(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたトンネル酸化膜、浮遊ゲート、絶縁膜及び制御ゲート及び半導体基板内に形成されたソース／ドレイン領域から構成されるメモリセルがマトリックス状に形成され、前記各メモリセルの制御ゲートがＸ方向において接続されており、前記各メモリセルのソース／ドレイン領域がＹ方向において不純物拡散層からなるビットラインによって接続されている不揮発性メモリを製造するに際して、
（ｉ）  半導体基板上に、所望の形状を有する第１マスクを形成し、該第１マスクを用いて、ソース／ドレイン領域を形成するとともにＹ方向に延びる不純物拡散層を形成し、前記第１マスクの側壁にスペーサを形成し、該第１マスクとスペーサとを用いてソース／ドレイン領域と同じ導電型のイオンを注入し、前記スペーサを除去し、前記第１マスクを用いて前記不純物拡散層上に酸化膜を形成し、前記第１マスクを除去し、
（ｉｉ）前記半導体基板の不純物拡散層間にトンネル酸化膜を形成し、前記酸化膜上の一部を覆うとともにトンネル酸化膜上に第１ゲート層を形成し、
（ｉｉｉ）  得られた半導体基板上全面に絶縁膜を介して第２ゲート層を堆積し、所望の形状を有するマスクを用いて前記第２ゲート層、絶縁膜及び第１ゲート層を順次エッチングし、制御ゲート及び浮遊ゲートを形成することからなる不揮発性メモリの製造方法。
【請求項２】
工程（ｉ）  において、第１マスクをＳｉＯ２  膜／ＳｉＮ膜からなる積層絶縁膜により形成し、第１マスクを形成した後、さらに、一方向からの斜めイオン注入法により又は所望の形状を有する第２マスクを用いてドレイン領域にのみ、ソース領域よりも高濃度になるように不純物を注入し、前記第２マスクを除去する請求項１記載の不揮発性メモリの製造方法。
【請求項３】
工程（ｉｉｉ）  の後、制御ゲートをマスクに素子分離拡散層を形成する請求項１又は２に記載の不揮発性メモリの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｆ−Ｎトンネル電流によって、書き込み及び消去を行なう不揮発性半導体メモリ、特に、仮想接地方式を採用したフラッシュメモリの製造方法に関するものである。
【０００２】
【従来の技術】
従来のフラッシュメモリにおいて、ホットエレクトロン注入によって書き込みを行うメモリセルについて図９に基づいて以下に説明する。
【０００３】
図９はホットエレクトロン注入よって書き込みを行うメモリセルの断面図であり、図１０は図９のメモリセルアレイの等価回路図である。なお、図１０において、ＷＬ１、ＷＬ２はワードライン、ＢＬ１〜ＢＬ４はビットライン、Ｃ５１〜Ｃ５３、Ｃ６１〜Ｃ６３はメモリセルを示す。
【０００４】
図９において、半導体基板２１上にトンネル絶縁膜２３を介して浮遊ゲート２５が形成され、浮遊ゲート２５の両端にソース拡散層２９／ドレイン拡散層３０が形成されている。また、浮遊ゲート２５上を覆って、ＯＮＯ（ＳｉＯ２／ＳｉＮ／ＳｉＯ２）膜２６、制御ゲート２７が配置されている。
また、Ｘ方向に隣接する全てのメモリセルにおいて、制御ゲート２７は、電気的に接続されており、各メモリセルのソース拡散層２９／ドレイン拡散層３０は、Ｘ方向に隣接するメモリセルのソース拡散層２９／ドレイン拡散層３０と共有されている。
【０００５】
更に、ビットライン（図１０においてはＢＬ１〜ＢＬ４）は、Ｘ方向と直交するＹ方向に延び、Ｙ方向に並ぶメモリセルのソース拡散層２９及びドレイン拡散層３０と接続している。各ビットラインは、選択するメモリセルによって、ソース配線として働いたり、ドレイン配線として働くことになる。このように、ソース配線及びドレイン配線が固定されず、ソース配線（接地線）とドレイン線とが適宜入れ代わる方式を仮想接地方式という。
【０００６】
この仮想接地方式のメモリセルアレイでは、Ｘ方向に隣接するメモリセルにおいて、一方のメモリセルのソース拡散層２９と他方のメモリセルのドレイン拡散層３０が１つの不純物拡散層からなるため、Ｘ方向に並ぶメモリセル毎にソース拡散層２９とドレイン拡散層３０とを分離する必要がなく、更にビットラインを、ソース拡散層２９及びドレイン拡散層３０となる不純物拡散層間で不純物拡散層によって接続する拡散配線を利用して形成することができるため、各メモリセルに接続するビットライン用のコンタクト領域を形成する必要もなく、高集積化が可能である。
【０００７】
図９及び図１０で示されるメモリの書き込み方法は、書き込みを行うメモリセル（以下、「選択セル」とする。）と接続するワードラインに高電圧を印加し、選択セルに接続する一方のビットラインに所定の電圧を、他方のビットラインに０Ｖをそれぞれ印加して、チャネル領域で発生したホットエレクロンを浮遊ゲートに注入することにより行われる。このとき、書き込みを行わないメモリセル（以下、「非選択セル」とする。）が接続する２つのビットラインには、両者が同じ電圧となるように電圧が印加される。
【０００８】
また、消去方法は、ワードラインに負の電圧を印加し、全てのビットライン又は一部のビットラインに所定の正の電圧を印加し、Ｆ−Ｎトンネル電流を流すことで、複数のメモリセル（ブロック内の全てのメモリセル）を一括に消去できる。
【０００９】
更に、読み出し方法は、選択セルが接続するワードラインに電圧を印加し、選択セルに接続する一方のビットラインに所定の電圧を、他方のビットラインに０Ｖをそれぞれ印加して、ビットライン間に流れる電流を検出する。また、非選択セルが接続する２つのビットラインには、両者が同じ電圧となるように電圧が印加される。
【００１０】
一方、駆動電圧を低電圧で単一電源化を図るためには、書き込み電流を低減しなければならない。上記のようなホットエレクトロン注入による書き込み方法によれば、書き込み時は１ｍＡ程度の電流が流れるが、Ｆ−Ｎトンネル電流による書き込み方法では書き込み電流が１ｎＡ程度と低減することができるため、単一電源化に適している。
【００１１】
以下に、Ｆ−Ｎトンネル電流によって書き込み及び消去を行うメモリセルについて図１１及び図１２に基づいて以下に説明する。
図１１はＦ−Ｎトンネル電流によって書き込み・消去を行うメモリセルの断面図であり、図１２は図１１のメモリセルアレイの等価回路図である。なお、図１２において、ＷＬ１、ＷＬ２はワードライン、ＢＬ１〜ＢＬ６はビットライン、Ｃ７１〜Ｃ７３、Ｃ８１〜Ｃ８３はメモリセルを示す。
図１１に示したメモリセルは、Ｘ方向に隣接するメモリセルとの間に素子分離膜３２を形成して、各セル毎にソース拡散層２９又はドレイン拡散層３０を分離した以外は基本的に図９のメモリセルの構成と同様である。
このメモリセルにおいて、書き込みは、ワードラインに負の電圧を印加してドレインへ正の電圧を印加することで浮遊ゲートとドレインとの間でトンネル電流を流し、電子を浮遊ゲートから引き抜くことにより行われ、消去はワードラインに正の高電圧を、ソース拡散層２９及びドレイン拡散層３０に０Ｖを印加して、ワードラインに接続される全メモリセルの浮遊ゲートに電子を注入することで行われる。
【００１２】
つまり、このメモリセルにおいては、図１０に示すようなメモリセルアレイを構成すると、Ｆ−Ｎトンネル電流による書き込みがトンネル絶縁膜２３に印加される電界によって行われるので、一つのワードラインと一つのビットラインとで選ばれる選択セルだけではなく、同一のワードラインに接続され、且つ、隣接してドレイン拡散層３０を共有する非選択セルにも書き込みが行われてしまう。従って、Ｘ方向に隣接するメモリセル間において、図１１及び図１２に示すように各ビットラインを分離する必要があり、よってビットラインＢＬ１〜ＢＬ６は固定され、仮想接地方式が使用できず、微細化の妨げになる。
【００１３】
なお、図１１に示したメモリセルアレイにおいて、Ｘ方向に隣接す２つのメモリセルのソース拡散層２９を共有するメモリセルもあるが（図１３の等価回路参照）、この場合でも上記と同様の問題がある。なお、図１３においてＳＬ１及び２はソース配線を示す。
【００１４】
そこで、本出願人は、先にＦ−Ｎトンネル電流による書き込みを行うメモリセルアレイを仮想接地方式として構成するものとして図８（ａ）〜（ｃ）に示すような非対称コンタクトレスフラッシュメモリのセルアレイを提案している。
つまり、図８（ａ）〜（ｃ）においては、半導体基板４１上に浮遊ゲート４５、この浮遊ゲート４５上に制御ゲート４７を有し、半導体基板４１と浮遊ゲート４５との間にトンネル領域４３を有してメモリセルが構成されており、このメモリセルがマトリクス状に配設されている。また、Ｘ方向に隣接する全てのメモリセルの制御ゲート４７が接続されてワードラインとして配設され、且つ、Ｘ方向に隣接するメモリセル間では、一方のメモリセルのドレイン拡散層と他方のメモリセルのソース拡散層とが接続されて一体化したソース／ドレイン拡散層４２が形成されている。さらにＸ方向に対して垂直のＹ方向に隣接する全ての上記メモリセルのソース／ドレイン拡散層４２が接続されてビットラインとして配設されている。また、上記各メモリセルのソース拡散層４２ａ及びドレイン拡散層４２ｂの不純物濃度の差は、上記各メモリセルのドレイン拡散層４２ｂと浮遊ゲート４５との間でトンネル現象を生じさせる電圧で、各メモリセルのソース拡散層４２ａと浮遊ゲート４５との間でトンネル現象が生じないように設定されている。
【００１５】
【発明が解決しようとする課題】
しかし、図８（ａ）〜（ｃ）に示した非対称コンタクトレスフラッシュメモリは、
▲１▼図８（ａ）のＡ−Ａ′線方向において、ビットライン拡散層は、まず、活性領域を規定するマスク４２で規定され、その後浮遊ゲート４５をマスクとしてビットラインとなる領域への砒素イオン注入を行うことにより形成される。そのため、ミスアライメントマージンＭが必要となり、その結果生じる余分な領域だけビットライン幅が狭くなる。
▲２▼Ｂ−Ｂ′線方向においては、浮遊ゲート−基板間に比較して、浮遊ゲート−制御ゲート間のカップリング容量を大きくするために浮遊ゲート−制御ゲート間対向面積の方がより大きくなるよう、浮遊ゲートのフィールド上へのはみだしＮ（ＦＧ−ウィング）が必要である。そのため、セルサイズの縮小が困難である。
なお、図９に示した仮想接地方式フラッシュメモリにおいても、上記と同様の問題が生じる。
【００１６】
【課題を解決するための手段】
本発明によれば、半導体基板上に形成されたトンネル酸化膜、浮遊ゲート、絶縁膜及び制御ゲート及び半導体基板内に形成されたソース／ドレイン領域から構成されるメモリセルがマトリックス状に形成され、前記各メモリセルの制御ゲートがＸ方向において接続されており、前記各メモリセルのソース／ドレイン領域がＹ方向において不純物拡散層からなるビットラインによって接続されている不揮発性メモリを製造するに際して、
（ｉ）  半導体基板上に、所望の形状を有する第１マスクを形成し、該第１マスクを用いて、ソース／ドレイン領域を形成するとともにＹ方向に延びる不純物拡散層を形成し、前記第１マスクの側壁にスペーサを形成し、該第１マスクとスペーサとを用いてソース／ドレインと同じ導電型のイオンを注入し、前記スペーサを除去し、前記第１マスクを用いて前記不純物拡散層上に酸化膜を形成し、前記第１マスクを除去し、
（ｉｉ）前記半導体基板の不純物拡散層間にトンネル酸化膜を形成し、前記酸化膜上の一部を覆うとともにトンネル酸化膜上に第１ゲート層を形成し、
（ｉｉｉ）  得られた半導体基板上全面に絶縁膜を介して第２ゲート層を堆積し、所望の形状を有するマスクを用いて前記第２ゲート層、絶縁膜及び第１ゲート層を順次エッチングし、制御ゲート及び浮遊ゲートを形成することからなる不揮発性メモリの製造方法が提供される。
【００１７】
【発明の実施の形態】
本発明の不揮発性メモリの製造方法における不揮発性メモリは、半導体基板上に形成されたトンネル酸化膜、浮遊ゲート、絶縁膜及び制御ゲート及び半導体基板内に形成されたソース／ドレイン領域から構成されるメモリセルがマトリックス状に形成されている。また、この不揮発性メモリにおいては、各メモリセルの制御ゲートがＸ方向において接続されている。さらに、各メモリセルのソース／ドレイン領域は、Ｘ方向に隣接するメモリセルと共有されており、かつＹ方向において不純物拡散層からなるビットラインによって接続されている。また、１つのメモリセル内においてはドレイン領域の不純物濃度がソース領域の不純物濃度よりも高く設定されている。隣接するメモリセル間で共有するソース／ドレイン領域においては、１つのソース／ドレイン領域内で、一方のメモリセルのソース領域及び他方のメモリセルのドレイン領域に対応して濃度差を有している。
【００１８】
かかる不揮発性メモリを製造する方法において、工程（ｉ）  で、まず半導体基板内にソース／ドレイン領域とともに、Ｙ方向に延びる不純物拡散層を形成する。これらを形成する方法としては、所望の形状を有するレジストパターン等を形成し、これをマスクとして用いてイオン注入により形成することができる。しかし、後工程でのソース／ドレイン領域及びビットラインとなる不純物拡散層上に形成される酸化膜（以下「ビットライン上酸化膜」と称する）の形成を考慮して、▲１▼まず、少なくともＳｉＯ２  膜／ＳｉＮ膜からなる積層絶縁膜を形成し、この積層絶縁膜をマスクとして半導体基板と異なる導電型のイオンを低濃度となるように注入して、ソース／ドレイン領域及びビットラインとなる不純物拡散層を形成することが好ましい。なお、この際、不純物拡散層形成領域には、膜厚１５〜２０ｎｍ程度の薄いＳｉＯ２  膜を存在させ、このＳｉＯ２  膜を介してイオン注入することが好ましい。また、積層絶縁膜を構成するＳｉＯ２  膜は膜厚１５〜２０ｎｍ程度、ＳｉＮ膜は１００〜２００ｎｍ程度が好ましい。なお、積層絶縁膜の他に、さらにその上にレジスト等のマスクを形成してもよい。イオン注入は、３〜５×１０１３ｉｏｎｓ／ｃｍ２  程度のドーズで、注入飛程が半導体基板表面に達する程度の注入エネルギーで行うことが好ましい。
【００１９】
▲２▼次いで、上記積層絶縁膜の上にさらに別のマスクを形成し、このマスクを用いて、半導体基板と異なる導電型のイオンをドレイン領域でのみ高濃度となるように注入する。この際のイオン注入は、３〜５×１０１５ｉｏｎｓ／ｃｍ２  程度のドーズで、注入飛程が半導体基板表面に達する程度の注入エネルギーで行うことが好ましい。なお、上記▲２▼におけるマスク形成を省略し、イオン注入を行う場合に、一方向からの斜めイオン注入を行うことにより、ドレイン領域でのみ高濃度となるようにイオン注入できる。これらのイオン注入により、上述したように、濃度差を有するソース／ドレイン領域及び、これらソース／ドレイン領域に接続されてビットラインとなる不純物拡散層を形成することができる。
【００２０】
なお、さらに、ビットラインとなる不純物拡散層の抵抗を下げるために、ソース領域にイオン注入されないように、積層絶縁膜に、さらにＳｉＯ２  膜等からなるサイドウォールスペーサを形成し、これらを積層絶縁膜及びサイドウォールスペーサをマスクとしてイオン注入することが好ましい。この際のイオン注入は、ソース／ドレイン領域と同じ導電型のイオンを、０．５〜１×１０１５ｉｏｎｓ／ｃｍ２  程度のドーズで行うことが好ましい。
【００２１】
次いで、得られた不純物拡散層に対して自己整合的にビットライン上酸化膜を形成する。この際の自己整合的とは、ほぼ不純物拡散層上にビットライン上酸化膜が形成されることであり、先の工程で不純物拡散層を形成するためのマスクとしてＳｉＮ膜を用いた場合には、公知の選択酸化法により、容易に膜厚５０〜１００ｎｍ程度のビットライン上酸化膜を形成することができる。
【００２２】
工程（ｉｉ）において、半導体基板の不純物拡散層間、つまりチャネル領域となる領域に膜厚７〜８ｎｍ程度のトンネル酸化膜を形成する。次いで、得られた半導体基板上全面に、膜厚１００〜２００ｎｍ程度のポリシリコンを積層し、このポリシリコンを、ビットライン上酸化膜上の一部を覆うとともにトンネル酸化膜上に配置するようにパターニングして第１ゲート層を形成する。
【００２３】
工程（ｉｉｉ）  では、得られた半導体基板上全面に絶縁膜を介して第２ゲート層を堆積し、所望の形状を有するマスクを用いて第２ゲート層、絶縁膜及び第１ゲート層を順次エッチングし、制御ゲート及び浮遊ゲートを形成する。この際の絶縁膜としては、特に限定されるものではなく、例えばＳｉＯ２  、ＳｉＮの単層膜、又はこれらの積層膜、例えばＯＮＯ膜（５〜２０ｎｍ／５〜２０ｎｍ／１〜１０ｎｍ）等が挙げられる。また、第２ゲート層は、ポリシリコン単層、高融点金属のシリサイド単層又は高融点シリサイドとポリシリコンからなるポリサイドにより形成することができ、膜厚は、例えばポリサイドの場合には１０００ｎｍ程度以上あればよい。
【００２４】
以下に本発明の具体的な不揮発性メモリの製造方法について説明する。
まず、図２（ａ）及び（ｂ）に示したように、シリコン基板１上に膜厚１５ｎｍ程度の第１酸化膜２を形成した後に、順次膜厚１００ｎｍ程度のＳｉＮ膜３、膜厚２０ｎｍ程度の第２酸化膜４による積層絶縁膜を堆積する。次いでレジストパターン５をマスクとして用いて、ビットラインとなる領域上の積層絶縁膜（３、４）を除去し、５×１０１３ｉｏｎｓ／ｃｍ２程度の低濃度の砒素イオン注入をおこない、ソース／ドレイン領域６を形成するとともに、ビットラインとなる不純物拡散層１０ａを形成する。
【００２５】
次いで、レジストパターン５を除去したのち、図３（ａ）及び（ｂ）に示したように、別のレジストパターン７を形成する。このレジストパターン７をマスクとして、ドレインとなる領域にのみ３．５×１０１５ｉｎｏｓ／ｃｍ２程度の高濃度の砒素イオン注入をおこない、ドレイン領域６ａを形成する。
【００２６】
続いて、図４（ａ）及び（ｂ）に示したように、積層絶縁膜（３、４）の側壁に膜幅０．２μｍ程度のＳｉＯ２スペーサ８を形成し、その後、ビットラインの抵抗を下げるため、不純物拡散層１０ａに１×１０１５ｉｎｏｓ／ｃｍ２程度の砒素イオン注入をおこなう。
【００２７】
さらに、図５（ａ）及び（ｂ）に示したように、ＳｉＯ２スペーサ８及び第２酸化膜４を除去し、ＳｉＮ膜３をマスクとしてビットラインとなる領域を８５０℃、４０分間程度熱処理し、膜厚１００ｎｍ程度のビットライン上酸化膜を形成する。この際の熱処理で不純物拡散層１０ａも活性化される。
【００２８】
次いで、図６（ａ）及び（ｂ）に示したように、ＳｉＮ膜３を除去し、膜厚８ｎｍ程度のトンネル酸化膜１１を形成し、このトンネル酸化膜１１上に第１ゲート層として第１ポリシリコンを膜厚１５０ｎｍ程度で形成し、フォトエッチング技術により第１ポリシリコン１２ａをパターニングする。
【００２９】
その後、図７（ａ）及び（ｂ）に示したように、第１ポリシリコン１２ａを含むシリコン基板１上全面に膜厚５〜２０ｎｍ／５〜２０ｎｍ／１〜１０ｎｍ程度のＯＮＯ膜１３及び第２ゲート層としてＷＳｉｘ／第２ポリシリコン１４ａを堆積し、ＳＡＭＯＳエッチ（ＷＳｉｘ／第２ポリシリコン／ＯＮＯ／第１ポリシリコン）によりワードライン（制御ゲート）１４及び浮遊ゲート１２を形成する。引き続き、ワードライン１４をマスクとして１×１０１３ｉｏｎｓ／ｃｍ２程度のボロンイオンをシリコン基板１に注入し、８５０℃の熱処理を行い、素子分離用拡散層１５を形成する。
【００３０】
このような方法により形成された不揮発性メモリにおいては、ビットライン上に自己整合的にビットライン上酸化膜を形成し、このビットライン上酸化膜に浮遊ゲートをオーバーラップさせるので、ビットラインを形成する際のミスアライメントマージンが不要となり、ビットライン幅をより大きくでき（図１中、ＢＷ参照）、Ａ−Ａ′線方向にサイズを増やすことなくカップリングレシオを大きくするためＦＧ−ウィングを形成できる。また、ＦＧ−ウィングをビットライン上（Ａ−Ａ′線方向）に形成することにより、フィールド上（Ｂ−Ｂ′線方向）へのはみだしをなくすことができるため、セルサイズの縮小が可能となる。従って、例えば図８（ａ）に示した不揮発性メモリと比較した場合、本発明の方法で製造した不揮発性メモリは、Ａ−Ａ′線方向のサイズは同じで、かつ、Ｂ−Ｂ′線方向においては、ＦＧ−ウィングが不必要となるため、３３％程度のサイズダウンを実現することができる。また、従来、Ｂ−Ｂ′線方向にＦＧ−ウィングを形成するため素子分離は厚い酸化膜による分離（ＬＯＣＯＳ）が必要であったが、本発明では、ＬＯＣＯＳ分離は必要なく、拡散層による分離が可能となり、分離幅をより狭く、かつ表面を平坦に形成することができる。
【００３１】
【発明の効果】
本発明の不揮発性メモリの製造方法によれば、仮想接地方式が採用されたメモリの製造工程において、ビットライン上に自己整合的にビットライン上酸化膜を形成することができるため、セルサイズの微細化を図ることができるとともに、製造工程を簡略化することができる。
また、ビットラインを形成する際に、特定の構成を有する層間絶縁膜をマスクとして用いる場合には容易にビットライン上に自己整合的にビットライン上酸化膜を形成することができることとなる。
【図面の簡単な説明】
【図１】本発明の不揮発性メモリを示す概略平面図である。
【図２】図１の不揮発性メモリの製造工程を示す（ａ）Ａ−Ａ′線断面図、（ｂ）Ｂ−Ｂ′線断面図である。
【図３】図１の不揮発性メモリの製造工程を示す（ａ）Ａ−Ａ′線断面図、（ｂ）Ｂ−Ｂ′線断面図である。
【図４】図１の不揮発性メモリの製造工程を示す（ａ）Ａ−Ａ′線断面図、（ｂ）Ｂ−Ｂ′線断面図である。
【図５】図１の不揮発性メモリの製造工程を示す（ａ）Ａ−Ａ′線断面図、（ｂ）Ｂ−Ｂ′線断面図である。
【図６】図１の不揮発性メモリの製造工程を示す（ａ）Ａ−Ａ′線断面図、（ｂ）Ｂ−Ｂ′線断面図である。
【図７】図１の不揮発性メモリの製造工程を示す（ａ）Ａ−Ａ′線断面図、（ｂ）Ｂ−Ｂ′線断面図である。
【図８】従来の不揮発性メモリを示す（ａ）概略平面図、（ｂ）Ａ−Ａ′線断面図、（ｃ）Ｂ−Ｂ′線断面図である。
【図９】従来のホットエレクトロン注入よって書き込みを行う仮想接地方式の不揮発性メモリの概略断面図である。
【図１０】図９の不揮発性メモリの等価回路図である。
【図１１】従来のＦ−Ｎトンネル電流によって書き込みを行う不揮発性メモリの概略断面図である。
【図１２】図１１の不揮発性メモリの等価回路図である。
【図１３】図１１の不揮発性メモリの別の等価回路図である。
【符号の説明】
１  シリコン基板（半導体基板）
２  第１酸化膜
３  ＳｉＮ膜
４  第２酸化膜（ＳｉＯ２  膜）
５、７  レジストパターン
６  ソース／ドレイン領域
６ａ  ドレイン領域
８  ＳｉＯ２  サイドウォールスペーサ
９  ビットライン上酸化膜
１０ａ  不純物拡散層
１０  ビットライン
１１  トンネル酸化膜
１２  浮遊ゲート
１２ａ  第１ゲート層
１３  ＯＮＯ膜（絶縁膜）
１４  制御ゲート
１５  素子分離用拡散層
【図１】
0003630484.tif 000002
【図２】
0003630484.tif 000003
【図３】
0003630484.tif 000004
【図４】
0003630484.tif 000005
【図５】
0003630484.tif 000006
【図６】
0003630484.tif 000007
【図７】
0003630484.tif 000008
【図８】
0003630484.tif 000009
【図９】
0003630484.tif 000010
【図１０】
0003630484.tif 000011
【図１１】
0003630484.tif 000012
【図１２】
0003630484.tif 000013
【図１３】
0003630484.tif 000014