(57)【特許請求の範囲】
【請求項１】
基板上にトランジスタおよび信号配線が形成されたアクティブマトリクス基板において、
前記基板上における前記トランジスタおよび前記信号配線が形成されていない領域の少なくとも一か所に、前記トランジスタのチャネル領域およびゲート絶縁膜とそれぞれ同層の膜質検査用半導体膜および膜質検査用絶縁膜が積層された膜質検査部が形成されてなることを特徴とするアクティブマトリクス基板。
【請求項２】
請求項１において、前記膜質検査部が形成された膜質検査領域が、前記トランジスタより上層に形成された層間絶縁膜と同層の検査領域側絶縁膜の開口部から露出していることを特徴とするアクティブマトリクス基板。
【請求項３】
請求項１において、前記膜質検査領域は、前記トランジスタのチャネル領域よりも大きな面積を有していることを特徴とするアクティブマトリクス基板。
【請求項４】
請求項１又は３のいずれかにおいて、前記膜質検査領域は、１ｍｍ2 以上の面積を有していることを特徴とするアクティブマトリクス基板。
【請求項５】
請求項１ないし４のいずれかにおいて、前記膜質検査用半導体膜は、前記開口部の形成領域を含む領域に形成されていることを特徴とするアクティブマトリクス基板。
【請求項６】
請求項１ないし４のいずれかにおいて、前記膜質検査用半導体膜は、前記開口部の内側に形成されていることを特徴とするアクティブマトリクス基板。
【請求項７】
請求項１ないし６のいずれかにおいて、前記トラジスタは薄膜トランジスタであり、前記基板上には、当該薄膜トランジスタのゲート電極と同層の走査線、データ線、および該薄膜トランジスタに接続する画素電極が形成されている画像表示領域と、前記走査線および前記データ線に信号出力する走査線駆動回路およびデータ線駆動回路と、該駆動回路に信号を供給する複数の前記信号配線とが形成され、
前記膜質検査領域は、前記基板上における前記画像表示領域、前記走査線駆動回路、前記データ線駆動回路、前記信号配線が形成されていない領域の少なくとも一か所に形成されていることを特徴とするアクティブマトリクス基板。
【請求項８】
請求項７に規定するアクティブマトリクス基板と、対向基板との間に電気光学物質が挟持されていることを特徴とする電気光学装置。
【請求項９】
請求項１ないし７のいずれかに規定するアクティブマトリクス基板の製造方法において、前記トランジスタのチャネル領域およびゲート絶縁膜を形成する際に前記膜質検査領域とすべき領域に対して前記膜質検査用半導体膜および前記膜質検査用絶縁膜を形成する工程と、
前記トランジスタのゲート電極を形成するとともに前記膜質検査領域にも導電膜を同時に形成する工程と、
所定のマスクを介して不純物を導入して前記トランジスタのソース・ドレイン領域を形成する工程と、
前記ゲート電極の表面側に前記層間絶縁膜を形成するとともに前記検査領域側には前記導電膜の表面側に前記検査領域側絶縁膜を同時に形成する工程と、
前記層間絶縁膜に前記トランジスタに対するコンタクトホールを形成するとともに前記膜質検査領域に前記開口部を同時に形成して前記導電膜を露出させる工程と、
前記開口部を介して前記導電膜をエッチング除去することにより前記開口部から前記膜質検査用絶縁膜を露出させる工程、
とを少なくとも有することを特徴とするアクティブマトリクス基板の製造方法。
【請求項１０】
請求項７に規定するアクティブマトリクス基板の製造方法において、前記薄膜トランジスタのチャネル領域およびゲート絶縁膜を形成する際に前記膜質検査領域とすべき領域に対して前記膜質検査用半導体膜および前記膜質検査用絶縁膜を形成する工程と、
前記走査線および前記データ線の少なくともいずれかの配線同士を電気的に接続するための短絡用配線を前記ゲート電極および前記走査線と同時に形成するとともに前記膜質検査領域にも導電膜を同時形成する工程と、
所定のマスクを介して不純物を導入して前記薄膜トランジスタのソース・ドレイン領域を形成する工程と、
前記ゲート電極および前記走査線の表面側に前記層間絶縁膜を形成するとともに前記検査領域側には前記導電膜の表面側に前記検査領域側絶縁膜を同時に形成する工程と、
前記層間絶縁膜に前記短絡用配線の切断予定部分を露出させる切断用孔を前記薄膜トランジスタに対するコンタクトホールと同時に形成するとともに前記膜質検査領域に前記開口部を同時に形成して前記導電膜を露出させる工程と、
前記切断用孔を介して前記短絡用配線を前記切断予定部分でエッチングにより切断するとともに前記開口部を介して前記導電膜を同時にエッチング除去することにより当該開口部から前記膜質検査用絶縁膜を露出させる工程、
とを少なくとも有することを特徴とするアクティブマトリクス基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アクティブマトリクス基板、このアクティブマトリクス基板を用いた電気光学装置、およびアクティブマトリクス基板の製造方法に関するものである。さらに詳しくは、トランジスタを構成する膜の膜質検査を行うための膜質検査領域の形成技術に関するものである。
【０００２】
【従来の技術】
基板上にトランジスタおよび信号配線が形成されたアクティブマトリクス基板の代表的なものとしては、電気光学装置に用いられるアクティブマトリクス基板がある。このアクティブマトリクス基板のうち、駆動回路内蔵型のものでは、絶縁基板上に配列された複数の走査線と複数のデータ線との交差点に対応して複数の画素がマトリクス状に構成されている。各々の画素には、走査線およびデータ線に接続する画素スイッチング用の薄膜トランジスタ（以下、ＴＦＴという。）と、画素電極とが形成されている。絶縁基板上における画素部の外側領域には、複数のデータ線のそれぞれに画像信号を供給するデータ線駆動回路と、複数の走査線のそれぞれに走査信号を供給する走査線駆動回路とが構成されている。これらの駆動回路は複数のＴＦＴによって形成されている。
【０００３】
これらのＴＦＴのうち、たとえば、画素スイッチング用のＴＦＴ５０は、図６（Ａ）、（Ｂ）に示すように、走査線と同時形成されたゲート電極３ａと、データ線３０の一部としてのソース電極６ａが第１の層間絶縁膜４の第１のコンタクトホール４ａを介して電気的に接続するソース領域１ｆ、１ｄと、データ線３０と同時形成されたアルミニウム膜などから構成されたドレイン電極６ｄが第１の層間絶縁膜４の第２のコンタクトホール４ｄを介して電気的に接続するドレイン領域１ｇ、１ｅとを有している。第１の層間絶縁膜４の上層側には第２の層間絶縁膜７が形成されており、この第２の層間絶縁膜７に形成された第３のコンタクトホール８ａを介しては、画素電極９ａがドレイン電極６ｄに対して電気的に接続している。このような構造は、基本的には、駆動回路に形成されているＴＦＴも同様である。
【０００４】
ここで、アクティブマトリクス基板２００は、半導体プロセスを利用してＴＦＴ５０などを形成した後、各種の検査が行われ、この検査において、不具合と判定されたものについては各種の解析が行われ、その結果がフィードバックされる。たとえば、ＴＦＴ５０に対してゲート絶縁膜２とチャネル領域１ａの界面の不純物分布などといった膜質を検査する場合には、画素スイッチング用あるいは駆動回路用のＴＦＴ５０に対して表面側からラスターを行い、第２の層間絶縁膜７、第１の層間絶縁膜４、ゲート電極３ａをこの順に除去して、チャネル領域１ａの表面側でゲート絶縁膜２を露出させ、しかる後に、ＳＩＭＳ（二次イオン質量分析）による元素分析を行う。
【０００５】
【発明が解決しようとする課題】
しかしながら、ゲート絶縁膜２とチャネル領域１ａの界面の不純物分布などといった膜質を検査する際に、従来のように、第２の層間絶縁膜７、第１の層間絶縁膜４、ゲート電極３ａを除去していく方法では、その除去にかなりの時間を要するという問題点がある。すなわち、検査対象となる部分の膜厚はたとえば、５００オングストロームから１０００オングストローム程度の厚さであるのにもかかわらず、その膜質検査を行うまでに１μｍもある層間絶縁膜を除去した後、４０００オングストロームのゲート電極３ａを除去する必要がある。また、このような時間をかけてラスターを行っても、ＴＦＴ５０のチャネル領域１ａは、大きくても１００μｍ角程度と小さいので、精度の高い調査を行うことができないという問題点がある。さらに、このような狭い領域では、ラマン散乱分析などを利用してチャネル領域１ａの結晶化度までは検査できないという問題点がある。
【０００６】
以上の問題点に鑑みて、本発明の課題は、ＴＦＴなどといったトランジスタの膜質を容易に、かつ、正確に検査することのできるアクティブマトリクス基板、およびそれを用いた電気光学装置を提供することにある。
【０００７】
また、本発明の課題は、トランジスタのチャネル領域およびゲート絶縁膜と同様な履歴を経た膜質検査領域を形成することにより、より正確な膜質検査を可能とするアクティブマトリクス基板の製造方法を提供することにある。
【０００８】
さらに、本発明の課題は、工程数を増やすことなく、膜質検査領域を形成することのできるアクティブマトリクス基板の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明では、基板上にトランジスタおよび信号配線が形成されたアクティブマトリクス基板において、 前記基板上における前記トランジスタおよび前記信号配線が形成されていない領域の少なくとも一か所では、前記トランジスタのチャネル領域およびゲート絶縁膜とそれぞれ同層の膜質検査用半導体膜および膜質検査用絶縁膜が積層された膜質検査部が形成されてなることを特徴とする。なお、本願明細書におけるＭＩＳ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタを用いた例により説明するが、ＭＩＳトランジスタはゲート電極が金属に限らず、導電化シリコンなどを用いたものも含む。特に、前記膜質検査部が形成された膜質検査領域が、前記トランジスタより上層に形成された層間絶縁膜と同層の検査領域側絶縁膜の開口部から露出していることを特徴とする。
【００１０】
本発明では、トランジスタのチャネル領域およびゲート絶縁膜とそれぞれ同層の膜質検査用半導体膜および膜質検査用絶縁膜がこの順に積層された膜質検査領域が形成されているので、この膜質検査領域で検査を行えば、トランジスタのゲート絶縁膜とチャネル領域の界面の不純物分布などといった膜質を検査することができる。ここで、膜質検査領域は、層間絶縁膜と同層の検査領域側絶縁膜の開口部から露出しているので、すぐに検査に取りかかることができ、トランジスタ側で検査する場合と違って、層間絶縁膜やゲート電極を除去する必要がない。それ故、膜質検査を迅速、かつ容易に行うことができる。また、膜質検査領域であれば大きく形成しても、トランジスタのトランジスタ特性などに影響を及ぼさない。従って、大きな膜質検査領域を形成することにより、ＳＩＭＳによる膜質検査を高い精度で行うことができる。
【００１１】
しかも、前記膜質検査領域は、トランジスタのチャネル領域と比較してかなり大きな面積、たとえば、約１ｍｍ2 以上の面積を有するように形成すると、ＳＩＭＳによる元素検査に加えて、ラマン散乱分析などを利用して膜質検査用半導体膜（チャネル領域）の結晶化度も検査できる。それ故、アモルファス半導体膜に対して結晶化処理を行って得た多結晶性半導体膜から薄膜トランジスタなどのトランジスタを形成した場合に、効果的な検査を行うことができる。
【００１２】
本発明において、前記膜質検査用半導体膜は、前記開口部の形成領域を含む領域に形成される場合がある。また。前記膜質検査用半導体膜は、前記開口部の内側領域に形成される場合もある。
【００１３】
本発明において、トラジスタが薄膜トランジスタであれば、前記基板上に、当該薄膜トランジスタのゲート電極と同層の走査線、およびデータ線に接続する画素スイッチング用の薄膜トランジスタ、および該薄膜トランジスタに接続してなる画素電極がマトリクス状に形成されている画素部と、前記走査線および前記データ線に信号出力する走査線駆動回路およびデータ線駆動回路と、該駆動回路に信号供給する複数の信号配線とを形成すれば、液晶表示装置などといった電気光学装置用のアクティブマトリクス基板を形成できる。すなわち、このアクティブマトリクス基板（アクティブマトリクス基板）と、対向電極が形成された対向基板との間に、液晶などの電気光学物質を挟持させれば液晶表示装置などといった電気光学装置を構成することができる。このような場合には、前記膜質検査領域は、前記基板上における前記画素部、前記走査線駆動回路、前記データ線駆動回路、前記信号配線が形成されていない領域の少なくとも一か所に形成されることになる。
【００１４】
このような構成のアクティブマトリクス基板を製造するにあたっては、前記トランジスタのチャネル領域およびゲート絶縁膜を形成する際に前記膜質検査領域とすべき領域に対して前記膜質検査用半導体膜および前記膜質検査用絶縁膜をこの順に形成した以降、トランジスタのゲート電極を形成するとともに前記膜質検査領域にも導電膜を同時形成する工程と、所定のマスクを介して不純物を導入して前記トランジスタのソース・ドレイン領域を形成する工程と、前記ゲート電極の表面側に前記層間絶縁膜を形成するとともに前記検査領域側には前記導電膜の表面側に前記検査領域側絶縁膜を同時に形成する工程と、前記層間絶縁膜に前記ＭＩＳトランジスタに対するコンタクトホールを形成するとともに前記膜質検査領域に前記開口部を同時に形成して前記導電膜を露出させる工程と、前記開口部を介して前記導電膜をエッチング除去することにより前記開口部から前記膜質検査用絶縁膜を露出させる工程とを行う。
【００１５】
このような製造方法によれば、膜質検査用絶縁膜および膜質検査用半導体膜は、トランジスタのゲート絶縁膜およびチャネル領域と略同様な履歴を辿ることになるので、膜質検査用絶縁膜および膜質検査用半導体膜を検査対象としたときでも、より高い精度で、トランジスタのゲート絶縁膜およびチャネル領域の膜質を検査できる。
【００１６】
また、アクティブマトリクス基板の別の製造方法では、前記薄膜トランジスタのチャネル領域およびゲート絶縁膜を形成する際に前記膜質検査領域とすべき領域に対して前記膜質検査用半導体膜および前記膜質検査用絶縁膜をこの順に形成した以降、前記走査線および前記データ線の少なくともいずれかの配線同士を電気的に接続するための短絡用配線を前記ゲート電極および前記走査線と同時に形成するとともに前記膜質検査領域にも導電膜を同時形成する工程と、所定のマスクを介して不純物を導入して前記薄膜トランジスタのソース・ドレイン領域を形成する工程と、前記ゲート電極および前記走査線の表面側に前記層間絶縁膜を形成するとともに前記検査領域側には前記導電膜の表面側に前記検査領域側絶縁膜を同時に形成する工程と、前記層間絶縁膜に前記短絡用配線の切断予定部分を露出させる切断用孔を前記薄膜トランジスタに対するコンタクトホールと同時に形成するとともに前記膜質検査領域に前記開口部を同時に形成して前記導電膜を露出させる工程と、前記切断用孔を介して前記短絡用配線を前記切断予定部分でエッチングにより切断するとともに前記開口部を介して前記導電膜を同時にエッチング除去することにより前記膜質検査領域で前記膜質検査用半導体膜および前記膜質検査用絶縁膜を露出させる工程とを行う。このような製造方法によれば、静電保護用の短絡線を切断する工程を利用して、膜質検査領域を露出させることができるので、工程数が増えることがない。
【００１７】
【発明の実施の形態】
図面を参照して、本発明の実施の形態を説明する。
【００１８】
［電気光学装置の全体構成］
図１は、本形態に係る電気光学装置を対向基板の側からみた平面図である。図２は、図１のＨ−Ｈ′線で切断したときの電気光学装置の断面図である。
【００１９】
図１および図２に示すように、投射型表示装置などに用いられる電気光学装置３００は、石英ガラスや耐熱ガラスなどの絶縁基板１０の表面に画素電極９ａがマトリクス状に形成されたアクティブマトリクス基板２００と、同じく石英ガラスや耐熱ガラスなどの絶縁基板４１の表面に対向電極３２が形成された対向基板１００と、これらの基板間に電気光学物質として封入、挟持されている液晶３９とから概略構成されている。アクティブマトリクス基板２００と対向基板１００とは、対向基板１００の外周縁に沿って形成されたギャップ材含有のシール材５９によって所定の間隙（セルギャップ）を介して貼り合わされている。また、アクティブマトリクス基板２００と対向基板１００との間には、ギャップ材含有のシール材５９によって液晶封入領域４０が区画形成され、この液晶封入領域４０内に液晶３９が封入されている。
【００２０】
対向基板１００はアクティブマトリクス基板２００よりも小さく、アクティブマトリクス基板２００の周辺部分は、対向基板１００の外周縁よりはみ出た状態に貼り合わされる。従って、アクティブマトリクス基板２００の駆動回路（走査線駆動回路７０やデータ線駆動回路６０）や入出力端子４５は対向基板１００から露出した状態にある。ここで、シール材５９は部分的に途切れているので、この途切れ部分によって、液晶注入口２４１が構成されている。このため、対向基板１００とアクティブマトリクス基板２００とを貼り合わせた後、シール材５９の内側領域を減圧状態にすれば、液晶注入口２４１から液晶３９を減圧注入でき、液晶３９を封入した後、液晶注入口２４１を封止剤２４２で塞げばよい。なお、アクティブマトリクス基板２００には、シール材５９の形成領域の内側において、画面表示領域１１を区切りするための遮光膜５５が形成されている。また、対向基板１００には、アクティブマトリクス基板２００の各画素電極９ａの境界領域に対応する領域に遮光膜５７が形成されている。
【００２１】
また、対向基板１００およびアクティブマトリクス基板２００の光入射側の面あるいは光出射側には、ノーマリホワイトモード／ノーマリブラックモードの別に応じて、偏光板（図示せず。）などが所定の向きに配置される。
【００２２】
このように構成した電気光学装置３００において、アクティブマトリクス基板２００では、データ線（図示せず。）およびＴＦＴ５０を介して画素電極９ａに印加した画像信号によって、画素電極９ａと対向電極３２との間において液晶３９の配向状態を画素毎に制御し、画像信号に対応した所定の画像を表示する。従って、アクティブマトリクス基板２００では、データ線およびＴＦＴ５０を介して画素電極９ａに画像信号を供給するとともに、対向電極３２にも所定の電位を印加する必要がある。そこで、電気光学装置３００では、アクティブマトリクス基板２００の表面のうち、対向基板１００の各コーナー部に対向する部分には、データ線などの形成プロセスを援用してアルミニウム膜などからなる上下導通用の第１の電極４７が形成されている。一方、対向基板１００の各コーナー部には、対向電極３２の形成プロセスを援用してＩＴＯ（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）膜などからなる上下導通用の第２の電極４８が形成されている。さらに、これらの上下導通用の第１の電極４７と第２の電極４８とは、エポキシ樹脂系の接着剤成分に銀粉や金メッキファイバーなどの導電粒子が配合された導通材５６によって電気的に導通している。それ故、電気光学装置３００では、アクティブマトリクス基板２００および対向基板１００のそれぞれにフレキシブル配線基板などを接続しなくても、アクティブマトリクス基板２００のみにフレキシブル配線基板９９を接続するだけで、アクティブマトリクス基板２００および対向基板１００の双方に所定の信号を入力することができる。
【００２３】
［アクティブマトリクス基板の全体構成］
図３は、電気光学装置３００に用いたアクティブマトリクス基板の構成を模式的に示すブロック図である。
【００２４】
図３に示すように、本形態の駆動回路内蔵型のアクティブマトリクス基板２００では、絶縁基板１０上に、互いに交差する複数の走査線２０と複数のデータ線３０とに接続するＴＦＴ５０が形成され、画素電極９ａがマトリクス状に構成されている。走査線２０はタンタル膜、アルミニウム膜、アルミニウムの合金膜などで構成され、データ線３０はアルミニウム膜あるいはアルミニウム合金膜などで構成され、それぞれ単層もしくは積層されている。これらの画素電極９ａが形成されている領域が画面表示領域１１である。
【００２５】
絶縁基板１０上における画面表示領域１１の外側領域（周辺部分）には、複数のデータ線３０のそれぞれに画像信号を供給するデータ線駆動回路６０が構成されている。また、走査線２０の両端部のそれぞれには、各々の走査線２０に画素選択用の走査信号を供給する走査線駆動回路７０が構成されている。
【００２６】
データ線駆動回路６０には、Ｘ側シフトレジスタ回路、Ｘ側シフトレジスタ回路から出力された信号に基づいて動作するアナログスイッチとしてのＴＦＴを備えるサンプルホールド回路６５１、６相に展開された各画像信号に対応する６本の画像信号線６７１などが構成されている。本例において、データ線駆動回路６０は、前記のＸ側シフトレジスタ回路が４相で構成されており、入出力端子４５を介して外部からスタート信号、クロック信号、およびその反転クロック信号がＸ側シフトレジスタ回路に供給され、これらの信号によってデータ線駆動回路６０が駆動される。従って、サンプルホールド回路６５１は、前記のＸ側シフトレジスタ回路から出力された信号に基づいて各ＴＦＴが動作し、画像信号線６７１を介して供給される画像信号を所定のタイミングでデータ線３０に取り込み、各画素電極９ａに供給することが可能である。
【００２７】
一方、走査線駆動回路７０には、端子を介して外部からスタート信号、クロック信号、およびその反転クロック信号が供給され、これらの信号によって走査線駆動回路７０が駆動される。
【００２８】
本形態のアクティブマトリクス基板２００において、絶縁基板１０の辺部分のうち、データ線駆動回路６０の側の辺部分には定電源、変調画像信号（画像信号）、各種駆動信号などが入力されるアルミニウム膜等の金属膜、金属シリサイド膜、あるいはＩＴＯ膜等の導電膜からなる多数の入出力端子４５が構成され、これらの入出力端子からは、走査線駆動回路６０およびデータ線駆動回路７０を駆動するためのアルミニウム膜などの低抵抗の金属膜からなる複数の信号配線７４、７７がそれぞれ引き回されている。また、信号配線７４、７７の途中位置には、後述する静電保護回路６５、７５が形成されている。
【００２９】
［画素およびＴＦＴの構造］
図４は、図３に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。図５は、図３に示すアクティブマトリクス基板の画素の等価回路図である。図６（Ａ）、（Ｂ）はそれぞれ、図４の画素ＴＦＴ部のＡ−Ａ′線、図７の静電気対策部のＢ−Ｂ′線、図１を参照して後述する膜質検査領域のＣ−Ｃ′線における断面図、およびそれらの一部を拡大して示す断面図である。
【００３０】
図４および図５からわかるように、画素電極９ａには、走査線２０およびデータ線３０に接続する画素スイッチング用のＴＦＴ５０が形成されている。また、各画素電極９ａに向けては容量線７５も形成されている。
【００３１】
ＴＦＴ５０は、図６（Ａ）、（Ｂ）に示すように、走査線２０と同時形成されたゲート電極３ａと、データ線３０の一部としてのソース電極６ａが第１の層間絶縁膜４の第１のコンタクトホール４ａを介して電気的に接続するソース領域１ｆ、１ｄと、データ線３０と同時形成されたアルミニウム膜などから構成されたドレイン電極６ｄが第１の層間絶縁膜４の第２のコンタクトホール４ｄを介して電気的に接続するドレイン領域１ｇ、１ｅとを有している。また、第１の層間絶縁膜４の上層側には第２の層間絶縁膜７が形成されており、この第２の層間絶縁膜７に形成された第３のコンタクトホール８ａを介しては、画素電極９ａがドレイン電極６ｄに対して電気的に接続している。
【００３２】
本形態において、第２の層間絶縁膜７は、ペルヒドロシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１と、ＣＶＤ法などにより形成された厚さが約５００オングストローム〜約１５０００オングストロームのシリコン酸化膜からなる絶縁膜７２との２層構造になっている。ここで、ペルヒドロシラザンとは無機ポリシラザンの一種であり、大気中で焼成することによってシリコン酸化膜に転化する塗布型コーティング材料である。たとえば、東燃（株）製のポリシラザンは、−（ＳｉＨ2 ＮＨ）−を単位とする無機ポリマーであり、キシレンなどの有機溶剤に可溶である。従って、この無機ポリマーの有機溶媒溶液（たとえば、２０％キシレン溶液）を塗布液としてスピンコート法（たとえば、２０００ｌｒｐｍ、２０秒間）で塗布した後、４５０℃の温度で大気中で焼成すると、水分や酸素と反応し、ＣＶＤ法で成膜したシリコン酸化膜と同等以上の緻密なアモルファスのシリコン酸化膜を得ることができる。従って、この方法で成膜した絶縁膜７１（シリコン酸化膜）は、層間絶縁膜として用いることができるとともに、ドレイン電極６ｄに起因する凹凸などを平坦化してくれる。それ故、液晶の配向状態が凹凸に起因して乱れることを防止できる。
【００３３】
［静電気対策］
このような構成を有するアクティブマトリクス基板２００において、前記のＴＦＴ５０、各種の配線、走査線駆動回路７０、およびデータ線駆動回路６０は、半導体プロセスを利用して形成される。ここで、アクティブマトリクス基板２００には絶縁基板１０が用いられていることから、静電気などに起因する不具合が発生しやすいので、本形態では以下の静電気対策を施してある。
【００３４】
まず、本形態では、図３に示すように、走査線２０およびＴＦＴ５０のゲート電極を形成する工程を兼用して、すべての信号配線７４、７７に電気的に接続する第１の短絡用配線９１を形成してある。また、走査線２０およびＴＦＴ５０のゲート電極を形成する工程を兼用して、すべての走査線２０に電気的に接続する第２の短絡用配線９２を形成してある。さらに、走査線２０およびＴＦＴ５０のゲート電極を形成する工程を兼用して、すべてのデータ線３０に電気的に接続する第３の短絡用配線９３を形成してある。
【００３５】
ここで、第１、第２、および第３の短絡用配線９１、９２、９３は、あくまで走査線２０とＴＦＴ５０のゲート電極と一括してゲート絶縁膜２と第１の層間絶縁膜４との層間に形成されたタンタル膜である。これに対して、信号配線７４、７７およびデータ線３０は、第１の層間絶縁膜４と第２の層間絶縁膜７との層間に形成されたアルミニウム膜である。従って、第１および第３の短絡用配線９１、９３は、アルミニウム膜からなる信号配線７４、７７およびデータ線３０とは異なる層間に位置している。
【００３６】
このため、図７および図６（Ａ）に示すように、第１および第３の短絡用配線９１、９３と、配線６ｅ（信号配線７４、７７およびデータ線３０）とは、第１の層間絶縁膜４に形成されたコンタクトホール４ｅを介して電気的に接続している。
【００３７】
このようにして、第１、第２、および第３の短絡用配線９１、９２、９３をそれぞれ信号配線７４、７７、走査線２０、およびデータ線３０に接続しておくと、これらの配線構造を形成した以降行われる工程において静電気などが発生しても、この電荷は第１、第２、および第３の短絡用配線９１、９２、９３を介して基板外周側に拡散し、突発的な過剰な電流が走査線２０、画像表示領域１１、走査線駆動回路７０、サンプルホールド回路、およびデータ線駆動回路６０に流れないので、こられ全ての部分を静電気から保護することができる。
【００３８】
但し、第１、第２、および第３の短絡用配線９１、９２、９３は、アクティブマトリクス基板２００の製造工程が終了した後には不要なので、詳しくは後述するが、図３に「×」印を付した位置で、図６（Ａ）、（Ｂ）に示すように、第１の層間絶縁膜４および第２の層間絶縁膜７に切断用孔８ｂを形成し、この切断用孔８ｂを介して短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３）にエッチングを行うことによって切断してある。このため、図３において、製造工程の途中まで、第１、第２、および第３の短絡用配線９１、９２、９３はそれぞれ信号配線７４、７７、走査線２０、およびデータ線３０に接続しているが、切断用孔を介してのエッチング後は、信号配線７４、７７、走査線２０、およびデータ線３０の各々が電気的に分離されることになる。これにより、アクティブマトリクス基板２００では、第１、第２、および第３の短絡用配線９１、９２、９３を切断した後であれば、電気特性な検査、および液晶表示装置を製造した後の動作に支障はない。
【００３９】
ここで、短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３）は、第１の層間絶縁膜４および第２の層間絶縁膜７から露出させて切断するため、第１の層間絶縁膜４には、短絡用配線３ｂに相当する部分に切断用孔４ｂ（第１の接続用孔）が形成され、第２の層間絶縁膜７には、短絡用配線３ｂに相当する部分には切断用孔８ｂ（第２の切断用孔）が形成されている。切断用孔８ｂは、切断用孔４ｂに重なる位置に切断用孔４ｂより大きな内径をもって形成されている。
【００４０】
［静電保護回路］
図３に示した静電保護回路６５、７５としては、各種回路を利用できるが、図８に示すものでは、保護抵抗６６と、プッシュプル配列されたＰチャネル型ＴＦＴ６７とＮチャネル型ＴＦＴ６８とを利用しており、それぞれの正電源ＶＤＤおよび負電源ＶＳＳとの間にダイオードを構成する。また、本形態では、第１の短絡用配線９１を信号配線７３（または７４）に接続するのは、必ず、入出力端子４５と保護抵抗６６との間であり、これにより、入出力端子４５あるいは第１の短絡用配線９１から入った静電気は、保護抵抗６６および静電気保護回路６５（または７５）を通過しないとデータ線駆動回路６０および走査線駆動回路７０に達しない。このような構成とすることで、静電気は静電気保護回路６５（または７５）に確実に吸収され、データ線駆動回路６０および走査線駆動回路７０を確実に保護することができる。
【００４１】
［膜質検査領域］
このように形成したアクティブマトリクス基板２００については、半導体プロセスを利用して各構成要素を形成した後、図３に「×」印を付した位置で、第１、第２、および第３の短絡用配線９１、９２、９３を切断し、しかる後に、電気的な検査を行う。また、この検査工程において不具合と判定されたものについては、各種の解析が行われ、その結果がフィードバックされる。たとえば、ＴＦＴ５０に対してゲート絶縁膜２とチャネル領域１ａの界面の不純物分布などといった膜質を検査し、その結果がフィードバックされる。
【００４２】
このような検査を行うために、図１および図３に示すように、本形態のアクティブマトリクス基板２００には、画像表示領域１１、走査線駆動回路７０、データ線駆動回路６０、信号配線７４、７７などが形成されていない角部分（図１および図３に向かって右下部分）には、各辺がそれぞれ１ｍｍ程度の矩形の膜質検査領域８０が形成されている。
【００４３】
この膜質検査領域８０では、図６（Ａ）、（Ｂ）に示すように、ＴＦＴ５０のチャネル領域１ａおよびゲート絶縁膜２とそれぞれ同層の膜質検査用半導体膜１ｃ（シリコン膜）および膜質検査用絶縁膜２ｃ（シリコン酸化膜）が積層された膜質検査部が形成されている。この膜質検査用絶縁膜２ｃは、膜質検査領域側に形成された各層間絶縁膜４、７１、７２の開口部８ｃ（開口部４ｃ、７１ｃ、７２ｃ）から露出している。また、開口部８ｃの周りには、後述するように、開口部８ｃを介してエッチングされた導電膜３ｃの残りの部分がある。ここで、膜質検査用半導体膜１ｃは、チャネル領域１ａよりもかなり広い面積をもつように形成されている。また、膜質検査用半導体膜１ｃは、開口部８ｃの形成領域を含む領域に形成され、この開口部８ｃの開口面積と比較してひと回り大きい。
【００４４】
従って、本形態のアクティブマトリクス基板２００には、ＴＦＴ５０のチャネル領域１ａおよびゲート絶縁膜２とぞれぞれ同層の膜質検査用半導体膜１ｃおよび膜質検査用絶縁膜２ｃが積層された膜質検査領域８０が形成されているので、この膜質検査領域８０で検査を行えば、ＴＦＴ５０のゲート絶縁膜２とチャネル領域１ａの界面の不純物分布などといった膜質を検査することができる。ここで、膜質検査領域８０は、層間絶縁膜４、７１、７２の開口部８ｃから露出しているので、すぐに検査に取りかかることができ、ＴＦＴ５０側で検査する場合と違って、層間絶縁膜４、７１、７２やゲート電極３ａを除去する必要がない。それ故、膜質検査を迅速に、かつ、容易に行うことができる。また、このような膜質検査領域８０であれば大きく形成しても、ＴＦＴ５０のトランジスタ特性などに影響を及ぼさない。従って、大きな膜質検査領域８０を形成することにより、ＳＩＭＳによる分析において、膜質検査領域８０の一部をラスターしながら深さ方向における元素分析を高い精度で行うことができる。しかも、膜質検査領域８０は、トランジスタのチャネル領域と比較してかなり大きな面積、たとえば、約１ｍｍ2 の面積を有しているので、ＳＩＭＳによる元素分析に加えて、ラマン散乱分析などを利用して膜質検査用半導体膜１ｃ（チャネル領域１ａ）の結晶化度も検査できる。それ故、アモルファス半導体膜に対して結晶化処理を行って得た多結晶性半導体膜から形成したＴＦＴ５０を検査するのに効果的である。
【００４５】
さらに、本形態において、膜質検査領域８０は、図１からわかるように、アクティブマトリクス基板２００のうち、対向基板１００からはみ出した位置に形成されている。従って、アクティブマトリクス基板２００の段階に限らず、アクティブマトリクス基板２００と対向基板１００とを貼り合わせて電気光学装置３００を組み立てて点灯検査などを行った後、膜質検査領域８０での膜質検査を行うこともできる。
【００４６】
［アクティブマトリクス基板２００の製造方法］
このような膜質検査領域８０を形成し、かつ、静電保護対策を行いながら、アクティブマトリクス基板２００を製造する方法を、図９ないし図１１を参照して説明する。これらの図はいずれも、本形態のアクティブマトリクス基板２００の製造方法を示す工程断面図であり、いずれの図においても、その左側部分には図４のＡ−Ａ′線における断面（画素ＴＦＴ部の断面）、中央部分には図７のＢ−Ｂ′線における断面（短絡用配線の切断が行われる静電気対策配線部（図３に「×」印を付した部分）の断面）、右側部分には図１のＣ−Ｃ′線における断面（膜質検査領域８０の断面）を示してある。
【００４７】
まず、図９（Ａ）に示すように、ガラス基板、たとえば無アリカリガラスや石英などからなる透明な絶縁基板１０の表面に直接、あるいは絶縁基板１０の表面に形成した下地保護膜（図示せず。）の表面全体に、減圧ＣＶＤ法などにより厚さが約２００オングストローム〜約２０００オングストローム、好ましくは約１０００オングストロームのポリシリコン膜からなる半導体膜１を形成した後、図９（Ｂ）に示すように、それをフォトリソグラフィ技術を用いて、パターニングし、画素ＴＦＴ部に島状の半導体膜１ｈ（能動層）を形成する。また、膜質検査領域８０に島状の膜質検査用半導体膜１ｃを形成する。これに対して、静電気対策配線部の側では半導体膜１を完全に除去する。
【００４８】
このような半導体膜１の形成は、低温プロセスにてアモルファスシリコン膜を堆積した後、レーザアニールなどの方法で結晶化させてポリシリコン膜を得る。
【００４９】
次に、図９（Ｃ）に示すように、ＣＶＤ法などによりたとえば４００℃程度の温度条件下で絶縁基板１０の全面に厚さが約５００オングストローム〜約１５００オングストロームのシリコン酸化膜を形成する。その結果、画素ＴＦＴ部では島状の半導体膜１ｈの表面にゲート絶縁膜２が形成され、膜質検査領域８０では島状の膜質検査用半導体膜１ｃの表面に膜質検査用絶縁膜２ｃが形成される。
【００５０】
次に、図９（Ｄ）に示すように、ゲート電極などを形成するためのタンタル膜３を絶縁基板１０全面に形成した後、タンタル膜３をフォトリソグラフィ技術を用いて、図９（Ｅ）に示すように、パターニングし、画素ＴＦＴ部の側にゲート電極３ａを形成する。また、膜質検査領域８０に導電膜３ｃを残す。これに対して、静電気対策配線部には、タンタル膜を短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３に相当する。）として残す。
【００５１】
次に、図９（Ｆ）に示すように、画素ＴＦＴ部および駆動回路のＮチャネルＴＦＴ部の側には、ゲート電極３ａをマスクとして、約０．１×１０13／ｃｍ2 〜約１０×１０13／ｃｍ2 のドーズ量で低濃度の不純物イオン（リンイオン）の打ち込みを行い、画素ＴＦＴ部の側には、ゲート電極３ａに対して自己整合的に低濃度のソース領域１ｆ、および低濃度のドレイン領域１ｇを形成する。ここで、ゲート電極３ａの真下に位置しているため、不純物イオンが導入されなかった部分はチャネル領域１ａとなる。このとき、膜質検査領域８０では、チャネル領域１ａと同様、膜質検査用半導体膜１ｃは導電膜３ｃで覆われているので、不純物は導入されない。
【００５２】
次に、図１０（Ａ）に示すように、画素ＴＦＴ部では、ゲート電極３ａよりの幅の広いレジストマスクＲＭ１を形成して高濃度の不純物イオン（リンイオン）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量で打ち込み、高濃度のソース領域１ｄおよびドレイン領域１ｅを形成する。このときも、膜質検査領域８０では、チャネル領域１ａと同様、膜質検査用半導体膜１ｃは導電膜３ｃで覆われているので、不純物は導入されない。
【００５３】
これらの不純物導入工程に代えて、低濃度の不純物の打ち込みを行わずにゲート電極３ａより幅の広いレジストマスクＲＭ１を形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。また、ゲート電極３ａの上に高濃度の不純物（リンイオン）を打ち込んで、セルフアライン構造のソース領域およびドレイン領域を形成してもとよいことは勿論である。
【００５４】
また、図示を省略するが、周辺駆動回路のＰチャネルＴＦＴ部を形成するために、前記画素部およびＮチャネルＴＦＴ部をレジストで被覆保護して、ゲート電極をマスクとして、約０．１×１０15／ｃｍ2 〜約１０×１０１０15／ｃｍ2 のドーズ量でボロンイオンを打ち込むことにより、自己整合的にＰチャネルのソース・ドレイン領域を形成する。なお、ＮチャネルＴＦＴ部の形成時と同様に、ゲート電極をマスクとして、約０．１×１０13／ｃｍ2 〜約１０×１０13／ｃｍ2 のドーズ量で低濃度の不純物（ボロンイオン）を導入して、ポリシリコン膜に低濃度領域を形成した後、ゲート電極よりの幅の広いマスクを形成して高濃度の不純物（ボロンイオン）を約０．１×１０15／ｃｍ2 〜約１０×１０15／ｃｍ2 のドーズ量で打ち込み、ＬＤＤ構造（ライトリー・ドープト・ドレイン構造）のソース領域およびドレイン領域を形成してもよい。また、低濃度の不純物の打ち込みを行わずに、ゲート電極より幅の広いマスクを形成した状態で高濃度の不純物（リンイオン）を打ち込み、オフセット構造のソース領域およびドレイン領域を形成してもよい。これらのイオン打ち込み工程によって、ＣＭＯＳ化が可能になり、周辺駆動回路の同一基板内への内蔵化が可能となる。
【００５５】
次に、図１０（Ｂ）に示すように、ゲート電極３ａ、短絡用配線３ｂおよび導電膜３ｃの表面側にＣＶＤ法などにより、たとえば４００℃程度の温度条件下で酸化シリコン膜やＮＳＧ膜（ボロンやリンを含まないシリケートガラス膜）などからなる第１の層間絶縁膜４を３０００オングストローム〜１５０００オングストローム程度の膜厚で形成する。
【００５６】
次に、フォトリソグラフィ技術を用いて、第１の層間絶縁膜４にコンタクトホール、切断用孔および開口部を形成するためのレジストマスクＲＭ２を形成する。
【００５７】
次に、図１０（Ｃ）に示すように、画素ＴＦＴ部の側では第１の層間絶縁膜４のうち、ソース領域１ｄおよびドレイン領域１ｅに対応する部分、静電気対策配線部の側では第１の層間絶縁膜４のうち、各短絡用配線３ｂに対応する部分の一部、膜質検査領域８０の側では第１の層間絶縁膜４のうち、導電膜３ｃに対応する部分の一部にコンタクトホール４ａ、４ｄ、４ｅ、切断用孔４ｂおよび開口部４ｃをそれぞれ形成する。その結果、静電気対策配線部の側では、短絡用配線３ｂの切断予定部分が露出した状態となる。また、膜質検査領域８０では、導電膜３ｃが露出した状態となる。そして、レジストマスクＲＭ２を除去する。
【００５８】
次に、図１０（Ｄ）に示すように、第１の層間絶縁膜４の表面側に、ソース電極などを構成するためのアルミニウム膜６をスパッタ法などで形成する。
【００５９】
次に、フォトリソグラフィ技術を用いて、アルミニウム膜６をパターニングするためのレジストマスクＲＭ３を形成する。
【００６０】
次に、図１０（Ｅ）に示すように、アルミニウム膜６をパターニングし、画素ＴＦＴ部では、データ線３０の一部としてソース領域１ａに第１のコンタクトホール４ａを介して電気的に接続するアルミニウム膜からなるソース電極６ａと、ドレイン領域１ｅに第２のコンタクトホール４ｄを介して電気的に接続するドレイン電極６ｄとを形成する。また、静電気対策配線部では、アルミニウム膜からなる各種の配線６ｅ（データ線３０や信号配線７４、７７）をコンタクトホール４ｅを介して短絡用配線３ｂに電気的に接続させる。これに対して、膜質検査領域８０ではアルミニウム膜６を完全に除去する。
【００６１】
このように、図１０（Ｃ）〜（Ｅ）の工程を利用して、図７を参照して説明した第１および第３の短絡用配線９１、９３と、信号線７４、７７およびデータ線３０との配線接続を行う。また、静電気対策配線部の側では、短絡用配線３ｂの切断予定部分が露出した状態となる。そして、レジストマスクＲＭ３を除去する。
【００６２】
次に、図１１（Ａ）に示すように、ソース電極６ａ、配線６ｅおよび第２のパッド下配線６ｃの表面側に、ペルヒドロシラザンまたはこれを含む組成物の塗布膜を焼成した絶縁膜７１を形成する。さらに、この絶縁膜７１の表面に、ＴＥＯＳを用いたＣＶＤ法によりたとえば４００℃程度の温度条件下で厚さが約５００オングストローム〜約１５０００オングストロームのシリコン酸化膜からなる絶縁膜７２を形成する。これらの絶縁膜７１、７２によって第２の層間絶縁膜７が形成される。
【００６３】
次に、フォトリソグラフィ技術を用いて、第２の層間絶縁膜７にコンタクトホール、切断用孔および開口部を形成するためのレジストマスクＲＭ４を形成する。
【００６４】
次に、図１１（Ｂ）に示すように、第２の層間絶縁膜７を構成する絶縁膜７１、７２に対して、ドレイン電極６ｄに対応する部分にコンタクトホール７１ａ、７２ａからなる第３のコンタクトホール８ａを形成する。
【００６５】
このとき、静電気対策配線部において、短絡用配線３ｂ（第１、第２、および第３の短絡用配線９１、９２、９３に相当する。）の切断予定部分では、第２の層間絶縁膜７を構成する絶縁膜７１、７２に対して切断用孔７１ｂ、７２ｂからなる切断用孔８ｂを構成する。従って、短絡用配線３ｂの切断予定部分が露出した状態となる。
【００６６】
また、膜質検査領域８０では、第２の層間絶縁膜７を構成する絶縁膜７１、７２に対して開口部７１ｃ、７２ｃを形成し、導電膜３ｃを露出させる開口部８ｃを形成する。そして、レジストマスクＲＭ４を除去する。
【００６７】
次に、図１１（Ｃ）に示すように、第２の層間絶縁膜７の表面側に、ドレイン電極を構成するための厚さが約４００オングストローム〜約２０００オングストロームのＩＴＯ膜９（Ｉｎｄｉｕｍ  Ｔｉｎ  Ｏｘｉｄｅ）をスパッタ法などで形成する。
【００６８】
次に、フォトリソグラフィ技術を用いて、ＩＴＯ膜９をパターニングするためのレジストマスクＲＭ５を形成する。
【００６９】
そして、レジストマスクＲＭ５を用いて、ＩＴＯ膜９をパターニングする。その結果、図６（Ａ）、（Ｂ）に示すように、画素ＴＦＴ部には、第３のコンタクトホール８ａを介してドレイン電極６ｄに電気的に接続する画素電極９ａが形成される。静電気対策配線部ではＩＴＯ膜９が完全に除去される。膜質検査領域８０でもＩＴＯ膜９が完全に除去される。
【００７０】
また、本形態では、ＩＴＯ膜９をパターニングした際には、静電気対策配線部の側で短絡用配線３ｂの切断予定部分が切断され、この切断部によって各配線が分離される。このように製造工程の最終工程で短絡用配線３ｂを切断するので、それ以前の多くの工程で発生する静電気に対して有効である。すなわち、信号配線７４、７７（配線６ｅ）を第１の短絡用配線９１（短絡用配線３ｂ）で電気的に接続した状態で各工程を行う。従って、静電気が発生したり、絶縁基板表面に電荷が蓄積されても、かかる電荷を第１の短絡用配線９１を介して基板外周側に拡散させるので、過剰な電流がデータ線駆動回路６０および走査線駆動回路７０に突発的に流れない。それ故、データ線駆動回路６０および走査線駆動回路７０を保護することができる。また、走査線２０の各々に電気的に接続する第２の短絡用配線９２（短絡用配線３ｂ）を利用して過剰な電流が走査線２０に突発的に流れることを防止するので、走査線２０や画面表示領域１１を保護することができる。さらに、データ線３０（配線６ｅ）の各々に電気的に接続する第３の短絡用配線９３（短絡用配線３ｂ）を利用して過剰な電流がデータ線３０に突発的に流れることを防止するので、データ線３０、サンプルホールド回路、および画面表示領域１１を保護することができる。
【００７１】
さらに、膜質検査領域８０では、開口部８ｃから露出していた導電膜３ｃが除去され、膜質検査用絶縁膜２ｃが開口部８ｃから露出した状態となる。従って、以降、開口部８ｃを介して膜質検査用絶縁膜２ｃおよび膜質検査用半導体膜１ｃの膜質検査をすぐに行うことができる。しかも、膜質検査用絶縁膜２ｃおよび膜質検査用半導体膜１ｃは、ＴＦＴ５０のゲート絶縁膜２およびチャネル領域１ａと略同様な履歴を辿ることになるので、膜質検査用絶縁膜２ｃおよび膜質検査用半導体膜１ｈを検査対象としたときでも、より高い精度で、ＴＦＴ５０のゲート絶縁膜２およびチャネル領域の膜質を検査できる。
【００７２】
また、静電保護用の短絡線６ｂを切断する工程を利用して、膜質検査領域８０を露出させるので、工程数が増えることがない。ここで、静電保護を行うにあたっても、短絡用配線３ｂを走査線２０などと同時に形成し、第１の層間絶縁膜４に第１および第２のコンクタクトホール４ａ、４ｄを形成する際に切断用孔４ｂを同時に形成し、さらに第２の層間絶縁膜７に第３のコンクタクトホール８ａを形成する際に切断用孔８ｂを形成する。それ故、画素電極９ａとドレイン領域１ｅとをドレイン電極６ｄを中継して電気的に接続する場合でも、ＴＦＴを製造していく工程の中で第１の層間絶縁膜４および第２の層間絶縁膜７から短絡用配線３ｂを露出させ、切断することができ、最小限の工程数で静電保護を行うことができる。
【００７３】
［その他の実施形態］
なお、上記形態では、膜質検査用半導体膜１ｃは、開口部８ｃの形成領域を含む領域に形成されていたが、図１２に示すように、膜質検査用半導体膜１ｃが開口部８ｃの内側に形成されている構成であってもよい。
【００７４】
また、上記形態では、電気光学装置の組み立てに用いるアクティブマトリクス基板に本発明を適用したが、アクティブマトリクス基板を製造する際に、試験的に流して工程条件を確認するためのテスト基板に本発明を適用してもよい。
【００７５】
さらに、本発明は上記形態に限定されることなく、本発明の要旨の範囲内で種々変形した形態で実施が可能である。たとえば、本発明は上述の各種の液晶表示装置に限らず、エレクトロルミネッセンス、プラズディスプレー装置にも適用できる。さらにまた、本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）基板やＳＯＳ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｓａｐｐｈｉｒｅ）基板を用いた場合にも適用できる。
【００７６】
【発明の効果】
以上説明したように、本発明では、トランジスタのチャネル領域およびゲート絶縁膜のそれぞれと同層の膜質検査用半導体膜および膜質検査用絶縁膜が積層された膜質検査領域が形成されているので、この膜質検査領域で検査を行えば、トランジスタのゲート絶縁膜とチャネル領域の界面の不純物分布などといった膜質を検査することができる。ここで、膜質検査領域は、層間絶縁膜と同層の検査領域側絶縁膜の開口部から露出しているので、すぐに検査に取りかかることができ、トランジスタ側で検査する場合と違って、層間絶縁膜やゲート電極を除去する必要がない。それ故、膜質検査を迅速に行うことができる。また、膜質検査領域であれば大きく形成しても、トランジスタのトランジスタ特性などに影響を及ぼさない。従って、大きな膜質検査領域を形成することにより、ＳＩＭＳによる検査を高い精度で行うことができる。また、ＳＩＭＳによる検査に加えて、ラマン散乱分析などを利用して膜質検査用半導体膜（チャネル領域）の結晶化度も検査できる。
【図面の簡単な説明】
【図１】本発明を適用した電気光学装置を対向基板の側からみた平面図である。
【図２】図１のＨ−Ｈ′線で切断したときの電気光学装置の断面図である。
【図３】図１に示す液晶表示パネルに用いたアクティブマトリクス基板のブロック図である。
【図４】図３に示すアクティブマトリクス基板の画素部のコーナー部分を拡大して示す平面図である。
【図５】図３に示すアクティブマトリクス基板の画素の等価回路図である。
【図６】（Ａ）、（Ｂ）はそれぞれ、図４の画素ＴＦＴ部のＡ−Ａ′線、図７の静電静電気対策部のＢ−Ｂ′線、図１の膜質検査領域のＣ−Ｃ′線における断面図、およびそれらの一部を拡大して示す断面図である。
【図７】図３に示すアクティブマトリクス基板における信号配線と短絡用配線との接続構造を示す平面図である。
【図８】図３に示すアクティブマトリクス基板に構成した静電保護回路の回路図である。
【図９】図３に示すアクティブマトリクス基板の製造方法を示す工程断面図である。
【図１０】図９に示す工程に続いて行う各工程の工程断面図である。
【図１１】図１０に示す工程に続いて行う各工程の工程断面図である。
【図１２】本発明を適用した別のアクティブマトリクス基板に形成した膜質検査領域の構成を示す断面図である。
【符号の説明】
１    半導体膜
１ａ  チャネル領域
１ｄ  ソース領域
１ｅ  ドレイン領域
１ｆ  ＬＤＤ領域
１ｇ  ＬＤＤ領域
１ｈ  島状の半導体膜
１ｃ  膜質検査用半導体膜
２    ゲート絶縁膜
２ｃ  膜質検査用絶縁膜
３    ゲート電極
３ａ  ゲート電極
３ｂ  短絡用配線
３ｃ  導電膜
４    第１の層間絶縁膜
４ａ  第１のコンタクトホール
４ｂ  切断用孔（第１の切断用孔）
４ｄ  第２のコンタクトホール
４ｅ  第１の層間絶縁膜に形成されたコンタクトホール
５ｂ、８ｂ  切断用孔
６ａ  ソース電極
６ｃ  第２のパット下配線
６ｄ  ドレイン電極
６ｅ  配線
７    第２の層間絶縁膜
８ａ  第３のコンタクトホール
８ｂ  切断用孔（第２の切断用孔）
８ｃ  開口部
９ａ  画素電極
１０  絶縁基板
１１  画面表示領域
２０  走査線
３０  データ線
３２  対向電極
３９  液晶層
４０  液晶封入領域
４１  絶縁基板
４５  入出力端子
４７  上下導通材
４８  上下導通材
５０  ＴＦＴ
５５  遮光膜
５６  導通材
５７  遮光膜
５９  シール材
６０  データ線駆動回路
６５  静電保護回路
６６  保護抵抗
７０  走査線駆動回路
７５  静電保護回路
７１  ポリシラザンを用いた絶縁膜
７１ａ  コンタクトホール
７１ｂ  コンタクトホール
７１ｃ  コンタクトホール
７２  ＣＶＤ法で形成した絶縁膜
７２ａ  コンタクトホール
７２ｂ  コンタクトホール
７３ｃ  コンタクトホール
７４、７７  信号配線
７５  容量線
８０  膜質検査領域
９１  第１の短絡用配線
９２  第２の短絡用配線
９３  第３の短絡用配線
１００  対向基板
２００  アクティブマトリクス基板
３００  電気光学装置
【図１】
0003702696.tif 000002
【図２】
0003702696.tif 000003
【図３】
0003702696.tif 000004
【図４】
0003702696.tif 000005
【図５】
0003702696.tif 000006
【図６】
0003702696.tif 000007
【図７】
0003702696.tif 000008
【図８】
0003702696.tif 000009
【図９】
0003702696.tif 000010
【図１０】
0003702696.tif 000011
【図１１】
0003702696.tif 000012
【図１２】
0003702696.tif 000013