(57)【特許請求の範囲】
【請求項１】
可変利得増幅回路において、
差動入出力の可変利得増幅器と、
この可変利得増幅器と同一回路であるレプリカ回路と、
このレプリカ回路の入力端子間に利得を決定するための制御電圧を印加する利得設定手段と、
前記レプリカ回路の非反転出力が反転入力端子に印加されると共に出力電圧で前記レプリカ回路及び前記可変利得増幅器の利得を制御するエラーアンプと、
前記レプリカ回路の反転出力から一定電圧高い電圧を前記エラーアンプの非反転入力端子に印加する利得微調手段と
を備えたことを特徴とする可変利得増幅回路。
【請求項２】
前記利得設定手段が、
複数の抵抗が直列接続された直列抵抗と、
この直列抵抗に定電流を供給する定電流源と、
前記抵抗の接続点の電圧を選択して前記レプリカ回路に印加する複数のスイッチ回路とから構成されたことを特徴とする
請求項１記載の可変利得増幅回路。
【請求項３】
前記利得微調手段が、
抵抗と、
この抵抗に定電流を供給する定電流源と、
前記抵抗の一端が前記レプリカ回路の非反転出力に接続され、他端の電圧を前記エラーアンプの非反転入力端子に印加することを特徴とする
請求項１記載の可変利得増幅回路。
【請求項４】
前記抵抗に流れる電流の値を調整して利得の微調整を行うことを特徴とする
請求項３記載の可変利得増幅回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、可変利得増幅回路に関し、特に入力コモンモード電圧依存性の改善及びゲインドリフトの改善に関する。
【０００２】
【従来の技術】
従来の可変利得増幅器はＡ／Ｄ変換器、ディジタル・オシロスコープ、シグナルコンディショナ等において用いられており、このような可変利得増幅器は本願出願人の出願に係る「特願平０６−０２８７０５」等に記載されている。
【０００３】
図４は「特願平０６−０２８７０５」に記載された従来の可変利得増幅器の一例を示す回路図である。図４において１，２，３，４，５，６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１７，１８，１９及び２０はＭＯＳ電界効果トランジスタ（Metal Oxide Semiconductor Field Effect Transistor ：以下、ＦＥＴと呼ぶ。）、２１は可変抵抗、２２はコモンモード帰還回路、１００及び１０１は入力電圧、１０２及び１０３は出力電圧である。
【０００４】
ここで、ＦＥＴ１，２，１３及び１４は差動入力回路８０を、ＦＥＴ３，４，１１，１２及びコモンモード帰還回路２２は出力電圧１０２及び１０３を負帰還する帰還回路８１を、ＦＥＴ５〜１０及び１５〜２０は出力段回路８２を、可変抵抗２１は利得制御手段８３をそれぞれ構成している。
【０００５】
入力電圧１００及び１０１はＦＥＴ１及び２のゲートに入力され、ＦＥＴ１及び２のソースはＦＥＴ１４のドレインに、ＦＥＴ１４のソースはＦＥＴ１３のドレインに接続される。
【０００６】
また、ＦＥＴ１のドレインはＦＥＴ８のソース、ＦＥＴ９及び１０のドレイン、可変抵抗２１の一端にそれぞれ接続され、ＦＥＴ２のドレインはＦＥＴ１８のソース、ＦＥＴ１９及び２０のドレイン、可変抵抗２１の他端にそれぞれ接続される。
【０００７】
ＦＥＴ８のドレインはＦＥＴ３のドレイン及びＦＥＴ７のソースに接続され、ＦＥＴ７のドレインは出力電圧１０２を出力すると共に、ＦＥＴ３のゲート、ＦＥＴ６のドレイン及びコモンモード帰還回路２２の一方の入力端子にそれぞれ接続される。
【０００８】
一方、ＦＥＴ１８のドレインはＦＥＴ４のドレイン及びＦＥＴ１７のソースに接続され、ＦＥＴ１７のドレインは出力電圧１０３を出力すると共に、ＦＥＴ４のゲート、ＦＥＴ１６のドレイン及びコモンモード帰還回路２２の他方の入力端子にそれぞれ接続される。
【０００９】
コモンモード帰還回路２２の出力はＦＥＴ１０及び２０のゲートにそれぞれ接続される。
【００１０】
また、ＦＥＴ３及び４のソースはＦＥＴ１２のドレインに接続され、ＦＥＴ１２のソースはＦＥＴ１１のドレインに接続される。ＦＥＴ６及び１６のソースはＦＥＴ５及び１５のドレインに接続される。
【００１１】
さらに、ＦＥＴ５，１１，１３及び１５のソースは正電圧源”ＶDD”に、ＦＥＴ９，１０，１９及び２０のソースはグランド”ＧＮＤ”にそれぞれ接続される。また、ＦＥＴ５，１１，１３及び１５のゲート、ＦＥＴ６，１２，１４及び１６のゲート、ＦＥＴ７及び１７のゲート、ＦＥＴ８及び１８のゲートにはそれぞれバイアス電圧が印加される。
【００１２】
また、図５は図４に示す従来例における可変抵抗２１及びコモンモード帰還回路２２の具体例を示した詳細回路図である。ここで、１〜２０、１００〜１０３は図４と同一符号であり、２３，２４，２５，２６はＦＥＴ、１０４は利得制御電圧である。
【００１３】
図４における可変抵抗２１はＦＥＴ２３及び利得制御電圧１０４により実現され、利得制御電圧１０４の電圧値を大きくすれば、可変抵抗２１としての抵抗値が小さくなり、前記電圧値を小さくすれば前記抵抗値が大きくなる。
【００１４】
一方、コモンモード帰還回路２２は図５中のＦＥＴ２４，２５及び２６により構成され、電圧”Ｖｃｍ”は出力電圧１０２と１０３の和に比例、即ち、出力電圧のコモンモードに比例することになる。
【００１５】
この結果、電圧”Ｖｃｍ”が大きくなるとＦＥＴ１０及び２０の作用により出力段回路８２にバイアス電流が流れて前記出力電圧のコモンモードが小さくなるように動作する。また、電圧”Ｖｃｍ”が小さくなると前記出力電圧のコモンモードが大きくなるように動作する。即ち、コモンモード帰還回路２２は負帰還回路として動作することになる。
【００１６】
ここで、図４に示す従来例の動作を図６及び図７を用いて説明する。図６は可変抵抗２１の抵抗値が無限大である場合の等価回路、図７は可変抵抗２１の抵抗値が有限である場合の動作を示すブロック図である。
【００１７】
図６において１００〜１０３は図４と同一符号を付してあり、８４及び８５は差動入力回路、８６は出力段回路である。可変抵抗２１の抵抗値が無限大である場合、即ち、可変抵抗２１が無い場合、図４の回路は入力電圧１００及び１０１が差動入力回路８４に入力され、差動入力回路８４及び８５の出力電流が出力段回路８６にそれぞれ接続され、出力段回路８６の出力電圧が差動入力回路８５の入力端子に帰還されることになる。
【００１８】
図６に示す回路の利得”Ａ”は「実願平５−８５６」に記載されているように入力電圧１００と１０１の差電圧を”ＶIN”、出力電圧１０２と１０３の差電圧を”ＶOUT ”、差動入力回路８４及び８５のトランス・コンダクタンスを”ｇmi”及び”ｇmf”とすれば、
Ａ＝ＶOUT／ＶIN＝ｇmi／ｇmf                    （１）
となる。
【００１９】
この利得”ｇmi／ｇmf”はＦＥＴ１〜４のチャネルサイズの比によって決まるので、この結果、利得は温度及びプロセス変動の影響を受けにくい。
【００２０】
一方、図７において１〜２２，１００〜１０３は図４と同一符号を付してあり、２７及び２８は負荷容量である。また、接続関係についても図４と同様であり、異なる点は出力電圧１０２及び１０３に対して負荷容量２７及び２８が接続された点である。
【００２１】
ここで、入力電圧１００及び１０１の電圧値を”Ｖ１”及び”Ｖ２”、ＦＥＴ１及び２のトランス・コンダクタンスを”ｇmi”、ＦＥＴ３及び４のトランス・コンダクタンスを”ｇmf”、ＦＥＴ１、２及び可変抵抗２１４に流れる電流をそれぞれ”Ｉ１”、”Ｉ２”及び”Ｉ３”とすると、入力電圧１００が１０１よりも大きい場合、
Ｉ１−Ｉ２＝２ｇmi・(Ｖ１−Ｖ２)                （２）
となる。
【００２２】
また、出力段回路８２の図７中”イ”に流れ込む電流と図７中”ロ”に流れ込む電流との電流差”ΔＩ”は、
0003724697.tif 000002
となる。
【００２３】
もし、可変抵抗２１の値が無限大であれば前記電流差は、
ΔＩ＝Ｉ１−Ｉ２                                （４）
である。即ち、可変抵抗２１によりトランス・コンダクタンス”ｇmi”が”２・Ｉ３”だけ等価的に小さくなったことになる。この等価的に小さくなったトランス・コンダクタンスを”(ｇmi)eff ”とすると式（１）は、
Ａ＝ＶOUT／ＶIN＝(ｇmi)eff／ｇmf                （５）
となる。
【００２４】
この結果、差動入力回路８０、可変抵抗２１、帰還回路８１及び出力段回路８２により可変利得増幅器を構成し、可変抵抗２１の抵抗値を変化させることにより利得を制御することが可能となる。
【００２５】
ここで、電流”Ｉ３”はＦＥＴ１及び２からの電流”Ｉ１”、電流”Ｉ２”、可変抵抗２１の抵抗値、図７中”イ”及び”ロ”から出力段回路８２を見たインピーダンスによって決まるが、出力段回路８２はＭＯＳＦＥＴで構成されているため前記インピーダンスは温度及びプロセス変動の影響を受け難くい。即ち、利得は温度及びプロセス変動の影響を受け難くなる。
【００２６】
また、入力電圧１００及び１０１をＭＯＳＦＥＴにより受けているため高入力インピーダンスとなり、スイッチド・キャパシタを用いないため高い周波数帯域が得られ、余分な工程も不要となる。
【００２７】
さらに、伝達関数の最も低周波の極は出力段回路８２の出力抵抗と、負荷容量２７及び２８によって決まるので、可変抵抗の抵抗値を変化させても利得は変化するが前記極は変化しない。即ち、利得を変化させても周波数帯域は変化しないことになる。
【００２８】
また、図８は温度補償が可能な従来の可変利得増幅器の一例を示す回路図であり、本願出願人の出願に係る「特願平０８−２６０６９１」に記載されたものである。但し、簡単の為に帰還回路の記載は省略している。
【００２９】
図８において２９，３０，３１，３２，３３，３４，３５，３６，３７，３８，３９，４０，４１，４２及び４３はＦＥＴ、４４，４５，４６，４７，４８，４９及び５０は定電流源、１００ａ及び１０１ａは入力電圧、１０２ａ及び１０３ａは出力電圧，１０５はバイアス電圧である。
【００３０】
また、２９〜３９及び４６〜４９は可変利得増幅器コア部８７を、４０〜４２，４４及び４５はハイスイング・カスコード回路で構成されるバイアス電圧制御回路８８を、４３及び５０は利得調整回路８９をそれぞれ構成している。
【００３１】
入力電圧１００ａ及び１０１ａはＦＥＴ２９及び３０のゲートに入力され、ＦＥＴ２９のソースはＦＥＴ３０のソース及び定電流源４８の一端に接続される。
【００３２】
また、ＦＥＴ２９のドレインはＦＥＴ３４のソース、ＦＥＴ３５及び３９のドレインにそれぞれ接続され、ＦＥＴ３０のドレインはＦＥＴ３７及び３９のソース、ＦＥＴ３８のドレインにそれぞれ接続される。
【００３３】
ＦＥＴ３４のドレインはＦＥＴ３１のドレイン及びＦＥＴ３３のソースに接続され、ＦＥＴ３３のドレインは出力電圧１０２ａを出力すると共にＦＥＴ３１のゲート及び定電流源４６の一端にそれぞれ接続される。
【００３４】
一方、ＦＥＴ３７のドレインはＦＥＴ３２のドレイン及びＦＥＴ３６のソースに接続され、ＦＥＴ３６のドレインは出力電圧１０３ａを出力すると共にＦＥＴ３２のゲート及び定電流源４９の一端に接続される。
【００３５】
また、ＦＥＴ３１及び３２のソースは定電流源４７の一端に接続され、ＦＥＴ３３及び３６のゲートにはバイアス電圧１０５が印加される。
【００３６】
ＦＥＴ３４及び３７のゲートはＦＥＴ４０及び４２のゲート、ＦＥＴ４０のドレイン及び定電流源４４の一端に接続され、ＦＥＴ３５及び３８のゲートはＦＥＴ４１のゲート、ＦＥＴ４２のドレイン及び定電流源４５の一端に接続される。また、ＦＥＴ４１のドレインはＦＥＴ４２のソースに接続される。
【００３７】
ＦＥＴ３９のゲートはＦＥＴ４３のゲート及びドレインと定電流源５０の一端に接続される。
【００３８】
さらに、定電流源４４〜５０の他端は正電圧源”Ｖdd”に接続され、ＦＥＴ３５，３８，４０，４１及び４３のソースは接地される。
【００３９】
ここで、図８に示す従来例の動作を説明する。先ず第１に可変利得増幅器コア部８７における温度の影響を説明する。ＦＥＴ２９及び３０は飽和領域で動作しているので、
Ｉd＝(Ｋ／２)(Ｗ／Ｌ)(Ｖgs−Ｖｔ)2      （６）
（但し、Ｋ＝μp・Ｃｏｘである。）
となる。
【００４０】
式（６）において”Ｉd ”はドレイン電流、”Ｗ”はＦＥＴのゲート幅、”Ｌ”はＦＥＴのゲート長、”Ｖgs”はゲート・ソース間電圧、”Ｖｔ”は閾値電圧、”μp ”は正孔の移動度、”Ｃｏｘ”は酸化膜の誘電率である。
【００４１】
また、トランス・コンダクタンス”ｇmi”は、
0003724697.tif 000003
となる。
【００４２】
式（７）中で温度係数を有するものは”μp ”だけであるので、トランス・コンダクタンス”ｇmi”は”(μP )1/2 ”に比例することになる。
【００４３】
同様にＦＥＴ３１及び３２も飽和領域で動作しているので式（７）と同様になり、トランス・コンダクタンス”ｇmf”もまた”(μp )1/2 ”に比例することになる。
【００４４】
前述の等価的に小さくなったトランス・コンダクタンス”(ｇmi)eff ”は、
(ｇmi)eff＝(ｇds／(ｇmb＋ｇds))・ｇmi      （８）
となる。
【００４５】
ここで、”ｇmb”はＦＥＴ３４及び３７のトランス・コンダクタンスであり、ＦＥＴ３４及び３７も飽和領域で動作しているので”ｇmb”は”(μn )1/2 ”に比例することになる。但し、”μn ”は電子の移動度である。
【００４６】
一方、ＦＥＴ３９は抵抗性領域で動作しているのでドレイン電流”Ｉd39 ”は、
0003724697.tif 000004
となる。
【００４７】
また、トランス・コンダクタンス”ｇmds”
0003724697.tif 000005
となる。
【００４８】
ＦＥＴ３９は抵抗性領域で動作しているので”Ｖgs＞＞Ｖds”であり、式（１０）は、
0003724697.tif 000006
となる。
【００４９】
ここで、利得”Ａ”は式（５）から、
0003724697.tif 000007
となる。
【００５０】
式（１２）において”ｇmi”及び”ｇmf”は”(μp )1/2 ”に比例するので”μp ”の温度変化による影響は相殺される。但し、”ｇmb”は”(μn )1/2 ”に比例するものの”ｇmds ”には閾値電圧”Ｖｔ”の温度変動があるためこの状態では利得は温度変化に影響される。
【００５１】
第２にバイアス電圧制御回路８８における温度の影響を説明する。先ず、ＦＥＴ４０とＦＥＴ４２は、
0003724697.tif 000008
及び、
Ｉd40＝Ｉd42      （１４）
なる関係を満足している。
【００５２】
ＦＥＴ３５及び３６はそれぞれ飽和領域で動作しているので、
Ｉd40＝(Ｋ／２)(Ｗ／Ｌ)40(Ｖgs40−Ｖｔ)2      （１５）
Ｉd41＝(Ｋ／２)(Ｗ／Ｌ)41(Ｖgs41−Ｖｔ)2      （１６）
となる。
【００５３】
式（１５）及び（１６）から”Ｖgs40”及び”Ｖgs41”は、
Ｖgs40＝Ｖｔ＋{Ｉd40／(Ｋ／２)(Ｗ／Ｌ)40}1/2      （１７）
Ｖgs41＝Ｖｔ＋{Ｉd41／(Ｋ／２)(Ｗ／Ｌ)41}1/2      （１８）
となる。
【００５４】
ＦＥＴ４２のゲート・ソース間電圧”Ｖgs42”はＦＥＴ４１とゲートサイズが同一で、ドレイン電流も同一なので、
Ｖgs42＝Ｖｔ＋{Ｉd42／(Ｋ／２)(Ｗ／Ｌ)42}1/2      （１９）
となる。
【００５５】
ここで、バイアス電圧制御回路８８の出力電圧である図８中”Ｖｂ”は図８中”Ｖａ”を用いて、
0003724697.tif 000009
となる。
【００５６】
さらに、式（１３）及び式（１４）の条件を用いることにより式（２０）は、
0003724697.tif 000010
となる。
【００５７】
第３に利得調整回路８９における温度の影響を説明する。ＦＥＴ４３は飽和領域で動作しているので、前述と同様に図８中”Ｖｄ”は、
0003724697.tif 000011
となる。
【００５８】
また、ＦＥＴ４２とＦＥＴ３７のゲートサイズやバイアス電流は同一なので、図８中”Ｖｃ”は”Ｖｂ”と等しい。
【００５９】
従って、ＦＥＴ３９のゲート・ソース間電圧”Ｖgs39”は、
0003724697.tif 000012
となる。但し、”Ｋｘ”は温度に依存しない定数である。
【００６０】
式（２３）を式（１１）に代入すると、
0003724697.tif 000013
となる。
【００６１】
式（２４）から”ｇmds ”は”(μn )1/2”に比例することになり、式（１２）において”ｇmb”も前述のように”(μn )1/2”に比例することから”μn ”の温度変化による影響は相殺され、利得”Ａ”は温度変化の影響を受けなくなる。
【００６２】
【発明が解決しようとする課題】
しかし、図１に示す従来例では式（５）は、入力コモンモード電圧”Ｖｃｏｍ”が一定であれば利得”Ａ”は一定になるが入力コモンモード電圧”Ｖｃｏｍ”が変動すると利得”Ａ”も変動してしまうと言った問題点があった。これは、式（２）中の”ｇｍｉ”が入力コモンモード電圧”Ｖｃｏｍ”によって変化するためである。
【００６３】
例えば、一般にオシロスコープ等ではポジション機能やオフセット機能により自由に入力コモンモード電圧”Ｖｃｏｍ”を設定してから可変利得増幅器に入力するので、このような場合には利得”Ａ”も変動してしまうと言った問題点があった。
【００６４】
また、図８に示す従来例では実験結果から式（１１）における線形領域動作ＦＥＴの電子の移動度”μn ”のみが変動した場合には温度補償ができなくなると言った問題点があった。
従って本発明が解決しようとする課題は、入力コモンモード電圧依存性及びゲインドリフトの改善が可能な可変利得増幅回路を実現することにある。
【００６５】
【課題を解決するための手段】
このような課題を達成するために、本発明のうち請求項１記載の発明は、
可変利得増幅回路において、
差動入出力の可変利得増幅器と、この可変利得増幅器と同一回路であるレプリカ回路と、このレプリカ回路の入力端子間に利得を決定するための制御電圧を印加する利得設定手段と、前記レプリカ回路の非反転出力が反転入力端子に印加されると共に出力電圧で前記レプリカ回路及び前記可変利得増幅器の利得を制御するエラーアンプと、前記レプリカ回路の反転出力から一定電圧高い電圧を前記エラーアンプの非反転入力端子に印加する利得微調手段とを備えたことにより、入力コモンモード電圧依存性及びゲインドリフトの改善が可能になる。
【００６６】
請求項２記載の発明は、
請求項１記載の発明である可変利得増幅回路において、
前記利得設定手段が、
複数の抵抗が直列接続された直列抵抗と、この直列抵抗に定電流を供給する定電流源と、前記抵抗の接続点の電圧を選択して前記レプリカ回路に印加する複数のスイッチ回路とから構成されたことにより、入力コモンモード電圧依存性及びゲインドリフトの改善が可能になる。
【００６７】
請求項３記載の発明は、
請求項１記載の発明である可変利得増幅回路において、
前記利得微調手段が、
抵抗と、この抵抗に定電流を供給する定電流源と、前記抵抗の一端が前記レプリカ回路の非反転出力に接続され、他端の電圧を前記エラーアンプの非反転入力端子に印加することにより、入力コモンモード電圧依存性及びゲインドリフトの改善が可能になる。
【００６８】
請求項４記載の発明は、
請求項１記載の発明である可変利得増幅回路において、
前記抵抗に流れる電流の値を調整して利得の微調整を行うことにより、利得の微調整が可能になる。
【００６９】
【発明の実施の形態】
以下本発明を図面を用いて詳細に説明する。図１は本発明に係る可変利得増幅器の一実施例を示す回路図である。図１において５１，５８，６４，６５，６７及び６８は定電流源、５２，５３，５４，５５，５６，５７及び６６は抵抗、５９ａ，５９ｂ，６０ａ，６０ｂ，６１ａ，及び６１ｂはスイッチ回路、６２は図５に示した従来例と同一回路である可変利得増幅器を用いたレプリカ回路、６３及び７２は図５中のＦＥＴ２３に相当するＦＥＴ、６９はエラーアンプ、７０は値が変動する入力コモンモード電圧”Ｖｃｏｍ”に相当する電圧源、７１はレプリカ回路６２と同一回路である可変利得増幅器を用いた可変利得増幅器、１０６及び１０７は入力電圧、１０８及び１０９は出力電圧である。
【００７０】
また、５１〜５８，５９ａ，５９ｂ，６０ａ，６０ｂ，６１ａ及び６１ｂはレプリカ回路６１に利得を決定するための制御電圧を印加する利得設定手段９０を、また、６４〜６８は一定の電圧降下を発生させる利得微調手段９１をそれぞれ構成している。
【００７１】
定電流源５１の一端は抵抗５２の一端及びスイッチ回路５９ａの入力端子に接続され、抵抗５２の他端は抵抗５３の一端及びスイッチ回路６０ａの入力端子に接続される。
【００７２】
抵抗５３の他端は抵抗５４の一端及びスイッチ回路６１ａの入力端子に接続され、抵抗５４の他端は抵抗５５の一端、入力電圧１０７として可変利得増幅器７１の反転入力端子及び電圧源７０の一端にそれぞれ接続される。
【００７３】
抵抗５５の他端は抵抗５６の一端及びスイッチ回路６１ｂの入力端子に接続され、抵抗５６の他端は抵抗５７の一端及びスイッチ回路６０ｂの入力端子に接続される。また、抵抗５７の他端は定電流源５８の一端及びスイッチ回路５９ｂの入力端子に接続される。
【００７４】
スイッチ回路５９ａの出力端子はスイッチ回路６０ａ及び６１ａの出力端子とレプリカ回路６２の非反転入力端子にそれぞれ接続され、スイッチ回路５９ｂの出力端子はスイッチ回路６０ｂ及び６１ｂの出力端子とレプリカ回路６２の反転入力端子にそれぞれ接続される。
【００７５】
レプリカ回路６２の非反転出力端子はエラーアンプ６９の反転入力端子に接続され、レプリカ回路６２の反転出力端子は抵抗６６の一端と定電流源６７及び６８の一端に接続される。また、抵抗６６の他端はエラーアンプ６９の非反転入力端子と定電流源６４及び６５の一端に接続される。
【００７６】
エラーアンプ６９の出力は図５中１０４に示す利得制御電圧としてレプリカ回路内のＦＥＴ６３のゲート及び可変利得増幅器７１内のＦＥＴ７２のゲートにそれぞれ接続される。
【００７７】
また、入力電圧１０６は可変利得増幅器７１の非反転入力端子に入力され、可変利得増幅器７１は出力電圧１０８及び１０９を出力する。
【００７８】
さらに、定電流源５１，６４及び６５の他端は正電圧源にそれぞれ接続され、定電流源５８，６７及び６８の他端及び電圧源７０の他端はそれぞれ接地される。
【００７９】
ここで、図１に示す実施例の動作を説明する。スイッチ回路５９ａ〜６１ａ及び５９ｂ〜６１ｂの”ＯＮ／ＯＦＦ”の組み合わせにより可変利得増幅回路の利得が決定される。
【００８０】
例えば、抵抗５２及び５７の抵抗値を”３Ｒ”、抵抗降５３〜５６の抵抗値を”Ｒ”、抵抗６６の抵抗値を”２０Ｒ”、定電流源５１，５８，６４及び６７の出力電流を”Ｉ”とし、スイッチ回路５９ａ及び５９ｂを”ＯＮ”にしてその他のスイッチ回路を”ＯＦＦ”にした場合には利得は”２倍”になる。
【００８１】
また、スイッチ回路６０ａ及び６０ｂを”ＯＮ”にしてその他のスイッチ回路を”ＯＦＦ”にした場合には利得は”５倍”、スイッチ回路６１ａ及び６１ｂを”ＯＮ”にしてその他のスイッチ回路を”ＯＦＦ”にした場合には利得は”１０倍”になる。
【００８２】
ここでは利得が”２倍”の場合を用いて実施例の動作を説明する。スイッチ回路５９ａ及び５９ｂのみが”ＯＮ”であるのでレプリカ回路６２の入力端子間には抵抗５２〜５７の直列抵抗による電圧降下分の電圧が印加される。
【００８３】
上述した値を用いれば、レプリカ回路６２の入力端子間電圧”Ｖin62”は
0003724697.tif 000014
となる。
【００８４】
一方、定電流源６４及び６７の出力電流値を”Ｉ”定電流源６５及び６８の出力電流値を”Ｉ’＝０”とすれば、エラーアンプ６９の非反転入力端子にはレプリカ回路６２の反転出力値に対して”２０Ｒ×Ｉ”分だけ高い電圧が印加されることになる。
【００８５】
この時、エラーアンプ６９は非反転入力端子と反転入力端子の電圧が同電圧となるように出力値を変化させてレプリカ回路の利得を制御する。
【００８６】
また、レプリカ回路６２の非反転出力端子の電圧値はエラーアンプ６９の非反転入力端子の電圧と同じになるので、レプリカ回路６２の出力端子間電圧”Ｖout62”は”２０Ｒ×Ｉ”となる。
【００８７】
従って、レプリカ回路６２の利得”Ａ62”は、
0003724697.tif 000015
となる。
【００８８】
このため、レプリカ回路６２の同一回路である可変利得増幅器７１の利得もまた”２倍”になるようにエラーアンプ６９の出力値により制御されることになる。
【００８９】
図２はこのような構成の可変利得増幅回路において入力コモンモード電圧”Ｖｃｏｍ”に相当する電圧源７０の出力を”１．０Ｖ〜２．０Ｖ”変化させた場合の利得の変動をシュミレーションした結果を示す特性曲線図である。また、利得を”２倍”、”５倍”及び”１０倍”にした場合のシュミレーションである。
【００９０】
図２中”ＰＲ０１”は図５に示す従来例のシュミレーション結果、図２中”ＰＲ０２”は本発明のシュミレーション結果である。図２から分かるように従来例と比較して利得の変動が格段に改善されていることが分かる。
【００９１】
例えば、各条件下の利得変動は利得が”２倍”の場合”３．３％／Ｖ”から”０．００６％／Ｖ”に、”５倍”の場合”３．２％／Ｖ”から”０．０００％／Ｖ”に、”１０倍”の場合”３．２％／Ｖ”から”０．００５％／Ｖ”にそれぞれ改善されている。
【００９２】
また、図３は線形領域動作ＦＥＴの電子の移動度”μn ”を変化させた場合の利得の変動をシュミレーションした結果を示す特性曲線図である。線形領域動作ＦＥＴの電子の移動度”μn ”を変化させる方法としては下記の式の”ｂｅｘ”の絶対値を”−５０％〜５０％”の間で変化させた。
μn（Ｔ）＝μn×（Ｔ／Ｔnom）-bex      （２７）
但し、式（２７）において”Ｔ”は温度、”Ｔnom”は２５℃である。
【００９３】
図３中”ＰＲ１１”は図８に示す従来例のシュミレーション結果、図３中”ＰＲ１２”は本発明のシュミレーション結果である。図３から分かるように従来例と比較して利得の変動が格段に改善されていることが分かる。
【００９４】
例えば、従来例では”ｂｅｘ”の絶対値を”−５０％〜５０％”の間で変化させた場合にはゲインドリフトが”−２０００〜＋２０００ｐｐｍ／℃”程度であったものが本発明では”４０ｐｐｍ／℃””以下に抑えられている。
【００９５】
この結果、レプリカ回路とエラーアンプとで利得の値を制御するループを構成し、このエラーアンプの出力電圧で可変利得増幅器の利得を制御することにより、入力コモンモード電圧依存性及びゲインドリフトの改善が可能になる。
【００９６】
なお、定電流源６５及び６８の出力電流値は”０”としていたがこの定電流源６５及び６８の出力電流値を調整して抵抗６６に流れる電流の値を変化させればエラーアンプ６９の非反転入力端子に印加される電圧は、例えば、”２０Ｒ×Ｉ＋α”と変化するので式（２６）に示す利得の調整が可能になる。
【００９７】
すなわち、定電流源６５及び６８の出力電流値を調整して抵抗６６に流れる電流を調整すれば利得の微調整が可能になる。
【００９８】
【発明の効果】
以上説明したことから明らかなように、本発明によれば次のような効果がある。
請求項１乃至請求項３の発明によれば、レプリカ回路とエラーアンプとで利得の値を制御するループを構成し、このエラーアンプの出力電圧で可変利得増幅器の利得を制御することにより、入力コモンモード電圧依存性及びゲインドリフトの改善が可能になる。
【００９９】
また、請求項４の発明によれば、定電流源の出力電流値を調整して抵抗に流れる電流を調整すれば利得の微調整が可能になる。
【図面の簡単な説明】
【図１】本発明に係る可変利得増幅器の一実施例を示す回路図である。
【図２】利得の変動をシュミレーションした結果を示す特性曲線図である。
【図３】利得の変動をシュミレーションした結果を示す特性曲線図である。
【図４】従来の可変利得増幅器の一例を示す回路図である。
【図５】可変抵抗及びコモンモード帰還回路の具体例を示した詳細回路図である。
【図６】可変抵抗の抵抗値が無限大である場合の等価回路である。
【図７】可変抵抗の抵抗値が有限である場合の動作を示すブロック図である。
【図８】温度補償が可能な従来の可変利得増幅器の一例を示す回路図である。
【符号の説明】
１，２，３，４，５，６，７，８，９，１０，１１，１２，１３，１４，１５，１６，１７，１８，１９，２０，２３，２４，２５，２６，２９，３０，３１，３２，３３，３４，３５，３６，３７，３８，３９，４０，４１，４２，４３，６３，７２  ＦＥＴ
２１  可変抵抗
２２  コモンモード帰還回路
２７，２８  負荷容量
４４，４５，４６，４７，４８，４９，５０，５１，５８，６４，６５，６７，６８  定電流源
５２，５３，５４，５５，５６，５７，６６  抵抗
５９ａ，５９ｂ，６０ａ，６０ｂ，６１ａ，６１ｂ  スイッチ回路
６２  レプリカ回路
６９  エラーアンプ
７０  電圧源
７１  可変利得増幅器
８０，８４，８５  差動入力回路
８１  帰還回路
８２，８６  出力段回路
８３  利得制御手段
８７  可変利得増幅器コア部
８８  バイアス電圧制御回路
８９  利得調整回路
９０  利得設定手段
９１  利得微調手段
１００，１００ａ，１０１，１０１ａ，１０６，１０７  入力電圧
１０２，１０２ａ，１０３，１０３ａ，１０８，１０９  出力電圧
１０４  利得制御電圧
１０５はバイアス電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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