(57)【特許請求の範囲】
【請求項１】
第２導電型の基部半導体領域の上部に部分的に配置された第１導電型の第１拡散領域と、第１拡散領域の上部に部分的に配置された第２導電型の第２拡散領域と、第２拡散領域と基部半導体領域とに挟まれた第１拡散領域の一部で構成されるチャネル形成領域の上部に配置されたゲートと、を備えた半導体装置、
を製造する方法であって、
第２導電型の基部半導体領域を有する基板を用意し、
基部半導体領域の上部にゲートを形成し、
ゲートをマスクとして基部半導体領域の一部に第１導電型の不純物を注入して拡散することにより、基部半導体領域の上部に部分的に第１導電型の第１拡散領域を形成し、
ゲートの少なくとも側面に絶縁膜を形成し、
ゲートおよび絶縁膜をマスクとして、第１拡散領域の一部に第２導電型の不純物を注入して拡散することにより、第１拡散領域の上部に部分的に第２導電型の第２拡散領域を形成するとともに当該第２拡散領域と基部半導体領域とに挟まれた第１拡散領域の一部で構成されるチャネル形成領域をゲートの下方に形成すること、
を特徴とする、半導体装置の製造方法。
【請求項２】
請求項１の半導体装置の製造方法において、
前記絶縁膜を、熱酸化により形成すること、
を特徴とするもの。
【請求項３】
請求項１または請求項２のいずれかの半導体装置の製造方法において、
前記チャネル形成領域の第２拡散領域側端が、前記ゲートの側面とほぼ同一面上にくるように、前記絶縁膜および第２拡散領域を形成すること、
を特徴とするもの。
【請求項４】
第２導電型の基部半導体領域の上部に部分的に配置された第１導電型の第１拡散領域と、第１拡散領域の上部に部分的に配置された第２導電型の第２拡散領域と、第２拡散領域と基部半導体領域とに挟まれた第１拡散領域の一部で構成されるチャネル形成領域の上部に配置されたゲートと、
を備えた半導体装置において、
前記チャネル形成領域の第２拡散領域側端と前記ゲートの側面とがほぼ同一面上にあること、
を特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、半導体装置の耐圧を向上させる技術に関する。
【０００２】
【従来の技術】
電源回路などに用いる半導体装置として、パワーＭＯＳＦＥＴの一種である二重拡散構造の絶縁ゲート型電界効果トランジスタ（Ｄ−ＭＯＳＦＥＴ）が知られている。このＤ−ＭＯＳＦＥＴの一種として、基板の上面および下面から各電極を取り出す縦型のＤ−ＭＯＳＦＥＴがある。
【０００３】
従来の縦型のＤ−ＭＯＳＦＥＴ（Ｎチャンネル型）の製造工程の一部を図８に示す。図８Ａに示すように、Ｎ型のエピタキシャル成長層４の上部にゲート酸化膜６およびゲートＧを形成し、ゲートＧをマスクとしてボロン（Ｂ）を注入する。その後、注入したボロンを加熱により拡散させてＰボディ８を形成する。
【０００４】
つぎに、図８Ｂに示すように、ゲートＧをマスクとしてリン（Ｐ）を注入し、注入したリンを加熱により拡散させて、Ｐボディ８の上部にソース領域Ｓを形成する。このようにして、Ｄ−ＭＯＳＦＥＴを形成する。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のＤ−ＭＯＳＦＥＴの製造方法には、次のような問題があった。Ｄ−ＭＯＳＦＥＴにおいては、図８Ｂに示すように、Ｐボディ８のうちゲートＧの下の部分がチャネル形成領域ＣＨとなるが、このチャネル形成領域ＣＨのチャネル長Ｌ１をある程度長くして、チャネル形成領域ＣＨのパンチスルー耐圧を確保する必要がある。
【０００６】
一方、従来の製造方法では、ボロンを注入する際のマスクおよびリンを注入する際のマスクとして、ともに同じゲートＧを用いていた。このため、ソース領域Ｓとエピタキシャル成長層４とに挟まれたチャネル形成領域ＣＨのチャネル長Ｌ１は、Ｐボディ８を形成する際のボロンの拡散距離と、ソース領域Ｓを形成する際のリンの拡散距離の差によって調整しなければならなかった。
【０００７】
したがって、ソース領域Ｓを形成する際のリンの拡散距離を一定とした場合、チャネル形成領域ＣＨのチャネル長Ｌ１を長くするためには、Ｐボディ８を形成する際のボロンの拡散距離すなわちボロンの拡散時間を長くしなければならなかった。すなわち、チャネル長Ｌ１を長くしてパンチスルー耐圧を確保するためには、ボロンの拡散時間を長くする必要があった。これでは、パンチスルー耐圧を確保するために製造コストが上昇してしまう。
【０００８】
この発明は、このような問題点を解決し、製造コストの上昇を抑えつつチャネル形成領域のパンチスルー耐圧を大きくすることができる、半導体装置を提供することを目的とする。
【０００９】
また、上述の従来のＤ−ＭＯＳＦＥＴの製造方法には、次のような問題もあった。上述のように、ソース領域Ｓは、ゲートＧをマスクとしてリンを注入し、注入したリンを加熱により拡散させることにより形成される。したがって、図８Ｂに示すように、ゲートＧが、必要以上に（図８ＢのＬ２参照）ソース領域Ｓの上を覆うこととなる。このため、素子面積をあまり小さくすることができなかった。これでは、集積度を上げることはできない。
【００１０】
この発明は、このような問題点を解決し、さらに、集積度の高い半導体装置を提供することをも目的とする。
【００１１】
【課題を解決するための手段】
請求項１の半導体装置の製造方法は、
第２導電型の基部半導体領域の上部に部分的に配置された第１導電型の第１拡散領域と、第１拡散領域の上部に部分的に配置された第２導電型の第２拡散領域と、第２拡散領域と基部半導体領域とに挟まれた第１拡散領域の一部で構成されるチャネル形成領域の上部に配置されたゲートと、を備えた半導体装置、
を製造する方法であって、
第２導電型の基部半導体領域を有する基板を用意し、
基部半導体領域の上部にゲートを形成し、
ゲートをマスクとして基部半導体領域の一部に第１導電型の不純物を注入して拡散することにより、基部半導体領域の上部に部分的に第１導電型の第１拡散領域を形成し、
ゲートの少なくとも側面に絶縁膜を形成し、
ゲートおよび絶縁膜をマスクとして、第１拡散領域の一部に第２導電型の不純物を注入して拡散することにより、第１拡散領域の上部に部分的に第２導電型の第２拡散領域を形成するとともに当該第２拡散領域と基部半導体領域とに挟まれた第１拡散領域の一部で構成されるチャネル形成領域をゲートの下方に形成すること、
を特徴とする。
【００１２】
請求項２の半導体装置の製造方法は、
請求項１の半導体装置の製造方法において、
前記絶縁膜を、熱酸化により形成すること、
を特徴とする。
【００１３】
請求項３の半導体装置の製造方法は、
請求項１または請求項２のいずれかの半導体装置の製造方法において、
前記チャネル形成領域の第２拡散領域側端が、前記ゲートの側面とほぼ同一面上にくるように、前記絶縁膜および第２拡散領域を形成すること、
を特徴とする。
【００１４】
請求項４の半導体装置は、
第２導電型の基部半導体領域の上部に部分的に配置された第１導電型の第１拡散領域と、第１拡散領域の上部に部分的に配置された第２導電型の第２拡散領域と、第２拡散領域と基部半導体領域とに挟まれた第１拡散領域の一部で構成されるチャネル形成領域の上部に配置されたゲートと、
を備えた半導体装置において、
前記チャネル形成領域の第２拡散領域側端と前記ゲートの側面とがほぼ同一面上にあること、
を特徴とする。
【００１５】
【発明の作用および効果】
請求項１の半導体装置の製造方法は、ゲートをマスクとして基部半導体領域の一部に第１導電型の不純物を注入して拡散することにより第１拡散領域を形成し、その後、ゲートの少なくとも側面に絶縁膜を形成し、ゲートおよび絶縁膜をマスクとして第１拡散領域の一部に第２導電型の不純物を注入して拡散することにより第２拡散領域を形成することを特徴とする。
【００１６】
したがって、第１導電型の不純物を注入する際のマスク面積に比し、第２導電型の不純物を注入する際のマスク面積を大きくすることができる。このため、注入された第１導電型の不純物の拡散距離を大きくすることなく、第１拡散領域の面積と第２拡散領域の面積との差を大きくすることができる。この結果、製造に費やす時間をあまり長くすることなく、第２拡散領域と基部半導体領域とに挟まれた第１拡散領域の一部で構成されるチャネル形成領域のチャネル長を長くすることができる。すなわち、製造コストの上昇を抑えつつ、チャネル形成領域のパンチスルー耐圧を大きくすることができる。
【００１７】
請求項２の半導体装置の製造方法は、絶縁膜を熱酸化により形成することを特徴とする。したがって、熱酸化工程を追加するだけで、容易に第２導電型の不純物を注入する際のマスク面積を大きくすることができる。このため、製造コストの上昇を抑えつつ、さらに容易にチャネル形成領域のパンチスルー耐圧を大きくすることができる。
【００１８】
請求項３の半導体装置の製造方法および請求項４の半導体装置は、チャネル形成領域の第２拡散領域側端がゲートの側面とほぼ同一面上にくるようにしたことを特徴とする。したがって、ゲートが必要以上に第２拡散領域の上を覆うことがないため、素子面積を小さくすることができる。すなわち集積度の高い半導体装置を実現することができる。
【００１９】
【発明の実施の形態】
図２に、この発明の一実施形態による半導体装置である縦型のＤ−ＭＯＳＦＥＴ４０の平面構成を示す。Ｄ−ＭＯＳＦＥＴ４０の主要部の断面構成を図１に示す。図３は、Ｄ−ＭＯＳＦＥＴ４０の主要部の断面斜視図である。
【００２０】
図１に示すように、Ｄ−ＭＯＳＦＥＴ４０は、高濃度のＮ型の基体４４、基体４４の上部に設けられた第２導電型の基部半導体領域であるＮ型のエピタキシャル成長層４６、エピタキシャル成長層４６の上部に、所定間隔をおいて複数設けられた第１導電型の第１拡散領域であるＰボディ４８、各Ｐボディ４８の上部にドーナツ状に形成された第２導電型の第２拡散領域であるソース領域Ｓを備えている。なお、ソース領域Ｓは、ドーナツ状以外の形状に形成することもできる。
【００２１】
Ｐボディ４８は、不純物濃度の高い中央部４８ａと、中央部４８ａを取巻く比較的不純物濃度の低い周辺部４８ｂとにより構成されている。このように構成することにより、Ｐボディ４８における寄生トランジスタの発生を防止することができる。
【００２２】
各Ｐボディ４８の一部は、チャネル形成領域ＣＨとして機能する。各チャネル形成領域ＣＨの上には、ゲート絶縁膜であるゲート酸化膜５６を介して、ポリシリコンにより構成されたゲートＧが配置されている。各チャネル形成領域ＣＨの上に形成されたゲートＧは、網目状に全てつながっている（図３参照）。ゲートＧは、層間膜６８に覆われている。
【００２３】
層間膜６８の上には、Ｄ−ＭＯＳＦＥＴ４０の中央部を覆うように、アルミニウムにより構成されたソース配線５０が配置されており（図２参照）、各ソースコンタクト５２を介して、各ソース領域Ｓと接続されている。ソース配線５０の一部に、ソースパッド６４が設けられている（図２参照）。
【００２４】
ゲートＧと、アルミニウムで構成されたゲート配線５８（図２参照）とは、サージ電圧等からＤ−ＭＯＳＦＥＴ４０を保護するための保護用の抵抗６０（図３参照）を介して電気的に接続されている。なお、ゲート配線５８は、ゲートパッド６２に接続されている（図２参照）。また、基体４４の下には、ドレイン電極６６が接続されている。
【００２５】
ゲートＧの電圧を変化させることによりチャネル形成領域ＣＨに形成されるチャネルの状態を変化させることで、ソース配線５０とドレイン電極６６との間に流れるドレイン電流を制御することができる。
【００２６】
後述するように、このＤ−ＭＯＳＦＥＴ４０においては、図１に示すチャネル形成領域ＣＨのチャネル長Ｌ１を比較的長くすることができる（この実施形態では、チャネル長Ｌ１を０．６μｍ程度にした）。このため、チャネル形成領域ＣＨのパンチスルー耐圧を比較的大きくすることができる。さらに、チャネル形成領域ＣＨのソース領域側端ＣＨａがゲートＧの側面Ｇａとほぼ同一面上にくるようにしている。したがって、ゲートＧが必要以上にソース領域Ｓの上を覆うことがないため、素子面積を小さくすることができる。このため、集積度の高いＤ−ＭＯＳＦＥＴ実現することができる。
【００２７】
つぎに、Ｄ−ＭＯＳＦＥＴ４０の製造方法を、図４から図７および図１に基づいて説明する。まず、図４Ａに示すように、不純物濃度の高いＮ導電型の基体４４の上に低濃度のＮ型のエピタキシャル成長層４６を形成したものを用意する。つぎに、図４Ｂに示すように、エピタキシャル成長層４６の上に熱酸化によりシリコン酸化膜７２を形成する。
【００２８】
つぎに、図５Ａに示すように、シリコン酸化膜７２の一部を除去したのち、Ｐ型不純物であるボロンを導入し、これを熱拡散させることにより、エピタキシャル成長層４６内に、不純物濃度の高いＰ導電型のＰボディ４８の中央部４８ａを形成する。
【００２９】
つぎに、図５Ｂに示すように、シリコン酸化膜７２を除去し、除去したあとに、熱酸化により、薄いゲート酸化膜５６を形成する。なお、この実施形態おいては、ゲート酸化膜５６の厚さを５００〜１０００オングストロームとしている。
【００３０】
つぎに、図６Ａに示すように、ゲートＧを形成する。この実施形態においては、リンドープされたポリシリコンを、減圧ＣＶＤ法により３５００〜６５００オングストローム程度堆積させ、これをフォトエッチング法を用いて所定形状にパタニングすることで、ゲートＧを形成している。パタニングは、Ｐボディ４８の中央部４８ａ近傍上のポリシリコンを取り除くように行なう。
【００３１】
つぎに、図６Ｂに示すように、エピタキシャル成長層４６内に、Ｐボディ４８の周辺部４８ｂを形成する。Ｐボディ４８の周辺部４８ｂは、ゲートＧをマスクとして、ゲート酸化膜５６越しに、第１導電型の不純物である低濃度のボロンをイオン注入法を用いて導入し、これを熱拡散させ、Ｐボディ４８の中央部４８ａを取巻くように、比較的不純物濃度の低いＰ導電型の拡散層を形成することにより行なう。この実施形態においては、熱拡散は、１１００〜１２００℃の窒素雰囲気中で、０．５〜２．５時間程度加熱するようにしている。
【００３２】
つぎに、図７Ａに示すように、熱酸化を行なうことによりゲートＧのまわりに絶縁膜であるシリコン酸化膜３０を形成する。この実施形態においては、熱酸化の温度を約１０００℃とし、シリコン酸化膜３０の厚さｄが０．２μｍになるまで加熱した。なお、シリコン酸化膜３０が成長する過程でゲートＧのポリシリコンが若干消費されるため、熱酸化後のマスク幅Ｗ２（ゲートＧの幅とシリコン酸化膜３０の厚さｄとの合計）は、熱酸化前のマスク幅Ｗ１（ゲートＧの幅、図６Ｂ参照）よりも２×０．１３μｍ程度大きくなった。
【００３３】
つぎに、図７Ｂに示すように、Ｐボディ４８内に、ドーナツ状に（図３参照）ソース領域Ｓを形成する。ソース領域Ｓは、Ｐボディ４８の上部中央にレジスト３２を形成し、レジスト３２と、ゲートＧおよびシリコン酸化膜３０をマスクとして第２導電型の不純物であるＰ（リン）を、ゲート酸化膜５６越しに、イオン注入法を用いて導入し、その後、熱拡散を行なうことにより形成する。この実施形態においては、熱拡散は、１０００℃前後の窒素雰囲気中で、数十分間程度加熱するようにしている。
【００３４】
このように、この実施形態においては、ゲートＧをマスクとしてエピタキシャル成長層４６の一部にボロンをイオン注入して拡散することによりＰボディ４８の周辺部４８ｂを形成し、その後、ゲートＧまわりにシリコン酸化膜３０を形成し、ゲートＧおよびシリコン酸化膜３０をマスクとしてＰボディ４８の一部にリンをイオン注入して拡散することによりソース領域Ｓを形成している。
【００３５】
したがって、ボロンをイオン注入する際のマスク幅Ｗ１（図６Ｂ参照）に比し、リンをイオン注入する際のマスク幅Ｗ２（図７Ａ参照）を大きくすることができる。このため、注入されたボロンの拡散距離を大きくすることなく、Ｐボディ４８の平面投影面積とソース領域Ｓの平面投影面積との差を大きくすることができる。この結果、製造に費やす時間をあまり長くすることなく、ソース領域Ｓとエピタキシャル成長層４６とに挟まれたＰボディ４８の一部で構成されるチャネル形成領域ＣＨのチャネル長Ｌ１を長くすることができる。
【００３６】
上述のように、この実施形態においては、リンをイオン注入する際のマスク幅Ｗ２とボロンをイオン注入する際のマスク幅Ｗ１との差を、２×０．１３μｍとしている。したがって、チャネル形成領域ＣＨのチャネル長Ｌ１をたとえば０．６μｍとするためには、ボロンの拡散距離は、０．６μｍ−０．１３μｍ＝０．４７μｍでよいことになる。なお、従来の方法を用いてチャネル形成領域ＣＨのチャネル長Ｌ１＝０．６μｍを確保するためには、ボロンの拡散距離として０．６μｍ以上必要となる。このため、従来の方法では、ボロンを熱拡散させる際の加熱時間が、この実施形態に比べて０．１３μｍ程度余計に必要となる。
【００３７】
このように、この実施形態によれば、製造コストの上昇を抑えつつ、チャネル形成領域ＣＨのパンチスルー耐圧を大きくすることができる。
【００３８】
また、この実施形態においては、絶縁膜として熱酸化膜３０を用いている。したがって、熱酸化工程を追加するだけで、容易にリンを注入する際のマスク幅Ｗ２を大きくすることができる。
【００３９】
つぎに、レジスト３２を除去したあと、図１に示すように、層間膜６８を形成し、層間膜６８に、ソースコンタクト５２用のコンタクトホールを設けた後、ソース配線５０を形成する。層間膜６８は、ＣＶＤ法により、ＰＳＧなどをシリコン酸化膜３０の上に堆積させることにより行なう。コンタクトホールは、Ｐボディ４８の中央部４８ａの上面およびソース領域Ｓに到達するようにしておく。
【００４０】
また、ソース配線５０は、層間膜６８の上に、アルミニウム被膜をスパッタリングにより形成し、これをパタニングすることにより行なう。
【００４１】
最後に、基体４４の下面４４ａを研磨し、下面４４ａに接するようにドレイン電極６６を形成する。ドレイン電極６６は、金やチタン等を用いて形成する。このようにして、Ｄ−ＭＯＳＦＥＴ４０が製造される。
【００４２】
なお、上述の実施形態においては、チャネル形成領域の第２拡散領域側端が、ゲートの側面とほぼ同一面上にくるようにしたが、チャネル形成領域の第２拡散領域側端は、必ずしもゲートの側面とほぼ同一面上にくる必要はない。たとえば、チャネル形成領域の第２拡散領域側端が、ゲートの側面よりもゲート側に入り込んだ位置にくるようにすることもできる。
【００４３】
また、上述の実施形態においては、絶縁膜を熱酸化により形成するよう構成したが、絶縁膜を熱酸化以外の方法、たとえばＣＶＤ（Chemical Vapor Deposition）法などを用いて形成するよう構成することもできる。また、絶縁膜は、酸化膜に限定されるものではない。絶縁膜として、窒化膜などを用いることもできる。また、絶縁膜をゲートのまわり全体に形成する場合を例に説明したが、絶縁膜をゲートの側面にのみ形成するようにしてもよい。
【００４４】
また、上述の実施形態においては、第１拡散領域および第２拡散領域を複数備えた半導体装置を例に説明したが、この発明は、第１拡散領域および第２拡散領域を一つだけ備えた半導体装置にも適用することができる。
【００４５】
なお、上述の実施形態においては、パワーＭＯＳＦＥＴの一種である縦型のＤ−ＭＯＳＦＥＴを例に、この発明を説明したが、この発明は、たとえば、横型のＤ−ＭＯＳＦＥＴにも適用することができる。さらに、Ｄ−ＭＯＳＦＥＴ以外のＭＯＳＦＥＴや、ＭＯＳＦＥＴ以外の半導体装置、ＩＧＢＴ（Insulated Gate Bipolar Transistor）などにも適用することができる。
【図面の簡単な説明】
【図１】この発明の一実施形態による半導体装置である縦型のＤ−ＭＯＳＦＥＴ４０の主要部の断面構成を示す図面である。
【図２】Ｄ−ＭＯＳＦＥＴ４０の平面構成を示す図面である。
【図３】Ｄ−ＭＯＳＦＥＴ４０の主要部の断面斜視図である。
【図４】図４Ａおよび図４Ｂは、Ｄ−ＭＯＳＦＥＴ４０の製造工程の一部を示す図面である。
【図５】図５Ａおよび図５Ｂは、Ｄ−ＭＯＳＦＥＴ４０の製造工程の一部を示す図面である。
【図６】図６Ａおよび図６Ｂは、Ｄ−ＭＯＳＦＥＴ４０の製造工程の一部を示す図面である。
【図７】図７Ａおよび図７Ｂは、Ｄ−ＭＯＳＦＥＴ４０の製造工程の一部を示す図面である。
【図８】図８Ａおよび図８Ｂは、従来の縦型のＤ−ＭＯＳＦＥＴの製造工程の一部を示す図面である。
【符号の説明】
３０・・・・・・シリコン酸化膜
４６・・・・・・エピタキシャル成長層
４８・・・・・・Ｐボディ
ＣＨ・・・・・・チャネル形成領域
ＣＨａ・・・・・チャネル形成領域のソース領域側端
Ｇ・・・・・・・ゲート
Ｇａ・・・・・・ゲートの側面
Ｌ１・・・・・・チャネル長
Ｓ・・・・・・・ソース領域
【図１】
0003685473.tif 000002
【図２】
0003685473.tif 000003
【図３】
0003685473.tif 000004
【図４】
0003685473.tif 000005
【図５】
0003685473.tif 000006
【図６】
0003685473.tif 000007
【図７】
0003685473.tif 000008
【図８】
0003685473.tif 000009