(57)【特許請求の範囲】
【請求項１】
試験信号を試験下における装置のパッドとテスタ回路との間において経路づけるための構造であって、
接点を、１つが各前記パッドに対するように有する基板と、
前記テスタ回路への接続のため或る数の導体を有するプローブ支持部とを含み、前記或る数の導体は前記基板上における前記接点の数よりも少なく、前記基板は前記プローブ支持部上に支持されかつ前記プローブ支持部から取外し可能であり、前記構造はさらに、
前記試験信号を前記導体と前記取外し可能な基板上の前記接点との間において経路づけるための切換回路を含み、前記基板が前記プローブ支持部から取外されるとき前記切換回路は前記プローブ支持部に結合されたままであるように前記切換回路は前記プローブ支持部上に取付けられ、前記構造はさらに、
前記切換回路と前記基板との間に、分離可能な、薄膜から薄膜への電気的接続を含む、構造。
【請求項２】
前記基板は薄膜の膜を含み、前記基板は、接点を、前記薄膜の膜上において、１つが試験されるべき各前記パッドに対するように有する、請求項１に記載の構造。
【請求項３】
前記薄膜の膜は前記接点がある領域を取囲むフレームを有する、請求項２に記載の構造。
【請求項４】
前記切換回路は前記導体のうち少なくとも１つを前記接点のうち少なくとも１つに接続する局所的にプログラマブルな通過ゲートを含む、請求項１に記載の構造。
【請求項５】
前記通過ゲートは、前記導体上のアナログ電気信号の、前記接点への接続を可能にする、請求項４に記載の構造。
【請求項６】
前記導体のうち少なくとも１つを前記接点のうち少なくとも１つに接続する複数の局所的にプログラマブルな通過ゲートをさらに含み、前記複数の通過ゲートは同じ導体に結合され、前記導体上で運ばれる実質的に同じアナログ電気信号を、前記複数の通過ゲートに接続される前記接点の各々に接続することを可能にする、請求項４に記載の構造。
【請求項７】
前記切換回路は集積回路を含む、請求項１に記載の構造。
【請求項８】
前記切換回路は集積回路を含むマルチチップモジュールを含む、請求項１に記載の構造。
【発明の詳細な説明】
発明の背景
本発明は、高密度電子工学装置試験に関連する。
２つの進展によって電子回路の試験は益々難しくなっている。第１に、製造業者がさらに数多くの電子コンポーネントを１つの集積回路基板（ＩＣ）上に配置しようとしている点である。第２には、複数のディスクリートなＩＣを、今までにない小さい寸法のプリント配線基板（ＰＷＢ）やマルチチップモジュール基板（ＭＣＭ）上に組合せて配置しようとしていることである。ＭＣＭは典型的には基板に取付けられた複数のＩＣを含む。エッチングによる相互接続配線路でＩＣのノード間（端末またはパッド等）をリンクする。
ＩＣの試験は、これらのＩＣが個々のダイに分けられたあとかまたはＰＷＢやＭＣＭ基板上にアセンブルされた後に、半導体ウェハ上の現位置で行なうことができる。ＭＣＭ基板およびＰＷＢについても、ＩＣが上に装着される前に試験することができる。
とどまるところを知らない小型化によって既存の試験装置の性能が問われている。装置に対し行なわれるあるタイプの試験は、ノード間の相互接続（「ネット」とよ呼ぶ）の完全性を測定するものである。この試験の有効性は、典型的には測定プローブが安全にアクセスすることができる最小ノード間距離（テストプローブサイズ）に基づき、秒当りの試験数によって表わされる。ネットの数が増えかつノード間距離が小さくなるにつれ、有効性や費用競争力を維持するためより高速で、テストプローブサイズが小さい試験方法が求められる。
ある確立された試験方法では、電気接点のアレイを含むいわゆる「ネイルのベッド」テスタを採用する。試験の際に、この接点のアレイは対応するノードのアレイを同時に打つ。ネイルのベッドテスタを用いるＰＷＢまたはＭＣＭ基板の電気的連続性および短絡についての試験は並列で迅速に進行し、多数のノードを一度に試験することができる。しかしながら、ネイルのベッドテスタのサイズを、回路サイズが縮小するに従って際限なく縮小できるわけではない。
もう１つの試験方法では、回路基板を横切ってノードからノードへ素早く移動する１つまたは少数のプローブのみを使用し、個々のノード（またはノードの小グループ）を連続的に試験する。このプローブテスタの試験速度は回路基板を保持する機械的なステージの速度またはプローブの速度によって秒当り数テストに限られるが、さらに研究を進めればこの速度は秒当り３０から５０試験にまで延びる可能性がある。ある方法ではマルチプローブアレイ（たとえば２つのプローブテスタを備える）を採用し、一度に１を超える数の試験を行なうことによって試験速度を増大させている。
研究者らはまた、合焦した電子ビームを使用する回路基板の試験を研究している。素早く移動する電子ビームが交互に充電した後に個々の回路ネット上の電圧を検知するが、これらの作業はすべて高真空状態で行なう。
発明の要約
本発明は一般にそのある局面において、被試験装置のパッドとテスタ回路との間で試験信号を経路決めするための構造を特徴とする。この構造は、試験を行なうパッドの各々について１つずつ接点を有する基板を含むプローブ支持部と、その数が基板上の接点数より少ない、テスタ回路に接続される複数の導体と、プローブ支持部上に装着されて導体と接点との間で試験信号の経路を選択するための切換回路とを含む。
本発明の実現には以下の特徴を含んでもよい。切換回路は集積回路または集積回路を含むマルチチップモジュールを含みうる。基板はフレキシブル膜を含んでもよく、かつ切換回路はこのフレキシブル膜に取付けられた少なくとも１つのマルチチップモジュールを含み得る。フレキシブル膜は概して矩形形状でかつ接点がある領域を包囲するフレームを有してもよい。フレキシブル膜は第２の組の電気接点を介して切換回路に接続することができ、かつこの第２の組の電気接点は膜−薄膜電気接続を含み得る。さらに、この切換回路は第３の電気接点を介して試験回路に接続することができる。切換回路は、各々が制御論理ブロックと複数のＩ／Ｏピン論理ブロックを含む、複数の制御チップを含み得る。各Ｉ／Ｏピン論理ブロックは検知＿ピンおよび強制＿ピン論理ブロックを含み得る。各Ｉ／Ｏピン論理ブロックは入力＿ピン論理ブロック、出力＿ピン論理ブロックおよびＩ／Ｏデコード論理ブロックを含み得る。
他の局面では、本発明は被試験装置のパッドとテスタ回路との間で試験信号を経路決めするための構造を特徴とし、同構造は、試験を行なうパッドの各々について１つの接点を有しかつフレキシブル膜を含む基板と、その数が基板上の接点数より少ない、テスタ回路に接続させる複数の導体と、プローブ支持部上に装着されて導体と接点との間で試験信号を経路決めするための切換回路とを含む。切換回路はフレキシブル膜に取付けられた少なくとも１つのマルチチップモジュールを含み、フレキシブル膜は第２の組の電気接点を介して切換回路に接続し、切換回路は第３の組の電気接点を介して導体に接続する。
他の局面において、本発明は、各々が複数のパッドを有する同様の装置を一度に試験するための構造を特徴とし、同構造は被試験装置の各々について１組ずつの、複数の同様の接点の組を有する基板を含み、試験を行なうパッドごとに１つの接点が対応し、さらにその数が基板上の接点数より少ない、テスタ回路に接続させるための複数の導体と、プローブ支持部上に装着されて、導体と接点との間で試験信号の経路を決めるための切換回路とを含む。
他の局面では、本発明は被試験装置のパッドとテスタ回路の端末との間で試験信号の経路を決めるための方法を特徴とし、同方法は被試験装置の付近にテストヘッドを設けるステップを含み、このテストヘッドは被試験装置上で試験される各パッドについて１つのコンタクトと、テストヘッド上にある切換回路に各コンタクトを接続する別個の導体とを有し、被試験装置のパッドと切換回路との間で導体を介して試験信号を伝達し、かつ切換回路とテスタの端末との間で配線を介して試験信号を伝達し、その配線の数はテストヘッド上の導体の数の半分より少ない。
本発明の実現には以下の特徴を含み得る。テスタは切換回路内のラッチをセットしたりセットを外したりする信号を切換回路に送ることができる。ラッチは各々それぞれの通過ゲートを開いたり閉じたりすることができ、各通過ゲートは導体のうち１つを配線のうちの１つに接続する。テスタは切換回路に信号を送り、導体の１つからの試験信号を配線の１本からの基準信号と比較できるようにする。テスタは被試験装置上の回路ネットの１つのパッドに電圧を送り、回路ネットの各他のパッドをうまく接地して、最初のパッドの電圧を測定することができる。
他の局面では、本発明は被試験装置のパッドとテスタ回路のの端末との間で試験信号の経路を定めるための方法を特徴とし、同方法は被試験装置の付近にテストヘッドを設けるステップを含み、このテストヘッドは被試験装置上の試験を行なう各パッドについて１つの接点とテストヘッド上にある切換回路に各接点を接続する別の導体とを有し、被試験装置のパッドと切換回路との間で導体を介して試験信号を伝達し、かつ切換回路内のラッチをセットしたりセットを外したりする信号をテスタから切換回路に送り、ラッチはそれぞれの通過ゲートを開いたり閉じたりし、各通過ゲートは１組の配線のうちの１本に導体の１つを接続し、この配線の数はテストヘッド上の導体数の半分より少なく、この配線がテスタ回路の端末に接続する。
本発明の利点は以下のものを含む。多様な装置の試験をかなり柔軟に行なうことができ、それら装置には半導体回路（ウェハ上で製造中のものや別々のチップになったもの）、ならびにＰＷＢおよびＭＣＭ等の配線基板が含まれる。フレキシブル膜接点では非常に密集した電気パッドを試験することができる。切換回路のラッチによって比較的少数の試験接続部で多数のパッドにアクセスすることができる。切換回路もまた、多様な電源電圧および基準電圧の、テストが行なわれている各パッドへの伝達を図る。切換回路は１つの論理族または１つの半導体基板についてのみ構成されているわけではないので、回路を変えずに適切な電圧を付与または参照することができる。また、切換回路はバッファ処理を行なうのではなく、試験を行なっているパッドから試験コントローラへ接続をつなぐのでデジタルおよびアナログの両方の試験が行なえる。さらに、切換回路は電気接点パターンとともにテストヘッド上に複製することができるので、試験コントローラが供給する同じ試験ベクトルを使用して複数の同様な回路を同時に試験することができる。
本発明の他の特徴および利点については以下の説明および請求項に明らかである。
発明の説明
図１は、アクティブプローブ試験装置の模式図である。
図２は、フレキシブル膜試験アセンブリの断面図である。
図３は、試験装置の膜プローブカードの斜視図である。
図４ａおよび図４ｂは、膜アセンブリの上面および断面図である（図４ｂではプローブカード上に装着されているところを示す）。
図５は、膜プローブカードの切換回路の上面図である。
図６は、膜アセンブリの拡大上面図である。
図７は、切換回路の模式図である。
図８は、切換回路の制御＿チップブロックの模式図である。
図９は、制御＿チップブロックの制御＿論理回路の模式図である。
図１０は、制御＿チップブロックのＩ／Ｏピン論理回路の模式図である。
図１１および図１２は、それぞれＩ／Ｏピン論理回路の強制＿ピンおよび検知＿ピンブロックの模式図である。
図１３は、試験装置によって行なわれる短絡および連続性試験の模式図である。
図１４は、試験装置によって行なわれる短絡および連続性試験の測定電圧を示すグラフである。
図１５は、Ｉ／Ｏピン論理回路の出力＿ピンブロックの模式図である。
図１６は、代替試験アセンブリの断面図である。
図１を参照して、電子工学装置（試験中の装置またはＤＵＴ）１２を試験するためのアクティブプローブ試験装置１０は、フレキシブル膜試験アセンブリ１４（アクティブプローブ電子工学素子１６を含む）と、プローブ機械サブシステム１８と、試験コントローラ２０とを含む。試験が行なわれる電子工学装置１２（たとえばＩＣおよび／または配線基板）とは半導体ウェハ（ダイシング前の）上に行列状に配列されたＩＣまたはウェハから切り離されたそのようなＩＣのうちの１つ、ＰＣＢもしくはＭＣＭ配線基板に取付けられたＩＣ、またはＩＣが取付けられる前のＰＣＢもしくはＭＣＭ配線基板自体を含み得る。
試験の際、装置１２はプローブ機械サブシステム１８によって運ばれフレキシブル膜試験アセンブリ１４と接触する。試験が終わると、プローブ機械サブシステム１８は装置１２を試験装置１０から取出す。
試験コントローラ２０は産業標準のロー・ピン・カウントＩＣ／基板試験コントローラ（たとえばヒューレット・パッカード社（Hewlett-Packard）から入手可能なモデル８２０００）でよい。これらのコントローラは典型的には外部のコンピュータネットワークと通信して試験プロトコールをダウンロードしかつ試験を行なった各装置についての最終試験データをアップロードするためのシステムコントローラ２２を含む。システムコントローラ２２は順にプローブ機械サブシステム１８の動作を支配するＩＥＥＥ標準装備のコントローラブロック２４と、各装置１２を試験するためのアクティブプローブ電子素子１６に給電する電源２６と通信する。またシステムコントローラ２２は検知制御ユニット２８と、機能試験およびタイミングユニット３０と、直流測定ユニット３２とを組合せたもの（以下に説明するとおり）と通信し、これらはアクティブプローブ電子素子１６により行なわれる試験を制御する。試験コントローラ２０は、バス線２９を介してアクティブプローブ電子素子と通信する。
図２を参照して、フレキシブル試験膜アセンブリ１４が試験を行なうサンプル電子工学装置１２の上の部分を破断した形で図示される。装置１２はその表面上に電気接続パッドまたはノード１３を有する。
フレキシブル膜アセンブリ１４は円形の膜プローブカード３４と圧力機構３６とを備え、これらは両方ともにハウジング３８に取付けられている。圧力機構３６は以下に詳細に説明するが、装置１２のパッド１３と膜プローブカード３４の膜４２上に露出する導電回路接続バンプ４３との間に適当な接触力を維持する。回路接続バンプ４３は試験中の電子工学装置１２のパッド１３の位置に従って配列され、膜プローブカード３４の両側の切換回路４４ａおよび４４ｂにそれぞれコネクタ４６ａおよび４６ｂを介して電気的に接続する。切換回路４４ａおよび４４ｂはコネクタ５１を介して試験コントローラ２０の電気的に接続し、かつともにアクティブプローブ電子ブロック１６（図１の）を含む。膜４２および回路接続バンプ４３の製造については米国特許出願連続番号第０８／３０３，４９８号に記載されており、同出願の開示をここに引用により援用する。
真空チャック３３（プローブ機械サブシステム１８の一部を構成する）がフレキシブル膜アセンブリ１４の下で装置１２をしっかりとつかまえ、フレキシブル膜４２に対する横方向の動きを可能にして装置１２の電気パッド１３を回路接続バンプ１３に沿って配向させる。電気パッド１３が回路接続バンプ４３下に適切に整列すると、真空チャック３３がハウジング３８に対して直角をなす方向に移動し、電気パッド１３を回路接続バンプ４３と電気的に接触させる。そこで、テスタ２０は装置１２と信号をやり取りし、装置１２に電力を供給し、かつ装置１２の性能を評価することができる。
膜プローブカード３４および圧力機構３６は膜プローブカード３４の外縁のまわりに均一な周縁間隔で配置された装着孔４８内へ装着された固定ねじ４０によってハウジング３８に対し固定された状態に保持される。ねじ４０は圧力機構３６のフレームリング５０を貫通しハウジング３８に取付けられた同心の固定リング５２のねじ溝と噛み合う。
圧力機構３６は、その各々がフレームリング５０からの一方端と圧力ブロック５６からの他方端で片持ち状態になっている、フレキシブルビームスプリング５４を含む。圧力ブロック５６は、膜４２の中央に結合されたプローブフレーム５８の上に載る。真空チャック３３は、電気パッド１３を回路接続バンプ４３に接続させ、ビームスプリング５４は屈曲して圧力ブロック５６とプローブフレーム５８とが鉛直方向に移動できるようにする。ビームスプリング５４の弾力性は、電気パッド１３と回路接続バンプ４３間の接触力がこの２つの部分を確実に高信頼度で電気接続するのに十分で、かつそれぞれに損傷を与えるほどではない程度に選択される。
図３から図６を参照して、矩形プローブフレーム５８を伴う膜４２と、矩形コネクタフレーム４６ａおよび４６ｂとは膜アセンブリ６０を構成する。プローブフレーム５８は膜４２の中心部分およびドラムヘッドに及ぶ開放領域６２を囲む。
コネクタフレーム４６ａおよび４６ｂは膜アセンブリ６０の端部を膜接続パッドアレイ４７ａおよび４７ｂでそれぞれの切換回路４４ａおよび４４ｂに付ける（図５を参照）。切換回路４４は以下により詳細に説明するとおり、ＩＣ４５を含むマルチチップモジュール（ＭＣＭ）を含み得る。これらＭＣＭ切換回路４４はプローブカード３４の主要支持コンポーネントである円形プリント基板（ＰＣＢ）６４に結合される。ＭＣＭ切換回路４４はまた試験コントローラ２０に電気的に接続させるテスタ接続パッドアレイ４９ａおよび４９ｂを有する（図１の線２９）。これは、さまざまな形で接続することができる１組のピングリッドアレイ（ＰＧＡ）ピン４９を用いて実現できる。図３に示すとおり、フレキシブル導体５３をコネクタ５１を介してＰＧＡピン４９に取付けることができる。または、ＰＧＡピン４９は下向きに直接ＰＣＢ６４内、すなわち試験コントローラ２０に信号を送る信号トレース内へ接続することができる。
膜アセンブリ６０は、ＰＣＢ６４内に設けられた矩形の孔６６の中央にぶら下がるように配列される。膜４２の幅を孔６６より大きくしたので、プローブフレーム５８はコネクタフレーム４６ａおよび４６ｂならびにＰＣＢ６４に対して垂直な方向に移動できる。プローブフレーム５８が最も低い地点へ移動すると、膜４２は断面で見て、おおむねＵ字型になる（図４ｂ）。プローブフレーム５８の各角に１つずつ全部で４つ設けられた孔６８はねじ（図示せず）を受入れてプローブフレーム５８を圧力機構３６の圧力ブロック５６（図２）へ装着する。
図６では、回路接続バンプパッド４３がプローブフレーム５８の開放領域にわたる膜４２の部分上に集められて、試験を受けている装置１２の電気パッド１３に対応するよう配向されている。開放された四角形のパターンを図示しているが（説明を簡単にするため）、回路接続バンプは必要に応じどのようなパターンに配列されてもよい。さらに、２組の膜接続バンプ７２が、コネクタフレーム４６ａおよび４６ｂの開放領域７４ａおよび７４ｂにかかる膜４２の部分上に行列状のマトリクスで配列されている。これら膜接続バンプ７２の配列はＭＣＭ切換回路４４ａおよび４４ｂのそれぞれ膜接続パッドアレイ４７ａおよび４７ｂに対応する。膜接続バンプ７２の典型的な配列には、３０×２００のマトリクスで、各々０．０１５″の間隔をおいた６０００膜接続バンプが含まれ、回路接続バンプパッド４３へは６０００の別々の信号経路（run）７０が形成される（図面を簡略化するため、全信号経路７０は図示していない）。さらに、特定の設計においては、６０００膜信号経路７０のすべてを使用する必要はない。
各信号経路７０はプローブフレーム５８の中央の回路接続バンプ４３のすぐ上の地点からコネクタフレーム４６のうちの１つの中央領域内の対応する膜接続バンプパッドのすぐ上の地点へ延びる。（わかりやすくするため、信号経路７０を実線で（仮想線ではなく）図６に示すが、実際には信号経路７０はバンプパッド４３および７２と同一平面上に存在していない。）各信号経路７０の各端部にあるビア（図示せず）は信号経路７０をその端部の信号経路のすぐ下にある対応するバンプパッド４３および７２へ接続する。信号経路７０、接続バンプ４３および７２ならびにビアは従来技術のフォトリソグラフィ技術を用いて膜４２上に製造することができる。バンプパッド７２をＭＣＭ上のパッドアレイ４７に接続することによって膜−薄膜接続を用いて密な信号の集合を伝達する。
膜接続パッドアレイ４７（切換回路４４の）が膜アセンブリ６０の膜接続バンプ７２にリンクすると同時に、テスタ接続パッドアレイ４９（図５）も試験コントローラ２０に切換回路４４をリンクする。各テスタ接続パッドアレイ４９は間隔が０．１００”の６×６０波型マトリクスに配列された３６０個の電気接続パッド（または上に述べたとおりＰＧＡ）を含む。切換回路４４はこうして被試験装置１２に接続するおよそ６０００信号経路７０に対しておよそ３６０の入来テスタ信号線をリンクする役割を果たす。用途に応じて、配線ピン４９の数は数個から数百個までさまざまに変更することができる。
切換回路４４の構造および動作を図７から図１５に示す。各切換回路４４はＭ個の制御チップ７６（便宜上７６1から７６Mとする）を含む。Ｍはある装置を試験するのに必要な信号経路７０の数（たとえばＤＵＴ１２上にある信号パッドの数）と各制御チップ７６iに取込まれる別々の信号経路Ｉ／Ｏチャネルの数Ｎの関数である。ある切換回路４４の全制御チップ７６iは同じ入来テスタ信号バス線８０に並列に接続する。これらの入来テスタ信号線はテスタ接続パッドアレイ４９のパッドに接続する。各制御チップ７６iは最終的に（回路接続バンプ４３を介して）被試験装置１２に接続するＮ個の信号経路７０に接続する。各切換回路４４はしたがってＭ×Ｎ個の信号線７０を制御することができる。
信号線８２（走査＿Ａ線）は、すべての信号経路７０に対しどの走査試験が行なわれるか（つまり、下により詳細に説明するように、テスト中の装置１２のすべてのパッドに対する走査試験）を起動し制御する。論理／動作試験およびＤＣ変数試験の両方を走査＿Ａ線を介して別々に選択することができる。信号線８４（走査＿Ｂ線）は、すべての信号経路７０に対する強制および検知チャネルの走査試験を制御する。信号線８６A-Fはすべての信号経路７０に対する測定線（強制および検知に対する）、基準電圧および比較器ストローブ電圧を与える。信号線８８（制御線）は各制御チップ７６にモード制御信号を与える。最後に、信号線８９（電源／バイアス線）は各制御チップ７６に電源および電圧バイアスを与え、強制および検知測定に関連して各制御チップ７６が連続性試験を行なうことを可能にする。
図８〜図１２を参照すると、各制御チップ７６は制御論理ブロック９０とＮ個のＩ／Ｏピン論理ブロック９２1から９２Nとを含む。図９に詳細に示される制御論理ブロック９０は、２つのＩＥＥＥ標準１１４９．１タップコントローラ９４ａおよび９４ｂと、モードコントローラ９６とを含む。制御論理ブロックはＩ／Ｏピン論理ブロック９２に境界走査制御信号を与える。２つのタップコントローラ９４ａおよび９４ｂは、走査＿Ａおよび走査＿Ｂとしてグループ分けされる業界標準入力信号をそれぞれ受取り、図示されるような信号１１８、１１９、１２０および１２１に制御信号を与える。タップコントローラ９４ａおよび９４ｂの残りの相互接続はＩ／Ｏピン論理ブロック９２の論理ゲートに従来の態様で接続する。より詳しい説明については、ＣＭＯＳ  ＶＬＳＩ設計の原理：システム展望（Principles of CMOS VLSI Design：A Systems Perspective）、第２版、ニール・エイチ・イー・ウエスト（Neil H．E．Weste）およびカム経路・エシュライアン（Kamran Eshraghian）、アディソン−ウェズリー出版Ｃｏ．（Addison-Wesley Publishing Co．）、１９９３年（特に第８章）等の標準的な教本を参照することができる。
モード制御ブロック９６は制御信号の組を受取ってどの試験が行なわれるべきかを決定する。たとえば、下にさらに説明されるように、これらの試験は連続性／短絡試験であり得、または集積回路もしくはＭＣＭの全論理試験であり得る。モード制御ブロック９６は制御線から線１１６への通過線のように単純であり得、別々の試験装置を可能化または不能化し、走査鎖長を最適化して試験時間諸経費を低減する。
線８６A-Fは直接通過線である。電源およびバイアス線は直接通過され得、または２つ以上の部分に分割され得：一方の部分は能動プローブエレクトロニクス装置１６の回路に電源およびバイアスを供給し得、他方の部分は試験中の装置１２に１つ以上の異なる電圧およびバイアスを与え得る。下にさらに説明されるように、各Ｉ／Ｏピン論理ブロック９２の種々の論理ブロックにより、２つ以上の電源（またはバイアス）電圧が所与の信号経路７０のところで与えられ（または比較され）る。
制御チップ７６の制御論理ブロック９０はＮ個のＩ／Ｏピン論理ブロック９２に直列に接続して、すべてのＮ個の信号経路７０の直列走査を可能にする。各Ｉ／Ｏピン論理ブロック９２の回路を図１０〜図１２に示す。バス線８６A−８６Fは各Ｉ／Ｏピン論理ブロックに並列に接続される。バス線８６A（３つの線ＳＭＡ、ＳＭＢおよびＳＭＣ、または９４A-Cを含む）は検知＿ピンブロック９６に接続する。バス線８６B（３つの線ＦＭＡ、ＦＭＢおよびＦＭＣ、または９８A-Cを含む）は強制＿ピンブロック１００に接続する。バス線８６Cおよび８６D（８つの線、ＲＡ＿０〜ＲＤ＿０（線１０２）およびＲＡ＿１〜ＲＤ＿１（線１０４）を含む）は入力＿ピンブロック１０６に接続する。バス線８６Eおよび８６F（８つの線、ＳＡ＿０〜ＳＤ＿０（線１０８）およびＳＡ＿１〜ＳＤ＿１（線１１０）を含む）は出力＿ピンブロック１１２に接続する。Ｉ／Ｏピン論理ブロック９２はさらに図示されるＩ／Ｏデコードブロック１１４を含む。
別個の線１１６、１１７、１１８および１２０は、検知＿ピンブロック９６、強制＿ピンブロック１００、入力＿ピンブロック１０６、出力＿ピンブロック１１２およびＩ／Ｏデコードブロック１１４を図示されるように接続する。各Ｉ／Ｏピン論理ブロック９２ｉは、テスト中の装置１２上のパッド１３iに回路接続バンプ４３iを介して接続する独自の信号経路７０iに接続する。
図１０に示されるＩ／Ｏピン論理ブロック９２iは、テスト中の装置１２の各パッド１３に対し異なる試験を行なうための、異なる組の回路ブロックを設ける。検知＿ピンおよび強制＿ピンブロック９６および１００は、下に記載されるように、相互接続および短絡を試験するための、およびＤ．Ｃ．変数測定のための試験装置を与える。出力＿ピンおよび入力＿ピンブロック１１２および１０６は、各パッド１３の論理上の機能状態を試験するための装置を与える。モード制御ブロック９６は、線１１６を介してどの組の試験が可能化され不能化されるかグローバルに決定する。これにより、同装置は同じ汎用回路で相互接続および論理動作の両方に対して非常に柔軟に試験を行なうことができる。
適用例に依っては、制御チップ４４は能動コンポーネントまたは相互接続基板のいずれかを試験するよう設計され得る。図１０の入力＿ピンブロック１１６は、ピン７０iを８６Cおよび８６Dのうちの選択された電圧レールに接続することによって、ピン７０iを特定の電圧に設定するよう設計される。同様に、７０iに接続される装置１２のピンが装置出力ピンである場合には、入力＿ピンブロック１１６は不能化され、出力＿ピンブロック１１２が可能化される。出力＿ピンブロックは次いでピン７０iにあるデータを読んでそれをレール８６Eおよび８６Fから選択されたストローブ基準電圧と比較する。
入力＿ピンブロックを使用するかまたは出力＿ピンブロックを使用するかについてのピン単位選択は、１１４９．１タップコントローラ９４ａを介して走査＿Ａ線に接続されるＩ／Ｏデコードブロック１１４に走査されるビットパターンを通してなされる。ゆえに、走査＿Ａは、Ｉ／Ｏピン論理ブロック１１４に、それが何の試験を行なっており、特定の試験に対して図１０のどの論理ブロックを選択すべきかを伝えるために用いられる。モード制御ブロック９６が出力＿ピン／入力＿ピン論理の組と強制＿ピン／検知＿ピン論理の組との間でグローバルに選択を行ない得る一方で、走査＿Ａ線の使用（Ｉ／Ｏデコードブロック１１４を介する）によって異なる組をピン単位で選択することができる。これは、ある装置網に対しては連続性を、他の装置網に対してはそれらの論理上の機能の仕方を、同時に試験する際に役立ち得る。信号経路７０iに対し論理試験がオフに切換えられると、次に連続性試験およびＤ．Ｃ．変数測定のために走査＿Ｂを用いて８６A&Bのうちのいずれかの線を（強制＿ピンおよび検知＿ピンブロック９６および１００を介して）選択して７０iに接続する。
図１１を参照すると、各検知＿ピンブロック９６iは３つの同一の検知＿ピンサブブロック１２２を含み、これは各々、直列接続される２つのフリップフロップ回路１２４および１２６と、インバータ１２８と、Ｐ−Ｎ  ＭＯＳＦＥＴト経路ジスタ対１３０とを含む。図１０および図１１に見られるように、信号線１１８j+1は検知＿ピンブロック９６iを次の強制＿ピンブロック１００iに接続する。３つの線ＳＭＡ、ＳＭＢおよびＳＭＣ（９６A、９６Bおよび９６C）によりノード７０iは３つの検知線のいずれかに接続されて、相互接続の並列試験のために複数の外部測定ユニットを使用することを可能にする。これら個々の線は、それらのそれぞれのフリップフロップ１２６がオンであるかまたはオフであるかに依って、それぞれのト経路ジスタ対１３０およびインバータ１２８（「通過ゲート」）を介してオンまたはオフに切換えられる。
図１２を参照すると、各強制＿ピンブロック１００i（各検知＿ピンブロック９６iと全く同様）は３つの同一の強制＿ピンサブブロック１３２を含み、それは各々、直列に接続される２つのフリップフロップ回路１２４および１２６と、インバータ１２８と、ＭＯＳＦＥＴト経路ジスタ対１３０とを含む。図１０および図１２に見られるように、信号線１１８j+2は強制＿ピンブロック１００iを次の検知＿ピンブロック９６i+1に接続する。検知＿ピンブロックの場合のように、３つの線ＦＭＡ、ＦＭＢおよびＦＭＣ（９８A、９８Bおよび９８C）により３つの異なる電圧がノード７０iにつながれる。これら個々の線は、それらのそれぞれのフリップフロップ１２６がオンであるかまたはオフであるかに依って、それぞれのト経路ジスタ対１３０およびインバータ１２８（これもまた「通過ゲート」）を介してオンまたはオフに切換えられる。
検知＿ピンおよび強制＿ピンブロック９６iおよび１００iは協働して、テスト中の各網に対して従来の４点回路測定を可能にする。たとえば、１つのノードｉに対する検知＿ピンおよび強制＿ピンブロックを試験のための強制ハイおよび検知ハイチャネルに対して用い得、一方、別のノードｊ（ノードｉに接続されて網を形成する）に対する検知＿ピンおよび強制＿ピンブロックを強制ローおよび検知ローチャネルに対して用い得る。
すべての検知＿ピンおよび強制＿ピンブロック９６iおよび１００iは線１１８によって直列接続される。１１４９．１タップコントローラ９４（図９）からのクロックＤＲ信号線１１９はすべてのノードｉを通過するデジタル信号の直列の流れを制御する。したがって、どのノードが試験され、どのノードに対するどのチャネル（たとえば、ＳＭＡ、ＳＭＢもしくはＳＭＣ、またはＦＭＡ、ＦＭＢもしくはＦＭＣ）がオンにされるかの所与のパターンは、クロックＤＲ線１１９をそれぞれストローブすることによって、ブロック９６iおよび１００iを介して高速に切換えられ得る。ハイおよびローの信号の適切なパターンが各それぞれの第１のフリップフロップ１２４に置かれると、（これも１１４９．１タップコントローラ９４からである）更新ＤＲ線１２１は、第１のフリップフロップ１２４の出力を各ノード７０iの各線のために第２のフリップフロップ１２６に伝達する。たとえば、（クロックＤＲ線１１９を６回ストローブすることによって）単一のノード７０iの検知＿ピンブロック９６iおよび後続の強制＿ピンブロック１００iへクロック１００１００を与え、次いで更新ＤＲ線１２１を可能化することにより、後続の第２のフリップフロップ１００にその１００１００パターンを伝達する。このパターンは、ノード７０iに接続されるＦＭＡおよびＳＭＡ線をオンにし、ＦＭＢ、ＦＭＣおよびＳＭＢ、ＳＭＣ線をオフにする。このようにして、各試験サイクルで試験されるべきノードの複雑なマッピングが、この発明の切換回路１６を介して高速にクロックされ得る。さらに、これらの手段によって、小数の入来信号線が多数の信号経路７０にアクセスし得る。
標準４点測定試験は時間がかかりすぎることがあり得る。正確さがそれほど所望されない場合には（たとえば、アセンブリラインが正確に較正されて、回路の大量生産中に）、本発明を用いて、正確さは落ちるもののより高速である回路試験を行なうことができる。図１３および図１４は、短絡および連続性の、さらにより高速な修正された試験を示す。電源１３６（たとえば、接地１４０への５ボルトク経路プに並列接続される１０ボルト電源１３８を含む）はスイッチ１４２を介して信号経路７０Aに接続する。（この発明では、スイッチ１４２は各Ｉ／Ｏピン論理ブロック９２（図８）によって形成される）。ノードＡは網状にノードＤおよびＥに接続される。他のすべてのノードは信号経路７０B，C，FおよびGを介して接地に接続される。ノードＡへの電源１３６をオンに切換え、そのノードでの電圧を測定することにより、短絡および連続性を容易に測定し得る。（機能試験およびタイミングブロック３０の）試験コントローラ２０にみられる電圧比較器を測定をなすために利用することができ、または専用の精巧な比較器を用いることもできる。さらに、電圧変化の立上がり時間および傾きを、回路網の容量および他の伝送線特性を測定するために測定することができる。
信号経路７０Aに取付けられる強制＿ピンブロック１００Aを介して電源がオンに切換えられると、そのノードで測定され電圧は図１４に示されるグラフ１４４で表現され得る。「短絡」テスト期間１４６の間、測定される電圧は、接地に短絡されない網に典型的なＶDHIGH１４８にまで経路プアップするはずである。動作中、試験装置１０は、信号線７０Aを適切な電圧にそれぞれの強制＿ピンブロック１００Aを介して切換え、電圧が経路プアップするのを短期間待って、信号経路７０Aを通る電圧の測定を検知＿ピンブロック９６Aを介してとる。
電圧グラフ１４４の第２の部分１５０は連続性に対する電圧測定を表現する。網の各ノード、たとえばノードＤが今度は接地に接続され、ノードＡでの電圧が短い緩和時間後再び測定される。電圧は、接地への十分な接続を示すＶLOW１５２にまで落ちるはずである。ＶHIGHおよびＶLOWに対する緩和時間は非常に短いため、各信号経路７０は各Ｉ／Ｏピン論理ブロック９２のクロックメカニズムによって非常に高速にオンおよびオフに切換えられ得、装置１２の多数のノードが短絡および連続性に関して非常に高速にチェックされ得る。
検知＿ピンおよび強制＿ピンブロック９６および１００を介する各信号経路への３つの異なる線を含むことによって、１つの切換チップ４４は同じ装置上の種々の異なる論理ファミリーに、またはＭＣＭ上に組合せられる種々の異なる半導体回路に接続し得る。たとえば、シリコン基板にＳＭＡ、ＦＭＡ線を介して印加される電圧はヒ化ガリウム基板に印加される電圧とは異なり得る。ＭＣＭはここで１つのモジュール上に種々のそのような基板を含み得るので、各基板のための各テストに対して異なる適当な電圧が選択されてもよい。さらに、強制＿ピン、検知＿ピン、入力＿ピン、および出力＿ピンブロックのゲートは単一の論理ファミリーにとって適当な電圧レベルを与えるようには構成されず、むしろ任意の数の異なる電圧線を通過するよう構成されるため、２つ以上の測定を並列で行なうことができ、装置ピンをデジタルおよびアナログ装置の両方に接続し得る。
図１５において、出力＿ピンブロック１１２は、（テスト中の装置１２のパッド１３に接続される）信号経路７０からの入来信号を、線１１０および１０８（ＳＡ＿１−−ＳＤ＿１およびＳＡ＿０−−ＳＤ＿０）によって与えられる比較器ストローブ電圧レベルと比較する２つまたはそれ以上の比較器からなる。線１０８および１１０からとられる比較器ストローブ電圧レベルは選択論理ブロック１６２ａおよび１６２ｂによるバス線１１７ａ上の信号によって決定される。Ｉ／Ｏデコードブロック１１４は（一旦モード制御ブロック９６により可能化されると）、信号線１２０上で走査されるコードを用いて、ＳＸ＿１のどの信号を論理ハイ電圧基準として用い、ＳＸ＿０のどの信号を論理ロー電圧基準として用いるべきかを選択ブロック１６２ａに命ずる。信号経路７０上のＶｏｕｔが論理ハイである場合には、それは（ＳＸ＿１からの）基準ハイよりも高く、比較器１６０ａは論理１を出力する。信号経路７０上のＶｏｕｔが論理ローである場合には、それは（ＳＸ＿０からの）基準ローよりも低く、比較器１６０ｂは論理１を出力する。
比較器１６０ａおよび１６０ｂの出力（１−０または０−１のいずれか）はラッチ１７０ａおよび１７０ｂにラッチされ、このときＩ／ＯデコードブロックはＡＮＤゲート１６４を介して線１１７ｂをハイに強制する。これはサンプル動作期間中に生ずる。サンプル期間が終了すると、１１７ｂはローになり、ラッチ１７０ａまたは１７０ｂのいずれかがハイになる。１１７jをクロックすることにより、試験の結果はＩ／Ｏデコードブロックにクロックし返され得る。つまり、インバータ１６６およびＡＮＤゲート１６８を介して、ラッチ１７０ｂの出力はＡＮＤゲート１６８ａに送られラッチ１７０ａにラッチされ、一方、ラッチ１７０ａの出力は１１７j+2に沿って出力される。すべての出力＿ピンブロック１１２に与えられるクロック−Ａは、論理試験のこれらの出力を規制する別個のクロックである。
入力＿ピンブロック１０６は、信号経路７０に取付けられるパッド１３を、（Ｉ／Ｏデコードブロック１１４により再び選択される）８６Ｄの線のうちの１つから選択される電圧レベルに強制する。これらの電圧は、図１２に示される強制＿ピンブロックと全く同じ態様でかつそれと全く同じ装置で、選択され通過させられ得る。入力＿ピンブロックは次いで出力＿ピンブロックと協働して、回路網の論理および動作試験を行なう。
Ｉ／Ｏデコードブロック１１４は、信号経路７０に接続される装置パッド１３が入力であるべきかまたは出力であるべきか、およびそのノードに与えられまたは期待される電圧が何であるべきかを決定する。Ｉ／Ｏデコードブロック１１４は入力＿ピンブロック１０６および出力＿ピンブロック１１２と協働して任意の集積回路装置１２に対する全論理試験を与える。
代替的な試験プローブ構造２００を図１６に示す。装置ホルダ２０２は、エラストマーブロック表面上で試験を行なうために、回路ダイ１２（フェンス２０７により保持される）を受けるエラストマーブロック２０６をしっかりと保持する基板支持プレート２０４を含む。ちょうど膜アセンブリ６０の場合のように、エラストマーブロック２０６は、回路ダイ１２上のパッド１２（図示せず）と通信し、相互接続膜２０８に埋込まれる信号経路と電気ボタンコネクタ２１２とを介して、切換回路２２０ａおよび２２０ｂを有する試験プローブカード２１６とも通信する、埋込まれた信号経路７０（図示せず）を含む。電気ボタンコネクタ２１２はＨＤＩアルミニウムドーナツ２１０により適所に保持される。プローブカード２１６は、位置合わせピン２１８によって装置ホルダ２０２と正確に重ね合わせられる状態で保たれ、介在プレート２１４によって分離された状態で保たれる。代替的実施例２００はより堅固な本発明の試験装置を与え、ここでは、試験アセンブリは試験中の装置上に降ろされるのではなく、試験アセンブリに試験中の装置を挿入する。切換回路の他のすべての電気的動作は同じである。
他の実施例は以下の請求の範囲内にある。たとえば、必要に応じて各スイッチに対し異なる数の電圧線を用いることができる。試験中の装置に接触する方法そのものを変えることもでき：たとえば、切換回路４４に至る適当な数の信号経路７０を有する容器にＩＣダイを挿入することもできる。異なる材料を用いて、試験中の回路に接触するためのフレキシブル膜構造を作り出すこともできる。マルチチップモジュール切換回路４４を網４２上に直接作製することもできる。能動プローブエレクトロニクス装置において、より多いまたはより少ない試験回路を用いることもできる。異なる電気的試験を同じ態様で組込むこともできる。試験中の装置１２に対して多数の異なる試験ブロックを動作させるようノード制御ブロック９６を作ることもできる。異なる数の制御ブロック７６および信号経路７０を用いることもできる。
加えて（図７に示すように）、ＭＣＭ切換回路４４が上に記載したような同一の制御チップ７６を多数含んで、それらが、試験コントローラ２０によって送られる１つの試験ベクトルに司られて並列動作するようにすることもできる。こうして、多数の同一の半導体ダイが除去前に同時にそれらのウエハ上で試験され得る。並列試験回路はしたがって各ダイに対し「良」または「不良」試験表示を出すだけでよく、不良回路ダイを費用の面で非常に効率のよい態様で篩にかけることができる。
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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