(57)【特許請求の範囲】
【請求項１】
あらかじめ設定された基準電圧を基に所定の電圧を生成して出力端子から出力するボルテージレギュレータにおいて、
上記出力端子からの出力電圧の検出を行い、該検出した出力電圧に応じた電圧を生成して出力する検出回路部と、
該検出回路部の出力電圧と上記基準電圧との差動増幅を行う１対のＭＯＳトランジスタからなる差動対と、
該差動対に対して所定のバイアス電流の供給を行う定電流源と、
一方の出力端に接続された上記差動対における基準電圧が入力されるＭＯＳトランジスタに対して負荷をなすと共に、該ＭＯＳトランジスタに流れる電流に応じた電流を他方の出力端から出力する第１カレントミラー回路部と、
一方の出力端に接続された上記差動対における上記検出回路部からの出力電圧が入力されるＭＯＳトランジスタに対して負荷をなすと共に、該ＭＯＳトランジスタに流れる電流に応じた電流を他方の出力端から出力する第２カレントミラー回路部と、
上記第１カレントミラー回路部及び第２カレントミラー回路部の各他方の出力端に接続された第３カレントミラー回路部と、
上記第２カレントミラー回路部と該第３カレントミラー回路部との接続部の電圧を接地電圧から電源電圧未満まで制御可能であり、該接続部の電圧に応じた電流を上記出力端子から出力するＭＯＳトランジスタを有する出力回路部と、
を備え、
上記第１カレントミラー回路部は、差動対の負荷をなす第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタに流れる電流に応じた電流を他方の出力端から出力する第２ＭＯＳトランジスタとで構成され、上記第２カレントミラー回路部は、差動対の負荷をなす第３ＭＯＳトランジスタと、該第３ＭＯＳトランジスタに流れる電流に応じた電流を他方の出力端から出力する第４ＭＯＳトランジスタとで構成され、更に、第３カレントミラー回路部は、第１カレントミラー回路部の上記他方の出力端に接続された第５ＭＯＳトランジスタと、第２カレントミラー回路部の上記他方の出力端に接続された第６ＭＯＳトランジスタとで構成され、上記第１ＭＯＳトランジスタに対する上記第２ＭＯＳトランジスタのサイズの割合と、上記第３ＭＯＳトランジスタに対する上記第４ＭＯＳトランジスタのサイズの割合との比が、上記第５ＭＯＳトランジスタと上記第６ＭＯＳトランジスタのサイズ比に等しいことを特徴とするボルテージレギュレータ。
【請求項２】
上記第３カレントミラー回路部は、第１カレントミラー回路部の上記他方の出力端から流れる電流に応じた電流を第２カレントミラー回路部の上記他方の出力端に流すように動作することを特徴とする請求項１記載のボルテージレギュレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ボルテージレギュレータに関し、特に低電圧動作及び低消費電流が要求される携帯機器等に使用されるボルテージレギュレータに関する。
【０００２】
【従来の技術】
図３は、従来のボルテージレギュレータの回路例を示した図である。図３のボルテージレギュレータ１００では、基準電圧発生回路１０１からの基準電圧ＶＲＥＦと、出力電圧ＶＯＵＴの検出を行う検出回路１０４の抵抗１０２及び１０３で出力電圧ＶＯＵＴが分圧された分圧電圧ＶＦＢは、差動増幅段１０５で電圧比較され、該比較結果に応じて出力段１０６をなすＰチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１０７の制御を行って一定の出力電圧ＶＯＵＴが出力される。差動増幅段１０５は、カレントミラー回路を形成するＰチャネル型ＭＯＳトランジスタ１１１，１１２と、差動対をなすＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１１３，１１４と、定電流源１１５とで構成されている。
【０００３】
一方、図４は、従来のボルテージレギュレータの他の回路例を示した図であり、図４のボルテージレギュレータ１００ａは、図３の差動増幅段１０５と出力段１０６との間に、ＰＭＯＳトランジスタ１１６及び定電流源１１７で構成された増幅段１２０を追加した３段の増幅段を備えるレギュレータであり、出力電圧ＶＯＵＴの高速な制御を行うことができる。
【０００４】
【発明が解決しようとする課題】
しかし、図３のボルテージレギュレータ１００では、出力電圧ＶＯＵＴが印加される負荷ＲＬの抵抗値が小さい場合、ＰＭＯＳトランジスタ１０７のゲート電圧が、差動増幅段１０５によって、ゲート−ソース間電圧Ｖｇｓを確保するために低い値に制御される。
【０００５】
この場合、ＮＭＯＳトランジスタ１１３における、しきい値をＶｔｈとすると共にドレイン−ソース間電圧をＶｄｓとすると、定電流源１１５の両端に必要な電圧とＮＭＯＳトランジスタ１１３における（ＶＲＥＦ−Ｖｔｈ＋Ｖｄｓ）を加えた電圧よりも、ＰＭＯＳトランジスタ１０７のゲート電圧を低くすることができなかった。このため、電源電圧ＶＤＤが低下したとき等、ＰＭＯＳトランジスタ１０７に十分なゲート−ソース間電圧Ｖｇｓが確保することができなくなると、出力電圧ＶＯＵＴは低下していく。すなわち、低電源電圧での正常な動作ができないという問題があった。
【０００６】
これに対して、図４のボルテージレギュレータの場合、出力段１０６におけるＰＭＯＳトランジスタ１０７のゲート電圧は、ほぼ電源電圧ＶＤＤから接地電圧ＧＮＤまで制御できる。しかし、差動増幅段１０５、増幅段１２０及び出力段１０６の３段の増幅段を備えているため、特に低消費電流で動作させる場合、位相設計が難しくなることから、定電流源１１５及び１１７の各電流を合わせると、数十μＡ以上の電流が必要になり、低消費電流のボルテージレギュレータが必要な場合には消費電流が大きいという問題があった。
【０００７】
本発明は、上記のような問題を解決するためになされたものであり、低消費電流で、かつ低電源電圧動作が可能であるボルテージレギュレータを得ることを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係るボルテージレギュレータは、あらかじめ設定された基準電圧を基に所定の電圧を生成して出力端子から出力するボルテージレギュレータにおいて、出力端子からの出力電圧の検出を行い、該検出した出力電圧に応じた電圧を生成して出力する検出回路部と、該検出回路部の出力電圧と上記基準電圧との差動増幅を行う１対のＭＯＳトランジスタからなる差動対と、該差動対に対して所定のバイアス電流の供給を行う定電流源と、一方の出力端に接続された差動対における基準電圧が入力されるＭＯＳトランジスタに対して負荷をなすと共に該ＭＯＳトランジスタに流れる電流に応じた電流を他方の出力端から出力する第１カレントミラー回路部と、一方の出力端に接続された差動対における検出回路部からの出力電圧が入力されるＭＯＳトランジスタに対して負荷をなすと共に該ＭＯＳトランジスタに流れる電流に応じた電流を他方の出力端から出力する第２カレントミラー回路部と、第１カレントミラー回路部及び第２カレントミラー回路部の各他方の出力端に接続された第３カレントミラー回路部と、第２カレントミラー回路部と該第３カレントミラー回路部との接続部の電圧を接地電圧から電源電圧近傍まで制御可能であり、該接続部の電圧に応じた電流を上記出力端子から出力するＭＯＳトランジスタを有する出力回路部とを備え、上記第１カレントミラー回路部は、差動対の負荷をなす第１ＭＯＳトランジスタと、該第１ＭＯＳトランジスタに流れる電流に応じた電流を他方の出力端から出力する第２ＭＯＳトランジスタとで構成され、上記第２カレントミラー回路部は、差動対の負荷をなす第３ＭＯＳトランジスタと、該第３ＭＯＳトランジスタに流れる電流に応じた電流を他方の出力端から出力する第４ＭＯＳトランジスタとで構成され、更に、第３カレントミラー回路部は、第１カレントミラー回路部の上記他方の出力端に接続された第５ＭＯＳトランジスタと、第２カレントミラー回路部の上記他方の出力端に接続された第６ＭＯＳトランジスタとで構成され、上記第１ＭＯＳトランジスタに対する上記第２ＭＯＳトランジスタのサイズの割合と、上記第３ＭＯＳトランジスタに対する上記第４ＭＯＳトランジスタのサイズの割合との比が、上記第５ＭＯＳトランジスタと上記第６ＭＯＳトランジスタのサイズ比に等しいものである。
【０００９】
具体的には、上記第３カレントミラー回路部は、第１カレントミラー回路部の他方の出力端から流れる電流に応じた電流を第２カレントミラー回路部の他方の出力端に流すように動作する。
【００１１】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
図１は、本発明の実施の形態におけるボルテージレギュレータの構成例を示したブロック図である。
図１において、ボルテージレギュレータ１は、所定の基準電圧ＶＲＥＦを生成して出力する基準電圧発生回路２と、出力電圧ＶＯＵＴの検出を行い該検出した出力電圧ＶＯＵＴに応じた電圧ＶＦＢを生成して出力する検出回路３と、基準電圧ＶＲＥＦと該検出回路３からの出力電圧ＶＦＢとの差動増幅を行う１対のトランジスタで構成された差動対４とを備えている。
【００１２】
また、ボルテージレギュレータ１は、電源電圧ＶＤＤと差動対４の一方のトランジスタとの間に一方の出力端が接続された第１カレントミラー回路５と、電源電圧ＶＤＤと差動対４の他方のトランジスタとの間に一方の出力端が接続された第２カレントミラー回路６と、差動対４と接地との間に接続された定電流源７とを備えている。更に、ボルテージレギュレータ１は、第１カレントミラー回路５の他方の出力端及び第２カレントミラー回路６の他方の出力端が接続された第３カレントミラー回路８と、第２カレントミラー回路６と第３カレントミラー回路８との接続部の電圧に応じた電流を負荷ＲＬに出力する出力回路９とを備えている。
【００１３】
図２は、図１で示したボルテージレギュレータ１をＣＭＯＳで形成した場合を例にして示した回路図である。
図２において、検出回路３は、出力電圧ＶＯＵＴと接地との間に接続された抵抗Ｒ１とＲ２との直列回路で構成されており、差動対４は、一対のＮチャネル型ＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）ＱＮ１及びＱＮ２で構成されている。検出回路３は、出力電圧ＶＯＵＴを抵抗Ｒ１とＲ２で分圧して分圧電圧ＶＦＢを生成し出力する。ＮＭＯＳトランジスタＱＮ１のゲートには基準電圧ＶＲＥＦが、ＮＭＯＳトランジスタＱＮ２のゲートには分圧電圧ＶＦＢがそれぞれ入力されている。ＮＭＯＳトランジスタＱＮ１及びＱＮ２の各ソースは接続され、該接続部は定電流源７を介して接地されている。
【００１４】
また、第１カレントミラー回路５は、Ｐチャネル型ＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）ＱＰ１及びＱＰ２で形成されている。ＰＭＯＳトランジスタＱＰ１のゲート及びドレイン並びにＰＭＯＳトランジスタＱＰ２のゲートは接続され、ＰＭＯＳトランジスタＱＰ１及びＱＰ２の各ソースはそれぞれ電源電圧ＶＤＤに接続されている。更に、ＰＭＯＳトランジスタＱＰ１のドレインは、差動対４をなすＮＭＯＳトランジスタＱＮ１のドレインに接続され、ＰＭＯＳトランジスタＱＰ２のドレインは、第３カレントミラー回路８に接続されている。
【００１５】
同様に、第２カレントミラー回路６は、ＰＭＯＳトランジスタＱＰ３及びＱＰ４で形成されている。ＰＭＯＳトランジスタＱＰ３のゲート及びドレイン並びにＰＭＯＳトランジスタＱＰ４のゲートは接続され、ＰＭＯＳトランジスタＱＰ３及びＱＰ４の各ソースはそれぞれ電源電圧ＶＤＤに接続されている。更に、ＰＭＯＳトランジスタＱＰ３のドレインは、差動対４をなすＮＭＯＳトランジスタＱＮ２のドレインに接続され、ＰＭＯＳトランジスタＱＰ４のドレインは、第３カレントミラー回路８に接続されている。
【００１６】
第３カレントミラー回路８は、カレントミラー回路を形成する同一特性のＮＭＯＳトランジスタＱＮ３及びＱＮ４で構成されている。ＮＭＯＳトランジスタＱＮ３のゲート及びドレイン並びにＮＭＯＳトランジスタＱＮ４のゲートは接続され、ＮＭＯＳトランジスタＱＮ３及びＱＮ４の各ソースはそれぞれ接地されている。更に、ＮＭＯＳトランジスタＱＮ３のドレインは、第１カレントミラー回路５を形成するＰＭＯＳトランジスタＱＰ２のドレインに接続され、ＮＭＯＳトランジスタＱＮ４のドレインは、第２カレントミラー回路６を形成するＰＭＯＳトランジスタＱＰ４のドレインに接続されている。
【００１７】
ＮＭＯＳトランジスタＱＮ４とＰＭＯＳトランジスタＱＰ４との接続部は、出力回路９をなすＰＭＯＳトランジスタＱＰ５のゲートに接続されている。出力回路９のＰＭＯＳトランジスタＱＰ５において、ソースは電源電圧ＶＤＤに接続され、ドレインは検出回路３の抵抗Ｒ１に接続され、該接続部から出力電圧ＶＯＵＴが出力される。該出力電圧ＶＯＵＴは、負荷抵抗ＲＬに印加される。
【００１８】
ここで、差動対４において、基準電圧ＶＲＥＦと分圧電圧ＶＦＢが釣り合っている状態から、何らかの原因で出力電圧ＶＯＵＴが低下した場合の各部の動作について説明する。出力電圧ＶＯＵＴが低下すると分圧電圧ＶＦＢは低下し、ＮＭＯＳトランジスタＱＮ２のドレイン電流は、ＮＭＯＳトランジスタＱＮ１のドレイン電流よりも低下する。このため、ＰＭＯＳトランジスタＱＰ２のゲート電圧は低下すると共に、ＰＭＯＳトランジスタＱＰ４のゲート電圧は上昇し、ＮＭＯＳトランジスタＱＮ４において、ゲート−ソース電圧Ｖｇｓは上昇するがドレイン電流は低下することからドレイン−ソース電圧Ｖｄｓは低下する。従って、出力回路９のＰＭＯＳトランジスタＱＰ５のゲート電圧は低下してＰＭＯＳトランジスタＱＰ５の電流駆動能力が大きくなることにより、出力電圧ＶＯＵＴを上昇させることができる。
【００１９】
次に、差動対４において、基準電圧ＶＲＥＦと分圧電圧ＶＦＢが釣り合っている状態から、何らかの原因で出力電圧ＶＯＵＴが上昇した場合の各部の動作について説明する。出力電圧ＶＯＵＴが上昇すると分圧電圧ＶＦＢは上昇し、ＮＭＯＳトランジスタＱＮ２のドレイン電流は、ＮＭＯＳトランジスタＱＮ１のドレイン電流よりも増加する。このため、ＰＭＯＳトランジスタＱＰ２のゲート電圧は上昇すると共に、ＰＭＯＳトランジスタＱＰ４のゲート電圧は低下し、ＮＭＯＳトランジスタＱＮ４において、ゲート−ソース電圧Ｖｇｓは低下するがドレイン電流は増加することからドレイン−ソース電圧Ｖｄｓは上昇する。従って、出力回路９のＰＭＯＳトランジスタＱＰ５のゲート電圧は上昇してＰＭＯＳトランジスタＱＰ５の電流駆動能力が小さくなることにより、出力電圧ＶＯＵＴを低下させることができる。
【００２０】
一方、差動対４において、基準電圧ＶＲＥＦと分圧電圧ＶＦＢが釣り合っている状態の各部の動作について説明する。基準電圧ＶＲＥＦと分圧電圧ＶＦＢが釣り合っている場合、ＮＭＯＳトランジスタＱＮ１，ＱＮ２の各ドレイン電流及びＰＭＯＳトランジスタＱＰ１，ＱＰ３の各ドレイン電流はそれぞれ等しくなる。従って、ＰＭＯＳトランジスタＱＰ１とカレントミラー回路を形成するＰＭＯＳトランジスタＱＰ２のドレイン電流は、ＰＭＯＳトランジスタＱＰ１とＱＰ２とのサイズ比に応じた値となる。同様に、ＰＭＯＳトランジスタＱＰ３とカレントミラー回路を形成するＰＭＯＳトランジスタＱＰ４のドレイン電流は、ＰＭＯＳトランジスタＱＰ３とＱＰ４とのサイズ比に応じた値となる。
【００２１】
ＰＭＯＳトランジスタＱＰ１〜ＱＰ４は、同じサイズのトランジスタを使用するが、例えば消費電流を低下させたい場合は、ＰＭＯＳトランジスタＱＰ１とＱＰ２のサイズ比及びＰＭＯＳトランジスタＱＰ３とＱＰ４とのサイズ比を共に小さくして調整する。また、例えば出力電圧ＶＯＵＴの変動に対する動作速度を速くしたい場合は、ＰＭＯＳトランジスタＱＰ１とＱＰ２のサイズ比及びＰＭＯＳトランジスタＱＰ３とＱＰ４とのサイズ比を共に大きくして調整する。なお、サイズ比とは、ＭＯＳトランジスタのゲート幅の比又はゲート長の比を示している。
【００２２】
また、ＰＭＯＳトランジスタＱＰ１のサイズＰ１に対するＰＭＯＳトランジスタＱＰ２のサイズＰ２の割合と、ＰＭＯＳトランジスタＱＰ３のサイズＰ３に対するＰＭＯＳトランジスタＱＰ４のサイズＰ４の割合との比は、ＮＭＯＳトランジスタＱＮ３のサイズＮ３とＮＭＯＳトランジスタＱＮ４のサイズＮ４との比に等しくなるように各ＭＯＳトランジスタを形成するとよい。すなわち、下記（１）式が成り立つように各ＭＯＳトランジスタを形成するとよい。
(Ｐ２／Ｐ１)：(Ｐ４／Ｐ３)＝Ｎ３：Ｎ４………………（１）
【００２３】
このような構成にすることによって、出力回路９のＰＭＯＳトランジスタＱＰ５のゲート電圧をほぼ電源電圧ＶＤＤから接地電圧まで制御することができ、より低い電源電圧ＶＤＤまでレギュレーション動作を行うことができる。例えば、定電流源７の両端に０.２Ｖ、差動対４をなすＮＭＯＳトランジスタＱＮ１，ＱＮ２の各しきい値を０.３Ｖ、基準電圧ＶＲＥＦを０.６Ｖとすると、図３で示した従来のボルテージレギュレータよりも０.５Ｖ以上の低電圧化を行うことができる。また、ＰＭＯＳトランジスタＱＰ１とＱＰ２、及びＰＭＯＳトランジスタＱＰ３とＱＰ４は、それぞれカレントミラー回路を構成し増幅段ではないことから、図３で示した従来のボルテージレギュレータと同様、２段の増幅段を備えたレギュレータであるため、消費電流を例えば数十μＡから数ｕＡに抑えて、位相設計をすることが可能となる。
【００２４】
【発明の効果】
上記の説明から明らかなように、本発明のボルテージレギュレータによれば、出力端子からの出力電圧に応じた電圧を生成して出力する検出回路部と、該検出回路部の出力電圧と所定の基準電圧との差動増幅を行う差動対と、該差動対に対して所定のバイアス電流の供給を行う定電流源と、一方の出力端に接続された差動対の基準電圧が入力されるＭＯＳトランジスタの負荷をなすと共に該ＭＯＳトランジスタに流れる電流に応じた電流を他方の出力端から出力する第１カレントミラー回路部と、一方の出力端に接続された差動対の検出回路部の出力電圧が入力されるＭＯＳトランジスタの負荷をなすと共に該ＭＯＳトランジスタに流れる電流に応じた電流を他方の出力端から出力する第２カレントミラー回路部と、第１カレントミラー回路部及び第２カレントミラー回路部の各他方の出力端に接続された第３カレントミラー回路部と、第２カレントミラー回路部と該第３カレントミラー回路部との接続部の電圧を接地電圧から電源電圧近傍まで制御可能であり、該接続部の電圧に応じた電流を上記出力端子から出力するＭＯＳトランジスタを有する出力回路部とを備えるようにした。このことから、低消費電流動作時における位相設計を容易にすることができるため消費電流の低減を図ることができると共に、低電源電圧での正常な動作を行うことができる。  また、第１ＭＯＳトランジスタに対する第２ＭＯＳトランジスタのサイズの割合と、第３ＭＯＳトランジスタに対する第４ＭＯＳトランジスタのサイズの割合との比は、第５ＭＯＳトランジスタと第６ＭＯＳトランジスタとのサイズ比に等しくなるようにした。このことから、低電源電圧時においても、出力電圧を所定の電圧で一定にすることができる。
【００２５】
具体的には、第３カレントミラー回路部が、第１カレントミラー回路部の他方の出力端から流れる電流に応じた電流を第２カレントミラー回路部の他方の出力端に流すようにした。このことから、２段の増幅段を備えた構成にすることができ、消費電流を抑えて位相設計を容易に行うことができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態におけるボルテージレギュレータの構成例を示したブロック図である。
【図２】  図１のボルテージレギュレータをＣＭＯＳで形成した場合を例にして示した回路図である。
【図３】  従来のボルテージレギュレータの回路例を示した図である。
【図４】  従来のボルテージレギュレータの他の回路例を示した図である。
【符号の説明】
１  ボルテージレギュレータ
２  基準電圧発生回路
３  検出回路
４  差動対
５  第１カレントミラー回路
６  第２カレントミラー回路
７  定電流源
８  第３カレントミラー回路
９  出力回路
ＲＬ  負荷
【図１】
0003673479.tif 000002
【図２】
0003673479.tif 000003
【図３】
0003673479.tif 000004
【図４】
0003673479.tif 000005