(57)【特許請求の範囲】
【請求項１】
電気的絶縁層を介して配線パターンが形成されるとともに、層間で配線パターンが電気的に接続された半導体装置において、
前記配線パターンがコア基板の両面に形成され、コア基板を貫通して設けられた導通部を介して前記配線パターンが電気的に接続されているとともに、
前記配線パターンが形成された内層に、前記電気的絶縁層の厚さよりも薄い半導体素子がフリップチップ接続により前記配線パターンと電気的に接続されて搭載されていることを特徴とする半導体装置。
【請求項２】
配線パターンに、半導体素子の試験用のパッドが設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
配線パターンが形成された内層に、電気的絶縁層の厚さよりも薄いコンデンサ、抵抗等の回路部品が、前記配線パターンと電気的に接続されて搭載されていることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
電気的絶縁層を介して配線パターンが形成され、前記配線パターンが形成された内層に、配線パターンと電気的に接続して半導体素子が搭載された半導体装置の製造方法において、
フリップチップ接続により配線パターンに電気的に接続して半導体素子が搭載された電気的絶縁層の面に、電気的絶縁性を有するフィルムを圧着して、前記半導体素子及び配線パターンを被覆する電気的絶縁層を形成し、
該電気的絶縁層に、前記配線パターンが底面に露出するビア穴を形成した後、
該ビア穴の内面及び電気的絶縁層の表面に電解めっき用のめっき給電層を形成し、
該めっき給電層上に電解めっきを施してビア穴の内面にビアと電気的絶縁層の表面に導体層とを形成した後、
該導体層をエッチングして前記ビアを介して下層の配線パターンと電気的に接続する配線パターンを形成し、
次いで、該配線パターンにフリップチップ接続により電気的に接続して半導体素子を搭載することを特徴とする半導体装置の製造方法。
【請求項５】
電気的絶縁層を介して配線パターンが形成され、前記配線パターンが形成された内層に、配線パターンと電気的に接続して半導体素子が搭載された半導体装置の製造方法において、
フリップチップ接続により配線パターンに電気的に接続して半導体素子が搭載された電気的絶縁層の面に、電気的絶縁性を有するフィルムを圧着して、前記半導体素子及び配線パターンを被覆する電気的絶縁層を形成し、
該電気的絶縁層に、前記配線パターンが底面に露出するビア穴を形成した後、
該ビア穴の内面及び電気的絶縁層の表面に電解めっき用のめっき給電層を形成し、
該めっき給電層上に配線パターンを形成する部位を露出させたレジストパターンを形成し、該レジストパターンをマスクとして電解めっきを施した後、
前記レジストパターンを除去して、該レジストパターンの除去により露出しためっき給電層を除去し、前記ビア穴に形成されたビアを介して下層の配線パターンと電気的に接続する配線パターンを形成し、
次いで、該配線パターンにフリップチップ接続により電気的に接続して半導体素子を搭載することを特徴とする半導体装置の製造方法。
【請求項６】
電気的絶縁層を介して配線パターンが形成され、前記配線パターンが形成された内層に、配線パターンと電気的に接続して半導体素子が搭載された半導体装置の製造方法において、
フリップチップ接続により配線パターンに電気的に接続して半導体素子が搭載された電気的絶縁層の面に、片面に導体層が形成された電気的絶縁性を有するフィルムの他面を圧着して、前記半導体素子及び配線パターンを被覆する電気的絶縁層を形成した後、
前記導体層をエッチングして電気的絶縁層の表面に配線パターンを形成し、
該電気的絶縁層に、下層の配線パターンが底面に露出するビア穴を形成して、該ビア穴に下層の配線パターンと該電気的絶縁層に形成された配線パターンとを電気的に接続する接続部を形成し、
次いで、該電気的絶縁層の表面に形成した配線パターンに、フリップチップ接続により電気的に接続して半導体素子を搭載することを特徴とする半導体装置の製造方法。
【請求項７】
電気的絶縁層を介して配線パターンが形成され、前記配線パターンが形成された内層に、配線パターンと電気的に接続して半導体素子が搭載された半導体装置の製造方法において、
フリップチップ接続により配線パターンに電気的に接続して半導体素子が搭載された電気的絶縁層の面に、片面に所定の配線パターンが形成され、該配線パターンにフリップチップ接続により電気的に接続して半導体素子が搭載された電気的絶縁性を有するフィルムの他面を圧着して、前記半導体素子及び配線パターンを被覆する電気的絶縁層を形成し、
該電気的絶縁層に、下層の配線パターンが底面に露出するビア穴を形成した後、
該ビア穴に下層の配線パターンと該電気的絶縁層に形成された配線パターンとを電気的に接続する接続部を形成することを特徴とする半導体装置の製造方法。
【請求項８】
配線パターンを形成する際に半導体素子の試験用のパッドを形成し、前記配線パターンに電気的に接続して半導体素子を搭載した後、
前記試験用のパッドにより半導体素子の試験を行い、良品の半導体素子のみを搭載した後、
前記半導体素子と配線パターンとを被覆する電気的絶縁層を形成することを特徴とする請求項４、５、６または７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一つのパッケージに複数の半導体素子を搭載した半導体装置及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来の半導体装置では、コンパクトでかつ多機能を備えた製品として、一つの基板に複数の半導体素子を搭載したり、半導体素子とともにコンデンサや抵抗といった回路部品を搭載したりした製品が提供されている。
図６は１枚の基板１０に半導体素子１２を複数個搭載した半導体装置の構成例を示す。図６(a) は基板１０の片面に半導体素子１２を積み重ねて搭載した例、図６(b)は基板１０の一方の平面内に半導体素子１２を複数個搭載した例、図６(c)は基板１０の両面に半導体素子１２を搭載すると共に基板の平面内に半導体素子１２を複数個搭載した例である。
【０００３】
基板１０の表面には配線パターンが形成されており、図示例ではいずれも半導体素子１２と配線パターンとをワイヤボンディングによって電気的に接続している。もちろん、半導体素子１２と配線パターンとの電気的接続はワイヤボンディング接続に限らず、フリップチップ接続、ＴＡＢ接続等が利用できる。
【０００４】
【発明が解決しようとする課題】
上記の半導体装置において基板１０の平面内に複数個の半導体素子１２を搭載する場合は、基板の大きさによって半導体素子１２の搭載数が制約されるし、半導体素子１２を積み重ねて搭載する場合も半導体素子１２を何枚も積み重ねることは困難である。このように、一つのパッケージに複数の半導体素子１２や回路基板を搭載する場合に、基板１０に単に半導体素子１２を搭載する方法では半導体素子１２の搭載数が制限され、十分な高集積化、多機能化が図れないという問題がある。
【０００５】
そこで、さらに半導体装置の高集積化及び多機能化を図る方法として、基板に形成する配線パターンを電気的絶縁層を介して積層して形成し、基板内に半導体素子を内蔵するように組み込む方法が考えられている。図７は、樹脂基体１４に半導体素子１２を埋設し、電気的絶縁層１６を介して配線パターン１８を積層して形成し、配線パターン１８と半導体素子１２とを電気的に接続して半導体装置としたものである。
近年は、きわめて薄い半導体ウエハが製造されるようになっており、５０μｍ程度の厚さの半導体素子が生産されている。配線パターンを積層する電気的絶縁層は１００μｍ程度の厚さを有するから、薄型の半導体素子を使用することによって、パッケージ内に半導体素子及び回路部品を埋設して組み込むことが可能である。
【０００６】
本発明は、このように半導体素子及び回路部品がきわめて薄くかつ小型に形成され、パッケージの内部に半導体素子及び回路部品を組み込んで半導体装置を製造することが可能になってきたことから、これらの半導体素子等を組み込んだ半導体装置として効果的に高集積化及び多機能化が図られた半導体装置として提供することができ、また、半導体素子等を組み込んだ半導体装置を確実に製造することができる半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記目的を達成するため、本発明は次の構成を備える。
すなわち、電気的絶縁層を介して配線パターンが形成されるとともに、層間で配線パターンが電気的に接続された半導体装置において、前記配線パターンがコア基板の両面に形成され、コア基板を貫通して設けられた導通部を介して前記配線パターンが電気的に接続されているとともに、前記配線パターンが形成された内層に、前記電気的絶縁層の厚さよりも薄い半導体素子がフリップチップ接続により前記配線パターンと電気的に接続されて搭載されていることを特徴とする。
また、前記配線パターンに、半導体素子の試験用のパッドが設けられていることを特徴とする。
また、前記配線パターンが形成された内層に、電気的絶縁層の厚さよりも薄いコンデンサ、抵抗等の回路部品が、前記配線パターンと電気的に接続されて搭載されていることを特徴とする。
【０００８】
また、電気的絶縁層を介して配線パターンが形成され、前記配線パターンが形成された内層に、配線パターンと電気的に接続して半導体素子が搭載された半導体装置の製造方法において、フリップチップ接続により配線パターンに電気的に接続して半導体素子が搭載された電気的絶縁層の面に、電気的絶縁性を有するフィルムを圧着して、前記半導体素子及び配線パターンを被覆する電気的絶縁層を形成し、該電気的絶縁層に、前記配線パターンが底面に露出するビア穴を形成した後、該ビア穴の内面及び電気的絶縁層の表面に電解めっき用のめっき給電層を形成し、該めっき給電層上に電解めっきを施してビア穴の内面にビアと電気的絶縁層の表面に導体層とを形成した後、該導体層をエッチングして前記ビアを介して下層の配線パターンと電気的に接続する配線パターンを形成し、次いで、該配線パターンにフリップチップ接続により電気的に接続して半導体素子を搭載することを特徴とする。
また、電気的絶縁層を介して配線パターンが形成され、前記配線パターンが形成された内層に、配線パターンと電気的に接続して半導体素子が搭載された半導体装置の製造方法において、フリップチップ接続により配線パターンに電気的に接続して半導体素子が搭載された電気的絶縁層の面に、電気的絶縁性を有するフィルムを圧着して、前記半導体素子及び配線パターンを被覆する電気的絶縁層を形成し、該電気的絶縁層に、前記配線パターンが底面に露出するビア穴を形成した後、該ビア穴の内面及び電気的絶縁層の表面に電解めっき用のめっき給電層を形成し、該めっき給電層上に配線パターンを形成する部位を露出させたレジストパターンを形成し、該レジストパターンをマスクとして電解めっきを施した後、前記レジストパターンを除去して、該レジストパターンの除去により露出しためっき給電層を除去し、前記ビア穴に形成されたビアを介して下層の配線パターンと電気的に接続する配線パターンを形成し、次いで、該配線パターンにフリップチップ接続により電気的に接続して半導体素子を搭載することを特徴とする。
【０００９】
また、電気的絶縁層を介して配線パターンが形成され、前記配線パターンが形成された内層に、配線パターンと電気的に接続して半導体素子が搭載された半導体装置の製造方法において、フリップチップ接続により配線パターンに電気的に接続して半導体素子が搭載された電気的絶縁層の面に、片面に導体層が形成された電気的絶縁性を有するフィルムの他面を圧着して、前記半導体素子及び配線パターンを被覆する電気的絶縁層を形成した後、前記導体層をエッチングして電気的絶縁層の表面に配線パターンを形成し、該電気的絶縁層に、下層の配線パターンが底面に露出するビア穴を形成して、該ビア穴に下層の配線パターンと該電気的絶縁層に形成された配線パターンとを電気的に接続する接続部を形成し、次いで、該電気的絶縁層の表面に形成した配線パターンに、フリップチップ接続により電気的に接続して半導体素子を搭載することを特徴とする。
また、電気的絶縁層を介して配線パターンが形成され、前記配線パターンが形成された内層に、配線パターンと電気的に接続して半導体素子が搭載された半導体装置の製造方法において、フリップチップ接続により配線パターンに電気的に接続して半導体素子が搭載された電気的絶縁層の面に、片面に所定の配線パターンが形成され、該配線パターンにフリップチップ接続により電気的に接続して半導体素子が搭載された電気的絶縁性を有するフィルムの他面を圧着して、前記半導体素子及び配線パターンを被覆する電気的絶縁層を形成し、該電気的絶縁層に、下層の配線パターンが底面に露出するビア穴を形成した後、該ビア穴に下層の配線パターンと該電気的絶縁層に形成された配線パターンとを電気的に接続する接続部を形成することを特徴とする。
また、前記配線パターンを形成する際に半導体素子の試験用のパッドを形成し、前記配線パターンに電気的に接続して半導体素子を搭載した後、前記試験用のパッドにより半導体素子の試験を行い、良品の半導体素子のみを搭載した後、前記半導体素子と配線パターンとを被覆する電気的絶縁層を形成することを特徴とする。
【００１０】
【発明の実施の形態】
以下、本発明の好適な実施形態について添付図面に基づき詳細に説明する。
図１、２は本発明に係る半導体装置の製造方法を示す説明図である。図１(a)は、両面に配線パターンを形成するコア基板２０を示す。コア基板２０は基板の両面に配線パターン２２ａが形成され、樹脂基板２０ａを貫通して設けた貫通孔２４の内壁面に形成した導通部２６を介して、両面の配線パターン２２ａが電気的に接続されたものである。
【００１１】
コア基板２０を形成する方法としては、たとえば、両面に銅箔が被着された樹脂基板２０ａをまず化学的にエッチングして銅箔を除去した後、樹脂基板２０ａに貫通孔２４を形成し、次に、無電解銅めっき及び電解銅めっきを施して貫通孔２４の内面に導通部２６を形成するとともに、樹脂基板２０ａの表面に導体層を形成し、この導体層を化学的にエッチングすることにより配線パターン２２ａを形成することによって得られる。樹脂基板２０ａに被着した銅箔をエッチングして除去するのは、無電解銅めっき及び電解銅めっきによって形成する導体層と樹脂基板２０ａとの密着性を良好にすることができ、めっきにより導体層の厚さを薄く形成することによって配線パターン２２ａを高密度に形成できることによる。２８は貫通孔２４に充填した樹脂材である。
【００１２】
図１(b)は、次に、コア基板２０の一方の面に半導体素子１２を搭載した状態を示す。半導体素子１２は、本実施形態ではフリップチップ法によって搭載する。図１(a)で、２３は半導体素子１２をフリップチップ接続するためのパッド部である。半導体素子１２は厚さが５０μｍ程度であり、フリップチップ接続のためのバンプの高さは２０μｍ程度である。
半導体素子１２をフリップチップ接続によって搭載する方法は、半導体素子１２を搭載した状態で半導体素子１２を試験することができるという利点がある。多数個の半導体素子１２を搭載する半導体装置の場合は、半導体素子１２の機能を試験できることは、製品の信頼性を向上させ、不良率を下げる上できわめて有効である。半導体素子１２を試験するため、配線パターン２２ａを形成する際に、図２に示すような試験用のパッド２２１を形成しておくのがよい。試験用のパッド２２１は試験装置の端子を接触させるためのものである。
【００１３】
試験によって不良となった半導体素子１２は、再加熱してバンプを溶融することにより基板から取り除くことができ、パッド部２３をクリーニングした後、新たに半導体素子１２を搭載する。
フリップチップ接続により半導体素子１２を搭載する場合、半導体素子１２の下面にアンダーフィル材１３を充填してコア基板２０に半導体素子１２を確実に接合させるようにすることも可能である。
図１(b)では、コア基板２０の一方の面に半導体素子１２を一つ搭載した状態を示すが、コア基板２０の他方の面に半導体素子１２を搭載することも可能であり、片面または両面に複数個の半導体素子１２を搭載することも可能である。
【００１４】
図１(c)は、半導体素子１２を搭載した後、コア基板２０の両面に電気的絶縁層を形成するため、電気的絶縁性を有するプリプレグ３０、３０を各々コア基板２０の両面に貼着する工程を示す。プリプレグ３０、３０は、ポリフェニレンエーテルあるいはポリイミド等の熱硬化性樹脂を用いて接着性を有するフィルム状に形成したものであり、熱圧着によりコア基板２０に接着され配線パターンを電気的に絶縁する電気的絶縁層３２ａとなる。実施形態では、電気的絶縁層３２ａの厚さが１００μｍ程度になるプリプレグ３０、３０を使用した。これによって、半導体素子１２及び第１層目の配線パターン２２ａが電気的絶縁層３２ａによって被覆される。
【００１５】
図１(d)は、コア基板２０の両面にプリプレグ３０を貼着した後、ビア穴３４を形成した状態を示す。ビア穴３４は電気的絶縁層３２ａにレーザ光を照射し電気的絶縁層３２ａの所定位置に、下層の配線パターン２２ａを底面に露出させて形成する。
次に、無電解銅めっき及び電解銅めっきを施し、ビア穴３４の底面及び内壁面を導体層により被覆し、電気的絶縁層３２ａの表面に導体層を形成する。電気的絶縁層３２ｂの表面の導体層をエッチングすることにより、第２層目の導体パターン２２ｂを形成することができる。ビア穴３４の内面に被着した導体層は、第１層目の配線パターン２２ａと第２層目の配線パターン２２ｂを電気的に接続するビア３６となる（図１(e)）。なお、ビア穴３４の内部をめっきによって充填してもよい。
【００１６】
図３(a)は、第２層目の配線パターン２２ｂを形成した基板にフリップチップ接続により半導体素子１２を搭載した状態を示す。半導体素子１２の搭載方法は第１層目に半導体素子１２を搭載した方法と同様である。半導体素子１２を新たにフリップチップ接続した状態で半導体素子１２の試験、その他の導通試験等を行う。この場合も、図２に示したと同様に配線パターン２２ｂに試験用のパッドを形成しておく。
図３(a)では、半導体素子１２の他にコンデンサ、抵抗等の回路部品４０を搭載している。このように、コンデンサ、抵抗等の回路部品４０をチップ部品として搭載する方法は、大容量のコンデンサ等であっても容易に搭載できる点で有効である。
【００１７】
図３(b)は、図３(a)の状態からさらに基板の両面にプリプレグ３０を熱圧着して第２層目の電気的絶縁層３２ｂを形成し、電気的絶縁層３２ｂの表面に第２層目の配線パターン２２ｂと電気的に接続する第３層目の配線パターン２２ｃを形成した状態である。ビア３６を介して第２層目の配線パターン２２ｂと第３層目の配線パターン２２ｃとが電気的に接続される構成は、第１層目の配線パターン２２ａと第２層目の配線パターン２２ｂとがビア３６を介して電気的に接続される構成と同様である。
配線パターン２２ｃを形成した後、基板の表面をソルダーレジスト等の保護膜４２によって被覆する。保護膜４２は配線パターン２２ｃのうち、半導体素子１２とフリップチップ接続される接続部２２ｄ、外部接続端子を接合するランド部３８を除いた基板の表面を被覆する。
【００１８】
図３(c)は、基板の一方の面に半導体素子１２を搭載し、基板の他方の面に外部接続端子４４を接合して最終的に半導体装置を作成した状態を示す。第３層目についても半導体素子１２はフリップチップ接続により搭載する。外部接続端子４４はランド部３８にはんだボールを接合して取り付ける。
本実施形態の半導体装置は、電気的絶縁層３２ａ、３２ｂを介して配線パターン２２ａ、２２ｂ、２２ｃが積層して形成され、基板内に設置された半導体素子１２及び回路部品４０と配線パターン２２ａ、２２ｂ、２２ｃが電気的に接続されて構成されたものとなる。
【００１９】
半導体装置に内蔵される半導体素子１２の厚さは５０μｍ程度であり、電気的絶縁層３２ａ、３２ｂの厚さが１００μｍ程度であるから、コア基板２０の両面に電気的絶縁層３２ａ、３２ｂを複数層に積層して形成した場合でも半導体装置全体としての厚さを１ｍｍ程度以下にすることは容易に可能である。このように、本実施形態の半導体装置によれば、複数の半導体素子１２や回路部品４０を内蔵した製品として、きわめてコンパクトな形態で提供することが可能となる。また、基板に形成する配線パターン２２ａ、２２ｂ、２２ｃは半導体素子１２及び回路部品４０の搭載位置に合わせて適宜パターンに形成することができるから、半導体素子１２や回路部品４０の配置を自由に設定して製造することが可能である。また、基板内に半導体素子１２及び回路部品４０を内蔵して搭載したことにより、部品間を接続する配線パターンの距離を短縮することができ、半導体装置の高速信号特性を改善することが可能となる。
【００２０】
なお、本発明に係る半導体装置の製造方法は、上述した製造方法に限定されるものではない、たとえば、配線パターン２２ａ、２２ｂ、２２ｃを積層して形成する場合、上記実施形態では、電気的絶縁層３２ａ、３２ｂにビア穴３４を形成した後、無電解銅めっきを施して電解銅めっき用のめっき給電層を形成したが、無電解銅めっきのかわりにスパッタリング法によってめっき給電層を形成することもできる。また、導体層をエッチングして所定の配線パターンを形成する場合、電解銅めっきによって形成した導体層をエッチングして配線パターンを形成する方法によることもできるし、めっき給電層を形成した後、配線パターンを形成する部位を露出させたレジストパターンを形成して電解銅めっきを施して配線パターンとなる部位をめっきにより厚付けし、レジストパターンを除去した後、配線パターンとなる部位以外のめっき給電層をエッチングして除去する方法（セミアディティブ法）によることもできる。
【００２１】
図４は、本発明に係る半導体装置の製造方法の他の実施形態を示すもので、基板に熱圧着して電気的絶縁層を形成するフィルム５０として、プリプレグ３０の片面に銅箔３１を被着したフィルム材を使用する例を示す。
図４(a)は、半導体素子１２をフリップチップ接続によって搭載したコア基板２０（図１(b)の状態）に、プリプレグ３０の片面に銅箔３１を被着したフィルム５０を接着する工程を示す。
図４(b)は、コア基板２０にフィルム５０を熱圧着して、コア基板２０の両面に電気的絶縁層３２ａを形成し、プリプレグ３０の片面に被着する銅箔３１をエッチングして第２層目の配線パターン２２ｂを形成した状態である。
【００２２】
図４(c)は、コア基板２０の両面に形成された電気的絶縁層３２ａにレーザ光を照射してビア穴３４を形成した状態である。図４(b)に示す工程で、銅箔３１をエッチングして配線パターン２２ｂを形成する際には、ビア穴３４を形成する部位の銅箔３１を除去し、レーザ光の照射によってビア穴３４が容易に形成できるようにしておく。ビア穴３４の形状に合わせて電気的絶縁層３２ａを露出させておくことにより、レーザ光の照射により所定形状のビア穴３４を容易に形成することができる。
【００２３】
図４(d)は、ビア穴３４に導電性ペースト３５を充填して第１層目の配線パターン２２ａと第２層目の配線パターン２２ｂとを電気的に接続した状態を示す。ビア穴３４に形成する接続部としては導電性ペースト３５を充填するかわりに、めっきによりビア穴３４の内面に導体層を形成してビアを形成することも可能である。
こうして、配線パターン２２ａ、２２ｂを電気的に接続したところで、第２層目の配線パターン２２ｂに電気的に接続して次層の半導体素子１２を搭載する。この場合も前述した実施形態と同様にフリップチップ接続により半導体素子１２を搭載する。
以上のように、片面に銅箔３１を被着したプリプレグ３０を使用することにより、配線パターンを順次積層して形成することができ、基板内に半導体素子１２及び回路部品４０を埋設して配置した半導体装置を得ることができる。
【００２４】
図５は、本発明に係る半導体装置の製造方法のさらに他の実施形態を示す。本実施形態では、図１(b)に示すようにコア基板２０に半導体素子１２を搭載した後、あらかじめ配線パターン２２ｂが形成されて所要の半導体素子１２及び回路部品が搭載されたフィルム６０をコア基板２０に熱圧着して半導体装置を作成することを特徴とする。
フィルム６０は、ポリイミド、ポリフェニレンエーテル等の電気的絶縁性と接着性を有するプリプレグ３０の片面に基板の第２層目となる配線パターン２２ｂがあらかじめ所定パターンにしたがって形成されたものであり、第２層目に搭載される所要の半導体素子１２及び回路部品４０がフィルム６０に搭載されたものを使用する。
フィルム６０は、片面に銅箔を被着したプリプレグ３０をフィルム材とし、銅箔を所定パターンにしたがってエッチングすることによって得られる。半導体素子１２はフリップチップ法によりフィルム６０に搭載し、あわせて所要の回路部品４０を搭載する。
【００２５】
図５(b)は、コア基板２０にフィルム６０を位置合わせして熱圧着した状態である。プリプレグ３０がコア基板２０に熱圧着されて電気的絶縁層３２ａが形成され、電気的絶縁層３２ａに２層目の配線パターン２２ｂと、配線パターン２２ｂに電気的に接続する半導体素子１２が支持される。
図５(c)は、次に、電気的絶縁層３２ａにレーザ光を照射してビア穴３４を形成した状態を示す。
図５(d)は、ビア穴３４に導電性ペースト３５を充填した状態であり、導電性ペースト３５を介して第１層目の配線パターン２２ａと第２層目の配線パターン２２ｂとが電気的に接続された状態になる。
図４(d)に示す構成と図５(d)に示す構成とを比較すると、図５(d)では、第２層目に半導体素子１２がすでに搭載されている点が異なる。
【００２６】
第２層目の電気的絶縁層３２ｂを形成する場合も、上記方法と同様に、プリプレグ３０の片面にあらかじめ配線パターンが形成され、所要の半導体素子１２及び回路部品４０が搭載されたフィルム６０をさらに熱圧着することによる。半導体素子１２及び配線パターン２２ｂが電気的絶縁層３２ｂによって被覆されるから、上記方法と同様に、新たに形成した電気的絶縁層３２ｂにビア穴３４を形成し、ビア穴３４に導電性ペースト３５を充填することによって半導体素子１２及び回路部品４０と所要の配線パターン２２ａ、２２ｂ、２２ｃとが電気的に接続された半導体装置を得ることができる。
【００２７】
なお、半導体装置を製造する際に、層間で配線パターンを電気的に接続して電気的絶縁層と配線パターンを順次積層する方法は、上記実施形態で説明した各方法を適宜選択して利用することが可能であり、上記実施形態における工程順に限定されるものではない。
また、本発明では半導体素子１２をフリップチップ接続によって搭載したが、フリップチップ接続方法としては、半導体素子１２にはんだバンプを形成して接続する方法、半導体素子１２には金スタッドバンプを形成し基板側のパッド部にはんだバンプを形成して接続する方法が利用できる。
また、上記各実施形態では、いずれもコア基板２０の両面に同数の電気的絶縁層と配線パターンを設けたが、電気的絶縁層及び配線パターンの配置数はとくに限定されるものではない。
【００２８】
【発明の効果】
本発明に係る半導体装置及びその製造方法によれば、上述したように、基板の内層に半導体素子及び所要の回路部品を組み込んで搭載することにより、複合機能を備えた半導体装置としてきわめてコンパクトに形成することができ、優れた特性を有する半導体装置として提供することができる。また、フリップチップ接続によって半導体素子を搭載することから、製品試験を行いながら製造することができ、不良品の発生を防止して製品の信頼性を高めることができる等の著効を奏する。
【図面の簡単な説明】
【図１】本発明に係る半導体装置の製造方法を示す説明図である。
【図２】配線パターンに試験用のパッドを形成した状態を示す説明図である。
【図３】本発明に係る半導体装置の製造方法を示す説明図である。
【図４】本発明に係る半導体装置の他の製造方法を示す説明図である。
【図５】本発明に係る半導体装置のさらに他の製造方法を示す説明図である。
【図６】基板に複数の半導体素子を搭載した従来の半導体装置の構成を示す断面図である。
【図７】基板に半導体素子を埋設した従来の半導体装置の構成を示す断面図である。
【符号の説明】
１０  基板
１２  半導体素子
１３  アンダーフィル材
１４  樹脂基体
２０  コア基板
２０ａ  樹脂基板
２２ａ、２２ｂ、２２ｃ、２２ｄ  配線パターン
２４  貫通孔
２６  導通部
３０  プリプレグ
３１  銅箔
３２、３２ａ、３２ｂ  電気的絶縁層
３４  ビア穴
３５  導電性ペースト
３６  ビア
３８  ランド部
４０  回路部品
４２  保護膜
４４  外部接続端子
５０、６０  フィルム
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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