(57)【特許請求の範囲】
【請求項１】
ＦＳＫ受信機から得られた復調ベースバンド信号を用いてクロック信号を再生するクロック再生回路であって、このクロック再生回路は、前記復調ベースバンド信号の基準電位交差時に極性反転する方形波信号を発生する波形変換部と、前記方形波信号の一方の極性反転を検出して第１検出信号を出力する第１検出部と、前記方形波信号の他方の極性反転を検出して第２検出信号を出力する第２検出部と、変調速度×（１／２）×３６０で表される周波数信号を発生する発振器と、前記第１検出信号が出力される度に前記周波数信号を繰り返しカウントするカウンタと、前記第２検出信号が出力されたときの前記カウンタの１０進表示カウント値をｘとしたとき、前記カウンタのカウント値が、（ｘ／２）または１８０＋（ｘ／２）になったときに最大値または最小値を表すパルスを、９０＋（ｘ／２）または２７０＋（ｘ／２）になったときに前記復調ベースバンド信号の中心レベルを表すパルスを発生するパルス発生部とを備えていることを特徴とするパケットＦＳＫ受信機用クロック再生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、パケットＦＳＫ（周波数シフトキーイング）受信機において、復調ベースバンド信号からクロックタイミングを再生するためのクロック再生回路の回路構成技術に関するものである。
【０００２】
【従来の技術】
従来、受信信号からクロック成分を再生するには、通常、復調ベースバント信号を２乗した後、バンドパスフィルタに加えてクロック成分を抽出し、その出力をアナログまたはディジタルのＰＬＬ（位相同期ループ）に加えてクロック信号を作成している。しかしこの方法では、バンドパスフィルタおよびＰＬＬにある程度の応答時間を割り当てねばならないから、パケット信号が短い場合には、クロックの再生が間に合わない、ということが起こりうる。そこでこの再生に要する時間を短縮する方法として、最初のモードではバンドパスフィルタは使用せず、ベースバンド信号（パケットの先頭部にあるビット同期信号）の零交差点で直接ＤＰＬＬをスタートさせ、そしてその後データ区間に入った時点では次のモードである２乗−バンドパスによる駆動（前者の直接駆動法よりもジッタが少ない）法に切替える、という方法が使用される。この場合、最初のモードでは、ベースバンド信号で直接駆動するからバイアス歪み（直流オフセット）がないことが望ましいが、しかしこれは、送受の周波数誤差が極めて小さいことを意味するから、送受に高精度の発振器を使用せねばならないこととなり、これは小型化、低価格化の点で問題がある。一方、高精度の発振器を用いないでも、その周波数誤差をごく短時間で補正できるＡＦＣ（自動周波数制御）があればよいが、これも適当なものはまだ開発されていない。そこで次案として、この直流オフセットを除くため、ハイパスフィルタによる方法を用いるが、この方法でも以下のように若干時間を必要とする。
【０００３】
すなわち、ビット同期信号は情報の“１”、“０”の交互の繰り返しであるが、帯域制限されているため、データの伝送速度が９６００bpsならばベースバンドにおいては４８００Ｈzの正弦波となる。正弦波であるから微分回路などのハイパスフィルタによって直流オフセットが除去できるが、そのかわりにこれによって位相回転が生じるからこれの位相を調整する必要がある。
このことは以下のように表現すれば、状況は明らかである。すなわち、直流オフセット（周波数誤差による）の値を、正弦波（ビット同期信号）の角周波数とすれば、入力信号Ｉ(s)は次式（１）で表わされる。
【０００４】
【数１】
0003729366.tif 000002
【０００５】
ここに、ｓはラプラス変換子である。微分回路および移相回路の伝達関数は、それぞれｓ／（ｓ＋ｃ）および（ｓ−ｄ）／（ｓ＋ｄ）で表わすことができるから、出力信号Ｏ(s)は次式（２）となる。
【０００６】
【数２】
0003729366.tif 000003
【０００７】
これは部分分数に展開するれば次式（３）となる。
【０００８】
【数３】
0003729366.tif 000004
【０００９】
Ａ，Ｂ，Ｃはそれぞれ分母の根を代入して求められる留数、Ｃ（バー）はＣの共役であり、ｊは虚数単位である。この式の第１項、第２項が過渡項であり、第３項、第４項は定常項で正弦波をあらわす項であるから、ここでは第１項、第２項のみに注目すればよい。この過渡項の逆変換ＯT(t)は逆変換公式より直ちに次式（４）となる。
【００１０】
【数４】
0003729366.tif 000005
【００１１】
εは自然対数の底である。この指数関数が前述したトランジェントであり、その収束には、指数関数の性質からｃおよびｄのそれぞれ逆数の３倍程度の時間を必要とする。したがって、このトランジェントが収まらなければ、第３項、第４項の定常的な振動項（ビット同期信号成分）を利用できないわけであって、これが前述した若干時間を要するという理由である。
【００１２】
【発明が解決しようとする課題】
そこで、復調されたベースバンド信号に直流オフセットがあっても、この信号から直接正しいタイミング情報が得られる手段が見つかれば、その時点でＤＰＬＬ（ディジタル位相同期ループ）をスタートできるので、極めて短時間でクロックが再生できる。クロックが再生できれば、このクロックで、たとえば、正負のピークホールド回路やあるいはサンプルホールド回路を制御することによって、直流オフセットのオフセット値、またはＦＳＫ信号の場合ならば、中心周波数誤差が検出できるので、これを用いてこの周波数誤差の補正ができる。
以上のことから明らかなように、ベースバンド信号（ビット同期信号）に直流オフセットがあっても、この信号から直ちに正しいクロックタイミングを抽出する方法を見い出すことが課題である。
【００１３】
【課題を解決するための手段】
直流オフセットを含む正弦波のビット同期信号を、そのままの零クロス波形である矩形パルス波形に変換し、この矩形パルスの立ち上がりでカウンタをスタートさせ、矩形パルスの立ち下がり時のカウント値を読み出せば、このカウント値から、ベースバンド信号が中心レベルを通過する時のカウント値が計算できるので、カウンタがこのカウント値になった時パルスを発生させる。または、前記カウント値より、ベースバンド信号が最大値もしくは最小値になる時（データ信号としての標本化点）のカウント値も計算できるので、カウンタがこのカウント値になった時パルスを発生させる、という手段によって、ビット同期信号に直流オフセットがあっても、この信号から直接クロックタイミングが得られる。
【００１４】
【発明の実施の形態】
図１は、本発明の原理および実施の形態を説明するための回路系統図である。図１において、１はＩＦ（中間周波）ＦＳＫ信号入力端子、２は周波数弁別器、３はアナログコンパレータ、４は基準電圧発生器、５は立ち上がり検出器、６は立ち下がり検出器、７はカウンタ、８は発振器、９は１ビットシフタ、１０はラッチ回路、１１，１２，１３，１４のＣＭＰはディジタルコンパレータ、１５，１６，１７，１８は加算器、１９，２０はＯＲ（オア）回路、２１は符号発生器、２２はサンプルホールド回路、２３は減算器、２４はフリップフロップ回路、２５は復調出力端子、２６はキャリア検出器、２７は制御信号発生器、２８は２乗回路、２９はバンドパスフィルタ、３０は移相器、３１は整形回路、３２，３３はゲート回路、３４はＤＰＬＬ（ディジタル位相同期ループ）である。
図中、点線枠で示したＩは本発明の主題である速動タイプのクロック再生回路であり、IIおよびIIIは参考として示した通常タイプのクロック再生回路、及び復調補正回路である。
図１の回路系統図について、逐次その回路の動作を説明するよりも、その前に、本発明の考え方を説明した方が、動作原理、および回路系統図における信号の流れを理解し易いと思われるので、まず、その考え方について説明する。図２はこの説明のための波形図である。
図２において、上段（ａ）図は周波数弁別器出力におけるビット同期信号である。周波数誤差によって−Ｅｖの直流オフセットがある場合を示している。データによる変調速度が９６００bpsの場合、この正弦波は４８０Ｈzである。中段の（ｂ）図は、（ａ）図の波形を基準電圧零のコンパレータなどにより矩形波に整形した波形である。
一方、別に発振器が用意してあり、説明を容易にするために、その周波数は４８００Ｈz×３６０＝１．７２８Ｍzに設定されているとする。これは、コンパレータ出力矩形波の立ち上がり時点ｔ0からカウンタをスタートさせ、この周波数をカウントさせれば、時刻ｔ2（４８００Ｈzの一周期）におけるカウント値は１０進表示（以下１０進表示で表わす）で３６０となることを意味する。いま、時刻ｔ0からカウンタをスタートさせ、矩形波の立ち下がり時刻ｔ1におけるカウント値がｘであるとする。Ａ点から丁度半周期のＤ点では、カウント値は１８０のはずであるから、そこからｘだけ過ぎて１８０＋ｘになるＥ点は、Ｃ点を原点として丁度Ａ点を奇対称になる点である。したがって、Ｅ点に対応するカウント値１８０＋ｘの２分の１、すなわちカウント値が９０＋（ｘ／２）になるときに、信号波形は丁度中心レベル（いまの場合、−Ｅｖ）であるＣ点を通過するはずである。このことから、ｔ1においてカウント値ｘが得られれば、９０＋（ｘ／２）を求めておき、カウント値を監視していてこの値になれば、その時点がベースバンド信号が中心レベルを通過する時点となる。
同様にして、ベースバンド信号波形が上り方向で中心レベルを通過するＦ点におけるカウント値は、Ｃ点のカウント値に１８０を加えた２７０＋（ｘ／２）である。
以上のことから、ベースバンド信号の中心レベルに対応するカウント値は、９０＋（ｘ／２）および２７０＋（ｘ／２）である。
またベースバンド信号が最大値Ｈ、および、最小値Ｉになるときのカウント値はそれぞれ、同図（ｃ）に示すように、ｘ／２および１８０＋（ｘ／２）である。Ｈ点におけるカウント値は、ｘがまだ得られていないので最初の周期では不明であるが、ｘ／２をメモリに入れておけば、次の周期の最大値Ｊ点で活用できる。このことから、最大値および最小値時点に対応するカウント値はｘ／２および１８０＋（ｘ／２）である。
図３は、矩形波の立ち下がり時点からカウンタをスタートさせた場合の、波形各時点に対応するカウント値を示す。この場合でも、図２の場合と同様に、中心レベルに対応するカウント値は９０＋（ｘ／２）、２７０＋（ｘ／２）であり、最大値および最小値時点に対応するカウント値はｘ／２および１８０＋ｘ／２である。
【００１５】
図１の回路は、上述の原理にしたがって動作する。ＩＦ信号入力端子１に加えられたパケットＦＳＫ信号のビット同期信号は、周波数弁別器２で周波数検波されてベースバンド信号（前例にあわせて４８００Ｈzの正弦波）となる。この信号には周波数誤差に基づく直流オフセットがあり、図２（ａ）に示すような波形のベースバンド信号が生じているものとする。この信号は、コンパレータ３において基準電圧発生器４よりの基準電圧（いまの場合、０ｖ）と比較され、その出力に同図（ｂ）に示すような矩形波を生じる。この信号は立ち上がり検出器５に加えられて、立ち上がりが検出され、（ｂ）図のｔ0でカウンタ７をスタートさせる。カウンタ７は発振器８より加えられている１．７２８ＭＨzをカウントするが、そのカウント値は、１ビットシフタ９で下位へ１ビットシフトされるので、１０進表示で２分の１されて、ラッチ回路１０に加えられる。コンパレータ３出力の矩形波は、立ち下がり検出器６にも加えられて立ち下がりが検出され、（ｂ）図のｔ1で１ビットシフタ出力をラッチ回路１０にラッチする。したがって時刻ｔ1において、カウンタ７のカウント値がｘならば、（ｘ／２）の値がラッチされ、この値は４つの加算器１５，１６，１７，１８に共通に加えられる。
一方、符号発生器２１から４つの出力線ａ，ｂ，ｃ，ｄに対し、１０進表示でそれぞれ０，１８０，９０，２７０に相当する符号が出力され、これらと（ｘ／２）の和が前記４つの加算器でそれぞれ求められる。これら加算出力は前記カウンタ７の出力とＣＭＰ（ディジタルコンパレータ）１１，１２，１３，１４でそれぞれ比較され、ＣＭＰ１１，１２の出力は１９でそのＯＲが求められ、ＣＭＰ１３，１４の出力は２０でそのＯＲが求められる。したがって、ＯＲ回路１９の出力にはカウンタ出力が（ｘ／２）および１８０＋（ｘ／２）になった時刻（ビット同期信号の正負のピーク値到達時刻）にパルスが発生し、ＯＲ回路２０の出力にはカウンタ出力が９０＋（ｘ／２）および２７０＋（ｘ／２）になった時刻（ビット同期信号の中心レベル通過時刻）にパルスが発生することになる。
以上のようにして、ビット同期信号の中心レベル通過時刻、および正負のピーク到達時刻（すなわちデータ信号としての標本化時点）を示すパルスが得られる。これで、直流オフセットがあるビット同期信号から、直接、クロックタイミング情報を取り出すことができ、課題を解決することができた。
以下、参考として、このタイミング情報を用いて、通常の２乗−バンドパスフィルタ−ＤＰＬＬによるクロック再生回路への動作切り替え方法、および、正しい復調出力を得るための直流オフセットの補正方法について説明する。
【００１６】
図１の点線枠IIに示す回路は、通常の２乗−バンドパスフィルタ−ＤＰＬＬによるクロック再生回路である。信号が受信されるとキャリア検出器２６がそれを検出し、制御信号発生器２７を駆動してその出力に制御パルスを発生させる。この制御パルスによって、まずゲート回路３２がＯＮとなり、ＯＲ回路１９の出力に得られるピーク値到達時刻表示パルスによってＤＰＬＬのカウンタがリセットされる。このカウンタはそれ以降フリーランするが、ＤＰＬＬ内の原振精度が極端に悪いものでなければ、ピーク表示パルスが発生するごとにこのカウンタもオールゼロになっている、という状態がかなりの時間持続することが期待できる。したがって、この時間内に、信号がデータ区間に入っても差し支えないよう上の通常モードに切り替える必要がある。
一方、２乗回路２８−バンドパスフィルタ２９で行うクロック周波数成分の抽出動作は、バンドパスフィルタのＱが数１０から１００程度に設定されていることによって、その振幅立ち上がりにある程度の時間を要する。バンドパスフィルタ２９の出力は移相器３０で位相調整され、整形回路３１で矩形波に整形されるが、このフィルタ出力の振幅が充分利用できる振幅になると、制御信号発生器２７からの制御パルスによってゲート回路３３がＯＮとなり、整形回路３１の出力でＤＰＬＬが駆動されることとなり、これで通常のクロック再生モードに切り替わることとなる。このときには、もちろん、ゲート回路３２はＯＦＦになっている。したがって、ＤＰＬＬ３４の出力には、ビット同期信号の最初の部分からデータ区間が終わるまで、ベースバンド信号の標本化時刻をあらわす正確な標本化パルスが発生することになる。
【００１７】
図１の点線枠IIIの部分は復調ベースバンド信号に対する直流オフセットの補正回路を示す。
前述したように、ＯＲ回路２０の出力には、ビット同期信号の中心レベル通過時刻にパルスが発生する。したがってこのパルスを用いて、サンプルホールド回路２２において、ベースバンド信号をサンプリングすれば直流オフセット値が得られる。そこでこの電圧をホールドすると共に、減算器２３に加えてベースバンド信号からこのオフセット値を差し引けば、直流オフセットが補正された正しいベースバンド信号を得ることができるから、この信号をデータタイプのフリップフロップ２４に加えて、ＤＰＬＬ３４の出力に得られている標本化パルスでトリガーすれば、矩形波に整形された復調出力を得ることができる。
【００１８】
【発明の効果】
以上、応用も含めて詳細に説明したように、本発明を用いれば、周波数誤差などによりベースバンド信号に直流オフセットがあっても、このビット同期信号をそのまま零軸に対して矩形整形し、このパルスが１つだけあれば、この矩形パルスから直接、ベースバンド信号の中心レベル通過時刻や正負のピーク値到達時刻（すなわち標本化時点）を示すクロックが再生できる。したがって、このクロックを用いればパケットの長さが短い構成の信号であっても、その先頭から正しい復調動作を行わせることができる。
【図面の簡単な説明】
【図１】本発明の原理および実施の形態を説明するための回路系統図である。
【図２】図１の動作を説明するための波形図である。
【図３】図１の動作を説明するための波形図である。
【符号の説明】
１  ＩＦ ＦＳＫ信号入力端子
２  周波数弁別器
３  アナログコンパレータ
４  基準電圧発生器
５  立ち上がり検出器
６  立ち下がり検出器
７  カウンタ
８  発振器
９  １ビットシフタ
１０  ラッチ回路
１１  ＣＭＰ（ディジタルコンパレータ）
１２  ＣＭＰ（ディジタルコンパレータ）
１３  ＣＭＰ（ディジタルコンパレータ）
１４  ＣＭＰ（ディジタルコンパレータ）
１５  加算器
１６  加算器
１７  加算器
１８  加算器
１９  ＯＲ（オア）回路
２０  ＯＲ（オア）回路
２１  符号発生器
２２  サンプルホールド回路
２３  減算器
２４  フリップフロップ回路
２５  復調出力端子
２６  キャリア検出器
２７  制御信号発生器
２８  ２乗回路
２９  バンドパスフィルタ
３０  移相器
３１  整形回路
３２  ゲート回路
３３  ゲート回路
２４  ＤＰＬＬ（ディジタル位相同期ループ）
【図１】
0003729366.tif 000006
【図２】
0003729366.tif 000007
【図３】
0003729366.tif 000008