(57)【特許請求の範囲】
【請求項１】
１つまたは複数のバンクを含み、各バンクは複数のマイクロセル・アレイを含み、各マイクロセル・アレイはアドレスを有し及びデータをストアするための複数のＤＲＡＭメモリ要素を含み、マイクロセル・アレイのアドレスを用いてアクセスされる、埋込み半導体ダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）メモリ・アーキテクチャであって、
欠陥を有する１つまたは複数のマイクロセル・アレイを置換するために、前記マイクロセル・アレイ・バンクの各々に設けられる、１つまたは複数の冗長マイクロセル・アレイと、
欠陥を有すると前に判定された１つまたは複数のマイクロセル・アレイを、１つまたは複数の冗長マイクロセル・アレイにマッピングする機構と、
欠陥を有すると判定されたマイクロセル・アレイに対するアクセスである場合に、前記マッピングされた冗長マイクロセル・アレイに対してアクセスする、論理回路と
を含むマイクロセル・アレイ冗長性システム。
【請求項２】
前記マッピング機構が、対応する欠陥を有するマイクロセル・アレイのアドレスに基づいて良好な冗長メモリ・セルを関連付けるルックアップ・テーブルを含む、請求項１に記載のマイクロセル・アレイ冗長性システム。
【請求項３】
前記論理回路が、比較器機構を含み、前記比較器機構が、現在の読取動作または書込動作の対象であるターゲット・マイクロセル・アレイ位置の入力アドレスを、欠陥を有するマイクロセル・アレイのアドレスのリストと比較し、欠陥を有する場合に、前記ターゲット・マイクロセル・アレイにマッピングされた冗長マイクロセル・アレイに対応するアドレスでの前記読取動作または書込動作を可能にする、請求項１または２に記載のマイクロセル・アレイ冗長性システム。
【請求項４】
前記マッピング機構が、前記現在の入力アドレス・アレイに関連する元のマイクロセルが欠陥を有するかどうかを示すビット・フラグを実施し、前記論理回路が、前記ビット・フラグの状況を判定し、前記ビット・フラグが欠陥なしを示す時に、データ読取動作に関して前記元のマイクロセル・アレイ内のデータのアクセスを可能にする、請求項３に記載のマイクロセル・アレイ冗長性システム。
【請求項５】
「ｎ」個の複数のマイクロセル・アレイと、「ｍ」個の複数の冗長マイクロセル・アレイとを含み、ｎ＞ｍである、請求項１に記載のマイクロセル・アレイ冗長性システム。
【請求項６】
ｎ／ｍの比が、１０から２０の範囲である、請求項５に記載のマイクロセル・アレイ冗長性システム。
【請求項７】
各前記マイクロセル・メモリ・アレイが、複数のワード線および複数のビット線から形成される、請求項１〜６のいずれか１項に記載のマイクロセル・アレイ冗長性システム。
【請求項８】
前記ワード線の数が、約６４から５１２の範囲であり、前記ビット線の数が、約６４から５１２の範囲である、請求項７に記載のマイクロセル・アレイ冗長性システム。
【請求項９】
前記「ｎ」個の複数のマイクロセル・アレイが、アレイの１つまたは複数のバンクとして編成され、各バンクが、それに関連する１つまたは複数の冗長マイクロセル・アレイを有する、請求項５に記載のマイクロセル・アレイ冗長性システム。
【請求項１０】
前記ルックアップ・テーブルが、ヒューズ・バンク構造として実施される、請求項２に記載のマイクロセル・アレイ冗長性システム。
【請求項１１】
前記ｅＤＲＡＭメモリが、ＳＲＡＭキャッシュ・インターフェースを有する高帯域幅キャッシュ・メモリである、請求項１〜１０のいずれか１項に記載のマイクロセル・アレイ冗長性システム。
【請求項１２】
１つまたは複数のバンクを含み、各バンクは複数のマイクロセル・アレイを含み、各マイクロセル・アレイはアドレスを有し及びデータをストアするための複数のＤＲＡＭメモリ要素を含み、マイクロセル・アレイのアドレスを用いてアクセスされる、埋込み半導体ダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）で、前記ｅＤＲＡＭの欠陥を修正するために冗長性を実施する方法であって、
ａ）欠陥を有する１つまたは複数のマイクロセル・アレイを置換するための、１つまたは複数の冗長マイクロセルを、マイクロセル・アレイのバンクに設けるステップと、
ｂ）欠陥を有すると前に判定されたマイクロセル・アレイとの置換冗長マイクロセル・アレイのマッピングを提供するステップと、
ｃ）欠陥を有すると判定されたマイクロセル・アレイに対するアクセスである場合に、前記マッピングされた冗長マイクロセル・アレイに対してアクセスするステップと
を含む冗長性を実施する方法。
【請求項１３】
前記ステップｃ）が、
現在のデータ読取動作またはデータ書込動作の対象のターゲットｅＤＲＡＭ位置の入力アドレスを、欠陥を有するマイクロセル・アレイに対応するアドレスのリストと比較するステップと、
前記入力アドレスと一致するアドレスを有する欠陥を有するターゲット・マイクロセル・アレイに関連する冗長マイクロセル・アレイに対応する前記アドレス位置を判定するステップと
を含む、請求項１２に記載の冗長性を実施する方法。
【請求項１４】
前記マッピングするステップｂ）が、現在の入力アドレス・アレイに関連する元のマイクロセル・アレイが欠陥を有するかどうかを示すビット・フラグを実施するステップを含み、前記比較するステップが、さらに、
前記ビット・フラグの状況を判定するステップと、
前記ビット・フラグが、欠陥なしを示す時に、データ読取動作に関して前記元のマイクロセル・アレイのデータにアクセスするステップと
を含む、請求項１３に記載の冗長性を実施する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、全般的にはダイナミック・ランダム・アクセス・メモリの構造およびシステムに関し、具体的には、マイクロセル冗長方式を含む埋込みＤＲＡＭ（ｅＤＲＡＭ）マイクロセル・アレイ・アーキテクチャに関する。
【０００２】
【従来の技術】
高データ帯域幅と広い内部バス幅を有する埋込みＤＲＡＭが、従来のＳＲＡＭキャッシュに代わるＬ２（レベル２）キャッシュ用に提案されてきた。各ＤＲＡＭメモリ・セルは、１つのトランジスタと１つのキャパシタによって形成されるので、ＤＲＡＭキャッシュの物理サイズは、同一密度の６トランジスタＳＲＡＭの物理サイズよりかなり小さい。性能要件を満たすために、Ｌ２キャッシュ用ＤＲＡＭは、複数のブロック（本明細書ではマイクロセルと呼称する）からなる。１ブロックは、複数のワード線（通常は６４本から１２８本）および複数のビット線（通常は６４本から１２８本）の対によって形成される小さいＤＲＡＭアレイ・ユニットである。マイクロセルのサイズは、通常の独立型ＤＲＡＭのブロックよりはるかに小さい（たとえば、１６倍から２５６倍）。通常、ｅＤＲＡＭのバンクの１つのマイクロセルだけが、活動化される。時には、異なるバンクのマイクロセルに、同時にアクセスすることができる。そのようなｅＤＲＡＭの読取速度および書込速度は、非常に軽いワード線およびビット線の負荷に起因して、非常に高速になる可能性がある。
【０００３】
キャッシュ用の大きいＤＲＡＭキャッシュ・サイズを効率的に使用するために、ｅＤＲＡＭマイクロセルのサイズとほぼ同一のサイズの小さいＳＲＡＭアレイが使用される。ＳＲＡＭは、ｅＤＲＡＭと要求元プロセッサの間に配置されるキャッシュ・インターフェースとして提供される。広い内部バス（６４から１０２４）が、ｅＤＲＡＭ、ＳＲＡＭ、およびプロセッサの間のデータ転送用に設けられる。具体的に言うと、ｅＤＲＡＭのマイクロセルのワード線のセルに存在するデータは、対応する二次センス増幅器に送られる前に読み取られ、一次センス増幅器のグループで増幅される。これらのデータは、その後、ＳＲＡＭに送られ、同一のワード線位置のセルに保管される。それと同時に、ＴＡＧメモリに、データがキャッシュ内にあるマイクロセルのアドレスが記録される。データは、最終的に、要求元プロセッサに転送される。通常、高帯域幅ｅＤＲＡＭ構成のためには、カラム・アドレスもカラム・デコードも不要である。
【０００４】
高帯域幅設計の１つの課題は、欠陥を有する要素を修正するための効率的なロウおよびカラムの冗長性方式を提供することが困難であることである。これは、カラム冗長性について特に困難である。というのは、既存の手法のほとんどが、修復について障害を発生したカラム要素を示すためにカラム・アドレスを必要とするからである。従来のＤＲＡＭアレイでは、ビット線対が、カラム・アドレスによって階層的にグループ化される。毎回、ビット線対のグループからの１つのデータだけが、ローカルおよびグローバルのデータ線を介する外への転送のために選択される。したがって、通常のＤＲＡＭ用のほとんどの一般的な冗長性手法は、提供されるカラム・アドレスを使用して、ビット線のグループ全体について修復を提供することである。しかし、高帯域幅ｅＤＲＡＭの場合、ビット線のすべての対からのデータを、すべて送出しなければならない。代替案では、ｅＤＲＡＭからのすべてのデータ線を、同時にＳＲＡＭに供給し、その後、ＳＲＡＭからのすべてのデータ線を、プロセッサに供給する。そのような１対１直接配線では、そのいずれかに障害が発生し、冗長性が提供されていない場合に、チップを破棄しなければならない。冗長性ビット線が設けられる場合には、障害を発生したビット線を正しく置換し、再ルーティングし、したがってデータが正しい順序で保たれるようにすることが、簡単でない。カラム・アドレスが使用可能でない時には、特に困難である。
【０００５】
高データ帯域幅埋込みＤＲＡＭの欠陥を有するメモリ・アレイを修復するための、マイクロセル冗長性方式を提供することが非常に望ましい。
【０００６】
さらに、マイクロセル・アレイ自体が冗長性置換のための単位として使用される、マイクロセル冗長性置換方式を含むマイクロセル・アレイｅＤＲＡＭアーキテクチャを提供することが、非常に望ましい。すなわち、ｅＤＲＡＭのワード線、ビット線、またはセルのいずれかが欠陥を有することがわかった場合に、マイクロセル全体が置換される。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、高データ帯域幅埋込みＤＲＡＭの欠陥を有するメモリ・アレイを修復するためのマイクロセル冗長性方式を提供することである。
【０００８】
本発明のもう１つの目的は、マイクロセル・アレイ自体が冗長性置換の単位として使用される、マイクロセル冗長性置換方式を含むマイクロセル・アレイｅＤＲＡＭアーキテクチャを提供することである。
【０００９】
本発明のもう１つの目的は、柔軟性があり信頼性があるｅＤＲＡＭアレイ修復のためのマイクロセル冗長性アーキテクチャを提供することである。
【００１０】
本発明のもう１つの目的は、マイクロセル冗長性要素を効果的にテストするシステムおよび方法を提供することである。
【００１１】
【課題を解決するための手段】
本発明の原理によれば、マイクロセル・アレイの１つまたは複数のバンクを含み、各マイクロセルに、データをストアするための複数のＤＲＡＭメモリ要素が含まれる、埋込み半導体ダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）メモリ・アーキテクチャについて、複数の冗長マイクロセル・アレイであって、複数の冗長マイクロセルの１つまたは複数が、マイクロセル・アレイ・バンクに関連する、複数の冗長マイクロセル・アレイと、欠陥を有すると前に判定されたｅＤＲＡＭマイクロセル・アレイを、データをストアするための置換アレイとして実施された対応する良好な冗長マイクロセル・アレイにマッピングする機構と、データ読取動作およびデータ書込動作を容易にする論理回路であって、論理回路が、欠陥を有すると判定されたマイクロセル・アレイに関連する置換冗長マイクロセル・アレイへの読取アクセスおよび書き込みアクセスを可能にするためにマッピング機構を実施する、論理回路とを含むマイクロセル・アレイ冗長性システムが提供される。
【００１２】
マイクロセル冗長性システムは、ＳＲＡＭキャッシュ・インターフェースを有する埋込みＤＲＡＭキャッシュ用に実施することができる。メモリ・アレイ・バンクごとに、少なくとも１つのマイクロセルが、バンク内の欠陥を有するマイクロセルを置換するための冗長性として用意される。アレイ・テストの後に、バンク内の欠陥を有するマイクロセルが、そのバンク用の冗長性マイクロセルと置換される。ルックアップ・テーブルが、たとえばヒューズ・バンクによって、確立され、実施され、このテーブルに各冗長マイクロセル・アドレスとそれに対応する修復されたマイクロセル・アドレスが記録される。マイクロセル冗長性の２つの実施形態が提案され、好ましい実施形態では、同時複数バンク動作を可能にするために、冗長マイクロセルを、同一バンク内の欠陥を有するマイクロセルの置換だけに制限する。ｅＤＲＡＭからデータを読み取る時またはｅＤＲＡＭにデータを書き込む時には、マイクロセル・アレイ・アドレスを検査して、それが元のマイクロセルか冗長マイクロセルかを判定しなければならない。
【００１３】
本発明のマイクロセル冗長性方式は、高性能高帯域幅ｅＤＲＡＭ応用例のための柔軟性があり信頼性がある方法を提供する。
【００１４】
本発明の装置および方法のさらなる特徴、態様、および長所は、以下の説明、請求項、および添付図面に関してよりよく理解される。
【００１５】
【発明の実施の形態】
前に述べ、図１に示されているように、埋込みＤＲＡＭ（ｅＤＲＡＭ）６０には、通常は、ＭＣＡ１、ＭＣＡ２、ＭＣＡ３などとして示された複数のマイクロセルを含むＤＲＡＭアレイが含まれる。各マイクロセルには、小さいアレイ・ユニットが含まれ、そのサイズは、独立型ＤＲＡＭのサイズと比較して非常に小さい。したがって、たとえばロウ冗長性およびカラム冗長性などの従来の冗長性方式を使用することは、効率を低下させる。そうではなく、本発明によれば、マイクロセル自体が、冗長性置換の単位として使用される。したがって、ワード線、ビット線、またはセルに欠陥があることがわかった場合に、マイクロセル全体が置換される。マイクロセルは、そのように小さいアレイなので、欠陥を有する要素を有する確率は、独立型ＤＲＡＭよりはるかに低い。したがって、各マイクロセルに冗長性として使用される余分のロウおよびカラムを設けることは、多すぎるか修復に十分でないのいずれかになる可能性があるので、効率的でない。たとえば、クラスタ型の欠陥が発生する場合には、修復用に設けられる冗長性要素の数が不十分になる可能性がある。しかし、スキャッタ型の欠陥がある場合には、マイクロセルごとに設けられる冗長性が、未使用のまま残され、したがって無駄になる可能性がある。
【００１６】
図１には、特に、本発明によるマイクロセル冗長性を有する簡略化されたマイクロセル式のｅＤＲＡＭ６０のアーキテクチャが示されている。図１からわかるように、ｅＤＲＡＭアーキテクチャには、複数のスタック式マイクロセル・ユニットＭＣＡ１、ＭＣＡ２、ＭＣＡ３などが含まれ、各ユニットに、アレイと第１センス・アンプ・ブロック（図示せず）が含まれる。マイクロセル・ユニットは、各バンクに二次センス増幅器・ブロック６５が含まれる、マイクロセルのバンク６３1、６３2、…、６３nを定義する一連のカラムとして編成されることが好ましい。本発明によれば、アレイ内のマイクロセル・ユニットの各々のバンク６３1、６３2、…、６３nごとに、少なくとも１つの冗長マイクロセル・ユニットＭＣＲＡ１、ＭＣＲＡ２、…、ＭＣＲＡｎが設けられる。この場合に、冗長マイクロセル・ユニットＭＣＲＡ１は、複数のマイクロセル、たとえば、実施される製造プロセスに応じて８個から６４個のマイクロセルを有する第１のバンク６３1の冗長要素として使用される。
【００１７】
ｅＤＲＡＭアレイに対する読取動作または書込動作について、ロウ・アドレス・ビット・フィールド（ＲＡ）１５およびブロック・アドレス・ビット・フィールド（またはマイクロ・セル・アドレス、ＭＣＡ）１６を含む入力アドレス１０が、まず、アドレス・バッファ・レジスタ１８に受け取られる。ロウ・アドレスＲＡは、ロウ・デコーダ１７を介してＴＡＧメモリ１９をデコードするのに使用される。ロウが選択された後に、ＴＡＧ内の有効ビットが検査される。ロウ・デコーダ１７が、たとえば、有効ビットにハイがセットされている（またはＶ＝１）と判定する場合に、これは、ＳＲＡＭキャッシュ内の対応するロウが、有効なデータのセットをストアされていることを示す。図１からわかるように、ロウ・デコーダ１７は、ＴＡＧ１９から、この有効なデータが発したマイクロセル・アドレス２１を判定する。そうではなく、たとえば、有効ビットにロウがセットされている（またはＶ＝０）場合には、これが、その特定のロウに対応するＳＲＡＭに有効なデータがストアされていないことを示す。
【００１８】
図１からわかるように、マルチプレクサ・デバイス２５が、入力アドレス１０のＲＡ１５およびＭＣＡブロック・アドレス・ビット・フィールド１６とＴＡＧ（ＭＣＡ  ＴＡＧ）１９のマイクロセル・アドレス２１を、一致が存在するかどうかを判定するために比較器デバイス３０に伝える。入力アドレスとＴＡＧアドレスが一致すると判定される場合には、これが、ターゲットのデータがキャッシュにストアされていることを示す。それに応答して、入力アドレス１０のロウ・アドレスＲＡ３３を使用して、ロウ・デコーダ要素３６を介してＳＲＡＭキャッシュ８０のロウが選択される。その一方で、入力アドレスとＴＡＧアドレスが一致しない場合、またはＴＡＧ１９の有効ビットにロウがセットされている、すなわち、Ｖ＝０である場合には、データがＳＲＡＭにないことを示す「ミス」信号“ＮＯ”が生成される。各動作は、読取であれ書込であれ、ｅＤＲＡＭ６０の特定のロウおよびマイクロセルに向けられなければならないことを理解されたい。正しいマイクロセル位置は、ここではＭＣＡによって決定され、もしくは、本明細書で詳細に説明するように、ヒューズ・バンク２０から生成されるＭＣＲＡnから決定される。
【００１９】
さらに具体的に言うと、図１に示され、図２および３に関して本明細書で詳細に説明するように、入力アドレス１０からのＭＣＡ１６が、ヒューズ・バンク２０にストアされたＭＣＡアドレスのそれぞれとの比較のために、比較器デバイス５０に入力される。ヒューズ・バンク２０に、各ＭＣＲＡ６１および対応するＭＣＡnを含むルックアップ・テーブルを定義するヒューズ・プログラマブル・アレイが含まれることが好ましい。アレイのテスト中に、マイクロセルの内部の要素が、欠陥があると判断される場合に、置換用の冗長マイクロセル・ユニットを割り当てられる。その瞬間に、マイクロセル（ＭＣＡ）アドレスおよび冗長マイクロセル（ＭＣＲＡ）アドレス３２が、対としてヒューズ・バンク２０にプログラムされる。さらに、「Ｖ」として示される有効ビット３１に、ハイがセットされ（たとえばＶ＝１）、冗長要素が使用されていることが示される。ヒューズ・ラッチ回路ならびに比較方法の例が、本明細書に完全に示されたかのように参照によってその内容および開示を組み込まれる、本願の所有者が所有する米国特許第５６９１９４６号明細書に記載されている。比較器デバイス５０によって、ＭＣＡアドレス１６に関する対応するＭＣＲＡ一致が存在すると判定される時には、冗長マイクロセル・アドレス５２が読み取られ、ｅＤＲＡＭアレイ内のマイクロセルを突き止めるのに使用される。しかし、一致が検出されないか、有効ビットに「ロウ」がセットされ、有効なデータがないことが示される場合には、入力アドレスからの元のＭＣＡアドレス５１が、ｅＤＲＡＭのデコードに使用される。
【００２０】
図２に、本発明によるマイクロセル・ブロック冗長性方式２００の第１の実施形態を示す。この第１の実施形態では、たとえば、２つの冗長マイクロセル・ユニット（ＭＣＲＡ１およびＭＣＲＡ２）２１０が、２つのカラムに配置された１６個のマイクロセル（ＭＣＡ１からＭＣＡ１６）を含むバンク２２０内に設けられる。例として図２に示されているように、冗長マイクロセル・ユニットＭＣＲＡ２は、欠陥を有するマイクロセルＭＣＡ１２  ２７０と置換するのに使用され、その置換が、矢印２４０によって示されている。同様に、例として図示されているように、冗長マイクロセル・ユニットＭＣＲＡ３が、ＭＣＡ２３と置換され、冗長マイクロセル・ユニットＭＣＲＡ４が、ＭＣＡ２５と置換され、矢印２５０によって示されるように、冗長マイクロセル・ユニットＭＣＲＡ８が、ＭＣＡ５５と置換される。この第１の実施形態では、冗長マイクロセルが、それ自体のバンク内の欠陥を有するマイクロセルだけを置換することができる。その理由は、時々、複数のバンクがアクティブにされる場合があるが、クロスバンク置換が、そのような動作を妨げるからである。
【００２１】
図３に、本発明によるマイクロセル・ブロック冗長性方式３００の第２の実施形態を示す。この第２の実施形態では、たとえば、１バンク内のすべてのマイクロセルが、１つのカラム３４０内で形成されるが、複数の冗長マイクロセル（ＭＣＲＡn）３２０を、バンクごとに設けることができる。たとえば、図３に示されているように、冗長マイクロセルＭＣＲＡ１が、マイクロセルＭＣＡ３の置換に使用され３１０、冗長マイクロセルＭＣＲＡ１が、マイクロセルＭＣＡ７の置換に使用される３１５。この実施形態では、２ロウの冗長マイクロセル３２０が、ｅＤＲＡＭアレイ３５０の対応するカラム３４０の置換に使用される。ＳＳＡ１からＳＳＡ８を含む二次センス増幅器・グループが、ｅＤＲＡＭアレイ３５０の最下部に配置されて図示されている。
【００２２】
図４に、図２に示された第１の実施形態によるマイクロセル・ブロック冗長性方式２００に対応する例のヒューズ・バンク２０を示す。図４からわかるように、ヒューズ・バンク２０には、各冗長性マイクロセル・アドレス２８２および対応する置換されたマイクロセルのアドレス２８４を示すルックアップ・テーブルが含まれる。図４のヒューズ・バンク２０によるルックアップ・テーブルを確立する他のタイプのプログラム可能な手段を実施することが、当業者の範囲内であることを理解されたい。たとえば、小さいフラッシュ・メモリ・アレイまたはマスク・プログラマブル読取専用メモリのすべてを、同一の目的に使用することができる。
【００２３】
さらに、従来のＢＩＳＴ（組込み自己検査）方法を、たとえば、通常のマイクロセルと冗長マイクロセルの両方を含めて、セル１つずつの順次式の、マイクロセルのアレイ・テストに適用できることが企図されている。ＢＩＳＴ技法は、参考文献、Ｎ．サカシタ（N. Sakashita）著、表題「A 1.6 GB/sec Data Rate 1 GB Synchronous DRAM with Hierarchical Square-Shaped Memory Block and Distributed Bank Architecture」、I.E.E.E. Journal of Solid State Circuits, Vol. 31, No. 11、１９９６年１１月、PP. 1645-1655、およびドライベルビス（J. Dreibelbis）著、表題「Processor-Based Built-In Self Test for 埋込みＤＲＡＭ」、I.E.E.E. Journal of Solid State Circuits, Vol. 33, No. 11、１９９８年１１月、pp. 1731-1739に記載されており、このそれぞれの内容および開示が、本明細書に完全に示されたかのように参照によって組み込まれる。欠陥があるとわかったマイクロセル内のすべての要素が、ワード線、ビット線、または単一セルのどれであるかに無関係に、そのセルが欠陥としてマークされる。テストが終了した後に、図４に示されたものなどの対応するヒューズ・バンクが、マイクロセル置換情報を用いてプログラムされる。パワーオン中に、ヒューズ・ラッチ回路（図示せず）が、セットされ、アドレス比較の準備ができる。以下の例では、冗長セルＭＣＲＡ１が使用されず、冗長セルＭＣＲＡ２が普通のセルＭＣＡ１２の置換に使用され、冗長セルＭＣＲＡ３が普通のセルＭＣＡ２３の置換に使用され、以下、図４の通りである。この例によれば、比較は、８つの有効なＭＣＡアドレスのうちの５つが入力ＭＣＡアドレスと比較される形で実行される。それらのいずれかが一致する場合に、選択されたＭＣＡが、欠陥を有するＭＣＡであり、テーブルからの対応する冗長性ＭＣＲＡアドレスが、ｅＤＲＡＭのデコードに使用される。したがって、マイクロセル冗長性のテスト・アルゴリズムは、比較的単純であり、実施が簡単である。
【００２４】
図５は、本発明によるマイクロセル冗長性を実施するｅＤＲＡＭ６０の読取動作を示す流れ図４００である。最初のステップ４０２に示されているように、読取コマンドが発行される時に、必ず、ロウ・アドレス・フィールド（ＲＡ）およびマイクロセル・アドレス・フィールド（ＭＣＡ）の両方を含む入力アドレスが、プロセッサによって供給される。ステップ４０５に示されているように、ストアされたＴＡＧ情報から、ロウ・アドレス（ＲＡ）情報を使用して、ＳＲＡＭにストアされたデータのマイクロセル・アドレスを見つける。次に、ステップ４０８で、入力アドレスからのＭＣＡをＴＡＧにストアされたＭＣＡと比較する。ＭＣＡの入力アドレスが、ＴＡＧにストアされたＭＣＡと同一または一致すると判定される場合には、ステップ４１１および４１２に示されているように、ＲＡを使用して、キャッシュ内のロウを選択し、データを読み取り、キャッシュ・プロセッサに転送する。その一方で、入力アドレスからのＭＣＡとＴＡＧにストアされたＭＣＡが一致しない場合には、データが、ＳＲＡＭキャッシュ内に存在せず、ｅＤＲＡＭから読み取られなければならない。したがって、ステップ４１４に示されているように、ＲＡとＭＣＡを使用して、ｅＤＲＡＭをデコードし、正しいデータが存在するブロックのロウを得る。その結果、ステップ４１７に示されているように、ヒューズ・バンク構造（図４）が、対応するＭＣＡについてＭＣＲＡおよびＶの情報が存在する場所を判定するために実施される。すなわち、ステップ４２０で、入力アドレスに対応するＭＣＡが、欠陥を有するアレイであるか否かが、ヒューズ・バンク比較構造（図１）によって決定されるＭＣＡ／ＭＣＲＡ一致によって判定される。ステップ４２０で、たとえばＶ＝０であると判定される場合に、ＭＣＡは、元のマイクロセルであり、ステップ４２３および４２５に示されているように、ｅＤＲＡＭからのデータが、冗長ブロックに行かずに直接にＳＲＡＭに転送される。しかし、ステップ４２０で、Ｖ＝１であると判定される場合には、ｅＤＲＡＭの元のマイクロセルが、欠陥を有するマイクロセルであり、ステップ４２７に示されているように、冗長マイクロセル（ＭＣＲＡ）によって置換されている。その結果、冗長マイクロセルのアドレスが、ヒューズ・バンクから取り出され、ステップ４２５でデータが正しく転送される。
【００２５】
図６は、本発明によるマイクロセル冗長性を実施するｅＤＲＡＭ６０の書込動作を示す流れ図５００である。図６に示されているように、ステップ５０３で、ＲＡとＭＣＡの両方を含む入力アドレスと、対応する書き込まれるデータの両方が、プロセッサによって供給される。その後、ステップ５０６および５０９で、ＴＡＧのアドレスＲＡからのＭＣＡに対する入力アドレスからのＭＣＡの比較を行って、キャッシュ・ヒットまたはキャッシュ・ミスのどちらがあるかを判断する。ステップ５０９の判定で、キャッシュ・ヒットが発生する場合には、ステップ５１２で、入力アドレスからのＲＡを使用してＳＲＡＭキャッシュにデータを書き込む。ステップ５０９で、キャッシュ・ミスが発生すると判定される場合には、ステップ５２９に示されているように、入力データを、まず、バッファ・レジスタ（図示せず）にパーキング（park）する。この時点で、新しいデータをキャッシュ内の同一のロウ位置にストアする前に、キャッシュ内の古いデータを「リタイヤ（retire）」させるか、ｅＤＲＡＭに書き戻さなければならない。これを達成するために、ステップ５１５に示されているように、ＴＡＧからのＭＣＡを使用して、ヒューズ・バンクを使用して対応するＭＣＲＡがあるかどうかを検査する。ステップ５２０で、たとえばＶ＝０であると判定される場合には、これは、そのマイクロセルについて冗長マイクロセルが使用されていないことを示す。したがって、ステップ５２３および５２５で実行されるように、アドレスＲＡおよびＴＡＧからのＭＲＡを使用して、古いデータをキャッシュのＲＡ位置からｅＤＲＡＭに書き戻す。しかし、ステップ５２０で、Ｖ＝１と判定される場合には、古いデータのマイクロセルが、実際には冗長マイクロセルであり、ステップ５２７に示されているように、冗長マイクロセル（ＭＣＲＡ）アドレスが、ｅＤＲＡＭへのデータの書き戻しに使用される。言い換えると、ステップ５２５で、キャッシュ内の古いデータが、冗長マイクロセルに書き戻される。キャッシュ内の古いデータが「リタイヤ」された後に、ステップ５３０に示されるように、新しいデータがバッファからキャッシュに書き込まれ、ＴＡＧ内の情報が更新される。
【００２６】
本発明を、その例示的実施形態および好ましい実施形態に関して図示し、説明してきたが、形態および詳細における前述および他の変更を、本発明の趣旨および範囲から逸脱せずに行うことができることを当業者は諒解するであろう。本発明の趣旨および範囲は、請求項の範囲のみによって制限される。
【００２７】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００２８】
（１）マイクロセル・アレイの１つまたは複数のバンクを含み、各マイクロセルに、データをストアするための複数のＤＲＡＭメモリ要素が含まれる、埋込み半導体ダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）メモリ・アーキテクチャにおいて、
複数の冗長マイクロセル・アレイであって、前記複数の冗長マイクロセルの１つまたは複数が、マイクロセル・アレイ・バンクに関連する、複数の冗長マイクロセル・アレイと、
欠陥を有すると前に判定されたｅＤＲＡＭマイクロセル・アレイを、データをストアするための置換アレイとして実施された対応する良好な冗長マイクロセル・アレイにマッピングする機構と、
データ読取動作およびデータ書込動作を容易にする論理回路であって、前記論理回路が、欠陥を有すると判定されたマイクロセル・アレイに関連する置換冗長マイクロセル・アレイへの読取アクセスおよび書き込みアクセスを可能にするために前記マッピング機構を実施する論理回路と
を含むマイクロセル・アレイ冗長性システム。
（２）前記マッピング機構が、対応する欠陥を有するマイクロセル・アレイのアドレスに基づいて良好な冗長メモリ・セルを関連付けるルックアップ・テーブルを含む、上記（１）に記載のマイクロセル・アレイ冗長性システム。
（３）前記論理回路が、比較器機構を含み、前記比較器機構が、現在の読取動作または書込動作の対象であるターゲット・マイクロセル・アレイ位置の入力アドレスを、欠陥を有するマイクロセル・アレイのアドレスのリストと比較し、欠陥を有する場合に、前記ターゲット・マイクロセル・アレイにマッピングされた冗長マイクロセル・アレイに対応するアドレスでの前記読取動作または書込動作を可能にする、上記（１）に記載のマイクロセル・アレイ冗長性システム。
（４）前記マッピング機構が、前記現在の入力アドレス・アレイに関連する元のマイクロセルが欠陥を有するかどうかを示すビット・フラグを実施し、前記論理回路が、前記ビット・フラグの状況を判定し、前記ビット・フラグが欠陥なしを示す時に、データ読取動作に関して前記元のマイクロセル・アレイ内のデータのアクセスを可能にする、上記（３）に記載のマイクロセル・アレイ冗長性システム。
（５）「ｎ」個の複数のマイクロセル・アレイと、「ｍ」個の複数の冗長マイクロセル・アレイとを含み、ｎ＞ｍである、上記（１）に記載のマイクロセル・アレイ冗長性システム。
（６）ｎ／ｍの比が、約１０から２０の範囲である、上記（５）に記載のマイクロセル・アレイ冗長性システム。
（７）各前記マイクロセル・メモリ・アレイが、複数のワード線および複数のビット線から形成される、上記（１）に記載のマイクロセル・アレイ冗長性システム。
（８）前記ワード線の数が、約６４から５１２の範囲であり、前記ビット線の数が、約６４から５１２の範囲である、上記（７）に記載のマイクロセル・アレイ冗長性システム。
（９）前記「ｎ」個の複数のマイクロセル・アレイが、アレイの１つまたは複数のバンクとして編成され、各バンクが、それに関連する１つまたは複数の冗長マイクロセル・アレイを有する、上記（１）に記載のマイクロセル・アレイ冗長性システム。
（１０）前記ルックアップ・テーブルが、ヒューズ・バンク構造として実施される、上記（１）に記載のマイクロセル・アレイ冗長性システム。
（１１）前記ｅＤＲＡＭメモリが、ＳＲＡＭキャッシュ・インターフェースを有する高帯域幅キャッシュ・メモリである、上記（１）に記載のマイクロセル・アレイ冗長性システム。
（１２）マイクロセル・アレイの１つまたは複数のバンクを含み、各マイクロセル・アレイに、データをストアするための複数のＤＲＡＭメモリ要素が含まれる、埋込み半導体ダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）で冗長性を実施する方法であって、
ａ）複数の冗長マイクロセル・アレイを設けるステップであって、前記複数の冗長マイクロセルが、マイクロセル・アレイのバンクに関連するステップと、
ｂ）欠陥を有すると前に判定されたマイクロセル・アレイとの置換冗長マイクロセル・アレイのマッピングを提供するステップと、
ｃ）欠陥を有すると判定されたターゲット・マイクロセル・アレイでのデータ読取動作またはデータ書込動作を、前記欠陥を有するターゲット・マイクロセル・アレイに関連する冗長マイクロセル・アレイに対応するアドレス位置で実行できるようにするステップと
を含む冗長性を実施する方法。
（１３）前記できるようにするステップｃ）が、
現在のデータ読取動作またはデータ書込動作の対象のターゲットｅＤＲＡＭ位置の入力アドレスを、欠陥を有するマイクロセル・アレイに対応するアドレスのリストと比較するステップと、
前記入力アドレスと一致するアドレスを有する欠陥を有するターゲット・マイクロセル・アレイに関連する冗長マイクロセル・アレイに対応する前記アドレス位置を判定するステップと
を含む、上記（１２）に記載の冗長性を実施する方法。
（１４）前記マッピングするステップｂ）が、現在の入力アドレス・アレイに関連する元のマイクロセル・アレイが欠陥を有するかどうかを示すビット・フラグを実施するステップを含み、前記比較するステップが、さらに、
前記ビット・フラグの状況を判定するステップと、
前記ビット・フラグが、欠陥なしを示す時に、データ読取動作に関して前記元のマイクロセル・アレイのデータにアクセスするステップと
を含む、上記（１３）に記載の冗長性を実施する方法。
（１５）ＳＲＡＭキャッシュ・インターフェースを有する埋込みＤＲＡＭ（ｅＤＲＡＭ）キャッシュのマイクロセル冗長性方式であって、前記ｅＤＲＡＭキャッシュが、メモリ・アレイ・ユニットの１つまたは複数のバンクを含み、
バンク内の欠陥を有するマイクロセルを置換するための冗長メモリ・アレイ・ユニットとして実施される少なくとも１つのメモリ・アレイ・ユニットと、
欠陥を有すると前に判定されたメモリ・アレイ・ユニットのアドレス位置を、置換として実施された冗長メモリ・アレイ・ユニットの対応するアドレス位置と共に記録する機構と、
マイクロプロセッサ要求に応答して、データが、元のメモリ・アレイ・ユニットおよび対応する冗長メモリ・アレイ・ユニットのどちらに対して読み書きされるかを判定する機構と
を含む埋込みＤＲＡＭ（ｅＤＲＡＭ）キャッシュのマイクロセル冗長性方式。
（１６）さらに、前記キャッシュ内の欠陥を有するメモリ・アレイ・ユニットを判定するアレイ・テスト装置を含む、上記（１５）に記載の埋込みＤＲＡＭ（ｅＤＲＡＭ）キャッシュのマイクロセル冗長性方式。
（１７）前記記録機構が、前記アレイ・テストに応答して、各冗長メモリ・アレイ・ユニット・アドレスおよびそれに対応する欠陥を有するメモリ・アレイ・ユニットを記録するために確立されるルックアップ・テーブルを実施するヒューズ・バンク構造を含む、上記（１６）に記載の埋込みＤＲＡＭ（ｅＤＲＡＭ）キャッシュのマイクロセル冗長性方式。
（１８）冗長メモリ・アレイ・ユニットが、これによってキャッシュ読取動作およびキャッシュ書込動作に関する同時複数バンク動作を可能にするために、同一バンク内の欠陥を有するメモリ・アレイ・ユニットを置換する、上記（１６）に記載の埋込みＤＲＡＭ（ｅＤＲＡＭ）キャッシュのマイクロセル冗長性方式。
【図面の簡単な説明】
【図１】本発明によるマイクロセル冗長性を有する、単純化されたマイクロセルｅＤＲＡＭアーキテクチャを示す図である。
【図２】本発明によるマイクロセル・ブロック冗長性方式２００の第１の実施形態を示す図である。
【図３】本発明によるマイクロセル・ブロック冗長性方式３００の第２の実施形態を示す図である。
【図４】図２に示された第１の実施形態によるマイクロセル・ブロック冗長性方式２００に対応する例のヒューズ・バンク２０を示す図である。
【図５】本発明によるマイクロセル冗長性を実施するｅＤＲＡＭ６０の読取動作を示す流れ図４００である。
【図６】本発明によるマイクロセル冗長性を実施するｅＤＲＡＭ６０の書込動作を示す流れ図５００である。
【符号の説明】
１０  入力アドレス
１５  ロウ・アドレス・ビット・フィールド（ＲＡ）
１６  ブロック・アドレス・ビット・フィールド（またはマイクロ・セル・アドレス、ＭＣＡ）
１７  ロウ・デコーダ
１８  アドレス・バッファ・レジスタ
１９  ＴＡＧメモリ
２０  ヒューズ・バンク
２１  マイクロセル・アドレス
２５  マルチプレクサ・デバイス
３０  比較器デバイス
３１  有効ビット
３２  冗長マイクロセル（ＭＣＲＡ）アドレス
３３  ロウ・アドレス（ＲＡ）
３６  ロウ・デコーダ要素
５０  比較器デバイス
５１  元のＭＣＡアドレス
５２  冗長マイクロセル・アドレス
６０  ｅＤＲＡＭ
６１  ＭＣＲＡ
６３1  バンク
６３2  バンク
６３n  バンク
６５  二次センス増幅器・ブロック
８０  ＳＲＡＭキャッシュ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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