(57)【特許請求の範囲】
【請求項１】
メモリチップ（３０）と少なくとも１つの制御ユニット（５、１０、２０）との間でデータを伝送するためのデータ線路（１５、２５、３５）を有するメモリシステムにおいて、
該メモリシステムは少なくとも１つの中央制御ユニット（５）及び少なくとも１つのグループ制御ユニット（１０）を有し、
該グループ制御ユニット（１０）は、前記中央制御ユニット（５）に前記グループ制御ユニット（１０）を接続するための少なくとも１つの第１のデータ線路（１５）を有し、さらに前記グループ制御ユニット（１０）に前記メモリチップ（３０）のグループを接続するための第２のデータ線路（２５）を有し、
該第２のデータ線路（２５）は少なくとも１つの部分グループ制御ユニット（２０）に接続されており、
前記メモリチップ（３０）の接続は前記中央制御ユニット（５）、前記第１のデータ線路（１５）、前記グループ制御ユニット（１０）、前記第２のデータ線路（２５）、前記部分グループ制御ユニット（２０）及び第３のデータ線路（３５）を介して行われており、
該第３のデータ線路（３５）は前記メモリチップ（３０）を前記部分グループ制御ユニット（２０）に接続し、
前記中央制御ユニット、前記グループ制御ユニット及び前記部分グループ制御ユニットは前記メモリチップ（３０）をアドレス指定し、制御するように構成されており、指定されたアドレスに依存して前記メモリチップ（３０）へのデータパスをアクティブに選択するようにアドレス指定を制御することを特徴とする、メモリチップ（３０）と少なくとも１つの制御ユニット（５、１０、２０）との間でデータを伝送するためのデータ線路（１５、２５、３５）を有するメモリシステム。
【請求項２】
複数の第３のデータ線路（３５）は部分グループ制御ユニット（２０）によって電気的に互いに分離されていることを特徴とする、請求項１記載のメモリシステム。
【請求項３】
複数の第３のデータ線路（３５）は部分グループ制御ユニット（２０）から星形に出ていることを特徴とする、請求項２記載のメモリシステム。
【請求項４】
複数の第２のデータ線路（２５）はグループ制御ユニット（１０）によって電気的に互いに分離されていることを特徴とする、請求項１〜３のうちの１項記載のメモリシステム。
【請求項５】
複数の第２のデータ線路（２５）はグループ制御ユニット（１０）から星形に出ていることを特徴とする、請求項１〜４のうちの１項記載のメモリシステム。
【請求項６】
メモリシステムは複数の第１のデータ線路（１５）を有し、該さらに該複数の第１のデータ線路（１５）はグループ制御ユニット（１０）によって電気的に互いに分離されており、１つの第１のデータ線路（１５）はｘビットのデータ幅を有することを特徴とする請求項１〜５のうちの１項記載のメモリシステム。
【請求項７】
複数の第１のデータ線路（１５）は中央制御ユニット（５）から星形に出ていることを特徴とする、請求項６記載のメモリシステム。
【請求項８】
部分グループ制御ユニット（２０）はフルバッファ・チップを含むか又はフルバッファ・チップによって形成されていることを特徴とする請求項１〜７のうちの１項記載のメモリシステム。
【請求項９】
グループ制御ユニット（１０）はフルバッファ・チップを含むか又はフルバッファ・チップによって形成されていることを特徴とする、請求項１〜８のうちの１項記載のメモリシステム。
【請求項１０】
中央制御ユニット（５）はフルバッファ・チップを含むか又はフルバッファ・チップによって形成されていることを特徴とする、請求項１〜９のうちの１項記載のメモリシステム。
【発明の詳細な説明】
【０００１】
本発明は、メモリチップと少なくとも１つの制御ユニットとの間でデータを伝送するためのデータ線路を有するメモリシステムに関する。
【０００２】
周知のメモリシステムはインターフェースユニットを有し、このインターフェースユニットは中央制御ユニット及びデータ線路を含む。これらのデータ線路は制御線路と共にバスシステムに存在し、このバスシステムによってメモリチップはほとんど並列に接続されている。
【０００３】
周知のメモリシステムは、アクセスタイムがメモリサイズの増大に伴って同様に増大するという欠点を有する。
【０００４】
本発明の課題は、この従来技術の欠点を回避することである。とりわけ上位概念記載のメモリシステムは、これらのメモリチップに含まれたデータへのアクセスタイムができるだけ短いように構成されるべきである。
【０００５】
本発明では、上記課題は、上位概念記載のメモリシステムが次のように構成されることによって解決される。すなわち、このメモリシステムは少なくとも１つの中央制御ユニット及び少なくとも１つのグループ制御ユニットを有し、このグループ制御ユニットは中央制御ユニットにこのグループ制御ユニットを接続するための少なくとも１つの第１のデータ線路及びグループ制御ユニットにメモリチップのグループを接続するための第２のデータ線路を有し、第２のデータ線路は少なくとも１つの部分グループ制御ユニットに接続されており、メモリチップの接続は中央制御ユニット、第１のデータ線路、グループ制御ユニット、第２のデータ線路、部分グループ制御ユニット及び第３のデータ線路を介して行われており、第３のデータ線路はメモリチップを部分グループ制御ユニットに接続し、中央制御ユニット、グループ制御ユニット及び部分グループ制御ユニットはメモリチップをアドレス指定し、制御するように構成されており、指定されたアドレスに依存してメモリチップへのデータパスをアクティブに選択するようにアドレス指定を制御するように構成される。
【０００６】
従って、本発明は、個々のメモリチップへの階層的に組織化されたアクセスを可能にするメモリシステムを提供する。
【０００７】
メモリチップと中央制御ユニットとの間には少なくとも１つのさらに別の制御ユニットが配置される。
【０００８】
従って、本発明の対象のうちの１つは、メモリチップの新しい組織化形態の実現である。この場合、メモリチップはメモリチップのｍ個のグループに分割される。適当な構成部材、とりわけバッファ又はリピータのような増幅器を介して、これらのメモリチップを電気的に互いに分離される。
【０００９】
中央制御ユニットはＭ＝ｍ＊ｘ本のデータ線路に接続される。ここでｘは個々のメモリチップへのデータ線路の数を示す。中央制御ユニットとＣＰＵ（中央演算装置）のようなプロセッサユニットとの間のデータパスは同様にＭ＝ｍ＊ｘ本のデータ線路を有する。
【００１０】
中央制御ユニットによるさらに多くの数のメモリチップの制御は有利には、次のことによって実現される。すなわち、第２のデータ線路は少なくとも１つの部分グループ制御ユニットに接続され、これらのメモリチップの接続は、中央制御ユニット、第１のデータ線路、グループ制御ユニット、第２のデータ線路、部分グループ制御ユニット及び第３のデータ線路を介して行われており、これらの第３のデータ線路はこれらのメモリチップを部分グループ制御ユニットに接続する。
【００１１】
よって、このメモリシステムのとりわけ有利な実施形態では、メモリチップに対する接続の少なくとも３つの階層レベルが設けられる。
【００１２】
これによって多数のメモリチップのためのメモリシステムが提供される。
【００１３】
原理的には本発明の実施のためには、中央制御ユニットに加えて、少なくとも１つのグループ制御ユニットが存在することが必要である。しかし、メモリシステムの効率はより多くのグループ制御ユニットによって向上する。
【００１４】
とりわけ有利な部分グループ制御ユニットに加えて設けられるさらに別の制御ユニットは付加的な階層レベルを接続し、数百個のメモリチップを接続することを可能にする。このように比較的多くの階層レベル及び様々な制御ユニットはとりわけ特に多数のメモリチップにおいて有利である。特に高速なアクセスタイムは次のことによって実現される。すなわち、データ線路はガルヴァニックに互いに分離され、これらのデータ線路が接続される制御ユニットによって選択されたスイッチング状態においてのみ電気的に接続されることによって実現される。
【００１５】
従って、少なくとも１つの部分グループ制御ユニットを有するとりわけ有利なメモリシステムにおいては、複数の第３のデータ線路がこの部分グループ制御ユニットによって電気的に互いに分離されていると有利である。このメモリシステムの特に有利な実施形態は、これらの第３のデータ線路が星形にこの部分グループ制御ユニットから出ていることによって際立っている。
【００１６】
同様に複数の第２のデータ線路がグループ制御ユニットによって電気的に互いに分離されていると有利である。
【００１７】
このメモリシステムの同様に有利な実施形態は、複数の第２のデータ線路がグループ制御ユニットから星形に出ていることによって際立っている。
【００１８】
とりわけ有利には、メモリシステムは複数の第１のデータ線路を有し、さらにこれらの第１のデータ線路はグループ制御ユニットによって電気的に互いに分離されている。
【００１９】
このメモリシステムの別の有利な実施形態は、複数の第１のデータ線路がグループ制御ユニットから星形に出ていることによって際立っている。
【００２０】
とりわけ有利には、データ線路は中央制御ユニットと個々のメモリチップとの間の双方向データ交換を２ポイント・ネットワークにおいて実現する。これは双方向ドライバ乃至はレシーバスイッチング回路を有する２ポイント線路である。この２ポイント線路の両方の双方向ドライバ乃至はレシーバスイッチング回路のうちのその都度アクティブなスイッチング回路の内部抵抗の選択を介して、この線路システムは常にアクティブにその特性インピーダンスによって終端されうる。従って、オープンな、すなわちアクティブなドライバから遠くにあるこの線路の端部によって、このドライバへ戻る反射信号が吸収される。これはこの双方向ネットワークの両側のドライバに対しても妥当し、アクティブなドライバの反対側にあるドライバは高オーム抵抗状態にある。
【００２１】
本発明の他の利点、特徴及び有利な実施形態は図面による有利な実施例の説明から理解される。
【００２２】
この図面は、グループ制御ユニット１０に第１のデータ線路１５を介して接続されている中央制御ユニット５を有するメモリシステムの概略図を示している。
【００２３】
グループ制御ユニット１０は部分グループ制御ユニット２０に第２のデータ線路２５を介して接続されている。
【００２４】
部分グループ制御ユニット２０はメモリチップ３０に第３のデータ線路３５を介して接続されている。
【００２５】
特に良好なスペース利用が次のことによって実現される。すなわち、中央制御ユニット５が４つのグループ制御ユニット１０によって囲まれており、さらにこれらのグループ制御ユニット１０がそれぞれ部分グループ制御ユニット２０に接続されたメモリチップ３０を有する４つの部分グループ制御ユニット２０によって囲まれている。これらのメモリチップはそれぞれ多数のセルフィールドを含む。
【００２６】
部分グループ制御ユニット２０及びこれらの部分グループ制御ユニット２０に接続されたメモリチップ３０によってメモリモジュールは形成されている。これらのメモリモジュールは有利にはメモリチップのための４つの担体を含む。メモリチップのための担体は、片面だけのマウントにおいては有利には１つのメモリチップを含み、両面マウントにおいては有利には２つのメモリチップを含む。
【００２７】
アドレス指定はメモリチップの各セルフィールドに割り当てられている信号を介して行われる。特定のメモリチップへの特定のデータパスだけがチップ選択アドレス（チップセレクトアドレス）によってアクティブに選択されるように、メモリチップのアドレス指定は制御される。この特定のメモリチップにはメモリ組織化に従ってデータ情報が存在し、この特定のメモリチップがこの特定のアドレスの宛先である。
【００２８】
データ線路、すなわちこのデータ線路によって実現されるデータパスはｘデータビットを有し、この場合、ｘは例えば１８である。
【００２９】
このメモリシステムはさらに別の利点を有する。すなわち、メモリチップ拡張の際にさらに別のメモリチップを付加することは個々のメモリチップのデータへのアクセスタイムに影響を与えることなしに行われる利点である。
【００３０】
アクセスタイムは、中央制御ユニットとメモリチップとの間の最大コンフィギュレーションにおいて定められたパスによってのみ与えられる。
【００３１】
各メモリチップへのアクセスタイムは使用されるデータ線路１５，２５及び３５における信号伝播時間、中央制御ユニット及び所属のグループ制御ユニット乃至は部分グループ制御ユニットのスイッチングタイムならびにメモリチップへのデータアクセスタイムによって決定される。従って、アクセスタイムは基本的にこれらの制御ユニットによって形成される階層レベルの数だけに依存するが、メモリチップの数には依存しない。
【００３２】
最大ではないコンフィギュレーションでも、すなわちメモリチップ３０によるメモリシステムの部分的にだけ行われた使用においても、本発明のメモリシステムは周知のメモリシステムよりもはるかに高速である。これは、とりわけ多数のメモリチップ３０を有するメインメモリの場合に当てはまる。
【００３３】
部分グループ制御ユニット２０は有利にはバッファチップとして構成され、ｘビットのデータ幅を有する。これらの部分グループ制御ユニットはｂｓ個のチップ担体をアドレス指定する。各チップ担体に両面で全部で２つのメモリチップがマウントされている場合、部分グループ制御ユニット２０はｂｓ個のメモリチップ３０をアドレス指定する。なるほど、部分グループ制御ユニット２０は１＊ｂｓ個より多くのメモリチップ乃至はチップ担体の両面使用の場合にはｂｓ個の２倍のメモリチップ３０を制御するが、これは、共有バスにおいて複数のメモリチップが直列に接続されていることに導く。しかし、このような直列回路の大幅な省略は、活性化されていないメモリチップにおける妨害的な反射の回避のためには有利である。
【００３４】
Ｂ個のデータドライバを有する各部分グループ制御ユニットによってｘ個のデータドライバしか活性化されないことは有利である。ただしこの場合、Ｂ＝ｂ＊ｘ、しかも有利にはｂ＝ｂｓ＋１であり、ｂｓは有利には４であり、この結果、ｂ＝５である。従って、この場合、１８個のデータドライバに加えて所属の制御ドライバが活性化される。それゆえ、個数ｂは有利にはｂｓよりも１だけ大きい。なぜならば、付加的にクロック信号（クロック）が伝送されるからである。
【００３５】
１６個の部分グループ制御ユニット及び４個のグループ制御ユニット１０を有するここに図示されたケースでは、中央制御ユニット５によって全部で１２８個のメモリチップ３０がアドレス指定される。この数１２８は、１６個の部分グループ制御ユニット２０がそれぞれ８個のメモリチップ、すなわち全部で１２８個のメモリチップ３０を制御することから得られる。
【００３６】
１２８個のメモリチップ３０の制御のために、全部で２１個の制御ユニット、すなわち１つの中央制御ユニット５、４つのグループ制御ユニット１０及び１６個の部分グループ制御ユニット２０が必要となる。有利には、部分グループ制御ユニット２０だけでなく、中央制御ユニット５及びグループ制御ユニット１０バッファチップとして構成される。
【００３７】
このような装置は、とりわけ比較的簡単に製造可能なメモリチップによってメモリシステム全体のできるだけ大きいメモリ容量を実現しなければならない場合に有利である。よって、それぞれメモリ容量７２Ｍビットを有するメモリチップ３０の場合には、全部で４０９６Ｇバイト＝４＊１６＊４＊２＊７２Ｍビットがアドレス指定される。ｂｓ＝４及びダイレクトなバイナリインプリメンテーションによって、７個の付加的なアドレス線路が必要となる。
【００３８】
個々のメモリチップ３０が比較的大きなメモリ容量、例えば２８８Ｍビットを有する場合には、たった１つの中央制御ユニット５及びグループ制御ユニット１０を有するメモリシステムにおけるこれらのメモリチップの装置は有利である。この場合、４＊１６＊１＊２＝１２８＊２８８Ｍビット＝４０９６Ｇバイトがたった１つの中央制御ユニット５及び４つのグループ制御ユニット１０によって制御される。このメモリシステムのインターフェースユニットは、格納された情報を意味するデータも制御信号も伝送されるように構成されている。これらの制御信号はデータの格納を可能にし、さらにアドレス、クロック信号及びチップ選択信号（チップセレクト信号）つまりは相応のパス選択信号を含む。
【００３９】
ここに図示されたケースでは、中央制御ユニット５は７２ビットデータバスを有する。この７２ビットデータバスは、ｍ＝４個のメモリチップグループの各々に対するそれぞれｘ＝１８ビットのｍ＝４個のデータバスに構成されている。
【００４０】
これに対して、グループ制御ユニット１０はただ１８ビットのデータ幅を有するデータバスを有する。
【００４１】
従って、幅広いデータバスは中央制御ユニット５と中央プロセッサユニット（ＣＰＵ）との間にだけ必要である。
【００４２】
ｍ、ｂ、ｂｓ、ｘに対する上記の値は単に例として挙げただけであり、ここに図示されたメモリシステムのとりわけ有利な実施形態に関連する。
【００４３】
これによって、例えば中央制御ユニット５にプログラミングされたアドレス指定スキームが実現される。このアドレス指定スキームでは、データ線路３５の端部におけるメモリチップ３０のグループの内部で、同一のチップ担体にマウントされる最大２つのメモリチップ３０のうちの、それぞれ１つのメモリチップ３０が選択される。これによって、フルバッファチップのただ１つのドライバグループ、すなわち選択されたメモリチップへのデータパスに直接的に存在するただ１つのドライバグループが形成される。これによって、このデータパスに存在しないドライバグループならびにこれらのドライバグループの制御信号はスイッチングによって除外される。メモリチップ３０のグループに存在するが、選択されたメモリチップ３０への直接的なデータパスには存在しない制御ユニットも同様である。従って、このアドレス指定スキームはメモリチップ３０に対してスイッチするドライバの数だけでなく、アクセス毎にメモリにスイッチするバッファチップ及びメモリチップの数も最小化し、これによりメモリシステムのエネルギ需要及び発熱も最小化する。
【００４４】
このような線路コンセプトは、従来技術で周知のマルチスタブバスシステム（multi-stub-bus-system）を有する線路とは対照的に、信号のグループ伝播時間を有するデータ伝送が可能になる。
【図面の簡単な説明】
【図１】本発明のメモリシステムの概略図を示している。
【符号の説明】
５  中央制御ユニット
１０  グループ制御ユニット
１５  第１のデータ線路
２０  部分グループ制御ユニット
２５  第２のデータ線路
３０  メモリチップ
３５  第３のデータ線路
【図１】
0003631962.tif 000002