(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板に積層されたIII族窒化物半導体からなる電子走行層、およびこの電子走行層に積層された前記電子走行層とは組成の異なるIII族窒化物半導体からなる電子供給層を備える窒化物半導体積層構造部と、
前記基板よりも熱伝導率の高い材料からなり、前記基板を貫通して前記窒化物半導体積層構造部の前記電子走行層の側から前記電子走行層の厚み方向の途中まで接する放熱用ヒートシンクと
を含む、電界効果トランジスタ。
【請求項２】
前記電子供給層を挟んで、前記電子供給層と前記電子走行層との界面に対向するゲート電極を含み、
前記放熱用ヒートシンクが、前記電子走行層における前記ゲート電極に対向する部分において、前記電子走行層に接している、請求項１に記載の電界効果トランジスタ。
【請求項３】
前記放熱用ヒートシンクが、前記ゲート電極の面の全体にわたって、前記電子走行層に接している、請求項２に記載の電界効果トランジスタ。
【請求項４】
前記放熱用ヒートシンクが、前記窒化物半導体積層構造部から前記基板に向かって大きくなる形状で形成されている、請求項１〜３のいずれか一項に記載の電界効果トランジスタ。
【請求項５】
前記電子供給層と前記電子走行層との界面に平行な幅方向に沿って、前記ゲート電極を挟んで対向配置されるソース電極およびドレイン電極をさらに含み、
前記放熱用ヒートシンクが、前記電子走行層における、前記ゲート電極の前記幅方向中間部から前記ドレイン電極が形成されている側に対向する部分において、前記電子走行層に接している、請求項２に記載の電界効果トランジスタ。
【請求項６】
前記放熱用ヒートシンクが、前記ゲート電極の面の全体にわたって、前記電子走行層に接しており、前記窒化物半導体積層構造部から前記基板に向かって大きくなる形状で形成されている、請求項５に記載の電界効果トランジスタ。
【請求項７】
前記ソース電極および前記ドレイン電極が、前記電子供給層に対してオーミック接触する材料を含む、請求項５または６に記載の電界効果トランジスタ。
【請求項８】
前記ソース電極および前記ドレイン電極が、チタン／アルミニウムの合金、チタン／アルミニウム／ニッケル／金の合金、チタン／アルミニウム／ニオブ／金の合金、チタン／アルミニウム／モリブデン／金の合金のいずれかを含む、請求項７に記載の電界効果トランジスタ。
【請求項９】
前記ゲート電極が、前記電子供給層との間でショットキー接合を形成する材料を含む、請求項２、３および５〜８のいずれか一項に記載の電界効果トランジスタ。
【請求項１０】
前記ゲート電極が、ニッケル／金の合金からなる、請求項９に記載の電界効果トランジスタ。
【請求項１１】
前記放熱用ヒートシンクがＣｕからなる、請求項１〜１０のいずれか一項に記載の電界効果トランジスタ。
【請求項１２】
前記放熱用ヒートシンクがセラミックス材料からなる、請求項１〜１０のいずれか一項に記載の電界効果トランジスタ。
【請求項１３】
前記放熱用ヒートシンクがＡｌＮからなる、請求項１２に記載の電界効果トランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、III族窒化物半導体を用いた電界効果トランジスタに関する。
【背景技術】
【０００２】
従来、衛星放送の受信用アンテナ、カーナビゲーションシステムなどに搭載される低雑音増幅素子として、ＧａＡｓ（ガリウムヒ素）を用いたＨＦＥＴ（Hetero structure Field Effect Transistor：ヘテロ接合電界効果トランジスタ）が知られている、近年、III族窒化物半導体を用いたＨＦＥＴが、耐圧性、高温動作性などに優れることから、種々提案されている。
【０００３】
例えば、サファイアやＳｉなどからなる支持基体と、この支持基体の一方側に積層されたＧａＮ系化合物からなる電子移動層と、この電子移動層に積層されたＡｌxＧａ1-xＮで表される組成を有する材料からなる電子供給層と、この電子供給層上に形成され、電子供給層とショットキー接合を形成するゲート電極と、電子供給層上におけるゲート電極の両脇に設けられ、電子供給層とそれぞれオーミック接合を形成する、ソース電極およびドレイン電極とを備えるＨＦＥＴが提案されている（特許文献１参照。）。
【０００４】
上記のようなＨＦＥＴでは、そのトランジスタ動作時に、たとえば、電子移動層や電子供給層などが発熱する自己発熱が生じる。そのため、ＨＦＥＴ本体の温度が上昇したり、この温度上昇によりチャネル移動度が低下したりするおそれがある。
そこで、たとえば、支持基体における一方側とは反対側の他方側に対して、金属材料からなるヒートシンクを取り付け、ヒートシンクを介して熱を放散させることが図られている。
【特許文献１】特開２００６−３３９４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
ＨＦＥＴの自己発熱が、支持基体の一方側に積層された電子移動層や電子供給層で生じるため、自己発熱による熱は、支持基体を介してヒートシンクに伝達されて放散される。
ところが、支持基体の材料であるサファイアやＳｉは、その熱伝導性がＧａＮと比較して高くない。そのため、自己発熱による熱が、電子移動層や電子供給層にこもりやすくなる。
【０００６】
そこで、本発明の目的は、自己発熱による熱を効率よく放散することができる電界効果トランジスタを提供することにある。
【課題を解決するための手段】
【０００７】
上記目的を達成するための請求項１記載の発明は、基板と、前記基板に積層されたIII族窒化物半導体からなる電子走行層、およびこの電子走行層に積層された前記電子走行層とは組成の異なるIII族窒化物半導体からなる電子供給層を備える窒化物半導体積層構造部と、前記基板よりも熱伝導率の高い材料からなり、前記基板を貫通して前記窒化物半導体積層構造部の前記電子走行層の側から前記電子走行層の厚み方向の途中まで接する放熱用ヒートシンクとを含む、電界効果トランジスタである。
【０００８】
この構成によれば、基板よりも熱伝導率の高い放熱用ヒートシンクが、基板を貫通して窒化物半導体積層構造部に接している。そのため、たとえば、トランジスタの動作時に窒化物半導体積層構造部が発熱する自己発熱が生じても、自己発熱により生じる熱を、放熱用ヒートシンクに伝達して放散させることができる。自己発熱により生じる熱を、熱伝導率の高い放熱用ヒートシンクに直接伝達して放散させるので、熱を窒化物半導体積層構造部にこもらせることなく、効率のよい放熱を実現することができる。
【０００９】
その結果、トランジスタの温度上昇によるチャネル移動度の低下およびトランジスタの劣化などを抑制し、良好な電気特性と高い信頼性とを有する電界効果トランジスタを実現することができる。
また、請求項２に記載の発明は、前記電子供給層を挟んで、前記電子供給層と前記電子走行層との界面に対向するゲート電極を含み、前記放熱用ヒートシンクが、前記電子走行層における前記ゲート電極に対向する部分において、前記電子走行層に接している、請求項１に記載の電界効果トランジスタである。
【００１０】
電界効果トランジスタでは、その動作時に、電子走行層におけるゲート電極と対向する領域に、ゲート電極からの電界が作用させられる。そのため、電子走行層においてゲート電極に対向する部分は、電界集中の影響を受けて、温度上昇が顕著になる。
請求項２に記載の発明では、放熱用ヒートシンクが、電子走行層におけるゲート電極に対向する部分、すなわち、温度上昇の顕著な部分において、電子走行層に接しているので、一層効率よく放熱することができる。
【００１１】
また、請求項３に記載の発明は、前記放熱用ヒートシンクが、前記ゲート電極の面の全体にわたって、前記電子走行層に接している、請求項２に記載の電界効果トランジスタである。
また、請求項４に記載の発明は、前記放熱用ヒートシンクが、前記窒化物半導体積層構造部から前記基板に向かって大きくなる形状で形成されている、請求項１〜３のいずれか一項に記載の電界効果トランジスタである。
また、請求項５に記載の発明は、前記電子供給層と前記電子走行層との界面に平行な幅方向に沿って、前記ゲート電極を挟んで対向配置されるソース電極およびドレイン電極をさらに含み、前記放熱用ヒートシンクが、前記電子走行層における、前記ゲート電極の前記幅方向中間部から前記ドレイン電極が形成されている側に対向する部分において、前記電子走行層に接している、請求項２に記載の電界効果トランジスタである。
【００１２】
電子走行層における、ゲート電極の幅方向中間部からドレイン電極が形成されている側に対向する部分が、より温度上昇が顕著となる部分であるので、当該部分において放熱用ヒートシンクを電子走行層に接触させることにより、一層効率よく放熱することができる。
また、請求項６に記載の発明は、前記放熱用ヒートシンクが、前記ゲート電極の面の全体にわたって、前記電子走行層に接しており、前記窒化物半導体積層構造部から前記基板に向かって大きくなる形状で形成されている、請求項５に記載の電界効果トランジスタである。
また、請求項７に記載の発明は、前記ソース電極および前記ドレイン電極が、前記電子供給層に対してオーミック接触する材料を含む、請求項５または６に記載の電界効果トランジスタである。
また、請求項８に記載の発明は、前記ソース電極および前記ドレイン電極が、チタン／アルミニウムの合金、チタン／アルミニウム／ニッケル／金の合金、チタン／アルミニウム／ニオブ／金の合金、チタン／アルミニウム／モリブデン／金の合金のいずれかを含む、請求項７に記載の電界効果トランジスタである。
また、請求項９に記載の発明は、前記ゲート電極が、前記電子供給層との間でショットキー接合を形成する材料を含む、請求項２、３および５〜８のいずれか一項に記載の電界効果トランジスタである。
また、請求項１０に記載の発明は、前記ゲート電極が、ニッケル／金の合金からなる、請求項９に記載の電界効果トランジスタである。
また、請求項１１に記載の発明は、前記放熱用ヒートシンクがＣｕからなる、請求項１〜１０のいずれか一項に記載の電界効果トランジスタである。
また、請求項１２に記載の発明は、前記放熱用ヒートシンクがセラミックス材料からなる、請求項１〜１０のいずれか一項に記載の電界効果トランジスタである。
また、請求項１３に記載の発明は、前記放熱用ヒートシンクがＡｌＮからなる、請求項１２に記載の電界効果トランジスタである。
【発明を実施するための最良の形態】
【００１３】
以下では、本発明の実施の形態を、添付図面を参照して詳細に説明する。
図１は、本発明の第１の実施形態に係るＨＦＥＴの構造を説明するための模式的な断面図である。
ＨＦＥＴ（Hetero structure Field Effect Transistor：ヘテロ接合電界効果トランジスタ）１は、たとえば、衛星放送の受信用アンテナ、カーナビゲーションシステムなどに搭載される低雑音増幅素子として使用される半導体素子であって、基板２と、この基板２上に形成された窒化物半導体積層構造部３とを備えている。
【００１４】
基板２としては、たとえば、ＧａＮ基板（熱伝導率κ＝１．３〜３．０Ｗ／ｃｍ・Ｋ）、サファイア基板（熱伝導率κ＝約０．４７Ｗ／Ｋ・ｃｍ）およびＳｉ基板（熱伝導率κ＝約１．５Ｗ／Ｋ・ｃｍ）など、公知の基板が適用され、好ましくは、サファイア基板、Ｓｉ基板が適用される。基板２として、安価で大口径なサファイア基板、Ｓｉ基板を適用することにより、ＨＦＥＴの量産性を向上させることができる。
【００１５】
窒化物半導体積層構造部３は、基板２の一方側（以下、この一方側を上側と記述することがある。）に積層された電子走行層４と、電子走行層４に積層された電子供給層５とを備えている。
電子走行層４は、周期律表におけるIII族元素と窒素とを化合させた半導体であって、一般に、ＡｌxＩｎyＧａ1-x-yＮ（０≦ｘ≦１、０≦ｙ≦１、０≦ｘ＋ｙ≦１）で表されるIII族窒化物半導体からなる。上記式で表わされる電子走行層４は、たとえば、不純物が意図的に添加されていない半導体（すなわち、微量の不純物が含有されることがある。）として形成され、その具体例としては、たとえば、アンドープＧａＮが挙げられる。また、電子走行層４は、その層厚が、たとえば、０．２〜３．０μｍである。
【００１６】
電子供給層５は、電子走行層４とは組成の異なるIII族窒化物半導体からなる。電子供給層５は、たとえば、ｎ型不純物（たとえば、Ｓｉなど）が含有されたｎ型半導体として形成され、その具体例としては、たとえば、ｎ型ＡｌＧａＮが挙げられる。また、電子供給層５は、その層厚が、たとえば、１５〜３５ｎｍである。
上記のように、電子供給層５が電子走行層４とは組成の異なるIII族窒化物半導体を用いて形成されることから、電子走行層４と電子供給層５との接合がヘテロ接合となり、それによって、電子走行層４には、電子供給層５との接合界面近傍において、２次元電子ガス６（Two Dimensional Electron Gas：２ＤＥＧ）が生じている。
【００１７】
２次元電子ガス６は、電子走行層４における電子供給層５との接合界面近傍のほぼ全域に存在している。２次元電子ガス６の濃度は、たとえば、５×１０12〜１×１０13ｃｍ-2である。
電子供給層５の上面には、電子供給層５の上面を覆う表面保護膜７が形成されている。
表面保護膜７は、たとえば、ＡｌＮ（窒化アルミニウム）、ＳｉＮ（窒化シリコン）、ＳｉＯ2（酸化シリコン）などの絶縁材料からなり、その膜厚は、たとえば、１０〜２００ｎｍである。また、表面保護膜７には、電子供給層５の上面を露出させるゲート用開口１３が形成されている。
【００１８】
ゲート用開口１３は、窒化物半導体積層構造部３の積層方向に直交する方向に延びる方向に、ストライプ状に形成されている。なお、ゲート用開口１３は、図１では表れていないが、そのストライプ方向と直交する幅方向（以下、この方向を単に「幅方向」ということがある。）に一定の間隔を空けて複数形成されている。
また、表面保護膜７には、ゲート用開口１３の幅方向一方側の側方に、電子供給層５の上面を露出させるソース用開口１４が形成されている。また、ゲート用開口１３の幅方向他方側の側方に、電子供給層５の上面を露出させるドレイン用開口１５が形成されている。
【００１９】
ソース用開口１４およびドレイン用開口１５は、それぞれゲート用開口１３のストライプ方向に平行なストライプ状に形成されており、ＨＦＥＴ１では、幅方向において、互いに隣接するゲート用開口１３の各間に交互に配置される。
ゲート用開口１３から露出する電子供給層５の上面には、この上面を覆うゲート電極８が形成されている。
【００２０】
ゲート電極８は、ゲート用開口１３のストライプ方向に平行なストライプ状に形成されている。また、ゲート電極８は、電子供給層５との間でショットキー接合を形成できる電極材料、たとえば、Ｎｉ／Ａｕ（ニッケル／金の合金）などで構成することができる。
ソース用開口１４から露出する電子供給層５の上面には、この上面を覆うソース電極９が形成されている。ソース電極９は、ゲート用開口１３のストライプ方向に平行なストライプ状に形成されている。また、ソース電極９は、電子供給層５に対してオーミック接触することができる電極材料、たとえば、Ｔｉ／Ａｌ（チタン／アルミニウムの合金）、Ｔｉ／Ａｌ／Ｎｉ／Ａｕ（チタン／アルミニウム／ニッケル／金の合金）、Ｔｉ／Ａｌ／Ｎｂ／Ａｕ（チタン／アルミニウム／ニオブ／金の合金）、Ｔｉ／Ａｌ／Ｍｏ／Ａｕ（チタン／アルミニウム／モリブデン／金の合金）などで構成することができる。
【００２１】
ドレイン用開口１５から露出する電子供給層５の上面には、この上面を覆うドレイン電極１０が形成されている。ドレイン電極１０は、ゲート用開口１３のストライプ方向に平行なストライプ状に形成されている。また、ドレイン電極１０は、電子供給層５に対してオーミック接触することができる電極材料、たとえば、ソース電極９と同様の電極材料で構成することができる。
【００２２】
窒化物半導体積層構造部３の積層方向において、基板２の他方面（下面）から、基板２を貫通して窒化物半導体積層構造部３の途中に至る、トレンチ１２が形成されている。
トレンチ１２は、ゲート用開口１３のストライプ方向に平行なストライプ状に形成されており、その側面は、基板２および窒化物半導体積層構造部３に跨り、幅方向に対向する１対の壁面１６を形成している。また、ストライプ状に形成されたトレンチ１２の底面は、１対の壁面１６の上端を連接する底面１７を形成している。
【００２３】
１対の壁面１６は、窒化物半導体積層構造部３から基板２へ向かって、それらの幅方向における間隔が連続的に広くなるように形成されている。
底面１７は、窒化物半導体積層構造部３において電子走行層４に形成されており、２次元電子ガス６が形成されている位置よりも下側（基板２側）に形成されている。すなわち、トレンチ１２は、基板２の他方面（下面）から、基板２を貫通して電子走行層４における２次元電子ガス６よりも下側部分に至るように形成されている。また、底面１７は、窒化物半導体積層構造部３の積層方向において、ゲート電極８の幅方向一方端から中間部を経て他方端に至る全域に対向している。
【００２４】
１対の壁面１６および底面１７に接するようにトレンチ１２を埋め尽くし、さらに、基板２の下面を覆うようにヒートシンク１１が形成されている。
前述したように、１対の壁面１６が、窒化物半導体積層構造部３から基板２へ向かって、それらの幅方向における間隔が連続的に広くなるように形成されている。そのため、ヒートシンク１１は、基板２の下面を覆う下側部の下面の面積（基板２外を臨む外面の面積）が、底面１７と接する上側部の上面の面積（窒化物半導体積層構造部３に接する接触面積）よりも大きくなるように、窒化物半導体積層構造部３の積層界面に平行な断面が、窒化物半導体積層構造部３から基板２へ向かって大きくなる形状で形成される。
【００２５】
そして、このヒートシンク１１は、例えば、その下側部の下面において、配線回路基板などの実装基板に接続される。これによって、ヒートシンク１１に伝達される熱を、ＨＦＥＴ１の外部に放散させることができる。
ヒートシンク１１は、底面１７と接する上側部の上面における幅方向一方端から中間部を経て他方端に至る全域が、ゲート電極８の上記全域に対向している。
【００２６】
ヒートシンク１１としては、基板２よりも熱伝導率の高い材料、たとえば、Ｃｕ（熱伝導率κ＝３．９〜４．２Ｗ／ｃｍ・Ｋ）などの金属材料、ＡｌＮ（窒化アルミニウム  熱伝導率κ＝２．０〜２．８Ｗ／ｃｍ・Ｋ）などのセラミックス材料が適用され、好ましくは、Ｃｕが適用される。
次に、このＨＦＥＴ１の動作について説明する。ＨＦＥＴ１では、ソース電極９とドレイン電極１０との間（ソース−ドレイン間）に、ソース電極９の電位を基準電位としてドレイン側が正となるバイアスが印加され、ゲート電極８にゲート閾値電圧以上のバイアスが印加されていない状態において、２次元電子ガス６は、ゲート電極８と対向する部分が、ゲート電極８から広がる空乏層によりピンチオフされている。そのため、常時は、ソース電極９とドレイン電極１０との間（ソース−ドレイン間）は、遮断状態となっている。
【００２７】
そして、この状態から、ゲート電極８に、ソース電極９の電位を基準電位として正となる所定の電圧値（ゲート閾値電圧）以上のバイアスが印加されると、ゲート電極８からの電界によって２次元電子ガス６のピンチオフが解除されて、電子走行層４におけるゲート電極８と対向する部分にチャネルが形成される。これによって、実線矢印Ａで示される方向に電流が流れ、ソース−ドレイン間が導通することになる。
【００２８】
このようにして、ゲート電極８に対してゲート閾値電圧以上のバイアスを印加したときにソース−ドレイン間が導通し、ゲート電極８に対してバイアスを与えないときにはソース−ドレイン間が遮断状態となる、オフ動作が実現される。
図２Ａ〜図２Ｆは、図１のＨＦＥＴの製造方法を工程順に説明するための模式的な断面図である。
【００２９】
ＨＦＥＴ１の製造工程では、まず、基板２の一方面から、たとえば、ＭＯＣＶＤ法（Metal Organic Chemical Vapor Deposition：有機金属気相成長法）により、電子走行層４を構成するIII族窒化物半導体が成長させられて、電子走行層４が形成される。このとき、電子走行層４には、不純物は意図的にドーピングされないが、たとえば、ＭＯＣＶＤ装置のチャンバー内に微量に含有される不純物がドーピングされて、電子走行層４に含有されることがある。
【００３０】
次いで、電子走行層４上に、たとえば、ＭＯＣＶＤ法により、ｎ型不純物がドープされながら電子供給層５を構成するIII族窒化物半導体が成長させられて、電子供給層５が形成される。こうして、図２Ａに示すように、基板２の一方側に、電子走行層４および電子供給層５からなる窒化物半導体積層構造部３が形成される。
窒化物半導体積層構造部３が形成された後には、公知のフォトリソグラフィ技術により、トレンチ１２を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、基板２および電子走行層４がプラズマエッチング（反応性イオンエッチング）される。
【００３１】
プラズマエッチングは、例えば、そのエッチング速度が、２０μｍ／ｍｉｎ以上の等方性エッチングで行なわれる。上記したエッチング速度でのプラズマエッチングは、たとえば、キャノンアネルバ株式会社製  装置名：Ｌ−１０１Ｄ−ＳＨＲＥを用いて行なうことができる。
プラズマエッチングにより、図２Ｂに示すように、基板２の他方面（下面）から、基板２を貫通して窒化物半導体積層構造部３の途中に至る、ストライプ状のトレンチ１２が形成される。これにより、窒化物半導体積層構造部３が複数のストライプ状に整形されるとともに、基板２および電子走行層４に跨る１対の壁面１６、ならびに、１対の壁面１６の上端を連接する底面１７が同時に形成される。
【００３２】
続いて、基板２の他方面に対して、ヒートシンク１１の材料として用いられる熱伝導材料が、たとえば、ＥＣＲ（Electron Cyclotron Resonance：電子サイクロトロン共鳴）スパッタ法、ＰＥＣＶＤ法（Plasma Enhanced Chemical Vapor Deposition：プラズマ化学気相成長法）ＥＢ（Electron Beam：電子ビーム）蒸着法などにより堆積される。これにより、図２Ｃに示すように、１対の壁面１６および底面１７に接するようにトレンチ１２を埋め尽くし、さらに、基板２の下面を覆うヒートシンク１１が形成される。
【００３３】
次いで、公知のフォトリソグラフィ技術により、ソース電極９およびドレイン電極１０を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ソース電極９およびドレイン電極１０の材料として用いられる電極材料が、電子供給層５の上面にスパッタされる。その後は、フォトレジストが除去されることにより、電極材料の不要部分（ソース電極９およびドレイン電極１０以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図２Ｄに示すように、ソース電極９およびドレイン電極１０が形成される。
【００３４】
ソース電極９およびドレイン電極１０が形成された後には、熱アロイ（アニール処理）が行なわれることにより、ソース電極９およびドレイン電極１０と電子供給層５とが電気的に接続される（オーミック接触となる）。
続いて、公知のフォトリソグラフィ技術により、ゲート電極８を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、ゲート電極８の材料として用いられる電極材料が、電子供給層５の上面にスパッタされる。そして、フォトレジストが除去されることにより、電極材料の不要部分（ゲート電極８以外の部分）がフォトレジストとともにリフトオフされる。これらの工程により、図２Ｅに示すように、ゲート電極８が形成される。
【００３５】
その後は、ゲート電極８、ソース電極９およびドレイン電極１０が形成された電子供給層５の上面を覆うように、表面保護膜７の材料として用いられる絶縁材料が、たとえば、ＰＥＣＶＤ法、ＥＣＲスパッタ法により堆積される。
そして、公知のフォトリソグラフィ技術により、ゲート用開口１３、ソース用開口１４およびドレイン用開口１５を形成すべき領域に開口部を有するフォトレジスト（図示せず）を介して、絶縁材料がドライエッチングされる。こうして、ゲート用開口１３、ソース用開口１４およびドレイン用開口１５が形成されて、図２Ｆに示すように、電子供給層５の上面を覆い、ゲート電極８、ソース電極９およびドレイン電極１０を露出させる表面保護膜７が形成される。以上の工程を経て図１に示す構造のＨＦＥＴ１を得ることができる。
【００３６】
なお、２次元電子ガス６は、図２Ａ〜図２Ｆにおいては、その図示を省略している。また、複数のストライプ状の窒化物半導体積層構造部３は、それぞれ単位セルを形成している。窒化物半導体積層構造部３のゲート電極８、ソース電極９およびドレイン電極１０は、それぞれ、図示しない位置で共通接続されている。
以上のように、このＨＦＥＴ１では、基板２よりも熱伝導率の高い材料で形成されたヒートシンク１１が、壁面１６および底面１７において電子走行層４に接している。そのため、ＨＦＥＴ１の動作時に、電子走行層４に形成されるチャネルから発熱する自己発熱が生じ、その熱によって電子走行層４が加熱されても、その熱を、ヒートシンク１１に伝達して放散させることができる。自己発熱により生じる熱を、熱伝導率の高いヒートシンク１１に伝達して放散させるので、熱を電子走行層４にこもらせることなく、効率のよい放熱を実現することができる。むろん、電子走行層４は、基板２の上面（一方面）に形成されて基板２に支持されているので、自己発熱により生じる熱を、ヒートシンク１１に伝達させるのと並行して、基板２を介してヒートシンク１１に伝達することもできる。
【００３７】
その結果、ＨＦＥＴ１の温度上昇によるチャネル移動度の低下およびＨＦＥＴ１の劣化などを抑制し、良好な電気特性と高い信頼性とを有するＨＦＥＴを実現することができる。
さらに、このＨＦＥＴ１では、ヒートシンク１１は、基板２の下面を覆う下側部の下面の面積（基板２外を臨む外面の面積）が、底面１７と接する上側部の上面の面積（窒化物半導体積層構造部３に接する接触面積）よりも大きくなるように、窒化物半導体積層構造部３の積層界面に平行な断面が、窒化物半導体積層構造部３から基板２へ向かって大きくなる形状で形成されている。
【００３８】
そのため、窒化物半導体積層構造部３から基板２側に向かうに従って、ヒートシンク１１の単位長さあたりの体積を大きくすることができる。
その結果、窒化物半導体積層構造部３から基板２側へ向かって、ヒートシンク１１の単位長さあたりの熱の伝達量を増加させることができるので、電子走行層４からヒートシンク１１に伝達される熱を、効率よく放散させることができる。
【００３９】
また、ＨＦＥＴ１では、そのゲート電極８にゲート閾値電圧以上のバイアスを印加したときに、ゲート電極８からの電界によって２次元電子ガス６のピンチオフが解除されて、電子走行層４におけるゲート電極８と対向する部分にチャネルが形成される。そのため、電子走行層４において、ゲート電極８の幅方向中間部からドレイン電極１０が形成されている他方側（ドレイン側）の部分と対向する部分は、電界集中の影響を受けて、温度上昇が顕著になる。
【００４０】
ＨＦＥＴ１では、ヒートシンク１１が、ゲート電極８の幅方向一方端から中間部を経て他方端に至る全域、すなわち、上記したドレイン側にも対向する底面１７において、電子走行層４に接している。つまり、電子走行層４における温度上昇の顕著な部分において、電子走行層４に接している。そのため、一層効率よく放熱することができる。
図３は、本発明の第２の実施形態に係るＨＦＥＴの構造を説明するための模式的な断面図である。図３において、前述の図１で表わされた各部に対応する部分には同一の参照符号を付して表わす。
【００４１】
この実施形態では、図１におけるトレンチ１２に代えて、窒化物半導体積層構造部３の積層方向において、基板２の他方面（下面）から、基板２を貫通して窒化物半導体積層構造部３の途中に至る、トレンチ２２が形成されている。
トレンチ２２は、ゲート用開口１３のストライプ方向に平行なストライプ状に形成されており、その側面は、基板２および窒化物半導体積層構造部３に跨り、幅方向に対向する１対の壁面２４を形成している。また、ストライプ状に形成されたトレンチ２２の底面は、１対の壁面２４の上端を連接する底面２５を形成している。
【００４２】
１対の壁面２４は、窒化物半導体積層構造部３から基板２へ向かって、それらの幅方向における間隔が一定となるように形成されている。
底面２５は、窒化物半導体積層構造部３において電子走行層４に形成されており、２次元電子ガス６が形成されている位置よりも下側（基板２側）に形成されている。すなわち、トレンチ２２は、基板２の他方面（下面）から、基板２を貫通して電子走行層４における２次元電子ガス６よりも下側部分に至るように形成されている。また、底面２５は、窒化物半導体積層構造部３の積層方向において、ゲート電極８の幅方向一方端から中間部を経て他方端に至る全域に対向している。
【００４３】
１対の壁面２４および底面２５に接するようにトレンチ２２を埋め尽くし、さらに、基板２の下面を覆うようにヒートシンク２３が形成されている。
前述したように、１対の壁面２４が、窒化物半導体積層構造部３から基板２へ向かって、それらの幅方向における間隔が一定となるように形成されている。そのため、ヒートシンク２３は、窒化物半導体積層構造部３の積層界面に平行な断面の面積が、窒化物半導体積層構造部３から基板２の下面まで一定となる形状で形成される。
【００４４】
そして、このヒートシンク２３は、例えば、基板２の下面を覆う下側部の下面において、配線回路基板などの実装基板に接続される。これによって、ヒートシンク２３に伝達される熱を、ＨＦＥＴ２１の外部に放散させることができる。
ヒートシンク２３は、底面２５と接する上側部の上面における幅方向一方端から中間部を経て他方端に至る全域が、ゲート電極８の上記全域に対向している。
【００４５】
また、ヒートシンク２３としては、図１で示したヒートシンク１１と同様の材料が適用される。
その他の構成は、前述の第１の実施形態の場合と同様である。
このＨＦＥＴ２１は、図２Ａ〜図２Ｆを参照して説明した方法と類似の方法によって製造することができる。すなわち、図２Ｂを参照して説明した工程において、上記したエッチング速度の異方性エッチングを行なうことによって、トレンチ２２を形成すればよい。
【００４６】
そして、このＨＦＥＴ２１によっても図１に示したＨＦＥＴ１と同様な動作が可能であり、ＨＦＥＴ１と同様な効果を得ることができる。
以上、本発明の２つの実施形態について説明したが、本発明はさらに他の実施形態で実施することもできる。
たとえば、前述の実施形態では、単位セルを形成する各窒化物半導体積層構造部３には、ヒートシンク１１またはヒートシンク２３がそれぞれ１つずつ形成されていたが、ヒートシンク１１またはヒートシンク２３は、それぞれ複数形成されていてもよい。
【００４７】
また、前述の実施形態では、トレンチ１２は、１対の壁面１６が、窒化物半導体積層構造部３から基板２へ向かって、それらの幅方向における間隔が連続的に広くなるように形成されている。また、トレンチ２２は、１対の壁面２４が、窒化物半導体積層構造部３から基板２へ向かって、それらの幅方向における間隔が一定となるように形成されている。
基板２の他方面（下面）から、基板２を貫通して窒化物半導体積層構造部３の途中に至るトレンチの形状は、これらの形状に限られず、例えば、幅方向における間隔が一定となるように形成される１対の壁面が複数形成される形状であってもよい。
【００４８】
また、前述の実施形態では、電子供給層５は、ｎ型不純物が含有された単層で形成されていると説明したが、たとえば、アンドープ層あってもよく、また、ｎ型不純物が含有された層および／またはアンドープ層が複数積層される層であってもよい。
その他、特許請求の範囲に記載された事項の範囲で種々の設計変更を施すことが可能である。
【図面の簡単な説明】
【００４９】
【図１】本発明の第１の実施形態に係るＨＦＥＴの構造を説明するための模式的な断面図である。
【図２Ａ】図１のＨＦＥＴの製造方法を説明するための模式的な断面図である。
【図２Ｂ】図２Ａの次の工程を示す模式的な断面図である。
【図２Ｃ】図２Ｂの次の工程を示す模式的な断面図である。
【図２Ｄ】図２Ｃの次の工程を示す模式的な断面図である。
【図２Ｅ】図２Ｄの次の工程を示す模式的な断面図である。
【図２Ｆ】図２Ｅの次の工程を示す模式的な断面図である。
【図３】本発明の第２の実施形態に係るＨＦＥＴの構造を説明するための模式的な断面図である。
【符号の説明】
【００５０】
１    ＨＦＥＴ
２    基板
３    窒化物半導体積層構造部
４    電子走行層
５    電子供給層
８    ゲート電極
１１  ヒートシンク
２１  ＨＦＥＴ
２３  ヒートシンク
【図１】
0005383059.tif 000002
【図２Ａ】
0005383059.tif 000003
【図２Ｂ】
0005383059.tif 000004
【図２Ｃ】
0005383059.tif 000005
【図２Ｄ】
0005383059.tif 000006
【図２Ｅ】
0005383059.tif 000007
【図２Ｆ】
0005383059.tif 000008
【図３】
0005383059.tif 000009