(57)【特許請求の範囲】
【請求項１】
半導体基体上に、素子間分離膜と、トンネル酸化膜としての第１ゲート酸化膜が素子間分離膜を除く全面に形成され、
前記素子間分離膜の両脇の半導体基体中に低不純物濃度のソース拡散層と、書き換えゲートとが形成され、
前記ソース拡散層と素子間分離膜と書き換えゲートに亙るように浮遊ゲートが形成され、且つ、前記浮遊ゲートの一端がソース・ドレイン間に位置するように形成され、
前記浮遊ゲートの上に第２ゲート絶縁膜を介してコントロールゲートが形成され、且つ、前記コントロールゲートの一端部は、前記浮遊ゲートの一端側壁部を第２ゲート絶縁膜を介して覆って形成され、
前記半導体基体のコントロールゲートの一端側に高不純物濃度のドレイン拡散層が形成されている不揮発性メモリであって、
読み出しを行うためのＶｃｃ電圧印加電極は前記コントロールゲートであり、
書き換えを行うための比較的高いＶｐｐ電圧印加電極は、前記コントロールゲートと前記浮遊ゲートと容量結合する前記半導体基体中に形成されたソース拡散層及びドレイン拡散層であり、
前記書き換えは、前記コントロールゲートとソース拡散層及びドレイン拡散層に前記比較的高いＶｐｐ電圧を印加すると共に書き換えゲートに０Ｖを印加することにより、半導体基体から書き換えゲート側の第１ゲート酸化膜をとおして浮遊ゲートに電子注入することで行われることを特徴とする不揮発性メモリ。
【請求項２】
半導体基体表面に素子間分離膜を形成し、該半導体基体にイオン注入を行って、該素子間分離膜によって分離されるソース拡散層と書き換え電極不純物層とを形成する工程と、
前記ソース拡散層と書き換え電極不純物層が形成された半導体基体表面に第１ゲート酸化膜を形成し、その後、該第１ゲート酸化膜上に第１ポリシリコン膜を堆積させ、該第１ポリシリコン膜が前記ソース拡散層及び書き換え電極不純物層を覆い、且つ該第１ポリシリコン膜の一端がソース・ドレイン間に位置するようにパターニングする工程と、
前記第１ポリシリコン膜の上に第２ゲート酸化膜を形成し、その上に第２ポリシリコン膜を堆積させ、該第２ポリシリコン膜、第２ゲート酸化膜及び第１ポリシリコン膜をパターニングして浮遊ゲートとコントロールゲートとを形成する工程と、
その後、イオン注入を行って、前記半導体基体にドレイン拡散層を形成する工程と、
を備えることを特徴とする不揮発性メモリの製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、不揮発性メモリ及びその製造方法に関し、さらに詳しくは、フラッシュＥＥＰＲＯＭ（一括消去型電気的消去及び書き込み可能な読み出し専用メモリ）あるいはＥＥＰＲＯＭの構造とその製造方法に関する。
【０００２】
【従来の技術】
従来、この種の不揮発性メモリとしては、例えば図６に概略を示すようなフラッシュＥＥＰＲＯＭが知られている。このメモリは、シリコン基板１の表面にトンネル酸化膜２が形成され、その上に、浮遊ゲート３、シリコン酸化膜４、コントロールゲート５が形成されると共に、イオン注入によりシリコン基板１にソース拡散層１Ａ，ドレイン拡散層１Ｂが形成されている。浮遊ゲート３への電子注入、引き抜き（書き換え）を行う方式として、Ｆ／Ｎ（Fowler/Nordheim）トンネリングを用いることによりデータの書き込み消去を行うため、この方式はＦ／Ｎ方式と称されている。
【０００３】
このメモリの書き換えの様子を図６に示すメモリセルを用いて説明すると、浮遊ゲート３へ電子を注入するはコントロールゲート５にＶpp（通常〜２０Ｖ）を印加し、またソース，ドレイン拡散層１Ａ，１Ｂはグランドに接地する。このときトンネル酸化膜２に（Ｖpp−Ｑ／Ｃcf）×Ｃcf／ＣTの電圧が加わり、これによりＦ／Ｎ電流が流れて注入が行われる。ここで、Ｑは浮遊ゲート３に蓄積されている電荷量、図７に示す各容量を用いて、ＣT＝Ｃcf＋Ｃsf＋Ｃbf＋Ｃdfとなる。また、Ｃcf／ＣTは、カップリングレシオと呼ばれている。一方、電子引き抜きの場合は、注入とは逆にコントロールゲート５を−Ｖppとなし、ソース，ドレイン拡散層１Ａ，１Ｂ及びシリコン基板１を接地することで行われる。
【０００４】
【発明が解決しようとする課題】
しかしながら、このような方式では、大きな電流駆動を必要としないために、Ｖppは内部昇圧で充分まかなえるという利点はあるものの、〜２０Ｖと比較的高い電圧を取り扱う必要があるため、周辺回路に大きな負担をかけるという問題があった。この問題の一つの解決策としては、カップリングレシオＣcf／ＣTを大きくする方法があるが、これは従来構造では、Ｃcfを大きくすることを意味し、このことは、同じＱに対して読み出し時のしきい値シフト△Ｖth＝Ｑ／Ｃcfを小さくすることを意味し、本質的な改善策とはなっていないものであった。
【０００５】
本発明が解決しようとする課題は、低電圧での書き換えが可能な不揮発性メモリを得るには、どのような手段を講じればよいかという点にある。
【０００６】
【課題を解決するための手段】
そこで、この発明は、半導体基体上に、素子間分離膜と、トンネル酸化膜としての第１ゲート酸化膜が素子間分離膜を除く全面に形成され、前記素子間分離膜の両脇の半導体基体中に低不純物濃度のソース拡散層と、書き換えゲートとが形成され、前記ソース拡散層と素子間分離膜と書き換えゲートに亙るように浮遊ゲートが形成され、且つ、前記浮遊ゲートの一端がソース・ドレイン間に位置するように形成され、前記浮遊ゲートの上に第２ゲート絶縁膜を介してコントロールゲートが形成され、且つ、前記コントロールゲートの一端部は、前記浮遊ゲートの一端側壁部を第２ゲート絶縁膜を介して覆って形成され、前記半導体基体のコントロールゲートの一端側に高不純物濃度のドレイン拡散層が形成されている不揮発性メモリであって、読み出しを行うためのＶｃｃ電圧印加電極は前記コントロールゲートであり、書き換えを行うための比較的高いＶｐｐ電圧印加電極は、前記コントロールゲートと前記浮遊ゲートと容量結合する前記半導体基体中に形成されたソース拡散層及びドレイン拡散層であり、前記書き換えは、前記コントロールゲートとソース拡散層及びドレイン拡散層に前記比較的高いＶｐｐ電圧を印加すると共に書き換えゲートに０Ｖを印加することにより、半導体基体から書き換えゲート側の第１ゲート酸化膜をとおして浮遊ゲートに電子注入することで行われることを特徴としている。
【０００７】
そして、このような不揮発性メモリを製造する手段としては、半導体基体表面に素子間分離膜を形成し、該半導体基体にイオン注入を行って、該素子間分離膜によって分離されるソース拡散層と書き換え電極不純物層とを形成する工程と、該ソース拡散層と書き換え電極不純物層が形成された半導体基体表面に第１ゲート酸化膜を形成し、その後、該第１ゲート酸化膜上に第１ポリシリコン膜を堆積させ、該第１ポリシリコン膜が前記ソース拡散層及び書き換え電極不純物層を覆い、且つ該第１ポリシリコン膜の一端がソース・ドレイン間に位置するようにパターニングする工程と、該第１ポリシリコン膜の上に第２ゲート酸化膜を形成し、その上に第２ポリシリコン膜を堆積させ、該第２ポリシリコン膜、第２ゲート酸化膜及び第１ポリシリコン膜をパターニングして浮遊ゲートとコントロールゲートとを形成する工程と、その後、イオン注入を行って、該半導体基体にドレイン拡散層を形成する工程と、を備えることを特徴としている。
【０００８】
【作用】
この発明においては、書き換え時の高電圧印加電極を二つ以上形成したことにより、書き換えは、これらの電極のすべてにＶppを印加することにより行うことができる。また、このとき、カップリングレシオは、（Ｃcf1＋Ｃcf2）／（Ｃcf1＋Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）となる。なお、Ｃcf1は一方のコントロールゲートとの容量、Ｃcf2は他方のコントロールゲートとの容量、Ｃsfはソースとの容量、Ｃbfは基板との容量、Ｃdfはドレインとの容量を表している。一方、読み出しを行う場合、従来メモリでは、１つのコントロールゲートに通常電圧Ｖccを印加し、しきい値シフト△Ｖth＝Ｑ／Ｃcfから、１または０を判定している。これに対し、本発明では、Ｖccは２つ以上あるコントロールゲート等のうちいずれかにのみ印加し、他のものは０Ｖとしておく。これにより、例えば、Ｑcf1＝Ｑcf2＝Ｃcf／２であるならば、同じ△Ｖthを得るための蓄積電荷量Ｑは従来のメモリの半分で済み、この分、印加電圧を低くしても同じ書き換え時間内に同じ△Ｖthを得るための蓄積電荷の注入が可能となる。なお、この読み出し時のカップリングレシオは、Ｃcf1／（Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）であり、書き換え時のカップリングレシオに比べてＣcf2／（Ｃcf1＋Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）だけ小さくなる。
【０００９】
また、高電圧印加電極の一つが半導体基体中に形成された不純物拡散層であって、浮遊ゲートと容量結合するものであれば、コントロールゲートを分割したものを用いた場合と同様である。このように、書き換え時と、読み出し時のカップリングレシオを変化させることにより、読み出し時のしきい値シフト△Ｖthを見掛け上大きくし、低い印加電圧により充分早い時間内での書き換えが可能となり、読み出しに充分必要な△Ｖthを得る作用がある。このため、周辺回路部の負担を軽減する作用を奏する。
【００１０】
【実施例】
以下、この発明に係る不揮発性メモリ及びその製造方法の詳細を図面に示す各実施例に基づいて説明する。なお、各実施例は、フラッシュＥＥＰＲＯＭにおいてＦ／Ｎ方式を用いる例に本発明を適用したものである。そして、充分早い時間内に電子の浮遊ゲートへの注入、引き抜き（書き換え）を行おうとした場合に、高い印加電圧が必要となり、周辺回路に大きな負担をかけてしまう問題を解決するために、書き換え時の高電圧印加電極を２つ以上に分散した構造とした。そして、書き換え時と、読み出し時のカップリングレシオを変化させることにより、読み出し時のしきい値シフト△Ｖthを見掛け上大きくし、低い印加電圧でも読み出しに充分必要な△Ｖthを得ることができるようにしたものである。これにより、低い印加電圧で充分早い時間内の書き換えが可能となると共に、周辺回路部の負担を大幅に軽減させるようにしたものである。
【００１１】
（実施例１）
まず、図１（Ａ）及び（Ｂ）を用いて、本実施例の不揮発メモリの構造及び原理を説明する。図１（Ａ）に示すように、半導体基体としてのＰ型のシリコン基板１１の表面にトンネル酸化膜１２が形成されている。そして、トンネル酸化膜１２の上には、ポリシリコンでなる浮遊ゲート１３が形成され、浮遊ゲート１３の上にはシリコン酸化膜１４が形成されている。また、シリコン酸化膜１４の上には、２つの互いに独立した第１コントロールゲート１５Ａと第２コントロールゲート１５Ｂとがポリシリコンで形成されている。さらに、これらのゲート部の両脇に位置するシリコン基板１１には、ソース拡散層１１Ａ、ドレイン拡散層１１Ｂが形成されている。
【００１２】
このような構造において、各電極の浮遊ゲート１３に対する容量は、図１（Ｂ）に示す通りである。本実施例では、コントロールゲートが第１コントロールゲート１５Ａと第２コントロールゲート１５Ｂとに２分割されている。このメモリにおいて書き換えを行う場合、第１コントロールゲート１５Ａと第２コントロールゲート１５Ｂとに同時に±Ｖppを印加することにより行う。このとき、カップリングレシオは、（Ｃcf1＋Ｃcf2）／（Ｃcf1＋Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）となる。
【００１３】
一方、読み出しを行う場合、従来メモリでは、１つのコントロールゲートに通常電圧Ｖccを印加し、しきい値シフト△Ｖth＝Ｑ／Ｃcfから、１または０を判定している。これに対し、本実施例では、Ｖccは２つあるコントロールゲートのうちいずれかにのみ印加し、もう一方は０Ｖとしておく。これにより、例えば、Ｑcf1＝Ｑcf2＝Ｃcf／２であるならば、同じ△Ｖthを得るための蓄積電荷量Ｑは従来のメモリの半分で済み、この分、印加電圧を低くしても同じ書き換え時間内に同じ△Ｖthを得るための蓄積電荷の注入が可能となる。なお、この読み出し時のカップリングレシオは、Ｃcf1／（Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）であり、書き換え時のカップリングレシオに比べてＣcf2／（Ｃcf1＋Ｃcf2＋Ｃsf＋Ｃbf＋Ｃdf）だけ小さくなる。
【００１４】
本実施例は、上記構成としたことにより、低電圧での書き換えが可能となり、またこのように低電圧動作であるために、所謂ディスターブ耐性が向上する。
【００１５】
（実施例２）
本実施例は、上記した実施例１における２つのコントロールゲートのうちの一方がシリコン基板中の拡散層である構造としたものである。図２（Ａ）は、本実施例の要部断面説明図である。同図に示すように、Ｐ型のシリコン基板２１の表面に、素子間分離膜２２と、トンネル酸化膜としての第１ゲート酸化膜２３が形成されている。そして、素子間分離膜２２の両脇のシリコン基板２１中に低不純物濃度のソース拡散層２１Ａと、書き換えゲート２１Ｃとが形成されている。また、浮遊ゲート２４がソース拡散層２１Ａと素子間分離膜２２と書き換えゲート２１Ｃに亙るように形成され、この浮遊ゲート２４の上に第２ゲート絶縁膜２５を介してコントロールゲート２６が形成されている。なお、このコントロールゲート２６の一端部は、浮遊ゲート２４の一端側壁部を第２ゲート絶縁膜２５を介して覆い、且つソース・ドレイン間の第１ゲート酸化膜２３のドレイン側の一部を覆っている。そして、コントロールゲート２６の一端側に、高不純物濃度のドレイン拡散層２１Ｂが形成されている。
【００１６】
このような構造での浮遊ゲート２４への電子注入するには、コントロールゲート２６、ソース拡散層２１Ａ及びドレイン拡散層２１ＢにＶpp′を、書き換えゲート２１Ｃに０Ｖを、印加することにより、書き換えゲート２１Ｃ側の第１ゲート酸化膜２３から行う。図２（Ｂ）に浮遊ゲート２４に対する各電極の容量を示す。このとき、書き換えゲート２１Ｃの第１ゲート酸化膜２３には、Ｖpp′×（Ｃdf＋Ｃbf＋Ｃsf＋Ｃcf）／（Ｃdf＋Ｃbf＋Ｃsf＋Ｃwf＋Ｃcf）の電圧が掛かり、Ｃwf≪Ｃdf＋Ｃbf＋Ｃsf＋Ｃcfであるから、Ｖpp′のほとんどが第１ゲート酸化膜２３に掛かることになる。一方、読み出しは、コントロールゲート２６にＶccを、ソース拡散層２１Ａに０Ｖを、ドレイン拡散層２１Ｂに１Ｖを、印加すればよい。これによって、注入された電子量がＱであるとするならば、Ｑ／ＣｃｆのＶthのシフトが得られる。
【００１７】
本実施例においては、上記実施例１と同様に、低電圧での書き換えが可能となり、このような低電圧動作であるために、ドレインディスターブ耐性、ゲートディスターブ耐性を向上させることができる。
【００１８】
次に、本実施例のフラッシュＥＥＰＲＯＭの製造方法を、図３〜図５を用いて説明する。
【００１９】
まず、図３（Ａ）に示すように、Ｐ型のシリコン基板２１の表面に、ＬＯＣＯＳ技術を用いて、素子間分離膜２２を形成する。次に、図３（Ｂ）に示すように、レジストＲをリソグラフィー技術を用いてパターニングした後、このレジストを及び素子間分離膜２２を注入マスクとしてリン（Ｐ）を注入エネルギーが５０ＫｅＶで、ドーズ量が１×１０14／ｃｍ2となるようにイオン注入し、低濃度のソース拡散層２１Ａと書き換えゲート２１Ｃとを形成する。次に、図３（Ｃ）に示すようにレジストＲを剥離した後、例えばドライＯ2酸化により、トンネル酸化膜としての第１ゲート酸化膜２３を１０ｎｍ程度の膜厚に形成する。
【００２０】
その後、図４（Ａ）に示すように、全面にポリシリコン膜２４ＡをＣＶＤ法にて、膜厚１００ｎｍ程度堆積させる。そして、このポリシリコン膜２４Ａが、ソース拡散層２１Ａ及び書き換えゲート２１Ｃを覆い、且つこのポリシリコン膜２４Ａの一端部がソース・ドレイン間に位置するように、図４（Ｂ）に示すようにパターニングする。次に、このポリシリコン膜２４Ａの上に、順次、シリコン酸化膜（膜厚１０ｎｍ）、シリコン窒化膜（１０ｎｍ）、シリコン酸化膜（５ｎｍ）をＣＶＤ法にて堆積させて第２ゲート絶縁膜２５を形成する。その後、図４（Ｃ）に示すように、全面にポリシリコン膜２６Ａを、ＣＶＤ法にて膜厚が１００ｎｍ程度になるように堆積させる。
【００２１】
次いで、このポリシリコン膜２６Ａ、第２ゲート絶縁膜２５、及びポリシリコン膜２４Ａを図５（Ａ）に示すようにパターニングして、浮遊ゲート２４及びコントロールゲート２６を形成する。その後、コントロールゲート２６の一端側のシリコン基板２１中にヒ素（Ａｓ）を、注入エネルギーが２５ＫｅＶで、ドーズ量が２×１０15／ｃｍ2となるようにイオン注入を行い、ドレイン拡散層２１Ｂを形成する。
【００２２】
その後は、通常の工程に従って、層間絶縁膜２７を堆積させた後、コンタクトホールを形成し、アルミ電極２８などを形成して、本実施例のフラッシュＥＥＰＲＯＭが完成する。
【００２３】
以上、各実施例について説明したが、この発明はこれらに限定されるものではなく、構成の要旨に付随する各種の設計変更が可能である。例えば、上記各実施例は、本発明をフラッシュＥＥＰＲＯＭに適用して説明したが、ＥＥＰＲＯＭに適用することも勿論可能である。
【００２４】
また、上記実施例２においては、コントロールゲート２６をソース・ドレイン間で第１ゲート酸化膜２３上に積層させたが、浮遊ゲート２４上に載せた構造としてもよい。
【００２５】
【発明の効果】
以上の説明から明らかなように、この発明によれば、低電圧での書き換えが可能な不揮発性メモリを実現する効果がある。また、低電圧動作が可能となるため、ディスターブ耐性を向上させる効果がある。
【図面の簡単な説明】
【図１】（Ａ）は本発明の実施例１を示す要部断面図、（Ｂ）は実施例１における浮遊ゲートに対する各電極の容量を示す回路図。
【図２】（Ａ）は本発明の実施例２を示す要部断面図、（Ｂ）は実施例２における浮遊ゲートに対する各電極の容量を示す回路図。
【図３】（Ａ）〜（Ｃ）は本発明の実施例２の製造工程を示す要部断面図。
【図４】（Ａ）〜（Ｃ）は本発明の実施例２の製造工程を示す要部断面図。
【図５】（Ａ）及び（Ｂ）は本発明の実施例２の製造工程を示す要部断面図。
【図６】従来のフラッシュＥＥＰＲＯＭの構造を示す要部断面図。
【図７】従来のフラッシュＥＥＰＲＯＭにおけるコントロールゲートに対する各電極の容量を示す回路図。
【符号の説明】
１１…シリコン基板
１１Ａ…ソース拡散層
１１Ｂ…ドレイン拡散層
１２…トンネル酸化膜
１３…浮遊ゲート
１４…シリコン酸化膜
１５Ａ…第１コントロールゲート
１５Ｂ…第２コントロールゲート
２１…シリコン基板
２１Ａ…ソース拡散層
２１Ｂ…ドレイン拡散層
２１Ｃ…書き換えゲート
２２…素子間分離膜
２３…第１ゲート酸化膜
２４…浮遊ゲート
２５…第２ゲート絶縁膜
２６…コントロールゲート
【図１】
0003671432.tif 000002
【図２】
0003671432.tif 000003
【図３】
0003671432.tif 000004
【図４】
0003671432.tif 000005
【図５】
0003671432.tif 000006
【図６】
0003671432.tif 000007
【図７】
0003671432.tif 000008