(57)【特許請求の範囲】
【請求項１】
グラフェン材料で電子走行層が形成され、アンバイポーラ特性を有し、かつしきい値の異なる第１のＦＥＴと第２のＦＥＴとを有し、前記第１のＦＥＴのゲート電極と前記第２のＦＥＴのゲート電極とを短絡して入力端子とし、前記第１のＦＥＴのソース電極を低電位とし、前記第１のＦＥＴのドレイン電極と前記第２のＦＥＴのソース電極とを接続して出力端子とし、前記第２のＦＥＴのドレイン電極を高電位として構成されていることを、特徴とする相補型論理ゲート装置。
【請求項２】
前記第１のＦＥＴのしきい値を第一レベルとし、前記第２のＦＥＴのしきい値を前記第一レベルよりも高い第二レベルとし、入力信号の論理ローレベルおよび論理ハイレベルをそれぞれ前記第一レベルおよび前記第二レベルに合致させたことを、特徴とする請求項１記載の相補型論理ゲート装置。
【請求項３】
前記第１のＦＥＴおよび前記第２のＦＥＴは、各々、前記電子走行層が１対の絶縁層でサンドイッチされ、一方の絶縁層の表面に第一のゲート電極が形成され、他方の絶縁層の表面に第二のゲート電極が形成され、前記第一のゲート電極に印加する電圧で、前記しきい値の電圧を制御可能であり、前記第二のゲート電極に印加する電圧で、前記電子走行層内の電流を制御可能に構成されていることを、特徴とする請求項１または２記載の相補型論理ゲート装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積論理回路、中でも特にシリコンＣＭＯＳ（相補型金属酸化膜半導体）論理回路を代表とする相補型論理ゲート装置よりなる超高集積・超低消費電力型集積論理回路の速度性能限界を打破するのに有用な相補型論理ゲート装置に関する。
【背景技術】
【０００２】
シリコンＣＭＯＳ論理ゲート装置は、超高集積性と超低消費電力性能とを併せ持つことから、今日の半導体集積回路技術の中核をなしている。図６に示す従来技術における論理ゲート装置の構成例のように、ＣＭＯＳ論理ゲートでは、ｎチャンネルＭＯＳＦＥＴ（金属酸化膜半導体型電界効果トランジスタ）とｐチャンネルＭＯＳＦＥＴとを組み合わせて相補的に動作させることによって、図７に示す動作電流・出力電圧特性のように、入出力論理レベルがローレベルおよびハイレベルのときには動作電流が流れず、論理レベルが遷移する間にのみ動作電流が流れるという特徴を有している。このことが、超低消費電力性能を与えている。通常、ＭＯＳＦＥＴは、いわゆるチャネルドーピング技術により、ドナーやアクセプタ不純物をドープすることにより、ｎ型半導体およびp型半導体を形成している。【０００３】
これまで、素子の微細化によって電子・ホールが電極間を走行する距離と時間とを短縮することによって、トランジスタＦＥＴ、ひいては論理ゲート装置の高速化が図られてきた。しかしながら、ＦＥＴ（電界効果トランジスタ）の特性寸法が量子力学的トンネル効果をきたす１０ｎｍに迫ってきた今日では、もはや素子の微細化によって高速化を果たすことが困難となっている。このため、現在利用されているシリコンをはじめとする半導体材料よりも電子・ホールをより高速に輸送できるキャリア輸送特性にすぐれた材料の導入が、速度向上の残された方法となってきている。【０００４】
そのような背景のなかで、六環構造をなす炭素の単層シート：グラフェンは、既存のあらゆる半導体よりも格段に電子輸送特性が優れることから、微細化限界で直面しているトランジスタ性能の速度性能を飛躍的に向上できる新半導体材料として注目されている。グラフェンは、価電子帯の最上点がＫ点に存在し、伝導帯の最下点と接している。すなわち、バンドギャップが存在しない。同時に、Ｋ点近傍では伝道帯・価電子帯ともに対称な線形分散特性を有することから、電子・ホールはともに有効質量が存在せず、したがって、電子移動度は従来の半導体材料に比べて１桁以上高く、かつ、ホール移動度も同等という、従来の半導体材料では実現できないすぐれたキャリア輸送特性を有している（例えば、非特許文献１，２，３参照）。【０００５】
しかし、グラフェンは、以下に述べる２つの点により、そのまま、ＭＯＳＦＥＴを置換してＣＭＯＳと等価な論理動作を実現することができない。第１は、不純物のドーピングがきわめて困難であり、いわゆる真性半導体特性しか持ち得ず、十分なキャリア濃度を有するｎ型やｐ型の半導体特性の実現がきわめて困難なことである（例えば、非特許文献１，４，５参照）。第２は、グラフェンはバンドギャップが存在せず、電子・ホールが等しく存在することから、ＦＥＴとしての動作は、ゲートバイアスがゲートしきい値電位より高いときに電子モードで動作する領域と、ゲートバイアスがゲートしきい値電位より低いときにホールモードで動作する領域とを合わせもつ、いわゆるアンバイポーラ特性（単極双方特性）を有する。従って、ゲートバイアスがしきい値以下に低下しても、ＦＥＴがオフ状態にならない（例えば、非特許文献６，７，８，９参照）。以上の理由によって、これまで、グラフェン材料を電子走行層（チャネル）とするＦＥＴにあっては、ｐチャネルＦＥＴとｎチャネルＦＥＴとからなるＣＭＯＳ論理ゲートの構成が不可能であり、そのため、現在の超低消費電力超大規模集積化を可能とするＣＭＯＳ互換の相補型ゲートを構成することが不可能であった。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】K.S.Novoselov,et al., “Two-dimensional gas of massless Dirac fermions in graphene”,Nature, 10 November 2005, Vol.438, p.197-200
【非特許文献２】MikhailI.Katsnelson, “Graphene: carbon in two dimensions”,Materials today, January 2007, Vol.10, No.1-2, p.20-27
【非特許文献３】安藤恒也，「グラフェンの特異な物理」，表面科学，2008，Vol.29，No.5，p.296-303
【非特許文献４】M.I.Katsnelson,et al., “Chiral tunnelling and the Klein paradox in graphene”,Nature Physics, September 2006, Vol.2, p.620-625
【非特許文献５】Yu-Ming Lin, et al., “Chemical Doping of Graphene NanoribbonField-Effect Devices”, 66th Device Research Conference Digest, Santa Barbara,CA, June 2008, p.27-28
【非特許文献６】BarbarosOzyilmaz, et al., “Electronic transport in locally gated graphenenanoconstrictions”, Physical Review Letters, 2007, Vol.98, Iss.206805
【非特許文献７】Max C.Lemme, et al., “A Graphene Field-Effect Device”, IEEEElectron Device Letters, April 2007, Vol.28, No.4, p.282-284
【非特許文献８】Walt A.de Heer, et al., “Pionics: the Emerging Science andTechnology of Graphene-based Nanoelectronics”, International Electron DeviceMeeting (IEDM) Technical Digest, Washington DC., Dec. 2007, p.199-202
【非特許文献９】Zhihong Chen and Phaedon Avouris, “SemiconductingGraphene Ribbon Transistor”, 65th Device Research Conference Digest, Notre Dome,June 2007, p.265-266
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、従来の問題を解決し、半導体集積論理回路、中でも特にシリコンＣＭＯＳ論理回路を代表とする相補型論理ゲート装置よりなる超高集積・超低消費電力型集積論理回路の速度性能限界を打破するのに有用な相補型論理ゲート装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するために、本発明に係る相補型論理ゲート装置は、グラフェン材料で電子走行層が形成され、アンバイポーラ特性を有し、かつしきい値の異なる第１のＦＥＴと第２のＦＥＴとを有し、前記第１のＦＥＴのゲート電極と前記第２のＦＥＴのゲート電極とを短絡して入力端子とし、前記第１のＦＥＴのソース電極を低電位とし、前記第１のＦＥＴのドレイン電極と前記第２のＦＥＴのソース電極とを接続して出力端子とし、前記第２のＦＥＴのドレイン電極を高電位として構成されていることを、特徴とする。【０００９】
本発明に係る相補型論理ゲート装置は、ｎチャネルＦＥＴおよびｐチャネルＦＥＴを用いずに、アンバイポーラ特性（単極双方特性）を有し、かつしきい値の異なるＦＥＴ２個のみを用い、両方のＦＥＴのゲート電極を短絡して入力端子とし、第１のＦＥＴのソース電極を低電位とし、前記第１のＦＥＴのドレイン電極と第２のＦＥＴのソース電極とを接続して出力端子とし、前記第２のＦＥＴのドレイン電極を高電位とすることが好ましい。また、前記第１のＦＥＴおよび前記第２のＦＥＴが、グラフェンを素材とする真性状態の半導体のみで電子走行層を形成することが好ましい。【００１０】
本発明に係る相補型論理ゲート装置は、前記第１のＦＥＴのしきい値を第一レベルとし、前記第２のＦＥＴのしきい値を前記第一レベルよりも高い第二レベルとし、入力信号の論理ローレベルおよび論理ハイレベルをそれぞれ前記第一レベルおよび前記第二レベルに合致させたことが好ましい。【００１１】
本発明に係る相補型論理ゲート装置で、前記第１のＦＥＴおよび前記第２のＦＥＴは、各々、前記電子走行層が１対の絶縁層でサンドイッチされ、一方の絶縁層の表面に第一のゲート電極が形成され、他方の絶縁層の表面に第二のゲート電極が形成され、前記第一のゲート電極に印加する電圧で、前記しきい値の電圧を制御可能であり、前記第二のゲート電極に印加する電圧で、前記電子走行層内の電流を制御可能に構成されていてもよい。【００１２】
本発明に係る相補型論理ゲート装置で、前記第１のＦＥＴおよび前記第２のＦＥＴが、各々、電子走行層を絶縁性の薄層でサンドイッチし、半導体の絶縁層の対抗面に第一のゲート電極を形成し、他方の絶縁層の対抗面に第二のゲート電極を形成し、前記第一のゲート電極に印加する電圧で、それぞれのしきい値電圧を制御し、前記第二のゲート電極に印加する電圧で電子走行層内の電流を制御するよう構成されていてもよい。
【発明の効果】
【００１３】
本発明では、ｎ型、ｐ型半導体、従って、ｐチャネルＦＥＴもｎチャネルＦＥＴも用いることなく、グラフェンをＦＥＴの電子走行層に導入し（これをグラフェンチャネルＦＥＴと称する）、グラフェン材料が有するアンバイポーラ特性（電子モードと正孔モードとで動作する単極双方特性）を活用して、しきい値の異なる２つのグラフェンチャネルＦＥＴで、従来のＣＭＯＳ論理ゲートのｐチャネルＦＥＴとｎチャネルＦＥＴとを置換することによって、ＣＭＯＳと等価な相補型論理動作を実現するものである。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施形態の相補型論理ゲート装置を示す回路図である。
【図２】図１に示す相補型論理ゲート装置の第１および第２のＦＥＴの電流電圧特性を示すグラフである。
【図３】図１に示す相補型論理ゲート装置の数値解析による動作電流出力電圧特性を示すグラフである。
【図４】図１に示す相補型論理ゲート装置の数値解析による入出力電圧特性を示すグラフである。
【図５】本発明の第２の実施形態の相補型論理ゲート装置の第１および第２のＦＥＴの構成を示す断面図である。
【図６】従来のシリコンＣＭＯＳによる相補型論理ゲート装置を示す回路図である。
【図７】従来のシリコンＣＭＯＳによる相補型論理ゲート装置の動作電流出力電圧特性を示すグラフである。
【発明を実施するための形態】
【００１５】
以下、図面に従って本発明の実施の形態の相補型論理ゲート装置について説明する。
図１に、本発明の第１の実施形態を示す相補型論理ゲート装置の構成例を示す。例えば、グラフェンを電子走行層で形成して成るような、アンバイポーラ特性（単極双方特性）を有し、かつしきい値の異なる第１のＦＥＴ１および第２のＦＥＴ２の２個のＦＥＴを用意する。第１のＦＥＴ１および第２のＦＥＴ２のしきい値電圧をそれぞれＶth1，Ｖth2とすると、第１のＦＥＴ１および第２のＦＥＴ２のドレイン電流−ドレイン電圧特性は、図２に示す本発明の第１の実施形態を示す相補型論理ゲート装置のＦＥＴ電流電圧特性のように、それぞれ、Ｖth1，Ｖth2を境に、領域：Ｖds＞Ｖth1,2の電子輸送によるＦＥＴ特性と、領域：Ｖds＜Vth1,2のホール輸送によるＦＥＴ特性とを併せ持つ、いわゆる単極双方特性を有している。
【００１６】
これら第１のＦＥＴ１および第２のＦＥＴ２を図１のように接続して、相補型インバータ論理ゲートを構成する。すなわち、第１のＦＥＴ１のゲート電極１１と第２のＦＥＴ２のゲート電極２１とを短絡して入力端子とし、第１のＦＥＴ１のソース電極１２を低電位とし、第１のＦＥＴ１のドレイン電極１３と第２のＦＥＴ２のソース電極２２とを接続して出力端子とし、第２のＦＥＴ２のドレイン電極２３を高電位としている。今、通常のＣＭＯＳ論理ゲートと同様の電源条件、すなわち、第１のＦＥＴ１のソース電極１２を接地し、第２のＦＥＴ２のドレイン電極２３に電源電圧：Ｖddを印加する場合について説明する。このとき、Ｖth1を第１のＦＥＴ１のソース電位：0V、Ｖth2を第２のＦＥＴ２のドレイン電圧：Ｖddにそれぞれ設定する。また、第１のＦＥＴ１および第２のＦＥＴ２のチャネル抵抗は、オン状態では理想的にゼロ、オフ状態では理想的に無限大とする。
【００１７】
図３に、Ｖdd ＝ 2.5Vとした場合の、ドレインバイアスを0V（ ＝ Ｖth1）からVdd（ ＝ Ｖth2）の範囲で、第１のＦＥＴ１の電子モードにおける電流電圧特性(横軸0Vから右上向きのほうき状の特性)と、第２のＦＥＴ２のホールモードにおける電流電圧特性（横軸Ｖddから左上向きのほうき状の特性）とを重ね書きして示す。横軸は、第１のＦＥＴ１のドレイン・ソース電位、すなわち、出力電位：Ｖoutとして読み取れる。当該論理ゲートの入力電位および出力電位は、図３に示した第１のＦＥＴ１および第２のＦＥＴ２のいずれのＦＥＴの電流電圧特性も同時に満たすことから、第１のＦＥＴ１および第２のＦＥＴ２の電流電圧特性の交点が動作点を与えることに留意する必要がある。
【００１８】
入力端子への印加電位が0Vのとき、第１のＦＥＴ１はゲート電位がＶth1に等しいためオフ状態、第２のＦＥＴ２はゲート電位がＶth2より（Ｖddだけ）ずっと低いため、ホールモードでのオン状態となる。したがって、このときの動作点は、図３中の１（丸数字）となり、出力電位は、オン状態となっている第２のＦＥＴ２のドレイン電位：Ｖddと等しくなる。第１のＦＥＴ１がオフ状態なので、ドレイン電流（すなわち、論理ゲートの動作電流）は流れない。
【００１９】
入力電位を0Vから徐々に上昇させると、第１のＦＥＴ１はゲート電位がＶth1からしだいに上昇するので、電子モードでのオン状態となり、ドレイン電流は増加しようとする。第２のＦＥＴ２はゲート電位がしだいにＶth2に近づいていくので、ホールモードのオン状態からしだいにオフ状態へ向かい、ドレイン電流は減少しようとする。これらの両者の条件を満足し、第１のＦＥＴ１のドレイン電流が第２のＦＥＴ２のドレイン電流と等しくなることから、図３に示すように、２（丸数字）〜５（丸数字）で示した動作点を経て、出力電位はＶddからしだいに低下してゆく。
【００２０】
入力電位がＶddに到達すると、第１のＦＥＴ１はオン状態、第２のＦＥＴ２はオフ状態となるので、動作点は図３中の６（丸数字）となり、出力電位は第１のＦＥＴ１のソース電位と同通して0Vとなる。このとき、論理ゲートの動作電流は流れない。
【００２１】
図３に示す電流電圧特性を仮定して、当該論理ゲート装置の入出力電圧特性を数値解析した結果を図４に示す。本装置に、論理ローレベル入力を第１のＦＥＴ１のしきい値：Ｖth1（ ＝ 0V）、論理ハイレベル入力を第２のＦＥＴ２のしきい値：Ｖth2（ ＝ Ｖdd）で与えれば、論理反転出力、すなわち、論理ハイレベル出力：Ｖth2（
＝ Ｖdd）、論理ローレベル出力：Ｖth1（ ＝ 0V）が得られることになり、しかも、ＣＭＯＳインバータ論理ゲートと全く等価な、論理レベルがハイ・ローレベルのときには動作電流が流れず、論理レベルが遷移している間にのみ電流が流れるという、相補型論理動作が実現できる。
【００２２】
上述した論理ゲート装置を実現する手段として、図５に示す本発明の第２の実施形態における、第１のＦＥＴ１および第２のＦＥＴ２の構成例のように、単極双方特性を有し、かつ、バックゲート電位によってしきい値を制御可能なＦＥＴを構成することができる。半絶縁性の半導体基板３１上に絶縁膜３２としてたとえばＳｉＣを成長させ、その上面のトランジスタ形成領域内にグラフェン３３を電子走行層として形成する。グラフェン３３の両端にはソース電極１２，２２、ドレイン電極１３，２３を形成する。トランジスタ形成部のＳｉＣ下面には、導電性の第一のゲート電極１１ａ，２１ａを形成している。これは、一般にバックゲートと呼ばれるゲート電極である。一方、グラフェン３３の上面には、絶縁層３４を介して第二のゲート電極１１ｂ，２１ｂを形成している。これは、一般にトップゲートと呼ばれるゲート電極である。第一のゲート（バックゲート）電極１１ａ，２１ａは、しきい値を制御するために作用し、第二のゲート（トップゲート）電極１１ｂ，２１ｂは、通常のゲート電極としてドレイン電流を制御するために作用する。このことを、以下に説明する。
【００２３】
まず、第１のＦＥＴ１および第２のＦＥＴ２の電子走行層をグラフェン３３で形成したことによって、グラフェン固有の特徴から単極双方特性が実現できる。次に、第一のゲート（バックゲート）電極１１ａ，２１ａに印加する電位によって、電子走行層内の電子・ホール濃度を変調することができ、第一のゲート（バックゲート）電極１１ａ，２１ａに印加した電位によって電子走行層に誘起された電子もしくはホール電荷を相殺する分だけ第二のゲート（トップゲート）電極１１ｂ，２１ｂの電位を印加しなければ、電子走行層内のキャリア中性条件が実現されない。すなわち、このことは、その印加した第一のゲート（バックゲート）電極１１ａ，２１ａの電位分だけ、しきい値がシフトしたことを意味する。したがって、第一のゲート（バックゲート）電極１１ａ，２１ａに印加するバイアス電位によって、第１のＦＥＴ１および第２のＦＥＴ２のしきい値を制御することができる。加えて、グラフェン材料は、電子・ホールが全く対称な輸送特性を示し、有効質量が理想的には消失し、したがって電子・ホールともに通常のシリコン半導体に比して２桁以上、化合物半導体に比しても１桁以上の高い移動度を実現することが理論・実験両面から検証されていることから、従来のシリコンＣＭＯＳ論理集積回路のように、超高集積性と超低消費電力とを実現できるとともに、従来のシリコンＣＭＯＳ論理集積回路の動作速度を大幅に上回る、極めて優れた超高速性能を同時に実現することが可能である。
【００２４】
なお、ＦＥＴのしきい値制御の手段としては、上述した以外にも、一般的に知られている絶縁膜厚の制御や仕事関数の異なるゲート金属材料の選択という技術を適用することによっても、実現できることは言うまでもない。
【産業上の利用可能性】
【００２５】
本発明により、グラフェン材料の有する超高速特性を享受しながら、かつ従来のＣＭＯＳ集積回路が有する超低消費電力・超大規模集積化を同時に実現できる。本発明は、現在の半導体技術ロードマップが直面する技術飽和を解決するブレークスルーとなる極めて有力な発明である。
【符号の説明】
【００２６】
１  第１のＦＥＴ
１１  ゲート電極
１２  ソース電極
１３  ドレイン電極
２  第２のＦＥＴ
２１  ゲート電極
２２  ソース電極
２３  ドレイン電極
３１  半導体基板
３２  絶縁膜
３３  グラフェン
３４  絶縁層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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