(57)【特許請求の範囲】
【請求項１】
シリコン材料により形成された半導体基板の上に素子分離膜を形成すると共に前記素子分離膜に囲まれた領域に多結晶シリコン膜を形成すると共に前記多結晶シリコン膜上に第１の絶縁膜を形成した後、これら多結晶シリコン膜および第１の絶縁膜を電極形状に加工する工程と、
前記電極形状に加工された多結晶シリコン膜および第１の絶縁膜の側面周部に第２の絶縁膜からなる側壁を形成する工程と、
前記側壁を形成した後、半導体基板上の全面にエッチング保護膜を形成し、このエッチング保護膜を上面から前記エッチング保護膜が前記素子分離膜を覆い、かつ前記第１の絶縁膜が露出する程度に薄くする工程と、
前記第１の絶縁膜をエッチングすることにより前記多結晶シリコン膜を露出させる工程と、
前記エッチング保護膜を除去した後、前記側壁をおよび素子分離膜をマスクとして前記多結晶シリコン膜および半導体基板それぞれに対して不純物を導入することにより多結晶シリコン電極および不純物層を形成する工程と、
前記多結晶シリコン電極および不純物層を形成した後、前記半導体基板の全面に高融点金属を堆積させると共に熱処理を行うことにより前記多結晶シリコン電極上および不純物層上にそれぞれ選択的にシリサイド膜を形成する工程と、
前記複数のシリサイド膜それぞれの上に金属膜を選択的に形成する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記高融点金属として、チタン（Ti），コバルト（Co），モリブデン（Mo），ニッケル（Ni）およびプラチナ（Pt）のうちのいずれかを用いることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記金属膜をタングステン（W）を用いて形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜を第２の絶縁膜に比べてエッチング速度の速い絶縁材料により形成することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項５】
前記第１の絶縁膜を所定濃度の燐イオンが添加された若しくは無添加のシリコン酸化膜、第２の絶縁膜をシリコン窒化膜とすることを特徴とする請求項４記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は高融点金属シリサイド層を有する半導体装置に係り、特にＭＯＳ（Metal Oxide Semiconductor)型半導体装置等の電極部形成に適用される半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年、所謂半導体製造におけるスケーリング法則に従って半導体集積回路が微細化されるに伴い、トランジスタのゲート長は短くなり駆動時の抵抗は年々低下している。しかしながら、ＭＯＳトランジスタのコンタクト径の縮小によるコンタクト抵抗の増加および拡散層（ソース領域およびドレイン領域）の浅接合化など寄生抵抗はむしろ増加している。この寄生抵抗によりＭＯＳトランジスタの電流駆動能力が低下する。つまりＭＯＳトランジスタの応答速度が劣化するという問題が生じている。そこで、寄生抵抗を低減させる対策として、自己整合型シリサイド（サリサイド）技術が提案されている。この自己整合型シリサイド技術では、半導体基板上に高融点金属を堆積させて、この高融点金属と電極部（ソース領域およびドレイン領域）の半導体を反応させた後、未反応金属を除去し、電極部上にのみ低抵抗の金属シリサイドを形成する。また、これらの電極部のみに選択的に金属を成長させる選択メタルＣＶＤ（Chemical Vapor Deposition,化学的気相成長）技術も注目されている。
【０００３】
ここで、図５（ａ）〜（ｃ）を参照して、従来のサリサイド構造を有するＭＯＳＬＳＩ（Large Scale Integrated circuit) プロセスの一例を説明する。
【０００４】
このプロセスは、まず図５（ａ）に示したように、シリコン基板１１１に例えばＬＯＣＯＳ(Local Oxidation of Silicon)法により厚い素子分離膜(SiO2)１１２を形成し、この素子分離膜１１２により囲まれた領域にゲート絶縁膜(SiO2)１１３を介して多結晶シリコン膜よりなるゲート電極１１４を形成する。続いて、例えばＣＶＤ法によりシリコン基板１１１の表面全面に酸化膜(SiO2)を形成した後、ドライエッチング（エッチバック）することによりゲート電極１１４の側面部にゲート側壁（サイドウォール）１１５を形成する。続いて、素子分離膜１１２およびゲート電極１１４をマスクとして基板と反対導電型の不純物をシリコン基板１１１内に導入し、ソース領域１１６およびドレイン領域１１７をそれぞれ自己整合的に形成することにより、ＭＯＳトランジスタを形成する。
【０００５】
次に、図５（ｂ）に示したように、フッ化水素（HF) によるエッチング処理を施し、ソース領域１１６およびドレイン領域１１７それぞれの上の自然酸化膜を完全に除去した後、全面に例えばスパッタリング法によりチタン（Ti）膜を形成する。そののち、熱処理を施すことによりソース領域１１６およびドレイン領域１１７におけるシリコン（Si）とチタン（Ti）を反応させ、ソース領域１１６およびドレイン領域１１７それぞれの上に低抵抗のシリサイド(TiSi2) 膜１１８を選択的に形成する。そののち、アンモニア過水等のエッチング液に浸すことで、素子分離膜１１２上のチタン（Ti）を選択的に除去する。
【０００６】
次に、図５（ｃ）に示したように、例えばＣＶＤ法により酸化膜(SiO2)等の層間絶縁膜１１９を形成し、この層間絶縁膜１１９の例えばドレイン領域１１７に対向する領域にシリサイド膜１１８に達する接続孔（コンタクトホール）１２０を形成する。更に、この接続孔１２０の内壁および底部（すなわち、シリサイド膜１１８の表面）に選択的に薄い窒化チタン（TiN ）膜およびチタン（Ti）膜からなる積層膜（TiN/Ti）１２１を形成し、そののち接続孔１２０内をタングステン（Ｗ）層１２２で埋め込む。続いて、接続孔１２０を含むシリコン基板１１１上にチタン(Ti)膜１２３を形成し、更にこのチタン膜１２３上にシリコン(Si)を含むアルミニウム（Al）等のアルミニウム系合金を成膜し、パターニングすることによりタングステン（Ｗ）層１２２と電気的に接続された配線層１２４を形成する。
【０００７】
このようにしてソース領域１１６およびドレイン領域１１７上にそれぞれ電極部としてのシリサイド膜１１８を有するＭＯＳトランジスタを自己整合的に形成することができる。これにより浅いソース領域１１６およびドレイン領域１１７におけるシート抵抗を、シリサイド膜を有しない従来のＭＯＳトランジスタよりも１桁程度低下させることができる。
【０００８】
【発明が解決しようとする課題】
しかしながら、近年の技術では、半導体集積回路の集積度の進歩に伴い、短チャネル効果を抑制するために、ＭＯＳトランジスタの電極部（ソース領域およびドレイン領域）の接合をより浅くする必要性がある。しかし、自己整合型シリサイド技術では、ソース領域およびドレイン領域の接合が浅くなるに伴い、ソース領域およびドレイン領域それぞれの表層に形成された高融点金属シリサイド層が半導体基板に突き抜けてしまい、高融点金属シリサイド層と半導体基板との間のリーク電流が増大する。このリーク電流を防ぐためには膜厚の薄いシリサイド膜を形成しなければならない。すなわち、集積度の進歩に伴い高融点金属シリサイド層のシート抵抗が増大するという問題が生じる。また、選択メタルＣＶＤ技術では金属膜の初期成長過程においてシリコン基板におけるシリコン結晶を消費する特性があり、ソース領域およびドレイン領域の接合を破壊しやすいという問題がある。更に、成長した金属膜、例えばタングステン（W）膜に高温を加えると、シリコン結晶を吸収してソース領域およびドレイン領域の接合を破壊するため、タングステン(W）層の成長後の製造工程に大きな制約が生じるという問題がある。
【０００９】
本発明はかかる問題点に鑑みてなされたもので、その目的は、電極部上に選択メタル技術を用いて形成する金属膜が成長過程および成長後においても半導体基板と接触して半導体基板を構成するシリコンと反応するようなことがなく、安定した電極部を形成することができると共に、素子の微細化が進行しても複数の電極部を同時にシリサイド化することができ、浅い電極部の接合における寄生抵抗の低減化を図ることができ、かつコンタクト形成のプロセス余裕を拡大することができる半導体装置の製造方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、シリコン材料により形成された半導体基板の上に素子分離膜を形成すると共に素子分離膜に囲まれた領域に多結晶シリコン膜を形成すると共に多結晶シリコン膜上に第１の絶縁膜を形成した後、これら多結晶シリコン膜および第１の絶縁膜を電極形状に加工する工程と、電極形状に加工された多結晶シリコン膜および第１の絶縁膜の側面周部に第２の絶縁膜からなる側壁を形成する工程と、側壁を形成した後、半導体基板上の全面にエッチング保護膜を形成し、このエッチング保護膜を上面からエッチング保護膜が素子分離膜を覆い、かつ第１の絶縁膜が露出する程度に薄くする工程と、第１の絶縁膜をエッチングすることにより多結晶シリコン膜を露出させる工程と、エッチング保護膜を除去した後、側壁をおよび素子分離膜をマスクとして多結晶シリコン膜および半導体基板それぞれに対して不純物を導入することにより多結晶シリコン電極および不純物層を形成する工程と、多結晶シリコン電極および不純物層を形成した後、半導体基板の全面に高融点金属を堆積させると共に熱処理を行うことにより多結晶シリコン電極上および不純物層上にそれぞれ選択的にシリサイド膜を形成する工程と、複数のシリサイド膜それぞれの上に金属膜を選択的に形成する工程とを含むものである。
【００１３】
本発明による半導体装置の製造方法では、半導体基板（シリコン基板）の電極形成予定領域のみに自己整合的に高融点金属を含むシリサイド膜が形成され、更に、この高融点金属シリサイド膜上にのみ金属が成長して金属膜が形成される。これにより、金属膜は成長過程および成長後においても半導体基板と接触することがなく、半導体基板を構成するシリコンと反応することがない。特に、第１の絶縁膜をエッチングすることにより多結晶シリコン膜を露出させる工程において、素子分離膜がエッチング保護膜により覆われているので、第１の絶縁膜と共に素子分離膜がエッチングされることはなく、多結晶シリコン電極（ゲート電極）上および不純物層領域（ソース・ドレイン領域）上が一括してシリサイド化される。その後、これらシリサイド膜上にのみ金属が成長して金属膜が形成される。これにより金属膜は成長過程および成長後においても半導体基板と接触することがなく、半導体基板を構成するシリコンと反応することがない。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１６】
図１ないし図４は本発明の一実施の形態に係るサリサイド構造を有するＭＯＳトランジスタの製造方法を工程順に表すものである。まず、図１（ａ）に示したように、例えばＰ型のシリコン基板１１上に、例えばＬＯＣＯＳ法を用いて厚い素子分離膜(SiO2)１２を形成した後、この素子分離膜(SiO2)１２をマスクとしてシリコン基板１１に対してウェル領域形成等のための不純物注入を行う。そして、この素子分離膜(SiO2)１２により囲まれた領域に熱酸化法によりゲート酸化を行い、例えば膜厚５ｎｍのゲート絶縁膜(SiO2)１３を形成する。続いて、例えばＣＶＤ法により第１の絶縁膜となるゲート絶縁膜(SiO2)１３上に例えば膜厚２００ｎｍの多結晶シリコン膜１４を形成した後、例えば同じくＣＶＤ法により例えば膜厚１５０ｎｍのシリコン酸化膜１５を形成する。ここで、シリコン酸化膜１５にはエッチングレートを変化させるために適宜不純物例えば燐をドープさせる。その後、フォトリソグラフィ技術を用いてゲートパターンを有するレジスト膜（図示せず）を形成し、このレジスト膜をマスクとして異方性エッチングによりシリコン酸化膜１５および多結晶シリコン膜１４を順次エッチングする。
【００１７】
次に、図１（ｂ）に示したように、素子分離膜１２およびシリコン酸化膜１５をマスクとしてソース電極およびドレイン電極の拡張電極用の不純物のイオン注入（ＬＤＤ注入）を行い、ＬＤＤ(Lightly Doped Drain) 領域１３ａ，１３ｂそれぞれを形成する。続いて、例えばＣＶＤ法により膜厚２０ｎｍのシリコン酸化膜１６および第２の絶縁膜となる膜厚１５０ｎｍのシリコン窒化膜１７をそれぞれ形成する。次に、図１（ｃ）に示したように、シリコン酸化膜１６およびシリコン窒化膜１７を異方性エッチングにより多結晶シリコン膜１４の側面部のみを残してエッチングし、幅広のゲート側壁（サイドウォール）１７ａを形成する。
【００１８】
次に、図２（ａ）に示したように、エッチング保護膜としての例えば膜厚５００ｎｍのレジスト膜１８を形成し、その後、図２（ｂ）に示したように、レジスト膜１８を異方性エッチングにより例えば３００ｎｍエッチングしてゲート側壁１７ａの上部を露出させる。更に、図２（ｃ）に示したように、ゲート側壁１７ａに比べて燐をドープしたシリコン酸化膜１５のエッチングレートが例えば３０倍となるような条件で異方性エッチングを行う。更に、希フッ酸溶液によりエッチングを行い、多結晶シリコン膜１４上のシリコン酸化膜１５を除去する。なお、希フッ酸溶液によるエッチングは例えば水：フッ酸＝１０：１の溶液で６０秒間行う。
【００１９】
次に、レジスト膜１８を除去した後、図３（ａ）に示したようにゲート側壁１７ａおよび素子分離膜１２をマスクとしてＮ型不純物例えば燐（Ｐ）のイオン注入を行うことにより、ソース領域１９ａおよびドレイン領域１９ｂをそれぞれ形成すると共に、多結晶シリコン膜１４中に不純物をドープしてゲート電極１４ａとする。続いて、注入により導入された不純物の活性化のために熱処理（アニール）を短時間、例えば１０００℃のランプアニールを１０秒間施す。
【００２０】
次に、図３（ｂ）に示したように、ソース領域１９ａおよびドレイン領域１９ｂそれぞれの上の自然酸化膜を完全に除去した後、例えばスパッタリング法によりシリコン基板１１の全面に高融点金属膜、例えば膜厚２０ｎｍのコバルト（Co）膜２０を形成する。コバルト膜２０を形成したのち、例えば５５０℃のランプアニールを３０秒間施すことによりソース領域１９ａ、ドレイン領域１９ｂおよびゲート電極１４ａそれぞれの領域におけるシリコン（Si）とコバルト（Co）とを反応させる。これにより、ソース領域１９ａ、ドレイン領域１９ｂおよびゲート電極１４ａそれぞれの領域上にのみ低抵抗のコバルトシリサイド（CoSi2)膜２１ａ,２１ｂ,２１ｃが選択的に形成される。更に、図３（ｃ）に示したように、硫酸過水を用いたウェットエッチング法によりソース領域１９ａ、ドレイン領域１９ｂおよびゲート電極１４ａそれぞれの領域以外の領域上での未反応のコバルト（Co）膜２０を選択的に除去する。
【００２１】
続いて、図４に示したように、例えば選択タングステンＣＶＤ技術によりコバルトシリサイド膜２１ａ,２１ｂ,２１ｃ上にのみ膜厚１００ｎｍのタングステン（W）膜２２ａ,２２ｂ,２２ｃを形成する。その後、図示しないが、例えばＣＶＤ法により層間絶縁膜(SiO2)を形成し、この層間絶縁膜のエッチングレートがゲート側壁１７ａのそれに比べて例えば３０倍となるような条件で異方性エッチングを行うことにより、層間絶縁膜のソース領域１９ａおよびドレイン領域１９ｂに対向する領域にそれぞれタングステン膜２２ａ，２２ｂに達する接続孔（コンタクトホール）を開孔する。更に、この接続孔の内壁および底部（すなわち、タングステン膜２２ａ,２２ｂの表面）に選択的に薄い窒化チタン（TiN ）膜およびチタン（Ti）膜からなる積層膜（TiN/Ti）を形成し、その後接続孔内をタングステン（Ｗ）層で埋め込む。続いて、接続孔を含むシリコン基板１１上にチタン(Ti)膜を形成し、更にこのチタン膜上にシリコン(Si)を含むアルミニウム（Al）等のアルミニウム系合金を成膜し、パターニングすることによりタングステン（Ｗ）層と電気的に接続された配線層を形成する。
【００２２】
このように本実施の形態では、ソース領域１９ａおよびドレイン領域１９ｂ,ゲート電極１４ａ上に厚いコバルトシリサイド膜２１ａ，２１ｂ,２１ｃを一括して作成した後、これらコバルトシリサイド膜２１ａ,２１ｂ,２１ｃ上にのみタングステン膜２２ａ,２２ｂ,２２ｃを成長させているので、タングステン膜２２ａ,２２ｂ,２２ｃはシリコン基板１１と直接接触することがなく、初期成長過程においてシリコン基板１１と反応することはなく、還元反応によりシリコンを消費して電極部の接合を破壊することはない。また、タングステン膜２２ａ,２２ｂ,２２ｃが成長した後の熱処理においても、タングステン膜２２ａ,２２ｂ,２２ｃとシリコン基板１１は直接接触していないので、タングステン膜２２ａ,２２ｂ,２２ｃがシリコン基板１１のシリコンを吸収して電極部の接合を破壊してしまうことはない。
【００２３】
また、本実施の形態では、上記効果に加え、図２（ｂ），（ｃ）の工程で説明したように、多結晶シリコン膜１４上の絶縁膜（シリコン酸化膜１５）に対してエッチングの際、エッチングレートが異なるシリコン窒化膜１７によりゲート側壁１７ａを形成し、更に、全面にエッチング保護膜としてレジスト膜１８を塗布形成した後にシリコン酸化膜１５が露出するまで異方性エッチングを行い、その後に選択的に多結晶シリコン膜１４上の絶縁膜（シリコン酸化膜１５）を除去するようにしたので、多結晶シリコン膜１４上の絶縁膜を除去する際に、素子分離膜１２までエッチングされてしまうことはない。従って、図４に示したソース領域１９ａ，ドレイン領域１９ｂおよびゲート電極１４ａ上にそれぞれ厚いコバルトシリサイド膜２１ａ，２１ｂ,２１ｃを一括して作成することができ、寄生抵抗の小さな高性能なＭＯＳトランジスタを形成できる。また、コンタクトホール形成のプロセス余裕が拡大するので歩留まり率も向上する。
【００２４】
以上実施の形態を挙げて本発明を説明したが、本発明は上記実施の形態に限定されるものではなく、その均等の範囲で種々変形可能である。例えば、高融点金属の成膜法は、スパッタリング法以外の方法例えばＣＶＤ法を用いるようにしてもよい。
【００２５】
また、上記実施の形態では、ＭＯＳトランジスタの構造および製造工程について説明したが、ＭＯＳデバイス以外の他のデバイス（バイポーラトランジスタ、ＣＣＤ（Charge Coupled Device）等）にも適用できるものである。また、上記実施の形態ではシリサイド膜となる高融点金属としてコバルト(Co)を用いるようにしたが、それ以外の高融点金属、例えばチタン(Ti),ニッケル(Ni),モリブデン(Mo), プラチナ (Pt)等を用いるようにしてもよい。これらの金属はいずれもシリサイド化のための反応温度が４００℃〜９００℃の範囲にあるために他の半導体製造工程と整合の良くとれたシリサイド化工程を行うことができる。
【００２６】
【発明の効果】
以上説明したように本発明の半導体装置の製造方法によれば、半導体基板（シリコン基板）の電極形成予定領域のみに自己整合的に高融点金属シリサイド膜を形成したのち、この高融点金属シリサイド膜上にのみ金属を成長させて金属膜を形成するようにしたので、金属膜が半導体基板と直接接触せず、金属の初期成長過程および成長後の熱処理の際に金属が半導体基板のシリコンと反応することはない。従って、半導体基板のシリコンの消費量を低減し、電極部の接合の破壊を防止することができる。特に、第１の絶縁膜をエッチングすることにより多結晶シリコン膜を露出させる工程において、素子分離膜をエッチング保護膜により覆うことにより、第１の絶縁膜と共に素子分離膜がエッチングされることを防止し、多結晶シリコン電極（ゲート電極）上および不純物層領域（ソース・ドレイン領域）上を一括してシリサイド化させた後、これらシリサイド膜上にのみ金属を成長させて金属膜を形成するようにしたので、不純物層上の電極部における金属とシリコンとの反応を抑制できると共に、複数の電極部を同時にシリサイド化することができ、浅い電極部の接合における寄生抵抗の低減化による高性能化を図れると共に、電極部形成の製造工程の安定化により歩留まり率の向上を図れるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係るサリサイド構造を有するＭＯＳトランジスタの製造工程を説明するための断面図である。
【図２】図１に続く製造工程を説明するための断面図である。
【図３】図２に続く製造工程を説明するための断面図である。
【図４】図３に続く製造工程を説明するための断面図である。
【図５】従来のサリサイド構造を有するＭＯＳトランジスタの製造工程を説明するための断面図である。
【符号の説明】
１１…シリコン基板、１２…素子分離膜、１３…ゲート絶縁膜、１３ａ,１３ｂ…ＬＤＤ領域、１４…多結晶シリコン膜、１４ａ…ゲート電極、１５,１６…シリコン酸化膜、１７…シリコン窒化膜、１８…レジスト膜、１９ａ…ソース領域、１９ｂ…ドレイン領域、２０…コバルト膜、２１ａ,２１ｂ,２１ｃ…コバルトシリサイド膜、２２ａ,２２ｂ,２２ｃ…タングステン膜
【図１】
0003729368.tif 000002
【図２】
0003729368.tif 000003
【図３】
0003729368.tif 000004
【図４】
0003729368.tif 000005
【図５】
0003729368.tif 000006