(57)【特許請求の範囲】
【請求項１】
入力された第１および第２の信号の位相差に応じて−（２ｎ−１−１）から＋（２ｎ−１−１）までの整数値を表すｎビットのデジタル信号を出力する時間差デジタル変換回路と、
前記第１および第２の信号が入力され、これら信号の位相差を２ｎ−１倍に拡大した二つの信号を出力する時間差増幅回路と、
前記時間差増幅回路から出力される前記二つの信号が入力され、これら信号に前記デジタル信号に応じた位相差を付加した二つの信号を出力する遅延調整回路と、
前記遅延調整回路から前記二つの信号が出力されたことを検知して検知信号を出力する出力検知回路と、
前記検知信号に同期して前記デジタル信号をラッチする記憶回路とを備えている
ことを特徴とする時間差デジタル変換ステージ。
【請求項２】
請求項１の時間差デジタル変換ステージにおいて、
前記時間差デジタル変換回路は、
ｉを１≦ｉ≦２ｎ−１−１を満たす各整数として、入力を当該時間差デジタル変換ステージで変換可能な最大時間差の（２ｉ−１）／２ｎ倍に相当する各遅延量で出力する遅延回路であって前記第１および第２の信号がそれぞれ入力される第１および第２の遅延回路と、
前記第２の遅延回路の出力のそれぞれと前記第１の信号との位相の早遅を検出する第１の位相比較回路と、
前記第１の遅延回路の出力のそれぞれと前記第２の信号との位相の早遅を検出する第２の位相比較回路とを有する
ことを特徴とする時間差デジタル変換ステージ。
【請求項３】
請求項２の時間差デジタル変換ステージにおいて、
前記時間差デジタル変換回路は、前記第１および第２の位相比較回路の出力から前記デジタル信号を生成する論理回路を有する
ことを特徴とする時間差デジタル変換ステージ。
【請求項４】
請求項１の時間差デジタル変換ステージにおいて、
前記遅延調整回路は、
ｉを１≦ｉ≦２ｎ−１−１を満たす各整数として、入力された信号を当該時間差デジタル変換ステージで変換可能な最大時間差のｉ倍に相当する各遅延量で出力する遅延回路であって前記時間差増幅回路から出力される前記二つの信号がそれぞれ入力される第１および第２の遅延回路と、
前記デジタル信号に応じて、前記第１の遅延回路の入力および少なくとも一つの出力のうちいずれか一つを選択的に出力する第１の遅延選択回路と、
前記デジタル信号に応じて、前記第２の遅延回路の入力および少なくとも一つの出力のうちいずれか一つを選択的に出力する第２の遅延選択回路とを有する
ことを特徴とする時間差デジタル変換ステージ。
【請求項５】
入力された第１および第２の信号の位相の早遅に応じた１ビットのデジタル信号を出力する時間差デジタル変換回路と、
前記第１および第２の信号が入力され、これら信号の位相差を２倍を越えないｍ倍に拡大した二つの信号を出力する時間差増幅回路と、
前記時間差増幅回路から出力される前記二つの信号が入力され、これら信号に前記デジタル信号に応じた位相差を付加した二つの信号を出力する遅延調整回路と、
前記遅延調整回路から前記二つの信号が出力されたことを検知して検知信号を出力する出力検知回路と、
前記検知信号に同期して前記デジタル信号をラッチする記憶回路とを備えている
ことを特徴とする時間差デジタル変換ステージ。
【請求項６】
請求項５の時間差デジタル変換ステージにおいて、
前記遅延調整回路は、
入力を当該時間差デジタル変換ステージで変換可能な最大時間差のｍ／２倍に相当する遅延量で出力する遅延回路であって前記時間差増幅回路から出力される前記二つの信号がそれぞれ入力される第１および第２の遅延回路と、
前記デジタル信号に応じて、前記第１の遅延回路の入力および出力のいずれか一方を選択的に出力する第１の遅延選択回路と、
前記デジタル信号に応じて、前記第２の遅延回路の入力および出力のいずれか一方を選択的に出力する第２の遅延選択回路とを有する
ことを特徴とする時間差デジタル変換ステージ。
【請求項７】
請求項５の時間差デジタル変換ステージにおいて、
前記遅延調整回路は、
前記時間差増幅回路から出力される前記二つの信号が入力され、これら信号を前記デジタル信号に応じて互いに入れ替えて出力する第１のスワップ回路と、
前記第１のスワップ回路の一方の出力が入力され、当該信号を当該時間差デジタル変換ステージで変換可能な最大時間差のｍ／２倍に相当する遅延量で出力する遅延回路と、
前記遅延回路の出力および前記第１のスワップ回路の他方の出力が入力され、これら信号を前記デジタル信号に応じて互いに入れ替えて出力する第２のスワップ回路とを有する
ことを特徴とする時間差デジタル変換ステージ。
【請求項８】
請求項１および５のいずれか一つの時間差デジタル変換ステージにおいて、
前記時間差増幅回路は、直列接続された偶数個の２入力２出力の基本回路を有するものであり、
前記基本回路は、
第１、第２、第３および第４のインバータ回路を有し、
前記第１および第３のインバータ回路の入力、前記第２および第４のインバータ回路の入力、前記第１および第４のインバータ回路の出力、および前記第２および第３のインバータ回路の出力は、それぞれ、共通であり、
前記第１および第２のインバータ回路の駆動能力は互いに等しく、
前記第３および第４のインバータ回路の駆動能力は互いに等しく、かつ、前記第１および第２のインバータ回路の駆動能力よりも小さく、
前記第１のインバータ回路の入出力を第１の入出力、および前記第２のインバータ回路の入出力を第２の入出力とするものである
ことを特徴とする時間差デジタル変換ステージ。
【請求項９】
請求項８の時間差デジタル変換ステージにおいて、
前記第３のインバータ回路は、ソースに第１の電圧が印加され、ゲートが前記第１のインバータ回路の入力に接続され、ドレインが前記第２のインバータ回路の出力に接続された第１の極性のトランジスタであり、
前記第４のインバータ回路は、ソースに第２の電圧が印加され、ゲートが前記第２のインバータ回路の入力に接続され、ドレインが前記第１のインバータ回路の出力に接続された第２の極性のトランジスタである
ことを特徴とする時間差デジタル変換ステージ。
【請求項１０】
請求項８の時間差デジタル変換ステージにおいて、
前記第３および第４のインバータ回路は、それぞれ、前記第２および第１のインバータ回路の出力の伝播信号によって電源制御される
ことを特徴とする時間差デジタル変換ステージ。
【請求項１１】
請求項８の時間差デジタル変換ステージにおいて、
前記第１および第２のインバータ回路は、前記検知信号によって初期化される
ことを特徴とする時間差デジタル変換ステージ。
【請求項１２】
請求項１および５のいずれか一つの時間差デジタル変換ステージにおいて、
前記出力検知回路は、
入力が所定の論理遷移をしたときに所定の論理値の信号を出力するトリガ回路であって前記遅延調整回路から出力される前記二つの信号がそれぞれ入力される第１および第２のトリガ回路と、
前記第１および第２のトリガ回路の出力がいずれも前記所定の論理値となったとき、前記検知信号を出力する論理回路とを有する
ことを特徴とする時間差デジタル変換ステージ。
【請求項１３】
請求項１および５のいずれか一つの時間差デジタル変換ステージにおいて、
入力が所定の論理遷移をしたときに所定の論理値の信号を出力し、前記検知信号を受けることで前記所定の論理値の信号の出力を停止する波形整形回路であって前記第１および第２の信号をそれぞれ出力する第１および第２の波形整形回路を有する
ことを特徴とする時間差デジタル変換ステージ。
【請求項１４】
請求項１および５のいずれか一つの時間差デジタル変換ステージにおいて、
前記記憶回路は、
複数のレジスタ回路と、
前記検知信号に同期して、前記複数のレジスタ回路のいずれか一つを前記デジタル信号の格納先として選択するレジスタ選択回路とを有する
ことを特徴とする時間差デジタル変換ステージ。
【請求項１５】
多段接続された複数の請求項１および５のいずれか一つの時間差デジタル変換ステージと、
前記複数の時間差デジタル変換ステージのそれぞれから出力されるデジタル値を互いに桁をずらして加算する加算回路とを備えている
ことを特徴とするパイプライン型時間差デジタル変換器。
【請求項１６】
多段接続された複数の請求項１４の時間差デジタル変換ステージと、
最終段の前記時間差デジタル変換ステージから出力される前記検知信号に同期して、前記時間差デジタル変換ステージのそれぞれにおける前記複数のレジスタ回路の出力を選択的に出力する信号選択回路と、
前記信号選択回路から出力されるデジタル値を互いに桁をずらして加算する加算回路とを備えている
ことを特徴とするパイプライン型時間差デジタル変換器。
【請求項１７】
請求項１および５のいずれか一つの時間差デジタル変換ステージと、
前記時間差デジタル変換ステージにおける前記遅延調整回路から出力される前記二つの信号を前記時間差デジタル変換ステージにフィードバック入力するフィードバックパスと、
前記時間差デジタル変換ステージから出力される前記検知信号に同期して前記時間差デジタル変換ステージから出力されるデジタル値をラッチし、当該ラッチしたデジタル値を互いに桁をずらして加算する加算回路とを備えている
ことを特徴とするサイクリック型時間差デジタル変換器。
【請求項１８】
請求項１４の時間差デジタル変換ステージと、
前記時間差デジタル変換ステージにおける前記遅延調整回路から出力される前記二つの信号を前記時間差デジタル変換ステージにフィードバック入力するフィードバックパスと、
前記時間差デジタル変換ステージにおける前記複数のレジスタ回路のそれぞれから出力されるデジタル値を互いに桁をずらして加算する加算回路とを備えている
ことを特徴とするサイクリック型時間差デジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号位相差をデジタル値に変換する時間差デジタル変換器に関する。
【背景技術】
【０００２】
近年、デジタル位相同期回路の発展に伴い、時間方向のアナログ情報をデジタル化する時間差デジタル変換器の開発が盛んになっている。典型的な時間差デジタル変換器は、複数のインバータ回路が直列接続されたインバータチェーンに第１の信号を入力し、第２の信号に同期して各インバータ回路の出力をラッチしてインバータチェーンの状態変化点を検出することで、第１および第２の信号の位相差をデジタル化する。しかし、この構成ではインバータ回路の遅延時間以下の分解能を得ることができない。そこで、各インバータ回路の出力と第２の信号との位相差を時間差増幅回路で増幅し、その出力の位相差を別の時間差デジタル変換器でさらにデジタル化することで、各インバータ回路の遅延時間以下の分解能を実現している（例えば、非特許文献１参照）。【０００３】
また、時間差増幅回路の例として、複数の可変遅延セルからなるチェーンを二つ用意し、これら二つのチェーンを、一方のチェーンにおける各可変遅延セルの出力で他方のチェーンにおける各可変遅延セルのゲインを制御するようにクロス結合したものが知られている（例えば、非特許文献２参照）。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】M. Lee, A. A. Abidi, "A 9b,1.25ps Resolution Coarse-Fine Time-to-Digital Converter in 90nm CMOS that Amplifies a Time Residue", 2007 Symposium on VLSI Circuits Digest of Technical Papers, pp.168-169, June 2007
【非特許文献２】T. Nakura, S. Mandai, M. Ikeda, K. Asada, "Time Difference Amplifier using Closed-Loop Gain Control", 2009 Symposium on VLSI Circuits Digest of Technical Papers, pp.208-209, June 2009
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来の高分解能の時間差デジタル変換器では、各インバータ回路の出力に時間差増幅回路と時間差デジタル変換器を設けなければならず、全体の回路規模および消費電力が大きくなってしまう。かかる問題に鑑み、本発明は、小型で高分解能の時間差デジタル変換器を実現することを課題とする。
【課題を解決するための手段】
【０００６】
上記課題を解決するために本発明によって次のような手段を講じた。すなわち、時間差デジタル変換ステージとして、入力された第１および第２の信号の位相差に応じて−（２ｎ−１−１）から＋（２ｎ−１−１）までの整数値を表すｎビットのデジタル信号を出力する時間差デジタル変換回路と、前記第１および第２の信号が入力され、これら信号の位相差を２ｎ−１倍に拡大した二つの信号を出力する時間差増幅回路と、前記時間差増幅回路から出力される前記二つの信号が入力され、これら信号に前記デジタル信号に応じた位相差を付加した二つの信号を出力する遅延調整回路と、前記遅延調整回路から前記二つの信号が出力されたことを検知して検知信号を出力する出力検知回路と、前記検知信号に同期して前記デジタル信号をラッチする記憶回路とを備えているものとする。【０００７】
あるいは、時間差デジタル変換ステージとして、入力された第１および第２の信号の位相の早遅に応じた１ビットのデジタル信号を出力する時間差デジタル変換回路と、前記第１および第２の信号が入力され、これら信号の位相差を２倍を越えないｍ倍に拡大した二つの信号を出力する時間差増幅回路と、前記時間差増幅回路から出力される前記二つの信号が入力され、これら信号に前記デジタル信号に応じた位相差を付加した二つの信号を出力する遅延調整回路と、前記遅延調整回路から前記二つの信号が出力されたことを検知して検知信号を出力する出力検知回路と、前記検知信号に同期して前記デジタル信号をラッチする記憶回路とを備えているものとする。【０００８】
これら時間差デジタル変換ステージは、入力信号の位相差で表されるアナログ時間情報をデジタル値に変換し、入力信号の位相差から当該デジタル値に相当する時間差を差し引いたアナログ時間情報を位相差として表す二つの信号を出力するものであり、多段接続することにより、小型で高分解能のパイプライン型やサイクリック型の時間差デジタル変換器を構成することができる。
【発明の効果】
【０００９】
本発明によると、高分解能の時間差デジタル変換器をより小さな回路規模で実現することができる。
【図面の簡単な説明】
【００１０】
【図１】図１は、本発明の一実施形態に係る時間差デジタル変換ステージの構成図である。
【図２】図２は、１．５ビットステージにおける時間差デジタル変換回路の一構成例を示す図である。
【図３】図３は、時間差増幅回路の一構成例を示す図である。
【図４】図４は、時間差増幅回路の動作原理を説明するための図である。
【図５】図５は、インバータ回路を単一のトランジスタで構成した場合の時間差増幅回路の構成例を示す図である。
【図６】図６は、低消費電力化および高速初期化の改良を施した時間差増幅回路の一構成例を示す図である。
【図７】図７は、信号衝突用の逆論理を出力するインバータ回路の構成例を示す図である。
【図８】図８は、信号伝播用のインバータ回路の構成例を示す図である。
【図９】図９は、１．５ビットステージにおける遅延調整回路の一構成例を示す図である。
【図１０】図１０は、１．５ビット時間差デジタル変換ステージの入出力特性と変換デジタル値との関係を示すグラフである。
【図１１】図１１は、出力検知回路の一構成例を示す図である。
【図１２】図１２は、２．５ビットステージにおける時間差デジタル変換回路の一構成例を示す図である。
【図１３】図１３は、２．５ビットステージにおける遅延調整回路の一構成例を示す図である。
【図１４】図１４は、２．５ビット時間差デジタル変換ステージの入出力特性と変換デジタル値との関係を示すグラフである。
【図１５】図１５は、１ビットステージにおける遅延調整回路の一構成例を示す図である。
【図１６】図１６は、１ビットステージにおける遅延調整回路の別構成例を示す図である。
【図１７】図１７は、１ビット時間差デジタル変換ステージの入出力特性と変換デジタル値との関係を示すグラフである。
【図１８】図１８は、波形整形回路の一構成例を示す図である。
【図１９】図１９は、本発明の一実施形態に係るパイプライン型時間差デジタル変換器の構成図である。
【図２０】図２０は、１．５ビットステージにおける記憶回路の一構成例を示す図である。
【図２１】図２１は、変形例に係るパイプライン型時間差デジタル変換器の構成図である。
【図２２】図２２は、本発明の一実施形態に係るサイクリック型時間差デジタル変換器の構成図である。
【図２３】図２３は、変形例に係るサイクリック型時間差デジタル変換器の構成図である。
【発明を実施するための形態】
【００１１】
（時間差デジタル変換ステージの実施形態）
図１は、本発明の一実施形態に係る時間差デジタル変換ステージの構成を示す。本実施形態に係る時間差デジタル変換ステージ１０は、入力された信号φ１，φ２の位相差に応じたデジタル値を出力するとともに、φ１，φ２の位相差を増幅して信号φ１’，φ２’を生成し、さらに当該デジタル値に応じてφ１’，φ２’の位相差を調整して信号φ１”，φ２”を出力する。時間差デジタル変換ステージ１０は、例えば、後述するパイプライン型およびサイクリック型の時間差デジタル変換器における各ステージとして応用することができる。
【００１２】
≪１．５ビットステージの例≫
時間差デジタル変換ステージ１０の分解能が１．５ビットである場合について説明する。時間差デジタル変換回路１１は、入力されたφ１，φ２の位相差に応じて“−１”，“０”，“＋１”のいずれかを表す２ビットのデジタル信号Ｄを出力する。記憶回路１２は、後述する検知信号Ｒに同期してＤをラッチする。図２は、１．５ビットステージにおける時間差デジタル変換回路１１の一構成例を示す。遅延回路１１１，１１２は、時間差デジタル変換ステージ１０で変換可能な最大時間差を±Ｔとして、入力されたφ１，φ２を遅延量Ｔ／４でそれぞれ出力する。位相比較回路１１３は、遅延回路１１２の出力とφ１との位相の早遅を検出してＤの上位ビットであるＤ［１］を出力する。位相比較回路１１４は、遅延回路１１１の出力とφ２との位相の早遅を検出してＤの下位ビットであるＤ［０］を出力する。また、位相比較回路１１３，１１４は、いずれも、Ｒによって初期化される。位相比較回路１１３，１１４は、いずれも、リセット付きＲＳフリップフロップなどで構成することができる。かかる構成により、時間差デジタル変換回路１１は、φ１，φ２の位相差θが−Ｔ＜θ＜−Ｔ／４、−Ｔ／４＜θ＜＋Ｔ／４、および＋Ｔ／４＜θ＜＋Ｔのいずれの範囲にあるかを判定し、その判定結果をＤとして出力する。例えば、−Ｔ＜θ＜−Ｔ／４の場合、Ｄは“０１”であり、−Ｔ／４＜θ＜＋Ｔ／４の場合、Ｄは“００”であり、＋Ｔ／４＜θ＜＋Ｔの場合、Ｄは“１０”である。
【００１３】
図１に戻り、時間差増幅回路１３は、φ１，φ２を受け、これら信号の位相差を２倍に拡大したφ１’，φ２’を出力する。図３は、時間差増幅回路１３の一構成例を示す。時間差増幅回路１３は、直列接続された偶数個の２入力２出力の基本回路１３０からなる。基本回路１３０は、４個のインバータ回路１３１，１３２，１３３および１３４から構成される。インバータ回路１３１，１３３の入力、インバータ回路１３２，１３４の入力、インバータ回路１３１，１３４の出力、およびインバータ回路１３２，１３３の出力は、それぞれ、共通である。インバータ回路１３１，１３２の駆動能力は互いに等しく、それぞれの入出力が第１および第２の入出力となる。インバータ回路１３３，１３４の駆動能力は互いに等しく、かつ、インバータ回路１３１，１３２の駆動能力よりも小さい。したがって、インバータ回路１３３，１３４からインバータ回路１３１，１３２の出力の逆論理がそれぞれ出力されることで信号が衝突してインバータ回路１３１，１３２の出力遷移が遅延する。例えば、インバータ回路１３２よりも先にインバータ回路１３１の入力が遷移した場合、インバータ回路１３１の出力が遷移した後にインバータ回路１３４が逆論理を出力するためインバータ回路１３１の出力遷移はインバータ回路１３４の出力によって遅延することはない。一方、インバータ回路１３２の出力が遷移するよりも前にインバータ回路１３３が逆論理を出力しているためインバータ回路１３２の出力遷移はインバータ回路１３３の出力によって遅延する。
【００１４】
図３の基本回路１３０を８個直列接続した場合の時間差増幅回路１３の動作原理について図４を参照しながら説明する。φ１，φ２に位相差がない場合、φ１，φ２は、それぞれ、前半の４個の基本回路１３０については他方の信号よりも先に通過するため他方の信号による出力遷移遅延は発生しないが、後半４個の基本回路１３０については他方の信号が先に通過するため出力遷移遅延が発生する（図４（ａ）参照）。しかし、φ１，φ２についてはともに同数の基本回路１３０において出力遷移遅延が発生するため、φ１，φ２は互いに同じ量だけ遅延し、φ１，φ２の位相差は維持される。したがって、φ１’，φ２’に位相差は生じない。
【００１５】
一方、φ１がφ２よりも遅れている場合、φ１は、例えば前半の３個の基本回路１３０では出力遷移遅延は発生しないが、後半５個の基本回路１３０では出力遷移遅延が発生する。逆に、φ２は、前半の５個の基本回路１３０では出力遷移遅延は発生しないが、後半３個の基本回路１３０では出力遷移遅延が発生する（図４（ｂ）参照）。したがって、φ１はφ２よりも多く遅延し、φ１’，φ２’の位相差はφ１，φ２の位相差よりも大きくなる。このように、時間差増幅回路１３に遅れて入力された信号は先に入力された信号よりもより多く遅延して出力される。これにより、二つの信号の位相差を増幅することができる。なお、ゲインは、基本回路１３０の個数およびインバータ回路１３１，１３２とインバータ回路１３３，１３４との駆動能力比を適宜変えることで所望値にすることができる。
【００１６】
インバータ回路１３３，１３４がＣＭＯＳで構成されている場合、φ１，φ２が入力されていない定常状態において、インバータ回路１３３，１３４は、それぞれ、インバータ回路１３１，１３２の出力の逆論理を出力するため、リーク電流が流れてしまう。そこで、図５に示したように、インバータ回路１３３，１３４を互いに逆極性の単一のトランジスタで構成してもよい。例えば、ある基本回路１３０において、インバータ回路１３３をＮＭＯＳトランジスタで構成した場合、インバータ回路１３４はＰＭＯＳトランジスタで構成する。さらに、その基本回路１３０に接続される別の基本回路１３０において、インバータ回路１３３，１３４を、それぞれ、ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタで構成する。これにより、定常状態におけるリーク電流を抑制することができる。なお、φ１，φ２の立ち下がりエッジの位相差を増幅するのであれば、図５に示したインバータ回路１３３，１３４の極性をすべて逆にすればよい。
【００１７】
図５に示した構成では、一旦φ１，φ２が入力されると時間差増幅回路１３が初期化されるまではインバータ回路１３３，１３４にリーク電流が流れる。すなわち、φ１，φ２が入力された定常状態では、インバータ回路１３３，１３４を構成するトランジスタはすべてオン状態となり、また、これらトランジスタとは逆極性でドレインどうしが接続されたインバータ回路１３１，１３２におけるトランジスタもオン状態となるため、インバータ回路１３１，１３２の電源電圧（またはグランド）からインバータ回路１３３，１３４のグランド（または電源電圧）に貫通電流が流れる。また、時間差増幅回路１３の初期化は、例えばφ１，φ２の立ち下がりエッジを入力することで行われるが、これではφ１，φ２の立ち下がりエッジがすべての基本回路１３０のインバータ回路１３１，１３２を伝播し終わるまで時間差増幅回路１３に次のφ１，φ２の立ち上がりを入力することができずに時間差増幅回路１３が再び使用可能になるまでの待ち時間が長い。そこで、下記のようにして時間差増幅回路１３の低消費電力化および高速初期化を図るとよい。
【００１８】
図６は、低消費電力化および高速初期化の改良を施した時間差増幅回路１３の一構成例を示す。基本回路１３０において、インバータ回路１３３Ａは、インバータ回路１３２Ａの出力を受ける隣の基本回路１３０におけるインバータ回路１３２Ａの出力によって電源制御されるように構成されている。具体的には、インバータ回路１３３Ａは、時間差増幅回路１３にφ２が入力されてから隣の基本回路１３０におけるインバータ回路１３２Ａの出力が遷移するまでは電源電圧またはグランドと接続され、隣の基本回路１３０におけるインバータ回路１３２Ａの出力が遷移した後は電源電圧またはグランドから切断される。また、インバータ回路１３４Ａは、インバータ回路１３１Ａの出力を受ける隣の基本回路１３０におけるインバータ回路１３１Ａの出力によって電源制御されるように構成されている。具体的には、インバータ回路１３４Ａは、時間差増幅回路１３にφ１が入力されてから隣の基本回路１３０におけるインバータ回路１３１Ａの出力が遷移するまでは電源電圧またはグランドと接続され、隣の基本回路１３０におけるインバータ回路１３１Ａの出力が遷移した後は電源電圧またはグランドから切断される。
【００１９】
図７は、インバータ回路１３３Ａ，１３４Ａの構成例を示す。インバータ回路１３３Ａ，１３４ＡがＨレベルを出力してインバータ回路１３１Ａ，１３２Ａの出力遷移を遅延させるものである場合、図７（ａ）に示したように、インバータ回路１３３Ａ，１３４Ａは、直列接続された二つのＰＭＯＳトランジスタで構成することができる。一方のトランジスタのソースは電源電圧に接続され、他方のトランジスタのドレインからＨレベルが出力される。また、インバータ回路１３３Ａ，１３４ＡがＬレベルを出力してインバータ回路１３１Ａ，１３２Ａの出力遷移を遅延させるものである場合、図７（ｂ）に示したように、インバータ回路１３３Ａ，１３４Ａは直列接続された二つのＮＭＯＳトランジスタで構成することができる。一方のトランジスタのソースはグランドに接続され、他方のトランジスタのドレインからＬレベルが出力される。いずれの構成おいても、二つのトランジスタのゲートには、インバータ回路１３３Ａにあってはインバータ回路１３１Ａの入力および他の基本回路１３０におけるインバータ回路１３２Ａの出力が、インバータ回路１３４Ａにあってはインバータ回路１３２Ａの入力および他の基本回路１３０におけるインバータ回路１３１Ａの出力が、それぞれ接続される。いずれのトランジスタのゲートにいずれの信号を接続するかは任意である。
【００２０】
なお、インバータ回路１３３Ａを制御する信号は、隣の基本回路１３０におけるインバータ回路１３２Ａの出力に限られず、さらに先の基本回路１３０におけるインバータ回路１３２Ａの出力であってもよい。すなわち、インバータ回路１３２Ａの出力の伝播信号でインバータ回路１３３Ａの電源制御してもよい。同様に、インバータ回路１３１Ａの出力の伝播信号でインバータ回路１３４Ａを電源制御してもよい。
【００２１】
以上のように、φ１，φ２が基本回路１３０を通過した後に当該基本回路１３０におけるインバータ回路１３３Ａ，１３４Ａの電源を断つことで、φ１，φ２が入力された定常状態において貫通電流が流れ続けるのを抑制することができる。図６の構成によると、図５の構成と比較して１０倍程度の消費電力削減効果がある。
【００２２】
図６に戻り、基本回路１３０において、インバータ回路１３１Ａ，１３２Ａは、Ｒまたはその反転である／Ｒによって初期化されるように構成されている。縦続接続されたインバータ回路１３１ＡがＲ，／Ｒで交互に初期化されるのは、これらインバータ回路１３１Ａの初期値が交互に異なるからである。インバータ回路１３２Ａの初期化についても同様である。
【００２３】
図８は、インバータ回路１３１Ａ，１３２Ａの構成例を示す。インバータ回路１３３Ａ，１３４Ａの初期値がＨレベルの場合、図８（ａ）に示したように、インバータ回路１３１Ａ，１３２Ａを構成するＰＭＯＳトランジスタのゲートにＲまたは／Ｒを接続すればよい。また、インバータ回路１３３Ａ，１３４Ａの初期値がＬレベルの場合、図８（ｂ）に示したように、インバータ回路１３１Ａ，１３２Ａを構成するＮＭＯＳトランジスタのゲートにＲまたは／Ｒを接続すればよい。
【００２４】
以上のように、すべてのインバータ回路１３１Ａ，１３２ＡをＲまたは／Ｒでいっせいに初期化することで、１ゲート強の遅延時間で時間差増幅回路１３を初期化することができる。すなわち、図６の構成を採用することで時間差増幅回路１３の初期化を大幅に高速化することができる。
【００２５】
非特許文献２に開示された時間差増幅回路では可変遅延セルの電流源を制御することでゲインを制御している。しかし、電流源の線形領域は比較的狭いため、この構成では線形性の高い時間差増幅回路を設計することが困難である。一方、時間差増幅回路１３ではインバータ回路から出力される信号の衝突を利用して出力遅延を実現しているため、幅広いレンジで線形性に優れた時間差増幅作用を得ることができる。
【００２６】
図１に戻り、遅延調整回路１４は、φ１’，φ２’を受け、これら信号に時間差デジタル変換回路１１から出力されるＤに応じた位相差を付加したφ１”，φ２”を出力する。図９は、１．５ビットステージにおける遅延調整回路１４の一構成例を示す。遅延回路１４１，１４２は、それぞれ、入力されたφ１’，φ２’を遅延量Ｔで出力する。遅延回路１４１，１４２は、いずれも、図２に示した遅延回路１１１または遅延回路１１２を４個直列接続して構成することができる。遅延選択回路１４３は、Ｄ［１］に応じて遅延回路１４１の入出力のいずれか一方を選択的に出力する。遅延選択回路１４４は、Ｄ［０］に応じて遅延回路１４２の入出力のいずれか一方を選択的に出力する。
【００２７】
例えば、Ｄが“０１”の場合、すなわち、φ１がφ２よりもＴ／４以上遅れている場合、遅延選択回路１４３はφ１’を、遅延選択回路１４４は遅延回路１４２の出力を、それぞれ出力する。Ｄが“００”の場合、すなわち、φ１，φ２の位相差が±Ｔ／４以内の場合、遅延選択回路１４３，１４４は、φ１’，φ２’をそれぞれ出力する。Ｄが“１０”の場合、すなわち、φ１がφ２よりもＴ／４以上進んでいる場合、遅延選択回路１４３は遅延回路１４１の出力を、遅延選択回路１４４はφ２’をそれぞれ出力する。
【００２８】
図１０は、１．５ビット時間差デジタル変換ステージ１０の入出力特性と変換デジタル値との関係を示す。入力時間差はφ１，φ２の位相差であり、出力時間差はφ１”，φ２”の位相差である。
【００２９】
図１に戻り、出力検知回路１５は、遅延調整回路１４からφ１”，φ２”が出力されたことを検知してＲを出力する。図１１は、出力検知回路１５の一構成例を示す。トリガ回路１５１，１５２は、それぞれ、φ１”，φ２”の立ち上がりエッジが入力されるまでは“０”を出力し、立ち上がりエッジが入力されると“１”を出力する。トリガ回路１５１，１５２は、いずれも、Ｄフリップフロップで構成することができる。論理回路１５３は、トリガ回路１５１，１５２の出力の否定論理積を出力する。論理回路１５３の出力がＲである。論理回路１５３は、ＮＡＮＤゲートで構成することができる。トリガ回路１５１，１５２は、Ｒを受けることでリセットされて再び“０”を出力する。すなわち、Ｒは、時間差デジタル変換ステージ１０による変換処理終了を示すタイミング信号となり得る。例えば、Ｒは、記憶回路１２によるＤのラッチタイミングを示す信号として使用することができる。また、Ｒは、図２に示した位相比較回路１１３，１１４のリセット信号として使用することができる。
【００３０】
≪２．５ビットステージの例≫
時間差デジタル変換ステージ１０の分解能が２．５ビットである場合について説明する。２．５ビットステージの場合、Ｄのビット幅が３ビットとなるため、記憶回路１２のビット幅もそれに応じて拡張する必要がある。また、時間差増幅回路１３は、φ１，φ２の位相差を４倍に拡大したφ１’，φ２’を出力する必要がある。さらに、時間差デジタル変換回路１１および遅延調整回路１４の構成が上記とは異なる。
【００３１】
時間差デジタル変換回路１１は、入力されたφ１，φ２の位相差に応じて“−３”，“−２”，“−１”，“０”，“＋１”，“＋２”，“＋３”のいずれかを表すＤを出力する。図１２は、２．５ビットステージにおける時間差デジタル変換回路１１の一構成例を示す。遅延回路１１１，１１２は、時間差デジタル変換ステージ１０で変換可能な最大時間差を±Ｔとして、入力されたφ１，φ２をＴ／８，３Ｔ／８，５Ｔ／８の各遅延量でそれぞれ出力する。遅延回路１１１，１１２は、いずれも、遅延量Ｔ／８の遅延素子を５個直列接続して構成することができる。位相比較回路１１３は、遅延回路１１２のＴ／８，３Ｔ／８，５Ｔ／８遅延出力のそれぞれとφ１との位相の早遅を検出する。位相比較回路１１４は、遅延回路１１１のＴ／８，３Ｔ／８，５Ｔ／８遅延出力のそれぞれとφ２との位相の早遅を検出する。また、位相比較回路１１３，１１４は、いずれも、Ｒによって初期化される。位相比較回路１１３，１１４は、いずれも、複数のリセット付きＲＳフリップフロップなどで構成することができる。論理回路１１５は、位相比較回路１１３，１１４の出力から３ビットのＤを生成する。
【００３２】
図１３は、２．５ビットステージにおける遅延調整回路１４の一構成例を示す。遅延回路１４１，１４２は、それぞれ、入力されたφ１’，φ２’を各遅延量Ｔ，２Ｔ，３Ｔで出力する。遅延回路１４１，１４２は、いずれも、遅延量Ｔの遅延素子を３個直列接続して構成することができる。また、遅延量Ｔの遅延素子は、図１２に示した遅延量Ｔ／８の遅延素子を８個直列接続して構成することができる。遅延選択回路１４３，１４４は、それぞれ、Ｄに応じて遅延回路１４１，１４２の入力および各出力のうちいずれか一つを選択的に出力する。
【００３３】
例えば、Ｄが“−３”（２の補数だと“１０１”）の場合、すなわち、φ１がφ２よりも５Ｔ／８以上遅れている場合、遅延選択回路１４３はφ１’を、遅延選択回路１４４は遅延回路１４２の３Ｔ遅延出力を、それぞれ出力する。Ｄが“０”（２の補数だと“０００”）の場合、すなわち、φ１，φ２の位相差が±Ｔ／８以内の場合、遅延選択回路１４３，１４４は、φ１’，φ２’をそれぞれ出力する。Ｄが“＋３”（２の補数だと“０１１”）の場合、すなわち、φ１がφ２よりも５Ｔ／８以上進んでいる場合、遅延選択回路１４３は遅延回路１４１の３Ｔ遅延出力を、遅延選択回路１４４はφ２’を、それぞれ出力する。
【００３４】
図１４は、２．５ビット時間差デジタル変換ステージ１０の入出力特性と変換デジタル値との関係を示す。入力時間差はφ１，φ２の位相差であり、出力時間差はφ１”，φ２”の位相差である。
【００３５】
≪３．５ビット以上のステージの例≫
３．５ビット以上のマルチビットステージは、時間差デジタル変換回路１１、時間差増幅回路１３、および遅延調整回路１４を次のように変形して構成することができる。すなわち、Ｄが−（２ｎ−１−１）から＋（２ｎ−１−１）までの整数値を表すｎビット信号である場合、時間差増幅回路１３は、φ１，φ２の位相差を２ｎ−１倍に拡大したφ１’，φ２’を出力する。また、ｉを１≦ｉ≦２ｎ−１−１を満たす各整数として、時間差デジタル変換回路１１において、遅延回路１１１，１１２は、それぞれ、φ１，φ２をＴの（２ｉ−１）／２ｎ倍に相当する各遅延量で出力し、位相比較回路１１３，１１４は、それぞれ、遅延回路１１１，１１２の出力のそれぞれとφ１，φ２との位相の早遅を検出する。遅延調整回路１４において、遅延回路１４１，１４２は、それぞれ、φ１’，φ２’をＴのｉ倍に相当する各遅延量で出力し、遅延選択回路１４３，１４４は、それぞれ、Ｄに応じて遅延回路１４１，１４２の入力および各出力のうちいずれか一つを選択的に出力する。
【００３６】
≪１ビットステージの例≫
時間差デジタル変換ステージ１０の分解能が１ビットである場合について説明する。１ビットステージの場合、時間差デジタル変換回路１１は、φ１，φ２の位相の早遅に応じた１ビットのデジタル信号を出力する１個の位相比較回路で構成することができる。時間差増幅回路１３は、φ１，φ２の位相差を２倍を越えないｍ倍に拡大したφ１’，φ２’を出力する。もし、ｍを２を越える値に設定していた場合、１ビットステージでは時間差増幅回路１３にゲイン誤差やオフセット誤差などがあると入力時間差がほぼゼロの場合に出力時間差の上限または下限がクリッピングされることがある。時間差増幅回路１３のゲインを２倍を超えないように抑制するのはそのような出力時間差の情報欠落を回避するためである。
【００３７】
図１５は、１ビットステージにおける遅延調整回路１４の一構成例を示す。遅延回路１４１，１４２は、それぞれ、入力されたφ１’，φ２’を遅延量ｍＴ／２で出力する。遅延選択回路１４３は、Ｄに応じて遅延回路１４１の入出力のいずれか一方を選択的に出力する。遅延選択回路１４４は、Ｄに応じて遅延回路１４２の入出力のいずれか一方を選択的に出力する。例えば、Ｄが“０”の場合、すなわち、φ１がφ２よりも遅れている場合、遅延選択回路１４３はφ１’を、遅延選択回路１４４は遅延回路１４２の出力を、それぞれ出力する。Ｄが“１”の場合、すなわち、φ１がφ２よりも進んでいる場合、遅延選択回路１４３は遅延回路１４１の出力を、遅延選択回路１４４はφ２’を、それぞれ出力する。
【００３８】
図１６は、１ビットステージにおける遅延調整回路１４の別構成例を示す。スワップ回路１４５は、φ１’，φ２’を受け、Ｄに応じてこれら信号を互いに入れ替えて出力する。遅延回路１４１は、スワップ回路１４５の一方の出力を遅延量ｍＴ／２で出力する。スワップ回路１４６は、遅延回路１４１の出力およびスワップ回路１４５の他方の出力を受け、Ｄに応じてこれら信号を互いに入れ替えてφ１”，φ２”として出力する。例えば、Ｄが“０”の場合、すなわち、φ１がφ２よりも遅れている場合、スワップ回路１４５に入力されたφ１’は遅延せずにφ１”として、φ２’は遅延回路１４１で遅延してφ２”として、それぞれスワップ回路１４６から出力される。Ｄが“１”の場合、すなわち、φ１がφ２よりも進んでいる場合、スワップ回路１４５に入力されたφ１’は遅延回路１４１で遅延してφ１”として、φ２’は遅延せずにφ２”として、それぞれスワップ回路１４６から出力される。
【００３９】
図１７は、１ビット時間差デジタル変換ステージ１０の入出力特性と変換デジタル値との関係を示す。入力時間差はφ１，φ２の位相差であり、出力時間差はφ１”，φ２”の位相差である。ここでは、時間差増幅回路１３のゲインを１．８倍程度にしているため、入力時間差がゼロのときの出力時間差は±Ｔを若干下回っている。
【００４０】
以上、本実施形態によると、小型で高分解能の時間差デジタル変換を実現するパイプライン型およびサイクリック型の時間差デジタル変換器における各ステージとして応用可能な時間差デジタル変換ステージを実現することができる。
【００４１】
なお、φ１，φ２は時間差デジタル変換ステージ１０に一旦入力されるとφ１”，φ２”が出力されるまでは論理遷移しないステップ状の信号であることが望ましい。特に、図３に示した構成の時間差増幅回路１３では、増幅処理中にφ１，φ２の論理が遷移すると各信号パスの後段における基本回路１３０のインバータ回路１３１，１３２の出力遷移遅延が発生しなくなり、正確な時間差増幅ができなくなるおそれがある。そこで、時間差デジタル変換ステージ１０における信号処理が終了するまでφ１，φ２の論理を固定する波形整形回路を設けるとよい。図１８は、波形整形回路の一構成例を示す。信号Φ１，Φ２は、それぞれ、φ１，φ２の原信号である。Φ１，Φ２はパルスであってもよい。波形整形回路１６１，１６２は、それぞれ、Φ１，Φ２の立ち上がりエッジが入力されるまではφ１，φ２として“０”を出力し、立ち上がりエッジが入力されると“１”を出力する。また、波形整形回路１６１，１６２は、Ｒを受けることでリセットされてφ１，φ２として再び“０”を出力する。波形整形回路１６１，１６２は、Ｄフリップフロップで構成することができる。
【００４２】
（パイプライン型時間差デジタル変換器の実施形態）
図１９は、本発明の一実施形態に係るパイプライン型時間差デジタル変換器の構成を示す。パイプライン型時間差デジタル変換器では、上記の時間差デジタル変換ステージ１０が多段接続されている。各時間差デジタル変換ステージ１０は、前段ステージから出力される二つの信号（初段の時間差デジタル変換ステージ１０にあってはφ１，φ２）の位相差を数ビットのデジタル値に変換して出力するとともに、これら二つの信号の位相差を増幅および調整して二つの信号を出力する。加算回路２０は、各時間差デジタル変換ステージ１０から出力されるデジタル値を互いに桁をずらして加算する。加算回路２０は、全加算器や半加算器を適宜組み合わせて構成することができる。
【００４３】
本実施形態によると、時間差デジタル変換ステージ１０を多段接続することで高分解能の時間差デジタル変換を実現することができる。すなわち、ステージ段数よりも多くの時間差増幅回路、およびこれら時間差増幅回路の出力の位相差を変換するための追加の時間差デジタル変換器を設けることなく、小型で高分解能の時間差デジタル変換器を実現することができる。
【００４４】
≪変形例≫
時間差デジタル変換ステージ１０は時間方向のアナログ情報をデジタル化するという性質上、内部動作は非同期であり、信号処理に要する時間はステージごとに異なる。したがって、時間差デジタル変換ステージ１０では加算回路２０における処理が終了するまでは記憶回路１２に保持された値が上書きされないようにするとともに、パイプライン型時間差デジタル変換器においては最終ステージから検知信号Ｒが出力されるごとに各時間差デジタル変換ステージ１０の記憶回路１２に保持された値を読み出して加算するような仕組みが必要となる。
【００４５】
図２０は、１．５ビットステージにおける記憶回路１２の一構成例を示す。３個のレジスタ回路１２１は、Ｒに同期して２ビットのＤをラッチし、２ビットのＤ１，Ｄ２，Ｄ３をそれぞれ出力する。レジスタ回路１２１はパイプライン型時間差デジタル変換器におけるステージ段数分だけ設けるのが望ましい。本例では、１．５ビットステージを３段接続したパイプライン型時間差デジタル変換器を想定している。レジスタ選択回路１２２は、Ｒに同期して、３個のレジスタ回路１２１のいずれか一つをＤの格納先として選択する。レジスタ選択回路１２２は、リセット信号ＲＳＴによって初段がセットされる３段のシフトレジスタで構成することができる。
【００４６】
図２１は、変形例に係るパイプライン型時間差デジタル変換器の構成を示す。信号選択回路３０は、最終段の時間差デジタル変換ステージ１０から出力されるＲに同期して、時間差デジタル変換ステージ１０のそれぞれのデジタル出力Ｄ１，Ｄ２，Ｄ３を選択的に出力する。具体的には、信号選択回路３０は、各ステージのデジタル出力のいずれか一つを選択する３個の選択回路３１、およびパルス信号としてのＲをカウントするカウンタ回路３２で構成することができる。すなわち、カウンタ回路３２のカウント値が“１”の場合、各選択回路３１はＤ１を選択し、カウント値が“２”の場合、各選択回路３１はＤ２を選択し、カウント値が“３”の場合、各選択回路３１はＤ３を選択する。当該変形例によると、最終ステージの信号処理が終了するごとに直ちに各ステージの変換デジタル値が読み出されて加算されるため、入力レートを向上することができる。
【００４７】
（サイクリック型時間差デジタル変換器の実施形態）
図２２は、本発明の一実施形態に係るサイクリック型時間差デジタル変換器の構成を示す。サイクリック型時間差デジタル変換器では、上記の時間差デジタル変換ステージ１０から出力されるφ１”，φ２”は二つのフィードバックパス４０をそれぞれ経由して入力にフィードバックされる。フィードバックパス４０は、それぞれ、遅延回路４１、スイッチ回路４２、およびＯＲゲート４３を備えている。遅延回路４１は、それぞれ、時間差デジタル変換ステージ１０から出力されるφ１”，φ２”を受けて、これら信号を遅延出力する。ＯＲゲート４３は、φ１，φ２のそれぞれと遅延回路４１の出力との論理和を生成して時間差デジタル変換ステージ１０に入力する。スイッチ回路４２は、カウンタ回路３２の制御に従ってフィードバックパス４０の導通／非導通を切り替える。スイッチ回路４２は、時間差デジタル変換ステージ１０によるサイクリック信号処理が行われている間は導通し、当該処理が終了すると非導通となる。
【００４８】
スイッチ回路４２のスイッチング制御はカウンタ回路３２が行う。カウンタ回路３２は、時間差デジタル変換ステージ１０から出力されるＲを所定回数カウントするまではスイッチ回路４２を導通制御し、当該所定回数カウントしたときにスイッチ回路４２を非導通制御する。すなわち、カウンタ回路３２は、サイクリック信号処理が終了したことを検知してフィードバックパス４０を切断する。加算回路２０は、時間差デジタル変換ステージ１０から出力されるＲに同期してＤをラッチし、当該ラッチしたデジタル値を互いに桁をずらして加算する。加算回路２０は、全加算器や半加算器を適宜組み合わせて構成することができる。
【００４９】
本実施形態によると、より小さな回路規模でパイプライン型時間差デジタル変換器と同等の変換分解能を達成することができる。
【００５０】
≪変形例≫
サイクリック型時間差デジタル変換器も上記のパイプライン型時間差デジタル変換器の変形例と同様の変形をすることができる。図２３は、変形例に係るサイクリック型時間差デジタル変換器の構成を示す。時間差デジタル変換ステージ１０は、複数のデジタル信号（本例では、Ｄ１，Ｄ２，Ｄ３の３つ）を保持および出力する機能を有する。加算回路２０は、時間差デジタル変換ステージ１０から出力される各デジタル値を互いに桁をずらして加算する。
【００５１】
なお、パイプライン型およびサイクリック型の時間差デジタル変換器において、時間差デジタル変換ステージ１０として時間差増幅回路１３のゲインを２倍未満のｍ倍にした１ビットステージを用いた場合、加算回路２０の計算結果は２進数値からずれたものとなる。したがって、加算回路２０の計算結果を２進数値に変換する必要がある。
【産業上の利用可能性】
【００５２】
本発明に係る時間差デジタル変換器は、小型で高分解能の時間差デジタル変換が可能であるため、高精度のデジタルＰＬＬやタイムインターバルアナライザなどに有用である。
【符号の説明】
【００５３】
１０      時間差デジタル変換ステージ
１１      時間差デジタル変換回路
１１１    遅延回路（第１の遅延回路）
１１２    遅延回路（第２の遅延回路）
１１３    位相比較回路（第１の位相比較回路）
１１４    位相比較回路（第２の位相比較回路）
１１５    論理回路
１２      記憶回路
１２１    レジスタ回路
１２２    レジスタ選択回路
１３      時間差増幅回路
１３０    基本回路
１３１    インバータ回路（第１のインバータ回路）
１３１Ａ  インバータ回路（第１のインバータ回路）
１３２    インバータ回路（第２のインバータ回路）
１３２Ａ  インバータ回路（第２のインバータ回路）
１３３    インバータ回路（第３のインバータ回路）
１３３Ａ  インバータ回路（第３のインバータ回路）
１３４    インバータ回路（第４のインバータ回路）
１３４Ａ  インバータ回路（第４のインバータ回路）
１４      遅延調整回路
１４１    遅延回路（第１の遅延回路）
１４２    遅延回路（第２の遅延回路）
１４３    遅延選択回路（第１の遅延選択回路）
１４４    遅延選択回路（第２の遅延選択回路）
１４５    スワップ回路（第１のスワップ回路）
１４６    スワップ回路（第２のスワップ回路）
１５      出力検知回路
１５１    トリガ回路（第１のトリガ回路）
１５２    トリガ回路（第２のトリガ回路）
１５３    論理回路
１６１    波形整形回路（第１の波形整形回路）
１６２    波形整形回路（第２の波形整形回路）
２０      加算回路
３０      信号選択回路
４０      フィードバックパス
【図１】
0005383900.tif 000002
【図２】
0005383900.tif 000003
【図３】
0005383900.tif 000004
【図４】
0005383900.tif 000005
【図５】
0005383900.tif 000006
【図６】
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【図７】
0005383900.tif 000008
【図８】
0005383900.tif 000009
【図９】
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【図１０】
0005383900.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005383900.tif 000017
【図１７】
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【図１８】
0005383900.tif 000019
【図１９】
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【図２０】
0005383900.tif 000021
【図２１】
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【図２２】
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【図２３】
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