(57)【特許請求の範囲】
【請求項１】
不揮発性メモリを有するメモリデバイスにおいて、
複数のワード線および複数のビット線と、それらの交差位置に配置される不揮発性メモリとを有するメモリセルアレイと、
読み出し時に前記ワード線を昇圧電圧レベルまで駆動するロウデコーダ回路と、
電源電圧を所定比昇圧して前記昇圧電圧を生成する昇圧回路とを有し、
前記昇圧回路は、供給されるアドレスの変化を検出するアドレス変化検出信号に応答して、前記電源電圧のレベルを検出し、当該検出されたレベルに応じて前記所定比を変更することを特徴とするメモリデバイス。
【請求項２】
不揮発性メモリを有するメモリデバイスにおいて、
複数のワード線および複数のビット線と、それらの交差位置に配置される不揮発性メモリセルトランジスタとを有するメモリセルアレイと、
読み出し時に前記ワード線を昇圧電圧レベルまで駆動するロウデコーダ回路と、
前記不揮発性メモリセルトランジスタを有し、そのゲートが前記昇圧電圧に駆動される基準メモリセルトランジスタと、
読み出し時に、前記メモリセルアレイ内のメモリセルトランジスタと前記基準メモリセルトランジスタの電流に応じて前記メモリセルトランジスタのデータを検出するセンスアンプと、
電源電圧を所定比昇圧して前記昇圧電圧を生成する昇圧回路とを有し、
前記昇圧比は、非選択の前記メモリセルトランジスタのリーク電流よりも前記基準メモリセルトランジスタの導通電流が大きくなる程度に前記昇圧電圧レベルが制御されるように変更されることを特徴とするメモリデバイス。
【請求項３】
請求項２において、前記昇圧比は、前記電源電圧が第１の電圧の時に第１の昇圧比になり、前記電源電圧が前記第１の電圧よりも低い第２の電圧の時に前記第１の昇圧比よりも高い第２の昇圧比になるよう、変更されることを特徴とするメモリデバイス。
【請求項４】
請求項２において、更に、前記不揮発性メモリセルトランジスタを有し、許容されるリーク電流を生成するリーク電流用基準トランジスタを有し、前記リーク電流用基準トランジスタの導通電流よりも前記基準メモリセルトランジスタの導通電流が小さくなる時に、前記昇圧比がより高く変更されることを特徴とするメモリデバイス。
【請求項５】
請求項２において、前記昇圧比は、前記ワード線が前記昇圧電圧に駆動された時に、当該ワード線に接続される選択された不揮発性メモリセルトランジスタに所定の書き込み動作が行われない程度に抑えられることを特徴とするメモリデバイス。
【請求項６】
不揮発性メモリを有するメモリデバイスにおいて、
複数のワード線および複数のビット線と、それらの交差位置に配置される不揮発性メモリセルトランジスタとを有するメモリセルアレイと、
読み出し時に前記ワード線を昇圧電圧レベルまで駆動するロウデコーダ回路と、
前記不揮発性メモリセルトランジスタを有し、そのゲートが前記昇圧電圧に駆動される基準メモリセルトランジスタと、
読み出し時に、前記メモリセルアレイ内のメモリセルトランジスタと前記基準メモリセルトランジスタの電流に応じて前記メモリセルトランジスタのデータを検出するセンスアンプと、
電源電圧を所定比昇圧して前記昇圧電圧を生成する昇圧回路とを有し、
前記昇圧回路は、前記電源電圧のレベルに応じて前記所定比を変更し、前記昇圧電圧レベルを、当該昇圧電圧レベルに駆動されたワード線に接続されたメモリセルトランジスタをプログラムしない程度の上限値と、選択されたビット線における非選択のメモリセルトランジスタによるリーク電流よりも前記基準メモリセルトランジスタの導通電流が大きくなる程度の下限値との間に維持することを特徴とするメモリデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フラッシュメモリ等の不揮発性メモリを有するメモリデバイスに関し、特に電源電圧を所定比昇圧した昇圧電圧にワード線を駆動する時に、昇圧電圧を最適レベルにすることができるメモリデバイスに関する。
【０００２】
【従来の技術】
不揮発性メモリの一種であるフラッシュメモリやＥＥＰＲＯＭ等のメモリデバイスは、フローティングゲートを有するＭＯＳトランジスタをメモリセルに利用する。フローティングゲート内に電子を注入する書き込み（プログラム）によりデータ０の記憶状態とし、フローティングゲートから電子を引き抜く消去によりデータ１の記憶状態とする。そして、ワード線に接続されたコントロールゲートを所定の高い電圧に駆動して、記憶状態に応じて異なるメモリセルトランジスタの閾値の違いを、電流の有無により読み出す。
【０００３】
近年における低電圧化の要求により、電源電圧が例えば２．７〜３．６Ｖと低くなる傾向にある。一方で、メモリセルを構成するフローティングゲート型のＭＯＳトランジスタに対しては、読み出し時にその閾値の違いを検出するために、ワード線を電源電圧よりも高い例えば５．５Ｖに駆動する必要がある。従って、内部に、電源電圧Ｖccを昇圧して読み出し時のワード線駆動レベルの昇圧電圧ＶＰＷを生成する昇圧電圧生成回路が設けられる。この昇圧電圧生成回路により、電源電圧Ｖccに対して所定比の昇圧動作が行われる。
【０００４】
【発明が解決しようとする課題】
しかしながら、読み出し時におけるワード線の電圧は、以下の理由から上限と下限を有する。ワード線には、複数のメモリセルトランジスタのコントロールゲートが接続されている。従って、読み出しのために選択されたメモリセルに対してワード線を昇圧電圧まで駆動し、その昇圧電圧が高すぎると、選択のメモリセルトランジスタのコントロールゲートとドレインとの間に過大な電圧が印加され、フローティングゲートへの電子の注入を招き、軽度の書き込み動作が行われることになる。従って、昇圧電圧の上限は、かかる選択メモリセルトランジスタへの書き込み動作をある程度以下にすることで設定される。
【０００５】
一方、昇圧電圧の下限は、プログラムされたメモリセルトランジスタを確実に読み出すことができる程度に設定される。フローティングゲート型のトランジスタの消去動作は、フローティングゲートから電子を引き抜くことで、その閾値電圧を低下させる。但し、消去単位である所定のブロック内でのバラツキから、一部のメモリセルトランジスタは、過度に電子が引き抜かれ、その閾値電圧が負になる。かかるトランジスタには、ワード線をグランドに維持しても多少のリーク電流が流れる。従って、この様な過消去されたメモリセルトランジスタと同じビット線上にあるプログラム状態（データ０）のメモリセルトランジスタが選択された場合、そのビット線には本来なら電流が流れないはずであるが、上記の過消去されたトランジスタからのリーク電流が発生する。
【０００６】
一方、読み出し動作において、読み出し用の基準メモリセルトランジスタを設け、この基準メモリセルトランジスタに昇圧電圧を印加して流れる電流を読み出し用の基準電流として利用する。従って、この基準電流は、プログラム状態のセルトランジスタを選択した場合のビット線の電流（許容リーク電流）よりも大きく、消去状態のセルトランジスタを選択した場合のビット線の電流よりも小さくなるように設定される。
【０００７】
従って、昇圧電圧が低下して基準メモリセルトランジスタの基準電流が、許容されているリーク電流値よりも少なくなると、プログラム状態のメモリセルトランジスタを正常に読み出すことができなくなる。これが、昇圧電圧の下限になる。
【０００８】
近年の電源電圧の低下の要求と共に、より広い範囲の電源電圧に対応することが求められており、かかる電源電圧に対して、内部で生成され昇圧電圧のレベルは、上記した上限値と下限値の間に生成される必要がある。
【０００９】
そこで、本発明の目的は、より広い電源電圧に対しても正常な読み出し動作を保証する昇圧電圧を生成する不揮発性のメモリデバイスを提供することにある。
【００１０】
更に、本発明の目的は、より低い電源電圧に対しても正常な読み出し動作を保証するワード線駆動用の昇圧電圧を生成する不揮発性のメモリデバイスを提供することにある。
【００１１】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、フローティングゲート型のメモリセルアレイトランジスタを有するメモリデバイスにおいて、電源電圧のレベルに応じて読み出し時のワード線駆動用の昇圧電圧値が一定になるように、昇圧電圧発生回路の昇圧比を可変設定する。即ち、電源電圧が低下すると昇圧比を高くし、電源電圧が上昇すると昇圧比を低くする。それにより、読み出し時のワード線駆動用の昇圧電圧を、所定の範囲内に維持することができ、正常な読み出し動作を保証することができる。
【００１２】
本発明は、より具体的には、上記の昇圧電圧が印加される読み出し用の基準トランジスタの電流が、許容されているメモリセルトランジスタからのビット線上のリーク電流よりも高く維持される様に、昇圧電圧回路の昇圧比が制御される。その結果、基準トランジスタの電流とビット線の電流との関係から読み出し動作を行う場合、正常な読み出し動作が保証される。また、ワード線に印加される昇圧電圧が、選択されたメモリセルトランジスタへの所定の書き込み動作を行わない程度に低く維持されるように、昇圧電圧回路の昇圧比が制御される。
【００１３】
上記の目的を達成する為に、本発明は、不揮発性メモリを有するメモリデバイスにおいて、
複数のワード線および複数のビット線と、それらの交差位置に配置される不揮発性メモリとを有するメモリセルアレイと、
読み出し時に前記ワード線を昇圧電圧レベルまで駆動するロウデコーダ回路と、
電源電圧を所定比昇圧して前記昇圧電圧を生成する昇圧回路とを有し、
前記昇圧回路は、前記電源電圧のレベルに応じて前記所定比を変更することを特徴とする。
【００１４】
上記の目的を達成する為に、本発明は、不揮発性メモリを有するメモリデバイスにおいて、
複数のワード線および複数のビット線と、それらの交差位置に配置される不揮発性メモリセルトランジスタとを有するメモリセルアレイと、
読み出し時に前記ワード線を昇圧電圧レベルまで駆動するロウデコーダ回路と、
前記不揮発性メモリセルトランジスタを有し、そのゲートが前記昇圧電圧に駆動される基準メモリセルトランジスタと、
読み出し時に、前記メモリセルアレイ内のメモリセルトランジスタと前記基準メモリセルトランジスタの電流に応じて前記メモリセルトランジスタのデータを検出するセンスアンプと、
電源電圧を所定比昇圧して前記昇圧電圧を生成する昇圧回路とを有し、
前記昇圧回路は、前記電源電圧のレベルに応じて前記所定比を変更することを特徴とする。
【００１５】
更に、本発明は、上記の発明において、前記昇圧比は、前記メモリセルトランジスタのリーク電流よりも前記基準メモリセルトランジスタの導通電流が大きくなる程度に前記昇圧電圧レベルが制御されるように変更されることを特徴とする。
【００１６】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。本発明は、フローティングゲートを有するメモリセルトランジスタを有する不揮発性のメモリデバイスに広く適用できるが、以下の実施の形態例は、不揮発性メモリの一つであるフラッシュメモリを例にして説明する。
【００１７】
図１は、フラッシュメモリの全体構成図である。メモリセルアレイＭＣＡ内には、複数のワード線ＷＬ及び複数のビット線ＢＬが配置され、その交差位置にフローティングゲート型のＮチャネルのＭＯＳトランジスタからなるメモリセルＭＣ00〜ＭＣ11が設けられる。各メモリセルトランジスタのソース端子は、ソース線ＳＬに接続され、ソース線制御回路３０により制御される。ワード線ＷＬは、ロウデコーダ１０により選択され、所定の電圧に駆動される。また、ビット線ＢＬは、コラムデコーダ２０により選択されたコラム選択トランジスタ２１，２２を介して、ノードｎ２３に接続される。ノードｎ２３は、ＰチャネルＭＯＳトランジスタ２３を介して電源Ｖccに接続される。このＰチャネルトランジスタ２３は、そのゲートがグランドに接続され、負荷トランジスタとして機能する。
【００１８】
また、読み出し用の基準トランジスタ２５が、読み出し時に導通する選択トランジスタ２９を介してノードｎ２４に接続される。このノードｎ２４も、負荷トランジスタであるＰチャネルトランジスタ２４を介して電源Ｖccに接続される。ノードｎ２３とノードｎ２４がセンスアンプ２８に入力され、両者の電位の差に従って、センスアンプ８がメモリセルトランジスタ内の記憶データを検出する。
【００１９】
フローティングゲート型のメモリセルトランジスタに対し、そのコントロールゲート、ドレイン、ソースに、それぞれ対応する電圧が印加され、書き込み（プログラム）、消去、そして読み出しが行われる。即ち、メモリセルトランジスタへの書き込み（プログラム）動作は、ワード線ＷＬを介してコントロールゲートに書き込み用の高い電圧Ｖppを印加し、ビット線ＢＬを介してドレインに書き込み用の比較的高い電圧Ｖprogを印加し、ソース線ＳＬを介してソースをグランド電位にする。その結果、電子がフローティングゲート内に注入され、トランジスタの閾値電圧が上昇する。これでデータ０が記憶される。
【００２０】
メモリセルトランジスタの消去動作は、ワード線ＷＬを介してコントロールゲートに負の電圧Ｖngを印加し、ドレインをフローティング状態にし、ソース線ＳＬを介して比較的高い消去電圧Ｖerを印加し、フローティングゲート内の電子をソース側に引き抜く。その結果、メモリセルトランジスタの閾値電圧が低下し、データ１が記憶された状態となる。
【００２１】
そして、読み出し動作は、ワード線ＷＬに読み出し用の昇圧電圧ＶＰＷを印加し、メモリセルトランジスタの閾値電圧の違いに伴い、非導通（閾値電圧高い）あるいは導通（閾値電圧低い）することにより、ビット線に電流を発生させる。この電流の違いにより、ノードｎ２３の電位が異なり、センスアンプ２８により検出される。
【００２２】
それぞれの動作で利用される電圧ＶＰＷ、ＶPP、Ｖng、Ｖer、Ｖprogは、それぞれの電圧発生回路３２〜４２により生成される。昇圧電圧ＶＰＷは、ＶＰＷ発生回路である昇圧回路３２により電源電圧Ｖccを所定比分だけ昇圧して生成される。
【００２３】
図２は、メモリセルトランジスタの電流・電圧特性の関係を示す図である。縦軸が電流であり、横軸がコントロールゲートの電圧ＶG である。従って、電流が流れ始めるコントロールゲートの電圧ＶG が、閾値電圧Ｖthp 、Ｖthe である。即ち、破線で示される通り、プログラム状態（データ０）では、トランジスタの閾値電圧Ｖthp は高くなり、消去状態（データ１）では、トランジスタの閾値電圧Ｖthe は低くなる。
【００２４】
書き込み（プログラム）を行う場合、十分に電子がフローティングゲート内に注入されたか否かのプログラムベリファイが行われる。即ち、プログラムベリファイでは、上記の書き込み用の電圧をメモリセルトランジスタに印加した後、その特性曲線がプログラムベリファイレベルＩPGMVより右側に位置したか否かをチェックする。
【００２５】
また、消去を行う場合、十分に電子がフローティングゲートから引き抜かれたか否かのイレーズベリファイが行われる。即ち、イレーズベリファイでは、上記の消去用の電圧をメモリセルトランジスタに印加した後、その特性曲線がイレーズベリファイレベルＩERV より左側に位置したか否かをチェックする。更に、消去動作では、フローティングゲートから電子が過度に引き抜かれて、その閾値電圧が負になりすぎるのを防止するために、リークベリファイも行われる。即ち、コントロールゲートをグランドにしたときの導通電流が、ある許容できる範囲のリーク電流ＩLEAKより低くなるように制御される。具体的には、過度に消去されたメモリセルトランジスタに対して、再度、軽度の書き込みが行われる。
【００２６】
そして、読み出し動作では、図２に記入された昇圧電圧ＶＰＷにワード線ＷＬを駆動し、消去状態では大電流がビット線を流れ、プログラム状態ではほとんど流れないのを、ノードｎ２３の電位の変化で検出する。
【００２７】
図１に示した通り、メモリデバイスには読み出し用の基準トランジスタ２５が設けられる。この基準トランジスタ２５は、メモリセルトランジスタと同様にフローティングゲート型のＭＯＳトランジスタであり、その特性曲線ＩRDは図２中に示される通りである。即ち、メモリデバイス、プログラム状態の特性曲線Ｉprogと消去状態の特性曲線Ｉerasとの間に位置する。そして、選択されたメモリセルトランジスタと基準トランジスタのコントロールゲートには、それぞれ同じ昇圧電圧ＶＰＷが印加される。その結果、基準トランジスタ２５の導通電流によるノードｎ２４のレベルと、メモリセルトランジスタの導通電流によるノードｎ２３のレベルとが、センスアンプ２８で正確に検出される。
【００２８】
かかる読み出し動作を考慮すると、上記したリークベリファイの意味が理解される。即ち、同じビット線に過度に消去されたメモリセルトランジスタが接続されていると、非選択の過消去のメモリセルトランジスタのリーク電流が大きく、選択されたメモリセルトランジスタのプログラム状態（導通電流ゼロ）を検出することができなくなる。従って、消去状態のメモリセルトランジスタによるビット線上のリーク電流は、読み出し用の基準トランジスタ２５の電流Ｉref よりも少ないことが必要である。即ち、ＩLEAK＜Ｉref である。
【００２９】
一方、図２の電流電圧特性の関係図に示される通り、読み出し時にメモリセルトランジスタと基準トランジスタ２５のコントロールゲートに印加される昇圧電圧ＶＰＷは、これが低下すると、基準トランジスタから流れる電流Ｉref も低下する。従って、この昇圧電圧ＶＰＷは、基準トランジスタの電流Ｉref が最大リーク電流ＩLEAKより低くならない程度に高いことが必要である。これが、昇圧電圧ＶＰＷの下限値を決定する。
【００３０】
図３は、昇圧電圧ＶＰＷを発生する昇圧回路の第１の例の回路図である。この昇圧回路は、所定の閾値電圧に設定された電源電圧判定用のトランジスタ５０を有する。このトランジスタ５０は、メモリセルトランジスタと同様にフローティングゲート型のＭＯＳトランジスタである。トランジスタ５０は、Ｎチャネルトランジスタ５１、Ｐチャネルトランジスタ５２に接続され、ノードｎ５２が、トランジスタ５３を介してインバータ５４，５５からなるラッチ回路に接続される。ラッチ回路の出力ＶCCDET は、サブのブースタ部６１の活性化信号として供給される。トランジスタ５０，５１，５３のゲートには、アドレスの変化を検出して電源電圧Ｖccレベルになるアドレス変化検出信号ＡＴＤが供給される。従って、トランジスタ５０は、アドレス変化検出信号ＡＴＤの電源電圧Ｖccレベルに応じた導通電流を発生する。
【００３１】
メインのブースタ部６０は、常に活性化信号がＬレベルで、活性状態にある。従って、駆動パルスＫＩＣＫに応答して、メインブースタ部６０がブースト信号ＢＯＯＳＴ０を出力し、メインのキャパシタＣ0 を介して、昇圧電圧端子ＶＰＷを昇圧する。一方、電源電圧Ｖccが低下した時に、検出用のトランジスタ５０の導通電流の低下が、ノードｎ５２の電位の上昇により検出され、ラッチ回路出力ＶCCDET がＬレベルになる。その結果、サブのブースタ部６１も活性化され、駆動パルスＫＩＣＫに応答して、サブブースタ部６１がブースト信号ＢＯＯＳＴ１を出力し、サブのキャパシタＣ1 を介して、昇圧電圧端子ＶＰＷを更に昇圧する。サブのキャパシタＣ1 は、メインのキャパシタＣ0 に比較して小さい容量であり、サブブースタ部６１の活性化により、昇圧電圧ＶＰＷは、そのキャパシタＣ1 の容量に応じた分だけ高い昇圧比の電圧となる。
【００３２】
図４は、図３の昇圧電圧発生回路の動作を示すタイミングチャート図である。図４（ａ）は、電源電圧Ｖccが高い時の動作を示し、図４（ｂ）は、電源電圧Ｖccが低い時の動作を示す。アドレス変化検出信号ＡＴＤがＬレベルの時は、トランジスタ５０が非導通であり、ノードｎ５２がＨレベルで、出力ＶCCDET はＬレベルである。
【００３３】
電源電圧Ｖccが十分に高い場合について説明する。まず、アドレスの変化に応答して生成されるアドレス変化検出信号ＡＴＤが一時的にＨレベル（電源電圧Ｖcc）になる。それに応答して、トランジスタ５０，５１のゲートが電源電圧Ｖccに駆動され、トランジスタ５０は、電源電圧Ｖccに応じた導通状態となる。電源電圧Ｖccが十分に高いので、トランジスタ５０は十分導通して低インピーダンスとなり、ノードｎ５２は低いレベルとなる。その結果、サブブースタ部６１の活性化信号ＶCCDET は、非活性状態のＨレベルとなる。
【００３４】
その結果、メインのブースタ部６０だけが活性状態となり、メインのキャパシタＣ0 を介してのみ、昇圧電圧ＶＰＷは昇圧される。即ち、低い昇圧比となる。
【００３５】
電源電圧Ｖccが低い場合は、アドレス変化検出信号ＡＴＤが電源電圧Ｖccになるのに応答して、トランジスタ５０，５１のゲートが電源電圧Ｖccに駆動され、トランジスタ５０は、電源電圧Ｖccに応じた導通状態となる。電源電圧Ｖccが十分に高くないので、トランジスタ５０は十分導通せずその導通電流は小さく、ノードｎ５２は高いレベルとなる。その結果、サブブースタ部６１の活性化信号ＶCCDET は、活性状態のＬレベルとなる。
【００３６】
その結果、メインのブースタ部６０に加えてサブブースタ６１も活性状態となり、メインのキャパシタＣ0 とサブのキャパシタＣ1 を介して、昇圧電圧ＶＰＷが昇圧される。即ち、高い昇圧比となる。
【００３７】
図５は、ブースタ部６０，６１の回路図である。活性化信号ＶCCDET と駆動パルスＫＩＣＫとがＮＯＲゲート７０に供給されて、活性化状態（ＶCCDET ＝Ｌ）の時にＮＯＲゲート７０の出力が出力段の駆動用のＮチャネルトランジスタ８１を駆動する。非活性化状態（ＶCCDET ＝Ｈ）の時は、ＮＯＲゲート７０の出力が強制的にＬレベルになり、トランジスタ８１は非導通状態となる。
【００３８】
一方、出力段のもう一つの駆動用のＮチャネルトランジスタ８１は、昇圧電圧ＶＰＷにより昇圧された高いレベルで制御される。即ち、ＮＡＮＤゲート７３の出力の相補信号が、トランジスタ７５〜７８からなるレベルシフト回路のトランジスタ７５，７６に供給され、ノードｎ７８が昇圧レベルＶＰＷまで昇圧されて、トランジスタ８０を駆動する。活性状態（ＶCCDET ＝Ｌ）の時に、インバータ７１の出力がＨレベルとなり、ＮＡＮＤゲートの一方の入力に供給される。また、ＮＯＲゲート７０の出力がインバータ７２により反転されて、ＮＡＮＤゲート７３の他方の入力に供給される。従って、ＮＡＮＤゲート７３の出力は、ＮＯＲゲート７０の出力と同じになる。そして、ＮＡＮＤゲート７３の出力が、トランジスタ７５〜７８からなるレベルシフト回路により反転されて、昇圧されたレベルがノードｎ７８に生成される。つまり、駆動パルスＫＩＣＫがＨレベルになるとトランジスタ８１が非導通となり、トランジスタ８０が導通し、ブースト信号ＢＯＯＳＴを電源電圧Ｖccレベルまで駆動する。
【００３９】
出力段のＮチャネルトランジスタ８０は、非活性時の逆流防止用のトランジスタである。ブースト信号ＢＯＯＳＴは図示しないキャパシタを介して、昇圧電圧ＶＰＷに接続される。従って、非活性状態において、昇圧電圧ＶＰＷが他のブースタ部により昇圧されると、ブースト信号ＢＯＯＳＴも容量カップリングにより電源電圧Ｖccよりも高くなる。従って、ブースト信号ＢＯＯＳＴ側から電源Ｖcc側にリーク電流が流れるおそれがある。そこで、非活性状態の時のＮＡＮＤゲート７３のＨレベルの出力により、ノードｎ７８をＬレベルにしＮチャネルトランジスタ８０を非導通とし、電源電圧Ｖccへのリーク電流を防止する。
【００４０】
図５のブースタ部は、メインブースタ部とサブブースタ部とで使用される構成である。
【００４１】
図６は、昇圧電圧ＶＰＷを発生する昇圧回路の第２の例の回路図である。この昇圧回路は、電源電圧Ｖccのレベルに応じて、三段階の昇圧比に変更される。従って、昇圧用のキャパシタＣ0 、Ｃ1 、Ｃ2 が設けられ、それらのキャパシタを介して、ブースト信号ＢＯＯＳＴ０〜２により、昇圧電圧ＶＰＷが昇圧される。その結果、電源電圧Ｖccが標準的なレベルにある時は、ブースト部１６０，１６１が活性化され、電源電圧Ｖccが低いと、更にブースト部１６２が活性化されて昇圧比が高められる。また、電源電圧Ｖccが高いと、ブースタ部２６１に加えてブースト部１６１も非活性状態になり、ブースト信号ＢＯＯＳＴ０のみにより昇圧電圧ＶＰＷが昇圧される。従って、昇圧比が低められる。その結果、昇圧電圧ＶＰＷのレベルが、前述した上限値と下限値の間の適正なレベルに維持される。
【００４２】
図６のブースト部１６１，２６１の活性化信号ＶCCDET1とＶCCDET2とを生成する回路は、図４の場合と同じである。それぞれフローティングゲート型のＭＯＳトランジスタ１５０，２５０を有し、それらの閾値電圧は、トランジスタ１５０のほうがトランジスタ２５０よりも高く設定される。従って、同じアドレス変化検出信号ＡＴＤのＨレベルの電源電圧Ｖccが印加されても、電源電圧Ｖccが高い時は両トランジスタ１５０，２５０が共に導通となり、ノードｎ１５２，２５２を共にＬレベルにし、両活性化信号ＶCCDET をＨレベル（非活性状態）にする。次に、電源電圧Ｖccが標準的なレベルにある時は、トランジスタ１５０が非導通となり、ノードｎ１５２がＨレベル、活性化信号ＶCCDET1がＬレベル（活性状態）となる。更に、電源電圧Ｖccが低くなると、両トランジスタ１５０，２５０が共に非導通となり、ノードｎ１５２，ｎ２５２がＨレベル、両活性化信号ＶCCDET がＬレベル（活性状態）となる。
【００４３】
ブースト用のキャパシタＣ 0，Ｃ 1，Ｃ 2は、メインのキャパシタＣ0 が大きく、そのほかのサブのキャパシタＣ 1，Ｃ 2はそれに比較して小さい容量を有する。ブースタ部１６０，１６１，２６１は、図５の回路と同じである。
【００４４】
図７は、昇圧電圧ＶＰＷを発生する昇圧回路の第３の例の回路図である。また、図８は、図７の昇圧回路の動作を示すタイミングチャート図である。図７には、昇圧回路以外にメモリセルＭＣと読み出し用のセンスアンプ２８も記載されている。図１にも示した通り、メモリセルトランジスタＭＣは、ワード線ＷＬとビット線ＢＬに接続される。そして、コラム選択信号ＣＬにより導通するコラム選択用のトランジスタ２１を介して、メモリセルトランジスタＭＣがＰチャネルトランジスタ２３に接続される。メモリセルトランジスタＭＣがプログラム状態か消去状態かに応じて、非導通または導通し、ノードｎ２３のレベルをＨレベルまたはＬレベルにする。ノードｎ２３は、センスアンプ２８の一方の入力となる。
【００４５】
一方、基準回路９０は、メモリセル及びビット線等と同じ回路構成をなし、そのノードｎ２４がセンスアンプ２８の他方の入力に接続される。基準回路９０には、図１で示した読み出し用基準トランジスタ２５に加えて、プログラムベリファイ用基準トランジスタ１０３（ＰＧＭＶ）、イレーズベリファイ用基準トランジスタ１０４（ＥＲＶ）、リークベリファイ用基準トランジスタ１０５（ＬＥＡＫＶ）を有する。これらの基準トランジスタは、それぞれの動作時に、選択信号ＲＥＡＤ、ＰＧＭＶ、ＥＲＶ、ＬＥＡＫＶにより、対応する選択トランジスタ１００〜１０２の導通によって、Ｐチャネルトランジスタ２４と共に基準回路を構成する。
【００４６】
上記の基準トランジスタ２５，１０３，１０４，１０５は、図２で示した電流・電圧特性をもつ閾値電圧に設定される。そして、読み出し、プログラムベリファイ、イレーズベリファイ、リークベリファイ動作時に、基準トランジスタのコントロールゲートに読み出し時のワード線ＷＬの昇圧電圧ＶＰＷが印加され、メモリセルトランジスタＭＣの生成する電流との関係できまるセンスアンプ２８の出力をチェックすることにより、読み出し或いはそれぞれのベリファイ動作が行われる。それぞれのベリファイ動作は、図２において説明した通りである。
【００４７】
図７に示された昇圧回路は、読み出し時のワード線ＷＬの駆動電圧である昇圧電圧ＶＰＷの下限を保証する為に、マスタのブースタ部６０に加えてサブのブースタ部６１を有する。そして、マスタのブースタ部６０は常に活性状態にあり、読み出し用の基準トランジスタ２５の導通電流Ｉref が、リークベリファイ用の基準トランジスタ１０５の導通電流ＩLEAKより十分に高く保たれる様に、サブのブースタ部６１が適宜活性状態にされる。そのために、読み出し用基準トランジスタ２５とリークベリファイ用基準トランジスタ１０５は、アドレス変化検出信号ＡＴＤにより導通するトランジスタ１０７，１０９を介して、Ｐチャネルトランジスタ１０６，１０８に接続され、それぞれの接続点ｎ１０６，ｎ１０８が別のセンスアンプ１１０に入力される。センスアンプ１１０の出力に応じて、サブブースタ部６１の活性化信号ＶCCDET がラッチ回路１１２から出力される。
【００４８】
トランジスタ２５，１０７，１０６の回路、トランジスタ１０５，１０９，１０８の回路、及びセンスアンプ１１０の組み合わせは、読み出し時のメモリセルトランジスタとビット線ＢＬとコラム選択トランジスタ２１と負荷トランジスタ２３及びトランジスタ２５，２９，２４，センスアンプ２８の組み合わせと同じである。
【００４９】
回路１２０は、基準トランジスタのコントロールゲートの駆動電圧ＶＷＲを生成する回路である。この回路１２０は、Ｎチャネルトランジスタ１２１，１２３とＰチャネルトランジスタ１２４，１２５，１２６，１２７からなり、通常は昇圧電圧ＶＰＷを駆動電圧ＶＷＲとして供給し、アドレス変化検出信号ＡＴＤに応答して一時的に電圧ＶＰＲを駆動電圧ＶＷＲとして供給する。この電圧ＶＰＲは、メインのブースタ部６０のみが活性化状態にある時の昇圧電圧ＶＰＷよりわずかに低い電圧に設定される。
【００５０】
回路１３０は、電圧ＶＰＲを生成する回路であり、アドレス変化検出信号ＡＴＤに応答して、昇圧電圧ＶＰＷよりもわずかに低い電圧ＶＰＲを生成する。トランジスタ１３１，１３３，１３４，１３５よりなる回路により、ノードｎ１３５の電圧が、通常時はＬレベルに、アドレス変化検出信号ＡＴＤがＨレベルのときは昇圧された電圧ＶＰＲレベルに制御される。即ち、通常時はアドレス変化検出信号ＡＴＤがＬレベルにあり、ノードｎ１３５もＬレベルにある。従って、Ｐチャネルトランジスタ１３６が導通し、容量Ｃ10を電源Ｖccレベルまで充電する。その後、アドレス変化検出信号ＡＴＤがＨレベルになると、ノードｎ１３５がＨレベルとなり、トランジスタ１３６は非導通となる。そして、アドレス変化検出信号ＡＴＤの立ち上がりに応答して、容量Ｃ10を介して電圧ＶＰＲが昇圧される。この電圧ＶＰＲが、Ｐチャネルトランジスタ１２７を介して読み出し用基準トランジスタ２５のコントロールゲートに印加される。
【００５１】
電圧ＶＰＲは、図２に示される通り、読み出し時の昇圧電圧ＶＰＷよりもわずかに低いレベルである。従って、基準トランジスタ２５の電流値がリーク電流ＩLEAKよりも低いか否かが、センスアンプ１１０により検出され、低い場合はそれに伴い読み出し時の基準トランジスタ２５の基準電流Ｉref がリーク電流ＩLEAKより十分高く設定されないことを意味し、前述の通り、プログラム状態のメモリセルトランジスタの読み出し動作が正常に行われなくなる。従って、その場合は、センスアンプ１１０の出力がＨレベルとなり、活性化信号ＶCCDET がＬレベルとなってサブのブースタ部６１を活性化させる。その結果、低い電源電圧Ｖccに対応して読み出し用の昇圧電圧ＶＰＷが適正なレベルまで上昇され、正常な読み出し動作が保証される。
【００５２】
図８（ａ）は、電源電圧ＶCCが高い場合のタイミングチャート図である。アドレスの変化に伴い、アドレス変化検出信号ＡＴＤが電源電圧Ｖccまで立ち上がる。それに応答して、電圧ＶＰＲが昇圧され、基準トランジスタ２５（ＲＥＡＤ）のコントロールゲートに電圧ＶＷＲとして印加される。この時、トランジスタ１０７，１０９も導通し、読み出し用基準トランジスタ２５の電流とリークベリファイ用の基準トランジスタ１０５の電流ＩLEAKとが、センスアンプ１１０で比較される。この例では、電源電圧Ｖccが十分に高いので、読み出し用基準トランジスタ２５の電流は許容リーク電流ＩLEAKより十分に大きいので、センスアンプ１１０の出力はＬレベルとなる。従って、活性化信号ＶCCDET はＨレベル（非活性）となり、サブのブースタ回路６１は非活性状態となる。従って、昇圧比は低い状態となる。
【００５３】
その後、その低い昇圧比で昇圧された昇圧電圧ＶＰＷが、読み出し用基準トランジスタ２５のコントロールゲートに印加され、読み出し信号ＲＥＡＤによりトランジスタ２９が導通し、メモリセルの記憶データがセンスアンプ２８により検出される。
【００５４】
図８（ｂ）は、電源電圧ＶCCが低い場合のタイミングチャート図である。上記の同様に、アドレスの変化に伴い、アドレス変化検出信号ＡＴＤが電源電圧Ｖccまで立ち上がる。それに応答して、電圧ＶＰＲが昇圧され、基準トランジスタ２５（ＲＥＡＤ）のコントロールゲートに電圧ＶＷＲとして印加される。この時、トランジスタ１０７，１０９も導通し、読み出し用基準トランジスタ２５の電流とリークベリファイ用の基準トランジスタ１０５の電流ＩLEAKとが、センスアンプ１１０で比較される。この例では、電源電圧Ｖccが低いので、読み出し用基準トランジスタ２５の電流は許容リーク電流ＩLEAKと同等或いは小さいので、センスアンプ１１０の出力はＨレベルとなる。従って、活性化信号ＶCCDET はＬレベル（活性）となり、サブのブースタ回路６１は活性状態となる。従って、昇圧比は高い状態となる。
【００５５】
その後、その高い昇圧比で昇圧された昇圧電圧ＶＰＷが、読み出し用基準トランジスタ２５のコントロールゲートに印加され、読み出し信号ＲＥＡＤによりトランジスタ２９が導通し、メモリセルの記憶データがセンスアンプ２８により検出される。
【００５６】
【発明の効果】
以上説明した通り、本発明によれば、不揮発性メモリを有するメモリデバイスにおいて、読み出し時のワード線の駆動電圧を電源電圧を所定比昇圧して生成する場合、電源電圧のレベルに応じて、その昇圧比を変更設定するので、常に昇圧電圧を適正なレベルに維持することができ、正常な読み出し動作を保証することができる。
【００５７】
更に、本発明によれば、読み出し時のワード線の駆動電圧となる昇圧電圧を、許容されているリーク電流が存在してもプログラム状態のメモリセルトランジスタの読み出しを正常に行える程度に高くし、また、読み出し用の昇圧電圧が印加されたワード線に接続される選択のメモリセルトランジスタに過度の書き込み動作が行われない程度に低くする様に、その昇圧比が制御される。従って、正常な読み出し動作が保証され、非選択メモリセルトランジスタへの余分なディスターブ電圧が印加されないようにすることができる。
【図面の簡単な説明】
【図１】フラッシュメモリの全体構成図である。
【図２】メモリセルトランジスタの電流・電圧特性の関係を示す図である。
【図３】昇圧電圧ＶＰＷを発生する昇圧回路の第１の例の回路図である。
【図４】図３の昇圧回路の動作を示すタイミングチャート図である。
【図５】ブースタ部６０，６１の回路図である。
【図６】昇圧電圧ＶＰＷを発生する昇圧回路の第２の例の回路図である。
【図７】昇圧電圧ＶＰＷを発生する昇圧回路の第３の例の回路図である。
【図８】図７の昇圧回路の動作を示すタイミングチャート図である。
【符号の説明】
ＭＣ          メモリセルトランジスタ
ＷＬ          ワード線
ＢＬ          ビット線
ＶＰＷ        昇圧電圧
ＩLEAK        許容リーク電流
２５          読み出し用基準トランジスタ
１０５        リークベリファイ用基準トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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