(57)【特許請求の範囲】
【請求項１】
複数ワードで処理単位となるデータブロックが構成されているとともに、メモリ上の同一アドレスに書き込まれるべきデータブロックが前記メモリに対して複数回転送されてくる可能性がある場合におけるメモリアクセス方法として、
各データブロック単位のアドレスとなる記憶領域について、必要なデータブロックの記憶がされている時点では、そのデータブロック内の少なくとも所定のワードについてのエラーフラグがオフとされた記憶状態とし、
また各データブロック単位のアドレスとなる記憶領域について、記憶されているデータブロックが不要となった時点では、そのデータブロック内の少なくとも所定のワードについてのエラーフラグがオンとされた記憶状態とし、
転送されてきたデータブロックに対するエラー状態を判定したのち、上記判定結果に基づきメモリへの書き込みが可能と判断されたデータブロックのメモリへの書込みを実行する際には、そのデータブロックを書込むべきアドレスにおいて前記所定のワードについてのエラーフラグを検査し、エラーフラグがオンであれば書込アクセス動作を実行し、エラーフラグがオフであれば書込アクセス動作を実行しないようにしたことを特徴とするメモリアクセス方法。
【請求項２】
複数ワードで処理単位となるデータブロックが構成されているとともに、メモリ上の同一アドレスに書き込まれるべきデータブロックが前記メモリに対して複数回転送されてくる可能性があるデータ転送システムにおけるメモリコントロール装置として、
各データブロック単位のアドレスとなる記憶領域について、必要なデータブロックの記憶がされている時点では、そのデータブロック内の少なくとも所定のワードについてのエラーフラグがオフとされた記憶状態とするとともに、各データブロック単位のアドレスとなる記憶領域について、記憶されているデータブロックが不要となった時点では、そのデータブロック内の少なくとも所定のワードについてのエラーフラグがオンとされた記憶状態とすることができるエラーフラグ設定手段と、
転送されたデータブロックのエラー状態に基づいて上記メモリへの書き込みが可能か否かを判定する判定手段と、
データブロックの転送に応じて、そのデータブロックを書込むべきアドレスにおいて前記所定のワードについてのエラーフラグを検査するエラーフラグ検査手段と、
上記判定手段によってメモリに対する書き込みが可能と判定されると共に、前記エラーフラグ検査手段によって、エラーフラグのオンが検出されたら転送されてきたデータブロックについてのメモリに対する書込アクセス動作を実行し、またエラーフラグのオフが検出されたら、転送されてきたデータブロックについてのメモリに対する書込アクセス動作を禁止するアクセス制御手段と、
を備えたことを特徴とするメモリコントロール装置。
【請求項３】
複数ワードで処理単位となるアドレスを備えたデータブロックが記録された記録媒体であって、上記記録媒体には同一のアドレスを備えるデータブロックが複数記録され、上記記録媒体から上記データブロックを再生する再生装置において、
上記記録媒体からデータブロックを再生する再生手段と、
上記再生されたデータブロックのエラー状態を判別する判別手段と、
上記データブロックが記憶される記憶手段と、
上記記憶手段に記憶されるデータブロック単位のエラーフラグを保持する保持手段と、
上記保持手段に保持された所定のエラーフラグをセットする設定手段と、
上記保持手段に保持されたエラーフラグのセット状態を判定する判定手段と、
上記記憶手段に記憶されたデータブロックを読み出して出力する出力手段と、
上記記憶手段に記憶されたデータブロックが上記出力手段によって出力されて不要になった場合には上記保持手段に保持されたエラーフラグがセットされるように上記設定手段を制御し、上記再生手段にて再生されたデータブロックが上記記憶手段に記憶可能と上記判別手段が判別すると共に上記保持手段に保持されたエラーフラグがセットされていると上記判定手段にて判別された場合には、上記再生されたデータブロックを上記記憶手段に記憶させると共に上記保持手段に保持されたエラーフラグをリセットし、上記再生手段にて再生されたデータブロックが上記記憶手段に記憶可能と上記判別手段にて判別された場合であっても上記保持手段に保持されたエラーフラグがリセットされていると上記判定手段にて判別された場合には、上記再生されたデータブロックの上記記憶手段への記憶を禁止する制御手段と
を備える再生装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、例えばデータストリーマと称されるデータ記録再生装置やオーディオデータの記録再生装置などにおいて、メモリに対して同一アドレスに書き込まれるべきデータブロックが複数回転送されてくる可能性があるシステムにおいて好適なメモリアクセス方法、メモリコントロール装置及び再生装置に関するものである。
【０００２】
【従来の技術】
Ｓ−ＲＡＭ（スタティックＲＡＭ）に比べて大容量化が容易で、またビットあたりのコストも安いＤ−ＲＡＭ（ダイナミックＲＡＭ）は、各種システムにおいて広く使用されている。
【０００３】
このようなＤ−ＲＡＭとして、例えば１Ｍワード×１ビットＤ−ＲＡＭの場合、１０ビットのアドレス端子が形成され、各アドレス端子には行アドレスと列アドレスがマルチプレクスされた状態で時分割されて入力されるため、２10×２10＝１０４８５７６個（１Ｍビット）のメモリセルの１つに対して任意にアクセスすることができる。
【０００４】
行アドレスは、反転ＲＡＳ信号の立ち下りによって各アドレス端子から内部の行アドレスバッファにラッチにされ、また列アドレスは、反転ＣＡＳ信号の立ち下りによって各アドレス端子から内部の列アドレスバッファにラッチにされる。
アクセス動作としては、反転ＲＡＳ信号で行アドレスを取り込み、その後の反転ＣＡＳ信号によって１又は複数の列アドレスが順次取り込まれることによって、行アドレス及び列アドレスで指定される所要のメモリセルに対するデータの書込／読出が行なわれる。
【０００５】
【発明が解決しようとする課題】
ところで、反転ＲＡＳ信号により行アドレスのアクセスが行なわれた場合、その１行についての全てのメモリセルに対応してセンスアンプを活性化させて、リフレッシュを実行すると同時に、各メモリセルのデータを出力バッファに取り込む。このため、行アドレスのアクセス時には大きなスパイク電流が流れるという性質がある。
さらに、Ｄ−ＲＡＭのアクセス時に発生するスパイク電流やＩＣ端子のトランジェントによってシステムノイズが増加するという性質もあった。
このため、Ｄ−ＲＡＭを用いるシステムでは、不必要なアクセスは極力避けるようにすることが要求される。
【０００６】
ここで、回転ヘッド・ヘリカルスキャン方式のデジタルテープレコーダを考える。デジタルテープレコーダでは磁気テープから再生されたデータをエラー訂正処理などのために一旦Ｄ−ＲＡＭに書き込むようにしている。
このようなデジタルテープレコーダでは、テープパスが、規制された範囲内でメカニズム毎にずれ、テープ上の記録再生位置がずれる場合がある。また、テープ上のトラックに対するスキャンの始まりと終りの部分は、ヘッドとテープのあたりが不安定でデータ読取エラーが生ずる場合があった。
【０００７】
そこで、スキャンの最初と最後となる部分に同じデータブロックを２重書きしておき、再生時にＤ−ＲＡＭの同じアドレスに割り当てるようにして、２重書きしたデータブロックのうち読取りセーフとなった側のデータブロックをＤ−ＲＡＭに書込むようにしている。これによりスキャンの最初と最後となる部分のいづれか一方のデータブロックがテープから読取れない場合が生じても、データの欠落は生じないことになる。
【０００８】
ところが、両方のデータブロックがテープから適正に読み込めた場合は、Ｄ−ＲＡＭに対しては同じデータを２回同じアドレスに書込むことになる。つまり、最初に読み取れエラーチェックがセーフであったデータブロックをＤ−ＲＡＭに対して或るアドレスに書き込んだ後、ふたたびＤ−ＲＡＭにはそのアドレスに書込むべきデータブロックが転送されてくることになり、同一内容のデータブロックどうしでＤ−ＲＡＭ内容の不必要な書換動作を実行してしまうことになる。このようなＤ−ＲＡＭに対する不要なアクセスは、消費電力やシステムノイズの増大を招くことになってしまう。
【０００９】
また、回転ヘッド・ヘリカルスキャン方式のデジタルテープレコーダの一種として、いわゆるノントラッキング方式のものが知られている。これは、再生時にトラッキング制御を行なって記録トラックを正確にトレースする代わりに、再生時には記録時の２倍の密度でスキャンすることによって、例え再生ヘッドが記録トラックに対して斜めにトレースしてしまっても、すべてのデータブロックを読み取ることができるようにしているものである。
この高密度のノントラッキングトレースでテープ上で同じデータブロックが読み取れる回数は、再生スキャンの傾き具合によってほぼ１回から２回の間に分布している。
【００１０】
ここで２回以上、同一のデータブロックが読み取れた場合を考えると、２回目以降のデータブロックについては、Ｄ−ＲＡＭ上では、既に１回目の読み出しで記憶されているデータブロックに対して同一内容のデータで不要な書き換えを行なうことになってしまう。そして、このようなＤ−ＲＡＭに対する不要なアクセスは、消費電力やシステムノイズの増大を招くことになる。
【００１１】
つまり、このようなデジタルテープレコーダ上のＤ−ＲＡＭなどのように、メモリ上の同一アドレスに書き込まれるべきデータブロックがメモリに対して複数回転送されてくる可能性があるシステムでは、無駄なアクセス動作が実行されることが多く、しかもＤ−ＲＡＭではアクセス時に大きな電流を消費するため、消費電力の増大やシステムノイズの増大を招き、また電池駆動のシステムであれば電池寿命の短命化を招いているという問題があった。
【００１２】
【課題を解決するための手段】
本発明はこれらの問題に鑑みて、不要なアクセスによる電力消費、及びシステムノイズを削減することを目的とする。
【００１３】
このため、複数ワードで処理単位となるデータブロックが構成されているとともに、メモリ上の同一アドレスに書き込まれるべきデータブロックがメモリに対して複数回転送されてくる可能性がある場合におけるメモリアクセス方法として次のように実行する。
各データブロック単位のアドレスとなる記憶領域について、必要なデータブロックの記憶がされている時点では、そのデータブロック内の少なくとも所定のワードについてのエラーフラグがオフとされた記憶状態とし、また各データブロック単位のアドレスとなる記憶領域について、記憶されているデータブロックが不要となった時点では、そのデータブロック内の少なくとも所定のワードについてのエラーフラグがオンとされた記憶状態とするようにする。
そして、転送されてきたデータブロックに対するエラー状態を判定したのち、上記判定結果に基づきメモリへの書き込みが可能と判断されたデータブロックのメモリへの書込みを実行する際には、そのデータブロックを書込むべきアドレスにおいて所定のワードについてのエラーフラグを検査し、エラーフラグがオンであれば書込アクセス動作を実行し、エラーフラグがオフであれば書込アクセス動作を実行しないようにする。
【００１４】
また、複数ワードで処理単位となるデータブロックが構成されているとともに、メモリ上の同一アドレスに書き込まれるべきデータブロックがメモリに対して複数回転送されてくる可能性があるデータ転送システムにおいて、上記アクセス方法を実現するメモリコントロール装置として、エラーフラグ設定手段と、判定手段と、エラーフラグ検査手段と、アクセス制御手段とを備えるようにする。
エラーフラグ設定手段は、各データブロック単位のアドレスとなる記憶領域について、必要なデータブロックの記憶がされている時点では、そのデータブロック内の少なくとも所定のワードについてのエラーフラグがオフとされた記憶状態とするとともに、各データブロック単位のアドレスとなる記憶領域について、記憶されているデータブロックが不要となった時点では、そのデータブロック内の少なくとも所定のワードについてのエラーフラグがオンとされた記憶状態とすることができるように構成する。
判定手段は、転送されたデータブロックのエラー状態に基づいて上記メモリへの書き込みが可能か否かを判定することができるようにする。
エラーフラグ検査手段は、データブロックの転送に応じて、そのデータブロックを書込むべきアドレスにおいて所定のワードについてのエラーフラグを検査することができるようにする。
アクセス制御手段は、上記判定手段によってメモリに対する書き込みが可能と判定されると共に、エラーフラグ検査手段によって、エラーフラグのオンが検出されたら転送されてきたデータブロックについてのメモリに対する書込アクセス動作を実行し、またエラーフラグのオフが検出されたら、転送されてきたデータブロックについてのメモリに対する書込アクセス動作を禁止する。
【００１５】
【作用】
必要なデータブロックが一旦書き込まれたら、そのデータブロックについてエラーフラグをオフとするようにする。そして、或るデータブロックがメモリに転送されてきて書き込みが行なわれる際には、その書き込むべきアドレスに記憶されているデータについてエラーフラグを確認する。このとき、エラーフラグがオフであれば、転送されてきたデータと同一データが既に記憶されていることになり、つまり、そのデータ転送は２回目以降のデータ転送であって、新たに書き込む必要はないと判断することができる。従ってこの場合は書き込みアクセスを実行しないことで不要なアクセス動作を発生させないようにすることができる。
【００１６】
【実施例】
以下、本発明の実施例として、まず磁気テープを記録媒体とし、回転ヘッドによってノントラッキング方式でオーディオデータを記録再生する記録再生装置において搭載されるＤ−ＲＡＭに対するアクセス方法及びメモリコントロール装置について説明する。
この場合、記録／再生やエラー訂正のためにオーディオデータ等をＤ−ＲＡＭに記憶させるものであるが、まず最初にデータフォーマットについて述べておく。
【００１７】
ノントラッキング方式で磁気テープに対する記録／再生を行なうものが知られているが、この場合、図３に示すように磁気テープＴにはヘッドのヘリカルスキャン方式により斜め方向にトラックＴＫが形成されていくことに対し、再生時にはＰａ，Ｐｂとして示すように記録時より高密度スキャンを行なうことにより、トラックを正確にトレースしなくてもトラックＴＫ上の全データを読み込むことができるようにしている。さらに読み込んだデータはデータとともに記録されているアドレスを用いて並び変えていくことで、正確な再生データストリームを再構成することができるようにしたものである。
【００１８】
図４にノントラッキング方式における磁気テープ上のトラックＴＫの構成を示す。
図４（ａ）に示すように、１トラックは１０８ブロックで構成される。１ブロックは２８８ビットである。
トラックのうち中央の９２ブロックがメインデータ領域とされ、その両側に９ブロックの内側２重記録領域、及び７ブロックの外側２重記録領域が形成されている。
【００１９】
内側２重記録領域では、その位置から外側方向に９２ブロック離れたメインデータ領域内のブロックと同一内容のデータが記録され、また外側２重記録領域では、その位置から内側方向に９２ブロック離れたメインデータ領域内のブロックと同一内容のデータが記録されている。これらは、テープの揺動でヘッドの当たり位置がずれても、互いに補い合うようにされ、つまりメインデータ領域内に記録されているブロックとしてのデータについて、読取不能のブロック（データ内容）が発生しないようにしている。
【００２０】
メインデータ領域については、中央の２ブロックがサブコード（ＡＵＸ）、その両側の各１ブロックがＩＢＧ（Inter-block Gap)、さらにその両側の各４ブロックが制御コード（ＣＴＬ）の領域とされる。制御コード（ＣＴＬ）としては、各種のＩＤ情報や曲の頭だし信号等が記録される。高速サーチ時などにこの制御コード（ＣＴＬ）の領域については一部しか読み取れないことに鑑みて、８ブロックの各ブロックの内容は同一のデータとされている。つまり同一内容のデータが異なるアドレスで８回繰り返して記録されている。
制御コード（ＣＴＬ）となる領域の両側において、４０ブロックづつのデータ領域が形成される。
【００２１】
１ブロック内の信号フォーマットは図９（ｂ）のようになる。
まず先頭１１ビットがシンクパターンとされ、続いて１３ビットでアドレスＡＤＲＳが記録される。このアドレスＡＤＲＳは６ビットのトラックアドレスと７ビットのブロックアドレスにより構成されている。
各ブロックにはこのようにトラックアドレスとブロックアドレスが記録されていることにより、再生時にはブロック毎にＤ−ＲＡＭ上の所定のアドレスに書き込んでいって、適正なブロック順序でデータストリームを再構成することができる。
【００２２】
つまり、ノントラッキング方式の場合、必ずしもトラックＴＫが正確にトレースされないため、図３に示したように高密度スキャンを行なうことで各トラックについて全ブロックを読み出すことができるようにしているが、この場合各ブロックの読出順序はランダムなものとなる。読み出されたブロックデータは一旦ＲＡＭに蓄えられるが、このとき、ＲＡＭ上ではトラックアドレスとブロックアドレスを用いて書き込みアドレスを生成し各ブロックデータを書き込んでいく。従って、或るトラックについて全ブロックが読み取れた段階では、ＲＡＭ上ではそのトラックのデータが並んでいるものとなる。従ってＲＡＭから順番にブロックデータを読み出せば適正なデータストリームが再構成されたことになる。
【００２３】
アドレスＡＤＲＳに続いて各１２ビットで４ワードのＰ，Ｑパリティ（ＰOD，ＱOD，ＰEV，ＱEV）が記録される。
そしてパリティワードに続いて各１２ビットで１６ワードの音声データ（Ｌ１，Ｒ１ ・・・・・・・Ｌ８，Ｒ８）が記録される。
１６ワードの音声データ（Ｌ１，Ｒ１ ・・・・・・・Ｌ８，Ｒ８）に続いて、各１２ビットで２つのＣＲＣワードが記録される。このＣＲＣワードはブロック単位のデータについての誤り検査に用いられる。
【００２４】
また、このＣＲＣワードには、オーバーライトプロテクトコード（ＯＷＰコード）も記録される。ＯＷＰコードは同じ２ワードを並べて２４ビットのＣＲＣとＥＸ−ＯＲをとってから記録するようにしている。従って再生時には、再生データから生成したＣＲＣとのＥＸ−ＯＲを取ることで、ＯＷＰコードを復元することができる。
【００２５】
以上のようなフォーマットのトラックデータについての再生系の回路ブロックを図１に示す。
図１において、１は４ＭビットのＤ−ＲＡＭである。
回転ヘッドのヘリカルスキャンにより回転ヘッドの１回転につき１トラックが記録され、また再生されることになるが、ここで１トラックを『Ｖ』と呼ぶこととすると、記録データ又は再生データを記憶するＤ−ＲＡＭには１２８Ｖ分の記憶容量を持つものとする。
【００２６】
従ってＤ−ＲＡＭ上ではまず、図５に模式的に示すように０Ｖ〜１２７Ｖというトラックに対応したアドレスとして、Ｖ６〜Ｖ０の７ビットによるアドレス空間が形成される。
１つのＶアドレス内では、１２８ブロック分の領域があり、ブロックアドレスとしてＢ０〜Ｂ６の７ビットで、００ｈ〜７Ｆｈのアドレスが形成される。（『ｈ』が付された値は１６進表記）
また各ブロックの領域はデータ１６ワード及びパリティ４ワードに対応して、Ｗ０〜Ｗ３の４ビットで０Ｃｈ〜１Ｆｈのワードアドレスが形成される。
以上、Ｄ−ＲＡＭ１は、トラックアドレスＶ０〜Ｖ６、ブロックアドレスＢ０〜Ｂ７、ワードアドレスＷ０〜Ｗ３による、１８ビットのアドレス空間とされている。
【００２７】
このＤ−ＲＡＭ１は、図１の各部が含まれる信号処理ＩＣに対して外付けされている構成とする。そして、１ワードにつき１６ビットが割り当てられるが、Ｄ−ＲＡＭ１は４ビット幅とされており、１ワードのアクセスについては、１回の行アクセス内で４回の列アクセスを行なうことで実行するようにする。
Ｄ−ＲＡＭ１上の１６ビットの１ワードにおいて、最初の４ビットはエラーフラグとし、その後の３回アクセス分の１２ビットが、データ、即ち図４に示した１ワードのデータが割り当てられる。
エラーフラグとしては、セーフの場合には４ビット内の１ビットを『０』とし、またエラーの場合は、『１』を書き込むこととする。
【００２８】
テープから読み出されたブロックデータはＤ−ＲＡＭ１に記憶されていくことになるが、ブロックデータの書込みアクセス動作の前に、まず、記憶されたＤ−ＲＡＭ１に対する処理を先に説明する。
【００２９】
図１において１８はＤ−ＲＡＭ１に対するインターフェース回路である。
Ｄ−ＲＡＭ１に書き込まれたデータブロックは、まず誤り訂正処理が行なわれることになるが。インターフェース回路１８を介してＤ−ＲＡＭ１から読み出されたデータブロックは、データバス１７を介して誤り訂正／ＰＱセット処理回路２１に供給される。なお、データバス１７は、１ワードにつき１２ビットのデータと１ビットエラーフラグについて使用されている。２０は訂正処理及びＰＱセットについての制御を行なう誤り訂正／ＰＱセット制御回路である。
【００３０】
訂正処理が施されたデータについては、Ｄ−ＲＡＭ１上で訂正ＯＫのデータについてはエラーフラグオフ（『０』）とされ、訂正しきれなかったデータについてはエラーフラグオン（『１』）とされる。
訂正処理後は一定周期でＤ−ＲＡＭ１から読み出されるデータが、ＤＡデータラッチ回路２２に取り込まれる。１９はＤＡ出力／エラーセットアドレス発生回路であり、ＤＡデータラッチ回路２２に対してラッチクロックを供給している。
【００３１】
ＤＡデータラッチ回路２２には１２ビット幅に圧縮されているオーディオデータが供給されることになるが、このデータが伸長回路２３で１８ビットに伸長される。
またＤＡデータラッチ回路２２にラッチされた１ワードのデータにつきエラーフラグがオンとされていた場合、即ち訂正処理で訂正しきれないものであった場合は、補間回路２４で補間処理が施される。そして、Ｄ／Ａ変換器２５においてアナログオーディオ信号とされ、端子２６から再生音声信号として出力されることになる。
【００３２】
ここで、Ｄ−ＲＡＭ１に対して使い終ったメモリエリアについては、次にテープから読み出されてくるブロックデータの書き込みに先だって、エラーフラグを『１』としておく処理が行なわれる。
即ち、Ｄ／Ａ変換器２５側に出力し終ったデータが記憶されていたのメモリエリアへのエラーフラグセットとして、ＤＡ出力／エラーセットアドレス発生回路１９は、Ｄ／Ａ変換器２５側への周期的なＤ−ＲＡＭ１からのデータ読み出しアクセススロットの直後のスロットにおいて、同じアドレスにエラーフラグ＝１を書き込むようにしている。
【００３３】
また、Ｐ，Ｑパリティワードについても同様に、不要となったメモリエリアには次にテープから読み出されてくるブロックデータの書き込みに先だって、エラーフラグを『１』としておく処理が行なわれる。
即ち、誤り訂正／ＰＱセット制御回路２０は、訂正処理の終ったＰ，Ｑパリティワードに対してＤ−ＲＡＭ１上で同じアドレスにエラーフラグ＝１を書き込むようにしている。
【００３４】
以上のようにＤ−ＲＡＭ１では、使い終ったワードデータについては、エラーフラグがセットされていることになる。そしてテープから読み出されたデータについてのＤ−ＲＡＭ１への書き込みアクセス時には、エラーフラグが参照されることになる。以下、この動作について説明する。
【００３５】
図１において２は回転ヘッド部を示し、Ａヘッド、Ｂヘッドによるヘリカルスキャン再生が行なわれる。Ａヘッド、Ｂヘッドはほぼ１８０°対向して配置されている。Ａヘッド、Ｂヘッドによって読み取られた信号はヘッドアンプ３で増幅された後、波形等化器４を介してＰＬＬ回路５に供給される。ＰＬＬ回路５では再生データから再生クロックが生成され、復調回路６で再生クロックを用いてデータの復調処理が行なわれて、同期信号（ＳＹＮＣ）及びＮＲＺ復調データが出力される。
【００３６】
１ブロック毎の再生データについて、同期信号（ＳＹＮＣ）及びＮＲＺ復調データはＣＲＣ処理部９に供給され、同期信号（ＳＹＮＣ）のタイミングを基準としてＮＲＺ復調データのＣＲＣチェックが行なわれる。そのデータブロックについてチェックＯＫであった場合は、セーフ信号（ＳＡＦＥ）が再生制御回路１０に供給される。再生制御回路１０はＣＲＣチェックについてセーフとされたデータブロックについて、以降、回路の同期が取られ、Ｄ−ＲＡＭ１への書き込み及び誤り訂正、Ｄ／Ａ出力などの処理を実行することになる。
【００３７】
７は遅延回路であり、テープから読み出された１ブロックのデータについてＣＲＣチェックがセーフでない場合はＤ−ＲＡＭ１への書き込みは行なわないものであるため、遅延回路７によりＣＲＣ処理部９においてＣＲＣチェックを行なう期間を待機させている。遅延回路７はシフトレジスタや、もしくはメモリ及びカウンタによって構成できる。
【００３８】
８はシリアル／パラレル変換部であり、図２（ａ）のようにシリアル転送されてくる１ブロックのワードデータをそれぞれパラレルに変換して出力する。
シリアル／パラレル変換部８から出力される１ブロックのデータについては、データラッチ回路１１によって図２（ｅ）のように各ワード（１２ビット）が順次ラッチされ、データバス１７に出力されていく。
また、ブロックアドレスは図２（ｃ）のようにブロックアドレスラッチ回路１２にラッチされる。この場合、ラッチされるアドレスは図４に示した各ブロックの１３ビットのアドレス（トラックアドレス６ビット＋ブロックアドレス７ビット）である。
【００３９】
図５に示したようにＤ−ＲＡＭ１上ではトラックアドレスは７ビットとされているが、その内の１つのビットＶ０は、Ａ／Ｂヘッドのアジマスに対応するビットとされ、ブロックアドレスラッチ回路１２の出力に付加される。これにより１４ビットのアドレスとされ、アドレス変換回路１８に供給される。
データラッチ回路１１及びブロックアドレスラッチ回路１２には再生制御回路１０からラッチクロックが供給される（図２（ｂ）（ｄ））。
【００４０】
また１３はワードカウンタであり、５ビットカウンタとされる。そしてＣＲＣチェックがセーフとなったタイミング、即ちブロックアドレスラッチ回路１２のラッチタイミング（図２（ｂ））で、図２（ｆ）のように初期値０Ｂｈがロードされる。以降データラッチ回路１１へのラッチタイミング毎（図２（ｄ））にカウントアップされる。図２（ｅ）（ｆ）からわかるように、カウンタ値が０Ｃｈ〜０Ｆｈのときは、Ｐ，Ｑパリティワードのアドレスとなり、カウンタ値が１０ｈ〜１ＦｈのときはＬ，Ｒデータワードのアドレスとなる。１Ｆｈを越えると００ｈとなってカウント動作が停止される。
１ワードは１２ビットであるため、再生制御回路１０は１２ビットカウンタを有し、この１２ビットカウンタのカウントアップ毎にデータラッチ回路１１に対する図２（ｄ）のラッチクロック（＝ワードカウンタのカウントクロック）を供給している。
【００４１】
１４はリードワード変換部であり、ブロックの最初のワードを書き込むカウンタ値の１つ前の値が、存在する或るワードアドレスに変換されるようにしている。即ち存在するワードアドレスは０Ｃｈ〜１Ｆｈであるため、最初のワードを書き込むカウンタ値（０Ｃｈ）の１つ前の値（０Ｂｈ）を、０Ｃｈ〜１Ｆｈの或る値に変換する。この実施例では図２（ｆ）（ｇ）に示すように、０Ｂｈを、データＲ６に相当するワードアドレスである１Ｂｈに変換するものとする。
【００４２】
図６のように、ワードアドレス０Ｃｈ〜０Ｆｈについては、Ｗ４〜Ｗ０の５ビットの各値は、『０１１＊＊』となる。またワードアドレス１０ｈ〜１Ｆｈについては、Ｗ４〜Ｗ０の５ビットの各値は、『１＊＊＊＊』となる。
ここで『０Ｂｈ』は『０１０１１』であるが、このうちＷ４を『１』とすることで『１１０１１』となり、即ち『１Ｂｈ』となる。
従って、Ｗ２＝０という場合には、そのＷ４を『１』とするという規則で変換すればよい。Ｗ２＝０という場合は、ワードアドレス１０ｈ〜１Ｆｈ内にも存在するが、この場合はＷ４の値は必ず『１』であるため問題ない。
即ち、リードワード変換部１３では、Ｗ４出力について、（Ｗ４）ＯＲ（反転Ｗ２）というロジックの変換処理が行なわれる。
【００４３】
アドレス変換回路１５には、１４ビットのブロックアドレス（及びトラックアドレス）と、５ビットのワードアドレスが供給される。
このアドレス変換回路１５では、ラッチされたテープ上でのブロックアドレスから、トラックの両端の２重記録領域におけるブロックを本来のブロックと同じブロックアドレスに変換し、ワードアドレスを元に、インターリーブ系列に従ってＤ−ＲＡＭ１上の実アドレスに変換する。
またインターリーブのかかっていないＣＴＬブロックについても、８ブロックとも同じ実アドレスに変換する。
【００４４】
このアドレス変換回路１５により、ワードの実アドレスとしては４ビットに変換され、７ビットのトラックアドレス、７ビットのブロックアドレスと合わせて１８ビットがアドレスバス１６に出力されることになる。
【００４５】
このアドレスバス１６に出力されたアドレスと、データバス１７に出力されているワードデータがインターフェース回路１８を介してＤ−ＲＡＭ１に供給され、書き込みアクセスが実行されるわけであり、従来では、図２（ｈ）に示すようにワードアドレス０Ｃｈ〜１Ｆｈの各タイミングでＰOD〜Ｒ８までの各ワードがＤ−ＲＡＭ１に書き込まれていた。つまり、１ブロックにつき２０回の行アクセスが実行されていた。
【００４６】
ところが本実施例では、再生制御回路１０はワードカウンタ１３のカウント値を取り込んでおり、カウント値が『０Ｂｈ』とされたタイミングで、図２（ｉ）又は（ｊ）のようにＤ−ＲＡＭ１に対するリード要求を出すようにしている。
このとき、ワードカウンタ１３のカウント値『０Ｂｈ』は上述したように『１Ｂｈ』に変換されてアドレス変換回路１５に供給される。そしてブロックアドレスはワードアドレス『１Ｂｈ』に対応するインターリーブを施したブロックアドレスとなる。
【００４７】
即ち、カウント値が『０Ｂｈ』とされたタイミングでのＤ−ＲＡＭ１に対するリード要求により、今回のデータブロックについて書き込むべきブロックアドレスでのワードアドレス『１Ｂｈ』として記憶されているデータの読み込みが行なわれる。つまり、書き込むべきブロックアドレスでのエラーフラグの状態が読み込まれる。
読み込まれたエラーフラグはエラーフラグラッチ回路２７にラッチされ、エラーフラグ状態は再生制御回路１０に検出される。
【００４８】
ここで、エラーフラグ＝『１』であった場合とは、そのブロックアドレスに記憶されていたデータは既にＤ／Ａ変換出力され、その後、まだそのブロックアドレスには必要なデータブロック（ＣＲＣセーフとされたデータブロック）のデータが記憶されてない場合である。
そこで、再生制御回路１０は引き続きワードカウンタ１３の動作を進め、図２（ｉ）のように０Ｃ〜１Ｆに対応するワードをＤ−ＲＡＭ１に書き込んでいくことになる。このとき、エラーフラグとしては各ワードについて『０』を書き込むようにする。
【００４９】
一方、カウント値が『０Ｂｈ』とされたタイミングでのＤ−ＲＡＭ１に対するリード要求により読み込まれ、エラーフラグラッチ回路２７にラッチされたエラーフラグが『０』であった場合とは、すでにそのブロックアドレスにはＣＲＣセーフとなったデータブロックが書き込まれている場合である。
この場合は、今回のデータブロックについてはＤ−ＲＡＭ１へ書き込むことは不要であるため、図２（ｊ）のように０Ｃ〜１Ｆに対応するワードのＤ−ＲＡＭ１に書き込みを禁止する。
【００５０】
書き込み禁止処理としては、ワードカウンタ１３のカウント動作を停止させてもよいし、又はカウント動作を継続させたまま書込要求を発生させないで書き込み禁止を行なってもよい。
なお、エラーフラグラッチ回路２７は必ずしも必要ではない。例えば再生制御回路１０が直接エラーフラグを取り込んで、そのエラーフラグに応じてワードカウンタ１３のカウント動作の継続／停止を決定するような構成としてもよい。
【００５１】
以上の処理により、本実施例ではＤ−ＲＡＭ１に対するアクセス動作は、必要な場合には図２（ｉ）のように２１回となり、不要な場合、つまり既にそのデータブロックの書き込みがなされていた場合には、書き込みアクセスは行なわれないため、図２（ｊ）のようにエラーフラグチェックのための読み込みアクセスのみの１回となる。
従来例においては、テープから読み出されたデータブロックについてはかならずＤ−ＲＡＭ１に書き込んでおり、従って、読み出されてくる全ブロックに対してそれぞれ図２（ｈ）のように２０回のアクセス動作が実行される。
【００５２】
ここで、仮にＤ−ＲＡＭ１上のブロックアドレス数に対して平均２倍のデータブロック（ＣＲＣセーフとなったデータブロック）が転送されてきたとする。つまりセーフとなった同一ブロックが２回Ｄ−ＲＡＭ１に転送されるとする。すると、従来ではそのブロックについて４０回のアクセスが実行されることに対し、本実施例の場合は、（２１×１＋１×１）＝２２の、２２回のアクセスとなる。つまり、アクセス回数は従来の0.55倍となり、著しく減少されたものとなる。
【００５３】
従って本実施例では、Ｄ−ＲＡＭ１のアクセス時に要する消費電力を減少させることができ、またＤ−ＲＡＭ１と接続する端子や基板パターンの容量を充放電させるための電流を減らすことができる。これによってシステム全体としての省電力化が促進され、例えば電池駆動の場合では電池の長寿命化を実現できる。
さらにアクセス回数が少なくなることからアクセス時のスパイク電流によるシステムノイズを低減することができる。
【００５４】
ところで、ＣＴＬブロックには各種のＩＤや曲の頭出し信号等が記録されているが、実施例のデジタルオーディオテープレコーダのシステムコントローラは、インターフェース回路１８を介して通信を行ない、Ｄ−ＲＡＭ１上のＣＴＬ内容の読出／書込を行なうものとなっている。
【００５５】
しかし、ＣＴＬブロックが記憶されるエリアのエラーフラグがハードウエアによってセットされない場合は、新しいデータの書込みが禁止されてしまうので、システムコントローラからエラーフラグ＝１を書込む必要が生じる。
このとき、すべてのワードについてエラーフラグを書込むようにすると、ワード毎のエラーフラグが有効となる反面、ソフトウエアによる通信回数が増えてしまう。そこで、特定のワード、すなわりワードアドレス＝１ＢｈとなるＲ６ワードについてだけエラーフラグを書込むようにする。
すると、新しいデータのＤ−ＲＡＭ１への書込みが許可されることになり、また、このワードのエラーフラグによりＣＴＬブロック全体のエラー判定を行なうことが可能となる。
【００５６】
なお、他の実施例としてデジタルテープレコーダにおいてエラーレートを改善するためにＡ・Ｂアジマスの再生ヘッドを２組設けて、トラックを記録時の４倍の密度で再生させることも考えられる。
この場合、ダブルアジマスのＡ・Ｂヘッドともう１組のＡ’・Ｂ’ヘッドを、ドラム上のほぼ１８０°対向した位置に配置させ、４入力のヘッドアンプで切り換えて２チャンネルとし、図１に示したＤ−ＲＡＭ１までの書込み系の回路を２系統設けるようにする。
このような構成とした場合、テープ上の同じデータブロックが読める回数は、ほぼ２回から４回の間に分布することとなる。
【００５７】
仮に、Ｄ−ＲＡＭ１上のブロックアドレス数に対して平均４倍のデータブロック（ＣＲＣセーフとなったデータブロック）が転送されてきたとする。つまりセーフとなった同一ブロックが４回Ｄ−ＲＡＭ１に転送されるとする。すると、従来ではそのブロックについて８０回のアクセスが実行されることに対し、本実施例の場合は、（２１×１＋１×３）＝２４の、２４回のアクセスとなる。つまり、アクセス回数は従来の８０回に比べて 0.3倍となり、著しく減少されたものとなる。つまり本発明による消費電力やシステムノイズの削減効果はより大きなものとなる。
【００５８】
なお、本発明を実現するための構成は図１以外にも各種考えられる。また本発明はデジタルオーディオテープレコーダに限らず各種機器において採用できるものである。
【００５９】
【発明の効果】
以上説明したように本発明は、複数ワードで処理単位となるデータブロックが構成されているとともに、メモリ上の同一アドレスに書き込まれるべきデータブロックがメモリに対して複数回転送されてくる可能性があるシステムにおいて、必要なデータブロックがメモリに一旦書き込まれたら、そのデータブロックについてエラーフラグをオフとするようにし、不要となったデータブロックについてはエラーフラグをオンとするようにしている。そして、或るデータブロックがメモリに転送されてきて書き込みが行なわれる際には、その書き込むべきアドレスに記憶されているデータについてエラーフラグを確認し、エラーフラグがオフであれば、転送されてきたデータと同一データが既に記憶されているとして書き込みアクセスを実行しないようにしている。
これによって不要なアクセス動作をなくことができ、アクセス回数が減少されることになるため、消費電力の削減、及びシステムノイズの低減という効果を得ることができる。また、電池駆動のシステムの場合は、電池寿命の長寿命化も実現できる。
【図面の簡単な説明】
【図１】本発明の実施例のブロック図である。
【図２】実施例の動作の説明のための波形図である。
【図３】ノントラッキング方式の記録／再生動作の説明図である。
【図４】ノントラッキング方式のトラックデータフォーマットの説明図である。
【図５】実施例に搭載されるＤ−ＲＡＭのアドレスの説明図である。
【図６】実施例におけるワードアドレス変換処理の説明図である。
【符号の説明】
１  Ｄ−ＲＡＭ
２  回転ヘッド部
６  復調回路
７  遅延回路
８  シリアル／パラレル変換部
９  ＣＲＣ処理部
１０  再生制御回路
１１  データラッチ回路
１２  ブロックアドレスラッチ回路
１３  ワードカウンタ
１４  リードワード変換部
１５  アドレス変換回路
１６  アドレスバス
１７  データバス
１８  インターフェース回路
１９  ＤＡ出力／エラーセットアドレス発生回路
２０  誤り訂正／ＰＱセット制御回路
２１  誤り訂正／ＰＱセット処理回路
２２  ＤＡデータラッチ回路
２３  伸長回路
２４  補間回路
２５  Ｄ／Ａ変換器
２７  エラーフラグラッチ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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