(57)【特許請求の範囲】
【請求項１】
第１の方向に延びる複数本のワード線を含むワード線配線層と、
前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、
各前記ワード線と各前記ビット線との間に配置されたピラーと、
を備え、
前記ピラーは、
電流を流すか否かを選択する電流選択膜と、
前記電流選択膜に積層された３枚以上の抵抗変化膜と、
を有し、
１枚の前記抵抗変化膜は、金属と、酸素又は窒素と、を含有し、
残りの前記抵抗変化膜は、前記金属と、酸素又は窒素と、電気陰性度が前記金属の電気陰性度よりも高い高電気陰性度物質と、を含有し、
残りの前記抵抗変化膜における前記高電気陰性度物質の濃度は、残りの前記抵抗変化膜間で相互に異なることを特徴とする不揮発性記憶装置。
【請求項２】
前記金属は、ハフニウム、ニッケル、チタン、ジルコニウム、鉄、バナジウム、マンガン、コバルト及びアルミニウムからなる群より選択された１種以上の金属であることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
各前記抵抗変化膜は酸素を含有し、前記金属はハフニウムであり、前記高電気陰性度物質はシリコンであることを特徴とする請求項２記載の不揮発性記憶装置。
【請求項４】
各前記抵抗変化膜における前記高電気陰性度物質の濃度は、３０原子％以下であることを特徴とする請求項３記載の不揮発性記憶装置。
【請求項５】
前記３枚以上の抵抗変化膜の枚数をＮ（Ｎは３以上の整数）とし、０〜３（原子％）の定数をａとして、前記Ｎ枚の抵抗変化膜に１からＮまでの整数ｎを割り振ったときに、各前記抵抗変化膜における前記高電気陰性度物質の濃度Ｃ（ｎ）（原子％）は、下記数式により表されることを特徴とする請求項３または４に記載の不揮発性記憶装置。
0005501277.tif 000005
【請求項６】
前記３枚以上の抵抗変化膜の枚数は、３または４であることを特徴とする請求項３〜５のいずれか１つに記載の不揮発性記憶装置。
【請求項７】
前記３枚以上の抵抗変化膜の枚数をＮ（Ｎは３以上の整数）とし、前記Ｎ枚の抵抗変化膜のうち、セット電圧がｎ番目（ｎは１乃至Ｎの整数）に低い抵抗変化膜をセットさせるときに前記ピラーに印加する電圧をＶｓｃｎとし、前記セット電圧がｎ番目に低い抵抗変化膜のセット電圧をＶｓｒｎとするとき、前記セット電圧Ｖｓｒｎは、下記数式を満たすように設定されていることを特徴とする請求項１〜６のいずれか１つに記載の不揮発性記憶装置。
0005501277.tif 000006
【請求項８】
各前記抵抗変化膜の陽極側に接続された陽電極膜と、
各前記抵抗変化膜の陰極側に接続された陰電極膜と、
をさらに備え、
前記３枚以上の抵抗変化膜のそれぞれに接続された３枚以上の前記陽電極膜は相互に同じ材料によって形成されており、
前記３枚以上の抵抗変化膜のそれぞれに接続された３枚以上の前記陰電極膜は相互に同じ材料によって形成されていることを特徴とする請求項１〜７のいずれか１つに記載の不揮発性記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性記憶装置に関する。
【背景技術】
【０００２】
現在市場で主流となっている不揮発性メモリは、フラッシュメモリやＳＯＮＯＳメモリに代表されるように、チャネル部の上方に配置された絶縁膜に電荷を蓄積させて、半導体トランジスタの閾値電圧を変化させる技術により、実現されている。このような電荷蓄積トランジスタ型の不揮発性メモリにおいて大容量化を図るためには、トランジスタの微細化が不可欠であるが、電荷を保持する絶縁膜を薄膜化すると、リーク電流の増大により電荷保持能力が低下してしまう。このため、電荷蓄積トランジスタ型の不揮発性メモリについては、大容量化が困難になってきている。
【０００３】
そこで、不揮発性のメモリ素子として、何らかの電気的刺激によって電気抵抗値が２水準以上の値に切り替えられる抵抗変化素子が注目されている。その理由は、一般に抵抗変化素子については、微細化しても電気抵抗差を検出できる場合が多く、抵抗値を変化させる原理と材料があれば微細化に有利だと考えられるからである。これに対して、例えばＤＲＡＭのように、容量（キャパシタンス）に電荷を蓄積するタイプでは、微細化による蓄積電荷量の減少に伴い信号電圧が低くなり、信号の検出が困難になってしまう。
【０００４】
電気抵抗値を変化させる技術としては、既に複数の技術が提案されている。例えば、金属酸化物を電極で挟んだ（金属／金属酸化物／金属）構造の構造体に電圧や電流を印加すると、金属酸化物の抵抗値が変化することが知られている。一般に、この性質を利用したメモリデバイスを抵抗変化型メモリ（ＲｅＲＡＭ：Resistance Random Access Memory）という。抵抗変化型メモリの実デバイス構造に関しては、高集積化の観点から、ＷＬ（ワードライン）とＢＬ（ビットライン）の交点にメモリセルを配置する３次元クロスポイント構造が提案されている。
【０００５】
しかしながら、３次元クロスポイント構造の記憶装置においても、より一層の高集積化は困難になりつつある。なぜなら、平面構造を微細化しようとしても、２０ｎｍ世代以降のデバイスでは、露光装置の投資額が著しく増加してしまう。また、積層数を増加させようとすると、それに伴って工程数が増加してしまう。これにより、多段化により１ビット当たりのウェハコストが低減する効果を、多段化による製造コストの増加が上回ってしまい、１ビット当たりのコストがかえって増加してしまう。また、積層数の増加により、上下方向に延びるコンタクトが長くなるため、配線遅延が顕著になり、メモリセルの動作マージンが小さくなってしまう。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】ソリッド  ステイト  エレクトロニクス  （Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）  Ｖｏｌ．７，  ｐ７８５−７９７，  １９６４年
【非特許文献２】アプライド・フィジクス・レター（Ａｐｐｌｉｅｄ  ｐｈｙｓｉｃｓ  ｌｅｔｔｅｒｓ）  Ｖｏｌ．８８，  ｐ．２０２１０２，  ２００６年
【特許文献】
【０００７】
【特許文献１】特開２００９−１３０１４０号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、記憶容量の増大を図ることができる不揮発性記憶装置を提供することである。
【課題を解決するための手段】
【０００９】
実施形態に係る不揮発性記憶装置は、第１の方向に延びる複数本のワード線を含むワード線配線層と、前記第１の方向に対して交差する第２の方向に延びる複数本のビット線を含むビット線配線層と、各前記ワード線と各前記ビット線との間に配置されたピラーと、を備える。前記ピラーは、電流を流すか否かを選択する電流選択膜と、前記電流選択膜に積層された３枚以上の抵抗変化膜と、を有する。１枚の前記抵抗変化膜は、金属と、酸素又は窒素と、を含有し、残りの前記抵抗変化膜は、前記金属と、酸素又は窒素と、電気陰性度が前記金属の電気陰性度よりも高い高電気陰性度物質と、を含有する。そして、残りの前記抵抗変化膜における前記高電気陰性度物質の濃度は、残りの前記抵抗変化膜間で相互に異なる。
【図面の簡単な説明】
【００１０】
【図１】実施形態に係る不揮発性記憶装置を例示する斜視図である。
【図２】実施形態に係る不揮発性記憶装置のピラーを例示する断面図である。
【図３】実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図４】実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図５】実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図６】実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図７】実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【図８】横軸に電圧をとり、縦軸に電流をとって、抵抗変化膜のＩ−Ｖ特性を例示するグラフ図である。
【図９】横軸にハフニウム酸化物を主成分とする抵抗変化膜中のシリコン濃度をとり、縦軸にセット電圧とリセット電圧とを差をとって、高電気陰性度物質の濃度がセット電圧に及ぼす影響を例示するグラフ図である。
【図１０】実施形態に係る不揮発性記憶装置において、ピラーがとり得る抵抗状態を例示する図である。
【図１１】横軸に電圧をとり、縦軸に電流をとって、ピラー全体のＩ−Ｖ特性を例示するグラフ図である。
【図１２】動作の各段階において各抵抗変化膜に印加される電圧を例示する図である。
【図１３】横軸に抵抗変化膜をとり、縦軸に電圧をとって、各電圧とリセット電圧との差を例示するグラフ図である。
【図１４】横軸に抵抗変化膜をとり、縦軸にハフニウム酸化物を主成分とする抵抗変化膜中のシリコン濃度をとって、抵抗変化膜の積層数と必要とされるシリコン濃度との関係を例示するグラフ図である。
【発明を実施するための形態】
【００１１】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１は、本実施形態に係る不揮発性記憶装置を例示する斜視図であり、
図２は、本実施形態に係る不揮発性記憶装置のピラーを例示する断面図である。
本実施形態に係る不揮発性記憶装置はＲｅＲＡＭである。
【００１２】
図１に示すように、本実施形態に係る不揮発性記憶装置１においては、シリコン基板１１が設けられており、シリコン基板１１の上層部分及び上面上には、不揮発性記憶装置１の駆動回路（図示せず）が形成されている。シリコン基板１１上には、駆動回路を埋め込むように、例えばシリコン酸化物からなる層間絶縁膜１２が設けられており、層間絶縁膜１２内にはメモリセル部１３が設けられている。なお、図１においては、層間絶縁膜１２の下部のみを示しているが、実際には、層間絶縁膜１２は、ワード線ＷＬ及びビット線ＢＬを覆っている。
【００１３】
メモリセル部１３においては、シリコン基板１１の上面に平行な一方向（以下、「ワード線方向」という）に延びる複数本のワード線ＷＬを含むワード線配線層１４と、シリコン基板１１の上面に平行な方向であって、ワード線方向に対して交差、例えば直交する方向（以下、「ビット線方向」という）に延びる複数本のビット線ＢＬを含むビット線配線層１５とが、層間絶縁膜１２を介して交互に積層されている。ワード線ＷＬ及びビット線ＢＬは、例えば、タングステン（Ｗ）により形成されている。また、ワード線ＷＬ同士、ビット線ＢＬ同士、ワード線ＷＬとビット線ＢＬとは、相互に接していない。
【００１４】
そして、各ワード線ＷＬと各ビット線ＢＬとの最近接点には、シリコン基板１１の上面に対して垂直な方向（以下、「上下方向」という）に延びるピラー１６が設けられている。ピラー１６は、ワード線ＷＬとビット線ＢＬとの間に形成されている。１本のピラー１６により、１つのメモリセルが構成されている。すなわち、不揮発性記憶装置１は、ワード線ＷＬとビット線ＢＬとの最近接点毎にメモリセルが配置されたクロスポイント型の装置である。
【００１５】
以下、図２を参照して、ピラー１６の構成を説明する。
図２に示すように、ピラー１６には、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラー１６と、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１６の２種類がある。以下、下方にワード線ＷＬが配置されたピラー１６を例に挙げて説明する。
【００１６】
ピラー１６においては、下層側、すなわち、ワード線ＷＬ側から順に、バリアメタル層２１及び電流選択膜２２が設けられており、その上には、抵抗変化ユニット２３が複数段積層されている。複数段の抵抗変化ユニット２３の上方及び下方並びに相互間には、バリアメタル層２１が設けられている。最上段のバリアメタル層２１上には、ビット線ＢＬに接したコンタクト層２４が設けられている。各抵抗変化ユニット２３においては、下層側から順に、陰電極膜３１、抵抗変化膜３２、陽電極膜３３が積層されており、相互に接している。
【００１７】
電流選択膜２２は、電流を流すか否かを選択する膜である。例えば、ピラー１６においては、ビット線ＢＬの電位がワード線ＷＬの電位よりも高いときに、電流が流れるようになっている。この場合、電流選択膜２２は、ビット線ＢＬ側がアノードであり、ワード線ＷＬ側がカソードであるダイオードである。例えば、電流選択膜２２はｐｉｎ形シリコンダイオードであり、ワード線ＷＬ側から順に、ｎ形層２２ｎ、ｉ形層（真性半導体層）２２ｉ、ｐ形層２２ｐが積層されている。また、各抵抗変化ユニット２３においては、陰電極膜３１が抵抗変化膜３２よりもワード線ＷＬ側に配置され、陽電極膜３３が抵抗変化膜３２よりもビット線ＢＬ側に配置されている。
【００１８】
従って、下方にワード線ＷＬが配置され、上方にビット線ＢＬが配置されたピラー１６においては、電流選択膜２２において、ｎ形層２２ｎが下層側、ｐ形層２２ｐが上層側に配置されている。また、各抵抗変化ユニット２３において、陰電極膜３１が下層側、陽電極膜３３が上層側に配置されている。一方、下方にビット線ＢＬが配置され、上方にワード線ＷＬが配置されたピラー１６においては、電流選択膜２２において、ｐ形層２２ｐが下層側、ｎ形層２２ｎが上層側に配置されている。また、各抵抗変化ユニット２３において、陽電極膜３３が下層側、陰電極膜３１が上層側に配置されている。
【００１９】
抵抗変化膜３２は、「低抵抗状態」及び「高抵抗状態」の２水準の抵抗状態を持つ膜であり、金属酸化物によって形成されている。抵抗変化膜３２は、例えば、ハフニウム（Ｈｆ）、ニッケル（Ｎｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、鉄（Ｆｅ）、バナジウム（Ｖ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）及びアルミニウム（Ａｌ）からなる群より選択された１種以上の金属と、酸素（Ｏ）又は窒素（Ｎ）を含有している。すなわち、抵抗変化膜３２は、上述の金属の酸化物又は窒化物を主成分としている。抵抗変化膜３２の主成分は、例えば、ハフニウム酸化物（ＨｆＯｘ）であることが好ましい。なお、抵抗変化膜３２は、酸素及び窒素の双方を含有していてもよい。
【００２０】
また、１本のピラー１６に設けられた抵抗変化ユニット２３の数をＮ（Ｎは２以上の整数）としたときに、全ての（Ｎ枚の）抵抗変化膜３２、又は１枚の抵抗変化膜３２を除く残りの（Ｎ−１）枚の抵抗変化膜３２は、上述の金属、酸素又は窒素の他に、高電気陰性度物質を含有している。高電気陰性度物質とは、電気陰性度が上述の金属の電気陰性度よりも高い物質である。
【００２１】
抵抗変化膜３２の膜厚は、相互に同一であることが好ましい。抵抗変化膜３２の膜厚は、例えば、１〜２０ｎｍであることが好ましく、ピラー１６の加工性を良好にするためには、１０ｎｍ以下であることが好ましく、抵抗変化膜の均一性及び信頼性を向上させるためには、２ｎｍ以上であることが好ましい。
【００２２】
一方、抵抗変化膜３２の組成は、１枚の抵抗変化膜３２内においては、膜厚方向及び面内方向の双方において均一であることが好ましいが、抵抗変化ユニット２３間では、相互に異なっている必要がある。すなわち、抵抗変化膜３２間において、高電気陰性度物質の濃度が相互に異なっている。
【００２３】
例えば、上述の金属がハフニウム（Ｈｆ）である場合には、高電気陰性度物質は例えばシリコン（Ｓｉ）であることが好ましい。ハフニウムの電気陰性度は１．３であり、シリコンの電気陰性度は１．９である。この場合、抵抗変化膜３２におけるシリコンの濃度は３０原子％以下であることが好ましく、１〜２０原子％であることがより好ましい。
【００２４】
１つの具体例を挙げると、１本のピラー１６に設けられた抵抗変化ユニット２３の数Ｎは４であり、各抵抗変化膜３２は、ハフニウム、酸素、シリコンを含有している。そして、シリコンの濃度は、１枚目の抵抗変化膜３２においては０〜３原子％であり、２枚目の抵抗変化膜３２においては７〜１０原子％であり、３枚目の抵抗変化膜３２においては１４〜１７原子％であり、４枚目の抵抗変化膜３２においては２１〜２４原子％である。
【００２５】
すなわち、１本のピラー１６に設けられたＮ枚の抵抗変化膜３２に、１からＮまでの整数ｎを割り振ったときに、ｎ番目の抵抗変化膜３２における高電気陰性度物質の濃度Ｃ（ｎ）（原子％）は、ａを０〜３（原子％）の定数として、下記数式１により表すことができる。但し、ｎの値と抵抗変化膜３２の積層順序とは無関係である。
【００２６】
【数１】
0005501277.tif 000002
【００２７】
以下、電流選択膜２２及び抵抗変化膜３２以外の膜の材料について説明する。
陰電極膜３１及び陽電極膜３３の材料は、抵抗率が低く、抵抗変化膜３２のスイッチ動作を得るための界面特性、抵抗変化膜３２との密着性、及び耐熱性が確保できる材料であれば特に制約されない。但し、全ての抵抗変化ユニット２３において、陰電極膜３１は相互に同じ材料により形成されていることが好ましく、陽電極膜３３も相互に同じ材料により形成されていることが好ましい。
【００２８】
例えば、陰電極膜３１及び陽電極膜３３の材料は、例えば、ニッケル（Ｎｉ）、チタン（Ｔｉ）、ジルコニウム（Ｚｒ）、鉄（Ｆｅ）、バナジウム（Ｖ）、マンガン（Ｍｎ）、コバルト（Ｃｏ）及びハフニウム（Ｈｆ）からなる群より選択された１種以上の金属、又はその酸化物若しくは窒化物とすることができる。又は、陰電極膜３１及び陽電極膜３３の材料は、不純物を含むｐ＋形ポリシリコン又はｎ＋形ポリシリコンとしてもよい。低い抵抗率及び高いプロセス耐性を得るためには、チタン窒化物（ＴｉＮ）が好適である。また、膜厚は、５〜１５ｎｍとすることが好ましい。この場合は、バリアメタル層２１を省略することも可能である。
【００２９】
又は、陰電極膜３１の材料としてｎ＋形ポリシリコンを使用し、陽電極膜３３の材料としてチタン窒化物を使用してもよい。これにより、後述するセット動作時に陰電極膜３１が空乏化し、抵抗変化膜３２が低抵抗状態に移行した直後に電流値が急激に増加することを、自己整合的に抑制することができる。この場合、陰電極膜３１を形成するｎ＋形ポリシリコンは、セット動作時以外には低い抵抗率を実現しつつ、セット動作時には陰電極膜３１を完全に空乏化させるために、不純物濃度を１×１０１９〜１×１０２０ｃｍ−３とし、膜厚を５〜１５ｎｍとすることが好ましい。
【００３０】
また、バリアメタル層２１の材料は、例えば、ルテニウム（Ｒｕ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、ハフニウム（Ｈｆ）及びアルミニウム（Ａｌ）からなる群より選択された１種以上の金属又はその酸化物若しくは窒化物とすることができる。特に、抵抗率、抵抗変化膜３２のセット動作及びプロセス耐性の観点からは、チタン窒化物（ＴｉＮ）が好適である。また、膜厚は、５〜１５ｎｍであることが好ましい。
【００３１】
次に、本実施形態に係る不揮発性記憶装置の製造方法について説明する。
図３〜図７は、本実施形態に係る不揮発性記憶装置の製造方法を例示する工程断面図である。
【００３２】
先ず、図１に示すように、シリコン基板１１の上面にＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）等を形成して、メモリセル部１３を駆動するための駆動回路を形成する。次に、シリコン基板１１上に層間絶縁膜１２を形成する。次に、層間絶縁膜１２内に、駆動回路まで到達するコンタクト（図示せず）を形成する。
【００３３】
次に、図３に示すように、例えばダマシン法によって層間絶縁膜１２の上層部分内にタングステンを埋め込み、複数本のワード線ＷＬをワード線方向に延びるように相互に平行に形成する。これらのワード線ＷＬにより、ワード線配線層１４が形成される。なお、ダマシン法の替わりに、ＲＩＥ（reactive ion etching：反応性イオンエッチング）法によってワード線ＷＬを形成し、層間絶縁膜１２によって周囲を埋め込んでもよい。
【００３４】
次に、図４に示すように、ワード線配線層１４上に、バリアメタル層２１を形成し、次に、電流選択膜２２を形成する。電流選択膜２２は、例えば、シリコンを堆積させながらドナーとなる不純物を導入することによりｎ形層２２ｎ（図２参照）を形成し、不純物を導入せずにシリコンを堆積させることによりｉ形層２２ｉ（図２参照）を形成し、シリコンを堆積させながらアクセプタとなる不純物を導入することによりｐ形層２２ｐ（図２参照）を形成することによって、形成する。次に、バリアメタル層２１と抵抗変化ユニット２３とを交互に複数回形成する。抵抗変化ユニット２３を形成する際には、陰電極膜３１、抵抗変化膜３２、陽電極膜３３をこの順に堆積させる。その後、最上層のバリアメタル層２１を形成し、コンタクト層２４を形成する。
【００３５】
次に、図５に示すように、リソグラフィ法によりマスクパターン（図示せず）を形成し、このマスクパターンをマスクとしてＲＩＥ（reactive ion etching：反応性イオンエッチング）を施し、ワード線配線層１４上に積層された積層膜を加工し、ワード線方向及びビット線方向の双方に沿って分断する。これにより、ワード線配線層１４上に複数本のピラー１６を形成する。
【００３６】
次に、図６に示すように、ワード線配線層１４上に更に層間絶縁膜１２を形成し、ピラー１６を埋め込む。
次に、図７に示すように、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）を施して層間絶縁膜１２の上面を平坦化し、コンタクト層２４を露出させる。次に、例えばダマシン法又はＲＩＥ法により、層間絶縁膜１２上に、ビット線方向に延びる複数本のビット線ＢＬを形成し、ビット線配線層１５を形成する。
【００３７】
次に、図１に示すように、ビット線配線層１５上に複数本のピラー１６を形成する。このとき、図４に示す工程に対して、電流選択膜２２における各層の形成順序を逆とし、ｐ形層２２ｐ、ｉ形層２２ｉ、ｎ形層２２ｎの順に形成する。また、抵抗変化ユニット２３における各膜の形成順序を逆とし、陽電極膜３３、抵抗変化膜３２、陰電極膜３１の順に形成する。このようにしてピラー１６を形成した後、ピラー１６を層間絶縁膜１２によって埋め込む。
【００３８】
以後、同様な方法により、ワード線配線層１４、ピラー１６及び層間絶縁膜１２、ビット線配線層１５、ピラー１６及び層間絶縁膜１２を繰り返し形成する。これにより、積層型クロスポイントセルアレイを作製していく。このようにして、本実施形態に係る不揮発性記憶装置１が製造される。
【００３９】
次に、本実施形態に係る不揮発性記憶装置の動作について説明する。
図８は、横軸に電圧をとり、縦軸に電流をとって、抵抗変化膜のＩ−Ｖ特性を例示するグラフ図であり、
図９は、横軸にハフニウム酸化物を主成分とする抵抗変化膜中のシリコン濃度をとり、縦軸にセット電圧とリセット電圧とを差をとって、高電気陰性度物質の濃度がセット電圧に及ぼす影響を例示するグラフ図であり、
図１０は、本実施形態に係る不揮発性記憶装置において、ピラーがとり得る抵抗状態を例示する図であり、
図１１は、横軸に電圧をとり、縦軸に電流をとって、ピラー全体のＩ−Ｖ特性を例示するグラフ図であり、
図１２は、動作の各段階において各抵抗変化膜に印加される電圧を例示する図であり、
図１３は、横軸に抵抗変化膜をとり、縦軸に電圧をとって、各電圧とリセット電圧との差を例示するグラフ図であり、
図１４は、横軸に抵抗変化膜をとり、縦軸にハフニウム酸化物を主成分とする抵抗変化膜中のシリコン濃度をとって、抵抗変化膜の積層数と必要とされるシリコン濃度との関係を例示するグラフ図である。
【００４０】
先ず、抵抗変化膜の動作について説明する。
図８に示すように、「高抵抗状態」にある抵抗変化膜に対して、膜厚方向に電圧を印加していくと、ある電圧に達したところで、抵抗状態が「高抵抗状態」から「低抵抗状態」に移行する。この動作を「セット」といい、このときの電圧を「セット電圧」という。一方、「低抵抗状態」にある抵抗変化膜に対して、膜厚方向に電圧を印加していくと、電圧の上昇に伴って抵抗変化膜内を流れる電流が増加し、ある電流値に達したところで、抵抗状態が「低抵抗状態」から「高抵抗状態」に移行する。この動作を「リセット」といい、このときの電流を「リセット電流」といい、電圧を「リセット電圧」という。通常、リセット電圧はセット電圧よりも低い。
【００４１】
金属酸化物又は金属窒化物からなる抵抗変化膜が上述のような挙動を示すメカニズムは、必ずしも明らかにはなっていないが、１つのモデルとして、例えば以下のように考えられている。すなわち、金属酸化物中に酸素又は窒素が欠損した部分があると、その部分はメタルリッチとなり、導電率が向上する。このようなメタルリッチの部分が抵抗変化膜の上面から下面まで繋がると、膜厚方向に電流経路が形成され、抵抗変化膜全体の抵抗値が減少する。この状態が「低抵抗状態」であり、このような電流経路を「フィラメント」という。
【００４２】
「低抵抗状態」である抵抗変化膜３２に一定量の電流を流すと、フィラメントの一部、おそらくはフィラメントと陰電極膜３１又は陽電極膜３３との接触部が局所的に発熱し、酸素又は窒素の欠損が修復される。これにより、この部分は絶縁体に戻るため、フィラメントが断線し、抵抗変化膜全体の抵抗値が増加する。この動作が「リセット」であり、抵抗値が増加した後の状態が「高抵抗状態」である。
【００４３】
一方、フィラメントが断線され、「高抵抗状態」にある抵抗変化膜３２に一定の電圧を印加すると、フィラメントの断線部分に高い電圧が印加され、この部分から酸素原子又は窒素原子が押し出される。これにより、この部分の酸素又は窒素が欠損し、フィラメントが繋がる。この結果、抵抗変化膜全体の抵抗値が減少して「低抵抗状態」となる。この動作が「セット」である。
【００４４】
そして、図９に示すように、本発明者等の検討によれば、金属酸化物又は金属窒化物からなる抵抗変化膜に、金属酸化物又は金属窒化物を構成する金属よりも電気陰性度が高い物質（高電気陰性度物質）を添加すると、セット電圧が上昇する。そして、高電気陰性度物質の濃度が高いほど、セット電圧は高くなる。一方、リセット電圧は高電気陰性度物質の濃度にはほとんど依存しない。このため、高電気陰性度物質の濃度が高いほど、セット電圧とリセット電圧との差が大きくなる。このように、抵抗変化膜に高電気陰性度物質を含有させることにより、抵抗変化膜のセット電圧を制御することができる。なお、図９は、抵抗変化膜の主成分がハフニウム酸化物であり、高電気陰性度物質としてシリコンを添加した場合を示している。
【００４５】
この現象のメカニズムも明かではないが、例えば以下のように推定される。すなわち、金属酸化物に高電気陰性度物質を含有させることにより、金属酸化物から酸素が外れにくくなる。同様に、金属窒化物に高電気陰性度物質を含有させることにより、金属窒化物から窒素が外れにくくなる。すなわち、高電気陰性度物質はフィラメントの形成に寄与しないため、高電気陰性度物質の濃度が増加することにより、フィラメントを形成するために、より高いエネルギーが必要になり、上述のセット動作が起こりにくくなる。これにより、セット電圧が上昇する。
【００４６】
但し、高電気陰性度物質の濃度が高くなりすぎて、金属酸化物又は金属窒化物を構成する金属原子に最も近い原子の半数以上が高電気陰性度物質となると、抵抗変化膜を貫くようなフィラメントが形成されにくくなり、セット動作自体が起こりにくくなる。例えば、上述のハフニウム酸化物にシリコンを添加する例では、シリコン濃度が３０原子％を超えると、抵抗変化膜の電気的特性がシリコン酸化物（ＳｉＯ２）の電気的特性に近くなり、単なる絶縁膜になってしまう。このように、高電気陰性度物質の濃度には上限値が存在し、ハフニウム酸化物にシリコンを添加する例では、その上限値は概ね３０原子％である。
【００４７】
一方、一旦フィラメントが形成された後は、抵抗変化膜の抵抗値は高電気陰性度物質の濃度にはほとんど依存しないため、リセット電圧もほとんど依存しない。このため、高電気陰性度物質の濃度が増加すると、セット電圧とリセット電圧との差が大きくなる。
【００４８】
次に、ピラー１６の動作、すなわち、１つのメモリセルの動作について説明する。
図２及び図１０に示すように、各ピラー１６においては、複数枚の抵抗変化膜が直列に接続されている。そして、各抵抗変化膜のセット電圧は、相互に異なっている。なお、図１０においては、「低抵抗状態」を「ｏｎ」と表記し、「高抵抗状態」を「ｏｆｆ」と表記している。また、抵抗変化膜を抵抗記号によって表し、この抵抗記号に対して、セット電圧が低い順に、ＲＦ１、ＲＦ２、ＲＦ３、・・・、ＲＦＮの符号を付している。後述する図１２についても同様である。
【００４９】
そして、図１０に示すように、Ｎ枚の抵抗変化膜が設けられたピラーは、以下に示すように、（Ｎ＋１）通りの抵抗状態をとり得る。なお、以下の説明においては、ピラーの抵抗状態に適当な値を割り振って説明しているが、どの抵抗状態にどの値を割り振るかは、任意である。
【００５０】
（状態１）全ての抵抗変化膜が「高抵抗状態」である状態。値は「０」である。このとき、ピラー１６全体の抵抗値は最も高い。
（状態２）セット電圧が最も低い抵抗変化膜ＲＦ１が「低抵抗状態」にあり、残りの抵抗変化膜が「高抵抗状態」にある状態。値は「１」である。
（状態３）セット電圧が最も低い抵抗変化膜ＲＦ１と２番目に低い抵抗変化膜ＲＦ２が「低抵抗状態」にあり、残りの抵抗変化膜が「高抵抗状態」にある状態。値は「２」である。
・・・
（状態（ｎ＋１））セット電圧が低い順にｎ枚の抵抗変化膜が「低抵抗状態」にあり、残りの抵抗変化膜が「高抵抗状態」にある状態。値は「ｎ」である。
・・・
（状態（Ｎ＋１））全ての抵抗変化膜が「低抵抗状態」である状態。値は「Ｎ」である。このとき、ピラー１６全体の抵抗値は最も低い。
【００５１】
次に、ピラーの抵抗状態を切り替える方法について説明する。
図１０及び図１１に示すように、全ての抵抗変化膜が「高抵抗状態」である状態（値「０」）において、ピラーに電圧Ｖｓｃ１を印加して、セット電圧が最も低い抵抗変化膜ＲＦ１をセットさせる。このとき、残りの抵抗変化膜は「高抵抗状態」のままである。これにより、値が「１」になる。次に、ピラーに電圧Ｖｓｃ１よりも高い電圧Ｖｓｃ２を印加して、セット電圧が２番目に低い抵抗変化膜ＲＦ２をセットさせる。これにより、抵抗変化膜ＲＦ１及びＲＦ２が「低抵抗状態」になり、値が「２」となる。
【００５２】
以後、同様にして、セット電圧が低い抵抗変化膜から順に１枚ずつセットしていく。なお、少なくとも１枚の抵抗変化膜が「高抵抗状態」である場合には、ピラーに流れる電流は小さく、「リセット電流」には達しない。全ての抵抗変化膜が「低抵抗状態」となると、値は「Ｎ」となる。このとき、ピラー全体が電極及びフィラメントによって導通するため、ピラー全体の抵抗値は低くなる。そして、全ての抵抗変化膜が「低抵抗状態」となった後、ピラーにリセット電圧Ｖｒｃを印加すると、リセット電流が流れて、全ての抵抗変化膜がリセットする。これにより、値は「０」に戻る。このような操作により、抵抗変化膜の抵抗値を、自己整合的に変化させて、ピラーの抵抗状態を切り替えることができる。このとき、ピラー全体の抵抗値は段階的に変化する。これにより、各メモリセルに（Ｎ＋１）水準の値を記憶させることができる。
【００５３】
次に、上述の各操作において必要となる電圧と各抵抗変化膜のセット電圧との関係について説明する。
電圧設定の基本的な考え方は以下のとおりである。上述の如く、直列に接続された抵抗変化膜を１枚ずつセットしていく。このとき、ある抵抗変化膜をセットすると、その途端に残りの抵抗変化膜のそれぞれに印加される電圧が増加する。残りの抵抗変化膜のセット電圧は、この電圧によってはセットしないような値に設定されている必要がある。そうしないと、最初の抵抗変化膜をセットした途端に、残りの抵抗変化膜も連鎖的にセットされてしまうからである。換言すれば、ピラーに印加する電圧は、「高抵抗状態」にある抵抗変化膜のうち、１枚の抵抗変化膜のみをセットさせて、残りの抵抗変化膜はセットさせないような電圧とする必要がある。
【００５４】
以下、定量的に説明する。以下の説明においては、説明を簡略化するために、「低抵抗状態」にある抵抗変化膜の抵抗値はゼロであるものとする。また、「高抵抗状態」にある抵抗変化膜の抵抗値は、相互に等しいものとする。更に、ピラーにおける抵抗変化膜以外の部材の抵抗値は無視する。
【００５５】
以下の説明において、各電圧を以下のように定義する。
Ｖｓｒｎ：セット電圧がｎ番目に低い抵抗変化膜ＲＦｎのセット電圧
Ｖｎ：（ｎ−１）枚の抵抗変化膜ＲＦ１〜ＲＦ（ｎ−１）がセットされた直後に、高抵抗状態にある抵抗変化膜のそれぞれに印加される電圧
Ｖｓｃｎ：抵抗変化膜ＲＦｎをセットさせようとする場合に、ピラーに印加する電圧
Ｖｎ＋：抵抗変化膜ＲＦｎをセットさせようとする場合に、高抵抗状態にある抵抗変化膜のそれぞれに印加される電圧
Ｖｍｃ：Ｖｓｃｎ−Ｖｓｃ（ｎ−１）で定義されるマージン電圧
【００５６】
図１２において、（手順１）として示すように、初期状態においては、全ての抵抗変化膜ＲＦ１〜ＲＦＮが「高抵抗状態」にあるものとする。
この状態で、（手順２）に示すように、最もセット電圧が低い抵抗変化膜ＲＦ１をセットさせるために、ピラーに電圧Ｖｓｃ１を印加する。このとき、各抵抗変化膜に印加される電圧Ｖ１＋は、（Ｖｓｃ１／Ｎ）である。抵抗変化膜ＲＦ１は、この電圧でセットする必要があるため、抵抗変化膜ＲＦ１のセット電圧Ｖｓｒ１は、Ｖｓｒ１≦Ｖ１＋＝Ｖｓｃ１／Ｎとする。
【００５７】
これにより、（手順３）に示すように、抵抗変化膜ＲＦ１がセットして、「低抵抗状態」となる。この結果、直前までＮ枚の抵抗変化膜で分担していた電圧Ｖｓｃ１を、（Ｎ−１）枚の抵抗変化膜で分担することになる。従って、各抵抗変化膜に印加される電圧Ｖ２は、｛Ｖｓｃ１／（Ｎ−１）｝となる。このとき、セット電圧が２番目に低い抵抗変化膜ＲＦ２がセットしないためには、この抵抗変化膜ＲＦ２のセット電圧Ｖｓｒ２は、電圧Ｖ２よりも高く設定されている必要がある。すなわち、Ｖ２＜Ｖｓｒ２である。例えば、ピラー全体のマージン電圧をＶｍｃとして、Ｖｓｒ２＝（Ｖｓｃ１＋Ｖｍｃ）／（Ｎ−１）＞Ｖ２＝Ｖｓｃ１／（Ｎ−１）とする。
【００５８】
そして、（手順４）に示すように、２番目にセット電圧が低い抵抗変化膜ＲＦ２をセットさせるために、（手順３）の状態にあるピラーに対して、電圧Ｖｓｃ２を印加する。Ｖｓｃ２＝Ｖｓｃ１＋Ｖｍｃである。このとき、各抵抗変化膜に印加される電圧Ｖ２＋は、｛Ｖｓｃ２／（Ｎ−１）｝である。抵抗変化膜ＲＦ２は、この電圧でセットする必要があるため、抵抗変化膜ＲＦ２のセット電圧Ｖｓｒ２は、Ｖｓｒ２≦Ｖ２＋＝Ｖｓｃ２／（Ｎ−１）＝（Ｖｓｃ１＋Ｖｍｃ）／（Ｎ−１）である必要がある。
【００５９】
これにより、（手順５）に示すように、抵抗変化膜ＲＦ２がセットされて、「低抵抗状態」となる。この結果、直前まで（Ｎ−１）枚の抵抗変化膜で分担していた電圧Ｖｓｃ２を、（Ｎ−２）枚の抵抗変化膜で分担することになる。従って、各抵抗変化膜に印加される電圧Ｖ３は、｛Ｖｓｃ２／（Ｎ−２）｝となる。このとき、セット電圧が３番目に低い抵抗変化膜ＲＦ３がセットしないためには、この抵抗変化膜ＲＦ３のセット電圧Ｖｓｒ３は、電圧Ｖ３よりも高く設定されている必要がある。すなわち、Ｖ３＜Ｖｓｒ３である。例えば、上述のマージン電圧Ｖｍｃを考慮して、Ｖｓｒ３＝（Ｖｓｃ２＋Ｖｍｃ）／（Ｎ−２）＝（Ｖｓｃ１＋２Ｖｍｃ）／（Ｎ−２）＞Ｖ３＝Ｖｓｃ２／（Ｎ−２）とする。
【００６０】
以後、同様である。すなわち、セット電圧が（ｎ−１）番目に低い抵抗変化膜ＲＦ（ｎ−１）をセットさせた直後には、ピラー全体には電圧Ｖｓｃ（ｎ−１）が印加されている。このとき、（ｎ−１）枚の抵抗変化膜ＲＦ１〜ＲＦ（ｎ−１）は「低抵抗状態」であり、（Ｎ−ｎ＋１）枚の抵抗変化膜ＲＦｎ〜ＲＦＮは「高抵抗状態」にある。従って、「高抵抗状態」にある抵抗変化膜のそれぞれには、電圧Ｖｎ＝Ｖｓｃ（ｎ−１）／（Ｎ−ｎ＋１）が印加される。抵抗変化膜ＲＦｎは、この電圧Ｖｎではセットしない必要があるため、抵抗変化膜ＲＦｎのセット電圧Ｖｓｒｎは、Ｖｓｒｎ＞Ｖｎとする必要がある。
【００６１】
一方、セット電圧がｎ番目に低い抵抗変化膜ＲＦｎをセットさせようとする場合、ピラー全体には電圧Ｖｓｃｎを印加するため、高抵抗状態にある抵抗変化膜のそれぞれに印加される電圧Ｖｎ＋は、Ｖｎ＋＝Ｖｓｃｎ／（Ｎ−ｎ＋１）である。抵抗変化膜ＲＦｎは、この電圧Ｖｎ＋によってセットしなくてはならないため、抵抗変化膜ＲＦｎのセット電圧Ｖｓｒｎは、Ｖｓｒｎ≦Ｖｎ＋である必要がある。
以上のことから、抵抗変化膜ＲＦｎのセット電圧Ｖｓｒｎは、下記数式２を満たすように設定されている。
【００６２】
【数２】
0005501277.tif 000003
【００６３】
例えば、上述のマージン電圧Ｖｍｃを考慮して、Ｖｓｃｎ＝Ｖｓｃ（ｎ−１）＋Ｖｍｃとする。そうすると、Ｖｓｃｎ＝Ｖｓｃ１＋（ｎ−１）Ｖｍｃとなる。抵抗変化膜ＲＦｎのセット電圧ＶｓｒｎをＶｓｒｎ＝Ｖｎ＋とすると、下記数式３が成立する。セット電圧Ｖｓｒｎは、下記数式３に沿って設定されている。
【００６４】
【数３】
0005501277.tif 000004
【００６５】
上記数式３に沿って、各抵抗変化膜ＲＦｎのセット電圧Ｖｓｒｎ及びピラーに印加する電圧Ｖｓｃｎを設定していくと、例えば、図１３に示すような電圧になる。図１３は、各電圧とリセット電圧との差を示している。図１３に示す例においては、リセット電圧Ｖｒｃを０．２５Ｖとし、電圧Ｖｓｃ１を３．５Ｖとし、マージン電圧Ｖｍｃを０．２Ｖとしている。
【００６６】
図１３に示すように、抵抗変化膜の積層数が増えると、要求されるセット電圧が急激に増加する。このようなセット電圧を実現するためには、図１４に示すように、セット電圧が高い抵抗変化膜ほど、高電気陰性度物質の含有量を増加させればよい。また、マージン電圧Ｖｍｃを確保するために、抵抗変化膜間のシリコン濃度の差は、一定であることが好ましい。図１４に示す各抵抗変化膜のシリコン濃度は、上記数式１で表される関係にある。
【００６７】
図１４に示すように、抵抗変化膜の主成分をハフニウム酸化物とし、高電気陰性度物質をシリコンとする場合には、抵抗変化膜の積層数Ｎが４以下であれば、セット電圧が上記数式２及び数式３を満たすような抵抗変化膜を無理なく実現することができる。換言すれば、各抵抗変化膜の組成の制御性を確保し、デバイスの駆動電圧、すなわち、ピラー全体に印加する電圧ＶｓｃＮを現実的な範囲に抑え、ピラーのアスペクト比を低く抑えるためには、抵抗変化ユニット２３の積層数Ｎは４以下であることが好ましい。一方、多値動作を実現するために、積層数Ｎは２以上であることが好ましい。
【００６８】
一方、図１３に示すように、抵抗変化膜の積層数Ｎを５以上とすると、セット電圧とリセット電圧との差を４Ｖ以上とする必要があり、このためには、抵抗変化膜中のシリコン濃度を３０原子％よりも多くする必要がある。しかし、上述の如く、ハフニウム酸化物を主成分とする抵抗変化膜において、シリコン濃度を３０原子％よりも多くすると、抵抗変化膜のスイッチング確率が極端に低下してしまう。
【００６９】
但し、図１３及び図１４に示す例は、ハフニウム酸化物とシリコンの組合せの例である。より少ない高電気陰性度物質の添加により、セット電圧のより大きな変化が得られる材料の組合せであれば、より多くの積層数を実現できる。そして、積層数が多いほど、各メモリセルに記憶させることができる値の水準が多くなり、不揮発性記憶装置の記憶容量が増加する。
【００７０】
次に、不揮発性記憶装置１の動作について説明する。
駆動回路が、ワード線配線層１４に属するワード線ＷＬのうち、１本のワード線ＷＬを選択して相対的に低い電位を印加する。また、駆動回路は、ビット線配線層１５に属するビット線ＢＬのうち、１本のビット線ＢＬを選択して相対的に高い電位を印加する。これにより、選択されたワード線ＷＬと選択されたビット線ＢＬとの間に接続されたピラー１６に順方向の電圧が印加される。
【００７１】
このとき、非選択のワード線ＷＬには相対的に高い電位を印加し、非選択のビット線ＢＬには相対的に低い電位を印加する。このため、非選択のワード線ＷＬと非選択のビット線ＢＬとの間に接続されたピラー１６には、逆方向の電圧が印加されるが、この場合には、電流選択膜２２に形成されたシリコンダイオードが逆接合となるため、これらのピラー１６内に設けられた抵抗変化膜３２には電圧が印加されない。このようにして、選択したピラー１６に属する抵抗変化膜３２のみに、電圧を印加することができる。
【００７２】
そして、選択したピラー１６に所定の電圧を印加することにより、上述の動作を実行し、多値のデータを書き込む。また、このピラー１６の抵抗値を測定することにより、このピラー１６に書き込まれた多値のデータを読み出す。このようにして、不揮発性記憶装置１においては、各ピラー１６に多値のデータを記憶させることができる。
【００７３】
次に、本実施形態の効果について説明する。
本実施形態に係る不揮発性記憶装置においては、各ピラー１６に複数の抵抗変化ユニット２３が設けられており、各抵抗変化ユニット２３にそれぞれ抵抗変化膜３２が設けられている。これにより、上述の動作により、各ピラー１６に多値のデータを記憶させることができ、メモリセルの積層数を増やすことなく、記憶容量を増大させることができる。この結果、１ビット当たりのウェハ面積を低減できると共に、１ビット当たりの製造コストを低減することができる。
【００７４】
また、本実施形態においては、各抵抗変化膜のセット電圧及びピラーに印加する電圧を上述の如く設定することにより、各ピラーに属する複数枚の抵抗変化膜を順次セットさせると共に、一括してリセットし、各メモリセルに自己整合的に多値動作をさせることができる。これにより、メモリセル毎に電流及び電圧を制御する制御トランジスタを設ける必要がなく、不揮発性記憶装置１の構造を３次元クロスポイント構造とすることができる。この結果、メモリセルの高集積化を図ることができ、記憶容量の増大を図ることができる。
【００７５】
以上説明した実施形態によれば、記憶容量の増大を図ることができる不揮発性記憶装置を実現することができる。
【００７６】
以上、本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明及びその等価物の範囲に含まれる。
【符号の説明】
【００７７】
１：不揮発性記憶装置、１１：シリコン基板、１２：層間絶縁膜、１３：メモリセル部、１４：ワード線配線層、１５：ビット線配線層、１６：ピラー、２１：バリアメタル層、２２：電流選択膜、２２ｉ：ｉ形層、２２ｎ：ｎ形層、２２ｐ：ｐ形層、２３：抵抗変化ユニット、２４：コンタクト層、３１：陰電極膜、３２：抵抗変化膜、３３：陽電極膜、ＢＬ：ビット線、ＷＬ：ワード線
【図１】
0005501277.tif 000007
【図２】
0005501277.tif 000008
【図３】
0005501277.tif 000009
【図４】
0005501277.tif 000010
【図５】
0005501277.tif 000011
【図６】
0005501277.tif 000012
【図７】
0005501277.tif 000013
【図８】
0005501277.tif 000014
【図９】
0005501277.tif 000015
【図１０】
0005501277.tif 000016
【図１１】
0005501277.tif 000017
【図１２】
0005501277.tif 000018
【図１３】
0005501277.tif 000019
【図１４】
0005501277.tif 000020