(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板表面に形成された能動素子と、前記半導体基板表面から裏面に達する貫通孔内壁に形成された金属膜或いは誘電体多層膜から成る光反射コーティングとを具備するＬＳＩチップが複数積層配置され、
前記ＬＳＩチップ間の前記能動素子の信号伝送が、前記貫通孔を通じた信号光で行われることを特徴とする半導体装置。
【請求項２】
前記貫通孔内に設けられ、前記信号光に対して透明な充填材とを具備することを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ＬＳＩチップは、前記半導体基板上に形成され、前記貫通孔と光学的に接続された光素子を具備することを特徴とする請求項１記載の半導体装置。
【請求項４】
前記ＬＳＩチップは、前記貫通孔における前記半導体基板の表面或いは裏面に設けられた発光素子或いは受光素子を具備することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記発光素子或いは前記受光素子は前記貫通孔の周辺に形成されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記ＬＳＩチップの前記貫通孔間が積層方向に位置合わせされ、前記貫通孔間に設けられた透明材料からなる球状或いは貫通孔方向に凸面を有する光接続バンプを具備することを特徴とする請求項１或いは請求項３記載の半導体装置。
【請求項７】
半導体基板と、前記半導体基板表面に形成された能動素子と、前記半導体基板表面から裏面に達する貫通孔内壁に形成された金属膜或いは誘電体多層膜から成る光反射コーティングとを具備するＬＳＩチップが複数積層配置され、
前記ＬＳＩチップは、前記貫通孔における前記半導体基板の表面および裏面に設けられた発光素子および受光素子をそれぞれ具備し、
前記発光素子および前記受光素子と前記能動素子とは前記半導体基板の表面配線により電気的に接続されるとともに、前記複数のＬＳＩチップ間の接続を金属バンプを用いた電気的な接続で行うことを特徴とする半導体装置。
【請求項８】
電力を供給し信号光を伝送することが可能な光電気複合インターポーザ上に前記ＬＳＩチップが搭載され、前記光電気複合インターポーザによって前記ＬＳＩチップに電力が供給され、かつ信号光が伝送されることを特徴とする請求項１記載の半導体装置。
【請求項９】
半導体基板と、前記半導体基板表面に形成された能動素子と、前記半導体基板表面から裏面に達する貫通孔内壁に形成された金属膜或いは誘電体多層膜から成る光反射コーティングと、前記半導体基板表面から裏面に達する貫通孔内壁に形成された絶縁膜および貫通電極とを具備するＬＳＩチップが複数積層配置され、
前記ＬＳＩチップ間の前記能動素子の信号伝送が、前記貫通孔を通じた信号光で行われ、且つ前記ＬＳＩチップ間の電力の供給が前記貫通電極で行われることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に関する。
【０００２】
【従来の技術】
バイポーラトランジスタや電界効果トランジスタ等の電子デバイスが微細化されることにより、ＬＳＩチップは動作速度が飛躍的に速くなってきている。
【０００３】
しかしながら、ＬＳＩチップ内部の電子デバイスは高速化されてきているものの、ＬＳＩチップを実装するプリント基板での動作速度はＬＳＩチップの動作速度より低く抑えられている。
【０００４】
これは電子デバイスの動作周波数が上昇することに伴いプリント基板に形成された電気配線により伝送損失や雑音、電磁障害が増大するためである。したがって信号品質を劣化させないために、電気配線装置全体としてはプリント基板等の長い配線ほど動作周波数を下げる必要がある。
【０００５】
このように現在のところ電気配線装置全体では、ＬＳＩチップの動作速度を向上しても、実装技術において速度低下を余儀なくされるという問題があり、ＬＳＩチップの動作速度よりも実装技術がシステム全体の動作速度を支配する傾向が近年益々強まってきている。
【０００６】
そこでシステム全体の動作速度を向上するために実装技術で電気配線を短くすることが重要である。この解決策の一つとして、システム要素を可能な限りＬＳＩチップ内に収容していくＳＯＳ（Ｓｙｓｔｅｍ  ｏｎ  Ｓｉｌｉｃｏｎ）の開発が進められている。しかしながら、ＳＯＳにおいてはＬＳＩチップの集積規模が肥大化し易く、回路設計やレイアウト設計負荷の巨大化、製造歩留りに起因するチップ収率悪化や検査工程長大化などによるコストの増大が起こりやすい問題を持っている。
【０００７】
また、別の方法として、複数のＬＳＩチップを極力短い配線で実装するために、ＬＳＩチップをベアチップのまま実装し、１つのパッケージに収容するＳＩＰ（Ｓｙｓｔｅｍ  ｉｎ  Ｐａｃｋａｇｅ）技術の開発も盛んになりつつある。ＳＩＰは、ＬＳＩチップの設計や製造が従来と同じでありながら、チップ間配線長を短く且つ特定の配線形式で接続できるため高速動作が容易という利点がある。中でも、実装面積や配線長を極限まで縮小可能な３次元実装、即ち、ＬＳＩチップを積層して実装する方法が究極的な実装技術として注目されている。
【０００８】
図１５に、このような３次元実装ＬＳＩの例を示す。
【０００９】
図１５に示すように、ＣＭＯＳ等の能動素子３０が表面に形成されたＬＳＩチップ１が４層積層配置されている。それぞれのＬＳＩチップ１には表面から裏面にかけて貫通孔３１が設けられている。この貫通孔３１の内壁には絶縁膜３２が形成されており、貫通孔３１の内部には貫通電極７が充填されている。
【００１０】
それぞれのＬＳＩチップ１は、貫通孔３１に対して積層方向に位置合わせされており、金属バンプ８により固定されている。それぞれのＬＳＩチップ１表面に形成されている能動素子３０は図示しない表面配線により貫通孔３１に形成された貫通電極７と接続されている。また、それぞれのＬＳＩチップ１は金属バンプ８により電気的に接続され、電気信号を伝送することができる。
【００１１】
このように３次元実装されたＬＳＩチップ１は、ボード実装のためのインターポーザ６上に搭載されている。このインターポーザ６には、図示しない表面配線やコンタクトホールによって、裏面に形成された金属バンプ３３と搭載しているＬＳＩチップ１とを電気的に接続している。
【００１２】
【発明が解決しようとする課題】
上記した従来の３次元実装された半導体装置では、ＬＳＩチップ１に形成された貫通電極７にて寄生容量が十分抑制されず、寄生インダクタンスと合わせた寄生ＬＣＲ効果による波形劣化や波形歪が大きく、また貫通電極７の金属の表皮効果による抵抗の周波数依存性があり、実質的な伝送能力として配線あたり数Ｇｂｐｓ程度が限界であった。
【００１３】
本発明は、このような問題を解決するために成されたものであり高速化の限界を排除して配線あたり数十Ｇｂｐｓ以上の高速伝送を可能とする半導体装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を解決するために、本発明は、半導体基板と、前記半導体基板表面に形成された能動素子と、前記半導体基板表面から裏面に達する貫通孔内壁に形成された金属膜或いは誘電体多層膜から成る光反射コーティングとを具備するＬＳＩチップが複数積層配置され、
前記ＬＳＩチップ間の前記能動素子の信号伝送が、前記貫通孔を通じた信号光で行われることを特徴とする半導体装置を提供する。
【００１５】
このとき、前記貫通孔内に設けられ、前記信号光に対して透明な充填材を具備することが好ましい。
【００１６】
また、前記ＬＳＩチップは、前記半導体基板上に形成され、前記貫通孔と光学的に接続された光素子を具備することが好ましい。
【００１７】
また、前記ＬＳＩチップは、前記貫通孔における前記半導体基板の表面或いは裏面に設けられた発光素子或いは受光素子を具備することが好ましい。
【００１８】
また、前記発光素子或いは前記受光素子は前記貫通孔の周辺に形成されていることが好ましい。
【００１９】
また、前記ＬＳＩチップの前記貫通孔間が位置合わせされ、前記貫通孔間に設けられた透明材料からなる球状或いは貫通孔方向に凸面を有する光接続バンプを具備することが好ましい。
【００２０】
また、前記ＬＳＩチップは、前記貫通孔における前記半導体基板の表面或いは裏面に設けられた発光素子或いは受光素子をそれぞれ具備し、前記発光素子或いは前記受光素子が対向するように前記ＬＳＩチップがそれぞれ位置合わせされ、前記貫通孔間に設けられた金属バンプとを具備することが好ましい。
【００２１】
また、電力を供給し信号光を伝送することが可能な光電気複合インターポーザ上に前記ＬＳＩチップが搭載され、前記光電気複合インターポーザによって前記ＬＳＩチップに電力が供給され、かつ信号光が伝送されることが好ましい。
【００２２】
本発明では、論理回路、アナログ回路などが集積されているＬＳＩチップの基板表面から基板裏面に達する貫通孔を設け、貫通孔内壁に金属膜或いは誘電体膜などをコーティングし、前記ＬＳＩチップを複数個積層し、積層したＬＳＩチップ間の信号伝送を、前記貫通孔を通じた光信号伝送で行うようにしたものである。
【００２３】
【発明の実施の形態】
以下、本発明の実施形態について図を参照しながら説明する。
【００２４】
図１は、本発明の第１の実施形態にかかる半導体装置の断面図である。
【００２５】
図１に示すように、半導体基板１ａ表面にＣＭＯＳ等の能動素子３０が形成されたＬＳＩチップ１が４層積層配置されている。それぞれのＬＳＩチップ１には半導体基板１ａ表面から裏面にかけて貫通孔３１ａ及び３１ｂが設けられている。
【００２６】
貫通孔３１ａの内壁には金属膜或いは絶縁体膜からなる光反射用のコーティングが形成され、光に対して透明な樹脂からなる充填材２が充填されている。最上段のＬＳＩチップ１の貫通孔３１ａ上には発光素子３が形成されている。この発光素子３と能動素子３０とは図示しない表面配線により接続され電気的な信号をやり取りできる。
【００２７】
貫通孔３１ａは、例えば２０μｍ径でＬＳＩチップ１の厚さ（例えば５０μｍ）を貫通するように形成すればよい。貫通孔３１ａの内壁には、リーク電流を抑制するためのパッシベーション膜（例えばＳｉＯ２を厚さ０．２μｍ）を内面にコーティングする。次に、このパッシベーション膜上に光反射用のコーティングとして、例えば反射金属（Ａｌ、Ｃｕ、Ａｕ等）を例えば厚さ０．１μｍ形成する。光反射用のコーティングは、代わりに誘電体多層膜を用いることもできる。また、発光素子３の光放射角があまり広くない場合などはパッシベーション膜のみでも構わない。
【００２８】
一方、貫通孔３１ｂの内壁には絶縁膜３２が形成され、Ｃｕ、Ａｌ、Ａｕ等のメッキによる貫通電極７が充填されている。この貫通電極７は、能動素子３０と図示しない表面配線により接続され電力を供給する。
【００２９】
それぞれのＬＳＩチップ１は、貫通孔３１ａ及び３１ｂに対して積層方向に位置合わせされている。貫通孔３１ａでは、光に対して透明な樹脂からなる光接続バンプ４によって固定されている。貫通孔３１ｂでは、半田金属等の金属バンプ８により固定されている。それぞれのＬＳＩチップ１は、貫通孔３１ａ及び光接続バンプ４を通じて信号光を伝送することができる。また、貫通孔３１ｂの貫通電極７及び金属バンプ８を通じて電力供給することができる。
【００３０】
このように３次元実装されたＬＳＩチップ１は、ボード実装のための電気接続端子及び光接続端子を備えた光電気複合インターポーザ６上に搭載されている。この光電気複合インターポーザ６の基板６ａの裏面には、金属バンプ３３及び光接続バンプ４が形成されている。また、基板６ａ上には図示しない表面配線が形成されコンタクトホール５０によって、最下段のＬＳＩチップ１の金属バンプ８と裏面に形成された金属バンプ３３とが電気的に接続されている。
【００３１】
また、この光電気複合インターポーザ６の基板６ａには、図示しない光導波路配線が形成されており、光電気複合インターポーザ６での光配線が可能になっている。また、基板６ａ上に形成された受光素子５がこの下に形成されたコンタクトホール５１によって、基板６ａ裏面に形成された光送信素子１１に電気接続され、基板６ａ裏面下部の光接続バンプ４が図示しない実装ボードの光導波路と光学的に結合されている。また、最下段のＬＳＩチップ１の光接続バンプ４を光電気複合インターポーザ６の図示しない光導波路や貫通孔により、基板６ａ裏面下部の光接続バンプ４と光学的に結合することもできる。
【００３２】
ここで光電気複合インターポーザ６は、ＬＳＩチップ１と外部の実装ボードとの光学的な接続及び電気的な接続を可能とするための中間的な基板である。この光電気複合インターポーザ６を設けることで、実装ボードに実装しやすくできる。
【００３３】
次に、図２に、図１に示す貫通孔３１ａの拡大図を示す。
【００３４】
図２に示すように、ＬＳＩチップ１の半導体基板１ａの端部に貫通孔３１ａが形成されている。貫通孔３１ａの内壁には、絶縁膜からなるパッシベーション膜１０が形成されている。パッシベーション膜１０上には、光反射用のコーティング９が形成されている。
【００３５】
このような貫通孔３１ａは多モードの光導波管となるが、伝送距離がＬＳＩチップの半導体基板１ａの基板厚程度と非常に短いためモード分散等による伝送帯域制限は殆ど問題にならない。また、ここでは透明な充填材は形成しない例を示したが、貫通孔３１ａは内部に透明な樹脂、ガラス等の充填材料２を設け、ごみ等の進入を防止するようにしても良い。
【００３６】
本実施形態に示す半導体装置では、ＬＳＩチップ１の半導体基板１の表面から裏面に掛けて貫通孔３１ａを形成し、この貫通孔３１ａによりＬＳＩチップ間を光接続している。貫通孔３１ａ内壁には光反射用のコーティングが形成されているため、貫通孔３１ａ外への光リークが少なく、他の光接続路と干渉することがない。したがって光接続路のピッチを非常に狭く、且つ、非常に多数の並列数で形成することができる。
【００３７】
尚、貫通孔３１ａの径は、あまり大きいと後で説明する受光素子の受光径を大きくしなければならず、１Ｇｂｐｓ以上の配線とするには貫通口径を５０μｍ以下に制限することが望ましい。また、通常のＬＳＩ外部接続パッドのピッチが１００μｍ程度であり、同等の端子数（貫通口数）を確保しながらチップ強度を保つためにもこの制限が望ましい。
【００３８】
次に、本実施形態による半導体装置の具体的な応用例として、最上段のＬＳＩチップがマスタークロックを発生するマスターとし、２段目以下のＬＳＩチップがマスタークロックに同期して動作するスレーブとして、クロック分配機能を示すマスタースレーブ型半導体装置について説明する。
【００３９】
図３は、図１に示す最上段のＬＳＩチップ１（マスター）に装着された発光素子３を半導体基板１ａの貫通孔３１ａ上に実装したときの構成を示した図であり、（ａ）に上面図、（ｂ）に断面図を示す。
【００４０】
図３に示すように、ＬＳＩチップ（マスター）の半導体基板１ａに形成された貫通孔３１ａの上部に発光素子（例えば面発光レーザ等の高速発光素子）３が装着されている。この発光素子３と半導体基板１ａとの間には、発光素子３を駆動するための電極１２が形成されている。この電極１２は、最上段のＬＳＩチップ（マスター）に設けられた図示しないドライバー回路に接続される。
【００４１】
図４は、図１に示す２段目以下のＬＳＩチップ１（スレーブ）の半導体基板１ａの貫通孔３１ａ周辺部に形成された受光素子５２であり、（ａ）に上面図、（ｂ）に断面図を示す。
【００４２】
図４に示すように、ＬＳＩチップ（スレーブ）の半導体基板１ａに形成された貫通孔３１ａの上部に受光素子５２（例えばＰＩＮフォトダイオード等）が形成されている。
【００４３】
この受光素子５２は、半導体基板１ａがｎ型とすると、貫通孔３１ａの周辺にｉ型受光層１３が形成されている。このｉ型受光層１３中にはｐ型拡散層１４が形成されている。ｐ型拡散層１４上には電極１５が形成されている。この電極１５はＬＳＩチップ１に設けられた受信再生回路に接続されている。
【００４４】
このようにして形成された受光素子５２に、上段から信号光（図４（ｂ）矢印）が入力するとｉ型受光層１３で光電変換されて電気信号として電極１５に伝送される。すなわち図１に示す最上段のＬＳＩチップ１（マスター）から貫通孔３１ａを通ってきた信号光の一部が、２段目以降のＬＳＩチップ１（スレーブ）の貫通孔３１ａの周辺部に形成された受光素子５２のリング状に形成された受光領域（ｐ型拡散層１４下部）に入射する。そして受光素子５２により光信号から電気信号に変換され、この段のＬＳＩチップ１（スレーブ）に形成された能動素子３０へと信号伝達する。
【００４５】
また、一部の信号光は、ＬＳＩチップ１（スレーブ）の貫通孔３１ａからさらに下段に通過され、さらに下段のＬＳＩチップ（スレーブ）に信号光を伝送する。
【００４６】
次に、図５に、貫通孔３１ａ間を光接続するための光バンプ１６の形成方法について説明する。
【００４７】
先ず、図５（ａ）に示すように、シリコーンなどの透明樹脂により形成された球状バンプ１６を下段のＬＳＩチップ１に設けられた貫通孔３１ａ上に置く。
【００４８】
次に、図５（ｂ）に示すように、上段のＬＳＩチップ１の貫通孔３１ａに球状バンプ１６を位置合わせして、圧着することにより両ＬＳＩチップ１の貫通孔３１ａを光バンプ１６によって接続する。
【００４９】
このとき、貫通孔３１ａ内に押し込められた光バンプ１６の表面が貫通孔３１ａ方向に凸面を持つようにすると、レンズ作用により光結合効率を向上させることができる。
【００５０】
次に、図６に、図４で説明したスレーブに用いたＬＳＩチップの受光素子５２について、素子サイズの関係を模式的に示す。
【００５１】
図６（ａ）は、最上段直下のＬＳＩチップ（スレーブ）、図６（ｂ）は中間のＬＳＩチップ（スレーブ）、図６（ｃ）は最下段のＬＳＩチップ（スレーブ）（図１ではインターポーザ上の受光素子５を示す）である。３１ａは貫通孔、１４は受光領域を示す。
【００５２】
図６に示すように、下段に行くほど貫通孔３１ａの径が小さくなっている。こうすることで各段の受光素子５２の入射パワーを均一化することができる。このとき、貫通孔３１ａの径は上段の貫通孔３１ａの径と透過パワーの割合で決めればよい。
【００５３】
また、受光素子５２の受光領域１４の径は上段の貫通孔３１ａの径とＬＳＩチップの積層精度、即ち、貫通孔３１ａの合わせ精度により決定すればよい。
【００５４】
このように構成された図１に示す半導体装置について、ＬＳＩチップ（マスター）のクロック信号が、下段の２段目以降のＬＳＩチップ（スレーブ）に到達する時間を求める。ＬＳＩチップ厚を５０μｍ、積層時の光バンプ厚を１０μｍとすると、２段目のＬＳＩチップ（スレーブ）で約０．２２ｐｓ、最下段のインターポーザで約０．８８ｐｓと、２段目と最下段の時間差が０．６６ｐｓ、即ち、１ｐｓ以内の時間差となる。これはクロック同期の時間マージンを１０％以内と厳しくしても、１００ＧＨｚ以上のクロックでの同期動作が可能ということに相当し、電気配線による３次元実装では到底実現し得ない高速同期動作が実現可能となる。
【００５５】
次に、本発明の第２の実施形態にかかる半導体装置について説明する。本実施形態では、積層されたＬＳＩチップの中間段同士で光接続を行う場合の構成例を示す。
【００５６】
図７、図８は上段ＬＳＩチップから下段ＬＳＩチップに信号光を伝送する場合の発光素子１７（図７（ａ）上面図、（ｂ）断面図）及び受光素子１９（図８（ａ）上面図、（ｂ）断面図）が半導体基板１ａ上に形成された構成を示す図である。
【００５７】
図９、図１０は下段ＬＳＩチップから上段ＬＳＩチップに信号光を伝送する場合の発光素子１７（図１０（ａ）上面図、（ｂ）断面図）及び受光素子１９（図９（ａ）上面図、（ｂ）断面図）が半導体基板１ａ上に形成された構成を示す図である。
【００５８】
先ず、図７及び図１０において、発光素子１７（例えば面発光レーザ等の高速発光素子）は、ｐ型光閉じ込め層／活性層／ｎ型光閉じ込め層の３層で形成されている。このｐ型光閉じ込め層／活性層／ｎ型光閉じ込め層を囲むように電流制限領域１８が形成されている。電流制限領域１８は、例えばＧａＡｓ系、ＩｎＰ系発光素子の場合、プロトン又はボロンの注入による高抵抗領域である。この電流制限領域１８は、３層構造の発光領域に電流を集中させるためのものである。ｐ型光閉じ込め層／活性層／ｎ型光閉じ込め層の３層構造上には、能動領域の電極１２が形成されている。電流制限領域１８は、貫通孔３１ａの形成時、又は貫通孔３１ａの形成後、貫通孔３１ａに位置合わせして形成することができる。これにより、異種材料からなる発光素子を粗調搭載した後に精密な位置合わせを半導体プロセス技術により行うことができる。
【００５９】
図７及び図１０においては、ｐ型光閉じ込め層／活性層／ｎ型光閉じ込め層の下にある電極は省略しているが、これは光素子をＬＳＩチップと同種材料でモノリシック形成する場合や異種材料を直接接着して形成する場合等を想定したものであり、貫通孔３１ａ以外の部分に電極を設けて半田接続、金属接続を用いて形成しても構わない。
【００６０】
次に、図８及び図９において、受光素子１９（例えばＰＩＮフォトダイオード等）は、ｎ型層／ｉ型受光層／ｎ型層の３層で形成されている。ｐ型領域２０は、例えばＧａＡｓ系、ＩｎＰ系受光素子の場合、Ｚｎ拡散等により形成される。能動領域の周辺には電極１５が形成されている。受光領域を規定するｐ型領域２０は、貫通孔の形成時、又は貫通孔の形成後、貫通孔に位置合わせして形成することができる。これにより、異種材料からなる発光素子を粗調搭載した後に精密な位置合わせを半導体プロセス技術により行うことができる。但し、ｐ型拡散層の形成には高温プロセスが伴うため、予めｎ型層、ｉ型受光層、ｐ型層の構成としておき、位置合わせしてｐ型領域をメサエッチングする方法で形成することも可能である。
【００６１】
図８及び図９では、光素子下面の電極は省略しているが、これは光素子をＬＳＩチップと同種材料でモノリシック形成する場合や異種材料を直接接着して形成する場合等を想定したものであり、貫通孔以外の部分に電極を設けて半田接続、金属接続を用いて形成しても構わない。
【００６２】
次に、図１１に、これらの光素子を用いて構成した第２の実施形態に係る半導体装置を示す。
【００６３】
図１１は、積層チップの周辺領域（外部接続パッド領域）の断面を想定したものであり、通常ＬＳＩチップのボンディングパッドの代わりに、給電用の貫通電極７、信号接続用の貫通孔３１ａが配置され、下方接続用光素子（図７、図８）、又は上方接続用光素子（図９、図１０）の組み合わせが各ＬＳＩチップに配置されている様子を示している。
【００６４】
図１１に示すように、半導体基板１ａ表面にＣＭＯＳ等の能動素子（図示せず）が形成されたＬＳＩチップ１が４層積層配置されている。それぞれのＬＳＩチップ１には半導体基板１ａ表面から裏面にかけて貫通孔３１ａ及び３１ｂが設けられている。
【００６５】
貫通孔３１ａの内壁には金属膜或いは絶縁体膜からなる光反射用のコーティングが形成されている。この貫通孔３１ａ内部には、光に対して透明な樹脂を充填してもよい。貫通孔３１ａ上或いは下には、図７乃至図１０で説明した発光素子１７或いは受光素子１９等の光素子が形成されている。この光素子と半導体基板１ａ上に形成された図示しない能動素子とは図示しない表面配線により接続され電気的な信号をやり取りできる。
【００６６】
貫通孔３１ａは、例えば２０μｍ径でＬＳＩチップ１の厚さ（例えば５０μｍ）を貫通する長さに形成すればよい。貫通孔３１ｂの内壁には、リーク電流を抑制するためのパッシベーション膜（例えばＳｉＯ２を厚さ０．２μｍ）を内面にコートする。次に、このパッシベーション膜上に光反射用のコーティングとして、例えば反射金属（Ａｌ、Ｃｕ、Ａｕ等）を例えば厚さ０．１μｍ形成する。光反射用のコーティングは、代わりに誘電体多層膜を用いることもできる。また、発光素子の光放射角があまり広くない場合などはパッシベーション膜のみでも構わない。
【００６７】
一方、貫通孔３１ｂの内壁には絶縁膜３２が形成され、Ｃｕ、Ａｌ、Ａｕ等でメッキされた貫通電極７が充填されている。この貫通電極７は、半導体基板１ａ上に形成された図示しない能動素子と図示しない表面配線により接続され電力を供給する。
【００６８】
貫通孔３１ａでは、光に対して透明な樹脂からなる光接続バンプ４によって固定されている。貫通孔３１ｂでは、半田金属等の金属バンプ８により固定されている。それぞれのＬＳＩチップ１は、貫通孔３１ａ及び光接続バンプ４を通じて信号光を伝送することができる。また、貫通孔３１ｂの貫通電極７及び金属バンプ８を通じて電力供給することができる。
【００６９】
このように３次元実装されたＬＳＩチップ１は、ボード実装のための電気接続端子及び光接続端子を備えた光電気複合インターポーザ６上に搭載されている。この光電気複合インターポーザ６には、図示しない表面配線やコンタクトホール及び光導波路によって、裏面に形成された金属バンプ３３とＬＳＩチップ１とを電気的に接続し、また６ａ下部の光接続バンプ４とＬＳＩチップ１との間で電気又は光による信号伝送を可能としている。
【００７０】
ここで光電気複合インターポーザ６は、第１の実施形態で説明したものと同様であり、ＬＳＩチップ１の信号を実装ボードに電機接続又は光接続する機能がある。
【００７１】
図１に示す第１の実施形態では、最上段のＬＳＩチップ１（マスター）から送出する信号を中間及び最下段のＬＳＩチップ１（スレーブ）が受動的に受けるだけであり、特定の用途に応用が限定される。この実施形態では各段のＬＳＩチップ１が任意の段のＬＳＩチップ１に対して信号を送れるため、その制限がなくなる。これにより、マイクロプロセッサチップとメモリチップの積層モジュール、マルチプロセッサモジュールなど、高速チップ間配線が必要な用途に適用可能となり、また、各貫通孔の光接続速度として貫通孔あたり１０Ｇｂｐｓから５０Ｇｂｐｓといった高速配線が可能であるため、従来にない高速のシステム構築が可能となる。
【００７２】
次に、図１２及び図１３に、第３の実施形態にかかる半導体装置に用いるＬＳＩチップの構造を示す。
【００７３】
この実施例は、図１２及び図１３に示すように、１つのＬＳＩチップに発光素子１７と受光素子１９を貫通孔３１ａの上下に設けたものである。
【００７４】
図１２は、半導体基板１ａに形成された貫通孔３１ａの上部に発光素子１７が形成され下部に受光素子１９が形成されている。これは上部で発せられた信号光が下部に伝えられるものである。
【００７５】
図１３は、逆に、半導体基板１ａに形成された貫通孔３１ａの上部に受光素子１９が形成され下部に発光素子１７が形成されている。これは下部で発せられた信号光が上部に伝えられるものである。
【００７６】
その他の構造は図７乃至図１０に示す発光素子１７及び受光素子１９と同一であり、その符号の説明は省略する。
【００７７】
これらの構造では、ＬＳＩチップ裏面に電気接続パッドを設け、裏面側光素子はその電気接続パッドに接続される。このＬＳＩチップを積層する場合、ＬＳＩチップ間の接続は金属バンプを用いた電気的な接続となる。従って、光接続はＬＳＩチップ内部に閉じられており、ＬＳＩ外部には電気的な接続が行われるだけとなる。
【００７８】
図１４に、図１２及び図１３で説明した構造のＬＳＩチップを積層した第３の実施形態にかかる半導体装置の断面図を示す。
【００７９】
図１４に示すように、半導体基板１ａ表面にＣＭＯＳ等の能動素子（図示せず）が形成されたＬＳＩチップ１が４層積層配置されている。それぞれのＬＳＩチップ１には半導体基板１ａ表面から裏面にかけて貫通孔３１ａ及び３１ｂが設けられている。
【００８０】
貫通孔３１ａの内壁には金属膜或いは絶縁体膜からなる光反射用のコーティングが形成されている。この貫通孔３１ａ内部には、光に対して透明な樹脂を充填してもよい。貫通孔３１ａ上或いは下には、図１２乃至図１３で説明した発光素子１７或いは受光素子１９等の光素子が形成されている。この光素子と半導体基板１ａ上に形成された図示しない能動素子とは図示しない表面配線により接続され電気的な信号をやり取りできる。
【００８１】
貫通孔３１ａは、例えば２０μｍ径でＬＳＩチップ１の厚さ（例えば５０μｍ）を貫通する長さに形成すればよい。貫通孔３１ｂの内壁には、リーク電流を抑制するためのパッシベーション膜（例えばＳｉＯ２を厚さ０．２μｍ）を内面にコートする。次に、このパッシベーション膜上に光反射用のコーティングとして、例えば反射金属（Ａｌ、Ｃｕ、Ａｕ等）を例えば厚さ０．１μｍ形成する。光反射用のコーティングは、代わりに誘電体多層膜を用いることもできる。また、発光素子の光放射角があまり広くない場合などはパッシベーション膜のみでも構わない。
【００８２】
一方、貫通孔３１ｂの内壁には絶縁膜３２が形成され、Ｃｕ、Ａｌ、Ａｕ等でメッキされた貫通電極７が充填されている。この貫通電極７は、半導体基板１ａ上の図示しない能動素子と図示しない表面配線により接続され電力を供給する。
【００８３】
貫通孔３１ａ及び貫通孔３１ｂは、半田金属等の金属バンプ８により固定されている。ＬＳＩチップ１は、貫通孔３１ａ及び発光素子１７及び受光素子１９を通じて信号光を伝送することができる。また、貫通孔３１ｂの貫通電極７及び金属バンプ８を通じて電力供給することができる。
【００８４】
このように３次元実装されたＬＳＩチップ１は、ボード実装のための電気接続端子及び光接続端子を備えた光電気複合インターポーザ６上に搭載されている。この光電気複合インターポーザ６には、第１の実施形態と同様である。
【００８５】
図１４から分るように、ＬＳＩチップ１の積層実装が金属バンプ８を用いた接続だけといった従来と同様の実装方式が適用できる。しかしＬＳＩチップ１の内部の配線が光接続であるため、高速の貫通電極を用いた３次元実装と等価となり、実装方法が従来と同等でありながら格段に高速の配線が実現できるといった特徴を持つ。
【００８６】
【発明の効果】
本発明では、ＬＳＩチップの表裏の配線を光配線とすることで、３次元実装されたＬＳＩチップを具備する半導体装置を大幅に高速化することを可能とする。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態にかかる半導体装置の断面図。
【図２】  本発明の第１の実施形態にかかる半導体装置のＬＳＩチップに形成された貫通孔の拡大図。
【図３】  本発明の第１の実施形態にかかる半導体装置の最上段のＬＳＩチップ（マスター）に装着された発光素子の実装構成を示した図であり、（ａ）は上面図、（ｂ）は断面図である。
【図４】  本発明の第１の実施形態にかかる半導体装置の２段目以下のＬＳＩチップ１（スレーブ）に形成された受光素子であり、（ａ）は上面図、（ｂ）は断面図である。
【図５】  本発明の第１の実施形態にかかる半導体装置の積層するＬＳＩチップの貫通孔間を光接続するための光バンプの形成方法を説明するための概略図。
【図６】  本発明の第１の実施形態にかかる半導体装置の受光素子を示す概略図であり、（ａ）は上層、（ｂ）は中間層、（ｃ）は下層のＬＳＩチップ（スレーブ）である。
【図７】  本発明の第２の実施形態に用いる発光素子を示す概略図であり、（ａ）は上面図、（ｂ）は断面図である。
【図８】  本発明の第２の実施形態に用いる受光素子を示す概略図であり、（ａ）は上面図、（ｂ）は断面図である。
【図９】  本発明の第２の実施形態に用いる受光素子を示す概略図であり、（ａ）は上面図、（ｂ）は断面図である。
【図１０】  本発明の第２の実施形態に用いる発光素子を示す概略図であり、（ａ）は上面図、（ｂ）は断面図である。
【図１１】  本発明の第２の実施形態にかかる半導体装置の断面図。
【図１２】  本発明の第３の実施形態に用いる光接続路を示す概略図。
【図１３】  本発明の第３の実施形態に用いる光接続路を示す概略図。
【図１４】  本発明の第３の実施形態にかかる半導体装置の断面図。
【図１５】  従来の半導体装置の断面図。
【符号の説明】
１・・・ＬＳＩチップ
１ａ・・・半導体基板
２・・・透明樹脂
３・・・発光素子
４・・・光バンプ
５・・・受光素子
６・・・インターポーザ
７・・・貫通電極
８・・・金属バンプ
９・・・金属コーティング
１０・・・パッシベーション膜
１１・・・光送信素子
１２・・・電極
１３・・・受光層
１４・・・拡散領域
１５・・・電極
１６・・・透明樹脂（光バンプ）
１７・・・発光素子
１８・・・電流制限領域
１９・・・受光素子
２０・・・拡散領域
３０・・・能動素子
３１ａ、３１ｂ・・・貫通孔
３３・・・金属バンプ
５０、５１・・・コンタクトホール
５２・・・受光素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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