(57)【特許請求の範囲】
【請求項１】
交流入力電源と、該交流入力を平滑するロウパスフィルタと、該交流入力の電力エネルギーを蓄積し、該蓄積した電力エネルギーを出力電流として出力するインダクタンス手段と、該インダクタンス手段による電力エネルギーの蓄積と出力とを切換える混合ブリッジ型スイッチ手段と、該スイッチ手段の複数のスイッチを制御する制御回路を備えたスイッチング電源において、該制御回路は、該交流入力の半サイクル期間の検出信号と、少なくとも該交流入力電圧及び交流入力電流を制御要素とするPWM信号との論理信号により該夫々スイッチを制御する駆動回路を有し、該駆動回路は、該交流入力電圧がゼロ電圧近傍で夫々スイッチが同時にオン、オフスイッチングする期間を設けた事を特徴とするスイッチング電源。
【請求項２】
スイッチング手段は、マイナス側共通の２つのMOSFETとプラス側共通の２つのダイオードの混合ブリッジ回路である事を特徴とする請求項１のスイッチング電源。
【請求項３】
駆動回路は、交流入力の夫々半サイクル期間において、一方のMOSFETにPWM信号を印加し、他方のMOSFETにON信号を印加するようにした事を特徴とする請求項１又は請求項２のスイッチング電源。
【請求項４】
正及び負の夫々半サイクルの検出信号を所要時間遅延して送出するようにした事を特徴とする請求項１、請求項２又は請求項３のスイッチング電源。
【請求項５】
PWM信号に出力電圧を要素として付加した事を特徴とする請求項１、請求項２、請求項３又は請求項４のスイッチング電源。
【請求項６】
交流入力電源と、該交流入力を平滑するロウパスフィルタと、
該交流入力の電力エネルギーを蓄積し、該蓄積した電力エネルギーを出力
電流として出力するインダクタンス手段と、該インダクタンス手段による電力エネルギーの蓄積と出力とを切換える混合ブリッジ型スイッチ手段と
、該スイッチ手段の複数のスイッチを制御する制御回路を備えたスイッ
チング電源において、該制御回路は、該交流入力の半サイクル期間の検出
信号と、少なくとも該交流入力電圧及び交流入力電流を制御要素とするＰ
ＷＭ信号との論理信号により該夫々スイッチを制御する駆動回路を有し、
該駆動回路は、該交流入力電圧がゼロ電圧近傍で夫々スイッチが同時にオ
フ状態となる期間を設けた事を特徴とするスイッチング電源。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はスイッチング電源に関し、特に力率改善を図った高効率のブースト形コンバータに関するものである。
【０００２】
【従来の技術】
図８は従来のスイッチング電源のブロック図で、図においてViは交流入力電源、LPFはロウパスフィルタ、Lはインダクタンス手段（チョークコイル）、D1、D2は出力プラス側共通のダイオード、Q1、Q2は出力マイナス側共通のスイッチ（MOSFET）で、ダイオードD1とMOSFET Q1、ダイオードD2とMOSFET Q2、は夫々直列接続され、前記混合ブリッジ回路SWを形成する。Coは出力コンデンサ、Roは負荷である。
【０００３】
次にCONTはスイッチ手段SWのMOSFET Q1、Q2の制御回路で、1は交流入力電圧検出トランス、2は前記トランス1の2次巻線n2側の電圧波形を比較し、交流入力の正の半サイクル期間及び負の半サイクル期間を検出する比較器、3、4は前記比較器2の出力信号を一方の入力とする論理回路（OR回路）。尚論理回路4は比較器2の出力信号をインバータ5を通して入力されている。
【０００４】
次に6はパルス幅制御回路（PWM）で電流トランスCTを通して検出される交流入力電流i、交流入力電圧v、及び出力電圧voを制御要素としてパルス幅信号を前記論理回路3、4の夫々他方の入力として送出する。7、8はMOSFET Q1、Q2をスイッチング制御するゲート駆動回路である。
【０００５】
図９は図８の各部動作波形図で、図９(a)は交流入力電圧(Vi)、電流(Ii)波形図、図９(b)は比較器の出力電圧波形図、図９(c)はＰＷＭ信号、図９（ｄ）
はMOSFET Q1のゲート信号、図９(ｅ)はMOSFET Q2のゲート信号である。以下図８の回路の動作に付いて図９を参照して説明する。この回路の基本動作は交流入力の例えば正の半サイクル期間においてスイッチQ1は図９(d)のパルス幅信号が印加されオン・オフを繰り返す。この間スイッチQ2は図９(e)の様なハイレベルのゲート信号が維持され、オン動作を継続する。一方負の半サイクル期間は逆にスイッチQ2にパルス幅信号が与えられ、この間スイッチQ1はハイレベルのゲート信号が印加される。
【０００６】
スイッチQ1がオンの時は交流入力Vi−ローパスフィルタLPF−インダクタL−スイッチQ1―スイッチQ2―電流トランスCT―ローパスフィルタLPF―交流入力Viの経路で電流が流れ、該インダクタLに電力エネルギーを蓄積する。そしてスイッチQ1がオフになると、インダクタLに蓄積されたエネルギーは、インダクタL―ダイオードD1―コンデンサCo―スイッチQ2の経路で放出され、コンデンサCoにエネルギーを蓄積し直流電圧に変換される。
【０００７】
一方次の半サイクル期間では、スイッチQ2がオン・オフを繰り返し、該スイッチQ2がオンの時は、交流入力Vi−ローパスフィルタLPF−電流トランスCT−スイッチQ2―スイッチQ1―インダクタL―ローパスフィルタLPF―交流入力Viの経路で電流が流れ、該インダクタLに電力エネルギーを蓄積する。そしてスイッチQ2がオフになると、該インダクタL―LPF―交流入力Vi― LPF― CT―ダイオードD２―Co―Q1―インダクタLの経路で該インダクタLの電力エネルギーをコンデンサCoに放出し上記同様な動作を行う。
【０００８】
即ちこの回路ではスイッチQ1、Q2の動作は一方がスイッチング動作をしている時、他方はダイオード動作を行い、これを商用周波数の半サイクルづつ繰り返している。これはスイッチQ1、Q2の内臓ダイオードD3、D4により動作させるよりスイッチQ1、Q2の損失を少なくする為である。
【０００９】
しかしこのスイッチング動作とダイオード動作の切り換えの時期の信号（比較器2の出力）を交流入力電源から形成すると図９(a)に示す様に交流入力電圧がゼロ電圧近傍で、入力電流波形「Ii」にピーク電流「Iip」が発生すると言う問題があった。これは、入力電圧検出トランスの接続端子を力率改善回路の入力端にある「LPF」（ロウパスフィルタ）の前に接続する事に因る。即ち、この「LPF」により発生する「Vi」に対する「Ii」の位相遅れ期間だけ、切り換え時期の誤りとなる。この期間、主インダクタ「L」は入力電圧に短絡される事になり、ピーク電流が流れる。この「Iip」は入力電圧が高いほど大きくなり、入力電流ノイズを増大させたり、効率を低下させたり、主スイッチを破損させる場合も有った。
【００１０】
【発明が解決しようとする課題】
本発明は、入力電流「Ii」に発生するピーク電流「Iip」をなくし、入力電流ノイズを低下させ、効率を向上させ、安定な動作を行う力率改善回路を提供する事である。
【００１１】
【課題を解決するための手段】
上記課題を解決する為の請求項１の発明は、交流入力電源と、該交流入力を平滑するロウパスフィルタと、該交流入力の電力エネルギーを蓄積し、該蓄積した電力エネルギーを出力電流として出力するインダクタンス手段と、該インダクタンス手段による電力エネルギーの蓄積と出力とを切換える混合ブリッジ型スイッチ手段と、該スイッチ手段の複数のスイッチを制御する制御回路を備えたスイッチング電源において、該制御回路は、該交流入力の半サイクル期間の検出信号と、少なくとも該交流入力電圧及び交流入力電流を制御要素とするPWM信号との論理信号により該夫々スイッチを制御する駆動回路を有し、該駆動回路は、該交流入力電圧がゼロ電圧近傍で夫々スイッチが同時にオン、オフスイッチングする期間を設けた事を特徴とする。
【００１２】
【実施の形態】
図１は本発明の実施例の力率改善回路であって、従来の力率改善回路と異なる点は、スイッチング動作とダイオード動作の切り変え用の比較器ｖの出力部とゲート回路の2入力ORの間に、新たに遅れ時間発生回路td-1、td-2が挿入された点である。図３は、遅れ時間発生回路td-1、td-2」の回路例を示す。図３の回路をtd-1とtd-2とにそれぞれ挿入する。これにより単安定マルチバイブレータにより設定された期間td0だけ入力電圧Viのゼロクロス時期よりVG＝ハイレベル一定になる時期が遅れる。図１の回路の動作波形を図２に示す。図２のQ1、Q2のゲート電圧波形から分かる様に、Viが0Vに成ってから設定期間td0だけスイッチQ1、Q2が共にスイッチングする期間がある。入力電流Iiの入力電圧Viに対する遅れ期間をtdとすると、一般に、td0 ≧ td ．．．(1)
と設定されているのでピーク電流Iipは発生しない。入力電流Iiの入力電圧Viに対する遅れ期間tdは例えば、0.3ms程度なので、例えばtd0＝0.3ms〜0.4msと設定する。
【００１３】
図４、図５は遅れ信号発生回路の他の実施例である。図４、図５共に比較器iで入力電流位相を検出している。図４はこれに入力電圧信号を加えた例であり、図５は入力電圧信号発生用の比較器ｖを不要とした例である。
【００１４】
尚、今まで入力電流Iiの入力電圧Viに対する遅れ期間tdだけQ1,Q2を共にスイッチングさせると、説明して来たが、Q1,Q2を共にOFF状態にしてもこの力率改善回路の動作に支障はなく、入力電流Iiに発生するピーク電流Iipをなくす効果は維持される。よって、遅れ期間tdだけQ1,Q2を共にOFF状態に保つ方法も本発明に含まれる。その実施例の回路図を図６に示す。図１と回路部品は同じで、遅延回路の接続配線のみ異なる。図６の各部動作波形図を図7に示す。
【００１５】
【発明の効果】
本発明の力率改善回路を用いれば、入力電流ノイズが低く、高効率で、安定な動作を行う力率改善回路を安価に提供する事となり、その効果は大きい。
【図面の簡単な説明】
【図１】：本発明の第１の実施例回路図（ブロック図）
【図２】：本発明の各部動作波形図。
【図３】：本発明に適用する遅れ信号発生回路（ブロック図）。
【図４】：本発明に適用する遅れ信号発生回路（ブロック図）。
【図５】：本発明に適用する遅れ信号発生回路（ブロック図）。
【図６】：本発明の第２の実施例回路図（ブロック図）。
【図７】：本発明の各部動作波形図。
【図８】：従来例。
【図９】：従来例の各部動作波形図。
【符号の説明】
Vi ： 交流入力電源
LPF ： ローパスフィルタ
L ： インダクタンス（チョークコイル）
SW ： 混合ブリッジ回路
Q1、Q2 ： スイッチ（MOSFET）
Co ： 出力コンデンサ
１ ： 入力電圧検出トランス
２ ： 比較器v （電圧位相用）
３，４ ： 論理回路
td-1、td-2 ： 遅延回路
５ ： インバータ
６ ： パルス幅制御回路（PWM）
７、８ ： 駆動回路
CONT ： 制御回路
９、12、13： 論理回路（２入力AND）
10、14、15： 単安定マルチバイブレータ（ Q 出力）
11 ： 比較器i （電流位相用）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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