(57)【特許請求の範囲】
【請求項１】
アナログ信号を入力し、システムクロック信号に応答して１ビットの中間コード及び(m/2−1)（ここで、m=２n 、ｎは正の整数）ビットのハーフサーモメータコードを出力するハーフコード発生手段と、
前記中間コード及び前記(m/2−1)ビットのハーフサーモメータコードを入力して論理組合し、論理組合された結果を(m−1)ビットのフルサーモメータコードとして出力するコード発生手段と、
前記(m−1)ビットのフルサーモメータコードをｎビットの２進データに変換するエンコーダと
を具備することを特徴とするフラッシュ方式アナログ／デジタル変換装置。
【請求項２】
前記ハーフコード発生手段は、
第１基準電圧と第１ノードとの間で、同じ抵抗特性を有する(m/2) 個の抵抗が直列接続された第１基準抵抗列と、
前記第１ノードと第２基準電圧との間で、同じ抵抗特性を有する(m/2) 個の抵抗が直列接続された第２基準抵抗列と、
前記アナログ信号を前記システムクロック信号に応答して正の入力端子に入力し、前記第１ノードから発生する中央基準電圧を負の入力端子に入力して、前記アナログ信号と前記中央基準電圧の大きさを比較して、比較した結果を中間コードとして出力する中間比較器と、
各々が、前記中間コードに応答して前記第１基準抵抗列の該当ノードの電圧、または前記第２基準抵抗列の該当ノードの電圧を選択して選択された電圧を各々の基準電圧として出力する第１〜第(m/2−1)スイッチング手段と、
各々が、前記アナログ信号を前記クロック信号に応答して正の入力端子に入力し、対応する前記第１〜第(m/2−1)スイッチング手段から各々出力される前記各基準電圧を負の入力端子に入力して、前記アナログ信号と前記各基準電圧の大きさを比較し、比較した結果を前記(m/2−1)ビットのハーフサーモメータコードの該当ビットとして出力する第１〜第(m/2−1)比較器と
を具備することを特徴とする請求項１に記載のフラッシュ方式アナログ／デジタル変換装置。
【請求項３】
前記コード発生手段は、
前記中間コードと前記(m/2−1)ビットのハーフサーモメータコードの各々を論理組合して、論理組合した結果を(m/2−1)ビットの上位ハーフサーモメータコードとして出力する第１論理組合手段と、
前記中間コードと前記(m/2−1)ビットのハーフサーモメータコードの各々を論理組合して、論理組合した結果を(m/2−1)ビットの下位ハーフサーモメータコードとして出力する第２論理組合手段と、
前記(m/2−1)ビットの下位ハーフサーモメータコード、前記中間コード及び前記(m/2−1)ビットの上位ハーフコードを前記システムクロック信号に応答して各々ラッチして、ラッチした結果を前記(m−1)ビットのフルサーモメータコードとして出力するラッチ手段と
を具備することを特徴とする請求項１に記載のフラッシュ方式アナログ／デジタル変換装置。
【請求項４】
前記第１論理組合手段は、
前記(m/2−1)ビットのハーフサーモメータコードの各ビットと前記中間コードを論理積し、論理積した結果を前記(m/2−1)ビットの上位ハーフサーモメータコードとして出力する第１乃至第(m/2−1)論理積手段を具備することを特徴とする請求項３に記載のフラッシュ方式アナログ／デジタル変換装置。
【請求項５】
前記第２論理組合手段は、
前記(m/2−1)ビットのハーフサーモメータコードの各ビットと前記中間コードを論理和し、論理和した結果を前記(m/2−1)ビットの下位ハーフサーモメータコードとして出力する第１乃至第(m/2−1)論理和手段を具備することを特徴とする請求項３に記載のフラッシュ方式アナログ／デジタル変換装置。
【請求項６】
第１乃至第Ｐ (ここで、Ｐ＞１の整数) アナログ信号を第１乃至第Ｐチャンネル入力端に各々入力し、システムクロック信号に応答して第１乃至第Ｐチャンネル別に(m/2−1)( ここで、m=２n 、ｎは正の整数) ビットのハーフサーモメータコードと１ビットのチャンネル中間コードを各々出力するハーフコード発生手段と、
各チャンネル別に発生する前記１ビットの中間コード及び前記(m/2−1)ビットのハーフサーモメータコードを入力して論理組合し、論理組合した結果を(m−1)ビットのフルサーモメータコードとして出力する第１乃至第Ｐチャンネルコード発生手段と、
前記第１乃至第Ｐチャンネルコード発生手段から各々発生される前記(m−1)ビットのフルサーモメータコードをｎビットの２進データに変換する第１乃至第Ｐチャンネルエンコーダと
を具備することを特徴とするフラッシュ方式アナログ／デジタル変換装置。
【請求項７】
前記ハーフコード発生手段は、
第１基準電圧と第１ノードとの間で、同じ抵抗特性を有する(m/2) 個の抵抗が直列接続された第１基準抵抗列と、
前記第１ノードと第２基準電圧との間で、同じ抵抗特性を有する(m/2) 個の抵抗が直列接続された第２基準抵抗列と、
各々が、前記第１乃至第第Ｐアナログ信号を前記システムクロック信号に応答して正の入力端子に入力し、前記第１ノードから発生する中央基準電圧を負の入力端子に入力して、前記アナログ信号と前記中央基準電圧の大きさを比較して、比較した結果を第１乃至第Ｐチャンネルの前記中間コードとして出力する第１乃至第Ｐチャンネル中間比較器と、
各々が、第１乃至第Ｐチャンネル中相応するチャンネルの前記１ビットの中間コードに応答して前記第１基準抵抗列の該当ノードの電圧、または前記第２基準抵抗列の該当ノードの電圧を選択して選択した電圧を各々の基準電圧として出力する(m/2−1)個のスイッチよりなる第１乃至第Ｐチャンネルスイッチング手段と、
各々が、前記第１乃至第Ｐアナログ信号を前記クロック信号に応答して正の入力端子に入力し、前記第１乃至第Ｐチャンネルスイッチング手段から発生する電圧を負の入力端子に入力して、正の入力端子と負の入力端子に入力された信号の大きさを比較し、比較した結果を前記第１乃至第Ｐチャンネルの前記(m/2−1)ビットのハーフサーモメータコードとして出力する(m/2−1)個の比較器よりなる第１乃至第Ｐチャンネル比較部と
を具備することを特徴とする請求項６に記載のフラッシュ方式アナログ／デジタル変換装置。
【請求項８】
前記第１乃至第Ｐチャンネルコード発生手段の各々は、
前記１ビットの中間コードと前記(m/2−1)ビットのハーフサーモメータコードの各々を論理組合し、論理組合した結果を前記該当チャンネルの(m/2−1)ビットの上位ハーフサーモメータコードとして出力する第１論理組合手段と、
前記１ビットの中間コードと前記(m/2−1)ビットのハーフサーモメータコードの各々を論理組合し、論理組合した結果を前記該当チャンネルの(m/2−1)ビットの下位ハーフサーモメータコードとして出力する第２論理組合手段と、
前記(m/2−1)ビットの下位ハーフサーモメータコード、前記該当チャンネルの前記１ビット中間コード及び前記該当チャンネルの前記(m/2−1)ビットの上位ハーフサーモメータコードを前記システムクロック信号に応答して各々ラッチし、ラッチされた結果を前記該当チャンネルの前記(m−1)ビットのフルサーモメータコードとして出力するラッチ手段と
を具備することを特徴とする請求項６に記載のフラッシュ方式アナログ／デジタル変換装置。
【請求項９】
前記第１論理組合手段は、
各々入力された前記(m/2−1)ビットのハーフサーモメータコードと前記中間コードを論理積し、論理積した結果を前記(m/2−1)ビットの上位ハーフサーモメータコードとして出力する(m/2−1)個の論理積手段を具備することを特徴とする請求項８に記載のフラッシュ方式アナログ／デジタル変換装置。
【請求項１０】
前記第２論理組合手段は、
各々入力された前記(m/2−1)ビットのハーフサーモメータコードと前記中間コードを論理和し、論理和した結果を前記(m/2−1)ビットの下位ハーフサーモメータコードとして出力する(m/2−1)個の論理和手段を具備することを特徴とする請求項８に記載のフラッシュ方式アナログ／デジタル変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はアナログ／デジタル変換装置に係り、特に、比較器アレイを用いたフラッシュ方式アナログ／デジタル変換装置に関する。
【０００２】
【従来の技術】
従来のｎビット１チャンネルフラッシュ方式アナログ／デジタル変換装置は２n （ここで、ｎは正の整数）個の抵抗と(2n −1)個の比較器を使用してなる。このように幾つの比較器と抵抗を含むフラッシュ方式アナログ／デジタル変換装置においては、アナログ／デジタル変換装置の直線性特性のために比較器及び抵抗の特性を同じくすることは非常に重要である。
【０００３】
【発明が解決しようとする課題】
しかし、製造工程上のバラツキによって比較器間及び抵抗間には特性が一致しない特性不整合が発生する。このような特性不整合が存在する場合、アナログ／デジタル変換装置の直線性特性が低下し、誤動作や誤変換を起こす。従って、通常６ビット以上のアナログ／デジタル変換装置ではフラッシュ方式アナログ／デジタル変換装置を使用し難くなる。
【０００４】
一方、最近はシステムの信号処理が多チャンネル化してアナログ／デジタル変換装置もチャンネル数に相応して幾つかが同時に使われる。しかし、従来のフラッシュ方式アナログ／デジタル変換装置をチャンネル数に相応して幾つを同時に使用すると、各チャンネルのアナログ／デジタル変換装置間にも特性不整合が発生する追加的な問題点が起こる。
【０００５】
本発明が達成しようとする技術的課題は、サーモメータコードの特性を利用して比較器及び抵抗の使用個数を従来と対比して略半分に減らすことによって、製造上のバラツキによって発生する特性不整合を最小化するフラッシュ方式アナログ／デジタル変換装置を提供することにある。
【０００６】
【課題を解決するための手段】
本発明によるフラッシュ方式アナログ／デジタル変換装置は、サンプルアンドホールドされたアナログ信号を入力し、システムクロック信号に応答して１ビットの中間コード及び(m/2−1)（ここで、m=２n 、ｎは正の整数）ビットのハーフサーモメータコードを出力するハーフコード発生手段と、中間コード及び前記(m/2−1)ビットのハーフサーモメータコードを入力して論理組合し、論理組合された結果を(m−1)ビットのフルサーモメータコードとして出力するコード発生手段と、(m−1)ビットのフルサーモメータコードをｎビットの２進データに変換するエンコーダとを含む。
【０００７】
また、本発明によるフラッシュ方式アナログ／デジタル変換装置は、サンプルアンドホールドされた第１乃至第Ｐ（ここで、Ｐ＞１の整数）アナログ信号を第１乃至第Ｐチャンネル入力端に各々入力し、システムクロック信号に応答して第１乃至第Ｐチャンネル別に(m/2−1)（ここで、m=２n 、ｎは正の整数）ビットのハーフサーモメータコードと１ビットのチャンネル中間コードを各々出力するハーフコード発生手段と、各チャンネル別に発生する前記１ビットの中間コード及び前記(m/2−1)ビットのハーフサーモメータコードを入力して論理組合し、論理組合した結果を(m−1)ビットのフルサーモメータコードとして出力する第１乃至第Ｐチャンネルコード発生手段と、前記第１乃至第Ｐチャンネルコード発生手段から各々発生される(m−1)ビットのフルサーモメータコードをｎビットの２進データに変換する第１乃至第Ｐチャンネルエンコーダを含む。
【０００８】
一般的にｎビットフラッシュ方式のアナログ／デジタル変換装置では(2n −1)個の比較器が必要であり、(2n −1)個の比較器から出力されるデータは(2n −1)ビットのフルサーモメータコードである。この時、フルサーモメータコードは(2n-1 −1)ビットの上位ハーフサーモメータコード、(2n-1 −1)ビットの下位ハーフサーモメータコード及び中間コードよりなる。このようなサーモメータコードの特性を説明すると次の通りである。
【０００９】
例えば、中間コード値を出力する中間(2n-1 番目) 比較器の正の入力端子にアナログ信号が入力され、正の入力端子に入力されたアナログ信号より小さな基準電圧が負の入力端子に入力されると仮定しよう。すると、中間比較器は" 高" 論理レベルの信号を出力する。この時、中間比較器の基準電圧より低い基準電圧を入力して下位ハーフサーモメータコード値を出力する(2n-1 −1)個の比較器は、全て" 高" 論理レベルのコード値を出力する。また、中間比較器の正の入力端子に入力されるアナログ信号が負の入力端子に入力される基準電圧より小さいと、中間比較器は" 低" 論理レベルの信号を出力する。この時、中間比較器の基準電圧より高い基準電圧を入力して上位ハーフサーモメータコードを出力する(2n-1 −1)個の比較器は、全て" 低" 論理レベルのコード値を有する上位ハーフサーモメータコードを出力する。
【００１０】
即ち、入力されるアナログ信号が中間比較器の基準電圧より大きくて中間比較器が" 高" 論理レベルのコード値を出力すると、上で説明したサーモメータコードの特性により下位ハーフサーモメータコード値が全て" 高" 論理レベルということを既に知っている。従って、中間比較器より大きい基準電圧を入力して上位ハーフコード値を出力する比較器だけ動作させる。一方、入力されるアナログ信号が中間比較器の基準電圧より小さくて中間比較器が" 低" 論理レベルのコード値を出力すると、上で説明したサーモメータコードの特性により上位ハーフサーモメータコード値が全て" 低" 論理レベルということを既に知っている。従って、中間比較器より小さな基準電圧を入力して下位ハーフコード値を出力する比較器だけ動作させる。
【００１１】
結局、中間比較器から出力されるコード値を制御信号として使用することによって、実際に動作される比較器をほぼ半分に減らしうる。即ち、従来はｎビットフラッシュ方式アナログ／デジタル変換装置を実現するために(2n −1)個の比較器が必要であった。しかし、上記のようなサーモメータコードの特性を利用すると、２n-1 個の比較器だけでｎビットアナログ／デジタル変換装置が実現できる。
【００１２】
【発明の実施の形態】
以下、本発明によるフラッシュ方式アナログ／デジタル変換装置の望ましい実施形態を添付した図面を参照して次のように説明する。
図１は本発明による４ビットの２チャンネルフラッシュ方式アナログ／デジタル変換装置を説明するための一実施形態のブロック図である。本発明による４ビットの２チャンネルフラッシュ方式アナログ／デジタル変換装置は、第１〜第８比較器100 〜114 よりなる第１チャンネル比較部190、第９〜第１６比較器140 〜154 よりなる第２チャンネル比較部192 、第１〜第８抵抗R1〜R8が直列接続された第１基準抵抗列138 、第９〜第１６抵抗R9〜R16 が直列接続された第２基準抵抗列136 、第１〜第７スイッチ116 〜128 よりなる第１スイッチング部134 、第８〜第１４スイッチ156 〜168 よりなる第２スイッチング部174 、第１〜第２コード発生部180 〜182 と第１〜第２エンコーダ184 〜186 を含む。
【００１３】
第１基準抵抗列138 の第１〜第８抵抗R1〜R8の各々は第１〜第７ノードN1〜N7を通じて直列接続され、第１抵抗R1を通して第１基準電圧VREFL と接続される。また、第２基準抵抗列136 の第９〜第１６抵抗R9〜R16 の各々は第９〜第１５ノードN9〜N15 を通じて直列接続され、第１６抵抗R16 を通して第２基準電圧VREFH と接続される。そして、第１及び第２抵抗基準列138 及び136 は第８ノードN8で直列接続され、第８ノードN8での電圧は第１比較器100 の基準電圧として負の入力端子に入力される。
【００１４】
第１比較器100 は入力端子IN1 に入力された第１アナログ信号を正の入力端子に入力し、第８ノードN8から発生する基準電圧を負の入力端子に入力してその大きさを比較し、比較した結果をフルサーモメータコードの中間コード値として第１コード発生部180 に出力する。また、第１比較器100 から出力された中間コード値は第１スイッチング部134 を制御し、第１〜第７スイッチ116 〜128 の各々が第７〜第１ノードN7〜N1の各々と接続されるように第１基準抵抗列138 にスイッチングしたり、または、第９〜第１５ノードN9〜N15 の各々と接続されるように第２基準抵抗列136 にスイッチングさせる。
【００１５】
結局、第１比較器100 から出力される中間コード値に応答して第１スイッチング部134 が第１基準抵抗列138 にスイッチングすると、第２〜第８比較器102 〜114 の各々の負の入力端子には第７〜第１ノードN7〜N1から発生する電圧が各々入力される。また、中間コード値に応答して第１スイッチング部134 が第２基準抵抗列136 にスイッチングすると、第２〜第８比較器102 〜114 の各々の負の入力端子には第９〜第１５ノードN9〜N15 から発生する電圧が各々入力される。
【００１６】
第２〜第８比較器102 〜114 は第１〜第７スイッチ116 〜128 の各々から発生する基準電圧を負の入力端子に各々入力し、入力端子IN1 に入力される第１アナログ信号を正の入力端子に各々入力してその大きさを比較し、 比較した結果をハーフサーモメータコードとして第１コード発生部180 に出力する。
【００１７】
第１コード発生部180 は第１比較器100 から発生した中間コード値と第２〜第８比較器102 〜114 から発生した７ビットのハーフサーモメータコードを入力して論理組合し、論理組合された結果を15ビットのフルサーモメータコードとして出力する。
【００１８】
第１エンコーダ184 は第１コード発生部180 から15ビットのフルサーモメータコードを入力し、15ビットのフルサーモメータコードに相応する４ビットのデジタルデータを出力端子OUT1に最終出力する。
【００１９】
一方、第２チャンネル比較部192 、第２スイッチング部174 、第２コード発生部182 及び第２エンコーダ186 の構成は、対応する第１チャンネル比較部190 、第１スイッチング部174 、第１コード発生部180 及び第１エンコーダ184 の構成と同一なのでその説明を省略する。
【００２０】
以下、図１に示した装置の動作を添付した図面を参照して次のように説明する。
図２（Ａ）乃至図２（Ｇ）は図１に示した各部の入出力波形図であって、図２（Ａ）は入力端子IN1 及びIN2 に入力される、サンプルアンドホールドされたアナログ信号30及び32を各々示し、図２（Ｂ）は図１に示した装置の動作のためのシステムクロック信号CKを示し、図２（Ｃ）は第１チャンネル比較部190 の第１比較器100 の出力信号を示し、図２（Ｄ）は第２チャンネル比較部192 の第９比較器140 の出力信号を示し、図２（Ｅ）は第１及び第２コード発生部180 及び182 に入力される７ビットのハーフサーモメータコードを示し、図２（Ｆ）は第１及び第２コード発生部180 及び182 から出力される15ビットのフルサーモメータコードを示し、図２（Ｇ）は第１及び第２エンコーダ184 及び186 から出力される４ビットのデジタルデータを各々示す。
【００２１】
図１に示した４ビット２チャンネルフラッシュ方式のアナログ／デジタル変換装置で第１チャンネル比較部190 の第１比較器100 は、第１チャンネルの中間コード値を発生する比較器である。第１比較器100 は入力端子IN1 から入力される図２（Ａ）に示した第１アナログ信号30を正の入力端子に入力し、第８ノードN8から発生する中央基準電圧V1を負の入力端子に入力する。この時、第８ノードN8から発生する中央基準電圧V1は次の数学式１のようになる。
【数１】
V1 ＝(VREFH−VREFL)/2＋VREFL
【００２２】
ここで、VREFL 及びVREFH は第１及び第２基準電圧を示し、第２基準電圧VREFH は第１基準電圧VREFL より大きい電圧値を有する。また、第１及び第２基準抵抗列138 及び136 を構成する第１〜第１６抵抗R1〜R16 の抵抗の大きさは全て同一である。すると、第８ノードN8を基点として、第９〜第１５ノードN9〜N15 の各々から発生する電圧は第８ノードN8から発生する中央基準電圧V1より大きいし、第１〜第７ノードN1〜N7から発生する電圧は第８ノードN8から発生する中央基準電圧V1より小さい。
【００２３】
また、第２チャンネル比較部192 で第９比較器140 は第２チャンネルの中間コード値を発生する比較器である。第９比較器140 は入力端子IN2 に入力される図２（Ａ）に示した第２アナログ信号32を正の入力端子に入力し、第８ノードN8から発生する中央基準電圧V1を負の入力端子に各々入力する。
【００２４】
まず、図２（Ａ）の第１区間40のように、システムクロック信号に応答して入力端子IN1 に入力される第１アナログ信号30が中央基準電圧V1より大きく、入力端子IN2 に入力される第２アナログ信号32が中央基準電圧V1より小さな区間での動作を調べる。
【００２５】
第１チャンネル比較部190 の第１比較器100 に中央基準電圧V1より大きいアナログ信号が入力されると、第１比較器100 は図２（Ｃ）に示した波形図のように" 高" 論理レベルの中間コード値を出力する。第１比較器100 から出力される" 高" 論理レベルの中間コード値は第１コード発生部180 に入力されながら、同時に第１スイッチング部134 のスイッチング動作を制御する制御信号として利用される。
【００２６】
一方、第１比較器100 が" 高" 論理レベルのコード値を出力すると、サーモメータコードの特性により下位ハーフサーモメータコード値は全て" 高" 論理レベルのコード値が発生することが分かる。従って、第１比較器100 が" 高" 論理レベルを有するコード値を出力すると、第２〜第８比較器102 〜114 が上位ハーフサーモメータコード値を出力するように、第１〜第７スイッチ116 〜128 は第２基準抵抗列136 の第９〜第１５ノードN9〜N15 に各々接続するようにスイッチングする。このように第１〜第７スイッチ116 〜128 が第９〜第１５ノードN9〜N15 に各々スイッチングすると、第２〜第８比較器102 〜114 の負の入力端子に中央基準電圧V1より大きい電圧が各々入力される。
【００２７】
第２〜第８比較器102 〜114 は負の入力端子に入力された電圧と正の入力端子に入力された第１アナログ信号30の大きさを各々比較して、比較した結果を上位ハーフサーモメータコード値として第１コード発生部180 に出力する。
【００２８】
例えば、入力端子IN1 に入力される第１アナログ信号30が第６比較器110 の負の入力端子に入力される電圧より大きく、第７比較器112 の負の入力端子に入力される電圧より小さいと仮定しよう。すると、第２〜第６比較器102 〜110 は全て" 高" 論理レベルのコード値を第１コード発生部180 に各々出力し、第７〜第８比較器112 〜114 は全て" 低" 論理レベルのコード値を第１コード発生部180 に各々出力する。
【００２９】
一方、第２チャンネル比較部192 の第９比較器140 に中央基準電圧V1より小さいアナログ信号が入力されると、第９比較器140 は図２（Ｄ）に示した波形図と同じように" 低" 論理レベルの中間コード値を出力する。第９比較器140 から出力される" 低" 論理レベルの中間コード値は第２コード発生部182 に入力されながら、同時に第２スイッチング部174 のスイッチング動作を制御する制御信号として利用される。上記のように、第９比較器140 が" 低" 論理レベルのコード値を出力すると、サーモメータコードの特性により上位ハーフサーモメータコード値は全て" 低" 論理レベルのコード値が発生することが分かる。
【００３０】
従って、第９比較器140 が" 低" 論理レベルを有するコード値を出力すると、第１０〜第１６比較器142 〜154 が下位ハーフサーモメータコード値を出力するように、第８〜第１４スイッチ156 〜168 は第１基準抵抗列138 の第７〜第１ノードN7〜N1に各々接続されるようにスイッチングする。このように、第８〜第１４スイッチ156 〜168 が第７〜第１ノードN7〜N1に各々スイッチングすると、第１０〜第１６比較器142 〜154 の負の入力端子に中央基準電圧V1より小さな電圧が入力される。
【００３１】
第１０〜第１６比較器142 〜154 は負の入力端子に入力された電圧と正の入力端子に入力された第２アナログ信号32の大きさを比較し、比較した結果を下位ハーフサーモメータコード値として第２コード発生部182 に出力する。
【００３２】
例えば、入力端子IN2 に入力される第２アナログ信号32が第１４比較器150 の負の入力端子に入力される電圧より小さく、第１５比較器152 の負の入力端子に入力される電圧より大きいと仮定しよう。すると、第１０〜第１４比較器142 〜150 は全て" 低" 論理レベルを有するコード値を第２コード発生部182 に出力し、第１５〜第１６比較器152 〜154 は全て" 高" 論理レベルを有するコード値を第２コード発生部182 に出力する。
【００３３】
次に、図２（Ａ）の第２区間42のようにシステムクロック信号に応答して、入力端子IN1 に入力される第１アナログ信号30が中央基準電圧V1より小さく、入力端子IN2 に入力される第２アナログ信号32が中央基準電圧V1より大きい区間での動作を調べる。
【００３４】
第１チャンネル比較部190 の第１比較器100 に中央基準電圧V1より小さいアナログ信号が入力されると、第１比較器100 は図２（Ｃ）に示した波形図と同じように" 低" 論理レベルの中間コード値を出力する。第１比較器100 から出力される" 低" 論理レベルの中間コード値は第１コード発生部180 に入力されながら、同時に第１スイッチング部134 のスイッチング動作を制御する制御信号として利用される。即ち、第１比較器100 が" 低" 論理レベルを有するコード値を出力すると、第２〜第８比較器102 〜114 が下位ハーフサーモメータコード値を出力するように、第１〜第７スイッチ116 〜128 は第１基準抵抗列138 の第７〜第１ノードN7〜N1に各々接続されるようにスイッチングする。
【００３５】
このように、第１〜第７スイッチ116 〜128 が第７〜第１ノードN7〜N1に各々スイッチングすると、第２〜第８比較器102 〜114 の負の入力端子に中央基準電圧V1より小さな電圧が入力される。
【００３６】
第２〜第８比較器102 〜114 は負の入力端子に入力された電圧と正の入力端子に入力された第１アナログ信号30の大きさを比較し、比較した結果を下位ハーフサーモメータコード値として第１コード発生部180 に出力する。
【００３７】
例えば、入力端子IN１に入力される第１アナログ信号30が第６比較器110 の負の入力端子に入力される電圧より小さく、第７比較器112 の負の入力端子に入力される電圧より大きいと仮定しよう。すると、第２〜第６比較器102 〜110 は全て" 低" 論理レベルを有するコード値を第１コード発生部180 に出力し、第７〜第８比較器112 〜114 は全て" 高" 論理レベルを有するコード値を第１コード発生部180 に出力する。
【００３８】
一方、第２チャンネル比較部192 の第９比較器140 に中央基準電圧V1より大きいアナログ信号が入力されると、第９比較器140 は図２（Ｄ）に示した波形図と同じように" 高" 論理レベルの中間コード値を出力する。第９比較器140 から出力される" 高" 論理レベルの中間コード値は第２コード発生部182 に入力されながら、同時に第２スイッチング部174 のスイッチング動作を制御する制御信号として利用される。即ち、第９比較器140 が" 高" 論理レベルを有するコード値を出力すると、第１０〜第１６比較器142 〜154 が上位ハーフサーモメータコード値を出力するように、第８〜第１４スイッチ156 〜168 は第２基準抵抗列136 の第９〜第１５ノードN9〜N15 に各々接続されるようにスイッチングする。
【００３９】
このように、第８〜第１４スイッチ156 〜168 が第９〜第１５ノードN9〜N15 に各々スイッチングすると、第１０〜第１６比較器142 〜154 の負の入力端子に中央基準電圧V1より大きい電圧が入力される。
【００４０】
第１０〜第１６比較器142 〜154 は負の入力端子に入力された電圧と正の入力端子に入力された第２アナログ信号32の大きさを比較し、比較した結果を上位ハーフサーモメータコード値として第２コード発生部180 に出力する。
【００４１】
例えば、入力端子IN2 に入力される第２アナログ信号32が第１４比較器150 の負の入力端子に入力される電圧より大きく、第１５比較器152 の負の入力端子に入力される電圧より小さいと仮定しよう。すると、第１０〜第１４比較器142 〜150 は全て" 高" 論理レベルを有するコード値を第２コード発生部182 に出力し、第１５〜第１６比較器152 〜154 は全て" 低" 論理レベルを有するコード値を第２コード発生部182 に出力する。
【００４２】
以上のような動作により、第１チャンネル比較部190 は、第１チャンネルの中間コード値と図２（Ｅ）に示した７ビットの第１チャンネルハーフサーモメータコード値を第１コード発生部180 に出力し、第２チャンネル比較部192 は第２チャンネルの中間コード値と図２（Ｅ）に示した７ビットの第２チャンネルハーフサーモメータコード値を第２コード発生部182 に出力する。第１及び第２コード発生部180 及び182 は、第１及び第２チャンネル比較部190 及び192 から発生した各々の中間コード値及び７ビットのハーフサーモメータコード値を論理組合して、図２（Ｆ）に示した１５ビットのフルサーモメータコード値に変換して第１及び第２エンコーダ184 及び186 に各々出力する。
【００４３】
第１及び第２エンコーダ184 及び186 は第１及び第２コード発生部180 及び182 から１５ビットのフルサーモメータコード値を各々入力し、サーモメータコード値に対応する２進データにエンコーディングして、図２（Ｇ）に示した４ビットの２進データを出力端子OUT1及びOUT2に各々出力する。
【００４４】
結局、２4 個の比較器を利用して、従来は４ビット１チャンネルフラッシュ方式アナログ／デジタル変換装置が実現できたが、本発明では４ビット２チャンネルフラッシュ方式アナログ／デジタル変換装置が実現できる。一方、図１に示した装置は第１及び第２チャンネルに対して同じ基準抵抗列が使われるが、本発明の他の実施形態においては、同じ基準抵抗列が２チャンネル以上の多チャンネルアナログ／デジタル変換装置で使われる場合もある。このように単一チャンネル変換器の場合、比較器の使用個数が従来に対して半分減り、多チャンネル変換器では各チャンネルが同じ基準抵抗列を使用して比較器及び抵抗の個数が更に減るため、工程上発生する比較器及び抵抗のバラツキによって発生する比較器間及びチャンネル間の不整合を従来と対比して大きく減らしうる。
【００４５】
図３は図１に示した第１及び第２コード発生部180 及び182 の本発明による望ましい一具体例の回路図である。本発明によるコード発生部は第１〜第４インバータ200 〜206 よりなるインバーティング部208 、第１〜第７ＡＮＤゲート210 〜216 よりなる第１論理組合部218 、第１〜第７ＯＲゲート220 〜226 よりなる第２論理組合部228 及びラッチ部230 を含む。
【００４６】
図３に示したコード発生部は、図１に示した装置の第１または第２チャンネル比較部190 及び192 から各々出力される中間コード値と７ビットのハーフサーモメータコードを論理組合して、１５ビットのフルサーモメータコードに変換する。
【００４７】
図３で入力データを示すD0は第１または第２チャンネル比較部190 または192 から出力される中間コード値を示し、D1〜D7は第１または第２チャンネル比較部190 または192 から出力されるハーフサーモメータコードである。
【００４８】
第１論理組合部218 は、ハーフサーモメータコード値D1〜D7の各々と中間コード値D0を論理組合して上位ハーフサーモメータコードを発生する。また、第２論理組合部228 は、ハーフサーモメータコード値D1〜D7各々と中間コード値D0を論理組合して下位ハーフサーモメータコードを発生する。この時、第１〜第４インバータ200 〜206 は中間コード値D0のファン−アウトを高めるためのものである。
【００４９】
ラッチ部230 は第１論理組合部218 から発生する７ビットの上位ハーフサーモメータコード、中間コード値及び第２論理組合部228 から発生する７ビットの下位ハーフサーモメータコードをシステムクロック信号CKに応答して各々入力し、これを１５ビットのフルサーモメータコードとして出力する。
【００５０】
以下、図１に示した第１チャンネル比較部190 を例として図３に示したコード発生部の動作を説明する。
まず、入力端子IN1 に中央基準電圧V1より大きいアナログ信号が入力されると、第１比較器100 は" 高" 論理レベルを有する中間コード値D0を出力する。この時、" 高" 論理レベルの中間コード値D0を入力する第２論理組合部228 のＯＲゲートは全て" 高" 論理レベルのコード値を出力する。 従って、第２論理組合部228 は" 高" 論理レベルを有する７ビットの下位ハーフサーモメータコードを出力する。また、" 高" 論理レベルの中間コード値D0を入力する第１論理組合部218 は、第１チャンネル比較部190 から出力されるコード値に相応して７ビットの上位ハーフサーモメータコードを出力する。
【００５１】
例えば、入力端子IN1 に入力されるアナログ信号が第６比較器110 の負の入力端子に入力される電圧より大きく、第７比較器112 の負の入力端子に入力される電圧より小さいと仮定しよう。すると、第７〜第８比較器112 〜114 は全て" 低" 論理レベルを有するコードD6〜D7を出力し、第２〜第６比較器102 〜110 は" 高" 論理レベルを有するコードD1〜D5を出力する。従って、" 低" 論理レベルのコード値を入力する第６〜第７ＡＮＤゲート214 〜216 は" 低" 論理レベルのコード値をラッチ部230 に出力し、" 高" 論理レベルを入力する第１〜第５ＡＮＤゲート210 及び212 は" 高" 論理レベルのコード値をラッチ部230 に出力する。
【００５２】
ラッチ部230 はシステムクロック信号CKに応答して第１論理組合部218 、インバーティング部208 及び第２論理組合部228 から出力されるコード値をラッチ及び出力する。結局、出力端子OUT1〜OUT13 で" 高" 論理レベルのコード値を出力し、出力端子OUT14 〜OUT15 で" 低" 論理レベルのコード値を出力することによって、１５ビットのフルサーモメータコードを出力する。
【００５３】
次に、入力端子IN1 に中央基準電圧V1より小さなアナログ信号が入力されると、第１比較器100 は" 低" 論理レベルを有する中間コード値D0を出力する。この時、" 低" 論理レベルの中間コード値D0を入力する第１論理組合部218 のＡＮＤゲートは、全て" 低" 論理レベルのコード値を出力する。従って、第１論理組合部218 は" 低" 論理レベルを有する７ビットの上位ハーフサーモメータコードを出力する。また、" 低" 論理レベルの中間コード値D0を入力する第２論理組合部228 は、第１チャンネル比較部190 から出力されるコード値に相応して７ビットの下位ハーフサーモメータコードを出力する。
【００５４】
例えば、入力端子IN1 に入力されるアナログ信号が第６比較器110 の負の入力端子に入力される電圧より小さく、第７比較器112 の負の入力端子に入力される電圧より大きいと仮定しよう。すると、 第２〜第６比較器102 〜110 は" 低" 論理レベルを有するコードD1〜D5を出力し、第７〜第８比較器112 〜114 は" 高" 論理レベルを有するコードD6〜D7を出力する。従って、" 低" 論理レベルのコード値を入力する第１〜第５ＯＲゲート220 〜222 は" 低" 論理レベルのコード値をラッチ部230 に出力し、" 高" 論理レベルを入力する第６〜第７ＯＲゲート224 〜226 は" 高" 論理レベルのコード値をラッチ部230 に出力する。
【００５５】
ラッチ部230 はシステムクロック信号CKに応答して第１論理組合部218 、インバーティング部208 及び第２論理組合部228 から出力されるコード値をラッチ及び出力する。結局、出力端子OUT1〜OUT2で" 高" 論理レベルのコード値を出力し、出力端子OUT3〜OUT15 で" 低" 論理レベルのコード値を出力することによって、１５ビットのフルサーモメータコードを出力する。
【００５６】
一方、第２チャンネル比較部192 の出力コード値に相応する第２コード発生部182 の動作は、前述した第１チャンネル比較部190 の出力コード値に相応する第１コード発生部180 の動作と同一なのでその説明を省略する。
【００５７】
【発明の効果】
以上のように、本発明によるフラッシュ方式アナログ／デジタル変換装置は、従来と対比して用いられる比較器の個数を略半分に減らすことができ、また、２チャンネル以上のアナログ／デジタル変換装置の実現時各チャンネルが同じ基準抵抗列を使用することによって、消費電力及びチップの大きさを減少させるだけでなく、製造時の比較器及び基準抵抗列のバラツキによって発生する比較器間及びチャンネル間の不整合を減少させる効果がある。合わせて、比較器の個数が減少し製造バラツキの影響が減ることによってビット数の多い変換器（例えば、６ビット以上）を製作できる。
【図面の簡単な説明】
【図１】本発明による２チャンネルフラッシュ方式アナログ／デジタル変換装置の一実施形態例のブロック図。
【図２】図１に示した各部の入出力波形図。
【図３】図１に示した第１及び第２コード発生部の回路図。
【符号の説明】
100 〜114   第１〜第８比較器
116 〜128   第１〜第７スイッチ
134   第１スイッチング部
136   第２基準抵抗列
138   第１基準抵抗列
140 〜154   第９〜第１６比較器
156 〜168   第８〜第１４スイッチ
174   第２スイッチング部
180 〜182   第１〜第２コード発生部
184 〜186   第１〜第２エンコーダ
190   第１チャンネル比較部
192 第２チャンネル比較部
R1〜R8  第１〜第８抵抗
R9〜R16 第９〜第１６抵抗
N1〜N7  第１〜第７ノード
N9〜N15 第９〜第１５ノード
VREFL 第１基準電圧
VREFH   第２基準電圧
【図１】
0003723362.tif 000002
【図２】
0003723362.tif 000003
【図３】
0003723362.tif 000004