(57)【特許請求の範囲】
【請求項１】
ウエハ基体により構成され、半導体素子が形成される素子形成層と、
前記素子形成層の上部に分離拡散層を挟んで形成される第１のバイポーラ型トランジスタ部および第２のバイポーラ型トランジスタ部と、
前記素子形成層の下部に素子形成層に接して形成される基部層と、
を備えた半導体装置において、
前記素子形成層を、第１導電型の半導体層とし、
第１のバイポーラ型トランジスタ部が、前記素子形成層の上部に形成される第１導電型の半導体領域であるエミッタ、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるコレクタ、前記エミッタと前記コレクタとの間に形成される第２導電型の半導体領域であるベースを備え、
第２のバイポーラ型トランジスタ部が、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるベース、前記素子形成層の上部に形成され前記ベースを介して相互に接続される第２導電型の半導体領域であるコレクタおよびエミッタを備え、
前記基部層が、素子形成層の下部に、素子形成層に接して形成される第２導電型の第１基部層と、当該第１基部層に接して形成され、第１基部層と異なる不純物濃度に設定した第２導電型の第２基部層と、を備えたこと、
を特徴とする半導体装置。
【請求項２】
請求項１の半導体装置において、
前記第２基部層は、第１基部層より不純物濃度が高いこと、
を特徴とするもの。
【請求項３】
請求項１または請求項２の半導体装置において、
素子形成層と第１基部層との間に、不純物濃度の高い第１導電型の埋め込み拡散層を部分的に設けたこと、
を特徴とするもの。
【請求項４】
ウエハ基体により構成され、半導体素子が形成される素子形成層と、
前記素子形成層の上部に分離拡散層を挟んで形成される第１のバイポーラ型トランジスタ部および第２のバイポーラ型トランジスタ部と、
前記素子形成層の下部に素子形成層に接して形成される基部層と、
を備えた半導体装置の製造方法であって、
第１導電型の素子形成層を用意し、
素子形成層の上部に、第２導電型の第１基部層を形成し、
第１基部層の上部に、第１基部層と異なる不純物濃度に設定した第２導電型の第２基部層を形成し、
基板の上下を反転した後、素子形成層の上部に、前記素子形成層の上部に形成される第１導電型の半導体領域であるエミッタ、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるコレクタ、前記エミッタと前記コレクタとの間に形成される第２導電型の半導体領域であるベースを備えた第１のバイポーラ型トランジスタ部と、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるベース、前記素子形成層の上部に形成され前記ベースを介して相互に接続される第２導電型の半導体領域であるコレクタおよびエミッタを備えた第２のバイポーラ型トランジスタ部とを形成すること、
を特徴とする半導体装置の製造方法。
【請求項５】
請求項４の半導体装置の製造方法において、
素子形成層の上部に第１基部層を形成する前に、素子形成層の上部に、不純物濃度の高い第１導電型の埋め込み拡散層を部分的に形成すること、
を特徴とするもの。
【請求項６】
請求項４または請求項５の半導体装置の製造方法において、
前記基部層を、エピタキシャル成長により形成し、
基部層を形成した後、基板の上下を反転する前に、前記素子形成層の厚さが所定厚さになるように素子形成層の下部を除去すること、
を特徴とするもの。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に関し、特に、半導体素子が形成される素子形成層と、素子形成層を支持する基部層とを備えた半導体装置に関する。
【０００２】
【従来の技術】
バイポーラトランジスタを多数配置したバイポーラ集積回路が知られている。図５に、従来のバイポーラ集積回路２の断面構成の一例を示す。バイポーラ集積回路２は、Ｐ導電型シリコンのウエハ基体４と、Ｎ導電型シリコンのエピタキシャル成長層６とを備えている。
【０００３】
エピタキシャル成長層６の上部には、ＮＰＮトランジスタ部８およびＰＮＰトランジスタ部１０が形成されている。これら各トランジスタ部を分離するように、Ｐ導電型の分離拡散層１２が形成されている。ウエハ基体４とエピタキシャル成長層６との間には、Ｎ導電型の埋め込み拡散層１４が部分的に形成されている。
【０００４】
ＮＰＮトランジスタ部８およびＰＮＰトランジスタ部１０には、絶縁層１６に設けたコンタクトホールを介して、アルミ配線１８が多数、接続されている。ウエハ基体４の下面には、裏メタル２０が形成されている。このように構成することで、バイポーラトランジスタを多数、集積配置することができる。
【０００５】
【発明が解決しようとする課題】
しかしながら、従来のバイポーラ集積回路２には、次のような問題があった。バイポーラ集積回路２においては、エピタキシャル成長層６を形成する過程における不純物の混入やダメージ等により、エピタキシャル成長層６に格子欠陥が生ずることがある。このような格子欠陥の生じたエピタキシャル成長層６にＮＰＮトランジスタ部８等の素子が形成されると、素子の機能が損われるおそれがある。これでは製品の信頼性が低下し、製造の際の歩留りも低下する。
【０００６】
この発明は、このような問題点を解決し、信頼性の高い半導体素子を提供することを目的とする。
【０００７】
また、従来のバイポーラ集積回路２には、次のような問題もあった。バイポーラ集積回路２においては、ノイズなどにより、図５に示すようなラッチアップ回路が生成される場合がある。この場合、ラッチアップ回路のベース抵抗値Ｒが大きいとラッチアップが生じ易い。ラッチアップが生ずると端子Ｔ１，Ｔ２間に過大電流が定常的に流れ、電源を切らない限り元に戻らない。
【０００８】
このラッチアップを防止するためには、ベース抵抗値Ｒを小さくすればよい。ベース抵抗値Ｒを小さくするためには、ウエハ基体４の不純物濃度を高くするか、ウエハ基体４の厚さを薄くすればよい。しかし、ウエハ基体４の不純物濃度を高くすれば、埋め込み拡散層１４と裏メタル２０との間の所定耐圧を確保できない。また、ウエハ基体４の厚さを薄くすれば、ウエハ加工工程や組み立て工程での取り扱いの際、破損するおそれがある。
【０００９】
この発明は、このような問題点を解決し、ラッチアップをある程度防止することができるとともに、所定耐圧を確保でき、かつ、ウエハ加工工程や組み立て工程での取り扱いの際、容易に破損することのない半導体素子を提供することをも目的とする。
【００１０】
【課題を解決するための手段】
この発明の半導体装置は、
ウエハ基体により構成され、半導体素子が形成される素子形成層と、
前記素子形成層の上部に分離拡散層を挟んで形成される第１のバイポーラ型トランジスタ部および第２のバイポーラ型トランジスタ部と、
前記素子形成層の下部に素子形成層に接して形成される基部層と、
を備えた半導体装置において、
前記素子形成層を、第１導電型の半導体層とし、
第１のバイポーラ型トランジスタ部が、前記素子形成層の上部に形成される第１導電型の半導体領域であるエミッタ、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるコレクタ、前記エミッタと前記コレクタとの間に形成される第２導電型の半導体領域であるベースを備え、
第２のバイポーラ型トランジスタ部が、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるベース、前記素子形成層の上部に形成され前記ベースを介して相互に接続される第２導電型の半導体領域であるコレクタおよびエミッタを備え、
前記基部層が、素子形成層の下部に、素子形成層に接して形成される第２導電型の第１基部層と、当該第１基部層に接して形成され、第１基部層と異なる不純物濃度に設定した第２導電型の第２基部層と、を備えたこと、
を特徴とする。
【００１２】
この発明の半導体装置は、前記第２基部層は、第１基部層より不純物濃度が高いこと、を特徴とする。
【００１３】
この発明の半導体装置は、ウエハ基体と第１基部層との間に、不純物濃度の高い第１導電型の埋め込み拡散層を部分的に設けたこと、を特徴とする。
【００１４】
この発明の半導体装置の製造方法は、
ウエハ基体により構成され、半導体素子が形成される素子形成層と、
前記素子形成層の上部に分離拡散層を挟んで形成される第１のバイポーラ型トランジスタ部および第２のバイポーラ型トランジスタ部と、
前記素子形成層の下部に素子形成層に接して形成される基部層と、
を備えた半導体装置の製造方法であって、
第１導電型の素子形成層を用意し、
素子形成層の上部に、第２導電型の第１基部層を形成し、
第１基部層の上部に、第１基部層と異なる不純物濃度に設定した第２導電型の第２基部層を形成し、
基板の上下を反転した後、素子形成層の上部に、前記素子形成層の上部に形成される第１導電型の半導体領域であるエミッタ、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるコレクタ、前記エミッタと前記コレクタとの間に形成される第２導電型の半導体領域であるベースを備えた第１のバイポーラ型トランジスタ部と、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるベース、前記素子形成層の上部に形成され前記ベースを介して相互に接続される第２導電型の半導体領域であるコレクタおよびエミッタを備えた第２のバイポーラ型トランジスタ部とを形成すること、
を特徴とする。
【００１６】
この発明の半導体装置の製造方法は、素子形成層の上部に第１基部層を形成する前に、素子形成層の上部に、不純物濃度の高い第１導電型の埋め込み拡散層を部分的に形成すること、を特徴とする。
【００１７】
この発明の半導体装置の製造方法は、前記基部層を、エピタキシャル成長により形成し、基部層を形成した後、基板の上下を反転する前に、前記素子形成層の厚さが所定厚さになるようにウエハ基体の下部を除去すること、を特徴とする。
【００１８】
【発明の作用および効果】
この発明の半導体装置ならびに半導体装置の製造方法は、前記素子形成層を、第１導電型の半導体層とし、第１のバイポーラ型トランジスタ部が、前記素子形成層の上部から下部に形成される第１導電型の半導体領域であるコレクタを備え、第２のバイポーラ型トランジスタ部が、前記素子形成層の上部に形成され前記ベースを介して相互に接続される第２導電型の半導体領域であるコレクタおよびエミッタを備え、前記基部層が、素子形成層の下部に、素子形成層に接して形成される第２導電型の第１基部層と、当該第１基部層に接して形成され、第１基部層と異なる不純物濃度に設定した第２導電型の第２基部層と、を備えたことを特徴とする。したがって、基部層として、性質の異なる２つの層を設けることで、２つの層を組合せた所望の性質を持つ基部層を実現することができる。
【００２０】
この発明の半導体装置および半導体装置の製造方法は、第２基部層の不純物濃度を第１基部層より高くするとともに、素子形成層と第１基部層との間に、不純物濃度の高い第１導電型の埋め込み拡散層を部分的に設けたことを特徴とする。
【００２１】
したがって、第１基部層の不純物濃度を低くすることで、埋め込み拡散層と第２基部層との間の耐圧を大きくすることができる。また、第２基部層の不純物濃度を高くすることで、ラッチアップ抵抗を小さく保ちつつ、第２基部層の厚さをある程度確保することができる。すなわち、ラッチアップをある程度防止することができるとともに、所定耐圧を確保でき、かつ、ウエハ加工工程や組み立て工程での取り扱いの際、容易に破損することのない半導体素子を実現することができる。
【００２２】
この発明の半導体装置の製造方法は、基部層をエピタキシャル成長により形成し、基部層を形成した後、基板の上下を反転する前に、素子形成層の厚さが所定厚さになるように素子形成層の下部を除去することを特徴とする。したがって、エピタキシャル成長により比較的厚い基部層を形成したあと研磨などにより素子形成層の下部を除去することで、容易に所望の厚さの素子形成層を得ることができる。
【００２３】
【発明の実施の形態】
図１に、この発明の一実施形態による半導体装置であるバイポーラ集積回路３０の主要部の断面構成を示す。バイポーラ集積回路３０は、素子形成層であるＮ導電型シリコンのウエハ基体３２と、基部層であるＰ導電型シリコンのエピタキシャル成長層５２とを備えている。エピタキシャル成長層５２は、ウエハ基体３２に接して設けられ、ウエハ基体３２を支持する。
【００２４】
ウエハ基体３２の上部には、半導体素子であるＮＰＮトランジスタ部４２およびＰＮＰトランジスタ部４４が形成されている。ウエハ基体３２はインゴットから切出された高品質の単結晶構造であるため、ウエハ基体３２にトランジスタ部を形成することで、結晶欠陥などによる信頼性の低下を防止することができる。
【００２５】
これら各トランジスタ部を分離するように、Ｐ導電型の分離拡散層３６が形成されている。
【００２６】
エピタキシャル成長層５２は、ウエハ基体３２に接して形成された第１基部層３８と、第１基部層３８に接して形成された第２基部層４０とを備えている。ウエハ基体３２と第１基部層３８との間には、不純物濃度の高いＮ導電型の埋め込み拡散層３４が部分的に形成されている。
【００２７】
ウエハ基体３２上部のＮＰＮトランジスタ部４２およびＰＮＰトランジスタ部４４には、絶縁層４６に設けたコンタクトホールを介して、アルミ配線４８が接続されている。第２基部層４０の下面には、裏メタル５０が形成されている。
【００２８】
上述の第１基部層３８の不純物濃度は特に限定されるものではないが、埋め込み拡散層３４と第２基部層４０との間の所定耐圧を確保し得る程度の厚さの空乏層が生ずるような濃度またはそれ以下の濃度が好ましい。この実施形態では、第１基部層３８の不純物濃度を、８×１０15［原子／ｃｍ3］程度以下としている。第１基部層３８の不純物濃度は、さらに好ましくは、２×１０15〜８×１０15［原子／ｃｍ3］(抵抗率約６〜２Ω・ｍに該当）である。
【００２９】
第２基部層４０の不純物濃度は特に限定されるものではないが、第２基部層４０の抵抗成分が、ラッチアップ（後述）を生じにくい程度の抵抗値になるような濃度またはそれ以上の濃度が好ましい。この実施形態では、第２基部層４０の不純物濃度を、４×１０15［原子／ｃｍ3］程度以上で、かつ、第１基部層３８の不純物濃度よりも高くなるよう設定している。第２基部層４０の不純物濃度は、さらに好ましくは、１０18〜１０20［原子／ｃｍ3］である。
【００３０】
なお、この実施形態においては、第２基部層４０の不純物濃度を、第１基部層３８の不純物濃度よりも高くなるよう設定したが、第２基部層４０の不純物濃度を、第１基部層３８の不純物濃度よりも低くなるよう設定することも可能である。
【００３１】
第１基部層３８の厚さは特に限定されるものではないが、埋め込み拡散層３４と第２基部層４０との間の所定耐圧を確保できる程度の厚さまたはそれ以上の厚さが好ましい。この実施形態では、第１基部層３８の厚さを１０μｍ程度に設定している。
【００３２】
第２基部層４０の厚さは特に限定されるものではないが、ウエハ加工工程や組み立て工程での取り扱いの際、容易に破損しない程度の強度を確保できるような厚さまたはそれ以上の厚さが好ましい。この実施形態では、第２基部層４０の厚さを２００μｍ程度以上に設定している。
【００３３】
バイポーラ集積回路３０に生ずる可能性のあるラッチアップ回路の概念図を、図１に示す。図１から分るように、この実施形態においては、第２基部層４０の不純物濃度を高くすることで、第２基部層４０の厚さを厚く保ちつつその抵抗成分、すなわちラッチアップ回路のベース抵抗値Ｒを小さくすることができる。したがって、ウエハ加工工程や組み立て工程での取り扱いの際、容易に破損することもなく、かつ、ラッチアップも生じにくい。また、上述のように、第１基部層の不純物濃度を低くすることで、埋め込み拡散層３４と第２基部層４０との間の所定耐圧を確保できる。
【００３４】
図２〜図４は、バイポーラ集積回路３０の製造工程の一部を示す図面である。図２〜図４に基づいて、バイポーラ集積回路３０の製造方法を説明する。まず、Ｎ導電型のウエハ基体３２を用意する。ウエハ基体３２を構成するシリコンの不純物濃度は、ＮＰＮトランジスタ部４２およびＰＮＰトランジスタ部４４を形成するのに最適な濃度に設定されている。ウエハ基体３２の厚さは、取り扱いの際、容易に破損しない程度の厚さとしておく。
【００３５】
つぎに、図２Ａに示すように、ウエハ基体３２の上部に、ウエハ基体３２より不純物濃度の高いＮ導電型の層を形成する。この層が埋め込み拡散層３４となる。また、Ｐ導電型の層を形成する。この層が、分離拡散層３６となる。これらの層は、ウエハ基体３２の上部にフォトレジスト（図示せず）をパタニングし、このフォトレジストをマスクとして、Ｎ型の不純物であるリン（Ｐ）またはヒ素（Ａs）や、Ｐ型の不純物であるボロン（Ｂ）を導入し、これを拡散することにより得られる。
【００３６】
つぎに、図２Ｂに示すように、第１基部層３８を形成する。第１基部層３８は、ウエハ基体３２の上部に、不純物濃度の低いＰ導電型のシリコンをエピタキシャル成長させることにより得られる。なお、このとき、埋め込み拡散層３４および分離拡散層３６は、第１基部層３８の一部に侵入するように拡散する。
【００３７】
つぎに、図３Ａに示すように、第２基部層４０を形成する。第２基部層４０は、第１基部層３８の上部に、不純物濃度の高いＰ導電型のシリコンをエピタキシャル成長させることにより得られる。
【００３８】
つぎに、図３Ｂに示すように、ウエハ基体３２の下部を研削などにより除去する。このようにして、ウエハ基体３２の厚さを、ＮＰＮトランジスタ部４２およびＰＮＰトランジスタ部４４を形成するのに最適な厚さにする。除去により露出したウエハ基体３２の下面は、鏡面仕上程度になるように研磨することが好ましい。
【００３９】
つぎに、図４Ａに示すように、基板を上下逆にし、図４Ｂに示すように、上下逆転したウエハ基体３２の上部に、ＮＰＮトランジスタ部４２およびＰＮＰトランジスタ部４４を形成する。ＮＰＮトランジスタ部４２およびＰＮＰトランジスタ部４４は、ウエハ基体３２の上部にフォトレジスト（図示せず）をパタニングし、このフォトレジストをマスクとして、Ｎ型の不純物であるリン（Ｐ）またはヒ素（Ａs）や、Ｐ型の不純物であるボロン（Ｂ）を導入し、これを拡散することにより形成する。これと同時に、ウエハ基体３２の上部からＰ型の不純物であるボロン（Ｂ）を導入して拡散することで、分離拡散層３６がウエハ基体３２の上部まで到達することとなる。
【００４０】
つぎに、図１に示すように、ウエハ基体３２の上部に、シリコン酸化物（ＳiＯ2）等を堆積させることにより絶縁層４６形成し、絶縁層４６にコンタクトホールをあけた後、アルミ配線４８を形成する。最後に、第２基部層４０の下面に、裏メタル５０を形成する。このようにして、バイポーラ集積回路３０を形成する。
【００４１】
なお、上述の実施形態においては、ウエハ基体と第１基部層との間に埋め込み拡散層を設けるよう構成したが、埋め込み拡散層を設けないよう構成することもできる。
【００４２】
また、上述の実施形態においては、基部層を構成する層として第１基部層と第２基部層と設けた例を説明したが、基部層を構成する層の数は２つに限定されるものではない。基部層を構成する層の数を３つ以上としてもよいし、基部層を構成する層の数をひとつとしてもよい。
【００４３】
また、上述の実施形態においては、基部層をエピタキシャル成長により形成したが、基部層をエピタキシャル成長以外の方法により形成してもよい。
【図面の簡単な説明】
【図１】この発明の一実施形態による半導体装置であるバイポーラ集積回路３０の主要部の断面構成を示す図面である。
【図２】図２Ａおよび図２Ｂは、バイポーラ集積回路３０の製造工程の一部を示す図面である。
【図３】図３Ａおよび図３Ｂは、バイポーラ集積回路３０の製造工程の一部を示す図面である。
【図４】図４Ａおよび図４Ｂは、バイポーラ集積回路３０の製造工程の一部を示す図面である。
【図５】従来のバイポーラ集積回路２の主要部の断面構成を示す図面である。
【符号の説明】
３２・・・・・・ウエハ基体
３４・・・・・・埋め込み拡散層
３８・・・・・・第１基部層
４０・・・・・・第２基部層
４２・・・・・・ＮＰＮトランジスタ部
４４・・・・・・ＰＮＰトランジスタ部
【図１】
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【図２】
0003725663.tif 000003
【図３】
0003725663.tif 000004
【図４】
0003725663.tif 000005
【図５】
0003725663.tif 000006