(57)【特許請求の範囲】
【請求項１】
共通ノードと、
第１電源ノードと、
前記共通ノードの電圧と前記第１電源ノードの電圧とを両動作電源電圧として動作する第１のインバータと、
前記共通ノードの電圧と前記第１電源ノードの電圧とを両動作電源電圧として動作するとともに、入力端が前記第１のインバータの出力端に接続され、出力端が前記第１のインバータの入力端に接続された第２のインバータと、
第１のデータ入力端子と、
前記第１のデータ入力端子と前記第１のインバータの入力端子との間に接続され、ゲートには第１のクロック信号が供給される第１のトランジスタと、
第２のデータ入力端子と、
前記第２のデータ入力端子と前記第２のインバータの入力端子との間に接続され、ゲートには前記第１のクロック信号が供給される第２のトランジスタと、
第２電源ノードと、
前記共通ノードと前記第２電源ノードとの間に接続され、ゲートには前記第１のクロック信号と相補な第２のクロック信号が供給される第３のトランジスタと、
前記第１のインバータの出力端に接続された第１のデータ出力端子と、
前記第２のインバータの出力端に接続された第２のデータ出力端子とを備えた、ラッチ回路。
【請求項２】
前記第１から第３のトランジスタはいずれもＮチャネルＭＯＳトランジスタであって、前記第１電源ノードは電源電圧を有し、前記第２電源ノードは接地電圧を有する、請求項１に記載のラッチ回路。
【請求項３】
前記第１から第３のトランジスタはいずれもＰチャネルＭＯＳトランジスタであって、前記第１電源ノードは接地電圧を有し、前記第２電源ノードは電源電圧を有する、請求項１に記載のラッチ回路。
【請求項４】
前記第１から第３のトランジスタはいずれもゲートとバックゲートとが接続されるとともに、前記第１および第２のインバータに含まれたトランジスタの各々もゲートとバックゲートとが接続された、請求項１に記載のラッチ回路。
【請求項５】
前記第１のクロック信号と前記第２のクロック信号とを生成する相補信号生成手段をさらに備えた、請求項１から４のいずれかに記載のラッチ回路。
【請求項６】
複数個カスケード接続されたラッチ回路を備え、
各々の前記ラッチ回路は、
共通ノードと、
第１電源ノードと、
前記共通ノードの電圧と前記第１電源ノードの電圧とを両動作電源電圧として動作する第１のインバータと、
前記共通ノードの電圧と前記第１電源ノードの電圧とを両動作電源電圧として動作するとともに、入力端が前記第１のインバータの出力端に接続され、出力端が前記第１のインバータの入力端に接続された第２のインバータと、
第１のデータ入力端子と、
前記第１のデータ入力端子と前記第１のインバータの入力端子との間に接続され、ゲートには第１のクロック信号が供給される第１のトランジスタと、
第２のデータ入力端子と、
前記第２のデータ入力端子と前記第２のインバータの入力端子との間に接続され、ゲートには前記第１のクロック信号が供給される第２のトランジスタと、
第２電源ノードと、
前記共通ノードと前記第２電源ノードとの間に接続され、ゲートには前記第１のクロック信号と相補な第２のクロック信号が供給される第３のトランジスタと、
前記第１のインバータの出力端に接続された第１のデータ出力端子と、
前記第２のインバータの出力端に接続された第２のデータ出力端子とを含み、
隣接する前記ラッチ回路の前記第１のクロック信号は相補信号とされる、フリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、さらに詳しくは、データを保持するラッチ回路およびフリップフロップ回路に関するものである。
【０００２】
【従来の技術】
図９は、IEICE TRANSACTIONS on Electronics, vol. E78-C ，No.12, December 1995, pp.1746-1753に記載されている従来のフリップフロップ回路の構成を示す回路図である。
【０００３】
図９に示されるように、このフリップフロップ回路は、トランスミッションゲートＴＧ１〜ＴＧ８と、インバータゲートＩＮＶ１〜ＩＮＶ４と、第１のデータ入力端子ＤＩと、第２のデータ入力端子ＤＩＢと、第１のクロック入力端子ＣＫと、第２のクロック入力端子ＣＫＢと、第１のデータ出力端子ＤＯと、第２のデータ出力端子ＤＯＢとを備える。ここで、各トランスミッションゲートＴＧ１〜ＴＧ８は並列に接続された１組のＰチャネルＭＯＳトランジスタとＮチャネルＭＯＳトランジスタとから構成される。
【０００４】
図１０は、図９に示された各インバータゲートＩＮＶ１〜ＩＮＶ４の構成を示す回路図である。図１０に示されるように、このインバータゲートは、電源電圧ノードＶＤＤと、データ入力端子ＩＮと、データ出力端子ＯＵＴと、電源電圧ノードＶＤＤとデータ出力端子ＯＵＴとの間に接続されゲートがデータ入力端子ＩＮに接続されたＰチャネルＭＯＳトランジスタと、接地ノードと、接地ノードとデータ出力端子ＯＵＴとの間に接続されゲートがデータ入力端子ＩＮに接続されたＮチャネルＭＯＳトランジスタとを備える。
【０００５】
このインバータゲートは、データ入力端子ＩＮに入力されたデータがインバータゲートの論理しきい値電圧（一般的には、電源電圧と接地電圧との中間電圧）以下であればハイレベル（電源電圧）のデータを、データ入力端子ＩＮに入力されたデータがインバータゲートの論理しきい値電圧以上であればローレベル（接地電圧）のデータをデータ出力端子ＯＵＴに出力する。
【０００６】
次に、図９に示されたフリップフロップ回路の動作を図１１のタイミング図を参照して説明する。
【０００７】
時刻Ｔ１において、第１のデータ入力端子ＤＩにハイレベルの信号を入力し、第２のデータ入力端子ＤＩＢにローレベルの信号を入力する。ここで、これら第１および第２のデータ入力端子ＤＩ，ＤＩＢに与えられる信号を第１のデータＤＡＴＡ１とする。このとき、第１のクロック入力端子ＣＫにハイレベルの信号、第２のクロック入力端子ＣＫＢにローレベルの信号が供給されると、トランスミッションゲートＴＧ１，ＴＧ２はオフし、トランスミッションゲートＴＧ３〜ＴＧ６がオンする。また、トランスミッションゲートＴＧ７，ＴＧ８はオフする。
【０００８】
そして時刻Ｔ２で、第１のクロック入力端子ＣＫに供給される信号がローレベルに変化し、第２のクロック入力端子ＣＫＢに供給される信号がハイレベルに変化すれば、トランスミッションゲートＴＧ１，ＴＧ２がオンし、第１のデータ入力端子ＤＩに供給されていたハイレベルの信号によりインバータゲートＩＮＶ２の出力がローレベルになり、第２のデータ入力端子ＤＩＢに供給されていたローレベルの信号によりインバータゲートＩＮＶ１の出力はハイレベルとなる。このときトランスミッションゲートＴＧ３〜ＴＧ６はオフし、トランスミッションゲートＴＧ７，ＴＧ８はオンする。
【０００９】
また時刻Ｔ３で、第１のデータ入力端子ＤＩに供給される信号がローレベルに変化し、第２のデータ入力端子ＤＩＢに供給される信号がハイレベルに変化する。ここで、これらの信号を第２のデータＤＡＴＡ２とする。また時刻Ｔ３では、同時に、第１のクロック入力端子ＣＫに供給される信号がハイレベルに変化し、第２のクロック入力端子ＣＫＢに供給される信号がローレベルに変化する。これにより、第１のデータ入力端子ＤＩと第２のデータ入力端子ＤＩＢに供給された第２のデータＤＡＴＡ２はトランスミッションゲートＴＧ１，ＴＧ２がオフするため内部の回路と分離される。このときトランスミッションゲートＴＧ３，ＴＧ４はオンし、インバータゲートＩＮＶ２の出力であるローレベルの信号がトランスミッションゲートＴＧ４を介してインバータゲートＩＮＶ１に供給され、かつ、インバータゲートＩＮＶ１の出力であるハイレベルの信号がトランスミッションゲートＴＧ３を介してインバータゲートＩＮＶ２に供給される。これにより、第１のデータ入力端子ＤＩと第２のデータ入力端子ＤＩＢに供給されていた第１のデータＤＡＴＡ１は、インバータゲートＩＮＶ１と、トランスミッションゲートＴＧ３と、インバータゲートＩＮＶ２と、トランスミッションゲートＴＧ４とから構成される閉ループラッチ回路で保持される。またこのとき、トランスミッションゲートＴＧ５，ＴＧ６もオンするため、インバータゲートＩＮＶ４にはトランスミッションゲートＴＧ５を介してインバータゲートＩＮＶ１の出力信号が供給され、インバータゲートＩＮＶ３にはトランスミッションゲートＴＧ６を介してインバータゲートＩＮＶ２の出力信号が供給される。
【００１０】
したがって、時刻Ｔ３では、第１のデータ出力端子ＤＯおよび第２のデータ出力端子ＤＯＢから第１のデータＤＡＴＡ１が出力されることとなる。
【００１１】
さらに、時刻Ｔ４で、第１のクロック入力端子ＣＫに供給される信号がローレベルに変化し、第２のクロック入力端子ＣＫＢに供給される信号がハイレベルに変化すると、トランスミッションゲートＴＧ１，ＴＧ２がオンするため、トランスミッションゲートＴＧ１，ＴＧ２を介してインバータゲートＩＮＶ１の出力ノードはローレベルに、インバータゲートＩＮＶ２の出力ノードはハイレベルとなる。すなわち、第２のデータＤＡＴＡ２が取込まれる。このときトランスミッションゲートＴＧ３〜ＴＧ６はオフし、トランスミッションゲートＴＧ７，ＴＧ８はオンする。したがって、第１および第２のデータ出力端子ＤＯ，ＤＯＢは第１のデータＤＡＴＡ１を出力し続けるとともに、第１のデータＤＡＴＡ１は、インバータゲートＩＮＶ３と、トランスミッションゲートＴＧ７と、インバータゲートＩＮＶ４と、トランスミッションゲートＴＧ８とから構成される閉ループラッチ回路で保持される。
【００１２】
このように、図９に示されたフリップフロップ回路は、第１および第２のデータ入力端子ＤＩ，ＤＩＢに供給されたデータ信号を、第１および第２のクロック入力端子ＣＫ，ＣＫＢに供給されたクロック信号に同期して取込み、一時的に保持し、位相をずらすように第１および第２のデータ出力端子からデータを出力する機能を持つ。
【００１３】
なお、上記説明では、第１のデータ入力端子ＤＩに供給される信号がハイレベルからローレベルに変化し、第１のデータ入力端子ＤＩに供給される信号の反転信号を入力する第２のデータ入力端子ＤＩＢにローレベルからハイレベルに変化する信号が供給された場合（時刻Ｔ１〜Ｔ５の動作）を説明したが、信号レベルの変化によらず、このフリップフロップ回路は時刻Ｔ５〜Ｔ７においても同様に動作する。
【００１４】
図１２は、従来のラッチ回路の構成を示す回路図である。なお、図９に示されたフリップフロップ回路はこのラッチ回路を直列に２段接続して構成されたものである。図１２に示されるように、このラッチ回路はトランスミッションゲートＴＧ１〜ＴＧ４と、インバータゲートＩＮＶ１，ＩＮＶ２と、第１のデータ入力端子ＤＩと、第２のデータ入力端子ＤＩＢと、第１のクロック入力端子ＣＫと、第２のクロック入力端子ＣＫＢと、第１のデータ出力端子ＤＯと、第２のデータ出力端子ＤＯＢとを備える。
【００１５】
次に、上記ラッチ回路の動作を、図１３のタイミング図を参照して説明する。時刻Ｔ１では、図１３（ａ）に示されるように、第１のデータ入力端子ＤＩにハイレベルの信号を供給し、第２のデータ入力端子ＤＩＢにはローレベルの信号を供給する。ここで、これら第１および第２のデータ入力端子ＤＩ，ＤＩＢに供給された信号を第１のデータＤＡＴＡ１とする。このとき、図１３（ｂ）に示されるように、第１のクロック入力端子ＣＫにハイレベルの信号が供給され、第２のクロック入力端子ＣＫＢにローレベルの信号が供給されると、トランスミッションゲートＴＧ１，ＴＧ２はオフし、トランスミッションゲートＴＧ３，ＴＧ４がオンする。
【００１６】
そして、図１３（ｂ）に示されるように、時刻Ｔ２で第１のクロック入力端子ＣＫに供給される信号がローレベルに変化し、第２のクロック入力端子ＣＫＢに供給される信号がハイレベルに変化すると、トランスミッションゲートＴＧ１，ＴＧ２がオンし、第１のデータ入力端子ＤＩに供給されていたハイレベルの信号により、インバータゲートＩＮＶ２の出力ノード、すなわち第２のデータ出力端子ＤＯＢがローレベルの電圧を有し、また、第２のデータ入力端子ＤＩＢに供給されていたローレベルの信号により、インバータゲートＩＮＶ１の出力ノード、すなわち第１のデータ出力端子ＤＯはハイレベルの電圧を有する。したがって、このときには、図１３（ｃ）に示されるように、第１および第２のデータ出力端子ＤＯ，ＤＯＢからは第１のデータＤＡＴＡ１が出力される。なお、このときトランスミッションゲートＴＧ３，ＴＧ４はオフしている。
【００１７】
そして、時刻Ｔ３で、図１３（ａ）に示されるように、第１のデータ入力端子ＤＩに供給される信号がローレベルに変化し、第２のデータ入力端子ＤＩＢに供給される信号がハイレベルに変化する。ここで、これらの第１および第２のデータ入力端子ＤＩ，ＤＩＢに供給される信号を第２のデータＤＡＴＡ２とする。また時刻Ｔ３では、図１３（ｂ）に示されるように、第１のクロック入力端子ＣＫに供給される信号がハイレベルに変化し、第２のクロック入力端子ＣＫＢに供給される信号がローレベルに変化する。このため第１および第２のデータ入力端子ＤＩ，ＤＩＢに与えられた第２のデータＤＡＴＡ２はトランスミッションゲートＴＧ１，ＴＧ２がオフしているため内部の回路と分離される。また時刻Ｔ３では、トランスミッションゲートＴＧ３，ＴＧ４はオンする。したがって、インバータゲートＩＮＶ２のローレベルの出力信号がトランスミッションゲートＴＧ４を介してインバータゲートＩＮＶ１に供給され、またインバータゲートＩＮＶ１のハイレベルの出力信号がトランスミッションゲートＴＧ３を介してインバータゲートＩＮＶ２に供給される。これにより、第１および第２のデータ入力端子ＤＩ，ＤＩＢに供給されていた第１のデータＤＡＴＡ１は、インバータゲートＩＮＶ１と、トランスミッションゲートＴＧ３と、インバータゲートＩＮＶ２と、トランスミッションゲートＴＧ４とで構成される閉ループラッチ回路で保持され、第１のデータ出力端子ＤＯと第２のデータ出力端子ＤＯＢとから出力され続ける。
【００１８】
次に時刻Ｔ４で、第１のクロック入力端子ＣＫに供給される信号がローレベルに変化し、第２のクロック入力端子ＣＫＢに供給される信号がハイレベルに変化すると、トランスミッションゲートＴＧ１，ＴＧ２がオンし、インバータゲートＩＮＶ１の出力ノードはローレベル、インバータゲートＩＮＶ２の出力ノードはハイレベル、インバータゲートＩＮＶ１の出力ノードはローレベルとなる。
【００１９】
したがって、第１のデータ出力端子ＤＯはローレベルの信号を出力し、第２のデータ出力端子ＤＯＢはハイレベルの信号を出力する。すなわち、第２のデータＤＡＴＡ２が出力される。
【００２０】
以上のように、このラッチ回路は、第１および第２のデータ入力端子ＤＩ，ＤＩＢに供給されたデータ信号を、第１および第２のクロック入力端子ＣＫ，ＣＫＢに供給されるクロック信号に同期して取込み、位相をずらして第１および第２のデータ出力端子ＤＯ，ＤＯＢから出力する機能を持つ。また、上記説明では、第１のデータ入力端子ＤＩに供給される信号がハイレベルからローレベルに変化し、第１のデータ入力端子ＤＩに供給される信号の反転信号を入力する第２のデータ入力端子ＤＩＢにローレベルからハイレベルに変化する信号を供給した場合（時刻Ｔ１〜Ｔ４）を説明したが、時刻Ｔ４以降もこのラッチ回路は同様に動作する。
【００２１】
また、上記のようなフリップフロップ回路とラッチ回路はともにデータ信号をクロック信号に同期して取込み、位相をずらして出力する機能を持つが、ラッチ回路ではフリップフロップ回路に比してデータ信号を出力する位相が、クロック信号の１／２周期だけずれる。
【００２２】
図１４は、図９に示されたフリップフロップ回路あるいは図１２に示されたラッチ回路に供給されるクロック信号またはデータ信号をバッファリングする回路の構成を示す。図１４に示されるように、この回路は信号入力端子ＣＩＮと、信号入力端子ＣＩＮに接続されたインバータゲートＩＮＶ５と、インバータゲートＩＮＶ５に接続された第２の出力端子ＣＫＯＢと、インバータゲートＩＮＶ５に接続されたインバータゲートＩＮＶ６と、インバータゲートＩＮＶ６に接続された第１の出力端子ＣＫＯとを備える。
【００２３】
ここで、信号入力端子ＣＩＮにハイレベルの信号が供給されたときには、第１の出力端子ＣＫＯからはインバータゲートＩＮＶ５，ＩＮＶ６を介してハイレベルの信号が出力され、第２の出力端子ＣＫＯＢからはインバータゲートＩＮＶ５を介してローレベルの信号が出力される。
【００２４】
また、信号入力端子ＣＩＮにローレベルの信号が供給されたときは、第１の出力端子ＣＫＯからはローレベルの信号が出力され、第２の出力端子ＣＫＯＢからはハイレベルの信号が出力される。
【００２５】
このように、この回路は１つの入力信号に基づいて互いに反転論理の関係にある２つの信号を生成する。そして、図９に示されたフリップフロップ回路あるいは図１２に示されたラッチ回路において、第１のデータ入力端子ＤＩ、第２のデータ入力端子ＤＩＢおよび第１のクロック入力端子ＣＫ、第２のクロック入力端子ＣＫＢにはそれぞれ、このバッファ回路で生成された信号が供給される。このバッファ回路をクロック信号に用いた場合には、その出力端子に、フリップフロップ回路の場合で４個のＰチャネルＭＯＳトランジスタと４個のＮチャネルＭＯＳトランジスタが、またラッチ回路の場合で２個のＰチャネルＭＯＳトランジスタと２個のＮチャネルＭＯＳトランジスタが接続されることになる。
【００２６】
【発明が解決しようとする課題】
しかしながら、図９に示されたフリップフロップ回路は１２個のＰチャネルＭＯＳトランジスタと１２個のＮチャネルＭＯＳトランジスタとを備え、また、図１２に示されたラッチ回路は６個のＰチャネルＭＯＳトランジスタと６個のＮチャネルＭＯＳトランジスタとを備えていたため、回路の占有面積が大きくなるという欠点があった。
【００２７】
さらにクロック信号におけるバッファ回路の２つの出力端子には、上記のようにフリップフロップ回路の場合で４個のＰチャネルＭＯＳトランジスタと４個のＮチャネルＭＯＳトランジスタが接続されており、また、ラッチ回路の場合で２個のＰチャネルＭＯＳトランジスタと２個のＮチャネルＭＯＳトランジスタとが接続されていた。このため出力端子の負荷容量が大きく、負荷容量の充放電にクロック信号におけるバッファ回路が多大な電力を消費するという問題があった。
【００２８】
本発明は、このような問題を解消するためになされたもので、必要とされる素子数および占有面積が削減され、かつ消費電力が低減されたラッチ回路およびフリップフロップ回路を提供することを目的とする。
【００２９】
【課題を解決するための手段】
請求項１に係るラッチ回路は、共通ノードと、第１電源ノードと、共通ノードの電圧と第１電源ノードの電圧とを両動作電源電圧として動作する第１のインバータと、共通ノードの電圧と第１電源ノードの電圧とを両動作電源電圧として動作するとともに、入力端が第１のインバータの出力端に接続され、出力端が第１のインバータの入力端に接続された第２のインバータと、第１のデータ入力端子と、第１のデータ入力端子と第１のインバータの入力端子との間に接続され、ゲートには第１のクロック信号が供給される第１のトランジスタと、第２のデータ入力端子と、第２のデータ入力端子と第２のインバータの入力端子との間に接続され、ゲートには第１のクロック信号が供給される第２のトランジスタと、第２電源ノードと、共通ノードと第２電源ノードとの間に接続され、ゲートには第１のクロック信号と相補な第２のクロック信号が供給される第３のトランジスタと、第１のインバータの出力端に接続された第１のデータ出力端子と、第２のインバータの出力端に接続された第２のデータ出力端子とを備えるものである。
【００３０】
請求項２に係るラッチ回路は、請求項１に記載のラッチ回路であって、第１から第３のトランジスタはいずれもＮチャネルＭＯＳトランジスタであって、第１電源ノードは電源電圧を有し、第２電源ノードは接地電圧を有するものである。
【００３１】
請求項３に係るラッチ回路は、請求項１に記載のラッチ回路であって、第１から第３のトランジスタはいずれもＰチャネルＭＯＳトランジスタであって、第１電源ノードは接地電圧を有し、第２電源ノードは電源電圧を有するものである。
【００３２】
請求項４に係るラッチ回路は、請求項１に記載のラッチ回路であって、第１から第３のトランジスタはいずれもゲートとバックゲートとが接続されるとともに、第１および第２のインバータに含まれたトランジスタの各々もゲートとバックゲートとが接続されたものである。
【００３３】
請求項５に係るラッチ回路は、請求項１から４のいずれかに記載のラッチ回路であって、第１のクロック信号と第２のクロック信号とを生成する相補信号生成手段をさらに備えるものである。
【００３４】
請求項６に係るフリップフロップ回路は、複数個カスケード接続されたラッチ回路を備え、各々のラッチ回路は、共通ノードと、第１電源ノードと、共通ノードの電圧と第１電源ノードの電圧とを両動作電源電圧として動作する第１のインバータと、共通ノードの電圧と第１電源ノードの電圧とを両動作電源電圧として動作するとともに、入力端が第１のインバータの出力端に接続され、出力端が第１のインバータの入力端に接続された第２のインバータと、第１のデータ入力端子と、第１のデータ入力端子と第１のインバータの入力端子との間に接続され、ゲートには第１のクロック信号が供給される第１のトランジスタと、第２のデータ入力端子と、第２のデータ入力端子と第２のインバータの入力端子との間に接続され、ゲートには第１のクロック信号が供給される第２のトランジスタと、第２電源ノードと、共通ノードと第２電源ノードとの間に接続され、ゲートには第１のクロック信号と相補な第２のクロック信号が供給される第３のトランジスタと、第１のインバータの出力端に接続された第１のデータ出力端子と、第２のインバータの出力端に接続された第２のデータ出力端子とを含み、隣接するラッチ回路の第１のクロック信号は相補信号とされるものである。
【００４０】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳しく説明する。なお、図中同一符号は同一または相当部分を示す。
【００４１】
［実施の形態１］
図１は、本発明の実施の形態１に係るフリップフロップ回路の構成を示す回路図である。
【００４２】
図１に示されるように、このフリップフロップ回路は第１のデータ入力端子ＤＩと、ノードＮ１と、第１のデータ入力端子ＤＩとノードＮ１との間に接続されゲートには第２のクロック入力端子ＣＫＢに供給される信号（以下「クロック信号ＣＫＢ」ともいう。）が供給されるＮチャネルＭＯＳトランジスタＭＮ１と、電源電圧ノードＶＤＤと、ノードＮ２と、電源電圧ノードＶＤＤとノードＮ１との間に接続されゲートがノードＮ２に接続されたＰチャネルＭＯＳトランジスタＭＰ１と、ノードＮ０と、ノードＮ０とノードＮ１との間に接続されゲートがノードＮ２に接続されたＮチャネルＭＯＳトランジスタＭＮ３と、接地ノードＧＮＤと、ノードＮ０と接地ノードＧＮＤとの間に接続されゲートには第１のクロック入力端子ＣＫに供給される信号（以下「クロック信号ＣＫ」ともいう。）が供給されるＮチャネルＭＯＳトランジスタＭＮ５と、ノードＮ０とノードＮ２との間に接続されゲートがノードＮ１に接続されたＮチャネルＭＯＳトランジスタＭＮ４と、ノードＮ２と電源電圧ノードＶＤＤとの間に接続されゲートがノードＮ１に接続されたＰチャネルＭＯＳトランジスタＭＰ２と、第２のデータ入力端子ＤＩＢと、第２のデータ入力端子ＤＩＢとノードＮ２との間に接続されゲートにはクロック信号ＣＫＢが供給されるＮチャネルＭＯＳトランジスタＭＮ２と、ノードＮ３と、ノードＮ１とノードＮ３との間に接続されゲートにはクロック信号ＣＫが供給されるＮチャネルＭＯＳトランジスタＭＮ６と、ノードＮ４と、ノードＮ２とノードＮ４との間に接続されゲートにはクロック信号ＣＫが供給されるＮチャネルＭＯＳトランジスタＭＮ７と、ノードＮ３に接続された第１のデータ出力端子ＤＯと、電源電圧ノードＶＤＤとノードＮ３との間に接続されゲートがノードＮ４に接続されたＰチャネルＭＯＳトランジスタＭＰ３と、ノードＮ１０と、ノードＮ３とノードＮ１０との間に接続されゲートがノードＮ４に接続されたＮチャネルＭＯＳトランジスタＭＮ８と、接地ノードＧＮＤとノードＮ１０との間に接続されゲートにはクロック信号ＣＫＢが供給されるＮチャネルＭＯＳトランジスタＭＮ１０と、ノードＮ１０とノードＮ４との間に接続されゲートがノードＮ３に接続されたＮチャネルＭＯＳトランジスタＭＮ９と、ノードＮ４に接続された第２のデータ出力端子ＤＯＢと、ノードＮ４と電源電圧ノードＶＤＤとの間に接続されゲートがノードＮ３に接続されたＰチャネルＭＯＳトランジスタＭＰ４とを備える。
【００４３】
次に、上記フリップフロップ回路の動作を図２のタイミング図を参照して説明する。
【００４４】
時刻Ｔ１で、第１のデータ入力端子ＤＩにハイレベル（電源電圧）の信号を供給し、第２のデータ入力端子ＤＩＢにはローレベル（接地電圧）の信号を供給する。
【００４５】
ここで、これら第１および第２のデータ入力端子ＤＩ，ＤＩＢに供給される信号を第１のデータＤＡＴＡ１とする。このとき第１のクロック入力端子ＣＫにハイレベルの信号、また第２のクロック入力端子ＣＫＢにローレベルの信号が供給されると、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２はオフし、ＮチャネルＭＯＳトランジスタＭＮ５〜ＭＮ７がオンする。また、ＮチャネルＭＯＳトランジスタＭＮ１０はオフする。そして時刻Ｔ２で第１のクロック入力端子ＣＫに供給される信号がローレベルに変化し、第２のクロック入力端子ＣＫＢに供給される信号がハイレベルに変化すれば、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２がオンする。したがって、ＮチャネルＭＯＳトランジスタのしきい値電圧をＶｔｈｎとすれば、ノードＮ１は電源電圧よりしきい値電圧Ｖｔｈｎだけ低い電圧になり、またノードＮ２はローレベルとなる。このときＰチャネルＭＯＳトランジスタＭＰ１のゲート端子はノードＮ２に接続されているため、ＰチャネルＭＯＳトランジスタＭＰ１がオンしてＰチャネルＭＯＳトランジスタＭＰ１のドレイン端子、すなわちノードＮ１は電源電圧レベルに昇圧される。一方、ＰチャネルＭＯＳトランジスタＭＰ２のゲート端子はノードＮ１に接続されているためオフする。したがってノードＮ２はローレベルに、ノードＮ１はハイレベルになる。このときＮチャネルＭＯＳトランジスタＭＮ５〜ＭＮ７はオフし、ＮチャネルＭＯＳトランジスタＭＮ１０はオンする。
【００４６】
時刻Ｔ３で、図２（ａ）に示されるように、第１のデータ入力端子ＤＩに供給される信号がローレベルに変化し、また第２のデータ入力端子ＤＩＢに供給される信号がハイレベルに変化する。ここで、これら第１および第２のデータ入力端子ＤＩ，ＤＩＢに供給される信号を第２のデータＤＡＴＡ２とする。また同時に、図２（ｂ）に示されるように、第１のクロック入力端子ＣＫに供給される信号がハイレベルに変化し、第２のクロック入力端子ＣＫＢに供給される信号がローレベルに変化すれば、第１および第２のデータ入力端子ＤＩ，ＤＩＢに供給された第２のデータＤＡＴＡ２は、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２がオフしているため内部の回路と分離される。このとき、ＮチャネルＭＯＳトランジスタＭＮ５はオンする。したがって、第１のデータＤＡＴＡ１は、ＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ３とからなるインバータゲートと、ＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ４とからなるインバータゲートとが接続された閉ループラッチ回路で保持される。
【００４７】
またこのとき、ＮチャネルＭＯＳトランジスタＭＮ６，ＭＮ７はオンし、ノードＮ３は電源電圧よりＮチャネルＭＯＳトランジスタＭＮ６のしきい値電圧だけ低い電圧に、ノードＮ４はローレベル（接地電圧）となる。このときＰチャネルＭＯＳトランジスタＭＰ３のゲート端子はノードＮ４に接続されているため、ＰチャネルＭＯＳトランジスタＭＰ３がオンしてＰチャネルＭＯＳトランジスタＭＰ３のドレイン端子、すなわちノードＮ３は電源電圧に昇圧される。なお、ＰチャネルＭＯＳトランジスタＭＰ４のゲート端子はノードＮ３に接続されているためオフしている。このため第１のデータ出力端子ＤＯからはハイレベルの信号が出力され、第２のデータ出力端子ＤＯＢからはローレベルの信号が出力される。
【００４８】
したがって、このときには第１のデータ出力端子ＤＯおよび第２のデータ出力端子ＤＯＢを介して第１のデータＤＡＴＡ１が出力される。
【００４９】
次に時刻Ｔ４で、第１のクロック入力端子ＣＫに供給される信号がローレベルに変化し、第２のクロック入力端子ＣＫＢに供給される信号がハイレベルに変化すれば、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２がオンし、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２を介してノードＮ２は電源電圧よりＮチャネルＭＯＳトランジスタＭＮ２のしきい値電圧だけ低い電圧に、ノードＮ１はローレベルになる。このときＰチャネルＭＯＳトランジスタＭＰ２のゲート端子はノードＮ１に接続されているためＰチャネルＭＯＳトランジスタＭＰ２がオンしてＰチャネルＭＯＳトランジスタＭＰ２のドレイン端子、すなわちノードＮ２は電源電圧レベルに昇圧される。なお、ＰチャネルＭＯＳトランジスタＭＰ１のゲート端子はノードＮ２に接続されているためオフしている。これにより、第２のデータＤＡＴＡ２が取込まれる。また、ＮチャネルＭＯＳトランジスタＭＮ５〜ＭＮ７はオフし、ＮチャネルＭＯＳトランジスタＭＮ１０はオンする。このときＰチャネルＭＯＳトランジスタＭＰ３のゲート端子はノードＮ４に接続されているため、ＰチャネルＭＯＳトランジスタＭＰ３がオンしてＰチャネルＭＯＳトランジスタＭＰ３のドレイン端子、すなわち第１のデータ出力端子ＤＯはハイレベルとなる。また、ＰチャネルＭＯＳトランジスタＭＰ４のゲート端子はノードＮ３に接続されているためオフしている。このようにして、第１のデータ出力端子ＤＯはハイレベルの信号を、第２のデータ出力端子ＤＯＢはローレベルの信号をそれぞれ出力し続け、ＰチャネルＭＯＳトランジスタＭＰ３とＮチャネルＭＯＳトランジスタＭＮ８とからなるインバータゲートおよび、ＰチャネルＭＯＳトランジスタＭＰ４とＮチャネルＭＯＳトランジスタＭＮ９とからなるインバータゲートで構成される閉ループラッチ回路で第１のデータＤＡＴＡ１が保持される。
【００５０】
このようにして、このフリップフロップ回路は、第１および第２のデータ入力端子ＤＩ，ＤＩＢに供給されたデータ信号をクロック信号に同期して取込み、一時的に保持し、位相をずらして出力する機能を持つ。
【００５１】
また、上記においては、第１のデータ入力端子ＤＩに供給される信号はハイレベルからローレベルに変化し、第２のデータ入力端子ＤＩＢに供給される信号がローレベルからハイレベルに変化する場合を説明したが、時刻Ｔ４以降も同様に動作する。
【００５２】
以上より、本実施の形態に係るフリップフロップ回路によれば、図９に示された従来のフリップフロップ回路に比べて必要な素子数を少なくし、かつ、占有面積を削減することができる。また、図１４に示されたクロック信号をバッファリングする回路が駆動するトランジスタの数も削減され、このバッファ回路の消費電力も削減することができる。
【００５３】
［実施の形態２］
図３は、本発明の実施の形態２に係るラッチ回路の構成を示す図である。図３に示されるように、このラッチ回路は図１に示されるフリップフロップ回路と同様な構成を有するが、第１のデータ出力端子ＤＯがノードＮ１に接続され、第２のデータ出力端子ＤＯＢがノードＮ２に接続される点で相違するものである。
【００５４】
次に、このラッチ回路の動作を、図４のタイミング図を参照して説明する。まず時刻Ｔ１で、第１のデータ入力端子ＤＩにハイレベルの信号を入力し、第２のデータ入力端子ＤＩＢにローレベルの信号を入力する。ここでこれら第１および第２のデータ入力端子ＤＩ，ＤＩＢに供給される信号を第１のデータＤＡＴＡ１とする。このとき、第１のクロック入力端子ＣＫにハイレベルの信号を供給し、第２のクロック入力端子ＣＫＢにローレベルの信号を供給すると、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２はオフし、ＮチャネルＭＯＳトランジスタＭＮ５がオンする。
【００５５】
そして、時刻Ｔ２で、第１のクロック入力端子ＣＫに供給される信号がローレベルに変化し、第２のクロック入力端子ＣＫＢに供給される信号がハイレベルに変化すると、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２がオンする。したがって、ＮチャネルＭＯＳトランジスタＭＮ１のしきい値電圧をＶｔｈｎとすれば、第１のデータ出力端子ＤＯは電源電圧よりしきい値電圧Ｖｔｈｎだけ低い電圧となり、また第２のデータ出力端子ＤＯＢはローレベルとなる。このときＰチャネルＭＯＳトランジスタＭＰ１のゲート端子は第２のデータ出力端子ＤＯＢに接続されているため、ＰチャネルＭＯＳトランジスタＭＰ１がオンしてＰチャネルＭＯＳトランジスタＭＰ１のドレイン端子、すなわち第１のデータ出力端子ＤＯは電源電圧レベルに昇圧される。このようにして、第１および第２のデータ出力端子ＤＯ，ＤＯＢから、図４（ｃ）に示されるように、第１のデータＤＡＴＡ１が出力される。
【００５６】
時刻Ｔ３では、図４（ａ）に示されるように、第１のデータ入力端子ＤＩに供給される信号がローレベルに変化し、第２のデータ入力端子ＤＩＢに供給される信号がハイレベルに変化する。ここで、これら第１および第２のデータ入力端子に供給される信号を第２のデータＤＡＴＡ２とする。また同時に、第１のクロック入力端子ＣＫに供給される信号がハイレベルに変化し、第２のクロック入力端子ＣＫＢに供給される信号がローレベルに変化すると、第１および第２のデータ入力端子ＤＩ，ＤＩＢに供給された第２のデータＤＡＴＡ２はＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２がオフしているため、第１および第２のデータ出力端子ＤＯ，ＤＯＢと分離される。なお、このときＮチャネルＭＯＳトランジスタＭＮ５はオンする。したがって、第１のデータＤＡＴＡ１はＰチャネルＭＯＳトランジスタＭＰ１とＮチャネルＭＯＳトランジスタＭＮ３とからなるインバータゲートとＰチャネルＭＯＳトランジスタＭＰ２とＮチャネルＭＯＳトランジスタＭＮ４とからなるインバータゲートとが接続された閉ループラッチ回路で保持される。
次に、時刻Ｔ４で、第１のクロック入力端子ＣＫに供給されている信号がローレベルに変化し、第２のクロック入力端子ＣＫＢに供給される信号がハイレベルに変化すれば、ＮチャネルＭＯＳトランジスタＭＮ１，ＭＮ２がオンし、第２のデータ出力端子ＤＯＢは電源電圧よりＮチャネルＭＯＳトランジスタＭＮ２のしきい値電圧だけ低い電圧となり、第１のデータ出力端子ＤＯはローレベルとなる。このとき、ＰチャネルＭＯＳトランジスタＭＰ２のゲート端子はノードＮ１に接続されているため、ＰチャネルＭＯＳトランジスタＭＰ２がオンし、ＰチャネルＭＯＳトランジスタＭＰ２のドレイン端子、すなわち第２のデータ出力端子ＤＯＢはハイレベル（電源電圧）に昇圧される。なお、ＰチャネルＭＯＳトランジスタＭＰ１のゲート端子はノードＮ２に接続されているためオフする。このようにして、第１のデータ出力端子ＤＯはローレベルの信号、第２のデータ出力端子ＤＯＢはハイレベルの信号をそれぞれ出力し、第２のデータＤＡＴＡ２が出力される。
【００５７】
このように、本実施の形態に係るラッチ回路は、第１および第２のデータ入力端子ＤＩ，ＤＩＢに供給されたデータ信号を第１および第２のクロック入力端子ＣＫ，ＣＫＢに供給されたクロック信号に同期して取込み、一時的に保持し、位相をずらして出力する機能を持つ。
【００５８】
また、上記においては第１のデータ入力端子ＤＩに供給される信号がハイレベルからローレベルに変化し、第２のデータ入力端子ＤＩＢに供給される信号がローレベルからハイレベルに変化する時刻Ｔ１〜Ｔ４の動作を説明したが、時刻Ｔ４以降も同様に動作する。
【００５９】
以上より、本実施の形態に係るラッチ回路は、図１２に示される従来のラッチ回路に比べて必要な素子数が少なく、占有面積を削減することができる。また、図１４に示されたクロック信号をバッファリングする回路（クロックドライバ）が駆動するトランジスタの数も削減され、このクロックドライバの消費電力も削減することができる。
【００６０】
［実施の形態３］
図５は、本発明の実施の形態３に係るフリップフロップ回路の構成を示す回路図である。図５に示されるように、このフリップフロップ回路は図１に示される実施の形態１に係るフリップフロップ回路と同様な構成を有するが、フリップフロップ回路を構成するすべてのトランジスタにおいてゲート端子とバックゲート端子とが接続される点で相違するものである。なお、実施の形態１に係るフリップフロップ回路を構成するＰチャネルＭＯＳトランジスタＭＰ１〜ＭＰ４のバックゲート端子は電源電圧ノードに、ＮチャネルＭＯＳトランジスタＭＮ１〜ＭＮ１０のバックゲート端子は接地電圧ノードにそれぞれ接続される。
【００６１】
以上より、本実施の形態に係るフリップフロップ回路によれば、構成要素たる各トランジスタのしきい値電圧は小さくなるため、駆動力が増加し高速に動作する。
【００６２】
なお、回路動作は、実施の形態１に係るフリップフロップ回路の動作と同様である。
【００６３】
［実施の形態４］
図６は、本発明の実施の形態４に係るフリップフロップ回路の構成を示す回路図である。図６に示されるように、このフリップフロップ回路は実施の形態１に係るフリップフロップ回路と同様な構成を有するが、すべての極性が反転されている点で相違するものである。
【００６４】
すなわち、ＮチャネルＭＯＳトランジスタの代わりにＰチャネルＭＯＳトランジスタが使用され、ＰチャネルＭＯＳトランジスタの代わりにＮチャネルＭＯＳトランジスタが使用される。また、接地ノードと電源電圧ノードとが入れ替えられたものでもある。ここで、各トランジスタのゲートに供給されるクロック信号はそのレベルが反転されたものである。
【００６５】
このような構成を有する本実施の形態に係るフリップフロップ回路においても、実施の形態１に係るフリップフロップ回路と同様の動作を実現することができる。
【００６６】
なお、フリップフロップ回路を２つ使用する場合には、実施の形態１に係るフリップフロップ回路と本実施の形態に係るフリップフロップ回路とを組合せて使用すれば、必要とされるＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの数のバランスが良くなり、効率的なレイアウトができる。以下、このことをより具体的に説明する。
【００６７】
図７は、図１に示された実施の形態１に係るフリップフロップ回路のレイアウトを示す図である。図７に示されるように、このフリップフロップ回路はセル４上に形成され、セル４は、電源電圧ノードＶＤＤと、接地電圧ノードＧＮＤと、電源電圧ノードＶＤＤに接続され４個のＰチャネルＭＯＳトランジスタを含むＰＭＯＳ領域５と、接地電圧ノードＧＮＤに接続され１０個のＮチャネルＭＯＳトランジスタを含むＮＭＯＳ領域７とを備える。
【００６８】
一方、実施の形態４に係るフリップフロップ回路は、１０個のＰチャネルＭＯＳトランジスタと、４個のＮチャネルＭＯＳトランジスタとを備えるため、実施の形態１に係るフリップフロップ回路とは逆にＰＭＯＳ領域がＮＭＯＳ領域に比べて広くなる。
【００６９】
図８は、実施の形態１に係るフリップフロップ回路と実施の形態４に係るフリップフロップ回路とを組合せた回路のレイアウトを示す図である。図８において、実施の形態１に係るフリップフロップ回路は、電源電圧ノードＶＤＤと、第１ＰＭＯＳ領域９と、第１ＮＭＯＳ領域１１と、接地電圧ノードＧＮＤとから構成され、実施の形態４に係るフリップフロップ回路は、電源電圧ノードＶＤＤと、第２ＰＭＯＳ領域１３と、第２ＮＭＯＳ領域１５と、接地電圧ノードＧＮＤとから構成される。
【００７０】
このように、図７に示された実施の形態１に係るフリップフロップ回路だけをカスケード接続する場合より、実施の形態１に係るフリップフロップ回路と実施の形態４に係るフリップフロップ回路とを組合せて使用する場合の方が、セル８の面積を削減でき効率的なレイアウトを実現することができる。
【００７１】
【発明の効果】
請求項１から３に係るラッチ回路によれば、必要な素子数および占有面積を低減することができる。
【００７２】
請求項４に係るラッチ回路によれば、さらに動作の高速化を図ることができる。
【００７３】
請求項５に係るラッチ回路によれば、相補信号生成手段の消費電力を低減することができる。
【００７４】
請求項６に係るフリップフロップ回路によれば、必要な素子数および占有面積を低減することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係るフリップフロップ回路の構成を示す回路図である。
【図２】  図１に示されたフリップフロップ回路の動作を示すタイミング図である。
【図３】  本発明の実施の形態２に係るラッチ回路の構成を示す回路図である。
【図４】  図３に示されたラッチ回路の動作を示すタイミング図である。
【図５】  本発明の実施の形態３に係るフリップフロップ回路の構成を示す回路図である。
【図６】  本発明の実施の形態４に係るフリップフロップ回路の構成を示す回路図である。
【図７】  図１に示されたフリップフロップ回路のレイアウトを示す図である。
【図８】  図１に示されたフリップフロップ回路と図６に示されたフリップフロップ回路とを組合せた回路のレイアウトを示す図である。
【図９】  従来のフリップフロップ回路の構成を示す回路図である。
【図１０】  図９に示されたインバータゲートの構成を示す回路図である。
【図１１】  図９に示されたフリップフロップ回路の動作を示すタイミング図である。
【図１２】  従来のラッチ回路の構成を示す回路図である。
【図１３】  図１２に示されたラッチ回路の動作を示すタイミング図である。
【図１４】  従来のバッファ回路の構成を示す回路図である。
【符号の説明】
ＤＩ，Ｄ  第１のデータ入力端子、ＤＩＢ，ＤＢ  第２のデータ入力端子、ＤＯ，Ｑ  第１のデータ出力端子、ＤＯＢ，ＱＢ  第２のデータ出力端子、ＭＮ１〜ＭＮ１４  ＮチャネルＭＯＳトランジスタ、ＭＰ１〜ＭＰ１４  ＰチャネルＭＯＳトランジスタ、ＶＤＤ  電源電圧ノード、ＧＮＤ  接地電圧ノード、Ｎ０，Ｎ１０  ノード。
【図１】
0003653170.tif 000002
【図２】
0003653170.tif 000003
【図３】
0003653170.tif 000004
【図４】
0003653170.tif 000005
【図５】
0003653170.tif 000006
【図６】
0003653170.tif 000007
【図７】
0003653170.tif 000008
【図８】
0003653170.tif 000009
【図９】
0003653170.tif 000010
【図１０】
0003653170.tif 000011
【図１１】
0003653170.tif 000012
【図１２】
0003653170.tif 000013
【図１３】
0003653170.tif 000014
【図１４】
0003653170.tif 000015