(57)【特許請求の範囲】
【請求項１】
制御用物理チャネル及び通信用物理チャネル毎に規定された通信フォーマットに従って制御データ及び通信データをコーディングしてビットストリームを生成する通信制御装置であって、
前記制御用物理チャネルに固有の制御データと前記通信用物理チャネルに固有の制御データを共通にコーディングする第１のコーディング部と、
該第１のコーディング部でコーディングされるデータとは異なる、前記通信用物理チャネルに固有の制御データをコーディングする第２のコーディング部と、
前記第１のコーディング部でコーディングされたデータと前記第２のコーディング部でコーディングされたデータを合成するマルチプレクサと、
該マルチプレクサで合成されたデータをコーディングする第３のコーディング部と
を備え、
前記第１のコーディング部及び第２のコーディング部はそれぞれ、
前記通信用物理チャネルに固有の制御データをコーディングするとき、外部よりコーディング処理の開始を指示された時点でコーディング対象のすべてのデータを受け取っていない場合は、アイドルデータを前記コーディング対象のデータとして挿入するマスク回路
を有することを特徴とする通信制御装置。
【請求項２】
前記第１のコーディング部は、前記制御用物理チャネルに固有の制御データとしてＲＣＲ規格のＳＣＣＨデータをコーディングし、前記通信用物理チャネルに固有の制御データとしてＲＣＲ規格のＳＡＣＣＨデータをコーディングすることを特徴とする請求項１記載の通信制御装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ゾーン方式のディジタル移動体通信制御方式に関し、特に携帯用の小型移動機に適用して好適な通信制御方式に関する。
ディジタル方式の移動体電話サービスは、アナログ方式に比べて通信品質がよい、スクランブル等の暗号化が容易で秘匿性を確保できる、バイナリデータを高速転送できる等の様々なメリットがあり、大都市圏を中心に順次サービスエリアを広げつつあるが、より多くのユーザを獲得するには、できるだけ安価な移動機の市場投入が鍵になる。
【０００２】
【従来の技術】
ゾーン方式の移動体通信では、ビルの屋上などに設置された基地局の周囲（例えば半径数Ｋｍ）が一つのサービスエリア（セルと呼ばれる）になる。基地局はいくつかのセルを統括する回線制御局を介して交換局につながっており、交換局は、公衆回線網もしくは他の移動機から呼び出しのあった移動機の位置するセルを特定し、そのセルの基地局を通して移動機を呼び出したり、移動機からコールされた公衆回線網の電話機や他の移動機を呼び出したりする。
【０００３】
基地局と移動機との間は双方向通信である。一般に基地局から移動機への通信路を「下り」、移動機から基地局への通信路を「上り」と言い、上りと下りで一つのチャネルを形成する。チャネルは、さらに、通信に必要な様々な制御情報を事前にもしくは通信中にやり取りする「制御用物理チャネル」と、通信内容等の情報を転送する「通信用物理チャネル」とに分かれている。
【０００４】
図１３に両チャネルの機能表を示す。なお、この機能表はＲＣＲ規格（（財）電波システム開発センターが策定したディジタル移動体通信方式の標準規格）に基づくものである。図において、制御用物理チャネルには、セル情報（ＢＣＣＨやＳＣＣＨ）や移動機の固有番号情報（ＰＣＨ）が含まれ、また、通信用物理チャネルには、音声情報（ＴＣＨ）、電波の質等の制御情報（ＳＡＣＣＨ、ＲＣＨ）及びセル境界に接近したこと等を示す補助情報（ＦＡＣＣＨ）が含まれる。なお、ＵＰＣＨは将来の拡張機能である。
【０００５】
これらの各機能は、上り／下りの各チャネル毎にあらかじめ規定された信号フォーマットに従ってコーディングされ、基地局と移動機との間で送受信される。図１４はＲＣＲ規格に基づく信号フォーマットであり、同図（ａ）は上り制御用物理チャネル・フォーマット、同図（ｂ）は下り制御用物理チャネル・フォーマット、同図（ｃ）は上り通信用物理チャネル・フォーマット、同図（ｄ）は下り通信用物理チャネル・フォーマットである。
【０００６】
各フォーマットにおいて、先頭の「Ｒ」はランプビット、２番目の「Ｐ」はプリアンブルビット、中央の「ＳＷ」は同期のためのシンクワード、「ＣＣ」はスクランブルのためのカラーコード、最後の「Ｇ」はガードビットであり、「ＣＡＣ」は図１３のＳＣＣＨ及びＵＰＣＨ、「ＴＣＨ（ＦＡＣＣＨ）」は図１３のＴＣＨ（ＦＡＣＣＨ）、「ＳＡＣＣＨ／ＲＣＨ」は図１３のＳＡＣＣＨ又はＲＣＨである。ランプビットからガードビットまでが一つの送信単位（ユニット）であり、いずれのフォーマットも、１ユニットあたり２８０ビットのビットストリームで構成されている。
【０００７】
図１５〜図１９は、上記フォーマットに応じたビットストリーム（以下「エンコードデータ」と言う）を生成する各種チャネルエンコードブロック図である。図１５は「ＳＣＣＨ第１ユニットエンコードデータ（便宜的にＱ０）」を生成するためのブロック、図１６は「ＳＣＣＨ第２ユニットエンコードデータ（便宜的にＱ１）」を生成するためのブロック、図１７は「ＳＡＣＣＨエンコードデータ（便宜的にＱ２）」を生成するためのブロック、図１８は「ＲＣＨエンコードデータ（便宜的にＱ３）」を生成するためのブロック、図１９は「ＦＡＣＣＨエンコードデータ（便宜的にＱ４）」を生成するためのブロックであり、これら５種類のブロックは、それぞれ専用に設けられている。
【０００８】
図１５において、送信すべきＳＣＣＨ第１ユニットデータをＦＩＦＯメモリ１に入力し、ＦＩＦＯ１の出力をパラレルシリアル変換器２でシリアル列に変換した後、このシリアル列とＣＲＣ符号器３で生成したＣＲＣ符号列とをマルチプレクサ４で合成し、シリアルパラレル変換器５で再びパラレル列に戻して、ＢＣＨ符号器６で演算した４ビットのＢＣＨ符号と一緒に１４行×１３列のインターリーブバッファ７に“列”単位に書き込む。インターリーブバッファ７からの読み出しは、“行”単位である。これによって、ノイズ耐性向上のためのいわゆるインターリーブ変換が行われる。読み出しデータは「Ｑ０」で表してある。Ｑ０は「ＳＣＣＨ第１ユニットエンコードデータ」であり、このデータは、図１４（ａ）の第１ユニットの信号フォーマットの「ＣＡＣ」になる。ここで、同フォーマットの「ＣＡＣ」は６６ビットと１１６ビットの二つ存在する。二つのビット数を合わせると１８２ビットになり、このビット数はインターリーブバッファ７のサイズ（１４×１３）に等しい。
【０００９】
図１６〜図１９の各ブロックも、基本的な構成は図１５と同じである。すなわち、図１６は、ＦＩＦＯ１１、パラレルシリアル変換器１２、ＣＲＣ符号器１３、マルチプレクサ１４、シリアルパラレル変換器１５、ＢＣＨ符号器１６、インターリーブバッファ１７を備え、図１７は、ＦＩＦＯ２１、パラレルシリアル変換器２２、ＣＲＣ符号器２３、マルチプレクサ２４、シリアルパラレル変換器２５、ＢＣＨ符号器２６、インターリーブバッファ２７を備え、図１８は、ＦＩＦＯ３１、パラレルシリアル変換器３２、ＣＲＣ符号器３３、マルチプレクサ３４、シリアルパラレル変換器３５、ＢＣＨ符号器３６、インターリーブバッファ３７を備え、図１９は、ＦＩＦＯ４１、パラレルシリアル変換器４２、ＣＲＣ符号器４３、マルチプレクサ４４、シリアルパラレル変換器４５、ＢＣＨ符号器４６、インターリーブバッファ４７を備えている。
【００１０】
【発明が解決しようとする課題】
しかしながら、かかる従来の技術にあっては、制御用や通信用の複数の物理チャネル毎に専用のエンコーダブロックを備えているため、回路規模の増大を免れず、特に、携帯用移動機の小型化を妨げるばかりか、コストダウンを図ることができないという問題点があった。
【００１１】
そこで、本発明は、エンコーダブロックの一部を共通化することにより、特に携帯用移動機の小型化・コストダウンに寄与する有用な技術の提供を目的とする。
【００１２】
【課題を解決するための手段】
請求項１記載の通信制御装置は、制御用物理チャネル及び通信用物理チャネル毎に規定された通信フォーマットに従って制御データ及び通信データをコーディングしてビットストリームを生成する通信制御装置であって、前記制御用物理チャネルに固有の制御データと前記通信用物理チャネルに固有の制御データを共通にコーディングする第１のコーディング部と、該第１のコーディング部でコーディングされるデータとは異なる、前記通信用物理チャネルに固有の制御データをコーディングする第２のコーディング部と、前記第１のコーディング部でコーディングされたデータと前記第２のコーディング部でコーディングされたデータを合成するマルチプレクサと、該マルチプレクサで合成されたデータをコーディングする第３のコーディング部とを備え、前記第１のコーディング部及び第２のコーディング部はそれぞれ、前記通信用物理チャネルに固有の制御データをコーディングするとき、外部よりコーディング処理の開始を指示された時点でコーディング対象のすべてのデータを受け取っていない場合は、アイドルデータを前記コーディング対象のデータとして挿入するマスク回路を有することを特徴とする。
【００１３】
請求項２記載の通信制御装置は、請求項１記載の通信制御装置において、前記第１のコーディング部は、前記制御用物理チャネルに固有の制御データとしてＲＣＲ規格のＳＣＣＨデータをコーディングし、前記通信用物理チャネルに固有の制御データとしてＲＣＲ規格のＳＡＣＣＨデータをコーディングすることを特徴とする。
【００１４】
請求項１、２記載の発明では、同じバーストに共存しない制御データでいくつかの構成要素を兼用できる。
【００１５】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。
図１〜図４は本発明に係る通信制御方式の一実施例を示す図である。
まず、構成を説明する。図１において、５１はＦＩＦＯ、５２はパラレルシリアル変換器、７０はマスク回路、５３はＣＲＣ符号器、５４はマルチプレクサであり、これらの要素は、ＳＣＣＨデータとＳＡＣＣＨデータに兼用の構成要素である。また、６１はＦＩＦＯ、６２はパラレルシリアル変換器、７２はマスク回路、６３はＣＲＣ符号器、６４はマルチプレクサであり、これらの要素はＲＣＨデータに専用の構成要素である。さらに、７１はマルチプレクサ、５５はシリアルパラレル変換器、５６はＢＣＨ符号器、５７はインターリーブバッファであり、これらの要素は、ＳＣＣＨデータ（又はＳＡＣＣＨデータ）とＲＣＨデータに兼用の構成要素である。
【００１６】
制御用物理チャネルのビットストリームを生成する場合は、図１４（ａ）又は図１４（ｃ）の通信フォーマットに従う。これら制御用のフォーマットにＳＡＣＣＨ及びＲＣＨは含まれない。一方、通信用物理チャネルのビットストリームを生成する場合は、図１４（ｂ）又は図１４（ｄ）の通信フォーマットに従う。これら通信用のフォーマットにＳＣＣＨは含まれない。
【００１７】
本実施例は、このような制御データの使用規定に着目して案出されたもので、同じバーストに共存しない制御データでいくつかの構成要素を共用することにより、回路規模の削減を図るというものである。すなわち、本実施例の構成（図１）によれば、ＳＣＣＨとＳＡＣＣＨで、ＦＩＦＯ５１、パラレルシリアル変換器５２、マスク回路７０、ＣＲＣ符号器５３、マルチプレクサ５４、シリアルパラレル変換器５５、ＢＣＨ符号器５６及びインターリーブバッファ５７を共用できるとともに、ＳＣＣＨ又はＳＡＣＣＨとＲＣＨで、シリアルパラレル変換器５５、ＢＣＨ符号器５６及びインターリーブバッファ５７を共用できるから、従来例のように、各チャネルに専用のエンコードブロック（図１５〜図１９）を備えるものに比べて、はるかに回路規模を削減でき、コストダウンを達成できるという、格別有利な効果が得られる。
【００１８】
ここに、ＦＩＦＯ５１、パラレルシリアル変換器５２、マスク回路７０、ＣＲＣ符号器５３及びマルチプレクサ５４は、「第１のコーディング部」であり、ＦＩＦＯ６１、パラレルシリアル変換器６２、マスク回路７２、ＣＲＣ符号器６３及びマルチプレクサ６４は、「第２のコーディング部」であり、また、シリアルパラレル変換器５５、ＢＣＨ符号器５６及びインターリーブバッファ５７は、「第３のコーディング部」である。
【００１９】
なお、本実施例において、ＦＡＣＣＨのエンコードブロックは、従来例の図１９と同様な専用のものを用いる。
図２は本実施例のＢＣＨ符号器５６の概念構成図である。ＢＣＨ符号は、チャネルによって入力ビット数が異なる。そのため、図５の構成では、最大ビット数のデータに合わせて回路を構成するとともに、最大ビット数に満たないデータに対しては、上位ビットに“０”を挿入できるようにしている。すなわち、図５の例では、入力ビットのＳＰＩ０〜ＳＰＩ１７までは出力ビットＤ１１〜Ｄ４に対応しているが、上位の３ビットＳＰＩ８〜ＳＰＩ１０に対応する出力ビットＤ１〜Ｄ３ついては、チャネル種別に応じて“０”を挿入できるようにしている。これにより、ビット長の異なるＳＣＣＨ（又はＳＡＣＣＨ）とＲＣＨで、ＢＣＨ符号化器５６を兼用できる。
【００２０】
図３は本実施例におけるインターリーブバッファ５７のラッチ空間を模式的に示す概念図である。一つの升目は１ビットラッチを表している。
インターリーブバッファ５７のサイズは（１５行×２８列）である。このサイズは、最大のインターリーブ入力データ、すなわち、ＳＡＣＣＨデータ（行サイズ）とＦＡＣＣＨデータ（列サイズ）に対応させている。インターリーブデータのビット数もチャネルによって異なる。このため、チャネルに応じてラッチ空間をマッピング（図３参照）するとともに、該当する空間だけにデータが書き込まれるように、チャネルに応じて書込みクロックを制御するようにしている。なお、図３において、各升目に付した符号ａ〜ｉと割当データの関係は、次のとおりである。
【００２１】
ａ：すべてのチャネル
ｂ：ＳＣＣＨ第２用
ｃ：ＳＣＣＨ第１又はＳＡＣＣＨ用
ｄ：ＳＣＣＨ第１、ＳＣＣＨ第２又はＳＡＣＣＨ用
ｅ：ＳＣＣＨ第１用
ｆ：ＳＣＣＨ第１又はＳＣＣＨ第２用
ｇ：ＳＡＣＣＨ用
ｈ：ＳＣＣＨ第１、ＳＡＣＣＨ又はＲＣＨ用
ｉ：ＲＣＨ又はＳＡＣＣＨ用
図４は１ユニット分のエンコード処理のタイミングチャートである。信号ＴＸＳＬＯＴは、一つの送信ユニットの総ビット数（２８０ビット）と同数のクロックをカウントできる適切な期間に設定され、この期間の始まり、すなわちエンコード処理の開始は、信号ＥＮＣＳＴＲの変化（図では立ち上がり変化）に同期する。信号ＤＴＣＭＰは、送信対象のすべてのデータがＦＩＦＯに格納されたときにアクティブになる信号である。
【００２２】
信号ＥＮＣＳＴＲが変化したときに、この信号ＤＴＣＭＰがアクティブであれば、エンコード処理を開始する。すなわち、ＳＣＣＨを例にして説明すると、図１において、ＳＣＣＨ又はＳＡＣＣＨを１単位（特に限定しないが１ワード）ずつＦＩＦＯ５１から順次に取り出してパラレルシリアル変換器５２でシリアルデータに変換し、このシリアルデータに応じたＣＲＣ符号列をＣＲＣ符号器５３で発生するとともに、マルチプレクサ５４でシリアルデータとＣＲＣ符号列を合成し、シリアルパラレル変換器５５でパラレルデータに変換した後、このパラレルデータに応じたＢＣＨ符号をＢＣＨ符号器５６で発生し、パラレルデータと一緒にしてインターリーブバッファ５７に列単位に書き込み、インターリーブバッファ５７から行単位に読み出すことにより、Ｑ０で示す「ＳＣＣＨ第１ユニットエンコードデータ」を生成する、というエンコード処理を実行する。
【００２３】
もし、信号ＥＮＣＳＴＲの変化を検出した時点で信号ＤＴＣＭＰがネガディブである場合、ＳＣＣＨではエンコード処理を行わないが、ＲＣＨやＳＡＣＣＨでは、マスク回路７０、７２を働かせてアイドルデータ（“０”）を挿入する。これによれば、アイドルデータの生成処理にシステム制御部（一般にマイクロコンピュータ）が関与しないため、システム制御部の負担を軽減できるとともに、システム制御プログラムのステップ数を削減できるという有利な効果が得られる。なお、ＲＣＨの場合には、上記アイドルデータの挿入モードと、前回送信したデータの再送モードとを選択できるようにしておくのが好ましい。それには、再送用ＲＣＨテンポラリユニットバッファ（ＦＩＦＯ）を別に用意して、このテンポラリバッファに送信データを保存しておき、再送モードが選択された場合に、テンポラリバッファのデータをエンコード処理すればよい。
【００２４】
また、ＳＣＣＨの場合には、部分エコー付空線制御ランダムアクセス方式によって信号伝送を行うために、リサイクル（前回送信したデータを再送する処理）を生じることがあるが、それには、インターリーブバッファ５７からのＳＣＣＨの読み出しのパスを、インターリーブバッファ５７の最後のラッチにフィードバックし、インターリーブバッファ５７からのデータの読み出しをサイクリックに実行するように構成すればよい。これによれば、リサイクル処理にシステム制御部（一般にマイクロコンピュータ）が関与しないため、システム制御部の負担を軽減できるとともに、システム制御プログラムのステップ数を削減できるという有利な効果が得られる。
【００２５】
図５及び図６は、上記実施例で用いられるＣＲＣ符号器の構成図である。図５は１６ビットＣＲＣ生成多項式に対応するもので、図１のＳＣＣＨ／ＳＡＣＣＨデータ用のＣＲＣ符号器５３に使用される。また、図６は８ビットＣＲＣ生成多項式に対応するもので、図１のＲＣＨデータ用のＣＲＣ符号器６３に使用される。
【００２６】
ここで、長さｎの２元系列は、ｎ−１次以下の多項式と１対１に対応づけられる。線形符号では、情報点をｋとすれば、これらのｋ個の２元系列から導かれるｍ＝ｎ−ｋ個のパリティ検査方式を満たす２k 個の系列を用いるが、これと同様にｎ−１次以下の多項式は、全体で２n 個であるから、これらの多項式の中で特定のｍ次の多項式Ｇ（ｘ）で割り切れるものだけを符号語として採用する誤り訂正方式をＣＲＣ（cyclic redundancy check）と呼び、Ｇ（ｘ） を生成多項式（generator polynomial）と言う。Ｇ（ｘ）の次数がｍ（＝ｎ−ｋ）の場合には長さｍ以下の任意のバースト誤りを検出できる。例えば、次式▲１▼に示す１６次の生成多項式を用いれば、１６ビット以下のバースト誤りを検出でき、また、次式▲２▼に示す８次の生成多項式を用いれば、８ビット以下のバースト誤りを検出できる。
【００２７】
Ｇ（ｘ）＝１＋Ｘ5 ＋Ｘ12＋Ｘ16  ………▲１▼
Ｇ（ｘ）＝１＋Ｘ＋Ｘ3 ＋Ｘ4 ＋Ｘ7 ＋Ｘ8   ………▲２▼
図５及び図６において、Ｓ０〜Ｓ１５（但し図６はＳ７まで）は全体でシフトレジスタを構成する１ビットラッチ、楕円にプラス（＋）の印はイクスクルーシブオアゲート、ＳＷ１、ＳＷ２はスイッチである。
【００２８】
いま、ＳＷ１を閉じ、ＳＷ２を下に倒した状態で、ｋ個の情報点
（ａn-1，ａn-2，……ａn-k+1）
を入力端から出力端に送り込むと同時に、シフトレジスタの中にも送り込むと、シフトレジスタの中では割り算が行われ、ａn-k+1 を送り終わったときのシフトレジスタの中には、
ｘm（ａn-k+1＋ａn-k+2ｘ＋……ａn-2ｘk-2＋ａn-1ｘk-1）
をＧ（ｘ）で割った剰余Ｒ（ｘ）が残るから、ＳＷ１を開き、ＳＷ２を上に倒して剰余Ｒ（ｘ）を出力端に送り出せばよい。
【００２９】
ところで、上記実施例では、次数の異なる２種類のＣＲＣ符号器５３、６３を必要とするため、図５や図６のような専用の符号器を備えているが、これらを共通化できれば、構成を簡素化してコストダウンを図ることができるうえ、省電力化も達成できるから、きわめて好都合である。
図７はそのような課題に基づいて案出した新規なＣＲＣ符号化器の構成図である。なお、ここでは、上記実施例への適用を考慮して１６次と８次に兼用できる構成を示すが、それ以外の他の次数についても、同様の思想に基づいて容易に構成できることは言うまでもない。
【００３０】
図７において、Ｓ０〜Ｓ１５は全体でシフトレジスタ９９を構成する１ビットラッチであり、その個数（ビット数）は対象とする最大の次数（ここでは１６次）と同数である。また、１０６〜１１３はイクスクルーシブオアゲート、ＳＷ１、ＳＷ２はスイッチ（但し発明の要旨に記載のスイッチはＳＷ１）である。これらイクスクルーシブオアゲート１０６〜１１３のシフトレジスタへの挿入位置は、図５及び図６のそれに倣っている。
【００３１】
図７の特徴とするところは、図５及び図６の構成を組み合わせるとともに、シフトレジスタ９９中のイクスクルーシブオアゲート（第１イクスクルーシブオアゲート）１０６〜１１０の入出力をショートできる手段（第１選択手段）１００〜１０４を設け、かつ、Ｓ７の後のイクスクルーシブオアゲート（第３イクスクルーシブオアゲート）１１２の出力とＳ１５の後のイクスクルーシブオアゲート（第２イクスクルーシブオアゲート）１１３の出力との一方を選択できる手段（第２選択手段）１０５を設けた点にある。これらの手段１００〜１０５は、図７ではセレクタによって具現化されており、各セレクタは共通の信号に応答して動作するが、Ｓ４の後の１個のセレクタ１０３だけは、他のセレクタ１００、１０１、１０２、１０４、１０５とは逆に動作するようになっている。ＳＥＬ及びＳＥＬバー（ＳＥＬの反転信号）は、そのための切換制御信号である。
【００３２】
今、ＳＥＬ＝Ｈレベル（ＳＥＬバー＝Ｌレベル）のときに、各セレクタ１００〜１０５が図面上側の経路を選択するものとすると、このときには、シフトレジスタ中に、Ｓ４の後の１個のイクスクルーシブオアゲートしか存在せず、また、Ｓ７の後のイクスクルーシブオアゲートは選択されない。したがって、この場合には、図５と等価構成になるから、１６ビット用のＣＲＣ符号器として機能することになる。これに対して、ＳＥＬ＝Ｌレベル（ＳＥＬバー＝Ｈレベル）にすると、シフトレジスタ中には、Ｓ４の後の１個のイクスクルーシブオアゲート以外のイクスクルーシブオアゲートが存在し、かつ、Ｓ７の後のイクスクルーシブオアゲートが選択される。したがって、この場合には、図６と等価構成になるから、８ビット用のＣＲＣ符号器として機能することになる。
【００３３】
すなわち、図７の構成によれば、一つの回路で次数の異なる２種類のＣＲＣ符号器を実現できるので、構成を簡素化してコストダウンを図ることができるうえ、省電力化も達成できるという、特有の効果が得られる。
なお、図７の構成では、シフトレジスタの適宜の位置にイクスクルーシブオアゲートとセレクタを入れているが、これに限らない。例えば、すべての位置に入れてもよい。不要段のイクスクルーシブオアゲートの入出力を常にショートするように当該段のセレクタを制御すればよい。
【００３４】
図８は、上記実施例で用いられるＢＣＨ符号器の構成図であり、同図（ａ）はＳＣＣＨ第１ユニットエンコードデータ用、同図（ｂ）はＳＣＣＨ第２ユニットエンコードデータ用、同図（ｃ）はＳＡＣＣＨエンコードデータ（及びＲＣＨエンコードデータ）用である。なお、同図（ｃ）に示すものは、実際にはＳＡＣＣＨエンコードデータ用とＲＣＨエンコードデータ用に個別に設けられているが、ビットサイズが同じため同一図面で表している。
【００３５】
図８（ａ）〜（ｃ）からも認められるように、いずれのＢＣＨ符号器も同一ビット数（４ビット）のＢＣＨ演算を行っているが、入力ビット数は１０ビット、８ビット又は１１ビットとまちまちである。すなわち、ＳＡＣＣＨとＲＣＨについては、図９に示すＢＣＨ（１５，１１）の生成行列をそのまま適用するが、ＳＣＣＨ第１ユニットについては、１ビット短縮形ＢＣＨ（１４，１０）を適用し、また、ＳＣＣＨ第２ユニット以降は、さらに短い３ビット短縮形ＢＣＨ（１２，８）を適用する。
【００３６】
ところで、上記実施例では、各チャネル毎のＢＣＨ符号器を備えているが、これらを共通化できれば、構成を簡素化してコストダウンを図ることができるうえ、省電力化も達成できるから、きわめて好都合である。
図１０及び図１１はそのような課題に基づいて案出した新規なＢＣＨ符号化器の構成図である。なお、ここでは、上記実施例への適用を考慮して、ＢＣＨ（１５，１１）、１ビット短縮形ＢＣＨ（１４，１０）及び３ビット短縮形ＢＣＨ（１２，８）で共通使用できる構成を示すが、それ以外についても、同様の思想に基づいて容易に構成できることは言うまでもない。
【００３７】
図１０において、新規なＢＣＨ符号器のポイントは、生成行列の最大処理ビット数（図では１１ビット）と同数の入力を持つＢＣＨ符号回路２００を有し、かつ、このＢＣＨ符号回路２００は、所定の制御信号（便宜的にＢＣＨ制御信号）に応答して入力のいくつかをマスク（“０”を挿入）できることにある。
図１１はＢＣＨ符号回路２００の好ましい構成図である。図１１において、Ｄ０〜Ｄ１０は１１ビットの入力、ＢＣＨ０〜ＢＣＨ３は４ビットのＢＣＨ出力、ＳＣ１及びＳＣ２は２ビットのＢＣＨ制御信号である。多数のイクスクルーシブオアゲート２０１〜２２１からなる論理演算部２２２で４ビットＢＣＨ演算を行う。
【００３８】
３個の３入力アンドゲート２２３〜２２５及び８個の２入力アンドゲート２２６〜２３３からなる入力ゲート部２３４は、ＢＣＨ演算イネーブル信号ＢＣＨＥＮがアクティブ（Ｈレベル）のときにオンとなって、Ｄ０〜Ｄ１０を論理演算部２２２に与えるが、その一部は、ＢＣＨ制御信号に応答して入力をマスクするようになっている。すなわち、ＢＣＨ制御信号のＳＣ１は、ノアゲート２３５を介してＤ１０の３入力アンドゲート２２３に入力されており、また、同制御信号のＳＣ２は、インバータゲート２３６を介してＤ９とＤ８の３入力アンドゲート２２４、２２５に入力されており、これらの３入力アンドゲート２２３〜２２５は、ＳＣ１やＳＣ２がアクティブ（Ｈレベル）のときに、その出力を“０”に固定する。
【００３９】
なお、ＢＣＨ演算イネーブル信号ＢＣＨＥＮは、対象データのビット数に応じたタイミングでアクティブになる。例えば、ＳＣＣＨ第１ユニット（１０ビット）の場合には、図１２に示すように、シリアルパラレル変換器の出力（Ｓ／Ｐ）にビット１〜ビット１０が揃ったタイミング（図では１０クロック目）でアクティブになる。
【００４０】
このような構成において、ＳＣ１だけをアクティブにすれば、Ｄ０〜Ｄ９までを入力とする１ビット短縮形ＢＣＨ（１４，１０）を実現でき、また、ＳＣ１とＳＣ２を共にアクティブにすれば、Ｄ０〜Ｄ７までを入力とする３ビット短縮形ＢＣＨ（１２，８）を実現でき、さらに、ＳＣ１とＳＣ２をネガティブにすれば、Ｄ０〜Ｄ１０のすべてを入力とするＢＣＨ（１５，１１）を実現できる。
【００４１】
したがって、一つの回路で、ＢＣＨ（１５，１１）、１ビット短縮形ＢＣＨ（１４，１０）及び３ビット短縮形ＢＣＨ（１２，８）に兼用できるので、構成を簡素化してコストダウンを図ることができるうえ、省電力化も達成できるという、特有の効果が得られる。
【００４２】
【発明の効果】
本発明によれば、構成を簡素化してコストダウンを図ることができるうえ、省電力化も達成できるという、従来技術にはない特有の効果が得られる。
【図面の簡単な説明】
【図１】一実施例の要部概念構成図である。
【図２】一実施例のＢＣＨ符号器の概念構成図である。
【図３】一実施例のインターリーブバッファのラッチ空間模式図である。
【図４】一実施例のエンコード処理のタイミングチャートである。
【図５】一実施例のＣＲＣ符号器（１６次）の概念構成図である。
【図６】一実施例のＣＲＣ符号器（８次）の概念構成図である。
【図７】一実施例の兼用型ＣＲＣ符号器の概念構成図である。
【図８】一実施例のＢＣＨ符号器の概念図である。
【図９】一実施例のＢＣＨ生成行列図である。
【図１０】一実施例の兼用型ＢＣＨ符号器の概念図である。
【図１１】一実施例の兼用型ＢＣＨ符号器の具体的な構成図である。
【図１２】一実施例のＢＣＨ演算イネーブル信号のタイミングチャートである。
【図１３】ＲＣＲ規格による物理チャネルの機能割当て図である。
【図１４】ＲＣＲ規格による通信フォーマット図である。
【図１５】従来のＳＣＣＨ第１ユニットエンコードブロック図である。
【図１６】従来のＳＣＣＨ第２ユニットエンコードブロック図である。
【図１７】従来のＳＡＣＣＨエンコードブロック図である。
【図１８】従来のＲＣＨエンコードブロック図である。
【図１９】従来のＦＡＣＣＨエンコードブロック図である。
【符号の説明】
５１：ＦＩＦＯ（第１のコーディング部）
５２：パラレルシリアル変換器（第１のコーディング部）
５３：ＣＲＣ符号器（第１のコーディング部）
５４：マルチプレクサ（第１のコーディング部）
５５：シリアルパラレル変換器（第３のコーディング部）
５６：ＢＣＨ符号器（第３のコーディング部）
５７：インターリーブバッファ（第３のコーディング部）
６１：ＦＩＦＯ（第２のコーディング部）
６２：パラレルシリアル変換器（第２のコーディング部）
６３：ＣＲＣ符号器（第２のコーディング部）
６４：マルチプレクサ（第２のコーディング部）
７０：マスク回路（第１のコーディング部）
７２：マスク回路（第２のコーディング部）
Ｓ０〜Ｓ１５：１ビットラッチ
ＳＷ１：スイッチ
９９：シフトレジスタ
１００〜１０４：第１選択手段
１０５：第２選択手段
１０６〜１１０：第１イクスクルーシブオアゲート
１１２：第３イクスクルーシブオアゲート
１１３：第２イクスクルーシブオアゲート
２００：ＢＣＨ符号回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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