(57)【特許請求の範囲】
【請求項１】
UTOPIA Level2インターフェースを通してセル間隔変換回路及び、高処理能力のSARに接続されるSAR or ATM Switchと、
セルの送受信を行うためのUTOPIA Level2 Slaveインターフェース部と、低処理能力のSARとセルの送受信を行うためのUTOPIA Level1インターフェース部とを有し、前記UTOPIA Level2インターフェースを通して前記SAR or ATM Switchと前記高処理能力のSARとに接続され、前記UTOPIA Level1インターフェース部を通して前記低処理能力のSARに接続され、SARの受信能力に合わせてセルの間隔を変換するセル間隔変換回路と、
セルの送受信を行うためのUTOPIA Level2 Slaveインターフェース部を持ち、前記SAR or ATM Switchと前記セル間隔変換回路とに接続される前記高処理能力のSARと、
セルの送受信を行うためのUTOPIA Level1インターフェース部を持ち、前記セル間隔変換回路に接続される前記低処理能力のSARと、
データの送受信及び前記高処理能力のSARの制御を行うために、前記高処理能力のSARに接続される第1のCPU及びその周辺回路と、
データの送受信及び前記低処理能力のSARの制御を行うために、前記低処理能力のSARに接続される第２のCPU及びその周辺回路とから構成されるセル遅延削減システム。
【請求項２】
前記セル間隔変換回路は、
UTOPIA Level2 Slave インターフェース部と、第1のセルバッファと、アドレス監視部と、アドレス監視及び間隔制御部と、第2のセルバッファと、UTOPIA Level1インターフェース部とから構成され、
前記UTOPIA Level2 Slave インターフェース部は、UTOPIA Level2インターフェースを通してSAR or ATM Switchから受信したセルを前記第2のセルバッファに転送し、前記アドレス監視部からセル送信要求信号を受けると、前記第１のセルバッファからセルデータを取り込み前記UTOPIA Level2インターフェースを通して前記SAR or ATM Switchにセルを送信する手段を有し、
前記アドレス監視部は、前記第１のセルバッファのリードポインタ及びライトポインタの監視を行い、前記第１のセルバッファに1セル以上のデータがあれば、前記UTOPIA Level2 Slave インターフェース部にセル送信要求信号を出力する手段を有し、
前記アドレス監視及び間隔制御部は、前記第2のセルバッファのリードポインタ及びライトポインタの監視を行い、前記第2のセルバッファに1セル以上のデータがあるかどうかを監視し、1セル以上のデータがある場合、UTOPIA Level1 インターフェースが最後にセルを送信してから、既定の間隔以上あれば、前記UTOPAI Level1インターフェース部にセル送信要求信号を出力し、セル間隔制御は、前記UTOPIA Level1インターフェースの制御信号線のアサート間隔を監視することによって行う手段を有し、
前記UTOPIA Level1インターフェース部は、前記UTOPIA Level1インターフェースから受信したセルを前記第1のセルバッファに転送し、前記アドレス監視及び間隔制御部からセル送信要求信号を受けると、前記第２のセルバッファからセルデータを取り込み前記UTOPIA Level1インターフェースにセルを送信する請求項１に記載のセル遅延削減システム。
【請求項３】
前記セル間隔変換回路は、
UTOPIA Level2 Slave インターフェース部と、第1のセルバッファと、アドレス監視部と、アドレス監視及び間隔制御部と、第2のセルバッファと、UTOPIA Level1インターフェース部とから構成され、
前記UTOPIA Level2 Slave インターフェース部は、UTOPIA Level2インターフェースを通してSAR or ATM Switchから受信したセルを前記第2のセルバッファに転送し、前記アドレス監視部からセル送信要求信号を受けると、前記第１のセルバッファからセルデータを取り込み前記UTOPIA Level2インターフェースを通して前記SAR or ATM Switchにセルを送信する手段を有し、
前記アドレス監視部は、前記第１のセルバッファのリードポインタ及びライトポインタの監視を行い、前記第１のセルバッファに1セル以上のデータがあれば、前記UTOPIA Level2 Slave インターフェース部にセル送信要求信号を出力する手段を有し、
前記アドレス監視及び間隔制御部は、前記第2のセルバッファのリードポインタ及びライトポインタの監視を行い、前記第2のセルバッファに1セル以上のデータがあるかどうかを監視し、1セル以上のデータがある場合、前記アドレス監視及び間隔制御部が最後のセル送信要求信号を前記UTOPIA Level1インターフェース部に出力してから既定の間隔が経過していれば、前記UTOPIA Level1インターフェース部にセル送信要求信号を出力し、セル間隔制御は、前記アドレス監視及び間隔制御部からのセル送信要求信号を監視することによって行う手段を有し、
前記UTOPIA Level1インターフェース部は、前記UTOPIA Level1インターフェースから受信したセルを前記第1のセルバッファに転送し、前記アドレス監視及び間隔制御部からセル送信要求信号を受けると、前記第２のセルバッファからセルデータを取り込み前記UTOPIA Level1インターフェースにセルを送信する請求項１に記載のセル遅延削減システム。
【請求項４】
SAR or ATM Switchにより、生成したセルもしくは送られてきたセルを、セル間隔変換回路と高処理能力のSARに同報で送信するステップと、
前記高処理能力のSARにより、前記SAR or ATM Switchから受信したセルデータを、第1のCPU及びその周辺回路に転送するステップと、
前記セル間隔変換回路により、前記SAR or ATM Switchから受信したセルデータを、低処理能力のSARが受信可能なセル間隔に変換し、UTOPIA Level2インターフェース部により、第2のセルバッファにセルデータを転送し、アドレス監視及び間隔制御部により、前記第2のセルバッファのリードポインタ、ライトポインタを監視し、前記第2のセルバッファに1セル以上のデータがあるかどうか監視し、前記第2のセルバッファに1セル以上のデータがあり、さらにUTOPIA Level1 インターフェースが最後にセルを送信してから既定の間隔が経過していれば、UTOPAI Level1インターフェース部にセル送信要求信号を出力し、セル間隔制御は、前記UTOPIA Level1インターフェース部の制御信号線のアサート間隔を監視することによって行うステップと、
前記UTOPIA Level1インターフェース部により、前記アドレス監視及び間隔制御部からのセル送信要求信号を受け取ると、前記第2のセルバッファからセルデータを取り込み、前記UTOPIA Level1インターフェースを通して前記低処理能力のSARにセルを送信するステップと、
該低処理能力のSARにより、前記セル間隔変換回路から受信したセルデータを、第2のCPU及びその周辺回路に転送するステップとを有するセル遅延削減方法。
【請求項５】
SAR or ATM Switchにより、生成したセルもしくは送られてきたセルを、セル間隔変換回路と高処理能力のSARに同報で送信するステップと、
前記高処理能力のSARにより、前記SAR or ATM Switchから受信したセルデータを、第1のCPU及びその周辺回路に転送するステップと、
前記セル間隔変換回路により、前記SAR or ATM Switchから受信したセルデータを、低処理能力のSARが受信可能なセル間隔に変換し、UTOPIA Level2インターフェース部により、第2のセルバッファにセルデータを転送し、アドレス監視及び間隔制御部により、前記第2のセルバッファのリードポインタ、ライトポインタを監視し、前記第2のセルバッファに1セル以上のデータがあるかどうか監視し、前記第2のセルバッファに1セル以上のデータがあり、さらに前記アドレス監視及び間隔制御部が最後のセル送信要求信号を前記UTOPIA Level1インターフェース部に出力してから既定の間隔が経過していれば、前記UTOPIA Level1インターフェース部にセル送信要求信号を出力し、セル間隔制御は、前記アドレス監視及び間隔制御部からのセル送信要求信号を監視することによって行うステップと、
前記UTOPIA Level1インターフェース部により、前記アドレス監視及び間隔制御部からのセル送信要求信号を受け取ると、前記第2のセルバッファからセルデータを取り込み、前記UTOPIA Level1インターフェースを通して前記低処理能力のSARにセルを送信するステップと、
該低処理能力のSARにより、前記セル間隔変換回路から受信したセルデータを、第2のCPU及びその周辺回路に転送するステップとを有するセル遅延削減方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、セル遅延削減方法及びセル遅延削減システムに関する。
【０００２】
【従来の技術】
従来、UTOPIA（Universal Test and Operations PHY Interface for ATM：ユートピア）Level2を使用してデータ転送を行っていたシステムでは、Masterと幾つかのSlaveを直接接続するか、もしくはUTOPIA Level1インターフェースしか持たないSAR（Segmentation and Reassemby sublayer：セル分割／組み立てサブレイヤ）のために、UTOPIAのレベル変換部を間に挿入することにより接続していた。
【０００３】
【発明が解決しようとする課題】
しかし上述の構成には、次のような問題点があった。
【０００４】
第１の問題点は、同報のデータ転送を行うと、SlaveとなるSARの処理能力が違うために、最も処理能力の低いSARに合わせてMaster側の送信ピークレートを下げる必要があり、これによりデータの遅延が生じ、システムとしてのリアルタイムな処理に支障が出るという点である。
【０００５】
第２の問題点は、Slaveのセル受信による一時的なメモリへのトラフィックの増大により、一部のSlaveとなるSARを含む処理部が、より優先度の高いリアルタイム処理を行えない可能性があるという点である。そのため、SARを含む処理部のリアルタイム処理に支障を及ぼさない程度に、Masterから送信するセルのピークレートを下げる必要がある。
【０００６】
本発明の目的は、以上の問題点を解決するセル遅延削減方法及びセル遅延削減システムを提供することにある。
【０００７】
【課題を解決するための手段】
本発明によるセル間隔変換回路、セル間隔変換方法及びそれを利用したセル遅延削減方法は、UTOPIA(Universal Test & Operations PHY Interface for ATM) Level2を使用して同報のデータ転送を行うシステムにおいてセル遅延を削減する。これは、セル受信能力の低いデバイスにはセル間隔変換回路を使用してセルの間隔を変換することにより、Master側はより高いピークレートでセル送信が可能となるためである。さらに、CPUが行うべきリアルタイム処理の遅れを防ぐことも可能となる。
【０００８】
本発明によるSAR or ATM Switchは、設定されたピークレートでセルを送信する。ここで、通常の同報データ転送であればSAR or ATM Switchに設定されるピークレートはSAR(低処理能力)に合わせて設定されるが、セル間隔変換回路を使用することによりSAR(高処理能力)の受信能力に合わせてレートを設定することが可能となる。これはセル間隔変換回路がSAR or ATM Switchから送信されたセルの間隔をSAR(低処理能力)が受信可能な間隔に変換するためである。これにより、SAR(低処理能力)が受信不可能な間隔でSAR or ATM Switchから送信されたセルも、受信可能となる。
【０００９】
【発明の実施の形態】
（発明の第1の実施の形態）
図１を参照すると、SAR or ATM Switch１は、他のSARとセルの送受信を行うためのUTOPIA Level2インターフェース１５と、他のデバイスや装置などとの通信路を有する。SAR or ATM Switch１は、UTOPIA Level2インターフェース１５を通してセル間隔変換回路２及び、SAR(高処理能力)３に接続される。
【００１０】
セル間隔変換回路２は、セルの送受信を行うためのUTOPIA Level2インターフェース１５と、SAR(低処理能力)４とセルの送受信を行うためのUTOPIA Level1インターフェースを有する。セル間隔変換回路２は、UTOPIA Level2インターフェース１５を通してSAR or ATM Switch１とSAR(高処理能力)３に接続され、UTOPIA
Level1インターフェースを通してSAR(低処理能力)４に接続される。
【００１１】
本発明の第1の実施の形態によるSAR or ATM Switch１は、設定されたピークレートでセルを送信する。ここで、通常の同報データ転送であればSAR or ATM Switch１に設定されるピークレートはSAR(低処理能力)４に合わせて設定されるが、セル間隔変換回路２を使用することによりSAR(高処理能力)３の受信能力に合わせてレートを設定することが可能となる。これは、図２に示すようにセル間隔変換回路２がSAR or ATM Switch１から送信されたセルの間隔をSAR(低処理能力)４が受信可能な間隔に変換するためである。これにより、SAR(低処理能力)４が受信不可能な間隔でSAR or ATM Switch１から送信されたセルも、受信可能となる。
【００１２】
SAR(高処理能力)３は、セルの送受信を行うためのUTOPIA Level2インターフェース１５を持ち、SAR or ATM Switch１とセル間隔変換回路２に接続される。さらに、データの送受信及びSAR(高処理能力)３の制御を行うために、CPU及びその周辺回路５に接続される。
【００１３】
SAR(低処理能力)４は、セルの送受信を行うためのUTOPIA Level1インターフェースを持ち、セル間隔変換回路２に接続される。さらに、データの送受信及びSAR(低処理能力)４の制御を行うために、CPU及びその周辺回路６に接続される。
【００１４】
CPU及びその周辺回路５は、データの送受信及びSAR(高処理能力)３の制御を行うために、SAR(高処理能力)３に接続される。
【００１５】
CPU及びその周辺回路６は、データの送受信及びSAR(低処理能力)４の制御を行うために、SAR(低処理能力)４に接続される。
【００１６】
図３は、本発明の第1の実施の形態におけるセル間隔変換回路２の構成例を示すブロック図である。セル間隔変換回路２は、UTOPIA Level2Slaveインターフェース部７、セルバッファ８、アドレス監視部９、アドレス監視及び間隔制御部１０、セルバッファ１１、UTOPIA Level1インターフェース部１２から構成される。
【００１７】
UTOPIA Level2インターフェース部７は、UTOPIA Level2インターフェース１５から受信したセルをセルバッファ１１に転送する。さらにアドレス監視部９からセル送信要求信号を受けると、セルバッファ８からセルデータを取り込みUTOPIA
Level2インターフェース１５にセルを送信する。
【００１８】
アドレス監視部９は、セルバッファ８のリードポインタ及びライトポインタの監視を行い、セルバッファ８に1セル以上のデータがあれば、UTOPIA Level2 Slaveインターフェース部７にセル送信要求信号を出力する。
【００１９】
アドレス監視及び間隔制御部１０は、セルバッファ１１のリードポインタ及びライトポインタの監視を行い、セルバッファ１１に1セル以上のデータがあるか監視する。1セル以上のデータがある場合、UTOPIA Level1 インターフェースが最後にセルを送信してから、既定の間隔以上あれば、UTOPAI Level1インターフェース部１２にセル送信要求信号を出力する。セル間隔制御は、UTOPIA Level1インターフェースの制御信号線RxClav及びRxSOCのアサート間隔を監視することによって行う。
【００２０】
UTOPIA Level1インターフェース部１２は、UTOPIA Level1インターフェースから受信したセルをセルバッファ８に転送する。さらにアドレス監視及び間隔制御部１０からセル送信要求信号を受けると、セルバッファ１１からセルデータを取り込みUTOPIA Level1インターフェースにセルを送信する。
【００２１】
次に、図１でSAR or ATM Switch１からセルを送信し、CPU及びその周辺回路６に転送されるまでの動作を説明する。
【００２２】
初めにSAR or ATM Switch１は、生成したセルもしくは送られてきたセルを、セル間隔変換回路２とSAR(高処理能力)３に同報で送信する。ここで、セル間隔はセル間隔変換回路２によりSAR(低処理能力)４が受信可能なセル間隔に変換されるため、SAR or ATM Switch1は、SAR(高処理能力)３が処理可能なピークレートでセルを送信することが可能である。そのため、SAR or ATM Switch１のピークレートをSAR(低処理能力)４のために下げる必要はない。
【００２３】
SAR(高処理能力)３は、SAR or ATM Switch１から受信したセルデータを、CPU及びその周辺回路５に転送する。
【００２４】
セル間隔変換回路２がSAR or ATM Switch1からセルを受信すると、図３のUTOPIA Level2インターフェース部７はセルバッファ１１にセルデータを転送する。アドレス監視及び間隔制御部１０は、セルバッファ１１のリードポインタ、ライトポインタを監視し、セルバッファ１１に1セル以上のデータがあるかどうかを監視する。セルバッファ１１に1セル以上のデータがあり、さらにUTOPIA Level1インターフェースが最後にセルを送信してから既定の間隔が経過していれば、UTOPAI Level1インターフェース部１２にセル送信要求信号を出力する。ここで、セル間隔制御は、UTOPIA Level1インターフェース部１２の制御信号線RxClav及びRxSOCのアサート間隔を監視することによって行う。セル間隔の監視を行うことにより、SAR(低処理能力)４が処理することの出来ないセル間隔でのセル送信要求信号出力を防ぐことが可能となる。
【００２５】
UTOPIA Level1インターフェース部１２は、アドレス監視及び間隔制御部１０からのセル送信要求信号を受け取ると、セルバッファ１１からセルデータを取り込み、UTOPIA Level1インターフェースを通して図１のSAR(低処理能力)６にセルを送信する。
【００２６】
SAR(低処理能力)４は、セル間隔変換回路２から受信したセルデータを、CPU及びその周辺回路６に転送する。
【００２７】
次に、図１でCPU及びその周辺回路６からSAR(低処理能力)４がデータを取り込み、分割してセルを送信してから、SAR or ATM Switch１がセルを受信するまでの動作を説明する。
【００２８】
初めにSAR(低処理能力)４は、CPU及び周辺回路６からデータを取り込み分割してセルを送信する。
【００２９】
セル間隔変換回路２がSAR(低処理能力)４からセルを受信すると、図３のUTOPIA Level1インターフェース部１２は、セルバッファ８にセルデータを転送する。アドレス監視部９は、セルバッファ８のアドレスポインタ及びリードポインタを監視して、1セル以上のデータがあればUTOPIA Level2 Slave インターフェース部７にセル送信要求信号を出力する。UTOPIA Level2 Slave インターフェース部７はアドレス監視部９からのセル送信要求信号を受けると、セルバッファ８からセルデータを受け取り、UTOPIA Level2インターフェース１５を通してSAR or ATM Switch１にセルを転送する。
【００３０】
SAR or ATM Switch１は、セル間隔変換回路２から送信されてきたセルを受信する。
【００３１】
（発明の第2の実施の形態）
次に本発明の第2の実施の形態について説明する。
【００３２】
図３を参照すると、アドレス監視及び間隔制御部１０は、UTOPIA Level1インターフェース部１２からUTOPIA Level1インターフェースの制御信号線RxClav、RxSOCなどを監視し、間隔を制御している。他の間隔制御の方法としては、アドレス監視及び間隔制御部１０からの送信要求信号の監視を行うという方法があり、この方法を使用したのが、本発明の第２の実施の形態である。
【００３３】
図４は、本発明の第２の実施の形態におけるセル間隔変換回路２の構成例を示すブロック図である。
【００３４】
本発明の第2の実施の形態は、本発明の第1の実施の形態から、UTOPIA Level1インターフェース部１２からアドレス監視及び間隔制御部１０への信号線を削除できる。
【００３５】
この場合のアドレス監視及び間隔制御部１０の動作は以下のようになる。
【００３６】
アドレス監視及び間隔制御部１０は、セルバッファ１１のリードポインタ、ライトポインタの監視を行うことにより、セルバッファに1セル以上のデータがあるかどうかを監視する。一セル以上のデータがセルバッファ１１にある場合、アドレス監視及び間隔制御部１０が最後のセル送信要求信号をUTOPIA Level1インターフェース部１２に出力してから既定の間隔が経過していれば、セル送信要求信号を出力する。
【００３７】
【発明の効果】
以上説明したように、本発明には以下の効果がある。
【００３８】
第一の効果は、図１のSAR or ATM Switch１がSAR(低処理能力)４の受信能力を考慮することなく、SAR(高処理能力)３が処理可能なピークレートでセルを送信可能となり、SAR(高処理能力)５に対するセル遅延が減少することである。そのピークレートでセル送信が可能である理由は、セル間隔変換回路２が、SAR or ATM Switch１より送信されるセルの間隔を、SAR(低処理能力)４が受信可能なセル間隔に変換するためである。
【００３９】
第二の効果は、SAR(低処理能力)４が、受信セルをCPUが使用するシステムメモリに転送する場合、CPUが行うべきリアルタイム処理の遅れを防ぐことである。その理由は、セル間隔変換回路２がセルの間隔を一定の間隔に変換するため、SAR(低処理能力)４からシステムメモリへのトラフィックを一定に保つことが可能となるためである。
【図面の簡単な説明】
【図１】本発明の実施の形態の構成を示す図である。
【図２】セル間隔変換回路がSAR or ATM Switchから送信されたセルの間隔をSAR(低処理能力)が受信可能な間隔に変換することを示す図である。
【図３】本発明の第1の実施の形態におけるセル間隔変換回路の構成例を示すブロック図である。
【図４】本発明の第２の実施の形態におけるセル間隔変換回路の構成例を示すブロック図である。
【符号の説明】
１    SAR or ATM SwitchUTOPIA Level2インターフェース
２    セル間隔変換回路
３    SAR(高処理能力)
４    SAR(低処理能力)
５、６    CPU及びその周辺回路
７    UTOPIA Level2インターフェース部
８、１１    セルバッファ
９    アドレス監視部
１０    アドレス監視及び間隔制御部
１２、１４    UTOPIA Level1インターフェース部
１３    UTOPIA Level2Slaveインターフェース部
１５    UTOPIA Level2インターフェース
１６    UTOPIA Level2Masterインターフェース部
【図１】
0003675724.tif 000002
【図２】
0003675724.tif 000003
【図３】
0003675724.tif 000004
【図４】
0003675724.tif 000005