(57)【特許請求の範囲】
【請求項１】
カウンタと、該カウンタに直接的に接続され前記カウンタへの起動制御及び停止制御の何れか一方を示すビット情報を書込むためのレジスタとがそれぞれ設けられた複数のタイマを備えたタイマ装置であって、
何れか一つのタイマを制御するために前記ビット情報が含まれている固有ビット列情報に付与された前記一つのタイマを識別するための固有アドレスを認識すると、固有アドレスタイマ書込み許可信号を前記一つのタイマへ出力する第１のデコーダと、
前記各タイマを個別に制御するための前記各ビット情報から成る個別ビット列情報に付与された前記各タイマ共通の共通アドレスを認識すると、前記各タイマを個別制御するための共通アドレス書込み許可信号を前記複数のタイマへそれぞれ出力する第２のデコーダと、
前記複数のタイマにそれぞれ設けられ、前記固有アドレス書込み許可信号を受けると、前記固有ビット列情報に含まれている前記ビット情報を選択し、選択したビット情報を前記固有アドレスに対応する前記一つのタイマの前記レジスタに書込むと共に、前記共通アドレス書込み許可信号を受けると、前記個別ビット列情報の前記各ビット情報を対応する各レジスタに同時的に書込む複数の振分書込み回路と、を備えることを特徴とするタイマ装置。
【請求項２】
前記レジスタは、その一方に所定の入力信号を受けたとき、その他方の入力端に入力する入力信号を前記カウンタに出力するフリップフロップからなる請求項１記載のタイマ装置。
【請求項３】
前記振分書込回路は、前記固有アドレス書込み許可信号を受けると、前記固有ビット列情報に含まれている前記ビット情報を選択するビット選択回路を有する請求項１記載のタイマ装置。
【請求項４】
さらに、前記振分書込回路は、前記ビット選択回路から出力されたビット信号をこれに対応する前記カウンタの前記レジスタに書き込むための書込回路を有する請求項３記載のタイマ装置。
【請求項５】
前記各書込回路は、前記ビット選択回路から出力される前記ビットの前記各レジスタへの同時的な書き込みを可能とすべく、同時的に前記各レジスタに動作信号を出力する請求項４記載のタイマ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばマイクロコンピュータ（マイコン）の動作制御のために該マイコンに組み込まれるタイマ装置に関し、特に複数のタイマで構成されるタイマ装置に関する。
【０００２】
【従来の技術】
マイコンには、複数の動作時間を制御するために、複数のタイマで構成されたタイマ装置が用いられることがある。
【０００３】
このタイマ装置の各タイマは、カウンタと、該カウンタに対応して設けられるレジスタとを備える。各タイマのレジスタには、前記カウンタの動作の開始または停止を表す動作命令が書き込まれる。前記レジスタに前記カウンタへの動作命令が書き込まれることにより、前記カウンタは、その動作の制御を受ける。このカウンタの動作制御は、タイマの動作制御となる。
【０００４】
前記レジスタが設けられた各タイマには、それぞれ互いに異なる各タイマ毎のアドレスが予め与えられており、前記カウンタへの動作命令には、該カウンタに対応するレジスタを含むタイマに与えられた前記アドレスについてのアドレス情報が付与されている。
【０００５】
前記各カウンタへの動作命令は、マイコン動作の基準信号であるクロックに同期して、前記アドレス情報に基づき、該アドレス情報に対応するアドレスが与えられたタイマのレジスタに順次書き込まれ、これにより、各タイマの動作が制御される。
【０００６】
【発明が解決しようとする課題】
前記したように、従来のタイマ装置では、前記各カウンタへの動作命令にそれぞれ付与されるアドレスはタイマ毎で互いに異なることから、この各カウンタへの動作命令は、順次前記クロックに同期して前記レジスタに書き込まれる。
【０００７】
ところで、各カウンタへの動作命令を前記レジスタに同時に書き込むことができれば、各タイマを同時に動作させることができる。しかしながら、前記した従来のタイマ装置では、前記したように、各タイマ毎にアドレスが与えられ、各タイマのカウンタへの動作命令には、各タイマ毎のアドレス情報が付与されていることから、各タイマのカウンタへの動作命令がそれぞれのレジスタに書き込まれる時刻に差異を生じる。そのため、各タイマのカウンタへの動作命令をそれぞれの前記レジスタに同時に書き込むことはできない。
【０００８】
そのため、前記した従来のタイマ装置では、複数のタイマの動作を同時に制御させたいときであっても、各タイマの動作制御の開始タイミングに、少なくとも前記クロックの周期分のずれが生じる。
【０００９】
このことから、前記した従来のタイマ装置では、例えば前記各タイマのカウンタの動作をソフトウェア的に調整することなしには、複数のタイマの動作を同時に制御することはできない。このため、複数のタイマの動作を同時に制御するために手間がかかるといった問題がある。
【００１０】
従って、本発明の目的は、各タイマのカウンタの動作をソフトウェア的に調整することなく、複数のタイマの動作を同時に制御することができるタイマ装置を提供することにある。
【００１１】
【課題を解決するための手段】
本発明は、以上の点を解決するために、次の構成を採用する。
〈構成〉
本発明は、カウンタと、該カウンタに直接的に接続され前記カウンタへの起動制御及び停止制御の何れか一方を示すビット情報を書込むためのレジスタとがそれぞれ設けられた複数のタイマを備えたタイマ装置であって、何れか一つのタイマを制御するために前記ビット情報が含まれている固有ビット列情報に付与された前記一つのタイマを識別するための固有アドレスを認識すると、固有アドレスタイマ書込み許可信号を前記一つのタイマへ出力する第１のデコーダと、前記各タイマを個別に制御するための前記各ビット情報から成る個別ビット列情報に付与された前記各タイマ共通の共通アドレスを認識すると、前記各タイマを個別制御するための共通アドレス書込み許可信号を前記複数のタイマへそれぞれ出力する第２のデコーダと、前記複数のタイマにそれぞれ設けられ、前記固有アドレス書込み許可信号を受けると、前記固有ビット列情報に含まれている前記ビット情報を選択し、選択したビット情報を前記固有アドレスに対応する前記一つのタイマの前記レジスタに書込むと共に、前記共通アドレス書込み許可信号を受けると、前記個別ビット列情報の前記各ビット情報を対応する各レジスタに同時的に書込む複数の振分書込み回路と、を備えることを特徴とする。
【００１６】
前記レジスタは、その一方に所定の入力信号を受けたとき、その他方の入力端に入力する入力信号を前記カウンタに出力するフリップフロップで構成することができる。
【００１７】
前記振分書込回路は、前記固有アドレス書込み許可信号を受けると、前記固有ビット列情報に含まれている前記ビット情報を選択するビット選択回路を有することができる。
さらに、前記振分書込回路は、前記ビット選択回路から出力されたビット信号をこれに対応する前記カウンタの前記レジスタに書き込むための書込回路を有することができる。
前記各書込回路は、前記ビット選択回路から出力される前記ビットの前記各レジスタへの同時的な書き込みを可能とすべく、同時的に前記各レジスタに動作信号を出力することを特徴とする。
【００２０】
本発明が特徴とするところは、図示の実施例に沿っての以下の説明により、さらに明らかとなろう。
【００２１】
【発明の実施の形態】
以下、本発明を具体例を用いて説明する。
《具体例１》
〈構成〉
図１は、本発明に係るタイマ装置が組み込まれた例えばマイコンの回路を部分的かつ概略的に示す。
図示の例では、タイマ装置１０は、マイコン１のＩＣ（集積回路）チップ内のバス１１（１１ａ、１１ｂ）に関連して設けられている。バス１１（１１ａ、１１ｂ）は、従来よく知られているように、アドレスバス１１ａおよびデータバス１１ｂからなる。バス１１（１１ａ、１１ｂ）は、図１には、便宜上２つのバス部分１１、１１に分割されて示されている。
【００２２】
タイマ装置１０は、例えばマイコン１の複数の動作時間を制御するために、複数のタイマ（２０、３０、４０、５０、６０、７０、８０及び９０）を備える。図中にはタイマ２０の構成が具体的に示されており、タイマ２０の構成と類似の構成を有するタイマ（３０、４０、５０、６０、７０、８０及び９０）は、その構成が省略されており、ブロックで示されている。
【００２３】
タイマ２０の構成を説明する。
タイマ２０は、図示の例では、各ビットがそれぞれタイマ２０への異なる動作命令を表すビット列のアドレス情報を前記ＩＣチップに設けられた図示されないＣＰＵからアドレスバス１１ａを経て受信するデコーダ２１であって前記ビット列のアドレス情報を復号化するための第１のデコーダ２１と、タイマ２０の動作開始時に必要なデータおよびタイマ２０の現在の動作状態を表すデータ等をタイマ２０およびデータバス１１ｂ間で受け渡しするためのバスインターフェイス２２と、デコーダ２１が該デコーダに対応するアドレスすなわちタイマ２０に対応するアドレス情報を受信したときに前記ビット列のビットのうち所定のビット情報が書き込まれるレジスタ２３と、レジスタ２３に書き込まれたビットが表す動作命令すなわちビット情報に基づき計数動作が制御されるカウンタ２４とを備える。
【００２４】
カウンタ２４は、その一方の入力端に例えば「１」信号の入力を受けたとき、その他方の入力端に入力する例えば「０」信号または「１」信号を出力するフリップフロップで構成することができる。
【００２５】
タイマ２０の第１のデコーダ２１には、タイマ２０に固有のアドレスが与えられており、デコーダ２１が、アドレスバス１１ａから該デコーダに付与されたアドレスに一致するアドレス信号すなわちアドレス情報を受信すると、前記アドレス情報は、従来よく知られているように、デコーダ２１により復号化される。
【００２６】
デコーダ２１により復号化されるアドレス情報が付与される前記各ビット列は、図２（ａ）に示される例では、８ビットからなり、図示の例では、タイマ２０の固有のアドレス、すなわちタイマ２０の第１のデコーダのアドレスとして、（００１０）が与えられている。
【００２７】
タイマ２０に固有のアドレス情報（００１０）が与えられた前記ビット列の各ビット（第０ビット（ｂｉｔ０）〜第７ビット（ｂｉｔ７））は、それぞれタイマ２０への異なる８つの動作命令を表す。各タイマに固有のアドレス情報が付与された前記各ビット列のビットのうち、最下位桁から４桁目のビットである第３ビット（ｂｉｔ３）は、各タイマのカウンタ２４への動作命令、すなわち各カウンタ２４の動作の開始または停止命令をそれぞれ表す。
【００２８】
前記ビット列の他のビット、すなわち第０ビット（ｂｉｔ０）〜第２ビット（ｂｉｔ２）および第４ビット（ｂｉｔ４）〜第７ビット（ｂｉｔ７）は、例えば、マイコン動作の基準信号となるクロックＣＬＫの周期を選択するための命令を表す。
【００２９】
各タイマ（２０、３０、４０、５０、６０、７０、８０及び９０）のデコーダ２１には、各タイマ毎のアドレスが与えられていることから、各タイマの第１のデコーダ２１が、該デコーダに付与されたアドレスに一致するアドレス信号を受信すると、そのアドレス情報は、従来よく知られているように、各デコーダ２１により復号化される。この復号化により、各タイマのデコーダ２１は、それぞれのアドレスに一致するアドレス情報を前記アドレスバス１１ａから受けると、復号化信号、例えば「１」信号を出力する。
各タイマに対応する固有のアドレス情報が与えられた前記各ビット列の第３ビットは、各タイマのカウンタへの動作命令を表す。
各タイマ（２０、３０、４０、５０、６０、７０、８０及び９０）は、それぞれのアドレス情報に対応するビット列のビット情報をデータバス１１ｂからバスインタフェイス２２を経て受信する。
【００３０】
各タイマ（２０、３０、４０、５０、６０、７０、８０及び９０）により受信される各ビット列の第３ビットが、後で詳述するように、前記各タイマのビット選択回路（２５）およびビット書込回路（２６）を経て、クロックＣＬＫに同期して順次前記各タイマのレジスタに書き込まれると、各タイマ（２０、３０、４０、５０、６０、７０、８０及び９０）の動作は、クロックＣＬＫの周期毎に順次制御される。
【００３１】
本発明に係るタイマ装置１０は、さらに、複数のタイマ（２０、３０、４０、５０、６０、７０、８０及び９０）の動作の同時的な制御のために、ビット列送信部１００を備える。
【００３２】
ビット列送信部１００は、固有のアドレスが付与された第２のデコーダ１０１と、例えば各タイマのレジスタの動作状態を表すデータをデータバス１１ｂに渡すためのバスインターフェイス１０２とを有する。第２のデコーダ１０１は、該デコーダに付与されたアドレス情報を受けると、その復号化により、各第１のデコーダにおけると同様な例えば「１」信号を出力する。
【００３３】
前記ＣＰＵからアドレスバス１１ａおよびデータバス１１ｂには、図２（ａ）または図２（ｂ）に示した形態のビット列データおよびそれに対応するアドレスデータが選択的に送出される。ビット列送信部１００の第２のデコーダ１０１が、当該デコーダのアドレスに対応するアドレスデータを受信すると、すなわち複数のビットからなるビット列であって各ビットがそれぞれ対応するタイマのカウンタへの動作命令を表すビット列である図２（ｂ）に示されるビット列のアドレスデータをアドレスバス１１ａから受信すると、デコーダ１０１は、復号化信号を各タイマのビット選択回路２５およびビット書込回路２６に送信する。各タイマの前記したビット選択回路２５およびビット書込回路２６は、ビット列送信部１００から前記した復号化信号を受けると、バスインタフェイス２２を経て送信される前記ビット列のビットのうち、前記各タイマのカウンタへの動作命令を表すビットを、前記各タイマのレジスタに選択的に書き込む。
【００３４】
各タイマ（２０、３０、４０、５０、６０、７０、８０及び９０）の第１のデコーダ（２１）は、前記したように、各デコーダ（２１）に固有のアドレスが与えられたビット列のアドレス情報をそれぞれ受けると、復号化信号として、例えば「１」信号を出力する。この第１のデコーダ２１のアドレス情報を与えられた各ビット列には、図２（ａ）に示したように、タイマ毎の動作命令が与えられている。すなわち、各デコーダ（２１）が受ける動作命令は、各デコーダ（２１）が受けるビット列毎に分散されている。
【００３５】
これに対して、ビット列送信部１００に設けられる第２のデコーダ１０１のアドレスに一致するアドレス情報が与えられるビット列は、図２（ｂ）に示されるように、それぞれのビットが各タイマの動作命令を与える複数のビットからなる１つのアドレス情報が与えられたビット列である。すなわち、デコーダ１０１のアドレスに対応するビット列には、すべてのタイマの動作命令が集約的に与えられている。
【００３６】
前記したとおり、各第１のデコーダ２１へのアドレス情報と、第２のデコーダ１０１へのアドレス情報とは、前記ＣＰＵから前記アドレスバス１１ａに選択的に送出される。また各アドレス情報と同期的に、前記ＣＰＵから前記データバス１１ｂにそれぞれのアドレス情報に対応した前記ビット列が送出される。
前記データバス１１ｂに送出されるデータが、図２（ａ）に示された形態のデータ列で送出されているか、あるいは図２（ｂ）に示された形態のデータ列が送出されているかに応じて、各タイマのレジスタの動作命令を表すビットは異なる。
すなわち、図２（ａ）に示された形態のデータ列では、いずれのタイマのレジスタ２３であってもその動作命令はｂｉｔ３に位置するが、図２（ｂ）に示された形態のデータ列では、各タイマのレジスタ毎にその動作命令のビット位置は、ｂｉｔ０〜ｂｉｔ７となる。
データの送出形態に応じて、あるいは動作命令のビット位置に応じて、各レジスタに対応した適正な動作命令を書き込むべく、ビット列送信部１００の第２のデコーダ１０１または第１のデコーダ２１から本発明に係るタイマ装置１０における振分書込回路を構成するビット選択回路２５およびビット書込回路２６に前記した「１」信号が送信される。
【００３７】
タイマ２０のビット選択回路２５は、図１に示される例では、データバス１１ｂに図２（ｂ）に示される前記ビット列が送出されたとき、このビット列のビットのうちカウンタ２４への動作命令を表す第０ビット（ｂｉｔ０）を選択するための論理積回路２５ａと、データバス１１ｂに図２（ａ）に示される前記ビット列が送出されたとき、このビット列のビットのうちカウンタ２４への動作命令を表す第３ビット（ｂｉｔ３）を選択するための論理積回路２５ｂと、論理積回路２５ａまたは論理積回路２５ｂにより選択された前記ビットを出力するための論理和回路２５ｃとで構成されている。
【００３８】
タイマ２０の論理積回路２５ａの一方の入力端は、第２のデコーダ１０１の出力端に接続されている。また、タイマ２０の論理積回路２５ａの他方の入力端は、データバス１１ｂを構成する複数のデータ線のうち、第０ビット（ｂｉｔ０）の情報を送出する第１のデータ線２７ｂに接続されている。
【００３９】
タイマ３０〜９０では、それぞれの論理積回路２５ａの一方の入力端は、タイマ２０におけると同様に、第２のデコーダ１０１の前記出力端に接続されているが、それぞれの論理積回路２５ａの他方の入力端は、データバス１１ｂを構成する複数のデータ線のうち、第１ビット（ｂｉｔ１）〜第７ビット（ｂｉｔ７）の情報をそれぞれ送出する第２〜第８のデータ線（図示せず）にそれぞれ接続されている。
【００４０】
タイマ（２０、３０、４０、５０、６０、７０、８０及び９０）の論理積回路２５ｂの各一方の入力端は、それぞれのタイマに設けられた第１のデコーダ２１の出力端にそれぞれ接続されている。また、タイマ（２０、３０、４０、５０、６０、７０、８０及び９０）の論理積回路２５ｂの各他方の入力端は、データバス１１ｂを構成する複数の前記データ線のうち、第３ビット（ｂｉｔ３）の情報を送出する第４のデータ線２７ａに接続されている。
【００４１】
各論理積回路２５ａおよび論理積回路２５ｂの出力は、論理和回路２５ｃを経て、タイマ毎のレジスタ２３に入力される。
【００４２】
タイマ２０のビット書込回路２６は、図示の例では、ビット選択回路２５の論理積回路２５ａまたは論理積回路２５ｂにより選択されたカウンタ２４への動作命令を表す前記ビットをビット選択回路２５の論理和回路２５ｃからレジスタ２３に書き込むタイミングを取るための論理和回路２６ａおよび論理積回路２６ｂで構成されている。
【００４３】
各タイマ（２０、３０、４０、５０、６０、７０、８０及び９０）の論理和回路２６ａの一方の入力端は、第２のデコーダ１０１に接続され、またその他方の入力端は、各タイマに設けられた第１のデコーダ２１に接続されている。
各タイマ（２０、３０、４０、５０、６０、７０、８０及び９０）の論理積回路２６ｂの一方の入力端は、前記論理和回路２６ａの出力端に接続され、その他方の入力端には、クロックＣＬＫが入力される。
【００４４】
各レジスタ２３は、ビット書込回路２６からの例えば「１」信号を受けたとき、ビット選択回路２５からの出力信号「１」信号または「０」信号をカウンタ２４に出力するフリップフロップからなる。
【００４５】
各第１のデコーダ２１または第２のデコーダ１０１がそれぞれのアドレスに対応するアドレス情報をアドレスバス１１ａから受けると、各タイマのビット書込回路２６は、クロックＣＬＫに同期するビット書き込み信号「１」をそれぞれのタイマのレジスタ２３に出力する。前記書き込み信号「１」を受けたとき、そのレジスタ２３は、書き込み信号と同期的に、ビット選択回路２５からの出力信号をレジスタ２３に出力する。
すなわち、各レジスタ２３は、ビット書込回路２６から２値信号のうち例えば「１」信号を受けたとき、ビット選択回路２５から例えば「１」信号を受けると、カウンタ２４の動作の開始命令を表す「１」信号をレジスタ２３に出力する。また、各レジスタ２３は、ビット書込回路２６から２値信号のうち例えば「１」信号を受けたとき、ビット選択回路２５から例えば「０」信号を受けると、カウンタ２４の動作の停止命令を表す「０」信号をレジスタ２３に出力する。
【００４６】
バス１１に図２（ｂ）に示される形態のビット列が送出されている状況下でのタイマ装置１０の各タイマの動作の制御例について説明する。図２（ｂ）に示される形態のビット列がデータバス１１ｂに送出されている状況下では、そのアドレスバス１１ａに、前記ビット列と同期的に該ビット列のアドレス情報が送出されている。
【００４７】
タイマ装置１０の各タイマの動作の制御の代表として、タイマ２０の動作の制御を説明する。
ビット列送信部１００のデコーダ１０１が図２（ｂ）に示される前記ビット列に対応するアドレス情報をアドレスバス１１ａから受信すると、デコーダ１０１は、タイマ２０のビット選択回路２５の論理積回路２５ａおよびビット書込回路２６の論理和回路２６ａに「１」信号を送出する。
【００４８】
論理和回路２６ａが前記「１」信号を受けることにより、前記したように、ビット書込回路２６からクロックＣＬＫに同期するビット書き込み信号「１」がレジスタ２３に送出される。レジスタ２３は、ビット書き込み信号「１」を受けることにより、前記したとおり、カウンタ２４への動作命令であるビット選択回路２５からの出力信号「１」または「０」を書き込まれる。
【００４９】
このレジスタ２３に書き込まれる動作命令は、デコーダ１０１から「１」信号を受ける一方の論理積回路２５ａを経て、バスインターフェイス２２から伸びる前記他方のデータ線２７ｂのデータである。
【００５０】
データ線２７ｂには、前記したとおり、図２（ｂ）に示されるビット列のビットのうちタイマ２０の動作制御を示す第０ビットの情報が送出されていることから、このタイマ２０の動作制御を示す第０ビットの情報がタイマ２０のレジスタ２３に書き込まれる。
【００５１】
前記したように、ビット列送信部１００のデコーダ１０１から「１」信号が論理積回路２６ｂに入力し、かつ論理積回路２６ｂにクロックＣＬＫが入力されると、論理積回路２６ｂから書き込み動作信号がクロックＣＬＫに同期してレジスタ２３に出力される。
【００５２】
ビット書込回路２６の論理積回路２６ｂからクロックＣＬＫに同期した前記動作信号がレジスタ２３に出力されると、ビット選択回路２５の論理和回路２５ｃに入力されたカウンタ２４への動作命令を表す前記第０ビットは、論理和回路２５ｃからレジスタ２３に出力され該レジスタに書き込まれる。レジスタ２３に前記第０ビットが書き込まれることにより、カウンタ２４の動作の開始または停止の制御、すなわちタイマ２０の動作の制御が行われる。
【００５３】
他の各タイマ（３０、４０、５０、６０、７０、８０及び９０）の前記一方の論理積回路２５ａの前記他方の入力端には、前記したとおり、タイマ２０のデータ線２７ｂの代わりに、各タイマに対応した第１ビット〜第７ビットのビット情報が送出される各データ線が接続されている点を除き、前記したタイマ２０の構成と同様である。
従って、各タイマ（３０、４０、５０、６０、７０、８０及び９０）のレジスタ２３への各制御情報の書き込み動作は、タイマ２０のレジスタ２３への書き込み動作と同時的に実行される。
【００５４】
このことから、一つのアドレス情報（００１Ｆ）が付けられかつ各ビットがそれぞれ異なるタイマの動作命令を表す前記ビット列のアドレス情報をビット列送信部１００のデコーダ１０１が受信すると、該デコーダからの前記復号化信号を書き込み許可信号として、前記ビット列の各タイマの動作命令を表す各ビットは、クロックＣＬＫに同期されて前記各タイマのレジスタに同時に書き込まれる。これにより、前記各タイマのそれぞれのカウンタの動作制御、すなわち各タイマ（２０、３０、４０、５０、６０、７０、８０及び９０）の動作制御は同時に実行される。
【００５５】
これにより、本発明に係るタイマ装置１０では、各タイマ（２０、３０、４０、５０、６０、７０、８０及び９０）のカウンタの動作をソフトウェア的に調整することなく、複数のタイマ（２０、３０、４０、５０、６０、７０、８０及び９０）の動作を同時に制御することができる。
【００５６】
次に、本具体例に沿って、第１のデコーダ２１および第２のデコーダ１０１を併用して、タイマ装置１０のタイマ２０の動作を制御する例を、図３に沿って説明する。
【００５７】
タイマ２０のデコーダ２１が、タイマ２０の動作命令を表す図２（ａ）に示された前記ビット列のアドレス情報をアドレスバス１１ａから受信すると、復号化信号がデコーダ２１から、ビット選択回路２５の論理積回路２５ｂおよびビット書込回路２６の論理和回路２６ａに入力される。
【００５８】
前記各ビット列のビットのうち各カウンタへの動作命令を表す第３ビット信号は、前記したと同様に、バスインターフェイス２２からデータ線２７ａを経て各タイマのビット選択回路２５の論理積回路２５ｂに送信される。
【００５９】
すなわち、バスインターフェイス２２から伸びるデータバス１１ｂは、図２（ａ）の各ビット列に対応するそれぞれのデータ線からなり、各データ線にはそれぞれのビットに対応するビット信号が送出される。データ線２７ａは、第３ビット信号を送出する。この第３ビット信号を送出するデータ線２７ａは、前記したとおり、論理積回路２５ｂの前記他方の入力端に接続されていることから、該論理積回路２５ｂの前記他方の入力端には第３ビット信号が入力する。また、論理積回路２５ｂの前記一方の入力端には、デコーダ２１からの前記復号化信号が入力される。その結果、デコーダ２１が該デコーダのアドレスに対応する所定のアドレス信号を受けると、論理積回路２５ｂにより、前記ビット列のビットのうち第３ビットが選択され、これにより、前記したとおり、そのビット情報が前記クロックＣＬＫに同期してレジスタ２３に書き込まれる。
【００６０】
より具体的には、図３（ａ）に示されるように、時刻ｔ１でデコーダ２１が、例えば前記ビット列の第３ビット（ｂｉｔ３）としてカウンタ２４の動作の開始命令を表すビット情報「１」を含むビット列のアドレス信号を受信し、かつ前記ビット列のビットのうち前記第３ビットを選択するための第３ビット信号が、バスインターフェイス２２からデータ線２７ａを経て論理積回路２５ｂに入力されると、動作開始命令を表すビット情報「１」が、ビット選択回路２５の論理積回路２５ｂから論理和回路２５ｃに出力される。
【００６１】
ビット選択回路２５の論理和回路２５ｃに入力された前記第３ビットのビット情報「１」は、ビット書込回路２６の論理積回路２６ｂに入力されるクロックＣＬＫに同期して、図３（ｃ）に示されるように、レジスタ２３に書き込まれ、これにより、カウンタ２４のカウント動作、すなわちタイマ２０の動作が、図３（ｄ）に示されるように開始される。
【００６２】
その後、データバス１１ｂおよびアドレスバス１１ａに送出されるビット列データおよびそれに対応するアドレスデータが図２（ｂ）に示される形態に切替えられ、ビット列送信部１００のデコーダ１０１が、該デコーダに対応するアドレス情報を図３（ｂ）に示されるように、時刻ｔ２で受信する。図３（ｂ）に示す例では、このときのタイマ２０のためのカウンタ動作命令すなわち前記ビット列の第０ビットは、カウンタ２４の動作の停止命令を表すビット情報「０」である。
デコーダ１０１が時刻ｔ２で前記アドレス情報を受信すると、レジスタ２３には、図３（ｃ）に示されるように、前記第０ビットのビット情報「０」が書き込まれ、これにより、カウンタ２４のカウント動作、すなわちタイマ２０の動作は、図３（ｄ）に示されるように停止される。
【００６３】
また、その後、ビット列送信部１００のデコーダ１０１が、図３（ｂ）に示されるように、例えばカウンタ２４の動作の開始命令を表すビット情報「１」を含む図２（ｂ）に示されるようなビット列のアドレス信号を時刻ｔ３で受信すると、レジスタ２３には、図３（ｃ）に示されるように、前記第０ビットのビット情報「１」が、再びレジスタ２３に書き込まれ、これにより、カウンタ２４のカウント動作は、図３（ｄ）に示されるように開始される。
【００６４】
さらに、データバス１１ｂおよびアドレスバス１１ａに送出されるビット列データおよびそれに対応するアドレスデータが図２（ａ）に示される形態に切替えられ、タイマ２０のデコーダ２１が、図３（ａ）に示されるように、前記ビット列の第３ビット（ｂｉｔ３）としてカウンタ２４の動作の停止命令を表すビット情報「０」を含むビット列のアドレス信号を時刻ｔ４で受信すると、前記ビット列の第３ビットとして、カウンタ２４の動作の停止命令を表すビット情報「０」が、図３（ｃ）に示されるように、レジスタ２３に書き込まれ、これにより、従来よく知られているように、カウンタ２４のカウント動作は、図３（ｄ）に示されるように停止される。
【００６５】
具体例１のタイマ装置１０では、前記したように、各タイマ（２０、３０、４０、５０、６０、７０、８０及び９０）への動作命令をそれぞれ前記各タイマのレジスタに同時に書き込むことができることに加えて、前記各タイマに固有のアドレス情報が与えられた前記各カウンタへの動作命令を順次前記各タイマのレジスタに書き込ませることができる。
【００６６】
本発明に係るタイマ装置１０によれば、従来のタイマ装置のようなソフトウェア的な調整を必要とすることなく、複数のタイマの動作を同時に制御することができ、またタイマ装置に従来のタイマ機能を与えることができる。
【００６７】
《具体例２》
図４は、具体例２のタイマ装置のブロック図を示す。
具体例１では、各タイマ毎に設けられたビット選択回路２５およびビット書込回路２６を備える振分書込回路の例を示した。
他方、図４に示される具体例２のタイマ装置１１０では、ビット列の各ビットを個々に送信するためのデータ線群からなるデータバス２０４を備える振分書込回路の例を示す。
【００６８】
データバス２０４は、図示の例では、ビット列の各ビットにそれぞれ対応した例えば８本のデータ線（２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ、２０４ｅ、２０４ｆ、２０４ｇ及び２０４ｈ）から構成されている。
【００６９】
タイマ装置１１０の各タイマ（１２０、１３０、１４０…１９０）に対応するレジスタ（２０３ａ、２０３ｂ、２０３ｃ…２０３ｈ）は、図示の例では、ビット列送信部２００内に集約的に設けられている。
また、前記各タイマには、図１に示したデコーダ２１、カウンタ２４およびバスインタフェイス２２に対応して、従来と同様なデコーダ１２１、カウンタ１２４およびバスインタフェイス１２２が設けられている。
【００７０】
デコーダ２０１は、該デコーダに付与されたアドレスに対応しかつ図２（ｂ）に示されたと同様なビット列に付されたアドレス情報を受けると、前記したと同様な復号化信号を発する。各タイマに対応するレジスタは、前記デコーダ２０１から前記ビット列を同時的に受けるべく、互いに並列的となるように各レジスタの一方の入力端でデコーダ２０１に接続されている。
【００７１】
バスインターフェイス２０２は、データバス１１ｂに接続され、タイマ装置１１０の前記レジスタの個数に対応したビット数を有する図２（ｂ）に示したと同様なビット列信号を受ける。
【００７２】
バスインタフェイス２０２からは、データバス２０４が伸びる。このデータバス２０４は、各タイマ１２０〜１９０のそれぞれのレジスタ（２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、２０３ｅ、２０３ｆ、２０３ｇ及び２０３ｈ）への動作信号をそれぞれ導出するデータ線（２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ、２０４ｅ、２０４ｆ、２０４ｇ及び２０４ｈ）からなる。各データ線（２０４ａ〜２０４ｈ）は、対応するタイマ（１２０〜１９０）の各レジスタ（２０３ａ〜２０３ｈ）の他方の入力端に接続されている。
【００７３】
各レジスタ（２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、２０３ｅ、２０３ｆ、２０３ｇ及び２０３ｈ）は、前記したとおり、デコーダ２０１が図２（ｂ）に示した前記ビット列のアドレス信号を受けると、該デコーダから前記復号化信号を受ける。また、各レジスタ（２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、２０３ｅ、２０３ｆ、２０３ｇ及び２０３ｈ）は、それぞれに対応する前記データ線（２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ、２０４ｅ、２０４ｆ、２０４ｇ及び２０４ｈ）を経て、前記ビット列の各レジスタに対応するビットを同時的に受ける。
【００７４】
デコーダ２０１およびバスインターフェイス２０２からの出力をそれぞれ入力端に受ける各レジスタ（２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、２０３ｅ、２０３ｆ、２０３ｇ及び２０３ｈ）は、デコーダ２０１から前記復号化信号、例えば「１」信号を受けると、バスインターフェイス２０２から各レジスタに伸びる前記データ線（２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ、２０４ｅ、２０４ｆ、２０４ｇ及び２０４ｈ）を経て、前記ビット列の各ビットに対応する各タイマのカウンタ（１２４）の動作信号を、対応する各カウンタ１２４に同時的に出力する。
【００７５】
すなわち、各レジスタ（２０３ａ、２０３ｂ、２０３ｃ、２０３ｄ、２０３ｅ、２０３ｆ、２０３ｇ及び２０３ｈ）が、デコーダ２０１から前記復号化信号「１」信号を受けたとき、対応する前記データ線（２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ、２０４ｅ、２０４ｆ、２０４ｇ及び２０４ｈ）のデータに応じた命令、例えば動作開始命令を表す「１」信号であれば、この動作開始命令を表す「１」信号を対応するカウンタ１２４に出力し、また動作停止命令を表す「０」信号であれば、この動作停止命令を表す「０」信号を対応するカウンタ１２４に出力する。
その結果、各タイマのカウンタ１２４は、それぞれのデータ線のビットの命令に応じて同時的に動作の制御を受ける。
【００７６】
タイマ装置１１０のタイマ１２０の動作を制御する例を、図５に沿って説明する。
ビット列送信部２００のデコーダ２０１が、具体例１で説明したと同様、図５（ａ）で示されるように、時刻ｔ１１で、各タイマの動作命令を表す前記ビット列のアドレス情報をアドレスバス１１ａから受信すると、復号化信号がデコーダ２０１から各タイマ１２０に対応する各レジスタ２０３ａ〜２０３ｈに送出されることから、タイマ１２０に対応するレジスタ２０３ａは、前記復号化信号を受ける。
【００７７】
バスインタフェイス２０２からの前記ビット列のビットのうち第０ビット信号（図５（ａ）に示す例では、動作開始命令「１」）は、前記したとおり、バスインターフェイス２０２からのデータ線２０４ａを経てレジスタ２０３ａに送られる。
【００７８】
データ線２０４を経てレジスタ２０３ａに送られた前記第０ビットのビット情報「１」は、レジスタ２０３ａが前記復号化信号を受けることにより、図５（ａ）で示されるように、レジスタ２０３ａに書き込まれ、これにより、ビット情報「１」は、レジスタ２０３ａからカウンタ１２４に出力される。
【００７９】
タイマ１２０のカウンタ１２４が前記第０ビットのビット情報「１」を受けると、カウンタ１２４のカウント動作、すなわちタイマ１２０の動作が、図５（ｃ）に示されるように開始される。
【００８０】
次に、ビット列送信部２００のデコーダ２０１が、図５（ａ）で示されるように、時刻ｔ１２で、各タイマの動作命令を表す前記ビット列のアドレス情報をアドレスバス１１ａから受信すると（図５（ａ）に示す例では、動作停止命令「０」）、前記したと同様に、タイマ１２０に対応するレジスタ２０３ａは、前記復号化信号を受ける。
【００８１】
バスインタフェイス２０２からの前記ビット列のビットのうち第０ビット信号（動作停止命令「０」）は、前記したとおり、バスインターフェイス２０２からのデータ線２０４ａを経てレジスタ２０３ａに送られる。このレジスタ２０３ａは、前記復号化信号を受けることにより、図５（ａ）で示されるように、データ線２０４ａを経て送られるビット情報である動作停止命令「０」を書き込まれる。
【００８２】
従って、データ線（２０４ａ、２０４ｂ、２０４ｃ、２０４ｄ、２０４ｅ、２０４ｆ、２０４ｇ及び２０４ｈ）からなるデータバス２０４は、デコーダ２０１と共に、振分書込回路を構成する。
【００８３】
この振分書込回路によりレジスタ２０３ａにビット情報「０」が書き込まれると、レジスタ２０３ａからビット情報「０」が出力されてカウンタ１２４に入力される。
【００８４】
タイマ１２０のカウンタ１２４に前記第０ビットのビット情報「０」が受けられると、図５（ｃ）に示されるように、カウンタ１２４のカウント動作、すなわちタイマ１２０の動作が停止される。
【００８５】
具体例２のタイマ装置１１０では、具体例１のタイマ装置１０で設けられていたビット選択回路２５およびビット書込回路２６が不要となることから、タイマ装置の小型化を図ることができる。
【００８６】
【発明の効果】
本発明に係るタイマ装置では、前記したように、各カウンタへの動作命令にそれぞれ同一のアドレスが付与されていることから、この各カウンタへの動作命令をそれぞれ各レジスタに同時に書き込むことができ、これにより、各タイマのカウンタの動作をソフトウェア的に調整することなく、複数のタイマの動作を同時に制御することができる。
【００８７】
従って、本発明に係るタイマ装置によれば、各タイマのカウンタの動作を調整するためのソフトウェアの作成が不要となることから、比較的容易に複数のタイマの動作を同時に制御することができる。
【図面の簡単な説明】
【図１】具体例１のタイマ装置のブロック図である。
【図２】各カウンタへの動作命令の説明図である。
【図３】具体例１のタイマ装置のあるタイマ動作制御のタイミング図である。
【図４】具体例２のタイマ装置のブロック図である。
【図５】具体例２のタイマ装置のタイマ動作制御のタイミング図である。
【符号の説明】
１  マイコン
１０  タイマ装置
１１  バス
２０、３０、４０、９０  タイマ
２１、１０１  デコーダ
２２、１０２  バスインターフェイス
２３  レジスタ
２４  カウンタ
２５  ビット選択回路
２５ａ、２５ｂ、２６ｂ  論理積回路
２５ｃ、２６ａ  論理和回路
２６  ビット書込回路
２７、２７ａ、２７ｂ  データバス
１００  ビット列送信部
【図１】
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【図２】
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【図３】
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【図４】
0003653421.tif 000005
【図５】
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