(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体基体内部の第一主面側に設けた低濃度のチャネル領域と、前記チャネル領域の底部に設けた前記チャネル領域とは導電型が逆極性の埋め込みゲート領域と、前記チャネル領域の上部で前記第一主面側に設けた前記チャネル領域とは導電型が逆極性である表面ゲート半導体領域とを有し、前記表面ゲート半導体領域を成す材料が炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料であることを特徴とする炭化珪素半導体装置。
【請求項２】
前記材料が単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする請求項１記載の炭化珪素半導体装置。
【請求項３】
前記炭化珪素半導体基体は、高濃度第一導電型の炭化珪素基板上に低濃度第一導電型のエピタキシャル層を設けて成り、前記チャネル領域は低濃度第一導電型であり、前記炭化珪素半導体基体の前記第一主面側で前記チャネル領域と接するように高濃度第一導電型のソース領域が設けられ、前記埋め込みゲート領域は第二導電型であり、前記表面ゲート半導体領域は第二導電型にドープされた多結晶シリコン層から成り、前記埋め込みゲート領域と前記表面ゲート半導体領域は同一のゲート電極に接続され、前記ゲート電極は前記炭化珪素半導体基体の前記第一主面側に設けられ、前記炭化珪素半導体基体の前記第一主面側に前記ソース領域とオーミック接続する第一の金属電極が設けられ、前記炭化珪素半導体基体の第二主面側に前記炭化珪素半導体基板とオーミック接続する第二の金属電極が設けられていることを特徴とする請求項１または２記載の炭化珪素半導体装置。
【請求項４】
前記エピタキシャル層内の前記第一主面側に前記ゲート電極と接する第二導電型の深いゲート領域が設けられ、前記深いゲート領域は、前記埋め込みゲート領域に対して横方向に一定の距離を保ち離散して配置されていることを特徴とする請求項３記載の炭化珪素半導体装置。
【請求項５】
前記エピタキシャル層内の第一主面側に溝が設けられ、前記溝の内部に、前記多結晶シリコン層から成る表面ゲート半導体領域とつながる多結晶シリコン層が充満された第二導電型の深いゲート領域が設けられ、前記深いゲート領域は、前記ゲート電極と接続され、前記埋め込みゲート領域に対して横方向に一定の距離を保ち離散して配置されていることを特徴とする請求項３記載の炭化珪素半導体装置。
【請求項６】
前記炭化珪素半導体基体は、高濃度の第一もしくは第二導電型の炭化珪素基板上に低濃度第一導電型のエピタキシャル層を設けて成り、前記チャネル領域は低濃度第一導電型であり、前記炭化珪素半導体基体の前記第一主面側で前記チャネル領域と接するように高濃度第一導電型のソース領域が設けられ、前記埋め込みゲート領域は第二導電型であり、前記表面ゲート半導体領域は第二導電型にドープされた多結晶シリコン層から成り、前記埋め込みゲート領域と前記表面ゲート半導体領域は同一の前記ゲート電極に接続され、前記ゲート電極は前記炭化珪素半導体基体の前記第一主面側に設けられ、前記炭化珪素半導体基体の前記第一主面側に前記ソース領域とオーミック接続する第一の金属電極が設けられ、前記炭化珪素半導体基体の前記第一主面側に高濃度第一導電型のドレイン領域が設けられ、前記ドレイン領域とオーミック接続する第二の金属電極が設けられていることを特徴とする請求項１乃至５のいずれかに記載の炭化珪素半導体装置。
【請求項７】
第一導電型の炭化珪素半導体基板上に第一導電型の炭化珪素エピタキシャル層が形成された炭化珪素半導体基体の第一主面側に、イオン注入により埋め込みゲート領域形成用の第二導電型の第一のウエル領域及び深いゲート領域形成用の第二導電型の第二のウエル領域を形成する第１の工程と、前記第一のウエル領域の表面に、浅い第一導電型のチャネル領域をイオン注入により形成する第２の工程と、前記チャネル領域の前記第一主面側の一部に、高濃度第二導電型のソース領域をイオン注入により形成する第３の工程と、前記イオン注入により導入された不純物を活性化する高温アニールを行なう第４の工程と、前記エピタキシャル層の表面を清浄化し、前記清浄化されたエピタキシャル層の前記第一主面上に多結晶シリコン層を堆積する第５の工程と、前記多結晶シリコン層に所望の不純物を導入する第６の工程と、前記多結晶シリコン層にパターニングを施し、表面ゲート半導体領域を形成する部分を残してエッチングを行なう第７の工程と、前記ソース領域にソース電極を、前記第一及び第二のウエル領域並びに多結晶シリコン層にゲート電極を、前記炭化珪素半導体基体の第二主面側にドレイン電極を形成する第８の工程とを含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
前記第５の工程の前に、前記炭化珪素半導体基体の前記第一主面側の一部に溝を形成する工程を有し、前記第５の工程が、前記溝の側壁及び前記炭化珪素半導体基体の前記第一主面を清浄化する工程と、前記清浄化された面に前記多結晶シリコン層を堆積する工程であることを特徴とする請求項７記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は炭化珪素半導体装置及びその製造方法に係り、特に高耐圧の電圧制御型パワー半導体デバイスへの適用に好適な炭化珪素半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
従来の炭化珪素半導体装置としては、特開平２０００−２５２４７５号公報に記載された“電圧制御型半導体装置とその製法及びそれを用いた電力変換装置”がある。
【０００３】
この従来技術による半導体装置においては、薄い活性層の上下に表面ゲート半導体領域と埋め込みゲート半導体領域を、活性層と反対極性の半導体領域で形成することにより、高耐圧が実現できるとしたものである。
【発明が解決しようとする課題】
上記従来技術において、上記構成を実現するためには、炭化珪素半導体基板上のエピタキシャル層で活性層を形成したのちに、第二のエピタキシャル層を成長させ、表面ゲート半導体領域を形成する必要がある。
このように多層のエピタキシャル層を形成するため、製造コストが高くなるという問題があった。
【０００４】
本発明の目的は、製造コストを低減できる炭化珪素半導体装置及びその製造方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明においては特許請求の範囲に記載するような構成をとる。
すなわち、請求項１記載の炭化珪素半導体装置は、炭化珪素半導体基体内部の第一主面側に設けた低濃度のチャネル領域と、前記チャネル領域の底部に設けた前記チャネル領域とは導電型が逆極性の埋め込みゲート領域と、前記チャネル領域の上部で前記第一主面側に設けた前記チャネル領域とは導電型が逆極性である表面ゲート半導体領域とを有し、前記表面ゲート半導体領域を成す材料が炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料であることを特徴とする。
【０００６】
また、請求項２記載の炭化珪素半導体装置は、請求項１記載の炭化珪素半導体装置において、前記材料が単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする。
【０００７】
また、請求項３記載の炭化珪素半導体装置は、請求項１または２記載の炭化珪素半導体装置において、前記炭化珪素半導体基体は、高濃度第一導電型の炭化珪素基板上に低濃度第一導電型のエピタキシャル層を設けて成り、前記チャネル領域は低濃度第一導電型であり、前記炭化珪素半導体基体の前記第一主面側で前記チャネル領域と接するように高濃度第一導電型のソース領域が設けられ、前記埋め込みゲート領域は第二導電型であり、前記表面ゲート半導体領域は第二導電型にドープされた多結晶シリコン層から成り、前記埋め込みゲート領域と前記表面ゲート半導体領域は同一のゲート電極に接続され、前記ゲート電極は前記炭化珪素半導体基体の前記第一主面側に設けられ、前記炭化珪素半導体基体の前記第一主面側に前記ソース領域とオーミック接続する第一の金属電極が設けられ、前記炭化珪素半導体基体の第二主面側に前記炭化珪素半導体基板とオーミック接続する第二の金属電極が設けられていることを特徴とする。
【０００８】
また、請求項４記載の炭化珪素半導体装置は、請求項３記載の炭化珪素半導体装置において、前記エピタキシャル層内の前記第一主面側に前記ゲート電極と接する第二導電型の深いゲート領域が設けられ、前記深いゲート領域は、前記埋め込みゲート領域に対して横方向に一定の距離を保ち離散して配置されていることを特徴とする。
【０００９】
また、請求項５記載の炭化珪素半導体装置は、請求項３記載の炭化珪素半導体装置において、前記エピタキシャル層内の第一主面側に溝が設けられ、前記溝の内部に、前記多結晶シリコン層から成る表面ゲート半導体領域とつながる多結晶シリコン層が充満された第二導電型の深いゲート領域が設けられ、前記深いゲート領域は、前記ゲート電極と接続され、前記埋め込みゲート領域に対して横方向に一定の距離を保ち離散して配置されていることを特徴とする。
【００１０】
また、請求項６記載の炭化珪素半導体装置は、請求項１乃至５のいずれかに記載の炭化珪素半導体装置において、前記炭化珪素半導体基体は、高濃度の第一もしくは第二導電型の炭化珪素基板上に低濃度第一導電型のエピタキシャル層を設けて成り、前記チャネル領域は低濃度第一導電型であり、前記炭化珪素半導体基体の前記第一主面側で前記チャネル領域と接するように高濃度第一導電型のソース領域が設けられ、前記埋め込みゲート領域は第二導電型であり、前記表面ゲート半導体領域は第二導電型にドープされた多結晶シリコン層から成り、前記埋め込みゲート領域と前記表面ゲート半導体領域は同一の前記ゲート電極に接続され、前記ゲート電極は前記炭化珪素半導体基体の前記第一主面側に設けられ、前記炭化珪素半導体基体の前記第一主面側に前記ソース領域とオーミック接続する第一の金属電極が設けられ、前記炭化珪素半導体基体の前記第一主面側に高濃度第一導電型のドレイン領域が設けられ、前記ドレイン領域とオーミック接続する第二の金属電極が設けられていることを特徴とする。
【００１１】
また、請求項７記載の炭化珪素半導体装置の製造方法は、第一導電型の炭化珪素半導体基板上に第一導電型の炭化珪素エピタキシャル層が形成された炭化珪素半導体基体の第一主面側に、イオン注入により埋め込みゲート領域形成用の第二導電型の第一のウエル領域及び深いゲート領域形成用の第二導電型の第二のウエル領域を形成する第１の工程と、前記第一のウエル領域の表面に、浅い第一導電型のチャネル領域をイオン注入により形成する第２の工程と、前記チャネル領域の前記第一主面側の一部に、高濃度第二導電型のソース領域をイオン注入により形成する第３の工程と、前記イオン注入により導入された不純物を活性化する高温アニールを行なう第４の工程と、前記エピタキシャル層の表面を清浄化し、前記清浄化されたエピタキシャル層の前記第一主面上に多結晶シリコン層を堆積する第５の工程と、前記多結晶シリコン層に所望の不純物を導入する第６の工程と、前記多結晶シリコン層にパターニングを施し、表面ゲート半導体領域を形成する部分を残してエッチングを行なう第７の工程と、前記ソース領域にソース電極を、前記第一及び第二のウエル領域並びに多結晶シリコン層にゲート電極を、前記炭化珪素半導体基体の第二主面側にドレイン電極を形成する第８の工程とを含むことを特徴とする。
【００１２】
また、請求項８記載の炭化珪素半導体装置の製造方法は、請求項７記載の炭化珪素半導体装置の製造方法において、前記第５の工程の前に、前記炭化珪素半導体基体の前記第一主面側の一部に溝を形成する工程を有し、前記第５の工程が、前記溝の側壁及び前記炭化珪素半導体基体の前記第一主面を清浄化する工程と、前記清浄化された面に前記多結晶シリコン層を堆積する工程であることを特徴とする。
【００１３】
【発明の効果】
本発明の請求項１の炭化珪素半導体装置によれば、多層のエピタキシャル層を使わずに、安価な製造工程で、高耐圧な電圧制御型炭化珪素半導体装置を得ることができる。また、表面ゲート半導体領域とチャネル領域の間のビルトイン電圧を多結晶シリコン層の不純物濃度の制御により自由に変えられるため、駆動電力を抑えながら充分なゲート電圧を印加でき、低オン抵抗化が可能である。また、チャネル長を短くできるので素子密度の向上とあいまって、オン抵抗が低く、高耐圧な炭化珪素半導体装置を得ることができる。
【００１４】
また、本発明の請求項２の炭化珪素半導体装置によれば、表面ゲート半導体領域を単結晶シリコン、アモルファスシリコン、または多結晶シリコンで形成できる。
【００１５】
また、本発明の請求項３の炭化珪素半導体装置によれば、多層のエピタキシャル層を使わずに、安価な製造工程で、高耐圧な電圧制御型炭化珪素半導体装置を得ることができる。
【００１６】
また、本発明の請求項４の炭化珪素半導体装置によれば、多層のエピタキシャル層を使わずに、安価な製造工程で、高耐圧な電圧制御型炭化珪素半導体装置を得ることができる。
【００１７】
また、本発明の請求項５の炭化珪素半導体装置によれば、チャネル領域を囲む横方向の深いゲート領域にも前記材料から成るゲート半導体領域と炭化珪素の接合が形成されるので、オフ時により空乏層が伸びやすくなり、素子密度をさらに上げることができる。その結果、さらに低オン抵抗化が可能になる。
【００１８】
また、本発明の請求項６の炭化珪素半導体装置によれば、ドレイン電極が炭化珪素半導体基体の表面側にある横型の素子を得ることができる。
【００１９】
また、本発明の請求項７の炭化珪素半導体装置の製造方法によれば、多層のエピタキシャル層を使わずに、安価な製造工程で、高耐圧な電圧制御型炭化珪素半導体装置を製造することができる。
【００２０】
また、本発明の請求項８の炭化珪素半導体装置の製造方法によれば、チャネル領域を囲む横方向の深いゲート領域にも前記材料から成るゲート半導体領域と炭化珪素の接合を有する電圧制御型炭化珪素半導体装置を製造することができる。
【００２１】
【発明の実施の形態】
以下、図面を用いて本発明の実施の形態について詳細に説明する。なお、以下で説明する図面で、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２２】
実施の形態１
図１は本発明の実施の形態１のデバイス断面構造図である。
まず、構成について説明する。
本発明の実施の形態１では、炭化珪素半導体基体１００内部の第一主面側に設けた低濃度のチャネル領域３と、チャネル領域３の底部に設けたチャネル領域３とは導電型が逆極性の埋め込みゲート領域４と、チャネル領域３の上部で第一主面側に設けたチャネル領域３とは導電型が逆極性である表面ゲート半導体領域７ａ、７ｂとを有し、表面ゲート半導体領域７ａ、７ｂを成す材料のバンドギャップが炭化珪素のバンドギャップと異なる。
また、前記材料は単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかである。
また、炭化珪素半導体基体１００は、高濃度第一導電型の炭化珪素基板１上に低濃度第一導電型のエピタキシャル層２を設けて成り、チャネル領域３は低濃度第一導電型（例えばＮ型）であり、炭化珪素半導体基体１００の第一主面側でチャネル領域３と接するように高濃度第一導電型のソース領域６が設けられ、埋め込みゲート領域４は第二導電型（例えばＰ型）であり、表面ゲート半導体領域７ａ、７ｂは第二導電型にドープされた多結晶シリコン層から成り、埋め込みゲート領域４と表面ゲート半導体領域７ａ、７ｂは同一のゲート電極９ａ、９ｂに接続され、ゲート電極９ａ、９ｂは炭化珪素半導体基体１００の第一主面側に設けられ、炭化珪素半導体基体１００の第一主面側にソース領域６とオーミック接続する第一の金属電極（ソース電極８）が設けられ、炭化珪素半導体基体１００の第二主面側に炭化珪素半導体基板１とオーミック接続する第二の金属電極（ドレイン電極１０）が設けられている。
また、エピタキシャル層２内の第一主面側にゲート電極９ａ、９ｂと接する第二導電型の深いゲート領域５ａ、５ｂが設けられ、深いゲート領域５ａ、５ｂは、横方向に一定の距離を保ち離散して配置されている。
すなわち、高濃度Ｎ型炭化珪素半導体基板１上には、低濃度Ｎ型炭化珪素エピタキシャル層２が形成されている。ここで、炭化珪素半導体基板１は、例えば比抵抗が数〜数十ｍΩｃｍで、厚みが２００〜４００μｍのものを用いることができる。また、エピタキシャル層２は、例えば不純物濃度が１０１５〜１０１８ｃｍ−３で厚みが数〜数十μｍのものを用いることができる。エピタキシャル層２の表面には、Ｎ型で厚みの薄いチャネル領域３が形成されている。チャネル領域３の厚みは、０．数μｍから数μｍである。このチャネル領域３の下部の一部分には、Ｐ型の埋め込みゲート領域４が形成されている。また、チャネル領域３の表面側には、部分的にＮ型高濃度のソース領域６が形成されている。埋め込みゲート領域４とは横方向に一定の距離をおいてＰ型の深いゲート領域５ａ、５ｂが表面から形成されている。チャネル領域３の表面でこの深いゲート領域５ａ、５ｂと接するように多結晶シリコン層による表面ゲート半導体領域７ａ、７ｂが形成されている。ソース領域６にはソース電極８が接続されている。深いゲート領域５ａ、５ｂ及び多結晶シリコン層による表面ゲート半導体領域７ａ、７ｂには、ゲート電極９ａ、９ｂが接続されている。また、炭化珪素半導体基体１００の裏面では、炭化珪素半導体基板１に接続するドレイン電極１０が形成されている。なお、図示はしないが、埋め込みゲート領域４の電位は、紙面の奥行き方向でゲート電極９ａ、９ｂに接続されている。
【００２３】
本実施の形態１の炭化珪素半導体装置によれば、多層のエピタキシャル層を使わずに、安価な製造工程で、高耐圧な電圧制御型炭化珪素半導体装置を得ることができる。すなわち、従来（特開平２０００−２５２４７５号公報）の半導体装置において、エピタキシャル成長法で形成するゲート電極下の表面電圧制御ゲート半導体領域の機能を、本実施の形態１では、多結晶シリコン層から成る表面ゲート半導体領域７ａ、７ｂで実現しているため、シリコンのプロセスで通常使われる技術で多結晶シリコンの形成は可能であり、炭化珪素のエピタキシャル成長のような、特別な技術を必要とする高価なプロセスを必要としない。したがって、製造コストを安くすることができる。また、表面ゲート半導体領域７ａ、７ｂとチャネル領域３の間のビルトイン電圧を、多結晶シリコン層から成る表面ゲート半導体領域７ａ、７ｂの不純物濃度の制御により自由に変えられるため、駆動電力を抑えながら充分なゲート電圧を印加でき、低オン抵抗化が可能である。また、チャネル長を短くできるので素子密度の向上とあいまって、オン抵抗が低く、高耐圧な炭化珪素半導体装置を得ることができる。
【００２４】
次に、本実施の形態１の動作について説明する。
まず、ドレイン電極１０とソース電極８の間に電圧が印加された状態で、ゲート電極９ａ、９ｂとソース電極８間の電圧が０Ｖであると、Ｐ型埋め込みゲート領域４とＰ型表面ゲート半導体領域７ａ、７ｂと、Ｐ型の深いゲート領域５ａ、５ｂと、これらの領域に接するＮ型のチャネル領域３にはビルトイン電圧に応じた空乏層が広がる。Ｎ型チャネル領域３が充分に狭ければ、ピンチオフすることが可能であり、その結果、ドレイン−ソース電極間の電流を遮断することができるのでノーマリオフとなる。
ドレイン電極１０とソース電極８の間に電圧が印加された状態で、ゲート電極９ａ、９ｂとソース電極８間にビルトイン電圧以下の電圧が印加されると、Ｎ型チャネル領域３の空乏層が後退し、電流はドレイン電極１０から炭化珪素半導体基板１、エピタキシャル層２を通り、Ｐ型埋め込みゲート領域４とＰ型の深いゲート領域５ａ、５ｂの間を通り、Ｎ型チャネル領域３を経由してソース領域６、ソース電極８の順に流れる。ゲート電極に印加する電圧をビルトイン電圧以下としておくことで、ゲートには空乏層容量を充放電する電流しか流れないので駆動電力を低く抑えることができる。
本実施の形態１においては、Ｐ型ゲート半導体領域７ａ、７ｂを成す多結晶シリコン層の不純物濃度を変えることで、Ｐ型ゲート半導体領域７ａ、７ｂとＮ型チャネル領域３の間のビルトイン電圧を変えることができる。このように多結晶シリコン層の不純物濃度を制御してビルトイン電圧を大きくすることが可能であるため、駆動電力を抑えながらゲートにより大きな電圧が印加できる。結果的にチャネルの抵抗値をより下げることが可能になる。このことは素子のオン抵抗が低減できるという利点になる。また、多結晶シリコンと炭化珪素の界面で電界がシールドされ、多結晶シリコン層中に空乏層が伸張しないため、よりチャネル領域３に空乏層が伸びやすいという特長を持っている。
図２に本実施の形態１の他のデバイス構造を示す。図２のデバイスは、図１のデバイスと構成は一緒であるが、この特長を生かした場合の例である。すなわち、チャネル領域３の長さを短くした構成となっている。多結晶シリコン層による空乏層が余計に伸びるため、同じオフ性を確保するためのチャネル領域３の横方向寸法を小さくすることが可能になる。するとチャネル長が小さくなることによるオン抵抗の低減に加え、素子密度が上がるので、Ｒｓｐ（面積で規格化したオン抵抗）を小さくすることができる。
なお、本実施の形態１においては、縦型のＪＦＥＴ構造を例として記述したが、ドレイン電極が炭化珪素半導体基体の表面側にある横型の素子の場合にも同様な効果があることは言うまでもない。
すなわち、炭化珪素半導体基体１００が、高濃度の第一もしくは第二導電型の炭化珪素基板１上に低濃度第一導電型のエピタキシャル層２を設けて成り、チャネル領域３は低濃度第一導電型であり、炭化珪素半導体基体１００の第一主面側でチャネル領域３と接するように高濃度第一導電型のソース領域６が設けられ、埋め込みゲート領域４は第二導電型であり、表面ゲート半導体領域７ａ、７ｂは第二導電型にドープされた多結晶シリコン層から成り、埋め込みゲート領域４と表面ゲート半導体領域７ａ、７ｂは同一のゲート電極９ａ、９ｂに接続され、ゲート電極９ａ、９ｂは炭化珪素半導体基体１００の第一主面側に設けられ、炭化珪素半導体基体１００の第一主面側にソース領域６とオーミック接続する第一の金属電極（ソース電極８）が設けられ、炭化珪素半導体基体１００の第一主面側に高濃度第一導電型のドレイン領域が設けられ、該ドレイン領域とオーミック接続する第二の金属電極が設けられている構成にも適用可能である。
【００２５】
次に、本実施の形態１の製造方法について説明する。
【００２６】
図３、図４は実施の形態１の炭化珪素半導体装置の製造方法を説明するデバイス工程断面図である。
図３、図４を用いて本発明の実施の形態１の炭化珪素半導体装置の製造方法について説明する。
【００２７】
図３（ａ）では、図１に示した実施の形態１のＮ型高濃度の炭化珪素半導体基板１上に、低濃度Ｎ型の炭化珪素エピタキシャル層２が形成されている。
図３（ｂ）では、この炭化珪素半導体基体１００の表面からＰ型のウエル（Ｐ型埋め込みゲート領域４、深いゲート領域５ａ、５ｂ）を形成するために、イオン注入により不純物が導入される工程を示している。
図３（ｃ）では、このＰ型ウエルの一部の表面にＮ型の薄いチャネル領域３を形成するため、イオン注入により不純物が導入される工程を示している。このようにしてＮ型チャネル領域３が形成されると、その下にはＰ型埋め込みゲート領域４が形成される。このＰ型埋め込みゲート領域４とは横方向に一定の距離を隔てて深いＰ型ゲート領域５ａ、５ｂが形成される。
図３（ｄ）では、チャネル領域３の表面で中心付近にＮ型高濃度のソース領域６を形成するために、イオン注入による不純物を導入する工程が示されている。この工程の後、導入された不純物を活性化するための高温アニールが行なわれる。
さらに炭化珪素半導体基体１００の表面を清浄化する工程を得た後、図４（ｅ）では、表面に多結晶シリコン層７が堆積される工程が示される。ここで多結晶シリコン層７には所望の濃度の不純物が導入される。必要に応じ、多結晶シリコン層７と炭化珪素との界面の緻密化を促進するための熱処理が加えられる。
図４（ｆ）では、多結晶シリコン層７にパターニングが施され、必要でない部分がエッチングにより除去される工程が示される。
図４（ｇ）では、ソース領域６、ゲート領域５ａ、５ｂ、炭化珪素半導体基体１００の裏面にそれぞれ電極（ソース電極８、ゲート電極９ａ、９ｂ、ドレイン電極１０）が接続される工程が示される。各電極が下地とオーミック接続されるために、ここで１０００℃のＲＴＡ（Rapid Thermal Anneal）が行なわれる。  すなわち、本実施の形態１の製造方法は、第一導電型の炭化珪素半導体基板１上に第一導電型の炭化珪素エピタキシャル層２が形成された炭化珪素半導体基体１００（図３（ａ））の第一主面側に、イオン注入により複数の第二導電型の深いウエル領域（深いゲート領域５ａ、５ｂと埋め込みゲート領域４形成用）を形成する第１の工程（図３（ｂ））と、前記ウエル領域の一部の表面に、浅い第一導電型のチャネル領域３をイオン注入により形成する第２の工程（図３（ｃ））と、チャネル領域３の第一主面側の一部に、高濃度第二導電型のソース領域６をイオン注入により形成する第３の工程（図３（ｄ））と、前記イオン注入により導入された不純物を活性化する高温アニールを行なう第４の工程と、エピタキシャル層の表２面を清浄化し、該清浄化されたエピタキシャル層２の第一主面上に多結晶シリコン層７を堆積する第５の工程（図４（ｅ））と、多結晶シリコン層７に所望の不純物を導入する第６の工程と、多結晶シリコン層７にパターニングを施し、必要な部分を残してエッチングを行なう第７の工程（図４（ｆ））と、ソース領域６、ウエル領域（深いゲート領域５ａ、５ｂ）及び多結晶シリコン層（表面ゲート半導体領域７ａ、７ｂ）、並びに炭化珪素半導体基体１００の第二主面側にそれぞれ金属電極（ソース電極８、ゲート電極９ａ、９ｂ、ドレイン電極１０）を形成する第８の工程とを有する。
【００２８】
以上説明したように、本実施の形態の製造工程においては、多層のエピタキシャル工程を必要とせず、安価な製造工程により高耐圧で低オン抵抗の炭化珪素半導体装置を形成できるという特別な効果がある。また、多結晶シリコンと炭化珪素による接合を形成した後に１０００℃の熱処理が行なわれているが、多結晶シリコンと炭化珪素による接合のダイオード特性が劣化しないことも大きな利点である。
【００２９】
実施の形態２
図５は本発明の実施の形態２のデバイス断面構造を示す図である。基本的な構成は、実施の形態１と同等である。異なる構成のみ説明すると、炭化珪素半導体基体１００の表面には部分的に溝１３ａ、１３ｂが形成され、この溝１３ａ、１３ｂの内部はＰ型表面ゲート半導体領域１１ａ、１１ｂを形成する多結晶シリコン層とつながるように多結晶シリコン層が充満され、深いＰ型ゲート領域１２ａ、１２ｂを形成している。動作も基本的には実施の形態１と同等である。
すなわち、エピタキシャル２層内の第一主面側に溝１３ａ、１３ｂが設けられ、該溝１３ａ、１３ｂの内部に、多結晶シリコン層から成る表面ゲート半導体領域１１ａ、１１ｂとつながる多結晶シリコン層が充満された第二導電型の深いゲート領域１２ａ、１２ｂが設けられ、該深いゲート領域１２ａ、１２ｂは、ゲート電極９ａ、９ｂと接続され、横方向に一定の距離を保ち離散して配置されている。
【００３０】
このような構成とすることで、本実施の形態２では、チャネル領域３を囲む横方向のＰ型ゲート領域にも多結晶シリコンと炭化珪素の接合が形成されるので、オフ時により空乏層が伸びやすくなり、素子密度をさらに上げることができる。その結果、さらに低オン抵抗化が可能になるという特有の効果がある。なお、この実施の形態２においても縦型のＪＦＥＴ構造を例として記述したが、ドレイン電極が炭化珪素半導体基体１００の表面側にある横型の素子の場合にも同様な効果があることは言うまでもない。
【００３１】
次に、本実施の形態２の製造方法について説明する。
【００３２】
図６、図７は本実施の形態２の炭化珪素半導体装置の製造方法を説明するデバイス工程断面図である。
図６、図７を用いて本発明の実施の形態２の炭化珪素半導体装置の製造方法について説明する。
【００３３】
基本的な製造工程は実施の形態１における製造方法と同一である。異なる手順を説明すると、Ｐ型の深いゲート領域（図３（ｂ）のＰ型の深いゲート領域５ａ、５ｂ）を形成するときに、本実施の形態２においては、図６（ｃ）に示すように、炭化珪素半導体基体１００の表面の一部に、溝１３ａ、１３ｂを形成する工程を含む。具体的には反応性イオンエッチング等によるトレンチエッチングで溝１３ａ、１３ｂが形成される。続いて、溝１３ａ、１３ｂの側壁を含む表面を清浄化する工程を経て、図７（ｄ）に示すように、溝１３ａ、１３ｂ内に埋め込むとともに、全面に多結晶シリコン層を堆積する工程が示される。多結晶シリコン層は、溝１３ａ、１３ｂの内部を充満する。この後は、実施の形態１で説明した製造工程と同様である。
すなわち、多結晶シリコン層を堆積する工程（前記第５の工程）の前に、炭化珪素半導体基体１００の第一主面側の一部に溝１３ａ、１３ｂを形成する工程（図６（ｃ））を有し、該多結晶シリコン層を堆積する工程が、溝１３ａ、１３ｂの側壁及び炭化珪素半導体基体１００の第一主面を清浄化する工程と、該清浄化された面に多結晶シリコン層を堆積する工程である。
【００３４】
以上説明したように本実施の形態の製造方法を用いれば、多層のエピタキシャル工程を必要とせず、安価な製造工程により、高耐圧で低オン抵抗の炭化珪素半導体装置を形成できるという特別な効果がある。
【００３５】
実施の形態３
図８は本発明の実施の形態３のデバイス断面構造を示す図である。
まず、構成について説明する。
高濃度Ｎ型炭化珪素半導体基板１上には、Ｎ型低濃度炭化珪素エピタキシャル層２が形成されている。ここで、炭化珪素半導体基板１は、例えば比抵抗が数〜数十ｍΩｃｍで、厚みが２００〜４００μｍのものを用いることができる。また、エピタキシャル層２は、例えば不純物濃度が１０１５〜１０１８ｃｍ−３で厚みが数〜数十μｍのものを用いることができる。エピタキシャル層２の表面には、Ｎ型で厚みの薄いチャネル領域３が形成されている。チャネル領域３の厚みは０．数μｍから数μｍである。このチャネル領域３の下部の一部分には、Ｐ型の埋め込みゲート領域４が形成されている。また、チャネル領域３の表面側には、部分的にＮ型高濃度のソース領域６が形成されている。さらに、チャネル領域３の表面には、多結晶シリコン層による表面ゲート半導体領域７ａ、７ｂが形成されている。ソース領域６にはソース電極８が接続され、多結晶シリコンによる表面ゲート半導体領域７ａ、７ｂには、ゲート電極９ａ、９ｂが接続されている。また、炭化珪素半導体基体１００の裏面では、炭化珪素半導体基板１に接続するドレイン電極１０が形成されている。なお、図示はしないが、埋め込みゲート領域４の電位は、紙面の奥行き方向でゲート電極９ａ、９ｂに接続されている。本実施の形態３特有の構成としては、Ｐ型の埋め込みゲート領域４は、一定の間隔を隔てて複数配置されており、Ｐ型の埋め込みゲート領域４の無い領域上に、多結晶シリコンによる表面ゲート半導体領域７ａ、７ｂが形成されていることである。今まで説明してきたような深いＰゲート領域（実施の形態１のＰ型の深いゲート領域５ａ、５ｂ、実施の形態２の深いＰ型ゲート領域１２ａ、１２ｂ）は形成されていない。ここで、多結晶シリコンによる表面ゲート半導体領域７ａ、７ｂはそれぞれＰ型の埋め込みゲート領域４に対しオーバーラップするように配置される。
次に、本実施の形態３の動作について説明する。
基本的な動作は、今までに説明した実施の形態１、２と同等である。本実施の形態３に特有な動作としては、構造で述べたように、Ｐ型の埋め込みゲート領域４が一定の間隔を隔てて複数配置されるため、単位面積あたりのソース領域６、チャネルの密度を向上することが可能になる。ソース電極に対してゲート電極にビルトインポテンシャル以下の電圧が印加されて素子がオンしているときには、電流がドレイン電極１０から、炭化珪素半導体基板１、エピタキシャル領域２、を通り、前出のＰ型の埋め込みゲート領域４と隣り合うＰ型の埋め込みゲート領域４の間を流れ、チャネル領域３を経由してソース領域６、ソース電極８ａ、８ｂ、８ｃへと流れる。また、まず、ドレイン電極１０とソース電極８の間に電圧が印加された状態で、ゲート電極９ａ、９ｂとソース電極８間の電圧が０Ｖであると、Ｐ型埋め込みゲート領域４と隣り合うＰ型埋め込みゲート領域４、さらには多結晶シリコンから成る表面ゲート領域７ａ、７ｂと、これらの領域に接するＮ型のチャネル領域３にはビルトイン電圧に応じた空乏層が広がる。Ｎ型チャネル領域３が充分に狭ければピンチオフすることが可能であり、その結果、ドレイン−ソース電極間の電流を遮断することができるのでノーマリオフとなる。
以上説明したように、本実施の形態３では、他の実施の形態１、２で述べた効果に加え、さらにオン抵抗が低く、素子密度が上がられるため、面積で規格化したときのオン抵抗Ｒｓｐをさらに小さくできる炭化珪素半導体装置を提供できるという特有の効果がある。
なお、本実施の形態３においては、縦型のＪＦＥＴを例に説明をしたが、ドレイン電極が炭化珪素半導体基体の表面側にあるような横型の電圧制御型半導体装置でも同様な効果があることは言うまでもない。
【００３６】
以上本発明を実施の形態に基づいて具体的に説明したが、本発明は上記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【図面の簡単な説明】
【図１】本発明の実施の形態１のデバイス断面構造図
【図２】本発明の実施の形態１の他のデバイス断面構造図
【図３】本発明の実施の形態のデバイス製造工程構造図。
【図４】本発明の実施の形態のデバイス製造工程構造図。
【図５】本発明の実施の形態２のデバイス断面構造図
【図６】本発明の実施の形態のデバイス製造工程構造図。
【図７】本発明の実施の形態のデバイス製造工程構造図。
【図８】本発明の実施の形態３のデバイス断面構造図
【符号の説明】
１…Ｎ型高濃度炭化珪素半導体基板
２…低濃度Ｎ型炭化珪素エピタキシャル層
３…Ｎ型チャネル領域
４…Ｐ型埋め込みゲート領域
５ａ、５ｂ…Ｐ型深いゲート領域
６…Ｎ型高濃度ソース領域
７ａ、７ｂ…多結晶シリコン層によるＰ型表面ゲート半導体領域
８…ソース電極
９ａ、９ｂ…ゲート電極
１０…ドレイン電極
１１ａ、１１ｂ…多結晶シリコン層によるＰ型表面ゲート半導体領域
１２ａ、１２ｂ…Ｐ型深いゲート領域
１３ａ、１３ｂ…溝（トレンチ）
１００…炭化珪素半導体基体
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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