(57)【特許請求の範囲】
【請求項１】
Ｎビット入力ディジタルデータを格納したのちに一定のビットレートを有するＮビット出力ディジタルデータを発生する先入先出バッファシステム（ただし、Ｎは正の整数であるＭの倍数である）であって、
並列に結合されて前記Ｎビット入力ディジタルデータを一時的に格納し、前記Ｎビット出力データを同時に発生して、前記並列に結合された各々が（Ｎ／Ｍ）ビット入力ディジタルデータを同時に格納し、充満および空状態を示す充満フラッグ信号および空フラッグ信号を含む格納状態信号を発生するＭ個のデータ格納手段と、
前記Ｍ個のデータ格納手段から発生された格納状態信号に応答して前記格納状態信号間の不一致が発生するとき、前記先入先出バッファシステムをリセットするためのリセット信号を発生するエラー検出および補正手段
とを含むことを特徴とする先入先出バッファシステム。
【請求項２】
前記エラー検出および補正手段は、
前記充満フラッグ信号に応答して前記充満フラッグ信号間に不一致が発生するとき、充満エラー信号を発生する第１エラー検出手段と、
前記空フラッグ信号に応答して前記空フラッグ信号間に不一致が発生するとき空エラー信号を発生する第２エラー検出手段と、
前記充満エラー信号または空エラー信号に応答して、前記先入先出バッファシステムをリセットするために前記リセット信号を発生するエラー補正手段
とを含むことを特徴とする請求項１記載の先入先出バッファシステム。
【請求項３】
前記Ｍ個のデータ格納手段の各々は、前記（Ｎ／Ｍ）ビット入力ディジタルデータを順次格納するために少なくとも二つ以上の縦続結合のバッファメモリを含むことを特徴とする請求項１または２記載の先入先出バッファシステム。
【請求項４】
前記充満エラー信号または空エラー信号を示す表示手段をさらに含むことを特徴とする請求項１、２または３記載の先入先出バッファシステム。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、先入先出（ＦＩＦＯ）バッファシステムに関し、とくに、前記先入先出バッファシステム内で発生するエラーなどを検出し、補正するエラー検出および補正ユニットを有する改善された先入先出バッファシステムに関する。
【０００２】
【従来の技術】
公知のように、先入先出（First In First Out、以下ＦＩＦＯという）バッファシステム(buffer system) は多様な電気／電子応用分野に幅広く利用されている。前記通常のＦＩＦＯバッファシステムは少なくとも一つのＦＩＦＯバッファメモリを具備しており、たとえば可変または高速のビットレートを有する不連続的なビットストリーム（bit stream）形態に転送された入力ディジタルデータを一時的に格納して、より低速の一定のビットレートを有する連続的なビットストリームを提供する役割を担う。
【０００３】
一般に、前記ＦＩＦＯバッファメモリは、半導体集積回路により具現され、これは制限されたハードウェア能力により固定ビット幅を有する入力ディジタルのみを格納することができる。したがって、前記ＦＩＦＯバッファシステムは一般に固定幅を有する入力バスを含む多数のバッファメモリを利用して、前記ＦＩＦＯバッファメモリのビットの幅よりさらに大きい入力ディジタルデータを処理する。
【０００４】
かかるばあいに、前記ＦＩＦＯバッファメモリなどは並列形態で整列され、これらバッファメモリなどの各々は分けられた入力ディジタルデータを同時に処理する。
【０００５】
公知のように、かかる構成において、前記ＦＩＦＯバッファメモリなどは前記分けられた入力ディジタルデータのような出力データを生成するために、前記分けられた入力ディジタルデータが前記並列のＦＩＦＯバッファメモリなどに同時格納（または書き込み）され、また同時出力（または読み取り）されなければならない。
【０００６】
【発明が解決しようとする課題】
しかしながら、前記並列に配列されたＦＩＦＯバッファは、たとえば、読み取りまたは書き込み制御信号に発生するグリッチ（glitches）またはスパイク（spikes）のようなノイズによって前記ＦＩＦＯバッファなどの読み取りまたは書き込み動作間に非同期がしばしば発生する。そのため、間違った出力データを発生させるという問題がある。
【０００７】
したがって、本発明の目的は、ＦＩＦＯバッファシステム内で発生するエラーなどを効率的に検出し補正する、エラー検出および補正ユニットを有する改善されたＦＩＦＯバッファシステムを提供することである。
【０００８】
【課題を解決するめの手段】
前記目的を達成するために、本発明によると、Ｎビット入力ディジタルデータを貯蔵したのちに一定のビットレートを有するＮビット出力ディジタルデータを発生する先入先出（ＦＩＦＯ）バッファシステム（ただし、Ｎは正の整数であるＭの倍数である）であって、並列に結合されて前記Ｎビット入力ディジタルデータを一時的に格納し、前記Ｎビット出力データを同時に発生して、前記並列に結合された各々は（Ｎ／Ｍ）ビット入力ディジタルデータを同時に格納し、該充満(full state)および空状態(empty state) を示す充満フラッグ(full flag) および空フラッグ(empty flag)信号を含む格納状態信号を発生するＭ個のデータ格納手段と、
前記Ｍ個のデータ格納手段から発生された格納状態信号に応答して前記格納状態信号間の不一致が発生するとき、前記ＦＩＦＯバッファシステムをリセットするためのリセット信号を発生するエラー検出および補正手段とを含む。
【０００９】
【実施例】
つぎに、本発明のＦＩＦＯバッファシステムを添付した図面を参照して詳細に説明する。
【００１０】
図１には、本発明によるエラー検出および補正手段であるエラー検出および補正ユニット４０を有するＦＩＦＯバッファシステム１００の一実施例が示されている。
【００１１】
前記ＦＩＦＯバッファシステム１００は第１および第２外部バス（external   bus）１０および７０と、Ｍ個のデータ格納手段であるデータ格納モジュール２０Ａ〜２０Ｍおよびエラー検出および補正ユニット４０とを含む。
【００１２】
前記ＦＩＦＯバッファシステム１００において、Ｎビット入力ディジタルデータすなわち、ＩＤ１〜ＩＤＮを並列に伝送する前記第１外部バス１０は内部入力バス１１Ａ〜１１Ｍと連結される。また、Ｎビット出力ディジタルデータ、すなわち、ＯＤ１〜ＯＤＮを並列に伝送する前記第２外部バス７０は内部出力バス５１Ａ〜５１Ｍと連結される。
【００１３】
本発明の望ましい実施例によると、前記Ｍ個のデータ格納モジュール２０Ａ〜２０Ｍなどの各々は縦続形態で結合された四つの通常のＦＩＦＯバッファを備える。すなわち、前記データ格納モジュールの各々は書き込みおよび読み取り動作などを順次に行なう四つの縦続結合されたＦＩＦＯバッファを含む。
【００１４】
前記データ格納モジュールの各々に含まれるＦＩＦＯバッファの数は，前記ＦＩＦＯバッファの各々の格納能力と入／出力ディジタルデータ間のビットレートの差分に基づいて特定される。
【００１５】
図１に示したように、前記ＦＩＦＯバッファ２１Ａ〜２４Ｍなどの各々の入力段に結合された前記内部入力バス１１Ａ〜１１Ｍなどの各々は、（Ｎ／Ｍ）たとえば、９ビットに分けられた入力ディジタルデータすなわち、ＩＤ１〜ＩＤ９からＩＤ（Ｎ−８）〜ＩＤＮまでを並列方式で伝送する。前記Ｎ、ＭおよびＮ／Ｍは正の整数である。内部出力バス５１Ａ〜５１Ｍなどの機能は、前記内部出力バス５１Ａ〜５１Ｍなどが各々のＦＩＦＯバッファの出力段に連結されること以外は実質的に前記内部入力バス１１Ａ〜１１Ｍの機能と同一である。
【００１６】
前記内部入力バス１１Ａ〜１１Ｍで分けられた９ビット入力ディジタルデータ、すなわち、ＩＤ１〜ＩＤ９からＩＤ（Ｎ−８）〜ＩＤＮまでの各々は前記Ｍ個のデータ格納モジュール２０Ａ〜２０Ｍなどに提供され、それらの各々は９ビット入力データの書き込みを行なう。同様に、前記９ビット出力ディジタルデータの各々は、すなわち、ＯＤ１〜ＯＤ９からＯＤ（Ｎ−８）〜ＯＤＮまでは、前記データ格納モジュールの各々から同時に読み取られる。
【００１７】
前記各ＦＩＦＯバッファは前記バッファが充満であるか空であるかを表わす充満フラッグ（Full Flag 、以下ＦＦという）または空フラッグ（Empty Flag、以下、ＥＦという）のようなバッファ状態信号、たとえば、ＦＦ１ＡまたはＥＦ１ＡをＦＩＦＯバッファ制御ユニット（図示せず）およびエラー検出および補正ユニット４０に提供する。またＦＩＦＯバッファ制御ユニットはバッファ状態信号に応答して書き込み(WRITE）および読み取り(READ)信号を決める。
【００１８】
とくに、前記内部入力バス１１Ａ〜１１Ｍで、前記分けられた９ビット入力ディジタルデータすなわち、ＩＤ１〜ＩＤ９からＩＤ（Ｎ−８）〜ＩＤＮまでの各々は、前記ＦＩＦＯバッファ制御ユニットから発生された書き込み制御信号に応答して、第１縦続結合されたＦＩＦＯバッファ２１Ａ〜２１Ｍに同時に書き込まれる。前記第１縦続結合されたＦＩＦＯバッファにデータが詰められると、書き込み動作は第２縦続結合されたＦＩＦＯバッファ２２Ａ〜２２Ｍに進む。かかるプロセスは次の縦続結合されたＦＩＦＯバッファに対して順次繰り返される。  読み取り動作は前記書き込み動作と同様に行なわれる。すなわち、前記ＦＩＦＯバッファに格納された分けられた９ビット入力ディジタルデータは、前記第１縦続結合のＦＩＦＯバッファから同時に、また前記次の縦続結合のＦＩＦＯバッファを通して順次９ビット出力データとして読み取られる。そののち、前記各内部出力バス５１Ａ〜５１Ｍに対して前記９ビット出力ディジタルデータの各々は、前記第２外部バス７０により結合されることによって、一定のビットレートを有する連続ビットストリームの形態でＮビット出力データを発生する。
【００１９】
前記書き込み動作が完全に空にされたＦＩＦＯバッファに対して行なわれる反面、前記読み取り動作は完全に詰められたＦＩＦＯバッファに対して行なわれる。よって、前記書き込みまたは読み取り動作が前記ｉ番目の縦続結合のＦＩＦＯバッファ（ｉ＝１、２、３、４）に同時に施されないばあい、前記ｉ番目の縦続結合のＦＩＦＯバッファからのＦＦ信号またはＥＦ信号は同一にならず、前記ＦＩＦＯバッファシステム１００の誤動作を意味している。
【００２０】
一方、前記各ＦＩＦＯバッファから提供された、前記バッファ状態信号、たとえば、ＦＦ１ＡおよびＥＦ１Ａに応答する前記エラー検出および補正ユニット４０は前記バッファ状態信号中に不一致が発生するとき、前記ＦＩＦＯバッファシステム１００をリセットするためにリセット信号を発生する。
【００２１】
図２は、本発明によるエラー検出および補正手段であるエラー検出および補正ユニット４０を示し、エラー検出および補正ユニット４０は第１および第２エラー検出手段である第１および第２検出回路４１、４２およびエラー補正回路４３とを含んで、前記第１および第２エラー検出回路４１、４２の各々は多数の比較器、たとえば、４１Ａ〜４１Ｄ、４２Ａ〜４２Ｄなどを含む。
【００２２】
前記エラー検出回路４１、４２において、各比較器の入力は、前記データ格納モジュールに含まれた前記ｉ番目の縦続結合のＦＩＦＯバッファから発生されたＦＦおよびＥＦ信号である。たとえば、比較器４１Ａへの入力は前記データ格納モジュール２０Ａ〜２０Ｍの第１縦続結合のＦＩＦＯバッファ２１Ａ〜２１Ｍにより、各々発生された充満フラッグ信号ＦＦ１Ａ〜ＦＦ１Ｍで、比較器４２Ｃへの入力は前記第３縦続結合のＦＩＦＯバッファ２３Ａ〜２３Ｍから供給された空フラッグ信号ＥＦ３Ａ〜ＥＦ３Ｍである。
【００２３】
前記各比較器はその入力が同一でないと、論理値「１」を発生する。すなわち、前記各比較器の入力が全て論理値「１」であるか論理値「０」であるばあいのみ、前記各比較器からの出力は論理値「０」であり、前記入力中、いずれか一つが他のものと異なる論理値を有するばあいには、前記各比較器からの出力は論理値「１」である。前記エラー補正回路４３は当技術分野ではよく知られている一般の論理ＯＲゲ−トを利用して容易に具現することができ、前記比較器からの出力信号などを入力し、前記比較器からの出力信号中、一つ以上が論理値「１」であるばあいには、リセット信号として論理値「１」を発生し、それ以外のばあいには前記エラー補正回路４３は論理値「０」を発生する。
【００２４】
言い換えれば、本発明による前記エラー検出および補正ユニット４０は、前記ｉ番目の縦続結合のＦＩＦＯバッファが同一のバッファ状態ではないばあいに、前記ＦＩＦＯバッファシステム１００のエラーを表わすリセット信号を発生する。前記エラーがＦＩＦＯバッファシステムの前記ＦＩＦＯバッファ中、いずれかに発生すると、続く出力ディジタルデータはすべてエラーになる。
【００２５】
本発明によると、前記エラー検出および補正ユニット４０からのリセット信号は前記ＦＩＦＯバッファシステム１００の全てのＦＩＦＯバッファに供給されることによって、前記ＦＩＦＯバッファをリセットし、または前記ＦＩＦＯバッファに格納されたデータを除去することによって、前記ＦＩＦＯバッファシステムを初期化する。
【００２６】
または、前記ＦＩＦＯバッファシステム１００のエラー動作が検出されるとき、本発明の前記エラー検出および補正ユニット４０は前記ＦＦまたはＥＦのエラー信号(IND）を表示手段（図示せず）たとえば、モニター（monitor ）または液晶表示装置（liquid crystal display:LCD）に提供して表示することができる。
【００２７】
以上の例では本発明の特定の実施例について説明しているが、本発明の範囲を外れない限り、当業者なら種々の改変をなしうる。
【００２８】
【発明の効果】
したがって、本発明によれば、ＦＩＦＯバッファシステム内で発生するエラーなどを効率的に検出し補正する、エラー検出および補正ユニットを用いることによって、常に一定率の連続的なビットストリームを提供することができる。
【図面の簡単な説明】
【図１】本発明によるエラー検出および補正ユニットを有するＦＩＦＯバッファシステムの概略図である。
【図２】図１に示されたエラー検出および補正ユニットの詳細図である。
【符号の説明】
１０  第１外部バス
１１Ａ〜１１Ｍ  内部入力バス
５１Ａ〜５１Ｍ  内部出力バス
２０Ａ〜２０Ｍ  データ格納モジュール
４０  エラー検出および補正ユニット
４１  第１エラー検出回路
４２  第２エラー検出回路
４３  エラー補正回路
７０  第２外部バス
１００  ＦＩＦＯバッファシステム
【図１】
0003681773.tif 000002
【図２】
0003681773.tif 000003