(57)【特許請求の範囲】
【請求項１】
クロック信号に同期して動作するラッチ回路において、
第１インバータ回路及び第２インバータ回路からなり、一方の出力端子を他方の入力端子にそれぞれ接続して形成された記憶部と、
該記憶部の第１インバータ回路の入力端子と接地間に接続された第１スイッチング部と、
互いに直列に接続されて、上記記憶部の第２インバータ回路の入力端子と接地間に接続された第２スイッチング部及び第３スイッチング部と、
外部から入力される２値のデータ信号に応じて上記第１スイッチング部のスイッチング動作を制御する第１制御部と、
上記データ信号に応じて上記第２スイッチング部のスイッチング動作を制御する第２制御部と、
上記記憶部の第２インバータ回路における入力端子の信号レベルの変化を遅延させて伝播する遅延部と、
外部から入力されるクロック信号と該遅延部から入力される信号の各信号レベルに応じて上記第３スイッチング部のスイッチング動作を制御する第３制御部とを備えたことを特徴とするラッチ回路。
【請求項２】
請求項１に記載のラッチ回路にして、上記第２制御部は、上記外部からのデータ信号に対して、上記第１スイッチング部のスイッチング動作と相反するスイッチング動作を行うように上記第２スイッチング部を制御することを特徴とするラッチ回路。
【請求項３】
請求項１又は請求項２のいずれかに記載のラッチ回路にして、上記記憶部は、上記第１スイッチング部及び第３スイッチング部が共に遮断状態のときに、書き込まれたデータ信号の信号レベルを保持することを特徴とするラッチ回路。
【請求項４】
請求項１から請求項３のいずれかに記載のラッチ回路にして、上記第１スイッチング部、第２スイッチング部及び第３スイッチング部は、それぞれＭＯＳトランジスタからなることを特徴とするラッチ回路。
【請求項５】
請求項１から請求項４のいずれかに記載のラッチ回路にして、上記第３制御部は、２入力ＡＮＤ回路からなり、該ＡＮＤ回路の各入力端子がすべて「Ｈ」レベルとなったときに、上記第３スイッチング部を導通状態にすることを特徴とするラッチ回路。
【請求項６】
クロック信号に同期して動作するラッチ回路において、
第１インバータ回路及び第２インバータ回路からなり、一方の出力端子を他方の入力端子にそれぞれ接続して形成された記憶部と、
該記憶部の第１インバータ回路の入力端子と接地間に接続された第１スイッチング部と、
上記記憶部の第２インバータ回路の入力端子と接地間に接続された第２スイッチング部と、
外部から入力される２値のデータ信号に応じて上記第１スイッチング部のスイッチング動作を制御する第１制御部と、
上記記憶部の第２インバータ回路における入力端子の信号レベルの変化を遅延させて伝播する遅延部と、
上記データ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルに応じて上記第２スイッチング部のスイッチング動作を制御する第２制御部とを備えたことを特徴とするラッチ回路。
【請求項７】
請求項６に記載のラッチ回路にして、上記第２制御部は、上記第１スイッチング部が導通状態にあるときは、上記第２スイッチング部を遮断状態にすることを特徴とするラッチ回路。
【請求項８】
請求項６又は請求項７のいずれかに記載のラッチ回路にして、上記記憶部は、上記第１スイッチング部及び第２スイッチング部が共に遮断状態のときに、書き込まれたデータ信号の信号レベルを保持することを特徴とするラッチ回路。
【請求項９】
請求項６から請求項８のいずれかに記載のラッチ回路にして、上記第１スイッチング部及び第２スイッチング部は、それぞれＭＯＳトランジスタからなることを特徴とするラッチ回路。
【請求項１０】
請求項１から請求項９のいずれかに記載のラッチ回路にして、更に、上記記憶部の第２インバータ回路の入力端子と電源間に接続された第４スイッチング部と、上記外部から入力される２値のデータ信号に応じて該第４スイッチング部のスイッチング動作を制御する第４制御部とを備えたことを特徴とするラッチ回路。
【請求項１１】
請求項１０に記載のラッチ回路にして、上記第４制御部は、上記外部からのデータ信号に対して、上記第１スイッチング部と同じスイッチング動作を行うように上記第４スイッチング部を制御することを特徴とするラッチ回路。
【請求項１２】
請求項１０又は請求項１１のいずれかに記載のラッチ回路にして、上記第４スイッチング部は、ＭＯＳトランジスタからなることを特徴とするラッチ回路。
【請求項１３】
クロック信号に同期して動作するラッチ回路において、
第１インバータ回路及び第２インバータ回路からなり、一方の出力端子を他方の入力端子にそれぞれ接続して形成された記憶部と、
該記憶部の第２インバータ回路の入力端子と電源間に接続された第１スイッチング部と、
上記記憶部の第１インバータ回路の入力端子と接地間に接続された第２スイッチング部と、
外部から入力される２値のデータ信号に応じて上記第１スイッチング部のスイッチング動作を制御する第１制御部と、
上記記憶部の第２インバータ回路における入力端子の信号レベルの変化を遅延させて伝播する遅延部と、
上記データ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルに応じて上記第２スイッチング部のスイッチング動作を制御する第２制御部とを備えたことを特徴とするラッチ回路。
【請求項１４】
請求項１３に記載のラッチ回路にして、上記第２制御部は、上記第１スイッチング部が導通状態にあるときは、上記第２スイッチング部を遮断状態にすることを特徴とするラッチ回路。
【請求項１５】
請求項１３又は請求項１４のいずれかに記載のラッチ回路にして、上記記憶部は、上記第１スイッチング部及び第２スイッチング部が共に遮断状態のときに、書き込まれたデータ信号の信号レベルを保持することを特徴とするラッチ回路。
【請求項１６】
請求項１３から請求項１５のいずれかに記載のラッチ回路にして、上記第１スイッチング部及び第２スイッチング部は、それぞれＭＯＳトランジスタからなることを特徴とするラッチ回路。
【請求項１７】
請求項６から請求項１６のいずれかに記載のラッチ回路にして、上記第２制御部は、３入力ＡＮＤ回路からなり、該ＡＮＤ回路の各入力端子がすべて「Ｈ」レベルとなったときに、上記第２スイッチング部を導通状態にすることを特徴とするラッチ回路。
【請求項１８】
請求項１から請求項１７のいずれかに記載のラッチ回路にして、上記遅延部の入力端子は、少なくとも１つのインバータ回路を介して上記記憶部の第２インバータ回路の出力端子に接続されたことを特徴とするラッチ回路。
【請求項１９】
クロック信号に同期して動作するラッチ回路において、
１つのインバータ回路と、該インバータ回路の入力端子と電源間に接続された第１スイッチング部と、上記インバータ回路の入力端子と接地間に接続された第２スイッチング部とからなる記憶部と、
該記憶部のインバータ回路の入力端子と電源間に接続された第３スイッチング部と、
上記記憶部のインバータ回路の入力端子と接地間に接続された第４スイッチング部と、
外部から入力される２値のデータ信号に応じて上記第３スイッチング部のスイッチング動作を制御する第１制御部と、
上記記憶部のインバータ回路における入力端子の信号レベルの変化を遅延させて伝播する遅延部と、
上記データ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルに応じて上記第４スイッチング部のスイッチング動作を制御する第２制御部とを備え、
上記第１スイッチング部は、上記インバータ回路の出力端子の信号レベルと、上記第２制御部から出力される制御信号の信号レベルとに応じてスイッチング動作を行い、上記第２スイッチング部は、上記インバータ回路の出力端子の信号レベルと、上記第１制御部から出力される制御信号の信号レベルとに応じてスイッチング動作を行うことを特徴とするラッチ回路。
【請求項２０】
請求項１９に記載のラッチ回路にして、上記第１スイッチング部は、第４スイッチング部が導通状態にあるときは遮断状態となり、上記第２スイッチング部は、第３スイッチング部が導通状態にあるときは遮断状態となると共に、上記第１スイッチング部と相反する動作を行うことを特徴とするラッチ回路。
【請求項２１】
請求項１９又は請求項２０のいずれかに記載のラッチ回路にして、上記第１スイッチング部及び第２スイッチング部は、それぞれ、複数のＭＯＳトランジスタを直列に接続してなることを特徴とするラッチ回路。
【請求項２２】
請求項１９から請求項２１のいずれかに記載のラッチ回路にして、上記第１制御部は、第４スイッチング部が導通状態にあるときは、第３スイッチング部を遮断状態にし、上記第２制御部は、第３スイッチング部が導通状態にあるときは、第４スイッチング部を遮断状態にすることを特徴とするラッチ回路。
【請求項２３】
請求項１９から請求項２２のいずれかに記載のラッチ回路にして、上記記憶部は、第３スイッチング部及び第４スイッチング部が共に遮断状態のときに、書き込まれたデータ信号の信号レベルを保持することを特徴とするラッチ回路。
【請求項２４】
請求項１９から請求項２３のいずれかに記載のラッチ回路にして、上記第３スイッチング部及び第４スイッチング部は、それぞれＭＯＳトランジスタからなることを特徴とするラッチ回路。
【請求項２５】
請求項１９から請求項２４のいずれかに記載のラッチ回路にして、上記第２制御部は、３入力ＡＮＤ回路からなり、該ＡＮＤ回路の各入力端子がすべて「Ｈ」レベルとなったときに、上記第４スイッチング部を導通状態にすることを特徴とするラッチ回路。
【請求項２６】
請求項１９から請求項２５のいずれかに記載のラッチ回路にして、上記遅延部の入力端子は、少なくとも１つのインバータ回路を介して上記記憶部のインバータ回路の出力端子に接続されることを特徴とするラッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関するものであり、特にクロック信号に同期して動作するラッチ回路に関するものである。
【０００２】
【従来の技術】
図１０は、従来のラッチ回路の例を示した回路図である。図１０において、ラッチ回路１００は、５つのインバータ回路１０１，１０２，１０３，１０４，１０５と、２つのＮチャンネルＭＯＳトランジスタ（以下、ＮＭＯＳトランジスタと呼ぶ）１０６，１０７と、２つのＰチャンネルＭＯＳトランジスタ（以下、ＰＭＯＳトランジスタと呼ぶ）１０８，１０９とからなる。ＮＭＯＳトランジスタ１０７とＰＭＯＳトランジスタ１０９の各ドレインは互いに接続されており、更に各ソースも互いに接続されている。
【０００３】
ＮＭＯＳトランジスタ１０７とＰＭＯＳトランジスタ１０９の各ドレインの接続部は、インバータ回路１０３の入力端子に接続されており、ＮＭＯＳトランジスタ１０７とＰＭＯＳトランジスタ１０９の各ソースの接続部は、インバータ回路１０４の出力端子に接続されている。インバータ回路１０３の出力端子はインバータ回路１０４の入力端子に接続され、インバータ回路１０３，１０４、ＮＭＯＳトランジスタ１０７及びＰＭＯＳトランジスタ１０９で記憶回路１１０を形成している。
【０００４】
ＮＭＯＳトランジスタ１０６とＰＭＯＳトランジスタ１０８の各ドレインは互いに接続されており、更に各ソースも互いに接続されている。ＮＭＯＳトランジスタ１０６とＰＭＯＳトランジスタ１０８の各ドレインの接続部は、インバータ回路１０３の入力端子に接続され、ＮＭＯＳトランジスタ１０６とＰＭＯＳトランジスタ１０８の各ソースの接続部は、ラッチ回路１００のデータ入力端子ＩＮに接続されている。上記ＮＭＯＳトランジスタ１０７及びＰＭＯＳトランジスタ１０８の各ゲートは互いに接続されてインバータ回路１０１の出力端子に接続される。該インバータ回路１０１の入力端子は、外部からクロック信号が入力されるクロック入力端子ＣＬＫに接続される。
【０００５】
上記ＮＭＯＳトランジスタ１０６及びＰＭＯＳトランジスタ１０９の各ゲートは互いに接続されてインバータ回路１０２の出力端子に接続され、該インバータ回路１０２の入力端子はインバータ回路１０１の出力端子に接続される。また、上記インバータ回路１０３の出力端子とインバータ回路１０４の入力端子との接続部はインバータ回路１０５の入力端子に接続され、該インバータ回路１０５の出力端子はラッチ回路１００のデータ出力端子ＯＵＴに接続される。ここで、インバータ回路１０３の入力端子、ＮＭＯＳトランジスタ１０７のドレイン及びＰＭＯＳトランジスタ１０９のドレインの接続部を端子Ａとし、インバータ回路１０３の出力端子及びインバータ回路１０４の入力端子の接続部を端子Ｂとする。なお、上記ＮＭＯＳトランジスタ１０６とＰＭＯＳトランジスタ１０８、上記ＮＭＯＳトランジスタ１０７とＰＭＯＳトランジスタ１０９はそれぞれトランスミッションゲートを形成している。
【０００６】
上記のような構成において、クロック入力端子ＣＬＫが「Ｈ」レベルのとき、インバータ回路１０１の出力端子は「Ｌ」レベル、インバータ回路１０２の出力端子は「Ｈ」レベルとなる。従って、ＮＭＯＳトランジスタ１０６及びＰＭＯＳトランジスタ１０８がオンして導通状態になり、ＮＭＯＳトランジスタ１０７及びＰＭＯＳトランジスタ１０９がオフして遮断状態となって、データ入力端子ＩＮから入力された外部からのデータ信号が上記記憶回路１１０の端子Ａに入力される。端子Ａに入力されたデータ信号は、インバータ回路１０３によって反転されて記憶回路１１０の端子Ｂからインバータ回路１０５の入力端子に入力され、インバータ回路１０５で反転されてデータ出力端子ＯＵＴから出力される。このように、クロック入力端子ＣＬＫが「Ｈ」レベルである期間は、データ入力端子ＩＮに入力されたデータ信号がそのままデータ出力端子ＯＵＴに伝播されて出力される。
【０００７】
一方、クロック入力端子ＣＬＫが「Ｈ」レベルから「Ｌ」レベルに変化すると、インバータ回路１０１の出力端子は「Ｈ」レベル、インバータ回路１０２の出力端子は「Ｌ」レベルとなる。従って、ＮＭＯＳトランジスタ１０６及びＰＭＯＳトランジスタ１０８がオフして遮断状態になり、ＮＭＯＳトランジスタ１０７及びＰＭＯＳトランジスタ１０９がオンして導通状態となって、上記記憶回路１１０で端子Ａ及び端子Ｂのデータが保持される。クロック入力端子ＣＬＫに入力されるクロック信号の立ち下がりで保持されたデータは、クロック信号が「Ｌ」の間、記憶回路１１０で保持され、たとえデータ入力端子ＩＮに入力されるデータ信号のレベルが、クロック信号が「Ｌ」の間に変化しても、データ出力端子ＯＵＴから出力されるデータ信号のレベルは変化せず一定となる。
【０００８】
【発明が解決しようとする課題】
上記ラッチ回路１００をメモリのセンスアンプ部に使用し、センスラッチとして使用した場合、メモリセルアレイの所望のメモリセルをワード線で指定し、該メモリセルの記憶データがビット線、データ線及びセンスアンプを介して上記ラッチ回路１００のデータ入力端子ＩＮに入力される。上記のように、従来のラッチ回路１００では、クロック信号の立ち下がりによってデータが保持されるため、センスラッチとして使用する場合は、クロック信号が立ち下がるタイミングよりも前に、必ずラッチ回路１００のデータ入力端子ＩＮに入力される入力データ、すなわちメモリから読み出される所望のメモリセルデータが確定している必要がある。
【０００９】
従って、クロック信号の立ち上がりによって、指定したアドレスのワード線が選択され、メモリセルに記憶された記憶データが、ビット線、データ線及びセンスアンプを介して上記ラッチ回路１００のデータ入力端子ＩＮに伝播されるまでの遅延時間をｔ１とし、クロック信号の「Ｈ」レベルの期間をｔｈとすれば、ｔｈ＞ｔ１という関係を必ず満たすようにタイミング設計を行う必要があった。該タイミング設計は複雑であり、特にサイクルタイムが短い高速動作になったり、メモリ容量が大きくなると、クロック信号のデューティサイクル比が５０％では動作できなくなり、クロック信号のデューティサイクル比を大きくしたりする必要があり、そのタイミング設計は困難であるという問題があった。
【００１０】
本発明は、上記のような問題を解決するためになされたものであり、クロック信号における信号レベルの変化のタイミングを考慮することなく正常なラッチ動作ができるラッチ回路を得ることを目的とする。
【００１１】
【課題を解決するための手段】
本発明は、クロック信号に同期して動作するラッチ回路においてなされたものである。
すなわち、本発明は上記のようなラッチ回路において、第１インバータ回路及び第２インバータ回路からなり、一方の出力端子を他方の入力端子にそれぞれ接続して形成された記憶部と、該記憶部の第１インバータ回路の入力端子と接地間に接続された、例えばＭＯＳトランジスタからなる第１スイッチング部と、互いに直列に接続されて、上記記憶部の第２インバータ回路の入力端子と接地間に接続された、例えばＭＯＳトランジスタからなる第２スイッチング部及び第３スイッチング部と、外部から入力される２値のデータ信号に応じて上記第１スイッチング部のスイッチング動作を制御する第１制御部と、上記データ信号に応じて上記第２スイッチング部のスイッチング動作を制御する第２制御部と、上記記憶部の第２インバータ回路における入力端子の信号レベルの変化を遅延させて伝播する遅延部と、外部から入力されるクロック信号と該遅延部から入力される信号の各信号レベルに応じて上記第３スイッチング部のスイッチング動作を制御する第３制御部とを備えたことを特徴とするラッチ回路を提供するものである。
【００１２】
具体的には、上記第２制御部は、外部からのデータ信号に対して、第１スイッチング部のスイッチング動作と相反するスイッチング動作を行うように第２スイッチング部を制御し、上記記憶部は、第１スイッチング部及び第３スイッチング部が共に遮断状態のときに、書き込まれたデータ信号の信号レベルを保持する。また、上記第３制御部は、２入力ＡＮＤ回路からなり、該ＡＮＤ回路の各入力端子がすべて「Ｈ」レベルとなったとき、すなわち、外部から入力されるクロック信号と上記遅延部から入力される信号の各信号レベルがすべて「Ｈ」レベルとなったときに、上記第３スイッチング部を導通状態にする。
【００１３】
また、本発明は、第１インバータ回路及び第２インバータ回路からなり、一方の出力端子を他方の入力端子にそれぞれ接続して形成された記憶部と、該記憶部の第１インバータ回路の入力端子と接地間に接続された、例えばＭＯＳトランジスタからなる第１スイッチング部と、上記記憶部の第２インバータ回路の入力端子と接地間に接続された、例えばＭＯＳトランジスタからなる第２スイッチング部と、外部から入力される２値のデータ信号に応じて上記第１スイッチング部のスイッチング動作を制御する第１制御部と、上記記憶部の第２インバータ回路における入力端子の信号レベルの変化を遅延させて伝播する遅延部と、上記データ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルに応じて上記第２スイッチング部のスイッチング動作を制御する第２制御部とを備えたことを特徴とする、クロック信号に同期して動作するラッチ回路を提供するものである。
【００１４】
具体的には、上記第２制御部は、第１スイッチング部が導通状態にあるときは、第２スイッチング部を遮断状態にし、上記記憶部は、第１スイッチング部及び第２スイッチング部が共に遮断状態のときに、書き込まれたデータ信号の信号レベルを保持する。また、上記第２制御部は、３入力ＡＮＤ回路からなり、該ＡＮＤ回路の各入力端子がすべて「Ｈ」レベルとなったとき、すなわち、外部から入力されるデータ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルがすべて「Ｈ」レベルとなったときに、上記第２スイッチング部を導通状態にする。
【００１５】
上記のような各ラッチ回路に、更に、上記記憶部の第２インバータ回路の入力端子と電源間に接続された第４スイッチング部と、外部から入力される２値のデータ信号に応じて第４スイッチング部のスイッチング動作を制御する第４制御部とを備え、該第４制御部で、外部からのデータ信号に対して、第１スイッチング部と同じスイッチング動作を行うように、例えばＭＯＳトランジスタからなる第４スイッチング部を制御する。
【００１６】
更に、本発明は、第１インバータ回路及び第２インバータ回路からなり、一方の出力端子を他方の入力端子にそれぞれ接続して形成された記憶部と、該記憶部の第２インバータ回路の入力端子と電源間に接続された、例えばＭＯＳトランジスタからなる第１スイッチング部と、上記記憶部の第１インバータ回路の入力端子と接地間に接続された、例えばＭＯＳトランジスタからなる第２スイッチング部と、外部から入力される２値のデータ信号に応じて上記第１スイッチング部のスイッチング動作を制御する第１制御部と、上記記憶部の第２インバータ回路における入力端子の信号レベルの変化を遅延させて伝播する遅延部と、上記データ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルに応じて上記第２スイッチング部のスイッチング動作を制御する第２制御部とを備えたことを特徴とする、クロック信号に同期して動作するラッチ回路を提供するものである。
【００１７】
具体的には、上記第２制御部は、第１スイッチング部が導通状態にあるときは、第２スイッチング部を遮断状態にし、上記記憶部は、第１スイッチング部及び第２スイッチング部が共に遮断状態のときに、書き込まれたデータ信号の信号レベルを保持する。また、上記第２制御部は、３入力ＡＮＤ回路からなり、該ＡＮＤ回路の各入力端子がすべて「Ｈ」レベルとなったとき、すなわち、外部から入力されるデータ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルがすべて「Ｈ」レベルとなったときに、上記第２スイッチング部を導通状態にする。
【００１８】
ここで、上記のような各ラッチ回路において、上記遅延部の入力端子を、少なくとも１つのインバータ回路を介して上記記憶部の第２インバータ回路の出力端子に接続してもよい。
【００１９】
更に、本発明は、１つのインバータ回路と、該インバータ回路の入力端子と電源間に接続された、例えば複数のＭＯＳトランジスタを直列に接続してなる第１スイッチング部と、上記インバータ回路の出力端子と接地間に接続された、例えば複数のＭＯＳトランジスタを直列に接続してなる第２スイッチング部とからなる記憶部と、該記憶部のインバータ回路の入力端子と電源間に接続された、例えばＭＯＳトランジスタからなる第３スイッチング部と、上記記憶部のインバータ回路の入力端子と接地間に接続された、例えばＭＯＳトランジスタからなる第４スイッチング部と、外部から入力される２値のデータ信号に応じて上記第３スイッチング部のスイッチング動作を制御する第１制御部と、上記記憶部のインバータ回路における入力端子の信号レベルの変化を遅延させて伝播する遅延部と、上記データ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルに応じて上記第４スイッチング部のスイッチング動作を制御する第２制御部とを備え、上記第１スイッチング部は、上記インバータ回路の出力端子の信号レベルと、上記第２制御部から出力される制御信号の信号レベルとに応じてスイッチング動作を行い、上記第２スイッチング部は、上記インバータ回路の出力端子の信号レベルと、上記第１制御部から出力される制御信号の信号レベルとに応じてスイッチング動作を行うことを特徴とする、クロック信号に同期して動作するラッチ回路を提供するものである。
【００２０】
具体的には、上記第１スイッチング部は、第４スイッチング部が導通状態にあるときは遮断状態となり、上記第２スイッチング部は、第３スイッチング部が導通状態にあるときは遮断状態となると共に、上記第１スイッチング部と相反する動作を行う。また、上記第１制御部は、第４スイッチング部が導通状態にあるときは、第３スイッチング部を遮断状態にし、上記第２制御部は、第３スイッチング部が導通状態にあるときは、第４スイッチング部を遮断状態にし、上記記憶部は、第３スイッチング部及び第４スイッチング部が共に遮断状態のときに、書き込まれたデータ信号の信号レベルを保持する。上記第２制御部は、３入力ＡＮＤ回路からなり、該ＡＮＤ回路の各入力端子がすべて「Ｈ」レベルとなったとき、すなわち、外部から入力されるデータ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルがすべて「Ｈ」レベルとなったときに、上記第４スイッチング部を導通状態にする。更に、上記遅延部の入力端子は、少なくとも１つのインバータ回路を介して上記記憶部のインバータ回路の出力端子に接続してもよい。
【００２１】
【発明の実施の形態】
次に、図面に示す実施の形態に基づいて、本発明を詳細に説明する。
実施の形態１．
図１は、本発明の実施の形態１におけるラッチ回路の例を示した回路図である。図１において、ラッチ回路１は、２入力ＡＮＤ回路２と、６つのインバータ回路３，４，５，６，７，８と、３つのＮＭＯＳトランジスタ９，１０，１１と、遅延回路１２とからなる。該遅延回路１２は、入力された信号を反転せずに出力するように複数のインバータ回路を直列に接続して形成されたり、プリント基板上に配線パターンを形成し該配線パターンの長さを長くすることによって容量を形成してなる。
【００２２】
なお、図１で、上記インバータ回路４は第１インバータ回路をなし、上記インバータ回路３は第２インバータ回路をなし、上記記憶回路１５が請求項１の記憶部をなす。また、上記ＮＭＯＳトランジスタ１１は請求項１の第１スイッチング部をなし、上記ＮＭＯＳトランジスタ１０は請求項１の第２スイッチング部をなし、上記ＮＭＯＳトランジスタ９は請求項１の第３スイッチング部をなし、上記インバータ回路６は請求項１の第１制御部をなし、上記インバータ回路５及び６は請求項１の第２制御部をなし、上記ＡＮＤ回路２は請求項１の第３制御部をなし、上記遅延回路１２が遅延部をなす。
【００２３】
インバータ回路３の出力端子はインバータ回路４の入力端子に接続され、インバータ回路４の出力端子はインバータ回路３の入力端子に接続され、インバータ回路３及び４で記憶回路１５を形成している。インバータ回路３の入力端子及びインバータ回路４の出力端子の接続部には、ＮＭＯＳトランジスタ９のドレインが接続されると共に、遅延回路１２の入力端子が接続されている。ＮＭＯＳトランジスタ９のソースはＮＭＯＳトランジスタ１０のドレインに接続され、ＮＭＯＳトランジスタ１０のソースは接地されている。上記遅延回路１２の出力端子はＡＮＤ回路２の一方の入力端子に接続され、ＡＮＤ回路２の他方の入力端子は、外部からクロック信号が入力されるクロック入力端子ＣＬＫに接続され、ＡＮＤ回路２の出力端子は、ＮＭＯＳトランジスタ９のゲートに接続されている。
【００２４】
インバータ回路３の出力端子及びインバータ回路４の入力端子の接続部には、ＮＭＯＳトランジスタ１１のドレインが接続され、ＮＭＯＳトランジスタ１１のソースは接地されている。ＮＭＯＳトランジスタ１１のゲートは、インバータ回路５の入力端子及びインバータ回路６の出力端子に接続され、インバータ回路５の出力端子はＮＭＯＳトランジスタ１０のゲートに接続され、インバータ回路６の入力端子は、ラッチ回路１における、外部からデータ信号が入力されるデータ入力端子ＩＮに接続されている。
【００２５】
また、インバータ回路７及び８が直列に接続されて直列回路を形成し、該直列回路の入力端子をなすインバータ回路７の入力端子が、インバータ回路３の出力端子及びインバータ回路４の入力端子の接続部に接続され、上記直列回路の出力端子をなすインバータ回路８の出力端子は、ラッチ回路１におけるデータ出力端子ＯＵＴに接続される。なお、インバータ回路３の入力端子とインバータ回路４の出力端子との接続部を記憶回路１５の端子Ａとし、インバータ回路３の出力端子とインバータ回路４の入力端子との接続部を記憶回路１５の端子Ｂとし、遅延回路１２の出力端子を端子Ｄとする。
【００２６】
次に、図２は、上記図１で示したラッチ回路１におけるタイミングチャート図であり、図１及び図２を用いて上記図１で示したラッチ回路１の動作例を説明する。まず最初に、クロック信号の立ち上がりによって上記記憶回路１５に保持されたデータがリセットされる動作について説明する。初期状態として、データ入力端子ＩＮは、プリチャージ回路（図示せず）等によって「Ｈ」レベルにセットされている。すなわち、インバータ回路６の出力端子は「Ｌ」レベルに、インバータ回路５の出力端子は「Ｈ」レベルとなる。従って、ＮＭＯＳトランジスタ１１はオフして遮断状態となり、ＮＭＯＳトランジスタ１０はオンして導通状態となる。
【００２７】
ここで、クロック入力端子ＣＬＫが「Ｌ」レベルの時は、記憶回路１５の端子Ａと同レベルである遅延回路１２の出力端子Ｄのレベルに関係なく、ＡＮＤ回路２の出力端子は「Ｌ」レベルであり、ＮＭＯＳトランジスタ９はオフして遮断状態となっている。この状態の時に、記憶回路１５の端子Ａ及び端子Ｂが電気的に接地されるパスは存在せず、記憶回路１５は初期データを保持した状態にある。従って、データ出力端子ＯＵＴからも初期データの値が出力されている。
【００２８】
次に、クロック信号が立ち上がって、クロック入力端子ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに変化すると、記憶回路１５の端子Ａが「Ｌ」レベルの場合、ＡＮＤ回路２の出力端子は「Ｌ」レベルから変化せず、記憶回路１５の端子Ｂは「Ｈ」レベルから変化せず、従って、データ出力端子ＯＵＴは「Ｈ」レベルから変化しない。一方、記憶回路１５の端子Ａが「Ｈ」レベルの場合、クロック入力端子ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに変化することによって、ＡＮＤ回路２の出力端子は「Ｌ」レベルから「Ｈ」レベルに変化する。このため、遮断状態にあったＮＭＯＳトランジスタ９はオンして導通状態となり、ＮＭＯＳトランジスタ１０はオンして導通状態にあることから、記憶回路１５の端子Ａは、ＮＭＯＳトランジスタ９及び１０を介して接地されて「Ｌ」レベルとなり、これに伴って、端子Ｂは「Ｈ」レベルとなって安定する。
【００２９】
その後、遅延回路１２の出力端子Ｄは、端子Ａが「Ｈ」レベルから「Ｌ」レベルに変化したことに伴って、「Ｈ」レベルから「Ｌ」レベルに変化し、ＡＮＤ回路２の出力端子は「Ｈ」レベルから「Ｌ」レベルとなり、ＮＭＯＳトランジスタ９はオフして遮断状態となる。そして、再び記憶回路１５はデータを保持する状態となり、データ出力端子ＯＵＴは「Ｈ」レベルにリセットされる。このようにしてリセット動作が終了する。
【００３０】
次に、データのラッチ動作について説明する。上記リセット動作完了後、読み出すメモリセルのデータに応じて、データ入力端子ＩＮに入力される信号レベルが変化する。ただし、メモリセルから「Ｈ」レベルのデータを読み出す場合は、ラッチ回路１の動作に変化はなく、データ出力端子ＯＵＴからはリセット状態と同じ「Ｈ」レベルの信号が出力されている。メモリセルから「Ｌ」レベルのデータを読み出す場合、データ入力端子ＩＮに入力される信号レベルは「Ｈ」レベルから「Ｌ」レベルに変化し、ＮＭＯＳトランジスタ１０はオフして遮断状態となり、ＮＭＯＳトランジスタ１１はオンして導通状態となり、記憶回路１５の端子ＢはＮＭＯＳトランジスタ１１を介して接地され、記憶回路１５の端子Ｂは「Ｌ」レベルに、端子Ａは「Ｈ」レベルになって安定し、データ出力端子ＯＵＴは「Ｈ」レベルから「Ｌ」レベルに変化する。
【００３１】
この際、データ入力端子ＩＮは「Ｈ」レベルから「Ｌ」レベルに変化してＮＭＯＳトランジスタ１０がオフして遮断状態となるため、ＮＭＯＳトランジスタ９がオンして導通状態となっても、記憶回路１５の端子Ａは接地されることがない。このため、データ出力端子ＯＵＴから出力される信号の信号レベルは、クロック入力端子ＣＬＫに入力されるクロック信号の信号レベルによって変化することはない。データ入力端子ＩＮに入力される信号レベルが「Ｈ」レベルから「Ｌ」レベルに立ち下がると、記憶回路１５の端子Ａは「Ｌ」レベルから「Ｈ」レベルに、端子Ｂは「Ｈ」レベルから「Ｌ」レベルに変化してラッチされ、それに伴って、データ出力端子ＯＵＴが「Ｈ」レベルから「Ｌ」レベルに変化する。
【００３２】
記憶回路１５にラッチされたデータがデータ出力端子ＯＵＴから出力されて読み出された後、次のサイクルの動作を行うためにデータ入力端子ＩＮが、プリチャージ回路等によって「Ｈ」レベルとなって、ラッチ回路１は上記リセット動作を行って再びリセットされ、そのタイミングは図２において符号ａで示している。ここで、上記遅延回路１２は、記憶回路１５の端子Ａが「Ｈ」レベルから「Ｌ」レベルになるのを保証するだけの時間、遅延させることが必要であり、遅延回路１２の遅延時間は、端子Ａにおける「Ｈ」レベルから「Ｌ」レベルの変化を保証することができる時間に設定されている。また、ラッチ回路１における上記リセット動作に要する時間は、遅延回路１２の遅延時間によってのみ調節できるため、他のタイミングを考慮する必要はない。
【００３３】
上記のように、本発明の実施の形態１におけるラッチ回路１においては、クロック入力端子ＣＬＫに入力されるクロック信号の立ち下がるタイミングは、データ入力端子ＩＮに入力される信号レベルが変化するタイミングよりも早くても遅くてもよい。このことから、クロック信号の「Ｈ」レベルの期間は、記憶回路１５がリセットされるのに要する時間以上であればよく、データ入力端子ＩＮに入力される信号の変化のタイミングとクロック信号の信号レベルの変化のタイミングを考慮したタイミング設計を行う必要がなく、該タイミング設計が容易になり、一般によく使用されるデューティサイクル比５０％のクロック信号で問題なく動作させることができる。
【００３４】
実施の形態２．
図３は、上記実施の形態１におけるラッチ回路１で使用された各インバータ回路の回路例を示した回路図である。図３において、インバータ回路は、ＰＭＯＳトランジスタ２０とＮＭＯＳトランジスタ２１で構成されており、ＰＭＯＳトランジスタ２０のソースは電源から電源電圧Ｖｃｃが印加され、ＰＭＯＳトランジスタ２０のドレインはＮＭＯＳトランジスタ２１のドレインに接続され、該接続部がインバータ回路の出力端子となり、ＮＭＯＳトランジスタ２１のソースは接地されている。また、ＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２１の各ゲートは互いに接続され、該接続部がインバータ回路の入力端子となる。
【００３５】
このことから、上記記憶回路１５の端子Ａが「Ｌ」レベルから「Ｈ」レベルに切り換わる際、インバータ回路４において、上記ＰＭＯＳトランジスタ２０がオンしＮＭＯＳトランジスタ２１がオフすることによって、インバータ回路４の出力端子が「Ｈ」レベルとなる。ここで、端子Ａをより確実に速く「Ｈ」レベルにするためには、上記ＰＭＯＳトランジスタ２０のゲート幅を狭くしてオン抵抗を大きくし、ゲート幅が広くオン抵抗の小さいＭＯＳトランジスタを使用して、端子Ａを「Ｌ」レベルから「Ｈ」レベルに切り替えるようにすればよく、このようにしたものを本発明の実施の形態２とする。
【００３６】
図４は、本発明の実施の形態２におけるラッチ回路の例を示した回路図である。なお、図４では、上記図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に、上記図１との相違点のみ説明する。
図４における図１との相違点は、ＰＭＯＳトランジスタ２６を追加し、これに伴って、図１のラッチ回路１をラッチ回路２５としたことにある。図４において、上記ＰＭＯＳトランジスタ２６のドレインは、記憶回路１５の端子Ａに接続され、ＰＭＯＳトランジスタ２６のゲートは、インバータ回路６の出力端子に接続されている。また、ＰＭＯＳトランジスタ２６のソースは電源から電源電圧Ｖｃｃが印加されている。上記ＰＭＯＳトランジスタ２６は請求項１０の第４スイッチング部をなし、上記インバータ回路６は請求項１０の第４制御部をもなす。
【００３７】
上記のような構成において、記憶回路１５の端子Ａが「Ｌ」レベルから「Ｈ」レベルになるとき、すなわち記憶回路１５にデータを書き込む際には、インバータ回路４のＰＭＯＳトランジスタ２０と共に必ず上記ＰＭＯＳトランジスタ２６がオンして導通状態となる。そのため、記憶回路１５の端子Ａを「Ｌ」レベルから「Ｈ」レベルに、端子Ｂを「Ｈ」レベルから「Ｌ」レベルに、より確実に速くすることができ、記憶回路１５への書き込み特性を改善することができる。
【００３８】
実施の形態３．
図５は、本発明の実施の形態３におけるラッチ回路の例を示した回路図である。図５では、上記図１と同じものは同じ符号で示しており、ここではその説明を省略すると共に、図１との相違点のみ説明する。
図５における図１との相違点は、図１のＡＮＤ回路２とインバータ回路５とＮＭＯＳトランジスタ１０を廃止して、２入力ＮＡＮＤ回路３１と２入力ＮＯＲ回路３２を追加したことにあり、これらに伴って、図１のラッチ回路１をラッチ回路３０としたことにある。
【００３９】
図５において、インバータ回路６の出力端子は、ＮＭＯＳトランジスタ１１のゲートに接続されると共に、ＮＯＲ回路３２の一方の入力端子に接続される。ＮＯＲ回路３２の他方の入力端子は、ＮＡＮＤ回路３１の出力端子に接続される。ＮＡＮＤ回路３１の一方の入力端子には、上記遅延回路１２の出力端子Ｄが接続され、ＮＡＮＤ回路３１の他方の入力端子は、上記クロック入力端子ＣＬＫに接続される。また、ＮＯＲ回路の出力端子はＮＭＯＳトランジスタ９のゲートに接続され、ＮＭＯＳトランジスタ９のドレインは上記記憶回路１５の端子Ａに接続され、ＮＭＯＳトランジスタ９のソースは接地される。
【００４０】
なお、図５で、インバータ回路６は請求項６の第１制御部をなし、インバータ回路６、ＮＡＮＤ回路３１及びＮＯＲ回路３２は請求項６の第２制御部をなし、ＮＭＯＳトランジスタ１１は請求項６の第１スイッチング部をなし、ＮＭＯＳトランジスタ９は請求項６の第２スイッチング部をなし、記憶回路１５が請求項６の記憶部をなす。
【００４１】
上記のような構成において、ラッチ回路３０の動作例を説明する。なお、図５で示したラッチ回路３０におけるタイミングチャート図は上記図２と同じであるので省略する。
まず最初に、クロック信号の立ち上がりによって上記記憶回路１５に保持されたデータがリセットされる動作について説明する。初期状態として、データ入力端子ＩＮは、プリチャージ回路（図示せず）等によって「Ｈ」レベルにセットされている。すなわち、インバータ回路６の出力端子は「Ｌ」レベルとなり、ＮＭＯＳトランジスタ１１はオフして遮断状態となる。
【００４２】
ここで、クロック入力端子ＣＬＫが「Ｌ」レベルの時は、記憶回路１５の端子Ａと同レベルである遅延回路１２の出力端子Ｄのレベルに関係なく、ＮＡＮＤ回路３１の出力端子は「Ｈ」レベルである。従って、ＮＯＲ回路３２の出力端子は「Ｌ」レベルであり、ＮＭＯＳトランジスタ９はオフして遮断状態となっている。この状態の時に、記憶回路１５の端子Ａ及び端子Ｂが電気的に接地されるパスは存在せず、記憶回路１５は初期データを保持した状態にある。従って、データ出力端子ＯＵＴからも初期データの値が出力されている。
【００４３】
次に、クロック信号が立ち上がって、クロック入力端子ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに変化すると、記憶回路１５の端子Ａが「Ｌ」レベルの場合、ＮＡＮＤ回路３１の出力端子は「Ｈ」レベルから変化せず、記憶回路１５の端子Ｂは「Ｈ」レベルから変化せず、従って、データ出力端子ＯＵＴは「Ｈ」レベルから変化しない。一方、記憶回路１５の端子Ａが「Ｈ」レベルの場合、クロック入力端子ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに変化することによって、ＮＡＮＤ回路３１の出力端子は「Ｈ」レベルから「Ｌ」レベルに変化し、ＮＯＲ回路３２の出力端子が「Ｌ」レベルから「Ｈ」レベルに変化する。このため、遮断状態にあったＮＭＯＳトランジスタ９はオンして導通状態となり、記憶回路１５の端子Ａは、ＮＭＯＳトランジスタ９を介して接地されて「Ｌ」レベルとなり、これに伴って、端子Ｂは「Ｈ」レベルとなって安定する。
【００４４】
その後、遅延回路１２の出力端子Ｄは、端子Ａが「Ｈ」レベルから「Ｌ」レベルに変化したことに伴って、「Ｈ」レベルから「Ｌ」レベルに変化し、ＮＡＮＤ回路３１の出力端子は「Ｌ」レベルから「Ｈ」レベルとなり、従って、ＮＯＲ回路３２の出力端子は「Ｈ」レベルから「Ｌ」レベルとなり、ＮＭＯＳトランジスタ９はオフして遮断状態となる。そして、再び記憶回路１５はデータを保持する状態となり、データ出力端子ＯＵＴは「Ｈ」レベルにリセットされる。このようにしてリセット動作が終了する。
【００４５】
次に、データのラッチ動作について説明する。上記リセット動作完了後、読み出すメモリセルのデータに応じて、データ入力端子ＩＮに入力される信号レベルが変化する。ただし、メモリセルから「Ｈ」レベルのデータを読み出す場合は、ラッチ回路３０の動作に変化はなく、データ出力端子ＯＵＴからはリセット状態と同じ「Ｈ」レベルの信号が出力されている。メモリセルから「Ｌ」レベルのデータを読み出す場合、データ入力端子ＩＮに入力される信号レベルは「Ｈ」レベルから「Ｌ」レベルに変化し、ＮＭＯＳトランジスタ１１はオンして導通状態となり、記憶回路１５の端子ＢはＮＭＯＳトランジスタ１１を介して接地され、記憶回路１５の端子Ｂは「Ｌ」レベルに、端子Ａは「Ｈ」レベルになって安定し、データ出力端子ＯＵＴは「Ｈ」レベルから「Ｌ」レベルに変化する。
【００４６】
この際、データ入力端子ＩＮが「Ｈ」レベルから「Ｌ」レベルに変化したため、ＮＯＲ回路３２の一方の入力端子が「Ｈ」レベルとなるため、ＮＯＲ回路３２の出力端子は「Ｌ」レベルとなってＮＭＯＳトランジスタ９がオフして遮断状態となるため、記憶回路１５の端子Ａは接地されることがなく、データ出力端子ＯＵＴから出力される信号の信号レベルは、クロック入力端子ＣＬＫに入力されるクロック信号の信号レベルによって変化することはない。データ入力端子ＩＮに入力される信号レベルが「Ｈ」レベルから「Ｌ」レベルに立ち下がると、記憶回路１５の端子Ａは「Ｌ」レベルから「Ｈ」レベルに、端子Ｂは「Ｈ」レベルから「Ｌ」レベルに変化してラッチされ、それに伴って、データ出力端子ＯＵＴが「Ｈ」レベルから「Ｌ」レベルに変化する。
【００４７】
記憶回路１５にラッチされたデータがデータ出力端子ＯＵＴから出力されて読み出された後、次のサイクルの動作を行うためにデータ入力端子ＩＮが、プリチャージ回路等によって「Ｈ」レベルとなって、ラッチ回路３０は上記リセット動作を行って再びリセットされ、そのタイミングは上記図２において符号ａで示している。ラッチ回路３０における上記リセット動作に要する時間は、遅延回路１２の遅延時間によってのみ調節できるため、他のタイミングを考慮する必要はない。
【００４８】
上記のように、本発明の実施の形態３におけるラッチ回路３０においては、上記実施の形態１と同様の効果に加えて、更に、上記記憶回路１５の端子Ａを「Ｈ」レベルから「Ｌ」レベルにするのを、ＮＭＯＳトランジスタ９のみで行うことから、記憶回路１５の端子Ａを「Ｈ」レベルから「Ｌ」レベルに、端子Ｂを「Ｌ」レベルから「Ｈ」レベルに、より確実に速くすることができ、記憶回路１５への書き込み特性を改善することができる。
【００４９】
実施の形態４．
上記実施の形態３におけるラッチ回路３０においても、上記実施の形態２と同様に、上記記憶回路１５の端子Ａが「Ｌ」レベルから「Ｈ」レベルに切り換わる際、インバータ回路４において、上記ＰＭＯＳトランジスタ２０がオンしＮＭＯＳトランジスタ２１がオフすることによって、インバータ回路４の出力端子が「Ｈ」レベルとなる。ここで、上記実施の形態３において、端子Ａをより確実に速く「Ｈ」レベルにするためには、上記ＰＭＯＳトランジスタ２０及びＮＭＯＳトランジスタ２１のゲート幅を狭くしてオン抵抗を大きくし、ゲート幅が広くオン抵抗の小さいＭＯＳトランジスタを使用して、端子Ａを「Ｌ」レベルから「Ｈ」レベルに切り替えるようにすればよく、このようにしたものを本発明の実施の形態４とする。
【００５０】
図６は、本発明の実施の形態４におけるラッチ回路の例を示した回路図である。なお、図６では、上記図５と同じものは同じ符号で示しており、ここではその説明を省略すると共に、上記図５との相違点のみ説明する。
図６における図５との相違点は、ＰＭＯＳトランジスタ３６とインバータ回路３７を追加し、これに伴って、図５のラッチ回路３０をラッチ回路３５としたことにある。
【００５１】
図６において、上記ＰＭＯＳトランジスタ３６のドレインは、記憶回路１５の端子Ａに接続され、ＰＭＯＳトランジスタ３６のゲートは、インバータ回路３７の出力端子に接続され、インバータ回路３７の入力端子は、インバータ回路６の出力端子に接続されている。また、ＰＭＯＳトランジスタ３６のソースは電源から電源電圧Ｖｃｃが印加されている。なお、図６で、ＰＭＯＳトランジスタ３６は請求項１０の第４スイッチング部をなし、インバータ回路６及び３７は請求項１０の第４制御部をなす。
【００５２】
上記のような構成において、記憶回路１５の端子Ａが「Ｌ」レベルから「Ｈ」レベルになるとき、すなわち、データ入力端子ＩＮが「Ｈ」レベルから「Ｌ」レベルとなりＮＭＯＳトランジスタ１１がオンして導通状態となって、記憶回路１５にデータを書き込む際には、インバータ回路４のＰＭＯＳトランジスタ２０と共に必ず上記ＰＭＯＳトランジスタ３６がオンして導通状態となる。そのため、記憶回路１５の端子Ａを「Ｌ」レベルから「Ｈ」レベルに、端子Ｂを「Ｈ」レベルから「Ｌ」レベルに、より確実に速くすることができ、記憶回路１５への書き込み特性を更に改善することができる。
【００５３】
実施の形態５．
上記実施の形態４におけるラッチ回路において、上記ＰＭＯＳトランジスタ３６を設けたことによって、ＮＭＯＳトランジスタ１１を廃止することができる。このようにしたものを、本発明の実施の形態５とする。
図７は、本発明の実施の形態５におけるラッチ回路の例を示した回路図である。なお、図７では、上記図６と同じものは同じ符号で示しており、ここではその説明を省略すると共に、上記図６との相違点のみ説明する。
図７における図６との相違点は、図６のＮＭＯＳトランジスタ１１を廃止して、インバータ回路６の出力端子を、ＮＯＲ回路３２の一方の入力端子とインバータ回路３７の入力端子に接続し、これに伴って、図６のラッチ回路３５をラッチ回路４０にしたことにある。
【００５４】
なお、図７で、ＰＭＯＳトランジスタ３６は請求項１３の第１スイッチング部をなし、ＮＭＯＳトランジスタ９は請求項１３の第２スイッチング部をなす。また、インバータ回路６及び３７は請求項１３の第１制御部をなし、インバータ回路６、ＮＡＮＤ回路３１及びＮＯＲ回路３２は請求項１３の第２制御部をなし、記憶回路１５は請求項１３の記憶部をなす。
【００５５】
上記のような構成において、ラッチ回路４０の動作例を説明する。なお、図７で示したラッチ回路４０におけるタイミングチャート図は上記図２と同じであるので省略する。また、リセット動作については、ＮＭＯＳトランジスタ１１を廃止した以外は、上記図６のラッチ回路３５と同様であるのでその説明を省略する。
ラッチ回路４０のデータのラッチ動作について説明する。リセット動作完了後、読み出すメモリセルのデータに応じて、データ入力端子ＩＮに入力される信号レベルが変化する。ただし、メモリセルから「Ｈ」レベルのデータを読み出す場合は、ラッチ回路４０の動作に変化はない。
【００５６】
メモリセルから「Ｌ」レベルのデータを読み出す場合、データ入力端子ＩＮに入力される信号レベルは「Ｈ」レベルから「Ｌ」レベルに変化し、ＰＭＯＳトランジスタ３６はオンして導通状態となり、記憶回路１５の端子ＡはＰＭＯＳトランジスタ３６を介して電源電圧が印加され、記憶回路１５の端子Ａは「Ｈ」レベルに、端子Ｂは「Ｌ」レベルになって安定し、データ出力端子ＯＵＴは「Ｈ」レベルから「Ｌ」レベルに変化する。これ以外は、上記図６のラッチ回路３５と同じ動作であるのでその説明を省略する。
このように、本実施の形態５のラッチ回路４０は、上記図６のラッチ回路３５のＮＭＯＳトランジスタ１１を廃止した以外、構成及び動作が上記ラッチ回路３５と同じであり、上記実施の形態１のラッチ回路１と同様の効果を得ることができる。
【００５７】
実施の形態６．
図８は、本発明の実施の形態６におけるラッチ回路の例を示した回路図である。なお、図８では、上記図７と同じものは同じ符号で示しており、ここではその説明を省略すると共に、上記図７との相違点のみ説明する。
図８における図７との相違点は、インバータ回路４を廃止して、ＰＭＯＳトランジスタ４６，４７及びＮＭＯＳトランジスタ４８，４９を追加したことにあり、これに伴って、図７の記憶回路１５を記憶回路５０にし、図７のラッチ回路４０をラッチ回路４５としたことにある。
【００５８】
図８において、記憶回路５０は、インバータ回路３、ＰＭＯＳトランジスタ４６，４７及びＮＭＯＳトランジスタ４８，４９で構成される。ＰＭＯＳトランジスタ４６，４７及びＮＭＯＳトランジスタ４８，４９は直列に接続されており、ＰＭＯＳトランジスタ４６のドレインとＰＭＯＳトランジスタ４７のソースが接続され、ＰＭＯＳトランジスタ４７のドレインはＮＭＯＳトランジスタ４８のドレインに接続され、ＮＭＯＳトランジスタ４８のソースはＮＭＯＳトランジスタ４９のドレインに接続されている。また、ＰＭＯＳトランジスタ４６のソースは電源電圧Ｖｃｃの電源に接続され、ＮＭＯＳトランジスタ４９のソースは接地されている。上記ＰＭＯＳトランジスタ４７のドレインとＮＭＯＳトランジスタ４８のドレインの接続部は、上記インバータ回路３の入力端子に接続され、該接続部を記憶回路５０の端子Ａとする。
【００５９】
また、上記ＰＭＯＳトランジスタ４６及びＮＭＯＳトランジスタ４９の各ゲートは互いに接続され、該接続部はインバータ回路３の出力端子に接続され、該接続部を記憶回路５０の端子Ｂとする。上記ＰＭＯＳトランジスタ４７のゲートは、ＮＯＲ回路３２の出力端子に接続され、ＮＭＯＳトランジスタ４８のゲートは、インバータ回路３７の出力端子に接続される。ＰＭＯＳトランジスタ３６のドレイン、ＮＭＯＳトランジスタ９のドレイン及び遅延回路１２の入力端子は、上記記憶回路５０の端子Ａにそれぞれ接続され、インバータ回路７の入力端子は上記記憶回路５０の端子Ｂに接続される。
【００６０】
なお、図８で、ＰＭＯＳトランジスタ４６及び４７は請求項１９の第１スイッチング部をなし、ＮＭＯＳトランジスタ４８及び４９は請求項１９の第２スイッチング部をなし、インバータ回路３は請求項１９の記憶部のインバータ回路をなし、記憶回路５０は請求項１９の記憶部をなす。また、ＰＭＯＳトランジスタ３６は請求項１９の第３スイッチング部をなし、ＮＭＯＳトランジスタ９は請求項１３の第４スイッチング部をなし、インバータ回路６及び３７は請求項１９の第１制御部なし、インバータ回路６、ＮＡＮＤ回路３１及びＮＯＲ回路３２は請求項１９の第２制御部をなす。
【００６１】
上記のような構成において、ラッチ回路４５の動作例を説明する。なお、図８で示したラッチ回路４５におけるタイミングチャート図は上記図２と同じであるので省略する。
まず最初に、クロック信号の立ち上がりによって上記記憶回路５０に保持されたデータがリセットされる動作について説明する。初期状態として、データ入力端子ＩＮは、プリチャージ回路（図示せず）等によって「Ｈ」レベルにセットされている。すなわち、インバータ回路３７の出力端子は「Ｈ」レベルとなり、ＰＭＯＳトランジスタ３６はオフして遮断状態となり、ＮＭＯＳトランジスタ４８はオンして導通状態となる。
【００６２】
このとき、記憶回路５０の端子Ａが「Ｌ」レベルである場合、端子Ｂは「Ｈ」レベルであり、ＰＭＯＳトランジスタ４６はオフして遮断状態であり、ＮＭＯＳトランジスタ４９はオンして導通状態である。また、遅延回路１２の出力端子Ｄのレベルは記憶回路５０の端子Ａと同じであるため、ＮＡＮＤ回路３１の一方の入力端子は「Ｌ」レベルであり、クロック信号の信号レベルに関係なく、ＮＡＮＤ回路３１の出力端子は「Ｈ」レベルである。従ってＮＯＲ回路３２の出力端子は「Ｌ」レベルであり、ＮＭＯＳトランジスタ９はオフして遮断状態となり、ＰＭＯＳトランジスタ４７はオンして導通状態となる。このように、ＮＭＯＳトランジスタ９、ＰＭＯＳトランジスタ３６及び４６が遮断状態であり、ＰＭＯＳトランジスタ４７、ＮＭＯＳトランジスタ４８及び４９が導通状態にあることから、記憶回路５０の端子Ａは「Ｌ」レベルから変化せず、記憶回路５０は初期データを保持した状態にある。
【００６３】
次に、初期状態として、データ入力端子ＩＮが「Ｈ」レベルにセットされたときに、記憶回路５０の端子Ａが「Ｈ」レベルであった場合、端子Ｂは「Ｌ」レベルであり、ＰＭＯＳトランジスタ４６はオンして導通状態であり、ＮＭＯＳトランジスタ４９はオフして遮断状態にある。また、遅延回路１２の出力端子Ｄのレベルは記憶回路５０の端子Ａと同じであり、ＮＡＮＤ回路３１の一方の入力端子は「Ｈ」レベルである。ここで、ＮＡＮＤ回路３１の他方の入力端子には、クロック入力端子ＣＬＫからクロック信号が入力されており、該クロック信号の信号レベルが「Ｌ」レベルであるときは、ＮＯＲ回路３２の出力端子は「Ｌ」レベルであり、ＮＭＯＳトランジスタ９はオフして遮断状態となり、ＰＭＯＳトランジスタ４７はオンして導通状態となる。このように、ＮＭＯＳトランジスタ９，４９及びＰＭＯＳトランジスタ３６が遮断状態であり、ＰＭＯＳトランジスタ４６，４７が導通状態にあることから、記憶回路５０の端子Ａは「Ｈ」レベルから変化しない。
【００６４】
ここで、クロック信号が立ち上がって、クロック入力端子ＣＬＫが「Ｌ」レベルから「Ｈ」レベルに変化すると、ＮＡＮＤ回路３１の出力端子は、「Ｌ」レベルとなり、ＮＯＲ回路３２の入力端子がすべて「Ｌ」レベルとなることから、ＮＯＲ回路３２の出力端子は「Ｈ」レベルとなり、ＮＭＯＳトランジスタ９がオンして導通状態となり、ＰＭＯＳトランジスタ４７がオフして遮断状態となる。このように、ＮＭＯＳトランジスタ９，４８及びＰＭＯＳトランジスタ４６が導通状態となり、ＰＭＯＳトランジスタ３６，４７及びＮＭＯＳトランジスタ４９が遮断状態となって、記憶回路５０の端子Ａは、ＮＭＯＳトランジスタ９を介して接地され、「Ｈ」レベルから「Ｌ」レベルに変わる。これに伴って、端子Ｂは「Ｈ」レベルとなり、ＰＭＯＳトランジスタ４６はオフして遮断状態となると共にＮＭＯＳトランジスタ４９はオンして導通状態となって安定する。
【００６５】
その後、遅延回路１２の出力端子Ｄは、端子Ａが「Ｈ」レベルから「Ｌ」レベルに変化したことに伴って、「Ｈ」レベルから「Ｌ」レベルに変化し、ＮＡＮＤ回路３１の出力端子は、クロック入力端子ＣＬＫから入力されるクロック信号の信号レベルに関係なく「Ｌ」レベルから「Ｈ」レベルとなり、従って、ＮＯＲ回路３２の出力端子は「Ｈ」レベルから「Ｌ」レベルとなり、ＮＭＯＳトランジスタ９はオフして遮断状態となると共にＰＭＯＳトランジスタ４７はオンして導通状態となる。すなわち、ＮＭＯＳトランジスタ９及びＰＭＯＳトランジスタ３６，４６が遮断状態となり、ＰＭＯＳトランジスタ４７及びＮＭＯＳトランジスタ４８，４９が導通状態となって、再び記憶回路５０はデータを保持する状態となり、データ出力端子ＯＵＴは「Ｈ」レベルにリセットされる。このようにしてリセット動作が終了する。
【００６６】
次に、データのラッチ動作について説明する。上記リセット動作完了後、読み出すメモリセルのデータに応じて、データ入力端子ＩＮに入力される信号レベルが変化する。ただし、メモリセルから「Ｈ」レベルのデータを読み出す場合、データ入力端子ＩＮは「Ｈ」レベルであり、上記リセット動作終了後のラッチ回路４５の動作に変化はない。
【００６７】
上記リセット動作終了後に、メモリセルから「Ｌ」レベルのデータを読み出す場合、データ入力端子ＩＮに入力される信号レベルは「Ｈ」レベルから「Ｌ」レベルに変化し、ＰＭＯＳトランジスタ３６はオンして導通状態となり、ＮＭＯＳトランジスタ４８はオフして遮断状態となる。また、ＮＯＲ回路３２の一方の入力端子には「Ｈ」レベルが入力され、他方の入力端子のレベルに関係なく、すなわち遅延回路１２の出力端子Ｄ及びクロック入力端子ＣＬＫのレベルに関係なく、ＮＯＲ回路３２の出力端子は「Ｌ」レベルとなり、ＮＭＯＳトランジスタ９がオフして遮断状態となり、ＰＭＯＳトランジスタ４７がオンして導通状態となる。このように、ＮＭＯＳトランジスタ９，４８及びＰＭＯＳトランジスタ４６が遮断状態となり、ＰＭＯＳトランジスタ３６，４７及びＮＭＯＳトランジスタ４９が導通状態となって、記憶回路５０の端子Ａは「Ｈ」レベルとなり、端子Ｂは「Ｌ」レベルとなって安定し、データ出力端子ＯＵＴは「Ｈ」レベルから「Ｌ」レベルに変わる。
【００６８】
この際、データ入力端子ＩＮが「Ｈ」レベルから「Ｌ」レベルに変化したため、ＮＯＲ回路３２の一方の入力端子が「Ｈ」レベルとなるため、ＮＯＲ回路３２の出力端子は「Ｌ」レベルとなってＮＭＯＳトランジスタ９がオフして遮断状態となるため、記憶回路５０の端子Ａは接地されることがないことから、データ出力端子ＯＵＴから出力される信号の信号レベルは、クロック入力端子ＣＬＫに入力されるクロック信号の信号レベルによって変化することはない。データ入力端子ＩＮに入力される信号レベルが「Ｈ」レベルから「Ｌ」レベルに立ち下がると、記憶回路５０の端子Ａは「Ｌ」レベルから「Ｈ」レベルに、端子Ｂは「Ｈ」レベルから「Ｌ」レベルに変化してラッチされ、それに伴って、データ出力端子ＯＵＴが「Ｈ」レベルから「Ｌ」レベルに変化する。
【００６９】
このように、記憶回路５０にラッチされたデータがデータ出力端子ＯＵＴから出力されて読み出された後、次のサイクルの動作を行うためにデータ入力端子ＩＮが、プリチャージ回路等によって「Ｈ」レベルとなって、ラッチ回路４５は上記リセット動作を行って再びリセットされ、そのタイミングは上記図２において符号ａで示している。ラッチ回路４５における上記リセット動作に要する時間は、遅延回路１２の遅延時間によってのみ調節できるため、他のタイミングを考慮する必要はない。
【００７０】
上記のように、本発明の実施の形態６におけるラッチ回路４５においては、上記実施の形態１と同様の効果に加えて、更に、ＮＭＯＳトランジスタ９及びＰＭＯＳトランジスタ４７は同時に導通状態になることはないと共に、ＰＭＯＳトランジスタ３６及びＮＭＯＳトランジスタ４８においても同時に導通状態になることはなく、更に、ＮＭＯＳトランジスタ９及びＰＭＯＳトランジスタ３６が同時に導通状態になることがないことから、ＰＭＯＳトランジスタ３６がオンして導通状態になった場合に、端子Ａが接地されることを確実になくし、更に、ＮＭＯＳトランジスタ９がオンして導通状態になった場合に、端子Ａに電源電圧Ｖｃｃが印加されることを確実になくすことができるため、記憶回路５０の端子Ａを「Ｈ」レベルから「Ｌ」レベルに、端子Ｂを「Ｌ」レベルから「Ｈ」レベルに、より確実に速くすることができ、記憶回路５０への書き込み特性を改善することができると共に、低消費電力化を図ることができる。
【００７１】
実施の形態７．
上記実施の形態１から実施の形態６におけるラッチ回路では、遅延回路１２の入力端子を、インバータ回路３の入力端子すなわち記憶回路の端子Ａに接続したが、遅延回路１２の入力端子を、インバータ回路７の出力端子とインバータ回路８の入力端子との接続部に接続してもよい。このようにしたものを本発明の実施の形態７とする。
【００７２】
図９は、本発明の実施の形態７におけるラッチ回路の例を示した回路図である。なお、図９では、上記図１と同じものは同じ符号で示しており、ここでは、その説明を省略する共に、上記図１との相違点のみ説明する。
図９における図１との相違点は、遅延回路１２の入力端子を、インバータ回路３の入力端子とインバータ回路４の出力端子との接続部に接続せずに、インバータ回路７の出力端子とインバータ回路８の入力端子との接続部に接続したことにあり、このことから、図１のラッチ回路１をラッチ回路６０としたことにある。なお、本実施の形態７においては、実施の形態１である上記図１のラッチ回路１を例にして説明したが、上記実施の形態２から実施の形態６の各ラッチ回路においても同様であるのでここではその説明を省略する。
【００７３】
ラッチ回路６０の動作において、上記図１のラッチ回路１の動作との相違点は、図１のラッチ回路１では、記憶回路１５の端子Ａのレベル変化を遅延回路１２の入力端子に直接伝播したのに対して、ラッチ回路６０では、記憶回路１５の端子Ａのレベルの変化がインバータ回路３及びインバータ回路７を介して遅延回路１２の入力端子に伝播される。
【００７４】
このことから、図１のラッチ回路１では、遅延回路１２だけで遅延を行っていたが、ラッチ回路６０においては、遅延回路１２で設定された遅延時間に、インバータ回路３及び７によって生じる遅延時間を加えた時間の遅延を行うことができ、より確実に遅延をかけることができると共に、遅延回路１２の遅延時間を小さく設定でき、遅延回路１２を構成するインバータ回路数を減少させることができたり、遅延回路１２を構成する配線パターンの長さを短くしてプリント基板における占有面積を小さくすることができ、遅延回路１２にかかるコストを低減することができる。
【００７５】
【発明の効果】
上記の説明から明らかなように、本発明のラッチ回路によれば、記憶部が、第１インバータ回路及び第２インバータ回路からなり、一方の出力端子を他方の入力端子にそれぞれ接続して形成され、第１インバータ回路の入力端子が、例えばＮＭＯＳトランジスタからなる第１スイッチング部によって接地され、第２インバータ回路の入力端子が、例えばそれぞれＮＭＯＳトランジスタからなる第２スイッチング部及び第３スイッチング部の直列回路によって接地される構成において、第１スイッチング部及び第２スイッチング部は、外部から入力される２値のデータ信号に対して、相反するスイッチング動作を行うようにし、第３スイッチング部は、上記遅延部の出力端子の信号レベルと外部から入力されるクロック信号の各信号レベルに応じてスイッチング動作を行う。
【００７６】
具体的には、外部からのデータ信号に対して、第１スイッチング部のスイッチング動作と相反するスイッチング動作を行うように第２スイッチング部を制御し、上記記憶部は、第１スイッチング部及び第３スイッチング部が共に遮断状態のときに、書き込まれたデータ信号の信号レベルを保持する。また、２入力ＡＮＤ回路で上記第３スイッチング部のスイッチング動作を制御し、該ＡＮＤ回路の各入力端子がすべて「Ｈ」レベルとなったとき、すなわち、外部から入力されるクロック信号と上記遅延部から入力される信号の各信号レベルがすべて「Ｈ」レベルとなったときに、上記第３スイッチング部を導通状態にする。
【００７７】
このことから、外部から入力されるクロック信号の信号レベルが変化するタイミングは、外部から入力される２値のデータ信号における信号レベルが変化するタイミングよりも早くても遅くてもよい。このため、上記データ信号の信号レベルの変化のタイミングと、上記クロック信号の信号レベルの変化のタイミングを考慮したタイミング設計を行う必要がなく、該タイミング設計を容易に行うことができ、一般によく使用されるデューティサイクル比５０％のクロック信号で問題なく動作させることができる。
【００７８】
また、本発明のラッチ回路によれば、記憶部が、第１インバータ回路及び第２インバータ回路からなり、一方の出力端子を他方の入力端子にそれぞれ接続して形成され、第１インバータ回路の入力端子が、例えばＮＭＯＳトランジスタからなる第１スイッチング部によって接地され、第２インバータ回路の入力端子が、例えばＮＭＯＳトランジスタからなる第２スイッチング部によって接地される構成において、第１スイッチング部は、外部から入力される上記データ信号に応じてスイッチング動作を行い、第２スイッチング部は、上記データ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルに応じてスイッチング動作を行う。
【００７９】
具体的には、第１スイッチング部が導通状態にあるときは、第２スイッチング部は遮断状態となり、上記記憶部は、第１スイッチング部及び第２スイッチング部が共に遮断状態のときに、書き込まれたデータ信号の信号レベルを保持する。また、３入力ＡＮＤ回路で上記第２スイッチング部のスイッチング動作を制御し、該ＡＮＤ回路の各入力端子がすべて「Ｈ」レベルとなったとき、すなわち、外部から入力される上記データ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルがすべて「Ｈ」レベルとなったときに、上記第２スイッチング部を導通状態にする。
【００８０】
このことから、上記データ信号の信号レベルの変化のタイミングと、上記クロック信号の信号レベルの変化のタイミングを考慮したタイミング設計を行う必要がなく、該タイミング設計を容易に行うことができると共に、第２インバータ回路の入力端子を「Ｈ」レベルから「Ｌ」レベルにするのを、第２スイッチング部のみで行うことができ、直列に接続された２つのスイッチング部を使用して行った場合と比べて、第２インバータ回路の入力端子を「Ｈ」レベルから「Ｌ」レベルに、第１インバータ回路の入力端子を「Ｌ」レベルから「Ｈ」レベルに、より確実に速くすることができ、記憶部への書き込み特性を改善することができる。
【００８１】
上記のような各ラッチ回路に、更に、記憶部の第２インバータ回路の入力端子が、例えばＮＭＯＳトランジスタからなる第４スイッチング部によって電源電圧が印加される構成にし、第４スイッチング部は、外部から入力される上記データ信号に応じてスイッチング動作を行う。具体的には、上記第４スイッチング部は、第１スイッチング部と同じスイッチング動作を行い、記憶部の第１インバータ回路の入力端子を「Ｌ」レベルから「Ｈ」レベルにする際に導通状態となる。
このことから、記憶部の第１インバータ回路の入力端子を「Ｌ」レベルから「Ｈ」レベルに、第２インバータ回路の入力端子を「Ｈ」レベルから「Ｌ」レベルに、更に確実に速くすることができ、記憶部への書き込み特性を更に改善することができる。
【００８２】
更に、本発明のラッチ回路によれば、記憶部が、第１インバータ回路及び第２インバータ回路からなり、一方の出力端子を他方の入力端子にそれぞれ接続して形成され、第１インバータ回路の入力端子が、例えばＮＭＯＳトランジスタからなる第１スイッチング部によって電源電圧が印加され、更に、例えばＮＭＯＳトランジスタからなる第２スイッチング部によって接地される構成において、第１スイッチング部は、外部から入力される上記データ信号に応じてスイッチング動作を行い、第２スイッチング部は、上記データ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルに応じてスイッチング動作を行う。
【００８３】
具体的には、第１スイッチング部が導通状態にあるときは、第２スイッチング部は遮断状態となり、上記記憶部は、第１スイッチング部及び第２スイッチング部が共に遮断状態のときに、書き込まれたデータ信号の信号レベルを保持する。また、３入力ＡＮＤ回路で上記第２スイッチング部のスイッチング動作を制御し、該ＡＮＤ回路の各入力端子がすべて「Ｈ」レベルとなったとき、すなわち、外部から入力される上記データ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルがすべて「Ｈ」レベルとなったときに、上記第２スイッチング部を導通状態にする。
【００８４】
このことから、外部から入力されるクロック信号の信号レベルが変化するタイミングは、外部から入力される２値のデータ信号における信号レベルが変化するタイミングよりも早くても遅くてもよい。このため、上記データ信号の信号レベルの変化のタイミングと、上記クロック信号の信号レベルの変化のタイミングを考慮したタイミング設計を行う必要がなく、該タイミング設計を容易に行うことができ、一般によく使用されるデューティサイクル比５０％のクロック信号で問題なく動作させることができる。
【００８５】
一方、上記のような各ラッチ回路において、上記遅延部の入力端子を少なくとも１つのインバータ回路を介して上記記憶部の第２インバータ回路の出力端子に接続してもよい。このようにすることによって、遅延部で設定された遅延時間に、記憶部の第２インバータ回路によって生じる遅延時間、及び第２インバータ回路の出力端子と遅延部の入力端子間に設けられたインバータ回路によって生じる遅延時間をそれぞれ加えた時間の遅延を行うことができ、遅延部の遅延時間を小さく設定することができるため、遅延部を構成するインバータ回路数を減少させることができたり、遅延部を構成する配線パターンの長さを短くしてプリント基板における占有面積を小さくすることができ、遅延部にかかるコストを低減することができる。
【００８６】
また、本発明のラッチ回路によれば、記憶部が、１つのインバータ回路と、該インバータ回路の入力端子と電源間に接続された、例えば複数のＭＯＳトランジスタを直列に接続してなる第１スイッチング部と、上記インバータ回路の出力端子と接地間に接続された、例えば複数のＭＯＳトランジスタを直列に接続してなる第２スイッチング部とからなり、記憶部のインバータ回路の入力端子が、例えばＮＭＯＳトランジスタからなる第３スイッチング部によって電源電圧が印加され、更に、例えばＮＭＯＳトランジスタからなる第４スイッチング部によって接地される構成において、上記第１スイッチング部は、上記インバータ回路の出力端子の信号レベルと、上記第２制御部から出力される制御信号の信号レベルとに応じてスイッチング動作を行い、上記第２スイッチング部は、上記インバータ回路の出力端子の信号レベルと、上記第１制御部から出力される制御信号の信号レベルとに応じてスイッチング動作を行う。また、第３スイッチング部は、外部から入力される上記データ信号に応じてスイッチング動作を行い、第４スイッチング部は、上記データ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルに応じてスイッチング動作を行う。
【００８７】
具体的には、上記第１スイッチング部は、第４スイッチング部が導通状態にあるときは遮断状態となり、上記第２スイッチング部は、第３スイッチング部が導通状態にあるときは遮断状態となると共に、上記第１スイッチング部と相反する動作を行う。また、上記第４スイッチング部が導通状態にあるときは、上記第３スイッチング部を遮断状態にし、上記第３スイッチング部が導通状態にあるときは、上記第４スイッチング部を遮断状態にし、上記記憶部は、第３スイッチング部及び第４スイッチング部が共に遮断状態のときに、書き込まれたデータ信号の信号レベルを保持する。また、３入力ＡＮＤ回路で上記第４スイッチング部のスイッチング動作を制御し、該ＡＮＤ回路の各入力端子がすべて「Ｈ」レベルとなったとき、すなわち、外部から入力される上記データ信号、外部から入力されるクロック信号、及び上記遅延部から入力される信号の各信号レベルが「Ｈ」レベルとなったときに、上記第４スイッチング部を導通状態にする。
【００８８】
このことから、上記データ信号の信号レベルの変化のタイミングと、上記クロック信号の信号レベルの変化のタイミングを考慮したタイミング設計を行う必要がなく、該タイミング設計を容易に行うことができる。加えて、第１スイッチング部と第４スイッチング部、第２スイッチング部と第３スイッチング部、第３スイッチング部と第４スイッチング部がそれぞれ同時に導通状態になることがないことから、第３スイッチング部が導通状態になった場合に、記憶部のインバータ回路の入力端子が接地されることを確実になくし、更に、第４スイッチング部が導通状態になった場合に、記憶部のインバータ回路の入力端子に電源電圧Ｖｃｃが印加されることを確実になくすことができる。このため、記憶部のインバータ回路の入力端子を「Ｌ」レベルから「Ｈ」レベルに、インバータ回路の出力端子を「Ｈ」レベルから「Ｌ」レベルに、更に確実に速くすることができ、記憶部への書き込み特性を更に改善することができると共に、低消費電力化を図ることができる。
【００８９】
更に、上記遅延部の入力端子は、少なくとも１つのインバータ回路を介して上記記憶部のインバータ回路の出力端子に接続してもよく、このようにすることによって、遅延部で設定された遅延時間に、記憶部のインバータ回路によって生じる遅延時間、及び記憶部のインバータ回路の出力端子と遅延部の入力端子間に設けられたインバータ回路によって生じる遅延時間をそれぞれ加えた時間の遅延を行うことができ、遅延部の遅延時間を小さく設定することができるため、遅延部を構成するインバータ回路数を減少させることができたり、遅延部を構成する配線パターンの長さを短くしてプリント基板における占有面積を小さくすることができ、遅延部にかかるコストを低減することができる。
【図面の簡単な説明】
【図１】本発明の実施の形態１におけるラッチ回路の例を示した回路図である。
【図２】図１で示したラッチ回路１におけるタイミングチャート図である。
【図３】図１のラッチ回路１で使用された各インバータ回路の回路例を示した回路図である。
【図４】本発明の実施の形態２におけるラッチ回路の例を示した回路図である。
【図５】本発明の実施の形態３におけるラッチ回路の例を示した回路図である。
【図６】本発明の実施の形態４におけるラッチ回路の例を示した回路図である。
【図７】本発明の実施の形態５におけるラッチ回路の例を示した回路図である。
【図８】本発明の実施の形態６におけるラッチ回路の例を示した回路図である。
【図９】本発明の実施の形態７におけるラッチ回路の例を示した回路図である。
【図１０】従来のラッチ回路の例を示した回路図である。
【符号の説明】
１，２５，３０，３５，４０，４５，６０  ラッチ回路、  ２  ２入力ＡＮＤ回路、  ３，４，５，６，７，８，３７  インバータ回路、  ９，１０，１１，４８，４９  ＮＭＯＳトランジスタ、  １２  遅延回路、  １５，５０  記憶回路、  ２６，３６，４６，４７  ＰＭＯＳトランジスタ、  ３１  ＮＡＮＤ回路、  ３２  ＮＯＲ回路、  ＯＵＴ  データ出力端子、  ＩＮ  データ入力端子、ＣＬＫ  クロック入力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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