(57)【特許請求の範囲】
【請求項１】
複数の汎用クロック信号を発生する検査装置を用いて半導体メモリ素子を検査する検査方法において、
前記複数の汎用クロック信号は、メモリ素子の特定メモリ位置を指定するための行アドレス信号及び列アドレス信号と、前記メモリ素子の行アドレスと関連する動作を制御するＲＡＳ信号と、前記メモリ素子の列アドレスと関連する動作を制御するＣＡＳ信号と、前記メモリ素子の読出動作及び書込み動作を制御するＷＥ信号及びＯＥ信号と、ストローブ信号と、シフト信号とを含み、
前記検査装置は、前記メモリ素子に入力データを供給するドライバと、前記ストローブ信号が入力されてイネーブルされ、前記メモリ素子の出力データを基準値と比較する比較器と、前記シフト信号により制御され、前記ドライバと前記メモリ素子との間に連結されるドライバスイッチと、前記シフト信号により制御され、前記比較器と前記メモリ素子との間に連結される比較器スイッチとを備える検査用回路基板を備え、
前記メモリ素子を検査するための検査サイクルタイミングには、前記ストローブ信号が前記比較器に到達するのにかかる遅延時間に起因してストローブ信号を使用することができない不使用領域が存在し、前記シフト信号を所定の制限時間内で調整することにより、前記ストローブ信号の使用可能領域が拡張されるように前記検査サイクルタイミングを構成することを特徴とする半導体メモリ素子の検査方法。
【請求項２】
前記メモリ素子は、前記ＲＡＳ信号と前記ＣＡＳ信号とが活性状態に転移するページインサイクルと、前記ＲＡＳ信号が活性状態を維持し、前記ＣＡＳ信号がトグリングするページツーページサイクルと、前記ＲＡＳ信号と前記ＣＡＳ信号とが不活性状態に転移するページアウトサイクルとから構成されるページ単位で動作し、前記ストローブ信号は、該当検査サイクル内に位置し、各サイクルの周期から前記不使用領域を抜けた時間前に発生することを特徴とする請求項１に記載の検査方法。
【請求項３】
前記検査サイクルタイミングは、検査サイクルが読出動作と書込動作とを順に繰返すサイクルである場合、前記読出動作のシフト信号は、次の書込動作のＷＥ開始より小さいか、同一である制限条件内で調整されることを特徴とする請求項２に記載の検査方法。
【請求項４】
前記検査サイクルタイミングは、検査サイクルが読出動作と書込動作とを順に繰返すサイクルである場合、前記書込動作のシフト信号は、次の読出動作のＯＥ開始より小さいか、同一である制限条件内で調整されることを特徴とする請求項２に記載の検査方法。
【請求項５】
前記比較器は、前記ＣＡＳ信号のデータ’１’変換エッジを受けてイネーブルされることを特徴とする請求項２に記載の検査方法。
【請求項６】
前記メモリ素子は、前記ＲＡＳ信号と前記ＣＡＳ信号とが活性状態に転移するページインサイクルと、前記ＲＡＳ信号が活性状態を維持し、前記ＣＡＳ信号がトグリングするページツーページサイクルと、前記ＲＡＳ信号と前記ＣＡＳ信号とが不活性状態に転移するページアウトサイクルとから構成されるページ単位で動作し、前記ストローブ信号は該当検査サイクル外部に位置し、前記検査サイクルタイミングは、検査サイクルが読出動作を繰返すサイクルである場合、前記シフト信号は、最大条件”シフト信号≦検査サイクル−不使用領域”及び最少条件”検査サイクル＋シフトクロック≧ストローブ信号＋不使用領域”として定義される制限条件内で調整されることを特徴とする請求項１に記載の検査方法。
【請求項７】
前記メモリ素子は、拡張データ出力モードで動作することを特徴とする請求項６に記載の検査方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路素子の検査方法に関し、より具体的には、検査装置から供給する複数のクロック信号間の干渉を防止することができるクロック使用制限条件を設定し、この制限条件に合うように検査サイクルタイミングを構成して高速メモリ素子を検査することができる検査方法に関するものである。
【０００２】
【従来の技術】
半導体メモリ素子の動作速度を向上させるための多数の方案のうち、高速ページ(fast page) モードまたは拡張データ出力(Extended Data Out；以下、「拡張データ出力」をＥＤＯという) モードでメモリ素子を動作させる方式が幅広く採用されている。
【０００３】
図１は、従来の高速ページモードＤＲＡＭの動作タイミング図である。
高速ページモードでは、ＲＡＳ(Row Address Strobe)信号が活性状態の低レベルに変わるときに指定された行アドレス信号（Ｘ）により定められる１つのページを単位でデータ処理が行われる。ＲＡＳ信号が活性状態を維持している間、ＣＡＳ(Column Address Strobe) 信号がトグリング(toggling)され、このときに入力される相異する列アドレス信号（Ｙ）により、１つの行に連結されている多数のメモリセルに対する高速データ処理が可能である。ＲＡＳ信号とＣＡＳ信号が全て不活性高レベル状態に行くと、１つのページに対する動作が完了する。
【０００４】
ＷＥ(Write Enable)信号は、メモリ素子の読出信号書込動作を制御するが、図１のように、ＷＥ信号が高レベルである場合には、読出動作が行われる。ＲＡＳ信号が低レベルに変わる瞬間から１番目データが出力されるまでの時間をｔRAC (Access time from RAS)、ＣＡＳ信号が低レベルに変わる瞬間から１番目データが出力されるまでの時間をｔCAC (Access time from CAS)、列アドレス信号が入力される瞬間から１番目データが出力されるまでの時間をｔAA (Access time from Column Address)というが、メモリ素子の動作速度は、通常このＡＣパラメータにより決定される。１つのページ内でトグリングされるＣＡＳ信号の周期は、高速ページモードのサイクル時間を決定するので、ｔPC(Fast Page mode cycle time) と表示し、ｔCP (CAS precharge time) は、ＣＡＳ信号が不活性高レベルを維持している時間、即ちＣＡＳ信号がプリチャージ(precharge) 状態にある時間を意味する。ｔPCとｔCPを短くすると、データの出力時間も早くなるので、ｔPCとｔCPも高速ページモードの動作速度を決定するパラメータである。
【０００５】
図２は、ＥＤＯモードで動作するメモリ素子の動作タイミング図である。ＥＤＯ動作モードでは、高速ページモードと同様に、ＲＡＳ信号により定められるページ単位で動作が行われる。高速ページモードとは別に、ＣＡＳ信号がプリチャージされても、出力バッファは、以前のデータを維持し続けた後、次のサイクルが進行されてから次のデータを出力するため、ＣＡＳ信号のプリチャージによるデータプリチャージを防止することにより、結果的にデータ引出時間を低減することができ、動作サイクル時間を減少させることができる。
【０００６】
したがって、ＥＤＯメモリ素子では、ｔRAC 、ｔCAC 、ｔAAのようなパラメータ以外に、ＣＡＳ信号が活性状態となった後、以前データを維持する時間ｔDOH (Data out put hold time)、ＣＡＳ信号がプリチャージされた後、次のデータが出る時間ｔCPA (Access time from CAS precharge)、ｔHPC (Hyper page cycle time) 、ｔCP(CAS precharge time)等が考慮対象になる。
【０００７】
【発明が解決しようとする課題】
このように、拡張ページモードとＥＤＯ動作モードの実現等によりメモリ素子の動作速度が速くなると、メモリ素子を検査するための検査装置も高速化されるべきである。しかし、高速の検査装置は値段が高いため、多くの設備投資を必要とするので、従来の低速検査装置を用いて高速で動作するメモリ素子を検査することができる方法が必要となる。
【０００８】
例えば、半導体メモリ素子を検査するための検査装置であって、日本のミナト社製のＭ９６００検査装置は、最大周波数が３３MHz(30ns) であり、使用可能なレートの範囲が３０ns(nano seconds)〜４ms(milli seconds) であるため、現在１６Ｍ  ＤＲＡＭのＥＤＯ  ５０ns信号６０ns検査項目ページ読出信号書込における動作サイクル時間ｔHPC (hyper page cycle time) ２０ns信号２５nsを実現することができない。そこで、クロック変調技法を利用すると、低速の検査装置により高速のメモリ素子を検査することが可能になる。
【０００９】
しかるに、Ｍ９６００のように、最大周波数が低い検査装置を用いて高速ページモードやＥＤＯモードで動作するメモリ素子を検査する場合、高速の検査装置で使用された検査サイクルタイミングを低周波数検査装置にそのまま適用することになると、高周波数で各々のクロック間に干渉が生じて検査すべき素子に正確なタイミングを印可することができない。
【００１０】
したがって、本発明の目的は、低速検査装置の検査サイクルのタイミング制約を克服し、高速メモリ素子を検査することができる検査方法を提供することにある。
本発明の他の目的は、検査装置から供給されるクロック信号の使用限界を定めた制限条件を設定し、これに適合する検査サイクルタイミングを構成して高速メモリ素子を効果的に検査することができる検査方法を提供することにある。
【００１１】
【課題を解決するための手段】
本発明によると、低速の検査装置を使用した高速メモリ検査で発生するクロック信号間の干渉を防止し、新たな検査サイクルタイミングを実現するため、ドライバスイッチと比較器スイッチを制御するシフト信号を一定の制限条件内で調整し、比較器をイネーブルさせるために使用されるストローブ信号の使用可能領域を広め、各々の検査サイクルに使用されるクロック信号に対する新たな制限条件を設定する。
【００１２】
クロック信号の制限条件は、ストローブ信号が検査サイクル内にある１レート条件動作タイミングでは、読出から書込動作における読出タイミングのシフト信号が次のサイクルのＷＥ開始時間より小さいか、同じであるべきであり、同様に、書込から読出動作における書込タイミングのシフト信号が、次のサイクルのＯＥ(Output Enable) 開始時間より小さいか同じであるべきである。
【００１３】
一方、ストローブ信号が検査サイクル外部にある２レート条件では、不使用領域を移動させるための最大シフトクロックは、”次の検査サイクル−不使用領域”という条件を満足しなければならないし、最少シフトクロックは、１レート動作での条件を考慮すると、検査サイクルがストローブより不使用領域以上に大きくなければならないし、このため、不使用領域を遅延させてストロープの領域を保障するため、“検査サイクル＋シフトクロック≧ストローブ＋不使用領域”という条件を満足しなければならない。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明を詳しく説明する。
図３は、検査装置で使用されるＩ／Ｏ及びドライバ(driver)用回路基板の概略回路図である。上述したＭ９６００検査装置の場合、全て１０個の汎用クロックが供給されるが、汎用クロックは、ＲＡＳ信号、ＣＡＳ信号、行アドレス、列アドレス、ＷＥ(Write Enable)信号、ＯＥ(Output Enable) 信号、ストローブ、シフト、３−状態(tri-state) 信号として各々使用される。ＲＡＳ信号とＣＡＳ信号は、各々メモリ素子の行アドレスに関連する動作と、列アドレスに関連する動作を制御するための信号である。ＷＥ信号及びＯＥ信号は、メモリ素子の読取信号書込動作を制御する信号である。また、ストローブ信号は、メモリ素子のデータ出力信号値を基準信号値と比較する比較器をイネーブルさせるための信号である。シフト信号は、メモリ素子のデータ入出力端子がドライバまたは比較器と選択的に連結されるように制御する役割をし、３−状態信号は、メモリ素子の出力バッファをデータ’０’または’１’でない３−状態に作る役割をする。
【００１５】
現在検査が進行されている素子４０(DUT;Device Under Test) のデータ入出力ピンＤＱには、検査装置のＩ／Ｏ及びドライバ用回路基板に形成されているドライバ１０と比較器２０、２２との両方に連結されている。素子４０が書込動作モードの場合、ドライバ１０、バッファ１２、ドライバスイッチ１４を介してデータが素子に入力され、素子４０が読出動作モードの場合、素子４０のデータ入出力ピンＤＱを介して出力されるデータが、ＶOH比較器２０とＶOL比較器２２に入力されて基準値と比較される。ＶOH基準値は、素子が高レベルと認識することができる最少電圧を意味し、ＶOL基準値は、素子が低レベルと認識することができる最大電圧を意味する。
【００１６】
比較器２０、２２の比較時点は、第２スキュー(skew)調整回路２６を介して入力されるストローブ信号により決定される。一方、ストローブ信号は、汎用クロックの１つであって、検査装置のタイミング発生器で作られて比較器に供給される。ストローブ信号の供給遅延時間のため、ストローブ信号を使用することができないタイミング区間が存在するが、これを不使用領域(dead zone) という。例えば、不使用領域内で検査サイクルがリセットされると、比較器にストローブ信号が到達することができないので、素子４０からのデータ出力を検査することができず、素子を不良として処理する。不使用領域は、上述したＭ９６００検査装置の場合、検査周期が終わる前１０nsである。このような不使用領域を移動させてストローブ信号の使用可能範囲を広めるために使用されるものがシフト信号である。このシフト信号は、第１スキュー調整回路１８を介してドライバスイッチ１４と比較器スイッチ１６の開閉を制御する。
【００１７】
シフト信号の使用は、検査サイクルの周波数が高まるほど使用範囲が厳格に制限され、使用範囲から外れると、検査装置から供給するクロック信号間に干渉が発生して正確な検査サイクルタイミングを素子に印可することができなくなる。以下では、ストローブクロック信号とシフトクロック信号の使用制限条件を高速ページＤＲＡＭとＥＤＯ  ＤＲＡＭに対して各々区分して説明する。
【００１８】
図４は、ストローブ信号が検査周期内にある１レート条件で動作する高速ページモードＤＲＡＭの動作タイミング図である。ＥＤＯ  ＤＲＡＭだけでなく、高速ページモードＤＲＡＭは、上述したように、１つの行アドレスにより定められるページ単位で動作が行われるが、１つのページは、ページインサイクル、ページツーページサイクル、ページアウトサイクルから構成される。ページインサイクルは、ＲＡＳ信号とＣＡＳ信号が全て低レベル（活性レベル）に変わり、１つのページが始まるサイクルであり、反対に、ＲＡＳ信号とＣＡＳ信号が全て高レベル（プリチャージレベル）に変わるページアウトサイクルは、１つのページが終わる区間である。ページインサイクルとページアウトサイクルとの間にあるページツーページサイクルでは、ＲＡＳ信号が低レベルを維持し続けており、ＣＡＳ信号だけが一定の周期でトグリングする。
【００１９】
１レート条件動作タイミングでは、読出動作と書込動作とが繰返され、ストローブ信号が発生する時点は、”ストローブ信号≦検査サイクル−不使用領域”という条件を満足しなければならない。その理由は、上述したように、ストローブ信号が実際比較器に伝達されるのにかかる遅延時間のためである。例えば、図４のページツーページ読出動作モードにおいて、ストローブ信号を４５nsに検査装置から出力したとすれば、ストローブ信号は、１０ns遅延された５５nsに比較器（図３の２０、２２）に到達して比較器をイネーブルさせる。比較器がイネーブルされると、検査すべき素子から出力されるデータに対する検査が始まる。しかるに、ＣＡＳ信号が５５nsになると、不活性高レベルに変わり、このようなＣＡＳ信号の転移によって動作モードがページツーページ読出からページツーページ書込モードにリセットされ、比較器がディスエーブルされるので、比較器によるデータ出力の比較は行われなくなる。したがって、ストローブ信号は、各検査周期から不使用領域を抜けた時間より前に使用されるべきである。
【００２０】
図４に示すように、メモリ素子の読出動作と書込動作が繰返される間、素子のデータ入出力ピンは、ドライバスイッチ及び比較器スイッチにより検査装置のＩ／Ｏ及びドライバユニットに連結されるか、または比較器に連結される。シフト信号を使用すると、素子のデータ入出力ピンは、シフト信号の伝達遅延時間が経った後、ドライバユニットまたは比較器に連結される。したがって、読出信号書込動作が繰返されるとき、読出タイミングのシフト信号が次の書込動作タイミングのＷＥ開始時間よりもっと大きければ、ＷＥ信号がイネーブルされる時点で、素子の入出力ピンは比較器に連結された状態であり、ドライバから供給される入力データは素子に印可されることができない。
【００２１】
したがって、読出から書込動作において、読出タイミングのシフト信号は、次のサイクルのＷＥ開始時間より小さいか、同一であるべきであり、同様に、書込から読出動作において、書込タイミングのシフト信号は、次のサイクルのＯＥ(Output Enable) 開始時間より小さいか、同一であるべきである。シフト信号は、例えばディスエーブルの際、データ’０’の状態を維持し、インエーブルの際、’１’となる。イネーブルされたシフト信号がドライバスイッチ及び比較器スイッチを調節することにより、素子のデータ入出力端子がドライバまたは比較器に連結されることを遅延させる。例えば、素子の書込動作モードサイクルでは、シフトクロックが５nsに設定されているとすれば、次のサイクルが始まった後、５nsの間、素子のデータ入出力端子はドライバに連結された状態になる。素子の読出動作モードサイクルでシフトクロック５nsが適用されると、次のサイクルが始まった後、５nsの間、素子のデータ入出力端子が比較器に連結された状態になり、シフトクロックが使用されるほど、ドライバスイッチと比較器スイッチが遅延されて動作することになる。
【００２２】
一方、図４において、書込サイクルに使用されるストローブ信号は、何らの役割もしない。検査サイクルが書込タイミングで動作するとき、検査サイクルが始まる時点で、ＷＥ信号の論理値’１’がＡＬＰＧ(Algorithm Pattern Generator; Test Pattern Generatorともいう) から出ることになり、タイミング発生器（ＴＧ；Timing Generator）によりイネーブル信号ディスエーブルされる時点が決定される。したがって、もしタイミングが書込サイクルであれば、ストローブ信号自体がＡＬＰＧから出ないので、たとえタイミングではＡＬＰＧから出るように具現したとしても比較器は動作せず、結局ストローブ信号は書込サイクルだけで所定の機能をすることになる。
【００２３】
図５は、ストローブ信号が検査周期外部にある２レート条件で動作するＥＤＯＤＲＡＭの動作タイミング図である。上述したように、ＥＤＯ動作モードは、ＲＡＳ信号、ＣＡＳ信号がディスエーブルされても、データがリセットされるものでなく、次のサイクルのＲＡＳ信号、ＣＡＳ信号がイネーブルされる時点でデータがリセットされる特性がある。ＲＡＳ信号、ＣＡＳ信号がディスエーブルされてからデータが維持される時間がｔDOH であり、検査工程ではこれを検査しなければならないので、ストローブが次のサイクルに移転すべきである。このように、検査装置のストローブ信号が次の検査サイクルに移転する素子を検査する場合、検査速度が速くなるほど、検査装置から供給される汎用クロック中、シフト、ストローブのような検査サイクルと関係が深いクロックに対して新たな制限条件が発生する。図５のタイミングは、ＥＤＯ  ｔDOH を検査する項目であって、ページツーページで読出動作が繰返されるパターンが適用されている。
【００２４】
不使用領域を移動させるための最大シフトクロックは、”次の検査サイクル−不使用領域”という条件を満足しなければならないし、最少シフトクロックは、１レート動作での条件を考慮すると、検査サイクルが不使用領域以上に大きくなければならない。このため、不使用領域（１０ns）を遅延させてストローブの領域を保障するため、”検査サイクル＋シフトクロック≧ストローブ＋不使用領域”という条件を満足しなければならない。したがって、図６に示すように、検査サイクルが４８nsであり、ストローブが６０nsであるとき、上記の２つの条件を満足するためのシフトクロックは、”２２ns≦シフトクロック≦３８ns”を満足しなければならない。
【００２５】
下記の表１は、最大周波数がＥＤＯ素子の動作速度より大きい検査装置を用いて実際不良と判定された素子をＭ９６００検査装置及び本発明の検査方法により検査した結果を示す。
【００２６】
【表１】
0003645992.tif 000002
【００２７】
この結果は、最大周波数が６６MHz であるＡＤＶＡＮ社製のＸ−９０６２検査装置を用いて不良と判定された３００３個のメモリ素子のうち、ＥＤＯ動作と関連する不良素子７４個を対象として、Ｍ９６００検査装置及び本発明によるクロック変調、新たなクロック限界によるタイミングを適用して再検査したものである。検査結果、速度不良が２０個、ＣＢＲ(CAS Before RAS)タイミングｔRP(RAS precharge time)マージン(margin)不良が４６個、ＥＤＯ  ｔDOH 不良が８つであって、実際不良７４個を全て検出することができた。
【００２８】
【発明の効果】
以上説明したように、本発明によると、検査装置の最大周波数による限界を克服し、高速のメモリ素子を低速の検査装置で検査することができるので、検査工程に必要な設備投資を大幅低減することができ、検査時間を短縮することができるので、生産性が向上する。
【図面の簡単な説明】
【図１】高速ページモードで動作する一般的なＤＲＡＭ素子の動作タイミング図である。
【図２】ＥＤＯモードで動作する一般的なＤＲＡＭ素子の動作タイミング図である。
【図３】検査装置のＩ／Ｏ及びドライバ用回路基板の概略回路図である。
【図４】ストローブ信号が検査周期内にある１レート条件で動作する高速ページモードＤＲＡＭの動作タイミング図である。
【図５】ストローブ信号が検査周期外部にある２レート条件で動作するＥＤＯ  ＤＲＡＭの動作タイミング図である。
【符号の説明】
１０  ドライバ
１２  バッファ
１４  ドライバスイッチ
１６  比較器スイッチ
１８  第１スキュー調整回路
２０  ＶOH比較器
２２  ＶOL比較器
２６  第２スキュー調整回路
４０  検査対象素子
【図１】
0003645992.tif 000003
【図２】
0003645992.tif 000004
【図３】
0003645992.tif 000005
【図４】
0003645992.tif 000006
【図５】
0003645992.tif 000007