(57)【特許請求の範囲】
【請求項１】
被試験メモリと同等のアドレス空間を備え、前記被試験メモリのフェイルデータが格納されるメモリ部を有する半導体メモリ試験装置において、
前記メモリ部としてＤＲＡＭが使用され、
パターン発生器からのランダムなアドレスをシリアルなアドレスに変換するアドレス変換手段を有することを特徴とする半導体メモリ試験装置。
【請求項２】
前記アドレス変換手段が、シリアルアドレスを発生するシリアルアドレス発生用ポインタと、前記パターン発生器からのアドレス、書き込み信号により前記シリアルアドレスが書き込まれ、前記パターン発生器からのアドレス信号、読み出し信号によって前記シリアルアドレスが読み出される変換メモリを含む、請求項１記載の半導体メモリ試験装置。
【請求項３】
被試験メモリと同等のアドレス空間を備え、前記被試験メモリのフェイルデータが格納されるメモリ部を有する半導体メモリ試験装置において、
前記メモリ部としてのＤＲＡＭと、
各バンクに設けられ、当該ＤＲＡＭに格納されるフェイルデータとそのアドレスを一時的に保持するＦＩＦＯメモリと、
各バンクに設けられ、当該ＦＩＦＯメモリから読み出されたロウアドレスとカラムアドレスを切換えて出力するマルチプレクサと、
パターン発生器からのランダムなアドレスをシリアルなアドレスに変換するアドレス変換部と、
前記アドレス変換部から出力されたシリアルアドレスをロウアドレスとカラムアドレスに分け、前記ＦＩＦＯメモリに出力するアドレス選択部と、
前記アドレス選択部から出力されたロウアドレスを入力し、前サイクルと本サイクルにおけるロウアドレスが一致すると、ページ動作を示すページフラグ信号を出力するアドレス一致検出部と、フェイルサイクルをカウントし、最大値までカウントアップすると、０に戻るバッファカウンタと、該バッファカウンタが最大値までカウントアップすると、カウントアップするバンクカウンタと、該バンクカウンタのカウント値をデコードして、対応するバンクのＦＩＦＯメモリに、フェイルデータの書き込み信号であるフェイル格納信号を出力するフェイル格納信号発生部と、
各バンクに設けられ、前記ページフラグ信号、前記フェイル格納信号を入力し、当該マルチプレクサに切換信号、当該ＤＲＡＭに各種タイミング信号を出力し、当該ＤＲＡＭのリフレッシュ動作、当該ＤＲＡＭへのリードモディファイライトによるフェイルデータの格納動作を行うメモリコントロール部を有することを特徴とする半導体メモリ試験装置。
【請求項４】
前記メモリコントロール部が、
リフレッシュ要求信号を発生するリフレッシュタイマーと、
前記フェイル格納信号と、当該ＤＲＡＭへのフェイルデータの格納が終了する毎に出力される１アドレス格納信号を入力し、リフレッシュ動作フラグがオフで、前記フェイル格納信号のカウント値と前記１アドレス格納信号のカウント値が不一致のとき、フェイル格納動作フラグをオンにし、当該ＦＩＦＯメモリに格納されているフェイルデータの当該ＤＲＡＭの格納を起動するフェイル格納トリガ信号を出力するフェイル格納トリガと、
前記リフレッシュ要求信号が出力されると、前記フェイル格納動作フラグがオフのとき、リフレッシュ動作フラグをオンにし、リフレッシュ起動信号を出力するリフレッシュトリガと、
当該ＤＲＡＭへのフェイルデータの格納を行うためのリードモディファイライト動作を行うリードモディファイライト回路と、
前記ＤＲＡＭのリフレッシュ動作、前記フェイルデータの前記ＤＲＡＭへの格納動作を行うためのタイミングデータが予め格納されているタイミング生成メモリと、
前記タイミング生成メモリのアドレスポインタを発生するプログラムカウンタと、
前記プログラムカウンタをインクリメント、デクリメント、ホールドさせるシーケンスデータが格納され、前記プログラムカウンタによってアドレスポインタが生成されるシーケンスメモリと、
前記フェイル格納トリガからフェイル格納トリガ信号または前記リフレッシュトリガからリフレッシュ起動信号が入力されると、前記シーケンスメモリから出力されたシーケンスデータに従って前記プログラムカウンタを動作させるシーケンス制御部を有する、請求項３記載の半導体メモリ試験装置。
【請求項５】
前記フェイル格納トリガが、
前記フェイル格納信号をカウントするＦＩＦＯ格納カウンタと、
前記１アドレス格納信号をカウントするＤＲＡＭ格納カウンタと、
前記ＦＩＦＯ格納カウンタの値と前記ＤＲＡＭ格納カウンタの値を比較するカウンタ比較器と、
前記両カウンタの値が不一致となり、かつ前記ＤＲＡＭへのフェイルデータ格納動作が行われていないとき、および前記両カウンタの値が不一致で、かつ前記ＤＲＡＭへのフェイルデータ格納動作であるページ動作または前記リードモディファイライト動作が終了したときに前記フェイル格納トリガ信号を生成、出力する回路を有する、請求項４記載の半導体メモリ試験装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明の半導体メモリを試験する半導体メモリ試験装置に関する。
【０００２】
【従来の技術】
図１２は従来の半導体メモリ試験装置の構成図である。この半導体メモリ試験装置はタイミング発生器６１とパターン発生器６２と不良解析メモリ６３と波形整形器６４と論理比較器６５により構成され、被試験メモリ６６の試験を行う。
【０００３】
タイミング発生器６１で発生する基準クロックに従ってパターン発生器６２は被試験メモリ６６に与えるアドレス信号、試験データ、制御信号を出力する。これらの信号は波形整形器６４に与えられ、ここで試験に必要な波形に整形されて被試験メモリ６６に印加される。被試験メモリ６６は、制御信号によって試験データの書き込み／読み出しの制御が行われる。被試験メモリ６６から読み出された試験データは論理比較器６５に与えられ、ここでパターン発生器６２から出力された期待値データと比較され、その一致／不一致により被試験メモリ６６の良否判定が行われる。不一致のときは、不良解析メモリ６３にフェイルデータが格納される。
【０００４】
図１３は不良解析メモリ６３の構成図である。不良解析メモリ６３はアドレス選択部７１とメモリコントロール部７２とメモリ部７３で構成されている。アドレス選択部７１はパターン発生器６２からのアドレス信号を上位アドレスと下位アドレスに分け、上位アドレスはメモリコントロール部７２に出力し、下位アドレスはメモリ部７３に出力する、ここで、メモリ部７３は上位アドレスの個数分存在する。メモリコントロール部７２は論理比較器６５からフェイルデータが出力されると、上位アドレスで示されるメモリ部７３に書き込み信号を出力し、メモリ部７３に被試験メモリ６６のフェイルデータを格納する。試験終了後、不良解析メモリ６３の内容を調べることにより、被試験メモリ６６の不良アドレスの解析を行う。
【０００５】
【発明が解決しようとする課題】
上述した従来の半導体メモリ試験装置では、不良解析メモリのメモリ部に高速ＳＲＡＭを使用していたため、アドレス値が＃０、＃１、＃２のように１つずつ増加してアクセスするシリアルアクセス、アドレス値が＃ＦＦＦＦ、＃０、＃１２８１のようにとびとびにアクセスするランダムアクセス等どんなアクセスでも動作スピードが変わらなかった。
【０００６】
近年、ＳＲＡＭの大容量化が収束してしまい、被試験メモリの大容量化に対応して不良解析メモリを大容量化するためにはメモリ部にＤＲＡＭを使用しなければならなくなった。しかし、ＤＲＡＭは同一ロウアドレス内で各カラムアドレスにアクセスする（ファーストページまたはハイパーページ動作、以下ページ動作とする）シリアルアクセスには高速で動作するが、他のロウアドレスを次々にアクセスするランダムアクセスでは低速動作になってしまう。図１４（１）、（２）にランダムアクセス、シリアルアクセスした時のリードモディファイライト動作（メモリから読み出したデータに変更を加えてそのデータを読み出したメモリに書き込む動作）のタイミング図を示す。図中、Ｒ１、Ｒ２はロウアドレス、Ｃ１、Ｃ２はカラムアドレス、ＲＤ１、ＲＤ２は読み出しデータ、ＷＤ１、ＷＤ２は書き込みデータを示す。
【０００７】
不良解析メモリ（以下ＡＦＭ）はパターン発生器から発生されるアドレス（被試験メモリに印加される試験アドレスパターンと同じ）でアクセスされるが、このアドレスがランダムで発生されるためＡＦＭにＤＲＡＭを使用した場合、ＡＦＭのフェイル取り込み動作（フェイルデータを蓄積していくため、リードモディファイライト動作で行う）が高速に動作しない。これを高速動作させるために従来からのインターリーブ手法（同じ容量のメモリを幾つか持って順番にメモリを動作させ、全体として高速に動作しているように見せかける手法）を使用するが、ＤＲＡＭをランダムアクセスしたときの動作周期に合わせてインターリーブをするとインターリーブ数（インターリーブに使用するメモリの個数）が多くなってしまう。インターリーブ数が多いとメモリの個数も多くなる。図１５（１）、（２）にある動作周期の２つのメモリ（動作周期の比が１：２）をインターリーブを使用して高速動作させた場合の例をタイミングチャートを用いて示す。ここでインターリーブを構成する各メモリをバンクと呼び、インターリーブ数が８の場合、バンク＃１−＃８というように各メモリに番号をつける。
【０００８】
以上からＡＦＭをＤＲＡＭを使用して大容量化する場合、インターリーブ数の多い不良解析メモリを作ることになり、これにより不良解析メモリに使用するメモリ個数が多くなるので、不良解析メモリが大きくなってしまう。
【０００９】
本発明の目的は、不良解析メモリのメモリ部にＤＲＡＭを使用したとき、ＤＲＡＭをファーストページまたはハイページ動作させる半導体メモリ試験装置を動作させることにある。
【００１０】
【課題を解決するための手段】
本発明の半導体メモリ試験装置は、メモリ部としてＤＲＡＭが使用され、パターン発生器からのランダムなアドレスをシリアルなアドレスに変換するアドレス変換手段を有する。
【００１１】
本発明の実施態様によれば、前記アドレス変換手段が、シリアルアドレスを発生するシリアルアドレス発生用ポインタと、前記パターン発生器からのアドレス、書き込み信号により前記シリアルアドレスが書き込まれ、前記パターン発生器からのアドレス信号、読み出し信号によって前記シリアルアドレスが読み出される変換メモリを含む。
【００１２】
また、本発明の半導体メモリ試験装置は、
メモリ部としてのＤＲＡＭと、
各バンクに設けられ、当該ＤＲＡＭに格納されるフェイルデータとそのアドレスを一時的に保持するＦＩＦＯメモリと、
各バンクに設けられ、当該ＦＩＦＯメモリから読み出されたロウアドレスとカラムアドレスを切換えて出力するマルチプレクサと、
パターン発生器からのランダムなアドレスをシリアルなアドレスに変換するアドレス変換部と、
前記アドレス変換部から出力されたシリアルアドレスをロウアドレスとカラムアドレスに分け、前記ＦＩＦＯメモリに出力するアドレス選択部と、
前記アドレス選択部から出力されたロウアドレスを入力し、前サイクルと本サイクルにおけるロウアドレスが一致すると、ページ動作を示すページフラグ信号を出力するアドレス一致検出部と、フェイルサイクルをカウントし、最大値までカウントアップすると、０に戻るバッファカウンタと、該バッファカウンタが最大値までカウントアップすると、カウントアップするバンクカウンタと、該バンクカウンタのカウント値をデコードして対応するバンクのＦＩＦＯメモリに、フェイルデータの書き込み信号であるフェイル格納信号を出力するフェイル格納信号発生部と、
各バンクに設けられ、前記ページフラグ信号、前記フェイル格納信号を入力し、当該マルチプレクサに切換信号、当該ＤＲＡＭに各種タイミング信号を出力し、当該ＤＲＡＭのリフレッシュ動作、当該ＤＲＡＭへのリードモディファイライトによるフェイルデータの格納動作を行うメモリコントロール部を有する。
【００１３】
本発明の実施態様によれば、前記メモリコントロール部が、
リフレッシュ要求信号を発生するリフレッシュタイマーと、
前記フェイル格納信号と、当該ＤＲＡＭへのフェイルデータの格納が終了する毎に出力される１アドレス格納信号を入力し、リフレッシュ動作フラグがオフで、フェイル格納信号のカウント値と１アドレス格納信号のカウント値が不一致のときフェイル格納動作フラグをオンにし、当該ＦＩＦＯメモリに格納されているフェイルデータの当該ＤＲＡＭの格納を起動するフェイル格納トリガ信号を出力するフェイル格納トリガと、
前記リフレッシュ要求信号が出力されると、前記フェイル格納動作フラグがオフのとき、リフレッシュ動作フラグをオンにし、リフレッシュ起動信号を出力するリフレッシュトリガと、
当該ＤＲＡＭへのフェイルデータの格納を行うためのリードモディファイライト動作を行うリードモディファイライト回路と、
前記ＤＲＡＭのリフレッシュ動作、前記フェイルデータの前記ＤＲＡＭへの格納動作を行うためのタイミングデータが予め格納されているタイミング生成メモリと、
前記タイミング生成メモリのアドレスポインタを発生するプログラムカウンタと、
前記プログラムカウンタをインクリメント、デクリメント、ホールドさせるシーケンスデータが格納され、前記プログラムカウンタによってアドレスポインタが生成されるシーケンスメモリと、
前記フェイル格納トリガからフェイル格納トリガ信号または前記リフレッシュトリガからリフレッシュ起動信号が入力されると、前記シーケンスメモリから出力されたシーケンスデータに従って前記プログラムカウンタを動作させるシーケンス制御部を有する。
【００１４】
本発明の実施態様によれば、前記フェイル格納トリガが、
前記フェイル格納信号をカウントするＦＩＦＯ格納カウンタと、
前記１アドレス格納信号をカウントするＤＲＡＭ格納カウンタと、
前記ＦＩＦＯ格納カウンタの値と前記ＤＲＡＭ格納カウンタの値を比較するカウンタ比較器と、
前記両カウンタの値が不一致となり、かつＤＲＡＭへのフェイルデータ格納動作が行われていないとき、および前記両カウンタの値が不一致で、かつＤＲＡＭへのフェイルデータ格納動作であるページ動作または前記リードモディファイライト動作が終了したときに前記フェイル格納トリガ信号を生成、出力する回路を有する。
【００１５】
本発明は、メモリ部に使用しているＤＲＡＭをランダムな試験アドレスパターンでもページ動作で高速動作させ、インターリーブ数を減らすものである。
【００１６】
被試験メモリの試験アドレスパターンは、図１１に示すように、シリアルにアクセスするシリアルアクセスパターン、アドレス値の最小値から＋１ずつ増加したアドレスと最大値から−１ずつ減少したアドレスを交互にアクセスするパターン、メモリマトリクスを斜めにアクセスパターン等がある。本発明は、これらシリアルにアクセスするパターン以外の試験アドレスパターンを図１１に示すようなシリアルアドレスパターンに変換することによってメモリ部のＤＲＡＭをページ動作させるものである。
【００１７】
【発明の実施の形態】
次に、本発明の実施形態について図面を参照して説明する。
【００１８】
図１は本発明の一実施形態の半導体メモリ試験装置の不良解析メモリの構成図である。
【００１９】
不良解析メモリはアドレス変換部１とアドレス選択部２とフェイル格納信号発生部３とＦＩＦＯメモリ４とメモリコントロール部５とマルチプレクサ６とＤＲＡＭ（メモリ部）７から構成されている。ここで、ＦＩＦＯメモリ４とメモリコントロール部５とマルチプレクサ６とＤＲＡＭ７は各バンク毎に設けられている。
【００２０】
アドレス変換部１はパターン発生器からのランダムなアドレスをシリアルなアドレスに変換するもので、図２に示すように、パターン発生器からランダムなアドレス＃０、＃３、＃２、＃１、＃５、＃７、＃４、＃６が順次出力されると、このアドレスが変換メモリ１１に与えられて、シリアルなアドレス＃０、＃１、＃２、＃３、＃４、＃５、＃６、＃７が順次出力される。
【００２１】
変換メモリ１１を使用すると、図３に示すように、変換メモリ１１でアドレス変換をかけたときとかけないときではフェイルデータを格納するアドレスの位置が変わる。不良解析メモリ内のフェイルデータを解析する（主に不良解析メモリのリード動作）ときに不良解析メモリ内のポインタを使用するが、そのまま使用すると図４に示すようにアドレス変換をかけたときとかけないときでは読み出すフェイル情報が違ってくる。不良解析メモリ内のポインタ値とパターン発生器からのアドレス値（変換をかけてない）は１：１で対応しているため（対応していないと被試験メモリと同じアドレスのフェイル情報が読み出せない）、変換をかけないフェイル情報が正しいフェイル情報である。このため、変換メモリ１１によってアドレス変換をかけると、不良解析メモリのアドレスの位置が変わってしまい、正しいアドレスの位置のフェイル情報が読み出せない。この欠点は以下のように解決する。図５に示すように、変換メモリによってアドレス変換をかけたときは不良解析メモリ内のフェイル情報を読み出す時のアドレスを発生するポインタの出力を変換メモリ１１をとおしてポインタの値にも変換をかけてフェイル情報を読み出す。これによりアドレス変換をかけてもかけなくても同じフェイル情報を読み出すことができる。これで変換メモリ１１でアドレス変換をかけてフェイルデータを格納したときでも正常なフェイル情報を読み出すことができる。
【００２２】
アドレス選択部２は、〔従来の技術〕で説明したように、パターン発生器からのアドレスを使用するＤＲＡＭ７のロウアドレス、カラムアドレスを出力する。
【００２３】
ＦＩＦＯメモリ４は、ＤＲＡＭ７がリフレッシュ動作（データを保持するための動作）中にデータを格納できないためアドレス、フェイルデータを一時的に保持するメモリである。
【００２４】
フェイル格納信号発生部３は、図６に示すように、アドレス一致検出部２１とバッファカウンタ２２とバンクカウンタ２３とデコーダ２４で構成されている。アドレス一致検出部２１はアドレス選択部２から出力されたロウアドレスの前サイクル、本サイクルでの一致検出を行い、前サイクルのアドレスと本サイクルのアドレスが一致したときページフラグ信号を出力する。バッファカウンタ２２はＦＩＦＯメモリ４と同じ深さのカウント値を持ち、フェイルサイクルごとにカウントアップし、最大値までカウントアップすると、“０”に戻る。バンクカウンタ２３はバッファカウンタ２２が最大値までカウントアップすると、１つのＦＩＦＯメモリ４が一杯になったとみなしてカウントアップする。デコーダ２４はバンクカウンタ２３のカウント値をデコードし、カウンタ２３のカウント値で指定されたバンクにフェイル格納信号を発生する。
【００２５】
メモリコントロール部５はＤＲＡＭ７を制御するもので、図７に示すように、フェイル格納トリガ３１とリフレッシュトリガ３２と発振器３３とリフレッシュタイマー３４とシーケンス制御部３５とプログラムカウンタ３６とシーケンスメモリ３７とタイミング生成メモリ３８とオアゲート３９とフリップフロップ４０とスリーステートバッファ４１とバッファ４２で構成されている。
【００２６】
フェイル格納トリガ３１は、図８（１）に示すように、ＦＩＦＯ格納メモリ５１とＤＲＡＭ格納カウンタ５２とカウンタ比較器５３と同期化用フリップフロップ５４とフリップフロップ５５、５６とアンドゲート５７、５８とオアゲート５９で構成されている。ＦＩＦＯ格納カウンタ５１はフェイル格納信号発生部３から発生するフェイル格納信号をカウントし、ＤＲＡＭ格納カウンタ３２はシーケンスメモリ３７から出力される１アドレス格納信号をカウントする。カウンタ比較器３３はＦＩＦＯ格納カウンタ３１の値とＤＲＡＭ格納カウンタ３２の値が不一致となったとき不一致信号を出力する。そして図８（２）に示すように、フリップフロップ５５、５６とアンドゲート５７で不一致信号の前縁微分信号が生成され、オアゲート５９を経てフェイル格納トリガとしてＤＲＡＭ７へのフェイル格納動作を起動する。なお、ＦＩＦＯ格納カウンタ５１はタイミング発生器から出力される基準クロック（システム動作クロック）で動作し、ＤＲＡＭ格納カウンタ５２は不良解析メモリ内の発振器からのクロックで動作し、不一致検出回路５３は非同期回路となるので、発振器からのクロックに合わせるために同期用フリップフロップ５４がカウンタ比較器５３とフリップフロップ５４の間に挿入されている。ＤＲＡＭ７への１アドレス分のフェイルデータ格納動作が終了し、１アドレス格納信号がＤＲＡＭ格納カウンタ５２に入力されると、ＤＲＡＭ格納カウンタ５２がカウントアップし、カウンタ比較器５３から一致信号が出力されると、ＤＲＡＭ７へのフェイルデータ格納動作は終了する。また、ＤＲＡＭ格納カウンタ５２がカウントアップされても不一致信号が出力されている場合は、格納動作終了信号（ページ動作またはリードモディファイライト動作が終了したとき出力される）がアンドゲート５８により次のフェイル格納トリガ信号として出力され、ＤＲＡＭ７へのフェイル格納動作が起動される。
【００２７】
リフレッシュトリガ３２はリフレッシュタイマー３４からのリフレッシュ要求信号によってリフレッシュ動作を起動する。各トリガ３１、３２はフェイル格納動作またはリフレッシュ動作中の場合はフェイル格納動作フラグ、リフレッシュ動作フラグを相手トリガ３１、３２に出力し、フェイル格納動作とリフレッシュ動作が競合しないようにどちらかの動作を待ち状態にして、シーケンスメモリ３７からの動作終了信号によって片方のフラグを落とし、待ち状態だった方の動作が開始される。リフレッシュタイマー３４は発振器３３からのクロックで時間を計測し、１ロウアドレス分のリフレッシュ時間（ＤＲＡＭ７のリフレッシュ時間÷ＤＲＡＭ７のリフレッシュサイクル）がきたらリフレッシュトリガ３２へリフレッシュ要求信号を出力する。ここで、ＤＲＡＭ７のリフレッシュ時間とはＤＲＡＭ７をリフレッシュ動作させずにデータを保持できる時間のことで、この時間以内にリフレッシュ動作を行わないとデータは消失してしまう。また、リフレッシュサイクルとはリフレッシュ時間内に行わなければならないリフレッシュ回数のことで、使用するＤＲＡＭ７のロウアドレス数に依存し、リフレッシュ時間内にリフレッシュサイクル分のリフレッシュ動作を行わないとデータは消失してしまう。
【００２８】
シーケンス制御部３５、プログラムカウンタ３６、シーケンスメモリ３７、タイミング生成メモリ３８はＤＲＡＭ７をコントロールするためのタイミング生成を行う。フェイル格納トリガ３１またはリフレッシュトリガ３２からの起動信号がシーケンス制御部３５に入力されると、シーケンス制御部３５がプログラムカウンタ３６を動作開始させ、シーケンスメモリ３７およびタイミング生成メモリ３８のアドレスポインタを発生する。シーケンスメモリ３７からの出力信号はシーケンス制御部３５に入力され、シーケンスメモリ３７内のデータによってプログラムカウンタ３６をインクリメント、ロード、ホールドさせる。タイミング生成メモリ３８はリフレッシュ動作、フェイル格納動作を行うためのタイミングデータが予め格納され、シーケンスメモリ３７内のデータによって制御されるシーケンス（プログラムカウンタ３６から発生されるアドレスポインタ）に従って図９に示すようにタイミングを生成する。そして、ＤＲＡＭ７はリフレッシュのときはリフレッシュ動作、ＦＩＦＯメモリ４からＤＲＡＭ７へのフェイル格納のときはリードモディファイライト動作を行う。フェイル格納動作終了後、ＦＩＦＯメモリ４に格納動作終了信号を出力して次のフェイルデータをＦＩＦＯメモリ４から出力させる。図９はフェイル格納動作（リードモディファイライト動作）時のタイミングデータと生成される波形を示す。プログラムカウンタ３６は単純にインクリメント動作した時の例を示す。また、ページフラグ信号が“Ｈ”でシーケンス制御部３５に入力されたときはページ動作用のタイミングデータがタイミング生成メモリ３８より出力され、ＤＲＡＭ７はページ動作を行う。ページ動作時では１フェイルアドレス（コラムアドレス）分のフェイルデータをＤＲＡＭ７に格納する毎に１アドレス格納信号を出力してＦＩＦＯメモリ４からフェイルデータを出力させる。ページフラグ信号が“Ｈ”でシーケンス制御部３５に入力された場合でもフェイル格納トリガ３１から起動がかかった格納動作の始めはページ動作ができないため（図１４を参照）、シーケンス制御部３５はページフラグ信号を無視する。
【００２９】
図７のオアゲート３９、フリップフロップ４０、スリーステートバッファ４１、バッファ４２はリードモディファイライト動作を行うための回路である。まず、入出力制御信号ＩＯＣＮＴによってスリーステートバッファ４１をディセーブルの状態にしてＤＲＡＭ７からフェイルデータを読み出し、バッファ４２を経てオアゲート３９で論理比較器からのフェイルデータとオアをとってフリップフロップ４０にラッチ信号ＤＬＡＴＣＨでラッチする。次に、スリーステートバッファ４１がイネーブルになってフリップフロップ４０にラッチされているデータがＤＲＡＭ７へ書き込まれる。ロウ／コラムアドレス選択信号ＲＣＡＳＥＬはマルチプレクサ６の切換信号で、マルチプレクサ６はＲＣＡＳＥＬが“０”のときロウアドレスを選択し、ＲＣＡＳＥＬが“１”のときコラムアドレスを選択し、ＤＲＡＭ７へ出力する。
【００３０】
アドレス変換部１によってシリアルアドレスが不良解析メモリに対して発生できると、ロウアドレスがランダムに変化しないためフェイル格納信号発生部３でページフラグ信号が出力され続け、メモリコントロール部５はＤＲＡＭ７にページ動作でフェイル格納を行う。このようにランダムアドレスをシリアルアドレス変換することによってページ動作することが可能となる。
【００３１】
図１０は変換データをハードウェア的に発生するアドレス変換部１の回路図である。アドレス変換部１はパターン発生器からランダムなアドレスを＃０、＃１、＃２、……というようなシリアルなアドレスに変換するもので、図１０に示すように、変換メモリ１１とシリアルアドレス発生用ポインタ１２とアドレスマルチプレクサ１３と書き込みデータマルチプレクサ１４から構成される。シリアルアドレス発生用ポインタ１２はパターン発生器からのＭＵＴ（Ｍｅｍｏｒｙ  Ｕｎｄｅｒ  Ｔｅｓｔ）信号により変換メモリ１１の書き込みデータ、例えば＃０、＃１、＃２、……、＃７を順次発生する。書き込みデータマルチプレクサ１４は、半導体メモリ試験装置の動作を制御しているコントローラ１５から送られてくるライトデータまたはシリアルアドレス発生用ポインタ１２から出力された書き込みデータを選択する。変換メモリ１１はパターン発生器からライトを示すＭＵＴ信号と、アドレス信号＃７、＃１、＃０、＃５、＃２、＃６、＃３、＃４が順次出力されると、書き込みデータマルチプレクサ１４から順次出力されたデータ＃０、＃１、＃２、＃３、＃４、＃５、＃６、＃７をそれぞれアドレス＃７、＃１、＃０、＃５、＃２、＃６、＃３、＃４に格納する。したがって、パターン発生器からのＭＵＴ信号によって変換メモリ１１が読み出し動作になり、アドレス信号＃７、＃１、＃０、＃５、＃２、＃６、＃３、＃４が変換メモリ順次入力されると、変換メモリ１１からデータ＃０、＃１、＃２、＃３、＃４、＃５、＃６、＃７が順次出力され、パターン発生器からのランダムなアドレスがシリアルなアドレスに変換されたことになる。アドレスマルチプレクサ１３はパターン発生器からの変換されないアドレス（ランダムなアドレス）または変換メモリ１１から出力された変換アドレス（シリアルアドレス）を選択するためのもので、シリアルアクセスパターン試験時には変換されないアドレスを選択する。
【００３２】
これら一連の動作を、パターン発生器を制御するインストラクションメモリに書き込み、試験アドレスパターン発生、シリアルアドレス発生用ポインタ１２のインクリメント、シリアルアドレス格納を、パターン発生器内のアドレス発生部からのアドレス、ＭＵＴ信号発生部からのＭＵＴ信号（被試験メモリの制御信号／ＲＡＳ、／ＣＡＳ、／ＷＥ、／ＯＥ等）等を使用することによって制御する。
【００３３】
以上により、変換メモリ１１を使用したアドレス変換によってシリアルアドレスを発生し、ＦＩＦＯメモリ４には同一ロウアドレスのアドレスおよびページフラグが格納される。これにより、ＦＩＦＯメモリ４からＤＲＡＭ７へのフェイルデータ格納動作はページ動作で行われる。よってＤＲＡＭ７へのフェイルデータ格納動作が高速動作可能となるためインターリーブ数が少なくなり、不良解析メモリに使用するメモリの個数も少なくなる。また、変換データも容易に生成することができる。
【００３４】
【発明の効果】
以上説明したように、本発明は、変換メモリを使用してシリアルアドレスを発生することにより、ＤＲＡＭへのフェイルデータ格納動作が高速になるため、インターリーブ数が少なくなり、不良解析メモリに使用するメモリの個数も少なくなるという効果がある。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体メモリ試験装置における不良解析メモリの構成図である。
【図２】アドレス変換部１におけるアドレス変換の例を示す図である。
【図３】変換メモリでアドレス変換をかけたときとかけないときではフェイルデータを格納するアドレスの位置を変わることを示す図である。
【図４】アドレス変換をかけたときとかけないときで不良解析メモリからの読み出しデータが違うことを示す図である。
【図５】不良解析メモリのポインタにもアドレス変換をかけて、アドレス変換をかけてもかけなくても同じフェイル情報を読み出しできることを示す図である。
【図６】フェイル格納信号発生部３の構成図である。
【図７】メモリコントロール部５の構成図である。
【図８】フェイル格納トリガ３１の構成図（同図（１）と、フェイル格納トリガ信号生成のためのタイミング図（同図（２））である。
【図９】タイミング生成メモリ３８のデータ例およびそれによって生成されるタイミングを示す図である。
【図１０】アドレス変換部１の回路図である。
【図１１】本発明の説明図である。
【図１２】半導体メモリ試験装置の従来例の構成図である。
【図１３】不良解析メモリ６３の構成図である。
【図１４】ランダムアクセス、シリアルアクセス時のリードモディファイライト動作のタイミング例を示す図である。
【図１５】インターリーブ手法を示す図である。
【符号の説明】
１    アドレス変換部
２    アドレス選択部
３    フェイル格納信号発生部
４    ＦＩＦＯメモリ
５    メモリコントロール部
６    マルチプレクサ
７    ＤＲＡＭ
１１    変換メモリ
１２    シリアルアドレス発生用ポインタ
１３    アドレスマルチプレクサ
１４    書き込みデータマルチプレクサ
１５    コントローラ
２１    アドレス一致検出部
２２    バッファカウンタ
２３    バンクカウンタ
２４    デコーダ
３１    フェイル格納トリガ
３２    リフレッシュトリガ
３３    発振器
３４    リフレッシュタイマー
３５    シーケンス制御部
３６    プログラムカウンタ
３７    シーケンスメモリ
３８    タイミング生成メモリ
３９    オアゲート
４０    フリップフロップ
４１    スリーステートバッファ
４２    バッファ
５１    ＦＩＦＯ格納カウンタ
５２    ＤＲＡＭ格納カウンタ
５３    カウンタ比較器
５４    同期化用フリップフロップ
５５、５６    フリップフロップ
５７、５８    アンドゲート
５９    オアゲート
６１    タイミング発生器
６２    パターン発生器
６３    不良解析メモリ
６４    波形整形器
６５    論理比較器
６６    被試験メモリ
７１    アドレス選択部
７２    メモリコントロール部
７３    メモリ部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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