(57)【特許請求の範囲】
【請求項１】
バスアイドル間隔の間、バスに否定データ状態へ公称バイアスをかけるため弱い否定バイアス電流がかけられる差動デジタルデータ伝送バスとともに使用するための、活性信号送受信シーケンスの間、否定バイアス電流を克服するためのドライバ回路であって、
活性信号送受信シーケンスの間、内部から供給される２進データレベルにより伝送バスの正ラインおよび負ラインに電流を選択的にソースしかつシンクするための信号電流ソースおよびシンク対と、
信号送受信シーケンスの間、伝送ラインの正ラインおよび負ラインに中断なく無効バイアス電流を印加するためのバイアス無効電流ソースおよびシンク対とを含む、ドライバ回路。
【請求項２】
バイアス無効電流ソースおよびシンク対は、弱い否定バイアス電流にほぼ反対向きでこれに等しい無効電流を流し、信号電流ソースおよびシンク対は、信号送受信シーケンスの間バスに印加される実質的にすべての信号電流を流す、請求項１に記載のドライバ回路。
【請求項３】
弱い否定バイアス電流は約２ミリアンペアであり、バイアス無効電流は弱い否定バイアスと反対に流れ約２ミリアンペアであり、信号電流ソースおよびシンク対は約４〜１０ミリアンペアの範囲内の信号電流を流す、請求項２に記載のドライバ回路。
【請求項４】
信号送受信シーケンスは、バスアイドル段階、次にバス獲得段階、次に高速データ転送段階、次にバス解放段階、次にバスアイドル段階を含む、請求項１に記載のドライバ回路。
【請求項５】
バス無効電流ソースおよびシンク対は、バス獲得段階からバス解放段階まで中断なく無効バイアス電流を印加する、請求項４に記載のドライバ回路。
【請求項６】
バスアイドル間隔の間、バスに否定データ状態へ公称バイアスをかけるため弱い否定バイアス電流がかけられる差動デジタルデータ伝送バスと直接接続されかつこれとともに使用するための、活性信号送受信シーケンスの間、弱い否定バイアス電流を克服するための集積されたドライバ回路を有するインタフェースチップであって、
活性信号送受信シーケンスの間、内部で供給される２進データレベルにより伝送バスの正ラインおよび負ラインに選択的に電流をソースしかつシンクするための予め定められたトランジスタ要素サイズを有する集積された信号電流ソースおよびシンク対と、
信号送受信シーケンスの間、伝送ラインの正ラインおよび負ラインに中断なく無効バイアス電流を印加するための、信号電流ソースおよびシンク対のトランジスタ要素サイズよりも小さな予め定められたトランジスタ要素サイズを有する集積されたバイアス無効電流ソースおよびシンク対とを含む、インタフェースチップ。
【請求項７】
バイアス無効電流ソースおよびシンク対のトランジスタ要素は、信号電流ソースおよびシンク対によりソースされシンクされる電流の約２分の１から約５分の１の範囲内のバイアス電流をソースしかつシンクするように、集積されるドライバ回路内で寸法づけられる、請求項６に記載のインタフェースチップ。
【請求項８】
バイアス無効電流ソースおよびシンク対により与えられるバイアス無効電流は、弱い否定バイアスと反対に流れ約２ミリアンペアであり、信号電流ソースおよびシンク対は約４〜１０ミリアンペアの範囲内の信号電流を流す、請求項７に記載のインタフェースチップ。
【請求項９】
信号送受信シーケンスの間、バスドライバを動作させるための方法であって、バスドライバは、信号送受信シーケンスを通じて弱い否定バイアスがかけられる差動デジタルデータ伝送バスの正ラインおよび負ラインに接続され、信号送受信シーケンスは、バスアイドル段階、バス獲得段階、高速データ伝送段階、バス解放段階およびバスアイドル段階を含み、前記方法は、
獲得段階および解放段階の間、信号電流ソースおよびシンク対を通じてバスにハード否定電流を印加し、高速データ伝送段階の間、差動的に切換えられるアサート電流および否定電流を印加するステップと、
獲得段階から始めて中断なくバス解放段階まで続けて、伝送ラインの正ラインおよび負ラインに無効バイアス電流を印加するため、バイアス無効電流ソースおよびシンク対をオンにするステップとを含み、それによって、高速データ伝送段階の間、コモンモード電流リプルが除去される、信号送受信シーケンスの間バスドライバを動作させるための方法。
【発明の詳細な説明】
発明の分野
この発明は、デジタルデータ伝送ラインおよび関連するドライバ回路の分野に関する。特に、この発明は、デジタル差動信号伝送ラインにおいて非対称に電流を駆動するための方法および装置に関する。
発明の背景
デジタル計算システムの構成要素および要素を相互接続するためバスが使用される。バスとは、データ、状態および制御信号を伝送し、動作電力および接地帰還経路を提供する、プリント回路板上の導電性トレースまたはケーブル内のワイヤの集合体である。物理的に分離された計算システム間のバスは、しばしばネットワークと呼ばれる。
デジタルコンピューティングにおいては、規格バスおよびバス構造が広く使用されるようになっている。バス構造のファミリーの１つが、スモール・コンピュータ・システム・インタフェース、または「ＳＣＳＩ」として知られている。ＳＣＳＩバス構造は、１９８６年６月に米国規格協会により刊行された文書Ｓ３．１３１−１９８６に指定されているように規格化されている。このバスは、８つのコンピュータのＣＰＵと周辺装置とを相互接続することを可能にするもので、相互に接続された計算／記憶サブシステムなどの間でのデータの交換を可能にする規定された物理的相互接続および信号構造を提供するものである。
ＳＣＳＩに対する最近の一改良案が、低電圧差動バス構造である。このバス構造は、各論理信号について１対の信号経路またはワイヤを含み、各経路の信号範囲はたとえば１．１ボルトから１．５ボルトなどと約４００ミリボルトしかない。２つの差動信号ラインが２つの２進状態を保持できる。電圧（１．５ｖ、１．１ｖ）が一状態を表わし、一方で、電圧（１．１ｖ、１．５ｖ）が反対の２進状態を表わす。この例の電圧は絶対ではないが、このようなシステムにおいては２つのラインの間の電圧差（０．４ｖ）が２つのラインにおける平均電圧（たとえば１．３ｖ）よりもはるかに小さいことが特徴である。このように信号範囲が極めて狭いことが、このバス構造への接続をサポートするインタフェース回路に関して、ある特殊な設計上の要求および課題を与えるものとなっている。既存のＳＣＳＩシステムの多くは、信号の送受信のために差動信号対ではなく単一のバス経路を使用している。このような「シングルエンデッド」システムにおいては、たとえば１．９ｖよりも高い電圧が一方の２進論理状態を表わし、１．１ｖよりも低い電圧レベルが他方の２進論理状態を表わす。
低電圧差動ＳＣＳＩなどのマルチユーザ（マルチドロップ）通信バスでは、バスがアイドルであることを判断するための機構が必要である。つまり、ある特定の時点において、そのバスがアイドルでありユーザによって駆動されていないということをすべての接続されているユーザに対して表示する信号条件が存在せねばならない。共通に使用されるバスのいくつかに関しては、アイドルの間、バスに弱いバイアスまたはオフセット電圧を与えることによって、この機構を実現している。すべてのユーザまたはドロップが高いインピーダンスにあるときには、このバイアス条件によって、アイドルであるバスを既知の状態すなわち「否定状態」にすることができ、このバイアスは「否定バイアス」として知られる。
弱いバイアスを使用することからくる欠点の１つは、バスが非対称駆動要求に直面する点である。バスの状態を逆転させるためには、駆動信号が、否定バイアスを克服し、信頼性のある信号を伝送ラインを通じて駆動するのに十分な強度を持たねばならない。再び否定に切換える場合には、否定バイアスが今度は信号に反対するのではなく信号を助長することになるので、より弱い信号しか必要でない。
これまでの方策は、信号の送受信のため、電流ソースおよびシンクドライバの対を含む（図４Ａ、Ｉ１／Ｉ３）。信号ソース／シンクドライバ対Ｉ１／Ｉ３に存在する公差に由来するコモンモード成分の１つが、図２のグラフＡおよびＢに示す差動オフセット電圧である。付加的なバイアス電流否定ソース／シンク対（図４Ａ、Ｉ２／Ｉ４）も設けられる。この対は、特にバイアス電流に抗するよう選択的に可能化される。バイアス電流否定ソースおよびシンク対は、よく一致するよう設計されるが、実際には、公差が存在し、対をオンおよびオフに切換えることでコモンモードリプル（時と共に変化する）成分が生じる。
さらに、先行技術によるバイアス電流否定ソース／シンク対のオン／オフ態様での動作のため、時と共に変化するコモンモード電圧成分（図２、グラフＣ）が生じる。先行技術の方策の欠点は、図３のグラフを参照することでより明瞭に理解されるであろう。図３のグラフＡは、バスアイドル条件から始まり、次にバス獲得間隔、次に高速データ、次にバス解放間隔、最後にバスアイドルへの帰還となる信号送受信シーケンスを示す。
図４Ａを参照し、対称バス駆動電圧の条件は、
アサーション電圧＝否定電圧、または
（Ｉ１＋Ｉｅｒｒ１＋Ｉ２＋Ｉｅｒｒ２）Ｚ／２−Ｖｂｉａｓ
＝（Ｉ１＋Ｉｅｒｒ１）Ｚ／２＋Ｖｂｉａｓ、
ただし、Ｉｅｒｒ１＝（Ｉ３−Ｉ１）／２
Ｉｅｒｒ２＝（ｉ４−Ｉ２）／２である。
単純化すると、（Ｉ２＋Ｉｅｒｒ２）Ｚ／２＝２Ｖｂｉａｓである。
Ｉ２についての公称設定はＩ２＝２Ｖｖｉａｓ／（Ｚ／２）であり、したがって、エラー項Ｉｅｒｒ２（Ｉ２とＩ４との不一致）が、バス信号のアサーション／否定の不一致を決定する。エラー項は、（たとえば先行技術においてはデータのアサーションの間など）Ｉ２とＩ４とが駆動されているときしか存在しないので、大きな問題がある。したがって、Ｉ２およびＩ４が高速データ中に駆動されるとき、時間とともに変化するコモンモードエラー信号がバスに加えられることになる。このエラー信号はさらに、図３の信号シーケンスに照らして図４Ａの回路の動作を説明する次の表１を参照して説明される。
0003725560.tif 000002
図４Ａのドライバの動作を概括すると、フローティング動作の間すべてのスイッチが開いている。否定条件の間は、スイッチＳ１ＮおよびＳ３Ｎが閉じる。アサート条件の間は、スイッチＳ１Ａ、Ｓ３Ａ、Ｓ２およびＳ４が閉じ、電流Ｉ２およびＩ４は否定バイアス電流の２倍となる。バスは平衡が保たれているように見えるが、バイアス電流否定Ｉ２／Ｉ４ソース−シンクドライバが実効的に、図３グラフＣに示すように時間とともに変化するコモンモード電圧を注入しているのである。この電圧は、バスの端部での終端によって相殺されず、特にたとえばＳＣＳＩバス構造を通じての低電圧差動高速データの場合など、高速データの整合性に干渉しかねない反射および定在波を引起こすので、特に高速データ転送の間、問題となる。
発明の概要
この発明の一般的目的は、先行技術の方策の限界および欠点を克服する態様で、高速データ転送バーストの間のコモンモード信号の乱れを取除く差動伝送ライン用非対称電流モードドライバを提供することである。
この発明の他の目的は、差動信号バスを通じての高速データ転送の間のリプルを取除く態様でバイアス電流否定ソース／シンクドライバ対を動作させるための方法を提供することである。
この発明のさらなる目的は、伝送ライン上に存在する他のドライバとの互換性を可能にする態様で、差動伝送ラインに接続されるドライバから時間とともに変化する電流モードリプル成分を取除き、それによって、ドライバと既存のバス構造およびユーザとの後方互換性を提供することである。
この発明の一局面において、信号送受信シーケンスの間にバスドライバを動作させるための方法が提供される。シーケンスの間、バスドライバは、信号送受信シーケンスを通じて弱い否定バイアスが印加される差動デジタルデータ伝送バスの正ラインと負ラインとに接続される。信号送受信シーケンスは、バスアイドル段階、バス獲得段階、高速データ伝送段階、バス解放段階およびバスアイドル段階を含む。方法は、獲得段階および解放段階の間、信号電流ソースおよびシンク対を通じてバスにハード（ｈａｒｄ）否定電流を印加するステップと、高速データ伝送段階の間，差動的に切換えられるアサート電流および否定電流を印加するステップと、獲得段階の間から始めて中断なく続けてバス解放段階まで、伝送ラインの正ラインおよび負ラインに無効バイアス電流を印加し、それによって、さもなくば高速データ伝送段階の間に生じるコモンモード電流リプルが取除かれるよう、バイアス無効電流ソースおよびシンク対をオンにするステップとを含む。
この発明の他局面において、バスアイドル間隔の間に、否定データ状態へとバスに公称バイアスをかけるため弱い否定バイアス電流が流れる差動デジタルデータ伝送バスに、デジタル信号を駆動するためのドライバ回路が提供される。ドライバ回路は、活性の信号送受信シーケンスの間否定バイアス電流を克服し、活性信号送受信シーケンスの間に内部で供給される２進データレベルにより伝送バスの正ラインおよび負ラインに選択的に電流をソース（ｓｏｕｒｃｅ）しかつ電流をシンク（ｓｉｎｋ）するための信号電流ソースおよびシンク対と、信号送受信シーケンスの間に中断なく伝送ラインの正ラインおよび負ラインに無効バイアス電流を印加するためのバイアス無効電流ソースおよびシンク対とを含む。
この発明のこの局面において、バイアス無効電流ソースおよびシンク対は、弱い否定バイアス電流とほぼ反対向きでこれに等しい無効電流を流し、信号電流ソースおよびシンク対は、信号送受信シーケンスの間にバスに印加される実質的にすべての信号電流を流す。一例においては、弱い否定バイアス電流は約２ミリアンペアであり、バイアス無効電流は弱い否定バイアスと反対向きに流れ約２ミリアンペアであり、信号電流ソースおよびシンク対は約７ミリアンペアから８ミリアンペアの範囲内の信号電流を流す。好ましくは、信号送受信シーケンスは、バスアイドル段階、次にバス獲得段階、次に高速データ転送段階、次にバス解放段階、次にバスアイドル段階を含み、バス無効電流ソースおよびシンク対は、バス獲得段階からバス解放段階まで中断なく無効バイアス電流を印加する。
この発明のこれらのおよび他の目的、局面、利点および特徴は、添付の図面に関連して示される好ましい実施例の以下の詳細な説明を考慮することにより十分に理解されるであろう。
【図面の簡単な説明】
図１は、アイドルの間、バスにバイアスをかけるための弱いバイアス発生器を有する従来のマルチドロップ差動通信バスのブロック図である。
図２は、図１のバス構造の従来の動作を示す一連の波形図である。グラフＡは、コモンモードエラー電圧成分を有する送信される差動波形を示す。グラフＢは、差動電圧オフセットを示す、グラフＡの波形の差動成分を示す。グラフＣは、グラフＡの波形の時間によって変化するコモンモード成分を示す。
図３は、図１のバス構造における高速データ転送信号送受信シーケンスを示す一連の波形図である。グラフＡは、アイドルバス、バス獲得、高速データ、バス解放およびアイドルバス信号シーケンスを有する送信される差動波形を示す。グラフＢは、グラフＡの波形の差動電圧成分を示す。グラフＣは、グラフＡの波形のコモンモード電圧成分を示す。
図４Ａは、従来の原理により動作する非対称電流モードドライバのブロック図である。
図４Ｂは、この発明の原理により動作する非対称電流モードドライバのブロック図である。
図５は、図１のバス構造における図４のドライバの高速データ転送信号送受信シーケンスを示す一連の波形図である。グラフＡは、アイドルバス間隔、ハードバスバイアス否定間隔、平衡バスバイアス否定間隔、高速データ（アサート、否定、アサート）間隔、バス解放（平衡否定、ハード否定）間隔およびアイドルバス間隔を有する差動波形を示す。グラフＢは、グラフＡの波形の差動電圧成分を示す。グラフＣは、この発明の原理による、高速データ信号送受信の間も一定のままである、結果として得られる非ゼロコモンモード電圧成分を示す。
好ましい実施例の詳細な説明
図１は、たとえば低電圧差動ＳＣＳＩなどのバス規格または規約を実現する従来のデジタル差動バス構造１０を示す。バス１０は、正ライン１２および負ライン１４を含む。正ライン１２がハイまたは真に駆動される（負ライン１４がローまたは偽に駆動される）とき、デジタル値がアサートされる。一方、正ライン１２がローまたは偽に駆動される（負ライン１４がハイまたは真に駆動される）とき、デジタル信号送受信条件が否定される。バス１０は、その両端において、バスの特性インピーダンスに一致する終端部１６で終端する。バイアス発生器１８は、たとえば−２．１ミリアンペアなどの弱い否定バイアスを差動バス１０に印加する。
何人かのユーザ（ドロップ）がバス１０に接続されるであろう。図１中の４人のユーザ１、２、３および４がバス１０に接続されて示されるが、より多数のまたはより小数のユーザが取付けられてもよい（ユーザの最低数は２である）。これらのユーザは出力ドライバ２０、２２、２４および２６を含む。ドライバ２０、２２、２４および２６は典型的には超大規模集積回路（ＶＬＳＩ）バスインタフェースチップ内に含まれ、したがって、製作公差に影響される。また、この発明はドライバに関するものなので、バスからデータを受信するため接続されるであろうレシーバは図１ではすべて省略されていることは、当業者には理解されるであろう。実際には、各ユーザインタフェース回路チップ内にレシーバが存在するはずである。もし、ドライバ２０、２２、２４および２６が、図２および図３により動作させられる従来のものであれば、図３のグラフＣに示すように高速データ転送の間、時間とともに変化するコモンモード電圧が生じる。
しかし、もしこれらのドライバ２０〜２６が、図４Ｂから図５の実現例により実現され動作するのであれば、時間とともに変化するコモンモード電圧の歪みは初期バス獲得の間のみ生じ、高速データ伝送の間は歪みはない。本質的に、ドライバ３０は、バス終端部１６でバス１０上に見られる約−２．１ミリアンペアのバイアスを相殺するであろうたとえば約２．１ミリアンペアの電流を出す、終端バイアス相殺ソース／シンク対Ｉ２／Ｉ４を含む。ソースＩ２およびシンクＩ４回路の両方に製作公差が存在し、これらの公差からコモンモードエラーＩｅｒｒが生じるであろうが、これらの公差から生じるコモンモード電圧が、バス１０が獲得されているときであり実際に高速データ転送が行われるよりもかなり前に生じるのであれば、このエラーは問題とならないであろう。
図４Ｂを参照し、この発明によるドライバ回路３０は、２つの電流ソース／シンク対を含む。すなわち、正電源バスＶｄｄからの電流をソースするよう接続されるメイン信号ソースＩ１と、基板または接地電流帰還への電流をシンクするよう接続されるメイン信号シンクＩ３である。ソースＩ１およびシンクＩ３は、スイッチＳ１Ａ，Ｓ１Ｎ，Ｓ３ＡおよびＳ３Ｎを通じてバス１０の正ライン１２および負ライン１４に選択的に接続される。スイッチＳ１ＡおよびＳ３Ａが閉じているとき（そしてスイッチＳ１ＮおよびＳ３Ｎが開いているとき）、ソースＩ１およびシンクＩ３はそれぞれ、バス１０に対しデータ真条件をアサートする。スイッチＳ１ＮおよびＳ３Ｎが閉じているとき、（そしてスイッチＳ１ＡおよびＳ３Ａが開いているとき）、ソースＩ１およびシンクＩ３はそれぞれ、バス１０に対し否定データ（偽）条件をアサートする。もちろん、スイッチＳ１Ａ、Ｓ３Ａ、Ｓ１ＮおよびＳ３Ｎは、ドライバ３０を含むユーザ回路により与えられる論理信号によって動作する。
活性のドライバが存在しないとき（バスがアイドルであるとき）、バイアス発生器１８がバス１０に弱い否定バイアスをかける。したがって、低電圧差動ＳＣＳＩの例では、バイアス発生器１８はマイナス２ミリアンペア（−２ｍａ）の電流を生じる。バイアス発生器１８によりバス１０に印加される負電流を否定するため、図４の回路内に電流ソース／シンク対Ｉ２／Ｉ４が設けられる。先行技術の方策とは異なり、新しい方法では、ソースＩ２およびシンクＩ４は各信号送受信シーケンスの間２回だけ切換えられ、バス獲得段階の間１度、バス解放段階の間１度切換えられる。
ドライバソース／シンク対Ｉ１／Ｉ３を通じて流れる電流は、デザインにおいて一致するよう意図され、一方、バイアス否定ソース／シンク対Ｉ２／Ｉ４を通じて流れる電流もまたデザインにより一致するよう意図される。
また図４Ｂの回路中、ドライバソースＩ１およびシンクＩ３は、これまでよりも大きくされ、バイアス否定ソースＩ２およびシンクＩ４はこれまでよりも小さくされる。理想的には、ドライバソースおよびシンクＩ１／Ｉ３は各々、（図２および図３に関連して上に説明したように４ｍａではなく）約７〜８ｍａを流し、一方、バイアス否定ソースおよびシンクＩ２／Ｉ４は（上に説明したように４ｍａではなく）約２．１ｍａを流す。Ｉ１／Ｉ３対の一方が７ｍａしか流さず、他方が７．２ｍａ流したとしても、（図５のグラフＢに示す）コモンモードオフセットはデータ転送シーケンスを通じて一定のままであるので、問題とならない。この一定のオフセットは、信号がバスの信号帯域内に維持される限り、問題ではない。バスはコモンモード運動は許容できるが、リプルおよびトランジェントについては問題が生じる。説明したように、リプルによって、バス１０に反射および他の乱れが生じ、それが偽のデータ検出などを引起こしかねない。
この発明の原理による図４Ｂの回路についての平衡式が、
（Ｉ１＋Ｉｅｒｒ１＋Ｉ２＋Ｉｅｒｒ２）Ｚ／２−Ｖｂｉａｓ
＝（Ｉ１＋Ｉｅｒｒ１−Ｉ２−Ｉｅｒｒ２）Ｚ／２＋Ｖｂｉａｓ
である。単純化すると、
２（Ｉ２*Ｉｅｒｒ２）Ｚ／２＝２Ｖｂｉａｓ、および
Ｉ２＋Ｉｅｒｒ２＝２Ｖｂｉａｓ／Ｚである。
設計公称では、Ｉ２は、２Ｖｂｉａｓ／Ｚに等しく、Ｉｅｒｒ２（すなわちＩ２とＩ４との間の不一致）は定数エラー項となる（バスの論理状態ととも変化しないもの）。この発明により、伝送が開始するときエラー項が確定され、伝送が完了するまで一定のままである。図４Ｂのドライバの動作を概括すると、フローティング条件の間、すべてのスイッチは開いている。否定条件の間、スイッチＳ１Ｎ、Ｓ３Ｎ、Ｓ２およびＳ４は閉じる。アサート条件の間、スイッチＳ１Ａ、Ｓ３Ａ、Ｓ２およびＳ４は閉じ、電流Ｉ２およびＩ４は、否定バイアス電流に等しい。従来技術に関連し上に説明した論理状態依存性のエラーは、図４Ｂの実施例においては存在せず、データ転送の間信号の品質が改善されることとなる。
図５のグラフＡは、バスアイドルで始まり、（ハード否定とその後の平衡否定を含む）バス獲得、高速データシーケンス、（平衡否定とその後のハード否定を含む）バス解放およびバスアイドルを含む動作信号送受信シーケンスを示す。図５のグラフＢは、差動信号送受信電圧はゼロ電圧を基準として非対称であることを示しているが、図５のグラフＣは、高速データ転送シーケンの間は大きなコモンモード電圧の乱れはなく、すべてのコモンモード電圧レベルの変化は信号送受信シーケンスのうちバス獲得およびバス解放段階に押し込まれていることを示している。次の表は、図５の動作シーケンスの間の図４のドライバ回路３０の動作条件を説明する。
0003725560.tif 000003
上の表に示すように、スイッチＳ２およびＳ４は、バス獲得の間の平衡否定段階の開始時には閉じており、バス解放の間の平衡否定段階の終了時には開いている。したがって、バイアス否定ソース／シンク対Ｉ２／Ｉ４は、高速データ転送段階を通じて終端バイアス発生器１８により印加される否定バイアスを相殺し、一方、メインドイバソース／シンク対Ｉ１／Ｉ３は信号の遷移をすべて提供する。
各電流ソース／シンク対は、コモンモード電流として現われるエラー電流に寄与する。エラー信号は、差動終端部１６により完全にはなくならない。この好ましい実現例では、バス獲得の間に活性否定段階に入る時、エラー電流が差動バス１０に印加される。この段階は、実際に高速データ転送が始まるよりも比較的前に生じるので、伝送ラインの反射はすべて高速データ転送が開始するよりも前に消えるであろう。高速遷移は、図５に例として示すように数個ではなく、典型的には数百または数千の遷移がある。ハード否定段階の持続期間は、偶然のバスのアサート（すなわちＩ１／Ｉ３がオフのときにＩ２／Ｉ４がオンになる）の可能性を全くなくすだけの長さがあればよい。このタイミング合わせは、個々の実現例に依存して、クロックによる遅延またはアナログ遅延ラインによって行なえる。バス解放段階の間に伝送が終了すると、ドライバ３０がバス１０をきれいな状態にするよう、逆のシーケンスが続く。電流否定ソース／シンク対Ｉ２／Ｉ４は、信号対Ｉ１／Ｉ３がオフされる前にオフされる。このシーケンスは、バス解放段階の間の平衡否定とハード否定との間の遷移として図５のグラフＡに示される。
ドライバ３０は、図１に示すユーザ１〜４の１つ、いくつかまたはすべてにおいて用いられてもよく、他のドライバは従来の態様で動作を維持してもよいことが当業者には理解されよう。したがって、この発明の構成は、既存のバス構造と完全に後方互換性を有し、従来の方策において生じたよりも干渉およびデータの破壊を受けることが少ないバス動作となる。
この発明の実施例を説明してきたので、この発明の目的が完全に達成されることが理解されるであろうし、この発明の構造上の多くの変更ならびに大きく異なった実施例および応用例がそれ自体この発明の精神および範囲を逸脱することなく示唆されることが当業者には理解されるであろう。したがって、この開示および説明は純粋に例としてのものであり、いかなる意味においても限定を意図するものではない。
【図１】
0003725560.tif 000004
【図２】
0003725560.tif 000005
【図３】
0003725560.tif 000006
【図４Ａ】
0003725560.tif 000007
【図４Ｂ】
0003725560.tif 000008
【図５】
0003725560.tif 000009