(57)【特許請求の範囲】
【請求項１】
集積回路内の導電性エレメント間に電気的アイソレーションを提供する方法であって、部分的に製造された集積回路を有する基板を提供する工程、オルガノシランガスソースを酸化剤と反応させることにより、主として水酸化珪素から形成されかつ炭素原子を含む層を基板上に形成する工程；プラズマ処理する間、水酸化珪素層上に層を形成させることなく、プラズマ処理することにより、水酸化珪素層をより低い誘電率を有する絶縁材料に変換する工程、及びプラズマ処理した後に４５０℃を超える温度で基板をアニーリングする工程を有する方法。
【請求項２】
オルガノシランガスソースが、メチルシランである請求項１記載の方法。
【請求項３】
メチルシランが、５０ｓｃｃｍ〜５００ｓｃｃｍの速度で供給される請求項２記載の方法。
【請求項４】
酸化剤が、０．２ｇ／分〜１．２８ｇ／分の速度で供給される過酸化水素を含む請求項３記載の方法。
【請求項５】
絶縁材料が、３．５未満の誘電率を有することを特徴とする請求項１記載の方法。
【請求項６】
絶縁材料が、３．３未満の誘電率を有することを特徴とする請求項５記載の方法。
【請求項７】
さらに、絶縁材料上に直接にシリコン窒化酸化膜（siliconoxynitride）層を堆積することを含む請求項１記載の方法。
【請求項８】
水酸化珪素層のプラズマ処理が、酸素を含むプラズマに水酸化珪素層をさらすことを含む請求項１記載の方法。
【請求項９】
プラズマが、Ｎ2Ｏ／Ｎ2、Ｏ2、Ｏ3及びＮ2Ｏからなる群から選択される１種のソースガスを含むガスから形成される請求項８記載の方法。
【請求項１０】
アニーリングが、５００℃〜６００℃の温度で基板を加熱することを含む請求項１記載の方法。
【請求項１１】
水酸化珪素層中の珪素原子の５％〜２０％が炭素原子と会合している請求項１記載の方法。
【請求項１２】
プラズマ処理が、水酸化珪素層をプラズマに５秒〜１０分間さらすことを含む請求項１記載の方法。
【請求項１３】
さらに、絶縁材料中においてトレンチをエッチングし、トレンチを導電性材料で充填することを含む請求項１記載の方法。
【請求項１４】
トレンチをエッチングした後及びトレンチを導電性材料で充填する前に、さらにコンタクトホールをエッチングすることを含む請求項１３記載の方法。
【請求項１５】
水酸化珪素層を形成し、プラズマ処理した後に、さらに、５００℃を超える温度で基板をアニーリングすることを含む請求項１記載の方法。
【請求項１６】
基板内のトランジスタ活性領域間においてトレンチをエッチングし、オルガノシランの反応によりトレンチを充填することを含む請求項１５記載の方法。
【請求項１７】
オルガノシランの反応は、トランジスタゲート電極上に水酸化珪素層を形成することを含む請求項１５記載の方法。
【請求項１８】
低誘電率材料を形成する方法であって、オルガノシランガスを酸化剤と反応させて基板上に、主として水酸化珪素から形成されかつ炭素原子を含む第一材料を形成する工程；上記第一材料に酸素含有プラズマをさらすことにより、その上に層を形成することなく、第一材料を３．５未満の誘電率を有する第二材料に変換する工程；及びさらに第二材料を少なくとも４５０℃の温度でアニーリングする工程を有する方法。
【請求項１９】
アニーリングが、第二材料を少なくとも５００℃の温度で加熱することを含む請求項１８記載の方法。
【請求項２０】
オルガノシランガスを酸化剤と反応させることが、メチルシランを過酸化水素と反応させることを包含し、かつ、第一材料はその中に炭素を含有する水酸化珪素を含む請求項１８記載の方法。
【請求項２１】
低誘電率材料を形成する方法であって、炭素を含有する水酸化珪素層を形成する工程；上記水酸化珪素層上に層を堆積させることなくプラズマ処理する工程；及びプラズマ処理後に、上記層を少なくとも５００℃の温度でアニーリングする工程を含む方法。
【請求項２２】
水酸化珪素層中の５％〜２０％の珪素原子が炭素原子と会合している請求項２１記載の方法。
【請求項２３】
炭素原子が珪素原子と結合している請求項２２記載の方法。
【請求項２４】
アニーリングが、水酸化珪素層を８００℃未満まで加熱することを含む請求項２１記載の方法。
【請求項２５】
集積回路内に電気的に分離された導電性エレメントを形成する方法であって、反応チャンバー内で、オルガノシランガスソースを反応させることにより、主として水酸化珪素から形成されかつ炭素原子を含有する前駆体材料を半導体基板上に形成する工程；前駆体材料上に層を形成することなく前駆体材料を酸素含有プラズマで処理することにより、前駆体材料を処理済み材料に変換する工程；処理済み材料をエッチングして複数のトレンチを形成する工程；トレンチ内及び処理済み材料上に金属を堆積する工程；上記金属を平坦化して金属がトレンチ内のみに残るようにする工程；及び基板を少なくとも５５０℃でアニーリングする工程、を有する方法。
【請求項２６】
さらに、コンタクトバイアスをトレンチの床にエッチングして下層にある導電性エレメントを露出させることを含む請求項２５記載の方法。
【請求項２７】
前駆体材料のプラズマによる処理が別の処理チャンバー （separate treatment chamber）内で行なわれる請求項２６記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に、集積回路に使用される材料及びその製造方法に関する。特に、高密度集積回路における電気的アイソレーションのための低誘電率を有する絶縁材料に関する。
【０００２】
【従来の技術】
集積回路(ＩＣ)を作製するとき、絶縁体、導体及び半導体からなる各層を順にデポジションし、パターンを形成する。ＩＣ中の最下部のレベル又は層は、トランジスタ等のフィールドアイソレーションエレメントによって分離された電子的素子を絶縁スペーサに保護されたゲート電極とともに形成する。記憶セルキャパシタも、特定の回路のために下部層と連結する。これらの電子的素子は、一般にはパターン形成された配線層によって内部接続され、レベル間コンタクトが素子上に形成される。
【０００３】
トランジスタ活性領域のような導電性エレメントならびにゲート、コンデンサ、コンタクト及び配線層は、それぞれ適切な回路作動のために互いに電気的に分離されなければならない。フィールドアイソレーションエレメント(例えば、フィールド酸化物（field oxide）)及びゲートスペーサは、トランジスタエレメントのアイソレーションに寄与する。上部の配線層は、絶縁体を配線層間及び金属線間に含み、あるいはランナを配線層間に含む。そのような絶縁層は、しばしばレベル間絶縁膜(interlevel   dielectrics；ＩＬＤｓ)と呼ばれる。
【０００４】
ＩＣにおける絶え間ない小型化は、とりわけ隣接線(adjacent lines)間の間隔の短縮をもたらす。線間スペースのスケーリングは寄生容量の増加をもたらし、それはシグナル伝送を遅らせる。シグナル伝送の遅れは、スケーリングが達成しようとする本来の特徴である、より高い作動速度及びより低い電力消費の実現を妨げる。同様に、下部層での電子的素子間のより薄い分離も、スケールダウンされるにつれて寄生容量を現出する。
【０００５】
ＩＣ作動速度は、金属線間の寄生容量を減少させることにより増強できる。一般的には、寄生容量を減少させる１つの方法として、低い誘電率(ｋ)を有する材料（低誘電材料）を使用することが提案されている。
【０００６】
【発明が解決しようとする課題】
しかしながら、低誘電材料を製造する公知の方法では、誘電率を(例えば、公知の酸化膜に比較して)十分に低下させることができず、また他の必要な又は望ましい製造方法で統合されるときに障害をもたらすので、不十分である。
【０００７】
このため、低誘電率を有する材料を提供する改良された方法が必要とされている。そのような方法は、公知の製造方法と適合し、既存の技術と容易に統合されることが望ましい。
【０００８】
本発明は、ＩＣ内で絶縁体を電気的に分離するための低誘電率を有する材料及びその製造方法を提供することによって、前述の要求を満たすものである。有利なことに、保護膜層(cap layer)を必要とすることなく低誘電率を有する材料を形成できる。
【０００９】
【課題を解決するための手段】
本発明の１つの特徴によれば、集積回路内の導電性エレメント間に電気的絶縁分離を提供する方法は、部分的に製造された集積回路を有する基板を準備することを包含する。オルガノシランガス・ソース（organosilane gas source）を酸化剤と反応させて基板上に層を形成する。この層は、主として水酸化珪素から構成されており、炭素を含有する。次に、この層を、プラズマ処理の間に層を形成することなく、プラズマ処理する。その処理では、水酸化珪素膜をより低い誘電率を有する絶縁材料に変換する。
【００１０】
本発明の他の側面に従うと、低誘電材料を形成する方法が開示される。オルガノシランガスを反応させて、基板上に第一の材料を形成する。続いて、その第一の材料を酸素含有プラズマにさらし、第一材料上に層を形成することなく、第一材料を第二の材料に変換する。第二材料は約３．５未満の誘電率を有する。
【００１１】
本発明の他の側面に従うと、低誘電材料を形成する方法は、炭素を含有する水酸化珪素層を形成することを包含する。続いて、この層を約５００℃以上の温度でアニールする。
【００１２】
本発明の他の側面に従うと、集積回路内の導電性エレメント間に絶縁材料を導入する。この絶縁材料は、炭素−珪素結合を含むポリシロキサン網状構造を含み、その誘電率は約３．３未満である。
【００１３】
本発明の他の側面に従うと、集積回路が提供される。この回路は、第一及び第二の導電性エレメントを含み、これらのエレメントは回路の第一及び第二の電気的経路をそれぞれ提供する。単位絶縁層は、第一及び第二導電性エレメントに直接接触し、両者間に挟まれている。絶縁層は、炭素含有ポリシロキサンを含み、約３．５未満の誘電率を有する。
【００１４】
この方法は、水を蒸発させて、炭素含有ポリシロキサン網状構造を残す。有利なことに、上記材料は低誘電率を示し、また上記方法は様々なＩＣ製造方法と容易に適合・統合される。
【００１５】
【発明の実施の形態】
好ましい実施態様を、集積回路内の金属線又はランナを絶縁分離するのに使用されるレベル間絶縁物(interlevel dielectric；ＩＬＤ)について説明する。しかしながら、好ましい方法及び材料が、後記でさらに考察されるように、シャロウトレンチアイソレーション（shallow trench isolation）、ゲートスペーサ（gate speacers）、埋込みディジットスペーサ（buried digit line spacers）等のようなＩＣ製造におけるフロントエンド方法にとっても特に有用であることは、本明細書の開示に照らして理解される。さらに、当業者は、低誘電率の材料によるアイソレーションが望ましいときはいつでも本明細書に開示される材料及び方法を適用できる。
【００１６】
図１には、ＩＬＤのような低誘電材料を形成する方法を示す。オルガノシラン、特にメチルシラン（ＳｉＨ3ＣＨ3）を室温又はそれ以下で酸化剤と反応させ、炭素を含有する水酸化珪素（Ｓｉ(ＯＨ)4）の層を形成する。次いで、この層を水が蒸発するように処理して、高密度ＩＣ内の電気的アイソレーションに好適である安定な低誘電率材料を形成する。
【００１７】
図１には、デポジションされた層に慣用されているデポジション後処理（post-deposition treatment）も示す。この処理は、プラズマ反応器中のシランとＮ2Ｏとの反応による保護膜層のプラズマ増速化学蒸着法（ＰＥＣＶＤ）を包含し、シリコン窒化酸化膜(ＳｉＯxＮy)を形成する。これらの層を約４５０℃の温度で窒素ガス(Ｎ2)雰囲気中でアニールする。この方法は、堆積層中の水を蒸発させ、酸化膜様の層を形成する一方、ＳｉＯxＮyは水吸収に対して下層をシールする。比較的低いアニール温度は、比較的低い温度で溶融するアルミニウムのような慣用されている金属に適合し得る。
【００１８】
しかしながら、慣用されているポストデポジション処理は、いくつかの不利な点を必然的に伴う。例えば、保護膜層は、下層の低誘電材料よりも高い誘電率を有し、その結果として両層を含有するＩＬＤは、低誘電材料単独よりも高い実効誘電率を有する。換言すれば、低誘電材料の利点は十分認識されていない。例えば、波状模様(damascene)又は二重波状模様(dual damascene)電極形成法において、保護膜層（cap layer）は一般に金属研磨後に残り、金属層間の絶縁体は、全体としてより高い誘電率を示す。
【００１９】
さらに、保護膜(cap)及び低誘電率層は、異なる速度でエッチング又は研磨され、得られたＩＬＤの平坦化はその制御が困難であり、望ましい深さで停止することが難しい。そのような平坦化は、電極形成法がギャップ充填統合(gap fill integration)により実施される場合に一般に必要であり、これにより金属が最初にデポジション及びエッチングされ、ＩＬＤがその上に堆積される。当業者は、低誘電絶縁材料によって均一なエッチング速度が望まれる、別のいくつかの状況を認識する。
【００２０】
低誘電材料を形成する好ましい方法
図２には、前述の慣用されているポストデポジション処理の不利な点なしに、低誘電率材料（低ｋ材料）を形成する改善された方法を示す。例示された方法では、オルガノシランが反応して、水酸化珪素(シラノール又は「フローフィル酸化物（flowfill oxide）」として公知でもある)を形成し、炭素を含有している。好ましくは、このデポジション後に、プラズマ処理及び熱アニーリングをする。デポジションを行なう際には、１種以上の基板を公知の化学蒸着(ＣＶＤ)反応チャンバーに装填する。この基板は、図３〜８の下記の説明からも明らかなように、通常は一部製造された集積回路である。しかしながら、当業者は、炭素含有する好ましい水酸化珪素を形成するのに他の手段が使用できることを理解する。
【００２１】
オルガノシランは、好ましくは酸素ソースガスと基板表面で反応する。オルガノシランは、好ましくはアルキルシランを含み、最も好ましくはメチルシラン（ＣＨ3ＳｉＨ3）を含む。他方、酸化ソースは、最も好ましくは過酸化水素を含む。しかしながら、当業者は、他の反応物が炭素を含んだ水酸化珪素を生成できることを認識する。とりわけ、ジメチルシラン（(ＣＨ3)2ＳｉＨ2）及びトリメチルシラン（(ＣＨ3)3ＳｉＨ）も、反応して所望の層を形成することができる。
【００２２】
チャンバーへのガス流入速度は、他のファクターの中でも低誘電材料の望ましい誘電率及び厚さに依存する。メチルシランは、通常５０〜５００ｓｃｃｍ程度、好ましくは約５０ｓｃｃｍ〜３００ｓｃｃｍ、より好ましくは約８０ｓｃｃｍ〜１５０ｓｃｃｍの流入速度でチャンバー内に導入される。液体ソースからの過酸化水素を気化し、１分当り通常０．２〜１．２８グラム(ｇ／分)、好ましくは０．３ｇ／分〜１ｇ／分の速度、より好ましくは０．５ｇ／分〜０．７５ｇ／分の速度で反応チャンバーに導入する。チャンバー圧力は、好ましくは約４００ｍＴｏｒｒ〜約１．５Ｔｏｒｒに維持する。基板温度は、約−５℃〜１００℃、好ましくは約０℃〜５０℃に維持する。Trikon Technology, Inc.によって開発された代表的なデポジション法は当業者に容易に入手される文献に記載され、その開示は本明細書中に参考（S.McClatchie, K.Beekmann, A.Kiermasz, C.Dobson, European   Semiconductor, V.17, pp.3 (1995)）として援用される。
【００２３】
メチルシランと過酸化水素とは基板表面で反応して、図４に示される層１４のような水酸化珪素又はシラノール（Ｓｉ(ＯＨ)4）層を形成し、メチル基(ＣＨ3)の形態で炭素が含まれる。この反応は、以下のような反応式で示される：
ＣＨ3ＳｉＨ3 ＋Ｈ2Ｏ2 →ＣＨ3Ｓｉ(ＯＨ)3 ＋Ｓｉ(ＯＨ)4    (式１)
ここで、堆積された生成物は主としてＳｉ(ＯＨ)4である。好ましくは、水酸化珪素中の珪素原子の約５％〜２０％が炭素原子と会合している。所望の生成物が基板上に堆積される。上記反応は、反応物の特性及び反応条件によって、Ｈ2、Ｈ2Ｏ、ＣＯ、ＣＯ2等の揮発性の副生成物も生成することがわかる。そのような副生成物は排気中に運び去られる。
【００２４】
メチルシランと過酸化水素とが反応してシラノールを形成した後、層をプラズマ処理する。プラズマ「処理」とは、本明細書で使用されるとき、水酸化珪素の層上に認識可能な層を堆積しないプラズマ法を指す。プラズマ処理は、好ましくは酸素成分を含み、特に好ましくはＯ2、Ｏ3、Ｎ2Ｏ、Ｎ2Ｏ／Ｎ2のようなソースガス又はその混合物から選ばれる。好ましくはプラズマ処理を約５秒〜９０秒間、より好ましくは約３０秒〜６０秒間維持する。
【００２５】
１つの例示的なプラズマ処理では、Ｎ2Ｏを約１００ｓｃｃｍ〜５，０００ｓｃｃｍ、好ましくは２，０００ｓｃｃｍの速度で提供する一方、Ｎ2を１００ｓｃｃｍ〜５，０００ｓｃｃｍ、好ましくは約１，０００ｓｃｃｍの速度で提供される。構成ガスを解離するのに十分なＲＦ電力をプラズマ反応器の電極に印加した。例えば、英国、ブリストルのTrikon Technology, Inc.から市販されている        Planner 200TMクラスターツールのプラズマモジュールでは、約０．１ｋＷ〜１ｋＷ、より好ましくは約０．５ｋＷのＲＦ電力でＮ2Ｏ／Ｎ2ガスをイオン化する。しかしながら、当業者は、マイクロ波プラズマ又は誘導結合プラズマによっても、イオン化電力が上記ガスに結合できることを認識する。チャンバー内圧力は、約３００ｍＴｏｒｒ〜１，５００ｍＴｏｒｒ、好ましくは、約７５０ｍＴｏｒｒに維持する。
【００２６】
他の代表的プラズマ処理では、Ｏ2プラズマを適用した。約１００ｓｃｃｍ〜１，０００ｓｃｃｍ、より好ましくは約４００ｓｃｃｍ〜６００ｓｃｃｍの速度で、上記プラズマモジュールに酸素を流入する一方、０．１ｋＷ〜１ｋＷの範囲、より好ましくは約０．５ｋＷのＲＦ電力を電極に印加した。チャンバー圧力は、上記Ｎ2Ｏ／Ｎ2の実施態様に記載される通りである。当業者は、異なる電力を認識し、圧力は異なる反応器コンフィギュレーションで反応物ガスを解離するように変更することができる。
【００２７】
プラズマ処理の後、処理された層を、好ましくは非反応性雰囲気(例えば、Ｎ2Ｏ、Ｎ2、Ｏ2、Ｏ3等)内で、大気圧近くで熱アニールに供する。熱アニールは、高温アニールであり、基板を好ましくは約４００℃を超え、約８００℃未満で加熱する。より好ましくは、低誘電材料に関する特定の用途に応じて、約５００℃〜７００℃、より好ましくは約５００℃〜６００℃で基板をアニールする。例えば、急速熱加工システム(rapid thermal processing system;ＲＴＰ)では、アニールは約５秒〜３分間維持でき、他方、炉アニールは約５分〜４０分間、より好ましくは約２０分〜３０分間維持できる。
【００２８】
他のアレンジメントでは、プラズマ処理を高温アニールと同時に実施することができる。水酸化珪素が形成される基板は、プラズマ処理の間、熱プロセスに供される。例えば、当業者に理解されるように、ペデスタルは耐熱エレメントを含み、又は反応器は透明なチャンバー壁の外側に放射ヒーターを含む。あるいは、上記プラズマ処理は高温アニールなしに使用することができる。高温アニールにさらされる場合にそれとは違って溶融する公知の金属をインプロセスＩＣがすでに含んでいる場合、上記方法はバックエンド作製プロセスに好ましい。
【００２９】
ポストデポジション処理がシラノールから水を駆出し、炭素−珪素結合を含有するポリシロキサン網状構造を残すことを見い出した。望ましくは、この材料は、二酸化珪素のものに類似する多くの特徴を有するが、より低い誘電率を有する。好ましくは、ポリシロキサン網状構造の好ましい誘電率は約３．５未満、より好ましくは約３．２未満、最も好ましくは約３．０未満である。
【００３０】
図９は、様々な製造方法で作られる材料の誘電率を表示する棒グラフである。公知の材料又は方法と比較すると、記載されたプラズマ処理及び高温アニールのそれぞれは、独立して、処理された水酸化珪素の誘電率を低下させることが明らかである。テトラエチルオルトシリケート(ＴＥＯＳ)を分解して形成される炭素ドープ酸化膜は約４．２５の誘電率を示す。図９で”ＦＦ”と示される「フローフィル(flow fill)」酸化膜（（炭素を含まない）Ｓｉ(ＯＨ)4）は、約３．６の誘電率を有する。保護膜層デポジションで処理され、その後に４００℃アニールされた水酸化珪素は、約３．４というより低い誘電率を示す。
【００３１】
しかしながら、図９にも示されるように、保護膜デポジション後に続く熱アニール温度の上昇は、誘電率をさらに低下させる。従って、４５０℃のアニールでは誘電率はさらに約３．２５まで下がるが、５００℃アニールでは誘電率を約３．０に下げる。従って、水酸化珪素材料上で保護膜層を使用したとしても、５００℃以上の高温アニールでは、得られるポリシロキサン網状構造の誘電率を好適に低下させる。そのような方法は、波状模様方法(保護膜層は平坦化される必要はない)及びＣＶＤチタン又は珪化チタン堆積のような高温の電極形成(metallization)(高温アニールはすでに堆積された金属層に支障をもたらさない)に特に適合する。保護膜層が、高温アニールと組合せて望まれるとき、ＰＥＣＶＤＳｉＯxＮyは、前記のように使用できる。しかしながら、保護膜層の使用は、ＩＬＤに関する実行誘電率（ｋ）を本明細書で述べられた以上に上昇させる。
【００３２】
図１０には、好ましい低誘電材料の誘電率のアニール温度との関係をグラフで示す。４００℃を超える温度では一般に誘電率の低下をもたらすが、８００℃を超える温度では、ＩＬＤ中の炭素量の損失をもたらすことが見い出された。従って、上記のように、アニール温度は好ましくは約４５０℃〜８００℃である。より好ましくは、低誘電材料に関する用途に応じて約５００℃〜７００℃、より好ましくは５００℃〜６００℃で基板をアニールする。
【００３３】
同様に、周囲材料との化学的及び機械的適合性を維持しながら、誘電率を大幅に低下させるための高温アニールの使用は、フロントエンド方法にとって特に好適である。例えば、ゲートを分離するために使用されるシャロウトレンチアイソレーション(ＳＴＩ)及びサイドウォールスペーサはそれぞれ本明細書に開示される低誘電率材料を用いて好ましい高温アニールで製造される。そのようなステージでは、高温加工は、任意の速度によるこれら構造物の形成の後になる傾向があり、その結果、先に作製された構造は比較的高温のサイクリングに耐えることができる。さらに、今日の速度での絶え間ないスケーリングにより、寄生容量を低減させるため、そのようなフロントエンドアイソレーションエレメントがより低い誘電率を有することが重要となる。
【００３４】
図９を再び参照すると、高温アニールの必要性なく、本願の意味の範囲内においてプラズマ処理によっても誘電率の低減を達成できる。従って、Ｎ2Ｏ／Ｎ2プラズマによるポストデポジション後のプラズマ処理は、約３．２の誘電率を有する材料をもたらすが、Ｏ2プラズマではＮ2Ｏ／Ｎ2処理のそれよりも僅かに低い誘電率(約３．１５)を示した。そのような方法は、ほとんどのバックエンド製造方法で特に望ましく、そこでは一部製造された集積回路における融点金属の存在により、熱の蓄えが特に減少する。保護膜層なしのプラズマ処理も、高温アニールの使用の有無にかかわらず、ゲート又は桁線スペーサ（digit lines spacer）を形成するようなフロントエンド方法において、特に望ましい。そのような用途には、スケーリングされる回路デザインにより、より薄いフィルムが要求される。保護膜層デポジションに代わるプラズマ処理は、保護膜層によって生じるより高い実効性のｋ（誘電率）よりもむしろ、より低いｋを有する材料の十分な利点を認識させる。
【００３５】
低いＫを有する誘電率材料を用いる波状模様方法
図３〜８はに、代表的な電極形成法における、レベル間絶縁(ＩＬＤ)としての上記低いｋを有する誘電材料の使用を例示する。例示された方法は、ＩＣ作製技術において「波状模様（damascene）」方法として公知である。
【００３６】
図３には、部分的に組み立てられた工作物又は基板アセンブリー５を示す。これは、絶縁層１０を形成するホウリン酸シリケートガラス(boron phosphous silicate glass；ＢＰＳＧ)等の汎用ＩＣアイソレーション材料を含む。当業者に理解されるように、絶縁層１０は、電子的素子が形成される半導体基板の上にある。基板は、通常はエピタキシアルシリコンの層又はシリコンウェハを含む。複数のコンタクト１２は予め形成され、絶縁層１０を通って下方に及び、基板内の下部の金属層又は活性領域と接触する。代表的なコンタクト１２の材料は、タングステン(Ｗ)プラグを含む。基板５は、適当な加工チャンバー内に設置される。上記チャンバーは、反応ガス、好ましくはメチルシラン及び過酸化水素をチャンバー内に導入するガス流入口を含む。ガスは、チャンバーに導入する前に予め混合されないことが好ましい。チャンバー圧力及びガス流入速度は、前記と同様にすることができる。
【００３７】
図４を参照すると、メチルシランと過酸化水素は反応し、炭素を含む水酸化珪素又はシラノール（Ｓｉ(ＯＨ)4）層１４を形成する。通常は、Ｓｉ原子の約５％〜２０％が炭素と会合し、そこではメチル基（ＣＨ3）はシリコン原子価サイトを占有してＣＨ3Ｓｉ(ＯＨ)3を形成する。
【００３８】
図５に示すように、層１４を絶縁層１０上に堆積した後、好ましい実施態様に従って層１４を処理してポリシロキサン網状構造を形成する。前記のように、この処理は、最も好ましくは保護膜層を形成することなくプラズマ処理後に高温アニールすることを含む。
【００３９】
図６を参照すると、次いで低いｋをもつＩＬＤ１６をエッチングし、トレンチ１７を所望の配線パターンで形成する。当該分野で公知のように、感光性材料(レジスト)を堆積し、公知のフォトリソグラフ技術に従ってパターン形成し、レジストを現像し、耐性マスクを通してエッチングすることによって、トレンチを明確にすることができる。
【００４０】
好ましい方法で形成された低ｋ誘電材料は、化学的に二酸化珪素に酷似している。このため、フルオロカーボン・プラズマエッチング等の標準的酸化エッチング化学は、ＩＬＤ１６の低いｋを有する誘電率材料にトレンチをエッチングするために使用できる。当業者は、そのようなエッチング化学にＣＦＨ3、ＣＦ2Ｈ2、ＣＦ3Ｈ等が含まれることを認識できる。通常は、このように形成されたトレンチ１７は、図示されるように、先に形成されたコンタクト１２を露出させる。エッチングは、ＩＬＤ１６の厚さを通して及び得るように時間調節することができ、あるいは光学的エンドストップ技術を採用することができる。いずれの場合にも、上記の選択的エッチング化学は、下層の絶縁層１０の消費を最少にする。
【００４１】
図７に示されるように、次に、導電層１８をＩＬＤ１６上及びトレンチ１７中に堆積する。代表的には、配線材料１８は金属を含み、例示される実施態様ではアルミニウム／銅合金である。導電層１８は、使用される材料に応じてＣＶＤ、ＰＥＣＶＤ、スパッタリング、蒸着等により堆積される。
【００４２】
図８を参照すると、次いで金属層１８はＩＬＤ１６の表面までエッチング又は研磨され、トレンチ内に金属ランナ又は金属線２０を残す。上記エッチバック法では、適切な回路作動のために、互いに電気的に分離されたランナ２０を残す。望ましくは、上記線２０間のスペースを、低いｋを有する上記材料１６で充填し、これにより上記線２０間の寄生容量を最少にする。エッチバックは、当分野で公知の様々な方法によって達成できるが、当業者にも理解されるように、化学的機械的平坦化(chemical mechanical planarization;ＣＭＰ)を使用して、ＩＬＤ１６上で停止することが好ましい。
【００４３】
低いＫを有する誘電材料を用いる二重波状模様方法
保護膜層(cap layer)なしに低いｋを有するＩＬＤを形成する好ましい方法も、二重波状模様電極形成法(dual damascene metallization process)に有利である。図１１及び図１２は、その方法の２つの工程を示す。この実施態様のために、前記の実施態様のものと同様のエレメントを、参照番号のように、その後にプライム符号(’)を付けて示す。
【００４４】
図１１を参照すると、パターン形成されたＩＬＤ１６’は、ＢＰＳＧのような絶縁層１０’上に示される。図１１の構造は、図６のそれと類似していて、上記の好ましいデポジション及びポストデポジション方法に従って形成されたＩＬＤ１６’を有する。トレンチ１７’も、回路デザインによって定められ、フォトリソグラフ技術及びエッチング技術によってＩＬＤ付与された配線パターン中のＩＬＤ１６’を通してエッチングされている。しかしながら、図６の構造と異なり、コンタクトは、絶縁層１０’を通して下層の回路エレメント(例えば、基板内の下部金属層又は電子的素子)まで未だ形成されていない。むしろ、そのようなコンタクトは、金属ランナのためのトレンチ１７’が形成された後で作製される。
【００４５】
図１２を参照すると、トレンチ１７’が形成された後、ウェーハを再びマスクし、コンタクトバイアス２２’をトレンチ１７’の底部から下部までエッチングし、導電性エレメント(図示せず)に露出させる。当業者に理解されるように、その後に金属をコンタクトバイアス２２’及び金属トレンチ１７’中に同時に堆積させる。通常は、堆積はウェハ全体を覆い、次いで好ましくはＣＭＰによりＩＬＤ１６’のトップまでエッチバックする。前記実施態様にあるように、次に、集積回路は、例えばさらなる配線層(必要ならば)及び最終パッシベーションを付与して完成できる。
【００４６】
前記のように高温アニールを用いる好ましい低誘電率材料は、二重波状模様コンテキストに特に有利である。通常は、二重波状模様電極形成は、高温工程を用いて高度な共形を有する金属を堆積し、高いアスペクト比のコンタクトバイアスをトレンチ内に満たす。例えば、ＴｉＳｉ2は、シリサイド化アニール(自己整列シリサイド（self-aligned silicide）)及び／又はグレイン再オリエンテーション・アニール(grain reorientation anneal)のいずれかを必要とする。ＣＶＤによるＴｉ堆積は、一般に高温で行われる。いずれの場合も、約６００℃を超える温度で行われる。これらの高温工程は、低誘電率材料のための高温アニールとして機能し、これにより低ｋプロセスをつくるために１回だけアニール工程が要求される。これに対し、他の公知の低ｋ材料では、より高い誘電率を生じる分解なしでは、そのような高温加工に耐えることはできない。
【００４７】
ギャップ充填電極形成
低誘電率をつくる好ましい方法は、ギャップ充填統合方法（gap fill integration process）において、金属層間で使用されるときに同様の利点を示す。前記の実施態様のように、先の実施態様のものと同様のエレメントを、参照番号のように、その後にプライム符号(”）を付けて示す。
【００４８】
図１３を参照すると、コンタクト１２”を絶縁層１０”中に形成する一方、金属線２０”は公知の電極形成法により絶縁層１０”上にパターン形成されている。通常は、ブランケット金属層を堆積した後、公知のフォトリトグラフ技術によってパターン形成し、エッチングされる。
【００４９】
図１４を参照すると、低ｋ材料１６”を前記の方法に従って金属線２０”上に形成する。好ましくは、前駆体材料を堆積し、プラズマ処理することにより低ｋ材料１６”を形成する。低ｋ材料１６”は、必要に応じて、デポジションの直後に熱アニールできる。しかしながら、後記に示すように、低ｋ材料１６”を後者の方法でアニールに供して、上記の別のアニールを不要にする。材料１６”は、先に定義された金属線２０”間を流れ、その間のスペースを充たすことから、この方法は「ギャップ充填統合」方法と称される。
【００５０】
図１５を参照すると、次に低ｋ材料１６”は平坦化され、コンタクト１７”(１つ図示) を通してエッチングする。図６からわかるように、フルオロカーボン・プラズマエッチングのような標準的酸化エッチング化学は、低ｋ材料１６”を通してエッチングするのに使用できる。
【００５１】
図１６に示されるように、続いて、第二の金属又は金属２の層３０を、低ｋ材料１６”上及びコンタクト１７”中に堆積する。現在の回路密度（current circuit density）に従うと、コンタクト１７”は標準的な物理蒸着(ＰＶＤ)技術を用いて充填するのは困難である。従って、第二金属層３０を、好ましくは約５５０℃を超える温度でのアルミニウム堆デポジション等のホットメタル方法によって堆積する。上記の二重波状模様方法のように、金属デポジションは低ｋ材料１６”の誘電率をさらに低下させるアニールとして有効に機能する。
【００５２】
従って、ギャップ充填電極形成コンテキストは、本発明に従う低ｋ材料が、分解することなく、実際に誘電率の有利な低下を達成して、高温工程を有する方法の流れに統合し得る、さらに他のコンテキストを示す。
【００５３】
低ｋ誘電率材料のためのフロントエンド用途
上述のように、好ましい低ｋ材料も、フロントエンドプロセスにおいて、電子的素子を分離するのに使用できる。例えば、基板内のトランジスタ活性領域は、シャロウトレンチアイソレーション(ＳＴＩ)法において、基板内にトレンチをエッチングし、トレンチを好ましい低ｋ材料で充填することによって分離することができる。高レベルドーピング及び電極形成法は、集積回路製造のそのようなステージでさらに行なわれなければならないので、低ｋ材料は高温アニールのための好ましい範囲の上限値の温度にさらすことができる。
【００５４】
図１７を参照すると、フロントエンド導体が示される。例示される実施態様では、導体は珪素基板３２、特に基板のチャネル領域３４の上にあるトランジスタゲート電極３０を含む。チャネル３４は基板の活性領域３６間に定められる。ダイナミックランダムアクセスメモリー(ＤＲＡＭ)アレー（array）では、トランジスタゲート３０も、アレーのためのワード線(word line)として機能する。あるいは、導体は、ＤＲＡＭ内にディジット線(digit line)を含む。
【００５５】
図示されるように、導体を保護し、好ましい低ｋ材料をそれぞれ構成する保護膜スペーサ３８及び一対のサイドウォールスペーサ４０によって、周囲の電気的層から導体を電気的に分離する。当該分野で公知のように、サイドウォールスペーサ４０は、低ｋ材料のブランケット層を形成した後、ブランケット層の水平表面をエッチングしながら垂直スペーサ４０を残す異方性エッチングによって形成できる。次に、絶縁充填層４２(例えば、ＢＰＳＧ)を基板３０上にブランケット堆積し、導電性コンタクト４４を形成して活性領域３６の１つ(例えば、トランジスタドレイン領域)を上部の配線層まで電気的に接続する。
【００５６】
回路デザインは絶え間なく縮小されているので、コンタクト４４及びゲート３０のような導電性エレメントは互いにより接近し、電荷キャリヤを緊密にし、回路作動を遅くする寄生容量が絶縁スペーサ４０を横断して現われる傾向がある。例示される実施態様では、コンタクト４４は、サイドウォール４０上に実際に侵入し、その結果スペーサ４０の反対側は、導電性エレメント３０及び４４によって直接接触する。従って、低ｋ材料は、絶縁電極スペーサを貫くそのような寄生容量を低下させるのに特に有利である。
【００５７】
同様に、いくつかの回路デザインは、記憶セルのコンデンサの下に形成された埋め込み型桁線（buried digit lines）を使用する。そのような場合、桁線も、記憶セルを詰め込む導電性エレメントから絶縁されなければならない。従って、好ましくは、低ｋ材料を使用するサイドウォールスペーサも、そのような桁線を保護するのに特に有効である。
【００５８】
任意の上記の実施態様での低ｋ材料は、保護膜層なしに形成できるので有利である。従って、保護膜は誘電率を低下させるためには必要とされないことから、低ｋ材料は集積回路中の導電性エレメント間の絶縁材料のみ、少なくとも１ヶ所で形成することができる。例えば、図１７に示されるように、ポリシリコン・コンタクト４４は、基板３２近くで低ｋサイドウォールスペーサ４０と直接接触する一方、ゲート電極３０はスペーサー４０の反対側で直接接触する。同様に、図８に例示される実施態様において、ＩＬＤセグメント１６の反対側は、金属ランナ２０により直接接触する。
【００５９】
本発明は、特定の好ましい実施態様に関して記載され、それへの可能な改変を示唆したが、それ自身示唆でき、当業者に明らかであり得る他の実施態様及び改変も本発明の思想及び範囲内にある。従って、本発明の範囲は、添付の特許請求の範囲により明らかにされることが意図される。
【００６０】
本発明の側面は、好ましい実施態様の詳細な説明及び添付の図面から明らかになり、それらは本発明の例示を意図するもので、これにより本発明が制限されることはない。
【図面の簡単な説明】
【図１】低誘電率を有する材料を形成する従来法を例示するフローチャートである。
【図２】低誘電率を有する材料を形成する本発明の好ましい実施態様を例示するフローチャートである。
【図３】部分的に作製された回路(ＩＣ)の部分的断面図であり、慣用されている絶縁充填材料及び導電性コンタクトを示す。
【図４】炭素含有する水酸化珪素層をデポジションした後における図３のＩＣを示す断面図である。
【図５】レベル間絶縁物(ＩＬＤ)を形成している、ポストデポジション処理した後の図４のＩＣの断面図である。
【図６】ＩＬＤ中のトレンチを明確にするパターン形成及びエッチング工程の後の、図５のＩＣの断面図である。
【図７】金属がトレンチ内及び残りのＩＬＤ上にデポジションした後の、図６のＩＣの断面図である。
【図８】金属がＩＬＤの先端表面に平坦化され、それによりトレンチ内の金属ランナを分離した後の、図７のＩＣの断面図である。
【図９】従来技術方法及び好ましい実施態様に従う方法による、材料の誘電率を示すグラフである。
【図１０】好ましい実施態様に従い形成された低ｋ材料を含む様々な材料の誘電率を、アニール温度の関数として示すグラフである。
【図１１】一部製造された回路(ＩＣ)の部分的断面図であり、二重波状模様実施態様に従い、エッチングされたトレンチを有する低ｋ誘電層の下層にある慣用されている絶縁充填材料を示す。
【図１２】コンタクトバイアスがトレンチの床を通して形成された後の、図１１のＩＣの断面図である。
【図１３】一部製造された集積回路(ＩＣ)の部分的断面図であり、ギャップ充填統合実施態様に従い、パターン形成され絶縁材料上の金属線にエッチングされた第一金属層を示す。
【図１４】好ましい実施態様に従う、低ｋ材料をデポジションした後の、図１３のＩＣの断面図である。
【図１５】低Ｋ材料を平坦化し、それを通して接触開口部を形成した後の、図１４のＩＣの断面図である。
【図１６】低ｋ材料上に及び接触開口部中に第二金属層をデポジションした後の、図１５のＩＣの断面図である。
【図１７】本発明の実施態様に従い形成された、電極又は金属層上の絶縁スペーサの部分的断面図である。
【符号の説明】
５  基板
１０  絶縁層
１２  コンタクト
１４  層
１６  低ｋ材料
１７  トレンチ
１８  導電層
２０  ランナ
２２  コンタクトバイアス
３０  第二金属層
３２  珪素基板
３４  チャネル領域
３６  有効領域
３８  保護膜スペーサ
４０  サイドウォールスペーサ
４２  絶縁充填層
４４  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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