(57)【特許請求の範囲】
【請求項１】
ゲート酸化物層の厚さが２ｎｍ以下であるＭＯＳＦＥＴデバイスを形成する方法において、
（ａ）半導体基板の表面上に形成されたゲート・スタックを有する構造を提供するステップであって、前記ゲート・スタックが、少なくとも前記半導体基板の前記表面上に形成され前記ゲート酸化物層の厚さよりも厚い厚さのパッド酸化物層および前記パッド酸化物層上に形成された第１の窒化物層を含むものであるステップと、
（ｂ）前記ステップ（ａ）に続いて行われ、前記構造に少なくとも１つの分離トレンチ領域を形成するステップであって、前記少なくとも１つの分離トレンチ領域が、前記ゲート・スタック内および前記半導体基板の一部に形成されるステップと、
（ｃ）前記ステップ（ｂ）に続いて行われ、前記少なくとも１つの分離トレンチ領域内に、酸化物ライナを形成するステップと、
（ｄ）前記ステップ（ｃ）に続いて行われ、前記少なくとも１つの分離トレンチ領域にトレンチ誘電材料を充填するステップと、
（ｅ）前記ステップ（ｄ）に続いて行われ、前記半導体基板内にウェル注入領域を形成するステップと、
（ｆ）前記ステップ（ｅ）に続いて行われ、前記ゲート・スタックの前記第１の窒化物層上に第２の窒化物層を形成するステップであって、第１の窒化物層と第２の窒化物層の合計の厚さが、そこに引き続き形成されるゲート領域の厚さと実質的に等しいものであるステップと、
（ｇ）前記ステップ（ｆ）に続いて行われ、前記第１および第２の窒化物層に、前記パッド酸化物層を露出するゲート・ホールを形成するステップと、
（ｈ）前記ステップ（ｇ）に続いて行われ、前記ゲート・ホール内に露出された前記パッド酸化物層を介して、イオン注入及び活性化アニールにより、前記半導体基板内に閾値調整注入領域を形成するステップと、
（ｉ）前記ステップ（ｈ）に続いて行われ、前記ゲート・ホール内の前記パッド酸化物層を除去して前記半導体基板の一部を露出させるステップと、
（ｊ）前記ステップ（ｉ）に続いて行われ、前記半導体基板の前記露出した部分の前記ゲート・ホール内にゲート酸化物層を形成するステップと、
（ｋ）前記ステップ（ｊ）に続いて行われ、前記ゲート・ホールに多結晶シリコンを充填するステップと、
（ｌ）前記ステップ（ｋ）に続いて行われ、前記多結晶シリコンの側壁及び前記パッド酸化物層が露出するように、前記第１および第２の窒化物層を除去するステップと、
（ｍ）前記ステップ（ｌ）に続いて行われ、前記多結晶シリコンの、露出した側壁を、その上面も含めて酸化するステップと、
（ｎ）前記ステップ（ｍ）に続いて行われ、前記多結晶シリコンの、前記酸化した側壁及び前記パッド酸化物層上に、窒化物スペーサを形成するステップと、
（ｏ）前記ステップ（ｎ）に続いて行われ、前記パッド酸化物層で覆われた前記半導体基板内にソース領域およびドレイン領域を形成するステップであって、前記ソース領域およびドレイン領域にイオン注入を行い、５秒間またはそれ以上の時間、１０００℃またはそれ以上のアニール温度を使用して活性化するステップと、
（ｐ）前記ステップ（ｏ）に続いて行われ、前記ソース領域及び前記ドレイン領域上の前記パッド酸化物層を残したまま、前記窒化物スペーサを除去するステップと、
（ｑ）前記ステップ（ｐ）に続いて行われ、イオン注入及びアニールにより前記半導体基板内にソース／ドレイン延長部およびハロ注入領域を形成するステップであって、前記ソース／ドレイン延長部および前記ハロ注入領域を、１秒間またはそれ以下の時間、１０００℃またはそれ以下の温度でアニールすることによって活性化するステップとを含む方法。
【請求項２】
前記半導体基板が、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＧａＰ、ＩｎＡｓ、ＩｎＰ、および層状の半導体からなる群から選択された半導体材料である、請求項１に記載の方法。
【請求項３】
前記半導体基板がＳｉウェーハまたはチップである、請求項２に記載の方法。
【請求項４】
前記パッド酸化物層がＳｉＯ２からなる、請求項１に記載の方法。
【請求項５】
前記パッド酸化物層の厚さが８ｎｍから２０ｎｍである、請求項１に記載の方法。
【請求項６】
前記ゲート・スタックの前記第１及び第２の窒化物層がＳｉ３Ｎ４からなる、請求項１に記載の方法。
【請求項７】
前記ゲート・スタックの前記第１の窒化物層の厚さが５０ｎｍから２００ｎｍである、請求項１に記載の方法。
【請求項８】
ステップ（ｄ）が、前記トレンチ誘電材料の付着と平坦化を含む、請求項１に記載の方法。
【請求項９】
前記トレンチ誘電材料が、テトラエチルオルトシリケート、ＳｉＯ２、および流動性酸化物からなる群から選択された誘電体である、請求項１に記載の方法。
【請求項１０】
ステップ（ｋ）が、付着および平坦化を含む、請求項１に記載の方法。
【請求項１１】
ゲート酸化物層の厚さが２ｎｍ以下であるＭＯＳＦＥＴデバイスを形成する方法において、
（ａ）半導体基板の表面上に形成されたゲート・スタックを有する構造を提供するステップであって、前記ゲート・スタックが、少なくとも前記半導体基板の前記表面上に形成され前記ゲート酸化物層の厚さよりも厚い厚さのパッド酸化物層および前記パッド酸化物層上に形成された第１の窒化物層を含むものであるステップと、
（ｂ）前記ステップ（ａ）に続いて行われ、前記構造に少なくとも１つの分離トレンチ領域を形成するステップであって、前記少なくとも１つの分離トレンチ領域が、前記ゲート・スタック内および前記半導体基板の一部に形成されるステップと、
（ｃ）前記ステップ（ｂ）に続いて行われ、前記少なくとも１つの分離トレンチ領域内に、酸化物ライナを形成するステップと、
（ｄ）前記ステップ（ｃ）に続いて行われ、前記少なくとも１つの分離トレンチ領域にトレンチ誘電材料を充填するステップと、
（ｅ）前記ステップ（ｄ）に続いて行われ、前記半導体基板内にウェル注入領域を形成するステップと、
（ｆ）前記ステップ（ｅ）に続いて行われ、前記トレンチ誘電材料を平坦化するステップと、
（ｇ）前記ステップ（ｆ）に続いて行われ、前記第１の窒化物層を除去して前記パッド酸化物層上で止めるステップと、
（ｈ）前記ステップ（ｇ）に続いて行われ、前記パッド酸化物層上に第２の窒化物層を形成するステップであって、前記第２の窒化物層の厚さが、そこに引き続き形成されるゲート領域の厚さと実質的に等しいものであるステップと、
（ｉ）前記ステップ（ｈ）に続いて行われ、前記第２の窒化物層に、前記パッド酸化物層を露出するゲート・ホールを形成するステップと、
（ｊ）前記ステップ（ｉ）に続いて行われ、前記ゲート・ホール内に露出された前記パッド酸化物層を介して、イオン注入及び活性化アニールにより、前記半導体基板内に閾値調整注入領域を形成するステップと、
（ｋ）前記ステップ（ｊ）に続いて行われ、前記ゲート・ホール内の前記パッド酸化物層を除去して前記半導体基板の一部を露出させるステップと、
（ｌ）前記ステップ（ｋ）に続いて行われ、前記半導体基板の、前記露出した部分の前記ゲート・ホール内にゲート酸化物層を形成するステップと、
（ｍ）前記ステップ（ｌ）に続いて行われ、前記ゲート・ホールに多結晶シリコンを充填するステップと、
（ｎ）前記ステップ（ｍ）に続いて行われ、前記多結晶シリコンの側壁及び前記パッド酸化物層が露出するように、前記第２の窒化物層を除去するステップと、
（ｏ）前記ステップ（ｎ）に続いて行われ、前記多結晶シリコンの、露出した側壁を、その上面も含めて酸化するステップと、
（ｐ）前記ステップ（０）に続いて行われ、前記多結晶シリコンの、前記酸化した側壁及び前記パッド酸化物層上に窒化物スペーサを形成するステップと、
（ｑ）前記ステップ（ｐ）に続いて行われ、前記パッド酸化物層で覆われた前記半導体基板内にソース領域およびドレイン領域を形成するステップであって、前記ソース領域およびドレイン領域にイオン注入を行い、５秒間またはそれ以上の時間、１０００℃またはそれ以上のアニール温度を使用して活性化するステップと、
（ｒ）前記ステップ（ｑ）に続いて行われ、前記ソース領域及び前記ドレイン領域上の前記パッド酸化物層を残したまま前記窒化物スペーサを除去するステップと、
（ｓ）前記ステップ（ｒ）に続いて行われ、イオン注入及びアニールにより前記半導体基板内にソース／ドレイン延長部およびハロ注入領域を形成するステップであって、前記ソース／ドレイン延長部および前記ハロ注入領域を、１秒間またはそれ以下の時間、１０００℃またはそれ以下の温度でアニールすることによって活性化するステップとを含む方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）デバイスの製作方法に関し、より詳細には、優れた短チャネル特性を提供する「スーパー・ハロ」ドーピング・プロフィルを有するＭＯＳＦＥＴデバイスを製作する方法に関する。本発明の方法は、主流のＣＭＯＳ（相補型金属酸化膜半導体）プロセスに適合し、規模が縮小した非常に高い性能のＭＯＳＦＥＴ、特に０．０５μｍよりも小さいサイズのＭＯＳＦＥＴを形成することができる。
【０００２】
【従来の技術】
ＭＯＳＦＥＴデバイス製造の分野では、ＭＯＳＦＥＴデバイスを０．０５μｍよりも小さくするために、スーパー・ハロ・ドーピング・プロフィルを用いて短チャネル効果に関する問題を抑制しなければならないことが周知である。これは、例えばY. Taur他の「CMOS Devices Below 0.1μm;How High Will Performance Go?」、１９９７、IEDM Technical Digest、ｐｐ．２１５〜２１８に記載されている。スーパー・ハロ・ドーピングは、垂直方向および横方向のいずれにおいても不均一性の高いプロフィルからなる。この不均一性ドーピング・プロフィルが例えば図１に見られ、図２には、チャネル長の許容度が±３０％の０．０５μｍ設計のものに関し、シミュレートされたＩon／Ｉoff特性（２５℃）が示されている。図１に示すように、高ドープ領域のポケットはゲートおよびソース／ドレイン領域と自己整合し、ゲート制御された空乏領域がソース・フィールドおよびドレイン・フィールドに浸透するのを遮る助けをする。非常に短いチャネル長（＜０．０３５μｍ）に抑えられた優れた短チャネルＶｔ制御は、そのような理想的な不均一ドーピング・プロフィルで実現することができる。
【０００３】
ＭＯＳＦＥＴにスーパー・ハロ・ドーピング・プロフィルを得るため、ハロ注入後のこの構造の製造に使用する熱履歴（thermal budget）は最小限にしなければならず、すなわち１０００℃、１秒程度にしなければならない。ＭＯＳＦＥＴデバイスの処理に窒化物ディスポーザブル・スペーサ技法を利用することによって、ハロ注入後に使用する熱履歴が最小限に抑えられる。この従来技術の技法は、以下のように要約することができる。すなわちポリ・ゲートを画定し、再度酸化した後、窒化物スペーサ（約１００ｎｍ）を多結晶シリコンの側壁上に形成する。次いでソース、ドレイン、およびゲート注入を行い、その後、必要とされるドーピング活性化およびドライブ・イン・アニールを行う（１０００℃、５秒）。その後、窒化物スペーサを除去し（それゆえディスポーザブル・スペーサと言われる）、ソースおよびドレイン延長部（ＳＤＥ）とハロ注入部を実現する。横（垂直）方向へのどのような拡散も最小限に抑えながらハロおよびＳＤＥ注入部を活性化するため、非常に短いチャネル・アニール・サイクルを実施する（１０００℃、１秒）。この非常に短いチャネル・アニール・サイクルは、注入したままの階段型ハロ・ドーピング・プロフィルを保ち、上述のスーパー・ハロ・ドーピング・プロフィルが得られる。
【０００４】
上記従来技術の技法に関する主な問題は、非常に薄いゲート酸化物（≦２ｎｍ）を有する０．０５μｍ以下のＭＯＳＦＥＴデバイスに窒化物スペーサを利用する場合、この窒化物スペーサを除去する方法において発生する。窒化物スペーサを除去するため、従来技術では以下の２つの方法が現在使用されており、その方法とはすなわち、（１）例えば高温のリン酸を使用するウェット・エッチング、または（２）例えば化学的ダウン・ストリーム・エッチング（ＣＤＥ）技法を使用するドライ・エッチングである。
【０００５】
上記エッチング・プロセスのいずれも、窒化物と、ドープ済み酸化物またはドープ済みシリコンとの間に良好なエッチング選択性を示さない。ソース領域およびドレイン領域上に形成された２ｎｍの酸化物を完全に除去することなく１００ｎｍの窒化物スペーサを除去するには、１００：１またはそれ以上のエッチング選択性（窒化物と、ドープ済み酸化物またはドープ済みシリコン）が必要とされる。これらの技法の現在のエッチング選択性は、１０：１程度である。
【０００６】
この問題を、図３および図４に明示する。具体的には、図３は、スペーサをエッチングする前の従来技術のＭＯＳＦＥＴ構造の概略を示す。ソース領域およびドレイン領域上の酸化物は、ゲート酸化物と同じ厚さのものである（≦２ｎｍ）。この酸化物も、ソース／ドレイン注入ステップ中にドープされる。ディスポーザブル窒化物スペーサが除去されると、ソース領域およびドレイン領域上の酸化物がエッチングされ、ソース／ドレイン領域が侵食されて、図４に示すＭＯＳＦＥＴ構造（概略）になる。
【０００７】
上記問題の１つの明らかな解決策とは、ゲート酸化物の厚さに関係なく、ソース領域およびドレイン領域上の酸化物の厚さを厚くすることである（例えば１００ｎｍの窒化物スペーサを除去する場合、ソース領域およびドレイン領域上には１０ｎｍよりも厚い酸化物を必要とする）。これは、窒化物スペーサを形成した後に熱酸化ステップを使用することによって行うことができ、それによって、ソース／ドレイン領域上の酸化物が、必要とされる厚さに形成される。残念ながらこのような技法では、ソース／ドレイン領域から熱で成長させた酸化物までのドーパントの拡散が増し、ウェット・エッチングまたはＣＤＥエッチングに対するエッチング速度が速くなる。
【０００８】
従来技術のＭＯＳＦＥＴ製作方法に関する欠点に鑑み、優れたデバイス短チャネル特性および向上したデバイス性能を提供するスーパー・ハロ・ドーピング・プロフィルを有するＭＯＳＦＥＴデバイスを製作するための、新しくかつ改善された方法を提供することが引き続き求められている。
【０００９】
【発明が解決しようとする課題】
本発明の一目的は、スーパー・ハロ・ドーピング・プロフィルを有する０．０５μｍ以下のＭＯＳＦＥＴデバイスを製作する方法を提供することである。
【００１０】
本発明の別の目的は、優れたデバイス短チャネル特性を有し、かつデバイス性能が向上した、縮小型のＭＯＳＦＥＴデバイス（すなわち０．０５μｍ以下）を製作する方法を提供することである。
【００１１】
本発明の別の目的は、０．０５μｍ以下のＭＯＳＦＥＴデバイスを製作する方法であって、このデバイスの製作に使用されるプロセス技法が、主流のＣＭＯＳ処理技法に完全に適合する方法を提供することである。
【００１２】
本発明の別の目的は、０．０５μｍ以下のＭＯＳＦＥＴデバイスを製作する方法であって、ソース／ドレイン領域上の酸化物が十分に除去されず、その処理ステップによって、ソース／ドレイン領域からその上の酸化物領域までのドーパントの拡散に十分な増加が引き起こされない方法を提供することである。ソース／ドレイン領域からこのソース／ドレイン領域上の酸化物領域内へのドーパントの拡散が増加するのを防ぐことによって、酸化物領域のエッチング速度は増加せず、したがって本出願の図４に示すような構造は形成されない。
【００１３】
【課題を解決するための手段】
これらおよびその他の目的および利点は、ソース／ドレイン領域上の酸化物の厚さがゲート酸化物の厚さとは無関係なＭＯＳＦＥＴ構造を製作する際にダマシン・ゲート技法を使用し、かつスーパー・ハロ・ドーピング・プロフィルを形成する際にディスポーザブル・スペーサ技法を使用する処理スキームを利用することによって、本発明で実現することができる。
【００１４】
上記目的を達成する本発明の一方法は、
（ａ）基板の表面上に形成されたゲート・スタックを有する構造を提供するステップであって、前記ゲート・スタックが、少なくとも前記基板の前記表面上に形成されたパッド酸化物層および前記パッド酸化物層上に形成された第１の窒化物層を含むものであるステップと、
（ｂ）前記構造に少なくとも１つの分離トレンチ領域を形成するステップであって、前記少なくとも１つの分離トレンチ領域が、前記ゲート・スタック内および前記基板の一部に形成されるステップと、
（ｃ）前記少なくとも１つの分離トレンチ領域内に、酸化物ライナを形成するステップと、
（ｄ）前記少なくとも１つの分離トレンチ領域にトレンチ誘電材料を充填するステップと、
（ｅ）前記基板内にウェル注入領域を形成するステップと、
（ｆ）前記ゲート・スタックの前記第１の窒化物層上に第２の窒化物層を形成するステップであって、第１の窒化物層と第２の窒化物層の合計の厚さが、そこに引き続き形成されるゲート領域の厚さと実質的に等しいものであるステップと、
（ｇ）前記第１および第２の窒化物層に、前記パッド酸化物層上で止まるゲート・ホールを形成するステップと、
（ｈ）前記ゲート・ホール内の前記パッド酸化物層を除去して前記基板の一部を露出させるステップと、
（ｉ）前記基板の前記露出した部分の前記ゲート・ホール内に薄い酸化物層を形成するステップであって、前記薄い酸化物層の厚さが３ｎｍまたはそれ以下であるステップと、
（ｊ）前記ゲート・ホールに多結晶シリコンを充填するステップと、
（ｋ）前記多結晶シリコンの側壁が露出するように、前記第１および第２の窒化物層を除去するステップと、
（ｌ）前記多結晶シリコンの露出した側壁を、その上面も含めて酸化するステップと、
（ｍ）前記多結晶シリコンの前記酸化した側壁上に窒化物スペーサを形成するステップと、
（ｎ）前記基板内にソース領域およびドレイン領域を形成するステップであって、前記ソース領域およびドレイン領域を、５秒間またはそれ以上の時間、１０００℃またはそれ以上のアニール温度を使用して活性化するステップと、
（ｏ）前記窒化物スペーサを除去するステップと、
（ｐ）前記基板内にソース／ドレイン延長部およびハロ注入領域を形成するステップであって、前記ハロ注入領域を、１秒間またはそれ以下の時間、１０００℃またはそれ以下の温度でアニールすることによって活性化するステップとを含む。
【００１５】
本発明の第１の方法の任意選択の実施形態では、ステップ（ｌ）とステップ（ｍ）の間でソース／ドレイン延長部を形成する。このような実施形態では、ステップ（ｐ）でハロ注入部のみ形成される。
【００１６】
上記目的を達成する本発明の第２の方法は、
（ａ）基板の表面上に形成されたゲート・スタックを有する構造を提供するステップであって、前記ゲート・スタックが、少なくとも前記基板の前記表面上に形成されたパッド酸化物層および前記パッド酸化物層上に形成された第１の窒化物層を含むものであるステップと、
（ｂ）前記構造に少なくとも１つの分離トレンチ領域を形成するステップであって、前記少なくとも１つの分離トレンチ領域が、前記ゲート・スタック内および前記基板の一部に形成されるステップと、
（ｃ）前記少なくとも１つの分離トレンチ領域内に、酸化物ライナを形成するステップと、
（ｄ）前記少なくとも１つの分離トレンチ領域にトレンチ誘電材料を充填するステップと、
（ｅ）前記基板内にウェル注入領域を形成するステップと、
（ｆ）トレンチ誘電材料を平坦化するステップと、
（ｇ）前記第１の窒化物層を除去して前記パッド酸化物層上で止めるステップと、
（ｈ）前記パッド酸化物層上に第２の窒化物層を形成するステップであって、前記第２の窒化物層の厚さが、そこに引き続き形成されるゲート領域の厚さと実質的に等しいものであるステップと、
（ｉ）前記第２の窒化物層に、前記パッド酸化物層上で止まるゲート・ホールを形成するステップと、
（ｊ）前記ゲート・ホール内の前記パッド酸化物層を除去して前記基板の一部を露出させるステップと、
（ｋ）前記基板の前記露出した部分の前記ゲート・ホール内に、薄い酸化物層を形成するステップであって、前記薄い酸化物層の厚さが３ｎｍまたはそれ以下であるステップと、
（ｌ）前記ゲート・ホールに多結晶シリコンを充填するステップと、
（ｍ）前記多結晶シリコンの側壁が露出するように、前記第２の窒化物層を除去するステップと、
（ｎ）前記多結晶シリコンの露出した側壁を、その上面も含めて酸化するステップと、
（ｏ）前記多結晶シリコンの前記酸化した側壁上に窒化物スペーサを形成するステップと、
（ｐ）前記基板内にソース領域およびドレイン領域を形成するステップであって、前記ソース領域およびドレイン領域を、５秒間またはそれ以上の時間、１０００℃またはそれ以上のアニール温度を使用して活性化するステップと、
（ｑ）前記窒化物スペーサを除去するステップと、
（ｒ）前記基板内にソース／ドレイン延長部およびハロ注入領域を形成するステップであって、前記ハロ注入領域を、１秒間またはそれ以下の時間、１０００℃またはそれ以下の温度でアニールすることによって活性化するステップとを含む。
【００１７】
本発明の第２の方法の任意選択の実施形態では、ソース／ドレイン延長部は上述のステップ（ｎ）からステップ（ｏ）の間で形成される。そのような実施形態では、ステップ（ｒ）はハロ注入領域を形成することのみ含むことになる。
【００１８】
【発明の実施の形態】
スーパー・ハロ・ドーピング・プロフィル、優れたデバイス短チャネル特性、および向上したデバイス性能を有する０．０５μｍ以下のＭＯＳＦＥＴを製作する方法を提供する本発明について、本出願に添付した図面を参照しながら極めて詳細に記述する。本出願に添付した図面では、同様の要素または対応する要素、あるいはそのいずれの要素も、同様の参照番号によって示すことに留意されたい。
【００１９】
本発明の第１の方法で使用する基本的な処理ステップを示す、図５ないし図１７を参照されたい。具体的には、図５ないし図１７は、本発明の第１の方法を利用して形成することができる、１つの可能なＭＯＳＦＥＴデバイスの断面図である。
【００２０】
図５は、本発明のステップ（ａ）から形成される初期構造を示す。初期構造は、基板１０、およびゲート・スタック１２を含む。ゲート・スタック１２は、基板１０の表面に形成されたＳｉＯ2などのパッド酸化物層１４と、このパッド酸化物層上に形成されたＳｉ3Ｎ4などの窒化物層１６を含む。本発明の図面は２種の材料層を含むゲート・スタックを示すが、ゲート・スタックは追加の材料層も含むことができる。本発明の図面の実施形態では、窒化物層１６は分離トレンチを画定する際に使用され、したがってこの窒化物層は後続のエッチング・ステップによって除去され、その結果この構造のゲート領域が露出する。パッド酸化物層は、窒化物層を除去した後、基板の一部に残る。
【００２１】
パッド酸化物層１４は、従来の熱成長プロセスを使用して基板１０の表面に形成され、あるいはこのパッド酸化物層は、化学的気相付着（ＣＶＤ）、プラズマ支援ＣＶＤ、スパッタリング、蒸着、その他同様の付着プロセスなどであってこれらに限定されない従来の付着プロセスによって形成することができる。パッド酸化物層の厚さは変えることができるが、後続の処理ステップで形成される対応するゲート酸化物よりも厚くするべきである。典型的には、パッド酸化物層の厚さは約８ｎｍから約２０ｎｍである。
【００２２】
窒化物層１６に関する限り、この窒化物層は、パッド酸化物層の形成に際して上記述べたものと同様のプロセスも含めて当技術分野で周知の従来の付着プロセスを利用して、パッド酸化物層１４上に形成される。窒化物層の厚さは変えることができるが、窒化物層が上に形成されるパッド酸化物よりも厚くするべきである。一般に、本発明では、ゲート・スタック１２の窒化物層１６の厚さは約５０ｎｍから約２００ｎｍである。
【００２３】
本発明で使用する基板は、ケイ素などの半導体材料が内部に存在する、任意の従来の半導体基板でよい。本発明で使用することができるいくつかの基板の例には、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＧａＡｓ、ＧａＰ、ＩｎＡｓ、ＩｎＰ、およびその他全てのＩＩＩ／Ｖ化合物半導体が含まれるが、これらに限定されない。基板は、Ｓｉ／ＳｉＧｅなど、層状の半導体からなるものでもよい。基板は、製作される所望のデバイスに応じてｎ型またはｐ型にすることができる。基板は、当技術分野で周知の処理技法を使用して、基板上に形成されまたは基板内に形成される様々な活性領域または分離領域あるいはその両方を含有することができる。本発明で使用する好ましい基板は、Ｓｉウェーハまたはチップである。
【００２４】
基板１０上にゲート・スタック１２を形成した後、図５に示す構造内に、１つの分離トレンチ（または複数の分離トレンチ）１８を形成する。分離トレンチは、窒化物層１６、パッド酸化物層１４、および基板１０の一部にわたって形成される。分離トレンチ１８は、従来のリソグラフィおよびエッチング（反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチング、イオン・ビーム・エッチング、およびその他同様のドライ・エッチング・プロセス）を使用して形成する（図６参照）。本発明のこのステップで形成される分離トレンチ領域は、最終構造のシャロウ・トレンチ・アイソレーション領域になる。図面には示さないが、リソグラフィ・ステップでは従来のフォトレジスト、および任意選択で反射防止被覆を使用し、これらの両方とも、構造内に分離トレンチが形成された後に除去される。
【００２５】
次いで各トレンチの側壁および底部の内側を覆うように、例えばＳｉＯ2などの酸化物ライナを分離トレンチ領域１８内に形成する。この酸化物ライナを含む構造を図７に示すが、図７は、分離トレンチへの充填と平坦化が行われた後に形成された構造も含む。図７に示すように、酸化物ライナは、パッド酸化物の上面と連続した層を形成しており、したがって、分離トレンチの底部全体が基板１０から分離される。
【００２６】
酸化物ライナ２０は、パッド酸化物層１４の形成に際して上記述べたものと同様のプロセスも含めた任意の従来の付着プロセスまたは熱成長プロセスを使用して形成することができる。酸化物ライナ２０の厚さはこれを形成するのに使用される処理技法に応じて変えることができるが、この酸化物ライナの典型的な厚さの範囲は約５ｎｍから約２０ｎｍである。
【００２７】
上述のように、図７は、分離トレンチ１８にトレンチ誘電材料２２を充填し、平坦化を行った後に形成された構造も示す。具体的には、分離トレンチの底部を酸化物ライナ２０で覆った後、トレンチ誘電材料２２を窒化物層１６の表面と分離トレンチ領域１８内に形成する。本発明で使用する充填プロセスには、ＣＶＤおよびプラズマ支援ＣＶＤが含まれるがこれらに限定されない任意の従来の付着プロセスが含まれる。本発明のこのステップで使用することができる適切なトレンチ誘電材料には、任意の従来の誘電材料が含まれる。本発明で使用することができるいくつかの適切なトレンチ誘電材料の例には、テトラエチルオルトシリケート（ＴＥＯＳ）、ＳｉＯ2、流動性酸化物、およびその他同様の誘電材料が含まれるが、これらに限定されない。トレンチ誘電材料としてＴＥＯＳを使用するときは、平坦化の前に、任意選択で高密度化ステップを使用することができる。
【００２８】
図７に示す構造を形成する際に使用する平坦化プロセスには、化学的機械研摩（ＣＭＰ）および研削が含まれるがこれらに限定されることのない、当業者に知られている任意の従来の平坦化技法が含まれる。
【００２９】
次に、図８に示すように、ディープ・ウェル注入部を形成することが可能な、当業者に周知の従来の注入プロセスを使用して、基板内にディープ・ウェル注入領域２４を形成する。注入プロセスによって、基板内に、Ｐウェル、Ｎウェル、またはＰウェルとＮウェルの両方を形成することができる。ディープ・ウェル注入部は、これを活性化することが可能な、当技術分野で周知の従来のアニール・プロセスを使用して活性化される。
【００３０】
ディープ・ウェル注入部形成後、ゲート・スタックの窒化物層を形成する際に使用したものと同じかまたは異なる従来の付着プロセスを利用して、ゲート・スタック１２の窒化物層１６上に第２の窒化物層２６を形成する（図９参照）。この窒化物層と、この前に形成されたゲート・スタック１２の窒化物層とを合せた厚さは、この構造内に引き続き形成される対応するゲート領域の厚さと実質的に等しい。すなわち、窒化物層１６および２６の合計の厚さは約５ｎｍから約２００ｎｍであり、この合計の厚さは約１０ｎｍから約１５０ｎｍであることがより好ましい。窒化物層１６および２６はゲート領域を形成する際に使用され、したがってその全体の厚さは、ゲート領域全体の所望の高さと等しいものであるべきだということに留意されたい。
【００３１】
本発明の第１の方法の次のステップは、窒化物層１６および２６にゲート・ホール２８を形成することを含む（図１０参照）。具体的には、従来のリソグラフィおよびエッチング（反応性イオン・エッチング（ＲＩＥ）、プラズマ・エッチング、イオン・ビーム・エッチング、およびその他同様のドライ・エッチング・プロセス）を利用して図９の構造にゲート・ホールを形成し、それによって図１０に示す構造が提供される。この図に示すように、ゲート・ホールは窒化物層内を延びてパッド酸化物上で止まり、それによって、ゲート・ホール２８の底部内のパッド酸化物層１４の一部が露出する。ゲート・ホールを画定する際には従来のフォトレジストを使用し、このフォトレジストはゲート・ホール製作後に除去する。図面には、この構造内にただ１つのゲート・ホールを形成する場合について描かれているが、本明細書では複数のゲート・ホールについても企図されている。
【００３２】
ゲート・ホール形成後、いずれも当業者に周知のプロセスである従来のイオン注入および活性化アニールを利用して、任意選択の閾値調整注入ステップを行うことができる。この本発明の任意選択のステップを本発明の図１１に示すが、ここで領域３０は、構造内に形成された閾値調整注入領域を表す。
【００３３】
ゲート・ホールを形成し、任意選択の閾値調整注入部を形成した後、酸化物の除去に際して高選択性を示すエッチング・プロセスによって、ゲート・ホール２８の底部のパッド酸化物層１４を除去する（図１２参照）。本発明のこのステップによって、ゲート・ホール内の基板１０の一部が露出する。ゲート・ホールの底部からパッド酸化物層を除去する際、本発明で使用することができる１つの非常に好ましいエッチング・プロセスとは、エッチング剤としてＨＦおよびＮＨ3の蒸気を使用しかつ低圧（６ミリトルまたはそれ以下）を使用する、気相化学的酸化物除去プロセスである。
【００３４】
図１２は、パッド酸化物層が既に除去されているゲート・ホールの底部に薄い酸化物層３２（３ｎｍまたはそれ以下の厚さ）を形成するステップも示す。すなわちこの薄い酸化物は、パッド酸化物層１４の除去中に露出した基板１０の表面上に形成される。酸化物層３２は、この構造のゲート酸化物であることに留意さたい。この酸化物層は、当業者に周知の従来のゲート酸化プロセスを利用して形成される。例えば酸化物層３２は、この構造を、例えば空気や酸素などの酸化雰囲気に、約７００℃から約８００℃の温度で約５分から約１０分間さらすことによって形成することができる。単一の温度で加熱を行うことができ、あるいは様々なランプ（ramp）およびソーク（soak）・サイクルを使用することができる。上記酸化条件について触れたが、本明細書では、露出したゲート・ホールの底部に薄い酸化物層を形成するのに十分である限り、他の温度および時間も企図される。また、従来の急速熱酸化（ＲＴＯ）プロセスを使用することも、本発明が企図する範囲内である。
【００３５】
ゲート・ホール２８の底部にゲート酸化物３２を形成した後、ＣＶＤやプラズマＣＶＤなどの従来の付着プロセスを利用してゲート・ホールに多結晶シリコン３４を充填し、次いでこの構造を、例えばＣＭＰなどの従来のプロセスによって平坦化し、窒化物層２６上で止める。この平坦化した構造を図１３に示す。
【００３６】
図１４に示す、本発明の第１の方法の次のステップによれば、ウェット・エッチング・プロセスの使用も含む従来のダマシン・エッチバック・プロセスによって、窒化物層２６および窒化物層１６を除去する。ダマシン・エッチバック・プロセスによって、ゲート領域、すなわち多結晶シリコン３４の側壁が露出した、図１４に示す構造が得られる。本発明のこのステップで使用するウェット・エッチング・プロセスは、高温のリン酸などであってこれに限定されない化学的エッチング剤の存在下で実施する。本発明では、その他の化学的エッチング剤ならびにドライ・エッチングを使用することもできる。
【００３７】
窒化物層１６および２６を除去し、その後、多結晶シリコン３４の側壁を露出させた後、ポリ酸化ステップを実施するが、このステップでは、露出した多結晶シリコン３４の側壁、ならびに多結晶シリコン３４の上面に、酸化物領域３５を形成する（図１４参照）。多結晶シリコンに形成される酸化物領域は、残った多結晶シリコンがディスポーザブル・スペーサの除去中に化学的侵食を受けないように、保護する役割をする。酸化物領域３５は、酸化物領域３２を形成する際に使用したものと同じかまたは異なる酸化技法を使用して形成される。
【００３８】
次に、多結晶シリコン３４の酸化した側壁上に、窒化物スペーサ３６を形成する（図１５参照）。本発明で使用する窒化物スペーサは、Ｓｉ3Ｎ4などであってこれに限定されない従来の窒化物含有材料からなる。このスペーサは、当技術分野で周知の従来の付着プロセスを利用して形成され、次いでＲＩＥによりエッチングされる。本発明で使用する窒化物スペーサは、後続の処理ステップで除去されるのでディスポーザブル・スペーサである。窒化物スペーサ３６の厚さは、その製作に使用する付着プロセスに応じて変えることができるが、本発明では一般に、窒化物スペーサの厚さは約１００ｎｍから約１５０ｎｍである。
【００３９】
多結晶シリコン３４の酸化した側壁上に窒化物スペーサを形成した後、従来のイオン注入によって基板内にソース／ドレイン領域３８を形成し、アニール・プロセスを利用してこの領域を活性化するが、このアニール・プロセスは、５秒間またはそれ以上の時間でアニール温度が約１０００℃またはそれ以上であり、この温度は約１０００℃から約１０５０℃が好ましい。活性化したソース領域およびドレイン領域を含む構造を、図１６に示す。
【００４０】
次に、図１７に示すように、この構造から窒化物スペーサを除去し、当技術分野で周知の従来のプロセスを利用して、ソース／ドレイン延長部４０およびスーパー・ハロ注入部４２を形成する。例えば、この構造内にこれらの領域を形成して活性化する際、イオン注入やアニールを使用することができる。これらの領域を活性化するのに使用するアニール温度は、この前に実施したソース／ドレイン活性化ステップで使用するアニール温度よりも低い。具体的には、ソース／ドレイン延長部およびスーパー・ハロ注入部を活性化するのに使用するアニール温度は、１秒間またはそれ以下の時間で約１０００℃またはそれ以下であり、その温度は約９００℃から約９５０℃が非常に好ましい。
【００４１】
本発明の任意選択の一実施形態では、多結晶シリコンの露出した側壁を酸化した後、すなわちポリ再酸化後、窒化物スペーサを除去する前に、ソース／ドレイン延長部を形成する。
【００４２】
次いで図１７に示す構造を、当技術分野で周知の従来のＣＭＯＳ処理ステップにかけるが、この処理は、例えばR. Colclaser、「Micro Electronics processing and Device Design, Chapter 10」、ｐ．２６６〜２６９、John Wiley and Sons publisher、１９８０に記載されている。
【００４３】
本発明の第２の方法では、まず、図８に至るまでの処理ステップを行う。次に、図８に示すトレンチ誘電材料を、当業者に周知の従来の平坦化プロセスを使用して平坦化し、次いで高温リン酸エッチング・プロセスを使用して、第１の窒化物層をパッド酸化物層に至るまで除去し、図１８に示す構造を得る。次に、図１９に示すように、この構造の、露出したパッド酸化物層上に、第２の窒化物層２６を形成する。第２の窒化物層は、本明細書で以前述べたものと同じプロセス技法を使用して形成される。本発明の、この実施形態での第２の窒化物層２６の全体の厚さは、ゲート領域の所望の高さとに実質的に等しい。すなわち、新たに付着した第２の窒化物層の厚さは約５ｎｍから約２００ｎｍであり、この厚さは約１０ｎｍから約１５０ｎｍがより好ましい。
【００４４】
次いで図１９に示す構造を、図１０ないし図１７に示すように処理する（第２の方法を使用する場合、図１０ないし図１７の窒化物層１６および２６は、新たに形成される第２の窒化物層のみで作製されることに留意されたい）。
【図面の簡単な説明】
【図１】従来技術のスーパ・ハロ・プロフィルのドーピング線を示す断面図である。
【図２】チャネル長許容度が±３０％である０．０５μｍ設計について、シミュレートされたＩon、Ｉoff特性（２５℃）を示すグラフである。
【図３】窒化物スペーサをエッチングする前の、従来技術のＭＯＳＦＥＴを示す断面図である。
【図４】窒化物スペーサをエッチングした後の、従来技術のＭＯＳＦＥＴを示す断面図である。
【図５】本発明の第１の方法の、処理ステップ（ａ）を示す断面図である。
【図６】本発明の第１の方法の、処理ステップ（ｂ）を示す断面図である。
【図７】本発明の第１の方法の、処理ステップ（ｃ）、（ｄ）を示す断面図である。
【図８】本発明の第１の方法の、処理ステップ（ｅ）を示す断面図である。
【図９】本発明の第１の方法の、処理ステップ（ｆ）を示す断面図である。
【図１０】本発明の第１の方法の、処理ステップ（ｇ）を示す断面図である。
【図１１】本発明の第１の方法の、処理ステップ（ｇ）を示す断面図である。
【図１２】本発明の第１の方法の、処理ステップ（ｈ）、（ｉ）を示す断面図である。
【図１３】本発明の第１の方法の、処理ステップ（ｊ）を示す断面図である。
【図１４】本発明の第１の方法の、処理ステップ（ｋ）、（ｌ）を示す断面図である。
【図１５】本発明の第１の方法の、処理ステップ（ｍ）を示す断面図である。
【図１６】本発明の第１の方法の、処理ステップ（ｎ）を示す断面図である。
【図１７】本発明の第１の方法の、処理ステップ（ｏ）、（ｐ）を示す断面図である。
【図１８】本発明の第１の方法で使用する処理ステップとは異なる、本発明の第２の方法で使用する処理ステップを示す断面図である。
【図１９】本発明の第１の方法で使用する処理ステップとは異なる、本発明の第２の方法で使用する処理ステップを示す断面図である。
【符号の説明】
１０  基板
１２  ゲート・スタック
１４  パッド酸化物層
１６  窒化物層
２０  酸化物ライナ
２２  トレンチ誘電材料
２４  ディープ・ウェル注入領域
２６  窒化物層
２８  ゲート・ホール
３４  多結晶シリコン
３６  窒化物スペーサ
３８  ソース／ドレイン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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