(57)【特許請求の範囲】
【請求項１】
不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、以下の工程をこの順序で含む、半導体装置の製造方法。
半導体層の上方に第１絶縁層を形成する工程、
前記第１絶縁層の上方に第１導電層を形成する工程、
前記ロジック回路領域内の前記第１導電層の上方にマスク絶縁層を形成する工程、
前記第１導電層と前記マスク絶縁層との上方にストッパ層を形成する工程、
前記ストッパ層と前記マスク絶縁層と前記第１導電層とを選択的にエッチングして、前記メモリ領域内にワードゲート層を形成し、かつ、前記ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成する工程、
前記メモリ領域と前記ロジック回路領域との全面にＯＮＯ膜を形成する工程、
前記ＯＮＯ膜の上方に第２導電層を形成する工程、
前記第２導電層を異方性エッチングすることにより、前記メモリ領域内の前記ワードゲート層の両側面に、前記ＯＮＯ膜を介してサイドウォール状のコントロールゲートを形成するとともに、前記ロジック回路領域内の前記ゲート電極の両側面に、前記ＯＮＯ膜を介してサイドウォール状の導電層を形成する工程、
前記不揮発性記憶装置のソース領域またはドレイン領域となる第１不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第２不純物層とを形成する工程、
前記ゲート電極の両側面に残存させられた前記ＯＮＯ膜と前記サイドウォール状の導電層とを除去する工程、
前記メモリ領域と前記ロジック回路領域との全面に第２絶縁層を形成する工程、
前記第２絶縁層を異方性エッチングすることにより、前記ゲート電極の両側面にサイドウォール絶縁層を形成する工程、
前記第１不純物層と前記第２不純物層との表面にシリサイド層を形成する工程、
前記メモリ領域と前記ロジック回路領域との全面に第３絶縁層を形成する工程、
前記ストッパ層が露出するまで前記第３絶縁層を研磨する工程、
前記ストッパ層を除去する工程、
前記メモリ領域内の前記ワードゲート層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成する工程。
【請求項２】
不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、以下の工程をこの順序で含む、半導体装置の製造方法。
半導体層の上方に第１絶縁層を形成する工程、
前記第１絶縁層の上方に第１導電層を形成する工程、
前記ロジック回路領域内の前記第１導電層の上方にマスク絶縁層を形成する工程、
前記第１導電層と前記マスク絶縁層との上方にストッパ層を形成する工程、
前記ストッパ層と前記マスク絶縁層と前記第１導電層とを選択的にエッチングして、前記メモリ領域内にワードゲート層を形成し、かつ、前記ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成する工程、
前記メモリ領域と前記ロジック回路領域との全面にＯＮＯ膜を形成する工程、
前記ＯＮＯ膜の上方に第２導電層を形成する工程、
前記第２導電層を異方性エッチングすることにより、前記ワードゲートと前記ゲート電極との両側面に、前記ＯＮＯ膜を介して前記第２導電層を残存させる工程、
前記不揮発性記憶装置のソース領域またはドレイン領域となる第１不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第２不純物層とを形成する工程、
前記ゲート電極の両側面に残存させられた前記第２導電層を除去する工程、
前記メモリ領域と前記ロジック回路領域との全面に第２絶縁層を形成する工程、
前記前記第１不純物層と前記第２不純物層との一部は露出し、かつ、前記メモリ領域内に残存させられた前記第２導電層は露出しないように、前記第２絶縁層を除去する工程、
前記第１不純物層と前記第２不純物層との表面にシリサイド層を形成する工程、
前記メモリ領域と前記ロジック回路領域との全面に第３絶縁層を形成する工程、
前記ストッパ層が露出するまで前記第３絶縁層を研磨する工程、
前記ストッパ層を除去する工程、
前記メモリ領域内の前記ワードゲート層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成する工程。
【請求項３】
請求項１または２において、
前記ワードゲートを形成した後に、さらに前記第１不純物層の延在方向に隣り合う前記ワードゲートの相互間に素子分離用不純物層を形成する工程。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１つのワードゲートに対して２つの電荷蓄積領域を有する不揮発性記憶装置がアレイ状に配置されたメモリ領域と、ロジック回路領域とを含む半導体装置の製造方法に関する。
【０００２】
【背景技術および発明が解決しようとする課題】
不揮発性半導体記憶装置のひとつのタイプとして、チャネル領域とコントロールゲートとの間のゲート絶縁層が酸化シリコン層と窒化シリコン層との積層体からなり、前記窒化シリコン層に電荷がトラップされるMONOS（Metal  Oxide  Nitride  Oxide  Semiconductor）型もしくはSONOS（Silicon  Oxide  Nitride  Oxide  Silicon）型と呼ばれるタイプがある。
【０００３】
MONOS型の不揮発性半導体記憶装置として、図１５に示すデバイスが知られている（文献：Ｙ．Hayashi，et  al  ，2000  Symposium  on  VLSI  Technology  Digest  of  Technical  Papers  ｐ．１２２−ｐ．１２３）。
【０００４】
このMONOS型のメモリセル１００は、半導体基板１０上に第１ゲート絶縁層１２を介してワードゲート１４が形成されている。そして、ワードゲート１４の両側には、それぞれサイドウォール状の第１コントロールゲート２０と第２コントロールゲート３０とが配置されている。第１コントロールゲート２０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第１コントロールゲート２０の側面とワードゲート１４との間には絶縁層２４が存在する。同様に、第２コントロールゲート３０の底部と半導体基板１０との間には、第２ゲート絶縁層２２が存在し、第２コントロールゲート３０の側面とワードゲート１４との間には絶縁層２４が存在する。そして、隣り合うメモリセルの、対向するコントロールゲート２０とコントロールゲート３０との間の半導体基板１０には、ソース領域またはドレイン領域を構成する不純物層１６，１８が形成されている。
【０００５】
このように、ひとつのメモリセル１００は、ワードゲート１４の側面に２つのMONOS型メモリ素子を有する。また、これらの２つのMONOS型メモリ素子は独立に制御される。したがって、ひとつのメモリセル１００は、２ビットの情報を記憶することができる。
【０００６】
本発明の目的は、２つの電荷蓄積領域を有するMONOS型の不揮発性記憶装置を含む半導体装置の製造方法であって、MONOS型のメモリセルを含むメモリ領域と、メモリの周辺回路などを含むロジック回路領域とを同一基板上に形成する方法を提供することにある。
【０００７】
【課題を解決するための手段】
本発明の半導体装置の製造方法は、
不揮発性記憶装置を含むメモリ領域と、該不揮発性記憶装置の周辺回路を含むロジック回路領域とを含む半導体装置の製造方法であって、以下の工程をこの順序で含む。
【０００８】
半導体層の上方に第１絶縁層を形成する工程、
前記第１絶縁層の上方に第１導電層を形成する工程、
前記ロジック回路領域内の前記第１導電層の上方にマスク絶縁層を形成する工程、
前記第１導電層と前記マスク絶縁層との上方にストッパ層を形成する工程、
前記ストッパ層と前記マスク絶縁層と前記第１導電層とを選択的にエッチングして、前記メモリ領域内にワードゲート層を形成し、かつ、前記ロジック回路領域内に絶縁ゲート電界効果トランジスタのゲート電極を形成する工程、
前記メモリ領域と前記ロジック回路領域との全面にＯＮＯ膜を形成する工程、
前記ＯＮＯ膜の上方に第２導電層を形成する工程、
前記第２導電層を異方性エッチングすることにより、前記メモリ領域内の前記ワードゲート層の両側面に、前記ＯＮＯ膜を介してサイドウォール状のコントロールゲートを形成するとともに、前記ロジック回路領域内の前記ゲート電極の両側面に、前記ＯＮＯ膜を介してサイドウォール状の導電層を形成する工程、
前記不揮発性記憶装置のソース領域またはドレイン領域となる第１不純物層と、前記絶縁ゲート電界効果トランジスタのソース領域またはドレイン領域となる第２不純物層とを形成する工程、
前記ゲート電極の両側面に残存させられた前記ＯＮＯ膜と前記サイドウォール状の導電層とを除去する工程、
前記メモリ領域と前記ロジック回路領域との全面に第２絶縁層を形成する工程、
前記第２絶縁層を異方性エッチングすることにより、前記ゲート電極の両側面にサイドウォール絶縁層を形成する工程、
前記第１不純物層と前記第２不純物層との表面にシリサイド層を形成する工程、
前記メモリ領域と前記ロジック回路領域との全面に第３絶縁層を形成する工程、
前記ストッパ層が露出するまで前記第３絶縁層を研磨する工程、
前記ストッパ層を除去する工程、
前記メモリ領域内の前記ワードゲート層をパターニングして、該メモリ領域内に前記不揮発性記憶装置のワードゲートを形成する工程。
【０００９】
【発明の実施の形態】
以下、本発明の一実施の形態について図面を参照して説明する。まず、本発明の実施の形態にかかる製造方法について説明する前に、まず、この製造方法によって得られる半導体装置について説明する。
【００１０】
図１は、半導体装置のメモリ領域のレイアウトを示す平面図である。図２は、本実施の形態に係る半導体装置の一部分を示す平面図である。図３は、図２のＡ−Ａ線に沿った断面図である。
【００１１】
図１〜図３に示す半導体装置は、MONOS型不揮発性記憶装置（以下、「メモリセル」という）１００が複数の行および列に格子状に配列されてメモリセルアレイを構成しているメモリ領域１０００と、メモリの周辺回路などを含むロジック回路領域２０００とを含む。
【００１２】
（デバイスの構造）
まず、図１を参照しながら、メモリ領域１０００のレイアウトについて説明する。
【００１３】
図１には、メモリ領域１０００の一部である第１のブロックＢ１と、これに隣り合う第２のブロックＢ２とが示されている。第１のブロックＢ１と第２のブロックＢ２との間の一部領域には、素子分離領域３００が形成されている。各ブロックＢ１，Ｂ２においては、Ｘ方向（行方向）に延びる複数のワード線５０（ＷＬ）と、Ｙ方向（列方向）に延びる複数のビット線６０（ＢＬ）とが設けられている。一本のワード線５０は、Ｘ方向に配列された複数のワードゲート１４に接続されている。ビット線６０は不純物層１６，１８によって構成されている。
【００１４】
第１および第２コントロールゲート２０，３０を構成する導電層４０は、各不純物層１６，１８を囲むように形成されている。すなわち、第１，第２コントロールゲート２０，３０は、それぞれＹ方向に延びており、１組の第１，第２コントロールゲート２０，３０の一方の端部は、Ｘ方向に延びる導電層によって互いに接続されている。また、１組の第１，第２コントロールゲート２０，３０の他方の端部はともに１つの共通コンタクト部２００に接続されている。したがって、各第１，第２コントロールゲート２０，３０は、メモリセルのコントロールゲートの機能と、Ｙ方向に配列された各コントロールゲートを接続する配線としての機能とを有する。
【００１５】
単一のメモリセル１００は、１つのワードゲート１４と、このワードゲート１４の両側に形成された第１，第２コントロールゲート２０，３０と、これらのコントロールゲート２０，３０の外側であって、半導体基板内に形成された不純物層１６，１８とを含む。そして、不純物層１６，１８は、それぞれ隣り合うメモリセル１００によって共有される。
【００１６】
Ｙ方向に互いに隣り合う不純物層１６であって、ブロックＢ１に形成された不純物層１６とブロックＢ２に形成された不純物層１６とは、半導体基板内に形成されたコンタクト用不純物層４００によって互いに電気的に接続されている。このコンタクト用不純物層４００は、不純物層１６に対し、コントロールゲートの共通コンタクト部２００とは反対側に形成される。
【００１７】
このコンタクト用不純物層４００上には、コンタクト３５０が形成されている。不純物層１６によって構成されたビット線６０は、このコンタクト３５０によって、上層の配線層に電気的に接続される。
【００１８】
同様に、Ｙ方向に互いに隣り合う２つの不純物層１８は、共通コンタクト部２００が配置されていない側において、図示しないコンタクト用不純物層によって互いに電気的に接続されている。
【００１９】
図１からわかるように、１つのブロックにおいて、複数の共通コンタクト部２００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。同様に、１つのブロックにおいて、複数のコンタクト用不純物層４００の平面レイアウトは、不純物層１６と不純物層１８とで交互に異なる側に形成され、千鳥配置となる。
【００２０】
次に、図２および図３を参照しながら、半導体装置の平面構造および断面構造について説明する。メモリ領域１０００と隣り合う位置に、例えばメモリの周辺回路を構成するロジック回路領域２０００が形成されている。メモリ領域１０００とロジック回路領域２０００とは、素子分離領域３００によって電気的に分離されている。メモリ領域１０００には、少なくともメモリセル１００が形成されている。ロジック回路領域２０００には、少なくともロジック回路を構成する絶縁ゲート電界効果トランジスタ（以下、「ＭＯＳトランジスタ」という）５００が形成されている。
【００２１】
まず、メモリ領域１０００について説明する。
【００２２】
メモリセル１００は、半導体基板１０の上方に第１ゲート絶縁層１２を介して形成されたワードゲート１４と、半導体基板１０内に形成された、ソース領域またはドレイン領域を構成する不純物層１６，１８と、ワードゲート１４の両側に沿ってそれぞれ形成された、サイドウォール状の第１および第２のコントロールゲート２０，３０とを含む。また、不純物層１６，１８上には、シリサイド層９２が形成されている。
【００２３】
第１コントロールゲート２０は、半導体基板１０の上方に第２ゲート絶縁層２２を介して形成され、かつ、ワードゲート１４の一方の側面に対してサイド絶縁層２４を介して形成されている。同様に、第２コントロールゲート３０は、半導体基板１０の上方に第２ゲート絶縁層２２を介して形成され、かつ、ワードゲート１４の他方の側面に対してサイド絶縁層２４を介して形成されている。
【００２４】
第２ゲート絶縁層２２およびサイド絶縁層２４は、ＯＮＯ膜である。具体的には、第２ゲート絶縁層２２およびサイド絶縁層２４は、ボトム酸化シリコン層（第１酸化シリコン層）、窒化シリコン層、トップ酸化シリコン層（第２酸化シリコン層）の積層膜である。
【００２５】
第２ゲート絶縁層２２の第１酸化シリコン層は、チャネル領域と電荷蓄積領域との間に電位障壁（potential  barrier）を形成する。第２ゲート絶縁層２２の窒化シリコン層は、キャリア（たとえば電子）をトラップする電荷蓄積領域として機能する。第２ゲート絶縁層２２の第２酸化シリコン層は、コントロールゲートと電荷蓄積領域との間に電位障壁（potential  barrier）を形成する。
【００２６】
サイド絶縁層２４は、ワードゲート１４と、コントロールゲート２０，３０とをそれぞれ電気的に分離させる。また、サイド絶縁層２４の上端は、ワードゲート１４と第１，第２コントロールゲート２０，３０とのショートを防ぐために、コントロールゲート２０，３０の上端に比べ、半導体基板１０に対して上方に位置している。
【００２７】
サイド絶縁層２４と第２ゲート絶縁層２２とは、同一の成膜工程で形成され、それぞれの層構造は等しくなる。
【００２８】
そして、隣り合うメモリセル１００において、隣り合う第１コントロールゲート２０と第２コントロールゲート３０との間には、埋め込み絶縁層７０が形成される。この埋め込み絶縁層７０は、少なくともコントロールゲート２０，３０が露出しないようにこれらを覆っている。具体的には、埋込み絶縁層７０の上面は、サイド絶縁層２４の上端より半導体基板１０に対して上方に位置している。埋込み絶縁層７０をこのように形成することで、第１，第２コントロールゲート２０，３０と、ワードゲート１４およびワード線５０との電気的分離をより確実に行うことができる。
【００２９】
共通コンタクト部２００には、コントロールゲート２０，３０に所定の電位を供給するための導電層が形成される。共通コンタクト部２００は、第１コンタクト絶縁層２１２、第２コンタクト絶縁層２１０、第１コンタクト導電層２１４、第２コンタクト導電層２３２、第３コンタクト絶縁層２５２および第３コンタクト導電層２６０から構成されている。
【００３０】
第１コンタクト絶縁層２１２は、第１ゲート絶縁層１２と同一の工程で形成される。
【００３１】
第２コンタクト絶縁層２１０は、第２ゲート絶縁層２２およびサイド絶縁層２４と同一の工程で形成される。従って、第２コンタクト絶縁層２１０は、第１酸化シリコン層，窒化シリコン層および第２酸化シリコン層の積層体から構成されている。
【００３２】
第１コンタクト導電層２１４は、ワードゲート１４と同一の工程で形成される。第１コンタクト導電層２１４は、第２コンタクト絶縁層２１０の外側に形成されている。
【００３３】
第２コンタクト導電層２３２は、第２コンタクト絶縁層２１０の内側に形成されている。第２コンタクト導電層２３２は、第１，第２コントロールゲート２０，３０の形成と同一の工程によって、これらのコントロールゲート２０，３０と連続するように形成される。従って、第２コンタクト導電層２３２と、コントロールゲート２０，３０とは、同一の材質で形成されている。
【００３４】
第３コンタクト絶縁層２５２は、第２コンタクト導電層２３２の内側に形成されている。第３コンタクト絶縁層２５２は、サイドウォール絶縁層１５２と同一の工程によって形成される。
【００３５】
第３コンタクト導電層２６０は、ワード線５０と同一の工程で形成され、第１コンタクト導電層２１４と第２コンタクト導電層２３２とに接続されている。
【００３６】
ロジック回路領域２０００においては、ＭＯＳトランジスタ５００が形成されている。ＭＯＳトランジスタ５００は、半導体基板１０の上方に第３ゲート絶縁層１２２を介して形成されたゲート電極１４２と、半導体基板１０内に形成されたソース領域またはドレイン領域を構成する不純物層１６２，１８２と、ゲート電極１４２の両側面に沿ってそれぞれ形成されたサイドウォール絶縁層１５２とを含む。さらに、不純物層１６２，１８２の上面には、シリサイド層１９２が形成されている。ゲート電極１４２の上面には、マスク絶縁層１５０が形成されている。
【００３７】
ロジック回路領域２０００においては、ＭＯＳトランジスタ５００は絶縁層２７０によって覆われている。この絶縁層２７０は、埋込み絶縁層７０と同一の工程で形成される。
【００３８】
メモリ領域１０００とロジック回路領域２０００との境界領域には、図２および図３に示すように、ワードゲート１４およびゲート電極１４２と同一の材質からなる境界部１４０ｃが形成される。この境界部１４０ｃは、ワードゲート１４およびゲート電極１４２と同一の成膜工程で形成される。また、境界部１４０ｃの少なくとも一部は、素子分離領域３００の上方に形成される。
【００３９】
境界部１４０ｃの一方の側面（メモリ領域１０００側）には、コントロールゲート２０，３０と同一の材質のサイドウォール状導電層２０ａが形成されている。このサイドウォール状導電層２０ａは、Ｙ方向に延びており、共通コンタクト部２００を介して隣り合うコントロールゲート３０と電気的に接続されている。このサイドウォール状導電層２０ａは、メモリセルのコントロールゲートとしては利用されない。しかしながら、サイドウォール状導電層２０ａを隣り合うコントロールゲート３０と電気的に接続させることによって、サイドウォール状導電層２０ａと隣り合うコントロールゲート３０の電気特性を、他のコントロールゲートの電気特性と等しくすることができる。
【００４０】
また、境界部１４０ｃの他の側面（ロジック回路領域２０００側）には、ＭＯＳトランジスタ５００のサイドウォール絶縁層１５２の形成と同一の工程によって形成されたサイドウォール状絶縁層１５２が形成されている。
【００４１】
メモリセル１００およびＭＯＳトランジスタ５００などが形成された半導体基板１０上には、層間絶縁層７２が形成されている。そして、層間絶縁層７２には、例えば共通コンタクト部２００の第３コンタクト導電層２６０に到達するコンタクトホールが形成されている。このコンタクトホール内に、タングステンプラグまたは銅プラグなどの導電層８２が充填され、この導電層８２は層間絶縁層７２上に形成された配線層８０と接続されている。
【００４２】
（半導体装置の製造方法）
次に、図４〜図１４を参照しながら、本実施の形態に係る半導体装置の製造方法について説明する。各断面図は、図２のＡ−Ａ線に沿った部分に対応する。図４〜図１４において、図１〜図３で示す部分と実質的に同一部分には同一符号を付し、重複する記載は省略する。
【００４３】
（１）図４に示すように、まず、半導体基板１０の表面に、トレンチアイソレーション法によって素子分離領域３００を形成する。次いで、イオン注入によってコンタクト用不純物層４００（図１参照）を半導体基板１０内に形成する。
【００４４】
次いで、半導体基板１０の表面に絶縁層１２０、ドープトポリシリコンからなるゲート層１４０を形成する。次いで、ロジック回路領域２０００において、マスク絶縁層１５０を形成する。マスク絶縁層１５０の成膜およびパターニングには、公知の方法を用いることができる。次いで、メモリ領域１０００およびロジック回路領域２０００において、後のＣＭＰ工程におけるストッパ層Ｓ１００を形成する。
【００４５】
ストッパ層Ｓ１００としては、たとえば窒化シリコン層を用いることができる。マスク絶縁層１５０は、少なくともストッパ層Ｓ１００を除去する工程、および後の導電層のエッチング工程において、ロジック回路領域２０００のゲート電極を保護するマスクとして機能する必要がある。そのため、マスク絶縁層１５０としては、ストッパ層Ｓ１００として窒化シリコン層を用いた場合には、窒化シリコン層を除去するために用いるもの、例えば熱りん酸に対して耐性を有する酸化シリコン層を用いることができる。
【００４６】
（２）次いで、所定のパターンを有するレジスト層（図示しない）を形成する。次いで、このレジスト層をマスクとしてストッパ層Ｓ１００をパターニングする。その後、パターニングされたストッパ層Ｓ１００をマスクとして、ゲート層１４０をエッチングする。図５に示すように、メモリ領域１０００においては、後のパターニングによってワードゲートとなるワードゲート層１４０ａが形成され、ロジック回路領域２０００においては、ＭＯＳトランジスタのゲート電極１４２が形成される。
【００４７】
すなわち、この工程では、メモリ領域１０００においては、絶縁層１２０，ワードゲート層１４０ａおよびストッパ層Ｓ１００の積層体が形成され、ロジック回路領域２０００においては、絶縁層１２０，ゲート電極１４２，マスク絶縁層１５０およびストッパ層Ｓ１００の積層体が形成される。そして、メモリ領域１０００とロジック回路領域２０００との境界をなす素子分離領域３００上には、境界部１４０ｃおよびストッパ層Ｓ１００の積層体が形成される。
【００４８】
図６に、パターニング後のメモリ領域１０００の平面図を示す。メモリ領域１０００では、ゲート層１４０およびストッパ層Ｓ１００の積層体に開口部１６０，１８０が形成されている。開口部１６０，１８０は、後のイオン注入によって不純物層１６，１８が形成される領域にほぼ対応している。そして、後の工程で、開口部１６０，１８０の側面に沿ってサイド絶縁層とコントロールゲートとが形成される。
【００４９】
（３）図７に示すように、半導体基板１０上に、ＯＮＯ膜２２０を全面的に形成する。ＯＮＯ膜２２０は、第１酸化シリコン層、窒化シリコン層および第２酸化シリコン層を順次堆積させることで形成される。第１酸化シリコン層は、たとえば熱酸化法、ＣＶＤ法を用いて成膜することができる。窒化シリコン層は、たとえばＣＶＤ法によって成膜することができる。第２酸化シリコン層は、ＣＶＤ法、たとえば高温酸化法（ＨＴＯ）を用いて成膜することができる。これらの各層を成膜した後アニール処理を行い、各層を緻密化することが好ましい。
【００５０】
ＯＮＯ膜２２０は、後のパターニングによって、図３に示すように、コントロールゲート２０，３０のための第２ゲート絶縁層２２およびサイド絶縁層２４、ならびに第２コンタクト絶縁層２１０を構成する。
【００５１】
（４）図８に示すように、ドープトポリシリコン層２３０を、ＯＮＯ膜２２０上に全面的に形成する。次いで、共通コンタクト部が形成される領域に、レジスト層Ｒ１００を形成する。
【００５２】
（５）図９に示すように、ドープトポリシリコン層２３０（図８参照）を異方性エッチングによって全面的にエッチングすることにより、第１および第２コントロールゲート２０，３０を構成する導電層４０（図１参照）および第２コンタクト導電層２３２を形成する。また、この工程では、境界部１４０ｃのメモリ領域１０００側およびロジック回路領域２０００側の側面に、それぞれサイドウォール状の導電層２０ａ，３０ｃが形成される。さらに、この工程では、ロジック回路領域２０００においてゲート電極１４２の両側面にそれぞれサイドウォール状の導電層２０ｃ、３０ｃが形成される。
【００５３】
すなわち、この工程では、メモリ領域１０００の開口部１６０，１８０（図６参照）の側面に沿って、サイド絶縁層２４を介在させた状態で、第２ゲート絶縁層２２上にサイドウォール状のコントロールゲート２０，３０が形成される。このとき、コントロールゲート２０，３０の上端は、ワードゲート層１４０ａの上面に対し低くなるように形成される。そして、同一の工程で、レジスト層Ｒ１００（図８参照）でマスクされた部分には、コントロールゲート２０，３０と連続する、第２コンタクト導電層２３２が形成される。次いで、レジスト層Ｒ１００を除去する。
【００５４】
（６）図９に示すように、不純物、たとえばＮ型不純物を全面的にイオン注入することにより、半導体基板１０内に、メモリ領域１０００のソース領域またはドレイン領域を構成する不純物層１６，１８と、ロジック回路領域２０００のソース領域またはドレイン領域を構成する不純物層１６２，１８２とを形成する。
【００５５】
（７）図１０に示すように、メモリ領域１０００をレジスト層Ｒ２００によってマスクし、ロジック回路領域２０００におけるサイドウォール状の導電層２０ｃ，３０ｃ（図９参照）を除去する。レジスト層Ｒ２００は、その端部が境界部１４０ｃ上のストッパ層Ｓ１００上に位置するように形成される。
【００５６】
（８）図１０に示すように、レジスト層Ｒ２００によってメモリ領域１０００をマスクした状態で、Ｎ型不純物をドープすることにより、ロジック回路領域２０００においてソース領域およびドレイン領域のエクステンション層１６１，１８１が形成される。その後、レジスト層Ｒ２００を除去する。
【００５７】
（９）図１１に示すように、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコンまたは窒化酸化シリコンなどの絶縁層２５０を全面的に形成する。
【００５８】
次いで、図１２に示すように、絶縁層２５０（図１１参照）を異方性エッチングによって全面的にエッチングすることにより、ロジック回路領域２０００において、ゲート電極１４２の両側面にサイドウォール絶縁層１５２が形成される。これと共に、境界部１４０ｃのロジック回路領域２０００側の側面にサイドウォール絶縁層１５２が形成され、コントロールゲート２０，３０および導電層２０ａ上に絶縁層１５２ａが形成され、さらに、第３コンタクト絶縁層２５２が形成される。
【００５９】
（１０）図１２に示すように、不純物層１６，１８，１６２，１８２の上面にシリサイド層を形成する。次いで、シリサイド形成用の金属を全面的に堆積させる。シリサイド形成用の金属とは、例えば、チタンやコバルトである。その後、不純物層１６，１８，１６２，１８２上に形成された金属をシリサイド化反応させることにより、不純物層１６，１８の上面にシリサイド層９２を形成させ、不純物層１６２，１８２の上面にシリサイド層１９２を形成させる。
【００６０】
従って、このシリサイド工程によって、ロジック回路領域２０００のＭＯＳトランジスタ５００は、ソース領域またはドレイン領域の表面が自己整合的にシリサイド化される。また、同一のシリサイド工程によって、メモリ領域１０００のメモリセル１００は、ソース領域またはドレイン領域の表面が自己整合的にシリサイド化される。
【００６１】
以上の工程でＭＯＳトランジスタ５００が形成される。
【００６２】
（１１）  次いで、メモリ領域１０００およびロジック回路領域２０００において、酸化シリコン、窒化酸化シリコンなどの絶縁層２７０（図１３参照）を全面的に形成する。絶縁層２７０は、ストッパ層Ｓ１００を覆うように形成される。
【００６３】
次いで、図１３に示すように、絶縁層２７０をＣＭＰ法を用いて、ストッパ層Ｓ１００が露出するまで研磨し、絶縁層２７０を平坦化する。
【００６４】
ロジック回路領域２０００においては、ＭＯＳトランジスタ５００は絶縁層２７０によって覆われる。そして、ＭＯＳトランジスタ５００のゲート電極１４２上には、マスク絶縁層１５０およびストッパ層Ｓ１００が積層されている。
【００６５】
また、コントロールゲート２０，３０をはさんで対向するサイド絶縁層２４，２４間には、埋込み絶縁層７０が形成される。この工程によって、第１，第２コントロールゲート２０，３０は埋込み絶縁層７０によって完全に覆われるとともに、第２コンタクト導電層２３２が露出する。
【００６６】
（１２）図１４に示すように、ストッパ層Ｓ１００（図１３参照）をたとえば熱りん酸で除去する。その後、メモリ領域１０００およびロジック回路領域２０００においてドープドポリシリコン層などの導電層を形成する。次いで、レジスト層（図示せず）を形成する。このレジスト層をマスクとして前記導電層をパターニングすることにより、ワード線５０および第３コンタクト導電層２６０を形成する。引き続き、同じレジスト層をマスクとして、ゲート層１４０ａ（図１３参照）のエッチングが行われる。このエッチングにより、ワード線５０が上方に形成されないゲート層１４０ａが除去される。その結果、アレイ状に配列したワードゲート１４を形成することができる。ゲート層１４０ａの除去領域は、後に形成されるＰ型不純物層（素子分離用不純物層）１５の領域と対応する（図２参照）。
【００６７】
尚、このエッチング工程では、第１，第２のコントロールゲート２０、３０をなす導電層４０は、埋込み絶縁層７０で覆われているために、エッチングされずに残る。また、ロジック回路領域２０００のＭＯＳトランジスタ５００は、絶縁層２７０によって完全に覆われているため、このエッチングによって影響を受けることは無い。
【００６８】
次いで、Ｐ型不純物を半導体基板１０に全面的にドープする。これにより、Ｙ方向におけるワードゲート１４の相互間の領域にＰ型不純物層（素子分離用不純物層）１５（図２参照）が形成される。このＰ型不純物層１５によって、不揮発性半導体記憶装置１００相互の素子分離がより確実に行われる。
【００６９】
（１３）次いで、第１層目の層間絶縁層を形成した後、公知の方法でコンタクトホールを形成し、コンタクトホール内の導電層および配線層を形成できる。例えば、図３に示すように、層間絶縁層７２にコンタクトホールを形成した後、共通コンタクト部２００と接続された導電層８２および配線層８０を形成する。この工程では、ロジック回路領域２０００においても同様にコンタクト部および配線層を形成することができる。
【００７０】
以上の工程により、図１、図２および図３に示す半導体装置を製造することができる。
【００７１】
この製造方法による利点は以下の通りである。
【００７２】
第１に、前記（２）の工程によって、後にメモリセル１００のワードゲート１４となるワードゲート層１４０ａと、ＭＯＳトランジスタ５００のゲート電極１４２とを同一の工程で形成することができる。
【００７３】
第２に、前記（６）の工程によって、メモリセル１００のソース領域またはドレイン領域１６，１８と、ＭＯＳトランジスタ５００のソース領域またはドレイン領域１６２，１８２とを同一の工程で形成することができる。
【００７４】
第３に、前記（１０）の工程によって、メモリセル１００のソース領域またはドレイン領域１６，１８の上に形成されるシリサイド層９２と、ＭＯＳトランジスタ５００のソース領域またはドレイン領域１６２，１８２との上に形成されるシリサイド層１９２とを同一の工程で形成することができる。
【００７５】
以上、本発明の一実施の形態について述べたが、本発明はこれに限定されず、本発明の要旨の範囲内で種々の態様をとりうる。たとえば、上記実施の形態では、半導体層としてバルク状の半導体基板を用いたが、ＳＯＩ基板の半導体層を用いてもよい。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置のメモリ領域のレイアウトを模式的に示す平面図である。
【図２】本発明の実施の形態にかかる半導体装置の要部を模式的に示す平面図である。
【図３】図２のＡ−Ａ線に沿った部分を模式的に示す断面図である。
【図４】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図５】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図６】図５に示す半導体装置の製造方法の一工程を示す平面図である。
【図７】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図８】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図９】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１０】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１１】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１２】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１３】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１４】図１から図３に示す半導体装置の製造方法の一工程を示す断面図である。
【図１５】公知のMONOS型メモリセルを示す断面図である。
【符号の説明】
１０  半導体基板
１２  第１ゲート絶縁層
１４  ワードゲート
１６，１８  不純物層
２０  第１コントロールゲート
２２  第２ゲート絶縁層
２４  サイド絶縁層
３０  第２コントロールゲート
５０  ワード線
６０  ビット線
７０  埋込み絶縁層
７２  層間絶縁層
８０  配線層
１００  不揮発性記憶装置（メモリセル）
１２０  絶縁層
１２２  第３ゲート絶縁層
１４０  ゲート層
１４０ａ  ワードゲート層
１４２  ゲート電極
１５０  マスク絶縁層
１６０，１８０  開口部
１６２，１８２  不純物層
２００  共通コンタクト部
２１０  第２コンタクト絶縁層
２１２  第１コンタクト絶縁層
２１４  第１コンタクト導電層
２２０  ＯＮＯ膜
２３０  ドープドポリシリコン層
２３２  第２コンタクト導電層
２５２  第３絶縁層
２６０  第３コンタクト導電層
２７０  絶縁層
３００  素子分離領域
４００  コンタクト用不純物層
５００  ＭＯＳトランジスタ
Ｓ１００  ストッパ層
Ｒ１００、Ｒ２００  レジスト層
１０００  メモリ領域
２０００  ロジック回路領域
【図１】
0003675381.tif 000002
【図２】
0003675381.tif 000003
【図３】
0003675381.tif 000004
【図４】
0003675381.tif 000005
【図５】
0003675381.tif 000006
【図６】
0003675381.tif 000007
【図７】
0003675381.tif 000008
【図８】
0003675381.tif 000009
【図９】
0003675381.tif 000010
【図１０】
0003675381.tif 000011
【図１１】
0003675381.tif 000012
【図１２】
0003675381.tif 000013
【図１３】
0003675381.tif 000014
【図１４】
0003675381.tif 000015
【図１５】
0003675381.tif 000016