(57)【特許請求の範囲】
【請求項１】
外部に信号を出力するために設けられる複数の電源側スイッチング素子及びグランド側スイッチング素子と、
これらの電源側及びグランド側スイッチング素子と直列に接続され、出力インピーダンスを切換えるために設けられるインピーダンス切換用素子と、
要求される動作条件に応じて、前記複数の電源側及びグランド側スイッチング素子の駆動を選択的に切り換えるための切換え制御信号を出力すると共に、前記複数のインピーダンス切換用素子を選択的に駆動するように制御する制御手段と、
内部回路より出力される信号に基づいて、前記電源側及びグランド側スイッチング素子を駆動する電源側駆動信号及びグランド側駆動信号を互いの位相が異なるように生成して出力する駆動信号出力手段と、
この駆動信号出力手段が出力する電源側駆動信号及びグランド側駆動信号と、前記制御手段が出力する切換え制御信号とを論理合成する論理回路部とを備え、
前記複数の電源側及びグランド側スイッチング素子の少なくとも一部は、外部に信号を出力する場合の電流駆動能力を変化させるように、前記論理回路部の出力信号によって選択的に駆動されることを特徴とする半導体集積回路装置。
【請求項２】
前記複数の電源側及びグランド側スイッチング素子は、ＣＭＯＳで構成されていることを特徴とする請求項１記載の半導体集積回路装置。
【請求項３】
前記制御手段はＣＰＵで構成され、
マイクロコンピュータとして構成されていることを特徴とする請求項１又は２記載の半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部に信号を出力するための信号出力回路と、この信号出力回路を、駆動するための駆動手段とを備えてなる半導体集積回路装置に関する。
【０００２】
【従来の技術】
半導体集積回路装置たる例えばマイクロコンピュータにおいては、外部信号出力端子にＣＭＯＳで構成される出力バッファを備えるものがある。そして、出力信号のレベルをハイにする場合には、ハイサイドのＰチャネルＭＯＳＦＥＴだけを駆動してオンにし、出力信号レベルをロウにする場合には、ロウサイドのＮチャネルＭＯＳＦＥＴだけをオンにするようになっている。
【０００３】
このように、出力バッファを構成するＣＭＯＳＦＥＴがスイッチング（オンオフ動作）を行うと、その出力バッファに接続されているボンディングワイヤやリードフレーム、或いは配線パターンに流れる電流が短時間で急激に変化する。そして、これらの配線パターン等はインダクタンス成分を有するため、スイッチングに伴う電流変化によって（Ｖ＝Ｌ・ｄｉ／ｄｔ）ノイズが誘導されるようになる。
【０００４】
以上のようなメカニズムによって発生するノイズ（Ｖ）を低減するためには、インダクタンス（Ｌ），若しくは電流変化（ｄｉ／ｄｔ）の何れかを低減すれば良いが、インダクタンスの低減については、集積回路装置の集積度の上昇や機能の増加による多ピン化の傾向、また、レイアウト上の制約などから限界がある。
【０００５】
そこで、電流変化の低減に着目すると、出力バッファのスイッチング速度を低下させることが考えられる。しかし、スイッチング速度を低下させると、当然に外部信号のレベル変化が緩慢となり、その結果、信号の伝送速度が低下することになる。即ち、信号伝送速度の高速化とノイズの低減とはトレードオフの関係にあるため、何れを優先して設計を行うかは、マイコンに要求される仕様に基づいて決定されている。
【０００６】
【発明が解決しようとする課題】
ところで、上記構成のマイコンが、例えば車両の各種制御を行うＥＣＵ(Electronic Control Unit) に用いられるような場合には、車両の走行時における安全性を確保する必要から、その設計においては「ノイズの低減」が優先される場合が多い。
【０００７】
そして、ＥＣＵには、保守点検時などに検査用の外部装置と接続されてシリアル通信を行い、検査等に必要なデータ通信などを行う機能もある。斯様な保守点検は車両の停止時に行われるため、車両の走行時と同様のレベルで安全性を確保する必要に乏しい。また、このような保守点検時にはデータ通信等をなるべく高速に実行して短時間で作業を終了したいという要請がある。しかしながら、従来の構成では、「ノイズの低減」を優先して設計を行った場合には、そのような要請に対応することができないという問題があった。
【０００８】
本発明は上記事情に鑑みてなされたものであり、その目的は、要求される動作条件に応じて、信号伝送速度とノイズの低減との何れかを優先して動作することが可能な半導体集積回路装置を提供することにある。
【００２８】
【課題を解決するための手段】
請求項１記載の半導体集積回路装置によれば、制御手段は、要求される動作条件に応じて、複数の電源側及びグランド側スイッチング素子の駆動を選択的に切り換えるための切換え制御信号を出力すると共に複数のインピーダンス切換用素子を選択的に駆動する。そして、論理回路部は、互いの位相が異なるように生成される電源側及びグランド側駆動信号と前記切換え制御信号とを論理合成し、複数の電源側及びグランド側スイッチング素子は、外部に信号を出力する場合の電流駆動能力を変化させるように、論理回路部の出力信号によって選択的に駆動される。
【００２９】
即ち、論理回路部の出力信号によって複数の電源側及びグランド側スイッチング素子の少なくとも一部を選択的に駆動することで、外部に信号を出力する場合の電流駆動能力を変化させ、制御手段がインピーダンス切換用素子を選択的に駆動することで、外部に信号を出力する場合の出力インピーダンスを変化させることができる。従って、電源側及びグランド側スイッチング素子と別個に駆動能力切換用素子を設けずとも電流駆動能力を変化させることができる。そして、出力インピーダンスと電流駆動能力とを同時に制御することができる。
【００３０】
請求項２記載の半導体集積回路装置によれば、複数の電源側及びグランド側スイッチング素子をＣＭＯＳで構成するので、スイッチング動作に伴って流れる電流を少なくして消費電力を低減することができる。
【００３１】
請求項３記載の半導体集積回路装置によれば、制御手段をＣＰＵで構成し、装置全体をマイクロコンピュータとして構成するので、電源側及びグランド側スイッチング素子をマイクロコンピュータの出力インターフェイス回路として、ＣＰＵの制御プログラムに基づき、要求される条件に応じて信号伝送が高速となるように動作させたり、或いは、ノイズを極力低減するように動作させることができるようになる。
【００３２】
【発明の実施の形態】
（第１実施例）
以下、本発明を、車両制御用のＥＣＵを構成するマイクロコンピュータに適用した場合の第１実施例について図１乃至図７を参照して説明する。図１は、マイクロコンピュータ（マイコン）の電気的構成を示す機能ブロック図である。マイコン（半導体集積回路装置）１は、ＣＰＵ（制御手段）２を中心として構成されている。ＣＰＵ２は、ＲＯＭに記憶されている制御プログラムに従って動作するようになっており、車両の各部に配置されている各種のセンサ（何れも図示せず）より出力されるセンサ信号などに基づいて、車両の走行に必要な各種の制御を行うようになっている。
【００３３】
ＣＰＵ２は、出力信号ＤＡＴＡを駆動回路部３を介して出力バッファ（信号出力回路）４に出力するようになっており、その出力バッファ４の出力端子は、マイコン１の出力ポート１ａに接続されている。駆動回路部３は、図２に示すように、内部に貫通電流低減回路６及び駆動回路９を備えている。
【００３４】
図２は、駆動回路部３及び出力バッファ４を中心とする詳細な電気的構成を示す図である。ＣＰＵ２より出力される出力信号ＤＡＴＡは、貫通電流低減回路６を構成するＮＯＲゲート７及びＮＡＮＤゲート８の一方の入力端子に与えられている。ＮＯＲゲート７の出力端子は、駆動回路９を構成するインバータ９Ｐの入力端子に接続されており、ＮＡＮＤゲート８の出力端子は、駆動回路９を構成するインバータ９Ｎの入力端子に共通に接続されている。
【００３５】
出力バッファ４は、ＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）４Ｐ及びＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）４Ｎをトーテムポール接続したＣＭＯＳインバータで構成されている。即ち、ＦＥＴ４Ｐ，４Ｎのソースは電源，グランドに夫々接続されており、両者のドレインは、マイコン１の出力ポート１ａに共通に接続されている。
【００３６】
そして、インバータ９Ｐの出力端子は、ＦＥＴ４Ｐのゲートに接続されていると共に、ＮＡＮＤゲート８の他方の入力端子にも接続されている。また、インバータ９Ｎの出力端子は、ＦＥＴ４Ｎのゲートに接続されていると共に、ＮＯＲゲート７の他方の入力端子にも接続されている。
【００３７】
ＣＰＵ２より出力されるセレクト信号ＳＥＬは、インバータ９Ｐ及び９Ｎに直接与えられていると共に、インバータ１０を介したセレクト信号ＳＥＬ＊も与えられている（“＊”は負論理を示す）。インバータ９Ｐ及び９Ｎは、セレクト信号ＳＥＬ，ＳＥＬ＊により内部的に電流駆動能力を切り換え可能であり、セレクト信号ＳＥＬがハイレベルの場合は電流駆動能力が低くなり、セレクト信号ＳＥＬがロウレベルの場合は電流駆動能力が高くなるように構成されている。その駆動能力差は、約１００倍程度に設定されている。
【００３８】
図３は、インバータ９Ｐ及び９Ｎの内部構成を示すものである。インバータ９Ｐは、電源にソースが接続されるＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）１２と、グランドにソースが接続されるＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）１３と、ＦＥＴ１２，１３のドレイン間に接続されるＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）１４とを備えており、これらが第１駆動手段１５ｐ（電源側駆動手段）を構成している。そして、ＦＥＴ１２，１４の共通接続点（ドレイン−ソース）は、インバータ９Ｐの出力端子となっている。
【００３９】
また、インバータ９Ｐの出力端子とグランドとの間には、ＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）１６，１７の直列回路が接続されており、ＦＥＴ１２，１６及び１７は第２駆動手段１８ｐ（電源側駆動手段）を構成している。そして、ＦＥＴ１２，１４及び１６のゲートには、データ信号ＤＡＴＡ＿ｐ＊が与えられており、ＦＥＴ１３，１７のゲートにはセレクト信号ＳＥＬ，ＳＥＬ＊が夫々与えられている。
【００４０】
一方、インバータ９Ｎは、電源にソースが接続されるＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）１９と、グランドにソースが接続されるＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）２０と、ＦＥＴ１９，２０のドレイン間に接続されるＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）２１とを備えており、これらが第１駆動手段１５ｎ（グランド側駆動手段）を構成している。そして、ＦＥＴ２１，２０の共通接続点（ソース−ドレイン）は、インバータ９Ｎの出力端子となっている。
【００４１】
また、電源とインバータ９Ｎの出力端子との間には、ＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）２２，２３の直列回路が接続されており、ＦＥＴ２０，２２及び２３は第２駆動手段１８ｎ（グランド側駆動手段）を構成している。そして、ＦＥＴ２０，２１及び２３のゲートには、データ信号ＤＡＴＡ＿ｎ＊が与えられており、ＦＥＴ２２，１９のゲートにはセレクト信号ＳＥＬ，ＳＥＬ＊が夫々与えられている。
【００４２】
ここで、図３において、ＦＥＴ１４及び２１は、他のＦＥＴに比較してサイズが小さく描かれているが、これは、ＦＥＴ１４及び２１の電流駆動能力が、他のＦＥＴよりも小さく設定されていることを表したものである。
【００４３】
次に、本実施例の作用について図４及び図５をも参照して説明する。ＣＰＵ２は、制御プログラムに基づき内部のレジスタにデータを書き込むことによってセレクト信号ＳＥＬを駆動回路部３に出力するようになっている。例えば、車両が通常の走行状態にある場合、ＣＰＵ２は対応する制御プログラムに応じてセレクト信号ＳＥＬ＝“Ｈ”を出力する。
【００４４】
また、例えば、車両のメンテナンスや検査等の場合、サービスマンなどがＥＣＵに検査装置などを接続してＣＰＵ２と通信を行うような時には、ＣＰＵ２は、外部からのコマンド入力或いは、メンテナンス用の制御プログラムの選択実行によりセレクト信号ＳＥＬ＝“Ｌ”を出力するようになっている。
【００４５】
ここで、まず、貫通電流低減回路６の動作について図４を参照して説明する。初期状態として、出力信号ＯＵＴは“Ｈ”であり、ＣＰＵ２の出力信号ＤＡＴＡが“Ｌ”から“Ｈ”に変化する場合について述べる。出力信号ＤＡＴＡが“Ｌ”から“Ｈ”に変化すると（図４（ａ）参照）ＮＯＲゲート７の出力レベルが“Ｈ”から“Ｌ”に変化して、インバータ９Ｐの出力レベルは（ＤＡＴＡ＿ｐ）、ＮＯＲゲート７及びインバータ９Ｐの伝搬遅延時間だけ遅れて“Ｈ”となる（図４（ｂ）参照）。すると、出力バッファ４のＦＥＴ４Ｐは、ＯＮからＯＦＦに切り替わる（図４（ｄ）参照）。
【００４６】
一方、インバータ９Ｐの出力レベルが“Ｈ”に変化したことを受けて、ＮＡＮＤゲート８の出力レベルは“Ｈ”から“Ｌ”に変化するので、インバータ９Ｎの出力レベルは（ＤＡＴＡ＿ｎ）、更に、ＮＡＮＤゲート８及びインバータ９Ｎの伝搬遅延時間だけ遅れて“Ｈ”となる（図４（ｃ）参照）。すると、出力バッファ４のＦＥＴ４Ｎは、ＯＦＦからＯＮに切り替わる（図４（ｅ）参照）。そして、出力信号ＯＵＴのレベルが“Ｈ”から“Ｌ”に切り替わる（図４（ｆ）参照）。
【００４７】
即ち、ＮＡＮＤゲート８の出力信号は、インバータ９Ｐの出力信号が変化してから変化するので、ＦＥＴ４Ｐのゲート信号のレベル変化時点と、ＦＥＴ４Ｎのゲート信号のレベル変化時点に図４（ｂ），（ｃ）に示すように差が生じる。従って、ＦＥＴ４Ｐ，４Ｎが何れもＯＦＦ，ＯＦＦとなる期間を確保することができ、貫通電流が流れることを防止できる。
【００４８】
次に、駆動回路９の内部における、第１駆動手段１５，第２駆動手段１８の切り替え制御について述べる。
＜ＳＥＬ＝“Ｈ”，第１駆動手段１５を選択した場合＞
ＣＰＵ２が出力するセレクト信号ＳＥＬが“Ｈ”の場合、インバータ９Ｐ側では、ＦＥＴ１３がＯＮ，ＦＥＴ１７がＯＦＦとなっており、また、インバータ９Ｎ側では、ＦＥＴ１９がＯＮ，ＦＥＴ２２がＯＦＦとなっている。
【００４９】
そして、データ信号ＤＡＴＡ＿ｐ＊が“Ｌ”であればＦＥＴ１２がＯＮとなり、出力バッファ４のＦＥＴ４Ｐのゲートは“Ｈ”にドライブされて、ＦＥＴ４ＰはＯＦＦとなる。また、データ信号ＤＡＴＡ＿ｐ＊が“Ｈ”であればＦＥＴ１４がＯＮとなり、出力バッファ４のＦＥＴ４Ｐのゲートは“Ｌ”にドライブされてＦＥＴ４ＰはＯＮとなる。即ち、第１駆動手段１５ｐ側がアクティブとなっている。
【００５０】
この時、ＦＥＴ４ＰをＯＦＦする場合は、電流駆動能力が高いＦＥＴ１２によってＦＥＴ４Ｐのゲートがドライブされるため、ＦＥＴ４ＰをＯＦＦにするスイッチングは比較的速くなる。一方、ＦＥＴ４ＰをＯＮする場合は、電流駆動能力が低いＦＥＴ１４がＦＥＴ１３と直列になっているため、ＦＥＴ４ＰをＯＮにするスイッチングは比較的遅くなる。
【００５１】
また、インバータ９Ｎ側では、データ信号ＤＡＴＡ＿ｎ＊が“Ｌ”であればＦＥＴ２１がＯＮとなり、出力バッファ４のＦＥＴ４Ｎのゲートは“Ｈ”にドライブされて、ＦＥＴ４ＮはＯＮとなる。また、データ信号ＤＡＴＡ＿ｎ＊が“Ｈ”であればＦＥＴ２０がＯＮとなり、ＦＥＴ４Ｎのゲートは“Ｌ”にドライブされてＦＥＴ４ＮはＯＦＦとなる。即ち、第１駆動手段１５ｎ側がアクティブとなっている。
【００５２】
この時、ＦＥＴ４ＮをＯＦＦする場合は、電流駆動能力が高いＦＥＴ２０によってゲートがドライブされるため、ＦＥＴ４ＮをＯＦＦにするスイッチングは比較的速くなる。一方、ＦＥＴ４ＮをＯＮする場合は、電流駆動能力が低いＦＥＴ２１がＦＥＴ１９と直列になっているため、ＦＥＴ４ＮをＯＮにするスイッチングは比較的遅くなる。
【００５３】
＜ＳＥＬ＝“Ｌ”，第２駆動手段１８を選択した場合＞
セレクト信号ＳＥＬ＝“Ｌ”の場合は、インバータ９Ｐ側では、ＦＥＴ１３がＯＦＦ，ＦＥＴ１７がＯＮとなっており、また、インバータ９Ｎ側では、ＦＥＴ１９がＯＦＦ，ＦＥＴ２２がＯＮとなっている。
【００５４】
そして、インバータ９Ｐ側では、データ信号ＤＡＴＡ＿ｐ＊が“Ｌ”であればＦＥＴ１２がＯＮとなり、出力バッファ４のＦＥＴ４Ｐのゲートは“Ｈ”にドライブされて、ＦＥＴ４ＰはＯＦＦとなる。また、データ信号ＤＡＴＡ＿ｐ＊が  “Ｈ”であればＦＥＴ１６がＯＮとなり、ＦＥＴ４Ｐのゲートは“Ｌ”にドライブされてＦＥＴ４ＰはＯＮとなる。即ち、第２駆動手段１８ｐ側がアクティブとなっている。
【００５５】
この時、ＦＥＴ４ＰをＯＦＦする場合は、ＳＥＬ＝“Ｈ”の場合と同様にＦＥＴ１２によってゲートがドライブされるため、ＦＥＴ４ＰをＯＦＦにするスイッチングは比較的速い。一方、ＦＥＴ４ＰをＯＮする場合も、電流駆動能力が高いＦＥＴ１６によってゲートがドライブされるため、ＦＥＴ４ＰをＯＮにするスイッチングも比較的速い。
【００５６】
また、インバータ９Ｎ側では、データ信号ＤＡＴＡ＿ｎ＊が“Ｌ”であればＦＥＴ２３がＯＮとなり、出力バッファ４のＦＥＴ４Ｎのゲートは“Ｈ”にドライブされて、ＦＥＴ４ＮはＯＮとなる。また、データ信号ＤＡＴＡ＿ｎ＊が“Ｈ”であればＳＥＬ＝“Ｈ”の場合と同様にＦＥＴ２０がＯＮとなり、ゲートは“Ｌ”にドライブされてＦＥＴ４ＮはＯＦＦとなる。即ち、第２駆動手段１８ｎ側がアクティブとなっている。
【００５７】
この時、ＦＥＴ４ＮをＯＦＦする場合、ＯＮする場合の何れも電流駆動能力が高いＦＥＴ２３，２０によってゲートがドライブされるため、ＦＥＴ４ＮをＯＮ，ＯＦＦするスイッチングは何れも比較的速くなる。
【００５８】
以上の結果、出力信号ＯＵＴのスイッチング波形は、第１駆動手段１５を選択した場合は、図５（ａ）に示すように立上がり，立下がりが何れも緩慢な波形となり、第２駆動手段１８を選択した場合は、図５（ｂ）に示すように立上がり，立下がりが何れも急峻な波形となる。尚、図５（ａ），（ｂ）に示す横軸（時間）のスケールは、実時間に対応したものではない。
【００５９】
従って、第１駆動手段１５を選択した場合は、出力信号ＯＵＴの伝送速度は遅くなるが、信号に含まれる高調波成分は少なくなりノイズレベルは低く抑えられなる。一方、第２駆動手段１８を選択した場合は、出力信号ＯＵＴの伝送速度は速くなるが、信号に含まれる高調波成分が多くなることからノイズレベルは比較的高くなる。
【００６０】
また、図６及び図７は、インバータ９Ｐ，９Ｎを構成する第１駆動手段１５ｐ，１５ｎによる、もう１つの作用について説明する。図６は、インバータ９Ｐ，９Ｎの第１駆動手段１５ｐ，１５ｎが選択されている場合（ＳＥＬ＝“Ｈ”）の回路構成を等価的に示したものである。この時、上述のように、インバータ９ＰによってＦＥＴ４ＰをＯＮする場合、また、インバータ９ＮによってＦＥＴ４ＮをＯＮする場合は、何れも電流駆動能力が低いＦＥＴ１４，２１が支配的に動作するようになっている。
【００６１】
ここで、仮に、図７（ａ）に示すように、インバータ９Ｐ，９Ｎの入力端子に与えられる信号ＤＡＴＡ＿ｐ＊，ＤＡＴＡ＿ｎ＊が同一のタイミングでロウレベルからハイレベルへ，ハイレベルからロウレベルへ変化する場合を想定する。初期状態で、ＦＥＴ４ＰはＯＦＦ，ＦＥＴ４ＮはＯＮであり、ＯＵＴ＝ロウレベルである。
【００６２】
ＤＡＴＡ＿ｐ＊，ＤＡＴＡ＿ｎ＊がロウレベルからハイレベルへ変化する場合、ＤＡＴＡ＿ｐ，ＤＡＴＡ＿ｎは何れもハイレベルからロウレベルに変化するが、インバータ９Ｎでは、電流駆動能力が高いＦＥＴ２０によってＦＥＴ４Ｎが速くＯＦＦされる（図７（ａ），（ｃ），（ｅ）参照）。一方、インバータ９Ｐでは、電流駆動能力が低いＦＥＴ１４によってＦＥＴ４Ｐが遅くＯＮされる（図７（ａ），（ｂ），（ｄ）参照）。
【００６３】
逆に、ＤＡＴＡ＿ｐ＊，ＤＡＴＡ＿ｎ＊がハイレベルからロウレベルへ変化する場合は、ＤＡＴＡ＿ｐ，ＤＡＴＡ＿ｎは何れもロウレベルからハイレベルに変化するが、インバータ９Ｐでは、電流駆動能力が高いＦＥＴ１２によってＦＥＴ４Ｐが速くＯＦＦされ（図７（ａ），（ｃ），（ｅ）参照）、インバータ９Ｎでは、電流駆動能力が低いＦＥＴ２１によってＦＥＴ４Ｎが遅くＯＮされる（図７（ａ），（ｂ），（ｄ）参照）。
【００６４】
即ち、結果としてインバータ９Ｐ側のしきい値電圧Ｖt ＿ｐは相対的に高くなっており、インバータ９Ｎ側のしきい値電圧Ｖt ＿ｎは相対的に低くなっている。このように、インバータ９Ｐ，９Ｎのしきい値電圧に差が生じていることによって、例え両者の入力信号の変化タイミングが同一であったとしても、インバータ９Ｐ，９Ｎの出力信号の変化タイミングが異なる。従って、ＦＥＴ４Ｐ，４Ｎが同時にＯＮとなることが回避されるようになっている。
【００６５】
以上のように本実施例によれば、ＣＰＵ２を、要求される動作条件に応じて、出力バッファ４を信号のレベル変化が比較的緩慢となるように駆動する第１駆動手段１５と、前記信号のレベル変化が比較的急峻となるように駆動する第２駆動手段１８との何れか一方を選択して出力バッファ４のＦＥＴ４Ｐ，４Ｎを駆動するように制御する構成としたので、動作条件としてノイズの低減が要求される車両の通常走行時には、ＣＰＵ２が第１駆動手段１５を選択して出力バッファ４を駆動することで、外部に出力される信号のレベル変化が緩慢となり、そのレベル変化に伴って発生する高調波成分が減少しノイズが低減される。
【００６６】
一方、動作条件として信号の高速伝送が要求される車両のメンテナンスや検査等においては、ＣＰＵ２が第２駆動手段１８を選択して出力バッファ４を駆動することで、外部に出力される信号のレベル変化が急峻となって高速伝送が可能となる。従って、従来とは異なり、要求される動作条件に適切に対応することができる。そして、ＣＰＵ２を中心としてマイコン１を構成したので、出力バッファ４をマイコン１の出力インターフェイス回路として、ＣＰＵ２の制御プログラムに基づき、上述したように要求される条件に応じて信号伝送が高速となるように動作させたり、ノイズを極力低減するように動作させることができる。
【００６７】
また、出力バッファ４を、ＦＥＴ４Ｐ，４Ｎをトーテムポール接続してＣＭＯＳで構成したので、ＦＥＴ４Ｐ，４Ｎの導通タイミングを独立に設定したり、或いは、必要に応じて出力信号レベルをトライステートにする構成とすることも可能である。そして、出力信号をハイレベルにする場合には電源側のＰチャネルＭＯＳＦＥＴだけを導通させ、出力信号をロウレベルにする場合にはグランド側のＮチャネルＭＯＳＦＥＴだけを導通させれば良いので、スイッチング動作に伴って流れる電流が少なくなり消費電力を低減することができる。
【００６８】
また、本実施例によれば、駆動手段１５，１８は、出力バッファ４を構成するＦＥＴ４Ｐ，４Ｎが同時に導通することを回避するように駆動するので、両ＦＥＴ４に貫通電流が流れることを防止して消費電力を一層低減することができると共に、ノイズレベルを低減することができる。
【００６９】
そして、駆動手段１５，１８を複数のＦＥＴ１２〜１４，１６，１７，１９〜２３をトーテムポール接続して構成したので、それら複数のＦＥＴの動作特性を適宜選択することによって、出力バッファ４を構成するＦＥＴ４Ｐ，４Ｎのターンオン時における駆動条件とターンオフ時における駆動条件とを変化させることが可能となり、消費電力の低減を容易に図ることができるようになる。
【００７０】
更に、本実施例によれば、駆動手段１５，１８を構成するＦＥＴの電流駆動能力の差によって、出力バッファ４を構成するＦＥＴ４Ｐ，４Ｎを導通させるスイッチングを、ＦＥＴ４Ｐ，４Ｎを遮断するスイッチングに比較して緩慢に行うようにしたので、双方のスイッチングの時間差により、ＦＥＴ４Ｐ，４Ｎが同時に非導通となる期間の確保を容易に行うことができ、貫通電流が流れることを確実に防止することができる。そして、ＦＥＴ４Ｐ，４Ｎを遮断させるスイッチングを行う駆動手段１５，１８のＦＥＴ１２，２０を第１及び第２駆動手段１５，１８で共通化したので、回路規模をより小さくすることができる。
【００７１】
そして、電源側のインバータ９Ｐと、グランド側のインバータ９Ｎのしきい値電圧の差によって、出力バッファ４を構成するＦＥＴ４Ｐ，４Ｎのオンオフ状態が切り替わるタイミングを変化させたので、例えＦＥＴ４Ｐ，４Ｎに変化タイミングが同一となる信号を与える場合でも、出力バッファ４において貫通電流が流れることを確実に防止できる。そして、本実施例では、貫通電流防止回路６によってＤＡＴＡ＿ｐ＊，ＤＡＴＡ＿ｎ＊の変化タイミングが予め異なるように設定されているので、その作用との相乗によって、貫通電流が流れることを一層確実に防止することができる。
【００７２】
（第２実施例）
図８乃至図１０は本発明の第２実施例を示すものであり、第１実施例と同一部分には同一符号を付して説明を省略し、以下異なる部分についてのみ説明する。図８は、マイコン（半導体集積回路装置）２６の電気的構成を示す機能ブロック図である。マイコン２６は、基本的には第１実施例と同様に、ＣＰＵ（制御手段）２７，駆動回路部（駆動信号出力手段）２８及び出力バッファ部２９などで構成されている。
【００７３】
ＣＰＵ２７は、出力信号ＤＡＴＡを駆動回路部２８を介して出力バッファ部２９に出力するようになっており、その出力バッファ部２９の出力端子は、マイコン２６の出力ポート２６ａに接続されている。また、マイコン２６は後述する切換制御信号Ｋ１〜Ｋ３，Ｂ１〜Ｂ３を出力バッファ部２９に出力するようになっている。
駆動回路部２８は、図９に示すように、第１実施例の駆動回路部３において駆動回路９を構成するインバータ９Ｐ，９Ｎを、通常のインバータ３０Ｐ，３０Ｎに置き換えたものである。
【００７４】
図１０は、出力バッファ部２９の詳細な電気的構成を示すものである。出力バッファ部２９は、駆動回路部２８より出力されるデータ信号ＤＡＴＡ＿ｐ（電源側駆動信号），ＤＡＴＡ＿ｎ（グランド側駆動信号）がゲート信号として与えられる３対のＣＭＯＳインバータ３０〜３２を中心として構成されている。ＣＭＯＳインバータ３０〜３２は、夫々ＰチャネルＭＯＳＦＥＴ（電源側スイッチング素子）３０Ｐ及びＮチャネルＭＯＳＦＥＴ（グランド側スイッチング素子）３０Ｎ，３１Ｐ及び３１Ｎ，３２Ｐ及び３２Ｎによって構成されている。そして、これらのＣＭＯＳインバータ３０〜３２の出力端子は、マイコン２６の出力端子２６ａに共通に接続されている。
【００７５】
そして、ＣＭＯＳインバータ３０〜３２の電源側端子には、ＰチャネルＭＯＳＦＥＴ（駆動能力切換用素子）３３Ｐ〜３５Ｐの信号側端子が夫々接続されており、ＣＭＯＳインバータ３０〜３２のグランド側端子には、ＮチャネルＭＯＳＦＥＴ（駆動能力切換用素子）３３Ｎ〜３５Ｎの信号側端子が夫々接続されている。更に、互いに共通に接続されているＦＥＴ３３Ｐ〜３５Ｐの電源側端子には、ＰチャネルＭＯＳＦＥＴ  （インピーダンス切換用素子）３６Ｐ〜３８Ｐの信号側端子が夫々接続されており、同様に互いに共通に接続されているＦＥＴ３３Ｎ〜３５Ｎのグランド側端子には、ＮチャネルＭＯＳＦＥＴ（インピーダンス切換用素子）３６Ｎ〜３７Ｎの信号側端子が夫々接続されている。
【００７６】
ＦＥＴ３６Ｐの電源側端子は５Ｖ電源に直接接続されており、ＦＥＴ３７Ｐ，３８Ｐの電源側端子は、夫々抵抗３９Ｐ，４０Ｐ（インピーダンス切換用素子）を介して５Ｖ電源に接続されている。また、ＦＥＴ３６Ｎのグランド側端子はグランドに直接接続されており、ＦＥＴ３７Ｎ，３８Ｎのグランド側端子は、夫々抵抗３９Ｎ，４０Ｎ（インピーダンス切換用素子）を介してグランドに接続されている。尚、抵抗４０の抵抗値は、抵抗３９の抵抗値よりも大きくなるように設定されている。
【００７７】
ＦＥＴ３３Ｎ〜３５Ｎのゲートには、ＣＰＵ２７が出力する切換制御信号Ｂ１〜Ｂ３が直接与えられており、ＦＥＴ３３Ｐ〜３５Ｐのゲートには、前記制御信号Ｂ１〜Ｂ３がインバータ４１〜４３を介して夫々与えられている。また、ＦＥＴ３６Ｎ〜３８Ｎのゲートには、ＣＰＵ２７が出力する切換制御信号Ｋ１〜Ｋ３が直接与えられており、ＦＥＴ３６Ｐ〜３８Ｐのゲートには、前記制御信号Ｋ１〜Ｋ３がインバータ４４〜４６を介して夫々与えられている。
【００７８】
以上が出力バッファ部２９を構成している。尚、ＦＥＴ３０Ｐ〜３２Ｐ，３０Ｎ〜３２Ｎ及びＦＥＴ３３Ｐ〜３５Ｐ，３３Ｎ〜３５Ｎの電流駆動能力は略等しく設定されていると共に、ＦＥＴ３６Ｐ〜３８Ｐ，３６Ｎ〜３８Ｎの電流駆動能力は、夫々が、少なくとも例えばＦＥＴ３０Ｐの３個分の電流駆動能力を有するように設定されている。
【００７９】
次に、第２実施例の作用について図１１及び図１２をも参照して説明する。第２実施例では、ＣＰＵ２７は、出力バッファ部２９が外部に信号を出力する際の出力インピーダンスを制御信号Ｋ１〜Ｋ３によって切り換えると共に、出力バッファ部２９の電流駆動能力を制御信号Ｂ１〜Ｂ３によって切り換えるようになっている。ＣＰＵ２７は、これらの制御信号Ｋ１〜Ｋ３，Ｂ１〜Ｂ３の出力切換えを、レジスタ値の設定によって行うようになっている。
【００８０】
例えば、ＣＰＵ２７が制御信号Ｋ１〜Ｋ３を択一的にアクティブ（ハイレベル）にすることで、出力バッファ部２９の出力インピーダンスは以下のように変化する。
0003685027.tif 000002
【００８１】
即ち、制御信号Ｋ１をアクティブにすると、電源側端子，グランド側端子に抵抗が接続されていないＦＥＴ３６Ｐ，３６Ｎが駆動されるので出力インピーダンスは最小となり、制御信号Ｋ３をアクティブにすると、電源側端子，グランド側端子に抵抗４０Ｐ，４０Ｎが夫々接続されているＦＥＴ３８Ｐ，３８Ｎが駆動されるので出力インピーダンスは最小となる。そして、制御信号Ｋ２をアクティブにした場合は、電源側端子，グランド側端子に抵抗３９Ｐ，３９Ｎが夫々接続されているＦＥＴ３７Ｐ，３７Ｎが駆動されるので出力インピーダンスはその中間となる。
【００８２】
そして、ＣＰＵ２７が制御信号Ｂ１〜Ｂ３を以下のようにアクティブ（ハイレベル）にすることで、出力バッファ部２９の電流駆動能力は以下のように変化する。
0003685027.tif 000003
【００８３】
即ち、制御信号Ｂ１のみをアクティブにすると、ＦＥＴ３３Ｐ，３３Ｎだけが駆動されるので電流駆動能力は最小となり、制御信号Ｂ１〜Ｂ３を何れもアクティブにすると、ＦＥＴ３３Ｐ〜３５Ｐ，３３Ｎ〜３５Ｎが並列に駆動されるので出力インピーダンスは最大となる。そして、制御信号Ｂ１，Ｂ２をアクティブにした場合の電流駆動能力は両者の中間となる。
【００８４】
ここで、図１１（ａ），（ｂ）は、出力バッファ部２９の出力インピーダンスを“小，大”に変化させた場合に、出力信号ＯＵＴのレベルがハイからロウに遷移する場合の電圧波形及び電流波形の変化を示すものであり、データ信号ＤＡＴＡ＿ｐのレベルがロウからハイに変化した後、若干の遅延時間を経てデータ信号ＤＡＴＡ＿ｎのレベルがロウからハイに変化する。尚、電流駆動能力は一定であるとする。また、図１１に示す回路は、出力バッファ部２９の全体を１組のＣＭＯＳＦＥＴ２９Ｐ，２９Ｎとして表している。
【００８５】
この場合、ＦＥＴ２９Ｐがオンからオフに切替わった後、ＦＥＴ２９Ｎがオフからオンに切替わるが、図１１（ａ）においては、電圧波形の立下がりは何れの場合も急峻であり、ＦＥＴ２９Ｎがオフからオンに切替わった場合に流れる電流Ｉdnは鋭く変化する。従って、高調波ノイズの発生レベルは高くなる。一方、図１１（ｂ）においては、電圧波形の立下がりは何れの場合も緩慢であり、ＦＥＴ２９Ｎに流れる電流Ｉdnの変化は鈍いので、高調波ノイズの発生レベルは低くなる。
【００８６】
また、図１２（ａ），（ｂ）は、出力バッファ部２９の電流駆動能力を“大，小”に変化させた場合に、出力信号ＯＵＴのレベルがハイからロウに遷移する場合の電圧波形及び電流波形の変化を示すものである。尚、出力インピーダンスは一定であるとする。また、図１２（ａ）では、電流駆動能力が図１２（ｂ）に示す場合の３倍に設定されるので、出力バッファ部２９を３並列のＣＭＯＳＦＥＴで図示している。
【００８７】
この場合、図１２（ａ）においては、電圧波形の立下がりは図１１（ａ）と同様に何れの場合も急峻であり、ＦＥＴ２９Ｎがオフからオンに切替わった場合に流れる電流Ｉdnは鋭く変化する。従って、高調波ノイズの発生レベルは高い。一方、図１２（ｂ）においては、図１１（ｂ）と同様に電圧波形の立下がりは何れの場合も緩慢でありＦＥＴ２９Ｎに流れる電流Ｉdnの変化は鈍く、高調波ノイズの発生レベルは低い。
【００８８】
そこで、動作条件としてノイズの低減が要求される車両の通常走行時には、ＣＰＵ２７が制御信号Ｋ３，Ｂ１のみをアクティブにすると、出力バッファ部２９の出力インピーダンスは“大”になると共に電流駆動能力は“小”になるので、外部に出力される信号のレベル変化が緩慢となり、そのレベル変化に伴って発生する高調波成分が減少しノイズが低減される。
【００８９】
一方、動作条件として信号の高速伝送が要求される車両のメンテナンスや検査等においては、ＣＰＵ２７が制御信号Ｋ１，Ｂ１〜Ｂ３をアクティブにすると、出力バッファ部２９の出力インピーダンスは“小”になると共に電流駆動能力は“大”になるので、外部に出力される信号のレベル変化が急峻となって高速伝送が可能となる。
【００９０】
以上のように第２実施例によれば、ＣＭＯＳ構成のＦＥＴ３０Ｐ〜３２Ｐ，３０Ｎ〜３２Ｎは、駆動回路部２８が互いの位相が異なるように生成して出力する駆動信号ＤＡＴＡ＿ｐ及びＤＡＴＡ＿ｎによって夫々駆動されることで、外部に信号を出力する場合の貫通電流の発生が極力防止される。そして、ＣＰＵ２７がＦＥＴ３３Ｐ〜３５Ｐ，３３Ｎ〜３５Ｎ並びにＦＥＴ３６Ｐ〜３８Ｐ，３６Ｎ〜３８Ｎを選択的に駆動することによって、出力バッファ部２９の出力インピーダンスと電流駆動能力とを変化させるようにした。
【００９１】
従って、動作条件としてノイズの低減が要求されるアプリケーションにおいては、ＣＰＵ２７が、出力バッファ部２９の出力インピーダンスを高くすると共に電流駆動能力を低くするように各切換用のＦＥＴ３３Ｐ〜３５Ｐ，３３Ｎ〜３５Ｎ並びにＦＥＴ３６Ｐ〜３８Ｐ，３６Ｎ〜３８Ｎを夫々選択すれば、信号のレベル変化に伴って発生する高調波成分を減少させてノイズの発生を低減することができる。また、ＦＥＴ３０Ｐ〜３２Ｐ，３０Ｎ〜３２ＮをＣＭＯＳで構成したことによって、スイッチング動作に伴って流れる電流を少なくして消費電力を低減することができる。
【００９２】
この場合、ＦＥＴ３３Ｐ〜３５Ｐ，３３Ｎ〜３５Ｎの電流駆動能力を略同一に設定し、ＦＥＴ３０Ｐ〜３２Ｐ，３０Ｎ〜３２Ｎを、上記ＦＥＴと同数設けたので、ＣＰＵ２７は、電流駆動能力を最小に設定する場合はＦＥＴ３３Ｐ及び３３Ｎを１組だけ駆動し、電流駆動能力をより高める場合には、２組以上のＦＥＴを同時に駆動することで電流駆動能力を変化させることができる。また、電流駆動能力を略同一にすることでＦＥＴ３３Ｐ〜３５Ｐ，３３Ｎ〜３５Ｎを容易に構成することができる。
【００９３】
更にまた、本実施例によれば、切換用素子たるＦＥＴ３３Ｐ〜３５Ｐ，３３Ｎ〜３５Ｎ並びにＦＥＴ３６Ｐ〜３８Ｐ，３６Ｎ〜３８Ｎを、ＦＥＴ３０Ｐ〜３２Ｐの電源側とＦＥＴ３０Ｎ〜３２Ｎのグランド側との両方に接続したので、出力バッファ部２９が外部に対して出力する信号のレベルがハイの場合とロウの場合との何れについても、出力インピーダンスや電流駆動能力を変化させることができる。
【００９４】
加えて、本実施例によれば、制御手段をＣＰＵ２７で構成し、半導体集積回路装置全体をマイコン２６として構成し、出力バッファ部２９をマイコン２６の出力インターフェイス回路としたので、ＣＰＵ２６の制御プログラムに基づき、要求される条件に応じて信号伝送が高速となるように動作させたり、或いは、ノイズを極力低減するように動作させることができるようになる。
【００９５】
（第３実施例）
図１３は本発明の第３実施例を示すものであり、第２実施例と異なる部分についてのみ説明する。第３実施例では、電源側，グランド側スイッチング素子たるＦＥＴ３０Ｐ〜３２Ｐ，３０Ｎ〜３２Ｎに代えて、１組のＦＥＴ４７Ｐ，４７Ｎだけを設けている。そして、駆動能力切換用素子たるＦＥＴ３３Ｐ〜３５Ｐ，３３Ｎ〜３５Ｎに代えて、ＦＥＴ４８Ｐ〜５０Ｐ，４８Ｎ〜５０Ｎが接続されており、以上が出力バッファ部５１を構成している。
【００９６】
第２実施例におけるＦＥＴ３３Ｐ〜３５Ｐ，３３Ｎ〜３５Ｎは電流駆動能力が略同一に設定されていたが、第３実施例のＦＥＴ４８Ｐ〜５０Ｐ，４８Ｎ〜５０Ｎは、電流駆動能力が夫々異なるように設定されている。即ち、ＦＥＴ４８Ｐ及び４８Ｎの電流駆動能力は、第２実施例におけるＦＥＴ３３Ｐ及び３３Ｎと同一に設定されており、ＦＥＴ４９Ｐ及び４９Ｎ，５０Ｐ及び５０Ｎの電流駆動能力は、ＦＥＴ３３Ｐ及び３３Ｎの２倍，３倍となるように夫々設定されている。また、ＦＥＴ４７Ｐ及び４７Ｎの電流駆動能力は、ＦＥＴ５０Ｐ及び５０Ｎの電流駆動能力に等しく設定されている。その他の構成は第２実施例と同様であり、出力バッファ部５１を備えたものがマイコン（半導体集積回路装置）５２を構成している。
【００９７】
次に、第３実施例の作用について説明する。第３実施例では、出力バッファ部５１の電流駆動能力を切換える場合に、ＣＰＵ２７は、３組のＦＥＴ４８Ｐ及び４８Ｎ〜５０Ｐ及び５０Ｎを何れか１つのみ選択して駆動する。即ち、電流駆動能力を最小にする場合は、切換制御信号Ｂ１のみをアクティブにしてＦＥＴ４８Ｐ及び４８Ｎだけを駆動する。すると、出力バッファ部５１の電流駆動能力は能力が最小のＦＥＴ４８Ｐ及び４８Ｎによって規定されるので最小となる。
【００９８】
一方、電流駆動能力を最大にする場合は、切換制御信号Ｂ３のみをアクティブにしてＦＥＴ５０Ｐ及び５０Ｎだけを駆動する。この場合、出力インピーダンス切換え用のＦＥＴ３６Ｐ及び３６Ｎ〜３８Ｐ及び３８Ｎの何れを選択しているとしても、シリアルに接続されている３組のＦＥＴの電流駆動能力は全て最大になっているので、出力バッファ部５１の電流駆動能力は最大となる。また、電流駆動能力を両者の中間に設定する場合には、切換制御信号Ｂ２のみをアクティブにしてＦＥＴ４９Ｐ及び４９Ｎだけを駆動する。
【００９９】
以上のように第３実施例によれば、３組のＦＥＴ４８Ｐ及び４８Ｎ〜５０Ｐ及び５０Ｎの電流駆動能力を夫々異なるように設定し、電源側，グランド側スイッチング素子たるＦＥＴ４７Ｐ及び４７Ｎを１組だけ設けたので、第２実施例に比較して素子数を削減することができる。
【０１００】
（第４実施例）
図１４は本発明の第４実施例を示すものであり、第３実施例と異なる部分についてのみ説明する。第４実施例では、第３実施例の構成から、駆動能力切換用素子たるＦＥＴ４８Ｐ〜５０Ｐ，４８Ｎ〜５０Ｎを削除して出力バッファ部５３を構成したものであり、ＦＥＴ３６Ｐ〜３８Ｐ，３６Ｎ〜３８Ｎによって出力バッファ部５３の出力インピーダンスのみを切換えるようにしたものである。その他の構成は第３実施例と同様であり、出力バッファ部５３を備えてマイコン（半導体集積回路装置）５４を構成している。
【０１０１】
この第４実施例のように、出力バッファ部５３の出力インピーダンスのみを切換える場合には、第３実施例と同様に、電源側，グランド側スイッチング素子は１組のＦＥＴ４７Ｐ，４７Ｎだけを設ければ良い。
【０１０２】
（第５実施例）
図１５は本発明の第５実施例を示すものであり、第２実施例と異なる部分についてのみ説明する。第５実施例では、第４実施例と同様に、駆動能力切換用素子たるＦＥＴ４８Ｐ〜５０Ｐ，４８Ｎ〜５０Ｎを削除して出力バッファ部５５を構成している。そして、３組の電源側，グランド側スイッチング素子たるＦＥＴ３０Ｐ及び３０Ｎ〜３２Ｐ及び３２Ｎの内、ＦＥＴ３１Ｐ及び３１Ｎ，３２Ｐ及び３２Ｎの２組は、駆動回路部２８より出力される駆動信号ＤＡＴＡ＿ｐ及びＤＡＴＡ＿ｎと、ＣＰＵ２７が出力する切換制御信号Ｂ２，Ｂ３を論理回路部５６において論理合成した結果の出力信号によって駆動されるようになっている。
【０１０３】
即ち、ＦＥＴ３０Ｐ及び３０Ｎのゲートには、第２実施例と同様に駆動信号ＤＡＴＡ＿ｐ及びＤＡＴＡ＿ｎが直接与えられている。そして、切換制御信号Ｂ２，Ｂ３は、夫々ＡＮＤゲート５７及び５８の一方の入力端子に与えられており、そのＡＮＤゲート５７及び５８の他方の入力端子には駆動信号信号ＤＡＴＡ＿ｎが与えられている。そして、ＡＮＤゲート５７，５８の出力信号は、ＦＥＴ３１Ｎ，３２Ｎのゲートに夫々与えられている。
【０１０４】
一方、インバータ４２及び４３の出力信号は、負論理のＡＮＤゲート５９及び６０の一方の入力端子に与えられており、そのＡＮＤゲート５９及び６０の他方の入力端子には駆動信号信号ＤＡＴＡ＿ｐが与えられている。そして、ＡＮＤゲート５９，６０の出力信号は、ＦＥＴ３１Ｐ，３２Ｐのゲートに夫々与えられている。
【０１０５】
以上のインバータ４２及び４３，ＡＮＤゲート５７〜６０が論理回路部５６を構成している。その他の構成は第２実施例と同様であり、出力バッファ部５５及び論理回路部５６を備えたものがマイコン（半導体集積回路装置）６１を構成している。
【０１０６】
次に、第５実施例の作用について説明する。ＦＥＴ３０Ｐ及び３０Ｎのゲートには、駆動信号ＤＡＴＡ＿ｐ及びＤＡＴＡ＿ｎが直接与えられているので、ＦＥＴ３０Ｐ及び３０Ｎは外部に信号を出力する場合は常に駆動される。従って、ＣＰＵ２７は、出力バッファ部５５の電流駆動能力を最小に設定する場合には、切換制御信号Ｂ２，Ｂ３を何れもアクティブにすることなく、ＦＥＴ３０Ｐ及び３０Ｎのみを駆動して信号を出力する。
【０１０７】
そして、出力バッファ部５５の電流駆動能力を最大に設定する場合には、切換制御信号Ｂ２，Ｂ３を何れもアクティブにすることで、ＡＮＤゲート５７〜６０を介してＦＥＴ３１Ｐ及び３１Ｎ、３２Ｐ及び３２Ｎにも駆動信号を供給し、３組のＦＥＴ３０Ｐ及び３０Ｎ〜３２Ｐ及び３２Ｎを並列に駆動して信号を出力する。すると、電流駆動能力は最小の場合の３倍となる。
【０１０８】
また、電流駆動能力を両者の中間に設定する場合には、切換制御信号Ｂ２のみをアクティブにすることで、ＡＮＤゲート５７，５９を介してＦＥＴ３１Ｐ及び３１Ｎに駆動信号を供給し、２組のＦＥＴ３０Ｐ及び３０Ｎ〜３１Ｐ及び３１Ｎを並列に駆動して信号を出力すれば良い。即ち、第５実施例においては、３組のＦＥＴ３０Ｐ及び３０Ｎ〜３２Ｐ及び３２Ｎは、駆動能力切換用素子をも兼用している。
【０１０９】
以上のように第５実施例によれば、ＣＰＵ２７が出力する切換制御信号Ｂ２，Ｂ３と、駆動回路部２８が出力するＤＡＴＡ＿ｐ，ＤＡＴＡ＿ｎとを論理回路部５６において論理合成し、論理回路部５６の出力信号によって複数のＦＥＴ３０Ｐ及び３０Ｎ〜３２Ｐ及び３２Ｎを選択的に駆動することで、出力バッファ部５５が外部に信号を出力する場合の電流駆動能力を変化させるので、例えば第２実施例のように、電源側及びグランド側スイッチング素子と別個に駆動能力切換用素子を設けずとも電流駆動能力を変化させることができる。
【０１１０】
本発明は上記し且つ図面に記載した実施例にのみ限定されるものではなく、次のような変形または拡張が可能である。
図１６に示すように、第１駆動手段を構成するインバータ２４ｐ，２４ｎと、第２駆動手段を構成するインバータ２５ｐ，２５ｎとを、夫々独立の素子として構成しても良い。この場合、選択信号ＳＥＬのレベルに応じて、選択されていない方の駆動手段の出力レベルがハイインピーダンス状態となるように制御する。また、この場合、インバータ２５ｐ，２５ｎ側を選択すると、出力バッファ４を構成するＦＥＴ４Ｐ，４Ｎをターンオンするように駆動する速度と、ターンオフするように駆動する速度との双方が、インバータ２４ｐ，２４ｎ側より速くなるように構成しても良い。また、インバータ２４ｐ，２４ｎ，２５ｐ，２５ｎは、夫々ＣＭＯＳで構成しても良いし、同種ＦＥＴの直列回路、または、その他半導体スイッチング素子によって構成しても良い。
【０１１１】
信号出力回路は、ＣＭＯＳ構成に限らず、例えば、ＮＭＯＳＦＥＴの直列回路やＰＭＯＳＦＥＴの直列回路などで構成しても良い。または、その他バイポーラトランジスタなどの半導体スイッチング素子によって構成しても良い。
マイコン１にディップスイッチを設けて、ＣＰＵ２は、ディップスイッチのＯＮ／ＯＦＦ設定を入力ポートから読み込んで、そのＯＮ／ＯＦＦ設定に応じて選択信号ＳＥＬを切り換えるようにしても良い。また、制御手段はＣＰＵ２に限ることなく、例えば、ディップスイッチのＯＮ／ＯＦＦ設定に応じて、選択信号ＳＥＬをダイレクトに（ハードウエアのみで）切り換えるような構成であっても良い。
貫通電流低減回路６は、必要に応じて設ければ良く、本発明の構成によってＦＥＴ４Ｐ，４Ｎのデッドタイム期間を確実に確保できる場合には、敢えて設けずとも良い。
第２実施例において、出力インピーダンスや電流駆動能力の切換え段数は、２でもまたは４以上でも良い。
第２，第３または第５実施例において、出力インピーダンス切換え用のＦＥＴ３６Ｐ〜３８Ｐ，３６Ｎ〜３８Ｎを削除して、電流駆動能力の切換えのみを行うようにしても良い。
【０１１２】
第４実施例において、ＦＥＴ４７に代えて電流駆動能力が“中”のＦＥＴを用いても良い。
また、第４実施例において、ＦＥＴ３６〜３８の電流駆動能力を第２実施例のＦＥＴ４８〜５０と同様に夫々異なるように構成することで、駆動能力切換用素子としての機能を持たせても良い。斯様に構成すれば、インピーダンス切換用素子と駆動能力切換用素子とが共通化されるので、素子数を削減して回路面積を縮小し、全体を小形化することが可能となる。
第５実施例において、第３実施例と同様、ＦＥＴ３０Ｐ及び３０Ｎ，３１Ｐ及び３０Ｎ，３２Ｐ及び３２Ｎの電流駆動能力を夫々異なるように設定して、何れか１組だけを選択的に動作させるようにしても良い。
第２乃至第５実施例において、外部に出力する信号のレベルがハイまたはロウの何れか一方しかないに場合には、インピーダンス切換用素子や駆動能力用素子を、電源側スイッチング素子の電源側、また、グランド側スイッチング素子のグランド側の何れか一方のみに設けても良い。
また、第２乃至第５実施例において、インピーダンス切換用素子としてＦＥＴ３７，３８に抵抗３９，４０を直列に接続したものを使用しているが、ＦＥＴ自体のオン抵抗が異なるように設計すれば、抵抗３９，４０を削除しても良い。  車両のＥＣＵに限ることなく、場合によってノイズレベルの低減を図ったり、信号の伝送を高速で行うなどの切り替えを行う必要があるものであれば、適用が可能である。
【図面の簡単な説明】
【図１】本発明の第１実施例であり、マイクロコンピュータの電気的構成を示す機能ブロック図
【図２】駆動回路部を中心とする、詳細な電気的構成を示す図
【図３】インバータ９Ｐ及び９Ｎの内部構成を示す図
【図４】貫通電流低減回路の動作を説明するためのタイミングチャート
【図５】（ａ）は第１駆動手段を選択した場合、（ｂ）は第２駆動手段を選択した場合における出力バッファの信号波形を示す図
【図６】インバータの第１駆動手段が選択されている場合（ＳＥＬ＝“Ｈ”）の回路構成を等価的に示す図
【図７】各部の信号変化を示すタイミングチャート
【図８】本発明の第２実施例を示す図１相当図
【図９】図２相当図
【図１０】出力バッファ部の詳細な電気的構成を示す図
【図１１】出力バッファ部の出力インピーダンスを“小”に変化させた場合（ａ），“大”に変化させた場合（ｂ）に、出力信号ＯＵＴのレベルがハイからロウに遷移する場合の電圧波形及び電流波形の変化を示す図
【図１２】出力バッファ部の電流駆動能力を“大”に変化させた場合（ａ），“小”に変化させた場合（ｂ）の図１１相当図
【図１３】本発明の第３実施例を示す図１０相当図
【図１４】本発明の第４実施例を示す図１０相当図
【図１５】本発明の第５実施例を示す図１０相当図
【図１６】変形例を示す図２相当図
【符号の説明】
１はマイクロコンピュータ（半導体集積回路装置）、２はＣＰＵ（制御手段）、３は駆動回路部（駆動手段）、４は出力バッファ（信号出力回路）、４ＰはＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、４ＮはＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、１２はＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、１３，１４，１６及び１７はＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、１５ｐは第１駆動手段（電源側駆動手段）、１５ｎは第１駆動手段（グランド側駆動手段）、１８ｐは第２駆動手段（電源側駆動手段）、１８ｎは第２駆動手段（グランド側駆動手段）、１９，２１〜２３はＰチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、２０はＮチャネルＭＯＳＦＥＴ（半導体スイッチング素子）、２４ｐ，２４ｎはインバータ（第１駆動手段）、２５ｐ，２５ｎはインバータ（第２駆動手段）、２６はマイクロコンピュータ（半導体集積回路装置）、２７はＣＰＵ（制御手段）、２８は駆動回路部（駆動信号出力手段）、２９は出力バッファ部、３０Ｐ〜３２ＰはＰチャネルＭＯＳＦＥＴ（電源側スイッチング素子，駆動能力切換用素子）、３０Ｎ〜３２ＮはＮチャネルＭＯＳＦＥＴ（グランド側スイッチング素子，駆動能力切換用素子）、３３Ｐ〜３５ＰはＰチャネルＭＯＳＦＥＴ（駆動能力切換用素子）、３３Ｎ〜３５ＮはＮチャネルＭＯＳＦＥＴ（駆動能力切換用素子）、３６Ｐ〜３８ＰはＰチャネルＭＯＳＦＥＴ（インピーダンス切換用素子）、３６Ｎ〜３８ＮはＮチャネルＭＯＳＦＥＴ（インピーダンス切換用素子）、３９及び４０は抵抗（インピーダンス切換用素子）、４７Ｐ，４７Ｎは電源側，グランド側スイッチング素子、４８Ｐ〜５０ＰはＰチャネルＭＯＳＦＥＴ（駆動能力切換用素子）、４８Ｎ〜５０ＮはＮチャネルＭＯＳＦＥＴ（駆動能力切換用素子）、５１は出力バッファ部、５２はマイクロコンピュータ（半導体集積回路装置）、５３は出力バッファ部、５４はマイクロコンピュータ（半導体集積回路装置）、５５は出力バッファ部、５６は論理回路部、６１はマイクロコンピュータ（半導体集積回路装置）を示す。
【図１】
0003685027.tif 000004
【図２】
0003685027.tif 000005
【図３】
0003685027.tif 000006
【図４】
0003685027.tif 000007
【図５】
0003685027.tif 000008
【図６】
0003685027.tif 000009
【図７】
0003685027.tif 000010
【図８】
0003685027.tif 000011
【図９】
0003685027.tif 000012
【図１０】
0003685027.tif 000013
【図１１】
0003685027.tif 000014
【図１２】
0003685027.tif 000015
【図１３】
0003685027.tif 000016
【図１４】
0003685027.tif 000017
【図１５】
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【図１６】
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