(57)【特許請求の範囲】
【請求項１】
内部クロック信号に基づいて同期型のモードで動作する集積回路メモリ装置の動作制御回路において、
複数のアドレス信号に応答して内部クロックイネーブル信号を発生する内部クロック制御部と、
前記内部クロックイネーブル信号及び外部クロックに基づいて集積回路メモリ装置のための内部クロック信号を発生する内部クロック発生部と、
を含むことを特徴とする動作制御回路。
【請求項２】
前記内部クロック発生部は、内部クロックイネーブル信号又は外部クロックイネーブル信号に基づいて内部クロック信号を選択的に発生することを特徴とする請求項１に記載の動作制御回路。
【請求項３】
前記内部クロック制御部は、モードレジスタセットタイミング信号及び複数のアドレス信号に応答して、内部クロックイネーブル信号を発生することを特徴とする請求項１に記載の動作制御回路。
【請求項４】
前記内部クロック制御部は、
モード命令に応答して内部制御信号を発生する制御信号発生部と、
前記制御信号発生部からの前記内部制御信号に応答して内部クロック信号の発生を制御するように内部クロックイネーブル信号を発生する内部クロックイネーブル信号発生部と、
を含むことを特徴とする請求項１に記載の動作制御回路。
【請求項５】
前記モード命令は、モードレジスタセットタイミング信号及び複数のアドレス信号で指定され、前記制御信号発生部は、
モードレジスタセットタイミング信号及び複数のアドレス信号に基づいてモード命令を検出して出力信号を発生する検出部と、
動作制御クロック信号に基づいて第1の動作制御クロックを発生する第1の動作制御クロック供給部と、
前記第1の動作制御クロック信号に応答して前記検出部の出力信号を伝送する第1の伝送ゲート部と、
モードレジスタタイミング信号、複数のアドレス信号及びパワー安定化信号に基づいてモードレジスタセットクロックイネーブル信号を発生するモードレジスタセットクロックイネーブル信号発生部と、
前記第1の伝送ゲート部からの前記出力信号及び前記モードレジスタセットクロックイネーブル信号発生部からの前記モードレジスタセットクロックイネーブル信号に基づいて第1の信号を発生するモードレジスタセットタイミング信号発生部と、
前記第1の動作制御クロック信号に応答して前記モードレジスタセットタイミング信号発生部からの前記第1の信号を第2の信号として伝送する第2の伝送ゲート部と、
前記第2の伝送ゲート部からの前記第2の信号をラッチすると共にそれを内部クロックイネーブル信号として出力するラッチ部と、
を含むことを特徴とする請求項４に記載の動作制御回路。
【請求項６】
前記モードレジスタセットクロックイネーブル信号発生部は、
モードレジスタセットタイミング信号、アドレス信号の組合及びパワー安定化信号に基づいてオン信号を発生する第1のタイミング組合部と、
前記モードレジスタセットタイミング信号及びアドレス信号の組合に基づいてオフ信号を発生する第2のタイミング組合部と、
前記第1及び第2のタイミング組合部からの前記オン信号及び前記オフ信号に基づいてモードレジスタセットクロックイネーブル信号を発生する出力部と、
を含むことを特徴とする請求項４に記載の動作制御回路。
【請求項７】
前記第1のタイミング組合部は、
複数のアドレス信号のうち第1のアドレス信号を反転させて第1のインバータ出力を発生する第1のインバータと、
複数のアドレス信号のうち第2のアドレス信号を反転させて第2のインバータ出力を発生する第2のインバータと、
パワー安定化信号を反転させて第3のインバータ出力を発生する第3のインバータと、
前記第1及び第2のインバータの各出力及び前記モードレジスタセットタイミング信号の論理積の反転を演算してNANDゲート出力を発生するNANDゲートと、
前記NANDゲート出力を反転させて第4のインバータ出力を発生する第4のインバータと、
前記第3のインバータの出力及び前記第4のインバータの出力の論理和の反転を演算してオン信号を発生するNORゲートと、
を含むことを特徴とする請求項６に記載の動作制御回路。
【請求項８】
前記第2のタイミング組合部は、
複数のアドレス信号のうち第1のアドレス信号を反転させて第1のインバータ出力を発生する第1のインバータと、
前記モードレジスタセットタイミング信号、複数のアドレス信号のうち第2のアドレス信号及び前記第1のインバータ出力の論理積の反転を演算してNANDゲート出力を発生するNANDゲートと、
前記NANDゲート出力を反転させてオフ信号を発生する第2のインバータと、
を含むことを特徴とする請求項６に記載の動作制御回路。
【請求項９】
前記出力部は、
前記オン信号に接続されたゲートと、電源電圧端子に接続されたソースと、ドレインとを具備するPMOSゲートと、
前記オフ信号に接続されたゲートと、接地端子に接続されたソースと、前記PMOSゲートのドレインに接続されたドレインとを具備するNMOSゲートと、
前記オン信号及びオフ信号に応答する前記PMOSゲート及びNMOSゲートの共通のドレインの信号をラッチしてラッチ信号を発生するラッチ部と、
前記ラッチ部からのラッチ信号を反転してモードレジスタセットクロックイネーブル信号を発生するインバータと、
を含むことを特徴とする請求項６に記載の動作制御回路。
【請求項１０】
制御信号発生部は、
モードレジスタセットタイミング信号及び複数のアドレス信号の論理積の反転を演算してNANDゲート出力を発生する第1のNANDゲートと、
動作制御クロックを反転して反転動作制御クロックを発生する第1のインバータと、
モードレジスタセットクロックイネーブル信号を発生するモードレジスタセットクロックイネーブル信号発生部と、
前記外部動作制御クロック及び前記反転動作制御クロックに応答して、前記第1のNANDゲート出力を第1の伝送出力として伝送する第1の伝送ゲートと、
前記モードレジスタセットクロックイネーブル信号及び前記第1の伝送出力の論理積の反転を演算して、中間段階のモードレジスタセットクロックイネーブル信号を発生する第2のNANDゲートと、
前記動作制御クロック及び前記反転動作制御クロックに応答して、前記中間段階のモードレジスタセットクロックイネーブル信号を第2の伝送モードレジスタセットクロックイネーブル信号として伝送する第2の伝送ゲートと、
前記第2の伝送モードレジスタセットクロックイネーブル信号をラッチして、モードレジスタセットクロックイネーブル信号を発生するラッチ部と、
を含むことを特徴とする請求項４に記載の動作制御回路。
【請求項１１】
前記内部クロックイネーブル信号発生部は、
外部クロックイネーブル信号を反転させて反転外部クロックイネーブル信号を発生する第1のインバータと、
前記動作制御クロックを反転させて反転動作制御クロックを発生する第2のインバータと、
前記動作制御クロック及び前記反転動作制御クロックに応答して、前記反転外部クロックイネーブル信号を第1の伝送クロックイネーブル信号として伝送する第1の伝送ゲートと、
前記第1の伝送クロックイネーブルをラッチして、ラッチされたクロックイネーブル信号を発生する第1のラッチ部と、
前記動作制御クロック及び前記反転動作制御クロックに応答して、前記ラッチされたクロックイネーブル信号を第2の伝送クロックイネーブル信号として伝送する第2の伝送ゲートと、
第2の伝送クロックイネーブル信号又は前記モードレジスタセットクロックイネーブル信号に基づいて、中間段階のクロックイネーブル信号を発生するクロックイネーブル信号選択部と、
前記動作制御クロック及び前記反転動作制御クロックに応答して、前記中間段階のクロックイネーブル信号を第3の伝送クロックイネーブル信号として伝送する第3の伝送ゲートと、
前記第3の伝送クロックイネーブル信号をラッチして、内部クロックイネーブル信号を発生する第2のラッチ部と、
を含むことを特徴とする請求項４に記載の動作制御回路。
【請求項１２】
内部クロック信号に基づいて同期型のモードで集積回路メモリ装置を動作させる動作制御方法において、
複数のアドレス信号に応答して内部クロックイネーブル信号を発生する段階と、
前記内部クロックイネーブル信号及び外部クロックに基づいて集積回路メモリ装置のための内部クロック信号を発生する段階と、
を含むことを特徴とする動作制御方法。
【請求項１３】
前記内部クロックイネーブル信号発生段階は、モードレジスタセットタイミング信号及び複数のアドレス信号に応答して、内部クロックイネーブル信号を発生する段階を含むことを特徴とする請求項１２に記載の動作制御方法。
【請求項１４】
前記内部クロックイネーブル信号発生段階は、
モード命令に応答して内部制御信号を発生する段階と、
前記制御信号発生部からの内部制御信号に応答して内部クロック信号の発生を制御するように内部クロックイネーブル信号を発生する段階と、
を含むことを特徴とする請求項１２に記載の動作制御方法。
【請求項１５】
前記モード命令は、モードレジスタセットタイミング信号及び複数のアドレス信号で指定され、前記内部クロックイネーブル信号発生段階は、
モードレジスタセットタイミング信号及び複数のアドレス信号に基づいてモード命令を検出して出力信号を発生する段階と、
動作制御クロック信号に基づいて第1の動作制御クロックを発生する段階と、
前記第1の動作制御クロック信号に応答して前記出力信号を伝送する段階と、
モードレジスタタイミング信号、複数のアドレス信号及びパワー安定化信号に基づいてモードレジスタセットクロックイネーブル信号を発生する段階と、
前記伝送された出力信号及び前記モードレジスタセットクロックイネーブル信号に基づいて第1の信号を発生する段階と、
前記第1の動作制御クロック信号に応答して前記第1の信号を第2の信号として伝送する段階と、
前記第2の信号をラッチすると共にそれを内部クロックイネーブル信号として出力する段階と、
を含むことを特徴とする請求項１４に記載の動作制御方法。
【請求項１６】
前記モードレジスタセットクロックイネーブル信号発生段階は、
モードレジスタセットタイミング信号、アドレス信号の組合及びパワー安定化信号に基づいてオン信号を発生する段階と、
モードレジスタセットタイミング信号及びアドレス信号の組合に基づいてオフ信号を発生する段階と、
前記オン信号及び前記オフ信号に基づいてモードレジスタセットクロックイネーブル信号を発生する段階と、
を含むことを特徴とする請求項１５に記載の動作制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、集積回路メモリ装置の動作制御回路及び動作制御方法に関する。
【０００２】
【従来の技術】
集積回路メモリ装置の動作が複雑化に伴って、集積回路メモリ装置のテストの効率化に対する要求が高まっている。そこで、集積回路メモリ装置のテストの効率化を図るために、例えば生産工程において多数の集積回路メモリ装置を同時にテストする技術などの各種の技術の研究がなされている。
【０００３】
図1は、従来の技術による集積回路メモリ装置の動作制御回路を示すブロック図である。図1に示すように、従来の集積回路メモリ装置には、システムクロックCLKが供給される。また、従来の集積回路メモリ装置には、同期モードにおいて、動作に必要な内部クロックPCLKの発生をイネーブル又はディスエーブルさせるためのクロックイネーブル信号CKEが供給される。
【０００４】
システムクロックCLK及びクロックイネーブル信号CKEは、システムクロックCLKに同期して内部クロックPCLKを発生するために利用されることもある。内部クロックPCLKは、クロックイネーブル信号CKEが活性状態となればイネーブルされ、クロックイネーブル信号CKEが非活性の状態中はディスエーブルされる。例えば、クロックイネーブル信号CKEは、第1の入力バッファ10を介して内部クロックイネーブル信号発生部14に供給される。同様に、システムクロックCLKは、第2の入力バッファ12を介して内部クロック発生部16に供給される。
【０００５】
図2は、従来の技術による集積回路メモリ装置内の入力バッファの構成を示す回路図である。この入力バッファは、図1における第1の入力バッファ10及び第2の入力バッファ12として使用される。この入力バッファは、入力される信号と反対の位相を有する出力信号を発生するために、差動増幅部により構成される。例えば、図1において、第2の入力バッファ12は、システムクロックCLKを反転させてPCLKTTL信号を発生する。また、この入力バッファは、入力信号の電圧レベルを変換する。例えば、第2の入力バッファ12は、TTL電圧レベルを有するシステムクロックCLKをCMOS電圧レベルを有するPCLKTTLに変換する。
【０００６】
図3は、図1における内部クロックイネーブル信号発生部14の構成を示す回路図である。図3に示すように、クロックイネーブル信号発生部14は、第1の入力バッファ10よりPCKETTL信号を受けて、CLKA信号に同期したPCLKイネーブル信号PCKEを出力する。このCLKA信号は、PCLKTTL信号に同期して生成される内部クロック信号である。従って、クロックイネーブル信号発生部14は、CLKA信号の周期に拘らず、有効な同期PCKE信号を発生することができる。この同期PCKE信号は、集積回路メモリ装置の同期型の動作のための同期PCLK信号を発生するために利用される。
【０００７】
図4は、従来の技術による内部クロック発生部16の構成を示す回路図である。内部クロック発生部16は、PCLKTTL信号より同期CLKA信号を発生する。また、内部クロック発生部16は、PCKTTL信号及び同期PCKE信号より同期PCLK信号を発生する。
【０００８】
図5は、従来の技術による内部動作信号発生回路を示す回路図である。この内部動作信号発生回路は、集積回路メモリ装置の同期型の動作のための同期した制御信号を発生する。この内部動作信号発生回路は、図1に示す入力バッファを介して集積回路メモリ装置に入力される各種の制御信号を受けて、PCLK信号に同期した制御信号を発生する。
【０００９】
図6は、従来の技術による集積回路メモリ装置の動作制御回路の動作を示すタイミング図である。図6には、クロックイネーブル信号CKEが所定の時間中にディスエーブルされ、その後にイネーブルされる場合の動作が示されている。CKE信号がローになると、PCKETTL信号は所定の時間後にハイに遷移し、PCKE信号はCLKA信号の立下がりエッジでローとなる。すなわち、PCKE信号は、CLAK信号と同期して生成される。PCKE信号がローになると、PCLK信号の発生が止まる。しかし、PCKE信号がその後にハイに遷移すると、PCLK信号の発生が再開される。
【００１０】
図7は、従来の技術によりPCLK信号の中断状態を示すタイミング図である。CKE信号がローに遷移すると、ハイ状態のPCKETTL信号が生成される。これにより、CLKA信号の次の立下がりエッジでPCKE信号がロー状態に遷移する。従って、PCLK信号の発生が止まる。また、PCKE信号は、PCKETTL信号がハイの間、CLKA信号の遷移に拘らずロー状態を維持するため、この間はPCLK信号が生じない。
【００１１】
以上のように、集積回路メモリ装置の同期型の動作は、システムクロック信号及び集積回路メモリ装置に供給される同期したクロックイネーブル信号に従う。従って、テストシステムは、テスト対象の集積回路メモリ装置にシステムクロック信号及びクロックイネーブル信号を供給する必要がある。
【００１２】
ここで、テストの効率を高めるために多数の集積回路メモリ装置を同時にテストする場合、テストシステムは、システムクロック信号及びクロックイネーブル信号をテスト対象の各集積回路メモリ装置に供給する必要がある。この場合、テストシステムは、テスト対象の各集積回路メモリ装置にシステムクロック信号及びクロックイネーブル信号を供給するための出力チャネルを備える必要がある。テスト対象の集積回路メモリ装置の数が増加すると、それに伴ってシステムクロック信号及びクロックイネーブル信号を供給するためのチャネルの数も増加する。
【００１３】
しかしながら、上記の方式は、集積回路メモリ装置をテストする際の効率の点で未だに十分とは言えない。
【００１４】
【発明が解決しようとする課題】
本発明は、同期型の動作モードを有する集積回路メモリ装置をテストする際の効率性を向上すること目的とする。
【００１５】
また、本発明は、同期型の動作モードで集積回路メモリ装置の動作をテストする際の外部クロックイネーブル信号の必要性を低減することを目的とする。
【００１６】
【課題を解決するための手段】
本発明の諸目的、利点及び特徴を成し遂げるために、本発明に係る集積回路メモリ装置の動作制御回路及び動作制御方法は、集積回路メモリ装置に送られるモード命令よりクロックイネーブル信号が生じることを特徴とする。したがって、集積回路メモリ装置は、クロックイネーブルピンからの入力に拘束されずに動作することができる。
【００１７】
例えば、内部クロック制御部は、前記モード命令に応答して内部クロックイネーブル信号を発生する。また、例えば、内部クロック発生部は、内部クロックイネーブル信号及び外部クロックに基づいて内部クロック信号を発生する。
【００１８】
前記モード命令は、集積回路メモリ装置の動作モードを選択するためのアドレス信号及びモードレジスタセットタイミング信号により指定され得る。すなわち、本発明は、テスターが、テスト対象の集積回路メモリ装置に内部的にクロックイネーブル信号を発生させる。これによりテスターが外部クロックイネーブル信号を発生する必要性から解放される。さらに、アドレス信号その他の制御信号は、一般に、集積回路メモリ装置の動作を制御するためにテスターにおいて生成される。従って、テスターは、アドレス信号その他の制御信号を一般的な動作制御及び上記のモード命令を提供するために使用することができる。
【００１９】
一方、通常の集積回路メモリ装置をテストするためのテストシステムは、テスト対象の集積回路メモリ装置に対する上記のような入力を発生する。しかし、通常のテスターは、テスト対象の集積回路メモリ装置に対する入力信号を発生するための出力チャンネルの数が限られている可能性がある。従って、通常のテスターは、同時にテストできる集積回路メモリ装置の数が制限されることがある。
【００２０】
本発明の一態様では、内部クロック制御部がモードレジスタセットタイミング信号及びアドレス信号に応答して、内部クロックイネーブル信号を発生する。モードレジスタセットタイミング信号及びアドレス信号は、集積回路メモリ装置が外部クロックイネーブル信号を使用するモードから内部クロックイネーブル信号を使用するモードに、又は内部クロックイネーブル信号を使用するモードから外部クロックイネーブル信号を使用するモードに切換えられるようにする。例えば、アドレス信号の組合は、如何なるクロックイネーブル信号を発生させるかを特定する。
【００２１】
本発明の他の態様では、内部クロック発生部が内部クロックイネーブル信号又は外部クロックイネーブル信号に基づいて、選択的に内部クロック信号を発生する。すなわち、本発明に係る集積回路メモリ装置は、クロックイネーブル信号を適宜選択することにより外部クロックイネーブル信号又は内部クロックイネーブル信号に同期して動作できる。
【００２２】
本発明の他の態様の方法によると、同期的モードで動作する集積回路メモリ装置は、モード命令に応答して内部クロックイネーブル信号を発生する。内部クロック信号は、内部クロックイネーブル信号又は外部クロックイネーブル信号に基づいて発生する。例えば、モード命令は、集積回路メモリ装置に、外部クロックイネーブル信号を使用せずにクロックイネーブルを発生させるためのモードレジスターセットタイミング信号及びアドレス信号を含む。
【００２３】
【発明の実施の形態】
以下、添付図面に基づいて本発明の好適な実施の形態を説明する。しかし、以下の実施の形態は、本発明の理解のための一例に過ぎない。
【００２４】
図8は、本発明に係る集積回路メモリ装置の動作制御回路の構成を示すブロック図である。第1の入力バッファ80は、外部クロックイネーブル信号CKEを受けてPCKETTL信号を発生する。第2の入力バッファ82は、外部システムクロックCLKを受けてPCLKTTL信号を発生する。この実施の形態に係る動作制御回路では、同期PCLK信号の発生をイネーブル及びディスエーブルするために、外部システムクロックCLKに対応するCKE信号を用いる。また、この実施の形態に係る動作制御回路は、集積回路メモリ装置に通常の動作をさせる動作モードと、集積回路メモリ装置をテストするテストモードとを有する。
【００２５】
前述のPCKETTL信号は、内部信号制御部89に供給される。また、内部信号制御部89は、集積回路メモリ装置内に設けられた後述のモードレジスタ命令掲出回路で外部テスタからの制御信号に基づいて生成されるモードレジスタセットタイミング信号（mode register set timing signal）MRS_TM、該外部テスタから供給される複数のアドレス信号の一部である複数のアドレス信号MAi及びMAjを受信する。MRS_TM信号及び複数のアドレス信号MAi及びMAjは、モード命令を認識させるために使用される。内部信号制御部89の制御信号発生部83は、モード命令内にエンコーディングされた情報により指定される特定のモードに応答して、所定のタイミング信号MRS_CKEを発生する。
【００２６】
内部信号制御部89は、クロックイネーブル信号PCKETTL信号又はMRS_CKE信号を内部動作クロックイネーブル信号発生部84に供給する。内部動作クロックイネーブル信号発生部84は、クロックイネーブル信号PCKETTL又はMRS_CKE信号に基づいてPCKE信号を発生する。内部動作クロックイネーブル信号発生部84は、第2の入力バッファ82から供給されるPCLKTTL信号に基づいて、内部動作クロック発生部86がPCLK信号を発生する動作をイネーブルするためのPCKE信号を使用する。内部動作クロック発生部86は、例えば図4に示す構成を有する。
【００２７】
すなわち、この動作制御回路は、モード命令に応答して生成されたクロックイネーブル信号PCKEに従って、外部システムクロックCLKより同期PCLK信号を発生することができる。
【００２８】
前述のモード命令は、例えば集積回路メモリ装置のテストのために使用されるピンを介して集積回路メモリ装置に供給される。すなわち、この動作制御回路は、外部テスタで生成される個別的なCKE信号に基づかずにPCKEイネーブル信号を発生することができる。例えば、この動作制御回路は、集積回路メモリ装置をテストする際に、モード命令によりPCKE信号を発生することができる。
【００２９】
内部信号制御部89は、モード命令に応答してモードレジスタセット（MRS）クロックイネーブル信号MRS_CKEを発生する内部信号発生部83を含む。内部クロックイネーブル信号発生部84は、制御信号発生部83よりMRSクロックイネーブル信号MRS_CKEを受信して、内部クロック信号PCLKの発生を制御するPCKE信号を発生する。
【００３０】
図9Aは、本発明の好適な実施の形態に係るモードレジスタセット（MRS）命令検出回路の回路図である。このMRS命令検出回路は、例えば集積回路メモリ装置の内部に設けられ、外部テスタから供給される各種の制御信号の活性化に基づいてモードレジスタセットタイミング信号MRS_TMを発生して内部信号制御部89の制御信号発生部83に供給する。具体的には、このMRS命令検出回路は、チップセレクト制御信号PCS、ローアドレスストローブ制御信号PRF、カラムアドレスストローブ信号PCF、書込制御信号PWRFの活性化に基づいてMRS_TM信号を発生するNANDゲート902及びインバータ904を含む。
【００３１】
図9Bは、図9Aに示すMRS命令検出回路の動作を示すタイミング図である。
【００３２】
図10は、本発明の好適な実施の形態に係る制御信号発生部83のブロック図である。制御信号発生部83は、モードレジスタセットタイミング信号MRS_TM及びアドレス信号MAi及びMAjの値の組合に基づいてモード命令を検出する検出部110を含む。検出部110は、モード命令を検出した時に出力信号ND_OUTを活性化する。
【００３３】
第1の動作制御クロック供給部111は、例えば図4に示す回路から供給される動作制御クロック信号CLKAを反転させて反転動作制御クロック信号CLKA_1を発生する。第1の伝送ゲート部112は、検出部110より出力信号ND_OUTを受信して、これを動作制御クロック信号CLKA及び反転動作制御クロック信号CLKA_1に応答してモードレジスタセットタイミング信号発生部113に伝送する。
【００３４】
モードレジスタセット（MRS）クロックイネーブル信号発生部83は、モードレジスターセットタイミング信号MRS_TM、アドレス信号MAi及びMAjの組合及びパワー安定化信号PVCCHに基づいてモードレジスタセットクロックイネーブル信号MRS_PDを発生する。
【００３５】
モードレジスタセットタイミング信号発生部113は、モードレジスタセットクロックイネーブル信号MRS_PDを受信し、第1の伝送ゲート部112から伝送されてくる信号に基づいて第1の信号を発生する。
【００３６】
第2の伝送ゲート部114は、動作制御クロック信号CLKA及び反転動作制御クロック信号CLKA_1に応答して前記第1の信号を第2の信号として伝送する。ラッチ部115は、前記第2の信号をラッチしてモードレジスタセットクロックイネーブル信号MRS_CKEを出力する。
【００３７】
図11は、図10に示すモードレジスタセット（MRS）クロックイネーブル信号発生部830の回路図である。このMRSクロックイネーブル信号発生部830は、モードレジスタセットタイミング信号MRS_TM及びアドレス信号MAi及びMAjの組合並びにパワー安定化信号PVCCHに基づいてオン信号ON_SIGNALを発生する第1のタイミング組合部102と、モードレジスタセットタイミング信号MRS_TM及びアドレス信号MAi及びMAjの組合に基づいてオフ信号OFF_SIGNALを発生する第2のタイミング組合部104と、オン信号ON_SIGNAL及びオフ信号OFF_SIGNALに基づいてMRS_PD信号を発生する出力部106とを有する。
【００３８】
図10に示す制御信号発生部83において、検出部110は、例えば、モードレジスタセットタイミング信号MRS_TM及びアドレス信号MAi及びMAjの論理積の反転を演算して信号ND_OUTを出力するNANDゲート1102を含む。また、モードレジスターセットタイミング信号発生部113は、例えば、モードレジスタセットクロックイネーブル信号MRS_PD及び第1の伝送部112の出力の論理積の反転を演算し、前記第1の信号を出力するNANDゲート1132と、前記第1の信号を反転させてNANDゲート1132の入力端に供給するインバータ1134とを含む。
【００３９】
図１１に示すモードレジスタセットクロックイネーブル信号発生部830において、第1のタイミング組合部102は、例えば、第1のアドレス信号MAiを反転させて第1のインバータ出力を生成する第1のインバータ1022と、第2のアドレス信号MAjを反転させて第2のインバータ出力を生成する第2のインバータ1024と、パワー安定化信号PVCCHを反転させて第3のインバータ出力を供給する第3のインバータ1028と、モードレジスタセットタイミング信号MRS_TM、第1のインバータ出力及び第2のインバータ出力の論理積の反転を演算してNANDゲート出力を生成するNANDゲート1026と、NANDゲート出力を反転させて第4のインバータ出力を供給する第4のインバータ1027と、第4のインバータ出力及び第3のインバータ出力の論理和の反転を演算してオン信号ON_SIGNALを生成するNORゲート1029とを含む。
【００４０】
また、モードレジスタセットクロックイネーブル信号発生部830において、第2のタイミング組合部104は、例えば、第2のアドレス信号MAjを反転させて第1のインバータ出力を供給する第1のインバータ1042と、モードレジスタセットタイミング信号MRS_TM、第1のアドレス信号Mai及び第1のインバータ出力の論理積の反転を演算してNANDゲート出力を生成するNANDゲート1044と、NANDゲート出力を反転させてオフ信号OFF_SIGNALを生成する第2のインバータ1046とを含む。
【００４１】
また、モードレジスタセットクロックイネーブル信号発生部830において、出力部106は、例えば、PMOSゲート1062と、NMOSゲート1064と、ラッチ回路1066と、インバータ1068とを含む。PMOSゲート1062は、オン信号ON_SIGNALにゲートが接続され、電源電圧端子VCCにソースが接続され、ラッチ回路1066の入力にドレインが接続されている。NMOSゲート1064は、オフ信号OFF_SIGNALにゲートが接続され、接地端子にソースが接続され、ラッチ回路1066の入力及びPMOSゲート1062にドレインが接続されている。ラッチ回路1066は、PMOSゲート1062及びNMOSゲート1064のドレインの信号をラッチしてラッチ信号を供給する。インバータ1068は、該ラッチ信号を反転してMRD_PD信号を供給する。
【００４２】
図12は、内部クロックイネーブル信号発生部84の回路図である。内部クロックイネーブル信号発生部84は、制御信号発生部83から供給されるモードレジスタセットクロックイネーブル信号MRS_CKE又は外部クロックイネーブル信号PCKETTLに基づいてPCLKイネーブル信号PCKEを生成する。
【００４３】
内部クロックイネーブル信号発生部84において、第1のインバータ90は、PCKETTL信号を反転させて反転PCKETTL信号を生成する。第1の動作制御クロック供給部91は、例えば図4に示す回路から供給される動作制御クロックCLKAを反転させて、反転動作制御クロックCLKA_1を生成する第2のインバータを含む。
【００４４】
第2の伝送ゲート92は、動作制御クロックCLKA及び反転動作制御クロックCLKA_1に応答して、反転PCKETTL信号を第1のクロックイネーブル信号として伝送する。第1のラッチ部93は、前記第1のクロックイネーブルをラッチすると共にその反転を出力する。第2の伝送ゲート部94は、第1のラッチ部93から供給されるクロックイネーブル信号を第2のクロックイネーブル信号として伝送する。
【００４５】
クロックイネーブル信号選択部95は、第2の伝送ゲート部94から供給される第2のクロックイネーブル信号又は制御信号発生部83から供給されるMRS_CKE信号に応答してクロックイネーブル信号を出力する。
【００４６】
第3の伝送ゲート96は、動作制御クロックCLKA及び反転作制御クロックCLKA_1に応答して、クロックイネーブル信号選択部95から供給されるクロックイネーブル信号を第3の伝送クロックイネーブル信号として伝送する。第2のラッチ部97は、第3のクロックイネーブル信号をラッチして最終的なクロックイネーブル信号PCKE信号を生成する。
【００４７】
内部クロックイネーブル信号発生部84において、クロックイネーブル信号選択部95は、例えば、MRS_CKE信号及び第2の伝送ゲート94から供給される第2のクロックイネーブル信号の論理和の反転を演算することにより、クロックイネーブル信号を生成するNORゲート952と、NORゲート952から出力されるクロックイネーブル信号を反転して反転して、NORゲート952の入力端に供給するインバータ954とを含む。
【００４８】
図13は、上記の動作制御回路の動作方法を示すタイミング図である。図13においては、PCKETTL信号は一定状態である。PCKE信号はMRSモード命令（COMMAND）に従って生成される。具体的には、MRSモード命令及び特定アドレス信号の組合は、CLK信号の立上がりエッジ上で認識される。発生するMRS_TM信号及びMRSモード命令に含まれるアドレス信号の組合は、CLKA信号の立上がりエッジでMRS_CKE信号を発生するために使用される。そして、CLKAの立下がりエッジでMRS_CKE信号に従ってPCKE信号が発生する。即ち、図13には、PCKETTL信号を受けることなくPCKE信号が発生する手順が示されている。
【００４９】
図14は、上記の動作制御回路の動作を示すタイミング図である。最初に、MRSモード命令が受信される。MRSモード命令は、集積回路メモリ装置（動作制御回路）がPCKE信号を発生するためにPCKETTL信号を使用する状態からMRS_CKE信号を使用する状態に切り換えることを指示する。具体的には、MRS_TM信号並びにアドレス信号MAi及びMAjの組合は、オン信号ON_SIGNALをハイ、オフ信号OFF_SIGNAL をハイしてMRSクロックイネーブル信号発生部830に供給される。
【００５０】
これにより、MRSクロックイネーブル信号発生部830にMRS_PDをローにする。制御信号発生部83は、CLKA信号の該当エッジでMRS_PD信号に基づいてMRS_CKE信号をハイにする。そして、内部クロックイネーブル信号発生部84は、制御信号発生部83から供給されるMRS_CKE信号に従ってPCKE信号をローにする。すなわち、PCKE信号をローにすることによりPCLK信号の内部的な発生をディスエーブルさせるためにMRSモード命令が使用される。
【００５１】
次に、PCKE信号が再び活性化させるための他のMRS_TM信号並びにアドレス信号MAi及びMAjが受信されるとPCLKが発生する。具体的には、MRS_TM信号並びにアドレス信号MAi及びMAjは、MRSクロックイネーブル信号発生部830に供給され、オン信号ON_SIGANLをロー、オフ信号OFF_SIGNALをローにする。これによりMRS_PD信号がハイ状態に戻る。MRS_PD信号は、制御信号発生部83においてCLKA信号の該当エッジ上でMRS_CKE信号を発生するために使用される。すなわち、PCKE信号は、PCLK信号の内部的な発生を再度イネーブルさせるために使用される。
【００５２】
なお、発明の実施の形態の欄及び図面において本発明の好適な実施の形態を例示的に示したが、この例示は、本発明の技術的範囲を限定することを目的とするものではない。
【００５３】
【発明の効果】
以上述べたように、本発明に係る集積回路メモリ装置の動作制御回路によれば、内部信号制御部がモード命令に応答して内部クロックイネーブル信号を発生することにより、集積回路メモリ装置は、クロックイネーブルピン(CKE)からの入力に拘束されずに動作することができる。
【００５４】
【図面の簡単な説明】
【図１】従来の技術による動作制御回路及び動作方法を示すブロック図である。
【図２】従来の技術による入力バッファの回路図である。
【図３】従来の技術による内部クロックイネーブル信号発生部の回路図である。
【図４】従来の技術による内部クロック発生部の回路図である。
【図５】従来の技術による内部動作信号発生回路の回路図である。
【図６】従来の技術による動作制御回路の動作を示すタイミング図である。
【図７】従来の技術によるPCLK信号の中断状態を示すタイミング図である。
【図８】本発明の好適な実施の形態に係る集積回路メモリ装置の動作制御回路を示すブロック図である。
【図９Ａ】本発明の好適な実施の形態に係るモードレジスタセット（MRS）命令検出回路の回路図である。
【図９Ｂ】本発明の好適な実施の形態に係る集積回路装置に対する動作制御回路の動作を示すタイミング図である。
【図１０】本発明の好適な実施の形態に係る制御信号発生部のブロック図である。
【図１１】本発明の好適な実施の形態に係るモードレジスタセットクロックイネーブル信号発生部のブロック図である。
【図１２】本発明の好適な実施の形態に係る内部クロックイネーブル信号発生部のブロック図である。
【図１３】本発明の好適な実施の形態に係る動作制御回路の動作を示すタイミング図である。
【図１４】本発明の好適な実施の形態に係る動作制御回路の動作を示すタイミング図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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