(57)【特許請求の範囲】
【請求項１】
断面がＵ字状であり底面が半導体基板のソースとドレイン拡散領域間のチャンネル領域内の所定の領域を占め、ゲート誘電体層により前記半導体基板から絶縁され、配置される導電性のフローティングゲートと、コントロールゲート誘電体層を介して前記フローティングゲートの内面に容量結合する表面領域を有する導電性のコントロールゲートとを含む電気的にプログラム可能なメモリ装置において、
前記フローティングゲートは前記フローティングゲートの電圧レベルに比例して前記チャンネル領域の一部の通電量を制御し、
前記フローティングゲートとコントロールゲートが容量結合する対面する領域の少なくとも３５％は、前記フローティングゲートの前記所定の領域内で、前記半導体基板に対してほぼ垂直であり、
前記フローティングゲートとコントロールゲートは前記半導体基板上の分離誘電体層に設けられた溝内に配置され、前記フローティングゲートの両縁は溝の両外側で終端し、
前記フローティングゲートの前記所定の領域は前記ソースとドレイン拡散領域間の長さのうちの一部を占め、前記コントロールゲートが前記ソースとドレイン拡散領域間の長さのうちの残りの部分において前記ゲート誘電体層を介して前記半導体基板上に配置されて、分割チャンネル型のメモリセルを構成する電気的にプログラム可能なメモリ装置。
【請求項２】
前記コントロールゲートは、前記所定の領域上で前記フローティングゲート内を通って延び、前記フローティングゲートは、前記コントロールゲートの底部と前記底部に連なる両側壁を取り囲む請求項１記載のメモリ装置。
【請求項３】
前記フローティングゲートとコントロールゲートが設けられている前記溝は、前記半導体基板の前記チャンネル領域に対応する請求項１記載のメモリ装置。
【請求項４】
前記半導体基板上の前記分離誘電体層内で前記チャンネル領域の外側で前記半導体基板の表面に近接して設けられ、消去誘電体層を介して前記フローティングゲートに容量結合し、前記メモリ装置を前記半導体基板上の他のメモリ装置から電気的に絶縁するフィールド板として作動する導電性の消去ゲートを備える請求項１記載のメモリ装置。
【請求項５】
前記半導体基板上の前記チャンネル領域の外側で前記分離誘電体層内において前記フローティングゲートの両縁に近接して設けられ、消去誘電体層を介して前記フローティングゲートに容量結合する導電性の消去ゲートを備える請求項１記載のメモリ装置。
【請求項６】
メモリ装置セルにおいて、
一定の距離だけ離れたソースとドレイン拡散領域を有する半導体基板と、
前記半導体基板の表面に設けられた分離誘電体層と、
前記分離誘電体層に形成され、対面する側壁を持つ溝であって、前記分離誘電体層が前記半導体基板表面から中には入りこまないように形成され、前記ソースとドレイン拡散領域の方向に沿って形成された溝の長さを持ち、前記長さの方向にほぼ直角の溝幅に対して少なくとも１／２の深さを持つ溝と、
前記溝内で前記半導体基板表面上に設けられたゲート誘電体層と、
フローティングゲート構造体であって、前記ソースとドレイン拡散領域間の溝の長さの少なくとも一部で前記半導体基板に容量結合するように前記溝内で前記ゲート誘電体層上に設けられ、前記ゲート誘電体層から側壁に沿って延び、フローティングゲートの両縁は前記溝から出て前記半導体基板から最も遠く離れた前記分離誘電体層の溝の両外側で終端される導電性のフローティングゲート構造体と、
前記溝内に設けられたコントロールゲートであって、コントロールゲート誘電体層により前記フローティングゲートの対応する表面領域から分離される表面領域を有し、前記フローティングゲートと容量結合し、前記結合領域の少なくとも３５％が前記半導体基板表面に対してほぼ垂直な側面にある導電性のコントロールゲートと、を含み、
ここにおいて、前記フローティングゲートは前記ソースとドレイン拡散領域間の溝の長さの一部の長さを占め、前記コントロールゲートは溝の長さの前記フローティングゲートと重なっていない部分に延びて、分割チャンネルメモリ装置セルが形成されるメモリ装置セル。
【請求項７】
前記ほぼ垂直な側面は、前記溝の長さに沿った方向にある請求項６記載のメモリ装置セル。
【請求項８】
前記分離誘電体層は、０．２ミクロンより厚い請求項６記載のメモリ装置セル。
【請求項９】
前記半導体基板表面から離れた前記分離誘電体層の表面に隣接する消去誘電体層を介して前記フローティングゲートに結合する導電性の消去ゲートをさらに含む請求項６記載のメモリ装置セル。
【請求項１０】
前記分離誘電体層内に埋め込まれ、前記ゲート誘電体層を介して前記半導体基板に結合するように、前記半導体基板表面から前記ゲート誘電体層により分離される導電性の消去ゲートをさらに含み、前記消去ゲートは消去誘電体層を介して前記フローティングゲートに隣接して設けられる請求項６記載のメモリ装置セル。
【請求項１１】
前記溝に隣接する前記分離誘電体層内に設けられ、消去誘電体層により消去ゲートの終端が前記フローティングゲートから分離される導電性の消去ゲートを含む請求項６記載のメモリ装置セル。
【請求項１２】
複数のメモリ装置セルのアレイにおいて、
ほぼ平坦な表面を有する半導体基板と、
前記半導体基板を横切って第１の方向に、前記半導体基板の表面に形成された平行に間隔を保つ細長い複数のソースとドレイン拡散領域と、
前記半導体基板表面を被い、前記半導体基板表面に対して分離誘電体層を介して間隔を保ってほぼ平行で細長く、前記半導体基板表面から中には実質的に入りこまない複数の溝を有し、前記溝は前記半導体基板を横切って第２の方向に延び、前記第１と第２の方向は互いにほぼ直交する分離誘電体層と、
前記溝内で前記半導体基板表面上に設けられたゲート誘電体層と、
隣接するソースとドレイン拡散領域間の前記半導体基板表面のチャンネル領域に容量結合するように、前記溝内で前記ゲート誘電体層上に形成され、前記隣接するソースとドレイン拡散領域間に設けられる一つのフローティングゲートは、溝の長さ方向に沿って間隔を保って複数配置され、各フローティングゲートはそれぞれの溝の前記ゲート誘電体層から延び出して前記半導体基板から最も遠く離れた前記分離誘電体層の表面上で両縁が終端する複数のフローティングゲートと、
コントロールゲート誘電体層を介して前記いくつかのフローティングゲートの各々との間で容量結合する領域を形成するように、前記複数の溝の各々に少なくとも部分的に設けられ、前記少なくともいくつかのフローティングゲートを通る溝の長さ方向に沿って延び、前記容量結合する領域の少なくとも３５％が前記半導体基板表面に対してほぼ垂直な側面にあるように前記溝内に設けられるコントロールゲートと、を含み、
ここにおいて、前記フローティングゲートは溝の長さに沿って前記隣接するソースとドレイン拡散領域間の距離の一部に、前記コントロールゲートは前記隣接するソースとドレイン拡散領域間に残っている距離の部分に対して前記ゲート誘電体層を介して前記半導体基板に結合して、分割チャンネルメモリ装置のアレイが形成されるメモリ装置セルのアレイ。
【請求項１３】
前記フローティングゲートは、前記半導体基板上に、対面する溝の側壁の領域に対して、前記コントロールゲートが通る両側壁間の空間を保って形成される請求項１２記載の複数のメモリ装置セルのアレイ。
【請求項１４】
前記第２の方向に延び、消去誘電体層を介して前記フローティングゲートの上端と容量結合する前記分離誘電体層上に設けられた平行に間隔を保つ細長い複数の消去ゲートをさらに含む請求項１２記載の複数のメモリ装置セルのアレイ。
【請求項１５】
消去誘電体層を介して対面する側部上で前記溝内の前記フローティングゲートと、前記ゲート誘電体層を介して前記半導体基板と容量結合するように、前記第２の方向に延び、前記溝間の前記分離誘電体層内に設けられ、これにより前記第２の方向に前記装置のフィールド板絶縁を与える平行に間隔を保つ細長い複数の消去ゲートをさらに含む請求項１２記載の複数のメモリ装置セルのアレイ。
【請求項１６】
前記第２の方向に延び、消去誘電体層を介して前記フローティングゲートの側壁に容量結合する側壁の縁部分を有する前記溝の間に設けられた平行に間隔を保つ細長い複数の導電性の消去ゲートをさらに含む請求項１２記載の複数のメモリ装置セルのアレイ。
【請求項１７】
前記分離誘電体層の厚さは、前記ゲート誘電体層に近接する前記フローティングゲートの幅に等しいかより大きい請求項１２記載の複数のメモリ装置セルのアレイ。
【請求項１８】
前記分離誘電体層の溝は、対面する側壁が前記半導体基板に近づくに従って漸次内向きに傾き隣接するように、前記対面する側壁上に形成されたスペーサを備え、これにより前記チャンネル領域の有効幅を狭くする請求項１２記載の複数のメモリ装置セルのアレイ。
【請求項１９】
半導体基板上に電気的にプログラム可能なメモリ装置を形成する方法において、
前記半導体基板の一面で前記半導体基板内にソースとドレイン領域を形成するステップと、
少なくともソースとドレイン領域間でほぼ平坦である前記半導体基板の表面上に一定の厚さで分離誘電体層を堆積し、前記ソースとドレイン領域間の長さに沿ってほぼ平坦な前記半導体基板表面を露出させる溝を形成するために分離誘電体層を除去するステップであって、前記溝は前記半導体基板表面に対して直交する方向に断面形状を有し、前記分離誘電体層の一定の厚さに等しい深さを有し、前記半導体基板表面に隣接する深さの少なくとも大部分は前記分離誘電体層の一定の厚さの２倍に等しいかそれ以下である側壁間の幅を持つ長方形に形成され、前記除去するステップは前記溝内の前記半導体基板を実質的に除去することなく行われるステップと、
前記溝内で露出された前記半導体基板表面にゲート誘電体層を形成するステップと、
前記ゲート誘電体層から前記溝の対面する側壁に沿って延び、前記溝内の対面する側壁部分の間に溝を形成し、フローティングゲートの両端が前記溝の両外側で終端するように、前記ゲート誘電体層上で前記溝内に導電性のフローティングゲートを形成するステップと、
前記フローティングゲート上にコントロールゲート誘電体層を形成するステップと、
前記フローティングゲート上に導電性のコントロールゲートを設け、前記フローティングゲートとコントロールゲートが前記コントロールゲート誘電体層により分離対面する表面領域間で容量結合するコントロールゲートを形成するステップと、を含み、
ここにおいて、前記フローティングゲートを形成するステップ、その上にコントロールゲート誘電体層を形成するステップ、次いでコントロールゲートを形成するステップで、前記フローティングゲートと容量結合する領域の少なくとも３５％が前記溝内で前記半導体基板表面に対してほぼ垂直な側面に形成され、
前記フローティングゲートを形成するステップは前記フローティングゲートの長さを前記ソースとドレイン領域間の長さより小さく制限するステップを含み、これにより前記ソースとドレイン領域間の距離の一部を前記フローティングゲートによって実質上影響されないように残し、さらに前記コントロールゲートを形成するステップは溝の残りの部分に沿って前記ゲート誘電体層上に前記コントロールゲートを形成し、これにより分割チャンネルメモリ装置となる半導体基板上に電気的にプログラム可能なメモリ装置を形成する方法。
【請求項２０】
前記溝を形成した後で、前記ゲート誘電体層を成長させる前に、前記半導体基板表面に近接する位置で前記溝の幅より狭く離し、前記半導体基板表面から離れる距離に従って最初の溝幅に等しいかそれ以下の幅に次第に増加する対面する側部表面を有するように断面形状を変えるために、前記溝の側壁に沿って誘電体スペーサを形成するステップをさらに含む請求項１９記載の電気的にプログラム可能なメモリ装置を形成する方法。
【請求項２１】
前記スペーサを形成するステップにおいて、前記半導体基板表面で前記側部表面の間隔は、前記側部表面を形成する前の溝の幅の約１／２である請求項２０記載の電気的にプログラム可能なメモリ装置を形成する方法。
【請求項２２】
前記半導体基板表面上での分離誘電体層の堆積は、前記層の厚さを０．２ミクロン以上にするステップを含む請求項１９記載の電気的にプログラム可能なメモリ装置を形成する方法。
【請求項２３】
前記フローティングゲートを形成するステップは溝の長さに沿って前記フローティングゲートの中にスロットがあるようにフローティングゲートを形成するステップを含み、さらに前記コントロールゲートを形成するステップは前記フローティングゲートのスロットの中にコントロールゲートを形成するステップを含む請求項１９記載の電気的にプログラム可能なメモリ装置を形成する方法。
【請求項２４】
前記コントロールゲートを形成するステップの後、前記半導体基板から除去した前記溝の開口に隣接する前記フローティングゲートの一部の上に消去誘電体層を形成し、次いで消去誘電体層上に導電性の消去ゲートを形成するステップをさらに含む請求項１９記載の電気的にプログラム可能なメモリ装置を形成する方法。
【請求項２５】
前記ソースとドレイン領域を形成するステップの後で、前記分離誘電体層を堆積する前に、前記半導体基板表面上にゲート誘電体層を形成し、次いでその上に導電性の消去ゲートを形成するステップをさらに含み、前記溝を形成するために前記誘電体層のいくつかを除去する次のステップは消去ゲートの側壁が前記溝の側壁を介して露出されるように前記消去ゲートに隣接する前記溝を形成するステップを含み、さらに前記フローティングゲートを形成するステップの前に消去ゲートの側壁の露出された部分上に消去誘電体層を形成するステップをさらに含む請求項１９記載の電気的にプログラム可能なメモリ装置を形成する方法。
【請求項２６】
前記消去ゲートを形成するステップはその場でドープされたポリシリコンを堆積させるステップを含み、前記消去誘電体層を形成するステップは前記消去ゲート側に唯一の酸化物層を成長させるステップを含む請求項２５記載の電気的にプログラム可能なメモリ装置を形成する方法。
【請求項２７】
前記溝を形成するために分離誘電体層を除去するステップは、１回の異方性エッチングステップである請求項１９記載の電気的にプログラム可能なメモリ装置を形成する方法。
【請求項２８】
前記溝を形成するために分離誘電体層を除去するステップは、所定のマスクの開口を介して等方性エッチングにより前記分離誘電体層の初期部分を除去するステップと、次いで前記所定のマスクの開口を介して異方性エッチングにより前記分離誘電体層の残りの部分を除去するステップとを含む請求項１９記載の電気的にプログラム可能なメモリ装置を形成する方法。
【請求項２９】
前記等方性エッチングステップは、前記分離誘電体層の厚さの１／２またはそれ以下を除去するステップを含み、これにより前記半導体基板表面に隣接する深さの前記分離誘電体層の残りの部分は前記分離誘電体層の厚さの１／２に等しいかそれ以上である請求項２８記載の電気的にプログラム可能なメモリ装置を形成する方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は一般的にはプログラム可能なリードオンリメモリ（ＰＲＯＭ）セル構造とそれらを製造する工程にかかるものであり、さらに詳しくいえば消去可能な（ＥＰＲＯＭ）であって、電気的に消去可能なメモリ（ＥＥＰＲＯＭ）とフラッシュＥＥＰＲＯＭ装置に関連する。
【０００２】
【発明の背景】
これらのＰＲＯＭセル構造の主要な構成要素はフローティングゲートであり、その電圧が電界効果トランジスタ（“ＦＥＴ”）の少なくともチャンネル領域に沿うその半導体基板中のソースとドレイン領域の導通を制御するものである。
フローティングゲートは電気的に絶縁された誘電体によって囲まれている。
制御または選択ゲートは前記フローティングゲートに誘電体層を介して容量的に結合させられており、２次元的なセルのアレイの配列の中において選択された１つのセルの読みまたは書込みを可能にするためのワードラインとして働く。
選ばれたセルはコントロールゲートとそのソースおよびドレインを適当な電圧に保つことによって電子が基板からフローティングゲートにその間にある酸化物のゲートを介していわゆる“ホットチャンネルインジェクション”といわれる機構により移動させることによってプログラムされる。もしそのようにして電子がフローティングゲートに注入されると前記フローティングゲートのその一部となる電界効果トランジスタのチャンネルの導電率が変化させられる。
選択されたメモリセル装置の導電率を測定することによって、２進法の“１”または“０”が蓄積されているということが決定される。
フローティングゲートはよく絶縁されているので、この形式のメモリ装置は不揮発性であり、すなわちフローティングゲートはその電荷をその装置に何等の電力が供給されなくても無限大の期間、その電荷を保持する。
【０００３】
多くのＰＲＯＭは、個々のメモリセルに記憶されている状態を再プログラムできるように消去可能に設けられている。そのようなセルの消去可能な初期のものは、強力な紫外線に１５〜２０分間照射することによって消去できるものであった。消去の後で前記メモリセルアレイは電気的にプログラム可能となる。最近になって、ＥＥＰＲＯＭ装置は電気的に個々のアドレスされたメモリセル，またはメモリセルの指定された領域を消去することができるようになった。そのような消去においては、コントロールゲートとソースとドレインは通常電子がトンネル効果によってゲート酸化物を介して基板領域，通常にはソースにもどされるような電圧に保たれている。これは初期の電子のホットチャンネルインジェクションをフローティングゲートに行うことによる初期のプログラムの効果を打ち消すことができる。電気的にメモリセルの大きなブロック，または全体のアレイを同時に消去できるメモリアレイは“ＥＥＰＲＯＭ”として知られている。（すなわち、全体のメモリアレイまたはその大部分が“フラッシュ”によって消去されるからである。）
【０００４】
フラッシュＥＥＰＲＯＭ構造の特殊な形態においては、コントロールゲートに加えて分離された消去ゲートを用いている。
消去ゲートはフローティングゲートにトンネル誘電体層を介して容量的に結合されており、このトンネル誘電体層はコントロールゲート，消去ゲート，ソースおよびドレインに適当な組み合わせの電圧が与えられたときに，フローテイングゲートから消去ゲートに電子の移動を許容する。
前記ゲートは一般的に多結晶シリコンが堆積されており、それからドープされて（“ポリシリコン”）となる。３つのゲートは一般的には分離されたポリシリコン層（３重のポリ）によって形成されており、絶縁性の誘電体層，通常は酸化物をその間に挟み堆積または成長させるにつれて順次エッチングされることによって得られる。
フローティングゲートの表面領域には、通常ごつごつ粗い面が形成されている。このフローティングゲートの表面における粗さはフローティングゲートからの電子の放出を助けるために電界を集中させるために役立っており、電子はトンネル誘電体領域を通過して消去ゲートに達する。
現在は１６または６４メガビットのメモリセルが検討されている。この傾向はシリコン基板領域中、各々のセルによって占有される基板領域が単一のチップ上に構成されるセルの数が大きくなればなるほど、小さくなければならなくなる。このセルアレイの構造を小さくするということについて多くの制限がある。
【０００５】
そのような制限の必要性はフローティングゲートとコントロールゲートの容量結合を全てのＥＰＲＯＭとＥＥＰＲＯＭ装置において高く維持しなければならないということである。特に三層ポリ構造のフラッシュＥＥＰＲＯＭ装置においては、前記容量はフローティングゲートと全てのメモリセルの中の要素との容量結合の７０％程度，またはそれ以上でなければならないことである。前記前述した全容量は前述したコントロールゲートとの結合に加うるに基板と消去ゲートの結合を含むものである。典型的なフラッシュＥＥＰＲＯＭセルの形状を小さくするということはこれらの容量が比例して減少することを意味しないで、むしろフローティングゲート，コントロールゲートの容量をより多くの割合で減少せしめるものである。したがって、フローティングゲートとコントロールゲート間の容量結合を高いレベルに保つためには、セルを小さくすることによって結合領域が減らされることを考えれば代案としてそれらの間の誘電体層を劇的に小さくする必要がある。
通常、フローティングゲートポリシリコン上に成長させられた薄い酸化物層は高い製造効率を得ることが困難であり、多くの欠陥を持つことになる。これらの要素はセルのサイズを全体として減少させることによって生ずる，より少ない結合効果を解消するために薄い酸化層を形成することによって得られる容量の調整の領域に制限を与える。代案としてある人は前記薄い酸化物層に窒化物層を付加することによって高い容量結合のレベルを維持する困難を解決しようとしている。しかしこれらの技術はある限界を越えてセルの大きさを減少させるためには、保証することができなくなる。
【０００６】
ＰＲＯＭ，ＥＰＲＯＭ，およびＥＥＰＲＯＭアレイのスケールを小さくすることによって生ずる他の困難は隣接するセルとの間に充分な電気的な分離を提供できないという問題である。現在の技術はセルを同一平面酸化による技術で分離している。すなわち、厚い酸化物がシリコン基板の表面に個々のメモリセルが形成されるべき領域のまわりに形成することによって、電気的に絶縁することである。この技術の欠点は酸化物が次第にその厚みを減少させながら、セルの領域に突出する。すなわち、その断面構造を見たときの形状による“鳥の嘴”として知られる問題がある。この次第に減少するフィールド酸化物の厚みの領域は隣接セルの分離のためにはほとんど役立たないが、かなりのスペースを取ることである。前記鳥の嘴に沿う薄いフィールド酸化物に関連する欠点として、特にその移り変わりが急峻になっているときに歪みが生ずることである。前記鳥の嘴領域をエッチングにより取り去り、拡張された基板の領域にエッチングによりセルを構成するという考えが示されてきたが、それは異なった厚さの酸化層をその下のシリコン基板表面を損なうことなくエッチングするいうことが困難である。その結果として、そのような領域の形成をすることは好ましいものではない。
【０００７】
フラッシュＥＥＰＲＯＭメモリセルのサイズを減少させるための他の制限は、フローティングゲートの表面に消去ゲートにトンネル誘電体層を介して容量的に結合させられるフローティングゲートの表面に粗さを形成することである。
電子は消去の操作の期間にフローティングゲートから消去ゲートに移動されるものであるから、粗さの面はフローティングゲートに形成される必要がある。
これは現在用いられている工程においては、フローティングゲートのためのポリシリコン層は消去ゲートのためのポリシリコン層を形成する前に形成される必要があることである。この通常の方法は大きさを変えるときの制約になる。
さらにこの知られている粗さにより増進された電子のトンネル作用は、消去用の誘電体が耐えることができる書込みと消去サイクルの数に制限を与える。
これは主として電子をフローティングゲートの粗さの近くのトンネル誘電体領域の中に閉じ込めることによると考えられている。
【０００８】
したがって、本発明の主たる目的はＥＰＲＯＭまたはＥＥＰＲＯＭセルを前述した制限を現行の技術を用いて小形化する技術を提供することである。
本発明のさらに他の目的は効果的なプログラム，消去，読み取りをメモリセルが極端に小さくされた場合においても、外乱に対する耐久性を持つＥＥＰＲＯＭ，またはＥＰＲＯＭ構造を提供することにある。本発明のさらに他の目的は、改良されたセルの分離とより小さいセルサイズを持つＥＰＲＯＭ，またはＥＥＰＲＯＭ構造を提供することである。
本発明のさらに他の目的は、プレーナーの立体構造を持ち、そしてそれは高いホトマスクが臨界的な層を形成するために用いられる際の合わせ誤差（ミスアライメント）に対してほとんど影響を受けないＥＰＲＯＭ，ＥＥＰＲＯＭセルを提供することにある。
本発明のさらに他の目的は、繰り返しプログラミング，または消去サイクルに対して改良された耐久性を持つフラッシュＥＥＰＲＯＭ構造を提供することにある。
本発明のさらに他の目的は、合理的なサイズの集積回路上に形成されるメモリアレイの蓄積容量を増加させることができる高密度ＥＰＲＯＭ，またはＥＥＰＲＯＭセルを提供することである。
【０００９】
【発明の要約】
これらおよび付加的な本発明の種々の特徴によって達成させられる付加的な目的は簡潔に、または一般的に述べればＥＰＲＯＭ，またはＥＥＰＲＯＭセルはそのサイズが減少させられ、かくして与えられた回路チップ上のセルの密度が増加させられるのであって、それはそれらの間に容量結合が必要であるフローティングゲートとコントロールゲートの重要な部分を縦方向に配置することによって達成される。
【００１０】
これは好適な実施例によれば、まず初めにシリコン基板の上に厚い酸化物の層を堆積させ、それから垂直方向に壁を持つ溝を前記酸化物層に異方性のエッチングが基板表面に達するまで行うことによってなされる。前記セルは前記溝の中に形成されて、前記厚い溝間に酸化物層は効果的に隣接するメモリセル間の電気的な分離に役立つ。こうすることによってフローティングゲートとコントロールゲート間の充分なカップリングであって、理想的な動作を行うためにフローティングゲートの全体の容量性結合に対する相対的な必要な容量部分を維持することができる。これはそれらの間の酸化物層をその振る舞いを悪くするように薄くしないその振る舞いとその寿命とそれらの装置の収率を悪くするほど薄くしなくても可能となる。
この技術は酸化物と窒化物のサンドイッチ状の誘電体とを組み合わせることによって、必要に応じてその容量性の結合を同化させることができる。実質的にいって、各々のメモリセルの全体の構造は溝の中に造られ、溝の底は基板中の隣接するソースとドレイン間のチャンネルとなる。
シリコン表面上にフィールド酸化物が成長することによって発生する無駄となる鳥の嘴領域の問題はこの構造と技術によって避けられる。
【００１１】
選択的ではあるが、現在のホトリソグラフィーの解像の技術によって、その溝はその幅を小さくすることができる。すなわち、誘電体スペーサをそれらの横壁にエッチングによって溝が構成された後で、メモリセルをそれに形成する前に設けることによってである。
【００１２】
さらに前記溝はそれらの横壁を当初に等方性エッチングを行い、それによってマスクよりもその頂部の領域を開始時に広くし、引き続く異方性エッチングによって引き続く同じ同一のマスクによる異方性エッチングによって溝を完了する。このような等方性，および異方性の結合による溝の形成は、他の構成の幾分かの制約を効果的に少なくすることができる。
【００１３】
本発明のさらに他の特徴によれば、簡潔にかつ一般的にいって、フラッシュＥＥＰＲＯＭの場合において、消去ゲートを形成するポリシリコン層はフローティングゲートを形成するポリシリコン層の堆積の前に堆積させられても、フローティングゲートを介して中間の誘電体層を介して消去ゲートへのフローティングゲートからのトンネリングによる電子を満足すべきほど充分に動作させることができる。
もちろん消去ゲートに向かう粗さは、それが第２番目に造られるときには、フローティングゲート上に構成することができない。それはざらざらのある領域は保存されるべき誘電体層の表面に既に形成された上に堆積させられなければならないからである。粗さは消去ゲートの上に物理的に形成することができるが、しかしこれは電子を前記消去誘電体層から受けるものであって、それを送り出すものではないから、好ましいことではない。
粗さは電子を放出する，または送り出すことのみを補助するものである。
引続いて形成された堆積層（フローティングゲート）から先に堆積された層（消去ゲート）に電子の放出を可能にするために、最初のポリシリコン層は現場の処理によって不純物、特定の実施例においてはリン、が層を形成するときに導入され真新しい酸化層がポリシリコン層の上に成長させられる。
第２のポリシリコン層はこの従来の技術によって形成された酸化層の上に形成される。結果として得られた装置は、２番目のポリシリコン層（フローティングゲート層）から第１のポリシリコン層（消去ゲート）により大きな電子の流れを他の方向に比べて得られる。これは通常の非対称的なトンネル酸化層の反対であるので、“逆転トンネリング”と呼ばれている。
【００１４】
【実施例】
本発明の種々の特徴によるところの付加的な目的は後述するいくつかの好適な実施例を図面を参照して説明することによって明白になる。
まず最初に図１を参照すると、メモリセルが基板１１とフローティングゲート１３を持っているものが極めて一般的に略図的に示されている。
フローティングゲートは基板１１と他のメモリセルの他の全ての要素からの電気的接続は完全に分離されているが、基板１１に対しては容量ＣFBを持っている。コントロールゲート１５はその電圧は外部から制御できるものであるが、前記フローティングゲートに容量的に結合されており、それは容量ＣFCで示されている。それらの容量は全てのＰＲＯＭ，ＥＰＲＯＭ，およびＥＥＰＲＯＭ装置に存在するものである。もし、ＥＥＰＲＯＭ装置が、分離された消去ゲート１７を持っているならば、そこにはさらにそれとフローティングゲート１３との間に容量結合があり、それはＣFEで示されている。
【００１５】
プログラミング，消去および読出の工程において、効果的な装置の動作を得るためには、セルの結合比は０．７に等しいか、またはそれ以上であることが望まれる。この結合率は容量ＣFCが他の全ての３つの容量ＣFC，ＣFB，およびＣFEに対する割合として定義される。
かくして、現実のＥＥＰＲＯＭ装置においては、比較的に大きなＣFCを持ち、比較的に小さなＣFEおよびＣFBを持つものが形成されなければならない。よく知られているように、２つのゲート間の容量の大きさはそれらの対面する表面の面積に依存し、かつ、それらの間の誘電体の厚さおよび誘電定数に依存する。仮にこの絶縁性の誘電体ができるだけ理論的に薄くしたとするならば、これらの容量は一時的に対向する面積によって支配される。
【００１６】
ＣFCが比較的大きくなければならないという要請は、メモリセルの大きさを減少させるために一次的な結合領域が基板の表面に平行（水平）であることにより困難である。そこで、本発明によれば容量ＣFCの大部分はフローティングゲートとコントロールゲートを基板表面に対して実質的に直角（垂直）にすることによって設けられる。
これはメモリセルの表面領域の量（“フットプリント”足跡）を容量ＣFCを形成するための表面の領域に比例するということを諦めることによって減少させることができる。
【００１７】
そのような垂直な配列は概念的に図２から図５に示されており、図２の半導体基板１９はソースとドレイン拡散２１と２３をお互いに離れた長い帯状に平行に設けている。ゲート酸化層２５はサブストレート基板１９の表面に成長させられたものであって、ソースとドレイン拡散領域２１および２３間に延びており、それは実質的にそれらの拡散長さに対して直角方向である。
ゲート酸化層２５は、ソースとドレイン拡散間のチャンネル領域を覆うものである。前記チャンネルの部分の１部の上に延びているのはフローティングゲート２７である。全体のチャンネル上に延びており、チャンネルを横切り、そしてさらに延びているのが、コントロールゲート２９である。
フローティングゲート２７とコントロールゲート２９は電気的に導通性を持つ材料で構成されており、好ましくはドープされたポリシリコンである。２つの導電層はコントロールゲート誘電体層３１によって分離されている。
図２およびその断面図である図３からわかるように、フローティングゲート２７とコントロールゲート２９の対面する面積はその間に結合容量ＣFCを形成するものであって、それは垂直な面である。もちろん、容量ＣFCの部分は垂直な表面に従属されて形成されており、相対的な構造の大きさによって決められるのであるが、その配置においては容易に垂直表面の結合領域の３５から４０％または５０ないし６０％を占めることができる。図２に示されているセルの形は分離チャンネル形である。
【００１８】
すなわち、フローティングゲート２７の底はソースとドレイン拡散領域２１と２３間のチャンネルの距離Ｌ１の部分のみに存在している。
フローティングゲートの底面の面積はゲート酸化物２５により分離されており、他の電界効果トランジスタのゲートとして働く。すなわち、フローティングゲート２７上の電圧が電子がゲート酸化層２５間でソースとドレイン間の基板チャンネルを移動することを許容する。
このチャンネルの残りの部分Ｌ２はコントロールゲート２９の底面によって制御されるその導電性を持ち、そして実際上、それはフローティングゲート２７により形成されるものに対して直列に電界効果トランジスタを制御する。これは良く知られているスプリットチャンネル形の装置である。反対にもしスピリットチャンネル装置が希望されない場合には、フローティングゲート２７はソースドレイン拡散２１と２３の間の全てに渡って延ばすことができる。いずれの場合にあっても、チャンネルは図２に示されているように一様な幅Ｗに沿って設けられている。
【００１９】
図２および図３に示されている概念図によればコントロールゲート２９は、Ｕ形のフローティングゲートの内部空間を効果的に通過しているので、かくしてそれらの垂直表面領域間に充分な面積が得られる。図４と図５に示されている他の概念図（参考例）によれば基板３３は同様にソースおよびドレイン拡散領域３５，３７を持っており、そこには表面のゲート酸化層３９が装置のチャンネル領域間に渡って設けられている。この場合におけるフローティングゲートは４１は実質的に立体状であり、コントロールゲート４３はそれを取り囲み、その間に誘電体層４５が存在する。ここにおいて、フローティングゲート４１とコントロールゲート４３間の垂直な表面の対面する部分はフローティングゲート４１の両端面に存在し、図２の例においては構造の長さに沿った内部表面に設けられているのに対して構造のまわりに存在している。図４，図５に示された例のセルの相対的な大きさに依存して、少なくとも３５〜４５％の表面の結合領域が垂直領域に，もしくは５０％またはそれ以上にすることも可能である。
【００２０】
図２から図５に示した２つの概念的な例によれば、分離のための消去ゲートが示されていないが、このようなセルにおいて、もし必要ならば設けることができる。これらの例に示された構造は、ＰＲＯＭ，ＥＰＲＯＭ，ＥＥＰＲＯＭまたはフラッシュＥＥＰＲＯＭセルの任意のものに適用可能である。
【００２１】
フローティングゲートとコントロールゲート間の垂直表面による結合の特徴を持つ図２から図５に示された例について５つの特定のフラッシュＥＥＰＲＯＭアレイとその製造工程が、残っている図６から図２７を参照して説明されるであろう。これらの５つの具体例の垂直構造を厚い誘電体層をまず最初に半導体基板上の表面に堆積し、実質的に均一な厚さとし、それから平行で長い溝をその誘電体上に基板の表面が表れるまで行うことは総てに共通している。個々のメモリセル装置は、前記溝の中に交互に誘電体層と電気的導電性を持つポリシリコンを形成することによって構成される。溝は現存する，または将来開発されるであろうホトリソグラフ技術の分解能の限界によって許容されるまで、できるだけ近づけて構成される。溝の間に存在する残存する誘電体層は、それらのメモリセルを電気的に絶縁するために用いられる。前記基板の表面に装置を形成する結果として、絶縁は極めて実効的であり、セルの高密度実装を可能にしている。
【００２２】
第１の実施例
図２および図３に図解された概念的なセルに対応する第１の具体的な実施形態は、図６に平面図として示されており、その断面図は図７と図８に示されている。それらの図は非常に大きい対照的な２次元アレイの中からの４つのメモリについて示している。各々の４つのセルは分離されているフローティングゲートを持っており、それらは参照番号５１，５３，５５および５７で図示されている。
図７および図８の断面図に示されているようにこれらのフローティングゲートは半導体基板５９から半導体基板の表面に成長させられているゲート酸化層６１によって分離されている。
厚い酸化物の帯６３と６５と６７は物理的にフローティングゲートを基板を横切る１方向に物理的にフローティングゲートを分離し電気的に分けている。
【００２３】
基板は複数の長い平行で，かつ分離されたソースとドレイン拡散領域、例えば６９，７１で示されているを持っている。
この厚い酸化物の帯６３，６５および６７は前記基板上をソースとドレイン拡散領域６９，７１の長さ方向に実質的に直角な方向に向けられて配置されている。これらの厚い酸化物の帯が、それらの間に溝を形成し、その中に個々のメモリセル構造が位置させられる。図６の切断線ａ−ａの示す図，すなわち図８は、このような溝に沿って切断されたものである。ここに示されているメモリセルはスプリットチャンネル形であるから、フローティングゲート５１と５３は隣接するソースとドレイン拡散領域６９と７１の一部に存在している。ソース／ドレイン拡散領域間のチャンネル領域の残っている距離の部分は、フローティングゲート構造の分かれている部分を横切って設けられている溝長さ方向に伸びているコントロールゲートによってコントロールされる。コントロールゲート７３は、ゲート酸化物６１によって基板から分離されており、コントロール５１および５３から各々の誘電体層７５および７７によって分離されている。
そのようなコントロールゲートは各々の溝に設けられており、コントロールゲート７９（図６）は隣接された溝に設けられたものである。
【００２４】
図６から図８に示す第１の実施例においては、フローティングゲートは各々の対応する溝の外側に広がっており、消去ゲートにトンネル電子を供給するために隣接する薄い酸化の帯の頂点まで広がっている。例えば、長い消去ゲート８３は溝とコントロールゲートに向けられており、厚い酸化層６５の上に設けられていて、それは各々消去ゲートのトンネル誘電体層８５および８７を介してフローティングゲート５３および５５のエッジの頭に隣接して結合されている。
消去ゲート８３は隣接するコントロールゲート７３と７９から各々の誘電体層８９と９１により分離されており、すなわちそれらの誘電体層は好ましくは消去とコントロールゲートを僅かな結合だけを残して分離している。
【００２５】
付加的な図６，図８の構造の特徴は、基礎的なこの装置を製造するための構成を再検討することによって理解できるであろう。これらのステップは図９から図１５に逐次図解されている。各々の図９から図１３に示されている個々のプロセスを示すものは図６の直角な断面図であって、図７および図８に完成された装置として示されているものの断面図に対応する。
最初の処理ステップは図９のＡ（図６のａ−ａ断面図）および図９のＢ（図６のｂ−ｂ断面図）に図示されている。
延在させられており並列で、かつ一定の間隔を保ったソースとドレインの拡散領域６９と６７は、最初に基板３９に形成される。
薄い保護酸化層９３が基板の表面に成長させられ濃くドープされたソースとドレイン領域６９，７１の上により厚い酸化層となる。
【００２６】
次に続くステップは図９，図１０のＡ，図１０のＢに示されているように厚い酸化物の均一な層をシリコン基板の上表面の酸化物層９３を保護するために堆積させることである。標準的なＣＶＤプロセスが好ましい。次に複数の延在する並列の一定の間隔を保った溝，例えば溝９５，９７がこの均一な酸化層をエッチングすることによって、長い酸化物の帯６３と６５と６７を溝間を分離するものとして残す。この状態が図１０のＡと図１０のＢの部分に図示されている。
【００２７】
形成されるべきメモリセルの密度を最大にするために溝と酸化物の帯間と酸化物の帯間の間隔はそれらを形成するために用いられる標準的なホトリソグラフィーマスキングにおいて許容される最小のものとする。
当初に堆積された酸化物の厚みおよびそれから形成される酸化された帯６３，６５，６７の高さは溝の幅と関連し、高いフローティングゲートとコントロールゲートの垂直表面間に高い結合領域を形成するために選ばれる。
厚い酸化層の深さは少なくとも形成されるべき溝幅の１／２，またはそれを越えるように選ばれる。しかしながら、厚い酸化層の深さは実質的に溝の幅と等しいか、またはそれ以上であることが好ましく図１０のＢには１つの割合が示されている。
【００２８】
前記溝を形成するために異方性のエッチングの過程が厚い酸化層の中に溝９５，９７を含むものを形成するために用いられる。これにより、垂直な溝の壁が基板５９の表面に実質的に直角に得られる。この酸化物は完全に基板５９の表面までエッチされ，それは保護酸化層９３のエッチングを含んで，すなわち基板表面に達するまで完全にエッチングがされる。エッチングされるべき酸化物が均一な厚さを持っているから、不均一な酸化物をエッチングで除去するときに現れるであろう基板表面を損傷する可能性，例えば熱的に成長された酸化物層であり、それが特徴的に鳥の嘴形の特性を持っているような場合に現れるであろう表面の損傷はここにおいては発生しない。さらに垂直な壁であるから、溝間の隣接するメモリセルとの区分は極めてシャープであって、熱的に成長させられたフィールドオキサイドを用いた場合における分離の場合において、その端部が好ましくない鳥の嘴の無駄な領域を形成するのを妨げる。
かくして、メモリセルの実装密度は極めて高くなる。
【００２９】
加得るに、厚い酸化層がシリコン基板の上に形成されるのであるから、結果として得られる厚い酸化物の層、例えば帯状体６３，６５，６７は、セルの間にそれらが極めて近接して設けられているにも係わらず、極めて良い分離を与える。この理由により、溝のエッチングは基板の表面において止められる。メモリセルのゲート構造のいかなる部分も任意の溝，または基板上の窪みに形成されるのであるから、これによって寄生的なリーク，例えば隣接する基板の溝の中に形成される装置構造間に現れる導通経路を避けることができる。
【００３０】
次のステップ，これは任意であるが利用する方が好ましいものである，は図１１のＡと図１１のＢに示されており、それは現在の標準的なリソグラフィ技術における解像をより小さなものにして溝幅を減少させることである。
これは溝の内側の壁にスペーサ，例えばスペーサ９９，１０１を両側の溝９５の両側の壁に設けることによってなされる。そのようなスペーサは全体の基板の表面に酸化層を形成し、それから全体の酸化層の内、平面に設けられた部分を異方性のエッチングをすることによって除去し、かくして溝の縦の垂直の壁のスペーサだけを残すことによって成される。スペーサの厚さは当初、基板表面に堆積された酸化物の量の厚さによって制限される。溝の幅は、この技術によってほぼ１／２まで簡単に減少させることができる。これによって、直接的に溝に形成されるセルの幅Ｗを減少することができ、かくしてフローティングゲートと基板間の容量結合ＣFBを減少させることができる。
これはセルの結合比率の増大を助けることになる。装置のチャンネル幅を減少させることに加えて、小さな寸法を用いることは隣接チャンネルとの間隔を増大させ、かくして写真マスクの全解像能力を厚い酸化物のスペーサ６３，６５および６７をできるだけ薄くするのに利用できる。
【００３１】
現存するホトリソグラフィの技術において、１／２マイクロンの解像が可能である。かくして、溝９５と９７の幅，すなわち図１０のＢ部に示されている１／２マイクロンの幅に規定できる。スペーサ６３，６５，および６７間の溝は、同様に１／２マイクロンの幅にすることができる。
スペーサの高さ，これはウエハ上に当初に堆積させられた酸化物層の厚さによって規定されるものであるが、それは１／２マイクロンまたはそれ以上にされる。ここに記述される構造と工程の利点はそれによって集積回路の解像の能力を自動的に改善させることであり、これは間違いなく将来有用である。
かくして、この改良された技術によって、将来の改良された解像技術を用いれば個々のセルの大きさは自動的に小さくすることができ、そしてメモリアレイの密度はより高くなる。
【００３２】
図１２のＡとＢを参照すると次の工程は、溝の底部にあたるシリコン基板５９の露出されている表面に高い品質のゲート酸化物の層６１を成長させることである。
その後、第１のポリシリコンの層が全体の基板領域上に堆積され、それから溝の長さ方向に直角方向に基板を横切って伸びるポリシリコンの帯を残すために部分的に除去される。帯１０３と１０５とが図１２のＡとＢに示されており、これらは後に個々のフローティングゲートとして分離される。
このポリシリコンは溝の壁の外側に密接して形成されている。前述したスペーサの付加によって得られるより緩やかな傾斜が、この堆積をスペーサが用いられず，かつポリシリコンが完全に壁に直角に設けられている場合に比べてはるかに容易にしている。しかしながら、何らかの理由により必要ならばスペーサを用いることなく、堆積させることもできる。
【００３３】
図１３のＡおよびＢに示されている次のステップは、制御ゲートの形成に関連している。第１のステップは、第１のポリシリコンの層の上に薄い酸化層，すなわち酸化層１０７および１０９を成長させることである。
これは酸化物層であって、容量ＣFCとして働くものであり、これはでき得る限り大きくする必要がある。本発明による容量性表面領域に縦構造を用いることによって、この酸化層は信頼性とか収率とかメモリの動作を害する程度にまで薄く，構成する必要はなくなった。
【００３４】
次のステップは第１に全体のウエハ表面上に第２のポリシリコン層を堆積することによってコントロールゲートを形成することである。そしてコントロールゲート７３および７９のように伸びている平行な帯状態を残して部分を除去する。第２のポリシリコン層は溝の残っている部分を埋めつくすのに十分な厚さだけ堆積され、かくして比較的に円滑な表面を形成する。
残されている工程のステップは第１のポリシリコン層の帯１０３と１０５を個々のフローティングゲートに分離し、そして消去ゲートを形成することである。これらのステップは図１４と図１５に示されている。これらは図１３のＢの部分を拡大して示したものであって、付加的なステップが付け加えられている。コントロールゲート７３と７９は、第１のポリシリコン層の帯１０５を分離して、それを個々のフローティングゲート５３と６１にするためのマスク領域１１１を規定するために用いられている。これはまず始めに誘電体層１１３と１１５をコントロールゲート７３と７９の各々のエッジに沿って形成することによって完成される。
スペーサ１１７と１１９が，それから臨時的に領域１１１を規定するために形成される。エッチング領域を規定する開口１１１を用いて第１のポリシリコン層をエッチングした後に、スペーサ１１７，１１９およびその下にあるその他の酸化層１０９は除去されて隣接するフローティングゲート５３と６１の表面の部分を規定する露出された横壁の角の上にトンネル消去誘電体層８５，８７によって図１５に示されているように置き換えられる。この技術は同時出願継続中の米国特許出願番号No．０７／３２３，７７９、１９８９年３月１５日出願の特に図８から図１２に関して詳細に示されており、参照文献としておく。
【００３５】
消去の誘電体層８５，８７が形成された後に、第３番目のポリシリコン層が基板表面に堆積されて、それからその部分は消去ゲート８３のような平行な消去ゲートを残して部分的に除去される。
【００３６】
第２の実施例
第２のメモリセルアレイの実施例は図１７と図１８に断面図として示されており、この断面図は一般的な平面図，図１６の切断線ｂ−ｂ，およびａ−ａについて各々切断して示したものである。図１６は非常に大きなセルアレイの中の４つのセルについて示したものであって、これらの４個は各々のフローティングゲート１２５，１２７，１２９および１３１を持っている。これらのフローティングゲートは、先に説明した第１の実施例と同じようにそれぞれ延在するソースとドレインの拡散領域１３３と１３５に関連して配置されている。また第１の実施例と同じように延在するコントロールゲート１３７と１３９が、半導体基板１４３の表面上の厚いフィールド酸化層１４１中に設けられている近接する溝の中に設けられている。図１７と図１８に示されている第２の具体例の図６，図８に示されている第１の具体例に対する基本的な相違点は消去ゲートが薄い酸化層の表面に形成されるのではなく、厚い酸化層１４１の中に埋められていることである。この具体例においては、延在する消去ゲートの帯１４５，１４７および１４９はそれぞれ厚い酸化物の帯の中に埋められており、消去ゲートが埋め込まれている厚い酸化層の反対の側の溝の中でフローティングゲートと結合されている。
この消去ゲート１４７は、例えばフローティングゲート１２７と１２９にそれぞれ消去ゲートの酸化層１５１，１５３を介して結合されている。
【００３７】
前述した第１の実施例に比較してこの第２の実施例に付け加えられた利点は、厚い酸化層の上に形成された消去ゲートに結合するためにフローティングゲートの端を溝領域の外側に引き出す必要がないことである。この第２の実施例において、全てのセル構造は溝の中に存在する。
図１７に示しているように溝の外側にいくらかのフローティングゲートとコントロールゲートの引き出しが必要であるが、それは与えられた改造とマスクの一致の許容状態が半導体処理技術において、溝が十分に埋め尽くされたかを確かめるために必要なのである。
【００３８】
第２の実施例におけるいくつかの製造ステップであって、第１のそれとは材料が異なるものについて図１９から図２１に順次的な図として示されている。最初の工程は図９と図１０を参照して説明した最初の実施例とほとんど同じであるが、違っている点は第１のポリシリコン層が厚い酸化層１４１が形成される前にシリコン基板１３０上の保護用の酸化層上に形成されることである。
かくして、溝が厚い酸化層上に異方性エッチングによって形成されたときに、この連続するポリシリコン層が溝領域として除去されると同時に消去帯１４５，１４７および１４９が残される。
この技術は消去ゲートと溝を自動的に位置合わせ（セルフアライン）し、そしてそれらは引き続いて溝の中に形成されるフローティングゲートを自動的に位置合わせする。
【００３９】
第１の具体例には含まれないものであって第２の具体例のメモリセルを製造するのに含まれるのは消去誘電帯１５１と１５３を消去ゲートの端に沿ってフローティングゲートを溝の中に形成する前に第２のポリシリコン層によって形成することである。これは図２０のＢに示されている。
【００４０】
図２１のＢは第２のメモリセルの具体例の製造工程を示している。第２のポリリコン層は溝の横壁に合わせて全体の基板上に堆積される。この層は最初にポリシリコン帯１５５と１５６にエッチングにより分離され、それは多くの溝を越えて伸びている。次のステップは第２のポリシリコン層の帯の上に１つの酸化層１５７を成長させることである。続いて第３のポリシリコン層１５９が全体のシリコン表面に堆積され、その装置の状態は図２１のＡおよびＢに図示されている。
【００４１】
引き続いて第２と第３のポリシリコン層１５５と１５９が，その間に挟まれている誘電体層１５７と一緒に，を１つのステップでエッチングされて図１６から図１８に示されている構造となる。
【００４２】
第３の実施例
前述した第２の具体例の変形は図２２と図２３の断面図に第３の実施例として示されている。図２２および図２３に示されている具体例の要素のうち、図１７と図１８の具体例のそれと同じものについては、同じ参照番号に（’）をつけて示してある。
図から理解できるように主たる相違は、フローティングゲート１２５’と１２７’が採用しようとしている形であって、その結果コントロールゲート１３７’と１３９’の形状の差として現れている。フローティングゲート１２７’と１２９’が形成される第２のポリシリコン層を形成する過程において、前記ポリシリコンの堆積はフローティングゲートの上に実質的に平坦な表面が形成されるまで十分に溝を埋めるだけの時間持続される。図２３の誘電体層１５７’として示されているような挟まれている誘電体層がフローティングゲートの上とトレンチ内の壁の端に成長させられた後に、第３のポリシリコン層であって、それからコントロールゲート１３７’と１３９’が形成されるか，堆積される。
前記第３のポリシリコン層の堆積はフローティングゲート間の溝の空間を十分に満たすだけの長い時間自足させられる。
この図２３に示されている第３の実施例は先に図４および図５の概念的な実施例に関連して説明されたものと同様に動作する。
【００４３】
図１６から図２３の第２および第３の具体例において、溝の垂直な壁に沿うスペーサの形成については示していないが、もし必要であるならば、スペーサはこれらの具体例においても同様に溝の幅を減少させるために用いることができるものであると理解されたい。そのような場合において、スペーサは第１の実施例（図１１のＡとＢ）に示されているのと同様にして製造されるが、図１９のＡとＢに示されている個々の消去ゲートを形成するための連続的なポリシリコン層がエッチングされる前の段階において行われる。
すなわち、図１９のＡおよびＢに示されているように、基板表面に厚い酸化物とポリシリコン層を直接にエッチングするというよりは、薄い酸化層がまず初めに溝を作るためにエッチングされてそれらの底部のポリシリコン層が露出される。すなわち、最初の溝を形成するためのステップは薄い酸化層をエッチングだけで、ポリシリコン層で停止する。スペーサはそれから第１の実施例に関連して説明したような方法で溝の横壁に沿って形成される。
ポリシリコンとその下の薄い酸化層は、それからスペーサの間でスペーサをマスクとして基板１４３の表面が露出され、溝の底面が形成するまで続けられる。
かくして、溝の幅を狭くするという目的が達成される。それから図２０のＡとＢに示されている関連するステップにしたがって、処理が続行される。
【００４４】
第４の実施例
第４の実施例は図２４に示されている。図１７と図１８の第２の変形例として図２４に示されている断面図は図１７に類似しており、共通する要素については同じ参照番号が付されているが、二重のダッシュ（”）が付加されている。
この具体例における主たる相違点は、消去ゲート１４５”，１４７”，１４９”がその底部というよりは厚い酸化物の層１４１”の表面に沿って設けられていることである。図２４に示されているセルを製造するプロセスは図１７と図１８に示されているセルのそれとほぼ同様であるが、消去ゲートが構成される第１のポリシリコン層が堆積される前にシリコン基板１４３”の上に厚い酸化層が堆積されることである。誘電体層１６１がそれから第１のポリシリコン層の上の全ウエハ表面に加えられる。厚い酸化層１４１”の中に溝が異方性エッチングによって形成されるときに、この頂上保護酸化層１６１と第１のポリシリコン層もまたエッチングされる。
【００４５】
厚い酸化層の表面側に向かう消去ゲートの位置は、基板側に近接させるよりはむしろ図２２および図２３の具体例のように変形して用いることができる。いずれにしても溝の中に形成される消去ゲートと近接するフローティングゲートの端間の結合はセルフアライメント方式で提供される。
【００４６】
図２４の実施例に示されているように消去ゲートを薄い酸化層状に形成する利点は必要な場合に消去ゲートを基板から高い電圧の絶縁を実現することができることである。図１７，１８，２２，および２３の具体例に示したように消去ゲートを半導体基板に近接させて排出することにも利点がある。
もし、消去ゲートが基板表面から薄いゲートのような酸化層によって分離されているときは、消去ゲート上の電圧はあたかもＦＥＴの通常のゲートがチャンネル中のコンダクティビティに影響を与えるようにその下のシリコン基板の導電率に強い影響を与えるであろう。したがって、通常のメモリの動作において、消去ゲートに加えられた電圧は近接する溝のチャンネル間の分離を提供するために役立つ。すなわち、溝間の半導体基板中に電界を生成することによって、消去ゲートは隣接する溝の下に形成されたチャンネル間における電子の移動を防止するのに役立つ。
【００４７】
第５の実施例
第５の実施例は図２５から図２７に示されている。より大きなメモリセルアレイの中の４個のセルが図２５に平面図として示されており、それはフローティングゲート１７１，１７３，１７５および１７７を含んでいる。
延在するソースとドレイン拡散領域１７９と１８１は一方向に向かって伸びており、一方コントロールゲート１８３と１８５は各々のチャンネル中の多くのメモリセルを通して厚い酸化チャンネルに沿って伸びている。コントロールゲート１８３と１８５の長さは実質的にソースとドレイン拡散領域１７９と１８１の方向に直行するものである。この具体例において、消去ゲートは均一な層１８７として設けられている。
【００４８】
図２５から図２７に示された第５の実施例は先に述べた具体例と共通する詳細な細部構造を持っており、それは図２および図３で概念的に説明したセルのタイプに属するものである。半導体基板の表面に形成されたゲート酸化層１８９はその上に分離チャンネル形状において形成されたフローティングゲートとコントロールゲートを持っている。この実施例と図１７および図１８に示した第２の実施例との主たる区別はコントロールゲート１８３と１８５が完全にフローティングゲートの中に形成され、その上に層１９３を１９５のような分離酸化層を持っていることである。消去ゲート１８７は便宜上連続的で二次元的な層であって、層１９７，１９９のように消去誘電体層を介して各フローティングゲートの上側の両方に結合させられている。図２５から図２７の実施例の特徴はそのフローティングゲートが厚い酸化層にエッチングで形成された溝の中に完全に形成されるので、非常に狭いセル幅を持つということである。溝の外には何も伸びていないので、その溝は効果的にその大きさを広げることができる。
【００４９】
溝形成工程の他の形態
先に説明した各具体例において、溝は厚い酸化層の中に当初垂直な横壁を持つように異方性エッチング工程によって形成されている。（例えば、図１０のＢおよび図１９のＢ参照）。この構造の有効な効果はそのメモリセルの幅を狭くすることであり、かくして集積回路チップ上の１つの方向に沿ってそれらの密度を極大化することができることである。ある形状とか工程においては、しかしながら、溝の横壁の傾きを減少させることによって溝の上側の部分を拡大することに利点がある。この場合には、一般的に大きなセルとかやや少ない集積密度にしなければならないのである。
【００５０】
図２８のＡに示されている断面図は前述した異方性溝形成技術の限界の可能性を図解している。半導体基板３０１上の厚い酸化層３０３により形成された溝上にポリシリコン層３０５が堆積させられたとき、酸化物の溝３０７の垂直な壁に沿うポリシリコン材料３０９および３１１の部分は垂直方向に大変厚くなる。異方性エッチング工程によって個々のフローティングゲートの帯に分割させられたとき、横壁の部分の立ち上がり部３０９と３１１を除去するために必要なエッチングの量は前記酸化物と基板および他の層であって、ポリシリコンを除去するためにポリシリコンの垂直の薄い部分の直下の酸化層と基板と他の層が前記ポリシリコンの部分の除去された後でエッチングされることが要求される。
もちろん使用されるエッチング用の材料はポリシリコンをそのポリシリコンの下にある材料の何倍もの早さでエッチングするのであるが、こうしてさえもある状況においては、下側の材料が余分に除去されてしまう。一例として下側の層が薄いゲート酸化物を持ち、その厚さが十分に注意深く制御される必要があり、その大量のエッチングが好ましくない場合である。
【００５１】
したがって、必要ならば溝の壁は部分的に溝から離れるにしたがって傾きを持つようにし、ポリシリコンの横側に沿って堆積される量を減らすことである。図２８のＢによれば、基板３１３は厚い酸化層３１５がその上に堆積されている。ホトレジスト層３１７は酸化層３１５の中に形成されるべき溝のパターンにしたがって露出されており、そして開口３１９を形成するように処理される。
溝を形成する第１のステップは等方性エッチング工程であり、１つのアプローチは通常の湿式エッチングである。エッチング操作は開口３１９の下の酸化物が深さｈ1 になるまで続行させられ、酸化物はホトレジストマスク３１３に接近する開口部３１９の下まで除去される。
【００５２】
溝は図２８のＣに図示されているように引き続く異方性エッチングによって完成させられ、そこの部分３２３は垂直な横壁部であって、深さｈ2 が形成されている。溝の底の領域幅Ｗはマスクの開口３１９の幅とほぼ同じである。
ｈ1 とｈ2 の相対的な深さは、それらを形成する種々の装置の大きさと適当なプロセスパラメータを受け入れるように選択される。
ｈ1 がより小さいものに形成されると、装置は与えられた底における幅Ｗに対して比較的に小さい溝を形成することができることになりあまり広くならない。
したがって、ｈ1 はエッチング工程によって望ましくない横側の影響を受けないようにポリシリコン上について形成された完全除去を必要にする以上には，してはいけないのである。一般的にいって、この技術を上述した具体例を変形するために利用するときには、異方性エッチングの深さｈ1 は全体の深さｈ1 ＋ｈ2 に溝の全体の深さの１／３から１／２にする。
【００５３】
図２８のＤに図示されている次のステップはホトレジストマスク層３１７と酸化層３２５の全面堆積を含んでいる。酸化層３２５の異方性エッチングの後で溝の横壁にスペーサ３２７と３２９が残っている。スペーサ３２７と３２９の形成は溝の底の幅Ｗ’の生成を制御する。それからポリシリコンの層３３１が前記構造の上に堆積される。図２８に比較すれば、溝の壁に沿うポリシリコンの垂直状態が減少されていることは明らかである。溝に沿って形成されているポリシリコン層３３１の除去はこれにより、より容易になる。
【００５４】
消去ゲートとトンネル酸化物の形成
既に記述された実施例について、フローティングゲートと消去ゲートの間に位置させられる消去誘電体層に関連しては、十分に説明されていない。まず初めに図６から図１５の第１の実施例に言及すると、電子は消去とフローティングゲート間を誘電体層８５と８７を介してトンネル効果によって伝送される。
消去誘電体層を介してフローティングゲートから消去ゲートへの電子のトンネリングの機構については大変な研究がなされており、それは“ホウラ−ノルドファイムトンネリング”といわれている。電子源となるべき誘電体の側の導電性ポリシリコンの表面に形成された粗さは電子のトンネリングを促進するための電界の集中と局部的な集中と助長に寄与すると信じられている。
【００５５】
しかしながら、第２，第３，第４の実施例においては消去ゲートは堆積された第１のポリシリコン層に形成されており、電子は第１のポリシリコン層を移動しなければならない。例えば図１７を参照すると、フローティングゲート１２７の消去は、最初に堆積されたポリシリコン層の中に形成される消去ゲート１２７に消去誘電体１５１を介して電子が移動する必要がある。図から理解できるようにフローティングゲートが形成される第２のポリシリコン層は消去誘電体層１５１の表面に堆積されたものであるから、フローティングゲート上には粗面は存在しない。粗面は消去ゲートの表面に発生させることができる。
なぜならば、それは最初に成形されることであるが、これはそれに向かうトンネル電子には逆の効果を与えることになる。もちろん通常の粗さによって増強されるトンネル機構は消去がフローティングゲートより前に形成されるものにおいては利用できない。
【００５６】
このような状況下において、必要なトンネリングを提供する１つの方法は消去およびフローティングゲート間のトンネル酸化層をできるだけ薄くすること、すなわち２０００Åよりは大きくなく、好ましくは１００Å，またはそれ以下にすることである。しかしながら、このような薄さの酸化層を形成することは難しく、かつ信頼性に欠ける。
【００５７】
酸化層をそのように薄くしなくても、必要なトンネル電子を提供する方法として本発明の他の特徴によれば、第１のポリシリコン層を導通性を持たせるために必要なドーパントが、好ましくは最初に堆積された材料に含まれる。
すなわち、“同時現場”ドープシリコンであることである。このことは最初にドープされていないポリシリコンを堆積し、それは電気的に不導通であり、それからその層に対してイオンインプランテーション，または引き続く炉内におけるドーピング操作によってドーピングするものと対称的な技術である。最初の酸化層がポリシリコン層の上にトンネル消去誘電体として成長させられる。すなわち、酸化層がその上に形成されていないところの表面に酸化層を成長させることである。通常はフローティングゲートを形成する第１のポリシリコン層の上に、現在はいわゆる“サクリヒシャル（犠牲的）”酸化層が成長させられ剥がされて、消去用の酸化物を成長させる前にポリシリコン表面に均一性を形成する。
しかしながら、そのステップは最初のポリシリコン層を第２，第３，および第４の実施例においては、意図的に避けられている。なぜならば、消去ゲートに形成される消去ゲートとその上の粗面は、逆トンネル効果を達成するためには好ましいものでないからである。
例えば、図１７の具体例において、ある酸化物は第１のポリシリコン層（１４５，１４７，１４９で図１９のＡとＢに示されているもの）に厚い酸化層（１９のＡおよび１９のＢの１４１）の上に堆積する過程において、ある酸化層がその表面に第１のポリシリコン層の上に形成される必要があるが、臨界的な消去用酸化層（図２０のＢの１５１および１５３はこの層が除去される部分から発生するポリシリコンの新鮮な層上に形成される。
【００５８】
その場でドープされた第１のポリシリコン層は、摂氏６２０°から６７０°でシランのガス雰囲気のようなｎ形のドーパントのガス空間中の雰囲気内に保持された半導体層上への堆積によって形成される。温度としては摂氏６４０°が好ましい。ドーピングの濃度はシート抵抗が毎平方１００から１０００Ωになるように選ばれる。層の厚さは一般的にいって１０００から３０００Åの範囲に入るように選ばれる。このプロセスはかなり正確なポリシリコン層の厚さのコントロールを許容し、その結果引き続いて形成されるフローティングゲートに対面するエッチングされたエッジ領域を規定するものであり、消去ゲートとフローティングゲート間の結合の制御を可能ならしめる。
【００５９】
消去用酸化物層（例えば，図２０のＢの１５１と１５３）は通常の処理によって、第１のポリシリコン層のエッチングされたエッジの上に２００から５００Å程度の厚さに成長させられる。例えば、乾式酸素処理工程を用いることができ、それは摂氏９００°から１５００°の範囲で行われる。それとは別に、湿式酸素処理工程は、より低い温度で利用できる。
【００６０】
消去用の酸化物層が成長させられた後で、その次の処理工程で用いられる技術はより一層通常のものである。フローティングゲートは形成させる第２のポリシリコン層（例えば、図２１のＡおよびＢの帯，１５５および１５６）は、ドープされない状態で堆積され、それから引き続いてイオン打ち込み，または炉中の拡散工程によってドープされる。もしも、前述したようなその場における処理が第１のポリシリコン層に対して第２のポリシリコン層を堆積するために用いられるならば、それは例えば摂氏５６０°から５８０°で約５７０°の低い温度で成されるべきである。前述した高い温度の処理工程は避けるべきである。なぜならば、それはその結果製造されたフローティングゲート（帯１５５および１５６から形成された）と第３のポリシリコン層から形成されたコントロールゲート１５９間の酸化物層１５７（図２１のＡおよびＢ）を通して不本意な電子トンネリングが起こるからである。高い温度での処理の利用可能性は反対側の電子トンネリングが希望される場合における応用のみに限定される。第２，第３および第４の実施例による装置は、第２番目に形成されたポリシリコン層（そこからフローティングゲートが形成される。）から第１の形成されたポリシリコン層（そこから消去ゲートが形成される。）へのコンダクタンスが反対側の方向に存在するものよりも高いことである。第１から第２のポリシリコン層における高いコンダクタンスはより正常なものであり、ここで示された第１の実施例として用いられる。この効果的な反対側のトンネル効果を提供するために、メモリセルは他の構造よりもより多くのプログラム／消去サイクルを取り扱い、寿命を増加させる。
これは消去誘電体層の中により少ない電子が補足されているからであると信じられている。
【００６１】
消去ゲートの動作
前述したところから理解できるように第１，第２，第３および第４の実施例における各フローティングゲート（図７，図１７，図２２，および図２４）は２つの消去ゲートに各々の側で接続されている。
第１の実施例である完成されたセルの断面図である図７を参照すると、１つの消去ゲートは各々隣接する一対の溝の間に存在し位置させられている。ある装置においては、１つおきに消去ゲートをなくして各々のフローティングゲートを１つの消去ゲートに結合させて残すことが十分であるかもしれない。これは図７に示した具体例において可能であり、それはフローティングゲートとコントロールゲートが形成された後で、第３のポリシリコン層から消去ゲートが形成されるべきものが堆積されるからである。
図７に示されているように第３のポリシリコン層を消去ゲートの１つおきに残すように除去することは率直で良いことである。
【００６２】
フローティングゲートをただ１つの消去ゲートに結合させることによって、フローティングゲートと消去ゲート間の規制的な容量結合は著しく減少させられ（実質的には半分になる。）すなわち、両方の消去ゲートが用いられる場合に比べるとならば、実質的に半分になる。その結果として、消去ゲートの効果はこの規制的な結合を減少させた結果として増大させられる。
【００６３】
これとは反対にもし各々のセルのフローティングゲートが消去ゲートにその両サイドで結合された場合にはセルが消去させられているときに、他方側を正の消去電圧（Ｖe ）にしておいて、一方側を設置または負の電圧に保持することができる点において、動作上の利点がある。
図２９に示されている例に言及すると、代替消去ゲート（導電帯１４５または１４９）は接地電位に接続され、一方残っている消去動作が行われているときに消去電圧供給源２１１に接続されている。
これは与えられた消去電圧Ｖe の供給によって十分な消去をしながらフローティングゲートに結合させられている規制電圧の量を減少させるという有効な利点がある。僅かな規制電圧の減少であっても、書込み／消去サイクル，すなわちそれは固定的な電圧Ｖe によって達成される回数をかなり増大させることができる。さらに加えて交互の消去ゲートのおりを設置するということは、隣接するいくつかのカラムまたはローのメモリセルのセクタから容易に分離することができ、それらのセクタはお互いに独立してフラッシュ消去可能であり、そのためにセクタ間に物理的な切れ目を設ける必要がないのである。消去電圧Ｖe は各セクタの接地されていない代替消去ゲートに独立して供給される。
【００６４】
図３０の略図を参照すると消去の際に図２９のメモリセルの種々のゲートに与えられる電圧とそれらの結合関係が示されている。フローティングゲート２０３は、基板２０１にキャパシタＣS により，コントロールゲートにキャパシタＣC により，第１の消去ゲート２０７にＣE1により，そして第２の消去ゲート２０９にキャパシタＣE2によって結合させられている。
【００６５】
本発明の種々の特徴を、特定の図示された実施例を参照して詳しく説明してきたが、本発明は添付の請求の範囲の全てにわたって保護されるべきであると理解されるべきである。
【図面の簡単な説明】
【図１】フローティングゲートとの容量結合を示しているＥＥＰＲＯＭセルの等価回路の部分を示している。
【図２】ＥＰＲＯＭまたはＥＥＰＲＯＭセルの４つの実施形態（第１，第２，第４および第５番目）の中核部を概念的に示した図である。
【図３】図２のメモリセルを切断線３−３に沿って切断して示した断面図である。
【図４】参考例（参考例の形態）によって形成されるＥＰＲＯＭ，またはＥＥＰＲＯＭセルの構造の中心部分を概念的に示した図である。
【図５】図４のメモリセルを５−５に示す線に沿って切断して示した断面図である。
【図６】本発明の第１の実施例によるフラッシュＥＥＰＲＯＭアレイの平面図である。
【図７】図６に示したアレイを切断線Ｂ−Ｂに沿って切断して示した断面図である。
【図８】図６のアレイを切断線Ａ−Ａに沿って切断して示した断面図である。
【図９】図６から図８に示したアレイの製造過程の一つを示す図であって，９図中Ａの部分は図６のａ−ａに示す線によって切断して示し、９図中Ｂの部分は図６のｂ−ｂに示す線によって切断して示した断面図である。
【図１０】図６から図８に示したアレイの製造過程の一つを示す図であって，１０図中Ａの部分は図６のａ−ａに示す線によって切断して示し、１０図中Ｂの部分は図６のｂ−ｂに示す線によって切断して示した断面図である。
【図１１】図６から図８に示したアレイの製造過程の一つを示す図であって，１１図中Ａの部分は図６のａ−ａに示す線によって切断して示し、１１図中Ｂの部分は図６のｂ−ｂに示す線によって切断して示した断面図である。
【図１２】図６から図８に示したアレイの製造過程の一つを示す図であって，１２図中Ａの部分は図６のａ−ａに示す線によって切断して示し、１２図中Ｂの部分は図６のｂ−ｂに示す線によって切断して示した断面図である。
【図１３】図６から図８に示したアレイの製造過程の一つを示す図であって，１３図中Ａの部分は図６のａ−ａに示す線によって切断して示し、１３図中Ｂの部分は図６のｂ−ｂに示す線によって切断して示した断面図である。
【図１４】図６，図８の具体例を切断線ｂ−ｂに沿って示した追加の工程を示した図である。
【図１５】図６，図８の具体例を切断線ｂ−ｂに沿って示した追加の工程を示した図である。
【図１６】第２および第３の実施例によるフラッシュＥＥＰＲＯＭの平面図である。
【図１７】図１６の切断線ｂ−ｂに沿って切断した第２の具体例を示す断面図である。
【図１８】図１６のアレイのａ−ａに沿って示した第２の具体例の断面図である。
【図１９】図１７から図１８に示したアレイの順次製造過程の一つを示す図であって，１９図中Ａの部分は図１６のａ−ａに示す線によって切断して示し、１９図中Ｂの部分は図１６のｂ−ｂに示す線によって切断して示した断面図である。
【図２０】図１７から図１８に示したアレイの順次製造過程の一つを示す図であって，２０図中Ａの部分は図１６のａ−ａに示す線によって切断して示し、２０図中Ｂの部分は図１６のｂ−ｂに示す線によって切断して示した断面図である。
【図２１】図１７から図１８に示したアレイの順次製造過程の一つを示す図であって，２１図中Ａの部分は図１６のａ−ａに示す線によって切断して示し、２１図中Ｂの部分は図１６のｂ−ｂに示す線によって切断して示した断面図である。
【図２２】図１６の切断線ｂ−ｂに沿って示した第３の具体例の断面図である。
【図２３】図２３は図１６のアレイを切断線ａ−ａに沿って切断して示した第３の具体例の断面図である。
【図２４】図１６のｂ−ｂ断面図に沿って示した第４の具体例の断面図である。
【図２５】本発明による第５の具体例に従うところのフラッシュＥＥＰＲＯＭセルの平面図である。
【図２６】図２５に示した具体例のｂ−ｂ切断線に沿って示した断面図である。
【図２７】図２５のａ−ａ切断線に沿って示した断面図である。
【図２８】図中Ａの部分は先に示した図面を参照して説明された実施例中における工程の特徴を示した図であり、図中Ｂ，Ｃ，ＤおよびＥの部分は先の図面を参照して説明した実施例の工程の変形したものの工程を示した図である。
【図２９】図１６から図１８の主たる要素の平面図であって、図１７の切断線２９−２９に沿って下方を見た図である。
【図３０】図１６から図１８の具体例のフローティングゲートと基板上の他の要素との容量結合を略図的に示した図である。
【符号の説明】
１１  基板
１３  フローティングゲート
１５  コントロールゲート
２１  ソース拡散領域
２３  ドレイン拡散領域
２５  ゲート酸化物
２７  フローティングゲート
２９  コントロールゲート
３１  誘電体層
３３  基板
３５  ソース拡散領域
３７  ドレイン拡散領域
３９  ゲート酸化層
４１  フローティングゲート
４３  コントロールゲート
４５  誘電体層
５１，５３，５５，５７  フローティングゲート
５９  半導体基板
６１  ゲート酸化層
６３，６５，６７  長い酸化物の帯
６９  ソース拡散領域
７１  ドレイン拡散領域
７３  コントロールゲート
７９  コントロールゲート
８３  消去ゲート
８５，８７  誘電体層
９３  保護酸化層
９５，９７  溝
１０３，１０５  帯
１０７，１０９  酸化層
１１１  開口
１１３，１１５  誘電体層
１１１  開口
１１７，１１９  スペーサ
１２５，１２７，１２９，１５１  フローティングゲート
１３３  ソース拡散領域
１３５  ドレイン拡散領域
１３７，１３９  コントロールゲート
１４１  厚い酸化層
１４３  基板
１４５，１４７，１４９  消去ゲート
１５１，１５３  消去誘電体
１５５，１５６  ポリシリコン帯
１５７  酸化層
１５９  第３のポリシリコン層
１６１  頂上保護酸化層
１７１，１７３，１７５，１７７  フローティングゲート
１７９  ソース拡散領域
１８１  ドレイン拡散領域
１８３，１８５  コントロールゲート
１８７  消去ゲート
１８９  ゲート酸化層
１９１  基板
１９３，１９５  分離酸化層
１９７，１９９  消去誘電体層
２０１  基板
２０３  フローティングゲート
２０７  第１の消去ゲート
２０９  第２の消去ゲート
３０１  基板
３０３  厚い酸化層
３０５  ポリシリコン層
３０７  溝
３０９，３１１  ポリシリコン材料
３１３  基板
３１５  厚い酸化層
３１７  ホトレジスト層
３１９  開口
３２３  横壁部
３２５  酸化層
３２７，３２９  スペーサ
３３１  ポリシリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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