(57)【特許請求の範囲】
【請求項１】
複数のシステム間を接続するインタフェース回路において、
各システムにおけるロジック電源のレベルが有効レベルにまで立ち上がっているか否かを検知するレベル検知手段と、
前記複数のシステムのうち、一方のシステムのプログラム異常を検知するプログラム異常検知手段と、
前記レベル検知手段の検知結果及び前記プログラム異常検知手段の検知結果により行われる前記一方のシステムのソフトリセットに基づいてゲートを開閉させるゲート手段とを備え、
前記ゲート手段は、前記レベル検知手段の検知結果に基づいて全てのシステムでロジック電源のレベルが有効レベルにまで立ち上がっている状態で、前記プログラム異常検知手段によるプログラム異常の検知結果より行われるソフトリセット期間を検出している場合に前記ゲートを閉鎖すること
を特徴とするインタフェース回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、複数のシステム間を接続するためのインタフェース回路に関し、特に、安価であっても誤動作などの不具合が生じにくいインタフェース回路に関するものである。
【０００２】
【従来の技術】
近年、省エネルギーの観点からシステム装置の消費電力を抑える試みがなされている。例えば、マルチファンクション機器では、使用していないときはコピー部（メインシステム）の電源を切り、ファクシミリ部（サブシステム）の電源を入れたままにしておくのが一般的である。
【０００３】
ところで、電源の入ったままの活性部分と電源を切ったままの不活性部分とが存在する場合には、メインシステムとサブシステムとを接続するインタフェース部に工夫をこらす必要がある。例えば、メインシステムとサブシステムとの間でロジック信号のマッチングを行ったり、状態遷移間の不定期間やリセット期間における誤動作を防止するなどである。これらは従来、オープンコレクタの半導体や、光素子を使用して行われていた。
【０００４】
【発明が解決しようとする課題】
しかしながら、オープンコレクタの半導体によれば、電源信号のラインが必要となり、インタフェースの信号線数が多くなる。このため、コストが高くなるという問題点があった。また、光素子は、当該光素子自体や、そのコネクタが高価であり、全体的にコスト高になる問題点があった。一方、安価な素子によりインタフェース回路を構成すると、誤動作などの不具合が生じるおそれがあるという問題点があった。
【０００５】
この発明は、上記に鑑みてなされたものであって、安価であっても誤動作などの不具合が生じにくいインタフェース回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上述の目的を達成するために、請求項１に係るインタフェース回路は、複数のシステム間を接続するインタフェース回路において、各システムにおけるロジック電源のレベルが有効レベルにまで立ち上がっているか否かを検知するレベル検知手段と、前記複数のシステムのうち、一方のシステムのプログラム異常を検知するプログラム異常検知手段と、前記レベル検知手段の検知結果及び前記プログラム異常検知手段の検知結果により行われる前記一方のシステムのソフトリセットに基づいてゲートを開閉させるゲート手段とを備え、前記ゲート手段は、前記レベル検知手段の検知結果に基づいて全てのシステムでロジック電源のレベルが有効レベルにまで立ち上がっている状態で、前記プログラム異常検知手段によるプログラム異常の検知結果より行われるソフトリセット期間を検出している場合に前記ゲートを閉鎖するものである。
【０００７】
例えば、一つのシステムのロジック電源のレベルが未だ有効レベルにないときにゲートを開放すると、当該システムに対して何等かの動作を要求しても受け付けないなどの誤動作が生じる。このため、各システムのロジック電源のレベルが有効レベルにあるときのみゲートを開放するように構成したものである。このようにすれば、各システムが確実に動作するから、誤動作などの不具合を防止することができる。
【００１３】
また、プログラム異常などのソフトリセット時にはシステムが要求を受け付けないようにしている。従って、誤動作などの不具合を防止することができる。
【００１４】
【発明の実施の形態】
以下、この発明につき図面を参照しつつ詳細に説明する。なお、この実施の形態によりこの発明が何ら限定されるものではない。
【００１５】
（実施の形態１）
まず、この発明に係る実施の形態１について説明する。図１は、この実施の形態に係るインタフェース回路を用いたシステム装置の構成を示すブロック図である。このシステム装置１０００は、メインシステム１とサブシステム２とから構成されている。このメインシステム１およびサブシステム２は、ＡＣ電源３からそれぞれ電源供給される。
【００１６】
また、ＡＣ電源３は、メインシステム１に装備されるＰＳＵ（Ｐｏｗｅｒ  Ｓｕｐｐｌｙ  Ｕｎｉｔ：電源供給ユニット）４と接続されている。このＡＣ電源３からのロジック直流電圧やその他の電圧は、前記ＰＳＵ４を介してメインシステム１の各部に供給される。また、ＡＣ電源３は、サブシステム２に装備されるＰＳＵ５とも接続されている。前記同様、このＡＣ電源３からのロジック直流電圧やその他の電圧は、前記ＰＳＵ５を介してサブシステム２の各部に供給される。
【００１７】
また、サブシステム２にはＩ／Ｆゲート回路１００が装備されている。このＩ／Ｆゲート回路１００を介して、メインシステム１とサブシステム２とが接続され、ゲート手段となる。ここで、６はアドレスバス、７はデータバス、８は各種システム制御信号を表す。
【００１８】
図２は、サブシステムのＩ／Ｆゲート回路１００を示す回路図である。このＩ／Ｆゲート回路１００は、３ステートバッファ１０１〜１０３・・・を連設した構成を採用している。例えば、メインシステム１からのアドレスバス信号６は３ステートバッファ１０１から、データバス入力信号は３ステートバッファ１０２から、各種システム制御信号は３ステートバッファ１０３からサブシステム２に入力する。また、Ｉ／Ｆゲート回路１００は、ゲート回路１０（後述する）を有しており、当該ゲート回路１０からゲート制御信号が入力される。
【００１９】
図３は、ゲート制御信号を生成するゲート回路１０を示す回路図である。このゲート回路１０において、ＡＮＤゲート１１には、メインシステム側からのパワーオンリセット信号（−ＰｍＲＥＳ）と、サブシステム側からのパワーオンリセット信号（−ＰｓＲＥＳ）とが入力される。パワーオンリセット信号は、メインシステム１およびサブシステム２の両方に装備した汎用の電圧検知ＩＣ（図示省略）により出力される。また、メインシステム１とサブシステム２におけるロジック電源のレベルがいずれもＨｉｇｈレベル（有効レベル）であるか否かの検知は、ゲート回路１０とＣＰＵ（図示省略）とにより行う。
【００２０】
図４に、各信号のタイミングチャートを示す。図４の（ａ）に示すように、メインシステム側の電源がオンされた場合、電圧は徐々に立ち上がり、所定のロジック電圧（４．５Ｖ）に達する。すると、図４の（ｂ）に示すように、Ｈｉｇｈレベルのパワーオンリセット信号（−ＰｍＲＥＳ）が出力される。一方、電圧が所定のロジック電圧（４．５Ｖ）に達していないときには、Ｌｏｗレベルのパワーオンリセット信号（−ＰｍＲＥＳ）が出力される。
【００２１】
つぎに、サブシステム側の電源がオンされた場合も、図４の（ｃ）に示すように電圧は徐々に立ち上がり、所定のロジック電圧（４．５Ｖ）に達する。すると、図４の（ｄ）に示すように、Ｈｉｇｈレベルのパワーオンリセット信号（−ＰｓＲＥＳ）が出力される。一方、電圧が所定のロジック電圧（４．５Ｖ）に達していないときには、Ｌｏｗレベルのパワーオンリセット信号（−ＰｓＲＥＳ）が出力される。
【００２２】
続いて、メインシステム側のパワーオンリセット信号（−ＰｍＲＥＳ）と、サブシステム側のパワーオンリセット信号（−ＰｓＲＥＳ）とは、ＡＮＤゲート１１を有するゲート回路１０に入力される。両信号ともにＨｉｇｈレベルであるとき、メインシステム１およびサブシステム２が有効レベルとなっているから、図４の（ｅ）に示すように、ゲート制御信号ＧＡＴＣＯＮ１を生成する。続いて、このゲート制御信号ＧＡＴＣＯＮ１により、前記ＣＰＵは、Ｉ／Ｆゲート回路１００をオープンする（図４の（ｆ））。
【００２３】
以上のように、メインシステム１およびサブシステム２の電源電圧の有効期間のみゲートをオープンするので、誤動作などの不具合を生じることがない。また、ＡＮＤゲート１１などを用いてゲート回路１０を構成しているので、Ｉ／Ｆゲート回路１００が安価となる。また、ＡＣ電源３がＣＲ定数の大きい安価な電源であるときに、特に有効となる。
【００２４】
また、図５に示すように、ＡＣ電源３に瞬断があった場合でも、パワーオンリセット信号（−ＰｍＲＥＳ）とパワーオンリセット信号（−ＰｓＲＥＳ）との論理積を取り、その瞬断期間はＩ／Ｆゲート回路１００がクローズされる。このため、ＡＣ電源３の瞬断期間における誤動作などの不具合も防止することができる。
【００２５】
（実施の形態２）
つぎに、実施の形態２について説明する。この実施の形態２の構成は、ゲート制御信号を生成するゲート回路２０を、３ステートバッファ２１と、ゲート制御信号側に設けたプルアップ抵抗２２とから構成した点に特徴がある。
【００２６】
図６は、ゲート回路２０の構成を示す回路図である。このゲート回路２０では、メインシステム側のパワーオンリセット信号（−ＰｍＲＥＳ）は、３ステートバッファ２１のデータ入力側から入力される。また、サブシステム側のパワーオンリセット信号（−ＰｓＲＥＳ）は、３ステートバッファ２１のコントロール入力側から入力される。また、メインシステム１とサブシステム２におけるロジック電源のレベルがいずれもＨｉｇｈレベル（有効レベル）であるか否かの検知は、ゲート回路２０とＣＰＵ（図示省略）とにより行う。
【００２７】
図７に、各信号のタイミングチャートを示す。この図７の（ａ）に示すように、メインシステム側の電源がオンされると、図７の（ｂ）に示すように、Ｈｉｇｈレベルのパワーオンリセット信号（−ＰｍＲＥＳ）が出力される。また、図７の（ｃ）に示すように、サブシステム側の電源がオンされると、図７の（ｄ）に示すように、Ｈｉｇｈレベルのパワーオンリセット信号（−ＰｓＲＥＳ）が出力される。
【００２８】
続いて、メインシステム側のパワーオンリセット信号（−ＰｍＲＥＳ）と、サブシステム側のパワーオンリセット信号（−ＰｓＲＥＳ）とは、３ステートバッファ２１に入力される。この場合、３ステートバッファ２１が出力するゲート制御信号ＧＡＴＣＯＮ２は、図７の（ｅ）に示すように、サブシステムの立ち上がり、立ち下がり期間にハイ・インピーダンス状態（６１、６１）になる。ところが、プルアップ抵抗２２によりＩＣの電源電圧が上昇する間でもゲート制御信号ＧＡＴＣＯＮ２がＨｉｇｈレベルに保持されるため、前記ハイ・インピーダンス期間（ａ１、ａ２）でも、図７の（ｆ）に示すように、Ｉ／Ｆゲート回路１００がオープンになる。
【００２９】
以上のように、電源電圧の過渡期においても、メインシステム１との間で電圧変換することによって論理的なインタフェースを取ることができる。このため、インタフェース有効期間を伸ばすことができる（ａ１、ａ２）。また、ＣＲ定数が大きい安価な電源ユニットの場合、電源が立ち上がりだしてからパワーオンリセット信号がＨｉｇｈになるまでの時間が長いので、特に有効である。
【００３０】
また、サブシステム側を先に立ちあげて、その後、メインシステムを立ちあげるようにしてもよい。図８に各信号のタイミングチャートを示す。
【００３１】
まず、図８の（ａ）〜（ｄ）に示すように、サブシステム側を先に立ちあげると、ゲート回路２０が出力するゲート制御信号ＧＡＴＣＯＮ２は、図８の（ｅ）のようになる。従って、Ｉ／Ｆゲート回路のオープン期間は、図８の（ｆ）のようになる。ところが、実施の形態１の回路構成において、サブシステム側を先に立ちあげた後、メインシステム側を立ちあげるようにすると、ゲート回路１０が出力するゲート制御信号ＧＡＴＣＯＮ１’は図８の（ｇ）のようになる。従って、Ｉ／Ｆゲート回路１００のオープン期間は、図８の（ｈ）のようになる。
【００３２】
このように、サブシステム側を先に立ちあげてから、メインシステム側を立ちあげる場合、実施の形態１に係る構成にあっては、本来ゲートオープンすべきでないときにゲートオープンしてしまい（ｘ１、ｘ２）、サブシステムからの不用意なアクセスを許してしまうということが生じる。しかし、実施の形態２の構成にあっては、適切なインタフェース有効期間を取得することができるので（図８の（ｆ））、サブシステムからの不用意なアクセスを許してしまうということがなくなる、さらなる利点を有する。
【００３３】
また、図９に示すように、ＡＣ電源３に瞬断があった場合でも、Ｉ／Ｆゲート回路１００がクローズされる。このため、ＡＣ電源３の瞬断期間における誤動作などの不具合を防止することができる。
【００３４】
（実施の形態３）
つぎに、実施の形態３について説明する。図１０は、実施の形態３に係るゲート制御信号を生成するゲート回路３０を示す回路図である。この実施の形態３では３入力ＡＮＤゲート３１を用いてゲート回路３０を構成している。また、プログラム異常を回避するため、メインシステム側にウォッチドック回路が装備されている（図示省略）。
【００３５】
この３入力ＡＮＤゲート３１には、メインシステム側からのパワーオンリセット信号（−ＰｍＲＥＳ）と、メインシステム側からのソフトリセット信号（−ＳｍＲＥＳ）と、サブシステム側からのパワーオンリセット信号（−ＰｓＲＥＳ）と、が入力される。
【００３６】
図１１の（ａ）〜（ｇ）に、各信号のタイミングチャートを示す。このように、メインシステム側からのソフトリセット信号（−ＳｍＲＥＳ）がＨｉｇｈ（図１１の（ｃ））のときにのみ、ゲート制御信号ＧＡＴＣＯＮ３を生成し、Ｉ／Ｆゲート回路１００をオープンする（図１１の（ｇ））。
【００３７】
以上のように、プログラム異常などによるソフトリセット期間では、Ｉ／Ｆゲート回路１００がクローズされるため（図１１の（ｇ））、サブシステム２はメインシステム１からの影響を受けない。このため、誤動作などの不具合を生じることがない。
【００３８】
なお、このソフトリセット期間を考慮せず、すなわち、実施の形態１のゲート回路１０のままだと、図１１の（ｈ）に示すようなゲート制御信号ＧＡＴＣＯＮ３’が生成され、プログラム異常時にもゲート回路１０がオープン（図１１の（ｉ））になるため、不具合が発生しやすくなる。
【００３９】
また、変形例として、図１２に示すように、ＡＮＤゲート４１と、３ステートバッファ４２と、プルアップ抵抗４３とによりゲート回路４０を構成してもよい。このゲート回路４０によっても、プログラム異常などによるソフトリセット期間にはゲートクローズされるので（図１１の（ｊ）、（ｋ））、サブシステム２はメインシステム１からの影響を受けない。このため、誤動作などの不具合を生じることがなくなる。
【００４０】
【発明の効果】
以上説明したように、請求項１に係るインタフェース回路では、各システムのロジック電源のレベルが有効レベルにあるときのみゲートを開放するようにしたので、システムに要求を与えても各システムが確実に動作するから、誤動作などの不具合を防止することができる。
【００４３】
また、インタフェース回路のゲート手段が、プログラム異常などのソフトリセット期間にはそのゲートを閉鎖するようにしたため、誤動作などの不具合を防止できる。
【図面の簡単な説明】
【図１】この発明の実施の形態１に係るインタフェース回路を用いたシステム装置の構成を示すブロック図である。
【図２】図１に示したサブシステムに設けられたＩ／Ｆゲート回路の構成を示す回路図である。
【図３】図２に示したＩ／Ｆゲート回路に送るゲート制御信号を生成するためのゲート回路の構成を示す回路図である。
【図４】図３に示したゲート回路における各信号の動作タイミングを示すタイミングチャート図である。
【図５】図１に示したＡＣ電源に瞬断があった場合のＩ／Ｆゲート回路における各信号の動作タイミングを示すタイミングチャート図である。
【図６】この発明の実施の形態２に係るゲート回路の構成を示す回路図である。
【図７】図６に示したゲート回路における各信号の動作タイミングを示すタイミングチャート図である。
【図８】図６に示したゲート回路において、パワーオンリセット信号（−ＰｍＲＥＳ）とパワーオンリセット信号（−ＰｓＲＥＳ）とを入れ替えた場合の各信号の動作タイミングを示すタイミングチャート図である。
【図９】図６に示したＡＣ電源に瞬断があった場合のゲート回路における各信号の動作タイミングを示すタイミングチャート図である。
【図１０】この発明の実施の形態３に係るゲート回路の構成を示す回路図である。
【図１１】図１０に示したゲート回路における各信号の動作タイミングを示すタイミングチャート図である。
【図１２】この発明の実施の形態３の変形例に係るゲート回路の構成を示す回路図である。
【符号の説明】
１０００  システム装置
１  メインシステム
２  サブシステム
３  ＡＣ電源
４，５  ＰＳＵ
１００  Ｉ／Ｆゲート回路
１０１〜１０３  ３ステートバッファ
１０，２０，３０，４０  ゲート回路
１１，４１  ＡＮＤゲート
２０  ゲート回路
２１，４２  ３ステートバッファ
２２，４３  プルアップ抵抗
３１  ３入力ＡＮＤゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003630877.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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