(57)【特許請求の範囲】
【請求項１】
電流信号を電圧パルスに変換する電流電圧変換器において、
入力された電流に比例した複数の電流を出力する電流伝達手段と、前記電流伝達手段から出力される電流を入力とし、入力された電流のピーク値に比例した電流を出力する電流モードのピーク・ホールド手段と、前記電流伝達手段から出力される電流と前記電流モードのピーク・ホールド手段から出力される電流とを比較し、電圧パルスに変換するための電流入力と電圧出力を有する電流比較手段とを具備し、
前記電流伝達手段は第１乃至第３のＮＭＯＳトランジスタのゲートを共通に接続して前記第１のＮＭＯＳトランジスタのゲートとドレインを直結して入力電流を入力し、前記第２のＮＭＯＳトランジスタのドレインを前記ピーク・ホールド手段に接続し、前記第３のＮＭＯＳトランジスタのドレインを前記電流比較手段に接続したカレントミラー回路からなり、
前記ピーク・ホールド手段は第１、第２のＰＭＯＳトランジスタのゲートを共通接続し該ゲートに一方の端子を電源に接続した容量を接続し、前記第１、第２のＰＭＯＳトランジスタのソースに電源を供給し、前記第１のＰＭＯＳトランジスタのドレインに接続したエミッタと一定電位を供給するベースと前記第１のＰＭＯＳトランジスタのゲートに接続したコレクタとを有するＮＰＮトランジスタを備え、前記第２のＰＭＯＳトランジスタのドレインを前記電流比較手段に接続しており、
前記電流比較手段は、第３、第４のＰＭＯＳトランジスタと第４、第５のＮＭＯＳトランジスタとからなり、前記第３、第４のＰＭＯＳトランジスタのゲートを共通接続し、前記第３のＰＭＯＳトランジスタの前記ゲートとドレインと前記第３のＮＭＯＳトランジスタのドレインとを接続し、前記第４、第５のＮＭＯＳトランジスタのゲートを共通接続し、前記第４のＮＭＯＳトランジスタの前記ゲートとドレインと前記第２のＰＭＯＳトランジスタのドレインとを接続し、前記第４のＰＭＯＳトランジスタのドレインと前記第５のＮＭＯＳトランジスタのドレインを接続して当該ドレインから前記電圧出力としたことを特徴とする電流電圧変換器。
【請求項２】
前記電流モードのピーク・ホールド手段が出力する、入力された電流のピーク値に比例した電流における比例定数を選択する手段を具備することを特徴とする請求項１に記載の電流電圧変換器。
【請求項３】
前記電流伝達手段が出力する、入力された電流に比例した電流における比例定数を選択する手段を具備することを特徴とする請求項１に記載の電流電圧変換器。
【請求項４】
前記電流モードのピーク・ホールド手段が出力する、入力された電流のピーク値に比例した電流における比例定数を選択する手段と、前記電流伝達手段が出力する、入力された電流に比例した電流における比例定数を選択する手段とを具備することを特徴とする請求項１に記載の電流電圧変換器。
【請求項５】
請求項１乃至４のいずれか１項に記載される電流電圧変換器を有するプリンター。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流信号を電圧パルスに変換する電流電圧変換器及びプリンターに関し、特に、電圧パルスを生成する際のしきい値が入力電流のピーク値に応じて一定の比率となるように変化することが可能な電流電圧変換器及びそれを用いたプリンターに関する。
【０００２】
【従来の技術】
従来、電流信号を電圧パルスに変換する場合、電流信号を一旦、電圧信号に変換した後で、所望のしきい値電圧を用いて電圧パルスに変換する方法が主であった。
【０００３】
例えば、電圧パルスを生成する際のしきい値を入力電流のピーク値に応じて一定の比率となるように変化させようとする場合、図２４に示す回路が用いられる。本図において、Ｒ１は入力信号電流ｉinを電圧変換するための抵抗、４１，４２は演算増幅器で、この演算増幅器４１，４２と両者間のダイオードＤ１および容量Ｃ１と共に電圧モードのピーク・ホールド回路を構成しており、この電圧モードのピーク・ホールド回路は、電圧変換された入力信号Ｖs のピーク値Ｖs(peak) を保持する。Ｒ２，Ｒ３は抵抗であり、Ｖs(peak) をＲ３／（Ｒ２＋Ｒ３）に分圧した電圧Ｖref を作る。４３はＶs を一方の入力とし、参照電圧としてのＶref を他の一方の入力とする電圧比較器である。本図によれば電圧比較器の参照電圧Ｖref は、入力信号のピーク値に、Ｒ３／（Ｒ２＋Ｒ３）を乗じた値となるため、電圧パルスを生成する際のしきい値が入力電流のピーク値に応じて、一定の比率となるように変化する電流電圧変換器を構成することができる。
【０００４】
しかしながら、図示された回路に示される変換器は、複数の演算増幅器、電圧比較器、抵抗、ダイオードおよびコンデンサ等によって構成されているため、回路規模が大きくなりがちであった。
【０００５】
【発明が解決しようとする課題】
上述したように、図示したような技術では電圧パルスを生成する際のしきい値が入力電流のピーク値に応じて、一定の比率となるように変化する電流電圧変換器を構成する場合、回路規模が大きくなってしまうという問題点があった。これは、占有面積の増大、および消費電力の増加といった問題を招くため、改善の余地を有していた。
【０００６】
本発明は、より少ない回路規模で、電圧パルスを生成する際のしきい値が入力電流のピーク値に応じて、一定の比率となるように変化させることが可能な電流電圧変換器及びそれを用いたプリンターを提供することを目的とする。
更に、本発明は、さらにその比率を選択することができる電流電圧変換器及びそれを用いたプリンターを提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の目的は、電流信号を電圧パルスに変換する電流電圧変換器において、入力された電流に比例した複数の電流を出力する電流伝達手段と、前記電流伝達手段から出力される電流を入力とし、入力された電流のピーク値に比例した電流を出力する電流モードのピーク・ホールド手段と、前記電流伝達手段から出力される電流と前記電流モードのピーク・ホールド手段から出力される電流とを比較し、電圧パルスに変換するための電流入力と電圧出力を有する電流比較手段とを具備し、前記電流伝達手段は第１乃至第３のＮＭＯＳトランジスタのゲートを共通に接続して前記第１のＮＭＯＳトランジスタのゲートとドレインを直結して入力電流を入力し、前記第２のＮＭＯＳトランジスタのドレインを前記ピーク・ホールド手段に接続し、前記第３のＮＭＯＳトランジスタのドレインを前記電流比較手段に接続したカレントミラー回路からなり、前記ピーク・ホールド手段は第１、第２のＰＭＯＳトランジスタのゲートを共通接続し該ゲートに一方の端子を電源に接続した容量を接続し、前記第１、第２のＰＭＯＳトランジスタのソースに電源を供給し、前記第１のＰＭＯＳトランジスタのドレインに接続したエミッタと一定電位を供給するベースと前記第１のＰＭＯＳトランジスタのゲートに接続したコレクタとを有するＮＰＮトランジスタを備え、前記第２のＰＭＯＳトランジスタのドレインを前記電流比較手段に接続しており、前記電流比較手段は、第３、第４のＰＭＯＳトランジスタと第４、第５のＮＭＯＳトランジスタとからなり、前記第３、第４のＰＭＯＳトランジスタのゲートを共通接続し、前記第３のＰＭＯＳトランジスタの前記ゲートとドレインと前記第３のＮＭＯＳトランジスタのドレインとを接続し、前記第４、第５のＮＭＯＳトランジスタのゲートを共通接続し、前記第４のＮＭＯＳトランジスタの前記ゲートとドレインと前記第２のＰＭＯＳトランジスタのドレインとを接続し、前記第４のＰＭＯＳトランジスタのドレインと前記第５のＮＭＯＳトランジスタのドレインを接続して当該ドレインから前記電圧出力とした電流電圧変換器を提供することである。
【０００９】
更に、本発明の別の目的は、上記電流電圧変換器を有するプリンターを提供することである。
【００１０】
【発明の実施の形態】
本発明による実施形態について図面を参照しつつ詳細に説明する。
【００１１】
（第１の実施形態）
図１は本発明の電流電圧変換器の好適な一つの例を示す概略的ブロック図である。同図において、１は電流伝達手段で、入力された電流信号ｉinに比例した複数の電流信号を出力する機能を有する。２は電流モードのピーク・ホールド手段で、電流伝達手段１より出力される入力電流ｉinに比例した電流ａ・ｉinを入力とし、ａ・ｉinのピーク値に比例した電流ｃ・ｉin(peak)を出力する。
【００１２】
また、３は入力を電流信号とし、出力を電圧パルスとする電流入力で、電圧出力の電流比較手段で、電流伝達手段１より出力される入力電流ｉinに比例した電流ｂ・ｉinを一方の入力とし、電流モードのピーク・ホールド手段２より出力される電流ｃ・ｉin(peak)をもう一方の入力とする。電流比較手段３はこれら２つの入力の大小関係に応じてハイレベル、ローレベルの電圧Ｖout を出力する。
【００１３】
図２はこの実施形態の動作を説明するための入力電流ｉin、電流伝達手段１より出力される電流ａ・ｉinおよびｂ・ｉin、電流モードのピーク・ホールド手段２より出力される電流ｃ・ｉin(peak)、電流比較手段３の出力電圧Ｖout の波形図である。ここでは簡単のため、ａ＝ｃ＝１，ｂ＝２とし、入力電流ｉinは一定振幅のパルス列としている。本実施形態では電流モードのピーク・ホールド手段２の出力電流はｉin(peak)、電流伝達手段１の出力電流は２ｉinとなるので、電流比較手段３のしきい値は入力電流ｉinのピーク値の１／２となり、出力電圧Ｖout は、図２に示すように変化する。
【００１４】
なお、本実施形態から分かるように、電流比較手段３のしきい値は入力電流ｉinのピーク値のｃ／ｂで規定され、これらの値を所望の値に設定しておけば、しきい値が入力電流のピーク値に応じて、一定の比率となるように変化する電流電圧変換器を提供することができる。
【００１５】
また、図３は上述したブロック図に説明される本発明の実施形態をより具体化して記述した回路例を示す概略的回路図であるが、本図中の電流ｉin、ａ・ｉin、ｂ・ｉin、ｃ・ｉin(peak)において、それぞれ電流を示す矢印の向きを正と定義することによって、図１に示されるブロック図との整合性が図られる。図３において、１は電流伝達手段であるところのカレントミラー回路でＮＭＯＳトランジスタ１１，１２，１３により構成されている。図示されるように、 入力部のＮＭＯＳトランジスタ１１の入力側電極とゲート電極をそれぞれのＮＭＯＳトランジスタ１２、１３のゲート電極と電気的に接続している。また、各ＮＭＯＳトランジスタ１１、１２及び１３の一方の主電極は所定電位（アースなど）に接続されている。ＮＭＯＳトランジスタ１１に入力された入力電流ｉinに比例して、ＮＭＯＳトランジスタ１２、１３に対応してそれぞれ電流ａ・ｉin、ｂ・ｉinを出力することができる。
【００１６】
ここで、ａ，ｂはカレントミラー回路を構成するＮＭＯＳトランジスタ１１、１２、１３のゲート幅Ｗとゲート長Ｌの比、Ｗ／Ｌを変えることによって、所望の値に設定することができる。即ち、ＮＭＯＳトランジスタ１１のゲート幅、ゲート長をそれぞれＷ11、Ｌ11、ＮＭＯＳトランジスタ１２のゲート幅、ゲート長をそれぞれＷ12、Ｌ12、ＮＭＯＳトランジスタ１３のゲート幅、ゲート長をそれぞれＷ13、Ｌ13とすると、（Ｗ11／Ｌ11）：（Ｗ12／Ｌ12）：（Ｗ13／Ｌ13）＝１：ａ：ｂの関係である。
【００１７】
また、２は電流モードのピーク・ホールド手段で、ＮＰＮトランジスタ１４，ＰＭＯＳトランジスタ１５，１６、容量１７により構成されている。二つのＰＭＯＳトランジスタ１５及び１６はそのゲート電極同士が電気的に接続され、主電極の一方は電源ＶDDに接続されている。また、これらゲート電極は容量１７の一方の電極及びＮＰＮトランジスタ１４の主電極の一方が電気的に接続されている。容量の他方の電極は電源ＶDDに接続される。ＰＭＯＳトランジスタ１５の他方の主電極とＮＰＮトランジスタ１４の主電極の一方がＮＭＯＳトランジスタ１２の主電極に接続されている。
【００１８】
カレントミラー回路に引き込む入力電流ａ・ｉinのピーク値に応じて、ソースに電源ＶDDを供給したＰＭＯＳトランジスタ１５，１６の共通ゲート端子の電位が下がり、一方を電源ＶDDに接続した容量１７にピークホールドされることによって、入力された電流値ａ・ｉinのピーク値に比例した電流ｃ・ｉin(peak)をＰＭＯＳトランジスタ１６から出力することが分かる。
【００１９】
ここで、ｃはＰＭＯＳトランジスタ１５、１６のゲート幅Ｗとゲート長Ｌの比、Ｗ／Ｌを変えることによって、所望の値に設定することができる。すなわち、ＰＭＯＳトランジスタ１５のゲート幅、ゲート長をそれぞれＷ15、Ｌ15、ＰＭＯＳトランジスタ１６のゲート幅、ゲート長をそれぞれＷ16、Ｌ16、とすると、（Ｗ15／Ｌ15）：（Ｗ16／Ｌ16）＝ａ：ｃの関係にある。
【００２０】
３は電流入力、電圧出力の電流比較手段で、一対のカレントミラー回路を成し、各ソースを基準電位点の接地電位に接続したＮＭＯＳトランジスタ１８，１９および同じく一対のカレントミラー回路を成し各ソースを電源ＶDDに接続したＰＭＯＳトランジスタ２０，２１により構成されており、ＮＭＯＳトランジスタ１９とＰＭＯＳトランジスタ２１のドレイン電流は一致することから、２つの入力電流の関係が電流ｃ・ｉin(peak)＞ｂ・ｉinであるとすると、ＮＭＯＳトランジスタ１９を三極管領域で動作せしめるべく出力電圧Ｖout は接地電位に向かって下降し、逆に２つの入力電流の関係がｃ・ｉin(peak)＜ｂ・ｉinであるとすると、ＰＭＯＳトランジスタ２１を三極管領域で動作せしめるべく出力電圧Ｖout は電源電位（ＶDD）に向かって上昇することが分かる。
【００２１】
以上の説明から、図３の回路は図１に示されるブロック図をより具体化して記述した回路例を示すことが分かる。この図３に示す各部の電流波形或いは電圧波形は、図２に示す入力電流と、出力電圧との関係と同様である。
【００２２】
また、本実施形態において、図１の場合と同様に、図３においても、電流比較手段３のしきい値は入力電流ｉinのピーク値の（ｃ／ｂ）＝（１／２）の例を示し、これらの値を所望の値の別の値に設定しておけば、しきい値が入力電流のピーク値に応じて、一定の比率となるように変化するので、より少ない回路規模で達成できるようになった。
【００２３】
図４はしきい値を決める際の比例定数であるｃ／ｂの値を選択することを可能とするための回路の一例であり、図３の回路に、ＰＭＯＳトランジスタ１６と同一サイズのＰＭＯＳトランジスタ１６A と、スイッチング素子１６B を追加した回路である。スイッチング素子１６B によりＰＭＯＳトランジスタ１６A のゲートが電源電位（ＶDD）となっているときには、ＰＭＯＳトランジスタ１６A は電流を流さないため図３の回路と同一の効果を示す。
【００２４】
一方、スイッチング素子１６B によりＰＭＯＳトランジスタ１６のゲートとＰＭＯＳトランジスタ１６A のゲートが共通接続された時には、電流モードのピーク・ホールド手段２より２ｃ・ｉin(peak)の電流が出力されることになり電流比較手段３のしきい値は入力電流ｉinのピーク値の（２ｃ／ｂ）となり、しきい値を決める際の比例定数を選択することができる。なお、本実施例ではＰＭＯＳトランジスタ１６A のサイズをＰＭＯＳトランジスタ１６と同一サイズとしたが、もちろん異なるサイズであってもかまわない。
【００２５】
さらに本実施例では図３に対してＰＭＯＳトランジスタ１６A とスイッチング素子１６B の追加にとどまっているが、さらに複数の素子を並列に追加することも可能である。図５にＰＭＯＳトランジスタ１６C 、とスイッチング素子１６D を追加した回路を示す。この場合には、さらに多段階に、しきい値を決める際の比例定数を選択することができる。また、本実施例ではＰＭＯＳトランジスタ１６に対して並列に素子を追加しているが、ＰＭＯＳトランジスタ１５に並列に素子を追加しても同一の効果が得られる。
【００２６】
図６にＰＭＯＳトランジスタ１５A とスイッチング素子１５B を追加した回路を示す。ＰＭＯＳトランジスタ１５A のサイズがＰＭＯＳトランジスタ１５と同一である場合には、スイッチング素子１５B によりＰＭＯＳトランジスタ１５A のゲートが電源電位（ＶDD）となっているときには、ＰＭＯＳトランジスタ１５A は電流を流さないため図３の回路と同一の効果を示す。
【００２７】
一方、スイッチング素子１５B によりＰＭＯＳトランジスタ１５のゲートとＰＭＯＳトランジスタ１５A のゲートが共通接続された時には、電流モードのピーク・ホールド手段２よりｃ・ｉin(peak)／２の電流が出力されることになり電流比較手段３のしきい値は入力電流ｉinのピーク値の（ｃ／２ｂ）となり、しきい値を決める際の比例定数を選択することができる。
【００２８】
また、ＮＭＯＳトランジスタ１２に並列に素子を追加しても同一の効果が得られる。図７にＮＭＯＳトランジスタ１２A とスイッチング素子１２B を追加した回路を示す。ＮＭＯＳトランジスタ１２A のサイズがＮＭＯＳトランジスタ１２と同一である場合には、スイッチング素子１２B によりＮＭＯＳトランジスタ１２A のゲートが接地電位となっているときには、ＮＭＯＳトランジスタ１２A は電流を流さないため図３の回路と同一の効果を示す。
【００２９】
一方、スイッチング素子１２B によりＮＭＯＳトランジスタ１２のゲートとＮＭＯＳトランジスタ１２A のゲートが共通接続された時には、電流モードのピーク・ホールド手段２より２ｃ・ｉin(peak)の電流が出力されることになり電流比較手段３のしきい値は入力電流ｉinのピーク値の（２ｃ／ｂ）となり、しきい値を決める際の比例定数を選択することができる。
【００３０】
ＮＭＯＳトランジスタ１８に並列に素子を追加しても同一の効果が得られる。図８に、ＮＭＯＳトランジスタ１８A とスイッチング素子１８B を追加した回路を示す。ＮＭＯＳトランジスタ１８A のサイズがＮＭＯＳトランジスタ１８と同一である場合には、スイッチング素子１８B によりＮＭＯＳトランジスタ１８A のゲートが接地電位となっているときには、ＮＭＯＳトランジスタ１８A は電流を流さないため図３の回路と同一の効果を示す。
【００３１】
一方、スイッチング素子１８B によりＮＭＯＳトランジスタ１８のゲートとＮＭＯＳトランジスタ１８A のゲートが共通接続された時には、電流比較手段３のしきい値は入力電流ｉinのピーク値の（ｃ／２ｂ）となり、しきい値を決める際の比例定数を選択することができる。
【００３２】
ＮＭＯＳトランジスタ１９に並列に素子を追加しても同一の効果が得られる。図９にＮＭＯＳトランジスタ１９A とスイッチング素子１９B を追加した回路を示す。ＮＭＯＳトランジスタ１９A のサイズがＮＭＯＳトランジスタ１９と同一である場合には、スイッチング素子１９B によりＮＭＯＳトランジスタ１９A のゲートが接地電位となっているときには、ＮＭＯＳトランジスタ１９A は電流を流さないため図３の回路と同一の効果を示す。
【００３３】
一方、スイッチング素子１９B によりＮＭＯＳトランジスタ１９のゲートとＮＭＯＳトランジスタ１９A のゲートが共通接続された時には、電流比較手段３のしきい値は入力電流ｉinのピーク値の（２ｃ／ｂ）となり、しきい値を決める際の比例定数を選択することができる。
【００３４】
図１０はしきい値を決める際の比例定数であるｃ／ｂの値を選択することを可能とするための回路の一例であり、図３の回路に、ＮＭＯＳトランジスタ１３と同一サイズのＮＭＯＳトランジスタ１３A と、スイッチング素子１３B を追加した回路である。スイッチング素子１３B によりＮＭＯＳトランジスタ１３A のゲートが接地電位となっているときには、ＮＭＯＳトランジスタ１３A は電流を流さないため図３の回路と同一の効果を示す。
【００３５】
一方、スイッチング素子１３B によりＮＭＯＳトランジスタ１３のゲートとＮＭＯＳトランジスタ１３A のゲートが共通接続された時には、電流伝達手段１より２ｂ・ｉinの電流が出力されることになり電流比較手段３のしきい値は入力電流ｉinのピーク値の（ｃ／２ｂ）となり、しきい値を決める際の比例定数を選択することができる。なお、本実施例ではＮＭＯＳトランジスタ１３A のサイズをＮＭＯＳトランジスタ１３と同一サイズとしたが、もちろん異なるサイズであってもかまわない。
【００３６】
さらに本実施例では図３に対してＮＭＯＳトランジスタ１３A とスイッチング素子１３B の追加にとどまっているが、さらに複数の素子を並列に追加することも可能である。図１１にＮＭＯＳトランジスタ１３C とスイッチング素子１３D を追加した回路を示す。この場合には、さらに多段階に、しきい値を決める際の比例定数を選択することができる。
【００３７】
また、本実施例ではＮＭＯＳトランジスタ１３に対して並列に素子を追加しているが、ＰＭＯＳトランジスタ２０に並列に素子を追加しても同一の効果が得られる。図１２にＰＭＯＳトランジスタ２０A とスイッチング素子２０B を追加した回路を示す。ＰＭＯＳトランジスタ２０A のサイズがＰＭＯＳトランジスタ２０と同一である場合には、スイッチング素子２０B によりＰＭＯＳトランジスタ２０A のゲートが電源電位（ＶDD）となっているときには、ＰＭＯＳトランジスタ２０A は電流を流さないため図３の回路と同一の効果を示す。
【００３８】
一方、スイッチング素子２０B によりＰＭＯＳトランジスタ２０のゲートとＰＭＯＳトランジスタ２０A のゲートが共通接続された時には、電流比較手段３のしきい値は入力電流ｉinのピーク値の（２ｃ／ｂ）となり、しきい値を決める際の比例定数を選択することができる。
【００３９】
ＰＭＯＳトランジスタ２１に並列に素子を追加しても同一の効果が得られる。図１３にＰＭＯＳトランジスタ２１A とスイッチング素子２１B を追加した回路を示す。ＰＭＯＳトランジスタ２１A のサイズがＰＭＯＳトランジスタ２１と同一である場合には、スイッチング素子２１B によりＰＭＯＳトランジスタ２１A のゲートが電源電位（ＶＤＤ）となっているときには、ＰＭＯＳトランジスタ２１A は電流を流さないため図３の回路と同一の効果を示す。
【００４０】
一方、スイッチング素子２１B によりＰＭＯＳトランジスタ２１のゲートとＰＭＯＳトランジスタ２１A のゲートが共通接続された時には、電流比較手段３のしきい値は入力電流ｉinのピーク値の（ｃ／２ｂ）となり、しきい値を決める際の比例定数を選択することができる。
【００４１】
（第２の実施形態）
図１４は本発明の電流電圧変換器の別の好適な一例を説明するための概略的ブロック図である。同図において、１は電流伝達手段で、入力された電流信号ｉinに比例した複数の電流信号を出力する機能を有する。２は電流モードのピーク・ホールド手段で、電流伝達手段１より出力される入力電流ｉinに比例した電流ａ・ｉinを入力とし、ａ・ｉinのピーク値に比例した電流ｃ・ｉin(peak)を出力する。４は電流の減算手段で電流伝達手段１より出力される入力電流ｉinに比例した電流ｂ・ｉinを一方の入力とし、電流モードのピーク・ホールド手段２より出力される電流ｃ・ｉin(peak)をもう一方の入力とする。ここで、電流の減算手段４より出力される電流は２つの入力電流ｂ・ｉinと、ｃ・ｉin(peak)の大小関係に応じて正負反転することになる。なお、ここでは便宜上ｃ・ｉin(peak)−ｂ・ｉinを電流の減算手段４からの出力電流と定義する。５は入力を電流信号とし、出力を電圧パルスとする電流電圧変換手段で、入力電流の正負に応じてハイレベル、ローレベルの電圧を出力する機能を有する。
【００４２】
図１４に示されるブロック図での動作を説明するための入力電流ｉin、電流伝達手段１より出力される電流ａ・ｉinおよびｂ・ｉin、電流モードのピーク・ホールド手段２より出力される電流ｃ・ｉin(peak)、電流電圧変換手段５の出力電圧Ｖout の波形図は図２に示すとおりである。
【００４３】
ここでは簡単のため、ａ＝ｃ＝１，ｂ＝２とし、入力電流ｉinは一定振幅のパルス列としている。本実施形態では電流モードのピーク・ホールド手段２の出力電流はｉin(peak)、電流伝達手段１の出力電流は２ｉinとなるので、電流の減算手段４からの出力電流は入力電流ｉinのピーク値の１／２を境に正負反転し、この値をしきい値として電流電圧変換手段５の出力電圧Ｖout は、図２に示すように変化する。なお、本実施形態から分かるように、電流の減算手段４から出力される電流（ｃ・ｉin(peak)−ｂ・ｉin）は入力電流ｉinのピーク値のｃ／ｂを境に正負反転し、これらの値を所望の値に設定しておけば、しきい値が入力電流のピーク値に応じて一定の比率となるように変化する電流電圧変換器を提供することができる。
【００４４】
図１５は、本実施形態をより具体化して記述した回路例である。本図中の電流ｉin、ａ・ｉin、ｂ・ｉin、ｃ・ｉin(peak)において、それぞれ電流を示す矢印の向きを正と定義することによって、図１４に示されるブロック図との整合性が図られる。
【００４５】
図１５において、１は電流伝達手段であるところのカレントミラー回路で、ＮＰＮトランジスタ３１，３２，３３により構成されており、入力電流ｉinに比例した複数の電流ａ・ｉin、ｂ・ｉinを出力することが分かる。
【００４６】
ここで、ａ，ｂはカレントミラー回路を構成するＮＰＮトランジスタ３１、３２、３３のエミッタ領域面積を変えることによって、所望の値に設定することができる。すなわち、ＮＰＮトランジスタ３１のエミッタ領域面積をＳ31、ＮＰＮトランジスタ３２のエミッタ領域面積をＳ32、ＮＰＮトランジスタ３３のエミッタ領域面積をＳ33とすると、Ｓ31：Ｓ32：Ｓ33＝１：ａ：ｂの関係にある。
【００４７】
また、２は電流モードのピーク・ホールド手段で、ＮＰＮトランジスタ１４，ＰＭＯＳトランジスタ１５，１６、容量１７により構成されており、入力電流ａ・ｉinのピーク値に応じて、ＰＭＯＳトランジスタ１５，１６の共通ゲート端子の電位が下がり、一方を定電源ＶDDに接続した容量１７にピーク・ホールドされることによって、入力された電流値ａ・ｉinのピーク値に比例した電流ｃ・ｉin(peak)をＰＭＯＳトランジスタ１６から出力することが分かる。
【００４８】
ここで、ｃはＰＭＯＳトランジスタ１５、１６のゲート幅Ｗとゲート長Ｌの比、Ｗ／Ｌを変えることによって、所望の値に設定することができる。すなわち、ＰＭＯＳトランジスタ１５のゲート幅、ゲート長をそれぞれＷ15、Ｌ15、ＰＭＯＳトランジスタ１６のゲート幅、ゲート長をそれぞれＷ16、Ｌ16、とすると、（Ｗ15／Ｌ15）：（Ｗ16／Ｌ16）＝ａ：ｃの関係にある。
【００４９】
また、５は入力電流の正負に応じてハイレベル、ローレベルの電圧を出力する電流電圧変換手段で、一対のカレントミラー回路を成すＮＰＮトランジスタ３４，３５、定電流源３６，３７により構成されており、定電流源３７を流れる電流とＮＰＮトランジスタ３５のコレクタ電流は一致することから、本図の矢印の向きに示される正方向の電流が入力されると、ＮＰＮトランジスタ３５を飽和領域で動作せしめるべく出力電圧Ｖout は接地電位に向かって下降し、逆に負方向の電流が入力されると、定電流源３７をカットオフさせる方向に出力電圧Ｖout は電源電位（ＶDD）に向かって上昇することが分かる。
【００５０】
また、４は電流の減算手段であるところの結線部であって、電流モードのピーク・ホールド手段２の出力端子と電流伝達手段１の出力端子を接続し、さらに低入力インピーダンスであるところの電流電圧変換手段５の入力端子に接続することによって、電流モードのピーク・ホールド手段２の出力電流ｃ・ｉin(peak)と電流伝達手段１の出力電流ｂ・ｉinとの差電流ｃ・ｉin(peak)−ｂ・ｉinを、電流電圧変換手段５の入力端子に供給することができる。
【００５１】
ここで、電流モードのピーク・ホールド手段２の出力電流ｃ・ｉin(peak)と電流伝達手段１の出力電流ｂ・ｉinの関係が、ｃ・ｉin(peak)＞ｂ・ｉinであるとすると、電流電圧変換手段５には正方向の電流が供給され、Ｖout はローレベルの電圧を出力し、ｃ・ｉin(peak)＜ｂ・ｉinであるとすると、電流電圧変換手段５には負方向の電流が供給され、Ｖout はハイレベルの電圧を出力することが分かる。
【００５２】
以上の説明から、本図の回路は図１４に示されるブロック図をより具体化して記述した回路例を示すことが分かる。
【００５３】
本実施形態による電流電圧変換回路では、電流電圧変換手段５に定電流源３６，３７をそれぞれ別個の定電流源として説明したが、定電流源として一定のバイアス電圧をゲートに供給しソースに電源ＶDDを供給したＭＯＳトランジスタを用いることで簡単な構成とすることができ、結果として簡易な構成で電流電圧変換器を提供することができる。
【００５４】
図１６はしきい値を決める際の比例定数であるｃ／ｂの値を選択することを可能とするための回路の一例であり、図１５の回路に、ＰＭＯＳトランジスタ１６と同一サイズのＰＭＯＳトランジスタ１６A と、スイッチング素子１６B を追加した回路である。スイッチング素子１６B によりＰＭＯＳトランジスタ１６A のゲートが電源電位（ＶDD）となっているときには、ＰＭＯＳトランジスタ１６A は電流を流さないため図１５の回路と同一の効果を示す。
【００５５】
一方、スイッチング素子１６B によりＰＭＯＳトランジスタ１６のゲートとＰＭＯＳトランジスタ１６A のゲートが共通接続された時には、電流モードのピーク・ホールド手段２より２ｃ・ｉin(peak)の電流が出力されることになり電流電圧変換手段５のしきい値は入力電流ｉinのピーク値の（２ｃ／ｂ）となり、しきい値を決める際の比例定数を選択することができる。
【００５６】
なお、本例ではＰＭＯＳトランジスタ１６A のサイズをＰＭＯＳトランジスタ１６と同一サイズとしたが、もちろん異なるサイズであってもかまわない。さらに本例では図１５に対してＰＭＯＳトランジスタ１６A とスイッチング素子１６B の追加にとどまっているが、さらに複数の素子を並列に追加することも可能である。図１７にＰＭＯＳトランジスタ１６C 、とスイッチング素子１６D を追加した回路を示す。この場合には、さらに多段階に、しきい値を決める際の比例定数を選択することができる。
【００５７】
また、本例では、ＰＭＯＳトランジスタ１６に対して並列に素子を追加しているが、ＰＭＯＳトランジスタ１５に並列に素子を追加しても同一の効果が得られる。図１８にＰＭＯＳトランジスタ１５A とスイッチング素子１５B を追加した回路を示す。ＰＭＯＳトランジスタ１５A のサイズがＰＭＯＳトランジスタ１５と同一である場合には、スイッチング素子１５B によりＰＭＯＳトランジスタ１５A のゲートが電源電位（ＶDD）となっているときには、ＰＭＯＳトランジスタ１５A は電流を流さないため図１５の回路と同一の効果を示す。
【００５８】
一方、スイッチング素子１５B によりＰＭＯＳトランジスタ１５のゲートとＰＭＯＳトランジスタ１５A のゲートが共通接続された時には、電流モードのピーク・ホールド手段２よりｃ・ｉin(peak)／２の電流が出力されることになり電流電圧変換手段５のしきい値は入力電流ｉinのピーク値の（ｃ／２ｂ）となり、しきい値を決める際の比例定数を選択することができる。
【００５９】
また、ＮＰＮトランジスタ３２に並列に素子を追加しても同一の効果が得られる。図１９にＮＰＮトランジスタ３２A とスイッチング素子３２B を追加した回路を示す。ＮＰＮトランジスタ３２A のサイズがＮＰＮトランジスタ３２と同一である場合には、スイッチング素子３２B によりＮＰＮトランジスタ３２A のベースが接地電位となっているときには、ＮＰＮトランジスタ３２A は電流を流さないため図１５の回路と同一の効果を示す。
【００６０】
一方、スイッチング素子３２B によりＮＰＮトランジスタ３２のベースとＮＰＮトランジスタ３２A のベースが共通接続された時には、電流モードのピーク・ホールド手段２より２ｃ・ｉin(peak)の電流が出力されることになり電流電圧変換手段５のしきい値は入力電流ｉinのピーク値の（２ｃ／ｂ）となり、しきい値を決める際の比例定数を選択することができる。
【００６１】
図２０はしきい値を決める際の比例定数であるｃ／ｂの値を選択することを可能とするための回路の一例であり、図１５の回路に、ＮＰＮトランジスタ３３と同一サイズのＮＰＮトランジスタ３３A と、スイッチング素子３３B を追加した回路である。スイッチング素子３３B によりＮＰＮトランジスタ３３A のベースが接地電位となっているときには、ＮＰＮトランジスタ３３A は電流を流さないため図１５の回路と同一の効果を示す。
【００６２】
一方、スイッチング素子３３B によりＮＰＮトランジスタ３３のベースとＮＰＮトランジスタ３３A のベースが共通接続された時には、電流伝達手段１より２ｂ・ｉinの電流が出力されることになり電流電圧変換手段５のしきい値は入力電流ｉinのピーク値の（ｃ／２ｂ）となり、しきい値を決める際の比例定数を選択することができる。
【００６３】
なお、本例ではＮＰＮトランジスタ３３A のサイズをＮＰＮトランジスタ３３と同一サイズとしたが、もちろん異なるサイズであってもかまわない。さらに本例では図１５に対してＮＰＮトランジスタ３３A とスイッチング素子３３B の追加にとどまっているが、さらに複数の素子を並列に追加することも可能である。図２１にＮＰＮトランジスタ３３C とスイッチング素子３３D を追加した回路を示す。この場合には、さらに多段階に、しきい値を決める際の比例定数を選択することができる。
【００６４】
上述した電流電圧変換器は、光検出器に適用することができる。以下、レーザービームプリンターに適用した例を概略図を用いて説明する。
【００６５】
一般にレーザービームプリンターのようなレーザー光を用いて感光ドラム面に画像を形成する装置は図２２に示すように、レーザーダイオード１９０６、このレーザーをスキャンせしめるポリゴンミラー１９０７、レンズ系１９０８、反射ミラー１９０９、および感光ドラム１９０９等により構成され、光検出装置１９１１は前記レーザー光がある所定の位置を通過したことを検出し、２値の電気信号として水平同期信号を発生する。
【００６６】
図２３は本発明の一実施例である電流電圧変換器を用いた光検出装置を示す図であり、図２２に示される画像形成装置の光検出装置１９１１として好適に用いることができる。同図において５０は光電変換手段であるところのフォトダイオードであり、光電流Ｉp は、図６において動作を説明した電流電圧変換器１００に入力される。本実施例によれば、入力光のピーク値に応じて自動的に一定比率のスレッショルドレベルを決定し、入射光量の変動に関わらず常に安定して高精度の水平同期信号を得ることができるとともに、入力光のピーク値とスレッショルドレベルの比率を変えることも可能となる。このため、レーザー光を用いて感光ドラム面上に画像を形成する画像形成装置用の光検出装置において、異なる機種間で、レーザー光の波形が異なったときでも最適なスレッショルドレベルを設定することが可能となり、きわめて汎用性の高い光検出装置および画像形成装置を提供することが可能となる。
【００６７】
なお、本実施例で用いた電流電圧変換器の回路形式を、他の回路形式に置き換えることはもちろん可能である。
【００６８】
【発明の効果】
以上説明したように本発明による電流電圧変換器によれば、少ない回路規模で電圧パルスを生成する際のしきい値が入力電流のピーク値に応じて一定の比率となるように変化することができる。さらにその比率を選択することにより、より一層使いやすい電流電圧変換器を提供することができる。
【図面の簡単な説明】
【図１】本発明の電流電圧変換器の第１の実施形態を説明するための概略的ブロック図である。
【図２】本発明の動作を説明するための電流波形図および電圧波形図である。
【図３】図１に示すブロック図をより具体化して記述した回路例を示す図である。
【図４】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図５】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図６】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図７】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図８】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図９】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図１０】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図１１】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図１２】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図１３】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図１４】本発明の電流電圧変換器の第２の実施形態を説明するための概略的ブロック図である。
【図１５】図１４に示すブロック図をより具体化して記述した回路例を示す図である。
【図１６】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図１７】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図１８】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図１９】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図２０】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図２１】しきい値を決める際の比例定数を選択可能な回路例を示す図である。
【図２２】本発明のプリンターの一実施形態を示す斜視図である。
【図２３】本発明の電流電圧変換器を用いた光検出装置の例を示す回路図である。
【図２４】従来例の電流電圧変換器を示す回路図である。
【符号の説明】
１    電流伝達手段
２    ピーク・ホールド手段
３    電流比較手段
４    減算手段
５    電流電圧変換手段
１１、１２、１２Ａ、１３、１３Ａ、１３Ｃ  ＮＭＯＳトランジスタ
１８、１８Ａ、１９、１９Ａ    ＮＭＯＳトランジスタ
１４、３１、３２、３２Ａ    ＮＰＮトランジスタ
３３、３３Ａ、３３Ｃ、３４、３５    ＮＰＮトランジスタ
１５、１５Ａ、１６、１６Ａ、１６Ｃ    ＰＭＯＳトランジスタ
２０、２０Ａ、２１、２１Ａ    ＰＭＯＳトランジスタ
１２Ｂ、１３Ｂ、１３Ｄ、１５Ｂ    スイッチング素子
１６Ｂ、１６Ｄ、１８Ｂ、１９Ｂ    スイッチング素子
２０Ｂ、２１Ｂ、３２Ｂ、３３Ｂ、３３Ｄ    スイッチング素子
３６、３７    定電流源
４１、４２    演算増幅器
４３    電圧比較器
１７、Ｃ１    容量
Ｒ１、Ｒ２、Ｒ３    抵抗
Ｄ１    ダイオード
【図１】
0003673705.tif 000002
【図２】
0003673705.tif 000003
【図３】
0003673705.tif 000004
【図４】
0003673705.tif 000005
【図５】
0003673705.tif 000006
【図６】
0003673705.tif 000007
【図７】
0003673705.tif 000008
【図８】
0003673705.tif 000009
【図９】
0003673705.tif 000010
【図１０】
0003673705.tif 000011
【図１１】
0003673705.tif 000012
【図１２】
0003673705.tif 000013
【図１３】
0003673705.tif 000014
【図１４】
0003673705.tif 000015
【図１５】
0003673705.tif 000016
【図１６】
0003673705.tif 000017
【図１７】
0003673705.tif 000018
【図１８】
0003673705.tif 000019
【図１９】
0003673705.tif 000020
【図２０】
0003673705.tif 000021
【図２１】
0003673705.tif 000022
【図２２】
0003673705.tif 000023
【図２３】
0003673705.tif 000024
【図２４】
0003673705.tif 000025