(57)【特許請求の範囲】
【請求項１】
ワードラインの活性化に対応したメモリセルのデータをビットラインへ伝達する複数のメモリセルアレイブロックと、これらメモリセルアレイブロックにそれぞれ対応して設置され、プリデコードされたローアドレスをデコードして該当ワードラインを活性化させる複数のローデコーダ及びワードラインドライバとを備えた半導体メモリ装置において、
複数のメモリセルアレイブロックにそれぞれ対応して設けられ、予め設定されたローアドレスの活性化に応じて該当メモリセルアレイブロックを選択するためのブロック選択信号を発生するノーマルブロック選択回路と、
このノーマルブロック選択回路の出力ノードに接続されており、ヒューズ溶断によって前記ブロック選択信号の出力を遮断するとともに、プログラムヒューズの溶断によって対応メモリセルアレイブロックのブロック選択アドレスをプログラミングし、このプログラミングされたアドレスの入力に応じてブロック選択信号を活性化させるプログラマブルブロック選択回路と、を備えたことを特徴とする半導体メモリ装置。
【請求項２】
ワードラインの活性化に対応したメモリセルのデータをビットラインへ伝達する複数のメモリセルアレイブロックと、これらメモリセルアレイブロックにそれぞれ対応して設置され、ブロック駆動信号の入力によってイネーブルされてプリデコードされたローアドレスをデコードし該当ワードラインを活性化させる複数のローデコーダ及びワードラインドライバとを備えた半導体メモリ装置において、
複数のローデコーダ及びワードラインドライバに対応して設置され、対応するブロック駆動信号を発生するとともにヒューズの溶断によって該ブロック駆動信号をディスエーブルするブロックディスエーブル回路と、
複数のメモリセルアレイブロックにそれぞれ対応して設けられ、予め設定されたローアドレスの活性化に応じて該当メモリセルアレイブロックを選択するためのブロック選択信号を発生するノーマルブロック選択回路と、
このノーマルブロック選択回路の出力ノードに接続され、ヒューズ溶断によって前記ブロック選択信号の出力を遮断するとともに、プログラムヒューズの溶断によって対応メモリセルアレイブロックのブロック選択アドレスをプログラミングし、このプログラミングされたアドレスの入力に応じてブロック選択信号を活性化させるプログラマブルブロック選択回路と、
複数のメモリセルアレイブロックのうちの隣り合うメモリセルアレイブロックに共有され、隣り合うメモリセルアレイブロックを選択する前記ブロック選択信号に従い該当メモリセルアレイブロックのビットラインを分離／接続する分離制御信号に応じて入力されるメモリセルアレイブロックの読出データを、感知増幅して出力するカラムデータ出力部と、を備えたことを特徴とする半導体メモリ装置。
【請求項３】
メモリセルアレイブロックのカラムラインに接続され、ブロックディスエーブル回路によるブロック駆動信号のディスエーブルに従って欠陥メモリセルアレイブロックのカラムラインの等化電位を遮断する等化回路をさらに含む請求項２記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に関し、特に、欠陥メモリセルが存在する場合のメモリセルアレイブロックの救済機能を有する半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置の集積度の増加につれて、チップの製造工程にも様々な困難が伴うようになった結果、チップ製造工程でフェイル(fail)されるメモリセルの数量は増加しつつある。メモリの容量が大きくなり、且つデザインルール(Design rule) が細密になるにつれて必然的に発生するメモリセルの製造工程上でのフェイルのために、ウェーハ上で高い歩留まりを得ることが益々難しくなっており、半導体メモリ装置の製造コストが高集積化に伴って著しく上昇する結果を招いている。
【０００３】
これに対してはフェイルされたメモリセルをリペア(repair)して歩留まりを向上させることが極めて重要となる。このようなリペアの代表的な例が冗長回路であり、チップの製造コストを節減するために一般に広く用いられている。冗長操作は、ロー冗長とカラム冗長とに区別され、ウェーハテストによってノーマルメモリセルから欠陥が発見されると、この欠陥メモリセルをスペアメモリセルに置き換えるものである。
【０００４】
【発明が解決しようとする課題】
しかし、ある単位メモリセルアレイブロック内で、欠陥セルがメモリセルアレイに余分に形成された冗長セルに置き替えられないほど多数存在する場合、そのチップ自体がフェイルとして処理される。このような問題は、半導体メモリチップの集積度が高くなるにつれてチップの面積が拡大し、これによりデザインルールがより一層細密になり、それだけ良好なチップを得ることが難くなっていることと結びつく。
【０００５】
本発明の目的は、歩留まり改善のため、従来フェイルとされるチップのリペアを可能とする半導体メモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】
上記の目的を達成するため本発明では、多数あるメモリセルアレイブロックのうちの欠陥となった単位ブロックについてその欠陥セルを冗長セルにリペアできない場合に、該欠陥メモリセルアレイブロックをディスエーブルさせるとともに良好な多数のメモリセルアレイブロックに新しいアドレスを与え、メモリセルアレイブロックを再編成することにより歩留りを向上させ得る半導体メモリ装置を提供する。
【０００８】
すなわち、多数のメモリセルアレイブロックの構成をもつ半導体メモリ装置において、救済不可能なほど多数の欠陥セルが発生したメモリセルアレイブロックをディスエーブルさせられる回路を提供する。また、欠陥メモリセルアレイブロックがリペアできない場合に、良好なメモリセルアレイブロックのアドレスを再設定してブロックを再編成することにより、良品チップとして再生できるような回路を提供する。
【０００９】
本発明の半導体メモリ装置は、ワードラインの活性化に対応したメモリセルのデータをビットラインへ伝達する複数のメモリセルアレイブロックと、これらメモリセルアレイブロックにそれぞれ対応して設置され、プリデコードされたローアドレスをデコードして該当ワードラインを活性化させる複数のローデコーダ及びワードラインドライバとを備えた半導体メモリ装置において、複数のメモリセルアレイブロックにそれぞれ対応して設けられ、予め設定されたローアドレスの活性化に応じて該当メモリセルアレイブロックを選択するためのブロック選択信号を発生するノーマルブロック選択回路と、このノーマルブロック選択回路の出力ノードに接続されており、ヒューズ溶断によって前記ブロック選択信号の出力を遮断するとともに、プログラムヒューズの溶断によって対応メモリセルアレイブロックのブロック選択アドレスをプログラミングし、このプログラミングされたアドレスの入力に応じてブロック選択信号を活性化させるプログラマブルブロック選択回路と、を備えたことを特徴とする。
【００１０】
また、ワードラインの活性化に対応したメモリセルのデータをビットラインへ伝達する複数のメモリセルアレイブロックと、複数のメモリセルアレイブロックにそれぞれ対応して設置され、ブロック駆動信号の入力によってイネーブルされてプリデコードされたローアドレスをデコードして該当ワードラインを活性化させる複数のローデコーダ及びワードラインドライバとを備えた半導体メモリ装置において、複数のローデコーダ及びワードラインドライバに対応して設置され、それぞれのブロック駆動信号を発生してヒューズの溶断によってブロック駆動信号をディスエーブルする複数のブロックディスエーブル回路と、複数のメモリセルアレイブロックにそれぞれ対応して接続され、予め設定されたローアドレスの活性化に応じて該当メモリセルアレイブロックを選択するためのブロック選択信号を発生するノーマルブロック選択回路と、ノーマルブロック選択回路の出力ノードに接続され、ヒューズ溶断によってノーマルブロック選択信号の出力を遮断すると同時に、プログラムヒューズの溶断によって接続されたメモリセルアレイブロックのブロック選択アドレスをプログラミングし、プログラミングされたアドレスの入力に応じてブロック選択信号を活性化させるプログラマブルブロック選択回路と、複数のメモリセルアレイブロックのうちの隣り合うメモリセルアレイブロックに共有され、隣り合うメモリセルアレイブロックを選択するためのブロック選択信号の入力によって該当メモリセルアレイブロックのビットラインを分離／接続する分離制御信号に応じて、入力されるメモリセルアレイブロックの出力を感知増幅して該当データ信号を出力するカラムデータ出力部と、を備えることを特徴とする。
【００１１】
さらに、メモリセルアレイブロックのカラムラインに接続され、複数のブロックディスエーブル回路から出力されるブロック駆動信号のディスエーブルによって欠陥メモリセルアレイブロックのカラムラインの等化電位を遮断する複数の等化回路を備えると良い。
【００１２】
【発明の実施の形態】
以下、本発明に従う実施形態を添付図面を参照して詳細に説明する。
【００１３】
図１、図２及び図３は、本発明による半導体メモリ装置の構成を示す図であり、メモリセルアレイブロックの再編成を容易にするものである。ここに示されているのは、スタガード(staggered) 共有形センスアンプ、フォールデッド(folded)ビットライン構造のセンスアンプ、及びローデコーダ、ワードラインドライバを制御する周辺回路を含めたメモリセルアレイブロックである。
【００１４】
メモリセルは、次の構成をもつ。ワードラインの活性化に応じてメモリセルのデータをビットラインへ伝達する複数のメモリセルアレイブロックＢＬＫ０〜ＢＬＫ３と、メモリセルアレイブロックＢＬＫ０〜ＢＬＫ３にそれぞれ対応して接続され、それぞれのブロック駆動信号ＰＢＤ０〜ＰＢＤ３の入力によりイネーブルされてプリデコードされたローアドレスＤＲＡｍｎをデコードして該当ワードラインを活性化させる複数のローデコーダ及びワードラインドライバＲＤＷＤ０〜ＲＤＷＤ３と、ローデコーダ及びワードラインドライバＲＤＷＤ０〜ＲＤＷＤ３に対応して設置され、それぞれのブロック駆動信号ＰＢＤ０〜ＰＢＤ２を発生し、ヒューズＦ１の溶断によってブロック駆動信号ＰＢＤ０〜ＰＢＤ２をディスエーブルする複数のブロックディスエーブル回路(Block disable circuit) ＢＤＦ０〜ＢＤＦ２と、メモリセルアレイブロックＢＬＫ０〜ＢＬＫ３にそれぞれ対応して接続され、予め設定されたローアドレスＲＡｉ／ＲＡｉＢ及びＲＡｊ／ＲＡｊＢの活性化に応じて該当メモリセルアレイブロックを選択するためのブロック選択信号ＰＢＬＳ０〜ＰＢＬＳ２を発生するノーマルブロック選択回路ＮＢＦ０〜ＮＢＦ２と、ノーマルブロック選択回路ＮＢＦ０〜ＮＢＦ２のそれぞれの出力ノードに接続されており、メインヒューズＦ２の溶断によってノーマルブロック選択回路ＮＢＦ０〜ＮＢＦ２の出力をそれぞれ遮断すると同時に、プログラムヒューズ溶断によって、接続されたメモリセルアレイブロックのブロック選択アドレスをプログラミングし、プログラミングされたアドレスの入力に応じてブロック選択信号ＰＢＬＳ０〜ＰＢＬＳ２を活性化させるプログラマブルブロック選択回路(programmable select fuse)ＰＳＦ０〜ＰＳＦ２と、複数のメモリセルアレイブロックＢＬＫ０〜ＢＬＫ３中のいずれか一つのメモリセルアレイブロックＢＬＫｉ（ここで、ｉは自然数である）とこれに隣接するメモリセルアレイブロックＢＬＫｊ（ここで、ｊはｉ＋１である）に共有され、出力されるデータを感知増幅するカラムデータ出力部ＣＤＯＣ０〜ＣＤＯＣ３と、から構成される。カラムデータ出力部ＣＤＯＣ０〜ＣＤＯＣ３へ入力されるデータは、隣接するメモリセルアレイブロックＢＬＫｉ及びＢＬＫｊを選択するためのブロック選択信号ＰＢＬＳｉ及びＰＢＬＳｊに応じて該当メモリセルアレイブロックのビットラインを分離／接続する分離制御信号に対応して伝送される。
【００１５】
ＩＯＳＡ１〜ＩＯＳＡ３は入出力センスアンプであり、これらはカラムデータ出力部ＣＤＯＣ０〜ＣＤＯＣ３内のカラム選択ゲートのチャネルを通じて信号を感知増幅し、データライン対ＤＯ／ＤＯＢへ出力する。ＤＯＢＦは、データライン対ＤＯ／ＤＯＢの信号を出力パッドＰＡＤへ駆動する出力バッファである。入出力センスアンプＩＯＳＡ０〜ＩＯＳＡ３に接続されたＰＩＯＳＥ１〜ＰＩＯＳＥ３は、ブロック選択信号ＰＬＳＢｉ及びＰＬＳＢｊの入力によって入出力センスアンプＩＯＳＡ１〜ＩＯＳＡ３を活性化させる入出力センスアンプ活性化制御回路である。そして、ＣＴＬＧ０〜ＣＴＬＧ２のそれぞれは、ブロック駆動信号ＰＢＤｉ及びＰＢＤｊ、ブロック選択信号ＰＢＬＳｉ及びＰＢＬＳｊ、感知イネーブル信号ＰＳの選択的な入力に応じてカラムデータ出力部ＣＤＯＣ０〜ＣＤＯＣ３内のプリチャージ及び等化回路とセンスアンプと分離ゲートの動作を制御する各種信号を発生する制御信号発生部である。
【００１６】
以下、図１〜図３を参照して本発明によるメモリセルアレイブロック再編成の動作を説明する。
【００１７】
メモリセルアレイブロックＢＬＫ０〜ＢＬＫ３に発生した欠陥の全てがロー及びカラム冗長回路によって救済できるか、あるいはフェイルセルのない場合、それぞれのメモリセルアレイブロックＢＬＫ０〜ＢＬＫ３に対応して設置されたブロックディスエーブル回路ＢＤＦ０〜ＢＤＦ２内のヒューズＦ１と、プログラマブルブロック選択回路ＰＢＳＦ０〜ＰＢＳＦ２内のメインヒューズＦ２は溶断されない。このようにブロックディスエーブル回路内のヒューズＦ１とプログラマブルブロック選択回路内のメインヒューズＦ２が溶断されなければ、ブロック選択動作は、ノーマルブロック選択回路ＮＢＦ０〜ＮＢＦ２のデコーディング動作に従うブロック選択信号ＰＢＬＳ０〜ＰＢＬＳ３によって遂行され、各メモリセルアレイブロックＢＬＫ０〜ＢＬＫ３が通常通りに設定される。これらの動作は、従来の半導体メモリ選択回路によるものと同様である。
【００１８】
もし、メモリセルアレイブロックＢＬＫ０〜ＢＬＫ３のうちの何れかの単位メモリセルアレイブロック、例えばメモリセルアレイブロックＢＬＫ１で発生した欠陥セルの個数がロー及びカラム冗長回路によってリペアできないほど多い場合には、当該メモリセルアレイブロックＢＬＫ１のブロックディスエーブル回路ＢＤＦ１内のヒューズＦ１と、良好なメモリセルを有するメモリセルアレイブロックＢＬＫ２、ＢＬＫ３に該当するプログラマブルブロック選択回路ＰＳＦ２、ＰＳＦ３（ＰＳＦ３は図示略）内のメインヒューズＦ２及びアドレスプログラミングヒューズＦ３〜Ｆ６を選択的にプログラム溶断し、部分的にパスされたダイ（このダイは不良メモリセルアレイブロックを捨てアドレスを再構築した良好な半導体チップを意味する）が構成される。この再編成に関する動作は下記の通りである。
【００１９】
冗長回路でリペアし得ないメモリセルアレイブロックＢＬＫ１に対応するブロックディスエーブル回路ＢＤＦ１内のヒューズを溶断すると、該ブロックディスエーブル回路ＢＤＦ１内のインバータ１４の出力は  論理“ハイ”となり、その出力ノードに接続されたＮＭＯＳトランジスタ１２はターンオン状態となる。従って、メモリセルアレイブロックＢＬＫ１に対応するブロック駆動信号ＰＢＤ１は論理“ロウ”として出力され、ブロック駆動信号ＰＢＤ１を入力とするローデコーダ及びワードラインドライバＲＤＷＤ１がディスエーブルされる。このようにしてメモリセルアレイブロックＢＬＫ１内のワードラインはディスエーブルされる。
【００２０】
一方、このように論理“ロウ”にディスエーブルされたブロック駆動信号ＰＢＤ１は、制御信号発生回路ＣＴＬＧ０、ＣＴＬＧ１内の等化制御回路ＰＥＱ０１Ｌ，ＰＥＱ０１Ｒと分離ゲート制御回路ＰＩＯＳ０１Ｌ、ＰＩＯＳ０１Ｒにそれぞれ供給される。これら等化制御回路ＰＥＱ０１Ｌ、ＰＥＱ０１Ｒと分離ゲート制御回路ＰＩＯＳ０１Ｌ、ＰＩＯＳ０１Ｒのそれぞれは、論理“ロウ”にディスエーブルされたブロック駆動信号ＰＢＤ１の入力に応じてカラムデータ出力部ＣＯＤＯＣ０、ＣＯＤＯＣ１にそれぞれ位置する等化回路ＥＱ０１Ｌ、ＥＱ０１Ｒと分離ゲートＩＯＳ０１Ｌ、ＩＯＳ０１Ｒを構成するＮＭＯＳトランジスタのゲートに論理“ロウ”信号を供給し、フェイルセルをもつ欠陥メモリセルアレイブロックＢＬＫ１による無用な電流の消耗を防止する。この構成において、カラムデータ出力部ＣＯＤＯＣ０〜ＣＯＤＯＣ３内の等化回路、分離ゲート、Ｐセンスアンプ、Ｎセンスアンプ及びカラム選択ゲートＣＳＧは、通常の回路をそのまま利用できる。
【００２１】
以上のように、ブロックディスエーブル回路ＢＤＦ１内のヒューズＦ１を溶断することにより、該当メモリセルアレイブロックＢＬＫ１のローラインとカラムラインはディスエーブルされる。
【００２２】
このように欠陥メモリセルアレイブロックＢＬＫ１をディスエーブルさせた後、パスされた（良好）メモリセルアレイブロックＢＬＫ２、ＢＬＫ３に対応するプログラマブルブロック選択回路ＰＳＦ２、ＰＳＦ３内のメインヒューズＦ２を溶断すると、該当プログラマブルブロック選択回路ＰＳＦ２、ＰＳＦ３内のインバータ２８と３０の出力は、それぞれ論理“ハイ”と“ロウ”に遷移する。従って、インバータ２８及び３０の出力ノードにそれぞれのゲートの接続された伝送ゲート２０は“ターンオフ”状態となり、ノーマルブロック選択回路ＮＢＦ２及びＮＢＦ３（ＮＢＦ３は図示略）の出力は遮断される。これ以外の全ての伝送ゲート３２、３４、３６、３８及び４６は“ターンオン”状態となる。この状態でメモリセルアレイブロックＢＬＫ２、ＢＬＫ３のアドレスを新しく与えるために、プログラマブルブロック選択回路ＰＳＦ２、ＰＳＦ３内のアドレスプログラミングヒューズＦ３、Ｆ４、Ｆ５、及びＦ６を新しくプログラムされるべきアドレスに対応して適切に溶断することにより、新しいブロック構成による良好なメモリチップが得られる。
【００２３】
下記表１は、以上の過程を具体的に理解するためのものである。これは、メモリセルアレイブロックＢＬＫ１のフェイルセルが極めて多い場合を仮定している。
【表１】
0003642905.tif 000002
【００２４】
メモリセルアレイブロックＢＬＫ０〜ＢＬＫ３の構成を６４メガビット級（４Ｍ×１６）とすると、単位メモリセルアレイブロックＢＬＫ１をディスエーブルし、残り３つの単位メモリセルアレイブロックＢＬＫ０、ＢＬＫ２、及びＢＬＫ３のアドレスを再構築する場合には、３Ｍ×１６のメモリセルアレイで動作するメモリチップを構成することができる。
【００２５】
従って、冗長回路によってリペアが不可能な場合であっても、本発明のようにブロックのアドレスを新しくプログラムしてメモリセルアレイブロックを再編成することにより歩留まりを高めることができる。もし、このような構成を有する半導体メモリチップに余分のメモリセルアレイブロックがある場合、これを使用してフェイルされたメモリセルアレイブロックが救済できるので、メモリセルアレイが正常に動作するチップに復旧できる。
【００２６】
図４は、図１〜図３における等化制御回路ＰＥＱｉの構成の具体例を示す図である。ブロック選択信号ＰＢＬＳｉを反転するインバータ４８と、インバータ４８の出力とブロック駆動信号ＰＢＤｉとを否定積するＮＡＮＤゲート５０と、これを反転するインバータ５２とからなり、等化制御信号ＰＥＱｉを発生する。このような構成は、ブロック駆動信号ＰＢＤｉが常時論理“ハイ”にイネーブルされた状態でブロック選択信号ＰＢＬＳｉに応じて該当メモリセルアレイブロックＢＬＫｉの等化回路ＰＥＱｉを選択的に制御するように動作する。
【００２７】
図５は、図１〜図３における分離ゲート制御回路ＰＩＳＯｉの構成の具体例を示す図であり、図４のものと同様の構成を有する。この回路は、該当ブロック駆動信号ＰＢＤｉがイネーブルされた状態で、左右のメモリセルアレイブロック選択信号ＰＢＬＳｉ−１、ＰＢＬＳｉ＋１のうちいずれか一つのみがイネーブルされると、該当分離ゲートを駆動するように動作する。
【００２８】
図６は、図１〜図３におけるＮセンスアンプ制御回路ＰＬＡＮＧｉの構成の具体例を示す図である。隣接するメモリセルアレイブロックＢＬＫｉｊのブロック駆動信号ＰＢＤｉ或いはＰＢＤｊがイネーブルされた状態で、左右のメモリセルアレイブロック選択信号ＰＢＬＳｉ及びＰＢＬＳＪのうちいずれか一つのみがイネーブルされ、感知イネーブル信号ＰＳが活性化されれば、該当Ｎセンスアンプ駆動信号ＰＬＡＮＧｉｊをイネーブルさせる。
【００２９】
図７は、図１〜図３におけるＰセンスアンプ制御回路ＰＬＡＰＧｉの構成の具体例を示す図である。図６のＮセンスアンプ駆動信号ＰＬＡＰＧｉｊを反転してＰセンスアンプ駆動信号ＰＬＡＰＧｉｊを発生させる。
【００３０】
図６及び図７のような構成により、隣接する２つのメモリセルアレイブロック、例えばメモリセルアレイブロックＢＬＫ１及びＢＬＫ２が欠陥メモリセルアレイブロックである場合には、Ｐセンスアンプ駆動信号ＰＬＡＰＧ１２は論理“ハイ”になり、ＮセンスアンプＰＬＡＮＧ１２は論理“ロウ”になるのでセンスアンプは動作しない。そして、入出力センスアンプ活性化制御信号ＰＩＯＳＥも論理“ロウ”になり、該当入出力センスアンプの出力を遮断することによりデータライン対ＤＯ／ＤＯＢにデータが載せられなくなる。
【００３１】
図８は、図１〜図３におけるローデコーダ及びワードラインドライバの構成の具体例を示す図である。これはこの分野で広く使用されているものを例示したものである。ローデコーダ及びワードラインドライバは、該当ブロック駆動信号ＰＢＤｉが論理“ハイ”状態に活性化された時のみイネーブルされて、プリデコードされたローアドレスＤＲＡｍｎをデコードする。
【００３２】
【発明の効果】
以上述べたように、本発明の半導体メモリ装置は、冗長回路によるリペアが不可能な場合、ブロックのアドレスを新しくプログラムしてメモリセルアレイブロックを再編成することが可能となる。これにより歩留まりを高めることができる。
【図面の簡単な説明】
【図１】本発明に従う半導体メモリ装置の構成関係を示すもので、欠陥メモリセルアレイブロックの再編成を容易にする構成を示す図（１Ａ）。
【図２】本発明に従う半導体メモリ装置の構成関係を示すもので、欠陥メモリセルアレイブロックの再編成を容易にする構成を示す図１に続く図（１Ｂ）。
【図３】本発明に従う半導体メモリ装置の構成関係を示すもので、欠陥メモリセルアレイブロックの再編成を容易にする構成を示す図２に続く図（１Ｃ）。
【図４】等化制御回路ＰＥＱｉの構成の具体例を示す図。
【図５】分離ゲート制御回路ＰＩＳＯｉの構成の具体例を示す図。
【図６】Ｎセンスアンプ制御回路ＰＬＡＮＧｉの構成の具体例を示す図。
【図７】Ｐセンスアンプ制御回路ＰＬＡＰＧｉの構成の具体例を示す図。
【図８】ローデコーダ及びワードラインドライバの構成の具体例を示す図。
【図１】
0003642905.tif 000003
【図２】
0003642905.tif 000004
【図３】
0003642905.tif 000005
【図４】
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【図５】
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【図６】
0003642905.tif 000008
【図７】
0003642905.tif 000009
【図８】
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