(57)【特許請求の範囲】
【請求項１】
入射光に応じた電荷を生成して蓄積する光電変換部と、
制御領域を有しこの制御領域で受け取った上記光電変換部からの電荷に応じた信号出力を生じる増幅部と、
上記光電変換部で生成、蓄積された電荷を上記増幅部の制御領域に転送する転送制御部と、
上記増幅部の制御領域に転送された電荷を排出するリセット用電荷排出手段と、
このリセット用電荷排出手段を制御するためのリセット用制御手段と、
前記増幅部の制御領域を容量結合によって制御する制御手段と
を備えたことを特徴とする光電変換素子。
【請求項２】
入射光に応じた電荷を生成して蓄積する光電変換部と、
ゲート領域を有しこのゲート領域で受け取った上記光電変換部からの電荷に応じた信号出力を生じる接合型電界効果トランジスタと、
上記光電変換部で生成、蓄積された電荷を上記接合型電界効果トランジスタのゲート領域に転送する転送制御部と、
上記接合型電界効果トランジスタのゲート領域に転送された電荷を排出するリセット用電荷排出手段と、
このリセット用電荷排出手段を制御するためのリセット用制御手段とを備え、
前記接合型電界効果トランジスタのチャネル形成部は、半導体表面から半導体基板内部に向かって順に、浅い第１導電型ゲート領域、浅い第２導電型チャネル領域、第１導電型ゲート領域、第２導電型ウェル領域、及び第１導電型半導体基板によって形成されていることを特徴とする光電変換素子。
【請求項３】
前記浅い第１導電型ゲート領域と前記第１導電型ゲート領域とは、前記チャネル形成部以外の部分で電気的に導通されていることを特徴とする請求項２記載の光電変換素子。
【請求項４】
前記光電変換部は、縦形オーバーフロー構造の埋め込みフォトダイオードであり、
前記第１導電型ゲート領域の不純物濃度と前記埋め込みフォトダイオードの電荷蓄積部の不純物濃度とは異なることを特徴とする請求項３記載の光電変換素子。
【請求項５】
前記第１導電型ゲート領域の不純物濃度は６×１０15ｃｍ-3〜３×１０16ｃｍ-3の範囲であり、前記埋め込みフォトダイオードの電荷蓄積部の不純物濃度は５×１０15ｃｍ-3〜３×１０16ｃｍ-3の範囲であることを特徴とする請求項４記載の光電変換素子。
【請求項６】
入射光に応じた電荷を生成して蓄積する光電変換部、制御領域を有しこの制御領域で受け取った上記光電変換部からの電荷に応じた信号出力を生じる増幅部、上記光電変換部で生成、蓄積された電荷を上記増幅部の制御領域に転送する転送制御部、上記増幅部の制御領域に転送された電荷を排出するリセット用電荷排出手段、及びこのリセット用電荷排出手段を制御するためのリセット用制御手段を備えた光電変換素子を二次元マトリクス状に配置し、
垂直走査回路と、パルス駆動源とを備え、
全ての光電変換素子における転送制御部の転送用制御手段とリセット用電荷排出手段とが、それぞれ水平読出し方向に共通接続されてパルス駆動のための上記垂直走査回路に接続され、
全ての光電変換素子のリセット用制御手段が、共通に上記パルス駆動源に接続されていることを特徴とする光電変換装置。
【請求項７】
入射光に応じた電荷を生成して蓄積する光電変換部、ゲート領域を有しこのゲート領域で受け取った前記光電変換部からの電荷に応じた信号出力を生じる接合型電界効果トランジスタ、上記光電変換部で生成し蓄積された電荷を上記接合型電界効果トランジスタのゲート領域に転送する転送制御部、上記接合型電界効果トランジスタの前記ゲート領域に転送された電荷を排出するリセット用電荷排出手段、及びこのリセット用電荷排出手段を制御するためのリセット用制御手段とを備え、前記接合型電界効果トランジスタのチャネル形成部は、半導体表面から半導体基板内部に向かって順に、浅い第１導電型ゲート領域、浅い第２導電型チャネル領域、第１導電型ゲート領域、第２導電型ウェル領域、及び第１導電型半導体基板によって形成されている光電変換素子を二次元マトリクス状に配置してなることを特徴とする光電変換装置。
【請求項８】
前記各光電変換素子を水平読出し方向に共通駆動する垂直走査回路と、
垂直走査に応じて前記接合型電界効果トランジスタの前記ゲート領域が初期化された直後の１水平ライン分の信号出力を記憶する第１の記憶手段と、
垂直走査に応じて前記接合型電界効果トランジスタの前記ゲート領域へ上記電荷を転送した直後の１水平ライン分の信号出力を記憶する第２の記憶手段と
をさらに備えたことを特徴とする請求項７記載の光電変換装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、光電変換素子及び光電変換装置、特に、増幅部を動作させることなくリセット動作を行なうことができる光電変換素子及びリセット動作が高速な光電変換装置に関するものである。
【０００２】
【従来の技術】
従来より光電変換装置（固体撮像装置等を含む）の感度を高めるために提案されているトランジスタを利用した増幅型の光電変換素子には、ＭＯＳ型（通常は、デプレッション型）、バイポーラ型、接合型電界効果トランジスタ（ＪＦＥＴ型）などがある。そして、これらの光電変換素子では、光電変換素子の構成要素の一部であるＭＯＳダイオード（ＭＯＳ型）やＰＮ接合ダイオード（バイポーラ型、ＪＦＥＴ型）への入射光を、入射光に応じた電荷に光電変換して蓄積し、蓄積した電荷に応じた信号を増幅（電流増幅あるいは電荷増幅）して、出力している。
【０００３】
上記のような光電変換素子には、光電変換動作、増幅動作、初期化動作等の全ての動作を１つのトランジスタによって行う光電変換素子（即ち、光電変換素子を１つのトランジスタによって構成した光電変換素子）があるが、この光電変換素子には、２つの大きな問題点がある。なお、ここで、初期化動作とは、トランジスタの制御領域の電位をある基準値に設定する動作、又は制御領域を完全に空乏化する動作をいう。また、トランジスタの制御領域とは、電流を制御する領域をいい、例えばＪＦＥＴではゲート拡散領域、バイポーラトランジスタではベース拡散領域をいう。
【０００４】
先ず、第１の問題点としては、光電変換部のノイズが大きくなってしまう点である。例えば、ＭＯＳ型の場合、通常ポリシリコンをゲート電極としたＭＯＳダイオードで光電変換を行うが、その際に、シリコン表面側が空乏化するため、その表面で発生する大きな暗電流の影響をまともに受けてしまい、ノイズが大きくなってしまうのである。また、ポリシリコンは光の透過率が低いため、光の利用効率（量子効率）が悪いという問題点もあった。
【０００５】
ＰＮ接合ダイオードで光電変換を行うバイポーラ型や、ＪＦＥＴ型の場合でも、上記トランジスタの構成要素の一部を利用するという制約から、ＣＣＤ型撮像素子等で好適に使われている埋め込みフォトダイオードのような理想的なダイオード構造が実現できない（即ち、バイポーラ型、ＪＦＥＴ型の場合には、ＰＮ接合部から発生する空乏層が表面に達してしまう）ため、暗電流の影響を受けてしまい、ノイズが大きくなってしまうのである。
【０００６】
また、通常これらのＰＮ接合ダイオードは、容量結合による過渡的でかなり深い順方向バイアス駆動によって、生成して蓄積した電荷を再結合させてリセット動作を行うが、このようなリセット方法では、リセットノイズや残像が発生してしまうという問題点が生じる。
【０００７】
さらに、生成して蓄積した電荷をリセットする時、およびブルーミング（にじみ）抑圧動作をする時にもトランジスタが動作（オン）するため、光電変換素子を構成するトランジスタ自身に大電流が流れ、これにより過渡的にトランジスタのバイアス点（動作点）が大きく変動して増幅率が変わるという問題点があった。そして、このような光電変換素子を多数並べて、例えば光電変換装置を構成した場合には、光電変換素子毎の出力にばらつきが生じ、装置の性能（例えば、Ｓ／Ｎ比）が低下したり、多数個配列しているため消費電力が大きくなってしまうという問題点もあった。
【０００８】
次に、第２の問題点としては、感度をあまり高くすることができない点である。そもそも、上記各種（ＭＯＳ型、バイポーラ型、ＪＦＥＴ型）のトランジスタ（光電変換素子）は、光電変換によって生成された電荷をフローティング状態の制御領域に蓄積することによって生ずる電位変化を利用して、電流増幅又は電荷増幅を行っている。つまり、デプレッション型のＭＯＳ型トランジスタであればゲート電極下のシリコンの表面電位の変化、バイポーラ型ではベース領域、ＪＦＥＴ型ではゲート領域の電位変化を利用して増幅した出力を得ている。
【０００９】
従って、高い感度を得るためには、この電位変化量（蓄積電荷量／容量）を大きくすることが必要であり、そのためには制御領域の容量はできるだけ小さい方が良い。しかしながら、入射光の利用効率を高め、電荷量を増加させるためには、光電変換部の面積（受光開口率）を大きくしなければならない。しかし、全ての動作（光電変換動作、増幅動作、初期化動作等）を１つのトランジスタで行う光電変換素子においては、制御領域が光電変換部そのものであるため、開口率を大きくすれば容量も大きくなってしまい、結果的に感度をあまり高くすることができなかった。
【００１０】
また、他方において、光電変換部と増幅トランジスタとを分離し、光電変換部で生成・蓄積された電荷を転送制御部の転送ゲートを介してトランジスタの制御領域に転送し、電流増幅あるいは電荷増幅をすることにより出力を得る光電変換素子が提唱されている。例えば、特開平５−２３５３１７号公報（米国特許出願第２６１，１３５号に対応）、特開平５−２７５６７０号公報には、それぞれ、デプレッション型ＭＯＳトランジスタやＪＦＥＴを増幅部として、これにフォトダイオードと転送制御部（転送ゲート）を組み合わせた光電変換素子が開示されている。
【００１１】
このように光電変換部と増幅トランジスタとを分離し転送ゲートを備えた光電変換素子においては、光電変換部に埋め込みフォトダイオードを使用することによって、量子効率が高く、残像、暗電流、リセットノイズなどが発生しない光電変換素子を実現することができる。
【００１２】
また、光電変換部に縦型オーバーフロー構造の埋め込みフォトダイオードを使用した場合は、フォトダイオードがブルーミング抑圧機能を有するため、増幅トランジスタによるブルーミング抑圧動作が不要となり、例えば光電変換装置を構成しても、消費電力の増加やバイアス点（動作点）の変動に伴う光電変換素子毎の出力にばらつきが生じるという問題点が解決される。
【００１３】
さらに、光電変換部と増幅トランジスタとが分離しているため、増幅機能のみを考慮して、トランジスタの構造及びサイズの最適化が可能となる。従って、制御領域の容量を小さくして、高い感度を確保することができる。
加えて、トランジスタ自身から生ずる暗電流、残像、リセットノイズ等の新たな問題については、これらの光電変換素子をマトリクス状に並べた光電変換装置の構成や駆動方法でかなり効果的に除去することができる。
【００１４】
このように、光電変換部と増幅トランジスタとを分離し転送ゲートを備えた光電変換素子においては、トランジスタによって全ての動作（光電変換動作、増幅動作、初期化動作等）を行う光電変換素子に比べて、かなり低ノイズ化、高感度化することが可能になっている。
【００１５】
【発明が解決しようとする課題】
しかしながら、上記従来の光電変換素子（光電変換部と増幅トランジスタとを分離し転送ゲートを備えた光電変換素子）においては、１つのトランジスタによって全ての動作を行うもう一方の従来の光電変換素子とリセット動作については何ら変わっていないという問題点があった。
【００１６】
即ち、トランジスタの制御領域を初期化をするためにリセット動作を行った場合、従来の光電変換素子（光電変換部と増幅トランジスタとを分離し転送ゲートを備えた光電変換素子）では、やはり、増幅トランジスタ自身も同時に動作（オン）してしまうという問題点があった。
【００１７】
この結果、増幅トランジスタに大電流が流れ、これにより過渡的に増幅トランジスタのバイアス点（動作点）が大きく変動して増幅率が変わり、この光電変換素子を多数並べて、例えば光電変換装置を構成した場合には、光電変換素子毎の出力にばらつきが生じ、装置の性能（例えば、Ｓ／Ｎ比）が低下したり、多数個配列しているため消費電力が大きくなってしまうという問題点があった。
【００１８】
本発明は、上記課題を鑑みて成されたものであり、増幅部を動作させることなく、リセット動作を行うことができる光電変換素子を得ることを目的とする。
また、本発明の別の目的は、固定パターンノイズの発生を抑制することができる光電変換素子を得ることである。
【００１９】
さらに、本発明の別の目的は、開口率や集積度を向上させることができる光電変換素子を得ることである。
また、本発明の別の目的は、斜め入射光によるブルーミング等のにじみの現象を抑制することができる光電変換素子を得ることである。
【００２０】
また、本発明の別の目的は、暗電流や残像、リセットノイズを抑制した理想的な特性を得ることができる光電変換素子を得ることである。
また、本発明の別の目的は、感度を高くすることができる光電変換素子を得ることである。
【００２１】
本発明は、上記課題を鑑みてなされたものであり、装置の性能（例えば、Ｓ／Ｎ比）が低下したり、消費電力が増大したりすることを抑制することができる光電変換装置を得ることを目的とする。
また、本発明の別の目的は、リセット動作が高速な光電変換装置を得ることである。
さらに、本発明の別の目的は、電荷成分のみに応じた信号出力を得ることができる光電変換装置を得ることである。
【００２２】
【課題を解決するための手段】
本発明のうち請求項１記載の発明は、入射光に応じた電荷を生成して蓄積する光電変換部と、制御領域を有しこの制御領域で受け取った上記光電変換部からの電荷に応じた信号出力を生じる増幅部と、上記光電変換部で生成、蓄積された電荷を上記増幅部の制御領域に転送する転送制御部と、上記増幅部の制御領域に転送された電荷を排出するリセット用電荷排出手段と、このリセット用電荷排出手段を制御するためのリセット用制御手段と、前記増幅部の制御領域を容量結合によって制御する制御手段とを備えたことを特徴とする光電変換素子である。
【００２３】
ここで、光電変換部は、入射光に応じた電荷を生成して蓄積する。増幅部は、制御領域で受け取った上記電荷に応じて信号出力を生じる。転送制御部は、上記光電変換部で生成・蓄積された電荷を上記増幅部の制御領域へ転送する。リセット用電荷排出手段は、上記増幅部の制御領域へ転送された電荷を排出する。リセット用制御手段は、上記リセット用電荷排出手段を制御する。
【００２４】
つまり、従来の光電変換素子では、増幅部の制御領域を初期化（制御領域に残留する電荷（信号電荷）を除去）するためにリセット動作を行った場合、増幅部自身も動作（オン）していたため、例えば、増幅部自身に大電流が流れ、これにより過渡的に増幅部のバイアス点（動作点）が大きく変動して増幅率が変わるという問題点が発生していた。
【００２５】
そこで、本発明においては、増幅部の制御領域を初期化するためのリセット用電荷排出手段とリセット用制御手段とを増幅部とは別個独立に設けることにより、リセット動作時において増幅部が動作しないようになる。従って、従来の光電変換素子のように、リセット動作によって、増幅部自身に大電流が流れ、これに伴って過渡的に増幅部のバイアス点（動作点）が大きく変動して増幅率が変わるという問題点が解消される。
【００２６】
なお、一般的に、上記増幅部には、増幅部の制御領域を容量結合によって制御するための制御手段が備えられる場合が多い。しかし、この制御手段を備えない場合には、この制御手段への配線が不要となり、製造が容易になるとともに、制御手段を備えない分だけ、増幅部の制御領域の容量を小さくすることができ、感度を高くすることが可能となる。
【００２７】
また、請求項１記載の発明は、増幅部の制御領域を容量結合によって制御する制御手段を備えている。光電変換素子の増幅部には、該増幅部の制御領域を容量結合によって制御するための制御手段が備えられる場合が多い。従って、上記制御手段を備えた光電変換素子でも、増幅部の制御領域を初期化するためのリセット用電荷排出手段とリセット用制御手段とを増幅部とは別個独立に設けることにより、リセット動作時において増幅部が動作しないようになる。従って、従来の光電変換素子のように、リセット動作によって、増幅部自身に大電流が流れ、これにより過渡的に増幅部のバイアス点（動作点）が大きく変動して増幅率が変わるという問題点が解消される。
【００３６】
請求項２記載の発明は、入射光に応じた電荷を生成して蓄積する光電変換部と、ゲート領域を有しこのゲート領域で受け取った上記光電変換部からの電荷に応じた信号出力を生じる接合型電界効果トランジスタと、上記光電変換部で生成、蓄積された電荷を上記接合型電界効果トランジスタのゲート領域に転送する転送制御部と、上記接合型電界効果トランジスタのゲート領域に転送された電荷を排出するリセット用電荷排出手段と、このリセット用電荷排出手段を制御するためのリセット用制御手段とを備え、前記接合型電界効果トランジスタのチャネル形成部は、半導体表面から半導体基板内部に向かって順に、浅い第１導電型ゲート領域、浅い第２導電型チャネル領域、第１導電型ゲート領域、第２導電型ウェル領域、及び第１導電型半導体基板によって形成されていることを特徴とする光電変換素子である。
【００３７】
光電変換素子の増幅部を接合型電界効果トランジスタ（ＪＦＥＴ）によって構成し、この接合型電界効果トランジスタ（ＪＦＥＴ）のチャネル形成部を半導体表面から半導体基板内部に向かって順に、浅い第１導電型ゲート領域、浅い第２導電型チャネル領域、第１導電型ゲート領域、第２導電型ウェル領域、第１導電型半導体基板によって形成する。
【００３８】
つまり、浅い第１導電型ゲート領域と浅い第２導電型チャネル領域によってチャネル形成部分がシャロー化（浅接合化）して、この接合型電界効果トランジスタ全体を縮小化するとともに、第１導電型ゲート領域と第１導電型半導体基板との間隙に第２導電型ウェル領域を介在させることによって、上記第１導電型ゲート領域と第１導電型半導体基板とが電気的に分離される。
【００３９】
従って、シャロー化により相互コンダクタンスが向上し、また縮小化した分だけ集積度や開口率が向上するとともに、感度を高くすることが可能になる。また、接合型電界効果トランジスタ（ＪＦＥＴ）のゲート（制御領域）と半導体基板とを電気的に分離することにより基板電圧の影響（基板バイアス効果）を抑えて、電流増幅動作時の増幅率や、ソースフォロワ動作時の電荷増幅率を向上することが可能になる。
【００４０】
請求項３記載の発明は、請求項２記載の光電変換素子において、前記浅い第１導電型ゲート領域と前記第１導電型ゲート領域とは、前記チャネル形成部以外の部分で電気的に導通されていることを特徴とする。
【００４２】
従って、シャロー化により相互コンダクタンスが向上し、また縮小化した分だけ集積度や開口率が向上するとともに、感度を高くすることが可能になる。また、上記浅い第１導電型ゲート領域と第１導電型ゲート領域とを導通し、接合型電界効果トランジスタ（ＪＦＥＴ）のゲート（制御領域）と半導体基板とを電気的に分離することにより基板電圧の影響（基板バイアス効果）を大幅に抑えて、電流増幅動作時の増幅率や、ソースフォロワ動作時の電荷増幅率を向上することが可能となる。
【００４３】
請求項４記載の発明は、請求項３記載の光電変換素子において、前記光電変換部は、縦形オーバーフロー構造の埋め込みフォトダイオードであり、前記第１導電型ゲート領域の不純物濃度と前記埋め込みフォトダイオードの電荷蓄積部の不純物濃度とは異なることを特徴とする。これによって、埋め込みフォトダイオードと接合型電界効果トランジスタとを好適な条件で動作させることが可能となる。
【００４４】
請求項５記載の発明は、請求項４記載の光電変換素子における第１導電型ゲート領域の不純物濃度を６×１０15ｃｍ-3〜３×１０16ｃｍ-3の範囲とし、埋め込みフォトダイオードの電荷蓄積部の不純物濃度は５×１０15ｃｍ-3〜３×１０16ｃｍ-3の範囲とする。これによって、埋め込みフォトダイオードと接合型電界効果トランジスタとを最適な条件で動作させることが可能となる。
【００４９】
請求項６記載の発明は、入射光に応じた電荷を生成して蓄積する光電変換部、制御領域を有しこの制御領域で受け取った上記光電変換部からの電荷に応じた信号出力を生じる増幅部、上記光電変換部で生成、蓄積された電荷を上記増幅部の制御領域に転送する転送制御部、上記増幅部の制御領域に転送された電荷を排出するリセット用電荷排出手段、及びこのリセット用電荷排出手段を制御するためのリセット用制御手段を備えた光電変換素子を二次元マトリクス状に配置し、垂直走査回路と、パルス駆動源とを備え、全ての光電変換素子における転送制御部の転送用制御手段とリセット用電荷排出手段とが、それぞれ水平読出し方向に共通接続されてパルス駆動のための上記垂直走査回路に接続され、全ての光電変換素子のリセット用制御手段が、共通に上記パルス駆動源に接続されていることを特徴とする光電変換装置である。
【００５０】
つまり、上記のように構成された光電変換装置においては、先ず、垂直走査回路によってある特定の水平ライン（選択行）のリセット用電荷排出手段にハイレベルの電圧が印加され、他の水平ライン（非選択行）のリセット用電荷排出手段にはローレベルの電圧が印加される。次いで、全てのリセット用制御手段にパルス駆動源より駆動パルスが印加される。
【００５１】
この結果、選択行の光電変換素子に備えられた増幅部の制御領域がハイレベルの電圧に、非選択行の光電変換素子に備えられた増幅部の制御領域はローレベルの電圧に初期化される。
このように、増幅部の制御領域の初期化動作をリセット用電荷排出手段とリセット用制御手段とによって行うことにより、従来の光電変換装置のように、増幅部の制御領域を順方向バイアス駆動して電荷（信号電荷）を再結合するリセット動作を行う必要がない。
【００５２】
従って、増幅部に大電流が流れ、光電変換素子を多数個並べて光電変換装置を構成した場合、過渡的に増幅部のバイアス点（動作点）が大きく変動して増幅率が変わり、各光電変換素子毎の出力にばらつきが生じ、装置の性能（例えば、Ｓ／Ｎ比）が低下したり、消費電力が大きくなってしまうという問題点を解消することが可能になる。
【００５３】
なお、増幅部の制御領域が初期化された後は、垂直走査回路から送出される駆動パルスが上記光電変換素子に備えられた転送用制御手段に印加される。この結果、上記光電変換素子に備えられた光電変換部で生成・蓄積された電荷（信号電荷）が、上記光電変換部から上記増幅部の制御領域へ転送され、該増幅部において電荷（信号電荷）の増幅動作が行われる。
【００６２】
請求項７記載の発明は、入射光に応じた電荷を生成して蓄積する光電変換部、ゲート領域を有しこのゲート領域で受け取った前記光電変換部からの電荷に応じた信号出力を生じる接合型電界効果トランジスタ、上記光電変換部で生成し蓄積された電荷を上記接合型電界効果トランジスタのゲート領域に転送する転送制御部、上記接合型電界効果トランジスタの前記ゲート領域に転送された電荷を排出するリセット用電荷排出手段、及びこのリセット用電荷排出手段を制御するためのリセット用制御手段とを備え、前記接合型電界効果トランジスタのチャネル形成部は、半導体表面から半導体基板内部に向かって順に、浅い第１導電型ゲート領域、浅い第２導電型チャネル領域、第１導電型ゲート領域、第２導電型ウェル領域、及び第１導電型半導体基板によって形成されている光電変換素子を二次元マトリクス状に配置してなることを特徴とする光電変換装置である。
【００６３】
請求項８記載の発明は、請求項７記載の光電変換装置に、各光電変換素子を水平読出し方向に共通駆動する垂直走査回路と、垂直走査に応じて上記増幅部の制御領域が初期化された直後の１水平ライン分の信号出力を記憶する第１の記憶手段と、垂直走査に応じて上記増幅部の制御領域へ上記電荷を転送した直後の１水平ライン分の信号出力を記憶する第２の記憶手段とをさらに備えたものである。
【００６４】
つまり、上記増幅部の制御領域が初期化された直後の信号出力には、ノイズ成分が混入しており、又、上記光電変換部によって生成・蓄積された電荷（信号電荷）を増幅部の制御領域へ転送した直後の信号出力には、電荷成分とノイズ成分とが混入している。従って、上記増幅部の制御領域が初期化された直後の信号出力と上記光電変換部によって生成・蓄積された電荷（信号電荷）を増幅部の制御領域へ転送した直後の信号出力とを分けて、それぞれの信号出力の差を取ることにより、電荷成分のみに応じた信号出力を得ることが可能になる。
【００６５】
【発明の実施の形態】
以下、本発明の実施の形態を添付図面を参照して説明する。なお、各図中、同一符号は同一又は相当部分を示し、重複する説明は省略する。
【００６６】
［実施形態１］
図１は、本発明の実施形態１による光電変換素子を示す概略構成図であり、図１（ａ）は光電変換素子を示す概略構成平面図、図１（ｂ）は図１（ａ）のＸ１−Ｘ２線に沿った断面図、図１（ｃ）は図１（ａ）のＹ１−Ｙ２線に沿った断面図である。なお、図１（ａ）においては、アルミニウム膜２０の図示を省略してあり、以下に示す図２（ａ）、図３（ａ）、図７（ａ）、図１０（ａ）、図１３（ａ）及び図１４（ａ）においても同様にアルミニウム膜２０の図示を省略する。
【００６７】
これらの図において、実施形態１による光電変換素子は、入射光に応じた電荷を生成して蓄積するフォトダイオード（光電変換部、ＰＤ）１と、制御領域に受け取った電荷に応じた信号を出力する接合型電界効果トランジスタ（（増幅部）：以下、ＪＦＥＴとする）２と、フォトダイオード１によって生成・蓄積された電荷をＪＦＥＴ２の制御領域へ転送するための転送ゲート（転送制御部の転送用制御手段、ＴＧ）３と、ＪＦＥＴ２の制御領域へ転送された電荷を排出するためのリセットドレイン（リセット用電荷排出手段、ＲＤ）４と、リセットドレイン４を制御するためのリセットゲート（リセット用制御手段、ＲＧ）５とから主に構成されている。その他、転送ゲート配線３ａ、リセットゲート配線５ａ及びソース配線１６ａも、図に示すように形成されている。
【００６８】
即ち、Ｐ型シリコン基板１０上にチャネル領域となるＮ型シリコン層１１をエピタキシャル成長によって形成し、このＮ型シリコン層１１中に、例えばボロン（Ｂ+）やリン（Ｐ+）をイオン注入あるいは熱拡散法等によってＰ型フォトダイオード領域１２やＰ型ゲート領域１３及びリセットドレイン４等を形成する。さらに、絶縁層（図示せず）を介してリソグラフィー手法等によって転送ゲート３やリセットゲート５を形成してフォトダイオード１やＪＦＥＴ２が形成される。
なお、フォトダイオード１のＮウェル領域１４（Ｎ−Ｗｅｌｌ）は、ＰＮ接合で発生するキャリアのオーバーフローポテンシャルを所定の値にコントロールするために形成したものである。
【００６９】
転送ゲート３は、フォトダイオード１のＰ型フォトダイオード領域１２とＪＦＥＴ２のＰ型ゲート領域１３とともにＰチャネルＭＯＳトランジスタ（ＭＯＳＦＥＴ；図１（ａ），（ｃ）参照）を構成している。また、リセットゲート５も、リセットドレイン４のＰ型リセットドレイン領域１５とＪＦＥＴ２のＰ型ゲート領域１３とともにＰチャネルＭＯＳＦＥＴ（図１（ａ），（ｂ）参照）を構成している。
【００７０】
フォトダイオード１は、シリコン層表面からＰ型シリコン基板１０に向かって順に、Ｐ型フォトダイオード領域１２、Ｎ型シリコン層１１（Ｎウェル領域１４を含む）、Ｐ型シリコン基板１０を含み、いわゆるＰＮＰ型の縦型オーバーフロー構造を形成している。従って、発生するキャリア（この実施形態１では正孔）によるブルーミングやスミア等のにじみの現象を抑制することができる。
【００７１】
ＪＦＥＴ２は、Ｎ+型ソース領域１６、Ｎ+型ドレイン領域１７、Ｐ型ゲート領域１３、及びＮ型チャネル領域１８（Ｎチャネル）より構成されている。これらは、シリコン層表面からＰ型シリコン基板１０に向かって順に、Ｐ型ゲート領域１３、Ｎ型チャネル領域１８、Ｐ型シリコン基板１０のＰＮＰ型構造となるように構成されている。この結果、本来バックゲートの機能を有するＮ型チャネル領域１８下部のＰ領域（この実施形態１ではＰ型シリコン基板１０）は、一定の電源に接続されることになる。なお、シリコン層表面からＰ型シリコン基板１０の表面までの厚さ（高さ）は、約６μｍである。
【００７２】
リセットゲート５とリセットドレイン４は、リセットゲート５にパルス電圧を加えることによって、ＪＦＥＴ２の制御領域（この実施形態１ではＰ型ゲート領域１３）をリセットドレイン４の電位に初期化する。
従って、従来の光電変換素子のように、初期化動作時にＪＦＥＴ２が動作（オン）することがなくなるため、これらの素子を多数個配列して、例えば光電変換装置を構成した場合でも、大電流が流れてトランジスタのバイアス点（動作点）が大きく変動し、ＪＦＥＴ２の増幅率が異なることによって生じていた光電変換素子毎の出力のばらつきが生じることがなくなる。また、消費電力も低下する。
【００７３】
なお、図１（ａ）では図示していないが、図１（ｂ），（ｃ）から判るように、リセットドレイン４への配線（メタル配線、この実施形態１ではアルミニウム（Ａｌ）膜２０）は、フォトダイオード１以外の部分を遮光するための遮光膜も兼用する。このアルミニウム膜２０は、他の金属の膜でも良く、金属膜をスパッタリング法によりデポジットさせることにより作製することができる。
【００７４】
従って、遮光専用の膜をさらに上部に設けた素子に比べ、素子全体の厚み（高さ）を抑制することができ、集積度やフォトダイオード１に対する開口率を向上させることができるとともに、フォトダイオード１近傍にこの金属配線（アルミニウム膜２０）を配設する構造となるため、斜め入射光によるブルーミングやスミア等のにじみの現象を抑制することができる。
【００７５】
［実施形態２］
図２は、本発明の実施形態２による光電変換素子を示す概略構成図であり、図２（ａ）は光電変換素子を示す概略構成平面図、図２（ｂ）は図２（ａ）のＸ１−Ｘ２線に沿った断面図、図２（ｃ）は図２（ａ）のＹ１−Ｙ２線に沿った断面図である。この実施形態２と実施形態１との相違は、光電変換素子のフォトダイオードとＪＦＥＴ２の構造が異なっている点である。
【００７６】
即ち、実施形態２における光電変換素子のフォトダイオード１は、第１に、シリコン層表面からＰ型シリコン基板１０に向かって、ＮＰＮＰ型の縦型オーバーフロー構造の埋め込みフォトダイオード（ＮＰＮによって埋め込みフォトダイオードが構成され、ＰＮＰによってオーバーフロー構造が構成される）を形成している点が、実施形態１における光電変換素子のフォトダイオード１と異なっている。
【００７７】
従って、溢れ出るキャリアを吸収するオーバーフロー構造によって、ブルーミング、スミア等のにじみの現象を抑制することができるとともに、埋め込みフォトダイオードによってＰＮ接合部に生じる空乏層が表面に達しないため、暗電流が抑制される。また、電荷が転送された後にフォトダイオードに電荷が残らない（完全空乏化になる）ため、残像、リセットノイズを抑えた理想的な特性を得ることができる。
【００７８】
さらに、実施形態１においてフォトダイオード１の周囲のみに形成されていたＮウェル（Ｎ−Ｗｅｌｌ）領域１４を、Ｐ型シリコン基板１０上の全面に渡って形成している点も異なっている。一般的に、縦型オーバーフロー構造のフォトダイオードは、内部量子効率を高く保つため、ＰＮ接合をシリコン層表面からＰ型シリコン基板１０側に向かってできるだけ深く形成することが望ましい。
【００７９】
従って、Ｎウェル領域１４はＰ型シリコン基板１０側に向かってさらに深く形成することになるが、この時、Ｎウェル領域１４は横方向（Ｐ型シリコン基板１０に向かう方向と直交する方向）にも拡散（サイド拡散）するため、このサイド拡散を考慮した設計が必要となる。この実施形態２では、Ｐ型シリコン基板１０上の全面に渡ってＮウェル領域１４を形成し、このＮウェル領域１４中にＪＦＥＴ２を形成する構造としたことにより、Ｎウェル領域１４のサイド拡散の影響を防止し、集積度や開口率を向上することができる。
【００８０】
この実施形態２における光電変換素子のＪＦＥＴ２は、先ず第１に、全体的（特にチャネル部分）にシャロー化（浅接合化）した点が実施形態１におけるＪＦＥＴ２の構成と異なっている。増幅動作のみを行うＪＦＥＴ２をシャロー化することは、シャロー化した分だけＪＦＥＴ２全体の大きさ（サイズ）が小さくなり、光電変換素子全体の集積度やフォトダイオード１の開口率を向上することができる。
【００８１】
加えて、増幅部としての特性、つまり相互コンダクタンス（ｇm）の向上や、飽和特性の改善（飽和領域のドレイン電圧依存性の低減）を図ることもできる。相互コンダクタンス（ｇｍ）の向上は、例えばＪＦＥＴ２を電流増幅に使用する場合に重要であることは勿論、ソースフォロワ動作させた場合（つまり、容量負荷で電荷増幅させた場合）でも時定数の低減（スピードアップ）あるいは感度の向上を図ることができる。
【００８２】
実施形態２による光電変換素子のＪＦＥＴ２は、第２に、チャネル（Ｎチャネル）の上下にＰ型ゲート領域１３（図２（ｂ）参照、浅い第１導電型ゲート領域１３ａ及び第１導電型ゲート領域１３ｂ）を形成し、チャネルの形成されていない部分でこれらの浅い第１導電型ゲート領域１３ａ及び第１導電型ゲート領域１３ｂを電気的に導通させている。さらに、このＰ型ゲート領域１３とＰ型シリコン基板１０をＮウェル領域１４によって電気的に分離した点が実施形態１によるＪＦＥＴ２と異なっている。この結果、光電変換素子自身の特性に与える基板電圧の影響（基板バイアス効果）を大幅に低減することができる。
【００８３】
さらに、先に述べたドレイン電圧依存性の低減と基板バイアス効果の低減は、例えば光電変換装置を構成して、ＪＦＥＴ２をソースフォロワ動作させた場合、光電変換装置に配設された各画素の感度の向上及び感度のばらつき（例えば、固定パターンノイズ）を抑制することに大きな効果を奏する。
このように、実施形態２による光電変換素子のＪＦＥＴ２は、実施形態１による光電変換素子に比べて集積度や開口率が向上するとともに、感度が高く、感度のばらつきを抑制することができる。
【００８４】
［実施形態３］
図３は、本発明の実施形態３による光電変換素子を示す概略構成図であり、図３（ａ）は光電変換素子を示す概略構成平面図、図３（ｂ）は図３（ａ）のＸ１−Ｘ２線に沿った断面図、図３（ｃ）は図３（ａ）のＹ１−Ｙ２線に沿った断面図である。この実施形態３による光電変換素子は、フォトダイオード１、ＪＦＥＴ２、リセットドレイン４の各周囲領域（転送ゲート３、リセットゲート５が形成される領域を含む）に、予め定められた導電型（この実施形態３ではＮ型）の素子分離領域２１を形成した点が上記両実施形態と異なっている。
【００８５】
通常、フォトダイオード１、ＪＦＥＴ２、リセットドレイン４の各Ｐ型領域は、それぞれＮウェル領域１４中に形成されているため、このＮウェル領域１４によってそれぞれ電気的に分離されている。一般的に、Ｎウェル領域１４による分離は、集積度や開口率の向上の観点から分離幅をできるだけ小さくすることが望ましい。
【００８６】
ところが、フォトダイオード１、ＪＦＥＴ２、リセットドレイン４の各Ｐ型領域は、光電変換素子の性能上あまり浅く（シリコン表面から基板側に向かって浅く）形成することができない。特に、フォトダイオード１については、量子効率の観点から、逆にシリコン表面から基板側に向かって深く形成することが望ましい。従って、横方向（基板に向かう方向と直交する方向）への広がり（サイド拡散）も大きくなり、分離幅の縮小が行いにくいのが実情である。
【００８７】
そこで、この実施形態３においては、Ｎ型の素子分離領域２１を形成することによって、上記各Ｐ型領域のサイド拡散を抑え、分離幅の縮小化を図り、光電変換素子全体の集積度やフォトダイオード１の開口率を向上させるとともに、転送ゲート３及びリセットゲート５のしきい値電圧制御を容易にすることができる。
【００８８】
［実施形態４］
図４は、本発明の実施形態４による光電変換素子を示す要部概略断面図である。図４は、図２（ｃ）又は図３（ｃ）の一部分を示しているものであり、従って実施形態４は実施形態２又は３の図でも説明可能である。
この実施形態におけるフォトダイオードは、図４に示すように、縦型オーバーフロー構造の埋め込みフォトダイオード（ＢＰＤ）１である。従って、ここで用いられるＰ型拡散層１２は、次の条件を満たす必要がある。なお、シリコン層表面には、ＳｉＯ2膜１１ａが形成されている。
（１）過剰な光生成電荷が基板にオーバーフローすること。
（２）信号読み出し時に光生成電荷がＪＦＥＴ２に完全転送され、ＢＰＤ１のＰ型拡散が完全空乏化すること。
【００８９】
一方、ＪＦＥＴ２に用いられているＰ型拡散は、次の条件を満たす必要がある。
（１）ＢＰＤ１から転送されてきた電荷が基板にオーバーフローしないこと。
（２）ＪＦＥＴ２のソースＮ+拡散とＮウェル領域１４がパンチスルーしないこと。（３）ＪＦＥＴ２として動作させるバイアス条件で空乏化しないこと。
これらの条件を同時に満たすためには、ＢＰＤ１とＪＦＥＴ２とにおけるＰ型拡散領域の濃度を別々に異なる値となるように設定した方が最適化し易い。
【００９０】
従って、本実施形態における光電変換素子では、ＢＰＤ１のＰ型拡散領域である電荷蓄積部１２の不純物濃度を５×１０15ｃｍ-3〜３×１０16ｃｍ-3の範囲とし、かつ、ＪＦＥＴ２のＰ型拡散領域である第１導電型ゲート領域１３ｂの不純物濃度を６×１０15ｃｍ-3〜３×１０16ｃｍ-3の範囲とするとともに、これらの不純物濃度を異なる値に設定する。ここで、これらの不純物濃度は、ボロンやリン等のイオン注入における注入条件例えば注入量や拡散時間を変更することにより調整することができる。
【００９１】
［実施形態５］
図５は、上記各実施形態１〜４（図１〜図４）において示した光電変換素子を二次元マトリクス状に配置した実施形態５による光電変換装置の概略構成を示す模式回路図である。また、図６は、図５に示す模式回路図の動作を説明するためのパルスタイミングチャートである。なお、以下に示す光電変換装置では、図１において示した光電変換素子を用いた場合を例にして説明するが、図２〜図４において示した光電変換素子を用いても同様である。
【００９２】
図５に示すように、各画素３１は、入射光に応じて電荷を生成して蓄積するフォトダイオード１、制御領域で受け取った電荷に応じた信号出力を生じるＪＦＥＴ２、及びフォトダイオード１で生成・蓄積された電荷をＪＦＥＴ２の制御領域へ転送するための転送ゲート３を備えた転送制御素子（Ｐチャネル型ＭＯＳＦＥＴ）３１ａと、ＪＦＥＴ２の制御領域へ転送された電荷を排出するためのリセット用電荷排出手段であるリセットドレイン４、及びこのリセットドレイン４を制御するためのリセット用制御手段であるリセットゲート５を備えたリセット素子（Ｐチャネル型ＭＯＳＦＥＴ）３１ｂとから構成されている。
【００９３】
各ＪＦＥＴ２のソースは、マトリクス配置の各列毎に垂直ソースライン３２ａ，３２ｂ，３２ｃに共通に接続されている。また、各ＪＦＥＴ２のドレイン及びフォトダイオード１のカソード側には、図示しない配線又は拡散層によって全画素共通にドレイン電源３１ｃが接続されている。さらに、各フォトダイオード１のアノード側及びＪＦＥＴ２の制御領域は、それぞれ転送制御素子３１ａのソース又はドレインに接続されている。
【００９４】
転送制御素子３１ａの転送ゲート（転送ゲート電極）３は、マトリクス配置の各行毎に垂直走査回路３４によって走査されるクロックライン３３ａ，３３ｂ，３３ｃに共通接続されている。垂直走査回路３４から送出される駆動パルスφTG1〜φTG3が印加されると、転送制御素子３１ａが各行毎に順次動作するようになっている。
【００９５】
リセット素子３１ｂは、各画素３１毎に設けられており、リセットドレイン４は各行毎に互いに並列に配設され、マトリクス配置の各行毎に垂直走査回路３４によって走査されるクロックライン５０ａ，５０ｂ，５０ｃに共通接続されている。また、リセットゲート（リセットゲート電極）５は、行ライン３７ａを介して駆動パルス発生回路３７に全画素共通接続されている。また、リセット素子３１ｂのソースは、転送制御素子３１ａのドレインと共有になっている。そして、リセットゲート（リセットゲート電極）５に駆動パルス発生回路３７から送出される駆動パルスφRGが印加されると、このリセット素子３１ｂが動作するようになっている。
【００９６】
垂直ソースライン３２ａ，３２ｂ，３２ｃは、一方において、各列毎に光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3を介して光信号出力蓄積用コンデンサ（第２の記憶素子）ＣS1，ＣS2，ＣS3及び暗出力蓄積用コンデンサ（第１の記憶素子）ＣD1，ＣD2，ＣD3の一方の電極に接続されるとともに、水平読出し選択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD2，ＴHD3を各々経て信号出力線３８及び暗出力線３９に接続されている。なお、一般的に、これら信号出力線３８及び暗出力線３９には、寄生容量ＣHS，ＣHDが存在する。また、これら信号出力線３８及び暗出力線３９の一方にはバッファアンプ３８ａ，３９ａが接続されている。
【００９７】
また、信号出力線３８及び暗出力線３９は、他方において、送出される映像信号をリセットするための水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのドレインが接続されており、またこの水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのソースは、上記光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3及び暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3の他方の電極と接続しつつ、接地（ＧＮＤ）されている。そして、この水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのゲート電極に、駆動パルス発生回路４３から送出される駆動パルスφRHが印加されると、水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDが動作するようになっている。
【００９８】
上記水平読出し選択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD2，ＴHD3の各々のゲート電極には、水平走査回路４０に接続された水平選択信号ライン４０ａ，４０ｂ，４０ｃが各列毎に共通接続され、水平走査回路４０から送出される駆動パルスφH1〜φH3によって水平読出しが制御されるようになっている。
【００９９】
上記光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3の各ゲート電極は光信号用クロックライン４１ａを介して、また上記暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3の各ゲート電極は暗出力用クロックライン４２ａを介して、それぞれ駆動パルス発生回路４１及び４２に接続され、駆動パルス発生回路４１及び４２から送出されるそれぞれの駆動パルスφTSあるいはφTDが印加されると、これら光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3が各々予め定められた順序で交互に動作するようになっている。
【０１００】
上記垂直ソースライン３２ａ，３２ｂ，３２ｃは、他方において、各列毎にリセット用トランジスタＴRV1，ＴRV2，ＴRV3のドレインと、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃに接続されている。また、各リセット用トランジスタＴRV1，ＴRV2，ＴRV3のソースには電源電圧ＶRVが供給され、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃには電源電圧ＶCSが供給されている。
【０１０１】
なお、リセット用トランジスタＴRV1，ＴRV2，ＴRV3のゲート電極にはリセットパルスφRVが供給され、このリセットパルスφRVがハイレベルになると、リセット用トランジスタＴRV1，ＴRV2，ＴRV3が導通して垂直ソースライン３２ａ，３２ｂ，３２ｃを接地状態（ＶRV＝ＧＮＤの時）にすることができるようになっている。
【０１０２】
また、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃは、ソースフォロワ動作の時定数を制御すると同時に、各画素３１ごとのバイアス点の変動等による時定数ばらつきを抑えて、ゲインを揃え、固定パターンノイズ（以下、ＦＰＮとする）を抑えるようになっている。
【０１０３】
次に、図６に示すパルスタイミングチャートを参照しながら、本発明の実施形態５による光電変換装置の動作について説明する。なお、図６において、ｔ11〜ｔ15までの期間は、第１行目の画素３１の読み出し動作を示しており、以下ｔ21〜ｔ25およびｔ31〜ｔ35の期間は、それぞれ第２行目、第３行目に対応している。また、ｔ11〜ｔ14のそれぞれは、ｔ11がＪＦＥＴ２の初期化動作、ｔ12が初期化後の第１行目のＪＦＥＴ２のソースフォロワ動作、ｔ13が第１行目のフォトダイオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ14が転送後のＪＦＥＴ２のソースフォロワ動作に対応した期間で、この４つの動作は水平ブランキング期間内に行われる。また、ｔ15は映像信号出力期間である。
【０１０４】
先ず、図６に示すように、期間ｔ11の最初で、駆動パルスφRD1 をハイレベル（駆動パルスφRD2 とφRD3 はローレベルのまま）にして、第１行目の画素３１のリセットドレイン４に電圧駆動パルスを印加する。そして、既にローレベルで導通状態（オン）とされている全ての画素３１のリセットゲート５を経由して、ハイレベルの電圧が第１行目の画素３１のＪＦＥＴ２の制御領域に、ローレベルの電圧が第２行目以後の画素３１のＪＦＥＴ２の制御領域に伝わり、これらのＪＦＥＴ２の制御領域が初期化（電荷が排出）されるとともに、第１行目の各ＪＦＥＴ２は選択（オン）され、第２行目以後の各ＪＦＥＴ２は非選択（オフ）とされる。
【０１０５】
即ち、リセットドレイン４に電圧駆動パルス（φRD1，φRD2，φRD3）が送出された行によって、ＪＦＥＴ２の選択（オン）・非選択（オフ）がなされるとともに、選択された行のＪＦＥＴ２の制御領域がハイレベルの電位に、非選択行のＪＦＥＴ２の制御領域がローレベルの電位に初期化される。
【０１０６】
そして、期間ｔ11の終わり（期間ｔ12の最初）において、駆動パルスφRGをハイレベルにして、リセットゲート５を非導通状態（オフ）にすることによって、各ＪＦＥＴ２の制御領域は、選択（オン）、非選択（オフ）状態を保持したまま、フローティング状態とされる。
【０１０７】
同時に（期間ｔ12の最初で）、駆動パルスφRVをローレベルにして、リセット用トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にして、この期間ｔ12中において、第１行目の各ＪＦＥＴ２がソースフォロワ動作を行う。なお、この期間ｔ12中において、駆動パルスφTDはハイレベルで暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3は導通状態（オン）となっており、各ＪＦＥＴ２の制御領域の初期化直後の電位に対応した出力（暗時出力）電圧が暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3に蓄積される。
【０１０８】
期間ｔ13においては、駆動パルスφTG1 をローレベルにして転送ゲート３を非導通状態（オフ）から導通状態（オン）にするとともに、駆動パルスφTSをハイレベルに、駆動パルスφTDをローレベルにして、光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3を導通状態（オン）に、暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3を非導通状態（オフ）にする。
【０１０９】
この結果、第１行目のフォトダイオード１で生成・蓄積された電荷がＪＦＥＴ２の制御領域へ転送される。なお、電荷を転送した後のＪＦＥＴ２の制御領域の電位は、電荷量／ゲート容量の分だけ変化（この場合は上昇）する。また、図６において、駆動パルスφTG1がローレベルのときに転送ゲート３が導通状態（オン）になるのは、転送制御素子３１ａがＰチャネル型であるため、他の駆動パルスと極性が反対になるためのである。
【０１１０】
期間ｔ14においては、期間ｔ12と同様に、駆動パルスφTG1をハイレベルして第１行目の転送ゲート３を非導通状態（オフ）にして、フォトダイオード１において光電変換された電荷が蓄積される状態にするとともに、駆動パルスφRVをローレベルにしてリセット用トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にして、第１行目の各ＪＦＥＴ２がソースフォロワ動作をする。
【０１１１】
なお、この期間ｔ14中において、駆動パルスφTSはハイレベルであるため、光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3が導通状態（オン）となっており、各ＪＦＥＴ２の制御領域へ電荷を転送した後の電位に対応した出力（信号出力）電圧が、光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3に蓄積される。
【０１１２】
期間ｔ15においては、駆動パルスφRD1，φRG，φTSのそれぞれをローレベルに、駆動パルスφRVをハイレベルにして、光信号出力蓄積用コンデンサＣS1〜ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された出力電圧（映像信号）を出力端子ＶOS，ＶODに出力する状態にする。
【０１１３】
そして、水平走査回路４０から駆動パルスφH1〜φH3及び駆動パルス発生回路４３から駆動パルスφRHを順次出力して、光信号出力蓄積用コンデンサＣS1〜ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された映像信号をそれぞれ信号出力線３８及び暗出力線３９の水平読み出しラインに読み出し、出力端子ＶOS，ＶODから映像信号を出力しつつ、信号出力線３８及び暗出力線３９の水平読み出しラインのリセットを行う。
【０１１４】
なお、出力端子ＶOS，ＶODから得られた映像信号は、図示しない外部演算回路によって演算処理される。これは、出力端子ＶOSから得られる映像信号には電荷成分（Ｓ）と暗成分（Ｄ）が含まれており、出力端子ＶODから得られる映像信号には暗成分（Ｄ）のみが含まれているため、出力端子ＶOS，ＶODから得られた映像信号を演算処理（減算処理（ＶOS−ＶOD））することにより、電荷成分（Ｓ）に応じた映像信号のみを抽出するためである。
【０１１５】
以上に示した期間ｔ11〜ｔ15に対する第１行目の読み出し動作は、期間ｔ21〜ｔ25および期間ｔ31〜ｔ35において、それぞれ第２行目、第３行目に対して繰り返して、同様に行われる。なお、この第１の実施形態における光電変換装置では、リセット素子３１ｂが、各画素３１毎に設けられ、リセットドレイン４が各行毎に互いに並列に配設されているため、リセット動作が極めて高速となり、期間ｔ11〜ｔ15，ｔ21〜ｔ25、ｔ31〜ｔ35の全体的な時間は、従来の光電変換装置に比べて短くすることができる。
【０１１６】
［実施形態６］
図７は、本発明の実施形態６による光電変換素子を示す概略構成図であり、図７（ａ）は光電変換素子を示す概略構成平面図、図７（ｂ）は図７（ａ）のＸ１−Ｘ２線に沿った断面図、図７（ｃ）は図７（ａ）のＹ１−Ｙ２線に沿った断面図である。図７に示す光電変換素子と図１〜図４において示した光電変換素子との最も異なる点は、ＪＦＥＴ２（増幅部）に容量結合によってＪＦＥＴ２の制御領域を制御するためのゲート電極５０が形成されている点であり、他の構成については図１において示した光電変換素子と同一である。なお、図７に示すように、ゲート配線５１が形成されている。
【０１１７】
通常、ＪＦＥＴ２には、制御領域を容量結合によって制御するためのゲート電極５０が形成されている。しかしながら、図１〜図４において示した光電変換素子では、ゲート電極５０が形成されていない。このことによる相違点は、以下に示すゲート電極５０を形成した場合の光電変換素子（図７）を二次元マトリクス状に配列した光電変換装置の説明とともに説明する。
【０１１８】
なお、図７に示す光電変換素子は、ゲート電極５０が形成されている点を除けば図１において示した光電変換素子と同一である。従って、図７に示す光電変換素子のフォトダイオード１やＪＦＥＴ２の構造を図２において示した光電変換素子のフォトダイオード１やＪＦＥＴ２の構造と同一にすると、ゲート電極５０が形成されている点を除き、図２において示した光電変換素子と同一になり、又図７に示す光電変換素子のフォトダイオード１、ＪＦＥＴ２、リセットドレイン４の各相互領域間に、予め定められた導電型の素子分離領域２１を形成すると、ゲート電極５０が形成されている点を除き、図３において示した光電変換素子と同一になる。このため、同一部分についての説明は省略する。
【０１１９】
［実施形態７］
図８は、図７において示した光電変換素子を二次元マトリクス状に配置した本発明の実施形態７による光電変換装置の概略構成を示す模式回路図である。図５（実施形態５）と図８とを比較すると、図８に示す光電変換装置では、画素（光電変換素子）３１を構成するＪＦＥＴ２のゲート電極５０が、各行毎に共通に垂直走査回路３４に接続されている。そして、このゲート電極５０がパルス駆動される。
【０１２０】
つまり、図５において説明した光電変換装置では、ＪＦＥＴ２にゲート電極５０が形成されていなかったため、リセットドレイン４が上記ゲート電極５０の代わりにパルス駆動されていた。しかし、図５において説明した光電変換装置では、ＪＦＥＴ２にゲート電極５０が形成されていないため、ゲート電極５０への配線が不要となる。従って、ゲート電極５０を形成しない分だけ、ＪＦＥＴ２の制御領域の容量を小さくすることができ、感度を高くすることができるという利点を有している。
一方、図８に示す光電変換装置では、ＪＦＥＴ２にゲート電極５０が形成されているため、リセットドレイン４をパルス駆動する必要がないという利点を有している。
【０１２１】
図８に示す光電変換装置において、各画素３１は、入射光に応じた電荷を生成して蓄積するフォトダイオード１、制御領域を容量結合によって制御するためのゲート電極５０、制御領域に受け取った電荷に応じた信号出力を生じるＪＦＥＴ２、及びフォトダイオード１で生成・蓄積された電荷をＪＦＥＴ２の制御領域へ転送するための転送ゲート３を備えた転送制御素子（Ｐチャネル型ＭＯＳＦＥＴ）３１ａと、ＪＦＥＴ２の制御領域へ転送された電荷を排出するためのリセットドレイン４、及びこのリセットドレイン４を制御するためのリセットゲート５を備えたリセット素子（Ｐチャネル型ＭＯＳＦＥＴ）３１ｂとから構成されている。
【０１２２】
各ＪＦＥＴ２のソースは、マトリクス配置の各列毎に垂直ソースライン３２ａ，３２ｂ，３２ｃに共通に接続されている。また、各ＪＦＥＴ２のドレイン及びフォトダイオード１のカソード側には、図示しない配線又は拡散層によって全画素共通にドレイン電源３１ｃが接続されている。さらに、各フォトダイオード１のアノード側及びＪＦＥＴ２の制御領域は、それぞれ転送制御素子３１ａのソース又はドレインに接続されている。
【０１２３】
転送制御素子３１ａの転送ゲート（転送ゲート電極）３は、マトリクス配置の各行毎に垂直走査回路３４によって走査されるクロックライン３３ａ，３３ｂ，３３ｃに共通接続され、上記垂直走査回路３４から送出される駆動パルスφTG1〜φTG3が印加されると、転送制御素子３１ａが各行毎に順次動作するようになっている。
【０１２４】
ＪＦＥＴ２に備えられたゲート電極５０は、マトリクス配置の各行毎に垂直走査回路３４によって走査されるクロックライン３５ａ，３５ｂ，３５ｃに共通接続され、上記垂直走査回路３４から送出される駆動パルスφG1~φG3が印加されると、ＪＦＥＴ２が各行毎に順次動作するようになっている。
【０１２５】
リセット素子３１ｂは、各画素３１毎に設けられており、リセットドレイン４は各行毎に互いに並列に配設され、行ライン３６を介して電源電圧ＶRDに全画素共通接続されており、また、リセットゲート（リセットゲート電極）５も行ライン３７ａを介して駆動パルス発生回路３７に全画素共通接続されている。また、リセット素子３１ｂのソースは、転送制御素子３１ａのドレインと共有になっている。そして、リセットゲート５に上記駆動パルス発生回路３７から送出される駆動パルスφRGが印加されると、このリセット素子３１ｂが動作して、ＪＦＥＴ２の制御領域が初期化されるようになっている。
【０１２６】
上記垂直ソースライン３２ａ，３２ｂ，３２ｃは、一方において、各列毎に光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3を介して光信号出力蓄積用コンデンサ（第２の記憶素子）ＣS1，ＣS2，ＣS3及び暗出力蓄積用コンデンサ（第１の記憶素子）ＣD1，ＣD2，ＣD3の一方の電極に接続されるとともに、水平読出し選択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD2，ＴHD3を各々経て信号出力線３８及び暗出力線３９に接続されている。なお、一般的に、これら信号出力線３８及び暗出力線３９には寄生容量ＣHS，ＣHDが存在する。また、これら信号出力線３８及び暗出力線３９は、バッファアンプ３８ａ，３９ａが接続されている。
【０１２７】
また、上記信号出力線３８及び暗出力線３９は、送出される映像信号をリセットするための水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのドレインが接続されており、またこの水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのソースは、上記光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3及び暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3の他方の電極と接続しつつ、接地（ＧＮＤ）されている。そして、この水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDのゲート電極に、駆動パルス発生回路４３から送出される駆動パルスφRHが印加されると、水平読出しリセット用ＭＯＳトランジスタＴRHS，ＴRHDが動作するようになっている。
【０１２８】
上記水平読出し選択用ＭＯＳトランジスタＴHS1，ＴHS2，ＴHS3，ＴHD1，ＴHD2，ＴHD3の各々のゲート電極には、水平走査回路４０に接続された水平選択信号ライン４０ａ，４０ｂ，４０ｃが各列毎に共通接続され、この水平走査回路４０から送出される駆動パルスφH1〜φH3によって水平読出しが制御されるようになっている。
【０１２９】
上記光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3の各ゲート電極は、光信号用クロックライン４１ａを介して、また上記暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3の各ゲート電極は暗出力用クロックライン４２ａを介して、それぞれ駆動パルス発生回路４１及び４２に接続され、駆動パルス発生回路４１１及び４２から送出されるそれぞれの駆動パルスφTSあるいはφTDが印加されると、これら光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3及び暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3が各々予め定められた順序で交互に動作するようになっている。
【０１３０】
上記垂直ソースライン３２ａ，３２ｂ，３２ｃは、他方において、各列毎にリセット用トランジスタＴRV1，ＴRV2，ＴRV3のドレインと、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃに接続されており、各リセット用トランジスタＴRV1，ＴRV2，ＴRV3のソースには電源電圧ＶRVが供給され、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃには電源電圧ＶCSが供給されている。
【０１３１】
なお、リセット用トランジスタＴRV1，ＴRV2，ＴRV3のゲート電極には、リセットパルスφRVが供給され、このリセットパルスφRVがハイレベルになると、リセット用トランジスタＴRV1，ＴRV2，ＴRV3が導通して垂直ソースライン３２ａ，３２ｂ，３２ｃを接地状態（ＶRV＝ＧＮＤの時）にすることができるようになっている。
また、ソースフォロワ読み出し用定電流源４４ａ，４４ｂ，４４ｃは、ソースフォロワ動作の時定数を制御すると同時に、各画素３１ごとのバイアス点の変動等による時定数ばらつきを抑えて、ゲインを揃え、ＦＰＮを抑えるようになっている。
【０１３２】
次に、図９に示すパルスタイミングチャートを参照しながら、図８に示した本発明の実施形態７による光電変換装置の動作について説明する。なお、図９において、ｔ11〜ｔ15までの期間は、第１行目の画素３１の読み出し動作を示しており、以下ｔ21〜ｔ25およびｔ31〜ｔ35の期間は、それぞれ第２行目、第３行目に対応している。またｔ11〜ｔ14はそれぞれ、ｔ11がＪＦＥＴ２の初期化動作、ｔ12は初期化後の第１行目のＪＦＥＴ２のソースフォロワ動作、ｔ13は第１行目のフォトダイオード１からＪＦＥＴ２への信号電荷の転送動作、ｔ14は転送後のＪＦＥＴ２のソースフォロワ動作に対応した期間で、この４つの動作は水平ブランキング期間内に行われる。ｔ15は映像信号出力期間である。
【０１３３】
先ず、図９に示すように、期間ｔ11において、駆動パルスφRG及びφTDをハイレベルにして、各画素３１のリセットゲート５を導通状態（オン）から非導通状態（オフ）にするとともに、暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3を導通状態（オン）にする。
【０１３４】
この結果、全てのＪＦＥＴ２の制御領域は、リセットドレイン４と行ライン３６を介して接続された電源電圧ＶRDの電位にされ、初期化（電荷が排出）されて、フローティング状態になる。なお、図９において、リセットゲート５への駆動パルスφRGがハイレベルで非導通状態（オフ）となっているのは、リセット素子３１ｂがＰチャネル型であるため、他の駆動パルスと極性が反対になるためのである。
【０１３５】
次いで、期間ｔ12の最初で、駆動パルスφG1をハイレベルにして、第１行目のＪＦＥＴ２のゲート電極の電位を上昇させ、第１行目のＪＦＥＴ２が選択（オン）され、第２行目以後のＪＦＥＴ２は非選択（オフ）とされる。即ち、リセットゲート５が非導通状態（オフ）となっているときに、ＪＦＥＴ２のゲート電極へ駆動パルス（φG1，φG2，φG3）が送出された行によって、ＪＦＥＴ２の選択（オン）・非選択（オフ）がなされる。
【０１３６】
同時に（期間ｔ12の最初）、駆動パルスφRVをローレベルにして、リセット用トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にして、この期間ｔ12中において、第１行目の各ＪＦＥＴ２がソースフォロワ動作を行う。なお、このｔ12の期間中において、駆動パルスφTDはハイレベルで暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3が導通状態（オン）となっており、ＪＦＥＴ２の制御領域の初期化直後の電位に対応した出力（暗時出力）電圧が暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3に蓄積される。
【０１３７】
期間ｔ13においては、駆動パルスφTG1をローレベルにして転送ゲート３を非導通状態（オフ）から導通状態（オン）にするとともに、駆動パルスφTSをハイレベルに、駆動パルスφTDをローレベルにして、光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3を導通状態（オン）とし、暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3を非導通状態（オフ）にする。
【０１３８】
この結果、第１行目のフォトダイオード１で生成・蓄積された電荷がＪＦＥＴ２の制御領域へ転送される。なお、電荷を転送した後のＪＦＥＴ２の制御領域の電位は、電荷量／ゲート容量の分だけ変化（この場合は上昇）する。また、図９において、転送ゲート３への駆動パルスφTG1がローレベルで導通状態（オン）となっているのは、転送制御素子３１ａがＰチャネル型であるため、他の駆動パルスと極性が反対になるためのである。
【０１３９】
期間ｔ14においては、期間ｔ12と同様に、駆動パルスφTG1をハイレベルにして第１行目の転送ゲート３を非導通状態（オフ）にしてフォトダイオード１において光電変換された電荷を蓄積する状態にするとともに、駆動パルスφRVをローレベルにしてリセット用トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にして、第１行目のＪＦＥＴ２がソースフォロワ動作をする。
【０１４０】
なお、このｔ14の期間中において、駆動パルスφTSはハイレベルで光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3をが導通状態（オン）となっており、ＪＦＥＴ２の制御領域へ電荷を転送した後の電位に対応した出力（信号出力）電圧が、光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3に蓄積される。
【０１４１】
期間ｔ15においては、駆動パルスφG1，φRG，φTSのそれぞれをローレベルに、駆動パルスφRVをハイレベルにして、光信号出力蓄積用コンデンサＣS1〜ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された出力電圧（映像信号）を出力端子ＶOS，ＶODに出力する状態にする。
【０１４２】
そして、水平走査回路４０から駆動パルスφH1〜φH3及び駆動パルス発生回路４３から駆動パルスφRHを順次出力して、光信号出力蓄積用コンデンサＣS1〜ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された映像信号をそれぞれ信号出力線８及び暗出力線９の水平読み出しラインに転送し、出力端子ＶOS，ＶODから映像信号を出力しつつ、信号出力線３８及び暗出力線３９の水平読み出しラインのリセットを行う。
【０１４３】
なお、出力端子ＶOS，ＶODから得られた映像信号は、図示しない外部演算回路によって演算処理される。これは、出力端子ＶOSから得られる映像信号には電荷成分（Ｓ）と暗成分（Ｄ）が含まれており、又出力端子ＶODから得られる映像信号には暗成分（Ｄ）のみが含まれているため、出力端子ＶOS，ＶODから得られた映像信号を演算処理（減算処理（ＶOS−ＶOD））することにより、電荷成分（Ｓ）に応じた映像信号のみを抽出するためである。
【０１４４】
以上に示した期間ｔ11〜ｔ15に対する第１行目の読み出し動作は、期間ｔ21〜ｔ25および期間ｔ31〜ｔ35において、それぞれ第２行目、第３行目に対して繰り返して同様に行われる。なお、図８に示す光電変換装置では、リセット素子３１ｂが、各画素３１毎に設けられ、リセットドレイン４が各行毎に互いに並列に配設されているため、リセット動作が極めて高速となり、期間ｔ11〜ｔ15，ｔ21〜ｔ25およびｔ31〜ｔ35の全体的な時間は、従来の光電変換装置に比べて短くすることができる。
【０１４５】
［実施形態８］
図１０は、本発明の実施形態８による光電変換素子を示す概略構成図であり、図１０（ａ）は光電変換素子を示す概略構成平面図、図１０（ｂ）は図１０（ａ）のＸ１−Ｘ２線に沿った断面図、図１０（ｃ）は図１０（ａ）のＹ１−Ｙ２線に沿った断面図である。この実施形態７による光電変換素子は、増幅部にデプレッション型のＭＯＳトランジスタ５２を用いている点が上記各実施形態と異なっている。
【０１４６】
ＭＯＳ型トランジスタは、ＪＦＥＴ２と同様に、増幅動作時に電荷（信号電荷）を破壊しない、所謂非破壊増幅動作を行うため、ＦＰＮが発生しにくいという特性を有しており、さらに、信号電荷のリセット時、制御領域（ゲート電極下のシリコン（Ｎ型シリコン層）表面）に電荷が残らないため、残像およびリセットノイズも発生しにくいという特性を有している。従って、例えば画面内で同時性の成り立つ電子シャッタ動作が可能な固体撮像素子を構成するには好適である。
【０１４７】
［実施形態９］
図１１は、図１０に示した光電変換素子を二次元マトリクス状に配置した本発明の実施形態９による光電変換装置の概略構成を示す模式回路図である。また、図１２は、図１１に示す模式回路図の動作を説明するためのパルスタイミングチャートである。
【０１４８】
図１１に示す光電変換装置と図５（実施形態５），図８（実施形態７）において説明した光電変換装置との相違点は、画素３１の増幅部をＭＯＳトランジスタ（ＭＯＳ）とし、転送制御素子３１ａの転送ゲート３を行ライン５１ａを介して駆動パルス発生回路５１によって全画素共通接続するとともに、リセット素子３１ｂのリセットゲート５を各行毎にクロックライン５２ａ，５２ｂ，５２ｃを介して垂直走査回路３４から送出される駆動パルス（φRG1〜φRG3）によって動作するようにした点である。なお、図１１に示す光電変換装置にすることによって、一画面内で同時性のある電子シャッター動作を実現することができる光電変換装置とすることができる。
【０１４９】
以下、図１２に示すパルスタイミングチャートを参照しながら、図１１に示した光電変換装置の動作について説明する。先ず、図１２に示すように、期間ｔ10において、駆動パルスφTG及びφRG1〜φRG3をローレベルにして、各画素３１の転送ゲート３及びリセットゲート５を非導通状態（オフ）から導通状態（オン）にする。
【０１５０】
この結果、全てのフォトダイオード１とリセットドレイン４、及び全てのＭＯＳトランジスタ（ＭＯＳ）の制御領域とリセットドレイン４が導通状態（オン）となり、フォトダイオード１は空乏化して初期化され、またＭＯＳトランジスタ（ＭＯＳ）の制御領域は、リセットドレイン４の電位に初期化される。
【０１５１】
そして、期間ｔ11において、駆動パルスφTG及びφRG1〜φRG3をハイレベルにして、各画素３１の転送ゲート３及びリセットゲート５を非導通状態（オフ）にし、フォトダイオード１を電荷蓄積状態にする。そして、期間ｔ11がシャッタータイムとなる。
【０１５２】
次いで、期間ｔ12において、駆動パルスφRG1〜φRG3を再びローレベルにして、各画素３１のリセットゲート５を非導通状態（オフ）から導通状態（オン）にする。この結果、ＭＯＳトランジスタ（ＭＯＳ）は、電源電圧ＶRDと行ライン３６を介して接続されたリセットドレイン４の電位となり、期間ｔ11中にこのＭＯＳトランジスタ（ＭＯＳ）で発生した暗電流が除去され、ＭＯＳトランジスタ（ＭＯＳ）が再度初期化される。なお、このＭＯＳトランジスタ（ＭＯＳ）の初期化動作は、静止画モードの撮像において、フォトダイオード１を長時間蓄積する場合には必要な動作である。
【０１５３】
期間ｔ13において、駆動パルスφTSをハイレベルにして、光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3を導通状態（オン）にしておき、駆動パルスφRG1〜φRG3をハイレベルにして各画素３１のリセットゲート５を非導通状態（オフ）にすると共に、駆動パルスφTGをローレベルにして各画素３１の転送ゲート３を導通状態（オン）にする。この結果、期間ｔ11において生成・蓄積された電荷がフォトダイオード１からＭＯＳトランジスタの制御領域へ転送される。
【０１５４】
そして、期間ｔ14〜ｔ17においては、図５，図８において示した光電変換装置とほぼ同様に、第１行目の画素３１の読み出し動作を行う。即ち、図１１に示す光電変換装置の期間ｔ14〜ｔ17までの動作は、図５，図８において示した光電変換装置の期間ｔ12〜ｔ15までの動作に相当する。
【０１５５】
つまり、図１０に示す光電変換装置の期間ｔ14において、駆動パルスφG1をハイレベルにして容量結合によって動作するゲート電極の電位を上昇させるとともに、駆動パルスφRVをローレベルにしてリセット用トランジスタＴRV1〜ＴRV3を遮断状態（オフ）にし、第１行目のＭＯＳトランジスタ（ＭＯＳ）がソースフォロワ動作（容量負荷による電荷増幅動作）を行う。なお、各行単位のＭＯＳトランジスタ（ＭＯＳ）の選択（オン）・非選択（オフ）は、このゲート電極への駆動パルス（φG1〜φG3）によって決定される。
【０１５６】
また、この期間ｔ14中において、駆動パルスφTSは既にハイレベルで光信号出力転送用ＭＯＳトランジスタＴS1，ＴS2，ＴS3が導通状態（オン）となっており、ＭＯＳトランジスタの制御領域へ電荷を転送した後の電位に対応した出力（信号出力）電圧が、光信号出力蓄積用コンデンサＣS1，ＣS2，ＣS3に蓄積される。
【０１５７】
次いで、期間ｔ15において、駆動パルスφTDをハイレベルにして、暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3を導通状態（オン）にしておき、駆動パルスφRGをローレベルにして、第１行目のリセットゲート５を導通状態（オン）にして、第１行目のＭＯＳトランジスタ（ＭＯＳ）の制御領域をリセット（電荷を排出）する。
さらに、期間ｔ16において、再度駆動パルスφRVをローレベルにしてリセット用トランジスタＴRV1 〜ＴRV3 を遮断状態（オフ）にし、第１行目のＭＯＳトランジスタ（ＭＯＳ）がリセット後のソースフォロワ動作を行う。
【０１５８】
なお、この期間ｔ16中において、駆動パルスφTDは既にハイレベルで暗出力転送用ＭＯＳトランジスタＴD1，ＴD2，ＴD3が導通状態（オン）となっており、ＭＯＳトランジスタ（ＭＯＳ）の制御領域のリセット後の電位に対応した出力（暗時出力）電圧が暗出力蓄積用コンデンサＣD1，ＣD2，ＣD3に蓄積される。
【０１５９】
そして、期間ｔ17において、駆動パルスφG1，φTDのそれぞれをローレベルに、駆動パルスφRVをハイレベルにして、光信号出力蓄積用コンデンサＣS1〜ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された出力電圧（映像信号）を出力端子ＶOS，ＶODに出力する状態にして、水平走査回路４０から駆動パルスφH1〜φH3及び駆動パルス発生回路４３から駆動パルスφRHを順次出力して、光信号出力蓄積用コンデンサＣS1〜ＣS3及び暗出力蓄積用コンデンサＣD1〜ＣD3に蓄積された映像信号をそれぞれ信号出力線３８及び暗出力線３９の水平読み出しラインに転送し、出力端子ＶOS，ＶODから映像信号を出力しつつ、信号出力線３８及び暗出力線３９の水平読み出しラインのリセットを行う。
これで第１行目の読み出し動作が終了し、ｔ24〜ｔ27およびｔ34〜ｔ37において、第２行目、第３行目の読み出し動作が行われる。
【０１６０】
なお、図１１に示した光電変換装置では、主として静止画を撮像する場合ついて説明したが、動画を撮像する場合についても適用することができる。即ち、動画を撮像する場合でも電子シャッター動作を行うことができる。但し、動画を撮像する場合は、図１２に示した期間ｔ10〜ｔ13の動作（動画の場合期間ｔ12は不要である。）は、垂直ブランキング期間内に行う必要があるため、シャッタースピードの可変範囲には一定の制限が生ずる。
【０１６１】
また、図１１に示した光電変換装置（画面内で同時性のある電子シャッター動作）では、容量結合で動作可能な構造であれば、ＭＯＳ型に限らず、ＪＦＥＴ型、バイポーラ型光電変換素子でも適用することができる。但し、２回のソースフォロワ動作の間に、リセット動作が入るため、リセットノイズを発生しないＭＯＳ型が最も好ましい。
【０１６２】
［実施形態１０］
図１３は、本発明の実施形態１０による光電変換素子を示す概略構成図であり、図１３（ａ）は光電変換素子を示す概略構成平面図、図１３（ｂ）は図１３（ａ）のＸ１−Ｘ２線に沿った断面図、図１３（ｃ）は図１３（ａ）のＹ１−Ｙ２線に沿った断面図である。図１３に示す光電変換素子においては、増幅部にバイポーラトランジスタ５３を用いている点が上記各実施形態と異なっている。なお、エミッタ５４、コレクタ５５及びベース５６が図に示すように構成されるとともに、エミッタ配線５７が形成されている。
【０１６３】
図１３に示すバイポーラトランジスタ５３では、通常用いられるＮ+型埋め込みコレクタ、又は高濃度Ｎ型基板を用いたコレクタを形成せずに、コレクタ領域をシリコン（Ｎウェル領域１４）表層部に設けている。従って、バイポーラトランジスタ５３と縦型オーバーフロー構造のフォトダイオード１の組合せが可能となり、ブルーミング、スミア等による出力信号のばらつきを抑えることができる。
また、この実施形態１０では、ベース領域を容量結合で駆動するための電極を形成していないため、制御領域の容量が小さくなり、高い感度を確保することができる。
【０１６４】
［実施形態１１］
図１４は、本発明の実施形態１１による光電変換素子を示す概略構成図であり、図１４（ａ）は光電変換素子を示す概略構成平面図、図１４（ｂ）は図１４（ａ）のＸ１−Ｘ２線に沿った断面図、図１４（ｃ）は図１４（ａ）のＹ１−Ｙ２線に沿った断面図である。図１４に示す光電変換素子においては、遮光膜（アルミニウム膜２０）を兼用するリセット用電荷排出手段（リセットドレイン４）に接続されている金属配線を、コンタクトホール５９を介して直接Ｐ型リセットドレイン領域１５に接続しても良い。このような構成によって、光電変換素子の集積度を向上させることができる。
【０１６５】
なお、上記各実施形態においては、転送制御素子３１ａと、リセット素子３１ｂをＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）として説明したが、バイポーラトランジスタで構成しても同様の効果を得ることができる。
【０１６６】
【発明の効果】
以上説明したとおり、本発明による光電変換素子では、増幅部の制御領域へ転送された電荷を排出するリセット用電荷排出手段と上記リセット用制御手段とを設けたため、増幅部を動作させることなくリセット動作を行うことができるという効果がある。この結果、増幅部自身に大電流が流れ、これに伴って過渡的に増幅部のバイアス点（動作点）が大きく変動して、増幅率が変わるということを抑制することができるという効果もある。
【０１６７】
また、本発明による光電変換素子では、増幅部を電界効果トランジスタ（ＦＥＴ）としたため、増幅動作時に電荷（信号電荷）が破壊されず、固定パターンノイズ（ＦＰＮ）の発生を抑制することができるという効果もある。
さらに、本発明による光電変換素子では、光電変換部、増幅部、転送制御部、リセット用電荷排出手段、リセット用制御手段の各相互領域間に、予め定められた導電型の素子分離領域を形成したため、開口率や集積度を向上することができるという効果もある。
【０１６８】
また、本発明による光電変換素子では、リセット用電荷排出手段に接続される金属配線が、増幅部、転送制御部、リセット用電荷排出手段、リセット用制御手段への入射光を遮断する遮光膜として形成したため、斜め入射光によるブルーミング等のにじみの現象を抑制することができるという効果もある。
また、本発明による光電変換素子では、光電変換部に、縦型オーバーフロー構造の埋め込みフォトダイオードを用いたため、ブルーミングやスミア等のにじみの現象を抑制することができるとともに、暗電流や残像、リセットノイズを抑制した理想的な特性を得ることができるという効果もある。
【０１６９】
また、本発明による光電変換素子では、光電変換素子の増幅部のチャネル形成部を半導体表面から基板内部に向かって順に、浅い第１導電型ゲート領域、浅い第２導電型チャネル領域、第１導電型ゲート領域、第２導電型ウェル領域、第１導電型半導体基板としたため、集積度や開口率を向上することができるとともに、感度を高くすることもできるという効果もある。
【０１７０】
また、本発明による光電変換素子では、光電変換素子の増幅部のチャネル形成部を半導体表面から基板内部に向かって順に、浅い第１導電型ゲート領域、浅い第２導電型チャネル領域、第１導電型ゲート領域、第２導電型ウェル領域、第１導電型半導体基板とし、浅い第１導電型ゲート領域と、第１導電型ゲート領域とを電気的に導通したため、集積度や開口率を向上することができるとともに、感度を高くすることもできるという効果もある。
【０１７１】
さらに、本発明による光電変換装置では、増幅部の制御領域へ転送された電荷を排出するリセット用電荷排出手段と上記リセット用制御手段とを設けた光電変換素子を二次元マトリクス状に配列して構成したため、高感度（高Ｓ／Ｎ比）で消費電力の少ない光電変換装置を得ることができるという効果がある。
また、本発明による光電変換装置では、少なくとも１つの読出し方向に配列された各光電変換素子のリセット用電荷排出手段を互いに並列に配設した光電変換装置としたため、リセット動作を高速にすることができるという効果もある。
【０１７２】
また、本発明による光電変換装置では、垂直走査に応じて上記増幅部の制御領域が初期化された直後の１水平ライン分の信号出力を記憶する第１の記憶手段と、垂直走査に応じて上記増幅部の制御領域へ上記電荷を転送した直後の１水平ライン分の信号出力を記憶する第２の記憶手段とを備え、これらの記憶手段に記憶された信号出力の差を求めるようにしたため、電荷成分のみに応じた信号出力を得ることができるという効果もある。
【図面の簡単な説明】
【図１】本発明の実施形態１による光電変換素子を示す概略構成図である。
【図２】本発明の実施形態２による光電変換素子を示す概略構成図である。
【図３】本発明の実施形態３による光電変換素子を示す概略構成図である。
【図４】本発明の実施形態４による光電変換素子を示す要部概略断面図である。
【図５】本発明の実施形態５による光電変換装置の概略構成を示す模式回路図である。
【図６】図５に示す模式回路図の動作を説明するためのパルスタイミングチャートである。
【図７】本発明の実施形態６による光電変換素子を示す概略構成図である。
【図８】本発明の実施形態７による光電変換装置の概略構成を示す模式回路図である。
【図９】図８に示す模式回路図の動作を説明するためのパルスタイミングチャートである。
【図１０】本発明の実施形態８による光電変換素子を示す概略構成図である。
【図１１】本発明の実施形態９による光電変換装置の概略構成を示す模式回路図である。
【図１２】図１１に示す模式回路図の動作を説明するためのパルスタイミングチャートである。
【図１３】本発明の実施形態１０による光電変換素子を示す概略構成図である。
【図１４】本発明の実施形態１１による光電変換素子を示す概略構成図である。
【符号の説明】
１…フォトダイオード、２…ＪＦＥＴ、３…転送ゲート、４…リセットドレイン、５…リセットゲート、１０…Ｐ型シリコン基板、１１…Ｎ型シリコン層、１１ａ…ＳｉＯ2膜、１２…Ｐ型フォトダイオード領域（Ｐ型拡散層）、１３…Ｐ型ゲート領域、１３ａ…浅い第１導電型ゲート領域、１３ｂ…第１導電型ゲート領域、１４…Ｎウェル領域、１５，１５ａ，１５ｂ…Ｐ型リセットドレイン領域、１６…Ｎ+型ソース領域、１７…Ｎ+型ドレイン領域、１８…Ｎ型チャンネル領域、２０…アルミニウム膜、２１…素子分離領域、３１…画素、３１ａ…転送制御素子、３１ｂ…リセット素子、３１ｃ…ドレイン電源、３２ａ〜３２ｃ…垂直ソースライン、３３ａ〜３３ｃ，３５ａ〜３５ｃ，５０ａ〜５０ｃ，５２ａ〜５２ｃ…垂直クロックライン、３４…垂直走査回路、３６，３７ａ，５１ａ…行ライン（共通接続線）、３７，５１…駆動パルス発生回路、３８…信号出力線、３８ａ，３９ａ…バッファアンプ、３９…暗出力線、４０…水平走査回路、４０ａ〜４０ｃ…水平クロックライン、４１，４２，４３…駆動パルス発生回路、４１ａ…光信号用クロックライン、４２ａ…暗出力用クロックライン、４４ａ〜４４ｃ…ソースフォロワ読み出し用定電流源、５０…ゲート電極、５１…ゲート配線、５２…ＭＯＳトランジスタ、５３…バイポーラトランジスタ、５４…エミッタ、５５…コレクタ、５６…ベース、５７…エミッタ配線、５９…コンタクトホール。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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