(57)【特許請求の範囲】
【請求項１】
基準設定のためのシリアルデータ、前記シリアルデータの入力時にその同期をマッチングさせるための同期クロック、及び前記同期クロックの入力が終了した時に発生する同期終了信号がそれぞれ入力し、これら各信号に基づいて多数個のパルス信号を並列に生成するマルチパルス生成器と、
該マルチパルス生成器から出力される前記パルス信号数と同数設けられ、各パルス信号をそれぞれ入力し、制御信号に応じてダウンカウンティングしてそのカウント値を出力する多数個のダウンカウンタと、
全てのダウンカウンタの出力信号を入力して否定論理和演算してその演算値を出力する第１ＮＯＲゲートと、
該第１ＮＯＲゲートの出力信号と水平同期検出信号を入力して否定論理和演算してその演算値を前記ダウンカウンタに前記制御信号として出力する第２ＮＯＲゲートと
を含むことを特徴とするプログラム可能なパルス発生器。
【請求項２】
前記マルチパルス生成器は、前記第１ＮＯＲゲートの出力信号をイネーブル制御信号として帰還して入力することを特徴とする請求項１記載のプログラム可能なパルス発生器。
【請求項３】
前記マルチパルス生成器は、前記パルス信号数と同数設けられて順次連結され、前段からの出力を入力として受けてから所定の信号処理後に後段に出力するように構成された多数個の制御部と、
前記制御部のうち最終段の制御部の出力信号と前記シリアルデータのいずれか一方を、選択信号によって選択出力し、前記制御部のうちの初段の制御部に入力するマルチプレクサとから構成されることを特徴とする請求項１記載のプログラム可能なパルス発生器。
【請求項４】
前記各制御部は、前記第１ＮＯＲゲートの出力信号に同期して動作することを特徴とする請求項３記載のプログラム可能なパルス発生器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、タイミングゼネレーターのパルス発生器に係り、特に多様な方式のＣＣＤ(Charge Coupled Device) 或いはＰＣ(Personal Computer) フォーマットに適用可能にしたプログラム可能なパルス発生器に関する。
【０００２】
【従来の技術】
一般に、ＰＣフォーマットという場合には、ＮＴＳＣ方式のノーマル或いはハイバンド、ＰＡＬ方式のノーマル或いはハイバンド、国際無線通信諮問委員会(International Radio Consutative Committee :ＣＣＩＲ) 規約６０１，ＶＧＡなどがある。
【０００３】
前述した各方式において画像処理する方式はそれぞれ異なる。ＮＴＳＣ方式とＰＡＬ方式を例にとって比較してみると下記の表１の通りである。
【０００４】
【表１】
この時、前述したような種々の画像ディスプレー方式を、それぞれ放送規格が異なるにもかかわらずＰＣフォーマットであると括って表現した理由は、現在ＰＣに適用されるＭＰＥＧ(Moving Picture Experts Group)などの技術によって前述した種々の映像処理方式にかかわらずＰＣ上のモニタで画像が楽しめるからである。
【０００５】
ところが、前述したＭＰＥＧ技術の適用に際して、画像処理標準が異なるので、これに応じて適切にディスプレーしようとすると、画像の処理方式に合う同期信号の発生が必要であり、タイミングを調節するタイミング発生器が要る。
タイミング発生器は一般にクランプ(clamp) 、即ち、クランプレベル領域設定やＣＣＤデータのアクセスなどのために水平同期による水平方向に多数のパルスが要る。
【０００６】
このようなパルスをつくるために各パルスの上昇エッジ(rising edge) 部分と下降エッジ(falling edge)部分を指定する必要があるが、このために従来のパルス発生器では約２０個余りの基準パルスを用いて必要なパルスをミックス(mix) して用いる。
前述したような動作を行うための従来のパルス発生器は、添付した図５に示すように、２０個の基準パルス信号Ｐ１〜Ｐ２０とＮＴＳＣ方式とＰＡＬ方式を区分する第１区分信号ＮＴＰＡＬ、及びノーマル或いはハイバンドモードを区分する第２区分信号ＮＯＲＨＩの入力を受けて各区分信号の状態に従って前記基準パルス信号Ｐ１〜Ｐ２０を組み合わせて５個のモード決定パルス信号ＤＤ１〜ＤＤ５を出力するパルス生成器１０と、該パルス生成器１０から出力されるモード決定パルス信号ＤＤ１〜ＤＤ５の入力をそれぞれ受けて制御信号に応じてダウンカウンティングしてそのカウント値を出力する５個のダウンカウンタＡ１〜Ａ５と、前記ダウンカウンタＡ１〜Ａ５の出力信号の入力をすべて受けて否定論理和演算してその演算値を出力する第１ＮＯＲゲートＮＯＲ１と、該第１ＮＯＲゲートＮＯＲ１の出力信号ＭＳＣと水平同期検出信号ＨＤの入力を受けて否定論理和演算してその演算値を前記ダウンカウンタＡ１〜Ａ５の制御信号として提供する第２ＮＯＲゲートＮＯＲ２とから構成される。
【０００７】
このように構成される従来のパルス発生器の動作を簡略に説明すると、ＮＴＳＣ方式のノーマル或いはハイバンドモードの場合とＰＡＬ方式のノーマル或いはハイバンドモードの場合に従って、即ち、第１区分信号ＮＴＰＡＬと第２区分信号ＮＯＲＨＩの論理状態に従って、パルス生成器１０において入力される基準パルス信号Ｐ１〜Ｐ２０の組合せがなされる。前記パルス生成器１０内には前述した４種類のモードに対応する回路がそれぞれ構成されている。
【０００８】
即ち、従来のパルス発生器は、前述した４種類のモードの場合に対してそれぞれ基準パルス信号Ｐ１〜Ｐ２０を作ってから各モードに対応するパルス信号をミックス(mix) してモードセッティングして用いることができるように作られている。
また、第１ＮＯＲゲートＮＯＲ１から出力される信号ＭＳＣは、フィードバックループを経て第２ＮＯＲゲートＮＯＲ２の入力として提供される。
【０００９】
モード決定パルス信号ＤＤ１〜ＤＤ５がダウンカウンタＡ１〜Ａ５に入力されるが、前記ダウンカウンタＡ１〜Ａ５はローディングされた値からクロックパルス毎に１ずつカウンタ値を減らして最終的に‘０’のカウンタ値を出力するようになり、それぞれのダウンカウンタＡ１〜Ａ５から出力されるデータがすべて‘０’になると、第１ＮＯＲゲートＮＯＲ１の出力信号がハイ状態となる。
【００１０】
このような過程を繰り返しながら生成される各基準パルスＰ１〜Ｐ２０が固定された後には、基準パルスＰ１〜Ｐ２０の位置は動かすことができず、基準パルスとして提供されるパルスの個数は、２０個に固定されている。
【００１１】
【発明が解決しようとする課題】
従って、上述した従来のパルス発生器ではＮＴＳＣ方式のノーマル或いはハイバンドモードの場合とＰＡＬのノーマル或いはハイバンドの場合しか適用できないので、ＣＣＤの画素数が変わる等のＣＣＤの規格が変わるか、或いはＶＧＡや他の画像処理規程による方式に適用するときにその適用が不可能であり、それぞれ別のパルス発生器を用いる必要があるという問題点がある。
【００１２】
本発明はかかる従来の問題点を解決するためのもので、その目的は、多様な方式のＣＣＤ或いはＰＣフォーマットに適用可能にしたプログラム可能なパルス発生器を提供することにある。
【００１３】
【課題を解決するための手段】
上記目的を達成するために、本発明による請求項１に記載のパルス発生器は、基準設定のためのシリアルデータ、前記シリアルデータの入力時にその同期をマッチングさせるための同期クロック、及び前記同期クロックの入力が終了した時に発生する同期終了信号がそれぞれ入力し、これら各信号に基づいて多数個のパルス信号を並列に生成するマルチパルス生成器と、該マルチパルス生成器から出力される前記パルス信号数と同数設けられ、各パルス信号をそれぞれ入力し、制御信号に応じてダウンカウンティングしてそのカウント値を出力する多数個のダウンカウンタと、全てのダウンカウンタの出力信号を入力して否定論理和演算してその演算値を出力する第１ＮＯＲゲートと、該第１ＮＯＲゲートの出力信号と水平同期検出信号を入力して否定論理和演算してその演算値を前記ダウンカウンタに前記制御信号として出力する第２ＮＯＲゲートとを含んで構成した。
【００１４】
かかる構成では、マルチパルス生成器は、同期クロックの入力毎にシリアルデータを順次入力し、同期クロックの入力が終了して同期終了信号が入力すると入力したシリアルデータをパラレルデータに変換して出力する。ダウンカウンタは、発生したパラレルデータをそれぞれダウンカウンティングし、全てのダウンカウンタのカウント値がゼロになると、第１ＮＯＲゲートから第２ＮＯＲゲートに出力信号が入力する。第２ＮＯＲゲートは、第１ＮＯＲゲートの出力信号と水平同期検出信号の否定論理和演算を行い、その演算結果を、ダウンカウンタの制御信号として発生する。
【００１５】
請求項２に記載の発明では、前記マルチパルス生成器は、前記第１ＮＯＲゲートの出力信号をイネーブル制御信号として帰還して入力する構成とした。
かかる構成では、第１ＮＯＲゲートから出力信号が発生する毎に、マルチパルス生成器においてシリアルデータからパラレルデータへの変換動作が行われるようになる。
【００１６】
請求項３に記載の発明では、前記マルチパルス生成器は、前記パルス信号数と同数設けられて順次連結され、前段からの出力を入力として受けてから所定の信号処理後に後段に出力するように構成された多数個の制御部と、前記制御部のうち最終段の制御部の出力信号と前記シリアルデータのいずれか一方を、選択信号によって選択出力し、前記制御部のうちの初段の制御部に入力するマルチプレクサとから構成される。
【００１７】
かかる構成では、マルチプレクサによって選択された信号が制御部に入力し、制御部は入力する信号を所定のビット数毎に順次後段側の制御部にシフトするように動作する。
請求項３に記載の構成において、請求項４に記載のように、前記各制御部は、前記第１ＮＯＲゲートの出力信号に同期して動作する構成とした。
【００１８】
【発明の実施の形態】
以下、添付図面を参照して本発明の好ましい実施形態を説明する。
図１は本発明によるプログラム可能なパルス発生器の一実施形態の簡略構成図である。尚、図５の従来例と同一要素には同一符号を付してある。
図１において、基準設定のためのシリアルデータＤＡＴＡ、該シリアルデータＤＡＴＡの入力時にその同期をマッチングさせるための同期クロックＳＣＫ、リセット動作のためのリセット信号ＲＥＳＥＴ、及び前記同期クロックＳＣＫの入力が終了されたことを知らせる同期終了信号ＥＮＤＳＣＫの入力を受けて多数個（ｎ個）のパルス信号ＤＤ１〜ＤＤｎを生成させるマルチパルス生成器１００と、該マルチパルス生成器１００から出力される多数個のパルス信号ＤＤ１〜ＤＤｎの入力をそれぞれ受けてから制御信号に応じてタウンカウンティングしてそのカウント値を出力する多数個（ｎ個）のダウンカウンタＡ１〜Ａｎと、該ダウンカウンタＡ１〜Ａｎの出力信号の入力を全て受けて否定論理和演算してその演算値を出力する第１ＮＯＲゲートＮＯＲ１と、該第１ＮＯＲゲートＮＯＲ１の出力信号ＭＳＣと水平同期検出信号ＨＤの入力を受けて否定論理和演算してその演算値を前記ダウンカウンタＡ１〜Ａｎに制御信号として提供する第２ＮＯＲゲートＮＯＲ２とから構成される。
【００１９】
また、前記マルチパルス生成器１００は、前記第１ＮＯＲゲートＮＯＲ１の出力信号ＭＳＣの帰還を受けてイネーブル制御信号として入力する。
また、前記シリアルデータＤＡＴＡは、従来の基準パルスＰ１〜Ｐ２０と同様の役割を果たすものである。
前記構成のうち、マルチパルス生成器１００は、図２のように構成される。
【００２０】
図２において、順次連結されており、前段の出力を入力として受けてから所定の信号処理後に後段に提供するように構成されている多数個（ｎ個）の制御部ＭＳ１〜ＭＳｎと、該制御部ＭＳ１〜ＭＳｎのうち最終の制御部ＭＳｎの出力信号、及び基準設定のためのシリアルデータＤＡＴＡの入力を受けて選択信号Ｓによって該当する信号を選択して出力し、前記制御部ＭＳ１〜ＭＳｎの連結構成のうちの初段の制御部ＭＳ１に提供するマルチプレクサＭＵＸとから構成されている。前記マルチプレクサＭＵＸは、パルス発生器がプログラムされる時に選択信号ＳによってシリアルデータＤＡＴＡを選択し、プログラム後、データがセットされたパルス発生器が動作する時に制御部ＭＳｎの出力信号ＳＡｎを選択するようになっている。
【００２１】
また、前記制御部ＭＳ１〜ＭＳn のそれぞれは、前記第１ＮＯＲゲートＮＯＲ１の出力信号ＭＳＣの入力に同期して動作する。
前記のように構成されるマルチパルス生成器１００の構成のうち、各制御部ＭＳ１〜ＭＳn は、図３に示すように構成される。本発明のプログラム可能なパルス発生器の出力信号は、Ｎビット（Ｎは任意の数）で構成することができるが、図３は説明の便宜のために５ビットの場合の構成例を示す。
【００２２】
図３において、各制御部ＭＳ１〜ＭＳn は、１０個のＤ−フリップフロップＤＦ１〜ＤＦ１０から構成される。Ｄ−フリップフロップＤＦ１〜ＤＦ５は、順次従属接続される。即ち、Ｄ−フリップフロップＤＦ１に、マルチプレクサＭＵＸで選択されたシリアルデータＤＡＴＡが入力し、Ｄ−フリップフロップＤＦ１の出力が後段のＤ−フリップフロップＤＦ２に、Ｄ−フリップフロップＤＦ２の出力がＤ−フリップフロップＤＦ３に、Ｄ−フリップフロップＤＦ３の出力がＤ−フリップフロップＤＦ４に、Ｄ−フリップフロップＤＦ４の出力がＤ−フリップフロップＤＦ５に、それぞれ入力する。各Ｄ−フリップフロップＤＦ１〜ＤＦ５は、同期信号ＳＣＫ２の入力毎に前段の出力を後段にシフトする。そして、最終段のＤ−フリップフロップＤＦ５の出力が、次段の制御部に入力する。
【００２３】
他のＤ−フリップフロップＤＦ６〜ＤＦ１０には、対応するＤ−フリップフロップＤＦ１〜ＤＦ５の各出力が入力し、同期終了信号ＥＮＤＳＣＫの入力によって一斉に出力し、５ビットの信号が生成される。各制御部ＭＳ１〜ＭＳn からのこの信号がパルス信号ＤＤ１〜ＤＤｎに相当する。これらＤ−フリップフロップＤＦ１〜ＤＦ１０はリセッティング信号ＲＥＳＥＴによってリセットされる。
【００２４】
前記のように構成される本実施形態によるプログラム可能なパルス発生器の動作について説明する。
マルチパルス生成器１００はＮ×ｎ個（例えば５×２０＝１００個）のシリアルデータＤＡＴＡを全て受け付けると、受け付けが終わった時点で同期終了を知らせる同期終了信号ＥＮＤＳＣＫが入力し、この時点で入力したシリアルデータをパラレルデータに変換する。
【００２５】
即ち、同期信号ＳＣＫのライジングエッジ(rising edge) に同期してデータが入力され、前記同期信号ＳＣＫのパルスがＮ×ｎ個入力するとシリアルデータＤＡＴＡの入力が終了するので、同期終了信号ＥＮＤＳＣＫは‘ロー’状態から‘ハイ’状態に変化する。
前記マルチパルス生成器１００の内部の制御部ＭＳ１〜ＭＳn では、入力されるシリアルデータ［０：Ｎ−１］は第１制御部ＭＳ１から出力されるＳＡ１［０：Ｎ−１］に、また、それ以後に入力されるシリアルデータ［Ｎ：２Ｎ−１］は第２制御部ＭＳ２から出力されるＳＡ２［０：Ｎ−１］に変換されて出力される。このような過程がシリアルデータ［Ｎ（ｎ−１）：Ｎｎ−１］が第ｎ制御部ＭＳｎから出力されるＳＡｎ［０：Ｎ−１］に変換されるまで続く。
【００２６】
そして、同期終了信号ＥＮＤＳＣＫが‘ロー’状態から‘ハイ’状態に変わるときに、各制御部ＭＳ１〜ＭＳn で変換されたＳＡ１〜ＳＡｎのデータが一斉に出力されるので、データがパラレルに変換される。
また、第１ＮＯＲゲートＮＯＲ１から出力される出力信号ＭＳＣは、ダウンカウンタＡ１〜Ａｎに入力されたＮビット（本実施形態では５ビット）データＤＤ１〜ＤＤｎがダウンカウントされ、全てのダウンカウンタＡ１〜Ａｎのカウンタ値がゼロ(zero)となったときにハイ状態となるパルスである。この出力信号ＭＳＣがハイ状態になる毎に、制御部ＭＳ１〜ＭＳn が動作可能な状態になる。そして、前述のような、前記第１制御部ＭＳ１から出力されるＳＡ１［０：Ｎ−１］は第２制御部ＭＳ２から出力されるＳＡ２［０：Ｎ−１］に、第２制御部ＭＳ２から出力されるＳＡ２［０：Ｎ−１］は第３制御部ＭＳ３から出力されるＳＡ３［０：Ｎ−１］に転換され、結局、第ｎ−１制御部ＭＳｎ−１から出力されるＳＡｎ−１［０：Ｎ−１］は第ｎ制御部ＭＳｎから出力されるＳＡｎ［０：Ｎ−１］となり、最終的に第ｎ制御部ＭＳｎから出力されるＳＡｎ［０：Ｎ−１］は、マルチプレクサＭＵＸの入力として提供されて選択信号Ｓによって第１制御部ＭＳ１から出力されるＳＡ１［０：Ｎ−１］となるようなデータシフト動作が行われる。
【００２７】
このような過程を経て画像処理規程によるいろいろな方式のうち、選択された方式が必要とするパルスであるＰ１〜ＰＮのパルスが添付した図４に示されているようにロードされる。尚、図はＰ１が７の場合について示す。
【００２８】
【発明の効果】
以上説明したように請求項１〜４に記載の本発明によれば、既存のモード別に固定されていた回路をマイコンシリアル通信を利用してプログラマブルに具現することにより、多数のモードに対して能動的に対処し得るようになり、ＣＣＤからの有効画素選択が自由になる。
【００２９】
また、従来には基準パルスの数が各モード別に固定されて回路化されていたが、出力パルスが任意の数のビットデータのためこの値をマイコンから受け付けるので、モードセーティング毎にこのビット数を変化させることができ、また、データのサイズも従来のようにビット数に制限を設けていないので、パルス間隔が１０進数で３１以上となってもこれに能動的に対処することができる。
【図面の簡単な説明】
【図１】本発明によるプログラム可能なパルス発生器の一実施形態を示す構成図
【図２】図２のパルス生成器の構成図
【図３】図３の制御部の構成図。
【図４】全体動作を説明するためのタイムチャート
【図５】従来のパルス発生器の構成図
【符号の説明】
１００    パルス生成器
Ａ１〜Ａｎ    ダウンカウンタ
ＮＯＲ１    第１ＮＯＲゲート
ＮＯＲ２    第２ＮＯＲゲート
【図１】
0003645996.tif 000002
【図２】
0003645996.tif 000003
【図３】
0003645996.tif 000004
【図４】
0003645996.tif 000005
【図５】
0003645996.tif 000006