(57)【特許請求の範囲】
【請求項１】
システムクロックに同期して動作し、データストローブ信号に応答してデータを入出力する半導体メモリ装置において、書込み動作時に、入力データをマスキングするためにデータマスキング信号を受信するデータマスキングピンを備え、読出し動作時は、前記データマスキングピンを通じて前記データストローブ信号と同一の信号を出力することを特徴とする半導体メモリ装置。
【請求項２】
前記半導体メモリ装置は、前記システムクロックの立上りエッジ及び立下りエッジに同期して動作することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記半導体メモリ装置は、前記データマスキングピンを通じて受信される前記データマスキング信号をバッファリングして内部回路に出力するデータマスキング信号入力バッファと、内部で発生した内部データストローブ信号をバッファリングして前記データマスキングピンに出力する補助データストローブ信号出力バッファをさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
前記半導体メモリ装置は、外部から制御可能なモードレジスタをさらに具備し、前記補助データストローブ信号出力バッファは前記モードレジスタの出力信号により制御されることを特徴とする請求項３に記載の半導体メモリ装置。
【請求項５】
システムクロックに同期して動作し、それぞれのデータストローブ信号に応答してデータを入出力する少なくとも１つの第1メモリモジュールと、
前記システムクロックに同期して動作し、それぞれのデータストローブ信号に応答してデータを入出力する少なくとも１つの第2メモリモジュールと、
前記第1及び第2メモリモジュールを制御し、前記第1及び第2メモリモジュールとの間でデータを送受信するメモリコントローラとを備え、
前記第2メモリモジュールに採用される半導体メモリ装置のそれぞれは、書込み動作時に、入力データをマスキングするために前記メモリコントローラからデータマスキング信号を受信するデータマスキングピンを備え、読出し動作時は、前記データマスキングピンを通じて前記データストローブ信号と同一の信号を出力することを特徴とするメモリシステム。
【請求項６】
前記第1及び第2メモリモジュールは前記システムクロックの立上りエッジ及び立下りエッジに同期して動作することを特徴とする請求項５に記載のメモリシステム。
【請求項７】
前記第1メモリモジュールの構造はX4構造であり、前記第2メモリモジュールの構造はX8構造であることを特徴とする請求項５に記載のメモリシステム。
【請求項８】
前記第1メモリモジュールの構造はX4構造であり、前記第2メモリモジュールの構造はX16構造であることを特徴とする請求項５に記載のメモリシステム。
【請求項９】
前記第1メモリモジュールの構造はX4構造であり、前記第2メモリモジュールの構造はX32構造であることを特徴とする請求項５に記載のメモリシステム。
【請求項１０】
前記半導体メモリ装置のデータマスキングピンは前記データストローブ信号を伝送するデータストローブラインに連結されていることを特徴とする請求項５に記載のメモリシステム。
【請求項１１】
前記半導体メモリ装置のそれぞれは、前記データマスキングピンを通じて受信される前記データマスキング信号をバッファリングして内部回路に出力するデータマスキング信号入力バッファと、内部で発生した内部データストローブ信号をバッファリングして前記データマスキングピンに出力する補助データストローブ信号出力バッファとをさらに具備することを特徴とする請求項５に記載のメモリシステム。
【請求項１２】
前記半導体メモリ装置のそれぞれは、外部から制御可能なモードレジスタをさらに備え、前記補助データストローブ信号の出力バッファは前記モードレジスタの出力信号によって制御されることを特徴とする請求項１１に記載のメモリシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置及びこれを採用するメモリシステムに係り、特にメモリシステムにおいて相異なる構造を有するメモリモジュールの混用を容易にするSDRAM及びこれを備えるメモリシステムに関する。
【０００２】
【従来の技術】
システム性能の向上のために、半導体メモリ装置、特にDRAMの高集積化及び高速化が進んでいる。すなわち、さらに多くのデータを一層高速に処理するDRAMが要求されている。これに応えて、高速動作のために、システムクロックに同期して動作するSDRAMが開発され、このSDRAMの登場によってデータ伝送速度が画期的に速まった。
【０００３】
しかし、SDRAMではシステムクロックの１サイクル内でデータの入出力がなされなければならないので、SDRAMとDRAMコントローラとのバンド幅、すなわち単位時間当りにメモリ装置から入出力されるデータの量を増加させることに限界がある。そこで、最近、データ伝送速度をさらに増加させるために、データストローブ信号の立上りエッジ及び立下りエッジに共に同期してデータが入出力されるDDR(Dual Data Rate)SDRAMが開発された。
【０００４】
図1はDDR SDRAMを採用するメモリシステムの概略的なブロック図である。
【０００５】
図1を参照すれば、DDR SDRAMを採用するメモリシステムでは、クロックドライバー17が発生するシステムクロックCKがメモリモジュール13上のDDR SDRAM15に伝送される。アドレスADDと命令COMは、書込み動作及び読出し動作時に、メモリコントローラ11からメモリモジュール13上のDDR SDRAM15に単方向に伝送される。
【０００６】
データDQとデータストローブ信号DQSは、書込み動作時はメモリコントローラ11からメモリモジュール13上のDDR SDRAM15に伝送され、読出し動作時はメモリモジュール13上のDDR SDRAM15からメモリコントローラ11に伝送される。すなわち、データDQとデータストローブ信号DQSは両方向に伝送される。一方、データマスキング信号DMは、書込み動作時は、メモリコントローラ11により生成されてメモリモジュール13上のDDR SDRAM15に伝送される。
【０００７】
データストローブ信号DQSはデータDQの入出力をストローブするための信号であり、データマスキング信号DMは書込み動作時にDDR SDRAM15に入力される所定のデータをマスキングするための信号である。一般に、データストローブ信号DQS及びデータマスキング信号DMは、x4構造を有するSDRAMでは4ビットのデータ当り1つずつ割当てられ、x8構造を有するSDRAMでは8ビットのデータ当り1つずつ割当てられる。
【０００８】
したがって、図1に示されたメモリシステムにおいて、図2に示されたように、x4構造を有するSDRAMを採用するモジュール(以下、x4モジュールと称する)とx8構造を有するSDRAMを採用するモジュール(以下x8モジュールと称する)とが混用されない場合には、データDQとデータストローブ信号DQSとの関係は常に一定である。すなわち、メモリモジュール13-1ないし13-4が全てX4モジュールである場合には、データDQがNビットであればデータストローブ信号DQSの数はN/4であり、メモリモジュール13-1ないし13-4が全てX8モジュールである場合には、データDQがNビットであればデータストローブ信号DQSの数はN/8である。
【０００９】
言い換えれば、各メモリモジュール13-1ないし13-4からデータを読出そうとする場合、各メモリモジュール13-1ないし13-4からメモリコントローラ11に伝送されるデータストローブ信号DQSの数が同一である。つまり、メモリコントローラ11が各メモリモジュール13-1ないし13-4から読出されるデータを受信するために使用しなければならないデータストローブ信号DQSの数が同一である。したがって、メモリコントローラ11は同数のデータストローブ信号DQSを使用して容易に各メモリモジュール13-1ないし13-4から読出されるデータを受信しうる。
【００１０】
しかし、図1に示されたメモリシステムにおいて、図3に示されたように、x4モジュールとx8モジュールとが混用される場合には、データDQとデータストローブ信号DQSとの関係が一定していない。ここで、メモリモジュール13-5、13-8がX4モジュールであり、メモリモジュール13-6、13-7がX8モジュールであると仮定する。
【００１１】
この場合、各メモリモジュール13-5ないし13-8からデータを読出そうとする場合、X4モジュール、すなわちメモリモジュール13-5、13-8からメモリコントローラ11に伝送されるデータストローブ信号DQSの数とX8モジュール、すなわちメモリモジュール13-6、13-7からメモリコントローラ11に伝送されるデータストローブ信号DQSの数とが相異なる。つまり、メモリコントローラ11がX4モジュール13-5、13-8から読出されるデータを受信するために使用しなければならないデータストローブ信号DQSの数とメモリコントローラ11がX8モジュール13-6、13-7から読出されるデータを受信するために使用しなければならないデータストローブ信号DQSの数とが相異なる。
【００１２】
例えば、X4モジュール13-5、13-8からNビットのデータDQを読出す場合には、N/4(set0、set1)のデータストローブ信号DQSがX4モジュール13-5、13-8からメモリコントローラ11に伝送される一方、X8モジュール13-6、13-7からNビットのデータDQを読出す場合にはN/8(set0)のデータストローブ信号DQSがX8モジュール13-6、13-7からメモリコントローラ11に伝送される。
【００１３】
以上の理由により、メモリシステムにおいてX4モジュールとX8モジュールとが混用される場合には、メモリコントローラ11はモジュールからデータを読出す時、何れのデータストローブ信号を用いてデータを受信するかが判断し難くなる。したがって、これまでは、メモリシステムでは同じ構造を有するメモリモジュールのみが採用されてきた。
【００１４】
【発明が解決しようとする課題】
したがって、本発明が解決しようとする技術的課題は、メモリシステムにおいて相異なる構造を有するメモリモジュールを混用することを容易にする半導体メモリ装置を提供することである。
【００１５】
本発明が解決しようとする他の技術的課題は、相異なる構造を有するメモリモジュールを混用したメモリシステムを提供することある。
【００１６】
【課題を解決するための手段】
前記技術的課題を達成するために本発明は、書込み動作時、入力データをマスキングするためにメモリコントローラからデータマスキング信号を受信するデータマスキングピンを具備し、読出し動作時には前記データマスキングピンを通じてデータストローブ信号のような信号を出力することを特徴とするSDRAMを提供する。
【００１７】
前記本発明に係るSDRAMは、前記データマスキングピンを通じて受信される前記データマスキング信号をバッファリングして内部回路に出力するデータマスキング信号入力バッファ、及び内部から生じる内部データストローブ信号をバッファリングして前記データマスキングピンに出力する補助データストローブ信号出力バッファをさらに具備する。
【００１８】
また、前記本発明に係るSDRAMは、外部から制御可能なモードレジスターをさらに備え、前記補助データストローブ信号出力バッファは前記モードレジスタの出力信号によって制御されることが望ましい。
【００１９】
前記他の技術的課題を達成するために本発明は、システムクロックに同期して動作し、それぞれのデータストローブ信号に応答してデータを入出力する少なくとも１つの第1メモリモジュールと、前記システムクロックに同期して動作し、それぞれのデータストローブ信号に応答してデータを入出力する少なくとも１つの第2メモリモジュールと、前記第1及び第2メモリモジュールを制御し、前記第1及び第2メモリモジュールとの間でデータを送受信するメモリコントローラとを備え、前記第2メモリモジュールに採用される半導体メモリ装置のそれぞれは、書込み動作時に、入力データをマスキングするために前記メモリコントローラからデータマスキング信号を受信するデータマスキングピンを備え、読出し動作時は、前記データマスキングピンを通じて前記データストローブ信号と同一の信号を出力することを特徴とするメモリシステムを提供する。
【００２０】
前記第1メモリモジュールの構造はX4構造であり、前記第2メモリモジュールの構造はX8構造、X16構造、及びX32構造のうち何れか１つである。
【００２１】
前記第2メモリモジュールに採用される半導体メモリ装置のそれぞれは、書込み動作時、入力データをマスキングするために前記メモリコントローラからデータマスキング信号を受信するデータマスキングピンを備え、特に読出し動作時には前記データマスキングピンを通じて前記データストローブ信号と同じ信号を出力する。また、前記半導体メモリ装置のデータマスキングピンは前記データストローブ信号を伝送するデータストローブラインに連結される。
【００２２】
【発明の実施の形態】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには本発明の望ましい実施例を例示する添付図面及び添付図面に記載された内容を参照しなければならない。
【００２３】
図4は本発明の望ましい実施例に係るメモリシステムを説明するための図面である。ここで、メモリモジュール43-5、43-8はX4モジュールであり、メモリモジュール43-6、43-7はX8モジュールであると仮定する。メモリモジュール43-5ないし43-8はシステムクロックに同期して動作し、それぞれのデータストローブ信号DQSに応答してデータを入出力する。
【００２４】
図4を参照すれば、本発明の望ましい実施例に係るメモリシステムでは、X8モジュール43-6、43-7のデータマスキングピン45がデータストローブ信号DQSを伝送するデータストローブラインset1に連結される。より具体的には、X8モジュールのデータマスキングピン45が、従来はX8モジュール43-6、43-7に連結されなかったデータストローブラインset1に連結される。
【００２５】
一方、X8モジュール43-6、43-7上に装着されるX8 SDRAMは、書込み動作時は所定の入力データをマスキングするためのデータマスキング信号を受信し、読出し動作時はデータストローブ信号と同じ信号を出力するデータマスキングピンを備えている。X8モジュール43-6、43-7上に装着されるX8 SDRAMのデータマスキングピンは、X8モジュール43-6、43-7のデータマスキングピン45に連結される。
【００２６】
従って、本発明の望ましい実施例に係るメモリシステムでは、X8モジュール43-6、43-7からNビットのデータDQを読出す場合にX8モジュール43-6、43-7のデータストローブピンから出力されるN/8(set0)本のデータストローブ信号DQSと、X8モジュール43-6、43-7のデータマスキングピン45から出力されるN/8(set1)本のデータストローブ信号DQSとがメモリコントローラ41に伝送される。
【００２７】
また、X4モジュール43-5、43-8からNビットのデータDQを読出す場合にはX4モジュール43-5、43-8のデータストローブピンから出力されるN/4(set0、set1)のデータストローブ信号DQSがメモリコントローラ41に伝送される。
【００２８】
これにより、本発明の望ましい実施例に係るメモリシステムでは、X4モジュール43-5、43-8とX8モジュール43-6、43-7が混用される場合にも、読出し動作時に各メモリモジュール43-5ないし43-8からメモリコントローラ41に伝送されるデータストローブ信号DQSの数が同一（一定）である。すなわち、読出し動作時にメモリコントローラ41が各メモリモジュール43-6ないし43-8から読出されるデータを受取るために使用しなければならないデータストローブ信号DQSの数が同一（一定）である。
【００２９】
従って、本発明の望まし実施例に係るメモリシステムでは、X4モジュールとX8モジュールとが混用される場合にも、読出し動作時にメモリコントローラ41が同数のデータストローブ信号DQSを使用して各メモリモジュール43-5ないし43-8から読出されるデータを容易に受取ることができる。
【００３０】
一方、書込み動作時にX8モジュール43-6、43-7に書込まれる所定の入力データをマスキングする時は、メモリコントローラ41が発生したデータマスキング信号がX8モジュール43-6、43-7のデータマスキングピン45を通じて入力されて正常にデータマスキング機能が行われる。
【００３１】
図5は、図4に示されたメモリシステムに採用される本発明の望ましい実施例に係るX8 SDRAMにおけるデータマスキング信号及びデータストローブ信号入出力と関連する部分を示す回路図である。
【００３２】
図5を参照すれば、本発明の望ましい実施例に係るX8 SDRAMは、データストローブピン51、データストローブ信号出力バッファ52、データストローブ信号入力バッファ53、データマスキングピン54及びデータマスキング信号入力バッファ55を具備する。また、本発明の望ましい実施例に係るSDRAMは、図4に示されたメモリシステムにおいて、X4モジュールとX8モジュールとの混用を可能にするために補助データストローブ信号出力バッファ56及びモードレジスタ57をさらに具備する。
【００３３】
データストローブ信号出力バッファ52は、読出し動作時に、内部で発生した内部データストローブ信号IDQSをバッファリングしてデータストローブピン51に出力する。データストローブ信号入力バッファ53は、書込み動作時に、図4に示されたメモリコントローラ41が発生したデータストローブ信号DQSをデータストローブピン51を通じて受信し、受信した信号をバッファリングして内部回路に出力する。
【００３４】
データマスキング信号入力バッファ55は、書込み動作時に、メモリコントローラ41が発生したデータマスキング信号DMをデータマスキングピン54を通じて受信し、受信した信号をバッファリングして内部回路に出力する。補助データストローブ信号出力バッファ56は、読出し動作時に、内部データストローブ信号IDQSをバッファリングしてデータマスキングピン54に出力する。すなわち、読出し動作時、データストローブピン51を通じて出力される信号と同一の信号がデータマスキングピン54を通じて出力される。
【００３５】
ここで、データストローブピン51を通じて出力される信号とデータマスキングピン54を通じて出力される信号の位相差をできる限り小さくするためには、データストローブ信号出力バッファ52と補助データストローブ信号出力バッファ56とを同一の回路で構成することが望ましい。
【００３６】
一方、補助データストローブ信号出力バッファ56は外部から制御可能なモードレジスタ57の出力信号により制御されることが望ましく、これによりデータストローブ信号出力バッファ56を選択的に制御しうる。
【００３７】
図6は、従来のX8 SDRAMと、図5に示された本発明の望ましい実施例に係るX8 SDRAMとにおける信号の差を示すためのタイミング図である。
【００３８】
図6に示すように、書込み動作時は従来のSDRAMのデータマスキングピンDMを通じて入力される信号と本発明の望ましい実施例に係るSDRAMのデータマスキングピンDMを通じて入力される信号とが同一である。
【００３９】
一方、読出し動作時には、従来のSDRAMではデータマスキングピンDMの状態がドント・ケア(Don't care)状態であるのに対して、本発明の望ましい実施例に係るSDRAMではデータストローブピンDQSを通じて出力される信号と同一の信号がデータマスキングピンDMを通じて出力される。
【００４０】
前述したように、本発明の望ましい実施例に係るX8 SDRAMは、読出し動作時に、データストローブピンを通じて出力する信号と同一の信号をデータマスキングピンを通じて出力することによって、メモリシステムにおいて、X4 SDRAMとX8 SDRAMとを混用することを容易にする。
【００４１】
また、本発明の望ましい実施例に係るメモリシステムでは、上記の本発明の望ましい実施例に係るX8 SDRAMを採用して、該X8 SDRAMのデータマスキングピン、すなわちX8モジュールのデータマスキングピンをデータストローブラインに連結することによってX4モジュールとX8モジュールとが混用される場合において、読出し動作時に各メモリモジュールからメモリコントローラに伝送されるデータストローブ信号の数を同一にすることができる。したがって、本発明の望ましい実施例に係るメモリシステムによれば、X4モジュールとX8モジュールとが混用される場合においても、読出し動作時にメモリコントローラが同数のデータストローブ信号を使用することができ、各メモリモジュールから読出されるデータを容易に受取ることができる。
【００４２】
前述したように、本発明の望ましい実施例に係るSDRAMによれば、メモリシステムにおいて相異なる構造を有するメモリモジュールを混用することが容易になり、また、本発明の望ましい実施例に係るメモリシステムによれば、相異なる構造を有するメモリモジュールを混用することができる。
【００４３】
以上、X4及びX8モジュールを含むメモリシステム及びX4及びX8 SDRAMについて例示的に説明したが、本発明の概念がX4、X8、X16、X32・・・に拡張して適用可能なのは明白である。また、上記の実施例において特定の用語が使われたが、これは単に本発明の理解を容易にするために使われたのであって、特許請求の範囲に記載された本発明の技術的範囲を限定するために使われたものではない。したがって、当業者ならこれより多様な変形及び均等な他の実施例を採用しうることを理解しうる。よって、本発明の真の技術的保護範囲は特許請求の範囲に記載された発明の技術的思想によってのみ決まるべきである。
【００４４】
【発明の効果】
本発明の半導体メモリ装置によれば、メモリシステムにおいて相異なる構造を有するメモリモジュールを混用することを容易にすることができる。
【００４５】
本発明のメモリシステムによれば、相異なる構造を有するメモリモジュールを混用したメモリシステムを提供することができる。
【図面の簡単な説明】
【図１】  DDR SDRAMを採用するメモリシステムの概略的なブロック図である。
【図２】従来のメモリシステムおいて同じ構造を有するモジュールのみが使われる場合におけるデータとデータストローブ信号との関係を示す図面である。
【図３】従来のメモリシステムにおいて相異なる構造を有するモジュールが混用される場合におけるデータとデータストローブ信号との関係を示す図面である。
【図４】本発明の望ましい実施例に係るメモリシステムを説明するための図面である。
【図５】本発明の望ましい実施例に係るSDRAMにおけるデータマスキング信号及びデータストローブ信号入出力と関連する部分を示す回路図である。
【図６】従来のSDRAMと本発明の望ましい実施例に係るSDRAMとにおける信号の差を示すタイミング図である。
【符号の説明】
４１  メモリコントローラ
43-5〜43-8  メモリモジュール
４５  データマスキングピン
【図１】
0003670604.tif 000002
【図２】
0003670604.tif 000003
【図３】
0003670604.tif 000004
【図４】
0003670604.tif 000005
【図５】
0003670604.tif 000006
【図６】
0003670604.tif 000007