(57)【特許請求の範囲】
【請求項１】
第１の表面上に第１の金属プレートが一定の間隔をおいてアレイ状に与えられ、第２の表面上に単一の連続的な第２の金属プレートを与えた単一の連続的な第１の強誘電膜を含むデータ記憶構造であって、第１の金属プレートの各々に対応する前記第１の強誘電膜の部分が単一のビット・データを記憶するためのセルを複数有するデータ記憶構造に、複数のビット・データを記憶し、読取る方法において、
前記第１及び第２の金属プレートの間に電圧を印加して、前記第１の金属プレートの領域に対応する前記第１の強誘電膜のセルにビット・データの値に対応する正又は負の分極状態を生じさせて、前記第１の強誘電膜内に複数のビット・データを記憶するステップと、
前記第１の強誘電膜と反対側の前記第２の金属プレートの表面上に第２の強誘電膜と、前記第２の金属プレートと反対側の前記第２の強誘電膜の表面上に第３の金属プレートとを含むデータ読取り構造において、第２及び第３の金属プレートの間に電圧を印加して、前記第２の強誘電膜内に圧力を生成して前記第２の金属プレートを介して前記第１の強誘電膜に力を印加し、前記セルの第１の強誘電膜の領域に記憶された分極に対応して前記第１および第２の金属プレート間に電位差を生じさせ、第１の強誘電膜中の記憶済みビット・データに対応する分極状態を読み取るステップと、
を含むデータ記憶構造に複数のビット・データを記憶し、読取る方法。
【請求項２】
前記第３の金属プレートを電圧源に結合することにより、前記第２の強誘電膜の両端間に電圧が印加される、請求項１に記載の方法。
【請求項３】
前記第３の金属プレートに結合される前記電圧源が、前記第２の強誘電膜を共振させる周期的なパルスである、請求項２に記載の方法。
【請求項４】
前記第３の金属プレートに電圧を印加することにより第２の強誘電膜に圧力を生成して前記第２の金属プレートを介して第１の強誘電膜の前記セルの各々に力を加え、該セルのそれぞれから同時に分極状態を読み取ることを更に含む、請求項３に記載の方法。
【請求項５】
第１の表面及び第２の表面を有する、単一の連続的な第１の強誘電膜と、
前記第１の表面上に配置された複数の第１の金属プレートのアレイと、
前記第１の強誘電膜の第２の表面上に配置された単一の連続的な第２の金属プレートと、
前記第１の金属プレートの少なくとも１つと前記第２の金属プレートとの間に電圧を印加するための手段とを備え、
前記アレイ中の前記第１の金属プレートの各々に対応する前記第１の強誘電膜部分は、単一のビット・データを記憶するためのセルに分離され、前記セルの各々を分離する前記強誘電膜の部分は未分極状態であり、前記電圧は、前記第１の金属プレートの少なくとも１つに対応するセルに記憶されるビット・データの値に対応する極性を有し、
前記記憶されたビット・データを読み取るための手段を更に含み、
前記データを読み取るための手段は、前記第１の強誘電膜と前記第２の金属プレートを共用する第２の強誘電膜を含み、前記第２の金属プレートと反対側の前記第２の強誘電膜上に第３の金属プレートを有し、前記第２の強誘電膜の両端間に印加した電圧により前記第２の強誘電膜を膨張させ前記第２の金属プレートを介して前記第１の強誘電膜に力を印加し、前記第１の強誘電膜内の前記セルの各々の両端間に電圧を誘導し、前記誘導された電圧が前記セルのそれぞれに既に記憶された分極に対応する極性を有することを特徴とする、
不揮発性記憶装置
【請求項６】
第１の強誘電膜は、第１の表面上に有する複数の第１の金属プレートと第２の表面上に有する第２の金属プレートとの間にサンドイッチ状になっており、各第１の金属プレートに対応する強誘電物質の各領域がセルを構成する前記第１の強誘電膜と、複数の異なる不揮発な分極状態を前記セルの各々に記憶する手段と、前記記憶済み分極状態を読み取る手段とを含み、
前記記憶する手段が、前記第２の金属プレートを基準電圧に接続し、前記複数の第１の金属プレートを前記基準電圧に対してプラスまたはマイナスの電圧源に接続するための手段を含み、
前記読み取る手段が、前記第１の強誘電膜と反対の前記第２の金属プレートの面と第３の金属プレートの第１の面との間にサンドイッチ状になっている第２の強誘電膜を含み、前記第２の金属プレートが前記基準電圧に接続され、前記第３の金属プレートに前記第２の強誘電膜の両端間に電圧を印加するための手段をさらに含み、前記印加電圧が前記第２の強誘電膜内で圧力を誘導し、前記圧力が前記第１の強誘電膜に力を印加し、前記第１の強誘電膜内の前記セルの各々の両端間に電圧を誘導し、前記誘導された電圧が前記セルのそれぞれに既に記憶された分極に対応する極性を有するメモリ・デバイス。
【請求項７】
前記第３の金属プレートに印加される前記電圧が、前記第２の強誘電膜を共振させる周期的なパルスである、請求項６に記載のメモリ・デバイス。
【請求項８】
シリコン・チップに埋め込まれた回路をさらに含み、前記回路が前記第１の強誘電膜に分極状態を書き込み読み取るための手段を含み、前記チップが前記第１の金属プレートの前記第１の面に接続される、請求項６に記載のメモリ・デバイス。
【請求項９】
前記回路がセンス増幅器と書込みバッファを含み、複数の前記第１の金属プレートがパスゲートによりビット線に接続され、前記パスゲートが複数のワード線によって操作され、前記ワード線がアドレス・デコード回路によって制御され、前記チップから出力信号を供給するために前記ビット線が追加のアドレス・デコード回路によって多重化される、請求項８に記載のメモリ・デバイス。
【請求項１０】
記憶済みビットを読み取るために前記第３の金属プレートに接続される前記電圧源が、前記第２の強誘電膜を共振させる周期的なパルスである、請求項９に記載のメモリ・デバイス。
【請求項１１】
それぞれが請求項６に記載のメモリ・デバイスを含む２つのチップを含み、前記第３の金属プレートが両方のチップに共通の単一プレートになり、前記チップ出力信号が２つのチップのエッジでアクセス可能になるように、前記２つのチップが向かい合わせに互いに上に積み重ねられている、記憶システム。
【請求項１２】
記憶済みビットを読み取るために前記第３の金属プレートに接続される前記電圧源が、前記第２の強誘電膜を共振させる周期的なパルスである、請求項１１に記載の記憶システム。
【請求項１３】
サブシステム手段のそれぞれが２つの前記メモリ・デバイスを含む請求項１２に記載の記憶システムであり、前記サブシステム手段の複数が積み重ねられ、または、前記サブシステム手段の複数がまとめてパッケージングされた、メモリ・システム。
【請求項１４】
更に広域並列データ出力を含む請求項１３に記載のメモリ・システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般にメモリ・システムに関し、具体的には不揮発性のメモリ・システムを作成するために強誘電膜を使用する。本発明は、現行の回転磁気媒体によって可能なものを大幅に上回る画期的な容積密度、ランダム・アクセス機能、帯域幅とアクセス時間を実証するものである。
【０００２】
【従来の技術】
ＢａＴｉＯ3およびＳｒＴｉＯ3などの強誘電膜は、図１に示すよう/amdに電界によって分極できるようにする低い対称性を保有することが知られている。ここで使用する「強誘電膜」という用語は、電界の印加により極性を永続的に設定可能な物質を意味し、上記の具体的な物質および上記の特性を有する他の物質を包含する。
【０００３】
膜の両端間に電圧が増加するにつれて、強誘電体の分極が増大する。電界が飽和分極しきい値を超えると、膜は永続的にその方向に分極したままになり、電圧が除去されてからしばらくの間、一定の残存分極に減衰することになる。この現象を図２に示す。
【０００４】
しきい電圧は膜の厚さによって決まる。典型的な厚さ０．２ミクロンの膜の場合、ほとんどの強誘電膜についていずれかの方向の分極の変更を行うには、３〜５ボルトで十分である。
【０００５】
図３は、分極膜２２（分極の方向は矢印２０によって示されている）上の物理的圧力と誘導電圧との間に関係があることを示している。図３に示すように、たとえば距離ΔＺだけ分極膜を圧縮すると、圧縮膜内に膜を通る小規模な変位電流が発生する。この結果、印加した圧力によって誘導された電圧の現れとして、膜の表面に（たとえば、金属プレート上に）電荷が蓄積される。電圧がプラスであるかまたはマイナスであるかは、膜の極性によって決まる。
【０００６】
このメカニズムは逆にも作用する。特に、電圧が分極膜の両端間に印加された場合、電圧の大きさと、電圧が分極に関してプラスであるかまたはマイナスであるかに応じて、膜は膨張または収縮する。この効果は強誘電体の圧電係数を特徴とし、この係数は現在使用している典型的な種類の強誘電膜の場合に２００ｐＣ／Ｎの範囲内になる。
【０００７】
【発明が解決しようとする課題および課題を解決するための手段】
本発明の一目的は、セルに機械力を加え、そこから誘導電荷を読み取ることによりセルの状態を決定できるメモリ・セルを提供することにある。
【０００８】
本発明の他の目的は、分極状態を記憶するために使用する第１の膜と、記憶した分極状態を感知するために第１の膜に機械圧力を加えるために使用する第２の膜とを有する強誘電膜を使用する不揮発性メモリ・システムを提供することにある。
【０００９】
本発明の他の目的は、分極状態を記憶し、分極状態を感知するためにシリコン内の回路を使用できるように、前記膜をシリコン表面上に統合することにある。
【００１０】
本発明の他の目的は、前記強誘電膜内の記憶した状態にランダム・アクセスできるようにするために前記回路を使用することにある。
【００１１】
本発明の他の目的は、高出力帯域幅を達成する広域並列出力を提供するために、以後チップという前記統合シリコン構造を使用することにある。
【００１２】
本発明の他の目的は、チップを効率よく操作するためにその自然共振周波数で前記第２の膜を振動することによりこのチップから周期的出力を提供することにある。
【００１３】
本発明の他の目的は、一方がもう一方の上になるようにチップを向かい合わせに積み重ねることにより前記共振構造を共用する２つのチップを使用するメモリ・システムを作成することにある。
【００１４】
本発明の他の目的は、大きい容積密度とより広い帯域幅を得るために、互いの上に前記メモリ・システムを積み重ねることにより複数の前記メモリ・システムを使用するより大きいメモリ・システムを作成することにある。
【００１５】
本発明の他の目的は、並列のより大きい複数の前記メモリ・システムからさらに大きいメモリ・システムを作成することにある。
【００１６】
【発明の実施の形態】
次に、図４に関連して、本発明を詳細に説明する。上記の基本圧電メカニズムとそれに対応する逆メカニズムは、強誘電膜の分極状態を感知する、すなわち、読み取るためにタンデムで使用することができる。図４は、それぞれの強誘電膜３０および３２と、各セルの底面上の第１の金属プレート３４および３６とを含む、２つのセルＡおよびＢを示している。
【００１７】
本実施例では、強誘電膜３０および３２がそれぞれ単一隣接層の一部であるので、各セルの領域はそのそれぞれの第１の金属プレートによって定義される。というのは、たとえば、分極された第１の膜の領域は第１の金属プレートのすぐ上のローカル領域であるからである。領域３１はセルＡおよびＢを分離しているが、この実施例では、同じ強誘電膜から作成され、したがって、３０および３２とともに単一層の一部を形成している。これは、類似材質の膜３０および３２と同じように使用されるわけではないことを示すために、網掛けされている。各セルごとに、第１の金属プレートは、セルを感知したときに電気出力接点として機能し、新しいセル分極状態が書き込まれたときに電気入力接点として機能する。図４のＩＮおよびＯＵＴ端子における波形は感知プロセスを示している。
【００１８】
図４のセルＡおよびＢはどちらも第２の金属プレート３８に取り付けられた表面を有し、これは本実施例では単一隣接金属接地平面である。第２の分極強誘電膜４０は金属プレート３８の反対表面上に付着され、膜４０はそのもう一方の表面が第３の金属プレート４２に接続されている。
【００１９】
膜４０はプレート３８と４２との間にサンドイッチ状になっている。このサンドイッチ構造は、それがｚ方向ではなくｙ方向に膨張できるように機械的に拘束されており、したがって、第２の強誘電膜は電圧がプレート４２に印加されたときに圧力を生成することになる。この機械的拘束は、図４の構造を固定高パッケージ内に入れることによって得られる。
【００２０】
この結果の機械力はセルの対に作用し、それを横切ってプレート３４および３６で感知可能な電圧を誘導する。誘導電圧の極性は、プレート３４および３６のすぐ上にある膜３０および３２内のローカル分極に対応する。
【００２１】
同様に、セルＡおよびＢは、プレート３４および３６にプラスまたはマイナスの電圧を印加することによって書き込むことができる。各プレートの上にある膜３０および３２の局部は、図１に関連して説明したように、印加電圧の極性に対応する分極状態を呈することになる。
【００２２】
後述するように、すべての関連パラメータの値が妥当である場合、図４のセルは非常に小さく（ＤＲＡＭに匹敵）、非常に高速（ＳＲＡＭに匹敵）なものにすることができ、単純な処理技法を使用して作成することができる。さらに、このようなセルから作られたチップは、既知の不揮発性記憶システムと比較したときに高帯域幅を提供するように作成することができ、このようなチップから作られたシステムは、ＤＲＡＭメインメモリ・システムの待ち時間を有する大容量不揮発性記憶域を提供することができる。
【００２３】
このようなセルの有用性を示すため、図４のプレート３４の出力は２５ｆＦの負荷（ワイヤおよび受信回路を含む）を励起しなければならず、受信回路は１００ｍＶを感知しなければならないと想定する。２５ｆＦに１００ｍＶの電位を乗せるには、０．１×６Ｅ１８×２５Ｅ−１５＝１．５Ｅ４個の電子を必要とする。２００ｐＣ／Ｎという圧電係数は、平方ミクロン気圧当たり２００個の電子に相当する。したがって、１．５Ｅ４個の電子を生成するには、２００ｐＣ／Ｎという係数を備えた７５平方ミクロン気圧を必要とする。１５気圧という保守的圧力では、５平方ミクロンのセルで十分である。
【００２４】
非常に保守的なことに、適度な境界によって囲まれ、センス増幅器を取り入れた５平方ミクロン・セル（おそらく、保守的にわずかに大きく作られたもの）は、２０平方ミクロンの領域に容易に収めることができる。これは平方センチメートル当たり５Ｍビットの空中密度をもたらすが、これは平方インチ当たり約４Ｍバイトである。
【００２５】
図５は、複数の記憶セルと、セルを読み書きするための回路とを示している。この回路は、ビット線上の電圧の極性を検出するためのセンス増幅器４４と、書込みイネーブル（ＷＥ）信号がハイであるときにビット線をプラスまたはマイナスの電圧に励起するための書込みバッファ４６とを含む。各セルはそれぞれのパスゲート４８〜５１によりビット線に結合され、各パスゲートはそれぞれのワード線（ＷＬ）５２〜５５によって制御される。ＡＣ信号源が示されているが、読取りが必要なときに作動されるスイッチにより、１対の反対極性ＤＣ電圧源のいずれか一方をプレート５６に結合できることが分かるだろう。
【００２６】
したがって、メモリ・アドレスがチップに提示されると、デコード回路（図示せず）がそのアドレスを操作し、ワード線（ＷＬ）の一方を活動化する。このため、図５の構造のセルの一方だけがビット線５８に接続される。チップ上に多くの独立ビット線が存在可能であることが分かるだろう。
【００２７】
所望の操作が読取りである場合、パスゲート５９のゲートで読取りイネーブル（ＲＥ）信号が立ち上がり、金属プレート５６上の振動電圧がハイになると、膜５７が膨張し、それにより、選択したセルの分極状態に応じてビット線上でプラスまたはマイナスの電圧を誘導する。センス増幅器４４は、ビット線５８上の電圧の極性を感知し、パスゲート５９を通り、複数列アレイの場合は適切なビット線出力を選択するチップレベル・マルチプレクサ（図示せず）まで適切な信号を励起する。
【００２８】
所望の操作が書込みである場合、パスゲート６０のゲートで書込みイネーブル（ＷＥ）信号が立ち上がり、ビット線５８は書込みバッファによってプラスまたはマイナスの電圧に励起される（記憶すべきデータの値に応じて１または０を示す）。この電圧は、選択したセルの分極状態を設定する。
【００２９】
上記の数値例では、２５ｆＦという負荷キャパシタンスを想定していた。ただし、実際のキャパシタンスは単一ビット線に接続されたセルの数ならびに各セルのキャパシタンスによって決まることに留意されたい。広範囲の設計が可能であり、一般に１つのチップは多くのビット線を含むことになる。たとえば、１平方インチのチップでは、ビット線当たり３２個のセルがある場合、１００万本のビット線が存在することになるだろう。
【００３０】
また、チップからの全データ帯域幅は、共振プレート５６が励起される周波数と、オフチップで励起された入出力ピンの数（純粋に設計上の選択の問題）との積によって決定されることに留意されたい。ほとんどの強誘電膜は２０ＭＨｚ〜５０ＭＨｚの範囲の共振周波数を有し、現在のパッケージング技術では１０００本の入出力ピンが非常に妥当である。上記の例の１００万本のビット線を１０００個の信号出力に多重化し、その構造を２０ＭＨｚで共振させた場合、単一チップからのデータ転送速度は毎秒２．５Ｇバイトになるだろう。
【００３１】
２．０μ2／セルを想定すると、１平方インチのチップは４Ｍバイトを含み、毎秒２．５Ｇバイトのデータ転送速度ではこのようなチップの内容全体を１．６ミリ秒で読み取ることになるだろう。したがって、メモリ・システムは、このデータ転送速度で動作する場合、このようなチップを数多く含むことができる。たとえば、このようなチップが６２５個あれば、この転送速度を１秒間維持できるだろう。
【００３２】
このようなシステムに関連する待ち時間は共振周波数の逆数に相当することに留意されたい。２０ＭＨｚでは、待ち時間は５０ミリ秒になる。さらに、このシステムは、ランダム・アクセス機能を提供する。したがって、本発明のシステムは、ディスクなどの他の不揮発性媒体を上回る明確な利点、すなわち、高帯域幅、低待ち時間、ランダム・アクセス機能をもたらす。
【００３３】
本発明のメモリ・システムは、後述するように、高容積密度を達成するために、多くのチップと一緒にパッケージングすることができる。
【００３４】
図６は、本発明によるより複雑なメモリ配置を示している。具体的には、図５に示すチップのうちの２つを向かい合わせにまとめて配置することにより、この２つのチップを単一エンティティに結合することができ、その結果、単一共振プレート６２はこの２つのチップによって共用される。各メモリ・チップは、それぞれ強誘電膜層６４および６５と、強誘電層６６〜６９および７０〜７３を含む複数のメモリ・セルとを含む。層６６〜６９および７０〜７３は、プレート７４および７５によって層６４および６５からそれぞれ分離されている。それぞれのプレート７６〜８４は、層６６〜７３用の第２の境界をそれぞれ提供する。セル６６〜６９は、図５に関連して説明したようにセンス増幅器８５および書込みバッファ８６により読取り／書込みを行うことができる。セル７０〜７３は、同様にセンス増幅器８７および書込みバッファ８８により読取り／書込みを行うことができる。この構造の容量は単一チップの容量の２倍である。
【００３５】
図７は、タワー構成になるようにまとめて積み重ねた複数の図６の構造を示している。ただし、現行チップの厚さは通常１００ミクロン〜３００ミクロンの範囲であり、必要であれば、チップはより高いコストでかなり薄い寸法（たとえば、１０ミクロン）まで研削することができることに留意されたい。したがって、２層の強誘電膜を備えた図５に示すような単一チップは、特殊な機械加工または処理ステップを一切使用せずに容易かつ経済的に１２５ミクロンの厚さにすることができる。ただし、このようなチップからなる厚さ１インチのスタックは、立方インチ当たり８００Ｍバイトの容積密度に対応して２００個のチップを含むことに留意されたい。また、複数のこのような構造が１つのボックスにパックされ、並列に敷設されている場合、単一の立方フィートのボックスは１テラバイト以上の不揮発性記憶域を保持し、ファン（必要な場合）および電源のために容積の３０％が残されることに留意されたい。これは、３フィート×４フィート×８フィートのラックが１００テラバイトを収容することができ、このようなラックが１０個あれば１ペタバイトを保持できることを意味する。これは、データベースのすべての部分に対してＤＲＡＭ程度の待ち時間で使用可能な大規模データベース全体を不揮発性記憶域上に有することに相当する。
【００３６】
さらに、各ラックは、チップ当たり単一入出力ピンしかない場合でも２０ＭＨｚ〜５０ＭＨｚの速度でサイクル当たり数百ページに対応する帯域幅を容易に提供することができ、５０ナノ秒の範囲内の待ち時間でこのようなページを提供できるだろう。このデータ転送速度は実際には、ラックから敷設可能なワイヤの数によって制限される。確かに、サイクル当たり１ページであれば、非常に実行しやすいものである。
【００３７】
次に、図８〜１６に関連して本発明によるチップの構築に関連する処理ステップを説明する。図８〜１４は、そのプロセスの様々な段階におけるチップの平面図および側面断面図である。図１５〜１６は、他のプロセス段階の側面断面図である。
【００３８】
このプロセスは、図８の平面図および側面断面図に示すように、メモリ・チップの構築に続いて始まる。図示の通り、メモリ・チップ構築プロセスの最終処理ステップに続いて、チップの表面は、適切に配置されサイジングされた金属パッドとともにＳｉＯ２でプレーナ化される。図８の平面図を参照すると、内部矩形アレイ内の１つのパッドは各ビット用に機能する（第１の金属プレート）。示されているように接地ピンがビット・アレイの周りに配置され、いくつかの接地ピンはビット・アレイの内部にも配置することができる。接地ピンは第１の強誘電層の接地電極に接続されることになる。ＡＣパッドは、第１の強誘電層の第２の電極に接続されるが、図示の通り、接地パッドの外部に配置されている。
【００３９】
入出力パッドはチップの外周に沿って配置されている。各活動入出力パッドの隣には、ブランク（浮動）パッドが存在する。このようなブランク・パッドは、２つのチップ間にフリップチップ・ボンディングを形成するのに役立ち、フリップチップ・ボンドのデバイスへのワイヤ・ボンドを形成するのに役立つ。この金属パッド（多くの場合、Ｐｔ／Ｔｉ合金）の組成は、使用した強誘電膜との適切な電極接点を形成し、シリコン技術に適合するように選択される。
【００４０】
次に図９を参照すると、このプロセスの次のステップは、好ましくはスピンコーティングにより、プレーナ化したウェハ表面上に所望の厚さの第１の強誘電層を付着することである。所与の付着速度、付着温度、強誘電膜の構造またはタイプ（有機など）が好ましい場合、他の付着技法（化学的気相付着法または物理蒸着法など）も使用することができる。（W. WersingおよびR. BruchhausによるSPIE Vol.2364、１２ページ、１９９４年を参照されたい。）第１の強誘電層の厚さは、デバイスを操作するための切替え電圧ならびに使用した強誘電膜の分極状態を切り替えるために必要な臨界磁界（Ｅｃ）によって決定される。Ｅｃ＝１００ｋＶ／ｃｍであり、切替え電圧が２．５Ｖである場合、第１の強誘電膜の厚さは０．００００２５ｃｍ、すなわち、２５０ｎｍになるだろう。
【００４１】
次に図１０を参照すると、第１の強誘電層の付着および初期アニーリング後、接地金属パッドの位置の上に標準的なリソグラフィ・プロセスで接点ホール９００が開けられる。好ましいことに、接点ホールは、ウェハ上で回転させたフォトマスクを使用して湿式エッチングが施される。
【００４２】
図１１を参照すると、次に第２の金属電極膜（Ｍ＿２）が矩形形状の第１の強誘電膜上に付着され、接地接点ホールの外部エッジまで延びている。このプロセスでは、第１の強誘電膜の上の第２の金属層とチップの第１の金属接地パッドとの間で接触が行われる。
【００４３】
図１２を参照すると、次に強誘電膜の第２の層が付着され、第２の金属層（Ｍ２）と第１の強誘電層の一部を覆い、Ｍ２で覆われた領域を超えて延びている。第２の強誘電膜の厚さは、所望の周波数範囲内の共振周波数でまたはその外側で適切かつ安定した励起を行うように調整される。第２の強誘電層の厚さは、第１の強誘電層の数倍になるものと予想される。その場合、（切替え電圧の大きさの）励起ＡＣ電圧により第２の強誘電膜でわずかな分極変調が発生し、その結果、圧電励起がさらに安定し、電力消費量が低下する可能性がある。第２の強誘電層の付着に続いて、第２のサーマル・アニーリング・ステップが行われる。
【００４４】
図１３を参照すると、接点ホール１２００は、対応するＡＣパッド位置で第２および第１の強誘電層を貫通するエッチングが施される。このようなバイアにより、ＡＣパッドと第２の強誘電膜の第２の（ドライバ）電極との間で接触が行われることになる。
【００４５】
図１４を参照すると、次に金属の第３の層（Ｍ＿３）が第２の強誘電膜の上に付着され、ＡＣピン・バイアの外部エッジまで延びる領域を覆う。前に作成したバイアにより、第３の金属層Ｍ３と第１の金属ＡＣ励起パッドとの間で接触が行われる。
【００４６】
図１５を参照すると、次の処理ステップでは、第３の金属層の境界を超えて延びる第１および第２の強誘電層の領域がエッチングで除去される。このステップ後、元のチップ上の第１の金属入出力およびブランク・パッドが再びアクセス可能になる。
【００４７】
図１６を参照すると、次の処理ステップでは、（第３の金属膜上のより小さいサイズのハンダボールまたはハンダ膜とともに）ハンダボール１５００が第１の金属ＡＣおよびブランク・パッドに取り付けられ、フリップチップボンディングが行われる。ただし、２つのチップがボンディングのために互いに向かい合う場合、各活動入出力パッドがブランク・パッドに面し、またその逆になることに留意されたい。適切な温度では、Ｍ３層同士が接触し、２つのチップが同時に溶融するまで、２つのチップがまとめて押される。
【００４８】
ただし、上記の特殊なフリップチップ・ボンディング技法では、活動入出力パッドが反対側のチップ上のブランク・パッドにボンディングされ、強度を増すだけでなく、容易なワイヤボンディング・サイトと、側面搭載チップの積み重ねの可能性ももたらすことに留意されたい。
【００４９】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５０】
（１）第１の表面上に第１の金属プレートが一定の間隔をおいてアレイ状に与えられ、第２の表面上に単一の連続的な第２の金属プレートを与えた単一の連続的な第１の強誘電膜を含むデータ記憶構造であって、第１の金属プレートの各々に対応する前記第１の強誘電膜の部分が単一のビット・データを記憶するためのセルを複数有するデータ記憶構造に、複数のビット・データを記憶し、読取る方法において、
前記第１及び第２の金属プレートの間に電圧を印加して、前記第１の金属プレートの領域に対応する前記第１の強誘電膜のセルにビット・データの値に対応する正又は負の分極状態を生じさせて、前記第１の強誘電膜内に複数のビット・データを記憶するステップと、
前記第１の強誘電膜と反対側の前記第２の金属プレートの表面上に第２の強誘電膜と、前記第２の金属プレートと反対側の前記第２の強誘電膜の表面上に第３の金属プレートとを含むデータ読取り構造において、第２及び第３の金属プレートの間に電圧を印加して、前記第２の強誘電膜内に圧力を生成して前記第２の金属プレートを介して前記第１の強誘電膜に力を印加し、前記セルの第１の強誘電膜の領域に記憶された分極に対応して前記第１および第２の金属プレート間に電位差を生じさせ、第１の強誘電膜中の記憶済みビット・データに対応する分極状態を読み取るステップと、
を含むデータ記憶構造に複数のビット・データを記憶し、読取る方法。
（２）前記第３の金属プレートを電圧源に結合することにより、前記第２の強誘電膜の両端間に電圧が印加される、上記（１）に記載の方法。
（３）前記第３の金属プレートに結合される前記電圧源が、前記第２の強誘電膜を共振させる周期的なパルスである、上記（２）に記載の方法。
（４）前記第３の金属プレートに電圧を印加することにより第２の強誘電膜に圧力を生成して前記第２の金属プレートを介して第１の強誘電膜の前記セルの各々に力を加え、該セルのそれぞれから同時に分極状態を読み取ることを更に含む、上記（３）に記載の方法。
（５）第１の表面及び第２の表面を有する、単一の連続的な第１の強誘電膜と、
前記第１の表面上に配置された複数の第１の金属プレートのアレイと、
前記第１の強誘電膜の第２の表面上に配置された単一の連続的な第２の金属プレートと、
前記第１の金属プレートの少なくとも１つと前記第２の金属プレートとの間に電圧を印加するための手段とを備え、
前記アレイ中の前記第１の金属プレートの各々に対応する前記第１の強誘電膜部分は、単一のビット・データを記憶するためのセルに分離され、前記セルの各々を分離する前記強誘電膜の部分は未分極状態であり、前記電圧は、前記第１の金属プレートの少なくとも１つに対応するセルに記憶されるビット・データの値に対応する極性を有し、
前記記憶されたビット・データを読み取るための手段を更に含み、
前記データを読み取るための手段は、前記第１の強誘電膜と前記第２の金属プレートを共用する第２の強誘電膜を含み、前記第２の金属プレートと反対側の前記第２の強誘電膜上に第３の金属プレートを有し、前記第２の強誘電膜の両端間に印加した電圧により前記第２の強誘電膜を膨張させ前記第２の金属プレートを介して前記第１の強誘電膜に力を印加し、前記第１の強誘電膜内の前記セルの各々の両端間に電圧を誘導し、前記誘導された電圧が前記セルのそれぞれに既に記憶された分極に対応する極性を有することを特徴とする、
不揮発性記憶装置
（６）第１の強誘電膜は、第１の表面上に有する複数の第１の金属プレートと第２の表面上に有する第２の金属プレートとの間にサンドイッチ状になっており、各第１の金属プレートに対応する強誘電物質の各領域がセルを構成する前記第１の強誘電膜と、複数の異なる不揮発な分極状態を前記セルの各々に記憶する手段と、前記記憶済み分極状態を読み取る手段とを含み、
前記記憶する手段が、前記第２の金属プレートを基準電圧に接続し、前記複数の第１の金属プレートを前記基準電圧に対してプラスまたはマイナスの電圧源に接続するための手段を含み、
前記読み取る手段が、前記第２の金属プレートの第２の面と第３の金属プレートの第１の面との間にサンドイッチ状になっている第２の強誘電膜を含み、前記第２の金属プレートが前記基準電圧に接続され、前記第３の金属プレートに前記第２の強誘電膜の両端間に電圧を印加するための手段をさらに含み、前記印加電圧が前記第２の強誘電膜内で圧力を誘導し、前記圧力が前記第１の強誘電膜に力を印加し、前記第１の強誘電膜内の前記セルの各々の両端間に電圧を誘導し、前記誘導された電圧が前記セルのそれぞれに既に記憶された分極に対応する極性を有するメモリ・デバイス。
（７）前記第３の金属プレートに印加される前記電圧が、前記第２の強誘電膜を共振させる周期的なパルスである、上記（６）に記載のメモリ・デバイス。
（８）シリコン・チップに埋め込まれた回路をさらに含み、前記回路が前記第１の強誘電膜に分極状態を書き込み読み取るための手段を含み、前記チップが前記第１の金属プレートの前記第１の面に接続される、上記（６）に記載のメモリ・デバイス。
（９）前記回路がセンス増幅器と書込みバッファを含み、複数の前記第１の金属プレートがパスゲートによりビット線に接続され、前記パスゲートが複数のワード線によって操作され、前記ワード線がアドレス・デコード回路によって制御され、前記チップから出力信号を供給するために前記ビット線が追加のアドレス・デコード回路によって多重化される、上記（８）に記載のメモリ・デバイス。
（１０）記憶済みビットを読み取るために前記第３の金属プレートに接続される前記電圧源が、前記第２の強誘電膜を共振させる周期的なパルスである、上記（９）に記載のメモリ・デバイス。
（１１）それぞれが上記（６）に記載のメモリ・デバイスを含む２つのチップを含み、前記第３の金属プレートが両方のチップに共通の単一プレートになり、前記チップ出力信号が２つのチップのエッジでアクセス可能になるように、前記２つのチップが向かい合わせに互いに上に積み重ねられている、記憶システム。
（１２）記憶済みビットを読み取るために前記第３の金属プレートに接続される前記電圧源が、前記第２の強誘電膜を共振させる周期的なパルスである、上記（１１）に記載の記憶システム。
（１３）サブシステム手段のそれぞれが２つの前記メモリ・デバイスを含む上記（１２）に記載の記憶システムであり、前記サブシステム手段の複数が積み重ねられ、または、前記サブシステム手段の複数がまとめてパッケージングされた、メモリ・システム。
（１４）更に広域並列データ出力を含む上記（１３）に記載のメモリ・システム。
【図面の簡単な説明】
【図１】それぞれが異なる分極を示す強誘電膜の２通りの図である。
【図２】膜の両端間に印加された電界の関数として図１の回路の関連分極ヒステリシスを示すグラフである。
【図３】それぞれが異なる分極を示す強誘電膜の２通りの図であり、膜上の機械圧力によって膜を通って電圧が誘導され、その結果の電圧の極性が膜の分極に対応する。
【図４】セル同士が正反対の分極を有する強誘電膜から作成した２つの隣接セルと、図３に示すようにその対に機械圧力を提供するために使用する他の強誘電膜とを含むシステムを示す図であり、圧力メカニズムによって誘導された電圧の極性が各セルの分極極性に対応することを示す。
【図５】第２の膜の両端間に印加された振動電圧に応答して振動する膜が複数のセルの上にある複数の隣接強誘電セルを含むシステムを示す図である。セルと膜がシリコン表面上で統合され、分極状態を記憶または感知するために使用可能な回路を複数のセルが共用し、各セルがパスゲートによりこの共通回路に結合され、したがって、各セルがこの共通回路による記憶または感知のために個別に選択可能であることをさらに示している。
【図６】各構造内の機械振動を誘導する電圧プレートを１対の構造が共用できるように、一方がもう一方の上になるように向かい合わせに結合された図５に示す構造のうちの２つを示す図である。
【図７】高容積密度を達成するために共通スタックとして積み重ねられた図６に示す複数の構造を示す図である。
【図８】本発明によりチップを構築するためのプロセスを示す連続図である。
【図９】本発明によりチップを構築するためのプロセスを示す連続図である。
【図１０】本発明によりチップを構築するためのプロセスを示す連続図である。
【図１１】本発明によりチップを構築するためのプロセスを示す連続図である。
【図１２】本発明によりチップを構築するためのプロセスを示す連続図である。
【図１３】本発明によりチップを構築するためのプロセスを示す連続図である。
【図１４】本発明によりチップを構築するためのプロセスを示す連続図である。
【図１５】本発明によりチップを構築するためのプロセスを示す連続図である。
【図１６】本発明によりチップを構築するためのプロセスを示す連続図である。
【符号の説明】
３０  強誘電膜
３１  領域
３２  強誘電膜
３４  第１の金属プレート
３６  第１の金属プレート
３８  第２の金属プレート
４０  第２の分極強誘電膜
４２  第３の金属プレート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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