(57)【特許請求の範囲】
【請求項１】
表面を有する基板の前記表面に複数の配線層を形成する第一工程と、
前記表面及び前記配線層を覆う絶縁膜としてシリコン酸化膜を形成し、前記絶縁膜の上側で複数の配線層間に、前記配線層と略同じ高さを有する第１の絶縁膜としてフッ素含有シリコン酸化膜を形成するとともに、前記配線層の上側にも前記第１の絶縁膜部分を形成する第二工程と、
前記第１の絶縁膜上に、Ｓｉの組成比ｘが化学量論比の１．２倍以上、すなわちｘ≧１．２であるＳｉｘＯ2膜を剥がれ防止膜として形成し、次いで補助絶縁膜を形成して、前記剥がれ防止膜と前記補助絶縁膜とからなる被着層を形成する第三工程と、
前記配線層上に形成された第１の絶縁膜部分及び前記被着層を前記補助絶縁膜側より研磨して平坦化を行うとともに、それぞれの前記配線層の間に前記被着層を残存させる第四工程と、
前記第四工程の後、前記配線層と略同じ高さを有する第１の絶縁膜上にシリコン酸化膜である第２の絶縁膜を形成する第五工程と、
前記第五工程で得られた構造体に、エッチングによりビアコンタクトのホールを形成する第六工程とを有し、
前記エッチングにＣ4Ｆ8／Ｏ2／Ａｒ混合ガスを用い、該混合ガスのうちＯ2ガス流量をＣ4Ｆ8ガス流量の１／４以下とする
ことを特徴とする半導体素子の製造方法。
【請求項２】
請求項１に記載の半導体素子の製造方法において、前記第四工程と前記第五工程との間に、前記補助絶縁膜を除去する工程を含むことを特徴とする半導体素子の製造方法。
【請求項３】
請求項１または２に記載の半導体素子の製造方法において、前記配線層として、幅狭の配線層と幅広の配線層とを設け、前記第三工程と前記第四工程との間に、前記幅広の配線層の上側に形成された前記第１の絶縁膜及び前記被着層からなる積層体の一部または全てを除去する工程を含むことを特徴とする半導体素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は半導体素子の多層配線の製造方法に関するものである。
【０００２】
【従来の技術】
近年の超ＬＳＩの高集積化、高密度化、高速動作化、及びＬＳＩの汎用化等に伴い、多層配線化は必須の技術である。また、ＬＳＩ単体等の性能向上には、素子の微細化、すなわち配線幅及び配線膜厚などの微小化技術の向上が要求される。そこで、デバイスの微細化等による配線間隔の縮小による配線容量の低減化のために、低誘電率を有する層間絶縁膜に不純物を含有させたシリコン系酸化膜が用いられている。また、層間絶縁膜の微細化された狭い配線間への埋め込みには、ＣＶＤ法による成膜とＡｒスパッタによるスパッタエッチングとを同時に行う高密度プラズマＣＶＤ法の利用が注目されている。
【０００３】
【発明が解決しようとする課題】
しかしながら、従来の多層配線構造では、層間絶縁膜中に低誘電率化を図るために含有させたフッ素による金属配線の腐食が生じる。その理由は、フッ素含有シリコン系酸化膜中にある吸湿性を有するフッ素が、Ｓｉと不安定な結合状態にある場合に、空気中の水分と容易に加水分解を起こしてフッ化水素（ＨＦ）を形成するので、このフッ素含有シリコン系酸化膜と接触している金属配線がこのフッ化水素によって腐食されるためである。
【０００４】
さらに、高濃度フッ素を含有する膜からは、後工程においてフッ素Ｆやフッ化水素等のガスが発生し、これらガスが配線の腐食や埋め込み不良を発生させる可能性が高い。従って、フッ素含有シリコン酸化膜と金属配線との接触を防止する必要がある。
【０００５】
また、高密度プラズマＣＶＤ法で成膜される膜質は、配線間に埋め込まれる部分とその他の部分とでは異なる。なぜなら、高密度プラズマＣＶＤ法が、ＡｒやＨｅ等でフッ素含有シリコン酸化膜の角を削りながら成膜する方法であり、削られた膜中のフッ素が配線間に再ドープするためである。従って、配線間の膜は、平坦部の膜よりもやや疎な膜質となるために耐湿性も劣る。そのため、不安定な膜質が形成される。従って、低誘電率化のために含有させる不純物の濃度は、上記トラブルの懸念から高濃度にすることを抑える必要があった。
【０００６】
さらに、高密度プラズマＣＶＤ装置は、平行平板プラズマＣＶＤ装置では不可能である狭い配線間隔への埋込みが可能である反面、成膜コストが平行平板プラズマＣＶＤ装置に比べ約３倍と高価である。よって、成膜コストの低減化を図る必要があった。
【０００７】
更に、ビアコンタクトホール形成において、下地配線とフォトリソグラフィ時に合わせズレを生じた状態でエッチングが進行した場合、これまでは不所望なエッチングを阻止できずビアコンタクトホールと下層配線とのショートが発生していた。
【０００８】
よって、このような種々の問題点における技術的な解決方法の出現がこれまで望まれていた。
【０００９】
【課題を解決するための手段】
そこで、この発明の半導体素子の製造方法は以下のような特徴を有している。表面を有する基板の上記表面に複数の配線層を形成する第一工程と、上記表面を覆い、配線層の高さと略同一な高さを有する第１の絶縁膜を形成する第二工程と、第１の絶縁膜上に剥がれ防止膜と補助絶縁膜とを順次形成し、剥がれ防止膜と補助絶縁膜とからなる被着層を形成する第三工程と、被着層を補助絶縁膜側より研磨して平坦化を行うとともに、それぞれの配線層の間に被着層を残存させる第四工程と、第四工程の後、配線層及び第１の絶縁膜上に第２の絶縁膜を形成する第五工程と、第五工程で得られた構造体にエッチングによりビアコンタクトのホールを形成する第六工程とを有する。
【００１０】
このようにすると、第三工程において配線層間に形成される被着層が第四工程での平坦化の研磨で表出するとき、その研磨レートを急速に変化させる。従って、研磨を終了させる時点を判断するための研磨ストッパー膜として用いることができる。
【００１１】
またこのとき、配線層の上側にある第１の絶縁膜は完全に除去されており、かつ配線はそれを保護する膜により覆われているために、配線自体を研磨させずに残存させることができる。
【００１２】
また、第五工程以降にビアコンタクトのホールを形成する際、エッチングガスとしてＣ4Ｆ8／Ｏ2／Ａｒ混合ガスを用いる。このとき、混合ガスのうちＯ2ガス流量がＣ4Ｆ8ガス流量の１／４以下となるようにする。
【００１３】
すなわち、この発明では、吸湿性を有するフッ素含有シリコン酸化膜の露出によって金属配線と接触することで引き起こされる腐食やショート等のトラブルを防止することができる。
【００１４】
従って、腐食やショート等のトラブルを懸念せず、低誘電率を有する第１の絶縁膜を配線層間に埋め込むことで配線間容量を低下させることができ、半導体装置の高密度化等による配線間の信号伝達の遅延の防止を図ることができる。
【００１５】
更に、第五工程において、第２の絶縁膜を、第四工程の後の配線層及び第１の絶縁膜上に形成するに当たり、一旦、この配線層及び第１の絶縁膜の上面が研磨により平坦化されているため、第五工程ではステップカバレージを懸念せずに安価な成膜方法を採用することが可能であり、よって製造コストの低減化が期待できる。
【００１６】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態について説明する。図１〜図６は、この発明の実施の形態及び参考例に係る半導体素子の製造方法の一構成例を断面の切り口で示す工程図である。尚、各構成要素の断面を表すハッチング等は、一部分省略して示してある。また、各図は、この発明が理解できる程度に各構成成分の寸法、形状、および配置関係を概略的に示してある。また、以下の説明において、特定の材料および条件等を用いることがあるが、これら材料および条件等は好適例の一つに過ぎず、従って、何らこれらに限定されるものではない。
【００１７】
＜第１の参考例＞
第１の参考例によれば、先ず、第一工程として、表面を有する基板１２の表面に複数の配線層を形成した後、第二工程として、表面を覆い、配線層の高さと略同一な高さを有する第１の絶縁膜を形成する。そこで、第一工程及び第二工程につき以下説明する。
【００１８】
まず、トランジスタ領域等が形成されている半導体基板１２の表面に、絶縁膜としてシリコン酸化膜１４を設ける。そして、このシリコン酸化膜１４上に、ＴｉまたはＴｉＮ等の高融点金属膜の一層または積層からなるバリアメタル１８ａ、配線であるアルミ系合金膜１６及び同様なバリアメタル１８ｂを形成する。このとき、配線１６、バリアメタル１８ａ及びバリアメタル１８ｂで、アルミ系配線積層膜５０を４００〜７００ｎｍの膜厚で形成する。そして、アルミ系配線積層膜５０上に、プラズマＣＶＤ法により膜厚５０ｎｍのシリコン酸化膜２０をハードマスクとして形成する。このハードマスク２０を用いてアルミ系配線層膜５０をシリコン酸化膜１４の表面までまでエッチングして、下層配線層６０のパターンを得る。このように、第一工程では、図１（Ａ）に示すような第一構造体６２が得られる。
【００１９】
次に、図１（Ａ）に示す第一構造体６２の上面にシリコン酸化膜２２を形成する。このシリコン酸化膜２２は、配線であるアルミ系合金膜１６の保護のために、シリコン絶縁膜１４上及び下層配線層６０のパターンを覆うように５０〜１００ｎｍの膜厚で形成する。
【００２０】
次に、高密度プラズマＣＶＤ法により、シリコン酸化膜２２の上側に第１の絶縁膜としてのフッ素含有シリコン酸化膜（Ｆｌｕｏｒｉｎｅ  ＳｉｌｉｃａｔｅＧｌａｓｓ：以下ＦＳＧと称する）２４を形成する。この第１の絶縁膜２４は、主として、下層配線層６０のパターン間に埋め込むように形成されるが、下層配線層と略同一の高さを有するよう形成される。また、この第１の絶縁膜２４は、下層配線層６０の上側にも形成される。ここで、第１の絶縁膜２４が下層配線層６０の高さと略同一の高さに形成されるのは、後工程において第１の絶縁膜２４上に被着層を形成するが、このとき下層配線層６０間の被着層を、ＣＭＰの際のストッパー膜として用いるためである（詳細後述）。従って、パターン間の第１の絶縁膜を２４ａで示し、下層配線層６０の上側に形成される不所望の膜部分を２４ｂで示す。この際、ＦＳＧ膜２４の成膜条件は、ＳｉＨ4、ＳｉＦ4、Ｏ2及びＡｒからなる混合ガスのガス流量比を３０、８０、１８３、１５３ｓｃｃｍとし、かつプラズマパワーを２０００〜５０００Ｗ程度の値とする。このとき、高密度プラズマＣＶＤ法により下層配線層６０間に埋め込まれるＦＳＧ膜２４ａの膜厚は、アルミ系配線積層膜５０の高さと同程度とする。尚、先に形成されたシリコン酸化膜２２は、ＦＳＧ膜２４ａと下層配線層６０との密着性を向上させる役割を果たす。また、高密度プラズマＣＶＤ法では、下層配線層６０の上側に成膜されたＦＳＧ膜２４ｂは山形の形状となる。このように、第二工程では、図１（Ｂ）に示すような第二構造体７０が得られる。
【００２１】
次に、第三工程として、第二工程で得られた第二構造体７０の上面側の凹凸面に、剥がれ防止膜２６と補助絶縁膜２８とを順次被着して、この凹凸面に沿った被着層４４を形成する。
【００２２】
ここで、剥がれ防止膜２６として、Ｓｉがリッチなシリコン酸化膜（以下Ｓｉ−ｒｉｃｈ（リッチ）ＵＳＧ膜と称する）を用いるのが好ましい。これは、剥がれ防止膜２６としてＳｉ−リッチＵＳＧ膜を用いることで、ＦＳＧ膜２４ａから遊離するフッ素を捕獲することが可能となるためであり、これにより、ＦＳＧ膜２４ａから遊離するフッ素の拡散に基因する補助絶縁膜２８の、当該ＦＳＧ膜２４ａからの膜剥がれを防止する。このＳｉ−リッチＵＳＧ膜２６は、シリコン酸化膜のＳｉの組成比ｘが、ＳｉｘＯ2膜における化学量論比の１．２倍以上（すなわちｘ≧１．２）の値であるシリコン酸化膜とする。このＳｉ−リッチＵＳＧ膜２６を第二構造体７０の凹凸面に沿ってＦＳＧ膜２４上にプラズマＣＶＤ法により１００〜２００ｎｍの膜厚で被着させる。
【００２３】
続いて、Ｓｉ−リッチＵＳＧ膜２６上に、補助絶縁膜２８としてシリコン窒化膜（ＳｉＮ）をプラズマＣＶＤ法により膜厚１００〜２００ｎｍで被着させる。そして、剥がれ防止膜２６であるＳｉ−リッチＵＳＧ膜及び補助絶縁膜２８であるＳｉＮ膜からなる積層を被着層４４とする。この第三工程で得られた第三構造体８０を図１（Ｃ）に示す。
【００２４】
このように、本発明では、表面にＳｉＮ膜を有する被着層４４を用いるため、次の第四工程で行われる研磨の際、終点付近でのＣＭＰの研磨レート差が大きくなる。その結果、ＣＭＰの終了点を検出しやすくなり、不要な研磨を防止することが可能となる（詳細後述）。
【００２５】
次に、第四工程として、第三工程で得られた第三構造体８０を、補助絶縁膜２８側から、被着層４４を部分的に残存させるように研磨して表面を平坦化する。
【００２６】
このとき、被着層４４は、下地に形成された下層配線層６０のパターン間に残存される。
【００２７】
そこで、下層配線層６０のパターン間の被着層４４を研磨の際のストッパー膜として、下層配線層６０上側のＦＳＧ膜２４ｂの研磨をＣＭＰ法によって行う。これにより、第三構造体８０の下層配線層６０の上側にある山形の形状は平坦化される。そこで、下層配線層６０のパターン間の被着層４４が広範囲で現れた時点でＣＭＰの研磨レートが急速に低下するので、この時点をＣＭＰ研磨の終了点と判断する。この研磨により、下層配線層６０のパターン上側のＦＳＧ膜２４ｂは除去される。また、この研磨により下層配線層６０のうち配線のアルミ系合金膜１６を保護する膜の一部または大部分は削られるものの、配線であるアルミ系合金膜１６自体は研磨されず残存する。また、下層配線層６０の上部はＣＭＰにより平坦化されている。このような第四工程で得られた第四構造体９０を図２（Ａ）に示す。
【００２８】
次に、第五工程として、第四工程で得られた第四構造体９０の上側の平坦化された面に、ビアホールが形成されるべき第２の絶縁膜３０を形成する。
【００２９】
そこで、第四構造体９０の平坦化された層の上面に、平行平板プラズマＣＶＤ法により、第２の絶縁膜を形成する。この第２の絶縁膜として、フッ素がドープされていないシリコン酸化膜３０を５００ｎｍの膜厚で形成する（図２（Ｂ））。
【００３０】
そして、第五工程後の第六工程において、フォトグラフィ及びドライエッチングにより、第２の絶縁膜であるシリコン酸化膜３０にビアコンタクトホール３２ａを形成する。次いで、スパッタでビアコンタクトホール３２ａ内にＴｉＮを１０〜３０ｎｍ程度の膜厚で形成する。然る後、タングステン（Ｗ）をビアコンタクトホール３２ａにＣＶＤ法で埋め込んでビアプラグ３２を形成する。そして、エッチバックまたはＣＭＰ法によりビアコンタクトホール３２ａ以外に形成されたＷ及びＴｉＮ等の不所望の膜を除去した後、そのビアプラグ付き第２の絶縁膜３０の上面に上層配線層３４を形成する（図２（Ｃ））。
【００３１】
上述した説明から明らかなように、この参考例において、下層配線層６０の上側のＦＳＧ膜２４ｂを研磨によって除去して平坦化を行うに当たり、下層配線層６０のパターン間の被着層４４は、研磨終了時を判断するためのストッパー膜として作用する。
【００３２】
また、ビアコンタクトホール３２ａの形成において、フォトリソグラフィ時にエッチングマスクと下層配線層６０との間に合わせズレが無い状態でエッチングが進行した場合、下層配線層６０の上部のＦＳＧ膜２４ｂは既にＣＭＰ法により除去されているので、ビアコンタクトホール３２ａの側壁や底部とＦＳＧ膜２４ｂとは接触しない。
【００３３】
また、フォトリソグラフィ時にエッチングマスクと下層配線層６０との合わせズレを生じた状態でエッチングが進行した場合でも、下層配線層６０のパターン間に残存する被着層４４がエッチングストッパー膜となり、不所望なエッチングによるビアプラグ３２と下層配線層６０とのショートを防止することができる。
【００３４】
また、高密度プラズマＣＶＤ法の特性上、下層配線層６０のパターン間に形成されるＦＳＧ膜２４ａはその他の部分よりも、やや疎な膜質となり耐湿性も劣るものになる。
【００３５】
しかし、この参考例では、吸湿性を有するＦＳＧ膜２４ａが露出して金属配線と接触することで引き起こされる腐食やショート等のトラブルを防止することができる。
【００３６】
従って、腐食やショート等のトラブルを懸念せず、低誘電率を有する第１の絶縁膜であるＦＳＧ膜２４ａを下層配線層６０のパターン間に埋め込むことで配線間容量を低下させることができ、半導体装置の高密度化等による配線間の信号伝達の遅延を防止することができる。
【００３７】
具体的には、これまでＦＳＧ膜２４ａの含有フッ素量は、２％前後とされていたが、この参考例では、３〜４％程度とより高フッ素濃度とすることが可能である。
【００３８】
また、第五工程において第２の絶縁膜であるシリコン酸化膜（ＵＳＧ膜）３０を第四構造体９０の上面に形成するに当たり、一旦、第四構造体９０の上面がＣＭＰ法により平坦化されている。従って、第五工程ではステップカバレージを懸念せずに平行平板プラズマＣＶＤ法のような安価な成膜方法でのＵＳＧ膜３０の形成が可能である。よって、製造コストの低減化が期待できる。
【００３９】
＜第２の参考例＞
第２の参考例によれば、先ず、第１の参考例と同様に第一工程から第三工程を行う。そして、第三工程まで経ることで得られた第三構造体８０を図３（Ａ）に示す。
【００４０】
次に、この参考例では、下層配線層６０のパターンのうち、幅狭（配線層幅Ｗ２）の下層配線層６０ａのパターンと幅広（配線層幅Ｗ１＞Ｗ２）の下層配線層６０ｂのパターンとを設けているとする（図３（Ａ））。この場合には、第三工程と第四工程との間に、幅広の下層配線層６０ｂのパターンの上側に形成された第１の絶縁膜２４ｂ及び被着層４４からなる積層体の一部または全てを除去する。そこで、この工程につき以下説明する。
【００４１】
第三工程後であって第四工程の前に、幅広の下層配線層６０ｂ（配線層幅Ｗ１、この参考例では、Ｗ１≧３mｍ）のパターンの上側に形成された第１の絶縁膜であるＦＳＧ膜２４ｂ及び被着層４４からなる積層体を、この積層体の上面から下層配線層側へと、フォトリソグラフィ及びエッチング工程により除去する。このとき除去する部分は、図３（Ｂ）に示すように積層体の一部、若しくは図３（Ｃ）に示すように全てでもよい。
【００４２】
次に、第１の参考例と同様に第四工程を行う。このような第四工程により得られた第四構造体９０を図４（Ａ）に示す。
【００４３】
次に、第１の参考例と同様に第五工程を行い、得られた構造体を図４（Ｂ）に示す。
【００４４】
次に、第１の参考例と同様に第五工程後の工程を行い、得られた構造体を図４（Ｃ）に示す。
【００４５】
上述した説明から明らかなように、この参考例では、第三工程と第四工程の間に、幅広の下層配線層（配線層幅Ｗ１）６０ｂのパターンの上側のＦＳＧ膜２４ｂと被着層４４からなる積層体の一部、若しくは全ての除去を行う。
【００４６】
この除去の理由は以下の通りである。すなわち、このような除去を行わずに第四工程においてＣＭＰによる研磨を行った場合には、幅広の下層配線層６０ｂのパターンの上側の積層部分での研磨レートが著しく低下する。すなわち、研磨終了時に幅広の下層配線層６０ｂのパターンの上側にＦＳＧ膜２４ｂが残存してしまう。
【００４７】
しかし、このような除去を行うことにより、第四工程での研磨終了時に、幅広の下層配線層６０ｂのパターンの上側にＦＳＧ膜２４ｂが残存することはない。
【００４８】
すなわち、この参考例では、幅狭の下層配線層６０ａのパターン及び幅広の下層配線層６０ｂのパターンが設けられた場合に、全ての配線層のパターンの上側のＦＳＧ膜２４ｂが研磨終了時には除去されている。
【００４９】
よって、この参考例では、吸湿性を有するＦＳＧ膜２４ａが露出して金属配線と接触することで引き起こされる腐食やショート等のトラブルを、第１の参考例よりもさらに効果的に防止することができる。
【００５０】
従って、第１の参考例と同様に、腐食やショート等のトラブルを懸念せず、低誘電率を有する第１の絶縁膜であるＦＳＧ膜２４ａを下層配線層６０のパターン間に埋め込むことで配線間容量を低下させることができ、半導体装置の高密度化等による配線間の信号伝達の遅延を防止することができる。
【００５１】
具体的には、これまでＦＳＧ膜２４ａの含有フッ素量は、２％前後とされていたが、この参考例では、３〜６％程度とより高フッ素濃度とすることが可能である。
【００５２】
また、第五工程において第２の絶縁膜であるＵＳＧ膜３０を第四構造体９０の上面に形成するに当たり、一旦、第四構造体９０の上面がＣＭＰ法により平坦化されている。従って、第五工程ではステップカバレージを懸念せずに平行平板プラズマＣＶＤ法のような安価な成膜方法でのＵＳＧ膜３０の形成が可能である。よって製造コストの低減化が期待できる。
【００５３】
＜第３の参考例＞
第３の参考例によれば、先ず、第１の参考例と同様に、第一工程から第四工程を行う（図１（Ａ）〜図２（Ａ）参照）。
【００５４】
そこで、この参考例において、幅狭の下層配線層６０ａのパターンや幅広の下層配線層６０ｂのパターンが設けられている場合には、第２の参考例と同様に、幅広の下層配線層６０ｂのパターンの上側の積層体の一部、または全ての除去を行っても構わない（図３（Ｂ）及び図３（Ｃ）参照）。
【００５５】
そして、この参考例では、第五工程で形成される第２の絶縁膜を、平行平板プラズマＣＶＤ法により形成される低誘電率膜３８とする。そこで、この工程につき以下説明する。
【００５６】
第五工程において、この参考例では、第四工程で得られた第四構造体９０（図２（Ａ）参照）の平坦化された層の上面に、低誘電率膜３８を平行平板プラズマＣＶＤ法により５００ｎｍの膜厚で形成する。このような第五工程により得られた構造体を図５（Ａ）に示す。
【００５７】
次に、第１の参考例と同様に第五工程後の工程を行い、得られた構造体を図５（Ｂ）に示す。
【００５８】
上述した説明から明らかなように、この参考例では、第１の参考例と同様に、吸湿性を有するＦＳＧ膜２４ａが露出して金属配線と接触することで引き起こされる、腐食やショート等のトラブルを防止することができる。
【００５９】
従って、第１の参考例と同様に、腐食やショート等のトラブルを懸念せずに、低誘電率を有する第１の絶縁膜であるＦＳＧ膜２４ａを下層配線層６０のパターン間に埋め込むことで配線間容量を低下させることができる。
【００６０】
更に、この参考例では、第２の絶縁膜を低誘電率膜３８で形成している。
【００６１】
よって、下層配線層６０のパターン間のみならず上層配線層３４と下層配線層６０との層間における誘電率を低下させることができ、配線間容量をさらに低下させることができる。従って、半導体装置の高密度化等による配線間の信号伝達の遅延をさらに防止することができる。
【００６２】
具体的には、これまでＦＳＧ膜２４ａの含有フッ素量は、２％前後とされていたが、この参考例では、３〜６％程度とより高フッ素濃度とすることが可能である。
【００６３】
また、低誘電率膜３８とは、含有フッ素濃度が２％以下のＦＳＧ膜やカーボンを含むシリコン酸化膜等であり、誘電率は最大でも4である。
【００６４】
また、第五工程において第２の絶縁膜である低誘電率膜３８を第四構造体９０の上面に形成するに当たり、一旦、第四構造体９０の上面がＣＭＰ法により平坦化されている。従って、第五工程ではステップカバレージを懸念せずに平行平板プラズマＣＶＤ法のような安価な成膜方法での低誘電率膜３８の形成が可能である。よって製造コストの低減化が期待できる。
【００６５】
＜第４の参考例＞
第４の参考例によれば、先ず、第１の参考例と同様に第一工程から第四工程を行う（図１（Ａ）〜図２（Ａ）参照）。
【００６６】
また、この参考例において、幅狭の下層配線層６０ａのパターンや幅広の下層配線層６０ｂのパターンが設けられている場合には、第２の参考例と同様に、幅広の下層配線層６０ｂのパターン上側の積層体の一部、または全ての除去を行っても構わない（図３（Ｂ）及び図３（Ｃ）参照）。
【００６７】
そこで、この参考例では、第五工程で形成される第２の絶縁膜を、塗布装置を用いて形成される有機系または無機系の塗布系低誘電率膜４０とする。そこで、この工程につき以下説明する。
【００６８】
第五工程において、この参考例では、第四構造体（図２（Ａ）参照）９０の平坦化された層の上面に、塗布による成膜装置であるコーターを用いて、膜厚５００ｎｍの膜を塗布により形成する。続いて、キュアリングを行うことで塗布系の低誘電率膜４０を形成する。このような第五工程により得られた構造体を図６（Ａ）に示す。
【００６９】
キュアリングとは、塗布した材料を加熱して液体成分を蒸発させることで、膜の収縮または架橋反応により、さらに強固な膜を形成する工程である。
【００７０】
次に、第１の参考例と同様に第四工程後の工程を行い、得られた構造体を図６（Ｂ）に示す。
【００７１】
上述した説明から明らかなように、この参考例では、第１の参考例と同様に、吸湿性を有するＦＳＧ膜２４ａが露出して金属配線と接触することで引き起こされる、腐食やショート等のトラブルを防止することができる。
【００７２】
従って、第１の参考例と同様に、腐食やショート等のトラブルを懸念せずに、低誘電率を有する第１の絶縁膜であるＦＳＧ膜２４ａを下層配線層６０のパターン間に埋め込むことで配線間容量を低下させることができる。
【００７３】
更に、この参考例では、第２の絶縁膜を、誘電率が最大でも４である、有機系または無機系の塗布系低誘電率膜４０で形成している。
【００７４】
よって、下層配線層６０のパターン間のみならず上層配線層３４と下層配線層６０との層間における誘電率を低下させることができ、配線間容量をさらに低下させることができる。従って、半導体装置の高密度化等による配線間の信号伝達の遅延をさらに防止することができる。
【００７５】
具体的には、これまでＦＳＧ膜２４ａの含有フッ素量は、２％前後とされていたが、この参考例では、３〜６％程度とより高フッ素濃度とすることが可能である。
【００７６】
また、コーターによって形成される塗布系の膜は、平行平板プラズマＣＶＤによって形成される膜よりも種類が多い。また、成膜コストも安価であることから製造コストの低減化が期待できる。
【００７７】
また、第五工程において第２の絶縁膜である塗布系低誘電率膜４０を第四構造体９０の上面に形成するに当たり、一旦、第四構造体９０の上面がＣＭＰ法により平坦化されている。従って、第五工程ではステップカバレージを懸念せずに安価な塗布系低誘電率膜４０の形成が可能である。よって、製造コストの低減化が期待できる。
【００７８】
＜本発明の実施の形態＞
本発明の実施の形態によれば、先ず、第１の参考例と同様に第一工程から第四工程を行う（図１（Ａ）〜図２（Ａ）参照）。
【００７９】
また、この実施の形態において、幅狭の下層配線層６０ａのパターンや幅広の下層配線層６０ｂのパターンが設けられている場合には、第２の参考例と同様に、幅広の下層配線層６０ｂのパターン上側の積層体の一部、または全ての除去を行っても構わない（図３（Ｂ）及び図３（Ｃ）参照）。
【００８０】
次に、この実施の形態では、第四工程と第五工程との間に、補助絶縁膜２８を除去する。
【００８１】
そこで、第四工程後であって第五工程の前に、この実施の形態では、熱リン酸によるディッピングまたはドライエッチングにより、補助絶縁膜であるＳｉＮ膜２８の除去を行う。このような工程により得られた第四構造体９０を図７（Ａ）に示す。
【００８２】
そして、第五工程では、図７（Ａ）に示す第四構造体９０の上面に、第１の参考例と同様に、第２の絶縁膜であるシリコン酸化膜（ＵＳＧ膜）３０を形成する。このような第五工程により得られた第五構造体１００を図７（Ｂ）に示す。
【００８３】
次に、この実施の形態では、第五工程後の工程に、第五工程で得られた第五構造体１００にフォトグラフィ及びドライエッチングによりビアコンタクトホール３２ａを形成する。このとき、エッチングガスとしてＣ4Ｆ8、Ｏ2、Ａｒからなる混合ガスを用いる。また、この混合ガスのＯ2のガス流量はＣ4Ｆ8のガス流量の１／４以下とするのが好ましい。
【００８４】
次に、第１の参考例と同様に第五工程後の工程を行い、得られた構造体を図７（Ｃ）に示す。
【００８５】
上述した説明から明らかなように、この実施の形態では、第１の参考例と同様に、吸湿性を有するＦＳＧ膜２４ａが露出して金属配線と接触することで引き起こされる、腐食やショート等のトラブルを防止することができる。
【００８６】
従って、第１の参考例と同様に、腐食やショート等のトラブルを懸念せずに、低誘電率を有する第１の絶縁膜であるＦＳＧ膜２４ａを下層配線層６０のパターン間に埋め込むことで配線間容量を低下させることができる。
【００８７】
更に、この実施の形態では、７程度の誘電率を有する補助絶縁膜であるＳｉＮ膜２８を除去することができる。
【００８８】
よって、下層配線層６０のパターン間のみならず上層配線層３４と下層配線層６０との層間における誘電率を低下させることができ、配線間容量をさらに低下させることができる。
【００８９】
従って、半導体装置の高密度化等による配線間の信号伝達の遅延をさらに防止することができる。
【００９０】
更に、ビアコンタクトホール３２ａの形成時に、エッチングガスとしてＣ4Ｆ8、Ｏ2、Ａｒからなる混合ガスを使用する。また、この混合ガスのＯ2のガス流量をＣ4Ｆ8のガス流量の１／４以下とするのが好ましい。これにより、Ｓｉ−リッチ ＵＳＧ膜２６と第２の絶縁膜であるＵＳＧ膜３０とのエッチング選択比を２〜３倍に増加させることができる。
【００９１】
従って、この実施の形態では、下層配線層６０のパターン間に残存する被着層４４のうち、Ｓｉ−リッチ ＵＳＧ膜２６がエッチングのストッパー膜として作用する。よって、不所望なエッチングによるビアプラグ３２と下層配線層６０とのショートを防止することができる。
【００９２】
具体的には、これまでＦＳＧ膜２４ａの含有フッ素量は、２％前後とされていたが、この実施の形態例では、３〜６％程度とより高フッ素濃度とすることが可能である。
【００９３】
また、第五工程において第２の絶縁膜であるＵＳＧ膜３０を第四構造体９０の上面に形成するに当たり、一旦、第四構造体９０の上面がＣＭＰ法により平坦化されている。従って、第五工程ではステップカバレージを懸念せずに平行平板プラズマＣＶＤ法のような安価な成膜方法でのＵＳＧ膜３０の形成が可能である。よって、製造コストの低減化が期待できる。
【００９４】
＜第５の参考例＞
第５の参考例によれば、先ず、第１の参考例と同様に第一工程及び第二工程を行う（図１（Ａ）及び図１（Ｂ）参照）。
【００９５】
次に、この参考例では、第三工程において、剥がれ防止膜２６の被着後であって補助絶縁膜２８の被着前に、剥がれ防止膜２６に熱処理を施す。
【００９６】
そして熱処理後、剥がれ防止膜２６の上面に補助絶縁膜２８を被着して第二構造体７０（図１（Ｂ）参照）の上面側の凹凸面に被着層４４を形成する。そこで、この工程を以下の通り説明する。
【００９７】
第三工程において、第二構造体７０の上面に、剥がれ防止膜であるＳｉ−リッチＵＳＧ膜２６を被着する。そして、Ｓｉ−リッチＵＳＧ膜２６の上面に対し、補助絶縁膜であるＳｉＮ膜２８を被着する前に、４００℃の温度下で１５分間の熱処理を施す。
【００９８】
その後、Ｓｉ−リッチＵＳＧ膜２６上にＳｉＮ膜２８を被着して、第二構造体７０の上面側の凹凸面に被着層４４を形成する（（図１（Ｃ）参照）。
【００９９】
また、この参考例において、幅狭の下層配線層６０ａのパターンや幅広の下層配線層６０ｂのパターンが設けられている場合には、第２の参考例と同様に、幅広の下層配線層６０ｂのパターン上側の積層体の一部、または全ての除去を行っても構わない（図３（Ｂ）及び図３（Ｃ）参照）。
【０１００】
また、この参考例において、第１の参考例と同様に第四工程を行う（図２（Ａ）参照）。
【０１０１】
次に、この参考例では、第四工程と第五工程との間に、補助絶縁膜２８及び剥がれ防止膜２６の除去を行う。そこで、この工程を以下の通り説明する。
【０１０２】
先ず、第四工程と第五工程との間に、熱リン酸によるディッピングまたはドライエッチングにより補助絶縁膜であるＳｉＮ膜２８の除去を行う。次に、ドライエッチングにより、Ｓｉ−リッチＵＳＧ膜２６の除去を行う。その結果得られた構造体９０を図８（Ａ）に示す。
【０１０３】
また、第五工程では、第４の参考例と同様に第２の絶縁膜に塗布系低誘電率膜を用いるが、この参考例では、塗布系低誘電率膜のうち特に有機系膜４２とする（図８（Ｂ））。
【０１０４】
そして、第五工程後の工程において、第五工程で得られた第五構造体１００に、フォトグラフィ及びドライエッチングにより、ビアコンタクトホール３２ａを形成する。ビアコンタクトホール３２ａの形成は、先ず、有機系膜４２を選択的にエッチングする第１エッチングガスを用いてエッチングを行い、下層配線層６０上の第２の絶縁膜に開口部を形成する。続いて、第２エッチングガスを用いてエッチングを行い、下層配線層６０を露出させることにより行う。
【０１０５】
この参考例では、第１エッチングガスをＯ2を主成分とするエッチングガス、また第２エッチングガスをＣ2Ｆ8を主成分とするエッチングガスとするのが好ましい。
【０１０６】
次に、第１の参考例と同様に第五工程後の工程を行い、得られた構造体を図８（Ｃ）に示す。
【０１０７】
上述した説明から明らかなように、この参考例では、第１の参考例と同様に、吸湿性を有するＦＳＧ膜２４ａが露出して金属配線と接触することで引き起こされる、腐食やショート等のトラブルを防止することができる。
【０１０８】
従って、第１の参考例と同様に、腐食やショート等のトラブルを懸念せずに、低誘電率を有する第１の絶縁膜であるＦＳＧ膜２４ａを下層配線層６０のパターン間に埋め込むことで配線間容量を低下させることができる。
【０１０９】
そして、この参考例では、７程度の誘電率を有する補助絶縁膜であるＳｉＮ膜２８と４．３程度の誘電率を有するＳｉ−リッチＵＳＧ膜２６とを除去することができる。
【０１１０】
更に、第２の絶縁膜を低誘電率を有する有機系膜４２で形成していることより、下層配線層６０のパターン間のみならず上層配線層３４と下層配線層６０との層間における誘電率を下げることができる。従って、配線間容量をさらに低下させることができ、半導体装置の高密度化等による配線間の信号伝達の遅延をさらに防止できる。
【０１１１】
また、この参考例では、Ｓｉ−リッチＵＳＧ膜２６に、予め後工程での熱処理相当以上の熱をかけ、後工程で遊離するフッ素をＳｉ−リッチＵＳＧ膜２６に前もって吸収させている。
【０１１２】
従って、Ｓｉ−リッチＵＳＧ膜２６の除去に伴い懸念されるＳｉＮ膜２８膜の剥がれはない。
【０１１３】
更に、有機系膜４２を用いることは、第２の絶縁膜以外が無機系膜であることによるエッチングガスやエッチング条件の違いを利用することができる。すなわち、この参考例では、Ｏ2ガスを主成分とするエッチングガスを用いて有機系膜４２を選択的にエッチングさせている。更に、ビアコンタクトホール３２ａ形成時に，ホールの底部に下層の無機系膜が表出した時点でエッチングを一旦停止させることができる。
【０１１４】
従って、この参考例のように、下層配線層６０間の被着層４４が全て除去された場合でも、エッチングガス等でエッチングを制御することで、不所望なエッチングによるタングステンビアプラグ３２と下層配線層６０とのショートを防止できる。
【０１１５】
また、第五工程において第２の絶縁膜を第四構造体９０の上面に形成するに当たり、一旦、第四構造体９０の上面がＣＭＰ法により平坦化されている。従って第五工程ではステップカバレージを懸念せずに安価な塗布系低誘電率膜（この参考例では有機系膜４２）の形成が可能である。よって製造コストの低減化が期待できる。
【０１１６】
また、この発明は、上述した実施の形態のみに限定されるものではない。例えば、第５の参考例において、第三工程において第二構造体７０に剥がれ防止膜のＳｉ−リッチ ＵＳＧ膜２６を被着した後、補助絶縁膜のＳｉＮ膜２８を被着する前にＳｉ−リッチ ＵＳＧ膜２６に熱処理を施しているが、この熱処理を任意好適な段階で行っても同様の効果が期待できる。
【０１１７】
また、上述した実施の形態での各工程における条件や装置等も、上述の組み合わせのみに限定されてはおらず、これらも任意好適な段階において好適な条件及び装置を組み合わせてこの発明を適用することができる。
【０１１８】
また、ＣＭＰ研磨は、パターンの密度、配線幅及び配線高さ等によって研磨速度や研磨後の形状等が異なる。従って、全ての配線パターン上側のＦＳＧ膜２４を除去するために十分な研磨を行う場合には、部分的に過剰に研磨される箇所が発生し、その結果として被着層４４の大部分が削り取られる可能もあるが、このような場合においてもこの発明を適用することができる。
【０１１９】
【発明の効果】
以上、詳述したようにこの発明によれば、第三工程において、配線層間に形成される被着層が第四工程での平坦化の研磨で表出するとき、その研磨レートを急速に変化させる。従って、研磨を終了させる時点を判断するための研磨ストッパー膜として用いることができる。
【０１２０】
またこのとき、配線層の上側にある第１の絶縁膜は完全に除去されており、かつ、配線はそれを保護する膜により覆われているために、配線自体を研磨させずに残存させることができる。
【０１２１】
また、第五工程以降にビアコンタクトホールを形成する際、配線層とフォトリソグラフィ時の合わせズレの無い場合には、配線層上部の第１の絶縁膜は研磨により既に除去されているため、ビアコンタクトホールの側壁や底部と接触することはない。また、フォトリソグラフィ時の合わせズレが生じた場合には、被着層が研磨後も配線層間に残存するためビアコンタクトホール形成の際のエッチングストッパ膜として作用し、不所望なエッチングによるビアプラグと配線層とのショートを防止することができる。
【０１２２】
すなわち、この発明では、吸湿性を有するフッ素含有シリコン酸化膜の露出によって金属配線と接触することで引き起こされる腐食やショート等のトラブルを防止することができる。
【０１２３】
従って、腐食やショート等のトラブルを懸念せず、低誘電率を有する第１の絶縁膜を配線層間に埋め込むことで配線間容量を低下させることができ、半導体装置の高密度化等による配線間の信号伝達の遅延の防止を図ることができる。
【０１２４】
更に、第五工程において、第２の絶縁膜を、第四工程の後の配線層及び第１の絶縁膜上に形成するに当たり、一旦、この配線層及び第１の絶縁膜の上面が研磨により平坦化されているため、第五工程ではステップカバレージを懸念せずに安価な成膜方法を採用することが可能である。よって、製造コストの低減化が期待できる。
【図面の簡単な説明】
【図１】  第１の参考例である半導体素子の製造工程を示す断面図である。
【図２】  第１の参考例である半導体素子の製造工程を示す断面図である。
【図３】  第２の参考例である半導体素子の製造工程を示す断面図である。
【図４】  第２の参考例である半導体素子の製造工程を示す断面図である。
【図５】  第３の参考例である半導体素子の製造工程を示す断面図である。
【図６】  第４の参考例である半導体素子の製造工程を示す断面図である。
【図７】  本発明の実施の形態である半導体素子の製造工程を示す断面図である。
【図８】  第５の参考例である半導体素子の製造工程を示す断面図である。
【符合の説明】
１２：基板
１４：シリコン酸化膜
１６：アルミ系合金膜
１８ａ，１８ｂ：バリアメタル
２０：シリコン酸化膜
２２：シリコン酸化膜
２４：フッ素含有シリコン酸化膜（ＦＳＧ）
２４ａ：下層配線層パターン間のフッ素含有シリコン酸化膜
２４ｂ：下層配線層の上側のフッ素含有シリコン酸化膜
２６：剥がれ防止膜
２８：補助絶縁膜
３０：シリコン酸化膜
３２：ビアプラグ
３２ａ：ビアコンタクトホール
３４：上層配線層
３８：低誘電率膜
４０：塗布系低誘電率膜
４２：塗布系低誘電率膜（有機系）
４４：被着層
５０：アルミ系配線積層膜
６０：下層配線層
６０ａ：幅狭の下層配線層
６０ｂ：幅広の下層配線層
６２：第一構造体
７０：第二構造体
８０：第三構造体
９０：第四構造体
１００：第五構造体
Ｗ１，Ｗ２：配線層幅
【図１】
0003729731.tif 000002
【図２】
0003729731.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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