(57)【特許請求の範囲】
【請求項１】
フローティングゲート形の多数のメモリセルと、複数の選択メモリセルをプログラムするためのプログラム回路と、該プログラム対象のメモリセルのプログラム成否を判断するためのプログラム検証回路と、を有する不揮発性半導体メモリにおいて、
プログラムが反復される度にプログラム電圧を所定の開始レベルから順次に上げていくためのレベル制御信号を出力するループ回数計数回路と、
このレベル制御信号に応答し順次に電圧レベルを上げてプログラム電圧を発生する高電圧発生回路と、
複数ビットのアドレス入力による複数のトリミング信号を発生してその複数のトリミング信号の組み合わせで前記ループ回数計数回路のレベル制御信号の初期値を変更し且つヒューズ切断により各トリミング信号の状態を固定することが可能とされて前記高電圧発生回路によるプログラム電圧の開始レベルをセッティングするセッティング回路と、
を有する高電圧レベル最適化回路を備えたことを特徴とする不揮発性半導体メモリ。
【請求項２】
電気的消去可能でプログラム可能な不揮発性半導体メモリにおいて、
同じメモリセルに対する消去又はプログラムが反復される度にその消去電圧又はプログラム電圧を所定の開始レベルから順次に上げていくためのレベル制御信号を出力するループ回数計数回路と、
このレベル制御信号に応答し順次に電圧レベルを上げて消去電圧又はプログラム電圧を発生する高電圧発生回路と、
複数ビットのアドレス入力による複数のトリミング信号を発生してその複数のトリミング信号の組み合わせで前記ループ回数計数回路のレベル制御信号の初期値を変更し且つヒューズ切断により各トリミング信号の状態を固定することが可能とされて前記高電圧発生回路による消去電圧又はプログラム電圧の開始レベルをセッティングするセッティング回路と、
を有する高電圧レベル最適化回路を備えたことを特徴とする不揮発性半導体メモリ。
【請求項３】
高電圧発生回路は、
高電圧を発生するためのチャージポンプと、
レベル制御信号に応じて変化する分圧比により前記チャージポンプの出力電圧を分圧して出力するレベル検出器と、
このレベル検出器の出力電圧と定電圧とを比較して比較信号を発生する比較器と、
その比較信号に応答して前記チャージポンプを活性化させる高電圧制御器と、
を有することを特徴とする請求項１又は請求項２記載の不揮発性半導体メモリ。
【請求項４】
ループ回数計数回路は、
トリミング信号に応じる４ステージの２進カウンタからなるトリミングカウンタと、
このトリミングカウンタの出力をデコードしてレベル制御信号を発生するトリミングデコーダと、
を有することを特徴とする請求項３記載の不揮発性半導体メモリ。
【請求項５】
セッティング回路は、
モード開始前のセットアップ期間でヒューズによる論理信号又はアドレスを選択的に伝送してプリトリミング信号を出力する第１ブロックと、
前記セットアップ期間でラッチ信号を発生する第２ブロックと、
このラッチ信号に応じて前記第１ブロックのプリトリミング信号をラッチしトリミング信号を出力する第３ブロックと、
を有することを特徴とする請求項３又は請求項４記載の不揮発性半導体メモリ。
【請求項６】
消去又はプログラムの不完全なメモリセルがある場合に消去又はプログラムを反復するようにした不揮発性半導体メモリの消去又はプログラム用の高電圧発生方法において、
印加する高電圧の開始レベルを複数ビットのアドレス入力で可変としてテストにより予め調整し、
消去又はプログラム時にはその調整後の開始レベルから高電圧を印加し反復の度に電圧を上げていくようにしたことを特徴とする高電圧発生方法。
【請求項７】
不揮発性半導体メモリの消去又はプログラム用高電圧の最適化方法であって、
時間の経過に伴い複数の段階にセットされて発生される高電圧のその複数の段階のうちの１つを複数ビットのアドレス入力による複数のトリミング信号の組合せにより選択し、そして、
該選択した段階の高電圧で消去又はプログラム動作を実施した所要時間を所定の時間と比較して長くなる場合には前記複数の段階のうちの他の段階を前記複数ビットのアドレス入力を変えて選択することにより、消去又はプログラム電圧の開始レベルを決定する高電圧の最適化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＥＥＰＲＯＭに代表される書換え可能な不揮発性半導体メモリに関する。
【０００２】
【従来の技術】
ＮＡＮＤ形のセル構造を有するＥＥＰＲＯＭのメモリセルアレイは、行と列のマトリックス状に配列された多数のＮＡＮＤセルユニットを有している。図１５の等価回路図にそのメモリセルアレイの一部分を示す。
【０００３】
ＮＡＮＤセルユニットＮＵ１〜ＮＵｍのそれぞれは、ドレインが対応ビットラインＢＬに接続された第１選択トランジスタ１２０と、ソースが共通ソースラインＣＳＬに接続された第２選択トランジスタ１２１と、を有し、これら第１選択トランジスタ１２０のソースと第２選択トランジスタ１２１のドレインとの間に、メモリセルトランジスタＭ１〜Ｍ８のドレイン・ソース通路（チャネル）が直列接続されている。１列に配置された第１選択トランジスタ１２０のゲート、メモリセルＭ１〜Ｍ８の各制御ゲート、及び第２選択トランジスタ１２１のゲートは、第１選択ラインＳＬ１、ワードラインＷＬ１〜ＷＬ８、第２選択ラインＳＬ２にそれぞれ接続されている。
【０００４】
第１選択トランジスタ１２０及び第２選択トランジスタ１２１、そしてメモリセルＭ１〜Ｍ８は、半導体基板の主表面部に形成したＰ形ウェル内に構成される。即ち、各ＮＡＮＤセルユニットにおける第１選択トランジスタ１２０のソース及びメモリセルＭ１のドレインの共通領域、メモリセルＭ１〜Ｍ８のソース・ドレイン共通領域、第２選択トランジスタ１２１のドレイン及びメモリセルＭ８のソースの共通領域は、Ｐ形ウェル内に形成される。メモリセルＭ１〜Ｍ８の各チャネル上にはトンネル酸化膜を通じてポリシリコンのフローティングゲートが形成され、このフローティングゲート上に中間誘電膜を通じてポリシリコン又は高融点金属のシリサイドで形成された制御ゲートが形成される。
【０００５】
第１選択トランジスタ１２０のＰ形ウェル内のドレイン領域は、高融点金属シリサイド又は金属で形成されたビットラインＢＬとそれぞれ接続され、第２選択トランジスタ１２１のＰ形ウェル内に形成されたソース領域は、高融点金属シリサイド又は金属で形成された共通ソースラインＣＳＬと接続される。
【０００６】
このようなＥＥＰＲＯＭにおいては、メモリセルのプログラムつまりデータ書込前に消去を実施する。メモリセルの消去は、Ｐ形ウェルに例えば２０Ｖほどの消去電圧を印加すると共にワードラインＷＬ１〜ＷＬ８に例えば接地レベルの基準電圧を印加することによって行なわれる。これによりフローティングゲートの電子がトンネル酸化膜を通じてＰ形ウェルへ放出され、当該メモリセルは、デプレッションモードのトランジスタになる。例えば、この消去メモリセルがデータ“１”記憶とされる。
【０００７】
消去が終わると今度は、ワードラインを選択してこれに接続された多数のメモリセルのプログラム、即ちデータ“０”の書込が実施される。プログラムでは、選択ワードラインに例えば１８Ｖほどのプログラム電圧が印加され、データ“０”書込対象のメモリセルのソース及びドレインに例えば接地レベルの基準電圧が印加される。すると、プログラム対象のメモリセルのフローティングゲートにトンネル酸化膜を通じて電子が注入され、当該メモリセルは、エンハンスメントモードのトランジスタに変更される。
【０００８】
このような消去やプログラム後には通常、消去或いはプログラムセルが所定のしきい値電圧になったかどうか成否を調べる検証が行われる。
【０００９】
最近のＥＥＰＲＯＭの大容量化に伴って、ゲート酸化膜や中間誘電膜の幅と厚さ、そしてチャネル寸法等、メモリセルのサイズも小さくなっている。このために、製造工程においてそのゲート酸化膜、中間誘電膜やチャネルサイズなどの均一性を保障し難くなっており、これに応じてメモリセルのしきい値電圧もバラツキやすくなっている。もし、プログラム対象のメモリセル中の１つでも所望のしきい値電圧に達していなければエラーデータとなるので、これを防止するために、高集積化に伴って消去やプログラムの成否を判断する検証技術が提案されている。以上の消去、プログラム、検証については、韓国公開特許第９４−１８８７０号に詳しい。
【００１０】
【発明が解決しようとする課題】
上記のような消去及びプログラムを実行する不揮発性半導体メモリにおいて、消去やプログラムのモード遂行に要する時間は、これらモードで必要な高電圧を発生させるための内部高電圧発生器による高電圧レベルとメモリセルのトンネル酸化膜の厚さによる結合率(coupling ratio)に応じて変化し、メモリ装置の性能を左右する。このうち特に高電圧レベルの変化に対し消去やプログラム時間が敏感に反応するので、この高電圧レベルの最適化がメモリチップの信頼性及び性能向上に重要である。
【００１１】
従って、本発明の目的は、メモリセルの消去やプログラムに必要な高電圧レベルを最適化し、消去やプログラムにかかる時間の最適化を可能とすることにある。また同時に、工程条件の変化による消去やプログラム時間の変化を最小化させられるような不揮発性半導体メモリを提供する。
【００１２】
【課題を解決するための手段】
この目的のために本発明では、消去又はプログラムの不完全なメモリセルがある場合に消去又はプログラムを反復するようにした不揮発性半導体メモリの消去又はプログラム用の高電圧発生方法において、印加する高電圧の開始レベルを複数ビットのアドレス入力で可変としてテストにより予め調整し、消去又はプログラム時にはその調整後の開始レベルから高電圧を印加し反復の度に電圧を上げていくようにしたことを特徴とする。或いは、不揮発性半導体メモリの消去又はプログラム用高電圧の最適化方法であって、時間の経過に伴い複数の段階にセットされて発生される高電圧のその複数の段階のうちの１つを複数ビットのアドレス入力による複数のトリミング信号の組合せにより選択し、そして、該選択した段階の高電圧で消去又はプログラム動作を実施した所要時間を所定の時間と比較して長くなる場合には前記複数の段階のうちの他の段階を前記複数ビットのアドレス入力を変えて選択することにより、消去又はプログラム電圧の開始レベルを決定する高電圧の最適化方法を提供する。
【００１３】
このために本発明によれば、電気的消去可能でプログラム可能な不揮発性半導体メモリにおいて、同じメモリセルに対する消去又はプログラムが反復される度にその消去電圧又はプログラム電圧を所定の開始レベルから順次に上げていくためのレベル制御信号を出力するループ回数計数回路と、このレベル制御信号に応答し順次に電圧レベルを上げて消去電圧又はプログラム電圧を発生する高電圧発生回路と、複数ビットのアドレス入力による複数のトリミング信号を発生してその複数のトリミング信号の組み合わせで前記ループ回数計数回路のレベル制御信号の初期値を変更し且つヒューズ切断により各トリミング信号の状態を固定することが可能とされて前記高電圧発生回路による消去電圧又はプログラム電圧の開始レベルをセッティングするセッティング回路と、を有する高電圧レベル最適化回路を備えたことを特徴とする。或いは特に、フローティングゲート形の多数のメモリセルと、複数の選択メモリセルをプログラムするためのプログラム回路と、該プログラム対象のメモリセルのプログラム成否を判断するためのプログラム検証回路と、を有する不揮発性半導体メモリにおいて、プログラムが反復される度にプログラム電圧を所定の開始レベルから順次に上げていくためのレベル制御信号を出力するループ回数計数回路と、このレベル制御信号に応答し順次に電圧レベルを上げてプログラム電圧を発生する高電圧発生回路と、複数ビットのアドレス入力による複数のトリミング信号を発生してその複数のトリミング信号の組み合わせで前記ループ回数計数回路のレベル制御信号の初期値を変更し且つヒューズ切断により各トリミング信号の状態を固定することが可能とされて前記高電圧発生回路によるプログラム電圧の開始レベルをセッティングするセッティング回路と、を有する高電圧レベル最適化回路を備えたことを特徴とする。
【００１４】
高電圧発生回路は、高電圧を発生するためのチャージポンプと、レベル制御信号に応じて変化する分圧比により前記チャージポンプの出力電圧を分圧して出力するレベル検出器と、このレベル検出器の出力電圧と定電圧とを比較して比較信号を発生する比較器と、その比較信号に応答して前記チャージポンプを活性化させる高電圧制御器と、を有することを特徴とする。ループ回数計数回路は、トリミング信号に応じる４ステージの２進カウンタからなるトリミングカウンタと、このトリミングカウンタの出力をデコードしてレベル制御信号を発生するトリミングデコーダと、を有することを特徴とする。セッティング回路は、モード開始前のセットアップ期間でヒューズによる論理信号又はアドレスを選択的に伝送してプリトリミング信号を出力する第１ブロックと、前記セットアップ期間でラッチ信号を発生する第２ブロックと、このラッチ信号に応じて前記第１ブロックのプリトリミング信号をラッチしトリミング信号を出力する第３ブロックと、を有することを特徴とする。
【００１５】
【発明の実施の形態】
以下、本発明の実施形態につき添付図面を参照して詳細に説明する。
【００１６】
本実施形態の不揮発性メモリには、−１．８Ｖほどのしきい値電圧を有するデプレッションモードのＮチャネルＭＯＳトランジスタ（Ｄ形トランジスタとする）、０．７Ｖほどのしきい値電圧を有するエンハンスメントモードのＮチャネルＭＯＳトランジスタ（Ｎ形トランジスタとする）、−０．９Ｖほどのしきい値電圧を有するエンハンスメントモードのＰチャネルＭＯＳトランジスタ（Ｐ形トランジスタとする）が使用される。
【００１７】
図１に高電圧レベル最適化回路のブロック図を示す。図示のトリミングカウンタ(trimming counter)２０２及びトリミングデコーダ２０３は、消去又はプログラム動作が反復される度に消去電圧又はプログラム電圧を開始レベルから次第に高めて供給するためのレベル制御信号を出力するループ回数計数回路として働く。トリミングカウンタ２０２は、プログラムの回数をカウントするためにプログラムループパルスＯＳＰを本メモリ装置のプログラム検証回路から受信する。また、トリミングアドレスレジスタ(trimming address register) ２０１が設けられており、アドレスバッファ１０を通じて印加されるアドレスを受信する。このトリミングアドレスレジスタ２０１は切断可能な多数のヒューズ素子を有し、テスト時に、印加されるアドレスに応答して前記開始レベルを変更するための多数のトリミング信号をループ回数計数回路へ提供し、更に、そのヒューズ素子をテスト結果に従い選択切断することによってトリミング信号の状態を固定することが可能とされ、実際の動作時に、実行される消去又はプログラム時間に最適な高電圧の開始レベルをセッティングするセッティング回路として働く。そして、チャージポンプ３０、レベル検出器４０、比較器６０、及び高電圧制御器７０から高電圧発生回路２２が構成され、消去電圧やプログラム電圧の高電圧が発生される。
【００１８】
図４及び図５は、トリミングアドレスレジスタ２０１の回路図である。
【００１９】
図４Ａは、多数のトリミング信号ＴＲＤｐｇｍ０〜ＴＲＤｐｇｍ２を最終的に発生させるための多数のプリトリミング信号ＰＴＲＤｐｇｍ０〜ＰＴＲＤｐｇｍ２を発生する第１ブロックである。３つの各単位ブロックの構成は同じであるが、印加されるアドレスはそれぞれ異なり、一番目の単位ブロックにはアドレスＡ４、二番目の単位ブロックにはアドレスＡ５、三番目の単位ブロックにはアドレスＡ６が印加される。各単位ブロックは、チップエネーブル信号バーＣＥを反転するインバータＩ１、ヒューズＦ１、Ｎ形トランジスタＮ１、Ｄ形トランジスタＤ１、ＮＯＲゲートＮＯＲ１、インバータＩ１１（設定に応じて設置選択）、そしてアドレスを反転するインバータＩ１２、セットアップ信号Ｓｈｖｒｓｔを反転するインバータＩ１３、伝送ゲートＰＴ１，ＰＴ２から構成されている。
【００２０】
図４Ｂは、ラッチ信号φｌｃｈｐｇｍを発生する第２ブロックを示すもので、３入力ＮＡＮＤゲートＮＡＮＤ１、セットアップ信号Ｓｈｖｒｓｔを反転するするインバータＩ１、ＮＡＮＤゲートＮＡＮＤ２から構成される。
【００２１】
図５は、図４Ａ及び図４Ｂのブロックにより提供される信号からトリミング信号ＴＲＤｐｇｍ０〜ＴＲＤｐｇｍ２を生成するレジスタ５００，５０１，５０２からなる第３ブロックを示している。これら３つのレジスタの構成は同じで、インバータ５１０、ＮＯＲゲート５１１、ラッチ形態の２つのＮＯＲゲート５１２，５１３、このラッチ出力を反転するインバータ５１４から構成される。
【００２２】
図６は、トリミングカウンタ２０２の回路を示している。図中上部は１つの２進単位カウンタの詳細構成を、図中下部はその２進単位カウンタからなる各ステージの接続関係を示す。１つの単位カウンタの構成は、ループパルスＯＳＰを反転するインバータＩ１、このインバータＩ１の出力及びループパルスＯＳＰに従う伝送ゲートＰＴ１〜ＰＴ４、各信号Ｓａｐｇｍ，ＴＲＤｐｇｍｉ（ｉ＝０〜２），ＴＲＤｌｏａｄを演算するＮＡＮＤゲートＮＡ１〜ＮＡ４、インバータＩ２から構成され、カウント信号ＲＶｐｇｍｉ（ｉ＝０〜３）及びその相補信号バーＲＶｐｇｍｉを生成する。本実施形態では、このような単位カウンタが図中下部に示すカウンタステージ６００〜６０３のように４ステージの縦列接続にされて構成されている。
【００２３】
図７は、トリミングデコーダ２０３の回路である。多数のレベル制御信号ＴＲＭｐｇｍ１〜ＴＲＭｐｇｍ７を発生するＮＯＲゲートＮＯＲ１〜ＮＯＲ７、レベル制御信号ＴＲＭｐｇｍ８を発生するインバータＩ１，Ｉ２及びラッチ形態のＮＯＲゲートＮＯＲ１，ＮＯＲ２から構成されている。このデコーダ２０３によるレベル制御信号は、図１のレベル検出器４０へ提供される。
【００２４】
図８は、図１中の高電圧発生回路２２を示している。即ちこの高電圧発生回路２２は、高電圧のプログラム電圧（又は消去電圧）Ｖｐｇｍを発生するためのチャージポンプ３０と、対象メモリセルのプログラム失敗の度にプログラム電圧が所定の範囲内で順次増加するように、レベル制御信号ＴＲＭｐｇｍ１〜ＴＲＭｐｇｍ８に従いプログラム電圧のレベルを検出する（分圧する）レベル検出器４０と、これによる検出レベルと定電圧Ｖｐｒｅｆとを比較して比較信号を発生する差動増幅器を用いた比較器６０と、この比較器６０による比較信号に応答してチャージポンプ３０を活性化させる高電圧制御器７０と、から構成されている。
【００２５】
チャージポンプ３０は、プログラム（又は消去）動作中に発生される高電圧制御器７０のチャージポンプ信号φＰｐｇｍとその相補信号バーφＰｐｇｍに応答してプログラム電圧Ｖｐｇｍを発生する。このチャージポンプ３０は、電源供給電圧Ｖｃｃよりも高電圧のプログラム電圧Ｖｐｇｍを発生するための通常のチャージポンプ方式の回路である。即ち、ノード１にＶｃｃ−Ｖｔｈの初期電圧を提供するためのＮ形トランジスタ１７と、ノード１と出力ノード２との間にチャネルを直列接続した多数のＮ形トランジスタ１１〜１６と、このＮ形トランジスタ１１〜１６のゲートに各々接続されたＭＯＳキャパシタ３〜８と、から構成される。Ｎ形トランジスタ１１〜１６はゲート及びドレインを接続したダイオード形である。そして、奇数番のＭＯＳキャパシタ３，５，７の電極にチャージポンプ信号φＰｐｇｍが入力され、偶数番のＭＯＳキャパシタ４，６，８の電極にその相補信号バーφＰｐｇｍが入力される。出力ノード２と電源供給電圧Ｖｃｃとの間にＤ形トランジスタＤＴが接続されており、このＤ形トランジスタＤＴのゲートにプログラム制御信号バーＰＧＭが入力されている。このＤ形トランジスタＤＴは、プログラム終了後に出力ノード２のプログラム電圧Ｖｐｇｍを電源供給電圧Ｖｃｃへ放電する役割をもつ。
【００２６】
プログラム中にプログラム電圧Ｖｐｇｍを順次増加させるためのレベル検出器４０は、出力ノード２に接続してある。即ち、接地レベルの基準電圧Ｖｓｓと出力ノード２との間にＮ形トランジスタ３１のチャネルと抵抗Ｒ１〜Ｒ８，Ｒｄ，Ｒｕが直列接続されており、Ｎ形トランジスタ３１のゲートがインバータ３２を通じてプログラム制御信号バーＰＧＭにより制御されることで動作する。そして、直列の抵抗Ｒ８〜Ｒ１に対し並列にしてＮ形トランジスタ３３〜３９のチャネルが直列接続されている。このＮ形トランジスタ３３〜３９のゲートにレベル制御信号ＴＲＭｐｇｍ１〜ＴＲＭｐｇｍ８がそれぞれ提供され、これに応じてオンすることによりＮ形トランジスタ３３〜３９が抵抗Ｒ１〜Ｒ８の順次バイパス手段となる。
【００２７】
図８に示した比較器６０は、プログラム動作中に接続ノードＮ２の電圧Ｖｄと定電圧Ｖｐｒｅｆとを比較する。この比較器６０は、基準電圧Ｖｓｓと共通ノード４６との間にチャネルが接続されたＮ形トランジスタ６６が、インバータ６７を通じたプログラム制御信号バーＰＧＭに応じることで動作する。電源供給電圧Ｖｃｃと共通ノード４６との間には、Ｐ形トランジスタ６９及びＮ形トランジスタ６４の直列接続と、Ｐ形トランジスタ６８及びＮ形トランジスタ６２の直列接続とが、並列に設けられている。両Ｐ形トランジスタ６８，６９のゲートは共通接続してＰ形トランジスタ６９のドレインへ接続してあり、Ｎ形トランジスタ６４のゲートに定電圧Ｖｐｒｅｆが、そしてＮ形トランジスタ６２のゲートに電圧Ｖｄが印加される。従って、ＶｄがＶｐｒｅｆを上回ると論理“Ｌ”出力、ＶｄがＶｐｒｅｆを下回ると論理“Ｈ”出力となる。
【００２８】
高電圧制御器７０は、比較器６０から出力される比較信号に従いチャージポンプ３０を動作させ、プログラム電圧Ｖｐｇｍが所定の一定レベルを維持するように制御する。即ち、ＮＡＮＤゲート７４の一方の入力端子に比較器６０の出力が印加され、他方の入力端子にプログラム制御信号バーＰＧＭがインバータ７２を通じて印加される。そして、ＮＡＮＤゲート７８，８０にＮＡＮＤゲート７４の出力がインバータ７６を通じて入力され、リング発振器（図示略）からのクロックパルスバーφｐ，φｐ（相補）と論理演算される。この例のクロックパルスφｐは８ＭＨＺの周波数を有する。これらＮＡＮＤゲート７８，８０の出力は、インバータ８２，８４をそれぞれ通じてチャージポンプ信号φＰｐｇｍ及び相補信号バーφＰｐｇｍとなってチャージポンプ３０へ提供される。
【００２９】
この高電圧制御器７０は、ＶｄがＶｐｒｅｆを上回るときに非活性出力となり、ＶｄがＶｐｒｅｆを下回るときに活性出力となる。即ち、プログラム電圧Ｖｐｇｍが上がるときはＶｄも上昇するので高電圧制御器７０は非活性出力となり、これによりチャージポンプ３０の動作が抑止されてプログラム電圧Ｖｐｇｍを降下させる。また、プログラム電圧Ｖｐｇｍが下がるときはＶｄも下降するので高電圧制御器７０は活性出力となり、チャージポンプ３０が動作してプログラム電圧Ｖｐｇｍを上昇させる。この結果、プログラム電圧Ｖｐｇｍは設定レベルを維持する。
【００３０】
図３は、この例のプログラム時のフローチャート、図２は、この例の最適化テスト時のフローチャートである。図９〜図１４は、本発明の実施例に従うプログラム回数及び高電圧レベルのセッティングを説明するための動作タイミング図である。以下、この実施形態の構成により消去やプログラム時に最適化した高電圧を得る過程について、プログラムを例にして説明する。
【００３１】
まず、図３に示すプログラム動作から説明する。ステップ３０１においてデータローディングコマンド“８０ｈ”が提供され、メモリセルへのプログラムのために本メモリ装置内のページバッファへ例えば５１２バイトのデータがステップ３０２でロードされる。続いて、ステップ３０３でプログラムコマンド“１０ｈ”が印加されると、ステップ３０４で単位プログラム動作が実施される。プログラムがすむとステップ３０５でプログラム検証が行われ、ステップ３０６で検証結果がチェックされる。
【００３２】
ステップ３０６の結果、いずれか１つでも不十分なプログラムセルがあった場合には、ステップ３０８でループ回数（Ｐｌｏｏｐ）をチェックし、所定の検証回数内ならばステップ３０９でループ回数を１増加させた後、ステップ３１０でプログラム電圧をΔＶ上げてステップ３０４以降を反復する。もし、ループ回数が所定の回数に達してもプログラムセルのしきい値電圧が設計値にならないときは、ステップ３１１へ進行し、失敗としてプログラム完了とする。一方、ステップ３０６の結果、プログラム成功していればステップ３０７へ進行し、成功としてプログラム完了とする。
【００３３】
このプログラム時にプログラム電圧は、やり直しの度にステップ３１０でΔＶずつ段階的に順次増加する。本例では、このようなプログラム電圧の増加に際し、テストモードにおいて多様なレベルにプログラム電圧を変化させて最適の開始レベルを探し、これに応じたヒューズ切断で実際の動作モード時に最適の開始レベルから増加させていく手法をとっている。これにより、最適の時間内にメモリセルプログラムが行われるようにしてある。これについて、ヒューズ切断前つまりプログラム電圧テストのフローチャートを示した図２を参照して説明する。
【００３４】
目標とする最長プログラム時間を２００μｓであると仮定する。まず、ステップ２０１で、トリミングのためのアドレスが図１のアドレスバッファ１０を通じてトリミングアドレスレジスタ２０１へ印加される。即ち、このアドレスは図４のアドレス入力端子に印加される。このステップ２０１は、図１２〜図１４の期間Ｔ１１で行われる。このときに、もし、メモリチップのプログラム時間がテストの結果３００μｓであったとすると、入力アドレスは、プログラム電圧を上向き調整するものとなる。このアドレス印加後、ステップ２０２で高電圧開始レベルセッティングコマンド“Ｄ５ｈ”を提供することでステップ２０３の自動プログラムモードが実行される。このセッティング動作はセットアップ期間Ｔ２２で、自動プログラムモードは期間Ｔ３３で行われる。
【００３５】
ステップ２０４では、ステップ２０３によるプログラムが完了するまでのプログラム時間が、目標時間内にあるか否かチェックする。この結果、目標プログラム時間内にプログラム完了すればステップ２０５へ進行し、目標時間を超えていればステップ２０７へ進行する。ステップ２０７へ進んだ場合は、トリミングアドレスが変更されてステップ２０１以降が繰り返される。即ちこれは、アドレス論理を変更しつつプログラム電圧を順次上げていき、最適の開始レベルを探す作業に該当する。一方、ステップ２０５へ進んだ場合は、リセットコマンド“Ｆ５”が印加された後、ステップ２０６で、実際のプログラム時にプログラム電圧の開始レベルをこのテストにより得られたレベルに固定するため、図４Ａのヒューズがレーザー切断等により切断され、トリミング信号の状態が決定される。
【００３６】
この図２の作業により、実際のプログラム開始時に最適化した開始レベルでプログラム電圧が提供されることになり、プログラム時間が最適化される。
【００３７】
図９〜図１４に沿って更に説明する。目標プログラム時間及びテスト結果の測定プログラム時間が上記と同じで、プログラム電圧の開始レベルは１５．５Ｖとし、０．５Ｖの上向き調整により２００μｓの時間が変化すると仮定する。
【００３８】
図９〜図１１に示すプログラム時のセットアップ期間Ｔ１に、図４で印加されるセットアップ信号Ｓｈｖｒｓｔが論理“Ｌ”から“Ｈ”に遷移し、テストセット信号φｈｖｓｅｔは論理“Ｌ”を維持する。従って、ラッチ信号φｌｃｈｐｇｍが論理“Ｈ”にエネーブルされ、プリトリミング信号ＰＴＲＤｐｇｍ０，ＰＴＲＤｐｇｍ１，ＰＴＲＤｐｇｍ２がそれぞれ、図９の波形のように論理“Ｈ”、“Ｈ”、“Ｌ”になる。すると、トリミング信号ＴＲＤｐｇｍ０，ＴＲＤｐｇｍ１，ＴＲＤｐｇｍ２はそれぞれ、論理“Ｌ”、“Ｌ”、“Ｈ”になる。この状態で、プログラムコマンド信号Ｓａｐｇｍがプログラムループ第１期間Ｔ２で論理“Ｈ”に遷移すると、図６のロード信号ＴＲＤｌｏａｄがエネーブルされ、これにより、２進カウンタのカウント信号ＲＶｐｇｍ０，ＲＶｐｇｍ１，ＲＶｐｇｍ２，ＲＶｐｇｍ３のそれぞれは、図１０の波形のように論理“Ｌ”、“Ｌ”、“Ｈ”、“Ｌ”になる。従って、図７のトリミングデコーダ２０３のレベル制御信号中ＴＲＭｐｇｍ４だけが論理“Ｈ”に活性化される。このときに出力されるプログラム電圧Ｖｐｇｍは、図８において、［（Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８＋Ｒｄ＋Ｒｕ）×Ｖｐｒｅｆ］／（Ｒ５＋Ｒ６＋Ｒ７＋Ｒ８＋Ｒｄ）＝１５．５Ｖに設定される。
【００３９】
図１０のループパルスＯＳＰはループ回数が１回進む度に発生するので、この信号が遷移した後の第２ループ期間Ｔ３では、２進カウンタのカウント信号ＲＶｐｇｍ０，ＲＶｐｇｍ１，ＲＶｐｇｍ２，ＲＶｐｇｍ３のそれぞれは、論理“Ｈ”、“Ｌ”、“Ｈ”、“Ｌ”になる。従って、図７のトリミングデコーダ２０３のレベル制御信号中ＴＲＭｐｇｍ５だけが論理“Ｈ”に活性化される。このときの図８におけるプログラム電圧Ｖｐｇｍは［（Ｒ６＋Ｒ７＋Ｒ８＋Ｒｄ＋Ｒｕ）×Ｖｐｒｅｆ］／（Ｒ６＋Ｒ７＋Ｒ８＋Ｒｄ）＝１６Ｖに設定される。即ち、ループ回数が１回増加する度に第２ループ期間Ｔ３以降では０．５Ｖずつ上向き調整される。このようにして、図９〜図１１に示すプログラム時のプログラム電圧は、図３のステップ３１０で説明したように段階的に０．５Ｖずつ増加する。
【００４０】
次には、プログラム電圧をレベル変化させつつ最適の開始レベルを探し、ヒューズ切断を行って実際のプログラム時に最適な開始レベルから増加させて行くようにする最適化テスト過程を図１２〜図１４により説明する。
【００４１】
目標プログラム時間が得られるよう開始レベルを１６Ｖにするため、図４のアドレスＡ２，Ａ３，Ａ４，Ａ５，Ａ６をそれぞれ、論理“Ｈ”、“Ｈ”、“Ｈ”、“Ｌ”、“Ｈ”で期間Ｔ１１において印加する。これにより、図４のプリトリミング信号ＰＴＲＤｐｇｍ０〜ＰＴＲＤｐｇｍ２はそれぞれ、図１２の波形のように論理“Ｌ”、“Ｈ”、“Ｌ”になる。そして、テストセット信号φｈｖｓｅｔが論理“Ｈ”となるセットアップ期間Ｔ２２になるとラッチ信号φｌｃｈｐｇｍが発生され、トリミング信号ＴＲＤｐｇｍ０〜ＴＲＤ２はそれぞれ、論理“Ｈ”、“Ｌ”、“Ｈ”になる。この状態で、自動プログラムコマンド信号Ｓａｐｇｍがプログラムループ期間Ｔ３３で論理“Ｈ”に遷移すれば図６の信号ＴＲＤｌｏａｄがエネーブルされ、これにより、２進カウンタのカウント信号ＲＶｐｇｍ０〜ＲＶｐｇｍ３はそれぞれ、図１３の波形のように論理“Ｈ”、“Ｌ”、“Ｈ”、“Ｌ”になる。従って、図７のトリミングデコーダ２０３のレベル制御信号中ＴＲＭｐｇｍ５だけが論理“Ｈ”に活性化される。このときに出力されるプログラム電圧Ｖｐｇｍは、図８において［（Ｒ６＋Ｒ７＋Ｒ８＋Ｒｄ＋Ｒｕ）×Ｖｐｒｅｆ］／（Ｒ６＋Ｒ７＋Ｒ８＋Ｒｄ）＝１６Ｖに設定される。
【００４２】
即ち、１６Ｖをプログラム電圧の開始レベルとしてセッティングし、ループ回数増加ごとに０．５Ｖずつ段階的に上昇させることになる。この場合にプリトリミング信号ＰＴＲＤｐｇｍ０〜ＰＴＲＤｐｇｍ２は、図１２の波形のようにそれぞれ論理“Ｌ”、“Ｈ”、“Ｌ”で出力することになるので、切断すべき図４のヒューズは、信号ＰＴＲＤｐｇｍ０の出力に関与したヒューズＦ１である。つまり、このヒューズＦ１を切断しておけば実際のプログラムでは、常に１６Ｖから出発するようにプログラム電圧の開始レベルが固定され、そしてΔＶずつ所定回数内で段階的に増加する。従って、プログラム時間が最適化される。
【００４３】
【発明の効果】
本発明によれば、複数ビットのアドレス入力で、消去やプログラムにおける高電圧の開始レベルを最適化することが可能となり、消去やプログラムにかかる時間を最適化でき、信頼性及び性能向上に貢献する。
【図面の簡単な説明】
【図１】本発明による高電圧レベル最適化回路を示すブロック図。
【図２】開始レベル最適化テスト過程を説明するフローチャート。
【図３】プログラム過程を説明するフローチャート。
【図４】図１中のトリミングアドレスレジスタを示す回路図。
【図５】図４に続く回路図。
【図６】図１中のトリミングカウンタを示す回路図。
【図７】図１中のトリミングデコーダを示す回路図。
【図８】図１中の高電圧発生回路を示す回路図。
【図９】本発明による高電圧レベル最適化回路のプログラム時の動作タイミングを説明する信号波形図。
【図１０】図９に続く信号波形図。
【図１１】図１０に続く信号波形図。
【図１２】本発明による高電圧レベル最適化回路の最適化テスト時の動作タイミングを説明する信号波形図。
【図１３】図１２に続く信号波形図。
【図１４】図１２に続く信号波形図。
【図１５】ＮＡＮＤ形のセル構造としたＥＥＰＲＯＭのメモリセルアレイの一部分を示す等価回路図。
【符号の説明】
１０  アドレスバッファ
２２  高電圧発生回路
３０  チャージポンプ
４０  レベル検出器
６０  比較器
７０  高電圧制御器
２０１  トリミングアドレスレジスタ（セッティング回路）
２０２  トリミングカウンタ（ループ回数計数回路）
２０３  トリミングデコーダ（ループ回数計数回路）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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