(57)【特許請求の範囲】
【請求項１】
（イ）半導体基板に、メモリアレイを形成する集積度が高いアレイ領域とデバイスの集積度が低いサポート領域とが規定され、前記半導体基板の表面にライナ材料が形成され、絶縁性キャップと絶縁性側壁とを有するゲートスタックであるワードラインが複数個前記半導体基板の前記アレイ領域に形成され、前記アレイ領域の前記ゲート・スタック相互間を埋め且つ前記サポート領域上に延びる第１レベルの誘電体層が前記半導体基板の前記ライナ材料上に形成され、前記絶縁性キャップ及び前記絶縁性側壁が前記第１レベルの誘電体層とは異なるエッチング選択性を有している構造を形成するステップと、
（ロ）前記第１レベルの誘電体層のうち前記サポート領域の上にある部分の上にエッチング・ストップ層を形成するステップと、
（ハ）前記アレイ領域の前記第１レベルの誘電体層の上、及び前記サポート領域の前記エッチング・ストップ層の上に第２レベルの誘電体層を形成するステップと、
（ニ）前記複数個のゲートスタックに交叉する方向に延びる前記アレイ領域のビットラインを埋め込むための、そして前記ビットラインから延びる前記サポート領域の配線を埋め込むためのライン相互結線用開口を、前記サポート領域のエッチング・ストップ層が露出するまで前記第２レベルの誘電体層をエッチングすることにより形成するステップと、
（ホ）前記サポート領域の前記第１レベルの誘電体層を前記エッチング・ストップ層により保護した状態で、前記半導体基板上の前記ライナ材料を露出するまで、前記ライン相互結線用開口により露出された前記第１レベルの誘電体層を除去することにより前記アレイ領域にボーダレス開口を形成するステップと、
（ヘ）前記サポート領域の前記ライン相互結線用開口内の前記エッチング・ストップ層及び前記ボーダレス開口の底部のライナ材料を除去するステップと、
（ト）前記サポート領域の前記ライン相互結線用開口により露出された第１レベルの誘電体層に、前記サポート領域のデバイスの領域を露出するサポート用開口を形成するステップと、
（チ）前記ボーダレス開口、前記サポート用開口及び前記ライン相互結線用開口内に導電体を堆積するステップとを含む集積回路の製造方法。
【請求項２】
前記絶縁性キャップ及び前記絶縁性側壁の材料並びに前記ライナ材料が窒化シリコンである、請求項１に記載の製造方法。
【請求項３】
前記エッチング・ストップ層の材料が窒化シリコンである、請求項１に記載の製造方法。
【請求項４】
前記導電体がタングステンである、請求項１に記載の製造方法。
【請求項５】
前記ステップ（ト）が、フォトリソグラフィ及びエッチングにより、前記サポート用開口を形成する、請求項１に記載の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体製造処理に関し、より具体的には相互結線(interconnect)を形成するためのラインフロントエンド法(front end of line:FEOL)法に関する。
【０００２】
【従来の技術】
これまで、記憶デバイス、特にＤＲＡＭｓ（ダイナミック・ランダム・アクセス・メモリ）および埋設されたＤＲＡＭｓを含む論理チップ（ｅＤＲＡＭｓ）における、拡散部へのビットライン・コンタクトを形成するプロセスは、厳密なマスクを使用したリソグラフィーを必要としてきている。ビットラインを製造することは、それ自体が別の厳密なマスクを使用するリソグラフィーを必要とする。厳密なマスクを用いるリソグラフィーは、付随する光学的およびアライメントなどの要因のために、コストがかさみ、かつエラーを生じさせがちである。したがって、ビットラインと、拡散部へのビットライン・コンタクトとを、同時に同一の厳密なマスクを使用して形成することが望ましい。後述する本発明の説明において、当業者は、ビットラインはライン相互結線の特定な例であることを認識でき、ビットライン・コンタクトは、拡散部へのコンタクトの特定の例であることが理解されよう。
【０００３】
多くの半導体チップは、アレイ領域と、サポート領域とを含んでいる。アレイ領域は、ＤＲＡＭまたはｅＤＲＡＭのためのメモリアレイを形成する密に集積されたデバイスを含んでいるものの、サポート領域は、典型的には速度、性能または電力保持のために最適化された、集積度がより低いデバイスを含んでいる。アレイ領域と、サポート領域とに対する異なった設計目標のため、それぞれの領域に対し異なった処理を適用することが必要である。しかしながら、上述したチップを製造するためのコストを低減するためには、両方の領域に対して上述した設計目標を改善するべく所定のステップを施すにあたり、アレイ領域と、サポート領域との両方に対する処理を統合することが望ましい。
【０００４】
【発明が解決しようとする課題】
したがって、本発明は、例えばビットラインなどのライン相互結線と、ビットライン・コンタクトなどの拡散部へのコンタクトとを同時に形成する方法を提供することを目的とする。
【０００５】
また、本発明の別の目的は、ライン相互結線と、拡散部へのコンタクトとを、ただ１つの厳密なマスクしか必要とせずに形成する方法を提供することを目的とする。
【０００６】
さらに、本発明の別の目的は、例えばビットラインなどのライン相互結線と、ビットライン・コンタクトなどの拡散部へのアレイ・コンタクトと、拡散部へのサポート・コンタクトとを同時に形成する方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上述した目的およびその他の目的は、ライン相互結線と、ライン相互結線に対応した拡散部へのボーダレス・コンタクトとを同時に形成する本発明の方法により達成される。
【０００８】
本発明による半導体基板は、半導体基板上にあらかじめパターン付けされたゲート・スタックを含んでおり、かつ第１のレベルを形成する第１の誘電体により被覆されていて、その後第２の誘電体は、第１のレベルの上側に堆積されて、第２のレベルを形成している。ライン相互結線の開口は、リソグラフィーおよびエッチングにより、第２のレベルに形成されている。エッチングは、基板のアレイ領域における微細結晶化された領域まで続けられ、ライン相互結線用開口に対応して、ゲート・スタックの間における拡散部への開口としてのボーダレス・コンタクトを形成している。これらの開口は、その後１つまたはそれ以上の導電体により充填される。この導電体は、ボーダレス開口の下側では、ポリシリコンとされ、上側のライン相互結線においては金属とされることが好ましい。
【０００９】
好ましくは、本発明の方法は、基板のライン相互結線と、サポート領域とにおけるサポート・コンタクトとを同時に製造することにより行われる。この方法は、第１のレベルを形成する第１の誘電体で被覆された半導体基板上に形成された予めパターン付けされたゲート・スタックを含む半導体基板から開始する。その後エッチング・ストップ層を、アレイ領域を除くサポート領域の第１のレベルにわたって形成する。第２の誘電体層を、アレイ領域およびサポート領域の両方にわたって堆積させる。ライン相互結線用開口をその後、アレイ領域とサポート領域とにわたり形成する。エッチング・ストップ層に選択的にエッチングを続けて行ない、サポート領域の全体につき第１のレベルを残して、アレイ領域におけるゲート・スタックの間に拡散部への開口のためのボーダレス・コンタクトを形成する。
【００１０】
エッチング・ストップ層を、その後サポート領域から除去する。好ましくはポリシリコンとされる拡散用コンタクトの導電体を、ボーダレス開口の下側に堆積し、その後上側のライン相互結線用開口から除去する。これとは別に、ポリシリコンの堆積およびエッチバックをスキップして、この段階でイオン注入を行うこともできる。
【００１１】
その後、サポート領域においてライン相互結線に対応する拡散部への開口のためのコンタクトを形成させる。最後に、タングステンなどの金属を堆積させて開口を充填し、例えばビットライン・コンタクトなどの拡散部へのアレイ・コンタクトを形成させ、先行するポリシリコンの堆積によりすでに形成されていない場合には、アレイ領域におけるビットラインなどのライン相互結線を形成させる。金属の堆積により、拡散部へのサポート・コンタクトと、例えば論理相互結線などのサポート領域におけるライン相互結線とが、同時に形成される。
【００１２】
【発明の実施の形態】
図１は、本発明の方法により形成されたデバイスにおける拡散部へのビットライン・コンタクトの配置を示すＤＲＡＭアレイの上面図である。
【００１３】
図１に示されているように、ワードラインとして使用される複数のゲート・スタック１２は、深いトレンチ１４を越えてアレイを水平に横切って延びている。深いトレンチ１４は、それぞれ下側部分に記憶のためのキャパシタ（図示せず）と、上側部分における垂直トランジスタと、をそれぞれ含んでいる。この垂直トランジスタは、単結晶基板における拡散ノード（図示せず）と、チャンネル領域（図示せず）とを含んでいて、これらは、トレンチ１４の側壁に垂直に整列されている。垂直トランジスタはまた、垂直トランジスタに隣接し、単結晶基板の水平な表面平面へと延びるビットライン拡散部４９（図２）を含んでいる。このビットライン拡散部４９は、ビットライン・コンタクト１６に対応するように単結晶基板に形成されている。
【００１４】
ＤＲＡＭアレイのアクティブ区域は、半導体表面上において、ワードライン１２を横切って延びる水平なストライプ１８として形成されている。ストライプ１８は、ビットライン・コンタクト１６の位置を規定しており、ビットライン・コンタクト１６は、隣接するワードライン１２の間の部分に形成されていると共に、ワードライン１２の上側の誘電体レベルにおいてラインとして延びるビットライン２０の位置を規定している。
【００１５】
図２は、本発明の方法により形成されたアレイとサポートとが組み合わされたデバイスの断面図を示す。図２においては、後に参照する図３〜図７のように、水平面に延びるビットライン２０の本来の方向は図示しない。本発明の原理を最もよく示すために、およびプロセス中の各ステップについて何重にもなる断面を示すことによる煩雑さを避けるため、図２〜図７においては、ビットラインは、それらの本来の水平方向から９０°回転して示されている。図１の上面図は、後述する本発明の詳細な説明にわたり、ビットラインの延びる本来の方向に対する参照とされる。
【００１６】
図２に示すように、アレイ領域３０は、絶縁性キャップ３６と、絶縁性側壁３８とにより被覆されたゲート・コンダクタ３４を含む複数のゲートスタック１２を含んでいる。この絶縁性キャップ３６と、絶縁性側壁３８とは、当業界においてよく知られたプロセスにより堆積された窒化ケイ素により形成されることが好ましい。ゲート・スタック１２は、第１のレベル４２において第１の誘電体４０により被覆されており、第２のレベル４６において第２の誘電体４４により被覆されている。ビットライン・コンタクト１６は、第２のレベル４６におけるビットライン２０から、基板の単結晶領域４８まで延びている。基板４８のビットライン・コンタクト１６の位置において、拡散部４９として知られる、局所的にドーパント濃度が高い部分４９が形成されている。ビットライン・コンタクト１６は、ビットライン２０を、基板４８の拡散部４９へと電気的に接続している。ビットライン・コンタクト１６は、ゲート・スタック１２に対してボーダレスとされ、ビットライン・コンタクト１６と、ゲート・コンダクタ３４との間は、ゲート・スタック１２の絶縁性キャップ３６およびビットライン・コンタクト１６を挟んだ絶縁性側壁３８のみにより分離されている。
【００１７】
サポート領域５０にはまた、ゲート・スタック１２が形成されているが、典型的にはアレイ領域のように密な間隔とはされていない。
【００１８】
ゲート・スタック１２は、絶縁性キャップ３６と絶縁性側壁３８とにより被覆されており、窒化ケイ素を堆積させて形成することが好ましい。サポート領域５０においては、サポート用コンタクト５２が、第２のレベル４６におけるライン相互結線２０と、基板４８の拡散部４９との間に延ばされている。しかしながら、サポート領域５０においては、コンタクト５２は、ゲート・スタック１２に対してボーダレスとはされておらず、コンタクト５２は、フォトリソグラフィーにより形成される寸法を有する絶縁性の誘電性材料４０によりゲート・スタック１２から分離されている。
【００１９】
ここで、上述した構造を与えるプロセスについて、図３〜図７を参照して説明する。図３に示すように、ゲート・スタック１２は、単結晶基板４８上に形成されており、ゲート・コンダクタ３４と、絶縁性キャップ３６と、絶縁性側壁３８とを含んでいる（本発明においては、下側レベルがポリシリコンであり、上側レベルがタングステン・シリサイドまたは窒化タングステン／タングステンなどの２層のゲート・コンダクタとされていることが好ましい。）。絶縁性キャップ３６と、絶縁性側壁３８とは、堆積された窒化ケイ素から形成されることが好ましい。後述する本発明の説明から、当業者は、キャップ３６および側壁３８の材料は、絶縁性のみが必要とされ、第１の誘電体層４２を形成するために間に堆積される誘電性材料４０に対して好適なエッチング選択性を有する材料から構成される必要があることは理解されよう。誘電性材料４０を堆積させる前の所定の時点において、基板４８の表面にライナ材料６６を堆積させる。このライナ材料６６の機能については、詳細な説明において後述する。層４２の誘電性材料４０は、ホウケイ酸ガラス（ＢＳＧ）、またはリンケイ酸ガラス（ＰＳＧ）などのドープされたガラス材料とされていることが好ましく、ホウ素リンケイ酸ガラス（ＢＰＳＧ:borophosphosilicate glass）とされることが最も好ましい。
【００２０】
ゲート・スタック１２および第１の誘電体層４２を形成した後、好ましくは窒化ケイ素を含むエッチング・ストップ層６０を、サポート領域５０における第１の誘電体層にわたって形成する。この場合にも、本発明の詳細な説明から知徳した当業者は、別の好適なエッチング・ストップ材料でエッチング・ストップ層６０としての窒化ケイ素を置き換えることができることを理解することができるであろう。エッチング・ストップ層６０は、好ましくはサポート領域５０においてパターン付けされた基板にわたりエッチング・ストップ材料を堆積させ、その後ブロック・マスクをサポート領域５０にわたって堆積およびパターンニングし、その後アレイ領域３０におけるエッチング・ストップ層をエッチングして除去することにより形成されることが好ましい。
【００２１】
図４を参照すると、第２の誘電体層４６は、その後中間レベルの誘電体４４を、好ましくはＴＥＯＳ前駆体から堆積させることにより形成する。ライン相互結線パターンは、その後フォトリソグラフィーにより形成され、ライン相互結線用開口６２が層４６内へとエッチングされる。上述したように、ライン相互結線用開口６２が延びる本来の方向は、図示されていない。図示されるように、その方向は、説明の便宜上、水平面内において９０°回転されている。エッチング・ストップ層６０の材料に選択的なエッチングを続け、隣接したゲート・スタックの間において、ボーダレス開口６４をアレイ領域３０に形成する。アレイ領域３０のボーダレス開口６４においては、エッチングは、ライナ６６で停止する。サポート領域５０においては、エッチング・ストップ層６０は、第１の誘電体層４２の完全性を保護している。
【００２２】
図５を参照すると、エッチング・ストップ層６０は、時間調整されるウエット・エッチングまたは反応性イオンエッチング（ＲＩＥ）などによりサポート領域５０から除去される。エッチング・ストップ層６０は、ライナ６６を形成するものと同一の物質を含んでいて、エッチング・ストップ層６０とライナ６６とが同一のプロセッシングにより除去されることが好ましい。エッチング・ストップ層６０とライナ６６とが両方とも窒化ケイ素を含んでいて、両方が一度にエッチングされるか、または下側の酸化物またはシリコンでエンド・ポイントとなるようなエッチングにより除去されることが最も好ましい。
【００２３】
ついで、図６に示すように、ポリシリコン６８を堆積して、ボーダレス開口６４を充填する。ポリシリコン６８をその後、適時にＲＩＥエッチングなどによりボーダレス開口６４の内部を除いてすべての区域から除去する。この結果、アレイ領域３０、およびサポート領域５０における層４６のライン相互結線用開口６２から、ポリシリコンが除去される。
【００２４】
あるいは、ポリシリコンの堆積およびエッチング・バックについて上述したプロセスは、この時点でイオン注入を施すことによってスキップすることができる。そのことは、ボーダレス開口６４の下側のみに拡散部４９を形成することになる（図２参照）。ボーダレス開口６４は、その後図８を参照して説明する導電体の堆積まで充填されずに残される。後述するように好ましい導電体金属であるタングステンの堆積後、低抵抗のタングステンのビットライン・コンタクトが形成される。
【００２５】
図７を参照すると、サポート・コンタクト用開口７０は、開口７０が、サポート領域５０のライン相互結線用開口６２から基板４８へと延びるように、フォトリソグラフィーにより形成およびエッチングされる。この時点で、上述した個別のアレイ注入プロセスにより形成されていない場合には、拡散部４９を、基板４８にドーパント・イオンの注入により形成することが好ましい。最後に、図８を参照すると、好ましくは金属、より好ましくはタングステンである導電体が堆積されて、アレイ領域３０とサポート領域５０との両方におけるライン相互結線用開口６２と、サポート・コンタクト用開口７０とが充填され、それより以前のポリシリコンの堆積（図６）においてすでに充填されていない場合には、ボーダレス開口６４を充填する。誘電体層４６に覆い被さる過剰の導電性材料は、好ましくは平坦化処理により、より好ましくは化学的・メカニカル研磨（ＣＭＰ）により除去される。
【００２６】
すなわち、図２に示す構造は、アレイ領域３０におけるビットライン２０と、ビットライン・コンタクト１６との上述した同時形成により得られるものである。さらには、上述したプロセスは、サポート領域５０におけるライン相互結線２０とサポートコンタクト５２との同時形成を可能とする。
【００２７】
これまで本発明を所定の好適な実施の形態を参照して説明してきたが、当業者によれば、添付する請求の範囲の範囲および趣旨から逸脱せずに多くの変更および改良を行うことができよう。以下に本発明を開示する。
【００２８】
（１）ライン相互結線と、該ライン相互結線に対応する拡散部へのボーダレス・コンタクトとを同時に形成するための方法であって、該方法は、
第１のレベルを形成するように上側に堆積された第１の誘電体と、それぞれが前記第１の誘電体とは異なるエッチング選択性を有する材料を含む絶縁性キャップと絶縁性側壁とを有する予めパターン付けされたゲート・スタックを含むアレイ領域と、予めパターン付けされた前記ゲート・スタック下側の単結晶領域と、を有する半導体基板を得るステップと、
前記アレイ領域にわたって第２の誘電体を堆積して第２のレベルを形成するステップと、
前記第２のレベルにおいてライン相互結線用開口をリソグラフィーにより形成させるとともにエッチングするステップと、
前記単結晶領域までエッチングを続けて予めパターン付けされた前記ゲート・スタックに対してボーダレスな開口を前記第１のレベルに形成するステップと、
前記開口に導電体を堆積させ、前記拡散部へのボーダレス・コンタクトと、前記ライン相互結線とを形成するステップと、
を含む方法。
（２）前記ライン相互結線は、ビットラインである、（１）に記載の方法。
（３）前記絶縁性キャップの材料は、窒化物を含む、（１）に記載の方法。
（４）前記半導体基板は、さらに前記単結晶領域にわたって前記第１の誘電体の下側に形成されたライナを含み、前記エッチングを続けるステップは、前記ライナの材料に選択的な第１のエッチングを行うステップと、その後に前記ボーダレス開口から前記ライナを除去するステップとを含む、（３）に記載の方法。
（５）前記ライナは、窒化ケイ素を含む、（４）に記載の方法。
（６）ライン相互結線と、該ライン相互結線に対応する拡散部へのボーダレス・コンタクトとを同時に形成するための方法であって、該方法は、
第１のレベルを形成するように上側に堆積される第１の誘電体と、それぞれが前記第１の誘電体とは異なるエッチング選択性を有する材料を含む絶縁性キャップと絶縁性側壁とを有する予めパターン付けされたゲート・スタックを含み、かつ予めパターン付けされた前記ゲート・スタックの間に単結晶領域が配置されたアレイ領域と、前記アレイ領域から分離したサポート領域とを有する半導体基板を得るステップと、
前記第１の誘電体を前記絶縁性キャップに対して平坦化するステップと、
前記サポート領域にわたりエッチング・ストップ層を堆積させるステップと、
前記アレイ領域および前記サポート領域にわたって第２の誘電体を堆積して第２のレベルを形成するステップと、
前記第２のレベルにおいて前記アレイ領域と前記サポート領域との両方に対してライン相互結線用開口をリソグラフィーにより形成させるとともにエッチングするステップと、
前記絶縁性キャップおよび前記エッチング・ストップ層の材料に選択的に前記単結晶領域までエッチングを続け、前記第１のレベルにおいて予めパターン付けされた前記ゲート・スタックに対してボーダレスであり、かつ前記ライン相互結線用開口に対応する開口を前記第１のレベルに形成するステップと、
前記エッチング・ストップ層を除去するステップと
前記サポート領域にサポート・コンタクト用開口を形成するステップと、
前記ボーダレス開口と前記サポート・コンタクト用開口と前記ライン相互結線用開口とに１つまたはそれ以上の導電体を堆積させ、前記ライン相互結線と、拡散部へのボーダレス・アレイ・コンタクトと、拡散部への前記サポート・コンタクトとを形成するステップと、
を含む方法。
（７）前記エッチング・ストップ層を、前記サポート領域と、前記アレイ領域とにわたって堆積し、その後前記アレイ領域から除去する、（６）に記載の方法。
（８）前記アレイ領域における前記ライン相互結線は、ビットラインである、（６）に記載の方法。
（９）前記絶縁性キャップの材料は、窒化ケイ素を含む、（６）に記載の方法。
（１０）前記半導体基板は、さらに前記単結晶領域にわたって前記第１の誘電体の下側に形成されたライナを含み、前記エッチングを続けるステップは、前記ライナの材料に選択的な第１のエッチングを行うステップと、その後に前記ボーダレス開口から前記ライナを除去するステップとを含む、（９）に記載の方法。
（１１）前記エッチング・ストップ層は、窒化ケイ素を含み、前記ライナを除去するステップは、また前記エッチング・ストップ層も除去する、（１０）に記載の方法。
（１２）前記１つ以上の導電体を堆積させるステップは、ポリシリコンを堆積させるステップと、その後に金属を堆積させるステップとを含む、（６）に記載の方法。
（１３）前記ライン相互結線用開口は、予めパターン付けされた前記ゲート・スタックの方向に対して略横断するようにパターン付けされる、（６）に記載の方法。
（１４）ビットラインと、拡散部へのボーダレス・アレイ・ビットライン・コンタクトと、ライン相互結線と、該ライン相互結線に対応する拡散部へのサポート・コンタクトとを同時に形成するための方法であって、該方法は、
第１のレベルを形成するドープされたガラスが堆積された第１の誘電体と、それぞれが窒化ケイ素を含む絶縁性キャップと絶縁性側壁とを有するゲート・スタックを含み、かつ予めパターン付けされた前記ゲート・スタックの下側に単結晶領域を有するアレイ領域と、前記単結晶領域にわたる前記第１の誘電体下側の窒化ケイ素を含むライナと、さらに前記アレイ領域から分離されたサポート領域とを含む半導体基板を得るステップと、
前記第１の誘電体を前記絶縁性キャップに対して平坦化するステップと、
前記サポート領域にわたり窒化物層を堆積させるステップと、
前記アレイ領域および前記サポート領域にわたって第２の誘電体を堆積して第２のレベルを形成するステップと、
前記アレイ領域と前記サポート領域との両方の前記第２のレベルにおいてライン相互結線用開口をリソグラフィーにより形成させるとともにエッチングするステップと、
窒化物に選択的にエッチングを続け、前記第１のレベルにおいて予めパターン付けされた前記ゲート・スタックに対してボーダレスであり、かつ前記ライン相互結線用開口に対応するビットライン・コンタクト用開口を前記第１のレベルに形成するステップと、
前記窒化物の層および前記窒化物のライナを除去するステップと
前記サポート領域における前記第１のレベルおよび前記第２のレベルにおいて前記ライン相互結線用開口の少なくとも１部に対応する拡散部へのサポート・コンタクト用開口を、リソグラフィーおよびエッチングにより形成するステップと、
前記ライン相互結線用開口と前記ビットライン・コンタクト用開口と拡散部への前記サポート・コンタクト用開口とに、１つまたはそれ以上の導電体を堆積させるステップと、
前記第２のレベルの誘電体の表面に対して１つ以上の前記導電体を平坦化するステップと、
を含む方法。
【図面の簡単な説明】
【図１】図１は、本発明の方法により形成されたデバイスにおける、拡散部へのビット・ラインコンタクトの配置を示すＤＲＡＭアレイの上面図。
【図２】図２は、本発明の方法により形成されたアレイとサポートとが組み合わされたデバイスの断面図。
【図３】図３は、本発明により施される種々の操作にしたがって得られる構造を示す断面図。
【図４】図４は、本発明により施される種々の操作にしたがって得られる構造を示す断面図。
【図５】図５は、本発明により施される種々の操作にしたがって得られる構造を示す断面図。
【図６】図６は、本発明により施される種々の操作にしたがって得られる構造を示す断面図。
【図７】図７は、本発明により施される種々の操作にしたがって得られる構造を示す断面図。
【図８】図８は、導電体が堆積されて、アレイ領域とサポート領域との両方におけるライン相互結線用開口が充填されたところを示した図。
【符号の説明】
１２…ゲート・スタック
１４…トレンチ
１６…ビットライン・コンタクト
１８…水平ストライプ
２０…ビットライン
３０…アレイ領域
３４…ゲート・コンダクタ
３６…絶縁性キャップ
３８…絶縁性側壁
４０…第１の誘電体
４２…第１のレベル
４４…第２の誘電体
４６…第２のレベル
４８…単結晶領域
４９…拡散部
５０…サポート領域
５２…サポート・コンタクト
６０…エッチング・ストップ層
６２…ライン相互結線用開口
６４…ボーダレス・コンタクト用開口
６６…ライナ
６８…ポリシリコン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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