(57)【特許請求の範囲】
【請求項１】
１つの絶対値が所定数のビットパターンから表され、複数の前記所定数のビットパターンからなるアブソリュートパターンが形成された符号板と、
前記符号板に対して相対移動し、前記所定数のビットパターンに対応してそれぞれ配置される複数の検出素子を有し、前記アブソリュートパターンを読み取ってビットパターン信号を出力する検出手段と、
前記ビットパターン信号を取り込む第１入力手段と、
前記第１入力手段が前記ビットパターン信号を取り込んだ後、該ビットパターン信号を取り込む第２入力手段と、
前記第１入力手段が取り込んだビットパターン信号と、前記第２入力手段が取り込んだビットパターン信号とを比較する比較手段と、
前記第１入力手段が取り込んだビットパターン信号と、前記第２入力手段が取り込んだビットパターン信号とが一致した時、一致信号を出力する出力手段と、を備えるアブソリュートエンコーダにおいて、
前記第２入力手段が前記ビットパターン信号を取り込む時又は取り込んでいる時、前記符号板と前記検出手段との相対移動量を検出する移動量検出手段と、
前記移動量検出手段が検出した前記相対移動量に応じて、前記第１入力手段が取り込んだビットパターン信号を変化させる制御手段と、を有することを特徴とするアブソリュートエンコーダ。
【請求項２】
前記制御手段は、第２入力手段が前記ビットパターン信号を取り込む時又は取り込んでいる時、前記相対移動量検出手段が検出した前記相対移動量の変化を監視し、前記相対移動量に変化が生じた際、前記前記相対移動量に基づいて、前記ビットパターン信号と等価な情報を発生するように前記第１入力手段を制御することを特徴とする請求項１に記載のアブソリュートエンコーダ。
【請求項３】
前記比較手段は、前記第１入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第２入力手段が取り込んだビットパターン信号とを比較し、
前記出力手段は、前記第１入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第２入力手段が取り込んだビットパターン信号とが一致した時、前記一致信号を出力することを特徴とする請求項２に記載のアブソリュートエンコーダ。
【請求項４】
前記第１入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第２入力手段が取り込んだビットパターン信号とを前記比較手段が比較し、一致している時前記第１入力手段は、再度、前記検出手段からビットパターン信号を取り込み、
前記比較判定手段は、再度前記第１入力手段が取り込んだビットパターン信号と、前記第２入力手段が取り込んだビットパターン信号とが一致しているかどうか比較し、一致した時、前記出力手段は前記一致信号を出力することを特徴とする請求項２に記載のアブソリュートエンコーダ。
【請求項５】
前記第１入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第２入力手段が取り込んだビットパターン信号とを前記比較手段が比較し、一致している時前記第１入力手段は、再度、前記検出手段からビットパターン信号を取り込み、
前記制御手段は、第１入力手段が前記ビットパターン信号を取り込む時又は取り込んでいる時、前記相対移動量検出手段が検出した前記相対移動量の変化を監視し、前記前記相対移動量に変化が生じた際、前記前記相対移動量に基づいて、前記第２入力手段に前記ビットパターン信号と等価な情報を発生させ、
前記比較判定手段は、再度前記第１入力手段が取り込んだビットパターン信号と、前記第２入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報とが一致しているかどうか比較し、一致した時、前記出力手段は前記一致信号を出力することを特徴とする請求項２に記載のアブソリュートエンコーダ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数回、初期値を読み取るアブソリュートエンコーダに関する。
【０００２】
【従来の技術】
従来のアブソリュートエンコーダは、電源投入時の符号板の絶対値パターンに対する絶対値センサの位置関係を正確に把握するため、絶対値センサが絶対値パターンを複数回読み取る構成であった。その構成を図８に示す。
図８に示すように、アブソリュートエンコーダは不図示の回転軸に取り付けられる符号板１０１と、検出部１０２とから構成される。符号板１０１は、絶対値パターンを有する第１トラック１０３と、インクリメンタルパターンを有する第２トラック１０４とが形成されている。検出部１０２は、絶対値パターンを読み取る絶対値センサ１０５と、インクリメンタルパターンを読み取るインクリメンタルセンサ１０６とから構成される。絶対値センサ１０５は、絶対値パターンの各最小読み取り単位にそれぞれ対向する複数の検出素子を有し、パターンに応じたビット信号ｂ１を出力する。インクリメンタルセンサ１０６は、インクリメンタル信号ｇ１を出力する。
【０００３】
制御回路１０７は、インクリメンタル信号ｇ１の立ち上がり又は立ち下がりから符号板１０１の回転を検出する。また、制御回路１０７は、絶対値センサ１０５及びシフトレジスタ１０８、１０９、１１０にクロック信号ａ１を出力する。絶対値センサ１０５の各検出素子は、クロック信号ａ１によって順次スキャンされる。スキャンされた各検出素子からのビット信号ｂ１は、クロック信号ａ１に同期して各シフトレジスタに順次格納される。即ち、シフトレジスタ１０８に各ビット信号ｂ１が格納された後、再び絶対値センサ１０５の各検出素子がクロック信号ａ１によって順次スキャンされ、各ビット信号ｂ１がシフトレジスタ１０９に格納される。そして、シフトレジスタ１０９に各ビット信号ｂ１が格納された後、再度、絶対値センサ１０５の各検出素子がクロック信号ａ１によって順次スキャンされ、シフトレジスタ１０８、１０９と同様に各ビット信号ｂ１がシフトレジスタ１１０に格納される。
【０００４】
比較判定回路１１１は、シフトレジスタ１０８に格納されたビット信号ｂ１の組み合せからなるアブソリュート信号Ｃ１と、シフトレジスタ１０９に格納されたビット信号ｂ１の組み合せからなるアブソリュート信号Ｄ１と、シフトレジスタ１１０に格納されたビット信号ｂ１の組み合せからなるアブソリュート信号Ｅ１とが全て等しいか否か判定する。シフトレジスタ１０８、１０９、１１０のアブソリュート信号Ｃ１、Ｄ１、Ｅ１が全て等しい場合には、一致信号ｆ１を制御回路１０７に出力する。
【０００５】
一致信号ｆ１を入力した制御回路１０７は、シフトレジスタ１０８に格納されたアブソリュート信号Ｃ１を絶対値データＨ１として外部に出力する。
さらに制御回路１０７は、インクリメンタル信号ｇ１の立ち下がり又は立ち上がりに基づいて、各シフトレジスタにビット信号ｂ１が格納されるまで、検出部１０２に対して符号板１０１が回転したかどうか検出する。もし、シフトレジスタ１０８、１０９にビット信号ｂ１の格納が完了し、シフトレジスタ１１０にビット信号ｂ１の格納が始まった時、インクリメンタル信号ｇ１の立ち上がり又は立ち下がりが検出された場合は、シフトレジスタ１０８、１０９に格納されたアブソリュート信号Ｃ１、Ｄ１は無効となる。このようにシフトレジスタ１１０がビット信号ｂ１の格納している途中にインクリメンタル信号の立ち上がり又は立ち下がりを検出された時、再び全てのシフトレジスタ１０８、１０９、１１０の初期化を行い、シフトレジスタ１０８からビット信号ｂ１の格納をやり直すように制御している。
【０００６】
【発明が解決しようとする課題】
上述の如く従来のアブソリュートエンコーダでは、電源投入時や要求信号入力時の絶対値パターンの読み取りを行う場合、信頼性を向上させる為に、３個のシフトレジスタ１０８、１０９、１１０を使用し、絶対値パターンを３回読み取る構成であった。この構成は、電源投入時や要求信号入力時に検出する絶対値データの信頼性を向上させるために有効な手法である。しかし、３個のシフトレジスタ１０８、１０９、１１０にそれぞれ各ビット信号ｂ１を格納している途中に、検出部１０２に対して符号板１０１が回転すると、絶対値パターンの読み取りを最初から行わなければならない。
【０００７】
従って、従来のアブソリュートエンコーダでは、信頼性向上の為、絶対値パターンを複数回読み取るには、検出部１０２に対する符号板１０１の移動が殆ど無い状態か、あるいは全てのシフトレジスタ１０８、１０９、１１０がビット信号ｂ１を格納するまで、インクリメンタル信号の立ち上がり又は立ち下がりが生じない程度の低速度でしか絶対値パターンの複数回の読み取りを行うことしかできなかった。
【０００８】
本願発明は、符号板と検出部との間に相対移動が生じても、絶対値パターンの複数回読み取りが行えるアブソリュートエンコーダを提供することを目的とする。
【０００９】
【課題を解決するための手段】
本発明は、上記した目的を達成するためのものであり、以下に実施の形態に示した各図面を用いて説明する。
請求項１に記載のアブソリュートエンコーダは、１つの絶対値が所定数のビットパターンから表され、複数の前記所定数のビットパターンからなるアブソリュートパターンが形成された符号板（１）と、前記符号板（１）に対して相対移動し、前記所定数のビットパターンに対応してそれぞれ配置される複数の検出素子を有し、前記アブソリュートパターンを読み取ってビットパターン信号（ｂ）を出力する検出手段（６）と、前記ビットパターン信号（ｂ）を取り込む第１入力手段（８）と、前記第１入力手段（８）が前記ビットパターン信号（ｂ）を取り込んだ後、該ビットパターン信号（ｂ）を取り込む第２入力手段（９）と、前記第１入力手段（８）が取り込んだビットパターン信号（ｂ）と、前記第２入力手段（９）が取り込んだビットパターン信号（ｂ）とを比較する比較手段（１１）と、前記第１入力手段（８）が取り込んだビットパターン信号（ｂ）と、前記第２入力手段（９）が取り込んだビットパターン信号（ｂ）とが一致した時、一致信号（ｆ）を出力する出力手段（７）と、を備えるアブソリュートエンコーダにおいて、前記第２入力手段（９）が前記ビットパターン信号（ｂ）を取り込む時又は取り込んでいる時、前記符号板（１）と前記検出手段（６）との相対移動量を検出する移動量検出手段（５、７）と、前記移動量検出手段（５、７）が検出した前記相対移動量に応じて、前記第１入力手段（８、２１）が取り込んだビットパターン信号（ｂ）を変化させる制御手段（７）とから構成される。
【００１０】
請求項１のアブソリュートエンコーダによれば、符号板と検出部との間に相対移動が生じても、絶対値パターンを複数回読み取れる。
請求項２に記載のアブソリュートエンコーダは、第１のパターン（３）と第２のパターン（４）とが形成された符号板（１）と、前記符号板（１）に対して相対移動し、前記第１のパターン（３）を読み取って第１の検出信号（ｂ）を出力する第１検出器（６）と、前記符号板（１）に対して相対移動し、前記第２のパターン（４）を読み取って第２の検出信号（ｋ１、ｋ２）を出力する第２検出器（５）と、を備えるアブソリュートエンコーダにおいて、前記第１の検出信号（ｂ）を入力した後、前記第２の検出信号（ｋ１）に基づいて前記第１パターン（３）と等価の情報を発生する発生手段（２１）と、前記発生手段（２１）に前記第１の検出信号（ｂ）が入力された後、前記第１の検出信号（ｂ）を取り込む信号入力手段（２２）と、前記信号入力手段（２２）が前記第１の検出信号（ｂ）を取り込む時又は取り込んでいる時、前記第２の検出信号（ｋ１、ｋ２）の信号変化を監視し、前記第２の検出信号に変化が生じた際、前記第２の検出信号に基づいて、前記第１パターン（３）と等価な情報を発生するように前記発生手段（２１）を制御する制御手段（２０）とから構成される。
【００１１】
請求項２のアブソリュートエンコーダによれば、前記制御手段は、第２入力手段が前記ビットパターン信号を取り込む時又は取り込んでいる時、前記相対移動量検出手段が検出した前記相対移動量の変化を監視し、前記前記相対移動量に変化が生じた際、前記相対移動量に基づいて、前記ビットパターン信号と等価な情報を発生するように前記第１入力手段を制御する。請求項３のアブソリュートエンコーダによれば、前記比較手段は、前記第１入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第２入力手段が取り込んだビットパターン信号とを比較し、前記出力手段は、前記第１入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第２入力手段が取り込んだビットパターン信号とが一致した時、前記一致信号を出力する。
【００１２】
請求項４に記載のアブソリュートエンコーダは、前記第１入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第２入力手段が取り込んだビットパターン信号とを前記比較手段が比較し、一致している時前記第１入力手段は、再度、前記検出手段からビットパターン信号を取り込み、前記比較判定手段は、再度前記第１入力手段が取り込んだビットパターン信号と、前記第２入力手段が取り込んだビットパターン信号とが一致しているかどうか比較し、一致した時、前記出力手段は前記一致信号を出力する。
【００１３】
請求項５に記載のアブソリュートエンコーダは、前記第１入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報と、前記第２入力手段が取り込んだビットパターン信号とを前記比較手段が比較し、一致している時前記第１入力手段は、再度、前記検出手段からビットパターン信号を取り込み、前記制御手段は、第１入力手段が前記ビットパターン信号を取り込む時又は取り込んでいる時、前記相対移動量検出手段が検出した前記相対移動量の変化を監視し、前記前記相対移動量に変化が生じた際、前記前記相対移動量に基づいて、前記第２入力手段に前記ビットパターン信号と等価な情報を発生させ、前記比較判定手段は、再度前記第１入力手段が取り込んだビットパターン信号と、前記第２入力手段が取り込んだビットパターン信号又は前記ビットパターン信号と等価な情報とが一致しているかどうか比較し、一致した時、前記出力手段は前記一致信号を出力する。
【００１４】
【発明の実施の形態】
本願発明の実施の形態におけるアブソリュートエンコーダは、電源投入時や、要求信号入力時にアブソリュートパターンを絶対値センサが読み取り、絶対値センサから出力されるアブソリュート信号を初期値として取り込む。その後はインクリメンタル信号によってアブソリュート信号を発生する構成である。
【００１５】
第１の実施の形態では、電源投入時又は要求信号入力時に読み取ったアブソリュート信号を３個のシフトレジスタに格納して、一致しているか否か比較判定を行う構成である。その具体的構成を図１、図２に基づいて説明する。
図１にアブソリュートエンコーダの符号板１、検出部２の構成を示す。符号板１は回転軸１２に取り付けられる。符号板１には、０、１のＭ系列からなる１トラックアブソリュートパターンが形成された絶対値トラック３が設けられている。図１において、白い部分の最小読み取り単位λは透明部で、符号１を示し、斜線部分の最小読み取り単位λは遮光部で、符号０を示す。本実施の形態では１つの絶対値が４ビットから構成されている。絶対値トラック３の内側には、インクリメンタルトラック４が設けられている。インクリメンタルトラック４は、最小読み取り単位がλ／２の透明部と、最小読み取り単位がλ／２の遮光部とが交互に形成されたインクリメンタルパターンを有する。
【００１６】
検出部２は、絶対値センサ６と、インクリメンタルセンサ５とから構成される。絶対値センサ６は、アブソリュートパターンに対向して配置され、λの間隔で配置された検出素子６ａ、６ｂ、６ｃ、６ｄを有する。各検出素子６ａ、６ｂ、６ｃ、６ｄは、読み取ったアブソリュートパターンに対応するビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４をそれぞれ出力する。インクリメンタルセンサ５は、λ／２の間隔で配置された検出素子５ａ、５ｂを有し、検出素子５ａはインクメンタル信号ｋ１を出力し、検出素子５ｂはインクリメンタル信号ｋ２を出力する。２つのインクリメンタル信号ｋ１、ｋ２は互いに９０度位相のずれた信号である。
【００１７】
図２に示すように、インクリメンタルセンサ５から出力されたインクリメンタル信号ｋ１、ｋ２は制御回路７に出力され、絶対値センサ６から出力されたビット信号ｂはシフトレジスタ８、９、１０にそれぞれ格納される。
制御回路７は、２つのインクリメンタル信号ｋ１、ｋ２から、検出部１に対する符号板１の回転方向を検出すると共に、インクリメンタル信号ｋ１の立ち上がり又は立ち下がりを検出し、その立ち上がり又は立ち下がりに応じたクロック信号ｓ、ｔ、ｕを各シフトレジスタ８、９、１０に出力する。また、制御回路７は、絶対値センサ６、シフトレジスタ８、９、１０にスキャン信号ａを出力する。
【００１８】
絶対値センサ６は、スキャン信号ａに基づき、検出素子６ａ〜６ｄを順次スキャンさせ、４つのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４をシリアルに出力させる。シフトレジスタ８、９、１０は、シリアルに出力された４つのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４をスキャン信号ａに同期して順次格納する。即ち、スキャンされた検出素子６ａ〜６ｄからの４つのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４は、スキャン信号ａに同期して、最初にシフトレジスタ８に順次格納される。シフトレジスタ８に各ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が格納された後、再び検出素子６ａ〜６ｄがスキャン信号ａによってスキャンされ、各ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４がシフトレジスタ９に順次格納される。そして、シフトレジスタ９に検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が格納された後、再び検出素子６ａ〜６ｄがスキャン信号ａによってスキャンされ、ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４がシフトレジスタ１０に順次格納される。このシフトレジスタ８、９、１０は、格納したビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の組み合せからなるアブソリュート信号をクロック信号ｓ、ｔ、ｕに基づいてシフトし、アブソリュートパターンと等価なパターン信号を発生する双方向シフトレジスタから構成される。双方向シフトレジスタについて具体的に説明する。図１に示すように、絶対値センサ６の各検出素子か６ａ〜６ｄから出力されるビット信号は、「００００」である（Ｂ１＝０、Ｂ２＝０、Ｂ３＝０、Ｂ４＝０）が、符号板１が矢印Ａ方向に回転した場合、絶対値センサ６の各検出素子６ａ〜６ｄからは「０００１」が出力される（Ｂ１＝０、Ｂ２＝０、Ｂ３＝０、Ｂ４＝１）。そして、双方向シフトレジスタは、クロック信号ｓ、ｔ、ｕに基づいて、アブソリュートパターンと等価なパターン信号を発生する。例えば、双方向シフトレジスタに格納されたアブソリュート信号が「００００」で、インクリメンタル信号ｋ１、ｋ２の位相関係から符号板１の回転方向がＡ方向であることが検出された場合、インクリメンタル信号ｋ１の立ち上がり又は立ち下がりが一回生じると、双方向シフトレジスタは、「０００１」のアブソリュート信号を発生する。また、インクリメンタル信号ｋ１の立ち上がり又は立ち下がりが二回生じると、双方向シフトレジスタは「００１０」を発生する。さらに、双方向シフトレジスタに格納されたアブソリュート信号が「００００」で、インクリメンタル信号ｋ１、ｋ２の位相関係から符号板１の回転方向がＡ方向と逆方向であることが検出された場合、インクリメンタル信号ｋ１の立ち上がり又は立ち下がりが一回生じると、双方向シフトレジスタは、「１０００」のアブソリュート信号を発生する。また、インクリメンタル信号ｋ１の立ち上がり又は立ち下がりが二回生じると、双方向シフトレジスタは「１１００」を発生する。
【００１９】
比較判定回路１１は、シフトレジスタ８に格納されたビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の組み合せからなるアブソリュート信号Ｃと、シフトレジスタ９に格納されたビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の組み合せからなるアブソリュート信号Ｄと、シフトレジスタ１０に格納されたビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の組み合せからなるアブソリュート信号Ｅとが全て一致しているか否か判定する。シフトレジスタ８、９、１０のアブソリュート信号Ｃ、Ｄ、Ｅが全て一致している場合には、一致信号ｆを制御回路７に出力する。この一致信号ｆを入力した制御回路７はシフトレジスタ８のアブソリュート信号Ｃを初期値として入力する。そして、制御回路７は２つのインクリメンタル信号ｋ１、ｋ２に基づいて、回転方向を検出し、その回転方向と、インクリメンタル信号ｋ１に基づいて初期値であるアブソリュート信号Ｃを変化させ、絶対値データＨを外部に出力する。即ち、制御回路７は、バターン発生回路を備え、あたかも絶対値パターンを常に読み取っているかの如く絶対値データＨを発生している。
【００２０】
このように構成されたアブソリュートエンコーダの動作を図３、図４のフローチャートに基づいて説明する。
図３に示すように、エンコーダの電源をオン（電源を投入）又は、エンコーダに初期値を要求する要求信号を入力する（ステップ１）。電源がオンされたり、要求信号が入力されると制御回路７は、シフトレジスタ８のリセットを有効状態にする。即ち、シフトレジスタ８を双方向にシフト可能な状態から、スキャン信号ａによってシリアルに出力されるビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を順次格納可能な状態に変える（ステップ２）。シフトレジスタ８がリセット有効状態になるとシフトレジスタ８の初期化を行う。そして、制御回路７は、スキャン信号ａに基づいて検出素子６ａ〜６ｄをスキャンし、シリアルにビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を出力させる。シフトレジスタ８は、制御回路７から出力されるスキャン信号ａに基づいて検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の入力を開始する（ステップ３）。シフトレジスタ８は検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が全て格納されるまでシリアル入力を行う（ステップ４）。シフトレジスタ８がビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４をシリアル入力している間、検出部２に対して符号板１が回転したか否か検出する（ステップ５）。回転が検出されると絶対値センサ６が読み取るパターンの位置が変化し、絶対値センサ６から出力されるビット信号も変化する。この回転の検出は、インクリメンタル信号ｋ１の信号の立ち上がり又は立ち下がりが検出されたか否かによって判定される。もし、ステップ５で回転が検出されると、ステップ３に戻り、制御回路７はシフトレジスタ８を再び初期化し、ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４のシリアル入力をやり直す。ステップ５で回転が検出されず、シリアル入力が完了した場合、シフトレジスタ８のリセットを無効状態にし、格納されたアブソリュート信号Ｃを双方向にシフト可能にする（ステップ６）。
【００２１】
次にシフトレジスタ９のリセットを有効状態にする。即ち、シフトレジスタ９を双方向にシフト可能な状態から、スキャン信号ａによってシリアルに出力されるビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を順次格納可能な状態に変える（ステップ７）。シフトレジスタ９がリセット有効状態になると、シフトレジスタ９の初期化が行われる。そして、制御回路７は、スキャン信号ａに基づいて検出素子６ａ〜６ｄを再びスキャンし、シリアルにビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を出力させる。シフトレジスタ９は、制御回路７から出力されるスキャン信号ａに基づいて検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の入力を開始する（ステップ８）。
【００２２】
シフトレジスタ９は、検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が全て格納されるまでシリアル入力を行う（ステップ９）。シフトレジスタ９がビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４をシリアル入力を開始する時又はシリアル入力している間、検出部２に対して符号板１が回転したか否か検出する（ステップ１０）。この回転の検出は、ステップ５と同様に、インクリメンタル信号ｋ１の立ち上がり又は立ち下がりが検出されたか否かによって判定される。もし、ステップ１０で回転が検出されるとステップ８に戻り、制御回路７はシフトレジスタ９を再び初期化し、ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４のシリアル入力をやり直させると共に、シフトレジスタ８にインクリメンタル信号ｋ１に基づくクロック信号ｓを出力する。２つのインクリメンタル信号ｋ１、ｋ２の位相関係により、回転方向を検出し、その回転方向とクロック信号ｓに基づき、シフトレジスタ８はアブソリュート信号Ｃを双方向のうち一方の方向にシフト（アップ又はダウン）させる。このシフトによって、いま絶対値センサ６が検出しているアブソリュートパターンをシフトレジスタ８が発生する。ステップ１０で回転が検出されず、シリアル入力が完了した場合、シフトレジスタ９のリセットを無効状態にし、格納されたアブソリュート信号Ｄを双方向にシフト可能にする（ステップ１１）。
【００２３】
次に、シフトレジスタ１０のリセットを有効状態にする。即ち、シフトレジスタ１０を双方向にシフト可能な状態から、スキャン信号ａによってシリアルに出力されるビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を順次格納可能な状態に変える（ステップ１２）。シフトレジスタ１０がリセット有効状態になるとシフトレジスタ１０の初期化が行われる。そして、制御回路７は、スキャン信号ａに基づいて検出素子６ａ〜６ｄを再びスキャンし、シリアルにビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を出力させる。シフトレジスタ１０は、制御回路７から出力されるスキャン信号ａに基づいて検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の入力を開始する（ステップ１３）。シフトレジスタ１０は、検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が全て格納されるまでシリアル入力を行う（ステップ１４）。シフトレジスタ９がビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４をシリアル入力を開始する時又はシリアル入力している間、検出部２に対する符号板１の回転が生じたか否か検出する（ステップ１５）。この回転の検出は、ステップ５、１０と同様に、インクリメンタル信号ｋ１の立ち上がり又は立ち下がりが検出されたか否かによって判定される。
【００２４】
もし、ステップ１５で回転が検出されるとステップ１３に戻り、制御回路７はシフトレジスタ１０を再び初期化して、ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４のシリアル入力をやり直させると共に、シフトレジスタ８にインクリメンタル信号ｋ１に基づくクロック信号ｓを出力すると共に、シフトレジスタ９にインクリメンタル信号ｋ１に基づくクロック信号ｔを出力する。２つのインクリメンタル信号ｋ１、ｋ２の位相関係により、回転方向を検出し、その回転方向とクロック信号ｓに基づき、シフトレジスタ８のアブソリュート信号Ｃを双方向のうち一方の方向にシフトさせ、また、シフトレジスタ９のアブソリュート信号Ｄを双方向のうち一方の方向（シフトレジスタ８のシフト方向と同方向）にシフトさせる。このシフトによって、いま絶対値センサ６が検出しているアブソリュートパターンをシフトレジスタ８、９が発生する。ステップ１５で回転が検出されず、シリアル入力が完了した場合、シフトレジスタ１０のリセットを無効状態にし、格納されたアブソリュート信号Ｅを双方向にシフト可能にする（ステップ１１）。
【００２５】
全てのシフトレジスタ８、９、１０にアブゾソリュート信号Ｃ、Ｄ、Ｅが格納されると、アブソリュート信号Ｃ、Ｄ、Ｅは比較判定回路１１に出力され、全て一致しているか否か判定される（ステップ１７）。アブソリュート信号Ｃ、Ｄ、Ｅが全て一致している場合、一致信号ｆを制御回路７に出力し、制御回路７はこの一致信号ｆを入力してシフトレジスタ８のアブソリュート信号Ｃを初期値として入力する（ステップ１８）。
【００２６】
尚、ステップ１０、１５でインクリメンタル信号ｋ１の立ち上がり又は立ち下がりが２回生じ、クロック信号ｓ、ｔが２パルス出力されると、シフトレジスタ８、９は、２回シフトされる。
第２の実施の形態を図５に示す。図５に示すように、符号板１、検出部２は図２と同じ構成なので、同じ符号を付し説明を省略する。この実施の形態では電源投入時又は要求信号入力時に読み取ったアブソリュート信号を２個のシフトレジスタ２１、２２に格納して、一致しているか否か比較判定を行う構成である。
【００２７】
シフトレジスタ２１、２２は、シリアルに出力された４つのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４をスキャン信号ａに同期して順次格納する。即ち、スキャンされた検出素子６ａ〜６ｄからの４つのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４は、スキャン信号ａに同期して、最初にシフトレジスタ２１に順次格納される。シフトレジスタ２１に検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が格納された後、再び検出素子６ａ〜６ｄがスキャン信号ａによってスキャンされ、各ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４がシフトレジスタ２２に順次格納される。また、シフトレジスタ２１、２２は、第１の実施の形態のシフトレジスタ８、９、１０と同じように、インクリメンタル信号ｋ１に基づいて、アブソリュートパターンと等価なパターン信号を発生する双方向シフトレジスタから構成される。
【００２８】
比較判定回路２３は、シフトレジスタ２１に格納されたビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の組み合せからなるアブソリュート信号Ｌと、シフトレジスタ２２に格納されたビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の組み合せからなるアブソリュート信号Ｍとが一致しているか否か判定する。シフトレジスタ２１、２２のアブソリュート信号Ｌ、Ｍが一致している場合には、一致信号ｆを制御回路２０に出力する。この一致信号ｆを入力した制御回路２０はシフトレジスタ２１のアブソリュート信号Ｌを初期値として入力する。そして、制御回路２０は２つのインクリメンタル信号ｋ１、ｋ２に基づいて、回転方向を検出し、その回転方向と、インクリメンタル信号ｋ１に基づいて初期値を変化させ、変化した初期値を絶対値データＨとして外部に出力する。即ち、あたかも絶対値パターンを常に読み取っているかの如く絶対値データＨを発生している。
【００２９】
このように構成されたアブソリュートエンコーダの動作を図６、図７のフローチャートに基づいて説明する。
図６に示すように、エンコーダの電源をオン（電源を投入）又はエンコーダに初期値を要求する要求信号を入力する（ステップ５０）。電源がオンされたり、要求信号が入力されると制御回路２０は、シフトレジスタ２１のリセットを有効状態にする。即ち、シフトレジスタ２１を双方向にシフト可能な状態から、スキャン信号ａによってシリアルに出力されるビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を順次格納可能な状態に変える（ステップ５１）。シフトレジスタ２１がリセット有効状態になると、シフトレジスタ２１の初期化が行われる。そして、制御回路２０は、スキャン信号ａに基づいて検出素子６ａ〜６ｄをスキャンし、シリアルにビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を出力させる。シフトレジスタ２１は、制御回路２０から出力されるスキャン信号ａに基づいて検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の入力を開始する。（ステップ５２）。シフトレジスタ２１は、検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が全て格納されるまでシリアル入力を行う（ステップ５３）。シフトレジスタ２１がビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を入力している間、検出部２に対して符号板１が回転したか否か検出する（ステップ５４）。回転が検出されると絶対値センサ６が読み取るパターンの位置が変化し、絶対値センサ６から出力されるビット信号も変化する。この回転の検出は、インクリメンタル信号ｋ１の信号の立ち上がり又は立ち下がりが検出されたか否かによって判定される。もし、ステップ５４で回転が検出されるとステップ５２に戻り、シフトレジスタ２１を再び初期化し、ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４のシリアル入力をやり直す。ステップ５４で回転が検出されず、シリアル入力が完了した場合、シフトレジスタ２１のリセットを無効状態にし、格納されたアブソリュート信号Ｌを双方向にシフト可能にする（ステップ５５）。
【００３０】
次にシフトレジスタ２２のリセットを有効状態にする。即ち、シフトレジスタ２２を双方向にシフト可能な状態から、スキャン信号ａによってシリアルに出力されるビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を順次格納可能な状態に変える（ステップ５６）。シフトレジスタ２２がリセット有効状態になると、シフトレジスタ２２の初期化が行われる。そして、制御回路２０は、スキャン信号ａに基づいて検出素子６ａ〜６ｄをスキャンし、シリアルにビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を出力させる。シフトレジスタ２２は、制御回路２０から出力されるスキャン信号ａに基づいて検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の入力を開始する（ステップ５７）。シフトレジスタ２２は、検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が全て格納されるまでシリアル入力を行う（ステップ５８）。シフトレジスタ２２がビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４のシリアル入力を開始する時又はシリアル入力している間、検出部２に対して符号板１が回転したか否か検出する（ステップ５９）。この回転の検出は、ステップ５４と同様に、インクリメンタル信号ｋ１の信号の立ち上がり又は立ち下がりが検出されたか否かによって判定される。もし、ステップ５９で回転が検出されるとステップ５７に戻り、シフトレジスタ２２を再び初期化し、ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４のシリアル入力をやり直させると共に、シフトレジスタ２１にインクリメンタル信号ｋ１に基づくクロック信号ｘを出力する。２つのインクリメンタル信号ｋ１、ｋ２の位相関係により、回転方向を検出し、その回転方向とクロック信号ｘに基づいて、シフトレジスタ２１をアブソリュート信号Ｌを双方向のうち一方の方向にシフト（アップ又はダウン）させる。このシフトによって、絶対値センサ６が検出しているアブソリュートパターンをシフトレジスタ２１が発生する。ステップ５９で回転が検出されず、シリアル入力が完了した場合、シフトレジスタ２２のリセットを無効状態にし、格納されたアブソリュート信号Ｍを双方向にシフト可能にする。（ステップ６０）。
【００３１】
次に、シフトレジスタ２１、２２にアブゾソリュート信号Ｌ、Ｍが格納されると、アブソリュート信号Ｌ、Ｍは比較判定回路２３に出力され、信号Ｌと信号Ｍとが一致しているか否か判定される（ステップ６１）。アブソリュート信号Ｌ、Ｍが一致している場合、再びシフトレジスタ２１のリセットを有効状態にする（ステップ６２）。ステップ６１で、アブソリュート信号Ｌとアブソリュート信号Ｍが一致していない場合、ステップ５１に戻る。
【００３２】
シフトレジスタ２１がリセット有効状態になると、シフトレジスタ２１の初期化が行われる。そして、制御回路２０は、スキャン信号ａに基づいて検出素子６ａ〜６ｄをスキャンし、シリアルにビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を出力させる。シフトレジスタ２１は、制御回路２０から出力されるスキャン信号ａに基づいて検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４の入力を開始する（ステッ６３）。シフトレジスタ２１に検出素子６ａ〜６ｄのビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４が全て格納されるまでシリアル入力を行う（ステップ６４）。シリアルにビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４を入力している間、検出部２に対して符号板１が回転したか否か検出する（ステップ６５）。この回転の検出は、ステップ５４、５９と同様に、インクリメンタル信号ｋ１の信号の立ち上がり又は立ち下がりが検出されたか否かによって判定される。もし、ステップ６５で回転が検出されるとステップ６３に戻り、シフトレジスタ２１の初期化を行い、ビット信号Ｂ１、Ｂ２、Ｂ３、Ｂ４のシリアル入力をやり直すと共に、シフトレジスタ２２にインクリメンタル信号ｋ１に基づくクロック信号ｚを出力する。２つのインクリメンタル信号ｋ１、ｋ２の位相関係により、回転方向を検出し、その回転方向とクロック信号ｚに基づいて、シフトレジスタ２２はアブソリュート信号Ｍを双方向のうち一方の方向にシフトさせる。ステップ６５で回転が検出されず、シリアル入力が完了した場合、シフトレジスタ２１のリセットを無効状態にし、格納されたアブソリュート信号Ｌを双方向にシフト可能にする（ステップ６６）。
【００３３】
シフトレジスタ２１に２回目のアブゾソリュート信号Ｌが再び格納されると、２回目のアブソリュート信号Ｌと、アブソリュート信号Ｍとが比較判定回路２３に出力され、信号Ｌと信号Ｍとが一致しているか否か判定される（ステップ６７）。ステップ６７で２回目のアブソリュート信号Ｌと、アブソリュート信号Ｍとが一致していれば、比較判定回路２３は一致信号ｆを制御回路２０に出力し、制御回路２０はこの一致信号ｆを入力して、シフトレジスタ２１のアブゾリュート信号Ｌを外部に送信する（ステップ６８）。ステップ６７で２回目のアブソリュート信号Ｌと、アブソリュート信号Ｍとが一致していなければ、ステップ５１に戻る。
【００３４】
このように、２個のシフトレジスタで、信号Ｌと信号Ｍの比較を２回行うことにより、データの信頼性を損なうことなく、シフトレジスタの数を減らすことができる。従って、回路規模を小さく構成することができる。
本願発明の実施の形態を、電源投入時や、要求信号入力時に絶対値パターンを読み取り、絶対値データを初期値として取り込み、その後はインクリメンタル信号によって絶対値データを増減させるアブソリュートエンコーダで説明したが、この構成に限らず、絶対値データをＲＯＭでバイナリデータに変換した後、インクリメンタル信号を加えたり、減じたりする構成のものや、絶対値パターンのみのアブソリュートエンコーダで初期値を読み取る構成のものに適用できることはいうまでもない。
【００３５】
また、実施の形態では１つの絶対値が４ビットのビットパターンから表されるアブソリュートパターンで説明したが、これに限定されるものではなく、１６ビットのビットパターンでも他のビットパターンでも構わない。その際、検出素子をビット数に対応させる必要がある。
本願発明の各実施の形態によれば、電源投入時の符号板と検出器との相対移動速度の制約を大幅に緩和して、初期データ（電源投入時や、要求信号入力時にアブソリュートパターンを絶対センサが読み取ったアブソリュート信号）の複数回読み取りが可能となり、データの信頼性が向上する。
【００３６】
請求項４、５のアブソリュートエンコーダによれば、初期データの信頼性を損なうことなく、回路規模を小さくすることができる。
【００３７】
請求項４のアブソリュートエンコーダによれば、初期データの信頼性を損なうことなく、回路規模を小さくすることができる。
【図面の簡単な説明】
【図１】アブソリュートエンコーダの全体構成図
【図２】第１の実施の形態におけるアブソリュートエンコーダのブロック図
【図３】第１の実施の形態の動作を説明するフローチャート
【図４】第１の実施の形態の動作を説明するフローチャート
【図５】第２の実施の形態におけるアブソリュートエンコーダのブロック図
【図６】第２の実施の形態の動作を説明するフローチャート
【図７】第２の実施の形態の動作を説明するフローチャート
【図８】従来のアブソリュートエンコーダのブロック図
【符号の説明】
１    符号板
３    絶対値トラック
４    インクリメンタルトラック
５    インクリメンタルセンサ
６    絶対値センサ
８、９、１０、２１、２２    双方向シフトレジスタ
７、２０    制御回路
１１、２３    比較判定回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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