(57)【特許請求の範囲】
【請求項１】
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）のメモリユニット、
から成り、
各メモリユニットは、
（Ｂ−１）選択用トランジスタと、
（Ｂ−２）第１の電極と強誘電体層と第２の電極とから成るメモリセルと、
（Ｂ−３）プレート線、
から成り、
第１の電極は、選択用トランジスタを介してデータ線に接続され、
第２の電極はプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っていることを特徴とするデジタル−アナログ変換器。
【請求項２】
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｃ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極はデータ線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っていることを特徴とするデジタル−アナログ変換器。
【請求項３】
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｃ）Ｍ×Ｎ本のプレート線、
から成り、
Ｎ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極はデータ線に接続され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っていることを特徴とするデジタル−アナログ変換器。
【請求項４】
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してデータ線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
各メモリユニットにおいて、メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っていることを特徴とするデジタル−アナログ変換器。
【請求項５】
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）Ｎ本（但し、Ｎ≧２）のデータ線と、
（Ｂ）Ｎ個の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
Ｎ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介して第ｎ番目のデータ線に接続され、
第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
各メモリユニットにおいて、メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っていることを特徴とするデジタル−アナログ変換器。
【請求項６】
各メモリセルを構成する強誘電体層の大きさを異ならせることで、メモリセルを構成する強誘電体層の面積を異ならせることを特徴とする請求項１乃至請求項５のいずれか１項に記載のデジタル−アナログ変換器。
【請求項７】
第１の電極の幅を一定とし、プレート線の幅を異ならせることで、各メモリセルを構成する強誘電体層の大きさを異ならせることを特徴とする請求項６に記載のデジタル−アナログ変換器。
【請求項８】
プレート線の幅を一定とし、第１の電極の幅を異ならせることで、各メモリセルを構成する強誘電体層の大きさを異ならせることを特徴とする請求項６に記載のデジタル−アナログ変換器。
【請求項９】
第１の電極の幅及びプレート線の幅を異ならせることで、各メモリセルを構成する強誘電体層の大きさを異ならせることを特徴とする請求項６に記載のデジタル−アナログ変換器。
【請求項１０】
各メモリセルを１又は複数の単位メモリセルから構成し、メモリセルを構成する単位メモリセルの数を異ならせることで、メモリセルを構成する強誘電体層の面積を異ならせることを特徴とする請求項１乃至請求項５のいずれか１項に記載のデジタル−アナログ変換器。
【請求項１１】
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）のメモリユニット、
から成り、
各メモリユニットは、
（Ｂ−１）選択用トランジスタと、
（Ｂ−２）第１の電極と強誘電体層と第２の電極とから成るメモリセルと、
（Ｂ−３）プレート線、
から成り、
第１の電極は、選択用トランジスタを介してデータ線に接続され、
第２の電極はプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っているデジタル−アナログ変換器を用いたＭビットのデジタルデータをアナログデータに変換する方法であって、
選択用トランジスタを導通状態とし、データ線及びプレート線を駆動して、第ｍビット目（但し、ｍ＝１，２，・・・，Ｍ）のバイナリデータを第ｍ番目のメモリユニットを構成するメモリセルに書き込み、
選択用トランジスタを導通状態とし、全てのプレート線を駆動して、全てのメモリユニットを構成するメモリセルからデータを同時に読み出し、その結果データ線に生じた電位を出力することを特徴とするデジタルデータをアナログデータに変換する方法。
【請求項１２】
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｃ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極はデータ線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っているデジタル−アナログ変換器を用いたＭビットのデジタルデータをアナログデータに変換する方法であって、
データ線及びプレート線を駆動して、第ｍビット目のバイナリデータを第ｍ番目のメモリセルに書き込み、
全てのプレート線を駆動して、全てのメモリセルからデータを同時に読み出し、その結果データ線に生じた電位を出力することを特徴とするデジタルデータをアナログデータに変換する方法。
【請求項１３】
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｃ）Ｍ×Ｎ本のプレート線、
から成り、
Ｎ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極はデータ線に接続され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っているデジタル−アナログ変換器を用いたＭ×Ｎビットのデジタルデータをアナログデータに変換する方法であって、
データ線及びプレート線を駆動して、第［（ｎ−１）Ｍ＋ｍ］ビット目のバイナリデータを第［（ｎ−１）Ｍ＋ｍ］番目のメモリセルに書き込み、
全てのプレート線を駆動して、全てのメモリセルからデータを同時に読み出し、その結果データ線に生じた電位を出力することを特徴とするデジタルデータをアナログデータに変換する方法。
【請求項１４】
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してデータ線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
各メモリユニットにおいて、メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っているデジタル−アナログ変換器を用いたＭビットのデジタルデータをアナログデータに変換する方法であって、
第ｎ番目の選択用トランジスタを導通状態とし、データ線及びプレート線を駆動して、第ｍビット目のバイナリデータを、第ｎ番目のメモリユニットにおける第ｍ番目のメモリセルに書き込み、
第ｎ番目の選択用トランジスタを導通状態とし、全てのプレート線を駆動して、第ｎ番目のメモリユニットにおける全てのメモリセルからデータを同時に読み出し、その結果データ線に生じた電位を出力することを特徴とするデジタルデータをアナログデータに変換する方法。
【請求項１５】
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してデータ線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っているデジタル−アナログ変換器を用いたＭ×Ｎビットのデジタルデータをアナログデータに変換する方法であって、
第ｎ番目の選択用トランジスタを導通状態とし、データ線及びプレート線を駆動して、第［（ｎ−１）Ｍ＋ｍ］ビット目のバイナリデータを、第ｎ番目のメモリユニットにおける第ｍ番目のメモリセルに書き込み、
全ての選択用トランジスタを導通状態とし、全てのプレート線を駆動して、第ｎ番目のメモリユニットにおける全てのメモリセルからデータを同時に読み出し、その結果データ線に生じた電位を出力することを特徴とするデジタルデータをアナログデータに変換する方法。
【請求項１６】
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）Ｎ本（但し、Ｎ≧２）のデータ線と、
（Ｂ）Ｎ個の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
Ｎ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介して第ｎ番目のデータ線に接続され、
第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
各メモリユニットにおいて、メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っているデジタル−アナログ変換器を用いたＭビットのデジタルデータをアナログデータに変換する方法であって、
第ｎ番目の選択用トランジスタを導通状態とし、第ｎ番目のデータ線及びプレート線を駆動して、第ｍビット目のバイナリデータを、第ｎ層目のメモリユニットにおける第ｍ番目のメモリセルに書き込み、
第ｎ番目の選択用トランジスタを導通状態とし、全てのプレート線を駆動して、第ｎ層目のメモリユニットにおける全てのメモリセルからデータを同時に読み出し、その結果第ｎ番目のデータ線に生じた電位を出力することを特徴とするデジタルデータをアナログデータに変換する方法。
【請求項１７】
各メモリセルを構成する強誘電体層の大きさを異ならせることで、メモリセルを構成する強誘電体層の面積を異ならせることを特徴とする請求項１１乃至請求項１６のいずれか１項に記載のデジタルデータをアナログデータに変換する方法。
【請求項１８】
第１の電極の幅を一定とし、プレート線の幅を異ならせることで、各メモリセルを構成する強誘電体層の大きさを異ならせることを特徴とする請求項１７に記載のデジタルデータをアナログデータに変換する方法。
【請求項１９】
プレート線の幅を一定とし、第１の電極の幅を異ならせることで、各メモリセルを構成する強誘電体層の大きさを異ならせることを特徴とする請求項１７に記載のデジタルデータをアナログデータに変換する方法。
【請求項２０】
第１の電極の幅及びプレート線の幅を異ならせることで、各メモリセルを構成する強誘電体層の大きさを異ならせることを特徴とする請求項１７に記載のデジタルデータをアナログデータに変換する方法。
【請求項２１】
各メモリセルを１又は複数の単位メモリセルから構成し、メモリセルを構成する単位メモリセルの数を異ならせることで、メモリセルを構成する強誘電体層の面積を異ならせることを特徴とする請求項１１乃至請求項１６のいずれか１項に記載のデジタルデータをアナログデータに変換する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体型不揮発性半導体メモリ（所謂ＦＥＲＡＭ）から構成されたデジタル−アナログ変換器、及び、係るデジタル−アナログ変換器を用いてデジタルデータをアナログデータに変換する方法に関する。
【０００２】
【従来の技術】
負荷抵抗（荷重抵抗）を用いたデジタル−アナログ変換器（Ｄ／Ａ変換器と略称する）、はしご形抵抗回路網を用いたＤ／Ａ変換器、入力デジタル量をパルス数あるいはパルス幅に変換し、それを低域濾波回路に通すことでアナログ量を得るＤ／Ａ変換器といった、各種のＤ／Ａ変換器が知られている。
【０００３】
【発明が解決しようとする課題】
通常、これらの従来のＤ／Ａ変換器は、それ自体が、メモリ機能を有していない。従って、Ｄ／Ａ変換器、それ自体が、変換されたアナログデータの出力を時間的に制御することは困難であり、変換されたアナログデータの保持、編集等のためには、別の素子又は記憶媒体を必要とする。また、大量のデジタルデータの変換にあたっては、高速のＤ／Ａ変換器を用いる他なく、大量のデジタルデータをアナログデータに変換することは困難を伴う処理である。
【０００４】
従って、本発明の目的は、デジタルデータからアナログデータへの変換にあたって、変換されたアナログデータの出力を時間的に制御することを可能とし、あるいは又、大量のデジタルデータのアナログデータへの高速変換を可能とする新規のデジタル−アナログ変換器、及び、係るデジタル−アナログ変換器を用いてデジタルデータをアナログデータに変換する方法を提供することにある。
【０００５】
【課題を解決するための手段】
上記の目的を達成するための本発明の第１の態様に係るデジタル−アナログ変換器は、強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）のメモリユニット、
から成り、
各メモリユニットは、
（Ｂ−１）選択用トランジスタと、
（Ｂ−２）第１の電極と強誘電体層と第２の電極とから成るメモリセルと、
（Ｂ−３）プレート線、
から成り、
第１の電極は、選択用トランジスタを介してデータ線に接続され、
第２の電極はプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っていることを特徴とする。
【０００６】
上記の目的を達成するための本発明の第２の態様に係るデジタル−アナログ変換器は、強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｃ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極はデータ線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っていることを特徴とする。
【０００７】
上記の目的を達成するための本発明の第３の態様に係るデジタル−アナログ変換器は、強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｃ）Ｍ×Ｎ本のプレート線、
から成り、
Ｎ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極はデータ線に接続され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っていることを特徴とする。
【０００８】
上記の目的を達成するための本発明の第４の態様に係るデジタル−アナログ変換器は、強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してデータ線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
各メモリユニットにおいて、メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っていることを特徴とする。
【０００９】
上記の目的を達成するための本発明の第５の態様に係るデジタル−アナログ変換器は、強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）Ｎ本（但し、Ｎ≧２）のデータ線と、
（Ｂ）Ｎ個の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
Ｎ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介して第ｎ番目のデータ線に接続され、
第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
各メモリユニットにおいて、メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っていることを特徴とする。
【００１０】
上記の目的を達成するための本発明の第１の態様に係るデジタルデータをアナログデータに変換する方法は、
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）のメモリユニット、
から成り、
各メモリユニットは、
（Ｂ−１）選択用トランジスタと、
（Ｂ−２）第１の電極と強誘電体層と第２の電極とから成るメモリセルと、
（Ｂ−３）プレート線、
から成り、
第１の電極は、選択用トランジスタを介してデータ線に接続され、
第２の電極はプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っているデジタル−アナログ変換器を用いたＭビットのデジタルデータをアナログデータに変換する方法であって、
選択用トランジスタを導通状態とし、データ線及びプレート線を駆動して、第ｍビット目（但し、ｍ＝１，２，・・・，Ｍ）のバイナリデータを第ｍ番目のメモリユニットを構成するメモリセルに書き込み、
選択用トランジスタを導通状態とし、全てのプレート線を駆動して、全てのメモリユニットを構成するメモリセルからデータを同時に読み出し、その結果データ線に生じた電位を出力することを特徴とする。
【００１１】
上記の目的を達成するための本発明の第２の態様に係るデジタルデータをアナログデータに変換する方法は、
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｍ個（但し、Ｍ≧２）のメモリセルから構成されたメモリユニットと、
（Ｃ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極はデータ線に接続され、
メモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第ｍ番目のプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っているデジタル−アナログ変換器を用いたＭビットのデジタルデータをアナログデータに変換する方法であって、
データ線及びプレート線を駆動して、第ｍビット目のバイナリデータを第ｍ番目のメモリセルに書き込み、
全てのプレート線を駆動して、全てのメモリセルからデータを同時に読み出し、その結果データ線に生じた電位を出力することを特徴とする。
【００１２】
上記の目的を達成するための本発明の第３の態様に係るデジタルデータをアナログデータに変換する方法は、
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個（但し、Ｎ≧２）のメモリユニットと、
（Ｃ）Ｍ×Ｎ本のプレート線、
から成り、
Ｎ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、該共通の第１の電極はデータ線に接続され、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っているデジタル−アナログ変換器を用いたＭ×Ｎビットのデジタルデータをアナログデータに変換する方法であって、
データ線及びプレート線を駆動して、第［（ｎ−１）Ｍ＋ｍ］ビット目のバイナリデータを第［（ｎ−１）Ｍ＋ｍ］番目のメモリセルに書き込み、
全てのプレート線を駆動して、全てのメモリセルからデータを同時に読み出し、その結果データ線に生じた電位を出力することを特徴とする。
【００１３】
上記の目的を達成するための本発明の第４の態様に係るデジタルデータをアナログデータに変換する方法は、
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してデータ線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
各メモリユニットにおいて、メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っているデジタル−アナログ変換器を用いたＭビットのデジタルデータをアナログデータに変換する方法であって、
第ｎ番目の選択用トランジスタを導通状態とし、データ線及びプレート線を駆動して、第ｍビット目のバイナリデータを、第ｎ番目のメモリユニットにおける第ｍ番目のメモリセルに書き込み、
第ｎ番目の選択用トランジスタを導通状態とし、全てのプレート線を駆動して、第ｎ番目のメモリユニットにおける全てのメモリセルからデータを同時に読み出し、その結果データ線に生じた電位を出力することを特徴とする。
【００１４】
上記の目的を達成するための本発明の第５の態様に係るデジタルデータをアナログデータに変換する方法は、
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）データ線と、
（Ｂ）Ｎ個（但し、Ｎ≧２）の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ番目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介してデータ線に接続され、
第ｎ番目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っているデジタル−アナログ変換器を用いたＭ×Ｎビットのデジタルデータをアナログデータに変換する方法であって、
第ｎ番目の選択用トランジスタを導通状態とし、データ線及びプレート線を駆動して、第［（ｎ−１）Ｍ＋ｍ］ビット目のバイナリデータを、第ｎ番目のメモリユニットにおける第ｍ番目のメモリセルに書き込み、
全ての選択用トランジスタを導通状態とし、全てのプレート線を駆動して、第ｎ番目のメモリユニットにおける全てのメモリセルからデータを同時に読み出し、その結果データ線に生じた電位を出力することを特徴とする。
【００１５】
上記の目的を達成するための本発明の第６の態様に係るデジタルデータをアナログデータに変換する方法は、
強誘電体型不揮発性半導体メモリから構成されたデジタル−アナログ変換器であって、
強誘電体型不揮発性半導体メモリは、
（Ａ）Ｎ本（但し、Ｎ≧２）のデータ線と、
（Ｂ）Ｎ個の選択用トランジスタと、
（Ｃ）それぞれがＭ個（但し、Ｍ≧２）のメモリセルから構成された、Ｎ個のメモリユニットと、
（Ｄ）Ｍ本のプレート線、
から成り、
Ｎ個のメモリユニットは、絶縁層を介して積層されており、
各メモリセルは、第１の電極と強誘電体層と第２の電極とから成り、
各メモリユニットにおいて、メモリセルの第１の電極は共通であり、
第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットにおける共通の第１の電極は、第ｎ番目の選択用トランジスタを介して第ｎ番目のデータ線に接続され、
第ｎ層目のメモリユニットにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルの第２の電極は、メモリユニット間で共通とされた第ｍ番目のプレート線に接続されており、
各メモリユニットにおいて、メモリセルを構成する強誘電体層の面積は、メモリセル相互で異っているデジタル−アナログ変換器を用いたＭビットのデジタルデータをアナログデータに変換する方法であって、
第ｎ番目の選択用トランジスタを導通状態とし、第ｎ番目のデータ線及びプレート線を駆動して、第ｍビット目のバイナリデータを、第ｎ層目のメモリユニットにおける第ｍ番目のメモリセルに書き込み、
第ｎ番目の選択用トランジスタを導通状態とし、全てのプレート線を駆動して、第ｎ層目のメモリユニットにおける全てのメモリセルからデータを同時に読み出し、その結果第ｎ番目のデータ線に生じた電位を出力することを特徴とする。
【００１６】
本発明の第１の態様〜第５の態様に係るデジタル−アナログ変換器（以下、Ｄ／Ａ変換器と略称する）あるいは本発明の第１の態様〜第６の態様に係るデジタルデータをアナログデータに変換する方法（以下、Ｄ／Ａ変換方法と略称する）（以下、これらを総称して、単に、本発明と呼ぶ場合がある）において、強誘電体層の単位面積当たりの分極量をＰ、第ｍ番目（ｍ＝１，２・・・，Ｍ）のメモリセルＭＣmの面積をＡm、メモリセルとデータ線の総容量をＣ0としたとき、データ線の電位上昇ΔＶは理論的には以下の式（１）にて与えられる。ここで、Ｄmは、メモリセルＭＣmに記憶されたバイナリデータを意味し、「０」又は「１」の値である。
【００１７】
［数１］
0003693002.tif 000002
【００１８】
各メモリセルを構成する強誘電体層の面積は、入力されるデジタルデータと出力されるアナログデータが一対一の関係にある限り、本質的には任意とすることができるが、Ａm＝２(m-1)Ａ1とすれば、ΔＶは線形の値となる。尚、データ線に生じた電位を、通常、センスアンプで増幅して出力するが、センスアンプの特性や所望の出力特性により、面積を適宜調整してもよい。場合によっては、出力を線形に補償するための補償回路を更に備えた構成とすることもできる。また、センスアンプの後段にアナログデータを増幅するための増幅器を更に備えてもよい。
【００１９】
本発明においては、各メモリセルを構成する強誘電体層の大きさを異ならせることで、メモリセルを構成する強誘電体層の面積を異ならせることができる。この場合、第１の電極の幅を一定とし、プレート線の幅を異ならせることで、各メモリセルを構成する強誘電体層の大きさを異ならせることができるし、あるいは又、プレート線の幅を一定とし、第１の電極の幅を異ならせることで、各メモリセルを構成する強誘電体層の大きさを異ならせることができるし、あるいは又、第１の電極の幅及びプレート線の幅を異ならせることで、各メモリセルを構成する強誘電体層の大きさを異ならせることができる。あるいは又、各メモリセルを１又は複数の単位メモリセルから構成し、メモリセルを構成する単位メモリセルの数を異ならせることで、メモリセルを構成する強誘電体層の面積を異ならせることもできる。
【００２０】
本発明においては、Ｍ≧２を満足すればよいが、Ｍの値あるいはＭ×Ｎの値は、変換すべきデジタルデータのビット数と一致させる必要があり、例えば、２のべき数（２，４，８・・・）を挙げることができる。また、本発明の第３の態様〜第５の態様に係るＤ／Ａ変換器、若しくは、本発明の第３の態様〜第６の態様に係るＤ／Ａ変換方法においては、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。尚、本発明の第５の態様に係るＤ／Ａ変換方法においては、Ｍ×Ｎの値は、変換すべきデジタルデータのビット数と一致させる必要がある。
【００２１】
本発明の第３の態様に係るＤ／Ａ変換器、若しくは、本発明の第３の態様に係るＤ／Ａ変換方法においては、複数のＤ／Ａ変換器における強誘電体型不揮発性半導体メモリのメモリユニットを絶縁層を介して積層してもよい。また、本発明の第４の態様に係るＤ／Ａ変換器、若しくは、本発明の第４の態様あるいは第５の態様に係るＤ／Ａ変換方法においては、Ｎ個のメモリユニットは、同じ絶縁層上に形成されていてもよいし、絶縁層を介して積層されていてもよい。
【００２２】
本発明の第２の態様あるいは第３の態様に係るＤ／Ａ変換器、若しくは、本発明の第２の態様あるいは第３の態様に係るＤ／Ａ変換方法において、１本のデータ線が複数のＤ／Ａ変換器で共有されている場合、即ち、１本のデータ線に複数のＤ／Ａ変換器が接続されている場合、強誘電体型不揮発性半導体メモリは、選択用トランジスタを更に備え、メモリユニットにおいて共通の第１の電極は、選択用トランジスタを介してデータ線に接続されている構成とする必要がある。
【００２３】
本発明の第３の態様あるいは第５の態様に係るＤ／Ａ変換器、若しくは、本発明の第３の態様あるいは第６の態様に係るＤ／Ａ変換方法においては、あるいは又、本発明の第４の態様の好ましい形態に係るＤ／Ａ変換器、若しくは、本発明の第４の態様あるいは第５の態様の好ましい形態に係るＤ／Ａ変換方法においては、メモリユニットを三次元積層構造とすることにより、半導体基板表面を占有するトランジスタの数に制約されることが無くなり、飛躍的に記憶容量を増大させることができ、ビット記憶単位の実効占有面積を大幅に縮小することが可能となる。
【００２４】
本発明の第３の態様あるいは第５の態様に係るＤ／Ａ変換器、若しくは、本発明の第３の態様あるいは第６の態様に係るＤ／Ａ変換方法においては、あるいは又、本発明の第４の態様の好ましい形態に係るＤ／Ａ変換器、若しくは、本発明の第４の態様あるいは第５の態様の好ましい形態に係るＤ／Ａ変換方法においては、上方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度が、下方に位置するメモリユニットのメモリセルを構成する強誘電体層の結晶化温度よりも低いことが好ましい。ここで、メモリセルを構成する強誘電体層の結晶化温度は、例えば、Ｘ線回折装置や表面走査型電子顕微鏡を用いて調べることができる。具体的には、例えば、強誘電体材料層を形成した後、強誘電体材料層の結晶化を行うための熱処理温度を種々変えて結晶化促進のための熱処理を行い、熱処理後の強誘電体材料層のＸ線回折分析を行い、強誘電体材料に特有の回折パターン強度（回折ピークの高さ）を評価することによって、強誘電体層の結晶化温度を求めることができる。
【００２５】
ところで、メモリユニットが積層された構成を有する強誘電体型不揮発性半導体メモリを製造する場合、強誘電体層、あるいは、強誘電体層を構成する強誘電体薄膜の結晶化のために、熱処理（結晶化熱処理と呼ぶ）を積層されたメモリユニットの段数だけ行わなければならない。従って、下段に位置するメモリユニットほど長時間の結晶化熱処理を受け、上段に位置するほどメモリユニットは短時間の結晶化熱処理を受けることになる。それ故、上段に位置するメモリユニットに対して最適な結晶化熱処理を施すと、下段に位置するメモリユニットは過度の熱負荷を受ける虞があり、下段に位置するメモリユニットの特性劣化が生じる虞がある。尚、多段のメモリユニットを作製した後、一度で結晶化熱処理を行う方法も考えられるが、結晶化の際に強誘電体層に大きな体積変化が生じたり、各強誘電体層から脱ガスが生じる可能性が高く、強誘電体層にクラックや剥がれが生じるといった問題が発生し易い。上方に位置するメモリユニットを構成する強誘電体層の結晶化温度を、下方に位置するメモリユニットを構成する強誘電体層の結晶化温度よりも低くすれば、積層されたメモリユニットの段数だけ結晶化熱処理を行っても、下方に位置するメモリユニットを構成するメモリセルの特性劣化といった問題は生じない。また、各段におけるメモリユニットを構成するメモリセルに対して、最適な条件での結晶化熱処理を行うことができ、特性の優れた強誘電体型不揮発性半導体メモリを得ることができる。以下の表１に、強誘電体層を構成する代表的な材料の結晶化温度を示すが、強誘電体層を構成する材料をかかる材料に限定するものではない。
【００２６】
［表１］
材料名                              結晶化温度
Ｂｉ2ＳｒＴａ2Ｏ9                   ７００〜８００゜Ｃ
Ｂｉ2Ｓｒ（Ｔａ1.5，Ｎｂ0.5）Ｏ9    ６５０〜７５０゜Ｃ
Ｂｉ4Ｔｉ3Ｏ12                      ６００〜７００゜Ｃ
Ｐｂ（Ｚｒ0.48，Ｔｉ0.52）Ｏ3       ５５０〜６５０゜Ｃ
ＰｂＴｉＯ3                         ５００〜６００゜Ｃ
【００２７】
本発明における強誘電体層を構成する材料として、ビスマス層状化合物、より具体的には、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料を挙げることができる。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、所謂不定比化合物に属し、金属元素、アニオン（Ｏ等）元素の両サイトにおける組成ずれに対する寛容性がある。また、化学量論的組成からやや外れたところで最適な電気的特性を示すことも珍しくない。Ｂｉ系層状構造ペロブスカイト型の強誘電体材料は、例えば、一般式（Ｂｉ2Ｏ2）2+（Ａm-1ＢmＯ3m+1）2-で表すことができる。ここで、「Ａ」は、Ｂｉ、Ｐｂ、Ｂａ、Ｓｒ、Ｃａ、Ｎａ、Ｋ、Ｃｄ等の金属から構成された群から選択された１種類の金属を表し、「Ｂ」は、Ｔｉ、Ｎｂ、Ｔａ、Ｗ、Ｍｏ、Ｆｅ、Ｃｏ、Ｃｒから成る群から選択された１種類、若しくは複数種の任意の比率による組み合わせを表す。また、ｍは１以上の整数である。
【００２８】
あるいは又、強誘電体層を構成する材料は、
（ＢｉX，Ｓｒ1-X）2（ＳｒY，Ｂｉ1-Y）（ＴａZ，Ｎｂ1-Z）2Ｏd  式（１）
（但し、０．９≦Ｘ≦１．０、０．７≦Ｙ≦１．０、０≦Ｚ≦１．０、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。あるいは又、強誘電体層を構成する材料は、
ＢｉXＳｒYＴａ2Ｏd  式（２）
（但し、Ｘ＋Ｙ＝３、０．７≦Ｙ≦１．３、８．７≦ｄ≦９．３）で表される結晶相を主たる結晶相として含んでいることが好ましい。これらの場合、式（１）若しくは式（２）で表される結晶相を主たる結晶相として８５％以上含んでいることが一層好ましい。尚、式（１）中、（ＢｉX，Ｓｒ1-X）の意味は、結晶構造における本来Ｂｉが占めるサイトをＳｒが占め、このときのＢｉとＳｒの割合がＸ：（１−Ｘ）であることを意味する。また、（ＳｒY，Ｂｉ1-Y）の意味は、結晶構造における本来Ｓｒが占めるサイトをＢｉが占め、このときのＳｒとＢｉの割合がＹ：（１−Ｙ）であることを意味する。式（１）若しくは式（２）で表される結晶相を主たる結晶相として含む強誘電体層を構成する材料には、Ｂｉの酸化物、ＴａやＮｂの酸化物、Ｂｉ、ＴａやＮｂの複合酸化物が若干含まれている場合もあり得る。
【００２９】
あるいは又、強誘電体層を構成する材料は、
ＢｉX（Ｓｒ，Ｃａ，Ｂａ）Y（ＴａZ，Ｎｂ1-Z）2Ｏd  式（３）
（但し、１．７≦Ｘ≦２．５、０．６≦Ｙ≦１．２、０≦Ｚ≦１．０、８．０≦ｄ≦１０．０）で表される結晶相を含んでいてもよい。尚、「（Ｓｒ，Ｃａ，Ｂａ）」は、Ｓｒ、Ｃａ及びＢａから構成された群から選択された１種類の元素を意味する。これらの各式で表される強誘電体層を構成する材料の組成を化学量論的組成で表せば、例えば、Ｂｉ2ＳｒＴａ2Ｏ9、Ｂｉ2ＳｒＮｂ2Ｏ9、Ｂｉ2ＢａＴａ2Ｏ9、Ｂｉ2Ｓｒ（Ｔａ，Ｎｂ）2Ｏ9等を挙げることができる。あるいは又、強誘電体層を構成する材料として、Ｂｉ4ＳｒＴｉ4Ｏ15、Ｂｉ3ＴｉＮｂＯ9、Ｂｉ3ＴｉＴａＯ9、Ｂｉ4Ｔｉ3Ｏ12、Ｂｉ2ＰｂＴａ2Ｏ9等を例示することができるが、これらの場合においても、各金属元素の比率は、結晶構造が変化しない程度に変化させ得る。即ち、金属元素及び酸素元素の両サイトにおける組成ずれがあってもよい。
【００３０】
あるいは又、強誘電体層を構成する材料として、ＰｂＴｉＯ3、ペロブスカイト型構造を有するＰｂＺｒＯ3とＰｂＴｉＯ3の固溶体であるチタン酸ジルコン酸鉛［ＰＺＴ，Ｐｂ（Ｚｒ1-y，Ｔｉy）Ｏ3（但し、０＜ｙ＜１）］、ＰＺＴにＬａを添加した金属酸化物であるＰＬＺＴ、あるいはＰＺＴにＮｂを添加した金属酸化物であるＰＮＺＴといったＰＺＴ系化合物を挙げることができる。
【００３１】
以上に説明した強誘電体層を構成する材料において、これらの組成を化学量論的組成から外すことによって、結晶化温度を変化させることが可能である。
【００３２】
強誘電体層を得るためには、強誘電体薄膜を形成した後の工程において、強誘電体薄膜をパターニングすればよい。場合によっては、強誘電体薄膜のパターニングは不要である。強誘電体薄膜の形成は、例えば、ＭＯＣＶＤ法、パルスレーザアブレーション法、スパッタ法、ゾル−ゲル法といった強誘電体薄膜を構成する材料に適宜適した方法にて行うことができる。また、強誘電体薄膜のパターニングは、例えば異方性イオンエッチング（ＲＩＥ）法にて行うことができる。
【００３３】
本発明においては、強誘電体層の下に第１の電極を形成し、強誘電体層の上に第２の電極を形成する構成（即ち、第１の電極は下部電極に相当し、第２の電極は上部電極に相当する）とすることもできるし、強誘電体層の上に第１の電極を形成し、強誘電体層の下に第２の電極を形成する構成（即ち、第１の電極は上部電極に相当し、第２の電極は下部電極に相当する）とすることもできる。プレート線は、第２の電極から延在している構成とすることが、配線構造の簡素化といった観点から好ましい。第１の電極が共通である構造として、具体的には、ストライプ状の第１の電極を形成し、かかるストライプ状の第１の電極の全面を覆うように強誘電体層を形成する構成を挙げることができる。尚、このような構造においては、第１の電極と強誘電体層と第２の電極の重複領域がメモリセルに相当する。第１の電極が共通である構造として、その他、第１の電極の所定の領域に、それぞれの強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造、あるいは又、配線層の所定の表面領域に、それぞれの第１の電極が形成され、かかるそれぞれの第１の電極上に強誘電体層が形成され、強誘電体層上に第２の電極が形成された構造を挙げることができるが、これらの構成に限定するものではない。
【００３４】
更には、本発明において、強誘電体層の下に第１の電極を形成し、強誘電体層の上に第２の電極を形成する構成の場合、メモリセルを構成する第１の電極は、所謂ダマシン構造を有しており、強誘電体層の上に第１の電極を形成し、強誘電体層の下に第２の電極を形成する構成の場合、メモリセルを構成する第２の電極は、所謂ダマシン構造を有していることが、強誘電体層を平坦な下地上に形成することができるといった観点から好ましい。
【００３５】
本発明において、第１の電極あるいは第２の電極を構成する材料として、例えば、Ｉｒ、ＩｒＯ2-X、ＩｒＯ2-X／Ｉｒ、ＳｒＩｒＯ3、Ｒｕ、ＲｕＯ2-X、ＳｒＲｕＯ3、Ｐｔ、Ｐｔ／ＩｒＯ2-X、Ｐｔ／ＲｕＯ2-X、Ｐｄ、Ｐｔ／Ｔｉの積層構造、Ｐｔ／Ｔａの積層構造、Ｐｔ／Ｔｉ／Ｔａの積層構造、Ｌａ0.5Ｓｒ0.5ＣｏＯ3（ＬＳＣＯ）、Ｐｔ／ＬＳＣＯの積層構造、ＹＢａ2Ｃｕ3Ｏ7を挙げることができる。ここで、Ｘの値は、０≦Ｘ＜２である。尚、積層構造においては、「／」の前に記載された材料が強誘電体層と接する。第１の電極と第２の電極とは、同じ材料から構成されていてもよいし、同種の材料から構成されていてもよいし、異種の材料から構成されていてもよい。第１の電極あるいは第２の電極を形成するためには、第１の電極を構成する導電材料層あるいは第２の電極を構成する導電材料層を形成した後の工程において、導電材料層をパターニングすればよい。導電材料層の形成は、例えばスパッタ法、反応性スパッタ法、電子ビーム蒸着法、ＭＯＣＶＤ法、あるいはパルスレーザアブレーション法といった導電材料層を構成する材料に適宜適した方法にて行うことができる。また、導電材料層のパターニングは、例えばイオンミーリング法やＲＩＥ法にて行うことができる。
【００３６】
選択用トランジスタは、例えば、周知のＭＩＳ型ＦＥＴやＭＯＳ型ＦＥＴから構成することができる。データ線を構成する材料として、不純物がドーピングされたポリシリコンや高融点金属材料を挙げることができる。選択用トランジスタと第１の電極との接続、選択用トランジスタとデータ線との接続は、接続孔を介して行えばよく、接続孔は、例えば、タングステンプラグや不純物をドーピングされたポリシリコンを埋め込むことによって得ることができる。
【００３７】
本発明において、絶縁層を構成する材料として、酸化シリコン（ＳｉＯ2）、窒化シリコン（ＳｉＮ）、ＳｉＯＮ、ＳＯＧ、ＮＳＧ、ＢＰＳＧ、ＰＳＧ、ＢＳＧあるいはＬＴＯを例示することができる。
【００３８】
本発明においては、複数のメモリセルのそれぞれに、デジタルデータを構成するバイナリデータを書き込む（記憶する）。そして、これらのデータを同時に読み出すとき、各メモリセルに記憶されたデータに依存して、データ線に出現する電位が変化する。従って、簡素な構成でデジタルデータをアナログデータに変換することができる。しかも、データは強誘電体層に記憶されるので、不揮発性である。
【００３９】
本発明においては、複数のＤ／Ａ変換器をアレイ状に並置し（このような構成を、便宜上、Ｄ／Ａ変換器アレイと呼ぶ）、各強誘電体型不揮発性半導体メモリを構成するメモリセルのプレート線を共通とする構成とすることもできる。これによって、大量のデジタルデータをアナログデータに高速にて変換することが可能となる。また、Ｄ／Ａ変換器アレイを例えば２つ配置すれば、一方のＤ／Ａ変換器アレイにデジタルデータを入力しながら、他方のＤ／Ａ変換器アレイからアナログデータを出力することができ、一層多量のデジタルデータをアナログデータに一層高速にて変換することが可能となる。
【００４０】
メモリセルの動作原理を、以下に説明する。メモリセルは、強誘電体薄膜の高速分極反転とその残留分極を利用し、強誘電体層の蓄積電荷量の変化を検出する方式の、高速書き換えが可能なメモリセルである。メモリセルにおけるデータの書き込みや読み出しは、図１７に示す強誘電体のＰ−Ｅヒステリシスループを応用して行われる。即ち、強誘電体層に外部電界を加えた後、外部電界を除いたとき、強誘電体層は残留分極を示す。そして、強誘電体層の残留分極は、プラス方向の外部電界が印加されたとき＋Ｐr、マイナス方向の外部電界が印加されたとき−Ｐrとなる。ここで、残留分極が＋Ｐrの状態（図１７の「Ｄ」参照）の場合を「０」とし、残留分極が−Ｐrの状態（図１７の「Ａ」参照）の場合を「１」とする。
【００４１】
「１」あるいは「０」の状態を判別するために、強誘電体層に例えばプラス方向の外部電界を印加する。これによって、強誘電体層の分極は図１７の「Ｃ」の状態となる。このとき、データが「０」であれば、強誘電体層の分極状態は、「Ｄ」から「Ｃ」の状態に変化する。一方、データが「１」であれば、強誘電体層の分極状態は、「Ａ」から「Ｂ」を経由して「Ｃ」の状態に変化する。データが「０」の場合には、強誘電体層の分極反転は生じない。一方、データが「１」の場合には、強誘電体層に分極反転が生じる。その結果、メモリセル（キャパシタ部）の蓄積電荷量に差が生じ、この蓄積電荷を信号電流として検出する。
【００４２】
【発明の実施の形態】
以下、図面を参照して、発明の実施の形態（以下、実施の形態と略称する）に基づき本発明を説明する。尚、２桁の添字、例えば添字「１１」は、本来、添字「１，１」と表示すべき添字であるが、表示の簡素化のため、２桁の添字で表示する場合がある。３桁の添字も同様である。また、添字「Ｍ」を、例えば複数のメモリセルやプレート線を総括的に表示する場合に使用し、添字「ｍ」を、例えば複数のメモリセルやプレート線を個々に表示する場合に使用し、添字「Ｎ」を、例えば選択用トランジスタやメモリユニットを総括的に表示する場合に使用し、添字「ｎ」を、例えば選択用トランジスタやメモリユニットを個々に表示する場合に使用する。
【００４３】
（実施の形態１）
実施の形態１は、本発明の第１の態様に係るＤ／Ａ変換器、及び、本発明の第１の態様に係るＤ／Ａ変換方法に関する。実施の形態１のＤ／Ａ変換器の回路図を図１に示し、Ｄ／Ａ変換器を構成するメモリセルの内の２つの模式的断面図を図２の（Ａ）に示す。尚、図１には、プレート線が共通とされた２つのＤ／Ａ変換器ＤＡA，ＤＡBを図示した。尚、Ｄ／Ａ変換器ＤＡBは、Ｄ／Ａ変換器ＤＡAと同じ構成を有しているので、以下、専らＤ／Ａ変換器ＤＡAの説明を行う。
【００４４】
実施の形態１のＤ／Ａ変換器ＤＡAは、強誘電体型不揮発性半導体メモリ（以下、不揮発性メモリと略称する）から構成され、Ｎ（＝４）ビットのデジタルデータをアナログデータに変換するためのＤ／Ａ変換器である。そして、不揮発性メモリは、データ線ＤＬAと、Ｎ個（但し、Ｎ≧２であり、実施の形態１においては、Ｎ＝４）のメモリユニットＭＵANから成る。
【００４５】
そして、各メモリユニットＭＵAnは、選択用トランジスタＴＲAnと、第１の電極２１と強誘電体層２２と第２の電極２３とから成るメモリセルＭＣAnと、プレート線ＰＬnから成る。ここで、各メモリセルＭＣAnを構成する第１の電極２１は選択用トランジスタＴＲAnを介してデータ線ＤＬAに接続され、第２の電極２３はプレート線ＰＬnに接続されている。
【００４６】
そして、メモリセルＭＣAnを構成する強誘電体層２２の面積は、メモリセル相互で異っている。具体的には、メモリセルＭＣAnを構成する強誘電体層２２の大きさが異なっている。より具体的には、プレート線ＰＬnの幅を一定とし、第１の電極２１の幅を異ならせているが、これに限定するものではない。尚、第ｎ番目（ｎ＝１，２・・・，Ｎ）のメモリセルＭＣAnの面積をＡnとしたとき、Ａn＝２(n-1)Ａ1の関係を満足している。
【００４７】
メモリセルは、具体的には、図２の（Ａ）に示すように、スタック型メモリセルである。このスタック型メモリセルは、半導体基板１０に形成された選択用トランジスタＴＲA1，ＴＲA2と、全面に形成された絶縁層１６と、絶縁層１６上に形成された第１の電極（下部電極）２１と、第１の電極２１上に形成された強誘電体層２２と、強誘電体層２２上に形成された第２の電極（上部電極）２３と、選択用トランジスタの一方のソース／ドレイン領域１４Ａと第１の電極２１とを電気的に接続する接続孔１７から構成されている。接続孔１７は、絶縁層１６に形成された開口部内をポリシリコンやタングステンといった導電材料で埋め込むことによって形成される。接続孔１７を形成した後、第１の電極２１、強誘電体層２２、第２の電極２３の形成を順次行う。図中、参照番号１１は素子分離領域、参照番号１２はゲート絶縁膜、参照番号１３はゲート電極、参照番号１４Ｂは接続孔１５を介してデータ線ＤＬと接続された他方のソース／ドレイン領域、参照番号２６Ａは絶縁膜である。尚、メモリユニットＭＵA2を構成する強誘電体層２２の面積は、メモリユニットＭＵA1を構成する強誘電体層２２の面積よりも大であるが、図２の（Ａ）では、図面の簡素化のため、同じ大きさに図示した。
【００４８】
メモリセルを、図２の（Ｂ）に示すように、プレーナ型メモリセルとすることもできる。このメモリセルは、半導体基板１０に形成された選択用トランジスタと、全面に形成された絶縁層１６と、絶縁層１６上に形成された第１の電極（下部電極）２１と、第１の電極２１上に形成された強誘電体層２２と、強誘電体層２２上に形成された第２の電極（上部電極）２３と、選択用トランジスタの一方のソース／ドレイン領域１４Ａと第１の電極２１とを電気的に接続する接続孔１７Ａ、配線１８、接続孔１７Ｂから構成されている。接続孔１７Ａ，１７Ｂ、配線１８は、ポリシリコンやタングステンといった導電材料から形成することができる。また、データ線ＤＬは、接続孔１５を介して他方のソース／ドレイン領域１４Ｂに接続されている。
【００４９】
Ｄ／Ａ変換器ＤＡAは、更に、書込用トランジスタＴＲIN-Aを介してデータ線ＤＬAに接続された書込用レジスタＷＲA、及び、読出用トランジスタＴＲOUT-Aを介してデータ線ＤＬAに接続されたセンスアンプＳＡAを備えている。センスアンプＳＡAは、例えば、カレントミラーセンスアンプから構成することができる。
【００５０】
選択用トランジスタＴＲAnの動作を制御するワード線ＷＬn、書込用トランジスタＴＲIN-Aの動作を制御するワード線ＷＬIN、及び、読出用トランジスタＴＲOUT-Aの動作を制御するワード線ＷＬOUTはワード線デコーダ／ドライバＷＤに接続され、プレート線ＰＬnはプレート線デコーダ／ドライバＰＤに接続されている。
【００５１】
実施の形態１のＤ／Ａ変換器ＤＡAの動作にあっては、Ｎビット（具体的には４ビット）のデジタルデータをシリアルに書込用レジスタＷＲAに入力し、書込用レジスタＷＲAにＮビットのデジタルデータの各ビットに対応するバイナリデータを一時的に保管する。そして、ワード線ＷＬINをハイレベルとして書込用トランジスタＴＲIN-Aをオン状態とした状態で、ワード線ＷＬn（ｎ＝１，２，・・・，Ｎ）を逐次ハイレベルとして選択用トランジスタＴＲAnを逐次導通状態とし、データ線ＤＬA及びプレート線ＰＬnを逐次駆動して、第ｎビット目のバイナリデータを第ｎ番目のメモリユニットＭＵAnを構成するメモリセルＭＣAnに書き込む。データ線ＤＬAの電位を０ボルト、プレート線ＰＬnの電位をＶccボルト（Ｖccは電源電圧）とした場合、メモリセルＭＣAnにはデータ「０」が書き込まれる。一方、データ線ＤＬAの電位をＶccボルト、プレート線ＰＬnの電位を０ボルトとした場合、メモリセルＭＣAnにはデータ「１」が書き込まれる。
【００５２】
所望の期間が経過した後、データ線ＤＬAを０ボルトにイコライズし、ワード線ＷＬOUT及び全てのワード線ＷＬNをハイレベルとして、読出用トランジスタＴＲOUT-A及び全ての選択用トランジスタＴＲAnをオン状態とし、全てのプレート線ＰＬNを同時に駆動して、全てのメモリユニットＭＵNを構成するメモリセルＭＣANからデータを同時に読み出す。具体的には、全てのプレート線ＰＬNにＶccボルトを印加する。このとき、メモリセルＭＣAnにデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、データ線ＤＬAの電位が上昇する。一方、メモリセルＭＣAnにデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、データ線ＤＬAの電位は殆ど上昇しない。データ線ＤＬAの電位上昇ΔＶは、概ね先に説明した式（１）に示したとおりとなる。こうして、データ線ＤＬAに生じた電位をセンスアンプＳＡAで読み出し、外部に出力する。こうして、デジタルデータをアナログデータに変換することができる。
【００５３】
尚、図１に示したように、複数のＤ／Ａ変換器ＤＡA，ＤＡBを並置し、各不揮発性メモリを構成するメモリセルのプレート線を共通とする構成とすれば、大量のデジタルデータをアナログデータに高速にて変換することが可能となる。更には、複数のＤ／Ａ変換器をアレイ状に並置したＤ／Ａ変換器アレイを例えば２つ配置し、書込用レジスタ、読出用トランジスタ、書込用レジスタ、読出用トランジスタを独立して制御すれば、一方のＤ／Ａ変換器アレイにデジタルデータを入力しながら、他方のＤ／Ａ変換器アレイからアナログデータを出力することができ、一層多量のデジタルデータをアナログデータに一層高速にて変換することが可能となる。
【００５４】
実施の形態１のＤ／Ａ変換器ＤＡAの変形例の回路図を図３に示す。このＤ／Ａ変換器ＤＡAにおいては、各メモリセルを、１又は複数の単位メモリセルＵＭＣから構成し、メモリセルＭＣAnを構成する単位メモリセルＵＭＣの数を異ならせている。尚、メモリセルＭＣAnを構成する単位メモリセルＵＭＣの数は、例えば、２(n-1)とすることができる。あるいは又、２(n-1)よりも大きな数として、Ｄ／Ａ変換器のアナログデータ出力を測定し、単位メモリセルＵＭＣの数を決定し、不要な単位メモリセルＵＭＣを除去してもよい。不要な単位メモリセルＵＭＣの除去は、例えば、第１の電極と選択用トランジスタとを接続する部分を溶断することによって達成することができる。
【００５５】
（実施の形態２）
実施の形態２は、本発明の第２の態様に係るＤ／Ａ変換器、及び、本発明の第２の態様に係るＤ／Ａ変換方法に関する。実施の形態２のＤ／Ａ変換器の回路図を図４に示し、Ｄ／Ａ変換器を構成する不揮発性メモリの模式的断面図を図５に示す。尚、図４には、プレート線が共通とされた２つのＤ／Ａ変換器ＤＡA，ＤＡBを図示した。尚、Ｄ／Ａ変換器ＤＡBは、Ｄ／Ａ変換器ＤＡAと同じ構成を有しているので、以下、専らＤ／Ａ変換器ＤＡAの説明を行う。
【００５６】
実施の形態２のＤ／Ａ変換器ＤＡAも、不揮発性メモリから構成され、Ｍ（＝４）ビットのデジタルデータをアナログデータに変換するためのＤ／Ａ変換器である。そして、不揮発性メモリは、データ線ＤＬAと、Ｍ個（但し、Ｍ≧２であり、実施の形態２においては、Ｍ＝４）のメモリセルＭＣAMから構成されたメモリユニットＭＵAと、Ｍ本のプレート線ＰＬMから成る。
【００５７】
そして、各メモリセルＭＣAmは、第１の電極４１と強誘電体層４２と第２の電極４３とから成り、メモリユニットＭＵAにおいて、メモリセルＭＣAmの第１の電極４１は共通であり、この共通の第１の電極４１（共通ノードＣＮAと呼ぶ場合がある）はデータ線ＤＬAに接続され、メモリユニットＭＵAにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣAmの第２の電極４３は、第ｍ番目のプレート線ＰＬmに接続されている。尚、実施の形態２においては、データ線ＤＬAに複数のＤ／Ａ変換器が接続され、共通ノードＣＮAは選択用トランジスタＴＲAを介してデータ線ＤＬAに接続されている。データ線ＤＬAに１つのＤ／Ａ変換器が接続されている場合には、共通ノードＣＮAを、直接、データ線ＤＬAに接続すればよい。
【００５８】
そして、メモリセルＭＣAmを構成する強誘電体層４２の面積は、メモリセル相互で異っている。具体的には、メモリセルＭＣAmを構成する強誘電体層４２の大きさが異なっている。より具体的には、プレート線ＰＬmの幅を一定とし、第１の電極４１（共通ノードＣＮA）の幅を異ならせているが、これに限定するものではない。尚、第ｍ番目（ｍ＝１，２・・・，Ｍ）のメモリセルＭＣAmの面積をＡmとしたとき、Ａm＝２(m-1)Ａ1の関係を満足している。
【００５９】
選択用トランジスタＴＲAの一方のソース／ドレイン領域１４Ａは接続孔３５を介してデータ線ＤＬAに接続され、選択用トランジスタＴＲAの他方のソース／ドレイン領域１４Ｂは、絶縁層３６に設けられた開口部内に形成された接続孔３７を介して、メモリユニットＭＵAにおける共通の第１の電極４１（第１の共通ノードＣＮA）に接続されている。また、データ線ＤＬAは、書込用トランジスタＴＲIN-Aを介して書込用レジスタＷＲAに接続され、更には、読出用トランジスタＴＲOUT-Aを介してセンスアンプＳＡAに接続されている。
【００６０】
選択用トランジスタＴＲAの動作を制御するワード線ＷＬ、書込用トランジスタＴＲIN-Aの動作を制御するワード線ＷＬIN、及び、読出用トランジスタＴＲOUT-Aの動作を制御するワード線ＷＬOUTはワード線デコーダ／ドライバＷＤに接続され、プレート線ＰＬmはプレート線デコーダ／ドライバＰＤに接続されている。ワード線ＷＬは、図５の紙面垂直方向に延びている。ワード線ＷＬは、Ｄ／Ａ変換器ＤＡAを構成する選択用トランジスタＴＲAと、図５の紙面垂直方向に隣接するＤ／Ａ変換器ＤＡBを構成する選択用トランジスタＴＲBとで共通である。また、Ｄ／Ａ変換器ＤＡAを構成するメモリセルＭＣAmの第２の電極４３は、図５の紙面垂直方向に隣接するＤ／Ａ変換器ＤＡBを構成するメモリセルの第２の電極と共通であり、プレート線ＰＬmを兼ねている。
【００６１】
実施の形態２のＤ／Ａ変換器ＤＡAの動作シークエンスを、図６の動作波形図に示す。尚、図６中、［  ］内の数字は、第ｍビット目のバイナリデータを第ｍ番目のメモリユニットＭＵAmを構成するメモリセルＭＣAmに書き込むことを意味している。
【００６２】
実施の形態２のＤ／Ａ変換器ＤＡAの動作にあっては、Ｍビット（具体的には４ビット）のデジタルデータをシリアルに書込用レジスタＷＲAに入力し、書込用レジスタＷＲAにＭビットのデジタルデータの各ビットに対応するバイナリデータを一時的に保管する。そして、ワード線ＷＬINをハイレベルとして書込用トランジスタＴＲIN-Aをオン状態として、更には、ワード線ＷＬをハイレベルとして選択用トランジスタＴＲAを導通状態とし、データ線ＤＬA及びプレート線ＰＬmを逐次駆動して、第ｍビット目のバイナリデータを第ｍ番目のメモリセルＭＣAmに書き込む。データ線ＤＬAの電位を０ボルト、プレート線ＰＬmの電位をＶccボルトとした場合、メモリセルＭＣAmにはデータ「０」が書き込まれる。一方、データ線ＤＬAの電位をＶccボルト、プレート線ＰＬmの電位を０ボルトとした場合、メモリセルＭＣAmにはデータ「１」が書き込まれる。尚、プレート線ＰＬm以外のプレート線ＰＬj（ｊ≠ｍ）には、例えば（１／２）Ｖccボルトの電位を加え、既にメモリセルＭＣjに書き込まれたデータが書き換えられないようにする。
【００６３】
所望の期間が経過した後、データ線ＤＬAを０ボルトにイコライズし、ワード線ＷＬOUT及びワード線ＷＬをハイレベルとして、読出用トランジスタＴＲOUT-A及び選択用トランジスタＴＲAをオン状態とし、全てのプレート線ＰＬMを同時に駆動して、全てのメモリセルＭＣAMからデータを同時に読み出す。具体的には、全てのプレート線ＰＬMにＶccボルトを印加する。このとき、メモリセルＭＣAmにデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、データ線ＤＬAの電位が上昇する。一方、メモリセルＭＣAmにデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、データ線ＤＬAの電位は殆ど上昇しない。データ線ＤＬAの電位上昇ΔＶは、概ね先に説明した式（１）に示したとおりとなる。こうして、データ線ＤＬAに生じた電位（図６においては、「Ａ」で示す状態）をセンスアンプＳＡAで読み出し、外部に出力する。こうして、デジタルデータをアナログデータに変換することができる。
【００６４】
尚、全てのプレート線ＰＬMにＶccボルトを印加した後、全てのプレート線ＰＬMを０ボルトを印加した状態で出現するデータ線電位（図６においては、「Ｂ」で示す状態）をセンスアンプＳＡAで読み出し、外部に出力してもよい。あるいは又、メモリセルＭＣAmにデータを書き込んだ後、第１の電極と第２の電極とを短絡状態とし、データの読み出し前に短絡状態を解いてもよい。これによって、メモリセルＭＣAmからデータを読み出し、データ線に電位が出現するときの電位の安定化を図ることができる。
【００６５】
尚、図４に示したように、複数のＤ／Ａ変換器ＤＡA，ＤＡBを並置し、各不揮発性メモリを構成するメモリセルのプレート線を共通とする構成とすれば、大量のデジタルデータをアナログデータに高速にて変換することが可能となる。また、Ｄ／Ａ変換器アレイを例えば２つ配置し、書込用レジスタ、読出用トランジスタ、書込用レジスタ、読出用トランジスタを独立して制御すれば、一方のＤ／Ａ変換器アレイにデジタルデータを入力しながら、他方のＤ／Ａ変換器アレイからアナログデータを出力することができ、一層多量のデジタルデータをアナログデータに一層高速にて変換することが可能となる。
【００６６】
実施の形態２のＤ／Ａ変換器ＤＡAの変形例の回路図を図７に示す。このＤ／Ａ変換器ＤＡAにおいては、各メモリセルは、１又は複数の単位メモリセルＵＭＣから構成され、メモリセルＭＣAmを構成する単位メモリセルＵＭＣの数を異ならせている。尚、メモリセルＭＣAmを構成する単位メモリセルＵＭＣの数は、例えば、２(m-1)とすることができる。あるいは又、２(m-1)よりも大きな数として、Ｄ／Ａ変換器のアナログデータ出力を測定し、単位メモリセルＵＭＣの数を決定し、不要な単位メモリセルＵＭＣを除去してもよい。不要な単位メモリセルＵＭＣの除去は、例えば、第１の電極と選択用トランジスタとを接続する部分を溶断することによって達成することができる。
【００６７】
以上に説明した各種の形態を、以下に説明する各種の実施の形態におけるＤ／Ａ変換器に適用することができる。
【００６８】
以下、実施の形態２の不揮発性メモリの製造方法を説明するが、他の実施の形態あるいはその変形における不揮発性メモリも、実質的に同様の方法で製造することができる。
【００６９】
［工程−２００］
先ず、不揮発性メモリにおける選択用トランジスタＴＲAとして機能するＭＯＳ型トランジスタを半導体基板１０に形成する。そのために、例えばＬＯＣＯＳ構造を有する素子分離領域１１を公知の方法に基づき形成する。尚、素子分離領域は、トレンチ構造を有していてもよいし、ＬＯＣＯＳ構造とトレンチ構造の組合せとしてもよい。その後、半導体基板１０の表面を例えばパイロジェニック法により酸化し、ゲート絶縁膜１２を形成する。次いで、不純物がドーピングされたポリシリコン層をＣＶＤ法にて全面に形成した後、ポリシリコン層をパターニングし、ゲート電極１３を形成する。このゲート電極１３はワード線を兼ねている。尚、ゲート電極１３をポリシリコン層から構成する代わりに、ポリサイドや金属シリサイドから構成することもできる。次に、半導体基板１０にイオン注入を行い、ＬＤＤ構造を形成する。その後、全面にＣＶＤ法にてＳｉＯ2層を形成した後、このＳｉＯ2層をエッチバックすることによって、ゲート電極１３の側面にゲートサイドウオール（図示せず）を形成する。次いで、半導体基板１０にイオン注入を施した後、イオン注入された不純物の活性化アニール処理を行うことによって、ソース／ドレイン領域１４Ａ，１４Ｂを形成する。
【００７０】
［工程−２１０］
次いで、ＳｉＯ2から成る下層絶縁層をＣＶＤ法にて形成した後、一方のソース／ドレイン領域１４Ａの上方の下層絶縁層に開口部をＲＩＥ法にて形成する。そして、かかる開口部内を含む下層絶縁層上に不純物がドーピングされたポリシリコン層をＣＶＤ法にて形成する。これによって、接続孔（コンタクトプラグ）３５が形成される。次に、下層絶縁層上のポリシリコン層をパターニングすることによって、データ線ＤＬAを形成する。その後、ＢＰＳＧから成る上層絶縁層をＣＶＤ法にて全面に形成する。尚、ＢＰＳＧから成る上層絶縁層の形成後、窒素ガス雰囲気中で例えば９００゜Ｃ×２０分間、上層絶縁層をリフローさせることが好ましい。更には、必要に応じて、例えば化学的機械的研磨法（ＣＭＰ法）にて上層絶縁層の頂面を化学的及び機械的に研磨し、上層絶縁層を平坦化することが望ましい。尚、下層絶縁層と上層絶縁層を纏めて、絶縁層３６と呼ぶ。
【００７１】
［工程−２２０］
次に、他方のソース／ドレイン領域１４Ｂの上方の絶縁層３６に開口部をＲＩＥ法にて形成した後、かかる開口部内を、不純物をドーピングしたポリシリコンで埋め込み、接続孔（コンタクトプラグ）３７を完成させる。データ線ＤＬAは、下層絶縁層上を、図の左右方向に接続孔３７と接触しないように延びている。
【００７２】
尚、接続孔３７は、絶縁層３６に形成された開口部内に、例えば、タングステン、Ｔｉ、Ｐｔ、Ｐｄ、Ｃｕ、ＴｉＷ、ＴｉＮＷ、ＷＳｉ2、ＭｏＳｉ2等の高融点金属や金属シリサイドから成る金属配線材料を埋め込むことによって形成することもできる。接続孔３７の頂面は絶縁層３６の表面と略同じ平面に存在していてもよいし、接続孔３７の頂部が絶縁層３６の表面に延在していてもよい。タングステンにて開口部を埋め込み、接続孔３７を形成する条件を、以下の表２に例示する。尚、タングステンにて開口部を埋め込む前に、Ｔｉ層及びＴｉＮ層を順に例えばマグネトロンスパッタ法にて開口部内を含む絶縁層３６の上に形成することが好ましい。ここで、Ｔｉ層及びＴｉＮ層を形成する理由は、オーミックな低コンタクト抵抗を得ること、ブランケットタングステンＣＶＤ法における半導体基板１０の損傷発生の防止、タングステンの密着性向上のためである。
【００７３】
［表２］
Ｔｉ層（厚さ：２０ｎｍ）のスパッタ条件
プロセスガス：Ａｒ＝３５sccm
圧力        ：０．５２Ｐａ
ＲＦパワー  ：２ｋＷ
基板の加熱  ：無し
ＴｉＮ層（厚さ：１００ｎｍ）のスパッタ条件
プロセスガス：Ｎ2／Ａｒ＝１００／３５sccm
圧力        ：１．０Ｐａ
ＲＦパワー  ：６ｋＷ
基板の加熱  ：無し
タングステンのＣＶＤ形成条件
使用ガス：ＷＦ6／Ｈ2／Ａｒ＝４０／４００／２２５０sccm
圧力    ：１０．７ｋＰａ
形成温度：４５０゜Ｃ
タングステン層及びＴｉＮ層、Ｔｉ層のエッチング条件
第１段階のエッチング：タングステン層のエッチング
使用ガス  ：ＳＦ6／Ａｒ／Ｈｅ＝１１０：９０：５sccm
圧力      ：４６Ｐａ
ＲＦパワー：２７５Ｗ
第２段階のエッチング：ＴｉＮ層／Ｔｉ層のエッチング
使用ガス  ：Ａｒ／Ｃｌ2＝７５／５sccm
圧力      ：６．５Ｐａ
ＲＦパワー：２５０Ｗ
【００７４】
［工程−２３０］
次に、絶縁層３６上に、酸化チタンから成る密着層（図示せず）を形成することが望ましい。そして、密着層上にＩｒから成る第１の電極（下部電極）４１を構成する第１の電極材料層を、例えばスパッタ法にて形成し、第１の電極材料層及び密着層をフォトリソグラフィ技術及びドライエッチング技術に基づきパターニングすることによって、第１の電極４１を得ることができる。
【００７５】
［工程−２４０］
その後、例えば、ＭＯＣＶＤ法によって、Ｂｉ系層状構造ペロブスカイト型の強誘電体材料（具体的には、例えば、結晶化温度７５０゜ＣのＢｉ2ＳｒＴａ2Ｏ9）から成る強誘電体薄膜を全面に形成する。その後、２５０゜Ｃの空気中で乾燥処理を行った後、７５０゜Ｃの酸素ガス雰囲気で１時間の熱処理を施し、結晶化を促進させた後、必要に応じて、フォトリソグラフィ技術、ドライエッチング技術に基づき強誘電体薄膜をパターニングして、強誘電体層４２を得る。
【００７６】
［工程−２５０］
次に、ＩｒＯ2-X層、Ｐｔ層を、スパッタ法にて、順次、全面に形成した後、フォトリソグラフィ技術、ドライエッチング技術に基づき、Ｐｔ層、ＩｒＯ2-X層を順次、パターニングして、第２の電極４３を形成する。エッチングによって、強誘電体層４２にダメージが加わる場合には、ダメージ回復に必要とされる温度にて、熱処理を行えばよい。
【００７７】
［工程−２６０］
その後、全面に絶縁膜４６Ａを形成する。
【００７８】
尚、後述する実施の形態３〜実施の形態６における不揮発性メモリの製造においては、その後、
・層間絶縁層４６の形成及び平坦化処理
・開口部の形成及び接続孔４７の形成
・第１の電極５１、結晶化温度７００゜ＣのＢｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層５２、及び第２の電極５３の形成
・絶縁膜５６Ａの形成
を、順次、行えばよい。尚、Ｂｉ2Ｓｒ（Ｔａ1.5Ｎｂ0.5）Ｏ9から成る強誘電体層５２に対して、結晶化促進のための熱処理を、７００゜Ｃの酸素ガス雰囲気で１時間、行えばよい。
【００７９】
尚、各第２の電極はプレート線を兼ねていなくともよい。この場合には、絶縁膜４６Ａ，５６Ａの形成完了後、第２の電極４３、第２の電極５３を接続孔（ビアホール）によって接続し、併せて、絶縁膜４６Ａ，５６Ａ上に、かかる接続孔と接続したプレート線を形成すればよい。
【００８０】
例えば、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜の形成条件を以下の表３に例示する。尚、表３中、「ｔｈｄ」は、テトラメチルヘプタンジオネートの略である。また、表３に示したソース原料はテトラヒドロフラン（ＴＨＦ）を主成分とする溶媒中に溶解されている。
【００８１】
0003693002.tif 000003
【００８２】
あるいは又、Ｂｉ2ＳｒＴａ2Ｏ9から成る強誘電体薄膜をパルスレーザアブレーション法、ゾル−ゲル法、あるいはＲＦスパッタ法にて全面に形成することもできる。これらの場合の形成条件を以下に例示する。尚、ゾル−ゲル法によって厚い強誘電体薄膜を形成する場合、所望の回数、スピンコート及び乾燥、あるいはスピンコート及び焼成（又は、アニール処理）を繰り返せばよい。
【００８３】
［表４］
パルスレーザアブレーション法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、５Ｈｚ）
形成温度  ：４００〜８００゜Ｃ
酸素濃度  ：３Ｐａ
【００８４】
0003693002.tif 000004
【００８５】
［表６］
ＲＦスパッタ法による形成
ターゲット：Ｂｉ2ＳｒＴａ2Ｏ9セラミックターゲット
ＲＦパワー：１．２Ｗ〜２．０Ｗ／ターゲット１ｃｍ2
雰囲気圧力：０．２〜１．３Ｐａ
形成温度  ：室温〜６００゜Ｃ
プロセスガス：Ａｒ／Ｏ2の流量比＝２／１〜９／１
【００８６】
強誘電体層を、ＰＺＴあるいはＰＬＺＴから構成するときの、マグネトロンスパッタ法によるＰＺＴあるいはＰＬＺＴの形成条件を以下の表７に例示する。あるいは又、ＰＺＴやＰＬＺＴを、反応性スパッタ法、電子ビーム蒸着法、ゾル−ゲル法、又はＭＯＣＶＤ法にて形成することもできる。
【００８７】
［表７］
ターゲット  ：ＰＺＴあるいはＰＬＺＴ
プロセスガス：Ａｒ／Ｏ2＝９０体積％／１０体積％
圧力        ：４Ｐａ
パワー      ：５０Ｗ
形成温度    ：５００゜Ｃ
【００８８】
更には、ＰＺＴやＰＬＺＴをパルスレーザアブレーション法にて形成することもできる。この場合の形成条件を以下の表８に例示する。
【００８９】
［表８］
ターゲット：ＰＺＴ又はＰＬＺＴ
使用レーザ：ＫｒＦエキシマレーザ（波長２４８ｎｍ、パルス幅２５ｎ秒、３Ｈｚ）
出力エネルギー：４００ｍＪ（１．１Ｊ／ｃｍ2）
形成温度  ：５５０〜６００゜Ｃ
酸素濃度  ：４０〜１２０Ｐａ
【００９０】
（実施の形態３）
実施の形態３は、本発明の第３の態様に係るＤ／Ａ変換器、及び、本発明の第３の態様に係るＤ／Ａ変換方法に関する。実施の形態３のＤ／Ａ変換器の回路図を図８に示し、Ｄ／Ａ変換器を構成する不揮発性メモリの模式的断面図を図９に示す。
【００９１】
実施の形態３のＤ／Ａ変換器ＤＡも、不揮発性メモリから構成され、Ｍ×Ｎ（＝８）ビットのデジタルデータをアナログデータに変換するためのＤ／Ａ変換器である。そして、不揮発性メモリは、データ線ＤＬと、Ｍ個（但し、Ｍ≧２であり、実施の形態３においては、Ｍ＝４）のメモリセルＭＣnMから構成された、Ｎ個（但し、Ｎ≧２であり、実施の形態３においては、Ｎ＝２）のメモリユニットＭＵNと、Ｍ×Ｎ本のプレート線から成る。
【００９２】
そして、Ｎ個のメモリユニットＭＵNは、絶縁層（以下、便宜上、層間絶縁層４６と呼ぶ）を介して積層されており、各メモリセルは、第１の電極４１，５１と強誘電体層４２，５２と第２の電極４３，５３とから成り、メモリユニットＭＵnにおいて、メモリセルＭＣnmの第１の電極は共通であり、共通の第１の電極は、選択用トランジスタＴＲを介してデータ線ＤＬに接続されている。具体的には、メモリユニットＭＵ1において、メモリセルＭＣ1Mの第１の電極４１は共通であり（この共通の第１の電極を第１の共通ノードＣＮ1と呼ぶ）、共通の第１の電極４１（第１の共通ノードＣＮ1）は、選択用トランジスタＴＲを介してデータ線ＤＬに接続されている。また、メモリユニットＭＵ2において、メモリセルＭＣ2Mの第１の電極５１は共通であり（この共通の第１の電極を第２の共通ノードＣＮ2と呼ぶ）、共通の第１の電極５１（第２の共通ノードＣＮ2）は、選択用トランジスタを介してデータ線ＤＬに接続されている。更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵnにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣnmの第２の電極４３，５３は、第［（ｎ−１）Ｍ＋ｍ］番目のプレート線ＰＬ(n-1)M+mに接続されている。尚、このプレート線ＰＬ(n-1)M+mは、他のＤ／Ａ変換器を構成する不揮発性メモリの各メモリセルの第２の電極４３，５３にも接続されている。実施の形態３においては、より具体的には、各プレート線は、第２の電極４３，５３から延在している。尚、実施の形態３においては、データ線ＤＬに複数のＤ／Ａ変換器が接続され、共通ノードＣＮは選択用トランジスタＴＲを介してデータ線ＤＬに接続されている。データ線ＤＬに１つのＤ／Ａ変換器が接続されている場合には、共通ノードＣＮ1，ＣＮ2を、直接、データ線ＤＬに接続すればよい。
【００９３】
そして、メモリセルＭＣnmを構成する強誘電体層４２，５２の面積は、メモリセル相互で異っている。具体的には、メモリセルＭＣnmを構成する強誘電体層４２，５２の大きさが異なっている。より具体的には、プレート線ＰＬmの幅を一定とし、第１の電極４１，５１（共通ノードＣＮn）の幅を異ならせているが、これに限定するものではない。尚、第ｎ層目のメモリユニットＭＵnにおける第ｍ番目（ｍ＝１，２・・・，Ｍ）のメモリセルＭＣnmの面積をＡnmとしたとき、Ａnm＝２((n-1)M+(m-1))Ａ11の関係を満足している。
【００９４】
選択用トランジスタＴＲの一方のソース／ドレイン領域１４Ａは接続孔３５を介してデータ線ＤＬに接続され、選択用トランジスタＴＲの他方のソース／ドレイン領域１４Ｂは、絶縁層３６に設けられた接続孔３７を介して、第１層目のメモリユニットＭＵ1における共通の第１の電極４１（第１の共通ノードＣＮ1）に接続されている。更には、選択用トランジスタＴＲの他方のソース／ドレイン領域１４Ｂは、絶縁層３６に設けられた接続孔３７、及び、層間絶縁層４６に設けられた接続孔４７を介して、第２層目のメモリユニットＭＵ2における共通の第１の電極５１（第２の共通ノードＣＮ2）に接続されている。尚、図中、参照番号５６Ａは絶縁膜である。
【００９５】
データ線ＤＬは、書込用トランジスタＴＲINを介して書込用レジスタＷＲに接続され、更には、読出用トランジスタＴＲOUTを介してセンスアンプＳＡに接続されている。また、プレート線ＰＬ(n-1)M+mはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ、書込用トランジスタＴＲINの動作を制御するワード線ＷＬIN、及び、読出用トランジスタＴＲOUTの動作を制御するワード線ＷＬOUTは、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬは、図９の紙面垂直方向に延びている。また、Ｄ／Ａ変換器ＤＡを構成するメモリセルＭＣ1mの第２の電極４３は、図９の紙面垂直方向に隣接するＤ／Ａ変換器を構成するメモリセルの第２の電極と共通であり、プレート線ＰＬ(n-1)M+mを兼ねている。更には、Ｄ／Ａ変換器ＤＡを構成するメモリセルＭＣ2mの第２の電極５３は、図９の紙面垂直方向に隣接するＤ／Ａ変換器を構成するメモリセルの第２の電極と共通であり、プレート線ＰＬ(n-1)M+mを兼ねている。また、ワード線ＷＬは、Ｄ／Ａ変換器ＤＡを構成する選択用トランジスタＴＲと、図９の紙面垂直方向に隣接するＤ／Ａ変換器を構成する選択用トランジスタとで共通である。
【００９６】
実施の形態３のＤ／Ａ変換器ＤＡの動作にあっては、Ｍ×Ｎビット（具体的にはＭ×Ｎ＝８ビット）のデジタルデータをシリアルに書込用レジスタＷＲに入力し、書込用レジスタＷＲにＭ×Ｎビットのデジタルデータの各ビットに対応するバイナリデータを一時的に保管する。そして、ワード線ＷＬINをハイレベルとして書込用トランジスタＴＲINをオン状態として、更には、ワード線ＷＬをハイレベルとして選択用トランジスタＴＲを導通状態とし、データ線ＤＬ及びプレート線ＰＬ(n-1)M+mを逐次駆動して、第［（ｎ−１）Ｍ＋ｍ］ビット目のバイナリデータを第ｎ層目のメモリユニットＭＵnにおける第ｍ番目のメモリセルＭＣnmに書き込む。データ線ＤＬの電位を０ボルト、プレート線ＰＬ(n-1)M+mの電位をＶccボルトとした場合、メモリセルＭＣnmにはデータ「０」が書き込まれる。一方、データ線ＤＬの電位をＶccボルト、プレート線ＰＬ(n-1)M+mの電位を０ボルトとした場合、メモリセルＭＣnmにはデータ「１」が書き込まれる。尚、プレート線ＰＬ(n-1)M+m以外のプレート線ＰＬj（ｊ≠（ｎ−１）Ｍ＋ｍ）には、例えば（１／２）Ｖccボルトの電位を加え、既にメモリセルＭＣjに書き込まれたデータが書き換えられないようにする。
【００９７】
所望の期間が経過した後、データ線ＤＬを０ボルトにイコライズし、ワード線ＷＬOUT及びワード線ＷＬをハイレベルとして、読出用トランジスタＴＲOUT及び選択用トランジスタＴＲをオン状態とし、全てのプレート線ＰＬMを同時に駆動して、全てのメモリセルＭＣNMからデータを同時に読み出す。具体的には、全てのプレート線ＰＬMにＶccボルトを印加する。このとき、メモリセルＭＣnmにデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、データ線ＤＬの電位が上昇する。一方、メモリセルＭＣnmにデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、データ線ＤＬの電位は殆ど上昇しない。データ線ＤＬの電位上昇ΔＶは、概ね先に説明した式（１）に示したとおりとなる。こうして、データ線ＤＬに生じた電位をセンスアンプＳＡで読み出し、外部に出力する。こうして、デジタルデータをアナログデータに変換することができる。
【００９８】
（実施の形態４）
実施の形態４は、本発明の第４の態様に係るＤ／Ａ変換器、及び、本発明の第４の態様に係るＤ／Ａ変換方法に関する。実施の形態４のＤ／Ａ変換器の回路図を図１０に示し、Ｄ／Ａ変換器を構成する不揮発性メモリの模式的断面図を図１１に示す。
【００９９】
実施の形態４のＤ／Ａ変換器ＤＡも、不揮発性メモリから構成され、Ｍ（＝４）ビットのデジタルデータをアナログデータに変換するためのＤ／Ａ変換器である。そして、不揮発性メモリは、データ線ＤＬと、Ｎ個（但し、Ｎ≧２であり、実施の形態４においては、Ｎ＝２）の選択用トランジスタＴＲNと、Ｍ個（但し、Ｍ≧２であり、実施の形態４においては、Ｍ＝４）のメモリセルＭＣNMから構成されたＮ個のメモリユニットＭＵNと、Ｍ本のプレート線ＰＬMから成る。
【０１００】
そして、Ｎ個のメモリユニットＭＵNは、絶縁層（層間絶縁層４６）を介して積層されており、各メモリセルは、第１の電極４１，５１と強誘電体層４２，５２と第２の電極４３，５３とから成り、メモリユニットＭＵnにおいて、メモリセルＭＣnmの第１の電極は共通である。更には、第ｎ番目（但し、ｎ＝１，２・・・，Ｎであり、以下、第ｎ層目と呼ぶ）メモリユニットＭＵnにおける共通の第１の電極は、第ｎ番目の選択用トランジスタＴＲnを介してデータ線ＤＬに接続されている。具体的には、第１層目のメモリユニットＭＵ1において、メモリセルＭＣ1Mの第１の電極４１は共通であり（この共通の第１の電極を第１の共通ノードＣＮ1と呼ぶ）、共通の第１の電極４１（第１の共通ノードＣＮ1）は、第１番目の選択用トランジスタＴＲ1を介してデータ線ＤＬに接続されている。また、第２層目のメモリユニットＭＵ2において、メモリセルＭＣ2Mの第１の電極５１は共通であり（この共通の第１の電極を第２の共通ノードＣＮ2と呼ぶ）、共通の第１の電極５１（第２の共通ノードＣＮ2）は、第２番目の選択用トランジスタＴＲ2を介してデータ線ＤＬに接続されている。更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵnにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣnmの第２の電極４３，５３は、メモリユニットＭＵn間で共通とされた第ｍ番目のプレート線ＰＬmに接続されている。尚、このプレート線ＰＬmは、他のＤ／Ａ変換器を構成する不揮発性メモリの各メモリセルの第２の電極４３，５３にも接続されている。実施の形態４においては、より具体的には、各プレート線は、第２の電極４３，５３から延在している。そして、それぞれのプレート線ＰＬmは図示しない領域で接続されている。
【０１０１】
そして、メモリセルＭＣnmを構成する強誘電体層４２，５２の面積は、メモリセル相互で異っている。具体的には、メモリセルＭＣnmを構成する強誘電体層４２，５２の大きさが異なっている。より具体的には、第１の電極４１，５１の幅（共通ノードＣＮn）の幅を一定とし、プレート線ＰＬmの幅を異ならせているが、これに限定するものではない。尚、第ｎ層目のメモリユニットＭＵnにおける第ｍ番目（ｍ＝１，２・・・，Ｍ）のメモリセルＭＣnmの面積をＡnmとしたとき、Ａnm＝２(m-1)Ａn1の関係を満足している。
【０１０２】
第１番目及び第２番目の選択用トランジスタＴＲ1，ＴＲ2の一方のソース／ドレイン領域１４Ａは接続孔３５を介してデータ線ＤＬに接続されている。また、第１番目の選択用トランジスタＴＲ1の他方のソース／ドレイン領域１４Ｂは、絶縁層３６に設けられた接続孔３７を介して、第１層目のメモリユニットＭＵ1における共通の第１の電極４１（第１の共通ノードＣＮ1）に接続されている。更には、第２番目の選択用トランジスタＴＲ2の他方のソース／ドレイン領域１４Ｂは、絶縁層３６に設けられた接続孔３７、絶縁層３６上に設けられたパッド部４５、及び、層間絶縁層４６に設けられた接続孔４７を介して、第２層目のメモリユニットＭＵ2における共通の第１の電極５１（第２の共通ノードＣＮ2）に接続されている。尚、図中、参照番号５６Ａは絶縁膜である。
【０１０３】
データ線ＤＬは、書込用トランジスタＴＲINを介して書込用レジスタＷＲに接続され、更には、読出用トランジスタＴＲOUTを介してセンスアンプＳＡに接続されている。また、プレート線ＰＬmはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ1，ＷＬ2、書込用トランジスタＴＲINの動作を制御するワード線ＷＬIN、及び、読出用トランジスタＴＲOUTの動作を制御するワード線ＷＬOUTは、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬ1，ＷＬ2は、図１１の紙面垂直方向に延びている。また、Ｄ／Ａ変換器ＤＡを構成するメモリセルＭＣ1mの第２の電極４３は、図１１の紙面垂直方向に隣接するＤ／Ａ変換器を構成するメモリセルの第２の電極と共通であり、プレート線ＰＬmを兼ねている。更には、Ｄ／Ａ変換器ＤＡを構成するメモリセルＭＣ2mの第２の電極５３は、図１１の紙面垂直方向に隣接するＤ／Ａ変換器を構成するメモリセルの第２の電極と共通であり、プレート線ＰＬmを兼ねている。また、ワード線ＷＬ1，ＷＬ2は、Ｄ／Ａ変換器ＤＡを構成する選択用トランジスタＴＲ1，ＴＲ2と、図１１の紙面垂直方向に隣接するＤ／Ａ変換器を構成する選択用トランジスタとで共通である。
【０１０４】
実施の形態４のＤ／Ａ変換器ＤＡにあっては、第１層目のメモリユニットＭＵ1においてＭ（＝４）ビットのデジタルデータをアナログデータに変換し、第２層目のメモリユニットＭＵ2においてＭビット（＝４）のデジタルデータをアナログデータに変換する。
【０１０５】
実施の形態４のＤ／Ａ変換器ＤＡの動作にあっては、Ｍビット（具体的には４ビット）のデジタルデータをシリアルに書込用レジスタＷＲに入力し、書込用レジスタＷＲにＭビットのデジタルデータの各ビットに対応するバイナリデータを一時的に保管する。そして、ワード線ＷＬINをハイレベルとして書込用トランジスタＴＲINをオン状態として、更には、例えば、ワード線ＷＬ1をハイレベルとして選択用トランジスタＴＲ1を導通状態とし、データ線ＤＬ及びプレート線ＰＬmを逐次駆動して、第ｍビット目のバイナリデータを第１層目のメモリユニットＭＵ1における第ｍ番目のメモリセルＭＣ1mに書き込む。データ線ＤＬの電位を０ボルト、プレート線ＰＬmの電位をＶccボルトとした場合、メモリセルＭＣ1mにはデータ「０」が書き込まれる。一方、データ線ＤＬの電位をＶccボルト、プレート線ＰＬmの電位を０ボルトとした場合、メモリセルＭＣ1mにはデータ「１」が書き込まれる。尚、プレート線ＰＬm以外のプレート線ＰＬj（ｊ≠ｍ）には、例えば（１／２）Ｖccボルトの電位を加え、既にメモリセルＭＣjに書き込まれたデータが書き換えられないようにする。
【０１０６】
所望の期間が経過した後、データ線ＤＬを０ボルトにイコライズし、ワード線ＷＬOUTをハイレベルとして読出用トランジスタＴＲOUTをオン状態とし、更には、例えば、ワード線ＷＬ1をハイレベルとして選択用トランジスタＴＲ1を導通状態とし、全てのプレート線ＰＬMを同時に駆動して、全てのメモリセルＭＣNMからデータを同時に読み出す。具体的には、全てのプレート線ＰＬMにＶccボルトを印加する。このとき、メモリセルＭＣ1mにデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、データ線ＤＬの電位が上昇する。一方、メモリセルＭＣ1mにデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、データ線ＤＬの電位は殆ど上昇しない。データ線の電位上昇ΔＶは、概ね先に説明した式（１）に示したとおりとなる。こうして、データ線ＤＬに生じた電位をセンスアンプＳＡで読み出し、外部に出力する。こうして、デジタルデータをアナログデータに変換することができる。
【０１０７】
（実施の形態５）
実施の形態５は、本発明の第５の態様に係るＤ／Ａ変換方法に関する。実施の形態５におけるＤ／Ａ変換器は、メモリセルＭＣnmを構成する強誘電体層４２，５２において、第ｎ層目の第ｍ番目（ｍ＝１，２・・・，Ｍ）のメモリセルＭＣnmの面積をＡnmとしたとき、Ａnm＝２((n-1)M+(m-1))Ａ11の関係を満足する構成とし、Ｍ×Ｎビットのデジタルデータをアナログデータに変換する構成とした点を除き、実施の形態４におけるＤ／Ａ変換器ＤＡと同様とすることができるので詳細な説明は省略する。
【０１０８】
このような構成の実施の形態５のＤ／Ａ変換器ＤＡの動作にあっては、Ｍ×Ｎビット（具体的には８ビット）のデジタルデータをシリアルに書込用レジスタＷＲに入力し、書込用レジスタＷＲにＭ×Ｎビットのデジタルデータの各ビットに対応するバイナリデータを一時的に保管する。そして、ワード線ＷＬINをハイレベルとして書込用トランジスタＴＲINをオン状態として、更には、ワード線ＷＬ1をハイレベルとして選択用トランジスタＴＲ1を導通状態とし、データ線ＤＬ及びプレート線ＰＬmを逐次駆動して、第［（ｎ−１）Ｍ＋ｍ］ビット目のバイナリデータビット目のバイナリデータを第１層目の第ｍ番目のメモリセルＭＣ1mに書き込む。その後、ワード線ＷＬ1をローレベルとして、ワード線ＷＬ2をハイレベルとして選択用トランジスタＴＲ2を導通状態とし、データ線ＤＬ及びプレート線ＰＬmを逐次駆動して、第［（ｎ−１）Ｍ＋ｍ］ビット目のバイナリデータビット目のバイナリデータを第２層目の第ｍ番目のメモリセルＭＣ2mに書き込む。
【０１０９】
所望の期間が経過した後、データ線ＤＬを０ボルトにイコライズし、ワード線ＷＬOUTをハイレベルとして読出用トランジスタＴＲOUTをオン状態とし、更には、例えば、全てのワード線ＷＬ1，ＷＬ2をハイレベルとして全ての選択用トランジスタＴＲ1，ＴＲ2を導通状態とし、全てのプレート線ＰＬMを同時に駆動して、全てのメモリセルＭＣNMからデータを同時に読み出す。データ線ＤＬの電位上昇ΔＶは、概ね先に説明した式（１）に示したとおりとなる。こうして、データ線ＤＬに生じた電位をセンスアンプＳＡで読み出し、外部に出力する。こうして、Ｍ×Ｎビットのデジタルデータをアナログデータに変換することができる。
【０１１０】
（実施の形態６）
実施の形態６は、本発明の第５の態様に係るＤ／Ａ変換器、及び、本発明の第６の態様に係るＤ／Ａ変換方法に関する。実施の形態６のＤ／Ａ変換器の回路図を図１２に示し、Ｄ／Ａ変換器を構成する不揮発性メモリの模式的断面図を図１３に示す。
【０１１１】
実施の形態６のＤ／Ａ変換器ＤＡも、不揮発性メモリから構成され、Ｍ（＝４）ビットのデジタルデータをアナログデータに変換するためのＤ／Ａ変換器である。そして、不揮発性メモリは、Ｎ本（但し、Ｎ≧２であり、実施の形態６においては、Ｎ＝２）のデータ線ＤＬNと、Ｎ個の選択用トランジスタＴＲNと、Ｍ個（但し、Ｍ≧２であり、実施の形態６においては、Ｍ＝４）のメモリセルＭＣnMから構成されたＮ個のメモリユニットＭＵNと、Ｍ本のプレート線ＰＬMから成る。
【０１１２】
そして、Ｎ個のメモリユニットＭＵNは、絶縁層（層間絶縁層４６）を介して積層されており、各メモリセルは、第１の電極４１，５１と強誘電体層４２，５２と第２の電極４３，５３とから成り、メモリユニットＭＵnにおいて、メモリセルＭＣnmの第１の電極は共通である。更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）メモリユニットＭＵnにおける共通の第１の電極は、第ｎ番目の選択用トランジスタＴＲnを介して第ｎ番目のデータ線ＤＬnに接続されている。具体的には、第１層目のメモリユニットＭＵ1において、メモリセルＭＣ1Mの第１の電極４１は共通であり（この共通の第１の電極を第１の共通ノードＣＮ1と呼ぶ）、共通の第１の電極４１（第１の共通ノードＣＮ1）は、第１番目の選択用トランジスタＴＲ1を介して第１番目のデータ線ＤＬ1に接続されている。また、第２層目のメモリユニットＭＵ2において、メモリセルＭＣ2Mの第１の電極５１は共通であり（この共通の第１の電極を第２の共通ノードＣＮ2と呼ぶ）、共通の第１の電極５１（第２の共通ノードＣＮ2）は、第２番目の選択用トランジスタＴＲ2を介して第２番目のデータ線ＤＬ2に接続されている。更には、第ｎ層目（但し、ｎ＝１，２・・・，Ｎ）のメモリユニットＭＵnにおいて、第ｍ番目（但し、ｍ＝１，２・・・，Ｍ）のメモリセルＭＣnmの第２の電極４３，５３は、メモリユニットＭＵn間で共通とされた第ｍ番目のプレート線ＰＬmに接続されている。尚、このプレート線ＰＬmは、他のＤ／Ａ変換器を構成する不揮発性メモリの各メモリセルの第２の電極４３，５３にも接続されている。実施の形態６においては、より具体的には、各プレート線は、第２の電極４３，５３から延在している。そして、それぞれのプレート線ＰＬmは図示しない領域で接続されている。
【０１１３】
そして、メモリセルＭＣnmを構成する強誘電体層４２，５２の面積は、メモリセル相互で異っている。具体的には、メモリセルＭＣnmを構成する強誘電体層４２，５２の大きさが異なっている。より具体的には、第１の電極４１，５１の幅（共通ノードＣＮn）の幅を一定とし、プレート線ＰＬmの幅を異ならせているが、これに限定するものではない。尚、第ｍ番目（ｍ＝１，２・・・，Ｍ）のメモリセルＭＣnmの面積をＡnmとしたとき、Ａnm＝２(m-1)Ａn1の関係を満足している。
【０１１４】
第１番目及び第２番目の選択用トランジスタＴＲ1，ＴＲ2のそれぞれの一方のソース／ドレイン領域１４Ａは接続孔３５を介してデータ線ＤＬ1，ＤＬ2に接続されている。また、第１番目の選択用トランジスタＴＲ1の他方のソース／ドレイン領域１４Ｂは、絶縁層３６に設けられた接続孔３７を介して、第１層目のメモリユニットＭＵ1における共通の第１の電極４１（第１の共通ノードＣＮ1）に接続されている。更には、第２番目の選択用トランジスタＴＲ2の他方のソース／ドレイン領域１４Ｂは、絶縁層３６に設けられた接続孔３７、絶縁層３６上に設けられたパッド部４５、及び、層間絶縁層４６に設けられた接続孔４７を介して、第２層目のメモリユニットＭＵ2における共通の第１の電極５１（第２の共通ノードＣＮ2）に接続されている。尚、図中、参照番号５６Ａは絶縁膜である。
【０１１５】
データ線ＤＬ1は、書込用トランジスタＴＲIN-1を介して書込用レジスタＷＲ1に接続され、更には、読出用トランジスタＴＲOUT-1を介してセンスアンプＳＡ1に接続されている。また、データ線ＤＬ2は、書込用トランジスタＴＲIN-2を介して書込用レジスタＷＲ2に接続され、更には、読出用トランジスタＴＲOUT-2を介してセンスアンプＳＡ2に接続されている。プレート線ＰＬmはプレート線デコーダ／ドライバＰＤに接続されている。更には、ワード線ＷＬ1，ＷＬ2、書込用トランジスタＴＲIN-1，ＴＲIN-2の動作を制御するワード線ＷＬIN、及び、読出用トランジスタＴＲOUT-1，ＴＲOUT-2の動作を制御するワード線ＷＬOUTは、ワード線デコーダ／ドライバＷＤに接続されている。ワード線ＷＬ1，ＷＬ2は、図１３の紙面垂直方向に延びている。また、不揮発性メモリを構成するメモリセルＭＣ1mの第２の電極４３は、図１３の紙面垂直方向に隣接する不揮発性メモリを構成するメモリセルの第２の電極と共通であり、プレート線ＰＬmを兼ねている。更には、不揮発性メモリを構成するメモリセルＭＣ2mの第２の電極５３は、図１３の紙面垂直方向に隣接する不揮発性メモリを構成するメモリセルの第２の電極と共通であり、プレート線ＰＬmを兼ねている。また、ワード線ＷＬ1，ＷＬ2は、不揮発性メモリを構成する選択用トランジスタＴＲ1，ＴＲ2と、図１３の紙面垂直方向に隣接する不揮発性メモリを構成する選択用トランジスタとで共通である。
【０１１６】
実施の形態６のＤ／Ａ変換器ＤＡの動作にあっては、２系列のＭビット（具体的には４ビット）のデジタルデータをシリアルに書込用レジスタＷＲ1，ＷＲ2のそれぞれに入力し、書込用レジスタＷＲ1，ＷＲ2のそれぞれにＭビットのデジタルデータの各ビットに対応するバイナリデータを一時的に保管する。そして、ワード線ＷＬINをハイレベルとして書込用トランジスタＴＲIN-1，ＴＲIN-2をオン状態として、更には、ワード線ＷＬ1，ＷＬ2をハイレベルとして選択用トランジスタＴＲ1，ＴＲ2を導通状態とし、データ線ＤＬ1，ＤＬ2及びプレート線ＰＬmを逐次駆動して、第ｍビット目のバイナリデータを第ｍ番目のメモリセルＭＣ1m，ＭＣ2mに書き込む。データ線ＤＬ1，ＤＬ2の電位を０ボルト、プレート線ＰＬmの電位をＶccボルトとした場合、メモリセルＭＣ1m，ＭＣ2mにはデータ「０」が書き込まれる。一方、データ線ＤＬ1，ＤＬ2の電位をＶccボルト、プレート線ＰＬmの電位を０ボルトとした場合、メモリセルＭＣ1m，ＭＣ2mにはデータ「１」が書き込まれる。尚、プレート線ＰＬm以外のプレート線ＰＬj（ｊ≠ｍ）には、例えば（１／２）Ｖccボルトの電位を加え、既にメモリセルＭＣ1j，ＭＣ2jに書き込まれたデータが書き換えられないようにする。
【０１１７】
所望の期間が経過した後、データ線ＤＬ1，ＤＬ2を０ボルトにイコライズし、ワード線ＷＬOUTをハイレベルとして読出用トランジスタＴＲOUT-1，ＴＲOUT-2をオン状態とし、更には、例えば、ワード線ＷＬ1，ＷＬ2をハイレベルとして全ての選択用トランジスタＴＲ1，ＴＲ2を導通状態とし、全てのプレート線ＰＬMを同時に駆動して、全てのメモリセルＭＣ1M，ＭＣ2Mからデータを同時に読み出す。具体的には、全てのプレート線ＰＬMにＶccボルトを印加する。このとき、メモリセルＭＣ1m，ＭＣ2mにデータ「１」が記憶されていれば、強誘電体層に分極反転が生じ、蓄積電荷量が増加し、データ線ＤＬ1，ＤＬ2の電位が上昇する。一方、メモリセルＭＣ1m，ＭＣ2mにデータ「０」が記憶されていれば、強誘電体層に分極反転が生ぜず、データ線ＤＬ1，ＤＬ2の電位は殆ど上昇しない。データ線ＤＬ1，ＤＬ2の電位上昇ΔＶは、概ね先に説明した式（１）に示したとおりとなる。こうして、データ線ＤＬ1，ＤＬ2に生じた電位をセンスアンプＳＡ1，ＳＡ2で読み出し、外部に出力する。こうして、２系列のデジタルデータをアナログデータに同時に変換することができる。
【０１１８】
以上の説明においては、データ線ＤＬ1，ＤＬ2を同時に駆動して、２系列のデジタルデータをアナログデータに同時に変換したが、データ線ＤＬ1，ＤＬ2を独立して駆動して、２系列のデジタルデータをアナログデータに別々に変換してもよい。
【０１１９】
以上、本発明を、発明の実施の形態に基づき説明したが、本発明はこれらに限定されるものではない。発明の実施の形態にて説明した不揮発性メモリの構造、Ｄ／Ａ変換器の構造、使用した材料、各種の形成条件、回路構成、駆動方法等は例示であり、適宜変更することができる。
【０１２０】
Ｍの値は４に限定されない。Ｍの値は、変換すべきデジタルデータのビット数に基づき決定すればよく、実際的なＭの値として、例えば、２のべき数（２，４，８，１６・・・）を挙げることができる。また、Ｎの値は、Ｎ≧２を満足すればよく、実際的なＮの値として、例えば、２のべき数（２，４，８・・・）を挙げることができる。
【０１２１】
実施の形態４あるいは実施の形態５にて説明したＤ／Ａ変換器を、図１４に示す構造のように変形することもできる。尚、回路図を図１５に示す。尚、図１４、図１５においては、不揮発性メモリの部分のみを図示した。
【０１２２】
この不揮発性メモリは、データ線ＤＬと、ＭＯＳ型ＦＥＴから構成されたＮ個（但し、Ｎ≧２であり、この例においてはＮ＝４）の選択用トランジスタＴＲ1，ＴＲ2，ＴＲ3，ＴＲ4と、Ｎ個のメモリユニットＭＵ1，ＭＵ2，ＭＵ3，ＭＵ4と、プレート線から構成されている。第１層目のメモリユニットＭＵ1は、Ｍ個（但し、Ｍ≧２であり、この例においてはＭ＝４）のメモリセルＭＣ1m（ｍ＝１，２，３，４）から構成されている。また、第２層目のメモリユニットＭＵ2も、Ｍ個（Ｍ＝４）のメモリセルＭＣ2mから構成されている。更には、第３層目のメモリユニットＭＵ3も、Ｍ個（Ｍ＝４）のメモリセルＭＣ3mから構成され、第４層目のメモリユニットＭＵ4も、Ｍ個（Ｍ＝４）のメモリセルＭＣ4mから構成されている。プレート線の数は、Ｍ本（この例においては４本）であり、ＰＬmで表している。選択用トランジスタＴＲnのゲート電極に接続されたワード線ＷＬnは、ワード線デコーダ／ドライバＷＤに接続されている。一方、各プレート線ＰＬmは、プレート線デコーダ／ドライバＰＤに接続されている。
【０１２３】
また、第１層目のメモリユニットＭＵ1を構成する各メモリセルＭＣ1mは、第１の電極４１Ａと強誘電体層４２Ａと第２の電極４３とから成り、第２層目のメモリユニットＭＵ2を構成する各メモリセルＭＣ2mは、第１の電極４１Ｂと強誘電体層４２Ｂと第２の電極４３とから成り、第３層目のメモリユニットＭＵ3を構成する各メモリセルＭＣ3mは、第１の電極５１Ａと強誘電体層５２Ａと第２の電極５３とから成り、第４層目のメモリユニットＭＵ4を構成する各メモリセルＭＣ4mは、第１の電極５１Ｂと強誘電体層５２Ｂと第２の電極５３とから成る。そして、各メモリユニットＭＵ1，ＭＵ2，ＭＵ3，ＭＵ4において、メモリセルの第１の電極４１Ａ，４１Ｂ，５１Ａ，５１Ｂは共通である。この共通の第１の電極４１Ａ，４１Ｂ，５１Ａ，５１Ｂを、便宜上、共通ノードＣＮ1，ＣＮ2，ＣＮ3，ＣＮ4と呼ぶ。
【０１２４】
ここで、第１層目のメモリユニットＭＵ1における共通の第１の電極４１Ａ（第１の共通ノードＣＮ1）は、第１番目の選択用トランジスタＴＲ1を介してデータ線ＤＬに接続されている。また、第２層目のメモリユニットＭＵ2における共通の第１の電極４１Ｂ（第２の共通ノードＣＮ2）は、第２番目の選択用トランジスタＴＲ2を介してデータ線ＤＬに接続されている。更には、第３層目のメモリユニットＭＵ3における共通の第１の電極５１Ａ（第３の共通ノードＣＮ3）は、第３番目の選択用トランジスタＴＲ3を介してデータ線ＤＬに接続されている。また、第４層目のメモリユニットＭＵ4における共通の第１の電極５１Ｂ（第４の共通ノードＣＮ4）は、第４番目の選択用トランジスタＴＲ4を介してデータ線ＤＬに接続されている。
【０１２５】
また、第１層目のメモリユニットＭＵ1を構成するメモリセルＭＣ1mと、第２層目のメモリユニットＭＵ2を構成するメモリセルＭＣ2mは、第２の電極４３を共有しており、この共有された第ｍ番目の第２の電極４３はプレート線ＰＬmに接続されている。更には、第３層目のメモリユニットＭＵ3を構成するメモリセルＭＣ3mと、第４層目のメモリユニットＭＵ4を構成するメモリセルＭＣ4mは、第２の電極５３を共有しており、この共有された第ｍ番目の第２の電極５３はプレート線ＰＬmに接続されている。具体的には、この共有された第ｍ番目の第２の電極４３，５３の延在部からプレート線ＰＬmが構成され、この共有された第ｍ番目の第２の電極４３，５３の延在部からプレート線ＰＬmが構成されており、各プレート線ＰＬmは図示しない領域で接続されている。
【０１２６】
この不揮発性メモリにおいては、メモリユニットＭＵ1，ＭＵ2とメモリユニットＭＵ3，ＭＵ4は、絶縁層（層間絶縁層４６）を介して積層されている。メモリユニットＭＵ4は絶縁膜５６Ａで被覆されている。また、メモリユニットＭＵ1は、半導体基板１０の上方に絶縁層３６を介して形成されている。半導体基板１０には素子分離領域１１が形成されている。また、選択用トランジスタＴＲ1，ＴＲ2，ＴＲ3，ＴＲ4は、ゲート絶縁膜１２、ゲート電極１３、ソース／ドレイン領域１４Ａ，１４Ｂから構成されている。そして、第１の選択用トランジスタＴＲ1、第２の選択用トランジスタＴＲ2、第３の選択用トランジスタＴＲ3、第４の選択用トランジスタＴＲ4の一方のソース／ドレイン領域１４Ａは接続孔（コンタクトホール）３５を介してデータ線ＤＬに接続されている。また、第１の選択用トランジスタＴＲ1の他方のソース／ドレイン領域１４Ｂは、絶縁層３６に形成された開口部中に設けられた接続孔３７を介して第１の共通ノードＣＮ1に接続されている。更には、第２の選択用トランジスタＴＲ2の他方のソース／ドレイン領域１４Ｂは、接続孔３７を介して第２の共通ノードＣＮ2に接続されている。また、第３の選択用トランジスタＴＲ3の他方のソース／ドレイン領域１４Ｂは、接続孔３７、パッド部４５、層間絶縁層４６に形成された開口部中に設けられた接続孔４７を介して第３の共通ノードＣＮ3に接続されている。更には、第４の選択用トランジスタＴＲ4の他方のソース／ドレイン領域１４Ｂは、接続孔３７、パッド部４５、接続孔４７を介して第４の共通ノードＣＮ4に接続されている。
【０１２７】
以上に説明した不揮発性メモリの構造は、他の発明の実施の形態における不揮発性メモリにも適用することができる。
【０１２８】
また、例えば、図１６に示すように、実施の形態４あるいは実施の形態５の不揮発性メモリの変形例として、第１の電極４１’，５１’を上部電極とし、第２の電極４３’，５３’を下部電極とすることもできる。このような構造は、他の発明の実施の形態における不揮発性メモリにも適用することができる。尚、図１６には、不揮発性メモリの部分のみを図示している。このような不揮発性メモリの構造も、他の発明の実施の形態における不揮発性メモリにも適用することができる。
【０１２９】
また、本発明においては、出力を線形に補償するための補償回路を更に備えた構成とすることもできる。更には、センスアンプの後段にアナログデータを増幅するための増幅器を更に備えてもよい。
【０１３０】
【発明の効果】
本発明においては、複数のメモリセルのそれぞれに、デジタルデータを構成するバイナリデータを書き込み、これらのデータを同時に読み出すとき、各メモリセルに記憶されたデータに依存してデータ線に出現する電位が変化する。従って、簡素な構成でデジタルデータをアナログデータに変換することができる。しかも、データは強誘電体層に記憶されるので、不揮発性であり、変換されたアナログデータの出力を、外部からの信号や内部における信号に基づき、時間的に制御することが可能となる。そして、変換されたアナログデータの保持、編集等のために別の素子又は記憶媒体を必要としないし、アナログデータの出力先の能力に応じて低周波のアナログデータとして出力することや、記憶されたデータを必要なときに外部からのトリガーに基づきアナログデータとして出力することが可能となる。更には、大量のデジタルデータのアナログデータへの高速変換が可能である。
【図面の簡単な説明】
【図１】発明の実施の形態１のデジタル−アナログ変換器の回路図である。
【図２】発明の実施の形態１のデジタル−アナログ変換器を構成する強誘電体型不揮発性半導体メモリの模式的断面図である。
【図３】発明の実施の形態１のデジタル−アナログ変換器を構成する強誘電体型不揮発性半導体メモリの変形例の回路図である。
【図４】発明の実施の形態２のデジタル−アナログ変換器の回路図である。
【図５】発明の実施の形態２のデジタル−アナログ変換器を構成する強誘電体型不揮発性半導体メモリの模式的断面図である。
【図６】発明の実施の形態２のデジタル−アナログ変換器の動作波形図である。
【図７】発明の実施の形態２のデジタル−アナログ変換器を構成する強誘電体型不揮発性半導体メモリの変形例の回路図である。
【図８】発明の実施の形態３のデジタル−アナログ変換器の回路図である。
【図９】発明の実施の形態３のデジタル−アナログ変換器を構成する強誘電体型不揮発性半導体メモリの模式的断面図である。
【図１０】発明の実施の形態４のデジタル−アナログ変換器の回路図である。
【図１１】発明の実施の形態４のデジタル−アナログ変換器を構成する強誘電体型不揮発性半導体メモリの模式的断面図である。
【図１２】発明の実施の形態６のデジタル−アナログ変換器の回路図である。
【図１３】発明の実施の形態６のデジタル−アナログ変換器を構成する強誘電体型不揮発性半導体メモリの模式的断面図である。
【図１４】発明の実施の形態４あるいは実施の形態５にて説明したデジタル−アナログ変換器を構成する強誘電体型不揮発性半導体メモリの変形例の模式的断面図である。
【図１５】図１４に示す強誘電体型不揮発性半導体メモリの回路図である。
【図１６】発明の実施の形態４あるいは実施の形態５にて説明したデジタル−アナログ変換器を構成する強誘電体型不揮発性半導体メモリの別の変形例の模式的断面図である。
【図１７】強誘電体のＰ−Ｅヒステリシスループ図である。
【符号の説明】
１０・・・半導体基板、１１・・・素子分離領域、１２・・・ゲート絶縁膜、１３・・・ゲート電極、１４Ａ，１４Ｂ・・・ソース／ドレイン領域、１５，３５・・・接続孔（コンタクトホール）、１６，３６・・・絶縁層、１７，２７，３７，４７・・・接続孔、２１，４１，４１Ａ，４１Ｂ，４１’，５１，５１Ａ，５１Ｂ，５１’・・・第１の電極、２２，４２，４２Ａ，４２Ｂ，４２’，５２，５２Ａ，５２Ｂ，５２’・・・強誘電体層、２３，４３，４３’，５３，５３’・・・第２の電極、２６Ａ，４６Ａ，５６Ａ・・・絶縁膜、４５・・・パッド部、４６・・・絶縁層（層間絶縁層）、Ｄ／Ａ・・・デジタル−アナログ変換器、ＤＬ・・・データ線、ＭＵ・・・メモリユニット、ＴＲ・・・選択用トランジスタ、ＭＣ・・・メモリセル、ＷＬ・・・ワード線、ＰＬ・・・プレート線、ＷＤ・・・ワード線デコーダ／ドライバ、ＰＤ・・・プレート線デコーダ／ドライバ、ＣＮ・・・共通ノード、ＴＲIN・・・書込用トランジスタ、ＷＲ・・・書込用レジスタ、ＴＲOUT・・・読出用トランジスタ、ＳＡ・・・センスアンプ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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