(57)【特許請求の範囲】
【請求項１】
素子分離領域を有するシリコン基板と、
前記シリコン基板表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の側面に設けられ、前記シリコン基板表面に達する第１側壁層と、
前記ゲート電極の側壁に前記第１側壁層を介して設けられ、前記第１側壁層とは異なる材料よりなり、かつ前記シリコン基板表面と離間しており、そのゲート長方向の端縁が前記素子分離領域上に位置しているシリコン窒化膜の第２側壁層と、
前記シリコン基板表面と前記第２側壁層間、および前記素子分離領域上に延在するように、前記第２側壁層形成後にシリコンをエピタキシャル成長し、前記シリコンの少なくとも表面部分が金属シリサイド膜で形成されているエレベーテッド領域と、
前記シリコン基板中に設けられ、前記エレベーテッド領域に接しており、前記エレベーテッド領域と同じ導電型を有するソース領域およびドレイン領域とを備えることを特徴とすることを特徴とする半導体装置。
【請求項２】
前記エレベーテッド領域が前記素子分離領域上を横方向にエピタキシャル成長した距離をｔ、その膜厚をｓ、前記素子分離領域上の前記エレベーテッド領域の側面と前記シリコン基板表面との成す角をφとした場合に、ｔ＞ｓ／ｔａｎφを満たすことを特徴とする請求項１に記載の半導体装置。
【請求項３】
シリコン基板に素子分離領域を形成する工程と、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極の上面および側壁を覆うように、前記基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記第１の絶縁膜と異なる材料よりなりそのゲート長方向の端縁が前記素子分離領域上に達するまたは位置するシリコン窒化膜の第２の絶縁膜を形成する工程と、
前記第１の絶縁膜を前記シリコン基板に対してのエッチングストッパとして、前記第２の絶縁膜の表面をエッチングし、前記ゲート電極の側壁にのみ前記第１の絶縁膜を介して前記第２の絶縁膜を選択的に残置させる工程と、
前記ゲート電極上の領域における前記第１の絶縁膜、前記残置した第２の絶縁膜と前記シリコン基板間の領域、及び前記残置した第２の絶縁膜で覆われていない、前記素子分離領域を含む前記シリコン基板の表面における前記第１の絶縁膜及び前記ゲート絶縁膜をエッチングすることによって除去し、前記第１及び第２の絶縁膜周囲の前記素子分離領域を含む前記シリコン基板の表面を露出する工程と、
この露出したシリコン基板表面に前記素子分離領域上まで延在するようにシリコンのエピタキシャル成長を行ってエレベーテッド領域を形成する工程と、
前記エレベーテッド領域の少なくとも表面部分を金属シリサイド膜に変える工程とを備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及び半導体装置の製造方法に関し、特にエレベーテッドソース／ドレイン構造を有するMIS型の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等を半導体基板上に集積した集積回路が広く用いられている。しかし、素子の高集積化に伴い、設計ルールも年々縮小してきている。そして、ＭIＳ型の集積回路においては、ゲート長の縮小に伴う短チャネル効果を抑制するため、拡散層深さを浅くすることが要求されている。また同時に、拡散層深さが浅くなることによる抵抗の増大を防ぐ必要がある。拡散層深さを浅く、且つ拡散層抵抗を低く保つ方法として、ソース／ドレイン領域のみシリコンを持ち上げた構造即ちエレベーテッドソース／ドレイン構造と、シリコンと金属との化合物であるシリサイドが自己整合的に形成されたサリサイドとを組み合わせる手法が有効であるとされている（T. Yoshitomi, et al. 1995 Symposium on VLSI Technology Digest of
Technical Papers p.11）。
【０００３】
このエレベーテッドソース／ドレイン構造の形成自体は、気相エピタキシャル成長、固相エピタキシャル成長によるものを含めてこれまでにもいくつかの方法で試みられている。しかし、エピタキシャル成長の場合、ゲート酸化膜近傍や素子分離近傍でエピタキシャル成長中にファセットを生じてしまい、これら近傍におけるエピタキシャル成長膜厚を十分には厚くできず、特にゲート近傍のエピタキシャル成長膜厚の低下により、続くイオン注入工程時に不純物が基板深くまで注入されてしまい短チャネル効果を生じてしまう。さらに続くシリサイド工程の際、ｐｎ接合からの距離が短くなってしまい接合リークを生じてしまう。このシリサイド起因のリークを抑制するためにシリサイド工程の前に、エレベーテッドソース／ドレイン領域の上に新たにサイドウオールを形成する工程が必要となり、工程数が増大することなどの問題があった。また、素子の微細化が進むにつれゲート電極-ソース領域間、またはゲート電極-ドレイン領域間の距離が近づくことになり、電気的にショートしてしまうことも問題もある。
【０００４】
【発明が解決しようとする課題】
上記従来の問題から、エレベーテッドソース／ドレイン構造を有する半導体装置において、リークやショートが抑制された、浅く低抵抗な拡散層を有する半導体装置や製造方法が要求されていた。
【０００５】
【課題を解決するための手段】
本発明の第１の様態は、
素子分離領域を有するシリコン基板と、
前記シリコン基板表面に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極の側面に設けられ、前記シリコン基板表面に達する第１側壁層と、
前記ゲート電極の側壁に前記第１側壁層を介して設けられ、前記第１側壁層とは異なる材料よりなり、かつ前記シリコン基板表面と離間しており、そのゲート長方向の端縁が前記素子分離領域上に位置しているシリコン窒化膜の第２側壁層と、
前記シリコン基板表面と前記第２側壁層間、および前記素子分離領域上に延在するように、前記第２側壁層形成後にシリコンをエピタキシャル成長し、前記シリコンの少なくとも表面部分が金属シリサイド膜で形成されているエレベーテッド領域と、
前記シリコン基板中に設けられ、前記エレベーテッド領域に接しており、前記エレベーテッド領域と同じ導電型を有するソース領域およびドレイン領域とを備えることを特徴とすることを特徴とする半導体装置である。
【０００６】
トランジスタや抵抗などのＭＩＳ型素子のゲート電極側面に、シリコン基板面方向に積層された複数層からなる側壁層構造とし、ゲートとソースまたはドレイン間のトンネル現象起因のリーク電流を抑制したものである。
【０００７】
複数の側壁層をゲート電極に近い側を第1側壁層、ゲート電極に遠い側を第2側壁層とした場合、第2側壁層端とシリコン基板面とで間隙を形成し、この間隙で挟まれた部分の第1側壁層と同等の物質をなくすようにして、エレベーテッドソース／ドレイン領域を配置することによってこれらの領域とチャネルとの距離を近くする。これにより上記領域下の基板の拡散層とチャネルのゲートエッジ下までの距離が近く、拡散層形成時の不純物の拡散距離を抑えることが出来、拡散層深さも抑制できることから短チャネル効果を抑制できる。
【０００８】
第1の態様において、エピタキシャル成長時のファセットの発生を抑制するように構成し、第２側壁層とシリコン基板との間にエレベーテッド領域で充たされるようにすれば、短チャネル効果とリークを抑制することができる。通常、エピタキシャル成長時にはファセットと呼ばれるある特定の面指数を持った結晶面が形成され、その面方向のエピタキシャル成長が抑制されてしまう。特に固相エピタキシャル成長の場合、{110}面は{100}面よりも約2倍程エピタキシャル成長速度が遅く、{111}面は{100}面より約20倍程エピタキシャル成長速度が遅い。通常{100}面を持つシリコン基板を用いるが、エピタキシャル成長面は{100}面だけでなく{110}面、{111}面などの成長速度の遅い面を形成する傾向にある。同様に気相エピタキシャル成長の場合{311}面を形成してしまう傾向がある。DHF処理が十分でない場合、エピタキシャル成長膜はゲート絶縁膜を起因として、ファセットを生じてしまう。
【０００９】
これは絶縁膜上に堆積されたアモルファスシリコン (以下、ａ−Ｓｉと略記する)は、弱いとはいえ絶縁膜を構成する原子と結合していて、その結合エネルギーの差を反映しているものと考えられる。本発明者の実験によりファセットは、シリコン窒化膜近傍よりシリコン酸化膜近傍において発生しやすいことが判明した。そのためゲート絶縁膜が酸化膜の場合、酸化膜を起因としてファセットを形成するがシリコン窒化膜のサイドウオールの下にエピタキシャル成長面が接する条件下では、シリコン窒化膜でファセットを形成することなくサイドウオール上をエピタキシャル成長させることができる。固相エピタキシャル成長の場合、アモルファスシリコンは空隙なく前記エッチング領域を充満し、続く固相エピタキシャル成長によって成長初期にはファセットを形成してしまうが、遅いとはいえファセット面においても成長していくため、十分に固相エピタキシャル成長させることによって前記エッチング領域に充満されたアモルファスシリコンは全て結晶化する。
【００１０】
また、この発明でエレベーテッド領域が前記第２側壁層側面を接するまでエピタキシャル成長させて、前記第２側壁層近傍のエピタキシャル膜厚を十分厚くすれば、前記シリサイド膜をｐｎ接合から十分離すことができるため、前記シリサイド膜起因のリークを抑制できる。
【００１１】
また、この発明で、ファセットが起因した場合においても、第１側壁層と前記エレベーテッド領域の間に空隙が形成されるように構成すれば、空隙はゲート電極とエレベーテッドソース／ドレイン間を隔離し、空隙が低誘電率であるため、寄生容量を低減することができる。
【００１２】
また、基板と第１側壁層及び第２側壁層とで囲まれた部分のエレベーテッド領域の基板上の膜厚が、基板と第２側壁層との離間距離よりも大きくすることが好ましい。
また、エレベーテッド領域の側端面とシリコン基板表面の成す角度をθ、ゲート絶縁膜端と第２側壁層外周縁間の寸法をｘ、基板と第２側壁層との間隙の垂直方向の寸法をyとした場合、x＞y/tanθの条件を満たすことが望ましい。
【００１３】
また、エレベーテッド領域が導電性不純物を固溶限以上に含むことが望ましい。
【００１５】
また、前記延在構成において、エレベーテッド領域が素子分離領域上を横方向にエピタキシャル成長した距離をｔ、その膜厚をｓ、素子分離領域上の前記エレベーテッド領域の側面と前記シリコン基板表面との成す角をφとした場合に、t＞s/tanφを満たすことが望ましい。
【００１６】
また、第２側壁層の周縁が素子分離領域上方に離間して存在し、第２側壁層と前記素子分離領域との間にはシリコン基板のソース領域またはドレイン領域を種部としてエピタキシャル成長したエレベーテッド領域が存在することが望ましい。
【００１７】
また、ソース領域またはドレイン領域が金属あるいは高融点金属のシリサイド膜を含むことが望ましい。
【００１８】
また、延在構成において、素子分離領域上のエレベーテッド領域のみに金属あるいは高融点金属のシリサイド膜が存在することが望ましい。
【００１９】
また、ゲート電極を金属とすることができる。
【００２０】
本発明のもう一つの態様は、ゲート電極とエレベーテッドソース／ドレイン領域の間の少なくとも一部の領域が、適当な順序からなる複数の膜の積層した構造即ち複数の側壁層構造にするために以下の方法を採用したものである。
【００２１】
即ち、シリコン基板に素子分離領域を形成する工程と、
前記シリコン基板上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上にゲート電極を形成する工程と、
前記ゲート絶縁膜および前記ゲート電極の上面および側壁を覆うように、前記基板上に第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に前記第１の絶縁膜と異なる材料よりなりそのゲート長方向の端縁が前記素子分離領域上に達するまたは位置するシリコン窒化膜の第２の絶縁膜を形成する工程と、
前記第１の絶縁膜を前記シリコン基板に対してのエッチングストッパとして、前記第２の絶縁膜の表面をエッチングし、前記ゲート電極の側壁にのみ前記第１の絶縁膜を介して前記第２の絶縁膜を選択的に残置させる工程と、
前記ゲート電極上の領域における前記第１の絶縁膜、前記残置した第２の絶縁膜と前記シリコン基板間の領域、及び前記残置した第２の絶縁膜で覆われていない、前記素子分離領域を含む前記シリコン基板の表面における前記第１の絶縁膜及び前記ゲート絶縁膜をエッチングすることによって除去し、前記第１及び第２の絶縁膜周囲の前記素子分離領域を含む前記シリコン基板の表面を露出する工程と、
この露出したシリコン基板表面に前記素子分離領域上まで延在するようにシリコンのエピタキシャル成長を行ってエレベーテッド領域を形成する工程と、
前記エレベーテッド領域の少なくとも表面部分を金属シリサイド膜に変える工程とを備えたことを特徴とするものである。
【００２２】
この態様の一部を代え、例えば、導電型不純物を含むガスをエピタキシャル成長時に同時に流すことによってエピタキシャル膜に導電型不純物を含ませることができ、イオン注入やサイドウオール除去工程を省くことができ、工程を簡略化できる。
【００２３】
この導電型不純物を含むガスとして、III族またはV族の導電型不純物を含むガスを用いることができる。
【００２４】
さらに、エレベーテッド領域にイオン注入によって導電型不純物を導入しアニールを行うことによって拡散層を形成する工程を付加することができる。
【００２７】
さらに、第2の絶縁膜下のシリコン基板との間の領域の第1の絶縁膜が、エッチングによって完全に除去されていることが望ましい。
【００２８】
また、第2の絶縁膜下のシリコン基板との間の領域の第1の絶縁膜が一部残るようにエッチングされ、エピタキシャル成長がアモルファスシリコンの堆積とその固相成長によるものであることが望ましい。
【００２９】
また、エッチングによって第2の絶縁膜とゲート電極との間の第1の絶縁膜の一部が除去されることが望ましい。
【００３１】
また、金属シリサイド膜を形成する工程が素子分離領域上のエピタキシャル成長した表面においてのみ開始されることが望ましい。
【００３２】
また、残置された第2の絶縁膜の一部が素子分離領域上に延在するように形成されることが望ましい。
【００３３】
また、エピタキシャル成長工程後に第2の絶縁膜の少なくとも一部を除去する工程を含むことが望ましい。
【００３４】
また、前記素子分離領域を形成する製造方法において、ダマシン工程すなわち、ゲート電極、第2の絶縁膜、エレベーテッドソース領域、エレベーテッドドレイン領域および素子分離領域上に層間絶縁膜を堆積した後、層間絶縁膜を平坦化し、ゲート電極表面を露出する工程と、ゲート電極、次いでゲート酸化膜を除去しシリコン基板表面を露出する工程と、露出されたシリコン基板表面及び絶縁膜側壁層内面に新たにゲート絶縁膜を形成する工程と、シリコン基板の露出表面上であって、新たに形成されたゲート絶縁膜を介して新たにゲート電極を形成する工程とを付加することができる。
【００３５】
【発明の実施の形態】
以下、本発明について実施例に基づき、図面を参照して説明する。
（第1の実施例）(参考例)
図１及び図２は第1の実施例の工程順（ａ）〜（ｊ）の断面図である。まずシリコンから成る半導体基板１上に浅溝型素子分離領域(STI)１１を形成し素子領域１ａを形成する。次にゲート絶縁膜２を形成する(図1(a))、次に、多結晶シリコンからなるゲート電極３を堆積させ(図1(b))、リソグラフィー工程を経た後、プラズマによる異方性エッチング例えばRIE（Reactive Ion Etching）によってゲート電極を加工し、基板１から突出するように形成する(図1(c))。この後、ゲート電極を酸化させ(以下、ゲート後酸化工程と呼ぶ)、第1の側壁層４を形成する(図1(d))。このゲート後酸化工程時にソース領域／ドレイン領域８となる表面も酸化される。次にシリコン窒化膜(Si3N4)５をCVD(chemical vapor deposition)装置によって堆積させた後(図1(e))、プラズマによる異方性エッチングによってゲート電極の横にのみシリコン窒化膜を形成する(図1(f))。ただし、このプラズマによる異方性エッチングによってソース領域／ドレイン領域８上のゲート絶縁膜およびシリコン酸化膜の一部は削れていても良い。
【００３６】
前記シリコン窒化膜５堆積前に必要に応じてライナー層、例えばシリコン酸化膜(SiO2)をCVD装置によって堆積させ、更に必要に応じてアニールする工程を含んでいても良い。このライナー層またはシリコン窒化膜の堆積装置はCVD装置に限るものではなく、スパッタ装置、蒸着装置などを用いても良い。ライナー層はシリコン酸化膜に限るものではなく、複数種からなる多層膜でも良いものとする。
【００３７】
以下、ゲート後酸化膜(ソース／ドレイン領域上の酸化膜含む)とライナー層がある場合はそれも合わせて第1側壁層と呼び、ゲート電極横のシリコン窒化膜５を第2側壁層と呼ぶこととし、更にシリコン窒化膜の側面にさらに他の膜を形成したとしても総称して、第2側壁層と呼ぶ。ただし、この第2側壁層はシリコン窒化膜に限るものではない。また、前記シリコン基板はＧｅを含んでいても良いものとする。ゲート絶縁膜はシリコン酸化膜、シリコン酸窒化膜をはじめ、高誘電体膜、具体的にはシリコン酸化物より高誘電率の膜であって例えばTi, Zr, Hf, Ta, La, Al, Ba, Sr, Y, Pr, Gdから選ばれる少なくとも一種の元素を含む酸化膜若しくはシリケート膜を用いることができる。
【００３８】
さらに、TiO2, Ta2O5, BST, Si3N4, Al2O3, Y2O3, La2O3, HfO2, ZrO2, Pr2O3, SrTiO3, Gd2O3などの単結晶膜、多結晶膜、およびアモルファス膜を用いることができる。
【００３９】
さらに、SiO2もしくはTiO2, Ta2O5, BST, Si3N4, Al2O3, Y2O3, La2O3, HfO2, ZrO2, Pr2O3, SrTiO3, Gd2O3にTi, Ta, Ba, Sr, Al, Y, La, Hf, Zr, Pr, Gdなどが混ざった単結晶膜、多結晶膜およびアモルファス膜でも構わない。
【００４０】
また、Ｓｉ基板およびポリのゲート電極とゲート絶縁膜の界面の少なくともどちらかはＳｉＯｘ（０＜ｘ≦２）層もしくはさらに窒素を含む層を間に介在させることが望ましい。
誘電率を大きくした分、ゲート電極とエレベーテッド領域の距離を離すことができ、このことは寄生容量の低下につながるため、高誘電率ゲート絶縁物はSiO2ゲート絶縁物の場合に比較して、より高速動作を期待することができる。
【００４１】
図１(f)のように第2側壁層５まで形成した後、このシリコン基板上のソース／ドレイン領域８およびゲート電極３上のシリコン酸化膜２、４を希フッ酸(DHF)溶液によってエッチングする。その際、第2側壁層とシリコン基板間の領域の第1側壁層領域を全てエッチングする(図２(g))。このエッチングによりシリコン基板面と第２側壁層５の端５ａが離間してその間に間隙１０aが形成される。第1側壁層４の一部４ａの厚みは他の第1側壁層厚みと同等の厚みで残す。次にLP-CVD(low pressure chemical vapor deposition)装置によって550℃から750℃の温度でアモルファスシリコン(ａ−Ｓｉ)層６を堆積する(図２(h))。この後、750℃以下でアニールを行い、シリコン基板１のソース／ドレイン領域８を種部として固相エピタキシャル成長させることによってゲート絶縁膜とシリコン基板の界面より上方に持ち上がったエレベーテッドソース／ドレイン領域８を形成する(図２(i))。
【００４２】
更に必要に応じてゲート電極３上や第２側壁層５上のエピタキシャル成長にならないで形成されたアモルファスシリコン層のエッチングを行う。アモルファスシリコン層の堆積膜厚が100nmの場合、例えばフッ酸(49%):硝酸(70%):純水=1:80:120のエッチャントで5分エッチングすることによってエピタキシャル成長していないアモルファスシリコン層をエピタキシャル成長した結晶シリコン層に対して全て除去できる(図２(j))。ゲート電極上のａ−Ｓｉ層６の一部は上記工程で図２(ｊ)のようにポリＳｉ層７になるので残る。
【００４３】
図３乃至図５に示す変形例であるが、上述した図1(b)の工程の後、図に示すように、シリコン窒化膜(Si3N4)９を堆積させ(図３(a))、プラズマによる異方性エッチングによってシリコン窒化膜とゲート電極３を加工し(図３(b))、ゲート電極３および基板表面を酸化してシリコン酸化膜４を形成した後(図３(c))、シリコン窒化膜５を堆積させ(図３(d))、プラズマによる異方性エッチングによってシリコン窒化膜を加工する(図４(e))。次にシリコン基板上のソース／ドレイン領域８のシリコン酸化膜４1を希フッ酸(DHF)溶液によってエッチングし、ａ−Ｓｉ層６を堆積させた後(図４(f))、固相エピタキシャル成長させることによってゲート電極上をエピタキシャル成長させることなくソース／ドレイン領域８のみシリコンエピタキシャル成長層を形成させることができる(図４(g))。ただし、ゲート電極３はシリコンとシリサイドまたは金属からなる多層膜もしくは金属であっても構わない。以下、ゲート電極５上はエピタキシャル成長する場合を示すが、エピタキシャル成長しない場合も含むものとする。
【００４４】
ａ−Ｓｉ層６を堆積させる装置はUHV-CVD(ultra high vacuum chemical vapor deposition)装置でも良く、この場合を含めて、エピタキシャル成長の種部には酸素が種部おけるシリコン表面のバックボンドの面密度以下は存在していても良い。また、ａ−Ｓｉ層６の堆積時にホスフィン(PH3)、アルシン(AsH3)、ジボラン(B2H6)などの導電型不純物を含むガスを同時に流すことによって、導電型不純物(Ｐ，ＡｓまたはBなど)を含むａ−Ｓｉ層６を堆積させることができ、本実施例は前記ａ−Ｓｉ層がこれら導電型不純物を含んでいる場合も含むものとする。
【００４５】
また、希フッ酸溶液によるエッチングは気相のフッ酸によるものであっても良く、プラズマを用いた異方性エッチング、例えばRIE、であっても良い。また、この固相エピタキシャル成長によって形成されたエレベーテッドソース／ドレイン領域８、第1側壁層４、第2側壁層５の間には空隙は存在しない（図４(g)、図１０(ｂ)の符号１０ｂ参照）。
【００４６】
ａ−Ｓｉ堆積膜厚が厚い場合(図４(h))には、第2側壁層横の固相エピタキシャル成長の形態は図５(ｉ)〜(ｌ)などの変形構造が可能である。図５(ｉ)は堆積層６の下層のみがエピタキシャル成長膜８となり、
上層にアモルファスシリコン６が残渣している形態を示す。図５(j)はエピタキシャル成長膜８の一部は表面８1まで成長している形態を示す。図５(k)は側壁層５と接する部分のエピタキシャル膜厚は表面までエピタキシャル成長した領域の膜厚よりは薄いが側壁層５から形成されたファセットの一部の領域の膜厚は前記表面までエピタキシャル成長した領域の膜厚よりも厚い形態を示す。図５(l)は表面までエピタキシャル成長した領域の膜厚よりも側壁層５と接する領域の膜厚が厚い形態である。前記ゲート絶縁膜はSiO2、SiONを始め高誘電体膜でも良く、また、前記ゲート絶縁膜はDHFによるエッチング速度がシリコン酸化膜より遅い方がエピタキシャル成長後のゲートとソース領域またはドレイン領域との電気的なショートが抑制されるため望ましく、特にシリコン酸窒化膜の場合はDHFによるエッチング速度がシリコン酸化膜より１０倍程度遅いため、窒素が表面側で濃いことが望ましい。
（第２の実施例）（参考例）
図６に第２の実施例を示す。第２の実施例は、第１の実施例におけるエピタキシャル成長膜の形成法が、固相エピタキシャル成長ではなく気相エピタキシャル成長によるものであること以外、同様の製造工程である。図で符号は図1及び2と同じものは同じ符号で示してある。ただし、この実施例で、気相エピタキシャル成長による、エピタキシャル成長領域にはファセットが形成されており、第1側壁層、第2側壁層、エピタキシャル成長膜の間に空隙１０ｂが存在する(図６(a))。第２側壁層横の気相エピタキシャル成長の形態としては、成長膜の膜厚に応じて図６(b)、図６(c)、図６(d)なども可能である。図６(b)は第２側壁層５に接しながらファセットを生じずにエピタキシャル成長層８ａが形成される形態を示す。図６(c)は第２側壁層５横に接しながらファセットを生じながらエピタキシャル成長層８ｂが形成された形態を示す。図６(d)は側壁層５に接することなくエピタキシャル成長層８cが形成されている形態を示す。
【００４７】
空隙１０ｂはゲート電極とエレベーテッドソース／ドレイン間を離隔し、空隙１０ｂが低誘電率であるため寄生容量を低減することができる。
（第3の実施例）（参考例）
第3の実施例は第１の実施例におけるエッチングにおいて、第2側壁層とシリコン基板間の第1側壁層の一部４ｂがエッチングされずに残っていること以外、第１の実施例と同様の製造工程で、図７（ａ）〜（ｃ）に示す。なお、符号は図1及び２と同じものは同じ符号で示してある。
（第4の実施例）（参考例）
第4の実施例を図８で説明する。第１の実施例におけるエッチング工程（図２（ｇ））において、第2側壁層５とシリコン基板１の間の第1側壁層領域４ｄが全てエッチングされ、更に第2側壁層５とゲート電極３間の第1側壁層領域の一部４ｃがエッチングされ膜厚が第1側壁層４の他の部分よりも減少していること以外、第１の実施例と同様の構造で、図８に示す。エレベーテッドソース／ドレイン領域８がこの薄肉部分４ｃに接して基板と第２側壁層間の間隙に充たされている。この場合も図1と同じものは同じ符号で示してある。
（第５の実施例）（参考例）
第５の実施例を図９で説明する。第１の実施例におけるエッチング工程（図２（ｇ））において、第2側壁層５とシリコン基板１の間の第1側壁層領域が全てエッチングされ、更に第2側壁層とゲート電極間の第1側壁層領域の一部４ｃがエッチングされていること以外、第２の実施例と同様で、図９に示す。この薄肉部分４ｃに空隙１０ｂが形成される。なお、図3と同じ符号は同じものを表す。
（第６の実施例）（参考例）
図１０に示す第６の実施例は、第１の実施例、第３の実施例、第４の実施例または第５の実施例における第2側壁層下の第1側壁層までのエッチング量ｘが、第2側壁層端５ａとシリコン基板との間隙１０ａの垂直方向距離をy、エピタキシャル成長膜８のシリコン基板と接する箇所における側端面Ｐの角度をθとした場合、
ｘ＞ｙ/ tanθ  ・・・ (１)
を満たしていること以外は、それぞれの実施例と同様である。ここに長さｘはゲート絶縁膜２の端２ａから第２側壁層５外周縁までの寸法である。
【００４８】
ただし、図１０(a)は第１の実施例に対応しており、第1側壁層４の一部4ａは側壁層４の他部分と同じ厚さを有している。第2側壁層５下のDHFによりエッチングされた第2側壁層端５ａとシリコン基板との間隙１０ａがａ−Ｓｉ層（熱処理で結晶Si層８になる）の固相エピタキシャル成長によって充満されたものを示している。図１０(b)は第２の実施例に対応して第2側壁層５下のDHFによりエッチングされた第2側壁層端５ａとシリコン基板との間隙１０ａが気相エピタキシャル成長によって充満されているものの、空隙１０ｂを残しているものを示している。
【００４９】
図１０(c)は第３の実施例に対応しており、第1側壁層４の一部４ｂが側壁層４の他部よりも厚い状態で残るように第2側壁層５下のDHFによりエッチングされている。第2側壁層端５ａとシリコン基板との間隙１０ａがａ−Ｓｉ層（熱処理で結晶Si層：８）の固相エピタキシャル成長によって充満されており、図１０（ａ）とは充満される長さ（ｘ）が異なる例を示したものである。
【００５０】
図１０(ｄ)は第４の実施例に対応して第1側壁層４の一部４ｃは側壁層４の他部分よりも膜厚が薄くされ、第2側壁層５下のDHFによりエッチングされた領域がａ−Ｓｉ層の固相エピタキシャル成長によって充満されているものの、図１０（ａ）及び（ｃ）とは充満される長さ（ｘ）が異なる例を示したものである。すなわち長さｘを大きくするために、基板、第１側壁層および第２側壁層に囲まれた底部分を間隙１０ａ距離よりもオーバーエッチする。この底部分に充たされるエレベーテッド領域の膜厚（基板面に対して垂直方向の距離）が離間距離１０ａよりも大きくなる。
【００５１】
図１０(e)は第５の実施例に対応して第1側壁層４の一部４ｃは側壁層４の他部分よりも膜厚が薄くされ、第2側壁層５下のDHFによりエッチングされた領域が気相エピタキシャル成長によって充満されているものの、図１０（ａ）及び（ｃ）とは充満される長さ（ｘ）が異なり、角度θも異なる例であり、空隙10bも存在している。
【００５２】
ところで、図１０において、ｘ、ｙ、θはそれぞれ図中に示した通りである。ここで、θは気相エピタキシャル成長、固相エピタキシャル成長の場合を合わせて
０＜θ＜π  ・・・（２）
の範囲の角度であり、特に固相エピタキシャル成長におけるθは
π/2 ＜ θ ＜π  ・・・（３）
となる場合があり、この場合
tanθ＜ ０  ・・・（４）
である。
【００５３】
なお、図１０において、図1乃至図６と同じ符号は同じものを表す。
（第７の実施例）（参考例）
図１１に示す第７の実施例は、第1の実施例〜第６の実施例と同様の製造工程で製造されるが、前記エピタキシャル成長膜(エレベーテッド領域)８が素子分離領域１１面上まで乗り上げていることを特徴とする(図１１(a))。本発明者は本発明に先立つ実験により素子分離領域１１と活性領域1ａの境界を通常のような<110>方向から傾けた場合、特に<100>方向へ向けた場合に素子分離の上へ十分乗り上げさせることができるという知見を得た。100nmのａ−Ｓｉ層を680℃〜700℃のRTA(rapid thermal anneal)を60秒程行うことによって{110}ファセット面を形成しながら150nm〜200nm程度、素子分離領域１１上を横方向に固相成長させることができた。
【００５４】
横方向へのエピタキシャル成長量をｔ、成長膜のファセット面すなわちエレベーテッド領域側面Ｐ１とシリコン基板表面との成す角度をφ、ａ−Ｓｉ膜厚をｓとした場合、望ましくはｔ＞ｓ／ｔａｎφ ・・・（５）
である方が良い(図１１ (b))。本実施例の場合、{100}基板を用いており、ａ−Ｓｉ層の膜厚は100nmであり、ファセット面が{110}面であるので素子分離領域上を横方向に100nm以上エピタキシャル成長させれば素子分離領域とソース領域またはドレイン領域の境界上のエピタキシャル膜厚はシリサイド起因のSTI近傍のリークを抑制でき、本実施例においてはこの条件を満たしている。なお、図１１において図1、2と同じ符号は同じものを表す。
（第８の実施例）（参考例）
第８の実施例は図１２に示すように、第1の実施例〜第７の実施例と同様の製造工程で製造されるが、エピタキシャル成長膜８を形成後、シリコン基板内への拡散層形成を固相拡散によって拡散領域１２を形成することを特徴とする。エレベーテッド領域が不純物を含んでいる場合、アニールすることによってシリコン基板１中へ不純物を固相拡散させ、拡散領域１２を形成することができる。特にエレベーテッド領域が不純物を含むガスを流しながらアモルファスシリコンを成膜してエピタキシャル成長させることによって形成された場合、不純物を固溶限以上に含んでいるので効果的である。ゲート端からエピタキシャル端までの距離(図１２ (a)のＹｊ)が20nm以下とした場合、本実施例では、アニールは、例えばRTA(rapid thermal anneal)装置で800℃、10秒程度行うことによって、ゲート端の不純物濃度が1E18(/cm3)程度で拡散層深さもＹｊと同程度に浅い、低抵抗かつ短チャネル効果を抑制する拡散層を形成することができる。また、側壁層形成後に必要に応じてエピタキシャル成長前後に不純物がイオン注入される工程が付加されている場合も含むものとする。
なお、図１２においても、図１、２と同じものは同じ符号で示し、図１２の１１は素子分離領域である。
（第９の実施例）（参考例）
図１３において、第９の実施例は、イオン注入によって拡散層１４を形成することを特徴とする。まず、ゲート電極３を加工後、ゲート絶縁膜越しにイオン注入装置によって不純物をシリコン基板中に導入し、アニールすることによってエクステンション領域１３を形成する(図１３ (a))。次に、第1実施例〜第8実施例と同様に側壁層５とエレベーテッドソース／ドレイン領域８を形成し、イオン注入によってエクステンション領域１３よりもシリコン基板１中の深い領域へも不純物を導入し、アニールすることによってDeep拡散領域１４を形成する(図１３ (b))。このようにして形成された拡散層は低抵抗で短チャネル効果が抑制されている。この図１３の場合も、図１、２と同じものは同じ符号で示し、図１３の符号１１は素子分離領域を示す。
（第１０の実施例）（参考例）
図１４で説明するように、第１０の実施例は、エレベーテッド領域８の少なくとも一部をシリサイド化１５することによって拡散層を低抵抗化していることを特徴とする。まず第1の実施例〜第９の実施例と同様にエピタキシャル成長によってエレベーテッド領域８を形成する(図１４ (a))。次にサリサイド工程によりエレベーテッド領域８の一部をシリサイド化する。特にゲート電極上でもpolyシリコンが成長している場合、ゲート電極表面もシリサイド化１５され、ゲートも低抵抗化される(図１４ (b))。この図１４においても、図1、2と同じ符号は同じものを表す。
（第１１の実施例）
図１５で説明するように、第１１の実施例は、第１０の実施例と同様であるが、素子分離領域１１上に側壁層５の一部が存在することを特徴とする。実施例１と同様、図１（ａ）〜(ｆ)工程で側壁層５を形成する。側壁層の厚みを大とし、側壁層端縁５ａが基板の活性領域１ａ上を庇状に覆って分離領域１１端まで達するか、それ以上とする。実施例１〜実施例６同様にシリコン酸化膜領域のエッチング(図１５ (ａ))、エピタキシャル成長８を行う(図１５ (ｂ))。この図１５においても、図１、２と同じ符号は同じものを表す。
図１６で説明するように、エピタキシャル成長の後、素子分離領域１１の垂直上方においてのみ、前記エピタキシャル領域の少なくとも一部をシリサイド化１５している。図１５ (ｂ)のようにエピタキシャル成長を行った後、シリサイド膜を自己整合的に形成している。この図１６においても、図１、２と同じ符号は同じものを表す。
（第１２の実施例）（参考例）
第１２の実施例を図１７に示す。本実施例は、エレベーテッドソース／ドレイン領域８を形成後（図１７（ａ））、エレベーテッドソース／ドレイン領域８上の第2側壁層５をエッチング除去した後（図１７（ｂ））、領域８をシリサイド化１５していることを特徴とする(図１７ (ｃ))。低抵抗膜であるシリサイド膜がチャネル近傍のエクステンション領域上の側壁層領域まで存在することによってソース／ドレインが低抵抗化されている。必要に応じて第2側壁層をエッチング後、低加速のイオン注入や気相拡散によってエクステンション領域へ不純物が導入されても良い。図１７（ａ）はゲート上にシリコン窒化膜(Si3N4)などのエピタキシャル成長抑制層１７がある場合を示したがこの層１７は必ずしも必要ではない。シリコン窒化膜(Si3N4)層(５および１７)を熱燐酸またはプラズマを用いた異方性エッチングによって図１９ (b)のように除去した後、シリサイド層１５を形成する。なお、この実施例１５の場合も、図1、2と同じものは同じ符号で表す。
（第１３の実施例）（参考例）
図１８（a）から（ｃ）で説明するように、第１３の実施例は、第１２の実施例と同様であるが、エレベーテッドソース／ドレイン領域８を形成後、シリサイド化１５し、エレベーテッドソース／ドレイン領域８上の第2側壁層５をエッチングしていることを特徴とする。必要に応じて第2側壁層５をエッチング後、低加速のイオン注入や気相拡散によってエクステンション領域へ不純物が導入されても良い。誘電率の比較的高い第2側壁層をエッチングすることでゲートとエレベーテッドソース領域またはエレベーテッドドレイン領域との寄生容量を低減でき、シリサイド膜をエクステンション領域、特にその基板との接合領域から遠ざけ、エレベーテッド膜厚の厚い領域でシリサイド化することで楔上のシリサイド化に対してプロセス上余裕を持たせることができる。
（第１４の実施例）（参考例）
図１９で説明するように、第１４の実施例は、第1の実施例〜第１３の実施例と同様に製造される。本例はエレベーテッドソース／ドレイン領域の形状がnMOSとpMOSとで異なることを特徴とする。まず、図１９ (a)のように素子分離１１を有するシリコン基板１にnMOS、pMOSともに側壁層５まで形成し、図１９ (b)のように片側をマスク２０で覆う。本実施例においてはマスク材としてシリコン窒化膜も用い、pMOS領域をマスクする場合について説明する。次に、nMOSのエレベーテッドソース／ドレイン領域を前記した方法でエッチングし、エピタキシャル成長層８ｎを形成する（図１９（ｃ））。次にnMOS領域を酸化し、シリコン窒化膜２１を堆積してマスクした後、pMOSのエレベーテッドソース／ドレイン領域8ｐをもつpMOS領域を形成する（図１９（ｄ））。nMOS領域の酸化膜を除去する（図１９（ｅ））。nMOSとpMOSを形成する際、エピタキシャル成長の種部となるシリコン基板ソース／ドレイン領域上の酸化膜のエッチング量、エピタキシャル膜厚、エレベーテッドソース／ドレイン上の金属または金属シリサイドの種類などをnMOS、pMOSとで異なったものとすることができ、nMOS、pMOSを同一形状にした場合と比べてCMOSの伝達遅延時間を短くすることができる。本実施例ではnMOSから先に形成する場合を示したが、pMOSから先に形成する場合も含むものとする。
（第１５の実施例）（参考例）
第１５の実施例を図２０に示す。第1の実施例〜第１４の実施例と同様に製造される。本例ではエレベーテッドソース／ドレイン領域８を形成後、適宜ダミーゲート電極領域をエッチング除去後ゲートを埋め込むダマシンゲート工程によってＭＩＳ型トランジスタのゲートを作成していることを特徴とする。以下、ゲート電極上にシリコン窒化膜(Si3N4)１７のキャップが存在する場合において説明する。第１の実施例の図１ (ａ)〜図２ (ｊ)のようにしてエレベーテッドソース／ドレイン領域８を作成後、ただし、第１の実施例の図１ (ａ)の工程において、多結晶シリコンのゲート電極３上の（Si3N4）1７をキャップとして残しておき、図２（ｈ）工程でキャップ上に形成されるアモルファスシリコンをエッチング除去し(図２０ (a))、その一部をシリサイド化してシリサイド層1５(図２０ (b))とし、層間絶縁膜1８を堆積後、CMP(chemical mechanical polishing)などでマスクであるゲート電極３上のシリコン窒化膜上面まで平坦化する(図２０ (c))。
【００５５】
次に熱燐酸処理によりシリコン窒化膜1７を除去した後、CDE(chemical dry etching)によりゲート電極３(多結晶シリコン)を除去する(図２０(d))。ゲート絶縁膜(SiO2)および第1側壁層(ライナー層含む)４を希フッ酸(DHF)で除去し(図２０(e))、前記シリコン基板を露出させる。次にシリコン基板領域およびエレベーテッド領域がある場合はその領域も含めて酸化するか、または絶縁膜例えば酸化タンタル、酸化チタン、酸化ハフニウムを堆積させることによってゲート絶縁膜１９を形成する(図２０(f))。場合によっては窒化層などの界面層を形成しても良い。ゲート材料を金属のタングステンとすると、反応防止膜２０として例えば窒化チタンを形成させた後、溝部分にタングステンを形成し、CMPなどで平坦化することで、ゲートタングステン電極３aを溝に埋め込む(図２０(g))。
【００５６】
以上説明した実施例において、その後は、通常のトランジスタ形成工程に従う。つまり、層間絶縁膜を全面に堆積させ、ゲートコンタクトホールのパターニングをした後、異方性エッチングによってコンタクトホールを形成する。反応防止層として窒化チタンを形成した後、ゲート配線となるアルミを形成する。ゲート配線をパターニングによりレジストに転写し、エッチングによりアルミを除去することによりゲート配線を完成する。上述したダマシンゲートトランジスタの製造方法を示す第１６の実施例によれば、ソース・ドレインイオンの注入及びアニール、Siエピタキシャル成長等の７００℃程度以上の高温熱工程が終了した後にゲート絶縁膜を形成することができる。又、このゲート絶縁膜の形成工程の後は、もはや５００℃以上の高温工程は、必要とされない。従って、高温工程で物性の変化が起こる、TiO2, Ta2O5,BST等の高誘電体膜をゲート絶縁膜として用い、良好な特性を得ることができる。
【００５７】
本発明は、上記実施例に限定されるものではなく、本発明の要旨を逸脱しない範囲で種々に変形して実施することができる。例えば、第１６の実施例において層間膜及びゲート材料の平坦化にCMPを用いているが、エッチバックでも形成できる。又、ゲート部分に関しては、CMPで平坦化を行わずにパターニングとエッチングによりゲート電極を形成してもよい。ゲート電極は、タングステンに限らず、アルミニウムや銅などの他の金属でも可能である。又、反応防止膜としては、窒化チタンの他に、窒化タングステン、窒化タンタルでもよい。尚、電極自体が金属ではなく、リンを含んだ多結晶シリコンの場合は、反応防止膜を必要としない。ゲート絶縁膜は、酸化タンタルに限らず誘電率の高い絶縁膜であればよい。又、ダミーゲートを除去した際に、ゲート絶縁膜(バッファ酸化膜)越しにイオン注入することで局所的なしきい値調整を行うこともできる。
【００５８】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００５９】
【発明の効果】
以上説明したように、本発明のエレベーテッドソース/ドレイン構造を有する半導体装置およびその製造方法によれば、短チャネル効果および接合リーク電流の発生が抑制され、かつ低抵抗な拡散層を有する伝達遅延時間の短い、半導体装置を実現できる。また、本発明のエレベーテッドソース／ドレイン構造を有するダマシンゲートトランジスタが形成される半導体装置およびその製造方法によれば、ゲートとソースまたはドレイン間のリークを抑制でき、チャネルに対するゲートの制御性が良好な素子を実現できる。
【図面の簡単な説明】
【図１】本発明の第１の実施例を説明するための図で、多層の側壁層およびシリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース／ドレイン領域を持つMIS型トランジスタの製造方法の工程（ａ）〜（ｆ）を示す工程断面図。
【図２】本発明の第１の実施例を説明するための図で、多層の側壁層およびシリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース／ドレイン領域を持つMIS型トランジスタの製造方法の工程（ｇ）〜（ｊ）を示す工程断面図。
【図３】本発明の第１の実施例の変形例を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース／ドレイン領域が固相エピタキシャル成長を用いて形成されたトランジスタの製造方法の工程（ａ）〜（ｄ）を示す工程断面図。
【図４】本発明の第１の実施例の変形例を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース／ドレイン領域が固相エピタキシャル成長を用いて形成されたトランジスタの製造方法の工程（ｅ）〜（ｈ）を示す工程断面図。
【図５】本発明の第１の実施例の変形例を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース／ドレイン領域が固相エピタキシャル成長を用いて形成されたトランジスタの製造方法による変形例（ｉ）〜（ｌ）を示す断面図。
【図６】本発明の実施例２を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース／ドレイン領域が気相エピタキシャル成長を用いて形成されたトランジスタの製造方法を示す工程断面図。
【図７】本発明の実施例３を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース／ドレイン領域が固相エピタキシャル成長を用いて形成されたトランジスタの製造方法を示す工程断面図。
【図８】本発明の実施例４を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったもう一つのエレベーテッドソース／ドレイン領域が固相エピタキシャル成長を用いて形成されたトランジスタの製造方法を示す工程断面図。
【図９】本発明の実施例５を説明するための図で、シリコン基板とゲート絶縁膜界面より垂直上方に持ち上がったエレベーテッドソース／ドレイン領域が気相エピタキシャル成長を用いて形成されたトランジスタの製造方法を示す工程断面図。
【図１０】本発明の実施例６を説明するための図。
【図１１】本発明の実施例７を説明するための図で、素子分離領域上を横方向エピタキシャル成長した素子であることおよびその横方向エピタキシャル成長した量t、ファセットの角度φ、素子分離と活性領域境界上のエピタキシャル層の膜厚sを示す図。
【図１２】本発明の実施例８を説明するための図で、ゲート端からエッチング端までの距離Yjおよび拡散層深さを示す図。
【図１３】本発明の実施例９を説明するための図で、エクステンション領域およびデープ領域の各拡散層領域を示す図。
【図１４】本発明の実施例１０を説明するための図で、ソース領域またはドレイン領域にシリサイドを含むMIS型トランジスタの製造方法を示す工程断面図。
【図１５】本発明の実施例１１を説明するための図で、サイドウオールの一部が素子分離領域上に存在しエレベーテッドソース／ドレイン領域を有するMIS型トランジスタの製造方法を示す工程断面図。
【図１６】本発明の実施例１２を説明するための図で、サイドウオールの一部が素子分離領域上に存在し一部シリサイド化されたエレベーテッドソース／ドレイン領域を有するMIS型トランジスタの製造方法を示す工程断面図。
【図１７】本発明の実施例１３を説明するための図で、第2側壁層がエッチングされることを示す工程断面図。
【図１８】本発明の実施例１４を説明するための図で、第2側壁層がエッチングされることを示す工程断面図。
【図１９】本発明の実施例１５を説明するための図で、エレベーテッドソース／ドレイン形状がnMOS、pMOSとで異なるCMOSトランジスタを形成する工程断面図。
【図２０】本発明の実施例１６を説明するための図で、エレベーテッドソース／ドレイン形成工程とダマシン工程を有するMIS型トランジスタの製造方法を示す工程断面図。
【符号の説明】
１：半導体基板
２：ゲート絶縁膜
３：ゲート電極
４：第１側壁層
５：第２側壁層
８：ソース領域／ドレイン領域
１０ａ：間隙
１０ｂ：空隙
１１：素子分離領域
【図１】
0003725465.tif 000002
【図２】
0003725465.tif 000003
【図３】
0003725465.tif 000004
【図４】
0003725465.tif 000005
【図５】
0003725465.tif 000006
【図６】
0003725465.tif 000007
【図７】
0003725465.tif 000008
【図８】
0003725465.tif 000009
【図９】
0003725465.tif 000010
【図１０】
0003725465.tif 000011
【図１１】
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【図１２】
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【図１３】
0003725465.tif 000014
【図１４】
0003725465.tif 000015
【図１５】
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【図１６】
0003725465.tif 000017
【図１７】
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【図１８】
0003725465.tif 000019
【図１９】
0003725465.tif 000020
【図２０】
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