(57)【特許請求の範囲】
【請求項１】
第１のクロックが入力される第１のディレイモニタ回路と、第１の前進パルス遅延線と第１の後退パルス遅延線とを有し、上記第１のクロックと上記第１のディレイモニタ回路からの出力クロックとが入力され、第１のサイクルの上記第１のクロックが入力された後の上記第１のディレイモニタ回路からの出力クロックを第１の前進パルス遅延線で所定時間遅延し、上記第１のサイクルの次のサイクルである第２のサイクルの第１のクロックの到達後にこの次の第２のサイクルの第１のクロックを上記第１の前進パルス遅延線で遅延された上記第１のディレイモニタ回路からの出力クロックの遅延時間に相当する時間もしくはそのｎ／ｍ（ただし、ｎ、ｍはそれぞれ正の整数）の時間だけ上記第１の後退パルス遅延線で遅延して第２のクロックを出力する第１の同期型調整遅延回路とを有する第１の同期回路と、
上記第１の同期回路から出力される第２のクロックのうち少なくとも最初に出力される１個のパルスは遮断し、その後、上記第１の同期回路から出力されるパルス群を第２のクロックとして順次出力する制御回路と、
上記制御回路から出力される第２のクロックが入力される第２のディレイモニタ回路と、第２の前進パルス遅延線と第２の後退パルス遅延線とを有し、上記第２のクロックと上記第２のディレイモニタ回路からの出力クロックとが入力され、第１のサイクルの上記第２のクロックが入力された後の上記第２のディレイモニタ回路からの出力クロックを第２の前進パルス遅延線で所定時間遅延し、上記第１のサイクルの次のサイクルである第２のサイクルの第２のクロックの到達後にこの次の第２のサイクルの第２のクロックを上記第２の前進パルス遅延線で遅延された上記第２のディレイモニタ回路からの出力クロックの遅延時間に相当する時間もしくはそのｎ／ｍ（ただし、ｎ、ｍはそれぞれ正の整数）の時間だけ上記第２の後退パルス遅延線で遅延して第３のクロックを出力する第２の同期型調整遅延回路とを有する第２の同期回路
とを具備したことを特徴とする同期回路システム。
【請求項２】
第１のクロックが入力される第１のディレイモニタ回路と、第１の前進パルス遅延線と第１の後退パルス遅延線とを有し、上記第１のクロックと上記第１のディレイモニタ回路からの出力クロックとが入力され、第１のサイクルの上記第１のクロックが入力された後の上記第１のディレイモニタ回路からの出力クロックを第１の前進パルス遅延線で所定時間遅延し、上記第１のサイクルの次のサイクルである第２のサイクルの第１のクロックの到達後にこの次の第２のサイクルの第１のクロックを上記第１の前進パルス遅延線で遅延された上記第１のディレイモニタ回路からの出力クロックの遅延時間に相当する時間もしくはそのｎ／ｍ（ただし、ｎ、ｍはそれぞれ正の整数）の時間だけ上記第１の後退パルス遅延線で遅延して出力する第１の同期型調整遅延回路とを有し、第１のクロックに応じた第２のクロックを出力する第１の同期回路と、
上記第１のクロックの入力ノードと上記第１の同期回路における第１の同期型調整遅延回路との間に挿入され、上記第１のクロックのうち少なくとも最初に入力される１個の第１のクロックは遮断し、その後、上記入力ノードに与えられる第１のクロックを順次出力する制御回路と、
上記第１の同期回路から出力される第２のクロックが入力される第２の同期回路
とを具備したことを特徴とする同期回路システム。
【請求項３】
クロックが入力される入力バッファと、
上記入力バッファの出力が入力され、所定の信号遅延量を有するディレイモニタ回路と、
多段縦続接続された複数個の第１の単位遅延素子からなり、上記ディレイモニタ回路の出力を多段縦続接続された複数個の第１の単位遅延素子で順次遅延する第１の遅延線と、
上記ディレイモニタ回路の出力が入力され、上記ディレイモニタ回路から第１のサイクルのクロックが出力された後からこの第１のサイクルの次のサイクルである第２のサイクルのクロックが出力されるまでの１周期の期間に、上記第１のパルス遅延線において上記ディレイモニタ回路の出力が通過した第１の単位遅延素子を検出する検出回路と、
多段縦続接続された複数個の第２の単位遅延素子からなり、上記検出回路の検出結果に応じた段の第２の単位遅延素子で上記ディレイモニタ回路から出力される上記第２サイクルのクロックを選択し、この選択したクロックをそれよりも後段に位置する複数個の第２の単位遅延素子を介して順次遅延する第２の遅延線と、
上記第２の遅延線の出力が入力される出力バッファとを具備し、
上記ディレイモニタ回路における上記信号遅延量が上記入力バッファと上記出力バッファにおける各信号遅延量の和に相当する信号遅延量に設定され、
かつ上記第２の遅延線における少なくとも最終段の第２の単位遅延素子には上記ディレイモニタ回路の出力が入力されずかつその前段の第２の単位遅延素子からの出力を遅延する構成を有することを特徴とする同期回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体集積回路における同期回路システム及び同期回路に係り、特に複数の位相を有するクロックを集積回路内部で発生するための複数の同期回路を有する同期回路システム及び同期回路に関する。
【０００２】
【従来の技術】
半導体集積回路においては、チップ外部のクロックに対して、チップ内部のクロックを同期させる必要がある。チップ外部のクロックを入力バッファで受けてチップ内部に分配すると、バッファや配線などによる信号遅延のために、内部クロックと外部クロックとの間で同期が取れなくなることがある。これを避けるため、半導体集積回路内に、外部クロックに同期して内部クロックを発生する同期回路を設けるようにしている。
【０００３】
この同期回路のなかでも、Ｔ．Ｓａｅｋｉ  ｅｔ  ａｌ．による「”Ａ  ２．５ｎｓ  Ｃｌｏｃｋ  Ａｃｃｅｓｓ  ２５０ＭＨｚ  ２５６Ｍｂ  ＳＤＲＡＭ  ｗｉｔｈ  ａ  Ｓｙｎｃｈｒｏｎｏｕｓ  Ｍｉｒｒｏｒ  Ｄｅｌａｙ”  ＩＳＳＣＣ  Ｄｉｇｅｓｔ  ｏｆ  ｔｅｃｈｎｉｃａｌ  ｐａｐｅｒｓ．」で用いられるＳＭＤ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｍｉｒｒｏｒ  Ｄｅｌａｙ）や特開平１０−６９３２６号公報に開示されているＳＴＢＤ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ｔｒａｃｅｄ  Ｂａｃｋｗａｒｄ  Ｄｅｌａｙ等を含むＳＡＤ（Ｓｙｎｃｈｒｏｎｏｕｓ  Ａｄｊｕｓｔａｂｌｅ  Ｄｅｌａｙ、同期型調整遅延回路）方式は、同期速度が速く、消費電力が少ないことからよく用いられている。
【０００４】
ここで、特開平１０−６９３２６号公報に開示されているＳＡＤ方式の同期回路の原理について説明する。
【０００５】
図１９はＳＡＤ方式の同期回路のブロック図である。
【０００６】
この同期回路は、入力バッファ４１、ディレィモニタ回路４２、多段縦続接続された複数の単位遅延素子４３で構成された前進パルス用遅延線４４、多段縦続接続された複数の単位遅延素子４５で構成された後退パルス用遅延線４６、前進パルス用遅延線４４内及び後退パルス用遅延線４６内にそれぞれ設けられた単位遅延素子と同数の状態保持回路（図示せず）を有し、前進パルス用遅延線４４におけるパルス遅延状態に応じて後退パルス用遅延線４６におけるパルス遅延動作を制御する制御回路４７、及び後退パルス用遅延線４６からの出力が入力される出力バッファ４８とから構成されている。
【０００７】
なお、図１９において、前進パルス用遅延線４４、後退パルス用遅延線４６及び制御回路４７からなる回路はＳＡＤ回路と称されている。
【０００８】
図２０は、図１９に示した同期回路の動作の一例を示すタイミングチャートである。いま、図２０に示すように周期τを有する外部クロックＣＫが入力バッファ４１に入力された場合を考える。外部クロックＣＫは、入力バッファ４１により波形整形及び増幅され、パルスＣＬＫとして出力される。いま、入力バッファ４１における遅延時間をＤ１とすると、図２０に示すようにパルスＣＬＫは、外部クロックＣＫに対してＤ１だけ遅延する。入力バッファ４１から出力されるパルスＣＬＫは、ディレィモニタ回路４２及びＳＡＤ回路ＳＡＤの制御回路４７に入力される。
【０００９】
ディレィモニタ回路４２は、入力バッファ４１における遅延時間Ｄ１と、出力バッファ４８における遅延時間Ｄ２の和に等しい遅延時間Ａ（＝Ｄ１＋Ｄ２）を持つ。従って、ディレィモニタ回路４２から出力されるパルスは、図２０に示すように、入力バッファ４１から出力されるパルスＣＬＫからＡの期間遅れて、前進パルス用遅延線４４に信号Ｄｉｎとして入力される。
【００１０】
前進パルス用遅延線４４は、前述したように多段縦続接続された複数の単位遅延素子４３で構成されている。そして、次のサイクルのパルスＣＬＫが制御回路４７に入力されるまでの期間、信号Ｄｉｎがこれら多段縦続接続された複数の単位遅延素子４３により順次遅延される。また、後退パルス用遅延線４６は、制御回路４７に次のサイクルのパルスＣＬＫが入力された後にこの次のサイクルのパルスＣＬＫを順次遅延するが、その遅延動作は制御回路４７によって制御される。ここで、制御回路４７は、前進パルス用遅延線４４における前進パルスの伝播状態に基づいて、後退パルスの伝播時間が前進パルスの伝播時間と等しくなるように、後退パルス用遅延線４６の動作を制御する。従って、次のサイクルのパルスＣＬＫは、後退パルス用遅延線４６により（τ−Ａ）の時間だけ遅延される。後退パルス用遅延線４６からの出力Ｄｏｕｔは出力バッファ４８によってＤ２の時間だけ遅延され、内部クロックＣＫ′として出力される。
【００１１】
ここで、外部クロックＣＫが入力してから内部クロックＣＫ′が出力されるまでの遅延時間をΔｔｏｔａｌとすると、Δｔｏｔａｌは下記のように表される。
【００１２】
Δｔｏｔａｌ＝Ｄ１＋Ａ＋２（τ−Ａ）＋Ｄ２  …  （１）
ここで、Ｄ１＋Ｄ２＝Ａなので、Δｔｏｔａｌは２τとなり、内部クロックＣＫ′は外部クロックＣＫの３クロック目から外部クロックＣＫに同期したものとなる。
【００１３】
また、図１９の同期回路において、後退パルス用遅延線４６における単位遅延素子４５の数を前進パルス用遅延線４４における単位遅延素子４３の数の半数に減らして、後退パルス用遅延線４６における遅延時間が前進パルス用遅延線４４における遅延時間の半分になるように設定し、かつディレィモニタ回路４２における遅延時間を図１９の場合の２倍の遅延時間（２Ａ）に設定すると、内部クロックＣＫ′は外部クロックＣＫに対して１８０°シフトしたものとなる。
【００１４】
ところで、高速に動作する半導体集積回路中では、外部クロックに同期した内部クロック以外に、外部クロックに対して位相が９０°や１８０°シフトした内部クロックや、倍周期化された内部クロックなどが発生される。これらのクロックは複数の同期回路を組み合わせて作られている。
【００１５】
一例として、図２１に外部クロックに同期した内部クロックＴｕと、外部クロックに対して位相が１８０°シフトした内部クロックＴｄとを発生するクロック発生回路の構成を示している。このクロック発生回路では、同期回路７１によって外部クロックから内部クロックＴｕが発生され、同期回路７２によって内部クロックＴｕから内部クロックＴｄが発生される。
【００１６】
また、それぞれの同期回路７１、７２を、ＳＡＤ回路を用いて構成すると図２２、図２３に示すようになる。
【００１７】
図２２は、内部クロックＴｕを発生する同期回路７１の構成を示しており、図１９に示した同期回路と同様に、入力バッファ４１、ディレィモニタ回路４２、前進パルス用遅延線４４と後退パルス用遅延線４６とを含むＳＡＤ回路ＳＡＤ１、及び出力バッファ４８とから構成されている。
【００１８】
ここで、後退パルス用遅延線４６と前進パルス用遅延線４４とは、遅延時間が同じになるような遅延線であることを示している。
【００１９】
また、ディレィモニタ回路４２は、入力バッファ４１及び出力バッファ４８における信号遅延時間の和に等しい信号遅延時間を持つように、入力バッファ４１と等価な回路構成及び回路パターンを有するバッファ８１と、出力バッファ４８と等価な回路構成及び回路パターンを有するバッファ８２とが直列接続されて構成されている。
【００２０】
図２３は、内部クロックＴｄを発生する同期回路７２の構成を示しており、この場合には、ディレィモニタ回路４２、前進パルス用遅延線４４と後退パルス用遅延線４６とを含むＳＡＤ回路ＳＡＤ２、及び出力バッファ４８とから構成されている。
【００２１】
この場合、後退パルス用遅延線４６は、前進パルス用遅延線４４の遅延時間の半分の遅延時間を持つような遅延線であることを示している。
【００２２】
さらに、ディレィモニタ回路４２は、２個分の出力バッファ４８における信号遅延時間の和に等しい信号遅延時間を持つように、それぞれ出力バッファ４８と等価な回路構成及び回路パターンを有する２個のバッファ８２が直列接続されている。
【００２３】
ＳＡＤ方式の同期回路では、上記のように外部クロックの供給が開始されてから３クロック目以降に内部クロックの同期が取れ出す。しかるに、同期が取れるよりも前に、同期が取れていないパルスが同期回路から出力される。
【００２４】
図２４は、同期回路として図２２、図２３に示すようなＳＡＤ方式の同期回路を用いた場合の、図２１に示すクロック発生回路の動作の一例を示すタイミングチャートである。
【００２５】
図２４に示すように、一方の同期回路７１から、外部クロックに対して同期が取れたクロック（Ｃ２）が出力されるよりも前に、Ｃ１で示すように外部クロックに対して同期が取れていないクロックＴｕが出力される。他方の同期回路７２はこのＣ１の内部クロックＴｕから同期動作を開始するので、同期回路７２からはＣ１′で示される位置に内部クロックＴｄが出力される。ところが、Ｃ１とＣ２の間は本来の周期τではなくτ′であり、同期回路７２はこのτ′が周期であるかのごとく同期動作を開始する。
【００２６】
この結果、図２４に示すように、クロックＣ１から生成されるクロックＣ１′と、同期が取れているクロックであるＣ２から生成されるクロックＣ２′との間が非常に詰まってしまう状態が発生する。
【００２７】
図２４では、外部クロックとしてデューティ（ｄｕｔｙ）が５０％、つまり“Ｈ”の期間と“Ｌ”の期間が同じ場合を示しているが、デューティが高くなって“Ｈ”の期間が長くなると、Ｃ１′とＣ２′が重なってしまい、実際に同期が取れるタイミングがクロックＣ２′の次のクロックＣ３′からと遅れてしまう。
【００２８】
また、同期回路７２からは、同期が取れているクロックＣ３′より前に、同期が取れていないクロックＣ１′や、Ｃ１′以外の、同期が取れていないクロックが出力される。内部クロックＴｄが他の同期回路に入力されていると、そこにおいても同期が取れていないクロックから同期動作が開始されるために、同期が取れるのが遅くなってしまう。
【００２９】
以上の理由により、複数の同期回路を有する同期回路システムでは、たとえ同期速度が速いＳＡＤ方式の同期回路を用いたとしても、システム全体としてクロックの同期が取れるのが遅れてしまうという問題がある。
【００３０】
このために、同期クロックが必要になるよりも早い時間から同期回路を動作させたり、同期クロックが不要な時間でも同期回路を動作させ続けることが必要になる。しかし、同期回路を動作させると、電力を消費するために、このような問題は、チップ全体の待機電力を上昇させる原因となる。
【００３１】
【発明が解決しようとする課題】
この発明は上記のような事情を考慮してなされたものであり、その目的は、同期が取れるまではクロックを出力しない制御回路を２個の同期回路の相互間に設けることにより、システム全体の同期を高速に取ることを可能にし、これにより不要な期間では動作を停止させることによって待機電力の上昇を防止することができる同期回路システムを提供することにある。
【００３２】
また、この発明の他の目的は、同期が取れるまではクロック出力しない構成とすることにより、システム全体の同期を高速に取ることを可能にし、これにより不要な期間では動作を停止させることによって待機電力の上昇を防止することができる同期回路を提供することにある。
【００３３】
【課題を解決するための手段】
この発明の同期回路システムは、第１のクロックが入力される第１のディレイモニタ回路と、第１の前進パルス遅延線と第１の後退パルス遅延線とを有し、上記第１のクロックと上記第１のディレイモニタ回路からの出力クロックとが入力され、第１のサイクルの上記第１のクロックが入力された後の上記第１のディレイモニタ回路からの出力クロックを第１の前進パルス遅延線で所定時間遅延し、上記第１のサイクルの次のサイクルである第２のサイクルの第１のクロックの到達後にこの次の第２のサイクルの第１のクロックを上記第１の前進パルス遅延線で遅延された上記第１のディレイモニタ回路からの出力クロックの遅延時間に相当する時間もしくはそのｎ／ｍ（ただし、ｎ、ｍはそれぞれ正の整数）の時間だけ上記第１の後退パルス遅延線で遅延して第２のクロックを出力する第１の同期型調整遅延回路とを有する第１の同期回路と、上記第１の同期回路から出力される第２のクロックのうち少なくとも最初に出力される１個のパルスは遮断し、その後、上記第１の同期回路から出力されるパルス群を第２のクロックとして順次出力する制御回路と、上記制御回路から出力される第２のクロックが入力される第２のディレイモニタ回路と、第２の前進パルス遅延線と第２の後退パルス遅延線とを有し、上記第２のクロックと上記第２のディレイモニタ回路からの出力クロックとが入力され、第１のサイクルの上記第２のクロックが入力された後の上記第２のディレイモニタ回路からの出力クロックを第２の前進パルス遅延線で所定時間遅延し、上記第１のサイクルの次のサイクルである第２のサイクルの第２のクロックの到達後にこの次の第２のサイクルの第２のクロックを上記第２の前進パルス遅延線で遅延された上記第２のディレイモニタ回路からの出力クロックの遅延時間に相当する時間もしくはそのｎ／ｍ（ただし、ｎ、ｍはそれぞれ正の整数）の時間だけ上記第２の後退パルス遅延線で遅延して第３のクロックを出力する第２の同期型調整遅延回路とを有する第２の同期回路とを具備したことを特徴とする。
【００３４】
この発明の同期回路システムは、第１のクロックが入力される第１のディレイモニタ回路と、第１の前進パルス遅延線と第１の後退パルス遅延線とを有し、上記第１のクロックと上記第１のディレイモニタ回路からの出力クロックとが入力され、第１のサイクルの上記第１のクロックが入力された後の上記第１のディレイモニタ回路からの出力クロックを第１の前進パルス遅延線で所定時間遅延し、上記第１のサイクルの次のサイクルである第２のサイクルの第１のクロックの到達後にこの次の第２のサイクルの第１のクロックを上記第１の前進パルス遅延線で遅延された上記第１のディレイモニタ回路からの出力クロックの遅延時間に相当する時間もしくはそのｎ／ｍ（ただし、ｎ、ｍはそれぞれ正の整数）の時間だけ上記第１の後退パルス遅延線で遅延して出力する第１の同期型調整遅延回路とを有し、第１のクロックに応じた第２のクロックを出力する第１の同期回路と、上記第１のクロックの入力ノードと上記第１の同期回路における第１の同期型調整遅延回路との間に挿入され、上記第１のクロックのうち少なくとも最初に入力される１個の第１のクロックは遮断し、その後、上記入力ノードに与えられる第１のクロックを順次出力する制御回路と、上記第１の同期回路から出力される第２のクロックが入力される第２の同期回路とを具備している。
【００３５】
この発明の同期回路は、クロックが入力される入力バッファと、上記入力バッファの出力が入力され、所定の信号遅延量を有するディレイモニタ回路と、多段縦続接続された複数個の第１の単位遅延素子からなり、上記ディレイモニタ回路の出力を多段縦続接続された複数個の第１の単位遅延素子で順次遅延する第１の遅延線と、上記ディレイモニタ回路の出力が入力され、上記ディレイモニタ回路から第１のサイクルのクロックが出力された後からこの第１のサイクルの次のサイクルである第２のサイクルのクロックが出力されるまでの１周期の期間に、上記第１のパルス遅延線において上記ディレイモニタ回路の出力が通過した第１の単位遅延素子を検出する検出回路と、多段縦続接続された複数個の第２の単位遅延素子からなり、上記検出回路の検出結果に応じた段の第２の単位遅延素子で上記ディレイモニタ回路から出力される上記第２サイクルのクロックを選択し、この選択したクロックをそれよりも後段に位置する複数個の第２の単位遅延素子を介して順次遅延する第２の遅延線と、上記第２の遅延線の出力が入力される出力バッファとを具備し、上記ディレイモニタ回路における上記信号遅延量が上記入力バッファと上記出力バッファにおける各信号遅延量の和に相当する信号遅延量に設定され、かつ上記第２の遅延線における少なくとも最終段の第２の単位遅延素子には上記ディレイモニタ回路の出力が入力されずかつその前段の第２の単位遅延素子からの出力を遅延する構成を有している。
【００３６】
【発明の実施の形態】
以下、図面を参照してこの発明を実施の形態により説明する。
【００３７】
図１は、この発明の第１の実施の形態による同期回路システムのブロック図である。この実施の形態による同期回路システムは、第１の同期回路１１及び第２の同期回路１２と、上記両同期回路１１、１２相互間に設けられた制御回路１３とから構成されている。これらの各回路は、例えば同一チップ内に集積化されている。
【００３８】
上記第１の同期回路１１は、入力クロックに同期してクロックＴ１を出力する。また、この第１の同期回路１１は、同期が取れるまでの間に、同期が取れていない少なくとも１つ以上のパルスを出力する。上記制御回路１３は、第１の同期回路１１から出力されるパルスのうち、入力クロックに対して同期が取れていないパルスは遮断し、同期が取れているパルス以降のパルス群をクロックＴ２として順次出力する。第２の同期回路１２はクロックＴ２に同期してクロックを出力する。この第２の同期回路１２からの出力クロックは他の同期回路などに入力される。
【００３９】
この実施の形態の同期回路システムによれば、第２の同期回路１２には、第１の同期回路１１で外部クロックに対して同期が取れたクロックのみが供給されるので、同期クロックが必要になるよりも早い時間から動作させる必要がなくなり、この結果、同期クロックが不要な時間に動作をさせる必要がなくなり、チップ全体の待機電力の上昇を避けることができる。
【００４０】
なお、図１の実施の形態では、２個の同期回路１１、１２を設け、その相互間に同期が取れていないパルスを遮断するための制御回路１３を設ける場合について説明したが、これは２個以上の同期回路を直列接続して同期回路システムが構成される場合には、各同期回路相互間に同期が取れていないパルスを遮断するための制御回路をそれぞれ設けるようにすればよい。
【００４１】
図２は、この発明の第２の実施の形態による同期回路システムのブロック図である。図１の実施の形態では、同期回路１２の出力を直接他の同期回路などに入力する場合について説明したが、これは同期回路１２の出力が直接入力されると不都合な場合には、図２に示すように、この同期回路１２の出力側にも、同期が取れていないパルスを遮断するための制御回路１４を設けてもよい。
【００４２】
図３（ａ）、（ｂ）は、この発明の第３の実施の形態による同期回路システムのブロック図である。図１の実施の形態では、同期が取れていないパルスを遮断するための制御回路を同期回路とは別に設けているが、これは図３（ａ）に示すように、同期回路１１内に含めてしまい、同期が取れていないパルスを遮断するための制御回路１３をその出力部に設けた構成、または図３（ｂ）に示すように、同期回路１２内に含めてしまい、同期が取れていないパルスを遮断するための制御回路１３をその入力部に設けた構成としてもよい。
【００４３】
また、上記第３の実施の形態による同期回路システムの場合とは逆に、クロックＴ２が入力される同期回路１２内に含めてしまい、同期が取れていないパルスを遮断するための先の制御回路１３をその入力部に設けた構成としてもよい。
【００４４】
なお、上記第１ないし第３の実施の形態において、第１及び第２の同期回路１１、１２としてそれぞれＳＡＤ方式の同期回路を用いてもよいが、他の方式の同期回路、例えばＰＬＬ回路やＤＬＬ回路を用いるようにしてもよい。
【００４５】
ところで、上記第１ないし第３の各実施の形態で使用される制御回路１３、１４としては、同期が取れていないパルスは遮断し、同期が取れたパルスのみを通過させる機能が必要である。また、動作周波数や動作電圧により、非同期パルスの数が変動する場合や、回路方式の差により非同期パルスの数が異なる場合には、遮断するパルスの数を設定できるようにする必要がある。
【００４６】
図４は、同期が取れたクロック群の前に１パルスだけ同期が取れていないパルスが発生する同期回路に使用される先の制御回路１３、１４の具体的構成を示している。この場合の制御回路は、入力クロックをカウントするカウンタ２１と、入力クロックと出力クロックとの間の経路に挿入されたスイッチ回路２２とから構成されている。
【００４７】
上記カウンタ２１が、入力クロックの経路から入力するパルスを１個カウントすると、このカウンタ２１の出力により上記スイッチ回路２２が閉じるように制御される。
【００４８】
従って、この図４のような構成の制御回路によれば、外部クロックに対して同期が取れていないパルスは出力されずに、同期が取れた２個目以降のパルス群がクロックとして前記同期回路１２などに入力される。
【００４９】
図５は、同期回路から出力される同期が取れていないパルスの数が変動する場合に適した先の制御回路１３、１４の具体的構成を示している。この場合の制御回路は、図４のカウンタ２１の代わりに、カウント値が設定可能なプリセット型のカウンタ２３が使用される点が、図４とは異なっており、その他の点は図４と同様である。
【００５０】
この場合、カウンタ２３が、入力クロックの経路から入力するパルスを、予めプリセットされた個数カウントすると、このカウンタ２３の出力により上記スイッチ回路２２が閉じるように制御される。
【００５１】
従って、この図５のような構成の制御回路の場合にも、外部クロックに対して同期が取れていないパルスは出力されずに遮断され、予めプリセットされたパルスの個数以降の同期が取れたパルス群がクロックとして前記同期回路１２などに入力される。
【００５２】
図６は、同期が取れたクロック群の前に１パルスだけ同期が取れていないパルスが発生する同期回路に使用される先の制御回路１３、１４の他の具体的構成を示している。
【００５３】
この制御回路は、２個のシフトレジスタ３１、３２と、２入力のＡＮＤゲート３３及びインバータ３４から構成されている。上記一方のシフトレジスタ３１のデータ入力端にはリセット信号ｂＲＥＳＥＴが入力される。また、この一方のシフトレジスタ３１のデータ出力端には他方のシフトレジスタ３２のデータ入力端が接続されている。他方のシフトレジスタ３２のデータ出力端における信号は、この制御回路に対する入力クロックＴ１と共に上記ＡＮＤゲート３３に入力される。また、上記一方のシフトレジスタ３１にはシフト制御信号として入力クロックＴ１が入力され、上記他方のシフトレジスタ３２にはシフト制御信号として入力クロックＴ１が上記インバータ３４を介して入力される。
【００５４】
次に、図６の制御回路の動作の一例を、図７に示すタイミングチャートを参照して説明する。
【００５５】
まず、リセット信号ｂＲＥＳＥＴが“Ｈ”レベルとなって、リセット状態が解除された後に、図７に示すようなタイミングで入力クロックＴ１が入力するとする。このとき、Ｔ１の１個目のパルスは、外部クロックと同期が取れていないパルスであるとする。そして、Ｔ１の１個目のパルスが“Ｈ”レベルに立ち上がった後に、一方のシフトレジスタ３１に“Ｈ”レベルのリセット信号ｂＲＥＳＥＴが読み込まれ、このシフトレジスタ３１の出力Ｒ１が“Ｌ”レベルから“Ｈ”レベルに反転する。
【００５６】
次に、Ｔ１の１個目のパルスが“Ｈ”レベルから“Ｌ”レベルに下がり、インバータ３４の出力が“Ｌ”レベルから“Ｈ”レベルに反転した後に、一方のシフトレジスタ３１の“Ｈ”レベル出力Ｒ１が他方のシフトレジスタ３２に読み込まれ、その出力Ｒ２が“Ｌ”レベルから“Ｈ”レベルに反転する。ＡＮＤゲート３３は、Ｒ２が“Ｈ”レベルの期間に入力クロックＴ１を出力するので、図７に示すように、入力クロックＴ１の１個目のパルスはＡＮＤゲート３３から出力されずに遮断される。
【００５７】
従って、クロックＴ２は、同期が取れている２個目以降のパルス群となる。
【００５８】
ところで、図６に示したシフトレジスタを用いた制御回路として、同期が取れていない最初のパルスのみを遮断する場合の例を示したが、連続した複数個のパルスを遮断するためには、シフトレジスタの個数を追加すればよい。
【００５９】
すなわち、図８は、連続した複数個のパルスを遮断する制御回路の具体的構成を示している。この制御回路は、２個以上の偶数個のシフトレジスタ３５−１〜３５−ｎを設けて直列接続し、初段のシフトレジスタ３５−１のデータ入力端にはリセット信号ｂＲＥＳＥＴを入力し、各奇数段目のシフトレジスタ３５−１、３５−３、…にはシフト制御信号として入力クロックＴ１をそれぞれ入力し、各偶数段目のシフトレジスタ３５−２、、…３５−ｎにはシフト制御信号として入力クロックＴ１を各インバータ３６を介してそれぞれ入力し、最終段のシフトレジスタ３５−ｎのデータ出力端における信号を入力クロックＴ１と共にＡＮＤゲート３７に入力するように構成されている。
【００６０】
図８のような制御回路によれば、シフトレジスタ３５−１〜３５−ｎの個数の半数に相当する数の連続した入力パルスを遮断することができる。
【００６１】
ところで、上記第１ないし第３の各実施の形態では、同期回路の相互間または同期回路の出力部あるいは同期回路の入力部に、同期が取れていないパルスを遮断する制御回路を設けることによって、同期が取れていないパルスを同期回路に入力しないようにしていたが、次に、同期回路そのものに同期が取れていないパルスを出力しない機能を持たせた場合の実施の形態について説明する。
【００６２】
先の図１９に示すＳＡＤ方式の同期回路では、始めにクロックＣＬＫが入力された後のディレイモニタ回路４２からの出力が前進パルス遅延線４４で所定時間遅延され、次にクロックＣＬＫが到達した後に、この次のクロックＣＬＫが、前進パルス遅延線４４で遅延されたディレイモニタ回路４２からの出力クロックの遅延時間に相当する時間だけ、後退パルス遅延線４６で遅延して出力されるようになっている。
【００６３】
このような動作を実現するために、後退パルス遅延線４６内の複数の各単位遅延素子４５はそれぞれ図９に示すような論理動作を行う。後退パルス遅延線４６内の各単位遅延素子４５は、制御回路４７の状態とクロックＣＬＫが伝達されるＣＬＫラインの値とに応じて、後段からのパルスを通過するか、または出力を“Ｈ”レベルにするか、あるいは出力を“Ｌ”レベルにする。すなわち、制御回路４７の状態がセット状態のときは、ＣＬＫラインの値にかかわらずに各単位遅延素子４５は前段からの出力パルスを後段側に伝播する。他方、制御回路４７の状態がリセット状態のとき、ＣＬＫラインの値が“Ｈ”レベルであれば、対応する単位遅延素子４５はその出力を“Ｈ”レベルにし、ＣＬＫラインの値が“Ｌ”レベルであれば“Ｌ”レベルにする。
【００６４】
従来のＳＡＤ回路では、パルスが伝播している前進パルス遅延線４４内の単位遅延素子４３の次の段の、パルスが伝播していない単位遅延素子４３に対応する後退パルス用遅延線４６内の単位遅延素子４４においてパルスＣＬＫを選択して後段の単位遅延素子４４に出力するという動作により、後退パルス用遅延線４６におけるパルスＣＬＫの遅延が行われている。
【００６５】
図１０は、従来のＳＡＤ回路を含む図１９の同期回路において、電源投入直後や、パワーダウンモード（ｐｏｗｅｒ  ｄｏｗｎ  ｍｏｄｅ）からの復帰時などのように、予めリセット状態にされている時から動作を開始した場合の動作の一例を示すタイミングチャートである。制御回路４７はリセット状態にされているので、最初のクロックＣＬＫが制御回路４７に入力すると、この最初のクロックＣＬＫは後退パルス用遅延線４６内の最後段の単位遅延素子４６で選択され、Ｄｏｕｔとして出力される（図１０中の遅延線を通過せずに発生されたパルス）。
【００６６】
一方、最初のクロックＣＬＫは、ディレイモニタ回路４２を通過した後にＤｉｎとして前進パルス遅延線４４に入力される。そして、最初のクロックＣＬＫに対応したＤｉｎの立上がりからτ−Ａの時間が経過した後に、後退パルス遅延線４６によって次のクロックＣＬＫの遅延が開始され、この次のクロックＣＬＫがτ−Ａの時間だけ遅延されてＤｏｕｔとして出力される（図１０中の遅延線を通過して発生されたパルス）。
【００６７】
すなわち、最初のクロックＣＬＫに対応して互いにタイミングが異なる２個のパルスがＤｏｕｔとして出力され、これに応じて内部クロックＣＫ′には、外部クロックに同期する前に１個のパルスが出力され、これが同期が取れていないパルスとして他の同期回路に入力される。
【００６８】
図１１は、同期回路そのものに同期が取れていないパルスを出力しない機能を持たせた場合の、この発明の第４の実施の形態による同期回路の構成を示すブロック図である。
【００６９】
この実施の形態による同期回路には、前記図１９に示す同期回路と同様に、入力バッファ４１、ディレィモニタ回路４２、前進パルス用遅延線４４及び後退パルス用遅延線４６を含むＳＡＤ回路ＳＡＤ１１及び出力バッファ１８が設けられている上に、さらに入力バッファ４１の出力とＳＡＤ回路ＳＡＤ１１との間のクロックＣＬＫの伝播経路（ＣＬＫライン）の途中に制御回路５０が追加挿入されている。
【００７０】
この制御回路５０は、入力バッファ４１から出力されるクロックＣＬＫの最初のパルスを遮断し、この最初のパルス以降のパルスを出力する機能を有するものであり、例えば先の図４、図５に示すカウンタを用いたものや、図６に示すシフトレジスタを用いたものが使用できる。
【００７１】
また、ディレイモニタ回路４２は、入力バッファ４１における遅延時間と、出力バッファ４８における遅延時間との和に等しい遅延時間を持つように、入力バッファ４１と等価な回路構成を有するバッファ５１と、出力バッファ４８と等価な回路構成を有するバッファ５２とから構成されている。
【００７２】
このように、図１１の同期回路では、入力バッファ４１の出力とＳＡＤ回路ＳＡＤ１１との間のクロックＣＬＫの伝播経路の途中に、同期が取れていないパルスを遮断するための制御回路５０を挿入したので、先の図１０のタイミングチャート中にＣ１で示されるクロックＣＬＫがこの制御回路５０によって遮断され、ＳＡＤ回路ＳＡＤ１１に入力されなくなるので、内部クロックＣＫ′には同期の取れていないパルスは出力されなくなる。
【００７３】
ところで、ＳＡＤ回路のＣＬＫラインに制御回路５０を挿入する、上記第４の実施の形態の同期回路では、制御回路５０によって生じるクロックＣＬＫの遅延時間によっては出力クロック（ＣＫ′）に誤差が生じる。
【００７４】
この誤差がチップの動作上、問題となる場合は、制御回路５０に対応した信号遅延時間を有する回路をディレイモニタ回路４２内に設けることにより、ＣＬＫラインに制御回路５０を挿入したことによって生じる出力誤差をキャンセルさせることができる。
【００７５】
図１２は、制御回路５０を設けたことによって生じる出力誤差をキャンセルするようにした、この発明の第５の実施の形態による同期回路の構成を示すブロック図である。
【００７６】
この実施の形態による同期回路では、ディレイモニタ回路４２内に、それぞれ制御回路５０と等価な回路構成を有し制御回路５０と等価な信号遅延時間を有する２個の模倣回路５３、５４が先のバッファ５１及び５２に対して直列に接続されている。
【００７７】
また、図１３のブロック図に示す、この発明の第６の実施の形態による同期回路のように、それぞれ制御回路５０と等価な回路構成を有し制御回路５０と等価な信号遅延時間を持つ２個の模倣回路５３、５４をディレイモニタ回路４２内に設ける代わりに、制御回路５０の信号遅延時間に対して２倍の信号遅延時間を持つ１個の模倣回路５５を設けるようにしてもよい。
【００７８】
次に、上記図１２、図１３に示した同期回路の動作を、図１４のタイミングチャートを用いて説明する。なお、図１２中の２個の模倣回路５３、５４または図１３中の１個の模倣回路５５における信号遅延時間を２ｃとする。
【００７９】
最初の外部クロックが入力されると、入力バッファ４１による遅延時間Ｄ１の後にクロックＣＬＫが出力される。このクロックＣＬＫはディレイモニタ回路４２により、Ａ＋２ｃの時間だけ遅延され、ＤｉｎとしてＳＡＤ回路ＳＡＤ１１に入力される。ＳＡＤ回路ＳＡＤ１１に入力されたＤｉｎはその後、前進パルス遅延線４３によってτ−Ａ−ｃだけ遅延され、その後、次のクロックＣＬＫが後退パルス遅延線４６によってτ−Ａ−ｃだけ遅延され、ＤｏｕｔとしてＳＡＤ回路ＳＡＤ１１から出力される。さらに、このＤｏｕｔが出力バッファ４８における信号遅延時間Ｄ２だけ遅延され、内部クロックＴｕが発生される。
【００８０】
このように、図１２、図１３の実施の形態による同期回路によれば、ディレイモニタ回路４２に模倣回路５３と５４あるいは５５を設けることによって、制御回路５０における信号遅延時間の影響を無くすことができ、内部クロックＴｕの誤差を無くすことができる。
【００８１】
なお、図１１ないし図１３の各実施の形態では、外部クロックと同期した内部クロックＴｕを発生する場合について説明したが、これは前進パルス遅延線における遅延量に対して位相が９０°や１８０°など、前進パルス遅延線における遅延量のｎ／ｍ（ただし、ｎ、ｍは正の整数）に設定された後退パルス遅延線を持つような構成に変更し、外部クロックに対して位相が３６０°×ｎ／ｍずれた内部クロックを発生させるようにしてもよい。
【００８２】
ところで、直列接続された上記２個の模倣回路５３、５４あるいは１個の模倣回路５５は、制御回路５０における信号遅延時間と等価な信号遅延時間を持つ回路であり、例えば、制御回路５０として先の図６に示すようにシフトレジスタを用いたものを使用した場合には、図１５に示すように、図６の制御回路のＡＮＤゲート３３のみを取出した回路を用いることができる。すなわち、図６の制御回路において、クロックＴ２とＴ１との間の信号遅延時間はＡＮＤゲート３３のみによって決定されるからである。なお、模倣回路としてＡＮＤゲート３３を使用する場合、Ｔ１以外の他方の入力には“Ｈ”レベルに対応した電源電位Ｖｄｄを常時入力しておく。
【００８３】
なお、上記図１２の実施の形態では、ディレイモニタ回路４２内に、それぞれ制御回路５０と等価な信号遅延時間を有する２個の模倣回路５３、５４を設ける場合について説明したが、これは合計して制御回路５０の遅延量の２倍の遅延量と等価な信号遅延時間を持つようになるならば、３個以上の模倣回路を設けてこれらを直列に接続してもよい。
【００８４】
上記第４、第５及び第６の各実施の形態では、ＣＬＫラインに制御回路５０を挿入することによって、同期が取れていないクロックを出力しないように同期回路を構成する場合について説明したが、次に、後退パルス遅延線４６を工夫することによって、同期が取れていないクロックを出力しないようにした、この発明の第７の実施の形態による同期回路について説明する。
【００８５】
図１６は、先の図９に示すような論理動作を行う、後退パルス遅延線の単位遅延素子の従来例の具体的な構成を示している。
【００８６】
この単位遅延素子は、前段からの出力が入力され、制御信号Ｑが“Ｌ”レベルでかつその反転信号ｂＱが“Ｈ”レベルのときに動作し、入力を反転して出力するクロックドインバータ（同期型信号反転回路）６１と、前記クロックＣＬＫが入力され、制御信号ｂＱが“Ｌ”レベルでかつその反転信号Ｑが“Ｈ”レベルのときに動作し、入力を反転して出力するクロックドインバータ（同期型信号反転回路）６２と、上記両クロックドインバータ６１、６２の出力が共に入力に接続されたインバータ６３とから構成されている。
【００８７】
このような構成の単位遅延素子では、先の図９に示すように、制御回路４７の状態がリセット状態のときでも、ＣＬＫラインの値が“Ｈ”レベルになると、出力が“Ｈ”レベルになってしまう。すなわち、制御回路４７の状態がリセット状態のときは、制御信号ｂＱが“Ｌ”レベルでかつ信号Ｑが“Ｈ”レベルとなり、クロックドインバータ６１が動作するので、出力はＣＬＫラインの値に対応したレベルとなる。
【００８８】
このため、リセット直後に最初にクロックＣＬＫが“Ｈ”レベルになると、後退パルス遅延線４６における最後段の単位遅延素子４５から非同期のパルスが出力されてしまう。
【００８９】
これを避けるためには、この実施の形態による同期回路では、後退パルス遅延線４６の最後段の単位遅延素子４５として図１７に示すような動作論理を有するものを用いる。すなわち、この図１７に示したような論理動作を有する単位遅延素子によれば、制御回路４７の状態がリセット状態のときに、ＣＬＫラインの値が“Ｈ”レベルになっても、出力は“Ｈ”レベルとはならず、“Ｌ”レベルのままとなる。
【００９０】
図１７に示すような論理動作を行う後退パルス遅延線４６の最後段の単位遅延素子４５の回路構成を図１８に示す。
【００９１】
この単位遅延素子が、前記図１６に示す従来のものと異なる点は、前記クロックドインバータ６２の入力としてクロックＣＬＫを入力する代わりにＶｓｓの電位を常に入力し“Ｌ”レベルの信号が入力するようにしたことである。
【００９２】
このような構成によれば、制御信号ｂＱが“Ｌ”レベルでかつ信号Ｑが“Ｈ”レベルのとき、クロックドインバータ６２が動作しても、その出力は入力の“Ｌ”レベルを反転した“Ｈ”レベルとなり、この信号が入力されるインバータ６３の出力は“Ｌ”レベルとなる。
【００９３】
すなわち、後退パルス遅延線４６の最後段の単位遅延素子４５として図１８に示すような構成のものを用いれば、先に説明したように、この最後段の単位遅延素子でクロックＣＬＫが選択されて出力されることがなくなる。なお、後退パルス遅延線４６の最後段以外の単位遅延素子としては、図１６に示す従来のものが使用される。
【００９４】
従って、このような後退パルス遅延線４６を有する同期回路では、外部クロックに対して非同期のクロックは出力されなくなる。
【００９５】
ところで、ＳＡＤ回路を有する同期回路に入力される外部クロックの周波数の上限が、後退パルス遅延線４６における最終段の単位遅延素子でクロックＣＬＫが選択されるような場合には、出力される内部クロックの周期が単位遅延素子分だけ長くなるだけであり、問題はない。例えば、動作可能周波数が１００ＭＨｚ（周期は１０ｎｓ）の場合、単位遅延素子１段当たりの信号遅延時間を例えば４００ｐｓとすると、図１７のような単位遅延素子を後退パルス遅延線に用いたこの実施の形態の同期回路では、１周期が１０ｎｓ＋４００ｐｓ＝１０．４ｎｓとなり、９６ＭＨｚまで動作可能となる。すなわち、その影響は１０％以下と非常に小さい。
【００９６】
また、ＳＡＤ回路の実際の動作周波数は、動作可能な周波数よりも十分低いため、問題は全くない。
【００９７】
また、後退パルス遅延線４６の最後段の単位遅延素子４５として図１８に示すような構成のものを用いたとしても、前段からのパルスを通過する際の信号遅延時間は最後段以外の単位遅延素子と全く変りがないため、正確に同期動作を行うことができる。
【００９８】
なお、上記説明では、後退パルス遅延線４６の最後段のみの単位遅延素子として図１８に示すような構成のものを用いる場合について説明したが、これは必ずしも最終段のみである必要はなく、動作周波数に問題の及ぼさない範囲であれば、パターン等の都合により最終段を含む複数の単位遅延素子としてそれぞれ図１８に示すような構成のものを用いるように変更してもよい。
【００９９】
【発明の効果】
以上説明したようにこの発明によれば、システム全体の同期を高速に取ることを可能であり、これにより不要な期間では動作を停止させることができて待機電力の上昇を防止することができる同期回路システムを提供することができる。
【０１００】
また、この発明によれば、システム全体の同期を高速に取ることを可能にし、これにより不要な期間では動作を停止させることができて待機電力の上昇を防止することができる同期回路を提供することができる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態による同期回路システムのブロック図。
【図２】この発明の第２の実施の形態による同期回路システムのブロック図。
【図３】この発明の第３の実施の形態による同期回路システムのブロック図。
【図４】図１ないし図３の各同期回路システムで使用される制御回路の具体的構成を示す回路図。
【図５】図１ないし図３の各同期回路システムで使用される制御回路の他の具体的構成を示す回路図。
【図６】図１ないし図３の各同期回路システムで使用される制御回路のさらに他の具体的構成を示す回路図。
【図７】図６の制御回路の動作の一例を示すタイミングチャート。
【図８】図１ないし図３の各同期回路システムで使用される制御回路の別の具体的構成を示す回路図。
【図９】図１ないし図３の各同期回路システムで使用される後退パルス遅延線内の単位遅延素子の論理動作をまとめて示す図。
【図１０】従来のＳＡＤ回路を含む同期回路の動作の一例を示すタイミングチャート。
【図１１】この発明の第４の実施の形態による同期回路の構成を示すブロック図。
【図１２】この発明の第５の実施の形態による同期回路の構成を示すブロック図。
【図１３】この発明の第６の実施の形態による同期回路の構成を示すブロック図。
【図１４】図１３に示した同期回路の動作を示すタイミングチャート。
【図１５】第４ないし第６の各同期回路で使用される制御回路の回路図。
【図１６】図９に示す論理動作を行う後退パルス遅延線内の単位遅延素子の従来の具体的な構成を示す回路図。
【図１７】この発明の第７の実施の形態による同期回路で使用される後退パルス遅延線内の単位遅延素子の論理動作をまとめて示す図。
【図１８】この発明の第７の実施の形態による同期回路で使用される後退パルス遅延線内の単位遅延素子の具体的な構成を示す回路図。
【図１９】ＳＡＤ方式の同期回路のブロック図。
【図２０】図１９に示した同期回路の動作の一例を示すタイミングチャート。
【図２１】図１９の同期回路を用いて構成されたクロック発生回路の構成を示すブロック図。
【図２２】図２１のクロック発生回路の一方の同期回路をＳＡＤ回路を用いて構成した場合の回路図。
【図２３】図２１のクロック発生回路の他方の同期回路をＳＡＤ回路を用いて構成した場合の回路図。
【図２４】図２２、図２３に示す同期回路を用いたクロック発生回路の動作の一例を示すタイミングチャート。
【符号の説明】
１１…第１の同期回路、
１２…第２の同期回路、
１３、１４…制御回路、
２１、２３…カウンタ、
２２…スイッチ回路、
３１、３２、３５−１〜３５−ｎ…シフトレジスタ、
３３、３７…ＡＮＤゲート、
３４、３６…インバータ、
４１…入力バッファ、
４２…ディレィモニタ回路、
４３、４５…単位遅延素子、
４４…前進パルス用遅延線、
４６…後退パルス用遅延線、
４７、５０…制御回路、
４８…出力バッファ、
５１、５２…バッファ、
５３、５４、５５…模倣回路、
６１、６２…クロックドインバータ、
６３…インバータ、
ＳＡＤ１１…ＳＡＤ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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