(57)【特許請求の範囲】
【請求項１】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する電気光学パネルに用いられ、シフトレジスタ部と、選択部と、論理演算部とを備えた電気光学パネルの駆動回路であって、
前記シフトレジスタ部は、クロック信号に基づいて開始パルスを順次シフトして出力信号を各々出力する複数のシフト単位回路を縦続接続してなり、
前記選択部は、前記各シフト単位回路に対応して各々設けられる複数の制御単位回路を備え、ある制御単位回路は、対応するシフト単位回路の入力信号と出力信号とのうち少なくとも一方がアクティブとなるアクティブ期間を特定し、複数のパルスを含むパルス信号から、当該アクティブ期間に発生するパルスを選択して選択パルス信号を生成し、
前記論理演算部は、各シフト単位回路に対応して各々設けられる複数の演算単位回路を備え、ある演算単位回路は、対応するシフト単位回路の入力信号と出力信号とがともにアクティブとなる期間を特定し、当該期間と前記選択パルス信号とに基づいて前記走査線または前記データ線を選択する選択信号を生成する
ことを特徴とする電気光学パネルの駆動回路。
【請求項２】
前記選択部、前記シフトレジスタ部、前記論理演算部の順に配置し、前記クロック信号および前記パルス信号を供給する信号供給線を前記シフトレジスタ部が前記出力信号を出力する側とは反対側に配置したことを特徴とする請求項１に記載の電気光学パネルの駆動回路。
【請求項３】
前記クロック信号は、第１クロック信号とこれを反転した第２クロック信号とから構成され、
各シフト単位回路は、
前段のシフト信号が入力端子に供給され出力端子が接続点に接続されるとともに、供給される制御信号がアクティブのときにのみ動作する一方、当該制御信号が非アクティブのときに出力端子をハイインピーダンス状態にする第１インバータと、
当該接続点に出力端子が接続されるとともに、供給される制御信号がアクティブのときにのみ動作する一方、当該制御信号が非アクティブのときに出力端子をハイインピーダンス状態にする第２インバータと、
当該接続点に入力端子が接続され前記第２インバータの入力端子に出力端子が接続される第３インバータを備え、
奇数段目のシフト単位回路には、前記第１クロック信号が前記第１インバータの制御信号として供給される一方、前記２クロック信号が前記第２インバータの制御信号として供給され、偶数段目のシフト単位回路には、前記第２クロック信号が前記第１インバータの制御信号として供給される一方、前記１クロック信号が前記第２インバータの制御信号として供給される
ことを特徴とする請求項１に記載の電気光学パネルの駆動回路。
【請求項４】
前記制御単位回路は、対応するシフト単位回路における前記接続点から取り出した第１内部信号と、前段のシフト単位回路における前記接続点から取り出した第２内部信号とに基づいて、対応するシフト単位回路の入力信号と出力信号とのうち少なくとも一方がアクティブとなるアクティブ期間を特定することを特徴とする請求項３に記載の電気光学パネルの駆動回路。
【請求項５】
前記制御単位回路は、対応するシフト単位回路の入力信号と出力信号とに基づいて、これらの信号のうち少なくとも一方がアクティブとなるアクティブ期間を特定することを特徴とする請求項１に記載の電気光学パネルの駆動回路。
【請求項６】
前記制御単位回路は、対応するシフト単位回路の入力信号と出力信号のうち少なくとも一方がアクティブとなるアクティブ期間を特定する論理回路と、前記インヒビット信号を供給する信号供給線に接続され、前記論理回路の出力信号がアクティブである場合にのみオン状態となって前記パルス信号を取り込むことによって前記選択パルス信号を生成するスイッチ回路とを備えることを特徴とする請求項１に記載の電気光学パネルの駆動回路。
【請求項７】
前記シフト単位回路は、外部から供給されるリセット信号がアクティブになると、前記シフト信号の論理レベルを非アクティブレベルにリセットすることを特徴とする請求項１に記載の電気光学パネルの駆動回路。
【請求項８】
前記クロック信号は、第１クロック信号とこれを反転した第２クロック信号とから構成され、
各シフト単位回路は、
前段のシフト信号が入力端子に供給され出力端子が接続点に接続されるとともに、供給される制御信号がアクティブのときにのみ動作する一方、当該制御信号が非アクティブのときに出力端子をハイインピーダンス状態にする第１インバータと、
当該接続点に出力端子が接続されるとともに、供給される制御信号がアクティブのときにのみ動作する一方、当該制御信号が非アクティブのときに出力端子をハイインピーダンス状態にする第２インバータと、
当該接続点に一方の入力端子が接続され、他方の入力端子に前記リセット信号が供給され、前記リセット信号が非アクティブのとき一方の入力端子に供給される信号を反転して出力し、前記リセット信号がアクティブのとき当該シフト単位回路のシフト信号を非アクティブレベルにリセットするリセット論理回路と、
前記第２インバータの入力端子に出力端子が接続される第３インバータを備え、
奇数段目のシフト単位回路には、前記第１クロック信号が前記第１インバータの制御信号として供給される一方、前記２クロック信号が前記第２インバータの制御信号として供給され、偶数段目のシフト単位回路には、前記第２クロック信号が前記第１インバータの制御信号として供給される一方、前記１クロック信号が前記第２インバータの制御信号として供給される
ことを特徴とする請求項７に記載の電気光学パネルの駆動回路。
【請求項９】
前記開始パルスがＨレベルでアクティブとなる場合に前記リセット論理回路としてノア回路を用いる一方、前記開始パルスがＬレベルでアクティブとなる場合に前記リセット論理回路としてナンド回路を用いることを特徴とする請求項８に記載の電気光学パネルの駆動回路。
【請求項１０】
請求項１乃至９のうちいずれか１項に記載の駆動回路と、
前記駆動回路から出力される各選択信号に基づいて、入力画像信号をサンプリングして各データ線に供給することを特徴とするデータ線側駆動回路。
【請求項１１】
請求項１乃至９のうちいずれか１項に記載の駆動回路を備え、当該駆動回路から出力される各選択信号に基づいて、前記各走査線を駆動する走査線側駆動回路。
【請求項１２】
請求項７に記載の駆動回路の制御方法であって、前記リセット信号を、１フィールド毎または複数フィールド毎にアクティブとすることを特徴とする駆動回路の制御方法。
【請求項１３】
請求項３に記載の駆動回路の制御方法であって、前記リセット信号を、前記駆動回路に電源電圧が供給されてから前記クロック信号が供給されるまでの期間中の一部において、少なくともアクティブとすることを特徴とする駆動回路の制御方法。
【請求項１４】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する画素領域と、
請求項１０に記載したデータ線側駆動回路と、
前記走査線を駆動するための走査線側駆動回路と
を備えたことを特徴とする電気光学パネル。
【請求項１５】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する画素領域と、
前記データ線を駆動するためのデータ線側駆動回路と、
請求項１１に記載の走査線側駆動回路と
を備えたことを特徴とする電気光学パネル。
【請求項１６】
請求項１４または１５に記載した電気光学パネルを備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の走査線及び複数のデータ線と、それらの交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する電気光学パネルを駆動するために用いられる駆動回路、その制御方法、この駆動回路を用いたデータ線駆動回路および走査線駆動回路、電気光学パネルおよび電子機器に関する。
【０００２】
【従来の技術】
従来の電気光学装置、例えば、液晶装置は、画像表示領域に複数のデータ線、複数の走査線が形成されており、それらの交差に対応してマトリクス状に配列した画素電極の各々に薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと称する）が設けられている。そして、液晶装置の駆動回路は、データ線信号や走査線信号などを所定タイミングでデータ線や走査線に供給するためのデータ線駆動回路や、走査線駆動回路などから構成されている。
【０００３】
これらの駆動回路は、以下の方法で選択信号を生成し、選択信号に基づいてデータ線信号や走査線信号を生成している。駆動回路は、第１に、開始パルスをクロック信号およびこれを反転した反転クロック信号従って順次転送して位相がクロック信号の１／２周期ずれた複数のシフトパルスを生成し、第２に、あるシフトパルスと次のシフトパルスの論理積を算出して各選択信号を生成している。
【０００４】
駆動回路が理想的に動作するのであれば各選択信号は排他的にアクティブとなるが、実際の駆動回路では論理回路の時間遅延や能動素子の特性に起因して、隣り合う選択信号のアクティブ期間が重複してしまうことがある。
【０００５】
そこで、インヒビット信号を用いてアクティブ期間の重複をなくす技術が知られている。図２０は、従来のデータ線駆動回路とその周辺回路の構成を示すブロック図であり、図２１はそのタイミングチャートである。
【０００６】
図に示すようにデータ線駆動回路は、シフトユニットＵ０，Ｕ１，Ｕ２，…，Ｕｎを備えている。、各シフトユニットＵ０，Ｕ１，…，Ｕｎは、開始パルスＤＸをＸクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢに基づいて順次転送し、図に示すシフトパルスＣ０，Ｃ１，Ｃ２，…を出力する。アンド回路Ｇ１，Ｇ２，…，Ｇｎは、対応するシフトユニットＵ１，Ｕ２，…，Ｕｎの入出力信号の論理積を算出して、図に示す信号Ｓａ１，Ｓａ２，…を出力する。
【０００７】
一方、インヒビット信号INHBは、図に示すようにＸクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢの論理レベルが遷移するタイミングを中心に所定期間だけＬレベル（アクティブ）となる信号である。
【０００８】
ここで、アンド回路Ｇ１'，Ｇ２'，…は、インヒビット信号INHBと信号Ｓａ１，Ｓａ２，…との論理積を算出する。このため、選択信号ＳＲ１，ＳＲ２，…は、図に示すようにインヒビット信号INHBがＬとなる期間はＬレベルとなる。これにより、隣り合う選択信号間に非アクティブ期間を設けることが可能となる。
【０００９】
このようにして生成された選択信号ＳＲ１，ＳＲ２，…は、サンプリング回路を構成する各スイッチＳＷの制御入力端子に供給される。なお、この例では、各スイッチＳＷをＮチャンネル型のトランジスタで構成してある。このため、そのゲート電圧がＨレベルになると、画像信号ＶＩＤがサンプリングされ、データ線信号として各データ線に供給されることになる。各データ線は配線容量を有しているため、サンプリング過程では、画像信号ＶＩＤの電圧を配線容量に書き込むことになる。
【００１０】
【発明が解決しようとする課題】
ところで、インヒビット信号INHBは、信号供給線ＬＸを介してアンド回路Ｇ１'，Ｇ２'，…に供給されているため、それらの回路の入力容量が信号供給線ＬＸに付随している。このため、インヒビット信号駆動回路として、大電流を早い応答速度で供給できるものを用いる必要があり、回路構成が大規模になるとともに、大きな消費電流を必要とするといった問題があった。
【００１１】
また、インヒビット信号INHBのパルス幅が広いと、データ線へ画像信号ＶＩＤを書き込むための書込時間が短くなり、その程度によっては画像信号ＶＩＤを十分書き込むことができなくなる。したがって、インヒビット信号INHBのパルス幅は狭くすることが望ましい。特に、高精細な画像を表示するためにはデータ線の本数を増やす必要があるが、この場合には、信号Ｓａ１，Ｓａ２，…のアクティブ期間自体が短くなるから、より一層パルス幅を狭くすることが必要となる。一方、インヒビット信号INHBのパルス幅を狭くすることは、高周波成分の増加を意味する。
【００１２】
しかしながら、インヒビット信号駆動回路の駆動能力には一定の限度があるので、パルス幅を狭くすることが難しいといった問題があった。
【００１３】
本発明は、上述した事情に鑑みてなされたものであり、その目的は、インヒビット信号を駆動する回路の負荷を軽減するとともに、消費電力を削減でき、さらにパルス幅の狭いインヒビット信号でも動作可能な駆動回路等を提供することにある。
【００１４】
【課題を解決するための手段】
上記目的を達成するために、本発明の駆動回路は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する電気光学パネルに用いられ、シフトレジスタ部と、選択部と、論理演算部とを備えたものであって、前記シフトレジスタ部は、クロック信号に基づいて開始パルスを順次シフトして出力信号を各々出力する複数のシフト単位回路を縦続接続してなり、前記選択部は、前記各シフト単位回路に対応して各々設けられる複数の制御単位回路を備え、ある制御単位回路は、対応するシフト単位回路の入力信号と出力信号とのうち少なくとも一方がアクティブとなるアクティブ期間を特定し、複数のパルスを含むパルス信号から、当該アクティブ期間に発生するパルスを選択して選択パルス信号を生成し、前記論理演算部は、各シフト単位回路に対応して各々設けられる複数の演算単位回路を備え、ある演算単位回路は、対応するシフト単位回路の入力信号と出力信号とがともにアクティブとなる期間を特定し、当該期間と前記選択パルス信号とに基づいて前記走査線または前記データ線を選択する選択信号を生成することを特徴とする。
【００１５】
この発明によれば、シフト単位回路の入力信号と出力信号とがともにアクティブとなる期間と選択パルス信号（選択インヒビット信号）に基づいて選択信号を生成するが（例えば、選択インヒビット信号に基づくパルス幅の制限）、当該期間は、入力信号と出力信号のうちいずれか一方がアクティブとなる期間に含まれることになる。選択部は、そのような期間において、パルス信号（インヒビット信号）を取り込んで選択パルス信号を生成する。換言すれば、総ての制御単位回路が常にパルス信号を取りこんでいるのではなく、ある制御単位回路は対応する演算単位回路で必要とするパルス（インヒビットパルス）を選択的に取り込んでいる。パルス信号を供給する回路から見れば、制御単位回路がパルス信号を取り込まない期間にあっては、当該制御単位回路は容量性の負荷として作用しないから、供給回路の負荷を低減し、その消費電力を削減することができる。くわえて、容量性の負荷が小さいのでパルス信号のパルス幅を狭くすることが可能となる。なお、パルス信号は複数のインヒビットパルスを有するインヒビット信号であってもよいし、あるいは、複数のイネーブルパルスを有するイネーブル信号であってもよい。
【００１６】
ここで、前記選択部、前記シフトレジスタ部、前記論理演算部の順に配置し、前記クロック信号および前記パルス信号を供給する信号供給線を前記シフトレジスタ部が前記出力信号を出力する側とは反対側に配置することが好ましい。これにより、配線同士の交差部を減少させることができ、交差部に付随する寄生容量を低減させることが可能となる。
【００１７】
また、前記クロック信号は、第１クロック信号とこれを反転した第２クロック信号とから構成され、各シフト単位回路は、前段のシフト信号が入力端子に供給され出力端子が接続点に接続されるとともに、供給される制御信号がアクティブのときにのみ動作する一方、当該制御信号が非アクティブのときに出力端子をハイインピーダンス状態にする第１インバータと、当該接続点に出力端子が接続されるとともに、供給される制御信号がアクティブのときにのみ動作する一方、当該制御信号が非アクティブのときに出力端子をハイインピーダンス状態にする第２インバータと、当該接続点に入力端子が接続され前記第２インバータの入力端子に出力端子が接続される第３インバータを備え、奇数段目のシフト単位回路には、前記第１クロック信号が前記第１インバータの制御信号として供給される一方、前記２クロック信号が前記第２インバータの制御信号として供給され、偶数段目のシフト単位回路には、前記第２クロック信号が前記第１インバータの制御信号として供給される一方、前記１クロック信号が前記第２インバータの制御信号として供給されるものであってもよい。
【００１８】
また、前記制御単位回路は、対応するシフト単位回路における前記接続点から取り出した第１内部信号と、前段のシフト単位回路における前記接続点から取り出した第２内部信号とに基づいて、対応するシフト単位回路の入力信号と出力信号とのうち少なくとも一方がアクティブとなるアクティブ期間を特定することが好ましい。この場合には、第３インバータを介していない内部信号に基づいて、アクティブ期間を特定するので、クロック信号の論理レベルが遷移するタイミングから、アクティブ期間が開始または終了するまでの遅延時間を短くすることができる。
【００１９】
さらに、前記制御単位回路は、対応するシフト単位回路の入力信号と出力信号とに基づいて、これらの信号のうち少なくとも一方がアクティブとなるアクティブ期間を特定するものであってもよい。当該期間を特定する論理回路としてはナンド回路やアンド回路を用いることができる。
【００２０】
また、前記制御単位回路は、対応するシフト単位回路の入力信号と出力信号のうち少なくとも一方がアクティブとなるアクティブ期間を特定する論理回路と、前記パルス信号を供給する信号供給線に接続され、前記論理回路の出力信号がアクティブである場合にのみオン状態となって前記パルス信号を取り込むことによって前記選択パルス信号を生成するスイッチ回路とを備えることが望ましい。この場合、スイッチ回路は、論理回路の出力信号が非アクティブのときにオフ状態となるので、信号供給線から切り離されることになる。したがって、そのようなときには、信号供給線に容量が付加されないので、信号供給線に付随する容量を削減することが可能となる。
【００２１】
次に、上述した駆動回路において、シフト単位回路は、外部から供給されるリセット信号がアクティブになると、前記シフト信号の論理レベルを非アクティブレベルにリセットすることが好ましい。電全投入時には各シフト単位回路の入出力信号はＨレベルとなることもあれば、Ｌレベルとなることもある。したがって、総ての制御単位回路において、パルス信号の取り込みが行われることもある。このような場合には容量性の負荷が大きくなるので、パルス信号を駆動能力の小さい回路で駆動すると、その信号供給線の電圧レベルが十分変化させることができず、結局、パルス信号によるアクティブ期間の制限を行うことができないこともある。この発明によれば、リセット信号をアクティブにすれば、シフト単位回路の出力信号たるシフト信号をリセットすることができ、これにより、総ての制御単位回路においてパルス信号の取り込みを中止することができる。したがって、電源投入時にリセット信号をアクティブにすることによって、駆動能力の小さい回路を用いてパルス信号を供給することが可能となる。
【００２２】
より具体的には、前記クロック信号は、第１クロック信号とこれを反転した第２クロック信号とから構成され、各シフト単位回路は、前段のシフト信号が入力端子に供給され出力端子が接続点に接続されるとともに、供給される制御信号がアクティブのときにのみ動作する一方、当該制御信号が非アクティブのときに出力端子をハイインピーダンス状態にする第１インバータと、当該接続点に出力端子が接続されるとともに、供給される制御信号がアクティブのときにのみ動作する一方、当該制御信号が非アクティブのときに出力端子をハイインピーダンス状態にする第２インバータと、当該接続点に一方の入力端子が接続され、他方の入力端子に前記リセット信号が供給され、前記リセット信号が非アクティブのとき一方の入力端子に供給される信号を反転して出力し、前記リセット信号がアクティブのとき当該シフト単位回路のシフト信号を非アクティブレベルにリセットするリセット論理回路と、前記第２インバータの入力端子に出力端子が接続される第３インバータを備え、奇数段目のシフト単位回路には、前記第１クロック信号が前記第１インバータの制御信号として供給される一方、前記２クロック信号が前記第２インバータの制御信号として供給され、偶数段目のシフト単位回路には、前記第２クロック信号が前記第１インバータの制御信号として供給される一方、前記１クロック信号が前記第２インバータの制御信号として供給されることが望ましい。さらに、前記開始パルスがＨレベルでアクティブとなる場合に前記リセット論理回路としてノア回路を用いる一方、前記開始パルスがＬレベルでアクティブとなる場合に前記リセット論理回路としてナンド回路を用いることが好ましい。これにより、各シフト単位回路を確実にリセットさせることができる。
【００２３】
次に、本発明のデータ線側駆動回路は、上述した駆動回路を備え、前記駆動回路から出力される各選択信号に基づいて、入力画像信号をサンプリングして各データ線に供給することを特徴とする。この発明によれば、各選択信号のアクティブ期間が重複しないので、所定のデータ線に入力画像信号をサンプリングして供給することがき、クロストークがない高品質の画像を表示することができる。
【００２４】
次に、本発明の走査線側駆動回路は、上述した駆動回路を備え、当該駆動回路から出力される各選択信号に基づいて、前記各走査線を駆動することを特徴とする。この発明によれば、各選択信号のアクティブ期間が重複しないので、同時に複数の走査線が選択されることがなく、高品質の画像を表示することができる。
【００２５】
次に、本発明の制御方法によれば、前記リセット信号を、１フィールド毎または複数フィールド毎にアクティブとすることを特徴とする。この場合、１フィールド毎または複数フィールド毎にリセットされることになるので、電源が投入されてから最初のフィールドでシフト単位回路がリセットされるから、たとえ電源投入時において、シフト単位回路の出力信号が全てアクティブとなって、インヒビット信号を供給する際の負荷が極めて重い場合であっても、リセットによって、負荷を軽くすることができる。これにより、パルス信号を駆動するための回路の構成を簡易なもにすることができるとともに、その消費電力を削減することが可能となる。
【００２６】
また、前記リセット信号を、前記駆動回路に電源電圧が供給されてから前記クロック信号が供給されるまでの期間中の一部において、少なくともアクティブとしてもよい。この場合には、電源電圧が供給されてからクロック信号が供給されるまでの期間において、必ずリセットされることになるので、たとえ電源投入時において、シフト単位回路の出力信号が全てアクティブとなって、パルス信号を供給する際の負荷が極めて重い場合であっても、リセットによって、負荷を軽くすることができる。
【００２７】
次に、本発明の電気光学パネルは、複数の走査線と、複数のデータ線と、前記走査線と前記データ線との交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する画素領域と、上述したデータ線側駆動回路と、前記走査線を駆動するための走査線側駆動回路とを備えたことを特徴とする。また、走査線側駆動回路として上述したものを用いるようにしてもよい。これらの構成によれば、電気光学パネル上に駆動回路が作り込まれるものとなる。この場合、画素領域に構成されるスイッチング素子は薄膜トランジスタであり、駆動回路も薄膜トランジスタで構成することが望ましい。
【００２８】
また、本発明の電子機器は、上述した電気光学パネルを備えることを特徴とするものであり、例えば、ビデオカメラに用いられるビューファインダ、携帯電話機、ノート型コンピュータ、ビデオプロジェクタ等が該当する。
【００２９】
【発明の実施の形態】
＜１．第１実施形態＞
以下、本発明の実施形態について図面を参照して説明する。
【００３０】
＜１−１：電気光学装置の全体構成＞
まず、電気光学装置の一例として、液晶表示装置を例示して説明する。図１は、液晶表示装置の電気的構成を示すブロック図である。この図に示されるように、液晶表示装置は、液晶表示パネル１００と、タイミングジェネレータ２００と、画像信号処理回路３００とを備えている。このうち、タイミングジェネレータ２００は、各部で使用されるタイミング信号（必要に応じて後述する）を出力するものである。また、画像信号処理回路３００内部における相展開回路３０２は、一系統の画像信号ＶＩＤを入力すると、これをＮ相（図においてはＮ＝６）の画像信号に展開して並列に出力するものであって、画像信号をＮ個並列の信号に変換する直並列変換回路に相当する。ここで、画像信号をＮ相に展開する理由は、後述するサンプリング回路によって、スイッチング素子として機能するＴＦＴのソース電極における画像信号の印加時間を長くして、データ線の配線容量に対する書込時間を十分に確保するためである。
【００３１】
一方、増幅・反転回路３０４は、相展開された画像信号のうち、反転が必要となるものを反転させ、この後、適宜、増幅して画像信号ＶＩＤ１〜ＶＩＤ６として液晶表示パネル１００に並列的に供給するものである。なお、反転するか否かについては、一般には、データ信号の印加方式が▲１▼走査線単位の極性反転であるか、▲２▼データ信号線単位の極性反転であるか、▲３▼画素単位の極性反転であるか、▲４▼画面単位の極性反転であるかに応じて定められ、その反転周期は、１水平走査期間または１垂直走査期間に設定される。
【００３２】
また、相展開された画像信号ＶＩＤ１〜ＶＩＤ６の液晶表示パネル１００への供給タイミングは、図１に示される液晶表示装置では同時とするが、ドットクロックに同期して順次ずらしてもよく、この場合は後述するサンプリング回路にてＮ相の画像信号を順次サンプリングすればよい。
【００３３】
＜１−２：液晶表示パネルの構成＞
次に、液晶表示パネル１００の概略構成について図２および図３を参照して説明する。ここで、図２は、液晶表示パネル１００の構造を説明するための斜視図であり、図３は、液晶表示パネル１００の構造を説明するための一部断面図である。これらの図に示されるように、液晶表示パネル１００は、画素電極１１８等が形成されたガラスや半導体等の素子基板１０１と、共通電極１０８等が形成されたガラス等の透明な対向基板１０２とが、スペーサＳが混入されたシール材１０５によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせられ、この間隙に液晶１０６が封入された構造となっている。
【００３４】
また、素子基板１０１の対向面であってシール材１０５の外側には、後述する走査線側駆動回路１３０、サンプリング回路１４０、及びデータ線側駆動回路１５０Ａ等の駆動回路群１２０が形成されている。また、そこには、外部接続電極（図示省略）が形成されて、タイミングジェネレータ２００および画像信号処理回路３００からの各種信号を入力するようになっている。なお、対向基板１０２の共通電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１０１の外部接続電極から延在する配線と電気的に導通が図られている。
【００３５】
ほかに、対向基板１０２には、液晶表示パネル１００の用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶表示パネル１００に光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板１０２に設けられる。くわえて、素子基板１０１および対向基板１０２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には貼付け又は間隙をもって配向方向に応じた偏光板１０３、１０４がそれぞれ設けられる。ただし、液晶１０８として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００３６】
さて、説明を再び図１に戻して、液晶表示パネル１００の電気的構成について説明する。液晶表示パネル１００の素子基板１０１にあっては、画像表示領域ＡＡが形成されている。そこには、図においてＸ方向に沿って平行に複数本（ｍ本）の走査線１１２が配列して形成され、また、これと直交するＹ方向に沿って平行に複数本（６ｎ本）のデータ線１１４が形成されている。そして、これらの走査線１１２とデータ線１１４との各交点においては、ＴＦＴ１１６のゲート電極が走査線１１２に接続される一方、ＴＦＴ１１６のソース電極がデータ線１１４に接続されるとともに、ＴＦＴ１１６のドレイン電極が画素電極１１８に接続されている。そして、各画素は、画素電極１１８と、対向基板１０２に形成された共通電極１０８と、これら両電極間に挟持された液晶１０６とによって構成される結果、走査線１１２とデータ線１１４との各交差に対応して、マトリクス状に配列することとなる。なお、このほかに、各画素毎に、蓄積容量（図示省略）が設けられて、電気的にみて画素電極１１８と共通電極１０８とに挟持された液晶層に対して並列となっている。
【００３７】
次に、駆動回路群１２０は、走査線側駆動回路１３０、サンプリング回路１４０、およびデータ線側駆動回路１５０Ａからなり、上述のように素子基板１０１上に形成されるものである。これらの回路は、画素のＴＦＴと共通の製造プロセス（例えば、高温ポリシリコンプロセス）を用いてＴＦＴで形成されている。これにより、集積化や製造コストの面などにおいて有利となる。なお、この例では、データ線側駆動回路１５０Ａとサンプリング回路１４０を別体として説明するが、両者を一体としてデータ線１１４を駆動するデータ線駆動回路と捉えてもよいことは勿論である。
【００３８】
さて、走査線側駆動回路１３０は、シフトレジスタを有し、タイミングジェネレータ２００からのＹクロック信号ＹＣＫや、その反転Ｙクロック信号ＹＣＫＢ、Ｙ転送開始パルスＤＹ等に基づいて、走査線信号Ｙ１、Ｙ２、…、Ｙｍ（選択信号）を各走査線１１２に対して順次出力するものであり、シフトレジスタにおいてクロック信号に応じてパルスＤＹをシフトするタイミングで走査線信号Ｙ１、Ｙ２、…、Ｙｍを出力する。
【００３９】
一方、サンプリング回路１４０は、６本のデータ線１１４を１群とし、これらの群に属するデータ線１１４に対し、サンプリング信号ＳＲ１〜ＳＲｎにしたがって画像信号ＶＩＤ１〜ＶＩＤ６をぞれぞれサンプリングして供給するものである。サンプリング回路１４０には、ＴＦＴからなるスイッチ１４１が各データ線１１４の一端に設けられるとともに、各スイッチ１４１のソース電極は、画像信号ＶＩＤ１〜ＶＩＤ６のいずれかが供給される信号線に接続され、また、各スイッチ１４１のドレイン電極は１本のデータ線１１４に接続されている。さらに、各群に属するデータ線１１４に接続された各スイッチ１４１のゲート電極は、その群に対応してサンプリング信号ＳＲ１〜ＳＲｎが供給される信号線のいずれかに接続されている。前述したように画像信号ＶＩＤ１〜ＶＩＤ６は同時に供給されるので、サンプリング信号Ｓ１により同時にサンプリングされることとなる。
【００４０】
また、データ線側駆動回路１５０Ａは、タイミングジェネレータ２００からのＸクロック信号ＸＣＫや、その反転Ｘクロック信号ＸＣＫＢ、Ｘ転送開始パルスＤＸ等に基づいて、サンプリング信号ＳＲ１〜ＳＲｎ（選択信号）を順次出力するものである。
【００４１】
＜１−４：データ線側駆動回路＞
次に、データ線側駆動回路１５０Ａについて説明する。図４はデータ線側駆動回路の全体構成を示すブロック図である。図４に示すように、データ線側駆動回路１５０Ａは、Ｘシフトレジスタ１５１、論理演算部１５２およびインヒビット信号選択部１５２を備えている。
【００４２】
まず、Ｘシフトレジスタ１５１は、各シフトレジスタ単位回路Ｕa0〜Ｕanを縦続接続して構成されている。各シフトレジスタ単位回路Ｕa0〜Ｕanは、クロックドインバータ５０１、５０２とインバータ５０３とを備えている。
【００４３】
クロックドインバータ５０１および５０２は、制御端子電圧がＨレベルのときに各入力信号を反転して出力し、制御端子電圧がＬレベルのときに出力端子をハイインピーダンス状態にする。各制御端子には、所定期間だけアクティブとなるＸクロック信号ＸＣＫと反転Ｘクロック信号ＸＣＫＢが供給されるようになっている。
【００４４】
例えば、シフトレジスタ単位回路Ｕa0において、Ｘクロック信号ＸＣＫがＨレベルのときクロックドインバータ５０１は入力信号を反転して出力する。このとき、反転Ｘクロック信号ＸＣＫＢはＬレベルとなるので、クロックドインバータ５０２の出力端子はハイインピーダンス状態となっている。したがって、この場合には、入力信号がクロックドインバータ５０１とインバータ５０３とを介して出力される。一方、反転Ｘクロック信号ＸＣＫＢがＨレベルのときクロックドインバータ５０２は入力信号を反転して出力する。このとき、Ｘクロック信号ＸＣＫはＬレベルとなっているので、クロックドインバータ５０１の出力端子はハイインピーダンス状態となっている。この場合には、クロックドインバータ５０２とインバータ５０３とによってラッチ回路が構成されることになる。
【００４５】
これにより、各シフトレジスタ単位回路Ｕa0〜Ｕanは、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢに同期してＸ転送開始パルスＤＸを順次シフトして、シフトパルスＣ０〜Ｃｎを生成する。このシフト動作によって、あるシフトパルスＣｊと次のシフトパルスＣj+1とは、アクティブ期間（Ｈレベル）がＸクロック信号ＸＣＫの１／２周期だけ重複するものとなる。
【００４６】
次に、論理演算部１５２は、演算単位回路Ｕb1〜Ｕbnを備えている。各演算単位回路Ｕb1〜Ｕbnは、各シフトレジスタ単位回路Ｕa1〜Ｕanの入力信号と出力信号の論理積を反転して信号Ｓ１〜Ｓｎとして出力するナンド回路５０４とノア回路５０５とを備えている。ノア回路５０５は、後述するＸ選択インヒビット信号XINHB1〜XINHBnと信号Ｓ１〜ＳｎとがともにＬレベルの場合にＨレベルとなるサンプリング信号ＳＲ１〜ＳＲｎを出力する。すなわち、ノア回路５０５によって、Ｘ選択インヒビット信号XINHB1〜XINHBn（選択パルス信号）がＨレベルの期間中は、信号Ｓ１〜ＳｎがＬレベル（アクティブ）であっても、サンプリング信号ＳＲ１〜ＳＲｎはＬレベル（非アクティブ）となる。換言すれば、ノア回路５０５は、サンプリング信号ＳＲ１〜ＳＲｎ（選択信号）のアクティブ期間を制限する論理回路として機能する。
【００４７】
次に、インヒビット信号選択部１５３は、制御単位回路Ｕc1〜Ｕcnを備えており、各制御単位回路Ｕc1〜Ｕcnは、ナンド回路５０６、インバータ５０７、およびトランスファーゲート５０８，５０９を有している。なお、トランスファーゲート５０８は、信号供給線ＬＸに近接して設けられている。したがって、信号供給線ＬＸとトランスファーゲート５０８との間の配線容量は極めて小さく、実用上無視できる程度のものである。
【００４８】
各制御単位回路Ｕc1〜Ｕcnは、信号供給線ＬＸを介して供給されるＸインヒビット信号XINHB（パルス信号）の中から所定のパルスを選択し、これをＸ選択インヒビット信号XINHB1〜XINHBnとして上述したノア回路５０５に出力するようになっている。ここで、Ｘインヒビット信号XINHBは、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢのレベルが遷移するタイミングを中心とする所定期間においてＨレベルとなる複数のインヒビットパルス（パルス）を有する（図５参照）。
【００４９】
トランスファーゲート５０８は、ナンド回路５０６の出力たる制御信号Ｎ１，Ｎ２，…，ＮｎがＨレベルのときにのみオン状態となって、Ｘインヒビット信号XINHBをＸ選択インヒビット信号XINHB1〜XINHBnとして出力するとともに、Ｌレベルのときにハイインピーダンス状態となる。したがって、各制御単位回路Ｕc1〜Ｕcnは、制御信号Ｎ１，Ｎ２，…，ＮｎがＬレベルになると、信号供給線ＬＸから切り離されることになる。これにより、信号供給線ＬＸに付随する容量を減少させることができる。
【００５０】
一方、トランスファーゲート５０９は制御信号Ｎ１，Ｎ２，…，ＮｎがＬレベルのときオン状態となって、低位側電源電圧ＶＳＳＸを出力するから、トランスファーゲート５０８からノア回路５０５の入力端子に至るまでの信号線電圧をＬレベルに固定することができる。これにより、当該配線にノイズが混入してノア回路５０５が誤動作するといったことがなくなる。
【００５１】
ここで、ある制御単位回路Ｕcjに着目すると、ナンド回路５０６の一方の入力端子には、当該制御単位回路Ｕcjに対応する接続点Ａjの内部信号Ｐｊが供給される一方、他方の入力端子には前段の接続点Ａj-1の内部信号Ｐｊ-1が供給される。すなわち、ある制御単位回路Ｕcjは、対応するシフトレジスタ単位回路Ｕajの内部信号Ｐｊと前段のシフトレジスタ単位回路Ｕaj-1における内部信号Ｐj-1とのうちいずれか一方がアクティブになる期間（この例では、Ｌレベル）にのみ、Ｘインヒビット信号XINHBを選択してＸ選択インヒビット信号XINHB1〜XINHBnを生成し、これを論理演算部１５２に供給している。
【００５２】
このようにしてＸ選択インヒビット信号XINHB1〜XINHBnを生成したのは、以下の理由による。各演算単位回路Ｕb1〜Ｕbnを構成する総てのノア回路５０５に常にＸインヒビット信号XINHBを供給すると、それらの入力容量や信号供給線ＬＸからノア回路５０５までの配線容量によって負荷が重くなる。しかし、信号Ｓ１〜Ｓｎの各アクティブ期間は、その開始タイミングと終了タイミングで発生する２個のインヒビットパルスを用いれば制限することができる。そこで、各信号Ｓ１〜Ｓｎ毎にＸインヒビット信号XINHBの選択期間を設け、これに従ってＸインヒビット信号XINHBを選択している。
【００５３】
この場合、選択期間は少なくとも対応する信号Ｓ１〜Ｓｎがアクティブとなる期間を含む必要がある。各信号Ｓ１〜Ｓｎは、各シフトレジスタ単位回路Ｕa1〜Ｕanの入力信号と出力信号がともにアクティブとなる期間にアクティブとなる。したがって、当該期間を含むように各シフトレジスタ単位回路Ｕa1〜Ｕanの入力信号と出力信号とのうちいずれか一方がアクティブとなるときにアクティブとなるなるように選択期間を定めればよい。
【００５４】
この選択期間は、各シフトレジスタ単位回路Ｕa1〜Ｕanの入力信号と出力信号とに基づいて定めることができるが、これらの信号は、各シフトレジスタ単位回路Ｕa1〜Ｕanのインバータ５０３の出力信号として与えられる。このため、インバータ５０３の遅延時間やそれを構成するトランジスタの特性の影響を受けることになる。そこで、本実施形態では、内部信号Ｐｊと前段の内部信号Ｐj-1とに基づいて、選択期間を指示する制御信号Ｎｊを生成し、これに基づいてＸインヒビット信号XINHBを選択しているのである。
【００５５】
＜１−５：データ線側駆動回路の動作＞
次に、データ線側駆動回路１５０Ａの動作について図５を参照しつつ説明する。図５は、データ線側駆動回路１５０Ａの動作を示すタイミングチャートである。
【００５６】
まず、時刻Ｔ１において、Ｘクロック信号ＸＣＫがＨレベルになると、第０番目のシフトレジスタ単位回路Ｕa0のクロックドインバータ５０１がアクティブになって、接続点Ａ０の内部信号Ｐ０がＨレベルからＬレベルに立ち下がる。
【００５７】
次に、時刻Ｔ２において、反転Ｘクロック信号ＸＣＫがＨレベルになると、第１番目のシフトレジスタ単位回路Ｕa1においてクロックドインバータ５０１がアクティブとなる。このとき、前段のクロックドインバータ５０１は非アクティブとなるが、クロックドインバータ５０２がアクティブとなり、インバータ５０３とともにラッチ回路を構成する。したがって、時刻Ｔ２でも信号Ｐ０は時刻Ｔ１におけるＬレベルを維持する一方、信号Ｐ１はＨレベルからＬレベルに遷移する。
【００５８】
そして、時刻Ｔ３に至ると、再びシフトレジスタ単位回路Ｕa0のクロックドインバータ５０１がアクティブになるから、信号Ｐ０はＬレベルからＨレベルに遷移する。また、シフトレジスタ単位回路Ｕa1においては、クロックドインバータ５０１が非アクティブとなる一方、クロックドインバータ５０２がアクティブとなり信号Ｐ１がＬレベルまま維持される。さらに、次段のシフトレジスタ単位回路Ｕa2において、クロックドインバータ５０１がアクティブとなり、信号Ｐ２がＨレベルからＬレベルに遷移する。
【００５９】
このように、各シフトレジスタ単位回路Ｕa0〜Ｕanは、Ｘ転送開始パルスＤＸをＸクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢに従って順次転送していく。
【００６０】
ここで、演算単位回路Ｕb1のナンド回路５０４は、信号Ｃ０，Ｃ１の論理積を反転して信号Ｓ１を生成し、次段のナンド回路５０４も同様に信号Ｃ１，Ｃ２にの基づいて信号Ｓ２を生成する。したがって、信号Ｓ１は、図に示すように時刻Ｔ２から時刻Ｔ３までの期間にＬレベルとなり、信号Ｓ２は時刻Ｔ３から時刻Ｔ４までの期間にＬレベルとなる。
【００６１】
次に、インヒビット信号選択部１５３にあっては、信号供給線ＬＸを介してＸインヒビット信号XINHBが供給される。Ｘインヒビット信号XINHBは、図に示すようにＸクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢのレベルが遷移するタイミング（例えば、時刻Ｔ１，Ｔ２，…）を中心とする所定期間においてＨレベルとなっている。
【００６２】
ここで、制御単位回路Ｕc1にあっては、ナンド回路５０６によって、信号Ｐ０と信号Ｐ１のうちいずれか一方がＬレベル（アクティブ）のとき、Ｈレベルとなる制御信号Ｎ１が生成される。信号Ｐ０は時刻Ｔ１から時刻Ｔ３までの期間中アクティブとなる一方、信号Ｐ１は時刻Ｔ２から時刻Ｔ４までの期間中アクティブとなるから、制御信号Ｎ１は図に示すように時刻Ｔ１から時刻Ｔ４までの期間中アクティブとなる。そして、当該期間にのみ制御単位回路Ｕc1のトランスファーゲート５０８がオン状態となり、他の期間ではトランスファーゲート５０９がオン状態となるから、Ｘ選択インヒビット信号XINHB1は図に示すように４個のインヒビットパルスＱ１〜Ｑ４を有するものとなる。このＸ選択インヒビット信号XINHB1が対応するノア回路５０５に供給されると、ノア回路５０５はＸ選択インヒビット信号XINHB1と信号Ｓ１がともにＬレベルのときアクティブ（Ｈレベル）となるサンプリング信号ＳＲ１を生成する。このため、サンプリング信号ＳＲ１のアクティブ期間は、図に示すように信号Ｓ１のアクティブ期間をインヒビットパルスＱ２およびＱ３によって制限したものとなる。
【００６３】
次に、制御単位回路Ｕc2においても同様に、ナンド回路５０６によって信号Ｐ１と信号Ｐ２に基づいて、時刻Ｔ２から時刻Ｔ５までの期間中アクティブとなる制御信号Ｎ２が生成されるから、Ｘ選択インヒビット信号XINHB2は図に示すように４個のインヒビットパルスＱ２'、Ｑ３、Ｑ４'、Ｑ５を有するものとなる。これにより、サンプリング信号ＳＲ２のアクティブ期間は、図に示すように信号Ｓ２のアクティブ期間をインヒビットパルスＱ３およびＱ４'によって制限したものとなる。
【００６４】
したがって、サンプリング信号ＳＲ１とＳＲ２とは、ともにインヒビットパルスＱ３によって非アクティブとなるので、アクティブ期間が重複することがなくなる。このことは、他のサンプリング信号についても同様である。
【００６５】
これにより、各サンプリング信号ＳＲ１〜ＳＲｎは、必ず排他的にアクティブとなる。したがって、隣接するブロックに同一の画像信号VID1〜VID6が同時に供給されるといったことがなくなり、画像品質を向上させることができる。
【００６６】
さらに、トランスファーゲート５０８は、制御信号Ｎ１，Ｎ２，…がＨレベル（アクティブ）となるときにのみにオン状態となり、各制御信号Ｎ１，Ｎ２，…の位相は、Ｘクロック信号ＸＣＫの１／２周期ずつずれており、また、それらがＨレベルとなるのはＸクロック信号ＸＣＫの３／２周期である。このため、Ｘシフトレジスタ１５１が正常に動作しているとすれば、同時にＨレベルとなる制御信号の数は最大‘３’である。したがって、トランスファーゲート５０８からノア回路５０５までの配線容量値とノア回路５０５の入力容量値との合計値をＣａとすれば、信号供給線ＬＸに付加される寄生容量の値は最大で３Ｃａとなる。一方、インヒビット信号選択部１５３を設けないとすれば、寄生容量値はｎ・Ｃａとなる。したがって、この例によれば、Ｘインヒビット信号XINHBを駆動する際の容量性負荷を減らすことができ、当該信号を駆動する回路の消費電力を大幅に低減することができる。
【００６７】
ところで、信号供給線ＬＸは、その抵抗成分と寄生容量成分によって、分布定数型のローパスフィルタを構成しているが、寄生容量値を低減することによって、そのカットオフ周波数を上げることができる。このため、パルス幅が狭く高周波成分を多く含むインヒビットパルスであっても十分伝送することが可能となる。
【００６８】
＜１−６：データ線側駆動回路の他の構成例＞
上述したデータ線側駆動回路１５０Ａは、Ｘ転送開始パルスＤＸがＨレベルでアクティブとなる正論理に対応するのものであった。この変形例のデータ線側駆動回路１５０Ａ'は、Ｘ転送開始パルスＤＸ'がＬレベルでアクティブとなる負論理に対応するものである。
【００６９】
図６は、データ線側駆動回路１５０Ａ'の回路図であり、図７は、そのタイミングチャートである。データ線側駆動回路１５０Ａ'は、論理演算部１５２においてナンド回路５０４の替わりにノア回路５０４'を用いる点、ノア回路５０５の替わりにナンド回路５０５'を用いる点、および、インヒビット信号選択部１５３においてナンド回路５０６の替わりにノア回路５０６'を用いる点を除いて、図４に示すデータ線側駆動回路１５０Ａと同様である。
【００７０】
図７に示すようにＸ転送開始パルスＤＸ'はＬレベルでアクティブとなるため、信号Ｐ０，Ｐ１，…はＨレベルでアクティブとなる。くわえて、制御信号Ｎ１，Ｎ２，…はＬレベルでアクティブとなる。
【００７１】
したがって、この例においても、正論理の場合と同様に、ある制御単位回路Ｕcjは、接続点Ａｊの内部信号Ｐｊと前段の接続点Ａｊ-1の内部信号Ｐｊ-1とのうちいずれか一方がアクティブになる期間（この例では、Ｈレベル）にのみ、Ｘインヒビット信号XINHBが、論理演算部１５２に供給される。これにより、Ｘインヒビット信号XINHBを駆動する際の容量性負荷を減らすことができ、当該信号を駆動する回路の消費電力を大幅に低減するとともに、インヒビットパルスのパルス幅を狭くすることが可能となる。
【００７２】
上述したデータ線側駆動回路１５０Ａ、１５０Ａ'にあっては、図４または図６に示すようにＸシフトレジスタ１５１とインヒビット信号選択部１５３、１５３'との間に、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢを供給するクロック信号供給線を各々配置したが、図２２に示すように、インヒビット信号選択部１５３、１５３'の入力側にクロック信号供給線Ｌａ、Ｌｂを各々配置するようにしてもよい。
【００７３】
要は、Ｘシフトレジスタ１５１からサンプリング信号ＳＲ１〜ＳＲｎを出力する方向とは逆方向に、クロック信号供給線Ｌａ、Ｌｂおよびインヒビット信号XINHBを供給する信号供給線Ｌｂを配置することが望ましい。これにより、配線同士が交差する部分を大幅に減少させることができ、交差部に付随する寄生容量を低減することが可能となる。この結果、消費電力の低減および動作の高速化を図ることができる。
【００７４】
＜１−７：走査線駆動回路＞
次に、走査線側駆動回路１３０について説明する。図８は、走査線側駆動回路１３０の構成を示すブロック図である。この図に示すように走査線側駆動回路１３０の基本構成はデータ線側駆動回路１５０Ａと近似しており、Ｙシフトレジスタ１３１、論理演算部１３２、およびインヒビット信号選択部１３３を備えている。
【００７５】
Ｙシフトレジスタ１３１は、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢの替わりにＹクロック信号ＹＣＫおよび反転Ｙクロック信号ＹＣＫＢが供給される点およびｍ＋１個のシフトレジスタ単位回路Ｕa0〜Ｕamを備える点を除いて、上述したＸシフトレジスタ１５０Ａと同様である。また、論理演算部１３２は、ナンド回路とノア回路とを備えたｍ個の演算単位回路Ｕb1〜Ｕbmを備えている。くわえて、インヒビット信号選択部１３３は、Ｙインヒビット信号YINHBを選択するｍ個の制御単位回路Ｕc1〜Ｕcmを備える点を除いて、上述したインヒビット信号選択部１５３と同様である。
【００７６】
したがって、走査線側駆動回路１３０は、上述したＸシフトレジスタ１５０Ａと同様にＹインヒビット信号YINHBを駆動する際の容量性負荷を減らすことができ、当該信号を駆動する回路の消費電力を大幅に低減するとともに、インヒビットパルスのパルス幅を狭くすることが可能となる。
【００７７】
なお、この走査線側駆動回路１３０において、図６に示す負論理で構成されたものを適用してもよいことは勿論である。さらに、図２２に示すデータ線側駆動回路の他の構成例と同様に、インヒビット信号選択部１３３の入力側にＹクロック信号ＹＣＫおよび反転Ｙクロック信号ＹＣＫＢの供給線を各々配置するようにしてもよいことは勿論である。
【００７８】
＜１−８：液晶表示パネルの全体動作＞
次に、上述した液晶表示パネルの動作について説明する。まず、走査線側駆動回路１３０において、垂直走査期間の最初にＹ転送開始パルスＤＹが供給される。このＹ転送開始パルスＤＹは、走査線側駆動回路１３０において、Ｙクロック信号ＹＣＫおよびその反転Ｙクロック信号ＹＣＫＢによって順次シフトされて、各走査線１１２に出力される。走査線信号Ｙ１〜Ｙｍは、Ｙインヒビット信号YINHBによって、Ｙクロック信号ＹＣＫおよびその反転Ｙクロック信号ＹＣＫＢのレベルが遷移するタイミングを中心とする所定期間非アクティブとなるので、走査線信号Ｙ１〜Ｙｍのアクティブ期間が重複することがない。これにより、複数の走査線１１２が１本ずつ排他的に選択されることとなる。
【００７９】
一方、データ線線側駆動回路１５０において、Ｘ転送開始パルスＤＸが供給されると、上述のように、Ｘ転送開始パルスＤＸは、データ線側駆動回路１５０Ａにおいて、Ｘクロック信号ＸＣＫおよびその反転Ｘクロック信号ＸＣＫＢの半周期毎に順次シフトされて、サンプリング信号ＳＲ１〜ＳＲｎとして出力される。あるサンプリング信号から次のサンプリング信号にアクティブ期間が移行する境界のタイミングにおいて、Ｘインヒビット信号XINHBがアクティブとなって、両サンプリング信号を非アクティブとするから、各サンプリング信号ＳＲ１〜ＳＲｎは排他的にアクティブとなる。
【００８０】
ここで、サンプリング信号ＳＲ１が出力されると、この群に属する６本のデータ線１１４に、それぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされて、これらの画像信号ＶＩＤ１〜ＶＩＤ６が現時点で選択された走査線と交差する６個の画素に、当該ＴＦＴ１１６によってそれぞれ書き込まれることとなる。この後、サンプリング信号ＳＲ２が出力されると、今度は、次の６本のデータ線１１４にそれぞれ画像信号ＶＩＤ１〜ＶＩＤ６がサンプリングされ、これらの画像信号ＶＩＤ１〜ＶＩＤ６がその時点で選択された走査線と交差する６個の画素に、当該ＴＦＴ１１６によってそれぞれ書き込まれることとなる。
【００８１】
以下同様にして、サンプリング信号ＳＲ３、ＳＲ４、…、ＳＲｎが順次出力されると、各サンプリング信号に対応する６本のデータ線１１４にそれぞれ画像信号ＶＩＤ１〜ＶＩＤ６が出力され、これらの画像信号ＶＩＤ１〜ＶＩＤ６がその時点で選択された走査線と交差する６個の画素にそれぞれ書き込まれることとなる。そして、この後、次の走査線が選択され、再び、サンプリング信号ＳＲ１〜ＳＲｎが順次出力されて、同様な書き込みが繰り返し実行されることとなる。
【００８２】
このような駆動方式では、サンプリング回路１４０におけるスイッチ１４１を駆動制御するデータ線側駆動回路１５０Ａの段数が、各データ線１１４を点順次で駆動する方式と比較して１／６に低減される。さらに、データ線側駆動回路１５０Ａに供給すべきＹクロック信号ＹＣＫおよびその反転Ｙクロック信号ＹＣＫＢの周波数も各データ線１１４を点順次で駆動する方式と比較すると１／６で済むので、段数の低減化と併せて低消費電力化も図られることとなる。
【００８３】
さらに、Ｘインヒビット信号XINHBを供給する信号供給線ＬＸに付随する寄生容量値を低減することができるから、インヒビットパルスのパルス幅を狭くすることができる。これにより、サンプリング回路１４０におけるサンプリング期間を十分長くとることができるから、高精細な画像を高品質で表示することが可能となる。
【００８４】
＜２．第２実施形態＞
上述した第１実施形態では、対応するシフトレジスタ単位回路および前段の各内部信号に基づいて、信号供給線に接続されるトランスファーゲート５０８をオン状態にし、インヒビット信号を所定期間だけ取り込んで選択インヒビット信号を生成し、これにより、信号供給線に付随する容量成分を低減することができた。
【００８５】
しかしながら、電源投入時において各シフトレジスタ単位回路の内部信号がＨレベルとなるかＬレベルになるかは確率の問題である。したがって、電源投入時には総ての制御単位回路においてトランスファーゲート５０８がオン状態となることが起こり得る。このため、インヒビット信号を駆動する駆動回路としては、電源投入時の重い負荷を考慮して、大電流を早い応答速度で供給できるものを用いる必要があった。
【００８６】
第２実施形態はこの点に鑑みてなされたものであり、電源投入時の消費電力を削減することを目的とする。
【００８７】
＜２−１：液晶装置の全体構成＞
第２実施形態に係る液晶装置の全体構成は、データ線側駆動回路１５０Ａおよび走査線側駆動回路１３０の詳細な構成を除いて、図１に示す第１実施形態の液晶装置と同一である。また、第２実施形態のタイミングジェネレータ２００は、各フィールドの開始時にアクティブとなるリセット信号ＳＩＮＴを生成するようになっている。
【００８８】
また、第２実施形態の走査線駆動回路は、その段数を除いて、以下に述べるデータ線駆動回路と同様に構成されているので、ここでは、その詳細な説明を省略する。
【００８９】
＜２−２：データ線側駆動回路の構成＞
図９は第２実施形態に係るデータ線側駆動回路１５０Ｂの詳細な構成を示す回路図である。図に示すようにデータ線側駆動回路１５０Ｂは、第１実施形態で説明した論理演算部１５２およびインヒビット信号選択部１５３を有するとともに、Ｘシフトレジスタ１５１の替わりにＸシフトレジスタ１５１ａを備えている。このＸシフトレジスタ１５１ａが図４に示すＸシフトレジスタ１５１と相違するのは、各シフトレジスタ単位回路Ｕa0〜Ｕanにおいて、インバータ５０３の替わりにノア回路５０３ａを用いる点である。
【００９０】
各シフトレジスタ単位回路Ｕa0〜Ｕanにおいて、ノア回路５０３ａは、リセット信号ＳＩＮＴとクロックドインバータ５０２の出力信号の論理和を算出しこれを反転して出力するから、リセット信号ＳＩＮＴがＬレベルである場合、クロックドインバータ５０２の出力信号を反転するインバータとして機能する。したがって、リセット信号ＳＩＮＴがＬレベルの期間（非アクティブ期間）にあっては、クロックドインバータ５０２とノア回路５０３ａとは、ラッチ回路として機能する。
【００９１】
一方、リセット信号ＳＩＮＴがＨレベルの期間（アクティブ期間）にあっては、ノア回路５０３ａの出力信号は、強制的にＬレベルにリセットされる。リセット信号ＳＩＮＴは１フィールド周期の信号であって、フィールド開始のごく短い期間中（例えば、垂直ブランキング期間の一部）、アクティブとなる。したがって、各シフトレジスタ単位回路Ｕa0〜Ｕanの出力信号Ｃ０〜Ｃｎは必ず各フィールドの開始時点でリセットされ、Ｌレベルとなる。そして、Ｘクロック信号ＸＣＫまたは反転Ｘクロック信号ＸＣＫＢのいずれか一方がアクティブになると、各接続点Ａ０〜Ａｎの内部信号Ｐ０〜Ｐｎは、Ｈレベルになる。すると、各ナンド回路５０６の出力たる制御信号Ｎ１〜Ｎｎは総てＬレベルになる。これにより、総てのトランスファーゲート５０８がオフ状態となる。
【００９２】
すなわち、このデータ線側駆動回路１５０Ｂによれば、リセット信号ＳＩＮＴがＨレベルとなったときに、各シフトレジスタ単位回路Ｕa0〜Ｕanの出力信号を強制的にリセットすることにより、信号供給線ＬＸに付随する寄生容量の値をリセット時に最小にすることが可能となる。
【００９３】
＜２−３：データ線側駆動回路の動作＞
次に、データ線側駆動回路１５０Ｂの動作を図１０および図１１を参照しつつ説明する。図１０は、垂直走査期間におけるデータ線側駆動回路１５０Ｂの動作を示すタイミングチャートである。また、図１１は、電源投入後の最初の水平走査期間におけるデータ線側駆動回路１５０Ｂの動作を示すタイミングチャートである。
【００９４】
まず、図１０に示すように、１フィールド期間の開始において、リセット信号ＳＩＮＴがアクティブ（この例ではＨレベル）となり、この後、Ｙ転送開始パルスＤＹがアクティブとなる。そして、Ｙ転送開始パルスＤＹがＬレベルからＨレベルに立ち上がった後にＹクロック信号ＹＣＫが生成される。
【００９５】
また、Ｙクロック信号ＹＣＫの１／２周期は、１水平走査期間と一致しており、１水平走査期間内において図１０に示すＸ転送開始パルスＤＸ、Ｘクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢがデータ線側駆動回路１５０Ｂに供給される。
【００９６】
したがって、図１０に示す時刻Ｔ０において、この液晶装置に電源が投入されたとすると、まず、リセット信号ＳＩＮＴが生成され、この後、図１１に示すＸクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢがＸシフトレジスタ１５１ａに供給される。換言すれば、Ｘシフトレジスタ１５１ａへのＸクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢの供給に先立って、リセット信号ＳＩＮＴが生成され、これによって、各シフトレジスタ単位回路の出力信号がＬレベルにリセットされ、続いて接続点Ａ０〜Ａｎの内部信号Ｐ０〜ＰｎがＨレベルにリセットされる。
【００９７】
上述したように各制御単位回路は、ナンド回路５０６の入力信号たる内部信号Ｐ０〜ＰｎがＨレベルの場合に、Ｌレベルとなる制御信号Ｎ１〜Ｎｎを生成する。  したがって、時刻Ｔ１において、各制御単位回路Ｕc1〜Ｕcnのトランスファーゲート５０８は、総てハイインピーダンス状態となっている。
【００９８】
ここで、各演算単位回路Ｕb1〜Ｕbnのノア回路５０５の入力端子から、トランスファーゲート５０８までの容量値をＣａで表すものとし、他の配線容量を無視するものとする。この場合、時刻Ｔ１における信号供給線ＬＸの入力端子からデータ線側駆動回路１５０Ｂの内部を見た入力容量Ｃは、図に示すように「０」となる。
【００９９】
次に、時刻Ｔ２において、第０番目のシフトレジスタ単位回路Ｕa0の内部信号Ｐ０がＨレベルからＬレベルに変化してアクティブになると、信号Ｎ１がＬレベルからＨレベルに変化し、当該制御単位回路Ｕc1のトランスファーゲート５０８がオン状態となる。ただし、時刻Ｔ２において、他のシフトレジスタ単位回路Ｕa1〜Ｕanにおける内部信号Ｐ１，Ｐ２，…，Ｐｎは依然としてＨレベルのままであるから、第１番目から第ｎ番目までの制御単位回路Ｕc1〜Ｕcnにおけるトランスファーゲート５０８はハイインピーダンス状態となっている。したがって、時刻Ｔ２における前記入力容量Ｃは、図に示すように「Ｃａ」となる。この状態は時刻Ｔ３まで維持されることになる。
【０１００】
次に、時刻Ｔ３に至ると、内部信号Ｐ１がＬレベルに遷移し、これに同期して信号Ｎ２がＨレベルになる。すると、制御単位回路Ｕc2のトランスファーゲート５０８がオン状態となる。このとき、制御信号Ｎ１はＨレベルであるから、制御単位回路Ｕc1のトランスファーゲート５０８もオン状態となっている。したがって、時刻Ｔ３における前記入力容量Ｃは、図に示すように「２Ｃａ」となる。
【０１０１】
次に、時刻Ｔ４に至ると、内部信号Ｐ２がＬレベルに、信号Ｎ３がＨレベルになるので、制御単位回路Ｕc1，Ｕc2にくわえて、制御単位回路Ｕc3のトランスファーゲート５０８がオン状態となる。したがって、時刻Ｔ４における前記入力容量Ｃは、図に示すように「３Ｃａ」となる。
【０１０２】
次に、時刻Ｔ５に至ると、内部信号Ｐ１がＨレベル（非アクティブ）に遷移するので、制御信号Ｎ１がＬレベルとなり、制御単位回路Ｕc1のトランスファーゲート５０８がオフ状態になる。このとき、第３番目のシフトレジスタ単位回路Ｕa3にＸ転送開始パルスＤＸが転送され、内部信号Ｐ３がＬレベルに遷移する。すると、制御信号Ｎ４がＨレベルとなって制御単位回路Ｕc4のトランスファーゲート５０８がオン状態となる。したがって、時刻Ｔ５にあっては、第２番目〜第４番目の制御単位回路Ｕc2〜Ｕc4おいて、トランスファーゲート５０８がオン状態となる。この結果、前記入力容量Ｃは、図に示すように「３Ｃａ」となる。以後、Ｘクロック信号ＸＣＫの半周期毎に、トランスファーゲート５０８がオン状態となる制御単位回路がずれていく。
【０１０３】
このように上述したデータ線側駆動回路１５０Ｂによれば、各制御単位回路Ｕc1〜Ｕcnは、各演算単位回路Ｕb1〜Ｕbnにおいて各信号Ｓ１〜Ｓｎがアクティブとなる期間を含む所定期間にインヒビット信号XINHBを選択して、各演算単位回路Ｕb1〜Ｕbnに供給するようにしたので、消費電力を削減することが可能となる。
【０１０４】
また、各シフトレジスタ単位回路Ｕa0〜Ｕanの出力信号Ｃ０〜Ｃｎ、および内部信号Ｐ０〜Ｐｎは、リセット信号ＳＩＮＴによって１フィールド毎にリセットされるようになっているから、各制御単位回路Ｕc1〜Ｕcnを構成するトランスファーゲート５０８は、フィールドの開始時点で必ずオフ状態となる。ここで、インヒビット信号XINHBをデータ線側駆動回路１５０Ｂに供給するための駆動回路について考えると、当該駆動回路の最大出力電流は、オン状態となるトランスファーゲート５０８の最大数によって決定される。この例では、各シフトレジスタ単位回路Ｕa0〜Ｕanの内部信号Ｐ０〜Ｐｎはリセット信号ＳＩＮＴによって１フィールド毎にリセットされるようになっているから、電源投入時に内部信号Ｐ０〜Ｐｎの論理レベルがＨレベルになるものがあったとしても、電源投入後の最初のフィールドが開始する時点において、内部信号Ｐ０〜Ｐｎを総て強制的にリセットさせることができる。
【０１０５】
したがって、駆動回路の駆動能力は、最大３個のノア回路５０５を駆動できれば十分である。特に、高精細度の画像を表示する液晶装置にあっては、データ線６ａの数が増加するため、これに対応して制御単位回路数も増加する。例えば、ＳＶＧＡ方式の液晶装置にあっては、データ線６ａが１０２４本あるため、仮にリセットを行わないとすると、相展開数‘６’を考慮しても最大１７１個のノア回路５０５を駆動できる駆動回路を用いる必要があるが、上述した例では、３個のノア回路５０５を駆動できれば足りるため、駆動回路の回路構成を大幅に減少させることができるとともに、消費電流を削減することが可能となる。
【０１０６】
＜２−４：データ線側駆動回路の他の構成例＞
上述したデータ線側駆動回路１５０Ｂは、リセット信号ＳＩＮＴやＸ転送開始パルスＤＸ等がＨレベルでアクティブとなる正論理のものであったが、これを負論理で構成しても良いことは勿論である。負論理に対応するデータ線側駆動回路１５０Ｂ'は、図１２に示すように構成することができる。このデータ線側駆動回路１５０Ｂ'は、図６に示すデータ線側駆動回路１５０Ａ'と同様に論理演算部１５２'とインヒビット選択部１５３'を備える一方、Ｘシフトレジスタ１５１'の替わりにＸシフトレジスタ１５１ｂを用いる点で相違する。Ｘシフトレジスタ１５１Ｂ'はインバータ５０３の替わりにナンド回路５０３ｂを用いる点を除いて、図６に示すＸシフトレジスタ１５１と同様である。なお、図７および図８はデータ線側駆動回路１５０Ｂ'の動作を示すタイミングチャートである。
【０１０７】
また、データ線側駆動回路１５０Ｂ、１５０Ｂ'にあっても、第１実施形態で図２２を用いて説明したのと同様に、Ｘクロック信号ＸＣＫ、反転Ｘクロック信号ＸＣＫＢ、およびリセット信号ＳＩＮＴ供給する配線を、信号供給線ＬＸと同様にインヒビット信号選択部１５３の入力側に設けてもよいことは勿論である。
【０１０８】
このように第２実施形態においても、入力信号を供給する供給線をＸシフトレジスタ１５１ａ、１５１ｂの出力方向と反対側に配置して、配線間の交差を少なくすることができる。これにより、交差部に付随する寄生容量を減少させることができ、消費電力の低減および動作の高速化を図ることが可能となる。
【０１０９】
＜２−５：リセット信号生成回路の構成例＞
この例では、各フィールドの開始時にアクティブとなるリセット信号ＳＩＮＴをタイミング発生回路３００で生成し、これをデータ線駆動回路１００と走査線駆動回路２００とに供給するようにしたが、複数のフィールドに１回の割合でリセット信号ＳＩＮＴを発生するようにしてもよい。また、電源投入時を検出し、検出結果に基づいてリセット信号ＳＩＮＴを生成し、各フィールドの開始時点では、リセット信号ＳＩＮＴを生成しないようにしてもよい。さらに、電源投入時にリセット信号ＳＩＮＴを生成し、かつ各フィールドの開始時においてもリセット信号ＳＩＮＴを生成するようにしてもよい。要は、電源投入からＸクロック信号ＸＣＫおよび反転Ｘクロック信号ＸＣＫＢが生成されるまで期間、あるいは、電源投入からＹクロック信号ＹＣＫおよび反転Ｙクロック信号ＹＣＫＢが生成されるまで期間において、リセット信号ＳＩＮＴがアクティブとなるのであれば、いかなるものであってもよい。
【０１１０】
さてここで、電源投入時を検出し、検出結果に基づいてリセット信号ＳＩＮＴを生成するリセット信号生成回路の一例について説明する。このリセット信号生成回路は、タイミングジェネレータ２００の内部に構成されている。図１５はリセット信号生成回路の回路図であり、図１６はそのタイミングチャートである。
【０１１１】
図１５に示すように、高電位電源ＶDDと低電位電源ＶSSの間には、抵抗３１１とコンデンサ３１２とが直列接続して設けられている。そして、これらの素子の接続点は、インバータ３１３の入力端子に接続されており、その出力信号がインバータ３１４および３１５を介してイクスクルーシブ・オア回路３１６の一方の入力端子に供給される一方、その他方の入力端子には、インバータ３１３の出力信号が供給されるようになっている。そして、イクスクルーシブ・オア回路３１６の出力信号がリセット信号ＳＩＮＴとして取り出されるようになっている。なお、インバータ３１３の閾値電圧はＶthとなっている。
【０１１２】
以上の構成において、液晶装置の電源が投入され、時刻T10において、高電位電源ＶDDの電圧がＬレベルからＨレベルに立ち上がると、抵抗３１１を介してコンデンサ３１２に充電が開始される。この後、時刻T11において、コンデンサ３１２の充電電圧が閾値電圧Ｖthを上回ると、インバータ３１３の出力信号はＨレベルからＬレベルに立ち下がる。この出力信号はインバータ３１４および３１５によって遅延されるため、その遅延時間とΔＴとすれば、インバータ３１５の出力信号は図に示すものとなる。上述したようにイクスクルーシブ・オア回路３１６は、インバータ３１５の出力信号とインバータ３１３の出力信号との排他的論理和を算出するから、リセット信号ＳＩＮＴは、図に示すように時刻Ｔ11においてＬレベルからＨレベルに立ち上がり、期間ΔＴだけＨレベルを維持した後、Ｌレベルに立ち下がる。なお、タイミング発生回路３００の内部においては、リセット信号ＳＩＮＴがＨレベルからＬレベルに立ち下がる立下エッジを基準時として、基準時から所定時間が経過した後、Ｘクロック信号ＸＣＫあるいは、反転Ｘクロック信号ＸＣＫＢ、Ｙクロック信号ＹＣＫおよび反転Ｙクロック信号ＹＣＫＢ（図示せず）を生成するようにしている。
【０１１３】
＜３．応用例＞
＜３−１：イネーブル信号＞
上述した各実施形態においては、複数のインヒビットパルスを含むインヒビット信号XINHB、YINHBを選択し、選択された選択インヒビット信号を用いて、サンプリング信号ＳＲ１〜ＳＲｎおよび走査線信号Ｙ１〜Ｙｍを生成するようにした。ここで、インヒビット信号XINHB、YINHBのアクティブ期間はパルス幅を制限する対象となる信号の非アクティブ期間を特定するものであり、逆に、インヒビット信号XINHB、YINHBの非アクティブ期間に着目すれば、当該期間において対象となる信号がアクティブとなることが許容されている。したがって、インヒビット信号XINHB、YINHBの替わりに、対象となる信号がアクティブとなることを許容するイネーブル信号に対して、上述した各実施形態を適用できることは勿論である。
【０１１４】
＜３−２：駆動回路の構成＞
上述した各実施形態において、データ線側駆動回路１５０Ａ，１５０Ａ'，１５０Ｂ，１５０Ｂ'は、内部信号Ｐ０〜Ｐｎに基づいて制御信号Ｎ１〜Ｎｎを生成したが、本発明はこれに限定されるものではなく、シフトレジスタ単位回路Ｕa1〜Ｕanの入力信号と出力信号とに基づいて、制御信号Ｎ１〜Ｎｎを生成してもよいことは勿論である。
【０１１５】
より具体的には、図４および図９に示すデータ線側駆動回路１５０Ａ，１５０Ｂにあっては、ｊ番目の制御単位回路Ｕcjのナンド回路５０６の替わりにオア回路を用い、当該オア回路の入力端子に信号Ｃｊと信号Ｃj-1とを供給すればよい。
【０１１６】
図６および図１２に示すデータ線側駆動回路１５０Ａ'，１５０Ｂ'にあっては、ｊ番目の制御単位回路Ｕcjのノア回路５０６'の替わりアンド回路を用い、当該アンド回路の入力端子に信号Ｃｊと信号Ｃj-1とを供給すればよい。
【０１１７】
＜３−３：素子基板の構成など＞
上述した各実施形態においては、液晶パネルの素子基板１５１をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、チャネルが形成されたＴＦＴによって、画素のスイッチング素子（ＴＦＴ５０）やデータ線駆動回路１００、および走査線駆動回路２００の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
【０１１８】
例えば、素子基板１５１を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や各種の回路の素子を構成しても良い。このように素子基板１５１を半導体基板により構成する場合には、透過型の表示パネルとして用いることができないため、画素電極９ａをアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１５１を透明基板として、画素電極９ａを反射型にしても良い。
【０１１９】
なお、データ線側駆動回路１５０、走査線側駆動回路１３０等の周辺回路の一部または全部を、素子基板１５１に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１５１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１５１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【０１２０】
＜３−４：電子機器＞
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。
【０１２１】
＜３−４−１：プロジェクタ＞
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図１７は、プロジェクタの構成例を示す平面図である。
【０１２２】
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【０１２３】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネルと同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【０１２４】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【０１２５】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【０１２６】
＜３−４−２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１８は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００５の背面にバックライトを付加することにより構成されている。
【０１２７】
＜３−４−３：携帯電話＞
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図１９は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００５を備えるものである。この反射型の液晶パネル１００にあっては、必要に応じてその前面にフロントライトが設けられる。
【０１２８】
なお、図１７〜図１９を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【０１２９】
【発明の効果】
以上説明したように本発明よれば、インヒビット信号を駆動する回路の負荷を軽減するとともに、消費電力を削減でき、さらにパルス幅の狭いインヒビット信号でも動作可能な駆動回路等を提供することができる。
【図面の簡単な説明】
【図１】  本発明の第１実施形態に係る液晶装置の全体構成を示すブロック図である。
【図２】  液晶表示パネルの構造を説明するための斜視図である。
【図３】  液晶表示パネルの構造を説明するための一部断面図である。
【図４】  同装置のデータ線側駆動回路１５０Ａの詳細な構成を示す回路図である。
【図５】  同データ線側駆動回路１５０Ａのタイミングチャートである。
【図６】  負論理に対応するデータ線側駆動回路１５０Ａ'の回路図である。
【図７】  同データ線側駆動回路１５０Ａ'のタイミングチャートである。
【図８】  走査線駆動回路１３０の構成を示すブロック図である。
【図９】  第２実施形態の液晶装置で用いるデータ線側駆動回路１５０Ｂの詳細な構成を示す回路図である。
【図１０】  垂直走査期間における同データ線側駆動回路１５０Ｂの動作を示すタイミングチャートである。
【図１１】  電源投入後の最初の水平走査期間における同データ線側駆動回路１５０Ｂの動作を示すタイミングチャートである。
【図１２】  負論理に対応するデータ線側駆動回路１５０Ｂ'の回路図である。
【図１３】  垂直走査期間における同データ線側駆動回路１５０Ｂ'の動作を示すタイミングチャートである。
【図１４】  電源投入後の最初の水平走査期間における同データ線側駆動回路１５０Ｂ'の動作を示すタイミングチャートである。
【図１５】  同実施形態に用いるリセット信号生成回路３１０の一例を示す回路図である。
【図１６】  図１５に示すリセット信号発生回路の動作を示すタイミングチャートである。
【図１７】  同液晶装置を適用した電子機器の一例たるビデオプロジェクタの断面図である。
【図１８】  同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１９】  同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【図２０】  従来のシフトレジスタの構成を示す回路図である。
【図２１】  図２０に示すシフトレジスタの動作を示すタイミングチャートである。
【図２２】  第１実施形態に係るデータ線側駆動回路１５０Ａおよび１５０Ａ'の他の構成例を示すブロック図である。
【符号の説明】
１１２……走査線
１１４……データ線
１１８……画素電極
１１６……ＴＦＴ（スイッチング素子）
ＳＲ１〜ＳＲｎ……サンプリング信号（選択信号）
ＶＩＤ……入力画像信号
１５０Ａ，１５０Ｂ……データ線側駆動回路
１５２……論理演算部
１５１，１５１'……Ｘシフトレジスタ（シフトレジスタ部）
１５２，１５２'……インヒビット信号選択部（選択部）
１３０……走査線駆動回路
Ｕa0〜Ｕan……シフトレジスタ単位回路（シフト単位回路）
Ｕc1〜Ｕcn+2……制御単位回路
INHB……インヒビット信号
INHB1〜INHBn……選択インヒビット信号
【図１】
0003729032.tif 000002
【図２】
0003729032.tif 000003
【図３】
0003729032.tif 000004
【図４】
0003729032.tif 000005
【図５】
0003729032.tif 000006
【図６】
0003729032.tif 000007
【図７】
0003729032.tif 000008
【図８】
0003729032.tif 000009
【図９】
0003729032.tif 000010
【図１０】
0003729032.tif 000011
【図１１】
0003729032.tif 000012
【図１２】
0003729032.tif 000013
【図１３】
0003729032.tif 000014
【図１４】
0003729032.tif 000015
【図１５】
0003729032.tif 000016
【図１６】
0003729032.tif 000017
【図１７】
0003729032.tif 000018
【図１８】
0003729032.tif 000019
【図１９】
0003729032.tif 000020
【図２０】
0003729032.tif 000021
【図２１】
0003729032.tif 000022
【図２２】
0003729032.tif 000023