(57)【特許請求の範囲】
【請求項３】
複数のデータ線を有する第１の透明基板と前記データ線と交差する複数の走査線を有する第２の透明基板の間に液晶を挟持してなる液晶パネルと、前記複数のデータ線に接続するデータ線駆動集積回路と、前記複数の走査線を駆動する走査線駆動集積回路とを備える液晶表示装置において、
前記データ線駆動集積回路を前記第１の透明電極基板上に実装し、前記走査線駆動集積回路を前記第２の透明基板上に実装するとともに、前記走査線駆動集積回路の電源電位を液晶駆動の交流化信号に応じて振幅を一定にして揺動させるための揺動電源集積回路を、前記第２の透明基板上に直接実装して配置し、
前記揺動電源集積回路は、単一のチップで構成して、揺動電源の振幅を規定する昇圧回路の出力と、液晶駆動の交流化信号とを入力として取り込むことを特徴とする液晶表示装置。
【請求項４】
前記揺動電源集積回路は、第１出力ブロック回路、第２出力ブロック回路、及び第３出力ブロック回路からなる３つの出力ブロック回路と、１つの放電ブロック回路で構成され、
前記第１出力ブロック回路は外部より入力される基準信号の振幅を所定の振幅に変換するレベルシフト回路と、前記レベルシフト回路によりレベル変換された基準信号のタイミングを制御する第１論理回路と、前記第１論理回路の出力を出力する第１出力ドライバ回路で構成され、
前記第２出力ブロック回路は前記基準信号のタイミングを制御する第２論理回路と、前記第２論理回路の値を出力する第２出力ドライバ回路で構成され、
前記第３出力ブロック回路は前記基準信号をクランプするクランプ回路と、前記クランプ回路の値を出力する第３出力ドライバ回路で構成され、
前記放電ブロック回路はシステム電源がオフされるのを検出する検出回路と、前記検出回路で検出された信号により前記第３出力ドライバ回路を短絡させる放電回路で構成されることを特徴する請求項３に記載の液晶表示装置。
【請求項５】
前記揺動電源集積回路は、第１出力ブロック回路、第２出力ブロック回路、第３出力ブロック回路からなる３つの出力ブロック回路と、１つの放電ブロック回路で構成され、
前記第１出力ブロック回路は外部より入力される基準信号の振幅を所定の振幅に変換するレベルシフト回路と、前記レベルシフト回路によりレベル変換された基準信号のタイミングを制御する第１論理回路と、前記第１論理回路から出力された信号がゲートに接続されたインバータで構成される第１出力ドライバ回路で構成され、
前記第２出力ブロック回路は前記基準信号のタイミングを制御する第２論理回路と、前記第２論理回路からの出力信号がゲートに接続された第１のＰＭＯＳ−ＦＥＴのオープンドレイン回路からなる第２出力ドライバ回路で構成され、
前記第３出力ブロック回路は前記基準信号をクランプするクランプ回路と、前記クランプ回路からの出力信号がゲートに接続された第２のＰＭＯＳ−ＦＥＴのオープンドレイン回路からなる第３出力ドライバ回路で構成され、
前記放電ブロック回路はシステム電源がオフされるのを検出する検出回路と、前記検出回路で検出された信号により前記第３出力ドライバ回路を短絡させる放電回路で構成されることを特徴とする請求項３に記載の液晶表示装置。
【請求項６】
前記クランプ回路は、コンデンサの一方が入力である基準信号に接続され、もう一方が第１のダイオードのカソードと、第１の抵抗の一方と、前記第２のＰＭＯＳ−ＦＥＴのゲートに接続されており、前記第１のダイオードのアノードと前記第１の抵抗のもう一方は、前記第２のＰＭＯＳ−ＦＥＴのソースとバルクに接続された構成を備えることを特徴とする請求項５に記載の液晶表示装置。
【請求項７】
前記放電ブロック回路は、第３のＰＭＯＳ−ＦＥＴのソースとバルクが前記第１のＰＭＯＳ−ＦＥＴのソースとバルクに接続され、ゲートは前記第２のＰＭＯＳ−ＦＥＴのソースとバルクに接続され、ドレインは第４のＰＭＯＳ−ＦＥＴのゲートと、第２の抵抗に接続されて、前記第４のＰＭＯＳ−ＦＥＴのソースとバルクは前記第２のＰＭＯＳ−ＦＥＴのソースとバルクに接続され、ドレインは第３の抵抗に接続され、前記第３の抵抗の一方は前記第２の抵抗と前記第２のＰＭＯＳ−ＦＥＴのドレインに接続された回路構成を備えることを特徴とする請求項５に記載の液晶表示装置。
【請求項８】
前記第１出力ブロック回路は、複数のＰＭＯＳ−ＦＥＴと複数のＮＭＯＳ−ＦＥＴで構成され、前記ＰＭＯＳ−ＦＥＴ、前記ＮＭＯＳ−ＦＥＴの各々のゲート入力には、外部からの出力設定端子によって、前記複数のＰＭＯＳ−ＦＥＴの一部と前記複数のＮＭＯＳ−ＦＥＴの一部を、前記基準信号にかかわらず、常時オフできる機能を持つ出力選択回路を備えることを特徴とする請求項４又は５に記載の液晶表示装置。
【発明の詳細な説明】
技術分野
本発明は、マトリクス配置した複数の走査線と複数のデータ線を有する液晶表示装置に関し、特に、走査線駆動回路の電源を揺動して駆動する揺動電源法を用いた電源生成回路を集積回路化し、走査線駆動回路の近傍に配置した液晶表示装置、及び揺動電源生成回路の回路構成に関する。
背景技術
近年、情報化社会の進展に伴って、テレビ、パソコンモニタ、ナビゲーション表示装置、プロジェクター表示装置、ヘッドアップ表示装置、ゲーム用表示装置、電話用表示装置など幅広い分野で、マトリクス型表示装置が利用されている。
マトリクス型表示装置として、例えばＥＬ（エレクトロルミネッセンス）表示装置、液晶表示装置で代表されるパッシブアドレス型液晶表示装置、又はアクティブアドレス型（ＴＦＴ，ＭＩＭ，ＴＦＤ）液晶表示装置が、種々の分野で利用されている。特に液晶表示装置は、小型、薄型、軽量、低消費電力等の特徴を生かして、小型及び中型表示装置の分野では、プラズマ表示装置など他の表示装置の追随を許さないほど広く普及している。
このように、液晶やＥＬを用いた表示装置は小型、薄型、軽量、低消費電力等の利点を有するが、現状では以下に説明する如くこのような種々の利点を十分に生かし切っているとはいえない。
図１７は従来の液晶表示装置の一例要部ブロック構成図である。図示のように、液晶表示装置１０はデータ線１１を駆動するデータ線駆動回路１７と、当該データ線と直交する方向に設けられている走査線１３を駆動する走査線駆動回路１５とで構成される。
図示のように、電源電圧３．０Ｖは昇圧回路１７１と電源回路１７０と走査線駆動回路１５に供給され、さらに基準電圧生成回路１７３及びデータ線駆動回路１７に供給される。そして昇圧回路１７１から電源回路１７０に電源ＶＯが供給され、さらに電源回路１７０から走査線駆動回路１５に走査線駆動用電源ＶＤＤとＶＳＳが供給され、基準電圧生成回路１７３から走査線駆動回路１５に駆動基準電圧ＶＭが供給される。さらにＬＣＤコントローラ（図示せず）から制御信号が入力される。これらの電源と制御信号により走査線を駆動する駆動信号が走査線に印加される。
データ線駆動回路１７には、電源電圧（データ線用直流電圧とも称する）３．０Ｖが供給されると共に、ＬＣＤコントローラ（図示せず）から制御信号とデータ信号が入力される。これらの電源とタイミング信号によりデータ線を駆動する。
ところで、このような構成の液晶表示装置は、携帯性が重要であることから、市場からはより一層の小型化が求められると同時に、良好な視認性を得るためにより大きな表示画面が求められている。そのため、限られたスペース内での表示領域の拡大が強く求められており、その一方で表示領域の周辺は小型化のためにますます狭くなってきている。
図示の従来例では、液晶表示装置１０の周辺に配置される走査線駆動回路１５及びデータ線駆動回路１７は集積回路で構成され、ＩＣチップ状態で透明基板に実装するチップオングラス構造（以下、ＣＯＧと称する）を採用している。従って、本例の構造では集積回路をより小さく作ることにより周辺領域を狭くして表示装置の外形を小型化することができる。
ＩＣチップを装着した周辺領域をより狭くするための１つの手段として、走査線駆動回路１５とデータ線駆動回路１７をより小型化する必要があるが、小型化する方法の一例として、集積回路の最大電圧を低くすることによって、素子のサイズをより小さくするという方法（小型化、集密化）がある。
図１８（Ａ）及び図１８（Ｂ）は従来構成の駆動波形のタイミングチャートである。図１８（Ａ）は走査線駆動信号のタイミングチャートであり、図１８（Ｂ）はデータ線駆動信号のタイミングチャートである。従来用いられているＩＡＰＴ法（６レベル駆動法）によれば、図示のように、液晶を交流動作させる時に電位を変動させており、走査線駆動回路１５はＶ１とＶ２、及びＶ３とＶ４の組み合わせで出力し、そのタイミングでデータ線駆動回路１７もＶ５とＶ４、及びＶ１とＶ６の組み合わせで出力する。従って、走査線駆動回路１５とデータ線駆動回路１７は、共に、最も高い電位レベルＶ１と最も低い電位レベルＶ４の間（即ち、Ｖ１−Ｖ４）の電位差以上の耐圧が必要となり、高耐圧の集積回路を必要としていた。
即ち、この方法ではデータ線駆動回路１７も高耐圧の素子で構成しなければならず、小型化、集密化はまだ不十分であった。また、画素数の増加に伴うデータ信号数の増大によるデータ線駆動回路１７の高速動作化も実現できない問題を有していた。加えて、消費電力についても高電圧を高速で動作させなくてはならないため消費電力が増大する問題があった。
また、近年の如く、液晶表示装置の画素ピッチが微細化して電極パターン本数が多くなってくると、マトリクスの桁数ｎの増加と共に駆動電圧を増大させなければ液晶の性能を十分に引き出すことはできない。コントラストを高めたり、透過輝度を上げたり、表示階調を適切にするために高い交流電圧、あるいは交流振幅が必要であり、このために液晶を駆動するための電源回路を含めた低耐圧化と小型化が必要になる。
例えば、コントラストを高め透過輝度を上げるために液晶駆動には高い交流電圧、あるいは交流振幅が必要となり、液晶を駆動するための出力回路として、プッシュプル駆動の手法が用いられる。このプッシュプル駆動法を用いた駆動の例は、ソサエティー・オブ・ディスプレイ会誌Ｖｏｌ．２６／１，’８５，９−１５頁に開示されている。このプッシュプル駆動では、交流振幅が互いに逆極性の２つの電圧発生回路を用意し、両電圧の差で液晶素子を駆動することにより、最大で電源電圧の２倍の駆動電圧の出力が得られる。しかし、プッシュプル回路の駆動電圧が高い場合に、プッシュプル構成されたトランジスタの切り替わりのタイミングがずれると、大量の貫通電流が流れてしまい、その結果液晶駆動回路の消費電力が増大するという問題があった。
上述した種々の問題を解決する方法の一つとして、本出願人が先に出願した特開昭６０−２４９１９１号公報（米国特許第４８４３２５２号）、あるいは特開平２−２８２７８８号公報（米国特許第５１０１１１６号）などで開示している揺動電源法を用いた駆動方法がある。即ち、上記の公報に記載のように、パルス発生信号からクランプ回路を用いて基準電圧レベルの異なる第２のパルス信号を作成し、両者を合成して電源電圧以上の電位差を持つ駆動出力を、同じ時間軸時点では電源電圧以上の電位差を持つことがない「揺動電源法」と称する技術により、高耐圧のＩＣを必要としない回路を提案した。
図１９は従来の技術における揺動電源法を説明する駆動波形図である。本図は揺動電源法における電源電位の状態を示している。本図において、走査線駆動回路１５の正側電源に入力する電源（高電位電源）ＶＤＤは、ＶＣとＶＤをパルス発生信号に同期して切り替えて入力し、走査線駆動回路１５の負側電源に入力する電源（低電位電源）ＶＳＳは、ＶＡとＶＢをパルス発生信号に同期して切り替えて入力する。これにより走査線駆動回路１５の耐圧をあげることなく、データ線駆動回路１７の耐圧を大幅に下げることが可能となり、データ信号の増大によるデータ線駆動回路１７の高速動作、高密度化、低消費電力化が可能となった。
しかしながら、このような従来の揺動電源法を用いて、走査線駆動回路１５を駆動する場合に、本図に示すような高電位電源ＶＤＤと低電位電源ＶＳＳを生成する必要がある。このような高電位電源ＶＤＤと低電位電源ＶＳＳ（なお、これらのＶＤＤとＶＳＳをまとめて「揺動電源」とも称する）は、図１７の電源回路１７０から生成される。この電源回路１７０には、上記のように昇圧回路１７１から出力される直流高電圧Ｖ０と、電源電圧３．０Ｖとグランド電位（ＧＮＤ）が電源として供給されている。電源回路１７０は、これらの電圧に基づいて所望の揺動電源ＶＤＤ及びＶＳＳを生成する。
図２０は図１７の電源回路１７０の一例回路図であり、揺動電源を生成する基本的な回路である。なお、この回路のさらに検討した回路が後述の図２２に示されている。
図２０の示すように、電源回路１７０は、第１回路２００と第２回路２０１で構成されている。まず第１回路２００はパルス増幅回路であり、入力されるパルス信号を振幅Ｖ０の高電圧パルスに変換する。第１回路２００では、直流高電圧Ｖ０とＧＮＤを電源として、ＰＭＯＳ−電解効果トランジスタ（以下、ＰＭＯＳ−ＦＥＴ）２０５とＮＭＯＳ−電界効果トランジスタ（以下、ＮＭＯＳ−ＦＥＴ）２０６をプシュプル回路構成で接続し、ＰＭＯＳ−ＦＥＴ２０５のゲートには、コンデンサ２０２と抵抗２０３とダイオード２０４で構成されるクランプ回路２１２を介してパルス信号を入力する。このクランプ回路２１２はパルス信号のハイレベルを高電圧Ｖ０の電位にクランプするように作用する。一方、ＮＭＯＳ−ＦＥＴ２０６のゲートにはパルス信号が直接入力される。これにより第１回路２００からパルス信号と反転したタイミングでハイレベルでＶ０に増幅された高電圧パルスが出力され、第２回路２０１に入力される。
次に第２回路２０１は入力される高電圧パルスから、揺動電源ＶＤＤ及びＶＳＳを生成する回路である。第２回路２０１において、コンデンサ２０８の一方の端子とコンデンサ２０９の一方の端子を、共に第１回路２００の出力に接続する。コンデンサ２０８の他方の端子はダイオード２０７のカソードに接続され、アノードは電源電圧３．０Ｖに接続され、カソード端子はさらにコンデンサ２１１の一方の端子に接続されて高電位の揺動電源ＶＤＤを出力する。また、コンデンサ２０９の他方の端子はダイオード２１０のアノードに接続され、さらにカソード側がＧＮＤに接続される。ダイオード２１０のアノード端子はさらにコンデンサ２１１の他方の端子に接続されて低電位の揺動電源ＶＳＳを出力する。
第２回路２０１では、第１回路２００から入力された高電圧パルスは、コンデンサ２０８とコンデンサ２０９で直流成分がカットされ、それぞれのダイオード２０７及びダイオード２１０でクランプされて出力される。揺動電源ＶＳＳは高電位側でＧＮＤレベルにクランプするようにダイオード２１０が接続され、揺動電源ＶＤＤは低電位側で電源電圧３．０Ｖにクランプするようにダイオード２０７が接続されている。
このように第２回路２０１では、揺動電源ＶＤＤ及びＶＳＳは、その電位差を一定に保持しながらパルス信号に同期して高電位の振幅で電位が変動して高電位と低電位の揺動電源を生成する。以上のように電源回路１７０で生成した揺動電源ＶＤＤとＶＳＳは、液晶表示装置１０に実装した走査線駆動回路１５に供給される。このように従来の揺動電源法では、走査線駆動回路１５を構成する全ての素子を高耐圧の素子で構成しなければならない。
しかし、走査線駆動回路１５について、実際に高耐圧の素子で構成する必要がある部分は、液晶素子を駆動する出力ドライバ部だけである。従って、構成する全ての素子を高耐圧の素子で構成する走査線駆動回路１５では、小型化、低消費電力化に対して十分とは言えなかった。
そこで、本出願人は、さらに揺動電源法を検討した結果、走査線駆動回路１５を構成する回路のほとんどが高耐圧の素子で構成する必要がないことに着目し、以下に説明のように、出力ドライバ部以外を低耐圧の素子で構成することで走査線駆動回路１５の小型化を目指した。
図２１は図２０の従来の回路構成に対して、低耐圧の素子を駆動するための電源を加えた揺動電源法における電源電位の状態の説明図である。高電位（ＶＤＤ）及び低電位（ＶＳＳ）は既に説明した動作を行う。そして、新たに生成させる低電位（ＶＣＣ）も、低電位（ＶＳＳ）に同期したＶＥからＶＦに切り替えた電位を走査線駆動回路１５に入力する。このように走査線駆動回路１５内の低耐圧の素子で構成した回路を破壊することなく駆動を行うことが可能となる。
図２２は図２１で示した揺動電源法における電源電位を発生するための一例回路構成を示している。本図と前述の図２０とはほぼ同じ構成であるが、本図には、ＶＤＬ，ＶＳＬ、基準信号等が入力され、ＶＣＣが出力されている。
図２２のＶＤＬはシステムの電源であり、ＶＳＬはシステムのグランド（ＧＮＤ）であり、Ｖ０は高電圧電源であり、ＶＤ２（即ち、直流電圧３．０Ｖ）はデータ線駆動回路１７への液晶駆動電圧を示している。基準信号はＶＤＬとＶＳＬ間のレベルをもつ信号で、図２１の周期Ａ、周期Ｂを決定する信号である。
前述の図２０の回路動作説明と重複する部分もあるが、図２２の構成と動作を以下に説明する。図中、２２３及び２３０はＰＭＯＳ−ＦＥＴを、２２４はＮＭＯＳ−ＦＥＴを示している。２２１、２２８及び２２９はダイオードであり、２２２は抵抗であり、２２０、２２５、２２６及び２２７はコンデンサである。
図示のように、基準信号はコンデンサ２２０に入力され、コンデンサ２２０とダイオード２２１と抵抗２２２で構成されたクランプ回路２１２により、Ｖ０にクランプされた信号がＰＭＯＳ−ＦＥＴ２２３のゲートに入力される。また基準信号はその他にＮＭＯＳ−ＦＥＴ２２４に入力され、ＰＭＯＳ−ＦＥＴ２３０のゲートに直接入力される。
ＰＭＯＳ−ＦＥＴ２２３と、ＮＭＯＳ−ＦＥＴ２２４が基準信号ハイレベルとローレベルに基づいてスイッチングされることにより、プッシュプル回路の出力側に接続されたコンデンサ２２５、コンデンサ２２６、コンデンサ２２７には高電位Ｖ０及び低電位ＶＳＬでスイッチングした電圧が印加される。
次にコンデンサ２２５の他方の端子には、ダイオード２２８が接続され、ＶＤ２にクランプされたＶＤＤが出力される。コンデンサ２２７の他方の端子にはダイオード２２９が接続され、ＶＳＬにクランプされたＶＳＳが出力される。コンデンサ２２６の一方の端子には、ＰＭＯＳ−ＦＥＴ２３０のドレイン側が接続され、基準信号に同期してＶＤＬにクランプされたＶＣＣが出力される。このような回路構成により、図２１で示した揺動電源法による電源電位を生成することが出来る。
しかしながら、図２０及び図２２に示すような従来の揺動電源法による電源生成回路には、さらに以下に説明する問題があった。即ち、従来の電源生成回路は、全ての部品が、単体のトランジスタやダイオード、抵抗、コンデンサなどの個別部品（ディスクリート部品）で構成されており、そのため、揺動電源法の利点を生かしつつ、より小型化、低消費電力、高い汎用性を得るためには不十分な構成であった。
即ち、これらの個別部品を実装した揺動電源を生成するために、別途に電源生成回路の回路基板を必要とするので、製品設計時には、この回路基板が小型化の妨げとなっていた。しかも、液晶パネルの駆動電圧は２０Ｖ〜４０Ｖであるために高耐圧の部品が必要となり必然的に大きな部品になってしまい、回路面積がさらに大きくなる問題があった。
さらに、電源生成回路のための回路基板は、液晶表示パネル（図１７の液晶表示装置１０に対応）と別個に配置しなければならなかった。このため、液晶表示パネルを提供する製造者と、最終製品の液晶表示装置を設計する設計者が異なる場合には、揺動電源の規格が整合せず誤動作するという問題が度々発生した。そのため、液晶表示パネルを提供する製造者側にて電源生成回路の設計図を提供することでこの問題を解消してきた。しかし、それでは製造者側の負担が増えるだけでなく最終製品を設計する側でも設計の自由度がなくなり、低コスト化、小型化を妨げる要因になっていた。従って、従来の揺動電源法による電源生成回路では、小型化も含めて液晶表示パネルの汎用性に大きな課題があった。
発明の開示
そこで、本発明はこれらの諸問題を解消した液晶表示装置を提供するものであり、基本的な着目点は、種々の技術的な問題をクリアして揺動電源を生成する電源生成回路を集積回路化し、液晶表示装置に搭載することにある。
本発明によれば、複数のデータ線を有する第１の透明基板とデータ線と交差する複数の走査線を有する第２の透明基板の間に液晶を挟持してなる液晶パネルと、複数のデータ線に接続するデータ線駆動集積回路と、複数の走査線を駆動する走査線駆動集積回路とを備える液晶表示装置において、
データ線駆動集積回路を第１の透明電極基板上に実装し、走査線駆動集積回路を第２の透明基板上に実装するとともに、走査線駆動集積回路の電源電位を液晶駆動の交流化信号に応じて振幅を一定にして揺動させるための揺動電源集積回路を、第１の透明基板または第２の透明基板上に直接実装して配置したことを特徴とする。
好ましい実施形態として、揺動電源集積回路は単一のチップで構成され、第２の透明基板上に直接実装して配置される。
好ましい実施形態として、揺動電源集積回路は、揺動電源の振幅を規定する昇圧回路の出力と、液晶駆動の交流化信号とを入力として取り込む。
好ましい実施形態として、揺動電源集積回路は、第１出力ブロック回路、第２出力ブロック回路、及び第３出力ブロック回路からなる３つの出力ブロック回路と、１つの放電ブロック回路で構成され、
第１出力ブロック回路は外部より入力される基準信号の振幅を所定の振幅に変換するレベルシフト回路と、レベルシフト回路によりレベル変換された基準信号のタイミングを制御する第１論理回路と、第１論理回路の出力を出力する第１出力ドライバ回路で構成され、
第２出力ブロック回路は基準信号のタイミングを制御する第２論理回路と、第２論理回路の値を出力する第２出力ドライバ回路で構成され、
第３出力ブロック回路は基準信号をクランプするクランプ回路と、クランプ回路の値を出力する第３出力ドライバ回路で構成され、
放電ブロック回路はシステム電源がオフされるのを検出する検出回路と、検出回路で検出された信号により第３出力ドライバ回路を短絡させる放電回路で構成される。
好ましい実施形態として、揺動電源集積回路は、第１出力ブロック回路、第２出力ブロック回路、第３出力ブロック回路からなる３つの出力ブロック回路と、１つの放電ブロック回路で構成され、
第１出力ブロック回路は外部より入力される基準信号の振幅を所定の振幅に変換するレベルシフト回路と、レベルシフト回路によりレベル変換された基準信号のタイミングを制御する第１論理回路と、第１論理回路から出力された信号がゲートに接続されたインバータで構成される第１出力ドライバ回路で構成され、
第２出力ブロック回路は基準信号のタイミングを制御する第２論理回路と、第２論理回路からの出力信号がゲートに接続された第１のＰＭＯＳ−ＦＥＴのオープンドレイン回路からなる第２出力ドライバ回路で構成され、
第３出力ブロック回路は基準信号をクランプするクランプ回路と、クランプ回路からの出力信号がゲートに接続された第２のＰＭＯＳ−ＦＥＴのオープンドレイン回路からなる第３出力ドライバ回路で構成され、
放電ブロック回路はシステム電源がオフされるのを検出する検出回路と、検出回路で検出された信号により第３出力ドライバ回路を短絡させる放電回路で構成される。
好ましい実施形態として、クランプ回路は、コンデンサの一方が入力である基準信号に接続され、もう一方が第１のダイオードのカソードと、第１の抵抗の一方と、第２のＰＭＯＳ−ＦＥＴのゲートに接続されており、第１のダイオードのアノードと第１の抵抗のもう一方は、第２のＰＭＯＳ−ＦＥＴのソースとバルクに接続された構成を備える。
好ましい実施形態として、放電ブロック回路は、第３のＰＭＯＳ−ＦＥＴのソースとバルクが第１のＰＭＯＳ−ＦＥＴのソースとバルクに接続され、ゲートは第２のＰＭＯＳ−ＦＥＴのソースとバルクに接続され、ドレインは第４のＰＭＯＳ−ＦＥＴのゲートと、第２の抵抗に接続されて、第４のＰＭＯＳ−ＦＥＴのソースとバルクは第２のＰＭＯＳ−ＦＥＴのソースとバルクに接続され、ドレインは第３の抵抗に接続され、第３の抵抗の一方は第２の抵抗と第２のＰＭＯＳ−ＦＥＴのドレインに接続された回路構成を備える。
好ましい実施形態として、第１出力ブロック回路は、複数のＰＭＯＳ−ＦＥＴと複数のＮＭＯＳ−ＦＥＴで構成され、ＰＭＯＳ−ＦＥＴ、ＮＭＯＳ−ＦＥＴの各々のゲート入力には、外部からの出力設定端子によって、複数のＰＭＯＳ−ＦＥＴの一部と前記複数のＮＭＯＳ−ＦＥＴの一部を、基準信号にかかわらず、常時オフできる機能を持つ出力選択回路を備える。
このような構成により、本発明は、以下に列挙するように、種々の効果を奏する。
・設計時点で、揺動電源集積回路を組み込んだ液晶表示装置を設計できるため製品設計に際しての仕様上の自由度を大幅に確保することができる。従来の揺動電源生成回路は個別部品により別途の回路基板に組み込んだ後、液晶表示装置に接続されていたため、全体的な製品設計上の自由度が阻害されていた。
・後述するように、ＦＰＣ基板上で走査線駆動回路とデータ線駆動回路と揺動電源集積回路を接続できるので、配線を大幅に簡略化することができる。
・揺動電源生成回路を集積回路化して液晶表示パネルに搭載したので、液晶表示装置全体のノイズを低減させることができる。
・揺動電源生成回路を集積回路化して液晶表示パネルに搭載したので、部品点数を大幅に削減することができ、その結果、製造上の安定性が著しく向上し、かつ組立工数の低減とコスト低減を達成することができる。
・揺動電源生成回路を集積回路化したことで、液晶表示装置の低消費電力化が達成でき、製品全体の小形化と軽量化を達成することができる。
・さらに具体的には、例えば、後述するように、ドライバの出力インピーダンスを設定端子により容易に変更できるため、液晶表示パネルのサイズに応じたドライバの出力インピーダンスを設定することができ、また、走査線駆動回路における選択期間中に電源が遮断しても、放電回路が起動して直流成分が継続して印加されるのを防止することができる。
・なお、具体的構成として、揺動電源法を採用して１つの集積回路化された揺動電源集積回路は、後述するように走査線駆動回路と同一の基板上で当該走査線駆動回路近傍に組み込まれる（ＣＯＧ実装される）。
【図面の簡単な説明】
図１は本発明の一実施形態による液晶表示装置の基本構成図である。
図２は図１の基本構成を駆動する周辺回路の要部ブロック図である。
図３は図１の本発明による揺動電源集積回路の基本回路図である。
図４は図１の液晶表示装置の駆動波形を示すタイミングチャートである。
図５は図１の揺動電源集積回路の接続構造を説明する要部断面図である。
図６は本発明による揺動電源集積回路の一実施形態のブロック構成図である。
図７は図６の揺動電源集積回路に供給される電源電圧の関係の説明図である。
図８は図６構成の第１出力ブロック回路を構成するレベルシフト回路の一例回路構成図である。
図９は図６構成の第１出力ブロック回路を構成する第１出力ドライバ回路の一例回路構成図である。
図１０は図６構成の第２出力ブロック回路を構成する第２出力ドライバ回路の一例回路構成図である。
図１１は図６構成の第３出力ブロック回路を構成するクランプ回路の一例回路構成図である。
図１２は図６構成の第３出力ブロック回路を構成する第３出力ドライバ回路の一例回路構成図である。
図１３は図６構成の揺動電源集積回路に外付けコンデンサを接続したブロック図である。
図１４は図６構成の揺動電源集積回路が生成する揺動電源の波形図である。
図１５は図６構成の放電回路の一例回路構成図である。
図１６は図６構成の第１出力ブロック回路を構成する第１論理回路と第１出力ドライバ回路の一例構成図である。
図１７は従来の技術における液晶表示装置の構成図である。
図１８（Ａ），図１８（Ｂ）は図１７に示す従来の技術における液晶表示装置の基本駆動波形を示すタイミングチャートである。
図１９は図１７に示す従来の技術における揺動電源法を用いた液晶表示装置の駆動波形を示す基本波形図である。
図２０は図１７に使用する従来の揺動電源回路の基本回路図である。
図２１は低耐圧の素子を駆動するため電源を加えた従来の揺動電源法における電源電位の状態図である。
図２２は従来の揺動電源法の電源電位を発生するための一例回路構成図である。
発明を実施するための最良の形態
以下、図面を使用して本発明の液晶表示装置を利用した最適な実施の形態を説明する。
図１は本発明の一実施形態による液晶表示装置の基本構成図である。液晶表示パネル１０は、データ線１１がＩＴＯを材料とする透明電極で形成された上側ガラス基板１６と、走査線１３がＩＴＯを材料とする透明電極で形成された下側ガラス基板１４を張り合わせてシール材で接着して構成される。
下側ガラス基板１４と上側ガラス基板１６の間には液晶が挟持され、液晶分子を一定の方向に揃えるために両側ガラス基板には配向膜（図示せず）が塗布されている。データ線駆動回路１７はデータ線１１を駆動するために下側ガラス基板１４上にＣＯＧ（チップオングラス）実装されている。走査線駆動回路１５も同様に上側ガラス基板１４上にＣＯＧ実装され、走査線１３と電気的に接続される。
本発明の実施形態では、下側ガラス基板１４上に揺動電源を発生する電源生成回路を集積回路（ＩＣ）化した揺動電源集積回路１８もＣＯＧ実装されている。これにより揺動電源集積回路１８の入出力端子は、下側ガラス基板１４上に形成したＩＴＯと電気的に接続されている。
このような本発明の揺動電源集積回路１８を実現するために重要なＣＯＧ実装について、図５を用いて先に説明する。
図５は図１の揺動電源集積回路の接続構造を説明する要部断面図である。即ち、図１の揺動電源集積回路１８をＣＯＧ実装している箇所での要部断面図である。図５において揺動電源集積回路１８の各電極にはバンプ電極５１が形成されている。本実施形態ではバンプ電極５１はＡｕで形成される。このバンプ電極は導電性であれば他の材料でも適用できる。バンプ電極５１は、下側ガラス基板１４と異方性導電膜（以下ＡＣＦ）を介して電気的に接続されている。ＡＣＦは導電性粒体５２と熱硬化型非導電性接着剤５３で構成されており、揺動電源集積回路１８を矢印方向に加熱押圧すると、バンプ電極５１が導電性粒体５２を押しつぶし、その結果、下側ガラス基板１４上に形成されたＩＴＯ配線５５と電気的に接続され、そのまま接着剤５３が硬化して接続を維持するようになっている。なお、導電性粒体５２の代わりに導電性粒体に薄い絶縁膜を施した粒体（図示せず）を用いてもよい。
このような下側ガラス基板１４上の揺動電源集積回路１８のＣＯＧ実装において、さらに図１における走査線駆動回路１５、データ線駆動回路１７と揺動電源集積回路１８の入出力端子と電源端子は、各ガラス基板上に形成するＩＴＯ配線を介してフレキシブルプリント基板（以下、ＦＰＣ）１９とガラス基板上で電気的に接続される。
通常、ＦＰＣ１９は１５０μｍ厚のポリイミドをベース材にした基板の両面に銅箔で配線パターンを形成し、両面の配線パターンを適宜、スルーホールで接続することにより回路配線を実現している。このような配線パターンを利用して、図１の走査線駆動回路１５、データ線駆動回路１７、揺動電源集積回路１８で共通の電源線と制御信号線は、ＦＰＣ１９上で配線されて外部への接続端子数を極力減らす工夫をしている。
次に、図１及び図２により、ＦＰＣ１９上での各配線について、ＦＰＣ１９の外部接続端子順に説明する。第１端子は電源電圧３．０Ｖを供給するものであり、走査線駆動回路１５のロジック電源、揺動電源集積回路１８のクランプ用電源、データ線駆動回路１７のロジック電源とデータ線駆動電源として使用される。第２端子は接地（ＧＮＤ）として使用され、上述の各電源端子のＧＮＤ端子に接続される。第３端子は液晶駆動電圧の基準電圧となる駆動基準電源ＶＭで走査線駆動回路１５に供給される。
第４端子は制御信号用であり、制御信号として、走査タイミングを与えるラッチパルスＬＰ、フレームタイミングを与えるフレーム信号ＦＲ、データ線駆動回路１０７へデータ信号ＤＡＴＡを転送するタイミングを与えるクロックパルスＣＰの３つの信号群で構成される。図１ではこれらの信号をまとめて「制御信号」として示す。それぞれの制御信号は、ＦＰＣ１９により、ラッチパルスＬＰは走査線駆動回路１５とデータ線駆動回路１７へ供給され、フレーム信号ＦＲは走査線駆動回路１５に供給され、クロックパルスＣＰはデータ線駆動回路１７に供給される。
第５端子は液晶の交流化タイミング与えるタイミング信号ＤＦであり、走査線駆動回路１５と揺動電源集積回路１８とデータ線駆動回路１７に供給される。第６端子は液晶駆動用の高電圧直流電源の入力端子Ｖ０であり、揺動電源集積回路１８に供給される。第７端子はＤＡＴＡ端子でありデータ線駆動回路１７に接続されて画像データを転送する。第８端子は高電位ＶＤＤの電源端子であり、第９端子は低電位ＶＳＳの電源であり、これらは揺動電源集積回路１８の揺動電源の出力端子からそれぞれ供給され、かつ走査線駆動回路１５のＶＤＤ電源とＶＳＳ電源にそれぞれ供給される。
以上のように、ＦＰＣ１９上には、各回路１５、１７、１８に接続する端子が設けられており、外部から接続する端子数を極力減らすようにしている。端子数が減れば、その結果、装置全体の小型化が可能となり、コネクタのコストダウンや作業の簡略化、接続信頼性向上などの効果も生じる。本実施形態では、上述のように揺動電源集積回路１８を下側ガラス基板１４にＣＯＧ実装して、ＦＰＣ１９上で各回路間の配線を行っている。
図２は図１の基本構成を駆動する周辺回路の要部ブロック図である。図１に示す構成には、基準電圧生成回路２１、昇圧回路２２及びコンデンサ２３等が接続される。基準電圧生成回路２１と昇圧回路２２とＦＰＣ１９の端子には、電源電圧３．０Ｖが供給され、制御信号（上述のように走査タイミング信号、フレーム信号、データラッチ信号などのロジック信号群）、データ信号、ＤＦ信号等はＦＰＣ１９の対応する端子に供給される。
液晶駆動交流信号であるＤＦ信号はＦＰＣ１９のＤＦ端子に供給され、画像データであるデータ信号はＦＰＣ１９のＤＡＴＡ端子に供給され、昇圧回路２２の出力Ｖ０はＦＰＣ１９Ｖ０端子に供給され、基準電圧生成回路２１の出力ＶＭはＦＰＣ１９のＶＭ端子に供給される。基準電圧生成回路２１と昇圧回路２２のグランドは、ＦＰＣ１９のＧＮＤ端子に接続される。ＦＰＣ１９のＶＤＤ端子とＶＳＳ端子の間には容量１μＦの積層セラミックコンデンサ２３が接続される。
以下に、各回路ブロックの動作について説明する。基準電圧生成回路２１は液晶表示パネル１０の駆動電圧の基準電圧ＶＭを生成する回路であり、シリーズレギュレータにより３．０Ｖから１．５Ｖの直流電圧を生成している。シリーズレギュレータ以外にもスイッチングキャパシタ方式や、降圧型スイッチングレギュレータなどでも生成が可能であるが、部品点数が最も少ないシリーズレギュレータを本実施形態では採用している。
また、昇圧回路２２は電源電圧３．０Ｖから直流高電圧Ｖ０を生成する回路で、昇圧型スイッチングレギュレータで構成している。本実施形態では昇圧回路２２に液晶の温度補償回路（図示せず）を内蔵しており、室温で２０Ｖを出力し温度係数が−０．４Ｖ／℃となるように設計している。温度補償回路とスイッチングレギュレータを組み合わせた回路は様々な方法が提案されているが、本実施形態ではスイッチングレギュレータ回路の出力電圧分割抵抗にサーミスタを使用することにより実現している。これにより温度変化に対して昇圧回路２２の出力電圧Ｖ０が変化し、液晶表示装置１０は常に最適なコントラストで表示することができる。昇圧回路２２にはスイッチングレギュレータを用いたが、部品点数の増大を許せばチャージポンプ方式の昇圧回路を用いることもできる。
図３は図１の本発明による揺動電源集積回路の基本回路図である。上述のように、本発明による揺動電源生成回路は揺動電源集積回路１８として半導体集積回路で構成される。即ち、電源電圧３．０Ｖと直流高電圧Ｖ０から揺動電源を生成するための電源生成回路を集積回路化し、シリコン基板上に形成する。
本図の回路動作を以下に説明する。ＰＭＯＳ−ＦＥＴ３１と、ＰＭＯＳ−ＦＥＴ３３と、ＮＭＯＳ−ＦＥＴ３２と、ＮＭＯＳ−ＦＥＴ３４との４個のＦＥＴでレベルシフト回路を構成する。
図示のように、ＰＭＯＳ−ＦＥＴ３１とＰＭＯＳ−ＦＥＴ３３のソース側は、直流高電圧Ｖ０の電源線に接続され、ＰＭＯＳ−ＦＥＴ３１のゲートはＰＭＯＳ−ＦＥＴ３３のドレイン側に接続され、ＰＭＯＳ−ＦＥＴ３３のゲートはＰＭＯＳ−ＦＥＴ３１のドレイン側に接続される。また、ＮＭＯＳ−ＦＥＴ３２のドレイン側はＰＭＯＳ−ＦＥＴ３１のドレイン側と、ＮＭＯＳ−ＦＥＴ３４のドレイン側はＰＭＯＳ−ＦＥＴ３３のドレイン側に接続される。
ＮＭＯＳ−ＦＥＴ３２及びＮＭＯＳ−ＦＥＴ３４のソース側はＧＮＤに接続され、ＮＭＯＳ−ＦＥＴ３２のゲート側は入力信号ＤＦに接続され、ＮＭＯＳ−ＦＥＴ３４のゲート側はインバータ３７の出力側に接続される。またインバータ３７の入力側にはＤＦ信号が入力される。以上の接続によりレベルシフト回路を構成し、ＧＮＤ−３．０Ｖレベルで入力されるＤＦ信号をＧＮＤ−Ｖ０レベルでＤＦ信号と同相の信号に増幅変換する。
揺動電源ＶＤＤを出力する出力バッファは、ＰＭＯＳ−ＦＥＴ３５とＮＭＯＳ−ＦＥＴ３６をインバータ接続して構成される。ＰＭＯＳ−ＦＥＴ３５のソース側は直流高電圧Ｖ０の電源線に接続され、ＮＭＯＳ−ＦＥＴ３６のソース側は電源電圧３．０Ｖの電源線に接続される。出力バッファの入力にはレベルシフト回路からの出力であるＧＮＤ−Ｖ０レベルに増幅変換されたＤＦ信号が供給される。入力されるＤＦ信号がハイレベルであるＶ０の電位をとる期間ではＮＭＯＳ−ＦＥＴ３６がオンし、ＰＭＯＳ−ＦＥＴ３５はオフするのでＶＤＤとして３．０Ｖが出力される。
一方、ローレベルであるＧＮＤの電位をとる期間ではＰＭＯＳ−ＦＥＴ３５でオンし、ＮＭＯＳ−ＦＥＴ３６がオフするのでＶＤＤにはＶ０の電圧が出力される。このようにＤＦ信号に同期して直流高電圧Ｖ０と電源電圧３．０Ｖを交互に選択してＶＤＤに出力する。このＶＤＤが揺動電源の正側出力になる。
また、図３において、ＰＭＯＳ−ＦＥＴ４１はクランプ用のトランジスタであり、揺動電源ＶＤＤを外部に付加するコンデンサで容量結合したときに交流電圧に直流電位を与える作用をする。クランプ回路の構成は、ＰＭＯＳ−ＦＥＴ４１のソース側とダイオード３９のカソード側と抵抗４０の一端をＧＮＤ線に接続し、ダイオード３９のアノード側と抵抗４０の他端とコンデンサ３８の一端をＰＭＯＳ−ＦＥＴ４１のゲートに接続する。コンデンサ３８の他端にはＤＦ信号を入力する。
コンデンサ３８はＭＯＳ容量で本半導体集積回路に集積され、静電容量は４７０ｐＦに設定する。抵抗４０はポリシリコンで形成し、２〜５ＭΩに設定する。これらの値は静電容量と抵抗値の積で表す時定数τが揺動電源の切り替え時間よりも十分に長い必要がある。短い場合には、ＰＭＯＳ−ＦＥＴ４１のゲート電圧が降下し十分なオン抵抗が得られない。以上が揺動電源集積回路１８の回路構成である。
以上の揺動電源集積回路１８を下側ガラス基板１４上にＣＯＧ実装し、本発明の液晶表示装置を実現している。上記回路は揺動電源を生成する回路の一例であり、本実施形態を参考にすればこれ以外の回路構成でも同様に実現できる。また、半導体集積回路であればＣＯＧ実装が可能であるので本発明を同様に実施することが出来る。また、半導体集積回路であれば多チップで構成されていても構わない。しかし本実施形態のように１チップで形成した方がコストと小型化において有利である。
図４は図１の液晶表示装置の駆動波形を示すタイミングチャートである。ＦＰＣ１９のＶ０端子は昇圧回路２２の出力に接続されるので、Ｖ０として直流２０Ｖが入力されている。また、３．０ＶとＧＮＤ端子には、それぞれ３．０Ｖと０Ｖが入力されている。ＤＦ端子には液晶交流化信号であるＤＦ信号が入力されており、ハイレベルが３．３Ｖでローレベルが０Ｖの矩形波である。以上が入力端子の波形である。
前述の図１に示すように、ＦＰＣ１９の各入力端子から入力したＶ０と３．０ＶとＧＮＤの各電源とＤＦ信号は、揺動電源集積回路１８に入力される。さらに図３に示すように、入力されたＤＦ信号は、ＰＭＯＳ−ＦＥＴ３１と３３、及びＮＭＯＳ−ＦＥＴ３２と３４とで構成されるレベルシフト回路にて、Ｖ０と０Ｖの電圧レベルをとる矩形波に変換される。変換されたＤＦ信号は出力バッファに入力されて、ＤＦ信号に同期したＶ０と３．０Ｖの電圧レベルを交互に選択してなる揺動電源ＶＤＤとなり出力する。図４はこの揺動電源ＶＤＤの出力波形を示す。
ＤＦ信号がハイレベルであるときにはＶＤＤは３．０Ｖを出力し、ローレベルのときにはＶ０である２０Ｖを出力している。さらに揺動電源ＶＤＤは、図２に示すように、コンデンサ２３を介してＦＰＣ１９のＶＳＳ端子に接続されている。ＶＳＳ端子は揺動電源集積回路１８のＶＳＳ端子に接続されているので、図２のＶＳＳ端子にはコンデンサ２３を介して揺動電源ＶＤＤが入力されていることになる。ここでコンデンサ２３を介して入力されていることから揺動電源ＶＤＤの直流電圧成分がカットされた交流電圧がＶＳＳ端子に印加される。一方、ＶＳＳ端子はＰＭＯＳ−ＦＥＴ４１のドレイン出力でもある。
いま、ＤＦ信号がローレベルの時にはＰＭＯＳ−ＦＥＴ４１はオン状態であり、ＶＳＳ端子には０Ｖが印加される。このときにコンデンサ２３のＶＳＳ端子側の電位は０Ｖに充電される。従って、図４に示すように、ＤＦ信号がローレベルの期間ではＶＳＳ端子には０Ｖが出力される。次に、ＤＦ信号がハイレベルになるとＰＭＯＳ−ＦＥＴ４１はオフ状態に遷移する。このとき同時に、コンデンサ２３の他方に接続している揺動電源ＶＤＤは、２０Ｖから３．０Ｖに１７Ｖだけ電位が降下する。
このためコンデンサ２３のＶＳＳ側端子の電位も０Ｖから−１７Ｖに降下する。従って、図４に示すように、ＶＳＳ端子はＤＦ信号がローレベルの期間では０Ｖを出力し、ハイレベルの期間では−１７Ｖを出力する。これが揺動電源ＶＳＳになる。前述の図１から明らかなように、この揺動電源ＶＤＤとＶＳＳはＦＰＣ１９を介して走査線駆動回路１５の電源端子に接続される。これにより走査線駆動回路１５は揺動電源で駆動することができる。
本実施形態によれば、ＦＰＣ１９の各電源端子に入力される各電圧はいずれも直流電圧であり、ＶＤＤ、ＶＳＳ間に接続するコンデンサ２３も一般的なセラミックコンデンサである。このように外部回路から見ると直流低電圧と直流高電圧を印加しているだけの簡易な回路構成で駆動できることがわかる。
また前述したように、従来の揺動電源法で必要とした外付けの個別部品による電源生成回路基板が不要になり、大幅な回路基板サイズの小型化、低コスト化が実現できる。また、前述のように、揺動電源集積回路１８がＣＯＧ実装により液晶表示装置に搭載されているために、製造者は液晶パネルと揺動電源回路を誤動作などの不都合がないように最適な状態に設計して使用者に提供することができ、使用者は簡単な直流電源のみを用意するだけで従来と全く変わらない感覚で揺動電源法を用いた液晶表示装置を駆動することができる。
図６は本発明による揺動電源集積回路１８の一実施形態のブロック構成図である。揺動電源集積回路１８には、４種類の電源、即ち、ＶＳＬ、ＶＤＬ、ＶＤ２、Ｖ０が入力されている。前述のように、ＶＳＬはシステムのグランドを、ＶＤＬはシステムの電源を、ＶＤ２はデータ線駆動回路１７の液晶駆動電圧を、Ｖ０は揺動電源の基となる高電圧の電源をそれぞれ示している。なお、図６におけるＶＳＬが図３のＧＮＤに対応し、図６におけるＶＤＬとＶＤ２は、いずれも図３の３Ｖに対応する。各ブロックの詳細構成を以下の図面で説明する。
図中、６１は基準信号を示し、ローレベルの電位はＶＳＬ、ハイレベルの電位はＶＤＬになっている。ここで、図６における基準信号６１は図３のＤＦに対応する。６２は第１出力ブロック回路であり、６７は第２出力ブロック回路であり、７１は第３出力ブロック回路である。基準信号６１はすべての出力ブロック回路に供給される。
また、６６、７０、７４等は、揺動電源集積回路１８の出力を示しており、６６は第１出力ブロック回路６２の出力（ＶＤＤ）であり、７０は第２出力ブロック回路６７の出力（ＶＣＣ）、７４は第３出力ブロック回路７１の出力（ＶＳＳ）を示している。また７６及び７７は第１論理回路６４の出力設定端子であり、回路内部で使用するものである。
第１出力ブロック回路６２は３個の回路ブロックから構成され、６３はレベルシフト回路であり、６４は第１論理回路であり、６５は第１出力ドライバ回路である。
レベルシフト回路（図３のレベルシフト回路（ＦＥＴ３１，３２，３３，３４）に対応）６３は、基準信号６１の信号レベルＶＤＬ、ＶＳＬレベルを、Ｖ０、ＶＳＬレベルに増幅変換する回路である。
図７は図６の揺動電源集積回路に供給される電源電圧の関係の説明図である。前述の説明から明らかなように、一般的には０Ｖ＞ＶＤ２、ＶＤＬ＞ＶＳＬの関係が成り立っている。前述のように、ＶＳＬを０Ｖとした場合、Ｖ０は２０Ｖ程度、ＶＤ２は３．０Ｖ程度、ＶＤＬは２．７Ｖ程度となっている。但し、ここで示した電圧は、周辺温度、使用する液晶、液晶表示装置のシステム設計等によって、大きく変わる。
図８は図６構成の第１出力ブロック回路を構成するレベルシフト回路の一例回路構成図である。この回路は、前述した図３回路中のレベルシフト回路の他の例である。８０と８１はインバータであり、電源はＶＤＬ、ＶＳＬが入力されている。インバータ８０の入力には基準信号６１も入力され、インバータ８０の出力はインバータ８１に接続されている。
８３、８４、８５、８６はＰＭＯＳ−ＦＥＴであり、８７、８８はＮＭＯＳ−ＦＥＴである。全てのＰＭＯＳ−ＦＥＴのバルク側は、Ｖ０の電源線に接続されており、ＰＭＯＳ−ＦＥＴ８３及びＰＭＯＳ−ＦＥＴ８４はソース側もＶ０の電源線に接続されている。ＰＭＯＳ−ＦＥＴ８３のドレイン側はＰＭＯＳ−ＦＥＴ８５のソース側に、ＰＭＯＳ−ＦＥＴ８４のドレイン側はＰＭＯＳ−ＦＥＴ８６のソース側に接続されている。
ＰＭＯＳ−ＦＥＴ８５のドレイン側はＮＭＯＳ−ＦＥＴ８７のドレイン側とＰＭＯＳ−ＦＥＴ８６のゲート側に接続され、ＰＭＯＳ−ＦＥＴ８６のドレイン側はＮＭＯＳ−ＦＥＴト８８のドレイン側とＰＭＯＳ−ＦＥＴ８５のゲート側に接続されている。ＮＭＯＳ−ＦＥＴ８７、ＮＭＯＳ−ＦＥＴ８８のソース側とバルク側は、ＶＳＬに接続されている。
ＰＭＯＳ−ＦＥＴ８３及びＮＭＯＳ−ＦＥＴ８７のゲート側にはインバータ８１の出力が、ＰＭＯＳ−ＦＥＴ８４及びＮＭＯＳ−ＦＥＴ８８のゲート側にはインバータ８０の出力が接続されている。
８２はレベルシフト回路６３の出力信号を示す。基準信号６１がＶＤＬの時には、ＮＭＯＳ−ＦＥＴ８７が導通状態となり、ＮＭＯＳ−ＦＥＴ８８が非導通状態になるため出力信号８２はＶ０となる。一方、基準信号６１がＶＳＬの時には、逆にＮＭＯＳ−ＦＥＴ８７が非導通状態となり、ＮＭＯＳ−ＦＥＴ８８が導通状態になるため出力信号８２はＶＳＬを出力している。
以上のように、レベルシフト回路６３にて基準信号６１のＶＤＬとＶＳＬの振幅を、Ｖ０とＶＳＬ間の振幅に変換した出力信号８２が、第１論理回路６４に入力される。
図６に示すように、第１論理回路６４には、Ｖ０とＶＳＬの２種類の電源が入力され、レベルシフト回路６３からの出力信号を、後述する論理回路により処理を行う。第１論理回路６４は消費電力を削減する等の目的によって、様々な構成をとることが出来るが、最も単純な動作の目的としては、第１出力ドライバ回路６５をスイッチングすることである。従って、最も簡単な構成として、Ｖ０とＶＳＬ間でスイッチングするバッファ１個の構成でもよい。
第１論理回路６４で処理された信号は、第１出力ドライバ回路６５に入力される。第１出力ドライバ回路６５には、Ｖ０、ＶＤ２の２つの電源が入力されている。第１出力ドライバ回路６５も、第１論理回路６４と同様に消費電力の削減、出力インピーダンス等の設定により、様々な構成が考えられる。最も簡単な回路構成の一例を図９に示す。
図９は図６構成の第１出力ドライバ回路の一例回路構成図である。９１はＰＭＯＳ−ＦＥＴであり、９２はＮＭＯＳ−ＦＥＴである。９１のソース側とバルク側はＶ０の電源線に接続され、ドレイン側はＮＭＯＳ−ＦＥＴ９２のドレイン側に、ＮＭＯＳ−ＦＥＴ９２のソース側とバルク側はＶＤ２の電源線に接続されている。また、９０は第１論理回路６４からの出力信号を示している。
第１出力ドライバ回路６５は、第１論理回路６４からの出力信号９０がＶ０の時はＮＭＯＳ−ＦＥＴ９２が導通状態になってＶＤ２を、一方、ＶＳＬの時はＰＭＯＳ−ＦＥＴ９１が導通状態になってＶ０をＶＤＤ６６として出力する。
よって、第１出力ブロック回路６２の動作をまとめると、基準信号６１がＶＤＬの時は、ＶＤＤ６６がＶＤ２となり、基準信号６１がＶＳＬの時は、ＶＤＤ６６がＶ０となる動作を行う。
次に、第２出力ブロック回路６７の動作について図６に沿って説明する。第２出力ブロック回路６７は２個の回路ブロック６８及び６９で構成され、６８は第２論理回路であり、６９は第１ＰＭＯＳ−ＦＥＴのオープンドレイン回路からなる第２出力ドライバ回路を示している。
第２論理回路６８には、ＶＤＬ及びＶＳＬが入力され、信号として基準信号６１が入力される。第２論理回路６８の回路構成は図１０の前段で示すように、例えばインバータが数段、かつ偶数個接続されている回路構成である。
第２論理回路６８の出力は第２出力ドライバ回路６９に供給される。ここで、第２出力ドライバ回路６９の詳細回路構成も図１０の後段に示す。
図１０は第２出力ドライバ回路の一例回路構成図である。１０１はＰＭＯＳ−ＦＥＴを示している。１００は第２論理回路６８の出力であり、出力はＰＭＯＳ−ＦＥＴ１０１のゲート側に入力される。ＰＭＯＳ−ＦＥＴ１０１のソース側とバルク側は、ＶＤＬに接続されている。ＰＭＯＳ−ＦＥＴ１０１のドレイン側はＶＣＣ７０に接続されていて、その結果、ＶＣＣ７０はＰＭＯＳ−ＦＥＴ１０１によるオープンドレイン出力となっている。なお、第２論理回路６８は、図示のように、例えば基準信号６１を入力するインバータ１０２と１０３で構成されている。
従って、第２出力ブロック回路６７は、基準信号６１がＶＤＬの時は、ＰＭＯＳ−ＦＥＴ１０１が非導通状態になるためＶＣＣ７０（図６参照）はハイインピーダンスの状態となり、ＶＳＬの時はＰＭＯＳ−ＦＥＴ１０１が導通状態になるためＶＣＣ７０はＶＤＬを出力するという動作を行う。
次に、第３出力ブロック回路７１の動作について、図６に沿って説明する。第３出力ブロック回路７１は２個の回路ブロック７２及び７３で構成され、７２は基準信号６１をクランプするクランプ回路、７３はＰＭＯＳ−ＦＥＴのオープンドレイン回路からなる第３出力ドライバ回路を示している。詳細構成を以下に説明する。
図１１は図６構成の第３出力ブロック回路を構成するクランプ回路の一例回路構成図である。クランプ回路７２は基準信号６１をＶＳＬにクランプする回路である。１１１はコンデンサであり、１１２はダイオードであり、１１３は第１の抵抗である。コンデンサ１１１の一方の端子は基準信号６１に接続されており、他方の端子は、ダイオード１１２のカソードと第１の抵抗１１３の一方に接続され、ダイオード１１２のアノードと第１の抵抗１１３の他方はＶＳＬの電源線に接続されている。
従って、クランプ回路７２では、基準信号６１がＶＤＬの時は、ダイオード１１２が導通してＶＳＬにクランプされ、一方、基準信号６１がＶＳＬの時はダイオード１１２が導通しなくなり、−ＶＤＬの電位となり、この信号が第３出力ドライバ回路７３に供給される。
図１２は図６構成の第３出力ドライバ回路の一例回路構成図である。１２１はＰＭＯＳ−ＦＥＴを示している。図１１のクランプ回路７２の出力１２０はＰＭＯＳ−ＦＥＴ１２１のゲート側に入力される。ＰＭＯＳ−ＦＥＴ１２１のソース側とバルク側は、ＶＳＬに接続されている。ＰＭＯＳ−ＦＥＴ１２１のドレイン側は出力であり、ＶＳＳ７４に供給される。その結果、ＶＳＳ７４はＰＭＯＳ−ＦＥＴ１２１によるオープンドレイン出力となっている。
従って、第３出力ブロック回路７１は、基準信号６１がＶＤＬのときは、ＰＭＯＳ−ＦＥＴ１２１が非導通状態になるためＶＳＳ７４はハイインピーダンスの状態となり、基準信号６１がＶＳＬのときはＰＭＯＳ−ＦＥＴ１２１が導通状態になるためＶＳＳ７４はＶＳＬを出力するという動作を行う。
以上が図６に示す本発明の揺動電源集積回路１８の基本動作である。しかし、ここで実際に揺動電源集積回路１８を揺動電源法による電源生成回路として実使用する場合には、外付けのコンデンサを接続する必要がある。
図１３は図６構成の電源生成回路に外付けコンデンサを接続したブロック図である。本図の１３０は第１コンデンサであり、１３１は第２コンデンサである。第１コンデンサ１３０は一方の端子をＶＤＤ６６に接続し、他方の端子をＶＳＳ７４に接続している。また第２コンデンサ１３１は一方の端子をＶＳＳ７４に、他方の端子をＶＣＣ７０に接続している。ここで、第１コンデンサ１３０、第２コンデンサ１３１ともに容量は使用するパネルの大きさ、駆動周波数等により、適当な大きさを選択される。
図１４は図６構成の揺動電源集積回路が生成する揺動電源の波形図である。図中、１４０はＶ０、１４１はＶＤ２、１４２はＶＤＬ、１４３はＶＳＬを示している。また１４４は基準信号、１４５はＶＤＤ、１４６はＶＣＣ、１４７はＶＳＳを示している。
出力であるＶＤＤ（１４５）、ＶＣＣ（１４６）、ＶＳＳ（１４７）において、基準信号１４４がＶＤＬのとき、ＶＤＤ（１４５）はＶＤ２（１４６）であり、ＶＣＣ（１４６）は（ＶＤＬ−（Ｖ０−ＶＤ２））であり、ＶＳＳ（１４７）は（ＶＳＬ−（Ｖ０−ＶＤ２））の電位を出力する。基準信号１４４がＶＳＬのときは、ＶＤＤ（１４５）はＶ０１４０であり、ＶＣＣ（１４６）はＶＤＬであり、ＶＳＳ（１４７）はＶＳＬの電位を出力する。
従って、以上のような回路構成を持つ集積回路化した揺動電源集積回路を用いることにより、揺動電源法による電源発生が可能となる。
図１５は図６構成の放電回路の一例回路構成図であり、図６の放電回路７５の詳細構成を示している。放電回路７５には、ＶＤＬとＶＳＬとＶＳＳの電源線が接続されている。１５０はＰＭＯＳ−ＦＥＴであり、１５１は抵抗であり、１５２はＰＭＯＳ−ＦＥＴであり、１５３は抵抗である。ＰＭＯＳ−ＦＥＴ１５０のソース側とバルク側はＶＤＬに接続されており、ゲート側はＶＳＬに接続されている。またドレイン側は抵抗１５１とＰＭＯＳ−ＦＥＴ１５２に接続されている。ＰＭＯＳ−ＦＥＴ１５２のソース側とバルク側はＶＳＬに接続されていて、またドレイン側は抵抗１５３に接続されている。抵抗１５１の一方と抵抗１５３の一方は、ともにＶＳＳに接続されている。また、１３１は図１３で示した外付けのコンデンサを示している。
全体のシステム使用時、つまりＶＤＬが入力されている状態では、ＰＭＯＳ−ＦＥＴ１５０のゲート側には、ＰＭＯＳ−ＦＥＴ１５０のＶｔｈ以上の電位差、つまり、この時はＶＤＬとＶＳＬの電位差が印加されているため導通状態になっている。ここで、ＰＭＯＳ−ＦＥＴ１５０の導通状態でのオン抵抗値と抵抗１５１の抵抗値の比を調整することにより、ＰＭＯＳ−ＦＥＴ１５０のドレイン側の電位を少なくともＶＳＬ−Ｖｔｈ以上の電圧にすることで、ＰＭＯＳ−ＦＥＴ１５２のゲート側にはＶｔｈを越えた電圧が印加されないことから、非導通状態になる。よって、システム使用時には、ＰＭＯＳ−ＦＥＴ１５２、抵抗１５３を介して、ＶＳＬとＶＳＳが導通することはない。
システムが非使用時、つまり電源が切られた時には、ＶＤＬがＶＳＬに近づいていく。ＶＤＬの電位がＰＭＯＳ−ＦＥＴ１５０のＶｔｈ以下になると、ＰＭＯＳ−ＦＥＴ１５０が非導通状態になる。
ＰＭＯＳ−ＦＥＴ１５０が非導通状態になると、ＰＭＯＳ−ＦＥＴ１５０のドレイン側はＶＳＳになる。従ってＰＭＯＳ−ＦＥＴ１５２のゲート側にもＶＳＳが印加される。ここで、特に基準信号がＶＤＬの時に、電源が切られた時には、ＶＳＳはＰＭＯＳ−ＦＥＴ１５２のＶｔｈを越えているため、直ちにＰＭＯＳ−ＦＥＴ１５２が導通状態になる。
従って、ＶＳＬとＶＳＳが、ＰＭＯＳ−ＦＥＴ１５２と抵抗１５３を介して導通することになり、外付けのコンデンサ１３１に蓄えられた電荷が放電され、ＶＳＳがＶＳＬの電位とほぼ同電位となる。１５３は放電時に電流を制限し、他の素子の破壊を防止する役目であり、適度な抵抗値を設定することでよい。
以上のような動作を行うことで、走査線駆動回路が選択期間中に電源を切られても印加されている駆動電圧を放電回路の動作により電荷をなくすことができるため、直流成分が印加され続けるようなことを防止できる。
図１６は図６構成の第１出力ブロック回路を構成する第１論理回路と第１出力ドライバ回路の一例構成図である。なお、６４は図６の第１論理回路６４であり、６５は第１出力ドライバ回路６５である。
第１論理回路６４において、１６０はバッファを示しており、バッファ１６０の入力には図６で示したレベルシフト回路６３の出力が接続されている。１６１は第１出力選択回路であり、１６２は第２出力選択回路である。これらの出力選択回路は１個のＯＲ回路と１個のＡＮＤ回路で構成されている。即ち、１６３は出力選択回路１６１を構成するＯＲ回路を、１６４は出力選択回路１６１を構成するＡＮＤ回路を示している。また、１６５は第１出力設定端子であり、１６６は第２出力設定端子である。また、１６７及び１６８はインバータであり、インバータ１６７の入力は第１出力設定端子１６５に接続されている。また、インバータ１６８の入力は第２出力設定端子１６６に接続されている。
第１出力選択回路１６１のＯＲ回路１６３の入力の一方は第１出力設定端子１６５に接続され、入力の他方はバッファ１６０の出力に接続されている。また第１出力選択回路１６１のＡＮＤ回路１６４の入力の一方は、インバータ１６７の出力に接続され、入力の他方はバッファ１６０の出力に接続されている。第２出力選択回路１６２には、第１出力設定端子１６５の代わりに第２出力設定端子１６６が接続され、インバータ１６７の出力の代わりにインバータ１６８の出力が接続されている以外は全く同じ構成となっている。
次に第１出力ドライバ回路６５の構成について説明する。１６９は第１出力ドライバであり、１７０は第２出力ドライバである。基本的には第１出力ドライバ１６９及び第２出力ドライバ１７０は、図９で示した構成をしている。図９構成ではＰＭＯＳ−ＦＥＴとＮＭＯＳ−ＦＥＴのゲート側が短絡され、第１論理回路６４からの出力９０を入力しているが、図１６構成では、各々のゲート側は、ＯＲ回路もしくはＡＮＤ回路の出力側に接続されている。一方、第１出力ドライバ１６９の出力と第２出力ドライバ１７０の出力は短絡され、ＶＤＤ６６となっている。
第１出力ドライバ１６９のＰＭＯＳ−ＦＥＴのゲート側入力には、上述のように、第１出力設定回路１６１のＯＲ回路１６３の出力が接続され、ＮＭＯＳ−ＦＥＴゲート側入力には、ＡＮＤ回路１６４の出力が接続されている。また第２出力ドライバ１７０にも、同様に第２出力設定回路１６２の出力が接続されている。
次に、第１出力設定端子１６５及び第２出力設定端子１６６ともにハイレベルが入力されている場合を説明する。ここで、第１論理回路６４の論理信号のレベルは既に説明したように、ハイレベルはＶ０であり、ローレベルはＶＳＬである。
第１出力設定端子１６５がハイレベルである時は、バッファ１６０への入力がハイレベルの場合でも、ローレベルの場合でも、ＯＲ回路１６３の出力はハイレベルとなり、ＡＮＤ回路１６４の出力はローレベルとなっている。従って、第１出力ドライバ１６９の出力はハイインピーダンスの状態になり、第２出力ドライバ１７０も同様な状態を示している。
次に第１出力設定端子１６５及び第２出力設定端子１６６ともにローレベルが入力されている場合を説明する。第１出力設定端子１６５がローレベルで、バッファ１６０への入力がハイレベルである時、ＯＲ回路１６３の出力及びＡＮＤ回路１６４の出力ともにハイレベルとなる。従って、第１出力ドライバ１６９の出力はＮＭＯＳ−ＦＥＴが選択されＶＤ２が出力されている。
次にバッファ１６０への入力がローレベルのときは、ＯＲ回路１６３の出力及びＡＮＤ回路１６４の出力はローレベルとなる。従って、第１出力ドライバ１６９の出力はＰＭＯＳ−ＦＥＴが選択されＶ０が出力される。そして第２出力ドライバ１７０も同様な動作を行う。
ここで、第１出力設定端子１６５がローレベルで、第２出力設定端子１６６がハイレベルの場合を考える。このような場合、第１ドライバ１６９は基準信号の入力極性によって、Ｖ０またはＶＤ２を出力する。しかし、第２ドライバ１７０は基準信号の入力極性にかかわらず、出力はハイインピーダンス状態となっている。こうすることで、第１出力設定端子１６５及び第２出力設定端子１６６を両方ともローレベルに設定した時の半分の出力インピーダンスにすることができる。従って、同じチップを使って表示パネルサイズ等によって最適な出力インピーダンスに変えることができるため、必要以上に低インピーダンスとならず貫通電流も削減でき、低消費電力化になる。本発明では、出力の設定を２つのみとしたが、２つ以上の場合についても同様な構成をとることで、よりきめ細かな設定が可能となる。
産業上の利用可能性
本発明のように揺動電源法の電源生成回路を集積回路化し、液晶表示装置に組み込むことにより、低消費電力化、小型化、低コスト化が可能となり、設計及び製造上も利点が多く、製品の信頼性が向上するので、産業上の利用可能性は非常に高い。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８（Ａ）】
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【図１８（Ｂ）】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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