(57)【特許請求の範囲】
【請求項１】
入力画像データを第１の階層のデータとするときに、上記第１の階層の空間的に近接するＮ個の画素データの平均値により第２の階層の１個の画素データを形成するように階層符号化を行うディジタル画像信号用のメモリ装置において、
入力画像データをリアルタイムで処理する信号処理手段と、上記信号処理手段の出力データが書き込まれるメモリ手段と、上記信号処理手段及び上記メモリ手段を制御する制御手段とを有し、
上記制御手段によって、
上記メモリ手段の第１の領域に、上記第１の階層の空間的に近接するＮ個の画素データのうち、Ｎ−１個の画素データが書き込まれると共に、
上記第２の階層の所定の画素データを生成するに必要な上記Ｎ個の画素データがそれぞれ入力される際に、上記第２の階層の上記所定の画素データが記憶されるべき上記メモリ手段の第２の領域のアドレスから記憶されている上記第２の階層の所定の画素データを生成するための画素データが読み出され、
読み出された上記アドレスの画素データと上記所定の画素データを生成するのに必要な入力された上記画素データとを用いて、上記第２の階層の所定の画素データを生成するための平均処理が上記信号処理手段によって行われ、
上記平均処理で得られた画素データが上記メモリ手段の上記第２の階層の上記所定の画素データが記録されるべき上記アドレスに書き込まれるように制御されることを特徴とするディジタル画像信号用のメモリ装置。
【請求項２】
請求項１に記載のディジタル画像信号用のメモリ装置において、
上記メモリ手段の上記アドレスに記憶されている上記第２の階層の所定の画素データを生成するための画素データは、上記Ｎ個の画素データのうちの既に入力された画素データに対して上記信号処理手段によって平均処理がなされた画素データであって、
上記平均処理は、上記所定の画素データを生成するのに必要な入力された上記画素データを上記Ｎで割算を行い、その結果を読み出された上記アドレスの画素データに加算する処理であって、
上記信号生成処理でなされる上記割算を、ビットシフトによって行うことを特徴とするディジタル画像信号用のメモリ装置。
【請求項３】
請求項３に記載のディジタル画像信号用のメモリ装置において、
上記第１の階層のＮ−１個の画素データと、生成された上記第２の画像の所定の画素データとを上記メモリ手段から読み出して、圧縮するための符号化手段を有することを特徴とするディジタル画像信号用のメモリ装置。
【請求項４】
入力画像データを第１の階層のデータとするときに、上記第１の階層の空間的に近接するＮ個の画素データの平均値からなる第２の階層の画素データと、上記第１の階層の（Ｎ−１）個の画素データとが格納されており、上記格納された格納データにより、上記第１の階層の１個の画素データを形成するように階層復号化を行うディジタル画像信号用のメモリ装置において、
上記格納データが書き込まれたメモリ手段と、上記メモリ手段からの読み出し出力が供給される信号処理手段と、上記メモリ手段及び上記信号処理手段を制御する制御手段とを有し、
上記制御手段によって、
上記第１の階層の空間的に近接するＮ個の画素データの平均値からなる第２の階層の画素データと、上記第１の階層の（Ｎ−１）個の画素データとが上記メモリ手段から読み出され、
読み出された上記第２の階層の画素データと、上記第１の階層の（Ｎ−１）個の画素データとを用いて、上記第１の階層の上記１個の画素データを生成するための信号生成処理が上記信号処理手段によって行われ、
上記第２の階層の画素データが記憶されていた上記メモリ手段のアドレスへ、生成された上記第１の階層の上記１個の画素データが記憶されるように制御されることを特徴とするディジタル画像信号用のメモリ装置。
【請求項５】
請求項５に記載のディジタル画像信号用のメモリ装置において、
上記信号生成処理は、上記第２の階層の画素データをＮで乗算した値から、上記第１の階層の（Ｎ−１）個の画素データを差し引く処理であって、
上記信号処理でなされる乗算を、ビットシフトによって行うことを特徴とするディジタル画像信号用のメモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、リアルタイムの信号処理、より具体的には階層符号化を行う信号処理回路をＩＣ回路内に含むディジタル画像信号用のメモリ装置に関する。
【０００２】
【従来の技術】
解像度の異なる複数の階層の画像信号を生成するための階層符号化が知られている。すなわち、高解像度画像信号を第１の階層としてこれより解像度が低い第２の階層の画像信号、第２の階層の画像信号より階層が低い第３の画像信号、・・・・を形成する符号化（階層符号化と称される）が提案されている。この符号化によれば、複数の画像信号を一つの伝送路（通信路、記録媒体）を介して伝送し、受信側では、複数の階層とそれぞれ対応する画像モニタによって、画像データを再生することができる。
【０００３】
より具体的には、標準解像度ビデオ信号、高解像度ビデオ信号、コンピュータディスプレーの画像データ、画像データベースを高速検索するための低解像度ビデオ信号等が異なる解像度のビデオ信号である。また、解像度の高低以外に、画像の拡大、縮小（所謂電子ズーム）に対しても階層符号化を適用することができる。画像の拡大、縮小は、例えばビデオゲームのアプリケーションにおいてしばしば使用される機能である。
【０００４】
【発明が解決しようとする課題】
従来の階層符号化では、第１階層（入力）画像信号と画素数が第１階層の画像信号に対して１／４の第２階層の画像信号を形成する場合、第１階層の画像信号を１／４に間引き、第２階層の画像信号を形成すると共に、第２階層の画像信号から補間された第１階層の補間信号と入力画像信号との差分を計算し、この差分信号を伝送している。このように、従来の階層符号化では、差分信号の画素数は、入力画像信号の画素数と等しく、さらに、第２階層の信号を伝送するので、伝送データ量が元のデータ量より増大するのが普通であった。階層構造の画像データをメモリに書込む場合では、メモリの容量が増大する問題があった。
【０００５】
また、階層構造の画像データをメモリに書込む場合では、階層符号化のための信号処理回路をメモリに対して付加しており、別々のＩＣ回路を必要としていた。そのため、コストの増大、回路配置に必要なスペースの増大という問題が生じた。さらに、階層符号化のための信号処理回路がライン遅延回路、画素遅延回路を必要とする場合には、階層数の増大に伴って、これらの遅延回路を構成するハードウエアの量が増大し、信号処理回路とメモリとを同一ＩＣチップとすることによる上述の利点が損なわれるおそれがあった。
【０００６】
従って、この発明の目的は、その容量が元の入力画像データに必要とされるものと等しいメモリに対して階層構造の画像データを蓄積することができると共に、信号処理のための画素遅延回路、ライン遅延回路を不要とすることが可能であり、ＩＣ回路としてコストの低減、スペースの縮小が可能なディジタル画像信号用のメモリ装置を提供することにある。
【０００７】
【課題を解決するための手段】
請求項１の発明は、入力画像データを第１の階層のデータとするときに、第１の階層の空間的に近接するＮ個の画素データの平均値により第２の階層の１個の画素データを形成するように階層符号化を行うディジタル画像信号用のメモリ装置において、
入力画像データをリアルタイムで処理する信号処理手段と、信号処理手段の出力データが書き込まれるメモリ手段と、信号処理手段及びメモリ手段を制御する制御手段とを有し、
制御手段によって、
メモリ手段の第１の領域に、第１の階層の空間的に近接するＮ個の画素データのうち、Ｎ−１個の画素データが書き込まれると共に、
第２の階層の所定の画素データを生成するに必要なＮ個の画素データがそれぞれ入力される際に、第２の階層の所定の画素データが記憶されるべきメモリ手段の第２の領域のアドレスから記憶されている第２の階層の所定の画素データを生成するための画素データが読み出され、
読み出されたアドレスの画素データと所定の画素データを生成するのに必要な入力された画素データとを用いて、第２の階層の所定の画素データを生成するための平均処理が信号処理手段によって行われ、
平均処理で得られた画素データがメモリ手段の第２の階層の所定の画素データが記録されるべきアドレスに書き込まれるように制御されることを特徴とするディジタル画像信号用のメモリ装置である。
【０００８】
請求項４の発明は、入力画像データを第１の階層のデータとするときに、第１の階層の空間的に近接するＮ個の画素データの平均値からなる第２の階層の画素データと、第１の階層の（Ｎ−１）個の画素データとが格納されており、格納された格納データにより、第１の階層の１個の画素データを形成するように階層復号化を行うディジタル画像信号用のメモリ装置において、
格納データが書き込まれたメモリ手段と、メモリ手段からの読み出し出力が供給される信号処理手段と、メモリ手段及び信号処理手段を制御する制御手段とを有し、
制御手段によって、
第１の階層の空間的に近接するＮ個の画素データの平均値からなる第２の階層の画素データと、第１の階層の（Ｎ−１）個の画素データとがメモリ手段から読み出され、
読み出された第２の階層の画素データと、第１の階層の（Ｎ−１）個の画素データとを用いて、第１の階層の１個の画素データを生成するための信号生成処理が信号処理手段によって行われ、
第２の階層の画素データが記憶されていたメモリ手段のアドレスへ、生成された第１の階層の１個の画素データが記憶されるように制御されることを特徴とするディジタル画像信号用のメモリ装置である。
【０００９】
第１の階層の所定領域に含まれるＮ個のデータの平均値データによって、第２の階層の１個のデータを形成し、第２の階層のデータを第１の階層のデータの一部に代えてメモリに書込む。第２の階層のデータを形成する場合に、メモリから読出したデータと入力画素データとを加算し、加算した出力をメモリに書込むようになされる。複数の階層のデータを書込む場合でも、メモリの容量が元の画像データに必要な容量より増えることを防止できる。また、１チップのＩＣ回路として、信号処理回路および半導体メモリを構成することができる。さらに、平均値を形成するのに必要なデータをメモリから読出すので、画素遅延回路、ライン遅延回路を信号処理回路が持つ必要がなく、ハードウエアの規模を小さくすることができる。
【００１０】
【発明の実施の形態】
以下、この発明の一実施例について図面を参照して説明する。この発明では、リアルタイムの信号処理を行う信号処理回路と半導体メモリとが共通の半導体基板上に構成され、１チップのＩＣ回路の構成とされる。この一実施例は、画像信号の階層符号化および階層復号化の信号処理回路と半導体メモリ（ＲＡＭ）とが１チップＩＣ回路の構成とされる。図１は、階層符号化の信号処理回路と半導体メモリ１とが１チップにＩＣ化されている構成を示す。２で示す入力端子から所定のサンプリング周波数（例えば１３．５ＭHz）で、１サンプルが所定ビット数（例えば８ビット）に量子化された画像データが供給される。３で示す入力端子には、入力画像データと同期したクロックが供給される。入力画像データは、テレビジョンのラスター走査の順序でもって供給される。
【００１１】
この一実施例は、入力画像データで構成される第１階層と、これより解像度が低い第２階層と、第２階層より解像度が低い第３階層から構成されるものである。図２を参照して３階層の階層符号化について説明する。
【００１２】
図２において最も下に、入力画像データによって構成される第１階層の部分的画像（８×８画素）が示されている。図２において、一つの正方形が一つの画素を表している。この第１階層の（２×２画素）の４個の画素毎に平均値が計算される。例えばａ、ｂ、ｅ、ｆの平均値ｍ１（＝１／４・（ａ＋ｂ＋ｅ＋ｆ））が計算される。従って、（８×８画素）と対応する部分が（４×４画素）になる。このように計算された平均値によって第２階層が画像が構成される。
【００１３】
次に第２階層の空間的に隣接する（２×２）の４個の平均値を計算する。図２では、Ｍ１（＝１／４・（ｍ１＋ｍ２＋ｍ３＋ｍ４）が示されている。このように計算された平均値によって、第３階層の画像が構成される。第３階層では、入力画像の（８×８画素）の領域が（２×２画素）の領域になる。図示しないが、さらに、上述と同様に平均値を計算することによって、より上位の階層の画像を構成することが可能である。図２から分かるように、階層が変化するに従って、画素数が１／４、１／１６、・・・と減少する。言い換えると、画像の面積が一定とすると、解像度が同様の割合で低下する。画素間の距離が一定であれば、画像の大きさが同様の割合で縮小する。
【００１４】
上述の平均値により上位の階層の画像を形成する階層符号化は、複数の階層の画像データを伝送する場合に、伝送画素数が増大しない利点がある。図２の例では、斜線が引かれた画素を伝送する代わりに上位階層のデータを伝送すれば良い。例えば第１階層の画素データｆの代わりに第２階層のデータｍ１を伝送すれば良い。受信側では、伝送が省略された画素データｆは、（ｆ＝４ｍ１−（ａ＋ｂ＋ｅ））として求められる。さらに、第１階層の画素データａ〜ｆを含む（４×４画素）の右下コーナーの画素データｐ（あるいは第２階層のデータｍ４）の代わりに、第３階層のデータＭ１を伝送する。上述と同様にして、第２階層の画素データｍ４が計算でき、第２階層のデータを復号でき、さらに、第１階層の画素データｐを復号できる。なお、伝送を省略する画素の位置は、右下コーナーの位置に限定されるものではない。
【００１５】
図１に戻って、この発明の一実施例について説明すると、半導体メモリ１がメモリ１ａ、１ｂで構成される。これらのメモリ１ａ、１ｂは、別個のメモリ、あるいは１つのメモリのメモリ空間を分割することにより構成される。メモリ１ａが第１および第３階層のデータを蓄積し、メモリ１ｂが第２階層のデータを蓄積する。メモリ１ａおよび１ｂは、それぞれデータ入力／出力端子、アドレス入力端子、読出し、書込みを制御するＲ／Ｗ信号入力端子を有する。
【００１６】
、入力画像データが信号処理回路４、スイッチ回路５の入力端子５ａに供給される。信号処理回路４の出力がスイッチ回路５の入力端子５ｂに供給される。スイッチ回路５で選択された出力がメモリ１ａのデータ入力端子に供給され、また、スイッチ回路５で選択された出力がメモリ１ａのデータ入力端子に供給される。信号処理回路４には、メモリ１ａ、１ｂのそれぞれの読出しデータが供給される。信号処理回路４は、後述するように、加算処理および平均値データを計算する平均化の処理を行うものである。平均化の処理に必要な割算の処理は、１／４、１／16等であり、ビットシフトによって可能である。
【００１７】
入力端子３からのクロック信号がコントローラ６、Ｒ／Ｗ信号発生回路７、ライトアドレス発生回路８ａ、８ｂ、リードアドレス発生回路９ａ、９ｂに供給される。Ｒ／Ｗ信号がメモリ１のＲ／Ｗ入力端子、アドレスセレクタ１０ａ、１０ｂに対して供給される。ライト動作時には、ライトアドレスがアドレスセレクタ１０ａ、１０ｂによりそれぞれ選択され、メモリ１に対して供給され、リード動作時には、リードアドレスがアドレスセレクタ１０ａ、１０ｂによりそれぞれ選択され、メモリ１に対して供給される。なお、接続線を省略するが、アドレス発生回路８ａ、８ｂ、９ａ、９ｂに対しては、クロック信号も供給される。
【００１８】
コントローラ６は、ライトアドレス発生回路８ａ、８ｂおよびリードアドレス発生回路９ａ、９ｂを制御し、信号処理に必要なアドレスを発生させる。また、コントローラ６が信号処理回路４を制御し、信号処理動作を制御する。また、コントローラ６がスイッチ回路５を制御し、メモリ１ａおよび１ｂに対して書込むデータを選択する。
【００１９】
上述のこの発明の一実施例の動作を説明する。メモリ１ａ、１ｂは、図３に示すように、１クロック周期の間で、リード動作、処理動作（加算処理）、ライト動作を順次行う。リード動作およびライト動作をそれぞれ行う場合には、リードイネーブルＲＥＮおよびライトイネーブルＷＥＮがリード動作およびライト動作の期間でそれぞれハイレベルとなる。ライトイネーブルＷＥＮおよびリードイネーブルＲＥＮと対応するコントロール信号（Ｒ／Ｗ信号）が形成される。
【００２０】
一例として、図２に示すような画素配置の場合における階層符号化について図４を参照して説明する。入力画素データａ、ｂ、ｃ、ｄ、・・・が供給される場合では、スイッチ回路５がこの入力画素データを選択してメモリ１ａに供給する。メモリ１ａに対して、図４Ａに示すようにこれらの第２階層のデータの位置に対応するもの（ｆ、ｈ、ｎ等）以外の画素データが順次書込まれる。この画素データａ、ｂ、ｃ、ｄ、ｅ、ｇ、・・・の書込み動作では、メモリ１ａからデータを読出す必要がないので、図３に示すようなメモリ動作の１サイクルにおけるメモリ１ａのリード動作がイネーブルされない。図４は、簡単のため、メモリ１ａ、１ｂの一部のメモリ領域のみを示す。
【００２１】
一方、メモリ１ｂには、信号処理回路４から出力される加算出力が書込まれる。この加算処理は、図３に示すメモリサイクルの動作によって、メモリ１ｂの第２階層のデータ例えばｍ１を書込むアドレスのデータが読出され、読出しデータと入力画素データを１／４したデータとが加算され、加算出力が同じアドレスに対して書込まれるものである。入力画素データｆが入力されるタイミングでは、図４Ａに示すように、データｍ１を書くべきメモリ１ｂのアドレスには、１／４・（ａ＋ｂ＋ｅ）のデータが既に蓄積されている。従って、このデータが読出され、信号処理回路４に供給され、入力画素データ１／４・ｆと読出しデータの加算の処理がなされ、１／４・（ａ＋ｂ＋ｅ＋ｆ）＝ｍ１のデータが信号処理回路４から発生する。このデータｍ１がメモリ１ｂの同じアドレスに対して書込まれる。図４Ｂは、このデータｍ１がメモリ１ｂに対して書込まれた状態を示す。
【００２２】
なお、メモリ１ｂに対して、１／４の処理をしないで、ａ、ｂ、ｅ等の各画素データを書込み、最後に１／４の処理をしても良いが、メモリの語長が増えることを防止するためには、１／４したデータを書込むことが好ましい。
【００２３】
一方、スイッチ回路５が切り替えられ、入力画素データｆに代えて信号処理回路４から発生した第２階層のデータｍ１を１／４したデータが図４Ｂに示すように、第３階層のデータＭ１が書込まれるべきアドレス（画素データｐの位置）に対して書込まれる。従って、メモリ１ａには、斜線で示すように、第２階層のデータｍ１、ｍ２、・・・を書込む必要がなく、その分のメモリ容量の増加はない。
【００２４】
上述の動作が繰り返され、入力画素データｐが入力されるタイミングでは、図４Ｃに示すように、データｍ４を書くべきメモリ１ｂのアドレスには、１／４・（ｋ＋ｌ＋ｏ）のデータが既に蓄積されている。従って、このデータが読出され、信号処理回路４に供給され、入力画素データｐを１／４したデータと読出しデータの加算の処理がなされ、１／４・（ｋ＋ｌ＋ｏ＋ｐ）＝ｍ４のデータが信号処理回路４から発生する。
【００２５】
一方、メモリ１ａの第３階層のデータが書込まれるべきアドレス（画素データｐの位置）には、１／４・（ｍ１＋ｍ２＋ｍ３）のデータが既に蓄積されている。従って、このデータが読出され、信号処理回路４に供給され、この読出しデータと上述のデータｍ４を１／４したデータの加算の処理がなされ、１／４・（ｍ１＋ｍ２＋ｍ３＋ｍ４）＝Ｍ１のデータが信号処理回路４から発生する。スイッチ回路５が切り替えられ、入力画素データｐの書込みに代えて信号処理回路４から発生した第３階層のデータＭ１が図４Ｄに示すように、メモリ１ａの同じアドレスに対して書込まれる。同様に、このデータＭ１（あるいはｍ４）がメモリ１ｂのｍ４が書込まれるべきアドレスに対して書込まれる。図４Ｄは、データＭ１がメモリ１ａ、１ｂに対して書込まれた状態を示す。従って、メモリ１ａは、第３階層のデータを書込むために、若干、メモリ容量が増加する。
【００２６】
読出し側の構成は、図示しないが、図１に示す書込み側と同様の構成とできる。従って、書込み側と読出し側とを共通のハードウエァとして実現することが可能であり、階層符号化およびその復号化の処理を行うハードウエァの規模を小さくすることができる。
【００２７】
図５は、この発明の他の実施例を示す。図５では、半導体メモリ１が３階層の各階層の符号化データをそれぞれ書込むためのメモリ１ａ、１ｂ、１ｃへ分離されている。メモリ１ａ、１ｂおよび１ｃとそれぞれ関連して、Ｒ／Ｗ信号発生回路７ａ、７ｂおよび７ｃとアドレス生成回路１１ａ、１１ｂおよび１１ｃが設けられている。これらに対して、コントローラ６からの制御信号が供給される。また、メモリ１ａ、１ｂ、１ｃは、初期的にその内容がクリアされる。
【００２８】
入力端子２からの入力データが入力レジスタ２ａを介してメモリ１ａに供給される。メモリ１ａには、第１階層のデータ、すなわち、入力画像データがそのまま書込まれる。但し、メモリ１ａは、第２階層および第３階層のデータに対応するアドレスに対しての入力画素データ（ｆ、ｈ、ｐ等）が書込まれず、その容量は、入力画像データの全てを蓄えた場合のものの３／４である。
【００２９】
メモリ１ｂには、加算器４ｃの出力が入力データとして供給される。加算器４ｃの一方の入力端子には、レジスタ２ａからの入力画像データが１／４の割算回路４ａを介して供給される。その他方の入力端子には、メモリ１ｂから読出されたデータがレジスタ４ｂを介して供給される。メモリ１ｂは、第２階層のデータの位置（画素データｆ、ｈ、ｎ等）と対応するアドレスを有し、各アドレスに対して第２階層のデータｍ１、ｍ２、ｍ３、・・・が書込まれる。従って、メモリ１ｂの容量は、入力画素データの全てを蓄えた場合のものの３／１６である。
【００３０】
さらに、割算回路４ａの出力と加算器４ｃの出力とがセレクタ４ｄに供給され、セレクタ４ｄの出力が１／４の割算回路４ｅを介して加算器４ｆの一方の入力端子に供給される。加算器４ｆの他方の入力端子には、メモリ１ｃの読出し出力がレジスタ４ｇを介して供給される。この加算器４ｆの出力がメモリ１ｃの入力とされる。メモリ１ｃは、第３階層のデータの位置（画素データｐ等）と対応するアドレスを有し、各アドレスに対して第３階層のデータＭ１、Ｍ２、Ｍ３、・・・が書込まれる。従って、メモリ１ｃの容量は、入力画素データの全てを蓄えた場合のものの１／１６である。結局、メモリ１ａ、１ｂおよび１ｃの合計の容量は、（３／４＋３／１６＋１／１６＝１）となり、元の入力画像データを蓄える場合と比して、何ら増加しない。
【００３１】
図６は、他の実施例の動作説明のための略線図であり、図６Ａは、入力データ中の画素データｆがレジスタ２ａから発生するタイミングの各メモリの内容を示す。メモリ１ｂには、既に１／４・（ａ＋ｂ＋ｅ）の加算出力が蓄えられている。前述したような、読出し動作、加算器４ｃによる加算処理、加算出力の同一アドレスへの書込み動作を１サイクルとして行うことによって、この加算出力を読出し、加算器４ｃにおいて加算出力と画素データ１／４・ｆと加算し、加算器４ｃから１／４・（ａ＋ｂ＋ｅ＋ｆ）＝ｍ１の第２階層のデータを得る。このデータｍ１がメモリ１ｂの同一アドレスへ書込まれると共に、セレクタ４ｄを介して割算回路４ｅに供給される。
【００３２】
割算回路４ｅの出力が加算器４ｆに供給され、メモリ１ｃの読出し出力（この場合は、ゼロのデータ）と加算され、メモリ１ｃの同一のアドレスへ書込まれる。従って、図６Ｂに示すように、メモリ１ｃには、１／４・ｍ１のデータが書込まれる。以下、同様の動作が繰り返される。そして、画素データｐがレジスタ２ａから発生するタイミングでは、図６Ｃに示すようなデータが各メモリ１ａ、１ｂ、１ｃに蓄えられている。
【００３３】
第２階層のデータｍ４は、メモリ１ｂには書込まれないので、このデータｍ４を形成するために必要な画素データｋ、ｌ、ｏは、セレクタ４ｄにより選択されると共に、割算回路４ａ、４ｅによって１／１６とされて、加算器４ｆに供給され、加算器４ｆの出力が第３階層のデータＭ１が書かれるべきアドレスに書込まれる。従って、メモリ１ｃには、１／４・（ｍ１＋ｍ２＋ｍ３）＋１／１６・（ｋ＋ｌ＋ｏ）のデータが既に格納されている。
【００３４】
画素データ１／１６・ｐとメモリ１ｃから読出された上述のデータとが加算器４ｆにより加算され、第３階層のデータＭ１（＝１／４・（ｍ１＋ｍ２＋ｍ３）＋１／１６・（ｋ＋ｌ＋ｏ）＋１／１６・ｐ）が形成され、このデータＭ１がメモリ１ｃに対して書込まれる。以上の動作を繰り返すことによって、メモリ１ｃには、第３階層のデータＭ１、Ｍ２、・・・が蓄えられる。
【００３５】
上述のこの発明の他の実施例のタイミングチャートを図７に示す。図７の横軸は、レジスタ２ａから発生する入力画像データの時系列を示し、その縦軸は、メモリ１ａ、１ｂ、１ｃのアドレスを示し、両方の軸が交差する位置に蓄積内容を示す。図示のアドレスのうちのｆ、ｈ、ｎがメモリ１ｂのアドレスであり、ｐがメモリ１ｃのアドレスである。この図７のタイミングチャートは、上述した図６を参照した説明と対応している。なお、図７に示されるデータの値は、上述した説明における値の４倍である。なお、図５に示すこの発明の他の実施例も、１／４割算回路を４倍の乗算回路へ変更し、加算器を減算器へ変更することによって、読出し側の信号処理回路を実現することができる。
【００３６】
なお、この発明は、平均値と共に、平均値に対する差分データを伝送するようにしても良い。すなわち、第１階層のデータとして、画素データａ、ｂ、ｃ、ｄの平均値ｍ１と共に、差分データ（Δａ＝ａ−ｍ１、Δｂ＝ｂ−ｍ１、Δｃ＝ｃ−ｍ１）を伝送する。また、第２階層のデータとして、ｍ１、ｍ２、ｍ３、ｍ４の平均値と共に、差分データ（Δｍ１＝ｍ１−Ｍ１、Δｍ２＝ｍ２−Ｍ１、Δｍ３＝ｍ３−Ｍ１）を伝送する。受信側では、Δａ＋Δｂ＋Δｃ＋Δｄ＝ａ＋ｂ＋ｃ＋ｄ−４ｍ１＝０の関係から、Δｄ＝−（Δａ＋Δｂ＋Δｃ）によりΔｄを求めることができる。このように、伝送画素数を増やすことなく、複数の階層のデータを伝送できる。また、画像は、局所的相関を有しているので、一般的に差分データの値が小さくなり、より少ないビット数で再量子化する等の方法によってより圧縮することができる。
【００３７】
また、この発明は、平均値データの語長が増えることを考慮して、平均値データに対して入力画素データのビット数より多くのビット数を割り当てるようにしても良い。さらに、各階層のデータに対して、圧縮を行う符号化、可変長符号化等を行ってから伝送しても良い。よりさらに、平均値を形成するのに単純平均値に限らず、加重平均値を形成しても良い。
【００３８】
なお、この発明は、半導体メモリとその読出し側の信号処理回路のみをＩＣ回路として構成しても良い。この場合には、半導体メモリに予め複数階層の画像データが書込まれ、半導体メモリがＲＯＭとして機能する。
【００３９】
【発明の効果】
以上説明したように、この発明によれば、階層符号化データを蓄積する場合に、メモリ容量を増大させる必要がない。また、この発明では、階層符号化あるいは階層復号化のための信号処理回路を半導体メモリと同一の基板上に構成するので、ハードウエアの規模を小さくでき、また、スペース上、小型化することができる利点がある。さらに、この発明は、メモリからデータを読出し、加算処理を行い、そして、加算結果を書込むというサイクルによって、平均値を形成することができるので、複数のデータを同時化するための画素遅延回路、ライン遅延回路を必要とせず、ハードウエアを簡略化することができる。
【図面の簡単な説明】
【図１】この発明の一実施例の書込み側の構成を示すブロック図である。
【図２】この発明の一実施例の階層符号化を説明するための略線図である。
【図３】この発明の一実施例におけるメモリ制御を説明するための略線図である。
【図４】この発明の一実施例において、半導体メモリに対して書込まれたデータの一部を示す略線図である。
【図５】この発明の他の実施例の書込み側の構成を示すブロック図である。
【図６】この発明の他の実施例において、半導体メモリに対して書込まれたデータの一部を示す略線図である。
【図７】この発明の他の実施例の動作を示すタイミングチャートである。
【符号の説明】
１、１ａ、１ｂ、１ｃ  半導体メモリ
２  画像データの入力端子
３  クロックの入力端子
６  コントローラ
【図１】
0003702508.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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