(57)【特許請求の範囲】
【請求項１】
いずれかの主回路素子が欠陥でありうる、外部アドレスワードに基づきアドレス指定可能な複数の主回路素子を有している半導体装置であって、
欠陥主回路素子のアドレスを記憶するための複数のヒューズバンクと、
前記外部アドレスワード及び前記複数のヒューズバンクの記憶されたアドレスを受信すべく接続され、前記外部アドレスワードを前記記憶されたアドレスと比較しかつ該外部アドレスワードと該記憶されたアドレスの一つが相関関係にあるならば一致信号を出力する少なくとも一つの比較回路と、
前記比較回路と前記複数のヒューズバンクとの間に接続され、前記外部アドレスワードに基づき該比較回路に接続すべく該複数のヒューズバンクの一つを選択する少なくとも一つスイッチング回路と、
それぞれが前記ヒューズバンクの一つに対応し、前記複数の主回路素子の欠陥回路素子を置き換えることができるように構成された複数の冗長回路素子と、
前記比較回路及び前記複数の主及び冗長回路素子に接続され、前記一致信号を受信しかつ前記スイッチング回路によって選択された一つのヒューズバンクに対応する前記冗長メモリ素子の一つにアクセスする制御及びアドレス指定回路とを備えている半導体装置。
【請求項２】
前記複数の主及び冗長回路素子と前記複数のヒューズバンクは、それぞれ第１及び第２のセットに分割され、前記制御及びアドレス指定回路は、外部アドレスワードを受信しかつデコードされたアドレスワードを供給すべく該外部アドレスワードをデコードし、かつ前記スイッチング回路は、前記デコードされたアドレスワードのビットに基づき前記比較回路に接続すべく前記第１及び第２のヒューズバンクの一つを選択する、請求項１に記載の半導体装置。
【請求項３】
前記複数の主及び冗長回路素子は、少なくとも第１及び第２のセットに分割され、前記半導体メモリ装置は、前記主及び冗長回路素子の第１及び第２のセットの間に接続されかつ共有される複数のセンスアンプを更に含み、かつ前記主及び冗長回路素子の第１及び第２のセットと前記共有されたセンスアンプとの間に接続された複数の絶縁ゲートを更に含み、前記絶縁ゲートは、前記主及び冗長回路素子の第２又は第１のセットが前記複数の共有されるセンスアンプの少なくとも一つに能動的にそれぞれ接続されるとき前記主及び冗長回路素子の第１又は第２のセットのいずれかを不能にする、請求項１に記載の半導体装置。
【請求項４】
前記少なくとも一つのスイッチング回路は、前記第１及び第２のヒューズバンクに接続された２：１多重回路である、請求項１に記載の半導体装置。
【請求項５】
前記比較回路と前記制御及びアドレス指定回路との間に接続された多数の導電性一致ラインを更に備え、前記複数の冗長回路素子は、少なくとも複数のカラムに分割され、前記導電性一致ラインの数は、前記冗長回路素子の複数のカラムの数より少ない、請求項１に記載の半導体装置。
【請求項６】
前記複数の主及び冗長回路素子は、メモリ素子であり、前記比較回路は、少なくとも１つの排他的論理和ゲートを含み、前記スイッチング素子は、２：１多重回路を含む、請求項１に記載の半導体装置。
【請求項７】
複数の主メモリ素子及び複数の冗長メモリ素子であり、該複数の主メモリ素子は、多数のビットを有する所定のビット長を有している外部アドレスワードに基づき電導性ロー及びカラムラインによってアドレス指定可能であり、前記複数の主及び冗長メモリ素子は、少なくとも第１及び第２のセットに分割され、前記冗長メモリ素子の第１のセットは、前記主メモリ素子の第１のセットの欠陥メモリ素子に置き換わることができ、かつ前記冗長メモリ素子の第２のセットは、前記主メモリ素子の第２のセットの欠陥メモリ素子に置き換わることができ、かつ前記冗長メモリ素子は、少なくとも複数のカラムに分割される前記複数の主メモリ素子及び前記複数の冗長メモリ素子と、
前記主及び冗長メモリ素子の第１及び第２のセットの間に接続されかつ共有される複数のセンスアンプと、
前記主及び冗長メモリの第１及び第２のセットと前記共有されるセンスアンプとの間に接続された複数の絶縁ゲートであり、前記絶縁ゲートは、前記主及び冗長メモリ素子の第２または第１のセットが、それぞれ前記複数の共有されるセンスアンプの少なくとも一つにアクティブに接続されるとき前記主及び冗長メモリ素子の第１または第２のセットのいずれかを不能にする前記複数の絶縁ゲートと、
前記電導性ロー及びカラムラインに接続され、供給される前記外部アドレスワードに基づき前記複数の主メモリ素子との通信を可能にする制御及びアドレス指定回路と、
それぞれ前記主メモリ素子の第１及び第２のセットの欠陥メモリ素子のアドレスを記憶するためのヒューズバンクの少なくとも第１及び第２のセットと、
多数の一致ラインを有している複数の電導性一致ラインであり、該電導性一致ラインの数は、前記冗長メモリ素子の第１のセットの冗長メモリ素子のカラムの数に等しく、前記一致ラインは、前記冗長メモリ素子の第１及び第２のセットの両方に接続される前記複数の電導性一致ラインと、
前記制御及びアドレス指定回路及び前記一致ラインに接続された少なくとも一つの比較回路であり、前記外部アドレスワードを前記第１または第２のヒューズバンクのいずれかの前記記憶されたアドレスと比較し、かつ前記アドレスワード及び前記記憶されたアドレスが相関関係にあるならば、冗長メモリ素子の前記カラムの一つにアクセスすべく、前記ラインの一つに一致信号を出力する前記比較回路と、及び
前記比較回路と前記第１及び第２のヒューズバンクとの間に接続された少なくとも一つの多重回路であり、前記アドレスワードのビットの少なくとも１ビットを受信しかつ、当該受信した１ビットに基づき前記前記比較回路と接続すべく前記第１及び第２のヒューズバンクの一つを選択する前記少なくとも一つの多重回路と、を備えている半導体メモリ装置。
【請求項８】
前記冗長メモリ素子は、複数のロー及び複数のカラムに分割され、前記ヒューズバンクの第１及び第２のセットは、前記冗長メモリ素子の複数のロー及び複数のカラムの冗長ロー及びカラムの数にそれぞれ等しい数のヒューズバンクを有し、前記一つの比較回路は、前記ヒューズバンクの第１及び第２のセットの４つ毎のヒューズバンクに接続され、前記４つ毎のヒューズバンクの初めの２つは、第１のセットにおける冗長ロー及びカラムに対応するアドレスを供給し、前記４つ毎のヒューズバンクの次の２つは、第２のセットにおける冗長ロー及びカラムに対応するアドレスを供給し、２：１多重回路の第１のグループは、４つ毎のヒューズバンクの初めの２つに接続され、２：１多重回路の第２のグループは、４つ毎のヒューズバンクの次の２つに接続され、２：１多重回路の第３のグループは、第１及び第２の多重回路に接続され、前記ヒューズバンクの第１及び第２のセットの各ヒューズバンクは、前記外部アドレスワードの少なくとも所定のビット長に等しい数のヒューズを有し、前記多重回路の第１、第２及び第３のグループは、所定のビット長におけるビット数に等しい数の多重回路を有する、請求項７に記載の半導体メモリ装置。
【請求項９】
前記冗長メモリ素子は、複数のロー及び複数のカラムに分割され、前記ヒューズバンクの第１及び第２のセットのヒューズバンクの数は、冗長ロー及びカラムの数に等しい請求項７に記載の半導体メモリ装置。
【請求項１０】
前記冗長メモリ素子は、複数のロー及び複数のカラムに分割され、４つ毎のヒューズバンクの初めの２つは、前記第１のセットの前記冗長ロー及びカラムに対応するアドレスを供給し、４つ毎のヒューズバンクの次の２つが前記第２のセットの前記冗長ロー及びカラムに対応するアドレスを供給し、第１の多重回路は、４つ毎のヒューズバンクの前記初めの２つに接続され、第２の多重回路は、４つ毎のヒューズバンクの前記次の２つに接続され、第３の多重回路は、前記第１及び第２の多重回路に接続される、請求項７に記載の半導体メモリ装置。
【請求項１１】
前記メモリ素子の第１及び第２のセットに接続された複数のロー及びカラムデコーダを更に備え、前記一致ラインは、前記ロー及びカラムデコーダのそれぞれに接続されている請求項７に記載の半導体メモリ装置。
【請求項１２】
前記比較回路は、
前記外部アドレスワード及び前記第１及び第２のヒューズバンクのいずれかの前記記憶されたアドレスをその入力で受信すべく接続され、かつ前記外部アドレスワードと前記記憶されたアドレスが相関関係にあるならば相関信号を出力する少なくとも一つの排他的ＯＲゲートと、
前記第１及び第２のヒューズバンクに接続され、当該第１及び第２のヒューズバンクが使用可能ならばイネーブル信号を出力する、イネーブル回路と、及び
その入力で前記相関信号及び前記イネーブル信号を受信すべく接続され、かつ該相関信号及び該イネーブル信号の両方に応答して前記一致ラインの一つに一致信号を出力するＮＡＮＤゲートと、
を含む請求項７に記載の半導体メモリ装置。
【請求項１３】
複数の主及び冗長回路素子であり、前記複数の主回路素子は、所定のビット長を有する外部アドレスワードに基づき電導性ロー及びカラムラインによってアドレス指定可能であり、該複数の主及び冗長回路素子は、少なくとも第１及び第２のセットに分割され、前記第１及び第２のセットの回路素子は、同時にはアクティブにはならず、冗長回路素子の前記第１及び第２のセットは、それぞれ主回路素子の前記第１及び第２のセットの欠陥回路素子に置き換わることができ、前記冗長回路素子は、少なくとも複数のカラムに分割される、前記複数の主及び冗長回路素子と、
前記電導性ロー及びカラムに接続され、供給される外部アドレスワードに基づき前記複数の主回路素子との通信を可能にする制御及びアドレス指定回路と、
主回路素子の第１及び第２のセットのぞれぞれの欠陥回路素子のアドレスを記憶するヒューズバンクの少なくとも第１及び第２のセットと、及び
前記冗長回路素子の第１のセットの冗長回路素子のカラムの数に等しい数の電導性相互接続ラインであり、ヒューズバンクの前記第１及び前記第２のセットに接続されかつ前記冗長回路素子の第１及び第２のセットの両方に接続されている、前記電導性相互接続ラインと、
を備えている半導体装置。
【請求項１４】
前記回路素子の第１及び第２のセット間に接続されかつ共有される複数のセンスアンプと、
前記回路素子の第１及び第２のセットと前記供給されるセンスアンプとの間に接続され、かつ前記第１及び第２のセットの前記回路素子が同時にアクティブではないように該回路素子の第２または第１のセットがそれぞれ前記共有される複数のセンスアンプの少なくとも一つにアクティブに接続されるときに該回路素子の第１または第２のセットを使用不能にする複数の分離ゲートと、
を更に備える請求項１３に記載の半導体装置。
【請求項１５】
前記制御及びアドレス指定回路及び前記一致ラインに接続され、前記外部アドレスワードを前記第１または第２のヒューズバンクのいずれかに記憶されるアドレスと比較し、かつ前記アドレスワードと前記記憶されるアドレスの一つとが相関関係にあるならば前記冗長回路素子のカラムの一つにアクセスすべく、前記ラインの一つに、一致信号を出力する、少なくとも一つの比較回路と、及び
前記比較回路と前記第１及び第２のヒューズバンクとの間に接続され、前記アドレスワードの少なくとも１ビットを受信し、当該受信した少なくとも１ビットに基づき、前記比較回路に接続すべく前記第１及び第２のヒューズバンクの一つを選択する、少なくとも一つの多重回路と、
を更に備える、請求項１３に記載の半導体装置。
【請求項１６】
前記冗長回路素子は、複数のロー及び複数のカラムに分割され、前記ヒューズバンクの第１及び第２のセットのヒューズバンクの数は、前記冗長ロー及びカラムの数に等しく、かつ前記回路素子は、メモリセルである、請求項１３に記載の半導体装置。
【請求項１７】
前記第１及び第２のヒューズバンクに接続された複数の多重回路と複数の比較回路とを更に含み、前記冗長回路は、複数のロー及び複数のカラムに分割され、
４つ毎のヒューズバンクの初めの２つは、第１のセットの冗長ロー及びカラムに対応しているアドレスを供給し、４つ毎のヒューズバンクの次の２つは、第２のセットの冗長ロー及びカラムに対応しているアドレスを供給し、第１の多重回路は、４つ毎のヒューズバンクの初めの２つに接続され、第２の多重回路は、４つ毎のヒューズバンクの次の２つに接続され、第３の多重回路は、第１及び第２の多重回路に接続され、
前記第３の多重回路のそれぞれは、前記複数の比較回路の一つに接続され、かつ
前記比較回路のそれぞれは、前記一致ラインの一つに接続される、請求項１３に記載の半導体装置。
【請求項１８】
前記回路素子の第１及び第２のセットに接続された複数のロー及びカラムを更に備え、前記一致ラインは、前記ロー及びカラムデコーダのそれぞれに接続される、請求項１３に記載の半導体装置。
【請求項１９】
複数の主及び冗長回路素子であり、前記複数の主回路素子は、所定のビット長を有する外部アドレスワードに基づき電導性ロー及びカラムラインによってアドレス指定可能であり、前記複数の主及び冗長回路素子は、少なくとも第１及び第２のセットに分割され、当該第１及び第２のセットの回路素子は、同時にはアクティブにはならず、前記冗長回路素子の第１及び第２のセットは、それぞれ前記主回路素子の第１及び第２のセットの欠陥回路素子と置き換わることができ、前記冗長回路素子は、少なくとも複数のカラムに分割される、前記複数の主及び冗長回路素子と、
前記電導性ロー及びカラムに接続され、供給される外部アドレスワードに基づき前記複数の主回路素子との通信を可能にする制御及びアドレス指定回路と、
前記主回路素子の第１及び第２のセットの欠陥回路素子のアドレスを記憶するヒューズバンクの少なくとも第１及び第２のセットと、及び
前記制御及びアドレス指定回路及び前記回路素子の第１及び第２のセットに接続され、前記外部アドレスワードを前記第１及び第２のヒューズバンクのいずれかに記憶されたアドレスと比較し、前記アドレスワードと前記記憶されたアドレスの一つが相関関係にあるならば前記冗長回路素子のカラムの一つにアクセスすべく一致信号を出力する、少なくとも一つの比較回路と、及び
前記比較回路と前記第１及び第２のヒューズバンクとの間に接続され、前記アドレスワードの少なくとも１ビットを受信し、当該受信した１ビットに基づき、前記比較回路に接続すべく第１及び第２のヒューズバンクの一つを選択する、少なくとも一つのゲーティング回路と、
を備えている半導体装置。
【請求項２０】
前記回路素子の第１及び第２のセットの間に接続されかつ共有される複数のセンスアンプと、
前記回路素子の第１及び第２のセットと前記共有センスアンプとの間に接続された複数の分離ゲートと
を更に備え、
前記複数の分離ゲートは、前記第１及び第２のセットの前記回路素子が同時にはアクティブにならないように前記回路素子の第２または第１のセットが前記複数の共有センスアンプの少なくとも一つにアクティブに接続されるときに前記回路素子の第１または第２のセットのいずれかを不能にする請求項１９に記載の半導体装置。
【請求項２１】
前記冗長回路素子の第１のセットの冗長回路素子のカラムの数に等しい数の導電性一致ラインを更に備え、前記一致ラインは、前記冗長回路素子の第１及び第２のセットと前記比較回路との両方に接続され、
前記冗長回路素子は、複数のロー及び複数のカラムに分割され、
前記ヒューズバンクの第１及び第２のセットのヒューズバンクの数は、冗長ロー及びカラムの数に等しく、
一つ比較回路は、前記ヒューズバンクの第１及び第２のセットの４つ毎のヒューズバンクに接続され、
４つ毎のヒューズバンクの初めの２つは、前記第１のセットの冗長ロー及びカラムに対応しているアドレスを供給し、４つ毎のヒューズバンクの次の２つは、前記第２のセットの冗長ロー及びカラムに対応しているアドレスを供給し、
前記ゲート回路は、複数の多重回路を備え、多重回路の第１のグループは、４つ毎の初めの２つのヒューズバンクに接続され、多重回路の第２のグループは、４つ毎の次の２つのヒューズバンクに接続され、かつ多重回路の第３のグループは、前記第１及び第２の多重回路に接続され、
前記ヒューズバンクの第１及び第２のセットの各ヒューズバンクは、少なくとも外部アドレスワードの所定のビット長に等しい数のヒューズを有し、
前記多重回路の第１、第２及び第３のグループの多重回路の数は、前記所定のビット長のビットの数に等しい、請求項１９に記載の半導体装置。
【請求項２２】
前記冗長回路素子は、複数のロー及び複数のカラムに分割され、前記ヒューズバンクの第１及び第２のセットのヒューズバンクの数は、前記冗長ロー及びカラムの数に等しく、かつ前記回路素子は、メモリセルである、請求項１９に記載の半導体装置。
【請求項２３】
前記冗長回路素子は、複数のロー及び複数のカラムに分割され、４つ毎のヒューズバンクの初めの２つは、前記第１のセットの冗長ロー及びカラムの数に対応しているアドレスを供給し、４つ毎のヒューズバンクの次の２つは、前記第２のセットの冗長ロー及びカラムの数に対応しているアドレスを供給し、前記ゲート回路は、複数の多重回路を含み、かつ第１の多重回路は、４つ毎のヒューズバンクの初めの２つに接続され、第２の多重回路は、４つ毎のヒューズバンクの次の２つに接続され、第３の多重回路は、前記第１及び第２の多重回路に接続される、請求項１９に記載の半導体装置。
【請求項２４】
前記比較回路は、
入力において外部アドレスワードと第１または第２のヒューズバンクのいずれかに記憶されたアドレスとを受信すべく接続され、かつ前記外部アドレスワードと前記記憶されたアドレスとが相関関係にあるならば、相関信号を出力する少なくとも一つの排他的ＯＲゲートと、
前記第１及び第２のヒューズバンクに接続され、当該第１及び第２のヒューズバンクが使用可能であればイネーブル信号を出力するイネーブル回路と、及び
入力において前記相関信号と前記イネーブル信号とを受信すべく接続され、かつ前記相関信号及び前記イネーブル信号の両方に応答して前記一致信号を出力するＮＡＮＤゲートと、
を含む請求項１９に記載の半導体装置。
【請求項２５】
入力装置、
出力装置、
アドレスバス、
データバス、
一組の制御ライン、
前記アドレスバス及び前記データバス並びに前記一組の制御ラインに接続されたメモリコントローラ、
前記入力装置及び前記出力装置、前記アドレスバス及び前記データバス並びに前記一組の制御ラインに接続されたプロセッサ、及び
前記アドレスバス及び前記データバス並びに前記一組の制御ラインを介して、前記メモリコントローラに接続されたメモリ装置を備え、
前記メモリ装置は、
複数の主及び冗長メモリ素子であり、前記複数の主メモリ素子は、前記アドレスバスから所定のビット長を有している外部アドレスワードに基づき電導性ロー及びカラムラインによってアドレス指定可能であり、前記複数の主及び冗長メモリ素子は、少なくとも第１及び第２のセットに分割され、前記冗長メモリ素子の第１及び第２のセットは、それぞれ主メモリ素子の第１及び第２のセットの欠陥メモリ素子に置き換わることができ、かつ前記冗長メモリ素子は、少なくとも複数のカラムに分割される、前記複数の主及び冗長メモリ素子と、
前記メモリ素子の第１及び第２のセットの間に接続されかつ共有される複数のセンスアンプと、
前記メモリ素子の第２または第１のセットがそれぞれ前記複数の共有センスアンプの少なくとも一つにアクティブに接続されるときに該メモリ素子の第１または第２のセットのいずれかを不能にする、該メモリ素子の第１及び第２のセットと該共有センスアンプとの間に接続された複数の分離ゲートと、
前記電導的ロー及びカラムラインに接続され、供給された前記外部アドレスワードに基づき前記複数の主メモリ素子との通信を可能にする制御及びアドレス指定回路素子と、
前記主メモリ素子の第１及び第２のセットの欠陥メモリ素子のアドレスをそれぞれ記憶するヒューズバンクの少なくとも第１及び第２のセットと、
前記冗長メモリ素子の第１及び第２のセットの両方に接続され、前記冗長メモリ素子の第１のセットの冗長メモリのカラムの数に等しい数の電導性一致ラインと、
前記制御及びアドレス指定回路素子と前記一致ラインとに接続され、前記外部アドレスワードを前記第１又は第２のヒューズバンクのいずれかに記憶されたアドレスと比較し、かつ前記アドレスワードと前記記憶されたアドレスの一つが相関関係にあるならば前記冗長メモリ素子のカラムの一つをアクセスすべく、前記ラインの一つに、前記制御及びアドレス指定回路素子への一致信号を出力する、少なくとも一つの比較回路と、及び
前記比較回路と前記第１及び第２のヒューズバンクとの間に接続され、前記アドレスワードの少なくとも１ビットを受信しかつ前記比較回路に接続すべく前記１及び第２のヒューズバンクの一つを、該受信した１ビットに基づき、選択する少なくとも一つの多重回路と、
を備えていることを特徴とするコンピュータシステム。
【請求項２６】
前記冗長メモリ素子は、複数のロー及び複数のカラムに分割され、前記ヒューズバンクの４つ毎の初めの２つは、前記第１のセットの冗長ロー及びカラムに対応しているアドレスを供給し、前記ヒューズバンクの４つ毎の次の２つは、前記第２のセットの冗長ロー及びカラムに対応しているアドレスを供給し、かつ第１の多重回路は、前記ヒューズバンクの４つ毎の前記初めの２つに接続され、第２の多重回路は、前記ヒューズバンクの４つ毎の前記次の２つに接続され、かつ第３の多重回路は、前記第１及び第２の多重回路に接続される請求項２５に記載のコンピュータシステム。
【請求項２７】
前記比較回路は、
前記外部アドレスワード及び前記第１又は第２のヒューズバンクのいずれかの前記記憶されたアドレスを入力で受け取るべく接続され、かつ前記外部アドレスワード及び前記記憶されたアドレスが相関関係にあるならば相関関係信号を出力する少なくとも一つの排他的ＯＲゲートと、
前記第１及び第２のヒューズバンクに接続され、当該第１または第２のヒューズバンクがイネーブルされるならばイネーブル信号を出力するイネーブル回路と、及び
前記相関関係信号及び前記イネーブル信号を入力で受け取るべく接続され、かつ該相関関係及び該イネーブル信号の両方に応じて前記一致ラインの一つに前記一致信号を出力するＮＡＮＤゲートと、
を含む請求項２５に記載のコンピュータシステム。
【請求項２８】
ロー及びカラムに配置されたメモリセルの少なくとも二つのメモリ・サブ-アレイを有しているメモリ装置において、各メモリ・サブ-アレイは、冗長ロー及びカラムメモリ、及び全てのそれぞれにメモリの冗長ロー及びカラムにリマップされるべき各々のメモリ・サブ-アレイのメモリ位置を識別するそれに関連付けられた冗長ロー及びカラムメモリ・アドレス有する、前記メモリ装置にアクセスする方法であって、
前記メモリ・アドレスに対応しているメモリの位置にアクセスすべくロー及びカラムアドレスを有しているメモリ・アドレス及びメモリ・コマンドを受信する段階と、
前記受信したメモリ・アドレスに基づき前記メモリ・アドレスとの比較のために比較回路に接続されるべき前記二つのメモリ・サブ-アレイの一つの前記冗長ロー及びカラムアドレスを選択する段階と、
前記ローアドレスとの比較に対する最初の間に前記比較回路に接続されるべき前記選択されたメモリ・サブ-アレイの前記冗長ローアドレスを選択する段階と、
前記カラムアドレスとの比較に対する二回目の間に前記比較回路に接続されるべき前記選択されたメモリ・サブ-アレイの前記冗長カラムアドレスを選択する段階と、及び
前記選択されたメモリ・サブ-アレイの前記冗長ローまたはカラムアドレスのいずれかに一致している前記メモリの前記ローまたはカラムアドレスに応じて、一致している冗長ローまたはカラムアドレスに関連付けられたメモリの冗長ローまたはカラムにアクセスするか、またはさもなければ前記メモリ・アドレスに対応している前記選択されたメモリ・サブ-アレイの前記メモリ位置にアクセスする段階と
を具備する方法。
【請求項２９】
プログラム可能素子のメモリの冗長ロー及びカラムにリマップすべくロー及びカラムメモリ・アドレスをプログラムする段階を更に具備する請求項２８に記載の方法。
【請求項３０】
前記ローアドレスとの比較に対する最初の間に前記比較回路に接続されるべき前記選択されたメモリ・サブ-アレイの前記冗長ローアドレスを選択する段階及び前記カラムアドレスとの比較に対する二回目の間に前記比較回路に接続されるべき前記選択されたメモリ・サブ-アレイの前記冗長カラムアドレスを選択する段階は、各々のプログラム可能素子を、多重回路を通して前記比較回路に接続する段階を具備する請求項２９に記載の方法。
【請求項３１】
前記受信したメモリ・アドレスに基づき前記メモリ・アドレスとの比較のために比較回路に接続されるべき前記二つのメモリ・サブ-アレイの一つの前記冗長ロー及びカラムアドレスを選択する段階は、前記二つのメモリ・サブ-アレイによって共有される一組のセンスアンプに接続された二つのメモリ・サブ-アレイの一つを選択する段階を具備する請求項２８に記載の方法。
【請求項３２】
前記受信したメモリ・アドレスに基づき前記メモリ・アドレスとの比較のために比較回路に接続されるべき前記二つのメモリ・サブ-アレイの一つの前記冗長ロー及びカラムアドレスを選択する段階は、前記メモリ・アドレスのローアドレスの信号に基づき選択することを具備する請求項２８に記載の方法。
【請求項３３】
前記ローアドレスは、１０ビットを備えかつ前記選択が基づく前記信号は、前記ローアドレスの最上位のビットである請求項３２に記載の方法。
【請求項３４】
同時にアクティブではない回路セルの少なくとも二つのプレーンを有している半導体装置の冗長メモリ位置にアクセスする方法であって、
回路セルの少なくとも二つのプレーンのアクティブであるものに対応している選択信号を受信する段階と、
全てのそれぞれに、第１または第２の選択信号のいずれかの受信に基づきアドレス・マッピング・データを記憶している第１または第２の電子的プログラム可能素子から情報の第１または第２のビットのいずれかを選択的に出力する段階と、
アドレスを一致させるために前記情報の第１または第２のビットを外的に受信したメモリ・アドレスと比較する段階と、及び
アドレスを一致させる場合には、外的に受信したメモリ・アドレスが一致する前記情報の第１または第２のビットに関連付けられた冗長メモリ位置にアクセスする段階と、を具備する方法。
【請求項３５】
前記回路セルの二つのプレーンは、センスアンプを共有し、かつ前記センスアンプを前記回路セルのアクティブ・プレーンに接続しかつ前記センスアンプを前記回路セルのインアクティブ・プレーンから切り離す段階を更に具備する請求項３４に記載の方法。
【請求項３６】
前記第１または第２の電子的プログラム可能素子からの前記情報の第１のビットを比較する段階は、前記第１または第２の電子的プログラム可能素子の冗長ローアドレスを比較する段階を具備し、かつ前記第１または第２の電子的プログラム可能素子からの前記情報の第２のビットを比較する段階は、前記第１または第２の電子的プログラム可能素子の冗長カラムアドレスを比較する段階を具備する請求項３４に記載の方法。
【請求項３７】
アドレス・マッピング・データを記憶している第１または第２の電子的プログラム可能素子から情報の第１または第２のビットのいずれかを選択的に出力する段階は、アドレス・マッピング・データを記憶している第１または第２のアンチヒューズのセットから情報の第１または第２のビットのいずれかを選択的に出力する段階を具備する請求項３４に記載の方法。
【請求項３８】
前記選択信号を受信する段階は、ローアドレス信号を受信する段階を具備する請求項３４に記載の方法。
【請求項３９】
それぞれのプレーンがロー及びカラムに配置されたメモリセルの複数のメモリ・サブ-アレイを有し、それぞれのメモリ・サブ-アレイが冗長ロー及びカラムメモリ及びそれぞれ冗長ロー及びカラムメモリにマップされるべきロー及びカラムアドレスをプログラムするための複数の関連ロー及びカラムプログラム可能素子を有する、複数のメモリ・プレーンに分割されたメモリ・アレイと、
それぞれのセットのセンスアンプが第１のメモリ・プレーンから第１のメモリ・サブ-アレイに接続されかつ第２のメモリ・プレーンから第２のメモリ・サブ-アレイに更に接続された、複数のセットのセンスアンプと、
それぞれのセットの比較回路がプログラムされたロー及びカラムアドレスにマッチングしているロー及びカラムアドレスを検出することに応じてアクティブな一致信号を生成するために第１のメモリ・サブ-アレイのロー及びカラムプログラム可能素子及び第２のメモリ・サブ-アレイのロー及びカラムプログラム可能素子に接続される、複数のセットのアドレス比較回路と、
第１のメモリ・サブ-アレイのロー及びカラムプログラム可能素子に接続された第１の複数の多重回路と、
第２のメモリ・サブ-アレイのロー及びカラムプログラム可能素子に接続された第２の複数の多重回路と、及び
第１または第２のメモリ・サブ-アレイのいずれかのロー及びカラムプログラム可能素子をアドレス比較回路に選択的に接続するために第１及び第２の複数の多重回路に接続されかつ前記アドレス比較回路のセットの各々に更に接続された第３の複数の多重回路と
を備えている半導体メモリ。
【請求項４０】
前記第３の複数のマルチプレクサは、ローアドレス信号に基づき第１及び第２のメモリ・サブ-アレイ間で選択する請求項３９に記載の半導体メモリ。
【請求項４１】
前記第１及び第２の複数のマルチプレクサは、第１の期間に対して前記第３の複数のマルチプレクサに接続するために各々のメモリ・サブ-アレイのロープログラム可能素子を選択し、かつ第２の期間に対して第３の複数のマルチプレクサに接続するために各々のメモリ・サブ-アレイのカラムプログラム可能素子を選択する請求項３９の半導体メモリ。
【請求項４２】
前記ロー及びカラムプログラム可能素子は、アンチヒューズを備える請求項３９に記載の半導体メモリ。
【発明の詳細な説明】
技術分野
本発明は、半導体電子デバイス、特にメモリデバイスをテストする装置及び方法に関する。
発明の背景
通常、半導体の製造中に生じる半導体デバイスの欠陥及び故障を突き止めるためにテストがローわれる。半導体デバイス上の回路密度が増大するにつれて、欠陥及び故障の数も増大する。従って、回路密度が増大するにつれて半導体の検出に対する半導体メーカーの要望が増大している。
従って、半導体デバイスの高質な制御のために、しばしば半導体デバイスを含むダイがチップにパッケージされる前に、半導体デバイスがテストとされている。テストステーション上の一連のプローブが、ウェーハの各ダイ上のパッドと電気的に接触して、ダイ上の個々の半導体デバイスの部分をアクセスする。例えば、半導体メモリデバイスでは、プローブは、アドレスパッド及びデータ入出力パッドと接触してメモリデバイスの選択されたメモリセルにアクセスする。代表的なダイナミックランダムアクセスメモリデバイス（ＤＲＡＭ）は、それぞれロー（以下、ローと称する）及びカラム（以下、カラムを称する）に配列された1つ以上のメモリセルのアレイを含む。メモリセルの各アレイは、ワード、又は、選択されたローに沿ってメモリセルを選択するローのライン、及び、ビット、又は、選択されたローのセルからデータを読み出すか若しくはそこへデータを書き込むためにローに沿って個々のメモリセルを選択するカラムのライン（又はライン対）を含む。
テスト中において、所定のデータ値が、通常、或るメモリセルに対応する選択されたロー及びカラムのアドレスに書き込まれ、その後、電圧値がそれらのメモリから読み出されて、読み出されたデータがそれらのアドレスに書き込まれたデータと一致するかどうかが判断される。読み出されたデータが一致しない場合には、選択されたアドレスにおけるメモリセルは、おそらく欠陥を含んでおり、半導体デバイスは、そのテストに失敗する。
殆どすべての半導体デバイス、特に、メモリデバイスは、テスト時に見つけられた故障回路と交換するために使用することができる冗長回路を半導体デバイス上に有している。このような冗長回路をイネーブルすることにより、デバイスは、特定のテストに失敗したとしても、廃棄される必要はない、例えば、メモリデバイスは、通常、メモリセルの冗長なロー及びカラムを使用し、それにより、主メモリアレイのカラム又はローにおけるメモリに欠陥がある場合には、冗長メモリセルの全カラム又は全ローが、それぞれ交換され得る。
予備のロー又はカラムの一つの交換は、従来、ダイの上の数個のフューズバンクの一つに於いて特定の組み合わせのフューズを開放することにより行われている。従来のフューズは、レーザビームにより開放することができるポリシリコンフューズ、又は、アバランシェ型のフューズおよびアンチフューズを含む。アレイの所与のロー又はカラムが欠陥のあるメモリセルを含む場合には、別のステーションが移動されて、ウェーハが、レーザがフューズをとばして冗長ロー又はカラムをイネーブルにするのを可能とする。
レーザは、選択された組み合わせのフューズを飛ばして、欠陥のあるセルのアドレスに等しいアドレスを与える。例えば、欠陥セルが11011011の8ビットバイナリアドレスを有する場合には、レーザが、数個のフューズバンクのうちの８個のフューズのセットの第3と第6のフューズを飛ばし、それにより、このアドレスを記憶する。比較回路は、到来するアドレスを、フューズバンクに記憶された飛ばされたヒューズアドレスと比較し、到来するアドレスが飛ばされたフューズアドレスの１つと一致するかどうかを判断する。比較回路が一致すると判断した場合には、メモリデバイスのロー又はカラムのデコーダのコントローラ又は「位相発生器」に一致信号（通常１ビット）を出力する。これに応答して、ロー又はカラムのデコーダが、データ転送のために適当な冗長ロー／カラムがアクセスされるのを可能とし、主メモリセルの欠陥ロー又はカラムを廃棄する。
冗長メモリセルのロー及びカラムは必ずダイ上にスペースを占める。更に、冗長ロー又はカラムをアクセスするのに必要な比較回路は、ダイ上にスペースを必要とする。比較回路は、通常、ＮＡＮＤゲート及びＮＯＲゲートのような他の論理ゲートよりも大きな領域を必要とする多数の排他的ＯＲゲートを使用している。各フューズバンクには少なくとも１つの比較回路が必要である。
更に、フューズ／アンチフューズ及び比較回路は、通常、主メモリアレイの周辺に配置されている。結果として、比較回路から冗長ロー及びカラムへラインがルーティングされなければならない。これらの付加的なラインは、更に、ダイ上に領域を占める。比較回路及びフューズがそれぞれのロー又はカラムに隣接して配置されるとすれば、メモリデバイスのレイアウトの複雑さが増し、望ましくない。
半導体回路の設計者は、所与のサイズのダイ上に大きな回路密度を与えようと努力する。ダイのサイズは、通常、半導体業界で標準化されたサイズである。所与のダイ上に付加的な回路を与えることにより、ダイを組み込んでいる製品が、市場における競争する製品に比べて向上した又は優れた性能を与えることができる。従って、冗長ロー及びカラムに必要なダイ上の領域を小さくするという要望がある。
半導体の設計者は、冗長ロー及びカラム（及び関連の回路及びライン）の数を減らし、それにより、付加的な回路のダイ上の貴重な領域を開放してダイ上の回路の性能又は動作性を向上させようと試みた。しかしながら、冗長ロー及びカラムの数をそのように減らすことにより、存在する冗長ロー及びカラムの数が不十分となり、それにより、ダイ全体を廃棄しなければならないことになる。
リダンダントメモリエレメントの数を減少することに関する更なる問題は、プライマリメモリアレーをサブアレーに分割することに関する。現在のメモリデバイスはプライマリアレーのメモリセルをサブアレーに分割し、これによって、メモリの一部を所定のプロセスで活性化することが必要となるのみであり、大きな電力減少につながる。各サブアレーは、その独自のリダンダント行列を必要とする。メモリアレーを二つのサブアレーすなわち「プレイン」に分割することによって、最初のプレインのリダンダント行及び列は、最初のプレインのメモリセルのプライマリ行／列の任意の欠陥の行または列のに代用することができる。メモリアレーはさらに、大きな数のプレイン（例えば４つ）に分割することができ、さらに電力消費を行うことができる、そして、より少ない数のリダンダント行及び列を４分の１のプライマリメモリアレーの欠陥行及び列と置換するように用いることができる。もし多数のエラーがメモリアレーの四分の一のなかに生じた場合には、不十分な数のリダンダント行／列がそのような欠陥を補償するのに使用することができる。また、プレインを用いることができない場合には、全てのリダンダント行及び列を、メモリアレーのいずれかにあるメモリの全体にわたって欠陥行及び列を置換するのに用いることができる。しかし、そのような計画は、アレーを２つのプレインに分割するのに比べて、大きな数のルーティングラインを必要とする。
マイクロンテクノロジーによって製造される公知の１−メガビット×４ＤＲＡＭは１つの比較回路を有する行アドレスフューズバンクと列アドレスフューズバンクとを選択的に結合するための２：１マルチプレクサを用いる。行アドレス及び列アドレスは通常比較回路によって、半導体メモリデバイスの読み／書きサイクル中異なる時間において、列及び行フューズアドレスと比較される。この結果比較回路が一つのアドレスを一つのフューズバンクにストアされた列アドレスと他のフューズバンクにストアされた行アドレスとの両方と比較する時間がない。
この結果、この公知の１−メガビット×４ＤＲＡＭデバイスは１つの２：１マルチプレクサを用いることによって全ての２つのヒューズバンクに対して１つの比較回路を使用する。２：１マルチプレクサは、最小でも、２つのパスゲートを使用するので、比較回路は、イクスクルーシブＯＲゲートを使用するけれども、２：１マルチプレクサは比較回路よりもかなり少ないダイ面積（die area）が必要となるにすぎない。したがって、比較回路の数を減少させることによって、この従来の１−メガビット×４ＤＲＡＭデバイスはダイの面積を減少する。しかしダイの面積を減少させることについてさらなる要請がある。
半導体回路設計者はリダンダント行／列の全体の数を減少させることを試みている。これによれば、ダイ面積を増大するように改良された製造技術を実験することによって、そのようなダイの欠陥の数を減少させるようにし、これによって、欠陥を補償するのに必要なリダンダント行及び列の数を減少する能力をこれらダイに与えるようにしている。
しかし、製造技術の改良を最大限行ったとしても、回路密度が増大するのに応じて、欠陥が増大する傾向となる。
発明の概要
本発明は、プライマリメモリアレーの２つあるいはそれ以上の「プレイン」への分割に基づいて、比較回路をリダンダントメモリのバンクでシェアすることによってリダンダントメモリセルの行及び列に対して要求されるダイ上の面積を更に減少するものである。少なくとも２つのバンクのフューズと１つの比較回路との間を結合するパスゲートすなわちマルチプレクサは、選択的に、適当なヒューズバンクを比較回路に接続する。好ましくは、アドレスの１つのビット（例えば、アドレスビットＡ０−Ａ１０を有する行アドレスワードにおけるアドレスビットＲＡ９）は、マルチプレクサによって受け取られ二つのバンクのヒューズの間で選択するように該マルチプレクサを制御する。この結果、リダンダント行及びリダンダント列に対する２つのヒューズバンクに対して、そしてまた、各プレインに対する一対の行及び列に対しても、ただ一つの比較回路が必要となるだけである。
さらに、本発明は、比較回路とメモリアレーにおけるリダンダントメモリエレメント間を結合するラインの数を減少する。本発明は、メモリエレメントのグループすなわちプレインを好ましくは２つのプレインの１つにマップし、アサインする。このプレインはメモリアレーにおいてメモリのブロックの間にスパンし、この場合、各ブロックは共通の検出アンプリファイアで分割される。この結果、８つのラインは１６の行または列に結合されるけれども、８つの行または列が任意の時間に活性化されるだけである。この理由は、独立したゲートが２つメモリのプレイン内の１６の行または列の８つのみを可能の状態とするからである。この結果、本発明は、リダンダント行／列に対して比較回路を相互に結合するのに必要なラインの数を軽減し、これによって、追加の回路に対するチップ上の増加領域を実現するものである。
さらに、共通の検出アンプリファイアの両側のメモリブロックの両方が同時に活性化される場合は決してない。最も圧縮されたアドレステスティングに関しても、共通の検出アンプリファイアの両側の行または列が活性化されることはない。したがって、本発明のもとでは、メモリセルのレイアウトは半導体メモリデバイスの最も圧縮されたアドレスモードとさえ干渉を生じるものではない。
広義では、本発明は、複数のプライマリ及びリダンダント回路エレメント、制御及びアドレス回路、少なくとも第１及び第２のヒューズバンク、及び導電相互結合ラインの数を有する半導体デバイスを具体化するものである。該複数のプライマリ回路エレメントは所定のビット長さを有する外部アドレスワードに基づく導電性行及び列ラインによってアドレス可能である。複数のプライマリ及びリダンダント回路エレメント少なくとも第１及び第２のセットに分割される。この場合、第１及び第２のセットの回路エレメントは同時に活性化されることはない。リダンダントエレメントの第１のセットはプライマリ回路エレメントの第１のセットの欠陥回路エレメントに代用することができ、リダンダント回路エレメントの第２のセットはプライマリ回路エレメントの第２のセットの欠陥回路エレメントに代用することができる。リダンダント回路エレメントは少なくとも複数の列に分割される。
制御及びアドレス回路は導電性行及び列ラインに結合されており、供給される外部アドレスワードに基づいて複数のプライマリ回路エレメントとの通信を許容する。
フィードバックの第１及び第２セットはプライマリ回路エレメントの第１及び第２セットの欠陥回路エレメントアドレスをそれぞれストアする。導電性相互結合ラインの数はリダンダント回路エレメントの第１のセットのリダンダント回路エレメントの列の数に等しい。相互結合ラインはヒューズバンクの第１及び第２のセットに及びリダンダント回路エレメントの第１及び第２のセットの両方に結合されている。
本発明は、また、複数の主回路素子及び冗長回路素子と、制御及びアドレス回路と、少なくとも第1及び第2セットのヒューズバンクと、少なくとも1つの比較回路と、少なくとも1つのゲート回路とから成る半導体デバイスを具体化する。複数の主回路素子は、所定のビット長さを有する外部アドレスワードに基づく導電性のローライン及びカラムラインによってアドレス可能である。複数の主及び冗長回路素子は、少なくとも第1及び第2のセットに分割されており、該第1及び第2セットの回路素子は同時にはアクティブにはならない。冗長回路素子の第1及び第2のセットは、それぞれ、主回路素子の第1及び第2の欠陥回路素子に置換できる。冗長回路素子は少なくとも複数のカラムに分割されている。
制御及びアドレス回路は、導電性のロー及びカラムラインに接続され、供給される外部アドレスワードに基づく複数の主回路素子との通信を可能にしている。第1及び第2セットのヒューズバンクは、それぞれ、第1及び第2セットの主回路素子の欠陥回路素子のアドレスをストアする。比較回路は、制御及びアドレス回路及び第1及び第2のセットの回路素子に接続されている。比較回路は、外部アドレスを、第1及び第2ヒューズバンクのいずれかにストアしたアドレスと比較して、そのアドレスワードとストアしたアドレスとが相関している場合に冗長回路のカラムの1つにアクセスするように、マッチ信号を出力する。ゲートすなわちマルチプレクサ回路は、比較回路と第1及び第2ヒューズバンクとの間に接続されている。ゲート回路は、アドレスワードの少なくとも1つのビットを受け取り、それに基づいて、比較回路に接続するように、第1及び第2ヒューズバンクの１つを選択する。
本発明は、マルチプレクサ又は選択回路を利用することによって、ダイ上の実現化した基層エリアを増大することによって、半導体デバイスの従来の技術に固有の問題を解決しており、ヒューズの少なくとも4つのバンクが1つの比較回路を共用できるようにしている。更に、基層上の増大したエリアの節約を更に実現するために、ｎ個のロー／カラムだけが半導体デバイスの絶縁ゲートの適当な選択によるいずれかのときにアクティブである場合において、ｎ個のラインが、比較回路から少なくとも２×ｎ個の冗長のロー／カラムへルートされるように、メモリアレイが、共用センス増幅器によって分離されたプレーンに分割されている。本発明の他の特徴及び利点は、以下の図面とともに現在の好ましい実施例についての以下の詳細な説明の検討から明らかになるであろう。
【図面の簡単な説明】
図１は本発明の下での半導体メモリ装置のブロック図である。
図２は図１の半導体メモリ装置のメモリアレイとヒューズバンクと比較回路のブロック図である。
図３は、図１の半導体メモリ装置の４つのブロックのメモリセルと比較回路とマルチプレクサとヒューズバンクとその他の関連回路とを示す図２の拡大ブロック図である。
図４は図１の半導体メモリ装置の数ブロックのメモリとヒューズバンクと比較回路のブロック図である。
図５は図４の一部のヒューズバンク及び比較回路のブロック図である。
図６は図４の１つの比較回路の部分構成ブロック図である。
図７図１の半導体メモリ装置を組み込んだコンピュータシステムのブロック図である。
発明の詳細な説明
図１を参照すると、メモリ装置１００は、１つ若しくはそれ以上のメモリアレイ１０２を備え、各メモリアレイは、２つのサブアレイ１０３及び１０５のように、主メモリサブアレイを有する。各主メモリサブアレイ１０３及び１０５は、メモリセルの冗長ロー１０７及び冗長カラム１０８を有する。前記したように、冗長ロー１０７及び冗長カラム１０９は、それぞれ、主メモリサブアレイ１０３及び１０５のメモリセルの欠陥ロー及び欠陥カラムを置換するように、イネーブルにされる。
制御ロジック及びアドレスバッファ回路１１０は、アドレスライン又はピンA0−A11上の１１ビットアドレスワードのような外部から印加された信号を受け取る。制御ロジック及びアドレスバッファ回路１１０は、また、当業界で知られている、カラムアドレスストローブＣＡＳ、ローアドレスストローブＲＡＳ、書き込みイネーブルＷＥ、及びその他の信号の如き外部生成信号を受け取る。制御ロジック及びアドレスバッファ回路110がアドレスラインＡ0−Ａ１０上のアドレスを受け取ると、回路110は、そのアドレスをバッファしてラッチし、それらを一つ若しくはそれ以上のローデコーダ111およびカラムデコーダ112に出力する。例えば、メモリアレイ102が2メガビット×8アレイである場合、ローデコーダ111は通常外部アドレスＡ0−Ａ10の高次のビットを11ビットのローアドレスＲＡ0−ＲＡ10にデコードし、他方、カラムデコーダ112は低次のビットを11ビットのカラムアドレスＣＡ0−ＣＡ10にデコードする。ローデコーダ111は、デコードしたアドレスをメモリアレイ102に加え、アレイの選択したローをイネーブルにし、他方、カラムデコーダ112は、センス増幅器114及び入・出力ゲート回路115を通して、デコードしたカラムアドレスを用いてメモリアレの一つ若しくはそれ以上のカラムをイネーブルにする。センス増幅器114は、一つ若しくはそれ以上のカラムの値をセンスし、データをデータ入・出力バッファ116に出力し、データ入・出力バッファ116は、そのデータをデータラインに提供する。
センス増幅器114及び入・出力ゲート回路115は、メモリアレイ102から分離して示されているけれど、センス増幅器114及び入・出力ゲート回路115は、通常、以下に十分に記述するように、メモリアレイ102中の複数のメモリの間に形成される。センス増幅器は通常ダイ上において比較的大きなエリアを占有し、それ故、センス増幅器は通例少なくとも2つのカラムの間で共用される。例えば、以下に記述するように、メモリアレイ102のサブアレイ103及び105の各々は、メモリセルの多数のブロックに分割されて、対をなすブロックが同じグループのセンス増幅器114に接続される。
メモリの他のブロックにおける他のカラムから読み取るとき、センスアンプからメモリの１つのブロックにおいて１つのカラムを分離するために、入力／出力ゲート回路１１５内の分離ゲート、一般にはトランジスタが２つのカラム間に用いられる。したがって、他方のカラムから１つのメモリブロックにおける１つのカラムを分離するために、対応する分離トランジスタは、ターンオフされて、共有されたセンスアンプから第１のカラムを切り離す。同様に、アクセスされるべ他のカラムに対して、対応する分離トランジスタは、ターンオンされるが、第１のカラムに接続された他の分離トランジスタはターンオフされる。動作において、共通のセンスアンプを共有するメモリの２つのブロックは、同時に附勢されない。従って、１つのブロックに対するセンスアンプは分離し、したがって、他からのメモリセルの１つのブロックを附勢しない。
メモリデバイス１００は、制御ロジック及びアドレスバッファ回路１１０の一部として示され、かつ以下により詳しく説明された比較回路およびヒューズブロック１２０を含む。CAS，RAS，WE及び他の制御信号に応答して、制御ロジック及びアドレスバッファ回路１１０はローデコーダ１１１、カラムデコーダ１１２、センスアンプ１１４、I／Oゲート回路１１５、及びI／Oバッファ１１６を動作して、アレイ１０２へデータを書き込み、またはアレイ１０２からデータを読み取る。メモリデバイス１００へのデータの書き込み、またはメモリデバイスからのデータの読み取りに関する追加の記載は、不必要である。詳細は、当業者に知られている。
図２を参照すると、メモリアレイ１０２に対する例示的レイアウトが、サブアレイ１０３と１０５を８つの１メガビットセクション３００−３０７に分けて示されている。第１の高い順位のサブグループ３１０は、セクション３００と３０１を含み、一方第１の低い順位のサブグループ３１１はセクション３０２と３０３を有する。第２の高い順位のサブグループ３１２は、セクション３０４と３０５を含み、一方第２の低い順位のサブグループ３１３はセクション３０６と３０７を有する。高い順位のセクション３１４のグループは、サブグループ３１０と３１１を含み、一方低い順位のセクションはサブグループ３１２と３１３を含む。
セクション３００−３０７の各々は、６４のブロックの全体に対してメモリセル２０１−２６４の２５６kブロックに分割される。カラムデコーダ１１２、メモリセル１０７の冗長なローは、各セクション３００−３０７内のメモリセルのブロック間に配置される。メモリセル２０１−２６４の各ブロックは、以下に説明されるように、冗長なメモリセル１０８の１つ以上のカラムの部分を含む。ヒューズバンク及び比較回路１２０は、サブアレイ１０３と１０５の一端に示され、サブアレイ間を走る８つのライン１３８によってメモリセルのブロックの各々に接続される。
１１ビットのデー度されたローアドレスにおいて、９つの下位ビットRA０−RA８は、メモリセル２０１−２６４のブロック内のローを識別する。カラムアドレス、CA１０の最上位ビットは、（セクション３００，３０１，３０２及び３０３を含む）低い順位のセクションのグループと（セクション３０４，３０５，３０６及び３０７を含む）高い順位のセクション３１５のグループ間で選択する。低い順位のセクションと高い順位のセクション３１４と３１５の各グループ内で、ローアドレスビットRA１０の最上位ビットは、（セクション３００と３０１、及び３０２と３０３のそれぞれを含む）第１と第２の低い順位のサブグループと高い順位のサブグループ３１０叉は３１１、及び（セクション３０４と３０５、及び３０６と３０７をそれぞれ含む）サブグループ３１２叉は３１３の間で選択する。第２の最上位のローアドレスビットRA９は、選択された低い順位のサブグループ叉は高い順位のサブグループ３１０，３１１，３１２叉は３１３内の２つのセクションの一方を選択する。
例示のメモリアレイ１０２は８つのメモリアレイによって２メガバイトであるから、８ビットワードが各々外部から与えられたアドレスA０−A１０のための出力であり、従って、２つのローは、ワードに基づいて同時に活性化される。例えば、もし、論理ハイの値は高い順位のアドレスに相当するならば、メモリセル２１５，２３１，２４７，２６３のブロック内のロー、ブロック２１６，２３２，２４８及び２６４のローを選択するために、最上位カラムアドレスビット、CA１０は、まず高い順位のセクション３１５のグループを選択するために高い値を持たなければならない。最上位のローアドレスビット、A１０は、高い順位のサブグループ３１３を選択するために高い値を持たなければなず、一方、第２上位ローアドレスビットA９は、セクション３０７を選択するために、高い値を持たなければならない。その後、残りのローアドレスビットRA０−RA８は、メモリセル２１５，２３１，２４７と２６３、及び２１６，２３２，２４８と２６４のブロック内に特定のローを選択する。
同様に、セクション３０７のメモリセルのブロック内の４つのカラムを選択するために、第２上位のカラムアドレスビット、CA９は、低い順位のカラム３２０のグループ及び高い順位のカラム３２２間で選択する。カラム３２０と３２２の低い順位と高い順位のグループの双方は、図２に示されるように、２つのサブアレイ３１０と３０５に及ぶ。例示のメモリアレイ１０２において、低い順位の、及び高い順位のカラム３２０と３２２の層方は、同時にパワーアップされ、各グループは、外部から与えられたアドレスのため２つのカラムを活性化する。言い換えると、メモリアレイ１０２に与えられた各々の外部アドレスに対して、４つのビットが低い順位のカラムセクション３２０によって出力されるが、一方４つのビットも高い順位のカラムセクションから出力される。従って、上の例において、１ビットが外部アドレスに基づいて、メモリセル２１５，２１６，２３１，２３２，２４７，２４８と２６４のブロックの各々から出力される。
メモリアレイは金属の相互接続ラインの単一層のみで形成されるのが好ましいので、図２に示されたメモリアレイ１０２はメモリセルの各ブロックと関連したローデコーダを有する。多数のローデコーダ１１１の各々は、デバイス１００のアドレスバス（図示されず）に与えられた外部アドレスを受け取る。もし、メモリアレイ１０２がメタライズされた相互接続層の２以上の層を有するならば、単一の中央に配置されたローデコーダを用いることができる。
メモリアレイによる２メガビットである例示のメモリアレイ１０２は、冗長なメモリセル１０８の１６個のカラムと冗長なメモリセル１０７の１６個のローを有する。重要なことには、メモリセルアレイ１０２内のメモリセルのブロックは、セクション３００−３０７に基づいて、２つのセクション即ちプレーン、プレーンAとプレーンBに分割される。ここで、各プレーンはメモリセルの層数の半分を有する（すなわち、各々は、８メガビットを有する）。冗長なメモリセル１０７と１０８のローとカラムは、各プレーンAとプレーンBに対して同様に８つの冗長なローとカラムに分割される。８つの冗長なロー／カラム１０７と１０８は、一次メモリのプレーンAにおいて欠陥のあるロー叉はカラムと取り替えることができる。一方、８つの冗長なロー／カラムは、一次メモリのプレーンＢにおいて欠陥のあるロー叉はカラムと取り替えることができる。各８−メガビットプレーンに対する８つの冗長なローとカラムは、試験中に見つけられた正しい動作しないメモリ素子の数を取り替えるのに十分であることが統計的に判った。
サブアレイ１０３と１０５に基づいて、プレーンAとBを分割するよりはむしろ、プレーンAとBは、図２に示されるように２つのサブアレイに及び。以下により詳しく説明されるように、メモリアレイ１０２のこのような分割は、ヒューズバンクと比較回路１２０でローとカラムデコーダ１１１と１１２を相互結合するラインの数を減少することを可能にする１１ビットローアドレス（即ち、RA９）の第２上位ビットはプレーンAとB間で選択する。したがって、例えば、もし、ローアドレスビットRA９がハイの値を有するならば、セクション３０１，３０３，３０５と３０７はプレーンAに対してイネーブルされ、一方、RA９がローの値を有するならば、セクション３００，３０２，３０４と３０６がプレーンBに対してイネーブルされる。ローとカラムデコーダ１１１と１１２はこのアドレスビットを受け取り（アドレスワードにおける他のアドレスビットと同様）、メモリアレイ１０２のメモリセルの高高半分（プレーンA叉はプレーンBのいずれか一方）をイネーブルする。言い換えれば、プレーンAとBは、ローアドレス、即ち、アドレスにおける第２上位ビットによって論理的に分離される。
メモリーアレイ１０２内で様々なブロック、グループそしてメモリ・セルのサブ・アレイの間で空間的に分割されているけれども、冗長なローとカラムとは論理的に連続している。例えば、８つの冗長なカラムの各々は面Ａからメモリ・セルのブロック２１９、２２０、２２３、２２４、２２７、２２８、２３１、２３２、２３５、２３９、２４０、２４３、２４４、２４７、２４８を通って、もしくはメモリ・セルのブロック２０３、２０４、２０７、２０８、２１１、２１２、２１５、２１６、２５１、２５２、２５５、２５６、２５９、２６０、２６３、２６４を通って延びており、これらは総て面Ａ内にある。面Ａ内の冗長なセルのロー１０７とカラム１０８は面Ｂ内のメモリ・セルのブロックを通って延びてはいない。同様に、面Ｂ内の冗長なセルの論理的に連続なロー１０７もしくはカラム１０８は面Ｂ内のメモリ・セルのすべてのブロックを通って延びているが、メモリ・セルのいずれも面Ａ内を通って延びてはいない。
図３に一層明瞭に示しているように、面Ａと面Ｂはメモリ・セルの２ブロック間にある共有センスアンプ１１４の上で分割されている。例えば、サブ・アレイ１０３においてメモリ・セルのブロック２３１は面Ａの部分を形成しており、他方ブロック２３０は面Ｂの部分を形成している。ブロック２３１と２３０とはそれらの間に形成されている共有センスアンプ１１４により分離されている。絶縁ゲート１１５Ａは共有センスアンプ１１４からメモリ・セル２３１のブロックを絶縁しており、絶縁ゲート１１５Ｂはセンス増幅器からメモリ・セル２３０のブロックを絶縁している。同様に、サブ・アレイ１０５においてメモリ・セルのブロック２４７はレダンダンシー面Ａの部分を形成し、他方ブロック２４６はレダンダンシー面Ｂの部分を形成している。ブロック２４７’と２４６’とはそれらの間に形成された共有センスアンプ１１４’により分けられている。絶縁増幅器１１５Ａ’は共有センスアンプ１１４’からメモリ・セル２４７のブロックを絶縁し、他方絶縁ゲート１１５Ｂ’はセンス増幅器からメモリ・セル２４６のブロックを絶縁する。
主メモリ・セルのアレイにおけるローとカラム内の欠陥メモリ・セルのアドレスを永久に記憶するよう選択的に形成できる幾つかのフューズ・グループが２組のフューズ・バンク１４０、１４２に含まれている。第１組のフューズ・バンク１４０はメモリ・セルの面Ａ内の欠陥メモリ・セルのアドレスを与え、他方第２組のフューズ・バンク１４２はメモリ・セルの面Ｂ内の欠陥メモリ・セルのアドレスを与える。後で詳しく説明するけれども、幾つかの２対１のマルチプレクサ１４４と１４５は第１組のフューズ・バンク１４０もしくは第２組のフューズ・バンク１４２を選択的に幾つかの比較回路１４６に結合する。比較回路１４６はコントロールロジック・アドレスバッファ回路１１０から外部アドレスを受けて、２組のフューズ・バンク１４０、１４２の一つに記憶されているアドレスとこれらの外部アドレスを比較する。
動作において、もし主メモリ・セルの一つもしくはそれ以上のローがその中に欠陥セルを含んでいれば、欠陥セルのアドレスはデバイス１００の最初の試験中フューズバンク１４０と１４２に記憶されている。比較回路１４６はそれぞれコントロールロジック・アドレスバッファ回路１１０からアドレスを受け、そしてそれを第１と第２の組のフューズ・バンク１４０、１４２の一つに記憶されている一つ、もしくはそれ以上のアドレスと比較する。マルチプレクサ１４４、１４５は第２の最も有意のローアドレスビット（例えばＲＡ９）を受け、これが以下に詳述するように第１と第２の組のフューズ・バンク１４０、１４２を選択する。もしコントロールロジック・アドレスバッファ回路１１０から受けたアドレスがフューズ・バンク１４０もしくは１４２に記憶されているアドレスの一つと合うと、比較回路１４６は線１３８の一つに合致信号Ｍをローデコーダー１１１とカラムデコーダー１１２のそれぞれに出力する。
デバイス１００が今（例えば、ＲＡＳフオールス後で）それのローアクセスモードにあると、カラムデコーダ１１２は線１３８の信号を無視し、そしてローデコーダ１１１は整合信号Ｍを受け、そして解読する。もし８本の線１３８の中の一本が高い値を有していると、これに応答してローデコーダ１１１が冗長なロー１０７における冗長なメモリ・セルの適当なローを可能化する。例えば、もし比較回路１４６の一つが到来アドレスに基づいて整合を決定すると、それは整合信号Ｍを線１３８の一つ（例えば、８本の線の最初の線）に出力する。この信号に応答してローデコーダ１１１のそれぞれは面Ａ内の８つの冗長なロー１０７における８つのローの一つ（例えば、８つの冗長なローの最初のロー）を可能化する。
メモリ・アレイ１０２内の冗長なローとカラム１０７と１０８のすべてと比較回路１４６を結合するのに８本の線しか用いていない。シエアード・センス増幅器１１４が決めている境界に沿って面を分割することによりシエアード・センス増幅器のどちら側でも同時に２つの冗長なカラムを活性化されることはない。換言すれば、面Ｂからの冗長なカラム１０８は、面Ａからのレダンダントなカラム１０８が付勢されるとき、活性化されることはない。それ故、メモリ・アレイ１０２により作動している８つの冗長なカラム１０８へ８本の線１３８を結合でき、その場合冗長なカラムはそのアレイの標準カラムの長さの２倍として観念される。共有センスアンプ１１４は常に８つの冗長なカラムの半分だけ選択的に可能化する。結果として、８つの冗長なカラム１０７は、それぞれが標準の長さを持つ８つのカラム２組に区分され、それにより面Ａに対して８つの冗長なカラムを、そして面Ｂに対して８つの冗長なカラムを与えている。もしそうでなければ、いまこの分野の技術で行われているように、少なくとも１６本の線を比較回路１４６から１６の別々の冗長なローとカラムへ辿っていかなければならない。
図４を参照する。フューズ・バンク１４０、１４２、マルチプレクサ１４４、１４５そして比較回路１４６を詳細に示す。フューズ・バンク１４０の最初の組は第１の組の高い位のカラムのフューズバンクＡＲ４，ＡＣ４，ＡＲ５，ＡＣ５，ＡＲ６，ＡＣ６，ＡＲ７，ＡＣ７と、第２の組の低い位のカラムのフューズバンクＡＲ０，ＡＣ０，ＡＲ１，ＡＣ１，ＡＲ２，ＡＣ２，ＡＲ３，ＡＣ３とを、面Ａに対して全部を含んでいる。フューズバンクＡＲ０−ＡＲ７は面Ａ内のメモリ・セルの８つの冗長なローに対応し、フューズバンクＡＣ０−ＡＣ７は面Ａ内のメモリ・セルの８つの冗長なカラムに対応する。
同様に、第２の組の高い位のカラムのフューズバンク１４２はＢＲ４，ＢＣ４，ＢＲ５，ＢＣ５，ＢＲ６，ＢＣ６，ＢＲ７，ＢＣ７と、第２の組の低い位のカラムのフューズバンクＢＲ０，ＢＣ０，ＢＲ１，ＢＣ１，ＢＲ２，ＢＣ２，ＢＲ３，ＢＣ３とを含んでいる。フューズバンクＢＲ０−ＢＲ７は面Ｂ内のメモリ・セルの８つの冗長なローに対応し、フューズバンクＢＣ０−ＢＣ７は面Ｂ内のメモリ・セルの８つの冗長なカラムに対応する。全体で、各フューズバンクと各レダンダントなローもしくはカラムとの間で１対１に対応していて、各フューズバンクは以下に詳述するように、冗長なメモリセルのただ一つのローもしくはカラムを可能化させることができる。
図４に示されているように、冗長のロー若しくはカラムについての所定のオーダのヒューズバンクの各対が、所定の冗長プレーンにおいて、２：１マルチプレクサ１４４に結合されている。例えば、ヒューズバンク１４０の第１のセットにおける第５のオーダ・ローおよびカラムヒューズバンクＡＲ４、ＡＣ４は、双方とも、マルチプレクサ１４４に結合されている。従来知られているように、メモリデバイス１００に付与される外部アドレスは、ローおよびカラムアドレスに別々に分離され、デコードされる。この結果、外部アドレスは一般には、先ず、メモリアレイ１０２内の所定のローをイネーブル（動作可能と）し、その後、ある特定のカラムをイネブルする。ローおよびカラムアドレスは、メモリアレイ１０２に対して、決して初期的には同時に作動されることはない（しかしながら、一旦、所定のローがアドレスされたときは、所定のカラムがアドレスされるまでそれは作動状態に保持される）。故に、上述したように、ローアドレスを、第１の時間（例えば、ＲＡＳが降下した後）に、ヒューズバンクＡＲ４に記憶されたローアドレスに対して比較することが可能であり、一方、その後、カラムアドレスを、第２の時間（例えば、ＣＡＳが降下した後）に、ヒューズバンクＡＣ４に記憶されたアドレスに対して比較することが可能である。ローおよびカラムアドレスの双方が同時に比較される時間は存在しない。それ故、マルチプレクサ１４４は、外部のローおよびカラムアドレスがヒューズローアドレスに対して比較されるべきか、若しくは、ヒューズカラムアドレスに対して比較されるべきかに依存して、２つのヒューズバンクＡＲ４、ＡＣ４のうちの一方をマルチプレクサの出力に選択的に結合することができる。
同様に、メモリアレイ１０２の２つのプレーンＡ若しくはＢの一方のみが、所定のアドレスに基づいて付勢される。とりわけ、１１ビットローアドレスにおける第２の最上位ビット（ビットＲＡ９）は、プレーンＡとＢの間で選択を行うような、２：１マルチプレクサ１４５の第２のセットに付与される。上に述べたように、第２の最上位アドレスビットＲＡ９が０のバイナリ値を有する場合には、プレーンＡが選択され、一方、１のバイナリ値はプレーンＢを選択する。この結果、プレーンＡが選択された場合、比較回路１４６は、外部アドレスをヒューズバンク１４４の第２のセットのヒューズアドレス（つまり、ヒューズバンクＢＲ０−ＢＲ７、若しくは、ＢＣ０−ＢＣ７）に対して比較する必要はない。それ故、ある特別のオーダの各ローおよびカラムヒューズバンクについて、１つの比較回路１４６が使用されるのみならず、プレーンＡ、Ｂについてのある特別のオーダのローおよびカラムヒューズバンクが、その１つの比較回路と共有される。
例えば、ヒューズバンクＡＲ４とＡＣ４は、マルチプレクサ１４４の第１のセットからのマルチプレクサに結合され、ヒューズバンクＢＲ４、ＢＣ４は、マルチプレクサ１４４の第１のセットからの他のマルチプレクサに結合され、かくして、２つのマルチプレクサ１４４は、単一の比較回路１４６にその出力が結合されているようなマルチプレクサ１４５の第２のセットからのマルチプレクサに結合される。メモリデバイス１００のための各読出、若しくは、書込サイクル中のある特定の時間において、比較回路１４６は、ヒューズバンクＡＲ４、ＡＣ４、ＢＲ４、ＢＣ４に記憶された４つのヒューズアドレスのうちの１つに対して外部アドレスを比較する。同様に、ヒューズバンクＡＲ５、ＡＣ５はマルチプレクサ１４４に結合され、ヒューズバンクＢＲ５、ＢＣ５はマルチプレクサ１４４に結合され、かくして、これら２つのマルチプレクサは、他の比較回路１４６にその出力が結合されているようなマルチプレクサ１４５に結合される。各読出、若しくは、書込サイクル中のある特定の時間において、比較回路１４６は、ヒューズバンクＡＲ５、ＡＣ５、ＢＲ５、ＢＣ５に記憶されたヒューズアドレスのうちの１つに対して外部アドレスを比較する。ヒューズバンク１４０、１４２の第１および第２のセットの残りのヒューズバンクは、同様に、図４に示されているように、２つのマルチプレクサ１４４、１つのマルチプレクサ１４５、および１つの比較回路１４６に結合される。上に述べたように、比較回路１４６は、（図４に信号入力Ａｄｒとして示されている）アドレスバスから外部アドレスを受け取る。各比較回路１４６の出力は、整合信号Ｍをローおよびカラムデコーダ１１１、１１２へ運搬する単一ラインである。以下により詳細に説明するように、この整合信号Ｍは、外部アドレスがある特別なヒューズアドレスに整合するときに論理１の出力を有する。
図５により詳細に示されているように、ヒューズバンク１４０の第１のセットについての２つのヒューズバンクＡＲ０、ＡＣ０は、それらの関連マルチプレクサ１４４、１４５とともに示されている。ヒューズバンクＡＲ０は９つのヒューズ１５０〜１５８を含む。最初の８つのヒューズは、デバイス１００に対する工場試験中にブローされた、即ち、確立された、所定のアドレスを定める。最初の８つのヒューズ１５０〜１５７は各々、１つの８ビットアドレスにおける１ビットに対応し、ここでは、ヒューズ１５０が最下位ビットに対応し、一方、ヒューズ１５７が最上位ビットに対応する。９番目のヒューズは、ヒューズバンクが本当に工場試験中にブローされたのかどうかを示すイネイブルヒューズである。この９番目のヒューズは、１１１１１１１１の「ブローされた」ヒューズアドレスを、同じ値を出力する「ブローされていない」ヒューズアドレスから区別する。換言すれば、イネイブルローヒューズ信号ＥＮＲＦを生成するために、９番目のヒューズがブローされた場合には、残りの８つのヒューズが、メモリアレイ１０２のメモリセルのプレーンＡ内における欠陥のあるローのアドレスを特定する。同様に、ヒューズバンクＡＣ０は、８つのヒューズ１６０〜１６７を含んでおり、これらのヒューズは、メモリアレイ１０２のプレーンＡ内における欠陥のあるカラムについてのヒューズアドレスを特定する。９番目のヒューズ１６８は、イネイブルカラム信号ＥＮＣＦを与えることによって、バンクＡＣ０をイネイブルする。
ヒューズバンクＡＲ０の各ヒューズ１５０〜１５７は、２：１マルチプレクサ１４４によって、ヒューズバンクＡＣ０における、その適当にオーダされたヒューズ１６０〜１６７と結合される。例えば、ヒューズバンクＡＲ０の第１のオーダヒューズ１５０は、第１のマルチプレクサ１４４によって、ヒューズバンクＡＣ０における第１のオーダヒューズ１６０に結合される。各第１のマルチプレクサ１４４は、ヒューズバンクＡＲ０〜ＡＲ７、ＢＲ０〜ＢＲ７、ＡＣ０〜ＡＣ７、若しくはＢＣ０〜ＢＣ７の１つに記憶された８ビットヒューズアドレスの１ビットを受け取る。
第１のマルチプレクサ１４４は、ヒューズバンクＡＲ０、ＡＣ０からのそれら２つの入力の間で、第１のマルチプレクサに対するイネイブルカラムヒューズ信号ＥＣＯＬＦ入力に基づいて選択を行う。イネイブルカラムヒューズ信号ECOLFは、ＲＡＳのその作動状態への変化（例えば、低レベルへの降下）後の所定時間において、制御ロジックとアドレスバッファ回路素子１１０によって発生される信号である。ある１つの状態（例えば、低状態）にあるＥＣＯＬＦは、作動ローアドレスラッチを表示し、それ故、第１のマルチプレクサ１４４は、ヒューズバンクＡＲ０のようなローアドレスヒューズバンクから信号を出力する。ＥＣＯＬＦのその第２の状態への変化（例えば、高レベルへの上昇）の際、カラムアドレスは作動状態にあり、それ故、第１のマルチプレクサ１４４は、ヒューズバンクＡＣ０のようなカラムヒューズバンクから信号を出力する。
第１のマルチプレクサ１４４の出力は第２のマルチプレクサ１４５へ入力される。第１のマルチプレクサ１４４は各々、ある１つのプレーンにおけるローおよびカラムアドレスについてのヒューズアドレスの単一ビットを受け取る一方、第２のマルチプレクサ１４５は各々、双方のプレーンＡ、Ｂからローおよびカラムヒューズアドレスの単一ビットを受け取る。故に、図５の第２のマルチプレクサ１４５は各々、プレーンＡについてのヒューズバンクＡＲ０とＡＣ０とプレーンＢについてのＢＲ０、ＢＣ０に記憶されたヒューズアドレスからアドレスビットを受け取る。例えば、第１のマルチプレクサ１４４がヒューズバンクＡＲ０、ＡＣ０についてのヒューズ１５０、１６０から信号を受信するような場合、マルチプレクサ１４４が結合された第２のマルチプレクサ１４５は、第１のオーダヒューズをヒューズバンクＢＲ０、ＢＣ０から受け取る。
第２のマルチプレクサ１４５は、そこへの入力である外部アドレス信号の最上位のビットによって選択的にスイッチ可能である。上記の通り、デコードされた１１ビットのカラムアドレスの２番目に最上位のビット（すなわち、アドレスビットＲＡ９）は、プレーンＡかプレーンＢのどちらかを選定し、メモリアレー１０２の動作中、２つのアドレスプレーンの内の１つだけがアクティブであるようにする。同様に、アドレスビットＲＡ９は、第２のマルチプレクサ１４５への入力であり、（ｉ）もし、アドレスビットが低であるならば（例えば、ＡＲ０及びＡＣ０）、プレーンＡからのフューズバンク、又は、（ii）もし、アドレスビットが高であるならば（例えば、ＢＲ０及びＢＣ０）、プレーンＢからのフューズバンクのどちらか一方から信号を選択的に出力する。
第２のマルチプレクサ１４５の各々は、フューズバンクＡＲ０、ＡＣ０、ＢＲ０、もしくはＢＣ０の内の１つから１ビットのフューズアドレスをフューズアドレスＦＡ０からＦＡ７として出力する。要約すると、もし、例えば、ＥＣＯＬＦは低の値を有し、ＲＡ９は高の値を有するならば、第２のマルチプレクサからのフューズアドレスＦＡ０−ＦＡ７出力は、フューズバンクＢＣ０に記憶されるフューズアドレスに対応する。フューズアドレスＦＡ０−ＦＡ７は比較回路１４６への入力であり、比較回路に加えられる外部アドレスと同時に比較される。
マルチプレクサ回路１４４及び１４５は、従来構成の回路である。マルチプレクサ回路１４４及び１４５への出力を小さな「ｏ」として図示する。ここに、２：１マルチプレクサ回路を図示して説明するけれども、「マルチプレクサ回路」という用語を包括的に使用する。また、本発明は、パスゲートといったような、フューズバンク１４０、１４２を比較回路１４６と選択的に接続する他のスイッチ可能な回路素子を利用可能である。
図６について、比較回路１４６の一例の回路を図示する。第１の排他的ＯＲゲート１７０は、その入力で、フューズアドレスＦＡ０−ＦＡ７の内の第１のビットＦＡ０、及び、外部アドレスＸＡ０−ＸＡ８の内の第１のビットＸＡ０を受信する。もし、アドレスビットＦＡ０とＸＡ０の両方が一致するならば、すなわち、両方とも高い値を有するかもしくは両方とも低の値を有するならば、排他的ＯＲゲート１７０は０値を出力する。同様に、第２及び第３の排他的ＯＲゲート１７２及び１７４は、第２のフューズアドレスビットＦＡ１と第２の外部アドレスビットＸＡ１、及び、第３のフューズアドレスビットＦＡ２と第３の外部アドレスビットＸＡ２をそれぞれ受信する。
３つの排他的ＯＲゲート１７０、１７２、１７４からの出力は、３入力ＮＯＲゲート１７６への入力である。もし、全ての３つの排他的ＯＲゲート１７０、１７２、１７４が低の値を出力するならば、排他的ＯＲゲート１７６は、４入力ＮＡＮＤゲート１７８に高の値を出力する。第２のＮＯＲゲート１８０は、その３つの入力において、第４、第５、第６のフューズアドレスＦＡ３、ＦＡ４、ＦＡ５と外部アドレスＸＡ３、ＸＡ４、ＸＡ５をそれぞれ受信する３つの排他的ＯＲゲート（図に示されていない）からの出力を受信する。同様に、第３のセットの３つの排他的ＯＲゲート１８４、１８６、１８８は、その入力において、第７、第８、第９のフューズと外部アドレスビットＦＡ６−ＦＡ８とＸＡ６−ＸＡ８をそれぞれ受信する。
メモリーアレー１０２の各々のプレーンＡ及びＢでは、欠陥カラムに対応する外部アドレスは８ビット（ＸＡ０−ＸＡ７）だけを必要とし、一方、欠陥ローに対応する外部アドレスは９ビット（ＸＡ０−ＸＡ８）を必要とする。従って、ＮＯＲゲート１９０は、その第１の入力において、排他的ＯＲゲート１８８からの出力を受信し、その第２の入力において、ＥＣＯＬＦ信号を受信する。結果として、ＥＣＯＬＦ信号が高であり、装置１００がそのカラムアドレッシングピリオド内にある場合、ＮＯＲゲート１９０は、低の値をＮＯＲゲート１８２へ常に出力し、ＮＯＲゲート１８８からの出力に関わらず、ＮＯＲゲート１８２がアクティブな高の値を出力できる（排他的ＯＲゲート１８４と１８６の出力に応じて）ようにする。しかしながら、もし、ＥＣＯＬＦが低の値を有するならば、ＮＯＲゲート１９０の出力は、排他的ＯＲゲート１８８の出力に応じる。
従来構成のイネーブル回路１９２は、その入力において、イネーブルカラムフューズ及びイネーブルローフューズ信号ＥＮＣＦ及びＥＮＲＦを受信する。それらの信号は、フューズアドレスＦＡ０−ＦＡ８がイネーブルなフューズバンクに対応するかどうかを示す。もし、そのようにイネーブルならば、イネーブル回路１９２は、高の値を４入力ＮＡＮＤゲート１７８に出力する。従って、もし、フューズアドレスの全てのビットが、外部アドレス中の全てのそれらの対応するビットと一致し、そして、適切なフューズバンクがイネーブルならば、４入力ＮＡＮＤゲート１７８は、その４つの入力において、４つの高の値を受信し、それに対応して、アクティブな低の値を出力する。ＮＡＮＤゲート１７８からの低の値の出力は、外部アドレスは欠陥カラムもしくはローのメモリセル向けであり、従って、外部アドレスはフューズアドレスと相関することを示す。
低の値は、インバータ１９４によって反転され、ライン１３８上で高のマッチ信号Ｍになる。図４に戻って、もし、比較回路１４６のいずれか１つが高のマッチ信号Ｍを出力するならば、マッチライン１３８の内の１つは、カラム及びローデコーダ１１１及び１１２へ伝送される高の値を有し、それによって、メモリアレー１０２中のセット冗長カラムもしくはロー１０７もしくは１０８内の適切なカラムもしくはローを起動する。
要約すると、本発明は、２つのプレーンＡ及びＢへのメモリアレー１０２の分割に基づく冗長メモリセル１０７及び１０８のカラム及びローが比較回路１４６を共有できるようにすることによって、装置１００がダイ上で必要とするエリアを減少する。第１及び第２のセットのマルチプレクサ１４４及び１４５は、少なくとも４つのフューズバンクのグループを１つの比較回路１４６へ選択的に接続する。カラムアドレス内の第２の最上位ビット（例えば、カラムアドレスビットＲＡ９）は、プレーンＡかＢのどちらかのフューズバンクを選定する一方、ＥＣＯＬＦ信号は、カラムかローのどちらかのフューズバンクを選定するのが好ましい。結果として、１つだけの比較回路が、冗長カラム及び冗長ローの２つのフューズバンクに対してだけでなく、各々のプレーンの組の冗長カラム及びローに対しても必要とされるのみである。
加えて、本発明は、比較回路１４６と、メモリアレー１０２内の冗長メモリ素子１０７及び１０８のカラム及びローとの間に接続されるライン数を減少する。本発明は、メモリアレー１０２を２つのプレーンＡ及びＢにマップするのが好ましい。プレーンＡ及びＢは、メモリアレー１０２内のメモリのブロック間に広がり、ここで、各々のブロックは、共有のセンス増幅器１１４によって分割される。結果として、８つのラインが１６のカラムもしくはローに接続されるけれども、いずれか一時には、８つのカラムもしくはローのみがアクティブになる。何故ならば、分離ゲート１１５は、プレーンＡ及びＢ内の１６のカラムもしくはローの内の８つのみをイネーブルするからである。結果として、本発明は、比較回路を冗長カラム／ローへ相互接続するのに必要とされるライン数を減じ、それによって、チップ上に追加回路用のエリアの増大を実現する。
本発明の付加的な効果としては、プレーンＡ及びＢを選択する仕方にある。知られているように、メモリアレイ１０２におけるメモリセルのロー及びカラムにアクセスするために、パッケージチップの１１個のアドレスピンＡ０ＫＡＲＡＡ１０のすべてが必要とされる。しかしながら、デバイス１００のための圧縮テストモード中には、同様のデータがメモリアレイ１０２における多重アドレス位置へ書き込まれるうるようにするためにアドレス値が圧縮または多重化される。アドレス値を圧縮し且つ例えば、２つのサブアレイ１０３及び１０５に同時にアクセスすることにより、必要とされるアドレスはより少なくされる。プレーンＡ及びＢは共用センス増幅器１１４によって分離されているので、圧縮モードテスティング中においては、共用センス増幅器１１４（図３）の両側の主または冗長メモリセルがテストされることはない。その結果として、メモリアレイ１０２をこのように２つのプレーンＡ及びＢに分割しても、アクセスの競合が生ずることはなく、また、デバイス１００の最大に圧縮されたテスティングとでも干渉することもない。
デバイス１００によれば、改良されたダイ領域を実現し、デバイスの性能を高めまたは改善することができるようにするという効果的なアーキテクチャが与えられるので、デバイスを使用するシステムは、本発明の効果を享受できる。図７を参照するに、１つまたはそれ以上のメモリデバイス１００を使用するコンピュータシステム５０のブロック図を示している。このコンピュータシステム５０は、
所望の計算及びタスクを行うためのソフトウエアを実効するが如きコンピュータファンクションを行うためのプロセッサ５２を含む。プロセッサ５２は、メモリへ適当な信号を与えるメモリコントローラ６２を介して１つまたはそれ以上のメモリデバイス１００に接続されている。キーパッドまたはマウスの如き１つまたはそれ以上の入力デバイス５４が、プロセッサ５０に結合されており、オペレータ（図示していない）がデータを入力しうるようにしている。プロセッサ５２によって発生されたデータをオペレータに与えるようにするために、１つまたはそれ以上の出力デバイス５６がプロセッサ５２に結合されている。出力デバイス５６の例としては、プリンタ及びビデオディスプレイユニットがある。外部記憶媒体（図示していない）にデータを記憶したり、そこからデータを検索するために、１つまたはそれ以上の記憶デバイス５８がプロセッサ５２に結合されている。記憶デバイス５８及び対応する記憶媒体の例としては、ハード及びフロッピーディスク、テープカセット及びコンパクトディスクリードオンリーメモリ（ＣＤ−ＲＯＭｓ）のためのドライブがある。典型的には、プロセッサ５０は、アドレス信号Ａ０からＡ１０、ＣＡＳ、ＲＡＳ、ＷＥ等の如き制御信号、および図７に示されるようなアドレス、データ、制御及びステータスバスによって示されるようにメモリデバイス１００へ書き込まれるデータを発生する。
本発明は、インバータ、ナンド及びノアゲートを使用するものとして、一般的にここまで説明してきた。何故ならば、デバイス１００は、通常のＮＭＯＳ半導体製造技術を使用して製造されるのが好ましいからである。当業者には分かるように、他の論理素子または製造技術を代わりに使用しても、本発明の目的を達成することはできる。
特定の実施例について詳述してきたのであるが、本発明の目的を達成するために他の種々多くの変形が可能であることは、当業者には理解されよう。例えば、デバイス１００はＤＲＡＭメモリデバイスとしてこれまで一般的に説明してきたのであるが、本発明は、同期ＤＲＡＭまたはビデオまたはグラフィックメモリの如き高速メモリデバイス（ＳＶＲＡＭ及びＳＧＲＡＭ）、及び拡張データアウト、バースト拡張データアウトメモリデバイス（ＥＤＯ及びＢＥＤＯ）を含むすべてのメモリデバイスに適用しうるんものであることは当業者には理解されよう。
また、本発明は、比較回路及び冗長回路素子を使用する種々な型の半導体回路にも適用でき、且つ必ずしも半導体メモリデバイスに使用することに限定されないということも、当業者には理解されよう。さらにまた、デバイス１００は冗長素子のすべてに結合された８個のマッチラインを使用しているが、このデバイスは、９個のマッチラインを含むことができ、この場合において、その９番目のラインは、冗長素子に対するデータアクセスのタイミングをトラッキングするためのグローバルアクセストラックまたはフェーズライン（図示していない）である。また、多重ローデコード１１１、カラムデコーダ１１２、比較回路１４６及びマルチプレクサ１４４、１４５を示し説明したのであるが、本発明によれば、例えば、第２のメタライジング層を使用した場合には、この種の素子の数を減少させることができる。
さらにまた、２つのプレーンＡ及びＢについて一般的に説明してきたのであるが、本発明は、より多くの冗長プレーンを使用する半導体デバイスにも同様に適用でき、したがって、４：１マルチプレクサの如き適当なマルチプレクサを使用することもできる。また、ヒューズバンク１４０及び１４２をデバイス１００の一端にまとめて配置するものとして本発明を示してきたが、これらヒューズは、非レーザブローンヒューズとして、デバイス全体に亘って冗長ロー及びカラム１０７及び１０８として配置することができる。プレーンＡ及びＢは共用センス増幅器境界にそって分割されたのであるが、これらプレーンは、２つの異なるプレーンからのカラムが同時にアクティベートされるというようなアドレッシング競合が生じないかぎり、それらプレーンを他の境界にそって分割することもできる。かくして、本発明の精神および範囲から逸脱することなしに、前述したような実施例と等価な種々の変形がなされうることは理解されよう。したがって、本発明は、本請求の範囲によってのみ限定されるものである。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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