(57)【特許請求の範囲】
【請求項１】
アナログデータをディジタルデータに変換するとともに、そのディジタルデータを構成する複数のビットデータを格納するＡＤ変換器と、上記ＡＤ変換器により変換されたディジタルデータの値を認識する際、リード信号を出力するリード信号出力手段と、上記リード信号出力手段からリード信号が出力されると、上記ＡＤ変換器に格納されている複数のビットデータのうち、上位又は下位数ビットのビットデータを当該ＡＤ変換器から取得してデータバスに出力するゲート手段と、上記リード信号出力手段からリード信号が出力されると、上記ＡＤ変換器に格納されている複数のビットデータのうち、上記ゲート手段が取得するビットデータ以外のビットデータを上記ＡＤ変換器から取得し、そのビットデータの値に応じた制御信号を出力する制御信号出力手段と、上記ゲート手段が出力するビットデータと上記制御信号出力手段が出力する制御信号とに基づいて当該ディジタルデータの値を認識するデータ認識手段とを備えたマイクロコンピュータ。
【請求項２】
アナログデータをディジタルデータに変換するとともに、そのディジタルデータを構成する複数のビットデータを格納するＡＤ変換器と、上記ＡＤ変換器により変換されたディジタルデータの値を認識する際、リード信号を出力するリード信号出力手段と、スキップ命令を実行するとスキップ命令信号を出力するスキップ命令信号出力手段と、上記リード信号出力手段からリード信号が出力されると、上記ＡＤ変換器に格納されている複数のビットデータのうち、上位又は下位数ビットのビットデータを当該ＡＤ変換器から取得してデータバスに出力するゲート手段と、上記スキップ命令信号出力手段からスキップ命令信号が出力されると、上記ＡＤ変換器に格納されている複数のビットデータのうち、上記ゲート手段が取得するビットデータ以外のビットデータを上記ＡＤ変換器から取得し、そのビットデータの値に応じた制御信号を出力する制御信号出力手段と、上記ゲート手段が出力するビットデータと上記制御信号出力手段が出力する制御信号とに基づいて当該ディジタルデータの値を認識するデータ認識手段とを備えたマイクロコンピュータ。
【請求項３】
アナログデータをディジタルデータに変換するとともに、そのディジタルデータを構成する複数のビットデータを格納するＡＤ変換器と、上記ＡＤ変換器により変換されたディジタルデータの値を認識する際、リード信号を出力するリード信号出力手段と、インクリメント命令を実行するとインクリメント命令信号を出力するインクリメント命令信号出力手段と、上記リード信号出力手段からリード信号が出力されると、上記ＡＤ変換器に格納されている複数のビットデータのうち、上位又は下位数ビットのビットデータを当該ＡＤ変換器から取得してデータバスに出力するゲート手段と、上記インクリメント命令信号出力手段からインクリメント命令信号が出力されると、上記ＡＤ変換器に格納されている複数のビットデータのうち、上記ゲート手段が取得するビットデータ以外のビットデータを上記ＡＤ変換器から取得してインクリメントし、桁上がりの発生の有無に応じた制御信号を出力する制御信号出力手段と、上記ゲート手段が出力するビットデータと上記制御信号出力手段が出力する制御信号とに基づいて当該ディジタルデータの値を認識するデータ認識手段とを備えたマイクロコンピュータ。
【請求項４】
アナログデータをディジタルデータに変換するとともに、そのディジタルデータを構成する複数のビットデータを格納するＡＤ変換器と、上記ＡＤ変換器により変換されたディジタルデータの値を認識する際、リード信号を出力するリード信号出力手段と、加算命令を実行すると加算命令信号を出力する加算命令信号出力手段と、上記リード信号出力手段からリード信号が出力されると、上記ＡＤ変換器に格納されている複数のビットデータのうち、上位又は下位数ビットのビットデータを当該ＡＤ変換器から取得してデータバスに出力するゲート手段と、上記加算命令信号出力手段から加算命令信号が出力されると、上記ＡＤ変換器に格納されている複数のビットデータのうち、上記ゲート手段が取得するビットデータ以外のビットデータを上記ＡＤ変換器から取得するとともに、そのビットデータに所定値を加算し、桁上がりの発生の有無に応じた制御信号を出力する制御信号出力手段と、上記ゲート手段が出力するビットデータと上記制御信号出力手段が出力する制御信号とに基づいて当該ディジタルデータの値を認識するデータ認識手段とを備えたマイクロコンピュータ。
【請求項５】
アナログデータをディジタルデータに変換するとともに、そのディジタルデータを構成する複数のビットデータを格納するＡＤ変換器と、上記ＡＤ変換器により変換されたディジタルデータの値を認識する際、リード信号を出力するリード信号出力手段と、上記リード信号出力手段からリード信号が出力されると、上記ＡＤ変換器に格納されている複数のビットデータのうち、上位又は下位数ビットのビットデータを当該ＡＤ変換器から取得してデータバスに出力するゲート手段と、上記ＡＤ変換器からＡＤ変換終了信号が出力されると、上記ＡＤ変換器に格納されている複数のビットデータのうち、上記ゲート手段が取得するビットデータ以外のビットデータを上記ＡＤ変換器から取得し、そのビットデータの値に応じた制御信号を出力する制御信号出力手段と、上記ゲート手段が出力するビットデータと上記制御信号出力手段が出力する制御信号とに基づいて当該ディジタルデータの値を認識するデータ認識手段とを備えたマイクロコンピュータ。
【請求項６】
ゲート手段は、リード信号がＡＤ変換器に格納されている複数のビットデータのうち、下位数ビットのビットデータをリードする旨を示す場合には、下位数ビットのビットデータをＡＤ変換器から取得してデータバスに出力する一方、リード信号がＡＤ変換器に格納されている複数のビットデータのうち、上位数ビットのビットデータをリードする旨を示す場合には、上位数ビットのビットデータをＡＤ変換器から取得してデータバスに出力することを特徴とする請求項１から請求項５のうちのいずれか１項記載のマイクロコンピュータ。
【請求項７】
制御信号出力手段は、ＡＤ変換器から取得したビットデータの値が所定値と一致しているか否かを判定し、その判定結果に応じた制御信号を出力することを特徴とする請求項１から請求項６のうちのいずれか１項記載のマイクロコンピュータ。
【請求項８】
制御信号出力手段は、リード信号出力手段からリード信号が出力されると、ＡＤ変換器に格納されている複数のビットデータのうち、ゲート手段が取得するビットデータ以外のビットデータを取得して保存する退避レジスタを有することを特徴とする請求項１から請求項７のうちのいずれか１項記載のマイクロコンピュータ。
【請求項９】
データ認識手段は、制御信号を考慮しない旨の命令を実行すると、ゲート手段が出力するビットデータのみに基づいてディジタルデータの値を認識することを特徴とする請求項１から請求項８のうちのいずれか１項記載のマイクロコンピュータ。
【請求項１０】
データ認識手段は、制御信号出力手段から出力された制御信号に基づいてプログラムの命令をスキップすることを特徴とする請求項１から請求項９のうちのいずれか１項記載のマイクロコンピュータ。
【請求項１１】
データ認識手段は、制御信号出力手段から出力された制御信号を割り込み信号として入力し、その制御信号に基づいて割り込みプログラムを実行することを特徴とする請求項１から請求項９のうちのいずれか１項記載のマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、内蔵するＡＤ変換器からＡＤ変換結果を読み込むマイクロコンピュータに関するものである。
【０００２】
【従来の技術】
図２９は従来のマイクロコンピュータを示す構成図であり、図において、１は後述するＡＤ変換器（図３０参照）のＡＤ変換結果であるアナログデータを複数のビットデータＤ０〜Ｄ４として格納するＡＤ変換器のＡＤレジスタ、２はＡＤ変換器により変換されたディジタルデータの値を認識する際、下位４ビット読み出し命令信号ｃを出力して下位４ビットのデータ（ビットデータＤ０〜Ｄ３）を読み込んだのち、上位１ビット読み出し命令信号ａｘを出力して上位１ビットのデータ（ビットデータＤ４）を読み込んで、ディジタルデータの値を認識するＣＰＵ、３はＣＰＵ２から下位４ビット読み出し命令信号ｃが出力されると、ＡＤレジスタ１に格納されているビットデータＤ０〜Ｄ３をデータバス４を介してＣＰＵ２に出力するゲート回路、４はマイクロコンピュータのデータバス、５はＣＰＵ２から上位１ビット読み出し命令信号ａｘが出力されると、ＡＤレジスタ１に格納されているビットデータＤ４をデータバス４を介してＣＰＵ２に出力するゲート回路である。
【０００３】
また、図３０はＡＤ変換器を示す構成図であり、図において、６は基準電圧ａｏを入力する基準電圧入力端子、７は接地電圧ａｐを入力する接地電圧入力端子、８は基準電圧ａｏと逐次比較レジスタ１２に格納されているレジスタ値に基づいて比較電圧ａｒを出力するＡＤラダー抵抗、９はＡＤ変換するアナログデータａｑを入力するアナログ入力端子、１０アナログデータａｑを比較電圧ａｒと比較し、その比較結果ａｔを出力する比較回路、１１は比較回路１０の比較結果ａｔに応じて比較結果信号ａｕを出力し、逐次比較レジスタ１２のレジスタ値を変更するＡＤ変換制御回路、１２は比較電圧ａｒの設定に用いられる値を格納する逐次比較レジスタである。
なお、図３１は従来のマイクロコンピュータの動作を示すフローチャートである。
【０００４】
次に動作について説明する。
最初に、図３０のＡＤ変換器の動作から説明する。まず、ＡＤ変換を開始する初期段階では、逐次比較レジスタ１２の初期値として“１００００Ｂ”が設定される（この場合のビットデータは、Ｄ０〜Ｄ３は“０”、Ｄ４は１となる）。
そして、基準電圧入力端子６には、３．２Ｖの基準電圧ａｏが入力され、接地電圧入力端子７には、０Ｖの接地電圧ａｐが入力される。
【０００５】
かかる条件で初期設定されると、ＡＤラダー抵抗８は、基準電圧ａｏと逐次比較レジスタ１２のレジスタ値を下記の演算式に代入して比較電圧ａｒを演算し、その比較電圧ａｒを比較回路１０に出力する。
0003645044.tif 000002
なお、かかる初期条件下では、比較電圧ａｒの値は、１．５５Ｖとなる。
【０００６】
そして、ＡＤラダー抵抗８から比較電圧ａｒが出力されると、比較回路１０がアナログデータａｑを比較電圧ａｒと比較するが、例えば、アナログデータａｑが１．０Ｖの場合、比較電圧ａｒ（１．５５Ｖ）よりアナログデータａｑの方が小さいので、その旨を示す比較結果ａｔをＡＤ変換制御回路１１に出力する。
これにより、ＡＤ変換制御回路１１は、その比較結果ａｔに基づき比較電圧ａｒを小さくすべき旨を示す比較結果信号ａｕを逐次比較レジスタ１２に出力する。
【０００７】
そして、逐次比較レジスタ１２は、かかる比較結果信号ａｕを受けると、レジスタ値を“０１０００Ｂ”に変更する。即ち、ビットデータＤ４を“０”に変更してビットデータＤ３を“１”に変更することにより、レジスタ値を１／２にする。
【０００８】
このようにして逐次比較レジスタ１２のレジスタ値が変更されると、ＡＤラダー抵抗８は、ＡＤ変換開始時と同様に、基準電圧ａｏと逐次比較レジスタ１２のレジスタ値（変更後のレジスタ値）を式（１）に代入して比較電圧ａｒを演算し、その比較電圧ａｒを比較回路１０に出力する。
なお、この条件下では、比較電圧ａｒの値は、０．７５Ｖとなる。
【０００９】
そして、ＡＤラダー抵抗８から比較電圧ａｒが出力されると、比較回路１０がアナログデータａｑを比較電圧ａｒと比較するが、アナログデータａｑが１．０Ｖの場合、比較電圧ａｒ（０．７５Ｖ）よりアナログデータａｑの方が大きいので、その旨を示す比較結果ａｔをＡＤ変換制御回路１１に出力する。
これにより、ＡＤ変換制御回路１１は、その比較結果ａｔに基づき比較電圧ａｒを大きくすべき旨を示す比較結果信号ａｕを逐次比較レジスタ１２に出力する。
【００１０】
そして、逐次比較レジスタ１２は、かかる比較結果信号ａｕを受けると、レジスタ値を“０１１００Ｂ”に変更する。即ち、ビットデータＤ４とＤ３は現在の値で確定し、ビットデータＤ２を“１”に変更する。
【００１１】
以下、ビットデータＤ４〜Ｄ０の値が確定するまで、以上の動作を繰り返し（逐次比較レジスタ１２のビット数が５であるので、以上の動作を５回繰り返せば、ビットデータＤ４〜Ｄ０の値が確定する）、ビットデータＤ４〜Ｄ０の値が確定すると、ＡＤ変換制御回路１１が逐次比較レジスタ１２のレジスタ値をＡＤ変換結果としてＡＤレジスタ１に転送し、ＡＤ変換を終了する。なお、この際、ＡＤ変換が終了した旨を示すＡＤ変換終了信号ａｃが、ＡＤ変換制御回路１１からＣＰＵ２に出力される。
【００１２】
次に、マイクロコンピュータの動作を説明する。
まず、ＣＰＵ２は、ＡＤ変換制御回路１１からＡＤ変換終了信号ａｃが出力されると、下位４ビット読み出し命令信号ｃをゲート回路３に出力する（ステップＳＴ１）。これにより、ゲート回路３は非導通状態から導通状態に遷移する関係上（ステップＳＴ２）、ＡＤレジスタ１に格納されている下位４ビットのデータ（ビットデータＤ０〜Ｄ３）がデータバス４に出力されるので、ＣＰＵ２は、データバス４からビットデータＤ０〜Ｄ３の値を読み込む（ステップＳＴ３）。
【００１３】
次に、ＣＰＵ２は、ビットデータＤ０〜Ｄ３の値を読み込むと、上位１ビット読み出し命令信号ａｘをゲート回路５に出力する（ステップＳＴ４）。これにより、ゲート回路５は非導通状態から導通状態に遷移する関係上（ステップＳＴ５）、ＡＤレジスタ１に格納されている上位１ビットのデータ（ビットデータＤ４）がデータバス４に出力されるので、ＣＰＵ２は、データバス４からビットデータＤ４の値を読み込む（ステップＳＴ６）。
【００１４】
このようにして、ビットデータＤ０〜Ｄ４の値を読み込むと、ＣＰＵ２は、かかるビットデータＤ０〜Ｄ４の値からＡＤ変換結果であるディジタルデータの値を認識し（ステップＳＴ７）、一連の処理を終了する。
【００１５】
【発明が解決しようとする課題】
従来のマイクロコンピュータは以上のように構成されているので、ＡＤレジスタ１に格納されるビットデータＤ０〜Ｄ４の数が、ＣＰＵ２が一度で読み出せるビット数を越える場合（図２９の従来例では４ビット）、ＡＤレジスタ１に格納されているビットデータＤ０〜Ｄ４の値を一度で読み出すことができず、２回以上に分けて読み出さなければならないため、ＡＤ変換結果であるディジタルデータの値を速やかに認識できないなどの課題があった。
【００１６】
この発明は上記のような課題を解決するためになされたもので、ＡＤレジスタに格納されるビットデータの数が、ＣＰＵが一度で読み出せるビット数を越える場合でも、ＡＤ変換結果であるディジタルデータの値を速やかに認識できるマイクロコンピュータを得ることを目的とする。
【００１７】
【課題を解決するための手段】
請求項１記載の発明に係るマイクロコンピュータは、リード信号出力手段からリード信号が出力されると、ＡＤ変換器に格納されている複数のビットデータのうち、ゲート手段が取得するビットデータ以外のビットデータをＡＤ変換器から取得し、そのビットデータの値に応じた制御信号を出力するようにしたものである。
【００１８】
請求項２記載の発明に係るマイクロコンピュータは、スキップ命令信号出力手段からスキップ命令信号が出力されると、ＡＤ変換器に格納されている複数のビットデータのうち、ゲート手段が取得するビットデータ以外のビットデータをＡＤ変換器から取得し、そのビットデータの値に応じた制御信号を出力するようにしたものである。
【００１９】
請求項３記載の発明に係るマイクロコンピュータは、インクリメント命令信号出力手段からインクリメント命令信号が出力されると、ＡＤ変換器に格納されている複数のビットデータのうち、ゲート手段が取得するビットデータ以外のビットデータをＡＤ変換器から取得してインクリメントし、桁上がりの発生の有無に応じた制御信号を出力するようにしたものである。
【００２０】
請求項４記載の発明に係るマイクロコンピュータは、加算命令信号出力手段から加算命令信号が出力されると、ＡＤ変換器に格納されている複数のビットデータのうち、ゲート手段が取得するビットデータ以外のビットデータをＡＤ変換器から取得するとともに、そのビットデータに所定値を加算し、桁上がりの発生の有無に応じた制御信号を出力するようにしたものである。
【００２１】
請求項５記載の発明に係るマイクロコンピュータは、ＡＤ変換器からＡＤ変換終了信号が出力されると、ＡＤ変換器に格納されている複数のビットデータのうち、ゲート手段が取得するビットデータ以外のビットデータをＡＤ変換器から取得し、そのビットデータの値に応じた制御信号を出力するようにしたものである。
【００２２】
請求項６記載の発明に係るマイクロコンピュータは、リード信号がＡＤ変換器に格納されている複数のビットデータのうち、下位数ビットのビットデータをリードする旨を示す場合には、下位数ビットのビットデータをＡＤ変換器から取得してデータバスに出力する一方、リード信号がＡＤ変換器に格納されている複数のビットデータのうち、上位数ビットのビットデータをリードする旨を示す場合には、上位数ビットのビットデータをＡＤ変換器から取得してデータバスに出力するようにしたものである。
【００２３】
請求項７記載の発明に係るマイクロコンピュータは、ＡＤ変換器から取得したビットデータの値が所定値と一致しているか否かを判定し、その判定結果に応じた制御信号を出力するようにしたものである。
【００２４】
請求項８記載の発明に係るマイクロコンピュータは、リード信号出力手段からリード信号が出力されると、ＡＤ変換器に格納されている複数のビットデータのうち、ゲート手段が取得するビットデータ以外のビットデータを取得して保存する退避レジスタを設けたものである。
【００２５】
請求項９記載の発明に係るマイクロコンピュータは、制御信号を考慮しない旨の命令を実行すると、ゲート手段が出力するビットデータのみに基づいてディジタルデータの値を認識するようにしたものである。
【００２６】
請求項１０記載の発明に係るマイクロコンピュータは、制御信号出力手段から出力された制御信号に基づいてプログラムの命令をスキップするようにしたものである。
【００２７】
請求項１１記載の発明に係るマイクロコンピュータは、制御信号出力手段から出力された制御信号を割り込み信号として入力し、その制御信号に基づいて割り込みプログラムを実行するようにしたものである。
【００２８】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１によるマイクロコンピュータを示す構成図であり、図において、１はＡＤ変換器（図３０参照）のＡＤ変換結果であるアナログデータを複数のビットデータＤ０〜Ｄ４として格納するＡＤ変換器のＡＤレジスタ、４はマイクロコンピュータのデータバス、２１はリード信号出力部２２及びデータ認識部２３を有するＣＰＵ、２２はＡＤ変換器により変換されたディジタルデータの値を認識する際、下位４ビット読み出し命令信号ｃ（リード信号）を出力するリード信号出力部（リード信号出力手段）、２３はゲート回路２４が出力するビットデータＤ０〜Ｄ３とスキップ回路２５が出力するスキップ信号ｅ（制御信号）とに基づいてディジタルデータの値を認識するデータ認識部（データ認識手段）である。
【００２９】
また、２４はリード信号出力部２２から下位４ビット読み出し命令信号ｃが出力されると、ＡＤレジスタ１に格納されているビットデータＤ０〜Ｄ４のうち、下位４ビットのビットデータＤ０〜Ｄ３をＡＤレジスタ１から取得してデータバス４に出力するゲート回路（ゲート手段）、２５はリード信号出力部２２から下位４ビット読み出し命令信号ｃが出力されると、ＡＤレジスタ１に格納されているビットデータＤ０〜Ｄ４のうち、ゲート回路２４が取得するビットデータＤ０〜Ｄ３以外のビットデータＤ４をＡＤレジスタ１から取得し、そのビットデータＤ４の値に応じたスキップ信号ｅを出力するスキップ回路（制御信号出力手段）である。
なお、図２はマイクロコンピュータの動作を示すフローチャートである。
【００３０】
次に動作について説明する。
まず、ＡＤ変換器がＡＤ変換を終了すると、従来のものと同様に、逐次比較レジスタ１２のレジスタ値がＡＤ変換結果としてＡＤレジスタ１に転送されるとともに、ＡＤ変換が終了した旨を示すＡＤ変換終了信号ａｃがＣＰＵ２１に出力される。
【００３１】
これにより、ＣＰＵ２１のリード信号出力部２２は、下位４ビット読み出し命令信号ｃをゲート回路２４とスキップ回路２５に出力する（ステップＳＴ１１）。このようにして、下位４ビット読み出し命令信号ｃがゲート回路２４に出力されると、ゲート回路２４は非導通状態から導通状態に遷移する関係上（ステップＳＴ１２）、ＡＤレジスタ１に格納されている下位４ビットのデータ（ビットデータＤ０〜Ｄ３）がデータバス４に出力されるので、ＣＰＵ２のデータ認識部２３が、データバス４からビットデータＤ０〜Ｄ３の値を読み込む（ステップＳＴ１３）。
【００３２】
一方、下位４ビット読み出し命令信号ｃがスキップ回路２５に出力されると、スキップ回路２５は、ＡＤレジスタ１に格納されているビットデータＤ０〜Ｄ４のうち、上位１ビットのビットデータ、即ち、ゲート回路２４が取得するビットデータＤ０〜Ｄ３以外のビットデータＤ４をＡＤレジスタ１から取得し、そのビットデータＤ４の値を認識する（ステップＳＴ１４）。
そして、ビットデータＤ４の値が“１”であれば、その旨を示すスキップ信号ｅ（“Ｈ”レベルの信号）を出力し（ステップＳＴ１５，１６）、ビットデータＤ４の値が“０”であれば、その旨を示すスキップ信号ｅ（“Ｌ”レベルの信号）を出力する（ステップＳＴ１５，１７）。
【００３３】
このようにして、スキップ信号ｅがスキップ回路２５から出力されると、ＣＰＵ２１のデータ認識部２３は、かかるスキップ信号ｅに基づいて次に実行すべきプログラムの命令を判断し、プログラムの命令をスキップする。
即ち、スキップ信号ｅの信号レベルが“Ｈ”レベルであれば、ビットデータＤ４の値が“１”であるとして、ディジタルデータの値を認識するプログラムの命令を実行し（ステップＳＴ１８，１９）、スキップ信号ｅの信号レベルが“Ｌ”レベルであれば、ビットデータＤ４の値が“０”であるとして、ディジタルデータの値を認識するプログラムの命令を実行する（ステップＳＴ１８，２０）。
もう少し具体的に説明すると、ビットデータＤ４の値が“１”であれば、次のジャンプ命令をスキップし、上位１ビットの値が“１”のデータ処理を行った後、下位４ビットの値に基づくデータ処理を行う。一方、ビットデータＤ４の値が“０”であれば、次のジャンプ命令を実行し、上位１ビットの値が“０”のデータ処理を行った後、下位４ビットの値に基づくデータ処理を行う。
【００３４】
以上より明らかなように、この実施の形態１によれば、リード信号出力部２２から下位４ビット読み出し命令信号ｃが出力されると、ＡＤレジスタ１に格納されているビットデータＤ０〜Ｄ４のうち、ゲート回路２４が取得するビットデータＤ０〜Ｄ３以外のビットデータＤ４をＡＤレジスタ１から取得し、そのビットデータＤ４の値に応じたスキップ信号ｅを出力するように構成したので、ＡＤレジスタ１に格納されるビットデータの数が、ＣＰＵ２１が一度で読み出せるビット数を越える場合でも、ＡＤ変換結果であるディジタルデータの値を速やかに認識できる効果を奏する。
【００３５】
実施の形態２．
図３はこの発明の実施の形態２によるマイクロコンピュータを示す構成図であり、図において、図１のものと同一符号は同一または相当部分を示すので説明を省略する。
２６はスキップ命令を実行するとスキップ命令信号ｏを出力するスキップ命令信号出力部（スキップ命令信号出力手段）、２７はスキップ命令信号出力部２６からスキップ命令信号ｏが出力されると、ＡＤレジスタ１に格納されているビットデータＤ０〜Ｄ４のうち、ゲート回路２４が取得するビットデータＤ０〜Ｄ３以外のビットデータＤ４をＡＤレジスタ１から取得し、そのビットデータＤ４の値に応じたスキップ信号ｅを出力するスキップ回路（制御信号出力手段）である。
なお、図４はマイクロコンピュータの動作を示すフローチャートである。
【００３６】
次に動作について説明する。
上記実施の形態１では、ＣＰＵ２１のリード信号出力部２２が、ゲート回路２４とスキップ回路２５の双方に下位４ビット読み出し命令信号ｃを出力するようにしていたが、この実施の形態２では、ゲート回路２４にのみ下位４ビット読み出し命令信号ｃを出力する点で相違している。
【００３７】
即ち、リード信号出力部２２は、ＡＤ変換終了信号ａｃがＡＤ変換制御回路１１から出力されると、上記実施の形態１と同様に、下位４ビット読み出し命令信号ｃをゲート回路２４に出力するが（ステップＳＴ２１）、スキップ回路２７には出力せず、ＣＰＵ２１がプログラムにおいてスキップ命令信号ｏを出力すべき旨を示すスキップ命令を実行したとき（ステップＳＴ２２）、スキップ回路２７にスキップ命令信号ｏを出力する（ステップＳＴ２３）。
【００３８】
このようにして、スキップ命令信号ｏがスキップ回路２７に出力されると、スキップ回路２７は、図１におけるスキップ回路２５と同様にして、ＡＤレジスタ１に格納されているビットデータＤ０〜Ｄ４のうち、上位１ビットのビットデータ、即ち、ゲート回路２４が取得するビットデータＤ０〜Ｄ３以外のビットデータＤ４をＡＤレジスタ１から取得し、そのビットデータＤ４の値を認識する（ステップＳＴ１４）。
そして、ビットデータＤ４の値が“１”であれば、その旨を示すスキップ信号ｅ（“Ｈ”レベルの信号）を出力し（ステップＳＴ１５，１６）、ビットデータＤ４の値が“０”であれば、その旨を示すスキップ信号ｅ（“Ｌ”レベルの信号）を出力する（ステップＳＴ１５，１７）。
【００３９】
以下、上記実施の形態１と同様であるため説明を省略する。
なお、この実施の形態２によれば、スキップ命令信号出力部２６からスキップ命令信号ｏが出力されると、ＡＤレジスタ１に格納されているビットデータＤ０〜Ｄ４のうち、ゲート回路２４が取得するビットデータＤ０〜Ｄ３以外のビットデータＤ４をＡＤレジスタ１から取得し、そのビットデータＤ４の値に応じたスキップ信号ｅを出力するように構成したので、上記実施の形態１と同様に、ＡＤレジスタ１に格納されるビットデータの数が、ＣＰＵ２１が一度で読み出せるビット数を越える場合でも、ＡＤ変換結果であるディジタルデータの値を速やかに認識できる効果を奏する。
また、ＣＰＵ２１がスキップ命令を実行した場合に、スキップ信号ｅがスキップ回路２７から出力されるので、プログラムにおいてＡＤ変換結果が必要な場合に限り、ディジタルデータの値を認識することができる効果も奏する。
【００４０】
実施の形態３．
図５はこの発明の実施の形態３によるマイクロコンピュータを示す構成図であり、図において、図３のものと同一符号は同一または相当部分を示すので説明を省略する。
２８はＡＤ変換器のＡＤ変換結果であるアナログデータを複数のビットデータＤ０〜Ｄ５として格納するＡＤ変換器のＡＤレジスタ、２９はスキップ命令を実行するとスキップ命令信号ｏ１，ｏ２を出力するスキップ命令信号出力部（スキップ命令信号出力手段）、３０はスキップ命令信号出力部２９からスキップ命令信号ｏ１，ｏ２が出力されると、ＡＤレジスタ２８に格納されているビットデータＤ０〜Ｄ５のうち、ゲート回路２４が取得するビットデータＤ０〜Ｄ３以外のビットデータＤ４，Ｄ５をＡＤレジスタ２８から取得し、そのビットデータＤ４，Ｄ５の値に応じたスキップ信号ｅを出力するスキップ回路（制御信号出力手段）、３１はゲート回路２４が出力するビットデータＤ０〜Ｄ３とスキップ回路３０が出力するスキップ信号ｅとに基づいてディジタルデータの値を認識するデータ認識部（データ認識手段）である。
【００４１】
次に動作について説明する。
上記実施の形態２では、ＣＰＵ２１のスキップ命令信号出力部２６がスキップ命令を実行すると、一つのスキップ命令信号ｏを出力して、スキップ回路２７が上位１ビットのビットデータ、即ち、ビットデータＤ４の値が“１”であるのか“０”であるのかを判定するものについて示したが、ＡＤレジスタ２８のように、ビット数が６である場合には、二つのスキップ命令信号ｏ１，ｏ２を出力して、上位２ビットのビットデータの値を判定する。
【００４２】
即ち、ＣＰＵ２１のスキップ命令信号出力部２９がスキップ命令を実行すると、まず、スキップ命令信号ｏ１をスキップ回路３０に出力する。
そして、スキップ回路３０がスキップ命令信号ｏ１を受けると、上位１ビットのビットデータ、即ち、ビットデータＤ５の値が“１”であるのか“０”であるのかを判定し、その判定結果を示すスキップ信号ｅをＣＰＵ２１のデータ認識部３１に出力する。
また、データ認識部３１が当該スキップ信号ｅを受けると、ＣＰＵ２１のスキップ命令信号出力部２９がスキップ命令信号ｏ２をスキップ回路３０に出力する。
そして、スキップ回路３０がスキップ命令信号ｏ２を受けると、上位から２ビット目のビットデータ、即ち、ビットデータＤ４の値が“１”であるのか“０”であるのかを判定し、その判定結果を示すスキップ信号ｅをＣＰＵ２１のデータ認識部３１に出力する。
【００４３】
このようにして、データ認識部３１は、スキップ回路３０から２つのスキップ信号ｅを受けると、上位１，２ビットのビットデータ、即ち、ビットデータＤ５，Ｄ４の値を認識できるので、２つのスキップ信号ｅに応じてプログラムの命令をスキップし、ディジタルデータの値を認識する。
【００４４】
以上で明らかなように、ＡＤレジスタ２８のビット数が６の場合でも、上記実施の形態２と同様に、ＡＤ変換結果であるディジタルデータの値を速やかに認識できる効果を奏する。
【００４５】
実施の形態４．
図６はこの発明の実施の形態４によるマイクロコンピュータを示す構成図であり、図において、図５のものと同一符号は同一または相当部分を示すので説明を省略する。
３２はスキップ命令を実行すると、そのスキップ命令に応じたスキップ命令信号ｏ００，ｏ０１，ｏ１０，ｏ１１を出力するスキップ命令信号出力部（スキップ命令信号出力手段）、３３はビットデータＤ５，Ｄ４の値に応じた信号を出力するデコード回路（制御信号出力手段）、３４はビットデータＤ５，Ｄ４の値が“００”のとき“Ｈ”レベルの信号を出力するＡＮＤ回路、３５はビットデータＤ５，Ｄ４の値が“０１”のとき“Ｈ”レベルの信号を出力するＡＮＤ回路、３６はビットデータＤ５，Ｄ４の値が“１０”のとき“Ｈ”レベルの信号を出力するＡＮＤ回路、３７はビットデータＤ５，Ｄ４の値が“１１”のとき“Ｈ”レベルの信号を出力するＡＮＤ回路、３８はスキップ命令信号出力部３２からスキップ命令信号ｏ００〜ｏ１１を受けると、デコード回路３３が出力する信号ｐ００〜ｐ１１に基づいてスキップ信号ｅを出力するスキップ回路（制御信号出力手段）、３９はゲート回路２４が出力するビットデータＤ０〜Ｄ３とスキップ回路３８が出力するスキップ信号ｅとに基づいてディジタルデータの値を認識するデータ認識部（データ認識手段）である。
【００４６】
次に動作について説明する。
上記実施の形態３では、２つのスキップ命令信号ｏ１，ｏ２に応じたスキップ信号ｅを出力するものについて示したが、４つのスキップ命令信号ｏ００，ｏ０１，ｏ１０，ｏ１１に応じたスキップ信号ｅを出力するようにしてもよい。
【００４７】
まず、デコード回路３３は、図７から図１０に示すように、ビットデータＤ５，Ｄ４の値に応じた信号ｐ００〜ｐ１１をスキップ回路３８に出力する（例えば、ｐ００の値は、Ｄ４が“０”で、Ｄ５が“０”のとき“Ｈ”レベルの信号を出力し、それ以外のときは“Ｌ”レベルの信号を出力する）。
【００４８】
そして、スキップ命令信号出力部３２は、スキップ命令を実行すると、下記に示すように、そのスキップ命令に応じたスキップ命令信号を出力する。
・ｏ００のスキップ命令信号を出力すべき旨を示すスキップ命令を実行
→スキップ命令信号ｏ００を出力
・ｏ０１のスキップ命令信号を出力すべき旨を示すスキップ命令を実行
→スキップ命令信号ｏ０１を出力
・ｏ１０のスキップ命令信号を出力すべき旨を示すスキップ命令を実行
→スキップ命令信号ｏ１０を出力
・ｏ１１のスキップ命令信号を出力すべき旨を示すスキップ命令を実行
→スキップ命令信号ｏ１１を出力
【００４９】
そして、スキップ回路３８は、スキップ命令信号ｏ００〜ｏ１１を受けると、そのスキップ命令に応じた信号ｐ００〜ｐ１１の信号レベルを認識し（ｏ００→ｐ００，ｏ０１→ｐ０１，ｏ１０→ｐ１０，ｏ１１→ｐ１１）、信号レベルに応じたスキップ信号ｅを出力する。
例えば、信号ｐ００が“Ｈ”レベルであるときに、スキップ命令信号出力部３２からスキップ命令信号ｏ００を受けると、信号ｐ００が“Ｈ”レベルであることを示すスキップ信号ｅを出力するが、他のスキップ命令信号ｏ０１，ｏ１０，ｏ１１を受けても、信号ｐ００が“Ｈ”レベルであることを示すスキップ信号ｅを出力しないので（信号ｐ０１，ｐ１０，ｐ１１が“Ｌ”レベルであることを示すスキップ信号ｅを出力する）、データ認識部３９は、ビットデータＤ５，Ｄ４が“００”の値であることを認識することができる。
【００５０】
以上で明らかなように、ＡＤレジスタ２８のビット数が６の場合でも、上記実施の形態３と同様に、ＡＤ変換結果であるディジタルデータの値を速やかに認識できる効果を奏する。
【００５１】
実施の形態５．
図１１はこの発明の実施の形態５によるマイクロコンピュータを示す構成図であり、図において、図１のものと同一符号は同一または相当部分を示すので説明を省略する。
４０はインクリメント命令を実行するとインクリメント命令信号ｖを出力するインクリメント命令信号出力部（インクリメント命令信号出力手段）、４１はインクリメント命令信号出力部４０からインクリメント命令信号ｖが出力されると、ＡＤレジスタ１に格納されている複数のビットデータＤ０〜Ｄ４のうち、ゲート回路２４が取得するビットデータＤ０〜Ｄ３以外のビットデータＤ４をＡＤレジスタ１から取得してインクリメントし、桁上がりの発生の有無を示す桁上がり信号ｕを出力するインクリメンタ（制御信号出力手段）、４２は桁上がり信号ｕに応じたスキップ信号ｅを出力するスキップ回路（制御信号出力手段）である。
【００５２】
次に動作について説明する。
上記実施の形態１では、スキップ回路２５が下位４ビット読み出し命令信号ｃを受けると、ビットデータＤ４の値に応じたスキップ信号ｅを出力するものについて示したが、インクリメンタ４１から桁上がり信号ｕを受けたとき、その桁上がり信号ｕに応じたスキップ信号ｅを出力するようにしてもよい。
【００５３】
即ち、ＣＰＵ２１のインクリメント命令信号出力部４０が、プログラムの実行中に、インクリメント命令を実行するとインクリメント命令信号ｖをインクリメンタ４１に出力する。
そして、インクリメンタ４１は、インクリメント命令信号ｖを受けると、上位１ビットのビットデータ、即ち、ビットデータＤ４の値を“１”インクリメントする。
具体的には、ビットデータＤ４の値が“０”であれば、“０１Ｂ”とする一方（このとき桁上がりは発生しない）、ビットデータＤ４の値が“１”であれば、“１０Ｂ”とする（このとき桁上がりが発生する）。
【００５４】
そして、インクリメンタ４１は、インクリメントした結果、桁上がりが発生すれば、その旨を示す桁上がり信号ｕを出力し、桁上がりが発生しなければ、その旨を示す桁上がり信号ｕを出力する。
このようにして、インクリメンタ４１から桁上がり信号ｕが出力されると、スキップ回路４２は、その桁上がり信号ｕに応じたスキップ信号ｅを出力する。
具体的には、桁上がりの発生を示す桁上がり信号ｕであれば、ビットデータＤ４の値が“１”であることを示すスキップ信号ｅ（信号レベルがＨの信号）を出力し、桁上がりが発生しない旨を示す桁上がり信号ｕであれば、ビットデータＤ４の値が“０”であることを示すスキップ信号ｅ（信号レベルがＬの信号）を出力する。
【００５５】
これにより、データ認識部２３は、ビットデータＤ４の値を認識することができ、上記実施の形態１と同様の効果を奏することができる。
【００５６】
実施の形態６．
図１２はこの発明の実施の形態６によるマイクロコンピュータを示す構成図であり、図において、図１１のものと同一符号は同一または相当部分を示すので説明を省略する。
４３は加算命令を実行すると加算命令信号ｘを出力する加算命令信号出力部（加算命令信号出力手段）、４４は加算命令信号出力部４３から加算命令信号ｘが出力されると、ＡＤレジスタ２８に格納されている複数のビットデータＤ０〜Ｄ５のうち、ゲート回路２４が取得するビットデータＤ０〜Ｄ３以外のビットデータＤ５，Ｄ４をＡＤレジスタ２８から取得するとともに、そのビットデータＤ５，Ｄ４に所定値を加算し、桁上がりの発生の有無を示す桁上がり信号ｗを出力する加算回路（制御信号出力手段）、４５は桁上がり信号ｗに応じたスキップ信号ｅを出力するスキップ回路（制御信号出力手段）である。
【００５７】
次に動作について説明する。
上記実施の形態５では、ＡＤレジスタ１が５ビットのものについて示したが、ＡＤレジスタが６ビットの場合には、下記に示すように構成してもよい。
即ち、ＣＰＵ２１の加算命令信号出力部４３が、プログラムの実行中に、加算命令を実行すると加算命令信号ｘを加算回路４４に出力する。
そして、加算回路４４は、加算命令信号ｘを受けると、上位１，２ビットのビットデータ、即ち、ビットデータＤ５，Ｄ４の値に所定値を加算する。
なお、所定値は、加算命令信号ｘの一部として加算命令信号出力部４３から加算回路４４に出力される。
【００５８】
もう少し具体的に説明すると、最初に所定値として“０１Ｂ”を加算する命令を実行すると、ビットデータＤ５，Ｄ４の値に“０１Ｂ”を加算する。
このときビットデータＤ５，Ｄ４の値が“１１Ｂ”の場合には、桁上がりが発生するが、それ以外の値の場合には、桁上がりが発生しない。
そして、加算回路４４は、桁上がりの発生の有無を示す桁上がり信号ｗを出力するので、スキップ回路４５は、桁上がりの発生を示す桁上がり信号ｗであれば、ビットデータＤ５，Ｄ４の値が“１１Ｂ”であることを示すスキップ信号ｅ（信号レベルがＨの信号）を出力し、桁上がりが発生しない旨を示す桁上がり信号ｗであれば、ビットデータＤ５，Ｄ４の値が“１１Ｂ”以外であることを示すスキップ信号ｅ（信号レベルがＬの信号）を出力する。
【００５９】
次に、所定値を“１０Ｂ”として、加算命令を実行すると、加算回路４４は、ビットデータＤ５，Ｄ４の値に“１０Ｂ”を加算する。
このときビットデータＤ５，Ｄ４の値が“１０Ｂ”の場合には、桁上がりが発生するが、それ以外の値の場合には、桁上がりが発生しない。
【００６０】
そして、加算回路４４は、桁上がりの発生の有無を示す桁上がり信号ｗを出力するので、スキップ回路４５は、桁上がりの発生を示す桁上がり信号ｗであれば、ビットデータＤ５，Ｄ４の値が“１０Ｂ”であることを示すスキップ信号ｅ（信号レベルがＨの信号）を出力し、桁上がりが発生しない旨を示す桁上がり信号ｗであれば、ビットデータＤ５，Ｄ４の値が“１０Ｂ”以外であることを示すスキップ信号ｅ（信号レベルがＬの信号）を出力する。
【００６１】
次に、所定値を“１１Ｂ”として、加算命令を実行すると、加算回路４４は、ビットデータＤ５，Ｄ４の値に“１１Ｂ”を加算する。
このときビットデータＤ５，Ｄ４の値が“０１Ｂ”の場合には、桁上がりが発生するが、それ以外の値の場合には、桁上がりが発生しない。
【００６２】
そして、加算回路４４は、桁上がりの発生の有無を示す桁上がり信号ｗを出力するので、スキップ回路４５は、桁上がりの発生を示す桁上がり信号ｗであれば、ビットデータＤ５，Ｄ４の値が“０１Ｂ”であることを示すスキップ信号ｅ（信号レベルがＨの信号）を出力し、桁上がりが発生しない旨を示す桁上がり信号ｗであれば、ビットデータＤ５，Ｄ４の値が“００Ｂ”であることを示すスキップ信号ｅ（信号レベルがＬの信号）を出力する。
【００６３】
これにより、データ認識部２３は、ビットデータＤ５，Ｄ４の値を認識することができるので、ＡＤレジスタ２８が６ビットの場合でも、上記実施の形態５と同様の効果を奏することができる。
【００６４】
実施の形態７．
図１３はこの発明の実施の形態７によるマイクロコンピュータを示す構成図であり、図において、図１２のものと同一符号は同一または相当部分を示すので説明を省略する。
４６は加算命令信号ｙを出力するにあたり予め加算レジスタ設定命令信号ａａを出力して、ビットデータＤ５，Ｄ４に対する加算値ｚ（所定値）を加算レジスタ４７に設定する一方、加算命令を実行すると加算命令信号ｙを出力する加算命令信号出力部（加算命令信号出力手段）、４７はビットデータＤ５，Ｄ４に対する加算値ｚを保存する加算レジスタ、４８は加算命令信号出力部４６から加算命令信号ｙが出力されると、ＡＤレジスタ２８に格納されている複数のビットデータＤ０〜Ｄ５のうち、ゲート回路２４が取得するビットデータＤ０〜Ｄ３以外のビットデータＤ５，Ｄ４をＡＤレジスタ２８から取得するとともに、そのビットデータＤ５，Ｄ４に加算値ｚを加算し、桁上がりの発生の有無を示す桁上がり信号ｗを出力する加算回路（制御信号出力手段）である。
【００６５】
次に動作について説明する。
上記実施の形態６では、加算命令信号出力部４３が加算命令信号ｘに加算値（所定値）を付加して出力するものについて示したが、図１３に示すように、加算命令信号出力部４６が、加算命令信号ｙを出力する前に予め加算レジスタ設定命令信号ａａを出力することにより、加算値ｚを加算レジスタ４７に設定し、加算命令信号出力部４６が加算命令信号ｙを加算回路４８に出力したとき、加算回路４８が加算レジスタ４７に保存されている加算値ｚを読み込むようにしてもよく、上記実施の形態６と同様の効果を奏する。
【００６６】
実施の形態８．
図１４はこの発明の実施の形態８によるマイクロコンピュータを示す構成図であり、図において、図１のものと同一符号は同一または相当部分を示すので説明を省略する。
１１はＡＤ変換が終了するとＡＤ変換終了信号ａｃを出力するＡＤ変換器のＡＤ変換制御回路、４９はＡＤ変換制御回路１１からＡＤ変換終了信号ａｃが出力されると、割り込み信号ａｄを出力する割り込み制御回路（制御信号出力手段）、５０は割り込み制御回路４９から割り込み信号ａｄが出力されると、割り込みアドレスａｅを出力する割り込みベクタ回路（制御信号出力手段）、５１は割り込み制御回路４９から割り込み信号ａｄが出力されると、割り込みアドレスａｆを出力する割り込みベクタ回路（制御信号出力手段）、５２はビットデータＤ４の値が“１”のとき、導通状態になるゲート回路（制御信号出力手段）、５３はビットデータＤ４の値を反転する反転器（制御信号出力手段）、５４はビットデータＤ４の値が“０”のとき、導通状態になるゲート回路（制御信号出力手段）である。
【００６７】
次に動作について説明する。
上記実施の形態１では、リード信号出力部２２が下位４ビット読み出し命令信号ｃを出力したとき、スキップ回路２５がビットデータＤ４の値に応じたスキップ信号ｅを出力するものについて示したが、ＡＤ変換制御回路１１がＡＤ変換終了信号ａｃを出力したとき、割り込み信号ａｄと割り込みアドレスａｅ（またはａｆ）を出力するようにしてもよい。
【００６８】
即ち、リード信号出力部２２は、ＡＤ変換が終了すると、上記実施の形態１と同様に、下位４ビット読み出し命令信号ｃを出力して、下位４ビットのビットデータ、即ち、ビットデータＤ０〜Ｄ３の値をデータバス４を介して読み込むが、上位１ビットの値は次にようにして認識する。
【００６９】
まず、ＡＤ変換が終了すると、ＡＤ変換制御回路１１がＡＤ変換終了信号ａｃを出力するので、割り込み制御回路がＡＤ変換終了信号ａｃを受けたとき、割り込み信号ａｄをそれぞれＣＰＵ２１及び割り込みベクタ回路５０，５１に出力する。
これにより、ＣＰＵ２１はＡＤ変換の終了を認識する一方、割り込みベクタ回路５０，５１は、それぞれＣＰＵ２１のデータ認識部２３が実行すべき割り込みプログラムの割り込みアドレスａｅ，ａｆを出力する。
【００７０】
ただし、割り込みベクタ回路５０，５１の双方からＣＰＵ２１に割り込みアドレスが出力されると、どちらの割り込みアドレスａｅ，ａｆを用いるべきかの判別が必要となるので、ビットデータＤ４の値に応じて何れか一方の割り込みアドレスａｅ，ａｆがＣＰＵ２１に出力されるようになされている。
即ち、ビットデータＤ４の値が“１”のときは、ゲート回路５２が導通状態になって、ゲート回路５４が非導通状態になるので（反転器５３がある為）、割り込みベクタ回路５０が出力する割り込みアドレスａｅがＣＰＵ２１に入力される。
一方、ビットデータＤ４の値が“０”のときは、ゲート回路５２が非導通状態になって、ゲート回路５４が導通状態になるので（反転器５３がある為）、割り込みベクタ回路５１が出力する割り込みアドレスａｆがＣＰＵ２１に入力される。
【００７１】
そして、ＣＰＵ２１のデータ認識部２３は、このようにして割り込み信号ａｄ及び割り込みアドレスａｅが出力されると、ビットデータＤ４の値が“１”であるとして、ディジタルデータの値を認識する割り込みプログラムを実行し、割り込み信号ａｄ及び割り込みアドレスａｆが出力されると、ビットデータＤ４の値が“０”であるとして、ディジタルデータの値を認識する割り込みプログラムを実行する。
【００７２】
以上で明らかなように、この実施の形態８によれば、上記実施の形態１のようにスキップ回路２５を設けない場合でも、割り込み制御回路４９等を設ければ、上記実施の形態１と同様の効果を奏することができる。
【００７３】
実施の形態９．
図１５はこの発明の実施の形態９によるマイクロコンピュータを示す構成図であり、図において、図１４のものと同一符号は同一または相当部分を示すので説明を省略する。
５５はビットデータＤ４の値が“１”のとき、導通状態になるゲート回路（制御信号出力手段）、５６はビットデータＤ４の値を反転する反転器（制御信号出力手段）、５７はビットデータＤ４の値が“０”のとき、導通状態になるゲート回路（制御信号出力手段）、５８はＡＤ変換制御回路１１からＡＤ変換終了信号ａｃが出力されると、割り込み信号ａｈを出力する割り込み制御回路（制御信号出力手段）、５９はＡＤ変換制御回路１１からＡＤ変換終了信号ａｃが出力されると、割り込み信号ａｉを出力する割り込み制御回路（制御信号出力手段）、６０は割り込み制御回路５８から割り込み信号ａｈが出力されると、割り込みアドレスａｅを出力する割り込みベクタ回路（制御信号出力手段）、６１は割り込み制御回路５９から割り込み信号ａｉが出力されると、割り込みアドレスａｆを出力する割り込みベクタ回路（制御信号出力手段）である。
【００７４】
次に動作について説明する。
上記実施の形態８では、ゲート回路５２，５４を割り込みベクタ回路５０，５１の後段に設け、ビットデータＤ４の値に応じて割り込みアドレスａｅ，ａｆの出力を制限するものについて示したが、図１５に示すように、ゲート回路５５，５７を割り込み制御回路５８，５９の前段に設けることにより、割り込み制御回路５８，５９が出力する割り込み信号ａｈ，ａｉを制限して、割り込みベクタ回路６０，６１が出力する割り込みアドレスａｅ，ａｆを制限するようにしてもよく、上記実施の形態８と同様の効果を奏することができる。
【００７５】
なお、言うまでもないが、この実施の形態９の場合、ゲート回路５５，５７及び反転器５６の機能により、ビットデータＤ４の値が“１”のときは、割り込みベクタ回路６０が出力する割り込みアドレスａｅがＣＰＵ２１に入力され、ビットデータＤ４の値が“０”のときは、割り込みベクタ回路６１が出力する割り込みアドレスａｆがＣＰＵ２１に入力されることになる。
【００７６】
実施の形態１０．
図１６はこの発明の実施の形態１０によるマイクロコンピュータを示す構成図であり、図において、図１のものと同一符号は同一または相当部分を示すので説明を省略する。
６２はＡＤ変換器により変換されたディジタルデータの値を認識する際、上位４ビット読み出し命令信号ｇ（リード信号）を出力するリード信号出力部（リード信号出力手段）、６３はゲート回路６４が出力するビットデータＤ１〜Ｄ４とスキップ回路６５が出力するスキップ信号ｅとに基づいてディジタルデータの値を認識するデータ認識部（データ認識手段）である。
【００７７】
また、６４はリード信号出力部６２から上位４ビット読み出し命令信号ｇが出力されると、ＡＤレジスタ１に格納されているビットデータＤ０〜Ｄ４のうち、上位４ビットのビットデータＤ１〜Ｄ４をＡＤレジスタ１から取得してデータバス４に出力するゲート回路（ゲート手段）、６５はリード信号出力部６２から上位４ビット読み出し命令信号ｇが出力されると、ＡＤレジスタ１に格納されているビットデータＤ０〜Ｄ４のうち、ゲート回路６４が取得するビットデータＤ１〜Ｄ４以外のビットデータＤ０をＡＤレジスタ１から取得し、そのビットデータＤ０の値に応じたスキップ信号ｅを出力するスキップ回路（制御信号出力手段）である。
【００７８】
次に動作について説明する。
上記実施の形態１では、下位４ビットのビットデータＤ０〜Ｄ３をデータバス４を介して読み込み、上位１ビットのビットデータＤ４をスキップ回路２５が出力するスキップ信号ｅに基づいて認識するものについて示したが、上位４ビットのビットデータＤ１〜Ｄ４をデータバス４を介して読み込み、下位１ビットのビットデータＤ０をスキップ回路４５が出力するスキップ信号ｅに基づいて認識するようにしてもよい。
【００７９】
まず、ＡＤ変換器がＡＤ変換を終了すると、上記実施の形態１と同様に、逐次比較レジスタ１２のレジスタ値がＡＤ変換結果としてＡＤレジスタ１に転送されるとともに、ＡＤ変換が終了した旨を示すＡＤ変換終了信号ａｃがＣＰＵ２１に出力される。
【００８０】
これにより、ＣＰＵ２１のリード信号出力部６２は、上位４ビット読み出し命令信号ｇをゲート回路６４とスキップ回路６５に出力する。
このようにして、上位４ビット読み出し命令信号ｇがゲート回路６４に出力されると、ゲート回路６４は非導通状態から導通状態に遷移する関係上、ＡＤレジスタ１に格納されている上位４ビットのビットデータＤ１〜Ｄ４がデータバス４に出力されるので、ＣＰＵ２のデータ認識部６３が、データバス４からビットデータＤ１〜Ｄ４の値を読み込む。
【００８１】
一方、上位４ビット読み出し命令信号ｇがスキップ回路６５に出力されると、スキップ回路６５は、ＡＤレジスタ１に格納されているビットデータＤ０〜Ｄ４のうち、下位１ビットのビットデータ、即ち、ゲート回路６４が取得するビットデータＤ１〜Ｄ４以外のビットデータＤ０をＡＤレジスタ１から取得し、そのビットデータＤ０の値を認識する。
そして、ビットデータＤ０の値が“１”であれば、その旨を示すスキップ信号ｅ（“Ｈ”レベルの信号）を出力し、ビットデータＤ０の値が“０”であれば、その旨を示すスキップ信号ｅ（“Ｌ”レベルの信号）を出力する。
【００８２】
このようにして、スキップ信号ｅがスキップ回路６５から出力されると、ＣＰＵ２１のデータ認識部６３は、かかるスキップ信号ｅに基づいて、次に実行すべきプログラムの命令を判断し、プログラムの命令をスキップする。
即ち、スキップ信号ｅの信号レベルが“Ｈ”レベルであれば、ビットデータＤ０の値が“１”であるとして、ディジタルデータの値を認識するプログラムの命令を実行し、スキップ信号ｅの信号レベルが“Ｌ”レベルであれば、ビットデータＤ０の値が“０”であるとして、ディジタルデータの値を認識するプログラムの命令を実行する。
【００８３】
以上より明らかなように、この実施の形態１０によれば、リード信号出力部６２から上位４ビット読み出し命令信号ｇが出力されると、ＡＤレジスタ１に格納されているビットデータＤ０〜Ｄ４のうち、ゲート回路６４が取得するビットデータＤ１〜Ｄ４以外のビットデータＤ０をＡＤレジスタ１から取得し、そのビットデータＤ０の値に応じたスキップ信号ｅを出力するように構成したので、ＡＤレジスタ１に格納されるビットデータの数が、ＣＰＵ２１が一度で読み出せるビット数を越える場合でも、ＡＤ変換結果であるディジタルデータの値を速やかに認識できる効果を奏する。
【００８４】
実施の形態１１．
図１７はこの発明の実施の形態１１によるマイクロコンピュータを示す構成図であり、図において、図１及び図１６のものと同一符号は同一または相当部分を示すので説明を省略する。
６６はＡＤ変換器により変換されたディジタルデータの値を認識する際、リード信号ｆを出力するリード信号出力部（リード信号出力手段）、６７はゲート回路２４が出力するビットデータＤ０〜Ｄ３またはゲート回路６４が出力するビットデータＤ１〜Ｄ４と、スキップ回路７４が出力するスキップ信号ｅとに基づいてディジタルデータの値を認識するデータ認識部（データ認識手段）である。
【００８５】
また、６８はデータバス４を介して下位４ビットのビットデータＤ０〜Ｄ３を読み込む場合には“０”が設定されて“Ｌ”レベルの信号を出力し、データバス４を介して上位４ビットのビットデータＤ１〜Ｄ４を読み込む場合には“１”が設定されて“Ｈ”レベルの信号を出力する切替レジスタ（リード信号出力手段）、６９は切替レジスタ６８が出力する信号の信号レベルを反転する反転器（リード信号出力手段）、７０は反転器６９が出力する信号ｊの信号レベルが“Ｈ”であるとき、リード信号出力部６６からリード信号ｆが出力されると、下位４ビット読み出し命令信号ｃを出力するＡＮＤ回路（リード信号出力手段）、７１は切替レジスタ６８が出力する信号ｉの信号レベルが“Ｈ”であるとき、リード信号出力部６６からリード信号ｆが出力されると、上位４ビット読み出し命令信号ｇを出力するＡＮＤ回路（リード信号出力手段）である。
【００８６】
また、７２は反転器６９が出力する信号ｊが“Ｈ”レベルになると、導通状態になるゲート回路（制御信号出力手段）、７３は切替レジスタ６８が出力する信号ｉが“Ｈ”レベルになると、導通状態になるゲート回路（制御信号出力手段）、７４はリード信号出力部６２からリード信号ｆが出力されると、ゲート回路７２または７３を介してビットデータＤ４またはＤ０を取得し、そのビットデータＤ４またはＤ０の値に応じたスキップ信号ｅを出力するスキップ回路（制御信号出力手段）である。
【００８７】
次に動作について説明する。
上記実施の形態１から実施の形態１０は、上位数ビットのビットデータまたは下位数ビットのビットデータの何れか一方を固定的にデータバス４を介して読み込むものであるが、この実施の形態１１は、プログラム等によりその切替が可能であるようにしたものである。
【００８８】
まず、下位４ビットのビットデータＤ０〜Ｄ３をデータバス４を介して読み込む場合から説明する。
この場合、リード信号出力部６６は、最初に切替レジスタ６８に“０”を設定する。これにより、切替レジスタ６８は、“Ｌ”レベルの信号ｉを出力するので、反転器６９が出力する信号ｊは“Ｈ”レベルになる。
従って、ＡＮＤ回路７０の一方の入力端には、“Ｈ”レベルの信号ｊが入力され、ＡＮＤ回路７１の一方の入力端には、“Ｌ”レベルの信号ｉが入力される。
【００８９】
かかる条件下において、リード信号出力部６６からリード信号ｆが出力されることにより、ＡＮＤ回路７０，７１の他方の入力端に、“Ｈ”レベルの信号が入力されると、ＡＮＤ回路７０はＡＮＤ条件が成立するので、下位４ビット読み出し命令信号ｃを出力することになる。一方、ＡＮＤ回路７１はＡＮＤ条件が成立しないので、上位４ビット読み出し命令信号ｇの出力は制限される。
【００９０】
これにより、ゲート回路６４は非導通状態であるが、ゲート回路２４は導通状態となり、下位４ビットのビットデータＤ０〜Ｄ３がデータバス４を介してＣＰＵ２１に出力され、データ認識部６７が下位４ビットのビットデータＤ０〜Ｄ３を入力する。
【００９１】
また、かかる条件下では、信号ｉが“Ｌ”レベルで、信号ｊが“Ｈ”レベルであるので、ゲート回路７２が導通状態となり、ゲート回路７３は非導通状態となる。
従って、上位１ビットのビットデータＤ４がゲート回路７２を介してスキップ回路７４に読み込まれ、上記実施の形態１等と同様に、ビットデータＤ４の値に応じたスキップ信号ｅが出力される。
これにより、データ認識部６７は、下位４ビットのビットデータＤ０〜Ｄ３とスキップ信号ｅとに基づいてディジタルデータの値を認識することができる。
【００９２】
次に、上位４ビットのビットデータＤ１〜Ｄ４をデータバス４を介して読み込む場合について説明する。
この場合、リード信号出力部６６は、最初に切替レジスタ６８に“１”を設定する。これにより、切替レジスタ６８は、“Ｈ”レベルの信号ｉを出力するので、反転器６９が出力する信号ｊは“Ｌ”レベルになる。
従って、ＡＮＤ回路７０の一方の入力端には、“Ｌ”レベルの信号ｊが入力され、ＡＮＤ回路７１の一方の入力端には、“Ｈ”レベルの信号ｉが入力される。
【００９３】
かかる条件下において、リード信号出力部６６からリード信号ｆが出力されることにより、ＡＮＤ回路７０，７１の他方の入力端に、“Ｈ”レベルの信号が入力されると、ＡＮＤ回路７１はＡＮＤ条件が成立するので、上位４ビット読み出し命令信号ｇを出力することになる。一方、ＡＮＤ回路７０はＡＮＤ条件が成立しないので、下位４ビット読み出し命令信号ｃの出力は制限される。
【００９４】
これにより、ゲート回路２４は非導通状態であるが、ゲート回路６４は導通状態となり、上位４ビットのビットデータＤ１〜Ｄ４がデータバス４を介してＣＰＵ２１に出力され、データ認識部６７が上位４ビットのビットデータＤ１〜Ｄ４を入力する。
【００９５】
また、かかる条件下では、信号ｉが“Ｈ”レベルで、信号ｊが“Ｌ”レベルであるので、ゲート回路７３が導通状態となり、ゲート回路７２は非導通状態となる。
従って、下位１ビットのビットデータＤ０がゲート回路７３を介してスキップ回路７４に読み込まれ、上記実施の形態１０と同様に、ビットデータＤ０の値に応じたスキップ信号ｅが出力される。
これにより、データ認識部６７は、上位４ビットのビットデータＤ１〜Ｄ４とスキップ信号ｅとに基づいてディジタルデータの値を認識することができる。
【００９６】
以上で明らかなように、この実施の形態１１によれば、データバス４を介して読み出すビットデータを適宜プログラム等により切り替えることができる効果を奏する。
【００９７】
実施の形態１２．
図１８はこの発明の実施の形態１２によるマイクロコンピュータを示す構成図であり、図において、図１のものと同一符号は同一または相当部分を示すので説明を省略する。
７５は比較回路７６の比較に用いる値が設定される比較レジスタ（制御信号出力手段）、７６はビットデータＤ４の値と比較レジスタ７５に設定された値を比較する比較回路（制御信号出力手段）、７７は比較回路７６の比較結果に応じたスキップ信号ｅを出力するスキップ回路（制御信号出力手段）である。
【００９８】
次に動作について説明する。
上記実施の形態１では、スキップ回路２５がビットデータＤ４の値に応じたスキップ信号ｅを出力するものについて示したが、比較回路７６がビットデータＤ４の値を設定値と比較したのち、スキップ回路７７がその比較結果に応じたスキップ信号ｅを出力するようにしてもよく、上記実施の形態１と同様の効果を奏することができる。
【００９９】
例えば、ＣＰＵ２１のリード信号出力部２２が比較レジスタ７５に“０”を設定した場合、比較回路７６は、ビットデータＤ４の値が“０”であるとき、“Ｈ”レベルの信号ｓを出力し、ビットデータＤ４の値が“１”であるとき、“Ｌ”レベルの信号ｓを出力する。
これにより、スキップ回路７７は、信号ｓが“Ｈ”レベルであれば、ビットデータＤ４が“０”であることを示すスキップ信号ｅ（“Ｈ”レベルの信号）を出力し、信号ｓが“Ｌ”レベルであれば、ビットデータＤ４が“１”であることを示すスキップ信号ｅ（“Ｌ”レベルの信号）を出力する。
【０１００】
一方、ＣＰＵ２１のリード信号出力部２２が比較レジスタ７５に“１”を設定した場合、比較回路７６は、ビットデータＤ４の値が“１”であるとき、“Ｈ”レベルの信号ｓを出力し、ビットデータＤ４の値が“０”であるとき、“Ｌ”レベルの信号ｓを出力する。
これにより、スキップ回路７７は、信号ｓが“Ｈ”レベルであれば、ビットデータＤ４が“１”であることを示すスキップ信号ｅ（“Ｈ”レベルの信号）を出力し、信号ｓが“Ｌ”レベルであれば、ビットデータＤ４が“０”であることを示すスキップ信号ｅ（“Ｌ”レベルの信号）を出力する。
【０１０１】
以上で明らかなように、この実施の形態１２によれば、上位１ビットの値に従ってスキップ動作を行う場合に、プログラムによって“０”のときにスキップする場合と、“１”のときにスキップする場合を選択できる効果を奏する。
【０１０２】
実施の形態１３．
図１９はこの発明の実施の形態１３によるマイクロコンピュータを示す構成図であり、図において、図１５のものと同一符号は同一または相当部分を示すので説明を省略する。
７８は比較回路７９の比較に用いる値が設定される比較レジスタ（制御信号出力手段）、７９はビットデータＤ４の値と比較レジスタ７８に設定された値を比較する比較回路（制御信号出力手段）である。
【０１０３】
次に動作について説明する。
上記実施の形態９では、ビットデータＤ４の値に応じて割り込みベクタ回路６０または６１が割り込みアドレスａｅまたはａｆを出力するものについて示したが、比較回路７９がビットデータＤ４の値を設定値と比較したのち、その比較結果に応じて割り込みベクタ回路６０または６１が割り込みアドレスａｅまたはａｆを出力するようにしてもよく、上記実施の形態９と同様の効果を奏することができる。
【０１０４】
例えば、ＣＰＵ２１のリード信号出力部２２が比較レジスタ７８に“１”を設定した場合、比較回路７９は、ビットデータＤ４の値が“１”であるとき、“Ｈ”レベルの信号ａｋを出力し、ビットデータＤ４の値が“０”であるとき、“Ｌ”レベルの信号ａｋを出力する。
これにより、信号ａｋの信号レベルが“Ｈ”レベルのときは、ゲート回路５５は導通状態となり、ゲート回路５７は非導通状態になるので、割り込みベクタ回路６０からのみ割り込みアドレスａｅが出力されることになる（詳細な動作は実施の形態９を参照）。
また、信号ａｋの信号レベルが“Ｌ”レベルのときは、ゲート回路５７は導通状態となり、ゲート回路５５は非導通状態になるので、割り込みベクタ回路６１からのみ割り込みアドレスａｆが出力されることになる。
【０１０５】
一方、ＣＰＵ２１のリード信号出力部２２が比較レジスタ７８に“０”を設定した場合、比較回路７９は、ビットデータＤ４の値が“０”であるとき、“Ｈ”レベルの信号ａｋを出力し、ビットデータＤ４の値が“１”であるとき、“Ｌ”レベルの信号ａｋを出力する。
これにより、信号ａｋの信号レベルが“Ｈ”レベルのときは、ゲート回路５５は導通状態となり、ゲート回路５７は非導通状態になるので、割り込みベクタ回路６０からのみ割り込みアドレスａｅが出力されることになる（詳細な動作は実施の形態９を参照）。
また、信号ａｋの信号レベルが“Ｌ”レベルのときは、ゲート回路５７は導通状態となり、ゲート回路５５は非導通状態になるので、割り込みベクタ回路６１からのみ割り込みアドレスａｆが出力されることになる。
【０１０６】
以上で明らかなように、この実施の形態１３によれば、上位１ビットの値に従って割り込みアドレスを変更することができるため、上位１ビットのビット値をデータバス４を介して読み込まなくても認識できるとともに、適宜割り込みアドレスを変更することによって、ディジタルデータの認識処理を変更できる効果を奏する。
【０１０７】
実施の形態１４．
図２０はこの発明の実施の形態１４によるマイクロコンピュータを示す構成図であり、図において、図１９のものと同一符号は同一または相当部分を示すので説明を省略する。
８０はビットデータＤ４の値が“１”であり、かつ、比較レジスタ７８に設定された値が“１”であるとき、“Ｈ”レベルの信号ａｍを出力するＡＮＤ回路（制御信号出力手段）である。
【０１０８】
次に動作について説明する。
上記実施の形態９では、ビットデータＤ４の値に応じて割り込みベクタ回路６０または６１が割り込みアドレスａｅまたはａｆを出力するものについて示したが、ＡＮＤ回路８０がビットデータＤ４の値と設定値に基づく信号ａｍを出力し、その信号ａｍに応じて割り込みベクタ回路６０または６１が割り込みアドレスａｅまたはａｆを出力するようにしてもよく、上記実施の形態９と同様の効果を奏することができる。
【０１０９】
例えば、ＣＰＵ２１のリード信号出力部２２が比較レジスタ７８に“１”を設定した場合、ＡＮＤ回路８０は、ビットデータＤ４の値が“１”であるとき、“Ｈ”レベルの信号ａｍを出力し、ビットデータＤ４の値が“０”であるとき、“Ｌ”レベルの信号ａｍを出力する。
これにより、信号ａｍの信号レベルが“Ｈ”レベルのときは、ゲート回路５５は導通状態となり、ゲート回路５７は非導通状態になるので、割り込みベクタ回路６０からのみ割り込みアドレスａｅが出力されることになる（詳細な動作は実施の形態９を参照）。
また、信号ａｋの信号レベルが“Ｌ”レベルのときは、ゲート回路５７は導通状態となり、ゲート回路５５は非導通状態になるので、割り込みベクタ回路６１からのみ割り込みアドレスａｆが出力されることになる。
【０１１０】
一方、ＣＰＵ２１のリード信号出力部２２が比較レジスタ７８に“０”を設定した場合、ビットデータＤ４の値が“０”または“１”の何れであっても、ＡＮＤ条件が成立しないため、ＡＮＤ回路８０は、常に、“Ｌ”レベルの信号ａｍを出力する。
これにより、信号ａｍの信号レベルは常に“Ｌ”レベルになるので、ゲート回路５７は常に導通状態となる一方、ゲート回路５５は常に非導通状態になり、割り込みベクタ回路６１からのみ割り込みアドレスａｆが出力されることになる（詳細な動作は実施の形態９を参照）。
【０１１１】
以上で明らかなように、この実施の形態１４によれば、比較レジスタ７８に“１”を設定すれば、上位１ビットの値に従って割り込みアドレスを変更することができるため、上位１ビットのビット値をデータバス４を介して読み込まなくても認識できるとともに、適宜割り込みアドレスを変更することによって、ディジタルデータの認識処理を変更できる効果を奏する。
また、比較レジスタ７８に“０”を設定すれば、常に、割り込みベクタ回路６１からのみ割り込みアドレスａｆが出力されることになるので、上位１ビットのビットデータＤ４を無視できる場合の処理を簡単化できる効果を奏する。
【０１１２】
実施の形態１５．
図２１はこの発明の実施の形態１５によるマイクロコンピュータを示す構成図であり、図において、図３のものと同一符号は同一または相当部分を示すので説明を省略する。
８１はリード信号出力部２２から下位４ビット読み出し命令信号ｃが出力されると、導通状態になるゲート回路（制御信号出力手段）、８２はゲート回路８１が導通状態になると、ビットデータＤ４の値を格納する退避レジスタ（制御信号出力手段）、８３はスキップ命令信号出力部２６からスキップ命令信号ｏが出力されると、退避レジスタ８２に格納されたビットデータＤ４の値に応じたスキップ信号ｅを出力するスキップ回路（制御信号出力手段）である。
【０１１３】
次に動作について説明する。
上記実施の形態２では、スキップ命令信号出力部２６からスキップ命令信号ｏが出力されると、スキップ回路２７がＡＤレジスタ１からビットデータＤ４を取得し、そのビットデータＤ４の値に応じたスキップ信号ｅを出力するものについて示したが、退避レジスタ８２に格納されたビットデータＤ４の値に応じてスキップ信号ｅを出力するようにしてもよい。
【０１１４】
即ち、退避レジスタ８２には、リード信号出力部２２から下位４ビット読み出し命令信号ｃが出力されたとき、ゲート回路８１が非導通状態から導通状態に遷移することにより、ビットデータＤ４の値が格納される。
そして、スキップ回路８３は、退避レジスタ８２に格納された値が“１”のとき、ビットデータＤ４の値が“１”であることを示すスキップ信号ｅを出力し（“Ｈ”レベルの信号）、退避レジスタ８２に格納された値が“０”のとき、ビットデータＤ４の値が“０”であることを示すスキップ信号ｅを出力する（“Ｌ”レベルの信号）。
【０１１５】
以上で明らかなように、この実施の形態１５によれば、ビットデータＤ４の値に応じたスキップ信号ｅを出力できるので、上記実施の形態２と同様の効果を奏することができるとともに、下位４ビット読み出し命令信号ｃが出力されたのち、スキップ命令信号ｏが出力される前に、次のＡＤ変換が終了して、新たなＡＤ変換結果がＡＤレジスタ１に上書きされても、前回のＡＤ変換結果であるディジタルデータの値を失うことなく正確に認識できる効果を奏する。
【０１１６】
実施の形態１６．
図２２はこの発明の実施の形態１６によるマイクロコンピュータを示す構成図であり、図において、図１のものと同一符号は同一または相当部分を示すので説明を省略する。
８４はリード信号出力部２２によって“１”を設定されると、“Ｈ”レベルの信号ｎを出力し、“０”を設定されると、“Ｌ”レベルの信号ｎを出力するスキップ許可レジスタ（制御信号出力手段）、８５はスキップ許可レジスタ８４から“Ｈ”レベルの信号ｎが出力されると、導通状態になるゲート回路（制御信号出力手段）である。
【０１１７】
次に動作について説明する。
上記実施の形態１では、リード信号出力部２２から下位４ビット読み出し命令信号ｃが出力されると、無条件にスキップ信号ｅを出力するものについて示したが、スキップ許可レジスタ８４に“１”の値が設定されている場合に限り、ゲート回路８５を導通状態にして、スキップ信号ｅを出力するようにしてもよい。
このように構成した場合には、上記実施の形態１と同様の効果を奏するとともに、スキップ許可レジスタ８４に“０”を設定すれば、常に、スキップ信号ｅの出力を制限できるので、上位１ビットのビットデータＤ４を無視できる場合の処理を簡単化できる効果を奏する。
【０１１８】
実施の形態１７．
図２３はこの発明の実施の形態１７によるマイクロコンピュータを示す構成図であり、図において、図１４のものと同一符号は同一または相当部分を示すので説明を省略する。
８６はリード信号出力部２２から下位４ビット読み出し命令信号ｃが出力されると、割り込み信号ａｄを出力する割り込み制御回路（制御信号出力手段）である。
【０１１９】
次に動作について説明する。
上記実施の形態８では、割り込み制御回路４９がＡＤ変換制御回路１１からＡＤ変換終了信号ａｃが出力された場合に、割り込み信号ａｄを出力するものについて示したが、リード信号出力部２２から下位４ビット読み出し命令信号ｃが出力さた場合に、割り込み信号ａｄを出力するようにしてもよく、上記実施の形態８と同様の効果を奏することができる。
【０１２０】
実施の形態１８．
図２４はこの発明の実施の形態１８によるマイクロコンピュータを示す構成図であり、図において、図２３のものと同一符号は同一または相当部分を示すので説明を省略する。
８７はリード信号出力部２２から下位４ビット読み出し命令信号ｃが出力されると、ビットデータＤ４の値が“１”のときに限り、割り込み信号ａｄを出力する割り込み制御回路（制御信号出力手段）である。
【０１２１】
次に動作について説明する。
上記実施の形態１７では、ビットデータＤ４の値に応じて割り込みアドレスａｅまたはａｆの何れか一方を出力するものについて示したが、ビットデータＤ４の値が“１”のときに限り、割り込み制御回路８７が割り込み信号ａｄを出力することによって、割り込みアドレスａｅを発生させ、ビットデータＤ４の値が“０”のときは割り込み信号ａｄの出力を制限するようにしてもよい。
これにより、データ認識部２３は、割り込み信号ａｄが出力されれば、ビットデータＤ４の値が“１”であるとしてディジタルデータの値を認識する割り込みプログラムを実行することになり、割り込み信号ａｄが出力されなければ、プログラムをスキップせず、ビットデータＤ４の値が“０”であるとしてディジタルデータの値を認識するプログラムを実行することになる。
【０１２２】
実施の形態１９．
図２５はこの発明の実施の形態１９によるマイクロコンピュータを示す構成図であり、図において、図２４のものと同一符号は同一または相当部分を示すので説明を省略する。
８８は比較回路８９の比較に用いる値が設定される比較レジスタ（制御信号出力手段）、８９はビットデータＤ４の値と比較レジスタ８８に設定された値を比較する比較回路（制御信号出力手段）、９０は比較回路８９から“Ｈ”レベルの信号ｔが出力されると、割り込み信号ａｄを出力する割り込み制御回路（制御信号出力手段）である。
【０１２３】
次に動作について説明する。
上記実施の形態１８では、ビットデータＤ４の値が“１”のとき割り込み制御回路８７が割り込み信号ａｄを出力するものについて示したが、比較回路８９がビットデータＤ４の値を設定値と比較し、一致したとき割り込み制御回路９０が割り込み信号ａｄを出力するようにしてもよく、上記実施の形態１８と同様の効果を奏することができる。
【０１２４】
例えば、ＣＰＵ２１のリード信号出力部２２が比較レジスタ８８に“０”を設定した場合、比較回路８９は、ビットデータＤ４の値が“０”であるとき、“Ｈ”レベルの信号ｔを出力し、ビットデータＤ４の値が“１”であるとき、“Ｌ”レベルの信号ｔを出力する。
従って、この場合は、ビットデータＤ４の値が“０”であるときに限り、割り込み制御回路９０が割り込み信号ａｄを出力することになる。
これに対して、ＣＰＵ２１のリード信号出力部２２が比較レジスタ８８に“１”を設定した場合、比較回路８９は、ビットデータＤ４の値が“１”であるとき、“Ｈ”レベルの信号ｔを出力し、ビットデータＤ４の値が“０”であるとき、“Ｌ”レベルの信号ｔを出力する。
従って、この場合は、ビットデータＤ４の値が“１”であるときに限り、割り込み制御回路９０が割り込み信号ａｄを出力することになる。
【０１２５】
以上で明らかなように、この実施の形態１９によれば、上位１ビットの値に従って割り込み信号ａｄの発生を制御できるため、上位１ビットのビット値を容易に認識できるとともに、比較レジスタ８８に設定する値を適宜変更することにより、ディジタルデータの認識処理を変更できる効果を奏する。
【０１２６】
実施の形態２０．
図２６はこの発明の実施の形態２０によるマイクロコンピュータを示す構成図であり、図において、図２５のものと同一符号は同一または相当部分を示すので説明を省略する。
９１はインクリメンタ４１が桁上がりの発生を示す桁上がり信号ｕを出力したとき、割り込み信号ａｄを出力する割り込み制御回路（制御信号出力手段）である。
【０１２７】
上記実施の形態１９では、比較回路８９が出力する信号ｔが“Ｈ”レベルのとき、割り込み制御回路９０が割り込み信号ａｄを出力するものについて示したが、インクリメンタ４１が桁上がりの発生を示す桁上がり信号ｕを出力したとき、割り込み信号ａｄを出力するようにしてもよく、上記実施の形態１９と同様の効果を奏する。
【０１２８】
実施の形態２１．
図２７はこの発明の実施の形態２１によるマイクロコンピュータを示す構成図であり、図において、図１２のものと同一符号は同一または相当部分を示すので説明を省略する。
９２は加算回路４４から桁上がりの発生を示す桁上がり信号ｗが出力されると、割り込み信号ａｄを出力する割り込み制御回路（制御信号出力手段）である。
【０１２９】
次に動作について説明する。
上記実施の形態６では、加算回路４４が出力する桁上がり信号ｗに応じてスキップ信号ｅを出力するものについて示したが、加算回路４４が出力する桁上がり信号ｗが桁上がりの発生を示すものであるとき、割り込み制御回路９２が割り込み信号ａｄを出力するようにしてもよく、上記実施の形態６と同様の効果を奏することができる。
【０１３０】
実施の形態２２．
図２８はこの発明の実施の形態２２によるマイクロコンピュータを示す構成図であり、図において、図１３のものと同一符号は同一または相当部分を示すので説明を省略する。
９３は加算回路４８から桁上がりの発生を示す桁上がり信号ｗが出力されると、割り込み信号ａｄを出力する割り込み制御回路（制御信号出力手段）である。
【０１３１】
次に動作について説明する。
上記実施の形態７では、加算回路４８が出力する桁上がり信号ｗに応じてスキップ信号ｅを出力するものについて示したが、加算回路４８が出力する桁上がり信号ｗが桁上がりの発生を示すものであるとき、割り込み制御回路９３が割り込み信号ａｄを出力するようにしてもよく、上記実施の形態７と同様の効果を奏することができる。
【０１３２】
【発明の効果】
以上のように、請求項１記載の発明によれば、リード信号出力手段からリード信号が出力されると、ＡＤ変換器に格納されている複数のビットデータのうち、ゲート手段が取得するビットデータ以外のビットデータをＡＤ変換器から取得し、そのビットデータの値に応じた制御信号を出力するように構成したので、ＡＤ変換器に格納されるビットデータの数が、ＣＰＵが一度で読み出せるビット数を越える場合でも、ＡＤ変換結果であるディジタルデータの値を速やかに認識できる効果がある。
【０１３３】
請求項２記載の発明によれば、スキップ命令信号出力手段からスキップ命令信号が出力されると、ＡＤ変換器に格納されている複数のビットデータのうち、ゲート手段が取得するビットデータ以外のビットデータをＡＤ変換器から取得し、そのビットデータの値に応じた制御信号を出力するように構成したので、ＡＤ変換器に格納されるビットデータの数が、ＣＰＵが一度で読み出せるビット数を越える場合でも、ＡＤ変換結果であるディジタルデータの値を速やかに認識できる効果がある。
【０１３４】
請求項３記載の発明によれば、インクリメント命令信号出力手段からインクリメント命令信号が出力されると、ＡＤ変換器に格納されている複数のビットデータのうち、ゲート手段が取得するビットデータ以外のビットデータをＡＤ変換器から取得してインクリメントし、桁上がりの発生の有無に応じた制御信号を出力するように構成したので、ＡＤ変換器に格納されるビットデータの数が、ＣＰＵが一度で読み出せるビット数を越える場合でも、ＡＤ変換結果であるディジタルデータの値を速やかに認識できる効果がある。
【０１３５】
請求項４記載の発明によれば、加算命令信号出力手段から加算命令信号が出力されると、ＡＤ変換器に格納されている複数のビットデータのうち、ゲート手段が取得するビットデータ以外のビットデータをＡＤ変換器から取得するとともに、そのビットデータに所定値を加算し、桁上がりの発生の有無に応じた制御信号を出力するように構成したので、ＡＤ変換器に格納されるビットデータの数が、ＣＰＵが一度で読み出せるビット数を越える場合でも、ＡＤ変換結果であるディジタルデータの値を速やかに認識できる効果がある。
【０１３６】
請求項５記載の発明によれば、ＡＤ変換器からＡＤ変換終了信号が出力されると、ＡＤ変換器に格納されている複数のビットデータのうち、ゲート手段が取得するビットデータ以外のビットデータをＡＤ変換器から取得し、そのビットデータの値に応じた制御信号を出力するように構成したので、ＡＤ変換器に格納されるビットデータの数が、ＣＰＵが一度で読み出せるビット数を越える場合でも、ＡＤ変換結果であるディジタルデータの値を速やかに認識できる効果がある。
【０１３７】
請求項６記載の発明によれば、リード信号がＡＤ変換器に格納されている複数のビットデータのうち、下位数ビットのビットデータをリードする旨を示す場合には、下位数ビットのビットデータをＡＤ変換器から取得してデータバスに出力する一方、リード信号がＡＤ変換器に格納されている複数のビットデータのうち、上位数ビットのビットデータをリードする旨を示す場合には、上位数ビットのビットデータをＡＤ変換器から取得してデータバスに出力するように構成したので、状況に応じてデータバスを介して読み込むビットデータを適宜変更できる効果がある。
【０１３８】
請求項７記載の発明によれば、ＡＤ変換器から取得したビットデータの値が所定値と一致しているか否かを判定し、その判定結果に応じた制御信号を出力するように構成したので、状況に応じてデータバスを介して読み出すビットデータを適宜変更できる効果がある。
【０１３９】
請求項８記載の発明によれば、リード信号出力手段からリード信号が出力されると、ＡＤ変換器に格納されている複数のビットデータのうち、ゲート手段が取得するビットデータ以外のビットデータを取得して保存する退避レジスタを設けるように構成したので、リード信号が出力されたのち、スキップ命令信号が出力される前に、次のＡＤ変換が終了して、新たなＡＤ変換結果がＡＤ変換器に上書きされても、前回のＡＤ変換結果であるディジタルデータの値を失うことなく正確に認識できる効果がある。
【０１４０】
請求項９記載の発明によれば、制御信号を考慮しない旨の命令を実行すると、ゲート手段が出力するビットデータのみに基づいてディジタルデータの値を認識するように構成したので、上位１ビットまたは下位１ビット等を無視できる場合、ディジタルデータの認識処理を簡単化できる効果がある。
【０１４１】
請求項１０記載の発明によれば、制御信号出力手段から出力された制御信号に基づいてプログラムの命令をスキップするように構成したので、上位１ビットのビットデータ等をデータバスを介して読み込まなくても、ディジタルデータの値を認識できる効果がある。
【０１４２】
請求項１１記載の発明によれば、制御信号出力手段から出力された制御信号を割り込み信号として入力し、その制御信号に基づいて割り込みプログラムを実行するように構成したので、上位１ビットのビットデータ等をデータバスを介して読み込まなくても、ディジタルデータの値を認識できる効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるマイクロコンピュータを示す構成図である。
【図２】  マイクロコンピュータの動作を示すフローチャートである。
【図３】  この発明の実施の形態２によるマイクロコンピュータを示す構成図である。
【図４】  マイクロコンピュータの動作を示すフローチャートである。
【図５】  この発明の実施の形態３によるマイクロコンピュータを示す構成図である。
【図６】  この発明の実施の形態４によるマイクロコンピュータを示す構成図である。
【図７】  デコード回路の入出力関係を示す表図である。
【図８】  デコード回路の入出力関係を示す表図である。
【図９】  デコード回路の入出力関係を示す表図である。
【図１０】  デコード回路の入出力関係を示す表図である。
【図１１】  この発明の実施の形態５によるマイクロコンピュータを示す構成図である。
【図１２】  この発明の実施の形態６によるマイクロコンピュータを示す構成図である。
【図１３】  この発明の実施の形態７によるマイクロコンピュータを示す構成図である。
【図１４】  この発明の実施の形態８によるマイクロコンピュータを示す構成図である。
【図１５】  この発明の実施の形態９によるマイクロコンピュータを示す構成図である。
【図１６】  この発明の実施の形態１０によるマイクロコンピュータを示す構成図である。
【図１７】  この発明の実施の形態１１によるマイクロコンピュータを示す構成図である。
【図１８】  この発明の実施の形態１２によるマイクロコンピュータを示す構成図である。
【図１９】  この発明の実施の形態１３によるマイクロコンピュータを示す構成図である。
【図２０】  この発明の実施の形態１４によるマイクロコンピュータを示す構成図である。
【図２１】  この発明の実施の形態１５によるマイクロコンピュータを示す構成図である。
【図２２】  この発明の実施の形態１６によるマイクロコンピュータを示す構成図である。
【図２３】  この発明の実施の形態１７によるマイクロコンピュータを示す構成図である。
【図２４】  この発明の実施の形態１８によるマイクロコンピュータを示す構成図である。
【図２５】  この発明の実施の形態１９によるマイクロコンピュータを示す構成図である。
【図２６】  この発明の実施の形態２０によるマイクロコンピュータを示す構成図である。
【図２７】  この発明の実施の形態２１によるマイクロコンピュータを示す構成図である。
【図２８】  この発明の実施の形態２２によるマイクロコンピュータを示す構成図である。
【図２９】  従来のマイクロコンピュータを示す構成図である。
【図３０】  ＡＤ変換器を示す構成図である。
【図３１】  従来のマイクロコンピュータの動作を示すフローチャートである。
【符号の説明】
１，２８  ＡＤレジスタ（ＡＤ変換器）、４  データバス、２２，６２，６６リード信号出力部（リード信号出力手段）、２３，３１，３９，６３，６７  データ認識部（データ認識手段）、２４，６４  ゲート回路（ゲート手段）、２５，２７，３０，３８，４２，４５，６５，７４，７７，８３  スキップ回路（制御信号出力手段）、２６，２９，３２  スキップ命令信号出力部（スキップ命令信号出力手段）、３３  デコード回路（制御信号出力手段）、４０  インクリメント命令信号出力部（インクリメント命令信号出力手段）、４１  インクリメンタ（制御信号出力手段）、４３，４６  加算命令信号出力部（加算命令信号出力手段）、４４，４８  加算回路（制御信号出力手段）、４７  加算レジスタ（加算命令信号出力手段）、４９，５８，５９，８６，８７，９０，９１，９２，９３  割り込み制御回路（制御信号出力手段）、５０，５１，６０，６１  割り込みベクタ回路（制御信号出力手段）、５２，５４，５５，５７，７２，７３，８１，８５  ゲート回路（制御信号出力手段）、５３，５６  反転器（制御信号出力手段）、６８  切替レジスタ（リード信号出力手段）、６９  反転器（リード信号出力手段）、７０，７１  ＡＮＤ回路（リード信号出力手段）、７５，７８，８８  比較レジスタ（制御信号出力手段）、７６，７９，８９  比較回路（制御信号出力手段）、８０  ＡＮＤ回路（制御信号出力手段）、８２  退避レジスタ（制御信号出力手段）、８４  スキップ許可レジスタ（制御信号出力手段）、ａｃ  ＡＤ変換終了信号、ｃ  下位４ビット読み出し命令信号（リード信号）、ｅ  スキップ信号（制御信号）、ｇ  上位４ビット読み出し命令信号（リード信号）、ｏ，ｏ１，ｏ２，ｏ００〜ｏ１１  スキップ命令信号、ｖ  インクリメント命令信号、ｘ，ｙ  加算命令信号。
【図１】
0003645044.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0003645044.tif 000009
【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003645044.tif 000015
【図１４】
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【図１５】
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【図１６】
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【図１７】
0003645044.tif 000019
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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