(57)【特許請求の範囲】
【請求項１】
多状態の不揮発性メモリ素子であって、
第一の低抵抗状態および第一の高抵抗状態を有する第一の抵抗性スイッチング層と、
該第一の抵抗性スイッチング層と直列に接続され、第二の低抵抗状態および第二の高抵抗状態を有する第二の抵抗性スイッチング層と、
該第一の抵抗性スイッチング層および該第二の抵抗性スイッチング層と直列に接続された第三の抵抗性スイッチング層であって、該第三の抵抗性スイッチング層は、第三の低抵抗状態および第三の高抵抗状態を有する、第三の抵抗性スイッチング層と
を備え、
該第一の抵抗性スイッチング層、該第二の抵抗性スイッチング層、および該第三の抵抗性スイッチング層は、該第一の抵抗性スイッチング層、該第二の抵抗性スイッチング層、および該第三の抵抗性スイッチング層の各層の抵抗に応じた４つの安定状態を示し、該第一の抵抗性スイッチング層、該第二の抵抗性スイッチング層、および該第三の抵抗性スイッチング層内での２ビットの格納を可能にし、該第一の抵抗性スイッチング層、該第二の抵抗性スイッチング層、および該第三の抵抗性スイッチング層のモルフォロジーは、低抵抗状態と高抵抗状態との間でスイッチングするときに、一定を維持し、該第一の抵抗性スイッチング層、該第二の抵抗性スイッチング層、および該第三の抵抗性スイッチング層は、金属酸化物層を含み、
該第一の抵抗性スイッチング層は、第一のセット電圧が、該多状態の不揮発性メモリ素子に印加されるときに、該第一の高抵抗状態から該第一の低抵抗状態にスイッチングし、
該第二の抵抗性スイッチング層は、第二のセット電圧が、該多状態の不揮発性メモリ素子に印加されるときに、該第二の高抵抗状態から該第二の低抵抗状態にスイッチングし、
該第三の抵抗性スイッチング層は、第三のセット電圧が、該多状態の不揮発性メモリ素子に印加されるときに、該第三の高抵抗状態から該第三の低抵抗状態にスイッチングし、
該第一のセット電圧、該第二のセット電圧、および該第三のセット電圧は、互いに異なる、
多状態の不揮発性メモリ素子。
【請求項２】
前記第一の高抵抗状態の抵抗は、前記第二の高抵抗状態の抵抗よりも大きく、
前記第一の低抵抗状態の抵抗は、前記第二の低抵抗状態の抵抗よりも大きい、
請求項１に記載の多状態の不揮発性メモリ素子。
【請求項３】
前記第三の高抵抗状態の抵抗は、前記第一の低抵抗状態の抵抗よりも大きく、
該第三の高抵抗状態の該抵抗は、前記第二の低抵抗状態の抵抗よりも大きく、
該第三の高抵抗状態の該抵抗は、前記第三の低抵抗状態の抵抗よりも大きい、
請求項１に記載の多状態の不揮発性メモリ素子。
【請求項４】
前記第一の高抵抗状態の抵抗は、前記第二の高抵抗状態の抵抗よりも大きく、
該第二の高抵抗状態の該抵抗は、前記第三の高抵抗状態の前記抵抗よりも大きく、
前記第一の低抵抗状態の前記抵抗は、前記第二の低抵抗状態の前記抵抗よりも大きく、
該第一の低抵抗状態の該抵抗は、前記第三の低抵抗状態の前記抵抗よりも大きい、
請求項３に記載の多状態の不揮発性メモリ素子。
【請求項５】
前記第一の高抵抗状態の抵抗は、前記第二の高抵抗状態の抵抗よりも大きく、
該第二の高抵抗状態の該抵抗は、前記第三の高抵抗状態の前記抵抗よりも大きく、
前記第二の低抵抗状態の前記抵抗は、前記第三の低抵抗状態の前記抵抗よりも大きい、
請求項３に記載の多状態の不揮発性メモリ素子。
【請求項６】
前記第一の抵抗性スイッチング層は、リセット電圧が、前記多状態の不揮発性メモリ素子に印加されるときに、前記第一の低抵抗状態から前記第一の高抵抗状態にスイッチングし、
前記第一のセット電圧、前記第二のセット電圧、前記第三のセット電圧、および該リセット電圧は、互いに異なる、
請求項２に記載の多状態の不揮発性メモリ素子。
【請求項７】
前記不揮発性メモリ素子は、前記第一のセット電圧が印加されるときに、前記第二の高抵抗状態の前記抵抗に略等しい第一の出力抵抗を有し、
該不揮発性メモリ素子は、前記第二のセット電圧が印加されるときに、前記第一の低抵抗状態の前記抵抗に略等しい第二の出力抵抗を有し、
該不揮発性メモリ素子は、前記リセット電圧が印加されるときに、前記第一の高抵抗状態の前記抵抗に略等しい第三の出力抵抗を有する、
請求項６に記載の多状態の不揮発性メモリ素子。
【請求項８】
多状態の不揮発性メモリ素子であって、
高抵抗状態および低抵抗状態を有する抵抗性スイッチング材料の第一の層と、
高抵抗状態および低抵抗状態を有する抵抗性スイッチング材料の第二の層と、
高抵抗状態および低抵抗状態を有する抵抗性スイッチング材料の第三の層と
を備え、
該第一の層、該第二の層、および該第三の層は、直列に接続され、各層は、それぞれの抵抗を有し、
該第一の層は、その高抵抗状態において、その高抵抗状態にある該第二の層よりも大きな抵抗を有し、
該第二の層は、その高抵抗状態において、その高抵抗状態にある該第三の層よりも大きな抵抗を有し、
該第一の層は、その低抵抗状態において、その低抵抗状態にある該第二の層よりも大きな抵抗を有し、かつその低抵抗状態にある該第三の層よりも大きな抵抗を有し、
該第一の層は、その高抵抗状態において、その低抵抗状態にある該第三の層よりも大きな抵抗を有し、
抵抗性スイッチング材料の該第一の層、抵抗性スイッチング材料の該第二の層、および抵抗性スイッチング材料の該第三の層のモルフォロジーは、低抵抗状態と高抵抗状態との間でスイッチングするときに、一定を維持し、抵抗性スイッチング材料の該第一の層、抵抗性スイッチング材料の該第二の層、および抵抗性スイッチング材料の該第三の層は、金属酸化物層を含み、
抵抗性スイッチング材料の該第一の層は、抵抗性スイッチング材料の該第一の層が、その高抵抗状態とその低抵抗状態との間で移行する第一のセット電圧を有し、
抵抗性スイッチング材料の該第二の層は、抵抗性スイッチング材料の該第二の層が、その高抵抗状態とその低抵抗状態との間で移行する第二のセット電圧を有し、
抵抗性スイッチング材料の該第三の層は、抵抗性スイッチング材料の該第三の層が、その高抵抗状態とその低抵抗状態との間で移行する第三のセット電圧を有し、
該第一のセット電圧、該第二のセット電圧、および該第三のセット電圧は異なる、
多状態の不揮発性メモリ素子。
【請求項９】
前記第一の層は、該第一の層が、その低抵抗状態からその高抵抗状態に移行するリセット電圧を有する、請求項８に記載の多状態の不揮発性メモリ素子。
【請求項１０】
前記多状態の不揮発性メモリ素子は、前記第三のセット電圧が、該多状態の不揮発性メモリ素子に印加されるときに、その低抵抗状態にある前記第一の層の前記抵抗に実質的に等しい第一の抵抗を有し、
該多状態の不揮発性メモリ素子は、前記第二のセット電圧が、該多状態の不揮発性メモリ素子に印加されるときに、その高抵抗状態にある前記第三の層の前記抵抗に実質的に等しい第二の抵抗を有し、
該多状態の不揮発性メモリ素子は、前記第一のセット電圧が、該多状態の不揮発性メモリ素子に印加されるときに、その高抵抗状態にある前記第二の層の前記抵抗に実質的に等しい第三の抵抗を有し、
該多状態の不揮発性メモリ素子は、前記リセット電圧が、該多状態の不揮発性メモリ素子に印加されるときに、その高抵抗状態にある該第一の層の前記抵抗に実質的に等しい第四の抵抗を有する、
請求項９に記載の多状態の不揮発性メモリ素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本出願は、２００７年７月２５日に出願された米国仮特許出願第６０／９６２，０２７号の利益を主張するものであり、該出願の全体は、参考として本明細書中に援用される。
【０００２】
本発明は、不揮発性メモリ素子に関し、特に、多状態の不揮発性メモリ素子に関する。
【背景技術】
【０００３】
不揮発性メモリ素子は、永続的な記憶が必要とされるシステムにおいて用いられる。例えば、デジタルカメラは、不揮発性メモリカードを用いることにより、画像を格納し、デジタル音楽プレーヤは、不揮発性メモリを用いることにより、オーディオデータを格納する。不揮発性メモリはまた、コンピュータ環境におけるデータを永続的に格納するために用いられる。
【０００４】
不揮発性メモリは、しばしば電気的消去可能プログラマブルＲＯＭ（ＥＰＲＯＭ）技術を用いて形成される。このタイプの不揮発性メモリは、フローティングゲートトランジスタを含んでおり、適切な電圧をそれらの端子に印加することによって、選択的にプログラムされるかまたは消去され得る。
【０００５】
製作技術が進歩するにつれて、ますます小さな寸法を有する不揮発性メモリ素子を製作することが可能になりつつある。しかしながら、デバイスの寸法が縮小するにつれて、スケーリング（ｓｃａｌｉｎｇ）問題が、従来の不揮発性メモリ技術に対して課題を提起している。このことが、抵抗性スイッチング不揮発性メモリを含む、代替の不揮発性メモリ技術の研究を先導してきた。
【０００６】
抵抗性スイッチング不揮発性メモリは、異なる抵抗をもつ２つ以上の安定状態を有するメモリ素子を用いて形成される。双安定メモリは、２つの安定状態を有する。双安定メモリ素子は、適切な電圧または電流を印加することによって、高抵抗状態または低抵抗状態に置かれ得る。電圧パルスが、一般に、メモリ素子を一方の抵抗状態からもう一方の抵抗状態に切り替えるために用いられる。非破壊読み取り動作が、メモリセル内に格納されているデータビットの値を確かめるために実行され得る。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
より高い記憶密度は、より小さなフォームファクタで、より大きな記憶能力を可能にする。このことは、従来から、デバイス寸法（例えば、メモリセルのサイズ）を縮小することと、メモリアレイをシングルチップ上に縦に積層することと、メモリチップを一体型パッケージ内に積層することと、それらの組み合わせとによって達成されている。しかしながら、上記の方法は、追加的なコストと複雑性とを導入し得る。従って、単に物理的なスケーリングおよび／または積層だけに頼ることなく、さらに不揮発性メモリの密度を増大させることが望まれる。
【課題を解決するための手段】
【０００８】
本発明に従った、多安定の不揮発性メモリ素子が提供される。多安定不揮発性メモリ素子は、メモリデバイスなどの集積回路上のアレイにおいて提供され得る。
【０００９】
不揮発性メモリ素子は、複数の双安定の層を含み得る。双安定の層は、金属酸化物などの抵抗性スイッチング材料から形成され得る。電流ステアリング素子と伝導層とが、双安定の抵抗性スイッチング層と直列に接続され得る。
【００１０】
各抵抗性スイッチング層は、関連した高抵抗状態と、関連した低抵抗状態を有し得る。各抵抗性スイッチング層の状態は、適切な制御電圧を印加することによって制御され得る。例えば、抵抗性スイッチング層は、セット（ｓｅｔ）電圧を印加することによって、その高抵抗状態からその低抵抗状態へと移され得る。一旦その高抵抗状態になると、リセット電圧が、抵抗性スイッチング層をその低抵抗状態に復元するために印加され得る。リセット電圧は、セット電圧と同じ極性を有し得るか、または逆の極性を有し得る（すなわち、双極性の配列において、リセット電圧が負であり、一方でセット電圧が正であり得る）。
【００１１】
各抵抗性スイッチング層は、好ましくは、異なる関連したセット電圧を有する。抵抗性スイッチング層のそれぞれの電流対電圧特性がまた、スイッチングを容易にする方法で互いにずらされる。例えば、２つの双安定抵抗性スイッチング層を有する不揮発性メモリデバイスにおいて、その高抵抗状態にある２つの層のうちの第一の層の抵抗は、その高抵抗状態にある２つの層のうちの第二の層の抵抗よりも高い。さらに、その低抵抗状態にある第一の層の抵抗と、その低抵抗状態にある第二の層の抵抗とは、両方とも、その高抵抗状態にある第一の層の抵抗、またはその高抵抗状態にある第二の層の抵抗のいずれかよりも低い。
【００１２】
不揮発性メモリ素子は、任意の適切な数の抵抗性スイッチング層を有し得る。メモリ素子がｎ個の抵抗性スイッチング層を有する場合には、メモリ素子は、ｎ＋１個の安定状態を示し得る（ここで、ｎは正の整数である）。
【００１３】
本発明は、例えば、以下を提供する。
（項目１）
多状態の不揮発性メモリ素子であって、
第一の低抵抗状態および第一の高抵抗状態を有する第一の抵抗性スイッチング層と、
該第一の抵抗性スイッチング層と直列に接続され、第二の低抵抗状態および第二の高抵抗状態を有する第二の抵抗性スイッチング層と
を備え、
該第一の高抵抗状態の抵抗は、該第一の低抵抗状態の抵抗よりも大きく、かつ該第二の低抵抗状態の抵抗よりも大きく、
該第二の高抵抗状態の抵抗は、該第一の低抵抗状態の該抵抗よりも大きく、かつ該第二の低抵抗状態の該抵抗よりも大きい、
多状態の不揮発性メモリ素子。
（項目２）
上記第一の高抵抗状態の上記抵抗は、上記第二の高抵抗状態の上記抵抗よりも大きく、
上記第一の低抵抗状態の上記抵抗は、上記第二の低抵抗状態の上記抵抗よりも大きい、
項目１に記載の多状態の不揮発性メモリ素子。
（項目３）
第三の抵抗性スイッチング層であって、上記第一の抵抗性スイッチング層および上記第二の抵抗性スイッチング層と直列に接続され、第三の低抵抗状態および第三の高抵抗状態を有する、第三の抵抗性スイッチング層
をさらに備え、
該第三の高抵抗状態の抵抗は、上記第一の低抵抗状態の上記抵抗よりも大きく、
該第三の高抵抗状態の該抵抗は、上記第二の低抵抗状態の上記抵抗よりも大きく、
該第三の高抵抗状態の該抵抗は、該第三の低抵抗状態の抵抗よりも大きい、
項目１に記載の多状態の不揮発性メモリ素子。
（項目４）
上記第一の高抵抗状態の上記抵抗は、上記第二の高抵抗状態の上記抵抗よりも大きく、
該第二の高抵抗状態の該抵抗は、上記第三の高抵抗状態の上記抵抗よりも大きく、
上記第一の低抵抗状態の上記抵抗は、上記第二の低抵抗状態の上記抵抗よりも大きく、
該第一の低抵抗状態の該抵抗は、上記第三の低抵抗状態の上記抵抗よりも大きい、
項目３に記載の多状態の不揮発性メモリ素子。
（項目５）
上記第一の高抵抗状態の上記抵抗は、上記第二の高抵抗状態の上記抵抗よりも大きく、
該第二の高抵抗状態の該抵抗は、上記第三の高抵抗状態の上記抵抗よりも大きく、
上記第二の低抵抗状態の上記抵抗は、上記第三の低抵抗状態の上記抵抗よりも大きい、
項目３に記載の多状態の不揮発性メモリ素子。
（項目６）
上記第一の抵抗性スイッチング層は、第一のセット電圧が、上記多状態の不揮発性メモリ素子に印加されるときに、上記第一の高抵抗状態から上記第一の低抵抗状態にスイッチングし、
上記第二の抵抗性スイッチング層は、第二のセット電圧が、該多状態の不揮発性メモリ素子に印加されるときに、上記第二の高抵抗状態から上記第二の低抵抗状態にスイッチングし、
該第一の抵抗性スイッチング層は、リセット電圧が、該多状態の不揮発性メモリ素子に印加されるときに、該第一の低抵抗状態から該第一の高抵抗状態にスイッチングする、
項目２に記載の多状態の不揮発性メモリ素子。
（項目７）
上記不揮発性メモリ素子は、上記第一のセット電圧が印加されるときに、上記第二の高抵抗状態の上記抵抗に略等しい第一の出力抵抗を有し、
該不揮発性メモリ素子は、上記第二のセット電圧が印加されるときに、上記第一の低抵抗状態の上記抵抗に略等しい第二の出力抵抗を有し、
該不揮発性メモリ素子は、上記リセット電圧が印加されるときに、上記第一の高抵抗状態の上記抵抗に略等しい第三の出力抵抗を有する、
項目６に記載の多状態の不揮発性メモリ素子。
（項目８）
上記第一の抵抗性スイッチング層および上記第二の抵抗性スイッチング層は、抵抗性スイッチング金属酸化物層を含む、項目１に記載の多状態の不揮発性メモリ素子。
（項目９）
多状態の不揮発性メモリ素子であって、
高抵抗状態および低抵抗状態を有する抵抗性スイッチング材料の第一の層と、
高抵抗状態および低抵抗状態を有する抵抗性スイッチング材料の第二の層と、
高抵抗状態および低抵抗状態を有する抵抗性スイッチング材料の第三の層と
を備え、
該第一の層、該第二の層、および該第三の層は、直列に接続され、各層は、それぞれの抵抗を有し、
該第一の層は、その高抵抗状態において、その高抵抗状態にある該第二の層よりも大きな抵抗を有し、
該第二の層は、その高抵抗状態において、その高抵抗状態にある該第三の層よりも大きな抵抗を有し、
該第一の層は、その低抵抗状態において、その低抵抗状態にある該第二の層よりも大きな抵抗を有し、かつその低抵抗状態にある該第三の層よりも大きな抵抗を有し、
該第一の層は、その高抵抗状態において、その低抵抗状態にある該第三の層よりも大きな抵抗を有する、
多状態の不揮発性メモリ素子。
（項目１０）
上記第一の層、上記第二の層、および上記第三の層は、金属酸化物層を含む、項目９に記載の多状態の不揮発性メモリ素子。
（項目１１）
上記第一の層、上記第二の層、および上記第三の層は、金属酸化物層を含み、
該第一の層、該第二の層、および該第三の層のそれぞれは、その層が、その高抵抗状態とその低抵抗状態との間で移行する関連したセット電圧を有し、
該第一の層の該セット電圧は、該第二の層の該セット電圧未満であり、
該第二の層の該セット電圧は、該第三の層の該セット電圧未満である、
項目９に記載の多状態の不揮発性メモリ素子。
（項目１２）
上記第一の層、上記第二の層、および上記第三の層は、金属酸化物層を含み、
抵抗性スイッチング材料の該第一の層は、抵抗性スイッチング材料の該第一の層が、その高抵抗状態とその低抵抗状態との間で移行する第一のセット電圧を有し、
抵抗性スイッチング材料の該第二の層は、抵抗性スイッチング材料の該第二の層が、その高抵抗状態とその低抵抗状態との間で移行する第二のセット電圧を有し、
抵抗性スイッチング材料の該第三の層は、抵抗性スイッチング材料の該第三の層が、その高抵抗状態とその低抵抗状態との間で移行する第三のセット電圧を有し、
該第一のセット電圧、該第二のセット電圧、および該第三のセット電圧は異なる、
項目９に記載の多状態の不揮発性メモリ素子。
（項目１３）
上記第一の層は、該第一の層が、その低抵抗状態からその高抵抗状態に移行するリセット電圧を有する、項目１２に記載の多状態の不揮発性メモリ素子。
（項目１４）
上記多状態の不揮発性メモリ素子は、上記第三のセット電圧が、該多状態の不揮発性メモリ素子に印加されるときに、その低抵抗状態にある上記第一の層の上記抵抗に実質的に等しい第一の抵抗を有し、
該多状態の不揮発性メモリ素子は、上記第二のセット電圧が、該多状態の不揮発性メモリ素子に印加されるときに、その高抵抗状態にある上記第三の層の上記抵抗に実質的に等しい第二の抵抗を有し、
該多状態の不揮発性メモリ素子は、上記第一のセット電圧が、該多状態の不揮発性メモリ素子に印加されるときに、その高抵抗状態にある上記第二の層の上記抵抗に実質的に等しい第三の抵抗を有し、
該多状態の不揮発性メモリ素子は、上記リセット電圧が、該多状態の不揮発性メモリ素子に印加されるときに、その高抵抗状態にある該第一の層の上記抵抗に実質的に等しい第四の抵抗を有する、
項目１３に記載の多状態の不揮発性メモリ素子。
（項目１５）
多状態の不揮発性メモリ素子であって、
第一の低い状態および第一の高い状態を有する第一の抵抗性スイッチング層と、
第二の抵抗性スイッチング層であって、該第一の抵抗性スイッチング層と直列に接続され、第二の高い状態および第二の低い状態を有する、第二の抵抗性スイッチング層と
を備え、
該多状態の不揮発性メモリ素子を通る任意の所与の電流において、該第一の高い状態にある該第一の抵抗性スイッチング層をまたぐ電圧は、該第一の低い状態にある該第一の抵抗性スイッチング層をまたぐ電圧よりも大きく、かつ該第二の低い状態にある該第二の抵抗性スイッチング層をまたぐ電圧よりも大きく、
該多状態の不揮発性メモリ素子を通る該所与の電流において、該第二の高い状態にある該第二の抵抗性スイッチング層をまたぐ電圧は、該第一の低い状態にある該第一の抵抗性スイッチング層をまたぐ該電圧よりも大きく、かつ該第二の低い状態にある該第二の抵抗性スイッチング層をまたぐ該電圧よりも大きい、
多状態の不揮発性メモリ素子。
本発明のさらなる特徴、その性質および様々な利点が、添付の図面と、以下の詳細な説明とからより明らかになる。
【図面の簡単な説明】
【００１４】
【図１】図１は、本発明の実施形態に従った、多状態の不揮発性メモリ素子の例示的なアレイの図である。
【図２】図２は、本発明の実施形態に従った、例示的な抵抗性多状態の不揮発性メモリ素子の断面図である。
【図３】図３は、本発明の実施形態に従った、図２に示されたタイプの多状態の不揮発性メモリ素子が、どのように多安定の挙動を表し得るかを示すグラフである。
【発明を実施するための形態】
【００１５】
本発明は、複数の安定状態を有する不揮発性メモリ素子に関する。不揮発性メモリ素子は、多安定材料の任意の適切な層から形成され得る。本発明の例示的な実施形態（それは、例として本明細書中に記載される）に従った、多安定不揮発性メモリ素子は、抵抗性スイッチング材料の複数の層から形成される。抵抗性スイッチング層は、例えば、金属酸化物の双安定の層であり得る。
【００１６】
本発明に従った、不揮発性メモリ素子は、任意の適切なタイプの集積回路上に形成され得る。最も典型的には、メモリ素子は、大容量不揮発性メモリ集積回路の一部分として形成され得る。不揮発性メモリ集積回路は、デジタルカメラ、携帯電話、ハンドヘルドコンピュータ、および音楽プレーヤなどの携帯型デバイスにおいてしばしば用いられる。一部の配列において、不揮発性メモリデバイスは、セル式電話などのモバイル機器に組み込まれ得る。他の配列において、不揮発性メモリデバイスは、ユーザによって電子機器に取り外し可能に取り付けられ得るメモリカードまたはメモリキーに実装され得る。
【００１７】
メモリアレイをメモリデバイス上に形成するための不揮発性メモリ素子の使用は、単に例示である。概して、任意の適切な集積回路が、本発明のメモリ素子構造を用いて形成され得る。不揮発性メモリ素子によって形成されたメモリアレイが、例として本明細書中に記載される。
【００１８】
不揮発性メモリ素子１２の例示的なメモリアレイ１０が図１に示される。メモリアレイ１０は、メモリデバイスまたは他の集積回路の一部分であり得る。リード（ｒｅａｄ）回路網およびライト（ｗｒｉｔｅ）回路網が、導体１６と、直交する導体１８とを用いてメモリ素子１２に接続される。導体１６および導体１８などの導体は、しばしばワード線とビット線と呼ばれ、データをアレイ１０の素子１２からリードし、素子１２にライトするために用いられる。個々のメモリ素子１２またはメモリ素子１２の群は、導体１６および導体１８の適切な組を用いてアドレスされ得る。
【００１９】
メモリ素子１２は、図１の線１４によって概略的に示されたように、１つ以上の材料の層から形成され得る。さらに、メモリアレイ１０などのメモリアレイは、多層メモリアレイ構造を作るために、縦型の様態で積層され得る。
【００２０】
リード動作の間、メモリ素子１２の状態は、感知電圧を導体１６および導体１８の適切な組に印加することによって感知され得る。感知電圧におけるメモリ素子の抵抗は、感知電圧が印加されるときに、メモリ素子を通して流れる電流の値を測定することによって決定され得る。
【００２１】
メモリ素子の履歴に依存して、この方法でアドレスされるメモリ素子は、複数の異なる状態のうちの１つにあり得る。特定のメモリ素子がサポートする安定状態の数は、概して、メモリ素子が含んでいる抵抗性スイッチング層の数に依存する。例えば、単一の双安定抵抗性スイッチング層を含むメモリ素子は、２つの安定状態を示し得るのに対して、２つの双安定抵抗性スイッチング層を含むメモリ素子は、３つの安定状態を示し得る。同様に、ｎ個の双安定抵抗性スイッチング層を含むメモリ素子は、ｎ＋１個の安定状態を示し得る。ｎの値は、任意の正の整数（例えば、２、３、４、５など）であり得る。
【００２２】
一例として、単一の双安定抵抗性スイッチング層を含むメモリ素子を検討する。このタイプのメモリ素子は、高抵抗状態または低抵抗状態のいずれかにあり得る。メモリ素子が高い抵抗を有する場合には、メモリ素子は、論理１（すなわち、「１」ビット）に対応するといわれ得る。一方では、メモリ素子が低い抵抗を有する場合には、メモリ素子は、論理０（すなわち、「０」ビット）に対応するといわれ得る。ライト動作の間に、メモリ素子の状態は、適切なライト信号を導体１６および導体１８の適切な組に印加することによって変えられ得る。
【００２３】
メモリ素子をその高抵抗状態からその低抵抗状態に変化させるために用いられる電圧は、概してメモリ素子のセット電圧と呼ばれる。セット電圧に等しい電圧がメモリ素子に印加されるときには、メモリ素子は、その高抵抗状態からその低抵抗状態に移行する。リード電圧がメモリ素子に印加されることにより、メモリ素子の抵抗の状態（高いまたは低い）が検出され得る。
【００２４】
メモリ素子をその低抵抗状態からその高抵抗状態に変化させるために用いられる電圧は、概してメモリ素子のリセット電圧と呼ばれる。メモリ素子がその低抵抗状態にあり、リセット電圧に等しい電圧が印加されるときには、メモリ素子は、その高抵抗状態に移行する。
【００２５】
本発明に従った、多状態の不揮発性メモリ素子は、好ましくは、直列に接続された２つ以上の双安定の層を含んでいる。一例として、直列に接続された２つの双安定抵抗性スイッチング層を含むメモリ素子を検討する。抵抗性スイッチング層のそれぞれは、異なる材料（例えば、異なる組成物を有する材料、異なる製作技術を用いて製作された材料、異なるドーピングを有する材料、異なる結晶性を有する材料、異なる厚さを有する材料など）から形成され得、その結果として、抵抗性スイッチング層のそれぞれが、異なる対応するセット電圧を有し得る。この状況において、メモリ素子は、３つの安定状態を示し得る（例えば、両方の抵抗性スイッチング層が、それらのリセット状態すなわち高抵抗状態にある場合、抵抗性スイッチング層のうちの１つがセットされ、その低抵抗状態にある場合、および抵抗性スイッチング層の両方がセットされ、それらの低抵抗状態にある場合である）。
【００２６】
メモリ素子はまた、直列に接続された３つの双安定抵抗性スイッチング層を有し、各双安定抵抗性スイッチング層は、異なるそれぞれのセット電圧を有し得る。このタイプのメモリ素子は、４つの安定状態を示し得る。
【００２７】
直列に接続された４つ以上の双安定抵抗性スイッチング層を有するメモリ素子もまた形成され得る。概して、ｎ個の双安定層を有するメモリ素子は、ｎ＋１個の安定状態を示し得る。
【００２８】
これらの例が明らかにするように、メモリ素子に双安定抵抗性スイッチング材料の追加の層を提供することは、メモリ素子が追加の安定状態を示すことを可能にする。このことは、メモリ素子によって占められる領域を有意に増大させることなく、各個々のメモリ素子の情報格納容量を増大させる。双安定素子は、１ビット（例えば、１または０）を格納し得るのに対して、４つの安定状態を有する多安定メモリ素子は、２ビットを格納し得る。２つ以上の双安定層を有する多状態のメモリにおいて利用可能な追加の安定状態は、ｉ）図１のメモリアレイ１０などのメモリアレイが高い容量を示すことを可能にし、ｉｉ）等価な密度を達成するために必要な積層型メモリアレイ１０の数を低減する。
【００２９】
抵抗性スイッチングメモリ素子の例示的な実施形態の断面が、図２に示されている。図２の例において、メモリ素子１２は、線１６と線１８との間で直列に接続された３つの抵抗性スイッチング層２２−１、２２−２、および２２−３から形成される。２２−１、２２−２、および２２−３などの抵抗性スイッチング層のそれぞれは、好ましくは、それぞれに関連した異なるセット電圧を有し、その結果として、抵抗性スイッチング層のそれぞれの状態が、独立して制御され得る。抵抗性スイッチング層は、任意の適切な順序で配列され得る。
【００３０】
任意の適切な材料が、メモリ素子１２の抵抗性スイッチング層を形成するために用いられ得る。例として本明細書中に記載される１つの適切な配列では、抵抗性スイッチング層は、金属酸化物から形成され得る。例えば、抵抗性スイッチング層２２−１が、酸化チタンから形成され得、抵抗性スイッチング層２２−２が、ドーピングした酸化ニッケルから形成され得、そして抵抗性スイッチング層２２−３が、酸化ニッケルから形成され得る。デバイス１２内の抵抗性スイッチング層に対して、任意の組み合わせで用いられ得る他の適した材料は、ドーピングした酸化チタン、酸化アルミニウム、ドーピングした酸化アルミニウム、酸化ニオブ、ドーピングした酸化ニオブ、酸化ハフニウム、ドーピングした酸化ハフニウム、または他の遷移金属酸化物（例えば、酸化コバルト、ドーピングした酸化コバルト、酸化銅、ドーピングした酸化銅、酸化ジルコニウム、ドーピングした酸化ジルコニウム、酸化バナジウム、ドーピングした酸化バナジウム、酸化タンタル、ドーピングした酸化タンタル、酸化ジルコニウム、ドーピングした酸化ジルコニウム、酸化コバルト、ドーピングした酸化コバルト、酸化銅、ドーピングした酸化銅、酸化バナジウム、ドーピングした酸化バナジウム、酸化タンタル、ドーピングした酸化タンタル、酸化クロム、ドーピングした酸化クロム、酸化モリブデン、ドーピングした酸化モリブデン、酸化タングステン、ドーピングした酸化タングステン、酸化マンガン、およびドーピングした酸化マンガン）を含む。他の抵抗性スイッチング材料もまた用いられ得る。
【００３１】
金属酸化物の抵抗性スイッチング層に組み込まれ得るドーパントの例は、Ａｌ、Ｔｉ、Ｃｏ、Ｚｒ、Ｖ、およびＮｂを含む。各抵抗性スイッチング層に適したドーパントは、抵抗性スイッチング層に用いられる基礎の金属酸化物に基づいて選択され得る。
【００３２】
図２に示されたように、導体２３の１つ以上の層が、直列接続型の抵抗性スイッチング層と直列に随意に接続され得る。所望に応じて、導体の層が各抵抗性スイッチング層に隣接して存在し得るか、導体の層が抵抗性層の積層の最上部および最底部の位置だけに存在し得るか、導体の層が積層の上部だけかまたは底部だけに存在し得るか、あるいは任意の他の適切な数の導体２３の層が、デバイス１２内に存在し得る。
【００３３】
伝導層２３と、伝導線１６および伝導線１８とは、任意の適切な材料から形成され得る。例えば、伝導層２３と、線１６および線１８とは、耐火（ｒｅｆｒａｃｔｏｒｙ）金属または遷移金属、合金、金属窒化物（例えば、耐火金属窒化物、Ｔｉ１−ｘＡｌｘＮｙ、Ｔａ１−ｘＡｌｘＮｙ、Ｗ１−ｘＡｌｘＮｙ、Ｍｏ１−ｘＡｌｘＮｙなど）、金属窒化ケイ素（すなわち、ケイ素および窒素とともに耐火金属、遷移金属、または他の金属を含む材料）、金属ケイ化物、ドーピングした半導体、または他の導体などの金属から形成され得る。一実施形態において、伝導線１６および伝導線１８は、Ａｌ、Ｗ、またはＣｕベースの相互接続から形成され得る。様々な機能を有する他の中間層もまた含まれ得る。例えば、界面の層が、抵抗性スイッチング材料２２と導体２３との間に含まれ得ることにより、導体２３の仕事関数および／または接着性を修正する。
【００３４】
導体２３は、しばしば電極と呼ばれる。所望に応じて、伝導線１６および伝導線１８は、伝導線として、および電極として両方に役立ち得る。このタイプの配列においては、線１６は、上部の電極として役立ち得、それによって、別個の導体２３が、素子１２の上部の電極を形成するために必要とされない。同様に、線１８は、下部の電極として役立ち得、それによって、別個の導体が、素子１２の下部の電極を形成するために必要とされない。
【００３５】
所望に応じて、１つ以上の随意の電気的構成要素が、メモリ素子１２と直列に接続され得る。これらの構成要素は、しばしば電流ステアリング素子と呼ばれ、例えば、ダイオード、ｐ−ｉ−ｎダイオード、シリコンダイオード、シリコンｐ−ｉ−ｎダイオード、トランジスタなどを含み得る。図２の例示的な図において、１つのそのような電流ステアリング素子３８が、デバイス１２の下部の部分において抵抗性スイッチング層２２−１、２２−２、および２２−３と直列に接続される。これは、単に例示的な配列である。デバイス１２の他の構成要素と直列に接続された２つ以上の電流ステアリング素子が存在し得る。電流ステアリング素子は、抵抗性スイッチング層に散在しないように、最も外側の抵抗性の層（例えば、図２に示されたような、抵抗性スイッチング層Ｃまたは抵抗性スイッチング層Ａのいずれか）に直列に接続され得る。
【００３６】
デバイス１２内の材料の層は、任意の適切な厚さ（例えば、５〜５０００オングストローム）を有し得、任意の適切な製作技術（例えば、物理気相堆積または化学気相堆積、電気化学堆積、無電解堆積、イオン注入など）を用いて堆積され得る。
【００３７】
層２２−１、２２−２および２２−３などの抵抗性スイッチング層は、それぞれ双安定の抵抗を示す。層がその高い抵抗（抵抗性）状態にあるときには、層は、比較的高い抵抗を示す。層がその低い抵抗（抵抗性）状態にあるときには、層は、低い抵抗を示す。
【００３８】
３つの双安定抵抗性スイッチング層を有する、図２で示されたタイプのデバイス１２に対する例示的な電流（Ｉ）対電圧（Ｖ）プロットが図３に示されている。デバイス１２内に３つの異なる双安定抵抗性スイッチング層２２−１、２２−２および２２−３が存在するので、電流対電圧特性の３つの対応する対が存在する。抵抗性スイッチング層２２−１の高抵抗状態が、線ＨＲＳＡによって図示される。抵抗性スイッチング層２２−１の低抵抗状態が、線ＬＲＳＡによって図示される。抵抗性スイッチング層２２−２の高抵抗状態が、線ＨＲＳＢによって図示される。抵抗性スイッチング層２２−２の低抵抗状態が、線ＬＲＳＢによって図示される。抵抗性スイッチング層２２−３の高抵抗状態が、線ＨＲＳＣによって図示される。抵抗性スイッチング層２２−３の低抵抗状態が、線ＬＲＳＣによって図示される。
【００３９】
図３の電流対電圧特性は、個々に測定される場合には、印加電圧の関数として各層を通って流れる電流を表している。これらの特性曲線は、曲線の間の関係を示すために、図３のグラフ内に合わせてプロットされる。
【００４０】
デバイス１２の抵抗は、各抵抗性スイッチング層の抵抗の合計によって決定される。しかしながら、一部の好適な実施形態において、層の抵抗がかなり異なる（例えば、１桁の大きさで異なる）ので、低い抵抗の抵抗性スイッチング層の抵抗は、デバイス１２の全体の抵抗を決定するときに無視され得る。例えば、図３に示されたように、ＨＲＳＡの抵抗は、ＨＲＳＢの抵抗よりも大きく、ＨＲＳＢの抵抗は、ＨＲＳＣの抵抗よりも大きく、ＨＲＳＣの抵抗は、ＬＲＳＡの抵抗よりもさらに大きい、などとなる。層２２−１がその高抵抗状態にあるときには、デバイス１２の全体の抵抗は、略ＨＲＳＡであるように見える。なぜならば、ＨＲＳＡの抵抗がＨＲＳＢの抵抗よりも１桁大きいからである。層２２−１が、その低抵抗状態ＬＲＳＡにスイッチングするときには、デバイス１２の出力は次いで、ＨＲＳＢの抵抗を有するように見える、などとなる。一部の実施形態において、すべての高抵抗状態の抵抗は、すべての低抵抗状態の抵抗よりも大きいので、最も低い高抵抗状態（例えば、ＨＲＳＣ）は、最も高い低抵抗状態（例えば、ＬＲＳＡ）よりも大きな抵抗を有する。その結果として、デバイス１２の任意の所与の安定状態において、デバイス１２の直列抵抗は、最も抵抗のある抵抗性スイッチング層の抵抗に実質的に等しくなる。
【００４１】
抵抗性スイッチング層の状態は、デバイス１２をまたいで（すなわち、線１６と線１８との間に）適切な電圧を印加することによって制御され得る。初めに、デバイス１２は、抵抗性スイッチング層２２−１を含むすべての抵抗性スイッチング層がそれらの高抵抗状態にある状態にあり得る。この場合には、デバイス１２の直列抵抗が、線ＨＲＳＡの形状によって決定される。リード電圧ＶＲＥＡＤが、デバイス１２に印加されるときには、測定される電流はＩ１であり、デバイス１２が、その第一の安定状態（すなわち、その最も高い抵抗状態）にあることを示している。
【００４２】
デバイス１２をその第二の安定状態に置くために、ＶＳＥＴＡの電圧がデバイス１２に印加され得、ここで、ＶＳＥＴＡは、抵抗性スイッチング層２２−１用のセット電圧を表している。電圧ＶＳＥＴＡがデバイス１２に印加されるときには、デバイス１２内の電圧降下の大半が、その最も抵抗のある層（すなわち、抵抗性スイッチング層２２−１）をまたいで現われる。その結果として、層２２−１をまたぐ電圧は、ＶＳＥＴＡに実質的に等しい。このことが、層２２−１を、その高抵抗状態（線ＨＲＳＡ）からその低抵抗状態（線ＬＲＳＡ）に移行させる。
【００４３】
層２２−１がその低抵抗状態に移行するときには、層２２−１は、もはやデバイス１２内で最も抵抗のある層ではない。むしろ、その高抵抗状態にある層２２−２が、最も抵抗のある層になる。従って、図３の線４４示されるように、電圧ＶＳＥＴＡを印加することが、デバイス１２の出力を、線ＨＲＳＡから線ＨＲＳＢに移行させる。この段階において、デバイス１２はその第二の安定状態にある。デバイス１２の状態は、電圧ＶＲＥＡＤをデバイス１２に印加し、その結果もたらされる電流（Ｉ２）を測定することによって感知され得る。
【００４４】
同様な様態で、デバイス１２は、その第三の安定状態と第四の安定状態とに置かれ得る。
【００４５】
デバイス１２をその第三の安定状態に置くために、ＶＳＥＴＢの電圧が印加される。この状況において、デバイス１２内の電圧降下の大半が、層２２−２をまたいで現われる。なぜならば、層２２−２の抵抗がデバイス１２を支配しているからである。このことが、層２２−２を、その高抵抗状態からその低抵抗状態に移行させ、そして線５０によって示されるように、デバイス１２の出力を、線ＨＲＳＢから線ＨＲＳＣに移らせる。デバイス１２の第三の安定状態は、リード電圧ＶＲＥＡＤを印加し、その結果もたらされる電流（Ｉ３）を測定することによって感知され得る。
【００４６】
デバイス１２は、電圧ＶＳＥＴＣが印加されるときには、その第四の安定状態に置かれる。このことが、第三の抵抗性スイッチング層２２−３を、その高抵抗状態からその低抵抗状態に移行させる。線５６によって示されるように、デバイス１２の出力が、線ＨＲＳＣ（ここでは、デバイス１２の出力が、その高抵抗状態にある層２２−３の抵抗によって支配される）から線ＬＲＳＡ（ここでは、デバイス１２の出力が、３つの低抵抗状態の最も抵抗のあるものによって支配される）に移行する。該３つの低抵抗状態の最も抵抗のあるものとは、抵抗性スイッチング層２２−１と関連づけられる低抵抗状態（線ＬＲＳＡ）である。このように、デバイス１２が、その第四の安定状態に置かれた場合には、デバイス１２は、リード電圧ＶＲＥＡＤが印加されるときに、Ｉ４の電流を示す。セット電圧およびリセット電圧の大きさは変わり得るが、好ましくは、その電圧値の間に少なくとも０．５Ｖ以上の隔たりが存在する。
【００４７】
デバイス１２をその第四の安定状態からその第一の安定状態にリセットするために、電圧ＶＲＥＳＥＴＡ（抵抗性スイッチング層２２−１のリセット電圧に対応する）がデバイス１２をまたいで印加される。図３の線６２で示されるように、このことが、デバイス１２の出力を、線ＬＲＳＡから線ＨＲＳＡに移行させる。リセット動作に続いて、デバイス１２は、その第一の安定状態にある。感知電圧ＶＲＥＡＤがデバイス１２に印加される場合には、その結果もたらされる電流はＩ１になる。
【００４８】
図２および図３の例は、３つの抵抗性スイッチング層を含んでいるが、デバイス１２は、任意の適切な数の層（例えば、２層、３層、４層、５層、５層超など）を有し得る。さらに、低抵抗状態および高抵抗状態に対して、層が、図３に示されたように配列される必要はない。一例として、ＬＲＳＢ曲線とＬＲＳＣ曲線との位置は逆転され得る。
【００４９】
別の実施形態において、例えば、ＬＲＳＢの抵抗がＬＲＳＡよりも大きい場合には、デバイス１２は、３つ（またはｎ個）の出力状態を示す。この実施形態において、例えば、デバイス１２がＶＳＥＴＣを受信するときに、デバイス１２は、ＨＲＳＣからＬＲＳＢに移行する。ＶＲＥＳＥＴＡパルスが次いで、デバイス１２に印加されて、デバイスの出力をほぼ線ＨＲＳＢに戻す。デバイス１２は次いで、ＬＲＳＡの抵抗よりも大きいＬＲＳＢの抵抗によって、ＨＲＳＢと、ＨＲＳＣと、ＬＲＳＢとの間の３状態間を移行し得る。
【００５０】
多安定スイッチングが、正のリセット電圧に関係するシナリオにおいて例示されたが、リセット電圧は概して、セット電圧と同じ極性を有する必要がない。例えば、ＶＳＥＴが正のときに、ＶＲＥＳＥＴは、正または負であり得る。ＶＳＥＴとＶＲＥＳＥＴとの両方が正の状況は、図２の例において例示される。双極性の配列において、ＶＲＥＳＥＴおよびＶＳＥＴは、逆の極性（すなわち、ＶＲＥＳＥＴが負であり得るのに対して、ＶＳＥＴが正であり得る）を有し得る。
【００５１】
一実施形態に従った、多状態の不揮発性メモリ素子が提供され、該多状態の不揮発性メモリ素子は、第一の低抵抗状態および第一の高抵抗状態を有する第一の抵抗性スイッチング層と、第二の抵抗性スイッチング層であって、第一の抵抗性スイッチング層と直列に接続され、第二の低抵抗状態および第二の高抵抗状態を有する、第二の抵抗性スイッチング層とを含み、第一の高抵抗状態の抵抗は、第一の低抵抗状態の抵抗よりも大きく、かつ第二の低抵抗状態の抵抗よりも大きく、そして第二の高抵抗状態の抵抗は、第一の低抵抗状態の抵抗よりも大きく、かつ第二の低抵抗状態の抵抗よりも大きい。
【００５２】
別の実施形態に従った、多状態の不揮発性メモリ素子が提供され、該多状態の不揮発性メモリ素子はまた、少なくとも第一の電極と第二の電極とを含み、少なくとも第一の抵抗性スイッチング層と、第二の抵抗性スイッチング層とが、第一の電極と第二の電極との間に配置される。
【００５３】
別の実施形態に従った、多状態の不揮発性メモリ素子が提供され、該多状態の不揮発性メモリ素子はまた、少なくとも第一の電極と第二の電極と第三の電極とを含み、少なくとも第一の抵抗性スイッチング層と、第二の抵抗性スイッチング層とが、第一の電極と第三の電極との間に配置され、第二の電極が、第一の抵抗性スイッチング層と、第二の抵抗性スイッチング層との間に配置される。
【００５４】
別の実施形態に従った、多状態の不揮発性メモリ素子が提供され、該多状態の不揮発性メモリ素子はまた、第一の抵抗性スイッチング層と、第二の抵抗性スイッチング層とに直列に接続された電流ステアリング素子を含む。
【００５５】
別の実施形態に従った、多状態の不揮発性メモリ素子が提供され、電流ステアリング素子が、第一の抵抗性スイッチング層と、第二の抵抗性スイッチング層との間にはない。
【００５６】
別の実施形態に従った、多状態の不揮発性メモリ素子が提供され、該多状態の不揮発性メモリ素子はまた、第一の抵抗性スイッチング層と、第二の抵抗性スイッチング層とに直列に接続されたダイオードを含む。
【００５７】
別の実施形態に従った、多状態の不揮発性メモリ素子が提供され、第一の抵抗性スイッチング層と、第二の抵抗性スイッチング層とがそれぞれ、酸化ニッケル、ドーピングした酸化ニッケル、ならびに酸化チタン、ドーピングした酸化チタン、酸化アルミニウム、ドーピングした酸化アルミニウム、酸化ニオブ、ドーピングした酸化ニオブ、酸化ハフニウム、ドーピングした酸化ハフニウム、酸化ジルコニウム、ドーピングした酸化ジルコニウム、酸化コバルト、ドーピングした酸化コバルト、酸化銅、ドーピングした酸化銅、酸化バナジウム、ドーピングした酸化バナジウム、酸化タンタル、ドーピングした酸化タンタル、酸化クロム、ドーピングした酸化クロム、酸化モリブデン、ドーピングした酸化モリブデン、酸化タングステン、ドーピングした酸化タングステン、酸化マンガン、およびドーピングした酸化マンガンから成る群から選択された抵抗性スイッチングの金属酸化物を含む。
【００５８】
別の実施形態に従った、多状態の不揮発性メモリ素子が提供され、該多状態の不揮発性メモリ素子はまた、第一の抵抗性スイッチング層と、第二の抵抗性スイッチング層とに直列に接続された第三の抵抗性スイッチング層を含み、第一の抵抗性スイッチング層が、酸化チタンを含み、第二の抵抗性スイッチング層が、ドーピングした酸化ニッケルを含み、第三の抵抗性スイッチング層が酸化ニッケルを含む。
【００５９】
別の実施形態に従った、多状態の不揮発性メモリ素子が提供され、第一の高抵抗状態および低抵抗状態と、第二の高抵抗状態および低抵抗状態とは、ｎ個の高抵抗状態および低抵抗状態のサブセットであり、該ｎ個の高抵抗状態および低抵抗状態のそれぞれは、多状態の不揮発性メモリ素子内のそれぞれの抵抗性スイッチング層と関連づけられ、そして抵抗性スイッチング層は、ｎ個の高抵抗状態が、ｎ個の低抵抗状態の最も抵抗のある抵抗よりも高い抵抗を有するように形成される。
【００６０】
別の実施形態に従った、多状態の不揮発性メモリ素子が提供され、ｎ個の低抵抗状態の最も抵抗のあるものが、ｎ個の高抵抗状態の最も抵抗のあるものと関連づけられた抵抗性スイッチング層と関連づけられる。
【００６１】
別の実施形態に従った、多状態の不揮発性メモリ素子が提供され、ｎ個の低抵抗状態の最も抵抗のあるものは、１）ｎ個の高抵抗状態の最も抵抗のあるものと関連づけられた抵抗性スイッチング層と、２）ｎ個の高抵抗状態の第二の最も抵抗のあるものと関連づけられた抵抗性スイッチング層とのうちの１つと関連づけられる。
【００６２】
実施形態に従った、多状態の不揮発性メモリ素子が提供され、該多状態の不揮発性メモリ素子は、高抵抗状態および低抵抗状態を有する抵抗性スイッチング材料の第一の層と、高抵抗状態および低抵抗状態を有する抵抗性スイッチング材料の第二の層と、高抵抗状態および低抵抗状態を有する抵抗性スイッチング材料の第三の層とを含み、第一の層と第二の層と第三の層とが直列に接続され、それぞれの層がそれぞれ抵抗を有し、第一の層は、その高抵抗状態において、その高抵抗状態にある第二の層よりも大きな抵抗を有し、第二の層は、その高抵抗状態において、その高抵抗状態にある第三の層よりも大きな抵抗を有し、第一の層は、その低抵抗状態において、その低抵抗状態にある第二の層、およびその低抵抗状態にある第三の層よりも大きな抵抗を有し、第一の層は、その高抵抗状態において、その低抵抗状態にある第三の層よりも大きな抵抗を有する。
【００６３】
別の実施形態に従った、多状態の不揮発性メモリ素子が提供され、第一の層と第二の層と第三の層とが、金属酸化物層を含み、該多状態の不揮発性メモリ素子はまた、第一の層と第二の層と第三の層とに直列に接続された複数の電極、ならびに第一の層と第二の層と第三の層とに直列に接続された電流ステアリング素子を含む。
【００６４】
別の実施形態に従った、多状態の不揮発性メモリ素子が提供され、電流ステアリング素子が、第一の抵抗性スイッチング層、第二の抵抗性スイッチング層、または第三の抵抗性スイッチング層の間にはない。
【００６５】
実施形態に従った、多状態の不揮発性メモリ素子が提供され、該多状態の不揮発性メモリ素子は、第一の低抵抗状態および第一の高抵抗状態を有する第一の層と、第一の層と直列に接続された第二の層であって、第二の低抵抗状態および第二の高抵抗状態を有する、第二の層とを含み、該多状態の不揮発性メモリ素子は、リセット電圧を印加すると、第一の高抵抗状態を略出力し、第一のセット電圧を印加すると、第二の高抵抗状態を略出力し、第二のセット電圧を印加すると、第一の低抵抗状態を略出力する。
【００６６】
上記は、本発明の原理の単なる例示であり、様々な修正が、当業者によって、本発明の範囲および精神から逸脱することなく行われ得る。
【図１】
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【図２】
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【図３】
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