(57)【特許請求の範囲】
【請求項１】
三値をとり、しかもデータ開始前およびデータ終了後にのみ中間値をとる入力信号を波形整形する信号波形整形回路であって、
前記入力信号の最初の立上がり時を起点として一定周期でデータが格納される第１格納手段と、前記最初の立上がり時に続く最初の立さがり時を起点として一定周期で前記第１格納手段に格納されたデータが格納される第２格納手段とを含み、前記第２格納手段に格納されたデータが時系列に出力されることを特徴とする信号波形整形回路。
【請求項２】
前記第１格納手段にデータが格納されるたびにカウントアップする計数手段と、前記計数手段の計数値が予め設定された数値になったとき、前記第１格納手段にデータが格納されるタイミングを遅延させる遅延手段とをさらに含むことを特徴とする請求項１記載の信号波形整形回路。
【請求項３】
前記計数値が予め設定された数値になったとき、次は計数値がリセットされることを特徴とする請求項２記載の信号波形整形回路。
【請求項４】
前記予め設定された数値とは、位相ずれのない１ワード分の信号の計数値に１を加算した数値であることを特徴とする請求項２又は３記載の信号波形整形回路。
【請求項５】
前記第２格納手段にデータを格納するタイミングを決定する第２データ取り込み信号は、前記第１格納手段にデータを格納するタイミングを決定する第１データ取り込み信号から所定時間遅延して出力されることを特徴とする請求項１乃至４いずれかに記載の信号波形整形回路。
【請求項６】
三値信号を二値信号に変換する信号変換手段をさらに含み、前記二値信号が前記第１格納手段に格納されることを特徴とする請求項１乃至５いずれかに記載の信号波形整形回路。
【請求項７】
前記入力信号はバイフェ−ズ信号であることを特徴とする請求項１乃至６いずれかに記載の信号波形整形回路。
【請求項８】
前記入力信号は先頭にＳＹＮＣビット、つづいてデータビット、最後尾にパリティビットを有する信号で１ワードが構成されることを特徴とする請求項１乃至７いずれかに記載の信号波形整形回路。
【請求項９】
三値をとり、しかもデータ開始前およびデータ終了後にのみ中間値をとる入力信号を波形整形する信号波形整形方法であって、
前記入力信号の最初の立上がり時を起点として一定周期でデータを第１格納部に格納する第１ステップと、前記最初の立上がり時に続く最初の立さがり時を起点として一定周期で前記第１格納部に格納されたデータを第２格納部に格納する第２ステップとを含み、前記第２格納部に格納されたデータが時系列に出力されることを特徴とする信号波形整形方法。
【請求項１０】
前記第１格納ステップにてデータが格納されるたびにカウントアップする第３ステップと、前記第３ステップにおける計数値が予め設定された数値になったとき、前記第１ステップにてデータが前記第１格納部に格納されるタイミングを遅延させる遅延手段とをさらに含むことを特徴とする請求項９記載の信号波形整形方法。
【請求項１１】
前記計数値が予め設定された数値になったとき、次は計数値がリセットされることを特徴とする請求項１０記載の信号波形整形方法。
【請求項１２】
前記予め設定された数値とは、位相ずれのない１ワード分の信号の計数値に１を加算した数値であることを特徴とする請求項１０又は１１記載の信号波形整形方法。
【請求項１３】
前記第２格納部にデータを格納するタイミングを決定する第２データ取り込み信号は、前記第１格納部にデータを格納するタイミングを決定する第１データ取り込み信号から所定時間遅延して出力されることを特徴とする請求項９乃至１２いずれかに記載の信号波形整形方法。
【請求項１４】
三値信号を二値信号に変換する第４ステップをさらに含み、前記二値信号が前記第１格納部に格納されることを特徴とする請求項９乃至１３いずれかに記載の信号波形整形方法。
【請求項１５】
前記入力信号はバイフェ−ズ信号であることを特徴とする請求項９乃至１４いずれかに記載の信号波形整形方法。
【請求項１６】
前記入力信号は先頭にＳＹＮＣビット、つづいてデータビット、最後尾にパリティビットを有する信号で１ワードが構成されることを特徴とする請求項９乃至１５いずれかに記載の信号波形整形方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は信号波形整形回路及びその整形方法に関し、特にＭＩＬ−ＳＴＤ−１５５３Ｂデータバス信号の信号波形整形回路及びその整形方法に関する。
【０００２】
【従来の技術】
ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスはバイフェーズ符号を使用しており、
バイフェーズ符号の波形整形に関する従来技術の一例が特開昭６３−１４８７４３号公報（以下、先行技術という）に開示されている。図１３はこの先行技術に開示された波形整形装置の構成図である。同図を参照すると、まず、バイフェーズ符号信号１０１をコンパレータ１０２で波形整形し、エッジ検出回路１０３でエッジを検出しＣＰＵ１０４に取り込む。ＣＰＵ１０４は最初のエッジ信号をサンプリングのスタートとしてビットレートの１６倍のクロックでカウントを始める。そして次のエッジが検出されると、カウント値が規定の値である場合は出力動作を行なう。しかし、規定の値でない場合は位相がずれている、つまり信号波形が歪んでいると認識し、その差分を算出し、その値に応じて出力動作のタイミングを前後させるものである。
【０００３】
次に、バイフェーズ符号について説明する。図１４はバイフェーズ符号の一例の波形図である。同図を参照すると、図１４（ａ）に示すコードをバイフェーズ変調すると、“０”のときエッジが立上がり、“１”のときエッジが立下って同図（ｂ）のような波形になる。一方、同図（ａ）のコードの差分（隣合うビットのエクスクル−シブオア）をとると、同図（ｃ）のようになる。この同図（ｃ）のコードに対する同図（ｂ）の波形が差分バイフェーズ変調された波形である。
【０００４】
【発明が解決しようとする課題】
第１の問題点は、従来の技術ではバイフェーズ符号信号が単流形式（０又はＥ（Ｅは正の実数）の２値を有する信号）の場合には有効であるが、ＭＩＬ−ＳＴＤ１５５３Ｂバスのような複流形式（−Ｅ，０，＋Ｅの３値を有する信号）の場合には、３値化できないという欠点があった。
【０００５】
その理由は、コンパレータはスレッシュホルド電圧によって２値出力しかできず、３値を有する信号に符号化できないからである。
【０００６】
第２の問題点は、従来の技術では受信信号の途中に波形歪みが生じた場合には有効であるが、最初のエッジが本来のタイミングよりも前後した場合には、サンプリングのタイミングがずれて、正確な信号再生ができなくなるという欠点がある。特にＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの信号はＳＹＮＣ（同期）ビット＋データビットで構成されているが、ＳＹＮＣビット最初の１．５ビットの信号幅の変動の許容値は厳密に規定されていないことから、従来の手法ではデータビットのサンプリングを誤るおそれがある。
【０００７】
その理由は、従来の技術は、最初のエッジ信号を以降の処理の基準信号としているため、最初のエッジ信号の発生タイミングがずれると以降の処理タイミングが全てずれてしまうからである。特にＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの信号の最初のエッジ（ＳＹＮＣビット）は変動が生じることから、正確なサンプリングができなくなるという欠点が生じる。
【０００８】
そこで本発明の目的は、複流形式のバイフェーズ符号信号、特にＭＩＬ−ＳＴＤ−１５５３Ｂデータバス信号の信号幅の変動を吸収することが可能な信号波形整形回路及びその整形方法を提供することにある。
【０００９】
【課題を解決するための手段】
前記課題を解決するために本発明による信号波形整形回路は、三値をとり、しかもデータ開始前およびデータ終了後にのみ中間値をとる入力信号を波形整形する信号波形整形回路であって、その回路は前記入力信号の最初の立上がり時を起点として一定周期でデータが格納される第１格納手段と、前記最初の立上がり時に続く最初の立さがり時を起点として一定周期で前記第１格納手段に格納されたデータが格納される第２格納手段とを含み、前記第２格納手段に格納されたデータが時系列に出力されることを特徴とする。
【００１０】
又、本発明による信号波形整形方法は、三値をとり、しかもデータ開始前およびデータ終了後にのみ中間値をとる入力信号を波形整形する信号波形整形方法であって、その方法は前記入力信号の最初の立上がり時を起点として一定周期でデータを第１格納部に格納する第１ステップと、前記最初の立上がり時に続く最初の立さがり時を起点として一定周期で前記第１格納部に格納されたデータを第２格納部に格納する第２ステップとを含み、前記第２格納部に格納されたデータが時系列に出力されることを特徴とする。
【００１１】
本発明によれば、第１及び第２の格納手段を用い、それら格納手段に入力信号が格納されるタイミングをずらすことにより、入力信号の信号幅の変動を吸収することが可能となる。さらに、入力信号の立上がり時を起点として第１の格納手段に入力信号を格納し、入力信号の立下がり時を起点として第２の格納手段に第１の格納手段からの入力信号を格納する構成であるため、入力信号最初のエッジが本来のタイミングよりも前後した場合でも入力信号の信号幅の変動を吸収することが可能となる。さらに、三値信号を二値信号に変換する信号変換手段を設けることも可能であるため、ＭＩＬ−ＳＴＤ１５５３Ｂバスのような複流形式の信号に本発明を適用することが可能となる。
【００１２】
【発明の実施の形態】
まず、本発明の概要について説明する。図１を参照すると、前述した課題は、論理レベル変換（３値を２値に変換）を行なうレシーバ１と、論理レベル変換（２値を３値に変換）を行うトランスミッタ６と、信号のエッジ検出を行なうエッジ検出回路２と、データ取り込み信号を発生するサンプルタイミング発生回路３と、サンプルしたデータを記憶する一次記憶回路４及び２次記憶回路５と、入力されるバイフェーズ符号信号のビットレートの１６倍の周波数を発生するクロック信号発生器７によって解決される。
【００１３】
入力されるＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの信号は、＋Ｖ（Ｖは正の実数）のスレッシュホルド電圧及び−Ｖのスレッシュホルド電圧でデーコードされ、その出力の組み合わせで３値に変換される。レシーバ１の出力はエッジ検出回路２に入力される。エッジ検出回路２は立ち上がり及び立ち下がりを検出し、その信号をサンプルタイミング発生回路３に通知する。サンプルタイミング発生回路３は、エッジ検出回路２からの最初の立上りと最初の立上り後に発生する立ち下がり（最初の立ち下がり）から、一次記憶回路４及び二次記憶回路５へ取り込み信号を出力する。一次記憶回路４及び二次記憶回路５は、前述した取り込み信号が到来した時のみサンプルを行なう。この取り込み信号の発生タイミングは、現在到来している信号が、現在、どこの部分を入力しているかによって異なり、３種類（先頭と中間と末尾）に分けられている。この動作はＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの信号波形の以下の３つの特性によってそのタイミングを変えている。
【００１４】
▲１▼先頭部分（ＳＹＮＣビット）の信号幅は負荷によって変動する。
▲２▼中間部分の信号幅は一定である。
▲３▼末尾部分（パリティビット）の信号幅が大きくなる。
【００１５】
以上の特性を考慮した上で一次記憶回路４でのサンプル、二次記憶回路５のサンプルのタイミングをずらすことにより、信号幅の変動を吸収している。そして、二次記憶回路５の出力で所定の信号幅に波形整形された後は、トランスミッタ６でＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの信号レベルに変換され、送出されるものである。
【００１６】
以下、本発明の実施の形態について添付図面を参照しながら説明する。図１は本発明に係る信号波形整形回路の最良の実施の形態の構成図である。同図を参照すると、信号波形整形回路は論理レベル変換（３値を２値に変換）を行なうレシーバ１と、論理レベル変換（２値を３値に変換）を行うトランスミッタ６と、信号のエッジ検出を行なうエッジ検出回路２と、データ取り込み信号を発生するサンプルタイミング発生回路３と、サンプルしたデータを記憶する一次記憶回路４及び二次記憶回路５と、入力されるバイフェーズ符号信号のビットレートの１６倍の周波数を発生するクロック信号発生器７とから構成される。
【００１７】
まず、ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの信号形式について説明する。図２はＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの信号形式を示す模式図である。同図を参照すると、ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスで転送される全ての信号は、同図（１）に示すようにＳＹＮＣビット（３ビット）＋データビット（１６ビット）＋パリティビット（１ビット）の２０ビットで１ワードと定義しており、同図（２）のような最大３２ワードの複数ワード転送も可能になっている。ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスは同図（３）に示すように、無信号の際には０Ｖ、有信号の場合には＋Ｅまたは−Ｅの信号レベルとなる。
【００１８】
図３は１ワードの波形図である。ＳＹＮＣビットは同図に示すように１．５ビットの期間＋Ｅで、次の１．５ビットの期間は−Ｅの電圧レベルとなる。又、データビット及びパリティビットはバイフェーズ符号を採用しており、論理レベルの“１”及び“０”は図４のように定義している。図４は論理レベルの定義を示す波形図である。即ち、同図を参照すると、１ビット幅の前半１／２ビットが＋Ｅ、後半１／２ビットが−Ｅのとき論理レベル“１”であり、前半１／２ビットが−Ｅ、後半１／２ビットが＋Ｅのとき論理レベル“０”である。
【００１９】
次に、本発明について説明する。図２〜図４に示したＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの信号をデジタル処理を行なう為に、その信号を＋Ｖ及び−Ｖのスレッシュホルド電圧を有するレシーバ１に入力するとレシーバ１から図５に示すような出力が得られる。図５はレシーバ１の入力波形及び出力波形を示す図である。同図（１）は入力波形、同図（２）は出力波形を夫々示している。
【００２０】
レシーバ１はこの処理を行なうことにより＋Ｅ，０，−Ｅの３値を有するＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの信号を２ビット幅の２値にすることにより、デジタル処理が可能になる。図５の例ではＭＩＬ−ＳＴＤ−１５５３Ｂの信号レベルが＋Ｅの時にはデジタルデータ１及びデジタルデータ２は（１，０）、−Ｅの場合は（０，１）、０ｖ（無信号）の場合には（０，０）となるのが分かる。
【００２１】
なお、図５（２）のデジタルデータ１及びデジタルデータ２は、図１のデジタルデータ１及びデジタルデータ２（レシーバ１の出力）に対応している。デジタルデータ１及び２はエッジ検出回路２、サンプルタイミング発生回路３及び一次記憶回路４に送られる。
【００２２】
エッジ検出回路２では立ち上がり及び立ち下がりの検出を行なう。図５に示すように、ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスが無信号状態であった場合、デジタルデータ１及び２は（０，０）である。そして、信号が到来するとまずＳＹＮＣビットが入力されるので、デジタルデータ１及び２は（１，０）に変化する。エッジ検出回路２はこの信号変化を検出し、サンプリングタイミング発生回路３に立ち上がり信号を出力する。続いてＳＹＮＣビットの後半１．５ビットが到来すると、デジタルデータ２は（１，０）から（０，１）に変化する。ＳＹＮＣビット以降のデータビットも同様に変化する。エッジ検出回路２は前述の信号変化を検出し、立上り信号及び立ち下がり信号をサンプルタイミング発生回路３に出力する。
【００２３】
ここでＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの特性について説明する。図６はＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの特性を示す信号波形図である。ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスが理想的な場合には図６（１）のようにＳＹＮＣ信号幅が３ビット（１．５ビットの＋Ｅと１．５ビットの−Ｅ）、パリティビットが１ビットになるはずである。
【００２４】
しかし、実際には図６（２）に示すように、無信号から有信号になる際の先頭ワードのＳＹＮＣビットの前半（＋ＥのＳＹＮＣビット）と最終ワードのパリティビットの後半の信号幅が、それ以外のビットの信号幅よりも大きくなってしまう。その理由として、中間のビット（ＳＹＮＣビットの前半とパリティビットの後半以外のビット）は、−Ｅから＋Ｅもしくは＋Ｅから−Ｅに遷移するのに対して、前半のＳＹＮＣビットは０から＋Ｅに遷移するため、立上り／立ち下がり特性の差により信号幅に差異が生じるものである。
【００２５】
特にパリティビットの後半については、＋Ｅまたは−Ｅから０になる際、データバス上に残留している電荷が負荷容量によって放電が行われ、時定数で電位が減少していくため、信号幅が大きくなってしまう。ただし、中間のビットは、ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの規格によって信号幅が規定されていることから、信号幅が広がることはない。以上のように、ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの信号はビットの位置によって、以下の３つの特性がある。
【００２６】
▲１▼  無信号から有信号になる際のＳＹＮＣビット前半部分の信号幅が大きくなる。
▲２▼  有信号から無信号になる際のパリティビット後半部分の信号幅が大きくなる。
▲３▼  ▲１▼及び▲２▼以外の部分の信号幅が大きくなることはない。
【００２７】
以上の特性を考慮してサンプリングタイミング発生回路３はデータ取り込み信号１及び２を発生させる必要がある。
【００２８】
次にサンプルタイミング発生回路３の動作について説明する。サンプルタイミング発生回路３は、前述したタイミングで発生するエッジ検出回路２からの立上り及び立ち下がり信号と、レシーバ１からのデジタルデータ１、２から、データ取り込み信号１及び２を出力するものである。又、一次記憶回路４はデータ取り込み信号１を、二次記憶回路５はデータ取り込み信号２を入力すると、入力データをラッチするものである。つまり、前述したＭＩＬ−ＳＴＤ−１５５３Ｂの信号幅の変動を、サンプルタイミング発生回路３の取り込み信号の発生タイミングに連動させて、一次記憶回路４に取り込み、二次記憶回路５で一定のタイミングで取り込み、出力させることによって、波形整形機能を実現するものである。
【００２９】
図７はサンプルタイミング発生回路３の一例の構成図である。サンプルタイミング発生回路３は同図に示すように、シーケンサ１１と、１／２ビットカウンタ１２と、１／２ビット幅遅延回路１３とから構成されている。シーケンサ１１はデジタルデータ１，２と立ち上がり信号及，立ち下がり信号及び１／２ビットカウンタ１２のカウント値を入力し、データ取り込み信号１を出力する。
【００３０】
又、１／２ビットカウンタ１２はデータ取り込み信号１を入力し、シーケンサ１１に対してカウント値を出力するものである。１／２ビットカウンタ１２は、１／２ビット毎に発生するデータ取り込み信号１のパルスをカウントするもので、カウント範囲は１から４０までで、１ワード中の最終０．５ビット（パリティビットの後半部分）を受信した時に４０を示すようなタイミングに設定されている。そのため、複数ワード転送時のように１ワードが連続する場合には、次のワードの先頭（ＳＹＮＣ部分）では、カウント値が１になる。
【００３１】
図８はデジタルデータ１，２の波形とカウント値との関係を示す模式図である。同図（１）は正常なデジタルデータ１，２の波形とカウント値との関係を示しており、同図（２）は末尾の波形が伸びた異常なデジタルデータ１，２の波形とカウント値との関係を示している。
【００３２】
同図（１）に示すように正常なデジタルデータ１，２の波形に対しては０から順番に３９まで番号（カウント値）を付けている。一方、同図（２）に示すように異常なデジタルデータ１，２の波形に対しては末尾の波形が伸びることを想定して０から４０まで番号（カウント値）を付けている。即ち、本発明に係る１／２ビットカウンタ１２は末尾の波形が伸びることを想定して１から４０までカウントする。
【００３３】
又、１／２ビット幅遅延回路１３は、データ取り込み信号１の信号を１／２ビット幅の遅延を生じさせて、その信号をデータ取り込み信号２として出力させるものである。
【００３４】
次に、サンプルタイミング発生回路３の動作について説明する。図９はサンプルタイミング発生回路３の動作を示すフローチャート、図１０乃至図１２は同回路のタイミングチャートである。
【００３５】
まず、ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスが無信号状態においては、信号レベルは０Ｖであることから、デジタルデータ１，２は（０，０）であるため、図９のＡ→Ｓ１（無信号）→Ａのループを周る。無信号及び有信号の判定は、シーケンサ１１が行なっており、デジタルデータ１，２が（０，０）又は（１，１）の時は無信号で、（１，０）又は（０，１）のときは有信号としている。
【００３６】
次に、ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスから信号が入力されると、まずＳＹＮＣ信号が入力されるので、デジタルデータ１，２は（１，０）になる。又、エッジ検出回路２は立ち上がり信号Ｐ１を出力する（図１０のＰ１参照）。
【００３７】
シーケンサ１１は、前述のデジタルデータ１，２と立上り信号Ｐ１から、図９のＡ→Ｓ１→Ｓ２→Ｓ３→Ｓ４に遷移する。ここで、Ｓ３の１／４ビット幅の時間経過後、再度、Ｓ４の無信号／有信号の判断シーケンスに遷移するのは、信号検出したデータがノイズであるか、正常の信号であるかの判定のために設けてある（本発明では、１／４ビット幅以上の信号幅の信号を正常の信号と判定している）。
【００３８】
Ｓ４の判定において有信号であると判定した場合、シーケンサ１１はＳ５でデータ取り込み信号１（Ｐ２）を出力し（図１０のＰ２参照）、一次記憶回路４はそのときのデジタルデータ１及び２、つまり（１，０）をサンプル記憶する。
【００３９】
データ取り込み信号１によってＳＹＮＣ信号の１サンプルを行なった後、シケンサ１１はＢに遷移し、エッジ検出回路２からの立ち下がり信号が入力されているかどうかの判定を行なう（Ｓ７）。立ち下がり信号が入力されなければ（Ｓ７でＮＯの場合）、Ｓ８においては、Ｓ５のデータ取り込み信号１を出力してから１／２ビット幅の時間が経過するまではＳ８→Ｂに遷移し、１／２ビット幅経過するとＳ８→Ｓ９→Ｂに遷移して２回目のデータ取り込み信号１（Ｐ３）を出力する（図１０のＰ３参照）。
【００４０】
このような遷移をＳＹＮＣ信号の前半１．５ビットまで行う。ＭＩＬ−ＳＴＤ−１５５３ＢデータバスはＳＹＮＣ信号の前半は１．５ビットあることから、理論上Ｓ５で１回、Ｓ９で２回のサンプル（計３回）が行われるはずである。しかし、ＭＩＬ−ＳＴＤ−１５５３Ｂの特性上、ＳＹＮＣ信号の前半部分の信号幅が大きくなる為、実際には立ち下がり信号が到来するまで図１０のＰ２〜Ｐ５に示すように計４回行われる。
【００４１】
この４回行われるサンプリング動作について具体的に説明する。図１０において、データ取り込み信号１のうち、Ｐ２とＰ３の出力については説明済みなので省略する。図９を参照すると、データ取り込み信号１（Ｐ３）が出力されると（Ｓ９）、立ち下がり信号が到来したか否かが判定され（Ｓ７）、図１０を参照するとこの時点ではまだ立ち下がり信号は到来していないので（Ｓ７でＮＯ）、１／２ビット経過後にデータ取り込み信号１（Ｐ４）が出力される（Ｓ８，Ｓ９）。この時、一時記憶回路４にはデジタルデータ１及び２（１，０）が記憶される。
【００４２】
次に、データ取り込み信号１（Ｐ４）が出力されると（Ｓ９）、立ち下がり信号が到来したか否かが判定され（Ｓ７）、図１０を参照するとこの時点ではまだ立ち下がり信号は到来していないので（Ｓ７でＮＯ）、１／２ビット経過後にデータ取り込み信号１（Ｐ５）が出力される（Ｓ８，Ｓ９）。なお、立ち下がり信号が到来したか否かの判定は、デジタルデータ１が１から０に変化した後でデジタルデータ２が０から１に変化した時点に立ち下がり信号が到来したと判定される。一方、図１０を参照すると、データ取り込み信号１（Ｐ５）が出力される時点では、デジタルデータ１は１から０に変化している。従って、一次記憶回路４にはデジタルデータ１及び２（０，０）が記憶される。
【００４３】
次に、データ取り込み信号１（Ｐ５）が出力されると（Ｓ９）、立ち下がり信号が到来したか否かが判定され（Ｓ７）、図１０を参照すると立ち下がり信号（０，１が到来したので（Ｓ７でＹＥＳ）、立ち下がり信号Ｐ６が出力されかつ１／４ビット幅経過後に（Ｓ１０）、無信号／有信号の判断がなされ（Ｓ１１）、有信号なので（Ｓ１１で有信号）、データ取り込み信号１（Ｐ７）が出力される。
【００４４】
この時、一次記憶回路４にはデジタルデータ１及び２（０，１）が記憶される。即ち、一次記憶回路４にデジタルデータ１及び２（０，０）が記憶された後、１／２ビット幅が経過する前に一時記憶回路４に記憶されるデータは（０，１）に書き替えられるのである。
【００４５】
従って、データ取り込み信号１（Ｐ４）が出力されてから１／２ビット幅経過後に出力されるデータ取り込み信号２（Ｐ５１）により二次記憶回路５には（１，０）が書き込まれるが、データ取り込み信号１（Ｐ５）が出力されてから１／２ビット幅経過後に出力されるデータ取り込み信号２（Ｐ５２）により二次記憶回路５には（０，０）ではなく（０，１）が書き込まれる。これにより、二次記憶回路５から出力されるＳＹＮＣの前半部分のデータは正確に１．５ビット分のデータとなる。
【００４６】
次に、図９を参照しながら立ち下がり信号が到来した後の動作について説明する。ＳＹＮＣ信号の後半部分が入力されると、エッジ検出回路２で立ち下がり信号が出力され（図１０のＰ６参照）、その信号がシーケンサ１１に入力される。すると、シーケンサ１１は図９のＳ７→Ｃに遷移し、Ｓ１０の１／４ビット幅の時間経過後、Ｓ１１の無信号／有信号の判定を経て、有信号であった場合、Ｓ１２においてデータ取り込み信号１（図１０のＰ７参照）を出力するとともに、Ｓ１３にて１／２ビットカウンタ１２に“３”を設定（図１０のＰ１５参照）後、Ｄに遷移する。
【００４７】
そして、以降の信号を入力されるとＤ→Ｓ１４→Ｓ１５→Ｓ１６→Ｓ１７→Ｓ１８→Ｄのループをたどり、データ取り込み信号１は、１／２ビット信号幅毎に発生することになる（図９のＰ７，Ｐ８参照）。
【００４８】
１／２ビットカウンタは、Ｓ１８によってカウントアップを行い（図９のＰ１５〜Ｐ２２参照）、カウンタのカウント値が４０、つまり１ワード中の最終ビット（パリティビットの後半）までＤ→Ｓ１４→Ｓ１５→Ｓ１６→Ｓ１７→Ｓ１８→Ｄの遷移を行なう（図１０のＰ２８参照）。この動作は、Ｓ７において立ち下がりを検出してから１ワード中の最終ビットの後半まで、１／２ビット毎にサンプルが行われる（図１１Ｐ２４〜Ｐ２７参照）。
【００４９】
つまり、最初は立上りを基準に１／２ビット毎にサンプルを行なっていたものが、今度は、立ち下がりを基準にサンプルが行われることを意味する。これは、ＭＩＬ−ＳＴＤ−１５５３ＢデータバスのＳＹＮＣ前半の信号幅が、それ以降の信号幅と比較して違っていることを考慮した動作である。
【００５０】
そして、１ワード中の最終０．５ビットが入力されると、１／２ビットカウンタ１２は図９のＳ１８によってカウント値が４０から０になる（図１１のＰ２８、Ｐ２９参照）。すると、シーケンサ１１はＳ１８→Ｄ→Ｓ１４→Ｓ１５に遷移し、Ｓ１６においてカウント値が“０”であることから、Ｓ１６の“ＹＥＳ”のループをたどりＳ１９に遷移する。
【００５１】
Ｓ１９では、一定時間の遅延経過後、データ取り込み信号１が出力（Ｓ２０）される（図１１のＰ３０参照）。この動作は、パリティビットの後半の信号幅が延びることを考慮に入れたものである。つまり、１ワード転送においては、パリティビットの後半は信号幅が延びる為、次のワードが続かない（無信号）にも関わらず、Ｓ１４の無信号／有信号の判定結果が有信号になってしまう（図１１のＰ３１参照）。そのため、データ取り込み信号１をＳ１９の遅延操作で遅らせて、つまり、デジタルデータ１，２が（０，０）になるタイミング（図１１のＰ３２参照）で、一次記憶回路４に出力し、無信号状態の情報を取得するものである。
【００５２】
このようにすれば、信号幅が延びる最終ビット後半を２回サンプルすることは避けられる。また、複数ワード転送においては、次のワードの先頭（次のワードのＳＹＮＣ信号）のサンプルのみＳ２０によって、遅れることになるが（図１２のＰ３３参照）、ＳＹＮＣ信号は１．５ビット長でレベルの変動は生じない為、Ｓ１９の遅延時間を大きくとらない限り、次のサンプルは可能である（図１２のＰ３４参照）。ただし、サンプルのタイミングが遅れるのは次のワードの１回目のサンプルのみ（図１２のＰ３３のサンプルのこと）であり、以降のサンプルはそれまでのタイミングで行われる（図１２のＰ３５〜Ｐ４０参照）。
【００５３】
つまり、複数ワード転送の場合には、１ワードの最終ビット後半から次のワードへの遷移は、Ｄ→Ｓ１４→Ｓ１５→Ｓ１６→Ｓ１７→Ｓ１８→Ｄ→Ｓ１４→Ｓ１５→Ｓ１６→Ｓ１９→Ｓ２０→Ｓ２１→Ｓ１４→Ｓ１５→Ｓ１６→Ｓ１７→Ｓ１８→Ｄのループをたどることになる。そして、信号幅が大きくなる最終ワード最終ビット後半のサンプルは、Ｄ→Ｓ１４→Ｓ１５→Ｓ１６→Ｓ１７→Ｓ１８→Ｄ→Ｓ１４→Ａをたどることになる。
【００５４】
このように、サンプルタイミング発生回路３のデータ取り込み信号１の出力タイミングは、信号幅の違いに追従させるものである。
【００５５】
次に、一次記憶回路４と二次記憶回路５の動作についての説明を行なう。一次記憶回路４は、デジタルデータ１，２をデータ取り込み信号１が入力されるタイミングで取り込む（図１０のＰ２参照）。又、二次記憶回路５は、一次記憶回路４からの出力データを、データ取り込み信号２が入力されるタイミングで取り込むものである（図１０のＰ４１参照）。
【００５６】
一次記憶回路４で最初にデータが取り込まれるのは、図９のＳ５のタイミングである。サンプルタイミング発生回路３は、最初のデータ取り込み信号１が出力されてから、１／２ビット幅経過後に最初のデータ取り込み信号２が出力され（図１０のＰ４１参照）、その後は１／２ビット幅毎に出力される（図１０のＰ４２〜Ｐ４４参照）。そして、二次記憶回路５は一次記憶回路４の出力データを、データ取り込み信号２が入力されるタイミングでサンプルし、トランスミッタ６に出力する。
【００５７】
このようにしてデータ取り込み信号１と１／２ビット幅遅らせたデータ取り込み信号２を使用することにより、信号幅の広がりを吸収することができ、従って正常な波形に整形することができる。なお、トランスミッタ６は、二次記憶回路５の信号をＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの規定電圧に変換・出力するものである。
【００５８】
【発明の効果】
本発明によれば、入力信号の立上がり時を起点として一定周期でデータが格納される第１格納手段と、前記立上がり時に続く立さがり時を起点として一定周期で前記第１格納手段に格納されたデータが格納される第２格納手段とを含み、前記第２格納手段に格納されたデータが時系列に出力される構成であるため、入力信号の信号幅の変動を吸収することが可能となる。さらに、入力信号最初のエッジが本来のタイミングよりも前後した場合でも入力信号の信号幅の変動を吸収することが可能となる。さらに、三値信号を二値信号に変換する信号変換手段を設けることも可能であるため、ＭＩＬ−ＳＴＤ１５５３Ｂバスのような複流形式の信号に本発明を適用することが可能となる。
【００５９】
又、本発明による他の発明によれば、入力信号の立上がり時を起点として一定周期でデータを第１格納部に格納する第１ステップと、前記立上がり時に続く立さがり時を起点として一定周期で前記第１格納部に格納されたデータを第２格納部に格納する第２ステップとを含み、前記第２格納部に格納されたデータが時系列に出力される構成であるため、上記本発明と同様の効果を奏する。
【００６０】
具体的には、第１の効果は、ＭＩＬ−ＳＴＤ−１５５３ＢデータバスのＳＹＮＣビット及びパリティビット波形の信号幅の変動を吸収できる。その理由は、次のようなものである。信号幅の変動が大きいＳＹＮＣビットの最初の１．５ビットとパリティビットについては、その変動幅を考慮したサンプリングを行い、それ以外のビットについては別のタイミングでサンプリングを行なっている。サンプリングしたデータは一時的に共通の記憶装置に格納し、それを再度、統一したタイミングでサンプリングすることにより、サンプリングタイミングのずれを緩衝できるからである。
【００６１】
第２の効果は、伝送路延長機能が実現できる。その理由は、信号波形の整形を行なっているため、伝送中の歪みが除去でき、信号波形の再生が可能になるからである。そのため、伝送路の延長が可能となる。
【図面の簡単な説明】
【図１】本発明に係る信号波形整形回路の最良の実施の形態の構成図である。
【図２】ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの信号形式を示す模式図である。
【図３】１ワードの波形図である。
【図４】論理レベルの定義を示す波形図である。
【図５】レシーバ１の入力波形及び出力波形を示す図である。
【図６】ＭＩＬ−ＳＴＤ−１５５３Ｂデータバスの特性を示す信号波形図である。
【図７】サンプルタイミング発生回路３の一例の構成図である。
【図８】デジタルデータ１，２の波形とカウント値との関係を示す模式図である。
【図９】サンプルタイミング発生回路３の動作を示すフローチャートである。
【図１０】サンプルタイミング発生回路３のタイミングチャートである。
【図１１】サンプルタイミング発生回路３のタイミングチャートである。
【図１２】サンプルタイミング発生回路３のタイミングチャートである。
【図１３】先行技術に開示された波形整形装置の構成図である。
【図１４】バイフェーズ符号の一例の波形図である。
【符号の説明】
１  レシーバ
２  エッジ検出回路
３  サンプルタイミング発生回路
４  一次記憶回路
５  二次記憶回路
６  トランスミッタ
７  クロック信号発生器
１１  シーケンサ
１２  １／２ビットカウンタ
１３  １／２ビット幅遅延回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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