(57)【特許請求の範囲】
【請求項１】
２個の数の和を計算する装置であって、
前記２個の数を表す符号付きディジット範囲３基数４の語と、
負性微分抵抗を示し、和を計算する少なくとも１個の装置と、
加算回路Ａ（０）、Ａ（１）、・・・、Ａ（Ｌ）であって、Ａ（ｉ）の出力はその２個の入力の和に比例する加算回路と、
変換器Ｋ（０）、Ｋ（１）、・・・、Ｋ（Ｌ）であって、変換器Ｋ（ｉ）の入力はＡ（ｉ）の前記出力に接続され、４Ｃ（ｉ＋１）＋Ｗ（ｉ）の入力について第１の出力Ｗ（ｉ）と第２の出力Ｃ（ｉ＋１）を有し、共振トンネルデバイスを備える変換器と、
加算回路Ｔ（１）、Ｔ（２）、・・・、Ｔ（Ｌ）であって、Ｔ（ｉ）の第１の入力はＫ（ｉ）の前記第１の出力に接続され、第２の入力はＫ（ｉ−１）の前記第２の出力に接続され、Ｒ（ｉ）の出力はその２個の入力の和に比例する加算回路を有し、
Ｒ（０）＝Ｗ（０）およびＲ（Ｌ＋１）＝Ｃ（Ｌ＋１）であって、Ｒ（０）からＲ（Ｌ＋１）までによって決められるＬ＋２ディジットを持つ基数４の語の値は、前記２個の数の和であり、
前記変換器は、電圧分割器によって接続される２個の共振トンネル多重折り畳み回路を有する前記装置。
【請求項２】
請求項１に記載の装置であって、前記共振トンネル多重折り畳み回路が、エミッタに集積される１個以上の共振トンネルデバイスを備えるバイポーラトランジスタを有する前記装置。
【請求項３】
符号付き範囲５ディジットを２ディジット符号付き基数４の語に変換する装置であって、
第１の共振トンネル多重折り畳み回路と、
第２の共振トンネル多重折り畳み回路と、
前記第１及び前記第２の共振トンネル多重折り畳み回路に接続され、符号付き範囲５ディジットの信号を２ディジット符号付き基数４の語に変換する電圧分割回路を有する前記装置。
【発明の詳細な説明】
【０００１】
0003724825.tif 000002
【０００２】
【産業上の利用分野】
この発明は一般に集積回路に関し、より詳しくは共振トンネル効果（ｒｅｓｏｎａｎｔ  ｔｕｎｎｅｌｉｎｇ）デバイスを備える多値論理回路に関する。
【０００３】
【従来の技術】
多値論理操作を実現する共振トンネル効果デバイスおよび方法に関連してこの発明の背景を説明するが、これはこの発明の範囲を制限するものではない。
【０００４】
共振トンネル効果デバイス
過去１０年間に、ヘテロエピタキシャル技術により、研究者は各種の超格子、量子井戸、共振トンネル効果構造の電気特性を研究した。共振トンネル効果ダイオードに関する最初の提言と研究はチャン（Ｃｈａｎｇ）、エサキ、ツ（Ｔｓｕ）によって報告され（応用物理学レター、２４、５９２ページ）、その後ソルナー（Ｓｏｌｌｎｅｒ）他がこれを展開して（応用物理学レター、４３、５８８ページ）、この構造に大きな負の差抵抗（以後ＮＤＲと呼ぶ）があることを観測した。電荷が量子井戸を通して移動するときは離散エネルギー状態だけをとることができるので、共振トンネル効果ダイオード（ＲＴＤ）の電流電圧関係にはピークができる。すなわちゼロから増加する電圧を加えるとダイオードの電流は増加し、次に、より大きい印加電圧の広い範囲で減少する。これまでに、エピタキシャルスタック（ｓｔａｃｋ）内での一連のＲＴＤの組み合わせから成る多重ピーク共振トンネル効果デバイス（以後Ｍ−ＲＴＤと呼ぶ）が示されている。最近テキサス・インスツルメンツ社で、室温において一つのヘテロ構造で１５の共振ピークを持つものが作られた。
【０００５】
ＲＴＤの初期の研究以来、多くの３端子共振トンネル効果デバイスが提案され、提示された（例えば、Ｆ．カパソ（Ｃａｐａｓｓｏ）、Ｓ．セン（Ｓｅｎ）、Ｆ．ベルトラム（Ｂｅｌｔｒａｍ）、高速度半導体デバイス（Ｓ．Ｍ．Ｓｚｅ，ｅｄ．）、４６５ページ、ジョンワイリー・アンド・サンズ社、ニューヨーク、を参照）。ＲＴＤを従来のトランジスタのいろいろの端子に結合することにより、共振トンネル効果トランジスタの大きなグループができた。これらのトランジスタの中で最も有望なものは、共振トンネル効果バイポーラトランジスタ（ＲＴＢＴ）（例えば、Ｆ．カパソ、Ｓ．セン、Ａ．Ｙ．チョー（Ｃｈｏ）、応用物理学レター、５１、５２６ページ、を参照）、共振トンネル効果熱電子トランジスタ（ＲＨＥＴ）（例えば、Ｎ．ヨコヤマ他、固体エレクトロニクス、３１、５７７ページ、を参照）、共振トンネル効果電界効果トランジスタ（ＲＴＦＥＴ）である。これらのデバイスは、ヘテロ接合バイポーラトランジスタや熱電子トランジスタや電界効果トランジスタのエミッタ端子にそれぞれＲＴＤを結合して作る。
【０００６】
共振トンネル効果ダイオードやトランジスタなどのナノ電子デバイスについては、従来のトランジスタが動作する寸法よりはるかに小さい寸法で動作する可能性を多くの研究所で研究中である。これらのデバイスの設計の目標は、量子効果自体を利用してナノメートル程度の寸法にすることである。このようなナノ電子デバイスは、例えば次の文献に記述されている。
米国特許番号４，５８１，６２１、「量子デバイス出力スイッチ」、リード（Ｒｅｅｄ）へ１９８６年４月８日に発行。
米国特許番号４，７０４，６２２、「負の相互コンダクタンスデバイス」、カパソ他へ１９８７年１１月３日に発行。
米国特許番号４，７２１，９８３、「３端子トンネル効果デバイス」、フレーザー（Ｆｒａｚｉｅｒ）へ１９８８年１月２６日に発行。
米国特許番号４，８４９，７９９、「共振トンネル効果トランジスタ」、カパソ他へ１９８９年７月１８日に発行。
米国特許番号４，８５１，８８６、「二値超格子トンネル効果デバイスと方法」、リー（Ｌｅｅ）他へ１９８９年７月２５日に発行。
米国特許番号４，８５３，７５３、「共振トンネル効果デバイスとデバイスの運転モード」、カパソ他へ１９８９年８月１日に発行。
米国特許番号４，９１２，５３１、「３端子量子デバイス」、リード他へ１９９０年３月２７日に発行
米国特許番号４，９５９，６９６、「３端子トンネル効果デバイスと方法」、フレンズリー（Ｆｒｅｎｓｌｅｙ）他へ１９９０年９月２５日に発行
米国特許番号４，９９９，６９７、「シーケンシャルクウエンチング共振トンネル効果トランジスタ」、カパソ他へ１９９１年３月１２日に発行。
【０００７】
【発明が解決しようとする課題】
多値論理
二進演算集積回路（ＩＣ）により埋め込み双対プロセッサや高性能のコンピュータの性能が格段に進歩したが、寸法の限界があるため従来のＩＣの速度と密度を更に増加させるには限度があった。紀元２０００年以後の早い時期には、量子の機械的効果によって従来のトランジスタの寸法は原理的な限界に達する（例えば、Ｒ．Ｔ．ベート（Ｂａｔｅ）、ナノ技術、１、１ページ、１９９０年、を参照）。寸法が約０．１μｍ以下になると従来のデバイスは漏れを生じるので、寸法を小さくしてもＩＣの性能を上げることができなくなる。
【０００８】
将来の超高性能のディジタルシステムでは、データの待ち時間を最小にするには１０ＧＨｚを超えるクロック速度が必要である。シリコンのＶＬＳＩ技術を基にした二進計算を用いる現在のシステムは、複雑なけた上げリップル減少方式を用いてかなり性能を上げることができよう。しかしあるクラスのシステムに対しては、データの待ち時間と超高速度計算の要件からこの方法は適当でなくなると思われる。
【０００９】
多値論理（以下ＭＶＬと呼ぶ）回路は速度と密度（同じ最小の空間に対して）を増加させる可能性を持っている。それは一つのＭＶＬ回路で多数の二進ビットを同時に処理できるからである。冗長な数体系を用いてリップルけた上げなし操作を行うことができる多値論理加算器および掛け算器の例については、例えば、Ｌ．Ｊ．ミチール（Ｍｉｃｈｅｅｌ）、ＭＶＬに関する国際シンポジウム議事録、１９９２年や、Ｊ．ゴトー（Ｇｏｔｏ）他、国際固体回路会議、１９９１年や、Ｍ．カネヤマ、Ｍ．ノムラ、Ｔ．ヒグチ、ＭＶＬに関する国際シンポジウム議事録、１９９０年、を参照されたい。現在まで、これらの方法は、従来の集積回路グループ（例えばＣＭＯＳやヘテロ接合ＥＣＬ）を用いるという前提で提案されている。
【００１０】
【課題を解決するための手段】
多重共振トンネル効果デバイスは、高密度で超高性能の多値論理演算集積回路を実現できる優れた利点があることが分かった。従来の技術（例えばＣＭＯＳやヘテロ接合ＥＣＬ）では複雑な回路や多数の要素が必要なので、ＭＶＬ  ＩＣに用いるのは適当でないようである。共振トンネル効果デバイスは、量子的な寸法限界に達する前でも、超高速で超高密度の回路を実現できる新規な特性を持っている。多重の負の相互コンダクタンス領域を持つデバイスを用いる構造であれば多重二進ビットを非常に効率的に処理できるので、共振トンネル効果デバイスを用いて作った多値論理回路は従来のＩＣ技術による二進回路や多値回路より速度と密度が大きい。
【００１１】
一般に、またこの発明の一形式では、符号付きディジット範囲３基数４の語で表される二つの数の和を計算する加算器は、各入力語の対応するディジットを加算してディジットの和を作る加算回路と、電圧分割器を接続する多レベル折りたたみ回路を用いてディジットの和を中間和とけた上げディジットに分解する変換器回路と、中間和とけた上げディジットを加算して結果のディジットを作る第２の組の加算回路で構成する。和は同様に符号付きディジット範囲３基数４の語で表すことが望ましい。多レベル折りたたみ回路は、バイポーラトランジスタと多重ピーク共振トンネル効果ダイオードで構成する共振トンネル効果トランジスタを含むことが望ましい。
【００１２】
この発明の加算器には、従来の加算器に比べていくつかの技術的な利点がある。例えばここに説明する新しい加算器は、従来の加算器より速くて密度が高い。リップルけた上げは、ここに説明する望ましい実施態様によって除くことができる。回路の速度は入力語の幅には依らない。その他の技術的な利点は、以下の説明や図や特許請求の範囲から、この技術に精通した人には容易に明かである。
【００１３】
【実施例】
多値論理演算の利点を次の例で示す。ほとんどの従来のディジタルプロセッサは、基数２範囲２の命数法で数を表す。すなわち各ディジットの単位値は基数２の数列（１，２，４，８など）で増加し、各ディジットは二値の一方の値（０または１）だけをとる。従来のディジタルプロセッサの構造では、１回のプロセッササイクルでＮビットの数の対を加えることができる。しかしけた上げビットが加算器回路を伝播しなければならないので、二進の加算中に時間遅れが起こる。けた上げ伝搬遅れによってプロセッサの性能の上限が決まる。例えば簡単な二進演算を用いて基数２範囲２で表す次の数を加算すると、全加算動作に渡ってけた上げビットの長距離の伝播をしなければならない。
【数１】
0003724825.tif 000003
【００１４】
多値表現を用いてデータのオペランドを符号化して処理すれば、けた上げ伝播の問題はなくなる。この方法は情報を表現するのにより大きい範囲を用いるので、リップルけた上げは起こらず、けた上げ伝播遅れはなくなる。上の例の数を基数２範囲３で表現すれば、けた上げを起こさずに加算することができる。この場合、ビットの各列は二進加算ではなくて数値加算を用いて個別に計算する。計算結果を範囲３で表せばけた上げリップルは必要ない。
【数２】
0003724825.tif 000004
【００１５】
計算結果の範囲は大きいが、結果を表すのに用いる数体系の基数は変わらないことは重要である。すなわち、各ディジット位置の単位値は、やはり基数２の数列１，２，４，８などで増加する。範囲Ｎの命数法を用いて基数Ｍの数列で情報を符号化することを、冗長なディジットＭ，Ｎ符号化と呼ぶ。ディジットが正の値だけをとる場合は、この命数法は冗長な正ディジットＭ，Ｎ符号化と呼ぶ。従って、上の例の命数法は冗長な正ディジット２，３符号化である。正と負のディジット値をとることのできる命数法を、冗長な符号付きディジットＭ，Ｎ符号化と呼ぶ。
【００１６】
上に説明した冗長なディジット演算法の寸法決めと速度の利点は、多重共振トンネル効果デバイスを用いた回路によって非常に効率的に実現できることが分かった。
【００１７】
図１に、冗長な符号付きディジット４，３符号化により表した数の加算器の望ましい実施態様のブロック図を示す。ディジットは、−２，−１，０，１，２の値（すなわち符号付き範囲３命数法）をとる。この命数法の数列は基数４である。図１のブロック図は語幅が最大３ディジットの入力語用であるが、明らかにこの方法は任意の語幅に拡張してよい。
【００１８】
符号付き冗長なディジット４，３符号化を用いて基数４の情報を冗長な符号化（符号付き範囲３）表現で表示したので、リップルけた上げは決して起こらない。つまり任意の出力ディジット、例えばＲ２は、等位または下位の最初の４入力ディジット、例えばＸ２、Ｙ２、Ｘ１、Ｙ１によって完全に決定されることになる。加算は次の３段階で行う。
段階１：  Ｓｉ＝Ｘｉ＋Ｙｉ
段階２：  ４Ｃｉ＋１＋Ｗｉ＝Ｓｉ
段階３：  Ｒｉ＝Ｗｉ＋Ｃｉ
ただし、結果の基数１０の値は次式で与えられる。
【数３】
0003724825.tif 000005
ただし、ｎは出力語のディジットの数である。
【００１９】
図１において、入力ディジットの対（Ｘｉ，Ｙｉ）を先ず加算回路４０を用いて加算して出力ディジットの和  Ｓｉ＝Ｘｉ＋Ｙｉ（上の段階１）を生成する。Ｓｉは状態−４，−３，−２，−１，０，１，２，３，４をとり、従って符号付き範囲５である。次に各ディジットの和を、符号付き範囲５から符号付き範囲３への変換器（以後ＳＲ５−ＳＲ３変換器と呼ぶ）４２によって、けた上げディジットＣｉ＋１、中間和Ｗｉ、制御信号Ｅｉ＋１に変換する。ＳＲ５−ＳＲ３変換器は、上の段階２の分解機能を行う。最後に別の加算回路４０により、隣接するＳＲ５−ＳＲ３変換器が共同して加算して、一つの範囲３の出力結果を得る（上の段階３）。制御信号Ｅｉ＋１は次の上位の変換器で用いて、結果のディジットを符号付き範囲３にする。ここに示した加算器を拡張して、任意の語幅の二つの数の和を計算することができる。部分的な中間の結果だけを回路内で共同にするので、回路の速度は入力ディジットの数に依らない。
【００２０】
望ましい回路の実施態様の動作についての以下の説明では、入力と出力は電圧ではなくて状態を用いて表す。各状態に対応する電圧は設計の際に選択するものであり、電圧と状態との対応はこの技術の関係者には明かである。例えば、ある回路設計では、各状態と次の状態との差は０．３ボルトである。望ましい実施態様の加算器では、一般に回路の電圧は対応する状態に比例する。別の実施態様では、電圧と状態との関係は必ずしも厳密に線形や比例である必要はない。
【００２１】
加算回路４０の機能は、入力の和に比例する出力を発生する回路であればどれでもよい。このような回路はこの技術でよく知られている。
【００２２】
ＳＲ５−ＳＲ３変換器の望ましい実施態様のブロック図を図２に示す。比較器５８はディジット和をＳｉを０．５と比較して制御信号Ｅｉ＋１を発生する。Ｅｉ＋１は次の上位の変換器の入力である。Ｓｉが０．５より大きければＥｉ＋１＝１であり、そうでなければＥｉ＋１＝０である。
【００２３】
中間和サブ回路６０の入力はＳｉとＥｉの二つで、Ｅｉは次の下位の変換器からの制御信号である。中間和サブ回路は出力Ｗｉを出す。図３Ａと３Ｂは、中間和サブ回路６０の望ましい実施態様の略図である。図３Ａの回路は、入力ＳｉとＥｉに依存する中間信号ＭｉとＮｉを生成する。図３Ｂの回路は、Ｅｉが高であればＷｉ＝Ｎｉ−Ｍｉを出し、Ｅｉが低であればＷｉ＝Ｍｉ−Ｎｉを出す。これらの回路の動作について以下に説明する。
【００２４】
共振トンネル効果デバイス（ＲＴＤ）は、一つ以上の量子井戸を通る電荷キャリアの共振トンネル効果による負の差抵抗を示すデバイスである。図４および図５Ａ−５Ｃに示すように、印加したバイアスによってデバイス内の量子伝導状態が一つの電気接触内のフェルミレベルに合致したときにＲＴＤのＩ−Ｖ曲線にピークが発生する。図５Ａ、５Ｂ、５Ｃは、図４の点Ａ、Ｂ、Ｃでそれぞれ電圧を印加したときのＲＴＤの伝導帯のエネルギー図を示す。バイアス電圧のＩ−Ｖピークの位置は、デバイスを製作するのに用いたヘテロ構造の構成と層の厚さを制御することによって調整することができる。ＲＴＤを直列に結合すると、図６に示す例示のＩ−Ｖ特性のようなＩ−Ｖ特性を持つ多重ピークＲＴＤ（Ｍ−ＲＴＤ）を生成する。この例では、同じヘテロ構造内でＲＴＤを積み重ねて製作することにより、８ピークのＩ−Ｖ特性が得られた。繰り返すが、ピークの数とバイアスの分離は、製造工程中に制御できるパラメータである。
【００２５】
中間和サブ回路６０の動作を、中間和サブ回路の一部の略図である図７を参照して説明する。多レベル折りたたみ回路６４の望ましい実施態様は、共振トンネル効果トランジスタ５４と、ＶＣＣとコレクタとの間の負荷抵抗ＲＬと、入力電圧源ＶＩＮを備える。共振トンネル効果トランジスタ５４の望ましい実施態様は、図に示すようにバイポーラトランジスタと、このトランジスタのエミッタに結合した多ピーク共振トンネル効果ダイオードの組み合わせ、またはエミッタに結合したＭ−ＲＴＤすなわち多重単一ピークＲＴＤを備える個別のトランジスタである。入力電圧ＶＩＮがゼロから増加するに従ってコレクタ電流は増加し始め、ＶＯＵＴはＶＣＣから減少を始める。ＶＯＵＴは引き続き減少して、Ｍ−ＲＴＤ５２にかかる電圧は最初のピーク電圧に達する。入力電圧が増加し続けると、Ｍ−ＲＴＤ５２が動作して電流を制限し、ＶＯＵＴは増加する。ＶＩＮが更に増加するとこのサイクルを繰り返して、図８に示す入力−出力関係が生じる。この回路はほぼ「方形波」の伝達関数になることが分かる。レベル間の電圧の遷移は、負荷抵抗と、Ｍ−ＲＴＤ５２の山と谷の電流の差と、負荷デバイス（この図では抵抗ＲＬであるが、能動的な負荷も考えられる）の積で決まる。同様にレベル間の遷移の傾斜は、主としてＭ−ＲＴＤ５２のＩ−Ｖ特性と負荷デバイスによって決まる。中間和サブ回路の望ましい実施態様（図３Ａ）は、２個のこれらの共振トンネル効果トランジスタ多レベル折りたたみ回路６４に電圧分割器を図のように接続したものである。
【００２６】
図３Ａにおいて、制御信号Ｅｉが高であればトランジスタＱ３に電流は流れない。ＶＲＥＦの選び方は、同様なＩ−Ｖ特性を持つＭ−ＲＴＤに対して、基準電圧ＶＲＥＦに対するＱ２のベース電圧が同じ基準電圧に対するＱ１のベース電圧の名目上半分になるようにする。この場合のＭｉとＮｉ対Ｓｉの関係を図９に示す。Ｑ１対Ｑ２のベース電圧の分割により、図に示すようにＮｉの状態はＭｉの状態が２回変わる毎に１回だけ変わる。図３Ｂにおいては、やはり制御信号が高であればトランジスタＱ８はオンでトランジスタＱ９はオフになる。出力ＷｉはトランジスタＱ４とＱ５への入力だけに依存し、図から明かなようにＷｉ＝Ｎｉ−Ｍｉである。図１０は、制御信号入力が高のときの中間和サブ回路の伝達関数を示す。
【００２７】
再び図３Ａにおいて、制御信号Ｅｉが低のときはベース・エミッタ接合オン電圧の２倍の電圧がＱ３のベースにかかる。導通しているトランジスタＱ３のベース対エミッタ電圧がＤ１またはＤ２にかかる順バイアスダイオード電圧と実質的に同じであれば、Ｑ３のエミッタの抵抗Ｒ４にベース・エミッタ接合オン電圧がかかり、従ってＱ３に流れる電流はＶＲＥ／Ｒ４である。このため、図１１に示すようにＮｉ対Ｓｉ特性は１状態（ＶＢＥＲ３／Ｒ４）だけ移動する。Ｍｉの伝達関数は変わらない。図３Ｂにおいて再び制御信号Ｅｉが低であれば、トランジスタＱ９はオンでトランジスタＱ８はオフになる。出力ＷｉはトランジスタＱ６とＱ７の入力にだけ依存し、図から明らかなように、Ｗｉ＝Ｍｉ−Ｎｉである。図１２は、制御信号入力が低のときの中間和サブ回路の伝達関数を示す。
【００２８】
ＳＲ５−ＳＲ３変換器の最後のサブ回路はけた上げディジットサブ回路６２である。けた上げディジットサブ回路の入力はＳｉとＥｉで、上の段階２で定義したように、けた上げディジットＣｉ＋１を発生する。けた上げディジットサブ回路の望ましい実施態様を図１３Ａと１３Ｂに示す。図に示すように、けた上げディジットサブ回路は、抵抗器Ｒ７で構成する電圧分割器を接続した２個の共振トンネル効果多レベル折りたたみ回路６４と、基準電圧ＶＲＥＦＣとを備える。更に中間和サブ回路のものと同様な移動回路を図に示す。けた上げディジットサブ回路６２の動作について以下に説明する。
【００２９】
制御信号が
【数４】
0003724825.tif 000006
のときはＱ１０にもＱ１１にも電流は流れない。トランジスタＱ１２と抵抗器Ｒ５と電流源により、図１４のＫｉの伝達関数に示すように、状態が−２．５のとき（すなわちＳｉ入力の「レベルが移動した」とき）、Ｋｉ折りたたみ回路に最初の上向き遷移が起こる。電圧分割器回路により、入力状態Ｓｉの１／４がＱ１３のベースに与えられ、Ｓｉの１／８がＱ１４のベースに与えられて、Ｋｉ折りたたみ回路は同じＳｉ入力電圧範囲でＬｉ回路の２倍の数の状態遷移を示す。この伝達関数を図１４に示す。ＫｉおよびＬｉ折りたたみ回路の出力レベルは、多重共振トンネル効果デバイス５２の山と谷の電流とＲ８の値によって決まる。出力ＫｉとＬｉは図１３Ｂの回路に与えられ、出力Ｃｉ＋１＝Ｌｉ−Ｋｉを発生する。得られるＣｉ＋１の伝達関数を図１５に示す。
【００３０】
制御信号が
【数５】
0003724825.tif 000007
のときはＱ１０とＱ１１に電流が流れ、入力Ｓｉのレベルは更に移動する。図１６のＫｉの伝達関数に示すように、Ｒ６を適当に選べば、Ｋｉ折りたたみ回路の入力の最初の上向き遷移は状態−１．５に移動する。Ｌｉの遷移も同様に移動し、ベース電圧の２対１の関係は変わらない。Ｌｉの伝達関数を図１６に示す。再び図１３Ｂの回路により、Ｃｉ＋１＝Ｌｉ−Ｋｉになる。得られるＣｉ＋１の伝達関数を図１７に示す。
【００３１】
望ましい共振トンネル効果デバイスのパラメータ
上に述べたＭｉ、Ｎｉ、Ｋｉ、Ｌｉ対Ｓｉの伝達関数を発生するために、多ピーク共振トンネル効果デバイス５２は一般に少なくとも４個の共振ピークをほぼ等間隔の電圧で発生しなければならない。多ピーク共振トンネル効果ダイオードは、ＲＴＤの直列結合か、単一の結合した量子井戸ヘテロ構造を用いて得ることができる。ＲＴＤを直列に結合すると、結合の鎖の中のオフ共振ＲＴＤが望ましくない内部直列抵抗ＲＳを生じる場合がある。この直列抵抗は、山と谷の電流の差と、負の差抵抗と正の直列抵抗ＲＳの差と積に等しい大きさの電圧ヒステリシスを生じる。このヒステリシスの効果が現れるのは、累積した直列抵抗がＲＴＤの負の差抵抗を超えたときである。従って直列に接続することのできるＲＴＤの全数は一般に、使用するデバイスの累積した直列抵抗によって制限される。
【００３２】
共振トンネル効果デバイスの電気的特性は、部分的には構成要素の層の厚さによって決まる。３ピーク特性を示す共振トンネル効果ダイオード構造の一例を表１に示す。この構造はエピタキシャル形成した層の積み重ねで、層１を基板上に形成し、層２を層１の上に形成し、というようにする。
【表１】
0003724825.tif 000008
この例のＭ−ＲＴＤのヒステリシスの測定値は３ｍＶより小さい。
【００３３】
ＭＶＬ回路のノイズマージンを十分にとるためには、Ｍ−ＲＴＤは一般に比較的に等しいピーク電流、比較的に等しい谷電流、比較的に等しい間隔のピーク電圧、適度の山と谷の比、低いヒステリシスを持たなければならない。表２は、いくつかのＭ−ＲＴＤパラメータの望ましい値を示す。
【表２】
0003724825.tif 000009
【００３４】
同様に、バイポーラ・スイッチイング・トランジスタのパラメータにも、望ましい値を与えることができる。表３は、いくつかのトランジスタのパラメータの望ましい値を示す。
【表３】
0003724825.tif 000010
【００３５】
この発明の別の実施態様では、望ましい実施態様から制御信号と関連する回路を除いてもよい。この別の実施態様では、出力語Ｒはやはり和Ｘ＋Ｙを表すが、必ずしも符号付きディジット範囲３基数４ではない。
【００３６】
上に述べた回路に関しては、多くの別の実施態様が可能である。共振トンネル効果多レベル折りたたみ回路は、一般にＭ−ＲＴＤ回路に関連して任意の電流スイッチイングデバイスで構成してよい。ダイオードは、バイポーラトランジスタのベースをコレクタに短絡したもので置き換えてよい。
【００３７】
次の表４は、いくつかの実施態様とその図の概要を示す。
【表４】
0003724825.tif 000011
【００３８】
以上、いくつかの望ましい実施態様について詳細に説明した。この発明の範囲は、ここに述べたものとは異なるが特許請求の範囲には含まれる実施態様を含むものである。
【００３９】
内部および外部の接続は、抵抗的、容量的、直接的または間接的、中間の回路経由、その他、であってよい。実際の要素としては、シリコン、ガリウムひ素、またはその他の電子材料グループを用いた離散要素または完全な集積回路が考えられる。
【００４０】
例示の実施態様に関してこの発明を説明したが、この説明は制限的に解釈してはならない。例示の実施態様の各種の変形や組み合わせやこの発明の他の実施態様は、この説明を参照すればこの技術に精通した人には明かである。従って特許請求の範囲は、このような変形や実施態様を全て含むものである。
【００４１】
以上の説明に関して更に以下の項を開示する。
（１）  符号付きディジット範囲３基数４の語で表される二つの数の和を計算し、負の差抵抗を示す少なくとも１個のデバイスを備える装置。
（２）  前記デバイスは共振トンネル効果デバイスである、第１項記載の装置。
（３）  前記和は、符号付きディジット範囲３基数４の語で表される、第１項記載の装置。
【００４２】
（４）  加算回路Ａ（０），Ａ  （１），．．．，Ａ（Ｌ）であって、Ａ（ｉ）の出力は２入力の和に比例する加算回路と、
変換器Ｋ（０），Ｋ（１），．．．，  Ｋ（Ｌ）であって、変換器Ｋ（ｉ）の入力は前記Ａ（ｉ）の出力に接続し、第１出力Ｗ（ｉ）と第２出力Ｃ（ｉ＋１）は４Ｃ（ｉ＋１）＋Ｗ（ｉ）の入力であり、共振トンネル効果デバイスを備える変換器と、
加算回路Ｔ（１），Ｔ（２），．．．，Ｔ（Ｌ）であって、Ｔ（ｉ）の第１入力は前記Ｋ（ｉ）の第１出力に接続し、第２入力は前記Ｋ（ｉ−１）の第２出力に接続し、出力Ｒ（ｉ）はその２入力の和に比例する加算回路と、
を更に備え、
Ｒ（０）＝Ｗ（０）およびＲ（Ｌ＋１）＝Ｃ（Ｌ＋１）であって、Ｒ（０）からＲ（Ｌ＋１）までによって決まるＬ＋２ディジットを持つ基数４の語の値は前記二つの数の和である、
第１項記載の装置。
【００４３】
（５）  前記変換器は電圧分割器を接続する２個の共振トンネル効果多レベル折りたたみ回路を備える、第４項記載の装置。
（６）  前記共振トンネル効果多レベル折りたたみ回路は、エミッタに結合した一つまたは複数の共振トンネル効果デバイスを持つバイポーラトランジスタを備える、第５項記載の装置。
【００４４】
（７）  数ＡとＢを加算する装置であって、ＡとＢはそれぞれ符号付きディジット範囲３基数４の語ＸとＹで表され、Ｘはディジット状態Ｘ（０）からＸ（Ｌ）までを持ち、Ｙはディジット状態Ｙ（０）からＹ（Ｌ）までを持ち、前記装置は、
０からＬまでの番号の付いたＬ＋１個の入力加算回路であって、ｉ番目の入力加算回路はＸ（ｉ）に接続するＸ入力と、Ｙ（ｉ）に接続するＹ入力と、Ｘ（ｉ）＋Ｙ（ｉ）に比例する出力Ｓ（ｉ）を持つ入力加算回路と、
０からＬまでの番号の付いたＬ＋１個の符号付き範囲５から符号付き範囲３への変換器であって、ｉ番目の変換器回路の入力はＳ（ｉ）に接続し、出力はＷ（ｉ）とＣ（ｉ＋１）であって４Ｃ（ｉ＋１）＋Ｗ（ｉ）＝Ｓ（ｉ）であり、前記ｉ番目の変換器回路は少なくとも一つの共振トンネル効果ダイオードを備える変換器と、
１からＬまでの番号の付いたＬ個の出力加算回路であって、それぞれＷ（ｉ）に接続する第１入力と、Ｃ（ｉ）に接続する第２入力と、Ｗ（ｉ）＋Ｃ（ｉ）に比例する出力Ｒ（ｉ）を持つ出力加算回路と、
を備え、
前記数ＡとＢの和は符号付きディジット基数４の語Ｒで計算して表し、Ｒはディジット状態Ｒ（０）からＲ（Ｌ＋１）までを持ち、Ｒ（０）＝Ｗ（０）およびＲ（Ｌ＋１）＝Ｃ（Ｌ＋１）であり、前記和の基数１０の値は
【数６】
0003724825.tif 000012
で与えられる装置。
【００４５】
（８）  前記ｉ番目の符号付き範囲５から符号付き範囲３への変換器は、
Ｓ（ｉ）が０．５以下の時は第１出力状態であり、Ｓ（ｉ）が０．５を超えるときは第２出力状態である出力Ｅ（ｉ＋１）と、
（ｉ−１）番目の変換器の前記出力Ｅ（ｉ＋１）に接続する入力Ｅ（ｉ）であって、Ｅ（ｉ）が前記第１出力状態に等しいときはＷ（ｉ）は状態−１，０，１，２に制限されまたＣ（ｉ＋１）は状態−１と０に制限され、Ｅ（ｉ）が前記第２出力状態に等しいときはＷ（ｉ）は状態−２，−１，０，１に制限されまたＣ（ｉ＋１）は状態０と１に制限される入力Ｅ（ｉ）と、
を備え、
前記数ＡとＢの和を符号付きディジット範囲３基数４の語Ｒで計算して表示し、Ｒはディジット状態Ｒ（０）からＲ（Ｌ＋１）までを持ち、Ｒ（０）＝Ｗ（０）およびＲ（Ｌ＋１）＝Ｃ（Ｌ＋１）であり、前記和の基数１０の値は
【数７】
0003724825.tif 000013
で与えられる、第７項記載の装置。
【００４６】
（９）  符号付き範囲５のディジットを２ディジットの符号付き基数４の語に変換し、電圧分割回路を接続する２個の共振トンネル効果多レベル折りたたみ回路を備える装置。
【００４７】
（１０）  高密度で超高性能の多値論理演算集積回路を実現するための、極めて大きな利点を持つ共振トンネル効果デバイスを含む回路を開示する。多重の負の相互コンダクタンス領域を持つデバイスを用いる構造であれば多重二進ビットを非常に効率的に処理できるので、共振トンネル効果デバイスを用いて作った多値論理回路は、従来のＩＣ技術による二進回路や多値回路より速度と密度が大きい。この発明の一形式では、符号付きディジット範囲３基数４の語で表される二つの数の和を計算する加算器は、入力語ＸとＹの対応するディジットを加算してディジット和Ｓｉを作る加算回路４０と、電圧分割器を結合する多レベル折りたたみ回路６４を用いてディジットの和を中間和とけた上げディジットに分解する符号付き範囲５から符号付き範囲３への変換器回路４２と、中間和とけた上げディジットを加算して結果のディジットを作る第２組の加算回路４０で構成する。和は同様に符号付きディジット範囲３基数４の語で表すことが望ましい。多レベル折りたたみ回路は共振トンネル効果トランジスタ（例えば、エミッタに結合する多重ピーク共振トンネル効果ダイオード５２を備えるバイポーラトランジスタ）を含むことが望ましい。
【図面の簡単な説明】
この発明の新規な特徴は特許請求の範囲に規定されている。しかし発明そのものもその他の特徴や利点も、詳細な説明を以下の図面に関連して読めば最も良く理解することができる。
【図１】冗長な符号付きディジット範囲３基数４の加算器の望ましい実施態様のブロック図。
【図２】符号付き範囲５から符号付き範囲３への変換器の望ましい実施態様のブロック図。
【図３】Ａは中間和サブ回路の望ましい実施態様の略図。
Ｂは中間和サブ回路の望ましい実施態様の略図。
【図４】代表的な共振トンネル効果ダイオードの電流−電圧特性のグラフ。
【図５】Ａは代表的な共振トンネル効果ダイオードの印加電圧を増加させたときの伝導帯のエネルギー図。Ｂは代表的な共振トンネル効果ダイオードの印加電圧を増加させたときの伝導帯のエネルギー図。Ｃは代表的な共振トンネル効果ダイオードの印加電圧を増加させたときの伝導帯のエネルギー図。
【図６】８ピーク共振トンネル効果ダイオードの電流−電圧特性図。
【図７】共振トンネル効果多レベル折りたたみ回路の略図。
【図８】図７の回路の伝達関数。
【図９】制御信号が高のときの中間値ＭｉとＮｉ対Ｓｉの伝達関数。
【図１０】制御信号が高のときの中間和サブ回路の伝達関数のグラフ。
【図１１】制御信号が低のときの中間値ＭｉとＮｉ対Ｓｉの伝達関数。
【図１２】制御信号が低のときの中間和サブ回路の伝達関数のグラフ。
【図１３】Ａはけた上げディジットサブ回路の望ましい実施態様の略図。
Ｂはけた上げディジットサブ回路の望ましい実施態様の略図。
【図１４】制御信号が低のときの中間値ＫｉとＬｉ対Ｓｉの伝達関数。
【図１５】制御信号が低のときのけた上げディジットサブ回路の伝達関数のグラフ。
【図１６】制御信号が高のときの中間値ＫｉとＬｉ対Ｓｉの伝達関数。
【図１７】制御信号が高のときのけた上げディジットサブ回路の伝達関数のグラフ。
【符号の説明】
４０  加算回路
４２  符号付き範囲５から符号付き範囲３への変換器（ＳＲ５−ＳＲ３変換器）
５２  多重ピーク共振トンネル効果デバイス（Ｍ−ＲＴＤ）
５４  共振トンネル効果トランジスタ
５８  比較器
６０  中間和サブ回路
６２  けた上げディジットサブ回路
６４  折りたたみ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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