(57)【特許請求の範囲】
【請求項１】
同一のメモリブロックから読出される出力データを順次に１つずつ選択して出力するマルチプレクサと、
前記マルチプレクサから出力される１番目の出力データを貯蔵するレジスターと、
前記マルチプレクサの出力と前記レジスターの出力とを比較する比較器と、
前記比較器の出力と以前の論理積演算の結果として貯蔵された値を示す自己の出力とを論理積演算し、その結果を再び貯蔵する比較結果貯蔵レジスターと、
制御信号と前記比較結果貯蔵レジスターの出力とを論理積演算した信号に応答して、前記レジスターの出力を１つの代表データ入出力パッドに出力する入出力バッファと、
を具備することを特徴とする半導体装置のデータ入出力回路。
【請求項２】
前記マルチプレクサを制御する選択制御信号は、前記半導体装置の内部に存在する所定のカウンターから供給される信号又はパッドから直接入力される信号がデコーディングされた信号であることを特徴とする請求項１に記載の半導体装置のデータ入出力回路。
【請求項３】
前記選択制御信号は、複数ビットで構成される信号であることを特徴とする請求項２に記載の半導体装置のデータ入出力回路。
【請求項４】
前記比較結果貯蔵レジスターは、初期化の際に、出力が論理”ハイ”に初期化されることを特徴とする請求項１に記載の半導体装置のデータ入出力回路。
【請求項５】
前記制御信号は、前記比較器で比較された最終結果が前記比較結果貯蔵レジスターから出力された後にアクティブにされることを特徴とする請求項１に記載の半導体装置のデータ入出力回路。
【請求項６】
同一のメモリブロックから読出される出力データを順次に１つずつ選択しながら、
１番目に選択した出力データを第１貯蔵部に貯蔵し、
選択された２番目から最後までの出力データを前記第１貯蔵部に貯蔵された１番目の出力データと順次に比較し、
比較の都度、その比較結果と第２貯蔵部に貯蔵されている値とを論理積演算してその結果を再び前記第２貯蔵部に貯蔵し、
最後に論理積演算した結果が前記第２貯蔵部に貯蔵された後に制御信号をアクティブにし、
前記制御信号と前記第２貯蔵部に最後に貯蔵された結果とを論理積演算し、その結果に応答して前記第１貯蔵部に貯蔵された１番目の出力データを１つの代表データ入出力パッドに出力する、
ことを特徴とする半導体装置のデータ入出力方法。
【請求項７】
前記第２貯蔵部の貯蔵内容は、初期化の際に論理”ハイ”に初期化されることを特徴とする請求項６に記載の半導体装置のデータ入出力方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に係り、特に半導体装置における併合されたデータ入出力回路及び方法に関する。
【０００２】
【従来の技術】
近年、半導体メモリ装置は、データ入出力（以下、DQともいう）数の増加に伴ってデータ伝達速度、即ち帯域幅が大きくなってきた。DQ数が1個である×1製品は消え、×4及び×8製品が主流となり、最近は、バイトワイド製品である×16製品も広く使われている。
【０００３】
ところが、テスト時のDQ数は、同時にテストできるメモリ装置の数と相関関係がある。即ち、同時にテストできるメモリ装置の数はDQ数に反比例する。結局、DQ数が多いと、同時にテストできる半導体メモリ装置の数が減少し、テスト時間が長くなる。
【０００４】
従って、同時にテストできるメモリ装置の数を増加させるために、例えば、X16製品を×4としてテストする削減DQスキームや、幾つかのDQを比較することにより、該幾つかのDQを１つのDQに割り当てる併合データ入出力（Merged DQ；以下、MDQともいう）スキームが使われている。
【０００５】
しかし、削減DQスキームの場合には、チップ内で×4及び×16がボンディングオプションにより選択できるように設計する必要がある。また、MDQスキームの場合には、チップ内部の幾つかのデータ入出力ライン、即ち幾つかの内部DQを１つの代表DQに併合するために種々の比較器が使われる。
【０００６】
特に、MDQスキームでは、併合する内部DQの数が少ない場合には問題にならないが、近来、大容量のメモリとロジックが１つのチップに混載された複合半導体装置(以下、MMLともいう)のように、内部DQ数が非常に多い場合には比較器の個数が大きく増加するという問題がある。例えば、内部DQが256個であり、テストシステムで並列テストを実行するために要求される制限によって外部の代表DQを8個にする場合において、1個の代表DQに32個の内部DQを併合する必要がある。ここで、32個の内部DQを全て比較して1個の代表DQに併合するためには31個の1ビット比較器が必要になり、結局248個の1ビット比較器が必要になる。従って、このようなMDQスキームにおいては、内部DQ数が増加するほどレイアウト面積が大きくなるという短所がある。
【０００７】
参考として、図1に4個の内部DQを1個の代表DQに併合する従来のMDQ回路を示す。図1に示す従来のMDQ回路は、4個の内部DQ(Dout0乃至Dout3)を1個の代表DQ111に併合するために、NORゲート101、ANDゲート103及びORゲート105よりなるパリティ発生器と、1個のANDゲート107と、1個の入出力バッファ109を具備する。
【０００８】
【発明が解決しようとする課題】
本発明の目的は、比較器の個数を大幅に削減することができる半導体装置のMDQ回路を提供することにある。
【０００９】
本発明の他の目的は、比較器の個数を大幅に削減することができる半導体装置のMDQ方法を提供することにある。
【００１０】
【課題を解決するための手段】
本発明に係るMDQ回路は、マルチプレクサと、レジスターと、比較器と、比較結果貯蔵レジスターと、入出力バッファとを具備することを特徴とする。
【００１１】
前記マルチプレクサは、同一のメモリブロックから読出される出力データを順次に１つずつ選択して出力する。前記レジスターは、前記マルチプレクサから出力される１番目の出力データを貯蔵する。前記比較器は、前記マルチプレクサの出力と前記レジスターの出力とを比較する。前記比較結果貯蔵レジスターは、前記比較器の出力と自己の出力を論理積演算してその結果を再び貯蔵する。前記入出力バッファは、制御信号と前記比較結果貯蔵レジスターの出力を論理積演算した信号に応答して前記レジスターの出力を１つの代表DQパッドに出力する。
【００１２】
前記比較結果貯蔵レジスターは、初期化の際に、出力が論理"ハイ"になるように初期化される。前記制御信号は、前記比較器で比較された最終結果が前記比較結果貯蔵レジスターの出力に反映された後にアクティブにされる。
【００１３】
本発明に係るMDQ方法は、同一のメモリブロックから読出される出力データを順次に１つずつ選択しながら、１番目に選択される出力データを貯蔵し、２番目から最後までの選択された出力データを前記貯蔵された１番目の出力データと順次に比較し、その比較の都度、その比較結果と論理積演算の結果として以前に貯蔵された値とを論理積演算してその演算結果を再び貯蔵し、最後に論理積演算された結果が貯蔵された後に制御信号をアクティブにし、前記制御信号と最後に貯蔵された演算結果とを論理積演算し、その結果に応答して、貯蔵された１番目の出力データを１つの代表DQパッドに出力することを特徴とする。
【００１４】
【発明の実施の形態】
以下、添付図面を参照しながら本発明の好適な実施の形態を説明する。
【００１５】
図2に示すように、本発明の好適な実施の形態に係る半導体装置のMDQ回路は、マルチプレクサ201と、1ビットレジスター203と、1ビット比較器205と、比較結果貯蔵レジスター209と、入出力バッファ213と、ANDゲート207及び211とを具備する。このMDQ回路は、本発明の好適な実施の形態に係るMDQ方法によって動作し、同一のメモリブロックから読出されるN個の出力データ(Dout0乃至DoutN−1)、即ちN個の内部DQを併合して１つの代表DQ215に出力する回路である。
【００１６】
マルチプレクサ201は、N個の出力データ(Dout0乃至DoutN−1)、即ちN個の内部DQを選択制御信号MCONTに応答して順に１つずつ選択して出力信号Moutとして出力する。選択制御信号MCONTは、半導体装置の内部に存在する所定のカウンター(図示せず)から入力される信号又はパッド(図示せず)から直接入力されるアドレスがデコーディングされた信号であり、例えば複数ビットで構成される。また、選択制御信号MCONTの内容は、例えば、クロックCLKのサイクルごとに順次に増加するように発生される。
【００１７】
1ビットレジスター203は、制御信号CONT0により制御され、クロックCLKに応答してマルチプレクサ201から出力される１番目の出力データDout0を貯蔵して出力信号Routとして出力する。１番目の出力データDout0を1ビットレジスター203に貯蔵する理由は、N個の出力データ(Dout0乃至DoutN−1)を全て比較して、これが全て同一である場合、即ち併合された結果が”真”である場合に、1ビットレジスター203に貯蔵された１番目の出力データDout0を代表DQパッド215を通じて外部に出力するためである。
【００１８】
比較器205は、マルチプレクサ201の出力信号Moutと1ビットレジスターの出力信号Routを比較して、その比較結果を出力信号Coutとして出力する。即ち、比較器205は、マルチプレクサ201より出力される２番目から最後までの出力データ(Dout1乃至DoutN−1)とレジスター203に貯蔵された１番目の出力データDout0を比較して、その比較結果を出力信号Coutとして出力する。
【００１９】
比較結果貯蔵レジスター209は、比較器205の出力信号Coutと自己の出力信号（貯蔵された演算結果）XoutとをNANDゲート207で論理積演算した結果Aoutを制御信号(CONT1乃至CONTN−1)に応答して再び貯蔵する。ここで、比較結果貯蔵レジスター209は、初期に、その出力が論理"ハイ"に初期化される。
【００２０】
入出力バッファ213は、制御信号TRSTと比較結果貯蔵レジスターの出力信号XoutとをANDゲート211で論理積演算した信号に応答して、1ビットレジスターの出力信号Routを１つの代表DQパッド215に出力する。制御信号TRSTは、1ビット比較器205で比較された最終結果が比較結果貯蔵レジスター209から出力された後にアクティブになるように発生される。
【００２１】
図3は図2に示したMDQ回路の動作タイミング図である。ここでは前記半導体装置に内蔵されたメモリブロックがシンクロナスDRAMであり、バストの長さが1であり、CAS待ち時間が2の場合を示す。
【００２２】
以下、図3のタイミング図を参照しながら図2に示す本発明の好適な実施の形態に係るMDQ回路の動作を説明する。まず、半導体装置に読出し命令（READ）が印加されると、所定のメモリブロックから出力データ(Dout、即ちDout0乃至DoutN−1)が出力される。この出力データDoutは、新たな読出し命令（READ）が印加されてデータ内容が変化するまでは最終に読出されたデータをそのまま維持する。マルチプレクサ201は、出力データ(Dout0乃至DoutN−1)を受けて、クロックCLKのサイクルごとに順次に増加する選択制御信号MCONTに応答して、出力データDout0から出力データDoutN−1までを順次に１つずつ選択して出力信号Moutとして出力する。
【００２３】
次に、マルチプレクサ201から出力される１番目の出力データDout0が1ビットレジスター203に貯蔵されて出力信号Routとして出力される。そして、マルチプレクサ201より出力される２番目から最後までの出力データ(Dout1乃至DoutN−1)とレジスター203に貯蔵された１番目の出力データDout0は、比較器205で順次に比較されて、その比較結果(結果1乃至結果N−1)が出力信号Coutとして出力される。
【００２４】
次に、比較器205の出力信号Coutと比較結果貯蔵レジスター209の出力信号XoutがANDゲート207で論理積演算され、その結果Aoutが比較結果貯蔵レジスター209に再び貯蔵される。従って、比較器205で比較された最終結果(結果N−1)が比較結果貯蔵レジスター209に最終的に貯蔵されることになる。この時、不図示の回路で発生される制御信号TRSTは、比較器205で比較された最終結果が比較結果貯蔵レジスター209から出力された後にアクティブにされる。
【００２５】
従って、N個の出力データ(Dout0乃至DoutN−1)が全て同じ場合には、比較結果貯蔵レジスター209の最終出力信号Xoutが論理”ハイ”になり、これにより、ANDゲート211で論理積演算された信号がアクティブになり、1ビットレジスターの出力信号Rout、即ち前記１番目の出力データDout0が１つの代表DQパッド215を通じて外部に出力される。逆に、N個の出力データ(Dout0乃至DoutN−1)のうち互いに異なる出力データがある場合には、比較結果貯蔵レジスター209の出力信号Xoutが論理"ロー"になり、これにより、ANDゲート211で論理積演算された信号がインアクティブになって入出力バッファ213がディスエーブルされ、代表DQパッド215はハイインピーダンス（Hi-Z）状態になる。
【００２６】
以上のように、本発明に係るMDQ回路では、同一のメモリブロックから読出されるN個の出力データを一度にまとめて比較するのではなく、クロックの幾つのサイクルに分けて比較することによって、１つの代表DQについて１つの比較器だけが使われることになる。
【００２７】
なお、本発明を１つの実施の形態を例示して説明したが、本発明は、この実施の形態に限定されるものではなく、本発明の技術的思想の範囲内で様々な変形が可能である。
【００２８】
【発明の効果】
本発明によれば、例えば、１つの代表DQについて１つの比較器だけが使われるので比較器の個数が大幅に削減される。従って、多数の内部DQを有する半導体装置においてレイアウト面積が増加するという問題を解決することができる。
【００２９】
【図面の簡単な説明】
【図１】従来のMDQ（併合データ入出力）回路の回路図である。
【図２】本発明の好適な実施の形態に係るMDQ回路の回路図である。
【図３】図２に示すMDQ回路の動作タイミング図である。
【符号の説明】
201  マルチプレクサ
203  1ビットレジスター
205  1ビット比較器
209  比較結果貯蔵レジスター
213  入出力バッファ
207,211  ANDゲート
【図１】
0003681892.tif 000002
【図２】
0003681892.tif 000003
【図３】
0003681892.tif 000004