(57)【特許請求の範囲】
【請求項１】
半導体チップをバンプ状導体を介して表面実装する配線基板の製造方法であって、
レジストパターンをマスクとして半田接続領域となる開口部を有し、半田の流れ防止ダムとなる第１の膜を形成する工程と、その工程後、レジストパターンを有する基板上に酸化防止用膜となる第２の膜を形成する工程と、リフトオフ法により、半田接続領域の第２の膜は残し、レジストパターン及びそのレジストパターン上の第２の膜は除去する工程と、半田接続領域に半田を形成する工程とを有することを特徴とする配線基板の製造方法。
【請求項２】
請求項１に記載の配線基板の製造方法において、前記第２の膜はＡｕ膜であることを特徴とする配線基板の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、配線基板及びこれを用いた半導体装置並びに電子装置に関し、特に、高速動作を可能にする半導体装置を実現するため、半導体チップをバンプ状導体を介して表面実装する配線基板に適用して有効な技術に関する。
【０００２】
【従来の技術】
半導体装置の代表として知られるＬＳＩは、集積度の向上につれてより多くの機能を持たせることが可能になってきており、また最近においては特に高速動作の可能なＬＳＩの要求が高まっている。一例として、１０Ｇｂ（Ｇｉｇａ  ｂｉｔ）／ｓの信号伝送速度を実現する高速通信用の増幅器に使用可能なＬＳＩが要求されている。
【０００３】
このような高速用のＬＳＩは、半導体チップ（ＬＳＩチップ）を配線基板に実装する場合、一般的に行われているように配線基板上に半導体チップをフェースアップで搭載して、半導体チップの表面のパッド電極と配線基板上の配線層との間をワイヤでボンディングする実装方式では、ボンディングワイヤの存在が高速動作における伝送特性を劣化させるので望ましくない。
【０００４】
このため、半導体チップの表面を配線基板に向けるようにフェースダウンで搭載して、ワイヤボンディングを不要にしたいわゆるフリップ・チップ実装方式を採用することが望ましくなっている。このように、半導体チップを配線基板に表面実装する場合は、半導体チップの表面に設けられているパッド電極を、ＣＣＢ（Ｃｏｎｔｒｏｌｌｅｄ  Ｃｏｌｌａｐｓｅ  Ｂｏｎｄｉｎｇ）技術を利用して形成した例えば半田バンプからなるバンプ状導体を介して配線基板上の配線層に半田付けして接続することが行われる。
【０００５】
この場合、半導体チップの半田付け時に、溶融した半田が配線層上で不要に濡れ広がってしまうという不都合が生ずる。このように半田が濡れ広がると、信号パスに影響を与えるので、やはり高速動作上伝送特性を劣化させる。このため、何らかの方法で半田を不要に広がらないように工夫した配線基板が必要になる。
【０００６】
信号の伝送特性の劣化の防止を図るようにした配線基板の例として、多層配線を形成した厚膜構造が知られている。この厚膜構造では、厚膜の内部から外部に向かってビアを形成し、このビアを介して設けた内部配線を外部に引き出して、これに半導体チップを半田バンプを介して半田付けすることが行われる。
【０００７】
例えば、日経ＢＰ社発行、１９９３年５月３１日発行、「ＶＬＳＩパッケージング技術（下）」、Ｐ２３２〜Ｐ２３３には、そのようなビアを介して多層配線を形成する厚膜構造に関する技術が記載されている。
【０００８】
【発明が解決しようとする課題】
前記したような配線基板では、厚膜構造における内部配線を経由して信号を通過させるために、内部配線の入り口部分及び出口部分で伝送特性の劣化が避けられない。この劣化の度合いは、特に高速動作を行わせる場合には無視できないレベルとなる。
【０００９】
本発明の目的は、高速動作を可能にするＬＳＩを実現するために、半導体チップを配線基板に表面実装する場合、高速動作における伝送特性の劣化を防止することが可能な技術を提供することにある。
【００１０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【００１１】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば下記の通りである。
【００１２】
請求項１の発明は、半導体チップをバンプ状導体を介して表面実装する配線基板の製造方法であって、レジストパターンをマスクとして半田接続領域となる開口部を有し、半田の流れ防止ダムとなる第１の膜を形成する工程と、その工程後、レジストパターンを有する基板上に酸化防止用膜となる第２の膜を形成する工程と、リフトオフ法により、半田接続領域の第２の膜は残し、レジストパターン及びそのレジストパターン上の第２の膜は除去する工程と、半田接続領域に半田を形成する工程とを有することを特徴とする配線基板の製造方法である。
請求項２の発明は、前記請求項１に記載の配線基板の製造方法において、前記第２の膜はＡｕ膜であることを特徴とする。
【００１３】
前記本願発明によれば、前記半田接続領域への第２の膜の形成に、リフトオフ法（ドライエッチング法と異なる）を用いることにより、第２の膜の表面への汚染やダメージをなくするので、半田接続の信頼性を向上することができる。
これにより、半導体チップを配線基板にバンプ状導体を介して表面実装する場合、高速動作における伝送特性の劣化を防止することが可能となる。
【００２０】
以下、本発明について、図面を参照して実施形態とともに詳細に説明する。
【００２１】
なお、実施形態を説明するための全図において、同一機能を有するものは同一符号を付け、その繰り返しの説明は省略する。
【００２２】
【発明の実施の形態】
（実施形態１）
図１は本発明の実施形態１による配線基板を示す平面図で、図２は図１のＡ−Ａ断面図である。本実施形態１の配線基板１は、例えばセラミック、ＢＴレジンなどから構成された厚さ約０．５〜１．０ｍｍの絶縁基板２上の必要な領域にＮｉＣｒからなる薄膜抵抗層３が形成され、この絶縁基板２には薄膜抵抗層３を介して順次に積層された、厚さ約２〜５μｍのＣｕ膜４、厚さ約０．０１〜０．０７μｍのＣｒ膜５及び厚さ約１〜３μｍのＮｉ膜６から構成された配線層７が設けられている。
【００２３】
この配線層７の、半導体チップを表面実装する場合に例えば半田バンプからなるバンプ状導体が接続される領域７Ａ以外は、ポリイミド膜８Ａからなる厚さ約０．０５〜２μｍの導体流れ防止用ダム８が設けられている。また、配線層７の最上膜であるＮｉ膜６の領域７ＡはＡｕ膜９Ａからなる厚さ約０．０１〜０．０５μｍの酸化防止用膜９で覆われている。
【００２４】
配線層７を構成しているＣｕ膜４、Ｃｒ膜５及びＮｉ膜６は各々、周知のＰＶＤ（Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術、またはＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）技術、あるいはめっき技術などによって容易に形成することができる。また、導体流れ防止用ダム８及び酸化防止用膜９の形成についても同様である。なお、配線層７の最上膜であるＮｉ膜６、導体流れ防止用ダム８及び酸化防止用膜９のように、各膜を部分的に形成する場合には、前記のようなＰＶＤ、またはＣＶＤあるいはめっき技術と周知のフォトリソグラフィ技術と組み合わせることによって、容易に実現することができる。
【００２５】
次に、図３乃至図７を参照して、本実施形態１による配線基板の製造方法を工程順に説明する。
【００２６】
まず、図３に示すように、例えばセラミック、ＢＴレジンなどから構成された厚さ約０．５〜１．０ｍｍの絶縁基板２を用いて、周知のＰＶＤ、またはＣＶＤあるいはめっき技術によって、この絶縁基板２上の必要な領域にＮｉＣｒからなる薄膜抵抗層３を形成した後、厚さ約２〜５μｍのＣｕ膜４及び厚さ約０．０１〜０．０７μｍのＣｒ膜５を順次に形成して積層する。なお、各膜４、５は予め全面に形成した後、不要部をフォトリソグラフィ技術により除去して、図１に示すように所望のパターンの配線層７が形成されるようにする。
【００２７】
次に、図４に示すように、配線層７の一部となるＣｒ膜５上に同様な方法により、厚さ約０．０５〜２μｍのポリイミド膜８Ａを形成する。続いて、ポリイミド膜８Ａ上の酸化防止用膜を形成すべき領域以外をフォトレジスト１０でマスクする。
【００２８】
次に、図５に示すように、ドライエッチングあるいはウエットエッチングなどのエッチング処理を施して、フォトレジスト１０でマスクされない領域のポリイミド膜８Ａを除去することにより、ポリイミド膜８Ａは必要な領域のみに残されて導体流れ防止用ダム８が形成される。
【００２９】
続いて、図６に示すように、フォトレジスト１０を残したままで、周知のＰＶＤ、またはＣＶＤあるいはめっき技術によって、全面に厚さ約１〜３μｍのＮｉ膜６及び厚さ約０．１〜３μｍのＡｕ膜９Ａを形成して積層する。
【００３０】
次に、図７に示すように、フォトレジスト１０を除去することにより、このフォトレジスト１０上のＮｉ膜６及びＡｕ膜９Ａを一体的に除去し、いわゆるリフトオフ技術によってＮｉ膜６及びＡｕ膜９Ａの不要部を除去する。これによりＮｉ膜６を含んだ配線層７が形成されるとともに、Ａｕ膜９Ａは配線層７の所望の領域７Ａのみに残されて酸化防止用膜９が形成される。
【００３１】
以上によって、図１及び図２に示したような実施形態１による配線基板１を製造することができる。
【００３２】
以上のような実施形態１によれば次のような効果が得られる。
【００３３】
絶縁基板２上に設けられた配線層７の、半田バンプのようなバンプ状導体が接続される領域７Ａ以外にはポリイミド膜８Ａからなる導体流れ防止用ダム８が設けられているので、半導体チップを半田バンプを介して表面実装する場合、溶融した半田は導体流れ防止用ダム８によって阻止されるので、配線層７上で不要に濡れ広がることはなくなる。従って、高速動作を可能にするＬＳＩを実現するために、半導体チップを配線基板に表面実装する場合、高速動作における伝送特性の劣化を防止することが可能となる。
【００３４】
図８は、実施形態１による配線基板の変形例を示すもので、酸化防止用膜９を導体流れ防止用ダム８の直下位置に形成したＡｕ膜９Ａの一部を利用するようにした例を示すものである。この変形例においては、Ａｕ膜９Ａの不要部を除去するフォトリソグラフィ技術は不要になるので、工程が簡単になるという効果が得られる。このように、酸化防止用膜９は、少なくとも配線層７が露出される領域７Ａだけに形成されるようになっていれば良い。
【００３５】
（実施形態２）
図９は本発明の実施形態２による配線基板を示す断面図である。本実施形態２の配線基板１は、例えばセラミック、ＢＴレジンなどから構成された厚さ約０．５〜１．０ｍｍの絶縁基板２上の必要な領域にＮｉＣｒからなる薄膜抵抗層３が形成され、この絶縁基板２には薄膜抵抗層３を介して順次に積層された、厚さ約１〜３μｍのＣｕ膜４、厚さ約０．０１〜０．０７μｍのＣｒ膜またはＮｉＣｒ膜１１及び厚さ約１〜３μｍのＮｉ膜６から構成された配線層７が設けられている。
【００３６】
この配線層７の、半導体チップを表面実装する場合に例えば半田バンプからなるバンプ状導体が接続される領域７Ａ以外は、配線層７の一部として用いられるＣｒ膜またはＮｉＣｒ膜１１が導体流れ防止用ダム８として働くように構成されている。また、配線層７の最上膜であるＮｉ膜６の領域７ＡはＡｕ膜９Ａからなる厚さ約０．０１〜０．０５μｍの酸化防止用膜９で覆われている。
【００３７】
このような本実施形態２による配線基板１は、実施形態１による配線基板の製造方法に準じた工程によって製造することができる。
【００３８】
以上のような実施形態２によれば、絶縁基板２上に設けられた配線層７の、半田バンプのようなバンプ状導体が接続される領域７Ａ以外にはＣｒ膜またはＮｉＣｒ膜１１からなる導体流れ防止用ダム８が設けられているので、半導体チップを半田バンプを介して表面実装する場合、溶融した半田は導体流れ防止用ダム８によって阻止されるので、配線層７上で不要に濡れ広がることはなくなる。従って、実施形態１と同様な効果が得られる。
【００３９】
（実施形態３）
図１０は本発明の実施形態３による配線基板を示す断面図である。本実施形態３の配線基板１は、例えばセラミック、ＢＴレジンなどから構成された厚さ約０．５〜１．０ｍｍの絶縁基板２上の必要な領域にＮｉＣｒからなる薄膜抵抗層３が形成され、この絶縁基板２には薄膜抵抗層３を介して順次に積層された、厚さ約２〜５μｍのＣｕ膜４、厚さ約１〜３μｍのＮｉ膜６及び厚さ約０．０１〜０．０５μｍのＡｕ膜９Ａから構成された配線層７が設けられている。
【００４０】
この配線層７の、半導体チップを表面実装する場合に例えば半田バンプからなるバンプ状導体が接続される領域７Ａ以外は、Ｃｒ膜またはＮｉＣｒ膜１１からなる厚さ約０．０１〜０．０５μｍの導体流れ防止用ダム８が設けられている。また、配線層７の領域７Ａは、配線層７の一部として用いられるＡｕ膜９Ａが酸化防止用膜９として働くように構成されている。
【００４１】
このような本実施形態３による配線基板１は、実施形態１による配線基板の製造方法に準じた工程によって製造することができる。
【００４２】
以上のような実施形態３によれば、絶縁基板２上に設けられた配線層７の、半田バンプのようなバンプ状導体が接続される領域７Ａ以外にはＣｒ膜またはＮｉＣｒ膜１１からなる導体流れ防止用ダム８が設けられているので、半導体チップを半田バンプを介して表面実装する場合、溶融した半田は導体流れ防止用ダム８によって阻止されるので、配線層７上で不要に濡れ広がることはなくなる。従って、実施形態１と同様な効果が得られる。
【００４３】
（実施形態４）
図１１は本発明の実施形態３による配線基板を示す断面図である。本実施形態３の配線基板１は、例えばセラミック、ＢＴレジンなどから構成された厚さ約０．５〜１．０ｍｍの絶縁基板２上の必要な領域にＮｉＣｒからなる薄膜抵抗層３が形成され、この絶縁基板２には薄膜抵抗層３を介して順次に積層された、厚さ約１〜５μｍのＡｕ膜９Ａ、厚さ約１〜３μｍのＮｉ膜６及び厚さ約０．５〜２μｍのＡｕ膜１２から構成された配線層７が設けられている。
【００４４】
この配線層７の、半導体チップを表面実装する場合に例えば半田バンプからなるバンプ状導体が接続される領域７Ａ以外は、厚さ約０．０１〜０．０５μｍのＣｒ膜５及び厚さ約１〜１０μｍのポリイミド膜８Ａの積層膜からなる導体流れ防止用ダム８が設けられている。また、配線層７の領域７Ａは、配線層７の一部として用いられるＡｕ膜１２が酸化防止用膜９として働くように構成されている。
【００４５】
酸化防止用膜９は導体流れ防止用ダム８上まで延長するように設けられたバリア金属層１４で覆われている。このバリア金属層１４は、半導体チップを半田バンプを介して表面実装する場合に、接続強度の向上や不要な金属間化合物の形成を防止して、良好な接続を行うために用いられる。
【００４６】
バリア金属層１４は、厚さ約０．０１〜０．０５μｍのＣｒ膜１５、厚さ約１〜５μｍのＣｕ膜１６、厚さ約０．５〜３μｍのＮｉ膜１７及び厚さ約０．０１〜０．０５μｍのＡｕ膜１８とが積層されて構成されている。
【００４７】
このような本実施形態４による配線基板１は、実施形態１による配線基板の製造方法に準じた工程によって製造することができる。
【００４８】
以上のような実施形態４によれば、絶縁基板２上に設けられた配線層７の、バリア金属層１４が設けられた領域以外には導体流れ防止用ダム８が設けられているので、半導体チップを半田バンプを介して表面実装する場合、溶融した半田は導体流れ防止用ダム８によって阻止されるので、配線層７上で不要に濡れ広がることはなくなる。従って、実施形態１と同様な効果が得られる。また、これに加えて本実施形態４によれば、酸化防止用膜９を覆うバリア金属層１４が導体流れ防止用ダム８上まで延長して設けられているので、半導体チップを半田バンプを介して表面実装する場合に、良好な接続を行うことができるという効果が得られる。
【００４９】
（実施形態５）
図１２は本発明の実施形態５による半導体装置を示す断面図である。本実施形態５による半導体装置１９は、図１及び図２の実施形態１によって得られた配線基板１を用いて、半導体チップ２０を半田バンプのようなバンプ状導体２１を介して配線層７の領域７Ａに表面実装している。
【００５０】
半導体チップ２０のバンプ状導体２１が接続される部分には、絶縁保護膜２２に窓開けされて半導体チップ２０内の所望の素子領域に接続されている導電層２３が一部露出されて、この導電層２３にはバリア金属層２４が形成されていて、このバリア金属層２４に対してバンプ状導体２１が接続されている。
【００５１】
バリア金属層２４は、厚さ約０．０１〜０．０５μｍのＣｒ膜２５、厚さ約０．５〜３μｍのＮｉ膜２６及び厚さ約０．０１〜０．０５μｍのＡｕ膜２７とが積層されて構成されている。このバリア金属層２４は、半導体チップ２０をバンプ状導体２１を介して表面実装する場合に、良好な接続を行うために用いられている。
【００５２】
半導体チップ２０のバンプ状導体２１を介した配線基板１への接続は、配線基板１上に半導体チップ２０を位置決めした状態で、リフロー炉を通過させることにより熱処理を施してバンプ状導体２１を溶融させて行われるが、この場合の熱処理温度はバンプ状導体２１として用いられる半田バンプの成分によって異なる。
【００５３】
半田バンプは例えばＰｂとＳｎとの合金が用いられる。一例として、Ｐｂ：９８％とＳｎ：２％との成分比からなる半田バンプ（融点：約３２０℃）を用いた場合には、３２０℃以上で熱処理が行われ、Ｐｂ：４０％とＳｎ：６０％との成分比からなる半田バンプ（融点：約１８３℃）を用いた場合には、１８３℃以上で熱処理が行われる。図１２で破線で示しているように、熱処理の後、バンプ状導体２１としての半田バンプには酸化防止用膜９を構成しているＡｕが溶け込んだ反応層２８が形成される。
【００５４】
以上のような実施形態５によれば、実施形態１で得られた配線基板１を用いて、半導体チップ２０を半田バンプのようなバンプ状導体２１を介して配線層７の領域７Ａに表面実装して半導体装置１９を構成しているので、溶融した半田が導電層７上で不要に濡れ広がることはなくなる。従って、高速動作を可能にするＬＳＩを実現するために、半導体チップを配線基板に表面実装する場合、高速動作における伝送特性の劣化を防止することが可能となる。
【００５５】
（実施形態６）
図１３は本発明の実施形態６による半導体装置を示す断面図である。本実施形態６の半導体装置１９は、図１１の実施形態４によって得られた配線基板１を用いて、半導体チップ２０を半田バンプのようなバンプ状導体２１を介して配線層７の領域７Ａに表面実装している。
【００５６】
以上のような実施形態６によれば、実施形態４で得られた配線基板１を用いて、半導体チップ２０を半田バンプのようなバンプ状導体２１を介して配線層７の領域７Ａに表面実装して半導体装置１９を構成しているので、実施形態５と同様な効果を得ることができる他に、バリア金属層１４を形成した配線基板１を用いているので、半導体チップ２０を半田バンプのようなバンプ状導体２１を介して表面実装する場合に、より良好な接続を行うことができるという効果が得られる。
【００５７】
（実施形態７）
図１４は本発明の実施形態７による電子装置を示す断面図である。本実施形態７の電子装置２９は、図１及び図２の実施形態１によって得られた配線基板１を用いて、半導体チップ２０を半田バンプのようなバンプ状導体２１を介して配線層７の領域７Ａに表面実装しているとともに、例えば容量チップから構成された回路チップ３０を半田バンプのようなバンプ状導体２１を介して配線層７の他の領域７Ａに実装している。同様にして、必要に応じてその他の任意の回路チップをバンプ状導体２１を介して配線層７のその他の領域に７Ａに表面実装することができる。
【００５８】
以上のような実施形態７によれば、図１及び図２の実施形態１によって得られた配線基板１を用いて、半導体チップ２０を半田バンプのようなバンプ状導体２１を介して配線層７の領域７Ａに表面実装するとともに、例えば容量チップから構成された回路チップ３０を半田バンプのようなバンプ状導体２１を介して配線層７の他の領域７Ａに表面実装して電子装置２９を構成しているので、溶融した半田が配線層７上で不要に濡れ広がることはなくなる。従って、高速動作を可能にするＬＳＩを実現するために、半導体チップを配線基板に表面実装する場合、高速動作における伝送特性の劣化を防止することが可能となる。
【００５９】
以上、本発明者によってなされた発明を、前記実施形態に基づき具体的に説明したが、本発明は、前記実施形態に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは勿論である。
【００６０】
例えば、前記実施形態で示した配線基板に設ける配線層を構成する各導電性膜の材料は一例を示したものであり、これらの例に限ることなく同等な材料を用いることができる。バリア金属層を構成する各導電性膜の材料に関しても同様である。
【００６１】
また、前記実施形態で半導体チップを配線基板に表面実装する場合に用いる半田バンプのＰｂとＳｎとの成分比は一例を示したものであり、これらの例に限らずに目的、用途などに応じて他の成分比を選ぶことができる。さらに、半田バンプはＰｂとＳｎとの合金に限らず、低融点ろう材として使用可能なものであれば他の成分の材料を用いるようにしても良い。
【００６２】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＬＳＩに適用した場合について説明したが、それに限定されるものではない。本発明は、少なくとも回路チップを表面実装することを条件とするものには適用できる。
【００６３】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。
【００６４】
絶縁基板上に設けられた配線層のバンプ状導体が接続される領域以外には導体流れ防止用ダムが設けられているので、半導体チップをバンプ状導体を介して前記領域に表面実装する場合、バンプ状導体が配線層上で不要に濡れ広がることはなくなるため、高速動作を可能にするＬＳＩを実現するために、半導体チップを配線基板に表面実装する場合、高速動作における伝送特性の劣化を防止することが可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態１による配線基板を示す平面図である。
【図２】図１のＡ−Ａ断面図である。
【図３】本発明の実施形態１による配線基板の製造方法の一工程を示す断面図である。
【図４】本発明の実施形態１による配線基板の製造方法の他の工程を示す断面図である。
【図５】本発明の実施形態１による配線基板の製造方法のその他の工程を示す断面図である。
【図６】本発明の実施形態１による配線基板の製造方法のその他の工程を示す断面図である。
【図７】本発明の実施形態１による配線基板の製造方法のその他の工程を示す断面図である。
【図８】本発明の実施形態１による配線基板の変形例を示す断面図である。
【図９】本発明の実施形態２による配線基板を示す断面図である。
【図１０】本発明の実施形態３による配線基板を示す断面図である。
【図１１】本発明の実施形態４による配線基板を示す断面図である。
【図１２】本発明の実施形態５による半導体装置を示す断面図である。
【図１３】本発明の実施形態６による半導体装置を示す断面図である。
【図１４】本発明の実施形態７による電子装置を示す断面図である。
【符号の説明】
１…配線基板、２…絶縁基板、３…薄膜抵抗層、４、１６…Ｃｕ膜、５、１５、２５…Ｃｒ膜、６、１７、２６…Ｎｉ膜、７…配線層、７Ａ…配線層のバンプ状導体が接続される領域、８…導体流れ防止用ダム、８Ａ…ポリイミド膜、９…酸化防止用膜、９Ａ、１２、１８、２７…Ａｕ膜、１０…フォトレジスト、１１…Ｃｒ膜またはＮｉＣｒ膜、１４、２４…バリア金属層、１９…半導体装置、２０…半導体チップ、２１…バンプ状導体、２２…絶縁保護膜、２３…導電層、２８…反応層、２９…電子装置、３０…回路チップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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