(57)【特許請求の範囲】
【請求項１】
フローティングゲートを有する不揮発性半導体メモリ素子のメモリアレイを備えた半導体記憶装置において、
前記メモリアレイと書込み電源端子との間に書込み電圧設定用トランジスタとして、第１の拡散層がフローティングゲートに隣接した位置に形成され、第２の拡散層がフローティングゲートから離れた位置に形成されたスプリットゲート型不揮発性メモリトランジスタを備え、第１の拡散層が前記メモリアレイ側、第２の拡散層が書込み電源端子側となるように接続されていることを特徴とする半導体記憶装置。
【請求項２】
前記スプリットゲート型不揮発性メモリトランジスタは２段以上が直列に接続されている請求項１に記載の半導体記憶装置。
【請求項３】
前記メモリアレイ内のメモリ素子に印加される書込み電圧Ｖmdが電子注入開始電圧Ｖij以上で、スナップバック電圧Ｖsb以下、かつドレイン誘起リーク耐圧ＢＶto以下となるように、前記スプリットゲート型不揮発性メモリトランジスタに書込みがなされてそのスプリットゲート型不揮発性メモリトランジスタのしきい値電圧が設定されている請求項１又は２に記載の半導体記憶装置。
【請求項４】
請求項１から３のいずれかに記載の半導体記憶装置の書込み電圧を設定する方法において、
前記メモリアレイにデータを書き込む前に、そのメモリアレイ内のワードラインを非選択状態にしたままビットラインに書込み電圧を印加した後、そのビットライン電流を測定し、非選択状態のメモリトランジスタがターンオンしないように前記スプリットゲート型不揮発性メモリトランジスタに書込みを行なってそのしきい値電圧を設定することにより書込み電圧を設定することを特徴とする半導体記憶装置の書込み電圧を設定する方法。
【請求項５】
請求項１から３のいずれかに記載の半導体記憶装置の書込み電圧を設定する方法において、
前記スプリットゲート型不揮発性メモリトランジスタを抵抗値設定手段とし、
前記メモリアレイにデータを書き込む前に、前記設定手段の抵抗値を最も小さい値にした状態で、そのメモリアレイ内のワードラインを非選択状態にしてビットラインに書込み電圧を印加した後、そのビットライン電流を測定し、
非選択状態のメモリトランジスタがターンオンしていれば、前記スプリットゲート型不揮発性メモリトランジスタに書込みを行なってそのしきい値電圧を変更することにより前記設定手段の抵抗値を次の大きさの値に変更し、非選択状態のメモリトランジスタがターンオンしなくなるまで、前記設定手段の抵抗値の変更、並びにメモリアレイ内のワードラインが非選択状態でのビットラインへの書込み電圧の印加及びビットライン電流の測定の動作を繰り返すことを特徴とする半導体記憶装置の書込み電圧を設定する方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はフローティングゲートを有する不揮発性半導体メモリ素子のメモリアレイを備えた半導体記憶装置と、書込み電圧を設定する方法に関するものである。
【０００２】
【従来の技術】
フローティングゲートを有する不揮発性半導体メモリ素子のメモリアレイを備えた半導体記憶装置において、ホットチャネル電子注入によりデータ書込みを行なう場合、その書込み時のドレイン電圧ＶＤとドレイン電流Ｉｄの間には、図１（Ａ）に示されるような特性がある。十分な書込み特性を得るには、書込み時のメモリドレイン端電圧Ｖmdは、電子注入が始まる電圧Ｖij以上が必要である。しかし、ドレイン電圧がスナップバック電圧Ｖsbを越えてしまうと、大きな書込み電流Ｉppが流れ、書込み速度の低下や大電流起因のラッチアップなどの不具合が発生する。そのため、書込み電圧はＶijとＶsbの間の適当なドレイン電圧ＶＤに設定する必要がある。
【０００３】
一方、ドレイン電圧ＶＤが書込み時の非選択ビットのドレイン誘起リーク耐圧（ターンオン耐圧）ＢＶto以上になってしまうと、全ての非選択ビットからのリークにより書込み電圧が低下し、同様に書込み速度の低下や書込み不良に至る場合がある。
したがって、安定した書込み特性を得るためには、メモリドレイン端電圧ＶmdはＶij以上で，Ｖsb以下、かつＢＶto以下に設定されなければならない。
【０００４】
書込み特性を安定させる目的で、書込み電圧Ｖppが変動した場合に備えて、Ｖppの振れに応じてＶppパルスの幅を変化させることが提案されている（特開平４−２７８２９８号公報参照）。そこでは、Ｖppが高く振れたときはパルス幅を短かくし、低く振れたときはパルス幅を長くして、書込み／消去特性を安定させている。しかし、Ｖppが許容範囲の上限を越えた場合には、いくらパルス幅を短かくしても書込み不良に対しては効果はない。
【０００５】
【発明が解決しようとする課題】
Ｖij，Ｖsb，ＢＶtoは、図１（Ｂ）に示されるようにメモリ素子のチャネル長に依存する。メモリトランジスタのショートチャネル化が進んでくると、Ｖij，Ｖsb，ＢＶtoも低下してくるが、Ｖijの低下よりもＶsbとＢＶtoの低下が顕著になり、Ｖmdの許容範囲（ウインドウ）が狭くなってくる。したがって、単一の書込み電源電圧Ｖppではメモリゲートの仕上り寸法のバラツキによりＶmdが許容範囲から外れ、書込み不具合を生じてしまうという問題がでてくる。この問題は、先に引用したＶppのパルス幅を変化させる方法では、ＶppがＶmd許容範囲の上限を越えた場合にはもはや対応することができない。
一方、微細ゲート寸法を精度良く制御するのは極めて困難であり、微細ゲート寸法を制御することにより不適切なＶmdによる書込み不良を全て解決することはできない。
本発明は製造プロセス上でメモリトランジスタのチャネル長の仕上り寸法がばらついた場合でも、最適なＶmdを印加して安定した書込み歩留まりを得ることを目的とするものである。
【０００６】
【課題を解決するための手段】
本発明はフローティングゲートを有する不揮発性半導体メモリ素子のメモリアレイを備えた半導体記憶装置であって、そのメモリアレイに最適な書込み電圧を供給するために、そのメモリアレイと書込み電源端子との間に、書込み電圧設定用トランジスタとして、第１の拡散層がフローティングゲートに隣接した位置に形成され、第２の拡散層がフローティングゲートから離れた位置に形成されたスプリットゲート型不揮発性メモリトランジスタを備え、第１の拡散層がメモリアレイ側、第２の拡散層が書込み電源端子側となるように接続する。そして、メモリアレイ内のメモリ素子に印加される書込み電圧Ｖmdが電子注入開始電圧Ｖij以上で、スナップバック電圧Ｖsb以下、かつドレイン誘起リーク耐圧ＢＶto以下となるように、そのスプリットゲート型不揮発性メモリトランジスタに書込みを行なってそのスプリットゲート型不揮発性メモリトランジスタのしきい値電圧を設定する。
１段のスプリットゲート型不揮発性メモリトランジスタで書込み電源端子の電圧を所定の範囲内の電圧まで低下させることができない場合は、スプリットゲート型不揮発性メモリトランジスタを２段以上に直列に接続すればよい。
【０００７】
メモリアレイの書込み電圧を設定する方法は、スプリットゲート型不揮発性メモリトランジスタに書込みを行なってそのスプリットゲート型不揮発性メモリトランジスタのしきい値電圧を設定するのであるが、具体的にはメモリアレイにデータを書き込む前に、そのメモリアレイ内のワードラインが非選択状態で書込み電圧をビットラインに印加した後、そのビットライン電流を測定し、その電流が非選択状態のメモリトランジスタがターンオンしなくなるように、スプリットゲート型不揮発性メモリトランジスタのしきい値電圧を調整して書込み電圧を設定する。
【０００８】
しきい値電圧を調整することのできるスプリットゲート型不揮発性メモリトランジスタは抵抗値を複数段に設定できる設定手段の一例である。そこで、メモリアレイの書込み電圧を設定する本発明方法の他の局面は、メモリアレイと書込み電源端子との間に、抵抗値を複数段に設定する設定手段としてスプリットゲート型不揮発性メモリトランジスタを設け、メモリアレイにデータを書き込む前に、その設定手段の抵抗値を最も小さい値にした状態で、そのメモリアレイ内のワードラインが非選択状態でビットラインに書込み電圧を印加した後、そのビットライン電流を測定し、非選択状態のメモリトランジスタがターンオンしていれば、スプリットゲート型不揮発性メモリトランジスタに書込みを行なってそのしきい値電圧を変更することによりその設定手段の抵抗値を次の大きさの値に変更し、非選択状態のメモリトランジスタがターンオンしなくなるまで、その設定手段の抵抗値の変更、並びにメモリアレイ内のワードラインが非選択状態でのビットラインへの書込み電圧の印加及びビットライン電流の測定の動作を繰り返すことである。
本発明はメモリアレイのメモリ素子のチャネル長の仕上り寸法を電気的にモニターし、可変抵抗素子にフィードバックをかけてＶppを最適なＶmdに変換するものである。
【０００９】
ＭＯＳトランジスタを用いた可変抵抗素子としては、フローティングゲートを有する不揮発性メモリのフローティングゲート蓄積電荷量を、可変抵抗用ＭＯＳトランジスタのゲート電位に連動させて設定変更可能な所望の抵抗素子を実現する提案がなされている（特開平７−１０６５１６号公報参照）。そこではフローティングゲートの蓄積電荷量を設定することにより可変抵抗素子用のＭＯＳトランジスタの導通抵抗を数ＫΩ〜数ＭΩのオーダーで無段階に変化させることができ、また電源を切っても設定後の抵抗値を保持でき、２回以上にわたって設定を変更することができる利点を備えている。しかし、その可変抵抗素子では制御用の不揮発性メモリ素子のほかに、可変抵抗用のＭＯＳ素子、及びその導通抵抗をモニターする回路が必要であり、チップ面積の増大は避けられない。それに対し、本発明では可変抵抗素子として不揮発性メモリ素子を挿入するだけで所望のＶmdを得ることができるので、チップ面積には大きな影響を及ぼさない。
【００１０】
【実施例】
図２（Ａ）は一実施例を表わす。
１はフローティングゲートを有する不揮発性半導体メモリ素子のメモリアレイであり、そのメモリアレイ１と書込み電源端子Ｖppとの間に、制御用不揮発性メモリトランジスタ５が接続されている。不揮発性メモリ素子５は、第１の拡散層がフローティングゲートに隣接した位置に形成され、第２の拡散層がフローティングゲートから離れた位置に形成されたスプリットゲート型不揮発性メモリトランジスタであり、第１の拡散層がメモリアレイ側、第２の拡散層が書込み電源端子Ｖpp側となるように接続されている。不揮発性メモリ素子５とメモリアレイ１の間には、メモリアレイ１内のワードラインを選択するためのＹゲートトランジスタ６と、メモリアレイ１内のメモリ素子への書込みを行なうメモリアレイ書込回路４とが接続されている。
【００１１】
２はメモリアレイ１内のビットラインからの電流（ドレイン電流）を検出するセンス回路である。３は制御用不揮発性メモリ素子５のしきい値電圧を設定する書込み回路であり、制御用不揮発性メモリ素子５のコントロールゲートと、フローティングゲートに隣接した拡散層（この場合はソース）との間に所定の書込み電圧を一定時間印加できるように設定されている。
【００１２】
制御用不揮発性メモリ素子５は、図２（Ｂ）又は（Ｃ）に示されるように、セレクトゲートを有する不揮発性メモリトランジスタである。（Ｂ）は二層ポリシリコンプロセスにより製造されたもの、（Ｃ）は三層ポリシリコンプロセスにより製造されたものを示している。
【００１３】
二層ポリシリコン構造（Ｂ）では、基板１０上にトンネル酸化膜１２を介してフローティングゲート１４が形成され、基板１０にはフローティングゲート１４に隣接して第１の拡散層１６、フローティングゲート１４から離れた位置に第２の拡散層１８が形成されている。フローティングゲート１４上には絶縁膜２０を介し基板１０上にはゲート酸化膜２２を介してコントロールゲート２４が形成されており、コントロールゲート２４がセレクトゲートを兼ねている。
【００１４】
三層ポリシリコン構造（Ｃ）では、フローティングゲート１４上に絶縁膜を介してコントロールゲート２６が形成されてスタックゲートを構成しており、そのスタックゲート上に絶縁膜を介し、基板１０上にゲート酸化膜２２を介してセレクトゲート２８が形成されている。
これらのメモリトランジスタでは、フローティングゲート１４の下側がメモリチャネルとなり、フローティングゲート１４と第２の拡散層１８の間の領域がセレクトチャネルとなる。
図２（Ａ）に示される全体が半導体基板の１チップ内に形成される。
【００１５】
次に、図２（Ａ）の実施例の動作について図３を参照して説明する。
まず、図３（Ａ）を参照して、書込み電圧Ｖmdの設定方法を説明する。
（１）全てのワードラインが非選択状態で、消去状態のメモリ素子５を介し、Ｙゲートトランジスタ６を経てメモリアレイのメモリドレイン端（以下、ビットラインと記す）に書込み電圧が印加される。このときの書込み電圧は、書込み電源端子の電圧Ｖppから消去状態のメモリ素子５のしきい値電圧Ｖth分だけ降下した電圧である。
このとき、メモリ素子５のコントロールゲート２４又は２６とドレイン１８に同時にＶppが印加されるが、ドレイン側はオフセット構造になっているため、ドレイン端で発生したホットエレクトロンはフローティングゲート１４には注入されない。
【００１６】
（２）この状態での任意のビットライン（なるべくメモリアレイの中心部分が好ましい）の電流をセンス回路２でセンスし、所望のスレッシュホールド電流Ｉth以上の電流が流れているかどうかを判定する。この電流Ｉthはメモリトランジスタの仕上りチャネル寸法が細く、ターンオン現象によりリーク電流が検知されている状態の電流である。もし、そのときの電流がＩth以上であれば、センス回路２から書込み回路３にメモリ素子５に書込みを行なうための信号を送る。
【００１７】
（３）メモリ素子５へ書込みを行なう。メモリ素子５への書込みは、ドレイン１８をグラウンド電位とし、書込み回路３からメモリ素子５のコントロールゲート２４又は２６とソース１６に高電圧を印加し、チャネルホットエレクトロン注入により電子をフローティングゲート１４に蓄積させ、メモリ素子５のしきい値電圧Ｖthを上昇させる。
（４）その後、再びメモリアレイのワードラインが非選択状態での書込みに戻り、ビットラインの電流が所望のスレッシュ以下になるまで（１）〜（３）の動作を繰り返す。
【００１８】
次に、メモリアレイへのプログラム動作について、図３（Ｂ）を参照して説明する。
書込み電圧設定過程でビットラインの電流が所望のスレッシュホールド電流Ｉth未満になったところ（ビットライン電圧がメモリトランジスタの電子注入電圧Ｖijとターンオン耐圧ＢＶtoの間の値になっている）で、メモリアレイ１の書込み回路４を動作させ、所望のワードラインに書込み電圧を印加する。このときの書込み電圧は、ビットライン（メモリドレイン端）に上記（１）〜（４）の動作で、仕上りチャネル寸法に対応したメモリアレイ内のメモリトランジスタの書込み特性に応じて最適化された電圧パルスが印加され、所望のデータパターンが書き込まれる。
【００１９】
上記の実施例では制御用不揮発性メモリ素子５は１段であるが、１段のメモリ素子５ではＶppを最適な書込み電圧まで低下させることができない場合は、図４に示されるように、メモリ素子を５−１，５−２というように直列に接続して２段にすればよい。また更に３段以上に直列接続してもよい。
上記の（１）〜（３）の動作を繰り返すことにより、制御用不揮発性メモリ素子５のしきい値電圧を多段階に上げていくことが可能であり、最適な書込み電圧を設定することができ、ビットライン電圧値の精度を上げることができる。
【００２０】
【発明の効果】
本発明ではチャネル長が微細なメモリトランジスタを有する不揮発性メモリに対して、製造プロセスで仕上りチャネル長がばらついても、その仕上がり寸法に応じた最適なドレイン端電圧（ビットライン電圧）で書込みを行なうことができる。そのため、書込み時の大電流や、非選択ビットのリークによる書込み不良を防ぐことができ、高い書込み歩留まりを得ることができる。
またチップ面積を著しく増大させることなく、容易に電圧制御用トランジスタのしきい値電圧Ｖthを上げることができる。
また、電圧制御用不揮発性メモリ素子のデータを消去することにより、ビットライン電圧値を簡単に初期化することもできる。
【図面の簡単な説明】
【図１】  フローティングゲートを有する不揮発性半導体メモリ素子の書込み特性を示す図であり、（Ａ）は書込み時のドレイン電圧ＶＤとドレイン電流Ｉｄの関係を示す図、（Ｂ）はチャネル長に対する各種電圧の変化を示す図である。
【図２】  一実施例を示す図であり、（Ａ）は同実施例の概略ブロック図、（Ｂ）と（Ｃ）はそれぞれ同実施例における電圧制御用不揮発性メモリ素子の例を示す概略断面図である。
【図３】  同実施例の動作を示すフローチャート図であり、（Ａ）は書込み電圧設定動作、（Ｂ）はメモリアレイへのプログラム動作を示したものである。
【図４】  他の実施例を示す回路図である。
【符号の説明】
１      メモリアレイ
２      センス回路
３      制御用不揮発性メモリ素子の書込み回路
４      メモリアレイ書込回路
５，５−１，５−２      制御用不揮発性メモリトランジスタ
６      Ｙゲートトランジスタ
１０      基板
１２      トンネル酸化膜
１４      フローティングゲート
１６，１８      拡散層
２４      セレクトゲートを兼ねるコントロールゲート
２６      コントロールゲート
２８      セレクトゲート
【図１】
0003729950.tif 000002
【図２】
0003729950.tif 000003
【図３】
0003729950.tif 000004
【図４】
0003729950.tif 000005