(57)【特許請求の範囲】
【請求項１】
スペクトラム拡散信号の多重インスタンスを復調する集積回路であって、
この集積回路を通って記号が記号レートで送信され、前記記号はチップレートでチップに分割され、このチップレートは記号レートよりも高い、
前記集積回路は以下を具備する：
スペクトラム拡散信号の多重インスタンスをチップレートで復調する複数の復調フロントエンドと、
スペクトラム拡散信号の各復調インスタンスを、時分割方式で、前記記号レートで処理する記号処理システム。
【請求項２】
前記記号処理システムはデジタル信号プロセッサである、請求項１記載の集積回路。
【請求項３】
前記復調フロントエンドはさらに、記号間隔に関する１組のチップを乗算することによって、対応する１組の記号推定値を生成する、請求項１記載の集積回路。
【請求項４】
前記複数の復調フロントエンドからの１つの復調フロントエンドは、
前記スペクトラム拡散信号のインスタンスを拡散符号で復調する拡散符号復調器と、
前記スペクトラム拡散信号の前記復調されたインスタンスを、ウォルシュ符号でアンカバーするウォルシュ符号ジェネレータとを具備する、請求項１記載の集積回路。
【請求項５】
多重アクセス通信システムで使用するためのスペクトラム拡散復調装置であって、該装置は、
複数のフィンガ・フロント・エンドであって、各フロント・エンドは拡散信号を受信し、スペクトラム拡散復調装置に結びついてチップ・レート信号処理を実行する、複数のフィンガ・フロント・エンドと；
蓄積されたデータ・ベクトルが信号ごとにバッファに入れられるために、複数のフィンガ・フロント・エンドに結合されたバッファと；
スペクトラム拡散復調装置の記号レート信号処理に結びついた状態情報を維持するための記憶装置と；
スペクトラム拡散復調装置の信号処理に結びついた記号レート乗算及び蓄積機能を実行するために、該記憶装置及び該バッファに結合された、演算データパスであって、記号出力を出す演算データパスと；及び
複数のフィンガ・フロント・エンドの間の演算データパスの使用を調停するために、演算データパスに結合された、データパス制御回路と；
を具備するスペクトラム拡散復調装置。
【請求項６】
請求項５に記載されたスペクトラム拡散復調装置であって、前記演算データパスは：
複数のフィンガ・フロント・エンドに結合される第１入力と、及び記憶装置に結合される第２入力とを有する第１マルチプレクサであって、第１マルチプレクサは複数のフィンガ・フロント・エンドの内の１つのフィンガ・フロント・エンドまたは記憶装置からの第１信号を選択し、最初に選択された信号を出力で提供する、第１マルチプレクサと；
複数のフィンガ・フロント・エンドに結合される第１入力と、及び記憶装置に結合される第２入力とを有する第２マルチプレクサであって、該第２マルチプレクサは、複数のフィンガ・フロント・エンドの内の１つのフィンガ・フロント・エンドまたは記憶装置からの第２信号を選択し、該第２の選択された信号を出力で提供する、第２マルチプレクサと；
第１マルチプレクサに結合される第１入力と、および第２マルチプレクサに結合される第２入力とを備え、積乗信号を出力で提供する乗算器と；
乗算器出力に結合される第１入力と、および第２マルチプレクサ出力に結合される第２入力を有する第３マルチプレクサであって、該第３マルチプレクサは第２の選択された信号または積乗信号のどちらかを出力で提供する、第３マルチプレクサと；
第３マルチプレクサ出力に結合される第１入力と、および演算データパス出力信号に結合される第２入力とを有する加算器／減算器であって、該加算器／減算器は総計信号を出力で提供する、加算器／減算器と；
総計信号を所定の範囲に選択的に制限するための、加算器／減算器出力に結合された制限器／正規化器回路であって、該制限器／正規化器回路は正規化された総計信号を提供する、制限器／正規化器回路と；
正規化された総計信号を記憶し、演算データパス出力信号を提供するための、制限器／正規化器回路に結合されたラッチと；
を具備する、スペクトラム拡散復調装置。
【請求項７】
請求項５に記載されたスペクトラム拡散復調装置であって、さらに、
複数の受信された拡散信号の信号エネルギーを結合するための、複数の受信された拡散信号と演算データパスの間で結合されるサーチャー・フロント・エンドと；
信号出力を復調された記号列に結合するための、演算データパスに結合される記号結合器と；
を具備する、スペクトル拡散復調装置。
【請求項８】
請求項７に記載されたスペクトラム拡散復調装置であって、
データパス制御回路は、さらに、フィンガ・フロント・エンド、サーチャー・フロント・エンド、および記号結合器の間での演算データパスの使用を調停する、ことを特徴とするスペクトラム拡散復調装置。
【請求項９】
請求項７に記載のスペクトラム拡散復調装置であって、サーチャー・フロント・エンドが、ＩシーケンスおよびＱシーケンスを作成するための擬似雑音シーケンス・ジェネレータと；
受信された拡散信号に結合されたデシメータであって、受信された拡散信号を選択的にサンプリングすることによって、Ｉオン・タイム信号、Ｑオン・タイム信号、Ｉ遅延信号、およびＱ遅延信号を作成するための、デシメータと；
擬似雑音シーケンス・ジェネレータからのＩシーケンスとＱシーケンス、およびＩオン・タイム信号とＱオン・タイム信号とに結合される第１逆拡散変調器であって、第１逆拡散変調器は第１逆拡散変調Ｉ信号及び第１拡散変調Ｑ信号を作成する、第１逆拡散変調器と；
擬似雑音信号ジェネレータからのＩシーケンスＱシーケンス、及びＩ遅延信号とＱ遅延信号とに結合される第２逆拡散変調器であって、該第２逆拡散変調器は第２逆拡散変調Ｉ信号および第２逆拡散変調Ｑ信号を作成する、第２逆拡散変調器と；
複数の累算器であって、該複数の累算器では、第１累算器が第１逆拡散変調Ｉ信号に結合され、第２累算器が第１逆拡散変調Ｑ信号に結合され、第３累算器が第２逆拡散変調Ｉ信号に結合され、そして第４累算器が第２逆拡散変調Ｑ信号に結合され、そのそれぞれのＩ信号またはＱ信号を総計する、複数の累算器と；
複数のラッチであって、各ラッチが複数の累算器の内の１つの累算器に結合されている、複数のラッチと；及び
第１逆拡散変調器、第２逆拡散変調器、擬似雑音シーケンス・ジェネレータ、及び複数の累算器を制御するためのタイミング・ジェネレータと；
を具備する、スペクトラム拡散復調装置。
【請求項１０】
請求項５に記載されたスペクトラム拡散復調装置であって、複数のフィンガ・フロント・エンドの各フィンガ・フロント・エンドが：
ＩシーケンスおよびＱシーケンスを作成するための擬似雑音シーケンス・ジェネレータと；
受信された拡散信号を選択的にサンプリングすることにより、Ｉオン・タイム信号、Ｑオン・タイム信号、Ｉ遅延信号およびＱ遅延信号を作成するための、受信された拡散信号に結合されるデシメータと；
擬似雑音シーケンス・ジェネレータからのＩシーケンスとＱシーケンス、及びＩとＱオン・タイム信号とに結合された第１逆拡散変調器であって、第１逆拡散変調器は、第１逆拡散変調Ｉ信号および第１逆拡散変調Ｑ信号を作成する第１逆拡散変調器と；
擬似雑音信号ジェネレータからのＩシーケンスとＱシーケンス、及びＩとＱ遅延信号とに結合された第２逆拡散変調器であって、該第２逆拡散変調器は、第２逆拡散変調Ｉ信号および第２逆拡散変調Ｑ信号を作成する、第２逆拡散変調器と；
ウォルシュ・チップ・シーケンスを作成するためのウォルシュ・シーケンス・ジエネレータと；
ウォルシュ・シーケンス・ジエネレータに結合されたアンカバー回路と、該アンカバー回路は、ウォルシュ・チップ・シーケンスに応えて第１逆拡散変調Ｉ信号および第１逆拡散変調Ｑ信号の直交カバリングを逆転し、；
複数の累算器であって、該複数の累算器は第１逆拡散変調Ｉ信号に結合される第１累算器、第１逆拡散変調Ｑ信号に結合される第２累算器、第２逆拡散変調Ｉ信号に結合される第３累算器、第２逆拡散変調Ｑ信号に結合される第４累算器、及びアンカバー回路に結合される第５累算器と第６累算器であって、そのそれぞれのＩ信号またはＱ信号を総計する複数の累算器と；
複数のラッチであって、その各ラッチは複数の累算器の内の１つの累算器に結合されている、複数のラッチと、及び第１逆拡散変調器、第２逆拡散変調器、擬似雑音シーケンス・ジェネレータ、及び複数の累算器とを制御するためのタイミング・ジェネレータと；
を具備する、スペクトラム拡散復調装置。
【請求項１１】
多重アクセス通信システムにおいてスペクトラム拡散復調のための方法であって、
複数のフィンガ・フロント・エンドによって拡散信号を受け取るステップと；
スペクトラム拡散復調器に結びついて、受信された拡散信号上で、チップ・レート信号処理を実行するステップと；
受信された拡散信号の蓄積されたデータ・ベクトルを記号ごとにバッファに入れるステップと；
スペクトラム拡散復調器の記号レート信号処理に結びついて、記憶装置内において、状態情報を保存するステップと；
フィンガ・フロントの信号処理と結びついて、記号レート乗算及び蓄積機能を実行するステップと；
複数のフィンガ・フロント・エンドの間で記号レート乗算及び蓄積を調停し、配列するステップと；
のステップを具備する、スペクトラム拡散復調のための方法。
【請求項１２】
請求項１１に記載された方法であって、調停および配列のステップが、さらに：
複数のフィンガ・フロント・エンド、１つの結合器、及び１つのサーチャー・フロント・エンドの間で調停することと；
サーチャー・フロント・エンドの信号処理と結びついて、サーチャー積分間隔乗算及び蓄積機能を実行することと；及び
結合器の信号処理と結びついて、記号レート蓄積機能と実行することと、
を含む、スペクトラム拡散復調のための方法。
【請求項１３】
請求項１１に記載された方法であって、記号レート乗算及び蓄積を実行するステップが、さらに、
複数のフィンガ・フロント・エンドの内の１つのフィンガ・フロント・エンドまたは記憶装置からの第１信号を、複数のフィンガ・フロント・エンドの１つのフィンガ・フロント・エンドまたは記憶装置からの第２信号で乗算し、積乗信号を作り出す乗算ステップと；
積乗信号または第２信号をフィードバック信号に加算し、総計信号を作り出す加算ステップと；
総計信号を所定の範囲に制限し、制限された総計信号を作り出す制限ステップと；
制限された総計信号を正規化し、正規化された信号を作り出す正規化ステップと；及び
正規化された信号をラッチし、フィードバック信号を作り出すラッチステップと；
を含む、スペクトラム拡散復調のための方法。
【請求項１４】
請求項１３に記載された方法で、さらに、第１信号および第２信号をラッチするステップを含む、スペクトラム拡散復調のための方法。
【請求項１５】
多重アクセス通信システムにおいて、通信するための無線通信装置であって、
該無線通信装置が、
無線電話を制御するための制御装置と；
複数のスペクトラム拡散無線信号を受信するための受信機と；及び
無線信号を復調するための、制御装置および受信機に結合された復調器と、を具備し、
復調器が、
複数のフィンガ・フロント・エンドであって、該フィンガ・フロント・エンドの各フロント・エンドは拡散信号を受信し、及びスペクトラム拡散復調器に結びついたチップ・レート信号処理を実行する、複数のフィンガ・フロント・エンドと；
蓄積されたデータ・ベクトルを記号ごとにバッファに入れるために、複数のフィンガ・フロント・エンドに結合されたバッファと；
スペクトラム拡散復調器の記号レート信号処理に結びついた状態情報を維持するための記憶装置と；
スペクトラム拡散復調器の信号処理に結びついて記号レート乗算及び蓄積機能を実行するために、記憶装置とバッファとに結合された演算データパスであって、記号出力をする演算データパスと；
演算データパスに結合されたデータパス制御回路であって、該データパス制御回路は複数のフィンガ・フロント・エンドの間で演算データパスの使用を調停する、データパス制御回路と；
受信された拡散信号の信号エネルギーを計算するために、複数の受信拡散信号と演算データパスの間で結合された、サーチャー・フロント・エンドと；
記号出力を復調済み記号列に結合するための、演算データパスに結合された記号結合器と；
を具備する、ことを特徴とする無線通信装置
【請求項１６】
多重アクセス通信システムにおいてスペクトラム拡散復調のための方法であって、該方法が、
複数のフィンガ・フロント・エンドによって拡散信号を受信するステップと；
受信された拡散信号の上で、スペクトラム拡散復調器と結びついて、チップ・レート信号処理を実行するステップと；
受信された拡散信号の蓄積されたデータ・ベクトルを記号ごとにバッファに入れるステップと：
スペクトラム拡散復調器の記号レート記号処理と結びついて情報状態を保存するステップと；
スペクトラム拡散復調器の信号処理と結びついて記号レート乗算及び蓄積機能を実行し、記号出力を提供するステップと；
複数のフィンガ・フロント・エンドの間での記号レート乗算及び蓄積を調停し、配列するステップと；及び
記号出力を結合し、復調済み信号を作成するステップと；
を具備するスペクトラム拡散復調のための方法。
【発明の詳細な説明】
発明の背景
Ｉ．発明の分野
本発明は、一般に、スペクトラム拡散通信システムに関し、特にセルラー電話通信システムにおける信号処理に関する。
II．関連技術の説明
無線電話通信システムにおいては、多くのユーザが有線電話システムに接続するために１つの無線チャネル上で通信する。無線チャネル上での通信には、限られた周波数スペクトラムの中で多数のユーザを可能にするさまざまな多重アクセス技法の内の1つを使用できる。これらの多重アクセス技法には、時分割多重アクセス(TDMA)、周波数分割多重アクセス(FDMA)、および符号分割多重アクセス(CDMA)が含まれる。
CDMA技法には多くの利点がある。例示的なCDMAシステムは、1990年2月13日に発行され、本発明の譲請け人に譲渡された、衛星または地上中継器を使用するスペクトラム拡散多重アクセス通信システムと題する米国特許第4,901,307号に記述されている。
'307特許では、それぞれがトランシーバーを備える多数の移動電話システムのユーザが、CDMAスペクトラム拡散通信信号を使用して衛星中継器または地上基地局を介して通信する、多重アクセス技法が開示されている。基地局から移動局への信号伝送経路は順方向リンクと呼ばれ、移動局から基地局への信号伝送経路は逆方向リンクと呼ばれる。
CDMA通信を使用する場合、周波数スペクトラムは、複数回、再使用できるため、システム・ユーザ容量が向上する。各基地局は、限られた地理学上のカバレージエリアを提供し、そのカバレージエリアにある移動局を、セルラー・システム・スイッチを介して公衆電話交換網(PSTN)にリンクする。移動局が新しい基地局のカバレージ・エリアに移動すると、ユーザの呼の経路選択は新しい基地局に委譲される。
'307特許、および1990年6月25日に発行され、本発明の譲受け人に譲渡された、CDMAセルラー電話システムで信号波形を生成するためのシステムおよび方法という題の米国特許第5,102,459号に説明されるCDMA変調技法は、マルチパスおよびフェージングのような地上チャネルの特殊な問題を緩和する。狭帯域システムでの場合のように、分離可能なマルチパスは、欠点となる代わりに、モデム性能の向上のために移動レーキ受信機内でダイバーシティ結合することができる。移動無線チャネルでは、マルチパスは、建物、木、車、および人間のような環境内の障害物からの信号の反射により作成される。一般的には、移動無線チャネルは、マルチパスを作成する構造の相対的な運動のために時変マルチパス・チャネルである。例えば、理想的なインパルスが時変マルチパス・チャネル上で伝送されると、受信されたパルス列は理想のインパルスが伝送された時間の関数としての時間位置、減衰、および位相の点で変化する。
地上チャネルのマルチパス特性により、受信機において、複数の異なる伝搬路を移動してきた信号が生じる。マルチパス・チャネルの1つの特徴は、チャネルを通して伝送される信号内にもたらされる信号拡散である。経路遅延での差異がPNチップ期間を上回るならば、CDMAシステムで使用されるスペクトラム拡散擬似雑音(pseudonoise)(PN)の変調によって、同じ信号のさまざまな伝搬路が区別、結合できるようになる。約１MHzというPNチップ・レートがCDMAシステムで使用される場合、拡散帯域幅のシステム・データ転送速度に対する割合に等しい完全スペクトラム拡散処理利得が、1マイクロ秒を超えて異なる遅延のある経路に対して利用できる。1マイクロ秒の経路遅延差異は、約300メートルの差異経路距離に相当する。都市環境では、通常、1マイクロ秒を超える差異経路遅延が提供される。
マルチパス経路のその他の特性は、チャネルを通る各パスが異なった減衰係数を引き起こす可能性があるという点である。例えば、理想的なインパルスがマルチパス・チャネル上で伝送される場合、受信されるパルス列の各パルスの信号強度は、通常、他の受信されるパルスの信号強度とは異なる。
マルチパス・チャネルのその他の特性は、チャネルを通る各経路が信号に異なる位相を生じさえる可能性があるという点である。例えば、理想的なインパルスがマルチパス・チャネル上を伝送される場合、受信されたパルスのストリームの各パルスは、通常、他の受信されたパルスとは異なった位相を持つ。この結果、信号フェージングが生じる場合がある。
フェード(fade)は、マルチパス・ベクトルが破壊的に追加され、どちらか一方の個別ベクトルより小さい受信信号を生み出すときに発生する。例えば、第1経路に減衰係数X dB、Qラジアンの移相がある時間遅延dが設定され、第2経路に減衰係数X dB、Q+pラジアンの移相がある時間遅延dが設定される2つの経路を持つマルチパス・チャネル上で正弦波が伝送されると、チャネルの出力では信号は受信されないだろう。
前記のように、PNチップ(chip)間隔は、2つの経路が結合されるために持たなければならない最小分離を定義する。別個の経路が復調される前に、受信された信号の経路の相対的な到着時間（つまりオフセット）が求められなければならない。復調器は、オフセットのシーケンスを”サーチ“し、各オフセットで受信されるエネルギーを測定することによって、この機能を実行する。潜在的なオフセットに結びついたエネルギーが一定の閾値を上回ると、復調要素、つまり”フィンガ(finger)“がそのオフセットに割り当てられる。そうすると、その経路オフセットに存在する信号は、そのそれぞれのオフセットで他のフィンガの寄与(contributions)と総計することができる。
サーチャー・エネルギー・レベルおよびフィンガ・エネルギー・レベルに基づいたフィンガ割当ての方法および装置は、出願中の米国特許出願に開示されている。この出願は、1993年10月28日に提出され、本発明の譲受け人に譲渡された複数の信号を受信する機能を持つシステムでのフィンガ割当てと題する出願第08/144,902号である。
図1には、移動局に到着する基地局からの信号の例示的な集合が示される。縦軸は、デシベル(dB)スケールで受信される電力を表す。横軸は、マルチパス遅延のための信号の到着時間での遅延を表す。紙面に向かう軸（図示されていない）は、時間のセグメントを表す。紙面の共通面での各信号スパイクは、異なる時間に基地局により伝送され、同時刻に到達している。
共通面において右側のピークは、左側のピークより早い時刻に基地局により、伝送された信号である。例えば、一番左のピーク・スパイク2は、もっとも最近に伝送された信号に相当する。各信号スパイク2-7は、別々の経路を移動してきたため、異なる時間遅延および異なる振幅応答を示す。
スパイク2-7によって表される6つの異なる信号スパイクは、厳しいマルチパス環境を表している。典型的な都市環境で作り出される使用に適した経路はさらに少ない。システムの雑音フロア(floor)は、さらに低いエネルギー・レベルのピークおよび凹みによって表される。
サーチャーのタスクは、可能性のあるフィンガ割当てを求めて、信号スパイク2-7の横軸により測定される遅延を識別することである。フィンガのタスクは、マルチパス・ピークの集合の内の1つを復調して、ただ1つの出力に結合することである。また、いったんマルチパス・ピークに割り当てられたら、そのピークが時間内に移動するに従ってそれを追跡調査することもフィンガのタスクである。
横軸は、PNオフセットの単位を持つと考えることもできる。任意の指定された時間に、移動局は基地局から、そのそれぞれが別々の経路を移動してきたので、他と異なる遅延を持つ可能性があるさまざまな信号を受信する。基地局の信号は、PNシーケンスによって復調される。PNシーケンスのローカル・コピーも、移動局で生成される。また、移動局では、各マルチパス信号も個別に復調され、PNシーケンス・コードは、その受信された時間オフセットに調整される。横軸の座標は、その座標での信号を変調するために使用されるであろうPNシーケンス・コード・オフセットに対応すると考えられる。
各マルチパスの不規則な隆起により示されるように、マルチパス・ピークは時間係数としての振幅で変化することに注意する。示される限られた時間内には、各マルチパス・ピークに大きな変化は存在しない。さらに延長された時間範囲では、マルチパス・ピークは消え、時間が進むにつれて新しい経路が作成される。また、ピークは、移動局が基地局のカバレージの地域内で動き回る場合に経路距離が変化するのに従って、初期または後期のオフセットにスライドすることもある。各フィンガが、それに割り当てられる信号で小さな変動を追跡調査する。
狭帯域システムにおいては、無線チャネルにマルチパスが存在すると、使用中の狭い周波数バンド中で厳しいフェージングが発生する可能性がある。このようなシステムは、深いフェードを克服するのに必要とされる余分な伝送力により容量を制約される。前記のように、CDMA信号経路は、復調プロセスで識別され、ダイバシチ結合される。
時間ダイバシチ、周波数ダイバーシチ、およびスペース／経路ダイバーシチという3種類の主要なタイプのダイバーシチが存在する。冗長性をもたらす、反復、時間インタリーブ、およびエラー訂正および検出コーディングを使用することによって、時間ダイバーシチがもっともよく得られる。システムが、これらの技法のそれぞれを時間ダイバーシチの形式として利用することがある。
その本来の広帯域性質により、CDMAは、信号エネルギーを広い帯域幅で拡散することにより周波数ダイバーシチの形式を提供する。狭帯域システムの周波数帯域幅で深いフェードを引き起こす可能性のある周波数選択フェージングは、通常、CDMAスペクトラム拡散信号によって利用されるわずかな周波数バンドに影響を及ぼすにすぎない。
レーキ受信機は、マルチパス遅延信号を結合するその能力により経路ダイバーシチを提供する。つまり、フィンガが割り当てられたすべての経路は、結合された信号が劣化する前にともにフェードしなければならない。追加経路ダイバーシチは、2つまたは3つ以上の基地局からの複数の同時冗長リンクが移動局と確立できる、”ソフト・ハンド・オフ(soft hand-off)“として知られるプロセスにより得られる。これは、セル境界域での厳しい環境での堅牢なリンクをサポートする。経路ダイバーシチの例は、両方とも本発明の譲受け人に譲渡された、1992年3月21日に発行され、CDMAセルラー電話システムでのソフト・ハンド・オフと題する米国特許第5,101,501号、および1992年4月28日に発行され、CDMAセルラー電話システム内でのダイバーシチ受信機と題する米国特許第5,109,390番に図解される。
ゼロ以外のすべての時間シフトでの異なるPNシーケンスの間の相互相関関係とPNシーケンスの自動相関関係の両方に、ほぼゼロの平均値を設定される。これによって、異なるユーザ信号は、受信時に識別できるようになる。自動相関関係および相互相関関係では、ゼロ平均値が得られるように、論理”0“が値”1“を取り、論理”1“が値”-1“を取るか、あるいは類似したマッピングが必要となる。
しかし、このようなPN信号は直交ではない。相互相関関係は、本質的に、情報ビット時間のような短期間の間隔でのシーケンス長全体でゼロを平均に取るが、相互相関関係は、二項分布のあるランダム変数である。したがって、信号は、同じ電力スペクトル密度での広帯域幅のガウス雑音であるのとほぼ同じように互いに干渉する。
2の任意のn累乗に関して、それぞれが長さnであるn個の直交バイナリ・シーケンスの集合が構築できることは周知技術である（S.W.グロンブなど著、1964年、プレンタイス・ホール社（prentice-Hall, Inc.）、45-64頁のスペース・アプリケーションによるデジタル通信を参照のこと）。実際、直交バイナリ・シーケンス集合は、4の倍数であり、200を下回る大部分の長さに関しても既知である。作成しやすいこのようなシーケンスの１つのクラスがウォルシュ関数と呼ばれる。次数nのウォルシュ関数は、以下に示すように、帰納的に定義することができる。
0003725552.tif 000002
この場合、w'はwの論理補数(the logical complement)およびW(1)=|0|であることを示す。
ウォルシュ・シーケンスまたはコードは、ウォルシュ関数行列の行の中の1つである。次数nのウォルシュ関数行列には、それぞれの長さがnウォルシュ・チップであるn個のシーケンスが含まれる。（長さnの他の直交関数だけではなく）次数nのウォルシュ関数行列には、nビットの間隔で、集合内のすべての異なるシーケンス間の相互相関関係がゼロであるという特性がある。集合内のあらゆるシーケンスが、そのビットのちょうど半分であらゆる他のシーケンスと異なる。すべてのゼロを含む1つのシーケンスが、つねに存在すること、および他のすべてのシーケンスが半分の1(half ones)および半分のゼロ(half zeroes)を含むことも注記する必要がある。
'459番の特許に記述されるシステムでは、呼び出し信号は、その後でレート1/2順方向エラー訂正符号器によって毎秒19,200記号の出力列に変換される、毎秒9600ビットの情報ソースとして開始する。セルから一斉送信される各呼び出し信号は、期間中、64ウォルシュ・チップごとに64の直交ウォルシュ・シーケンスの内の１つ、つまり1記号でカバーされる。カバーされる記号に関係なく、すべてのウォルシュ・シーケンスの直交性により、そのセル内での他のユーザ信号からのすべての干渉が記号積分の間に取り消されることが保証される。他のセルからの非直交干渉は、順方向リンクの容量を制限する。
基地局によって伝送されるすべてのユーザ信号は、同相(I)チャネルPNシーケンスおよび直角位相(Q)チャネルPNシーケンスを使用して拡散される直角位相シフトキー(QPSK)である。CDMAシステム中の各基地局は、同じPNシーケンスを使用して同じ周波数バンドで伝送するが、シフトされないPNシーケンスに関する一意のオフセットは世界時基準に調整される。PN拡散レートは、ウォルシュ・カバー・レート、1.2288MHz、つまり1記号あたり64 PNチップと同じである。好ましい実施例では、各基地局はパイロット基準を伝送する。
パイロット・チャネルは、一定ゼロ記号を伝送する「ビーコン」であり、信号を伝えるトラヒックにより使用される同じIシーケンスおよびQ PNシーケンスで拡散される。好ましい実施例では、パイロット・チャネルは、すべてのゼロ・ウォルシュ・シーケンス0でカバーされる。初期システム取得の間、移動体は、PNシーケンスのすべての考えられるシフトをサーチし、いったん基地局のパイロットを検出すると、それ自体をシステム時間に同期させることができる。後述するように、パイロットは、移動復調器レーキ受信機アーキテクチャで、初期の同期での使用をはるかに上回る根本的な役割を果たす。
図2は、アンテナ18に到達する順方向リンク信号20を受信し、復調するための無線の一般的なレーキ受信機復調器10を示す。アナログ送受信機16は、デジタル化されたIチャネル・サンプルおよびQチャネル・サンプル32をベースバンドで出力するQPSKダウンコンバータ  チェーン(chain)を具備する。受信波形をデジタル化するために使用されるサンプルリング・クロックCHIPX8 40は、電圧制御温度補償ローカル発振器(TCXO)から引き出させる。
復調器10は、データバス34を通してマイクロプロセッサ30によって監視される。復調器内では、IサンプルおよびQのサンプル32が、複数のフィンガ12a-cおよびサーチャー14に提供される。サーチャー14は、フィンガ12a-cの割当てに適するマルチパス信号ピークを含むであろうオフセットのウィンドウ(window)を探し出す。サーチ・ウィンドウの各オフセットに関して、サーチャー14は、それがそのオフセットで検出したパイロット・エネルギーをマイクロプロセッサに報告する。それから、フィンガ12a-cが調査され、割り当てられていない経路または追跡調査するさらに弱い経路が、マイクロプロセッサ30により、サーチャー14が識別するさらに強い経路を含むオフセットに割り当てられる。
フィンガ12a-cは、いったんその割り当てられたオフセットでマルチパス信号上にロックすると、経路が消失するまで、あるいはそれがその内部時間追跡調査ループを使用して割り当てし直されるまで、独自にその経路を追跡調査する。このフィンガ時間追跡調査ループは、フィンガが現在復調中であるオフセットでのピークの両側でのエネルギーを測定する。これらのエネルギーの間の差異は、それからフィルタリングされ、積分される測定基準を形成する。
積分器の出力は、変調で使用するためのチップ間隔で入力サンプルの内の1つを選択するデシメータを制御する。ピークが移動すると、フィンガはそのデシメータ位置をそれに合わせて移動するように調整する。それから、デシメートされたサンプル・ストリームは、フィンガが割り当てられたオフセットと一致するPNシーケンスで逆拡散される。逆拡散されたIサンプルおよびQサンプルは、記号上で総計され、パイロット・ベクトル（ＰI，ＰQ）を作り出す。これらの同じ逆拡散されたＩサンプルおよびＱサンプルは、移動体ユーザに一意のウォルシュ符号割当てを使用してカバーされていないウォルシュであり，該カバーされていない，逆拡散されたＩおよびＱのサンプルは、記号上で総計され、記号データ・ベクトル（ＤI，ＤQ）を作り出す。点積演算子(the dot product operator)は、次のように定義される。
Ｐ（ｎ）・Ｄ(n)＝ＰI（ｎ）ＤI（ｎ）＋ＰQ（ｎ）ＤQ（ｎ）  （２）
この場合、ＰI（ｎ）およびＰQ（ｎ）はそれぞれ記号ｎのパイロット・ベクトルＰのＩ構成要素およびＱ構成要素であり、ＤI（ｎ）およびＤQ（ｎ）はそれぞれ記号ｎのデータ・ベクトルＤのＩ構成要素およびＱ構成要素である。
パイロット信号ベクトルはデータ信号ベクトルよりはるかに強いため、コレーレントな復調のための正確な位相基準として使用することができる。点積は、パイロット・ベクトルとの位相でデータ・ベクトルの大きさを計算する。パイロット・キャリヤ点積回路と題する、本発明の譲受け人に譲渡された出願中の米国出願番号第07/981,034番に記述されるように、点積は，効率的な結合のために，そのフィンガによって受信されるパイロットの相対的な強度により各フィンガ記号出力42a-cを実質的にスケーリング(scaling)し，フィンガ寄与を加重する(weight)。このようにして、点積は、コヒーレントなレーキ受信機復調器で必要とされる位相予想およびフィンガ記号加重の二重役割を実行する。
各フィンガは、その長期平均エネルギーが最小閾値を超えない場合には、結合器42への記号出力をマスクする(mask)ロック(lock)検出器回路を備える。これによって、信頼性の高い経路を追跡調査するフィンガだけが、結合された出力に寄与し、それによって復調器性能を向上させることが確実になる。
各フィンガ12a-cが割り当てられる経路の到着時間での相対的な差異のため、各フィンガ12a-cは、記号結合器22がそれらを一つに総計し、”ソフト決定“復調済み記号を作り出すことができるように、フィンガ記号列42a-cを調整するデスキュウ(deskew)バッファを備える。この記号は、それが正しく最初に伝送された記号を識別するという信頼により加重される。記号は、最大ゆう度(likelihood)ビタビ・アルゴリズムを使用して、第1フレームが逆インターリーブしてから、順方向エラー訂正が記号列を復号するところの逆インターリーバ／デコーダ回路28に送信される。その後、マイクロプロセッサ30または音声ボコーダーのようなその他の構成部品は、さらなる処理のために復号化されたデータを使用できる。
逆方向リンクでは、システム容量を最大限にするために、移動体からのすべての信号が同じ信号強度でセルにおいて受信されることが重要である。1991年10月8日に発行され、本発明の譲受け人に譲渡された、CDMAセルラー移動電話システムで伝送電力を制御するための方法および装置と題する、米国特許第5,056,109号に開示される、閉鎖ループ電力制限法が利用される。
閉鎖ループ電力制限法は、移動体により受信される信号を測定し、順方向リンクでの破壊されたサブチャネルでの移動体にその電力レベルを増加または減少するように命令するコマンドを送信するセルによって動作する。電力制御記号結合器24は、順方向リンクでこれらの破壊された記号を抽出し、フィンガ42a-cからの記号出力を総計し、電源入りまたは電源切りを調整するかどうかに関する難しい決定を下す。これらの決定は、アナログ送受信機16内の伝送電力増幅器に伝送利得基準レベル出力、TXGAIN38を提供するために積分される。
正しく復調するためには、データを変調するためのセルで使用されるクロックで、ローカル発振器周波数を調整するための機構が必要とされる。各フィンガは、クロス積ベクトル演算子を使用して、ＱＰＳＫ  Ｉ，Ｑスペースのパイロット・ベクトルの回転レートを測定することによって周波数エラーを見積もる。
Ｐ（ｎ）×Ｐ（ｎ−１）＝ＰI(n)ＰQ(n-1)−ＰI(n-1)ＰQ(n)  （３）
各フィンガ44a-cからの周波数エラー推定値は、周波数エラー結合器で結合、積分される。それから、積分器出力、LO_ADJ36は、アナログ送受信機16内のTCXOの電圧制御に供給され、CHIPX8クロック40のクロック周波数を調整する。このように、ローカル発振器の周波数エラーを補正するための閉鎖ループ機構を提供する。
移動レーキ受信機復調器の典型的な専用回路インプリメンテーションでは、フィンガ、サーチャー、および結合器のそれぞれが、離散回路として別個に実現され、それぞれが集積回路(IC)ダイス上のある回路領域に直接対応する。これらのブロックのそれぞれが内蔵式で、独自の信号処理タスクを担当するため、代わりにブロックは専用の別個の累算器、乗算器、およびコンパレータを備える。これらの専用回路、特に各フィンガに必要となる多数の乗算−累算器では、実現するための大量のダイ(die)領域が必要となる。
復調器の典型的なデジタル信号プロセッサ(DSP)のインプリメンテーションでは、フィンガ、サーチャー、および結合器のそれぞれが、復調器タスクで別個に符号化されたサブルーチンとして実現される。PNチップ・レートでフィンガおよびサーチャー内で実行されなければならない多くの単純な演算がある。一般的なUSPアーキテクチャは、好ましい実施例のように1.2288MHzというPNチップ・レートを使用するシステムで図2の3つのフィンガおよびサーチャーのためのチップ・レート処理を実行するために、最高毎秒7,500万命令（ＭＩＰＳ）を実行する必要がある。75ＭＩＰＳDSPは、大量の電力を消費する。電力は、たいていの場合、携帯型消費者装置である移動体装置内で大きな需要がある。DSPアプローチの1つの重大な優位点とは、従来の専用回路アプローチの場合と同様に、物理回路変更に比較した場合のファームウェア変更により復調アルゴリズム変更を実現する柔軟性である。
両方の専用回路と一般的なDSPインプリメンテーションには、最新のIC製造工程でのフィーチャー・サイズの縮小を利用した後にも解決されない、そのそれぞれのダイ領域および電力の懸念事項がある。その結果、さらに効率的な復調器に対するニーズが存在する。
発明の要約
本発明は、順方向リンクでのパイロットを利用するスペクトル拡散多重アクセス通信システムで信号を復調するための方法および装置を含む。本発明で実現される復調器アーキテクチャにより、消費電力がさらに減少し、専用回路または汎用DSPインプリメンテーションの同等物よりも安価な、さらに小さい領域のチップが生まれる。
専用の記号レート回路、つまり従来の専用回路アプローチを使用してフィンガまたはサーチャーを実現するのに必要となる領域の大半は、フィンガおよびサーチャーから削除され、その記号レートは、機能上、共用データ経路処理に取り込まれる。フィンガ・フロント・エンドまたはサーチャー・フロント・エンドと名付けられる、元のフィンガおよびサーチャーから区別するために残るものは、フィンガまたはサーチャーそれぞれに対応するすべてのチップ・レート処理を実行する専用回路である。
本発明は、信号処理機能を、処理が発生する期間に基づいて2つのグループに分離する。具体的には、この新しいアーキテクチャは、複数のフィンガ・フロント・エンドおよび1つのサーチャー・フロント・エンドにサービスを提供する単一の時分割(time-shared)乗算塁算(MAC)(multiply-accumulate)データ経路を使用する。データ経路は、フィンガおよびサーチャーに関係するすべての記号レート処理を実行する。
同じデータ経路は、記号レートで、フィンガの出力を結合する。これにより、逆方向リンクで伝送電力、およびローカル発振器を調整するために使用される周波数エラー推定値を制御するために使用される復調済み記号列および電力制御サブチャネル決定列が生まれる。データ経路とともに、小さなレジスタ・ファイルRAMが、1個を超える記号に渡る信号処理動作のためのすべての状態情報を記憶する。
フィンガのための記号ごとに一度、またはサーチャーのための積分期間ごとに一度、フロント・エンドは、パイロットのI記号積分結果およびQ記号積分結果、トラヒック・チャネル記号データ、および時間追跡調査用の現在のフィンガ・オフセットからのパイロット復調済み半チップ・オフセット、またはサーチャーの場合には同時に評価されるオフセットのそれぞれのためのパイロットのI積分およびQ積分から成り立つデータ・ベクトルを作成する。これらの出力は、フロント・エンド・累算器が次の記号のデータ・ベクトルを総計している1つの記号の間に、データ経路が蓄積されたデータ・ベクトルにアクセスできるようにバッファに入れられる。データ・ベクトルとともに、フロント・エンドは、それらが共用データ経路によってサービスを提供される必要のある結果を生み出したことを示すフラグ(flag)を表明する。
データ経路制御回路は、先入れ(first-come)，先サービス(first-seve)・ベースで、フィンガ・フロント・エンド、サーチャー・フロント・エンドおよび結合関数の間でデータ経路の使用を調停する。制御装置は、いったん待ち行列に入れられると、データ経路を固定ルーチンを通して配列し、レジスタ・ファイルRAMに記憶される状態情報とともに、演算されるデータ・ベクトルの構成要素を選択する。それから、制御装置は、サービスを受けているブロックの信号処理に関係する累算、乗算、および比較のすべてを実行するためにデータ経路を構成する。
【図面の簡単な説明】
図1は、例示的な厳しいマルチパス信号状態を表す。
図2は、移動復調器レーキ受信機の従来の技術のブロック図である。
図3は、フィンガ機能性のブロック図である。
図4は、サーチャー機能性のブロック図である。
図5は、結合器ブロック機能性のブロック図である。
図6は、本発明に従った共用データ経路アーキテクチャ移動復調器のブロック図である。
図7は、フィンガ・フロント・エンドのブロック図である。
図8は、サーチャー・フロント・エンドのブロック図である。
図9は、復調器の記号レート信号処理に関係する状態情報のメモリ・マップである。
図10は、共用データ経路がフィンガにサービスを提供している間のその配列スケジュールである。
図11は、共用データ経路がサーチャーにサービスを提供している間のその配列スケジュールである。
図12は、共用データ経路が結合器にサービスを提供している間のその配列スケジュールである。
好ましい実施の形態の説明
前記のように、図2は、レーキ受信機復調器10のトップ・レベルの機能概要図である。アナログ・フロント・エンド16は、順方向リンク信号をアンテナ18を経由して受信し、それをベースバンドにダウンコンバートし、デジタル化されたＩチャネル・サンプルおよびＱチャネル・サンプル32を複数のフィンガ12a-cおよび1つのサーチャー14に出力する。サーチャー14は、フィンガ12a-cの割当てに適当なマルチパス信号ピークを含むだろうオフセットのウィンドウを探し出す。サーチ・ウィンドウ内の各オフセットに関して、サーチャー14は、それがそのオフセットで検出したパイロット・エネルギーをマイクロプロセッサ30に報告する。それから、フィンガ12a-cが調べられ、割り当てられていない経路または追跡調査するさらに弱い経路が、マイクロプロセッサ30によって、サーチャー14が識別するさらに強い経路を含むオフセットに割り当てられる。
フィンガ12a-cのすべては、図3のフィンガ機能ブロック図に描かれる同じ機能性を備える。従来の専用回路インプリメンテーションでは、図3中の要素のそれぞれは、従来の汎用DSPインプリメンテーションで、物理的な回路に一致し、これらの要素のそれぞれは信号処理符号で対応するステップを有する。好ましい実施例では、チップ・レートで発生する処理と記号レートで発生する処理の間に明確な描写が作成され、チップ−記号処理境界(chip-symbol processing boundary)98により示される。チップ・レベルで動作しているすべての要素は、境界98の左側に示され、記号レートで動作しているすべての要素は、境界98の右側に表示される。
ＩサンプルおよびＱサンプル32は、フィンガの割り当てられたオフセットに基づいて、オン・タイム処理に使用するためのチップごとに8つのサンプルの内の1つ、および時間追跡調査で使用するための半チップ遅延した別のサンプルを選択する。フィンガ内の他のすべてのチップ・レート処理だけではなく、このサンプリングは、フィンガ・タイミング・ジェネレータ122からのチップ・イネーブル・ストロボに従属させられる。フィンガ・タイミング・ジェネレータ122は、復調中のマルチパス・ピークの時間オフセットを追跡調査する。
時間追跡調査ループの調整またはマイクロプロセッサによる新規オフセットへ移動するようにというスルー・コマンドのどちらかのために、前進または遅滞が発生するたびに、チップ・イネーブル・ストロボ156が発生する速度、および好ましい実施例で、64のチップ・イネーブル・ストロボ156ごとに表明する関連記号イネーブル・ストロボ158が低速化または高速化する影響がある。フィンガ・タイミング・ジェネレータは、マイクロプロセッサによって読み取られる内部フィンガ位置レジスタを増分または減分することによって、あらゆるオフセットの変化を反映する。フィンガ・タイミング・ジェネレータ122は、マイクロプロセッサによって、フィンガ再割当て中にフィンガを新規オフセットに送るために作成される内部位置割当てレジスタも備える。マイクロプロセッサがフィンガを割当てし直すと、フィンガ・タイミング・ジェネレータ122内の内部機構は、それがフィンガがその指定されたオフセットに到達したと判断するまで、タイミングを前進または遅滞させ続ける。
デシメータされたオン・タイムおよび遅延Ｉチップ・サンプルおよびＱチップ・サンプルは、それぞれＱＰＳＫ逆拡散変調器104aおよび104bに提供される。逆拡散変調器s 104は、また、ＩＱ  ＰＮシーケンス・ジェネレータ16から、基地局でデータを拡散するために使用されるＰＮシーケンスと同じＰＮシーケンスも受信する。ＩＰＱＮシーケンス・ジェネレータ106は、フィンガ・タイミング・ジェネレータ122からチップ・イネーブル出力156に従属され、したがってフィルタの割り当てられたオフセットと一貫するＰＮシーケンスを生成する。これを説明するもう一つの方法が、ＰＮジェネレータ106から出力されるシーケンスが、基地局から移動装置までのマルチパス伝搬遅延分、基地局でのその片方のシーケンスから遅延するという点である。したがって、復調器での逆拡散プロセスは、正しい時間調整で変調器内の拡散プロセスを逆転することができる。
最初に伝送されたデータを回復するために、逆拡散変調されたＩチップおよびＱのチップが、それぞれ、オン・タイム逆拡散変調器104aから排他的論理輪(XOR)ゲート108に出力される。ウォルシュ・シーケンス・ジェネレータ100は、XORゲート108に、移動体装置に指定されるウォルシュ符号に対応するウォルシュ・チップ・シーケンスを提供し、基地局で適用される直交カバリングを逆転する。
ウォルシュ符号は、マイクロプロセッサ・データバス34を通してフィンガに伝達される。逆拡散変調され、アンカバーされた(uncover)されたＩチップおよびＱチップは、Ｉ記号累算器およびＱ記号累算器110と112によって記号間隔上で総計され、１記号あたりに一度、記号ｎの記号データ・ペアＤI(n)とＤQ(n)を作り出す。パイロット・チャネルはすべてゼロのウォルシュ符号0でカバーされているため、パイロットを回復するために別個のウォルシュ・シーケンス・ジェネレータは必要とされない。オン・タイム逆拡散変調器の出力は、オン・タイムＩ累算器およびオン・タイムＱ累算器114と116によって直接総計され、記号ｎのパイロット・ペアＰI(n)とＰQ(n)を作り出す。
時間追跡調査ループは、パイロット強度オフセットの現在のフィンガ・オフセットからの差異、半チップによって駆動される。したがって、Ｉ累算器およびＱ累算器118と120の別個の集合は、オン・タイム・パイロットおよび記号累算器により使用されるサンプルから半チップ遅延したサンプルを使用して、遅れた逆拡散変調器104bによって提供される逆拡散されたパイロットを総計する。記号ｎのオン・タイム・パイロット・ペアＰIL(n)とＰQL(n)から半チップ遅延したパイロット・ペアを作成するために、遅延した逆拡散変調器104bは、オン・タイム逆拡散変調器104aによって使用されたのと同じＰＮシーケンスを使用する。記号ｎのオン・タイム・パイロット・ペアＰIE(n)およびＰQE(n)から半チップ進んだパイロット・ペアを作成するには、遅延した逆拡散変調器104bは、逆拡散変調器104aにより使用されるＰＮシーケンスから1チップ遅延したＰＮシーケンスを使用する。時間追跡調査ループは、交互に現れる記号上で半チップ進んだパイロット・ペアおよび半チップ遅延したパイロット・ペアを利用する。各記号イネーブル・ストロボ158を使用すると、累算器110、112、114、116、118、120がクリアされ、次の記号間隔で総計を開始する。前記要素は、境界98の左側の、図3に描画されるフィンガ内で発生するチップ・レート処理のすべてを実行する。このチップ・レート処理の正味結果は、１記号あたりに一度作り出されるデータ・ベクトルである。
｛ＤI(n)，ＤQ(n)，ＰI(n)，ＰQ(n)，ＰIE/L(n)，ＰQE/L(n)｝
これは、図3の境界98の右側に描画される要素により記号レートで処理される。
記号レート処理は、通常、図3のＩパイロット・フィルターおよびＱパイロット・フィルター132と134によって図示されるように、オン・タイムＩパイロット・データおよびオン・タイムＱパイロット・データＰI(n)，ＰQ(n)をフィルタリングすることによって開始する。このフィルタリングは、パイロット基準内の記号ばらつきに従って記号を平滑化し、点積の位相(the dot product's phase)予想演算(projection operations)および概算演算(scaling operations)のためのより安定した基準となる。
好ましい実施例では、Ｉパイロット・フィルターおよびＱパイロット・フィルター132と134は、簡略一次無限(simple first order infinite)インパルス応答(IIR)フィルターとして構成される。記号ごとに、わずかな現在のフィルターが差し引かれ、新しい入力であるパイロット・データＰI(n)、ＰQ(n)が総計され、新しいフィルター出力ＰfI(n)，ＰfQ(n)を作り出す。
記号ごとに一度、点積回路130は、ＤI(n)，ＤQ(n)記号ベクトルを取り、それをフィルタリングされたパイロット・ベクトルＰfI(n)，ＰfQ(n)で点で示し、等式(2)に定義される点積演算を実行する。この結果、パイロットのある位相にあり、受信されているパイロットの強度によって概算される、データ記号の大きさを示すスカラー値(a scalar value)が生じる。
点積結果を重要なビットに正規化し直すために使用される切り捨ておよび限定（図示されていない）の後、この記号出力は記号デスキュ・バッファ144に書き込まれる。デスキュ・バッファは、記号イネーブル・ストロボ158により提供されるフィンガ独自の特定記号調整で書き込まれる先入れ(first-in)，先出し(first-out)（ＦＩＦＯ）バッファである。すべてのフィンガ内のデスキュ・バッファは、同じ結合器記号イネーブル・ストロボ（図示されていない）を使用して読み取られる。これが、フィンガが割り当てられる異なるオフセットを補償し、記号結合器22がさまざまなフィンガからの記号ストリームをともに総計できるようにする。
デスキュ・バッファの記号出力は、ロック状態でない場合に、ANDゲート152によってマスクされる。ロック状態148は、フィンガが信頼性の高い、適度に強い経路を追跡調査している旨のインジケータであり、フィンガがロックから外れているときに出力されるフィンガ記号をマスクすると、さらに高品質な結合済み記号ストリームが結合器22から出力される。
ロック状態を判断するための信号処理は、Ｉパイロット・フィルター出力およびＱパイロット・フィルター出力を使用するエネルギー回路140で開始し、追跡調査中のピークのパイロット内のエネルギーに対応する［ＰfI(n)2＋ＰfQ(n)2］を求める。それから、このエネルギーは、ロック検出フィルター142によってフィルタリングされ、長期平均フィンガ・エネルギー・レベルを作り出す。フィンガ再割当ての間、マイクロプロセッサ30は、このフィンガ・エネルギーを読み戻し、それを選択器14によって検出される最新のマルチパス・ピークと比較し、フィンガを、マルチパス環境が変化し、ピークが出入りするに従ってサーチャーによって検出されるさらに強い経路に割当てし直すことができる。
好ましい実施例では、ロック検出フィルター142が、簡略一時IIRフィルターとして構成される。記号ごとに、フィルター内に維持されるわずかなフィンガ・エネルギーが差し引かれ、エネルギー回路140から出力されるエネルギー結果が総計され、新しいフィルタリングされたフィンガ・エネルギー出力を生み出す。
閾値比較ブロック150では、ロック検出フィルター142から出力されるフィンガ・エネルギーを、マイクロプロセッサ30によりブロックに書き込まれるロック外閾値と比較する。フィンガ・エネルギーがロック内閾値を上回る場合、ロック状態148は、ロック内状態に強制される。エネルギーがロック外閾値を下回る場合、ロック状態148は、ロック外状態に強制される。それ以外の場合、ロック状態148は未変更のままとなる。これにより、フィンガがいったんロックから外れると、そのエネルギーがロックに戻るためにロック内閾値以上に上昇しなければならず、フィンガがいったんロックされると、エネルギーがロックから外れるためにロック外閾値を下回らなければならないヒステリシスのロック状態148に対する影響が生じる。
記号ごとに、クロス(cross)積回路146は、等式(3)に定義されるクロス積動作を実行し、フィルタリングされたパイロットＰfI(n)，ＰfQ(n)ベクトルを、以前の記号ＰfI(n-1)，ＰfQ(n-1)のフィルタリングされたパイロット・ベクトルで抹殺する。この結果、ＱＰＳＫ  Ｉ，Ｑスペースでのパイロットの回転レートを示すスカラー値が生じ、ローカル発振器クロックと基地局で信号を伝送するために使用されるクロックの間の周波数エラーの基準が提供される。クロス積結果を重要なビットに正規化し直すために使用される切り捨ておよび限定（図示されていない）の後、フィンガが信頼性の高い適度に強い経路を追跡調査しているときに、フィンガだけがLO_ADJ信号36に寄与するように、この周波数エラーは、フィンガがロック状態から外れているときにANDゲートによってマスクされる。
前記のように、時間追跡調査ループは、移動体がその位置をその環境内の物体に相対して変更する間にピークがシフトするときにフィンガをその割り当てられたマルチパス・ピーク上で中心に据え続け、反射マルチパスを生じさせる。継続する記号上では、半チップ・オフセット・パイロット記号の積分ペアＰIL(n)，ＰQL(n)及びＰIE(n)，ＰQE(n)が、遅延記号累算器118および120によって交互に出力される。記号ごとに一度、エネルギー回路136が、追跡調査されているピークより半チップ・オフセット遅延したまたは先行するパイロット内のエネルギーに対応して、［ＰIL(n)2＋ＰQL(n)2］又は［ＰIE(n)2＋ＰQE(n)2］のどちらかを計算する。時間追跡調査フィルター138は、以下のように、これら2つのエネルギーの間の差異を計算する。
［ＰIL(n)2＋ＰQL(n)2］−[ＰIE(n-1)2＋ＰQE(n-1)2]  （４）
この差異は、二次低域通過フィルターを駆動するために使用される測定規準を形成する。第一次寄与および第二次寄与の両方の利得は、マイクロプロセッサ30によって指定される。これにより、いったんフィンガがロックされると、スプリアスなバンド外雑音をさらによく拒絶するさらに狭い帯域幅に後に変化する、初期取得中のさらに広いフィルター帯域幅が見越される。時間追跡調査フィルターは、最終位相蓄積段階がオーバフローまたはアンダフローすると、前進または遅滞を発行する。これは、単独CHIPX8クロックによってそれぞれチップ期間を圧縮するか、あるいは拡大する、フィンガ・タイミング・ジェネレータ122にフィードバックする。これは、フィンガ・オフセットを、それを追跡調査中の経路のピーク上に再度中心に置くための方向で、チップの8分の1調整する。
マイクロプロセッサ30が（サーチ・タイミング・ジェネレータ200に書き込まれる）サーチ・ウィンドウ開始オフセットおよび（サーチ制御ブロック206に書き込まれる）サーチ・ウィンドウ長を指定した後、サーチャー14がサーチ・ウィンドウを進み、サーチ・ウィンドウ内の各オフセットを次々と評価する。オフセットごとに、サーチャーが、指定された数のチップ上で（サーチャー・タイミング・ブロック200に書き込まれる）パイロットを積分し、結果として生じるパイロット・エネルギーを計算し、オプションで（サーチ制御ブロック206に書き込まれる）指定された数の間隔でいくつかのパイロット・エネルギーを総計する。サーチャーの出力は、図1にほぼ類似して見えるサーチ・ウィンドウ内のマルチパス環境のトレースである。マルチパス・トレースは、マイクロプロセッサに直接戻されるか、あるいはマイクロプロセッサが処理する必要があるデータ量を削減するために、サーチャーが、サーチ・ウィンドウで検出される最大ピークのソート済みリストだけを報告するように結果をフィルタリングすることができる。
ちょうどフィンガ処理がチップ・レートおよび記号レートの処理に分けられたように、サーチャーも、図4のサーチャー機能ブロック図によって描写される2つの機能グループに分けられる。従来の専用回路インプリメンテーションでは、図4中の要素のそれぞれが物理回路に相当している。従来の汎用DSPインプリメンテーションでは、これらの要素のそれぞれは、記号処理符号で相当するステップを有する。チップ・レベルで動作するすべての要素が、境界198の左側に図示され、積分間隔ごとに一度動作するすべての要素は、境界198の右側に図示される。
サーチャー14には、デシメータ102に入力されるＩサンプルおよびＱサンプル32が具備される。入力データのデシメーションの内の1つを選択できるフィンガ12a-cとは異なり、サーチャーデシメータ102は、つねに、検索中固定半チップ・オフセットでサンプリングする。サーチャーだけが、依然としてありそうな候補経路が見失われていないことを保証するほど十分に詳説されている粗い掃引である、半チップ増分単位でサーチ・ウィンドウを評価するので、デシメータ102は固定することができる。フィンガは、いったんサーチャーによって検出された経路に割り当てられると、ピークが2つの半チップで分離されたサーチ結果の間で低下しても、経路上の中心にそれ自体をすばやく配置する。サーチャー内の他のすべてのチップ・レート処理だけではなくサンプリングも、サーチャー・タイミング・ジェネレータ200からのチップ・イネーブル・ストロボ214に従属させられる。
サーチ制御ブロック218が連続的にサーチ・ウィンドウを通してサーチャーを進むときにサーチ制御ブロック218によって発生するサーチ遅滞、あるいは別の開始オフセットで新しいサーチを開始するためのマイクロプロセッサ30によるスルーから発生する前進または遅滞が起こるたびに、チップ・イネーブル・ストロボ214が発生する速度が減速または加速される影響がある。サーチャー・タイミング・ジェネレータ200も、サーチ積分間隔が完了したことを示すサムーダン(sum_done)ストロボ216を出力する。
サーチャー・タイミング・ジェネレータ200は、内部サーチャー位置レジスタ内でのすべてのオフセット変化の正味影響を記憶する。サーチャー・タイミング・ジェネレータ200は、サーチャーを新しいオフセットに回転させるためにマイクロプロセッサにより書き込まれる内部位置割当てレジスタも具備する。マイクロプロセッサ30がサーチャー14を回転させると、サーチャー・タイミング・ジェネレータ200内の内部機構は、サーチャー14がその割り当てられたオフセットに到達したと判断するまで、サーチャー・タイミングを前進させるか、遅滞させ続ける。いったんその割り当てられたオフセットに到達すると、サーチャー14はサーチ・ウィンドウでの最初のオフセットで開始する指定のサーチを開始する。
フィンガ12a-cでの場合のように、サーチャー14では、デシメートされたオン・タイムおよび遅延Ｉチップ・サンプルとＱのチップ・サンプルが、それぞれＱＰＳＫ逆拡散変調器104aおよび104bに提供される。また、逆拡散変調器104は、Ｉ  Ｑ  ＰＮシーケンス・ジェネレータ106から、基地局でデータを拡散するために使用されたＰＮシーケンスと同一のＰＮシーケンスも受け取る。Ｉ  Ｑ  ＰＮシーケンス・ジェネレータ106は、サーチャー・タイミング・ジェネレータ200からチップ・イネーブル出力214に従属させられるので、サーチャーによって評価中の現在のオフセットに一致するＰＮシーケンスを作成する。サーチャーは、各オフセットでのパイロット強度の測定だけにしか関心がないため、フィンガ内で検出されるウォルシュ・シーケンス・ジェネレータに対するニーズはない。
オン・タイム逆拡散変調器104aの出力は、オン・タイムＩ累算器およびオン・タイミングＱ累算器162と164によって直接的に総計され、遅延した逆拡散変調器104bの出力は、遅延Ｉ累算器および遅延Ｑ累算器166と168によって直接的に総計され、記号のパイロット・ペアＰI(n)とＰQ(n)を作成し、積分間隔ごとに一度データ・ベクトルを作成し、
｛ＰI(n)，ＰQ(n)，ＰIL(n)，ＰQL(n)｝
図4中の境界198の右側に描画される要素によって積分間隔レートで処理される。
好ましい実施例では、2つのオフセット、オン・タイム・ペアと遅延ペアがサーチャーによって同時に評価されることに注意しなければならない。この並行は、サーチャーが、マルチパス環境の変化より早い速度で典型的なサーチ・ウィンドウにマルチパス・トレースを作り出すことを保証するために必要とされる。また、好ましい実施例に説明される信号処理は、必要ならば追加サーチャー性能を得るために使用することができる追跡逆拡散変調器累算器・ペアに、一般性を失わずに当てはまる。
積分間隔が終了するたびに、エネルギー回路202はオン・タイム・パイロット・エネルギーに対応して［ＰI(n)2＋ＰQ(n)2］を計算し、エネルギー回路204は、サーチャーによって現在評価中のオフセットの遅延パイロット・エネルギーに対応して［ＰIL(n)2＋ＰQL(n)2］を計算する。オン・タイム・パイロット・エネルギーは、非コヒーレント・累算器208によりいくつかの積分間隔上でオプションで総計され、同様に遅延パイロット・エネルギーは、非コヒーレント・累算器210によって総計される。
指定された数の積分間隔が経過した後に、非コヒーレント・累算器208、210での結果は、サーチ結果プロセッサ212に渡される。それから、サーチャー制御ブロック206は、その内部カウントを減分し、サーチャー・タイミング・ジェネレータ200に遅滞を発行する。これによって、サーチャーは、サーチ・ウィンドウ内の次のオフセットに進む。
逆拡散は、評価中の新しいオフセットに一致するＰＮシーケンスを開始し、オン・タイム・累算器および遅延累算器162、164、166、168はクリアされ、新しいオフセットのための逆拡散パイロット・チップの総計を開始する。サーチ制御ブロックは、いったんサーチ・ウィンドウ内の指定された数のチップを通してサーチャーを配列すると、サーチャーが再び別のウィンドウをサーチするように命令されるまでサーチャーをアイドル状態に戻す。
複数の信号を受信する機能を持つシステムでの変調要素の割当てと題する、前記出願中の米国特許出願番号08/144,902号では、好ましい実施例は、サーチ・ウィンドウで検出される最良の結果に基づいてフィンガを割り当てる。好ましい実施例では、4つの最良の結果がサーチ結果プロセッサ212で追跡調査される（さらに少ないまたは多い数の結果は他の実施例で記憶される）。結果プロセッサ212の内部の結果レジスタは、検出された最大のピークおよびその対応するオフセットのソート済みリストを記憶する。非コヒーレント・累算器208または210によって提供される最大サーチ結果が、最良結果リスト内に記憶されるサーチ結果を上回る場合、結果プロセッサ212内の制御論理回路が第4の最良の結果を破棄し、新しいエネルギーおよび対応するオフセットをリスト内の適切な位置で挿入する。周知技術として、このようなソート機能を提供するための多数の方法が存在する。その内の任意の1つを本発明の範囲内で使用できるだろう。
サーチ結果プロセッサ212は、現在のエネルギーを隣接オフセットで得られるエネルギーと比較する局所上限フィルター機能も備える。局所上限フィルターは、結果がローカル・マルチパス・ピークを表していない限り、イネーブルされると、たとえ結果がイネーブルされなければ包含に適格となったとしても、最良結果リストが更新されるのを防ぐ。このようにして、局所上限フィルターは、強力で幅広い”傷つけられた(smeared)“マルチパスが最良結果リスト中のマルチパス・エントリを満たすのを防ぎ、復調のより優れた候補になり得るさらに弱いが別個のマルチバスに対する余地を残さない。
局所上限フィルターのインプリメンテーションは率直である。現在のサーチ結果が以前のオフセットの結果に比較され、比較結果は、トレースされているピークの傾斜を示す。正から負への傾斜の遷移が局所上限を示し、最良結果リストを更新できるようにする。傾斜ラッチは、境界エッジ・オフセットも包含に考慮できるように、適切に初期化し、追跡することができる。
サーチの最後に、最良結果リストがマイクロプロセッサに提供される。最大ピークだけがマイクロプロセッサ30により見られなければならないように、サーチャーに結果をフィルタリングさせると、マイクロプロセッサ30がそのサーチャー・タスクで費やす処理の量が著しく削減される。
図5は、図2の移動復調器内の記号結合器22、電力結合器24、および周波数エラー結合器26の処理の機能概要である。記号ごとに一度、記号結合器が、デスキュ記号ストリーム42a-cを3つのフィンガから取り出し、それらを加算器262を介して総計し、切り捨ておよび限定（図示されていない）の後、セル内の相対物に合わせて時間調整されたユーザ特殊長符号280を使用して、図6のXORゲート270を介して結合されたソフト決定記号を逆スクランブルする。ユーザ長符号280は各ユーザに一意であり、呼のセットアップ中に大気中で一斉送信されなかったパラメータで構成されるため、プライバシーのある程度の基準となる。ユーザＰＮジェネレータは、結合器タイミング・ジェネレータ264に内蔵され、結合器タイミング・ジェネレータ264と時間調整される。結合器タイミング・ジェネレータ264は、フィンガ記号ストロボ158a-cとは関係なく、フィンガ12a-c内の記号デスキュ・バッファ144からの同時読取りをイネーブルするその役割で前述された、結合器記号ストロボ282を出力する。
結合器タイミング・ジェネレータ264は、移動装置が、以前の電力制御グループの間に逆方向リンクで伝送したことを示す、モデム（図示されていない）の変調器セクションから出る入力ＴＸ＿ＰＣＧ信号278を備える。好ましい実施例では、電力制御グループは、移動装置が逆方向リンク上でその伝送をゲートする可能性がある1.25msecの間隔である。移動体が伝送した場合、ＴＸ＿ＰＣＳ278は、順方向リンクでの閉鎖ループ電力制御決定サブチャネルに関する電力制御決定のために聞くように、結合器に命令する。
ユーザＰＮシーケンス280からサンプリングされたビットは、電力制御グループ内の順方向リンク・トラヒック記号の内のどれが電力制御決定ビットを提供するために破壊されるのかを判断する。好ましい実施例では、用途に応じて、電力制御決定は、1つまたは2つの記号を破壊することがある。破壊された記号の間、結合器タイミング・ジェネレータ264はＰＵＮＣＴ信号284を表明する。これによって、逆インターリーバおよびデコーダに提供される記号データ・ストリーム46内に消去が置かれるように、記号データがマスクされる。好ましい実施例で使用される強力な順方向エラー訂正符号を与えられ、デコーダ28は破壊された記号を再構築することができる。
電力結合器24は、記号結合器22が使用した同じ3つのデハキュ・フィンガ記号ストリームを使用する。電力結合器24は、実際には、3つの別個の加算器累算器のペアであり、移動体が3つの異なったセルから電力決定をモニターできるようにする。通常、これらの加算器−累算器のペアの内の1つだけしかアクティブではないが、2通りまたは3通りのソフト・ハンド・オフで、移動体は、同時に2つまたは3つのセルから電力決定を取ることができる。
セル0は、加算器246および累算器252を使用する。セル1は、加算器248および累算器254を使用する。セル2は、加算器250および累算器256を使用する。記号ごとに一度、加算器246、248、および250は、3つのフィンガ12a-cから信号ストリーム42a-cを総計する。累算器252、254および256は、2記号破壊が使用される場合、2つの連続する記号上で結果として生じる結合済み記号を総計する。ソフト・ハンド・オフの間、セルごとのマルチパス環境が変化するにつれて、フィンガ12a-cをセルの間で自由に割り当てし直すことができる。
最大の柔軟性を提供するために、ANDゲート240a-c、242a-c、および244a-cがマイクロプロセッサ30にフィンガをあるセルから別のセルに切り替える手段を提供する。例えば、ソフト・ハンド・オフにいない場合、セル0の加算器−累算器・ペア246 252だけが使用される。3つすべてのANDゲート240a-cがイネーブルされるが、セル1と2それぞれのANDゲート242a-cおよび244a-cはディスエーブルされ、加算器−累算器・ペア248 254および250 256に対するフィンガの寄与をマスクし、それらを効果的に停止する。
3通りのソフト・ハンド・オフでは、セルごとに1つのフィンガが割り当てられ、3つすべての加算器−累算器・ペアがアクティブとなるように、ANDゲート240a-c 242a-cおよび244a-cのそれぞれがイネーブルされ、各グルーピングの他の2つのANDゲートはディスエーブルされる。累算器252、254、256内の符号ビットは、難しい”アップ＝0“または”ダウン=1“決定を形成する。
ソフト・ハンド・オフでは、任意の1つのセルが移動体にその伝送電力を小さくするように要求すると、これは、移動体がそのセルの大きな音ではっきりと伝わり、他のセル決定が無視されなければならないことを示す。この論理は、アクティブなセルから電力決定を結合する”ダウンのオア(or-of-the-downs)“ORゲート258で反映される。最終的な結合済み決定を表すORゲート258の出力は、ＴＸＧＡＩＮ累算器268で総計される。
ＴＸＧＡＩＮ累算器は、ＰＵＮＣＴ信号284によりイネーブルされ、その伝送利得出力が、電力決定記号に応えてのみ調整されることを保証する。ＴＸＧＡＩＮ値は、設定時間間隔上でのその密度がＴＸＧＡＩＮ累算器268によって提供される入力値に比例するパルス・ストーンを出力するパルス密度変調器(PDM)278のＴＸＧＡＩＮ出力を外部でR-Cフィルタリングすることによってアナログ電圧レベルに変換される。
１記号あたり一度、周波数エラー結合器26は、周波数エラー列44a-cを3つのフィンガから取り、それらを加算器260を介して総計し、切り捨ておよび限定（図示されていない）の後に、結合済み周波数エラーをＬＯ＿ＡＤＪ累算器266に総計し、ローカル発振器調整基準を提供する。ＬＯ＿ＡＤＪ値は、ＰＤＭ２７４のＬＯ＿ＡＤＪ出力36を外部でR-Cフィルタリングすることによって、アナログ電圧レベルに変換される。ＰＤＭ２７４は、設定時間間隔でのその密度がＬＯ＿ＡＤＪ  ＡＣＣＵＭ２６６によって提供される入力値に比例するパルス・トレーンを出力する。
従来の専用回路インプリメンテーションでは、図3、図4、および図5中の各乗算器、累算器またはコンパレータが、離散回路として別々に実現され、各要素は集積回路(IC)ダイス上での回路領域に直接的に対応する。各フィンガに複写される、オン・タイム・パイロット・フィルター・エネルギー、早期パイロット・フィルター・エネルギーまたは遅延パイロット・フィルター・エネルギー、クロス積演算、および点積演算を実行するために使用される4つの乗算器累算器が特に重要である。
これらの構造は、実施するためのかなりの量のダイ領域を取り、発明者は、処理を完了するための完全な記号で、共用データパスを使用すれば、機能性がさらに効率的に実現できることを認識した。専用回路および汎用ＤＳＰアプローチの両方の要素を具備する結果的に生じるハイブリッド・アーキテクチャは、図6に図示される。図3の線98の左側に図示されるフィンガ・チップ・レート回路および図4の線198の左側に図示されるサーチャー・チップ・レート回路のすべては、それぞれフィンガ・フロント・エンド312およびサーチャー・フロント・エンド314として、図6に描かれる残留専用回路内で保存される。図3の線98の右側のフィンガ記号レート処理のすべて、図4の線198の右側の積分間隔処理あたりのサーチャーのすべて、および図5の結合器機能は、共用乗算・累算器・データパス300に統合された。
１記号あたり一度、フィンガ・フロント・エンド312は、トラヒック・チャネル記号データ、オン・タイム・パイロットおよび早期または遅延パイロットのＩ記号得気分およびＱ記号積分から成り立つデータ・ベクトルを作り出す。積分間隔あたり一度、サーチャー・フロント・エンド314は、オン・タイム・パイロットおよび遅延パイロットのＩ記号積分結果およびＱ記号積分結果から成り立つデータ・ベクトルを作り出す。データ・ベクトルの構成部品は、フィンガ・フロント・エンドおよびサーチャー・フロント・エンドによって共同で共用されるトライステート・バスを通る共用データパスによってアクセスされる。
１記号あたり一度，結合器タイミング・ジェネレータ264が結合器記号イネーブル282を出力し、フィンガ・フロント・エンドがその個別記号イネーブル158a-cを出力し、サーチャー積分間隔あたり一度、サーチャーがサムーダン(sum_done)信号216を出力する。データパス制御回路308は、これらのストロボを使用し、フィンガ・フロント・エンド312、サーチャー・フロント・エンド314および結合機能の間で先入れ先サービス・ベースでデータパス300の使用を調停する(arbitrate)。制御装置308は、いったん待ち行列に入れられると、データパス300をマイクロコードROM306に記憶されるマイクロコード化された命令のセクションを介して配列する。マイクロコードは、データパス300の内部要素を構成し、それがサービスの提供を受けているブロックの信号処理に必要となる蓄積、乗算，比較のすべてを実行できるようにする。制御装置は、記号境界を越えて保存されるすべての復調器状態情報を記憶するレジスタ・ファイルとして動作する，ランダム・アクセス・メモリ(RAM)304から読み書きする。これらには、フィンガ12a-cごとのデスキュメモリおよびさまざまなフィルター値のようなアイテム、およびサーチャー14に関して検出された最大ピークのソート済みリストが含まれる。
図7は、フィンガ・フロント・エンド312のブロック図である。フィンガ・フロント・エンドは、チップ・累算器110，112，114，116，118，120までの図3のフィンガに関して前記で詳説されたチップ・レート処理の同一機能を実行する。フィンガ記号イネーブル・ストロボ158では、これらの累算器のデータ・ベクトル出力は，半ラッチ350a-fでラッチされ、フィンガ・チップ・累算器が、半ラッチ350a-fでラッチされた値が共用データパス300によって処理される順番を待つ間に、次の記号のデータ・ベクトルの総計を開始できるように、データ・ベクトルをバッファに入れる。半ラッチ350a-fはトライステートでバッファに入れられた352a-fであり、それらがすべてのフィンガ・フロント・エンドとサーチャー・フロント・エンドの間で共用される共通バス上で出力できるようにする。トライステート・バス174は、分散型マルチプレクサである。データパス制御308は、バス上に出すために、フィンガ・フロント・エンドまたはサーチャー・フロント・エンド内のトライステート・ドライバー352a-fの内の1つを選択する。１トライステート・バス174は，さまざまなデータ・ベクトル構成要素のすべてへのデータパス・アクセスに最小経路選択オーバヘッドを提供する。フィンガ・フロント・エンド・タイミング・ジェネレータ122は，それがそのフィンガの時間追跡調査フィルターの値を更新するので、データパス制御308によって発生する外部前進または遅滞160を受け入れる。
図8は、サーチャー・フロント・エンド314のブロック図である。サーチャー・フロント・エンドは、チップ・累算器162，164，166，168までの図4のサーチャーに関して前記に詳説されたチップ・レート処理の同一機能を実行する。サーチャー・サム＿ダン(sum_done)境界216では、これらの累算器のデータ・ベクトル出力は半ラッチ360a-cによってラッチされ、サーチャー・チップ・累算器が、半ラッチ360a-dでラッチされた値が共用データパス300によって処理されるその順番を待つ間に、次の記号のデータ・ベクトルの総計を開始できるように、データ・ベクトルをバッファに入れる。半ラッチ360a-dは、トライステートでバッファに入れられた362a-dであり、それらがフィンガ・フロント・エンドと共用される共通バス174で出力できるようにする。データパス制御308は、データパスがサーチャーにサービスを提供している間にバス上に出すために、トライステート・ドライバ362a-dの内の1つを選択する。サーチャー・フロント・エンド・タイミング・ジェネレータ200は、それが1つのオフセットの処理を終了し、サーチ・ウィンドウ内で次のオフセットを考えるために移動するときにデータパス制御308によって発生する外部サーチャー遅滞を受け入れる。
図6に戻ると、データパス300は、2つのオペランド入力ラッチ322、326を具備する。これらのオペランド・ラッチは、マルチプレクサ(MUX)320とMUX324を介して無関係に選択された、トライステート・データ・ベクトル・バス174またはレジスタ・ファイルRAM304のどちらかからの値を記憶することができる。例えば、時間追跡調査で使用される半チップ遅延パイロット・エネルギー計算のためにＰIL(n)を二乗する場合、このケースでは、MUX320と324の両方がデータ・ベクトル入力バスから入力を選択する。点積を実行する場合、フィルタリングされたパイロットＰfI(n)が、MUX324によって選択され、ラッチ326によって捕捉されるレジスタ・ファイルRAMから読み出されるが、サービスの提供を受けているフィンガのＤI(n)は、MUX320によって選択され、ラッチ322によって捕捉されるデータ・ベクトル入力バス上に出される。2つのオペランド・ラッチは、乗算器328によって乗算される。
乗算器328は、1つのクロック・サイクル内で2つのオペランド(operand)の積を出す完全並行結合乗算器である。乗算器出力またはラッチ326に記憶されるオペランドのどちらかが、MUX330を介して選択され、加算器334によって累算器・フィードバック・ラッチ342と総計される。
データパス内のすべての算術演算は、2による値の補数表記を使用して実行されるため、XORゲート332を使用し、加算器のLSBへの繰上げを1に固定する1による補数反転を実行することによって、MUX330の出力は、加算される代わりに条件付きで減算できる。ANDゲート336は、加算器334に総計される累算器・ラッチ342のフィードバックを条件付きでマスクできるため、MUX330の出力は、その以前の内容と総計される代わりに、累算器・ラッチ342の中にロードされる。
加算器の出力は、プログラマブル正規化段階340とともに、実行されている演算にとって重要な加算器出力ビットだけを選択するプログラマブル制限段階338を送る。各演算後に結果を正規化し直し、システム雑音フロアをはるかに下回るLSBを切り捨て、めったに設定されることがないMSBを飽和することによって、演算されているすべての値が一度もビット・オーバフローに遭遇することなく、大きくても倍精度ワードで維持される。
トライステート・バス174上で提供されるデータ・ベクトルは、単精度(a single precision)ワードであり、好ましい実施例では10ビット幅である。通常、レジスタ・ファイルRAM304に記憶されるフィンガ記号および周波数エラーは単精度ワードであるが、フィルター値は倍精度ワードとして記憶され、好ましい実施例では20ビット幅となる。レジスタ・ファイルRAM304は、単精度ワードにアクセスしたり、ともに倍精度ワードにアクセスするために個別にアクセス可能である2つのバンクから成り立っている。
好ましい実施例では、64の10ビット・ワードから成る2つのRAMバンクから構成されるレジスタ・ファイル304の記憶領域マップが図9に示される。レジスタ・ファイル内の記憶領域は、フィンガ・ページ、サーチャー・ページ、および結合器ページに分割される。フィンガ・ページ内のフィールドの編成は、サービスの提供を受けているフィンガ・フロント・エンドのインデックスがページ選択を形成するように各フィンガが同じであり、レジスタ・ファイル304からアクセスされるフィンガ状態値は選択されたページへのオフセットとして指定される。フィンガ12a-cごとに、記号デスキュ・バッファ・メモリ、ＩおよびＱパイロット・フィルター値とクロス積のその遅延バージョン、時間追跡調査フィルター値、およびロック・エネルギー・フィルター値がすべてレジスタ・ファイルに記憶される。
レジスタ・ファイルは、マイクロプロセッサ書込みレジスタ、つまりロック内およびロック外閾値、初期フィンガ・エネルギー、およびフィンガがスルーを完了した後に取られる、二次時間追跡調査ループで使用される周波数累算器項(term)を記憶する。レジスタ・ファイルは、マイクロプロセッサ読取りレジスタ、つまりフィンガ・エネルギーおよび二次時間追跡調査ループ内で使用される周波数累算器項も記憶する。これらの値は、離散具体化される読書きラッチ内でより、RAM内でさらに効率的に記憶される。マイクロプロセッサ読書きタップ334は、マイクロプロセッサがそれを通してこれらの値を読書きできるポートとなり、アクセスがなされている間に一時的にデータパスの配列を停止することができる。マイクロプロセッサは、データパス配列での結果的に生じる遅延が重要ではない程度にまれにこれらの値にアクセスする。
サーチャー14の場合、レジスタ・ファイルは、局所上限検出で使用された以前のエネルギー値だけではなく、オン・タイムおよび遅延非コヒーレント・累算器の中間値、およびサーチャーにより検出された4つの最強ピークおよびその対応するオフセットのソート済みリストを記憶する。結合器の場合、記号レジスタ・ファイルは、ＴＸＧＡＩＮ累算器268およびＬＯ＿ＡＤＪ累算器266の状態だけではなく、2つの連続する破壊された記号を総計するときのセル・累算器252、254、および256の状態を記憶する。ＴＸＧＡＩＮ累算器およびＬＯ＿ＡＤＪ累算器268、266の初期値は、マイクロプロセッサ30によって指定でき、その現在の値は読書きタップ344を使用してマイクロプロセッサ30によって読み戻される。
図6に戻ると、制限された正規化済みの加算器出力が、累算器・ラッチ342によって捕捉される。累算器・ラッチ342出力は、さらなる総計のために加算器336にフィードバックし、その内容は、レジスタ・ファイルRAM304の中に書き戻される。更新されたＴＸＧＡＩＮまたはＬＯ＿ＡＤＪ累算器値がそれぞれレジスタ・ファイルRAM304に書き戻されるので、ラッチ342の出力は、ＴＸＧＡＩＮ  ＰＤＭ274およびＬＯ＿ＡＤＪ  ＰＤＭ276によって適切なときに捕捉される。結合器機能にサービスを提供する間、データパスはある一点で累算器・ラッチ342の出力時に結合済み記号を作り出す。それから、結合された記号は、図5に図示されるこれらの同じ回路に関して以前説明されたように、それぞれ結合器タイミング・ジェネレータ264のユーザＰＮシーケンス280およびＰＵＮＣＴ信号284の出力によりXORゲート270によってスクランブルされ、ANDゲート272によって消去される。
インプリメンテーションが容易であるため、好ましい実施例では、フィンガ・ロック状態、局所上限フィルターの傾斜ラッチ、フィンガ・デスキュ・バッファの読書きポインタ、非コヒーレント蓄積、および現在のサーチ・オフセット・カウントのようなデータパスの配列に影響を及ぼす一定の状態は、データパス全体での配列およびレジスタ・ファイル304内での追加記憶領域割当ての代わりに、離散ラッチおよびそれに伴うデータパス制御回路308内部の制御論理回路によって実現される。読書きデスキュ・バッファ・ポインタを追跡調査することにより、結合器タイミング・ジェネレータ264またはフィンガ・タイミング・ジェネレータ122によって処理される最大時間間隔は、そのそれぞれの記号間隔ストロボ282および158となる。
データパス制御308は、ロック内閾値、ロック外閾値、局所上限フィルターのデータパス配列を制御するためのフラグとして、および最良サーチャー結果リストのソートの間に加算器334からの符号ビット出力346を使用する。符号ビット346が新しい時間追跡調査フィルター出力の計算中にオーバフローする場合、これはＣＣＨＩＰＸ８による前進または遅滞のためのフィンガを意味する。これが起こると、前進または遅滞のコマンド160a-cがデータパス制御308からデータパスによってサービスの提供を受けているフィンガ・フロント・エンド312にフィードバックされる。マイクロプロセッサ・データバス34を介して、マイクロプロセッサ30は、データパス制御装置308に従ってオフセットごとにサーチ・ウィンドウ内のオフセット回数を実行するための積分の回数を指定する。マイクロプロセッサは、データパス制御に従って、電力結合、フィンガ時間追跡調査ループ利得のためのセルごとのフィンガ・イネーブルも指定し、さらに、フィンガのロック状態も直接書き込み、ロック閾値比較によって決定された値を無効とする。
前記のように、フィンガ・フロント・エンド、結合器機能、または検出器フロント・エンドは、そのそれぞれの記号イネーブル・ストロボ158a-c、282またはサム＿ダン・ストロボ216が表明されるときに先入れ先サービス・ベースでサービスの提供を受ける。データパス制御308は、データパス300が初期の要求要素のサービスを終了するとすぐに、処理のために要求要素を待ち行列に入れる。2つまたは3つ以上の要素がまったく同時にサービス提供を要求する場合、データパス制御308は、任意に競合する要素の内の1つを待ち行列で一番先になるように割り当て、それ以外はその要素の後ろに整列する。フィンガ・フロント・エンドおよびサーチャー・フロント・エンドの出力はバッファに入れられるため、データパスは、次の記号結果がバッファ内のデータ・ベクトルを上書きするまで、それらにサービスを提供する完全な記号を備える。データパスに記号期間ごとに利用可能な余分なクロック・サイクルがある限り、それは、つねに、次の記号境界が最悪のケースの待ち行列シナリオで発生する前に、各フィンガ12a-cがサービスの提供を受けることができることを保証することができる。
前進の間、フィンガ時間追跡調査ループは、連続する記号ストロボ158の間の間隔から取るに足らない1つのクロックを小さくする。複数のフィンガ12a-cが前進方向で回転されているケースはさらに重要である。このシナリオでは、連続する記号ストロボ158の間の間隔が半減するように、フィンガ12a-cはチップ単位で前進している。データパスが最悪のケースの待ち行列パターンを256クロック間隔を使用して処理するために十分な空き高を持つようにデータパス配列を設計しなければならないというよりはむしろ、フィンガ・タイミング・ジェネレータ122は、単に、前進中にその記号イネーブル・ストロボ出力158a-cを抑制し、フィンガがいったんスルーを完了し、その割り当てられたオフセットに到達するとそれらをイネーブルし直す。
制御装置は、いったん待ち行列に入れられると、データパスを固定処理シーケンスで配列し、データパスがサービスの提供を受けている部録の信号処理に関係する蓄積、乗算、および比較のすべてを実行するように構成する。サービスの提供を受ける要素のタイプは、マイクロコードROM306へのページ選択を形成し、配列へのクロック・カウントは、マイクロコードROMアドレスを形成するために選択されたページへのオフセットとして使用される。マイクロコードROM出力は、データ・ベクトル・トライステート・バス174上に出される構成要素、レジスタ・ファイルRAM304へのアクセスまたはレジスタ・ファイルRAM304からのアクセス、およびc[16:0]とラベルがついた制御ワードを指定し、共用データパス300の内部要素を構成する。信号c[0]、c[2]、c[4]は、それぞれMUX324、320、330のmux選択入力を形成する。信号c[1]、c[3]、c[16]は、それぞれラッチ326、322、342のイネーブルである。信号c[5]、c[6]、c[7]は条件付き減算および加算器344のロード機能を制御し、フィールドc[11:8]およびc[15:12]は、加算器334の出力の制限および正規化ビットの位置を指定する。
フィンガ・フロント・エンド312にサービスを提供しながら、連続するクロック・サイクル上でデータパスによって実行される演算のシーケンスは、図10に図示される。シーケンスは、図3に関係して説明されるフィンガの記号レート処理に厳密に従う。サイクルごとに、図10内のテーブルは、存在する場合にはトライステート・データ・ベクトル・バス174上に出される構成要素、存在する場合はレジスタ・ファイルRAM304へのアクセスまたはレジスタ・ファイルRAM304からのアクセス、c[16:0]データパス制御ワード、図3でのフィンガの記号レート信号処理の記述を参照する場合に有効な簡略なコメントをリストする。
第1に、パイロット・フィルターは、クロック・サイクル0-6の間に、その現在のレベルの何分の1かを減算し、選択されたフィンガ・フロント・エンドからオン・タイムＩパイロット・累算器およびオン・タイムＱパイロット・累算器出力を総計することによって更新される。クロック・サイクル7-9の間、フィルタリングされたパイロットおよび選択されたフィンガ・フロント・エンドの記号蓄積出力を使用して、点積が計算される。クロック・サイクル10-13の間、フィルタリングされたパイロットおよびレジスタ・ファイル304に記憶される過去の記号のフィルタリングされたパイロット値を使用して、クロス積が計算される。クロック14-16の間、パイロット・エネルギーが計算される。エネルギーはレジスタ・ファイル304内の一時スクラッチに書き込まれるが、ロック検出フィルターは、最初に、クロック・サイクル17-18の間にその現在のレベルの何分の1かを減算することによって更新される。
それから、現在の記号のパイロット・エネルギーは、読み出され、クロック・サイクル19-21の間にレジスタ・ファイル304に書き戻される新規ロック検出フィルター値を生み出す。新しいロック状態も、クロック・サイクル20-21の間のロック内およびロック外スレッショルド比較によって決定される。クロック22-24の間、遅延パイロット・エネルギーが計算され、過去の記号で得られた早期パイロット・エネルギーで減算され、レジスタ・ファイルRAM304から読み戻され、二次時間追跡調査ループを駆動するために遅延−早期エネルギー・デルタ測定基準を作成する。
時間追跡調査測定規準は、レジスタ・ファイル304に書き込まれ、データパスへの入力としてそれを配置するためにただちに読み戻される。これは、クロック27の間に累算器出力ラッチ342の中にロードされるときに、マイクロプロセッサにより指定される利得定数K1によって概算される。それから、この概算値は、二次フィルターの時間追跡調査周波数累算器構成要素に加算される。更新された時間追跡調査周波数累算器は、レジスタ・ファイル304に書き戻され、データパスへの入力としてそれを配置するためにすぐに読み戻され、そこでクロック・サイクル32の間にマイクロプロセッサによって指定される利得定数K2によって概算される時間追跡調査測定規準と総計される。この値は、二次フィルターの時間追跡調査位相累算器構成要素を総計され、新しい位相累算器値は、クロック・サイクル34でレジスタ・ファイル304に書き戻される。このようにして、データパスは、記号ごとにフィンガを処理するために合計35のクロック・サイクルを必要とする。
サーチャー・フロント・エンド314にサービスを提供しながら連続するクロック・サイクルでデータパスによって実行される演算のシーケンスは、図11に図示される。これは、図4に関係して説明されたサーチャーの積分間隔単位の処理に厳密に従う。クロック・サイクル0-2の間、遅延パイロット積分のパイロット・エネルギーが計算される。エネルギーは、クロック・サイクル3で中間非コヒーレント・累算器値と総計され、経過した積分間隔の数での新しい総計が、クロック・サイクル4でレジスタ・ファイル304に読み戻される。オン・タイム・パイロット積分のためのこれらの同じ演算は、クロック・サイクル4-6の間に発生する。サーチャー14が同じオフセットで実行するためにさらなる積分を行う場合、データパスは、図11中のクロック・サイクル8の後に描画される実線により示されるように、サーチャーのサービス提供を終了される。
代わりに、これが現在のオフセットの最終的な積分間隔である場合、処理は続行する。局所上限フィルター処理は、クロック・サイクル9-12の間に発生する。データパス300は、オン・タイム・オフセット結果と遅延オフセット結果の間、および遅延オフセット結果とレジスタ・ファイル304内に記憶されている過去のオフセットのオン・タイム結果の間のマルチパス・トレースの傾斜を求める。傾斜ラッチが”1“から”0“に遷移する場合、局所上限が検出された。それから、データパス300は、その点までのサーチで検出された最大ピークのソート済みリストに包含するためにピークを考慮できる。
ピーク0、クロック・サイクル13上での最強のピークで開始して、クロック・サイクル23でのピーク3まで続行し、処理中の現在のオフセットのエネルギーは、記憶されたピークと比較される。入力エネルギーが比較対象の記憶されたエネルギーより大きい場合、入力エネルギーが記憶されたエネルギーを上書きし、それは同時に累算器・ラッチ342内の入力エネルギーにも代わる。より大きなピークからより小さなピークに進むことによって、いったん入力エネルギーが記憶されたピークを超えると、少ない方のピークのすべてが、ピーク比較が進むに従ってだいたいその過程で自動的にランキングを”降格(demoted)“される。これは、このようなソート機能を提供するための技術で周知の数多くの方法の内の1つにすぎない。これらの方法の任意の1つを本発明の範囲内で使用できるだろう。好ましい実施例での最小サーチャー積分間隔は32チップであり、オフセットごとに1つの積分間隔で、最悪のケース、データパス300は、サーチャーをサポートするために、32チップの積分間隔ごとに24のクロック・サイクルを必要とする。
結合器機能にサービスを提供する間に連続するクロック・サイクルでデータパスによって実行される演算のシーケンスが図12に示される。これは、図5に関係して説明された結合器機能の信号レート処理に厳密に従う。クロック・サイクルごとに1つのデキュウド・フィンガ記号が、レジスタ・ファイル304から読み取られ、クロック・サイクル3で最終的に結合され、制限され、切り捨てられたソフト決定記号を生じさせる。クロック・サイクル4-8、9-13,14-17の間で、類似したフィンガごとの総計が、それぞれセル0、セル1、およびセル2の電力制御決定のための破壊された記号で発生する。2つの記号破壊が使用される場合、結合された破壊済み記号は、処理中のセルの過去に結合された記号と総計され、レジスタ・ファイル304に記憶される。”ダウンのオア“ORゲート258は、加算器符号ビット出力346を、それらが配列されるにつれてセルごとの難しいアップ／ダウン決定として使用することによって、データパス制御308内の離散ゲートとなる。クロック・サイクル19-20の間、結合された電力決定に基づいた+1または-1が、レジスタ・ファイル304から読み取られるＴＸＧＡＩＮ値に加算される。新しいＴＸＧＡＩＮ値は、レジスタ・ファイル304に読み戻されるときに、PDM276によって捕捉される。クロック・サイクル22-24の間、クロック・サイクルごとに1つの周波数エラーがレジスタ・ファイル304から読み出され、レジスタ・ファイル304から読み取られるＬＯ＿ＡＤＪ値に加算される新しい周波数エラー調整を作り出すために総計される。新しいＬＯ＿ＡＤＪ値は、レジスタ・ファイル304に書き戻されるときに、PDM274によって捕捉される。したがって、データパスは、記号ごとに1つのフィンガを処理するためにはは、合計28のクロック・サイクルを必要とする。
本発明のアーキテクチャにはいくつかの優位点がある。例えば、複雑な処理ブロックがフィンガ・フロント・エンド・ブロックの集合で共用されるため、単に新しいフィンガ・フロント・エンド・ブロックを加算するだけで、追加信号経路を復調する能力が付加できる。フィンガ・フロント・エンド・ブロックはかなりのダイ領域を必要としないため、このようにして復調機能を拡張する費用はかなり低い。記号ごとに512のＣＨＩＰＸ８クロックを使用すると、データパスには多くの”空き高(headroom)“、つまりそれがその割り当てられた信号処理タスクを実行するために必要とする以上のアイドル・サイクルを備える。
図10、図11および図12の提示で計算されるように、512のCHIPX8記号間隔、3つのフィンガ・フロント・エンドおよび32チップの最小サーチャー積分間隔を使用する好ましい実施例の間、データパスは105クロック・サイクルの間フィンガを処理し、48クロック・サイクルの間サーチャーを処理し、28クロック・サイクルの間結合器を処理し、35%という活用係数に相当する512の使用可能なクロック・サイクルの内から合計181を使用する。これを開始する別の方法が、3.5MIPSのデータパス実行である。これは、専用のサーチャー・フロント・エンドおよびフィンガ・フロント・エンドに対して単純なチップ・レート関数をオフ・ロードし、信号処理要件を75ＭＩＰＳから3.5ＭＩＰＳに引き下げることの意義を証明する。これは、じかに電力の節約につながり、専用フロント・エンドにより消費される電力は、この量の何分の１しか加算し直さない。量の大きな拡大またはフィンガおよおびサーチャー処理のタイプのため、またはその対応してさらに短い記号期間でさらに高いデータ転送速度サービスをサポートするために、この空き高は、共用データパスがクロックされる周波数を単に上昇させるだけで、増加することができる。
本発明で実現される復調器アーキテクチャは、従来の専用回路と汎用DSPアプローチの混成物である。従来の専用回路アプローチと比較すると、共用データパスはさらに少ない電力を消費し、図3、図4、および図5に提示される離散記号レート回路よりはるかに小さい。共用データパスはコンパクトであり、10ビット単精度および20ビット倍精度演算を使用して、手近の処理タスクのあまり大きくないニーズに合わせて作られる。ハイブリッド・アプローチは、専用回路構成の代わりに、ファームウェア内でのコーディング・アルゴリズムの柔軟性を維持する。図10、図11、および図12のタイムライン配列は、小さなマイクロコード・カーネルのための基礎となる。フィンガからともに取られ、サーチャーおよび結合器機能は、マイクロコードの100線で実現することができる。
好ましい実施例の前記説明は、当業者が本発明を作成または使用できるように提供される。これらの実施例に対するさまざまな修正は、当業者容易に明らかとなり、本明細書中に定義される一般的な原則は、発明の能力を使用しなくても他の実施例に適用することができる。したがって、本発明は、本明細書中に表示される実施例に制限されることを意図されるのではなく、本明細書中に開示される原則および新規特徴と一致するもっとも広い範囲を与えられる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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