(57)【特許請求の範囲】
【請求項１】
ビット数Ｍの入力データを、前記Ｍより小さいビット数Ｎの出力データに割り当てて出力するデジタル正規化回路において、
一方の入力端子に入力データが入力される入力データ切替セレクタと、前記入力データの最大値を順次１／２にするＮ個の判定基準値と、前記入力データ切替セレクタの出力を前記Ｎ個の判定基準値と順次減算する減算器と、前記入力データ切替セレクタの出力および前記減算器の減算結果が１対の入力端子に入力され、出力が前記入力データ切替セレクタの他方の入力端子に入力される減算器出力セレクタと、前記減算器の減算結果に基づき前記Ｎビットの出力データを出力する正規化結果保持手段とを備えることを特徴とするデジタル正規化回路。
【請求項２】
前記入力データ切替セレクタの出力側に接続されたフリップフロップ（Ｆ／Ｆ）回路を備えることを特徴とする請求項１に記載のデジタル正規化回路。
【請求項３】
前記Ｎ個の判定基準値は、予めレジスタに保持され、Ｎ入力セレクタを介して前記減算器に入力されることを特徴とする請求項１又は２に記載のデジタル正規化回路。
【請求項４】
前記正規化結果保持手段は、前記減算器による前記Ｎ個の判定基準値との減算結果を順次保持してシフトする正規化結果保持用Ｆ／Ｆ及び該正規化結果保持用Ｆ／Ｆの出力をＮビットの出力データとして出力するラッチより構成されることを特徴とする請求項１、２又は３に記載のデジタル正規化回路。
【請求項５】
前記減算器出力選択セレクタは、前記減算器の減算結果のＭＳＢの反転値で選択動作されることを特徴とする請求項１乃至４の何れかに記載のデジタル正規化回路。
【請求項６】
前記減算器からの正規化結果を保持するＮ個の正規化結果保持用Ｆ／Ｆおよび該正規化結果保持用Ｆ／Ｆの出力をラッチする出力データ用ラッチを備えることを特徴とする請求項１乃至３の何れかに記載のデジタル正規化回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はデジタル正規化回路、特に信号制御に用いるデータ変換回路でデータの情報量を圧縮する場合等の一般的なデジタル回路で、データのビット数を圧縮する際の正規化処理回路に関する。
【０００２】
【従来の技術】
デジタル正規化回路又はそれに関連する従来技術は、例えば特開平６−１９５２０５号公報の「除算器およびデジタル信号処理装置」、特開平９−２５２２５３号公報の「デジタル変調方法と復調方法およびデジタル変調回路と復調回路」および特開２０００−１８２０２９号公報の「サンプルデータ列変調装置、分配点値算出装置、サンプルデータ除算装置およびプログラム記録媒体」等に開示されている。
【０００３】
あるビット数のデータをこれより小さいビット数に圧縮したい場合がある。例えば、図１０に示す如く、１０ビットデータを６ビットデータに圧縮する場合を説明する。１０ビット入力データの可変幅が、０〜１０２３までの如く、そのビットのとり得る最大値まで可変するとき、図１１に示す如く下位の４ビットを切り捨て、上位６ビットのみ取り出せば、圧縮後の全ビットに均等に割り当てて表現できる。しかし、図１２の如く１０ビット入力データの可変幅が、０〜６００までのような、そのビットの最大値まで可変しない場合には、図１３の如く上位の６ビットのみ取り出すと、圧縮後の全ビットで均等に表現できない。このような場合には、あるビット数（Ｎ）のデータをそのデータの可変幅に応じて、圧縮後の全ビットに均等に割り当てて表現するデジタル正規化回路が必要となる。一般的なデジタル正規化回路としては、入力データの可変幅の全状態をデコード（復号）して、出力ビットに割り当てるＡＮＤ・ＯＲゲートを用いる回路構成と、除算器と乗算器の演算器を用いる回路構成とがある。
【０００４】
従来のデジタル正規化回路として、このＡＮＤ・ＯＲゲートを使用する回路構成と、除算器および乗算器の演算器を使用する回路構成との２通りを説明する。
【０００５】
図１４のブロック図と図１５の真理値表を用いて、先ずＡＮＤ・ＯＲのゲートを用いた回路構成を説明する。入力データが４ビットで可変幅が０〜１０の場合には、図１５の入力データ１５１は、「００００」、「０００１」、…、「１０１０」の１１通りの状態が存在する。そこで、この入力データＩＮ１５１が状態０、１、２のとき出力データＯＵＴ１５２を「００」、状態３、４、５のとき「０１」、状態６、７のとき「１０」、状態８、９、１０のとき「１１」に変換するものとする。ＡＮＤ・ＯＲゲートを使用する回路では、図１４に示す如く、入力データのデコード部であるＡＮＤゲートのブロック１４１と、出力段のＯＲゲートブロック１４２とで構成される。ＡＮＤゲートブロック１４１で、状態０から１０の、入力データ１５１の全状態についてそれぞれデコードする。出力段のＯＲゲートブロック１４２は、出力ビット数に応じて存在し、出力データの各ビットに、入力の各状態を割り当てている。但し、入力状態０、１、２については、どの出力ビットにも割り当てる必要がないので、ＡＮＤゲートブロック１４１でデコードしていない。
【０００６】
次に、図１６のブロック図を参照して、除算器１６１と乗算器１６２の演算器を使用する回路構成を説明する。入力データをＩＮ、そのデータの可変幅の最大値をＩＮ＿ＭＡＸとし、これを最大値がＯＵＴ＿ＭＡＸである出力ＯＵＴに正規化する場合には、正規化結果ＯＵＴの値は（式１）で表すことができる。
ＯＵＴ  ＝  （  ＩＮ  ／  ＩＮ＿ＭＡＸ  ）×  ＯＵＴ＿ＭＡＸ……（１）
これは、入力可変幅の中での入力データの相対的な位置を、出力可変幅の中での相対的な位置に割り当てていることを意味している。回路構成は、図１６に示す如く除算器１６１と乗算器１６２からなり、それぞれ（式１）中の「ＩＮ／ＩＮ＿ＭＡＸ」、「  ×ＯＵＴ＿ＭＡＸ」に相当する。
【０００７】
【発明が解決しようとする課題】
従来技術の問題点は、従来のＡＮＤ・ＯＲゲートを使用する回路構成の場合には、入力データの可変幅や入出力のビット数を変更するとき、ロジック全体を組み直さなければならず、回路変更が困難である。また、入力ビット数が増加すると、デコード部は、各ＡＮＤゲートの入力ビット数が増加し、１ビット増加毎にＡＮＤゲートの数が倍増して、出力部のＯＲゲート入力も増加する。また、出力ビット数が増えた場合にも、その分だけＯＲゲート数が増加する。このように、ビット数が大きくなればなるほど回路規模が指数的に増加する。また、従来の演算器を使用した場合には、除算器と乗算器を使用しなければならないので、回路構成が複雑化し、規模が大きくなってしまう。
【０００８】
【発明の目的】
従って、本発明の目的は、あるビット数（Ｎ）の入力データを、これより小さいビット数に割り当てる場合のデジタル正規化処理に際し、入力データの可変幅や入出力データのビット数の変更を容易に行えるフレキシブル化し、また回路構成を簡略化して回路規模をより小さくするデジタル正規化回路を提供することである。
【０００９】
【課題を解決するための手段】
本発明のデジタル正規化回路は、ビット数Ｍの入力データを、前記Ｍより小さいビット数Ｎの出力データに割り当てて出力するデジタル正規化回路であって、一方の入力端子に入力データが入力される入力データ切替セレクタと、前記入力データの最大値を順次１／２にするＮ個の判定基準値と、前記入力データ切替セレクタの出力を前記Ｎ個の判定基準値と順次減算する減算器と、前記入力データ切替セレクタの出力および前記減算器の減算結果が１対の入力端子に入力され、出力が前記入力データ切替セレクタの他方の入力端子に入力される減算器出力セレクタと、前記減算器の減算結果に基づき前記Ｎビットの出力データを出力する正規化結果保持手段とを備える。
【００１０】
また、本発明のデジタル正規化回路の好適実施形態によると、入力データ切替セレクタの出力側に接続されたフリップフロップ（Ｆ／Ｆ）回路を備える。前記Ｎ個の判定基準値は、予めレジスタに保持され、Ｎ入力セレクタを介して前記減算器に入力される。前記正規化結果保持手段は、前記減算器による前記Ｎ個の判定基準値との減算結果を順次保持してシフトする正規化結果保持用Ｆ／Ｆ及び該正規化結果保持用Ｆ／Ｆの出力をＮビットの出力データとして出力するラッチより構成される。減算器出力選択セレクタは、減算器の減算結果のＭＳＢの反転値で選択動作される。また、減算器からの正規化結果を保持するＮ個の正規化結果保持用Ｆ／Ｆおよびこの正規化結果保持用Ｆ／Ｆの出力をラッチする出力データ用ラッチを備える。
【００１１】
【発明の実施の形態】
以下、本発明によるデジタル正規化回路の好適実施形態の構成および動作を、添付図面を参照して詳細に説明する。
【００１２】
先ず、図１は、本発明によるデジタル正規化回路の好適実施形態の構成を示すブロック図である。このデジタル正規化回路は、入力データ切替セレクタ２、フリップフロップ回路（Ｆ／Ｆ）３、減算器出力選択セレクタ５、入力のＭＳＢに「０」を拡張した減算器６、出力ビット数分の判定基準値保持用レジスタ９、判定基準値読出セレクタ１０、出力ビット数分の正規化結果保持用Ｆ／Ｆ１３、出力データ用ラッチ１４およびタイミング生成回路１７により構成される。
【００１３】
次に、図１に示す本発明のデジタル正規化回路の動作を、図１のブロック図、図２の判定基準値、図３〜図６の演算手順図および図７のタイミングチャートを参照して詳細に説明する。このデジタル正規化回路では、先ず図２に示す如く入力データの最大値ＩＮ＿ＭＡＸを順次１／２する２、２２、２３、２４、…、２Ｎ  で除算した判定基準値、ＩＮ＿ＭＡＸ／２、ＩＮ＿ＭＡＸ／２２、ＩＮ＿ＭＡＸ／２３、ＩＮ＿ＭＡＸ／２４、…、ＩＮ＿ＭＡＸ／２Ｎ  を入力し、予めレジスタＤＩＶ(１)、ＤＩＶ(２)、ＤＩＶ(３)、ＤＩＶ(４)、…、ＤＩＶ(Ｎ)に保持しておく（図１の判定基準値保持用レジスタ９に相当する）。図３〜図６は、それぞれ１サイクル、２サイクル、３サイクルおよびＮサイクル目の動作説明図である。図７のタイミングチャートにおいて、（ａ）は入力データ１、（ｂ）はクロック、（ｃ）は動作開始トリガ１８、（ｄ）は入力データ切替信号１５、（ｅ）は入力データ切替セレクタ２の出力信号、（ｆ）はＦ／Ｆ３の出力データ、（ｇ）は読出判定基準値１１、（ｈ）は減算器６の減算結果７、（ｉ）は減算器出力選択セレクタ５の出力、（ｊ）は減算器出力７のＭＳＢ反転値１２、（ｋ）は正規化結果保持用Ｆ／Ｆ１３の出力および（ｌ）はラッチ１４からの出力データ２０である。
【００１４】
演算の手順として、先ず１サイクル目の動作を図３に示す。動作開始トリガ１８に基づきタイミング生成回路１７で生成した入力データ切替信号１５により、入力データ切替セレクタ２で入力データＩＮを選択して、Ｆ／Ｆ３から減算器６と減算器出力選択セレクタ５に出力する（図７では、（ｃ）の動作開始トリガ７１により（ｄ）の入力データ切替信号７２を生成する。この切替信号７２により、入力データ切替セレクタ２は、入力データＩＮを選択して入力データ切替セレクタ２の出力は７３となり、これの出力７３を（ｆ）に示すＦ／Ｆ３の出力７５となる）。また、タイミング生成回路１７で生成された判定基準値セレクト信号１６により、判定基準値読出セレクタ１０は、ＤＩＶ(１)を選択して減算器６に出力する。そして、この減算器６でＩＮ−ＤＩＶ(１)の減算を行う（図３の３１の処理に相当する）。
【００１５】
図７では、１サイクル目の読出判定基準値７６でＤＩＶ(１)を選択して、１サイクル目のＦ／Ｆ３の出力７５からの減算（ＩＮ−ＤＩＶ（１））７７を行っている。入力データＩＮが判定基準値ＤＩＶ(１)よりも大きい場合には、判定基準値を超えたので正規化結果を「１」として入力データＩＮからＤＩＶ(１)を減算し、次サイクルの入力データＩＮ１に出力する。即ち、図３の１サイクル目の減算結果３２、３３の如く、減算結果（ＩＮ−ＤＩＶ(１)）が正の場合には、正規化結果として「１」を出力し（図３中のブロック３２参照）、この減算結果を次サイクルの入力データＩＮ１に出力する（図３中のブロック３３参照）。また逆に、入力データＩＮが判定基準値ＤＩＶ(１)よりも小さい場合には、判定基準値を超えなかったので、正規化結果を「０」として入力データＩＮをそのまま次サイクルの入力データＩＮ１に出力する。これは、図３の１サイクル目の減算結果３４、３５の如く、減算結果が負の場合には、正規化結果として「０」を出力し（図３中のブロック３４参照）、入力データＩＮをそのまま次サイクルの入力データに出力する（図３中のブロック３５参照）。
【００１６】
回路としては、減算器出力７のＭＳＢ反転値１２を使用して処理している。先ず、正規化結果としては、図３に示す正規化結果１を出力３２および正規化結果０を出力３４の如く、減算結果が正、負の場合でそれぞれ「１」、「０」を出力すればよい。そこで、減算器出力のＭＳＢ反転値１２を正規化結果として正規化結果保持用Ｆ／Ｆ１３に出力して保持する（図７では、（ｉ）の正規化結果７９として保持される）。また、次サイクルの入力データＩＮ１としては、図３に示す次サイクルの入力データＩＮ１に減算結果を出力し（図３のブロック３３）、次サイクルの入力データＩＮ１に今回の入力データを出力（図３のブロック３５）の如く、減算結果が正、負の場合に、それぞれＩＮ−ＤＩＶ(１)、ＩＮを出力すればよい。そこで、減算器出力のＭＳＢ反転値１２を減算器出力選択セレクタ５の選択信号として入力する。「１」のときには減算結果７側を、「０」のときにはＦ／Ｆ３の出力４側を選択するよう構成している。このセレクタ５の出力ＩＮ１は、入力データ切替セレクタ２に入力される。
【００１７】
次に、２サイクル目の動作を、図４を参照して説明する。入力データ切替信号１５を切り替えて、入力データ切替セレクタ２で、１サイクル目の減算器出力選択セレクタ５の出力ＩＮ１を選択する。そして、Ｆ／Ｆ３から減算器６と減算器出力選択セレクタ５に出力する（図７では、（ｄ）の入力データ切替信号１５をＬＯＷ７２に切り替え、（ｅ）に示す入力データ切替セレクタ２は７８を選択して７４になり、（ｆ）に示すＦ／Ｆ４で７１０に出力している）。このように、２サイクル目以降では、入力データ切替信号１５をＬＯＷとして、入力データ切替セレクタ２で、入力データＩＮ側ではなく、減算器出力選択セレクタ５の出力側を選択する。また、判定基準値読出セレクタ１０は、ＤＩＶ(２)を選択して減算器６に出力し、（ＩＮ１−ＤＩＶ(２)）の減算を行う（図４の４１の処理に相当する。図７では、７１１でＤＩＶ(２)を選択して、７１０からの減算７１２を行っている）。
【００１８】
入力データＩＮ１が、判定基準値ＤＩＶ(２)よりも大きい場合には、判定基準値を超えたので、正規化結果として「１」を出力する。また、次サイクルの入力データＩＮ２として減算結果（ＩＮ１−ＤＩＶ(２)）を出力する。これは、図４の４２、４３に相当する。また逆に、入力データＩＮ１が判定基準値ＤＩＶ(２)よりも小さい場合には、判定基準値を超えなかったので、正規化結果を「０」とし、入力データＩＮ１をそのまま次サイクルの入力データＩＮ２に出力する。これは、図４の４４、４５に相当する。これらの正規化結果や次サイクルの入力データＩＮ２は、１サイクル目と同様に減算器出力のＭＳＢ反転値１２を使用して処理している。
【００１９】
正規化結果については、この減算器出力のＭＳＢの反転値１２を正規化結果保持用Ｆ／Ｆ１３に出力して保持する。更に、１サイクル目の正規化結果は、シフトして次段で保持する（図７では、７１３が正規化結果として保持され、７１４の如く１サイクル目の正規化結果はシフトする）。次サイクルの入力データＩＮ２については、図４の４３、４５に示す如く減算結果が正、負の場合で、それぞれ（ＩＮ１−ＤＩＶ(２)）、ＩＮ１を出力すればよい。そこで、減算器出力のＭＳＢ反転値１２を減算器出力選択セレクタ５の選択信号として入力する。これが「１」のときには減算結果７側を、「０」のときにはＦ／Ｆ３の出力４側を選択するようにしている。このセレクタ出力ＩＮ２は、入力データ切替セレクタ２に入力される。
【００２０】
次に、３サイクル目の動作を図５に、またその後（Ｎサイクル目）の動作を図６に示す。３サイクル目以降は、上述した２サイクル目と同様動作である。２サイクル目の減算器出力選択セレクタ５の出力ＩＮ２を、Ｆ／Ｆ３から減算器６に出力し、また判定基準値読出セレクタ１０で読み出した判定基準値ＩＶ(３)を減算器６に出力し、減算（ＩＮ２−ＤＩＶ(３)）を行う（図５の５１参照）。そして、その減算結果７のＭＳＢ反転値１２を、正規化結果として正規化結果保持用Ｆ／Ｆ１３に出力して保持する。そして、１サイクル目および２サイクル目の正規化結果をシフトして、これらも保持する。また、次サイクルの入力データＩＮ３についても、減算結果のＭＳＢ反転値１２を使用して、減算結果が正のときには図５中に５２、５３で示す如く（ＩＮ２−ＤＩＶ(３)）側を、負のときには図５中に５４、５５で示す如くＩＮ２側を選択する。これをＩＮ３として入力データ切替セレクタ２に出力する。
【００２１】
上述と同様に、４サイクル目、５サイクル目、６サイクル目、…と順次、判定基準値ＤＩＶ(４)、ＤＩＶ(５)、ＤＩＶ(６)、…をレジスタ９から読み出し、減算処理を行って正規化結果を保持する。そして、減算器出力選択セレクタ５によりＩＮ４、ＩＮ５、ＩＮ６、…を順次出力していく。そして、出力ビット数分のＮサイクルまで同様の処理を行い、Ｎサイクル目の処理としては、図６に示すのようになる。即ち、減算処理６１を行い、減算結果が正のときは正規化結果「１」を出力し（図６の６２を参照）、負のときは正規化結果「０」を出力する（図６の６３を参照）。こうして必要なＮビット分の正規化結果が、正規化結果保持用Ｆ／Ｆ１３に保持され、次のクロックでＮビット分の正規化結果がこの正規化結果保持用Ｆ／Ｆ１３から出力される（図７では７１５に相当する）。そして、タイミング生成回路１７から出力される正規化結果出力用クロック１９により、ラッチ１４から出力データＯＵＴ２０が出力される（図７では７１６に相当する）。
【００２２】
次に、図８のブロック図および図９のタイミングチャートを参照して、４ビット、可変幅０〜１０の入力データを２ビットの出力データに正規化する本発明によるデジタル正規化回路の具体例の動作を、入力データ「０１１０」を例に説明する。図９のタイミングチャートにおいて、（ａ）〜（ｌ）は、上述した図７の場合と同様である。先ず、入力データの最大値が「１０１０」、出力ビット数が２ビットなので、この最大値を２、２２  で除算した値「０１０１」、「００１０」を判定基準値８８としてレジスタ８９に入力し、保持しておく。
【００２３】
１サイクル目では、動作開始トリガ８１８によりタイミング生成回路８１７で生成した入力データ切替信号８１５により、入力データ切替セレクタ８２で入力データ「０１１０」を選択し、Ｆ／Ｆ８３で入力データ「０１１０」を保持して減算器８６と減算器出力選択セレクタ８５に出力する（図９では、動作開始トリガ９１により入力データ切替信号９２を生成する。この入力データ切替信号９２により、入力データ切替セレクタ８２は、入力データ「０１１０」を選択して出力９３となり、これをＦ／Ｆ８３の出力８４である９５となる）。また、判定基準値読出セレクタ８１０で「０１０１」を選択し、減算器８６に出力して、「０１１０」−「０１０１」の減算を行う（図９では、９６で「０１０１」を選択して、９５からの減算９７を行っている）。減算結果「００００１」が正なので、減算結果のＭＳＢ反転値１２の値「１」を正規化結果として正規化結果保持用Ｆ／Ｆ８１３に保持する（図９では、９９が正規化結果として保持される）。また、減算器出力選択セレクタ８５では、減算結果のＭＳＢ反転値１２により減算結果側の「００００１」を選択して、次サイクルの入力データとして入力データ切替セレクタ８２に出力する。
【００２４】
次に、２サイクル目では、入力データ切替信号８１５がＬＯＷとなり、入力データ切替セレクタ８２では、１サイクル目の減算結果「０００１」を選択し、Ｆ／Ｆ８３で保持して減算器８６と減算器出力選択セレクタ８５に出力する（図９では、９２をＬＯＷに切り替えて入力データ切替セレクタ８２は、９８を選択して９４になり、Ｆ／Ｆ８４で９１０に出力している）。また、判定基準値読出セレクタ８１０で「００１０」を選択し、減算器８６に出力して「０００１」−「００１０」の減算を行う（図９では、９１１で「００１０」を選択して、９１０からの減算９１２を行っている）。減算結果「１１１１１」が負なので、減算結果のＭＳＢ反転値「０」を正規化結果として、正規化結果保持用Ｆ／Ｆ８１３に保持し、１サイクル目の正規化結果はシフトして次段で保持する（図９では、９１３が正規化結果として保持され、９１４のように１サイクル目の正規化結果はシフトする）。次のクロックで、２ビット分の正規化結果がこの正規化結果保持用Ｆ／Ｆ８１３から出力され（図９では９１５に相当する）、タイミング生成回路８１７から出力される正規化結果出力用クロック８１９によりラッチ８１４から出力データ「１０」が出力される（図９では９１６に相当する）。
【００２５】
以上、本発明によるデジタル正規化回路の好適実施形態の構成および動作を詳述した。しかし、斯かる実施形態は、本発明の単なる例示に過ぎず、何ら本発明を限定するものではないことに留意されたい。従って、本発明の要旨を逸脱することなく、特定用途に応じて種々の変形変更が可能であること、当業者には容易に理解できよう。
【００２６】
【発明の効果】
上述から明らかな如く、本発明のデジタル正規化回路によると、次の如き実用上の顕著な効果が得られる。即ち、ビット数が１ビット増加すると回路規模が指数的に増加していくＡＮＤ・ＯＲゲートを使用した従来回路に比較して、レジスタや減算器のビット数を１ビット増やせばよいので、ビット数が大きい場合に回路規模の増加を抑え、回路規模の小型化且つ低価格化が可能である。また、入力データの可変幅を変更する場合には、従来のＡＮＤ・ＯＲゲート使用回路では、ロジックを全て組み直さなければならなかったが、本発明では外部から入力している判定基準値を変更するのみでよいので、変更が容易でフレキシブルなデジタル正規化回路になる。また、従来の演算器を使用する回路では、除算器および乗算器を使用しているが、本発明のデジタル正規化回路では、演算手段として減算器のみであるので、回路構成が簡略で回路規模が削減できる。
【図面の簡単な説明】
【図１】本発明によるデジタル正規化回路の好適実施形態の構成を示すブロック図である。
【図２】本発明のデジタル正規化回路で使用する複数の判定基準値をおよびそれを保持するレジスタ示す図である。
【図３】本発明によるデジタル正規化回路の１サイクル目の演算手順図である。
【図４】本発明によるデジタル正規化回路の２サイクル目の演算手順図である。
【図５】本発明によるデジタル正規化回路の３サイクル目の演算手順図である。
【図６】本発明によるデジタル正規化回路のＮサイクル目の演算手順図である。
【図７】本発明のデジタル正規化回路の各部動作を説明するタイミングチャートである。
【図８】本発明によるデジタル正規化回路の具体例（４ビット入力、可変幅０〜１０および２ビット出力）の構成図である。
【図９】図８に示す本発明の具体例の動作を説明するタイミングチャートである。
【図１０】１０ビット、可変幅０〜１０２３の入力データから６ビットの出力データへの正規化処理の模式図である。
【図１１】図１０に示す１０ビット入力データの下位４ビット切捨時の模式図である。
【図１２】１０ビット、可変幅０〜６００の入力データから６ビットの出力データへの正規化処理の模式図である。
【図１３】図１２に示す１０ビット入力データの下位４ビット切捨時の模式図である。
【図１４】従来のＡＮＤ・ＯＲゲートを使用するデジタル正規化回路の回路構成図（４ビット、可変幅０〜１０の入力データ、２ビットの出力データ）である。
【図１５】従来のＡＮＤ・ＯＲゲートを使用するデジタル正規化回路の真理値表（４ビット、可変幅０〜１０の入力データ、２ビットの出力データ）である。
【図１６】従来の除算器・乗算器を使用するデジタル正規化回路の回路構成を示すブロック図である。
【符号の説明】
２      入力データ切替セレクタ
３      フリップフロップ回路（Ｆ／Ｆ）
５      減算器出力選択セレクタ
６      減算器
８      判定基準値
９      判定基準値保持用レジスタ
１０      判定基準値読出しセレクタ
１２      減算器出力のＭＳＢ反転値
１３      正規化結果保持用Ｆ／Ｆ
１４      出力データ用ラッチ
１７      タイミング生成回路
２０      出力データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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