(57)【特許請求の範囲】
【請求項１】
位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周比Ｎ１で分周する主分周器と、前記主分周器の出力を分周比Ｎ２で分周する副分周器と、前記副分周器の出力を複数の帰還信号に分配する分配回路と、前記各基準信号と前記各帰還信号を比較し、誤差信号を出力する位相比較器とを備え、前記主分周器および前記副分周器を、可変分周器又はカウンタから構成する事を特徴とするＰＬＬ装置。
【請求項２】
前記分周比Ｎ１と前記分周比Ｎ２の積を、前記出力信号の設定分周比に一致させる事を特徴とする請求項１のＰＬＬ装置。
【請求項３】
前記設定分周比の大小に応じて、前記副分周器の前記分周比Ｎ２の大小を決定する事を特徴とする請求項２のＰＬＬ装置。
【請求項４】
前記各基準信号と前記各帰還信号を各々比較する複数の位相比較器を設け、前記分周比Ｎ２を、前記位相比較器の個数以下に設けた事を特徴とする請求項１のＰＬＬ装置。
【請求項５】
前記出力信号に係る所定の設定分周比につき、前記主分周器および前記副分周器により前記出力信号を分周させた後に、前記主分周器のみで分周させる事を特徴とする請求項１のＰＬＬ装置。
【請求項６】
位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周比Ｎ１で分周する主分周器と、前記主分周器の出力を分周比Ｎ２で分周する副分周器と、前記副分周器の出力を複数の帰還信号に分配する分配器と、前記各基準信号と前記各帰還信号を位相比較し、複数の位相比較信号を出力する位相比較器とを備え、前記位相比較器を単数個にて構成した事を特徴とするＰＬＬ装置。
【請求項７】
前記複数の基準信号の中から１個ずつの基準信号を出力し、前記複数の帰還信号の中から１個ずつの帰還信号を出力し、出力された前記両信号を位相比較する事により、前記位相比較器を単数個で構成する事を特徴とする請求項６のＰＬＬ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＰＬＬ装置に関する。
【０００２】
【従来の技術】
従来、この種の装置は例えば「ＳＡＮＹＯ  ＴＥＣＨＮＩＣＡＬ  ＲＥＶＩＥＷ」、ＶＯＬ．１０、ＮＯ．１、ＦＥＢ．１９７８の第３２頁に示されている。しかし、この装置は、位相比較器１段型（位置比較器を１段しか用いないもの）であり、基準信号の１周期中に、位相比較を１回しか行わないので、ロックアップ時間（出力信号に同期する迄の時間）が短い第１の欠点がある。
【０００３】
この欠点を解消するために、特開平１０−１３５８２２号公報が提案されている。この公報によると、位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周する複数（例えば４個）の分周器と、各分周器の帰還信号と各基準信号を比較する複数の位相比較器と、各分周器の入力側に設けられた複数のゲート等が設けられている。
【０００４】
【発明が解決しようとする課題】
しかし上記公報の装置では、電力消費量が大きい第２の欠点がある。本発明者が、その原因を究明したところ、複数の分周器を設けているためである事が分った。また、ロックアップ時間を更に短縮するため、基準信号の１周期中に８回位相比較をするならば、８個の分周器が必要となり電力消費量が更に大きくなる。
【０００５】
また、比較的、多くのスペースを必要とする分周器と位相比較器を各々複数個用いるので、装置が大きくなり、コストが高くなり、ＬＳＩ化が困難となる第３の欠点がある。更に、比較的、多くのスペースを必要とする発生手段と複数のゲートを用いるので、装置が大きくなりＬＳＩ化が困難となる第４の欠点が有る。
【０００６】
故に、本発明は、この様な従来の欠点を考慮して、ロックアップ時間が短い、電力消費量が少ない、コストが安くＬＳＩ化し易い、ＰＬＬ装置を提供する。
【０００７】
【課題を解決するための手段】
上記課題を解決するために、請求項１の本発明では、位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周比Ｎ１で分周する主分周器と、前記主分周器の出力を分周比Ｎ２で分周する副分周器と、前記副分周器の出力を複数の帰還信号に分配する分配回路と、前記各基準信号と前記各帰還信号を比較し、誤差信号を出力する位相比較器とを備え、前記主分周器および前記副分周器を、可変分周器又はカウンタから構成する。
【０００８】
請求項２の本発明では、前記分周比Ｎ１と前記分周比Ｎ２の積を、前記出力信号の設定分周比に一致させる。
【０００９】
請求項３の本発明では、前記設定分周比の大小に応じて、前記副分周器の前記分周比Ｎ２の大小を決定する。
【００１０】
請求項４の本発明では、前記各基準信号と前記各帰還信号を各々比較する複数の位相比較器を設け、前記分周比Ｎ２を、前記位相比較器の個数以下に設ける。
【００１１】
請求項５の本発明では、前記出力信号に係る所定の設定分周比につき、前記主分周器および前記副分周器により前記出力信号を分周させた後に、前記主分周器のみで分周させる。
【００１２】
請求項６の本発明では、位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周比Ｎ１で分周する主分周器と、前記主分周器の出力を分周比Ｎ２で分周する副分周器と、前記副分周器の出力を複数の帰還信号に分配する分配器と、前記各基準信号と前記各帰還信号を位相比較し、複数の位相比較信号を出力する位相比較器とを備え、前記位相比較器を単数個にて構成する。
【００１３】
請求項７の本発明では、前記複数の基準信号の中から１個ずつの基準信号を出力し、前記複数の帰還信号の中から１個ずつの帰還信号を出力し、出力された前記両信号を位相比較する事により、前記位相比較器を単数個で構成する。
【００１６】
【発明の実施の形態】
以下に、図１と図２に従い、本発明の実施の形態１に係るＰＬＬ装置１を説明する。図１はＰＬＬ装置１のブロック図、図２はＰＬＬ装置１に用いられる分周部２の詳細なブロック図である。
【００１７】
これらの図に於て、発生手段３は例えば、基準発振器４と、直列接続された７個の遅延回路５、６、７、８、９、１０、１１等から構成されている。基準発振器４は例えば１０ＫＨzの基準信号ｆＲ１を出力する。図４のタイミングチャートは、基準信号ｆＲ１の波形を示す。基準信号ｆＲ１は、タイミンクＴ１とＴ９にて、立上っている。基準信号ｆＲ１は位相比較器１２の１側に入力される。
【００１８】
遅延回路５は、基準信号ｆＲ１の１周期（１Ｔｒｅｆ）の１／８だけ（１／８周期）、基準信号ｆＲ１を遅延させ、それを基準信号ｆＲ２として、位相比較器１３に与える。遅延回路６は、基準信号ｆＲ１を２／８周期だけ遅延させ、それを基準信号ｆＲ３として、位相比較器１４に与える。
【００１９】
遅延回路７は、基準信号ｆＲ１を３／８周期だけ遅延させ、それを基準信号ｆＲ４として、位相比較器１５に与える。遅延回路８は、基準信号ｆＲ１を４／８周期だけ遅延させ、それを基準信号ｆＲ５として、位相比較器１６に与える。
【００２０】
遅延回路９は、基準信号ｆＲ１を５／８周期だけ遅延させ、それを基準信号ｆＲ６として、位相比較器１７に与える。遅延回路１０は、基準信号ｆＲ１を６／８周期だけ遅延させ、それを基準信号ｆＲ７として、位相比較器１８に与える。遅延回路１１は、基準信号ｆＲ１を７／８周期だけ遅延させ、それを基準信号ｆＲ８として、位相比較器１９に与える。
【００２１】
この様に、発生手段３は、位相が互いに異なる複数の基準信号ｆＲ１〜ｆＲ８を発生する。基準信号ｆＲ１、ｆＲ２、ｆＲ３、ｆＲ４、ｆＲ５、ｆＲ６、ｆＲ７ｆＲ８の各立上り時を各々、タイミングＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８にて示す（図４参照）。
【００２２】
帰還信号ｆＶ１、ｆＶ２、ｆＶ３  ｆＶ４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８（後述）は各々、位相比較器１２、１３、１４、１５、１６、１７、１８、１９の他側に入力される。
【００２３】
位相比較器１２は、帰還信号ｆＶ１の位相と、基準信号ｆＲ１の位相を比較し上記比較の結果、チャージポンプ２０に対し、ポンプアップ信号と、ポンプダウン信号を出力する。チャージポンプ２０は上記両信号に従い、ローパスフィルタ２１に対し、誤差信号ＥＲ１を出力する。
【００２４】
同様に、位相比較器１３、１４、１５、１６、１７、１８、１９は、帰還信号ｆＶ２、ｆＶ３  ｆＶ４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８の各位相と、基準信号ｆＲ２、ｆＲ３、ｆＲ４、ｆＲ５、ｆＲ６、ｆＲ７、ｆＲ８の各位相を比較する。
【００２５】
上記比較の結果、位相比較器１３、１４、１５、１６、１７、１８、１９は各々チャージポンプ２２、２３、２４、２５、２６、２７、２８に対し、ポンプアップ信号と、ポンプダウン信号を出力する。チャージポンプ２２、２３、２４、２５、２６、２７、２８は上記各両信号に従って、ローパスフィルタ２１に対し、各々誤差信号ＥＲ２、ＥＲ３、ＥＲ４、ＥＲ５、ＥＲ６、ＥＲ７、ＥＲ８を出力する。
【００２６】
ローパスフィルタ２１は、各誤差信号ＥＲ１〜ＥＲ８に応答して、電圧制御発振器２９に対し、制御電圧ＣＶを出力する。電圧制御発振器２９は、制御電圧ＣＶに応答して、出力信号ｆＶＣＯを出力する。
【００２７】
分周部２は、主分周器３０と、副分周器３１と、分配回路３２等とから構成されている。主分周器３０は、電圧制御発振器２９の出力信号ｆＶＣＯを、分周比Ｎ１にて分周し、中間信号ｆＶ’を出力するものである。
【００２８】
副分周器３１は、主分周器３０の出力（中間信号ｆＶ’）を分周比Ｎ２にて分周し、信号（Ｑ１ａ、Ｑ２ａ、Ｑ３ａ、ｆＶ’）を出力するものである。分配回路３２は、副分周器３１の出力（信号Ｑ１ａ、Ｑ２ａ、Ｑ３ａ、ｆＶ’）を、複数の帰還信号ｆＶ１、ｆＶ２、ｆＶ３  ｆＶ４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８として変換し、各位相比較器１２〜１９へ出力するものである。
【００２９】
主分周器３０は例えば、入力端子３３と、インバータ３４と、トグルフリップフロップ３５、３６、３７、３８、３９と、インバータ４０と、ＡＮＤゲート４１と、Ｄ−フリップフロップ４２と、出力端子４３等から構成されている。
【００３０】
インバータ３４は、入力端子３３とトグルフリップフロップ３５との間に接続されている。トグルフリップフロップ３５、３６、３７、３８、３９は例えば共に入力反転機能が内蔵されたものであり、直列に接続されている。トグルフリップフロップ３５〜３９の各Ｊ端子は、入力端子Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５に接続されている。
【００３１】
トグルフリップフロップ３５〜３９により、カウンタ４４が構成され、カウンタ４４は、出力信号ｆＶＣＯの反転信号をクロックパルスＣＬとし、入力端子Ｄ１からＤ５に与えられた分周比Ｎ１でカウントダウンし、端子ＰＥに加えられた信号ＰＲにより、ダウンカウントをプリセットする。
【００３２】
一致回路４５は、インバータ４０とＡＮＤゲート４１等から成る。トグルフリップフロップ３５、３６、３７、３８、３９の各出力端子Ｑは、各々、ＡＮＤゲート４１の入力端子に接続されている。トグルフリップフロップ３６の出力端子Ｑはインバータ４０を介し、ＡＮＤゲート４１の入力端子に接続されている。この様にして、カウンタ４４の出力が「２」になった時、一致回路４５はＨｉｇｈとなる検出信号ＣＯを出力する。
【００３３】
Ｄ−フリップフロップ４２は例えば入力反転機能が内蔵されたものであり、出力信号ｆＶＣＯの反転信号をクロックパルスとして、一致回路４５の検出信号ＣＯを出力信号ｆＶＣＯの１分周だけ遅延させた信号ＰＲを端子Ｑから出力する。即ち、信号ＰＲ（中間信号ｆＶ’）は、出力端子４３から出力される。
【００３４】
以上の様に、入力端子Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５に各々、所定の入力がされると、分周比Ｎ１が決定され、出力信号ｆＶＣＯがＮ１分周された中間信号ｆＶ’は、出力端子４３から出力される。
【００３５】
副分周器３１は例えば、インバータ３４ａと、トグルフリップフロップ３５ａと３６ａ、３７ａ、３８ａ、３９ａと、インバータ４０ａと、ＡＮＤゲート４１ａと、Ｄ−フリップフロップ４２ａと、出力端子４３ａから構成されている。
【００３６】
インバータ３４ａは、主分周器３０の出力端子４３とトグルフリップフロップ３５ａとの間に接続されている。トグルフリップフロップ３５ａ、３６ａ、３７ａ、３８ａ、３９ａは例えば共に入力反転機能が内蔵されたものであり、直列に接続されている。トグルフリップフロップ３５ａ〜３９ａの各Ｊ端子は、入力端子Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５に接続されている。
【００３７】
トグルフリップフロップ３５ａ〜３９ａにより、カウンタ４４ａが構成され、カウンタ４４ａは、中間信号ｆＶ’の反転信号をクロックパルスＣＬａとし、入力端子Ｄ１ａ〜Ｄ５ａに与えられた分周比Ｎ２でカウントダウンし、端子ＰＥに加えられた信号ＰＲａにより、ダウンカウントをプリセットする。
【００３８】
一致回路４５ａは、インバータ４０ａとＡＮＤゲート４１ａ等から成る。トグルフリップフロップ３５ａ、３７ａ、３８ａ、３９ａの各出力端子Ｑは、各々、ＡＮＤゲート４１ａの入力端子に接続されている。トグルフリップフロップ３６ａの出力端子Ｑはインバータ４０ａを介して、ＡＮＤゲート４１ａの入力端子に接続されている。この様にして、カウンタ４４ａの出力が「２」になった時、一致回路４５ａはＨｉｇｈとなる検出信号ＣＯａを出力する。
【００３９】
Ｄ−フリップフロップ４２ａは、例えば入力反転機能が内蔵されたものであり中間信号ｆＶ’の反転信号をクロックパルスとして、一致回路４５ａの検出信号ＣＯａを、中間信号ｆＶ’の１分周だけ遅延させた信号ＰＲａを出力する。
【００４０】
以上の構成により、入力端子Ｄ１ａ、Ｄ２ａ、Ｄ３ａ、Ｄ４ａ、Ｄ５ａに各々所定の入力がされると、分周比Ｎ２が決定される。例えば、Ｎ２＝８に設定された場合、中間信号ｆＶ’を２分周した信号Ｑ１ａは、トグルフリップフロップ３５ａの出力端子Ｑから出力される。
【００４１】
そして、中間信号ｆＶ’を４分周した信号Ｑ２ａは、トグルフリップフロップ３６ａの出力端子Ｑから出力される。中間信号ｆＶ’を８分周した信号Ｑ３ａはトグルフリップフロップ３７ａの出力端子Ｑから出力される。
【００４２】
分配回路３２は例えばデコーダであり、導電線４６、４７、４８、４９と、ＡＮＤゲート５０、５１、５２、５３、５４、５５、５６、５７等から構成されている。導電線４６、４７、４８、４９は各々、中間信号ｆＶ’と、信号Ｑ１ａ、Ｑ２ａ、Ｑ３ａに接続されている。導電線４６、４７、４８、４９はまた、各ＡＮＤゲート５０〜５７に設けられた第１端子、第２端子、第３端子、第４端子に接続されている。
【００４３】
この構成により、ＡＮＤゲート５０は、信号ｆＶ’と、Ｑ１ａと、Ｑ２ａの反転と、Ｑ３ａの反転を論理積した信号ｆＶ１を出力する。ＡＮＤゲート５１は、信号ｆＶ’と、Ｑ１ａの反転と、Ｑ２ａと、Ｑ３ａの反転を論理積した信号ｆＶ２を出力する。ＡＮＤゲート５２は、信号ｆＶ’と、Ｑ１ａと、Ｑ２ａと、Ｑ３ａの反転を論理積した信号ｆＶ３を出力する。ＡＮＤゲート５３は、信号ｆＶ’と、Ｑ１ａの反転と、Ｑ２ａの反転と、Ｑ３ａを論理積した信号ｆＶ４を出力する。
【００４４】
ＡＮＤゲート５４は、信号ｆＶ’と、Ｑ１ａと、Ｑ２ａの反転と、Ｑ３ａを論理積した信号ｆＶ５を出力する。ＡＮＤゲート５５は、信号ｆＶ’と、Ｑ１ａの反転と、Ｑ２ａと、Ｑ３ａを論理積した信号ｆＶ６を出力する。ＡＮＤゲート５６は、信号ｆＶ’と、Ｑ１ａと、Ｑ２ａと、Ｑ３ａを論理積した信号ｆＶ７を出力する。ＡＮＤゲート５７は、信号ｆＶ’と、Ｑ１ａの反転と、Ｑ２ａの反転とＱ３ａの反転を論理積した信号ｆＶ８を出力する。以上の部品により、ＰＬＬ装置１は構成されている。
【００４５】
次に、図１ないし図４に従い、このＰＬＬ装置１の動作を説明する。図３はＰＬＬ装置１で用いられる信号ｆＶＣＯ、ＣＬ、Ｑ１、Ｑ２、Ｑ３、Ｑ４、Ｑ５、ＣＯ、ＰＲのタイミングチャート、図４は信号ｆＶ’、ｆＶ１〜ｆＶ８のタイミングチャートである。
【００４６】
まず、出力信号ｆＶＣＯの設定周波数として１２８０ＫＨzが、入力手段（図示せず）を介して、制御部５８へ入力されたとする。制御部５８は、出力信号ｆＶＣＯの設定分周比Ｎとして、Ｎ＝１２８０ＫＨz／１０ＫＨz＝１２８（基準信号の周波数は１０ＫＨzだから）を演算する。
【００４７】
そして、制御部５８は、設定分周比Ｎ＝１２８に対し、主分周器３０の分周比Ｎ１＝１６と、副分周器３１の分周比Ｎ２＝８として決定する。即ち、制御部５８は、分周比Ｎ１と分周比Ｎ２の積が、出力信号ｆＶＣＯの設定分周比Ｎに一致する様に、制御する。
【００４８】
上記分周比Ｎ１＝１６の決定に従って、主分周器３０に設けられた入力端子Ｄ１、Ｄ２、Ｄ３、Ｄ４、Ｄ５には各々、「Ｈｉｇｈ」、「Ｈｉｇｈ」、「Ｈｉｇｈ」、「Ｈｉｇｈ」、「Ｌｏｗ」信号が入力される。この様に、入力端子Ｄ１〜Ｄ５に所定の入力（Ｈｉｇｈ又はＬｏｗ）が入力される事により、主分周器３０は、可変な（プログラマブルな）分周比Ｎ１にて、出力信号ｆＶＣＯを分周できる可変分周器又はカウンタから構成されている。
【００４９】
この時、クロックパルスＣＬは、出力信号ｆＶＣＯが反転されたものであるから、図３のＣＬに示す波形となる。図３に示す様に、信号Ｑ１は、出力信号ｆＶＣＯの１分周だけ遅延して、出力信号ｆＶＣＯを２分周した波形となる。信号Ｑ２は所定の位相だけ信号Ｑ１から遅延し、信号Ｑ１を２分周した波形となる。
【００５０】
信号Ｑ３は、所定の位相だけ信号Ｑ２から遅延して、信号Ｑ２を２分周した波形となる。信号Ｑ４は、所定の位相だけ信号Ｑ３から遅延して、信号Ｑ３を２分周した波形となる。信号Ｑ５は、所定の位相だけ信号Ｑ４から遅延して、信号Ｑ４を２分周した波形となる。
【００５１】
ＡＮＤゲート４１は、信号Ｑ１と、Ｑ２の反転と、Ｑ３と、Ｑ４と、Ｑ５を論理積し、信号ＣＯを出力する（図３のＣＯの波形図を参照）。信号ＣＯは、出力信号ｆＶＣＯの１分周だけ、遅延され、信号ＰＲ（ｆＶ’）として出力される。トグルフリップフロップ３５〜３９の端子ＰＥに信号ＰＲが印加される事により、信号Ｑ１〜Ｑ５はダウンカウントがプリセットされた波形となる。この様にして、主分周器３０は、出力信号をＮ１分周比（Ｎ１＝１６）にて分周した中間信号ｆＶ’を出力する。
【００５２】
中間信号ｆＶ’は、副分周器３１のインバータ３４ａを介して、トグルフリップフロップ３５ａに入力される。また上述した様に、分周比Ｎ２＝８に従って、副分周器３１に設けられた入力端子Ｄ１ａ、Ｄ２ａ、Ｄ３ａ、Ｄ４ａ、Ｄ５ａには各々、「Ｈｉｇｈ」、「Ｈｉｇｈ」、「Ｈｉｇｈ」、「Ｌｏｗ」「Ｈｉｇｈ」信号が入力される。
【００５３】
この様にして、入力端子Ｄ１ａ〜Ｄ５ａに所定の入力（Ｈｉｇｈ又はＬｏｗ）が入力される事により、副分周器３１は、可変な（プログラマブルな）分周比Ｎ２にて、中間信号ｆＶ’を分周できる可変分周器又はカウンタから構成されている。
【００５４】
図３と同様に、信号Ｑ１ａは、所定の位相だけ中間信号ｆＶ’から遅延して、中間信号ｆＶ’を２分周した波形となる。信号Ｑ２ａは、所定の位相だけ信号Ｑ１ａから遅延して、信号Ｑ１ａを２分周した波形となる。信号Ｑ３ａは、所定の位相だけ信号Ｑ２ａから遅延して、信号Ｑ２ａを２分周した波形となる。信号Ｑ４ａは、所定の位相だけ信号Ｑ３ａから遅延して、信号Ｑ３ａを２分周した波形となる。信号Ｑ５ａは、所定の位相だけ信号Ｑ４ａから遅延して、信号Ｑ４ａを２分周した波形となる。
【００５５】
ＡＮＤゲート４１ａは、信号Ｑ１ａと、Ｑ２ａの反転と、Ｑ３ａと、Ｑ４ａとＱ５ａと論理積し、信号ＣＯａを出力する。Ｄ−フリップフロップ４２は、信号ＣＯａの入力により、信号ＰＲａを出力する。トグルフリップフロップ３５ａ〜３９ａの端子ＰＥに信号ＰＲａが印加される事により、信号Ｑ１ａ〜Ｑ５ａはダウンカウントがブリセットされた波形となる。
【００５６】
以上の構成により、副分周器３１は、中間信号ｆＶ’を２分周した信号Ｑ１ａと、中間信号ｆＶ’を４分周した信号Ｑ２ａと、中間信号ｆＶ’を８分周（Ｎ２＝８）した信号Ｑ３ａを、分配回路３２に対し出力する。
【００５７】
分配回路３２に於て、中間信号ｆＶ’と、信号Ｑ１ａ、Ｑ２ａ、Ｑ３ａは各々導電線４６、４７、４８、４９を介して、ＡＮＤゲート５０〜５７の各入力端子に入力される。
【００５８】
ＡＮＤゲート５０は、信号ｆＶ’と、Ｑ１ａと、Ｑ２ａの反転と、Ｑ３ａの反転を論理積した帰還信号ｆＶ１を出力する。その結果、図４に示す様に、帰還信号ｆＶ１は、中間信号ｆＶ’と同期して（位相差なしに）、中間信号ｆＶ’を８分周した波形となる。
【００５９】
ＡＮＤゲート５１は、信号ｆＶ’と、Ｑ１ａの反転と、Ｑ２ａと、Ｑ３ａの反転を論理積した帰還信号ｆＶ２を出力する。その結果、帰還信号ｆＶ２は、中間信号ｆＶ’の１分周だけ帰還信号ｆＶ１に遅延して、中間信号ｆＶ’を８分周した波形となる。
【００６０】
同様に、帰還信号ｆＶ３、ｆＶ４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８は各々、中間信号ｆＶ’の２、３、４、５、６、７分周だけ帰還信号ｆＶ１に遅延し、共に中間信号ｆＶ’を８分周した波形となる。
【００６１】
次に、基準信号ｆＲ１の周波数を求める。ｆＲ１＝ｆＶＣＯ／Ｎである。またｆＶＣＯ＝Ｎ１×ｆＶ’、Ｎ＝Ｎ１×Ｎ２である。従って、ｆＲ１＝（Ｎ１×ｆＶ’）／（Ｎ１×Ｎ２）＝ｆＶ’／Ｎ２＝ｆＶ’／８
即ち、基準信号ｆＲ１は中間信号ｆＶ’を８分周したものである。故に、基準信号ｆＲ１の１周期Ｔｒｅｆは、図４に示した通りとなる。つまり、帰還信号ｆＶ１、ｆＶ２、ｆＶ３、ｆＶ４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８の立上りは、前述の基準信号ｆＲ１〜ｆＲ８の各立上りタテミングＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８と一致する。
【００６２】
この様にして、位相比較器１２、１３、１４、１５、１６、１７、１８、１９は各々、タイミングＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８に於て帰還信号ｆＶ１、ｆＶ２、ｆＶ３  ｆＶ４、ｆＶ５、ｆＶ６、ｆＶ７、ｆＶ８の各位相と、基準信号ｆＲ１、ｆＲ２、ｆＲ３、ｆＲ４、ｆＲ５、ｆＲ６、ｆＲ７、ｆＲ８の各位相を比較する。
【００６３】
この構成により、基準信号ｆＲ１の１周期（Ｔｒｅｆ）の間に位相比較が８回行われるため、従来の位相比較器１段型に比べて、ロックアップ時間（出力信号ｆＶＣＯに周期する迄の時間）が約１／８倍に短縮される。
【００６４】
そして上記比較の結果、位相比較器１２〜１９は各々、チャージポンプ２０〜２８に対し、ポンプアップ信号とポンプダウン信号を出力する。チャージポンプ２０〜２８は、上記両信号に従い、ローパスフィルタ２１に対し、各々、誤差信号ＥＲ１〜ＥＲ８を出力する。
【００６５】
ローパスフィルタ２１は、各誤差信号ＥＲ１〜ＥＲ８に応答して、電圧制御発振器２９に対し、制御電圧ＣＶを出力する。電圧制御発振器２９は、制御電圧ＣＶに応答して、出力信号ｆＶＣＯを出力する。
【００６６】
上記ループ内での動作を繰り返す事により、ＰＬＬ装置１は電圧制御発振器２９の出力側に接続された出力端子５９に対し、設定周波数１２８０ＫＨzを持つ出力信号ｆＶＣＯを出力する事になる。以上にて、ＰＬＬ装置１の動作説明を終わる。
【００６７】
なお、上記ＰＬＬ装置１に於て、副分周器３１の分周比Ｎ２は、各基準信号ｆＲ１〜ｆＲ８と、各帰還信号ＦＶ１〜ＦＶ８を各々、比較する複数の位相比較器１２〜１９の個数以下に設けられる。
【００６８】
また例えば、出力信号ｆＶＣＯの設定周波数として３２０ＫＨzが、入力手段を介して、制御部５８へ入力されたとする。制御部５８は、出力信号ｆＶＣＯの設定分周比Ｎとして、Ｎ＝３２０ＫＨz／１０ＫＨz＝３２を演算する。
【００６９】
そして、制御部５８は、設定分周比Ｎ＝３２に対して、主分周器３０の分周比Ｎ＝１６と、副分周器３１の分周比Ｎ２＝２として決定する。この様に、設定分周比Ｎ＝３２が比較的小さいものについては、制御部５８は、副分周器３１の分周比Ｎ２を比較的小さい値（例えば２）に決定する。
【００７０】
この様に構成する事により、分周比Ｎ２を小さくする事により、副分周器３１にて消費される電力量を減らす事が出来る。また上述した様に、分周比Ｎ２は位相比較器１２〜１９の個数（上述の説明では８個）以下に設けられる。例えば、分周比Ｎ２は、１、２、３、４、５、６、７、８個の中から選択される。
【００７１】
分周比Ｎ２は、上述の様に、設定分周比Ｎ１の大小と、希望するロックアップ時間と、希望する電力消費量等から、適切な値が選択される。副分周器３１は可変分周器又はカウンタから構成されているので、上述の様に、適切な分周比Ｎ２を選択し得る。
【００７２】
また、例えば出力信号ｆＶＣＯの設定分周として、１２９０ＫＨzが、入力手段を介して、制御部５８へ入力されたとする。この場合、制御部５８は、出力信号ｆＶＣＯの設定分周比Ｎとして、Ｎ＝１２９を演算する。
【００７３】
そして、制御部５８は、設定分周比Ｎ＝１２９に対し、主分周器３０の分周比Ｎ１＝１６と、副分周器３１の分周比Ｎ２＝８として決定する。その結果、ＰＬＬ装置１は上述した様に、出力端子５９に対し、設定分周比Ｎ＝１２９を持つ出力信号ｆＶＣＯを出力する。
【００７４】
例えば、各位相比較器１２〜１９が出力するポンプアップ信号とポンプダウン信号が入力される各ＡＮＤゲート（図示せず）を設ける。各アンドゲートの出力を制御部５８へ入力させる事により、制御部５８は、出力信号ｆＶＣＯが設定分周比Ｎ＝１２９へ到達した事を検知できる。
【００７５】
制御部５８は上記検知後に、副分周器３１の運転を停止させ、同時に、主分周器３０の分周比をＮ１＝１２９に変更させる。その結果、主分周器３０は、出力信号ｆＶＣＯを分周比Ｎ１＝１２９に分周した中間信号ｆＶ’を分配回路３２へ出力する。そして、ＰＬＬ装置１は出力端子５９に対し、設定分周比Ｎ＝１２９を持つ（設定周波数１２９０ＫＨz）出力信号ｆＶＣＯを出力する。
【００７６】
この様に、出力信号ｆＶＣＯに係る所定の設定分周比（例えばＮ＝１２９）につき、最初に、主分周器３０および副分周器３１により、出力信号ｆＶＣＯを分周させた後に、主分周器３０のみで分周させても良い。
【００７７】
この構成により、主分周器３０の分周比Ｎ１と、副分周器３１の分周比Ｎ２の積とならない、設定分周比Ｎ（例えばＮ＝１２９）に対しても、設定分周比Ｎを持つ出力信号ｆＶＣＯを得る事が出来る。
【００７８】
また、主分周器３０の分周比Ｎ１（例えばＮ１＝１６）と副分周器３１の分周比Ｎ２（例えばＮ２＝８）の積として求まる設定分周比Ｎ（例えばＮ＝１２８）に対しても、主分周器３０および副分周器３１により、出力信号ｆＶＣＯを分周させた後に、主分周器３０のみで分周させても良い。
【００７９】
この様に、立上り時に、主分周器３０および副分周器３１により分周させる事によりロックアップ時間が短くなる。そして、立上り後に（例えば、設定分周比Ｎに到達した）、副分周器３１の運転を停止し、主分周器３０のみで分周させる事により、電力消費量を減らす事が出来る。
【００８０】
次に、図５のブロック図に従い、本発明の実施の形態２に係るＰＬＬ装置１ａを説明する。図５に於て、発生手段３ａは例えば、基準発振器４ａと、直列接続された７個の遅延回路５ａ、６ａ、…１１ａと、８個のワンショット回路６０、６１、６２、…、６７等から構成されている。
【００８１】
基準発振器４ａは基準発振器４と略同一のものであり、例えば１０ＫＨzの規定信号ＦＲ１を出力する。図４のタイミングチャートは、規定信号ＦＲ１の波形を示す。規定信号ＦＲ１はワンショット回路６０に入力され、Ｌｏ信号からＨｉ信号に変化した直後から所定の短時間だけ、Ｈｉ信号になる（これをワンショット化と呼ぶ）基準信号ＦＲ１ａ（図４を参照）に変換される。基準信号ＦＲ１ａは、第１オアゲート６８の入力側に入力される。
【００８２】
遅延回路５ａは、規定信号ＦＲ１を１／８周期だけ遅延させ、その遅延された規定信号ＦＲ２は、ワンショット回路６１によりワンショット化され、そのワンショット化された基準信号ＦＲ２ａは、第１オアゲート６８に入力される。
【００８３】
遅延回路６ａは、規定信号ＦＲ１を２／８周期だけ遅延させ、その遅延された規定信号ＦＲ３は、ワンショット回路６２によりワンショット化され、そのワンショット化された基準信号ＦＲ３ａは、第１オアゲート６８に入力される。
【００８４】
同様にして、遅延回路１１ａは、規定信号ＦＲ１を７／８周期だけ遅延させ、その遅延された規定信号ＦＲ８は、ワンショット回路６７によりワンショット化され、そのワンショット化された基準信号ＦＲ８ａは、第１オアゲート６８に入力される。
【００８５】
この様に、発生手段３ａは、位相が互いに異なる複数の基準信号ＦＲ１ａ〜ＦＲ８ａを発生する。基準信号ＦＲ１ａ、ＦＲ２ａ、ＦＲ３ａ、ＦＲ４ａ、ＦＲ５ａ、ＦＲ６ａ、ＦＲ７ａ、ＦＲ８ａの各立上り時を、各々、タイミングＴ１、Ｔ２、Ｔ３、Ｔ４、Ｔ５、Ｔ６、Ｔ７、Ｔ８にて示す（図４参照）。
【００８６】
帰還信号ＦＶ１、ＦＶ２、ＦＶ３、ＦＶ４、ＦＶ５、ＦＶ６、ＦＶ７、ＦＶ８（後述）は各々、第２オアゲート６９に入力される。
【００８７】
位相比較器１２ａは、第１オアゲート６８の出力と、第２オアゲート６９の出力を位相比較し、位相比較信号Ｕ、Ｄを出力する。
【００８８】
即ち、第１オアゲート６８は、位相比較器１２ａに対し、基準信号ＦＲ１ａ〜ＦＲ８ａを順次、出力し、第２オアゲート６９は位相比較器１２ａに対し、帰還信号ＦＶ１〜ＦＶ８を順次出力する。
【００８９】
この様にして、位相比較器１２ａは、基準信号ＦＲ１ａと帰還信号ＦＶ１を位相比較し、チャージポンプ２０ａに対し、その位相比較信号Ｕ１、Ｄ１を出力する。位相比較器１２ａは、基準信号ＦＲ２ａと帰還信号ＦＶ２を位相比較し、チャージポンプ２０ａに対し、その位相比較信号Ｕ２、Ｄ２を出力する。同様にして、位相比較器１２ａは、基準信号ＦＲ８ａと帰還信号ＦＶ８を位相比較し、チャージポンプ２０ａに対し、その位相比較信号Ｕ８、Ｄ８を出力する。
【００９０】
即ち、位相比較器１２ａは、各基準信号ＦＲ１ａ〜ＦＲ８ａと、各帰還信号ＦＶ１〜ＦＶ８を各々位相比較し、チャージポンプ２０ａに対し、複数の位相比較信号Ｕ１、Ｄ１〜Ｕ８、Ｄ８を出力する。
【００９１】
チャージポンプ２０ａは、複数の位相比較信号Ｕ１、Ｄ１〜Ｕ８、Ｄ８に従いローパスフィルタ２１ａに対し、各々、誤差信号ＥＲ１〜ＥＲ８を出力する。
【００９２】
ローパスフィルタ２１ａは、各誤差信号ＥＲ１〜ＥＲ８に応答して、電圧制御発振器２９ａに対し、制御電圧ＣＶを出力する。電圧制御発振器２９ａは、制御電圧ＣＶに応答して、出力信号ＶＯを出力する。
【００９３】
分周器２ａは、主分周器３０ａと、副分周器３１ａと、分配器７０等とから構成されている。主分周器３０ａは、電圧制御発振器２９ａの出力信号ＶＯを、分周比Ｎ１にて分周し、中間信号ＦＶ’を出力するものであり、図１に示した主分周器３０と略同一の構成である。
【００９４】
副分周器３１ａは、主分周器３０ａの出力（中間信号ＦＶ’）を分周比Ｎ２にて分周し、信号Ｑ１ａ、Ｑ２ａ、Ｑ３ａを出力するものであり、図１に示した副分周器３１と略同一の構成である。
【００９５】
分配器７０は例えば、分配回路３２ａと、第２オアゲート６９等により構成されている。分配回路３２ａは、主分周器３０ａの出力ＦＶ’と、副分周器３２ａの出力（信号Ｑ１ａ、Ｑ２ａ、Ｑ３ａ）を複数の帰還信号ＦＶ１〜ＦＶ８として変換し分配するものであり、図１に示した分配回路３２と略同一の構成である。
【００９６】
第２オアゲート６９は、位相比較器１２ａに対し、帰還信号ＦＶ１〜ＦＶ８を順次、出力する。
【００９７】
この様に、第１オアゲート６８は、複数の基準信号ＦＲ１ａ〜ＦＲ８ａの中から１個ずつの基準信号を順次、出力し、第２オアゲート６９は、複数の帰還信号ＦＶ１〜ＦＶ８の中から１個ずつの帰還信号を順次、出力する。位相比較器１２ａは、出力された前記両信号（例えば基準信号ＦＲ１ａと帰還信号ＦＶ１等）を順次、位相比較する事により、位相比較器１２ａを単数個にて構成する事ができる。以上の部品にて、ＰＬＬ装置１ａは構成されている。
【００９８】
次に、図５に従い、このＰＬＬ装置１ａの動作を説明する。まず、出力信号ＶＯの設定周波数として、例えば１２８０ＫＨzが入力手段（図示せず）を介して制御部（図示せず）へ入力されたものとする。制御部は、出力信号ＶＯの設定分周比Ｎとして、Ｎ＝１２８０ＫＨz／１０ＫＨz＝１２８（基準信号の周波数は１０ＫＨzだから）を演算する。
【００９９】
そして制御部は、設定分周比Ｎ＝１２８に対し、主分周器３０ａの分周比Ｎ１＝１６と、副分周器３１ａの分周比Ｎ２＝８として決定する。即ち、制御部は、分周比Ｎ１と分周比Ｎ２の積が、出力信号ＶＯの設定分周比Ｎに一致する様に、制御する。
【０１００】
主分周器３０ａは、電圧制御発振器２９ａの出力信号ＶＯを分周比Ｎ１＝１６にて分周する。副分周器３１ａは主分周器３０ａの出力を分周比Ｎ２＝８にて分周し、分配回路３２ａへ出力する。
【０１０１】
分配回路３２ａは、第２オアゲート６９に対し、位相が異なる複数の帰還信号ＦＶ１〜ＦＶ８を、各立上りタイミングＴ１〜Ｔ８（図４参照）にて出力する。
【０１０２】
第２オアゲート６９は、複数の帰還信号ＦＶ１〜ＦＶ８の中から１個ずつの帰還信号を、位相比較器１２ａに対し、順次、出力する。
【０１０３】
発生手段３ａは第１オアゲート６８に対し、位相が異なる複数の基準信号ＦＲ１ａ〜ＦＲ８ａを、各立上りタイミングＴ１〜Ｔ８にて出力する（図４参照）。
【０１０４】
第１オアゲート６８は、複数の基準信号ＦＲ１ａ〜ＦＲ８ａの中から１個ずつの基準信号を、位相比較器１２ａに対し、順次、出力する。
【０１０５】
位相比較器１２ａは、タイミングＴ１〜Ｔ８にて、上記出力された帰還信号ＦＶ１〜ＦＶ８と、上記出力された基準信号ＦＲ１ａ〜ＦＲ８ａを各々位相比較しチャージポンプ２０ａに対し、各位相比較信号Ｕ、Ｄを出力する。この様に、第１オアゲート６８と第２オアゲート６９を設ける事により、位相比較器１２ａを単数個で構成する事ができる。
【０１０６】
上記位相比較信号Ｕ、Ｄに応答して、チャージポンプ２０ａはローパスフィルタ２１ａに対し、誤差信号ＥＲ１〜ＥＲ８を出力する。ローパスフィルタ２１ａは、電圧制御発振器２９ａに対し、上記誤差信号ＥＲ１〜ＥＲ８に応答する制御電圧ＣＶを出力する。電圧制御発振器２９ａは、制御電圧ＣＶに応答し、出力端子５９ａを介して、出力信号ＶＯを出力する。
【０１０７】
上記ループ内での動作を繰り返す事により、ＰＬＬ装置１ａは、出力端子５９ａに対し、設定周波数１２８０ＫＨzを持つ出力信号ＶＯを、安定して出力し、ロック状態に到達し同期がとれる。以上で、ＰＬＬ装置１ａの説明を終わる。
【０１０８】
次に、図６のブロック図に従い、本発明の実施の形態３に係るＰＬＬ装置１ｂを説明する。図６に於て、基準発振器４ｂは例えば、５０ＫＨzの周波数を持つ規定信号ｆＲを出力する。
【０１０９】
第１分周器７１は、基準発振器４ｂの出力（規定信号ｆＲ）を分周し、その分周された信号（基準信号ＦＲ）を、位相比較器１２ｂに対して、出力するものである。第１分周器７１は例えば可変分周器にて構成され、スタート時には、低い分周比（例えばＮ１＝１）にて分周し、ロック近傍になると、高い分周比（例えばＮ１＝５）にて分周するものである。
【０１１０】
また、第１分周器７１は可変分周器でなくても、切換部と固定分周器から構成しても良い。例えば、スタート時には、切換部を閉とし、基準発振器４ｂと位相比較器１２ｂを電気的接続し、ロック近傍になると、切換部を開として、基準発振器４ｂが上記固定分周器（例えば分周比＝５）を介して、位相比較器１２ｂに電気的接続される様に、構成しても良い。
【０１１１】
第２分周器７２は例えば可変分周器から成り、電圧制御発振器２９ｂの出力信号ＶＯを分周し、帰還信号ＦＶを出力するものである。第２分周器７２は、スタート時には、出力信号ＶＯを低い分周比（例えばＮ２＝Ｎ／５）で分周し、ロック近傍になると、出力信号ＶＯを高い分周比（例えばＮ２＝Ｎ＝設定分周比）にて分周するものである。
【０１１２】
位相比較器１２ｂは、第１分周器７１から出力される基準信号ＦＲと、第２分周器７２から出力される帰還信号ＦＶを位相比較し、チャージポンプ２０ｂに対し、位相比較信号Ｕ、Ｄを出力するものである。
【０１１３】
検出器７３は位相比較器１２ｂに接続され、位相比較信号Ｕ、Ｄの値により、このＰＬＬ装置１ｂがロック近傍（同期がほぼとれた状態）にあるか否かを検出するものである。
【０１１４】
チャージポンプ２０ｂは、上記位相比較信号Ｕ、Ｄに従い、ローパスフィルタ２１ｂに対し、誤差信号ＥＲを出力する。ローパスフィルタ２１ｂは、誤差信号ＥＲに応答して、電圧制御発振器２９ｂに対し、制御電圧ＣＶを出力する。電圧制御発振器２９ｂは、制御電圧ＣＶに応答して、出力信号ＶＯを出力する。
【０１１５】
制御部５８ｂは例えばマイクロコンピュータから成り、入力手段（図示せず）と、検出器７３と、第１分周器７１と、第２分周器７２とに接続されている。以上の部品により、このＰＬＬ装置１ｂは構成されている。
【０１１６】
次に、図６に従い、このＰＬＬ装置１ｂの動作を説明する。図６に於て、まず出力信号ＶＯの設定周波数として、例えば、１３００ＫＨzが入力手段（図示せず）を介して、制御部５８ｂへ入力されたものとする。この時、局間周波数は例えば１０ＫＨzとして、使用者がスタートキーを押したとする。
【０１１７】
この様に、スタート時には、制御部５８ｂは第１分周器７１をして、低い分周比（例えばＮ１＝１）で分周させ、第２分周器７２をして、低い分周比（例えばＮ２＝Ｎ／５＝２６）で分周させる。設定周波数１３００ＫＨz、局間周波数が１０ＫＨzであるので、設定分周比Ｎ＝１３００／１０＝１３０となり、Ｎ２＝Ｎ／５＝２６となる。
【０１１８】
この時、Ｎ１＝１だから、基準発振器４ｂが出力する規定信号ｆＲ（周波数が５０ＫＨz）は、基準信号ＦＲと同一となり、位相比較器１２ｂへ入力される。
【０１１９】
また、第２分周器７２は、電圧制御発振器２９ｂの出力信号ＶＯを分周比Ｎ２＝２６にて分周し、位相比較器１２ｂに対し、帰還信号ＦＶを出力する。
【０１２０】
位相比較器１２ｂは基準信号ＦＲと、帰還信号ＦＶを位相比較し、チャージポンプ２０ｂに対し、位相比較信号Ｕ、Ｄを出力する。この時、基準信号ＦＲの周波数は５０ＫＨzであり、ロック時の基準信号ＦＲの周波数（即ち、局間周波数１０ＫＨz）に比べて５倍である。
【０１２１】
即ち、スタート時（ロック近傍に到るまで）、位相比較器１２ｂは、ロック時に比べて５倍の速さで位相比較するので、従来のＰＬＬ装置（例えば局間周波数が１０ＫＨzのもの）に比べ、ロックするまでの時間が約１／５倍に短縮される。
【０１２２】
チャージポンプ２０ｂはローパスフィルタ２１ｂに対し、誤差信号ＥＲを出力し、ローパスフィルタ２１ｂは電圧制御発振器２９ｂに対し、誤差信号ＥＲに応答する制御電圧ＣＶを出力する。電圧制御発振器２９ｂは、制御電圧ＣＶに応答し、出力端子５９ｂを介して、出力信号ＶＯを出力する。上記ループ内での動作を繰り返す事により、ＰＬＬ装置１ｂは、出力端子５９ｂに対し、設定周波数１３００ＫＨzに近づいた出力信号ＶＯを出力する。
【０１２３】
更に、上記ループ内での動作を繰り返すと、検出器７３は、このＰＬＬ装置１ｂがロック近傍になった（ほぼ同期状態となった）事を検出し、その旨の信号を制御部５８ｂへ出力する。
【０１２４】
その結果、制御部５８ｂは、第１分周器７１をして、高い分周比（例えばＮ１＝５）で分周させ、第２分周器７２をして、高い分周比（例えばＮ２＝Ｎ＝１３０）で分周させる。
【０１２５】
この時、Ｎ１＝５だから、基準信号ＦＲの周波数は規定信号ｆＲの周波数の１／５、即ち１０ＫＨzとなり、局間周波数と同一になる。また、Ｎ２＝Ｎ＝１３０だから、出力信号ＶＯの周波数は、１０×１３０＝１３００ＫＨzの近傍となる。
【０１２６】
この様に、上記ループ内での動作を繰り返す事により、ＰＬＬ装置１ｂは、出力端子５９ｂに対し、設定周波数１３００ＫＨzを有する出力信号ＶＯを、安定して出力し、ロック状態に到達し、同期がとれる。
【０１２７】
なお、上記ロック近傍になった後は、Ｎ１＝５となり、基準信号ＦＲの周波数は１０ＫＨzとなる。即ち、第１分周器７１に於て、高い分周比（例えば５）を低い分周比（例えば１）で割った商をＫとし、規定信号ｆＲの周波数をｆＲとすれば、基準信号ＦＲの周波数は、ｆＲ／Ｋとなる。
【０１２８】
この時、第２分周器７２の分周比はＮ２＝Ｎだから、ロック近傍後の設定周波数ｆ１は、ｆ１＝ｆＲ／Ｋ×Ｎとなる。…式（１）
これに対して、スタート時には、Ｎ１＝１であり、基準信号ＦＲの周波数は、規定信号ｆＲの周波数ｆＲと同一である。この時、上記例の様に、第２分周器７２の分周比をＮ／Ｋに設定する事により、スタート時の設定周波数ｆ２は、ｆ２＝ｆＲ×Ｎ／Ｋとなる。…式（２）
この様に、式（１）、（２）により、ｆ１＝ｆ２となる。即ち、第１分周器７１に於て、高い分周比を低い分周比で割った商をＫとし、第２分周器７２の設定分周比をＮとし、スタート時には、第２分周器７２の分周比をＮ／Ｋに設定する事により、スタート時とロック近傍時に於て、設定周波数を同一にする事ができ、滑らかにロックでき、かつ、ロックアップ時間が早くなる。
【０１２９】
【発明の効果】
上述の様に請求項１の本発明では、位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周比Ｎ１で分周する主分周器と前記主分周器の出力を分周比Ｎ２で分周する副分周器と、前記副分周器の出力を複数の帰還信号に分配する分配回路と、前記各基準信号と前記各帰還信号を比較し、誤差信号を出力する位相比較器とを備え、前記主分周器および前記副分周器を、可変分周器又はカウンタから構成する。
【０１３０】
この様に、位相が異なる複数の基準信号と各帰還信号を比較する事により、基準信号の１周期の間に位相比較を複数回行なうので、ロックアップ時間が早くなる。また、出力信号を分周する分周器は、主分周器と副分周器の２個であるので従来の様に、４個以上も必要がない。それ故、コストが安く、ＬＳＩ化がし易く電力消費量も少ない。更に、主分周器および副分周器を可変分周器又はカウンタから構成するので、主分周器の分周比Ｎ１および副分周器Ｎ２の組合せを任意のものから選択できる。
【０１３１】
請求項２の本発明では、前記分周比Ｎ１と前記分周比Ｎ２の積を、前記出力信号の設定分周比に一致させる。その結果として、基準信号の周波数をｆＲ１とし出力信号の周波数をｆＶＣＯとし、主分周器から出力される中間信号の周波数をｆＶ’とし設定分周比をＮとすると、ｆＲ１＝ｆＶＣＯ／Ｎ、ｆＶＣＯ＝Ｎ１×ｆＶ’、Ｎ＝Ｎ１×Ｎ２である。それ故に、ｆＲ１＝（Ｎ１×ｆＶ’）／（Ｎ１×Ｎ２）＝ｆＶ’／Ｎ２となる。即ち、基準信号は中間信号をＮ２分周したものとなり、各基準信号の立上りタイミングと、各帰還信号の立上りタイミングは一致する。故に、位相が異なる複数の基準信号と、各帰還信号との比較は同一タイミングで行なわれるので、位相比較が正確に行われる。
【０１３２】
請求項３の本発明では、前記設定分周比の大小に応じて、前記副分周器の前記分周比Ｎ２の大小を決定する。この様に、設定分周比の小さいものは、副分周器の分周比Ｎ２を小さくする事により、副分周器にて消費される電力量を減らす事が出来る。
【０１３３】
請求項４の本発明では、前記各基準信号と前記各帰還信号を各々比較する複数の位相比較器を設け、前記分周比Ｎ２を、前記位相比較器の個数以下に設ける。その結果、設定分周比の大小と、希望するロックアップ時間と、希望する電力消費量等に応じて、上記分周比Ｎ２を、最良のものに選択できる。
【０１３４】
請求項５の本発明では、前記出力信号に係る所定の設定分周比につき、前記主分周器および前記副分周器により前記出力信号を分周させた後に、前記主分周器のみで分周させる。この様に、主分周器の分周比Ｎ１と、副分周器の分周比Ｎ２の積とならない、設定分周比に対しても、両分周器により分周させた後に、主分周器のみで分周比Ｎを分周させる事により、設定分周比Ｎを持つ出力信号を得る事が出来る。
【０１３５】
また、分周比Ｎ１と分周比Ｎ２の積となり得る設定分周比Ｎに対しても、立上り時に、主分周器および副分周器により分周させる事により、ロックアップ時間が短くなる。そして立上り後に（例えば設定分周比Ｎに到達した）、副分周器３０のみで分周させる事により、電力消費量を更に減らす事ができる。
【０１３６】
請求項６の本発明では、位相が互いに異なる複数の基準信号を発生する発生手段と、電圧制御発振器の出力信号を分周比Ｎ１で分周する主分周器と、前記主分周器の出力を分周比Ｎ２で分周する副分周器と、前記副分周器の出力を複数の帰還信号に分配する分配器と、前記各基準信号と前記各帰還信号を位相比較し、複数の位相比較信号を出力する位相比較器とを備え、前記位相比較器を単数個にて構成する。この様に、出力信号を分周する分周器は、主分周器と副分周器の２個であるので、従来の様に８個以上も必要ない。故に、コストが安く、ＬＳＩ化がし易く、電力消費量も少ない。また、位相比較器は単数であるので、ＬＳＩ化がし易く、コストが安くなる。
【０１３７】
請求項７の本発明では、前記複数の基準信号の中から１個ずつの基準信号を出力し、前記複数の帰還信号の中から１個ずつの帰還信号を出力し、出力された前記両信号を位相比較する事により、前記位相比較器を単数個で構成する。この構成により、単数の位相比較器を用いて、異なる位相を持つ基準信号毎に位相比較が実現でき、コストが安くなる。また、位相比較器は単数であるので、このＰＬＬ回路をＬＳＩ化した時に、小型のＬＳＩが得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態１に係るＰＬＬ装置１のブロック図である。
【図２】上記ＰＬＬ装置１に用いられる分周部２のブロック図である。
【図３】上記ＰＬＬ装置１に用いられる信号Ｑ１〜Ｑ５のタイミングチャートである。
【図４】上記ＰＬＬ装置１に用いられる帰還信号ＦＶ１〜ＦＶ８等のタイミングチャートである。
【図５】本発明の実施の形態２に係るＰＬＬ装置１ａのブロック図である。
【図６】本発明の実施の形態３に係るＰＬＬ装置１ｂのブロック図である。
【符号の説明】
３  発生手段
１２、１３、１４、１５、１６、１７、１８、１９  位相比較器
２９  電圧制御発振器
３０  主分周器
３１  副分周器
３２  分配回路
【図１】
0003702148.tif 000002
【図２】
0003702148.tif 000003
【図３】
0003702148.tif 000004
【図４】
0003702148.tif 000005
【図５】
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【図６】
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