(57)【特許請求の範囲】
【請求項１】
保持しているデータを２端子間の電位差として出力するための第１および第２の出力端子を有し、クロックが第１のレベルになったときの入力信号の値を該クロックが第１のレベルの間中データとして保持するマスターラッチと、
前記クロックが第２のレベルになったときの前記マスターラッチの出力データを保持するスレーブラッチとを備え、
前記スレーブラッチは、
前記マスターラッチの第１および第２の出力端子の電位差を差動増幅して出力するための第１および第２の出力端子を有する差動増幅手段と、
前記差動増幅手段の第１および第２の出力端子に接続され、前記差動増幅手段の出力信号電圧のハイレベルを制限するレベル変換を行って第１および第２のレベル変換端子から出力するレベル変換手段と、
一方電流電極、前記差動増幅手段の第１の出力端子に接続された他方電流電極、および前記レベル変換手段の第１の出力端子に接続された制御電極を持つ第１のトランジスタと、
前記第１のトランジスタの一方電流電極に接続された一方電流電極、前記差動増幅手段の第２の出力端子に接続された他方電流電極、および前記レベル変換手段の第２の出力端子に接続された制御電極を持つ第２のトランジスタと、
制御電極に与えられる前記クロックに応じて前記差動増幅手段に供給する電源電流を制御する第３のトランジスタと、
前記第３のトランジスタの一方電流電極に接続された一方電流電極、前記第１および第２のトランジスタの一方電流電極に接続された他方電流電極、および前記第３のトランジスタの制御電極に与えられる前記クロックの反転クロックが与えられる制御電極を持つ第４のトランジスタと、
前記第３および第４のトランジスタの一方電流電極から電流を引く抜く定電流源とを備える、フリップフロップ回路。
【請求項２】
前記差動増幅手段と前記定電流源との間に電源電圧としてトランジスタの制御電極・一方電流電極間順方向電圧の２倍より大きく４．５倍より小さい電圧が印加されているときに、前記差動増幅手段の第１および第２の出力端子間に０．４Ｖ以上の電圧を出力することを特徴とする、請求項１記載のフリップフロップ回路。
【請求項３】
半導体集積回路中に形成され、請求項１または請求項２記載のフリップフロップ回路を複数用いることを特徴とする、シフトレジスタ回路。
【請求項４】
半導体集積回路中に形成され、請求項１または請求項２記載のフリップフロップ回路を複数用いることを特徴とする、直列−並列変換回路。
【請求項５】
半導体集積回路中に形成され、請求項１または請求項２記載のフリップフロップ回路を複数用いることを特徴とする、並列−直列変換回路。
【請求項６】
第１および第２の信号の電位差を差動増幅して第１および第２の出力端子から出力する差動増幅手段と、
前記差動増幅手段の第１および第２の出力端子に接続され、前記差動増幅手段の出力信号電圧のハイレベルを制限して第１および第２のレベル変換端子から出力するレベル変換手段と、
一方電流電極、前記差動増幅手段の第１の出力端子に接続された他方電流電極、および前記レベル変換手段の第１の出力端子に接続された制御電極を持つ第１のトランジスタと、
前記差動増幅手段の第２の出力端子に接続された他方電流電極、前記第１のトランジスタの一方電流電極に接続された一方電流電極、および前記レベル変換手段の第２の出力端子に接続された制御電極を持つ第２のトランジスタと、
前記差動増幅手段に供給する電源電流を制御電極に与えられる前記クロックに応じて制御する第３のトランジスタと、
前記第３のトランジスタの一方電流電極に接続された一方電流電極、前記第１および第２のトランジスタの一方電流電極に接続された他方電流電極、および前記第３のトランジスタの制御電極に与えられる前記クロックの反転クロックが与えられる制御電極を持つ第４のトランジスタと、
前記第３および第４のトランジスタの一方電流電極から電流を引く抜く定電流源とを備える、ラッチ回路。
【請求項７】
前記差動増幅手段と前記定電流源との間に電源電圧としてトランジスタの制御電極・一方電流電極間順方向電圧の２倍より大きく４．５倍より小さい電圧が印加されているときに、前記差動増幅手段の第１および第２の出力端子間に０．４Ｖ以上の電圧を出力することを特徴とする、請求項６記載のラッチ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、データを一時的に記憶するラッチ回路、マスターラッチとスレーブラッチを含むフリップフロップ回路、フリップフロップ回路により構成されるシフトレジスタ回路、直列−並列変換回路、および並列−直列変換回路に関する。
【０００２】
【従来の技術】
図１２は従来のフリップフロップ回路の構成を示す回路図である。図１２において、ＣＲ４０は入力されたクロックＴのレベルの変換を行うクロックバッファ、ＣＲ４１は入力信号Ｄの論理値の保持及び保持しているその論理値に応じた信号Ｄ１の出力をクロックバッファＣＲ４０から出力されたクロックＴ´に応じて行うマスターラッチ、ＣＲ４２はマスターラッチＣＲ４１が出力した信号Ｄ１の論理値の保持及び保持しているその論理値に応じた信号Ｄ２の出力をクロックバッファＣＲ４０から出力されたクロックに応じて行うスレーブラッチである。
例えば、ベース・エミッタ間順方向電圧ＶBEが0.9Vのバイポーラトランジスタでフリップフロップ回路が構成されており、フリップフロップ回路に与えられる第１の電源電圧VCCが0Vで、第２の電源電圧VEEが-5.2Vとする。また、入力信号Ｄ及びクロックＴは-0.9Vと-1.5Vの間で振幅するものとする。この場合、例えば、クロックバッファＣＲ４０は、クロックの振幅の中心となっている電圧レベルを下げて、-1.8Vと-2.4Vとの間で振幅するクロックＴ´を出力する。また、マスターラッチＣＲ４１は、入力信号ＤとクロックＴ´とを受けて、入力信号Ｄと同様の振幅及び同様の電圧レベルを振幅の中心とする信号Ｄ１を出力する。スレーブラッチＣＲ４２は、入力信号Ｄ１とクロックＴ´とを受けて、入力信号Ｄと同様の振幅及び同様の電圧レベルを振幅中心とする信号Ｄ２を出力する。
【０００３】
次に、図１２に示したフリップフロップ回路を構成している各部の回路構成及び動作について説明する。なお、マスターラッチＣＲ４１及びスレーブラッチＣＲ４２に与えられる第１の基準電圧VBB1は-1.3Vと、第２の基準電圧VBB2は-2.2Vとする。クロックバッファＣＲ４０は、クロックＴを受けるベースと第１の電源電圧VCCに接続されたコレクタと電圧レベルを変換したクロックＴ´を出力するためのエミッタとを備えるNPNバイポーラトランジスタＱ４０、およびトランジスタＱ１４のエミッタに接続された一方端と第２の電源電圧VEEが与えられる他方端とを有する抵抗Ｒ１１で構成されている。トランジスタＱ１４のベースに-0.9Vと-1.5Vとで振幅するクロックＴが入力されると、トランジスタＱ１４のエミッタには-1.8Vと-2.4Vの間で振幅するクロックＴ´が出力される。
【０００４】
マスターラッチＣＲ４１は、抵抗Ｒ１〜Ｒ５とトランジスタＱ１〜Ｑ９で構成されている。抵抗Ｒ１は、第１の電源電圧VCCが印加される一方端と、他方端とを有する。NPNバイポーラトランジスタＱ１は、エミッタと入力信号Ｄが与えられるベースと抵抗Ｒ１の他方端に接続されたコレクタを有する。抵抗Ｒ２は、一方端と他方端とを有しその一方端に第１の電源電圧VCCが印加される。NPNバイポーラトランジスタＱ２は、抵抗Ｒ２の他方端に接続されたコレクタと第１の基準電圧VBB1が与えられるベースとトランジスタＱ１のエミッタに接続されたエミッタを有する。NPNバイポーラトランジスタＱ３は、エミッタとトランジスタＱ１のエミッタに接続されたコレクタと第２の基準電圧VBB2が与えられるベースを有する。
NPNバイポーラトランジスタＱ４はベースとエミッタと抵抗Ｒ１の他方端に接続されたコレクタを有する。NPNバイポーラトランジスタＱ５はベースと抵抗Ｒ２の他方端に接続されたコレクタとトランジスタＱ４のエミッタに接続されたエミッタとを有する。NPNバイポーラトランジスタＱ６はトランジスタＱ４，Ｑ５のエミッタに接続されたコレクタとトランジスタＱ１４のエミッタに接続されたベースとトランジスタＱ３のエミッタに接続されたエミッタとを有する。定電流源Ｉ１は、トランジスタＱ３，Ｑ６のエミッタに接続された一方端と第２の電源電圧VEEが与えられる他方端とを有し所定の電流を出力する。NPNバイポーラトランジスタＱ８は、抵抗Ｒ１の他方端に接続されたベースと第１の電源電圧VCCが印加されるコレクタとトランジスタＱ５のベースに接続されたエミッタとを有する。NPNバイポーラトランジスタＱ９は第１の電源電圧VCCに接続されたコレクタと抵抗Ｒ２の他方端に接続されたベースとトランジスタＱ４のベースに接続されたエミッタとを有する。抵抗Ｒ４，Ｒ５はそれぞれトランジスタＱ８，Ｑ９のエミッタに接続された一方端と第２の電源電圧VEEが与えられる他方端とを有する。
【０００５】
定電流源Ｉ１は、エミッタと定電流源Ｉ１の一方端に当たるコレクタと第２の電源電圧VEEに対して常に所定の電位差を有する電圧VCSが与えられるベースとを有するNPNバイポーラトランジスタＱ７、及びトランジスタＱ７のエミッタに接続された一方端と定電流源Ｉ１の他方端に当たる他方端とを有する抵抗Ｒ３で構成されている。
【０００６】
トランジスタＱ１のベースに入力された入力信号Ｄが-0.9Vと-1.5Vの間で振幅すると、例えば、トランジスタＱ１のコレクタには0Vと-0.6Vの間で振幅する信号が発生するよう設定されている。つまり、トランジスタＱ３がオン状態の場合に、トランジスタＱ１のベースの電圧が-0.9Vになれば、トランジスタＱ１がオンして抵抗Ｒ１の他方端の電圧は-0.6Vになる。また、トランジスタＱ１のベースの電圧が-1.5VになるとトランジスタＱ１がオフして抵抗Ｒ１の他方端は0Vになる。そして、トランジスタＱ１とトランジスタＱ２とは互いに相補的にオンオフするため、抵抗Ｒ２の他方端には、トランジスタＱ１がオンしたときに0Vが発生し、トランジスタＱ１がオフしたときに-0.6Vが発生する。
ところで、トランジスタＱ８，Ｑ９のエミッタには、トランジスタＱ１，Ｑ２のコレクタに現れる信号に応じて、-0.9Vと-1.5Vの間で振幅する信号Ｄ１が発生する。クロックバッファＣＲ４０が出力するクロックによりトランジスタＱ６がオン状態となっている場合には、トランジスタＱ４，Ｑ５は、それぞれのベースで信号Ｄ１を受けているため常にいずれかのトランジスタがオン状態となる。そして、トランジスタＱ４，Ｑ５のエミッタ、すなわちトランジスタＱ６のコレクタの電圧は、-1.8Vとなる。しかし、クロックバッファＣＲ４０が出力するクロックによりトランジスタＱ６がオフしているときは、トランジスタＱ４，Ｑ５は何れも非動作状態であり、何れのトランジスタにも電流は流れない。以上のトランジスタＱ１〜Ｑ６は非飽和領域で動作している。
【０００７】
スレーブラッチＣＲ４２においても、マスターラッチＣＲ４１のトランジスタＱ１〜Ｑ９に相当する各部のトランジスタＱ１´〜Ｑ７´，Ｑ１０およびＱ１１は、マスターラッチＣＲ４１の対応するトランジスタと同様に接続されている。
【０００８】
さらに、スレーブラッチＣＲ４２の後段には、フリップフロップ回路の出力信号Ｑ，ＱＣを出力するための出力回路ＣＲ４３が設けられている。出力回路ＣＲ４３は、エミッタと電源電圧VCCがともに印加されるコレクタとトランジスタＱ１´，Ｑ２´のコレクタにそれぞれ接続されたベースを持つトランジスタＱ１２，Ｑ１３、およびトランジスタＱ１２，Ｑ１３のエミッタにそれぞれ接続された一方端と電源電圧VEEがともに印加される他方端を持つ抵抗Ｒ９，Ｒ１０で構成されている。トランジスタＱ１２，Ｑ１３はエミッタホロワである。
そして、-0.9と-1.5Vの間で振幅する信号Ｄ１を入力したスレーブラッチＣＲ４２は、マスターラッチＣＲ４１と同様の動作を行い、出力回路ＣＲ４３からは-0.9と-1.5Vの間で振幅する信号Ｄ２（Ｑ）が出力される。
【０００９】
【発明が解決しようとする課題】
従来のフリップフロップ回路は以上のように構成されているので、フリップフロップ回路を動作させる第１及び第２の電源電圧VCC，VEEの差が、例えば3.3Vのように低くなると、トランジスタＱ８，Ｑ５，Ｑ６，Ｑ７が直列に接続されているため、また、トランジスタＱ９，Ｑ４，Ｑ６，Ｑ７が直列に接続されているため、第１及び第２の基準電圧VBB1，VBB2や電圧VCS1をどのような値に設定しても安定した動作を行わなくなる。
【００１０】
そこで、図１３に示すように、図１２のマスターラッチＣＲ４１からトランジスタＱ８，Ｑ９を取り除いてマスターラッチＣＲ５１を構成し、図１２のスレーブラッチＣＲ４２からトランジスタＱ１０，Ｑ１１を取り除いてスレーブラッチＣＲ５２を構成する。さらに、マスターラッチＣＲ５１およびスレーブラッチＣＲ５２において、トランジスタＱ４，Ｑ５のベースをそれぞれ抵抗Ｒ１，Ｒ２の他方端に接続し、トランジスタＱ４´，Ｑ５´のベースをそれぞれ抵抗Ｒ１´，Ｒ２´に接続することにより、電源電圧VCCとVEEとの間に直列に接続されるトランジスタ数を一つ減らして、電源電圧VCC，VEE間の差が3.3Vであっても動作させるようにすることが可能となる。なお、スレーブラッチＣＲ５２の後段に設けられる出力回路ＣＲ５３は、図１２の出力回路ＣＲ４３の抵抗Ｒ９，Ｒ１０を定電流源Ｉ３，Ｉ４に置き換えているだけで同じ動作をする。また、図１３のフリップフロップ回路は入力レベル変換回路ＣＲ５０を備えており、入力信号Ｄのレベルの変換を行う。入力レベル変換回路ＣＲ５０は、入力電圧VCCが印加される一方端と他方端を持つ抵抗Ｒ１５，１６、エミッタと入力信号Ｄが供給されるベースと抵抗Ｒ１５の他方端に接続されたコレクタを持つNPNバイポーラトランジスタＱ１６、トランジスタＱ１６のエミッタに接続されたエミッタと基準電圧VBB3が印加されるベースと抵抗Ｒ１６の他方端に接続されたコレクタを持つNPNバイポーラトランジスタＱ１７、およびトランジスタＱ１６，Ｑ１７のエミッタと電源電圧VEEが印加される電源電位点との間に接続された定電流源Ｉ２で構成されている。
【００１１】
ところが、図１３に示すようにフリップフロップ回路を構成した場合には、入力信号Ｄの振幅中心を-0.95Vに設定し、入力レベル変換回路ＣＲ５０によってその中心を-0.15Vに変換し、マスターラッチＣＲ５１およびスレーブラッチＣＲ５２で扱う信号の振幅を0Vと-0.3Vの間に制限しなければならなくなり、出力信号も振幅の中心を-0.95Vに設定し、その振幅を-0.8Vと-1.1Vの間に制限しなければならなくなる。
フリップフロップ回路の出力信号の振幅も0.3Vに制限されるため、フリップフロップ回路から出力された信号は、ノイズや配線を伝達する間の信号の減衰等の影響を受けやすく、このようなフリップフロップ回路を使用した集積回路では、誤動作が発生し易くなるという問題があった。このように振幅が制限されるのは、例えばマスターラッチＣＲ４１において、トランジスタＱ１とＱ３、Ｑ２とＱ３、Ｑ４とＱ６及びＱ５とＱ６のように直列に接続されたトランジスタが、定電流源Ｉ１の電流経路中に存在するためである。
また、電源電圧の差を小さくすることにより、マスターラッチＣＲ４１及びスレーブラッチＣＲ４２の入力端子、つまりトランジスタＱ１のベースの適切な電圧レベルと入力信号Ｄの論理振幅の中心とがずれる。そのため、例えばゲートアレイを用いた集積回路のように、入力信号と出力信号の振幅と振幅中心のレベルが規格化されていて、例えば入出力信号が-1.05Vと-1.55Vの間で振幅しなければならない場合等でその変更が困難な場合には、シリーズゲート型ＥＣＬを用いて構成されたフリップフロップ回路を適用することが困難になるという問題があった。
以上のような問題点については、ラッチ回路においても同様に当てはまる。
そして、上記のようなフリップフロップ回路を用いたシフトレジスタ回路、直列−並列変換回路および並列−直列変換回路では、フリップフロップ回路の個数が多くなる分だけさらに問題が深刻となっている。
【００１２】
この発明は上記のような問題点を解消するためになされたもので、ノイズや配線を伝搬する間の信号の減衰等の影響を受け難くすることを目的としており、また、入力信号及び出力信号が規格化されている場合であっても、それに合わせた入出力信号を出力可能なバイポーラトランジスタのベース・エミッタ接合順方向電圧の２倍以上4.5倍以下の低電源電圧で動作するフリップフロップ回路を得ることを目的としており、さらに、ゲートアレイ等の規格化された入出力信号を用いる集積回路に適用して、設計が容易でかつ誤動作が起こり難いフリップフロップ回路を得ることを目的とする。
【００１３】
【課題を解決するための手段】
第１の発明に係るフリップフロップ回路は、保持しているデータを２端子間の電位差として出力するための第１および第２の出力端子を有し、クロックが第１のレベルになったときの入力信号の値を該クロックが第１のレベルの間中データとして保持するマスターラッチと、前記クロックが第２のレベルになったときの前記マスターラッチの出力データを保持するスレーブラッチとを備え、前記スレーブラッチは、前記マスターラッチの第１および第２の出力端子の電位差を差動増幅して出力するための第１および第２の出力端子を有する差動増幅手段と、前記差動増幅手段の第１および第２の出力端子に接続され、前記差動増幅手段の出力信号電圧のハイレベルを制限するレベル変換を行って第１および第２のレベル変換端子から出力するレベル変換手段と、一方電流電極、前記差動増幅手段の第１の出力端子に接続された他方電流電極、および前記レベル変換手段の第１の出力端子に接続された制御電極を持つ第１のトランジスタと、前記第１のトランジスタの一方電流電極に接続された一方電流電極、前記差動増幅手段の第２の出力端子に接続された他方電流電極、および前記レベル変換手段の第２の出力端子に接続された制御電極を持つ第２のトランジスタと、制御電極に与えられる前記クロックに応じて前記差動増幅手段に供給する電源電流を制御する第３のトランジスタと、前記第３のトランジスタの一方電流電極に接続された一方電流電極、前記第１および第２のトランジスタの一方電流電極に接続された他方電流電極、および前記第３のトランジスタの制御電極に与えられる前記クロックの反転クロックが与えられる制御電極を持つ第４のトランジスタと、前記第３および第４のトランジスタの一方電流電極から電流を引く抜く定電流源とを備えて構成される。
【００１４】
第２の発明に係るフリップフロップ回路は、第１の発明のフリップフロップ回路において、前記差動増幅手段と前記定電流源との間に電源電圧としてトランジスタの制御電極・一方電流電極間順方向電圧の２倍より大きく４．５倍より小さい電圧が印加されているときに、前記差動増幅手段の第１および第２の出力端子間に０．４Ｖ以上の電圧を出力することを特徴とする。
【００１５】
第３の発明に係るシフトレジスタは、フリップフロップ回路は、半導体集積回路中に形成され、第１または第２の発明のフリップフロップ回路を複数用いることを特徴とする。
【００１６】
第４の発明に係る直列−並列変換回路は、半導体集積回路中に形成され、第１または第２の発明のフリップフロップ回路を複数用いることを特徴とする。
【００１７】
第５の発明に係る並列−直列変換回路は、半導体集積回路中に形成され、第１または第２発明のフリップフロップ回路を複数用いることを特徴とする。
【００１８】
第６の発明に係るラッチ回路は、第１および第２の信号の電位差を差動増幅して第１および第２の出力端子から出力する差動増幅手段と、前記差動増幅手段の第１および第２の出力端子に接続され、前記差動増幅手段の出力信号電圧のハイレベルを制限して第１および第２のレベル変換端子から出力するレベル変換手段と、一方電流電極、前記差動増幅手段の第１の出力端子に接続された他方電流電極、および前記レベル変換手段の第１の出力端子に接続された制御電極を持つ第１のトランジスタと、前記差動増幅手段の第２の出力端子に接続された他方電流電極、前記第１のトランジスタの一方電流電極に接続された一方電流電極、および前記レベル変換手段の第２の出力端子に接続された制御電極を持つ第２のトランジスタと、前記差動増幅手段に供給する電源電流を制御電極に与えられる前記クロックに応じて制御する第３のトランジスタと、前記第３のトランジスタの一方電流電極に接続された一方電流電極、前記第１および第２のトランジスタの一方電流電極に接続された他方電流電極、および前記第３のトランジスタの制御電極に与えられる前記クロックの反転クロックが与えられる制御電極を持つ第４のトランジスタと、前記第３および第４のトランジスタの一方電流電極から電流を引く抜く定電流源とを備えて構成される。
【００１９】
第７の発明に係るラッチ回路は、第６の発明のラッチ回路において、前記差動増幅手段と前記定電流源との間に電源電圧としてトランジスタの制御電極・一方電流電極間順方向電圧の２倍より大きく４．５倍より小さい電圧が印加されているときに、前記差動増幅手段の第１および第２の出力端子間に０．４Ｖ以上の電圧を出力することを特徴とする。
【００２０】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１によるフリップフロップ回路について図１を用いて説明する。図１は、この発明の実施の形態１によるフリップフロップ回路の構成を示す回路図である。図１に示すフリップフロップ回路は、マスターラッチとスレーブラッチとを含んで構成されている。
図１のフリップフロップ回路には外部からクロックＴおよび入力信号Ｄが供給されており、フリップフロップ回路は、このクロックＴのタイミングで与えられる入力信号Ｄの値に応じて内部の状態を遷移する。換言すれば、クロックＴがローレベルからハイレベルに変化するときの入力信号Ｄの値をデータとして保持するとともに、次にクロックＴがローレベルからハイレベルに変化するまでの間保持しているそのデータを出力し続ける。
図１のフリップフロップ回路は、このような機能をマスターラッチとスレーブラッチの２つのラッチ回路で実現しており、これら図１のラッチ回路は、クロックがローレベルからハイレベルになるときのデータをクロックがハイレベルの間保持する。
【００２１】
図１のフリップフロップ回路は、クロックＴのレベルを変換して内部クロックCK，CKCを出力するようなバッファリングを行うクロックバッファＣＲ１と、入力信号Ｄのレベルを変換して内部信号Ｄ１およびＤ１Ｃを出力する入力レベル変換回路ＣＲ２と、内部クロックCK，CKCに応じて信号Ｄ１，Ｄ１Ｃの保持およびその保持している論理値に応じて信号Ｄ２，Ｄ２Ｃの出力を行うマスターラッチＣＲ３と、内部クロックCK，CKCに応じて信号Ｄ２，Ｄ２Ｃの保持およびその保持している論理値に応じて信号Ｄ３，Ｄ３Ｃの出力を行うスレーブラッチＣＲ４と、出力回路ＣＲ５とで構成されている。なお、内部クロックCKCは内部クロックCKを反転したものである。
【００２２】
クロックバッファＣＲ１は、NPNバイポーラトランジスタＱ２１〜Ｑ２５と抵抗Ｒ２１〜Ｒ２６で構成されている。トランジスタＱ２１は、エミッタと、外部からクロックＴが供給されるベースと、抵抗Ｒ２２の他方端に接続されたコレクタを持ち、例えばクロックＴが-0.85Vと-1.35Vの間で振幅する場合に、トランジスタＱ２１は、そのコレクタに-0.30Vと-0.55Vで振幅する信号を出力する。また、トランジスタＱ２２は、基準電圧VBB4が与えられるベースと、トランジスタＱ２１のエミッタに接続されたエミッタと、抵抗Ｒ２３の他方端に接続されたコレクタを持ち、例えばクロックＴが-0.85Vと-1.35Vの間で振幅するとともに基準電圧VBB4が-1.1Vの場合に、トランジスタＱ２２は、そのコレクタに-0.30Vと-0.55Vで振幅する信号を出力する。
【００２３】
抵抗Ｒ２２およびＲ２３は、ともに抵抗Ｒ２１の他方端に接続された一方端を持っている。抵抗Ｒ２１の一方端には電源電圧VCCが印加されている。トランジスタＱ２１，Ｑ２２のエミッタには定電流源Ｉ５が接続され、定電流源Ｉ５によってトランジスタＱ２１，Ｑ２２から引き抜かれる電流が一定に保たれている。この定電流源Ｉ５は、エミッタと基準電圧VCS2が与えられるベースとトランジスタＱ２１，Ｑ２２のエミッタに接続されたコレクタを持つトランジスタＱ２３、およびトランジスタＱ２３のエミッタに接続された一方端と電源電圧VEEが与えられる他方端を持つ抵抗Ｒ２４で構成されている。
トランジスタＱ２４は、抵抗Ｒ２５を介して電源電圧VEEが印加されるエミッタと、電源電圧VCCが印加されるコレクタと、トランジスタＱ２１のコレクタに接続されたベースを持ち、トランジスタＱ２４は、そのエミッタから内部クロックCKCを出力する。
【００２４】
また、トランジスタＱ２５は、抵抗Ｒ２６を介して電源電圧VEEが印加されるエミッタと、電源電圧VCCが印加されるコレクタと、トランジスタＱ２２のコレクタに接続されたベースを持ち、トランジスタＱ２５は、そのエミッタから内部クロックCKを出力する。内部クロックCKCは、クロックＴを反転して得られたものである。そして、内部クロックCKは、内部クロックCKCとは相補的な関係にある。
【００２５】
入力レベル変換回路ＣＲ２は、NPNバイポーラトランジスタＱ２６〜Ｑ２８と抵抗Ｒ２７〜Ｒ３０で構成されている。トランジスタＱ２６は、エミッタと、入力信号が与えられるベースと、抵抗Ｒ２８の他方端に接続されたコレクタを持ち、例えば入力信号Ｄが-0.85Vと-1.35Vの間で振幅する場合に、-0.25Vと-0.55Vの間で振幅する信号Ｄ１Ｃを出力する。トランジスタＱ２７は、トランジスタＱ２６のエミッタに接続されたエミッタと、抵抗Ｒ２９の他方端に接続されたコレクタと、基準電圧VBB4が印加されるベースを持ち、トランジスタＱ２７は、例えば入力信号Ｄが-0.85Vと-1.35Vの間で振幅するとともに基準電圧VBB4が-1.1Vの場合に、-0.25Vと-0.55Vの間で振幅する信号Ｄ１を出力する。
【００２６】
定電流源Ｉ６は、トランジスタＱ２６，Ｑ２７のエミッタから一定の電流を引き抜く。この定電流源Ｉ６は、エミッタと基準電圧VCS2が与えられるベースとトランジスタＱ２６，Ｑ２７のエミッタに接続されたコレクタを持つトランジスタＱ２８、およびトランジスタＱ２８のエミッタに接続された一方端と電源電圧VEEが印加される他方端を持つ抵抗Ｒ３０で構成されている。
【００２７】
図１のマスターラッチＣＲ３は、抵抗Ｒ３１〜Ｒ３４とNPNバイポーラトランジスタＱ２９〜Ｑ３５で構成されている。マスターラッチＣＲ３は、図１２に示したマスターラッチＣＲ５１とほぼ同じ構成をしている。構成上の異なる点は、マスターラッチＣＲ５１のトランジスタＱ１，Ｑ２が抵抗Ｒ１，Ｒ２を介して直接電源電圧VCCが印加されるのに対して、マスターラッチＣＲ３のトランジスタＱ２９，Ｑ３０のコレクタは抵抗Ｒ３２，Ｒ３３の他方端に接続されおり、抵抗Ｒ３２，Ｒ３３の一方端には抵抗Ｒ３１を介して電源電圧VCCが印加されるている点である。その他のトランジスタＱ１〜Ｑ６相互の接続関係とトランジスタＱ２９〜Ｑ３４相互の接続関係は同じである。また、マスターラッチＣＲ３において、トランジスタＱ３１，Ｑ３４のエミッタと電源電圧VEEが与えられている電源電位点との間に定電流源Ｉ７が設けれているのもマスターラッチＣＲ５１と同様である。この定電流源Ｉ７は、エミッタとトランジスタＱ３１，Ｑ３４のエミッタに接続されたコレクタと基準電圧VCS2が印加されるベースを持つトランジスタＱ３５、およびトランジスタＱ３５のエミッタに接続された一方端と電源電位VEEが印加される他方端を持つ抵抗Ｒ３４で構成されている。なお、マスターラッチＣＲ３のトランジスタＱ２９のコレクタから出力される信号を信号Ｄ２Ｃとし、トランジスタＱ３０のコレクタから出力される信号を信号Ｄ２とする。
【００２８】
スレーブラッチＣＲ４は、NPNトランジスタＱ３６〜Ｑ４４と抵抗Ｒ３５〜Ｒ４４で構成されている。
スレーブラッチＣＲ４は、入力信号Ｄ２，Ｄ２Ｃを差動増幅して出力信号Ｄ３，Ｄ３Ｃを得るための差動増幅部ＣＲ６を含んでいる。差動増幅部ＣＲ６には、直列にトランジスタＱ３８が接続されている。このトランジスタＱ３８は、エミッタと、差動増幅部ＣＲ６に接続されたコレクタと、内部クロックCKを受けるベースを持ち、トランジスタＱ３８は、内部クロックCKに応じて差動増幅部ＣＲ６に流れる電源電流を制御する。すなわち、内部クロックCKがハイレベルの時にトランジスタＱ３８が導通して電源電流が流れて差動増幅部ＣＲ６は動作状態となり、内部クロックCKがローレベルの時にトランジスタＱ３８が電流を遮断するため差動増幅部ＣＲ６は非動作状態となる。
【００２９】
トランジスタＱ３９，Ｑ４０のベースには、信号Ｄ３，Ｄ３Ｃと同じ論理値を持つ信号がそのレベルを変換されて内部レベル変換回路ＣＲ７の出力端子Ｎ２，Ｎ１から帰還される。特に、この場合内部レベル変換回路ＣＲ７では、ハイレベルを制限するようなレベルの変換が行われる。トランジスタＱ３９，Ｑ４０のコレクタは、それぞれトランジスタＱ３６，Ｑ３７のコレクタに接続されている。トランジスタＱ３９，Ｑ４０のエミッタは共通に接続されている。トランジスタＱ４１は、トランジスタＱ３９，Ｑ４０のエミッタに接続されたコレクタと、内部クロックCKCが供給されるベースと、トランジスタＱ３８のエミッタに接続されたエミッタを持つ。そして、トランジスタＱ３８，Ｑ４１のエミッタには、定電流源Ｉ８が接続されている。定電流源Ｉ８は、エミッタと基準電圧VCS2が印加されるベースとトランジスタＱ３８、Ｑ４１のエミッタに接続されたコレクタを持つトランジスタＱ４２、およびトランジスタＱ４２のエミッタに接続された一方端と電源電圧VEEが印加される他方端を持つ抵抗Ｒ３８で構成されている。
【００３０】
差動増幅部ＣＲ６は、抵抗Ｒ３５〜Ｒ３７およびNPNバイポーラトランジスタＱ３６，Ｑ３７で構成されている。トランジスタＱ３６，Ｑ３７は、互いのエミッタを共通に接続されており、差動対を構成している。トランジスタＱ３６のベースにはマスターラッチＣＲ３の出力信号Ｄ２が、トランジスタＱ３７のベースにはマスターラッチＣＲ３の出力信号Ｄ２Ｃが供給される。トランジスタＱ３６のコレクタには抵抗Ｒ３５，Ｒ３６を介して電源電圧VCCが印加され、トランジスタＱ３６のコレクタからスレーブラッチＣＲ４の出力信号Ｄ３Ｃが出力される。トランジスタＱ３７のコレクタには抵抗Ｒ３６，Ｒ３７の他方端が接続されている。抵抗Ｒ３６，Ｒ３７の一方端には抵抗Ｒ３５を介して電源電圧VCCが印加され、トランジスタＱ３７のコレクタからスレーブラッチＣＲ４の出力信号Ｄ３が出力される。トランジスタＱ３６のコレクタは、内部レベル変換回路ＣＲ７の入力端子Ｎ３に接続され、トランジスタＱ３７のコレクタは、内部レベル変換回路ＣＲ７の入力端子Ｎ４に接続されている。
【００３１】
内部レベル変換回路ＣＲ７は、トランジスタＱ４３〜Ｑ４７と抵抗Ｒ３９〜Ｒ４４で構成されている。
トランジスタＱ４３は、エミッタと、電源電圧VCCが印加されるコレクタと、入力端子Ｎ４に接続されて差動増幅部ＣＲ６の出力信号Ｄ３が供給されるベースを持ち、トランジスタＱ４３のエミッタは、例えば出力信号Ｄ３Ｃよりも0.8V低い電圧で振幅する。同様に、トランジスタＱ４４は、エミッタと、電源電圧VCCが印加されるコレクタと、入力端子Ｎ３に接続されて差動増幅部ＣＲ６の出力信号Ｄ３Ｃが供給されるベースを持ち、トランジスタＱ４４のエミッタは、例えば出力信号Ｄ３よりも0.8V低い電圧で振幅する。抵抗Ｒ３９，Ｒ４０は、それぞれその一方端をトランジスタＱ４３，Ｑ４４のエミッタに接続され、いずれもがその他方端に電源電圧VEEを印加されている。
トランジスタＱ４５，Ｑ４６は、コレクタと、互いに共通に接続されたエミッタと、トランジスタＱ４３，Ｑ４４のエミッタに接続されたベースを持ち、トランジスタＱ４５，Ｑ４６は差動対を構成する。トランジスタＱ４５，Ｑ４６のエミッタに接続されている定電流源Ｉ５は、トランジスタＱ４５，Ｑ４６のエミッタから一定の電流を引き抜く。この定電流源Ｉ５は、エミッタと基準電圧VCS2が印加されるベースとトランジスタＱ４５，Ｑ４６のエミッタに接続されたコレクタを持つトランジスタＱ４７、およびトランジスタＱ４７のエミッタに接続された一方端と電源電圧VEEが印加される他方端を持つ抵抗Ｒ４４で構成されている。トランジスタＱ４５のコレクタには抵抗Ｒ４２の他方端が接続されてトランジスタＱ４０のコレクタは抵抗Ｒ４３の他方端に接続されている。抵抗Ｒ４２，Ｒ４３の一方端には抵抗Ｒ４１を介して電源電圧VCCが印加される。トランジスタＱ４５，Ｑ４６のコレクタは、それぞれ、トランジスタＱ４０，Ｑ３９のベース（出力端子Ｎ１，Ｎ２）にそれぞれ接続されており、前述の条件の下で、トランジスタＱ４５，Ｑ４６のコレクタから出力される信号は、-0.25Vと-0.5Vの間で振幅する。
【００３２】
電源電圧VCCが０Ｖで、電源電圧VEEが-3.3Vの場合に、例えば、マスターラッチＣＲ３の出力信号Ｄ２，Ｄ２Ｃが-0.25Vと-0.5Vの間で振幅するとき、スレーブラッチＣＲ４の出力信号Ｄ３，Ｄ３Ｃを-0.05Vと-0.55Vの間で振幅するように設定することができる。これは、トランジスタＱ３９，Ｑ４０のベースに帰還される信号の電圧を、内部レベル変換回路ＣＲ７によってハイレベル側の上限を低く設定することによる結果可能となるものである。
【００３３】
つまり、トランジスタＱ３９，Ｑ４０のコレクタは、例えば、トランジスタＱ３９の側が-0.55Vで他方が-0.05Vになるとすると、従来と同様に、そのままこれらの電圧がトランジスタＱ３９，Ｑ４０のベースに帰還されると、トランジスタＱ３９において、そのベースの電圧よりもコレクタの電圧が0.5V低くなり、オン状態の時にトランジスタＱ３９のベースからコレクタへ電流が流れてしまうため動作速度が遅くなる。それを、トランジスタＱ３９，Ｑ４０のベースに帰還する信号のハイレベルを制限することにより、例えばこの場合にはハイレベルを-0.25Vにシフト（制限）することによって、トランジスタＱ３９，Ｑ４０のいずれかがオンしている時にそのオンしているトランジスタのベースからコレクタへ電流が流れるのを防止して、回路動作の高速化を図っている。また、このように構成してベースからコレクタに電流が流れなくすることによって、ベースからコレクタに電流が流れる場合に比べて誤動作を起こし難くなる。
【００３４】
スレーブラッチＣＲ４の出力信号Ｄ３，Ｄ３Ｃは、出力回路ＣＲ５を介して外部に出力されるが、この出力回路ＣＲ５は、２つのNPNバイポーラトランジスタＱ４８，Ｑ４９と抵抗Ｒ４５，Ｒ４６によって構成されている。
トランジスタＱ４８は、抵抗Ｒ４５を介して電源電圧VEEが印加されるエミッタと、電源電圧VCCが印加されるコレクタと、スレーブラッチＣＲ４の出力信号Ｄ３が供給されるベースを持ち、トランジスタＱ４８のエミッタからフリップフロップ回路の出力信号Ｙ１が出力される。トランジスタＱ４９は、抵抗Ｒ４６を介して電源電圧VEEが印加されるエミッタと、電源電圧VCCが印加されるコレクタと、スレーブラッチＣＲ４の出力信号Ｄ３Ｃが供給されるベースを持ち、トランジスタＱ４９のエミッタからフリップフロップ回路の出力信号Ｙ２が出力される。
出力回路ＣＲ５から出力されるプリップフロップ回路の出力信号Ｙ１，Ｙ２は、スレーブラッチＣＲ４の出力信号Ｄ３，Ｄ３Ｃが-0.05Vと-0.55Vの間で振幅するときに、例えば、-0.85Vと-1.35Vの間で振幅するように設定でき、電源電圧VCC（０Ｖ）と電源電圧VEE（-3.3V）の間の電圧が3.3Vしかないにも係わらず、フリップフロップ回路は、動作速度や動作の確実性を損なうことなく、0.5Vで振幅する出力信号を得ることができる。従って、フリップフロップ回路を複数従属接続するなど実施の形態１のフリップフロップ回路の後段にゲートを設ける場合に、次段のゲートと差動接続する必要がなくなり、ゲート間の接続が容易になる。また、フリップフロップ回路の出力を一出力とすることもでき、その場合には消費電流を小さくできる。
そして、差動増幅部ＣＲ６の出力が直接出力回路ＣＲ５に与えられる構成となっているため、クロックＴからデータ出力信号Ｙ１，Ｙ２を得るための遅延時間を図１２に示した従来のフリップフロップ回路と同程度とすることができる。
【００３５】
なお、このような発明の効果は、その電源電圧が印加される経路に直列に接続されたトランジスタの個数によって左右されるので、フリップフロップ回路の動作電圧が、バイポーラトランジスタのベース・エミッタ接合順方向電圧の２倍以上4.5倍以下の低電源電圧の場合に顕著である。
【００３６】
なお、図３に示すように、実施の形態１によるフリップフロップ回路の定電流源Ｉ５ａ〜Ｉ９ａを抵抗のみで構成することもできる。回路ＣＲ１ａ〜ＣＲ４ａ，ＣＲ７ａは、それぞれ図１の対応する回路ＣＲ１〜ＣＲ４，ＣＲ７の定電流源Ｉ５〜Ｉ９の部分を抵抗のみの定電流源Ｉ５ａ〜Ｉ９ａに置き換えることによって構成できる。この場合には、定電流源Ｉ５〜Ｉ９と違ってトランジスタのベース・エミッタ間電圧を考慮しなくても済む分、例えば図１および図２のフリップフロップ回路に比べて１ＶBEだけ電源電圧を低く設定することができる等、低い電源電圧で動作させることに関する設計が容易になる。
【００３７】
例えば、フリップフロップ回路に与えられる電源電圧（VCC−VEE）としては、3.3Vが通常であるが、電源電圧VCCとVEEとの間に直列に接続されているトランジスタ数が２個の場合には、図３に示したフリップフロップ回路であっても、それらのトランジスタを同時にオン状態とするために、一つのトランジスタをオンするときに要するベース・エミッタ接合順方向電圧ＶBEの２倍より大きい電圧が必要である。例えば、電源電圧が3.3Vで動作するフリップフロップ回路に通常よく用いられるトランジスタのベース・エミッタ間順方向電圧は0.8Vであるから、この発明の効果を十分に引き出すには、電源電圧がベース・エミッタ間順方向電圧の４．５倍より小さいことが望ましい。また、出力信号としては、ノイズの影響や信号の減衰の影響を除くために0.4V以上あることが望ましく、さらに0.5Ｖ以上であることが好ましい。
【００３８】
また、図４に示すように、実施の形態１によるフリップフロップ回路のトランジスタをＭＯＳトランジスタに置き換えることもできる。図４の回路ＣＲ１ｂ〜７ｂは、図１の回路ＣＲ１〜ＣＲ７と構成しているトランジスタが異なるだけで回路の接続関係は同じである。つまり、図４のＭＯＳトランジスタＱ５１〜Ｑ７９は、それぞれ対応するトランジスタＱ２１〜Ｑ４９と同様に、トランジスタ相互および抵抗Ｒ２１〜Ｒ４６や定電流源Ｉ５ｂ〜Ｉ９ｂと接続されている。集積回路は、バイポーラトランジスタを用いずにＭＯＳトランジスタのみで構成される場合も多く、その場合には、同じ製造工程によって製造可能なＭＯＳトランジスタのみを使用したフリップフロップ回路を使用するのが有利である。
【００３９】
実施の形態２．
この発明の実施の形態２によるフリップフロップ回路について図１および図５を用いて説明する。図１および図５は、この発明の実施の形態２によるフリップフロップ回路の構成を示す回路図である。
図５には、スレーブラッチの内部レベル変換回路と出力回路の回路構成が示されている。実施の形態１のフリップフロップ回路と実施の形態２のフリップフロップ回路の構成で異なる点が内部レベル変換回路の構成であるので、実施の形態２の内部レベル変換回路の構成について説明する。
【００４０】
図５に示すように、実施の形態２による内部レベル変換回路ＣＲ８は、その前段と出力端子Ｎ１，Ｎ２および入力端子Ｎ３，Ｎ４によって接続されている。また、内部レベル変換回路ＣＲ８は、対称な２つのレベル変換部ＣＲ９，ＣＲ１０で構成されている。
【００４１】
レベル変換部ＣＲ９は、NPNバイポーラトランジスタＱ５３，Ｑ５４、ＰチャネルＭＯＳトランジスタＱ５５，Ｑ５６、ＮチャネルＭＯＳトランジスタＱ５７，Ｑ５８および定電流源Ｉ１０，Ｉ１１で構成されている。トランジスタＱ５３，Ｑ５４は、それぞれエミッタと入力端子Ｎ４，Ｎ３に接続されたベースと電源電圧VCCが印加されるコレクタを持ち、トランジスタＱ５３のエミッタからは定電流源Ｉ１０によって一定の電流が引き抜かれ、トランジスタＱ５４のエミッタからは定電流源Ｉ１１によって一定の電流が引き抜かれる。
トランジスタＱ５５，Ｑ５６は、それぞれドレインと電源電圧VCCが印加されるソースとトランジスタＱ５３，５４のエミッタに接続されたゲートを持ち、トランジスタＱ５６のドレインが出力端子Ｎ２に接続されている。トランジスタＱ５７，Ｑ５８は、電源電圧VEEが与えられるソースと相互に接続されたゲートとトランジスタＱ５５，Ｑ５６のドレインに接続されたドレインを持ち、トランジスタＱ５７のドレインがそのゲートに接続されており、能動負荷を構成する。
レベル変換部ＣＲ９で変換された信号は、トランジスタＱ５６のドレインから出力端子Ｎ２に出力される。この時、トランジスタＱ５６のドレインからは、電源電圧VCCからトランジスタＱ５６の閾値電圧ＶＴＨｐだけ低くなった電圧が出力されるため、簡単にハイレベルの上限を設定することができる。
【００４２】
この点については、レベル変換部ＣＲ１０についても同様である。レベル変換部ＣＲ１０は、レベル変換部ＣＲ９のトランジスタＱ５３，Ｑ５４に対応するNPNバイポーラトランジスタＱ６３，Ｑ６４、定電流源Ｉ１０，Ｉ１１に対応する定電流源Ｉ１２，Ｉ１３、レベル変換部ＣＲ９のトランジスタＱ５５，Ｑ５６に対応するＰチャネルＭＯＳトランジスタＱ６５，Ｑ６６、およびレベル変換部ＣＲ９のトランジスタＱ５７，Ｑ５８に対応するＮチャネルＭＯＳトランジスタＱ６７，Ｑ６８を備えて構成されている。そして、これら各素子の接続については、トランジスタＱ６８のドレインがそのゲートに接続され、トランジスタＱ６７のドレインが出力端子Ｎ１に接続されている部分を除いて、レベル変換部ＣＲ９とＣＲ１０は同じである。
【００４３】
実施の形態３．
次に、この発明の実施の形態３によるシフトレジスタ回路について図６を用いて説明する。図６において、１ａ〜１ｈは実施の形態１によるフリップフロップ回路と同じ構成のフリップフロップ回路、２はフリップフロップ回路１ａ〜１ｈの入出力信号を伝える配線である。フリップフロップ回路１ａ〜１ｈは共に同じクロックＳＣで動作する。フリップフロップ回路１ｂ〜１ｈは、各々その前段のフリップフロップ回路１ａ〜１ｇの出力Ｑを入力信号Ｄとするフリップフロップ回路である。フリップフロップ回路１ａに入力される信号ＳＩは８個のフリップフロップ回路１ａ〜１ｈを通って出力されるため、出力される信号ＳＯは入力される信号に比べて８クロック分遅延する。
【００４４】
例えば、図６に示したシフトレジスタ回路を自動配置配線を用いてセルベースで設計する場合、フリップフロップ回路の構成はマクロセルとして決まっており、フリップフロップ回路１ａ〜１ｈの位置とそれを接続する配線２の位置や長さが自動的に決定されるので、配線２の長さやそれによって減衰する信号の許容範囲が大きいほど自動配置配線の自由度が向上して、自動配置配線できる範囲及びその速度が向上する。フリップフロップ回路１ａ〜１ｈの信号振幅は、例えば電源電圧を3.3Vとしてもその出力は0.5Vと大きく設定できるので、配線２の長さや配線２での信号の減衰の許容範囲は大きくなる。なお、各フリップフロップ回路１ａ〜１ｈは、従来と比べてクロックＳＣ，ＳＩに対する遅延時間は増加しておらず、シフトレジスタの速度が遅くなることもない。
【００４５】
実施の形態４．
次に、この発明の実施の形態４による直列−並列変換回路について図７を用いて説明する。図７は直列に入力された８ビットのデータを並列に出力するための直列−並列変換回路の構成の一例を示すブロック図である。図７において、１ａ〜１ｈ，１１〜１８は実施の形態１に示したものと同じ構成のフリップフロップ回路、２はフリップフロップ回路１ａ〜１ｈの信号を伝達するための配線、３ａ〜３ｃはフリップフロップ回路が受けるクロックＳＣ，ＰＣや入力データＳＩの出力負荷インピーダンスを一定にしてその影響を小さくするためのバッファである。
【００４６】
フリップフロップ回路１ａ〜１ｈは、第２実施例と同様に直列に接続されている。そして、フリップフロップ回路１ａ〜１ｈには、バッファ３ｂを介してクロックＳＣが与えられる。また、フリップフロップ回路１１〜１８には、バッファ３ｃを介してクロックＰＣが与えられる。フリップフロップ回路１１〜１８は、各々、フリップフロップ回路１ａ〜１ｈの出力をデータ入力Ｄとする。フリップフロップ回路１ａ〜１ｈには、順に、クロックＳＣに従って直列にデータが入力される。そして、フリップフロップ回路１ｈ〜１ａに直列に８ビットのデータが入力された状態で、クロックＰＣによって、一斉に、フリップフロップ回路１１〜１８がフリップフロップ回路１ａ〜１ｈの出力データを入力する。そして、フリップフロップ回路１１〜１８がクロックＰＣに応じて出力Ｐ７〜Ｐ０として並列に８ビットのデータを出力する。
このような、直列−並列変換回路においても、実施の形態１に示したフリップフロップ回路を用いることで、配線２の設計が従来に比べて自由に行え、自動配置配線を容易に行うことができる。なお、各フリップフロップ回路１ａ〜１ｈおよび１１〜１８は、従来と比べてクロックＳＣ，ＳＩ，ＰＣに対する遅延時間は増加しておらず、直列−並列変換回路も従来と同様の処理速度を保っている。
【００４７】
実施の形態５．
次に、この発明の実施の形態５による直列−並列変換回路について図８を用いて説明する。図８は並列に入力された８ビットのデータを直列に出力するための並列−直列変換回路の構成の一例を示すブロック図である。図８において、２１〜２８は実施の形態１で示したのフリップフロップ回路、３１〜３８は第１及び第２入力の否定論理和を演算して得た出力Ａと第３及び第４入力の否定論理和を演算して得た出力Ｂとの論理和（Ａ＋Ｂ）を出力するＡＮＤ−ＯＲゲート、２ａはフリップフロップ回路２１〜２７とＡＮＤ−ＯＲゲート３２〜３８の間の配線、２ｂはフリップフロップ回路２１〜２８の出力の配線、３ｅ，３ｆはフリップフロップ回路２１〜２８が受けるクロックＳＣやＡＮＤ−ＯＲゲート３１〜３８が受ける選択信号ＳＬの出力負荷インピーダンスを一定にしてその影響を小さくするためのバッファである。
【００４８】
ＡＮＤ−ＯＲゲート３１〜３８は、その第２入力には選択信号ＳＬの反対の論理値を有する信号がバッファ３ｅを介して入力され、第４入力に選択信号ＳＬがバッファ３ｅを介して共通に入力される。ＡＮＤ−ＯＲゲート３１〜３８の第３入力には、各々、データＳＩ及びフリップフロップ回路２１〜２７の反転出力バーＱが入力される。また、ＡＮＤ−ＯＲゲート３１〜３８の第１入力には、各々、並列に入力される８ビットのデータＰ７〜Ｐ０が入力される。フリップフロップ回路２１〜２８のデータ入力Ｄには、ＡＮＤ−ＯＲゲート３１〜３８の出力が与えられる。このような回路構成とすることによって、選択信号ＳＬにより、並列に入力されたデータをそのまま並列で出力するか、直列で出力するかを選択することができる。並列−直列変換を行う際には、選択信号ＳＬを低電位側にすることにより、フリップフロップ回路２１〜２７の反転出力バーＱに応じてフリップフロップ回路２１〜２７の出力を受けているＡＮＤ−ＯＲゲート３２〜３８の出力が決まる。
【００４９】
このような、並列−直列変換回路においても、実施の形態１によるフリップフロップ回路を用いることで、配線２ａあるいは配線２ｂの設計が従来に比べて自由に行え、実施の形態２と同様に自動配置配線を容易に行うことができる。なお、各フリップフロップ回路１ａ〜１ｈおよび１１〜１８は、従来と比べてクロックＳＣ，ＳＩ，ＳＬに対する遅延時間は増加しておらず、並列−直列変換回路も従来と同様の処理速度を保っている。
【００５０】
実施の形態６．
次に、この発明の実施の形態６によるラッチ回路について図９を用いて説明する。図９は、この発明の実施の形態６によるデータラッチの構成を示す回路図である。図９において、図１または図２と同一符号のものは図１または図２の同一符号部分に対応する部分である。なお、実施の形態１のフリップフロップ回路のスレーブラッチＣＲ４に対応するラッチ回路ＣＲ１２は、スレーブラッチＣＲ４と全く同じ構成である。
このデータラッチの構成は、実施の形態１のフリップフロップ回路からマスターラッチＣＲ３を除いた構成となっている。すなわち、入力レベル変換回路ＣＲ２の出力信号Ｄ１，Ｄ１Ｃが直接ラッチ部ＣＲ１２の差動増幅部６に入力されるようになっている。
【００５１】
このデータラッチ回路においても、例えば入力信号Ｄが-0.85Vと-1.35Vの間で振幅する場合に、入力レベル変換回路ＣＲ２は、-0.25Vと-0.55Vの間で振幅する信号Ｄ１，Ｄ１Ｃを出力する。
電源電圧VCCが０Ｖで、電源電圧VEEが-3.3Vの場合に、ラッチ部ＣＲ１２の出力信号Ｄ５，Ｄ５Ｃを-0.05Vと-0.55Vの間で振幅するように設定することができる。これは、トランジスタＱ３９，Ｑ４０のベースに帰還される信号の電圧を、内部レベル変換回路ＣＲ７によってハイレベル側の上限を低く設定することによる結果可能となるものである。
【００５２】
つまり、トランジスタＱ３９，Ｑ４０のコレクタは、例えば、トランジスタＱ３９の側が-0.55Vで他方が-0.05Vになるとすると、従来と同様に、そのままこれらの電圧がトランジスタＱ３９，Ｑ４０のベースに帰還されると、トランジスタＱ３９において、そのベースの電圧よりもコレクタの電圧が0.5V低くなり、オン状態の時にトランジスタＱ３９のベースからコレクタへ電流が流れてしまうため動作速度が遅くなる。それを、トランジスタＱ３９，Ｑ４０のベースに帰還する信号のハイレベルを制限することにより、例えばこの場合には-0.25Vにシフト（制限）することによって、トランジスタＱ３９，Ｑ４０のいずれかがオンしている時にそのオンしているトランジスタのベースからコレクタへ電流が流れるのを防止して、回路動作の高速化を図っている。また、このように構成してベースからコレクタに電流が流れなくすることによって、ベースからコレクタに電流が流れる場合に比べて誤動作を起こし難くなる。
【００５３】
なお、図１０に示すように、実施の形態６によるラッチ回路の定電流源Ｉ５ａ〜Ｉ９ａを抵抗のみで構成することもできる点については、実施の形態１と同様であり、その効果も図３に示したフリップフロップ回路と同様である。
また、図１１に示すように、実施の形態６によるラッチ回路のトランジスタをＭＯＳトランジスタに置き換えることもできる点についても実施の形態１と同様であり、その効果も図４に示したフリップフロップ回路と同様である。
また、上記実施の形態１，５では、内部レベル変換回路ＣＲ７，ＣＲ７ａ，ＣＲ７ｂについてそれぞれ具体的な例を示したが、内部レベル変換回路の構成についてこれ以外の構成であってもよく、ハイレベルの上限を制限できれば上記実施の形態と同様の効果を奏する。
【００５４】
【発明の効果】
以上説明したように、請求項１記載の発明のフリップフロップ回路あるいは請求項６記載のラッチ回路によれば、差動増幅手段の第１および第２の出力端子間の電圧が第１および第２のトランジスタの一方電流電極と制御電極間に印加されたときに第１および第２のトランジスタが電源電圧の極性とは反対の方向にオンする場合であっても、レベル変換回路によって前記第１および第２のトランジスタの制御電極に与えられる信号電圧のハイレベルを制限することができ、第１および第２のトランジスタが逆向きにオン状態となることを防止して、フリップフロップ回路あるいはラッチ回路の動作速度の向上と誤動作の抑制が図れるという効果がある。
【００５５】
請求項２記載の発明のフリップフロップ回路あるいは請求項７記載のラッチ回路によれば、電源電圧が低い場合、例えば3.3V程度であっても、論理振幅の大きな出力信号、例えば０．５Ｖ程度の出力信号を得ることができ、動作速度の低下や誤動作を起こし難くい状態を保ちつつクロストーク等のノイズに対する信頼性を向上することができるという効果がある。
【００５６】
請求項３記載の発明のシフトレジスタ、請求項４記載の発明の直列−並列変換回路または請求項５記載の発明の並列−直列変換回路によれば、請求項１または請求項２記載のフリップフロップ回路を複数用いることにより、配線長等の設計の制約を緩和でき、容易に配置配線を行うことができ、同様の理由から自動配置配線が容易になるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるフリップフロップ回路の構成の前段を示す回路図である。
【図２】  この発明の実施の形態１によるフリップフロップ回路の構成の後段を示す回路図である。
【図３】  この発明の実施の形態１によるフリップフロップ回路の構成の第２の態様を示す回路図である。
【図４】  この発明の実施の形態１によるフリップフロップ回路の構成の第３の態様を示す回路図である。
【図５】  この発明の実施の形態２によるフリップフロップ回路の構成の後段を示す回路図である。
【図６】  この発明の実施の形態３によるシフトレジスタ回路の構成の一例を示すブロック図である。
【図７】  この発明の実施の形態４による直列−並列変換回路の構成の一例を示すブロック図である。
【図８】  この発明の実施の形態５による並列−直列変換回路の構成の一例を示すブロック図である。
【図９】  この発明の実施の形態６によるラッチ回路の構成を示す回路図である。
【図１０】  この発明の実施の形態６によるラッチ回路の第２の態様の構成を示す回路図である。
【図１１】  この発明の実施の形態６によるラッチ回路の第３の態様の構成を示す回路図である。
【図１２】  従来のフリップフロップ回路の構成を示す回路図である。
【図１３】  低電源電圧に対応させるべくフリップフロップ回路に加えられる構成の変更について説明するための回路図である。
【符号の説明】
１ａ〜１ｈ，１１〜１８，２１〜２８  フリップフロップ回路、２，２ａ，２ｂ  配線、ＣＲ１，ＣＲ１ａ，ＣＲ１ｂ  クロックバッファ、ＣＲ２，ＣＲ２ａ，ＣＲ２ｂ  入力レベル変換回路、ＣＲ３，ＣＲ３ａ，ＣＲ３ｂ  マスターラッチ、ＣＲ４，ＣＲ４ａ，ＣＲ４ｂ  スレーブラッチ、ＣＲ５，ＣＲ５ｂ  出力回路、ＣＲ６，ＣＲ６ｂ  差動増幅部、ＣＲ７，ＣＲ７ａ，ＣＲ７ｂ，ＣＲ８  内部レベル変換回路、ＣＲ１２，ＣＲ１２ａ，ＣＲ１２ｂ  ラッチ回路。
【図１】
0003681497.tif 000002
【図２】
0003681497.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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