(57)【特許請求の範囲】
【請求項１】
２つの電圧レベルを比較してロジックレベルの出力電圧を出力するコンパレータにおいて、
第１の電源に接続した定電流源をバイアスとする２入力の差動回路と、
入力端子が前記差動回路の第１の出力端子に接続されかつ第２の電源に接続された第１のカレントミラー回路と、
入力端子が前記差動回路の第２の出力端子に接続されかつ前記第２の電源に接続された第２のカレントミラー回路と、
入力端子が前記第１のカレントミラー回路の第１の出力端子に接続されかつ前記第１の電源に接続された第３のカレントミラー回路と、
入力端子が前記第２のカレントミラー回路の第１の出力端子に接続されかつ前記第１の電源に接続された第４のカレントミラー回路と、
を備え、前記第１のカレントミラー回路の第２の出力端子と前記第４カレントミラー回路の出力端子とを接続してコンパレータの第１の出力とし、前記第２のカレントミラー回路の第２の出力端子と前記第３のカレントミラー回路の出力端子とを接続してコンパレータの第２の出力とし、前記差動回路の２入力の電圧レベルを比較してコンパレータの前記第１の出力および第２の出力に相反する電圧レベルの出力結果を得ることを特徴とするコンパレータ。
【請求項２】
前記第１の電源を負電源またはグランドとし、前記第２の電源を正電源とし、前記定電流源をＮＭＯＳの第１のトランジスタで構成し、前記差動回路をＮＭＯＳの第２および第３のトランジスタで構成してそれぞれのゲートをコンパレータの第１の入力および第２の入力とし、前記第１のカレントミラー回路を入力側にＰＭＯＳの第４のトランジスタ、出力側にＰＭＯＳの第５および第６のトランジスタで構成し、前記第２のカレントミラー回路を入力側にＰＭＯＳの第７のトランジスタ、出力側にＰＭＯＳの第８および第９のトランジスタで構成し、前記第３のカレントミラー回路を入力側にＮＭＯＳの第１０のトランジスタ、出力側にＮＭＯＳの第１１のトランジスタで構成し、前記第４のカレントミラー回路を入力側にＮＭＯＳの第１２のトランジスタ、出力側にＮＭＯＳの第１３のトランジスタで構成し、前記第６のトランジスタのドレインと前記第１３のトランジスタのドレインとの接続点をコンパレータの前記第１の出力とし、また、前記第９のトランジスタのドレインと前記第１１のトランジスタのドレインとの接続点をコンパレータの前記第２の出力として、コンパレータの前記第１および第２の入力の電圧レベルを比較してコンパレータの前記第１および第２の出力に相反する電圧レベルの出力結果を得ることを特徴とする請求項１記載のコンパレータ。
【請求項３】
前記第１の電源を正電源とし、前記第２の電源を負電源またはグランドとし、前記定電流源をＰＭＯＳの第１のトランジスタで構成し、前記差動回路をＰＭＯＳの第２および第３のトランジスタで構成してそれぞれのゲートをコンパレータの第１の入力および第２の入力とし、前記第１のカレントミラー回路を入力側にＮＭＯＳの第４のトランジスタ、出力側にＮＭＯＳの第５および第６のトランジスタで構成し、前記第２のカレントミラー回路を入力側にＮＭＯＳの第７のトランジスタ、出力側にＮＭＯＳの第８および第９のトランジスタで構成し、前記第３のカレントミラー回路を入力側にＰＭＯＳの第１０のトランジスタ、出力側にＰＭＯＳの第１１のトランジスタで構成し、前記第４のカレントミラー回路を入力側にＰＭＯＳの第１２のトランジスタ、出力側にＰＭＯＳの第１３のトランジスタで構成し、前記第６のトランジスタのドレインと前記第１３のトランジスタのドレインとの接続点をコンパレータの前記第１の出力とし、また、前記第９のトランジスタのドレインと前記第１１のトランジスタのドレインとの接続点をコンパレータの前記第２の出力として、コンパレータの前記第１および第２の入力の電圧レベルを比較してコンパレータの前記第１および第２の出力に相反する電圧レベルの出力結果を得ることを特徴とする請求項１記載のコンパレータ。
【請求項４】
入力側にコンパレータの前記第１および第２の出力が接続され、出力側にそれぞれ相反する電圧レベルとなるコンパレータの第３および第４の出力を設けた電圧保持回路を備えていることを特徴とする請求項１記載のコンパレータ。
【請求項５】
ＰＭＯＳの前記第６のトランジスタのＮＭＯＳの前記第１３のトランジスタに対する出力電流能力、および、ＰＭＯＳの前記第９のトランジスタのＮＭＯＳの前記第１１のトランジスタに対する出力電流能力をｋ倍高く設定し、入力側にコンパレータの前記第１および第２の出力が接続され、出力側にコンパレータの第３および第４の出力を設けてあり前記第３および第４の出力は相反する電圧レベルであってコンパレータの入力電圧レベルに対してヒステリシスを持った電圧レベルを出力する電圧保持回路を備えていることを特徴とする請求項２記載のコンパレータ。
【請求項６】
ＮＭＯＳの前記第６のトランジスタのＰＭＯＳの前記第１３のトランジスタに対する出力電流能力、および、ＮＭＯＳの前記第９のトランジスタのＰＭＯＳの前記第１１のトランジスタに対する出力電流能力をｋ倍高く設定し、入力側にコンパレータの前記第１および第２の出力が接続され、出力側にコンパレータの第３および第４の出力を設けてあり前記第３および第４の出力は相反する電圧レベルであってコンパレータの入力電圧レベルに対してヒステリシスを持った電圧レベルを出力する電圧保持回路を備えていることを特徴とする請求項３記載のコンパレータ。
【請求項７】
前記電圧保持回路は、パルスに同期した出力結果を得るパルス同期機能を有することを特徴とする請求項４または５または６記載のコンパレータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はコンパレータに関し、特に２つの電圧レベルを比較してロジックレベルの出力電圧を出力するコンパレータに関する。
【０００２】
【従来の技術】
図１０は従来の代表的なコンパレータの基本構成を示す回路図である。図１０に示したように、コンパレータは、ＰＭＯＳトランジスタＭ４１，Ｍ４２，Ｍ４３およびＮＭＯＳトランジスタＭ４４，Ｍ４５からなる入力段と、ＰＭＯＳトランジスタＭ４６およびＮＭＯＳトランジスタＭ４７からなる出力段とによって構成される。
【０００３】
入力段は、ＰＭＯＳトランジスタＭ４１を定電流源、ＰＭＯＳトランジスタＭ４２，Ｍ４３を差動入力、ＮＭＯＳトランジスタＭ４４，Ｍ４５をカレントミラー負荷とした差動回路を構成し、出力段は、ＰＭＯＳトランジスタＭ４６を定電流負荷、ＮＭＯＳトランジスタＭ４７を増幅回路とするソース接地増幅回路を構成している。ＰＭＯＳトランジスタＭ４１，Ｍ４６のソースには正電源１６１が接続され、ゲートはバイアス電圧入力端子１６２に接続されている。そして、出力段のＶｏは、コンパレータの出力端子である。
【０００４】
このコンパレータは、差動回路によって、非反転入力端子Ｖｉ＋と反転入力端子Ｖｉ−とに印加された２つの電圧を比較し、比較結果を電圧レベルに変え、出力段のソース接地増幅回路により、グランド電位対電源電圧のロジックレベルに変換して出力端子Ｖｏに比較結果を得る。
【０００５】
たとえば、非反転入力端子Ｖｉ＋の入力電圧が反転入力端子Ｖｉ−の入力電圧より高い場合には、ＰＭＯＳトランジスタＭ４２はＰＭＯＳトランジスタＭ４３より電流が多く流れ、ＮＭＯＳトランジスタＭ４４，Ｍ４５のカレントミラー負荷では、それぞれのトランジスタは等しい電流を流そうとするので、ＰＭＯＳトランジスタＭ４３のドレインから供給する電流よりＮＭＯＳトランジスタＭ４５のドレインに引き込む電流能力が大きくなり、差動回路の出力レベルはグランド電位に近いレベルになる。このとき、出力段のＰＭＯＳトランジスタＭ４６およびＮＭＯＳトランジスタＭ４７のソース接地増幅回路では、差動回路の出力をゲートで受けているＮＭＯＳトランジスタＭ４７はオフ状態になる。ＰＭＯＳトランジスタＭ４６は定電流出力となっているので、このソース接地増幅回路の出力、すなわちコンパレータの出力端子Ｖｏは電源電圧レベルとなる。逆に、非反転入力端子Ｖｉ＋の入力電圧が反転入力端子Ｖｉ−の入力電圧より低い場合には、コンパレータは逆の動作をし、コンパレータの出力端子Ｖｏはグランド電位のレベルとなる。
【０００６】
図１１はヒステリシス付きのコンパレータの構成を示す回路図である。図示のコンパレータは、ＰＭＯＳトランジスタＭ５１，Ｍ５２，Ｍ５３およびＮＭＯＳトランジスタＭ５４，Ｍ５５，Ｍ５６，Ｍ５７からなる入力段と、ＰＭＯＳトランジスタＭ５８およびＮＭＯＳトランジスタＭ５９からなる出力段とによって構成される。
【０００７】
このヒステリシス付きのコンパレータによれば、ＰＭＯＳトランジスタＭ５１を定電流源とした差動回路の入力のＰＭＯＳトランジスタＭ５２，Ｍ５３を流れる電流に対して、互い帰還をかけるようにＮＭＯＳトランジスタＭ５４，Ｍ５５のカレントミラー負荷とＮＭＯＳトランジスタＭ５６，Ｍ５７のカレントミラー負荷をたすきがけ接続する。それぞれのカレントミラー回路では、ＮＭＯＳトランジスタＭ５４とＮＭＯＳトランジスタＭ５５、およびＮＭＯＳトランジスタＭ５６とＮＭＯＳトランジスタＭ５７とのトランジスタ比を１対ｋとする。
【０００８】
このコンパレータにおいて、まず、ＰＭＯＳトランジスタＭ５３の非反転入力端子Ｖｉ＋の入力電圧よりＰＭＯＳトランジスタＭ５２の反転入力端子Ｖｉ−の電圧が大きく、非反転入力端子Ｖｉ＋の電圧が上昇していく場合について考える。はじめに、ＰＭＯＳトランジスタＭ５３に流れる電流は、ＰＭＯＳトランジスタＭ５２に流れる電流より多く、ＮＭＯＳトランジスタＭ５７に流そうとする電流は、ＰＭＯＳトランジスタＭ５２に流れる電流より多いので、ＮＭＯＳトランジスタＭ５４には電流が流れなく、差動回路の出力、すなわちＮＭＯＳトランジスタＭ５６のドレイン電圧が高くなっている。
【０００９】
非反転入力端子Ｖｉ＋の電圧が上昇すると、ＰＭＯＳトランジスタＭ５３の電流は減少していき、ＰＭＯＳトランジスタＭ５２に流れる電流がＭＯＳトランジスタＭ５３に流れる電流のｋ倍と等しくなり、さらに非反転入力端子Ｖｉ＋の電圧が上昇すると、ＰＭＯＳトランジスタＭ５３の電流よりＰＭＯＳトランジスタＭ５２の電流が大きくなり、ＰＭＯＳトランジスタＭ５３の電流に対してＮＭＯＳトランジスタＭ５５に引き込む電流能力が大きくなる。このとき、差動回路の出力は低くなる。この状態から再び、非反転入力端子Ｖｉ＋が下降していくと、ＰＭＯＳトランジスタＭ５３の電流が増加して、ＰＭＯＳトランジスタＭ５３に流れる電流がＰＭＯＳトランジスタＭ５２に流れる電流のｋ倍となり、さらに非反転入力端子Ｖｉ＋の電圧が下がってＰＭＯＳトランジスタＭ５３の電流がＰＭＯＳトランジスタＭ５２の電流より大きくなって差動回路の出力のレベルが上昇する。
【００１０】
なお、出力段のＰＭＯＳトランジスタＭ５８およびＮＭＯＳトランジスタＭ５９で構成しているソース接地増幅回路の動作は図１０と同様である。このようにして、差動回路の入力であるＰＭＯＳトランジスタＭ５２とＰＭＯＳトランジスタＭ５３に流れる電流が互いにｋ倍の関係になったとき、コンパレータの出力電圧レベルが変化するので、差動回路の入力電圧が（Ｖｉ＋）＞（Ｖｉ−）から（Ｖｉ＋）＜（Ｖｉ−）に変化するときと、入力電圧が（Ｖｉ＋）＜（Ｖｉ−）から（Ｖｉ＋）＞（Ｖｉ−）に変化するときで、閾値電圧の違いが生じ、これが入力電圧に対しての出力電圧のヒステリシス電圧となる。
【００１１】
【発明が解決しようとする課題】
差動回路とソース接地回路とで構成しているコンパレータの遅延時間は、差動回路の出力抵抗とソース接地回路のミラー容量の時定数とにより決まる。差動回路の出力抵抗はトランジスタの出力抵抗ｒｄｓそのものであるため、出力抵抗を下げて遅延時間を短くしようとすると、差動回路のバイアス電流を増やさなければならない。すなわち、コンパレータの遅延時間を短くしようとした場合、従来の回路構成では全消費電流が増えるという問題があった。
【００１２】
本発明はこのような点に鑑みてなされたものであり、コンパレータの消費電流を増やすことなく遅延時間を短くすることができるコンパレータを提供することを目的とする。
【００１３】
【課題を解決するための手段】
本発明では上記問題を解決するために、２つの電圧レベルを比較してロジックレベルの出力電圧を出力するコンパレータにおいて、第１の電源に接続した定電流源をバイアスとする２入力の差動回路と、入力端子が前記差動回路の第１の出力端子に接続されかつ第２の電源に接続された第１のカレントミラー回路と、入力端子が前記差動回路の第２の出力端子に接続されかつ前記第２の電源に接続された第２のカレントミラー回路と、入力端子が前記第１のカレントミラー回路の第１の出力端子に接続されかつ前記第１の電源に接続された第３のカレントミラー回路と、入力端子が前記第２のカレントミラー回路の第１の出力端子に接続されかつ前記第１の電源に接続された第４のカレントミラー回路と、を備え、前記第１のカレントミラー回路の第２の出力端子と前記第４カレントミラー回路の出力端子とを接続してコンパレータの第１の出力とし、前記第２のカレントミラー回路の第２の出力端子と前記第３のカレントミラー回路の出力端子とを接続してコンパレータの第２の出力とし、前記差動回路の２入力の電圧レベルを比較してコンパレータの前記第１の出力および第２の出力に相反する電圧レベルの出力結果を得ることを特徴とするコンパレータが提供される。
【００１４】
このようなコンパレータによれば、差動回路の２入力の入力電圧はそれぞれ電流に変換され、これらの電流は第１および第２のカレントミラー回路でそれぞれ折り返えされ、第３および第４のカレントミラー回路に入力される。第１のカレントミラー回路の第２の出力端子と第４のカレントミラー回路の出力端子との接続点、第２のカレントミラー回路の第２の出力端子と第３のカレントミラー回路の出力端子との接続点では、差動回路で変換されたそれぞれの電流が互いに比較され、その比較結果が電圧レベルでコンパレータの出力となる。入力インピーダンスが低く周波数特性が良いカレントミラー回路を組合せて差動回路で入力電圧から変換した電流の大きさを比較し、最後に電圧に変換する回路構成にしたことにより、消費電流を増やさずに遅延時間を短くすることができる。
【００１５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
図１は本発明によるコンパレータの第１の構成を示すブロック図である。
【００１６】
本発明のコンパレータは、第１の電源１に定電流源２が接続され、この定電流源２は、差動回路３のバイアス入力端子４に接続されている。この差動回路３は、第１および第２の入力端子５，６と第１および第２の出力端子７，８を有している。差動回路３の第１の出力端子７は、第２の電源９に接続された第１のカレントミラー回路１０の入力端子１１に接続され、差動回路３の第２の出力端子８は、第２の電源９に接続された第２のカレントミラー回路１２の入力端子１３に接続されている。これら第１および第２のカレントミラー回路１０，１２の構成は同一とする。
【００１７】
さらに、第１のカレントミラー回路１０の第１の出力端子１４は、第１の電源１に接続された第３のカレントミラー回路１５の入力端子１６に接続され、第２のカレントミラー回路１２の第１の出力端子１７は、第１の電源１に接続された第４のカレントミラー回路１８の入力端子１９に接続されている。また、第１のカレントミラー回路１０の第２の出力端子２０は、第４のカレントミラー回路１８の出力端子２１に接続され、第２のカレントミラー回路１２の第２の出力端子２２は、第３のカレントミラー回路１５の出力端子２３に接続されている。第１のカレントミラー回路１０の第２の出力端子２０と第４のカレントミラー回路１８の出力端子２１との接続点は、コンパレータの第１の出力端子２４に接続され、第２のカレントミラー回路１２の第２の出力端子２２と第３のカレントミラー回路１５の出力端子２３との接続点は、コンパレータの第２の出力端子２５に接続されている。
【００１８】
以上の構成のコンパレータによれば、第１の電源１に接続された定電流源２をバイアスとした差動回路３は、第１および第２の入力端子５，６に印加された第１および第２の入力電圧に対応した電流を第１および第２の出力端子７，８から出力する。ここでは、この電流をそれぞれＩ１，Ｉ２とする。なお、差動回路３から出力する電流の総和（Ｉ１＋Ｉ２）は定電流源２からのバイアス電流と同じになる。
【００１９】
電流Ｉ１，Ｉ２は、第１および第２のカレントミラー回路１０，１２でそれぞれ折り返えされ、第３および第４のカレントミラー回路１５，１８に入力される。ここで、第１および第２のカレントミラー回路１０，１２の入力に対する出力の電流比を１対１とし、また、第３および第４のカレントミラー回路１５，１８の入力に対する出力の電流比も１対１とする。そうすると、第１のカレントミラー回路１０の第１の出力端子１４は第３のカレントミラー回路１５の入力端子１６に、第２のカレントミラー回路１２の第１の出力端子１７は第４のカレントミラー回路１８の入力端子１９にそれぞれ接続しているので、第３および第４のカレントミラー回路１５，１８の出力端子２３，２１の電流はそれぞれＩ１，Ｉ２となる。
【００２０】
第１のカレントミラー回路１０の第２の出力端子２０と第４のカレントミラー回路１８の出力端子２１、第２のカレントミラー回路１２の第２の出力端子２２と第３のカレントミラー回路１５の出力端子２３が接続されていることから、この接続により電流Ｉ１，Ｉ２が比較され、その比較結果が電圧レベルでコンパレータの出力となる。
【００２１】
以上のような形態をとることによって、差動回路３での２入力の電圧から２出力の電流に変えて、それぞれのカレントミラー回路により電流で互いに比較し、最終的には比較結果を電圧レベルで出力することができる。
【００２２】
ここで、たとえば、差動回路３から出力された電流が、Ｉ１＞Ｉ２となっている場合、第１のカレントミラー回路１０の第２の出力端子２０と第４のカレントミラー回路１８の出力端子２１との接続点、すなわち、コンパレータの第１の出力端子２４の電圧レベルは、第２の電源９の電圧レベルとなり、また、第２のカレントミラー回路１２の第２の出力端子２２と第３のカレントミラー回路１５の出力端子２３との接続点、すなわち、コンパレータの第２の出力端子２５の電圧レベルは、第１の電源の電圧レベルとなる。
【００２３】
また、Ｉ１＜Ｉ２となっている場合は、第１の出力端子２４の電圧レベルは、第１の電源１の電圧レベルとなり、第２の出力端子２５の電圧レベルは、第２の電源９の電圧レベルとなる。
【００２４】
なお、差動回路３がＮＭＯＳトランジスタで構成している場合は、第１の入力端子５の電圧が第２の入力端子６の電圧より大きいと、Ｉ１＞Ｉ２となり、ＰＭＯＳトランジスタで構成している場合は、第２の入力端子６の電圧が第１の入力端子５の電圧より大きいと、Ｉ１＞Ｉ２となる。
【００２５】
次に、第１のカレントミラー回路１０および第２のカレントミラー回路１２の入力に対する出力の電流比が各カレントミラー回路の第１の出力では１対１であり、第２の出力では１対ｋと設定したときを想定する。このとき、差動回路３から出力する電流がＩ１，Ｉ２であると、第１および第２のカレントミラー回路１０，１２の第２の出力２０，２２の電流はそれぞれｋ・Ｉ１，ｋ・Ｉ２となる。そうすると、コンパレータの第１の出力端子２４では、Ｉ２＝ｋ・Ｉ１となるとき、また、コンパレータの第２の出力端子２５では、Ｉ１＝ｋ・Ｉ２となるときに、出力電圧レベルが変化する閾値電流となる。つまり、コンパレータの第１および第２の入力電圧がＩ１＝ｋ・Ｉ２あるいはＩ２＝ｋ・Ｉ１となる電圧差が生じると、出力電圧の変化が起こる。
【００２６】
図２は図１のコンパレータの第１の具体例を示す回路図である。
この回路は、図１のブロック構成に対応させると、バイアス電圧入力端子３１を持つ第１のトランジスタのＮＭＯＳトランジスタＭ１が定電流源、第２、第３のトランジスタのＮＭＯＳトランジスタＭ２，Ｍ３が差動回路、第４、第５、第６のトランジスタのＰＭＯＳトランジスタＭ４，Ｍ５，Ｍ６が第１のカレントミラー回路、第７、第８、第９のトランジスタのＰＭＯＳトランジスタＭ７，Ｍ８，Ｍ９が第２のカレントミラー回路、第１０、第１１のトランジスタのＮＭＯＳトランジスタＭ１０，Ｍ１１が第３のカレントミラー回路、第１２、第１３のトランジスタのＮＭＯＳトランジスタＭ１２，Ｍ１３が第４のカレントミラー回路である。また、ＮＭＯＳトランジスタＭ２のゲートに接続された非反転入力端子Ｖｉ＋が差動回路の第１の入力、ＮＭＯＳトランジスタＭ３のゲートに接続された反転入力端子Ｖｉ−が差動回路の第２の入力、非反転出力端子Ｖｏ＋が第１の出力端子、反転出力端子Ｖｏ−が第２の出力端子である。負電源（またはグランド）３２が第１の電源、正電源３３が第２の電源である。
【００２７】
このコンパレータにおいて、定電流バイアスは、第１の電源である負電源３２に接続したＮＭＯＳトランジスタＭ１から供給し、供給されたバイアス電流は、差動入力の非反転入力端子Ｖｉ＋および反転入力端子Ｖｉ−の電圧レベルに相応してＮＭＯＳトランジスタＭ２，Ｍ３に分けられる。分けられたＮＭＯＳトランジスタＭ２，Ｍ３のそれぞれに流れる電流は、第２の電源である正電源３３に接続したカレントミラー回路のＰＭＯＳトランジスタＭ４，Ｍ５，Ｍ６、および同じく正電源３３に接続したカレントミラー回路のＰＭＯＳトランジスタＭ７，Ｍ８，Ｍ９で折り返される。さらに、ＰＭＯＳトランジスタＭ５には負電源３２に接続したカレントミラー回路のＮＭＯＳトランジスタＭ１０，Ｍ１１を接続し、ＰＭＯＳトランジスタＭ８には負電源３２に接続したカレントミラー回路のＮＭＯＳトランジスタＭ１２，Ｍ１３を接続し、電流を折り返す。
【００２８】
そして、ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ１３を接続して第１の出力である非反転出力端子Ｖｏ＋とし、ＰＭＯＳトランジスタＭ９とＮＭＯＳトランジスタＭ１１を接続して第２の出力である反転出力端子Ｖｏ−として、お互いのトランジスタから流れる電流を比較して電圧レベルを決定し、相反するレベルの出力結果を得る。
【００２９】
たとえば、入力電圧が（Ｖｉ＋）＞（Ｖｉ−）である場合、ＰＭＯＳトランジスタＭ６、ＮＭＯＳトランジスタＭ１３およびＰＭＯＳトランジスタＭ９、ＮＭＯＳトランジスタＭ１１に流れる電流は、Ｉ６＞Ｉ１３，Ｉ９＜Ｉ１１の関係となり、それぞれの出力は非反転出力端子Ｖｏ＋がハイレベル、反転出力端子Ｖｏ−がローレベルとなる。
【００３０】
遅延時間は、非反転出力端子Ｖｏ＋に関しては、ＰＭＯＳトランジスタＭ４，Ｍ６で構成するカレントミラー回路とＮＭＯＳトランジスタＭ１２，Ｍ１３で構成するカレントミラー回路とで決まり、反転出力端子Ｖｏ−に関しては、ＰＭＯＳトランジスタＭ７，Ｍ９で構成するカレントミラー回路とＮＭＯＳトランジスタＭ１０とＭ１１で構成するカレントミラー回路とで決まる。
【００３１】
図３は図１のコンパレータの第２の具体例を示す回路図である。
このコンパレータは、図２のコンパレータのＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、正電源と負電源を入れ替えた構成となっている。すなわち、バイアス電圧入力端子３５を持つＰＭＯＳトランジスタＭ２１が定電流源、ＰＭＯＳトランジスタＭ２２，Ｍ２３が差動回路、ＮＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６が第１のカレントミラー回路、ＮＭＯＳトランジスタＭ２７，Ｍ２８，Ｍ２９が第２のカレントミラー回路、ＰＭＯＳトランジスタＭ３０，Ｍ３１が第３のカレントミラー回路、ＰＭＯＳトランジスタＭ３２，Ｍ３３が第４のカレントミラー回路を構成している。また、ＰＭＯＳトランジスタＭ２２のゲートに接続された非反転入力端子Ｖｉ＋が差動回路の第１の入力、ＰＭＯＳトランジスタＭ２３のゲートに接続された反転入力端子Ｖｉ−が差動回路の第２の入力、非反転出力端子Ｖｏ＋が第１の出力端子、反転出力端子Ｖｏ−が第２の出力端子、そして、負電源（またはグランド）３６が第２の電源、正電源３７が第１の電源を構成している。
【００３２】
動作的には図２のコンパレータと同じであり、入力電圧が（Ｖｉ＋）＞（Ｖｉ−）のとき、ＮＭＯＳトランジスタＭ２６、ＰＭＯＳトランジスタＭ３３およびＮＭＯＳトランジスタＭ２９、ＰＭＯＳトランジスタＭ３１に流れる電流は、Ｉ２６＜Ｉ３３，Ｉ２９＞Ｉ３１となり、ＮＭＯＳトランジスタＭ２６とＰＭＯＳトランジスタＭ３３との接続点の非反転出力端子Ｖｏ＋はハイレベルとなり、ＮＭＯＳトランジスタＭ２９とＰＭＯＳトランジスタＭ３１との接続点の反転出力端子Ｖｏ−はローレベルになる。
【００３３】
図４は本発明によるコンパレータの第２の構成を示すブロック図である。
このコンパレータは、第１の電源４１に定電流源４２が接続され、この定電流源４２は、差動回路４３のバイアス入力端子４４に接続されている。この差動回路４３は、第１および第２の入力端子４５，４６と第１および第２の出力端子４７，４８を有している。差動回路４３の第１の出力端子４７は、第２の電源４９に接続された第１のカレントミラー回路５０の入力端子５１に接続され、差動回路４３の第２の出力端子４８は、第２の電源４９に接続された第２のカレントミラー回路５２の入力端子５３に接続されている。
【００３４】
さらに、第１のカレントミラー回路５０の第１の出力端子５４は、第１の電源４１に接続された第３のカレントミラー回路５５の入力端子５６に接続され、第２のカレントミラー回路５２の第１の出力端子５７は、第１の電源４１に接続された第４のカレントミラー回路５８の入力端子５９に接続されている。また、第１のカレントミラー回路５０の第２の出力端子６０は、第４のカレントミラー回路５８の出力端子６１に接続され、第２のカレントミラー回路５２の第２の出力端子６２は、第３のカレントミラー回路５５の出力端子６３に接続されている。第１のカレントミラー回路５０の第２の出力端子６０と第４のカレントミラー回路５８の出力端子６１との接続点は、コンパレータの第１の出力端子６４に接続され、第２のカレントミラー回路５２の第２の出力端子６２と第３のカレントミラー回路５５の出力端子６３との接続点は、コンパレータの第２の出力端子６５に接続されている。さらに、コンパレータの第１および第２の出力端子６４，６５には、電圧保持回路６６が接続され、この電圧保持回路６６の出力には、コンパレータの第３の出力端子６７および第４の出力端子６８が接続されている。電圧保持回路６６は、ＲＳフリップフロップのような論理のある２入力のフリップフロップとすることができる。
【００３５】
この構成において、差動回路４３の出力電流が、Ｉ２／ｋ＜Ｉ１＜ｋ・Ｉ２あるいはＩ１／ｋ＜Ｉ２＜ｋ・Ｉ１のとき、コンパレータの第１および第２の出力端子６４，６５の電圧レベルが同じレベルになるが、このコンパレータの第３および第４の出力端子６７，６８である電圧保持回路６６の出力の状態は、コンパレータの出力電圧レベルが同じになる前の状態を保持している。
【００３６】
次に、２つの入力電圧レベルに対するコンパレータの第３および第４の出力状態を説明する。ここで、差動回路４３の第１の入力端子４５に印加された入力電圧をＶ１、第２の入力端子４６に印加された入力電圧をＶ２とする。差動回路４３の２つの入力電圧が、Ｖ１＞Ｖ２であり、差動回路４３の電流がＩ１＞ｋ・Ｉ２であり、かつＩ２＜ｋ・Ｉ１のときには、第３および第４の出力端子６７，６８は、それぞれ第２の電源４９の電圧レベル、第１の電源４１の電圧レベルになる。
【００３７】
これよりＶ１を下げるか、またはＶ２を上げると、Ｉ１＞ｋ・Ｉ２かつＩ２＞ｋ・Ｉ１となる電流関係となって、コンパレータの第２の出力端子６５は第２の電源４９の電圧レベルなり、第１の出力端子６４と同じレベルになる。しかし、コンパレータの第３および第４の出力端子６７，６８は電圧保持回路６６で前の状態が保持されるので、第３および第４の出力端子６７，６８はそれぞれ第２の電源４９の電圧レベル、第１の電源４１の電圧レベルのままである。
【００３８】
さらに入力電圧を変化させ、Ｖ１＜Ｖ２で、Ｉ１＜ｋ・Ｉ２，Ｉ２＞ｋ・Ｉ１となると、コンパレータの第１の出力端子６４が第１の電源４１の電圧レベルに変化し、電圧保持回路６６の出力レベル、つまり、コンパレータの第３および第４の出力端子６７，６８がそれぞれ、第１の電源４１の電圧レベル、第２の電源４９の電圧レベルと変化する。
【００３９】
再度、入力電圧Ｖ１，Ｖ２を戻していくと、コンパレータの第１の出力端子６４が第２の電源４９の電圧レベルとなり、Ｖ１＞Ｖ２で、Ｉ１＞ｋ・Ｉ２、かつＩ２＜ｋ・Ｉ１となると、コンパレータの第２の出力端子６５は第１の電圧４１の電圧レベルに変わって、第３および第４の出力端子６７，６８の出力状態が変化する。したがって、Ｉ１＞ｋ・Ｉ２かつＩ２＞ｋ・Ｉ１の関係になっているときの入力電圧がヒステリシス電圧となる。
【００４０】
このように、図１のコンパレータの出力に電圧保持回路６６を付け加え、第１および第２の出力端子６４，６５の出力レベルに対応して第３および第４の出力端子６７，６８の出力レベルを得るようにしたことにより、閾値付近においてノイズなどの影響で出力レベルが変化し出力が不安定になるのを防ぐことが可能になる。
【００４１】
本発明のコンパレータの遅延時間は、カレントミラー回路を一般的な１段のカレントミラー回路と想定すると次のようになる。
【００４２】
【数１】
0003675291.tif 000002
【００４３】
ちなみに、図１０の従来の回路の遅延時間は、
【００４４】
【数２】
0003675291.tif 000003
【００４５】
であり、ｇｍ・ｒｄｓはおおよそ１００近い値を取るので、本発明のコンパレータは従来の回路と比較して遅延時間が短くなる。
なお、ｇｍ，ｒｄｓはＭＯＳトランジスタのトランスコンダクタンス、ドレイン−ソース抵抗であり、Ｃｇｄは、ゲート−ドレイン間の寄生容量である。
【００４６】
図５は図４のコンパレータの第１の具体例を示す回路図である。
このコンパレータは、図２のコンパレータと回路構成が同じであり、バイアス電圧入力端子７１を持つＮＭＯＳトランジスタＭ１、非反転入力端子Ｖｉ＋および反転入力端子Ｖｉ−を持つＮＭＯＳトランジスタＭ２，Ｍ３、正電源７３に接続されたＰＭＯＳトランジスタＭ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９、および負電源７２に接続されたＮＭＯＳトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３から構成されている。
【００４７】
その後に接続される電圧保持回路７４は、一例として２つのＮＡＮＤゲート７５，７６からなるＲＳフリップフロップによって構成されている。非反転中間出力端子７７および反転中間出力端子７８がそれぞれハイレベル、ローレベルとなっているときは、ＲＳフリップフロップの出力である反転出力端子Ｖｏ−および非反転出力端子Ｖｏ＋のレベルはそれぞれローレベル、ハイレベルとなる。逆に、非反転中間出力端子７７および反転中間出力端子７８がそれぞれローレベル、ハイレベルとなっているときは、反転出力端子Ｖｏ−および非反転出力端子Ｖｏ＋のレベルはそれぞれハイレベル、ローレベルとなる。
【００４８】
ＰＭＯＳトランジスタＭ６とＮＭＯＳトランジスタＭ１３に流す電流Ｉ６，Ｉ１３、およびＰＭＯＳトランジスタＭ９とＮＭＯＳトランジスタＭ１１に流す電流Ｉ９，Ｉ１１を次のように設定する。
【００４９】
【数３】
0003675291.tif 000004
【００５０】
このように設定した場合、３つの状態が考えられる。
（Ｖｉ＋）＞（Ｖｉ−）でかつ、Ｉ９＜ｋ・Ｉ１１，Ｉ６＞ｋ・Ｉ１３なる電流をそれぞれのトランジスタが流そうとする場合は、非反転中間出力端子７７はハイレベル、反転中間出力端子７８はローレベルとなり、ＲＳフリップフロップの出力端子の非反転出力端子Ｖｏ＋はハイレベル、反転出力端子Ｖｏ−はローレベルとなる。逆に、（Ｖｉ＋）＜（Ｖｉ−）でかつ、Ｉ９＞ｋ・Ｉ１１，Ｉ６＜ｋ・Ｉ１３なる電流をそれぞれのトランジスタが流そうとする場合は、非反転中間出力端子７７はローレベル、反転中間出力端子７８はハイレベルとなり、ＲＳフリップフロップの出力端子は、Ｖｏ＋はローレベル、Ｖｏ−はハイレベルとなる。
【００５１】
入力電圧が（Ｖｉ＋）−（Ｖｉ−）＝±△Ｖと僅かに違うとき、Ｉ９＞ｋ・Ｉ１１，Ｉ６＞ｋ・Ｉ１３なる電流をそれぞれのトランジスタが流そうとして、非反転中間出力端子７７、反転中間出力端子７８はともにハイレベルとなる。入力電圧が（Ｖｉ＋）＞（Ｖｉ−）から（Ｖｉ＋）−（Ｖｉ−）＝−△Ｖに変化したときには、反転中間出力端子７８だけローレベルからハイレベルに変わるので、ＲＳフリップフロップの出力端子の非反転出力端子Ｖｏ＋はハイレベル、反転出力端子Ｖｏ−はローレベルの状態を保持する。逆に、入力電圧が（Ｖｉ＋）＜（Ｖｉ−）から（Ｖｉ＋）−（Ｖｉ−）＝△Ｖに変化したときには、非反転中間出力端子７７だけローレベルからハイレベルに変わるので、ＲＳフリップフロップの出力端子の非反転出力端子Ｖｏ＋はローレベル、反転出力端子Ｖｏ−はハイレベルの状態を保持する。
【００５２】
ここで、電圧△Ｖはヒステリシス電圧であり、それぞれのトランジスタサイズ比の関係を式（４）、（５）および（６）のように設定すると、ヒステリシス電圧△Ｖは式（７）のようになる。
【００５３】
【数４】
0003675291.tif 000005
【００５４】
【数５】
0003675291.tif 000006
【００５５】
【数６】
0003675291.tif 000007
【００５６】
【数７】
0003675291.tif 000008
【００５７】
ここに、Ｉ１はＮＭＯＳトランジスタＭ１のバイアス電流、μｏは移動度、Ｃｏｘはゲート酸化膜容量であり、トランジスタサイズ比（Ｗ／Ｌ）のサフィックスの記号は各トランジスタの番号に対応している。
【００５８】
図６は図４のコンパレータの第２の具体例を示す回路図である。
このコンパレータは、図５のコンパレータのＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、正電源と負電源を入れ替えた構成となっている。すなわち、バイアス電圧入力端子８１を持つＰＭＯＳトランジスタＭ２１、非反転入力端子Ｖｉ＋、反転入力端子Ｖｉ−が接続されるＰＭＯＳトランジスタＭ２２，Ｍ２３、負電源８２が接続されるＮＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６，Ｍ２７，Ｍ２８，Ｍ２９、および正電源８３に接続されたＰＭＯＳトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３によって構成されている。その後に接続される電圧保持回路として２つのＮＡＮＤゲート８４，８５からなるＲＳフリップフロップによって構成されている。
【００５９】
コンパレータの動作は図５に示したコンパレータと同じであり、非反転中間出力端子８６および反転中間出力端子８７がそれぞれハイレベル、ローレベルとなっているときは、ＲＳフリップフロップの出力である反転出力端子Ｖｏ−および非反転出力端子Ｖｏ＋のレベルはそれぞれローレベル、ハイレベルとなる。逆に、非反転中間出力端子８６および反転中間出力端子８７がそれぞれローレベル、ハイレベルとなっているときは、反転出力端子Ｖｏ−および非反転出力端子Ｖｏ＋のレベルはそれぞれハイレベル、ローレベルとなる。
【００６０】
図７は本発明によるコンパレータの第３の構成を示すブロック図である。
このコンパレータは、第１の電源９１に定電流源９２が接続され、この定電流源９２は、差動回路９３のバイアス入力端子９４に接続されている。この差動回路９３は、第１および第２の入力端子９５，９６と第１および第２の出力端子９７，９８を有している。差動回路９３の第１の出力端子９７は、第２の電源９９に接続された第１のカレントミラー回路１００の入力端子１０１に接続され、差動回路９３の第２の出力端子９８は、第２の電源９９に接続された第２のカレントミラー回路１０２の入力端子１０３に接続されている。
【００６１】
さらに、第１のカレントミラー回路１００の第１の出力端子１０４は、第１の電源９１に接続された第３のカレントミラー回路１０５の入力端子１０６に接続され、第２のカレントミラー回路１０２の第１の出力端子１０７は、第１の電源９１に接続された第４のカレントミラー回路１０８の入力端子１０９に接続されている。また、第１のカレントミラー回路１００の第２の出力端子１１０は、第４のカレントミラー回路１０８の出力端子１１１に接続され、第２のカレントミラー回路１０２の第２の出力端子１１２は、第３のカレントミラー回路１０５の出力端子１１３に接続されている。第１のカレントミラー回路１００の第２の出力端子１１０と第４のカレントミラー回路１０８の出力端子１１１との接続点は、コンパレータの第１の出力端子１１４に接続され、第２のカレントミラー回路１０２の第２の出力端子１１２と第３のカレントミラー回路１０５の出力端子１１３との接続点は、コンパレータの第２の出力端子１１５に接続されている。さらに、コンパレータの第１および第２の出力端子１１４，１１５には、電圧保持回路１１６が接続され、この電圧保持回路１１６の出力には、コンパレータの第３の出力端子１１７および第４の出力端子１１８が接続されている。電圧保持回路１１６は、クロック信号入力端子１１９を有し、クロック信号に同期して出力を得られるようなパルス同期機能を持たせている。
【００６２】
このコンパレータの動作は、図４に示したコンパレータと同じであり、ただし、電圧保持回路１１６にパルス同期機能を持たせたことにより、パルス信号に同期した出力を得ることができる。
【００６３】
図８は図７のコンパレータの第１の具体例を示す回路図である。
このコンパレータは、図５のコンパレータと回路構成が同じであり、バイアス電圧入力端子１２１を持つＮＭＯＳトランジスタＭ１、非反転入力端子Ｖｉ＋および反転入力端子Ｖｉ−を持つＮＭＯＳトランジスタＭ２，Ｍ３、正電源１２３に接続されたＰＭＯＳトランジスタＭ４，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９、および負電源１２２に接続されたＮＭＯＳトランジスタＭ１０，Ｍ１１，Ｍ１２，Ｍ１３から構成されている。
【００６４】
その後に接続される電圧保持回路１２４は、一例として２つのＮＡＮＤゲート１２５，１２６、２つのＯＲゲート１２７，１２８、インバータ１２９からなるＲＳＴフリップフロップによって構成され、その出力は反転出力端子Ｖｏ−、非反転出力端子Ｖｏ＋に接続されている。そして、ＲＳＴフリップフロップのインバータ１２９の入力がクロック信号入力端子Ｖｃｌｋになっている。これにより、非反転中間出力端子１３０および反転中間出力端子１３１のレベルに応じた出力が、クロック信号入力端子Ｖｃｌｋに入力されるクロック信号に同期して、反転出力端子Ｖｏ−および非反転出力端子Ｖｏ＋に出力される。
【００６５】
図９は図７のコンパレータの第２の具体例を示す回路図である。
このコンパレータは、図８のコンパレータのＰＭＯＳトランジスタをＮＭＯＳトランジスタに、ＮＭＯＳトランジスタをＰＭＯＳトランジスタに置き換え、正電源と負電源を入れ替えた構成となっている。すなわち、バイアス電圧入力端子１４１を持つＰＭＯＳトランジスタＭ２１、非反転入力端子Ｖｉ＋、反転入力端子Ｖｉ−が接続されるＰＭＯＳトランジスタＭ２２，Ｍ２３、負電源１４２が接続されるＮＭＯＳトランジスタＭ２４，Ｍ２５，Ｍ２６，Ｍ２７，Ｍ２８，Ｍ２９、および正電源１４３に接続されたＰＭＯＳトランジスタＭ３０，Ｍ３１，Ｍ３２，Ｍ３３によって構成されている。
【００６６】
その後に接続される電圧保持回路１４４は、一例として２つのＮＡＮＤゲート１４５，１４６、２つのＯＲゲート１４７，１４８、インバータ１４９からなるＲＳＴフリップフロップによって構成され、その出力は反転出力端子Ｖｏ−、非反転出力端子Ｖｏ＋に接続されている。そして、ＲＳＴフリップフロップのインバータ１４９の入力がクロック信号入力端子Ｖｃｌｋになっている。これにより、図８に示したコンパレータと同様に、非反転中間出力端子１５０および反転中間出力端子１５１のレベルに応じた出力が、クロック信号入力端子Ｖｃｌｋに入力されるクロック信号に同期して、反転出力端子Ｖｏ−および非反転出力端子Ｖｏ＋に出力される。
【００６７】
【発明の効果】
以上説明したように、本発明では、入力インピーダンスが低く周波数特性が良いカレントミラー回路の組合せにより差動回路で入力電圧から変換した電流の大きさを比較し、最後に電圧に変換する回路構成にした。これにより、従来のコンパレータより消費電流を増やすことなく遅延時間を短くすることができる。
【００６８】
また、ヒステリシス特性を付加し電圧保持回路を接続することにより、２つの入力電圧がほぼ等しい閾値付近においてノイズなどの影響で敏感に出力レベルが変化してしまうのを防ぐため、安定な出力を得ることができる。
【００６９】
さらに、回路構成に対称性があるため、半導体のプロセスばらつきによるコンパレータの入出力特性のばらつきを軽減することができる。
【図面の簡単な説明】
【図１】本発明によるコンパレータの第１の構成を示すブロック図である。
【図２】図１のコンパレータの第１の具体例を示す回路図である。
【図３】図１のコンパレータの第２の具体例を示す回路図である。
【図４】本発明によるコンパレータの第２の構成を示すブロック図である。
【図５】図４のコンパレータの第１の具体例を示す回路図である。
【図６】図４のコンパレータの第２の具体例を示す回路図である。
【図７】本発明によるコンパレータの第３の構成を示すブロック図である。
【図８】図７のコンパレータの第１の具体例を示す回路図である。
【図９】図７のコンパレータの第２の具体例を示す回路図である。
【図１０】従来の代表的なコンパレータの基本構成を示す回路図である。
【図１１】ヒステリシス付きのコンパレータの構成を示す回路図である。
【符号の説明】
１  第１の電源
２  定電流源
３  差動回路
４  バイアス入力端子
５  差動回路の第１の入力端子
６  差動回路の第２の入力端子
７  差動回路の第１の出力端子
８  差動回路の第２の出力端子
９  第２の電源
１０  第１のカレントミラー回路
１１  第１のカレントミラー回路の入力端子
１２  第２のカレントミラー回路
１３  第２のカレントミラー回路の入力端子
１４  第１のカレントミラー回路の出力端子
１５  第３のカレントミラー回路
１６  第３のカレントミラー回路の入力端子
１７  第２のカレントミラー回路の第１の出力端子
１８  第４のカレントミラー回路
１９  第４のカレントミラー回路の入力端子
２０  第１のカレントミラー回路の第１の出力端子
２１  第４のカレントミラー回路の出力端子
２２  第２のカレントミラー回路の第２の出力端子
２３  第３のカレントミラー回路の出力端子
２４  コンパレータの第１の出力端子
２５  コンパレータの第２の出力端子
【図１】
0003675291.tif 000009
【図２】
0003675291.tif 000010
【図３】
0003675291.tif 000011
【図４】
0003675291.tif 000012
【図５】
0003675291.tif 000013
【図６】
0003675291.tif 000014
【図７】
0003675291.tif 000015
【図８】
0003675291.tif 000016
【図９】
0003675291.tif 000017
【図１０】
0003675291.tif 000018
【図１１】
0003675291.tif 000019