(57)【特許請求の範囲】
【請求項１】
ビット線センスアンプを共有するメモリセルアレイブロックと、ビット線センスアンプとメモリセルアレイブロックとの接続状態を制御する分離ゲートと、を備えた半導体メモリ装置の分離ゲート制御回路において、
所定のテストモードで第１の電圧を出力し、ノーマルモードで前記第１の電圧よりも高い第２の電圧を出力する分離電圧発生回路と、
所定のアドレス組合信号に応じて論理状態が変化すると共に、対応するメモリセルアレイブロックの選択がない場合には第２の電圧をもつ選択信号を出力する論理状態感知回路と、
対応する論理状態感知回路からの選択信号を入力とし、入力された選択信号の論理組合せに従って第１の論理状態又は第２の論理状態の制御信号を出力すると共に、第１の論理状態の制御信号を出力する際には、入力された選択信号に応じて対応する分離ゲートに分離電圧発生回路の出力を供給する駆動回路と、
前記制御信号の第２の論理状態に応答して分離ゲートに第１の電圧を供給するプルアップ回路と、
を備えてなることを特徴とする分離ゲート制御回路。
【請求項２】
駆動回路は、
対応する論理状態感知回路と該論理状態感知回路に隣接する論理状態感知回路からそれぞれの選択信号を入力とするＮＡＮＤゲートと、
前記対応する論理状態感知回路からの選択信号をゲートに受け、チャネルに対し分離電圧発生回路の出力が入力とされる第１ＰＭＯＳトランジスタと、
前記隣接する論理状態感知回路からの選択信号を入力とする第１インバータと、
前記第１ＰＭＯＳトランジスタのチャネルと接地電圧端との間にチャネルが設けられ、前記第１インバータの出力をゲートに受ける第１ＮＭＯＳトランジスタと、
前記隣接する論理状態感知回路からの選択信号をゲートに受け、チャネルに対し分離電圧発生回路の出力が入力とされる第２ＰＭＯＳトランジスタと、
前記対応する論理状態感知回路からの選択信号を入力とする第２インバータと、
前記第２ＰＭＯＳトランジスタのチャネルと接地電圧端との間にチャネルが設けられ、前記第２インバータの出力をゲートに受ける第２ＮＭＯＳトランジスタと、
を用いて構成される請求項１記載の分離ゲート制御回路。
【請求項３】
プルアップ回路は、駆動回路のＮＡＮＤゲートの出力をゲートに受けるＰＭＯＳトランジスタを用いて構成される請求項２記載の分離ゲート制御回路。
【請求項４】
分離電圧発生回路は、所定のテストモードでエネーブルされるテスト信号を感知し、論理“ハイ”の場合には第２の電圧をもつ信号を出力する感知回路と、感知回路から出力される信号が第２の論理状態の場合に第２の電圧を出力する第１出力回路と、感知回路から出力される信号が第１の論理状態の場合に第１の電圧を出力する第２出力回路と、を備えてなる請求項１〜３のいずれか１項に記載の分離ゲート制御回路。
【請求項５】
第１出力回路が、ゲートに感知回路の出力信号を受けるＰＭＯＳトランジスタを用いて構成され、そして、第２出力回路が、感知回路の出力信号を入力とするインバータと、このインバータの出力をゲートに受けるＰＭＯＳトランジスタとを用いて構成される請求項４記載の分離ゲート制御回路。
【請求項６】
第１の電圧が外部から提供される電源電圧であり、第２の電圧が前記電源電圧を昇圧した昇圧電圧である請求項１〜５のいずれか１項に記載の分離ゲート制御回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、半導体メモリ装置に関し、特に、ビット線センスアンプを共有するメモリセルアレイブロックを有する半導体メモリ装置において、前記メモリセルアレイブロックをビット線センスアンプから分離させる分離ゲートの制御回路に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置の高集積化に伴い、メモリセルアレイの構成をチップの高集積化に適合させるべく改善された各種方法が提示されている。一方、ビット線の配列方式としては、“開放(open)ビット線方式”、“折返し(folded)ビット線方式”、“共有(shared)ビット線方式”などの種々の方法が提案されており、メモリセルアレイの構成はこのようなビット線の配列方式を考慮して設計される。最近ではチップの高集積化のため、相互に隣接する第１及び第２メモリセルアレイブロックが一つのビット線センスアンプを共有する方式が多く用いられる傾向にある。このような方式の場合、第１又は第２メモリセルアレイブロックのうちのいずれか一方のメモリセルアレイブロックに貯蔵されたデータをアクセスする時には、他方の選択されないメモリセルアレイブロックをビット線センスアンプから分離する必要があり、このために分離ゲートが使用される。
【０００３】
本出願人により１９９１年６月１９日に出願された韓国特許出願第１９９１−１０１９５号には、分離ゲートを使用する半導体メモリ装置のセンスアンプの動作特性を向上させる技術が開示されている。また、本出願人により１９９１年１１月２２日に出願された韓国特許出願第１９９１−２０９１４号には、改良された分離ゲートに関する内容が開示されている。
【０００４】
分離ゲートは、所定の分離制御信号の制御を受けて動作するもので、この分離ゲートの設計において一番重要なポイントは、メモリセルアレイから出力されたセルデータを高速且つ電圧降下なしに入出力線に伝達することにある。
【０００５】
これに関連して、図５に、従来の分離ゲート及びその制御回路に関する回路を示す。同図は４個のメモリセルアレイブロックで構成された例を示しており、互いに隣接する各メモリセルアレイブロックＭＣＡｉ，ＭＣＡｊ、ＭＣＡｋ、ＭＣＡｌは、センスアンプＳ／Ａを共有し、それぞれ分離ゲートＩＴ１〜ＩＴ１２を備え、そして、この分離ゲートＩＴ１〜ＩＴ１２を制御するための分離ゲート制御回路１０、２０、３０、４０を備えている。このような構成における特徴は、各メモリセルアレイブロックＭＣＡｉ、ＭＣＡｊ、ＭＣＡｋ、ＭＣＡｌに該当するブロック選択アドレス信号ＤＲＡｉ、ＤＲＡｊ、ＤＲＡｋ、ＤＲＡｌに従って発生された分離ゲート制御信号ＩＳＯｉ、ＩＳＯｊ、ＩＳＯｋ、ＩＳＯｌが、選択されたメモリセルアレイブロックに隣接したメモリセルアレイブロックの方にある分離ゲートを制御することにある。すなわち、分離ゲート制御信号ＩＳＯｉは分離ゲートＩＴ３、ＩＴ４を、分離ゲート制御信号ＩＳＯｊは分離ゲートＩＴ１、ＩＴ２及びＩＴ７、ＩＴ８を、分離ゲート制御信号ＩＳＯｋは分離ゲートＩＴ５、ＩＴ６及びＩＴ１１、ＩＴ１２を、分離ゲート制御信号ＩＳＯｌは分離ゲートＩＴ９、ＩＴ１０を制御している。
【０００６】
図５に示す回路による動作特性を図６の動作タイミング図を参照して簡単に説明する。メモリセルアレイブロックＭＣＡｉ、ＭＣＡｊ、ＭＣＡｋ、ＭＣＡｌが一つも選択されない状態では、ブロック選択アドレス信号ＤＲＡｉ、ＤＲＡｊ、ＤＲＡｋ、ＤＲＡｌが全て電源電圧Ｖｃｃレベルの論理“ハイ”で入力されるように、図示せぬ回路により制御される。したがって、各分離ゲート制御回路１０、２０、３０、４０の出力信号である分離ゲート制御信号ＩＳＯｉ、ＩＳＯｊ、ＩＳＯｋ、ＩＳＯｌは、すべて昇圧電圧Ｖｐｐレベルの論理“ハイ”になる。そして、各分離ゲートＩＴ１〜ＩＴ１２はＯＮとなるが、これは通常の選択状態ではない。ここで、昇圧電圧Ｖｐｐレベルとは、チップの外部から供給される電源電圧Ｖｃｃより高い昇圧電圧を意味する。
【０００７】
その後、例えばメモリセルアレイブロックＭＣＡｊが選択されると、このメモリセルアレイブロックＭＣＡｊを指定するブロック選択アドレス信号ＤＲＡｊが論理“ハイ”から論理“ロウ”に遷移する。すると、分離ゲート制御回路２０において、ブロック選択アドレス信号ＤＲＡｊが入力されるトランジスタ２はＯＦＦ、トランジスタ４はＯＮとなり、ノード６の電位が昇圧電圧Ｖｐｐレベルから接地電圧Ｖｓｓレベルに放電される。そして、インバータ７及び８を経て接地電圧Ｖｓｓレベルの分離ゲート制御信号ＩＳＯｊが発生する。すると、隣接するメモリセルアレイブロックＭＣＡｉ、ＭＣＡｋをセンスアンプＳ／Ａに接続するための分離ゲートＩＴ１、ＩＴ２、ＩＴ７、ＩＴ８がＯＦＦとなってメモリセルアレイブロックＭＣＡｉとＭＣＡｋをセンスアンプＳ／Ａから分離させる。
【０００８】
一方、ブロック選択アドレス信号ＤＲＡｉ、ＤＲＡｋは電源電圧Ｖｃｃレベルの論理“ハイ”に継続して維持されるので、分離ゲート制御信号ＩＳＯｉ、ＩＳＯｋも継続して昇圧電圧Ｖｐｐレベルの論理“ハイ”となっている。したがって、分離ゲートＩＴ３、ＩＴ４、ＩＴ５、ＩＴ６が継続してＯＮとなるので、メモリセルアレイブロックＭＣＡｊのデータが妨害を受けることなく出力可能になる。このとき、ブロック選択アドレス信号ＤＲＡｌも継続して電源電圧Ｖｃｃレベルの論理“ハイ”で入力されている。
【０００９】
ところで、上記回路においては、分離ゲート制御信号ＩＳＯｉ、ＩＳＯｊ、ＩＳＯｋ、ＩＳＯｌが昇圧電圧Ｖｐｐレベルと接地電圧Ｖｓｓレベルとの間をフルスイング（full swing）するので電流消費が増加するだけでなく、動作速度が低下するという問題が生ずる。この問題は、高集積半導体メモリ装置のようにトランジスタのサイズが小さく、低電源電圧を採用する素子においては一層深刻な問題となる。また、関係ないメモリセルアレイブロックの分離ゲートにも昇圧電圧Ｖｐｐが継続して印加されるので、高電圧ストレスが継続して加えられることになる。そのため、特にチップのテスト、例えば耐圧特性を検査するためにチップの完成後に実施されるバーンインテストの際等に、電源電圧Ｖｃｃより高い高電圧が加えられる場合にも、関係ないメモリセルアレイブロックに接続されている分離ゲートに昇圧電圧Ｖｐｐに応じる高電圧ストレスが継続して加えられてしまう。その結果、分離ゲートのゲート絶縁膜が破壊されてしまう可能性があり、信頼性の確保に大きな問題となる。
【００１０】
図７に、上記のような問題を解決するための従来の回路として、R.C.Foss等により提案され、‘1992 Symposium on VLSI Circuits Digest of Technical Papers’の１０６〜１０７頁の“Application of a High-Voltage Pumped Sumped Supply forLow-Power DRAM”に詳細に開示された回路を示す。この回路は、ノーマルモードで電源電圧Ｖｃｃ（ＶDD）レベルの分離ゲート制御信号を出力し、データアクセスサイクルで昇圧電圧Ｖｐｐレベルの分離ゲート制御信号を発生するという特徴がある。この回路によれば、分離ゲート制御信号が昇圧電圧Ｖｐｐと接地電圧Ｖｓｓとの間をフルスイングすることによって消費電流が増加してしまうという問題については解決できるが、バーンインテストモード時の高電圧の継続的印加によるストレスのため、分離ゲートのゲート絶縁膜が破壊されてしまうという問題は解決できない。
【００１１】
また、上述した韓国特許出願第１９９１−２０９１４号においても、データアクセス時の高速化と電流消費の抑制は可能であるが、バーンインテストモード時に高電圧の継続的印加によるストレスのため、分離ゲートのゲート絶縁膜が破壊されてしまうという問題は解決できない。
【００１２】
【発明が解決しようとする課題】
したがって本発明の目的は、バーンインテストモード時に分離ゲートに加えられるストレスを最小化できる分離ゲート制御回路を提供することにある。
【００１３】
【課題を解決するための手段】
このような目的を達成するために、本発明による分離ゲート制御回路は、ビット線センスアンプを共有するメモリセルアレイブロックと、ビット線センスアンプとメモリセルアレイブロックとの接続状態を制御する分離ゲートと、を備えた半導体メモリ装置の分離ゲート制御回路において、所定のテストモードで第１の電圧を出力し、ノーマルモードで前記第１の電圧よりも高い第２の電圧を出力する分離電圧発生回路と、所定のアドレス組合信号に応じて論理状態が変化すると共に、対応するメモリセルアレイブロックの選択がない場合には第２の電圧をもつ選択信号を出力する論理状態感知回路と、対応する論理状態感知回路からの選択信号を入力とし、入力された選択信号の論理組合せに従って第１の論理状態又は第２の論理状態の制御信号を出力すると共に、第１の論理状態の制御信号を出力する際には、入力された選択信号に応じて対応する分離ゲートに分離電圧発生回路の出力を供給する駆動回路と、前記制御信号の第２の論理状態に応答して分離ゲートに第１の電圧を供給するプルアップ回路と、を備えてなることを主な特徴とする。
【００１４】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して説明する。図１に本発明による分離ゲート制御回路の回路例を示す。同図の回路はメモリセルアレイ部の一部分を示したもので、このようなアレイ構成はチップの集積度に応じてさらに多数備えられ得るものであるが、以下の説明では便宜上、一点鎖線ブロックで示す４個の分離ゲート制御回路１００、２００、３００、４００を備えるものとして説明する。
【００１５】
分離ゲート制御回路１００は、論理状態感知回路１００Ａ、駆動回路１００Ｂ、及びプルアップ回路１００Ｃで構成されており、分離ゲート制御回路２００、３００、４００も分離ゲート制御回路１００と同様に構成される。
【００１６】
論理状態感知回路１００Ａは、電源電圧Ｖｃｃのブロック選択アドレス信号ＤＲＡｉを入力とし、それと同一の論理状態を有する昇圧電圧Ｖｐｐのブロック選択信号ＢＬＳｉを出力する回路で、通常のレベル変換回路のような構成とされ、前記ブロック選択信号ＢＬＳｉの論理状態に応答して後述の駆動回路１００Ｂが昇圧電圧Ｖｐｐを出力することが可能なようになっている。分離ゲート制御回路２００、３００、４００の各論理状態感知回路２００Ａ、３００Ａ、４００Ａも論理状態感知回路１００Ａと同様に構成される。
【００１７】
論理状態感知回路１００Ａの出力信号であるブロック選択信号ＢＬＳｉを入力とする駆動回路１００Ｂは、次のような構成とされている。なお、分離ゲート制御回路２００、３００、４００の各駆動回路２００Ｂ、３００Ｂ、４００Ｂも分離ゲート制御回路１００の駆動回路１００Ｂと同様に構成される。
【００１８】
すなわち、インバータ１１１は、分離ゲート制御回路２００の論理状態感知回路２００Ａの出力信号であるブロック選択信号ＢＬＳｊを入力とする。ＮＡＮＤゲート１１２は、論理状態感知回路１００Ａの出力信号であるブロック選択信号ＢＬＳｉと論理状態感知回路２００Ａの出力信号であるブロック選択信号ＢＬＳｊとを入力とする。インバータ１１３は、論理状態感知回路１００Ａの出力信号であるブロック選択信号ＢＬＳｉを入力とする。プルアップトランジスタ１１４は、後述する分離電圧ＩＳＰＣをソースに受けてチャネルに対する入力とし、論理状態感知回路１００Ａの出力信号であるブロック選択信号ＢＬＳｉを制御信号として受ける。プルダウントランジスタ１１５は、プルアップトランジスタ１１４にチャネルが直列に接続され、インバータ１１１の出力信号を制御信号として受ける。プルアップトランジスタ１１６は、分離電圧ＩＳＰＣをチャネルに対する入力とし、論理状態感知回路２００Ａの出力信号であるブロック選択信号ＢＬＳｊを制御信号として受ける。プルダウントランジスタ１１７は、プルアップトランジスタ１１６にチャネルが直列に接続され、インバータ１１３の出力信号を制御信号として受ける。駆動回路１００Ｂは以上のように構成されている。
【００１９】
駆動回路１００Ｂの出力端に接続されるプルアップ回路１００Ｃは、駆動回路１００ＢのＮＡＮＤゲート１１２の出力信号を制御信号として受け、これに応じて分離ゲート制御信号ＩＳＯｉＲを電源電圧Ｖｃｃレベルとして供給するプルアップトランジスタ１２１と、ＮＡＮＤゲート１１２の出力信号を制御信号として受け、これに応じて分離ゲート制御信号ＩＳＯｊＬを電源電圧Ｖｃｃレベルとして供給するプルアップトランジスタ１２２と、から構成される。分離ゲート制御回路２００、３００、４００の各プルアップ回路２００Ｃ、３００Ｃ、４００Ｃも分離ゲート制御回路１００のプルアップ回路１００Ｃと同様に構成される。
【００２０】
上記の駆動回路１００Ｂ、２００Ｂ、３００Ｂ、４００Ｂに入力される分離電圧ＩＳＰＣは、チップの動作モードに応じて電源電圧Ｖｃｃレベル又は昇圧電圧Ｖｐｐレベルが選択されるようになっており、図２に示す分離電圧発生回路によって出力される。この回路は、感知回路５００、第１出力回路としてのＰＭＯＳトランジスタ５０７、第２出力回路としてのインバータ５０８及びＰＭＯＳトランジスタ５０９で構成されている。感知回路５００は、チップのバーンインテストモード時にエネーブルされて論理“ハイ”になるバーンインテストモードエネーブル信号ＰＢＩＥを入力とし、上述の論理状態感知回路１００Ａ〜４００Ａと同様の構成でレベル変換を行う。ＰＭＯＳトランジスタ５０７は、感知回路５００の出力ノード５０６に制御端子が接続され、これに応じて昇圧電圧Ｖｐｐを出力する。インバータ５０８は、出力ノード５０６に入力端が接続されており、その出力端は、ＰＭＯＳトランジスタ５０９の制御端子に接続される。ＰＭＯＳトランジスタ５０９は、制御端子に受けるインバータ５０８の出力に応じて電源電圧Ｖｃｃを出力する。このような回路により分離電圧ＩＳＰＣは、ノーマルモード時には第１出力回路５０７により昇圧電圧Ｖｐｐレベルの信号として出力され、バーンインテストモード時には、第２出力回路５０８、５０９により電源電圧Ｖｃｃレベルの信号として出力されるようになっている。
【００２１】
図１に示す分離ゲート制御回路の動作特性を、図３に示す動作タイミング図を参照して説明する。まず、この実施例の回路がバーンインテストモードで動作する場合を説明する。この場合、図２から分かるように、バーンインテストモードエネーブル信号ＰＢＩＥが電源電圧Ｖｃｃレベルで入力されるので、分離電圧ＩＳＰＣは、第２出力回路５０８、５０９により電源電圧Ｖｃｃレベルで出力される。行アドレスをデコードすることによって得られるブロック選択アドレス信号ＤＲＡｉ、ＤＲＡｊ、ＤＲＡｋ、ＤＲＡｌが論理“ハイ”である時には、ブロック選択信号ＢＬＳｉ、ＢＬＳｊ、ＢＬＳｋ、ＢＬＳｌはすべて昇圧電圧Ｖｐｐレベルの論理“ハイ”で出力される。これによって、ＰＭＯＳトランジスタ１１４、１１６、２１４、２１６、３１４、３１６、４１４、４１６がＯＦＦとなるため、分離電圧ＩＳＰＣはプルアップ回路１００Ｃ、２００Ｃ、３００Ｃ、４００Ｃから遮断される。したがって、分離ゲート制御信号ＩＳＯｉＲ、ＩＳＯｊＬ、ＩＳＯｊＲ、ＩＳＯｋＬ、ＩＳＯｋＲ、ＩＳＯｌＬ、ＩＳＯｌＲ、ＩＳＯｍＬは、トランジスタ１２１、１２２、２２１、２２２、３２１、３２２、４２１、４２２により電源電圧Ｖｃｃレベルとされて分離ゲートＩＴ２１〜ＩＴ３６にそれぞれ入力される。
【００２２】
その後、例えばメモリセルアレイブロックＭＣＡｊが選択されるとすると、ブロック選択アドレス信号ＤＲＡｊが論理“ハイ”から論理“ロウ”に遷移し、残りのブロック選択アドレス信号ＤＲＡｉ、ＤＲＡｋ、ＤＲＡｌは論理“ハイ”を継続して維持する。すると、ブロック選択信号ＢＬＳｊはＮＭＯＳトランジスタ２０４のＯＮによって接地電圧Ｖｓｓレベルとなり、他のブロック選択信号ＢＬＳｉ、ＢＬＳｋ、ＢＬＳｌは継続して昇圧電圧Ｖｐｐレベルを維持する。そして、トランジスタ２１４がＯＮとなって分離電圧ＩＳＰＣを分離ゲート制御信号ＩＳＯｊＲとして送出する。さらに、接地電圧Ｖｓｓレベルの信号を出力していたＮＡＮＤゲート１１２、２１２が昇圧電圧Ｖｐｐレベルの論理“ハイ”の信号を出力する。したがって、プルアップ回路１００Ｃ、２００Ｃのプルアップトランジスタ１２１、１２２、２２１、２２２がＯＦＦとなる。
【００２３】
そして、インバータ１１１が電源電圧Ｖｃｃレベルの論理“ハイ”の信号を出力し、トランジスタ１１５をＯＮさせて分離ゲート制御信号ＩＳＯｉＲを接地電圧Ｖｓｓレベルの論理“ロウ”に遷移させ、インバータ２１３が電源電圧Ｖｃｃレベルの論理“ハイ”の信号を出力してトランジスタ２１７をＯＮさせて分離ゲート制御信号ＩＳＯｋＬを接地電圧Ｖｓｓレベルの論理“ロウ”に遷移させる。これにより、分離ゲートＩＴ２１、ＩＴ２２、ＩＴ２７、ＩＴ２８がそれぞれＯＦＦとなる。そして、論理“ロウ”のブロック選択信号ＢＬＳｊによってＯＮとなるトランジスタ１１６とトランジスタ２１４とを通じて入力される電源電圧Ｖｃｃレベルの分離電圧ＩＳＰＣにより、分離ゲート制御信号ＩＳＯｊＬ、ＩＳＯｊＲは、図３の（Ａ）に示すように電源電圧Ｖｃｃレベルに継続して維持される。したがって、分離ゲートＩＴ２３、ＩＴ２４、ＩＴ２５、ＩＴ２６が継続してＯＮとなって、メモリセルアレイブロックＭＣＡｊのデータセンシングを可能にする。このように、バーンインテストモード時には、選択される分離ゲートに、昇圧電圧Ｖｐｐレベルの信号ではなく電源電圧Ｖｃｃレベルの信号を入力するようにしているので、分離ゲートのゲート絶縁膜の破壊が防止される。
【００２４】
次に、図１の回路がノーマルモードで動作する場合を説明する。このとき、図２から分かるように、バーンインテストモードエネーブル信号ＰＢＩＥが接地電圧Ｖｓｓレベルで入力されるので、分離電圧ＩＳＰＣが第１出力回路５０７により昇圧電圧Ｖｐｐレベルとなる。図１の各回路の動作は上述したバーンインテストモード時の動作特性と同様である。したがって、例えばメモリセルアレイブロックＭＣＡｊが選択される場合は、分離ゲート制御信号ＩＳＯｉＲとＩＳＯｋＬは接地電圧Ｖｓｓレベルとなって、分離ゲートＩＴ２１、ＩＴ２２、ＩＴ２７、ＩＴ２８をそれぞれＯＦＦとする。一方、分離ゲート制御信号ＩＳＯｊＬ、ＩＳＯｊＲは、昇圧電圧Ｖｐｐレベルの分離電圧ＩＳＰＣにより、図３の（Ｂ）に示すように昇圧電圧Ｖｐｐレベルとなって、分離ゲートＩＴ２３、ＩＴ２４、ＩＴ２５、ＩＴ２６をより強くＯＮさせる。これにより、メモリセルアレイブロックＭＣＡｊのデータ高速センシングが可能になる。
【００２５】
なお、図４を参照すれば分かるように、この実施例の分離ゲート制御回路のように分離ゲート制御信号のレベルが電源電圧Ｖｃｃレベルでも、十分にバーンインテストを行うことができる。
【００２６】
【発明の効果】
以上説明してきたように、本発明による分離ゲート制御回路は、バーンインテストモード時に、昇圧電圧（Ｖｐｐ）ではなく電源電圧（Ｖｃｃ）レベルの分離ゲート制御信号を分離ゲートに印加できるようにしたので、バーンインテストモード時の分離ゲートのゲート絶縁膜の破壊を防止することができ、チップの信頼性を向上させるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る分離ゲート制御回路の実施例を示す回路図。
【図２】図１中に示す分離電圧を発生する分離電圧発生回路の実施例を示す回路図。
【図３】図１に示す回路の動作タイミング図で、（Ａ）はバーンインテストモード時、（Ｂ）はノーマルモード時のタイミングをそれぞれ示す。
【図４】本発明に係る分離ゲート制御回路と従来の回路とのバーンインテストモード時のストレスレベルを比較して示す特性グラフ。
【図５】従来の分離ゲート制御回路の一例を示す回路図。
【図６】図５に示す回路の動作タイミング図。
【図７】従来の分離ゲート制御回路の他の例を示す回路図である。
【符号の説明】
１００〜４００  分離ゲート制御回路
１００Ａ〜４００Ａ  論理状態感知回路
１００Ｂ〜４００Ｂ  駆動回路
１００Ｃ〜４００Ｃ  プルアップ回路
５００  感知回路
５０７  第１出力回路
５０８、５０９  第２出力回路
ＩＴ２１〜ＩＴ３６  分離ゲート
【図１】
0003642798.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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