(57)【特許請求の範囲】
【請求項１】
自己検査スマート・メモリであって、
他のスマート・メモリによってアクセス可能なデータを記憶するデータＲＡＭと、
前記データＲＡＭに接続され、特定の機能を実行するように動作する複数の処理要素を含むデータ路と、
前記データ路に接続され、前記データ路によっておよび前記スマート・メモリをアクセスする外部装置によってアクセス可能なデータを記憶する一斉同報通信ＲＡＭと、
前記データＲＡＭおよび前記一斉同報通信ＲＡＭに結合され、前記データＲＡＭおよび前記一斉同報通信ＲＡＭを検査するメモリ検査回路であって、パターンを前記データＲＡＭおよび前記一斉同報通信ＲＡＭに書き込み、前記データＲＡＭおよび前記一斉同報通信ＲＡＭの内容を前記パターンと比較することによって検査をおこなう、メモリ検査回路と、
前記データ路に結合され、前記データ路の前記複数の処理要素の特定の機能を検査するデータ路検査回路であって、前記パターンとは別のパターンを前記データ路に書き込み、データ路からの応答を予想結果と比較することによって検査をおこなう、データ路検査回路と、
前記データ路検査回路と前記データ路に結合され、前記データ路が前記別のパターンに対する前記特定の機能を実行するように制御する検査制御装置、
を有する自己検査スマート・メモリ。
【請求項２】
請求項１に記載の自己検査スマート・メモリにおいて、前記メモリ検査回路および前記データ路検査回路が前記スマート・メモリにより受取られた検査命令に応答して検査を行う、前記自己検査スマート・メモリ。
【請求項３】
請求項１に記載の自己検査スマート・メモリにおいて、前記メモリ検査回路および前記データ路検査回路が検査完了した時に結果フラグを設定する、前記自己検査スマート・メモリ。
【請求項４】
請求項１に記載の自己検査スマート・メモリにおいて、前記データ路検査回路が
前記別のパターンを発生して前記データ路に伝送し、前記データ路が前記別のパターンを処理して処理された出力を生じるようにする刺激発生器と、
前記データ路に結合され、前記データ路の機能を検査するために、前記処理された出力を期待された出力と比較する応答解析器と、
前記刺激発生器と前記応答解析器に結合され、前記データ路の検査の期間中、前記刺激発生器と前記応答解析器を制御する、制御装置と、
を有する、前記自己検査スマート・メモリ。
【請求項５】
請求項４に記載の自己検査スマート・メモリにおいて、前記刺激発生器が、疑似ランダム・パターンを発生しかつ前記データ路に伝送するための、線形フイードバック・シフト・レジスタを有する、前記自己検査スマート・メモリ。
【請求項６】
請求項４に記載の自己検査スマート・メモリにおいて、前記応答解析器が、前記前記データ路の機能を検査するために、記処理された出力のパリティを検査するための回路を有する、前記自己検査スマート・メモリ。
【請求項７】
請求項４に記載の自己検査スマート・メモリにおいて、前記応答解析器が、前記応答解析器が前記データ路の機能を検査するために、前記処理された出力の遷移をカウントするための回路を有する、前記自己検査スマート・メモリ。
【請求項８】
請求項４に記載の自己検査スマート・メモリにおいて、前記応答解析器が、前記データ路の機能を検査するために、前記処理された出力の中の１をカウントするための回路を有する、前記自己検査スマート・メモリ。
【請求項９】
請求項４に記載の自己検査スマート・メモリにおいて、前記応答解析器が、前記データ路の機能を検査するために、前記処理された出力について符号解析を実行するための回路を有する、前記自己検査スマート・メモリ。
【請求項１０】
請求項９に記載の自己検査スマート・メモリにおいて、前記応答解析器が、
圧縮された出力を生ずるために、前記処理された出力を圧縮するための多重入力シフト・レジスタと、
前記圧縮された出力をデータ路符号と比較するための比較回路と、
を有する、前記自己検査スマート・メモリ。
【請求項１１】
請求項４に記載の自己検査スマート・メモリにおいて、前記応答解析器が、前記データ路の機能を検査するために、前記処理された出力についてウオルシュ・スペクトル解析を実行するための回路を有する、前記自己検査スマート・メモリ。
【請求項１２】
データＲＡＭと、一斉同報通信ＲＡＭと、特定の機能を実行可能な複数の処理要素を含むデータ路を備えたスマート・メモリの自己検査法であって、
前記データＲＡＭおよび前記一斉同報通信ＲＡＭにパターンを書き込む段階と、
メモリ検査回路を使用して、前記データＲＡＭの内容を前記パターンと比較し、前記一斉同報通信ＲＡＭの内容を前記パターンと比較する段階と、
前記パターンとは別のパターンを前記データ路に書き込む段階と、
前記データ路の前記複数の処理要素の特定の機能を、データ路検査回路によって、前記別のパターンを使用して比較結果によって検査する段階と、
前記検査段階の間に、前記データ路が前記特定の機能を実行するように制御する段階、
を有する、前記方法。
【請求項１３】
請求項１２に記載の自己検査法において、前記スマート・メモリにより受取られた検査命令に応答して自己検査を開始する段階をさらに有する、前記方法。
【請求項１４】
請求項１２に記載の自己検査法において、前記比較段階が結果フラグを設定する段階を有する、前記方法。
【請求項１５】
請求項１２に記載の自己検査法において、前記データ路の機能性を検査する前記段階が
刺激発生器から前記データ路に処理用のパターンを伝送して前記データ路によって処理された出力を生ずさせる段階と、
前記データ路の機能を検査するために、応答解析器の中で、前記処理された出力と期待された出力とを比較する段階と、
前記データ路の検査期間中、前記刺激発生器と、前記データ路と、前記応答解析器とを制御する段階と、
を有する、前記方法。
【請求項１６】
請求項１５に記載の自己検査法において、前記データ路の機能を検査するために、前記比較段階が前記処理された出力のパリティを検査する段階を有する、前記方法。
【請求項１７】
請求項１５に記載の自己検査法において、前記データ路の機能を検査するために、前記比較段階が前記処理された出力の遷移をカウントする段階を有する、前記方法。
【請求項１８】
請求項１５に記載の自己検査法において、前記データ路の機能を検査するために、前記比較段階が前記処理された出力の中の１をカウントする段階を有する、前記方法。
【請求項１９】
請求項１５に記載の自己検査法において、前記データ路の機能を検査するために、前記比較段階が前記処理された出力に関して符号解析を実行する段階を有する、前記方法。
【請求項２０】
請求項１５に記載の自己検査法において、前記データ路の機能を検査するために、前記比較段階が前記処理された出力に関してウオルシュ・スペクトル解析を実行する段階を有する、前記方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、全体的いえば、電子回路に関する。さらに詳細にいえば、本発明は、スマート・メモリの組込み自己検査のための装置と方法に関する。
【０００２】
【従来の技術およびその問題点】
スマート・メモリは，外部から見ると標準的なメモリ装置であるが，内部的にはプロセッサを含みプロセッサによる処理性能（オン・チップ処理性能）を有する。このようなメモリにより、大規模並列処理装置の実現が可能になる。けれども、すべての電子回路の場合と同じように、このような装置の特性は、装置の中の各部品の信頼性に依存する。
【０００３】
スマート・メモリを用いた並列処理装置では、これらのスマート・メモリのおのおのは、装置の中で信頼性をもって動作しなければならない重要な部分である。したがって、スマート・メモリのおのおのの信頼性が確実に得られる、組込み自己検査方式を得ることが要請される。さらに、この組込み自己検査方式は、スマート・メモリが配置されている並列処理装置の全体の効率を低下させないように、十分に高速で動作しなければならない。
【０００４】
【問題点を解決するための手段】
本発明により、先行技術のスマート・メモリが有する欠点および問題点が事実上ない、または、大幅に少ない、自己検査スマート・メモリが得られる。具体的には、データＲＡＭと、一斉同報通信ＲＡＭと、データ路とを有する、スマート・メモリが得られる。スマート・メモリの中のメモリ検査回路は、データＲＡＭおよび一斉同報通信ＲＡＭにパターンを書込むように動作することができ、かつ、データＲＡＭおよび一斉同報通信ＲＡＭの内容とこのパターンとを比較するように動作することができる。ＲＡＭメモリになんらかの障害があれば、スマート・メモリが自己検査に合格しなかったことの指示が得られる。さらに、スマート・メモリの中のデータ路検査回路は、データ路の機能性を検査するように動作することができる。
【０００５】
本発明の１つの重要な技術上の利点は、本発明を利用したスマート・メモリが、その動作可能性を判定するための自己検査を内部的に実行できることである。さらに、この自己検査は、それが内部的に実行されるので、高速で実行することができ、したがって、このスマート・メモリを用いた装置の効率を最大にすることができる。
【０００６】
【実施例】
本発明およびその利点をさらに完全に理解するために、下記において、添付図面を参照して本発明を説明する。添付図面において、図面は異なっても、同等な部品には同じ参照番号が付されている。
【０００７】
図１〜図６は、本発明の好ましい実施例の図面である。これらの図面において、同じ参照番号は、同等な部分または対応する部分を示す。
【０００８】
図１は、スマート・メモリを組み込んだ並列処理装置の概要ブロック線図である。図１に示されているように、ＣＰＵ１０は、アドレス・バスおよびデータ・バスを通して、スマート・メモリ１２、１４、および１６に接続される。スマート・メモリ１２、１４、および１６は、大規模な並列処理装置を構成するために配列された、ｎ個のスマート・メモリを表す。これらのスマート・メモリのおのおのは、１９９０年３月１６日受付の、テキサス・インスツルメンツ社に譲渡された、名称「分布形処理メモリ」の米国特許出願シリアル番号第０７／４９８，２３５号および同出願を優先権主張した特開平６−２０８５０１に開示されたスマート・メモリまたは集積回路であることができる。この出願中特許の内容は、本発明の中に取り込まれている。特開平６−２０８５０１の図２には，データＲＡＭと、一斉同報通信ＲＡＭと、データ経路とを有するメモリが示され，図３および［００１８］節には，データ経路が複数の処理要素を含むことが示されている。
【０００９】
図２は、本発明によるスマート・メモリに対する組込み自己検査のための流れ図である。図２に示されているように、組込み自己検査回路は、検査シーケンスを開始するために、まず、ブロック１８で検査フラグを検出する。この検査フラグは、図１に示されているように、ＣＰＵ１０により伝達される。他の装置を、例えば、専用のタイマを、検査フラッグを発生するのにまた用いることができる。好ましい実施例では、検査フラグは、アドレス線路を通してスマート・メモリに伝達される、パターンである。この実施例の場合、検査シーケンスを開始するのに余分のピンは必要でない。別の実施例では、検査開始のために、スマート・メモリに専用のピンを備えることができる。この専用のピンを作動させることにより、検査シーケンスが開始されるであろう。
【００１０】
検査フラグがブロック１８でいったん検出されると、ブロック２０で結果フラグが設定される。この結果フラグは「パス」状態に設定され、それは、そのチップが自己検査に合格であることを示す。もし、シーケンスの後の部分で、そのスマート・メモリが自己検査に合格でないことが判定されるならば、結果フラグは「故障」に設定されるであろう。結果フラグがブロック２０で設定された後、スマート・メモリの中のメモリ位置が判断ブロック２２で検査される。この検査の詳細は、下記で説明されるであろう。もしいずれかのメモリ位置が正しく機能していないならば、結果フラグはブロック２３で「故障」に設定されるであろう。もしメモリ位置が正しく機能しているならば、検査シーケンスは判断ブロック２４に進む。判断ブロック２４では、スマート・メモリの内部の処理要素を含むデータ路が検査される。もしデータ路が正しく機能していないならば、下記で詳細に説明されるように、結果フラグはブロック２３で「故障」に設定される。もしデータ路が正しく機能しているならば、検査フラグはブロック２６で再設定され、それは検査の終了を示すであろう。
【００１１】
本発明による組込み自己検査回路を有するスマート・メモリを備えた装置では、ＣＰＵまたは他の制御装置は、自己検査の完了の後、スマート・メモリのおのおのの結果フラグを登録する。例えば、ＣＰＵは、予め定められた数のクロック・サイクルの後、スマート・メモリのおのおのの結果フラグ・メモリ位置のポーリングを開始するようにプログラムすることができる。この予め定められた数は、スマート・メモリのおのおのがその自己検査を完了するために必要であるクロック・サイクルの数に等しいであろう。別の実施例では、スマート・メモリのおのおのは、ホストＣＰＵまたは他の制御装置に、自己検査の結果を示す信号を送ることができる。この情報は、自己検査の完了の後、割込み信号を通して、または検査結果状態を示すための専用線路を通して、送ることができる。
【００１２】
図３は、本発明による組込み自己検査回路を備えたスマート・メモリ２８のブロック線図である。図３に示されているように、スマート・メモリ２８はデータ路３０を有する。データ路３０は、スマート・メモリ２８の設計に応じて、種々の機能を実行する。例えば、データ路３０は、マトリックス乗算器、または、完璧な処理コアであっても良い。データ路３０は、データＲＡＭ３２および一斉同報通信ＲＡＭ３４に接続される。米国特許出願シリアル番号第０７／４９８，２３５号または特開平６−２０８５０１に開示されているように、一斉同報通信ＲＡＭは、並列処理装置の中の他のスマート・メモリに共通であるデータに対して用いられるＲＡＭメモリである。データＲＡＭ３２は、データ路３０により、および、スマート・メモリ２８を呼出す外部装置により、呼出し可能なメモリ記憶装置である。データＲＡＭ３２は、ビット線路３６およびセンス増幅器３８を通して、データ路３０に接続される。同じように、一斉同報通信ＲＡＭ３４は、ビット線路４０およびセンス増幅器４２を通して、データ路３０に接続される。
【００１３】
図３に示されているように、検査センス回路４４はアドレス・バスに接続される。検査センス回路４４は、さらに、メモリ検査器４６と、結果フラグ４８と、データ路検査器５０とに接続される。メモリ検査器４６は、結果フラグ４８に接続される。メモリ検査器４６は、応答解析器４７と、刺激発生器４９とを有する。応答解析器４７および刺激発生器４９は、データＲＡＭ３２および一斉同報通信ＲＡＭ３４に接続される。データ路検査器５０は、結果フラグ４８およびデータ路３０に接続される。さらに、検査制御装置５２は、データ路検査器５０と、メモリ検査器４６と、データ路３０とに接続される。
【００１４】
動作の際には、検査フラグが送られて検査シーケンスが開始されたことを、検査センス回路４４が検出する。次に、検査センス回路４４は、図２のブロック２０に示されているように、結果フラグ４８を「合格」状態に設定する。次に、メモリ検査器４６は、データＲＡＭ３２の中のメモリ位置のおのおのと、一斉同報通信ＲＡＭ３４とを検査する。メモリ検査器４６は、すべてが１、または、すべてが０、または、疑似ランダム・パターン、または、メモリ位置のおのおのに対するすべてのアドレス位置に対し、最も多くの障害を検出することが期待されるパターン、のような刺激発生器４９により発生される固定されたパターンを書込むことにより、これらのメモリ位置のおのおのを検査する。次に、メモリ検査器４６の応答解析器４７はこれらのメモリ位置を読出し、そして、それらと各位置に書込まれたデータとを比較する。もし不一致が存在するならば、メモリ検査器４６は、結果フラグ４８を「故障」状態に設定する。
【００１５】
例えば、ＲＡＭの中の通常の障害モードは、列に関し全行の障害、および、いくつかの接続点が要求された状態に関係なく論理レベル「０」または「１」に不正に固定される「縮退」故障による単一ビットの障害である。これらの故障は、すべて「１」を書込み、それからアレイを読出し、次に、「０」を書込み、それからアレイを読出すことにより、検出できることが多い。また別の通常のパターンは、アレイにチェッカ盤状の「１」および「０」を書込み、それからそれを読出し、そして、入力パターンと比較することである。その後、最初のチェッカ盤パターンの論理的補完を行う。これらは、メモリ検査制御装置が実行するように設計することができる、非疑似ランダム検査法の例である。
【００１６】
メモリ位置のおのおのが検査された後、データ路検査器５０は、データ路３０の機能性を検査する。下記で説明されるように、データ路の機能性の検査を行うために、いくつかの異なる方法を用いることができる。けれども、通常、データ路検査器５０は、データ路３０に１つのパターンを送るであろう。データ路３０は一定の処理工程機能を実行するから、検査制御装置５２はデータ路３０を制御して、データ路検査器５０により伝送されるパターンに対し、これらの処理工程機能を実行するするであろう。データ路検査器５０により受取られたパターンに対しいったんデータ路３０が処理工程を行うと、データ路３０はこの処理されたパターンをデータ路検査器５０に戻して伝送する。次に、データ路検査器５０はその応答を解析し、データ路３０によりパターンが期待されたように処理されたかどうかが判定される。もしデータ路３０によりデータがそのように処理されなかったならば、結果フラグは「故障」状態に設定され、データ路３０が正しく機能していないことを指示する。図３に示されているように、データ路検査器５０によりデータ路３０に送られるパターンが、データ路検査器５０の刺激発生器５４により発生される。さらに、データ路３０によりデータ路検査器５０に伝送されたこれらの処理されたデータは、応答解析器５６により受取られる。
【００１７】
図３に示されているように、メモリ検査器４６とデータ路検査器５０は分離される。これらは同じ回路を有することができることを理解しなければならない。同様に、検査器４６および検査器５０の部品に注目するならば、刺激発生器４９および５４は同じ回路または異なる回路を有することができ、および、応答解析器４７および５６は同じ回路または異なる回路を有することができることを理解しなければならない。
【００１８】
図４は、刺激発生器５４と、データ路３０と、応答解析器５６と、検査制御装置５２と、結果フラグ４８との、相互接続の全体的ブロック線図を示す。図４に示されているように、刺激発生器５４は、その刺激をデータ路３０に伝送する。次に、データ路３０はこの刺激を処理し、そして、その処理された結果を応答解析器５６に伝送する。次に、もしデータ路３０がこの刺激を正しく処理していなかったならば、応答解析器５６は結果フラグ４８を設定する。さらに、検査制御装置５２は、刺激発生器５４を制御して刺激を発生し、データ路３０を制御してこの刺激を受取りおよび処理し、そしてそれから、応答解析器５６を制御してデータ路３０からのこれらの処理されたデータを解析する。
【００１９】
図４のブロック３０の中に示されているように、メモリ３２および３４をまた、刺激発生器５４および応答解析器５６で検査することができる。これは、データ路３０を検査するのに用いられるのと同じ回路を用いて、データＲＡＭ３２および一斉同報通信ＲＡＭ３４を検査することができる、ことを示す。
【００２０】
前記で説明したように、検査制御装置５２は、自己検査に関与する種々の素子を制御する。さらに、検査制御装置５２を用いて、データ路３０の中の一定の処理レジスタをロードすることができる。例えば、もしデータ路３０が、データＲＡＭ３２または一斉同報通信ＲＡＭ３４の中のデータと、累算器の中に記憶されたデータとの、マトリックス乗算の目的で設計されるならば、刺激発生器５４により発生された刺激とこの累算器とを乗算するために、データ路３０の性能を検査する目的で、検査制御装置５２を用いて予め定められたビットで累算器をロードすることができる。
【００２１】
図５は、刺激発生器５４の１つの特定の実施例の図面である。この実施例では、線形フイードバック・シフト・レジスタを用いて、データ路３０に出力されるべき刺激が発生される。パターン発生器５６は、繰り返すビットのシーケンスを発生する。例えば、パターン発生器５６はカウンタであることができる。パターン発生器５６は、排他的ＯＲゲート（ＸＯＲ）５８に対し入力を行う。ＸＯＲ５８は、線形シフト・レジスタに沿った種々の点からフイードバックされる信号と一緒に、パターン発生器５６の出力に作用し、もしその入力のただ１つのみが論理「１」であるならば、およびその時にのみ、論理レベル「１」を出力する。ＸＯＲ５８の出力は、ラッチ６０および６２で構成される第１段階に入力される。ラッチ６０はクロックＡに接続され、そして、ラッチ６２はクロックＢに接続される。クロックＡおよびクロックＢは、同じ周波数で動作する重なりのないクロックである。これらのクロックは、オン・ボードのスマート・メモリ２８の装置クロックから得ることができる。例えば、バーデル、マックアニイ、セイビン著「ＶＬＳＩのための組込み検査。擬似ランダム法」、ジョン・ウイリ・アンド・サンズ社、１９８７年、６１−６８頁、を参照されたい。
【００２２】
ラッチ６２の出力は、ラッチ６４および６６で構成される第２段階に入力される。ラッチ６４はクロックＡに接続され、そして、ラッチ６６はクロックＢに接続される。最後に、ラッチ６６の出力は、ラッチ６８および７０で構成される第３段階に入力される。ラッチ６８はクロックＡに接続され、そして、ラッチ７０はクロックＢに接続される。各段階に対する入力は、クロックＡの端部に基づいて、その段階の第１ラッチの中にラッチされる。次に信号は、クロックＢの端部に基づいて、各段階の第２ラッチから出力される。ラッチ６８およびラッチ７０の出力は、ＸＯＲ５８にフイードバックされる。図５に示された線形フイードバック・シフト・レジスタの場合、疑似ランダム・パターンは刺激発生器５４により発生される。
【００２３】
図５に示された特定の刺激発生器は、本発明を説明する目的のためのものであって、本発明の範囲内において、他の刺激発生器を用いることが可能であることを断っておく。この特定の刺激発生器は、データ路３０の中の高いパーセントのエラー状態を捕捉するパターンを、発生するように選定されなければならない。したがって、データ路３０の複雑さに依存して、刺激発生器５４に対して種々の程度の複雑さが選定されなければならない。例えば、複雑なデータ路３０に対しては、３段階以上を有する線形フイードバック・シフト・レジスタ（ＬＦＳＲ）を、刺激発生器５４に対して選定することができる。各応用に対し最大長さのＬＦＳＲを選定することにより、最大パーセントのエラー状態を確実に検出することができる。さらに、多数個の並列出力を有する刺激発生器を用いることにより、多重の処理能力を有するデータ路を検査することができる。
【００２４】
応答解析器５６は、前記で説明したように、刺激発生器５４によりパターン入力が処理された後、データ路３０の処理された出力を解析する。したがって、応答解析器５６は、データ路３０の処理された出力と期待された出力とを比較する。もしこの比較により、データ路３０の処理の中にエラーが発見されるならば、結果フラグは「故障」状態に設定されるであろう。
【００２５】
応答解析器５６は、当業者には周知の種々の応答解析器回路で構成することができる。例えば、応答解析器５６は、パリテイ検査と、遷移カウンティングと、１のカウンティングと、信号解析と、または、ウオルシュ・スペクトル解析とを、実行するための回路を有することができる。これらの例のおのおのにおいて、データ路３０からの出力が応答解析器５６により解析され、データ路３０の機能性の中のエラーが検出される。
【００２６】
図６は、符号解析のための多重入力シフト・レジスタで実施される応答解析器５６の１つの特定の実施例の図面である。符号解析は、検査からのデータ出力を大幅に圧縮する。１つの方法は、ＬＦＳＲを用いて、検査出力ビット・ストリームでガロア分割を実行することである。符号は、この方式における残りの部分である。検査されている装置（ＤＵＴ）がデータ路またはメモリ・アレイのように多数個の出力を有する時、多重入力シフト・レジスタ（ＭＩＳＲ）を用いて、並列符号解析を実行することが可能である。
【００２７】
過剰チップ領域という欠点の原因となる要求された長さのＭＩＳＲにより、並列に検査可能である以上に多くのＤＵＴ出力があるならば、マルチプレクサ（ＭＵＸ）を通して、ＤＵＴをＭＩＳＲに接続することができる。検査制御論理装置により、このＭＵＸが制御されるであろう。それに代わって、または、それに加えて、１個以上のＬＦＳＲまたはＭＩＳＲを用いて、多重出力ＤＵＴを検査することができることに注目すべきである。例えば、「ディジタル検査原理」、ＩＴＣチュートリアル・ノート、ナッシュビル、１９９１年、を参照されたい。
【００２８】
図６に示されているような多重入力シフト・レジスタで、多重処理性能を有するデータ路を並列に解析することができる。図６に示す例は、５個の処理素子を有するデータ路に適する応答解析器である。これらの処理素子のおのおのからの出力は、入力1、入力2、入力3、入力4、および、入力5のような、応答解析器５６への入力である。これらの入力は、それぞれ、ＸＯＲ７２、ＸＯＲ７４、ＸＯＲ７６、ＸＯＲ７８、および、ＸＯＲ８０への入力である。ＸＯＲ７２の出力は、シフト・レジスタ・ラッチ８２への入力である。シフト・レジスタ・ラッチ８２の出力は、ＸＯＲ７４への入力である。ＸＯＲ７４の出力は、シフト・レジスタ・ラッチ８４への入力である。シフト・レジスタ・ラッチ８４の出力は、ＸＯＲ７６の入力に接続される。ＸＯＲ７６の出力は、シフト・レジスタ・ラッチ８６に接続される。シフト・レジスタ・ラッチ８６の出力は、ＸＯＲ７８の入力に接続される。ＸＯＲ７８の出力は、シフト・レジスタ・ラッチ８８の入力に接続される。シフト・レジスタ・ラッチ８８の出力は、ＸＯＲ８０の入力に接続される。ＸＯＲ８０の出力は、シフト・レジスタ・ラッチ９０の入力に接続される。シフト・レジスタ・ラッチ９０の出力は、比較回路９２の入力に接続される。さらに、シフト・レジスタ・ラッチ９０の出力は、ＸＯＲ７８、ＸＯＲ７４、および、ＸＯＲ７２への入力に接続される。
【００２９】
図６に示された多重入力シフト・レジスタは、複雑なデータ路からの出力を圧縮し、そしてそれにより、並列符号検査が可能になる。例えば、バーデル、マックアニイ、セイビン著「ＶＬＳＩのための組込み検査。擬似ランダム法」、ジョン・ウイリ・アンド・サンズ社、１９８７年、６１−６８頁、を参照されたい。シフト・レジスタ・ラッチ９０の出力は、多重入力シフト・レジスタの出力であり、そして、比較回路９２に接続される。比較回路９２は、シフト・レジスタ・ラッチ９０の出力と期待された出力とを比較し、データ路３０の機能性を判定する。もし期待された出力と実際の出力との間に不一致が存在するならば、結果フラグは「故障」状態に設定されるであろう。
【００３０】
図４に示された応答解析器５６に対する別の実施例として、一定の応用に対して、応答解析器５６は単純なＮＯＲゲ−トであることができる。例えば、もしデータ路３０が累算器とメモリのマトリックス乗算のために設計されるならば、この累算器を論理値ゼロでロードすることができ、および、刺激発生器５４はデータ路３０にすべて論理１を入力することができる。これらの論理１と累算器の乗算は論理ゼロの結果を得るはずであるから、応答解析器５６は、データ路３０からの処理されたビットのおのおのと、Ｖssのような論理ゼロとの、ＮＯＲであるであろう。もし応答解析器５６からの結果ビットのいずれかが論理ゼロであるならば、故障フラグが設定されるであろう。その理由は、すべての結果ビットが論理１でなければならないからである。
【００３１】
本発明が詳細に説明されたけれども、本発明の範囲内において、種々の変更、置換えの可能であることは理解されるはずである。
【００３２】
以上の説明に関して更に以下の項を開示する。
（１）  データＲＡＭと、一斉同報通信ＲＡＭと、データ路とを有するスマート・メモリと、
前記スマート・メモリの中に配置され、かつ、前記データＲＡＭおよび前記一斉同報通信ＲＡＭに接続され、かつ、前記データＲＡＭおよび前記一斉同報通信ＲＡＭにパターンを書込むように動作することができ、かつ、前記データＲＡＭおよび前記一斉同報通信ＲＡＭの内容を前記パターンと比較するように動作することができる、メモリ検査回路と、
前記スマート・メモリの中に配置され、かつ、前記データ路に接続され、かつ、前記データ路の機能性を検査するように動作することができる、データ路検査回路と、
を有する自己検査スマート・メモリ。
【００３３】
（２）  第１項記載の自己検査スマート・メモリにおいて、前記メモリ検査回路および前記データ路検査回路が前記スマート・メモリにより受取られた検査命令に応答して検査を開始するように動作することができる、前記自己検査スマート・メモリ。
【００３４】
（３）  第１項記載の自己検査スマート・メモリにおいて、前記メモリ検査回路および前記データ路検査回路が検査完了した時結果フラグを設定するようにさらに動作することができる、前記自己検査スマート・メモリ。
【００３５】
（４）  第１項記載の自己検査スマート・メモリにおいて、前記データ路検査回路が
前記データ路により処理が行われて処理された出力を生ずるために、前記データ路にパターンを伝送するように動作することができる刺激発生器と、
前記データ路に接続され、かつ、前記データ路の機能性を検査するために、前記処理された出力を期待された出力と比較するように動作することができる、応答解析器と、
前記データ路の検査の期間中、前記刺激発生器と、前記データ路と、前記応答解析器とを制御するために、前記刺激発生器と、前記データ路と、前記応答解析器とに接続された制御装置と、
を有する、前記自己検査スマート・メモリ。
【００３６】
（５）  第４項記載の自己検査スマート・メモリにおいて、前記刺激発生器が、疑似ランダム・パターンを発生しかつ前記疑似ランダム・パターンを前記データ路に伝送するために、線形フイードバック・シフト・レジスタを有する、前記自己検査スマート・メモリ。
【００３７】
（６）  第４項記載の自己検査スマート・メモリにおいて、前記データ路の機能性を検査するために、前記応答解析器が記処理された出力のパリティを検査するための回路を有する、前記自己検査スマート・メモリ。
【００３８】
（７）  第４項記載の自己検査スマート・メモリにおいて、前記応答解析器が前記データ路の機能性を検査するために、前記応答解析器が前記処理された出力の遷移をカウントするための回路を有する、前記自己検査スマート・メモリ。
【００３９】
（８）  第４項記載の自己検査スマート・メモリにおいて、前記データ路の機能性を検査するために、前記応答解析器が前記処理された出力の中の１をカウントするための回路を有する、前記自己検査スマート・メモリ。
【００４０】
（９）  第４項記載の自己検査スマート・メモリにおいて、前記データ路の機能性を検査するために、前記応答解析器が前記処理された出力について符号解析を実行するための回路を有する、前記自己検査スマート・メモリ。
【００４１】
（１０）  第４項記載の自己検査スマート・メモリにおいて、前記応答解析器が圧縮された出力を生ずるために、前記処理された出力を圧縮するための多重入力シフト・レジスタと、
前記圧縮された出力をデータ路符号と比較するための回路と、
を有する、前記自己検査スマート・メモリ。
【００４２】
（１１）  第４項記載の自己検査スマート・メモリにおいて、前記データ路の機能性を検査するために、前記応答解析器が前記処理された出力についてウオルシュ・スペクトル解析を実行するための回路を有する、前記自己検査スマート・メモリ。
【００４３】
（１２）  データＲＡＭおよび前記一斉同報通信ＲＡＭにパターンを書込む段階と、
前記書込み段階の後、前記データＲＡＭおよび前記一斉同報通信ＲＡＭの内容を前記パターンと比較する段階と、
データ路検査回路の中のデータ路の機能性を検査する段階と、
を有する、前記データＲＡＭと、前記一斉同報通信ＲＡＭと、前記データ路と、を備えたスマート・メモリの自己検査法。
【００４４】
（１３）  第１２項記載の自己検査法において、前記スマート・メモリにより受取られた検査命令に応答して自己検査を開始する段階をさらに有する、前記方法。
【００４５】
（１４）  第１２項記載の自己検査法において、自己検査が完了する時結果フラグを設定する段階をさらに有する、前記方法。
【００４６】
（１５）  第１２項記載の自己検査法において、前記データ路の機能性を検査する前記段階が
前記データ路により処理が行われて処理された出力を生ずるために、刺激発生器から前記データ路にパターンを伝送する段階と、
前記データ路の機能性を検査するために、応答解析器の中で前記処理されて処理された出力と期待された出力とを比較する段階と、
前記データ路の検査期間中、前記刺激発生器と、前記データ路と、前記応答解析器とを制御する段階と、
を有する、前記方法。
【００４７】
（１６）  第１５項記載の自己検査法において、前記データ路の機能性を検査するために、前記比較の段階が前記処理された出力のパリティを検査する段階を有する、前記方法。
【００４８】
（１７）  第１５項記載の自己検査法において、前記データ路の機能性を検査するために、前記比較の段階が前記処理された出力の遷移をカウントする段階を有する、前記方法。
【００４９】
（１８）  第１５項記載の自己検査法において、前記データ路の機能性を検査するために、前記比較の段階が前記処理された出力の中の１をカウントする段階を有する、前記方法。
【００５０】
（１９）  第１５項記載の自己検査法において、前記データ路の機能性を検査するために、前記比較の段階が前記処理された出力に関して符号解析を実行する段階を有する、前記方法。
【００５１】
（２０）  第１５項記載の自己検査法において、前記データ路の機能性を検査するために、前記比較の段階が前記処理された出力に関してウオルシュ・スペクトル解析を実行する段階を有する、前記方法。
【００５２】
（２１）  スマート・メモリ２８の中のメモリ検査回路４６が、データＲＡＭ３２および一斉同報通信ＲＡＭ３４にパターンを書込み、それから、データＲＡＭ３２および一斉同報通信ＲＡＭ３４を読出してメモリ位置の中に障害が存在するかどうかを判定する、自己検査スマート・メモリ２８が得られる。さらに、データ路検査器５０はスマート・メモリ２８の中のデータ路３０の機能性を判定する。
【図面の簡単な説明】
【図１】スマート・メモリを用いた並列処理装置のブロック線図。
【図２】本発明による組込み自己検査方式の流れ図。
【図３】本発明による組込み自己検査回路を有するスマート・メモリのブロック線図。
【図４】本発明による組込み自己検査回路のブロック線図。
【図５】本発明により構成された刺激発生器のブロック線図。
【図６】本発明により構成された応答解析器のブロック線図。
【符号の説明】
２８  スマート・メモリ
３２  データＲＡＭ
３４  一斉同報通信ＲＡＭ
３０  データ路
４６  メモリ検査回路
５０  データ路検査回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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