(57)【特許請求の範囲】
【請求項１】
フローティングゲート型のメモリセルを複数有する不揮発性のメモリデバイスにおいて、
前記メモリセルを有する複数の通常メモリブロックと、
前記メモリセルを有するブートメモリブロックと、
ブロック選択アドレスを供給され、前記複数の通常メモリブロック及びブートメモリブロックを選択するブロックデコーダと、
前記ブロックデコーダに供給するブロック選択アドレスを機能設定ビットに応じて反転または非反転するアドレス供給部と、
前記機能設定ビットを記憶する機能設定メモリとを有し、
前記機能設定メモリは、電源間に直列に接続され、電気的に書き込み及び消去される第１及び第２のフローティングゲート型のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの接続点に接続される出力端子とを有し、前記第１のＭＯＳトランジスタに書き込みを行い前記第２のＭＯＳトランジスタに消去を行うことで第１のデータを記憶し、前記第１のＭＯＳトランジスタに消去を行い前記第２のＭＯＳトランジスタに書き込みを行うことで第２のデータを記憶することを特徴とするメモリデバイス。
【請求項２】
請求項１において、
前記記憶データの読み出しにおいて、前記第１及び第２のＭＯＳトランジスタのゲートが、前記書き込み後の閾値電圧より低く前記消去後の閾値電圧より高い電圧に維持されることを特徴とするメモリデバイス。
【請求項３】
請求項１または２において、
更に、前記第１のＭＯＳトランジスタと共通のフローティングゲートを有し、前記書き込み及び消去時に該フローティングゲートへの電子の注入及び引き抜きを行う第３のＭＯＳトランジスタと、
前記第２のＭＯＳトランジスタと共通のフローティングゲートを有し、前記書き込み及び消去時に該フローティングゲートへの電子の注入及び引き抜きを行う第４のＭＯＳトランジスタとを有することを特徴とするメモリデバイス。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、フローティングゲートを有するＭＯＳトランジスタを利用した不揮発性メモリデバイスに関し、消費電流が小さく且つ読み出しを高速化できるメモリデバイスに関する。
【０００２】
【従来の技術】
フローティングゲートを有するＭＯＳトランジスタをメモリセルとして利用する不揮発性メモリは、大容量で記憶したデータが不揮発性であることから、広く利用されている。特に、消去単位を比較的大きなブロックに限定して回路構成を簡略化したフラッシュメモリは、広く普及している。
【０００３】
かかるフラッシュメモリには、データを記憶する通常のメモリブロック以外に、それより容量が小さいブートブロックを有するデバイスがある。かかるブートブロックは、例えばフラッシュメモリが搭載されているシステムの起動時に、無条件にアクセスされる領域であり、システムの起動時に必要になるＢＩＯＳ等のシステム情報が記憶されている領域である。この様なブートブロックには、ブロックの上位アドレス側に配置されているトップブートブロックと、下位アドレス側に配置されているボトムブートブロックとが存在する。これらの違いは、最初にアクセスするブロック選択アドレスを、上位側のアドレスにするか下位側のアドレスにするかの違いだけであり、ブートブロック内のメモリデバイスは同じである。
【０００４】
上記の様なブートブロックを有するフラッシュメモリは、ユーザの要求に応じてトップブートブロック型か、ボトムブートブロック型かにする必要がある。したがって、同一のメモリデバイスを製造し、ユーザの要求に応じてどちらの型にすべきかの情報を機能設定メモリに記憶し、その機能設定ビットに応じてブロック選択アドレスＡｄｄ１を切り換えることが行われる。
【０００５】
図６は、従来の機能設定メモリの構成例を示す図である。従来のメモリの構成は、通常のメモリセルと同様に、フローティングゲートを有しデータを記憶するＭＯＳトランジスタＴ３とその負荷トランジスタＴ２とが、電源ＶｃｃとＧＮＤ間に直列接続される。負荷トランジスタＴ２は、例えばＮチャネル型のデプレッション型トランジスタであり、そのゲートはグランド電位に維持され、所定のインピーダンスを有して常時導通状態である。また、ＭＯＳトランジスタＴ３は、フローティングゲートＦＧを有し、そのフローティングゲートＦＧに電子を注入する書き込み（プログラム）によりその閾値電圧が高くなり、フローティングゲートＦＧから電子を引き抜く消去によりその閾値電圧が低くなる。従って、コントロールゲートＣＧに、両閾値電圧の中間の電圧を印加することにより、ＭＯＳトランジスタＴ３は、記憶データに応じて導通または非導通となる。
【０００６】
また、ＭＯＳトランジスタＴ３のフローティングゲートＦＧへの電子の注入及び引き抜きの為には、そのソース、ドレインに所定の制御電圧を印加する必要がある。しかしながら、ＭＯＳトランジスタＴ３は負荷トランジスタＴ２と共に図示される回路構成をとるので、かかる制御電圧の印加が困難である。そこで、フローティングゲートＦＧを共通に有する書き込み、消去用のトランジスタＴ４が別途設けられる。そして、このトランジスタＴ４を介して、フローティングゲートＦＧへの電子の注入と引き抜き動作が行われる。
【０００７】
かかるメモリの読み出しは、コントロールゲートＣＧに上記の両閾値電圧の中間電圧を印加することで、トランジスタＴ３を導通又は非道通にし、トランジスタＴ２，Ｔ３の接続点ｎ１２の電圧を検出する。接続点ｎ１２の電圧がインバータ１０，１１を介して出力ＯＵＴから読み出される。書き込みがなされている場合は、トランジスタＴ３が非導通となり、接続点ｎ１２はＨレベルとなり、出力ＯＵＴもＨレベルとなる。また、消去状態の場合は、トランジスタＴ３が導通し、接続点ｎ１２はＬレベルとなり、出力ＯＵＴもＬレベルとなる。
【０００８】
【発明が解決しようとする課題】
図６に示されたメモリデバイス構成では、トランジスタＴ３が消去状態の場合、コントロールゲートＣＧに読み出し時の電圧を印加すると、トランジスタＴ３が導通し、電源ＶｃｃからトランジスタＴ２，Ｔ３及びグランドに貫通電流が流れる。かかる電流は、消費電流の増大を招くので、読み出しを行わないパワーダウン状態では、コントロールゲートＣＧをグランド電位に維持して、トランジスタＴ３の消去状態か書き込み状態かにかかわらず貫通電流が流れないようにする必要がある。そして、アクティブ状態に遷移してデータを読み出す時のみ、コントロールゲートＣＧの電位をグランドから所定の読み出し電位まで上昇させる。
【０００９】
従って、図６に示したメモリデバイス構成の機能設定メモリを利用する場合、アクティブ状態になると、通常のメモリへのアクセスをする前に、その機能設定メモリのコントロールゲートＣＧを立ち上げて設定情報を読み出す必要があり、アクセス時間が長くなる。
【００１０】
大容量化されたフラッシュメモリの不良ビットを救済する為に冗長メモリセルアレイを設け、その不良ビットのアドレスを記憶する冗長ＲＯＭに、図６の如きメモリデバイスを利用する場合も、メモリへのアクセスのたびに、その冗長ＲＯＭの読み出しの為にメモリデバイスのコントロールゲートＣＧの立ち上げを行う必要がある。従って、かかる冗長ＲＯＭも広い概念では機能設定メモリの一種であり、図６の如きメモリデバイスでは、高速化の弊害となる。
【００１１】
そこで、本発明の目的は、上記従来の課題を解決し、低消費電流で読み出し速度が速いメモリデバイスを提供することにある。
【００１２】
更に、本発明の目的は、コントロールゲートの電位を一定に保っても貫通電流が流れないメモリデバイスを提供することにある。
【００１３】
【課題を解決するための手段】
上記の目的を達成する為に、本発明は、不揮発性のメモリデバイスにおいて、
電源間に直列に接続され、電気的に書き込み及び消去される第１及び第２のフローティングゲート型のＭＯＳトランジスタと、
前記第１及び第２のＭＯＳトランジスタの接続点に接続される出力端子とを有し、
前記第１のＭＯＳトランジスタに書き込みを行い前記第２のＭＯＳトランジスタに消去を行うことで第１のデータを記憶し、前記第１のＭＯＳトランジスタに消去を行い前記第２のＭＯＳトランジスタに書き込みを行うことで第２のデータを記憶することを特徴とする。
【００１４】
上記のメモリデバイスによれば、両トランジスタのコントロールゲートに読み出し電圧を印加しても、一方のトランジスタのみしか導通しないので、電源間に貫通電流が流れることがない。従って、コントロールゲートを読み出し電圧レベルに維持することで、消費電流の増大を伴うことなく読み出し時間を短くすることができる。
【００１５】
更に、上記の目的を達成する為に、本発明は、フローティングゲート型のメモリセルを複数有する不揮発性のメモリデバイスにおいて、
前記メモリセルを有する複数の通常メモリブロックと、
前記メモリセルを有するブートメモリブロックと、
ブロック選択アドレスを供給され、前記複数の通常メモリブロック及びブートメモリブロックを選択するブロックデコーダと、
前記ブロックデコーダに供給するブロック選択アドレスを機能設定ビットに応じて反転または非反転するアドレス供給部と、
前記機能設定ビットを記憶する機能設定メモリとを有し、
前記機能設定メモリは、電源間に直列に接続され、電気的に書き込み及び消去される第１及び第２のフローティングゲート型のＭＯＳトランジスタと、前記第１及び第２のＭＯＳトランジスタの接続点に接続される出力端子とを有し、前記第１のＭＯＳトランジスタに書き込みを行い前記第２のＭＯＳトランジスタに消去を行うことで第１のデータを記憶し、前記第１のＭＯＳトランジスタに消去を行い前記第２のＭＯＳトランジスタに書き込みを行うことで第２のデータを記憶することを特徴とする。
【００１６】
上記の発明によれば、機能設定メモリのトランジスタのフローティングゲートを読み出し電圧に維持することで、消費電流の増大を伴うことなく、その記憶データを出力端に出力し続けることができ、読み出し速度を速くすることが可能になる。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。しかしながら、本発明の技術的範囲がその実施の形態に限定されるものではない。
【００１８】
図１は、フラッシュメモリ等の不揮発性メモリの全体構成図である。メモリセルアレイ２０は、この例では、通常ブロックＢ０〜Ｂ６と、ブートブロックＢ７，Ｂ８とを有する、ブートブロックＢ７，Ｂ８は、通常ブロックよりも小さい容量である。行アドレスＡｄｄ２が行アドレスバッファ２１に供給され、その行アドレスが行デコーダ２２でデコードされ、所定のワード線ＷＬが選択される。また、列アドレスＡｄｄ３が列アドレスバッファ２３に供給され、その列アドレスが列デコーダ２４でデコードされ、コラムスイッチ回路２５により所定のビット線ＢＬが選択される。
【００１９】
コラムスイッチ回路２５により選択されたビット線は、読み出しまたは書き込みの為に、センスアンプ２６や入力バッファ２７に接続される。センスアンプ２６及び入力バッファ２７は、更に入出力バッド２８に接続される。
【００２０】
メモリセルアレイ２０内のメモリセルへの書き込み（プログラム）、消去、読み出しの為に、高電圧Ｖpp発生回路３３、プログラム電圧Ｖprog発生回路３１、消去電圧Ｖer発生回路３２、及び負電圧Ｖng発生回路３４が設けられる。更に、メモリセルのソース線ＳＬの状態を制御するセルソース制御回路３６が設けられる。
【００２１】
メモリセルアレイ２０内のブロックを選択する為に、ブロック選択アドレスＡｄｄ１が供給されるブロックアドレスバッファ２９と、そのブロック選択アドレスをデコードするブロックデコーダ３０とが設けられる。このブロックアドレスバッファは、単にブロック選択アドレスを入力してデコーダ３０に供給するだけでなく、機能設定メモリ３５からの機能設定ビットＦＳに応じて、ブロック選択アドレスを反転または非反転する機能を有するアドレス供給回路でもある。
【００２２】
ブートブロックＢ７，Ｂ８は、メモリセルアレイ２０内において、ブロック選択アドレスが下位側の位置に配置される。従って、ブロックデコーダ３０に供給されるブロック選択アドレスが、Ｂ７，Ｂ８を選択するアドレスの場合に、ブートブロックの選択が行われる。即ち、ブロック選択信号ＢＳに応答して、行デコーダ２２は、対応するブートブロックＢ７，Ｂ８内のワード線ＷＬを選択し、列デコーダ２４は、対応するブートブロックＢ７，Ｂ８内のビット線ＢＬを選択する。
【００２３】
一方、ユーザの要求によりブロック選択アドレスが上位側に位置するトップブートブロックが指定される場合は、機能設定メモリ３５内にそれを指定する機能設定ビットを記憶する。従って、その機能設定ビットＦＳに応答して、ブロックアドレス供給回路２９内にて、供給されるアドレスＡｄｄ１を反転させることで、見かけ上はトップブートブロック対応のメモリデバイスとすることができる。また、ユーザの要求によりブロック選択アドレスが下位側に位置するボトムブートブロックが指定される場合は、同様に、機能設定メモリ３５内にそれを指定する機能設定ビットを記憶する。従って、その機能設定ビットＦＳに応答して、ブロックアドレス供給回路２９内にて、供給されるアドレスＡｄｄ１を非反転でブロックデコーダに供給する。その結果、ボトムブートブロック対応のメモリデバイスとすることができる。
【００２４】
この様に、機能設定メモリ３５内にその機能を設定する情報を記憶させることで、同じメモリセルアレイ構成のメモリデバイスでも、トップブートブロック形式とボトムブートブロック形式とに併用させることができ、生産効率を上げることができる。
【００２５】
図２は、メモリセルアレイの構成図である。ワード線ＷＬ0 〜ＷＬm とビット線ＢＬ0 〜ＢＬn の交差位置に、フローティングゲート型のＮチャネルＭＯＳトランジスタからなるメモリセルＭＣ00〜ＭＣmnが設けられる。また、メモリセルのトランジスタのドレイン端子は、それぞれ対応するビット線ＢＬ0 〜ＢＬn に接続され、コントロールゲートは、ワード線ＷＬ 0〜ＷＬm に接続される。そして、メモリセルトランジスタのソース端子は、ソース線ＳＬ0 〜ＳＬm を介してソース制御回路３６に接続される。
【００２６】
かかるメモリセルアレイ内のメモリセルへの書き込み（プログラム）、消去、読み出し動作は以下の通りである。先ず、書き込み（プログラム）は、ワード線ＷＬに電源Ｖccよりも高い電圧Ｖpp（例えば１０Ｖ）を印加し、ビット線ＢＬにプログラム電圧Ｖprog（３〜５Ｖ）を印加し、ソース線ＳＬをグランド電位にする。その結果、フローティングゲート内に電子が注入され、メモリセルトランジスタの閾値電圧が上昇する。
【００２７】
消去は、ワード線ＷＬに負電圧Ｖngを印加し、ビット線ＢＬをフローティングにし、ソース線ＳＬに消去電圧Ｖer（例えば５ＶまたはＶcc）を印加する。その結果、フローティングゲート内の電子が引き抜かれ、メモリセルトランジスタの閾値電圧が低下する。
【００２８】
読み出しは、ワード線ＷＬにプログラム時の閾値電圧と消去時の閾値電圧との中間の電圧を印加し、プログラム状態か消去状態かによりメモリセルトランジスタを非導通または導通させ、その状態をビット線ＢＬを介してセンスアンプ２６により検出する。
【００２９】
以上の通り、メモリセルアレイ内のメモリセルへの書き込み（プログラム）、消去、読み出しは、それぞれのワード線、ビット線、ソース線の電位或いは状態を制御することで行われる。
【００３０】
図３は、機能設定メモリに利用されるメモリデバイスの回路図である。このメモリデバイスは、フローティングゲート型の第１のＮチャネルＭＯＳトランジスタＴ５と第２のＮチャネルＭＯＳトランジスタＴ６とを、グランドと電源Ｖccとの間に直列接続して構成される。そして、それらの接続点ｎ１５が、インバータ１０，１１を介して出力ＯＵＴに接続される。第１、第２のトランジスタＴ５，Ｔ６は、それぞれフローティングゲートＦＧ１，ＦＧ２とコントロールゲートＣＧ１，ＣＧ２を有する。そして、情報の記憶方法については、第１のトランジスタＴ５に書き込み（プログラム）し、第２のトランジスタＴ６を消去することで、第１のデータが記憶され、第１のトランジスタＴ５を消去し、第２のトランジスタＴ６に書き込み（プログラム）することで、第１のデータの反転の第２のデータが記憶される。
【００３１】
図３のメモリデバイスに第１のデータが記憶された場合は、第１のトランジスタの閾値電圧が高くなり、第２のトランジスタの閾値電圧が低くなる。従って、それらの閾値電圧の中間の読み出し用の電圧がそれぞれのコントロールゲートＣＧ１，ＣＧ２に印加されると、トランジスタＴ５が非導通、トランジスタＴ６が導通して、ノードｎ１５はＬレベルとなる。その場合、トランジスタＴ５が非導通であるので、電源Ｖccからグランドへの貫通電流は発生しない。
【００３２】
一方、第２のデータが記憶された場合は、上記の逆の動作となる。従って、トランジスタＴ５が導通し、トランジスタＴ６が非導通となり、ノードｎ１５はＨレベルとなる。その場合も貫通電流は発生しない。
【００３３】
従って、図３のメモリデバイスを利用して、上記の通り第１または第２のデータを記憶させることで、コントロールゲートＣＧ１，ＣＧ２を常に読み出し電圧に維持しても、貫通電流の発生はなく、消費電流の増大にはならない。従って、図３のメモリデバイスには、コントロールゲートゲートをグランド電位に維持するパワーダウン制御をする必要がなく、常にコントロールゲートＣＧ１，ＣＧ２を読み出し用の電圧に維持しても、消費電流を増大させることはない。即ち、消費電流を増大することなく、記憶された機能設定データを常にノードｎ１５に読み出している状態に維持することができる。その結果、従来例のメモリデバイスの如く、パワーダウン状態からアクティブ状態になるたびに、読み出しのためにコントロールゲートの電圧を立ち上げる必要がなく、読み出し速度を上げることができる。
【００３４】
図４は、機能設定メモリに利用されるメモリデバイスのより詳細な回路図である。この例は、図３の第１、第２のトランジスタＴ５，Ｔ６それぞれに、フローティングゲートＦＧ１，ＦＧ２を共通にする書き込み・消去用のトランジスタＴ９，Ｔ１０を追加した例である。書き込み・消去用のトランジスタＴ９，Ｔ１０のコントロールゲートＣＧ、ソース、ドレイン端子ｎ１，ｎ２，ｎ３，ｎ４は、機能設定メモリ制御部３６によりそれぞれ独立に制御される。また、第１、第２のトランジスタＴ５，Ｔ６のドレイン端子ｎ５, ソース端子ｎ６も、機能設定メモリ制御部３６によりそれぞれ制御されてもよい。
【００３５】
書き込み・消去用のトランジスタＴ９，Ｔ１０のレシオＷ／Ｌ（チャネル幅／チャネル長）は、読み出し用のトランジスタＴ５，Ｔ６のレシオＷ／Ｌよりも小さく設計される。即ち、読み出し用に利用される第１及び第２のトランジスタＴ５，Ｔ６は、インバータ１０，１１を駆動する必要があり、ある程度の駆動能力が要求される。従って、それらのトランジスタのレシオＷ／Ｌはある程度大きく設計される。一方、書き込み・消去用のトランジスタＴ９，Ｔ１０は、書き込みと消去時の駆動容量を小さくする為に、トランジスタのレシオＷ／Ｌは小さく設計される。これらのトランジスタＴ９，Ｔ１０により駆動されることはないので、レシオが小さくても何ら問題はない。
【００３６】
図５は、図４の機能設定メモリデバイスへの各動作に対するノードの電圧の関係を示す図表である。図４のメモリデバイスへの書き込み・消去は、書き込み・消去用トランジスタＴ９，Ｔ１０を介して行われ、読み出しは第１、第２のトランジスタＴ５，Ｔ６により行われる。
【００３７】
第１のトランジスタＴ５に書き込み（プログラム）を行う場合は、機能設定メモリ制御部３６により、コントロールゲートＣＧ１が高電圧Ｖppに、ノードｎ１がグランドに、ノードｎ２がプログラム電圧Ｖprogにそれぞれ制御される。その結果、フローティングゲートＦＧ１内に電子が注入される。その場合、ノードｎ５，ｎ６はグランド電位に制御される。第１のトランジスタＴ５を消去する場合は、機能設定メモリ制御部３６により、コントロールゲートＣＧ１が負電圧Ｖngに、ノードｎ１が消去電圧Ｖer（例えばＶcc）に、ノードｎ２がフローティング状態にそれぞれ制御される。その結果、フローティングゲートＦＧ１内から電子が引き抜かれる。この消去は、図５の消去１に示した制御動作である。
【００３８】
第２のトランジスタＴ６への書き込み（プログラム）と消去も、トランジスタＴ１０により、同様にノードｎ３，ｎ４を制御することにより行われる。
【００３９】
そして、読み出し動作では、ノードｎ１〜ｎ４を全てグランド電位にし、ノードｎ５を電源Ｖccにノードｎ６をグランド電位にし、コントロールゲートＣＧ１，ＣＧ２に読み出し電圧Ｖread（例えば電源Ｖcc）を印加する。その結果、一方のトランジスタＴ５，Ｔ６が導通し、ノードｎ１５がＨレベル或いはＬレベルとなる。より具体的には、コントロールゲートＣＧ１，ＣＧ２は、通常は読み出し電圧に維持され、書き込みと消去の時に、上記の様に別の電圧Ｖpp、Ｖngに制御される。従って、ノードｎ１５には、書き込みと消去時を除いて、常に記憶データに応じてＨレベル或いはＬレベルが出力されている。
【００４０】
消去動作において、トランジスタＴ５，Ｔ６を利用することも可能である。その場合は、図５の消去２に示される通り、ノードｎ１〜ｎ４を全てグランドに維持し、コントロールゲートＣＧ１，ＣＧ２を負電圧Ｖngにし、ノードｎ５，６を消去電圧Ｖerに制御する。その場合、ノードｎ１５はフローティング状態となっている。その結果、フローティングゲートＦＧ１，ＦＧ２から電子が引き出され、それらのトランジスタの閾値電圧が低下する。
【００４１】
以上の通り、メモリデバイスのメモリセルアレイ内のメモリセルトランジスタと同じフローティングゲートを有するＮチャネルＭＯＳトランジスタを利用して機能設定メモリを構成する。しかも、第１、第２のフローティングゲート型のＮチャネルＭＯＳトランジスタを電源Ｖccとグランド間に直列接続する構成とし、一方のトランジスタに電子を注入し他方のトランジスタから電子を引き出すことで、データを記憶する。その結果、両トランジスタのコントロールゲートに読み出し電圧を印加しても、一方のトランジスタのみが導通し、貫通電流が流れることはない。従って、書き込みと消去以外は、常にコントロールゲートの電位を読み出し電圧に維持して、消費電流を増大することなく機能設定メモリへのアクセスタイムを限りなくゼロにすることができる。
【００４２】
機能設定メモリは、ブートブロックの位置についての機能データに限られない。例えば、冗長アドレスを記憶するメモリとしても利用することができる。また、それ以外のメモリデバイスの機能を設定する為の初期値データのメモリとして利用することもできる。
【００４３】
【発明の効果】
以上説明した通り、本発明によれば、消費電流を増大することなく、メモリデバイスへのアクセスを高速化することができる。
【図面の簡単な説明】
【図１】フラッシュメモリ等の不揮発性メモリの全体構成図である。
【図２】メモリセルアレイの構成図である。
【図３】機能設定メモリに利用されるメモリデバイスの回路図である。
【図４】機能設定メモリに利用されるメモリデバイスのより詳細な回路図である。
【図５】図４の機能設定メモリデバイスへの各動作に対するノードの電圧の関係を示す図表である。
【図６】従来の機能設定メモリの構成例を示す図である。
【符号の説明】
Ｔ５、Ｔ６    第１、第２のフローティングゲート型ＭＯＳトランジスタ
ＣＧ          コントロールゲート
ＦＧ          フローティングゲート
２０          メモリセルアレイ
Ｂ０〜Ｂ６    通常メモリブロック
Ｂ７，Ｂ８    ブートメモリブロック
２９          ブロック選択アドレス供給回路
３０          ブロックデコーダ
３５          機能設定メモリ
ＦＳ          機能設定ビット
Ａｄｄ１      ブロック選択アドレス
【図１】
0003693504.tif 000002
【図２】
0003693504.tif 000003
【図３】
0003693504.tif 000004
【図４】
0003693504.tif 000005
【図５】
0003693504.tif 000006
【図６】
0003693504.tif 000007