(57)【特許請求の範囲】
【請求項１】
利得に基づいて，シングル・トランジスタ絶縁ゲート・タイプ，特に，ＥＰＲＯＭタイプのメモリセルの特性を判別するセルの判別方法において，連続的なプログラミングおよび／または消去および確認工程を行うことにより第１の読み出し電圧を，前記セルに印加することによって，第１の値にほぼ等しい第１の読み出し電流が検出されるように，前記セルの絶縁ゲートを荷電状態にする第１のステップと，第２の読み出し電圧を印加する第２のステップと，前記第２の読み出し電圧に対する第２の読み出し電流を検出する第３のステップと，前記第２の読み出し電流の値を，第２の値と比較する第４のステップと，前記比較の結果に基づいて，前記セルを第１または第２のクラスに交互に関連づける第５のステップとを含むことを特徴とするセルの判別方法。
【請求項２】
前記第２の読み出し電圧が，前記第１の読み出し電圧より高く，前記第２の値が前記第１の値より高く，そして，前記比較から，前記第２の読み出し電流が前記第２の値より高ければ，前記セルが第１のクラスの高利得セルと関連づけられ，そうでなければ，第２のクラスの低利得セルと関連づけられることを特徴とする請求項１に記載のセルの判別方法。
【請求項３】
少なくとも，一連の連続的消去，および，前記セルの消去状態の個別の確認工程によって，シングル・トランジスタ絶縁ゲート記憶化タイプ，特に，ＥＰＲＯＭフラッシュ・タイプの記憶装置のセルを消去するセルの消去方法において，少なくとも１回の，高利得セルを識別するために設計された利得に基づいて前記セルの個々の判別工程を有し，前記個別の確認工程後に，前記高利得セルだけに影響を及ぼすことを特徴とするセルの消去方法。
【請求項４】
前記判別工程が，前記一連の連続的消去および確認工程より前に，前記請求項１または２に記載された方法にしたがって実行されることを特徴とする請求項３に記載のセルの消去方法。
【請求項５】
前記高利得ではないセルは，不良とみなされることを特徴とする請求項３または４に記載のセルの消去方法。
【請求項６】
少なくとも，前記不良セルが冗長セルと取り替えられることを特徴とする請求項５に記載のセルの消去方法。
【請求項７】
前記冗長セルが平均して，前記取り替えより前に非冗長セルと同じ長さの寿命を持つことを特徴とする請求項６に記載のセルの消去方法。
【請求項８】
少なくとも，１つの列および／あるいは行が冗長である複数の列および行を有するメモリセルのマトリックスと，列および／または行アドレスに対する復号手段と，前記セルの書き込み，読み出し，および，消去のための制御論理部，および，装置構成部品の制御とによって構成されるメモリセル，特に，フラッシュＥＰＲＯＭにおいて，前記復号手段が，少なくとも１つの，前記アドレスをマッピングするための不揮発性メモリを含んでおり，前記制御論理部が前記列および／または行内のセル不良を識別するように設計された識別手段と，前記装置の通常動作中に，前記少なくとも１つの冗長列および／または行に対応するアドレスを前記不揮発性メモリ上に書き込んで前記不良を補正するように設計された書き込み手段とを有し，前記制御論理部がさらに，利得に基づいて前記セルを判別し，前記書き込み手段を制御するように設計されている識別手段を有することを特徴とするメモリ・デバイス。
【請求項９】
前記制御論理部が，前記請求項３から７のいずれか１つに規定されている方法によって消去動作を実行することを特徴とする請求項８に記載のメモリ・デバイス。
【請求項１０】
前記メモリ・デバイスが，前記請求項８又は９に規定されているようなメモリセルタイプであることを特徴とする，データおよび／またはプログラムを保存するためのメモリ・デバイスを含んでいる集積回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は，メモリ・デバイス，特に，フラッシュＥＰＲＯＭおよび利得による絶縁ゲート・シングル記憶化トランジスタ・メモリセルの特性を判別するためのセルの判別方法と，同じタイプのメモリセルを消去するセルの消去方法に関するものである。また，マイクロプロセッサおよびマイクロコントローラなどの集積回路にも好適に応用することができるメモリ・デバイスに関するものである。
【０００２】
現在の段階ではＵＶ−ＥＰＲＯＭ，Ｅ−ＥＰＲＯＭ，および，フラッシュＥＰＲＯＭにより構成される不揮発性半導体メモリの領域において，メモリ・デバイスは，データの記憶化のために，少なくとも１つの絶縁ゲートを有するシングルＭＯＳトランジスタにより形成される同様のセルのマトリックスで構成されている。記憶化されるデータの値０または１は，順番にＭＯＳトランジスタの閾値電圧を判定する絶縁ゲート上に存在する電荷の量に依存している。
【０００３】
周知のように，このマトリックスには列および／または行（column) のアドレス復号化手段と，マトリックス・セルの読み出し，書き込み，および，消去を行うための制御論理部が接続されていなければならない。
【０００４】
また，このマトリックスには，１つ，あるいは，複数の冗長列，および／または，１つ，あるいは，複数の冗長行が設けられている場合が多い。これらは欠陥を含んでいる列および行を冗長列または行と置き換えることによって，製造上の欠陥を防止するための製造テスト中に用いられるものである。
【０００５】
図５は，２つの列と３つの行を有するフラッシュＥＰＲＯＭセル・マトリックスの構成を示している。図において，全域的，すなわち，マトリックス全体に影響が及ぶような形態，あるいは，選択的に影響が及ぶような形態のいずれかで実行し得るプログラミングおよび消去動作を行わせるためには，種々の公知の方法が知られている。
【０００６】
一般的には，読み込み動作は指定されたセルに分極電圧（書き込み用）を印加するステップと，対応する電流（書き込み用）を検出するステップと，それを適当な基準電流と比較するステップとによって構成されている。
【０００７】
特に，フラッシュＥＰＲＯＭメモリにおいては，読み出しとプログラミングは選択的に行われ，一方，消去は電気的に，且つ，全域的に実行される。
【０００８】
ほとんどすべての場合に，プログラミングおよび消去動作は一連の，同一の連続工程によって実行される。プログラミングのためには“熱い電子(hot electrons) ”の投入が，そして，消去のためにはファウラー・ノルデハイム(Fowler-Nordheim) 効果による電荷の抽出（除去）が行われる。個々のプログラミングあるいは消去工程が実行された後，各セルの絶縁ゲート上に存在している電荷の確認工程がある。こうした方法で，電荷状態と，その結果として，個々のセルの閾値電圧とが最大の精度で消去される。
【０００９】
図６は，種々の電荷状態にあるセルのゲート電圧対チャンネル電流特性を単純化した方法で示している。具体的には，Ａ０はｔ０の時点での閾値電圧ＶＴ（ｔ０）および利得Ｇ１を有するセルの特性を示しており，Ａ１はｔ０に続く，消去工程後のｔ１の時点での，したがって，同じ利得Ｇ１を有してはいるが，ＶＴ（ｔ０）よりは低い閾値電圧ＶＴ（ｔ１）を有する同じセルの特性を示しているものである。
【００１０】
確認工程は，通常の読み取り動作のために用いられるものより制限的な特定の基準電流によって行われる特定の読み出し動作により実行される。
【００１１】
フラッシュＥＰＲＯＭ装置においては，すべてのセルが“同じ履歴をたどること”，すなわち，同じ回数だけプログラムされ，そして消去されねばならないということは極めて重要である。こうした理由から，実際に消去する前に，“プレコンディショニング”と呼ばれるすべてのセルのプログラミング動作が行われる。“プレコンディショニング”動作の後，すべてのセルは予め設定した値ＶＴ０より高い閾値電圧を有する。
【００１２】
図６のＡ２によって示す，基準利得Ｇを有するこの特性はプログラミング状態の限界（limit of the programming condition) を有し，一方，その後の消去動作の後は，すべてのセルは予め設定した値ＶＴ１より低い閾値電圧を有する。図６のＡ３によって示す，同じ基準利得Ｇを有する特性は消去状態の限界（limit of the deletion condition)を示している。ＶＴ０およびＶＴ１の値は製造プロセスおよび設計上の選択にかかっている。可能な選択としては，それぞれ，ＶＴ０に対して５Ｖ，ＶＴ１に対して２Ｖとなっている。
【００１３】
理想的には，メモリセルは同じ速度で消去されるので，したがって，消去動作の後，種々のセルの閾値電圧は，すべて，ＶＴ１の値よりやや低い領域で見い出される。
【００１４】
【発明が解決しようとする課題】
実験室での実験と，製造テスト中に，フラッシュＥＰＲＯＭ装置の性能と寿命を劣化させるいくつかの現象が認められている。
【００１５】
いくつかのセルは他のセルより速く消去されるのである。この現象は，消去動作が完了したとき，その閾値電圧が特性Ａ５（図６参照）で示されるように，ＶＴ１よりかなり低くなってしまう場合があり，そして，いくつかの場合においては，特性Ａ６の場合のように，通常０Ｖより低いレベルにまで下がってしまい，非可逆的な低下した“空化セル”または“枯渇ビット”となってしまうことがある。こうしたセルは，それらが選択されない場合であっても電流を通してしまうので，書き込み動作中にエラーを発生させてしまう場合がある。
【００１６】
また，その相互コンダクタンス，したがって，利得および読み出し電流が平均より低いので，他のものより遅く消去されるセルも存在する。
【００１７】
図６のＡ４に示す特性は，こうしたタイプの，利得Ｇ２を有するセルに属している。この現象は製造テスト中，および装置の寿命中に見られ，消去動作が打ち切られると，通常の相互コンダクタンスを有するセル，すなわち，ほとんどすべてのセルが，０Ｖ以下であることもよくあるような極端に低い閾値電圧になってしまうような現象（事実）をもたらす。このことは，上記したような問題点を招来し，また，セル・マトリックスの大きな部分の劣化をもたらす場合がある。加えて，消去動作が与えられている最大時間限度内に終了しないようなこともあり得る。こうしたことから，製造テスト中にこうした状態を識別し，それらを修正することが求められていた。
【００１８】
この発明は，上記に鑑みてなされたものであって，上記の如き問題点が装置の寿命中にも発生し得るという，発見された，そして予期されなかった事実に基づき，装置の通常の動作中にこうした状況を発見することができる方法を提供し，それらの問題点を修正すると同時に，こうした“問題点”，特に，利得低下に耐えられるメモリ・デバイス（メモリセル）を提供することを目的とする。
【００１９】
【課題を解決するための手段】
上記目的は，請求項１に規定されている特徴を有するメモリセルを判別する方法によって，請求項３に規定されている特徴を有するメモリセルを消去する方法によって，そして，請求項８に規定されている特徴を有するメモリ・デバイスによって達成される。この発明のさらなる有益な側面は従属項に詳述されている。別の側面で，この発明は請求項１１に規定されている特徴を有する集積回路にも関連している。
【００２０】
すなわち，上記目的を達成するために，この発明に係るセルの判別方法（請求項１）は，利得に基づいて，シングル・トランジスタ絶縁ゲート・タイプ，特に，ＥＰＲＯＭタイプのメモリセルの特性を判別するセルの判別方法において，連続的なプログラミングおよび／または消去および確認工程を行うことにより第１の読み出し電圧（Ｖ１）を，前記セルに印加することによって，第１の値（Ｉ１）にほぼ等しい第１の読み出し電流が検出されるように，前記セルの絶縁ゲートを荷電状態にする第１のステップと，第２の読み出し電圧（Ｖ２）を印加する第２のステップと，前記第２の読み出し電圧（Ｖ２）に対する第２の読み出し電流（Ｉ（Ｂ））を検出する第３のステップと，前記第２の読み出し電流（Ｉ（Ｂ））の値を，第２の値（Ｉ２）と比較する第４のステップと，前記比較の結果に基づいて，前記セルを第１または第２のクラスに交互に関連づける第５のステップとを含むものである。
【００２１】
また，この発明に係るセルの判別方法（請求項２）は，前記第２の読み出し電圧（Ｖ２）が，前記第１の読み出し電圧（Ｖ１）より高く，前記第２の値（Ｉ２）が前記第１の値（Ｉ１）より高く，そして，前記比較から，前記第２の読み出し電流（Ｉ（Ｂ））が前記第２の値（Ｉ２）より高ければ，前記セルが第１のクラスの高利得セルと関連づけられ，そうでなければ，第２のクラスの低利得セルと関連づけられるものである。
【００２２】
また，この発明に係るセルの消去方法（請求項３）は，少なくとも，一連の連続的消去，および，前記セルの消去状態の個別の確認工程によって，シングル・トランジスタ絶縁ゲート記憶化タイプ，特に，ＥＰＲＯＭフラッシュ・タイプのメモリ・デバイスのセルを消去するセルの消去方法において，少なくとも１回の，高利得セルを識別するために設計された利得に基づいて前記セルの個々の判別工程を有し，前記個別の確認工程後に，前記高利得セルだけに影響を及ぼすものである。
【００２３】
また，この発明に係るセルの消去方法（請求項４）は，前記判別工程が，前記一連の連続的消去および確認工程より前に，前記請求項１または２に記載された方法にしたがって実行されるものである。
【００２４】
また，この発明に係るセルの消去方法（請求項５）は，前記高利得ではないセルは，不良とみなされるものである。
【００２５】
また，この発明に係るセルの消去方法（請求項６）は，少なくとも，前記不良セルが冗長セルと取り替えられるものである。
【００２６】
また，この発明に係るセルの消去方法（請求項７）は，前記冗長セルが平均して，前記取り替えより前に非冗長セルと同じ長さの寿命を持つものである。
【００２７】
また，この発明に係るメモリ・デバイス（請求項８）は，少なくとも，１つの列および／あるいは行（ＲＩＤ）が冗長である複数の列および行を有するメモリセルのマトリックス（ＭＡＴ）と，列および／または行アドレスに対する復号手段（ＲＤＥＣ，ＣＤＥＣ）と，前記セルの書き込み，読み出し，および，消去のための制御論理部（ＣＬ），および，装置構成部品の制御とによって構成されるメモリセル，特に，フラッシュＥＰＲＯＭにおいて，前記復号手段（ＲＤＥＣ，ＣＤＥＣ）が，少なくとも１つの，前記アドレスをマッピングするための不揮発性メモリ（ＮＶＭ）を含んでおり，前記制御論理部（ＣＬ）が前記列および／または行内のセル不良を識別するように設計された識別手段（ＴＳＴ）と，前記装置の通常動作中に，前記少なくとも１つの冗長列および／または行（ＲＩＤ）に対応するアドレスを前記不揮発性メモリ（ＮＶＭ）上に書き込んで前記不良を補正するように設計された書き込み手段（ＷＭ）とを有し，前記制御論理部（ＣＬ）がさらに，利得に基づいて前記セルを判別し，前記書き込み手段（ＷＭ）を制御するように設計された識別手段（ＴＳＴ）を有するものである。
【００２９】
また，この発明に係るメモリ・デバイス（請求項９）は，前記制御論理部（ＣＬ）が，前記請求項３から７のいずれか１つに規定されている方法によって消去動作を実行するものである。
【００３０】
また，この発明に係る集積回路（請求項１０）は，前記メモリ・デバイスが，前記請求項８又は９に規定されているようなメモリセルタイプであることを特徴とする，データおよび／またはプログラムを保存するためのメモリ・デバイスを含んでいるものである。
【００３１】
【作用】
この発明に係るセルの判別方法によれば，連続的なプログラミングおよび／または消去および確認工程を行うことにより第１の読み出し電圧（Ｖ１）を，セルに印加することによって，第１の値（Ｉ１）にほぼ等しい第１の読み出し電流が検出されるように，セルの絶縁ゲートを荷電状態にし，第２の読み出し電圧（Ｖ２）を印加し，第２の読み出し電圧（Ｖ２）に対する第２の読み出し電流（Ｉ（Ｂ））を検出し，第２の読み出し電流（Ｉ（Ｂ））の値を，第２の値（Ｉ２）と比較し，該比較の結果に基づいて，セルを第１または第２のクラスに交互に関連づけるようにする。
【００３２】
また，この発明に係るセルの消去方法によれば，少なくとも１回の，高利得セルを識別するために設計された利得に基づいて前記セルの個々の判別工程を有し，前記個別の確認工程後に，前記高利得セルだけに影響を及ぼすようにする。
【００３３】
また，この発明に係るメモリ・デバイスおよびそのメモリ・デバイスを用いた集積回路によれば，復号手段を少なくとも１つのアドレス・マッピング用不揮発性メモリで構成し，および，制御論理をマトリックスの列および／また行内のセル不良を確認する手段と，通常の動作中，該不良を補正するために，該不揮発性メモリ上に冗長列および／または行に対応するアドレスを書き込む書き込み手段とを具備し，加えて，これらが確認されること，および，消去操作中に，消去状態が利得が低下しないセルに対してだけ起きるであろうと予測することによって，利得が低下したセルが存在している場合でも，セル・マトリックスを劣化させないことが可能となる。
【００３４】
【実施例】
以下，この発明に係るセルの判別方法とその消去方法，および，それらの方法に用いられるメモリ・デバイスとそのメモリ・デバイスを用いた集積回路の実施例を図面に基づいて詳細に説明する。
【００３５】
図１は，すべて異なった利得と，座標Ｖ１，Ｉ１によって示される，すなわち，これらのすべてのセルに読み出し電圧Ｖ１を印加することによって示される共通点Ｐ１を有するセルの一連の特徴を示しており，この図から，同じ読み出し電流Ｉ１が得られ，その特徴はそれぞれＢ０（利得Ｇ０および閾値電圧ＶＴ（Ｂ０）），Ｂ１（利得Ｇ１および閾値電圧ＶＴ（Ｂ１）），Ｂ２（利得Ｇ２および閾値電圧ＶＴ（Ｂ２））によって昇順に示されている。電圧ＶＴ０およびＶＴ１は上記に説明したのと同じ意味を有している。
【００３６】
この実施例による，利得に基づいて，シングル絶縁ゲート記憶化トランジスタを判別する方法は，以下のａ〜ｅ工程に基づく。
【００３７】
▲１▼  ａ工程
連続的なプログラミングおよび／または消去，および確認工程を行うことによりセルに第１の読み出し電圧Ｖ１を印加することによって，第１の値Ｉ１（図１参照）とほぼ等しい第１の読み出し電流が検出されるように，セルの絶縁ゲートを荷電状態にする。
▲２▼  ｂ工程
第２の読み出し電圧Ｖ２を印加する。
▲３▼  ｃ工程
第２の読み出し電圧Ｖ２に対する第２の読み出し電流Ｉ（Ｂ）を検出する。
▲４▼  ｄ工程
第２の読み出し電流Ｉ（Ｂ）の値を，第２の読み出し電圧Ｖ２と共に，ポイントＰ２を示す第２の値Ｉ２と比較する。
▲５▼  ｅ工程
上記比較の結果に基づいて，そのセルを第１あるいは第２のクラスのセルと交互に関連づける。
【００３８】
特に，この発明の目的達成のために，第２の読み出し電圧Ｖ２を，例えば，６．２５Ｖとして，第１の読み出し電圧Ｖ１を，例えば，４．５Ｖより高くし，第２の値Ｉ２を第１の値Ｉ１より高くし，そして，上記の比較から，上記第２の読み出し電流Ｉ（Ｂ）が上記第２の値Ｉ２より高い場合には，そのセルを第１のクラスの高利得セルと関連づけ，そうでなければ，第２の低利得セルのクラスと関連づけるようにするのが好適であることが分かっている。
【００３９】
この判別方法は，図２に示すフローチャートに基づいて実行される。すなわち，ステップＳ１００で判別動作が開始される。また，後述するステップＳ１０１〜ステップＳ１０５の各ステップを含むステップＳ１１０でセル・コンディショニング（ａ工程）が実行される。
【００４０】
このステップＳ１１０のセル・コンディショニングにおいて，まず，ステップＳ１０１で第１の読み出し電圧Ｖ１を印加し，ステップＳ１０２でＩ（Ｖ１）を検出する。その後，ステップＳ１０３で第１の値Ｉ１に関してのＩ（Ｖ１）のテストを実行する。その結果，Ｉ（Ｖ１）の値がＩ１より小さければ，ステップＳ１０４で消去工程を実行し，反対に，Ｉ（Ｖ１）の値がＩ１より大きければ，ステップＳ１０５でプログラミング工程を実行して，その後，それぞれ上記ステップＳ１０１へ戻る。
【００４１】
また，ステップＳ１０３において，Ｉ（Ｖ１）の値がＩ１とほぼ同じであれば，次に，ステップＳ１２０で電圧Ｖ２を印加し（ｂ工程），ステップＳ１３０でＩ（Ｖ２）を検出し（ｃ工程），ステップＳ１４０でＩ２に関してのＩ（Ｖ２）のテストを実行する（ｄ工程）。その結果，Ｉ（Ｖ２）の値がＩ２より大きければ，ステップＳ１５０で高利得関連づけを行い（ｅ工程），反対に，Ｉ（Ｖ２）の値がＩ２より小さいかあるいは同じ程度であれば，ステップＳ１６０で低利得関連づけを行う（ｅ工程）。
【００４２】
図１に示すものは，この実施例に係る方法のａ工程の後における，ＥＰＲＯＭフラッシュ・メモリ・デバイスの３つのセルに現れる状況と想定することができる。これら３つのセルに第２の読み出し電圧Ｖ２をかけると，それぞれ電流Ｉ（Ｂ０），Ｉ（Ｂ１），およびＩ（Ｂ２）が検出され，そのうちの最初の２つは第２の値Ｉ２より高く，最後のもの，すなわち，Ｉ（Ｂ２）は第２の値Ｉ２より高くない。したがって，この方法の目的のために，最初の３つは高利得セル，最後の１つは低利得セルとみなされることになる。グラフィック的には，特性勾配がこうした状況を反映していることが分かる。
【００４３】
最後に指摘しておくべきことは，セル特性の形状は直線的なタイプのものではないが，グラフおよび方法を目的とした，定性的な挙動は同じである。
【００４４】
この方法の物理的メモリ・デバイスにおいて，ｄ工程，すなわち，電流比較を実際にどのように実行するかについて，さらに，検討しなければならない。これは，例えば，基準利得ＢＲＩＦを有し，それに対して第２の読み出し電圧Ｖ２を印加すると読み出し電流Ｉ２が検出されるように閾値電圧ＶＴ（ＢＲＩＦ）が設定され，センス増幅器に基準セルおよび判別されるセルの電流を送る基準メモリセルを用いて行うことができる。
【００４５】
センス増幅器および基準セルによる電流比較は通常読み取り動作，および適切な基準セルを用いた消去確認工程において用いられる。このように，利得に基づいてセルの判別を行う場合，基本的には，メモリ・デバイスにおいてさらに他の回路は必要とされない。
【００４６】
低セル利得問題は，上記したように，それを消去しようとする場合に，メモリ・デバイスに対して非常に危険な影響を及ぼすので，判別工程の性能にとって理想的な瞬間は消去動作と共に行われることである。
【００４７】
上記したように，絶縁ゲート・シングルトランジスタ記憶化タイプ，特に，ＥＰＲＯＭフラッシュ・タイプのメモリ・デバイスにおけるセルの通常の消去動作は，少なくとも一連の連続的な個々の消去とセル消去状態の確認工程により実行される。
【００４８】
この実施例に係る消去方法は，また，少なくとも１つの，高利得セルを識別するのに適した利得に基づく個別セル判別工程を含んでおり，該判別工程後に，個別確認工程が高利得セルにだけ影響を及ぼすようになっている。こうした方法で，多くのセルが“枯渇”してしまう状態を防止することができる。
【００４９】
この消去方法を，図３に示すフローチャートに基づいて説明する。このフローチャートに示す各ブロックの動作の説明において，Ｖ３とＩ３はそれぞれセル消去状態確認の基となる電圧および電流を示している。
【００５０】
まず，ステップＳ２００で処理を開始する。その後，ステップＳ２１０において，セルＧの利得テスト，すなわち，Ｇｍｉｎとの比較を実行し，ここで，セルＧがＧｍｉｎよりも大きいと判断した場合には，次に，ステップＳ２２０で電圧Ｖ３を印加し，その後，ステップＳ２３０でＩ（Ｖ３）を検出する。次に，ステップＳ２４０でＩ（Ｖ３）のテスト，すなわち，Ｉ３との比較を実行する。ここで，Ｉ（Ｖ３）がＩ３よりも小さいか，あるいは同じ程度であれば，ステップＳ２５０において，消去工程を実行し，その後，ステップＳ２２０へ戻る。反対に，Ｉ（Ｖ３）がＩ３よりも大きい場合には，ステップＳ２６０で処理を終了する。なお，上記ステップＳ２１０において，セルＧがＧｍｉｎよりも小さいか，同じ程度と判断した場合にも同様に，ステップＳ２６０で処理を終了する。
【００５１】
図３に示す例で，判別工程であるステップＳ２１０は，実際のセル消去より先に実行される。また，判別工程はどのような方法ででも実行することができる。
【００５２】
この実施例に係る判別方法は“プレコンディショニング”の直後，および実際の消去の前に用いるのが特に有益である。なぜなら，この場合，ＶＴ０の値より低いＶ１の値が選択されると，その判別工程がすでに部分的ではあるが，危険ではないセルの消去を実行しており，実際の消去に必要な時間を短縮してくれるからである。全体として言えば，この実施例に係る方法により実行される消去は，公知の技術による消去より基本的に長くはないが，より安全に実行されるものである。
【００５３】
こうした動作のすべては，メモリ・デバイス全体またはそのブロックに影響を及ぼすことができる。
【００５４】
高利得でないセルは不良と考えられ，装置のユーザーに対して，その旨を知らせることができる。非常に単純な形態としては，ユーザーはそれら不良セルの使用を回避することができる。
【００５５】
より複雑な形態としては，少なくとも，不良セルは冗長セルと取り替えられ，さらに多くの場合，それらのセルが属する行や列が取り替えられる場合もある。
【００５６】
上記複雑な形態においては，マトリックス内におけるセルの使用の均一化を図るために，すべての冗長セルが，取り替えられる前に，非冗長セルと平均して同じ寿命を持つようにするのがよい。これを実現するためには，プレコンディショニングと，それに続く消去処理とが常に冗長セルに対しても影響を及ぼすようにする必要がある。
【００５７】
種々のセルの不良化現象がその寿命中にメモリ・デバイスに影響を及ぼし，とりわけ，セルの利得を低下させることが知られている。
【００５８】
このような不良化現象に耐えることができる，この実施例に係るメモリ・デバイスについて，図４を参照して以下に説明する。このメモリ・デバイスは，以下のものによって構成されている。すなわち，
▲１▼  第１に，少なくとも，１つの列および／または行ＲＩＤが重複している複数の列および行を有するメモリセルのマトリックスＭＡＴ
▲２▼  第２に，列および／または行アドレスに関する復号手段ＲＤＥＣ，ＣＤＥＣ，および
▲３▼  第３に，セルの書き込み，読み出し，および消去と装置構成部品制御のための制御論理部ＣＬ，
である。
【００５９】
復号手段ＲＤＥＣ，ＣＤＥＣは，少なくとも１つのアドレス・マッピング用の不揮発性メモリＮＶＭを含んでおり，制御論理部ＣＬは列および／または行内のセル不良を識別するための識別手段ＴＳＴと，装置の通常の動作中，不揮発性メモリＮＶＭ上に，該不良を修正するために，少なくとも１つの冗長列および／または行に対応するアドレスを書き込むための書き込み手段ＷＭを有している。
【００６０】
図４に示す例では，マトリックスＭＡＴは８列，８行で構成され，さらに１つだけの冗長行ＲＩＤ，３−ビット列復号器ＲＤＥＣ，３−ビット行復号器ＣＤＥＣ，そして，８つの３−ビット・ワードにより構成され，行アドレスをマッピングするためだけに用いられ，上記３−ビット行復号器ＣＤＥＣに含まれている不揮発性メモリＮＶＭを含んでいる。
【００６１】
また，制御論理部ＣＬからは，３−ビット行復号器ＣＤＥＣに送られる行アドレスと，３−ビット列復号器ＲＤＥＣに送られる列アドレスと，そして，マトリックスＭＡＴに送られる消去に関する少なくとも１つの信号ＤＥＬとが出力される。さらに，それは，３−ビット列復号器ＲＤＥＣの入力端子と，３−ビット行復号器ＣＤＥＣの入力端子とに接続されている。識別手段ＴＳＴは，書き込み時に不揮発性メモリＮＶＭに接続される書き込み手段ＷＭを制御する。
【００６２】
最初の段階で，不揮発性メモリＮＶＭは，以下の８つのワード，すなわち，０００，００１，０１０，０１１，１００，１０１，１１０，１１１をこの順番で含んでいる。
【００６３】
識別手段ＴＳＴが特定のセルにおいて，これらのワードの“不良”が見られることを確認すると，その不良セルに対応する行アドレス，例えば，０１１を書き込み手段ＷＭに送る。書き込み手段ＷＭは，このアドレスを用いて，不揮発性メモリＮＶＭにアドレスし，冗長行に対応する行アドレス，例えば，１１１を書き込みデータとして用い，そして，不揮発性メモリＮＶＭ上で書き込み動作を実行する。
【００６４】
最後に，不揮発性メモリＮＶＭは，以下の８つのワード，すなわち，０００，００１，１１１，１００，１０１，１１０，１１１をこの順番で含んでいる。この例では，別の“不良”を修正する可能性はない。こうした制御論理部ＣＬの設計および実施は，当業者の通常の活動と能力の範囲内にあるものである。
【００６５】
装置全体の制御はワイヤード，またはプログラムされたタイプの制御論理部ＣＬにまかされていることは明らかである。消去処理を実行する場合，これはこの実施例による方法にしたがって動作するように設定することができる。
【００６６】
識別手段ＴＳＴは，特殊な場合，マトリックスＭＡＴのセルに関する個別判別手段として，ワイヤードまたはプログラムされたタイプの論理を含み，例えば，この実施例の方法にしたがって動作するようにすることもできる。
【００６７】
この実施例に係る，不良に耐えることができるメモリ・デバイスは，データおよび／またはプログラムを記憶することが必要なすべての集積回路に好適に応用することができる。
【００６８】
【発明の効果】
以上説明した通り，この発明に係るセルの判別方法によれば，連続的なプログラミングおよび／または消去および確認工程を行うことにより第１の読み出し電圧（Ｖ１）を，セルに印加することによって，第１の値（Ｉ１）にほぼ等しい第１の読み出し電流が検出されるように，セルの絶縁ゲートを荷電状態にし，第２の読み出し電圧（Ｖ２）を印加し，第２の読み出し電圧（Ｖ２）に対する第２の読み出し電流（Ｉ（Ｂ））を検出し，第２の読み出し電流（Ｉ（Ｂ））の値を，第２の値（Ｉ２）と比較し，該比較の結果に基づいて，セルを第１または第２のクラスに交互に関連づけるようにするため，セルの特性を容易に，かつ，効率的に判別することができる。
【００６９】
また，この発明に係るセルの消去方法によれば，少なくとも１回の，高利得セルを識別するために設計された利得に基づいて前記セルの個々の判別工程を有し，前記個別の確認工程後に，前記高利得セルだけに影響を及ぼすようにするため，セルの内容を容易に，かつ，効率的に消去することができる。
【００７０】
さらに，この発明に係るメモリ・デバイスおよびそのメモリ・デバイスを用いた集積回路によれば，復号手段を少なくとも１つのアドレス・マッピング用不揮発性メモリで構成し，および，制御論理をマトリックスの列および／また行内のセル不良を確認する手段と，通常の動作中，該不良を補正するために，該不揮発性メモリ上に冗長列および／または行に対応するアドレスを書き込む書き込み手段とを具備し，加えて，これらが確認されること，および，消去操作中に，消去状態が利得が低下しないセルに対してだけ起きるであろうと予測するため，利得が低下したセルが存在している場合でも，セル・マトリックスを劣化させないことが可能となり，利得低下に耐えられるメモリ・デバイス（メモリセル）を得ることができる。
【図面の簡単な説明】
【図１】異なった閾値電圧を有するいくつかのメモリセルの特徴を，簡略化した電圧−電流座標で示した説明図である。
【図２】この発明に係るセル判別方法を示すフローチャートである。
【図３】この発明に係るセル消去方法を示すフローチャートである。
【図４】この発明に係るメモリ・デバイスの構成を示すブロック図である。
【図５】メモリセル・マトリックスを示す説明図である。
【図６】異なった閾値電圧を有するいくつかのメモリセルの特徴を，簡略化した電圧−電流座標で示した説明図である。
【符号の説明】
ＭＡＴ    マトリックス
ＲＩＤ    冗長行
ＲＤＥＣ  ３−ビット列復号器
ＣＤＥＣ  ３−ビット行復号器
ＮＶＭ    不揮発性メモリ
ＣＬ      制御論理部
ＷＭ      書き込み手段
ＴＳＴ    識別手段
ＤＥＬ    消去信号
【図１】
0003725581.tif 000002
【図２】
0003725581.tif 000003
【図３】
0003725581.tif 000004
【図４】
0003725581.tif 000005
【図５】
0003725581.tif 000006
【図６】
0003725581.tif 000007