(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に島状に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のドレイン領域と、
前記ドリフト領域内に、前記ドレイン領域からは離間して島状に設けられた、第２導電型のウェル領域と、
前記ウェル領域内に島状に設けられた、第１導電型のソース領域と、
前記ソース領域と前記ドリフト領域とに挟まれた前記ウェル領域の少なくとも一部の上に絶縁膜を介して設けられたゲート電極と、
前記ドリフト領域内で前記ドレイン領域と前記ソース領域との間に形成されたトレンチに設けられた誘電体層と、
前記誘電体層の内部に設けられ、所定の電位に設定される内部フィールドプレートと、
前記トレンチの内壁に沿って前記誘電体層を包囲するように設けられ、前記ドリフト領域とＰＮ接合を形成する第２導電型の拡散領域と、
を備えることを特徴とする半導体装置。
【請求項２】
半導体基板に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に島状に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のドレイン領域と、
前記ドリフト領域内に、前記ドレイン領域からは離間して島状に設けられた、第２導電型のウェル領域と、
前記ウェル領域内に島状に設けられた、第１導電型のソース領域と、
前記ソース領域と前記ドリフト領域とに挟まれた前記ウェル領域の少なくとも一部の上に絶縁膜を介して設けられたゲート電極と、
前記ドリフト領域内で前記ドレイン領域と前記ソース領域との間に形成された複数のトレンチと、
前記トレンチに設けられた誘電体層の内部に設けられ、所定の電位に設定される内部フィールドプレートと、
を備え、
複数の前記内部フィールドプレートは、前記ドレイン領域と前記ソース領域とを結ぶ第１の方向に並んで配置されており、
前記複数のトレンチは、相互に離間し、前記第１の方向に垂直な第２の方向に並んで配置されている、
ことを特徴とする半導体装置。
【請求項３】
半導体基板に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に島状に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のドレイン領域と、
前記ドリフト領域内に、前記ドレイン領域からは離間して島状に設けられた、第２導電型のウェル領域と、
前記ウェル領域内に島状に設けられた、第１導電型のソース領域と、
前記ソース領域と前記ドリフト領域とに挟まれた前記ウェル領域の少なくとも一部の上に絶縁膜を介して設けられたゲート電極と、
前記ドリフト領域内で前記ドレイン領域と前記ソース領域との間に形成されたトレンチに設けられた誘電体層と、
前記誘電体層の内部に設けられ、所定の電位に設定される内部フィールドプレートと、
前記ドレイン領域と前記ソース領域との間の前記ドリフト領域上に絶縁膜を介して設けられた、表面フィールドプレートと、
を備えることを特徴とする半導体装置。
【請求項４】
前記表面フィールドプレートは、互いに所定間隔をおいて複数設けられている、ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記表面フィールドプレートは、前記内部フィールドプレートを内包する前記誘電体層に対して、垂直に配置されている、ことを特徴とする請求項３または４に記載の半導体装置。
【請求項６】
前記表面フィールドプレートは、前記内部フィールドプレートと一体に構成されている、ことを特徴とする請求項３乃至５のいずれか１項に記載の半導体装置。
【請求項７】
半導体基板に形成された第１導電型のドリフト領域と、前記ドリフト領域内に島状に設けられ、前記ドリフト領域よりも不純物濃度の高いドレイン領域と、前記ドリフト領域内に、前記ドレイン領域からは離間して島状に設けられた第２導電型のウェル領域と、前記ウェル領域内に島状に設けられた第１導電型のソース領域と、前記ソース領域と前記ドリフト領域とに挟まれたウェル領域の少なくとも一部の上に絶縁膜を介して設けられたゲート電極と、を備えた半導体装置の製造方法であって、
前記ドリフト領域内の、前記ドレイン領域と前記ソース領域との間に、互いに隣接する複数の溝を形成する工程と、
前記溝の壁面に不純物拡散を行い、拡散層を形成する工程と、
前記溝の内壁を酸化し、前記拡散層に積層される酸化膜を形成する工程と、
前記溝に導体膜を埋め込み、内部フィールドプレートを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項８】
半導体基板に形成された第１導電型のドリフト領域と、前記ドリフト領域内に島状に設けられ、前記ドリフト領域よりも不純物濃度の高いドレイン領域と、前記ドリフト領域内に、前記ドレイン領域からは離間して島状に設けられた第２導電型のウェル領域と、前記ウェル領域内に島状に設けられた第１導電型のソース領域と、前記ソース領域と前記ドリフト領域とに挟まれたウェル領域の少なくとも一部の上に絶縁膜を介して設けられたゲート電極と、を備えた半導体装置の製造方法であって、
前記ドリフト領域内の、前記ドレイン領域と前記ソース領域との間に、互いに隣接する複数の溝を形成する工程と、
前記溝の内壁を酸化し、酸化膜を形成する工程と、
前記溝に導体膜を埋め込み、内部フィールドプレートを形成する工程と、
前記ドリフト領域の表面上に、導体層からなる表面フィールドプレートを形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項９】
前記表面フィールドプレートを形成する工程は、前記内部フィールドプレートを形成する工程と同時に行われる、ことを特徴とする請求項８に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高耐圧を有する半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
産業用パワースイッチ等に用いられるパワーデバイスとして、横型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）、横型ＩＧＢＴ（Insulated Gate Bipolar Transistor）等が使用されている。このうち、横型ＭＯＳＦＥＴは、半導体基板の表面側からプレーナ型拡散技術を用いて形成され、基板主面の水平（横）方向に主電流経路を持つ。
【０００３】
パワートランジスタは、高電圧下で使用され、高耐圧特性が要求される。さらに、パワースイッチ用のパワートランジスタには、高いスイッチング特性、すなわち、低いオン抵抗が必要とされる。
【０００４】
耐圧を高めるため、リサーフ構造を採用した横型ＭＯＳＦＥＴが開発されている。リサーフ構造は、ソースとドレインへの逆バイアス印加時に、ソースとドレインの間のドリフト層中に、空乏層が横方向に延びて耐圧を確保する構造である。リサーフ構造を用いた場合には、一般的なプレーナ構造の半導体素子に比べて、比較的小さな面積で高耐圧化を実現できる。
【０００５】
また、特公昭６３−５０８７１号、特開平５−１９０６９３号公報には、リサーフ構造の他にフローティングフィールドプレート（容量結合型フィールドプレート）構造を備えた横型ＭＯＳＦＥＴが開示されている。これらの横型ＭＯＳＦＥＴには、封止樹脂等の発生する外来イオンや電界によるリサーフ部分（空乏層形成部分）での電界バランスの影響を緩和するために、リサーフ構造の上方に絶縁層を介して複数の導体層（フィールドプレート）が設けられ、これらの導体層が互いに容量結合したものである。各導体層は、容量比に応じた電圧に固定可能であり、リサーフ部分の特定領域での電界集中を緩和することができ、耐圧の向上が図れる。
【０００６】
上記のように、フローティングプレートとリサーフ構造とを組み合わせた素子構造を採用すれば、ドリフト層の耐圧特性を低下させることなく、不純物濃度を高めることができる。すなわち、高耐圧を維持しつつ、オン抵抗を低くすることが可能となる。
【０００７】
【発明が解決しようとする課題】
しかし、上記素子構造を採用しても、フローティングプレートによる電位固定は、素子の表面だけに限られるため、著しい特性向上を図ることは困難である。即ち、従来の素子表面のみにフローティングゲートを備えた素子構造では、ドリフト領域の深部まで十分な電位固定を行うことはできず、低いオン抵抗を維持しつつ、十分な耐圧向上を図ることは困難であった。
【０００８】
上記事情を鑑みて、本発明は、耐圧の高い半導体装置およびその製造方法を提供することを目的とする。
また、本発明は、低いオン抵抗と高い耐圧とが両立された半導体装置およびその製造方法を提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の第１の観点にかかる半導体装置は、
半導体基板に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に島状に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のドレイン領域と、
前記ドリフト領域内に、前記ドレイン領域からは離間して島状に設けられた、第２導電型のウェル領域と、
前記ウェル領域内に島状に設けられた、第１導電型のソース領域と、
前記ソース領域と前記ドリフト領域とに挟まれた前記ウェル領域の少なくとも一部の上に絶縁膜を介して設けられたゲート電極と、
前記ドリフト領域内で前記ドレイン領域と前記ソース領域との間に形成されたトレンチに設けられた誘電体層と、
前記誘電体層の内部に設けられ、所定の電位に設定される内部フィールドプレートと、
前記トレンチの内壁に沿って前記誘電体層を包囲するように設けられ、前記ドリフト領域とＰＮ接合を形成する第２導電型の拡散領域と、
を備えることを特徴とする。
【００１０】
上記構成によれば、ドリフト領域内にＰＮ接合を形成する拡散領域を設けた、いわゆるリサーフ構造が形成される。この構成では、逆バイアスが印加されたときに、ＰＮ接合から形成される空乏層がドリフト領域に拡がる。これにより、ＰＮ接合がない場合に比較して、ドリフト領域をより高い不純物濃度とした場合であっても、高い耐圧を維持することができる。また、拡散領域は、トレンチの内壁に沿ってドリフト領域の深部にも配置されており、ドリフト領域全体に空乏層が均一に形成される。これにより、一層高い耐圧が得られる。
【００１４】
上記目的を達成するため、本発明の第２の観点にかかる半導体装置は、
半導体基板に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に島状に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のドレイン領域と、
前記ドリフト領域内に、前記ドレイン領域からは離間して島状に設けられた、第２導電型のウェル領域と、
前記ウェル領域内に島状に設けられた、第１導電型のソース領域と、
前記ソース領域と前記ドリフト領域とに挟まれた前記ウェル領域の少なくとも一部の上に絶縁膜を介して設けられたゲート電極と、
前記ドリフト領域内で前記ドレイン領域と前記ソース領域との間に形成された複数のトレンチと、
前記トレンチに設けられた誘電体層の内部に設けられ、所定の電位に設定される内部フィールドプレートと、
を備え、
複数の前記内部フィールドプレートは、前記ドレイン領域と前記ソース領域とを結ぶ第１の方向に並んで配置されており、
前記複数のトレンチは、相互に離間し、前記第１の方向に垂直な第２の方向に並んで配置されている、
ことを特徴とする。
【００１６】
上記構成によれば、各誘電体の間には電流経路が十分確保され、動作時のオン抵抗が低く維持されつつ、逆バイアス時の高い耐圧が得られる。
【００１９】
上記目的を達成するため、本発明の第３の観点にかかる半導体装置は、
半導体基板に形成された第１導電型のドリフト領域と、
前記ドリフト領域内に島状に設けられ、前記ドリフト領域よりも不純物濃度の高い第１導電型のドレイン領域と、
前記ドリフト領域内に、前記ドレイン領域からは離間して島状に設けられた、第２導電型のウェル領域と、
前記ウェル領域内に島状に設けられた、第１導電型のソース領域と、
前記ソース領域と前記ドリフト領域とに挟まれた前記ウェル領域の少なくとも一部の上に絶縁膜を介して設けられたゲート電極と、
前記ドリフト領域内で前記ドレイン領域と前記ソース領域との間に形成されたトレンチに設けられた誘電体層と、
前記誘電体層の内部に設けられ、所定の電位に設定される内部フィールドプレートと、
前記ドレイン領域と前記ソース領域との間の前記ドリフト領域上に、絶縁膜を介して設けられた、表面フィールドプレートと、
を備える。
【００２０】
上記構成によれば、ドレイン領域の内部だけでなく、表面付近の電界のばらつき、集中等が防がれる。さらに、外来イオン、電極配線等による、外部からの電界の影響は防がれる。これらのことから、より安定した高い耐圧が得られる。
【００２１】
例えば、前記表面フィールドプレートは、互いに所定間隔をおいて複数設けられている。さらに、前記表面フィールドプレートは、例えば、前記内部フィールドプレートを内包する前記誘電体層に対して、略垂直に配置されている。また、上記構成において、前記表面フィールドプレートは、前記内部フィールドプレートと実質的に一体に構成されていてもよい。これにより、内部フィールドプレートおよび表面フィールドプレートは、共通の電極による電位固定が可能となり、また、同一の工程で形成することができる。
【００２３】
上記目的を達成するため、本発明の第４の観点にかかる半導体装置の製造方法は、
半導体基板に形成された第１導電型のドリフト領域と、前記ドリフト領域内に島状に設けられ、前記ドリフト領域よりも不純物濃度の高いドレイン領域と、前記ドリフト領域内に、前記ドレイン領域からは離間して島状に設けられた第２導電型のウェル領域と、前記ウェル領域内に島状に設けられた第１導電型のソース領域と、前記ソース領域と前記ドリフト領域とに挟まれたウェル領域の少なくとも一部の上に絶縁膜を介して設けられたゲート電極と、を備えた半導体装置の製造方法であって、
前記ドリフト領域内の、前記ドレイン領域と前記ソース領域との間に、互いに隣接する複数の溝を形成する工程と、
前記溝の壁面に不純物拡散を行い、拡散層を形成する工程と、
前記溝の内壁を酸化し、前記拡散層に積層される酸化膜を形成する工程と、
前記溝に導体膜を埋め込み、内部フィールドプレートを形成する工程と、
を備えたことを特徴とする。
【００２５】
上記構成の方法によれば、ドリフト領域内にＰＮ接合を形成する拡散領域を設けた、いわゆるリサーフ構造を備えた絶縁ゲート型ＦＥＴが製造される。この構成を有する絶縁ゲート型ＦＥＴでは、逆バイアスが印加されたときに、ＰＮ接合から形成される空乏層がドリフト領域に拡がり耐圧を向上させる。また、拡散領域は、トレンチの内壁に沿ってドリフト領域の深部にも配置されており、ドリフト領域全体に空乏層が均一に形成される。これにより、高い耐圧が得られる。
【００２６】
上記目的を達成するため、本発明の第５の観点にかかる半導体装置の製造方法は、
半導体基板に形成された第１導電型のドリフト領域と、前記ドリフト領域内に島状に設けられ、前記ドリフト領域よりも不純物濃度の高いドレイン領域と、前記ドリフト領域内に、前記ドレイン領域からは離間して島状に設けられた第２導電型のウェル領域と、前記ウェル領域内に島状に設けられた第１導電型のソース領域と、前記ソース領域と前記ドリフト領域とに挟まれたウェル領域の少なくとも一部の上に絶縁膜を介して設けられたゲート電極と、を備えた半導体装置の製造方法であって、
前記ドリフト領域内の、前記ドレイン領域と前記ソース領域との間に、互いに隣接する複数の溝を形成する工程と、
前記溝の内壁を酸化し、酸化膜を形成する工程と、
前記溝に導体膜を埋め込み、内部フィールドプレートを形成する工程と、
前記ドリフト領域の表面上に、導体層からなる表面フィールドプレートを形成する工程と、
を備えたことを特徴とする。
【００２７】
上記構成によれば、ドレイン領域の内部だけでなく、表面付近の電界のばらつき、集中等が防がれ、より安定して高い耐圧が得られる。
【００２８】
上記構成の方法において、前記表面フィールドプレートを形成する工程は、前記内部フィールドプレートを形成する工程と同時に行われることが望ましい。
【００２９】
【発明の実施の形態】
本発明の実施の形態にかかる半導体装置について、以下図面を参照して説明する。本実施の形態の半導体装置は、横型ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）と、この横型ＭＯＳＦＥＴよりも電力容量の小さい複数の図示しない半導体素子を備え、全体としてパワースイッチ等として機能する。
【００３０】
図１に、本実施の形態にかかる半導体装置１１の上面図を示す。図１に示すように、半導体装置１１は、帯状のドレイン電極１２と、ドレイン電極１２を包囲するように環状に設けられたソース電極１３と、ソース電極１３の外周側に隣接したゲート電極１４と、を備える。半導体装置１１は、後述するように、各電極の下方にそれぞれ設けられた、ドレイン領域と、ソース領域と、ゲート絶縁膜と、を備える。ドレイン電極１２、ソース電極１３およびゲート電極１４の間には、ＢＰＳＧ等の絶縁膜１５が設けられている。
【００３１】
図２に、図１の一点鎖線の四角Ｘ内の拡大図を示す。なお、理解を容易にするため、図２において絶縁膜１５に覆われたドレイン電極１２、ソース電極１３およびゲート電極１４についても、実線にて示している。
【００３２】
図２に示すように、ドレイン電極１２と、ソース電極１３との間には、複数の帯状の第１のフィールドプレート１６が設けられている。第１のフィールドプレート１６は、ソース電極１３に沿って、ドレイン電極１２を包囲するように環状に設けられている。第１のフィールドプレート１６は、ポリシリコン等の導体膜から構成されている。
【００３３】
隣接する第１のフィールドプレート１６の間には、絶縁膜１５が介在している。最内周の第１のフィールドプレート１６は、ドレイン電極１２と電気的に接続しており、一方、最外周の第１のフィールドプレート１６は、ソース電極１３と電気的に接続している。ソース電極１３とドレイン電極１２との間に電圧が印加されたときには、隣接する第１のフィールドプレート１６は、シリコン酸化膜を介して隣接する他の第１のフィールドプレート１６とそれぞれ容量性結合する。
【００３４】
図３は、半導体装置１１の表面のドレイン電極１２、ソース電極１３、ゲート電極１４、第１のフィールドプレート１６および絶縁膜１５を除いた上面図を示す。
【００３５】
図３に示すように、半導体装置１１の表面領域には、ドレイン領域１７と、これに対向するウェル領域１８内に設けられたソース領域１９と、が設けられている。ソース領域１９は、ウェル領域１８に沿って、帯状に所定間隔で設けられている。
【００３６】
ドレイン領域１７とウェル領域１８との間の領域には、ドレインドリフト領域２０と第１のトレンチ２１とが設けられている。ドレインドリフト領域２０および第１のトレンチ２１は、ドレイン領域１７およびウェル領域１８と直交するように、交互に実質的に等間隔で配置されている。また、ウェル領域１８の外側（ドレイン領域１７の反対側）には、ドレインドリフト領域２０を介して、第２のトレンチ２２が設けられている。
【００３７】
図４は図２（および図３）のＡ−Ａ’線矢視断面を示す。すなわち、図４は、ドレイン領域１７とウェル領域１８との間の領域にドレインドリフト領域２０が主として配置された状態を示す。
【００３８】
図４に示すように、半導体装置１１は、Ｐ形の基板２３上に形成され、その一面には周知のエピタキシャル成長法により形成されたＮ形のドレインドリフト領域２０が形成されている。Ｐ形の基板２３とＮ形のドレインドリフト領域２０は、ＭＯＳＦＥＴよりも電力容量の小さい複数の図示しない半導体素子と共有している。
【００３９】
ドレインドリフト領域２０の表面領域には、Ｎ形の不純物拡散により形成された、ドレインドリフト領域２０よりも不純物濃度の高いＮ＋型のドレイン領域１７が設けられている。ドレイン領域１７の上には、ドレイン電極１２が設けられている。
【００４０】
また、ドレインドリフト領域２０の表面領域には、Ｐ形の不純物拡散により形成されたＰ形のウェル領域１８が設けられている。ウェル領域１８には、Ｎ形の不純物を拡散して形成されたＮ＋型のソース領域１９が島状に設けられている。Ｐ形のウェル領域１８とソース領域１９との上には、ソース電極１３がこれらと接触して設けられている。
【００４１】
ウェル領域１８の外側（ドレイン領域１７の反対側）には、第２のトレンチ２２が設けられている。第２のトレンチ２２の内壁には、シリコン酸化膜等の絶縁膜２４が薄く形成され、その内側には、ポリシリコン膜２５が埋設されている。ポリシリコン膜２５は上方に露出し、その露出面は、アルミニウム等からなるゲート電極１４と接触している。ポリシリコン膜２５は、不純物が導入されて所定の導電性が付与されている。絶縁膜２４は、ゲート絶縁膜として機能し、ゲート電極１４によりポリシリコン膜２５にゲート電圧を印加することにより、Ｐ形ウェル領域１８にチャネルが形成される。これにより、ドレインドリフト領域２０を主電流径路として、ソース領域１９とドレイン領域１７との間に電流が流れる。
【００４２】
半導体装置１１の表面近傍には、断面が方形の第１のフィールドプレート１６が複数設けられている。第１のフィールドプレート１６は、ドレインドリフト領域２０の上方に絶縁膜１５を介して配置されている。
【００４３】
図５は図２および図３のＢ−Ｂ’線矢視断面を示す。すなわち、図５は、ドレイン領域１７とウェル領域１８との間の領域に主として第１のトレンチ２１が配置された状態を示す。
【００４４】
図５に示すように、第１のトレンチ２１は、ドレインドリフト領域２０の深部に、Ｐ形基板２３の近傍まで達するように形成されている。第１のトレンチ２１の周囲には、Ｐ形の拡散領域２６が薄く形成されている。Ｐ形拡散領域２６は、後述するように、Ｎ形のドレインドリフト領域２０との界面でＰＮ接合を形成し、逆バイアス時には、空乏層を形成して耐圧を向上させる。
【００４５】
第１のトレンチ２１の内部は、シリコン酸化膜２８で充填されている。また、シリコン酸化膜２８の内部には、第２のフィールドプレート２７が埋設されている。第２のフィールドプレート２７は、半導体装置１１の主面に対して垂直に、表面側から深さ方向に、第１のトレンチ２１の底近くまで達するように略直線状に延びている。第２のフィールドプレート２７は、第１のトレンチ２１（シリコン酸化膜２８）の内部に、実質的に等間隔に複数設けられている。
【００４６】
図３を参照して、方形の第２のフィールドプレート２７は、帯状に延びる第１のトレンチ２１の内側に、実質的に等間隔にドレイン領域１７からソース領域１９にかけて複数並行に設けられている。図２と図３とを比較して、第２のフィールドプレート２７は、図示しない第１のフィールドプレート１６の直下に配置されている。
【００４７】
図５に戻り、第２のフィールドプレート２７は、その直上の第１のフィールドプレート１６とそれぞれ接続し、実質的に一体に形成されている。従って、最内周の第２のフィールドプレート２７は、第１のフィールドプレート１６を介してドレイン電極１２と電気的に接続している。また、最外周の第２のフィールドプレート２７は、第１のフィールドプレート１６を介してソース電極１３と電気的に接続している。第２のフィールドプレート２７同士の間には、シリコン酸化膜２８が介在している。ソース電極１３とドレイン電極１２との間に電圧が印加されたときには、互いに隣接する第２のフィールドプレート２７同士は、容量性結合する。
【００４８】
図５において、ソース電極１３とドレイン電極１２との間に逆バイアスが印加されたときに、第１のトレンチ２１の内壁を構成するＰ形の拡散領域２６は、いわゆるリサーフ構造として機能する。すなわち、Ｎ形のドレインドリフト領域２０とＰ形拡散領域２６との界面のＰＮ接合から空乏層が形成され、Ｐ形基板２３とドレインドリフト領域２０との界面のＰＮ接合から形成される空乏層と一体化する。
【００４９】
図３に示すように、第１のトレンチ２１は、ドレインドリフト領域２０に、所定間隔で複数形成されている。従って、順バイアス時の電流経路は十分に確保されているとともに、逆バイアス時には、隣接する第１のトレンチ２１間に挟まれたドレインドリフト領域２０は、対向するＰ形拡散領域２６等から形成される空乏層で満たされる。このように、Ｐ形拡散領域２６によって、ドレインドリフト領域２０に十分な空乏層が形成されることにより、高い耐圧特性が得られる。
【００５０】
ここで、さらに、第１のフィールドプレート１６および第２のフィールドプレート２７は、ＭＯＳＦＥＴにおける、いわゆるフローティングフィールドプレートとして機能し、耐圧特性をさらに向上させる。
【００５１】
すなわち、複数の第１のフィールドプレート１６は、図２および図４に示すように、ドレイン領域１７とソース領域１９との間の領域上に所定間隔をおいて配置されている。上述したように、第１のフィールドプレート１６は、ドレイン電極１２およびソース電極１３と電気的に接続されている。これにより、バイアス時にはドレインドリフト領域２０の表面には、容量比によって電位固定された第１のフィールドプレート１６が存在し、ドレインドリフト領域２０の表面近傍での特定の地点での電解集中は緩和される。
【００５２】
また、第２のフィールドプレート２７は、ドレインドリフト領域２０の深部にまで延在し、深さ方向への電位固定に寄与する。すなわち、第２のフィールドプレート２７は、第１のフィールドプレート１６とそれぞれ接続しており、バイアス時には容量比に応じて電位固定される。これにより、ドレインドリフト領域２０の深部においても、電界の集中は緩和される。
【００５３】
素子表面の第１のフィールドプレート１６と、素子深部に延びる第２のフィールドプレート２７を用い、そのサイズおよび間隔や、これらをとりまくシリコン酸化膜１５、２８の条件等を調整することにより、逆バイアス時のドレインドリフト領域２０を所望の電位に高精度に制御することができる。従って、ドレインドリフト領域２０の不純物濃度を高く設定しても、耐圧の低下を防ぎ、所望の耐圧を得ることができる。結果として、トレードオフの関係にある耐圧向上とオン抵抗の低減とをいずれも高水準で達成することが可能となる。
【００５４】
例えば、第２のフィールドプレート２７同士の間隔を適当に変化させることにより、第２のフィールドプレート２７同士の容量比を変化させ、電位分布を所望のように変化させることができる。また、第１のトレンチ２１同士の間隔を変化させて、その間のドレインドリフト領域２０のパターンを自由に変化させることができる。これと併せて、高電圧を印加したときに誘起する電界を見込んだ不純物量の分布をドレインドリフト領域２０に与えることにより、電流通過時の寄生電流の発生を抑えることができる。
【００５５】
さらにまた、図３に示すように、第２のフィールドプレート２７とリサーフ構造とを含む第１のトレンチ２１は、ドレイン領域１７とソース領域１９（ウェル領域１８）との間のドレインドリフト領域２０に、ドレイン領域１７と直交するように所定間隔で設けられている。このように、間隔を空けて第１のトレンチ２１を設けることにより、十分な主電流経路を確保することができる。従って、オン抵抗を増大させることなく、高耐圧が得られる。
【００５６】
以下、本実施の形態にかかる半導体装置１１の製造方法について、図面を参照して説明する。
【００５７】
まず、低濃度のＰ形基板２３に、比較的濃度の高いＮ形エピタキシャル層２０（０．１Ω〜２Ω程度）を形成する。続いて、図６（ａ）に示すように、フォトリソグラフィ技術およびエッチング技術により、複数の第１の溝３０を形成する。
【００５８】
次に、低濃度のＰ形不純物を、第１の溝３０内を選択的にドーピングし、図６（ｂ）に示すように、第１の溝３０の内壁にＰ形の不純物領域３１を形成する。続いて、第１の溝３０の内部の熱酸化を行い、図６（ｃ）に示すように、Ｐ形拡散領域２６上に積層されたシリコン酸化膜２８が形成される。ここで、各第１の溝３０の間隔は狭く形成されており、各第１の溝３０間のシリコン層は、ほとんどシリコン酸化膜２８に変化する。
【００５９】
続いて、第２の溝３２をフォトリソグラフィ技術およびエッチング技術により形成する。その後、熱酸化を行い、図７（ｄ）に示すように、第２の溝３２および基板表面にシリコン酸化膜３３を形成する。
【００６０】
次いで、図７（ｅ）に示すように、第１の溝３０および第２の溝３２の内部に、ＣＶＤ（Chemical Vapor Deposition）により、ポリシリコン膜を埋め込むとともに、表面全体に所定厚さの膜を形成する。このとき、不純物がドープされたポリシリコン膜を形成するか、または、成膜したポリシリコン膜に不純物を拡散法によりドーピングする。
【００６１】
続いて、フォトリソグラフィ技術およびエッチング技術を用いて、図７（ｆ）に示すように、表面のポリシリコン膜を所定の形状にパターニングする。これにより、第１のフィールドプレート１６およびこれと一体化した第２のフィールドプレート２７、ゲート電極として機能するポリシリコン膜２５が形成される。
【００６２】
さらに、Ｐ型の不純物を選択的にドーピングし、熱処理により所定の深さまで拡散させる。これにより、Ｐ形ウェル領域１８が形成される。その後、Ｎ形の不純物を選択的にドーピングし、熱処理により所定の深さまで拡散させる。これにより、図８（ｇ）に示すように、ドレイン領域１７およびソース領域１９が形成される。ここで、ウェル領域１８およびソース領域１９は、ＤＳＡ（Diffusin Self-Align）法により形成される。
【００６３】
続いて、表面に絶縁膜１５を形成し、熱処理を行う。その後、フォトリソグラフィ技術およびエッチング技術により、コンタクトの窓開け加工を行い、ＣＶＤ等によりアルミニウム等からなる電極を形成する。これにより、図８（ｈ）に示す半導体装置１１が形成され、以上で製造工程は終了する。
【００６４】
以上説明したように、本発明をＭＯＳＦＥＴに適用した半導体装置１１は、ＭＯＳＦＥＴの主電流経路となるドレインドリフト領域２０の表面近傍に第１のフィールドプレート１６を備える。さらに、ドレインドリフト領域２０に設けられた第１のトレンチ２１には、絶縁膜２８中に第２のフィールドプレート２７が埋設されている。これにより、ドレインドリフト領域２０の表面近傍だけでなく、深部においても、フィールドプレート効果が得られ、高い耐圧が得られる。
【００６５】
また、第１のトレンチ２１は、ドレイン領域１７およびウェル領域１８（ソース領域１９）の間に、所定の間隔で複数設けられている。これにより、電流の経路を十分に確保することができ、従って、低いオン抵抗と高い耐圧とが高水準に達成される。
【００６６】
本発明は、上記実施の形態に限られず、種々の変形、応用が可能である。以下、本発明に適用可能な上記実施の形態の変形態様について、説明する。
【００６７】
上記実施の形態では、第１のフィールドプレート１６同士および第２のフィールドプレート２７同士の間の絶縁膜は、シリコン酸化膜から構成されるものとした。しかし、シリコン酸化膜に限らず、第１のフィールドプレート１６および第２のフィールドプレート２７がそれぞれ所望の容量比で電気的結合をする誘電体膜であれば、シリコン窒化膜等いかなるものであってもよい。
【００６８】
上記実施の形態では、第２のトレンチ２１の周囲に、Ｎ形のドレインドリフト領域２０とＰＮ接合を形成するＰ型拡散領域２６を設ける構成とした。しかし、Ｐ型拡散領域２６を設けない構成も可能である。しかし、Ｐ形拡散領域２６を設けてＰＮ接合を形成させることにより、一層高い耐圧が得られることはもちろんである。
【００６９】
上記実施の形態では、ウェル領域１８と、ソース電極１９と、は、同一の電極（ソース電極１３）に接続されるものとした。しかし、ウェル領域１８と、ソース領域１９と、をそれぞれ別の電極（電源）に接続する構成としてもよい。
【００７０】
上記実施の形態では、Ｎチャネル型のＭＯＳＦＥＴを例として説明した。しかし、Ｐチャネル型のＭＯＳＦＥＴに適用することも勿論可能である。また、ＭＯＳＦＥＴに限らず、他の絶縁ゲート型のＦＥＴに適用してもよい。
【００７１】
また、基板２３とドレインドリフト領域２０との間にシリコン酸化膜等の絶縁膜を備え、いわゆるＳＯＩ（Silicon On Insulator）構造としてもよい。この場合、本発明を横型ＩＧＢＴ（Insulated Gate Bipolar Transistor）等に適用することができる。
【００７２】
さらに、本発明を、高耐圧の抵抗や、高耐圧のアイソレーションとして用いることも可能である。
【００７３】
【発明の効果】
以上説明したように、本発明によれば、耐圧の高い半導体装置およびその製造方法が提供される。
【図面の簡単な説明】
【図１】本発明の実施の形態にかかる半導体装置の上面図である。
【図２】本発明の実施の形態にかかる半導体装置の上面図である。
【図３】本発明の実施の形態にかかる半導体装置の上面図である。
【図４】本発明の実施の形態にかかる半導体装置のＡ−Ａ’線矢視断面図である。
【図５】本発明の実施の形態にかかる半導体装置のＢ−Ｂ’線矢視断面図である。
【図６】本発明の実施の形態にかかる半導体装置の製造工程を示す図である。
【図７】本発明の実施の形態にかかる半導体装置の製造工程を示す図である。
【図８】本発明の実施の形態にかかる半導体装置の製造工程を示す図である。
【符号の説明】
１１  半導体装置
１２  ドレイン電極
１３  ソース電極
１４  ゲート電極
１５  絶縁膜
１６  第１のフィールドプレート
１７  ドレイン領域
１８  ウェル領域
１９  ソース領域
２０  ドレインドリフト領域
２１  第１のトレンチ
２２  第２のトレンチ
２３  基板
２４  シリコン酸化膜
２５  ポリシリコン膜
２６  Ｐ形拡散領域
２７  第２のフィールドプレート
２８  シリコン酸化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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