(57)【特許請求の範囲】
【請求項１】
ＮＭＯＳトランジスタのゲート電極としてＮ型電極、ＰＭＯＳトランジスタのゲート電極としてＰ型電極を用いるデュアルゲート型ＣＭＯＳのゲート電極の製造において、
ゲート酸化膜上にポリシリコン層を形成する工程と、
前記ポリシリコン層のＰ型ゲート電極予定領域と前記ＰＭＯＳトランジスタのソース・ドレイン予定領域上の前記ポリシリコン層とを含むＰ型ポリシリコン部位をＰ型にドーピング加工する工程と、
前記ポリシリコン層のＮ型ゲート電極予定領域と前記ＮＭＯＳトランジスタのソース・ドレイン予定領域上の前記ポリシリコン層とを含むＮ型ポリシリコン部位を含み、前記Ｐ型のポリシリコン層を除く全ての前記ポリシリコン層をＮ型にドーピング加工する工程と、
前記Ｐ型ゲート電極予定領域及び前記Ｎ型ゲート電極予定領域をマスクで覆う工程と、
Ｎ型のドーパント濃度が高くなるほどエッチング速度が大きくなり、Ｐ型のドーパント濃度が高くなるほどエッチング速度が小さくなるエッチング加工により、前記ポリシリコン層をエッチング加工し、最もエッチング速度の速いＮ型にドーピングした部位について終点検出して、Ｎ型電極およびＰ型電極を形成する工程と、
前記エッチング加工に引き続き、ゲート酸化膜の損傷を防止して、Ｐ型にドーピングした部位におけるエッチング残渣を除去する工程と
を有することを特徴とするデュアルゲート型ＣＭＯＳのゲート電極の製造方法。
【請求項２】
前記Ｎ型電極としてＮ型ポリシリコンおよびそのシリサイドを用い、さらに前記Ｐ型電極としてＰ型ポリシリコンおよびそのシリサイドを用いることを特徴とする請求項１記載のデュアルゲート型ＣＭＯＳのゲート電極の製造方法。
【請求項３】
前記エッチング加工を反応性イオンエッチング（ＲＩＥ）で実施することを特徴とする請求項１または２記載のデュアルゲート型ＣＭＯＳのゲート電極の製造方法。
【請求項４】
前記Ｐ型にドーピングした部位におけるエッチング残渣を除去する工程において、前記ポリシリコンが前記ゲート酸化膜よりも選択比が高いポリシリコン除去加工を施すことを特徴とする
請求項１、２または３記載のデュアルゲート型ＣＭＯＳのゲート電極の製造方法。
【請求項５】
前記Ｐ型にドーピングした部位におけるエッチング残渣を除去する工程において、エッチングの終了したＮ型ポリシリコンの部位をマスクし、前記マスクされない部位の除去加工を施すことを特徴とする
請求項１、２または３記載のデュアルゲート型ＣＭＯＳのゲート電極の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＭＯＳトランジスタを含む半導体装置に関する。特にデュアルゲート型のＣＭＯＳ装置の電極の製造技術に関するものである。
【０００２】
【発明が解決しようとする課題】
半導体素子の微細化に伴い、短チャネル効果が深刻な問題となり、Ｐ型トランジスタとして従来の埋め込みチャネル型から、表面チャネル型への変更が検討されている。Ｎ型と同様にＰ型トランジスタも表面チャネル型とすれば、パンチスルーに強いこと等により、埋め込み型より短いゲート長で使用できるという利点がある。
この場合、ゲート電極は埋め込み型のＮ型に対しＰ型を用いる。よって、ＣＭＯＳを構成する場合、Ｎ型トランジスタにＮ型電極、Ｐ型トランジスタにＰ型電極となり、２つの極性の電極を用いることになる。
これをデュアルゲートと称する。（これに対し、従来のＮ型電極のみをシングルゲートと称する。）
【０００３】
デュアルゲート型のＣＭＯＳ装置の電極の製造は、ポリシリコンをドープ加工ののち、エッチング加工するプロセスが一般的である。このような従来のデュアルゲート型ＣＭＯＳのゲート電極の製造方法として、Ｎ型ポリシリコン部位形成プロセスを図８に示す。またＰ型ポリシリコン部位形成プロセスを図９に示す。さらに、従来のデュアルゲート型ＣＭＯＳのゲート電極の製造工程におけるイオン注入完了時のポリシリコン部位の状態を図１０に示す。
【０００４】
図８で、ゲート電極用ポリシリコン膜５１上の、Ｎ型電極に加工されるポリシリコン領域をＮ型でドーピング加工する。領域を限定するため、必要とするＮ型ポリシリコン部位５２に対応する位置に窓が開けられた第１マスク５３で覆い、燐イオン注入で  Ｎ型ポリシリコン部位５２を形成させる。
Ｎ型ポリシリコン部位５２は、Ｎ型ゲート電極予定領域５４およびソース・ドレイン予定領域５５を含めるよう設定される。
【０００５】
このようにしてＮ型にドープされたＮ型ポリシリコン部位５２が形成されると、つぎに図９に示すように、Ｐ型ポリシリコン部位５７のみを開いた第２マスク５６で覆い、Ｐ型ポリシリコン部位５７のみをＰ型にドーピング加工する。Ｐ型ポリシリコン部位５７には、Ｐ型ゲート電極予定領域５８とソース・ドレイン予定領域５９が含まれている。このドーピング加工は、Ｐ型のイオンをイオン注入するか、あるいはプレデポジション等で行う。
【０００６】
以上のドーピング加工の結果、図１０に示すように、Ｎ型ポリシリコン部位５２とＰ型ポリシリコン部位５７が形成される。
イオン注入でドープ加工する場合、マスクは通常ＬＯＣＯＳのデータを利用して作成するため、イオンが注入される部分はソース・ドレイン部程度の面積となる。よって、ＣＭＯＳで回路を構築する場合、Ｎ型とＰ型でドープされたポリシリコンの面積はほぼ等しくチップに占める面積は小さく、残りの大部分の面積を占める部分はノンドープのポリシリコン部位６０となる。
【０００７】
ところで、通常電極材料としてはポリシリコンを用いるが、ドーパントによりＲＩＥ時のエッチレートが異なる。図１１に示すように、ノンドープのポリシリコンに対し、Ｎ型ではリンの濃度を高くするほどエッチレートＲが大きくなる。一方、Ｐ型ではボロンの濃度が高くなるのに従って逆にノンドープのポリシリコンよりもエッチレートが小さくなる。また、通常エッチングの対象となるのはノンドープの部分の面積が一番大きいので、エッチング時の終点検出はノンドープのポリシリコンのエッチングで決まる。
【０００８】
この結果、図１２に示すように、ノンドープポリシリコン６０よりもエッチングが速く進むＮ型ポリシリコン５２の下のゲート酸化膜６１が過剰にエッチングされるという問題が発生する。スケーリング則に従ってゲート酸化膜は薄膜化されているため（例えば０．２５μｍ世代では８ｎｍ程度以下、０．１８μｍ世代では６ｎｍ程度以下）オーバーエッチングによって酸化膜がなくなるばかりか、場合によってはソース・ドレインとなるべきＳｉ基板６３が削られて損傷６２を受けるという問題があった。この場合、ソース・ドレイン拡散層にダメージを受けた部分が生じてしまい、リーク電流が多い等、正常な動作が期待できなくなるという不都合  不具合いが生じていた。こうした事情は、Ｐ型のポリシリコンで終点検出が決まる場合も同様である。
【０００９】
本発明は従来技術の前記のような課題や欠点を解決するためなされたもので、その目的は酸化膜やソース・ドレイン予定領域（すなわちＳ／Ｄ層となるべきＳｉ基板上の領域）への過剰エッチングの防止が可能なデュアルゲート型ＣＭＯＳのゲート電極の製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
前記課題を解決するため本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造方法は、ＮＭＯＳトランジスタのゲート電極としてＮ型電極、ＰＭＯＳトランジスタのゲート電極としてＰ型電極を用いるデュアルゲート型ＣＭＯＳのゲート電極の製造において、ＮＭＯＳトランジスタのゲート電極としてＮ型電極、ＰＭＯＳトランジスタのゲート電極としてＰ型電極を用いるデュアルゲート型ＣＭＯＳのゲート電極の製造において、ゲート酸化膜上にポリシリコン層を形成する工程と、前記ポリシリコン層のＰ型ゲート電極予定領域と前記ＰＭＯＳトランジスタのソース・ドレイン予定領域上の前記ポリシリコン層とを含むＰ型ポリシリコン部位をＰ型にドーピング加工する工程と、前記ポリシリコン層のＮ型ゲート電極予定領域と前記ＮＭＯＳトランジスタのソース・ドレイン予定領域上の前記ポリシリコン層とを含むＮ型ポリシリコン部位を含み、前記Ｐ型のポリシリコン層を除く全ての前記ポリシリコン層をＮ型にドーピング加工する工程と、前記Ｐ型ゲート電極予定領域及び前記Ｎ型ゲート電極予定領域をマスクで覆う工程と、Ｎ型のドーパント濃度が高くなるほどエッチング速度が大きくなり、Ｐ型のドーパント濃度が高くなるほどエッチング速度が小さくなるエッチング加工により、前記ポリシリコン層をエッチング加工し、最もエッチング速度の速いＮ型にドーピングした部位について終点検出して、Ｎ型電極およびＰ型電極を形成する工程と、前記エッチング加工に引き続き、ゲート酸化膜の損傷を防止して、Ｐ型にドーピングした部位におけるエッチング残渣を除去する工程とを有することを特徴とする。
【００１１】
あるいは前記Ｎ型電極としてＮ型ポリシリコンおよびそのシリサイドを用い、さらに前記Ｐ型電極としてＰ型ポリシリコンおよびそのシリサイドを用いることを特徴とする。
【００１２】
上記の本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造方法は、好ましくは、前記エッチング加工を反応性イオンエッチング（ＲＩＥ）で実施することを特徴とする。
【００１３】
上記の本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造方法は、好ましくは、前記Ｐ型にドーピングした部位におけるエッチング残渣を除去加工を施す工程において、前記ポリシリコンが前記ゲート酸化膜よりも選択比が高いポリシリコン除去加工を施すことを特徴とする。
【００１４】
上記の本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造方法は、好ましくは、前記Ｐ型にドーピングした部位におけるエッチング残渣を除去加工を施す工程において、エッチングの終了したＮ型ポリシリコンの部位をマスクし、前記マスクされない部位の除去加工を施すことを特徴とする。
【００１６】
本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造方法によれば、ゲート電極を形成するポリシリコン層のエッチングの終点判断が、最もエッチング速度の速い部位に基づいて判断されるから、過剰側に振れることがない。
【００１７】
【発明の実施の形態】
本発明は、ＲＩＥ時最もエッチング速度の速い部位に関して終点検出を行って、過剰にエッチングが進むのを防止することを骨子とする。添付図面のうち、図１は、本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造方法の一実施形態で、Ｐ型ポリシリコン部位形成プロセスの説明図である。また図２は、Ｎ型ポリシリコン部位形成プロセスの説明図である。さらに図３は、イオン注入完了時のポリシリコン部位の状態の説明図である。そして図４は、ゲート電極の製造工程におけるデバイス構造図である。
【００１８】
さらに図５は、本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造方法のエッチング工程の説明図である。図６は、続きのエッチング工程の説明図である。そして図７は、完成したＮ型およびＰ型ゲート電極の模式図である。
【００１９】
上記の各図に基づいて、本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造方法のプロセスを説明する。図１および図４に示すように、基板１４表面に添加されたゲート電極用ポリシリコン膜１上の、Ｐ型電極に加工されるポリシリコン領域をＰ型でドーピング加工する。領域を限定するため、必要とするＰ型ポリシリコン部位２に対応する位置に窓が開けられた第１マスクで覆い、ＢＦ２イオン注入で  Ｂドーパントを導入し、Ｐ型ポリシリコン部位２を形成させる。Ｐ型ポリシリコン部位２は、Ｐ型ゲート電極予定領域３およびソース・ドレイン予定領域４を含めるよう設定される。
【００２０】
このようにしてＰ型にドープされたＰ型ポリシリコン部位２が形成されると、つぎに図２に示すように、Ｐ型ポリシリコン部位２のみを第２マスク６で覆い、それ以外のポリシリコン部位をＮ型にドーピング加工する。このドーピング加工は、Ｎ型のイオンをイオン注入するか、あるいはＰＯＣ１３を利用したプレデポジション等で行う。
このようにして、図３に示すように、Ｎ型ポリシリコン部位９が形成される。Ｎ型ポリシリコン部位９には、Ｎ型ゲート電極予定領域７とソース・ドレイン予定領域８が含まれている。
【００２１】
ドーピング加工では、イオン注入として通常Ｎ型にはリンを、またＰ型にはＢＦ２でボロンＢを導入するが、これに限定するものではなく、Ｎ型としてＡｓ（ヒ素）やＳｂ（アンチモン）等を、Ｐ型のイオン種として、ＢＦ2 ではなく、Ｂ等を用いても良い。また、プロセスの都合上複数のイオンが含まれることはあり得る。
なお、ドーピング法としてはこのほかにｉｎ−ｓｉｔｕ  ｄｏｐｅｄ  ＰｏｌｙやＰＯＣ１３を利用したプレデポジション、あるいはＢＳＧ等の固相拡散源からの拡散を用いることもできる。または、イオン注入とこれらのうち複数を組み合わせてもよい。
【００２２】
イオン注入の場合、マスクは通常ＬＯＣＯＳのデータを利用して作成するため、イオンが注入される部分はＳ／Ｄ部程度の面積となる。よって、本発明では、Ｐ型でドープされたポリシリコンの面積のチップに占める面積は小さく、残りの大部分の面積を占める部分はＮ型ポリシリコンとなる。
したがって前記のドーピング加工の結果、ゲート電極用ポリシリコン膜１は、小面積のＰ型ポリシリコン部位２と、大面積を占めるＮ型ポリシリコン部位９に色分けされた。
【００２３】
このように、本発明では、Ｐ型でドープされるべき部分以外のポリシリコンは、すべてまたは大部分がＮ型でドーピングされる。こののち、ＲＩＥによるエッチング加工によってＮ型電極およびＰ型電極を形成するが、本発明ではエッチング制御にあたり、最もエッチング速度の速い部位について終点検出する。
前記のように、Ｎ型ポリシリコンのエッチング速度が速い（エッチレートが大きい）から、ＲＩＥ加工の終点検出は大部分の面積を占めるＮ型ポリシリコンで行われる。
この結果、エッチレートの大きいＮ型ポリシリコンのエッチング終点の検出時にエッチングを終了させることにより、オーバーエッチングによるＮ型のポリシリコンの下の酸化膜や基板の損傷を防ぐことができる。
【００２４】
つぎに、本発明による方法では、図５に示すように、Ｐ型ポリシリコン部位２（あるいはノンドープのポリシリコン部位）においては、逆にアンダーエッチングによる残渣分２Ａを生ずる場合があるが、本発明では、Ｎ型ポリシリコン部位９のエッチングの終了時点（あるいは終了前後）にポリシリコンと酸化膜の選択比が高いエッチング条件でオーバーエッチングを行う。
【００２５】
または、図６に示すように、レジスト１５等でエッチングの終了したＮ型ポリシリコン部位９を保護し、Ｐ型ポリシリコン２の残渣分２ＡのエッチングをＲＩＥなどで続行してもよい。
【００２６】
以上のプロセスにより、図７に示されるように正常なＮ型ゲート電極２０とＰ型ゲート電極２１が製造される。しかも、過剰なエッチングによるソース・ドレインとなるべき酸化膜や基板の損傷を防止できるから、正常なソース・ドレイン接合が形成できる。
【００２７】
なお、Ｎ型電極としてＮ型ポリシリコン以外にも、そのシリサイドを用いることができる。さらに前記Ｐ型電極としてＰ型ポリシリコン以外に、そのシリサイドを用いることができる
【００２８】
【発明の効果】
以上説明した様に、本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造方法は、ゲート電極を形成するポリシリコン層のエッチング進行を、最もエッチング速度の速い部位に基づいて終点判断するものであるから、過剰なエッチングを防止でき、これによってゲート酸化膜の損傷をはじめ、ソース・ドレインとなるべきシリコン基板の損傷を避けることができる。この結果、ＣＭＯＳ装置の歩留まりならびに信頼性を向上させることができる。
【図面の簡単な説明】
【図１】  本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造方法の一実施形態で、Ｐ型ポリシリコン部位形成プロセスの説明図である。
【図２】  本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造方法の一実施形態で、Ｎ型ポリシリコン部位形成プロセスの説明図である。
【図３】  本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造工程におけるイオン注入完了時のポリシリコン部位の状態の説明図である。
【図４】  本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造工程におけるデバイス構造図である。
【図５】  本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造方法のエッチング工程の説明図である。
【図６】  本発明に係るデュアルゲート型ＣＭＯＳのゲート電極の製造方法のエッチング工程の説明図である。
【図７】  完成したＮ型およびＰ型ゲート電極の模式図である。
【図８】  従来のデュアルゲート型ＣＭＯＳのゲート電極の製造方法で、Ｎ型ポリシリコン部位形成プロセスの説明図である。
【図９】  従来のデュアルゲート型ＣＭＯＳのゲート電極の製造方法で、Ｐ型ポリシリコン部位形成プロセスの説明図である。
【図１０】  従来のデュアルゲート型ＣＭＯＳのゲート電極の製造工程におけるイオン注入完了時のポリシリコン部位の状態の説明図である。
【図１１】  ドーパントとエッチング速度の関係の説明図である。
【図１２】  従来のデュアルゲート型ＣＭＯＳのゲート電極の製造工程におけるエッチング完了時の状態の説明図である。
【符号の説明】
１……ポリシリコン膜、２……Ｐ型ポリシリコン部位、２Ａ……残渣分、３……Ｐ型ゲート電極予定領域、４……ソース・ドレイン予定領域、５……第１マスク、６……第２マスク、７……Ｎ型ゲート電極予定領域、８……ソース・ドレイン予定領域、９……Ｎ型ポリシリコン部位、１１……フィールド酸化膜、１２……ゲート酸化膜、１３……ウエル、１４……基板、１５……レジスト、２０……Ｎ型ゲート電極、２１……Ｐ型ゲート電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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