(57)【特許請求の範囲】
【請求項１】
２つの電源線間に直列に接続された２つのスイッチ素子をスイッチ制御するための第１及び第２の昇圧クロックを生成する昇圧クロック生成回路と、
前記第１及び第２の昇圧クロックに基づくチャージポンプ動作により昇圧した電圧を出力するチャージポンプ回路とを含み、
前記昇圧クロック生成回路は、
第１の電源電圧が供給される第１の電源供給線と、前記第１の昇圧クロックが出力される第１のクロック出力線との間に接続される第１のスイッチ回路と、
第２の電源電圧が供給される第２の電源供給線と、前記第１のクロック出力線との間に接続される第２のスイッチ回路と、
第３の電源電圧が供給された第３の電源供給線と、前記第２の昇圧クロックが出力される第２のクロック出力線との間に接続される第３のスイッチ回路と、
第４の電源電圧が供給される第４の電源供給線と、前記第２のクロック出力線との間に接続される第４のスイッチ回路と、
を含み、
前記第１及び第２のスイッチ回路は、第１のクロックに基づき、排他的にオンとなるようにオンオフ制御され、
前記第３及び第４のスイッチ回路は、第２のクロックに基づき、排他的にオンとなるようにオンオフ制御され、
前記第１のスイッチ回路のオン状態の電流駆動能力が、前記第３のスイッチ回路のオン状態の電流駆動能力と異なり、
前記第２のスイッチ回路のオン状態の電流駆動能力が、前記第４のスイッチ回路のオン状態の電流駆動能力と異なり、
前記チャージポンプ回路は、
第１〜第（Ｎ＋１）（Ｎは３以上の整数）の電源線と、
第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｎのスイッチ素子の一端が第（Ｎ＋１）の電源線に接続され、第１及び第２Ｎのスイッチ素子を除く残りのスイッチ素子が前記第１のスイッチ素子の他端と前記第２Ｎのスイッチ素子の他端との間に直列に接続された第１〜第２Ｎのスイッチ素子と、
各昇圧用キャパシタの一端が、第ｊ（１≦ｊ≦２Ｎ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子が接続された第ｊの接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子が接続された第（ｊ＋２）の接続ノードに接続された第１〜第（Ｎ−１）の昇圧用キャパシタと、
各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｎ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｎ−２）の安定化用キャパシタと、
を含み、
第ｍ（１≦ｍ≦２Ｎ−１、ｍは整数）のスイッチ素子と第（ｍ＋１）のスイッチ素子とが排他的にスイッチ制御され、第ｑ（１≦ｑ≦Ｎ、ｑは整数）の電源線と第（ｑ＋１）の電源線の間の電圧を第１及び第２の電源線の間とすることで、前記第１及び第（Ｎ＋１）の電源線の間に、前記第１及び第２の電源線の間の電圧をＮ倍に昇圧した電圧を出力し、
前記第１〜第２Ｎのスイッチ素子のうち２つの電源線間に直列に接続された２つのスイッチ素子が、前記第１及び第２の昇圧クロックに基づいてスイッチ制御されることを特徴とする半導体装置。
【請求項２】
請求項１において、
前記第２の電源電圧が、前記第１の電源電圧よりも高電位であり、
前記第４の電源電圧が、前記第３の電源電圧よりも高電位であり、
前記第１及び第２のクロックは、同位相であり、
前記第１のスイッチ回路のオン状態の電流駆動能力が、前記第３のスイッチ回路のオン状態の電流駆動能力より小さく、
前記第２のスイッチ回路のオン状態の電流駆動能力が、前記第４のスイッチ回路のオン状態の電流駆動能力より大きいことを特徴とする半導体装置。
【請求項３】
請求項１において、
前記第２の電源電圧が、前記第１の電源電圧よりも高電位であり、
前記第４の電源電圧が、前記第３の電源電圧よりも高電位であり、
前記第１及び第２のクロックは、逆位相であり、
前記第１のスイッチ回路のオン状態の電流駆動能力が、前記第４のスイッチ回路のオン状態の電流駆動能力より小さく、
前記第２のスイッチ回路のオン状態の電流駆動能力が、前記第３のスイッチ回路のオン状態の電流駆動能力より大きいことを特徴とする半導体装置。
【請求項４】
請求項１乃至３のいずれかにおいて、
前記第１〜第４のスイッチ回路の各スイッチ回路は、トランジスタであることを特徴とする半導体装置。
【請求項５】
請求項１乃至４のいずれかにおいて、
前記チャージポンプ回路は、
第Ｎの電源線と第（Ｎ＋１）の電源線との間に接続された第（Ｎ−１）の安定化用キャパシタを更に含み、
前記第（Ｎ−１）の安定化用キャパシタが、
前記第２の期間において第（Ｎ−１）の昇圧用キャパシタから放電された電荷を蓄積することを特徴とする半導体装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記第１及び第（Ｎ＋１）の電源線と電気的に接続された第１及び第２の端子を含み、
半導体装置の外部で、前記第１及び第２の端子の間にキャパシタが接続されることを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
前記昇圧クロック生成回路の前記第１〜第４の電源供給線の各電源供給線が、
前記チャージポンプ回路の第１〜第（Ｎ＋１）の電源線のいずれか１つ又は前記第１〜第（２Ｎ−１）の接続ノードのいずれか１つと電気的に接続されることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、昇圧クロック生成回路及び半導体装置に関する。
【０００２】
【従来の技術】
表示装置として、電気光学装置を含む液晶表示装置が用いられることがある。液晶表示装置を電子機器に搭載することで、電子機器の小型化と低消費電流化とを両立させることができる。
【０００３】
ところで、液晶表示装置の駆動には高い電圧が必要とされる。従って、電気光学装置を駆動するドライバＩＣ（Integrated Circuit）（広義には半導体装置）は、高い電圧を生成する電源回路を内蔵することがコストの観点からも望ましい。この場合、電源回路は、昇圧回路を含む。昇圧回路は、高電位側のシステム電源電圧ＶＤＤと、低電位側の接地電源電圧ＶＳＳとの間の電圧を昇圧して、液晶駆動用の出力電圧Ｖｏｕｔを生成する。
【０００４】
このような昇圧回路として、いわゆるチャージポンプ方式で昇圧した電圧を生成するチャージポンプ回路を用いることで、低消費化を図ることができる。チャージポンプ回路は、キャパシタを含む。液晶パネルとドライバＩＣとをモジュール化した液晶パネルモジュールでは、チャージポンプ回路のキャパシタをＩＣ内に内蔵することにより、実装工程の簡略化と、トータルコストの削減とを図ることができる。例えば、５倍昇圧を行う一般的なチャージポンプ回路では５個のキャパシタを必要とするため、上記の観点から、これらキャパシタをＩＣ内に内蔵するメリットは大きい。
【０００５】
【特許文献１】
特開２００１−２１１６３５号公報
【０００６】
【発明が解決しようとする課題】
チャージポンプ回路のキャパシタをドライバＩＣ内に内蔵した場合、外付けの場合と同じ容量を得るために、内蔵するキャパシタの面積が大きくなってしまいコストが高くなる。一方、内蔵するキャパシタの面積を小さくすると、消費電流が多くなる。このように、内蔵するキャパシタの面積と消費電流とがトレードオフの関係にある。
【０００７】
従って、キャパシタの面積を小さくしてコストを削減するため、小容量のキャパシタを用いて従来と同じ能力（電荷供給能力、電流駆動能力或いは負荷駆動能力）を有するチャージポンプ回路が求められる。言い換えれば、キャパシタの面積が同じ（コストが同じ）で、従来の容量内蔵昇圧回路と同じ能力を有し、より一層の低消費電流化が可能なチャージポンプ回路が求められる。
【０００８】
また、ＩＣに外付けされたキャパシタ１個当たりの容量は０．１〜１μＦであり、ＩＣ内に内蔵されたキャパシタ１個当たりの容量は１ｎＦ程度である。そのため、従来の容量を内蔵しない昇圧回路と同じ能力を得るためには、チャージポンプ回路のスイッチ素子のスイッチング周波数を大きくする必要があり、キャパシタの充放電電流の増加による消費電流の増大を招く。従って、キャパシタの充放電電流を低減するチャージポンプ回路を提供することが望まれる。
【０００９】
更に、上述の効果を得ることができても、スイッチ素子の数が増加し、昇圧クロックを生成する回路の規模が増大してしまうと、コスト削減の効果が薄れてしまう。このため、上述の効果を得るチャージポンプ回路の昇圧クロックを、より簡素な構成で生成する必要がある。
【００１０】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的は、負荷駆動能力を低下させることなく、低コスト化及び低消費化を両立させるチャージポンプ回路を含む半導体装置を提供することにある。
【００１１】
また本発明の他の目的は、上述のような効果を得ることができる半導体装置においてスイッチ素子数が増加しても、簡素な構成で昇圧クロックを生成できる昇圧クロック生成回路を提供することにある。
【００１２】
【課題を解決するための手段】
上記課題を解決するために本発明は、チャージポンプ回路において２つの電源線間に直列に接続された２つのスイッチ素子をスイッチ制御するための第１及び第２の昇圧クロックを生成する昇圧クロック生成回路であって、第１の電源電圧が供給される第１の電源供給線と、第１の昇圧クロックが出力される第１のクロック出力線との間に接続される第１のスイッチ回路と、第２の電源電圧が供給される第２の電源供給線と、前記第１のクロック出力線との間に接続される第２のスイッチ回路と、第３の電源電圧が供給された第３の電源供給線と、第２の昇圧クロックが出力される第２のクロック出力線との間に接続される第３のスイッチ回路と、第４の電源電圧が供給される第４の電源供給線と、前記第２のクロック出力線との間に接続される第４のスイッチ回路とを含み、前記第１及び第２のスイッチ回路は、第１のクロックに基づき、排他的にオンとなるようにオンオフ制御され、前記第３及び第４のスイッチ回路は、第２のクロックに基づき、排他的にオンとなるようにオンオフ制御され、前記第１のスイッチ回路のオン状態の電流駆動能力が、前記第３のスイッチ回路のオン状態の電流駆動能力と異なり、前記第２のスイッチ回路のオン状態の電流駆動能力が、前記第４のスイッチ回路のオン状態の電流駆動能力と異なる昇圧クロック生成回路に関係する。
【００１３】
本発明においては、第１及び第３のスイッチ回路の電流駆動能力と、第２及び第４のスイッチ回路の電流駆動能力とを互いに異ならせることで、第１の昇圧クロックの立ち上がり時間及び立ち下がり時間と、第２の昇圧クロックの立ち上がり時間及び立ち下がり時間とを異ならせることができる。従って、第１及び第２のクロックに応じて、第１の昇圧クロックの立ち上がり期間及び立ち下がり期間と、第２の昇圧クロックの立ち上がり期間及び立ち下がり期間とが重ならない（非重複となる）ようにすることができる。こうすることで、チャージポンプ回路において２つの電源線間に直列に接続された２つのスイッチ素子のスイッチ制御を、第１及び第２の昇圧クロックで行うことにより、２つのスイッチ素子に流れる貫通電流を削減できる。更に、第１及び第２の昇圧回路を非常に簡素な構成で生成することができ、回路規模の増大を抑えることができる。
【００１４】
また本発明に係る昇圧クロック生成回路では、前記第２の電源電圧が、前記第１の電源電圧よりも高電位であり、前記第４の電源電圧が、前記第３の電源電圧よりも高電位であり、前記第１及び第２のクロックは、同位相であり、前記第１のスイッチ回路のオン状態の電流駆動能力が、前記第３のスイッチ回路のオン状態の電流駆動能力より小さく、前記第２のスイッチ回路のオン状態の電流駆動能力が、前記第４のスイッチ回路のオン状態の電流駆動能力より大きくてもよい。
【００１５】
本発明によれば、例えばチャージポンプ回路を構成するトランジスタであって、２つの電源線間に直列に接続された２つのｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのゲート端子に、第１及び第２の昇圧クロックを供給することにより、２つのＭＯＳトランジスタが同時にオンすることがなくなり、貫通電流を削減できる。
【００１６】
また本発明に係る昇圧クロック生成回路では、前記第２の電源電圧が、前記第１の電源電圧よりも高電位であり、前記第４の電源電圧が、前記第３の電源電圧よりも高電位であり、前記第１及び第２のクロックは、逆位相であり、前記第１のスイッチ回路のオン状態の電流駆動能力が、前記第４のスイッチ回路のオン状態の電流駆動能力より小さく、前記第２のスイッチ回路のオン状態の電流駆動能力が、前記第３のスイッチ回路のオン状態の電流駆動能力より大きくてもよい。
【００１７】
本発明によれば、例えばチャージポンプ回路を構成するトランジスタであって、２つの電源線間に直列に接続された２つのｐチャネル型ＭＯＳトランジスタのゲート端子に、第１及び第２の昇圧クロックを供給することにより、２つのＭＯＳトランジスタが同時にオンすることがなくなり、貫通電流を削減できる。
【００１８】
また本発明に係る昇圧クロック生成回路では、前記第１〜第４のスイッチ回路の各スイッチ回路は、トランジスタであってもよい。
【００１９】
本発明によれば、昇圧クロック生成回路の構成を更に簡素化できる。
【００２０】
また本発明は、上記のいずれか記載の昇圧クロック生成回路と、前記第１及び第２の昇圧クロックに基づくチャージポンプ動作により昇圧した電圧を出力するチャージポンプ回路とを含み、前記チャージポンプ回路は、第１〜第（Ｎ＋１）（Ｎは３以上の整数）の電源線と、第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｎのスイッチ素子の一端が第（Ｎ＋１）の電源線に接続され、第１及び第２Ｎのスイッチ素子を除く残りのスイッチ素子が前記第１のスイッチ素子の他端と前記第２Ｎのスイッチ素子の他端との間に直列に接続された第１〜第２Ｎのスイッチ素子と、各昇圧用キャパシタの一端が、第ｊ（１≦ｊ≦２Ｎ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子が接続された第ｊの接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子が接続された第（ｊ＋２）の接続ノードに接続された第１〜第（Ｎ−１）の昇圧用キャパシタと、各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｎ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｎ−２）の安定化用キャパシタとを含み、第ｍ（１≦ｍ≦２Ｎ−１、ｍは整数）のスイッチ素子と第（ｍ＋１）のスイッチ素子とが排他的にスイッチ制御され、前記第１〜第２Ｎのスイッチ素子のうち２つの電源線間に直列に接続された２つのスイッチ素子が、前記第１及び第２の昇圧クロックに基づいてスイッチ制御される半導体装置に関係する。
【００２１】
また本発明に係る半導体装置では、前記チャージポンプ回路は、第Ｎの電源線と第（Ｎ＋１）の電源線との間に接続された第（Ｎ−１）の安定化用キャパシタを更に含み、前記第（Ｎ−１）の安定化用キャパシタが、前記第２の期間において第（Ｎ−１）の昇圧用キャパシタから放電された電荷を蓄積してもよい。
【００２２】
また本発明に係る半導体装置では、前記第１及び第（Ｎ＋１）の電源線と電気的に接続された第１及び第２の端子を含み、半導体装置の外部で、前記第１及び第２の端子の間にキャパシタが接続されてもよい。
【００２３】
本発明によれば、チャージポンプ回路を構成するスイッチ素子、昇圧用キャパシタ及び安定化用キャパシタを低耐圧の製造プロセスで作り込むことができるようになる。また、スイッチ素子を、一般的なＭＯＳトランジスタにより実現した場合、ＭＯＳトランジスタを低耐圧の製造プロセスで製造できるようになるので、ＭＯＳトランジスタのゲート容量による充放電電流を低減することができる。
【００２４】
更に、一般的なチャージポンプ回路と比較すると、半導体装置内に同じ面積を費やしてキャパシタを作り込み（コスト同じ）、同じ出力インピーダンスを得よう（能力同じ）とした場合、キャパシタの充放電の周波数を低減できるので、スイッチングに伴う消費電流を低減できる。更にまた、キャパシタを低耐圧の製造プロセスで作り込めるようになり、キャパシタの寄生容量による充放電電流を大幅に削減できる。
【００２５】
そして、上述のチャージポンプ回路においてスイッチ素子数が増加した場合でも、昇圧クロック生成回路の構成の簡素化により、ディレイセルによる回路規模の増大を抑えることができる。
【００２６】
更にまた、本発明においては、２つのスイッチ回路の電流駆動能力の違いにより昇圧クロックを生成するため、昇圧クロックの逆相分と正相分とに対してレベルシフタを設けて電圧レベルを変換する必要がなく、レベルシフタの削減に伴い、回路規模を更に小さくできる。
【００２７】
また本発明に係る半導体装置では、前記昇圧クロック生成回路の前記第１〜第４の電源供給線の各電源供給線が、前記チャージポンプ回路の第１〜第（Ｎ＋１）の電源線のいずれか１つ又は前記第１〜第（２Ｎ−１）の接続ノードのいずれか１つと電気的に接続されてもよい。
【００２８】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００２９】
まず、半導体装置（集積回路、ＩＣ）内に内蔵するのに好適なチャージポンプ回路について説明する。その次に、該チャージポンプ回路の昇圧クロックの生成に好適な昇圧クロック生成回路について説明する。
【００３０】
１．  チャージポンプ回路
本実施形態におけるチャージポンプ回路は、複数のキャパシタを含み、いわゆるチャージポンプ方式により昇圧した電圧を出力する。
【００３１】
図１に、本実施形態におけるチャージポンプ回路の動作原理の説明図を示す。本実施形態におけるチャージポンプ回路は、第１〜第Ｍ（Ｍは４以上の整数）の電源線ＶＬ−１〜ＶＬ−Ｍを有する。そしてチャージポンプ回路は、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧Ｖを（Ｍ−１）倍に昇圧した昇圧電圧（Ｍ−１）・Ｖを、出力電圧Ｖｏｕｔとして第Ｍの電源線ＶＬ−Ｍに出力する。図１では、Ｍが６の場合（５倍昇圧時）の動作原理を示している。
【００３２】
チャージポンプ回路は、第１〜第（Ｍ−２）の昇圧用キャパシタＣｕ１〜Ｃｕ（Ｍ−２）と、第１〜第（Ｍ−３）の安定化用キャパシタＣｓ１〜Ｃｓ（Ｍ−３）とを含む。
【００３３】
第１〜第（Ｍ−２）の昇圧用キャパシタＣｕ１〜Ｃｕ（Ｍ−２）のうち第ｊ（１≦ｊ≦Ｍ−２、ｊは整数）の昇圧用キャパシタＣｕｊは、第１の期間に第ｊの電源線と第（ｊ＋１）の電源線との間に接続される。そして、第ｊの昇圧用キャパシタは、第１の期間経過後の第２の期間に、第（ｊ＋１）の電源線と第（ｊ＋２）の電源線との間に接続される。即ち第ｊの昇圧用キャパシタＣｕｊに接続される電源線は、第１及び第２の期間の各期間に応じて切り替えられる。
【００３４】
例えば第１の昇圧用キャパシタＣｕ１は、第１の期間に第１及び第２の電源線ＶＬ−１、ＶＬ−２の間に接続され、第２の期間に第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続される。第２の昇圧用キャパシタＣｕ２は、第１の期間に第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続され、第２の期間に第３及び第４の電源線ＶＬ−３、ＶＬ−４の間に接続される。第（Ｍ−２）の昇圧用キャパシタＣｕ（Ｍ−２）は、第１の期間に第（Ｍ−２）及び第（Ｍ−１）の電源線ＶＬ−（Ｍ−２）、ＶＬ−（Ｍ−１）の間に接続され、第２の期間に第（Ｍ−１）及び第Ｍの電源線ＶＬ−（Ｍ−１）、ＶＬ−Ｍの間に接続される。
【００３５】
また、第１〜第（Ｍ−３）の安定化用キャパシタＣｓ１〜Ｃｓ（Ｍ−３）のうち第ｋ（１≦ｋ≦Ｍ−３、ｋは整数）の安定化用キャパシタＣｓｋは、第（ｋ＋１）の電源線と第（ｋ＋２）の電源線との間に接続される。そして、第ｋの安定化用キャパシタＣｓｋは、第２の期間において第ｋの昇圧用キャパシタＣｕｋから放電された電荷を蓄積（充電）する。即ち第ｋの安定化用キャパシタＣｓｋに接続される電源線は、第１及び第２の期間の各期間において共通している。
【００３６】
例えば第１の安定化用キャパシタＣｓ１は、第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続される。そして第１の安定化用キャパシタＣｓ１は、第２の期間に第１の昇圧用キャパシタＣｕ１から放電された電荷を蓄積する。上述のように、第２の期間では、第１の安定化用キャパシタＣｓ１は第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続されている。第２の安定化用キャパシタＣｓ２は、第３及び第４の電源線ＶＬ−３、ＶＬ−４の間に接続される。そして第２の安定化用キャパシタＣｓ２は、第２の期間に第２の昇圧用キャパシタＣｕ２から放電された電荷を蓄積する。第（Ｍ−３）の安定化用キャパシタＣｓ（Ｍ−３）は、第（Ｍ−２）及び第（Ｍ−１）の電源線ＶＬ−（Ｍ−２）、ＶＬ−（Ｍ−１）の間に接続される。そして第（Ｍ−３）の安定化用キャパシタＣｓ（Ｍ−３）は、第２の期間に第（Ｍ−３）の昇圧用キャパシタＣｕ（Ｍ−３）から放電された電荷を蓄積する。
【００３７】
このようなチャージポンプ回路の原理的な動作について、図１に示すようにＭが６の場合を例に説明する。第１の電源線ＶＬ−１には、低電位側の接地電源電圧ＶＳＳが供給されている。第２の電源線ＶＬ−２には、高電位側のシステム電源電圧ＶＤＤが供給されている。第１及び第２の電源線ＶＬ−１、ＶＬ−２の間には電圧Ｖが印加される。
【００３８】
第１の期間では、第１の昇圧用キャパシタＣｕ１の両端に電圧Ｖが印加される。そして、第１の期間経過後の第２の期間では、第１の昇圧用キャパシタＣｕ１が、第２の及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続される。従って、第１の期間において第１の昇圧用キャパシタＣｕ１に蓄積された電荷が放電され、第１の安定化用キャパシタＣｓ１に蓄積される。これにより、第１の安定化用キャパシタＣｓ１の一端が接続される第２の電源線ＶＬ−２の電圧Ｖを基準に、第１の安定化用キャパシタＣｓ１の他端が接続される第３の電源線ＶＬ−３が電圧２・Ｖとなる。
【００３９】
同様にして、第１の期間に第２及び第３の昇圧用キャパシタＣｕ２、Ｃｕ３の各昇圧用キャパシタに蓄積された電荷が第２の期間に放電され、第２及び第３の安定化用キャパシタＣｓ２、Ｃｓ３の各安定化用キャパシタに蓄積される。
【００４０】
この結果、第４〜第６の電源線ＶＬ−４〜ＶＬ−６の電圧は、３・Ｖ、４・Ｖ、５・Ｖとなる。即ちチャージポンプ回路の出力電圧として、第１及び第６の電源線ＶＬ−１、ＶＬ−６の間には、電圧５・Ｖが印加される。
【００４１】
また第（Ｍ−１）の電源線ＶＬ−（Ｍ−１）と第Ｍの電源線ＶＬ−Ｍとの間に接続された第（Ｍ−２）の安定化用キャパシタＣｓ（Ｍ−２）を更に含み、第（Ｍ−２）の安定化用キャパシタＣｓ（Ｍ−２）が、第２の期間において第（Ｍ−２）の昇圧用キャパシタＣｕ（Ｍ−２）から放電された電荷を蓄積することが望ましい。即ちＭが６の場合、第５及び第６の電源線ＶＬ−５、ＶＬ−６の間に、第４の安定化用キャパシタＣｓ４が更に接続されることが望ましい。図１では、第（Ｍ−２）の安定化用キャパシタＣｓ（Ｍ−２）に相当する第４の安定化用キャパシタＣｓ４が接続されている。この場合、第４の安定化用キャパシタＣｓ４により第２の期間に昇圧された出力電圧Ｖｏｕｔを安定した状態で供給することができる。
【００４２】
更にまた、図１において、第１の電源線ＶＬ−１と第Ｍの電源線ＶＬ−Ｍとの間に接続されたキャパシタを更に含むことが望ましい。即ちＭが６の場合、第１及び第６の電源線ＶＬ−１、ＶＬ−６の間に、キャパシタが接続されることが望ましい。図１では、第１及び第Ｍの電源線ＶＬ−１、ＶＬ−Ｍに相当する第１及び第６の電源線ＶＬ−１、ＶＬ−６の間に、キャパシタＣ０が接続されている。この場合、第６の電源線ＶＬ−６に接続される負荷に依存した電圧レベルの低下を回避できる。
【００４３】
図２に、図１に示すチャージポンプ回路の構成例を示す。図２におけるチャージポンプ回路では、２つの電源線の間に直列に接続された２つのスイッチ素子を排他的にオンとなるように制御することで、第１及び第２の期間の各期間において、各昇圧用キャパシタにそれぞれ接続される電源線を切り替える。
【００４４】
図２に示すチャージポンプ回路は、第１〜第（Ｎ＋１）（Ｎは３以上の整数）の電源線ＶＬ−１〜ＶＬ−（Ｎ＋１）を有する。そして、チャージポンプ回路は、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧ＶをＮ倍に昇圧した昇圧電圧Ｎ・Ｖを、出力電圧Ｖｏｕｔとして、第（Ｎ＋１）の電源線ＶＬ−（Ｎ＋１）に出力する。図２では、Ｎが５の場合（５倍昇圧時）の構成例を示している。
【００４５】
チャージポンプ回路は、第１〜第２Ｎのスイッチ素子ＳＷ１〜ＳＷ２Ｎと、第１〜第（Ｎ−１）の昇圧用キャパシタＣｕ１〜Ｃｕ（Ｎ−１）と、第１〜第（Ｎ−２）の安定化用キャパシタＣｓ１〜Ｃｓ（Ｎ−２）とを含む。
【００４６】
第１〜第２Ｎのスイッチ素子の各スイッチ素子は、第１及び第（Ｎ＋１）の電源線ＶＬ−１、ＶＬ−（Ｎ＋１）の間に直列に接続されている。より具体的には、第１のスイッチ素子ＳＷ１の一端が第１の電源線ＶＬ−１に接続され、第２Ｎのスイッチ素子ＳＷ２Ｎの一端が第（Ｎ＋１）の電源線ＶＬ−（Ｎ＋１）に接続される。そして、第１及び第２Ｎのスイッチ素子ＳＷ１、ＳＷ２Ｎを除く残りのスイッチ素子ＳＷ２〜ＳＷ（２Ｎ−１）が、第１のスイッチ素子ＳＷ１の他端と第２Ｎのスイッチ素子ＳＷ２Ｎの他端との間に直列に接続される。
【００４７】
第１〜第（Ｎ−１）の昇圧用キャパシタＣｕ１〜Ｃｕ（Ｎ−１）の各昇圧用キャパシタの一端が、第ｊ（１≦ｊ≦２Ｎ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子ＳＷｊ、ＳＷ（ｊ＋１）が接続された第ｊの接続ノードＮＤ−ｊに接続される。そして、該昇圧用キャパシタの他端が、第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子ＳＷ（ｊ＋２）、ＳＷ（ｊ＋３）が接続された第（ｊ＋２）の接続ノードＮＤ−（ｊ＋２）に接続される。
【００４８】
即ち第１の昇圧用キャパシタＣｕ１は、第１及び第３の接続ノードＮＤ−１、ＮＤ−３の間に接続される。ここで、第１の接続ノードＮＤ−１は第１及び第２のスイッチ素子ＳＷ１、ＳＷ２が互いに接続されるノードであり、第３の接続ノードＮＤ−３は第３及び第４のスイッチ素子ＳＷ３、ＳＷ４が互いに接続されるノードである。第２の昇圧用キャパシタＣｕ２は、第３及び第５の接続ノードＮＤ−３、ＮＤ−５の間に接続される。ここで、第５の接続ノードＮＤ−５は、第５及び第６のスイッチ素子ＳＷ５、ＳＷ６が互いに接続されるノードである。同様に、第（Ｎ−１）の昇圧用キャパシタＣｕ（Ｎ−１）は、第（２Ｎ−３）及び第（２Ｎ−１）の接続ノードＮＤ−（２Ｎ−３）、ＮＤ−（２Ｎ−１）の間に接続される。ここで、第（２Ｎ−３）の接続ノードＮＤ（２Ｎ−３）は第（２Ｎ−３）及び第（２Ｎ−２）のスイッチ素子ＳＷ（２Ｎ−３）、ＳＷ（２Ｎ−２）が互いに接続されるノードであり、第（２Ｎ−１）の接続ノードＮＤ−（２Ｎ−１）は第（２Ｎ−１）及び第２Ｎのスイッチ素子ＳＷ（２Ｎ−１）、ＳＷ２Ｎが互いに接続されるノードである。
【００４９】
また図２において、第１〜第（Ｎ−２）の安定化用キャパシタＣｓ１〜Ｃｓ（Ｎ−２）の各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｎ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子ＳＷｋ、ＳＷ（ｋ＋１）が接続された第ｋの接続ノードＮＤ−ｋに接続される。そして、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子ＳＷ（ｋ＋２）、ＳＷ（ｋ＋３）が接続された第（ｋ＋２）の接続ノードＮＤ−（ｋ＋２）に接続される。
【００５０】
即ち第１の安定化用キャパシタＣｓ１は、第２及び第４の接続ノードＮＤ−２、ＮＤ−４の間に接続される。ここで、第２の接続ノードＮＤ−２は第２及び第３のスイッチ素子ＳＷ２、ＳＷ３が互いに接続されるノードであり、第４の接続ノードＮＤ−４は第４及び第５のスイッチ素子ＳＷ４、ＳＷ５が互いに接続されるノードである。第２の安定化用キャパシタＣｓ２は、第４及び第６の接続ノードＮＤ−４、ＮＤ−６の間に接続される。ここで、第６の接続ノードＮＤ−６は、第６及び第７のスイッチ素子ＳＷ６、ＳＷ７が互いに接続されるノードである。同様に、第（Ｎ−２）の安定化用キャパシタＣｓ（Ｎ−２）は、第（２Ｎ−４）及び第（２Ｎ−２）の接続ノードＮＤ−（２Ｎ−４）、ＮＤ−（２Ｎ−２）の間に接続される。ここで、第（２Ｎ−４）の接続ノードＮＤ（２Ｎ−４）は第（２Ｎ−４）及び第（２Ｎ−３）のスイッチ素子ＳＷ（２Ｎ−４）、ＳＷ（２Ｎ−３）が互いに接続されるノードであり、第（２Ｎ−２）の接続ノードＮＤ−（２Ｎ−２）は第（２Ｎ−２）及び第（２Ｎ−１）のスイッチ素子ＳＷ（２Ｎ−２）、ＳＷ（２Ｎ−１）が互いに接続されるノードである。
【００５１】
そして、図２におけるチャージポンプ回路では、第ｍ（１≦ｍ≦２Ｎ−１、ｍは整数）のスイッチ素子ＳＷｍと第（ｍ＋１）のスイッチ素子ＳＷ（ｍ＋１）とが排他的にオンとなるようにスイッチ制御され、第１及び第（Ｎ＋１）の電源線ＶＬ−１、ＶＬ−（Ｎ＋１）の間に、第１及び第２の電源線の間の電圧をＮ倍に昇圧した電圧Ｎ・Ｖを出力する。
【００５２】
図３に、図２における各スイッチ素子のスイッチ制御を行う昇圧クロックの動作を模式的に示す。
【００５３】
ここで、第１のスイッチ素子ＳＷ１のスイッチ制御（オンオフ制御）を行う昇圧クロック（広義にはスイッチ制御信号）をＳ１、第２のスイッチ素子ＳＷ２のスイッチ制御を行う昇圧クロックをＳ２、・・・、第２Ｎのスイッチ素子ＳＷ２Ｎのスイッチ制御を行う昇圧クロックをＳ２Ｎとし、Ｎが５の場合の昇圧クロックＳ１〜Ｓ１０の動作タイミングを模式的に示す。各昇圧クロックは、図３に示すような動作を繰り返すクロック信号である。
【００５４】
また昇圧クロックがＨレベルのとき、スイッチ素子はオンとなり、スイッチ素子の両端が電気的に接続されて導通状態となるものとする。また昇圧レベルがＬレベルのとき、スイッチ素子はオフとなり、スイッチ素子の両端が電気的に切断されて非導通状態となるものとする。
【００５５】
昇圧クロックＳ１、Ｓ３、・・・、Ｓ９は、第１の期間においてＨレベルとなり、第２の期間においてＬレベルとなる。昇圧クロックＳ２、Ｓ４、・・・、Ｓ１０は、第１の期間においてＬレベルとなり、第２の期間においてＨレベルとなる。このようにして、第ｍのスイッチ素子ＳＷｍと第（ｍ＋１）のスイッチ素子ＳＷ（ｍ＋１）とが排他的にオンとなるようにスイッチ制御される。
【００５６】
このとき、第ｍのスイッチ素子ＳＷｍと第（ｍ＋１）のスイッチ素子ＳＷ（ｍ＋１）とが同時にオンとなる期間がなくなるようにスイッチ制御されることが望ましい。第ｍのスイッチ素子ＳＷｍと第（ｍ＋１）のスイッチ素子ＳＷ（ｍ＋１）とが同時にオンになると、貫通電流による消費電流の増加を招くからである。
【００５７】
また図３では、第２の期間が、第１の期間経過後の次の期間となっているが、これに限定されるものではない。例えば第２の期間が、第１の期間経過後の所定の期間を置いて開始されてもよい。要は、第２の期間が、第１の期間経過後であればよい。
【００５８】
次に、図２に示すチャージポンプ回路の動作について、Ｎが５の場合（５倍昇圧）を例に、図４（Ａ）、（Ｂ）を参照しながら説明する。
【００５９】
図４（Ａ）は、第１の期間における図２のチャージポンプ回路のスイッチ状態を模式的に表したものである。図４（Ｂ）は、第２の期間における図２のチャージポンプ回路のスイッチ状態を模式的に表したものである。
【００６０】
第１の期間では、第１、第３、第５、第７及び第９のスイッチ素子ＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７、ＳＷ９がオンとなり、第２、第４、第６、第８及び第１０のスイッチ素子ＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８、ＳＷ１０がオフとなる（図４（Ａ））。第１の昇圧用キャパシタＣｕ１に着目すると、第１の期間中に第１の昇圧用キャパシタＣｕ１の両端には、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧Ｖ（Ｖ、０）が印加される。従って、第１の昇圧用キャパシタＣｕ１には、第１の期間中にその両端の電圧がＶとなるように電荷が蓄積される。
【００６１】
第２の期間では、第１、第３、第５、第７及び第９のスイッチ素子ＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７、ＳＷ９がオフとなり、第２、第４、第６、第８及び第１０のスイッチ素子ＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８、ＳＷ１０がオンとなる（図４（Ｂ））。これにより、第１の昇圧用キャパシタＣｕ１の一端には、第１の電源線ＶＬ−１に代えて第２の電源線ＶＬ−２が接続される。従って、第１の昇圧用キャパシタＣｕ１の他端は、電圧２・Ｖとなる。第１の昇圧用キャパシタＣｕ１の他端は、第３の電源線ＶＬ−３に接続されるため、第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続された第１の安定化用キャパシタＣｓ１の両端にも電圧Ｖが印加され、第１の安定化用キャパシタＣｓ１には、その両端の電圧がＶとなるように電荷が蓄積される。これにより、第１の安定化用キャパシタＣｓ１の他端の電圧は、２・Ｖとなる。
【００６２】
第２の昇圧用キャパシタＣｕ２についても、ほぼ同様である。即ち、第１の期間中では、第２の昇圧用キャパシタＣｕ２の一端には、第２の電源線ＶＬ−２が接続される。第２の電源線ＶＬ−２には、電圧Ｖが供給されているが、第１の昇圧用キャパシタＣｕ１の他端が接続されている。そして、第２の昇圧用キャパシタＣｕ２の他端には、第１の安定化用キャパシタＣｓ１の他端が接続される。そのため、第２の昇圧用キャパシタＣｕ２の両端には、電圧Ｖ（２Ｖ、Ｖ）が印加される。従って、第２の昇圧用キャパシタＣｕ２には、第１の期間中にその両端の電圧がＶとなるように電荷が蓄積される。
【００６３】
そして、第２の期間になると、第１の昇圧用キャパシタＣｕ１の他端の電圧が２・Ｖとなる。そのため、その一端が第１の昇圧用キャパシタＣｕ１に接続された第２の昇圧用キャパシタＣｕ２の他端の電圧は、３・Ｖとなる。第２の昇圧用キャパシタＣｕ２の他端は、第４の電源線ＶＬ−４に接続されるため、第３及び第４の電源線ＶＬ−３、ＶＬ−４の間に接続された第２の安定化用キャパシタＣｓ２の両端にも電圧Ｖが印加され、第２の安定化用キャパシタＣｓ２には、その両端の電圧がＶとなるように電荷が蓄積される。
【００６４】
第３及び第４の昇圧用キャパシタＣｕ３、Ｃｕ４の他端の電圧も、上記と同様に、チャージポンプ方式により昇圧された電圧となる。その結果、第６の電源線ＶＬ−６の電圧は５・Ｖとなり、出力電圧Ｖｏｕｔとして出力される。
【００６５】
なお、図２、図４（Ａ）、（Ｂ）において、第Ｎの電源線ＶＬ−Ｎと第（Ｎ＋１）の電源線ＶＬ−（Ｎ＋１）との間に接続された第（Ｎ−１）の安定化用キャパシタＣｓ（Ｎ−１）を更に含み、第（Ｎ−１）の安定化用キャパシタＣｓ（Ｎ−１）が、第２の期間において第（Ｎ−１）の昇圧用キャパシタＣｕ（Ｎ−１）から放電された電荷を蓄積することが望ましい。即ちＮが５の場合、第５及び第６の電源線ＶＬ−５、ＶＬ−６の間に、第４の安定化用キャパシタＣｓ４が更に接続されることが望ましい。図２、図４（Ａ）、（Ｂ）では、第（Ｎ−１）の安定化用キャパシタＣｓ（Ｎ−１）に相当する第４の安定化用キャパシタＣｓ４を破線で示している。この場合、第４の安定化用キャパシタＣｓ４により第２の期間に昇圧された出力電圧Ｖｏｕｔを安定した状態で供給することができる。
【００６６】
更にまた、図２、図４（Ａ）、（Ｂ）において、第１の電源線ＶＬ−１と第（Ｎ＋１）の電源線ＶＬ−（Ｎ＋１）との間に接続されたキャパシタを更に含むことが望ましい。即ちＮが５の場合、第１及び第６の電源線ＶＬ−１、ＶＬ−６の間に、キャパシタが接続されることが望ましい。図２、図４（Ａ）、（Ｂ）では、第１及び第（Ｎ＋１）の電源線ＶＬ−１、ＶＬ−（Ｎ＋１）に相当する第１及び第６の電源線ＶＬ−１、ＶＬ−６の間に、キャパシタＣ０が接続されている。この場合、第６の電源線ＶＬ−６に接続される負荷に依存した電圧レベルの低下を回避できる。
【００６７】
以上のようにチャージポンプ回路を構成することで、各昇圧用キャパシタ及び各安定化用キャパシタには、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧Ｖと同じ電圧が印加される。また、各スイッチ素子も、後述するように、昇圧した電圧Ｎ・Ｖではなく、電圧Ｖ又は電圧２・Ｖの振幅を有する信号に対する耐圧を有していればよい。従って、各昇圧用キャパシタ及び各安定化用キャパシタをＩＣ内に内蔵させる場合に、電圧Ｎ・Ｖの耐圧を有する高耐圧の製造プロセスを用いることなく低コスト化を実現する低耐圧の製造プロセスにより、スイッチ素子及びキャパシタを形成することができる。
【００６８】
１．１  キャパシタの内蔵
次に、上述のチャージポンプ回路のキャパシタを半導体装置内に内蔵する場合について説明する。
【００６９】
図５に、本実施形態におけるチャージポンプ回路を含む半導体装置の構成の概要を示す。図５において、図２に示す構成要素と同一部分には同一符号を付し、適宜説明を省略する。
【００７０】
半導体装置（集積回路装置（ＩＣ）、チップ）１００は、図２に示すチャージポンプ回路２００を含む。即ち半導体装置１００は、第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｎ（Ｎは３以上の整数）のスイッチ素子の一端が第（Ｎ＋１）の電源線に接続され、第１及び第２Ｎのスイッチ素子を除く残りのスイッチ素子が第１のスイッチ素子の他端と第２Ｎのスイッチ素子の他端との間に直列に接続された第１〜第２Ｎのスイッチ素子と、各昇圧用キャパシタの一端が第ｊ（１≦ｊ≦２Ｎ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子が接続された第ｊの接続ノードに接続され、該昇圧用キャパシタの他端が第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子が接続された第（ｊ＋２）の接続ノードに接続された第１〜第（Ｎ−１）の昇圧用キャパシタと、各安定化用キャパシタの一端が第ｋ（２≦ｋ≦２Ｎ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｎ−２）の安定化用キャパシタとを含む。そして、半導体装置１００では、第ｍ（１≦ｍ≦２Ｎ−１、ｍは整数）のスイッチ素子と第（ｍ＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御される。
【００７１】
チャージポンプ回路２００は、第Ｎの電源線と第（Ｎ＋１）の電源線との間に接続された第（Ｎ−１）の安定化用キャパシタを更に含み、第（Ｎ−１）の安定化用キャパシタが、第２の期間において第（Ｎ−１）の昇圧用キャパシタから放電された電荷を蓄積するようにしてもよい。
【００７２】
図５では、Ｎが５の場合（５倍昇圧）のチャージポンプ回路２００の構成を示し、第（Ｎ−１）の安定化用キャパシタＣｓ（Ｎ−１）に相当する第４の安定化用キャパシタＣｓ４が第５及び第６の電源線ＶＬ−５、ＶＬ−６の間に接続されている。
【００７３】
半導体装置１００は、チャージポンプ回路２００の昇圧用キャパシタ及び安定化用キャパシタを内蔵する。図５では、チャージポンプ回路２００の第１〜第４の昇圧用キャパシタＣｕ１〜Ｃｕ４及び第１〜第４の安定化用キャパシタＣｓ１〜Ｃｓ４が半導体装置１００に内蔵される。
【００７４】
そして、半導体装置１００では、昇圧した電圧を安定化させるためのキャパシタのみが外付けされる。より具体的には、半導体装置１００は、第１及び第（Ｎ＋１）の電源線ＶＬ−１、ＶＬ−（Ｎ＋１）と電気的に接続された第１及び第２の端子Ｔ１、Ｔ２を含み、半導体装置１００の外部で、第１及び第２の端子Ｔ１、Ｔ２の間にキャパシタＣ０が接続される。図５では、半導体装置１００は、第１及び第６の電源線ＶＬ−１、ＶＬ−６と電気的に接続された第１及び第２の端子Ｔ１、Ｔ２を含み、半導体装置１００の外部で、第１及び第２の端子Ｔ１、Ｔ２の間にキャパシタＣ０が接続される。
【００７５】
チャージポンプ回路２００の各スイッチ素子は、金属酸化膜半導体（Metal-Oxide Semiconductor：ＭＯＳ）トランジスタにより構成される。より具体的には、第１のスイッチ素子ＳＷ１は、ｎチャネル型ＭＯＳトランジスタＴｒ１により構成される。第２〜第１０のスイッチ素子ＳＷ２〜ＳＷ１０は、ｐチャネル型ＭＯＳトランジスタＴｒ２〜Ｔｒ１０により構成される。
【００７６】
従って、スイッチ素子としてＭＯＳトランジスタのオンオフ制御を行う昇圧クロックＳ１〜Ｓ１０は、図６に示すようなタイミングとなる。なお、ＭＯＳトランジスタＴｒ１とＭＯＳトランジスタＴｒ２の昇圧クロックＳ１、Ｓ２として、昇圧クロックＳ０を用いる。
【００７７】
なお、図５では、ＭＯＳトランジスタごとに、第１及び第２の期間における導通状態を、“○”（オン）又は“×”（オフ）で示している。左側には第１期間における導通状態、右側には第２の期間における導通状態を示している。
【００７８】
また図５では、昇圧用キャパシタごとに、第１及び第２の期間において、該昇圧用キャパシタの両端に印加される電圧を示している。左側には第１期間において印加される電圧、右側には第２の期間において印加される電圧を示している。
【００７９】
このようにチャージポンプ回路２００の動作は図２、図３及び図４（Ａ）、（Ｂ）で説明した内容と同様である。従って、その説明を省略する。
【００８０】
１．２  出力インピーダンス
次に、チャージポンプ回路２００の効果を説明するために、チャージポンプ回路２００の出力インピーダンスを求める。
【００８１】
チャージポンプ回路２００の出力インピーダンスＺは、次式（１）に示すように、昇圧した出力電圧Ｖｏｕｔが供給される第６の電源線ＶＬ−６から電流Ｉを引いたときに第６の電源線ＶＬ−６の電圧が降下する傾きに対応する。
【００８２】
Ｖｏｕｔ＝Ｉ・Ｚ      ・・・（１）
チャージポンプ回路の能力は、該チャージポンプ回路の出力インピーダンスを用いることによって表すことができる。出力インピーダンスの値が小さいほど、負荷により電流が引かれたときの電圧の降下が小さくなることを意味する。従って、出力インピーダンスの値が小さいほどチャージポンプ回路の能力（電荷供給能力、負荷駆動能力）が大きく（高く）、出力インピーダンスの値が大きいほどチャージポンプ回路の能力が小さい（低い）ことを表す。チャージポンプ回路の能力は、大きい方が望ましい。
【００８３】
チャージポンプ回路２００の出力インピーダンスは、次のように簡略化して求められる。
【００８４】
図７（Ａ）、（Ｂ）に、チャージポンプ回路２００の等価回路を示す。図７（Ａ）は、第１の期間におけるチャージポンプ回路２００の等価回路を示す。図７（Ｂ）は、第２の期間におけるチャージポンプ回路２００の等価回路を示す。ここで、各等価回路中の抵抗素子は、ＭＯＳトランジスタのオン抵抗を示している。また各等価回路中の電源は、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間に、電圧Ｖが印加されていることを示している。
【００８５】
次に、各等価回路を用いて、チャージポンプ回路２００のチャージポンプ動作を８つの状態に分けて考える。そして、各状態におけるインピーダンスを求める。
【００８６】
図８（Ａ）〜（Ｄ）に、チャージポンプ回路２００のチャージポンプ動作の前半の４状態の等価回路を示す。
【００８７】
図９（Ａ）〜（Ｄ）に、チャージポンプ回路２００のチャージポンプ動作の後半の４状態の等価回路を示す。
【００８８】
即ち図８（Ａ）は、ＭＯＳトランジスタＴｒ１、Ｔｒ３がオンの状態の等価回路である。図８（Ｂ）は、ＭＯＳトランジスタＴｒ２、Ｔｒ４がオンの状態の等価回路である。図８（Ｃ）は、ＭＯＳトランジスタＴｒ３、Ｔｒ５がオンの状態の等価回路である。図８（Ｄ）は、ＭＯＳトランジスタＴｒ４、Ｔｒ６がオンの状態の等価回路である。
【００８９】
また図９（Ａ）は、ＭＯＳトランジスタＴｒ５、Ｔｒ７がオンの状態の等価回路である。図９（Ｂ）は、ＭＯＳトランジスタＴｒ６、Ｔｒ８がオンの状態の等価回路である。図９（Ｃ）は、ＭＯＳトランジスタＴｒ７、Ｔｒ９がオンの状態の等価回路である。図９（Ｄ）は、ＭＯＳトランジスタＴｒ８、Ｔｒ１０がオンの状態の等価回路である。
【００９０】
次に、各ＭＯＳトランジスタのオン抵抗の抵抗値をｒとする。そして、図８（Ａ）〜（Ｄ）、図９（Ａ）〜（Ｄ）の各状態において、インピーダンスをＤＣ成分とＡＣ成分とに分ける。
【００９１】
各状態のインピーダンスのＤＣ成分は、それぞれ２つのＭＯＳトランジスタのオン抵抗分であるため、２ｒである。
【００９２】
また各状態で流れる電流ｉは、ｉ＝ｃｆＶにより求められる。ここで、ｆはスイッチング周波数である。インピーダンスのＡＣ成分は各状態のスイッチングにより生じるため、１／（ｃ・ｆ）となる。即ち、図８（Ａ）に示す状態から図８（Ｂ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｕ１・ｆ）となる。
【００９３】
同様に、図８（Ｂ）に示す状態から図８（Ｃ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｓ１・ｆ）となる。図８（Ｃ）に示す状態から図８（Ｄ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｕ２・ｆ）となる。図８（Ｄ）に示す状態から図９（Ａ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｓ２・ｆ）となる。図９（Ａ）に示す状態から図９（Ｂ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｕ３・ｆ）となる。図９（Ｂ）に示す状態から図９（Ｃ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｓ３・ｆ）となる。図９（Ｃ）に示す状態から図９（Ｄ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｕ４・ｆ）となる。
【００９４】
ここで、各昇圧用キャパシタ及び各安定化用キャパシタの容量値をｃとする。出力インピーダンスＺは、インピーダンスのＤＣ成分とＡＣ成分の和となるので、次の（２）式により表される。
【００９５】
Ｚ＝８×２ｒ＋７×１／（ｃ・ｆ）＝１６ｒ＋７／（ｃ・ｆ）  ・・・（２）
なお、Ｎ倍昇圧の場合、出力インピーダンスの一般式は次の（３）式により表される。
【００９６】
0003675457.tif 000002
【００９７】
１．３  比較例
次に、図５に示すチャージポンプ回路２００との対比のため、比較例におけるチャージポンプ回路について説明する。
【００９８】
図１０に、比較例におけるチャージポンプ回路の構成例を示す。ここで、図５に示すチャージポンプ回路２００と同一部分には同一符号を付している。
【００９９】
比較例におけるチャージポンプ回路３００は、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２、第１〜第（Ｎ＋２）の出力電源線ＶＬＯ−１〜ＶＬＯ−（Ｎ＋２）を有する。そして、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間の電圧ＶをＮ倍に昇圧した昇圧電圧Ｎ・Ｖを、出力電圧Ｖｏｕｔとして、第（Ｎ＋２）の出力電源線ＶＬＯ−（Ｎ＋２）に出力する。
【０１００】
チャージポンプ回路３００は、低耐圧の第１〜第４のスイッチ素子としてのｎチャネル型ＭＯＳトランジスタＬＮ１、ＬＮ２とｐチャネル型ＭＯＳトランジスタＬＰ１、ＬＰ２とを含む。またチャージポンプ回路３００は、高耐圧の第１〜第Ｎのスイッチ素子としてのｐチャネル型ＭＯＳトランジスタＨＰ１〜ＨＰＮを含む。
【０１０１】
第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間に、ＭＯＳトランジスタＬＰ１、ＬＮ１が直列に接続される。ＭＯＳトランジスタＬＰ１、ＬＮ１は、昇圧クロックＳ１Ｃによりオンオフ制御される。また第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間に、ＭＯＳトランジスタＬＰ２、ＬＮ２が直列に接続される。ＭＯＳトランジスタＬＰ２、ＬＮ２は、昇圧クロックＳ２Ｃによりオンオフ制御される。
【０１０２】
第２の電源線ＶＬＣ−２と第（Ｎ＋２）の出力電源線ＶＬＯ−（Ｎ＋２）との間に、ＭＯＳトランジスタＨＰ１〜ＨＰＮが直列に接続される。ＭＯＳトランジスタＨＰ１のドレイン端子が第２の電源線ＶＬＣ−２に接続される。ＭＯＳトランジスタＨＰＮのソース端子が第（Ｎ＋２）の出力電源線ＶＬＯ−（Ｎ＋２）に接続される。ＭＯＳトランジスタＨＰ１〜ＨＰＮは、昇圧クロックＳ３Ｃ〜Ｓ（Ｎ＋２）Ｃによりオンオフ制御される。
【０１０３】
第１の出力電源線ＶＬＯ−１は、ＭＯＳトランジスタＬＮ２のドレイン端子とＭＯＳトランジスタＬＰ２のドレイン端子とに接続される。第２の出力電源線ＶＬＯ−２は、ＭＯＳトランジスタＬＮ１のドレイン端子とＭＯＳトランジスタＬＰ１のドレイン端子とに接続される。
【０１０４】
Ｎが奇数の場合、第２の出力電源線ＶＬＯ−２とＭＯＳトランジスタＨＰｑ（１≦ｑ≦Ｎ、ｑは偶数）との間にそれぞれフライングコンデンサが接続される。従って、（Ｎ−１）／２個のフライングコンデンサが第２の出力電源線ＶＬＯ−２に接続される。また第１の出力電源線ＶＬＯ−１とＭＯＳトランジスタＨＰｔ（２≦ｔ≦Ｎ、ｔは奇数）との間にそれぞれフライングコンデンサが接続される。従って、（Ｎ−１）／２個のフライングコンデンサが第１の出力電源線ＶＬＯ−１に接続される。
【０１０５】
一方、Ｎが偶数の場合、第２の出力電源線ＶＬＯ−２とＭＯＳトランジスタＨＰｑ（１≦ｑ≦Ｎ、ｑは偶数）との間にそれぞれフライングコンデンサが接続される。従って、Ｎ／２個のフライングコンデンサが第２の出力電源線ＶＬＯ−２に接続される。また第１の出力電源線ＶＬＯ−１とＭＯＳトランジスタＨＰｔ（２≦ｔ≦Ｎ、ｔは奇数）との間にそれぞれフライングコンデンサが接続される。従って、（Ｎ／２−１）個のフライングコンデンサが第１の出力電源線ＶＬＯ−１に接続される。
【０１０６】
図１０は、Ｎが５の場合（５倍昇圧時）の構成例を示している。また、出力電圧Ｖｏｕｔの安定化を図るため、出力電圧Ｖｏｕｔが出力される第７の出力電源線ＶＬＯ−７と、第１の電源線ＶＬＣ−１との間にキャパシタＣ５が接続される。
【０１０７】
なお、図１０では、図５と同様に、ＭＯＳトランジスタごとに、第１及び第２の期間における導通状態を、“○”（オン）又は“×”（オフ）で示している。左側には第１期間における導通状態、右側には第２の期間における導通状態を示している。
【０１０８】
また図１０では、フライングコンデンサごとに、第１及び第２の期間において、該フライングコンデンサの両端に印加される電圧を示している。左側には第１期間において印加される電圧、右側には第２の期間において印加される電圧を示している。
【０１０９】
図１１に、比較例におけるチャージポンプ回路の動作原理の説明図を示す。このように、第１及び第２の期間を繰り返すことによるチャージポンプ方式により、第（Ｎ＋２）の出力電源線ＶＬＯ−（Ｎ＋２）（図１１では第７の出力電源線ＶＬＯ−７）には、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間の電圧をＮ倍に昇圧した昇圧電圧が出力電圧Ｖｏｕｔとして出力される。
【０１１０】
比較例におけるチャージポンプ回路３００の出力インピーダンスは、次のように簡略化して求められる。
【０１１１】
図１２（Ａ）、（Ｂ）に、比較例におけるチャージポンプ回路３００の等価回路を示す。図１２（Ａ）は、第１の期間におけるチャージポンプ回路３００の等価回路を示す。図１２（Ｂ）は、第２の期間におけるチャージポンプ回路３００の等価回路を示す。ここで、各等価回路中の抵抗素子は、ＭＯＳトランジスタのオン抵抗を示している。また各等価回路中の電源は、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間に、電圧Ｖが印加されていることを示している。
【０１１２】
次に、各等価回路を用いて、チャージポンプ回路３００のチャージポンプ動作を５つの状態に分けて考える。そして、各状態におけるインピーダンスを求める。
【０１１３】
図１３（Ａ）〜（Ｅ）に、チャージポンプ回路３００のチャージポンプ動作の５状態の等価回路を示す。
【０１１４】
即ち図１３（Ａ）は、ＭＯＳトランジスタＨＰ１、ＬＮ１がオンの状態の等価回路である。図１３（Ｂ）は、ＭＯＳトランジスタＨＰ２、ＬＮ２がオンの状態の等価回路である。図１３（Ｃ）は、ＭＯＳトランジスタＨＰ３、ＬＮ１がオンの状態の等価回路である。図１３（Ｄ）は、ＭＯＳトランジスタＨＰ４、ＬＮ２がオンの状態の等価回路である。図１３（Ｅ）は、ＭＯＳトランジスタＨＰ５、ＬＰ２がオンの状態の等価回路である。
【０１１５】
次に、各ＭＯＳトランジスタのオン抵抗の抵抗値をｒとする。そして、図１３（Ａ）〜（Ｅ）の各状態において、インピーダンスをＤＣ成分とＡＣ成分とに分ける。
【０１１６】
図１３（Ａ）、（Ｅ）の各状態のインピーダンスのＤＣ成分は２ｒである。図１３（Ｂ）〜（Ｄ）の各状態のインピーダンスのＤＣ成分は３ｒである。
【０１１７】
またインピーダンスのＡＣ成分は、上述と同様に求められる。即ち、図１３（Ａ）に示す状態から図１３（Ｂ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃ１・ｆ）となる。図１３（Ｂ）に示す状態から図１３（Ｃ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃ２・ｆ）となる。図１３（Ｃ）に示す状態から図１３（Ｄ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃ３・ｆ）となる。図１３（Ｄ）に示す状態から図１３（Ｅ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃ４・ｆ）となる。
【０１１８】
ここで、各フライングコンデンサの容量値をｃとする。出力インピーダンスＺｃは、インピーダンスのＤＣ成分とＡＣ成分の和となるので、次の（４）式により表される。なお、第７の出力電源線ＶＬＯ−７に接続される負荷によりキャパシタＣ５についてのＡＣ成分も発生するが、キャパシタＣ５は外付け容量として設けられ、他のフライングコンデンサＣ１〜Ｃ４に比べて、その容量値が十分大きい。従って、インピーダンスとしては、フライングコンデンサＣ１〜Ｃ４が支配的となり、キャパシタＣ５によるＡＣ成分については無視できる。
【０１１９】
0003675457.tif 000003
なお、Ｎ倍昇圧の場合、出力インピーダンスの一般式は次の（５）式により表される。
【０１２０】
0003675457.tif 000004
【０１２１】
１．４  比較例との対比
図５に示す本実施形態におけるチャージポンプ回路２００の構成と、図１０に示す比較例におけるチャージポンプ回路３００の構成とを対比する。両回路は、同じ５倍昇圧を実現するにも関わらず、チャージポンプ回路２００では、キャパシタの数と、スイッチ素子の数とが増える。
【０１２２】
また、図５に示す本実施形態におけるチャージポンプ回路２００の出力インピーダンスＺと、図１０に示す比較例におけるチャージポンプ回路３００の出力インピーダンスＺｃとを対比する。（２）式及び（４）式より、出力インピーダンスＺｃの方が、出力インピーダンスＺより小さい。
【０１２３】
以上より、一般的には、本実施形態におけるチャージポンプ回路２００を採用するよりも、比較例におけるチャージポンプ回路３００を採用することが有利であると考えられる。
【０１２４】
ところが、チャージポンプ回路を構成するキャパシタを半導体装置内に内蔵させる場合、本実施形態におけるチャージポンプ回路２００では、昇圧用キャパシタ及び安定化用キャパシタのすべてを低耐圧の製造プロセスで製造することができる。これに対して、比較例におけるチャージポンプ回路３００は、ＭＯＳトランジスタＨＰ１〜ＨＰ５、フラングコンデンサＣ２〜Ｃ４を高耐圧プロセスで製造する必要がある。
【０１２５】
ここで、低耐圧とは、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２（ＶＬ−１、ＶＬ−２）の間の電圧Ｖ（例えば１．８ボルト〜３．３ボルト）により定められる設計ルール上の耐圧である。これに対して高耐圧とは、例えば１０ボルト〜２０ボルトといった高電圧に対する設計ルール上の耐圧である。
【０１２６】
低耐圧の製造プロセスを用いるか、或いは高耐圧の製造プロセスを用いるかにより、半導体装置内で作り込まれるキャパシタの両電極間の膜厚が変わってくる。低耐圧の製造プロセスで作り込まれるキャパシタでは、その両電極間の膜厚をより一層薄くでき、単位面積当たりの容量値を大きくできる。即ち、ある容量値を得る場合、高耐圧の製造プロセスで作り込まれるキャパシタの面積より、低耐圧の製造プロセスで作り込まれるキャパシタの面積をより小さくできる。また、半導体装置内に内蔵させることを考慮すると、キャパシタの数の増加の影響を小さくできる。
【０１２７】
従って、同じ面積を費やして半導体装置内にキャパシタを内蔵させる場合、比較例におけるチャージポンプ回路３００に比べて、本実施形態におけるチャージポンプ回路２００の方がよい。
【０１２８】
そして、本実施形態におけるチャージポンプ回路２００のキャパシタを内蔵させることで、以下のような利点を有する。
【０１２９】
第１に、スイッチング素子としてのＭＯＳトランジスタを低耐圧の製造プロセスで製造できるようになるので、ＭＯＳトランジスタのゲート容量による充放電電流を低減することができる。同じオン抵抗を実現する高耐圧用のＭＯＳトランジスタと比べて、低耐圧用のＭＯＳトランジスタのチャネル幅を狭くでき、図５に示すように充放電電圧は低電圧である。これに対して、図１０では、充放電電圧がＶ〜５・Ｖであり、５・Ｖは高電圧である。従って、低耐圧用のＭＯＳトランジスタを採用することにより、ゲート膜厚が薄くなり、ゲート容量が大きくなる影響を考慮しても、ゲート容量による充放電電流を低減できる。
【０１３０】
第２に、本実施形態におけるチャージポンプ回路２００と、比較例におけるチャージポンプ回路３００とについて、半導体装置内に同じ面積を費やしてキャパシタを作り込み（コスト同じ）、同じ出力インピーダンスを得よう（能力同じ）とした場合、本実施形態におけるチャージポンプ回路２００によれば、比較例におけるチャージポンプ回路３００に比べて、スイッチングに伴う消費電流を低減できる。
【０１３１】
この点について説明する。チャージポンプ回路のキャパシタに電荷を充電するための十分な時間が必要であるため、時定数Ｃ・ｒは１／２ｆ（電荷が充放電される周波数）より十分小さいものと考えることができる。ここで、例えば時定数Ｃ・ｒが、昇圧クロックのパルスの１０分の１であるものとする。また、チャージポンプ回路２００とチャージポンプ回路３００のキャパシタの容量値が同一で、ＭＯＳトランジスタのオン抵抗の抵抗値が同一であるものとする。
【０１３２】
Ｃ・ｒ＝１／（２０・ｆ）      ・・・（６）
従って、（６）式を、（２）式及び（４）式に代入すると、次の（７）式及び（８）式が求められる。
【０１３３】
Ｚ  ＝１３／（２０・Ｃａ・ｆａ）＋４／（Ｃａ・ｆａ）  ・・・（７）
Ｚｃ＝１６／（２０・Ｃｂ・ｆｂ）＋７／（Ｃｂ・ｆｂ）  ・・・（８）
（７）式及び（８）式において、Ｃａはチャージポンプ回路３００におけるキャパシタの１個当たりの容量値であり、Ｃｂはチャージポンプ回路２００におけるキャパシタの１個当たりの容量値とする。また、ｆａはチャージポンプ回路３００における各キャパシタに電荷が充放電される周波数であり、ｆｂはチャージポンプ回路２００における各キャパシタに電荷が充放電される周波数である。
【０１３４】
チャージポンプ回路２００の出力インピーダンスＺと、チャージポンプ回路３００の出力インピーダンスＺｃとを同一にするためには、（７）式及び（８）式より、Ｚ＝Ｚｃである。これにより、次の（９）式が求められる。
【０１３５】
0003675457.tif 000005
低耐圧の製造プロセスによりキャパシタＣＬＶを製造する場合の絶縁酸化膜の膜厚を１０ナノメートル（ｎｍ）とし、例えば１６ボルトの高耐圧の製造プロセスによりキャパシタＣＨＶを製造する場合の絶縁酸化膜の膜厚を５５ｎｍとする。このとき、単位面積当たりの容量比は、次の（１０）式で表される。
【０１３６】
ＣＬＶ＝５．５・ＣＨＶ                          ・・・（１０）
図１０に示すチャージポンプ回路３００では、フライングコンデンサ（キャパシタ）Ｃ１のみが低耐圧、フライングコンデンサＣ２〜Ｃ４が高耐圧である必要がある。そのため、すべてのキャパシタの容量値を同一とするためには、全体の面積をＳとして、次のようになる。
【０１３７】
低耐圧用キャパシタの面積          ：０．０５７・Ｓ  ・・・（１１）
高耐圧用キャパシタ１個当たりの面積：０．３１４・Ｓ  ・・・（１２）
一方、図５に示すチャージポンプ回路２００では、昇圧用キャパシタ及び安定化用キャパシタすべての計８個とも低耐圧で済むため、全体の面積をＳとして、次のようになる。
【０１３８】
低耐圧用キャパシタの面積          ：０．１２５・Ｓ  ・・・（１３）
従って、チャージポンプ回路３００のキャパシタ１個の容量値Ｃａと、チャージポンプ回路２００のキャパシタ１個当たりの容量値Ｃｂとの合計を同一面積で実現するためには、次の関係式が成り立つ。
【０１３９】
Ｃｂ＝（０．１２５／０．０５７）・Ｃａ＝２．１９・Ｃａ  ・・・（１４）
（１４）式を、（９）式に代入すると、ｆｂとｆａの関係が（１５）式のようになる。
【０１４０】
ｆｂ＝０．７７・ｆａ      ・・・（１５）
（１５）式は、本実施形態におけるチャージポンプ回路２００の充放電の周波数ｆｂが、比較例におけるチャージポンプ回路３００の充放電の周波数ｆａの０．７７倍であることを示す。従って、本実施形態によれば、充放電の周波数を低減することができる。即ち、昇圧クロックの周波数低減によるスイッチ素子のスイッチングに伴う消費電流を低減することができる。
【０１４１】
また、本実施形態におけるチャージポンプ回路２００のキャパシタを内蔵させる利点の第３の点は、以下の通りである。
【０１４２】
即ち、本実施形態におけるチャージポンプ回路２００と、比較例におけるチャージポンプ回路３００とについて、半導体装置内に同じ面積を費やしてキャパシタを作り込み（コスト同じ）、同じ出力インピーダンスを得よう（能力同じ）とした場合、本実施形態におけるチャージポンプ回路２００によれば、比較例におけるチャージポンプ回路３００に比べて、キャパシタの寄生容量による充放電電流を低減できる。
【０１４３】
図１４に、半導体装置内に内蔵されるキャパシタの寄生容量の説明図を示す。半導体装置内にキャパシタを内蔵させる場合、半導体装置を構成する例えばｐ型シリコン基板（広義には半導体基板）４００に、ｎ型ウェル領域（広義には不純物領域）４１０が形成される。そして、ｎ型ウェル領域４１０上に、絶縁酸化膜（広義には絶縁層）４２０が形成される。そして、絶縁酸化膜４２０の上に、ポリシリコン膜（広義には導電層）４３０が形成される。
【０１４４】
キャパシタは、絶縁酸化膜４２０を介して、ｎ型ウェル領域４１０及びポリシリコン膜４３０の間に形成される。そして、ｐ型シリコン基板４００とｎ型ウェル領域４１０との接合容量が寄生容量となる。
【０１４５】
比較例におけるチャージポンプ回路３００では、図１０に示すように、フライングコンデンサとしてのキャパシタＣ１〜Ｃ４のすべてに、電圧ΔＶの充放電が行われる。図１０では、キャパシタＣ１〜Ｃ４の寄生容量をＣｘ１〜Ｃｘ４として示している。単位面積当たりの寄生容量をＣｉとすると、寄生容量による充放電電流Ｉａは、次の式で表すことができる。
【０１４６】
Ｉａ＝Ｃｉ・Ｓ・Ｖ・ｆａ          ・・・（１６）
一方、本実施形態におけるチャージポンプ回路２００では、安定化用キャパシタの充放電が繰り返されることなく、昇圧用キャパシタのみで充放電が繰り返される。従って、８個のキャパシタのうちの半分の４個のキャパシタの寄生容量が充放電電流を発生させる。図５では、第１〜第４の昇圧用キャパシタＣｕ１〜Ｃｕ４の寄生容量をＣｙ１〜Ｃｙ４として示している。第１〜第４の昇圧用キャパシタＣｕ１〜Ｃｕ４の寄生容量をＣｙ１〜Ｃｙ４による充放電電流Ｉｂは、次の式で表すことができる。
【０１４７】
Ｉｂ＝Ｃｉ・（Ｓ／２）・Ｖ・ｆｂ        ・・・（１７）
（１６）式及び（１７）式により、ＩａとＩｂの関係を求め、（１５）式を代入すると次式のようになる。
【０１４８】
Ｉｂ＝Ｉａ／２＝０．３８・Ｉａ        ・・・（１８）
（１８）式は、本実施形態におけるチャージポンプ回路２００のキャパシタの寄生容量の充放電電流Ｉｂが、比較例におけるチャージポンプ回路３００のキャパシタの寄生容量の充放電電流Ｉａの０．３８倍であることを示す。従って、本実施形態によれば、キャパシタの寄生容量による充放電電流を大幅に削減できる。
【０１４９】
以上のように、比較例におけるチャージポンプ回路３００と対比した場合、本実施形態の構成におけるキャパシタを半導体装置内に内蔵させることで、上述のように大幅に消費電流を削減できるようになる。
【０１５０】
２．  昇圧クロック生成回路
本実施形態におけるチャージポンプ回路では、キャパシタを内蔵しても消費電流を低減できるが、スイッチ素子の数が増加してしまう。しかし、チャージポンプ回路を内蔵することで、スイッチ素子数の増加の影響を小さくできる。
【０１５１】
一方、本実施形態におけるチャージポンプ回路では、スイッチ素子数の増加に伴い、スイッチ素子のスイッチ制御を行う昇圧クロックの数は増加する。チャージポンプ回路では、消費電流の削減のため、直列に接続されたスイッチ素子が同時にオンとならないように、昇圧クロックによりスイッチ制御される必要がある。即ち、本実施形態において２つの電源線間に直列に接続された２つのスイッチ素子をスイッチ制御するための２つの昇圧クロックの立ち上がり時間及び立ち下がり時間が互いに重ならないように、昇圧クロックを生成する必要がある。そのため、例えばディレイセルにより遅延時間を作り、互いの昇圧クロックの立ち上がり時間及び立ち下がり時間が重ならないようにすることが考えられる。
【０１５２】
ところが、本実施形態におけるチャージポンプ回路では、昇圧クロックの数が増加してしまうため、これら昇圧クロックを生成するためのディレイセルの増加が無視できなくなり、回路規模を増大させてしまう。
【０１５３】
そこで、本実施形態では、以下のようにして昇圧クロックを生成することで、回路規模の増大を抑える。
【０１５４】
図１５に、本実施形態における昇圧クロック生成回路の原理的構成を示す。ここでは、２つの昇圧クロックを生成する昇圧クロック生成回路の構成について説明するが、２以上の昇圧クロックについても同様に構成できる。
【０１５５】
本実施形態における昇圧クロック生成回路５００は、第１〜第４のスイッチ回路５０２、５０４、５０６、５０８を含む。
【０１５６】
第１のスイッチ回路５０２は、第１の電源電圧ＶＤＤ１が供給される第１の電源供給線ＶＳ１と、第１の昇圧クロックＣＬＫＵ１が出力される第１のクロック出力線ＣＬＯ１との間に接続される。
【０１５７】
第２のスイッチ回路５０４は、第２の電源電圧ＶＤＤ２が供給される第２の電源供給線ＶＳ２と、第１のクロック出力線ＣＬＯ１との間に接続される。
【０１５８】
第３のスイッチ回路５０６は、第３の電源電圧ＶＤＤ３が供給された第３の電源供給線ＶＳ３と、第２の昇圧クロックＣＬＫＵ２が出力される第２のクロック出力線ＣＬＯ２との間に接続される。
【０１５９】
第４のスイッチ回路５０８は、第４の電源電圧ＶＤＤ４が供給される第４の電源供給線ＶＳ４と、第２のクロック出力線ＣＬＯ２との間に接続される。
【０１６０】
第１及び第２のスイッチ回路５０２、５０４は、第１のクロックＳＣＬＫ１に基づき、排他的にオンとなるようにオンオフ制御される。第３及び第４のスイッチ回路５０６、５０８は、第２のクロックＳＣＬＫ２に基づき、排他的にオンとなるようにオンオフ制御される。
【０１６１】
そして、第１のスイッチ回路５０２のオン状態の電流駆動能力（第１のスイッチ回路５０２の電流駆動能力。以下同様。）が、第３のスイッチ回路５０６のオン状態の電流駆動能力と異なるように構成される。また第２のスイッチ回路５０４のオン状態の電流駆動能力が、第４のスイッチ回路５０８のオン状態の電流駆動能力と異なるように構成される。
【０１６２】
こうすることで、第１及び第２のクロックに応じて、第１の昇圧クロックＣＬＫＵ１の立ち上がり期間及び立ち下がり期間と、第２の昇圧クロックＣＬＫＵ２の立ち上がり期間及び立ち下がり期間とが重ならない（非重複となる）ようにする。
【０１６３】
図１６に、昇圧クロック生成回路の構成例を示す。ただし、図１５に示す昇圧クロック生成回路５００と同一部分には同一符号を付し、適宜説明を省略する。
【０１６４】
ここでは、第２の電源電圧ＶＤＤ２が、第１の電源電圧ＶＤＤ１よりも高電位であり、第４の電源電圧ＶＤＤ４が、第３の電源電圧ＶＤＤ３よりも高電位であるものとする。また、第１及び第２のクロックＳＣＬＫ１、ＳＣＬＫ２は、同位相であるものとする。
【０１６５】
図１６では、第１〜第４のスイッチ回路５０２、５０４、５０６、５０８は、それぞれｐチャネル型ＭＯＳトランジスタＴｒｐ１〜Ｔｒｐ４により構成される。そして、第２のスイッチ回路５０４としてのＭＯＳトランジスタＴｒｐ２のゲート端子に第１のクロックＳＣＬＫ１が供給され、第１のスイッチ回路５０２としてのＭＯＳトランジスタＴｒｐ１のゲート端子に第１のクロックＳＣＬＫ１の反転信号が供給される。これにより、第１及び第２のスイッチ回路５０２、５０４としてのＭＯＳトランジスタＴｒｐ１、Ｔｒｐ２が排他的にオンとなるように制御される。
【０１６６】
同様に、第４のスイッチ回路５０８としてのＭＯＳトランジスタＴｒｐ４のゲート端子に第２のクロックＳＣＬＫ２が供給され、第３のスイッチ回路５０６としてのＭＯＳトランジスタＴｒｐ３のゲート端子に第２のクロックＳＣＬＫ２の反転信号が供給される。これにより、第３及び第４のスイッチ回路５０６、５０８としてのＭＯＳトランジスタＴｒｐ３、Ｔｒｐ４が排他的にオンとなるように制御される。
【０１６７】
第１のスイッチ回路５０２（ＭＯＳトランジスタＴｒｐ１）の電流駆動能力は、第３のスイッチ回路５０６（ＭＯＳトランジスタＴｒｐ３）の電流駆動能力より小さくなるように構成される。こうすることで、第１の昇圧クロックＣＬＫＵ１の立ち下がり時間と、第２の昇圧クロックＣＬＫＵ２の立ち下がり時間とを互いに異ならせることができる。
【０１６８】
ここで立ち下がり時間とは、例えば電圧レベルの最大値の９０％に達した時点から最大値の１０％に達する時点までの時間である。
【０１６９】
ＭＯＳトランジスタのチャネル幅をＷ、チャネル長をＬとした場合に、該ＭＯＳトランジスタの電流駆動能力は、Ｗ／Ｌで求められる値に対応付けられる。Ｗ／Ｌで求められる値が大きいほど、電流駆動能力が大きくなる。
【０１７０】
更に第２のスイッチ回路５０４（ＭＯＳトランジスタＴｒｐ２）の電流駆動能力が、第４のスイッチ回路５０８（ＭＯＳトランジスタＴｒｐ４）の電流駆動能力より大きくなるように構成される。こうすることで、第１の昇圧クロックＣＬＫＵ１の立ち上がり時間と、第２の昇圧クロックＣＬＫＵ２の立ち上がり時間とを互いに異ならせることができる。
【０１７１】
ここで立ち上がり時間とは、例えば電圧レベルの最大値の１０％に達した時点から最大値の９０％に達する時点までの時間である。
【０１７２】
図１７に、図１６に示す昇圧クロック生成回路のタイミングの一例を示す。
【０１７３】
第１のクロックＳＣＬＫ１は、第１の電源電圧ＶＤＤ１の電圧レベルと第２の電源電圧ＶＤＤ２の電圧レベルとを繰り返す。第２のクロックＣＬＫ２は、第３の電源電圧ＶＤＤ３の電圧レベルと第４の電源電圧ＶＤＤ４の電圧レベルとを繰り返す。
【０１７４】
第１のクロックＳＣＬＫ１が第２の電源電圧ＶＤＤ２の電圧レベルから第１の電源電圧ＶＤＤ１の電圧レベルに立ち下がると、ＭＯＳトランジスタＴｒｐ１がオフ、ＭＯＳトランジスタＴｒｐ２がオン、ＭＯＳトランジスタＴｒｐ３がオフ、ＭＯＳトランジスタＴｒｐ４がオンに変化する。
【０１７５】
このとき、ＭＯＳトランジスタＴｒｐ２の電流駆動能力が大きいため、第１のクロックＳＣＬＫ１の立ち下がりタイミングとほぼ同時に（立ち上がり時間Ｔｕ１）、第１の昇圧クロックＣＬＫＵ１の電圧レベルが第２の電源供給線ＶＳ２の第２の電源電圧ＶＤＤ２に達する。一方、ＭＯＳトランジスタＴｒｐ４の電流駆動能力が小さいので、第２のクロックＳＣＬＫ２（第１のクロックＳＣＬＫ１）の立ち下がりタイミングから遅れて（立ち下がり時間Ｔｕ２）、第２の昇圧クロックＣＬＫＵ２の電圧レベルが第３の電源供給線ＶＳ３の第３の電源電圧ＶＤＤ３から第４の電源供給線ＶＳ４の第４の電源電圧ＶＤＤ４に達する。
【０１７６】
従って、ＭＯＳトランジスタＴｒｐ２の電流駆動能力がＭＯＳトランジスタＴｒｐ４の電流駆動能力より大きいので、第１の昇圧クロックＣＬＫＵ１の立ち上がり時間Ｔｕ１と、第２の昇圧クロックＣＬＫＵ２の立ち上がり時間Ｔｕ２とを互いに異ならせることができる。
【０１７７】
また、第１のクロックＳＣＬＫ１が第１の電源電圧ＶＤＤ１の電圧レベルから第２の電源電圧ＶＤＤ２の電圧レベルに立ち上がると、ＭＯＳトランジスタＴｒｐ１がオン、ＭＯＳトランジスタＴｒｐ２がオフ、ＭＯＳトランジスタＴｒｐ３がオン、ＭＯＳトランジスタＴｒｐ４がオフに変化する。このとき、ＭＯＳトランジスタＴｒｐ１の電流駆動能力が小さいため、第１のクロックＳＣＬＫ１の立ち上がりタイミングから遅れて（立ち下がり時間Ｔｄ１）、第１の昇圧クロックＣＬＫＵ１の電圧レベルが第１の電源供給線ＶＳ１の第１の電源電圧ＶＤＤ１に達する。一方、ＭＯＳトランジスタＴｒｐ３の電流駆動能力が大きいので、第２のクロックＳＣＬＫ２（第１のクロックＳＣＬＫ１）の立ち上がりタイミングとほぼ同時に（立ち下がり時間Ｔｄ２）、第２の昇圧クロックＣＬＫＵ２の電圧レベルが第４の電源供給線ＶＳ４の第４の電源電圧ＶＤＤ４から第３の電源供給線ＶＳ３の第３の電源電圧ＶＤＤ３に達する。
【０１７８】
従って、ＭＯＳトランジスタＴｒｐ１の電流駆動能力がＭＯＳトランジスタＴｒｐ３の電流駆動能力より小さいので、第１の昇圧クロックＣＬＫＵ１の立ち下がり時間Ｔｄ１と、第２の昇圧クロックＣＬＫＵ２の立ち下がり時間Ｔｄ２とを互いに異ならせることができる。
【０１７９】
このように、第１及び第２のクロックＳＣＬＫ１、ＳＣＬＫ２の立ち上がりエッジ及び立ち下がりエッジを基準に、第１及び第２の昇圧クロックＣＬＫＵ１、ＣＬＫＵ２の立ち上がり時間及び立ち下がり時間を異ならせることができる。
【０１８０】
図１６に示す昇圧クロック生成回路によって生成された第１及び第２の昇圧クロックは、例えばチャージポンプ回路を構成するトランジスタであって、２つの電源線間に直列に接続された２つのｎチャネル型ＭＯＳトランジスタ及びｐチャネル型ＭＯＳトランジスタのゲート端子に供給される。これにより、２つのＭＯＳトランジスタが同時にオンすることがなくなり、貫通電流を削減できる。
【０１８１】
図１８に、昇圧クロック生成回路の他の構成例を示す。ただし、図１６に示す昇圧クロック生成回路５００と同一部分には同一符号を付し、適宜説明を省略する。
【０１８２】
ここでも、図１６と同様に、第２の電源電圧ＶＤＤ２が、第１の電源電圧ＶＤＤ１よりも高電位であり、第４の電源電圧ＶＤＤ４が、第３の電源電圧ＶＤＤ３よりも高電位であるものとする。しかし、第１及び第２のクロックＳＣＬＫ１、ＳＣＬＫ２は、逆位相であるものとする。
【０１８３】
図１８では、ＭＯＳトランジスタＴｒｐ２のゲート端子に第１のクロックＳＣＬＫ１が供給され、ＭＯＳトランジスタＴｒｐ１のゲート端子に第１のクロックＳＣＬＫ１の反転信号が供給される。
【０１８４】
第１のクロックＳＣＬＫ１は、レベルシフタ（Level Shifter：Ｌ／Ｓ）５１０にも供給される。Ｌ／Ｓ５１０は、第１及び第２の電源電圧ＶＤＤ１、ＶＤＤ２の各電圧レベルを交互に繰り返す第１のクロックＳＣＬＫを、第３及び第４の電源電圧ＶＤＤ３、ＶＤＤ４各電圧レベルを交互に繰り返すクロックに変換する。該クロックは反転回路によって論理レベルが反転される。該反転回路の出力が、第２のクロックＳＣＬＫ２となる。即ち、第１及び第２のクロックＳＣＬＫ１、ＳＣＬＫ２は、逆位相のクロックとなる。
【０１８５】
ＭＯＳトランジスタＴｒｐ４のゲート端子に第２のクロックＳＣＬＫ２が供給され、ＭＯＳトランジスタＴｒｐ３のゲート端子に第２のクロックＳＣＬＫ２の反転信号が供給される。
【０１８６】
また図１８では、第１のスイッチ回路５０２（ＭＯＳトランジスタＴｒｐ１）の電流駆動能力が、第４のスイッチ回路５０８（ＭＯＳトランジスタＴｒｐ４）の電流駆動能力より小さくなるように構成される。こうすることで、第１の昇圧クロックＣＬＫＵ１の立ち下がり時間と、第２の昇圧クロックＣＬＫＵ２の立ち上がり時間とを互いに異ならせることができる。
【０１８７】
更に第２のスイッチ回路５０４（ＭＯＳトランジスタＴｒｐ２）の電流駆動能力が、第３のスイッチ回路５０６（ＭＯＳトランジスタＴｒｐ３）の電流駆動能力より大きくなるように構成される。こうすることで、第１の昇圧クロックＣＬＫＵ１の立ち上がり時間と、第２の昇圧クロックＣＬＫＵ２の立ち下がり時間とを互いに異ならせることができる。
【０１８８】
図１９に、図１８に示す昇圧クロック生成回路のタイミングの一例を示す。
【０１８９】
第１のクロックＳＣＬＫ１が第２の電源電圧ＶＤＤ２の電圧レベルから第１の電源電圧ＶＤＤ１の電圧レベルに立ち下がると、第１のクロックＳＣＬＫ１とは逆位相の第２のクロックＳＣＬＫ２は、第３の電源電圧ＶＤＤ３の電圧レベルから第４の電源電圧ＶＤＤ４の電圧レベルに立ち上がる。従って、ＭＯＳトランジスタＴｒｐ１がオフ、ＭＯＳトランジスタＴｒｐ２がオン、ＭＯＳトランジスタＴｒｐ３がオン、ＭＯＳトランジスタＴｒｐ４がオフに変化する。
【０１９０】
このとき、ＭＯＳトランジスタＴｒｐ２の電流駆動能力が大きいため、第１のクロックＳＣＬＫ１の立ち下がりタイミングとほぼ同時に（立ち上がり時間Ｔｕ１）、第１の昇圧クロックＣＬＫＵ１の電圧レベルが第２の電源供給線ＶＳ２の第２の電源電圧ＶＤＤ２に達する。またＭＯＳトランジスタＴｒｐ３の電流駆動能力が小さいので、第２のクロックＳＣＬＫ２の立ち上がりタイミングから遅れて（立ち下がり時間Ｔｄ２）、第２の昇圧クロックＣＬＫＵ２の電圧レベルが第４の電源供給線ＶＳ４の第４の電源電圧ＶＤＤ４から第３の電源供給線ＶＳ３の第３の電源電圧ＶＤＤ３に達する。
【０１９１】
従って、ＭＯＳトランジスタＴｒｐ２の電流駆動能力がＭＯＳトランジスタＴｒｐ３の電流駆動能力より大きいので、第１の昇圧クロックＣＬＫＵ１の立ち上がり時間Ｔｕ１と、第２の昇圧クロックＣＬＫＵ２の立ち下がり時間Ｔｄ２とを互いに異ならせることができる。
【０１９２】
また、第１のクロックＳＣＬＫ１が第１の電源電圧ＶＤＤ１の電圧レベルから第２の電源電圧ＶＤＤ２の電圧レベルに立ち上がると、第２のクロックＳＣＬＫ２は、第４の電源電圧ＶＤＤ４の電圧レベルから第３の電源電圧ＶＤＤ３の電圧レベルに立ち下がる。従って、ＭＯＳトランジスタＴｒｐ１がオン、ＭＯＳトランジスタＴｒｐ２がオフ、ＭＯＳトランジスタＴｒｐ３がオフ、ＭＯＳトランジスタＴｒｐ４がオンに変化する。
【０１９３】
このとき、ＭＯＳトランジスタＴｒｐ１の電流駆動能力が小さいため、第１のクロックＳＣＬＫ１の立ち上がりタイミングから遅れて（立ち下がり時間Ｔｄ１）、第１の昇圧クロックＣＬＫＵ１の電圧レベルが第１の電源供給線ＶＳ１の第１の電源電圧ＶＤＤ１に達する。またＭＯＳトランジスタＴｒｐ４の電流駆動能力が大きいので、第２のクロックＳＣＬＫ２の立ち下がりタイミングとほぼ同時に（立ち上がり時間Ｔｕ２）、第２の昇圧クロックＣＬＫＵ２の電圧レベルが第３の電源供給線ＶＳ３の第３の電源電圧ＶＤＤ３から第４の電源供給線ＶＳ４の第４の電源電圧ＶＤＤ４に達する。
【０１９４】
従って、ＭＯＳトランジスタＴｒｐ１の電流駆動能力が、ＭＯＳトランジスタＴｒｐ４の電流駆動能力より小さいので、第１の昇圧クロックＣＬＫＵ１の立ち下がり時間Ｔｄ１と、第２の昇圧クロックＣＬＫＵ２の立ち上がり時間Ｔｕ１とを互いに異ならせることができる。
【０１９５】
このように、第１及び第２のクロックＳＣＬＫ１、ＳＣＬＫ２の立ち上がりエッジ及び立ち下がりエッジを基準に、第１及び第２の昇圧クロックＣＬＫＵ１、ＣＬＫＵ２の立ち上がり時間及び立ち下がり時間を異ならせることができる。
【０１９６】
図１８に示す昇圧クロック生成回路によって生成された第１及び第２の昇圧クロックは、例えばチャージポンプ回路を構成するトランジスタであって、２つの電源線間に直列に接続された２つのｐチャネル型ＭＯＳトランジスタのゲート端子に供給される。これにより、２つのＭＯＳトランジスタが同時にオンすることがなくなり、貫通電流を削減できる。
【０１９７】
３．  半導体装置
以下では、上述のチャージポンプ回路及び昇圧クロック生成回路を含む半導体装置について説明する。
【０１９８】
図２０に、本実施携帯の半導体装置の構成例を示す。
【０１９９】
本実施形態では、図１５、図１６又は図１８に示す本実施形態における昇圧クロック生成回路が適用される昇圧クロック生成回路の第１〜第４の電源供給線の各電源供給線が、チャージポンプ回路の第１〜第（Ｎ＋１）の電源線のいずれか１つ又は前記第１〜第（２Ｎ−１）の接続ノードのいずれか１つと電気的に接続される。
【０２００】
本実施形態における半導体装置６００は、Ｌ／Ｓ６２０、昇圧クロック生成回路６４０、チャージポンプ回路６６０を含む。
【０２０１】
チャージポンプ回路６６０は、図５に示すチャージポンプ回路２００と同様である。従って、第１及び第２の端子Ｔ１、Ｔ２を介して、半導体装置６００の外部で第１及び第（Ｎ＋１）の電源線の間にキャパシタＣ０が接続される。
【０２０２】
チャージポンプ回路６６０は、電源線を介して、チャージポンプ動作によって生成される中間電位を、Ｌ／Ｓ６２０及び昇圧クロック生成回路６４０に供給する。
【０２０３】
電源線は、電源線ＶＤＣ１〜ＶＤＣＮ、ＶＣ１〜ＶＣＮを含む。電源線ＶＤＣ１〜ＶＤＣＮは、図２又は図５における第２〜第（Ｎ＋１）の電源線ＶＬ−２〜ＶＬ−（Ｎ＋１）に相当する。なお図２０における電源線ＶＤＣ０は、図２又は図５における第１の電源線ＶＬ−１に相当する。
【０２０４】
また電源線ＶＤＣ１〜ＶＤＣＮは、図２における接続ノードＮＤ１〜ＮＤ（２Ｎ−１）のうち昇圧用キャパシタが接続される接続ノードと電気的に接続される電源線である。即ち５倍昇圧時（Ｎが５のとき）、電源線ＶＣ１は、接続ノードＮＤ−１に電気的に接続される電源線である。電源線ＶＣ２は、接続ノードＮＤ−３に電気的に接続される電源線である。電源線ＶＣ３は、接続ノードＮＤ−５に電気的に接続される電源線である。電源線ＶＣ４は、接続ノードＮＤ−７に電気的に接続される電源線である。電源線ＶＣ５は、接続ノードＮＤ−９に電気的に接続される電源線である。
【０２０５】
図２１に、本実施形態における半導体装置においてＮが５の場合の電源線の接続関係を示す。
【０２０６】
昇圧クロック生成回路６４０は、チャージポンプ回路６６０の昇圧クロックＳ１〜Ｓ２Ｎ（Ｎが５の場合はＳ１０）を生成する。チャージポンプ回路６６０の各スイッチ素子は、各昇圧クロックによりスイッチ制御される。昇圧クロック生成回路６４０の各電源供給線には、チャージポンプ回路６６０で生成された各中間電位が供給される。
【０２０７】
Ｌ／Ｓ６２０は、昇圧タイミング制御信号ＣＬＫの電圧レベルを変換して、昇圧タイミング制御信号ＣＬ１〜ＣＬ１０を生成する。そのため、Ｌ／Ｓ６２０は、チャージポンプ回路６６０で生成された中間電位を用いる。
【０２０８】
図２２に、Ｌ／Ｓ６２０の構成例を示す。ここでは、Ｎが５の場合の構成例を示す。
【０２０９】
昇圧タイミング制御信号ＣＬＫは、Ｌ／Ｓ回路６２２−１、６２２−３、６２２−５、６２２−７、６２２−９に供給される。昇圧タイミング制御信号ＣＬＫの反転信号は、Ｌ／Ｓ回路６２２−２、６２２−４、６２２−６、６２２−８、６２２−１０に供給される。Ｌ／Ｓ回路６２２−１〜６２２−１０は、それぞれ昇圧タイミング制御信号又はその反転信号の電圧レベルを変換する。
【０２１０】
図２３に、Ｌ／Ｓ回路６２２の構成例を示す。Ｌ／Ｓ回路６２２は、Ｉ端子への入力信号の電圧レベルを、電源電圧ＶＨと電源電圧ＶＳＳとの間の電圧レベルに変換する。
【０２１１】
Ｌ／Ｓ回路６２２−１〜６２２−１０は、すべて同一構成であるものとし、各Ｌ／Ｓ回路は図２３に示す構成をなす。
【０２１２】
例えば昇圧タイミング制御信号ＣＬＫの電圧レベルは、Ｌ／Ｓ回路６２２−１により、電圧ＶＤＣ１、ＶＳＳ間の電圧レベルに変換される。また例えば昇圧タイミング制御信号ＣＬＫの反転信号の電圧レベルは、Ｌ／Ｓ回路６２２−１０により、電圧ＶＤＣ５、ＶＳＳ間の電圧レベルに変換される。
【０２１３】
Ｌ／Ｓ回路６２２−１〜６２２−１０は、昇圧タイミング制御信号ＣＬＫ又はその反転信号の電圧レベルを変換し、昇圧タイミング制御信号ＣＬ１〜ＣＬ１０として出力する。昇圧タイミング制御信号ＣＬ１〜ＣＬ１０は、昇圧クロック生成回路６４０に供給される。
【０２１４】
図２４に、昇圧クロック生成回路６４０の構成例を示す。昇圧クロック生成回路６４０は、昇圧タイミング制御信号ＣＬ１〜ＣＬ１０を用いて昇圧クロックＳ１〜Ｓ１０を生成する。
【０２１５】
例えば昇圧クロックＳ１０を生成する２つのＭＯＳトランジスタが、図１５における第１及び第２のスイッチ回路５０２、５０４に相当する。そして、昇圧クロックＳ９を生成する２つのＭＯＳトランジスタが、図１５における第３及び第４のスイッチ回路５０６、５０８に相当する。昇圧クロックＳ８、Ｓ７（昇圧クロックＳ６、Ｓ５又は昇圧クロックＳ４、Ｓ３）を生成する昇圧クロック生成回路も同様に構成される。
【０２１６】
ここでは、昇圧タイミング制御信号ＣＬ１、ＣＬ３、・・・、ＣＬ７、ＣＬ９が同位相で、昇圧タイミング制御信号ＣＬ２、ＣＬ４、・・・、ＣＬ８、ＣＬ１０が同位相であるものとする。また、昇圧タイミング制御信号ＣＬ１、ＣＬ３、・・・、ＣＬ７、ＣＬ９と、昇圧タイミング制御信号ＣＬ２、ＣＬ４、・・・、ＣＬ８、ＣＬ１０とが互いに逆位相であるものとする。
【０２１７】
なお、昇圧タイミング制御信号クロックＣＬ１、ＣＬ２を共用することで、図２２において、Ｌ／Ｓ６２２−２を省略することができる。この場合、図２４における昇圧クロック生成回路６４０は、昇圧タイミング制御信号ＣＬ１、ＣＬ３〜ＣＬ１０に基づいて昇圧クロックＳ１〜Ｓ１０を生成する。
【０２１８】
２つの昇圧クロック（Ｓ３とＳ４、Ｓ５とＳ６、Ｓ７とＳ８、Ｓ９とＳ１０）は、例えば図１８に示すようなＭＯＳトランジスタの電流駆動能力の違いによって、一方の昇圧クロックの立ち上がり期間及び立ち下がり期間が、他方の昇圧クロックの立ち上がり期間及び立ち下がり期間と重ならない。
【０２１９】
なお、図２４では、昇圧クロックＳ１、Ｓ２は、バッファを介してそのまま出力される。
【０２２０】
図２５に、チャージポンプ回路６６０の構成例を示す。チャージポンプ回路６６０は、図５に示すチャージポンプ回路２００と同様の構成をなしている。そのため、説明を省略する。
【０２２１】
図２６に、チャージポンプ回路６６０に入力される昇圧クロックＳ１〜Ｓ１０のタイミングの一例を示す。
【０２２２】
このように昇圧クロックＳ３〜Ｓ１０の立ち上がり期間を短くして、立ち下がり期間を長くすることで、チャージポンプ回路６６０において直列に接続された２つのスイッチ素子を同時にオンさせることがなくなり、消費電流を削減できる。
【０２２３】
そして、昇圧クロック生成回路の構成の簡素化により、例えば５倍昇圧時のように１０種類の昇圧クロックを生成する場合でも、ディレイセルによる回路規模の増大を抑えることができる。
【０２２４】
また、比較例におけるチャージポンプ回路の昇圧クロックが、昇圧電圧と接地電源電圧ＶＳＳとの間の電圧を振幅とする必要があったのに対して、本実施形態におけるチャージポンプ回路の昇圧クロックが、より小さい振幅で済む。そのため、昇圧クロック生成回路を構成するトランジスタを小さくでき、回路規模の縮小に貢献できる。
【０２２５】
更にまた、本実施形態では２つのトランジスタの電流駆動能力の違いにより昇圧クロックを生成するため、昇圧クロックの逆相分と正相分とに対してＬ／Ｓを設けて電圧レベルを変換する必要がなく、Ｌ／Ｓの削減に伴い、回路規模を更に小さくできる。
【０２２６】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２２７】
上述の実施形態では、図２又は図５に示すような本実施形態におけるチャージポンプ回路の昇圧クロックの生成に適用した例を説明したが、これに限定されるものではない。例えば、図１０に示す比較例におけるチャージポンプ回路の昇圧クロックの生成にも適用することができる。
【０２２８】
また、図１、図２、図５、図１５、図１６、図１８、図２０〜図２５において、例えばスイッチ素子間やキャパシタ間等に、付加的な素子を含めた場合も本発明の均等な範囲に含まれる。
【０２２９】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図１】  本実施形態におけるチャージポンプ回路の動作原理の説明図。
【図２】  図１に示すチャージポンプ回路の構成例の構成図。
【図３】  図２の昇圧クロックの動作を模式的に示すタイミング図。
【図４】  図４（Ａ）は第１の期間における図２のチャージポンプ回路のスイッチ状態の模式図。図４（Ｂ）は第２の期間における図２のチャージポンプ回路のスイッチ状態の模式図。
【図５】  本実施形態におけるチャージポンプ回路を含む半導体装置の構成の概要を示す構成図。
【図６】  図５の昇圧クロックの動作を模式的に示すタイミング図。
【図７】  図７（Ａ）、（Ｂ）はチャージポンプ回路の等価回路図。
【図８】  図８（Ａ）〜（Ｄ）はチャージポンプ回路のチャージポンプ動作の前半の４状態の等価回路図。
【図９】  図９（Ａ）〜（Ｄ）はチャージポンプ回路のチャージポンプ動作の後半の４状態の等価回路図。
【図１０】  比較例におけるチャージポンプ回路の構成例の構成図。
【図１１】  比較例におけるチャージポンプ回路の動作原理の説明図。
【図１２】  図１２（Ａ）、（Ｂ）は比較例におけるチャージポンプ回路の等価回路図。
【図１３】  図１３（Ａ）〜（Ｅ）はチャージポンプ回路のチャージポンプ動作の５状態の等価回路図。
【図１４】  半導体装置内に内蔵されるキャパシタの寄生容量の説明図。
【図１５】  本実施形態における昇圧クロック生成回路の原理的構成図。
【図１６】  昇圧クロック生成回路の構成例を示す回路図。
【図１７】  図１６に示す昇圧クロック生成回路のタイミングの一例を示す図。
【図１８】  昇圧クロック生成回路の他の構成例を示す回路図。
【図１９】  図１８に示す昇圧クロック生成回路のタイミングの一例を示す図。
【図２０】  本実施形態における半導体装置の構成例を示す構成図。
【図２１】  本実施形態における半導体装置においてＮが５の場合の電源線の接続関係を示す図。
【図２２】  Ｌ／Ｓの構成例を示す回路図。
【図２３】  図２２のＬ／Ｓ回路の構成例を示す回路図。
【図２４】  昇圧クロック生成回路の構成例を示す回路図。
【図２５】  チャージポンプ回路の構成例を示す回路図。
【図２６】  図２５のチャージポンプ回路に入力される昇圧クロックのタイミングの一例を示す図。
【符号の説明】
５００  昇圧クロック生成回路、５０２  第１のスイッチ回路、
５０４  第２のスイッチ回路、５０６  第３のスイッチ回路、
５０８  第４のスイッチ回路、ＣＬＫＵ１  第１の昇圧クロック、
ＣＬＫＵ２  第２の昇圧クロック、ＣＬＯ１  第１のクロック出力線、
ＣＬＯ２  第２のクロック出力線、ＳＣＬＫ１  第１のクロック、
ＳＣＬＫ２  第２のクロック、ＶＤＤ１  第１の電源電圧、
ＶＤＤ２  第２の電源電圧、ＶＤＤ３  第３の電源電圧、
ＶＤＤ４  第４の電源電圧、ＶＳ１  第１の電源供給線、
ＶＳ２  第２の電源供給線、ＶＳ３  第３の電源供給線、
ＶＳ４  第４の電源供給線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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