(57)【特許請求の範囲】
【請求項１】
基準電圧の入力に基づいて、不活性時には活性時よりも低い内部電圧を生成して出力する降圧用ＭＯＳトランジスタで構成されている電圧生成部と、
パワーダウン信号の入力に基づいて、前記基準電圧を、前記電圧生成部を不活性化する電位にクランプする基準電圧クランプ回路と、
前記電圧生成部の不活性時にサブスレッショルド電流の発生を防止するサブスレッショルド電流削減手段と
を備えたことを特徴とする電圧発生回路。
【請求項２】
前記サブスレッショルド電流削減手段は、前記電圧生成部の出力電圧を、該電圧生成部に流れるサブスレッショルド電流と、前記内部電圧が供給される内部回路に流れるサブスレッショルド電流とがつり合う平衡電圧とする平衡電圧設定手段で構成したことを特徴とする請求項１記載の電圧発生回路。
【請求項３】
前記サブスレッショルド電流削減手段は、前記電圧生成部でのサブスレッショルド電流の発生を遮断するサブスレッショルド電流遮断手段で構成したことを特徴とする請求項１記載の電圧発生回路。
【請求項４】
前記電圧生成部は、ドレインに外部高電位側電源が供給され、ゲートに前記基準電圧が入力され、前記平衡電圧設定手段は、前記降圧用ＭＯＳトランジスタのソースと外部電源との間に介在される高抵抗値の抵抗で構成したことを特徴とする請求項２記載の電圧発生回路。
【請求項５】
前記抵抗は、前記降圧用ＭＯＳトランジスタのソースと、前記高電位側電源及び低電位側電源の少なくともいずれかとの間に介在されることを特徴とする請求項４記載の電圧発生回路。
【請求項６】
前記平衡電圧設定手段は、前記平衡電圧を外部から入力可能としたことを特徴とする請求項２記載の電圧発生回路。
【請求項７】
前記サブスレッショルド電流遮断手段は、前記降圧用ＭＯＳトランジスタのゲートに入力する前記クランプ電位を、前記サブスレッショルド電流を遮断可能とする電位に設定する基準電圧クランプ回路と、前記降圧用ＭＯＳトランジスタのバックゲートに前記サブスレッショルド電流を遮断可能とする電位を供給するバックゲート電圧供給回路との少なくともいずれかで構成したことを特徴とする請求項３記載の電圧発生回路。
【請求項８】
請求項１乃至７のいずれかに記載の電圧発生回路と、該電圧発生回路から出力される内部電圧を電源として動作する内部回路を備えたことを特徴とする半導体装置。
【請求項９】
パワーダウン信号の入力に基づいて、内部電圧を活性時よりも低くして降圧用ＭＯＳトランジスタで構成されている電圧生成部を不活性化するとき、該電圧生成部の出力電圧を、該電圧生成部に流れるサブスレッショルド電流と、前記出力電圧が供給される内部回路に流れるサブスレッショルド電流とがつり合う平衡電圧とすることを特徴とする電圧発生回路の制御方法。
【請求項１０】
パワーダウン信号の入力に基づいて、降圧電圧を活性時よりも低くするように電圧生成部を構成する降圧用ＭＯＳトランジスタを不活性化するとき、前記降圧用ＭＯＳトランジスタのゲートにサブスレッショルド電流を遮断可能とする電位を入力し、若しくは前記降圧用ＭＯＳトランジスタのバックゲートにサブスレッショルド電流を遮断可能とする電位を供給することを特徴とする電圧発生回路の制御方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に搭載される電圧発生回路に関するものである。
半導体装置には、外部電源の供給に基づいて、その外部電源電圧とは異なる内部電源電圧を生成して内部回路に供給する電圧発生回路を搭載したものがある。電圧発生回路を降圧回路で構成した半導体装置では、内部回路の消費電力の低減あるいはトランジスタの微細化にともなうゲート耐圧、ドレイン・ソース間耐圧の低下に対処可能である。また、パワーダウンモードを備えたシステムに搭載される半導体装置では、パワーダウンモード時に電圧発生回路の動作を非活性にして、内部回路での電流消費を遮断するように構成される。
【０００２】
【従来の技術】
図２１は、ＮチャネルＭＯＳトランジスタによる降圧回路で構成した電圧生成回路を示す。ＮチャネルＭＯＳトランジスタで構成された降圧用トランジスタＴr1のドレインには外部電源Ｖccが供給され、ゲートには基準電位発生回路から供給される基準電圧Ｖｇが入力される。
【０００３】
降圧用トランジスタＴr1のソースには、内部回路１が接続される。そして、基準電圧Ｖｇが供給されると、内部回路１には基準電圧ＶｇからトランジスタＴr1のしきい値Ｖthn分降圧された内部電圧Ｖddが電源として供給される。
【０００４】
前記トランジスタＴr1のゲートと電源Ｖssとの間には、容量Ｃ１が接続されている。この容量Ｃ１は、内部電圧Ｖddの変動に基づいて、基準電圧Ｖｇに発生するカップリングノイズを低減するものである。
【０００５】
また、前記トランジスタＴr1のゲートと電源Ｖssとの間には、ＮチャネルＭＯＳトランジスタで構成される基準電圧クランプ用トランジスタＴr2が接続され、そのトランジスタＴr2のゲートには、パワーダウン信号ｐｄが入力される。
【０００６】
従って、パワーダウンモード時にパワーダウン信号ｐｄがＨレベルとなると、トランジスタＴr2がオンされて、基準電圧Ｖｇが電源Ｖssレベルにクランプされ、トランジスタＴr1がオフされる。
【０００７】
内部電圧Ｖddと電源Ｖssとの間には、容量Ｃ２が接続される。この容量Ｃ２は、内部電圧Ｖddを安定化させるものである。また、容量Ｃ２には、内部回路１の寄生容量を含むものとする。
【０００８】
また、内部電圧Ｖddと電源Ｖssとの間には、ＮチャネルＭＯＳトランジスタで構成される内部電圧クランプ用トランジスタＴr3が接続され、そのトランジスタＴr3のゲートにはパワーダウン信号ｐｄが入力される。
【０００９】
従って、パワーダウン信号ｐｄがＨレベルとなると、上記のようにトランジスタＴr1がオフされた状態でトランジスタＴr3がオンされて、内部電圧Ｖddが電源Ｖssレベルにクランプされる。
【００１０】
このような動作により、パワーダウンモード時には内部電圧Ｖddの供給が遮断されて、内部回路１での電流消費が遮断される。
図２２は、ＰチャネルＭＯＳトランジスタによる降圧回路で構成した電圧生成回路を示す。ＰチャネルＭＯＳトランジスタで構成された降圧用トランジスタＴr4のソースには外部電源Ｖccが供給され、ゲートには基準電位発生回路から供給される基準電圧Ｖｇが入力される。
【００１１】
基準電圧Ｖｇは基準電位発生回路の動作により、内部電圧Ｖddの上昇にともなって上昇するとともに、内部電圧Ｖddの低下にともなって低下して、内部電圧Ｖddが電源Ｖccから所定電圧低下したレベルとなるように設定される。
【００１２】
降圧用トランジスタＴr4のドレインには、内部回路１が接続される。そして、基準電圧Ｖｇが供給されると、内部回路１には内部電圧Ｖddが電源として供給される。
【００１３】
前記トランジスタＴr4のゲートと電源Ｖccとの間には、ＰチャネルＭＯＳトランジスタで構成される基準電圧クランプ用トランジスタＴr5が接続され、そのトランジスタＴr5のゲートには、パワーダウン信号ｐｄがインバータ回路２を介して入力される。
【００１４】
従って、パワーダウンモード時にパワーダウン信号ｐｄがＨレベルとなると、トランジスタＴr5がオンされて、基準電圧Ｖｇが電源Ｖccレベルにクランプされ、トランジスタＴr4がオフされる。
【００１５】
内部電圧Ｖddと電源Ｖssとの間には、容量Ｃ４が接続される。この容量Ｃ４は、内部電圧Ｖddを安定化させるものである。また、容量Ｃ４には内部回路１の寄生容量を含むものとする。
【００１６】
また、内部電圧Ｖddと電源Ｖssとの間には、ＮチャネルＭＯＳトランジスタで構成される内部電圧クランプ用トランジスタＴr6が接続され、そのトランジスタＴr6のゲートにはパワーダウン信号ｐｄが入力される。
【００１７】
従って、パワーダウン信号ｐｄがＨレベルとなると、上記のようにトランジスタＴr4がオフされた状態でトランジスタＴr6がオンされて、内部電圧Ｖddが電源Ｖssレベルにクランプされる。
【００１８】
このような動作により、パワーダウンモード時には内部電圧Ｖddの供給が遮断されて、内部回路１での電流消費が遮断される。
また、パワーダウンモード時に内部電圧Ｖddを電源Ｖccレベルにクランプする降圧回路も提案されている。このような降圧回路は、図２２に示す降圧回路のトランジスタＴr6を省略し、パワーダウンモード時にトランジスタＴr4をオンさせることで実現される。
【００１９】
【発明が解決しようとする課題】
図２１に示す降圧回路では、パワーダウンモード時に降圧用トランジスタＴr1のゲート・ソース間電圧Ｖgsが０Ｖとなっても、トランジスタの物理特性によりドレイン・ソース間にサブスレッショルド電流が流れ、そのサブスレッショルド電流がトランジスタＴr3を介して電源Ｖssに流れる。
【００２０】
Ｖgs＝０Ｖとなったとき、ＮチャネルＭＯＳトランジスタに流れるサブスレッショルド電流ＩLは一般的に次式で表される。
【００２１】
【数１】
0003673190.tif 000002
ここで、Ｗはトランジスタのチャネル幅、Ｖtcはチャネル幅Ｗ0のトランジスタに、ある一定のドレイン・ソース間電流Ｉ0が流れ始める場合のゲート・ソース間電圧、Ｓはテーリング係数である。
【００２２】
従って、例えば数万〜数１０万μｍのチャネル幅を備えた降圧用トランジスタＴr1には、数１０〜数１００μＡのサブスレッショルド電流が流れ、パワーダウンモード時にも消費電流を増大させるという問題点がある。
【００２３】
図２２に示す降圧回路においても同様に、降圧用トランジスタＴr4のゲート・ソース間電圧Ｖgsが０Ｖとなっても、同トランジスタＴr4にサブスレッショルド電流が流れ、消費電流が増大する。
【００２４】
パワーダウンモード時に内部電圧Ｖddを電源Ｖccレベルにクランプする降圧回路では、内部回路１内の多数のＮチャネルＭＯＳトランジスタにサブスレッショルド電流が流れ、消費電流が増大するという問題点がある。
【００２５】
この発明の目的は、パワーダウンモード時のサブスレッショルド電流を削減して、消費電流を低減し得る電圧発生回路を提供することにある。
【００２６】
【課題を解決するための手段】
図１は請求項１の原理説明図である。すなわち、降圧用ＭＯＳトランジスタで構成されている電圧生成部１１は基準電圧Ｖｇの入力に基づいて、不活性時には活性時よりも低い内部電圧Ｖddを生成して出力し、基準電圧クランプ回路１２はパワーダウン信号ｐｄの入力に基づいて、前記基準電圧Ｖｇを前記電圧生成部１１を不活性化する電位にクランプする。サブスレッショルド電流削減手段１３は前記電圧生成部１１の不活性時にサブスレッショルド電流の発生を防止する。
【００２７】
また、図２〜図５に示すように、降圧用ＮチャネルＭＯＳトランジスタのソースと、高電位側外部電源及び低電位側外部電源の少なくともいずれかとの間に高抵抗値の抵抗が接続される。このような構成により、内部電圧は降圧用ＮチャネルＭＯＳトランジスタに流れるサブスレッショルド電流と内部回路に流れるサブスレッショルド電流とがつり合う平衡電圧となり、降圧用ＮチャネルＭＯＳトランジスタに流れるサブスレッショルド電流が削減される。
【００２８】
また、図６に示すように、降圧用ＮチャネルＭＯＳトランジスタに流れるサブスレッショルド電流と内部回路に流れるサブスレッショルド電流とがつり合う平衡電圧は外部から供給される。
【００２９】
また、図７から図１２に示すように、前記降圧用ＭＯＳトランジスタのゲートに入力する前記クランプ電位を、前記サブスレッショルド電流を遮断可能とする電位に設定する基準電圧クランプ回路と、前記降圧用ＭＯＳトランジスタのバックゲートに前記サブスレッショルド電流を遮断可能とする電位を供給するバックゲート電圧供給回路との少なくともいずれかが設けられる。このような構成により、降圧用ＭＯＳトランジスタにはサブスレッショルド電流が流れない。
【００３０】
【発明の実施の形態】
（第一の実施の形態）
図２は、この発明を具体化した電圧発生回路の第一の実施の形態を示す。この実施の形態は、ＮチャネルＭＯＳトランジスタによる降圧回路で構成した電圧生成回路である。
【００３１】
そして、図２１に示す前記従来例の降圧回路のトランジスタＴr3に代えて、内部電圧Ｖddを出力するノードＮ1と電源Ｖssとの間に抵抗Ｒ1を接続したものであり、その他の構成は、前記従来例と同様である。前記抵抗Ｒ１の抵抗値は、１０10Ω以上、すなわち１０ＧΩ以上に設定される。
【００３２】
次に、上記のように構成された電圧発生回路の動作を説明する。通常モード時にＬレベルのパワーダウン信号ｐｄが入力されると、トランジスタＴr2，Ｔr3がオフされ、基準電圧Ｖｇの入力に基づいて電源Ｖccを降圧した内部電圧Ｖddが内部回路１に出力される。
【００３３】
このとき、抵抗Ｒ１は抵抗値が極めて高いので、降圧電圧の生成には影響しない。
前記内部回路１は、ＤＲＡＭのメモリセルに対し、セル情報の書き込み動作、あるいは読み出し動作を行う際に動作する種々の制御回路であり、一般的なＣＭＯＳ回路を想定している。
【００３４】
通常モードからパワーダウンモードに移行して、基準電圧Ｖｇの入力が停止され、パワーダウン信号ｐｄがＨレベルとなると、トランジスタＴr2がオンされて、容量Ｃ１の充電電荷が放電され、トランジスタＴr1のゲートに入力される基準電圧Ｖｇが徐々に低下する。
【００３５】
そして、基準電圧Ｖｇと内部電圧Ｖddの電位差がトランジスタＴr1のしきい値Ｖthn以下となると、トランジスタＴr1がオフされる。すると、内部電圧Ｖddは電源Ｖssレベルに向かって低下する。
【００３６】
また、基準電圧Ｖｇと内部電圧Ｖddの電位差がトランジスタＴr1のしきい値Ｖthn以下となると、トランジスタＴr1にはサブスレッショルド電流が流れる状態となる。
【００３７】
図１３は、この実施の形態の降圧回路のパワーダウンモード時における抵抗Ｒ１の抵抗値と、内部電圧Ｖddの関係を示す。
同図に示すように、３Ｖの電源Ｖccが供給されている状態で、抵抗Ｒ１の抵抗値が約１０5Ω以上では、サブスレッショルド電流により内部電圧Ｖddが約０.３Ｖとなる。
【００３８】
図１４は、パワーダウンモード時における抵抗Ｒ１の抵抗値と、トランジスタＴr1に流れるサブスレッショルド電流Ｉs1と、抵抗Ｒ１に流れる電流Ｉr1と、内部回路１内のトランジスタに流れるサブスレッショルド電流Ｉs2との関係を示す。
【００３９】
同図に示すように、抵抗Ｒ１の抵抗値が１０10Ω以上、すなわち１０ＧΩ以上では、キルヒホッフの法則により、トランジスタＴr1から供給されるサブスレッショルド電流Ｉs1と、抵抗Ｒ１に流れる電流Ｉr1及び内部回路１内のトランジスタに流れるサブスレッショルド電流Ｉs2とがつり合う。
【００４０】
そして、そのときの消費電流は約０．０１μＡとなり、内部電圧Ｖddは上記のように約０．３Ｖとなる。
なお、前記抵抗Ｒ１は抵抗値が極めて高いので、実質的にはノードＮ１と電源Ｖssとを接続しない状態と同等である。
【００４１】
上記のように構成された降圧回路では、次に示す作用効果を得ることができる。
（１）ノードＮ１を高抵抗Ｒ１を介して電源Ｖssに接続することにより、パワーダウンモード時に降圧用トランジスタＴr1に流れるサブスレッショルド電流Ｉs2を削減することができる。
（２）前記従来例では、パワーダウンモード時に降圧用トランジスタＴr1に数１０μＡのサブスレッショルド電流が流れたが、上記実施の形態では、ノードＮ１を１０ＧΩ以上の抵抗値を備えた抵抗Ｒ１を介して電源Ｖssに接続することにより、降圧用トランジスタＴr1に流れるサブスレッショルド電流Ｉs1を約０．０１μＡに削減することができる。
（３）サブスレッショルド電流Ｉs1を削減して、パワーダウンモード時の消費電流を低減することができる。
（４）図１５及び図１６は、プロセスのばらつきにより、トランジスタＴr1の電流駆動能力が高い場合の動作を示す。この場合には、従来例のようにパワーダウンモード時にノードＮ１を電源Ｖssに短絡すると、約３００μＡのサブスレッショルド電流Ｉs3が流れるが、ノードＮ１と電源Ｖssとの間に前記抵抗Ｒ１を接続することにより、トランジスタＴr1に流れるサブスレッショルド電流Ｉs3を約０．０１μＡに削減することができる。また、このとき内部電圧Ｖddは約０．３５Ｖとなる。
（第二の実施の形態）
図３は、第二の実施の形態を示す。この実施の形態は、前記第一の実施の形態にトランジスタＴr7を追加したものである。
【００４２】
すなわち、トランジスタＴr7はノードＮ１と抵抗Ｒ１との間に接続され、ゲートにはパワーダウン信号ｐｄが入力される。
このような構成により、通常モード時にはＬレベルのパワーダウン信号ｐｄにより、トランジスタＴr7がオフされ、パワーダウンモード時にはトランジスタＴr7がオンされる。
【００４３】
従って、パワーダウンモード時にはトランジスタＴr7をオンさせることにより、第一の実施の形態と同様に、トランジスタＴr1に流れるサブスレッショルド電流を削減することができる。
【００４４】
また、通常モード時にはトランジスタＴr7をオフさせることにより、ノードＮ１から抵抗Ｒ１を介して電源Ｖssに流れる電流を遮断して、消費電流をさらに低減することができる。
（第三の実施の形態）
図４は、第三の実施の形態を示す。この実施の形態は、前記第一の実施の形態の抵抗Ｒ１に代えて、ノードＮ１と電源Ｖccとの間に抵抗Ｒ２を接続したものである。
【００４５】
このような構成では、抵抗Ｒ２の抵抗値が低い場合には、パワーダウンモード時に内部電圧Ｖddが電源Ｖccレベルとなり、図１８に示すように、内部回路１において約５μＡのサブスレッショルド電流が流れ、消費電流が増大する。
【００４６】
しかし、この実施の形態では、前記抵抗Ｒ２の抵抗値は、１０10Ω、すなわち１０ＧΩ以上に設定される。
すると、パワーダウンモード時にトランジスタＴr1がオフされると、図１７に示すように、内部電圧Ｖddは約０．３Ｖとなる。
【００４７】
また、図１８に示すように、トランジスタＴr1に流れるサブスレッショルド電流Ｉs5及び抵抗Ｒ２に流れる電流Ｉr3と、内部回路１に流れるサブスレッショルド電流Ｉs6とがつり合い、トランジスタＴr1に流れるサブスレッショルド電流Ｉs5は約０．０１μＡとなる。
【００４８】
従って、前記第一の実施の形態と同様な作用効果を得ることができる。
図１９及び図２０は、プロセスのばらつきにより、トランジスタＴr1の電流駆動能力が高い場合の動作を示す。この場合には、従来例のようにパワーダウンモード時にノードＮ１を電源Ｖccに短絡すると、約１００μＡのサブスレッショルド電流Ｉs7が流れるが、ノードＮ１と電源Ｖccとの間に前記抵抗Ｒ１を接続することにより、トランジスタＴr1に流れるサブスレッショルド電流Ｉs7を約０．０１μＡに削減することができる。また、このとき内部電圧Ｖddは約０．３５Ｖとなる。
【００４９】
なお、前記抵抗Ｒ２は、抵抗値が極めて高いので、実質的にはノードＮ１と電源Ｖccとを接続しない状態と同等である。
（第四の実施の形態）
図５は、第四の実施の形態を示す。この実施の形態は、第一の実施の形態の抵抗Ｒ１と、第三の実施の形態の抵抗Ｒ２とを併せ持つ構成としたものである。前記抵抗Ｒ１，Ｒ２の抵抗値は前記実施の形態と同様であり、通常動作時には電源Ｖccを降圧した内部電圧Ｖddの生成には影響しない。
【００５０】
パワーダウンモード時に、トランジスタＴr1がオフされると、トランジスタＴr1に流れるサブスレッショルド電流及び電源Ｖccから抵抗Ｒ２を介してノードＮ１に流れる電流と、ノードＮ１から抵抗Ｒ１を介して電源Ｖssに流れる電流及び内部回路１に流れるサブスレッショルド電流とがつり合う。このとき内部電圧Ｖddは約０．３Ｖとなる。
【００５１】
このような動作により、この実施の形態においても前記第一及び第三の実施の形態と同様な作用効果を得ることができる。
（第五の実施の形態）
図６は、第五の実施の形態を示す。この実施の形態では、パワーダウンモード時に、トランジスタＴr1に流れるサブスレッショルド電流が削減されるような内部電圧Ｖddを、外部から抵抗Ｒ３を介してノードＮ１に供給するものである。抵抗Ｒ３の抵抗値は、内部回路１でのサブスレッショルド電流の発生を防止するような高抵抗とする。
【００５２】
外部から供給する電圧として、外部基準電圧Ｖref、電源Ｖccより高電圧の内部電圧Ｖpp、電源Ｖssより低い電圧Ｖbb、内部基準電圧Ｖprあるいは前記各実施の形態のように、トランジスタＴr1のサブスレッショルド電流と、内部回路に流れるサブスレッショルド電流とがつり合うような電圧があげられる。
【００５３】
また、これらの電圧を供給する回路は、パワーダウンモードでは電流供給能力が低く、低消費電力の回路で構成すればよいし、通常時の能力を制御してもよい。
【００５４】
また、これらの電圧は、パワーダウンモード時に電源Ｖcc，Ｖss等にクランプされても同様な作用効果を得ることができる。
(第六の実施の形態)
図７は、第六の実施の形態を示す。この実施の形態は、前記第一の実施の形態に対し、基準電圧クランプ用トランジスタＴr2のソースに電源Ｖssより低電位である基板電圧Ｖbbを供給して、パワーダウンモード時でのトランジスタＴr1におけるサブスレッショルド電流の発生を阻止するものである。
【００５５】
なお、第一の実施の形態における抵抗Ｒ１は、この実施の形態では省略される。
上記構成により、通常モード時には第一の実施の形態と同様に動作して、電源Ｖccを降圧した内部電圧Ｖddが内部回路１に供給される。
【００５６】
パワーダウンモード時には、Ｈレベルのパワーダウン信号ｐｄにより、トランジスタＴr2がオンされ、トランジスタＴr1のゲート電位が基板電圧Ｖbbレベルとなる。
【００５７】
基板電圧Ｖbbは、トランジスタＴr1のゲート・ソース間電圧が−０．５Ｖ以上となる電圧とする。
すると、トランジスタＴr1にはサブスレッショルド電流は流れず、内部回路１にもサブスレッショルド電流は流れない。
【００５８】
前記基板電圧Ｖbbを生成する基板電圧生成回路は、パワーダウンモード時にトランジスタＴr1のゲート電位のみを制御するように、駆動能力の極めて小さい回路で構成する。
【００５９】
また、通常の基板電位生成回路において、パワーダウンモード時にはトランジスタＴr1のゲート電位のみを制御するために必要な駆動能力となるように、駆動能力を低下させるように構成してもよい。
【００６０】
このような構成により、パワーダウンモード時におけるサブスレッショルド電流の発生を防止して、消費電流を低減することができる。
(第七の実施の形態)
図８は、第七の実施の形態を示す。この実施の形態は、トランジスタＴr1のバックゲートに電源Ｖssより低電圧の基板電圧Ｖbbを供給し、トランジスタＴr2のソースには電源Ｖssを供給する構成としたものである。
【００６１】
ＮチャネルＭＯＳトランジスタのバックゲートに、ソース電位より低い電圧を供給すると、チャネル領域と空乏層の関係でしきい値が上昇する。従って、バックゲートに基板電圧Ｖbbを供給すると、トランジスタＴr1のしきい値が上昇するため、パワーダウンモード時にトランジスタＴr1のゲート電位が電源Ｖssレベルとなったとき、トランジスタＴr1にはサブスレッショルド電流は流れない。
【００６２】
このような構成により、パワーダウンモード時にはトランジスタＴr1に流れるサブスレッショルド電流及び内部回路１に流れるサブスレッショルド電流の発生を防止して、消費電流を低減することができる。
（第八の実施の形態）
図９は、第八の実施の形態を示す。この実施の形態は、前記第六の実施の形態の構成と、第七の実施の形態の構成とを組み合わせたものである。
【００６３】
すなわち、トランジスタＴr2のソース及びトランジスタＴr1のバックゲートに電源Ｖssより低電位である基板電圧Ｖbbを供給している。
このような構成により、前記第六の実施の形態及び第七の実施の形態に比して、トランジスタＴr1のしきい値をさらに上昇させることができる。従って、パワーダウンモード時のサブスレッショルド電流の発生を防止して、消費電流を低減することができる。
（第九の実施の形態）
図１０は、第九の実施の形態を示す。この実施の形態は、降圧用トランジスタＴr4及び基準電圧クランプ用トランジスタＴr5をＰチャネルＭＯＳトランジスタで構成した場合を示し、図２２に示す従来例に対応するものである。
【００６４】
すなわち、前記トランジスタＴr5のソースには電源Ｖccより高電圧の昇圧電圧Ｖppが供給される。
このような構成の降圧回路では、通常モード時には前記従来例と同様に動作する。
【００６５】
パワーダウンモード時には、トランジスタＴr5がオンされて、トランジスタＴr4がオフされる。このとき、トランジスタＴr4のゲート電位は、昇圧電圧Ｖppレベルまで上昇してソース電位より高くなるので、トランジスタＴr4にはサブスレッショルド電流が流れない。
【００６６】
また、昇圧電圧Ｖppを供給する回路は、パワーダウンモード時には前記トランジスタＴr4のゲートノードのみを駆動する最小限の能力でよいし、そのための制御をおこなってもよい。
【００６７】
従って、パワーダウンモード時のサブスレッショルド電流の発生を防止して、消費電流を低減することができる。
（第十の実施の形態）
図１１は、第十の実施の形態を示す。この実施の形態は、ＰチャネルＭＯＳトランジスタで構成される降圧用トランジスタＴr4のバックゲートに昇圧電圧Ｖppを供給したものである。
【００６８】
このような構成により、トランジスタＴr4のしきい値が上昇するため、パワーダウンモード時にトランジスタＴr4のゲート電位が電源Ｖccレベルとなると、トランジスタＴr4はオフされるとともに、サブスレッショルド電流が流れることはない。また、トランジスタＴr4にサブスレッショルド電流が流れないので、内部回路１にサブスレッショルド電流が流れることはない。
【００６９】
従って、パワーダウンモード時のサブスレッショルド電流の発生を防止して、消費電流を低減することができる。
（第十一の実施の形態）
図１２は、第十一の実施の形態を示す。この実施の形態は、前記第九の実施の形態の構成と、第十の実施の形態の構成とを組み合わせたものである。
【００７０】
すなわち、トランジスタＴr5のソース及びトランジスタＴr4のバックゲートに昇圧電圧Ｖppを供給している。
このような構成により、前記第九の実施の形態及び第十の実施の形態に比して、トランジスタＴr4のしきい値をさらに上昇させることができる。従って、パワーダウンモード時のサブスレッショルド電流の発生を防止して、消費電流を低減することができる。
【００７１】
上記実施の形態は、次に示すように変更することもできる。
・パワーダウンモード時に、内部回路１を構成するＮチャネルＭＯＳトランジスタのゲート電位をソース電位より低電位として、サブスレッショルド電流の発生を防止するようにしてもよい。
・パワーダウンモード時に、内部回路１を構成するＰチャネルＭＯＳトランジスタのゲート電位をソース電位より高電位として、サブスレッショルド電流の発生を防止するようにしてもよい。
・図７〜図１２に示す各実施の形態において、降圧用トランジスタがオフされたとき、ノードＮ１は不定となるため、パワーダウン信号ｐｄに基づいてオンするトランジスタにより、ノードＮ１を電源Ｖssレベルにクランプするようにしてもよい。
（付記１）基準電圧の入力に基づいて、内部電圧を生成して出力する電圧生成部と、
パワーダウン信号の入力に基づいて、前記基準電圧を、前記電圧生成部を不活性化する電位にクランプする基準電圧クランプ回路と、
前記電圧生成部の不活性時にサブスレッショルド電流の発生を防止するサブスレッショルド電流削減手段と
を備えたことを特徴とする電圧発生回路。（１）
（付記２）前記サブスレッショルド電流削減手段は、前記電圧生成部の出力電圧を、該電圧生成部に流れるサブスレッショルド電流と、前記内部電圧が供給される内部回路に流れるサブスレッショルド電流とがつり合う平衡電圧とする平衡電圧設定手段で構成したことを特徴とする付記１記載の電圧発生回路。（２）
（付記３）前記サブスレッショルド電流削減手段は、前記電圧生成部でのサブスレッショルド電流の発生を遮断するサブスレッショルド電流遮断手段で構成したことを特徴とする付記１記載の電圧発生回路。（３）
（付記４）前記電圧生成部は、ドレインに外部高電位側電源が供給され、ゲートに前記基準電圧が入力される降圧用ＮチャネルＭＯＳトランジスタで構成し、前記平衡電圧設定手段は、前記降圧用ＮチャネルＭＯＳトランジスタのソースと外部電源との間に介在される高抵抗値の抵抗で構成したことを特徴とする付記２記載の電圧発生回路。（４）
（付記５）前記抵抗は、前記降圧用ＮチャネルＭＯＳトランジスタのソースと、前記高電位側電源及び低電位側電源の少なくともいずれかとの間に介在されることを特徴とする付記４記載の電圧発生回路。（５）
（付記６）前記抵抗は、パワーダウンモー時にのみ、前記降圧用ＮチャネルＭＯＳトランジスタのソースと、前記高電位側電源及び低電位側電源の少なくともいずれかとの間に介在されることを特徴とする付記５記載の電圧発生回路。
（付記７）前記電圧生成部は、ドレインに外部高電位側電源が供給され、ゲートに前記基準電圧が入力される降圧用ＮチャネルＭＯＳトランジスタで構成し、前記平衡電圧設定手段は、前記平衡電圧を外部から入力可能としたことを特徴とする付記２記載の電圧発生回路。（６）
（付記８）前記電圧生成部は、降圧用ＭＯＳトランジスタで構成し、前記サブスレッショルド電流遮断手段は、前記降圧用ＭＯＳトランジスタのゲートに入力する前記クランプ電位を、前記サブスレッショルド電流を遮断可能とする電位に設定する基準電圧クランプ回路と、前記降圧用ＭＯＳトランジスタのバックゲートに前記サブスレッショルド電流を遮断可能とする電位を供給するバックゲート電圧供給回路との少なくともいずれかで構成したことを特徴とする付記３記載の電圧生成回路。（７）
（付記９）前記降圧用ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタで構成し、前記基準電圧クランプ回路は前記ＮチャネルＭＯＳトランジスタのゲートに低電位側外部電源より低電位の基板電圧を供給することを特徴とする付記８記載の電圧生成回路。
（付記１０）前記降圧用ＭＯＳトランジスタは、ＮチャネルＭＯＳトランジスタで構成し、前記バックゲート電圧供給回路は前記ＮチャネルＭＯＳトランジスタのバックゲートに低電位側外部電源より低電位の基板電圧を供給することを特徴とする付記８記載の電圧生成回路。
（付記１１）前記降圧用ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタで構成し、前記基準電圧クランプ回路は前記ＰチャネルＭＯＳトランジスタのゲートに高電位側外部電源より高電位の昇圧電圧を供給することを特徴とする付記８記載の電圧生成回路。
（付記１２）前記降圧用ＭＯＳトランジスタは、ＰチャネルＭＯＳトランジスタで構成し、前記バックゲート電圧供給回路は前記ＰチャネルＭＯＳトランジスタのバックゲートに高電位側外部電源より高電位の昇圧電圧を供給することを特徴とする付記８記載の電圧生成回路。
（付記１３）付記１乃至１２のいずれかに記載の電圧生成回路と、該電圧生成回路から出力される内部電圧を電源として動作する内部回路を備えたことを特徴とする半導体装置。（８）
（付記１４）パワーダウン信号の入力に基づいて、電圧生成部を不活性化するとき、該電圧生成部の出力電圧を、該電圧生成部に流れるサブスレッショルド電流と、前記出力電圧が供給される内部回路に流れるサブスレッショルド電流とがつり合う平衡電圧とすることを特徴とする電圧発生回路の制御方法。（９）
（付記１５）パワーダウン信号の入力に基づいて、電圧生成部を構成する降圧用ＭＯＳトランジスタを不活性化するとき、前記降圧用ＭＯＳトランジスタのゲートにサブスレッショルド電流を遮断可能とする電位を入力し、若しくは前記降圧用ＭＯＳトランジスタのバックゲートにサブスレッショルド電流を遮断可能とする電位を供給することを特徴とする電圧生成回路の制御方法。（１０）
【００７２】
【発明の効果】
以上詳述したように、この発明はパワーダウンモード時のサブスレッショルド電流を削減して、消費電流を低減し得る電圧発生回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明の原理説明図である。
【図２】  第一の実施の形態を示す回路図である。
【図３】  第二の実施の形態を示す回路図である。
【図４】  第三の実施の形態を示す回路図である。
【図５】  第四の実施の形態を示す回路図である。
【図６】  第五の実施の形態を示す回路図である。
【図７】  第六の実施の形態を示す回路図である。
【図８】  第七の実施の形態を示す回路図である。
【図９】  第八の実施の形態を示す回路図である。
【図１０】  第九の実施の形態を示す回路図である。
【図１１】  第十の実施の形態を示す回路図である。
【図１２】  第十一の実施の形態を示す回路図である。
【図１３】  第一の実施の形態の電圧特性図である。
【図１４】  第一の実施の形態の電流特性図である。
【図１５】  第一の実施の形態の電圧特性図である。
【図１６】  第一の実施の形態の電流特性図である。
【図１７】  第三の実施の形態の電圧特性図である。
【図１８】  第三の実施の形態の電流特性図である。
【図１９】  第三の実施の形態の電圧特性図である。
【図２０】  第三の実施の形態の電流特性図である。
【図２１】  従来例を示す回路図である。
【図２２】  従来例を示す回路図である。
【符号の説明】
１１      電圧生成部
１２      基準電圧クランプ回路
１３      サブスレッショルド電流削減回路
Ｖｇ      基準電圧
Ｖdd      内部電圧
ｐｄ      パワーダウン信号
【図１】
0003673190.tif 000003
【図２】
0003673190.tif 000004
【図３】
0003673190.tif 000005
【図４】
0003673190.tif 000006
【図５】
0003673190.tif 000007
【図６】
0003673190.tif 000008
【図７】
0003673190.tif 000009
【図８】
0003673190.tif 000010
【図９】
0003673190.tif 000011
【図１０】
0003673190.tif 000012
【図１１】
0003673190.tif 000013
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0003673190.tif 000018
【図１７】
0003673190.tif 000019
【図１８】
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【図１９】
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【図２０】
0003673190.tif 000022
【図２１】
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【図２２】
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