(57)【特許請求の範囲】
【請求項１】
高位電源線及び低位電源線の間に接続された、１以上のＦＥＴを含む機能回路ブロック、及び該機能回路ブロックに接続され前記１以上のＦＥＴよりも閾値電圧が高いリーク抑制ＦＥＴと、
高位電源線及び低位電源線の間に接続された複数のＦＥＴを含み、該複数のＦＥＴのうち少なくとも１つが他のＦＥＴよりも閾値電圧が高く、前記リーク抑制ＦＥＴのＯＮ・ＯＦＦを制御する制御回路と、
前記高位電源線または前記低位電源線に電源を接続する電源端子と、
前記高位電源線または前記低位電源線と該電源端子との間の接続を開閉するスイッチと、
電波を受信するアンテナが接続され、検出した電波エネルギに応じて該スイッチの開閉を制御するスイッチ制御回路と、を備えたことを特徴とする半導体集積回路。
【請求項２】
前記リーク抑制ＦＥＴは、ソースが高位電源線に、ドレインが前記機能回路ブロックの高位電源端子に、ゲートが前記制御回路に、それぞれ接続されたＰチャンネル型ＦＥＴであることを特徴とする請求項１に記載の半導体集積回路。
【請求項３】
前記リーク抑制ＦＥＴは、ソースが低位電源線に、ドレインが前記機能回路ブロックの低位電源端子に、ゲートが前記制御回路に、それぞれ接続されたＮチャンネル型ＦＥＴであることを特徴とする請求項１に記載の半導体集積回路。
【請求項４】
前記機能回路ブロックは、全てが前記リーク抑制ＦＥＴに接続された状態で複数備えられ、
前記リーク抑制ＦＥＴは、１以上備えられ、
１以上の前記リーク抑制ＦＥＴのそれぞれは、複数の前記機能回路ブロックのうち１以上の機能回路ブロックに接続されたことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
【請求項５】
前記機能回路ブロックは、全てが前記リーク抑制ＦＥＴに接続された状態で１以上備えられ、
前記リーク抑制ＦＥＴは、１以上備えられ、
１以上の前記リーク抑制ＦＥＴのそれぞれは、１以上の前記機能回路ブロックのそれぞれに接続されたことを特徴とする請求項１乃至３のいずれかに記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路に関し、より詳しくは低電圧において動作可能で、低スタンバイリーク電流を可能とする半導体集積回路技術に関する。
【０００２】
【従来の技術】
近年、携帯電話、情報携帯端末等の電池駆動電子機器の発達に伴い、これらの機器を少ない充電回数で、長時間使用したいとの要望がある。この要望を実現するためには、上記の機器を構成する電子部品について、より低電圧で動作し、低消費電力、低スタンバイ電流であることが、電池の消耗時間を延ばすために必要な条件である。
【０００３】
このような条件を実現するために、例えばＦＥＴ（電界効果トランジスタ）のしきい値電圧を低くし、低電圧で高速動作するデバイスが開発されている。しかしながら、低しきい値電圧のＦＥＴにおいては、オフ時のリーク電流が従来のしきい値電圧のＦＥＴよりも増大し、デバイスのスタンバイ電流を増加させていた。この問題を解決するために、特開平５−２６８０６５号公報には、インバータ回路を構成するＦＥＴより高いしきい値電圧のＦＥＴを追加し、リーク電流の削減を実現するＣＭＯＳインバータ回路に関する技術が開示されている。
【０００４】
特開平５−２６８０６５号公報のＣＭＯＳインバータ回路の構成について、図５に基づいて説明する。図５は、低電圧動作、低リーク電流を実現したＣＭＯＳインバータ回路の構成図である。ＣＭＯＳインバータ回路５０は、ＰｃｈＦＥＴ５３、ＮｃｈＦＥＴ５４及びＮｃｈＦＥＴ５５を備えた構成である。ＰｃｈＦＥＴ５３において、ソースは電源供給線５１に、ドレインは出力端子５７に、ゲートは入力端子５６に、それぞれ接続されている。ＮｃｈＦＥＴ５４において、ソースはＮｃｈＦＥＴ５５のドレインに、ドレインは出力端子５７に、ゲートは入力端子５６に、それぞれ接続されている。ＮｃｈＦＥＴ５５において、ソースは接地線５２に、ドレインはＮｃｈＦＥＴ５４のソースに、ゲートは制御信号入力端子５８に接続されている。
【０００５】
ＰｃｈＦＥＴ５３及びＮｃｈＦＥＴ５４は低閾値電圧（例えば０．１５Ｖ）であり、ＮｃｈＦＥＴ５５は高閾値電圧（例えば０．４Ｖ）である。高閾値電圧であるＮｃｈＦＥＴ５５のゲートに対して制御信号入力端子５８から、ＰｃｈＦＥＴ５３及びＮｃｈＦＥＴ５４で構成されたインバータ回路の動作時にはＨｉ、スタンバイモード時にはＬｏｗの信号が入力される。
【０００６】
ＣＭＯＳインバータ回路５０の動作を詳細に説明する。本回路を動作させる際には、制御信号入力端子５８にＨｉの信号を入力して、ＮｃｈＦＥＴ５５をＯＮ状態にする。これにより、ＰｃｈＦＥＴ５３及びＮｃｈＦＥＴ５４で構成されるインバータ回路は動作モードとなり、入力端子５６から入力した信号の反転信号が出力端子５７から出力される。このときの遅延時間は、インバータを形成するＰｃｈＦＥＴ５３及びＮｃｈＦＥＴ５４の閾値電圧により決定される。前記のようにＰｃｈＦＥＴ５３及びＮｃｈＦＥＴ５４の閾値電圧が０．１５Ｖであると、閾値電圧は低く設定されているので、低電圧かつ高速の動作が実現できる。また、ＮｃｈＦＥＴ５５はＯＮ状態であるので、インバータ回路には充分な接地電位が供給されており、ＰｃｈＦＥＴ５３及びＮｃｈＦＥＴ５４の動作速度には影響しない。
【０００７】
次に、制御信号入力端子５８にＬｏｗの信号を入力すると、ＮｃｈＦＥＴ５５はＯＦＦ状態となって、ＣＭＯＳインバータ回路５０はスタンバイモードとなる。この時、ＰｃｈＦＥＴ５３及びＮｃｈＦＥＴ５４で構成されるインバータ回路には、接地電位が供給されないため動作せず、スタンバイ状態となる。また、スタンバイモードでのリーク電流は、閾値電圧の高い（０．４Ｖ）ＮｃｈＦＥＴ５５により低く抑えられる。すなわち、ＰｃｈＦＥＴ５３及びＮｃｈＦＥＴ５４の閾値電圧が低くオフ時のカットオフ特性が悪くても、リーク電流はＮｃｈＦＥＴ５５によって抑えられている。
【０００８】
【発明が解決しようとする課題】
しかしながら、上記特開平５−２６８０６５号公報のＣＭＯＳインバータ回路を１つのデバイスに複数設けて、各ＣＭＯＳインバータ回路を個別に制御したい場合には、回路数に応じて、制御信号及び信号を入力するための端子を複数設けなければならないという問題がある。
【０００９】
また、所定の機能を実現するために、複数のＦＥＴを含む構成の機能回路ブロックをデバイスに設けた場合についてのリーク電流を抑制する構成は、上記公報には開示されていない。
【００１０】
そこで、本発明は上記の問題を解決するために成されたものであり、その目的は、所定の機能を有する機能回路ブロックを１つまたは複数有する半導体集積回路においても、機能回路ブロックを容易に制御が可能であり、かつリーク電流を抑制することが可能な半導体集積回路を提供することである。
【００１１】
【課題を解決するための手段】
この発明は、上記の課題を解決するための手段として、以下の構成を備えている。
【００１２】
(1) 高位電源線及び低位電源線の間に接続された、１以上のＦＥＴを含む機能回路ブロック、及び該機能回路ブロックに接続され前記１以上のＦＥＴよりも閾値電圧が高いリーク抑制ＦＥＴと、高位電源線及び低位電源線の間に接続された複数のＦＥＴを含み、該複数のＦＥＴのうち少なくとも１つが他のＦＥＴよりも閾値電圧が高く、前記リーク抑制ＦＥＴのＯＮ・ＯＦＦを制御する制御回路と、前記高位電源線または前記低位電源線に電源を接続する電源端子と、前記高位電源線または前記低位電源線と該電源端子との間の接続を開閉するスイッチと、電波を受信するアンテナが接続され、検出した電波エネルギに応じて該スイッチの開閉を制御するスイッチ制御回路と、を備えたことを特徴とする。
【００１３】
この構成においては、半導体集積回路は、電源端子と、スイッチと、スイッチ制御回路と、を備え、前記高位電源線または前記低位電源線に電源を接続する電源端子と、前記高位電源線または前記低位電源線と、の間の接続を開閉するスイッチは、電波を受信するアンテナが接続され、検出した電波エネルギに応じて、スイッチ制御回路により開閉が制御される。したがって、所定の電波を受信して、その電波エネルギによりスイッチ制御回路を動作させて、機能回路ブロックに電源供給する電源線をスイッチで制御することにより、機能回路ブロックにおいてリーク電流の発生しない半導体集積回路が実現可能となる。
また、半導体制御回路は、機能回路ブロック、リーク抑制ＦＥＴ及び制御回路を備え、１以上のＦＥＴを含む機能回路ブロックと、該機能回路ブロックに接続され該１以上のＦＥＴよりも閾値電圧が高いリーク抑制ＦＥＴと、が高位電源線及び低位電源線の間に接続され、高位電源線及び低位電源線の間に接続された複数のＦＥＴを含み、該複数のＦＥＴのうち少なくとも１つが他のＦＥＴよりも閾値電圧が高い制御回路によって、該リーク抑制ＦＥＴのＯＮ・ＯＦＦが制御される。
したがって、スイッチが閉じられて機能回路ブロックに電源供給がされている間、機能回路ブロックの低閾値電圧のＦＥＴによって低電圧動作、高速動作を実現するとともに、低閾値電圧のＦＥＴを使用することにより発生するスタンバイリーク電流を、高閾値電圧のリーク抑制ＦＥＴによって抑制することが可能となる。また、リーク抑制ＦＥＴを制御する制御回路を高い閾値電圧のＦＥＴにて実現することにより、外部に制御回路を設けずに済み、かつ制御回路自身のリーク電流を抑制することが可能となる。
【００１４】
(2) (1) の構成において、前記制御回路は、スイッチが閉じられて機能回路ブロックに電源供給がされている間において、前記リーク抑制ＦＥＴのＯＮ・ＯＦＦを制御して、前記機能回路ブロックを動作状態またはスタンバイ状態にするとすることもできる。
【００１５】
この構成においては、前記機能回路ブロックを動作状態またはスタンバイ状態にするために、前記制御回路は、前記リーク抑制ＦＥＴのＯＮ・ＯＦＦを制御する。したがって、リーク抑制ＦＥＴによって、機能回路ブロックのリーク電流抑制と、機能回路ブロックの状態制御と、が可能となる。
【００１６】
(3) 前記リーク抑制ＦＥＴは、ソースが高位電源線に、ドレインが前記機能回路ブロックの高位電源端子に、ゲートが前記制御回路に、それぞれ接続されたＰチャンネル型ＦＥＴであることを特徴とする。
【００１７】
この構成においては、前記リーク抑制ＦＥＴは、Ｐチャンネル型ＦＥＴであり、ソースが高位電源線に、ドレインが前記機能回路ブロックの高位電源端子に、ゲートが前記制御回路に、それぞれ接続されている。したがって、機能回路ブロックの高位電源端子と、高位電源線と、の間にＰチャンネル型ＦＥＴが設置されるので、機能回路ブロックへの電源供給制御が確実に行え、機能回路ブロックに低閾値電圧のＦＥＴを使用することにより発生するスタンバイリーク電流を、高閾値電圧のＰチャンネル型ＦＥＴによって抑制することが可能となる。
【００１８】
(4) 前記リーク抑制ＦＥＴは、ソースが低位電源線に、ドレインが前記機能回路ブロックの低位電源端子に、ゲートが前記制御回路に、それぞれ接続されたＮチャンネル型ＦＥＴであることを特徴とする。
【００１９】
この構成においては、前記リーク抑制ＦＥＴは、Ｎチャンネル型ＦＥＴであり、ソースが低位電源線に、ドレインが前記機能回路ブロックの低位電源端子に、ゲートが前記制御回路に、それぞれ接続されている。したがって、機能回路ブロックの低位電源端子と、低位電源線と、の間にＮチャンネル型ＦＥＴが設置されるので、機能回路ブロックへの電源供給制御が確実に行え、機能回路ブロックに低閾値電圧のＦＥＴを使用することにより発生するスタンバイリーク電流を、高閾値電圧のＮチャンネル型ＦＥＴによって抑制することが可能となる。
【００２０】
(5) 前記機能回路ブロックは全てが前記リーク抑制ＦＥＴに接続された状態で複数備えられ、前記リーク抑制ＦＥＴは１以上備えられ、１以上の前記リーク抑制ＦＥＴのそれぞれは複数の前記機能回路ブロックのうち１以上の機能回路ブロックに接続されたことを特徴とする。
【００２１】
この構成において、半導体集積回路は、複数の機能回路ブロックと１以上のリーク抑制ＦＥＴとを備えている。また、１以上のリーク抑制回路のそれぞれが１以上の機能回路ブロックに接続されている。したがって、全ての機能回路ブロックが接続された１つのリーク抑制ＦＥＴを１つ備えた構成の場合、制御回路によって、各機能回路ブロックへの電源供給を一括して制御可能である。また、複数の機能回路ブロックが接続された１つのリーク抑制ＦＥＴを複数備えた構成、または１つの機能回路ブロックに接続された１つのリーク抑制ＦＥＴを複数備えた構成の場合、制御回路によって、機能回路ブロック毎に電源供給を制御可能であり、半導体集積回路の動作時における消費電力を低減することが可能となる。
【００２２】
(6) 前記機能回路ブロックは全てが前記リーク抑制ＦＥＴに接続された状態で１以上備えられ、前記リーク抑制ＦＥＴは１以上備えられ、１以上の前記リーク抑制ＦＥＴのそれぞれは１以上の前記機能回路ブロックのそれぞれに接続されたことを特徴とする。
【００２３】
この構成においては、半導体集積回路は、１以上の機能回路ブロックと１以上のリーク抑制ＦＥＴとを備えている。また、１以上のリーク抑制回路のそれぞれが１以上の機能回路ブロックのそれぞれに接続されている。したがって、１つの機能回路ブロックに接続された１つのリーク抑制ＦＥＴを１以上備えているので、制御回路によって、機能回路ブロック毎に電源供給を制御可能であり、半導体集積回路の動作時における消費電力を低減することが可能となる。
【００２６】
【発明の実施の形態】
〔第１実施形態〕
まず、本発明の第１実施形態について説明する。図１は、本発明の第１実施形態に係る半導体集積回路の内部回路図である。第１実施形態の半導体集積回路は、機能回路ブロックのリーク電流を抑制するために高閾値電圧のＰｃｈ（Ｐチャンネル型）ＦＥＴを用いた構成である。すなわち、半導体集積回路８は、機能回路ブロック１、機能回路ブロック２、ＰｃｈＦＥＴ３、ＰｃｈＦＥＴ４、制御回路７によって構成されている。機能回路ブロック１は、高位電源端子である電源端子１ａがＰｃｈＦＥＴ３のドレインに接続され、接地端子１ｂが低位電源線である接地線１０に接続されている。機能回路ブロック２は、高位電源端子である電源端子２ａがＰｃｈＦＥＴ４のドレインに接続され、接地端子２ｂが接地線１０に接続されている。リーク抑制ＦＥＴであるＰｃｈＦＥＴ３は、ソースが高位電源線である電源線９に、ドレインが機能回路ブロック１の電源端子１ａに、ゲートが制御回路７の出力端子５に、それぞれ接続されている。リーク抑制ＦＥＴであるＰｃｈＦＥＴ４は、ソースが電源線９に、ドレインが機能回路ブロック２の電源端子２ａに、ゲートが制御回路７の出力端子６に、それぞれ接続されている。制御回路７は、入力端子７ａが半導体集積回路８の制御信号入力端子１１に、電源端子７ｂが電源線９に、接地端子７ｃが接地線１０に、出力端子５がＰｃｈＦＥＴ３のゲートに、出力端子６がＰｃｈＦＥＴ４のゲートに、それぞれ接続されている。
【００２７】
機能回路ブロック１及び機能回路ブロック２は、それぞれ１つまたは複数のＦＥＴを含む構成であり、所定の機能を実現するための回路ブロックである。機能回路ブロック１及び機能回路ブロック２がそれぞれ有する１つまたは複数のＦＥＴは、ＰｃｈＦＥＴ３及びＰｃｈＦＥＴ４よりも低い閾値電圧に設定されており、低電圧で、高速に動作する。なお、機能回路ブロック１及び機能回路ブロック２の回路構成、信号の入出力端子などは、図示を省略している。
【００２８】
ＰｃｈＦＥＴ３は、機能回路ブロック１への電源供給を制御するとともに、機能回路ブロック１のスタンバイ時のリーク電流を抑制するためのものである。また、機能回路ブロック１が備えた１つまたは複数のＦＥＴよりも高い閾値電圧に設定されている。
【００２９】
ＰｃｈＦＥＴ４は、機能回路ブロック２への電源供給を制御するとともに、機能回路ブロック２のスタンバイ時のリーク電流を抑制するためのものである。また、機能回路ブロック２が備えた１つまたは複数のＦＥＴよりも高い閾値電圧に設定されている。
【００３０】
制御回路７は、制御信号入力端子１１から入力された信号に応じて、出力端子５からＰｃｈＦＥＴ３のゲートに、出力端子６からＰｃｈＦＥＴ４のゲートに、それぞれＨｉまたはＬｏｗの信号を出力して、ＰｃｈＦＥＴ３及びＰｃｈＦＥＴ４のＯＮ・ＯＦＦを個別に制御するためのものである。また、制御回路７は全て高い閾値電圧のＦＥＴを用いて実現されているか、または制御回路の電源端子７ｂと接地端子７ｃとの間に設けられたＦＥＴのうち、少なくとも１つが他のＦＥＴよりも高い閾値電圧のＦＥＴにて実現されている。よって、制御回路７へは常に電源供給が行われているが、半導体集積回路８のスタンバイモードにおける制御回路７のリーク電流は、この高い閾値電圧のＦＥＴによって制限され、小さな値となる。なお、制御回路７の回路構成は、図示を省略している。
【００３１】
次に、半導体集積回路８の動作について説明する。半導体集積回路８には、図外の電源端子に接続された電池などの電源から、半導体集積回路８が動作可能な電圧が供給されている。制御信号入力端子１１に半導体集積回路８の全機能回路ブロックを動作状態にする所定の信号が入力されると、制御回路７は出力端子５，６からＬｏｗの信号を出力する。この信号が各ゲートに入力されたＰｃｈＦＥＴ３及びＰｃｈＦＥＴ４はＯＮとなる。そして、機能回路ブロック１，２に電源供給が開始されて、機能回路ブロック１，２は動作状態となる。このとき、前記のように機能回路ブロック１，２に含まれるＦＥＴは低い閾値電圧のＦＥＴにて構成されているので、低電圧で高速に動作する。
【００３２】
また、制御回路７は、制御信号入力端子１１から入力された信号に応じて、ＰｃｈＦＥＴ３及びＰｃｈＦＥＴ４を個別にＯＮ・ＯＦＦすることが可能である。例えば、制御回路７には、機能回路ブロック毎に対応するレジスタが設置されており、レジスタに設定した値に応じて所定の信号を出力して、各機能回路ブロックの状態を制御するように構成されている。よって、機能回路ブロック１のみを動作させる場合は、制御信号入力端子１１に所定の信号を入力することで、制御回路７は出力端子５からＬｏｗの信号、出力端子６からＨｉの信号を出力する。この信号が各ゲートに入力されたＰｃｈＦＥＴ３はＯＮ、ＰｃｈＦＥＴ４はＯＦＦとなり、機能回路ブロック１は動作状態に、機能回路ブロック１はスタンバイ状態になる。
【００３３】
このとき、機能回路ブロック２のリーク電流は、機能回路ブロック２の各ＦＥＴよりも高い閾値電圧のＰｃｈＦＥＴ４のカットオフ特性により、小さな値となる。よって、半導体集積回路８における動作時の消費電流を、より小さな値とすることができる。
【００３４】
また、半導体集積回路８の全機能回路ブロックを動作させないスタンバイモードにする場合は、制御信号入力端子１１に所定の信号を入力することで、制御回路７は出力端子５，６からＨｉの信号を出力する。この信号が各ゲートに入力されたＰｃｈＦＥＴ３，ＰｃｈＦＥＴ４はＯＦＦとなる。これにより、回路ブロック１，２はスタンバイ状態になり、この時のリーク電流は前記の場合と同様に、ＦＥＴ３，４により小さく抑えられる。
【００３５】
このように、本発明によれば、機能回路ブロック１，２のスタンバイを動作状況により制御することで、より消費電流を小さくでき、スタンバイモードをコントロールする制御回路７をも同一基板上に形成し、さらには、この制御回路７を構成する電源端子と接地端子との間に設けたＦＥＴのうち少なくとも１つを高い閾値電圧のＦＥＴとすることにより、制御回路７自身のリーク電流も削減でき、半導体集積回路８全体として低リーク電流を実現できる。
【００３６】
なお、半導体集積回路８は、機能回路ブロック及び高閾値電圧ＦＥＴ（リーク抑制ＦＥＴ）の組み合わせによる回路を、さらに複数備えた構成としてもよい。その場合、高閾値電圧ＦＥＴのゲートは制御回路７に接続され、ＯＮ・ＯＦＦ制御は制御回路７によって行われる。また、制御回路７は、複数の出力端子を制御するために、入力端子を複数設けた構成としてもよい。さらに、各機能回路ブロックの動作を個別に制御しなくても良い場合は、１つの高閾値電圧ＦＥＴに複数の機能回路ブロックの電源端子を接続した構成とすればよい。
【００３７】
〔第２実施形態〕
次に、本発明の第２実施形態について説明する。図２は、本発明の第２実施形態に係る半導体集積回路の内部回路図である。第２実施形態は、機能回路ブロックのリーク電流を抑制するために、高閾値電圧のＮｃｈ（Ｎチャンネル型）ＦＥＴを用いた構成である。すなわち、半導体集積回路１９は、機能機能回路ブロック１２、機能回路ブロック１３、ＮｃｈＦＥＴ１４、ＮｃｈＦＥＴ１５、制御回路１８によって構成されている。機能回路ブロック１２は、電源端子１２ａが高位電源線である電源線２０に接続され、低位電源端子である接地端子１２ｂがＮｃｈＦＥＴ１４のドレインに接続されている。機能回路ブロック１３は、電源端子１３ａが電源線２０に接続され、低位電源端子である接地端子１３ｂがＮｃｈＦＥＴ１５のドレインに接続されている。リーク抑制ＦＥＴであるＮｃｈＦＥＴ１４は、ソースが低位電源線である電源線２１に、ドレインが機能回路ブロック１２の接地端子１２ｂに、ゲートが制御回路１８の出力端子１６に、それぞれ接続されている。リーク抑制ＦＥＴであるＮｃｈＦＥＴ１５は、ソースが接地線２１に、ドレインが機能回路ブロック１３の接地端子１３ｂに、ゲートが制御回路１８の出力端子１７に、それぞれ接続されている。制御回路１８は、入力端子１８ａが半導体集積回路１９の制御信号入力端子２２に、電源端子１８ｂが電源線２０に、接地端子１８ｃが接地線２１に、出力端子１６がＮｃｈＦＥＴ１４のゲートに、出力端子１７がＮｃｈＦＥＴ１５のゲートに、それぞれ接続されている。
【００３８】
機能回路ブロック１２及び機能回路ブロック１３は、それぞれ１つまたは複数のＦＥＴを含む構成であり、所定の機能を実現するための回路ブロックである。機能回路ブロック１２及び機能回路ブロック１３がそれぞれ有する１つまたは複数のＦＥＴは、ＮｃｈＦＥＴ１４及びＮｃｈＦＥＴ１５よりも低い閾値電圧に設定されており、低電圧で、高速に動作する。なお、機能回路ブロック１２及び機能回路ブロック１３の回路構成、信号の入出力端子などは、図示を省略している。
【００３９】
ＮｃｈＦＥＴ１４は、機能回路ブロック１２への電源供給を制御するとともに、機能回路ブロック１２のスタンバイ時のリーク電流を抑制するためのものである。また、機能回路ブロック１２が備えた１つまたは複数のＦＥＴよりも高い閾値電圧に設定されている。
【００４０】
ＮｃｈＦＥＴ１５は、機能回路ブロック１３への電源供給を制御するとともに、機能回路ブロック１３のスタンバイ時のリーク電流を抑制するためのものである。また、機能回路ブロック１３が備えた１つまたは複数のＦＥＴよりも高い閾値電圧に設定されている。
【００４１】
制御回路１８は、制御信号入力端子２２から入力された信号に応じて、出力端子１６からＮｃｈＦＥＴ１４のゲートに、出力端子１７からＮｃｈＦＥＴ１５のゲートに、それぞれＨｉまたはＬｏｗの信号を出力して、ＮｃｈＦＥＴ１４及びＮｃｈＦＥＴ１５のＯＮ・ＯＦＦを個別に制御するためのものである。また、制御回路１８は全て高い閾値電圧のＦＥＴを用いて実現されているか、または制御回路の電源端子１８ｂと接地端子１８ｃとの間に設けられたＦＥＴのうち、少なくとも１つが他のＦＥＴよりも高い閾値電圧のＦＥＴにて実現されている。よって、制御回路１８へは常に電源供給が行われているが、半導体集積回路１９のスタンバイモードにおける制御回路１８のリーク電流は、この高い閾値電圧のＦＥＴによって制限され、小さな値となる。なお、制御回路１８の回路構成は、図示を省略している。
【００４２】
次に、半導体集積回路１９の動作について説明する。半導体集積回路１９には、図外の電源端子に接続された電池などの電源から、半導体集積回路１９が動作可能な電圧が供給されている。制御信号入力端子１１に集積回路１９の全機能回路ブロックを動作状態にする所定の信号が入力されると、制御回路１８は出力端子５，６からＨｉの信号を出力する。この信号が各ゲートに入力されたＰｃｈＦＥＴ１４及びＰｃｈＦＥＴ１５はＯＮとなる。そして、機能回路ブロック１２，１３に電源供給が開始されて、機能回路ブロック１２，１３は動作状態となる。このとき、前記のように機能回路ブロック１２，１３に含まれるＦＥＴは低い閾値電圧のＦＥＴにて構成されているので、低電圧で高速に動作する。
【００４３】
また、制御回路１８は、制御信号入力端子２２から入力された信号に応じて、ＰｃｈＦＥＴ１４及びＰｃｈＦＥＴ１５を個別にＯＮ・ＯＦＦすることが可能である。例えば、制御回路１８には、機能回路ブロック毎に対応するレジスタが設置されており、レジスタに設定した値に応じて所定の信号を出力して、各機能回路ブロックの状態を制御するように構成されている。よって、機能回路ブロック１のみを動作させる場合は、制御信号入力端子２２に所定の信号を入力することで、制御回路１８は出力端子１６からＨｉの信号、出力端子１７からＬｏｗの信号を出力する。この信号が各ゲートに入力されたＰｃｈＦＥＴ１４はＯＮ、ＰｃｈＦＥＴ１５はＯＦＦとなり、機能回路ブロック１２は動作状態に、機能回路ブロック１２はスタンバイ状態になる。
【００４４】
このとき、機能回路ブロック１３のリーク電流は、機能回路ブロック１３の各ＦＥＴよりも高い閾値電圧のＰｃｈＦＥＴ１５のカットオフ特性により、小さな値となる。よって、半導体集積回路１９における動作時の消費電流を、より小さな値とすることができる。
【００４５】
また、半導体集積回路１９の全機能回路ブロックを動作させないスタンバイモードにする場合は、制御信号入力端子２２に所定の信号を入力することで、制御回路１８は出力端子１６，１７からＬｏｗの信号を出力する。この信号が各ゲートに入力されたＰｃｈＦＥＴ１４，ＰｃｈＦＥＴ１５はＯＦＦとなる。これにより、回路ブロック１２，１３はスタンバイ状態になり、この時のリーク電流は前記の場合と同様に、ＦＥＴ１４，１５により小さく抑えられる。
【００４６】
このように、第２実施形態においても第１実施形態と同様の効果を実現できる。つまり、機能回路ブロック１２，１３のスタンバイを動作状況により制御することで、より消費電流を小さくでき、スタンバイモードをコントロールする制御回路１８をも同一基板上に形成し、さらにはこの制御回路１８を構成する電源端子と接地端子との間に設けたＦＥＴのうち少なくとも１つを高い閾値電圧のＦＥＴとすることにより、制御回路１８自身のリーク電流も削減でき、半導体集積回路１９全体として低リーク電流を実現できる。
【００４７】
なお、半導体集積回路１９は、機能回路ブロック及び高閾値電圧ＦＥＴ（リーク抑制ＦＥＴ）の組み合わせによる回路を、さらに複数備えた構成としてもよい。その場合、高閾値電圧ＦＥＴのゲートは制御回路１８に接続され、ＯＮ・ＯＦＦ制御は制御回路１８によって行われる。また、各機能回路ブロックの動作を個別に制御しなくても良い場合は、１つの高閾値電圧ＦＥＴに複数の機能回路ブロックの接地端子を接続した構成とすればよい。
【００４８】
〔第３実施形態〕
次に、本発明の第３実施形態について説明する。図３は、本発明の第３実施形態に係る半導体集積回路の内部回路図である。なお、図１と同一部分には、同一符号を付して、詳細な説明は省略する。第３実施形態は、機能回路ブロックのリーク電流を抑制するために高閾値電圧のＦＥＴを用い、また、電源供給を電波エネルギによって制御する構成である。すなわち、半導体集積回路３６は、機能回路ブロック１、機能回路ブロック２、ＰｃｈＦＥＴ３、ＰｃｈＦＥＴ４、制御回路７、アンテナ３３を備えたスイッチ制御回路３４及びスイッチ３７によって構成され、外部に制御信号入力端子１１及び電源端子３８を備えている。これらは、同一基板上に形成されている。
【００４９】
図１に示した構成と同じ部分の接続は、図１と同様である。また、電源線９には、スイッチ３７の端子３７ａが接続され、端子３７ｂは半導体集積回路３６の電源端子３８に接続されている。さらに、スイッチ制御回路３４の出力端子３５がスイッチ３７の開閉制御端子３７ｃに接続されている。なお、電源端子３８には、電池などの電源３２が接続される。
【００５０】
スイッチ３７は、電源端子３８から半導体集積回路３６の電源線９への電源供給をスイッチの開閉によって制御するためのものである。スイッチ制御回路３４は、半導体集積回路３６への電源供給を制御する電波をアンテナ３３で受信し、該電波から電波エネルギを検出して、スイッチ３７の開閉を制御するためのものである。なお、スイッチ制御回路３４は、アンテナ３３で受信した電波エネルギによって動作する。
【００５１】
次に、半導体集積回路３６の動作について説明する。半導体集積回路３６は、動作を停止しているスタンバイモードの場合は、スイッチ３７はＯＦＦしており、電源線９には電源供給されていない。半導体集積回路３６を動作モードにする場合は、予め決められた周波数の電波を半導体集積回路３６に対して発信する。半導体集積回路３６は、アンテナ３３により該電波を受信し、スイッチ制御回路３４において該電波から電波エネルギを検出し、そのエネルギによってスイッチ制御回路３４を動作させ、スイッチ３７をＯＮにする制御信号を出力する。この制御信号によりスイッチ３７はＯＮし、電源３２から電源線９に電源供給されて、半導体集積回路３６は動作可能になる。以降の半導体集積回路３６の動作は、図１に基づいて説明した第１実施形態と同様である。
【００５２】
また、半導体集積回路３６の動作を停止してスタンバイモードにする場合、予め決められた周波数の電波を半導体集積回路３６に対して発信する。半導体集積回路３６は、アンテナ３３により該電波を受信し、スイッチ制御回路３４において該電波から電波エネルギを検出し、そのエネルギによってスイッチ制御回路３４を動作させ、スイッチ３７をＯＦＦにする制御信号を出力する。この制御信号によりスイッチ３７はＯＦＦし、電源３２から電源線９に電源供給されなくなり、半導体集積回路３６は動作を停止する。
【００５３】
このように、第３実施形態において、第１実施形態と同様の効果が得られる。それに加えて、半導体集積回路３６は、スタンバイ時には電源線９に電源供給するためのスイッチ３７はＯＦＦするように設定されているので、リーク電流は流れず、電池などの電源の消耗を防ぐことができる。さらに、電源スイッチを制御しているスイッチ制御回路３４は、アンテナ３３で受信した電波のエネルギによって動作するため、半導体集積回路３６の消費電力やリーク電流に影響を及ぼさない。
【００５４】
なお、半導体集積回路３６において、電源供給を外部から制御するための構成であるアンテナ３３、スイッチ制御回路３４、スイッチ３７、電源端子３８は、本発明の第２実施形態である半導体集積回路１９にも適用可能である。すなわち、アンテナ３３、スイッチ制御回路３４、スイッチ３７、電源端子３８を、半導体集積回路１９を構成する同一基板に設ける。これにより、半導体集積回路１９においても、半導体集積回路３６と同様の効果を得ることができる。
【００５５】
なお、図３の半導体集積回路３６では、電源端子３８と電源線９との間を、スイッチ制御回路３４により制御されるスイッチ３７で開閉する構成としたが、この構成に限るものではない。すなわち、電源端子３８と電源線９との間ではなく、電源端子３８と設置線１０との間を、スイッチ制御回路３４により制御されるスイッチ３７で開閉する構成としてもよい。
【００５６】
〔第４実施形態〕
次に、本発明の第４実施形態について説明する。図４は、本発明の第４実施形態に係る半導体集積回路の内部回路図である。なお、図３と同一部分には、同一符号を付して、詳細な説明は省略する。第４実施形態は、第３実施形態のリーク電流を低減させるための高い閾値電圧のＦＥＴ及びＦＥＴの制御回路を削除して、一括して各機能回路ブロックを制御する構成である。すなわち、半導体集積回路４６は、機能回路ブロック１、機能回路ブロック２、アンテナ３３を備えたスイッチ制御回路３４及びスイッチ３７によって構成され、外部に電源端子３８を備えている。これらは、同一基板上に形成されている。
【００５７】
図３に示した構成と同じ部分の接続は、図３と同様である。また、機能回路ブロック１は、電源端子１ａが高位電源線である電源線９に接続され、接地端子１ｂが低位電源線である接地線１０に接続されている。機能回路ブロック２は、電源端子２ａが電源線９に接続され、接地端子２ｂが接地線１０に接続されている。
【００５８】
次に、半導体集積回路４６の動作について説明する。半導体集積回路３６と同様に、半導体集積回路４６は、動作を停止しているスタンバイモードの場合、スイッチ３７はＯＦＦしており、電源線９には電源供給されていない。半導体集積回路４６を動作モードにする場合、予め決められた周波数の電波を半導体集積回路４６に対して発信する。半導体集積回路４６は、アンテナ３３により該電波を受信し、スイッチ制御回路３４において該電波から電波エネルギを検出し、そのエネルギによってスイッチ制御回路３４を動作させ、スイッチ３７をＯＮにする制御信号を出力する。この制御信号によりスイッチ３７はＯＮし、電源３２から電源線９に電源供給されて、半導体集積回路４６は動作可能になる。半導体集積回路４６の機能回路ブロック１，２に電源供給が開始されて、機能回路ブロック１，２は動作状態となる。このとき、前記のように機能回路ブロック１，２に含まれるＦＥＴは低い閾値電圧のＦＥＴにて構成されているので、低電圧で高速に動作する。
【００５９】
また、半導体集積回路４６の全機能回路ブロックを動作させないスタンバイモードにする場合、予め決められた周波数の電波を半導体集積回路４６に対して発信する。半導体集積回路４６は、アンテナ３３により該電波を受信し、スイッチ制御回路３４において該電波から電波エネルギを検出し、そのエネルギによってスイッチ制御回路３４を動作させ、スイッチ３７をＯＦＦにする制御信号を出力する。この制御信号によりスイッチ３７はＯＦＦし、電源３２から電源線９に電源供給されなくなり、電源線９に接続された機能回路ブロック１，２は動作を停止する。
【００６０】
このように、各機能回路ブロックは、低閾値電圧のＦＥＴによって構成されているので、各々の機能を低電圧で高速に実現する。また、半導体集積回路３６において、スタンバイ時には電源線９に電源供給するためのスイッチ３７はＯＦＦするように設定されているので、各機能回路ブロックではリーク電流が流れず、電池などの電源の消耗を防ぐことができる。さらに、電源スイッチを制御しているスイッチ制御回路３４は、アンテナ３３で受信した電波のエネルギによって動作するため、半導体集積回路３６の消費電力やリーク電流には影響を及ぼさない。
【００６１】
【発明の効果】
本発明によれば、以下の効果が得られる。
【００６２】
(1) 半導体集積回路は、電源端子と、スイッチと、スイッチ制御回路と、を備え、前記高位電源線または前記低位電源線に電源を接続する電源端子と、前記高位電源線または前記低位電源線と、の間の接続を開閉するスイッチは、電波を受信するアンテナが接続され、検出した電波エネルギに応じて、スイッチ制御回路により開閉が制御されるため、所定の電波を受信して、その電波エネルギによりスイッチ制御回路を動作させて、機能回路ブロックに電源供給する電源線をスイッチで制御することにより、機能回路ブロックにおいてリーク電流の発生しない半導体集積回路が実現できる。
また、半導体制御回路は、機能回路ブロック、リーク抑制ＦＥＴ及び制御回路を備え、１つまたは複数のＦＥＴを含む機能回路ブロックと、該機能回路ブロックに接続され該機能回路ブロックに含まれる１つまたは複数のＦＥＴの閾値電圧よりも高い閾値電圧であるリーク抑制ＦＥＴと、が高位電源線及び低位電源線の間に接続され、高位電源線及び低位電源線の間に接続された１つまたは複数のＦＥＴを含み、該ＦＥＴの少なくとも１つが他のＦＥＴよりも高い閾値電圧である制御回路によって、該リーク抑制ＦＥＴのＯＮ・ＯＦＦが制御されるため、スイッチが閉じられて機能回路ブロックに電源供給がされている間、機能回路ブロックの低閾値電圧のＦＥＴによって低電圧動作、高速動作を実現するとともに、低閾値電圧のＦＥＴを使用することにより発生するスタンバイリーク電流を、高閾値電圧のリーク抑制ＦＥＴによって抑制できる。また、リーク抑制ＦＥＴを制御する制御回路を高い閾値電圧のＦＥＴにて実現することにより、外部に制御回路を設けずに済み、かつ制御回路自身のリーク電流を抑制できる。
【００６３】
(2) 前記リーク抑制ＦＥＴは、Ｐチャンネル型ＦＥＴであり、ソースが高位電源線に、ドレインが前記機能回路ブロックの高位電源端子に、ゲートが前記制御回路に、それぞれ接続されているため、機能回路ブロックの高位電源端子と、高位電源線と、の間にＰチャンネル型ＦＥＴが設置され、機能回路ブロックへの電源供給制御が確実に行え、機能回路ブロックに低閾値電圧のＦＥＴを使用することにより発生するスタンバイリーク電流を、高閾値電圧のＰチャンネル型ＦＥＴによって抑制できる。
【００６４】
(3) 前記リーク抑制ＦＥＴは、Ｎチャンネル型ＦＥＴであり、ソースが低位電源線に、ドレインが前記機能回路ブロックの低位電源端子に、ゲートが前記制御回路に、それぞれ接続されているため、機能回路ブロックの低位電源端子と、低位電源線と、の間にＮチャンネル型ＦＥＴが設置され、機能回路ブロックへの電源供給制御が確実に行え、機能回路ブロックに低閾値電圧のＦＥＴを使用することにより発生するスタンバイリーク電流を、高閾値電圧のＮチャンネル型ＦＥＴによって抑制できる。
【００６５】
(4) 半導体集積回路は、複数の機能回路ブロックと１以上のリーク抑制ＦＥＴとを備えている。また、１以上のリーク抑制回路のそれぞれを１以上の機能回路ブロックに接続しているので、全ての機能回路ブロックが接続された１つのリーク抑制ＦＥＴを１つ備えた構成の場合、制御回路によって、各機能回路ブロックへの電源供給を一括して制御できる。また、複数の機能回路ブロックが接続された１つのリーク抑制ＦＥＴを複数備えた構成、または１つの機能回路ブロックに接続された１つのリーク抑制ＦＥＴを複数備えた構成の場合、制御回路によって、機能回路ブロック毎に電源供給を制御可能であり、半導体集積回路の動作時における消費電力を低減できる。
【００６６】
(5) 半導体集積回路は、１以上の機能回路ブロックと１以上のリーク抑制ＦＥＴとを備えている。また、１以上のリーク抑制回路のそれぞれを１以上の機能回路ブロックのそれぞれに接続しているので、制御回路によって、機能回路ブロック毎に電源供給を制御可能であり、半導体集積回路の動作時における消費電力を低減できる。
【図面の簡単な説明】
【図１】本発明の第１実施形態に係る半導体集積回路の内部回路図である。
【図２】本発明の第２実施形態に係る半導体集積回路の内部回路図である。
【図３】本発明の第３実施形態に係る半導体集積回路の内部回路図である。
【図４】本発明の第４実施形態に係る半導体集積回路の内部回路図である。
【図５】低電圧動作、低リーク電流を実現した従来のＣＭＯＳインバータ回路の構成図である。
【符号の説明】
１，２，１２，１３−機能回路ブロック
３，４，５３−ＰｃｈＦＥＴ
１４，１５，５４，５５−ＮｃｈＦＥＴ
５，６，１６，１７，５７−出力端子
７，１８−制御回路
８，１９，３６，４６−半導体集積回路
１１，２２、５８−制御信号入力端子
【図１】
0003693911.tif 000002
【図２】
0003693911.tif 000003
【図３】
0003693911.tif 000004
【図４】
0003693911.tif 000005
【図５】
0003693911.tif 000006