(57)【特許請求の範囲】
【請求項１】
第１のセルと、第２のセルとを備え、
前記第１のセル及び前記第２のセルのそれぞれは、
第１導電型の第１の炭化珪素半導体層と、
前記第１の炭化珪素半導体層に設けられた第２導電型の第１の領域と、
前記第１の領域に設けられた第１導電型の第２の領域と、
前記第１の炭化珪素半導体層の上に接して設けられ、前記第１の領域及び前記第２の領域と接する、第２の炭化珪素半導体層と、
前記第２の領域とオーミック接触した第１のオーミック電極と、
前記第２の炭化珪素半導体層の上に設けられた絶縁膜とを有し、
前記第１のセルは、前記第２の炭化珪素半導体層の上に前記絶縁膜を介して設けられたゲート電極を有し、
前記第２のセルは、前記第１のオーミック電極の電位と独立して前記第２の炭化珪素半導体層の電位を制御する電極を有していない、半導体装置。
【請求項２】
前記第１のセル及び前記第２のセルのそれぞれは、
前記第２の炭化珪素半導体層の上に設けられた層間絶縁膜と、
前記層間絶縁膜の上に設けられた上部電極とをさらに有し、
前記上部電極は、前記第１のオーミック電極と電気的に接続されている、請求項１に記載の半導体装置。
【請求項３】
前記第１のセル及び前記第２のセルのそれぞれは、前記第２の炭化珪素半導体層の上に前記絶縁膜を介して設けられた導電膜をさらに有し、
前記第１のセルの前記導電膜は、前記ゲート電極であり、
前記第２のセルの前記導電膜は、前記ゲート電極と絶縁され、前記第１のオーミック電極と電気的に接続されており、
前記第１のセルの前記第１のオーミック電極と、前記第２のセルの前記第１のオーミック電極とは、電気的に接続されている、請求項２に記載の半導体装置。
【請求項４】
前記第２のセルの前記導電膜は、前記上部電極と接している、請求項３に記載の半導体装置。
【請求項５】
前記上部電極は、前記層間絶縁膜を貫通し前記第１のオーミック電極と接続されたコンタクト部分を有し、
前記第２のセルの前記導電膜は前記コンタクト部分と接している、請求項４に記載の半導体装置。
【請求項６】
前記第２のセルは、前記導電膜の上面の少なくとも一部にシリサイド層を有し、
前記シリサイド層は、前記コンタクト部分を囲み、
前記第２のセルにおいて、
前記コンタクト部分のうち前記導電膜よりも上側の部分は、前記コンタクト部分のうち前記導電膜よりも下側の部分よりも幅が広く、
前記導電膜よりも上側の部分は前記シリサイド層と接している、請求項５に記載の半導体装置。
【請求項７】
第３のセルをさらに備え、
前記第３のセルは、前記第１の炭化珪素半導体層と、前記第１の領域と、前記第２の領域と、前記第２の炭化珪素半導体層と、前記第１のオーミック電極と、前記絶縁膜と、前記第２の炭化珪素半導体層の上に前記絶縁膜を介して設けられた前記導電膜とを有し、
前記第３のセルの前記導電膜は、前記第２のセルの前記導電膜と接し、前記ゲート電極と分離され、前記上部電極と接していない、請求項４から６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１のセルと前記第２のセルとの間に設けられた第４のセルをさらに備え、
前記第４のセルは、前記第１の炭化珪素半導体層と、前記第１の領域と、前記第２の炭化珪素半導体層と、前記絶縁膜と、前記第２の炭化珪素半導体層の上に前記絶縁膜を介して設けられた前記導電膜とを有し、
前記第４のセルの前記導電膜は、前記第２のセルの前記導電膜と電気的に接続され、前記ゲート電極と分離され、前記上部電極と接している、請求項３から７のいずれか１項に記載の半導体装置。
【請求項９】
前記第４のセルの前記第１の領域は、隣接する前記第２のセルの第１の領域と一体である、請求項８に記載の半導体装置。
【請求項１０】
前記第１のセルと前記第４のセルとの間に設けられた第５のセルをさらに備え、
前記第５のセルは、前記第１の炭化珪素半導体層と、前記第２の炭化珪素半導体層と、前記絶縁膜とを有し、前記絶縁膜と前記上部電極との間に導電膜が設けられていない、請求項８に記載の半導体装置。
【請求項１１】
前記第４のセル及び前記第５のセルは、それぞれ前記第１の領域を有し、
前記第５のセルの前記第１の領域は、隣接する第４のセルの第１の領域と一体である、請求項１０に記載の半導体装置。
【請求項１２】
前記第２のセルの前記導電膜は、前記上部電極と接していない、請求項８から１１のいずれか１項に記載の半導体装置。
【請求項１３】
前記第１のセル及び前記第２のセルのそれぞれは、前記第２の炭化珪素半導体層の上に前記絶縁膜を介して設けられた導電膜をさらに有し、
前記第１のセルの前記導電膜は前記ゲート電極であり、
前記第２のセルの前記導電膜は、前記ゲート電極及び前記第１のオーミック電極と絶縁されている、請求項２に記載の半導体装置。
【請求項１４】
前記第１のセルと前記第２のセルとの間に設けられた、第６のセルをさらに備え、
前記第６のセルは、前記第１の領域及び第２の領域を含む前記第１の炭化珪素半導体層と、前記第２の炭化珪素半導体層と、前記第１のオーミック電極と、前記絶縁膜とを有し、前記第２の炭化珪素半導体層と前記上部電極との間に導電膜が設けられていない、請求項１３に記載の半導体装置。
【請求項１５】
前記第２のセルは、前記第２の炭化珪素半導体層と前記層間絶縁膜との間に導電膜が設けられていない、請求項２に記載の半導体装置。
【請求項１６】
前記第１のセル及び第２のセルのそれぞれは、前記第２の炭化珪素半導体層の上に前記絶縁膜を介して設けられた導電膜をさらに有し、
前記第１のセルの前記導電膜は、前記ゲート電極であり、
前記第２のセルの前記導電膜は、前記ゲート電極と絶縁され、前記第１のオーミック電極と電気的に接続されており、
前記第１のセルの前記第１のオーミック電極と、前記第２のセルの前記第１のオーミック電極とは、電気的に接続されている、請求項１に記載の半導体装置。
【請求項１７】
前記第１の炭化珪素半導体層を挟んで前記第１のオーミック電極とは反対側に第２のオーミック電極をさらに備えている、請求項１から１６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、炭化珪素半導体装置に関する。
【背景技術】
【０００２】
炭化珪素（シリコンカーバイド：ＳｉＣ）は、珪素（Ｓｉ）に比べてバンドギャップが大きい高硬度の半導体材料であり、パワー素子、耐環境素子、高温動作素子及び高周波素子等の種々の半導体装置に応用されている。なかでも、スイッチング素子や整流素子などのパワー素子への応用が注目されている。【０００３】
パワー素子として、金属−絶縁体−半導体電界効果トランジスタ（Metal-Insulator-Semiconductor Field-Effect Transistor：ＭＩＳＦＥＴ）が一般的に用いられている。インバータ回路等においては、パワー素子がオフ状態の場合に還流電流を流さなければならない場合がある。還流電流を流す経路として、Ｓｉ半導体の場合にはボディダイオードを用いることができる。しかし、ＳｉＣを用いたパワー素子の場合には、ｐｎ接合に順方向電流を流すと、基底面転位に起因して積層欠陥が増大するというＳｉＣ固有の問題が知られている（例えば、特許文献１を参照。）。このため、ＳｉＣを用いたパワー素子の場合にはボディダイオードを還流電流の経路として用いることは困難であり、ＳｉＣを用いたショットキーダイオードを、ＭＩＳＦＥＴと逆並列に外付けすることが一般に行われている。しかし、ショットキーダイオードを外付けすると、部品点数が増加し、装置の面積も増大してしまう。また、ショットキーダイオードを外付けしても、何らかの理由でボディダイオードに還流電流が流れてしまうと、ＳｉＣを用いたパワー素子の素子劣化が生じてしまう。【０００４】
そこで、本願発明者らは、ＳｉＣを用いたパワー素子のチャネル構造を最適化し、チャネル部にダイオードとしての機能を有する部分を形成することにより、ボディダイオードに通電することなく、ソースからドレインに電流を流すことを検討している（例えば、特許文献２を参照）。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−１７２３７号公報
【特許文献２】国際公開２０１０／１２５８１９号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、一般にパワー素子は、誤点弧を防止するためオフ状態においてゲートに負のバイアスを印加する。従って、還流電流の経路は、ゲートに負のバイアスが印加された際にも、ソースからドレインに大きな電流を流すことができるようにすることが求められる。しかし、前記従来のＳｉＣを用いたパワー素子では、ゲートに負のバイアスを印加してオフ状態とした場合には、ソースからドレインに流れる電流が低下するという問題がある。【０００７】
本開示は、前記の問題を解決し、ＳｉＣを用いた半導体装置のゲートに負バイアスを印加してオフ状態とした場合にも、ソースからドレインに流れる電流の低下を抑制できるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
本開示に係る半導体装置の一態様は、第１のセルと、第２のセルとを備え、第１のセル及び第２のセルのそれぞれは、第１導電型の第１の炭化珪素半導体層と、第１の炭化珪素半導体層に設けられた第２導電型の第１の領域と、第１の領域に設けられた第１導電型の第２領域と、第１の炭化珪素半導体層の上に接して設けられ、第１の領域及び第２の領域と接する、第２の炭化珪素半導体層と、第２の領域とオーミック接触した第１のオーミック電極と、第２の炭化珪素半導体層の上に設けられた絶縁膜とを有し、第１のセルは、第２の炭化珪素半導体層の上に絶縁膜を介して設けられたゲート電極を有し、第２のセルは、第１のオーミック電極の電位と独立して第２の炭化珪素半導体層の電位を制御する電極を有していない。
【発明の効果】
【０００９】
本開示の半導体装置によれば、半導体装置のゲートに負バイアスを印加してオフ状態とした場合にも、ソースからドレインに流れる電流の低下を抑制できる。
【図面の簡単な説明】
【００１０】
【図１】ダイオード特性を検討した半導体装置を示す断面図である。
【図２】図１に示す半導体装置の電圧−電流特性を示すグラフである。
【図３】第１の実施形態に係る半導体装置を示す平面図である。
【図４】図３のIV−IV線における断面図である。
【図５】第１の実施形態に係る半導体装置の変形例を示す平面図である。
【図６】第１の実施形態に係る半導体装置の変形例を示す平面図である。
【図７】第１の実施形態に係る半導体装置の変形例を示す平面図である。
【図８】図７のVIII−VIII線における断面図である。
【図９】第１の実施形態に係る半導体装置の変形例を示す平面図である。
【図１０】第１の実施形態に係る半導体装置の変形例を示す平面図である。
【図１１】第１の実施形態に係る半導体装置の変形例を示す平面図である。
【図１２】図１１のXII−XII線における断面図である。
【図１３】第１の実施形態に係る半導体装置の変形例を示す平面図である。
【図１４】図１３のXIV−XIV線における断面図である。
【図１５】第１の実施形態に係る半導体装置の変形例を示す平面図である。
【図１６】図１５のXVI−XVI線における断面図である。
【図１７】第１の実施形態に係る半導体装置の電圧−電流特性を示すグラフである。
【図１８】第２のセルの比率と、電流特性との相関を示すグラフである。
【図１９】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２０】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置の製造方法の変形例を工程順に示す断面図である。
【図２１】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２２】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２３】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２４】（ａ）及び（ｂ）は第１の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図２５】第１の実施形態に係る半導体装置の変形例を示す断面図である。
【図２６】第２の実施形態に係る半導体装置を示す平面図である。
【図２７】図２６のXXVII−XXVII線における断面図である。
【図２８】第２の実施形態に係る半導体装置の変形例を示す平面図である。
【図２９】第２の実施形態に係る半導体装置の変形例を示す平面図である。
【図３０】第２の実施形態に係る半導体装置の変形例を示す平面図である。
【図３１】図３０のXXXI−XXXI線における断面図である。
【図３２】第２の実施形態に係る半導体装置の変形例を示す平面図である。
【図３３】図３２のXXXIII−XXXIII線における断面図である。
【図３４】第２の実施形態に係る半導体装置の変形例を示す平面図である。
【図３５】図３４のXXXV−XXXV線における断面図である。
【図３６】第２の実施形態に係る半導体装置の変形例を示す平面図である。
【図３７】第２の実施形態に係る半導体装置の変形例を示す平面図である。
【図３８】第２の実施形態に係る半導体装置の電圧−電流特性を示すグラフである。
【図３９】第２のセルの比率と、電流特性との相関を示すグラフである。
【図４０】（ａ）及び（ｂ）は第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４１】（ａ）及び（ｂ）は第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４２】（ａ）及び（ｂ）は第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４３】（ａ）及び（ｂ）は第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【図４４】（ａ）及び（ｂ）は第２の実施形態に係る半導体装置の製造方法を工程順に示す断面図である。
【発明を実施するための形態】
【００１１】
以下においては、第１導電型がｎ型であり、第２導電型がｐ型である場合について説明する。しかし、第１導電型をｐ型とし、第２導電型をｎ型としてもよい。また、不純物の相対的な濃度を示す場合には、「ｎ」又は「ｐ」の右方に記載した「＋」又は「−」の符号を用いる。例えば、「ｎ+」は「ｎ」よりもｎ型不純物濃度が高いことを意味し、「ｎ-」は「ｎ」よりもｎ型不純物濃度が低いことを意味する。
【００１２】
以下において、電気的に接続されているとは、一方の部材に電位を印加した場合に、他方の部材の電位が実質的に等しくなる状態である。例えば、２つの導電性の部材が接している場合、他の導電性の部材を介して接続されている場合、及び空間又は絶縁性の部材によって互いに分離されている２つの部材が配線等により接続されている場合を含む。
【００１３】
本開示において、ＡはＢの「上」に設けられている又は形成されているという表現は、ＡとＢとの間に他の部材が介在している場合と、ＡとＢとが接している場合との両方を含む。
【００１４】
まず、本開示の半導体装置を実現するに至った経緯について説明する。ＳｉＣを用いたＭＩＳＦＥＴ（以下、ＳｉＣ−ＦＥＴという。）のボディダイオードを還流電流の経路とすると、ｐｎ接合であるボディダイオードに順方向に電流を流すことになる。しかし、ＳｉＣのｐｎ接合に順方向の電流を流すと、基底面転位に起因して積層欠陥が増大する。このため、ＳｉＣ−ＦＥＴのボディダイオードを還流電流の経路とすると、ｐｎ接合における積層欠陥の増大が生じ、ＳｉＣ−ＦＥＴの結晶劣化が進行する。ＳｉＣ−ＦＥＴの結晶劣化が進行すると、ボディダイオードのオン電圧が上昇するおそれがある。また、ボディダイオードを還流ダイオードとして用いた場合には、ｐｎ接合ダイオードのバイポーラ動作に起因して、ダイオードがオン状態からオフ状態に遷移する際に、逆回復電流が流れる。逆回復電流はリカバリー損失を発生させ、スイッチング速度の低下も招く。
【００１５】
このように、ＳｉＣ−ＦＥＴにおいて、ボディダイオードへの通電は、リカバリー損失の増大及び積層欠陥の増大による素子劣化を誘発する恐れがある。従って、ＳｉＣ−ＦＥＴのボディダイオードを環流ダイオードとして使用することは困難である。
【００１６】
本発明者らは、ソース電極の電位を基準として０Ｖ以上であって閾値電圧Ｖｔｈ未満の電圧をゲート電極に印加することにより、ＳｉＣ−ＦＥＴをソース電極からチャネル領域を介してドレイン電極に電流を流すダイオードとして動作させることを見出した。
【００１７】
具体的には、図１に示すように、半導体装置５００は、炭化珪素からなるｎ+型の半導体基板５０１の上に、ｎ-型の第１の炭化珪素半導体層５０２が設けられており、第１の炭化珪素半導体層５０２には、ｐ型のボディ領域５０３が設けられている。ボディ領域５０３には、ｎ+型のソース領域５０４とｐ+型のコンタクト領域５０７とが設けられている。ソース領域５０４及びコンタクト領域５０７の上に跨るようにソース電極５１１が設けられている。ボディ領域５０３及びソース領域５０４の上に跨るようにチャネル層５０５が設けられている。チャネル層５０５の上にはゲート絶縁膜５０６を介してゲート電極５１２が設けられている。半導体基板５０１のうち第１の炭化珪素半導体層５０２に接する面とは反対側の面（裏面）にはドレイン電極５１３が設けられている。
【００１８】
例えば、ソース電極５１１を基準としてゲート電極５１２に印加する電圧Ｖｇｓを２０Ｖとし、ソース電極５１１を基準としてドレイン電極５１３に印加する電圧Ｖｄｓを正の電圧とする。この場合、半導体装置５００はトランジスタとしてオン状態となる。一方、Ｖｇｓを０Ｖとし、Ｖｄｓを負の電圧とすると、半導体装置５００はユニポーラ型のダイオードとして機能する。
【００１９】
図２は、半導体装置５００の基本的な電流−電圧特性を示している。図２の第１象限においてドットで示すように、Ｖｇｓが２０ＶでＶｄｓが正の場合に半導体装置５００はトランジスタとして動作する。図２の第３象限において破線で示すように、Ｖｇｓが０ＶでＶｄｓが負の場合に半導体装置５００はダイオードとして動作する。
【００２０】
ｐ型のボディ領域５０３とｎ-型の第１の炭化珪素半導体層５０２との間には、ｐｎ接合からなる寄生のボディダイオードが存在している。しかし、室温におけるｐｎ接合ダイオードの立ち上がり電圧（電流が１ｍＡ流れる時の電圧）は、約２．５Ｖである。従って、図２に示す特性は、半導体装置５００のボディダイオードによるものではなく、ｎ型のチャネル層５０５を介して電流を流すことができるユニポーラ型のダイオードによるものである。従って、半導体装置５００は、ボディダイオードに電流を流すことなく、還流電流をソース電極からドレイン電極に流すことができ、外付けの還流ダイオードを削減できる可能性がある。
【００２１】
しかし、図２の第３象限において実線で示すように、Ｖｇｓを−５Ｖとすると、ソース電極５１１からドレイン電極５１３へ流れる電流Ｉｄｓが小さくなる。誤点弧防止のために、Ｖｇｓを負の電圧とする場合には、半導体装置５００よりもさらにダイオードのオン電流の低下を抑制することが望まれる。
【００２２】
ゲートに負バイアスを印加してオフ状態とした場合にも、ダイオードのオン電流の低下を抑制するために、本実施形態の半導体装置は以下のような態様を有する。
【００２３】
第１の例示の半導体装置は、第１のセルと、第２のセルとを備え、第１のセル及び第２のセルのそれぞれは、第１導電型の第１の炭化珪素半導体層と、第１の炭化珪素半導体層に設けられた第２導電型の第１の領域と、第１の領域に設けられた第１導電型の第２の領域と、第１の炭化珪素半導体層の上に接して設けられ、第１の領域及び第２の領域と接する、第２の炭化珪素半導体層と、第２の領域とオーミック接触した第１のオーミック電極と、第２の炭化珪素半導体層の上に設けられた絶縁膜とを有し、第１のセルは、第２の炭化珪素半導体層の上に絶縁膜を介して設けられたゲート電極を有し、第２のセルは、第１のオーミック電極の電位と独立して第２の炭化珪素半導体層の電位を制御する電極を有していない。
【００２４】
第１の例示の半導体装置は、第１のセル及び第２のセルのそれぞれは、第２の炭化珪素半導体層の上に設けられた層間絶縁膜と、層間絶縁膜の上に設けられた上部電極とをさらに有し、上部電極は、第１のオーミック電極と電気的に接続されていてもよい。
【００２５】
第１の例示の半導体装置において、第１のセル及び第２のセルのそれぞれは、第２の炭化珪素半導体層の上に絶縁膜を介して設けられた導電膜をさらに有し、第１のセルの導電膜は、ゲート電極であり、第２のセルの導電膜は、ゲート電極と絶縁され、第１のオーミック電極と電気的に接続されており、第１のセルの第１のオーミック電極と、第２のセルの第１のオーミック電極とは、電気的に接続されていてもよい。
【００２６】
第１の例示の半導体装置において、第２のセルの導電膜は、上部電極と接していてもよい。
【００２７】
この場合において、上部電極は、層間絶縁膜を貫通し第１のオーミック電極と接続されたコンタクト部分を有し、第２のセルの導電膜はコンタクト部分と接していてよい。
【００２８】
さらに、第２のセルは、導電膜の上面の少なくとも一部にシリサイド層を有し、シリサイド層は、コンタクト部分を囲み、第２のセルにおいて、コンタクト部分のうち導電膜よりも上側の部分は、コンタクト部分のうち導電膜よりも下側の部分よりも幅が広く、導電膜よりも上側の部分はシリサイド層と接していてもよい。
【００２９】
第１の例示の半導体装置は、第３のセルをさらに備え、第３のセルは、第１の炭化珪素半導体層と、第１の領域と、第２の領域と、第２の炭化珪素半導体層と、第１のオーミック電極と、絶縁膜と、第２の炭化珪素半導体層の上に絶縁膜を介して設けられた導電膜とを有し、第３のセルの導電膜は、第２のセルの導電膜と接し、ゲート電極と分離され、上部電極と接していなくてもよい。
【００３０】
第１の例示の半導体装置は、第１のセルと第２のセルとの間に設けられた第４のセルをさらに備え、第４のセルは、第１の炭化珪素半導体層と、第１の領域と、第２の炭化珪素半導体層と、絶縁膜と、第２の炭化珪素半導体層の上に絶縁膜を介して設けられた導電膜とを有し、第４のセルの導電膜は、第２のセルの導電膜と電気的に接続され、ゲート電極と分離され、上部電極と接していてもよい。
【００３１】
この場合において、第４のセルの第１の領域は、隣接する第２のセルの第１の領域と一体であってもよい。
【００３２】
第１の例示の半導体装置は、第１のセルと第４のセルとの間に設けられた第５のセルをさらに備え、第５のセルは、第１の炭化珪素半導体層と、第２の炭化珪素半導体層と、絶縁膜とを有し、絶縁膜と上部電極との間に導電膜が設けられていなくてよい。
【００３３】
この場合において、第４のセル及び第５のセルは、それぞれ第１の領域を有し、第５のセルの第１の領域は、隣接する第４のセルの第１の領域と一体であってもよい。
【００３４】
第１の例示の半導体装置において、第２のセルの導電膜は、上部電極と接していなくてもよい。
【００３５】
第１の例示の半導体装置において、第１のセル及び第２のセルのそれぞれは、第２の炭化珪素半導体層の上に絶縁膜を介して設けられた導電膜をさらに有し、第１のセルの導電膜はゲート電極であり、第２のセルの導電膜は、ゲート電極及び第１のオーミック電極と絶縁されていてもよい。
【００３６】
この場合において、第１のセルと第２のセルとの間に設けられた、第６のセルをさらに備え、第６のセルは、第１の領域及び第２の領域を含む第１の炭化珪素半導体層と、第２の炭化珪素半導体層と、第１のオーミック電極と、絶縁膜とを有し、第２の炭化珪素半導体層と上部電極との間に導電膜が設けられていなくてよい。
【００３７】
第１の例示の半導体装置において、第２のセルは、第２の炭化珪素半導体層と層間絶縁膜との間に導電膜が設けられていなくてよい。
【００３８】
第１の例示の半導体装置において、第１のセル及び第２のセルのそれぞれは、第２の炭化珪素半導体層の上に絶縁膜を介して設けられた導電膜をさらに有し、第１のセルの導電膜は、ゲート電極であり、第２のセルの導電膜は、ゲート電極と絶縁され、第１のオーミック電極と電気的に接続されており、第１のセルの第１のオーミック電極と、第２のセルの第１のオーミック電極とは、電気的に接続されていてもよい。
【００３９】
第１の例示の半導体装置は、第１の炭化珪素半導体層を挟んで第１のオーミック電極とは反対側に第２のオーミック電極をさらに備え、第１のオーミック電極を基準とする第２のオーミック電極に印加された電位をＶｄｓとし、第１のオーミック電極を基準とするゲート電極に印加された電圧をＶｇｓとし、ゲート電極の閾値電圧をＶｔｈとするとき、Ｖｔｈは０Ｖよりも大きい値であり、ＶｇｓがＶｔｈよりも小さく、且つＶｄｓが０Ｖよりも小さい場合において、Ｖｄｓを次第に小さくすると、第１のセル及び第２のセルにおいて、第１の領域から第１の炭化珪素半導体層へ電流が流れ始める前に、第１のオーミック電極から第２の炭化珪素半導体層を介して第２のオーミック電極へ電流が流れる構成としてもよい。
【００４０】
この場合、ＶｇｓがＶｔｈ以上で、且つＶｄｓが０よりも大きい場合、第１のセルにおいて第２のオーミック電極から第１のオーミック電極に電流が流れ、第２のセルにおいては電流が流れない構成としてもよい。
【００４１】
第２の例示の半導体装置は、第１のセルと第２のセルとを備え、第１のセル及び第２のセルのそれぞれは、第１導電型の第１の炭化珪素半導体層と、第１の炭化珪素半導体層に設けられた第２導電型の第１の領域と、第１の領域に設けられた第１導電型の第２の領域と、第１の炭化珪素半導体層の上に接して設けられ、第１の領域及び第２の領域と接する、第２の炭化珪素半導体層と、第２の炭化珪素半導体層の上に絶縁膜を介して設けられた導電膜と、第２の領域とオーミック接触した第１のオーミック電極とを有し、第１のセルの導電膜は、第１のオーミック電極と分離され、ゲート電極として機能し、第２のセルの導電膜は、第１のセルの導電膜と絶縁され、第１のオーミック電極と電気的に接続されており、第１のセルの第１のオーミック電極と、第２のセルの第１のオーミック電極とは、電気的に接続されている。
【００４２】
第２の例示の半導体装置は、第１の炭化珪素半導体層を挟んで第１のオーミック電極とは反対側に第２のオーミック電極をさらに備え、第１のオーミック電極を基準とする第２のオーミック電極に印加された電位をＶｄｓとし、第１のオーミック電極を基準とするゲート電極に印加された電圧をＶｇｓとし、ゲート電極の閾値電圧をＶｔｈ（＞０Ｖ）とするとき、ＶｇｓがＶｔｈよりも小さく、且つＶｄｓが０Ｖよりも小さい場合において、Ｖｄｓを次第に小さくすると、第１の領域から第１の炭化珪素半導体層へ電流が流れ始める前に、第１のオーミック電極から第２の炭化珪素半導体層を介して第２のオーミック電極へ電流が流れる構成としてもよい。
【００４３】
第２の例示の半導体装置において、第１のセル及び第２のセルのそれぞれは、導電膜の上に層間絶縁膜を介して設けられ、第１のオーミック電極と接続された上部電極をさらに有し、上部電極は、層間絶縁膜を貫通し第１のオーミック電極と接続されたコンタクト部分を有し、第２のセルは、導電膜が上部電極と接している構成としてもよい。
【００４４】
この場合において、第２のセルは、導電膜の上面の少なくとも一部にシリサイド層を有し、シリサイド層は、コンタクト部分を囲み、第２のセルにおいて、コンタクト部分のうち導電膜よりも上側の部分は、コンタクト部分のうち導電膜よりも下側の部分よりも幅が広く、上側の部分はシリサイド層と接していてもよい。
【００４５】
第２の例示の半導体装置は、第１のセルと第２のセルとの間に第３のセルをさらに備え、第３のセルは、第１の炭化珪素半導体層と、第１の領域と、第２の領域と、第２の炭化珪素半導体層と、導電膜と、第１のオーミック電極とを有し、第３のセルの導電膜は、第２のセルの導電膜と接し、第１のセルの導電膜と分離され、上部電極と接していない構成としてもよい。
【００４６】
第２の例示の半導体装置は、第１のセルと第２のセルとの間に第４のセルをさらに備え、第１のセル及び第２のセルのそれぞれは、導電膜の上に層間絶縁膜を介して設けられ、第１のオーミック電極と接続された上部電極をさらに有し、第４のセルは、第１の炭化珪素半導体層と、第１の領域と、第２炭化珪素半導体層と、導電膜とを有し、第４のセルの導電膜は、第２のセルの導電膜と電気的に接続され、第１のセルの導電膜と絶縁されており、上部電極と接続されている構成としてもよい。
【００４７】
この場合において、第４のセルの第１の領域は、隣接する第２のセルの第１の領域と一体としてもよい。
【００４８】
第２の例示の半導体装置は、第１のセルと第４のセルとの間に、第５のセルをさらに備え、第５のセルは、導電膜を有さない構成としてもよい。
【００４９】
この場合において、第５のセルは、隣接する第４のセルの第１の領域と一体となった第１の領域を有していてもよい。
【００５０】
第２の例示の半導体装置において、第２のセルの導電膜は、上部電極と接していない構成としてもよい。
【００５１】
第３の例示の半導体装置は、第１のセルと第２のセルとを備え、第１のセル及び第２のセルのそれぞれは、第１導電型の第１の炭化珪素半導体層と、第１の炭化珪素半導体層に設けられた第２導電型の第１の領域と、第１の領域に設けられた第１導電型の第２の領域と、第１の炭化珪素半導体層の上に接して設けられ、第１の領域及び第２の領域と接する、第２の炭化珪素半導体層と、第２の領域とオーミック接触した第１のオーミック電極と、第２の炭化珪素半導体層の上に少なくとも層間絶縁膜を介して設けられ、第１のオーミック電極と電気的に接続された上部電極とを有し、第１のセルは、第２の炭化珪素半導体層と層間絶縁膜との間において、第２の炭化珪素半導体層の上に絶縁膜を介して設けられたゲート電極を有し、第２のセルは、第２の炭化珪素半導体層と層間絶縁膜との間において、ゲート電極を有さない。
【００５２】
第３の例示の半導体装置において、第１のセル及び第２のセルのそれぞれは、第２の炭化珪素半導体層と層間絶縁膜との間において、第２の炭化珪素半導体層の上に絶縁膜を介して設けられた導電膜を有し、第１のセルの導電膜はゲート電極であり、第２のセルの導電膜は、ゲート電極と絶縁されていてもよい。
【００５３】
第３の例示の半導体装置において、第２のセルは、第２の炭化珪素半導体層と層間絶縁膜との間において、導電膜を有していなくてもよい。
【００５４】
第３の例示の半導体装置は、第１のセルと第２のセルとの間に第３のセルをさらに備え、第３のセルは、第１の炭化珪素半導体層と、第１の領域と、第２の領域と、第２の炭化珪素半導体層と、第１のオーミック電極と、上部電極とを有し、第１のセル及び第２のセルのそれぞれは、第２の炭化珪素半導体層と層間絶縁膜との間において、第２の炭化珪素半導体層の上に絶縁膜を介して設けられた導電膜を有し、第３のセルは、第２の炭化珪素半導体層と層間絶縁膜との間において、導電膜を有さず、第１のセルの導電膜はゲート電極であり、第２のセルの導電膜は、ゲート電極と絶縁されていてもよい。
【００５５】
第３の例示の半導体装置は、第１の炭化珪素半導体層を挟んで第２の炭化珪素半導体層とは反対側に第２のオーミック電極をさらに備え、第１のオーミック電極を基準とする第２のオーミック電極に印加された電位をＶｄｓとし、第１のオーミック電極を基準とするゲート電極に印加された電圧をＶｇｓとし、ゲート電極の閾値電圧をＶｔｈ（＞０Ｖ）とするとき、ＶｇｓがＶｔｈよりも小さく、且つＶｄｓが０Ｖよりも小さい場合において、Ｖｄｓを次第に小さくすると、第１の領域から第１の炭化珪素半導体層へ電流が流れ始める前に、第１のオーミック電極から第２の炭化珪素半導体層を介して第２のオーミック電極へ電流が流れる構成としてもよい。
【００５６】
（第１の実施形態）
図面を用いて、第１の実施形態の半導体装置についてさらに詳細に説明する。以下の各図において各層の縮尺は一定ではなく、各層の実際の厚さを反映していない場合がある。図３は、本実施形態の半導体装置１００の平面構成を示している。図４は、図３のIV−IV線における断面構成を示している。図３において、上部電極及び相関絶縁層の記載は省略している。図３には、８個の第１のセル１００Ａ及び８個の第２のセル１００Ｂが示されているが、第１のセル１００Ａ及び第２のセル１００Ｂの数は任意に変更してかまわない。また、第１のセル１００Ａの数と第２のセル１００Ｂの数とが異なっていてもよい。図３において、第１のセル１００Ａ及び第２のセル１００Ｂは、２次元のマトリックス状に配置されているが、他の配置であってもよい。例えば、第１のセル１００Ａ及び第２のセル１００Ｂが一列に配置されていてもよい。
【００５７】
図３及び図４に示すように、本実施形態の半導体装置１００は、第１のセル１００Ａ及び第２のセル１００Ｂを有している。第１のセル１００Ａはトランジスタとして機能し、第２のセル１００Ｂはダイオードとして機能する。
【００５８】
さらに詳細に説明すると、ＳｉＣからなるｎ+型の半導体基板１０１は、第１の面（表面）と、第１の面の反対側にある第２の面（裏面）とを有する。半導体基板１０１は、第１の面（表面）の上に、ｎ-型の第１の炭化珪素半導体層１０２が設けられている。第１の炭化珪素半導体層１０２は、エピタキシャル成長層であってもよい。
【００５９】
第１の炭化珪素半導体層１０２の上部で且つ内側には、ｐ型の第１の領域１０３が設けられている。第１の領域１０３はボディ領域として機能する。なお、ボディ領域とは一般に、チャネル層の下側に配置され、チャネル層と逆の導電形を有する半導体領域をいう。第１の領域１０３は、ｎ-型の第１の炭化珪素半導体層１０２に窒素等の不純物を導入することにより形成される。第１の領域１０３は、第１の炭化珪素半導体層１０２よりも浅く、第１の炭化珪素半導体層１０２に囲まれている。また、第１の領域１０３は、ｎ型不純物とｐ型不純物とを含み、ｐ型不純物の濃度がｎ型不純物の濃度よりも高い領域である。なお、第１の領域１０３は、半導体基板１０１に対して垂直方向に、不純物濃度の分布を有していてもよく、一様な濃度分布を有していてもよい。
【００６０】
第１の領域１０３の上部で且つ内側には、ｎ+型の不純物拡散領域である第２の領域１０４が設けられている。第２の領域１０４は、第１の領域１０３よりも浅く、第１の領域１０３に囲まれている。
【００６１】
第１の領域１０３内には、第１の領域１０３を貫通するようにｐ+型のコンタクト領域１０５が設けられている。コンタクト領域１０５と第２の領域１０４とに跨るように第１のオーミック電極１０９が設けられている。第１のオーミック電極１０９は、コンタクト領域１０５と第２の領域１０４とにオーミック接触している。コンタクト領域１０５は、第１のオーミック電極１０９と第１の領域１０３とのオーミック接触を容易にするために設けられている。従って、第１の領域１０３の不純物濃度が十分に高く、第１の領域１０３と第１のオーミック電極１０９とのオーミック接触が容易に形成できる場合には、コンタクト領域１０５を設けず、第１のオーミック電極１０９と第１の領域１０３とが直接接するようにしてもよい。例えば、第２の領域１０４に第１の領域１０３を露出するコンタクトトレンチを形成し、コンタクトトレンチ内に第１のオーミック電極１０９を設けてもよい。また、第２の領域１０４を形成する際に、第１の領域１０３が露出した領域が残存するようにして、第１の領域１０３と第１のオーミック電極１０９とが接するようにしてもよい。
【００６２】
第１の炭化珪素半導体層１０２のうち第１の領域１０３が形成されていない部分はドリフト領域であり、ドリフト領域のうち第１の領域１０３に隣接する部分を、説明を簡単にするためにＪＦＥＴ領域１０２ｊと呼ぶ。なお、複数の第１のセル１００Ａ及び第２のセル１００Ｂが互いに隣接している場合には、隣接する第１の領域１０３の間の部分がＪＦＥＴ領域１０２ｊとなる。ＪＦＥＴ領域１０２ｊは、ドリフト領域の他の部分と不純物濃度が同じであってもよいが、ｎ型不純物をイオン注入等により導入して、ドリフト領域の他の部分よりも、不純物濃度を高くしてもよい。ＪＦＥＴ領域１０２ｊの不純物濃度をドリフト領域の他の部分よりも高くすることにより、ＪＦＥＴ領域１０２ｊの抵抗値を低減することができる。なお、「ＪＦＥＴ領域」という表現は、構造を便宜的に表すものであり、ＪＦＥＴとしてオンオフ動作が可能であることを意味しない。
【００６３】
ＪＦＥＴ領域１０２ｊに不純物の注入を行う場合には、注入深さが、第１の領域１０３の深さよりも大きくなるように設定してもよい。なお、ＪＦＥＴ領域１０２ｊの注入深さとは、不純物濃度が、ドリフト領域の他の部分と同じ不純物濃度になる位置の深さである。
【００６４】
第１の炭化珪素半導体層１０２の上には、第１の炭化珪素半導体層１０２と接してｎ型不純物を含む第２の炭化珪素半導体層１０６が設けられている。第２の炭化珪素半導体層１０６は、第１のオーミック電極１０９を露出する開口部を有し、少なくともＪＦＥＴ領域１０２ｊと、第１の領域１０３と、第２の領域１０４とに跨って形成されている。第２の炭化珪素半導体層１０６はチャネル層として機能する。第２の炭化珪素半導体層１０６はエピタキシャル成長により形成されていてもよい。第２の炭化珪素半導体層１０６の不純物濃度は、エピタキシャル成長中のドーピングガスの流量で主に制御すればよい。なお、第２の炭化珪素半導体層１０６は、半導体基板１０１に対して垂直方向に、不純物濃度の分布を有していてもよく、一様な濃度分布を有していてもよい。
【００６５】
第２の炭化珪素半導体層１０６の上には、第２の炭化珪素半導体層１０６と接して絶縁膜１０７が設けられている。絶縁膜１０７の上には、絶縁膜１０７と接して導電膜１０８が選択的に設けられている。導電膜１０８の上には、層間絶縁膜１１１を介して上部電極（ソースパッド）１１２が設けられている。上部電極１１２は、層間絶縁膜１１１に設けられたコンタクトホールにおいて第１のオーミック電極１０９と接しており電気的に接続されている。半導体基板１０１の第２の面（裏面）には、第２のオーミック電極１１０が全面に設けられている。第２のオーミック電極１１０のうち半導体基板１０１に接する面とは反対側の面には、裏面電極１１３が全面に設けられている。
【００６６】
第１のセル１００Ａには、還流ダイオードを含むＭＩＳＦＥＴである第１の半導体素子が設けられている。第１の半導体素子において、第１のオーミック電極１０９はソース電極として機能し、第２のオーミック電極１１０はドレイン電極として機能する。
【００６７】
第１のセル１００Ａにおいて、第２の炭化珪素半導体層１０６は、第１の炭化珪素半導体層１０２のドリフト領域、第１の領域１０３及び第２の領域１０４と接している。第２の炭化珪素半導体層１０６は、第１のオーミック電極（ソース電極）１０９と第２のオーミック電極（ドレイン電極）１１０との間に電流が流れるチャネルとして機能する。
【００６８】
絶縁膜１０７のうち第１のセル１００Ａに形成された部分は、ゲート絶縁膜となり、導電膜１０８のうち第１のセル１００Ａに形成された部分は、ゲート電極１０８ａとなる。ゲート電極１０８ａはゲートパッド（図示せず）と電気的に接続されている。ゲート電極１０８ａに電圧を印加することにより、チャネルの通電と遮断を切り換えることができる。このため、ゲート絶縁膜である絶縁膜１０７及びゲート電極１０８ａは、第２の炭化珪素半導体層１０６のチャネルとなる部分の上に少なくとも形成されていればよい。具体的には、ドリフト領域、第１の領域１０３及び第２の領域１０４の上に跨るように形成されていればよい。
【００６９】
第２のセル１００Ｂには、ダイオードとして機能する第２の半導体素子が設けられている。第２のセル１００Ｂにおいて、導電膜１０８のうち第２のセル１００Ｂに形成された部分１０８ｂは、第１のセル１００Ａに形成されたゲート電極１０８ａである部分と物理的に分離され、電気的に絶縁されている。また、部分１０８ｂは、上部電極１１２と接しており、第１のオーミック電極１０９と電気的に接続されている。このため、部分１０８ｂは第１のオーミック電極１０９と実質的に電位が等しくなる。従って、第２の炭化珪素半導体層１０６の、ドリフト領域、第１の領域１０３及び第２の領域１０４の上に跨る部分の表面（絶縁膜１０７との界面）に、ポテンシャルを与えることができ、第２の半導体素子は、後で説明するユニポーラ型のダイオード（チャネルダイオード）として機能する。以下においては、部分１０８ｂを第１の制御電極１０８ｂと呼ぶ。なお、第１の制御電極１０８ｂと上部電極１１２とが接する部分にシリサイド層が形成されていてもよい。
【００７０】
ゲート電極１０８ａは第１のオーミック電極１０９と絶縁されており、第１のオーミック電極１０９の電位と独立した任意の電位を印可して、チャネルである第２の炭化珪素半導体層１０６の電位を意図的に変化させることができる。従って、ゲート電極１０８ａは、第１のオーミック電極１０９の電位と独立してチャネルである第２の炭化珪素半導体層１０６の電位を制御する電極である。一方、第１の制御電極１０８ｂは第１のオーミック電極１０９と電気的に接続されており、第１のオーミック電極１０９と実質的に電位が等しい。従って、第１の制御電極１０８ｂは、第１のオーミック電極１０９の電位と独立しておらず、第１のオーミック電極１０９の電位と独立して第２の炭化珪素半導体層１０６の電位を制御できない電極である。電位を制御するとは、電位を意図的に変化させることを意味する。電位を一定の電位に固定する場合及び電位を意図的に変化させることができない場合は含まない。
【００７１】
なお、本実施形態においてはゲート電極とは、チャネル層とゲート絶縁膜の界面における電位を制御することができる電極を意味する。また、ゲート絶縁膜とは、ゲート電極とチャネル層との間に介在する絶縁膜を意味する。さらに、制御電極とは、他のセルのゲート電極と絶縁され、第１のオーミック電極と電気的に接続されている電極を意味する。なお、制御電極は、接続電極を介して第１のオーミック電極と電気的に接続されていてもよい。なお、接続電極の下にはチャネル層が存在しない。
【００７２】
図３及び図４においては、第１のセル１００Ａに隣接する第２のセル１００Ｂにおいて、第１のセル１００Ａに隣接する部分に第１の制御電極１０８ｂが形成されていない領域を形成している。これにより、第１の制御電極１０８ｂと、ゲート電極１０８ａとが物理的に分離され、電気的に絶縁されている。
【００７３】
図３においては、第１のセル１００Ａ及び第２のセル１００Ｂが正方格子状に配置されている例を示したが、図５に示すように第１のセル１００Ａ及び第２のセル１００Ｂを半周期ずらして配列してもよい。また、図３及び図５では第１のセル１００Ａ及び第２のセル１００Ｂが正方形状である例を示したが、図６に示すような長方形状としてもよい。また、六角形状等の多角形状としてもよい。
【００７４】
さらに、図７及び図８示すように、第２のセル１００Ｂに隣接する第１のセル１００Ａにおいて、第２のセル１００Ｂに隣接する部分にゲート電極１０８ａが形成されていない領域を形成してもよい。この場合には、第２のセル１００Ｂに隣接する第１のセル１００Ａにおいては、他の第１のセル１００Ａと比べて、ゲート電極１０８ａの面積が若干小さくなる。
【００７５】
複数の第２のセル１００Ｂ間において、第１の制御電極１０８ｂ同士が、互いに物理的に接続されていなくてもよい。このため、図９に示すように全ての第２のセル１００Ｂの外縁部において第１の制御電極１０８ｂの一部を除去し、第１の制御電極１０８ｂが互いに物理的に分離されている構成としてもよい。
【００７６】
この場合には、図１０に示すように、第２のセル１００Ｂは、第１のセル１００Ａに囲まれていてもよい。このような構成としても、第２のセル１００Ｂに設けられた第２の半導体素子はユニポーラ型のチャネルダイオードとして機能する。なお、第１のセル１００Ａが第２のセル１００Ｂに囲まれている構成としてもよい。
【００７７】
チャネルの上に設けられた導電膜１０８がゲート電極１０８ａと電気的に絶縁され、第１のオーミック電極１０９と電気的に接続されている場合であっても、チャネルダイオードとして機能させることができる。このため、図１２及び図１３に示すような第３のセル１００Ｃを設けてもよい。導電膜１０８の第３のセル１００Ｃに形成された部分１０８ｃは、上部電極１１２と接しておらず、ゲート電極１０８ａとは物理的に分離され、電気的に絶縁されている。しかし、導電膜１０８の第２のセル１００Ｂに形成された部分である第１の制御電極１０８ｂとは接しており、第１の制御電極１０８ｂ及び上部電極１１２を介して第１のオーミック電極１０９と電気的に接続されている。このため、導電膜１０８の第３のセル１００Ｃに形成された部分１０８ｃは第２の制御電極１０８ｃであり、第３のセル１００Ｃに設けられた第３の半導体素子もチャネルダイオードとして機能する。第２の制御電極１０８ｃの電位は、第１のオーミック電極１０９と実質的に等しい。従って、第２の制御電極１０８ｃは、第１のオーミック電極１０９の電位と独立して第２の炭化珪素半導体層１０６の電位を制御しない。なお、第１のセル１００Ａに隣接する部分に第２のセル１００Ｂが設けられている例を示したが、第２のセル１００Ｂの位置は限定されない。また、少なくとも１つの第２のセル１００Ｂがあればよい。
【００７８】
また、図１３及び図１４に示すような構成とすることもできる。図１３及び図１４に示すように、第２のセル１００Ｂと第１のセル１００Ａとの間に第４のセル１００Ｄが設けられている。第４のセル１００Ｄは、第２のセル１００Ｂの第１の領域１０３と一体となった第１の領域１０３を有しているが、第２の領域１０４及び第１のオーミック電極１０９を有していない。第４のセル１００Ｄには、耐圧の観点から第１の領域１０３を設けてもよい。これにより、所望の耐圧（例えば、１ｋＶ以上）を確保することができる。但し、必要な耐圧が確保できるのであれば、第４のセル１００Ｄに第１の領域１０３を設けなくてもよい。また、第４のセル１００Ｄの第１の領域１０３と第２のセル１００Ｂの第１の領域１０３とを一体とすることにより、第４のセル１００Ｄにおいて第１の領域１０３の電位がフローティングにならないようにすることができる。
【００７９】
図１４において第２のセル１００Ｂに設けられた第１の制御電極１０８ｂは、上部電極１１２と間隔をおいて設けられており、接していない。導電膜１０８における第４のセル１００Ｄに設けられた部分１０８ｄは、第２のセル１００Ｂに設けられた第１の制御電極１０８ｂと接しており、第１のセル１００Ａに設けられたゲート電極１０８ａとは物理的に分離され、絶縁されている。一方、部分１０８ｄは、層間絶縁膜１１１に設けられたコンタクトホールにおいて、上部電極１１２と接しており、第１のオーミック電極１０９と電気的に接続されている。このため、第２のセル１００Ｂに設けられた第１の制御電極１０８ｂは、第４のセル１００Ｄに設けられた部分１０８ｄ及び上部電極１１２を介して第１のオーミック電極１０９と電気的に接続されている。従って、第２のセル１００Ｂに設けられた第２の半導体素子は、チャネルダイオードとして機能する。以下においては、部分１０８ｄを接続電極１０８ｄと呼ぶ。接続電極１０８ｄの電位は、第１のオーミック電極１０９の電位と実質的に等しい。従って、接続電極１０８ｄは第１のオーミック電極１０９の電位と独立して第２の炭化珪素半導体層１０６の電位を制御しない。
【００８０】
図１３及び図１４に示すような構成とすることにより、導電膜１０８の第４のセル１００Ｄに設けられた接続電極１０８ｄと上部電極１１２との物理的な接続を良好にし、導通不良等の発生を抑えることができる。なお、接続電極１０８ｄにおける上部電極１１２と接する部分にシリサイド層が設けられていてもよい。また、第４のセル１００Ｄは、トランジスタとしてもダイオードとしても動作しないため、接続電極１０８ｄの大きさを小さくしてもトランジスタ及びダイオードとしての特性に影響を与えない。このため、接続電極１０８ｄとゲート電極１０８ａとの間隔を大きくすることができる。例えば、セルの大きさが１０μｍ角程度の場合には、接続電極１０８ｄとゲート電極１０８ａとの間隔を１μｍ程度確保することが可能となり、ゲート電極１０８ａと第１のオーミック電極１０９との短絡をより生じにくくすることができる。
【００８１】
なお、図１３及び図１４において、導電膜１０８における第２のセル１００Ｂに設けられた第１の制御電極１０８ｂは、上部電極１１２と接していないが、少なくとも一部の第２のセル１００Ｂにおいて第１の制御電極１０８ｂと上部電極１１２とが接していている構成としてもよい。また、第４のセル１００Ｄに設けられた第１の領域１０３が、第２のセル１００Ｂに設けられた第１の領域１０３と一体に形成されている例を示したが、第４のセル１００Ｄに設けられた第１の領域１０３は、第１のセル１００Ａに設けられた第１の領域１０３と一体に形成されていてもよい。第４のセル１００Ｄに設けられた第１の領域１０３が、第２のセル１００Ｂに設けられた第１の領域１０３と一体に形成されている場合には、第１のセル１００Ａに設けられた第１の領域１０３と一体に形成されている場合よりもトランジスタとして機能するセルの数を多くすることができる。
【００８２】
図１５及び図１６に示すように、第４のセル１００Ｄと第１のセル１００Ａとの間に、第５のセル１００Ｅを設けてもよい。第５のセル１００Ｅは、第４のセル１００Ｄ及び第２のセル１００Ｂの第１の領域１０３と一体となった第１の領域１０３を有している。第５のセル１００Ｅには、耐圧の観点から第１の領域１０３を設けてもよい。これにより、所望の耐圧（例えば、１ｋＶ以上）を確保することができる。但し、必要な耐圧が確保できるのであれば、第５のセル１００Ｅに第１の領域１０３を設けなくてもよく、第４のセル１００Ｄについても第１の領域１０３を設けなくてもよい。また、第５のセル１００Ｅの第１の領域１０３は、第４のセル１００Ｄ及び第２のセル１００Ｂの第１の領域１０３と一体とすることにより、第５のセル１００Ｅにおいて第１の領域１０３の電位がフローティングにならないようにすることができる。
【００８３】
また、第５のセル１００Ｅには導電膜１０８が設けられていない。このため、導電膜１０８における第４のセル１００Ｄに設けられた接続電極１０８ｄ及び第２のセル１００Ｂに設けられた第１の制御電極１０８ｂと、ゲート電極１０８ａとの間隔をセル１つ分確保することができる。例えばセルの大きさが１０μｍ角程度の場合には、接続電極１０８ｄ及び第１の制御電極１０８ｂと、ゲート電極１０８ａとの間隔を１０μｍ程度確保できる。これにより、接続電極１０８ｄ及び第１の制御電極１０８ｂと、ゲート電極１０８ａとの短絡をより確実に防止することができる。
【００８４】
なお、図１５及び図１６において、導電膜１０８における第２のセル１００Ｂに設けられた第１の制御電極１０８ｂは、上部電極１１２と接していないが、少なくとも一部の第２のセル１００Ｂにおいて第１の制御電極１０８ｂと上部電極１１２とが接していている構成としてもよい。この場合には、第４のセル１００Ｄが設けられていなくてもよい。また、第５のセル１００Ｅに設けられた第１の領域１０３が、第２のセル１００Ｂに設けられた第１の領域１０３と一体に形成されている例を示したが、第５のセル１００Ｅに設けられた第１の領域１０３は、第１のセル１００Ａに設けられた第１の領域１０３と一体に形成されていてもよい。第５のセル１００Ｅに設けられた第１の領域１０３が、第２のセル１００Ｂに設けられた第１の領域１０３と一体に形成されている場合には、第１のセル１００Ａに設けられた第１の領域１０３と一体に形成されている場合よりもトランジスタとして機能するセルの数を多くすることができる。
【００８５】
導電膜１０８の第１のセル１００Ａに形成された部分であるゲート電極１０８ａが一体となっている例を示したが、ゲート電極１０８ａ同士は電気的に接続されていればよい。このため、それぞれ物理的に分離され、独立したゲート電極１０８ａを形成し、ゲート配線等により互いに電気的に接続する構成としてもよい。
【００８６】
第１のセル１００Ａに形成された第１の半導体素子は、第２の炭化珪素半導体層１０６に電気的に接続された第１のオーミック電極（ソース電極）１０９、及び第２のオーミック電極（ドレイン電極）１１０と、第２の炭化珪素半導体層１０６に流れる電流を制御するゲート電極１０８ａとを有しており、ＭＩＳＦＥＴとして機能する。第１のオーミック電極１０９を基準としてゲート電極１０８ａに印加される電圧Ｖｇｓが、閾値電圧Ｖｔｈ以上の場合には、第１の半導体素子はオン状態となる。従って、第１のオーミック電極１０９を基準として第２のオーミック電極１１０に印加される電圧Ｖｄｓが０Ｖよりも大きい場合には、第１のセル１００Ａにおいて第２のオーミック電極１１０から、半導体基板１０１、第１の炭化珪素半導体層１０２のドリフト領域及びＪＦＥＴ領域１０２ｊ、第２の炭化珪素半導体層（チャネル層）１０６並びに第２の領域（ソース領域）１０４を介して第１のオーミック電極１０９へ電流が流れる。一方、第２のセル１００Ｂに形成された第２の半導体素子にはゲート電極が存在していない。このため、第２のセル１００ＢにおいてはＶｇｓがＶｔｈ以上で、且つＶｄｓが０よりも大きい場合に第２のオーミック電極１１０から第１のオーミック電極１０９へ電流が流れない。
【００８７】
ＶｇｓがＶｔｈよりも小さい場合には第１の半導体素子はオフ状態となる。しかし、オフ状態であっても、ＶｇｓがＶｔｈよりも小さく、且つＶｄｓが０Ｖ未満の場合には、第１の領域１０３の不純物濃度と、第２の炭化珪素半導体層１０６の不純物濃度及び厚さを適切に選択することにより、ＭＩＳＦＥＴのチャネルである第２の炭化珪素半導体層１０６を介して第１のオーミック電極１０９から第２のオーミック電極１１０に電流を流すことができるダイオードが形成される。以下において、第２の炭化珪素半導体層１０６を介して第１のオーミック電極１０９から第２のオーミック電極１１０に電流を流すダイオードをチャネルダイオードという。第２のオーミック電極１１０から第１のオーミック電極１０９への向きを「順方向」、第１のオーミック電極１０９から第２のオーミック電極１１０への向きを「逆方向」と定義すると、チャネルダイオードは、逆方向に電流を流す。
【００８８】
チャネルダイオードは、チャネルダイオードの特性によって決まる所定の電圧Ｖｆ１（但し、Ｖｆ１は負の値である。）よりもＶｄｓが大きい場合に１ｍＡ以上の電流を流さず、ＶｄｓがＶｆ１以下の場合に１ｍＡ以上の電流を流す特性を有している。チャネルダイオードを流れる電流は、ＶｄｓがＶｆ１よりも大きい場合には、ほとんど０（１ｍＡ未満）である。しかし、Ｖｄｓを０Ｖから次第に小さくする（Ｖｄｓの絶対値を大きくする）と、ＶｄｓがＶｆ１に達したときにチャネルダイオードを流れる電流は、１ｍＡとなる。さらに、Ｖｄｓの絶対値を大きくすると、チャネルダイオードを流れる電流はさらに増大する。このため、Ｖｆ１は、ダイオードの電流−電圧特性における立ち上がり電圧に相当する。
【００８９】
ダイオードの立ち上がり電圧Ｖｆ１及びトランジスタの閾値電圧Ｖｔｈを決定する主な要因は、第１の領域１０３の不純物濃度と、第２の炭化珪素半導体層１０６の不純物濃度及び膜厚と、絶縁膜１０７の厚さとである。閾値電圧Ｖｔｈは、パワートランジスタとして用いる場合、通常は０Ｖよりも大きくする。
【００９０】
第１の半導体素子には、第１の炭化珪素半導体層１０２のドリフト領域と第１の領域１０３とにより、ボディダイオードも生じている。ボディダイオードに電流が流れ始める電圧Ｖｆは、ｐｎ接合による立ち上がり電圧であり、室温では約２．５Ｖ程度となる。第１の領域１０３の不純物濃度及び第２の炭化珪素半導体層１０６の不純物濃度を高くすることにより、Ｖｆ１の絶対値を、Ｖｆの絶対値よりも、小さく設定できる。Ｖｆ１の絶対値をＶｆの絶対値よりも小さくすることにより、第１の半導体素子は、ＭＩＳＦＥＴがオフ状態であり、ＶｇｓがＶｔｈよりも小さく且つＶｄｓが０Ｖよりも小さい場合において、ボディダイオードに電流が流れ始める前にチャネルダイオードに電流を流すことが可能となる。なお、第１の半導体素子は、上記の条件を満たし、さらに、Ｖｇｓが０Ｖよりも大きく、且つＶｄｓが０Ｖよりも小さい場合においても、チャネルダイオードに電流を流すことが可能である素子であってもよい。なお、本実施形態においては、トランジスタのオフ時にゲートに負の電圧を印加する場合を主に述べたが、トランジスタのオフ時のゲート電圧をゼロとしてもよい。
【００９１】
第１のセル１００Ａに設けられた第１の半導体素子は、このように還流ダイオードを含むＭＩＳＦＥＴとして機能する。第２のセル１００Ｂに設けられた第２の半導体素子は、導電膜１０８のうちの第１の制御電極１０８ｂがゲート電極１０８ａと電気的に絶縁されているため、チャネルの開閉動作がされず、ＭＩＳＦＥＴとしては機能しない。このため、Ｖｄｓが正の場合にも、第２のセル１００Ｂにおいては電流が流れない。しかし、第２の半導体素子も第１の半導体素子とほぼ同様のチャネルダイオードとして機能するため、Ｖｄｓが負の場合には、第２のセル１００Ｂにおいてもチャネルを介して第１のオーミック電極１０９から第２のオーミック電極１１０に電流が流れる。第２の半導体素子においてチャネルを介した電流が流れ始める電圧Ｖｆ２の絶対値も、ボディダイオードに電流が流れ始める電圧Ｖｆの絶対値よりも小さい。第１の半導体素子のチャネルダイオードは、ゲート電極１０８ａに負のバイアス電圧が印加されているため、オン電流が制限される。しかし、第２の半導体素子のチャネルダイオードは、導電膜１０８のうちの第１の制御電極１０８ｂが第１のオーミック電極１０９と電気的に接続されており、実質的に電位が等しいためゲート電極によるオン電流の制限は生じない。従って、Ｖｆ２の絶対値はＶｆ１の絶対値よりも小さくなる。
【００９２】
図１７は本実施形態における半導体装置１００の室温における電流−電圧特性を、ユニットセルに流れる電流値を元に計算した結果を示している。なお、第１のセル１００Ａ及び第２のセル１００Ｂは、一辺が約１０μｍの正方形状とし、第１のセル１００Ａと第２のセル１００Ｂとの総和（総セル数）ｔは１４万個とした。総セル数ｔに対する第２のセル１００Ｂの個数ｄの比率ｄ／ｔは０．３とした。また、全てのセルを第１のセル１００Ａとして第２のセル１００Ｂを設けていないｄ／ｔが０の半導体装置の電流−電圧特性を比較のために示している。
【００９３】
図１７における第１象限に示すように、半導体装置１００のトランジスタとしてのオン電流は、第２のセル１００Ｂを設けていない比較例の半導体装置よりも小さくなる。なお、図１７の第１象限には、第１のオーミック電極１０９を基準としてゲート電極１０８ａに印加する電圧Ｖｇｓが２０Ｖの場合を示している。
【００９４】
図１７の第３象限にはＶｇｓが−５Ｖの場合のダイオード特性を示している。また、比較のためにＶｇｓが０Ｖの場合の特性も合わせて示している。第３象限に示すように、Ｖｇｓが−５Ｖの場合のダイオード特性は、第２のセル１００Ｂを設けていない比較例のトランジスタよりも向上し、Ｖｇｓが０Ｖの場合の特性に近づく。
【００９５】
図１８は、半導体装置１００において、Ｖｇｓが２０ＶでＶｄｓが１Ｖの場合におけるドレイン電流Ｉｄ、及びＶｇｓが−５ＶでＶｄｓが−２Ｖの場合におけるドレイン電流Ｉｄの絶対値と、ｄ／ｔとの関係を示している。Ｖｇｓが２０ＶでＶｄｓが１Ｖの場合にはトランジスタとしての特性を示し、Ｖｇｓが−５ＶでＶｄｓが−２Ｖの場合には還流ダイオードとしての特性を示している。ｄ／ｔが０であり、第２のセル１００Ｂが設けられていない場合と比べて、第２のセル１００Ｂの比率を増やすと、還流ダイオードとして流すことができる電流が増大する。一方、トランジスタとして流すことができる電流は低下する。このため、半導体装置１００が適用される電子回路の要求を満たし、トランジスタとしても、環流ダイオードとしても有効に機能するように、ｄ／ｔの値を適切に調整すればよい。
【００９６】
以上のように、本実施形態の半導体装置は、ｄ／ｔの値を適切に調節することにより、Ｖｇｓが負である場合にも、ソースからドレインに十分な電流を流すことができ、インバータ回路等に用いる場合においても、外付けの還流ダイオードを設けなくてよい。
【００９７】
第３のセル１００Ｃが存在する場合には、第３のセル１００Ｃも第２のセル１００Ｂと同様に機能する。
【００９８】
次に、図１９から図２３を参照して、半導体装置１００の製造方法の一例について説明する。なお、以下で説明される特定の数値、材料、プロセス条件については、あくまでも一例である。
【００９９】
まず、半導体基板１０１を準備する。半導体基板１０１には、例えば、（０００１）面からオフカットされた、低抵抗（抵抗率０．０２Ωｃｍ）のｎ型４Ｈ−ＳｉＣオフカット基板を用いることができる。
【０１００】
図１９（ａ）に示すように、半導体基板１０１の上に高抵抗の第１の炭化珪素半導体層１０２をエピタキシャル成長する。第１の炭化珪素半導体層１０２を形成する前に、半導体基板１０１の上に、高不純物濃度のＳｉＣによって構成されるバッファー層を堆積してもよい。バッファー層の不純物濃度は、例えば、１×１０18ｃｍ-3とし、厚さは１μｍとすればよい。第１の炭化珪素半導体層１０２は、例えば、ｎ型４Ｈ−ＳｉＣによって構成される。第１の炭化珪素半導体層１０２の不純物濃度及び膜厚は、例えば、それぞれ１×１０１６ｃｍ-3及び１０μｍとすればよい。
【０１０１】
次に、図１９（ｂ）に示すように、第１の炭化珪素半導体層１０２の上に、例えばＳｉＯ２からなるマスク２０１を形成し、例えばＡｌ（アルミニウム）イオンを第１の炭化珪素半導体層１０２に注入して注入領域１０３ｉを形成する。注入されたイオンを活性化することにより、注入領域１０３ｉは第１の領域１０３となる。また、第１の炭化珪素半導体層１０２のうち、第１の領域１０３以外の領域はドリフト領域となる。第１の領域１０３の不純物濃度（ドーパント濃度）は、第１の炭化珪素半導体層１０２の表面から１００ｎｍ付近において例えば約２×１０19ｃｍ-3となるように調整する。第１の領域１０３と第１の炭化珪素半導体層１０２からなるｐｎ接合の接合深さは０．５μｍ〜１μｍ程度とすることができる。半導体装置１００に必要とされる耐圧を達成できるように、後で形成する第２の領域（ソース領域）１０４とドリフト領域との間においてパンチスルーが発生しないように、第１の領域１０３における不純物濃度、不純物プロファイル、及び厚さを決定してもよい。
【０１０２】
次に、図２０（ａ）に示すように、マスク２０１を除去し、マスク２０２を用いて注入領域１０３ｉに、例えば窒素をイオン注入することにより注入領域１０４ｉを形成する。注入されたイオンを活性化することにより、注入領域１０４ｉは第２の領域１０４となる。注入領域１０３ｉに対して注入領域１０４ｉを自己整合的に形成する、いわゆるセルフアラインプロセスを適用してもよい。この場合には、マスク２０１を残したままにし、マスク２０１の側壁に側壁マスクを形成してマスク２０２を形成すればよい。
【０１０３】
イオン注入後、マスク２０２を除去し、図２０（ｂ）に示すように、マスク２０３を用いてＡｌを注入することにより、注入領域１０５ｉを形成する。注入されたイオンを活性化することにより、注入領域１０５ｉはコンタクト領域１０５となる。
【０１０４】
マスク２０３を除去した後、必要に応じて第１の炭化珪素半導体層１０２における、ＪＦＥＴ領域１０２ｊとなる領域に対して、例えば窒素をイオン注入してもよい。この場合には、半導体基板１０１の垂直方向に対して、第１の炭化珪素半導体層１０２の表面から、少なくとも注入領域１０３ｉよりも深い位置まで窒素イオンを注入してもよい。また、イオン注入時の不純物濃度は、ドリフト領域のドーパント濃度より大きくする。例えば平均不純物濃度を約１×１０17ｃｍ-3に設定すればよい。
【０１０５】
これらのイオン注入後に、マスク２０４を除去して、第１の炭化珪素半導体層１０２に注入された不純物を活性化させる高温熱処理（活性化アニール）を行う。これにより、図２１（ａ）に示すように、第１の領域１０３、第２の領域１０４、及びコンタクト領域１０５が形成される。第１の領域１０３の深さは例えば５５０ｎｍ、平均的なドーパント濃度は約２×１０19ｃｍ-3とすることができる。第２の領域１０４の深さは例えば２５０ｎｍ、平均的なドーパント濃度は約５×１０19ｃｍ-3とすることができる。コンタクト領域１０５の深さは例えば４００ｎｍ、平均的なドーパント濃度は約１×１０20ｃｍ-3とすることができる。なお、ここでいう深さとは、例えば、隣接する領域の不純物濃度に等しい濃度となる位置である。また、一定の値を基準として、その値となる位置と定義してもよい。なお、活性化アニール後に第１の炭化珪素半導体層１０２の表面を清浄化するために、第１の炭化珪素半導体層１０２の表層を除去してもよい。
【０１０６】
次に、図２１（ｂ）に示すように、第１の領域１０３、第２の領域１０４及びコンタクト領域１０５を含む第１の炭化珪素半導体層１０２の上面に、第２の炭化珪素半導体層１０６をエピタキシャル成長させる。第２の炭化珪素半導体層１０６の平均ドーパント濃度は例えば約１×１０18ｃｍ-3とし、膜厚は例えば９０ｎｍとする。
【０１０７】
次に、第２の炭化珪素半導体層１０６の上に絶縁膜１０７を形成する。熱酸化により絶縁膜１０７を形成する場合には、第２の炭化珪素半導体層１０６の上部が絶縁膜１０７となるため、第２の炭化珪素半導体層１０６を熱酸化による消失を考慮した厚さに堆積する。本実施形態においては、最終的な第２の炭化珪素半導体層１０６の厚さを４０ｎｍとし、堆積時には、約５０ｎｍ厚い９０ｎｍとした。絶縁膜１０７の厚さは約７０ｎｍである。必要に応じて、絶縁膜１０７と第２の炭化珪素半導体層１０６の界面に、窒化処理等を実施してもよい。窒素化処理は、例えば一酸化窒素（ＮＯ）ガス高温雰囲気でアニールすることにより行えばよい。
【０１０８】
次に、図２２（ａ）に示すように、絶縁膜１０７の表面に導電膜１０８を形成する。導電膜１０８は、例えばリンを７×１０20ｃｍ-3程度ドーピングした厚さが約５００ｎｍの多結晶シリコン膜とする。導電膜１０８を形成した後、マスクを用いてドライエッチングを行い、導電膜１０８の不要な部分を除去する。これにより、第１のセル１００Ａにはゲート電極１０８ａが形成され、第２のセル１００Ｂには第１の制御電極１０８ｂが形成される。
【０１０９】
次に、図２２（ｂ）に示すように、導電膜１０８が形成された第１の炭化珪素半導体層１０２を覆うように、例えばＳｉＯ２からなる層間絶縁膜１１１をＣＶＤ法によって堆積する。層間絶縁膜１１１の厚さは、例えば１μｍとする。
【０１１０】
次に、図２３（ａ）に示すように、第１のオーミック電極を形成する部分に開口を有するマスクを用いて、ドライエッチングを行い、層間絶縁膜１１１を選択的に除去して、コンタクトホール１１１ｃを形成する。第２のセル１００Ｂにおいては、コンタクトホール１１１ｃの側壁に導電膜１０８のうちの第１の制御電極１０８ｂが露出するようにする。導電膜１０８のうちのゲート電極１０８ａはコンタクトホール１１１ｃの側壁から露出しないようにする。
【０１１１】
この後、例えば厚さが１００ｎｍ程度のニッケル膜を、コンタクトホール１１１ｃ内を含む層間絶縁膜１１１の上に形成し、不活性雰囲気において例えば９５０℃の温度で、５分間熱処理して、ニッケル膜と炭化珪素とを反応させ、ニッケルシリサイドからなる第１のオーミック電極１０９を形成する。第１のオーミック電極１０９は、第２の領域１０４及びコンタクト領域１０５に対してオーミック接触する。このとき、第１の制御電極１０８ｂのコンタクトホール１１１ｃから露出している側面にもシリサイド層（図示せず）が形成される。次に、エッチングにより、層間絶縁膜１１１上のニッケル膜を除去した後、半導体基板１０１の裏面に、例えばニッケルを堆積し、同様に熱処理をして炭化珪素と反応させて、第２のオーミック電極１１０を形成する。
【０１１２】
次に、図２３（ｂ）に示すように、層間絶縁膜１１１上及びコンタクトホール１１１ｃ内に、厚さ４μｍ程度のアルミニウム膜等の導電膜を堆積し、所望のパターンにエッチングする。これにより、層間絶縁膜１１１を貫通するコンタクト部分により第１のオーミック電極１０９と接続された上部電極１１２が得られる。また、第２のセル１００Ｂにおいて第１の制御電極１０８ｂとコンタクト部分とは接しており、第１のオーミック電極１０９と第１の制御電極１０８ｂとは電気的に接続される。また、図示しないが、チップ端にゲート電極１０８ａと接触するゲート配線（又はゲートパッド）を形成する。さらに、第２のオーミック電極１１０の裏面に、ダイボンド用の裏面電極１１３として、例えば第２のオーミック電極１１０側から順にチタン（Ｔｉ）／ニッケル（Ｎｉ）／銀（Ａｇ）を堆積する。
【０１１３】
コンタクトホール１１１ｃに導電膜が充填されている例を示したが、コンタクトホール１１１ｃに導電膜が充填されていなくてもよく、コンタクトホール１１１ｃの少なくとも底面及び壁面を連続して覆うように導電膜を形成してもよい。また、コンタクトホール１１１ｃの部分と、層間絶縁膜１１１の上の部分を別々に形成してもよい。
【０１１４】
本実施形態の半導体装置の製造方法は、導電膜１０８を選択的に除去する際のマスクパターン以外は、第１のセル１００Ａと第２のセル１００Ｂとを同じプロセスにより形成できる。従って、第１のセル１００Ａと第２のセル１００Ｂとを容易に作り別けることができる。また、第１のセル１００Ａと第２のセル１００Ｂの比率も容易に変更することができる。
【０１１５】
上部電極１１２を形成する際に、以下のようにしてもよい。図２２（ｂ）に示す工程の後、堆積した層間絶縁膜１１１に対してエッチングを行い、コンタクトホール１１１ｃを形成する際に、図２４（ａ）に示すように、第２のセル１００Ｂにおいては層間絶縁膜１１１における開口幅ｗ１を、導電膜１０８（第１の制御電極１０８ｂ）における開口幅ｗ２よりも大きくする。
【０１１６】
このように、層間絶縁膜１１１の開口幅ｗ１を第１の制御電極１０８ｂの開口幅ｗ２よりも大きくすることにより、層間絶縁膜１１１をエッチングする際に、第１の制御電極１０８ｂの開口部における周縁領域の表面が露出する。但し、このとき、第１の制御電極１０８ｂの露出した周縁領域の一部がエッチングされる場合もある。第１の制御電極１０８ｂの厚さは、例えば５００ｎｍであり、層間絶縁膜１１１の膜厚は、例えば１μｍである。第２の炭化珪素半導体層１０６の厚さは、例えば４０ｎｍである。図２４（ａ）に示したように、層間絶縁膜１１１のドライエッチング時には、第２の炭化珪素半導体層１０６の少なくとも上部がエッチングされる場合もあるが、第１の制御電極１０８ｂは、その厚さが少なくとも５００ｎｍ程度あれば、表面が若干エッチングされた場合であっても、開口幅ｗ１よりも小さい開口幅ｗ２を確保することができる。
【０１１７】
次に、図２４（ｂ）に示すように、例えば厚さが１００ｎｍ程度のニッケル膜を層間絶縁膜１１１の上にコンタクトホール１１１ｃを埋めるように堆積する。この状態で、不活性雰囲気の例えば９５０℃の温度下で、５分間熱処理することにより、ニッケル膜をＳｉＣと反応させて、ニッケルシリサイドからなる第１のオーミック電極１０９を形成する。これにより、第１のオーミック電極１０９は、第２の領域１０４及びコンタクト領域１０５に対してオーミック接触する。このとき、第１の制御電極１０８ｂにおけるコンタクトホール１１１ｃからの露出部分には、ニッケルシリサイドからなるシリサイド層１０８ｓが形成される。シリサイド層１０８ｓは、絶縁膜１０７と接していてもよい。次に、エッチングにより、層間絶縁膜１１１上のニッケル膜を除去した後、半導体基板１０１の裏面に、例えばニッケルを堆積し、同様に熱処理をして炭化珪素と反応させて、第２のオーミック電極１１０を形成する。
【０１１８】
次に、図２５に示すように、図２３（ｂ）で示したプロセスと同様に、上部電極１１２及び裏面電極１１３を形成する。このようにすれば、第２のセル１００Ｂにおいて上部電極１１２のコンタクト部分は、第１の制御電極１０８ｂよりも上側の部分は、第１の制御電極１０８ｂよりも下側の部分と比べて幅が広くなる。従って、コンタクト部分は第１の制御電極１０８ｂの側面だけでなく上面とも接する。また、第１の制御電極１０８ｂの上面の一部にはコンタクト部分を囲むようにシリサイド層１０８ｓが形成されており、コンタクト部分と第１の制御電極１０８ｂとはシリサイド層１０８ｓを介して接続される。このため、第１の制御電極１０８ｂと上部電極１１２とのコンタクトを、より確実に行うことができる。
【０１１９】
半導体装置１００はトランジスタとしての基本特性を満たすと同時に、ユニポーラ型のチャネルダイオードとしての機能も併せ持つ。例えば、トランジスタとしての閾値電圧は、室温において３Ｖ程度にできる。また、１Ｖ〜１０Ｖ程度の範囲であれば容易に実現できる。使いやすさの観点から、室温における閾値電圧は２〜８Ｖとしてもよい。また、耐圧は主に第１の炭化珪素半導体層１０２におけるドーパント濃度により決定されるが、室温において約１２００Ｖ程度の耐圧を実現できる。Ｖｇｓが０Ｖである場合のダイオードのオン電流は、Ｖｄｓの絶対値が２Ｖ以下であってもトランジスタのオン時の電流と同等の電流値を確保できる。
【０１２０】
（第２の実施形態）
図面を用いて、第２の実施形態の半導体装置についてさらに詳細に説明する。以下の各図において各層の縮尺は一定ではなく、各層の実際の厚さを反映していない場合がある。図２６は、本実施形態の半導体装置１００の平面構成を示している。図２７は、図２６のXXVII−XXVII線における断面構成を示している。図２６において、上部電極及び層間絶縁層の記載は省略している。図２６には、８個の第１のセル１００Ａ及び８個の第２のセル１００Ｆが示されているが、第１のセル１００Ａ及び第２のセル１００Ｆの数は任意に変更してかまわない。また、第１のセル１００Ａの数と第２のセル１００Ｆの数とが異なっていてもよい。図２６において、第１のセル１００Ａ及び第２のセル１００Ｆは、２次元のマトリックス状に配置されているが、他の配置であってもよい。例えば、第１のセル１００Ａ及び第２のセル１００Ｆが一列に配置されていてもよい。
【０１２１】
図２６及び図２７に示すように、本実施形態の半導体装置１００は、第１のセル１００Ａ及び第２のセル１００Ｆを有している。第１のセル１００Ａはトランジスタとして機能する。第２のセル１００Ｆは、第１のオーミック電極１０９の電位と独立して第２の炭化珪素半導体層１０６の電位を制御する電極を有しておらず、ダイオードとして機能する。
【０１２２】
さらに詳細に説明すると、ＳｉＣからなるｎ+型の半導体基板１０１は、第１の面（表面）と、第１の面の反対側にある第２の面（裏面）とを有する。半導体基板１０１は、第１の面（表面）の上に、ｎ-型の第１の炭化珪素半導体層１０２が設けられている。第１の炭化珪素半導体層１０２は、エピタキシャル成長層であってもよい。
【０１２３】
第１の炭化珪素半導体層１０２の上部で且つ内側には、ｐ型の不純物拡散領域である第１の領域１０３が設けられている。第１の領域１０３は、ボディ領域として機能する。なお、ボディ領域とは一般に、チャネル層の下側に配置され、チャネル層と逆の導電形を有する半導体領域をいう。第１の領域１０３は、ｎ-型の第１の炭化珪素半導体層１０２に窒素等の不純物を導入することにより形成される。第１の領域１０３は、第１の炭化珪素半導体層１０２よりも浅く、第１の炭化珪素半導体層１０２に囲まれている。また、第１の領域１０３は、ｎ型不純物とｐ型不純物とを含み、ｐ型不純物の濃度がｎ型不純物の濃度よりも高い領域である。なお、第１の領域１０３は、半導体基板１０１に対して垂直方向に、不純物濃度の分布を有していてもよく、一様な濃度分布を有していてもよい。
【０１２４】
第１の領域１０３の上部で且つ内側には、ｎ+型の不純物拡散領域である第２の領域１０４が設けられている。第２の領域１０４は、第１の領域１０３よりも浅く、第１の領域１０３に囲まれている。
【０１２５】
第１の領域１０３内には、第１の領域１０３を貫通するようにｐ+型のコンタクト領域１０５が設けられている。コンタクト領域１０５と第２の領域１０４とに跨るように第１のオーミック電極１０９が設けられている。第１のオーミック電極１０９は、コンタクト領域１０５と第２の領域１０４とにオーミック接触している。コンタクト領域１０５は、第１のオーミック電極１０９と第１の領域１０３とのオーミック接触を容易にするために設けられている。従って、第１の領域１０３の不純物濃度が十分に高く、第１の領域１０３と第１のオーミック電極１０９とのオーミック接触が容易に形成できる場合には、コンタクト領域１０５を設けず、第１のオーミック電極１０９と第１の領域１０３とが直接接するようにしてもよい。例えば、第２の領域１０４に第１の領域１０３を露出するコンタクトトレンチを形成し、コンタクトトレンチ内に第１のオーミック電極１０９を設けてもよい。また、第２の領域１０４を形成する際に、第１の領域１０３が露出した領域が残存するようにして、第１の領域１０３と第１のオーミック電極１０９とが接するようにしてもよい。
【０１２６】
第１の炭化珪素半導体層１０２のうち第１の領域１０３が形成されていない部分はドリフト領域であり、ドリフト領域のうち第１の領域１０３に隣接する部分を、説明を簡単にするためにＪＦＥＴ領域１０２ｊと呼ぶ。なお、複数の第１のセル１００Ａ及び第２のセル１００Ｆが互いに隣接している場合には、隣接する第１の領域１０３の間の部分がＪＦＥＴ領域１０２ｊとなる。ＪＦＥＴ領域１０２ｊは、ドリフト領域の他の部分と不純物濃度が同じであってもよいが、ｎ型不純物をイオン注入等により導入して、ドリフト領域の他の部分よりも、不純物濃度を高くしてもよい。ＪＦＥＴ領域１０２ｊの不純物濃度をドリフト領域の他の部分よりも高くすることにより、ＪＦＥＴ領域１０２ｊの抵抗値を低減することができる。なお、「ＪＦＥＴ領域」という表現は、構造を便宜的に表すものであり、ＪＦＥＴとしてオンオフ動作が可能であることを意味しない。
【０１２７】
ＪＦＥＴ領域１０２ｊに不純物の注入を行う場合には、注入深さが、第１の領域１０３の深さよりも大きくなるように設定してもよい。なお、ＪＦＥＴ領域１０２ｊの注入深さとは、不純物濃度が、ドリフト領域の他の部分と同じ不純物濃度になる位置の深さである。
【０１２８】
第１の炭化珪素半導体層１０２の上には、第１の炭化珪素半導体層１０２と接してｎ型不純物を含む第２の炭化珪素半導体層１０６が設けられている。第２の炭化珪素半導体層１０６は、第１のオーミック電極１０９を露出する開口部を有し、少なくともＪＦＥＴ領域１０２ｊと、第１の領域１０３と、第２の領域１０４とに跨って形成されている。第２の炭化珪素半導体層１０６はチャネル層として機能する。第２の炭化珪素半導体層１０６はエピタキシャル成長により形成されていてもよい。第２の炭化珪素半導体層１０６の不純物濃度は、エピタキシャル成長中のドーピングガスの流量で主に制御すればよい。なお、第２の炭化珪素半導体層１０６は、半導体基板１０１に対して垂直方向に、不純物濃度の分布を有していてもよく、一様な濃度分布を有していてもよい。
【０１２９】
第２の炭化珪素半導体層１０６の上には、第２の炭化珪素半導体層１０６と接して絶縁膜１０７が設けられている。絶縁膜１０７の上には、絶縁膜１０７と接して導電膜１０８が選択的に設けられている。導電膜１０８の上には、層間絶縁膜１１１を介して上部電極（ソースパッド）１１２が設けられている。上部電極１１２は、層間絶縁膜１１１に設けられたコンタクトホールにおいて第１のオーミック電極１０９と接しており電気的に接続されている。半導体基板１０１の第２の面（裏面）には、第２のオーミック電極１１０が全面に設けられている。第２のオーミック電極１１０のうち半導体基板１０１に接する面とは反対側の面には、裏面電極１１３が全面に設けられている。
【０１３０】
第１のセル１００Ａには、還流ダイオードを含むＭＩＳＦＥＴである第１の半導体素子が設けられている。第１の半導体素子において、第１のオーミック電極１０９はソース電極として機能し、第２のオーミック電極１１０はドレイン電極として機能する。
【０１３１】
第１のセル１００Ａにおいて、第２の炭化珪素半導体層１０６は、第１の炭化珪素半導体層１０２のドリフト領域、第１の領域１０３及び第２の領域１０４と接している。第２の炭化珪素半導体層１０６は、第１のオーミック電極（ソース電極）１０９と第２のオーミック電極（ドレイン電極）１１０との間に電流が流れるチャネルとして機能する。
【０１３２】
絶縁膜１０７のうち第１のセル１００Ａに形成された部分は、ゲート絶縁膜となり、導電膜１０８のうち第１のセル１００Ａに形成された部分は、ゲート電極１０８ａとなる。ゲート電極１０８ａはゲートパッド（図示せず）と電気的に接続されている。ゲート電極１０８ａに電圧を印加することにより、チャネルの通電と遮断を切り換えることができる。このため、ゲート絶縁膜である絶縁膜１０７及びゲート電極１０８ａは、第２の炭化珪素半導体層１０６のチャネルとなる部分の上に少なくとも形成されていればよい。具体的には、ドリフト領域、第１の領域１０３及び第２の領域１０４の上に跨るように形成されていればよい。
【０１３３】
なお、本実施形態においてゲート電極とは、チャネル層とゲート絶縁膜との界面における電位を第１のオーミック電極の電位と独立して制御することができる電極を意味する。また、ゲート絶縁膜とは、ゲート電極とチャネル層との間に介在する絶縁膜を意味する。
【０１３４】
第２のセル１００Ｆには、ダイオードとして機能する第２の半導体素子が設けられている。第２のセル１００Ｆにおいて、導電膜１０８のうち第２のセル１００Ｆに形成された部分１０８ｆは、第１のセル１００Ａに形成されたゲート電極１０８ａの部分と物理的に分離され、電気的に絶縁されている。このため、導電膜１０８のうち第２のセル１００Ｆに形成された部分１０８ｆは、フローティング状態となりチャネルの電位を制御するゲート電極としては機能しない。言い換えると、第２のセル１００Ｆはゲート電極を有さない。以下においては、部分１０８ｆをフローティング電極１０８ｆと呼ぶ。フローティング電極１０８ｆは、第２の炭化珪素半導体層１０６の電位に影響を及ぼす。しかし、第２の炭化珪素半導体層１０６の電位を意図的に変化させない。従って、フローティング電極１０８ｆは、第１のオーミック電極１０９の電位と独立して第２の炭化珪素半導体層１０６の電位を制御しない。
【０１３５】
第２のセル１００Ｆにおいて、フローティング電極１０８ｆはフローティング状態であるため、第２の炭化珪素半導体層１０６の、ドリフト領域、第１の領域１０３及び第２の領域１０４の上に跨る部分は、後で説明するユニポーラダイオードのチャネルとして機能する。
【０１３６】
図２６及び図２７においては、第１のセル１００Ａに隣接する第２のセル１００Ｆにおいて、第１のセル１００Ａに隣接する部分にフローティング電極１０８ｆが形成されていない領域を有する。これにより、フローティング電極１０８ｆと、ゲート電極１０８ａとが物理的に分離され、電気的に絶縁されている。また、フローティング電極１０８ｆ同士は互いに物理的にも、電気的にも接続されていなくてもよい。このため、全ての第２のセル１００Ｆにおいてフローティング電極１０８ｆの一部を除去し、フローティング電極１０８ｆのサイズを揃えるようにしてもよい。
【０１３７】
図２６においては、第１のセル１００Ａ及び第２のセル１００Ｆが正方格子状に配置されている例を示したが、図２８に示すように第１のセル１００Ａ及び第２のセル１００Ｆを半周期ずらして配列してもよい。また、図２６及び図２８では第１のセル１００Ａ及び第２のセル１００Ｆが正方形状である例を示したが、図２９に示すような長方形状としてもよい。また、六角形状等の多角形状としてもよい。
【０１３８】
さらに、図３０及び図３１示すように、第２のセル１００Ｆに隣接する第１のセル１００Ａにおいて、第２のセル１００Ｆに隣接する部分にゲート電極１０８ａが形成されていない領域を形成してもよい。この場合には、第２のセル１００Ｆに隣接する第１のセル１００Ａにおいては、他の第１のセル１００Ａと比べて、ゲート電極１０８ａの面積が若干小さくなる。
【０１３９】
フローティング電極１０８ｆは導電性であるため、フローティング電極１０８ｆ内の電位を一定に保つことができ、層間絶縁膜１１１の膜厚部分布に伴う電位分布を緩和できる。このため、フローティング電極１０８ｆを設けることにより、電位分布がより少ない特性を維持する効果が得られる。しかし、図３２及び図３３に示すように、第２のセル１００Ｆにおいて、フローティング電極１０８ｆを除去してもよい。すなわち、第２のセル１００Ｆが、チャネル上に導電膜１０８を有さなくてもよい。第２のセル１００Ｆの上部には層間絶縁膜１１１を介して第１のオーミック電極１０９と電気的に接続され、第１のオーミック電極１０９と電位が実質的に等しい上部電極１１２が設けられている。このため、フローティング電極１０８ｆの有無にかかわらず、上部電極１１２によりチャネル層である第２の炭化珪素半導体層１０６の表面（第２の炭化珪素半導体層１０６と絶縁膜１０７との界面）にポテンシャルを与えることができる。従って、第２のセル１００Ｆにおいてフローティング電極１０８ｆを除去しても、第２の半導体素子は、ユニポーラダイオードとして機能する。
【０１４０】
また、図３４及び図３５に示すように、第１のセル１００Ａと第２のセル１００Ｆとの間に、フローティング電極１０８ｆが除去された第６のセル１００Ｇを設けてもよい。第６のセル１００Ｇに設けられた第３の半導体素子も、第２のセル１００Ｆに設けられた第２の半導体素子と同様にユニポーラダイオードとして機能する。
【０１４１】
図３６に示すように、第２のセル１００Ｆは、第１のセル１００Ａに囲まれていてもよい。このような構成としても、第２のセル１００Ｆに設けられた第２の半導体素子はユニポーラダイオードとして機能する。また、図３７に示すようにフローティング電極１０８ｆが設けられていない第２のセル１００Ｆが第１のセル１００Ａに囲まれている構成としてもよい。なお、第１のセル１００Ａが第２のセル１００Ｆに囲まれている構成としてもよい。
【０１４２】
導電膜１０８の第１のセル１００Ａに形成された部分であるゲート電極１０８ａが一体となっている例を示したが、ゲート電極１０８ａ同士は電気的に接続されていればよい。このため、それぞれ物理的に分離され、独立したゲート電極１０８ａを形成し、ゲート配線等により互いに電気的に接続する構成としてもよい。導電膜１０８の第２のセル１００Ｆに形成された部分であるフローティング電極１０８ｆも一体となっている例を示したが、それぞれ物理的に分離され独立していてもよい。独立したフローティング電極１０８ｆを形成する場合には、独立したフローティング電極１０８ｆ同士を接続する配線はなくてもよい。あるいは、フローティング電極１０８ｆ同士が配線により電気的に接続されていてもよい。
【０１４３】
第１のセル１００Ａに形成された第１の半導体素子は、第２の炭化珪素半導体層１０６に電気的に接続された第１のオーミック電極（ソース電極）１０９、及び第２のオーミック電極（ドレイン電極）１１０と、第２の炭化珪素半導体層１０６に流れる電流を制御するゲート電極１０８ａとを有しており、ＭＩＳＦＥＴとして機能する。第１のオーミック電極１０９を基準としてゲート電極１０８ａに印加される電圧Ｖｇｓが、閾値電圧Ｖｔｈ以上の場合には、第１の半導体素子はオン状態となる。従って、第１のオーミック電極１０９を基準として第２のオーミック電極１１０に印加される電圧Ｖｄｓが０Ｖよりも大きい場合には、第２のオーミック電極１１０から、半導体基板１０１、第１の炭化珪素半導体層１０２のドリフト領域及びＪＦＥＴ領域１０２ｊ、第２の炭化珪素半導体層（チャネル層）１０６並びに第２の領域（ソース領域）１０４を介して第１のオーミック電極１０９へ電流が流れる。一方、第２のセル１００Ｂに形成された第２の半導体素子にはゲート電極が存在していない。このため、第２のセル１００ＢにおいてはＶｇｓがＶｔｈ以上で、且つＶｄｓが０よりも大きい場合に第２のオーミック電極１１０から第１のオーミック電極１０９へ電流が流れない。
【０１４４】
ＶｇｓがＶｔｈよりも小さい場合には第１の半導体素子はオフ状態となる。しかし、オフ状態であっても、ＶｇｓがＶｔｈよりも小さく、且つＶｄｓが０Ｖ未満の場合には、第１の領域１０３の不純物濃度と、第２の炭化珪素半導体層１０６の不純物濃度及び厚さを適切に選択することにより、ＭＩＳＦＥＴのチャネルである第２の炭化珪素半導体層１０６を介して第１のオーミック電極１０９から第２のオーミック電極１１０に電流を流すことができるダイオードが形成される。以下において、第２の炭化珪素半導体層１０６を介して第１のオーミック電極１０９から第２のオーミック電極１１０に電流を流すダイオードをチャネルダイオードという。第２のオーミック電極１１０から第１のオーミック電極１０９への向きを「順方向」、第１のオーミック電極１０９から第２のオーミック電極１１０への向きを「逆方向」と定義すると、チャネルダイオードは、逆方向に電流を流す。
【０１４５】
チャネルダイオードは、チャネルダイオードの特性によって決まる所定の電圧Ｖｆ１（但し、Ｖｆ１は負の値である。）よりもＶｄｓが大きい場合に１ｍＡ以上の電流を流さず、ＶｄｓがＶｆ１以下の場合に１ｍＡ以上の電流を流す特性を有している。チャネルダイオードを流れる電流は、ＶｄｓがＶｆ１よりも大きい場合には、ほとんど０（１ｍＡ未満）である。しかし、Ｖｄｓを０Ｖから次第に小さくする（Ｖｄｓの絶対値を大きくする）と、ＶｄｓがＶｆ１に達したときにチャネルダイオードを流れる電流は、１ｍＡとなる。さらに、Ｖｄｓの絶対値を大きくすると、チャネルダイオードを流れる電流はさらに増大する。このため、Ｖｆ１は、ダイオードの電流−電圧特性における立ち上がり電圧に相当する。
【０１４６】
ダイオードの立ち上がり電圧Ｖｆ１及びトランジスタの閾値電圧Ｖｔｈを決定する主な要因は、第１の領域１０３の不純物濃度と、第２の炭化珪素半導体層１０６の不純物濃度及び膜厚と、絶縁膜１０７の厚さとである。閾値電圧Ｖｔｈは、パワートランジスタとして用いる場合、通常は０Ｖよりも大きくする。
【０１４７】
第１の半導体素子には、第１の炭化珪素半導体層１０２のドリフト領域と第１の領域１０３とにより、ボディダイオードも生じている。ボディダイオードに電流が流れ始める電圧Ｖｆは、ｐｎ接合による立ち上がり電圧であり、室温では約２．５Ｖ程度となる。第１の領域１０３の不純物濃度及び第２の炭化珪素半導体層１０６の不純物濃度を高くすることにより、Ｖｆ１の絶対値を、Ｖｆの絶対値よりも、小さく設定できる。Ｖｆ１の絶対値をＶｆの絶対値よりも小さくすることにより、第１の半導体素子は、ＭＩＳＦＥＴがオフ状態であり、ＶｇｓがＶｔｈよりも小さく且つＶｄｓが０Ｖよりも小さい場合において、ボディダイオードに電流が流れ始める前にチャネルダイオードに電流を流すことが可能となる。なお、第１の半導体素子は、上記の条件を満たし、さらに、Ｖｇｓが０Ｖよりも大きく、且つＶｄｓが０Ｖよりも小さい場合においても、チャネルダイオードに電流を流すことが可能である素子であってもよい。なお、本実施形態においては、トランジスタのオフ時にゲートに負の電圧を印加する場合を主に述べたが、トランジスタのオフ時のゲート電圧をゼロとしてもよい。
【０１４８】
第１のセル１００Ａに設けられた第１の半導体素子は、このように還流ダイオードを含むＭＩＳＦＥＴとして機能する。第２のセル１００Ｆに設けられた第２の半導体素子は、ゲート電極を有していないため、チャネルの開閉動作がされず、ＭＩＳＦＥＴとしては機能しない。このため、Ｖｄｓが正の場合にも、第２のセル１００Ｆにおいては電流が流れない。しかし、第２の半導体素子も第１の半導体素子とほぼ同様のチャネルダイオードとして機能するため、Ｖｄｓが負の場合には、第２のセル１００Ｆにおいてもチャネルを介して第１のオーミック電極１０９から第２のオーミック電極１１０に電流が流れる。第２の半導体素子においてチャネルを介した電流が流れ始める電圧Ｖｆ２の絶対値も、ボディダイオードに電流が流れ始める電圧Ｖｆの絶対値よりも小さい。第１の半導体素子のチャネルダイオードは、ゲート電極１０８ａに負のバイアス電圧が印加されているため、オン電流が制限される。しかし、第２の半導体素子のチャネルダイオードは、フローティング電極１０８ｆがフローティングであるためゲート電極によるオン電流の制限は生じない。従って、Ｖｆ２の絶対値はＶｆ１の絶対値よりも小さくなる。
【０１４９】
図３８は本実施形態における半導体装置１００の室温における電流−電圧特性を、ユニットセルに流れる電流値を元に計算した結果を示している。なお、第１のセル１００Ａ及び第２のセル１００Ｆは、一辺が約１０μｍの正方形状とし、第１のセル１００Ａと第２のセル１００Ｆとの総和（総セル数）ｔは１４万個とした。総セル数ｔに対する第２のセル１００Ｆの個数ｄの比率ｄ／ｔは０．３とした。また、全てのセルを第１のセル１００Ａとして第２のセル１００Ｆを設けていないｄ／ｔが０の半導体装置の電流−電圧特性を比較のために示している。
【０１５０】
図３８における第１象限に示すように、半導体装置１００のトランジスタとしてのオン電流は、第２のセル１００Ｆを設けていない比較例の半導体装置よりも小さくなる。なお、図３８の第１象限には、第１のオーミック電極１０９を基準としてゲート電極１０８ａに印加する電圧Ｖｇｓが２０Ｖの場合を示している。
【０１５１】
図３８の第３象限にはＶｇｓが−５Ｖの場合のダイオード特性を示している。また、比較のためにＶｇｓが０Ｖの場合の特性も合わせて示している。第３象限に示すように、Ｖｇｓが−５Ｖの場合のダイオード特性は、第２のセル１００Ｆを設けていない比較例のトランジスタよりも向上し、Ｖｇｓが０Ｖの場合の特性に近づく。
【０１５２】
図３９は、半導体装置１００において、総セル数をｔ、第２のセル１００Ｆのセル数をｄとして、Ｖｇｓが２０ＶでＶｄｓが１Ｖの場合におけるドレイン電流Ｉｄ、及びＶｇｓが−５ＶでＶｄｓが−２Ｖの場合におけるドレイン電流Ｉｄの絶対値と、ｄ／ｔとの関係を示している。Ｖｇｓが２０ＶでＶｄｓが１Ｖの場合にはトランジスタとしての特性を示し、Ｖｇｓが−５ＶでＶｄｓが−２Ｖの場合には還流ダイオードとしての特性を示している。ｄ／ｔが０であり、第２のセル１００Ｆが設けられていない場合と比べて、第２のセル１００Ｆの比率を増やすと、還流ダイオードとして流すことができる電流が増大する。一方、トランジスタとして流すことができる電流は低下する。このため、半導体装置１００が適用される電子回路の要求を満たし、トランジスタとしても、環流ダイオードとしても有効に機能するように、ｄ／ｔの値を適切に調整すればよい。
【０１５３】
以上のように、本実施形態の半導体装置は、ｄ／ｔの値を適切に調節することにより、Ｖｇｓが負である場合にも、ソースからドレインに十分な電流を流すことができ、インバータ回路等に用いる場合においても、外付けの還流ダイオードを設けなくてよい。
【０１５４】
次に、図４０から図４４を参照して、半導体装置１００の製造方法の一例について説明する。なお、以下で説明される特定の数値、材料、プロセス条件については、あくまでも一例である。
【０１５５】
まず、半導体基板１０１を準備する。半導体基板１０１には、例えば、（０００１）面からオフカットされた、低抵抗（抵抗率０．０２Ωｃｍ）のｎ型４Ｈ−ＳｉＣオフカット基板を用いることができる。
【０１５６】
図４０（ａ）に示すように、半導体基板１０１の上に高抵抗の第１の炭化珪素半導体層１０２をエピタキシャル成長する。第１の炭化珪素半導体層１０２を形成する前に、半導体基板１０１の上に、高不純物濃度のＳｉＣによって構成されるバッファー層を堆積してもよい。バッファー層の不純物濃度は、例えば、１×１０18ｃｍ-3とし、厚さは１μｍとすればよい。第１の炭化珪素半導体層１０２は、例えば、ｎ型４Ｈ−ＳｉＣによって構成される。第１の炭化珪素半導体層１０２の不純物濃度及び膜厚は、例えば、それぞれ１×１０１６ｃｍ-3及び１０μｍとすればよい。
【０１５７】
次に、図４０（ｂ）に示すように、第１の炭化珪素半導体層１０２の上に、例えばＳｉＯ２からなるマスク２０１を形成し、例えばＡｌ（アルミニウム）イオンを第１の炭化珪素半導体層１０２に注入して注入領域１０３ｉを形成する。注入されたイオンを活性化することにより、注入領域１０３ｉは第１の領域１０３となる。また、第１の炭化珪素半導体層１０２のうち、第１の領域１０３以外の領域はドリフト領域となる。第１の領域１０３の不純物濃度（ドーパント濃度）は、第１の炭化珪素半導体層１０２の表面から１００ｎｍ付近において例えば約２×１０19ｃｍ-3となるように調整する。第１の領域１０３と第１の炭化珪素半導体層１０２からなるｐｎ接合の接合深さは０．５μｍ〜１μｍ程度とすることができる。半導体装置１００に必要とされる耐圧を達成できるように、後で形成する第２の領域（ソース領域）１０４とドリフト領域との間においてパンチスルーが発生しないように、第１の領域１０３における不純物濃度、不純物プロファイル、及び厚さを決定してもよい。
【０１５８】
次に、図４１（ａ）に示すように、マスク２０１を除去し、マスク２０２を用いて注入領域１０３ｉに、例えば窒素をイオン注入することにより注入領域１０４ｉを形成する。注入されたイオンを活性化することにより、注入領域１０４ｉは第２の領域１０４となる。注入領域１０３ｉに対して注入領域１０４ｉを自己整合的に形成する、いわゆるセルフアラインプロセスを適用してもよい。この場合には、マスク２０１を残したままにし、マスク２０１の側壁に側壁マスクを形成してマスク２０２を形成すればよい。
【０１５９】
イオン注入後、マスク２０２を除去し、図４１（ｂ）に示すように、マスク２０３を用いてＡｌを注入することにより、注入領域１０５ｉを形成する。注入されたイオンを活性化することにより、注入領域１０５ｉはコンタクト領域１０５となる。
【０１６０】
マスク２０３を除去した後、必要に応じて第１の炭化珪素半導体層１０２における、ＪＦＥＴ領域１０２ｊとなる領域に対して、例えば窒素をイオン注入してもよい。この場合には、半導体基板１０１の垂直方向に対して、第１の炭化珪素半導体層１０２の表面から、少なくとも注入領域１０３ｉよりも深い位置まで窒素イオンを注入してもよい。また、イオン注入時の不純物濃度は、ドリフト領域のドーパント濃度より大きくする。例えば平均不純物濃度を約１×１０17ｃｍ-3に設定すればよい。
【０１６１】
これらのイオン注入後に、マスク２０４を除去して、第１の炭化珪素半導体層１０２に注入された不純物を活性化させる高温熱処理（活性化アニール）を行う。これにより、図４２（ａ）に示すように、第１の領域１０３、第２の領域１０４、及びコンタクト領域１０５が形成される。第１の領域１０３の深さは例えば５５０ｎｍ、平均的なドーパント濃度は約２×１０19ｃｍ-3とすることができる。第２の領域１０４の深さは例えば２５０ｎｍ、平均的なドーパント濃度は約５×１０19ｃｍ-3とすることができる。コンタクト領域１０５の深さは例えば４００ｎｍ、平均的なドーパント濃度は約１×１０20ｃｍ-3とすることができる。なお、ここでいう深さとは、例えば、隣接する領域の不純物濃度に等しい濃度となる位置である。また、一定の値を基準として、その値となる位置と定義してもよい。なお、活性化アニール後に第１の炭化珪素半導体層１０２の表面を清浄化するために、第１の炭化珪素半導体層１０２の表層を除去してもよい。
【０１６２】
次に、図４２（ｂ）に示すように、第１の領域１０３、第２の領域１０４及びコンタクト領域１０５を含む第１の炭化珪素半導体層１０２の上面に、第２の炭化珪素半導体層１０６をエピタキシャル成長させる。第２の炭化珪素半導体層１０６の平均ドーパント濃度は例えば約１×１０18ｃｍ-3とし、膜厚は例えば９０ｎｍとする。
【０１６３】
次に、第２の炭化珪素半導体層１０６の上に絶縁膜１０７を形成する。熱酸化により絶縁膜１０７を形成する場合には、第２の炭化珪素半導体層１０６の上部が絶縁膜１０７となるため、第２の炭化珪素半導体層１０６を熱酸化による消失を考慮した厚さに堆積する。本実施形態においては、最終的な第２の炭化珪素半導体層１０６の厚さを４０ｎｍとし、堆積時には、約５０ｎｍ厚い９０ｎｍとした。絶縁膜１０７の厚さは約７０ｎｍである。必要に応じて、絶縁膜１０７と第２の炭化珪素半導体層１０６の界面に、窒化処理等を実施してもよい。窒素化処理は、例えば一酸化窒素（ＮＯ）ガス高温雰囲気でアニールすることにより行えばよい。
【０１６４】
次に、図４３（ａ）に示すように、絶縁膜１０７の表面に導電膜１０８を形成する。導電膜１０８は、例えばリンを７×１０20ｃｍ-3程度ドーピングした厚さが約５００ｎｍの多結晶シリコン膜とする。導電膜１０８を形成した後、マスクを用いてドライエッチングを行い、導電膜１０８の不要な部分を除去する。これにより、第１のセル１００Ａにはゲート電極１０８ａが形成され、第２のセル１００Ｆにはフローティング電極１０８ｆが形成される。なお、フローティング電極１０８ｆを残さずに導電膜１０８における第２のセル１００Ｆに形成された部分を除去してもよい。
【０１６５】
次に、図４３（ｂ）に示すように、導電膜１０８が形成された第１の炭化珪素半導体層１０２を覆うように、例えばＳｉＯ２からなる層間絶縁膜１１１をＣＶＤ法によって堆積する。層間絶縁膜１１１の厚さは、例えば１μｍとする。
【０１６６】
次に、図４４（ａ）に示すように、第１のオーミック電極を形成する部分に開口を有するマスクを用いて、ドライエッチングを行い、層間絶縁膜１１１を選択的に除去して、コンタクトホール１１１ｃを形成する。この後、例えば厚さが１００ｎｍ程度のニッケル膜を、コンタクトホール１１１ｃ内を含む層間絶縁膜１１１の上に形成し、不活性雰囲気において例えば９５０℃の温度で、５分間熱処理して、ニッケル膜と炭化珪素とを反応させ、ニッケルシリサイドからなる第１のオーミック電極１０９を形成する。第１のオーミック電極１０９は、第２の領域１０４及びコンタクト領域１０５に対してオーミック接触する。次に、エッチングにより、層間絶縁膜１１１上のニッケル膜を除去した後、半導体基板１０１の裏面に、例えばニッケルを堆積し、同様に熱処理をして炭化珪素と反応させて、第２のオーミック電極１１０を形成する。
【０１６７】
次に、図４４（ｂ）に示すように、層間絶縁膜１１１上及びコンタクトホール１１１ｃ内に、厚さ４μｍ程度のアルミニウム膜等の導電膜を堆積し、所望のパターンにエッチングする。層間絶縁膜１１１を貫通するコンタクト部分により第１のオーミック電極１０９と接続された上部電極１１２が得られる。また、図示しないが、チップ端にゲート電極１０８ａと接触するゲート配線（又はゲートパッド）を形成する。さらに、第２のオーミック電極１１０の裏面に、ダイボンド用の裏面電極１１３として、例えば第２のオーミック電極１１０側から順にチタン（Ｔｉ）／ニッケル（Ｎｉ）／銀（Ａｇ）を堆積する。
【０１６８】
コンタクトホール１１１ｃに導電膜が充填されている例を示したが、コンタクトホール１１１ｃに導電膜が充填されていなくてもよく、コンタクトホール１１１ｃの少なくとも底面及び壁面を連続して覆うように導電膜を形成してもよい。また、コンタクトホール１１１ｃの部分と、層間絶縁膜１１１の上の部分を別々に形成してもよい。
【０１６９】
本実施形態の半導体装置の製造方法は、導電膜１０８を選択的に除去する際のマスクパターン以外は、第１のセル１００Ａと第２のセル１００Ｆとを同じプロセスにより形成できる。従って、第１のセル１００Ａと第２のセル１００Ｆとを容易に作り別けることができる。また、第１のセル１００Ａと第２のセル１００Ｆの比率も容易に変更することができる。
【０１７０】
半導体装置１００はトランジスタとしての基本特性を満たすと同時に、ユニポーラ型のチャネルダイオードとしての機能も併せ持つ。例えば、トランジスタとしての閾値電圧は、室温において３Ｖ程度にできる。また、１Ｖ〜１０Ｖ程度の範囲であれば容易に実現できる。使いやすさの観点から、室温における閾値電圧は２〜８Ｖとしてもよい。また、耐圧は主に第１の炭化珪素半導体層１０２におけるドーパント濃度により決定されるが、室温において約１２００Ｖ程度の耐圧を実現できる。Ｖｇｓが０Ｖである場合のダイオードのオン電流は、Ｖｄｓの絶対値が２Ｖ以下であってもトランジスタのオン時の電流と同等の電流値を確保できる。
【０１７１】
第１及び第２の実施形態の半導体装置では、各半導体領域の不純物濃度は所望の特性を得るために任意に改変が可能である。また、第１及び第２の実施形態では、炭化珪素が４Ｈ−ＳｉＣであるとして説明した。しかし、６Ｈ−ＳｉＣ、３Ｃ−ＳｉＣ、１５Ｒ−ＳｉＣ等の他のポリタイプであってもよい。また、主面が（０００１）面からのオフカット面である例を説明したが、主面の面方位は（１１−２０）面、（１−１００）面及び（０００−１）面等であってもよい。また、これらのオフカット面が主面であってもよい。また、基板がシリコンからなり、ドリフト層が炭化珪素（３Ｃ−ＳｉＣ）からなるヘテロ接合を有していてもよい。
【０１７２】
第１のオーミック電極１０９と電気的に接続された第１の制御電極１０８ｂを有する第２のセル１００Ｂと、フローティング電極１０８ｆを有する第２のセル１００Ｆとが混在する構成としてもよい。この場合、第２のセル１００Ｆの少なくとも一部をフローティング電極１０８ｆを有していない構成としてもよい。また、第３のセル１００Ｃ、第４のセル１００Ｄ、第５のセル１００Ｅ及び第６のセル１００Ｇの少なくとも１種類がさらに混在する構成としてもよい。
【産業上の利用可能性】
【０１７３】
本開示の半導体装置は、ゲートに負バイアスを印加してオフ状態とした場合にも、ソースからドレインに流れる電流の低下を抑制でき、ＳｉＣを用いた半導体装置、及びそれを用いたインバータ回路等の種々の制御装置や駆動装置に広く適用できる。
【符号の説明】
【０１７４】
１００      半導体装置
１００Ａ    第１のセル
１００Ｂ    第２のセル
１００Ｃ    第３のセル
１００Ｄ    第４のセル
１００Ｅ    第５のセル
１００Ｆ    第２のセル
１００Ｇ    第６のセル
１０１      半導体基板
１０２      第１の炭化珪素半導体層
１０２ｊ    ＪＦＥＴ領域
１０３      第１の領域
１０３ｉ    注入領域
１０４      第２の領域
１０４ｉ    注入領域
１０５      コンタクト領域
１０５ｉ    注入領域
１０６      第２の炭化珪素半導体層
１０７      絶縁膜
１０８      導電膜
１０８ａ    ゲート電極
１０８ｂ    第１の制御電極
１０８ｃ    第２の制御電極
１０８ｄ    接続電極
１０８ｆ    フローティング電極
１０８ｓ    シリサイド層
１０９      第１のオーミック電極
１１０      第２のオーミック電極
１１１      層間絶縁膜
１１１ｃ    コンタクトホール
１１２      上部電極
１１３      裏面電極
２０１      マスク
２０２      マスク
２０３      マスク
２０４      マスク
５００      半導体装置
５０１      半導体基板
５０２      第１の炭化珪素半導体層
５０３      ボディ領域
５０４      ソース領域
５０５      チャネル層
５０６      ゲート絶縁膜
５０７      コンタクト領域
５１１      ソース電極
５１２      ゲート電極
５１３      ドレイン電極
【要約】
半導体装置は、第１のセルと、第２のセルとを備えている。第１のセル及び第２のセルのそれぞれは、第１の領域及び第１の領域に設けられた第２の領域を含む第１の炭化珪素半導体層と、第１の炭化珪素半導体層の上に接して設けられた第２の炭化珪素半導体層と、第２の領域とオーミック接触した第１のオーミック電極と、第２の炭化珪素半導体層の上に設けられた絶縁膜とを有している。第１のセルは、ゲート電極を有し、第２のセルは、第１のオーミック電極の電位と独立して第２の炭化珪素半導体層の電位を制御する電極を有していない。【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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