(57)【特許請求の範囲】
【請求項１】
第１幅を有する第１活性領域内で第１の方向へ順に配置される２つのトランジスタを含み、前記第１活性領域の前記第１の方向における一方の側部領域に配置される第１共通ドレインコンタクトと、前記第１活性領域の前記第１の方向における他方の側部領域に配置された第１ソースコンタクトを有する第１選択トランジスタと、
前記第１幅を有し、前記第１活性領域と前記第１の方向へ相互に離隔される第２活性領域内で前記第１の方向へ順に配置される２つのトランジスタを含み、第２活性領域の前記第１の方向における一方の側部領域に配置される第２ソースコンタクトと、第２活性領域の前記第１の方向における他方の側部領域に配置される第２共通ドレインコンタクトを有する第２選択トランジスタと、
前記第１及び第２選択トランジスタとの間の前記第１の方向における一方の側部領域に位置し、前記第１活性領域より小さい第２幅の第３活性領域内で前記第１の方向へ順次に配置される２つの第１セルトランジスタを含み、共通ソース領域及びドレインコンタクトを有する第１セルトランジスタストリングと、
前記第１及び第２選択トランジスタの間の前記第１の方向における他方の側部領域に位置し、前記第１活性領域より小さい第２幅を有し前記第３活性領域とは相互に離隔される第４活性領域内で前記第１の方向へ順に配置される２つの第２セルトランジスタを含み、共通ソース領域及びドレインコンタクトを有する第２セルトランジスタストリングと、
前記第２選択トランジスタの第２ソースコンタクトと前記第１セルトランジスタのドレインコンタクトを連結する第１セルビットラインと、
前記第１選択トランジスタの第１ソースコンタクトと前記第２セルトランジスタのドレインコンタクトを連結する第２セルビットラインと、
前記第１選択トランジスタの第１共通ドレインコンタクトに連結される第１アレイビットラインと、
前記第２選択トランジスタの第２共通ドレインコンタクトに連結される第２アレイビットラインと、
を含むことを特徴とするフラッシュメモリ。
【請求項２】
前記第１及び第２選択トランジスタのチャネル幅は、（第１セルトランジスタのチャネル幅）＋（第２セルトランジスタのチャネル幅）＋（第１セルトランジスタ及び第２セルトランジスタとの間の空間の幅）であることを特徴とする請求項１に記載のフラッシュメモリ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は不揮発性メモリに関するもので、特に、フラッシュメモリのメモリセルを選択するための選択トランジスタの電流駆動能力を大きく向上させて半導体装置の信頼性を高めるフラッシュメモリに関するものである。
【０００２】
【従来の技術】
一般に不揮発性メモリはドライブ電源が供給されなくてもセルに記録されたデータが消滅されないで残っている。不揮発性メモリの中でフラッシュＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ  Ｅｒａｓａｂｌｅ  ＰｒｏｇｒａｍｍａｂｌｅＲｅａｄ  Ｏｎｌｙ  Ｍｅｍｏｒｙ）は電気的にセルのデータを一括してまたはセクター単位で消去する機能を有しているのでコンピュータ及びメモリカードにおける広く使っている。
【０００３】
このようなフラッシュメモリはセルとビットラインとの連結状態によってＮＡＮＤ型とＮＯＲ型に区分される。この中でＮＯＲ型フラッシュメモリは一つのビットラインに二つ以上のセルトランジスタが並列に連結された形態であり、ＮＡＮＤ型フラッシュメモリは一つのビットラインに二つ以上のセルトランジスタが直列に連結された形態である。
【０００４】
大容量のフラッシュメモリはビット、ワードラインを共有するメモリセルが増えてセルアレイ動作時に選択されなかったセルに印加されるストレスが増加する。また、各ラインの容量及び抵抗も増加する傾向がある。したがって、セルアレイ構造を次の通り変更しなければならない。
【０００５】
大容量のフラッシュメモリのメモリセルを多数個のブロックに分離してセル毎に共有するワードラインとビットラインとの数を減少させる。その結果、メモリは次のような長所を有するようになる。即ち、全体のメモリセルに加えられるストレスが減少され、セルの特性が向上して素子の間の連結ラインが短縮されることによってメモリの動作速度が向上する。
【０００６】
この反面に、分離されたセルブロックごとにデコーダなどの周辺回路を要するので全体的なメモリ装置の面積が増加するようになる。このため、フラッシュメモリはビットラインをメモリセルの連結部分と周辺システムの連結部分に分けて配置する場合もある。
【０００７】
例えば、一つのビットラインを、二つ以上のメモリセル内の各ドレイン部分を互いに並列に連結した複数のセルビットラインと、メモリセルをビットライン用デコーダとページバッファなどの周辺回路に連結するための一つのアレイビットラインとに分けて使用する。
【０００８】
この時、セルビットラインとアレイビットラインとはメモリセルアレイの中で当該セルトランジスタを駆動させるための選択トランジスタを介して互いに連結する。
【０００９】
もっと詳しく述べると、アレイビットラインは選択トランジスタのドレインに連結し、セルビットラインは選択トランジスタのソースに連結する。
【００１０】
これと共にビットラインを分離して使用するＮＯＲ型フラッシュメモリは望みのメモリセルを選択する時、当該セルビットラインに連結した選択トランジスタをオン状態にしてアレイビットラインとメモリセルとを連結させており、その他の選択されなかったメモリセルに連結されたセルビットラインと選択トランジスタとをオフしてメモリセルとアレイビットラインとが互いに連結されないようにする。
【００１１】
これによって、ビットラインによるストレスは減少されるが、相変らずＮＯＲ型フラッシュメモリは選択トランジスタのチャネル幅がメモリセルのトランジスタと同じであるかまたは小さいため、チャネル抵抗が増加してビットラインのＲＣ遅延と駆動能力が低下する等の問題点がある。
【００１２】
一方、ＮＯＲ型フラッシュメモリは選択トランジスタのチャネル幅による問題点を解決するため、二つのトランジスタを統合して、アレイビットラインとセルビットラインとを１：２で具備して一つのアレイビットラインを二つのセルビットラインに連結させる。これによって選択トランジスタのチャネル幅はセルトランジスタのチャネル幅より２倍以上に増加するため、チャネル抵抗が減少されてビットラインのＲＣ遅延が減少し、トランジスタの電流駆動能力も増加するようになる。
【００１３】
【発明が解決しようとする課題】
しかし、フラッシュメモリはワードラインを共有するメモリセルの中で二つのセルが一つのアレイビットラインを共有するので同じワードラインに連結したメモリセルは一度のプログラミング動作でプログラミングされないで２度のプログラミング動作でプログラミングされる。
【００１４】
また、前述のようなフラッシュメモリは一つのワードラインに２ページ（ｐａｇｅ）が存在するので必要でないワードラインのストレスが相変らず存在するようになり、１ページ及び１セクターの大きさが相違するので固体ディスクに不適合して製品仕様の選択にも限界がある。
【００１５】
したがって、ＮＯＲ型フラッシュメモリは前述のような短所を克服しながらサブミクロン級以下のデザイン規則に適合したメモリのレイアウトを必要とする。
【００１６】
本発明では、フラッシュメモリの場合選択トランジスタのチャネルを増加させてソース接合領域とドレイン接合領域に接する電極を対角方向に交差して配置することによってセルビットラインとアレイビットラインとを１：１で形成しながら、前記ソース接合領域とドレイン接合領域に各々連結されるセルビットラインとアレイビットラインとの空間を増やすことができてビットラインの間の容量を大きく減らすことができる。
【００１７】
また、フラッシュメモリの選択トランジスタのソース接合領域とドレイン接合領域に各々連結されたセルビットラインとアレイビットラインとのリーク電流が大きくない場合選択トランジスタの大きさを増加させると共に、ソース接合領域とドレイン接合領域とを各々連結するセルビットラインとアレイビットラインとを分離することによって配線の間の寄生容量を減少させることができる。
【００１８】
また、通常のトランジスタを具備した半導体装置の場合、トランジスタのソース接合領域とドレイン接合領域にコンタクトされる電極をワードライン一側に対して対角方向に交差して配置することによって、トランジスタの駆動能力を向上させることができる。
【００１９】
【課題を解決するための手段】
本発明のフラッシュメモリは、第１幅を有する第１活性領域内で第１の方向へ順に配置される２つのトランジスタを含み、前記第１活性領域の前記第１の方向における一方の側部領域に配置される第１共通ドレインコンタクトと、前記第１活性領域の前記第１の方向における他方の側部領域に配置された第１ソースコンタクトを有する第１選択トランジスタと、前記第１幅を有し、前記第１活性領域と前記第１の方向へ相互に離隔される第２活性領域内で前記第１の方向へ順に配置される２つのトランジスタを含み、第２活性領域の前記第１の方向における一方の側部領域に配置される第２ソースコンタクトと、第２活性領域の前記第１の方向における他方の側部領域に配置される第２共通ドレインコンタクトを有する第２選択トランジスタと、前記第１及び第２選択トランジスタとの間の前記第１の方向における一方の側部領域に位置し、前記第１活性領域より小さい第２幅の第３活性領域内で前記第１の方向へ順次に配置される２つの第１セルトランジスタを含み、共通ソース領域及びドレインコンタクトを有する第１セルトランジスタストリングと、前記第１及び第２選択トランジスタの間の前記第１の方向における他方の側部領域に位置し、前記第１活性領域より小さい第２幅を有し前記第３活性領域とは相互に離隔される第４活性領域内で前記第１の方向へ順に配置される２つの第２セルトランジスタを含み、共通ソース領域及びドレインコンタクトを有する第２セルトランジスタストリングと、前記第２選択トランジスタの第２ソースコンタクトと前記第１セルトランジスタのドレインコンタクトを連結する第１セルビットラインと、前記第１選択トランジスタの第１ソースコンタクトと前記第２セルトランジスタのドレインコンタクトを連結する第２セルビットラインと、前記第１選択トランジスタの第１共通ドレインコンタクトに連結される第１アレイビットラインと、前記第２選択トランジスタの第２共通ドレインコンタクトに連結される第２アレイビットラインと、を含むことを特徴とする。また、フローティングゲートとコントロールゲートとを持つセルゲート電極及びソース／ドレイン電極を具備してデータを貯蔵及び消去するセルトランジスタを有する複数のメモリセルと、二つのゲート電極とこのゲート電極との間に共通ドレイン電極と、これらの電極の外側にソース電極とを具備し、前記セルトランジスタのチャネル幅より２倍以上大きいチャネル幅を有しており、前記ゲート電極に駆動電圧を印加するワードラインの軸に対して前記ドレイン電極とソース電極とのいずれかのメモリセル側に偏るように対称されて当該メモリセルが選択されるようにスイッチングする選択トランジスタと、前記選択トランジスタのソース電極に連結され、かつメモリセルトランジスタのドレイン電極に並列連結されており、前記セルトランジスタにデータを入出力する一双のセルビットラインと、前記選択トランジスタのドレイン電極と周辺回路に連結された一双のアレイビットラインとを具備しており、前記メモリセルの中で第１のセルトランジスタを選択する選択トランジスタはソース電極を介して一双のセルビットラインの中で第１のセルビットラインに連結され、かつ前記ドレイン電極を介して一双のアレイビットラインの中で第２のアレイビットラインに連結されており、第２のセルトランジスタを選択する他の選択トランジスタはソース電極を介して第２のセルビットラインに連結され、かつ前記ドレイン電極を介して第１のアレイビットラインに連結されたことが好適である。また、前記チャネル幅は（セルトランジスタのチャネル幅×２）＋（セルトランジスタとの間の空間）であることが好ましい。
【００２０】
また、本発明のフラッシュメモリの形成においては、半導体基板のメモリセル領域にフローティングゲートとコントロールゲートとがポリシリコンの間の絶縁膜を介して積層されたセルゲート電極と、セルゲート電極のエッジ近辺の活性領域に、この活性領域とは異なる高濃度の導電型不純物が注入されたドレイン接合領域とソース接合領域とを有するメモリセルトランジスタを形成すると共に、基板の選択トランジスタ領域にゲート電極とドレイン接合領域とソース接合領域とを有する選択トランジスタを形成する段階と、前記トランジスタが形成された基板の全面に下部層間絶縁膜を形成する段階と、前記下部層間絶縁膜内のコンタクトホールを通じて前記メモリセルアレイ部の当該ドレイン接合領域及びソース接合領域に、この接合領域と接するドレイン電極及びソース電極が形成されると共に、選択トランジスタ領域にソース電極とドレイン電極とを対角方向に交差して形成する段階と、前記選択トランジスタのソース電極とセルトランジスタのドレイン電極を互いに連結するようにセルビットラインを形成すると共に選択トランジスタのドレイン電極上にパッドを形成する段階と、前記セルビットラインとパッドが形成された基板の全面に上部層間絶縁膜を形成する段階と、前記上部層間絶縁膜のコンタクトホールを通じて露出されたパッドと連結されるアレイビットラインを形成する段階とを含んでいることが好適である。
【００２１】
また、フローティングゲートとコントロールゲートとを持つセルゲート電極及びソース／ドレイン電極を具備してデータの貯蔵及び消去するセルトランジスタを有する複数のメモリセルと、二つのゲート電極とこのゲート電極との間に共通ドレイン電極とこれらの電極の外側にソース電極を具備し、前記セルトランジスタのチャネル幅より２倍以上大きいチャネル幅を有しており、前記ゲート電極に駆動電圧を印加するワードラインの軸に対して前記ドレイン電極とソース電極とのいずれかのメモリセル側に偏るように対称して当該メモリセルが選択されるようにスイチングする選択トランジスタと、前記選択トランジスタのソース電極に連結され、かつメモリセルトランジスタのドレイン電極に並列連結されており、前記セルトランジスタにデータを入出力する一双のセルビットラインと、前記選択トランジスタのドレイン電極と周辺回路に連結された一双のアレイビットラインとを具備しており、前記メモリセルの中で第１のセルトランジスタを選択する選択トランジスタはソース電極を介して一双のセルビットラインの中で第１のセルビットラインに連結され、かつ前記ドレイン電極を介して一双のアレイビットラインの中で第１のアレイビットラインに連結されており、第２のセルトランジスタを選択する他の選択トランジスタはソース電極を介して第２のセルビットラインに連結され、かつ前記ドレイン電極を介して第２のアレイビットラインに連結されたことが好適である。
【００２２】
また、半導体基板のメモリセル領域にフローティングゲートとコントロールゲートとがポリシリコンの間の絶縁膜を介して積層されたセルゲート電極と、セルゲート電極のエッジ近辺の活性領域に、この活性領域とは異なる高濃度の導電型不純物が注入されたドレイン接合領域とソース接合領域とを有するメモリセルトランジスタを形成すると共に、基板の選択トランジスタ領域にゲート電極とドレイン接合領域とソース接合領域とを有する選択トランジスタを形成する段階と、前記トランジスタが形成された基板の全面に下部層間絶縁膜を形成する段階と、前記下部層間絶縁膜内のコンタクトホールを通じて前記メモリセルアレイ部の当該ドレイン接合領域及びソース接合領域に、この接合領域と接するドレイン電極及びソース電極が形成されと共に、選択トランジスタ領域にソース電極とドレイン電極を対角方向に交差して形成する段階と、前記トランジスタが形成された基板の全面に層間絶縁膜を形成する段階と、前記選択トランジスタのソース電極とセルトランジスタのドレイン電極を互いに連結するようにセルビットラインを形成すると共に選択トランジスタのドレイン電極の上部にパッドを形成する段階と、前記セルビットラインとパッドが形成された基板の全面に上部層間絶縁膜を形成する段階と、前記上部層間絶縁膜のコンタクトホールを通じて露出されたパッドと連結されるアレイビットラインを形成する段階とを含んでいることが好適である。
【００２３】
また、選択トランジスタのチャネル幅をメモリセルトランジスタのチャネル幅より２倍以上大きくするので電流駆動能力と電圧伝達能力とを大きく向上させることができる。
【００２４】
また、第１及び第２のセルビットラインに連結したそれぞれのメモリセルのドレイン電極に整列するように当該選択トランジスタのドレイン電極とソース電極とが対角方向に交差することでコンタクト電極との間の空間が増加して前記電極に連結されるアレイビットラインとセルビットラインとの間の空間が増加することができる。
【００２５】
また、第１及び第２のセルビットラインに連結されたそれぞれのメモリセルのドレイン電極に整列されるように当該選択トランジスタのドレイン電極とソース電極がいずれかのメモリセル側に偏ることで下部／上部配線の位置にセルビットラインとアレイビットラインとが１：１で対応されてアレイビットラインとセルビットラインに与えられるカペシタンシを減少することができる。
【００２６】
また、ソース電極とドレイン電極とを交差させて配置することによって、トランジスタのソース電極及びドレイン電極に連結された配線の間の容量が減少して電流駆動及び電圧の伝達能力が一緒に増加することができる。
【００２７】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施の形態（以下、実施形態とする）のフラッシュメモリのレイアウト及びその形成方法について詳細に説明する。
【００２８】
図１は本発明の一実施形態に係るフラッシュメモリのレイアウトを簡単に示した図面である。
【００２９】
この一実施形態においては二つのセルトランジスタを具備しているＮＯＲ型フラッシュメモリを一例として説明する。
【００３０】
このＮＯＲ型フラッシュメモリは当該セルを選択するための第１の選択トランジスタＳ Ｔ１と第２の選択トランジスタＳ Ｔ２と、第１の選択トランジスタＳ Ｔ１に連結されており、ドレインが並列に連結されて共通でソースが連結されたセルトランジスタを有する第１のメモリセルＣ Ｔ１と、第２の選択トランジスタＳ Ｔ２に連結されており、ドレインが並列に連結されて共通でソースが連結されたセルトランジスタを有する第２のメモリセルＣ Ｔ２とから構成される。ここで、第１の選択トランジスタＳ Ｔ１と第２の選択トランジスタＳ Ｔ２とのチャネル幅は二つのメモリセルのビットラインのピッチより大きいし、もっと詳しくはその大きさがセルトランジスタのチャネル幅より約２倍以上大きいのでトランジスタの駆動能力が増加する。
【００３１】
一方、図１のレイアウト図を参照すれば、第１の選択トランジスタＳ Ｔ１と第２の選択トランジスタＳ Ｔ２には活性領域を定義するための活性マスクＡと、セルトランジスタのゲート電極を形成するためのゲートマスク２２’と、セルトランジスタのドレイン接合領域及びソース接合領域のコンタクト電極を形成するためのコンタクトマスク２４ａ’、２６ａ’、２８ａ’、３４ａ’、３６ａ’、３８ａ’とが示しており、ＷＳＴは選択トランジスタのチャネル領域幅を表す。
【００３２】
そして、第１のメモリセルＣ Ｔ１と第２のメモリセルＣ Ｔ２には活性領域を定義するための活性マスクＡ’と、セルトランジスタのゲート電極を形成するためのゲートマスク３２’と、セルトランジスタのドレイン電極を形成するためのコンタクトマスク４４ａ’、４８ａ’、４４ｂ’、４８ｂ’が示しており、ＷＣＴはセルトランジスタのチャネル領域幅を表す。ここで、セルトランジスタのソース電極を形成するコンタクトマスクは省略する。図面の中で、符号５２Ｍ’、５２Ｍ＋１’はセルトランジスタのドレイン接合領域を互いに並列に連結し、かつ選択トランジスタのソースと連結するセルビットラインを形成するための配線マスクを表しており、符号５６Ｍ’、５６Ｍ＋１’は選択トランジスタの共通ドレイン接合領域と連結してこの選択トランジスタをページバッファ及びデコーダなどの周辺回路と連結するためのアレイビットラインを形成する配線マスクを表す。
【００３３】
この実施形態おいて、複数のメモリセルの中で共通ビットラインを使用するメモリセルの束をストリングであると定義すれば、Ｂ−Ｂ’の線は偶数のメモリセルストリングを表し、Ｃ−Ｃ’線は奇数のメモリセルストリングを表す。
【００３４】
図２は本発明の一実施形態に係るフラッシュメモリ構造を示した回路図である。これを参照すれば、本発明に係るＮＯＲ型フラッシュメモリはフローティングゲートとコントロールゲートとを持つゲート電極と、データを貯蔵及び消去する複数のセルトランジスタＣＴ１１、…、ＣＴＮ１、ＣＴ１２、…、ＣＴＮ２が共通で連結されたソースとドレインが並列に連結された第１のメモリセルストリング２及び第２のメモリセルストリング４と、前記メモリセルストリング２、４を構成するセルトランジスタＣＴ１１、…、ＣＴＮ１、ＣＴ１２、…、ＣＴＮ２のドレイン電極を各々並列に連結してデータを入出力するように伝達するセルビットラインセルＢ／Ｌ １、セルＢ／Ｌ ２と、前記セルトランジスタＣＴ１１、…、ＣＴＮ１、ＣＴ１２、…、ＣＴＮ２のゲート電極を行（ｒｏｗ）方向に並列連結するワードラインＷＬ １、…、ＷＬ Ｎと、基準及びデータを消去するように前記セルトランジスタＣＴ１１、…、ＣＴＮ１、ＣＴ１２、…、ＣＴＮ２のソース電極を共通連結した共通ソースラインＳ／Ｌとから構成される。
【００３５】
そして、前記ＮＯＲ型フラッシュメモリはゲート電極、ドレイン電極及びソース電極を有しており、第１のメモリセルストリング２及び第２のメモリセルストリング４の各セルビットラインセルＢ／Ｌ １、セルＢ／Ｌ ２を活性化するようにスイチングする第１の選択トランジスタＳ Ｔ１及び第２の選択トランジスタＳ Ｔ２と、ビットラインデコーダ及びページバッファなどの周辺回路と連結して列方向に前記選択トランジスタＳ Ｔ１、Ｓ Ｔ２を並列に連結した第１及び第２のアレイビットラインアレイＢ／Ｌ １、アレイＢ／Ｌ ２と、前記選択トランジスタＳ Ｔ１、Ｓ Ｔ２のゲート電極に駆動電圧を印加するためのワードラインＳ Ｔ１ＷＬ、Ｓ Ｔ２ＷＬを更に有している。
【００３６】
この中で、第１の選択トランジスタＳ Ｔ１と第２の選択トランジスタＳ Ｔ２との各々のドレイン電極は第２のアレイビットラインアレイＢ／Ｌ ２、第１のアレイビットラインアレイＢ／Ｌ １に連結されており、各々のソース電極は第１及び２メモリセルストリング２、４のビットラインセルＢ／Ｌ １、セルＢ／Ｌ ２に連結されいる。
【００３７】
図３は図１の線Ｂ−Ｂ’についてのメモリの垂直断面図であり、図４は図１のＣ−Ｃ’についてのメモリの垂直断面図である。図３と図４に示した選択トランジスタは第２の選択トランジスタであり、第１の選択トランジスタのトランジスタは省略する。
【００３８】
図３と図４を参照すれば、本発明に係るＮＯＲ型フラッシュメモリはメモリセル領域と選択トランジスタ領域とを互いに分離するようにシリコン基板１０に形成された素子分離領域１２と、第１の選択トランジスタ（図示せず）及び第２の選択トランジスタＳ Ｔ２領域に相当する基板１０の活性領域の表面に順次積層された２層のゲート導電層ａ、ｂからなったゲート電極３２と前記ゲート電極３２の下部近辺の活性領域に形成されたドレイン接合領域と、ソース接合領域３４、３６、３８を持つ選択トランジスタとを具備する。ここで、ゲート導電層ｂの表面にシリサイド層ｃを更に積層することによって、ゲート電極３２になる。
【００３９】
そして、ＮＯＲ型フラッシュメモリは第１のメモリセルＣ Ｔ１及び第２のメモリセルＣ Ｔ２の領域に相当する基板１０の活性領域の表面に順次に積層されたフローティングゲート導電層ａ’、ゲート間絶縁膜ｄ、コントロールゲート導電層ｂ’からなったゲート電極４２と、前記ゲート電極４２の下部近辺の活性領域に形成されたドレイン接合領域及びソース接合領域４６、４８を持つセルトランジスタを具備する。ここで、コントロールゲート導電層ｂ’の表面にシリサイド層ｃを更に積層することによって、ゲート電極４２になる。
【００４０】
また、フラッシュメモリは第２の選択トランジスタＳ Ｔ２のソース接合領域３４及び第２のメモリセルＣ Ｔ２のドレイン接合領域４８が下部層間絶縁膜５０内のコンタクトホールを埋めるソース電極３４ａとドレイン電極４８ａを介して第２のセルビットライン５２Ｍに連結される。この反面に、第２の選択トランジスタＳ Ｔ２のドレイン接合領域３６は下部層間絶縁膜５０内のコンタクトホールを埋めるドレイン電極３６ａが第１のセルビットライン５２Ｍ＋１及び第２のセルビットライン５２Ｍが形成された構造物の全面を層間絶縁する上部層間絶縁膜５４内のパッド５２’を介して第１のアレイビットライン５６Ｍ＋１に連結される。
【００４１】
そして、第１のメモリセルＣ Ｔ１のドレイン接合領域４８はセルトランジスタのドレイン電極４８ｂを介して第１のセルビットライン５２Ｍ＋１に連結される。
【００４２】
一方、第２のアレイビットライン５６Ｍは上部層間絶縁膜５４により下部の第２のセルビットライン５２Ｍと分離されている。
【００４３】
すなわち、第１及び第２のセルビットライン５２Ｍ＋１、５２Ｍは下部層間絶縁膜５０の表面に形成されてメモリセル及び選択トランジスタ領域に相当する基板１０の接合領域と連結され、かつ第１及び第２のアレイビットライン５６Ｍ＋１、５６Ｍは上部層間絶縁膜５４の表面に形成された選択トランジスタのドレイン接合領域と連結される。
【００４４】
図３に示したように第２の選択トランジスタＳ Ｔ２は、そのソース接合領域３４、３８において第２のメモリセルＣ Ｔ２のセルトランジスタドレインを並列連結した第２のセルビットライン５２Ｍが連結されている。反面に、図４に示したように第２の選択トランジスタＳ Ｔ２はそのドレイン接合領域３６においてビットライン用デコーダとフェアザーバッファなどの周辺回路と連結する第１のアレイビットライン５６Ｍ＋１が連結されている。
【００４５】
したがって、メモリセルを選択するための選択トランジスタは、ドレイン電極とソース電極がゲート電極に駆動電圧を印加するワードラインを軸として互いに対角方向に交差して配置することによって、奇数のアレイビットラインは偶数のセルビットラインと電気的に接続されており、偶数のアレイビットラインは奇数セルビットラインと電気的に接続されている。一方、前記構造のような本発明の形成方法は次の製造工程からなるもので、図３及び図４を参照して説明する。  まず、活性マスクを利用した素子分離工程を実施してシリコン基板１０にメモリセル及び選択トランジスタの活性領域を定義する素子分離膜１２を形成する。この選択トランジスタ領域は２個のビットライン間隔を合せた大きさに相当する程度の活性領域幅を有する。すなわち、この幅は（メモリセル幅×２）＋（メモリセルとの間の空間）であり、通常の選択トランジスタの幅より本発明の選択トランジスタの幅が約３倍程度増加するようになる。
【００４６】
次に、素子分離膜１２が形成された基板１０のメモリセル領域に相当する活性領域上にはポリシリコン間絶縁膜ｄを介してフローティングゲート導電層ａ’とコントロールゲート導電層ｂ’とが積層されており、その上部にはシリサイド層ｃが積層されたゲート電極４２と、ゲート電極４２エッジ近辺の活性領域に、この活性領域と異なる導電型不純物が高農度で注入されたドレイン接合領域及びソース接合領域４８、４６を持つセルトランジスタを形成する。
【００４７】
これと共に、基板の選択トランジスタに相当する活性領域上に２層のゲート導電層ａ、ｂ及びシリサイド層ｃが順次に積層されたゲート電極３２と、ゲート電極３２のエッジ近辺の活性領域に、この活性領域と異なる導電型不純物が高農度で注入されたドレイン接合領域３６とソース接合領域３４、３８とを形成する。前期選択トランジスタは活性領域を狭めるため、二つのトランジスタを合せたので二つのゲート電極がドレイン接合領域３６を共通で使用する。
【００４８】
次に、前記トランジスタが形成された基板１０の全面に層間絶縁のための下部層間絶縁膜５０を形成した後、コンタクトマスクを利用した工程を実施してトランジスタの接合領域を開口するコンタクトホールを形成する。この場合、特に選択トランジスタのドレイン接合領域３６とソース接合領域３４、３８とを露出させるコンタクトホールはワードラインの一軸に対して互いに対称して整列されるように形成されることでなくビットラインの軸からゲート線間幅ほど、かつワードラインの軸からビットライン間隔ほどの空間をおいて対称に形成される。  続いて、金属配線工程を実施して下部層間絶縁膜５０内のコンタクトホールを通じてセルトランジスタドレイン接合領域４８、ソース接合領域（図示せず）と接するドレイン電極４８ａ及びソース電極（図示せず）を形成して、選択トランジスタのソース接合領域３４、３８に接するソース電極３４ａ、３８ａ及びドレイン接合領域３６と接するドレイン電極４８ａを形成する。そして、下部層間絶縁膜５０上に金属配線工程を更に実施して、選択トランジスタのドレイン電極３６ａを以後形成される当該アレイビットラインに連結するための接合パッド５２’を形成し、第２のメモリセルＣ Ｔ２のドレイン電極４８ａと第２の選択トランジスタＳ Ｔ２のソース電極３４ａとを互いに連結する第２のセルビットライン５２Ｍと第１のメモリセルＣ Ｔ１のドレイン電極４８ｂと第１の選択トランジスタ（図示せず）のソース電極を互いに連結する第１のセルビットライン５２Ｍ＋１を形成する。
【００４９】
次に、第１及び第２のセルビットライン５２Ｍ＋１、５２Ｍが形成された基板１０の全面に上部層間絶縁膜５４を形成する。そして、上部層間絶縁膜５４にコンタクトホール工程と配線工程とを順次に実施して第２の選択トランジスタＳ Ｔ２のドレイン電極３６ａ及び接合パッド５２’と連結されるコンタクト電極５６及び第２のアレイビットライン５６Ｍと第１の選択トランジスタ（図示せず）のドレイン電極と連結される垂直コンタクト電極を介して第１のアレイビットライン５６Ｍ＋１を形成する。
【００５０】
したがって、本発明は選択トランジスタのソース接合領域及びドレイン接合領域と接するソース電極及びドレイン電極を各々ワードラインを軸としてビットラインの間隔をおいて形成し、かつビットラインを軸としてゲート幅ほどの間隔をおいて対角方向に形成するので、奇数アレイビットラインが偶数セルビットラインと電気的に接続されており、偶数アレイビットラインはこれと反対に連結される。
【００５１】
図５は本発明の他の実施形態によるフラッシュメモリのレイアウトを簡単に示した図面である。
【００５２】
ここで、Ａは活性領域、Ｓ Ｔは選択トランジスタ領域、Ｇは選択トランジスタ及びセルトランジスタのゲートマスク、ｃは選択トランジスタのソ−ス／ドレインコンタクトマスクを表し、ｄはセルトランジスタのソ−ス／ドレインコンタクトマスクを表す。またＡ ビットはアレイビットライン領域、Ｃ ビットはセルビットライン領域を表す。
【００５３】
これを参照すれば、本発明に係るフラッシュメモリは選択トランジスタのソース電極とドレイン電極との間の空間と、アレイビットラインとセルビットラインとの間の容量が素子のリーク電流に大きな影響を及ぼさない場合、一実施形態と同様に、選択トランジスタのチャネル幅がセルトランジスタのチャネル幅より２倍以上大きくなる。
【００５４】
しかし、この実施形態で例施した選択トランジスタはドレイン電極及びソース電極が第１及び第２のセルビットラインに連結されたメモリセルの中でいずれかの一メモリセルのドレイン電極に整列しつつワードライン軸に対して対称される。
【００５５】
したがって、このようなレイアウトによるフラッシュメモリは第１のセルトランジスタを選択する選択トランジスタがソース電極を介して第１のセルビットラインに電気的に互いに接続され、かつドレイン電極を介して第１のアレイビットラインに電気的に互いに接続される。
【００５６】
また、第２のセルトランジスタを選択する選択トランジスタがソース電極を介して第２のセルビットラインに電気的に互いに接続され、かつドレイン電極を介して第２のアレイビットラインに電気的に互いに接続される。この時、前記セルビットラインとアレイビットラインとは他の配線工程によって高さの異なる配線構造に形成される。
【００５７】
【発明の効果】
前述の本発明によれば、アレイビットラインとセルビットラインが１：１に要求されるフラッシュメモリの全体大きさを変更しなくても選択トランジスタのチャネル幅をメモリセルトランジスタのチャネル幅より大きく形成することによって、選択トランジスタの電流駆動能力、電圧伝達能力を向上させることができる。
【００５８】
また、本発明の選択トランジスタはソース電極及びドレイン電極の各々を、ワードラインを軸としてビットラインの間隔をおいて形成し、かつビットラインを軸としてゲート幅ほどの間隔をおいて対角方向に形成するか、またはドレイン電極及びソース電極が第１及び第２のセルビットラインに連結されたメモリセルの中でいずれかの一メモリセルのドレイン電極に整列しながらワードライン軸に対して対称に形成するので、ビットラインのＲＣ遅延が改善することができる。これによって、フラッシュメモリは選択トランジスタをターンオン／ターンオフにスイッチングし、選択セルアレイに連結したセルビットラインのみを介してデータを、出力する。結局、選択されないセルビットラインはターンオンされた選択トランジスタに連結されいるアレイビットラインと電気的に絶縁されることによって、フラッシュメモリは選択セルアレイのセルトランジスタから生じる接合容量を減らしてメモリ動作時生じるドレインディスターブ現象を防止できる。
【００５９】
また、本発明はワードラインを共有しているメモリセルアレイごとに個別的に連結された選択トランジスタを介してアレイビットラインとセルビットラインとの電気的な連結が可能であるため、１ワードラインで１ページ及び１セクターを具現することができて固体ディスクとして好適になって製品の種類が多様になる。
【００６０】
そして、本発明に係るフラッシュメモリはリード時、選択されないセルビットラインに連結したメモリセルに発生するリーク電流の最小化ができ、かつビットライン全体の容量も減らすことができる。
【００６１】
一方、本発明は前述の実施形態に限らず、請求範囲に記載された本発明の技術思想と範囲の内で当業者により多くの変形、例えばモストランジスタを具備した半導体装置の場合にソース電極及びドレイン電極を対角方向に交差して配置する等のことも可能である。
【図面の簡単な説明】
【図１】  本発明の一実施形態によるフラッシュメモリのレイアウトを簡単に示した図である。
【図２】  本発明の一実施形態によるフラッシュメモリ構造を示した回路図である。
【図３】  図１の線Ｂ−Ｂ’についてのメモリの垂直断面図である。
【図４】  図１の線Ｃ−Ｃ’についてのメモリの垂直断面図である。
【図５】  本発明の他の実施形態によるフラッシュメモリのレイアウトを簡単に示した図である。
【符号の説明】
２，４  メモリセルストリング、１０  基板、Ｃ Ｔ１  第１のメモリセル、Ｃ Ｔ２  第２のメモリセル、Ｓ Ｔ１  第１の選択トランジスタ、Ｓ Ｔ２  第２の選択トランジスタ、２２’  ゲートマスク、２４ａ’，２６ａ’，２８ａ’，３４ａ’，３６ａ’，３８ａ’  コンタクトマスク、３２  ゲート電極、３４，３６，３８  ソース接合領域、４２  ゲート電極、４４ａ’，４８ａ’，４４ｂ’，４８ｂ’  コンタクトマスク、５０  下部層間絶縁膜、５２Ｍ＋１  第１のセルビットライン、５２Ｍ  第２のセルビットライン、５６Ｍ＋１  第１のアレイビットライン、５６Ｍ  第２のアレイビットライン。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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