(57)【特許請求の範囲】
【請求項１】
電力の最大値が第１の電力である第１の高周波信号が入力される第１の端子と、
電力の最大値が前記第１の電力よりも小さい第２の電力である第２の高周波信号が入力される第２の端子と、
負の第１の電位を生成する電圧生成回路と、
電源電圧または電源電圧よりも高い正の第２の電位と前記第１の電位とが供給され、外部から入力される端子切替信号に基づいて前記第１の電位及び前記第２の電位の少なくとも一方を出力する駆動回路と、
ＳＯＩ基板に設けられ、前記駆動回路の出力により端子間の接続を切り替えるＭＯＳＦＥＴを含むスイッチ部と、
オフ状態の前記ＭＯＳＦＥＴで発生する３次高調波歪み率を小さくするゲート電圧となるように、前記第２の高周波信号が入力される際の前記第１の電位を、前記第１の高周波信号が入力される際の前記第１の電位よりも、正側の値に制御する電圧制御回路と、
を備えたことを特徴とする半導体スイッチ。
【請求項２】
前記電圧制御回路は、前記電圧生成回路の出力と接地との間に接続され、前記端子切替信号に応じて前記第１の電位を制御するクランプ回路を有することを特徴とする請求項１記載の半導体スイッチ。
【請求項３】
前記クランプ回路は、前記電圧生成回路の出力と接地との間に接続された第１のトランジスタを有し、前記端子切替信号に応じて前記第１のトランジスタのバックゲートの電位が制御されることを特徴とする請求項２記載の半導体スイッチ。
【請求項４】
前記電圧生成回路は、前記端子切替信号に応じて出力電流が制御され、
前記クランプ回路は、前記出力電流により前記第１の電位が制御されることを特徴とする請求項２記載の半導体スイッチ。
【請求項５】
前記クランプ回路は、前記電圧生成回路の出力と接地との間に接続された第１のトランジスタを有し、前記端子切替信号に応じて前記第１のトランジスタのゲート電位が制御されることを特徴とする請求項２記載の半導体スイッチ。
【請求項６】
前記電圧制御回路は、
前記電圧生成回路の出力に一端が接続された第１の容量と、
前記第１の容量の他端に接続され、前記端子切替信号に応じて前記第１の容量を充放電する第１のバッファと、
を有することを特徴とする請求項２〜５のいずれか１つに記載の半導体スイッチ。
【請求項７】
前記第１のバッファは、ハイレベルを出力しているときの出力抵抗がローレベルを出力しているときの出力抵抗よりも大きいことを特徴とする請求項６記載の半導体スイッチ。
【請求項８】
前記電圧制御回路は、
前記第１の電位を低下させる前記端子切替信号の変化に対応した第１の時間は前記電圧生成回路の出力電流を第１の電流値に制御し、
前記第１の時間以外の第２の時間は前記電圧生成回路の出力電流を前記第１の電流値よりも小さい第２の電流値に制御することを特徴とする請求項１〜３、５〜７のいずれか１つに記載の半導体スイッチ。
【請求項９】
電波を放射し受信するアンテナと、
送信信号を変調して前記アンテナを介して送信する送信回路と、
前記アンテナを介して受信した高周波信号を復調する受信回路と、
前記アンテナと前記送信回路と前記受信回路とがそれぞれ端子に接続され、前記アンテナを前記送信回路または前記受信回路に切替えて接続する請求項１〜８のいずれか１つに記載の半導体スイッチと、
前記半導体スイッチに端子切替信号を出力する無線制御回路と、
を備えたことを特徴とする無線機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体スイッチ及び無線機器に関する。
【背景技術】
【０００２】
携帯電話の利用者数の増大、通信規格の増加あるいはサービスの拡充等に伴い、携帯電話で使用される周波数バンドが増加している。これらの周波数に対して高周波回路を独立に用意をすると、サイズやコストの増大を招いてしまうため、高周波回路の共用化が図られている。その一例として、高周波信号用のスイッチ回路を用いて、アンテナと所望の高周波回路とを接続することで、アンテナの共用化が行われている。
【０００３】
従来、このような高周波信号用スイッチ回路のスイッチ素子には、化合物半導体を用いたＨＥＭＴ（High Electron Mobility Transistor：高電子移動度トランジスタ）が用いられてきたが、低コスト化や小型化の要求から、シリコン基板上に形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor：金属酸化物半導体電界効果トランジスタ）への置き換えが検討されている。
【０００４】
ただし、通常のシリコン基板上に形成したＭＯＳＦＥＴでは、ソースやドレイン電極とＳｉ基板との間の寄生容量が大きく、高周波信号の電力損失が大きいといった問題がある。そこで、半導体スイッチをＳＯＩ（Silicon On Insulator）基板上に形成する技術が提案されている（例えば、特許文献１参照）。
【０００５】
半導体スイッチに求められる重要特性としては挿入損失や、スイッチのポート間のアイソレーションなどがあるが、その他に歪み特性がある。半導体スイッチを構成するＦＥＴは半導体素子であるために非線形性を有しており、電力の通過時に非線形性によるオン歪み、オフ時のＦＥＴによるオフ歪みを生じる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特表２００５−５１５６５７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
半導体スイッチに高周波信号を入力した際に、オフ時のＦＥＴで発生するオフ歪みを低減させるために入力電力の振幅に対して十分低い負電圧を与える必要がある。しかし、シリコン基板上に形成したＦＥＴでは負電圧を低くしすぎると、ＦＥＴの非線形性により発生するオフ歪みが増大してしまうという問題がある。
本発明は、オフ歪みを低減した半導体スイッチを提供する。
【課題を解決するための手段】
【０００８】
本発明の一態様によれば、電力の最大値が第１の電力である第１の高周波信号が入力される第１の端子と、電力の最大値が前記第１の電力よりも小さい第２の電力である第２の高周波信号が入力される第２の端子と、負の第１の電位を生成する電圧生成回路と、電源電圧または電源電圧よりも高い正の第２の電位と前記第１の電位とが供給され、外部から入力される端子切替信号に基づいて前記第１の電位及び前記第２の電位の少なくとも一方を出力する駆動回路と、ＳＯＩ基板に設けられ、前記駆動回路の出力により端子間の接続を切り替えるＭＯＳＦＥＴを含むスイッチ部と、オフ状態の前記ＭＯＳＦＥＴで発生する３次高調波歪み率を小さくするゲート電圧となるように、前記第２の高周波信号が入力される際の前記第１の電位を、前記第１の高周波信号が入力される際の前記第１の電位よりも、正側の値に制御する電圧制御回路と、を備えたことを特徴とする半導体スイッチが提供される。
【０００９】
また、本発明の他の一態様によれば、電波を放射し受信するアンテナと、送信信号を変調して前記アンテナを介して送信する送信回路と、前記アンテナを介して受信した高周波信号を復調する受信回路と、前記アンテナと前記送信回路と前記受信回路とがそれぞれ端子に接続され、前記アンテナを前記送信回路または前記受信回路に切替えて接続する上記の半導体スイッチと、前記半導体スイッチに端子切替信号を出力する無線制御回路と、を備えたことを特徴とする無線機器が提供される。
【発明の効果】
【００１０】
本発明によれば、オフ歪みを低減した半導体スイッチが提供される。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施形態に係る半導体スイッチの構成を例示するブロック図である。
【図２】図１に表した半導体スイッチのスイッチ部の構成を例示する回路図である。
【図３】図１に表した半導体スイッチのデコーダ回路および駆動回路の構成を例示する回路図である。
【図４】レベルシフト回路の構成を例示する回路図である。
【図５】図１に表した半導体スイッチの電圧生成回路の構成を例示する回路図である。
【図６】図１に表した半導体スイッチの電圧制御回路の構成を例示する回路図である。
【図７】クランプ電圧のバックゲート電位Ｖｂｇ依存性を表す模式図である。
【図８】３次高調波の第１の電位Ｖｎ依存性を表す模式図である。
【図９】電力レベルＰｉｎを変えたときの３次高調波の第１の電位Ｖｎ依存性を表す模式図である。
【図１０】３次高調波が最小になる第１の電位Ｖｎの電力レベルＰｉｎ依存性を表す模式図である。
【図１１】電圧制御回路の他の構成を例示する回路図である。
【図１２】デコーダ回路及び電圧制御回路の他の構成を例示する回路図である。
【図１３】デコーダ回路及び電圧制御回路の他の構成を例示する回路図である。
【図１４】電圧制御回路及び電圧生成回路の他の構成を例示する回路図である。
【図１５】電圧制御回路の他の構成を例示する回路図である。
【図１６】図１５に表した電圧制御回路の主要な信号の波形図であり、（ａ）は第１のトランジスタのゲート電位Ｖｇ、（ｂ）は第１の電位Ｖｎである。
【図１７】電圧制御回路の他の構成を例示する回路図である。
【図１８】図１７に表した第１のバッファの構成を例示する回路図である。
【図１９】図１７に表した電圧制御回路の主要な信号の波形図であり、（ａ）は第１のトランジスタのゲート電位Ｖｇ、（ｂ）は第１の電位Ｖｎである。
【図２０】図１７に表した第１のバッファの構成を例示する他の回路図である。
【図２１】図２０の第１のバッファを用いた場合の電圧制御回路の主要な信号の波形図であり、（ａ）は第１のトランジスタのゲート電位Ｖｇ、（ｂ）は第１の電位Ｖｎである。
【図２２】電圧制御回路の他の構成を例示する回路図である。
【図２３】図２２に表した電圧制御回路の主要な信号の波形図であり、（ａ）は第１のトランジスタのゲート電位Ｖｇ、（ｂ）はＢｏｏｓｔ信号である。
【図２４】電圧生成回路に用いるオシレータの構成を例示する回路図である。
【図２５】本発明の実施形態に係る半導体スイッチを含む無線機器の構成を例示するブロック図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態について図面を参照して詳細に説明する。
なお、本願明細書と各図において、既出の図に関して前述したものと同様の要素には同一の符号を付して詳細な説明は適宜省略する。
【００１３】
図１は、本発明の実施形態に係る半導体スイッチの構成を例示するブロック図である。
図１に表したように、半導体スイッチ１は、スイッチ部２、駆動回路４、デコーダ回路５、電圧制御回路６、電圧生成回路７、及び電源端子８を備える。そして、これらをＳＯＩ基板２９に形成して、１チップ化した構造を備える。
【００１４】
スイッチ部２は、端子間の接続を切り替える。図１においては、スイッチ部２は、ＳＰ８Ｔ（Single-Pole 8-Throw）であり、アンテナ端子ＡＮＴと、８つの高周波端子ＲＦ１〜ＲＦ８との間の接続を切り替える。
例えば、携帯電話の無線通信では、これまで主流であったＧＳＭ（Global System for Mobile communications）方式に加えてＵＭＴＳ（Universal Mobile Telecommunications System）方式と呼ばれる新たな通信規格の登場により、これに対応するため、スイッチ部２には、ＳＰ８Ｔのような多くの高周波入出力端子を備えた回路が用いられる。
【００１５】
スイッチ部２は、多ポートを有し、このようなマルチモード・マルチバンドの無線機器などに用いることができる。
奇数番の高周波端子ＲＦ１、ＲＦ３、ＲＦ５、ＲＦ７には、ＧＳＭ方式など電力レベルの大きな高周波信号が入力される。偶数番の高周波端子ＲＦ２、ＲＦ４、ＲＦ６、ＲＦ８には、ＵＭＴＳ方式など電力レベルの小さい高周波信号が入力される。
なお、スイッチ部２は、例えばＭＯＳＦＥＴにより構成することができる。
【００１６】
図２は、図１に表した半導体スイッチのスイッチ部の構成を例示する回路図である。
図２に表したように、アンテナ端子ＡＮＴと、各高周波端子ＲＦ１〜ＲＦ８との間には、スイッチ回路１０ａ〜１０ｈがそれぞれ接続されている。
スイッチ回路１０ａ〜１０ｈのそれぞれは、ｎ段（ｎは１以上の整数）のスルーＦＥＴ（Field Effect Transistor）、ｍ段（ｍは１以上の整数）のシャントＦＥＴ、及び高周波漏洩防止用の抵抗を有する。
【００１７】
アンテナ端子ＡＮＴと高周波端子ＲＦ１との間には、スイッチ回路１０ａのスルーＦＥＴ Ｔ１１、Ｔ１２、・・・、Ｔ１ｎが直列に接続されている。高周波端子ＲＦ１と接地との間には、スイッチ回路１０ａのシャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍが直列に接続されている。
【００１８】
高周波端子ＲＦ１に接続されたスイッチ回路１０ａのスルーＦＥＴ Ｔ１１、Ｔ１２、・・・、Ｔ１ｎのゲートは、それぞれ高周波漏洩防止用の抵抗ＲＴ１１、ＲＴ１２、・・・、ＲＴ１ｎを介して、制御端子Ｃｏｎ１ａと接続されている。制御端子Ｃｏｎ１ａは、駆動回路４と接続されている。抵抗ＲＴ１１、ＲＴ１２、・・・、ＲＴ１ｎは、それぞれ高周波信号が駆動回路４に漏洩しない程度の高い抵抗値を有する。
【００１９】
高周波端子ＲＦ１に接続されたスイッチ回路１０ａのシャントＦＥＴ Ｓ１１、Ｓ１２、・・・、Ｓ１ｍのゲートは、それぞれ、高周波漏洩防止用の抵抗ＲＳ１１、ＲＳ１２、・・・、ＲＳ１ｍを介して、制御端子Ｃｏｎ１ｂと接続されている。制御端子Ｃｏｎ１ｂは、駆動回路４と接続されている。抵抗ＲＳ１１、ＲＳ１２、・・・、ＲＳ１ｍは、それぞれ高周波信号が駆動回路４に漏洩しない程度の高い抵抗値を有する。
【００２０】
アンテナ端子ＡＮＴと各高周波端子ＲＦ２〜ＲＦ８との間には、同様にスイッチ回路１０ｂ〜１０ｈのスルーＦＥＴがそれぞれ接続されている。各高周波端子ＲＦ２〜ＲＦ８と接地との間には、スイッチ回路１０ｂ〜１０ｈのシャントＦＥＴがそれぞれ接続されている。
【００２１】
各高周波端子ＲＦ２〜ＲＦ８に接続されたスイッチ回路１０ｂ〜１０ｈのスルーＦＥＴのゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ２ａ〜Ｃｏｎ８ａと接続されている。制御端子Ｃｏｎ２ａ〜Ｃｏｎ８ａは、それぞれ駆動回路４と接続されている。
【００２２】
各高周波端子ＲＦ２〜ＲＦ８に接続されたスイッチ回路１０ｂ〜１０ｈのシャントＦＥＴのゲートは、高周波漏洩防止用の抵抗を介して、制御端子Ｃｏｎ２ｂ〜Ｃｏｎ８ｂと接続されている。制御端子Ｃｏｎ２ｂ〜Ｃｏｎ８ｂは、それぞれ駆動回路４と接続されている。
【００２３】
例えば、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間を導通するためには、高周波端子ＲＦ１とアンテナ端子ＡＮＴとの間のｎ段直列接続スルーＦＥＴ Ｔ１１〜Ｔ１ｎをオンとし、高周波端子ＲＦ１と接地との間のｍ段直列接続シャントＦＥＴ Ｓ１１〜Ｓ１ｍをオフとする。同時に他の各高周波端子ＲＦ２〜ＲＦ８とアンテナ端子ＡＮＴとの間のスルーＦＥＴをすべてオフとし、他の各高周波端子ＲＦ２〜ＲＦ８と接地との間のシャントＦＥＴをすべてオンとすればよい。
【００２４】
すなわち、上記の場合、制御端子Ｃｏｎ１ａにはオン電位Ｖｏｎ、制御端子Ｃｏｎ２ｂ〜Ｃｏｎ８ｂにはオン電位Ｖｏｎ、制御端子Ｃｏｎ１ｂにはオフ電位Ｖｏｆｆ、制御端子Ｃｏｎ２ａ〜Ｃｏｎ８ａにはオフ電位Ｖｏｆｆの電位が与えられる。オン電位Ｖｏｎは、各ＦＥＴが導通状態となりそのオン抵抗が十分小さい値になるゲート電位であり、オフ電位Ｖｏｆｆは各ＦＥＴが遮断状態となり高周波信号が重畳しても遮断状態を十分維持できるゲート電位である。各ＦＥＴの閾値電圧Ｖｔｈは例えば０Ｖである。
【００２５】
オン電位Ｖｏｎが所望の電位（例えば３．５Ｖ）よりも低いと導通状態のＦＥＴのオン抵抗が高くなり、挿入損失が劣化すると共に、導通状態のＦＥＴで発生する歪（オン歪）が増大する。また、オフ電位Ｖｏｆｆが所望の電位（例えば−１．５Ｖ）よりも高いと、最大許容入力電力が下がると共に、規定入力時に遮断状態のＦＥＴで発生する歪（オフ歪）が増大する。
ただし、オン電位Ｖｏｎが高すぎたり、オフ電位Ｖｏｆｆが低すぎるとＦＥＴの耐圧を超えてしまうので、オン電位Ｖｏｎおよびオフ電位Ｖｏｆｆには最適な範囲がある。
なお、オフ電位Ｖｏｆｆの最適値については、図８〜図１０において説明する。
【００２６】
スイッチ部２の各ＦＥＴのゲート電位を制御する制御信号は、図１に表した制御回路部３で生成される。
制御回路部３は、スイッチ部２を駆動するための駆動回路４、端子ＩＮに入力される端子切替信号をデコードするデコーダ回路５、電圧制御回路６、電圧生成回路７などから構成されている。
【００２７】
図３は、図１に表した半導体スイッチのデコーダ回路および駆動回路の構成を例示する回路図である。
図３に表したように、端子切替信号は、デコーダ回路５ａによりデコードされ、反転・非反転信号生成回路５ｂを介して、駆動回路４を制御する。なお、半導体スイッチ１においては、ＳＰ８Ｔのスイッチ部２を備えている。そのため、デコーダ回路５ａは、３ビットの端子切替信号をデコードしている。
【００２８】
すなわち、デコーダ回路５ａは、３つの端子ＩＮ１〜ＩＮ３を有する端子ＩＮに入力された端子切替信号をデコードして、８ビットのデコード信号として出力する。そして、デコード信号は、反転・非反転信号生成回路５ｂを介して、駆動回路４を制御する。
なお、端子切替信号がデコード信号として入力される場合、またはスイッチ部２の端子数が２つの場合は、デコーダ回路５ａは不要である。
【００２９】
駆動回路４は、８つのレベルシフト回路２０ａ〜２０ｈが並置された構成である。駆動回路４は、高電位端子９、低電位端子９ａを有する。高電位端子９には、電源電圧Ｖｄｄまたは電源電圧Ｖｄｄよりも高い正の第２の電位Ｖｐが供給される。なお、図１に表したように駆動回路４の高電位端子９は電源端子８に接続され、第２の電位Ｖｐとして電源電圧Ｖｄｄが供給されている。低電位端子９ａには、負の第１の電位Ｖｎが供給される。
【００３０】
なお、レベルシフト回路２０ａ〜２０ｈは差動回路であるため、デコーダ回路５ａと駆動回路４との間に、反転・非反転信号生成回路５ｂが設けられている。また、他の回路部、例えば駆動回路４の前段のデコーダ回路５ａなどには電源電圧Ｖｄｄが供給される。
【００３１】
図４は、レベルシフト回路の構成を例示する回路図である。
図４においては、駆動回路４を構成するレベルシフト回路２０の回路図を表わしている。
駆動回路４は、レベルシフト回路２０と同一構成のレベルシフト回路２０ａ〜２０ｈにより構成される。
【００３２】
レベルシフト回路２０は、一対のＮチャンネル型ＭＯＳＦＥＴ（以下、ＮＭＯＳ）Ｎ１１、Ｎ１２と、一対のＰチャンネル型ＭＯＳＦＥＴ（以下、ＰＭＯＳ）Ｐ１１、Ｐ１２とを有する。
ＮＭＯＳ Ｎ１１、Ｎ１２のソースは、それぞれ低電位端子９ａに接続されている。ＮＭＯＳ Ｎ１１のゲートは、ＮＭＯＳ Ｎ１２のドレインと接続される。ＮＭＯＳ Ｎ１２のゲートは、ＮＭＯＳ Ｎ１１のドレインと接続される。
【００３３】
また、ＮＭＯＳ Ｎ１１のドレインは、ＰＭＯＳ Ｐ１１のドレインと接続され、これらはレベルシフト回路２０の差動出力の一方の出力端子ＯＵＴＢに接続されている。ＮＭＯＳ Ｎ１２のドレインは、ＰＭＯＳ Ｐ１２のドレインと接続され、これらはレベルシフト回路２０の差動出力の他方の出力端子ＯＵＴＡに接続されている。ＰＭＯＳ Ｐ１１、Ｐ１２のそれぞれのソースには、高電位端子９を介して、正の第２の電位Ｖｐが供給される。ＰＭＯＳ Ｐ１１、Ｐ１２のゲートは、それぞれ入力端子ＩＮＡ、ＩＮＢを介して図示されない前段のデコーダ回路に接続されている。
【００３４】
出力端子ＯＵＴＡ、ＯＵＴＢを介して前述したオン電位Ｖｏｎ、オフ電位Ｖｏｆｆが、図２に表したスイッチ部２のスルーＦＥＴ、シャントＦＥＴのゲートに供給される。
レベルシフト回路２０の差動入力ＩＮＡ、ＩＮＢの入力レベルは、例えばハイレベルが２．４Ｖ、ローレベルが０Ｖであり、図示されない前段のデコーダ回路から供給される。高電位端子９には、第２の電位Ｖｐとして、例えば２．４Ｖが供給される。低電位端子９ａには、負の第１の電位Ｖｎとして、例えば−１．５Ｖが供給される。
【００３５】
例えば、差動入力ＩＮＡがローレベル（０Ｖ）、差動入力ＩＮＢがハイレベル（２．４Ｖ）とすると、出力端子ＯＵＴＢの電位は、第２の電位Ｖｐと等しい２．４Ｖになり、出力端子ＯＵＴＡの電位は、第１の電位Ｖｎと等しい−１．５Ｖになる。したがって、レベルシフト回路２０は、オン電位Ｖｏｎとして２．４Ｖを、オフ電位Ｖｏｆｆとして−１．５Ｖを、図２に示すスイッチ部２のスルーＦＥＴ、シャントＦＥＴのゲートに供給して、スイッチ部２を駆動することができる。
【００３６】
すなわち、レベルシフト回路２０は、入力のハイレベルが電源電圧Ｖｄｄ、ローレベルが０Ｖである差動入力信号を、ハイレベルが第２の電位Ｖｐ、ローレベルが第１の電位Ｖｎの差動信号として出力する。レベルシフト回路２０は、ローレベルの電位を第１の電位Ｖｎに、ハイレベルの電位を第２の電位Ｖｐにそれぞれ変換する。
【００３７】
図５は、図１に表した半導体スイッチの電圧生成回路の構成を例示する回路図である。
図５に表したように、電圧生成回路７は、オシレータ１１、チャージポンプ１２、ローパスフィルタ１３を有する。
【００３８】
オシレータ１１は、奇数段のインバータで構成されたリングオシレータ４１、出力バッファ４２、バイアス回路４３とを有し、差動クロックＣＫ、ＣＫ−を出力する。
バイアス回路４３は抵抗Ｒ２を有し、リングオシレータ４１、出力バッファ４２にバイアスを供給する。
【００３９】
チャージポンプ１２は、直列接続した複数のダイオードと、各ダイオード間に一端が接続された複数の容量とを有する。直列接続した複数のダイオードのカソード側は、接地に接続され、アノード側は、ローパスフィルタ１３に接続されている。各容量の他端には、オシレータ１１の出力である差動クロックＣＫ、ＣＫ−が交互に供給されている。
【００４０】
差動クロックＣＫ、ＣＫ−による電荷の蓄積、移動によりチャージポンプ１２に負の電圧が生成される。
ローパスフィルタ１３は、抵抗と容量で構成される。チャージポンプ１２の出力を平滑化して低電位端子９ａに出力する。低電位端子９ａに接続されたローパスフィルタ１３の出力容量Ｃｎの端子電圧が、第１の電位Ｖｎとなる。
なお、負の第１の電位Ｖｎを生成する電圧生成回路７について説明したが、同様に他のチャージポンプを設けて、正の第２の電位Ｖｐを生成することもできる。
【００４１】
図６は、図１に表した半導体スイッチの電圧制御回路の構成を例示する回路図である。
図６に表したように、電圧制御回路６は、クランプ回路１４と、クランプ信号生成回路１５とを有する。
クランプ回路１４は、第１のトランジスタＰ１を有する。
【００４２】
第１のトランジスタＰ１は、低電位端子９ａと接地との間に接続される。すなわち、第１のトランジスタＰ１のドレインは低電位端子９ａに、ソースは接地にそれぞれ接続される。第１のトランジスタＰ１のゲートはドレインに接続されている。第１のトランジスタＰ１のバックゲート、すなわちボディー領域は、クランプ信号生成回路１５の出力に接続される。第１のトランジスタＰ１のバックゲート電位Ｖｂｇは、クランプ信号生成回路１５により制御される。
【００４３】
クランプ回路１４は、低電位端子９ａと接地との間の電圧、すなわち第１の電位Ｖｎをクランプする回路である。クランプ信号生成回路１５の出力により、クランプ回路１４のクランプ電圧は制御される。
なお、図６に表した電圧制御回路６においては、クランプ回路１４は、ＰＭＯＳの第１のトランジスタＰ１で構成されている。しかし、クランプ回路１４としては、１以上の任意数のＰＭＯＳを有してもよい。
【００４４】
クランプ信号生成回路１５は、否定回路（ＩＮＶ）１６を有する。クランプ信号生成回路１５は、端子ＩＮに入力される端子切替信号からクランプ回路１４を制御するクランプ信号を生成する。
端子ＩＮ１はＩＮＶ１６の入力に接続され、ＩＮＶ１６の出力がクランプ信号としてクランプ回路１４に出力される。
【００４５】
上記のとおり、スイッチ部２の奇数番の高周波端子ＲＦ１、ＲＦ３、ＲＦ５、ＲＦ７には、ＧＳＭ方式など電力レベルの大きい高周波信号が入力され、偶数番の高周波端子ＲＦ２、ＲＦ４、ＲＦ６、ＲＦ８には、ＵＭＴＳ方式など電力レベルの小さい高周波信号が入力される。
【００４６】
従って、端子ＩＮ１〜ＩＮ３を有する３ビットの端子ＩＮのうち、端子ＩＮ１の信号のみをデコードしてクランプ信号を生成している。端子ＩＮに入力される端子切替信号の最下位ビット（ＬＳＢ）がローレベルかハイレベルかに応じて、ハイレベルまたはローレベルのクランプ信号が出力される。
このように、クランプ信号生成回路１５は、端子切替信号に応じてクランプ信号を生成し、クランプ回路１４を制御する。
【００４７】
なお、図６に表したクランプ信号生成回路１５においては、端子ＩＮ１の信号をデコードしてクランプ信号を生成している。しかし、クランプ信号生成回路１５は、端子切替信号に応じてクランプ信号を生成する回路であり、端子ＩＮ１〜ＩＮ３に入力される端子切替信号から所望のクランプ信号を生成するように構成することができる。
【００４８】
図７は、クランプ電圧のバックゲート電位Ｖｂｇ依存性を表す模式図である。
図７においては、第１のトランジスタＰ１のクランプ電圧、すなわち第１の電位Ｖｎのバックゲート電位Ｖｂｇ依存性のシミュレーション結果を表している。
【００４９】
第１の電位Ｖｎは、バックゲート電位Ｖｂｇの上昇に対して単調に低下する。例えば、バックゲート電位Ｖｂｇが０Ｖのとき、第１の電位Ｖｎは約−０．９５Ｖである。バックゲート電位Ｖｂｇが上昇して２．０Ｖになると、第１の電位Ｖｎは約−１．６８Ｖに低下する（絶対値は上昇する）。
【００５０】
従って、クランプ電圧、すなわち第１の電位Ｖｎは、端子ＩＮに入力される端子切替信号のＬＳＢがローレベルの場合は低下し、ＬＳＢがハイレベルの場合は上昇することになる。
電圧制御回路６により、半導体スイッチ１においては、端子切替信号に応じて第１の電位Ｖｎを制御することができる。これにより、後述するように、オフ歪みを低減することができる。  
【００５１】
本発明の実施形態に係る半導体スイッチの構成は、以下に説明する実験結果により新たに見いだされた現象に基づいて構築されたものである。
発明者は、半導体スイッチのスイッチ部を通過する高周波信号の電力レベルＰｉｎを変化させて、第１の電位Ｖｎがアンテナ端子ＡＮＴから輻射される３次高調波に与える影響を詳細に調べた。なお、オフ歪みとしては、フィルタによる除去が困難な３次相互変調歪みが重要である。そこで、３次高調波について検討した。
【００５２】
図８は、３次高調波の第１の電位Ｖｎ依存性を表す模式図である。
図８においては、スイッチ部２を通過する高周波信号の電力レベルＰｉｎ＝３７ｄＢｍの場合の、アンテナ端子ＡＮＴから輻射される３次高調波の第１の電位Ｖｎ依存性を表している。
図８に表したように、第１の電位Ｖｎを０Ｖから下げていくと３次高調波が大幅に低減していき、第１の電位Ｖｎ＝−１．４Ｖの近傍で最小となる。第１の電位Ｖｎをさらに下げると、逆に３次高調波が増大していく。すなわち、一定の電力レベルＰｉｎに対して、３次歪みが最小になる第１の電位Ｖｎが存在する。
【００５３】
図９は、電力レベルＰｉｎを変えたときの３次高調波の第１の電位Ｖｎ依存性を表す模式図である。
図９に表したように、電力レベルＰｉｎを小さくしていくと、３次高調波が最小になる第１の電位Ｖｎが高い方へとシフトしていく。これらの結果を基に、電力レベルＰｉｎに対して３次高調波が最小になる第１の電位Ｖｎを求めた。その結果、入力される電力の電圧振幅に対して、０．７Ｖ低い第１の電位Ｖｎをオフ電位ＶｏｆｆとしてＳＯＩ基板に設けられたＦＥＴに与えると、ＦＥＴから発生される３次高調波が最も低減することが分かった。
【００５４】
図１０は、３次高調波が最小になる第１の電位Ｖｎの電力レベルＰｉｎ依存性を表す模式図である。
図１０においては、３次高調波が最小になる第１の電位Ｖｎの計算値を実線で、実測値を×でそれぞれ表している。計算値は実測値と非常に良く一致している。
【００５５】
この結果を基に、ＧＳＭ方式及びＵＭＴＳ方式においてそれぞれ最適な第１の電位Ｖｎ＝Ｖｎ＿ＧＳＭ、Ｖｎ＿ＵＭＴＳを求めると、次のようになる。
ＧＳＭ方式  ：Ｖｎ＿ＧＳＭ  ＝  −１．２〜−１．５Ｖ
ＵＭＴＳ方式：Ｖｎ＿ＵＭＴＳ  ＝  −０．８〜−０．９Ｖ
スイッチ部２を通過する電力レベルＰｉｎによって最適な第１の電位Ｖｎの値が大きく異なる。
【００５６】
例えば、ＧＳＭ方式で使用される電力レベルＰｉｎ（３３〜３８ｄＢｍ）に対して最適な第１の電位Ｖｎ＝Ｖｎ＿ＧＳＭをオフ電位Ｖｏｆｆとしてスイッチ部２の各ＦＥＴに与えた場合、ＵＭＴＳ方式で使用される電力レベル（２０〜２７ｄＢｍ）で発生する３次高調波が増大してしまう。同一の第１の電位Ｖｎをオフ電位ＶｏｆｆとしてＦＥＴに与えると、ＧＳＭ方式とＵＭＴＳ方式の両方の歪み基準を満たすことが困難である。なお、上記の電力レベルＰｉｎの数値例は、各通信方式に基づく半導体スイッチの設計値である。
【００５７】
これに対して、半導体スイッチ１においては、電圧制御回路６により第１の電位Ｖｎは、各高周波端子ＲＦ１〜ＲＦ８で使用される方式に応じた最適値に制御される。例えば、奇数番の高周波端子ＲＦ１、ＲＦ３、ＲＦ５、ＲＦ７には、ＧＳＭ方式など電力レベルの大きな高周波信号が入力される。また偶数番の高周波端子ＲＦ２、ＲＦ４、ＲＦ６、ＲＦ８には、ＵＭＴＳ方式など電力レベルの小さい高周波信号が入力される。
【００５８】
従って、ＧＳＭ方式が選択される場合は、アンテナ端子ＡＮＴと、奇数番の高周波端子ＲＦ１、ＲＦ３、ＲＦ５、ＲＦ７との各ポートが導通状態になり、端子ＩＮに入力される端子切替信号のＬＳＢはローレベルである。また、ＵＭＴＳ式が選択される場合は、アンテナ端子ＡＮＴと、偶数番の高周波端子ＲＦ２、ＲＦ４、ＲＦ６、ＲＦ８との各ポートが導通状態になり、端子ＩＮに入力される端子切替信号のＬＳＢはハイレベルである。
【００５９】
電圧制御回路６のクランプ信号生成回路１５により、端子切替信号のＬＳＢがローレベルの場合は、クランプ信号がハイレベルになる。またＬＳＢがハイレベルの場合は、クランプ信号はローレベルになる。そのためクランプ回路１４により、第１の電位Ｖｎは、端子切替信号のＬＳＢがローレベルの場合は低下し、ハイレベルの場合は上昇する。
【００６０】
クランプ回路１４によりクランプされる第１の電位Ｖｎが最適値となるように、クランプ信号のハイレベル及びローレベルの電位を設定することができる。例えば、ローレベルを０．１Ｖ、ハイレベルを１．５Ｖに設定すると、図７に表したように、第１の電位Ｖｎはそれぞれ−０．９Ｖ（Ｖｎ＿ＵＭＴＳ）、−１．５Ｖ（Ｖｎ＿ＧＳＭ）にクランプされる。
【００６１】
ＵＭＴＳ方式に用いられる高周波端子ＲＦ２、ＲＦ４、ＲＦ６、ＲＦ８が選択された場合は、スイッチ部２のＦＥＴのオフ電圧ＶｏｆｆとしてＵＭＴＳ方式に最適な第１の電位Ｖｎ＝Ｖｎ＿ＵＭＴＳが与えられる。また、ＧＳＭ方式に用いられる高周波端子ＲＦ１、ＲＦ３、ＲＦ５、ＲＦ７が選択された場合は、ＧＳＭ方式に最適な第１の電位Ｖｎ＝Ｖｎ＿ＧＳＭが与えられる。
【００６２】
従って、スイッチ部２のＦＥＴサイズやレイアウトを変えることなく、ＵＭＴＳ方式とＧＳＭ方式の両方の方式で、オフ歪みを低減することができる。
このように、半導体スイッチ１によれば、外部から入力される端子切替信号に応じて第１の電位Ｖｎを制御することによりオフ歪みを低減することができる。
【００６３】
なお、半導体スイッチ１においては、ＧＳＭ方式など電力レベルの大きな高周波信号と、ＵＭＴＳ方式など電力レベルの小さい高周波信号との２方式に用いる構成を例示している。しかし、同様の構成により、２以上の任意数の通信方式に適用することもできる。以下の実施形態においても、ＧＳＭ方式とＵＭＴＳ方式など２方式に用いる構成について説明するが、同様に、２以上の任意数の通信方式に適用可能である。
【００６４】
また、半導体スイッチ１においては、端子切替信号のＬＳＢによりＧＳＭ方式とＵＭＴＳ方式とを切替えている。しかし、スイッチ部２の各高周波端子ＲＦ１〜ＲＦ８で使用される通信方式があらかじめ決められていれば、電圧制御回路６のクランプ信号生成回路１５の構成を変更して各方式に対して最適な第１の電位Ｖｎに制御することができる。そして、オフ歪みを低減することができる。
【００６５】
例えば、高周波端子ＲＦ１、ＲＦ２にＵＭＴＳ方式の高周波信号が、高周波端子ＲＦ３〜ＲＦ８にＧＳＭ方式の高周波信号がそれぞれ入力される場合、上記と同様に電圧制御回路を構成することができる。
【００６６】
図１１は、電圧制御回路の他の構成を例示する回路図である。
図１１においては、高周波端子ＲＦ１、ＲＦ２にＵＭＴＳ方式、高周波端子ＲＦ３〜ＲＦ８にＧＳＭ方式の高周波信号がそれぞれ入力される場合の電圧制御回路の構成を例示している。
【００６７】
図１１に表したように、電圧制御回路６ａは、クランプ回路１４と、クランプ信号生成回路１５ａとを有する。
電圧制御回路６ａは、図６に表した電圧制御回路６のクランプ信号生成回路１５をクランプ信号生成回路１５ａに置き換えた構成である。クランプ回路１４については、図６に表したクランプ回路１４と同様である。
【００６８】
クランプ信号生成回路１５ａは、論理和回路（ＯＲ）１７を有する。
クランプ信号生成回路１５ａは、端子ＩＮに入力される端子切替信号からクランプ回路１４を制御するクランプ信号を生成する。
【００６９】
ＯＲ１７の入力は、端子ＩＮ２、ＩＮ３に接続される。ＯＲ１７の出力は、クランプ信号としてクランプ回路１４の第１のトランジスタＰ１のバックゲート電位Ｖｂｇを制御する。
クランプ信号は、端子ＩＮに入力される端子切替信号のＭＳＢ側の２ｂｉｔがローレベルの場合、ローレベル（例えば、０．１Ｖ）になる。また、ＭＳＢ側の２ｂｉｔの少なくとも１つがハイレベルの場合、ハイレベル（例えば、１．５Ｖ）になる。
【００７０】
従って、スイッチ部２の高周波端子ＲＦ１、ＲＦ２が選択される場合、クランプ信号はローレベルとなり、第１の電位Ｖｎは、ＵＭＴＳ方式に最適なＶｎ＿ＵＭＴＳ（例えば、−０．９Ｖ）になる。また、高周波端子ＲＦ３〜ＲＦ８が選択される場合、クランプ信号はハイレベルとなり、第１の電位Ｖｎは、ＧＳＭ方式に最適なＶｎ＿ＧＳＭ（例えば、−１．５Ｖ）になる。
【００７１】
なお、図１１に表したように、クランプ信号生成回路１５ａは、端子ＩＮに入力される端子切替信号からクランプ回路１４を制御するクランプ信号を生成している。
しかし、図１に表したように半導体スイッチ１がデコーダ回路５を有する場合は、デコーダ回路５の出力からクランプ信号生成回路１５ａを生成することもできる。
【００７２】
図１２は、デコーダ回路及び電圧制御回路の他の構成を例示する回路図である。
図１２においては、高周波端子ＲＦ１、ＲＦ２にＵＭＴＳ方式、高周波端子ＲＦ３〜ＲＦ８にＧＳＭ方式の高周波信号がそれぞれ入力される場合の電圧制御回路の他の構成を例示している。
【００７３】
図１２に表したように、電圧制御回路６ｂにおいては、端子ＩＮに入力される端子切替信号はデコーダ回路５ａを介して電圧制御回路６ｂに入力される。
電圧制御回路６ｂは、図１１に表した電圧制御回路６ａのクランプ信号生成回路１５ａをクランプ信号生成回路１５ｂに置き換えた構成である。クランプ回路１４については、図６に表したクランプ回路１４と同様である。
【００７４】
電圧制御回路６ｂは、クランプ回路１４と、クランプ信号生成回路１５ｂとを有する。
クランプ信号生成回路１５ｂは、論理和の否定回路（ＮＯＲ）１８を有する。ＮＯＲ１８には、デコーダ回路５ａの出力からＬＳＢ側の２ビットが入力される。なお、反転・非反転信号生成回路５ｂなどのデコーダ回路５ａの周辺の他の回路については、省略している。
【００７５】
デコーダ回路５ａのＬＳＢ側の２ビットの出力は、端子切替信号により高周波端子ＲＦ１、ＲＦ２が選択されたとき、それぞれハイレベルになる。また、他の高周波端子ＲＦ３〜ＲＦ８が選択されたときは、ともにローレベルになる。従って、ＮＯＲ１８の出力は、高周波端子ＲＦ１、ＲＦ２が選択されたとき、ローレベル（例えば、０．１Ｖ）になり、他の高周波端子ＲＦ３〜ＲＦ８が選択されたときは、ハイレベル（例えば、１．５Ｖ）になる。ＮＯＲ１８の出力は、クランプ信号として、クランプ回路１４の第１のトランジスタＰ１のバックゲート電位Ｖｂｇを制御する。
【００７６】
従って、高周波端子ＲＦ１、ＲＦ２が選択された場合に、クランプ信号がローレベルになり、第１の電位Ｖｎは、ＵＭＴＳ方式に最適なＶｎ＿ＵＭＴＳ（例えば、−０．９Ｖ）になる。また、高周波端子ＲＦ３〜ＲＦ８が選択された場合、クランプ信号はハイレベルとなり、第１の電位Ｖｎは、ＧＳＭ方式に最適なＶｎ＿ＧＳＭ（例えば、−１．５Ｖ）になる。
【００７７】
このように、電圧制御回路６ｂによっても、図１１に表した電圧制御回路６ａと同様に、スイッチ部２のＦＥＴサイズやレイアウトを変えることなく、ＵＭＴＳ方式とＧＳＭ方式との両方の方式で、オフ歪みを低減することができる。
【００７８】
なお、上記の電圧制御回路６、６ａ、６ｂにおいては、高周波端子ＲＦ１〜ＲＦ８で使用される通信方式があらかじめ決められている場合の構成を例示している。すなわち、端子切替信号からあらかじめ決められた論理によりクランプ信号を生成している。
しかし、高周波端子ＲＦ１〜ＲＦ８で使用される通信方式があらかじめ決められていない場合もある。例えば、半導体スイッチの作成後に、通信方式が各高周波端子ＲＦ１〜ＲＦ８に割り当てられる場合がある。
【００７９】
図１３は、デコーダ回路及び電圧制御回路の他の構成を例示する回路図である。
図１３においては、各高周波端子ＲＦ１〜ＲＦ８にあらかじめ使用する通信方式が割り当てられてない場合の電圧制御回路の構成を例示している。
【００８０】
図１３に表したように、電圧制御回路６ｃは、図１２に表した電圧制御回路６ｂのクランプ信号生成回路１５ｂをクランプ信号生成回路１５ｃに置き換えた構成である。クランプ回路１４については、図６に表したクランプ回路１４と同様である。デコーダ回路５ａについては、図１２に表したデコーダ回路５ａと同様である。
電圧制御回路６ｃにおいては、端子ＩＮに入力される端子切替信号はデコーダ回路５ａを介して電圧制御回路６ｃに入力される。
【００８１】
電圧制御回路６ｃは、クランプ回路１４と、クランプ信号生成回路１５ｃとを有する。
クランプ信号生成回路１５ｃは、論理積回路（ＡＮＤ）１９、ヒューズ回路２１ａ〜２１ｈを有する。ヒューズ回路２１ａ〜２１ｈには、デコーダ回路５ａの出力の各ビットがそれぞれ入力される。なお、反転・非反転信号生成回路５ｂなどのデコーダ回路５ａの周辺の他の回路については、省略している。
【００８２】
ヒューズ回路２１ａは、２つの入力端子を有する論理積の否定回路（ＮＡＮＤ）２２、ヒューズ２３、抵抗Ｒ１１を有する。
デコーダ回路５ａの出力のＬＳＢがＮＡＮＤ２２の一方の入力端子に入力される。ＮＡＮＤ２２の他方の入力端子はヒューズ２３を介して電源端子８に接続され、電源電圧Ｖｄｄが供給されるとともに、抵抗Ｒ１１を介して接地に接続される。
【００８３】
ヒューズ２３は、電圧制御回路６ｃを含む半導体スイッチが作成された後に、切断可能に構成される。ヒューズ２３の抵抗値は、抵抗Ｒ１１の抵抗値よりも十分に小さく、ヒューズ２３の切断後の抵抗値は、抵抗Ｒ１１の抵抗値よりも十分に大きい。
ヒューズ２３が導通状態の場合は、ＮＡＮＤ２２の他方の入力端子の電位はハイレベルである。また、ヒューズ２３が切断された場合は、ＮＡＮＤ２２の他方の入力端子の電位はローレベルとなる。
【００８４】
ＮＡＮＤ２２の出力、すなわちヒューズ回路２１ａの出力は、ＡＮＤ１９に入力される。
ヒューズ回路２１ａの入力がローレベルの場合、ＮＡＮＤ２２の出力はハイレベルである。ヒューズ回路２１ａの入力がハイレベルの場合、ヒューズ２３が導通状態であればＮＡＮＤ２２の出力はローレベル、ヒューズ２３が切断されていればＮＡＮＤ２２の出力はハイレベルとなる。
【００８５】
すなわち、ヒューズ２３が導通状態でかつハイレベルが入力された場合のみ、ヒューズ回路２１ａの出力は、ローレベルとなる。
ヒューズ回路２１ｂ〜２１ｈは、ヒューズ回路２１ａと同様に構成され、デコーダ回路５ａの出力の各ビットが入力される。ヒューズ回路２１ｂ〜２１ｈの各出力は、それぞれＡＮＤ１９に入力される。
【００８６】
デコーダ回路５ａの出力の各ビットは、端子切替信号により各高周波端子ＲＦ１〜ＲＦ８が選択されたとき、それぞれハイレベルになる。また、選択されていない各高周波端子ＲＦ１〜ＲＦ８に対応するビットは、ローレベルである。
【００８７】
従って、ＡＮＤ１９の出力は、ヒューズ２３が導通状態のヒューズ回路２１ａ〜２１ｈに対応する高周波端子が選択されたとき、ローレベル（例えば、０．１Ｖ）になる。ヒューズ２３が切断されたヒューズ回路２１ａ〜２１ｈに対応する他の高周波端子が選択されたときは、ハイレベル（例えば、１．５Ｖ）になる。ＡＮＤ１９の出力は、クランプ信号として、クランプ回路１４の第１のトランジスタＰ１のバックゲート電位Ｖｂｇを制御する。
【００８８】
ここで、ＧＳＭ方式に使用するポートを導通状態としたときにデコーダ回路５ａからハイレベルが出力されるビットに接続されているヒューズ回路２１ａ〜２１ｈのヒューズ２３を切断する。例えば、高周波端子ＲＦ１をＧＳＭ方式に使用する場合は、ヒューズ回路２１ａのヒューズ２３を切断する。
【００８９】
これにより、ＧＳＭ方式に使用するポートを導通状態とした場合には、クランプ信号はハイレベルになり、第１の電位Ｖｎ＝Ｖｎ＿ＧＳＭ（例えば、−１．５Ｖ）が与えられる。また、ＵＭＴＳ方式に使用するポートを導通状態とした場合には、クランプ信号はローレベルになり、スイッチ部２のオフ電位Ｖｏｆｆとして、各ＦＥＴに第１の電位Ｖｎ＝Ｖｎ＿ＵＭＴＳ（例えば、−０．９Ｖ）が与えられる。
【００９０】
このように、電圧制御回路６ｃによっても、図１１に表した電圧制御回路６ａと同様に、スイッチ部２のＦＥＴサイズやレイアウトを変えることなく、ＵＭＴＳ方式とＧＳＭ方式との両方の方式で、オフ歪みを低減することができる。
【００９１】
さらに、電圧制御回路６ｃによれば、半導体スイッチの作製後でも、後からヒューズ２３を切断することで、任意の高周波端子を選択的にＧＳＭ方式かＵＭＴＳ方式に使用するかを選択することができる。そのため、半導体スイッチをモジュール等に組み込む際のレイアウトの自由度が大幅に向上する。
【００９２】
ところで、上記の電圧制御回路６〜６ｃにおいては、端子切替信号に応じたクランプ信号を生成して、クランプ回路１４を制御している。しかし、第１の電位Ｖｎは、電圧生成回路のオシレータの出力電流によっても制御することができる。
【００９３】
図１４は、電圧制御回路及び電圧生成回路の他の構成を例示する回路図である。
図１４に表したように、電圧制御回路６ｄは、クランプ回路１４ａとクランプ信号生成回路１５とを有する。また、電圧生成回路７ａは、オシレータ１１ａ、チャージポンプ１２、ローパスフィルタ１３を有する。
【００９４】
電圧制御回路６ｄは、図６に表した電圧制御回路６のクランプ回路１４をクランプ回路１４ａに置き換えた構成である。クランプ信号生成回路１５については、図６のクランプ信号生成回路１５と同様であり、端子ＩＮに入力される端子切替信号に応じたクランプ信号を出力する。
【００９５】
すなわち、クランプ信号生成回路１５は、ＵＭＴＳ方式に用いられる高周波端子ＲＦ２、ＲＦ４、ＲＦ６、ＲＦ８が選択された場合は、クランプ信号としてローレベルを出力する。また、ＧＳＭ方式に用いられる高周波端子ＲＦ１、ＲＦ３、ＲＦ５、ＲＦ７が選択された場合は、ハイレベルを出力する。
【００９６】
クランプ回路１４ａは、低電位端子９ａと接地との間に接続される。クランプ回路１４ａは、ダイオードで構成され、低電位端子９ａの第１の電位Ｖｎをクランプする。なお、ダイオードは、例えばダイオード接続したトランジスタなどで構成することができる。
ダイオードの順方向特性により、クランプ回路１４ａに流れる電流が増加すると、クランプ電圧、すなわち第１の電位Ｖｎは低下する。
【００９７】
電圧生成回路７ａは、オシレータ１１ａ、チャージポンプ１２、ローパスフィルタ１３を有する。
電圧生成回路７ａは、図５に表した電圧生成回路７のオシレータ１１をオシレータ１１ａに置き換えた構成である。チャージポンプ１２、ローパスフィルタ１３については、図５の電圧生成回路７と同様である。
【００９８】
オシレータ１１ａは、リングオシレータ４１、出力バッファ４２、バイアス回路４３ａを有する。
オシレータ１１ａは、図５に表したオシレータ１１のバイアス回路４３をバイアス回路４３ａに置き換えた構成であり、差動クロックＣＫ、ＣＫ−を出力する。バイアス回路４３ａは、バイアス回路４３に抵抗Ｒ１、ＮＭＯＳ Ｎ１を追加した構成である。
【００９９】
リングオシレータ４１は、カレントミラー負荷のＣＭＯＳインバータ３段で構成されている。また、ＣＭＯＳインバータの段間には、遅延時間を大きくするために容量が接地との間に接続されている。リングオシレータ４１の出力は、カレントミラー負荷のＣＭＯＳインバータ２段の出力バッファ４２に入力される。そして出力バッファ４２から、差動クロックＣＫ、ＣＫ−が出力される。
【０１００】
カレントミラーの基準側には、抵抗Ｒ２が挿入されている。また、抵抗Ｒ２の両端には、直列接続したＮＭＯＳ Ｎ１及び抵抗Ｒ１が接続されている。ＮＭＯＳ Ｎ１のゲートには、電圧制御回路６ｄからクランプ信号が入力される。
【０１０１】
カレントミラーの電流は、抵抗Ｒ１、Ｒ２により制限される。また、カレントミラーの電流により、オシレータ１１ａの出力電流が制御される。従って、抵抗Ｒ１、Ｒ２により、オシレータ１１ａの出力電流が制御される。
ここで、カレントミラーの抵抗Ｒ１、Ｒ２は、Ｒ１＜Ｒ２の関係を有し、かつ、ＮＭＯＳ Ｎ１のオン抵抗は、抵抗Ｒ１に比べて十分小さいものとする。
【０１０２】
クランプ信号がローレベルの場合、ＮＭＯＳ Ｎ１はオフの状態となり、オシレータ１１ａの出力電流は、抵抗Ｒ２により制限された電流となる。また、クランプ信号がハイレベルの場合、ＮＭＯＳ Ｎ１はオンの状態となり、オシレータ１１ａの出力電流は、抵抗Ｒ１、Ｒ２の並列接続により制限された電流となる。
【０１０３】
従って、チャージポンプ１２、ローパスフィルタ１３の出力電流は、クランプ信号がローレベルの場合は減少し、ハイレベルの場合は増加する。
クランプ信号がローレベルの場合、クランプ回路１４ａを流れる電流が減少するため、クランプ電圧、すなわち第１の電位Ｖｎは低下する。また、クランプ信号がハイレベルの場合、クランプ回路１４ａを流れる電流が増加するため、第１の電位Ｖｎは上昇する。
【０１０４】
クランプ回路１４ａによりクランプされる第１の電位Ｖｎが最適値となるように、クランプ信号のハイレベル及びローレベルの電位を設定することができる。
このように、クランプ回路１４ａを流れる電流を端子切替信号に対応して制御することにより、第１の電位Ｖｎを制御することができる。
電圧制御回路６ｄ、電圧生成回路７ａによっても、スイッチ部２のＦＥＴサイズやレイアウトを変えることなく、例えばＵＭＴＳ方式とＧＳＭ方式となどの電力レベルの異なる両方の方式で、オフ歪みを低減することができる。
【０１０５】
図１５は、電圧制御回路の他の構成を例示する回路図である。
図１５に表したように、電圧制御回路６ｅは、クランプ回路１４ｂと、クランプ信号生成回路２４とを有する。電圧制御回路６ｅは、図６に表した電圧制御回路６のクランプ回路１４、クランプ信号生成回路１５を、それぞれクランプ回路１４ｂ、クランプ信号生成回路２４に置き換えた構成である。
【０１０６】
クランプ信号生成回路２４は、端子ＩＮに入力された端子切替信号に応じてクランプ信号を出力する回路である。ここで、端子切替信号が、例えばＵＭＴＳ方式など電力レベルの小さい高周波信号が入力される高周波端子を選択しているときを、ＵＭＴＳモードという。また、端子切替信号が、例えばＧＳＭ方式など電力レベルの大きい高周波信号が入力される高周波端子を選択しているときを、ＧＳＭモードという。
【０１０７】
クランプ信号生成回路２４は、ＵＭＴＳモードのときハイレベルを出力し、ＧＳＭモードのときローレベルを出力する。
図６に表したクランプ信号生成回路１５は、ＵＭＴＳモードのときローレベルを出力し、ＧＳＭモードのときハイレベルを出力する。クランプ信号生成回路２４は、クランプ信号生成回路１５の出力を反転したクランプ信号を生成する。
【０１０８】
クランプ信号生成回路２４として、図６に表したクランプ信号生成回路１５の出力を否定回路２５で反転する構成を例示している。しかし、各高周波端子に入力される高周波信号の通信方式と端子切替信号との組合せに応じて、所望のクランプ信号を生成するように構成することができる。
また、クランプ信号生成回路１５の代わりにクランプ信号生成回路１５ａ〜１５ｃを用いてもよい。
【０１０９】
クランプ回路１４ｂは、電圧生成回路７と接地との間に接続された第１のトランジスタＮ２を有する。第１のトランジスタＮ２は、ＮＭＯＳであり、ドレインは接地に接続され、ソースは、ＮＭＯＳ Ｎ３を介して低電位端子９ａに接続される。第１のトランジスタＮ２のゲートは、クランプ信号生成回路２４の出力に接続される。第１のトランジスタＮ２のゲート電位Ｖｇは、クランプ信号生成回路２４の出力により制御される。
【０１１０】
ＮＭＯＳ Ｎ３はダイオード接続されており、ＮＭＯＳ Ｎ３のゲート及びドレインは第１のトランジスタＮ２のソースに接続され、ＮＭＯＳ Ｎ３のソースは低電位端子９ａに接続される。ＮＭＯＳ Ｎ３の閾値電圧は、ＵＭＴＳ方式に最適な第１の電位の値Ｖｎ＿ＵＭＴＳ（例えば、−０．９Ｖ）に設定する。また、第１のトランジスタＮ２の閾値電圧は、ＧＳＭ方式に最適な第１の電位の値Ｖｎ＿ＧＳＭから、ＵＭＴＳ方式に最適な値Ｖｎ＿ＵＭＴＳを引いた値Ｖｎ＿ＧＳＭ−Ｖｎ＿ＧＳＭに設定する。例えば、第１のトランジスタＮ２の閾値電圧は、−１．５−（−０．９Ｖ）＝−０．６Ｖに設定される。
【０１１１】
ＵＭＴＳモードのとき、クランプ信号はハイレベルになる。クランプ回路１４ｂの第１のトランジスタＮ２のゲート・ソース間電圧Ｖｇｓは、ＮＭＯＳ Ｎ３のそれに比べて極めて高くなる。第１のトランジスタＮ２のドレイン・ソース間電圧Ｖｄｓはほぼ０Ｖにまで低下し、クランプ回路１４ｂのクランプ電圧はＮＭＯＳ Ｎ３の閾値電圧とほぼ等しくなる。すなわち、ＵＭＴＳモードのとき、第１の電位Ｖｎ＝Ｖｎ＿ＵＭＴＳ（例えば、−０．９Ｖ）となる。
【０１１２】
一方、ＧＳＭモードのときは、クランプ信号はローレベルになる。第１のトランジスタＮ２は、ゲートとドレインとが接続されたダイオード接続となりＮＭＯＳ Ｎ３と同様の構成となる。クランプ回路１４ｂのクランプ電圧は、第１のトランジスタＮ２の閾値電圧と、ＮＭＯＳ Ｎ３の閾値電圧との和にほぼ等しくなる。すなわち、ＧＳＭモードのときは、第１の電位Ｖｎ＝Ｖｎ＿ＧＳＭ（例えば、−１．５Ｖ）となる。
【０１１３】
このように、電圧制御回路６ｅによっても、図６に表した電圧制御回路６と同様に、スイッチ部２のＦＥＴサイズ、ＦＥＴ接続段数、レイアウトなどを変えることなく、ＵＭＴＳ方式とＧＳＭ方式との両方の方式で、第１の電位Ｖｎを最適な値に設定して３次高調波歪みを低減し、オフ歪みを低減することができる。
【０１１４】
図１６は、図１５に表した電圧制御回路の主要な信号の波形図であり、（ａ）は第１のトランジスタのゲート電位Ｖｇ、（ｂ）は第１の電位Ｖｎである。
図１６においては、電圧制御回路６ｅの第１のトランジスタＮ２のゲート電位Ｖｇ及び第１の電位Ｖｎの時間変化のシミュレーション結果を表している。なお、ＵＭＴＳ方式及びＧＳＭ方式に最適な第１の電位ＶｎをそれぞれＶｎ＿ＵＭＴＳ＝−０．７５Ｖ、Ｖｎ＿ＧＳＭ＝−１．５Ｖとしている。
【０１１５】
時間ｔｉｍｅ＝０μｓにおいて電源が投入されると、電圧生成回路７のチャージポンプ１２が動作を開始し、第１の電位Ｖｎが低下して行く（図１６（ｂ））。時間ｔｉｍｅ＝１５０μｓ程度において、第１の電位Ｖｎは、−１．５Ｖ（Ｖｎ＿ＧＳＭ）で飽和する（図１６（ｂ））。その時点では、第１のトランジスタＮ２のゲート電位Ｖｇは０Ｖ（図１６（ａ））、すなわち、ＧＳＭモードである。
【０１１６】
時間ｔｉｍｅ＝２００μｓにおいて、ＵＭＴＳモードになり第１のトランジスタＮ２のゲート電位Ｖｇがハイレベルになる（図１６（ａ））。第１の電位Ｖｎは、−０．７５Ｖ（Ｖｎ＿ＵＭＴＳ）に変化する（図１６（ｂ））。
【０１１７】
時間ｔｉｍｅ＝３５０μｓにおいて、再度ＧＳＭモードになり、第１のトランジスタＮ２のゲート電位Ｖｇはローレベルになる（図１６（ａ））。第１の電位Ｖｎは、再び−１．５Ｖ（Ｖｎ＿ＧＳＭ）に変化する（図１６（ｂ））。
【０１１８】
なお、時間ｔｉｍｅ＝３５０μｓにおいて、第１の電位Ｖｎが上昇（絶対値が低下）したノッチ（図１６（ｂ）の一点鎖線Ｐで囲んだ部分）が生じている。これはＳＰ６Ｔのスイッチ部２のＦＥＴのゲートに蓄積されていた電荷が低電位端子９ａに流れ込むために生じる現象である。
【０１１９】
時間ｔｉｍｅ＝３５０μｓにおいて、スイッチ部２の接続状態が変化し、オン電位Ｖｏｎが与えられていたＦＥＴのゲートに、オフ電位Ｖｏｆｆが与えられる。オン電位Ｖｏｎが与えられていたＦＥＴのゲートに蓄積されていた電荷は、駆動回路４を介して低電位端子９ａに流れ込む。そのため、低電位端子９ａの第１の電位Ｖｎが上昇して正方向にノッチを生じる。
【０１２０】
この現象は望ましいものではなく、電圧生成回路７のローパスフィルタ１３の容量を大きい値、例えば１ｎＦ程度にすることで解決される。しかし、実際のＩＣ設計において１ｎＦもの大容量を内蔵することは困難である。
この現象は、次の実施例により解消することができる。
【０１２１】
図１７は、電圧制御回路の他の構成を例示する回路図である。
図１７に表したように、電圧制御回路６ｆは、クランプ回路１４ｂ、クランプ信号生成回路２４、第１の容量Ｃ１、第１のバッファ２６を有する。電圧制御回路６ｆは、図１５に表した電圧制御回路６ｅに第１の容量Ｃ１、第１のバッファ２６を追加した構成である。
【０１２２】
第１のバッファ２６は、クランプ信号生成回路２４の出力に接続され、クランプ信号が入力される。第１の容量Ｃ１の一端は、第１のバッファ２６の出力に接続され、他端は、低電位端子９ａに接続される。
第１のバッファ２６は、端子切替信号に応じて第１の容量Ｃ１を充放電する。第１のバッファ２６は、例えば、図１８に表したように、ＣＭＯＳインバータ２段で構成することができる。
【０１２３】
ＧＳＭモードのとき、クランプ信号生成回路２４から出力されるクランプ信号はローレベルであり、第１のバッファ２６はローレベルとして、ほぼ０Ｖを出力する。第１の容量Ｃ１の一端は、第１の電位Ｖｎ＝Ｖｎ＿ＧＳＭ（例えば、−１．５Ｖ）である。第１の容量Ｃ１の他端の電位Ｖｃは、０Ｖである。第１の容量Ｃ１の両端の電位差Ｖｃ−Ｖｎは、−Ｖｎ＿ＧＳＭ（例えば、１．５Ｖ）となる。
【０１２４】
ＵＭＴＳモードのとき、クランプ信号生成回路２４から出力されるクランプ信号はハイレベルであり、第１のバッファ２６はハイレベルとして、ほぼ電源電圧Ｖｄｄ（例えば、１．８Ｖ）を出力する。第１の容量Ｃ１の一端は、第１の電位Ｖｎ＝Ｖｎ＿ＵＭＴＳ（例えば、−０．７５Ｖ）である。第１の容量Ｃ１の他端の電位Ｖｃは、電源電圧Ｖｄｄである。第１の容量Ｃ１の両端の電位差Ｖｃ−Ｖｎは、Ｖｄｄ−Ｖｎ＿ＵＭＴＳ（例えば、２．５５Ｖ）となる。
【０１２５】
第１の容量Ｃ１の両端の電位差Ｖｃ−Ｖｎは、ＵＭＴＳモードのとき高く、ＧＳＭモードのとき低い。そのため、ＵＭＴＳモードからＧＳＭモードに切り替わったとき、第１の容量Ｃ１は第１のバッファ２６を介して放電する。第１の容量Ｃ１の他端の電位Ｖｃがハイレベルの電源電圧Ｖｄｄからローレベルの０Ｖに変化するため、電荷移動がなければ、一端の第１の電位Ｖｎは−（Ｖｄｄ−Ｖｎ＿ＵＭＴＳ）（例えば、−２．５５Ｖ）になる。
【０１２６】
従って、ＵＭＴＳモードからＧＳＭモードに切り替わったとき、スイッチ部２のＦＥＴのゲートから低電位端子９ａに流れ込む電荷は、第１の容量Ｃ１を介して第１のバッファ２６に吸収される。このように、第１の容量Ｃ１は、スイッチ部２のＦＥＴのゲートに蓄積された電荷が低電位端子９ａに流れ込むのを補償する。
【０１２７】
一方、ＧＳＭモードからＵＭＴＳモードに切り替わったとき、第１の容量Ｃ１は充電される。このとき、第１の容量Ｃ１の他端の電位Ｖｃが変化するため、第１の電位Ｖｎが変動する。これについては、後述する。
【０１２８】
図１９は、図１７に表した電圧制御回路の主要な信号の波形図であり、（ａ）は第１のトランジスタのゲート電位Ｖｇ、（ｂ）は第１の電位Ｖｎである。
図１９においては、電圧制御回路６ｆの第１のトランジスタＮ２のゲート電位Ｖｇ及び第１の電位Ｖｎの時間変化のシミュレーション結果を表している。なお、ＵＭＴＳ方式及びＧＳＭ方式に最適な第１の電位ＶｎをそれぞれＶｎ＿ＵＭＴＳ＝−０．７５Ｖ、Ｖｎ＿ＧＳＭ＝−１．５Ｖとしている。
【０１２９】
時間ｔｉｍｅ＝３５０μｓにおいて、ＵＭＴＳモードからＧＳＭモードに切り替わると、第１のトランジスタＮ２のゲート電位Ｖｇがハイレベルからローレベルに切り替わる（図１９（ａ））。このとき第１の電位Ｖｎに生じるノッチ（図１９（ｂ）の一点鎖線Ｐで囲んだ部分）は、抑制されている。なお、この効果は、第１の容量Ｃ１の静電容量、第１のバッファ２６の利得と応答速度、ローパスフィルタ１３の出力容量Ｃｎの静電容量、スイッチ部２のＦＥＴのゲート容量などに依存する。
【０１３０】
一方、時間ｔｉｍｅ＝２００μｓにおいて、ＧＳＭモードからＵＭＴＳモードに切り替わるときに、第１の電位Ｖｎに正のノッチ（図１９（ｂ）の一点鎖線Ｑで囲んだ部分）が発生している。これは、上記のとおり、第１の容量Ｃ１の他端の電位Ｖｃが、ＧＳＭモードの０ＶからＵＭＴＳモードの電源電圧Ｖｄｄに変化するため生じる現象である。
このノッチのパルス幅は極めて短く、実動作上問題とはならないが、次の実施例で抑制することができる。
【０１３１】
図２０は、図１７に表した第１のバッファの構成を例示する他の回路図である。
図２０に表したように、第１のバッファ２６ａは、図１８に表した第１のバッファ２６の出力段のＣＭＯＳインバータのＰＭＯＳのドレインと出力端子との間に抵抗Ｒ３を追加した構成である。これ以外の点については、図１８に表した第１のバッファ２６と同様である。
【０１３２】
第１のバッファ２６ａにおいては、出力信号がローレベルからハイレベルに変化するときの出力抵抗が、抵抗Ｒ３により高くなっている。
抵抗Ｒ３、第１の容量Ｃ１は、ローパスフィルタを構成し、第１の容量Ｃ１の他端の電位Ｖｃが、ローレベルの０Ｖからハイレベルの電源電圧Ｖｄｄに変化する立上がりを遅延させる。
【０１３３】
従って、ＧＳＭモードからＵＭＴＳモードに切り替わるときの第１の容量の他端の電位Ｖｃの立上がりが遅延される。
第１の容量Ｃ１の他端の電位Ｖｃの変化が遅延されたことにより、第１の容量Ｃ１の一端電位である第１の電位Ｖｎの変化も遅延するが、クランプ回路１４ｂにより電位Ｖｎ＿ＵＭＴＳにクランプされる。
【０１３４】
図２１は、図２０の第１のバッファを用いた場合の電圧制御回路の主要な信号の波形図であり、（ａ）は第１のトランジスタのゲート電位、（ｂ）は第１の電位Ｖｎである。
図２１においては、第１のバッファ２６ａを用いた場合の電圧制御回路６ｆの第１のトランジスタＮ２のゲート電位Ｖｇ及び第１の電位Ｖｎの時間変化のシミュレーション結果を表している。なお、ＵＭＴＳ方式及びＧＳＭ方式に最適な第１の電位ＶｎをそれぞれＶｎ＿ＵＭＴＳ＝−０．７５Ｖ、Ｖｎ＿ＧＳＭ＝−１．５Ｖとしている。
【０１３５】
時間ｔｉｍｅ＝２００μｓにおいて、ＧＳＭモードからＵＭＴＳモードに切り替わると、第１のトランジスタＮ２のゲート電位Ｖｇはローレベルからハイレベルに切り替わる（図２１（ａ））。このとき第１の電位Ｖｎに生じるノッチ（図２１（ｂ）の一点鎖線Ｑで囲んだ部分）は、抑制されている。
【０１３６】
一方、時間ｔｉｍｅ＝３５０μｓにおいて、ＵＭＴＳモードからＧＳＭモードに切り替わるときの、第１の電位Ｖｎに生じるノッチ（図２１（ｂ）の一点鎖線Ｐで囲んだ部分）も抑制されている。このＵＭＴＳモードからＧＳＭモードに切り替わってから、再度ＵＭＴＳモードに切り替わるまでの第１の電位Ｖｎの波形は、図１９（ｂ）と同様である。
なお、抵抗Ｒ３の効果は、第１の容量Ｃ１の静電容量、ローパスフィルタ１３の出力容量Ｃｎの静電容量、スイッチ部２のＦＥＴのゲート容量などに依存する。
【０１３７】
図２２は、電圧制御回路の他の構成を例示する回路図である。
図２２に表したように、電圧制御回路６ｇは、クランプ回路１４ｂ、クランプ信号生成回路２４、第１の容量Ｃ１、第１のバッファ２６ａ、パルス発生回路２７を有する。電圧制御回路６ｇは、図１７に表した電圧制御回路６ｆの第１のバッファ２６を第１のバッファ２６ａに置き換え、さらにパルス発生回路２７を追加した構成である。クランプ回路１４ｂ、クランプ信号生成回路２４、第１の容量Ｃ１については、図１７の電圧制御回路６ｆと同様である。
【０１３８】
パルス発生回路２７は、ＵＭＴＳモードからＧＳＭモードに切り替わったときに、Ｂｏｏｓｔ信号とし第１の時間Ｔｂの一定幅のパルスを発生する回路である。ここで、第１の時間Ｔｂは、半導体スイッチ１の各端子が切り替わる切替時間に対して短い時間であり、例えば１０μｓ程度である。
図２３は、図２２に表した電圧制御回路の主要な信号の波形図であり、（ａ）は第１のトランジスタのゲート電位Ｖｇ、（ｂ）はＢｏｏｓｔ信号である。
パルス発生回路２７は、クランプ信号として、第１のトランジスタＮ２のゲート電位Ｖｇを入力し、その立ち下がりエッジを検出してパルス幅が第１の時間ＴｂのＢｏｏｓｔ信号を生成する。
【０１３９】
このＢｏｏｓｔ信号に応じて電圧生成回路７の出力電流を制御することにより、第１の電位Ｖｎの変動時間を短縮することができる。
例えば、電圧生成回路７のオシレータ１１においては、発信周波数及び駆動能力を、Ｂｏｏｓｔ信号により変化させることにより、電圧生成回路７の出力電流を制御することができる。
【０１４０】
図２４は、電圧生成回路に用いるオシレータの構成を例示する回路図である。
図２４に表したように、オシレータ１１ｂは、図５に表した電圧生成回路７のオシレータ１１のカレントミラーの電流をＢｏｏｓｔ信号で制御できるように構成されている。
オシレータ１１ｂは、リングオシレータ４１、出力バッファ４２、バイアス回路４３ｂを有する。オシレータ１１ｂは、図５に表したオシレータ１１のバイアス回路４３をバイアス回路４３ｂに置き換えた構成である。
【０１４１】
バイアス回路４３ｂは、カレントミラーの基準側のＰＭＯＳ Ｐ２、抵抗Ｒ４、Ｒ５、ＮＭＯＳ Ｎ４を有する。ＰＭＯＳ Ｐ２はダイオード接続されており、ＰＭＯＳ Ｐ２のゲート及びドレインは、抵抗Ｒ４の一端に接続され、ソースは電源端子８に接続されている。抵抗Ｒ４の他端は、抵抗Ｒ５を介して接地に接続される。
【０１４２】
また、ＰＭＯＳ Ｐ２のゲート及びドレインは、カレントミラーを構成する他のＰＭＯＳのゲートに接続され、バイアスを供給する。抵抗Ｒ５の両端にはＮＭＯＳ Ｎ４のドレインとソースとがそれぞれ接続される。ＮＭＯＳ Ｎ４のゲートにはＢｏｏｓｔ信号が入力される。
【０１４３】
Ｂｏｏｓｔ信号がハイレベルのとき、ＮＭＯＳ Ｎ４はオンして抵抗Ｒ５の両端は短絡される。カレントミラーの電流は抵抗Ｒ４に規定され大きくなり、リングオシレータ４１の発振周波数および出力バッファ４２の電流駆動能力が大きくなる。これにより、チャージポンプ１２の能力が大きくなり、ＵＭＴＳモードからＧＳＭモードに切り替わった後、第１の電位Ｖｎが所望の値（例えば、−１．５Ｖ）に到達する時間を短縮することができる。すなわち、ＵＭＴＳモードからＧＳＭモードへの切替時間が短縮される。例えば、第１の時間Ｔｂが５０μｓの場合、第１の電位Ｖｎは、図２１（ｂ）の破線のようになる。
【０１４４】
Ｂｏｏｓｔ信号がローレベルのとき、ＮＭＯＳ Ｎ４はオフして抵抗Ｒ５の両端の短絡は解除される。カレントミラーの電流は、抵抗Ｒ４、Ｒ５で規定され小さくなり、リングオシレータ４１の発振周波数及び出力バッファ４２の電流駆動能力が小さくなる。
【０１４５】
Ｂｏｏｓｔ信号がハイレベルの期間は、短時間であるため、リングオシレータ４１の発振周波数及び出力バッファ４２の電流駆動能力を大きくすることによる、消費電力の増加はわずかである。
【０１４６】
なお、図２４においては、オシレータ１１にＮＭＯＳ Ｎ４などを追加してカレントミラーの電流を制御する構成を例示した。しかし、図１４に表したように、ＮＭＯＳ Ｎ１、抵抗Ｒ１を追加する構成としてもよい。
【０１４７】
また、図２２においては、電圧制御回路６ｇとして、クランプ回路１４ｂ、クランプ信号生成回路２４、第１の容量Ｃ１、第１のバッファ２６ａ、パルス発生回路２７を有する構成を例示した。しかし、電圧制御回路６〜６ｆにパルス発生回路２７を追加し、さらに、オシレータ１１ａ、１１ｂを用いることもできる。
【０１４８】
また、図１に表したように、半導体スイッチ１においては、駆動回路４の高電位端子９に電源電圧Ｖｄｄを供給している。しかし、電源電圧Ｖｄｄよりも高い第２の電位Ｖｐを生成する正電圧生成回路をさらに備えて、駆動回路４の高電位端子９の第２の電位Ｖｐを供給してもよい。
また、半導体スイッチ１の構成をＳＰ８Ｔの場合を例に説明したが、同様に、ｋＰｎＴ（k-Pole n-Throw）（ｋ、ｎは１以上の整数）の半導体スイッチを構成することができる。
【０１４９】
図２５は、本発明の実施形態に係る半導体スイッチを含む無線機器の構成を例示するブロック図である。
図２５に表したように、無線機器３０は、半導体スイッチ１、アンテナ３１、ＧＳＭ送受信回路３２ａ、ＵＭＴＳ送受信回路３２ｂ、無線制御回路３３を備える。
半導体スイッチ１については、図１に表した半導体スイッチ１と同様であり、端子ＩＮに入力された端子切替信号によりアンテナ端子ＡＮＴと、８つの高周波端子ＲＦ１〜ＲＦ８との間の接続を切り替える。
【０１５０】
アンテナ端子ＡＮＴは、アンテナ３１に接続される。高周波端子ＲＦ１〜ＲＦ８は、送受信回路３２に接続される。
アンテナ３１は、携帯電話の無線通信、例えばＧＳＭ方式及びＵＭＴＳ方式に対応した帯域、例えば、８００Ｍ〜２ＧＨｚの高周波信号を送受信する。
【０１５１】
ＧＳＭ送受信回路３２ａは、送信回路３４ａ、３４ｂ、受信回路３５ａ、３５ｂを有する。送信回路３４ａは、音声信号、映像信号、２値データなどの情報からなる送信信号をＧＳＭ方式の高周波信号に変調して半導体スイッチ１の高周波端子ＲＦ１に出力する。送信回路３４ｂは、送信信号をＧＳＭ方式の高周波信号に変調して半導体スイッチ１の高周波端子ＲＦ３に出力する。
【０１５２】
受信回路３５ａは、高周波端子ＲＦ５から入力されるＧＳＭ方式の高周波信号を受信して、音声信号、映像信号、２値データなどの情報からなる受信信号に復調する。受信回路３５ｂは、高周波端子ＲＦ７から入力されるＧＳＭ方式の高周波信号を受信して、受信信号を復調する。
【０１５３】
ＵＭＴＳ送受信回路３２ｂは、送信回路３６ａ〜３６ｄ、受信回路３７ａ〜３７ｄ、デュプレクサ３８ａ〜３８ｄを有する。
送信回路３６ａは、送信信号をＵＭＴＳ方式の高周波信号に変調してデュプレクサ３８ａを介して高周波端子ＲＦ２に出力する。受信回路３７ａは、デュプレクサ３８ａを介して高周波端子ＲＦ２から入力されるＵＭＴＳ方式の高周波信号を受信し受信信号に復調する。
【０１５４】
送信回路３６ｂは、送信信号をＵＭＴＳ方式の高周波信号に変調してデュプレクサ３８ｂを介して高周波端子ＲＦ４に出力する。受信回路３７ｂは、デュプレクサ３８ｂを介して高周波端子ＲＦ４から入力されるＵＭＴＳ方式の高周波信号を受信し受信信号に復調する。
【０１５５】
送信回路３６ｃは、送信信号をＵＭＴＳ方式の高周波信号に変調してデュプレクサ３８ｃを介して高周波端子ＲＦ６に出力する。受信回路３７ｃは、デュプレクサ３８ｃを介して高周波端子ＲＦ６から入力されるＵＭＴＳ方式の高周波信号を受信し受信信号に復調する。
【０１５６】
送信回路３６ｄは、送信信号をＵＭＴＳ方式の高周波信号に変調してデュプレクサ３８ｄを介して高周波端子ＲＦ８に出力する。受信回路３７ｄは、デュプレクサ３８ｄを介して高周波端子ＲＦ８から入力されるＵＭＴＳ方式の高周波信号を受信し受信信号に復調する。
【０１５７】
無線制御回路３３は、半導体スイッチ１の端子ＩＮに端子切替信号を出力して半導体スイッチ１の端子間の接続を制御する。また、ＧＳＭ送受信回路３２ａ及びＵＭＴＳ送受信回路３２ｂを制御する。すなわち、送信回路３４ａ、３４ｂ、３６ａ〜３６ｄ、受信回路３５ａ、３５ｂ、３７ａ〜３７ｄを制御する。
【０１５８】
例えば、ＧＳＭ送受信回路３２ａの送信回路３４ａを用いて送信する場合、無線制御回路３３は、半導体スイッチ１の端子ＩＮに端子切替信号を出力して、アンテナ端子ＡＮＴと半導体スイッチ１の高周波端子ＲＦ１とを接続する。
上記のとおり、半導体スイッチ１においては、アンテナ端子ＡＮＴと奇数番の高周波端子ＲＦ１、ＲＦ３、ＲＦ５、ＲＦ７とが導通状態になった場合、ＧＳＭ方式に最適な第１の電位Ｖｎになる。
【０１５９】
また、半導体スイッチ１においては、アンテナ端子ＡＮＴと偶数番の高周波端子ＲＦ２、ＲＦ４、ＲＦ６、ＲＦ８とが導通状態になった場合、ＵＭＴＳ方式に最適な第１の電位Ｖｎになる。
そのため、無線機器３０によれば、半導体スイッチ１のオフ歪みを低減して、ＧＳＭ方式、ＵＭＴＳ方式の高周波信号をそれぞれアンテナ３１から送信することができる。
【０１６０】
なお、図２５に表した無線機器３０においては、変調及び復調が、それぞれ送信回路３４ａ、３４ｂ、３６ａ〜３６ｄ及び受信回路３５ａ、３５ｂ、３７ａ〜３７ｄで行われる。しかし、共通の変復調回路を設け、送信回路に変調信号を出力し、また受信回路から入力した信号を復調する構成としてもよい。
【０１６１】
また、図２５においては、図１に表したＳＰ８Ｔの半導体スイッチ１を用いて、２バンドのＧＳＭ方式及び４バンドのＵＭＴＳ方式の無線機器の構成を例示している。しかし、図１１〜図１５、図１７、図２２に表した電圧制御回路６ａ〜６ｇを用いてもよい。
さらに、電力レベルＰｉｎの異なる高周波信号として、ＧＳＭ方式及びＵＭＴＳ方式を例に説明したが、他の無線通信の方式にも用いることができる。
【０１６２】
また、図２５に表した無線機器３０においては、複数の送信回路３４ａ、３４ｂ、３６ａ〜３６ｄと、複数の受信回路３５ａ、３５ｂ、３７ａ〜３７ｄを備えている。しかし、送信回路と受信回路とをそれぞれ１つ備え、第１の電位Ｖｎが送信時と受信時とで最適な値に設定される構成としてもよい。
【０１６３】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１６４】
１  半導体スイッチ
２  スイッチ部
３  制御回路部
４  駆動回路
５、５ａ  デコーダ回路
５ｂ  反転・非反転信号生成回路
６、６ａ〜６ｇ  電圧制御回路
７、７ａ  電圧生成回路
８  電源端子
９  高電位端子
９ａ  低電位端子
１０ａ〜１０ｈ  スイッチ回路
１１、１１ａ、１１ｂ  オシレータ
１２  チャージポンプ
１３  ローパスフィルタ
１４、１４ａ、１４ｂ  クランプ回路
１５、１５ａ〜１５ｃ、２４  クランプ信号生成回路
１６、２５  否定回路（ＩＮＶ）
１７  論理和回路（ＯＲ）
１８  論理和の否定回路（ＮＯＲ）
１９  論理積回路（ＡＮＤ）
２０、２０ａ〜２０ｈ  レベルシフト回路
２１ａ〜２１ｈ  ヒューズ回路
２２  論理積の否定回路（ＮＡＮＤ）
２３  ヒューズ
２６、２６ａ  第１のバッファ
２７  パルス発生回路
２９  ＳＯＩ基板
３０  無線機器
３１  アンテナ
３２ａ  ＧＳＭ送受信回路
３２ｂ  ＵＭＴＳ送受信回路
３２  送受信回路
３３  無線制御回路
３４ａ、３４ｂ、３６ａ〜３６ｄ  送信回路
３５ａ、３５ｂ、３７ａ〜３７ｄ  受信回路
３８ａ〜３８ｄ  デュプレクサ
４１  リングオシレータ
４２  出力バッファ
４３、４３ａ、４３ｂ  バイアス回路
ＡＮＴ  アンテナ端子
Ｃ１  第１の容量
Ｃｎ  出力容量
ＩＮ、ＩＮ１〜ＩＮ３  端子
Ｎ１、Ｎ３、Ｎ４、Ｎ１１、Ｎ１２  Ｎチャンネル型ＭＯＳＦＥＴ（ＮＭＯＳ）
Ｎ２、Ｐ１  第１のトランジスタ
Ｐ２、Ｐ１１、Ｐ１２  Ｐチャンネル型ＭＯＳＦＥＴ（ＰＭＯＳ）
Ｒ１〜Ｒ５、Ｒ１１  抵抗
ＲＦ１〜ＲＦ８  高周波端子
ＲＳ１１〜ＲＳ１ｍ、ＲＴ１１〜ＲＴ１ｎ  抵抗
Ｓ１１〜Ｓ１ｍ  シャントＦＥＴ
Ｔ１１〜Ｔ１ｎ  スルーＦＥＴ
【図１】
0005383609.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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