(57)【特許請求の範囲】
【請求項１】
直列接続の多数の抵抗でなり、増幅対象のアナログ信号が一端に印加される、抵抗ストリング，該抵抗ストリングの複数の分圧ポイントのそれぞれに接続され分圧された電圧を選択出力する複数のアナログスイッチ、および、デジタル信号である第１設定データに対応するアナログスイッチを選択するための制御信号を発生するデコーダ、を含む第１の抵抗ストリングアッセンブリ；および、前記アナログスイッチが選択出力する信号を増幅する信号増幅手段；を備える、可変ゲイン増幅装置において、
前記抵抗ストリングに直列に加わる、第１設定データが表わす値の最小単位の変化分に対応する前記アナログスイッチの選択出力電圧の変化分を定める最大減衰率規定抵抗、を含むことを特徴とする可変ゲイン増幅装置。
【請求項２】
直列接続の多数の抵抗でなり、増幅対象のアナログ信号が一端に印加される、抵抗ストリング，該抵抗ストリングの複数の分圧ポイントのそれぞれに接続され分圧された電圧を選択出力する複数のアナログスイッチ、および、デジタル信号である第１設定データに対応するアナログスイッチを選択するための制御信号を発生するデコーダ、を含む第１の抵抗ストリングアッセンブリ；
第１の抵抗ストリングアッセンブリのアナログスイッチが選択出力する信号を増幅する信号増幅手段；および、
直列接続の多数の抵抗である抵抗ストリング，該抵抗ストリングの抵抗間の直列接続ポイントのそれぞれに接続され各ポイントを第１の抵抗ストリングアッセンブリの前記抵抗ストリングの他端に選択的に接続する複数のアナログスイッチ、および、デジタル信号である第２設定データに対応するアナログスイッチを選択するための制御信号を発生するデコーダを含み、第１の抵抗ストリングアッセンブリの抵抗ストリングに直列に加わる、第１設定データが表わす値の最小単位の変化分に対応する第１の抵抗ストリングアッセンブリのアナログスイッチの選択出力電圧の変化分を定める最大減衰率規定抵抗となる、第２の抵抗ストリングアッセンブリ；
を備える可変ゲイン増幅装置。
【請求項３】
直列接続の多数の抵抗でなり、増幅対象のアナログ信号が一端に印加される、抵抗ストリング，該抵抗ストリングの複数の分圧ポイントのそれぞれに接続され分圧された電圧を選択出力する複数のアナログスイッチ、および、デジタル信号である第１設定データに対応するアナログスイッチを選択するための制御信号を発生するデコーダ、を含む第１の抵抗ストリングアッセンブリ；および、前記アナログスイッチが選択出力する信号を増幅する信号増幅手段；を備える、可変ゲイン増幅装置において、
前記抵抗ストリングに直列に加わる、第１設定データが表わす値の最小単位の変化分に対応する前記アナログスイッチの選択出力電圧の変化分を定める最大減衰率規定抵抗および該最大減衰率規定抵抗の値を切換える手段を含む抵抗切換回路；を備えることを特徴とする可変ゲイン増幅装置。
【請求項４】
直列接続の多数の抵抗でなり、増幅対象のアナログ信号が一端に印加される、抵抗ストリング，該抵抗ストリングの複数の分圧ポイントのそれぞれに接続され分圧された電圧を選択出力する複数のアナログスイッチ、および、デジタル信号である第１設定データに対応するアナログスイッチを選択するための制御信号を発生するデコーダ、を含む第１の抵抗ストリングアッセンブリ；
前記アナログスイッチが選択出力する信号を増幅する信号増幅手段；
前記抵抗ストリングに直列に加わる、第１設定データが表わす値の最小単位の変化分に対応する前記アナログスイッチの選択出力電圧の変化分を定める最大減衰率規定抵抗；および、
直列接続の多数の抵抗でなり、前記信号増幅手段の出力信号が一端に印加される、抵抗ストリング，該抵抗ストリングの複数の分圧ポイントのそれぞれに接続され分圧された電圧を選択出力する複数のアナログスイッチ、および、デジタル信号である第２設定データに対応するアナログスイッチを選択するための制御信号を発生するデコーダを含み、該アナログスイッチが選択出力する信号を前記信号増幅手段にフィードバックする、第２の抵抗ストリングアッセンブリ；
を備える可変ゲイン増幅装置。
【請求項５】
第１の抵抗ストリングアッセンブリは、その抵抗ストリングの分圧ポイントの任意の点と増幅対象のアナログ信号が印加される入力端とを結ぶ補償容量を含む、請求項１乃至４のいずれか１つに記載の可変ゲイン増幅装置。
【請求項６】
第１設定データは、第１の抵抗ストリングアッセンブリの抵抗ストリングの分圧ポイントの数の２倍以上を表すことが出来るビット数であり、第１の抵抗ストリングアッセンブリのデコーダは、第１設定データが表わす値が奇数と偶数の一方で１つの分圧ポイントに接続したアナログスイッチを選択する制御信号を、他方では隣り合う２つの分圧ポイントのそれぞれに接続したアナログスイッチを選択する制御信号を発生する、請求項１乃至５のいずれか１つに記載の可変ゲイン増幅装置。
【請求項７】
第１の抵抗ストリングアッセンブリのアナログスイッチは、第１の抵抗ストリングアッセンブリの抵抗ストリングに接続された第１段のアナログスイッチと、第１段のアナログスイッチの複数個が接続された第２段のアナログスイッチを含む、請求項１乃至６のいずれか１つに記載の可変ゲイン増幅装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ信号レベルを調整する可変ゲイン増幅装置に関し、例えば、ＣＣＤリニアイメ−ジセンサのビデオ信号から、入力光量に応じた画像信号成分のみをデジタルデ−タに変換するために、該画像信号のレベルを調整する増幅装置に関する。この増幅装置は例えば、画像信号をデジタルデ−タすなわち画像デ−タに変換するＡ／Ｄ変換器にアナログ画像信号を与えるＣＣＤアナログ信号処理回路に用いられる。
【０００２】
【従来の技術】
この種の増幅装置すなわち可変ゲインアンプには、図１６の（ａ）に示すように、増幅器（アンプ）２の前段に、信号減衰器であるＲ−２Ｒラダー１１をおいたものがある（従来技術１）。図１６の（ｂ）には、Ｒ−２Ｒラダー１１の内部構成を示す。また、図１７に示すように、演算増幅器１２の帰還ループに、信号減衰器であるＲ−２Ｒラダー１１をおいたもの（従来技術２）、アンプ２の前段にπ型又はＴ型の減衰器を多段に接続し信号通過減衰器を切り替えるものがある（従来技術３）。π型の減衰器１３を用いた例を図１８の（ａ）に示し、減衰器１３の内部構成を図１８の（ｂ）に示す。更に、図１９に示すように、演算増幅器１２の帰還ループ内にπ型又はＴ型の減衰器１３を接続し、減衰器内の信号通過経路を切り替える（図１８の（ａ）に示すように直列接続した単位減衰器を切り替える）もの（従来技術４）がある。また、電圧制御型の可変ゲイン増幅器とＤ／Ａ変換器とを組み合わせたもの（従来技術５）もある。
【０００３】
【発明が解決しようとする課題】
上述の従来技術１および２では、ゲイン可変幅が大きすぎ可変ステップが粗い。但し、従来技術２ではゲイン設定カーブが設定データに対し反比例（１／Ｄカーブ）するため、ＡＤ変換後の画像信号すなわち画像デ−タのピーク値を設定データとすることで高速のゲイン設定が出来る。
【０００４】
従来技術３，４では、ゲイン可変幅や可変ステップは自由に設定できるが、微少可変ステップ，微少可変幅にしようとすると減衰器１３を構成する抵抗値が広い範囲にわたってしまい、モノリシックＩＣとする場合に抵抗自体が非常に大きくなったり、必要な精度が確保できなかったりして、実現が困難である。しかし、ゲイン設定カーブが設定データに対しｄＢで比例（ｄＢカーブ）するのできめ細かなゲイン設定が、最小の設定データ長（ビット数）で行える。但し、何れにしても、実現できるゲイン設定カーブが各構成で決まってしまう。
【０００５】
また、従来技術５では、ゲイン可変幅，可変ステップおよび設定カーブは比較的自由に設定できるが、原理的に高精度を実現するのが困難である。
【０００６】
仮に、高精度のＲ−２Ｒラダーをアンプ又は演算増幅器に接続した可変ゲインアンプとすると、高精度のＩＣプロセスが必要であると共に、Ｒ−２Ｒラダーの抵抗接続を選択のためのアナログスイッチのＯＮ抵抗を小さく（素子サイズを大きく）しなければならない。この為、高精度の可変ゲイン増幅器の実現が困難、または、高価な物となってしまう。
【０００７】
本発明は、ＣＣＤの画像信号など、高速でレベル変化を生ずるアナログ信号に対して広いゲイン可変幅を確保し、きめ細かなゲインの微調整と高速のゲイン設定が可能な、１／Ｄのゲイン設定カーブを設定可とすることを第１の目的とし、無駄無くきめ細かなゲインの設定が出来るｄＢ比例のゲイン設定カーブを容易にモノリシックＩＣ化可とすることを第２の目的とする。
【０００８】
【課題を解決するための手段】
（１）直列接続の多数の抵抗（R0,R1,R2・・・）でなり、増幅対象のアナログ信号が一端に印加される、抵抗ストリング，該抵抗ストリングの複数の分圧ポイントのそれぞれに接続され分圧された電圧を選択出力する複数のアナログスイッチ(S0,S1,S2,・・・）、および、デジタル信号である第１設定データ(DD1)に対応するアナログスイッチを選択するための制御信号を発生するデコーダ(3)、を含む第１の抵抗ストリングアッセンブリ(1)；および、前記アナログスイッチが選択出力する信号を増幅する信号増幅手段(2/6)；を備える、可変ゲイン増幅装置において、
前記抵抗ストリング(R0,R1,R2・・・）に直列に加わる、第１設定データ(DD1)が表わす値の最小単位の変化分に対応する前記アナログスイッチ(S0,S1,S2,・・・）の選択出力電圧の変化分を定める最大減衰率規定抵抗(Ra/4/5)、を含むことを特徴とする可変ゲイン増幅装置(図1，図9，図10，図11，図12，図13，図14，図15)。
【０００９】
なお、理解を容易にするためにカッコ内には、図面に示し後述する実施例の対応要素の符号を、参考までに付記した。
【００１０】
これによれば、多ビットの抵抗ストリングすなわち多ビットで表わされる数対応の抵抗分割数の抵抗ストリング(R0,R1,R2・・・）にかかる電圧は、抵抗ストリングの全抵抗Ｒと最大減衰率規定抵抗Ｒaにより制限されるため、入力電圧の、
(Ｒa＋Ｒ×(２Ｉ−ＤＤ１)／２Ｉ)／(Ｒ＋Ｒａ)
倍となる。この式中の２Ｉは、抵抗ストリングの抵抗の数（分割数）、ＤＤ１は、第１設定データ(DD1)が表わす値である。
【００１１】
第１設定データ(DD1)が８ビットで、Ｉ＝８の場合には、Ｒａ＝Ｒとすると、ＤＤ１：０〜２５５より、上記式で表わされる比は、ＤＤ１＝０で１、ＤＤ１＝２５５で２５７／５１２となり、第１設定データ(DD1)が表わす値によって、２５７／５１２〜１の範囲内の値となる。第１設定データ(DD1)が表わす値の最小単位（１）の変化分の上記式の値の変化分すなわちステップ値は１／５１２、となる。
【００１２】
Ｒａ＝Ｒ／２とすると、上記式で表わされる比は、ＤＤ１＝０で１、ＤＤ１＝２５５で１２９／３８４となり、第１設定データ(DD1)が表わす値によって、１２９／３８４〜１の範囲内の値となる。
【００１３】
Ｒａ＝２Ｒとすると、上記式で表わされる比は、ＤＤ１＝０で１、ＤＤ１＝２５５で１／２５６となり、第１設定データ(DD1)が表わす値によって、１／２５６〜１の範囲内の値となる。
【００１４】
この様に最大減衰率をＲａの値によりコントロールでき、不必要な減衰領域をなくせるだけでなく微少ステップも実現できる。したがって、使用する抵抗値が広い範囲を必要とせず、容易にモノリシックＩＣ化が出来、かつ、きめ細かなゲインの調整が出来るように微少なゲイン設定ステップを持つことができる。また、信号経路の増幅器を１つのみとして、周波数特性の劣化が非常に少ないと同時に増幅器による雑音の増大も最小であって高速画像信号の処理に最適の構成とすることができる。更に、可変ゲイン増幅器で重要な特性であるゲインコントロールの単調性を容易に実現できる。
【００１５】
【発明の実施の形態】
（２）直列接続の多数の抵抗(R0,R1,R2・・・）でなり、増幅対象のアナログ信号が一端に印加される、抵抗ストリング，該抵抗ストリングの複数の分圧ポイントのそれぞれに接続され分圧された電圧を選択出力する複数のアナログスイッチ(S0,S1,S2,・・・）、および、デジタル信号である第１設定データ(DD1)に対応するアナログスイッチを選択するための制御信号を発生するデコーダ(3)、を含む第１の抵抗ストリングアッセンブリ(1)；
第１の抵抗ストリングアッセンブリのアナログスイッチが選択出力する信号を増幅する信号増幅手段(2)；および、
直列接続の多数の抵抗である抵抗ストリング，該抵抗ストリングの抵抗間の直列接続ポイントのそれぞれに接続され各ポイントを第１の抵抗ストリングアッセンブリの前記抵抗ストリングの他端に選択的に接続する複数のアナログスイッチ、および、デジタル信号である第２設定データ(DD2)に対応するアナログスイッチを選択するための制御信号を発生するデコーダを含み、第１の抵抗ストリングアッセンブリ(1)の抵抗ストリングに直列に加わる、第１設定データ(DD1)が表わす値の最小単位の変化分に対応する第１の抵抗ストリングアッセンブリのアナログスイッチの選択出力電圧の変化分を定める最大減衰率規定抵抗となる、第２の抵抗ストリングアッセンブリ(4)；
を備える可変ゲイン増幅装置（図９）。
【００１６】
（３）直列接続の多数の抵抗(R0,R1,R2・・・）でなり、増幅対象のアナログ信号が一端に印加される、抵抗ストリング，該抵抗ストリングの複数の分圧ポイントのそれぞれに接続され分圧された電圧を選択出力する複数のアナログスイッチ(S0,S1,S2,・・・）、および、デジタル信号である第１設定データ(DD1)に対応するアナログスイッチを選択するための制御信号を発生するデコーダ(3)、を含む第１の抵抗ストリングアッセンブリ(1)；および、前記アナログスイッチが選択出力する信号を増幅する信号増幅手段(2)；を備える、可変ゲイン増幅装置において、
前記抵抗ストリングに直列に加わる、第１設定データ(DD1)が表わす値の最小単位の変化分に対応する前記アナログスイッチの選択出力電圧の変化分を定める最大減衰率規定抵抗および該最大減衰率規定抵抗の値を切換える手段を含む抵抗切換回路(5)；を備えることを特徴とする可変ゲイン増幅装置（図１０）。
【００１７】
（４）直列接続の多数の抵抗(R0,R1,R2・・・）でなり、増幅対象のアナログ信号が一端に印加される、抵抗ストリング，該抵抗ストリングの複数の分圧ポイントのそれぞれに接続され分圧された電圧を選択出力する複数のアナログスイッチ(S0,S1,S2,・・・）、および、デジタル信号である第１設定データ(DD1)に対応するアナログスイッチを選択するための制御信号を発生するデコーダ(3)、を含む第１の抵抗ストリングアッセンブリ(1)；
第１の抵抗ストリングアッセンブリのアナログスイッチが選択出力する信号を増幅する信号増幅手段(6)；
前記抵抗ストリングに直列に加わる、第１設定データ(DD1)が表わす値の最小単位の変化分に対応する前記アナログスイッチの選択出力電圧の変化分を定める最大減衰率規定抵抗(5)；および、
直列接続の多数の抵抗でなり、前記信号増幅手段の出力信号が一端に印加される、抵抗ストリング，該抵抗ストリングの複数の分圧ポイントのそれぞれに接続され分圧された電圧を選択出力する複数のアナログスイッチ、および、デジタル信号である第２設定データ(DD4)に対応するアナログスイッチを選択するための制御信号を発生するデコーダを含み、該アナログスイッチが選択出力する信号を前記信号増幅手段(6)にフィードバックする、第２の抵抗ストリングアッセンブリ(7)；
を備える可変ゲイン増幅装置(図１１，図１２，図１３，図１４，図１５)。
【００１８】
（５）第１の抵抗ストリングアッセンブリ(1)は、その抵抗ストリングの分圧ポイントの任意の点と増幅対象のアナログ信号が印加される入力端とを結ぶ補償容量(C31,C63,・・・）を含む、上記（１）乃至（４）のいずれか１つに記載の可変ゲイン増幅装置(図３)。
【００１９】
（６）第１設定データ(DD1)は、第１の抵抗ストリングアッセンブリ(1)の抵抗ストリングの分圧ポイントの数の２倍以上を表すことが出来るビット数であり、第１の抵抗ストリングアッセンブリ(1)のデコーダは、第１設定データ(DD1)が表わす値が奇数と偶数の一方で１つの分圧ポイントに接続したアナログスイッチを選択する制御信号を、他方では隣り合う２つの分圧ポイントのそれぞれに接続したアナログスイッチを選択する制御信号を発生する、上記（１）乃至（５）のいずれか１つに記載の可変ゲイン増幅装置(図４，表２)。
【００２０】
（７）第１の抵抗ストリングアッセンブリ(1)のアナログスイッチ(S0,S1,S2,・・・）は、第１の抵抗ストリングアッセンブリ(1)の抵抗ストリング(R0,R1,R2・・・）に接続された第１段のアナログスイッチ(S0,S1,S2,・・・）と、第１段のアナログスイッチの複数個が接続された第２段のアナログスイッチ(SA0,SA1,SA2,・・・）を含む、上記（１）乃至（６）のいずれか１つに記載の可変ゲイン増幅装置（図５，図６，図７，図８）。
【００２１】
上記（５）〜（７）によれば、簡単な構成の変更で広帯域化が実現できると共に、上記（５）では従来の抵抗ストリングで必須であった大きな抵抗領域が約半分ですみコンパクトな抵抗ストリングが実現する。
【００２２】
本発明の他の目的および特徴は、図面を参照した以下の実施例の説明より明らかになろう。
【００２３】
【実施例】
−第１実施例−
図１に本発明の第１実施例の概要を示し、図２に、図１に示す抵抗ストリングアッセンブリ１の内部構成を示す。ＣＣＤの出力信号であるアナログ画像信号の電圧が、抵抗ストリングアッセンブリ１の入力端と機器ア−スの間に印加される。この信号電圧の印加によって、Ｒ０〜（Ｒ２のＩ乗−１）なる２のＩ乗個の抵抗からなる抵抗ストリングの両端に加わる電圧を各々Ｖ１，Ｖ２とし、設定デ−タＤＤ１をデコードしＳ０〜（Ｓ２のＩ乗−１）なる２のＩ乗個のアナログスイッチのうち一つのみを選択すると、抵抗ストリングアッセンブリ１からアンプ２に与えられる出力電圧ＶＯは、
ＶＯ＝(Ｖ1×(２I−DD1)×ｒ＋Ｖ2×DD1×ｒ)／(２I×ｒ)
＝Ｖ1×(１−DD1／２I)＋Ｖ2×DD1／２I
となる。なお、式中のＤＤ１は、設定デ−タＤＤ１が表わす値である。設定データＤＤ１とアナログスイッチ（ＳＷ）の状態の関係を、次の表１に示す。
【００２４】
【表１】
0003653171.tif 000002
【００２５】
抵抗ストリングＲ０，Ｒ１，Ｒ２，・・・を使用すると、Ｒ−２Ｒラダーで精度が取れていない場合は設定に対し減衰率が逆転する（単調性が取れない）現象が生ずるのに対し、抵抗ストリングでは必ず単調性が実現できる。
【００２６】
ここで図１を参照すると、従来のＲ−２Ｒラダーのみの回路では固定ゲイン（Ａ倍）のアンプ２の入力で見ると、
ＤＤ１／（２I−１）
（８ビットの場合設定デ−タＤＤ１が表わす値ＤＤ１が０〜２５５であるので、０〜１倍、ステップ値は１／２５５）
となるのに比べ、この図１の実施例では抵抗ストリングにかかる電圧は、抵抗ストリングの全抵抗Ｒと最大減衰率規定抵抗Ｒａの抵抗値Ｒａにより制限されるため、入力電圧の、
（Ｒａ＋Ｒ×（２I−ＤＤ１）／２I）／（Ｒ＋Ｒａ）
倍となる。この式中の２Iは、抵抗ストリングの抵抗の数（分割数）、ＤＤ１は、設定データ(DD1)が表わす値である。
【００２７】
設定データ(DD1)が８ビットで、Ｉ＝８の場合には、Ｒａ＝Ｒとすると、ＤＤ１：０〜２５５より、上記式で表わされる比は、ＤＤ１＝０で１、ＤＤ１＝２５５で２５７／５１２となり、設定データ(DD1)が表わす値によって、２５７／５１２〜１の範囲内の値となる。設定データ(DD1)が表わす値の最小単位（１）の変化分の上記式の値の変化分すなわちステップ値は１／５１２、となる。
【００２８】
最大減衰率をＲａの値によりコントロールでき、不必要な減衰領域をなくせるだけでなく微少ステップも実現できる。
【００２９】
−第２実施例−
図３に、第２実施例で用いる抵抗ストリングアッセンブリ１の構成を示す。ここでは９ビットの構成としてＲ０〜Ｒ５１１の抵抗とＳ０〜Ｓ５１１のアナログスイッチで抵抗ストリングを構成し、更にＣ３１・６３・・・４７９・５１１の１６個の容量（コンデンサ）を用いている。この抵抗ストリングアッセンブリ１を、図１に示すアッセンブリ１として用いる態様では、固定ゲインアンプ２の入力は、入力電圧の、
（Ｒａ＋Ｒ×（５１２−ＤＤ１）／５１２）／（Ｒ＋Ｒａ）
倍となる。この為、第１実施例と同様に可変幅を任意に設定でき、微少ステップを実現できる。
【００３０】
更に、アナログスイッチＳ０〜Ｓ５１１の入力容量と、抵抗ストリングＲ０〜Ｒ５１１の抵抗で構成されるローパスフィルタによる周波数帯域制限が補償容量Ｃ３１，Ｃ６３，・・・Ｃ５１１により補正され広帯域化が行える。
【００３１】
−第３実施例−
図４に、第３実施例で用いる抵抗ストリングアッセンブリ１の構成を示す。このアッセンブリ１では、必要な２ステップの減衰率を実現するのに２Ｉ−１個の分圧信号しか発生していない。そこで、各分圧信号の中間電圧を発生させるのにアナログスイッチＳ０，Ｓ１，Ｓ２，・・・のＯＮ抵抗を用いて実現している。例えばアナログスイッチＳ２により選択された電圧とアナログスイッチＳ３により選択された電圧の中間電圧を出力するには、アナログスイッチＳ２とＳ３を同時にオンし各々のオン抵抗でＲ２の両端の電圧を分圧する。次の表２に、設定データＤＤ１が表わす値と、アナログスイッチ（ＳＷ）の状態との関係を示す。
【００３２】
【表２】
0003653171.tif 000003
【００３３】
以上より、抵抗ストリングの入力と出力の関係は、
ＶＯ≒（Ｖ1×(２I−DD1)×ｒ＋Ｖ2D×D1×ｒ）／(２I×ｒ)
＝Ｖ1×(１−DD1／２I)＋Ｖ2×DD1／２I
（条件：ｒ≪ｒｏｎ）
ＤＤ１：設定データＤＤ１が表わす値
Ｉ：設定データＤＤ１のビット数
ｒ：Ｒ０〜Ｒ２Ｉ−１乗の各抵抗値
ｒｏｎ：Ｓ０〜Ｓ２Ｉ−１乗の各オン抵抗値
となり、図１，図２に示す第１実施例と同様な関係式となる。この構成では、抵抗ストリングを構成する抵抗が、従来の抵抗ストリングの半分ですみ、同時に、アナログスイッチＳ０〜Ｓ２Ｉ−１も半分ですむ。この為、抵抗ストリングの抵抗と、アナログスイッチＳ０，Ｓ１，Ｓ２，・・・の入力容量により制限される周波数帯域は、従来の抵抗ストリングの４倍程度まで改善される。
【００３４】
−第４〜７実施例−
図５，図６，図７および図８に、それぞれ第４，第５，第６および第７実施例で用いる抵抗ストリングアッセンブリ１の構成を示す。これらの各実施例とも９ビットの抵抗ストリングを採用している。
【００３５】
図５の第４実施例は、Ｒ０〜Ｒ５１１の５１２個の抵抗を直列に接続した抵抗ストリングに対し、第１段のアナログスイッチＳ０〜Ｓ５１１が接続され、Ｓ０〜Ｓ５１１は、Ｓ０〜Ｓ３１，Ｓ３２〜Ｓ６４の様に、３２個毎に１６ブロックに分割されている。この１６個の各ブロックは、第２段のアナログスイッチＳＡ０〜ＳＡ１５により選択され、ＶＯに出力される。次に示す表３および表４に、設定データＤＤ１が表わす値とアナログスイッチ（ＳＷ）の状態との関係を示す。
【００３６】
【表３】
0003653171.tif 000004
【００３７】
【表４】
0003653171.tif 000005
【００３８】
例えば、設定データＤＤ１が３３を表わす場合、第１段のアナログスイッチＳ０〜Ｓ５１１は、Ｓ３３のみがオンとなり、第２段のアナログスイッチＳＡ０〜ＳＡ１５は、ＳＡ１のみがオンとなる。従来の抵抗ストリングであれば、ＶＯには５１２個のアナログスイッチが接続され、アナログスイッチのＯＮ抵抗とＶＯに接続されたアナログスイッチの出力容量でローパスフィルタが形成され、周波数帯域が制限されてしまう。しかし、この第４実施例では、ＶＯに接続される第２段のアナログスイッチＳＡ０〜ＳＡ１５は１６個であり、更に、第１段のアナログスイッチＳ０〜Ｓ５１１の内接続されるのはオンしているアナログスイッチを含めて３２個であり、更に第２段のアナログスイッチＳＡ０〜ＳＡ１５のうち一つのアナログスイッチの入力容量が加算される。この為、アナログスイッチが２個直列に接続されオン抵抗が２倍になったとしても、容量が大幅に少なくなるので周波数特性は広くなる。具体的には、以下に示すように５倍程度に改善される。
【００３９】
容量：（３２＋１＋１６）×ＣＳＷ
ＣＳＷ：アナログスイッチの入出力容量
抵抗：２ＲＯＮ
ＲＯＮ：アナログスイッチのＯＮ抵抗
時定数：４９×２×ＣＳＷ×ＲＯＮ
（従来の抵抗ストリングの場合の時定数：５１２×ＣＳＷ×ＲＯＮ）
また、抵抗ストリングの負荷容量を考慮した場合、２段目のアナログスイッチのＯＮ抵抗を小さくする（素子サイズを大きくする）ことで周波数特性を改善することも可能である。例として、最小サイズのアナログスイッチの入出力容量の５０倍の負荷容量がつくとした場合、
従来の抵抗ストリングの場合の時定数：（５１２＋５０）×ＣＳＷ×ＲＯＮ
＝５５２×ＣＳＷ×ＲＯＮ
第４実施例の抵抗ストリングで２段目のアナログスイッチのＯＮ抵抗が
１／３の場合の時定数：
（３２＋３＋１６×３＋５０）×ＣＳＷ×（１＋１／３）ＲＯＮ
＝１７７×ＣＳＷ×ＲＯＮ
となり、３倍程度の広帯域化が行える。
【００４０】
図６の第５実施例は、図５に示すものと同様な１段目のアナログスイッチを、１６個毎のブロックとし、２段目のアナログスイッチを２個毎のブロックとし、最後に３段目のアナログスイッチを通して出力する実施例である。設定デ−タＤＤ１が表わす値と各アナログスイッチ（ＳＷ）の状態の関係を次の表５および表６に示す。
【００４１】
【表５】
0003653171.tif 000006
【００４２】
【表６】
0003653171.tif 000007
【００４３】
この第５実施例と、従来の抵抗ストリングとの比較は、次の通りである。
〈負荷がない場合〉
従来の抵抗ストリングの時定数：      ５１２×ＣＳＷ×ＲＯＮ
第５実施例の抵抗ストリングの時定数：  ７２×ＣＳＷ×ＲＯＮ
〈負荷：５０×ＣＳＷの場合〉
従来の抵抗ストリングの時定数：        ５６２×ＣＳＷ×ＲＯＮ
第５実施例の抵抗ストリングの時定数：  １４６×ＣＳＷ×ＲＯＮ
（２段目：ＲＯＮ／５、３段目：ＲＯＮ／４の場合）
このように、負荷がない場合で７倍、負荷がアナログスイッチの入出力容量の５０倍の場合３．８倍の広帯域の効果がある。
【００４４】
図７の第６実施例は、抵抗ストリングを従来の半分の抵抗で構成したものである。１段目のアナログスイッチを（１６＋１）個毎のブロックとし、２段目のアナログスイッチを通して出力する実施例である。設定デ−タＤＤ１が表わす値と各アナログスイッチ（ＳＷ）の状態との関係を次の表７，表８および表９に示す。
【００４５】
【表７】
0003653171.tif 000008
【００４６】
【表８】
0003653171.tif 000009
【００４７】
【表９】
0003653171.tif 000010
【００４８】
この第６実施例と、従来の抵抗ストリングとを比較すると次の通りである。
〈負荷がない場合〉
従来の抵抗ストリングの時定数：      ５１２×ＣＳＷ×ＲＯＮ
第６実施例の抵抗ストリングの時定数：  ３４×ＣＳＷ×ＲＯＮ
〈負荷：５０×ＣＳＷの場合〉
従来の抵抗ストリングの時定数：        ５６２×ＣＳＷ×ＲＯＮ
第６実施例の抵抗ストリングの時定数：  １５３×ＣＳＷ×ＲＯＮ
（２段目：ＲＯＮ／３の場合）
このように、負荷がない場合で１５倍、負荷がアナログスイッチの入出力容量の５０倍の場合３．６倍の広帯域の効果がある。更に、エリアファクターの殆どをしめる抵抗が半分ですむため大きな面積低減効果がある。
【００４９】
図８の第７実施例は、抵抗ストリングを従来の半分の抵抗で構成した物であり、図７に示す第６実施例とは、アナログスイッチの接続方法が異なる。１段目のアナログスイッチを１６個おきに１６個毎のブロックとし、２段目のアナログスイッチを通して出力する実施例である。設定デ−タＤＤ１が表わす値と各アナログスイッチ（ＳＷ）の状態との関係を、次の表１０，表１１および表１２に示す。
【００５０】
【表１０】
0003653171.tif 000011
【００５１】
【表１１】
0003653171.tif 000012
【００５２】
【表１２】
0003653171.tif 000013
【００５３】
この第７実施例を、従来の抵抗ストリングと比較すると、次の通りである。
〈負荷がない場合〉
従来の抵抗ストリングの時定数：      ５１２×ＣＳＷ×ＲＯＮ
第７実施例の抵抗ストリングの時定数：  ３３×ＣＳＷ×ＲＯＮ
〈負荷：５０×ＣＳＷの場合〉
従来の抵抗ストリングの時定数：        ５６２×ＣＳＷ×ＲＯＮ
第７実施例の抵抗ストリングの時定数：  １５３×ＣＳＷ×ＲＯＮ
（２段目：ＲＯＮ／３の場合）
このように、負荷がない場合で１５倍、負荷がアナログスイッチの入出力容量の５０倍の場合３．６倍の広帯域の効果がある。更に、エリアファクターの殆どをしめる抵抗が半分ですむため大きな面積低減効果がある。
【００５４】
−第８〜１４実施例−
図９に示す第８実施例は、上述の各種実施例の抵抗ストリングアッセンブリ１および４（２組）を直列に接続して、それらの直列回路にＣＣＤのアナログ画像信号電圧を印加する可変ゲイン増幅装置である。この第８実施例で、固定ゲインアンプ２の入力、すなわち抵抗ストリングアッセンブリ１の出力ＶＯは、入力電圧の、
(ＲＡ×DD1／２I＋ＲＢ×DD2／２I)／(ＲＡ＋ＲＢ×DD2／２I)
となる。
【００５５】
ＲＡ＝ＲＢ、ＤＤ１およびＤＤ２が８ビットの場合、
ＤＤ２＝２５５では減衰率：（ＤＤ１＋２５５）／５１１
ＤＤ１は０〜２５５で、２５５／５１１〜５１０／５１１倍、
ステップ値は１／５１１、
ＤＤ２＝１２８では減衰率：（ＤＤ１＋１２８）／３８４
ＤＤ１は０〜２５５で、１２８／３８４〜３８３／３８４倍、
ステップ値は１／３８４
となり、最大減衰率を任意に設定できるだけでなく微少ステップも実現できる。
【００５６】
図１０の（ａ）に示す第９実施例は、上述の各種実施例の抵抗ストリングアッセンブリ１の１つに抵抗切換回路５を直列に接続して、それらの直列回路にＣＣＤのアナログ画像信号電圧を印加する可変ゲイン増幅装置である。図１０の（ｂ）に、抵抗切換回路５の構成を示す。
【００５７】
この第９実施例でも、図１の第１実施例と同様に固定ゲインアンプ２の入力は、
（Ｒｉ＋Ｒ×ＤＤ１／２I）／（Ｒ＋Ｒｉ）
となる。設定デ−タＤＤ１が８ビットの場合
Ｒｉ＝Ｒでは減衰率：（１＋ＤＤ１／２５６）／２
ＤＤ１：０〜２５５より、上記式で表わされる比は、２５６／５１２〜５１１／５１２、ステップ値は１／５１２となる。
【００５８】
Ｒｉ＝Ｒ／２では減衰率：（１／２＋ＤＤ１／２５６）／（３／２）
上記式で表わされる比は、１２８／３８４〜３８３／３８４、ステップ値は１／３８４となり、任意の微少ステップ幅を実現できる。
【００５９】
図１１に示す第１０実施例は、図１０に示す第９実施例と同様に、抵抗ストリングアッセンブリ１の１つに抵抗切換回路５を直列に接続して、それらの直列回路にＣＣＤのアナログ画像信号電圧を印加するものであるが、もう１つの抵抗ストリングアッセンブリ７を加えて、第１の抵抗ストリングアッセンブリ１の出力ＶＯを演算増幅器（差動増幅器構成）の正相入力端に、第２の抵抗ストリングアッセンブリ７のフィ−ドバック出力を逆相入力端に印加するものである。この第１０実施例のゲインは、
(Ｒｉ＋Ｒ×DD1／２I)／(Ｒ＋Ｒｉ)×(２ｏ／DD4
となる。なお、ｏは、設定デ−タＤＤ４のビット数である。この第１０実施例は、第９実施例と同様な特性と、設定デ−タＤＤ４による１／Ｄのゲインカーブを持つ。
【００６０】
図１２に示す第１１実施例は、図１１に示す第１０実施例の第２の抵抗ストリングアッセンブリ７によるフィードバックループに、更に抵抗切換回路８を加えたものである。この第１１実施例のゲインは、
〔（Ｒｉ＋Ｒ×ＤＤ１／２I）／（Ｒ＋Ｒｉ）〕
×（２ｏ／ＤＤ４）
×（（Ｒ＋Ｒｊ）／Ｒｊ）
となる。これは図１０に示す第９実施例と同様な特性と、設定デ−タＤＤ４による１／Ｄのゲインカーブを持つ。更に、設定デ−タＤＤ５の設定により全体の最低ゲインを変えることが出来る。
【００６１】
図１３に示す第１２実施例は、第１２図に示す第１の抵抗ストリングアッセンブリ１を、最大のゲインステップ時でも必要な微少ステップを実現できるビット数のものとし、これにデコ−ダ９を介して設定デ−タＤＤ１を与えるようにしたものである。この第１２実施例のゲインは、
〔（Ｒｉ＋Ｒ×ＤＤ１／２I）／（Ｒ＋Ｒｉ）〕
×（２ｏ／ＤＤ４）
×（（Ｒ＋Ｒｊ）／Ｒｊ）
であり、設定ゲインによっては必要以上に微少なステップとなっている。そこでデコーダ９を通すことにより、外部からの設定データＤＤ６は、抵抗ストリングアッセンブリ１の内部で使用する設定データＤＤ１よりビット数を少なくしている。
【００６２】
図１４に示す第１３実施例は、図１３に示す第１２実施例の変形例である。第１２実施例では、デコーダ９により変換するゲインカーブは決まっていたのに対し、この第１３実施例では、メモリをデコーダ９として使用し、メモリに書き込むデータ（設定デ−タＤＤ７の値宛ての設定デ−タＤＤ１の値）を変えることで、任意のゲインカーブを実現する。
【００６３】
図１５に示す第１４実施例は、第１３実施例（図１４）のデコ−ダ９と第１の抵抗ストリングアッセンブリ１との間にセレクタ１０を介挿したものである。この第１４実施例では、デコ−ダ９にて変換したデ−タと、変換前のデ−タＤＤ６とを選択的に、設定デ−タＤＤ１として第１の抵抗ストリングアッセンブリ１に与えるようにしたものである。
【００６４】
第１４実施例では、第１の抵抗ストリングアッセンブリ１への設定データＤＤ１として、メモリで構成されるデコ−ダ９で変換されたものと、変換前の設定データＤＤ６をセレクタ１０で切り替え出力するようにしているので、デコ−ダ９のメモリの内容を書き換えることなく、もとの変換カーブを使うことが出来、設定するビット数は増えるが、通常は必要でない非常に細かなゲイン設定を瞬時に実現できる。
【００６５】
【発明の効果】
本発明では上述のように、使用する抵抗値が広い範囲を必要とせず容易にモノリシックＩＣ化が出来、かつ、きめ細かなゲインの調整が出来るように微少なゲイン設定ステップを持っている。
【００６６】
また、信号経路に増幅器（２／６）を１つしか持たないので周波数特性の劣化が非常に少ないと同時に、増幅器による雑音の増大も最小であるので高速画像信号の処理に最適の構成となっている。
【００６７】
更に、可変ゲイン増幅器で重要な特性であるゲインコントロールの単調性が容易に実現でき、また、前述の（５）〜（７）項では簡単な構成の変更で広帯域化が実現できると共に、（５）項では従来の抵抗ストリングで必須であった大きな抵抗領域が約半分ですみコンパクトな抵抗ストリングアッセンブリを提供できる。
【００６８】
また、図９〜図１５で示したように、ゲインカーブとして１／Ｄのカーブを持つので高速のゲイン調整が実現でき、更に、ゲインカーブを最適にすることが出来るので高精度のゲイン調整を短時間で行える。
【図面の簡単な説明】
【図１】  本発明の第１実施例の構成を示すブロック図である。
【図２】  図１に示す抵抗ストリングアッセンブリ１の構成を示す電気回路図である。
【図３】  本発明の第２実施例の抵抗ストリングアッセンブリ１の構成を示す電気回路図である。
【図４】  本発明の第３実施例の抵抗ストリングアッセンブリ１の構成を示す電気回路図である。
【図５】  本発明の第４実施例の抵抗ストリングアッセンブリ１の構成を示す電気回路図である。
【図６】  本発明の第５実施例の抵抗ストリングアッセンブリ１の構成を示す電気回路図である。
【図７】  本発明の第６実施例の抵抗ストリングアッセンブリ１の構成を示す電気回路図である。
【図８】  本発明の第７実施例の抵抗ストリングアッセンブリ１の構成を示す電気回路図である。
【図９】  本発明の第８実施例の構成を示すブロック図である。
【図１０】  （ａ）は本発明の第９実施例の構成を示すブロック図、（ｂ）は（ａ）に示す抵抗切換回路５の構成を示す電気回路図である。
【図１１】  本発明の第１０実施例の構成を示すブロック図である。
【図１２】  本発明の第１１実施例の構成を示すブロック図である。
【図１３】  本発明の第１２実施例の構成を示すブロック図である。
【図１４】  本発明の第１３実施例の構成を示すブロック図である。
【図１５】  本発明の第１４実施例の構成を示すブロック図である。
【図１６】  （ａ）は従来の１つの可変ゲインアンプの構成を示すブロック図、（ｂ）は（ａ）に示すＲ−２Ｒラダ−１１の構成を示す電気回路図である。
【図１７】  従来のもう１つの可変ゲインアンプの構成を示すブロック図である。
【図１８】  （ａ）は従来のもう１つの可変ゲインアンプの構成を示すブロック図、（ｂ）は（ａ）に示すｄＢ減衰器１３の構成を示す電気回路図である。
【図１９】  従来のもう１つの可変ゲインアンプの構成を示すブロック図である。
【符号の説明】
１：抵抗ストリングアッセンブリ  ２：固定ゲインアンプ
３：デコ−ダ                    ４：抵抗ストリングアッセンブリ
５：抵抗切換回路                ６：演算増幅器
７：抵抗ストリングアッセンブリ  ８：抵抗切換回路
９：デコ−ダ                    １０：セレクタ
【図１】
0003653171.tif 000014
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
0003653171.tif 000025
【図１３】
0003653171.tif 000026
【図１４】
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【図１５】
0003653171.tif 000028
【図１６】
0003653171.tif 000029
【図１７】
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【図１８】
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【図１９】
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