(57)【特許請求の範囲】
【請求項１】
第１及び第２の電源線の間の電圧を、Ｍ×Ｎ（Ｍ＞Ｎ、Ｍは３以上の整数、Ｎは正の整数）倍に昇圧した出力電圧を生成する半導体装置であって、
第１〜第（Ｍ＋１）の電源線と、
前記第１及び第２の電源線と昇圧電源線とに接続され、チャージポンプ動作により前記第１及び第２の電源線の間の電圧をＭ倍に昇圧した電圧を、前記第１の電源線と昇圧電源線との間に出力する第１の回路と、
前記第１の電源線、前記昇圧電源線及び出力電源線に接続され、複数のスイッチ素子を含む第２の回路と、
前記第１の電源線に電気的に接続された第１の端子と、
前記複数のスイッチ素子のうち少なくとも１つのスイッチ素子に電気的に接続された第２の端子と、
を含み、
前記第２の回路は、
半導体装置の外部で前記第１及び第２の端子の間に接続されるキャパシタと、前記第２の端子に接続された前記スイッチ素子とを用いたチャージポンプ動作により、前記第１の電源線と前記出力電源線との間に、前記第１の電源線及び前記昇圧電源線の間の電圧をＮ倍に昇圧した電圧を出力し、
前記第１の回路は、
第ｊ（１≦ｊ≦Ｍ−１、ｊは整数）の昇圧用キャパシタが、第１の期間に第ｊの電源線と第（ｊ＋１）の電源線との間に接続されると共に前記第１の期間経過後の第２の期間に第（ｊ＋１）の電源線と第（ｊ＋２）の電源線との間に接続される第１〜第（Ｍ−１）の昇圧用キャパシタと、
第ｋ（１≦ｋ≦Ｍ−２、ｋは整数）の安定化用キャパシタが、第（ｋ＋１）の電源線と第（ｋ＋２）の電源線との間に接続され、前記第２の期間において第ｋの昇圧用キャパシタの各昇圧用キャパシタから放電された電荷を蓄積する第１〜第（Ｍ−２）の安定化用キャパシタと、
を含み、
前記第（Ｍ＋１）の電源線が、前記昇圧電源線に接続され、
第ｐ（１≦ｐ≦Ｍ、ｐは整数）の電源線と第（ｐ＋１）の電源線の間の電圧を第１及び第２の電源線の間の電圧とすることで、前記第１及び第（Ｍ＋１）の電源線の間に、第１及び第２の電源線の間の電圧をＭ倍に昇圧した電圧を出力することを特徴とする半導体装置。
【請求項２】
請求項１において、
Ｎが２であることを特徴とする半導体装置。
【請求項３】
請求項１において、
第３〜第５の端子を含み、
前記第２の回路は、
前記第１の電源線と前記昇圧電源線との間に直列に接続された第１及び第２の出力用スイッチ素子と、
前記昇圧電源線と前記出力電源線との間に直列に接続された第３及び第４の出力用スイッチ素子と、
を含み、
前記第２の端子は、前記出力電源線に接続され、
前記第３の端子は、前記第１及び第２の出力用スイッチ素子が接続された接続ノードに電気的に接続され、
前記第４の端子は、前記第２及び第３の出力用スイッチ素子が接続された接続ノードに電気的に接続され、
前記第５の端子は、前記第３及び第４の出力用スイッチ素子が接続された接続ノードに電気的に接続されることを特徴とする半導体装置。
【請求項４】
請求項１において、
前記第１の回路は、
第Ｍの電源線と第（Ｍ＋１）の電源線との間に接続された第（Ｍ−１）の安定化用キャパシタを更に含み、
前記第（Ｍ−１）の安定化用キャパシタが、
前記第２の期間において第（Ｍ−１）の昇圧用キャパシタから放電された電荷を蓄積することを特徴とする半導体装置。
【請求項５】
第１及び第２の電源線の間の電圧を、Ｍ×Ｎ（Ｍ＞Ｎ、Ｍは３以上の整数、Ｎは正の整数）倍に昇圧した出力電圧を生成する半導体装置であって、
第１〜第（Ｍ＋１）の電源線と、
前記第１及び第２の電源線と昇圧電源線とに接続され、チャージポンプ動作により前記第１及び第２の電源線の間の電圧をＭ倍に昇圧した電圧を、前記第１の電源線と昇圧電源線との間に出力する第１の回路と、
前記第１の電源線、前記昇圧電源線及び出力電源線に接続され、複数のスイッチ素子を含む第２の回路と、
前記第１の電源線に電気的に接続された第１の端子と、
前記複数のスイッチ素子のうち少なくとも１つのスイッチ素子に電気的に接続された第２の端子と、
を含み、
前記第２の回路は、
半導体装置の外部で前記第１及び第２の端子の間に接続されるキャパシタと、前記第２の端子に接続された前記スイッチ素子とを用いたチャージポンプ動作により、前記第１の電源線と前記出力電源線との間に、前記第１の電源線及び前記昇圧電源線の間の電圧をＮ倍に昇圧した電圧を出力し、
前記第１の回路は、
第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｍのスイッチ素子の一端が第（Ｍ＋１）の電源線に接続され、第１及び第２Ｍのスイッチ素子を除く残りのスイッチ素子が前記第１のスイッチ素子の他端と前記第２Ｍのスイッチ素子の他端との間に直列に接続された第１〜第２Ｍのスイッチ素子と、
各昇圧用キャパシタの一端が、第ｊ（１≦ｊ≦２Ｍ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子が接続された第ｊの接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子が接続された第（ｊ＋２）の接続ノードに接続された第１〜第（Ｍ−１）の昇圧用キャパシタと、
各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｍ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｍ−２）の安定化用キャパシタと、
を含み、
前記第（Ｍ＋１）の電源線が、前記昇圧電源線に接続され、
第ｒ（１≦ｒ≦２Ｍ−１、ｒは整数）のスイッチ素子と第（ｒ＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、第ｐ（１≦ｐ≦Ｍ、ｐは整数）の電源線と第（ｐ＋１）の電源線の間の電圧を第１及び第２の電源線の間の電圧とすることで、前記第１及び第（Ｍ＋１）の電源線の間に、第１及び第２の電源線の間の電圧をＭ倍に昇圧した電圧を出力することを特徴とする半導体装置。
【請求項６】
請求項５において、
前記第１の回路は、
第Ｍの電源線と第（Ｍ＋１）の電源線との間に接続された第（Ｍ−１）の安定化用キャパシタを更に含み、
前記第（Ｍ−１）の安定化用キャパシタが、
前記第２の期間において第（Ｍ−１）の昇圧用キャパシタから放電された電荷を蓄積することを特徴とする半導体装置。
【請求項７】
請求項１乃至６のいずれかにおいて、
各昇圧用キャパシタ及び各安定化用キャパシタには、前記第１及び第２の電源線の間の電圧が印加されること特徴とする昇圧回路。
【請求項８】
第１及び第２の電源線の間の電圧を、Ｍ×Ｎ（Ｍ＞Ｎ、Ｍは３以上の整数、Ｎは正の整数）倍に昇圧した出力電圧を生成する半導体装置であって、
第１〜第（Ｍ＋１）の電源線と、
前記第１及び第２の電源線と昇圧電源線とに接続され、チャージポンプ動作により前記第１及び第２の電源線の間の電圧をＭ倍に昇圧した電圧を、前記第１の電源線と昇圧電源線との間に出力する第１の回路と、
前記第１の電源線、前記昇圧電源線及び出力電源線に接続され、複数のスイッチ素子を含む第２の回路と、
前記第１の電源線に電気的に接続された第１の端子と、
前記複数のスイッチ素子のうち少なくとも１つのスイッチ素子に電気的に接続された第２の端子と、
を含み、
前記第２の回路は、
半導体装置の外部で前記第１及び第２の端子の間に接続されるキャパシタと、前記第２の端子に接続された前記スイッチ素子とを用いたチャージポンプ動作により、前記第１の電源線と前記出力電源線との間に、前記第１の電源線及び前記昇圧電源線の間の電圧をＮ倍に昇圧した電圧を出力し、
前記第１の回路は、
第１及び第２のチャージポンプ回路を含み、
前記第（Ｍ＋１）の電源線が、前記昇圧電源線に接続され、
前記第１のチャージポンプ回路は、
第ｊ１（１≦ｊ１≦Ｍ−１、ｊ１は整数）の昇圧用キャパシタが、第１の期間に第ｊ１の電源線と第（ｊ１＋１）の電源線との間に接続されると共に前記第１の期間経過後の第２の期間に第（ｊ１＋１）の電源線と第（ｊ１＋２）の電源線との間に接続される第１の群の第１〜第（Ｍ−１）の昇圧用キャパシタを含み、
前記第２のチャージポンプ回路は、
第ｊ２（１≦ｊ２≦Ｍ−１、ｊ２は整数）の昇圧用キャパシタが、前記第２の期間に第ｊ２の電源線と第（ｊ２＋１）の電源線との間に接続されると共に前記第１の期間に第（ｊ２＋１）の電源線と第（ｊ２＋２）の電源線との間に接続される第２の群の第１〜第（Ｍ−１）の昇圧用キャパシタを含み、
第ｐ（１≦ｐ≦Ｍ、ｐは整数）の電源線と第（ｐ＋１）の電源線の間の電圧を第１及び第２の電源線の間の電圧とすることで、前記第１及び第（Ｍ＋１）の電源線の間に、第１及び第２の電源線の間の電圧をＭ倍に昇圧した電圧を出力することを特徴とする半導体装置。
【請求項９】
請求項８において、
前記第１の回路は、
第ｋ（１≦ｋ≦Ｍ−２、ｋは整数）の安定化用キャパシタが、第（ｋ＋１）の電源線と第（ｋ＋２）の電源線との間に接続された第１〜第（Ｍ−２）の安定化用キャパシタを含むことを特徴とする半導体装置。
【請求項１０】
請求項９において、
前記第１の回路は、
第Ｍの電源線と第（Ｍ＋１）の電源線との間に接続された第（Ｍ−１）の安定化用キャパシタを更に含むことを特徴とする半導体装置。
【請求項１１】
第１及び第２の電源線の間の電圧を、Ｍ×Ｎ（Ｍ＞Ｎ、Ｍは３以上の整数、Ｎは正の整数）倍に昇圧した出力電圧を生成する半導体装置であって、
第１〜第（Ｍ＋１）の電源線と、
前記第１及び第２の電源線と昇圧電源線とに接続され、チャージポンプ動作により前記第１及び第２の電源線の間の電圧をＭ倍に昇圧した電圧を、前記第１の電源線と昇圧電源線との間に出力する第１の回路と、
前記第１の電源線、前記昇圧電源線及び出力電源線に接続され、複数のスイッチ素子を含む第２の回路と、
前記第１の電源線に電気的に接続された第１の端子と、
前記複数のスイッチ素子のうち少なくとも１つのスイッチ素子に電気的に接続された第２の端子と、
を含み、
前記第２の回路は、
半導体装置の外部で前記第１及び第２の端子の間に接続されるキャパシタと、前記第２の端子に接続された前記スイッチ素子とを用いたチャージポンプ動作により、前記第１の電源線と前記出力電源線との間に、前記第１の電源線及び前記昇圧電源線の間の電圧をＮ倍に昇圧した電圧を出力し、
前記第１の回路は、
第１及び第２のチャージポンプ回路を含み、
前記第（Ｍ＋１）の電源線が、前記昇圧電源線に接続され、
前記第１のチャージポンプ回路は、
第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｍのスイッチ素子の一端が第（Ｍ＋１）の電源線に接続され、第１及び第２Ｍのスイッチ素子を除く残りのスイッチ素子が前記第１のスイッチ素子の他端と前記第２Ｍのスイッチ素子の他端との間に直列に接続された第１の群の第１〜第２Ｍのスイッチ素子と、
各昇圧用キャパシタの一端が、第ｊ１（１≦ｊ１≦２Ｍ−３、ｊ１は奇数）及び第（ｊ１＋１）のスイッチ素子が接続された第ｊ１の接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ１＋２）及び第（ｊ１＋３）のスイッチ素子が接続された第（ｊ１＋２）の接続ノードに接続された第１の群の第１〜第（Ｍ−１）の昇圧用キャパシタと、
を含み、
前記第１の群の第ｒ１（１≦ｒ１≦２Ｍ−１、ｒ１は整数）のスイッチ素子と前記第１の群の第（ｒ１＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、
前記第２のチャージポンプ回路は、
第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｍのスイッチ素子の一端が第（ｍ＋１）の電源線に接続され、第１及び第２Ｍのスイッチ素子を除く残りのスイッチ素子が前記第１のスイッチ素子の他端と前記第２Ｍのスイッチ素子の他端との間に直列に接続された第２の群の第１〜第２Ｍのスイッチ素子と、
各昇圧用キャパシタの一端が、第ｊ２（１≦ｊ２≦２Ｍ−３、ｊ２は奇数）及び第（ｊ２＋１）のスイッチ素子が接続された第ｊ２の接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ２＋２）及び第（ｊ２＋３）のスイッチ素子が接続された第（ｊ２＋２）の接続ノードに接続された第２の群の第１〜第（Ｍ−１）の昇圧用キャパシタと、
を含み、
前記第２の群の第ｒ２（１≦ｒ２≦２Ｍ−１、ｒ２は整数）のスイッチ素子と前記第２の群の第（ｒ２＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、
第１の期間では、前記第１の群の第ｒのスイッチ素子（１≦ｒ≦２Ｍ、ｒは整数）がオンとなるようにスイッチ制御されると共に、前記第２の群の第ｒのスイッチ素子がオフとなるようにスイッチ制御され、
前記第１の期間の経過後の第２の期間では、前記第１の群の第ｒのスイッチ素子がオフとなるようにスイッチ制御されると共に、前記第２の群の第ｒのスイッチ素子がオンとなるようにスイッチ制御され、
第ｐ（１≦ｐ≦Ｍ、ｐは整数）の電源線と第（ｐ＋１）の電源線の間の電圧を第１及び第２の電源線の間の電圧とすることで、前記第１及び第（Ｍ＋１）の電源線の間に、第１及び第２の電源線の間の電圧をＭ倍に昇圧した電圧を出力することを特徴とする半導体装置。
【請求項１２】
請求項１１において、
前記第１の回路は、
各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｍ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｍ−２）の安定化用キャパシタを含むことを特徴とする半導体装置。
【請求項１３】
請求項１２において、
前記第１の回路は、
第Ｍの電源線と第（Ｍ＋１）の電源線との間に接続された第（Ｍ−１）の安定化用キャパシタを更に含むことを特徴とする半導体装置。
【請求項１４】
請求項１１乃至１３のいずれかにおいて、
各昇圧用キャパシタには、前記第１及び第２の電源線の間の電圧が印加されること特徴とする半導体装置。
【請求項１５】
請求項１乃至１４のいずれかにおいて、
電圧を調整する電圧調整回路を含み、
前記電圧調整回路によって調整された電圧が、前記第１及び第２の電源線の間の電圧として供給されることを特徴とする半導体装置。
【請求項１６】
請求項１５において、
前記電圧調整回路は、
参照電圧と、前記第１及び第（Ｍ＋１）の電源線の間の電圧又は該電圧を分割した分割電圧との比較結果に基づいて、電圧を調整することを特徴とする半導体装置。
【請求項１７】
請求項１５又は１６において、
前記第１及び第（Ｍ＋１）の電源線の間の電圧を分割した分割電圧と、参照電圧との比較結果に基づいて、前記第１〜第２Ｍのスイッチ素子のオンオフ制御を行うためのスイッチ制御信号の周波数を変化させる電圧調整回路を含むことを特徴とする半導体装置。
【請求項１８】
請求項１乃至１７のいずれかにおいて、
前記第１及び第（Ｍ＋１）の電源線の間の電圧に基づいて多値の電圧を生成する多値電圧生成回路を含むことを特徴とする半導体装置。
【請求項１９】
請求項１８において、
前記多値電圧生成回路により生成された多値の電圧に基づいて電気光学装置を駆動するドライバ部を含むことを特徴とする半導体装置。
【請求項２０】
複数の走査線と、
複数のデータ線と、
複数の画素と、
前記複数の走査線を駆動する走査ドライバと、
前記複数のデータ線を駆動する請求項１９記載の半導体装置と、
を含むことを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置及び表示装置に関する。
【０００２】
【従来の技術】
表示装置として、電気光学装置を含む液晶表示装置が用いられることがある。液晶表示装置を電子機器に搭載することで、電子機器の小型化と低消費電流化とを両立させることができる。
【０００３】
ところで、液晶表示装置の駆動には高い電圧が必要とされる。従って、電気光学装置を駆動するドライバＩＣ（Integrated Circuit）（広義には半導体装置）は、高い電圧を生成する電源回路を内蔵することがコストの観点からも望ましい。この場合、電源回路は、昇圧回路を含む。昇圧回路は、高電位側のシステム電源電圧ＶＤＤと、低電位側の接地電源電圧ＶＳＳとの間の電圧を昇圧して、液晶駆動用の出力電圧Ｖｏｕｔを生成する。
【０００４】
このような昇圧回路として、いわゆるチャージポンプ方式で昇圧した電圧を生成するチャージポンプ回路を用いることで、低消費化を図ることができる。チャージポンプ回路は、キャパシタを含む。液晶パネルとドライバＩＣとをモジュール化した液晶パネルモジュールでは、チャージポンプ回路のキャパシタをＩＣ内に内蔵することにより、実装工程の簡略化と、トータルコストの削減とを図ることができる。例えば、５倍昇圧を行う一般的なチャージポンプ回路では５個のキャパシタを必要とするため、上記の観点から、これらキャパシタをＩＣ内に内蔵するメリットは大きい。
【０００５】
【特許文献１】
特開２００１−２１１６３５号公報
【０００６】
【発明が解決しようとする課題】
ところで、より一層の低消費電力化及び小型化に加えて、より高精細な表示ができる表示装置、特に液晶表示装置に対する市場の要求が強い。従って、液晶表示装置を駆動するドライバには、より小さいデューティ比（duty ratio）で駆動することが求められると共に、より高い駆動用電圧が必要とされる。例えば、デューティ比が１／６５のドライバでは、出力電圧Ｖｏｕｔとして９ボルト程度の駆動用電圧が必要とされる。
【０００７】
例えば、システム電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間の電圧として最小電圧２．４ボルトを昇圧する場合を考える。５倍昇圧時には、理想的には１２ボルトを得ることができるが、昇圧効率を考慮すると、例えば８０％の昇圧効率で９．６ボルトを得ることができる。従って、ディーティ比が１／６５のドライバに対して、必要とされる電源を供給できる。
【０００８】
一方、ユーザによっては、システム電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間の電圧として、１．８ボルトの動作の保証が要求される場合がある。この場合、システム電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間の電圧が２．４ボルトと１．８ボルトの両方の場合で、デューティ比が１／６５のドライバを実現する必要がある。そのため、６倍昇圧にせざるを得ない。１．８ボルトを５倍昇圧しても、昇圧効率を１００％にすることが困難だからである。
【０００９】
６倍昇圧を行う電源回路を内蔵するドライバは、６倍昇圧に必要なすべてのキャパシタを内蔵すると、５倍昇圧を行う電源回路を内蔵するドライバに比べて、内蔵されるキャパシタの数が増えて、面積が増大する。そのため、コストが高くなる。従って、１．８ボルトを６倍昇圧する電圧を用いるユーザを満足させることはできても、２．４ボルトを５倍昇圧する電圧を用いるユーザを満足させることができなくなる。
【００１０】
以上のように、電源回路を内蔵するドライバには、コスト高を抑えて、できるだけ多くのユーザが要求する昇圧電圧を生成できることが望まれる。
【００１１】
また、チャージポンプ回路のキャパシタをドライバＩＣ内に内蔵した場合、外付けの場合と同じ容量を得るために、内蔵するキャパシタの面積が大きくなってしまいコストが高くなる。一方、内蔵するキャパシタの面積を小さくすると、消費電流が多くなる。このように、内蔵するキャパシタの面積と消費電流とがトレードオフの関係にある。
【００１２】
従って、キャパシタの面積を小さくしてコストを削減するため、小容量のキャパシタを用いて従来と同じ能力（電荷供給能力、負荷駆動能力）を有するチャージポンプ方式の昇圧回路が求められる。言い換えれば、キャパシタの面積が同じ（コストが同じ）で、従来の容量内蔵昇圧回路と同じ能力を有し、より一層の低消費電流化が可能なチャージポンプ方式の昇圧回路が求められる。
【００１３】
また、ＩＣに外付けされたキャパシタ１個当たりの容量は０．１〜１μＦであり、ＩＣ内に内蔵されたキャパシタ１個当たりの容量は１ｎＦ程度である。そのため、従来の容量を内蔵しない昇圧回路と同じ能力を得るためには、チャージポンプ回路のスイッチ素子のスイッチング周波数を大きくする必要があり、キャパシタの充放電電流の増加による消費電流の増大を招く。従って、キャパシタの充放電電流を低減するチャージポンプ回路を提供することが望まれる。
【００１４】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その第１の目的は、コスト高を抑えて、できるだけ多くのユーザが要求する昇圧電圧を生成できる半導体装置、及びこれを備えた表示装置を提供することにある。
【００１５】
また本発明の第２の目的は、負荷駆動能力を低下させることなく、低消費で昇圧電圧を生成する半導体装置、及びこれを備えた表示装置を提供することにある。
【００１６】
【課題を解決するための手段】
上記課題を解決するために本発明は、第１及び第２の電源線の間の電圧を、Ｍ×Ｎ（Ｍ＞Ｎ、Ｍ、Ｎは正の整数）倍に昇圧した出力電圧を生成する半導体装置であって、前記第１及び第２の電源線と昇圧電源線とに接続され、チャージポンプ動作により前記第１及び第２の電源線の間の電圧をＭ倍に昇圧した電圧を、前記第１の電源線と昇圧電源線との間に出力する第１の回路と、前記第１の電源線、前記昇圧電源線及び出力電源線に接続され、複数のスイッチ素子を含む第２の回路と、前記第１の電源線に電気的に接続された第１の端子と、前記複数のスイッチ素子のうち少なくとも１つのスイッチ素子に電気的に接続された第２の端子と、を含み、前記第２の回路は、半導体装置の外部で前記第１及び第２の端子の間に接続されるキャパシタと、前記第２の端子に接続された前記スイッチ素子とを用いたチャージポンプ動作により、前記第１の電源線と前記出力電源線との間に、前記第１の電源線及び前記昇圧電源線の間の電圧をＮ倍に昇圧した電圧を出力する半導体装置に関係する。
【００１７】
本発明によれば、Ｍ×Ｎ倍昇圧に必要なすべてのキャパシタを半導体装置に内蔵する場合に比べて、Ｍ倍昇圧に必要なキャパシタのみを内蔵させるため、Ｍ×Ｎ倍昇圧を行うための回路の面積の増大を最小限に抑えることができる。そして、ユーザに要求される、例えば１．８ボルトや３ボルトなどの多様な電圧Ｖの昇圧を同一バルクで実現することができる。従って、例えば１．８ボルトを６倍昇圧する電圧を用いるユーザに対する要求や、２．４ボルトを５倍昇圧する電圧を用いるユーザに対する要求を同時に満足させる半導体装置を提供できる。
【００１８】
更にまた、Ｎ倍昇圧のためのキャパシタのみを半導体装置に外付けするだけでよく、Ｍ×Ｎ倍昇圧に必要なすべてのキャパシタを半導体装置に外付けする場合に比べて、実装工程や実装面積を削減できる。
【００１９】
従って、コスト高を抑えて、できるだけ多くのユーザが要求する昇圧電圧を生成できる半導体装置を提供できる。
【００２０】
また本発明に係る半導体装置では、Ｎが２であってもよい。
【００２１】
本発明によれば、第２の回路に外付けされるキャパシタの数を最小とすることができ、実装工程や実装面積をより一層削減できる。
【００２２】
また本発明に係る半導体装置では、第３〜第５の端子を含み、前記第２の回路は、前記第１の電源線と前記昇圧電源線との間に直列に接続された第１及び第２の出力用スイッチ素子と、前記昇圧電源線と前記出力電源線との間に直列に接続された第３及び第４の出力用スイッチ素子とを含み、前記第２の端子は、前記出力電源線に接続され、前記第３の端子は、前記第１及び第２の出力用スイッチ素子が接続された接続ノードに電気的に接続され、前記第４の端子は、前記第２及び第３の出力用スイッチ素子が接続された接続ノードに電気的に接続され、前記第５の端子は、前記第３及び第４の出力用スイッチ素子が接続された接続ノードに電気的に接続されてもよい。
【００２３】
本発明によれば、更に第２の回路を構成するスイッチ素子の数を少なくすることができるので、実装工程や実装面積を更に削減できる。
【００２４】
また本発明に係る半導体装置では、第３〜第（Ｍ＋１）（Ｍは３以上の整数）の電源線を更に含み、前記第１の回路は、第ｊ（１≦ｊ≦Ｍ−１、ｊは整数）の昇圧用キャパシタが、第１の期間に第ｊの電源線と第（ｊ＋１）の電源線との間に接続されると共に前記第１の期間経過後の第２の期間に第（ｊ＋１）の電源線と第（ｊ＋２）の電源線との間に接続される第１〜第（Ｍ−１）の昇圧用キャパシタと、第ｋ（１≦ｋ≦Ｍ−２、ｋは整数）の安定化用キャパシタが、第（ｋ＋１）の電源線と第（ｋ＋２）の電源線との間に接続され、前記第２の期間において第ｋの昇圧用キャパシタの各昇圧用キャパシタから放電された電荷を蓄積する第１〜第（Ｍ−２）の安定化用キャパシタとを含み、前記第（Ｍ＋１）の電源線が、前記昇圧電源線に接続されてもよい。
【００２５】
また本発明に係る半導体装置では、前記第１の回路は、第Ｍの電源線と第（Ｍ＋１）の電源線との間に接続された第（Ｍ−１）の安定化用キャパシタを更に含み、前記第（Ｍ−１）の安定化用キャパシタが、前記第２の期間において第（Ｍ−１）の昇圧用キャパシタから放電された電荷を蓄積してもよい。
【００２６】
本発明によれば、第１の回路を構成する各構成要素に印加される電圧を低くすることができる。従って、製造コストを抑えることができるようになる。
【００２７】
また本発明に係る半導体装置では、第３〜第（Ｍ＋１）（Ｍは３以上の整数）の電源線を更に含み、前記第１の回路は、第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｍのスイッチ素子の一端が第（Ｍ＋１）の電源線に接続され、第１及び第２Ｍのスイッチ素子を除く残りのスイッチ素子が前記第１のスイッチ素子の他端と前記第２Ｍのスイッチ素子の他端との間に直列に接続された第１〜第２Ｍのスイッチ素子と、各昇圧用キャパシタの一端が、第ｊ（１≦ｊ≦２Ｍ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子が接続された第ｊの接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子が接続された第（ｊ＋２）の接続ノードに接続された第１〜第（Ｍ−１）の昇圧用キャパシタと、各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｍ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｍ−２）の安定化用キャパシタとを含み、前記第（Ｍ＋１）の電源線が、前記昇圧電源線に接続され、第ｒ（１≦ｒ≦２Ｍ−１、ｒは整数）のスイッチ素子と第（ｒ＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、前記第１及び第（Ｍ＋１）の電源線の間に、第１及び第２の電源線の間の電圧をＭ倍に昇圧した電圧を出力してもよい。
【００２８】
また本発明に係る半導体装置では、前記第１の回路は、第Ｍの電源線と第（Ｍ＋１）の電源線との間に接続された第（Ｍ−１）の安定化用キャパシタを更に含み、前記第（Ｍ−１）の安定化用キャパシタが、前記第２の期間において第（Ｍ−１）の昇圧用キャパシタから放電された電荷を蓄積してもよい。
【００２９】
また本発明に係る半導体装置では、各昇圧用キャパシタ及び各安定化用キャパシタには、前記第１及び第２の電源線の間の電圧が印加されてもよい。
【００３０】
本発明によれば、第１の回路を構成するスイッチ素子、昇圧用キャパシタ及び安定化用キャパシタを低耐圧の製造プロセスで作り込むことができるようになる。また、スイッチ素子を、一般的なＭＯＳトランジスタにより実現した場合、ＭＯＳトランジスタを低耐圧の製造プロセスで製造できるようになるので、ＭＯＳトランジスタのゲート容量による充放電電流を低減することができる。
【００３１】
更に、一般的なチャージポンプ回路と比較すると、半導体装置内に同じ面積を費やしてキャパシタを作り込み（コスト同じ）、同じ出力インピーダンスを得よう（能力同じ）とした場合、キャパシタの充放電の周波数を低減できるので、スイッチングに伴う消費電流を低減できる。更にまた、キャパシタを低耐圧の製造プロセスで作り込めるようになり、キャパシタの寄生容量による充放電電流を大幅に削減できる。
【００３２】
従って、負荷駆動能力を低下させることなく、低消費で昇圧電圧を生成する半導体装置を提供できる。
【００３３】
また本発明に係る半導体装置では、第３〜第（Ｍ＋１）（Ｍは３以上の整数）の電源線を更に含み、前記第１の回路は、第１及び第２のチャージポンプ回路を含み、前記第（Ｍ＋１）の電源線が、前記昇圧電源線に接続され、前記第１のチャージポンプ回路は、第ｊ１（１≦ｊ１≦Ｍ−１、ｊ１は整数）の昇圧用キャパシタが、第１の期間に第ｊ１の電源線と第（ｊ１＋１）の電源線との間に接続されると共に前記第１の期間経過後の第２の期間に第（ｊ１＋１）の電源線と第（ｊ１＋２）の電源線との間に接続される第１の群の第１〜第（Ｍ−１）の昇圧用キャパシタを含み、前記第２のチャージポンプ回路は、第ｊ２（１≦ｊ２≦Ｍ−１、ｊ２は整数）の昇圧用キャパシタが、前記第２の期間に第ｊ２の電源線と第（ｊ２＋１）の電源線との間に接続されると共に前記第１の期間に第（ｊ２＋１）の電源線と第（ｊ２＋２）の電源線との間に接続される第２の群の第１〜第（Ｍ−１）の昇圧用キャパシタを含んでもよい。
【００３４】
また本発明に係る半導体装置では、前記第１の回路は、第ｋ（１≦ｋ≦Ｍ−２、ｋは整数）の安定化用キャパシタが、第（ｋ＋１）の電源線と第（ｋ＋２）の電源線との間に接続された第１〜第（Ｍ−２）の安定化用キャパシタを含んでもよい。
【００３５】
また本発明に係る半導体装置では、前記第１の回路は、第Ｍの電源線と第（Ｍ＋１）の電源線との間に接続された第（Ｍ−１）の安定化用キャパシタを更に含んでもよい。
【００３６】
本発明によれば、第１の回路を構成する各構成要素に印加される電圧を低くすることができる。従って、製造コストを抑えることができるようになる。しかも、第１の期間では、第２のチャージポンプ回路により昇圧された電圧が第１及び第（Ｍ＋１）の電源線ＶＬ−１、ＶＬ−（Ｍ＋１）の間に出力される。また、第２の期間では、第１のチャージポンプ回路により昇圧された電圧が、第１及び第（Ｍ＋１）の電源線ＶＬ−１、ＶＬ−（Ｍ＋１）の間に出力される。従って、第１の期間及び第２の期間では、第（Ｍ＋１）の電源線に接続される負荷によって電流が引かれても、昇圧された電圧が降下されることがなく、安定した電圧を出力することができる。
【００３７】
また本発明に係る半導体装置では、第３〜第（Ｍ＋１）（Ｍは３以上の整数）の電源線を更に含み、前記第１の回路は、第１及び第２のチャージポンプ回路を含み、前記第（Ｍ＋１）の電源線が、前記昇圧電源線に接続され、前記第１のチャージポンプ回路は、第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｍのスイッチ素子の一端が第（Ｍ＋１）の電源線に接続され、第１及び第２Ｍのスイッチ素子を除く残りのスイッチ素子が前記第１のスイッチ素子の他端と前記第２Ｍのスイッチ素子の他端との間に直列に接続された第１の群の第１〜第２Ｍのスイッチ素子と、各昇圧用キャパシタの一端が、第ｊ１（１≦ｊ１≦２Ｍ−３、ｊ１は奇数）及び第（ｊ１＋１）のスイッチ素子が接続された第ｊ１の接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ１＋２）及び第（ｊ１＋３）のスイッチ素子が接続された第（ｊ１＋２）の接続ノードに接続された第１の群の第１〜第（Ｍ−１）の昇圧用キャパシタとを含み、前記第１の群の第ｒ１（１≦ｒ１≦２Ｍ−１、ｒ１は整数）のスイッチ素子と前記第１の群の第（ｒ１＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、前記第２のチャージポンプ回路は、第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｍのスイッチ素子の一端が第（ｍ＋１）の電源線に接続され、第１及び第２Ｍのスイッチ素子を除く残りのスイッチ素子が前記第１のスイッチ素子の他端と前記第２Ｍのスイッチ素子の他端との間に直列に接続された第２の群の第１〜第２Ｍのスイッチ素子と、各昇圧用キャパシタの一端が、第ｊ２（１≦ｊ２≦２Ｍ−３、ｊ２は奇数）及び第（ｊ２＋１）のスイッチ素子が接続された第ｊ２の接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ２＋２）及び第（ｊ２＋３）のスイッチ素子が接続された第（ｊ２＋２）の接続ノードに接続された第２の群の第１〜第（Ｍ−１）の昇圧用キャパシタとを含み、前記第２の群の第ｒ２（１≦ｒ２≦２Ｍ−１、ｒ２は整数）のスイッチ素子と前記第２の群の第（ｒ２＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、第１の期間では、前記第１の群の第ｒのスイッチ素子（１≦ｒ≦２Ｍ、ｒは整数）がオンとなるようにスイッチ制御されると共に、前記第２の群の第ｒのスイッチ素子がオフとなるようにスイッチ制御され、前記第１の期間の経過後の第２の期間では、前記第１の群の第ｒのスイッチ素子がオフとなるようにスイッチ制御されると共に、前記第２の群の第ｒのスイッチ素子がオンとなるようにスイッチ制御されてもよい。
【００３８】
また本発明に係る半導体装置では、前記第１の回路は、各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｍ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｍ−２）の安定化用キャパシタを含んでもよい。
【００３９】
また本発明に係る半導体装置では、前記第１の回路は、第Ｍの電源線と第（Ｍ＋１）の電源線との間に接続された第（Ｍ−１）の安定化用キャパシタを更に含んでもよい。
【００４０】
また本発明に係る半導体装置では、各昇圧用キャパシタには、前記第１及び第２の電源線の間の電圧が印加されてもよい。
【００４１】
本発明によれば、第１の回路を構成するスイッチ素子、昇圧用キャパシタや安定化用キャパシタを低耐圧の製造プロセスで作り込むことができるようになる。また、スイッチ素子を、一般的なＭＯＳトランジスタにより実現した場合、ＭＯＳトランジスタを低耐圧の製造プロセスで製造できるようになるので、ＭＯＳトランジスタのゲート容量による充放電電流を低減することができる。
【００４２】
更に、一般的なチャージポンプ回路と比較すると、半導体装置内に同じ面積を費やしてキャパシタを作り込み（コスト同じ）、同じ出力インピーダンスを得よう（能力同じ）とした場合、キャパシタの充放電の周波数を低減できるので、スイッチングに伴う消費電流を低減できる。更にまた、キャパシタを低耐圧の製造プロセスで作り込めるようになり、キャパシタの寄生容量による充放電電流を大幅に削減できる。
【００４３】
そして、第１の期間では、第２のチャージポンプ回路により昇圧された電圧が第１及び第（Ｍ＋１）の電源線ＶＬ−１、ＶＬ−（Ｍ＋１）の間に出力される。また、第２の期間では、第１のチャージポンプ回路により昇圧された電圧が、第１及び第（Ｍ＋１）の電源線ＶＬ−１、ＶＬ−（Ｍ＋１）の間に出力される。従って、第１の期間及び第２の期間では、第Ｍの電源線に接続される負荷によって電流が引かれても、昇圧された電圧が降下されることがなく、安定した電圧を出力することができる。
【００４４】
また本発明に係る半導体装置では、電圧を調整する電圧調整回路を含み、前記電圧調整回路によって調整された電圧が、前記第１及び第２の電源線の間の電圧として供給されてもよい。
【００４５】
また本発明に係る半導体装置では、前記電圧調整回路は、参照電圧と、前記第１及び第（Ｍ＋１）の電源線の間の電圧又は該電圧を分割した分割電圧との比較結果に基づいて、電圧を調整してもよい。
【００４６】
また本発明に係る半導体装置では、前記第１及び第（Ｍ＋１）の電源線の間の電圧を分割した分割電圧と、参照電圧との比較結果に基づいて、前記第１〜第２Ｍのスイッチ素子のオンオフ制御を行うためのスイッチ制御信号の周波数を変化させる電圧調整回路を含んでもよい。
【００４７】
また本発明に係る半導体装置では、前記第１及び第（Ｍ＋１）の電源線の間の電圧に基づいて多値の電圧を生成する多値電圧生成回路を含んでもよい。
【００４８】
本発明によれば、高精度で駆動用電圧を生成することができるので、表示品質の高い駆動を実現する半導体装置を提供できる。
【００４９】
また本発明に係る半導体装置では、前記多値電圧生成回路により生成された多値の電圧に基づいて電気光学装置を駆動するドライバ部を含んでもよい。
【００５０】
また本発明は、複数の走査線と、複数のデータ線と、複数の画素と、前記複数の走査線を駆動する走査ドライバと、前記複数のデータ線を駆動する上記記載の半導体装置とを含むことを表示装置に関係する。
【００５１】
本発明によれば、半導体装置の低コスト化及び低消費電力化を両立させることで、より低コストで低消費電力の表示装置を提供できる。
【００５２】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００５３】
１．  第１の実施形態
図１に、第１の実施形態における半導体装置の原理的な構成図を示す。半導体装置（集積回路装置（ＩＣ）、チップ）１０は、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧を、Ｍ×Ｎ（Ｍ＞Ｎ、Ｍ、Ｎは正の整数）倍に昇圧した出力電圧Ｖｏｕｔを生成する。出力電圧Ｖｏｕｔは、第１の電源線ＶＬ−１と出力電源線ＶＬＯとの間に出力される。
【００５４】
半導体装置１０は、第１及び第２の回路２０、３０、第１及び第２の端子Ｔ１、Ｔ２を含む。
【００５５】
第１の回路２０は、第１及び第２の電源線ＶＬ−１、ＶＬ−２と昇圧電源線ＶＬＵとに接続される。そして第１の回路２０は、チャージポンプ（Charge Pump）動作により第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧ＶをＭ倍に昇圧した電圧Ｍ・Ｖを第１の電源線ＶＬ−１と昇圧電源線ＶＬＵとの間に出力する。
【００５６】
第２の回路３０は、第１の電源線ＶＬ−１、昇圧電源線ＶＬＵ及び出力電源線ＶＬＯに接続される。そして、第２の回路３０は、複数のスイッチ素子を含む。これら複数のスイッチ素子のオン又はオフを行うことで、チャージポンプ動作が行われる。
【００５７】
第１の端子Ｔ１は、第１の電源線ＶＬ−１に電気的に接続される。第２の端子Ｔ２は、第２の回路３０の複数のスイッチ素子のうち少なくとも１つのスイッチ素子に電気的に接続される。
【００５８】
そして、第２の回路３０は、半導体装置１０の外部で第１及び第２の端子Ｔ１、Ｔ２の間に接続されるキャパシタＣと、第２の端子Ｔ２に接続されたスイッチ素子とを用いたチャージポンプ動作により、第１の電源線ＶＬ−１と出力電源線ＶＬＯとの間に、第１の電源線ＶＬ−１及び昇圧電源線ＶＬＵの間の電圧Ｍ・ＶをＮ倍に昇圧した電圧Ｎ・（Ｍ・Ｖ）を出力する。
【００５９】
このように半導体装置１０では、第１の回路２０がチャージポンプ回路として機能する。そして、第１及び第２の端子Ｔ１、Ｔ２の間に接続されたキャパシタＣと第２の回路３０とが、チャージポンプ回路として機能する。図１では、半導体装置１０に外付けされたキャパシタを１個としているが、半導体装置１０に外付けされた複数のキャパシタと、第２の回路３０とにより、昇圧回路として機能させるようにしてもよい。
【００６０】
Ｍ×Ｎ倍昇圧に必要なすべてのキャパシタを半導体装置１０に内蔵する場合に比べて、Ｍ倍昇圧に必要なキャパシタのみを内蔵させるため、Ｍ×Ｎ倍昇圧を行うための回路の面積の増大を最小限に抑えることができる。そして、ユーザに要求される、例えば１．８ボルトや３ボルトなどの多様な電圧Ｖの昇圧を同一バルクで実現することができる。従って、例えば１．８ボルトを６倍昇圧する電圧を用いるユーザに対する要求や、２．４ボルトを５倍昇圧する電圧を用いるユーザに対する要求を同時に満足させる半導体装置を提供できる。
【００６１】
更にまた、Ｎ倍昇圧のためのキャパシタのみを半導体装置１０に外付けするだけでよく、Ｍ×Ｎ倍昇圧に必要なすべてのキャパシタを半導体装置１０に外付けする場合に比べて、実装工程や実装面積を削減できる。
【００６２】
このため、第２の回路３０に外付けされるキャパシタの数が最小となることが望ましい。従って、ＭがＮより大きく、かつＮが２であることが望ましい。
【００６３】
ところで、Ｍ倍昇圧を行う第１の回路において、チャージポンプ動作を行うためのキャパシタは、半導体装置１０に内蔵される。一般的に、半導体装置内にキャパシタを内蔵すると、面積の増大によるコスト高を招く他に、充放電電流の増加によって消費電流が増加するとされている。
【００６４】
そこで、第１の実施形態では、第１の回路２０として、以下に述べるチャージポンプ回路を採用することで、消費電流の低減と低コスト化とを図る。
【００６５】
１．１  第１の回路
第１の実施形態における第１の回路２０は、複数のキャパシタを含み、いわゆるチャージポンプ方式により昇圧した電圧を出力する。即ち、第１の回路２０は、以下に述べるチャージポンプ回路を含む。
【００６６】
図２に、第１の実施形態における第１の回路２０の動作原理の説明図を示す。ここでは、Ｍ（Ｍは３以上の整数）倍昇圧について説明する。
【００６７】
第１の回路２０は、第１〜第（Ｍ＋１）の電源線ＶＬ−１〜ＶＬ−（Ｍ＋１）を用いてチャージポンプ動作を行う。そして第１の回路２０は、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧ＶをＭ倍に昇圧した昇圧電圧Ｍ・Ｖを、出力電圧Ｖｏｕｔとして第（Ｍ＋１）の電源線ＶＬ−（Ｍ＋１）に出力する。図２では、Ｍが５の場合（５倍昇圧時）の動作原理を示している。
【００６８】
第１の回路２０は、第１〜第（Ｍ−１）の昇圧用キャパシタＣｕ１〜Ｃｕ（Ｍ−１）と、第１〜第（Ｍ−２）の安定化用キャパシタＣｓ１〜Ｃｓ（Ｍ−２）とを含む。
【００６９】
第１〜第（Ｍ−１）の昇圧用キャパシタＣｕ１〜Ｃｕ（Ｍ−１）のうち第ｊ（１≦ｊ≦Ｍ−１、ｊは整数）の昇圧用キャパシタＣｕｊは、第１の期間に第ｊの電源線ＶＬ−ｊと第（ｊ＋１）の電源線ＶＬ−（ｊ＋１）との間に接続される。そして、第ｊの昇圧用キャパシタは、第１の期間経過後の第２の期間に、第（ｊ＋１）の電源線ＶＬ−（ｊ＋１）と第（ｊ＋２）の電源線ＶＬ−（ｊ＋２）との間に接続される。即ち第ｊの昇圧用キャパシタＣｕｊに接続される電源線は、第１及び第２の期間の各期間に応じて切り替えられる。
【００７０】
例えば第１の昇圧用キャパシタＣｕ１は、第１の期間に第１及び第２の電源線ＶＬ−１、ＶＬ−２の間に接続され、第２の期間に第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続される。第２の昇圧用キャパシタＣｕ２は、第１の期間に第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続され、第２の期間に第３及び第４の電源線ＶＬ−３、ＶＬ−４の間に接続される。第（Ｍ−１）の昇圧用キャパシタＣｕ（Ｍ−１）は、第１の期間に第（Ｍ−１）及び第Ｍの電源線ＶＬ−（Ｍ−１）、ＶＬ−Ｍの間に接続され、第２の期間に第Ｍ及び第（Ｍ＋１）の電源線ＶＬ−Ｍ、ＶＬ−（Ｍ＋１）の間に接続される。
【００７１】
また、第１〜第（Ｍ−２）の安定化用キャパシタＣｓ１〜Ｃｓ（Ｍ−２）のうち第ｋ（１≦ｋ≦Ｍ−２、ｋは整数）の安定化用キャパシタＣｓｋは、第（ｋ＋１）の電源線ＶＬ−（ｋ＋１）と第（ｋ＋２）の電源線ＶＬ−（ｋ＋２）との間に接続される。そして、第ｋの安定化用キャパシタＣｓｋは、第２の期間において第ｋの昇圧用キャパシタＣｕｋから放電された電荷を蓄積（充電）する。即ち第ｋの安定化用キャパシタＣｓｋに接続される電源線は、第１及び第２の期間の各期間において共通している。
【００７２】
例えば第１の安定化用キャパシタＣｓ１は、第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続される。そして第１の安定化用キャパシタＣｓ１は、第２の期間に第１の昇圧用キャパシタＣｕ１から放電された電荷を蓄積する。上述のように、第２の期間では、第１の安定化用キャパシタＣｓ１は第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続されている。第２の安定化用キャパシタＣｓ２は、第３及び第４の電源線ＶＬ−３、ＶＬ−４の間に接続される。そして第２の安定化用キャパシタＣｓ２は、第２の期間に第２の昇圧用キャパシタＣｕ２から放電された電荷を蓄積する。第（Ｍ−２）の安定化用キャパシタＣｓ（Ｍ−２）は、第（Ｍ−１）及び第Ｍの電源線ＶＬ−（Ｍ−１）、ＶＬ−Ｍの間に接続される。そして第（Ｍ−２）の安定化用キャパシタＣｓ（Ｍ−２）は、第２の期間に第（Ｍ−２）の昇圧用キャパシタＣｕ（Ｍ−２）から放電された電荷を蓄積する。
【００７３】
また第（Ｍ＋１）の電源線ＶＬ−（Ｍ＋１）は、図１に示す昇圧電源線ＶＬＵに接続されている。
【００７４】
このような第１の回路２０の原理的な動作について、図２に示すようにＭが５の場合を例に説明する。第１の電源線ＶＬ−１には、低電位側の接地電源電圧ＶＳＳが供給されている。第２の電源線ＶＬ−２には、高電位側のシステム電源電圧ＶＤＤが供給されている。第１及び第２の電源線ＶＬ−１、ＶＬ−２の間には電圧Ｖが印加される。
【００７５】
第１の期間では、第１の昇圧用キャパシタＣｕ１の両端に電圧Ｖが印加される。そして、第１の期間経過後の第２の期間では、第１の昇圧用キャパシタＣｕ１が、第２の及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続される。従って、第１の期間において第１の昇圧用キャパシタＣｕ１に蓄積された電荷が放電され、第１の安定化用キャパシタＣｓ１に蓄積される。これにより、第１の安定化用キャパシタＣｓ１の一端が接続される第２の電源線ＶＬ−２の電圧Ｖを基準に、第１の安定化用キャパシタＣｓ１の他端が接続される第３の電源線ＶＬ−３が電圧２・Ｖとなる。
【００７６】
同様にして、第１の期間に第２及び第３の昇圧用キャパシタＣｕ２、Ｃｕ３の各昇圧用キャパシタに蓄積された電荷が第２の期間に放電され、第２及び第３の安定化用キャパシタＣｓ２、Ｃｓ３の各安定化用キャパシタに蓄積される。
【００７７】
この結果、第４〜第６の電源線ＶＬ−４〜ＶＬ−６の電圧は、３・Ｖ、４・Ｖ、５・Ｖとなる。即ち第１の回路２０の出力電圧として、第１及び第６の電源線ＶＬ−１、ＶＬ−６の間には、電圧５・Ｖが印加される。
【００７８】
また第１の回路２０が、第Ｍの電源線ＶＬ−Ｍと第（Ｍ＋１）の電源線ＶＬ−（Ｍ＋１）との間に接続された第（Ｍ−１）の安定化用キャパシタＣｓ（Ｍ−１）を更に含み、第（Ｍ−１）の安定化用キャパシタＣｓ（Ｍ−１）が、第２の期間において第（Ｍ−１）の昇圧用キャパシタＣｕ（Ｍ−１）から放電された電荷を蓄積することが望ましい。即ちＭが５の場合、第５及び第６の電源線ＶＬ−５、ＶＬ−６の間に、第４の安定化用キャパシタＣｓ４が更に接続されることが望ましい。図２では、第（Ｍ−１）の安定化用キャパシタＣｓ（Ｍ−１）に相当する第４の安定化用キャパシタＣｓ４が接続されている。この場合、第４の安定化用キャパシタＣｓ４により第２の期間に昇圧された出力電圧Ｖｏｕｔを安定した状態で供給することができる。
【００７９】
更にまた、図２において、第１の回路２０が、第１の電源線ＶＬ−１と第（Ｍ＋１）の電源線ＶＬ−（Ｍ＋１）との間に接続されたキャパシタを更に含むことが望ましい。即ちＭが５の場合、第１及び第６の電源線ＶＬ−１、ＶＬ−６の間に、キャパシタが接続されることが望ましい。図２では、第１及び第（Ｍ＋１）の電源線ＶＬ−１、ＶＬ−（Ｍ＋１）に相当する第１及び第６の電源線ＶＬ−１、ＶＬ−６の間に、キャパシタＣ０が接続されている。この場合、第６の電源線ＶＬ−６に接続される負荷に依存した電圧レベルの低下を回避できる。
【００８０】
図３に、図２に示す第１の回路２０の構成例を示す。図３における第１の回路２０では、２つの電源線の間に直列に接続された２つのスイッチ素子を排他的にオンとなるように制御することで、第１及び第２の期間の各期間において、各昇圧用キャパシタにそれぞれ接続される電源線を切り替える。
【００８１】
図３に示す第１の回路２０は、第１〜第（Ｍ＋１）の電源線ＶＬ−１〜ＶＬ−（Ｍ＋１）を用いてチャージポンプ動作を行う。そして、第１の回路２０は、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧ＶをＭ倍に昇圧した昇圧電圧Ｍ・Ｖを、出力電圧Ｖｏｕｔとして、第（Ｍ＋１）の電源線ＶＬ−（Ｍ＋１）に出力する。第（Ｍ＋１）の電源線ＶＬ−（Ｍ＋１）は、図１における昇圧電源線ＶＬＵに接続される。図３では、Ｍが５の場合（５倍昇圧時）の構成例を示している。
【００８２】
第１の回路２０は、第１〜第２Ｍのスイッチ素子ＳＷ１〜ＳＷ２Ｍと、第１〜第（Ｍ−１）の昇圧用キャパシタＣｕ１〜Ｃｕ（Ｍ−１）と、第１〜第（Ｍ−２）の安定化用キャパシタＣｓ１〜Ｃｓ（Ｍ−２）とを含む。
【００８３】
第１〜第２Ｍのスイッチ素子の各スイッチ素子は、第１及び第（Ｍ＋１）の電源線ＶＬ−１、ＶＬ−（Ｍ＋１）の間に直列に接続されている。より具体的には、第１のスイッチ素子ＳＷ１の一端が第１の電源線ＶＬ−１に接続され、第２Ｍのスイッチ素子ＳＷ２Ｍの一端が第（Ｍ＋１）の電源線ＶＬ−（Ｍ＋１）に接続される。そして、第１及び第２Ｍのスイッチ素子ＳＷ１、ＳＷ２Ｍを除く残りのスイッチ素子ＳＷ２〜ＳＷ（２Ｍ−１）が、第１のスイッチ素子ＳＷ１の他端と第２Ｍのスイッチ素子ＳＷ２Ｍの他端との間に直列に接続される。
【００８４】
第１〜第（Ｍ−１）の昇圧用キャパシタＣｕ１〜Ｃｕ（Ｍ−１）の各昇圧用キャパシタの一端が、第ｊ（１≦ｊ≦２Ｍ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子ＳＷｊ、ＳＷ（ｊ＋１）が接続された第ｊの接続ノードＮＤ−ｊに接続される。そして、該昇圧用キャパシタの他端が、第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子ＳＷ（ｊ＋２）、ＳＷ（ｊ＋３）が接続された第（ｊ＋２）の接続ノードＮＤ−（ｊ＋２）に接続される。
【００８５】
即ち第１の昇圧用キャパシタＣｕ１は、第１及び第３の接続ノードＮＤ−１、ＮＤ−３の間に接続される。ここで、第１の接続ノードＮＤ−１は第１及び第２のスイッチ素子ＳＷ１、ＳＷ２が互いに接続されるノードであり、第３の接続ノードＮＤ−３は第３及び第４のスイッチ素子ＳＷ３、ＳＷ４が互いに接続されるノードである。第２の昇圧用キャパシタＣｕ２は、第３及び第５の接続ノードＮＤ−３、ＮＤ−５の間に接続される。ここで、第５の接続ノードＮＤ−５は、第５及び第６のスイッチ素子ＳＷ５、ＳＷ６が互いに接続されるノードである。同様に、第（Ｍ−１）の昇圧用キャパシタＣｕ（Ｍ−１）は、第（２Ｍ−３）及び第（２Ｍ−１）の接続ノードＮＤ−（２Ｍ−３）、ＮＤ−（２Ｍ−１）の間に接続される。ここで、第（２Ｍ−３）の接続ノードＮＤ（２Ｍ−３）は第（２Ｍ−３）及び第（２Ｍ−２）のスイッチ素子ＳＷ（２Ｍ−３）、ＳＷ（２Ｍ−２）が互いに接続されるノードであり、第（２Ｍ−１）の接続ノードＮＤ−（２Ｍ−１）は第（２Ｍ−１）及び第２Ｍのスイッチ素子ＳＷ（２Ｍ−１）、ＳＷ２Ｍが互いに接続されるノードである。
【００８６】
また図３において、第１〜第（Ｍ−２）の安定化用キャパシタＣｓ１〜Ｃｓ（Ｍ−２）の各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｍ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子ＳＷｋ、ＳＷ（ｋ＋１）が接続された第ｋの接続ノードＮＤ−ｋに接続される。そして、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子ＳＷ（ｋ＋２）、ＳＷ（ｋ＋３）が接続された第（ｋ＋２）の接続ノードＮＤ−（ｋ＋２）に接続される。
【００８７】
即ち第１の安定化用キャパシタＣｓ１は、第２及び第４の接続ノードＮＤ−２、ＮＤ−４の間に接続される。ここで、第２の接続ノードＮＤ−２は第２及び第３のスイッチ素子ＳＷ２、ＳＷ３が互いに接続されるノードであり、第４の接続ノードＮＤ−４は第４及び第５のスイッチ素子ＳＷ４、ＳＷ５が互いに接続されるノードである。第２の安定化用キャパシタＣｓ２は、第４及び第６の接続ノードＮＤ−４、ＮＤ−６の間に接続される。ここで、第６の接続ノードＮＤ−６は、第６及び第７のスイッチ素子ＳＷ６、ＳＷ７が互いに接続されるノードである。同様に、第（Ｍ−２）の安定化用キャパシタＣｓ（Ｍ−２）は、第（２Ｍ−４）及び第（２Ｍ−２）の接続ノードＮＤ−（２Ｍ−４）、ＮＤ−（２Ｍ−２）の間に接続される。ここで、第（２Ｍ−４）の接続ノードＮＤ（２Ｍ−４）は第（２Ｍ−４）及び第（２Ｍ−３）のスイッチ素子ＳＷ（２Ｍ−４）、ＳＷ（２Ｍ−３）が互いに接続されるノードであり、第（２Ｍ−２）の接続ノードＮＤ−（２Ｍ−２）は第（２Ｍ−２）及び第（２Ｍ−１）のスイッチ素子ＳＷ（２Ｍ−２）、ＳＷ（２Ｍ−１）が互いに接続されるノードである。
【００８８】
そして、図３における第１の回路２０では、第ｒ（１≦ｒ≦２Ｍ−１、ｒは整数）のスイッチ素子ＳＷｒと第（ｒ＋１）のスイッチ素子ＳＷ（ｒ＋１）とが排他的にオンとなるようにスイッチ制御され、第１及び第（Ｍ＋１）の電源線ＶＬ−１、ＶＬ−（Ｍ＋１）の間に、第１及び第２の電源線の間の電圧をＭ倍に昇圧した電圧Ｍ・Ｖを出力する。
【００８９】
図４に、図３における各スイッチ素子のスイッチ制御を行うスイッチ制御信号の動作を模式的に示す。
【００９０】
ここで、第１のスイッチ素子ＳＷ１のスイッチ制御（オンオフ制御）を行うスイッチ制御信号をＳ１、第２のスイッチ素子ＳＷ２のスイッチ制御を行うスイッチ制御信号をＳ２、・・・、第２Ｍのスイッチ素子ＳＷ２Ｍのスイッチ制御を行うスイッチ制御信号をＳ２Ｍとし、Ｍが５の場合のスイッチ制御信号Ｓ１〜Ｓ１０の動作タイミングを模式的に示す。各スイッチ制御信号は、図４に示すような動作を繰り返すクロック信号である。
【００９１】
またＨレベルのスイッチ制御信号により、各スイッチ素子はオンとなり、スイッチ素子の両端が電気的に接続されて導通状態となるものとする。またＬレベルのスイッチ制御信号により、各スイッチ素子はオフとなり、スイッチ素子の両端が電気的に切断されて非導通状態となるものとする。
【００９２】
スイッチ制御信号Ｓ１、Ｓ３、・・・、Ｓ９は、第１の期間においてＨレベルとなり、第２の期間においてＬレベルとなる。スイッチ制御信号Ｓ２、Ｓ４、・・・、Ｓ１０は、第１の期間においてＬレベルとなり、第２の期間においてＨレベルとなる。このようにして、第ｒのスイッチ素子ＳＷｒと第（ｒ＋１）のスイッチ素子ＳＷ（ｒ＋１）とが排他的にオンとなるようにスイッチ制御される。
【００９３】
このとき、第ｒのスイッチ素子ＳＷｒと第（ｒ＋１）のスイッチ素子ＳＷ（ｒ＋１）とが同時にオンとなる期間がなくなるようにスイッチ制御されることが望ましい。第ｒのスイッチ素子ＳＷｒと第（ｒ＋１）のスイッチ素子ＳＷ（ｒ＋１）とが同時にオンになると、貫通電流による消費電流の増加を招くからである。また図４では、第２の期間が、第１の期間経過後の次の期間となっているが、これに限定されるものではない。例えば第２の期間が、第１の期間経過後の所定の期間を置いて開始されてもよい。要は、第２の期間が、第１の期間経過後であればよい。
【００９４】
次に、図３に示す第１の回路２０の動作について、Ｍが５の場合（５倍昇圧）を例に、図５（Ａ）、（Ｂ）を参照しながら説明する。
【００９５】
図５（Ａ）は、第１の期間における図３の第１の回路２０のスイッチ状態を模式的に表したものである。図５（Ｂ）は、第２の期間における図３の第１の回路２０のスイッチ状態を模式的に表したものである。
【００９６】
第１の期間では、第１、第３、第５、第７及び第９のスイッチ素子ＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７、ＳＷ９がオンとなり、第２、第４、第６、第８及び第１０のスイッチ素子ＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８、ＳＷ１０がオフとなる（図５（Ａ））。第１の昇圧用キャパシタＣｕ１に着目すると、第１の期間中に第１の昇圧用キャパシタＣｕ１の両端には、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧Ｖ（Ｖ、０）が印加される。従って、第１の昇圧用キャパシタＣｕ１には、第１の期間中にその両端の電圧がＶとなるように電荷が蓄積される。
【００９７】
第２の期間では、第１、第３、第５、第７及び第９のスイッチ素子ＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７、ＳＷ９がオフとなり、第２、第４、第６、第８及び第１０のスイッチ素子ＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８、ＳＷ１０がオンとなる（図５（Ｂ））。これにより、第１の昇圧用キャパシタＣｕ１の一端には、第１の電源線ＶＬ−１に代えて第２の電源線ＶＬ−２が接続される。従って、第１の昇圧用キャパシタＣｕ１の他端は、電圧２・Ｖとなる。第１の昇圧用キャパシタＣｕ１の他端は、第３の電源線ＶＬ−３に接続されるため、第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続された第１の安定化用キャパシタＣｓ１の両端にも電圧Ｖが印加され、第１の安定化用キャパシタＣｓ１には、その両端の電圧がＶとなるように電荷が蓄積される。これにより、第１の安定化用キャパシタＣｓ１の他端の電圧は、２・Ｖとなる。
【００９８】
第２の昇圧用キャパシタＣｕ２についても、ほぼ同様である。即ち、第１の期間中では、第２の昇圧用キャパシタＣｕ２の一端には、第２の電源線ＶＬ−２が接続される。第２の電源線ＶＬ−２には、電圧Ｖが供給されているが、第１の昇圧用キャパシタＣｕ１の他端が接続されている。そして、第２の昇圧用キャパシタＣｕ２の他端には、第１の安定化用キャパシタＣｓ１の他端が接続される。そのため、第２の昇圧用キャパシタＣｕ２の両端には、電圧Ｖ（２Ｖ、Ｖ）が印加される。従って、第２の昇圧用キャパシタＣｕ２には、第１の期間中にその両端の電圧がＶとなるように電荷が蓄積される。
【００９９】
そして、第２の期間になると、第１の昇圧用キャパシタＣｕ１の他端の電圧が２・Ｖとなる。そのため、その一端が第１の昇圧用キャパシタＣｕ１に接続された第２の昇圧用キャパシタＣｕ２の他端の電圧は、３・Ｖとなる。第２の昇圧用キャパシタＣｕ２の他端は、第４の電源線ＶＬ−４に接続されるため、第３及び第４の電源線ＶＬ−３、ＶＬ−４の間に接続された第２の安定化用キャパシタＣｓ２の両端にも電圧Ｖが印加され、第２の安定化用キャパシタＣｓ２には、その両端の電圧がＶとなるように電荷が蓄積される。
【０１００】
第３及び第４の昇圧用キャパシタＣｕ３、Ｃｕ４の他端の電圧も、上記と同様に、チャージポンプ方式により昇圧された電圧となる。その結果、第６の電源線ＶＬ−６の電圧は５・Ｖとなり、出力電圧Ｖｏｕｔとして出力される。
【０１０１】
なお、図３、図５（Ａ）、（Ｂ）において、第１の回路２０が、第Ｍの電源線ＶＬ−Ｍと第（Ｍ＋１）の電源線ＶＬ−（Ｍ＋１）との間に接続された第（Ｍ−１）の安定化用キャパシタＣｓ（Ｍ−１）を更に含み、第（Ｍ−１）の安定化用キャパシタＣｓ（Ｍ−１）が、第２の期間において第（Ｍ−１）の昇圧用キャパシタＣｕ（Ｍ−１）から放電された電荷を蓄積することが望ましい。即ちＭが５の場合、第５及び第６の電源線ＶＬ−５、ＶＬ−６の間に、第４の安定化用キャパシタＣｓ４が更に接続されることが望ましい。図３、図５（Ａ）、（Ｂ）では、第（Ｍ−１）の安定化用キャパシタＣｓ（Ｍ−１）に相当する第４の安定化用キャパシタＣｓ４を破線で示している。この場合、第４の安定化用キャパシタＣｓ４により第２の期間に昇圧された出力電圧Ｖｏｕｔを安定した状態で供給することができる。
【０１０２】
更にまた、図３、図５（Ａ）、（Ｂ）において、第１の回路２０が、第１の電源線ＶＬ−１と第（Ｍ＋１）の電源線ＶＬ−（Ｍ＋１）との間に接続されたキャパシタを更に含むことが望ましい。即ちＭが５の場合、第１及び第６の電源線ＶＬ−１、ＶＬ−６の間に、キャパシタが接続されることが望ましい。図３、図５（Ａ）、（Ｂ）では、第１及び第（Ｍ＋１）の電源線ＶＬ−１、ＶＬ−（Ｍ＋１）に相当する第１及び第６の電源線ＶＬ−１、ＶＬ−６の間に、キャパシタＣ０が接続されている。この場合、第６の電源線ＶＬ−６に接続される負荷に依存した電圧レベルの低下を回避できる。
【０１０３】
以上のように第１の回路２０を構成することで、各昇圧用キャパシタ及び各安定化用キャパシタには、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧Ｖと同じ電圧が印加される。また、各スイッチ素子も、後述するように、昇圧した電圧Ｍ・Ｖではなく、電圧Ｖ又は電圧２・Ｖの振幅を有する信号に対する耐圧を有していればよい。従って、各昇圧用キャパシタ及び各安定化用キャパシタをＩＣ内に内蔵させる場合に、電圧Ｍ・Ｖの耐圧を有する高耐圧の製造プロセスを用いることなく低コスト化を実現する低耐圧の製造プロセスにより、スイッチ素子及びキャパシタを形成することができる。
【０１０４】
１．２  キャパシタを内蔵する半導体装置
次に、第１の回路２０を構成するチャージポンプ回路を内蔵する場合について説明する。
【０１０５】
図６に、図３に示す第１の回路２０を構成するチャージポンプ回路を内蔵する半導体装置の構成の概要を示す。図６において、図３に示す構成要素と同一部分には同一符号を付し、適宜説明を省略する。
【０１０６】
半導体装置（集積回路装置（ＩＣ）、チップ）１００は、図３に示す第１の回路２０を構成するチャージポンプ回路２００を含む。チャージポンプ回路２００は、第１〜第（Ｍ＋１）の電源線を用いてチャージポンプ動作を行う。
【０１０７】
半導体装置１００は、第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｍ（Ｍは３以上の整数）のスイッチ素子の一端が第（Ｍ＋１）の電源線に接続され、第１及び第２Ｍのスイッチ素子を除く残りのスイッチ素子が第１のスイッチ素子の他端と第２Ｍのスイッチ素子の他端との間に直列に接続された第１〜第２Ｍのスイッチ素子と、各昇圧用キャパシタの一端が第ｊ（１≦ｊ≦２Ｍ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子が接続された第ｊの接続ノードに接続され、該昇圧用キャパシタの他端が第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子が接続された第（ｊ＋２）の接続ノードに接続された第１〜第（Ｍ−１）の昇圧用キャパシタと、各安定化用キャパシタの一端が第ｋ（２≦ｋ≦２Ｍ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｍ−２）の安定化用キャパシタとを含む。そして、半導体装置１００では、第ｒ（１≦ｒ≦２Ｍ−１、ｒは整数）のスイッチ素子と第（ｒ＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御される。
【０１０８】
チャージポンプ回路２００は、第Ｍの電源線と第（Ｍ＋１）の電源線との間に接続された第（Ｍ−１）の安定化用キャパシタを更に含み、第（Ｍ−１）の安定化用キャパシタが、第２の期間において第（Ｍ−１）の昇圧用キャパシタから放電された電荷を蓄積するようにしてもよい。
【０１０９】
図６では、Ｍが５の場合（５倍昇圧）のチャージポンプ回路２００の構成を示し、第（Ｍ−１）の安定化用キャパシタＣｓ（Ｍ−１）に相当する第４の安定化用キャパシタＣｓ４が第５及び第６の電源線ＶＬ−５、ＶＬ−６の間に接続されている。
【０１１０】
半導体装置１００は、チャージポンプ回路２００の昇圧用キャパシタ及び安定化用キャパシタを内蔵する。図６では、チャージポンプ回路２００の第１〜第４の昇圧用キャパシタＣｕ１〜Ｃｕ４及び第１〜第４の安定化用キャパシタＣｓ１〜Ｃｓ４が半導体装置１００に内蔵される。
【０１１１】
そして、半導体装置１００では、昇圧した電圧を安定化させるためのキャパシタのみが外付けされる。より具体的には、半導体装置１００は、第１及び第（Ｍ＋１）の電源線ＶＬ−１、ＶＬ−（Ｍ＋１）と電気的に接続された第１及び第２の端子Ｔ１、Ｔ２を含み、半導体装置１００の外部で、第１及び第２の端子Ｔ１、Ｔ２の間にキャパシタＣ０が接続される。図６では、半導体装置１００は、第１及び第６の電源線ＶＬ−１、ＶＬ−６と電気的に接続された第１及び第２の端子Ｔ１、Ｔ２を含み、半導体装置１００の外部で、第１及び第２の端子Ｔ１、Ｔ２の間にキャパシタＣ０が接続される。
【０１１２】
チャージポンプ回路２００の各スイッチ素子は、金属酸化膜半導体（Metal-Oxide Semiconductor：ＭＯＳ）トランジスタにより構成される。より具体的には、第１のスイッチ素子ＳＷ１は、ｎチャネル型ＭＯＳトランジスタＴｒ１により構成される。第２〜第１０のスイッチ素子ＳＷ２〜ＳＷ１０は、ｐチャネル型ＭＯＳトランジスタＴｒ２〜Ｔｒ１０により構成される。
【０１１３】
従って、スイッチ素子としてＭＯＳトランジスタのオンオフ制御を行うスイッチ制御信号Ｓ１〜Ｓ１０は、図７に示すようなタイミングとなる。なお、ＭＯＳトランジスタＴｒ１とＭＯＳトランジスタＴｒ２のスイッチ制御信号Ｓ１、Ｓ２として、スイッチ制御信号Ｓ０を用いる。
【０１１４】
なお、図６では、ＭＯＳトランジスタごとに、第１及び第２の期間における導通状態を、“○”（オン）又は“×”（オフ）で示している。左側には第１期間における導通状態、右側には第２の期間における導通状態を示している。
【０１１５】
また図６では、昇圧用キャパシタごとに、第１及び第２の期間において、該昇圧用キャパシタの両端に印加される電圧を示している。左側には第１期間において印加される電圧、右側には第２の期間において印加される電圧を示している。
【０１１６】
このようにチャージポンプ回路２００の動作は図３、図４及び図５（Ａ）、（Ｂ）で説明した内容と同様である。従って、その説明を省略する。
【０１１７】
１．３  出力インピーダンス
次に、チャージポンプ回路２００の効果を説明するために、チャージポンプ回路２００の出力インピーダンスを求める。
【０１１８】
チャージポンプ回路２００の出力インピーダンスＺは、次式（１）に示すように、昇圧した出力電圧Ｖｏｕｔが供給される第６の電源線ＶＬ−６から電流Ｉを引いたときに第６の電源線ＶＬ−６の電圧が降下する傾きに対応する。
【０１１９】
Ｖｏｕｔ＝Ｉ・Ｚ      ・・・（１）
チャージポンプ回路の能力は、該チャージポンプ回路の出力インピーダンスを用いることによって表すことができる。出力インピーダンスの値が小さいほど、負荷により電流が引かれたときの電圧の降下が小さくなることを意味する。従って、出力インピーダンスの値が小さいほどチャージポンプ回路の能力（電荷供給能力、負荷駆動能力）が高く、出力インピーダンスの値が大きいほどチャージポンプ回路の能力が低いことを表す。チャージポンプ回路の能力は、高い方が望ましい。
【０１２０】
チャージポンプ回路２００の出力インピーダンスは、次のように簡略化して求められる。
【０１２１】
図８（Ａ）、（Ｂ）に、チャージポンプ回路２００の等価回路を示す。図８（Ａ）は、第１の期間におけるチャージポンプ回路２００の等価回路を示す。図８（Ｂ）は、第２の期間におけるチャージポンプ回路２００の等価回路を示す。ここで、各等価回路中の抵抗素子は、ＭＯＳトランジスタのオン抵抗を示している。また各等価回路中の電源は、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間に、電圧Ｖが印加されていることを示している。
【０１２２】
次に、各等価回路を用いて、チャージポンプ回路２００のチャージポンプ動作を８つの状態に分けて考える。そして、各状態におけるインピーダンスを求める。
【０１２３】
図９（Ａ）〜（Ｄ）に、チャージポンプ回路２００のチャージポンプ動作の前半の４状態の等価回路を示す。
【０１２４】
図１０（Ａ）〜（Ｄ）に、チャージポンプ回路２００のチャージポンプ動作の後半の４状態の等価回路を示す。
【０１２５】
即ち図９（Ａ）は、ＭＯＳトランジスタＴｒ１、Ｔｒ３がオンの状態の等価回路である。図９（Ｂ）は、ＭＯＳトランジスタＴｒ２、Ｔｒ４がオンの状態の等価回路である。図９（Ｃ）は、ＭＯＳトランジスタＴｒ３、Ｔｒ５がオンの状態の等価回路である。図９（Ｄ）は、ＭＯＳトランジスタＴｒ４、Ｔｒ６がオンの状態の等価回路である。
【０１２６】
また図１０（Ａ）は、ＭＯＳトランジスタＴｒ５、Ｔｒ７がオンの状態の等価回路である。図１０（Ｂ）は、ＭＯＳトランジスタＴｒ６、Ｔｒ８がオンの状態の等価回路である。図１０（Ｃ）は、ＭＯＳトランジスタＴｒ７、Ｔｒ９がオンの状態の等価回路である。図１０（Ｄ）は、ＭＯＳトランジスタＴｒ８、Ｔｒ１０がオンの状態の等価回路である。
【０１２７】
次に、各ＭＯＳトランジスタのオン抵抗の抵抗値をｒとする。そして、図９（Ａ）〜（Ｄ）、図１０（Ａ）〜（Ｄ）の各状態において、インピーダンスをＤＣ成分とＡＣ成分とに分ける。
【０１２８】
各状態のインピーダンスのＤＣ成分は、それぞれ２つのＭＯＳトランジスタのオン抵抗分であるため、２ｒである。
【０１２９】
また各状態で流れる電流ｉは、ｉ＝ｃｆＶにより求められる。ここで、ｆはスイッチング周波数である。インピーダンスのＡＣ成分は各状態のスイッチングにより生じるため、１／（ｃ・ｆ）となる。即ち、図９（Ａ）に示す状態から図９（Ｂ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｕ１・ｆ）となる。
【０１３０】
同様に、図９（Ｂ）に示す状態から図９（Ｃ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｓ１・ｆ）となる。図９（Ｃ）に示す状態から図９（Ｄ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｕ２・ｆ）となる。図９（Ｄ）に示す状態から図１０（Ａ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｓ２・ｆ）となる。図１０（Ａ）に示す状態から図１０（Ｂ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｕ３・ｆ）となる。図１０（Ｂ）に示す状態から図１０（Ｃ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｓ３・ｆ）となる。図１０（Ｃ）に示す状態から図１０（Ｄ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｕ４・ｆ）となる。
【０１３１】
ここで、各昇圧用キャパシタ及び各安定化用キャパシタの容量値をｃとする。出力インピーダンスＺは、インピーダンスのＤＣ成分とＡＣ成分の和となるので、次の（２）式により表される。
【０１３２】
Ｚ＝８×２ｒ＋７×１／（ｃ・ｆ）＝１６ｒ＋７／（ｃ・ｆ）  ・・・（２）
なお、Ｍ倍昇圧の場合、出力インピーダンスの一般式は次の（３）式により表される。
【０１３３】
0003675456.tif 000002
【０１３４】
１．４  比較例
次に、図６に示すチャージポンプ回路２００との対比のため、比較例におけるチャージポンプ回路について説明する。
【０１３５】
図１１に、比較例におけるチャージポンプ回路の構成例を示す。ここで、図６に示すチャージポンプ回路２００と同一部分には同一符号を付している。
【０１３６】
比較例におけるチャージポンプ回路３００は、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２、第１〜第（Ｍ＋２）の出力電源線ＶＬＯ−１〜ＶＬＯ−（Ｍ＋２）を有する。そして、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間の電圧ＶをＭ倍に昇圧した昇圧電圧Ｍ・Ｖを、出力電圧Ｖｏｕｔとして、第（Ｍ＋２）の出力電源線ＶＬＯ−（Ｍ＋２）に出力する。
【０１３７】
チャージポンプ回路３００は、低耐圧の第１〜第４のスイッチ素子としてのｎチャネル型ＭＯＳトランジスタＬＮ１、ＬＮ２とｐチャネル型ＭＯＳトランジスタＬＰ１、ＬＰ２とを含む。またチャージポンプ回路３００は、高耐圧の第１〜第Ｍのスイッチ素子としてのｐチャネル型ＭＯＳトランジスタＨＰ１〜ＨＰＭを含む。
【０１３８】
第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間に、ＭＯＳトランジスタＬＰ１、ＬＮ１が直列に接続される。ＭＯＳトランジスタＬＰ１、ＬＮ１は、スイッチ制御信号Ｓ１Ｃによりオンオフ制御される。また第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間に、ＭＯＳトランジスタＬＰ２、ＬＮ２が直列に接続される。ＭＯＳトランジスタＬＰ２、ＬＮ２は、スイッチ制御信号Ｓ２Ｃによりオンオフ制御される。
【０１３９】
第２の電源線ＶＬＣ−２と第（Ｍ＋２）の出力電源線ＶＬＯ−（Ｍ＋２）との間に、ＭＯＳトランジスタＨＰ１〜ＨＰＭが直列に接続される。ＭＯＳトランジスタＨＰ１のドレイン端子が第２の電源線ＶＬＣ−２に接続される。ＭＯＳトランジスタＨＰＭのソース端子が第（Ｍ＋２）の出力電源線ＶＬＯ−（Ｍ＋２）に接続される。ＭＯＳトランジスタＨＰ１〜ＨＰＭは、スイッチ制御信号Ｓ３Ｃ〜Ｓ（Ｍ＋２）Ｃによりオンオフ制御される。
【０１４０】
第１の出力電源線ＶＬＯ−１は、ＭＯＳトランジスタＬＮ２のドレイン端子とＭＯＳトランジスタＬＰ２のドレイン端子とに接続される。第２の出力電源線ＶＬＯ−２は、ＭＯＳトランジスタＬＮ１のドレイン端子とＭＯＳトランジスタＬＰ１のドレイン端子とに接続される。
【０１４１】
Ｍが奇数の場合、第２の出力電源線ＶＬＯ−２とＭＯＳトランジスタＨＰｑ（１≦ｑ≦Ｍ、ｑは偶数）との間にそれぞれフライングコンデンサが接続される。従って、（Ｍ−１）／２個のフライングコンデンサが第２の出力電源線ＶＬＯ−２に接続される。また第１の出力電源線ＶＬＯ−１とＭＯＳトランジスタＨＰｔ（２≦ｔ≦Ｍ、ｔは奇数）との間にそれぞれフライングコンデンサが接続される。従って、（Ｍ−１）／２個のフライングコンデンサが第１の出力電源線ＶＬＯ−１に接続される。
【０１４２】
一方、Ｍが偶数の場合、第２の出力電源線ＶＬＯ−２とＭＯＳトランジスタＨＰｑ（１≦ｑ≦Ｍ、ｑは偶数）との間にそれぞれフライングコンデンサが接続される。従って、Ｍ／２個のフライングコンデンサが第２の出力電源線ＶＬＯ−２に接続される。また第１の出力電源線ＶＬＯ−１とＭＯＳトランジスタＨＰｔ（２≦ｔ≦Ｍ、ｔは奇数）との間にそれぞれフライングコンデンサが接続される。従って、（Ｍ／２−１）個のフライングコンデンサが第１の出力電源線ＶＬＯ−１に接続される。
【０１４３】
図１１は、Ｍが５の場合（５倍昇圧時）の構成例を示している。また、出力電圧Ｖｏｕｔの安定化を図るため、出力電圧Ｖｏｕｔが出力される第７の出力電源線ＶＬＯ−７と、第１の電源線ＶＬＣ−１との間にキャパシタＣ５が接続される。
【０１４４】
なお、図１１では、図６と同様に、ＭＯＳトランジスタごとに、第１及び第２の期間における導通状態を、“○”（オン）又は“×”（オフ）で示している。左側には第１期間における導通状態、右側には第２の期間における導通状態を示している。
【０１４５】
また図１１では、フライングコンデンサごとに、第１及び第２の期間において、該フライングコンデンサの両端に印加される電圧を示している。左側には第１期間において印加される電圧、右側には第２の期間において印加される電圧を示している。
【０１４６】
図１２に、比較例におけるチャージポンプ回路の動作原理の説明図を示す。このように、第１及び第２の期間を繰り返すことによるチャージポンプ方式により、第（Ｍ＋２）の出力電源線ＶＬＯ−（Ｍ＋２）（図１２では第７の出力電源線ＶＬＯ−７）には、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間の電圧をＭ倍に昇圧した昇圧電圧が出力電圧Ｖｏｕｔとして出力される。
【０１４７】
比較例におけるチャージポンプ回路３００の出力インピーダンスは、次のように簡略化して求められる。
【０１４８】
図１３（Ａ）、（Ｂ）に、比較例におけるチャージポンプ回路３００の等価回路を示す。図１３（Ａ）は、第１の期間におけるチャージポンプ回路３００の等価回路を示す。図１３（Ｂ）は、第２の期間におけるチャージポンプ回路３００の等価回路を示す。ここで、各等価回路中の抵抗素子は、ＭＯＳトランジスタのオン抵抗を示している。また各等価回路中の電源は、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間に、電圧Ｖが印加されていることを示している。
【０１４９】
次に、各等価回路を用いて、チャージポンプ回路３００のチャージポンプ動作を５つの状態に分けて考える。そして、各状態におけるインピーダンスを求める。
【０１５０】
図１４（Ａ）〜（Ｅ）に、チャージポンプ回路３００のチャージポンプ動作の５状態の等価回路を示す。
【０１５１】
即ち図１４（Ａ）は、ＭＯＳトランジスタＨＰ１、ＬＮ１がオンの状態の等価回路である。図１４（Ｂ）は、ＭＯＳトランジスタＨＰ２、ＬＮ２がオンの状態の等価回路である。図１４（Ｃ）は、ＭＯＳトランジスタＨＰ３、ＬＮ１がオンの状態の等価回路である。図１４（Ｄ）は、ＭＯＳトランジスタＨＰ４、ＬＮ２がオンの状態の等価回路である。図１４（Ｅ）は、ＭＯＳトランジスタＨＰ５、ＬＰ２がオンの状態の等価回路である。
【０１５２】
次に、各ＭＯＳトランジスタのオン抵抗の抵抗値をｒとする。そして、図１４（Ａ）〜（Ｅ）の各状態において、インピーダンスをＤＣ成分とＡＣ成分とに分ける。
【０１５３】
図１４（Ａ）、（Ｅ）の各状態のインピーダンスのＤＣ成分は２ｒである。図１４（Ｂ）〜（Ｄ）の各状態のインピーダンスのＤＣ成分は３ｒである。
【０１５４】
またインピーダンスのＡＣ成分は、上述と同様に求められる。即ち、図１４（Ａ）に示す状態から図１４（Ｂ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃ１・ｆ）となる。図１４（Ｂ）に示す状態から図１４（Ｃ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃ２・ｆ）となる。図１４（Ｃ）に示す状態から図１４（Ｄ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃ３・ｆ）となる。図１４（Ｄ）に示す状態から図１４（Ｅ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃ４・ｆ）となる。
【０１５５】
ここで、各フライングコンデンサの容量値をｃとする。出力インピーダンスＺｃは、インピーダンスのＤＣ成分とＡＣ成分の和となるので、次の（４）式により表される。なお、第７の出力電源線ＶＬＯ−７に接続される負荷によりキャパシタＣ５についてのＡＣ成分も発生するが、キャパシタＣ５は外付け容量として設けられ、他のフライングコンデンサＣ１〜Ｃ４に比べて、その容量値が十分大きい。従って、インピーダンスとしては、フライングコンデンサＣ１〜Ｃ４が支配的となり、キャパシタＣ５によるＡＣ成分については無視できる。
【０１５６】
0003675456.tif 000003
なお、Ｍ倍昇圧の場合、出力インピーダンスの一般式は次の（５）式により表される。
【０１５７】
0003675456.tif 000004
【０１５８】
１．５  比較例との対比
図６に示すチャージポンプ回路２００の構成と、図１１に示す比較例におけるチャージポンプ回路３００の構成とを対比する。両回路は、同じ５倍昇圧を実現するにも関わらず、チャージポンプ回路２００では、キャパシタの数と、スイッチ素子の数とが増える。
【０１５９】
また、図６に示す第１の実施形態におけるチャージポンプ回路２００の出力インピーダンスＺと、図１１に示す比較例におけるチャージポンプ回路３００の出力インピーダンスＺｃとを対比する。（２）式及び（４）式より、出力インピーダンスＺｃの方が、出力インピーダンスＺより小さい。
【０１６０】
以上より、一般的には、第１の実施形態におけるチャージポンプ回路２００を採用するよりも、比較例におけるチャージポンプ回路３００を採用することが有利であると考えられる。
【０１６１】
ところが、チャージポンプ回路を構成するキャパシタを半導体装置内に内蔵させる場合、第１の実施形態におけるチャージポンプ回路２００では、昇圧用キャパシタ及び安定化用キャパシタのすべてを低耐圧の製造プロセスで製造することができる。これに対して、比較例におけるチャージポンプ回路３００は、ＭＯＳトランジスタＨＰ１〜ＨＰ５、フラングコンデンサＣ２〜Ｃ４を高耐圧プロセスで製造する必要がある。
【０１６２】
ここで、低耐圧とは、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２（ＶＬ−１、ＶＬ−２）の間の電圧Ｖ（例えば１．８ボルト〜３．３ボルト）により定められる設計ルール上の耐圧である。これに対して高耐圧とは、例えば１０ボルト〜２０ボルトといった高電圧に対する設計ルール上の耐圧である。
【０１６３】
低耐圧の製造プロセスを用いるか、或いは高耐圧の製造プロセスを用いるかにより、半導体装置内で作り込まれるキャパシタの両電極間の膜厚が変わってくる。低耐圧の製造プロセスで作り込まれるキャパシタでは、その両電極間の膜厚をより一層薄くでき、単位面積当たりの容量値を大きくできる。即ち、ある容量値を得る場合、高耐圧の製造プロセスで作り込まれるキャパシタの面積より、低耐圧の製造プロセスで作り込まれるキャパシタの面積をより小さくできる。また、半導体装置内に内蔵させることを考慮すると、キャパシタの数の増加の影響を小さくできる。
【０１６４】
従って、同じ面積を費やして半導体装置内にキャパシタを内蔵させる場合、比較例におけるチャージポンプ回路３００に比べて、第１の実施形態におけるチャージポンプ回路２００の方がよい。
【０１６５】
そして、第１の実施形態におけるチャージポンプ回路２００のキャパシタを内蔵させることで、以下のような利点を有する。
【０１６６】
第１に、スイッチング素子としてのＭＯＳトランジスタを低耐圧の製造プロセスで製造できるようになるので、ＭＯＳトランジスタのゲート容量による充放電電流を低減することができる。同じオン抵抗を実現する高耐圧用のＭＯＳトランジスタと比べて、低耐圧用のＭＯＳトランジスタのチャネル幅を狭くでき、図６に示すように充放電電圧は低電圧である。これに対して、図１１では、充放電電圧がＶ〜５・Ｖであり、５・Ｖは高電圧である。従って、低耐圧用のＭＯＳトランジスタを採用することにより、ゲート膜厚が薄くなり、ゲート容量が大きくなる影響を考慮しても、ゲート容量による充放電電流を低減できる。
【０１６７】
第２に、第１の実施形態におけるチャージポンプ回路２００と、比較例におけるチャージポンプ回路３００とについて、半導体装置内に同じ面積を費やしてキャパシタを作り込み（コスト同じ）、同じ出力インピーダンスを得よう（能力同じ）とした場合、第１の実施形態におけるチャージポンプ回路２００によれば、比較例におけるチャージポンプ回路３００に比べて、スイッチングに伴う消費電流を低減できる。
【０１６８】
この点について説明する。チャージポンプ回路のキャパシタに電荷を充電するための十分な時間が必要であるため、時定数Ｃ・ｒは１／２ｆ（電荷が充放電される周波数）より十分小さいものと考えることができる。ここで、例えば時定数Ｃ・ｒが、スイッチ制御信号のパルスの１０分の１であるものとする。また、チャージポンプ回路２００とチャージポンプ回路３００のキャパシタの容量値が同一で、ＭＯＳトランジスタのオン抵抗の抵抗値が同一であるものとする。
【０１６９】
Ｃ・ｒ＝１／（２０・ｆ）      ・・・（６）
従って、（６）式を、（２）式及び（４）式に代入すると、次の（７）式及び（８）式が求められる。
【０１７０】
Ｚ  ＝１３／（２０・Ｃａ・ｆａ）＋４／（Ｃａ・ｆａ）  ・・・（７）
Ｚｃ＝１６／（２０・Ｃｂ・ｆｂ）＋７／（Ｃｂ・ｆｂ）  ・・・（８）
（７）式及び（８）式において、Ｃａはチャージポンプ回路３００におけるキャパシタの１個当たりの容量値であり、Ｃｂはチャージポンプ回路２００におけるキャパシタの１個当たりの容量値とする。また、ｆａはチャージポンプ回路３００における各キャパシタに電荷が充放電される周波数であり、ｆｂはチャージポンプ回路２００における各キャパシタに電荷が充放電される周波数である。
【０１７１】
チャージポンプ回路２００の出力インピーダンスＺと、チャージポンプ回路３００の出力インピーダンスＺｃとを同一にするためには、（７）式及び（８）式より、Ｚ＝Ｚｃである。これにより、次の（９）式が求められる。
【０１７２】
0003675456.tif 000005
低耐圧の製造プロセスによりキャパシタＣＬＶを製造する場合の絶縁酸化膜の膜厚を１０ナノメートル（ｎｍ）とし、例えば１６ボルトの高耐圧の製造プロセスによりキャパシタＣＨＶを製造する場合の絶縁酸化膜の膜厚を５５ｎｍとする。このとき、単位面積当たりの容量比は、次の（１０）式で表される。
【０１７３】
ＣＬＶ＝５．５・ＣＨＶ                          ・・・（１０）
図１１に示すチャージポンプ回路３００では、フライングコンデンサ（キャパシタ）Ｃ１のみが低耐圧、フライングコンデンサＣ２〜Ｃ４が高耐圧である必要がある。そのため、すべてのキャパシタの容量値を同一とするためには、全体の面積をＳとして、次のようになる。
【０１７４】
低耐圧用キャパシタの面積          ：０．０５７・Ｓ  ・・・（１１）
高耐圧用キャパシタ１個当たりの面積：０．３１４・Ｓ  ・・・（１２）
一方、図６に示すチャージポンプ回路２００では、昇圧用キャパシタ及び安定化用キャパシタすべての計８個とも低耐圧で済むため、全体の面積をＳとして、次のようになる。
【０１７５】
低耐圧用キャパシタの面積          ：０．１２５・Ｓ  ・・・（１３）
従って、チャージポンプ回路３００のキャパシタ１個の容量値Ｃａと、チャージポンプ回路２００のキャパシタ１個当たりの容量値Ｃｂとの合計を同一面積で実現するためには、次の関係式が成り立つ。
【０１７６】
Ｃｂ＝（０．１２５／０．０５７）・Ｃａ＝２．１９・Ｃａ  ・・・（１４）
（１４）式を、（９）式に代入すると、ｆｂとｆａの関係が（１５）式のようになる。
【０１７７】
ｆｂ＝０．７７・ｆａ      ・・・（１５）
（１５）式は、第１の実施形態におけるチャージポンプ回路２００の充放電の周波数ｆｂが、比較例におけるチャージポンプ回路３００の充放電の周波数ｆａの０．７７倍であることを示す。従って、第１の実施形態によれば、充放電の周波数を低減することができる。即ち、スイッチ制御信号の周波数低減によるスイッチ素子のスイッチングに伴う消費電流を低減することができる。
【０１７８】
また、第１の実施形態におけるチャージポンプ回路２００のキャパシタを内蔵させる利点の第３の点は、以下の通りである。
【０１７９】
即ち、第１の実施形態におけるチャージポンプ回路２００と、比較例におけるチャージポンプ回路３００とについて、半導体装置内に同じ面積を費やしてキャパシタを作り込み（コスト同じ）、同じ出力インピーダンスを得よう（能力同じ）とした場合、第１の実施形態におけるチャージポンプ回路２００によれば、比較例におけるチャージポンプ回路３００に比べて、キャパシタの寄生容量による充放電電流を低減できる。
【０１８０】
図１５に、半導体装置内に内蔵されるキャパシタの寄生容量の説明図を示す。半導体装置内にキャパシタを内蔵させる場合、半導体装置を構成する例えばｐ型シリコン基板（広義には半導体基板）４００に、ｎ型ウェル領域（広義には不純物領域）４１０が形成される。そして、ｎ型ウェル領域４１０上に、絶縁酸化膜（広義には絶縁層）４２０が形成される。そして、絶縁酸化膜４２０の上に、ポリシリコン膜（広義には導電層）４３０が形成される。
【０１８１】
キャパシタは、絶縁酸化膜４２０を介して、ｎ型ウェル領域４１０及びポリシリコン膜４３０の間に形成される。そして、ｐ型シリコン基板４００とｎ型ウェル領域４１０との接合容量が寄生容量となる。
【０１８２】
比較例におけるチャージポンプ回路３００では、図１１に示すように、フライングコンデンサとしてのキャパシタＣ１〜Ｃ４のすべてに、電圧ΔＶの充放電が行われる。図１１では、キャパシタＣ１〜Ｃ４の寄生容量をＣｘ１〜Ｃｘ４として示している。単位面積当たりの寄生容量をＣｉとすると、寄生容量による充放電電流Ｉａは、次の式で表すことができる。
【０１８３】
Ｉａ＝Ｃｉ・Ｓ・Ｖ・ｆａ          ・・・（１６）
一方、第１の実施形態におけるチャージポンプ回路２００では、安定化用キャパシタの充放電が繰り返されることなく、昇圧用キャパシタのみで充放電が繰り返される。従って、８個のキャパシタのうちの半分の４個のキャパシタの寄生容量が充放電電流を発生させる。図６では、第１〜第４の昇圧用キャパシタＣｕ１〜Ｃｕ４の寄生容量をＣｙ１〜Ｃｙ４として示している。第１〜第４の昇圧用キャパシタＣｕ１〜Ｃｕ４の寄生容量をＣｙ１〜Ｃｙ４による充放電電流Ｉｂは、次の式で表すことができる。
【０１８４】
Ｉｂ＝Ｃｉ・（Ｓ／２）・Ｖ・ｆｂ        ・・・（１７）
（１６）式及び（１７）式により、ＩａとＩｂの関係を求め、（１５）式を代入すると次式のようになる。
【０１８５】
Ｉｂ＝Ｉａ／２＝０．３８・Ｉａ        ・・・（１８）
（１８）式は、第１の実施形態におけるチャージポンプ回路２００のキャパシタの寄生容量の充放電電流Ｉｂが、比較例におけるチャージポンプ回路３００のキャパシタの寄生容量の充放電電流Ｉａの０．３８倍であることを示す。従って、第１の実施形態によれば、キャパシタの寄生容量による充放電電流を大幅に削減できる。
【０１８６】
以上のように、比較例におけるチャージポンプ回路３００と対比した場合、第１の実施形態のチャージポンプ回路２００のキャパシタを半導体装置内に内蔵させることで、上述のように大幅に消費電流を削減できるようになる。
【０１８７】
１．２  構成例
以上のように、第１の実施形態における半導体装置１０では、第１の回路２０を図２〜図１０（Ａ）〜（Ｄ）で説明した構成とすることで、比較例におけるチャージポンプ回路を内蔵する場合に比べて、能力を低下させることなく消費電流を低減できる。
【０１８８】
一方、第１の実施形態における半導体装置１０では、第２の回路３０が、図１１〜図１４で説明した比較例におけるチャージポンプ回路のスイッチ素子のみを含む。そして、該比較例におけるチャージポンプ回路のキャパシタは、半導体装置１０の外部で接続される。こうすることで、第１の実施形態におけるチャージポンプ回路に比べてスイッチ素子の数を少なくすることができ、回路面積が削減できる。しかも、Ｎが２のとき（２倍昇圧）では、外付けするキャパシタの数を最少にすることができる。
【０１８９】
図１６に、第１の実施形態における半導体装置の構成例を示す。但し、図１に示す半導体装置１０と同一部分には同一符号を付し、適宜説明を省略する。また図１６では、Ｍが３、Ｎが２の場合の構成例を示している。
【０１９０】
図１６では、半導体装置１０は、第３〜第５の端子Ｔ３〜Ｔ５を含む。第２の回路３０は、第１の電源線ＶＬ−１と昇圧電源線ＶＬＵとの間に直列に接続された第１及び第２の出力用スイッチ素子としての高耐圧のＭＯＳトランジスタＨＮ１、ＨＰ１と、昇圧電源線ＶＬＵと出力電源線ＶＬＯとの間に直列に接続された第３及び第４の出力用スイッチ素子としての高耐圧のＭＯＳトランジスタＨＰ２、ＨＰ３を含む。
【０１９１】
そして、第２の端子Ｔ２は、出力電源線ＶＬＯに接続される。第３の端子Ｔ３は、第１及び第２の出力用スイッチ素子としてのＭＯＳトランジスタＨＮ１、ＨＰ１が接続された接続ノードＮＤＣ−１に電気的に接続される。第４の端子Ｔ４は、第２及び第３の出力用スイッチ素子としてのＭＯＳトランジスタＨＰ１，ＤＰ２が接続された接続ノードＮＤＣ−２に電気的に接続される。第５の端子Ｔ５は、第３及び第４の出力用スイッチ素子としてのＭＯＳトランジスタＨＰ２、ＨＰ３が接続された接続ノードＮＤＣ−３に電気的に接続される。
【０１９２】
また、図１６に示すように、第１及び第４の端子Ｔ１、Ｔ４の間にキャパシタＣ０、第３及び第５の端子Ｔ３、Ｔ５の間にキャパシタＣ１、第１及び第２の端子Ｔ１、Ｔ２の間にキャパシタＣ２を、それぞれ半導体装置１０の外部で接続する。これにより、第２の回路３０と、キャパシタＣ０〜Ｃ２とにより、図１１に示す比較例におけるチャージポンプ回路３００においてＭが２の場合の回路構成となる。従って、出力電源線ＶＬＯには、第１の電源線ＶＬ−１と昇圧電源線ＶＬＵとの間の電圧を２倍に昇圧した電圧Ｖｏｕｔが供給される。
【０１９３】
スイッチ素子としてＭＯＳトランジスタのオンオフ制御を行うスイッチ制御信号Ｓ０〜Ｓ６、Ｓ０Ｃ〜Ｓ４Ｃは、図１７に示すようなタイミングとなる。なお、ＭＯＳトランジスタＴｒ１とＭＯＳトランジスタＴｒ２のスイッチ制御信号Ｓ１、Ｓ２として、スイッチ制御信号Ｓ０を用い、ＭＯＳトランジスタＨＮ１、ＨＰ２のスイッチ制御信号Ｓ１Ｃ、Ｓ２Ｃとして、スイッチ制御信号Ｓ０Ｃを用いる。
【０１９４】
なお、図１６では、ＭＯＳトランジスタごとに、第１及び第２の期間における導通状態を、“○”（オン）又は“×”（オフ）で示している。左側には第１期間における導通状態、右側には第２の期間における導通状態を示している。
【０１９５】
また図１６では、昇圧用キャパシタ、安定化キャパシタ及び外付けされるキャパシタＣ０〜Ｃ２のキャパシタごとに、第１及び第２の期間において、各キャパシタの両端に印加される電圧を示している。左側には第１期間において印加される電圧、右側には第２の期間において印加される電圧を示している。
【０１９６】
２．  第２の実施形態
第２の実施形態における半導体装置は、図１に示す半導体装置１０と同様の構成をなしている。但し、第２の実施形態では、図１に示す構成の半導体装置において、第１の回路が、第１の実施形態におけるチャージポンプ回路が適用される２つのチャージポンプ回路を含む。
【０１９７】
図１８に、第２の実施形態における第１の回路の構成の概要を示す。
【０１９８】
第２の実施形態における第１の回路４５０は、第１〜第（Ｍ＋１）（Ｍは３以上の整数）の電源線ＶＬ−１〜ＶＬ−（Ｍ＋１）を用いてチャージポンプ動作を行う。第１の回路４５０は、第１及び第２のチャージポンプ回路４６０、４７０を含む。第１及び第２のチャージポンプ回路４６０、４７０には、それぞれ図２に示すチャージポンプ回路が適用される。なお、図１８ではＭが５（５倍昇圧時）の構成を示している。
【０１９９】
図１９に、図１８に示す第１の回路４５０の動作原理の説明図を示す。
【０２００】
第１のチャージポンプ回路４６０は、第ｊ１（１≦ｊ１≦Ｍ−１、ｊ１は整数）の昇圧用キャパシタＣｕｊ１が、第１の期間に第ｊ１の電源線ＶＬ−ｊ１と第（ｊ１＋１）の電源線ＶＬ−（ｊ１＋１）との間に接続されると共に、第１の期間経過後の第２の期間に第（ｊ１＋１）の電源線ＶＬ−（ｊ１＋１）と第（ｊ１＋２）の電源線ＶＬ−（ｊ１＋２）との間に接続される第１の群の第１〜第（Ｍ−１）の昇圧用キャパシタＣｕ１−Ａ〜Ｃｕ（Ｍ−１）−Ａを含む。
【０２０１】
第２のチャージポンプ回路４７０は、第ｊ２（１≦ｊ２≦Ｍ−１、ｊ２は整数）の昇圧用キャパシタＣｕｊ２が、第２の期間に第ｊ２の電源線ＶＬ−ｊ２と第（ｊ２＋１）の電源線ＶＬ−（ｊ２＋１）との間に接続されると共に、第１の期間に第（ｊ２＋１）の電源線ＶＬ−（ｊ２＋１）と第（ｊ２＋２）の電源線ＶＬ−（ｊ２＋２）との間に接続される第２の群の第１〜第（Ｍ−１）の昇圧用キャパシタＣｕ１−Ｂ〜Ｃｕ（Ｍ−１）−Ｂを含む。
【０２０２】
また第１〜第（Ｍ＋１）の電源線ＶＬ−１〜ＶＬ−（Ｍ＋１）の各電源線が、第１及び第２のチャージポンプ回路４６０、４７０で共通となっている。
【０２０３】
このように、第１及び第２のチャージポンプ回路４６０、４７０が、互いに異なる位相で、第１及び第（Ｍ＋１）の電源線ＶＬ−１、ＶＬ−（Ｍ＋１）の間に、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧をＭ倍に昇圧した電圧を出力する。
【０２０４】
従って、第１の回路４５０は、第１の期間中では、第１のチャージポンプ回路４６０により昇圧された電圧を第（Ｍ＋１）の電源線ＶＬ−（Ｍ＋１）に出力し、第２の期間中では、第２のチャージポンプ回路４７０により昇圧された電圧を第（Ｍ＋１）の電源線ＶＬ−（Ｍ＋１）に出力する。そのため、第１及び第２の期間が交互に繰り返される場合、第（Ｍ＋１）の電源線ＶＬ−（Ｍ＋１）に接続される負荷による電圧の降下を回避できる。
【０２０５】
そして、一方のチャージポンプ回路の非出力期間は、他方のチャージポンプ回路の出力期間とすることができるため、第１及び第２のチャージポンプ回路４６０、４７０の各チャージポンプ回路では、図２に示す安定化用キャパシタが省略された構成を採用することができる。
【０２０６】
なお、各電源線の電圧の安定化のために、図２０に示すように、第１〜第（Ｍ−２）の安定化用キャパシタを含んでもよい。第１〜第（Ｍ−２）の安定化用キャパシタの第ｋ（１≦ｋ≦Ｍ−２、ｋは整数）の安定化用キャパシタＣｓｋは、第（ｋ＋１）の電源線ＶＬ−（ｋ＋１）と第（ｋ＋２）の電源線ＶＬ−（ｋ＋２）との間に接続される。更には、第Ｍの電源線ＶＬ−Ｍと第（Ｍ＋１）の電源線ＶＬ−（Ｍ＋１）との間に接続された第（Ｍ−１）の安定化用キャパシタＣｓ（Ｍ−１）を含んでもよい。
【０２０７】
図２０では、Ｍが５の場合の構成を示している。従って、第１の安定化用キャパシタＣｓ１は、第２の電源線ＶＬ−２と第３の電源線ＶＬ−３との間に接続される。第２の安定化用キャパシタＣｓ２は、第３の電源線ＶＬ−３と第４の電源線ＶＬ−４との間に接続される。第３の安定化用キャパシタＣｓ３は、第４の電源線ＶＬ−４と第５の電源線ＶＬ−５との間に接続される。そして、第（Ｍ−１）の安定化用キャパシタＣｓ（Ｍ−１）として、第４の安定化用キャパシタＣｓ４が、第５の電源線ＶＬ−５と第６の電源線ＶＬ−６との間に接続される。
【０２０８】
なお、図１８〜図２０では、第１及び第（Ｍ＋１）の電源線ＶＬ−１、ＶＬ−（Ｍ＋１）の間には、安定化用のため大容量のキャパシタＣ０が接続されている。
【０２０９】
また図１８〜図２０では、５倍昇圧時の構成を示しているが、これに限定されるものではなく、Ｍ倍昇圧時も同様に構成することができる。
【０２１０】
このように、第１及第２チャージポンプ回路４６０、４７０に、図２に示すチャージポンプ動作を行うチャージポンプ回路を適用することで、第１の回路４５０を半導体装置に内蔵させた場合に、消費電流の低減、低コスト化、及び出力電圧の安定化を図ることができる。
【０２１１】
また第１及び第２のチャージポンプ回路４６０、４７０の各チャージポンプ回路に、図３に示すチャージポンプ回路を適用することができる。
【０２１２】
この場合、図１８では、Ｍが５の場合、第１のチャージポンプ回路４６０は、スイッチ制御信号Ｓ０Ａ〜Ｓ１０Ａのスイッチ制御信号に基づくチャージポンプ動作により、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧を昇圧した電圧を、第６の電源線ＶＬ−６に出力する。第２のチャージポンプ回路４７０は、スイッチ制御信号Ｓ０Ｂ〜Ｓ１０Ｂのスイッチ制御信号に基づくチャージポンプ動作により、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧を昇圧した昇圧電圧を、第６の電源線ＶＬ−６に出力する。
【０２１３】
スイッチ制御信号Ｓ０Ｂ〜Ｓ１０Ｂは、反転回路４８０により、スイッチ制御信号Ｓ０Ａ〜Ｓ１０Ａをそれぞれ反転した信号である。従って、第１及び第２のチャージポンプ回路４６０、４７０は、それぞれ互いに異なる位相でチャージポンプ動作を行って、昇圧電圧を第６の電源線ＶＬ−６に出力する。
【０２１４】
図２１に、第２の実施形態における半導体装置の構成例を示す。但し、図２１において、図３、図１６、図１７及び図１８に示す構成要素と同一部分には同一符号を付し、適宜説明を省略する。なお、第１のチャージポンプ回路４６０の構成要素の符号の末尾にＡ、第２のチャージポンプ回路４７０の構成要素の符号の末尾にＢを付している。
【０２１５】
第２の実施形態における半導体装置５００は、図１に示す第１の実施形態における半導体装置１０と同様に、第１及び第２の回路５１０、３０を含む。図２１における第２の回路３０は、第１の実施形態における第２の回路３０と同様の構成である。
【０２１６】
第１の回路５１０は、第１〜第（Ｍ＋１）（Ｍは３以上の整数）の電源線を用いてチャージポンプ動作を行う。第（Ｍ＋１）の電源線は、図１における昇圧電源線に接続される。第１の回路５１０は、第１及び第２のチャージポンプ回路４６０、４７０を含む。
【０２１７】
第１のチャージポンプ回路４６０は、第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｍのスイッチ素子の一端が第（Ｍ＋１）の電源線に接続され、第１及び第２Ｍのスイッチ素子を除く残りのスイッチ素子が第１のスイッチ素子の他端と第２Ｍのスイッチ素子の他端との間に直列に接続された第１の群の第１〜第２Ｍのスイッチ素子と、各昇圧用キャパシタの一端が、第ｊ１（１≦ｊ１≦２Ｍ−３、ｊ１は奇数）及び第（ｊ１＋１）のスイッチ素子が接続された第ｊ１の接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ１＋２）及び第（ｊ１＋３）のスイッチ素子が接続された第（ｊ１＋２）の接続ノードに接続された第１の群の第１〜第（Ｍ−１）の昇圧用キャパシタとを含む。
【０２１８】
そして、第１のチャージポンプ回路４６０では、第１の群の第ｒ１（１≦ｒ１≦２Ｍ−１、ｒ１は整数）のスイッチ素子と第１の群の第（ｒ１＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御される。
【０２１９】
第２のチャージポンプ回路４７０は、第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｍのスイッチ素子の一端が第（ｍ＋１）の電源線に接続され、第１及び第２Ｍのスイッチ素子を除く残りのスイッチ素子が前記第１のスイッチ素子の他端と前記第２Ｍのスイッチ素子の他端との間に直列に接続された第２の群の第１〜第２Ｍのスイッチ素子と、各昇圧用キャパシタの一端が、第ｊ２（１≦ｊ２≦２Ｍ−３、ｊ２は奇数）及び第（ｊ２＋１）のスイッチ素子が接続された第ｊ２の接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ２＋２）及び第（ｊ２＋３）のスイッチ素子が接続された第（ｊ２＋２）の接続ノードに接続された第２の群の第１〜第（Ｍ−１）の昇圧用キャパシタとを含む。
【０２２０】
そして、第２のチャージポンプ回路４７０では、第２の群の第ｒ２（１≦ｒ２≦２Ｍ−１、ｒ２は整数）のスイッチ素子と第２の群の第（ｒ２＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御される。
【０２２１】
第１の期間では、第１のチャージポンプ回路４６０の第１の群の第ｒのスイッチ素子（１≦ｒ≦２Ｍ、ｒは整数）がオンとなるようにスイッチ制御されると共に、第２のチャージポンプ回路４７０の第２の群の第ｒのスイッチ素子がオフとなるようにスイッチ制御される。
【０２２２】
第１の期間の経過後の第２の期間では、第１のチャージポンプ回路４６０の第１の群の第ｒのスイッチ素子がオフとなるようにスイッチ制御されると共に、第２のチャージポンプ回路４７０の第２の群の第ｒのスイッチ素子がオンとなるようにスイッチ制御される。
【０２２３】
半導体装置５００では、第１〜第（Ｍ＋１）の電源線の各電源線が、第１及び第２のチャージポンプ回路４６０、４７０の間で共通となっている。そして、半導体装置５００では、昇圧した電圧を安定化させるためのキャパシタのみが外付けされる。
【０２２４】
図２１では、Ｍが３の場合の構成を示している。そして、各チャージポンプ回路の各スイッチ素子は、ＭＯＳトランジスタにより構成される。より具体的には、第１のチャージポンプ回路４６０では、第１のスイッチ素子ＳＷ１Ａは、ｎチャネル型ＭＯＳトランジスタＴｒ１Ａにより構成される。第２〜第６のスイッチ素子ＳＷ２Ａ〜ＳＷ６Ａは、ｐチャネル型ＭＯＳトランジスタＴｒ２Ａ〜Ｔｒ６Ａにより構成される。第２のチャージポンプ回路４４０では、第１のスイッチ素子ＳＷ１Ｂは、ｎチャネル型ＭＯＳトランジスタＴｒ１Ｂにより構成される。第２〜第６のスイッチ素子ＳＷ２Ｂ〜ＳＷ６Ｂは、ｐチャネル型ＭＯＳトランジスタＴｒ２Ｂ〜Ｔｒ６Ｂにより構成される。
【０２２５】
従って、スイッチ素子としてＭＯＳトランジスタのオンオフ制御を行うスイッチ制御信号Ｓ０Ａ〜Ｓ１０Ａ、Ｓ０Ｂ〜Ｓ１０Ｂは、図２２に示すようなタイミングとなる。図２１では、反転回路４８０の図示を省略しているが、半導体装置５００内に反転回路４８０が含まれる。従って、スイッチ制御信号Ｓ０Ａ〜Ｓ１０Ａと、スイッチ制御信号Ｓ０Ｂ〜Ｓ１０Ｂとは、互いに位相が反転している。
【０２２６】
なお、図２１では、ＭＯＳトランジスタごとに、第１及び第２の期間における導通状態を、“○”（オン）又は“×”（オフ）で示している。左側には第１期間における導通状態、右側には第２の期間における導通状態を示している。
【０２２７】
また図２１では、キャパシタごとに、第１及び第２の期間において、該昇圧用キャパシタの両端に印加される電圧を示している。左側には第１期間において印加される電圧、右側には第２の期間において印加される電圧を示している。
【０２２８】
第１の回路５１０の動作は上述と同様である。従って、その説明を省略する。
【０２２９】
なお、図２１において、各電源線の電圧の安定化のために、各電源線間に安定化用キャパシタを設けてもよい。
【０２３０】
図２３に、第２の実施形態における半導体装置の他の構成例を示す。図２３では、図２１と同一部分には同一符号を付し、適宜説明を省略する。
【０２３１】
図２３における半導体装置は、図２１に示す半導体装置に対し、更に安定化キャパシタが接続される構成を有している。より具体的には、図２３では、第１の回路５１０は、各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｍ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｍ−２）の安定化用キャパシタを含む。
【０２３２】
図２３では、Ｍが３の場合の構成を示している。即ち、第１の安定化用キャパシタＣｓ１が、第２の及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続される。
【０２３３】
また、第Ｍの電源線と第（Ｍ＋１）の電源線との間に接続された第（Ｍ−１）の安定化用キャパシタを更に含んでもよい。即ち、Ｍが３の場合を示す図２３の半導体装置５００では、第３及び第４の電源線ＶＬ−３、ＶＬ−４の間に、第２の安定化用キャパシタＣｓ２が更に接続されてもよい。
【０２３４】
３．  電圧調整
第１及び第２の実施形態における半導体装置では、以下のように、第１及び第２の電源線の間の電圧を調整することで、第１及第２の回路によって昇圧される電圧を調整してもよい。
【０２３５】
図２４に、調整可能な昇圧電圧を出力する電源回路を内蔵する半導体装置の第１の構成例の概要を示す。但し、図１に示す半導体装置１０と同一部分には同一符号を付し、適宜説明を省略する。
【０２３６】
図２４に示す半導体装置５５０は、電源回路６００を含む。電源回路６００は、昇圧回路６０８を含み、昇圧回路６０８の昇圧電圧を調整した後の１又は複数の電圧（Ｖ１、Ｖ２、・・・）を出力することができる。
【０２３７】
昇圧回路６０８は、第１の実施形態における第１及第２の回路２０、３０、又は第２の実施形態における第１及第２の回路５１０、３０を含む。
【０２３８】
半導体装置５５０は、図１に示す半導体装置１０と同様に、第１及び第２の端子Ｔ１、Ｔ２を有している。第１及び第２の端子Ｔ１、Ｔ２には、昇圧回路６０８の第１及び第６の電源線ＶＬ−１、ＶＬ−６が接続されている。そして、半導体装置５５０の外部において、第１及び第２の端子Ｔ１、Ｔ２の間にキャパシタＣ０が接続（外付け）されている。また、第３〜第５の端子Ｔ３〜Ｔ５を備え、第２の回路に接続されるキャパシタが接続されてもよい。
【０２３９】
そして電源回路６００は、多値電圧生成回路６０５を含む。多値電圧生成回路６０５は、第１及び第６の電源線ＶＬ−１、ＶＬ−６（広義には第１及び第（Ｍ＋１）の電源線）の間の電圧に基づいて、多値の電圧Ｖ１、Ｖ２、・・・を生成する。多値電圧生成回路６０５は、第２〜第５の電源線ＶＬ−２〜ＶＬ−５の各中間電圧をレギュレータで調整し、多値の電圧Ｖ１、Ｖ２、・・・として出力できる。多値電圧生成回路６０５によって生成された多値の電圧は、例えば電気光学装置を駆動するために用いられる。
【０２４０】
即ち第６の電源線ＶＬ−６に出力された昇圧電圧が、そのまま電源回路６００から出力される。これは、例えば図２３に示すように第４の安定化キャパシタＣｓ４を設けることで、昇圧回路６０８の出力電圧Ｖｏｕｔを安定化させることで実現できる。また電源回路６００は、電圧調整回路６１０と、比較回路６２０とを含む。電圧調整回路６１０は、高電位側のシステム電源電圧ＶＤＤと、低電位側の接地電源電圧ＶＳＳとの間の電圧を調整した調整電圧ＶＲＥＧを出力する。昇圧回路６０８の第２の電源線ＶＬ−２には、調整電圧ＶＲＥＧが供給される。
【０２４１】
比較回路６２０は、参照電圧Ｖｒｅｆと、昇圧回路６０８の昇圧電圧に基づく分圧電圧とを比較し、その比較結果を電圧調整回路６１０に出力する。より具体的には、比較回路６２０は、第１及び第６の電源線ＶＬ−１、ＶＬ−６（広義には第１及び第（Ｍ＋１）の電源線）の間の電圧を分割した分割電圧と、参照電圧Ｖｒｅｆとを比較し、その比較結果に対応した比較結果信号を出力する。そして、電圧調整回路６１０は、比較回路６２０の比較結果信号に基づいて、高電位側のシステム電源電圧ＶＤＤと、低電位側の接地電源電圧ＶＳＳとの間の電圧を調整した調整電圧ＶＲＥＧを出力する。
【０２４２】
図２５に、電圧調整回路６１０の構成例を示す。電圧調整回路６１０は、分圧回路６１２と、ボルテージフォロワ接続された演算増幅器６１４と、スイッチ回路６１６とを含む。
【０２４３】
分圧回路６１２は、システム電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間に接続された抵抗素子を含み、システム電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間の電圧の分割電圧のいずれかを出力する。
【０２４４】
演算増幅器６１４は、システム電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間に接続される。演算増幅器６１４は、調整電圧ＶＲＥＧを出力すると共に、演算増幅器６１４の出力は、負帰還される。
【０２４５】
スイッチ回路６１６は、分圧回路６１２の分圧点と、演算増幅器６１４の入力と接続する。スイッチ回路６１６は、比較回路６２０の比較結果信号に基づいて、分圧回路６１２の複数の分圧点のいずれか１つを、演算増幅器６１４の入力に接続する。
【０２４６】
なお図２４及び図２５では、第１及び第（Ｍ＋１）の電源線の間の電圧を分割した分割電圧と、参照電圧との比較結果に基づいて、電圧を調整したが、これに限定されるものではない。例えば参照電圧Ｖｒｅｆと、出力電圧（Ｖｏｕｔ）との比較結果に基づいて電圧を調整してもよい。
【０２４７】
図２６に、昇圧回路の昇圧電圧を調整した後の電圧を出力する電源回路を内蔵する半導体装置の第２の構成例の概要を示す。但し、図１に示す半導体装置１０と同一部分には同一符号を付し、適宜説明を省略する。
【０２４８】
図２６に示す半導体装置７００は、電源回路８００を含む。電源回路８００は、図２４に示す電源回路６００と同様に、昇圧回路６０８を含み、昇圧回路６０８の昇圧電圧を調整した後の１又は複数の電圧（Ｖ１、Ｖ２、・・・）を出力することができる。
【０２４９】
また電源回路８００は、多値電圧生成回路６０５と、比較回路６２０と、昇圧クロック生成回路（広義には電圧調整回路）８１０とを含む。昇圧クロック生成回路８１０は、比較回路６２０の比較結果に基づいて、昇圧クロック（スイッチ制御信号Ｓ１〜Ｓ１０）の周波数を変更する制御を行う。より具体的には、昇圧クロック生成回路８１０は、第１及び第６の電源線ＶＬ−１、ＶＬ−６（広義には第１及び第（Ｍ＋１）の電源線）の間の電圧を分割した分割電圧と、参照電圧Ｖｒｅｆとの比較結果に基づいて、昇圧回路６０８内の第１〜第１０のスイッチ素子としてのＭＯＳトランジスタ（広義には第１〜第２Ｍのスイッチ素子）のオンオフ制御を行うためのスイッチ制御信号の周波数を変化させる。
【０２５０】
例えば、スイッチ制御信号の周波数を高くすることにより、出力電圧Ｖｏｕｔが高くなるように調整する。またスイッチ制御信号の周波数を低くすることにより、出力電圧Ｖｏｕｔが低くなるように調整する。
【０２５１】
４．  表示装置への適用
次に、上述の昇圧回路を含む半導体装置の表示装置への適用例について説明する。
【０２５２】
図２７に、表示装置の構成例を示す。図２７では、表示装置として液晶表示装置の構成例を示している。
【０２５３】
液晶表示装置９００は、半導体装置９１０と、Ｙドライバ（広義には走査ドライバ）９２０と、液晶表示パネル（広義には電気光学装置）９３０とを含む。
【０２５４】
液晶表示パネル９３０のパネル基板上に、半導体装置９１０及びＹドライバ９２０のうち少なくとも１つを形成してもよい。また半導体装置９１０にＹドライバ９２０を内蔵させてもよい。
【０２５５】
液晶表示パネル９３０は、複数の走査線と、複数のデータ線と、複数の画素とを含む。各画素は、走査線とデータ線の交差位置に対応して配置される。走査線は、Ｙドライバ９２０によって走査される。データ線は、半導体装置９１０によって駆動される。即ち半導体装置９１０は、データドライバに適用される。
【０２５６】
半導体装置９１０としては、図２４に示す半導体装置５５０、又は図２６に示す半導体装置７００を採用することができる。この場合、半導体装置９１０は、ドライバ部９１２を含む。
【０２５７】
ドライバ部９１２は、第１及び第（Ｍ＋１）の電源線の間の電圧を用いて液晶表示パネル（電気光学装置）９３０を駆動する。より具体的には、ドライバ部９１２には、電源回路（電源回路６００又は電源回路８００）により生成された多値の電圧が供給される。そして、ドライバ部９１２は、多値の電圧の中から、表示データに対応した電圧を選択し、液晶表示パネル９３０のデータ線に、該電圧を出力する。
【０２５８】
また、Ｙドライバ９２０では、高い電圧が必要とされる場合が多く、半導体装置９１０の電源回路が、例えばＹドライバ９２０には＋１５Ｖ、−１５Ｖ等の高電圧を供給する。そして、電源回路は、ドライバ部９１２に、例えば出力電圧Ｖｏｕｔ、中間電圧（又は該中間電圧を調整した電圧）Ｖ１、Ｖ２、・・・の電圧を供給する。
【０２５９】
このような構成の液晶表示装置を含む電子機器として、例えば、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、腕時計、時計、ＰＯＳ端末、タッチパネルを備えた装置、ページャ、ミニディスクプレーヤ、ＩＣカード、各種電子機器のリモコン、各種計測機器などを挙げることができる。
【０２６０】
また、液晶表示パネル９３０は、駆動方式で言えば、パネル自体にスイッチング素子を用いない単純マトリックス液晶表示パネルやスタティック駆動液晶表示パネル、またＴＦＴで代表される三端子スイッチング素子あるいはＭＩＭで代表される二端子スイッチング素子を用いたアクティブマトリックス液晶表示パネル、電気光学特性で言えば、ＴＮ型、ＳＴＮ型、ゲストホスト型、相転移型、強誘電型など、種々のタイプの液晶パネルを用いることができる。
【０２６１】
液晶表示パネルとしてＬＣＤディスプレイを使用した場合について説明したが、本発明ではこれに限定されず、例えばエレクトロルミネッセンス、プラズマディスプレイ、ＦＥＤ（Field Emission Display）パネル等種々の表示装置を使用することができる。
【０２６２】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０２６３】
また、図２、図３、図６、図１６、図１８、図２１、図２３、図２４〜図２７において、例えばスイッチ素子間やキャパシタ間等に、付加的な素子を含めた場合も本発明の均等な範囲に含まれる。
【０２６４】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図１】  第１の実施形態における半導体装置の構成の概要を示す図。
【図２】  第１の実施形態における第１の回路の動作原理の説明図。
【図３】  図２に示す第１の回路の構成例の構成図。
【図４】  図３のスイッチ制御信号の動作を模式的に示すタイミング図。
【図５】  図５（Ａ）は第１の期間における図３の第１の回路のスイッチ状態の模式図。図５（Ｂ）は第２の期間における図３の第１の回路のスイッチ状態の模式図。
【図６】  第１の回路に適用されるチャージポンプ回路を含む半導体装置の構成の概要を示す構成図。
【図７】  図６のスイッチ制御信号の動作を模式的に示すタイミング図。
【図８】  図８（Ａ）、（Ｂ）はチャージポンプ回路の等価回路図。
【図９】  図９（Ａ）〜（Ｄ）はチャージポンプ回路のチャージポンプ動作の前半の４状態の等価回路図。
【図１０】  図１０（Ａ）〜（Ｄ）はチャージポンプ回路のチャージポンプ動作の後半の４状態の等価回路図。
【図１１】  比較例におけるチャージポンプ回路の構成例の構成図。
【図１２】  比較例におけるチャージポンプ回路の動作原理の説明図。
【図１３】  図１３（Ａ）、（Ｂ）は比較例におけるチャージポンプ回路の等価回路図。
【図１４】  図１４（Ａ）〜（Ｅ）はチャージポンプ回路のチャージポンプ動作の５状態の等価回路図。
【図１５】  半導体装置内に内蔵されるキャパシタの寄生容量の説明図。
【図１６】  第１の実施形態における半導体装置の構成例を示す構成図。
【図１７】  図１６のスイッチ制御信号の動作を模式的に示すタイミング図。
【図１８】  第２の実施形態における第１の回路の概要を示すブロック図。
【図１９】  第２の実施形態における第１の回路の動作原理の説明図。
【図２０】  第２の実施形態における第１の回路の動作原理の他の説明図。
【図２１】  第２の実施形態における半導体装置の構成例を示す構成図。
【図２２】  図２１のスイッチ制御信号の動作を模式的に示すタイミング図。
【図２３】  第２の実施形態における半導体装置の他の構成例を示す構成図。
【図２４】  昇圧電圧を調整した後の電圧を出力する電源回路を内蔵する半導体装置の第１の構成例の構成図。
【図２５】  電圧調整回路の構成例のブロック図。
【図２６】  昇圧電圧を調整した後の電圧を出力する電源回路を内蔵する半導体装置の第２の構成例の構成図。
【図２７】  表示装置の構成例の構成図。
【符号の説明】
１０  半導体装置、２０  第１の回路、  ３０  第２の回路、
Ｃ  キャパシタ、Ｔ１  第１の端子、Ｔ２  第２の端子、
ＶＬ−１  第１の電源線、ＶＬ−２  第２の電源線、ＶＬＵ  昇圧電源線、
ＶＬＯ  出力電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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