(57)【特許請求の範囲】
【請求項１】
一導電型高濃度不純物領域に於ける不純物濃度が最大となる深さが、一導電型チャネル領域に於ける不純物濃度が最大となる深さに比較して表面側に在って、且つ、前記一導電型チャネル領域のエネルギ・バンド・ギャップよりも広いエネルギ・バンド・ギャップを有するバリア層内に位置するＬＤＤ構造ヘテロ接合電界効果トランジスタ
を含んでなることを特徴とする半導体装置。
【請求項２】
基板上に少なくともＡｌＧａＡｓからなるバッファ層とＩｎＧａＡｓ又はＧａＡｓからなるチャネル層とＡｌＧａＡｓからなるバリヤ層とが積層形成されてなること
を特徴とする請求項１記載の半導体装置。
【請求項３】
閾値電圧を異にするＬＤＤ構造ヘテロ接合電界効果トランジスタ
を含んでなることを特徴とする請求項１或いは請求項２記載の半導体装置。
【請求項４】
閾値電圧を変える為に不純物導入量を異にした一導電型チャネル領域をもつ複数種類のＬＤＤ構造ヘテロ接合電界効果トランジスタ
を含んでなることを特徴とする請求項３記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、化合物半導体を材料とする電界効果トランジスタを含む半導体装置に関する。
【０００２】
一般に、化合物半導体電界効果トランジスタは高速動作が可能である為、通信機器用集積回路装置に組み込まれ、今後、更に多用される傾向にあり、また、大量情報を遣り取りする時代背景から、通信速度の高速化が希求されているので、該トランジスタも更に高速動作化されなければならず、本発明は、それを可能にする一手段を開示する。
【０００３】
【従来の技術】
現在、通信機器用集積回路装置に最も多く使われているのは、ＬＤＤ（ｌｉｇｈｔｌｙ  ｄｏｐｅｄ  ｄｒａｉｎ）構造のＭＥＳＦＥＴ（ｍｅｔａｌ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒ）である。
【０００４】
図４はＬＤＤ構造をもつ標準的なＭＥＳＦＥＴを表す要部切断側面図であり、図には、チャネル領域に於けるｎ型不純物の濃度プロファイルを付記してある。
【０００５】
図に於いて、１は基板、２はｎチャネル領域、３はゲート電極、４はｎ+ ソース領域、４ＡはＬＤＤ構造のｎ- ソース領域、５はｎ+ ドレイン領域、５ＡはＬＤＤ構造の於けるｎ- ドレイン領域、６はソース電極、７はドレイン電極、Ｌ1 はｎチャネル領域２の厚さ、Ｌ2 はｎチャネル領域２の表面からの距離をそれぞれ示している。尚、ｎチャネル領域２の厚さＬ1 は、付記されている不純物濃度プロファイルから明らかなように、基板１の表面から不純物濃度が０になるまでの深さであり、また、ｎチャネル領域２の距離Ｌ2 は、同じく、基板１の表面から不純物濃度がピークになるまでの深さである。
【０００６】
このＭＥＳＦＥＴを高速化する手段として、通常、短ゲート化することが行なわれているのであるが、ＭＥＳＦＥＴでは、単一の半導体からなる基板にイオン注入してｎチャネル領域２を形成している為、距離Ｌ1 を小さくすることができず、また、厚さＬ2 を小さくすることもできない。
【０００７】
このような問題を解消する為、例えば、ＩｎＧａＰ／ｎ−ＩｎＧａＡｓ／ＧａＡｓ構造のようなヘテロ構造を利用してキャリヤの閉じ込め効果を高める旨の提案がなされている。
【０００８】
図５はヘテロ構造を利用してキャリヤの閉じ込めを行なうＭＥＳＦＥＴを表す要部切断側面図である。尚、図には、チャネル領域に於けるｎ型不純物の濃度プロファイルを付記してある。
【０００９】
図に於いて、１１は基板、１２はチャネル層、１２Ａはｎチャネル領域、１３はバリヤ層、１４はキャップ層、１５はゲート電極、１６はｎ+ ソース領域、１６ＡはＬＤＤ構造に於けるｎ- ソース領域、１７はｎ+ ソース領域、１７ＡはＬＤＤ構造に於けるｎ- ドレイン領域、１８はソース電極、１９はドレイン電極をそれぞれ示している。
【００１０】
このＭＥＳＦＥＴに用いている半導体材料を例示すると、
基板１１：ＧａＡｓ
チャネル層１２：ｎ−ＩｎＧａＡｓ（或いはＧａＡｓ）
バリヤ層１３：ＩｎＧａＰ（或いはＡｌＧａＡｓ）
キャップ層１４：ＧａＡｓ
であり、また、ｎ型不純物としてはＳｉを用いている。
【００１１】
図示説明したＭＥＳＦＥＴに於いては、ヘテロ構造に依るキャリヤの閉じ込めだけでなく、ｎ−ＩｎＧａＡｓチャネル層１２上のＩｎＧａＰバリヤ層１３は、ＭＥＳＦＥＴの耐圧を向上させる効果もある。
【００１２】
ところで、図５に見られるＭＥＳＦＥＴのようにヘテロ構造をもつ場合、通常のＭＥＳＦＥＴの製造プロセスと同じ製造プロセスを採用したのでは、エネルギ・バンド・ギャップが広いＩｎＧａＰバリヤ層１３に於ける不純物の活性化率が低いことから、寄生抵抗が増大し、この為、ＭＥＳＦＥＴ本来の特性が阻害される旨の問題が起こっている。
【００１３】
図５のＭＥＳＦＥＴに付記してある不純物濃度プロファイルを見ると明らかであるが、この場合の半導体にとってｎ型不純物であるＳｉを破線に見られるプロファイルとなるように導入した場合、広エネルギ・バンド・ギャップ層、即ち、ＩｎＧａＰバリヤ層１３では、不純物の活性化率が悪い為、実線に見られる実際のプロファイルでは、不純物濃度は階段状に低下していることが看取される。
【００１４】
【発明が解決しようとする課題】
ＭＥＳＦＥＴを構成する半導体層に導入する不純物の濃度プロファイルを変更する旨の簡単な手段を採ることで寄生抵抗を低く抑えようとする。
【００１５】
【課題を解決するための手段】
本発明では、ヘテロ接合ＭＥＳＦＥＴに於いて、一導電型高濃度不純物領域、即ち、一導電型ソース領域及び一導電型ドレイン領域を形成する際、チャネル層よりも表面側に位置し且つ広いエネルギ・バンド・ギャップをもつバリヤ層に不純物濃度プロファイルのピークが存在するように不純物を導入することでソース電極やドレイン電極からチャネル層までの抵抗を低減させることが基本になっている。
【００１６】
図１及び図２は本発明の原理を説明する為のヘテロ接合ＭＥＳＦＥＴを表す要部切断側面図であり、図１ではＬＤＤ構造の一導電型低濃度不純物領域、即ち、ｎ- ソース領域及びｎ- ドレイン領域を形成するに際し、浅いイオン注入を行なって不純物がチャネル層に達しないようにした例を示し、図２では深いイオン注入を行なって不純物がチャネル層に達している例を示している。尚、何れの図に於いても、（Ａ）としてヘテロ接合ＭＥＳＦＥＴを、また、（Ｂ）として不純物濃度プロファイルをそれぞれ表してある。
【００１７】
図に於いて、２１は基板、２２はチャネル層、２２Ａはチャネル層に於けるｎチャネル領域、２３はバリヤ層、２４はキャップ層、２５はゲート電極、２６はｎ+ ソース領域、２６ＡはＬＤＤ構造に於けるｎ- ソース領域、２７はｎ+ ドレイン領域、２７ＡはＬＤＤ構造に於けるｎ- ドレイン領域、２８はソース電極、２９はドレイン電極をそれぞれ示している。
【００１８】
従来のヘテロ接合ＭＥＳＦＥＴに於ける不純物濃度プロファイルでは、不純物濃度のピークが一導電型高濃度不純物領域（ｎ+ ソース領域１６及びｎ+ ドレイン領域１７）、一導電型低濃度不純物領域（ＬＤＤ構造のｎ- ソース領域１６Ａ及びｎ- ドレイン領域１７Ａ）、チャネル領域（ｎチャネル領域１２Ａ）の順で浅くなるのであるが、本発明のヘテロ接合ＭＥＳＦＥＴに於ける不純物濃度プロファイルでは、不純物濃度のピークがチャネル領域（ｎチャネル領域２２Ａ）、一導電型低濃度不純物領域（ＬＤＤ構造のｎ- ソース領域２６Ａ及びｎ- ドレイン領域２７Ａ）、一導電型高濃度不純物領域（ｎ+ ソース領域２６及びｎ+ ドレイン領域２７）の順で浅くなるようにしてある。
【００１９】
但し、図１のヘテロ接合ＭＥＳＦＥＴでは、一導電型低濃度不純物領域（ＬＤＤ構造のｎ- ソース領域２６Ａ及びｎ- ドレイン領域２７Ａ）に於ける不純物濃度のピークの深さは一導電型高濃度不純物領域（ｎ+ ソース領域２６及びｎ+ ドレイン領域２７）に於ける不純物濃度のピークの深さと殆ど等しく、また、図２のヘテロ接合ＭＥＳＦＥＴでは、一導電型低濃度不純物領域（ＬＤＤ構造のｎ- ソース領域２６Ａ及びｎ- ドレイン領域２７Ａ）に於ける不純物濃度のピークの深さはチャネル領域（ｎチャネル領域２２Ａ）に於ける不純物濃度のピークの深さと殆ど等しい。
【００２０】
従来の技術に依るヘテロ接合ＭＥＳＦＥＴに於いても、ｎ+ ソース領域１６及びｎ+ ドレイン領域１７を形成する際のイオン注入に於けるドーズ量を多くすれば、バリヤ層１３のキャリヤ濃度を高くすることはできるが、そのようにした場合、バリヤ層１３以外の各層に於ける不純物量が多過ぎてしまい、かえって、抵抗が高くなり、しかも、イオン注入に依って導入される欠陥量が増大する為、ＦＥＴ特性は劣化する。
【００２１】
一導電型低濃度不純物領域、即ち、ＬＤＤ構造のｎ- ソース領域２６Ａ並びにｎ- ドレイン領域２７Ａを形成する際の最適なイオン注入深さは、閾値電圧及びゲート長に依って異なる。
【００２２】
閾値電圧が負である場合には、一導電型低濃度不純物領域が深いと短チャネル効果が現れ易く、閾値電圧が小さい、即ち、負電圧の絶対値が大きい場合、ゲート長が短いほど、ＬＤＤ構造のｎ- ソース領域２６Ａ及びｎ- ドレイン領域２７Ａは浅い方がＦＥＴ特性は向上するから、用途に応じてｎ- ソース領域２６Ａ及びｎ- ドレイン領域２７Ａの深さを選択する。
【００２３】
チャネル領域を形成するには二通りの方法があり、その一つは、一導電型不純物含有チャネル層をエピタキシャル成長させる方法であり、もう一つは、チャネル層に於けるチャネル領域形成予定部分にイオン注入などの手段で不純物を導入する方法である。
【００２４】
前記二つの方法は、単一の閾値電圧をもつＭＥＳＦＥＴを作製する場合であれば、何れの方法を採用しても良いが、複数の閾値電圧を有するＭＥＳＦＥＴを同一基板に作り込むのであれば、両者を併用すれば良い。
【００２５】
前記したところから、本発明に依る半導体装置に於いては、
（１）
一導電型高濃度不純物領域（例えばｎ+ ソース領域３８及びｎ+ ドレイン領域３９）に於ける不純物濃度が最大となる深さが、一導電型チャネル領域（例えばｎチャネル領域３４Ａ）に於ける不純物濃度が最大となる深さに比較して表面側に在って、且つ、前記一導電型チャネル領域のエネルギ・バンド・ギャップよりも広いエネルギ・バンド・ギャップを有するバリア層（例えばバリヤ層３５）内に位置するＬＤＤ構造ヘテロ接合電界効果トランジスタを含んでなることを特徴とするか、又は、
【００２６】
（２）
前記（１）に於いて、基板上に少なくともＡｌＧａＡｓからなるバッファ層（例えばｉ−ＡｌＧａＡｓ第２バッファ層３３）とＩｎＧａＡｓ又はＧａＡｓからなるチャネル層（例えばｎ−ＩｎＧａＡｓチャネル層３４）とＡｌＧａＡｓからなるバリヤ層（例えばｉ−ＡｌＧａＡｓバリヤ層３５）とが積層形成されてなることを特徴とするか、又は、
【００２７】
（３）
前記（１）或いは（２）に於いて、閾値電圧を異にするＬＤＤ構造ヘテロ接合電界効果トランジスタを含んでなることを特徴とするか、又は、
【００２８】
（４）
前記（３）に於いて、閾値電圧を変える為に不純物導入量を異にした一導電型チャネル領域をもつ複数種類のＬＤＤ構造ヘテロ接合電界効果トランジスタを含んでなることを特徴とする。
【００３３】
前記手段を採ることに依り、一導電型高濃度不純物領域（一導電型ソース領域及びドレイン領域）に於ける不純物濃度ピークをチャネル層よりも表面側に存在する広エネルギ・バンド・ギャップ層（バリヤ層）内に位置し、従って、従来のヘテロ接合ＭＥＳＦＥＴに比較するとバリヤ層のキャリヤ濃度は高くなり、従って、バリヤ層に於ける抵抗は低減され、寄生抵抗が低下するから、ヘテロ接合ＭＥＳＦＥＴ本来の特性、即ち、キャリヤの閉じ込めを行なって、短ゲート化を実現して更なる高速動作を可能にしている。
【００３４】
【発明の実施の形態】
図３は本発明に於ける一実施の形態を説明する為のヘテロ接合ＭＥＳＦＥＴを表す要部切断側面図である。
【００３５】
図に於いて、３１は基板、３２並びに３３は第１並びに第２バッファ層、３４はチャネル層、３４Ａはｎチャネル領域、３５はバリヤ層、３６はキャップ層、３７はゲート電極、３８はｎ+ ソース領域、３８ＡはＬＤＤ構造に於けるｎ- ソース領域、３９はｎ+ ドレイン領域、３９ＡはＬＤＤ構造に於けるｎ- ドレイン領域、４０はソース電極、４１はドレイン電極をそれぞれ示している。
【００３６】
図３について説明したヘテロ接合ＭＥＳＦＥＴを製造する工程の一例について説明する。
【００３７】
（１）
ＭＯＶＰＥ法（ｍｅｔａｌｏｒｇａｎｉｃ  ｖａｐｏｒ  ｐｈａｓｅ  ｅｐｉｔａｘｙ法）を適用することに依り、基板３１上に第１バッファ層３２、第２バッファ層３３、チャネル層３４、バリヤ層３５、キャップ層３６を順に成長させる。
【００３８】
ここで、図示のヘテロ接合ＭＥＳＦＥＴに於ける各部分に関する主要なデータを例示すると次の通りである。
【００３９】
▲１▼  基板３１について
材料：半絶縁性ＧａＡｓ
▲２▼  第１バッファ層３２について
材料：ｉ−ＧａＡｓ
厚さ：５００〔Å〕
▲３▼  第２バッファ層３３について
材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成＝０．３）
厚さ：３０００〔Å〕
▲４▼  チャネル層３４について
材料：ｎ−ＩｎＧａＡｓ（Ｉｎ組成＝０．２）
不純物濃度：５×１０17〔cm-3〕
厚さ：１５０〔Å〕
▲５▼  バリヤ層３５について
材料：ｉ−ＡｌＧａＡｓ（Ａｌ組成＝０．３）
厚さ：２００〔Å〕
▲６▼  キャップ層３６について
材料：ｉ−ＧａＡｓ
厚さ：１００〔Å〕
【００４０】
（２）
スパッタリング法、リソグラフィ技術に於けるレジスト・プロセス、ドライ・エッチング法を適用することに依り、厚さが例えば４００〔ｎｍ〕であるＷＳｉからなるゲート電極３７を形成する。
【００４１】
（３）
ＣＶＤ法（ｃｈｅｍｉｃａｌ  ｖａｐｏｒ  ｄｅｐｏｓｉｔｉｏｎ法）、リソグラフィ技術に於けるレジスト・プロセス、ドライ・エッチング法を適用することに依り、ゲート電極３７の両側面に基板３１と接する面の幅が２０００〔Å〕であるＳｉＯ2 からなるサイド・ウォールを形成する。
【００４２】
（４）
イオン注入法を適用することに依り、イオン加速エネルギを例えば３０〔ｋｅＶ〕、ドーズ量を例えば４×１０13〔cm-2〕とし、また、ゲート電極３７、サイド・ウォールをマスクとしてＳｉイオンの打ち込みを行なって、ｎ+ ソース領域３８及びｎ+ ドレイン領域３９を形成する。尚、この場合のイオン注入は、バリヤ層３５まで達している。
【００４３】
（５）
フッ酸系エッチング液中に浸漬してサイド・ウォールを除去してから、イオン注入法を適用することに依り、イオン加速エネルギを例えば４５〔ｋｅＶ〕、ドーズ量を例えば２×１０13〔cm-2〕とし、ゲート電極３７をマスクとしてＳｉイオンの打ち込みを行なって、ＬＤＤ構造に於けるｎ- ソース領域３８Ａ及びｎ- ドレイン領域３９Ａを形成する。尚、この場合のイオン注入は、チャネル層３４まで達している。
【００４４】
（６）
温度８５０〔℃〕、時間１０〔秒〕として、前記イオン注入したＳｉの活性化熱処理を行なってから、リソグラフィ技術に於けるレジスト・プロセス、真空蒸着法、リフト・オフ法を適用することに依り、ｎ+ ソース領域３８及びｎ+ ドレイン領域３９にオーミック・コンタクトするＡｕＧｅ／Ａｕからなるソース電極４０及びドレイン電極４１を形成する。
【００４５】
本発明では、前記説明した実施の形態に限られることなく、他に多くの改変を実現することができる。
【００４６】
例えば、ｎチャネル領域を形成するに際しては、前記したように、ＭＯＶＰＥ法に依って、ｎ−ＩｎＧａＡｓ層を成長させる方法、或いは、ｉ−ＩｎＧａＡｓ層を成長させ、イオン注入に依ってｎ型化させても良いことは勿論である。
【００４７】
イオン注入に依る場合は、ＷＳｉからなるゲート電極３７を形成する前の段階に於いて、イオン加速エネルギを例えば４５〔ｋｅＶ〕、ドーズ量を例えば１×１０12〔cm-2〕として、Ｓｉイオンの打ち込みを行なう工程を付加するのみで、他の工程を変えることなくヘテロ接合ＭＥＳＦＥＴを完成させることができる。
【００４８】
このように、ノンドープのチャネル層に後からイオン注入してチャネル領域を形成する手段を採った場合、その不純物のドーピング量を適切に選択し、同一基板内に於いて、閾値電圧を異にするヘテロ接合ＭＥＳＦＥＴを容易に実現させることができる。
【００４９】
また、前記したヘテロ接合構造を実現する為の各半導体層の厚さ、ドーピング不純物濃度、混晶比、イオン注入条件、活性化熱処理条件などは固定化されるものではなく、必要とされる例えば閾値電圧などから任意に選択されるべきものである。
【００５０】
また、前記実施の形態で説明したヘテロ接合ＭＥＳＦＥＴのｎ−ＩｎＧａＡｓチャネル層３４に於ける電子濃度は５×１０17〔cm-3〕としたが、これを例えば１×１０18〔cm-3〕に変更しても良く、そのようにすると、負の閾値電圧で動作させることができる。
【００５１】
また、ＬＤＤ構造に於けるｎ- ソース領域３８Ａとｎ- ドレイン領域３９Ａを形成する為のイオン注入条件をイオン加速エネルギを例えば３０〔ｋｅＶ〕、ドーズ量を例えば２×１０13〔cm-2〕に変更しても良く、そのようにすると、ｎ- 領域を浅く形成することができるから、短チャネル効果の影響を受け難くすることができる。
【００５２】
【発明の効果】
本発明に依る半導体装置に於いては、一導電型高濃度不純物領域に於ける不純物濃度が最大となる深さが一導電型チャネル領域に於ける不純物濃度が最大となる深さに比較して表面側に位置するＬＤＤ構造ヘテロ接合電界効果トランジスタを含んでいる。
【００５３】
前記構成を採ることに依り、一導電型高濃度不純物領域（一導電型ソース領域及びドレイン領域）に於ける不純物濃度ピークをチャネル層よりも表面側に存在する広エネルギ・バンド・ギャップ層（バリヤ層）内に位置し、従って、従来のヘテロ接合ＭＥＳＦＥＴに比較するとバリヤ層のキャリヤ濃度は高くなり、従って、バリヤ層に於ける抵抗は低減され、寄生抵抗が低下するから、ヘテロ接合ＭＥＳＦＥＴ本来の特性、即ち、キャリヤの閉じ込めを行なって、短ゲート化を実現して更なる高速動作を可能にしている。
【図面の簡単な説明】
【図１】本発明の原理を説明する為のヘテロ接合ＭＥＳＦＥＴを表す要部切断側面図である。
【図２】本発明の原理を説明する為のヘテロ接合ＭＥＳＦＥＴを表す要部切断側面図である。
【図３】本発明に於ける一実施の形態を説明する為のヘテロ接合ＭＥＳＦＥＴを表す要部切断側面図である。
【図４】ＬＤＤ構造をもつ標準的なＭＥＳＦＥＴを表す要部切断側面図である。
【図５】ヘテロ構造を利用してキャリヤの閉じ込めを行なうＭＥＳＦＥＴを表す要部切断側面図である。
【符号の説明】
３１  基板
３２  第１バッファ層
３３  第２バッファ層
３４  チャネル層
３４Ａ  ｎチャネル領域
３５  バリヤ層
３６  キャップ層
３７  ゲート電極
３８  ｎ+ ソース領域
３８Ａ  ＬＤＤ構造に於けるｎ- ソース領域
３９  ｎ+ ドレイン領域
３９Ａ  ＬＤＤ構造に於けるｎ- ドレイン領域
４０  ソース電極
４１  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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