(57)【特許請求の範囲】
【請求項１】
入力信号を積分する積分手段、
第１の電源ノードと出力ノードとの間に結合される第１の容量素子と、前記入力信号を受けるノードと前記出力ノードとの間に結合される第２の容量素子と、プリチャージ指示信号に応答して前記出力ノードを前記第１の電源ノード上の電圧レベルにプリチャージするプリチャージ手段とを備え、前記入力信号の変化に応答して、前記出力ノードの出力電圧レベルを所定の基準電圧レベルに変化させて出力する基準電圧発生手段、および
前記積分手段の出力信号と前記基準電圧発生手段の出力する電圧とを比較し、該比較結果を示す信号を出力する比較手段を備える、遅延回路。
【請求項２】
前記第１の容量素子と前記第２の容量素子の容量の比は、ａ：（１−ａ）であり、前記ａは０ないし１の間の実数である、請求項１記載の遅延回路。
【請求項３】
前記入力信号を反転して前記積分手段へ伝達する反転手段と、
前記比較手段の出力信号をラッチして出力するラッチ手段と、
前記ラッチ手段の出力信号と前記入力信号とに応答して、前記プリチャージ指示信号を生成するプリチャージ信号生成手段と、
前記プリチャージ信号生成手段からのプリチャージ指示信号の論理を反転して前記第２の容量素子へ伝達する伝達手段と、
前記プリチャージ指示信号の非活性化に応答して前記比較手段を活性化する比較活性化手段をさらに備える、請求項１記載の遅延回路。
【請求項４】
前記ラッチ手段は、
前記入力信号を一方入力に受け、前記入力信号が第１の電源電圧レベルのとき第２の電源電圧レベルの信号を出力しかつ前記入力信号が前記第２の電源電圧レベルの時にインバータとして作用する第１の論理ゲートと、
前記第１の論理ゲートの出力信号を反転するインバータと、
前記インバータの出力信号と前記比較手段の出力信号とを受け、前記インバータの出力信号が前記第１の電源電圧レベルのとき前記比較手段の出力信号をバッファ処理して前記第１の論理ゲートの他方入力へ印加する第２の論理ゲートとを備える、請求項３記載の遅延回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は与えられた信号を所定時間遅延するための遅延回路に関し、特に半導体記憶装置において内部制御信号を生成するために用いられる遅延回路に関する。
【０００２】
【従来の技術】
近年半導体集積回路の集積度は大幅に上昇している。この集積度が上昇すると、チップの面積が変更されずに１チップあたりに集積化されるトランジスタ数が増大するため、必然的に、トランジスタサイズを低減するためにトランジスタの縮小スケーリングが進んできている。このトランジスタの縮小スケーリングが進む場合、ＭＯＳトランジスタ（絶縁ゲート型電界効果トランジスタ）の絶縁膜の信頼性を確保するために、用いられる電源電圧Ｖｃｃは、例えば５Ｖから３．３Ｖに低下される。一方、トランジスタ数が増大しているにもかかわらず、チップ（半導体集積回路装置）の待機時の電流を増加させないようにして、半導体集積回路装置のスタンバイ時の消費電流をできるだけ小さくするためには、ＭＯＳトランジスタのしきい値電圧の絶対値Ｖｔｈを一定値よりも小さくすることはできない。
【０００３】
図１２は、ｎチャネルＭＯＳトランジスタのドレイン電流Ｉｄｓとゲート−ソース間電圧Ｖｇｓとの関係を示す図である。ＭＯＳトランジスタのしきい値電圧は、一定のドレイン電流Ｉｄｓを流すときのゲート−ソース電圧Ｖｇｓとして定義される。したがって、ｎチャネルＭＯＳトランジスタのしきい値電圧Ｖｔｈ２を低くして、しきい値電圧Ｖｔｈ１とした場合、このドレイン電流とゲート−ソース間電圧の相関関係を示すＩ−Ｖ曲線は、曲線Ｉから曲線ＩＩに移行する。この場合、ｎチャネルＭＯＳトランジスタのゲート−ソース間電圧Ｖｇｓを０Ｖとした場合でも、曲線ＩＩにおいては、電流Ｉ１が流れ、曲線Ｉにおける電流Ｉ２よりも大きな電流が流れる。この電流Ｉ１およびＩ２は、通常、「サブスレッショルド電流」と称されている。ｐチャネルＭＯＳトランジスタの場合、このゲート−ソース間電圧Ｖｇｓの符号を反転することにより、ドレイン電流とゲート−ソース間電圧の関係を示す曲線が得られる。
【０００４】
したがって、図１２に示すように、ＭＯＳトランジスタの待機時電流、すなわちサブスレッショルド電流は、しきい値電圧の絶対値Ｖｔｈが大きいほど小さくなる。通常、ゲート−ソース間電圧Ｖｇｓの絶対値が、しきい値電圧の絶対値よりも高くなると、ＭＯＳトランジスタには大きなドレイン電流Ｉｄｓが急激に流れる。このため、ＭＯＳトランジスタの電流駆動力による高速動作性と、サブスレッショルド電流によるスタンバイ時電流との関係から、通常、しきい値電圧の絶対値Ｖｔｈとして０．６Ｖ程度の値が用いられる。
【０００５】
ＭＯＳトランジスタの導通時におけるオン電流（飽和状態時における電流）は、電源電圧Ｖｃｃとしきい値電圧の絶対値の差、すなわちＶｃｃ−Ｖｔｈによって決定される。Ｖｃｃ＝３．３Ｖ、Ｖｔｈ＝０．６Ｖの条件下では、Ｖｃｃ−Ｖｔｈ＝２．７Ｖとなる。電源電圧Ｖｃｃの電圧値は、±１０％Ｖの変動が、定格により許容されている。したがって、Ｖｃｃ＝３．３Ｖを用いる半導体集積回路においては、電源電圧Ｖｃｃの下限は、Ｖｃｃ＝３．０Ｖとなり、上限はＶｃｃ＝３．６Ｖとなる。この場合、電源電圧Ｖｃｃとしきい値電圧の絶対値Ｖｔｈの差Ｖｃｃ−Ｖｔｈは、２．４Ｖから３．０Ｖまで約２５％変動することになる。ＭＯＳトランジスタの電流駆動能力、すなわち供給することのできるドレイン電流Ｉｄｓは、Ｖｃｃ−Ｖｔｈの約２乗に比例する。すなわち、飽和領域において、ＭＯＳトランジスタのドレイン電流Ｉｄｓは、
Ｉｄｓ＝β（Ｖｇｓ−Ｖｔｈ）2 〜β（Ｖｃｃ−Ｖｔｈ）2 
で与えられる。ここで、飽和領域では、｜Ｖｄｓ｜≧｜Ｖｄｓ−Ｖｔｈ｜の関係が満たされる。また、Ｖｄｓは、ＭＯＳトランジスタのドレイン−ソース間電圧を示す。またβは、ＭＯＳトランジスタのゲート絶縁膜の材料、チャネル幅Ｗおよびチャネル長Ｌの比などにより決定される定数パラメータである。
【０００６】
したがって、定格で利用される場合でも、Ｖｃｃ−Ｖｔｈが２５％振れる場合においては、ＭＯＳトランジスタの電流駆動能力は約５５％変化する（１．２５2 ＝１．５６）。以下に、この電源電圧Ｖｃｃとしきい値電圧の絶対値Ｖｔｈの振れが半導体集積回路の設計に対しどのような影響を及ぼすのかについて説明する。以下の説明においては、半導体集積回路装置の一例として、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）について説明する。
【０００７】
図１３は、ＤＲＡＭのメモリセルアレイ部の構成を概略的に示す図である。図１３において、ワード線ＷＬとビット線ＢＬの交差部に対応してメモリセルＭＣが配置される。メモリセルＭＣは、行および列のマトリクス状に配列され、ワード線ＷＬには、１行のメモリセルが接続され、ビット線ＢＬには、１列に対応するメモリセルが接続される。通常、「折返しビット線対」構成においては、ビット線ＢＬおよび／ＢＬが対をなして配置される。このビット線対ＢＬおよび／ＢＬは、メモリセルデータの判定時において一方が基準電圧を与える。メモリセルＭＣは、情報を電荷の状態で記憶するためのキャパシタＣｍと、ワード線ＷＬの信号電位に応答して導通し、キャパシタＣｍをビット線ＢＬに接続するｎチャネルＭＯＳトランジスタ（アクセストランジスタ）Ｔｍを含む。
【０００８】
ビット線ＢＬに対して、このビット線ＢＬ上に読出されたメモリセルＭＣの保持データを検知し増幅するためのセンスアンプＳＡが設けられる。センスアンプＳＡは、センスアンプ活性化信号φＳＡに応答して活性化され、このビット線ＢＬと図示しない補のビット線／ＢＬの電位を差動的に増幅する。ビット線ＢＬには、その配線による寄生抵抗Ｒｐおよび寄生容量Ｃｐが存在する。
【０００９】
図１４は、図１３に示すセンスアンプの動作を示す波形図である。図１４を参照して、以下にメモリセルのデータの読出動作について説明する。
【００１０】
メモリサイクルが始まると、与えられたアドレス信号に従って行選択動作が行なわれ、このアドレス指定された行に対応するワード線ＷＬの電位が立上がり、ワード線ＷＬが選択状態とされる。このワード線ＷＬの電位の立上がりに応答して、メモリセルＭＣのアクセストランジスタＴｍが導通し、キャパシタＣｍがビット線ＢＬに接続される。今、ビット線ＢＬ（および／ＢＬ）は、中間電位Ｖｃｃ／２にプリチャージされており、またキャパシタＣｍが“Ｈ”レベルの状態を記憶している場合を考える。この場合、キャパシタＣｍから正電荷がビット線ＢＬへ流出し、ビット線ＢＬの電位が上昇する。このビット線ＢＬの電位は、寄生抵抗Ｒｐおよび寄生容量Ｃｐを介してセンスアンプＳＡへ伝達される。したがってセンスアンプＳＡのセンスノードは、この抵抗Ｒｐおよび寄生容量Ｃｐを与える時定数Ｒｐ・Ｃｐに従って緩やかに上昇する。このセンスアンプＳＡのセンスノード（ビット線ＢＬ）の電位が十分に大きくなると、センスアンプ活性化信号φＳＡが活性化され、センスアンプＳＡがこのビット線ＢＬの電位（センスノードの電位）を増幅する。
【００１１】
このセンスアンプＳＡが確実にメモリセルＭＣの記憶情報を検知し増幅するためには、このビット線ＢＬ（センスノード）上に読出される電圧（読出電圧）の大きさが十分大きくなる必要があり、したがってワード線ＷＬの電位が立上がってからセンスアンプ活性化信号φＳＡを活性状態とするまでには、十分な時間を確保する必要がある。
【００１２】
図１５（Ａ）は、センスアンプ活性化信号発生部の構成を概略的に示す図である。図１５（Ａ）において、センスアンプ活性化信号発生部は、内部ロウアドレスストローブ信号ＲＡＳを受ける４段の縦列接続されるインバータＩＶ１、ＩＶ２、ＩＶ３およびＩＶ４を含む。インバータＩＶ２〜ＩＶ４のそれぞれの入力部には、遅延用のキャパシタが設けられる。すなわち、インバータＩＶ２に対しては、キャパシタＣ１およびＣ２が電源電位ノードＶｃｃと接地ノードの間に直列に接続され、インバータＩＶ３に対しては、電源ノードＶｃｃと接地ノードの間にキャパシタＣ３およびＣ４が直列に接続され、インバータＩＶ４の入力部には、電源ノードＶｃｃと接地ノードの間にキャパシタＣ５およびＣ６が直列に接続される。電源ノードＶｃｃに接続されるキャパシタＣ１，Ｃ３およびＣ５は、信号の立下がりを遅延する機能を有し、接地ノードに接続されるキャパシタＣ２，Ｃ４およびＣ６は、信号の立上がりを遅延する機能を備える。このキャパシタの充放電に要する時間により必要とされる遅延が与えられる。図１５（Ａ）においては、また内部ロウアドレスストローブ信号ＲＡＳから、インバータＩＶ１、キャパシタＣ１およびＣ２、インバータＩＶ２を介してワード線駆動信号φＷＬが発生される構成が併せて示される。
【００１３】
図１５（Ｂ）は、図１５（Ａ）に示すセンスアンプ活性化信号発生部の動作を示す波形図である。ロウアドレスストローブ信号ＲＡＳが非活性状態のＬレベルから活性状態のＨレベルへ立上がると、インバータＩＶ１の出力信号が同様ＨレベルからＬレベルへ立下がる。この場合、キャパシタＣ１の放電時間により、信号の変化が緩やかとなり、インバータＩＶ２の入力部の電位が、内部ロウアドレスストローブ信号ＲＡＳの変化に比べて十分緩やかに立下がる。このインバータＩＶ２の入力部の信号電位がインバータＩＶ２の入力論理しきい値よりも低くなると、インバータＩＶ２の出力信号がＬレベルからＨレベルへ立上がる（キャパシタＣ４の充電に要する時間は、図１５（Ｂ）において破線で示す）。この動作が、インバータＩＶ３およびＩＶ４においても行なわれ、それぞれの信号変化が緩やかとされ、インバータＩＶ４から出力されるセンスアンプ活性化信号φＳＡは、これらのインバータＩＶ１〜ＩＶ４の有する遅延時間とキャパシタＣ１〜Ｃ６の充放電に要する時間により与えられる遅延時間経過後にＨレベルの活性状態とされる。キャパシタの充放電を利用することにより、比較的大きな遅延時間を小占有面積で実現することができる。
【００１４】
図１６（Ａ）は、インバータの構成の一例を示す図である。図１６（Ａ）において、インバータＩＶは、電源ノードＶｃｃと出力ノードの間に接続され、そのゲートに入力信号ＩＮを受けるｐチャネルＭＯＳトランジスタＰＴと、出力ノードと接地ノードの間に接続され、そのゲートに入力信号ＩＮを受けるｎチャネルＭＯＳトランジスタＮＴを含む。このＣＭＯＳトランジスタで構成されるインバータＩＶの場合、電源電圧Ｖｃｃの電圧レベルにより、動作速度が変化する。ゲートへ与えられる入力信号ＩＮの電圧レベルが電源電圧Ｖｃｃのレベルに応じて変化するためである。また、不飽和領域においては、このドレイン−ソース間電圧Ｖｄｓがドレイン電流に影響を及ぼす。
【００１５】
前述のように、ＭＯＳトランジスタの電流駆動力は、Ｖｃｃ−Ｖｔｈのほぼ２乗に比例する。したがって、電源電圧Ｖｃｃの電圧レベルが高くなると、その電流駆動力が大きくなり、図１６（Ｂ）に示すように、出力信号ＯＵＴの変化速度が速くなる。したがって、電源電圧Ｖｃｃの上限に対して十分な遅延時間を確保した場合、電源電圧Ｖｃｃの下限に対しては、信号の変化速度が遅くなるため、遅延時間が大きくなりすぎ、応じてセンスアンプの活性化タイミングが遅れ、アクセス時間が長くなるという問題が生じる。
【００１６】
たとえば、Ｖｃｃ＝３．６Ｖの上限で、遅延時間として２ｎｓ確保した場合を考える。この場合、Ｖｃｃ＝３．０Ｖの下限においては、インバータを構成するＭＯＳトランジスタの電流駆動能力は、約５５％小さくなるため、電源電圧Ｖｃｃ上限でのキャパシタの充放電電荷量の増大分２５％を考慮しても、遅延時間としては約２５％増大し（１．５６／１．２５＝１．２５）、約２．５ｎｓとなる。したがって、この０．５ｎｓの余分な遅延時間はセンスアンプ活性化タイミングの遅延を通してアクセス時間の増大に繋がり、半導体記憶装置の性能低下が生じる。
【００１７】
上述のような、遅延時間の電源電圧依存性をなくすために、図１７（Ａ）に示すような遅延回路が従来用いられる。図１７（Ａ）において、遅延回路は、ＭＯＳトランジスタＰＴ１およびＮＴ１で構成される第１のインバータと、ＭＯＳトランジスタＰＴ２およびＮＴ２で構成される第２のインバータを含む。この第１のインバータのｐチャネルＭＯＳトランジスタＰＴ１のソースと電源ノードＶｃｃの間の抵抗素子Ｒが接続される。第１のインバータの出力ノードと第２のインバータの入力ノードの間の中間ノードＭＮと接地ノードの間にキャパシタＣが接続される。図１７（Ｂ）は、この図１７（Ａ）に示す遅延回路の動作を示す波形図である。
【００１８】
図１７（Ｂ）に示すように、入力ＩＮがＨレベルからＬレベルに立下がると、ｐチャネルＭＯＳトランジスタＰＴ１が導通し、中間ノードＭＮへは、抵抗素子ＲおよびＭＯＳトランジスタＰＴ１を介して電流が供給される。この中間ノードＭＮと接地ノードの間にはキャパシタＣが設けられている。したがって、中間ノードＭＮの電位は、抵抗素子ＲとキャパシタＣの有する時定数Ｒ・Ｃに従って決定される速度で徐々に上昇する。この中間ノードＭＮの電位が、第２のインバータ（ＭＯＳトランジスタＰＴ２およびＮＴ２）の入力論理しきい値を超えると、出力信号ＯＵＴがＨレベルからＬレベルに低下する。
【００１９】
中間ノードＭＮの電位上昇速度は時定数Ｒ・Ｃで決定されており、電源電圧Ｖｃｃに依存しないため、出力信号ＯＵＴの入力信号ＩＮに対する遅延時間は、Ｖｃｃ上限およびＶｃｃ下限の間で差は生じない。したがって、電源電圧変動時においても、一定の遅延時間をもって必要とされる内部制御信号（たとえばセンスアンプ活性化信号）を活性状態とすることができる。
【００２０】
この図１７（Ａ）に示す遅延回路においては、入力信号ＩＮがＬレベルからＨレベルに立上がると、ＭＯＳトランジスタＮＴ１が導通し、高速でキャパシタＣの充電電荷を放電する。
【００２１】
この図１７（Ａ）に示す構成に類似する構成として、抵抗素子ＲをｐチャネルＭＯＳトランジスタＰＴ１のドレインと出力ノードの間に接続する構成、抵抗素子ＲをｎチャネルＭＯＳトランジスタＮＴ１のソースまたはドレインに接続する構成がある。しかしながら、抵抗素子Ｒの接続位置は、入力信号立上がりおよび立下がりいずれを遅延させるかにより適宜定められることである。
【００２２】
【発明が解決しようとする課題】
ＣＭＯＳインバータの入力論理しきい値は、次式で与えられる。
【００２３】
【数１】
0003702038.tif 000002
【００２４】
ここで、ＶｔｈｎおよびＶｔｈｐは、ｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタのそれぞれのしきい値電圧を示し、βN およびβP は、それぞれｎチャネルＭＯＳトランジスタおよびｐチャネルＭＯＳトランジスタの伝達係数を示す。通常、この入力論理しきい値Ｖｉｔｈは、Ｖｃｃ／２の電圧レベルに定められる。したがってこの入力論理しきい値Ｖｉｔｈは、電源電圧Ｖｃｃの変動、ＭＯＳトランジスタのしきい値電圧の変動、および製造パラメータのばらつきに起因する伝達係数βの変動により、変化する。この入力論理しきい値Ｖｉｔｈが、少し変化した場合において、図１７（Ａ）に示す遅延回路の構成の場合、その遅延時間が大きく変化するという問題が生じる。この遅延時間の変化を図１８を参照して説明する。
【００２５】
図１８に示すように、第２のインバータ（ＭＯＳトランジスタＰＴ２およびＮＴ２）の論理しきい値が（Ａ）の場合、その出力信号ＯＵＴは時刻ｔＡで変化する。一方、この第２のインバータ（ＭＯＳトランジスタＰＴ２およびＮＴ２）の論理しきい値が（Ｂ）となり、低くなった場合、出力信号ＯＵＴは、時刻ｔＡよりも早い時刻ｔＢにおいて変化する。この中間ノードＭＮの電位変化は緩やかである。したがって論理しきい値が少し変化しただけでも、時刻ｔＡと時刻ｔＢの時間差が大きくなり、遅延時間が大きく変化するという問題が生じる。この遅延時間が変化すると、半導体記憶装置の内部制御信号（たとえばセンスアンプ活性化信号）の活性化タイミングが大きく変化し、内部動作タイミングのずれが大きくなり、安定動作を保証することができなくなるという問題が生じる。特に、センスアンプ活性化信号の場合、半導体記憶装置のアクセス時間が大きく変化するという欠点が生じる。
【００２６】
ＤＲＡＭにおいて、センスアンプ活性化信号にかかわらず、多くの内部制御信号がメモリセル選択動作開始指示信号であるロウアドレスストローブ信号ＲＡＳを遅延して発生されており、また内部動作（行選択動作に関連する動作）のタイミングが大きくずれることになり、安定な動作を保証することができなくなるという問題が生じる。
【００２７】
半導体記憶装置に限らず、一般に半導体集積回路装置において、ある信号の遅延信号を用いて別の信号を生成する構成が多く利用されている。たとえば、信号変化時においてワンショットのパルスを発生する構成、ある信号を処理し、その処理結果と元の信号とを処理する構成、元の信号をこの処理結果信号が確定状態とされるまで遅延させる構成などがある。いずれの場合においても、この遅延回路は、電源電圧Ｖｃｃおよび次段の入力論理しきい値の変動によらず、一定の遅延時間を与えるのが好ましい。
【００２８】
それゆえ、この発明の目的は、次段の論理回路の入力論理しきい値および電源電圧Ｖｃｃの変動にかかわらず、一定の遅延時間を与える遅延回路を提供することである。
【００２９】
この発明の他の目的は、特に、半導体記憶装置において、内部制御信号を安定に一定の遅延時間をもって発生することのできる遅延回路を提供することである。
【００３０】
【課題を解決するための手段】
請求項１に係る遅延回路は、入力信号を積分する積分手段と、この入力信号の変化に応答して出力電圧レベルを所定の電圧レベルに変化させて出力する基準電圧発生手段と、積分手段の出力信号と基準電圧発生手段の出力する電圧とを比較し、その比較結果を示す信号を出力する比較手段を備える。
【００３１】
基準電圧発生手段は、第１の電源ノードと出力ノードとの間に結合される第１の容量素子と、入力信号を受けるノードと出力ノードとの間に結合される第２の容量素子と、プリチャージ指示信号に応答して出力ノードを第１の電源電圧レベルにプリチャージするプリチャージするプリチャージ手段とを備える。出力電圧が出力ノードに生成される。
【００３２】
請求項２に係る遅延回路は、請求項１の第１の容量素子と第２の容量素子の容量の比がａ：（１−ａ）に定められる。ここで、ａは、０ないし１の間の実数である。
【００３３】
請求項３に係る遅延回路は、請求項１の遅延回路が、さらに、入力信号を反転して積分手段へ伝達する反転手段と、比較手段の出力信号をラッチして出力するラッチ手段と、このラッチ手段の出力信号と入力新語とに応答してプリチャージ指示信号を生成するプリチャージ信号生成手段と、このプリチャージ信号生成手段からのプリチャージ指示信号の論理を反転して第２の容量素子へ伝達する伝達手段と、プリチャージ指示信号の比活性化に応答して比較手段を活性化する比較活性化手段を備える。
【００３４】
請求項４に係る遅延回路は、請求項３のラッチ手段が、入力信号が第１の電源ノード上の電圧レベルのときに第２の電源電圧レベルの信号を出力しかつ入力信号が第２の電源電圧レベルの時にインバータとして作用する第１の論理ゲートと、この第１の論理ゲートの出力信号を反転するインバータと、このインバータの出力信号と比較手段の出力信号とを受け、インバータの出力信号が第１の電源電圧レベルのとき、この比較手段の出力信号をバッファ処理して第１の論理ゲートへ印加する第２の論理ゲートとを備える。
【００３８】
入力信号の積分結果信号は、この入力信号の変化速度に比べて緩やかに変化する。この積分手段の出力信号を一定の基準電圧と比較することにより、積分手段の出力信号が基準電圧より高いか低いかにより比較手段の出力信号の電圧レベルが決定される。したがって基準電圧が電源電圧の倍数の電圧であれば、電源電圧の変動の影響を受けることなく比較手段の出力信号を変化させることができ、電源電圧の変動の影響を受けることのない遅延時間を実現することができる。
【００３９】
またこの基準電圧発生手段は、比較手段において比較動作が行なわれるときに所定の基準電圧レベルに設定することにより、基準電圧レベルは、他の回路動作の影響を受けることがなく、確実に比較手段は所定の基準電圧と積分手段の出力信号とを比較することができ、正確な遅延時間を実現することができる。この比較手段の出力信号を次段の論理回路へ与えることにより、比較手段の出力信号は積分手段の出力信号の基準電圧レベルを基準とする電圧レベルに応じて大きく変化するため、次段論理回路の入力論理しきい値が変化しても、確実にこの次段論理回路の出力信号を変化させることができ、次段論理回路の入力論理しきい値の影響を受けることなく安定に一定の遅延時間をもって次段論理回路の出力信号を変化させることができる。
【００４０】
特に、この遅延回路を半導体記憶装置のセンスアンプ活性化信号として利用することにより、安定に一定の遅延時間をもってセンスアンプを活性化することができ、アクセス時間を短くすることができる。
【００４１】
【発明の実施の形態】
［実施の形態１］
図１（Ａ）は、この発明の実施の形態１に従う遅延回路の構成を示す図である。図１（Ａ）において、遅延回路は、入力信号ＩＮを反転するインバータ１ａと、抵抗素子ＲとキャパシタＣとで構成され、インバータ１ａの出力信号を緩やか変化させる積分手段としてのＲＣ遅延段２と、一定の基準電圧Ｖｒｅｆを出力する基準電圧発生回路３と、ＲＣ遅延段２の出力信号と基準電圧Ｖｒｅｆとを比較する比較回路４と、比較回路４の出力信号をバッファ処理して出力する２段の接続接続されたインバータ１ｂおよび１ｃを含む。
【００４２】
比較回路４は、その正入力に基準電圧Ｖｒｅｆを受け、負入力にＲＣ遅延段２の出力信号を受ける。したがって、比較回路４は、ＲＣ遅延段２の出力信号が基準電圧Ｖｒｅｆよりも高いときにはＬレベルの信号を出力し、一方ＲＣ遅延段２の出力信号が基準電圧Ｖｒｅｆよりも低いときにはＨレベルの信号を出力する。次にこの図１（Ａ）に示す遅延回路の動作をその動作波形図である図１（Ｂ）を参照して説明する。
【００４３】
時刻ｔ０以前において、入力信号ＩＮはＨレベルにあり、中間ノードＭＮの電位レベルはＬレベルであり、比較回路４の出力信号ＣＯＵＴはＨレベルにある。また、インバータ１ｃからの出力信号ＯＵＴもＨレベルにある。
【００４４】
時刻ｔ０において入力信号ＩＮがＨレベルからＬレベルに立下がると、インバータ１ａの出力信号が立上がる。この場合、ＲＣ遅延段２の出力ノード、すなわち中間ノードＭＮの電位は、抵抗ＲおよびキャパシタＣにより決定されるＲＣ時定数に従って緩やかに立上がる。この中間ノードＭＮの電位レベルが基準電圧発生回路３からの基準電圧Ｖｒｅｆの電圧レベルよりも高くなると、比較回路４の出力信号ＣＯＵＴが高速でＬレベルに低下する。比較回路４は、その構成は後に詳細に説明するが、比較結果を増幅する機能を備えている。したがって、比較回路４の出力信号ＣＯＵＴは、中間ノードＭＮの電位が基準の電位Ｖｒｅｆよりも低い場合には、インバータ１ｂの入力論理しきい値よりも十分高い電圧レベルのＨレベルにあり、また中間ノードＭＮの電圧レベルが基準電圧Ｖｒｅｆよりも高い場合には、比較回路４の出力信号ＣＯＵＴの電圧レベルはインバータ１ｂの入力論理しきい値よりも十分低い電圧レベルにある。したがって、インバータ１ｂの入力論理しきい値が製造パラメータのばらつきなどにより変動した場合においても、この入力論理しきい値の変動の影響を受けることなくインバータ１ｂの出力信号は高速で変化し、応じてインバータ１ｃから出力される信号ＯＵＴが時刻ｔ１でＨレベルからＬレベルに低下する。したがって、この時刻ｔ１と時刻ｔ０の間の遅延時間Ｔを、論理回路としてのインバータ１ｂおよび１ｃの入力論理しきい値の変動を受けることなく一定の時間に保持することができる。
【００４５】
基準電圧Ｖｒｅｆは、電源電圧Ｖｃｃの定数倍（１以下の定数ａ）という形で与えられることが必要である。
【００４６】
中間ノードＭＮの立下り時の電圧レベルは次式で与えられる。
Ｖｃｃ・ｅｘｐ（−ｔ／ＲＣ）
一方、中間ノードＭＮの電位がＬレベルからＨレベルへ上昇するときの中間ノードＭＮの電圧レベルは次式で与えられる。
【００４７】
Ｖｃｃ・（１−ｅｘｐ（−ｔ／ＲＣ））
中間ノードＭＮの電位に立上がり時および立下がり時における遅延時間は次式でそれぞれ与えられる。
【００４８】
Ｖｒｅｆ＝Ｖｃｃ・ａ＝Ｖｃｃ・ｅｘｐ（−ｔ／ＲＣ）
ａ＝ｅｘｐ（−ｔ／ＲＣ）  …  立下がり時
Ｖｒｅｆ＝Ｖｃｃ・ａ＝Ｖｃｃ・（１−ｅｘｐ（−ｔ／ＲＣ））
ａ＝１−ｅｘｐ（−ｔ／ＲＣ）  …立上がり時
したがって、遅延時間ｔ＝Ｔは、電源電圧Ｖｃｃに依存せず、抵抗素子Ｒの抵抗値とキャパシタＣの容量の値により決定される。したがって、電源電圧Ｖｃｃの変動の影響を受けることなく一定の遅延時間ｔ＝Ｔをもって比較回路４の出力信号したがってインバータ１ｂ，１ｃの出力信号を変化させることができる。
【００４９】
図１（Ａ）に示す構成においては、中間ノードＭＮの立上がり時の変化と立下がり時の変化は同じである。したがって入力信号ＩＮに対し、出力信号ＯＵＴの立下がりはともに同じ遅延時間を有する。
【００５０】
以上のように、この発明の実施の形態１に従えば、入力信号を積分手段を用いて緩やかに変化させ、この積分手段の出力信号と基準電圧Ｖｒｅｆを比較回路により比較しているため、積分手段の出力信号が基準電圧を横切って変化したときに比較回路の出力信号を高速で大きく変化させることができ、次段論理回路の入力論理しきい値の変動の影響を受けることなく遅延時間をほぼ一定とすることができる。特に基準電圧を電源電圧Ｖｃｃの定数倍とすることにより、この遅延時間を電源電圧と独立に設定することができ、遅延時間を電源電圧の変動を受けることのない一定の時間に設定することができる。
【００５１】
［実施の形態２］
図３は、図１に示す基準電圧発生回路３の具体的構成を示す図である。図３において、基準電圧発生回路３は、電源ノードＶｃｃ（電圧とノードとを同じ符号で示す）と出力ノードＮ０との間に接続される第１の容量素子としてのキャパシタ５ａと、出力ノードＮ０と入力信号ＩＮを受ける入力ノードとの間に結合される第２の容量素子としてのキャパシタ５ｂと、プリチャージ指示信号／ＰＲに応答して、出力ノードＮ０を電源電圧ＶｃｃレベルにプリチャージするｐチャネルＭＯＳトランジスタ６と、入力信号ＩＮをキャパシタ５ｂの電極へ伝達するバッファとして作用する２段の縦続接続されたインバータ７ａおよび７ｂを含む。
【００５２】
キャパシタ５ａおよび５ｂの容量値の比は、ａ：（１−ａ）に設定される。出力ノードＮ０から基準電圧Ｖｒｅｆが出力される。プリチャージ指示信号／ＰＲは、入力信号ＩＮが変化するよりも早いタイミングで非活性状態のＨレベルとされる。すなわち、このプリチャージ指示信号／ＰＲは比較回路４の比較動作が必要なときにのみ非活性状態とされる。その他の期間、すなわち比較回路の比較動作が必要とされない期間においては、プリチャージ指示信号／ＰＲは活性状態のＬレベルとされる。このプリチャージ指示信号／ＰＲの活性状態においては、ｐチャネルＭＯＳトランジスタ６が導通し、出力ノードＮ０は電源電圧Ｖｃｃレベルにプリチャージされる。次にこの図３に示す基準電圧発生回路３の動作をその動作波形図である図４を参照して説明する。
【００５３】
時刻ｔ０以前においては、入力信号ＩＮはＨレベルであり、またプリチャージ指示信号／ＰＲはＬレベルの活性状態にある。この状態においては、出力ノードＮ０は電源電圧Ｖｃｃレベルにプリチャージされている。また、キャパシタ５ａおよび５ｂの両電極電位は、電源電圧Ｖｃｃレベルであり、電極間の電位差は存在しない。
【００５４】
時刻ｔ０において、プリチャージ指示信号／ＰＲがＨレベルに立上がり、ＭＯＳトランジスタ６が非導通状態とされ、出力ノードＮ０のプリチャージ動作が停止する。この状態において、出力ノードＮ０はフローティング状態とされるが、入力信号ＩＮはＨレベルであり、出力ノードＮ０からの基準電圧Ｖｒｅｆは、プリチャージ状態の電源電圧Ｖｃｃレベルを維持する。
【００５５】
時刻ｔ１において、入力信号ＩＮはＨレベルからＬレベルに立下がると、インバータ７ａおよび７ｂを介して、キャパシタ５ｂの電極電位が接地電位レベルのＬレベルに低下する。これにより、キャパシタ５ｂによる容量結合により、出力ノードＮ０の電位が低下する。この出力ノードＮ０の電圧レベルは、電荷の保存則から次式で求められる。
【００５６】
0003702038.tif 000003
ここで、Ｃ（５ａ）およびＣ（５ｂ）は、キャパシタ５ａおよび５ｂそれぞれの容量値を示す。キャパシタ５ａおよび５ｂの容量の比はａ：１−ａである。したがって、
Ｖｒｅｆ＝ａ・Ｖｃｃ
となる。この時刻ｔ２において、基準電圧Ｖｒｅｆが、Ｖｃｃ・ａの電圧レベルに変化すると、比較回路が、入力信号ＩＮとこの基準電圧Ｖｒｅｆとを比較し、その比較結果を増幅して出力する。
【００５７】
比較動作が完了すると、時刻ｔ３において、プリチャージ指示信号／ＰＲが再び活性状態のＬレベルとなり、ＭＯＳトランジスタ６が導通し、ノードＮ０からの基準電圧Ｖｒｅｆが再び電源電圧Ｖｃｃレベルに上昇する。
【００５８】
この図３に示す基準電圧発生回路３の場合、出力ノードＮ０を電源電圧Ｖｃｃレベルにプリチャージし、容量結合により、この出力ノードＮ０からの基準電圧Ｖｒｅｆの電圧レベルを低下させている。電源ノードＶｃｃと接地ノード（インバータ７ｂの接地ノード）の間において、直流電流が流れる経路は存在しない。したがって、基準電圧を発生するための貫通電流は生じず、低消費電流が実現される。またこの基準電圧Ｖｒｅｆは、後に説明するが、比較回路を構成する入力段のＭＯＳトランジスタのゲートへ与えられる。したがって、この出力ノードＮ０は単にＭＯＳトランジスタのゲート電圧を上昇させるだけでよく、大きな電荷供給能力は要求されず、安定に必要とされる基準電圧Ｖｒｅｆを小占有面積で生成することができる。
【００５９】
また、図３に示す基準電圧発生回路は更に以下の利点を与える。通常の抵抗素子を用いた分圧回路で基準電圧Ｖｒｅｆを生成する場合、抵抗素子を介して常時貫通電流が流れる。この貫通電流を低減するために、抵抗素子の抵抗値を十分大きくした場合、基準電圧発生回路の出力インピーダンスが大きくなり、基準電圧に対するノイズの影響が大きくなる。このキャパシタ５ａおよび５ｂを用いて基準電圧Ｖｒｅｆを生成することにより、貫通電流がなく、低消費電流が実現される。また、出力ノイズはキャパシタ５ａおよび５ｂにより吸収されるため、ノイズの影響を受けることなく安定に基準電圧Ｖｒｅｆを生成することができる。
【００６０】
またプリチャージ指示信号／ＰＲを用いて必要なときのみ基準電圧の電圧レベルを変化させているため、この比較回路動作前に他回路の動作が行なわれても、そのときには、出力ノードＮ０はプリチャージ状態であり、他回路の動作の影響を受けることがなく、必要とされる電圧レベルの基準電圧を正確に生成することができる。
【００６１】
またこの基準電圧発生回路３は、遅延回路専用に設けることにより、この遅延回路のみを駆動することが要求されるだけであり、大きな電荷駆動力は必要とされず、小占有面積の基準電圧発生回路を実現することができる。
【００６２】
すなわち、図５に示すように、基準電圧発生回路３を、遅延回路１０に含まれる比較回路４に対してのみ基準電圧Ｖｒｅｆを与えるように構成することにより、この半導体集積回路装置に含まれる他回路２０の動作の影響を受けることなく安定にかつ低消費電流でかつさらに小占有面積で基準電圧Ｖｒｅｆを作成することができる。
【００６３】
図６は、基準電圧Ｖｒｅｆと比較回路の出力ＣＯＵＴとの関係を示す図である。時刻ｔ０において入力信号ＩＮがＨレベルからＬレベルに低下すると、中間ノードＭＮの電圧レベルがＲＣ遅延段の時定数ＲＣに従って緩やかに上昇する。この入力信号ＩＮのレベル低下に応じて、基準電圧発生回路３から出力される基準電圧Ｖｒｅｆが電源電圧Ｖｃｃから所定の電圧レベルａ・Ｖｃｃレベルに低下する。
【００６４】
時刻ｔ１において、この中間ノードＭＮ上の電位が、基準電圧Ｖｒｅｆの電圧レベルと交差すると、比較回路の出力信号ＣＯＵＴがＨレベルからＬレベルへ低下する。次に、この遅延時間Ｔについて具体的に求めてみる。
【００６５】
中間ノードＭＮの電位は、Ｖｃｃ・（１−ｅｘｐ（−ｔ／ＲＣ））に従って上昇する。したがって、遅延時間Ｔは次式から求められる。
【００６６】
１−ｅｘｐ（−ｔ／ＲＣ）＝ａ
Ｔ＝−Ｒ・Ｃ・ｌｏｇ（１−ａ）
上式から明らかなように、遅延時間Ｔは、ＲＣ遅延段に含まれる抵抗素子ＲとキャパシタＣの抵抗値および容量値と、基準電圧発生回路に含まれるキャパシタ５ａおよび５ｂの容量の比とにより決定される。電源電圧ＶｃｃおよびＭＯＳトランジスタのしきい値電圧には何ら依存しない。したがって、ＭＯＳトランジスタをしきい値電圧を利用する基準電圧発生回路の構成に比べて、電源電圧ＶｃｃおよびＭＯＳトランジスタのしきい値電圧Ｖｔｈの影響を受けることなく安定に一定の遅延時間を有する遅延回路を実現することができる。また、ＭＯＳトランジスタのしきい値電圧を利用する基準電圧発生回路の場合、抵抗素子を用いる分圧回路と同様、電源ノードから接地ノードへ貫通電流が流れ、低消費電流を実現することができないという欠点も生じる。
【００６７】
また基準電圧を容量結合により生成する場合、この基準電圧レベルは、キャパシタの容量比により決定されている。このキャパシタの容量比は、キャパシタの電極面積比を調整することにより容易に実現することができる。したがって、複雑な製造工程を伴うことなく、正確な容量比を有するキャパシタを実現することができ、必要とされる基準電圧レベルを容易にかつ正確に生成することが可能となる。
【００６８】
なお、上述の図３に示す基準電圧発生回路においては、出力ノードを電源電圧Ｖｃｃレベルにプリチャージし、入力信号ＩＮに従って、キャパシタ５ｂの電極を接地電位レベルへ放電して出力ノードＮ０から電荷を引抜いている。これに代えて、キャパシタ５ａを、接地ノードと出力ノードＮ０との間に接続し、出力ノードＮ０を接地電位レベルにプリチャージしておき、入力信号ＩＮに従ってキャパシタ５ｂを介して出力ノードＮ０へ電荷を供給するように構成してもよい。この場合、基準電圧Ｖａは、（１−ａ）・Ｖｃｃとなり、電源電圧Ｖｃｃの定数倍となり、必要とされる基準電圧レベルを得ることができ、同様に、電源電圧Ｖｃｃに依存しない遅延時間を実現することができる。
以上のように、この発明の実施の形態２に従えば、基準電圧発生回路において、キャパシタのチャージポンプ動作を利用して必要なときのみ必要とされる電圧レベルの基準電圧を発生するように構成しているため、低消費電流、かつ低占有面積で電源電圧およびＭＯＳトランジスタのしきい値電圧に依存することのない遅延時間を実現する基準電圧を安定にノイズの影響を受けることなく発生することができる。
【００６９】
［実施の形態３］
図７は、図１に示す比較回路４の具体的構成を示す図である。図７において、比較回路４は、電源ノードＶｃｃと内部ノード４ａの間に接続されかつそのゲートが内部ノード４ａに接続されるｐチャネルＭＯＳトランジスタＰＱ１と、電源ノードＶｃｃと出力ノード４ｂの間に接続されかつそのゲートが内部ゲート４ａに接続されるｐチャネルＭＯＳトランジスタＰＱ２と、内部ノード４ａおよび４ｃの間に接続されかつそのゲートに基準電圧Ｖｒｅｆを受けるｎチャネルＭＯＳトランジスタＮＱ１と、出力ノード４ｂと内部ノード４ｃの間に接続されかつそのゲートが中間ノードＭＮに接続されるｎチャネルＭＯＳトランジスタＮＱ２と、内部ノード４ｃと接地ノードとの間に接続されかつそのゲートに比較回路活性化信号φＡＣＴを受けるｎチャネルＭＯＳトランジスタＮＱ３を含む。ＭＯＳトランジスタＰＱ１およびＰＱ２はカレントミラー回路を構成する。次に動作について簡単に説明する。
【００７０】
比較回路活性化信号φＡＣＴがＬレベルの非活性状態のとき、ＭＯＳトランジスタＮＱ３は非導通状態である。この状態において、電源ノードＶｃｃから接地ノードへの電流が流れる経路が遮断され、出力ノード４ｂは、電源電圧Ｖｃｃレベルに充電される。
【００７１】
比較回路活性化信号φＡＣＴがＨレベルの活性状態とされると、ＭＯＳトランジスタＮＱ３が導通し、電源ノードＶｃｃから接地ノードへ電流が流れる経路が形成される。基準電圧Ｖｒｅｆが中間ノードＭＮ上の電位よりも高い場合には、ＭＯＳトランジスタＮＱ１のコンダクタンスがＭＯＳトランジスタＮＱ２のコンダクタンスよりも大きくなり、ＭＯＳトランジスタＮＱ１を介して流れる電流は、ＭＯＳトランジスタＮＱ２を介して流れる電流よりも多くなる。ＭＯＳトランジスタＰＱ１およびＰＱ２はカレントミラー回路を構成しており、このＭＯＳトランジスタＮＱ１を介して流れる電流のミラー電流がＭＯＳトランジスタＮＱ２へ与えられる。したがってこのＭＯＳトランジスタＮＱ２はＭＯＳトランジスタＰＱ２から供給される電流をすべて放電することができず、ノード４ｂからの出力信号ＣＯＵＴの電位レベルはＨレベルに上昇する。
【００７２】
一方、基準電圧Ｖｒｅｆが中間ノードＭＮ上の電位よりも低い場合には、ＭＯＳトランジスタＮＱ２のコンダクタンスがＭＯＳトランジスタＮＱ１のコンダクタンスよりも大きくなり、ＭＯＳトランジスタＮＱ２は、ＭＯＳトランジスタＮＱ１を流れる電流よりも大きな電流を供給することができる。しかしながらＭＯＳトランジスタＮＱ１のミラー電流がＭＯＳトランジスタＰＱ２を介してＭＯＳトランジスタＮＱ２へ供給されるためＭＯＳトランジスタＮＱ２は供給される電流をすべて放電し、出力ノード４ｂからの出力信号ＣＯＵＴがＬレベルへ立下がる。ＭＯＳトランジスタＮＱ３が電流源として作用しており、このＭＯＳトランジスタＮＱ２の放電電流が大きくなると、ＭＯＳトランジスタＮＱ１を介して流れる電流が小さくされ、応じてＭＯＳトランジスタＰＱ２からのミラー電流が小さくなり、この出力信号ＣＯＵＴは高速でＬレベルに低下する。
【００７３】
この図７に示すカレントミラー型差動増幅回路を利用することにより、高速で小振幅の信号を増幅することができ、正確に中間ノードＭＮ上の電圧が基準電圧Ｖｒｅｆよりも少しでも大きくなると、その出力信号ＣＯＵＴをＨレベルからＬレベルへ高速で低下させることができる。また、活性化信号φＡＣＴを利用して、比較動作を行なうときにのみこの比較回路４を動作可能状態とすることにより、待機状態時における比較回路４の貫通電流を抑制し、応じて消費電流を低減することができる。
【００７４】
上述のように、カレントミラー型差動増幅回路を比較回路として利用し、かつこの比較回路は、比較動作が必要なときのみ動作可能状態とすることにより、低消費電流で、高速で中間ノード上の電位と基準電圧とを比較しかつその比較結果を増幅して出力することができ、次段論理回路の入力しきい値電圧の変動にかかわらず、確実に次段論理回路の出力信号の論理レベルを変化させることができ、次段論理回路の入力論理しきい値の変動の影響を受けることなく一定の遅延時間を実現することができる。
【００７５】
［実施の形態４］
図８は、この発明に従う遅延回路の具体的構成を示す図である。図８において、遅延回路は、入力信号ＩＮの変化を緩やかにする積分手段としての遅延段２と、出力電圧レベルが変更可能とされる基準電圧発生回路３と、遅延段２から中間ノードＭＮ上に与えられた電圧と基準電圧Ｖｒｅｆとを比較する比較回路４と、比較回路４の出力信号ＣＯＵＴをラッチするためのラッチ回路３０と、ラッチ回路３０の出力信号を反転して出力信号ＯＵＴを生成するインバータ４０と、入力信号ＩＮに応答して、中間ノードＭＮを接地電位レベルへリセットするｎチャネルＭＯＳトランジスタ３１と、比較回路活性化信号φＡＣＴを発生するためのインバータ３７と、この比較回路活性化信号φＡＣＴの非活性化時導通し、比較回路の出力信号ＣＯＵＴを電源電圧レベルへ充電するｐチャネルＭＯＳトランジスタ３２を含む。
【００７６】
遅延段２は、入力信号ＩＮを受けるインバータ２１と、インバータ２１の出力信号を受ける抵抗素子２２と、抵抗素子の出力ノードと電源ノードＶｃｃの間に接続されるキャパシタ２３ａと、抵抗素子２２の出力ノードと接地ノードとの間に接続されるキャパシタ２３ｂを含む。この遅延段２の構成は、実質的に図１に示すインバータ１ａおよびＲＣ遅延段２の構成と同じであり、抵抗素子２２ならびにキャパシタ２３ａおよび２３ｂにより、ＲＣ遅延回路が形成され、インバータ２１の出力信号の変化が緩やかとされる。
【００７７】
基準電圧発生回路３は、入力信号ＩＮとラッチ回路３０の出力信号を受ける２入力ＮＯＲ回路３５と、ＮＯＲ回路３５の出力信号がＬレベルのときに導通し、出力ノードＮ０を電源電圧ＶｃｃレベルにプリチャージするｐチャネルＭＯＳトランジスタ６と、電源ノードＶｃｃと出力ノードＮ０との間に接続されるキャパシタ５ａと、ＮＯＲ回路３５の出力信号を受けるインバータ３６と、出力ノードＮ０とインバータ３６の出力部の間に接続されるキャパシタ５ｂを含む。ＮＯＲ回路３５からプリチャージ指示信号／ＰＲが出力される。
【００７８】
比較回路４は、図７に示す比較回路と同じ構成を備えており、対応する部分には同一の参照番号を付し、その説明は省略する。すなわち、この比較回路４は、カレントミラー型差動増幅回路である。比較回路活性化信号φＡＣＴを発生するインバータ３７は、インバータ３６の出力信号を受ける。したがって、プリチャージ指示信号／ＰＲと比較回路活性化信号φＡＣＴは、同相の信号となり、基準電圧Ｖｒｅｆが所定の電圧レベル（ａ・Ｖｃｃ）レベルに低下した後に、比較回路活性化信号φＡＣＴが活性状態のＨレベルとされる（インバータ３６および３７の遅延時間を考慮して）。
【００７９】
ラッチ回路３０は、入力信号ＩＮを一方入力に受けるＮＯＲゲート４１と、ＮＯＲゲート４１の出力信号を反転するインバータ４２と、インバータ４２の出力信号と比較回路の出力信号ＣＯＵＴを受けるＡＮＤゲート４３を含む。ＡＮＤゲート４３の出力信号がＮＯＲゲート４１の他方入力へ与えられる。このＮＯＲゲート４１およびＡＮＤゲート４３は、複合ゲートを構成する。このラッチ回路の作用効果については後に説明する。次に図９に示す動作波形図を参照して、この図８に示す遅延回路の動作について説明する。
【００８０】
入力信号ＩＮがＨレベルのとき、基準電圧発生回路３においてＮＯＲ回路３５からのプリチャージ指示信号／ＰＲはＬレベルであり、基準電圧ＶｒｅｆはＭＯＳトランジスタ６を介して電源電圧Ｖｃｃレベルにプリチャージされる。また、ラッチ回路３０のＮＯＲゲート４１は、Ｈレベルの入力信号ＩＮに従ってＬレベルの信号を出力し、したがってインバータ４０からの出力信号ＯＵＴはＨレベルになる。また、比較回路活性化信号φＡＣＴはＬレベルの非活性状態にあるため、比較回路４は非動作状態であり、その出力信号ＣＯＵＴもＭＯＳトランジスタ３２によりプルアップされて電源電圧Ｖｃｃレベルにある。
【００８１】
入力信号ＩＮがＨレベルからＬレベルに低下すると、遅延段２のインバータ２１の出力信号が、抵抗素子２２ならびにキャパシタ２３ａおよび２３ｂを介して中間ノードＭＮへ伝達され、この中間ノードＭＮの電位レベルが緩やかに上昇する。一方、この入力信号ＩＮがＬレベルに低下すると、ラッチ回路３０の出力ノード、すなわちノードＮＤ１の電圧レベルがＬレベルであるため、基準電圧発生回路３のＮＯＲ回路３５の出力信号がＨレベルとなり、プリチャージ指示信号／ＰＲがＨレベルとなって基準電圧Ｖｒｅｆのプリチャージが停止される。次いでインバータ３６の出力信号がＬレベルに立下がり、キャパシタ５ｂの容量結合により、基準電圧Ｖｒｅｆの電圧レベルが所定の電圧レベルＶｒｅｆａにまで低下する。またインバータ３７からの比較回路活性化信号φＡＣＴがＨレベルとなり、比較回路４が活性化され、基準電圧Ｖｒｅｆと中間ノードＭＮの電圧レベルとの比較を行なう。この比較回路活性化信号φＡＣＴの活性化に従って、ＭＯＳトランジスタ３２が非導通状態とされ、出力信号ＣＯＵＴの電源電圧Ｖｃｃレベルへのプルアップ動作が停止される。
【００８２】
中間ノードＭＮ上の電圧レベルが基準電圧Ｖｒｅｆのレベル（Ｖｒｅｆａ）よりも高くなると、比較回路４からの出力信号ＣＯＵＴがＬレベルに立下がる。応じて、ラッチ回路３０のＡＮＤゲート４３の出力信号がＬレベルとなり、ＮＯＲゲート４１の出力信号がＨレベルとなる。このＮＯＲゲート４１からノードＮＤ１上に出力されるＨレベルの信号はインバータ４２により反転されＡＮＤゲート４３へ与えられる。したがって、このＡＮＤゲート４３は、インバータ４２からのＬレベルの信号によりＨレベルの信号を出力し、ノードＮＤ１上のＨレベルの信号は、ＮＯＲゲート４１、インバータ４２、およびＡＮＤゲート４３によりラッチされる。
【００８３】
ノードＮＤ１の電圧レベルがＨレベルに立上がると、また基準電圧発生回路３において、ＮＯＲ回路３５からのプリチャージ指示信号／ＰＲがＬレベルとなり、ＭＯＳトランジスタ６が導通し、基準電圧Ｖｒｅｆを電源電圧Ｖｃｃレベルにまでプリチャージする。またこのＮＯＲ回路３５の出力信号がＬレベルとなると、比較回路活性化信号φＡＣＴもＬレベルとなり、比較回路４は非活性状態とされ、その比較動作は停止される。一方、ＭＯＳトランジスタ３２が導通し、この比較回路４の出力信号ＣＯＵＴを電源電圧Ｖｃｃレベルに充電する。この状態において、インバータ４２の出力信号はＬレベルであり、ＡＮＤゲート４３の出力信号はＬレベルであり、ＮＯＲゲート４１からノードＮＤ１上に出力される電圧レベルはＨレベルを維持する。
【００８４】
この比較回路４の出力信号ＣＯＵＴが変化し、ラッチ回路３０によりラッチされた後、基準電圧発生回路３をプリチャージ状態とし、また比較回路４の比較動作を停止させることにより、基準電圧Ｖｒｅｆを必要最小限の期間のみ所定の電圧レベルに保持することができ、正確に所望の電圧レベルを実現して正確な比較動作を行なえ、また比較回路動作期間を限定することにより、この比較回路４の消費電流を低減する。
【００８５】
入力信号ＩＮがＬレベルからＨレベルに立上がると、ＭＯＳトランジスタ３１が導通し、中間ノードＭＮを高速で接地電位レベルへ放電する。また、この入力信号ＩＮのＨレベルへの立上がりに従ってＮＯＲゲート４１からノードＮＤ１へ出力される信号の電圧レベルがＬレベルとなり、応じて出力信号ＯＵＴおよびノードＮＤ２の電圧レベルもＨレベルに立上がる。このノードＮＤ１上のＬレベルの電位は、ＡＮＤゲート４３がＨレベルの信号を出力し、ＮＯＲゲート４１の出力信号をＬレベルに固定するため、ラッチ回路３０によりラッチされる。
【００８６】
リセット用のＭＯＳトランジスタ３１および３２を設け、またラッチ回路３０のＮＯＲゲート４１へ入力信号ＩＮを与えることにより、入力信号ＩＮがＨレベルからＬレベルに立下がるときにのみ、この変化を所定時間遅延させて出力信号ＯＵＴをＨレベルからＬレベルに立下げ、入力信号ＩＮがＬレベルからＨレベルへ立上がるときには、高速で出力信号ＯＵＴをＨレベルへ立上げることができる。したがって、入力信号の所望のレベル変化に対してのみ遅延を与える遅延回路を実現することができる。
【００８７】
なお、図８に示す構成においては、入力信号ＩＮが立下がったときに、出力信号ＯＵＴも同様に所定の遅延時間後に立下がっている。この入力信号ＩＮと出力信号ＯＵＴの変化は逆相とされてもよい。
【００８８】
以上のように、この発明の実施の形態４に従う遅延回路によれば、入力信号と比較回路の出力信号のラッチ信号とに基づいて、基準電圧をプリチャージするためのプリチャージ指示信号を生成しかつこのプリチャージ指示信号に基づいて比較回路活性化信号を生成しているため、必要最小限の期間のみ基準電圧を所定の電圧レベルに設定して比較動作を行ない、比較動作が完了して、その出力信号が確定状態とされると、基準電圧を元の電源電圧レベルにプリチャージしかつ比較動作を停止しているため、比較動作時における基準電圧レベルを正確に所望の電圧レベルに設定することができ（他回路の動作の影響およびノイズの影響を受けることがないため）、また比較回路の動作期間を必要最小限としてその貫通電流を低減することができ、応じて消費電流を低減することができる。また、先の実施の形態１ないし３と同様、比較動作は、電源電圧の定数倍の基準電圧レベルとＲＣ遅延された入力信号の電圧レベルとを比較しているため、電源電圧およびＭＯＳトランジスタのしきい値電圧の変動の影響を受けることなく正確に一定の遅延時間をもって比較回路の出力信号を変化させることができ、応じてラッチ回路３０のＡＮＤゲートの入力論理しきい値の変動の影響を受けることなく正確にこのラッチ回路３０の出力信号応じてインバータからの出力信号を所定の電圧レベルへ変化させることができ、安定に正確に入力信号の変化に対し所定の遅延時間をもって出力信号を変化させることができる。
【００８９】
［実施の形態５］
図１０は、この発明の実施の形態５に係る半導体集積回路装置の全体の構成を概略的に示す図である。図１０において、この半導体集積回路装置は、メモリセル選択動作開始指示信号としてのロウアドレスストローブ信号／ＲＡＳを受けて内部ロウアドレスストローブ信号ｉＲＡＳを発生するＲＡＳバッファ５０と、このＲＡＳバッファ５０からの内部ロウアドレスストローブ信号ｉＲＡＳを遅延して、ロウアドレスラッチ指示信号ＲＡＬ、ロウアドレスデコードイネーブル信号ＲＡＤＥ、ワード線駆動信号ＲＸをそれぞれ生成する遅延回路５２と、遅延回路５２の出力信号に従ってセンスアンプ活性化信号ＺＳＡを生成する遅延回路５４を含む。この遅延回路５２および５４は、それぞれ先の実施の形態１ないし４に示す遅延回路の構成を備える。遅延回路５２は、内部ロウアドレスストローブ信号ｉＲＡＳをそれぞれ所定時間遅延してロウアドレスラッチ指示信号ＲＡＬ、ロウアドレスデコードイネーブル信号ＲＡＤＥおよびワード線駆動信号ＲＸを生成する。遅延回路５４は、この遅延回路５２の出力信号（たとえばワード線駆動信号ＲＸ）を所定時間遅延してセンスアンプ活性化信号ＺＳＡを生成する。この遅延回路５４は、図１０において破線で示すようにＲＡＳバッファ５０からの内部ロウアドレスストローブ信号ｉＲＡＳを遅延してセンスアンプ活性化信号ＺＳＡを生成してもよい。
【００９０】
この半導体集積回路装置は、さらに、メモリセルＭＣが行列状に配置されるメモリセルアレイ５５を含む。メモリセルアレイ５５は、各々に１行のメモリセルが接続されるワード線ＷＬおよび各々に１列のメモリセルが接続されるビット線対ＢＬ，／ＢＬを含む。図１０においては、１本のワード線ＷＬおよび１対のビット線ＢＬ，／ＢＬを代表的に示す。ビット線対ＢＬ，／ＢＬにはセンスアンプ６２が設けられる。
【００９１】
この半導体集積回路装置は、さらに、ロウアドレスラッチ指示信号ＲＡＬに応答してアドレス信号ＡＤをラッチして内部ロウアドレス信号を生成するアドレスバッファ５６と、ロウアドレスデコードイネーブル信号ＲＡＤＥに応答して活性化され、アドレスバッファ５６からの内部ロウアドレス信号から相補内部ロウアドレス信号を生成しかつデコードしてメモリセルアレイ５５の１行（ワード線）を指定する行選択信号を生成する行デコーダ５８と、ワード線駆動信号ＲＸを、行デコーダ５８が指定する選択ワード線上に伝達するワードドライバ６０を含む。次にこの図１０に示す半導体集積回路装置の動作をその動作波形図である図１１を参照して説明する。
【００９２】
時刻ｔ０においてロウアドレスストローブ信号／ＲＡＳがＬレベルの活性状態とされ、メモリサイクルが始まる。ロウアドレスストローブ信号／ＲＡＳの立下がりに応答して、内部ロウアドレスストローブ信号ｉＲＡＳがＨレベルに立上がる。この内部ロウアドレスストローブ信号ｉＲＡＳの立上がりに応答して、ロウアドレスラッチ指示信号ＲＡＬが“Ｈ”の活性状態とされ、アドレスバッファ５６が、外部からのアドレス信号ＡＤを取込み、ラッチして内部ロウアドレス信号を生成する。次いでロウアドレスデコードイネーブル信号ＲＡＤＥがＨレベルの活性状態とされ、行デコーダ５８が活性化される。この行デコーダ５８のデコード動作完了後、ワード線駆動信号ＲＸが“Ｈ”の活性状態とされ、行デコーダ５８により指定されたワード線上にこの活性状態とされたワード線駆動信号ＲＸが伝達され、ワード線ＷＬの電位が上昇する。次いでこのワード線ＷＬの電位に上昇に従って選択ワード線ＷＬに接続されるメモリセルＭＣのデータがビット線ＢＬ（または／ＢＬ）上に読出されてビット線ＢＬ，／ＢＬの電位差が生じる。
【００９３】
次いでこのワード線ＷＬの電位が上昇し、ビット線対ＢＬ，／ＢＬの電位差が十分に拡大された後（所定の遅延時間経過後）、センスアンプ活性化信号ＺＳＡが活性状態のＬレベルとされ、センスアンプ６２によりビット線ＢＬ，／ＢＬの電位差がさらに拡大される。その後、図示しない読出経路を介して時刻ｔ２において有効データが出力される。
【００９４】
この図１０に示す遅延回路５２および５４として、先の実施の形態１ないし４の遅延回路を用いた場合、電源電圧Ｖｃｃおよび入力論理しきい値の変動の影響は受けず、一定の遅延時間を持って各信号は活性状態とされる。したがって、ロウアドレスストローブ信号／ＲＡＳが活性状態とされる時刻ｔ０からセンスアンプ活性化信号ＺＳＡが活性状態とされる時刻ｔ１までの時間Ｔは各信号の振幅が変化（電源電圧Ｖｃｃレベルの変化による）しても、一定の時間とすることができる。したがって、電源電圧Ｖｃｃの変動および入力論理しきい値の変動などのマージンを見込んでセンスアンプ活性化タイミングを決定してデータ読出時間を設定する必要がなく、この遅延時間Ｔは常時一定であるため、ロウアドレスストローブ信号／ＲＡＳが活性状態とされる時刻ｔ０から有効データが出力される時刻ｔ２までの時間ｔＲＡＣ（ＲＡＳアクセス時間）も最小とすることができ、高速アクセスが可能となる。
【００９５】
ここで、データ読出経路は、コラムアドレスストローブ信号／ＣＡＳに従って活性状態とされる。このコラムアドレスストローブ信号／ＣＡＳは、ロウアドレスストローブ信号／ＲＡＳが与えられてから通常、ＲＡＳ−ＣＡＳ遅延時間ｔＲＣＤ経過後に活性状態とすることができる。したがってセンスアンプが活性状態とされた後、比較的早いタイミングでコラムアドレスストローブ信号／ＣＡＳを活性状態として列選択動作を行なうことができ、応じてデータ読出を早く行なうことができる（通常データ読出タイミングはコラムアドレスストローブ信号／ＣＡＳにより決定される）。
【００９６】
以上のように、この発明の実施の形態５に従えば、内部ロウアドレスストローブ信号／ＲＡＳを遅延してセンスアンプ活性化信号を遅延する際に、基準電圧と内部ロウアドレスストローブ信号の積分結果を比較することにより遅延時間を実現する構成を用いているため、センスアンプ活性化までの時間に対し電源電圧Ｖｃｃおよび入力論理しきい値、ＭＯＳトランジスタのしきい値電圧などに対するマージンを見込んで活性化時間を定める必要がなく、必要最小限の時間でセンスアンプを活性化することができ、応じて高速アクセスが可能となる。
【００９７】
特に、センスアンプ活性化のタイミングは、ビット線ＢＬ，／ＢＬの読出電圧ΔＶと電源電圧の比により通常定められる。読出電圧ΔＶは、Ｃｓ・Ｖｃｃ／２・Ｃｂで与えられる。ここで、Ｃｓは、メモリセルキャパシタの容量を示し、Ｃｂは、ビット線容量を示す。センスアンプに到達する読出電圧ΔＶの変化速度（時定数）は、ビット線の浮遊抵抗Ｒｂとビット線の容量Ｃｂの積Ｒｂ・Ｃｂにより定められ、電源電圧Ｖｃｃの値には依存しない。したがって、センスアンプ活性化信号ＺＳＡを活性状態とするための回路としてこの電源電圧Ｖｃｃに依存しない遅延時間を有する遅延回路を利用することにより、電源電圧Ｖｃｃの変動時においても、必要とされる大きさの読出電圧（時定数Ｒｂ・Ｃｂに従って変化する）がビット線上（センスノード）に読出されたときにセンスアンプを活性化することができ、常に最適タイミング（電源電圧Ｖｃｃにかかわらず一定のタイミング）でセンスアンプを活性化することができ、安定にセンス動作を行なうことができる。
【００９８】
［他の適用例］
上述の説明において、半導体集積回路装置は、ＤＲＡＭが一例として示されている。しかしながら、本発明の遅延回路は、一般に、ある信号の遅延信号を生成して他の用途に利用する構成を備える半導体集積回路装置であれば適用することができる。
【００９９】
また入力信号ＩＮと遅延された出力信号ＯＵＴの論理関係は、同相および逆相いずれの関係であっても本発明は適用可能である（入力部または出力部にインバータを設ければよい）。
【０１００】
【発明の効果】
以上のように、この発明に従えば、次段の論理回路の論理しきい値に影響を受けることなくかつ電源電圧の変動にかかわらず、安定かつ一定の遅延時間を与える低消費電流の遅延回路を実現することができる。
【０１０１】
請求項１に係る発明に従えば、遅延回路を、入力信号を積分する積分手段と、この入力信号の変化に応答して出力電圧レベルを所定の電圧レベルに変化させて出力する基準電圧発生手段と、積分手段の出力信号と遅延電圧発生手段の出力する電圧とを比較し、その比較結果を示す信号を出力する比較手段とで構成したため、基準電圧を比較動作に必要な期間のみ所定の電圧レベルにすることができ、他回路の動作およびノイズの影響を受けることなく所定の電圧レベルの基準電圧を発生して積分手段の出力信号と比較することができ、電源電圧および次段論理回路の入力論理しきい値の影響を受けることなく一定の遅延時間をもって出力信号を変化させることが可能となる。
【０１０２】
特に、基準電圧発生手段を、容量のチャージポンプ動作によりプリチャージされた基準電圧レベルを入力信号に従って変化させるように構成しているため、この基準電圧発生手段における電源ノードから接地ノードへ電流が流れる経路は存在せず、消費電流を低減することができ、また、必要なときのみ所定の電圧レベルに基準電圧を変化させているため、他回路の動作の影響およびノイズの影響を受けることなく所望の電圧レベルの基準電圧を生成することができる。
【０１０３】
またこの基準電圧発生回路を、比較回路に対してのみ利用されるように設けておくことにより、この基準電圧発生手段占有面積を小さくすることができ、また他回路の動作の影響を受けることがなく安定な必要とされる電圧レベルを生成することができる。
【０１０４】
請求項２に係る発明に従えば、第１および第２の容量素子の容量比をａ：（１−ａ）に設定したため、基準電圧レベルは電源電圧の定数倍に設定することができ、応じて、積分手段の出力信号の変化における電源電圧因子を相殺することができ、遅延時間に対する電源電圧の及ぼす影響を完全に排除することが可能となる。
【０１０５】
請求項３に係る発明に従えば、比較手段の出力信号をラッチして出力するラッチ手段と、このラッチ手段の出力信号と入力信号とに従ってプリチャージ指示信号を生成するとともに、このプリチャージ指示信号に基づいて基準電圧発生動作と相補的に比較回路を活性化するように構成したため、外部からの入力信号の変化に対してのみ基準電圧レベルを変化させかつ比較回路を動作させているため、必要最小限の期間のみ比較回路を動作させることができ、また、プリチャージ指示信号に基づいているため、基準電圧が所定の電圧レベルに変化した後に確実に比較回路を動作させることができ、正確な比較動作を行うことが可能となる。
【０１０６】
請求項４に係る発明に従えば、ラッチ手段を、入力信号が第１の電源電圧レベルのときには第２の電源電圧レベルの信号を出力しかつ入力信号が第２の電源電圧レベルのときにはインバータとして作用する第１の論理ゲートと、この第１の論理ゲートの出力信号を反転するインバータと、このインバータの出力信号と比較手段の出力信号とを受け、インバータの出力信号が第１の電源電圧レベルのときに比較手段の出力信号をバッファ処理して第１の論理ゲートへ印加する第２の論理ゲートとで構成したため、入力信号の第１の電圧レベルから第２の電圧レベルへの変化時においてのみ出力信号の変化を遅延させることができ、また、このラッチ手段の出力信号を用いてプリチャージ指示信号および比較手段の活性化を行っているため、比較手段の出力信号が確定すると即座にプリチャージ指示信号および比較手段の非活性化を行うことができ、これらの比較手段の動作期間を最小限とすることができ、消費電流が低減され、また、基準電圧を発生する部分がフローティング状態とされるのを必要最小限の期間とすることができ、基準電圧を所定の電圧レベルに正確に保持することができる。
【図面の簡単な説明】
【図１】  この発明の実施の形態１に従う遅延回路の全体構成を概略的に示す図である。
【図２】  図１に示す遅延回路の動作を示す信号波形図である。
【図３】  図１に示す基準電圧発生回路の構成を示す図である。
【図４】  図３に示す基準電圧発生回路の動作を示す信号波形図である。
【図５】  図３に示す基準電圧発生回路の効果を説明するための図である。
【図６】  図３に示す基準電圧発生回路の基準電圧と比較回路の出力信号との関係を示す波形図である。
【図７】  図１に示す比較回路の構成を示す図である。
【図８】  この発明に従う遅延回路の具体的構成を詳細に示す図である。
【図９】  図８に示す遅延回路の動作を示す信号波形図である。
【図１０】  この発明の遅延回路が適用される半導体集積回路装置の全体の構成を概略的に示す図である。
【図１１】  図１０に示す半導体集積回路装置の動作を示す信号波形図である。
【図１２】  ＭＯＳトランジスタのサブスレッショルド領域の電流−電圧特性を示す図である。
【図１３】  従来の半導体記憶装置のアレイ部の構成を概略的に示す図である。
【図１４】  図１３に示す半導体記憶装置の動作を示す信号波形図である。
【図１５】  （Ａ）は従来の遅延回路の一例を示し、（Ｂ）は（Ａ）に示す遅延回路の動作を示す信号波形図である。
【図１６】  （Ａ）はＣＭＯＳインバータの構成を示し、（Ｂ）はその出力信号の波形を示す図である。
【図１７】  （Ａ）は従来の他の遅延回路の構成を示し、（Ｂ）は（Ａ）に示す遅延回路の動作を示す波形図である。
【図１８】  図１７（Ａ）に示す遅延回路の問題点を説明するための波形図である。
【符号の説明】
２  ＲＣ遅延段、３  基準電圧発生回路、４  比較回路、５ａ，５ｂ  キャパシタ、６  ｐチャネルＭＯＳトランジスタ、１ａ，１ｂ，１ｃ，７ａ，７ｂ  インバータ、１０  遅延回路、２０  他回路、３０  ラッチ回路、３１  ｎチャネルＭＯＳトランジスタ、３２  ｐチャネルＭＯＳトランジスタ、３５  ＮＯＲ回、２１，３６，３７，４２  インバータ、２２  抵抗素子、２３ａ，２３ｂ  キャパシタ、４１  ＮＯＲゲート、４３  ＡＮＤゲート、４０  インバータ、５０ＲＡＳバッファ、５２，５４  遅延回路、５５  メモリセルアレイ、５６  アドレスバッファ、５８  行デコーダ、６０  ワードドライバ、６２  センスアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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