(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板の表面に相互一定間隔だけ離れるように形成され、その間にチャンネル領域を限定するソース及びドレイン領域と、
前記チャンネル領域の上部に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の一部上で、ソース及びドレイン領域の間に前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記ゲート絶縁膜よりも狭く形成されたゲート電極と、を含む半導体装置のＭＯＳトランジスターにおいて、
前記ゲート電極は、前記ゲート絶縁膜上にチタン窒化膜により形成された第１導電層パターン及び前記第１導電層パターンよりも前記ソース及びドレイン領域方向へ広い幅を有する第２導電層パターンよりなり、
前記ゲート絶縁膜は、その上下部表面のうち前記半導体基板の反対側表面に段差が形成されており、前記段差により前記第１導電層パターンの下に位置する部分が前記第１導電層パターンの外側に位置する部分より厚いことを特徴とする半導体装置のＭＯＳトランジスター。
【請求項２】
前記第２導電層パターンはタングステン膜、銅膜及びチタンシリサイド膜よりなる群から選択された少なくとも何れか１つで形成することを特徴とする請求項１に記載の半導体装置のＭＯＳトランジスター。
【請求項３】
ゲート絶縁膜の一部上に形成されたチタン窒化膜よりなる第１導電層パターンと、
前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第１導電層パターンより広い幅で前記第１導電層パターン上に形成された第２導電層パターンと、を有し、
前記ゲート絶縁膜は、前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第１導電層パターンより幅が広く、前記ゲート絶縁膜はその上下部表面のうち前記半導体基板の反対側表面に段差が形成されており、前記段差により前記第１導電層パターンの下に位置する部分が前記第１導電層パターンの外側に位置する部分より厚いことを特徴とする半導体装置のＭＯＳトランジスター。
【請求項４】
前記第２導電層パターンはタングステン膜、銅膜及びチタンシリサイド膜よりなる群から選択された少なくとも何れか１つで形成することを特徴とする請求項３に記載の半導体装置のＭＯＳトランジスター。
【請求項５】
ゲート絶縁膜の一部上に形成されたチタン窒化膜よりなる第１導電層パターンと、
前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第１導電層パターンより広い幅で前記第１導電層パターン上に形成された第２導電層パターンと、を有し、
前記ゲート絶縁膜は、前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第１導電層パターンより幅が広く、前記ゲート絶縁膜はその上下部表面のうち前記半導体基板の反対側表面に段差が形成されており、前記段差により前記第１導電層パターンの下に位置する部分が前記第１導電層パターンの外側に位置する部分より厚く、
前記第２導電層パターンは、前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第１導電層パターンよりも、第１の方向に広いと共に前記第１の方向と反対の第２の方向に広いことを特徴とする半導体装置のＭＯＳトランジスター。
【請求項６】
半導体基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にチタン窒化膜よりなる第１導電層、前記第１導電層上に第２導電層、前記第２導電層上に第１絶縁層を順次形成する段階と、
前記第１絶縁層を蝕刻して第１絶縁層パターンを形成する段階と、
前記第１絶縁層パターンを蝕刻マスクとして前記第１導電層及び第２導電層を蝕刻して前記ゲート絶縁膜の所定領域上に第１導電層パターン及び第２導電層パターンを形成すると共に前記第１導電層及び第２導電層蝕刻時の過度蝕刻により、前記ゲート絶縁膜の上下部表面のうち前記半導体基板の反対側表面に段差を形成する段階と、
前記半導体基板の全面に前記第１絶縁層パターンをイオン注入マスクとしてイオン注入を行うことにより、前記半導体基板の表面にソース／ドレイン領域を形成する段階と、
前記第１導電層パターンを、過酸化水素水と硫酸が６：１の体積比として混合された蝕刻液により湿式蝕刻して、前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第２導電層パターンより小さい幅を有する変形された第１導電層パターンを形成することにより前記変形された第１導電層パターン及び第２導電層パターンよりなるゲート電極を形成する段階と、
前記ゲート電極及び前記第１絶縁層パターンの側壁に第２絶縁層よりなるスペーサを形成する段階とを含むことを特徴とする半導体装置のＭＯＳトランジスターの製造方法。
【請求項７】
前記第２導電層はタングステン膜、銅膜及びチタンシリサイド膜よりなる群から選択された少なくとも何れか１つで形成することを特徴とする請求項６に記載の半導体装置のＭＯＳトランジスターの製造方法。
【請求項８】
半導体基板上にゲート絶縁膜を形成する段階と、
前記ゲート絶縁膜上にチタン窒化膜よりなる第１導電層、前記第１導電層上に第２導電層、前記第２導電層上に第１絶縁層を順次形成する段階と、
前記第１絶縁層を蝕刻して第１絶縁層パターンを形成する段階と、
前記第１絶縁層パターンを蝕刻マスクとして前記第１導電層及び第２導電層を蝕刻して前記ゲート絶縁膜の所定領域上に第１導電層パターン及び第２導電層パターンを形成すると共に前記第１導電層及び第２導電層蝕刻時の過度蝕刻により、前記ゲート絶縁膜の上下部表面のうち前記半導体基板の反対側表面に段差を形成する段階と、
前記結果物の全面に前記第１絶縁層パターンをイオン注入マスクとして１次イオン注入を行うことにより、前記半導体基板の表面に低濃度のソース／ドレイン領域を形成する段階と、
前記第１導電層パターンを、過酸化水素水と硫酸が６：１の体積比として混合された蝕刻液により湿式蝕刻して、前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第２導電層パターンより小さい幅を有する変形された第１導電層パターンを形成することにより前記変形された第１導電層パターン及び第２導電層パターンよりなるゲート電極を形成する段階と、
前記ゲート電極及び前記第１絶縁層パターンの側壁に第２絶縁層よりなるスペーサを形成する段階と、
前記結果物の全面に前記スペーサ及び第１絶縁層パターンをイオン注入マスクとして２次イオン注入を行うことにより、高濃度のソース／ドレイン領域を形成することを特徴とする半導体装置のＭＯＳトランジスターの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置に係り、特にＭＯＳトランジスター及びその製造方法に関する。
【０００２】
【従来の技術】
一般的に半導体装置の製造において動作速度を速くするため多くの努力が行われている。特に、半導体装置の集積度が増加することにより、ＭＯＳトランジスターのゲート電極に使用される物質に関した研究が多く進行されている。ゲート電極は抵抗が低く、後続熱処理工程で化学的に安定してゲート絶縁膜と反応しない物質を使用すべきである。
【０００３】
また、ゲート絶縁膜との接着性がよくて応力による膜の変形がなく、微細パタニングが容易になるように蝕刻特性に優れるべきである。これにより、相異なる金属層を積層して前記条件を満足させるゲート電極を形成する方法が研究されている。熱的安定性及び仕事関数等を考えると、ゲート酸化膜上に金属窒化膜、例えばＴｉＮ膜及び低抵抗金属層、例えばＷ、Ｔｉ、ＴｉＳｉ2 またはＣｕ等よりなる金属膜が順次に積層されたゲート電極を形成するに好適である。
【０００４】
チタン窒化膜は金属原子の拡散防止特性に優れるので、その上部に形成された低抵抗金属層の金属原子がゲート酸化膜内に拡散されて浸透することを防止する。また、チタン窒化膜の仕事関数は真性シリコン膜の仕事関数とほぼ同一である。従って、チタン窒化膜をゲート酸化膜上に形成する場合にはＮＭＯＳ及びＰＭＯＳトランジスター両方に表面チャンネルが形成されＣＭＯＳ回路の特性を向上させうる。
【０００５】
図１はチタン窒化膜をゲート電極で使用する従来のＭＯＳトランジスターを示した断面図である。
図１を参照すれば、従来のＭＯＳトランジスターは半導体基板１００上にゲート酸化膜１０２を形成し、チタン窒化膜１０６と低抵抗金属層１０８、例えばタングステン膜が順次に積層されているゲート電極を備えている。
【０００６】
しかし、前記のような構造を有する従来のＭＯＳトランジスターはその製造において蝕刻による問題が伴う。即ち、チタン窒化膜をゲート電極形成用物質で使用するためにはゲート絶縁膜、例えばシリコン酸化膜との蝕刻選択比が高くなければならない。しかし、今まではこのような条件を満足させるべき適切な乾式蝕刻手段が開発されなかった。
【０００７】
従って、現在開発されている乾式蝕刻工程を用いてゲート電極形成用の物質を乾式蝕刻してゲート電極を形成すれば、ゲート電極の縁の下部のゲート酸化膜及びその下部の半導体基板に蝕刻損傷が加えられる問題が発生される。このようにゲート酸化膜に蝕刻損傷が加えられると、ゲート電極と半導体基板間にゲート漏れ電流が流れトランジスターの特性が低下される。
【０００８】
また、前記のように乾式蝕刻工程時に受ける損傷を直すため広く使用されている熱酸化工程を適用する場合、チタン窒化膜の体積膨張により強い応力が誘発され、これにより接着性が低下されパターンの変形が生じる。従って、このような熱酸化工程が適用できない。
【０００９】
前記のような問題を克服するための１つの方法として、湿式蝕刻を用いてトランジスターのゲート電極を製作した例が文献（Ｊｅｏｎｇ−Ｍｏ  Ｈｗａｎｇ  ａｎｄ  Ｇｏｒｄｏｎ  Ｐｏｌｌａｃｋ、“Ｎｏｖｅｌ  Ｐｏｌｙｓｉｌｉｃｏｎ／Ｔｉｎ  Ｓｔａｃｋｅｄ−Ｇａｔｅ  Ｓｔｒｕｃｔｕｒｅ  ｆｏｒ  Ｆｕｌｌｙ−Ｄｅｐｌｅｔｅｄ  ＳＯＩ／ＣＭＯＳ”、ＩＥＤＭ、ｐｐ３４５〜３４８、１９９２）に開示されている。
【００１０】
前記文献によれば、熱酸化法により成長させた１５ｎｍの厚さのゲート酸化膜上にＴｉｎ薄膜層（約４０ｎｍ）を反応性スパッタリングにより形成した後、３００ｎｍの厚さのポリシリコン層を形成する。燐イオンをブランケットイオン注入して前記ポリシリコン層をドーピングする。ポリシリコンよりなるゲート電極の形成のための蝕刻工程中に下部のＴｉｎ層は優秀な蝕刻阻止層の役割をする。低温酸化膜よりなる１００ｎｍのスペーサを形成した後、Ｔｉｎを湿式蝕刻する。その後、第２スペーサを使用して露出されたＴｉｎのエッジを完全に覆う。
【００１１】
しかし、前記のように湿式蝕刻を用いてトランジスターを製造する場合には、湿式蝕刻特性、即ち蝕刻均一度及び蝕刻率を精密に制御しにくく、等方性蝕刻の特性のためゲート電極の大きさを一定に製作できない短所がある。また、チタン窒化膜により構成されるゲート電極の下部（ｂｏｔｔｏｍ  ｇａｔｅ）の幅が大きくなってゲート電極に対した絶縁マージンが減少されるため高集積化に適しない。
【００１２】
【発明が解決しようとする課題】
従って、本発明の目的は表面チャンネルを形成させると共にゲート漏れ電流特性を改善させうる半導体装置のＭＯＳトランジスターを提供することにある。
【００１３】
本発明の他の目的は前記のような半導体装置のＭＯＳトランジスターの製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するため本発明によるＭＯＳトランジスターは、半導体基板と、前記半導体基板の表面に相互一定間隔だけ離れるように形成され、その間にチャンネル領域を限定するソース及びドレイン領域と、前記チャンネル領域の上部に形成されたゲート絶縁膜と、前記ゲート絶縁膜の一部上で、ソース及びドレイン領域の間に前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記ゲート絶縁膜よりも狭く形成されたゲート電極と、を含む半導体装置のＭＯＳトランジスターにおいて、前記ゲート電極は、前記ゲート絶縁膜上にチタン窒化膜により形成された第１導電層パターン及び前記第１導電層パターンよりも前記ソース及びドレイン領域方向へ広い幅を有する第２導電層パターンよりなり、前記ゲート絶縁膜は、その上下部表面のうち前記半導体基板の反対側表面に段差が形成されており、前記段差により前記第１導電層パターンの下に位置する部分が前記第１導電層パターンの外側に位置する部分より厚いことを特徴とする。
【００１５】
望ましくは、前記第２導電層パターンはタングステン膜、銅膜及びチタンシリサイド膜よりなる群から選択された少なくとも何れか１つで形成される。
また、本発明は、ゲート絶縁膜の一部上に形成されたチタン窒化膜よりなる第１導電層パターンと、前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第１導電層パターンより広い幅で前記第１導電層パターン上に形成された第２導電層パターンと、を有し、前記ゲート絶縁膜は、前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第１導電層パターンより幅が広く、前記ゲート絶縁膜はその上下部表面のうち前記半導体基板の反対側表面に段差が形成されており、前記段差により前記第１導電層パターンの下に位置する部分が前記第１導電層パターンの外側に位置する部分より厚いことを特徴とする半導体装置のＭＯＳトランジスターである。
さらに本発明は、ゲート絶縁膜の一部上に形成されたチタン窒化膜よりなる第１導電層パターンと、前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第１導電層パターンより広い幅で前記第１導電層パターン上に形成された第２導電層パターンと、を有し、前記ゲート絶縁膜は、前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第１導電層パターンより幅が広く、前記ゲート絶縁膜はその上下部表面のうち前記半導体基板の反対側表面に段差が形成されており、前記段差により前記第１導電層パターンの下に位置する部分が前記第１導電層パターンの外側に位置する部分より厚く、前記第２導電層パターンは、前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第１導電層パターンよりも、第１の方向に広いと共に前記第１の方向と反対の第２の方向に広いことを特徴とする半導体装置のＭＯＳトランジスターである。
【００１６】
前記他の目的を達成するため本発明は、半導体基板上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にチタン窒化膜よりなる第１導電層、前記第１導電層上に第２導電層、前記第２導電層上に第１絶縁層を順次形成する段階と、前記第１絶縁層を蝕刻して第１絶縁層パターンを形成する段階と、前記第１絶縁層パターンを蝕刻マスクとして前記第１導電層及び第２導電層を蝕刻して前記ゲート絶縁膜の所定領域上に第１導電層パターン及び第２導電層パターンを形成すると共に前記第１導電層及び第２導電層蝕刻時の過度蝕刻により、前記ゲート絶縁膜の上下部表面のうち前記半導体基板の反対側表面に段差を形成する段階と、前記半導体基板の全面に前記第１絶縁層パターンをイオン注入マスクとしてイオン注入を行うことにより、前記半導体基板の表面にソース／ドレイン領域を形成する段階と、前記第１導電層パターンを、過酸化水素水と硫酸が６：１の体積比として混合された蝕刻液により湿式蝕刻して、前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第２導電層パターンより小さい幅を有する変形された第１導電層パターンを形成することにより前記変形された第１導電層パターン及び第２導電層パターンよりなるゲート電極を形成する段階と、前記ゲート電極及び前記第１絶縁層パターンの側壁に第２絶縁層よりなるスペーサを形成する段階とを含むことを特徴とする半導体装置のＭＯＳトランジスターの製造方法である。
【００１９】
また望ましくは、前記第２導電層はタングステン膜、銅膜及びチタンシリサイド膜よりなる群から選択された少なくとも何れか１つで形成する。
【００２１】
また本発明は、半導体基板上にゲート絶縁膜を形成する段階と、前記ゲート絶縁膜上にチタン窒化膜よりなる第１導電層、前記第１導電層上に第２導電層、前記第２導電層上に第１絶縁層を順次形成する段階と、前記第１絶縁層を蝕刻して第１絶縁層パターンを形成する段階と、前記第１絶縁層パターンを蝕刻マスクとして前記第１導電層及び第２導電層を蝕刻して前記ゲート絶縁膜の所定領域上に第１導電層パターン及び第２導電層パターンを形成すると共に前記第１導電層及び第２導電層蝕刻時の過度蝕刻により、前記ゲート絶縁膜の上下部表面のうち前記半導体基板の反対側表面に段差を形成する段階と、前記結果物の全面に前記第１絶縁層パターンをイオン注入マスクとして１次イオン注入を行うことにより、前記半導体基板の表面に低濃度のソース／ドレイン領域を形成する段階と、前記第１導電層パターンを、過酸化水素水と硫酸が６：１の体積比として混合された蝕刻液により湿式蝕刻して、前記ソース及びドレイン領域間のチャネル長さ方向から見る時、前記第２導電層パターンより小さい幅を有する変形された第１導電層パターンを形成することにより前記変形された第１導電層パターン及び第２導電層パターンよりなるゲート電極を形成する段階と、前記ゲート電極及び前記第１絶縁層パターンの側壁に第２絶縁層よりなるスペーサを形成する段階と、前記結果物の全面に前記スペーサ及び第１絶縁層パターンをイオン注入マスクとして２次イオン注入を行うことにより、高濃度のソース／ドレイン領域を形成することを特徴とする半導体装置のＭＯＳトランジスターの製造方法である。
【００２２】
【発明の実施の形態】
以下、本発明の望ましい実施例に対して添付の図面に基づき詳しく説明する。
図２は本発明によるＭＯＳトランジスターを示した断面図である。
【００２３】
図２を参照すれば、本発明によるＭＯＳトランジスターは半導体基板２、前記半導体基板２の表面に相互一定間隔だけ離れるように形成され、その間にチャンネル領域を限定するソース／ドレイン領域３５、前記チャンネル領域の上部に形成されたゲート絶縁膜４０及び前記ゲート絶縁膜４０上に形成されたゲート電極７０を含む。前記ゲート電極７０は変形された第１導電層パターン５０及び前記変形された第１導電層パターン５０より広い幅を有する第２導電層パターン６０が順次に積層されている。部材番号８０及び８２は各々絶縁層及びスペーサを示す。
【００２４】
前記変形された第１導電層パターン５０は前記第２導電層パターン６０より小さい幅を有するチタン窒化膜で構成される。また、前記第２導電層パターン６０はタングステン、銅及びチタンシリサイドよりなる群から選択された何れか１つよりなる膜で構成されうる。
【００２５】
次いで、前記のように構成された本発明による半導体装置のＭＯＳトランジスターを製造する方法を説明する。
図３乃至図６は本発明による半導体装置のＭＯＳトランジスターの形成方法を説明するための断面図である。
【００２６】
図３を参照すれば、半導体基板２上にゲート絶縁膜４、例えばゲート酸化膜を形成する。その後、ゲート絶縁膜４が形成された結果物上に第１導電層８、第２導電層１０及び第１絶縁層１２を順次的に形成する。前記第１導電層８はチタン窒化膜で形成し、その厚さは拡散防止効果を十分に得られる、例えば約３００Å以上ならでき、蝕刻の難点を鑑みてあまり厚くないように約１０００Å以下に形成することが望ましい。前記第２導電層１０は前記第１導電層８を構成するチタン窒化膜より低抵抗の物質膜、例えばタングステン膜、銅膜及びチタンシリサイド膜で形成する。前記第１絶縁層１２は第２導電層１０が外部に露出されて後続工程の化学作用により損傷されることを防止するための保護層であって、例えばシリコン酸化膜またはシリコン窒化膜で形成する。
【００２７】
図４はゲートパターンを形成する段階を示す。具体的に、前記第１絶縁層１２上にフォトレジスト膜パターン（図示せず）を形成した後、これを蝕刻マスクとして前記第１絶縁層１２を蝕刻して第１絶縁層パターン１２ａを形成する。次いで、前記フォトレジスト膜パターンを除去した後、第１絶縁層パターン１２ａを蝕刻マスクとして前記第１導電層８及び第２導電層１０を蝕刻して第１導電層パターン８ａ及び第２導電層パターン１０ａを形成する。これにより、第１導電層パターン８ａ、第２導電層パターン１０ａ及び第１絶縁層パターン１２ａで構成されたゲートパターン１５を形成する。この際、前記ゲート絶縁膜４の一部が過度蝕刻により損傷され、図４に示したように段差部分Ａを含む変形されたゲート絶縁膜４ａが形成されうる。
【００２８】
その後、製造しようとする半導体装置がＬＤＤ（Ｌｉｇｈｔｌｙ  ＤｏｐｅｄＤｒａｉｎ）構造を採用する場合には第１絶縁層パターン１２ａをイオン注入マスクとしてＬＤＤの形成のための不純物２０を１次イオン注入することにより前記半導体基板２の表面に１０16〜１０18／ｃｍ3 の不純物の濃度を有する低濃度ソース／ドレイン領域２２を形成する。
【００２９】
図５はゲート電極２５を形成する段階を示す。具体的に説明すれば、前記第１導電層パターン８ａの側壁を湿式蝕刻により所定の幅Ｄ、望ましくは約５０〜１００Åの幅だけ蝕刻して変形された第１導電層パターン８ｂを形成することにより変形された第１導電層パターン８ｂ及び第２導電層パターン１０ａで構成されたゲート電極２５を形成する。その結果、前記変形された第１導電層パターン８ｂの側壁は前記変形されたゲート絶縁膜４ａ段差部分Ａから所定の幅Ｄだけ離隔される。従って、前記変形された第１導電層パターン８ｂは前記段差部分Ａにおける蝕刻により損傷された部分と接しない。結果的に、変形された第１導電層パターン８ｂの縁部によるストレスが前記段差部分Ａに加えられないので、段差部分Ａが損傷される現象を防止しうる。
【００３０】
ここで、前記第１導電層パターン８ａの側壁を湿式蝕刻するための蝕刻液として過酸化水素水または過酸化水素水と硫酸との混合液を使用しうる。蝕刻液として過酸化水素水と硫酸との混合液を使用する場合には、過酸化水素水と硫酸が６：１の体積比として混合されたものを使用することが望ましい。このような蝕刻液を使用する場合には約１３０℃で前記第１導電層パターン８ａを構成するチタン窒化膜の蝕刻率が約２００Å／ｍｉｎであるので、前記条件で約２０〜３０秒蝕刻すれば５０〜１００Åだけの適当な厚さが蝕刻され所望の形を有する変形された第１導電層パターン８ｂが形成される。
【００３１】
一方、前記第２導電層パターン１０ａをタングステン膜で形成する場合にタングステン膜の蝕刻率はチタン窒化膜の蝕刻率より約１／３ほど小さいので、前記のような方法による湿式蝕刻後にも前記第２導電層パターン１０ａの線幅はほとんど狭くならない。また、前記のように過酸化水素水または過酸化水素水と硫酸との混合液を用いて前記第１導電層パターン８ａ側壁を蝕刻する際、シリコン層または酸化物層がこれら蝕刻液を構成する化学物質により全然蝕刻されないのでゲート酸化膜がさらに損傷されることなく、むしろ前記第１導電層パターン８ａの側壁を蝕刻した後、残っている残留物を除去する洗浄効果を提供する。
【００３２】
図６は第１導電層パターン１２ａ及びゲート電極２５の側壁にスペーサ２８を形成する段階を示す。具体的に、前記結果物の全面に第２絶縁層を形成した後、これを異方性蝕刻して第１絶縁層パターン１２ａ及びゲート電極２５の側壁にスペーサ２８を形成する。前記第２絶縁層はシリコン酸化膜またはシリコン窒化膜で形成する。
【００３３】
その後、前記スペーサ２８及び第１絶縁層パターン１２ａをイオン注入マスクで使用して所定の不純物３０を２次イオン注入して前記低濃度のソース／ドレイン領域２２より高い濃度を有する高濃度のソース／ドレイン領域３２を形成する。これにより、半導体装置のＭＯＳトランジスターを完成する。
【００３４】
図７（ａ）及び（ｂ）は各々本発明により製造されたＭＯＳトランジスターと、前記図１のように第１導電層パターンの湿式蝕刻段階を略して製造した従来の技術によるＭＯＳトランジスターに対してゲート酸化膜のＩ−Ｖ特性を比べた結果を示したグラフである。ここでｙ軸はゲート漏れ電流を示し、ｘ軸はゲート電極に加えられる電圧を示す。図７（ａ）及び（ｂ）によれば、従来の技術によるＭＯＳトランジスターの大半は低電圧でゲート絶縁膜が破壊される結果を示す反面、本発明によるＭＯＳトランジスターは全て比較的高い耐圧及び低いゲート漏れ電流を示すことがわかる。
【００３５】
【発明の効果】
前述したように本発明によれば、高集積化ができ、ゲート漏れ電流特性を改善させると共に、ゲート絶縁膜の耐圧を向上させうる。これにより優秀な信頼性を有するＭＯＳトランジスターを具現しうる。
【００３６】
本発明は前記実施例に限定されなく、多くの変更が本発明の技術的思想内で当分野の通常の知識を有する者により可能であることは明白である。
【図面の簡単な説明】
【図１】  従来のＭＯＳトランジスターを示した断面図である。
【図２】  本発明によるＭＯＳトランジスターを示した断面図である。
【図３】  本発明によるＭＯＳトランジスターの製造方法を説明するための断面図である。
【図４】  本発明によるＭＯＳトランジスターの製造方法を説明するための断面図である。
【図５】  本発明によるＭＯＳトランジスターの製造方法を説明するための断面図である。
【図６】  本発明によるＭＯＳトランジスターの製造方法を説明するための断面図である。
【図７】  （ａ）は、本発明により製造されたＭＯＳトランジスターのＩーＶ特性を示したグラフである。（ｂ）は、従来の技術によるＭＯＳトランジスターのＩーＶ特性を示したグラフである。
【符号の説明】
２…半導体基板、
４…ゲート絶縁膜、
８…第１導電層、
１０…第２導電層、
１２…第１絶縁層、
３５…ソース／ドレイン領域、
４０…ゲート絶縁膜、
５０…第１導電層パターン、
６０…第２導電層パターン、
７０…ゲート電極、
８０…絶縁層、
８２…スペーサ。
【図１】
0003693081.tif 000002
【図２】
0003693081.tif 000003
【図３】
0003693081.tif 000004
【図４】
0003693081.tif 000005
【図５】
0003693081.tif 000006
【図６】
0003693081.tif 000007
【図７】
0003693081.tif 000008