(57)【特許請求の範囲】
【請求項１】
非反転入力端が信号の入力端子に接続され、出力端が自己の反転入力端に接続されるとともに信号の出力端子に接続された第１の電圧電流変換手段と、
非反転入力端が前記入力端子に接続され、反転入力端がバイアス供給端子に接続され、出力端が前記出力端子に接続された第２の電圧電流変換手段と、を具備し、
前記第１と第２の電圧電流変換手段のコンダクタンスの比で利得が決定されることを特徴とする半導体回路。
【請求項２】
非反転入力端が信号の入力端子に接続され、出力端が自己の反転入力端に接続されるとともに信号の出力端子に接続された第１の電圧電流変換手段と、
非反転入力端がバイアス供給端子に接続され、反転入力端が前記入力端子に接続され、出力端が前記出力端子に接続された第２の電圧電流変換手段と、を具備し、
前記第１と第２の電圧電流変換手段のコンダクタンスの比で利得が決定されることを特徴とする半導体回路。
【請求項３】
非反転入力端が前記バイアス供給端子に接続され、反転入力端が前記入力端子に接続され、出力端が前記出力端子に接続された第３の電圧電流変換手段を具備し、前記第１の電圧電流変換手段のコンダクタンスに対する前記第２と第３の電圧電流変換手段のコンダクタンスの比で利得が決定されることを特徴とする請求項１に記載の半導体回路。
【請求項４】
ゲートが信号の入力端子に接続された第１導電型の第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのソースに接続され、ドレインが自己のゲートに接続されるとともに信号の出力端子に接続された第１導電型の第２のＭＯＳトランジスタとを有した第１の差動対と、
一端が前記第１と第２のＭＯＳトランジスタの共通接続されたソースに接続され、他端が第１の電位供給端子に接続された第１の電流源と、
ソースが第２の電位供給端子に接続され、ドレインが自己のゲートと前記第１のＭＯＳトランジスタのドレインに接続された第２導電型の第３のＭＯＳトランジスタと、ソースが前記第２の電位供給端子に、ゲートが前記第３のＭＯＳトランジスタのゲートに、ドレインが前記出力端子に、それぞれ接続された第２導電型の第４のＭＯＳトランジスタとを有した第１のカレントミラー回路と、
ドレインが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートが前記入力端子に接続された第１導電型の第５のＭＯＳトランジスタと、ソースが前記第５のＭＯＳトランジスタのソースに接続され、ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ゲートがバイアス供給端子に接続された第１導電型の第６のＭＯＳトランジスタとを有した第２の差動対と、
一端が前記第５と第６のＭＯＳトランジスタの共通接続されたソースに接続され、他端が前記第１の電位供給端子に接続された第２の電流源と、
を具備したことを特徴とする半導体回路。
【請求項５】
ゲートが信号の入力端子に接続された第１導電型の第１のＭＯＳトランジスタと、ソースが前記第１のＭＯＳトランジスタのソースに接続され、ドレインが自己のゲートに接続されるとともに信号の出力端子に接続された第１導電型の第２のＭＯＳトランジスタとを有した第１の差動対と、
一端が前記第１と第２のＭＯＳトランジスタの共通接続されたソースに接続され、他端が第１の電位供給端子に接続された第１の電流源と、
ソースが第２の電位供給端子に接続され、ドレインが自己のゲートと前記第１のＭＯＳトランジスタのドレインに接続された第２導電型の第３のＭＯＳトランジスタと、ソースが前記第２の電位供給端子に、ゲートが前記第３のＭＯＳトランジスタのゲートに、ドレインが前記出力端子に、それぞれ接続された第２導電型の第４のＭＯＳトランジスタとを有した第１のカレントミラー回路と、
ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ゲートが前記入力端子に接続された第１導電型の第５のＭＯＳトランジスタと、ソースが前記第５のＭＯＳトランジスタのソースに接続され、ドレインが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートがバイアス供給端子に接続された第１導電型の第６のＭＯＳトランジスタとを有した第２の差動対と、
一端が前記第５と第６のＭＯＳトランジスタの共通接続されたソースに接続され、他端が前記第１の電位供給端子に接続された第２の電流源と、
を具備したことを特徴とする半導体回路。
【請求項６】
ゲートが前記入力端子に接続され、ドレインが前記第４のＭＯＳトランジスタのドレインに接続された第１導電型の第７のＭＯＳトランジスタと、ソースが前記第７のＭＯＳトランジスタのソースに接続され、ゲートが前記バイアス供給端子に接続され、ドレインが前記第３のＭＯＳトランジスタのドレインに接続された第１導電型の第８のＭＯＳトランジスタとを有した第３の差動対と、
一端が前記第７と第８のＭＯＳトランジスタの共通接続されたソースに接続され、他端が前記第１の電位供給端子に接続された第３の電流源と、
をさらに具備したことを特徴とする請求項４に記載の半導体回路。
【請求項７】
第１導電型の第１のＭＯＳトランジスタと、ドレインが自己のゲートと信号の出力端子に接続され、ソースが前記第１のＭＯＳトランジスタのソースに接続された第１導電型の第２のＭＯＳトランジスタとを有した第１の差動対と、
一端が前記第１と第２のＭＯＳトランジスタの共通接続されたソースに接続され、他端が第１の電位供給端子に接続された第１の電流源と、
ソースが第２の電位供給端子に、ドレインが自己のゲートと前記第１のＭＯＳトランジスタのドレインに、それぞれ接続された第２導電型の第３のＭＯＳトランジスタと、ソースが前記第２の電位供給端子に、ゲートが前記第３のＭＯＳトランジスタのゲートに、ドレインが前記出力端子に、それぞれ接続された第２導電型の第４のＭＯＳトランジスタとを有した第１のカレントミラー回路と、
ドレインが前記第３のＭＯＳトランジスタのドレインに接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された第１導電型の第５のＭＯＳトランジスタと、ドレインが前記第４のＭＯＳトランジスタのドレインに接続され、ソースが前記第５のＭＯＳトランジスタのソースに接続され、ゲートがバイアス供給端子に接続された第１導電型の第６のＭＯＳトランジスタとを有した第２の差動対と、
一端が前記第５と第６のＭＯＳトランジスタの共通接続されたソースに接続され、他端が前記第１の電位供給端子に接続された第２の電流源と、
ゲートが信号の入力端子に接続された第１導電型の第７のＭＯＳトランジスタと、ソースが前記第７のＭＯＳトランジスタのソースに接続され、ゲートが前記出力端子に接続された第１導電型の第８のＭＯＳトランジスタとを有した第３の差動対と、
一端が前記第７と第８のＭＯＳトランジスタの共通接続されたソースに接続され、他端が前記第１の電位供給端子に接続された第３の電流源と、
ソースが前記第２の電位供給端子に接続され、ドレインが自己のゲートと前記第７のＭＯＳトランジスタのドレインに接続された第２導電型の第９のＭＯＳトランジスタと、ソースが前記第２の電位供給端子に、ゲートが前記第９のＭＯＳトランジスタのゲートに、ドレインが前記第８のＭＯＳトランジスタのドレインと前記第１のＭＯＳトランジスタのゲートに、それぞれ接続された第２導電型の第１０のＭＯＳトランジスタとを有した第２のカレントミラー回路と、
一端が前記第１のＭＯＳトランジスタのゲートに接続され、他端が前記第２の電位供給端子に接続された第１の容量と、
一端が前記入力端子に接続され、他端が前記出力端子に接続された第２の容量と、
を具備したことを特徴とする半導体回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電界効果トランジスタ（ＭＯＳＦＥＴ）を含む半導体回路に関する。
【０００２】
【従来の技術】
図８に、従来の増幅器の回路図を示す。ＮＭＯＳトランジスタＭ１のゲートに入力信号Ｖｉｎが供給され、これのソースはＮＭＯＳトランジスタＭ２のソースと電流減Ｉ１の一端に接続され、これのドレインはＰＭＯＳトランジスタＭ３のドレインに接続されている。電流源Ｉ１の他端は接地電位ＧＮＤに接続されている。
【０００３】
ＮＭＯＳトランジスタＭ２のゲートは、抵抗Ｒ２を介してＮＭＯＳトランジスタＭ５のソースと電流源Ｉ２の一端に接続されるとともに、抵抗Ｒ１を介してバイアス供給端子に接続され、これのドレインはＰＭＯＳトランジスタＭ４のドレインに接続されている。
【０００４】
ＰＭＯＳトランジスタＭ３のゲートは、これのドレインとＰＭＯＳトランジスタＭ４のゲートに接続され、これのソースは電源電位Ｖｃｃに接続されている。ＰＭＯＳトランジスタＭ４のソースは、電源電位Ｖｃｃに接続されている。ＰＭＯＳトランジスタＭ３とＭ４とでカレントミラー回路を構成する。
【０００５】
ＮＭＯＳトランジスタＭ５のゲートはＮＭＯＳトランジスタＭ２のドレインに接続され、これのドレインは電源電位Ｖｃｃに接続され、これのソースは出力端子に接続されている。
【０００６】
電流源Ｉ２の他端は、接地電位ＧＮＤに接続されている。
【０００７】
利得Ｖｏｕｔ／Ｖｉｎは、（Ｒ１＋Ｒ２）／Ｒ１となる。
【０００８】
【発明が解決しようとする課題】
図８の半導体回路は、抵抗Ｒ１とＲ２の比で決まるため、利得を可変とすることができない。
【０００９】
更に近年、トランジスタの微細化が進むにつれ、抵抗体がレイアウト面積に占める比率が増加し、レイアウトの縮小化、しいては、コストの低減化の弊害となっている。
【００１０】
そこで本発明は、製造ばらつきおよび温度変動の影響が抑えられ、更に抵抗を使用することなく、容易に利得を可変とすることができる半導体回路を提供することを目的とする。
【００１１】
【課題を解決するための手段】
（第１の解決手段）
本発明の半導体回路は、
非反転入力端が信号の入力端子に接続され、出力端が自己の反転入力端に接続されるとともに信号の出力端子に接続された第１の電圧電流変換手段と、
非反転入力端が前記入力端子に接続され、反転入力端がバイアス供給端子に接続され、出力端が前記出力端子に接続された第２の電圧電流変換手段と、を具備し、
前記第１と第２の電圧電流変換手段のコンダクタンスの比で利得が決定されることを特徴とする。
【００１２】
（第２の解決手段）
本発明の半導体回路は、
非反転入力端が信号の入力端子に接続され、出力端が自己の反転入力端に接続されるとともに信号の出力端子に接続された第１の電圧電流変換手段と、
非反転入力端がバイアス供給端子に接続され、反転入力端が前記入力端子に接続され、出力端が前記出力端子に接続された第２の電圧電流変換手段と、を具備し、
前記第１と第２の電圧電流変換手段のコンダクタンスの比で利得が決定されることを特徴とする。
【００１３】
【発明の実施の形態】
（１）第１の実施例
図１に、本発明の半導体回路の第１の実施例の構成のブロック図を示す。
【００１４】
第１の実施例は、第１の電圧電流変換手段１と第２の電圧電流変換手段２からなる。第１の電圧電流変換手段１の非反転入力端と反転入力端には、それぞれ信号の入力端子１０と、信号の出力端子１１が接続されており、入力信号と出力信号の振幅レベルの差に応じた出力電流が信号の出力端子１１に出力される。
【００１５】
第２の電圧電流変換手段２の非反転入力端と反転入力端は、それぞれ信号の入力端子１０とバイアス供給端子１２とが接続され、入力信号の振幅レベルとバイアスのレベルの差に応じた出力電流が信号の出力端子１１に出力される。
【００１６】
第１と第２の電圧電流変換手段１と２のコンダクタンスを、それぞれｇｍ１とｇｍ２とすると、入力信号Ｖｉｎと出力信号Ｖｏｕｔの振幅レベルの比（利得）Ｖｏｕｔ／Ｖｉｎは、（数１）の式（１）となる。
【数１】
0003723035.tif 000002
式（１）より本実施例の半導体回路は、増幅作用を有する。そしてその利得は、第１の電圧電流変換手段１と第２の電圧電流変換手段２とのコンダクタンスの比で決まるため、製造ばらつきおよび温度変動の影響が抑えられ、精度がよい。
【００１７】
また、コンダクタンスの比を可変とすることで、容易に半導体回路の利得（増幅率）を可変とすることができる。
【００１８】
（２）第２の実施例
図２に、本発明の半導体回路の第２の実施例の構成のブロック図を示す。
【００１９】
第２の実施例は、第１の実施例における第２の電圧電流変換手段２の非反転入力端と反転入力端を入れ替えた点が第１の実施例と異なる。
【００２０】
この場合、入力信号Ｖｉｎと出力信号Ｖｏｕｔの振幅レベルの比（利得）Ｖｏｕｔ／Ｖｉｎは、（数２）の式（２）となる。
【数２】
0003723035.tif 000003
式（２）より本実施例の半導体回路は、減衰作用を有する。そしてその利得は、第１の電圧電流変換手段１と第２の電圧電流変換手段２とのコンダクタンスの比で決まるため、製造ばらつきおよび温度変動の影響が抑えられ、精度がよい。
【００２１】
また、コンダクタンスの比を可変とすることで、容易に利得を可変とすることができる。
【００２２】
（３）第３の実施例
図３に、本発明の半導体回路の第３の実施例の構成のブロック図を示す。
【００２３】
第３の実施例は、第１の実施例と第２の実施例を融合した例で、第１の実施例に第３の電圧電流変換手段３を付加している。第１の実施例と同じ部分の説明は、省略する。
【００２４】
第３の電圧電流変換手段３の非反転入力端と反転入力端は、それぞれバイアス供給端子１２と信号の入力端子１０に接続され、入力信号Ｖｉｎの振幅レベルとバイアスのレベルの差に応じた出力電流が信号の出力端子１１に出力される。
【００２５】
第３の電圧電流変換手段３のコンダクタンスをｇｍ３とすると、入力信号Ｖｉｎと出力信号Ｖｏｕｔの振幅レベルの比（利得）Ｖｏｕｔ／Ｖｉｎは、（数３）の式（３）となる。
【数３】
0003723035.tif 000004
式（３）より本実施例では、増幅作用と減衰作用を併せ持ち、その利得は、第１の電圧電流変換手段１のコンダクタンスに対する、第２と第３の電圧電流変換手段２と３のコンダクタンスの比で決まるため、製造ばらつきおよび温度変動の影響が抑えられ、精度がよい。
【００２６】
また、コンダクタンスの比を可変とすることで、容易に半導体回路の利得（増幅率と減衰率）を可変とすることができる。
【００２７】
（４）第４の実施例
図４に、第１の実施例をより具体化した本発明の第４の実施例の構成の回路図を示す。
【００２８】
ここでは、図１中の第１の電圧電流変換手段１を、ソースが相互に接続されたＮＭＯＳトランジスタＭ１，Ｍ２からなる第１の差動対と、第１の電流源Ｉ１と、ＰＭＯＳトランジスタＭ３，Ｍ４からなる第１のカレントミラー回路とで構成する。
【００２９】
また、第２の電圧電流変換手段２を、ソースが相互に接続されたＮＭＯＳトランジスタＭ５，Ｍ６からなる第２の差動対と、第２の電流源Ｉ２と、前記第１のカレントミラー回路とで構成する。
【００３０】
第１の電圧電流変換手段１において、第１の差動対を形成するＮＭＯＳトランジスタＭ１のゲートは、信号の入力端子１０に接続され、ＮＭＯＳトランジスタＭ２のゲートとドレインは、相互に接続されているとともに信号の出力端子１１に接続されている。電流源Ｉ１は、第１の差動対の共通接続されたソースに接続され、他端が接地電位ＧＮＤに接続されている。
【００３１】
第２の電圧電流変換手段２において、第２の差動対を形成するＮＭＯＳトランジスタＭ５のゲートは、信号の入力端子１０に接続され、ＮＭＯＳトランジスタＭ６のゲートは、バイアス供給端子１２に接続されている。電流源Ｉ２は、第２の差動対の共通接続されたソースに接続され、他端が接地電位ＧＮＤに接続されている。
【００３２】
第１のカレントミラー回路を形成するＰＭＯＳトランジスタＭ３とＭ４のソースは、ともに電源電位Ｖｃｃに接続されている。ＰＭＯＳトランジスタＭ３のゲートとドレインは、相互に接続されている。ＰＭＯＳトランジスタＭ３のドレインは、ＮＭＯＳトランジスタＭ１とＭ５のドレイン、およびＰＭＯＳトランジスタＭ４のゲートに接続されている。ＰＭＯＳトランジスタＭ４のドレインは、ＮＭＯＳトランジスタＭ２のドレインに接続されている。
【００３３】
第１と第２の電圧電流変換手段１と２のコンダクタンスｇｍ１とｇｍ２は、（数４）の式（４）と式（５）で表される。
【数４】
0003723035.tif 000005
式（４）と式（５）において、ｋ１とｋ２は、それぞれ第１の差動対を形成するＮＭＯＳトランジスタＭ１，Ｍ２と、第２の差動対を形成するＮＭＯＳトランジスタＭ５，Ｍ６のｋ定数をあらわす。Ｉ１とＩ２は、それぞれ電流源Ｉ１、Ｉ２の電流値をあらわす。
【００３４】
式（１）と式（４）と式（５）より半導体回路の入力信号Ｖｉｎと出力信号Ｖｏｕｔの振幅レベルの比（利得）Ｖｏｕｔ／Ｖｉｎは、（数５）の式（６）となる。
【数５】
0003723035.tif 000006
ｋ１は、ＮＭＯＳトランジスタＭ１、Ｍ２のゲート長に対するゲート幅の比に比例して決まる。ｋ２は、ＮＭＯＳトランジスタＭ５、Ｍ６のゲート長に対するゲート幅の比に比例して決まる。ｋ１とｋ２の比を所定の値にすることで容易に半導体回路の利得（増幅率）を設定することができる。
【００３５】
また、例えば電流源Ｉ１とＩ２の少なくとも一方を図示しない制御回路により電流値を制御可能な構成とし、これらの電流比を所定の値にすることで半導体回路の利得（増幅率）を自由に調整することができ、電流比を可変とすることで容易に利得を可変とすることができる。
【００３６】
半導体回路の利得は、ｋ定数の比と電流の比で決まるので、製造ばらつきおよび温度変動の影響が抑えられ、精度がよい。
【００３７】
更に、抵抗を使用する必要が無いので、半導体回路を半導体集積回路としたとき、レイアウトの縮小化、ひいてはコストの低減化がはかれる。
【００３８】
（５）第５の実施例
図５に、第２の実施例をより具体化した本発明の第５の実施例の構成の回路図を示す。
【００３９】
第５の実施例は、第４の実施例におけるＮＭＯＳトランジスタＭ５とＭ６のドレインを相互に入れ替えた点が異なる。
【００４０】
この場合、式（２）と式（４）と式（５）とから半導体回路の入力信号Ｖｉｎと出力信号Ｖｏｕｔの振幅レベルの比（利得）Ｖｏｕｔ／Ｖｉｎは、（数６）の式（７）となる。
【数６】
0003723035.tif 000007
ｋ１とｋ２の比を所定の値にすることで容易に半導体回路の利得（減衰率）を設定することができる。
【００４１】
また、例えば電流源Ｉ１とＩ２の少なくとも一方を図示しない制御回路により電流値を制御可能な構成とし、これらの電流比を所定の値にすることで半導体回路の利得（減衰率）を自由に調整することができ、電流比を可変とすることで容易に利得を可変とすることができる。
【００４２】
半導体回路の利得は、ｋ定数の比と電流の比で決まるので、製造ばらつきおよび温度変動の影響が抑えられ、精度がよい。
【００４３】
更に、抵抗を使用する必要が無いので、半導体回路を半導体集積回路としたとき、レイアウトの縮小化、ひいてはコストの低減化がはかれる。
【００４４】
（６）第６の実施例
図６に、第３の実施例をより具体化した本発明の第６の実施例の構成の回路図を示す。
【００４５】
第６の実施例では、第４の実施例に追加される、第３の実施例における第３の電圧電流変換手段３を、ソースが相互に接続されたＮＭＯＳトランジスタＭ７，Ｍ８からなる第３の差動対と、第３の電流源Ｉ３と、ＰＭＯＳトランジスタＭ３，Ｍ４からなる第１のカレントミラー回路とで構成する。
【００４６】
第３の電圧電流変換手段３において、第３の差動対を形成するＮＭＯＳトランジスタＭ７のゲートは、信号の入力端子１０に接続され、ドレインは、信号の出力端子１１に接続される。ＮＭＯＳトランジスタＭ８のゲートは、バイアス供給端子１２に接続され、ドレインは、ＰＭＯＳトランジスタＭ３のドレインに接続されている。第３の電流源Ｉ３は、第３の差動対の共通接続されたソースに接続され、他端が接地電位ＧＮＤに接続される。
【００４７】
第３の電圧電流変換手段３のコンダクタンスｇｍ３は、（数７）の式（８）となる。
【数７】
0003723035.tif 000008
ここで、ｋ３は、第３の差動対を形成するＮＭＯＳトランジスタＭ７，Ｍ８のｋ定数をあらわし、Ｉ３は、電流源Ｉ３の電流値をあらわす。ｋ３は、ＮＭＯＳトランジスタＭ７、Ｍ８のゲート長に対するゲート幅の比に比例して決まる。
【００４８】
式（３）と式（４）と式（５）と式（８）式より半導体回路の入力信号Ｖｉｎと出力信号Ｖｏｕｔの振幅レベルの比（利得）Ｖｏｕｔ／Ｖｉｎは、（数８）の式（９）となる。
【数８】
0003723035.tif 000009
式（９）より第６の実施例の半導体回路は、増幅作用と、減衰作用を併せ持つことがわかる。利得は、ＮＭＯＳトランジスタＭ１，Ｍ２のｋ定数ｋ１に対する、ＮＭＯＳトランジスタＭ５，Ｍ６のｋ定数ｋ２の比で決まる。更にＮＭＯＳトランジスタＭ１，Ｍ２のｋ定数ｋ１に対する、ＮＭＯＳトランジスタＭ７，Ｍ８のｋ定数ｋ３の比で決まる。
【００４９】
このため、第１の差動対を構成するＮＭＯＳトランジスタＭ１，Ｍ２のｋ定数ｋ１と第２の差動対を構成するＮＭＯＳトランジスタＭ５，Ｍ６のｋ定数ｋ２との比、および／または第１の差動対を構成するＮＭＯＳトランジスタＭ１，Ｍ２のｋ定数ｋ１と第３の差動対を構成するＮＭＯＳトランジスタＭ７，Ｍ８のｋ定数ｋ３との比とを、所定の値にすることで容易に信号の増幅量、および／または減衰量を設定することができる。
【００５０】
また、図示しない制御回路により電流減の電流値を制御可能な構成とし、第１の電流源と第２の電流源の電流比、および／または第１の電流源と第３の電流源の電流比を所定の値にすることで利得を自由に調整することができ、それらの電流比を可変とすることで容易に信号の増幅量、および／または減衰量を可変とすることができる。
【００５１】
更に半導体回路の利得は、ＭＯＳトランジスタのｋ定数の比と、電流源の電流の比で決まるので、製造ばらつき、および温度変動の影響が抑えられ、精度がよい。
【００５２】
更にまた、抵抗を使用する必要がないので、半導体回路を半導体集積回路としたとき、レイアウトの縮小化、しいては、コストの低減化がはかれる。
【００５３】
（７）第７の実施例
図７に、本発明の半導体回路の第７の実施例の構成の回路図を示す。
【００５４】
第７の実施例は、第４の実施例に第４の電圧電流変換手段４、容量Ｃ１、Ｃ２を付加することでトラップ特性を有するフィルタを構成する場合の半導体回路の例である。
【００５５】
第４の電圧電流変換手段４は、ソースが相互に接続されたＮＭＯＳトランジスタＭ９、Ｍ１０からなる差動対、電流源Ｉ４、およびＰＭＯＳトランジスタＭ１１、Ｍ１２からなるカレントミラー回路、とで構成される。
第４の電圧電流変換手段４において、差動対を形成するＮＭＯＳトランジスタＭ９のゲートは、信号の入力端子１０に接続されるとともに、容量Ｃ２を介し、信号の出力端子１１と差動対を形成するＮＭＯＳトランジスタＭ１０のゲートに接続される。電流源Ｉ４の一端はＮＭＯＳトランジスタＭ９とＭ１０の共通接続されたソースに接続され、それの他端は接地電位ＧＮＤに接続されている。
【００５６】
カレントミラー回路において、ＰＭＯＳトランジスタＭ１１のソースは電源電位Ｖｃｃに接続され、ドレインは自己のゲートとＰＭＯＳトランジスタＭ１２のゲートとＮＭＯＳトランジスタＭ９のドレインに接続されている。ＰＭＯＳトランジスタＭ１２のソースは電源電位Ｖｃｃに接続され、ドレインはＮＭＯＳトランジスタＭ１０のドレインと容量Ｃ１の一端とＮＭＯＳトランジスタＭ１およびＭ５のゲートに接続されている。容量Ｃ１の他端は、電源電位Ｖｃｃに接続されている。
【００５７】
第１，第２，第４の電圧電流変換手段１，２，４のコンダクタンスをそれぞれ、ｇｍ１，ｇｍ２，ｇｍ４とすると、入力信号Ｖｉｎと出力信号Ｖｏｕｔの振幅レベルの比（利得）Ｖｏｕｔ／Ｖｉｎ は、（数９）の式（１０）となる。
【数９】
0003723035.tif 000010
式（１０）において、Ｃ１とＣ２は、それぞれ容量Ｃ１とＣ２の容量値を表す。ｓは、ラプラス演算子を表す。
【００５８】
ここで、第１，第２，第４の電圧電流変換手段１，２，４のコンダクタンスｇｍ１，ｇｍ２，ｇｍ４は、第４の実施例の（数４）等でしめしたように、各電圧電流変換手段１，２，４を構成するＭＯＳトランジスタのｋ定数と動作電流によりきまる。
【００５９】
従って各電流源Ｉ１，Ｉ２，Ｉ４の電流制御によりフィルタの（中心）周波数ｆ０を自由に調整することが可能である。また第１の差動対と第２の差動対を構成するＭＯＳトランジスタのｋ定数の比、あるいは、第１の電流源Ｉ１と第２の電流源Ｉ２の電流比により、フィルタの選択度Ｑを容易に設定することができる。これらフィルタの特性は、ｋ定数の比と電流の比で決まるので、製造ばらつき、および温度変動の影響が抑えられ、精度がよい。
【００６０】
更に、抵抗を使用する必要がないので、半導体回路を半導体集積回路としたとき、レイアウトの縮小化、しいては、コストの低減化がはかれる。
【００６１】
【発明の効果】
本発明の半導体回路によれば、製造ばらつきおよび温度変動の影響が抑えられ、更に抵抗を使用することなく、容易に利得を可変とすることができる。
【図面の簡単な説明】
【図１】本発明の半導体回路の第１の実施例の構成を示すブロック図である。
【図２】本発明の半導体回路の第２の実施例の構成を示すブロック図である。
【図３】本発明の半導体回路の第３の実施例の構成を示すブロック図である。
【図４】第１の実施例をより具体化した本発明の半導体回路の第４の実施例の構成を示す回路図である。
【図５】第２の実施例をより具体化した本発明の半導体回路の第５の実施例の構成を示す回路図である。
【図６】第３の実施例をより具体化した本発明の半導体回路の第６の実施例の構成を示す回路図である。
【図７】本発明の半導体回路の第７の実施例の構成を示す回路図である。
【図８】従来のオペアンプで構成された半導体回路の回路図である。
【符号の説明】
１・・第１の電圧電流変換手段、２・・第２の電圧電流変換手段、３・・第３の電圧電流変換手段、４・・第４の電圧電流変換手段、Ｍ１，Ｍ２，Ｍ５，Ｍ６，Ｍ７，Ｍ８，Ｍ９，Ｍ１０・・ＮＭＯＳトランジスタ、Ｍ３，Ｍ４，Ｍ１１，Ｍ１２・・ＰＭＯＳトランジスタ、Ｉ１・・第１の電流源、Ｉ２・・第２の電流源、Ｉ３・・第３の電流源、Ｉ４・・電流源、Ｃ１，Ｃ２・・容量。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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