(57)【特許請求の範囲】
【請求項１】
隣接位置に複数の保護装置を備える半導体装置であって、
前記保護装置は、
第１導電型半導体基板と、
前記第１導電型半導体基板の一面に形成された第１導電型ウェルと、
前記第１導電型ウェルに形成され、保護対象の回路の端子に接続された第２導電型の第１の領域と、
前記第１導電型ウェルに形成され、第１の電圧が印加される、第２導電型の第２の領域と、
前記第１導電型ウェルを囲むように形成された第２導電型ガードリングウェルと、
前記半導体基板内に形成され、前記ガードリングウェルの深層部に接触し、前記第１の領域に接触せずに隣接して形成された第２導電型深層領域と、
前記第１導電型ウェルよりも不純物濃度が高く、前記第２導電型深層領域より下層に配置され、前記第１の領域の下層から、少なくともその近傍領域の前記第２導電型深層領域までに亘って形成された第１導電型深層領域とを備え、
前記第２導電型の第１の領域は、前記第１導電型ウェルの深さ以上の深さに形成されている半導体装置。
【請求項２】
隣接位置に複数の保護装置を備える半導体装置であって、
前記保護装置は、
第１導電型半導体基板と、
前記第１導電型半導体基板の一面に形成された第１導電型ウェルと、
前記第１導電型ウェルに形成され、保護対象の回路の端子に接続された第２導電型の第１の領域と、
前記第１導電型ウェルに形成され、第１の電圧が印加される、第２導電型の第２の領域と、
前記第１導電型ウェルを囲むように形成された第２導電型ガードリングウェルと、
前記半導体基板内に形成され、前記ガードリングウェルの深層部に接触し、前記第１の領域に接触せずに隣接して形成された第２導電型深層領域と、
前記第１導電型ウェルよりも不純物濃度が高く、前記第２導電型深層領域より下層に配置され、前記第１の領域の下層から、少なくともその近傍領域の前記第２導電型深層領域までに亘って形成された第１導電型深層領域とを備え、
前記第１の領域と前記第２の領域とは、それぞれ電界効果トランジスタのソース又はドレインを形成し、
前記第２導電型の第１の領域は、前記第１導電型ウェルの深さ以上の深さに形成されている半導体装置。
【請求項３】
隣接位置に複数の保護装置を備える半導体装置であって、
前記保護装置は、
第１導電型半導体基板と、
Ｎｃｈ保護トランジスタを取り囲む第２導電型ガードリングウェルと、
前記Ｎｃｈ保護トランジスタのドレインとして機能する第１の領域と、
前記第１の領域と接続され、保護対象の回路に接続される端子と、
前記第２導電型ガードリングウェルの深層部に接触し、かつ、前記第１の領域と所定の間隔を持って配置された第２導電型深層領域と、
前記第１の領域、前記第２導電型深層領域、及び前記第２導電型ガードリングウェルで囲まれた領域に形成された第１導電型ウェルと、
前記第１導電型ウェルよりも不純物濃度が高く、前記第２導電型深層領域より下層に配置され、前記第１の領域の下層から、少なくともその近傍領域の前記第２導電型深層領域の一部までに亘って形成された第１導電型深層領域と、
を備え、
前記Ｎｃｈ保護トランジスタのソース、及びバックゲートバイアス、並びに、前記隣接する保護装置間に配置された第１導電型の第３の領域には、第１の電位が接続され、前記第２導電型ガードリングには、第１の電位より電位の高い第２の電位が接続されている半導体装置。
【請求項４】
前記第１導電型がＰ型であり、前記第２導電型がＮ型であることを特徴とする請求項１〜３のいずれか１項に記載の半導体装置。
【請求項５】
前記第１導電型ウェル、前記第１の領域、前記第２導電型深層領域が、順に寄生バイポーラトランジスタの、ベース、エミッタ、コレクタを形成し、
前記第１導電型深層領域、前記隣接する保護装置に形成された一方の第１の領域、前記隣接する保護装置に形成された他方の第１の領域が、順に第２の寄生バイポーラトランジスタのベース、エミッタ、コレクタを形成することを特徴とする請求項１〜４のいずれか１項に記載の半導体装置。
【請求項６】
前記第１導電型深層領域は、前記隣接する保護装置間に配置された第１導電型拡散層の下層にまで延在されていることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置。
【請求項７】
前記第１導電型深層領域は、前記隣接する保護装置、及びこれらの間隙に実質的に全面に亘って形成されていることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、隣接する複数の保護装置を備えた半導体装置に関する。
【背景技術】
【０００２】
半導体装置には、入力端子に印加されたノイズによって保護対象の回路（内部回路）が静電破壊されるのを防止するために、保護装置が備えられている（例えば、特許文献１）。
【０００３】
特許文献１には、クロストークの低減、ラッチアップ耐量の向上を図る保護装置が提案されている。図６に、特許文献１に開示された保護装置の模式的断面図を示す。
【０００４】
保護装置として機能する静電保護装置２００は、Ｐ型半導体基板１０１の上面に形成されているドレインＮウェル１２２をドレインとし、ドレインＮウェル１２２の近傍に形成されているＮ型拡散層１２１ｂ、１２１ｄをソースとするＮｃｈＭＯＳトランジスタを備える。ドレインＮウェル１２２には、内部回路の入力端子Ｔ１，Ｔ２に接続されたＮ型拡散層１２１ｃが形成されている。
【０００５】
Ｎ型拡散層１２１ｂ、１２１ｄは、ＮｃｈＭＯＳトランジスタのバックゲートバイアス用のＰ型拡散層１１１ａと共にＰウェル１１２内に形成されている。Ｐ型拡散層１１１ａとＮ型拡散層１２１ｂ、１２１ｄは、共にグランド電圧（接地電圧）ＧＮＤが印加されている。
【０００６】
なお、Ｐ型拡散層１１１ａとＮ型拡散層１２１ｂ、１２１ｄが形成されているＰウェル１１２は、ドレインＮウェル１２２近傍に、１つのドレインＮウェル１２２に付き２つの割合で形成されている。
【０００７】
また、上記構成のＮｃｈＭＯＳトランジスタの周囲には、Ｎ型拡散層１２１ａを備えるガードリングＮウェル１２３が形成されている。ガードリングＮウェル１２３には、電源電圧ＶＤＤが印加されている。また、隣接するガードリングＮウェル１２３間には、グランドＰウェル１１３が形成されている。
【０００８】
さらに、静電保護装置２００は、ガードリングＮウェル１２３の深層部に接触して形成された深層部Ｎウェル１２４を備える。深層部Ｎウェル１２４は、対応するドレインＮウェル１２２に接触せずに隣接して配置されている。また、ドレインＮウェル１２２は、Ｐウェル１１２の深さ以上の深さに形成されている。
【０００９】
上記構成の静電保護装置２００において、図６に示すように、入力端子Ｔ１に接続されているドレインＮウェル１２２をエミッタとし、Ｐウェル１１２をベースとし、ガードリングＮウェル１２３に接続された深層部Ｎウェル２４をコレクタとする寄生バイポーラトランジスタＱ１が形成される。また、入力端子Ｔ２に接続されているドレインＮウェル１２２をコレクタとし、グランドＰウェル１１３をベースとし、入力端子Ｔ１に接続されているドレインＮウェル１２２をエミッタとする寄生バイポーラトランジスタＱ２が形成される。なお、ドレインＮウェル１２２とＰウェル１１２内に形成されているＮ型拡散層１２１ｂ、１２１ｄは、ＮｃｈＭＯＳトランジスタのソースを形成している。
【００１０】
上記構成の静電保護装置２００は、以下のように動作する。まず、ノイズによるプラス極性の電圧が入力端子Ｔ１に印加された場合、ＮｃｈＭＯＳトランジスタのドレインとして機能するドレインＮウェル１２２の電位は、ソースとして機能するＮ型拡散層１２１ｃの電位より高くなる。これにより、ＮｃｈＭＯＳトランジスタの順方向に電流が流れ、該電圧を低下（電圧の絶対値を低下）させ、ノイズ電流が内部回路に流れるのを防止できる。一方、ノイズによるマイナス極性の電圧が入力端子Ｔ１に印加された場合、入力端子Ｔ１へのノイズ電圧の印加が解消されるまでの間、静電保護装置２００において形成されている寄生バイポーラトランジスタＱ１、Ｑ２が動作する。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特許第３１８４１６８号
【発明の概要】
【発明が解決しようとする課題】
【００１２】
近年、車載品等の半導体装置においては、その使用する電源電圧が３０Ｖ以上と高くなってきている。このため、顧客から高耐圧仕様の半導体装置が要求されている。半導体装置が高耐圧仕様になると、ノイズなどによって印加される電圧も高電圧となる。高電圧のノイズが半導体装置に印加されると、半導体装置の内部電流も増加し、クロストークノイズ電流として流れる電流値も多くなる。その結果、通常動作において、端子の外部からノイズ電流が流入した場合、他の端子に対するクロストークノイズ電流の影響によって半導体装置の機能に重大な不具合をもたらす可能性が増加する。
【００１３】
また、半導体装置のチップサイズは、コスト削減を図るために縮小化する傾向にある。チップサイズの縮小化に伴い、隣接するＮ型拡散層間の距離は近くなる傾向にある。一般的に、図７に示すＮ型拡散層間の距離とクロストーク電流を示すグラフより明らかなように、クロストーク電流は隣接するＮ型拡散層の距離の影響を顕著に受けてしまう。従って、半導体装置のチップサイズの更なる縮小化を実現するためにも、クロストーク電流の低減の要求（必要性）が高まってきている。
【００１４】
上記特許文献１に記載の静電保護装置２００は、ガードリングＮウェル１２３の深層部に接触して形成された深層部Ｎウェル１２４が、ドレインＮウェル１２２に接触せずに隣接して配置されている。これにより、入力端子Ｔ１にノイズによるマイナス極性の電圧が印加された場合、寄生トランジスタＱ１から入力端子Ｔ１に接続されているドレインＮウェル１２２に流れる電流により、寄生トランジスタＱ２が入力端子Ｔ２から引く電流が少なくなる。このため、入力端子Ｔ２に発生するクロストークノイズを低減することができる。
【００１５】
しかしながら、半導体装置に使用する電圧の高電圧化に伴い、半導体装置の仕様も高耐圧化となり、入力端子Ｔ１に印加されるノイズとなるマイナス極性の電圧もより高電圧となってきている。このため、寄生トランジスタＱ２が入力端子Ｔ２から引く電流も増加してしまう。従って、上記特許文献１に比して、よりクロストークノイズの低減を図ることができる技術が求められている。
【課題を解決するための手段】
【００１６】
本発明に係る第１の態様の半導体装置は、隣接位置に複数の保護装置を備える半導体装置であって、前記保護装置は、第１導電型半導体基板と、前記第１導電型半導体基板の一面に形成された第１導電型ウェルと、前記第１導電型ウェルに形成され、保護対象の回路の端子に接続された第２導電型の第１の領域と、前記第１導電型ウェルに形成され、第１の電圧が印加される、第２導電型の第２の領域と、前記第１導電型ウェルを囲むように形成された第２導電型ガードリングウェルと、前記半導体基板内に形成され、前記ガードリングウェルの深層部に接触し、前記第１の領域に接触せずに隣接して形成された第２導電型深層領域と、前記第１導電型ウェルよりも不純物濃度が高く、前記第２導電型深層領域より下層に配置され、前記第１の領域の下層から、少なくともその近傍領域の前記第２導電型深層領域までに亘って形成された第１導電型深層領域とを備える。そして、前記第２導電型の第１の領域は、前記第１導電型ウェルの深さ以上の深さに形成されている。
【００１７】
本発明に係る第２の態様の半導体装置は、隣接位置に複数の保護装置を備える半導体装置であって、前記保護装置は、第１導電型半導体基板と、前記第１導電型半導体基板の一面に形成された第１導電型ウェルと、前記第１導電型ウェルに形成され、保護対象の回路の端子に接続された第２導電型の第１の領域と、前記第１導電型ウェルに形成され、第１の電圧が印加される、第２導電型の第２の領域と、前記第１導電型ウェルを囲むように形成された第２導電型ガードリングウェルと、前記半導体基板内に形成され、前記ガードリングウェルの深層部に接触し、前記第１の領域に接触せずに隣接して形成された第２導電型深層領域と、前記第１導電型ウェルよりも不純物濃度が高く、前記第２導電型深層領域より下層に配置され、前記第１の領域の下層から、少なくともその近傍領域の前記第２導電型深層領域までに亘って形成された第１導電型深層領域とを備える。前記第１の領域と前記第２の領域とは、それぞれ電界効果トランジスタのソース又はドレインを形成する。そして、前記第２導電型の第１の領域は、前記第１導電型ウェルの深さ以上の深さに形成されている。
【００１８】
本発明に係る第３の態様の半導体装置は、隣接位置に複数の保護装置を備える半導体装置であって、前記保護装置は、第１導電型半導体基板と、Ｎｃｈ保護トランジスタを取り囲む第２導電型ガードリングウェルと、前記Ｎｃｈ保護トランジスタのドレインとして機能する第１の領域と、前記第１の領域と接続され、保護対象の回路に接続される端子と、前記第２導電型ガードリングウェルの深層部に接触し、かつ、前記第１の領域と所定の間隔を持って配置された第２導電型深層領域と、前記第１の領域、前記第２導電型深層領域、及び前記第２導電型ガードリングウェルで囲まれた領域に形成された第１導電型ウェルと、前記第１導電型ウェルよりも不純物濃度が高く、前記第２導電型深層領域より下層に配置され、前記第１の領域の下層から、少なくともその近傍領域の前記第２導電型深層領域の一部までに亘って形成された第１導電型深層領域とを備える。前記Ｎｃｈ保護トランジスタのソース、及びバックゲートバイアス、並びに、前記隣接する保護装置間に配置された第１導電型の第３の領域には、第１の電位が接続され、前記第２導電型ガードリングには、第１の電位より電位の高い第２の電位が接続されている。
【００１９】
本発明に係る半導体装置によれば、第１導電型深層領域を設けることにより、コレクターエミッタ間電流ＩＣＥを下げることができる。その結果、寄生バイポーラトランジスタの電流増幅率ｈｆｅを下げ、クロストークノイズ電流の低減を図ることができる。
【発明の効果】
【００２０】
本発明によれば、隣接する保護装置を備える半導体装置において、特許文献１よりさらにクロストークノイズの低減を実現することができるという優れた効果を有する。
【図面の簡単な説明】
【００２１】
【図１】実施形態１に係る保護装置を有する半導体装置のレイアウト構成を示す模式的平面図。
【図２】図１のＩＩ−ＩＩ切断部断面図。
【図３】実施形態１に係る保護装置の等価回路図。
【図４】実施形態２に係る保護装置を有する半導体装置のレイアウト構成を示す模式的平面図。
【図５】図４のＶ−Ｖ切断部断面図。
【図６】特許文献１に記載の保護装置の断面図。
【図７】隣接するＮ型拡散層の距離に対してクロストーク電流をプロットした図。
【発明を実施するための形態】
【００２２】
以下、本発明を適用した実施形態の一例について説明する。なお、本発明の趣旨に合致する限り、他の実施形態も本発明の範疇に属し得ることは言うまでもない。また、以降の図における各部材のサイズや比率は、説明の便宜上のものであり、実際のものとは異なる。また、以降の複数の実施形態において、同一の要素部材には同一符号を付し、適宜その説明を省略する。
【００２３】
［実施形態１］
図１に、本実施形態１に係る保護装置を有する半導体装置のレイアウト構成を示す模式的平面図を、図２に、図１のII−II切断部断面図を示す。なお、図１及び図２においては、説明の便宜上、フィールド酸化膜や層間絶縁膜、上層配線層等の図示を省略する。以降の図においても同様とする。また、実施形態１においては、第１導電型としてＰ型を例にとり説明する。また、以降の説明において、適宜、「Ｐ型」のものは「Ｐ」、「Ｎ型」のものは「Ｎ」と表記する。
【００２４】
半導体装置１００は、図２に示すように、第１導電型半導体基板として機能するＰ型半導体基板１（以下、「基板１」とも称する）を備える。半導体装置１００は、隣接する位置に配置された保護装置として機能する静電保護装置５０Ａ，５０Ｂを備える。静電保護装置５０Ａは、保護対象となる回路である内部回路（不図示）の入力端子Ｔ１に接続されている。同様にして、静電保護装置５０Ｂは、保護対象となる回路である内部回路（不図示）の入力端子Ｔ２に接続されている。実施形態１においては、静電保護装置５０Ａ，５０Ｂの基本的な構成は、接続されている内部回路及びその入力端子が異なる点を除いて同様とする。
【００２５】
基板１には、図１及び図２に示すように、Ｐ型領域として、Ｐ型拡散層１１ａ、１１ｂ（以下、両者を区別する必要がない場合には、「Ｐ型拡散層１１」と称する）、第１導電型ウェルとして機能するＰウェル１２、第１導電型グランドウェルとして機能するグランドＰウェル１３、第１導電型深層領域として機能する深層部Ｐウェル１４が形成されている。Ｐウェル１２及びグランドＰウェル１３の不純物濃度は、基板１の不純物濃度よりも高く設定し、深層部Ｐウェル１４の不純物濃度よりも低く設定する。
【００２６】
また、基板１には、Ｎ型領域として、Ｎ型拡散層２１ａ〜２１ｄ（以下、これらを区別する必要がない場合には「Ｎ型拡散層２１」と称する）、第２導電型ドレインウェルとして機能するドレインＮウェル２２、第２導電型ガードリングウェルとして機能するガードリングＮウェル２３、第２導電型深層領域として機能する深層部Ｎウェル２４が形成されている。
【００２７】
基板１上には、ゲート３０ａ、３０ｂ（以下、両者を区別する必要がない場合には「ゲート３０」と称する）、ゲート酸化膜（不図示）、層間絶縁膜（不図示）上層配線層（不図示）等が形成されている。
【００２８】
Ｎ型拡散層２１は、図１及び図２に示すように、複数形成されている。そのうちの１つに、平面視上の形状が枠体状（環状）のＮ型拡散層２１ａがある。Ｎ型拡散層２１ａに囲まれた領域内には、Ｐ型拡散層１１ａが形成されている。Ｐ型拡散層１１ａは、Ｎ型拡散層２１ｂ、２１ｃ、２１ｄの外側であって、Ｎ型拡散層２１ａの内側に、平面視上の形状が枠体状（環状）に形成されている。Ｐ型拡散層１１ａに囲まれた領域内には、図１中のＹ方向に延在し、互いに離間して配置されるアイランド状の３つのＮ型拡散層２１ｂ〜２１ｄが形成されている。
【００２９】
Ｐ型拡散層１１ｂは、静電保護装置５０Ａと静電保護装置５０Ｂの間に図１中のＹ方向に延在するように配設されている。Ｐ型拡散層１１ｂの形状は、一例であって、例えば、ガードリングＮウェル２３を取り囲むように環状としてもよい。
【００３０】
ガードリングＮウェル２３は、枠体状に形成されたＮ型拡散層２１ａの直下層、及びその周囲に亘って任意の幅で形成されている。従って、ガードリングＮウェル２３は、Ｎ型拡散層２１ａと同様に、枠体状（環状）となっている。ガードリングＮウェル２３は、深層部で深層部Ｎウェル２４と接触するように、図２中のＺ方向に延在されている。
【００３１】
ドレインＮウェル２２は、Ｎ型拡散層２１ｃの直下層、及びその周囲に亘って形成されている。ドレインＮウェル２２の深さは、ガードリングＮウェル２３の深さとほぼ同程度となるように、図２中のＺ方向に延在されている。但し、ガードリングＮウェル２３とは異なり、深層部Ｎウェル２４と接触させず、ドレインＮウェル２２と深層部Ｎウェル２４が規定の間隔を持って接しないように配置されている。換言すると、深層部Ｎウェル２４は、ドレインＮウェル２２の直下層及びその近傍に配設されないように形成されている。
【００３２】
深層部Ｎウェル２４は、前述したように、ドレインＮウェル２２の直下及びその近傍、及びこれらの領域のＹ方向延在領域以外の領域であって、Ｎ型ガードリング２３に囲まれた領域内に深層部Ｎウェル２４を配設する。従って、深層部Ｎウェル２４は、静電保護装置５０Ａ内において、図１に示すように、２つに分断されている。静電保護装置５０Ｂにおいても同様である。深層部Ｎウェル２４が配設されている領域において、ガードリングＮウェル２３の外周と深層部Ｎウェル２４の外周は、概ね一致するように、平面視上、重畳的に配設されている（図１及び図２参照）。
【００３３】
Ｐウェル１２は、ドレインＮウェル２２、ガードリングＮウェル２３、深層部Ｎウェル２４により囲まれた領域に形成されている。静電保護装置５０Ａ内において、Ｐウェル１２は、平面視上、環状となるように形成されている。静電保護装置５０Ｂについても同様である。
【００３４】
静電保護装置５０Ａ，５０Ｂにおいて、基板１の一面に形成されたＰウェル１２には、内部回路の入力端子Ｔ１，Ｔ２に接続された第２導電型の第１の領域であるドレインＮウェル２２、及びＮ型拡散層２１ｃが形成されている。また、Ｐウェル１２には、第１の電圧であるグランド電圧が印加され、第２の領域であるＮ型拡散層２１ｂ、２１ｄが形成されている。ガードリングＮウェル２３は、前述したように、Ｐウェル１２を囲むように形成されている。なお、本実施形態１においては、ドレインＮウェル２２の深さが、Ｐウェル１２と同程度である例について説明したが、Ｐウェル１２よりも、ドレインＮウェル２２の深さを深く設定してもよい。
【００３５】
グランドＰウェル１３は、隣接位置に配設された複数の保護装置間に形成されている。実施形態１においては、静電保護装置５０ＡのガードリングＮウェル２３と、静電保護装置５０ＢのガードリングＮウェル２３が互いに対向配置された領域に形成されている。グランドＰウェル１３とＰウェル１２は、同一の製造工程により製造するようにしてもよい。なお、グランドＰウェル１３とＰ型拡散層１１ｂが第１導電型の第３の領域として機能する。
【００３６】
深層部Ｐウェル１４は、図１及び図２に示すように、深層部Ｎウェル２４よりもさらに深い位置に配設されている。深層部Ｐウェル１４の形成領域は、静電保護装置５０Ａ，５０Ｂ及びこれらの間隙に亘って実質的に全面に配設されている。但し、深層部Ｐウェル１４は、ドレインＮウェル２２の下層から、少なくともその近傍領域の深層部Ｎウェル２４の一部にまで亘って、平面視上、重畳するように形成されていればよい。深層部Ｐウェル１４は、深層部に高濃度に不純物が導入された層であり、例えば、イオン注入により得ることができる。
【００３７】
ゲート３０ａは、図１に示すように、Ｎ型拡散層２１ｂとＮ型拡散層２１ｃの間の基板１上に、図１中のＹ方向に延在するように形成されている。同様にして、ゲート３０ｂは、Ｎ型拡散層２１ｃとＮ型拡散層２１ｄの間の基板１上に、図１中のＹ方向に延在するように形成されている。なお、本実施形態１においては、ゲート３０を最小限の２本で構成しているが、３本以上で構成してもよい。
【００３８】
２つのＮ型拡散層２１ｂ、２１ｄは、Ｐウェル１２の上層に形成されている。Ｎ型拡散層２１ｂ、２１ｄは、Ｎｃｈ保護トランジスタ（例えば、ＮｃｈＭＯＳトランジスタ）５５のソースとなるソース領域であり、これらの間に配置されるＮ型拡散層２１ｃはドレイン領域となる。Ｐ型拡散層１１ａは、Ｎｃｈ保護トランジスタのバックゲートバイアスとして機能する。
【００３９】
静電保護回路５０Ａ内には、Ｎｃｈ保護トランジスタ５５が２つ形成されている。Ｎｃｈ保護トランジスタ５５が静電保護素子として機能する。なお、実施形態１においては、Ｎｃｈ保護トランジスタ５５が静電保護回路内に２つ配設されている例を述べたが、３つ以上配設されていてもよい。
【００４０】
静電保護装置５０ＡのＮｃｈ保護トランジスタ５５のドレイン領域となるＮ型拡散層２１ｃは、前述したように、入力端子Ｔ１に接続されている。また、静電保護装置５０ＢのＮｃｈ保護トランジスタ５５のドレイン領域となるＮ型拡散層２１ｃは、入力端子Ｔ２に接続されている。枠体状に形成されたＮ型拡散層２１ａは、第２の電位を供給する電源電圧ＶＤＤに接続されている。従って、ガードリングＮウェル２３、深層部Ｎウェル２４には、電源電圧ＶＤＤが印加される。Ｐ型拡散層１１ａ、１１ｂ、及びＮ型拡散層２１ｂ、２１ｄは、上層配線（不図示）を介して第１の電圧として機能するグランド電圧ＧＮＤに接続されている。換言すると、Ｐウェル１２、グランドＰウェル１３は、ＧＮＤ接地されている。なお、第１の電位は、第２の電位より低いものであればよく、電源電圧やグランド電圧に変えて、バイアス電圧などを供給するものにも本発明を適用できる。
【００４１】
上記のように構成された半導体装置１００において、入力端子Ｔ１にマイナスのノイズ電流が流れた場合を考える。この場合、図２に示すような寄生バイポーラトランジスタ（寄生ＮＰＮトランジスタ）Ｑ１，Ｑ２が形成される。寄生バイポーラトランジスタＱ１は、ドレインＮウェル２２及びＮ型拡散層２１ｃからなる第１の領域をエミッタとし、Ｐウェル１２をベースとし、深層部Ｎウェル２４をコレクタとする。
【００４２】
なお、Ｐ型拡散層１１ａは、Ｐウェル１２と電気的に接続されているので、Ｐウェル１２とＰ型拡散層１１ａがベースとして機能すると考えることもできる。また、ガードリングＮウェル２３は、深層部Ｎウェル２４と電気的に接続されているので、これらがコレクタとして機能すると考えることもできる。
【００４３】
また、寄生バイポーラトランジスタＱ２は、入力端子Ｔ２に接続される第１の領域をコレクタとし、深層部Ｐウェル１４をベースとし、入力端子Ｔ１に接続される第１の領域をエミッタとする。このときの等価回路図を図３に示す。なお、寄生バイポーラトランジスタＱ１と同様に、Ｐ型拡散層１１ｂ、グランドＰウェル１３及び深層部Ｐウェル１４をベースと考えることもできる。
【００４４】
入力端子Ｔ１にノイズとなるマイナス極性の高電圧が印加されると、マイナスのノイズ電流が流れる。そして、寄生バイポーラトランジスタＱ１、Ｑ２が動作した際、電流ルートとして、寄生バイポーラトランジスタＱ２よりも寄生バイポーラトランジスタＱ１の方が比較的大きな割合で電流を流す。このとき、ノイズ電流として、寄生バイポーラトランジスタＱ２のエミッタ電流が端子Ｔ１に流れる。このとき、クロストークノイズ電流として、端子Ｔ２に接続される寄生バイポーラトランジスタＱ２のコレクタより電流が流れる。
【００４５】
寄生バイポーラトランジスタＱ２のベースとなるグランドＰウェル１３は、Ｐ型半導体基板１に接続されるが、深層部Ｐウェル１４を配置することにより、寄生バイポーラトランジスタＱ２の電流増幅率ｈｆｅを下げることができる。この時の電流増幅率ｈｆｅの値は、ベースを形成する拡散濃度によって決められる。通常用いられるＰ型半導体基板１の不純物濃度は、概ね１×１０１５個／ｃｍ３である。一方、深層部Ｐウェル１４の不純物濃度は、概ね１×１０１８個／ｃｍ３である。すなわち、深層部Ｐウェル１４に比べてＰ型半導体基板１の不純物濃度は、１／１０００程度となっている。なお、Ｐ型半導体基板１及び深層部Ｐウェル１４の不純物濃度は、上記に限定されるものではない。但し、Ｐ型半導体基板の濃度よりも深層部Ｐウェル１４の濃度を数千倍オーダ以上に設定することにより、本発明の効果をより効果的に引き出すことができる。
【００４６】
寄生バイポーラトランジスタＱ２の電流増幅率ｈｆｅの低下に伴って、クロストークノイズ電流として寄生バイポーラトランジスタＱ２のコレクタ−エミッタ間電流ＩＣＥが減る。寄生バイポーラトランジスタＱ２のベースとなるグランドＰウェル１３は、ＧＮＤ接地されているので、ＧＮＤ側よりベース電流が供給される。その結果、入力端子Ｔ１にノイズとして印加されたマイナス極性の電圧により発生するノイズ電流は、ＧＮＤ側で吸収される。そして、入力端子Ｔ２から流れ込む電流を削減することができ、クロストークノイズ電流の低減を行うことができる。
【００４７】
本実施形態１によれば、寄生バイポーラトランジスタＱ２のベースを構成する要素として、深層部Ｎウェル２４の他に深層部Ｐウェル１４を深層部に追加している。このため、寄生バイポーラトランジスタＱ２のベース−エミッタ間電流を増加させることができる。その結果、上記特許文献１に比して寄生バイポーラトランジスタＱ２の電流増幅率を下げることが可能となる。トランジスタの特性上、エミッタ電流はベース電流とコレクタ電流の合計であり、寄生バイポーラトランジスタＱ２のベース−エミッタ間電流が上昇すると、寄生バイポーラトランジスタＱ２のコレクタ−エミッタ間電流が減少することになる。すなわち、クロストークノイズ電流として入力端子Ｔ２より流れる電流を抑制することができる。従って、高耐圧仕様の半導体装置においても、クロストークノイズの低減を図ることができる。
【００４８】
また、本実施形態１によれば、ラッチアップ耐量の向上を図ることができる。深層部Ｐウェル１４は、Ｐ型半導体基板１の不純物濃度に比して例えば、１０００倍程度大きいことから寄生バイポーラトランジスタＱ２の電流増幅率ｈｆｅが、例えば１／１０００になる。このため、寄生バイポーラトランジスタＱ２のベース電流ＩＢが上昇する。寄生バイポーラトランジスタＱ２のベースは、グランドＰウェル１３を介してＧＮＤ接地されていることから、ＧＮＤ側より電流を供給する。このため、他の寄生バイポーラトランジスタがオンする割合が減少し、ラッチアップ耐量が向上する。
【００４９】
[実施形態２]
次に、上記実施形態とは異なる保護装置を有する半導体装置の一例について説明する。本実施形態２に係る半導体装置は、以下の点を除く基本的な構成は上記実施形態１と同様である。すなわち、上記実施形態１においては、静電保護装置５０Ａから静電保護装置５０Ｂの全領域に亘って深層部Ｐウェル１４が形成されていたのに対し、本実施形態２においては、深層部Ｐウェル１４が形成されていた位置に、これに代わり、ドレインＮウェル２２を覆い、かつ、ドレインＮウェル２２下層から深層部Ｎウェル２４の一部と平面視上、重畳的に配置される領域まで延在されたＰ型エピタキシャル層１５を配設している点において相違する。
【００５０】
図４に、本実施形態２に係る保護装置を有する半導体装置のレイアウト構成を示す模式的平面図を、図５に、図４のＶ−Ｖ切断部断面図を示す。
【００５１】
図４に示すように、Ｐ型エピタキシャル層１５は、深層部Ｎウェル２４より下層であって、ドレインＮウェル２２の下層、及びドレインＮウェル２２から深層部Ｎウェル２４の一部と重なる領域までに亘って形成されている。これらは、図４中のＹ方向に延在されている。
【００５２】
本実施形態２によれば、上記実施形態１と同様の理由により、高耐圧仕様の半導体装置においても、クロストーク低減効果が得られる。また、上記実施形態１と同様の理由により、ラッチアップ耐量の向上を図ることができる。さらに、深層部Ｎウェル２４の下層に配置する層として適用するＰ型エピタキシャル層は、シリコンの結晶構造の品質が良いので、製造上の歩留まりを上げることができる。
【００５３】
なお、上記実施形態１及び２においては、保護装置を２つ備える例について述べたが、これは一例であって、隣接する保護装置を２つ以上備える半導体装置に対して本発明を適用可能である。また、上記実施形態においては、静電保護装置５０Ａ，５０Ｂが同様の構成となっている例について述べたが、同一構造であることは必須ではなく、本発明の趣旨を逸脱しない範囲で種々の変形が可能である。
【符号の説明】
【００５４】
１      Ｐ型半導体基板
１１    Ｐ型拡散層
１２    Ｐウェル
１３    グランドＰウェル
１４    深層部Ｐウェル
１５    Ｐ型エピタキシャル層
２１    Ｎ型拡散層
２２    ドレインＮウェル
２３    ガードリングＮウェル
２４    深層部Ｎウェル
３０    ゲート
５０Ａ，５０Ｂ    保護装置
５５    Ｎｃｈ保護トランジスタ    
１００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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