(57)【特許請求の範囲】
【請求項１】
半導体基板の表面に形成された拡散層と、
この拡散層上に形成され、接続孔を有する絶縁膜と、
前記接続孔の少なくとも側面に形成された半導体層と、
この半導体層上に形成され、直接または前記半導体層を介して前記拡散層と接続する導電膜とを具備し、
かつ、前記半導体層がない場合に、前記拡散層に流れる主電流の方向に測った前記接続孔の長さをＬ、前記導電膜と前記拡散層との界面の接触抵抗率をＲｃ、前記拡散層のシート抵抗をＲｓとした場合に、Ｌ≦（Ｒｃ／Ｒｓ）1/2×５の関係を満たすことを特徴とする半導体装置。
【請求項２】
前記半導体層は、単結晶半導体層または不純物を含有する半導体層であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記半導体基板および前記半導体層の構成元素は、シリコンであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
前記拡散層はソース拡散層およびドレイン拡散層、前記導電膜はソース配線およびドレイン配線、前記接続孔は前記ソース拡散層および前記ドレイン拡散層上に形成されていることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記Ｒｃは、ソース配線とソース拡散層との界面またはドレイン配線とドレイン拡散層との界面の接触抵抗率、前記Ｒｓはソース拡散層またはドレイン拡散層のシート抵抗であることを特徴とする請求項４に記載の半導体装置。
【請求項６】
半導体基板上に設けられたゲート絶縁膜と、
前記絶縁膜上に設けられたゲート電極と、
前記半導体基板の表面に前記ゲート電極を挟むように形成された一対のソース／ドレイン拡散層と、
前記ソース／ドレイン拡散層上に形成され、接続孔を有する絶縁膜と、
前記接続孔の少なくとも側面に形成された半導体層と、
この半導体層上に形成され、直接または前記半導体層を介して前記ソース／ドレイン拡散層と接続する金属を含むソース／ドレイン配線とを具備し、
かつ、前記半導体層がない場合に、前記ソース／ドレイン拡散層に流れる主電流の方向に測った前記接続孔の長さをＬ、前記ソース／ドレイン配線と前記ソース／ドレイン拡散層との界面の接触抵抗率をＲｃ、前記ソース／ドレイン拡散層のシート抵抗をＲｓとした場合に、Ｌ≦（Ｒｃ／Ｒｓ）1/2×５の関係を満たすことを特徴とする電界効果トランジスタ。
【請求項７】
半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と
前記半導体基板の表面に前記ゲート電極を挟むように一対のソース／ドレイン拡散層を形成する工程と、
前記ソース／ドレイン拡散層上に接続孔を有する絶縁膜を形成する工程と、
前記接続孔の少なくとも側面に半導体層を形成する工程と、
この半導体層上に、直接または前記半導体層を介して前記ソース／ドレイン拡散層と接続する金属を含むソース／ドレイン配線を形成する工程とを有し、
かつ、前記半導体層がない場合に、前記ソース／ドレイン拡散層に流れる主電流の方向に測った前記接続孔の長さをＬ、前記ソース／ドレイン配線と前記ソース／ドレイン拡散層との界面の接触抵抗率をＲｃ、前記ソース／ドレイン拡散層のシート抵抗をＲｓとした場合に、Ｌ≦（Ｒｃ／Ｒｓ）1/2×５の関係を満たすように、前記Ｌ、前記Ｒｃおよび前記Ｒｓを設定することを特徴とする電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の表面に形成されたソース拡散層等の拡散層とソース／ドレイン配線等の金属を含む導電膜とが接触してなるコンタクト構造を有する半導体装置、電界効果トランジスタおよびその製造方法に関する。
【０００２】
【従来の技術】
近年、コンピュータや通信機器の重要部分には、多数のトランジスタや抵抗等を電気回路を達成するように結びつけ、１チップ上に集積化して形成した大規模集積回路（ＬＳＩ）が多用されている。このため、機器全体の性能は、ＬＳＩ単体の性能と大きく結びついている。ＬＳＩ単体の性能向上は、集積度を高めること、すなわち素子の微細化により実現できる。
【０００３】
しかしながら、微細化に伴って種々の問題が顕在化してきている。例えば、電界効果トランジスタにおいては、以下に説明するような問題が顕在化してきている。
【０００４】
ソース／ドレイン配線（電極）は層間絶縁膜に開口されたコンタクトホールを介してソース／ドレイン拡散層に接触し、ソース／ドレイン配線とソース／ドレイン拡散層とが接触する領域はコンタクトホールの底面だけである。
【０００５】
そのため、素子の微細化に伴ってコンタクトホールの径が小さくなると、ソース／ドレイン配線とソース／ドレイン拡散層との接触抵抗が増加し、その結果として素子の寄生抵抗が増加するという問題が起こる。特にゲート長が１００ｎｍ以下となる世代の素子においては、この接触抵抗に起因する寄生抵抗の増大の問題は深刻である。
【０００６】
ソース／ドレイン配線とソース／ドレイン拡散層との接触抵抗を低くするためには、ソース／ドレイン配線とソース／ドレイン拡散層との接触面積を大きくすれば良い。しかしながら、接触面積を大きくすることは、素子の微細化に反し、また接合容量の増加によって、素子の動作速度が低下するという新たな問題が起こる。
【０００７】
以上述べた問題は、コンタクトホール内にバリアメタル膜を介してソース／ドレイン配線を形成する場合にも起こり、さらに電界効果トランジスタに限らず、半導体基板の表面の拡散層と金属を含む導電膜（電極、配線）とが接触してなるコンタクト構造を有する素子一般においても同様の問題が起こる。
【０００８】
【発明が解決しようとする課題】
上述の如く、従来の電界効果トランジスタは、素子の微細化によって、ソース／ドレイン配線とソース／ドレイン拡散層との接触面積が減少すると、ソース／ドレイン配線とソース／ドレイン拡散層との接触抵抗が増加し、その結果として素子の寄生抵抗が増加するという問題があった。
【０００９】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、素子の微細化を進めた場合における、半導体基板の表面に形成された拡散層と金属を含む導電膜との接触抵抗率に起因する寄生抵抗の増加を抑制できる半導体装置、電界効果トランジスタおよびその製造方法を提供することにある。
【００１０】
【課題を解決するための手段】
［構成］
上記目的を達成するために、本発明（請求項１）に係る半導体装置は、半導体基板の表面に形成された拡散層と、この拡散層上に形成され、接続孔を有する絶縁膜と、前記接続孔の少なくとも側面に形成された半導体層と、この半導体層上に形成され、直接または前記半導体層を介して前記拡散層と接続する導電膜とを備し、かつ、前記半導体層がない場合に、前記拡散層に流れる主電流の方向に測った前記接続孔の長さをＬ、前記導電膜と前記拡散層との界面の接触抵抗率をＲｃ、前記拡散層のシート抵抗をＲｓとした場合に、Ｌ≦（Ｒｃ／Ｒｓ）1/2×５の関係を満たすことを特徴とする。
【００１１】
本発明の望ましい形態は以下の通りである。
（１）半導体層は、単結晶半導体層または不純物を含有する半導体層である。この半導体層は多結晶でも良いし。あるいは単結晶でも良い。
（２）半導体基板および半導体層の構成元素は、シリコンである。
（３）拡散層はソース拡散層およびドレイン拡散層、導電膜はソース配線（電極）およびドレイン配線（電極）、接続孔はソース拡散層およびドレイン拡散層に対してのコンタクトホール、主電流はドレイン電流である。
（４）これらの（１）〜（３）のうちの少なくとも２つを組み合わせる。
【００１２】
［作用］
本発明によれば、接続孔の底面および側面に半導体層が形成されているので、半導体基板の表面に形成された拡散層と金属を含む導電膜との接触界面は、接続孔の底面のみならず接続孔の側面にも形成されることになる。
【００１３】
そのため、接触界面が接続孔の底面だけに存在する従来のコンタクト構造に比べて、拡散層と導電膜との界面面積が大きくなり、その結果として拡散層と導電膜との接触抵抗は小さくなる。これにより、微細化を進めた場合における、拡散層と導電膜との接触抵抗に起因する寄生抵抗の増加を抑制できるようになる。
【００１４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係る電界効果トランジスタを示す断面図である。
【００１５】
図中、１は低不純物濃度のｐ型シリコン基板を示しており、このｐ型シリコン基板１の表面には素子分離絶縁膜２が形成されている。この素子分離絶縁膜２で規定された素子領域の基板表面にはｐ型ウェル層３が形成され、このｐ型ウェル層３上にはゲート酸化膜４を介してゲート電極５が配設されている。
【００１６】
ｐ型ウェル層３の表面にはゲート電極５を挟むように一対の高不純物濃度のｎ型ソース／ドレイン拡散層６が形成されている。また、素子表面には層間絶縁膜としての酸化シリコン膜７が形成され、この酸化シリコン膜７にはｎ型ソース／ドレイン拡散層６およびゲート電極５に対しての接続孔８ａおよび接続孔８ｂがそれぞれ開口されている。
【００１７】
これらの接続孔８ａ，８ｂの底面および側面には、ｎ型不純物が添加された多結晶のシリコン膜９が形成されている。このシリコン膜９を介してｎ型ソース／ドレイン拡散層６に接続するＡｌからなるソース／ドレイン配線１０ＳＤが接続孔８ａ内に形成され、またゲート電極５に接続するＡｌからなるゲート配線１０Ｇ  が接続孔８ｂ内に形成されている。
【００１８】
本実施形態によれば、接続孔８ａの底面および側面にシリコン膜９が形成されているので、ｎ型ソース／ドレイン拡散層６とソース／ドレイン配線１０ＳＤとの接触界面は、接続孔８ａの底面のみならず側面にも形成されることになる。
【００１９】
そのため、接触界面が接続孔８ａの底面だけに存在する従来の電界効果トランジスタに比べて、ｎ型ソース／ドレイン拡散層６とソース／ドレイン配線１０ＳＤとの界面面積が広くなり、その分ｎ型ソース／ドレイン拡散層６とソース／ドレイン配線１０ＳＤとの接触抵抗は小さくなる。
【００２０】
したがって、本実施形態によれば、素子の微細化を進めた場合における、ｎ型ソース／ドレイン拡散層６とソース／ドレイン配線１０ＳＤとの接触抵抗に起因する寄生抵抗の増加を抑制できるようになる。
【００２１】
ここで、接触抵抗に起因する寄生抵抗の影響が顕著になり、かつ上述の方法で寄生抵抗の増大が効果的に抑制されるのは、Ｌ≦（Ｒｃ／Ｒｓ）１／２  ×５の場合である。なお、Ｌはチャネル長方向と平行な方向に測った接続孔８ａの長さ、Ｒｃはソース／ドレイン配線１０ＳＤとｎ型ソース／ドレイン拡散層６との接触抵抗率、Ｒｓはｎ型ソース／ドレイン拡散層６のシート抵抗である。
【００２２】
以下、Ｌ≦（Ｒｃ／Ｒｓ）１／２  ×５という条件の根拠について説明する。図２は、ソース／ドレイン拡散層間の長さＬＳＤとソース／ドレイン拡散層の抵抗ＲＳＤとの関係を調べた結果を示す図である。抵抗ＲＳＤは２つのソース／ドレイン拡散層の合計抵抗ではなく、片側だけの抵抗である。
【００２３】
ここで、ソース／ドレイン拡散層の接合深さは１０ｎｍ、ソース／ドレイン拡散層のｎ型不純物濃度は１×１０２０ｃｍ−３、ソース／ドレイン拡散層とシリコン基板との接触抵抗率Ｒｃは１×１０−８Ωｃｍ２  から１×１０−７Ωｃｍ２  まで１××１０−８Ωｃｍ２  の間隔で変化させた。また、ソース／ドレイン配線はソース／ドレイン拡散層の全面に付いており、したがって横軸の長さＬＳＤは、ソース／ドレイン配線とソース／ドレイン拡散層との接合領域の長さを表していることになる。
【００２４】
図２から、長さＬＳＤが十分に長い場合には抵抗ＲＳＤは長さＬＳＤの長さに殆ど依存しないが、長さＬＳＤがある程度以下に短くなると抵抗ＲＳＤは急激に増大することが分かる。
【００２５】
ここで、ソース／ドレイン拡散層の深さおよびソース／ドレイン配線の厚さを無視し、またソース／ドレイン配線の抵抗はソース／ドレイン拡散層のそれに比べて十分に小さいとして無視すると、抵抗ＲＳＤを解析的に求めることができる。それによると単位幅当たりの抵抗をＲとすると、
Ｒ＝（Ｒｓ・Ｒｃ）１／２  ｃｏｔｈ（Ｌ／（Ｒｃ／Ｒｓ）１／２  ）    …（１）
となる。
【００２６】
（１）式に現れたｃｏｔｈ関数の性質から、図２にみられた「長さＬＳＤが十分に長い場合には抵抗ＲＳＤは長さＬＳＤの長さに殆ど依存しないが、長さＬＳＤがある程度以下に短くなると抵抗ＲＳＤは急激に増大する」という性質が定性的に理解される。
【００２７】
また、（１）式によると、（Ｒｃ／Ｒｓ）１／２  という特性長が存在することになる。図３に、図２の横軸（長さＬＳＤ）を特性長（Ｒｃ／Ｒｓ）１／２  で規格化した図を示す。なお、図の横軸および縦軸は対数目盛としている。
【００２８】
図３から、いずれの接触抵抗率Ｒｃの場合にも、接合領域の長さが特性長の約５倍以下になったあたりから抵抗ＲＳＤが増大し始め、特性長の約３倍以下になると抵抗ＲＳＤはほぼ接合領域の長さに反比例して増大することが分かる。
【００２９】
したがって、素子の微細化を進めた場合において、Ｌ≦（Ｒｃ／Ｒｓ）１／２  ×５の条件が満たされると、ｎ型ソース／ドレイン拡散層６とソース／ドレイン配線１０ＳＤとの接触抵抗に起因する寄生抵抗の増加が顕著となり、かつｎ型ソース／ドレイン拡散層６とソース／ドレイン配線１０ＳＤとの接触領域の長さを増すことにより、接触抵抗に起因する寄生抵抗を効果的に抑制することができる。
【００３０】
そして、このように素子の微細化に伴う寄生抵抗の増加を効果的に抑制できることから、低い電源電圧でも高い駆動力を有する電界効果トランジスタ、言い換えれば少ない消費電力で高速の動作を行える電界効果トランジスタを実現できるようになる。
【００３１】
また、本実施形態の場合、ｎ型ソース／ドレイン拡散層６とソース／ドレイン配線１０ＳＤとの接触面積は増加しても、ｎ型ソース／ドレイン拡散層６の面積自身は増加しないので、素子の微細化が妨げられるという問題は起こらなし、接合容量の増大という問題も起こらない。
【００３２】
図４、図５は、本実施形態の電界効果トランジスタの製造方法を示す工程断面図である。
まず、図４（ａ）に示すように、ｐ型シリコン基板１にトレンチ素子分離法により素子分離絶縁膜２を形成する。
【００３３】
次に同図（ａ）に示すように、Ｂイオンを１００ＫｅＶ、２．０×１０１３ｃｍ−２の条件で基板表面に注入した後、１０５０℃、３０秒の熱処理によりｐ型ウェル層３を形成する。
【００３４】
この後、所望のしきい値電圧でｎチャネルが形成されるように、Ｂイオンを３０ＫｅＶ、１．０×１０１３ｃｍ−２の条件でｐ型ウェル層３に注入してチャネル領域の濃度を調整する。
【００３５】
次に図４（ｂ）に示すように、８００℃の１０％ＨＣｌ雰囲気中でｐ型シリコン基板１の表面を酸化することにより、厚さ３ｎｍのゲート酸化膜（酸化シリコン膜）４を形成する。
【００３６】
次に図４（ｃ）に示すように、ゲート酸化膜４上にゲート電極５となる厚さ２００ｎｍの多結晶シリコン膜をＬＰＣＶＤ法により堆積した後、フォトリソグラフィおよびＲＩＥを用いて多結晶シリコン膜を加工してゲート電極５を形成する。このとき、ゲート電極５下のゲート酸化膜４は残るが、それ以外のゲート酸化膜４は除去される。
【００３７】
次に同図（ｃ）に示すように、ゲート電極５をマスクにして砒素イオンを３０ＫｅＶ、５．０×１０１５ｃｍ−２の条件でｐ型ウェル層３に注入し、続いてアニールを行うことにより、ｎ型ソース／ドレイン拡散層６を形成する。
【００３８】
次に図５（ｄ）に示すように、層間絶縁膜として厚さ５００ｎｍの酸化シリコン膜７をＣＶＤ法により堆積した後、フォトリソグラフィおよびＲＩＥを用いて酸化シリコン膜７にｎ型ソース／ドレイン拡散層６に対しての接続孔８ａおよびゲート電極５に対しての接続孔８ｂをそれぞれ開口する。
【００３９】
次に図５（ｅ）に示すように、接続孔８ａ，８ｂの側面および底面を覆うように厚さ１０ｎｍの多結晶のシリコン膜９をＬＰＣＶＤ法により全面に形成する。この後、Ａｓイオンを１５ＫｅＶ、３．０×１０１５ｃｍ−２の条件でシリコン膜９に注入し、続いてＡｓイオンを活性化するためのアニールを行う。この結果、シリコン膜９の抵抗は下がる。
【００４０】
最後に、接続孔８ａ，８ｂの内部を充填するように、シリコンを１％含有するアルミニウム膜をスパッタ法により全面に堆積した後、フォトリソグラフィおよびエッチングを用いて上記アルミニウム膜を加工して配線１０ＳＤ，１０Ｇ  を形成して、図１に示した電界効果トランジスタが完成する。このとき、アルミニウム膜の加工の際に、配線１０ＳＤ，１０Ｇ  下のシリコン膜９は残るが、それ以外のシリコン膜９は除去される。
【００４１】
なお、実際のＬＳＩプロセスでは、この後に４５０℃のフォーミングガス雰囲気でのシンター工程、パッシベーション膜としての厚さ１０００ｎｍの酸化シリコン膜の成膜工程等が続く。
【００４２】
なお、本実施形態では、ｎチャネル電界効果トランジスタの場合について説明したが、不純物の導電型を逆にすればｐチャネル電界効果トランジスタも同様に構成でき、かつ本実施形態と同様な効果が得られる。
【００４３】
また、フォトリソグラフィ等を用いて基板の一部の領域のみに選択的に不純物を導入して２種類の導電型のウェル層を形成し、このウェルおよび基板にそれぞれ互いに逆導電型のチャネルの電界効果トランジスタを形成すれば、相補型電界効果トランジスタも同様に構成でき、かつ本実施形態と同様な効果が得られる。
【００４４】
また、本実施形態では、素子としては電界効果トランジスタの１種類だけしか現れない場合について説明したが、バイポーラトランジスタ等の他の能動素子、あるいは抵抗体やインダクタやキャパシタ等の受動素子を含む半導体装置の一部の素子としての電界効果トランジスタ（例えばＤＲＡＭのメモリセルのＭＯＳトランジスタ）の場合であっても、本実施形態と同様な効果が得られることはいうまでもない。
【００４５】
また、本実施形態では、ｎ型半導体層（膜）を形成するための不純物としてＡｓを、ｐ型半導体層（膜）を形成するための不純物としてＢを用いたが、ｎ型半導体層（膜）を形成するための不純物として他のＶ族不純物、ｐ型半導体層（膜）を形成するための不純物として他のＩＩＩ  族不純物を用いたとしても、本実施形態と同様な効果が得られることも勿論のことである。さらにはＩＩＩ  族ないしはＶ族不純物を含む化合物の形で半導体層（膜）に導入しても、本実施形態と同様な効果が得られることも勿論のことである。
【００４６】
また、本実施形態では、不純物の導入をイオン注入法を用いて行ったが、固相拡散法もしくは気相拡散法等を用いて不純物の導入を行って良いし、または不純物を含有する半導体を直接堆積する方法等を用いても良い。
【００４７】
また、本実施形態では、シングルドレイン構造の電界効果トランジスタの場合について説明したが、ＬＤＤ構造、ポケット構造、エレベーテッド構造の電界効果トランジスタの場合でも本実施形態と同様な効果が得られる。
【００４８】
また、本実施形態では、ゲート電極５の上部（シリコン）が露出する構造であるが、ゲート電極５の上部にシリコン酸化物やシリコン窒化物等の絶縁物を有する構造を形成した場合でも本実施形態と同様な効果が得られる。
【００４９】
また、本実施形態では、ゲート絶縁膜として熱酸化による酸化膜を用いたが、窒化酸化膜、堆積ないし積層絶縁膜等の他の絶縁膜を用いた場合でも本実施形態と同様な効果が得られる。さらに、ゲート絶縁膜として高誘電体膜や強誘電体膜を用いた電界効果トランジスタでも本実施形態と同様な効果が得られる。
【００５０】
また、本実施形態では、トレンチ素子分離法を用いて素子分離を行ったが、ＬＯＣＯＳ法やメサ型素子分離法等の他の方法を用いて素子分離を行ったとしても本実施形態と同様な効果が得られる。
【００５１】
また、本実施形態では、ゲート電極形成後の後酸化には言及していないが、後酸化を行ったとしても本実施形態と同様な効果が得られる。
また、本実施形態では、各配線１０ＳＤ，１０Ｇ  を形成する際のバリアメタル膜には言及していないが、シリコン膜９と配線１０ＳＤ，１０Ｇ  との間にそれぞれバリアメタル膜を設けたとしても本実施形態と同様な効果が得られる。また、接続孔８ａ，８ｂ内のシリコン膜９の表面に金属珪化物（シリサイド）膜を形成した後に、配線１０ＳＤ，１０Ｇ  、またはバリアメタル膜および配線１０ＳＤ，１０Ｇ  を形成したとしても本実施形態と同様な効果が得られる。
【００５２】
また、本実施形態では、層間絶縁膜として酸化シリコン膜を用いているが、低誘電率材料等の酸化シリコン以外の物質からなる層間絶縁膜を用いたとしても本実施形態と同様な効果が得られる。
【００５３】
また、本実施形態では、ｎ型ソース／ドレイン拡散層６を形成するための不純物注入後およびシリコン膜９の抵抗を下げるための不純物注入後にそれぞれ不純物を活性化するためのアニールを行ったが、ｎ型ソース／ドレイン拡散層６を形成するための不純物注入後のアニールを行わなくても本実施形態と同様な効果が得られる。
【００５４】
また、本実施形態では、配線１０ＳＤ，１０Ｇ  となるアルミニウム膜のエッチングの際にシリコン膜９も同時にエッチングしたが、シリコン膜９の形成後にコタクトホール８の外部の余剰なシリコン膜９をＣＭＰ等によって除去してから、アルミニウム膜の堆積およびエッチングを行ったとしても本実施形態と同様な効果が得られる。
【００５５】
その他、膜厚やドーズ量や成膜方法や除去方法等を適宜変更したとしても本実施形態と同様な効果が得られる（他の実施形態についても同様）。
（第２の実施形態）
本実施形態の電界効果トランジスタが第１の実施形態のそれと異なる点は、不純物を含んだ多結晶のシリコン膜９の代わりに、不純物を含んだ単結晶シリコン膜を用いたことにある。これにより、シリコン膜９の抵抗をさらに下げることができる。
【００５６】
このような電界効果トランジスタを製造するためには、図５（ｅ）の工程でシリコン膜９を形成した後、シリコン膜９を再結晶化すれば良い。この後の工程は図５（ｅ）の工程後のそれと同様である。
（第３の実施形態）
図６は、本発明の第３の実施形態に係る電界効果トランジスタを示す断面図である。なお、図１と対応する部分には図１と同一符号を付してあり、詳細な説明は省略する。
【００５７】
本実施形態の電界効果トランジスタが第１の実施形態のそれと異なる点は、多結晶シリコン膜からなるゲート電極５と、このゲート電極５上に形成され、高融点金属珪化物膜からなるゲート電極５ａとから構成されたポリサイドゲート電極を用いることにより、ゲート抵抗の低減化を図ったことにある。
【００５８】
図７は、本実施形態の電界効果トランジスタの製造方法を示す工程断面図である。
まず、第１の実施形態の図４（ｂ）に示される工程に引き続いて、図７（ａ）に示すように、ゲート電極５となる厚さ１００ｎｍの多結晶シリコン膜、ゲート電極５ａとなる厚さ１００ｎｍの高融点金属珪化物膜をＬＰＣＶＤ法により順次堆積した後、フォトリソグラフィおよびＲＩＥを用いてこれらの多結晶シリコン膜および高融点金属珪化物膜を加工して、ゲート電極５，５ａを形成する。
【００５９】
次に同図（ａ）に示すように、Ａｓイオンを３０ＫｅＶ、５．０×１０１５ｃｍ−２の条件で基板表面に注入した後、アニールを行ってｎ型ソース／ドレイン拡散層６を形成する。
【００６０】
次に図７（ｂ）に示すように、層間絶縁膜として厚さ５００ｎｍの酸化シリコン膜７をＣＶＤ法により堆積した後、フォトリソグラフィおよびＲＩＥを用いて酸化シリコン膜７にｎ型ソース／ドレイン拡散層６に対しての接続孔８ａを開口する。
【００６１】
次に図７（ｃ）に示すように、接続孔８ａの側面および底面を覆うように厚さ１０ｎｍのシリコン膜９をＬＰＣＶＤ法により全面に形成する。この後、Ａｓイオンを１５ＫｅＶ、３．０×１０１５ｃｍ−２の条件でシリコン膜９に注入し、続いてシリコン膜９に熱処理を施す。
【００６２】
次に図７（ｄ）に示すように、フォトリソグラフィおよびＲＩＥを用いて酸化シリコン膜７にゲート電極５ａに対しての接続孔８ｂを開口する。
この後の工程は、第１の実施形態の図５（ｅ）の工程後のそれと同様に、配線１０ＳＤ，１０Ｇ  を形成して、図６に示した電界効果トランジスタが完成する。
（第４の実施形態）
本実施形態の電界効果トランジスタが第３の実施形態のそれと異なる点は、不純物を含んだ多結晶のシリコン膜９の代わりに、不純物を含んだ単結晶シリコン膜を用いて、シリコン膜９のさらなる低抵抗化を図ったことにある。
【００６３】
このような電界効果トランジスタを製造するためには、図７（ｃ）の工程の後に、シリコン膜９を再結晶化すれば良い。その後の工程は第１の実施形態の図７（ｄ）以降に示される工程と同様である。
（第５の実施形態）
本実施形態の電界効果トランジスタが第１の実施形態のそれと異なる点は、図５（ｄ）に示される工程に引き続いて、原料ガスにＡｓを含むガスを添加したガスを用いたＬＰＣＶＤ法により不純物を含むシリコン膜９を直接形成したことにある。シリコン膜９中のＡｓ濃度は１×１０２１ｃｍ−３、シリコン膜９の膜厚は１０ｎｍである。この後の工程は、第１の実施形態の図５（ｅ）の工程後のそれと同じである。
（第６の実施形態）
本実施形態の電界効果トランジスタが第５の実施形態のそれと異なる点は、シリコン膜９を形成した後に、シリコン膜９を再結晶化して抵抗を下げたことにある。この後の工程は、第１の実施形態の図５（ｅ）の工程後のそれと同じである。
（第７の実施形態）
本実施形態の電界効果トランジスタが第３の実施形態のそれと異なる点は、図７（ｂ）に示される工程に引き続いて、原料ガスにＡｓを含むガスを添加したガスを用いたＬＰＣＶＤ法により不純物を含むシリコン膜９を直接形成したことにある。シリコン膜９中のＡｓ濃度は１×１０２１ｃｍ−３、シリコン膜９の膜厚は１０ｎｍである。この後の工程は、第３の実施形態の図７（ｃ）以降のそれと同じである。
（第８の実施形態）
本実施形態の電界効果トランジスタが第７の実施形態のそれと異なる点は、シリコン膜９を形成した後に、シリコン膜９を再結晶化して抵抗を下げたことにある。この後の工程は、第３の実施形態の図７（ｃ）以降のそれと同じである。
（第９の実施形態）
図８は、本発明の第９の本実施形態に係る相補型電界効果トランジスタを示す断面図である。
【００６４】
この相補型電界効果トランジスタが従来のそれと異なる点は、ｎチャネルおよびｐチャンネルの相補型電界効果トランジスタのソース／ドレイン配線１０ＳＤが不純物を含む多結晶のシリコン膜９，１５を介してｎ型およびｐ型ソース／ドレイン拡散層６，１２にコンタクトしていることにある。
【００６５】
これにより、素子の微細化に伴う、ｎ型およびｐ型ソース／ドレイン拡散層６，１２とソース／ドレイン配線１０ＳＤとのそれぞれの接触抵抗に起因する寄生抵抗の増加が抑制され、その結果として少ない消費電力で高速の動作を行える相補型電界効果トランジスタを実現できるようになる。
【００６６】
図９、図１０は、本実施形態の相補型電界効果トランジスタの製造方法を示す工程断面図である。
まず、図９（ａ）に示すように、ｐ型シリコン基板１にトレンチ素子分離法により素子分離絶縁膜２を形成する。
【００６７】
次に同図（ａ）に示すように、Ｂイオンを１００ＫｅＶ、２．０×１０１３ｃｍ−２の条件でｐ型ウェル層３となる基板表面に選択的に注入し、Ｐイオンを１６０ＫｅＶ、６．０×１０１２ｃｍ−２の条件でｎ型ウェル層１１となる基板表面に選択的に注入した後、１０５０℃、３０秒の熱処理を行うことによってｐ型ウェル層３およびｎ型ウェル層１１を形成する。
【００６８】
この後、所望のしきい値電圧でｎチャネルが形成されるように、ｐ型ウェル層３にＢイオンを３０ＫｅＶ、１．０×１０１３ｃｍ−２の条件で注入してチャネル領域の濃度を調整し、また所望のしきい値電圧でｐチャネルが形成されるように、ｎ型ウェル層１１にＰイオンを１５０ＫｅＶ、１．５×１０１３ｃｍ−２の条件で注入することによりチャネル表面の濃度を調整する。
【００６９】
次に図９（ｂ）に示すように、８００℃の１０％ＨＣｌ雰囲気中でｐ型シリコン基板１の表面を酸化することにより、厚さ３ｎｍのゲート酸化膜（酸化シリコン膜）４を形成する。
【００７０】
次に図９（ｃ）に示すように、ゲート酸化膜４上に厚さ２００ｎｍのゲート電極５となる多結晶シリコン膜をＬＰＣＶＤ法により堆積した後、フォトリソグラフィおよびＲＩＥを用いて多結晶シリコン膜を加工して、ゲート電極５を形成する。
【００７１】
次にｎ型ウェル層１１を覆う図示しないレジストをマスクにしてＡｓイオンを３０ＫｅＶ、５．０×１０１５ｃｍ−２の条件でｐ型ウェル層３に注入する。この後、上記レジストを剥離する。
【００７２】
次に同様にして、ｐ型ウェル層３を覆う図示しないレジストをマスクにしてＢイオンを２０ＫｅＶ、５．０×１０１５ｃｍ−２の条件でｐ型ウェル層３に注入する。この後、上記レジストを剥離する。
【００７３】
次に同図（ｃ）に示すように、Ａｓイオン、Ｂイオンを活性化するためのアニールを行って、ｎ型ソース／ドレイン拡散層６およびｐ型ソース／ドレイン拡散層１２を形成する。
【００７４】
次に図９（ｄ）に示すように、層間絶縁膜として厚さ５００ｎｍの酸化シリコン膜７をＣＶＤ法により堆積した後、フォトリソグラフィおよびＲＩＥを用いて酸化シリコン膜７に接続孔８ａ，８ｂを開口する。
【００７５】
次に図１０（ｅ）に示すように、接続孔８ａ，８ｂの側面および底面を覆うようにＡｓを１×１０２１ｃｍ−３を含む厚さ１０ｎｍのシリコン膜９をＬＰＣＶＤ法により全面に形成する。
【００７６】
次に同図（ｅ）に示すように、接続孔８ａ，８ｂの内部を充填するようにシリコン窒化膜１３をＬＰＣＶＤ法により全面に形成する。
次に図１０（ｆ）に示すように、接続孔８ａ，８ｂの外部のシリコン窒化膜１３およびシリコン膜９をＣＭＰにより除去して表面を平坦化する。
【００７７】
次に図１０（ｇ）に示すように、ｎ型ウェル層１１上の酸化シリコン膜７にｐ型ソース／ドレイン拡散層１２に対しての接続孔１４ａおよびゲート電極５に対しての接続孔１４ｂをそれぞれ開口する。
【００７８】
次に同図（ｇ）に示すように、接続孔１４ａ，１４ｂの側面および底面を覆うように、Ｂを３×１０２０ｃｍ−３を含む厚さ１０ｎｍのシリコン膜１５をＬＰＣＶＤ法により全面に形成する。
【００７９】
次に図１０（ｈ）に示すように、接続孔１４ａ，１４ｂの外部のシリコン膜１５をＣＭＰにより除去した後、熱燐酸を用いたウエットエッチングによりシリコン窒化膜１３を選択的に除去する。
【００８０】
最後に、シリコンを１％含有するアルミニウム膜をスパッタ法で堆積した後、フォトリソグラフィおよびエッチングを用いてアルミニウム膜を加工して配線１０ＳＤ，１０Ｇ  を形成することで、図８に示した相補型電界効果トランジスタが完成する。なお、実際のＬＳＩプロセスではこの後にシンター工程、パッシベーション膜の成膜工程等が続く。また、本素子に関しても第１の実施形態で述べたような種々の変形が可能である。
（第１０の実施形態）
本実施形態の相補型電界効果トランジスタが第９の実施形態のそれと異なる点は、シリコン膜１５を形成した後に、シリコン膜９，１５を再結晶化して抵抗を下げたことにある。この後の工程は、第９の実施形態の図１０（ｈ）の以降の工程と同じである。
（第１１の実施形態）
図１１は、本発明の第１１の実施形態に係る相補型電界効果トランジスタを示す断面図である。
【００８１】
本実施形態の相補型電界効果トランジスタが第９の実施形態のそれと異なる点は、多結晶シリコン膜からなるゲート電極５と、このゲート電極５上に形成され、高融点金属珪化物膜からなるゲート電極５ａとから構成されたポリサイドゲート電極を用いることにより、ゲート抵抗の低減化を図ったことにある。
【００８２】
図１２、図１３は、本実施形態の相補型電界効果トランジスタの製造方法を示す工程断面図である。
まず、第９の実施形態の図９（ｂ）に示される工程に引き続いて、図１２（ａ）に示すように、ゲート電極５となる厚さ１００ｎｍの多結晶シリコン膜、ゲート電極５ａとなる厚さ１００ｎｍの高融点金属珪化物膜をＬＰＣＶＤ法により順次堆積した後、フォトリソグラフィおよびＲＩＥを用いてこれらの多結晶シリコン膜および高融点金属珪化物膜を加工して、ゲート電極５，５ａを形成する。
【００８３】
次にｎ型ウェル層１１を覆う図示しないレジストをマスクにしてＡｓイオンを３０ＫｅＶ、５．０×１０１５ｃｍ−２の条件でｐ型ウェル層３に注入する。この後、上記レジストを剥離する。
【００８４】
次に同様にして、ｐ型ウェル層３を覆う図示しないレジストをマスクにしてＢイオンを２０ＫｅＶ、５．０×１０１５ｃｍ−２の条件でｐ型ウェル層３に注入する。この後、上記レジストを剥離する。
【００８５】
次に同図（ａ）に示すように、Ａｓイオン、Ｂイオンを活性化するためのアニールを行って、ｎ型ソース／ドレイン拡散層６およびｐ型ソース／ドレイン拡散層１２を自己整合的に形成する。
【００８６】
次に図１２（ｂ）に示すように、層間絶縁膜として厚さ５００ｎｍの酸化シリコン膜７をＣＶＤ法により堆積した後、フォトリソグラフィおよびＲＩＥを用いて酸化シリコン膜７に接続孔８ａを開口する。
【００８７】
次に図１２（ｃ）に示すように、接続孔８ａの側面および底面を覆うようにＡｓを１×１０２１ｃｍ−３含むシリコン膜９をＬＰＣＶＤ法により全面に形成する。次に同図（ｃ）に示すように、接続孔８ａの内部をシリコン膜９を介して充填するようにシリコン窒化膜１３をＬＰＣＶＤ法により全面に形成する。
【００８８】
次に図１３（ｄ）に示すように、接続孔８ａの外部のシリコン窒化膜１３およびシリコン膜９をＣＭＰにより除去して表面を平坦化する。
次に図１３（ｅ）に示すように、ｎ型ウェル層１１上の酸化シリコン膜７にｐ型ソース／ドレイン拡散層１２に対しての接続孔１４ａを開口する。
【００８９】
次に同図（ｅ）に示すように、接続孔１４ａの側面および底面を覆うように、Ｂを３×１０２０ｃｍ−３を含む厚さ１０ｎｍのシリコン膜１５をＬＰＣＶＤ法により全面に形成する。
【００９０】
次に図１３（ｆ）に示すように、接続孔１４ａの外部のシリコン膜１５をＣＭＰにより除去した後、熱燐酸を用いたウエットエッチングによりシリコン窒化膜１３を選択的に除去する。
【００９１】
この後、酸化シリコン膜７に接続孔８ｂ，１４ｂを開口し、ソース／ドレイン配線１０ＳＤ、ゲート配線１０Ｇ  を形成することで、図１１に示した相補型電界効果トランジスタが完成する。
（第１２の実施形態）
本実施形態の相補型電界効果トランジスタが第１１の実施形態のそれと異なる点は、シリコン膜１５を形成した後に、シリコン膜９，１５を再結晶化して抵抗を下げたことにある。この後の工程は、第１１の実施形態の図１３（ｆ）の以降の工程と同じである。
【００９２】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、電界効果トランジスタおよび相補型電界効果トランジスタの場合について説明したが、本発明は半導体基板の表面に形成された拡散層と金属を含む導電膜とが接触してなるコンタクト構造を有する電流注入型の素子一般に適用できる。具体的には、バイポーラトランジスタに適用でき、さらには微細化の進んだＯＥ・ＩＣ用のレーザ等にも適用可能である。
【００９３】
また、上記実施形態では、コンタクトホールの側面および底面にシリコン膜を形成した場合について説明したが、コンタクトホールの側面だけにシリコン膜を形成し、ソース／ドレイン配線がｎ型ソース／ドレイン拡散層に直接接続するようにしても、同様な効果が得られる。
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施できる。
【００９４】
【発明の効果】
以上詳説したように本発明によれば、金属を含む導電膜が、接続孔の底面および側面に形成された半導体層を介して、基板表面に形成された拡散層に接続しているので、半導体層と導電膜との界面面積が大きくなり、その結果として拡散層と導電膜との接触抵抗が小さくなって、素子の微細化を進めた場合における、拡散層と導電膜との接触抵抗に起因する寄生抵抗の増加を抑制できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係る電界効果トランジスタの断面図
【図２】ソース／ドレイン拡散層間の長さＬＳＤとソース／ドレイン拡散層の抵抗ＲＳＤとの関係を示す特性図
【図３】図２の横軸（長さＬＳＤ）を特性長（Ｒｃ／Ｒｓ）１／２  で規格化した図
【図４】本発明の第１の実施形態に係る電界効果トランジスタの製造方法の前半を示す工程断面図
【図５】本発明の第１の実施形態に係る電界効果トランジスタの製造方法の後半を示す工程断面図
【図６】本発明の第３の実施形態に係る電界効果トランジスタを示す断面図
【図７】本発明の第３の実施形態に係る電界効果トランジスタの製造方法を示す工程断面図
【図８】本発明の第９の本実施形態に係る相補型電界効果トランジスタを示す断面図
【図９】本発明の第９の本実施形態に係る相補型電界効果トランジスタの製造方法の前半を示す工程断面図
【図１０】本発明の第９の本実施形態に係る相補型電界効果トランジスタの製造方法の後半を示す工程断面図
【図１１】本発明の第１１の実施形態に係る相補型電界効果トランジスタを示す断面図
【図１２】本発明の第１１の実施形態に係る相補型電界効果トランジスタの製造方法の前半を示す工程断面図
【図１３】本発明の第１１の実施形態に係る相補型電界効果トランジスタの製造方法の後半を示す工程断面図
【符号の説明】
１…ｐ型シリコン基板
２…素子分離絶縁膜
３…ｐ型ウェル層
４…ゲート酸化膜
５，５ａ…ゲート電極
６…ｎ型ソース／ドレイン拡散層
７…酸化シリコン膜（層間絶縁膜）
８ａ，８ｂ…接続孔
９…シリコン膜
１０ＳＤ…ソース／ドレイン配線（金属を含む導電膜）
１０Ｇ  …ゲート配線
１１…ｎ型ウェル層
１２…ｐ型ソース／ドレイン拡散層
１３…シリコン窒化膜
１４ａ，１４ｂ…接続孔
１５…シリコン膜
【図１】
0003631383.tif 000002
【図２】
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【図３】
0003631383.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003631383.tif 000009
【図９】
0003631383.tif 000010
【図１０】
0003631383.tif 000011
【図１１】
0003631383.tif 000012
【図１２】
0003631383.tif 000013
【図１３】
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