(57)【特許請求の範囲】
【請求項１】
半導体基板のフィールド領域上にシールドゲート絶縁膜を介して形成されたシールドプレート電極により、マトリクス状に配列された複数のメモリセルトランジスタ間の素子分離がなされた不揮発性半導体記憶装置であって、
前記フィールド領域上の前記シールドプレート電極をゲート電極とし、前記フィールド領域を挟んで隣接する一対の前記メモリセルトランジスタのソース又はドレインである前記フィールド領域を挟んで隣接する一対の不純物拡散層をソース及びドレインとするフィールドシールドトランジスタにも情報を記憶させるように構成し、
前記シールドプレート電極に印加する電圧を可変に構成するとともに、
前記シールドプレート電極に印加する前記電圧を変化させて、前記フィールドシールドトランジスタに記憶されている情報を読み出す読み出し手段を設け、
前記シールドプレート電極が、前記マトリクスの行方向及び列方向において互いに分離したパターンに形成され、
前記互いに分離されているシールドプレート電極を前記マトリクスの行方向において接続する配線層を設けたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記フィールド領域の部分の前記半導体基板の不純物濃度を予め選択的に制御することにより、前記フィールドシールドトランジスタのしきい値電圧を少なくとも２種類の値から選ばれた一方の値に設定し、その設定されたしきい値電圧を当該フィールドシールドトランジスタに記憶された情報として読み出すことを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
半導体基板のフィールド領域上にシールドゲート絶縁膜を介して形成されたシールドプレート電極により、マトリクス状に配列された複数のメモリセルトランジスタ間の素子分離がなされた不揮発性半導体記憶装置の製造方法であって、
第１の導電型の半導体基板のメモリセル領域及びフィールド領域に、第１の導電型の不純物を注入する工程と、
前記第１の導電型の半導体基板の表面にシールドゲート絶縁膜を形成する工程と、
前記シールドゲート絶縁膜上に第２の導電型の不純物がドープされた半導体膜を形成する工程と、
前記第２の導電型の不純物がドープされた半導体膜を加工して、前記マトリクスの行方向及び列方向において互いに分離したパターンのシールドプレート電極を形成する工程と、
前記シールドプレート電極を絶縁膜で覆って、前記フィールド領域上にフィールドシールド素子分離構造を形成するとともに、前記フィールド領域に挟まれた素子領域上に形成されているシールドゲート絶縁膜を除去する工程と、
前記フィールド領域に挟まれた素子領域上にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜上に、メモリセルトランジスタのゲート電極となるワード線を形成する工程と、
前記メモリセルトランジスタのドレイン拡散層を形成した後、全面に第１の層間絶縁膜を形成する工程と、
前記ドレイン拡散層に達する第１のコンタクト孔を前記第１の層間絶縁膜に開孔し、この第１のコンタクト孔を介して前記ドレイン拡散層に接続される導電体膜からなるビット線を形成する工程と、
全面に第２の層間絶縁膜を形成する工程と、
前記シールドプレート電極に達する第２のコンタクト孔を、前記第１の層間絶縁膜、前記第２の層間絶縁膜、及び前記シールドプレート電極を覆っている絶縁膜に開孔し、この第２のコンタクト孔を介して前記シールドプレート電極に接続される導電体膜からなり、前記シールドプレート電極を前記マトリクスの行方向において接続する配線層を形成する工程とを有することを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、マスクＲＯＭ等の不揮発性半導体記憶装置及びその製造方法に関する。
【０００２】
【従来の技術】
マスクＲＯＭのプログラム方式には、ＮＯＲ型イオン注入プログラム方式、ＮＯＲ型コンタクトホールプログラム方式、ＮＯＲ型拡散層プログラム方式、ＮＡＮＤ型イオン注入プログラム方式等がある（「ＣＭＯＳ超ＬＳＩの設計」菅野卓雄監修、１９８９年、ｐｐ１６８−１６９）。ＮＯＲ型マスクＲＯＭは、ＮＡＮＤ型マスクＲＯＭに比べて、メモリセル面積は若干大きいが、動作速度が速いという利点を有している。
【０００３】
【発明が解決しようとする課題】
ところが、従来のマスクＲＯＭは、そのメモリセル部分にしか情報が記憶出来ないため、ＲＯＭ全体の記憶容量を増やすためには、メモリセルの数、即ち、メモリセルの総面積を増大しなければならなかった。しかし、メモリセルの総面積を大きくすると、ＲＯＭ全体が大きくなり、ＩＣチップ化した際に、チップが大きくなってしまうという問題があった。
【０００４】
そこで、本発明の目的は、メモリセルの数、即ち、メモリセルの総面積を増大させることなく記憶容量を増大させることができるマスクＲＯＭ等の不揮発性半導体記憶装置及びその製造方法を提供することである。
【０００５】
【課題を解決するための手段】
上述した課題を解決するために、本発明の不揮発性半導体記憶装置は、半導体基板のフィールド領域上にシールドゲート絶縁膜を介して形成されたシールドプレート電極により、マトリクス状に配列された複数のメモリセルトランジスタ間の素子分離がなされた不揮発性半導体記憶装置であって、前記フィールド領域上の前記シールドプレート電極をゲート電極とし、前記フィールド領域を挟んで隣接する一対の前記メモリセルトランジスタのソース又はドレインである前記フィールド領域を挟んで隣接する一対の不純物拡散層をソース及びドレインとするフィールドシールドトランジスタにも情報を記憶させるように構成し、前記シールドプレート電極に印加する電圧を可変に構成するとともに、前記シールドプレート電極に印加する前記電圧を変化させて、前記フィールドシールドトランジスタに記憶されている情報を読み出す読み出し手段を設け、前記シールドプレート電極が、前記マトリクスの行方向及び列方向において互いに分離したパターンに形成され、前記互いに分離されているシールドプレート電極を前記マトリクスの行方向において接続する配線層を設けたことを特徴とする。
【０００６】
本発明の不揮発性半導体記憶装置の製造方法は、半導体基板のフィールド領域上にシールドゲート絶縁膜を介して形成されたシールドプレート電極により、マトリクス状に配列された複数のメモリセルトランジスタ間の素子分離がなされた不揮発性半導体記憶装置の製造方法であって、第１の導電型の半導体基板のメモリセル領域及びフィールド領域に、第１の導電型の不純物を注入する工程と、前記第１の導電型の半導体基板の表面にシールドゲート絶縁膜を形成する工程と、前記シールドゲート絶縁膜上に第２の導電型の不純物がドープされた半導体膜を形成する工程と、前記第２の導電型の不純物がドープされた半導体膜を加工して、前記マトリクスの行方向及び列方向において互いに分離したパターンのシールドプレート電極を形成する工程と、前記シールドプレート電極を絶縁膜で覆って、前記フィールド領域上にフィールドシールド素子分離構造を形成するとともに、前記フィールド領域に挟まれた素子領域上に形成されているシールドゲート絶縁膜を除去する工程と、前記フィールド領域に挟まれた素子領域上にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜上に、メモリセルトランジスタのゲート電極となるワード線を形成する工程と、前記メモリセルトランジスタのドレイン拡散層を形成した後、全面に第１の層間絶縁膜を形成する工程と、前記ドレイン拡散層に達する第１のコンタクト孔を前記第１の層間絶縁膜に開孔し、この第１のコンタクト孔を介して前記ドレイン拡散層に接続される導電体膜からなるビット線を形成する工程と、全面に第２の層間絶縁膜を形成する工程と、前記シールドプレート電極に達する第２のコンタクト孔を、前記第１の層間絶縁膜、前記第２の層間絶縁膜、及び前記シールドプレート電極を覆っている絶縁膜に開孔し、この第２のコンタクト孔を介して前記シールドプレート電極に接続される導電体膜からなり、前記シールドプレート電極を前記マトリクスの行方向において接続する配線層を形成する工程とを有することを特徴とする。
【０００９】
【発明の実施の形態】
以下、本発明をＮＯＲ型イオン注入プログラム方式のマスクＲＯＭに適用した実施の形態につき図面を参照して説明する。
【００１０】
まず、本発明の第１の実施の形態を図１〜図３を参照して説明する。
【００１１】
図２に、この第１の実施の形態によるマスクＲＯＭのメモリセルアレイ部の概略平面図を示す。このメモリセルアレイ部は、マトリクス状に配列されたメモリセルアレイの列方向に沿って延びるフィールド領域（素子分離領域）に、シールドプレート電極２２を備えたフィールドシールド素子分離構造が形成されている。従って、本実施の形態では、メモリセルの行方向においてのみ各メモリセル間の素子分離がなされ、列方向においては素子分離構造による素子分離はなされていない。
【００１２】
メモリセルアレイの行方向には、各メモリセルトランジスタのゲート電極を構成するワード線２４が、フィールドシールド素子分離構造の上でフィールド領域と交差して設けられている。一方、列方向に延びるフィールド領域に挟まれた各素子領域上にはビット線２５が設けられ、ビットコンタクト２６により、各メモリセルトランジスタのドレイン拡散層に接続している。各メモリセルトランジスタのソース側は、基板部分がソース線（接地線）を構成している。
【００１３】
次に、図２のメモリセルアレイ部とその周辺の回路構成について説明する。図１は、本実施の形態によるメモリセルアレイとその周辺の回路構成を示したものである。図１において、ワード線２４とビット線２５の各交差位置に対応してメモリセルトランジスタＱ００、Ｑ０１、…、Ｑ１０、…がマトリクス状に配列された状態で設けられている。そして、行線であるワード線ｘ０  、ｘ１  、ｘ２  、…が行デコーダ３２に接続され、一方、列線であるビット線ｙ０  、ｙ１  、…、ｙｎ−１  は列デコーダ３３に接続されている。２７はソース線である。また、３５は、ビット線ｙ０  、ｙ１  、…、ｙｎ−１  の電位を検出するためのセンスアンプである。
【００１４】
各メモリセルトランジスタＱ００、Ｑ０１、…、Ｑ１０、…における情報の記憶は、各メモリセルトランジスタＱ００、Ｑ０１、…、Ｑ１０、…のチャネル領域のシリコン半導体基板内に予め選択的に不純物をイオン注入しておくことにより、各メモリセルトランジスタＱ００、Ｑ０１、…、Ｑ１０、…のしきい値電圧（Ｖｔｈ）を高い値と低い値とに選択的に作り分けておくことで行われる。
【００１５】
次に、情報の読み出し方について説明する。まず、行デコーダ３２により、選択されたワード線を“Ｈ”レベルに、非選択のワード線を“Ｌ”レベルにするとともに、列デコーダ３３により、選択されたビット線を“Ｈ”レベルにする。すると、選択されたワード線と選択されたビット線の交差位置に対応する選択されたメモリセルトランジスタのしきい値電圧Ｖｔｈが高い場合、選択されたビット線の電位は“Ｈ”レベルのままで変化せず、一方、選択されたメモリセルトランジスタのしきい値電圧Ｖｔｈが低い場合には、選択されたビット線を電流が流れ、“Ｌ”レベルになる。従って、選択されたビット線の電位をセンスアンプ３５で検出することにより、各メモリセルトランジスタＱ００、Ｑ０１、…、Ｑ１０、…に記憶された情報の読み出しができる。
【００１６】
本実施の形態によるマスクＲＯＭにおいては、上述した通常のメモリセルトランジスタＱ００、Ｑ０１、…、Ｑ１０、…に加えて、フィールド領域に形成されるいわゆる寄生ＭＯＳトランジスタ（本発明において「フィールドシールドトランジスタ」と称する。）にも情報を記憶させ、それを読み出すことができる。
【００１７】
図３に図２の  ＩＩＩ−ＩＩＩ  線断面図を示すが、シリコン半導体基板４１のフィールド領域上にシールドゲート酸化膜２１を介して形成されたシールドプレート電極２２をゲート電極とし、例えば、そのフィールド領域を挟んで隣接するメモリセルトランジスタの一対のドレイン拡散層２３をソース及びドレインとする寄生ＭＯＳトランジスタが形成される。図中、２５はビット線、２６はビットコンタクト、４７、５１は層間絶縁膜である。通常の状態では、シールドプレート電極２２の電位が接地電位に固定され、この寄生ＭＯＳトランジスタの導通が阻止される。
【００１８】
図１に示すように、このような寄生ＭＯＳトランジスタ（フィールドシールドトランジスタＦＴ１  、ＦＴ２  、…）は各列に対応して１個ずつ形成される。この場合、各フィールドシールドトランジスタＦＴ１  、ＦＴ２  、…のソース／ドレインは、どのメモリセルトランジスタのドレイン拡散層であるかは問わない。
【００１９】
本実施の形態では、上述したメモリセルトランジスタＱ００、Ｑ０１、…、Ｑ１０、…の書き込み（プログラム）時に、フィールド領域にも選択的に不純物をイオン注入することにより、フィールドシールドトランジスタＦＴ１  、ＦＴ２  、…のしきい値電圧Ｖｔｈ（ｆ）  も高い値（例えば、２Ｖ）と低い値（例えば、１Ｖ）に予め作り分けておく。
【００２０】
そして、シールドプレート電極２２を電圧制御回路３４に接続して、その印加電圧を可変に構成する。
【００２１】
通常の状態では、上述したように、シールドプレート電極２２の電位は接地電位に固定される。この時、各フィールドシールドトランジスタＦＴ１  、ＦＴ２  、…のしきい値電圧Ｖｔｈ（ｆ）  の低い方の値を例えば１Ｖに設定することにより、シールドプレート電極２２の接地電位が多少不安定でも寄生ＭＯＳトランジスタである各フィールドシールドトランジスタＦＴ１  、ＦＴ２  、…が誤って導通することが確実に防止される。
【００２２】
一方、フィールドシールドトランジスタＦＴ１  、ＦＴ２  、…に記憶されている情報を読み出す時には、例えば、フィールドシールドトランジスタＦＴ１  に記憶されている情報を読み出す場合、列デコーダ３３によりビット線ｙ０  の電位をプリチャージ電位Ｖｐｃｇ  （“Ｈ”レベル）にし、残りの総てのビット線ｙ１  、…、ｙｎ−１  の電位を接地電位（“Ｌ”レベル）にする。そして、行デコーダ３２により総てのワード線ｘ０  、ｘ１  、ｘ２  、…の電位を低論理レベル（“Ｌ”レベル）にし、電圧制御回路３４によりシールドプレート電極２２の電位Ｖｇａｔｅを１Ｖ＜Ｖｇａｔｅ＜２Ｖにする。
【００２３】
すると、フィールドシールドトランジスタＦＴ１  のしきい値電圧Ｖｔｈ（ｆ）  が２Ｖに設定されていれば、このフィールドシールドトランジスタＦＴ１  は導通しないので、ビット線ｙ０  の電位はプリチャージ電位Ｖｐｃｇ  のままで変化しない。一方、フィールドシールドトランジスタＦＴ１  のしきい値電圧Ｖｔｈ（ｆ）  が１Ｖに設定されていれば、このフィールドシールドトランジスタＦＴ１  が導通し、ビット線ｙ０  からビット線ｙ１  へ電流が流れるので、ビット線ｙ０  の電位は接地電位（０Ｖ）に変化する。従って、ビット線ｙ０  の電位をセンスアンプ３５で検出することにより、フィールドシールドトランジスタＦＴ１  に記憶されている情報を読み出すことができる。
【００２４】
以上に説明したように、本実施の形態によるマスクＲＯＭでは、通常のメモリセルトランジスタＱ００、Ｑ０１、…、Ｑ１０、…に加えて、フィールド領域に形成されるフィールドシールドトランジスタＦＴ１  、ＦＴ２  、…にも情報を記憶させ、それを読み出すことができるので、従来のマスクＲＯＭと比較して、メモリセルの総面積を増大させることなく記憶容量を増大させることができる。例えば、通常のメモリセルトランジスタＱ００、Ｑ０１、…、Ｑ１０、…のみで構成された従来のマスクＲＯＭの記憶容量が４ＭＢの場合、フィールドシールドトランジスタＦＴ１  、ＦＴ２  、…により更に２ｋＢ程度の記憶容量を追加することができる。
【００２５】
なお、各フィールドシールドトランジスタＦＴ１  、ＦＴ２  、…において、選択的に不純物を導入するチャネル領域は、一組のソース／ドレイン間の単一のチャネル領域でも良いが、複数組のソース／ドレイン間の複数のチャネル領域とすると、電流の流れるチャネル領域が多くなって、読み出し速度が向上する。
【００２６】
次に、本発明の第２の実施の形態を図４〜図６を参照して説明する。
【００２７】
図５に、この第２の実施の形態によるマスクＲＯＭのメモリセルアレイ部の概略平面図を示す。この第２の実施の形態であるメモリセルアレイ部は、上述した第１の実施の形態と違い、シールドプレート電極２２が、図示の如く、各ソース線２７上の位置で列方向に互いに分断されたパターンに形成されている。即ち、この第２の実施の形態では、シールドプレート電極２２が、メモリセルアレイのマトリクスの行方向及び列方向で互いに分離したパターンに形成されている。そして、これらのシールドプレート電極２２が、フィールドコンタクト３６を介して上層の配線層３７（図６（ｄ）参照）により行方向において互いに接続されている。
【００２８】
次に、図３のメモリセルアレイ部とその周辺の回路構成について説明する。図４は、この第２の実施の形態によるメモリセルアレイとその周辺のの回路構成を示したものである。この第２の実施の形態では、メモリセルアレイのマトリクスの列方向においても複数のフィールドシールドトランジスタＦＴが形成され、この結果、フィールドシールドトランジスタＦＴ００、ＦＴ０１、…、ＦＴ１０、ＦＴ１１、…もマトリクス状に配列される。そして、上述した配線層３７は、このフィールドシールドトランジスタＦＴ００、ＦＴ０１、…、ＦＴ１０、ＦＴ１１、…のマトリクスの行線（フィールドシールドワード線ｚ０  、ｚ１  、ｚ２  、ｚ３  、…）を構成し、フィールドシールドデコーダ回路３８に接続されている。
【００２９】
この第２の実施の形態において、メモリセルトランジスタＱ００、Ｑ０１、…、Ｑ１０、…における情報の記憶及びその読み出しは、上述した第１の実施の形態と同様である。一方、フィールドシールドトランジスタＦＴ００、ＦＴ０１、…、ＦＴ１０、ＦＴ１１、…への情報の書き込みは、メモリセルトランジスタＱ００、Ｑ０１、…、Ｑ１０、…のプログラム時、各フィールドシールドトランジスタＦＴ００、ＦＴ０１、…、ＦＴ１０、ＦＴ１１、…のチャネル領域となるフィールド領域部分のシリコン半導体基板に選択的に不純物をイオン注入して、各フィールドシールドトランジスタＦＴ００、ＦＴ０１、…、ＦＴ１０、ＦＴ１１、…のしきい値電圧Ｖｔｈ（ｆ）  を高い値（例えば、２Ｖ）と低い値（例えば、１Ｖ）に予め制御することにより行う。
【００３０】
そして、例えば、フィールドシールドトランジスタＦＴ００に記憶されている情報を読み出す場合、列デコーダ３３によりビット線ｙ０  の電圧をプリチャージ電圧Ｖｐｃｇ  （“Ｈ”レベル）にし、残りの総てのビット線ｙ１  、ｙ２  、…の電位を接地電位（“Ｌ”レベル）にする。そして、行デコーダ３２により総てのワード線ｘ０  、ｘ１  、ｘ２  、ｘ３  、ｘ４  、ｘ５  、…の電位を低論理レベル（“Ｌ”レベル）にし、フィールドシールドデコーダ回路３８によりフィールドシールドワード線ｚ０  の電位Ｖｇａｔｅのみを１Ｖ＜Ｖｇａｔｅ＜２Ｖにする。
【００３１】
すると、フィールドシールドトランジスタＦＴ００のしきい値電圧Ｖｔｈ（ｆ）  が２Ｖに設定されていれば、このフィールドシールドトランジスタＦＴ００は導通しないので、ビット線ｙ０  の電位はプリチャージ電位Ｖｐｃｇ  のままで変化しない。一方、フィールドシールドトランジスタＦＴ００のしきい値電圧Ｖｔｈ（ｆ）  が１Ｖに設定されていれば、このフィールドシールドトランジスタＦＴ００が導通し、ビット線ｙ０  からビット線ｙ１  へ電流が流れるので、ビット線ｙ０  の電位は接地電位（０Ｖ）に変化する。従って、ビット線ｙ０  の電位をセンスアンプ３５で検出することにより、フィールドシールドトランジスタＦＴ００に記憶されている情報を読み出すことができる。
【００３２】
この第２の実施の形態においては、フィールドシールドデコーダ回路３８がシールドプレート電極２２の電位を可変に構成するための電圧制御回路として機能し、フィールドシールドトランジスタＦＴ００、ＦＴ０１、…、ＦＴ１０、ＦＴ１１、…に記憶された情報を読み出す際に選択されたフィールドシールドワード線ｚ０  、ｚ１  、ｚ２  、ｚ３  、…の電位を上昇させる以外は、常に、フィールドシールドワード線ｚ０  、ｚ１  、ｚ２  、ｚ３  、…、即ち、各シールドプレート電極２２の電位を接地電位に保持する。
【００３３】
この第２の実施の形態によれば、上述した第１の実施の形態に比較して、回路構成はやや複雑になるものの、フィールドシールドトランジスタＦＴの数を多くすることができるため、より記憶容量を増大させることができる。
【００３４】
次に、この第２の実施の形態のメモリセルアレイの製造方法を図６を参照して説明する。なお、図６の各図は、図５のＶＩ−ＶＩ線に沿った断面に対応する。
【００３５】
まず、図６（ａ）に示すように、例えば、ｐ型のシリコン半導体基板４１上に、書き込みたいプログラムに対応するパターンのフォトレジスト４２をフォトリソグラフィーで形成し、このフォトレジスト４２をマスクにして、データを書き込まない（データ“０”を書き込む）メモリセル領域及びフィールド領域に、夫々、６０ｋｅＶ程度の加速エネルギー及び１×１０１２ｃｍ−２程度のドーズ量でボロン（Ｂ）４３をイオン注入する。これにより、イオン注入されなかった領域のメモリセル領域及びフィールド領域に相対的にデータ“１”が書き込まれたことになる。
【００３６】
次に、図６（ｂ）に示すように、フォトレジスト４２を除去した後、膜厚４０ｎｍ程度のシールドゲート酸化膜２１をシリコン半導体基板４１の表面に熱酸化で形成し、更に、その上に、リン（Ｐ）がドープされた膜厚２００ｎｍ程度の多結晶シリコン膜を形成して、これをシールドプレート電極２２のパターンに加工する。しかる後、シールドプレート電極２２をキャップ酸化膜及びサイドウォール酸化膜で覆って、フィールド領域上にフィールドシールド素子分離構造を形成する。
【００３７】
次に、図には現れていないが、フィールド領域に挟まれた素子領域上のシリコン半導体基板４１の表面に熱酸化により膜厚１５ｎｍ程度のゲート酸化膜を形成し（この領域において、先に形成したシールドゲート酸化膜２１は、フィールドシールド素子分離構造のサイドウォール酸化膜を形成する際の異方性エッチングにより除去されている。）、更に、その上に、メモリセルトランジスタのゲート電極となるワード線２４を形成する（図５参照）。
【００３８】
次に、図６（ｃ）に示すように、メモリセルトランジスタのドレイン拡散層２３を形成した後、全面に層間絶縁膜４７を形成する。そして、ドレイン拡散層２３に達するコンタクト孔２６を層間絶縁膜４７に開孔し、このコンタクト孔２６を介してドレイン拡散層２３に接続する金属膜からなるビット線２５を形成する。
【００３９】
次に、図６（ｄ）に示すように、第２の層間絶縁膜５１を形成し、シールドプレート電極２２に達するコンタクト孔３６を層間絶縁膜５１、４７等に開孔する。そして、コンタクト孔３６を介してシールドプレート電極２２に接続する金属膜からなる配線層（フィールドシールドワード線）３７を形成した後、表面保護膜（不図示）等を形成して、マスクＲＯＭを完成させる。
【００４０】
【発明の効果】
本発明によれば、マスクＲＯＭ等の不揮発性半導体記憶装置のメモリセルの総面積延いてはチップ面積を増大させることなく、その記憶容量を増大させることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態によるマスクＲＯＭのメモリセルアレイの回路構成図である。
【図２】本発明の第１の実施の形態によるマスクＲＯＭのメモリセルアレイの概略平面図である。
【図３】本発明の第１の実施の形態によるマスクＲＯＭのフィールドシールドトランジスタの構成を示す断面図である。
【図４】本発明の第２の実施の形態によるマスクＲＯＭのメモリセルアレイの回路構成図である。
【図５】本発明の第２の実施の形態によるマスクＲＯＭのメモリセルアレイの概略平面図である。
【図６】本発明の第２の実施の形態によるマスクＲＯＭの製造方法を示す工程断面図である。
【符号の説明】
２１  シールドゲート酸化膜
２２  シールドプレート電極
２３  ドレイン拡散層
２４  ワード線
２５  ビット線
２６  ビットコンタクト
２７  ソース線
３２  行デコーダ
３３  列デコーダ
３４  電圧制御回路
３５  センスアンプ
３６  フィールドコンタクト
３７  配線層（フィールドシールドワード線）
３８  フィールドシールドデコーダ回路
ｘ０  、ｘ１  、…  ワード線
ｙ０  、ｙ１  、…  ビット線
ｚ０  、ｚ１  、…  フィールドシールドワード線
Ｑ００、Ｑ０１、…  メモリセルトランジスタ
ＦＴ１  、ＦＴ２  、…、ＦＴ００、ＦＴ０１、…  フィールドシールドトランジスタ
【図１】
0003631562.tif 000002
【図２】
0003631562.tif 000003
【図３】
0003631562.tif 000004
【図４】
0003631562.tif 000005
【図５】
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【図６】
0003631562.tif 000007