(57)【特許請求の範囲】
【請求項１】
撮像センサ・セルであって、
Ｎ型にドーピングされた半導体層と、
前記半導体層の一方の面に形成された誘電体層と、
前記半導体層を囲み、前記誘電体層に達するトレンチと、
前記トレンチで囲まれた前記半導体層の他方の面内の一部の領域に形成され、Ｐ型にドーピングされたアイソレーション・ウェルであって、前記アイソレーション・ウェルは前記半導体層とともに当該半導体層の他方の面で光センサを形成する前記アイソレーション・ウェルと、
前記誘電体層によって前記半導体層から分離されたカラー・フィルタと、
前記カラー・フィルタ上の保護層と
を備え、
光が、前記保護層を介して、前記カラー・フィルタを介して、前記誘電体層を介して、そして次に前記半導体層を介して渡され、前記光は、前記保護層下の前記カラー・フィルタでフィルタリングされ、そして前記誘電体層下の前記光センサにより選択的に検知される前記撮像センサ・セル。
【請求項２】
前記半導体層が活性シリコン層であり、且つ、前記誘電体層が酸化物層である、請求項１に記載の撮像センサ・セル。
【請求項３】
前記アイソレーション・ウェルが前記半導体層とともにフォトダイオードを形成し、
前記撮像センサ・セルが前記アイソレーション・ウェル内に形成された複数のＮＦＥＴをさらに有し、
前記複数のＮＦＥＴは、前記フォトダイオードからの光信号を選択的に検知するために接続されている、
請求項２に記載の撮像センサ・セル。
【請求項４】
前記複数のＮＦＥＴが、
前記フォトダイオードの陰極と供給電圧（Ｖｄｄ）との間に接続され、リセット信号でゲートされる第１のＮＦＥＴと、
ドレインで前記供給電圧に接続され、前記陰極でゲートされる第２のＮＦＥＴと、
前記第２のＮＦＥＴのソースとデータ出力との間に接続され、ピクセル・セレクト信号でゲートされる第３のＮＦＥＴと
を備えている、請求項３に記載の撮像センサ・セル。
【請求項５】
前記活性シリコン層が厚さ２〜６μｍであり、前記誘電体層が厚さ０．１〜１．０μｍである、請求項２〜４のいずれか一項に記載の撮像センサ・セル。
【請求項６】
前記保護層が石英層である、請求項１に記載の撮像センサ・セル。
【請求項７】
前記保護層が、さらに、不可視光線をフィルタリングにより除去する、請求項１に記載の撮像センサ・セル。
【請求項８】
前記撮像センサ・セルに対する配線が、前記半導体層から離れて、前記他方の面内の光センサ構造から伸張する、請求項１に記載の撮像センサ・セル。
【請求項９】
撮像センサであって、
ピクセル・アレイであって、各ピクセルが、
Ｎ型にドーピングされた半導体アイランドと、
前記半導体アイランドの一方の面に形成された誘電体層と、
前記半導体アイランドを囲み、前記誘電体層に達するトレンチと、
前記トレンチで囲まれた前記半導体アイランドの他方の面内の一部の領域に形成され、Ｐ型にドーピングされたアイソレーション・ウェルであって、前記アイソレーション・ウェルは前記半導体アイランドとともに当該半導体アイランドの他方の面で光センサを形成する前記アイソレーション・ウェルと、
前記他方の面内の光センサ構造から伸張する、ピクセルに対するセル配線と、
前記誘電体層によって前記半導体アイランドから分離されたカラー・フィルタと
を備えている、前記ピクセル・アレイと、
前記カラー・フィルタ上の保護層と
を備え、
光が、前記保護層を介して、前記カラー・フィルタを介して、前記誘電体層を介して、そして次に前記半導体アイランドを介して渡され、前記光は、前記保護層下の前記カラー・フィルタでフィルタリングされ、そして前記誘電体層下の前記光センサにより選択的に検知される前記撮像センサ。
【請求項１０】
前記半導体アイランドがシャロー・トレンチ素子分離により隣接するシリコン・アイランドから分離される、厚さ２〜６μｍのシリコン・アイランドであるとともに、前記カラー・フィルタが厚さ０．５〜１．５μｍで、厚さ０．１〜１．０μｍの誘電体層で前記半導体アイランドから分離されている、請求項９に記載の撮像センサ。
【請求項１１】
前記アイソレーション・ウェルが前記半導体アイランドとともにフォトダイオードを形成し、
前記アイソレーション・ウェル上のＮＦＥＴが前記フォトダイオードからの光信号を選択的に検知するために前記フォトダイオードに接続される、請求項１０に記載の撮像センサ。
【請求項１２】
前記ＮＦＥＴが、
前記フォトダイオードの陰極と供給電圧（Ｖｄｄ）との間に接続され、リセット信号でゲートされる第１のＮＦＥＴと、
ドレインで前記供給電圧に接続され、前記陰極でゲートされる第２のＮＦＥＴと、
前記第２のＮＦＥＴのソースとデータ出力との間に接続され、ピクセル・セレクト信号でゲートされる第３のＮＦＥＴと
を備えている、請求項１１に記載の撮像センサ。
【請求項１３】
ハンドル層が前記セル配線の上方の表面に結合され、前記ピクセル・アレイが前記保護層と前記ハンドル層の間に挟まれている、請求項１０に記載の撮像センサ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、ピクセル・センサに関し、さらに詳細には、ＣＭＯＳイメージ・センサに関する。
【背景技術】
【０００２】
フィルムを使用するアナログ式カメラは、少なくともアマチュア写真用途では、おおむねデジタルカメラに取って代わられた。典型的なデジタルカメラのイメージ・センサは、全体画像の光の小部分を検知する画素（ピクセル）のアレイである。一般に、ピクセル数が高ければ高いほど、得られる画像（写真）はより良質であり、画像を拡大しても（単純な）ピクセルの集まりのようにはならない。したがって、ピクセル数は、画像解像度の第一の尺度であるとともに、得られる画像の鮮明さおよび明瞭さに直接、影響を及ぼす。初期のデジタルカメラは、ピクセル・センサ用の電荷結合素子（ＣＣＤ）を有するバケツリレー・センサを備えていた。集積密度、電源、およびフレーム・レート問題は、ＣＣＤから、より標準的なＣＭＯＳロジック半導体プロセスに基づくイメージ・センサに転換するように産業界を駆り立てた。
【０００３】
典型的なＣＭＯＳイメージ・センサ・アレイは、単に、接続されたＣＭＯＳサポートおよびセンサ回路を有するフォトダイオードのアレイである。各フォトダイオードに入射する光が、電子正孔対を作り出す。フォトダイオードは、電子を捕捉して、かつ蓄積する。ＣＭＯＳサポート回路は、各ダイオードに蓄積された電荷を検知する。赤色、緑色、または青色を検知する色ピクセルは、単に、特定の帯域幅、すなわち、赤色、緑色、または青色以外のすべての光をブロックするための赤色、緑色、または青色フィルタを用いて適切にフィルタリングされたダイオードである。ＣＭＯＳイメージ・センサにより、４メガ・ピクセル（４ＭＰ）をはるかに超えるピクセル密度が可能となり、典型的なデジタルカメラはますますコンパクトになって、例えば、あるものは携帯電話に組み込まれるほどである。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
残念ながら、密度を高めようとピクセル面積を縮小するため、高密度のＣＭＯＳイメージ・センサ・アレイを製作することは、より挑戦的な作業となった。ＣＭＯＳは、アレイ上方に形成された高密度のチップ／アレイ配線が、下方に配置されたピクセルへの光をブロックしたり、または拡散させてしまう傾向があるため、効率的なピクセル設計にそれほど適していなかった。また、ＣＭＯＳデバイス構造は上方に配置されて光センサ・ダイオード（フォトダイオード）を遮りやすい。したがって、ポリシリコン・ゲートおよびアレイ／チップ配線は、フォトダイオードに達する光エネルギー量を減少させる傾向がある。また、デバイス構造および配線は、集光できる入射角を制限する。この入射角の制限は、より高いピクセル密度のために必要であるセル寸法の縮小化により深刻になる。セルの縮小化は、ピクセル・アレイ内により稠密に圧縮された、さらに小型のフォトダイオードを必要とする。
【０００５】
最後に、有色フィルタ・アレイ（ＣＦＡ）のフィルタは、しばしば、ピクセルの結像面からの物理的な位置ずれを生じる。この位置ずれは、光の回折を引き起こす。その結果、隣接するピクセルから入り込む光のために、画像が不鮮明になる可能性がある。
【０００６】
したがって、より容易に製作することができる、より高密度で、より簡単な撮像センサに対する、さらに詳細には、より高密度で、より簡単であり、より容易に製作することができるＣＭＯＳピクセル・アレイに対する必要性がある。
【０００７】
したがって、本発明の目的は、イメージ・センサの信号受信を最大にすることである。
【０００８】
本発明の他の目的は、ＣＭＯＳピクセル内のフォトダイオード阻害を最小にすることである。
【０００９】
本発明のさらに他の目的は、ＣＭＯＳピクセル・アレイ内のフォトダイオードで受信される信号を最大にすることである。
【００１０】
本発明のさらに他の目的は、各ピクセルが最大のエネルギーを受け取るように露出されたＣＭＯＳピクセル・アレイ構造を簡素化することである。
【課題を解決するための手段】
【００１１】
本発明は、ＦＥＴピクセルのアレイを有する撮像センサ、および撮像センサを形成する方法に関する。イメージ・センサは、ＳＯＩ基板上に形成されうる。各ピクセルは、例えば、Ｎ型シリコンなどの半導体アイランドである。ＦＥＴは、例えば、Ｐウェル陰極などの単一のフォトダイオード電極内に形成される。イメージ・センサは、セル配線がセルの上方にある状態で背面から照射されうる。カラー・フィルタは、アイランドの反対側の面に取り付けられうる。保護層（例えば、ガラスまたは石英）、または保護ウィンドウは、カラー・フィルタにおいてピクセル・アレイに固定されている。したがって、保護層を通過する光信号は、カラー・フィルタでフィルタリングされて、対応する光センサにより選択的に検知される。
【発明を実施するための最良の形態】
【００１２】
前述の、ならびに他の目的、態様、および利点は、図面を参照することで、本発明の好ましい実施形態についての下記の詳細な説明を通してより良く理解されるであろう。
【００１３】
ここで図面を参照する。特に、図１は、本発明の好ましい実施形態の撮像センサを形成する例１００を示す。センサ形成は、ステップ１０２で、例えば、シリコン・ウェハの表面上に熱酸化物のような誘電体層を形成することにより、半導体ウェハを準備することで開始する。結合層（例えば、窒化物）が、誘電体層上に形成されるとともに、第１のハンドル・ウェハが、結合層に結合される。ステップ１０４では、通常の回路形成と同時に、イメージ・ピクセル・センサが、シリコン・ウェハの露出側上に形成されることが好ましい。チップ回路は、ＣＭＯＳとして一般に知られている絶縁ゲート電界効果トランジスタ（ＦＥＴ）技術で形成されることが好ましい。さらに、本明細書ではＣＭＯＳに関して説明されたが、本発明は、任意のＦＥＴ技術におけるピクセル・アレイの形成に対して適用できる。
【００１４】
チップ回路形成は、回路間配線を通じて、好ましくは、オフチップ接続、すなわち、一般に配線形成工程（ＢＥＯＬ：Ｂａｃｋ  Ｅｎｄ  Ｏｆ  ｔｈｅ  Ｌｉｎｅ）と呼ばれるものに進む。ステップ１０６では、第２のハンドル・ウェハが、ウェハの上面側に、すなわち、回路および任意のＢＥＯＬ配線の上方に取り付けられる。次に、ステップ１０８で、第１のハンドル・ウェハが窒化物層まで、例えば、研摩およびエッチング、もしくは、研摩またはエッチングにより除去されて、露出された窒化物層は、熱酸化物層を再露出するために、例えば、エッチングにより除去される。ステップ１１０で、例えば、ピクセル上に３色のフィルタ、赤色、緑色、および青色の各々をマスキングして蒸着することにより、露出された熱酸化物層上にカラー・フィルタの層が形成される。ステップ１１２では、保護層がカラー・フィルタ層上に形成される。保護層は、カラー・フィルタ層を保護するとともに、撮像センサ用のパッケージング・イメージ・ウィンドウ（Ｐａｃｋａｇｉｎｇ  ｉｍａｇｅ  ｗｉｎｄｏｗ）として機能することが好ましい。ステップ１１４では、任意選択により、チップからパッケージへのコンタクトを容易にするためにパッケージ依存（Ｐａｃｋａｇｅ  ｄｅｐｅｎｄｅｎｔ）処理が行われる。例えば、ワイヤ・ボンディング、または制御折り畳み可能チップ接続（Ｃ４）のためのパッケージ相互接続依存（Ｐａｃｋａｇｅ  ｉｎｔｅｒｃｏｎｎｅｃｔ  ｄｅｐｅｎｄｅｎｔ）処理では、ボンド・パッドにアクセスするために、上部ハンドル・ウェハを除去する必要がある。例えば、シェル・ケース社から市販されているパッケージなどの他のパッケージ型式では、付加的な処理は必要ではなく、任意選択のステップ１１４を省略することができる。そして、ステップ１１６では、ウェハが個々のセンサ・チップに切断されて、例えば、フリップ・チップまたはワイヤ・ボンド・パッケージングを用いて、チップがパッケージングされる。
【００１５】
図２〜図８は、例えば、図１の例１００のＣＭＯＳ撮像センサを形成するステップを示す、好ましいピクセル・アレイにおいてウェハ１２０を貫く横断面例を示す。形成は、図２において、好適なウェハ１２０（ステップ１０２）、好ましくは、シリコン・オン・インシュレーター（ＳＯＩ：Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）ウェハで始まる。特に、ウェハは、埋込み酸化層を有するシリコン・ウェハでもよく、または、この例では、例えば、ＳＯＩＴＥＣ社による結合技術を用いて形成され、製作された、結合ＳＯＩウェハでもよい。熱酸化物のような誘電体層１２２が、例えば、シリコン層またはシリコン・ウェハなどの半導体層１２４の一方の面上に形成される。シリコン層１２４は厚さ２〜６μｍ、熱酸化物層１２２は厚さ０．１〜１．０μｍであることが好ましい。厚さ０．１〜１．０μｍの窒化物層１２６が、シリコン層１２４および誘電体層１２２を下部ハンドル・ウェハ（ｂｏｔｔｏｍ  ｈａｎｄｌｅ  ｗａｆｅｒ）１２８に結合する。
【００１６】
図３は、ステップ１０４で誘電体層１２２上に形成されたイメージ・ピクセル・センサ１３０を示す。通常の回路形成と同時に、イメージ・ピクセル・センサ１３０が形成されることが好ましいが、その代わりに、イメージ・ピクセル・センサ１３０が、通常の回路形成の前または後に形成されてもよく、もしくは通常の回路形成とは分離されていてもよい。そして、アイランド１３２は、例えば、典型的なシャロー・トレンチ素子分離（ｓｈａｌｌｏｗ  ｔｒｅｎｃｈ  ｉｓｏｌａｔｉｏｎ）技術を用いて、アイランド１３２の間にシャロー・トレンチ１３４を形成して、かつ充填することにより、シリコン層１２４内に形成される。アイランド１３２内に形成されたアイソレーション・ウェル１３６（ＮウェルおよびＰウェル、もしくは、ＮウェルまたはＰウェル）は、各アイランド１３０と共にフォトダイオードを形成する。アイランドはＮ型にドーピングされ、かつウェル１３６はＰ型にドーピングされることが好ましい。通常、デバイスは、例えば、表面上にポリシリコン層を形成し、選択的にポリシリコン・ゲート１３８を形成し、その後に、ソース／ドレイン１４０を形成することにより作られる。ダイオード接点１４２は、ソース／ドレイン１４０の形成と同時に形成される。チップ配線１４４は、複数の交互の配線のために誘電体層内のＢＥＯＬを介し、またビア層を介して形成される。任意選択により、チップのパッケージへのコンタクトを容易にするために、ワイヤ・ボンディングまたはＣ４相互接続用のオフチップ・パッド１４６が、任意選択のステップ１１４で形成されうる。最後に、上部不動態層１４８が、ウェハ上に形成される。
【００１７】
図４では、図１のステップ１０６で、第２の、または上側のハンドル（ｈａｎｄｌｅ）層１５０が、不動態層１４８に取り付けられる。第２のハンドル層１５０は、イメージ・ピクセル・デバイス１３８、および任意のＢＥＯＬ配線１４４、または任意選択のチップ・パッド１４６の上方に取り付けられる。図５に示したようにウェハ１２０をひっくり返して、ステップ１０８で、下部ハンドル・ウェハが窒化物結合層１２６まで、例えば、研摩およびエッチング、もしくは、研摩またはエッチングにより除去される。露出された窒化物結合層１２６は、熱酸化物層１２２を再露出するために、例えば、エッチングにより除去される。
【００１８】
次に、図６では、それぞれのピクセル１３０の露出された熱酸化物層１２２上に、例えば、それぞれ、赤色、緑色、および青色のカラー・フィルタ１５２、１５４、１５６を形成することにより、ステップ１１０でカラー・フィルタ層が形成される。フィルタ１５２、１５４、１５６は、フィルタリングされた各ピクセルの全表面上に、適切なフィルタ材をマスキングして蒸着することにより形成されることが好ましい。好適なフィルタ材としては、例えば、色付け着色されたフォトレジストなどがある。通常、カラー・フィルタ１５２、１５４、１５６は、０．５〜１．５μｍの均一な厚さを有する。
【００１９】
次に、図７では、ステップ１１２で、保護層１５８または保護ウィンドウが、カラー・フィルタ層上に形成される。保護層１５８は、石英、ガラス、または他の任意の好適な透明材料などの透明な材料であることが好ましく、センサ用の撮像ウィンドウを形成する。保護層１５８は、好適な透明接着剤を用いて、カラー・フィルタ層に結合されうる。任意選択により、保護層１５８は、赤外線（ＩＲ）フィルタまたは反射防止被膜で被覆される。
【００２０】
保護層がカラー・フィルタ層に結合されると、パッケージングを容易にするためにさらなる処理が実行されうる。ワイヤ・ボンディングまたはＣ４が、接続をパッケージングするためにチップに対して使用される予定であるとき、ステップ１１４で、第２の、または上部のハンドル層１５０が、図８の構造を得るために除去されうる。次に、ステップ１１６で、ウェハ１２０は、個々のセンサ・チップに切断されて、パッケージングされる。あるいは、（例えば、シェル・ケース社からの）チップ・スケール・パッケージが使用される予定であるとき、上部ハンドル層１５０は、所定の位置に残ってもよい。その代わりに、このようなチップ・スケール・パッケージでは、接続は、上部ハンドル層１５０の露出側に沿って形成され、または背面接続を可能とするために第２のハンドル層１５０を貫通して形成されたビアを通じて形成される。このようにして、保護層１５８に入射する像は、それぞれのカラー・フィルタ１５２、１５４、１５６まで到達して、通常、チップの背面と考えられる位置にある、すなわち、シリコン層１２４にある各光センサ・ダイオードに、他のチップ構造により減衰されることなく入射する。
【００２１】
図９〜図１０は、本発明の好ましい実施形態に基づいて形成された、典型的なピクセル１６０の平面図および回路図の例を示す。このピクセル１６０は、図２〜図８のピクセル１３０と同一ではないが、ピクセル１６０は、実質的には、図２〜図８のアレイの実施形態について説明されたように、同様に名付けられた類似の構造要素を用いて形成されうる。この例では、アイランド１３２はＮ型であり、例えば、典型的なＮウェル形成ステップ中に形成され、アイランド１３２は、ＳＴＩトレンチ１３４で相互に分離される。光センサ・ダイオードは、Ｎウェル・アイランド１３２内のＰウェル１３６により形成された接合である。抵抗性のコンタクト１６２、１６４は、Ｎウェル・アイランド１３２およびＰウェル１３６の各々に形成される。ＦＥＴ（この例では３つのＮＦＥＴ）は、Ｐウェル１３６上のゲート１６６、１６８、１７０、およびゲート１６６、１６８、１７０の反対側上のソース／ドレイン領域１７２、１７４、１７６、１７８（この例ではＮ型）により形成される。光センサ・ダイオード１８０の陽極は、Ｐウェルを接地電位に付勢するＰウェル・コンタクト１６４においてアースされる。Ｎウェル・コンタクト１６４における光センサ・ダイオード１８０の陰極は、ＮＦＥＴ１６６のソース１７２、およびＮＦＥＴ１６８のゲートに接続される。ＮＦＥＴ１６６および１６８は、供給電圧、例えば、Ｖｄｄに対する共通のドレイン接続１７４を共有する。リセット信号（ＲＥＳＥＴ）は、ＮＦＥＴ１６６のゲートに接続される。ＮＦＥＴ１６８のソース１７６は、ロー・セレクト（ＲＯＷ  ＳＥＬＥＣＴ）信号でゲートされるＮＦＥＴ１７０のドレインと共通の拡散領域である。また、ＮＦＥＴ１７０のソース１７８は、ピクセル１６０に対するデータ出力である。
【００２２】
ＮＦＥＴ１６６のゲートのＲＥＳＥＴは、イメージング時を除いて、通常、ハイ（ｈｉｇｈ）でありうるが、普通は、ＲＥＳＥＴは、イメージングの直前に、例えば、シャッター・ボタンが押された直後、およびシャッターを開ける直前に、ハイを律動的に送る。ＲＥＳＥＴハイにより、光センサ・ダイオード１８０は、実質的に、コンデンサ、すなわち、逆バイアス接合コンデンサのように動作する。このようにして、ＲＥＳＥＴハイにより、電圧は、ＲＥＳＥＴの高レベル、およびＮＦＥＴしきい値電圧（ＶＴ）に依存する逆バイアス光センサ・ダイオード１８０全体に生じ、すなわち、Ｖｄｄアップレベルに対して、Ｖｄｄ−ＶＴが生じる。任意選択により、十分なＶｄｄを得るために、アップレベルとして、Ｖｄｄ＋ＶＴよりも大きな値を選択することもできる。シャッターが開くと、下方からピクセルに入射する光（通常、保護ガラス・ウィンドウ、および赤色、緑色、または青色のフィルタを通過する）が、電子正孔対を形成する。これらの電子および正孔は、それぞれのピクセル１６０に入射する光に比例した量だけ、光センサ・ダイオード１８０の接合コンデンサを放電する。光が、光センサ・ダイオード１８０に全く入射しないとき、接合は、帯電したままである。ＮＦＥＴ１６６のゲートに与えられる、選択されたＲＥＳＥＴアップレベルに応じて、ソース１７６は、Ｖｄｄより低いあるレベル、例えば、Ｖｄｄ−ＶＴに、あらかじめ帯電される。ＮＦＥＴ１６８は、接合コンデンサ上の電圧を検知するソース・フォロワ増幅器として機能する。ＮＦＥＴ１６８のソース上の電位は、光センサ・ダイオード１８０上の電圧に追従する。この電圧は、ＮＦＥＴ１７０を通過する。通常、光センサ・ダイオード１８０で画像信号が捕捉される後まで、ＮＦＥＴ１７０のゲートのＲＯＷ  ＳＥＬＥＣＴは、ロー（ｌｏｗ）であり、その後、セル読込み周期の間、ハイを律動的に送る。
【００２３】
図１１は、デジタルカメラ２０２内の好ましい実施形態のチップ２００の応用例を示す。撮像センサのこのような応用は、デジタルカメラと同様に、当技術分野で公知である。光が、保護層により提供され、チップ接続の反対側の表面上のカラー・フィルタでフィルタリングされるウィンドウを通過するため、チップ・パッケージは、典型的なワイヤ・ボンド・パッケージでありうる。このようにして、フリップ・チップ技術を用いて取り付けられたチップでは、完全な保護ウィンドウ領域が、取り付けられたチップの上方に露出されるとともに、カラー・フィルタ、およびその下方のピクセルは、保護ウィンドウにより完全に保護される。
【００２４】
シリコン・アイランドの全表面が、各ピクセルに対して露出されることが有利である。各ピクセルが、実質的に、ピクセルの全領域（共有されたＳＴＩを除く）を占有するため、アレイの充填比は、３０％未満から、ほぼ１００％に増加する。これは、光に対する感度を低下させることなく、ピクセルを、より小さくできるため、さらなる面積低減を可能にするとともに、さらなるコスト節減を可能にする。好ましいピクセルは、その背面にある配線で妨げられることなく、より多くの利用可能なエネルギーの線量を捕捉する。したがって、このような好ましいピクセルは、高充填比と共に高量子効率を示す。ＳＴＩは、各ピクセルを隣接するピクセルから分離して、いかなるキャリヤも、フォトダイオードの間を流れないようにする。これは、カラー・クロストークおよびブルーミングを事実上、排除する。さらに、好ましい撮像センサは、優れた角度応答性を有するとともに、カラー・フィルタと感光シリコンの間に距離がほとんどないため、マイクロ・レンズは不要である。好ましい保護層は、先行技術のセンサが必要とするような、パッケージ内の上部ガラス・キャップ、またはマイクロ・レンズの上の空隙の必要性を排除する。マイクロ・レンズが不要であることと、保護層が好適な撮像ウィンドウとして機能するという両方の理由で、パッケージングが、さらに簡素化される。配線がピクセル背面上にあるため、例えば、ワイヤ・ボンドがピクセルの照射を妨げるかもしれないという懸念なしに、ワイヤ・ボンドを使用することができる。
【００２５】
本発明は、好ましい実施形態に関して説明されたが、当業者は、本発明が、特許請求項の要旨および範囲内で変更を実施できることを認識するであろう。すべてのこのような変形および変更は、特許請求項の範囲内にある。したがって、実施例および図面は、限定ではなく、むしろ例示的なものと見なされるべきである。
【図面の簡単な説明】
【００２６】
【図１】本発明の好ましい実施形態のＣＭＯＳ撮像センサを形成する際のステップの例を示す図である。
【図２】ＣＭＯＳ撮像センサを形成するステップを示す、好ましいピクセル・アレイを貫く横断面例を示す図である。
【図３】ＣＭＯＳ撮像センサを形成するステップを示す、好ましいピクセル・アレイを貫く横断面例を示す図である。
【図４】ＣＭＯＳ撮像センサを形成するステップを示す、好ましいピクセル・アレイを貫く横断面例を示す図である。
【図５】ＣＭＯＳ撮像センサを形成するステップを示す、好ましいピクセル・アレイを貫く横断面例を示す図である。
【図６】ＣＭＯＳ撮像センサを形成するステップを示す、好ましいピクセル・アレイを貫く横断面例を示す図である。
【図７】ＣＭＯＳ撮像センサを形成するステップを示す、好ましいピクセル・アレイを貫く横断面例を示す図である。
【図８】ＣＭＯＳ撮像センサを形成するステップを示す、好ましいピクセル・アレイを貫く横断面例を示す図である。
【図９】典型的なピクセルの平面図および回路図の例である。
【図１０】典型的なピクセルの平面図および回路図の例である。
【図１１】好ましい実施形態の撮像センサ・アレイを有するデジタルカメラの例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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