(57)【特許請求の範囲】
【請求項１】
外部のテスト手段と組み合わせて、その動作がテストされる半導体記憶回路を備えた半導体装置において、前記半導体装置は、前記テスト手段からの命令に応答してテストの種類を示すテストパターン及びそのテストパターンにより得られると予想される期待値を生成するテストパターンジェネレータと、行と列のマトリクス状に配置され、それぞれデータを記憶する複数のメモリセルを備えた前記半導体記憶回路であって、前記テストパターンに基づいて動作し、前記各メモリセル内のデータを前記列毎に出力する前記半導体記憶回路と、前記出力されたデータと前記期待値とを比較し、その比較結果を出力する判定部と、その比較結果をアドレスデータに変換して前記テスト手段に出力する変換部とを備えたことを特徴とする半導体装置であって、
前記判定部は前記列毎に対応する複数の判定回路から構成され、前記変換部は前記複数の判定回路に対応して設けられた複数のフラグ回路及びこのフラグ回路に対応して設けられた複数の変換回路により構成され、前記各フラグ回路は対応する前記判定回路から出力された前記比較結果が正常の場合、第１の状態になり、前記比較結果が異常の場合、第２の状態になり、前記各変換回路は前記フラグ回路が前記第２の状態の場合、異常を示すデータの出力されたメモリセルのアドレスを格納した後、前記テスト手段に該アドレスを出力することを特徴とする半導体装置。
【請求項２】
前記変換部はさらに複数のバッファ回路を備え、前記変換回路から出力されたアドレスを順次、各バッファ回路に格納した後、格納された複数のアドレスを連続して前記テスト手段に出力することを特徴とする請求項１記載の半導体装置。
【請求項３】
外部のテスト手段と組み合わせて、その動作がテストされる半導体記憶回路を備えた半導体装置において、前記半導体装置は、前記テスト手段からの命令に応答してテストの種類を示すテストパターン及びそのテストパターンにより得られると予想される期待値を生成するテストパターンジェネレータと、行と列のマトリクス状に配置され、それぞれデータを記憶する複数のメモリセルを備えた前記半導体記憶回路であって、前記テストパターンに基づいて動作し、前記各メモリセル内のデータを前記列毎に出力する前記半導体記憶回路と、前記出力されたデータと前記期待値とを比較し、その比較結果を出力する判定部と、その比較結果をアドレスデータに変換して前記テスト手段に出力する変換部とを備えたことを特徴とする半導体装置であって、
前記判定部は前記列毎に対応する複数の判定回路から構成され、前記変換部は前記複数の判定回路に対応して設けられ、連続的に接続される複数の変換回路及び各変換回路に対応して設けられた複数のハンドシェイク回路により構成され、前記各変換回路は対応する前記判定回路から出力された前記比較結果が異常の場合、異常を示すデータの出力されたメモリセルのアドレスを格納し、前記各ハンドシェイク回路は次段のハンドシェイク回路の状態を検知して、その次段のハンドシェイク回路が第１の状態にある場合、対応する変換回路に格納された前記異常を示すデータの出力されたメモリセルのアドレスを次段の変換回路に出力し、前記次段のハンドシェイク回路が第２の状態にある場合、対応する変換回路に格納された前記異常を示すデータの出力されたメモリセルのアドレスを保持することを特徴とする半導体装置。
【請求項４】
前記ハンドシェイク制御回路は、第１の制御信号が入力に与えられる第１のインバータと、前記判定回路に接続される第１の入力端子と第１のノードとの間に接続される第１のトランスファーゲート回路であって、このトランスファーゲート回路は第１のＮチャンネル型ＭＯＳトランジスタと第１のＰチャンネル型ＭＯＳトランジスタから成り、前記第１のＮチャンネル型ＭＯＳトランジスタのゲート電極に前記第１の制御信号が与えられ、前記第１のＰチャンネル型ＭＯＳトランジスタのゲート電極が前記第１のインバータ回路の出力に接続される前記第１のトランスファーゲート回路と、第２の入力端子と前記第１のノードとの間に接続される第２のトランスファーゲート回路であって、この第２のトランスファーゲート回路は第２のＮチャンネル型ＭＯＳトランジスタと第２のＰチャンネル型ＭＯＳトランジスタから成り、この第２のＰチャンネル型ＭＯＳトランジスタのゲート電極に前記第１の制御信号が与えられ、第２のＮチャンネル型ＭＯＳトランジスタのゲート電極が前記第１のインバータ回路の出力に接続される前記第２のトランスファーゲート回路と、前記第１のノードにドレイン電極が接続され、ソース電極に接地電位が与えられ、ゲート電極に初期化信号が与えられる第３のＮチャンネル型ＭＯＳトランジスタと、α端子が前記第１のノードに接続され、β端子が第３の入力端子に接続され、γ端子が第２のノードに接続された第１のＣエレメント回路と、α端子が前記第２のノードに接続され、β端子が第３の入力端子に接続され、γ端子が第１の出力端子に接続された第２のＣエレメント回路と、前記第２のノードにドレイン電極が接続され、ソース電極に接地電位が与えられ、ゲート電極に前記初期化信号が与えられる第４のＮチャンネル型ＭＯＳトランジスタと、前記第１のノードに接続される第２の出力端子と、前記第２のノードに接続される第３の出力端子とから構成されることを特徴とする請求項３記載の半導体装置。
【請求項５】
前記第１及び第２のＣエレメント回路は、電源電位と第３のノードとの間に直列に接続されている第３及び第４のＰチャンネル型ＭＯＳトランジスタと、前記第３のノードと前記接地電位との間に直列に接続されている第５及び第６のＮチャンネル型ＭＯＳトランジスタと、前記第３のノードと前記γ端子との間に接続される第２のインバータと、前記第３のＰチャンネル型ＭＯＳトランジスタ及び前記第６のＮチャンネル型ＭＯＳトランジスタのゲート電極とβ端子との間に接続される第３のインバータとを有し、前記第２のＰチャンネル型ＭＯＳトランジスタ及び前記第５のＮチャンネル型ＭＯＳトランジスタのゲート電極にはα端子が接続されることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記ハンドシェイク制御回路は、第１の制御信号が入力に与えられる第１のインバータと、前記判定回路に接続される第１の入力端子と第２の入力端子との間に接続される第１のトランスファーゲート回路であって、この第１のトランスファーゲート回路は第１のＮチャンネル型ＭＯＳトランジスタと第１のＰチャンネル型ＭＯＳトランジスタから成り、前記第１のＮチャンネル型ＭＯＳトランジスタのゲート電極に第１の制御信号が与えられ、前記第１のＰチャンネル型ＭＯＳトランジスタのゲート電極が前記第１のインバータの出力に接続される前記第１のトランスファーゲート回路と、ドレイン電極が前記第２の入力端子に接続され、ソース電極が電源電位に接続され、ゲート電極に初期化信号Φが与えられる第２のＰチャンネル型ＭＯＳトランジスタと、入力が前記第２の入力端子に接続され、出力が第１のノードに接続されている第２のインバータと、α端子が前記第１のノードに接続され、β端子が第３の入力端子に接続され、γ端子が第２のノードに接続され、σ端子に前記第１の制御信号が与えられ、η端子が前記第１のインバータの出力に接続された第１のＣエレメント回路と、入力が前記第２のノードに接続され、出力が第３のノードに接続されている第３のインバータと、α端子が前記第３のノードに接続され、β端子が第４の入力端子に接続され、γ端子が第１の出力端子に接続され、σ端子に前記第１の制御信号が与えられ、η端子が前記第１のインバータの出力に接続された第２のＣエレメント回路と、前記第２のノードにドレイン電極が接続され、ソース電極が前記電源電位に接続され、ゲート電極に前記初期化信号が与えられる第３のＰチャンネル型ＭＯＳトランジスタとから構成されることを特徴とする請求項３記載の半導体装置。
【請求項７】
前記第１及び第２のＣエレメント回路は、前記電源電位と第３のノードとの間に直列に接続されている第４乃至第６のＰチャンネル型ＭＯＳトランジスタと、前記第３のノードと接地電位との間に直列に接続されている第２乃至第４のＮチャンネル型ＭＯＳトランジスタと、前記第５のＰチャンネル型ＭＯＳトランジスタ及び前記第３のＮチャンネル型ＭＯＳトランジスタのゲート電極と前記β端子との間に接続される第４のインバータとを有し、前記第６のＰチャンネル型ＭＯＳトランジスタ及び前記第２のＮチャンネル型ＭＯＳトランジスタのゲート電極には前記α端子が接続され、前記第４のＰチャンネル型ＭＯＳトランジスタのゲート電極には前記σ端子が接続され、前記第４のＮチャンネル型ＭＯＳトランジスタのゲート電極には前記η端子が接続されることを特徴とする請求項６記載の半導体装置。
【請求項８】
前記ハンドシェイク制御回路は、第１の制御信号が入力に与えられる第１のインバータと、前記判定回路に接続される第１の入力端子と第２の入力端子との間に接続される第１のトランスファーゲート回路であって、この第１のトランスファーゲート回路は第１のＮチャンネル型ＭＯＳトランジスタと第１のＰチャンネル型ＭＯＳトランジスタから成り、前記第１のＮチャンネル型ＭＯＳトランジスタのゲート電極に前記第１の制御信号が与えられ、前記第１のＰチャンネル型ＭＯＳトランジスタのゲート電極が前記第１のインバータ回路の出力に接続される前記第１のトランスファーゲート回路と、ドレイン電極が第２の入力端子に接続され、ソース電極が電源電位に接続され、ゲート電極に初期化信号が与えられる第２のＰチャンネル型ＭＯＳトランジスタと、入力が前記第２の入力端子に接続され、出力が第１のノードに接続されている第２のインバータと、α端子が前記第１のノードに接続され、β端子が第３の入力端子に接続され、γ端子が第２のノードに接続され、η端子が前記第１のインバータの出力に接続された第１のＣエレメント回路と、入力が前記第２のノードに接続され、出力が第３のノードに接続されている第２のインバータと、α端子が前記第３のノードに接続され、β端子が第３の入力端子に接続され、γ端子が第１の出力端子に接続され、η端子が前記第１のインバータの出力に接続された第２のＣエレメント回路と、前記第２のノードにドレイン電極が接続され、ソース電極が前記電源電位に接続され、ゲート電極に前記初期化信号が与えられる第３のＰチャンネル型ＭＯＳトランジスタとから構成されることを特徴とする請求項３記載の半導体装置。
【請求項９】
前記第１及び第２のＣエレメント回路は、前記電源電位と第３のノードとの間に直列に接続されている第４及び第５のＰチャンネル型ＭＯＳトランジスタと、前記第３のノードと接地電位との間に直列に接続されている第２乃至第４のＮチャンネル型ＭＯＳトランジスタと、前記第１のＰチャンネル型ＭＯＳトランジスタ及び前記第３のＮチャンネル型ＭＯＳトランジスタのゲート電極と前記β端子との間に接続される第４のインバータとを有し、前記第４のＰチャンネル型ＭＯＳトランジスタ及び前記第２のＮチャンネル型ＭＯＳトランジスタのゲート電極には前記α端子が接続され、前記第４のＮチャンネル型ＭＯＳトランジスタのゲート電極には前記η端子が接続されることを特徴とする請求項８記載の半導体装置。
【請求項１０】
外部のテスト手段と組み合わせて、その動作がテストされる半導体記憶回路を備えた半導体装置において、前記半導体装置は、前記テスト手段からの命令に応答してテストの種類を示すテストパターン及びそのテストパターンにより得られると予想される期待値を生成するテストパターンジェネレータと、行と列のマトリクス状に配置され、それぞれデータを記憶する複数のメモリセルを備えた前記半導体記憶回路であって、前記テストパターンに基づいて動作し、前記各メモリセル内のデータを前記列毎に出力する前記半導体記憶回路と、前記出力されたデータと前記期待値とを比較し、その比較結果を出力する判定部と、その比較結果をアドレスデータに変換して前記テスト手段に出力する変換部とを備えたことを特徴とする半導体装置であって、
半導体ウェハ上に形成された前記半導体装置であって、前記半導体記憶回路が形成された半導体記憶回路領域と前記テストパターンジェネレータ、前記判定部及び前記変換部が形成されたテストマネジメント領域とは切断予定領域であるスクライブラインにより分離され、かつ前記半導体記憶回路と前記テストパターンジェネレータ及び前記判定部とはスクライブライン上を介して形成された複数の導体層を含む接続手段により接続されることを特徴とする半導体装置。
【請求項１１】
前記接続手段の導体層は、前記スクライブラインから離間した部位で前記半導体記憶回路、前記テストパターンジェネレータ及び前記判定部の配線層とそれぞれコンタクト手段を介して接続され、前記コンタクト手段は前記スクライブライン側に露出しないよう絶縁膜により被覆されていることを特徴とする請求項１０記載の半導体装置。
【請求項１２】
前記テストマネージメント領域は第１のテストマネージメント領域及び第２のテストマネージメント領域に分割され、かつ、前記半導体記憶回路領域を介して対向して配置されることを特徴とする請求項１１記載の半導体装置。
【請求項１３】
外部のテスト手段と組み合わせて、その動作がテストされる半導体記憶回路を備えた半導体装置において、前記半導体装置は、前記テスト手段からの命令に応答してテストの種類を示すテストパターン及びそのテストパターンにより得られると予想される期待値を生成するテストパターンジェネレータと、行と列のマトリクス状に配置され、それぞれデータを記憶する複数のメモリセルを備えた前記半導体記憶回路であって、前記テストパターンに基づいて動作し、前記各メモリセル内のデータを前記列毎に出力する前記半導体記憶回路と、前記出力されたデータと前記期待値とを比較し、その比較結果を出力する判定部と、その比較結果をアドレスデータに変換して前記テスト手段に出力する変換部とを備えたことを特徴とする半導体装置であって、
半導体ウェハ上に形成された前記半導体装置は、前記半導体記憶回路が形成された半導体記憶回路領域と前記テストパターンジェネレータ、前記判定部及び前記変換部が形成されたテストマネジメント領域とを備え、このテストマネジメント領域は、半導体記憶回路領域を囲み、切断予定領域であるスクライブライン上に配置され、かつ前記半導体記憶回路と前記テストパターンジェネレータ及び前記判定部とはスクライブライン上を介して形成された複数の導体層を含む接続手段により接続されることを特徴とする半導体装置。
【請求項１４】
外部のテスト手段と組み合わせて、その動作がテストされる半導体記憶回路を備えた半導体装置において、前記半導体装置は、前記テスト手段からの命令に応答してテストの種類を示すテストパターン及びそのテストパターンにより得られると予想される期待値を生成するテストパターンジェネレータと、行と列のマトリクス状に配置され、それぞれデータを記憶する複数のメモリセルを備えた前記半導体記憶回路であって、前記テストパターンに基づいて動作し、前記各メモリセル内のデータを前記列毎に出力する前記半導体記憶回路と、前記出力されたデータと前記期待値とを比較し、その比較結果を出力する判定部と、その比較結果をアドレスデータに変換して前記テスト手段に出力する変換部とを備えたことを特徴とする半導体装置であって、
前記半導体記憶回路は、前記メモリセルに接続されたビット線と、前記ビット線上の電位変化に応じてカラム線上の電位を変化させる読み出し回路と、前記カラム線の一端に第１のスイッチ手段を介して接続された列デコーダと、前記カラム線の他端に第２のスイッチ手段を介して接続された前記判定回路とを備え、テスト動作時には、前記第１のスイッチ手段が非導通となり、前記第２のスイッチ手段が導通となり、前記読み出し回路は前記カラム線上の電位を変化させ、このカラム線上の電位と前記期待値とが前記判定回路により比較されることを特徴とする半導体装置。
【請求項１５】
前記半導体装置は前記カラム線に電源電位を与えるプリチャージ回路を備え、前記読み出し回路は前記カラム線にドレイン電極が接続され、ソース電極に前記電源電位より所定電位だけ低い電位を有する第１の制御信号が与えられ、ゲート電極が第１のノードに接続された第１のＮチャンネル型ＭＯＳトランジスタと、ドレイン電極が第２のノードに接続され、ソース電極が前記第１のノードに接続され、前記ビット線の対の内の一方のビット線にゲート電極が接続された第２のＮチャンネル型ＭＯＳトランジスタと、ドレイン電極が第３のノードに接続され、ソース電極が前記第１のノードに接続され、前記他方のビット線にゲート電極が接続された第３のＮチャンネル型ＭＯＳトランジスタと、ドレイン電極が前記電源電位または前記接地電位の内の一方の電位を有する第１のリードデータバスに接続され、ソース電極が前記第２のノードに接続され、ゲート電極が前記カラム線に接続された第４のＮチャンネル型ＭＯＳトランジスタと、ドレイン電極が前記電源電位または前記接地電位の内の他方の電位を有する第２のリードデータバスに接続され、ソース電極が前記第３のノードに接続され、ゲート電極が前記カラム線に接続された第５のＮチャンネル型ＭＯＳトランジスタと、ドレイン電極が前記第１のノードに接続され、ソース電極が接地電位に接続され、ゲート電極に第２の制御信号が与えられる第６のＮチャンネル型ＭＯＳトランジスタと、前記電源電位を与えるプリチャージ回路により構成されることを特徴とする請求項１４記載の半導体装置。
【請求項１６】
前記半導体装置は前記カラム線に電源電位を与えるプリチャージ回路を備え、前記読み出し回路は、前記カラム線にドレイン電極が接続され、ソース電極が第１のノードに接続され、ゲート電極に前記電源電位より高い電位を有する第１の制御信号が与えられる第１のＮチャンネル型ＭＯＳトランジスタと、ドレイン電極が第２のノードに接続され、ソース電極が前記第１のノードに接続され、前記ビット線の対の内の一方のビット線にゲート電極が接続された第２のＮチャンネル型ＭＯＳトランジスタと、ドレイン電極が第３のノードに接続され、ソース電極が前記第１のノードに接続され、前記ビット線の対の内の他方のビット線にゲート電極が接続された第３のＮチャンネル型ＭＯＳトランジスタと、ドレイン電極が前記電源電位または接地電位の内の一方の電位を有する第１のリードデータバスに接続され、ソース電極が前記第２のノードに接続され、ゲート電極が前記カラム線に接続された第４のＮチャンネル型ＭＯＳトランジスタと、ドレイン電極が前記電源電位または前記接地電位の内の他方の電位を有する第２のリードデータバスに接続され、ソース電極が前記第３のノードに接続され、ゲート電極が前記カラム線に接続された第５のＮチャンネル型ＭＯＳトランジスタと、ドレイン電極が前記第１のノードに接続され、ソース電極が接地電位に接続され、ゲート電極に第２の制御信号が与えられる第６のＮチャンネル型ＭＯＳトランジスタとから構成されることを特徴とする請求項１４記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、外部のテスト手段と組み合わせて動作がテストされる半導体記憶回路を備えた半導体装置、及びその半導体装置の配置、及びそのテスト方法に関するものである。
【０００２】
【従来の技術】
半導体装置の動作のテストに関して、組み込み自己テスト（Ｂｕｉｌｄ  Ｓｅｌｆ  Ｔｅｓｔ；ＢＳＴ）が知られている。このＢＳＴに関する文献として、（１）" A 45ns 64Mb DRAM with a Merged Match-line Test Architecture ", S. Mori et al, IEEE, Dige. of Tech. Papers, P. 110-111, 1991、（２）「コンピュータの設計とテスト」，藤原秀雄著，工学図書発行，Ｐ２０４ーＰ２０８、（３）「セルフテスト機能を搭載した５５ｎｓ  １６Ｍｂ  ＤＲＡＭ」，小池  他，信学技報ＳＤＭ６９ー３９，Ｐ７９ー８５，１９８９、等が公開されている。
【０００３】
また、テストに関連するＦＩＦＯ（ＦｉｒｓｔーＩｎ  ＦｉｒｓｔーＯｕｔ）回路の制御方法に関する文献として、" A Zero-Overhead Self-Timed 160ns 546 CMOS Divider ", Williams, T.E. et al, ISSCC, Dig. Of Tech. Papers, P98-99, 1991、がある。
【０００４】
【発明が解決しようとする課題】
しかしながら、上記文献に代表されるような従来の技術では、半導体記憶回路のメモリ部の大容量化に伴い、半導体装置と外部のテスト手段との間のデータ転送量が増加するので、テストに要する時間が大きくなってくる。データ転送量を緩和する方法としてデータの圧縮率を上げることも考えられるが、圧縮されたデータによるテスト結果からでは、圧縮されたデータ単位毎の良不良判定しかテストが実現できず、不良データの発生した場所の特定が困難である。このことは、大規模な容量を有する半導体記憶回路の冗長救済に影響を与える。
【０００５】
すなわち、冗長救済は、不良のメモリセルを予備のメモリセルと置き換えて救済することにより歩留まりの向上を図っているが、不良のメモリセルの場所を特定できないことは、冗長救済を困難にしてしまう、あるいは、大規模な単位毎に冗長救済が行なわれるので、冗長救済に用いられるメモリセルに無駄を生じさせてしまう。
【０００６】
【課題を解決するための手段】
上記に代表される課題を解決するために本願の発明者が行った種々の発明の内、代表的な発明が以下に示される。以下に示される発明以外の発明は後述する詳細な説明から理解されるであろう。
【０００７】
すなわち、外部のテスト手段と組み合わせて、その動作がテストされる半導体記憶回路を備えた半導体装置において、この半導体装置は、このテスト手段からの命令に応答してテストの種類を示すテストパターン及びそのテストパターンにより得られると予想される期待値を生成するテストパターンジェネレータと、行と列のマトリクス状に配置され、それぞれデータを記憶する複数のメモリセルを備え、テストパターンに基づいて動作し、各メモリセル内のデータを列毎に出力する半導体記憶回路と、その出力されたデータとその期待値とを比較し、その比較結果を出力する判定部と、その比較結果をアドレスデータに変換して外部のテスト手段に出力する変換部とを設けた。
【０００８】
このような構成によれば、メモリセルの不良部位が特定されるので、このテストが行われた後の工程である冗長救済工程において予備のメモリセルと効率的に置き換えられる。すなわち、冗長救済工程において不良のメモリセルのみを予備のメモリセルに置き換えることができるので、予備のメモリセルの無駄な浪費が無くなると共に、置き換えに要する時間も大幅に短くできる。
【０００９】
冗長救済工程には通常、多大な時間が必要の為、このような構成による時間の短縮は、コストの低減、製品供給までの期間の短縮等に繋がるので、半導体分野において非常に大きな効果が期待できる。また、テスト手段は不良の部位を示すアドレスデータのみを記憶できるような簡単な構成により実現可能なので、安価にテスト手段を入手することができる。
【００１０】
【発明の実施の形態】
以下、図面を参照しながらこの出願に係わる発明の実施の形態が説明される。後述される種々の実施の形態の説明では、各実施の形態として代表的な部分が中心に説明されているが、説明が省略される部分または説明が簡略化される部分については他の実施の形態の説明を参酌すれば容易に理解できるであろう。また、この説明に用いられる図面は発明の理解を助けるために概略的に示されているものである。各図面において同様の構成要素には同一の番号、符号が付され、重複する説明は省略されることもある。
【００１１】
まず、図１を用いながら第１の実施の形態が示される。この第１の実施の形態では、本発明の概略的な点が示されるのみで、個々の部分の詳細な説明は後述の他の実施の形態において説明される。
【００１２】
この半導体装置１００は、外部のテスト手段１０１により種々のテスト項目についてテストされる。例えば、そのテストには、この半導体装置の動作の良否、あるいは、不良部位の特定についてのテストが考えられる。その他にも種々のテストが考えられるが、テスト項目についてはテストの実行者により適宜、選択される。以下の各実施の形態では、半導体装置が半導体記憶回路を有し、その記憶回路についてのテストが実行される例が示されるが、本発明は他の種々の半導体集積回路のテストに適用できる。
【００１３】
このテスト手段１０１は、テストの開始を示す命令であるテスト開始コマンドの生成、テスト結果を受け取り最終的な処理を行なう等の機能を有する。
【００１４】
半導体装置１００は、そのテスト手段１０１からのテスト開始コマンドに応答してテストの種類を示すテストパターン、アドレスの指定及び制御（各部に対する制御信号）の為のテストコマンド、及び判定部において比較の基準となる期待値を生成するテストパターンジェネレータ１０２と、そのテストパターン及びテストコマンドに基づいてデータの保持及びデータの読み書きのテストが行なわれる半導体記憶回路１０３と、この半導体記憶回路１０３からカラム毎に出力される結果と期待値とを比較し、その比較結果を出力する判定部１０４と、判定部１０４から出力される比較結果をアドレスワードに変換して転送する変換部１０５とから構成されている。
【００１５】
次に、この半導体装置１００の動作が簡単に説明される。まず、テスト手段１０１よりテスト開始コマンドが出力されると、テストパターンジェネレータ１０２はそのテスト開始コマンドに応答して予めプログラムされているテストパターン、テストコマンド、期待値を生成し、テストパターンとテストコマンドを半導体記憶回路１０３に与え、期待値を判定部１０４へ与える。テストパターンとテストコマンドを受け取った半導体記憶回路１０３はデータの書き込み動作を行なった後、任意のロウ（行）で定義されるメモリセルに格納されたデータに基づいたデータを各カラム（列）毎に読み出す。カラム毎に読み出されたデータは、判定部１０４において期待値と比較される。この比較により半導体記憶回路１０３内の各メモリセルの良否判定が実現できる。この比較結果はそれぞれ変換部１０５へ与えられ、変換部１０５は、この比較結果に基づいて不良の発生した部位を示すアドレスワードを生成しテスト手段１０１に出力する。このテスト手段１０１はそのアドレスワードを記憶する。このような動作が全てのロウについて行なわれるので、テスト手段１０１には、半導体記憶回路１０３内の不良の発生した部位の全てについてのアドレスワードが格納される。
【００１６】
この格納されたアドレスワードはメモリセルの不良部位を特定するものなので、このアドレスワードに対応するメモリセルは、次の冗長救済工程において予備のメモリセルと効率的に置き換えられる。すなわち、冗長救済工程において不良のメモリセルのみを予備のメモリセルに置き換えることができるので、予備のメモリセルの無駄な浪費が無くなると共に、置き換えに要する時間も大幅に短くできる。
【００１７】
冗長救済工程には通常、多大な時間が必要の為、この実施の形態のような構成による時間の短縮は、コストの低減、製品供給までの期間の短縮等に繋がるので、半導体分野において非常に大きな効果が期待できる。また、テスト手段は不良の部位を示すアドレスデータのみを記憶できるような簡単な構成により実現可能なので、安価にテスト手段を入手することができる。
【００１８】
次に、図２を用いながら第２の実施の形態が説明される。この第２の実施形態では、上述の半導体記憶回路１０３及び判定部１０４の具体的な一構成例が示される。各カラム毎の構成は同様であるので、図２には、複数のカラムの内、任意のカラムｍ（ｍ＝１〜ｍ）についての構成が示されている。
【００１９】
この半導体記憶回路１０３は、複数のセンスアンプユニットＳＡＵ１〜ＳＡＵｎと、センスアンプユニットからデータが読み出される（データの読み出し動作）、或は、センスアンプユニットにデータを書き込む（データの書き込み動作）入出力バスＩ／Ｏｍと、データバスＤＢと、データの読み出しの動作の際、入出力バスＩ／Ｏｍ上のデータをデータバスＤＢへ出力しテスト動作の際、入出力バスＩ／Ｏｍ上のデータを判定部１０４へ出力する読み出し回路１０３Ｒｍと、データの書き込み動作の際、センスアンプユニットにＩ／Ｏバスを介してデータを書き込む書き込み回路１０３Ｗｍと、読み出し回路１０３ＲｍとデータバスＤＢとの間に配置されたスイッチ手段ＳＷｄｍ（Ｎチャンネル型ＭＯＳトランジスタ（以下ＮＭＯＳという）により構成されている）とを備える。
【００２０】
センスアンプユニットＳＡＵｎ（ｎ＝１〜ｎ、ｎ＞ｍ）は、メモリセルのデータを転送するビットライン対ＢＬｎｍと、ビットライン対ＢＬｎｍ上のデータを増幅するセンスアンプＳＡｎｍと、センスアンプＳＡｎｍとＩ／Ｏバスとの間に配置されたスイッチ手段ＳＷｎｍとから構成される。このスイッチ手段ＳＷｎｍはセンスアンプユニット選択信号φｓｎにより制御される。センスアンプＳＡｎｍはカラム線ＣＬｍに与えられるカラム信号φＣＬｍにより制御される。この場合、カラム信号がハイレベルの時、センスアンプＳＡｎｍは活性化され、増幅動作を行なう。このカラム信号はインバータ１０３Ｉｍを介してスイッチ手段ＳＷｄｍにも与えられる。この実施の形態ではＩ／Ｏバスはカラム線と同方向に配置されている。
【００２１】
判定部１０４は複数の判定回路１０４ｍ（ｍ＝１〜ｍ）から構成され（この場合、判定回路はエクスクルーシブＯＲ回路により構成されている）、各判定回路１０４ｍは読み出し回路１０３Ｒｍからの出力とテストパターンジェネレータ１０２から出力された期待値φ１０４とを比較して、その結果を出力する。
【００２２】
このカラム信号φＣＬ及びセンスアンプユニット選択信号φｓｎは、図示しないＹデコーダ、Ｘデコーダから与えられる、或はそれらのデコーダから与えられるデコード信号を基に生成されるものである。
【００２３】
次に、この構成の動作が説明されるが、読み出し動作及び書き込み動作に関しては、上述の構成と一般的な半導体記憶回路の動作とを考え合わせれば容易に理解できるので、ここではテスト動作時の説明が示される。ここでは、この半導体記憶回路１０３内の動作が主に説明されるが、上述の第１の実施の形態における動作の説明も参照すれば、本回路の動作の理解が容易になる。
【００２４】
テスト動作時には、まず、カラム線ＣＬ１〜ＣＬｍにハイレベルのカラム信号φＣＬ１〜φＣＬｍが与えられ、スイッチ手段ＳＷｄ１〜ＳＷｄｍがオフすると共に、センスアンプＳＡ１１〜ＳＡｎｍが活性化され、ビット線対ＢＬ１１〜ＢＬｎｍ上のデータが増幅される。その後、各センスアンプユニット毎（各ロウ毎に）にスイッチ手段が順番にオンされる。すなわち、まず、センスアンプユニット選択信号φｓ１に応答してスイッチ手段ＳＷ１１〜ＳＷ１ｍがオンし、センスアンプにより増幅されたデータがそれぞれ入出力バスＩ／Ｏ１〜Ｉ／Ｏｍに与えられる。その後、入出力バスＩ／Ｏ１〜Ｉ／Ｏｍ上のデータは、それぞれ読み出し回路１０３Ｒ１〜１０３Ｒｍを介して各カラム毎に判定回路１０４１〜１０４ｍに与えられる。その後、判定回路１０４１〜１０４ｍはそれぞれのデータと期待値φ１０４とを比較して、比較結果を出力する。同様に、センスアンプユニットＳＡＵ２〜ＳＡＵｎも動作することにより、各データが期待値φ１０４と比較される。
【００２５】
以上のように、センスアンプユニット選択信号により順番に各行を選択するのみで、全てのメモリセルをテストすることができるので、不良部位を短時間で特定できると共に簡単なテストが可能となる。
【００２６】
次に、図３及び図４を参照しながら第３の実施の形態が説明される。図３は変換部１０５の構成を示す図であり、図４は図３の構成をさらに詳細に示す図である。
【００２７】
この変換部１０５は、判定部１０４の良不良の判定の結果（ｍビット）をｊビット（２ｊ≧ｍ）のビットのアドレスに変換するｍ列のアドレス変換回路ブロック１０５Ａと、ｎステージのバッファ回路ブロック１０５Ｂとから構成される。
【００２８】
アドレス変換回路ブロック１０５Ａはフラグ回路ＦＬＧＡ１〜ＦＬＧＡｍと変換回路ＡＴ１〜ＡＴｍとから構成される。バッファ回路ブロック１０５Ｂはフラグ回路ＦＬＧＢ１〜ＦＬＧＢｎとから構成される。この変換部１０５のアドレス変換回路ブロック１０５Ａ及びバッファ回路ブロック１０５Ｂはクロック信号ＣＬＫに同期して動作する。
【００２９】
この変換部１０５で、は、判定部１０４の判定回路１０４ｉ（１≦ｉ≦ｍ）から出力された判定結果がデータの不良を示す場合、フラグ回路ＦＬＧＡｉが”１”というフラグを示し、そのフラグ回路ＦＬＧＡｉに対応する変換回路ＡＴｉがデータ不良の部位を特定するアドレスワードを作成する。その後、そのフラグとアドレスワードがクロックに同期して順次シフトされ、バッファ回路ＢＢに格納される。その後、バッファ回路に格納されたアドレスは連続してシリアルにテスト手段１０１に転送される。
【００３０】
以下に、図４を参照しながらより詳細な構成と動作が説明される。
【００３１】
アドレス変換回路ＡＴｉは、制御信号φ３１によりＡ端子もしくはＢ端子の内どちらか一方に与えられるデータが入力されるマルチプレクサ回路ＭＵＸー１ｉ、制御信号φ３１によりＡ端子もしくはＢ端子の内どちらか一方に与えられるデータが入力されるｊビットのマルチプレクサ回路ＭＵＸー２ｉと、回路ブロック固有のアドレスを記憶しているＲＯＭと、ｊビットのアドレスを保持するアドレス用レジスタＲＡｉとから構成される。
【００３２】
このＭＵＸー１ｉのＡ端子には、判定回路１０４ｉからの良不良の判定結果が与えられ、その判定結果が「不良」を示す場合、フラグ回路ＦＬＧＡｉが「１」というフラグを示すよう指示する信号を出力し、その判定結果が「良」を示す場合、フラグ回路ＦＬＧＡｉが「０」というフラグを示すよう指示する信号を出力し、そのＢ端子には、前段のフラグ回路ＦＬＧＡｉー１の出力が与えられ、その出力端子はフラグ回路ＦＬＧＡｉの入力に接続される。ＲＯＭｉの入力端子には判定回路１０４ｉからの良不良の判定結果が与えられ、その判定結果が「不良」を示す場合、ＲＯＭｉはｊビットのアドレスを出力し、その判定結果が「良」を示す場合、何も出力せず、その出力端子はマルチプレクサ回路ＭＵＸー２ｉのＡ端子に接続される。ＭＵＸー２ｉのＡ端子はＲＯＭｉの出力端子に接続され、そのＢ端子は、前段のアドレス用レジスタＲＡｉー１の出力に接続され、その出力端子はアドレス用レジスタＲＡｉの入力に接続される。フラグ回路ＦＬＧＡｉ及びアドレス用レジスタＲＡｉはクロック信号ＣＬＫに同期する。
【００３３】
バッファ回路ＢＢｊは、制御信号φ３２によりＡ端子もしくはＢ端子の内どちらか一方に与えられるデータが入力されるマルチプレクサ回路ＭＵＸー３ｊと、制御信号φ３２によりＡ端子もしくはＢ端子の内どちらか一方に与えられるデータが入力されるｊビットのマルチプレクサ回路ＭＵＸー４ｊと、ｊビットのアドレスを保持するアドレス用レジスタＲＢｊとから構成される。
【００３４】
このＭＵＸー３ｊのＡ端子は前段のフラグ回路ＦＬＢｊー１の出力に接続され、そのＢ端子は自ステージのフラグ回路ＦＬＧＢｊの出力に接続され、その出力端子はフラグ回路ＦＬＧＢｊの入力に接続される。ＭＵＸー４ｊのＡ端子は前段のアドレス用レジスタＢｊー１の出力に接続され、そのＢ端子は自ステージのアドレス用レジスタＢｊの出力に接続され、その出力端子はアドレス用レジスタＢｊの入力に接続される。アドレス用レジスタＢｊの出力は次段のマルチプレクサ回路ＭＵＸー４ｊ＋１の入力に接続される。フラグ回路ＦＬＧＢｊの出力は自ステージのマルチプレクサ回路ＭＵＸー３ｊのＢ端子、ゲート回路ＡＮＤｊ（この場合ＡＮＤ回路により構成される）の一方の入力端子及び次段のマルチプレクサ回路ＭＵＸー３ｊ＋１のＡ端子に接続される。このゲート回路ＡＮＤｊの他方の入力端子は次段のゲート回路ＡＮＤｊ＋１の出力端子に接続されている。ただし、ｎ番目の最終ステージにおける制御信号φ３２はフラグ回路ＦＬＧＢｎの出力がそのまま用いられる。また、１段目のステージのマルチプレクサ回路ＭＵＸー３１及びＭＵＸー４１の各Ａ端子には、それぞれ、変換回路ブロック１０５Ａの最終段のフラグ回路ＦＬＡｍの出力、アドレス用レジスタＲＡｎの出力が与えられる。このフラグ回路ＦＬＢｊ及びアドレス用レジスタＲＢｊはクロック信号ＣＬＫに同期する。
【００３５】
次に、この形態における動作が説明される。この動作をより理解する為、上述の第１及び第２の実施の形態における動作の説明が参酌される。
【００３６】
まず、制御信号φ３１のレベルがハイになると、マルチプレクサ回路ＭＵＸ−１ｉ及びＭＵＸ−２ｉのＡ端子に与えられるデータが入力される。
【００３７】
この場合、判定回路１０４ｉの判定結果が「不良」を示す場合、マルチプレクサ回路ＭＵＸ−１ｉは、フラグ回路ＦＬＧＡｉー１が、”１”というフラグを示すよう指示する信号を出力する。マルチプレクサ回路ＭＵＸ−２ｉはＲＯＭｉから固有のｊビットのアドレスが入力され、そのアドレスをアドレス用レジスタＲＡｉに与える。
【００３８】
一方、判定回路１０４ｉの判定結果が「良」を示す場合、マルチプレクサ回路ＭＵＸ−１ｉは、フラグ回路ＦＬＧＡｉー１が、”０”というフラグを示すよう指示する信号を出力する。マルチプレクサ回路ＭＵＸ−２ｉにはＲＯＭｉからアドレスが入力されないので、アドレス用レジスタＲＡｉは初期状態を維持する。
【００３９】
次に、制御信号φ３１のレベルがロウになると、マルチプレクサ回路ＭＵＸ−１ｉ及びＭＵＸ−２ｉのＢ端子に与えられるデータが入力される。この場合、マルチプレクサ回路ＭＵＸ−１ｉのＢ端子には、クロック信号ＣＬＫに同期して前段のフラグ回路ＦＬＧＡｉ−１のフラグが与えられ、マルチプレクサ回路ＭＵＸ−１ｉはそのフラグに応じて、自段のフラグ回路ＦＬＧＡｉが”１”または”０”を示すよう指示する信号を出力する。同様にフラグ回路ＦＬＧＡｉの出力は次段のマルチプレクサ回路ＭＵＸ−１ｉ＋１のＢ端子に与えられる。マルチプレクサ回路ＭＵＸ−２ｉのＢ端子には、クロック信号ＣＬＫに同期して前段のアドレス用レジスタＲＡｉ−１に格納されているアドレスが与えられ、マルチプレクサ回路ＭＵＸ−２ｉはそのアドレスを自段のアドレス用レジスタＲＡｉに与える。同様にアドレス用レジスタＲＡｉの出力は次段のマルチプレクサ回路ＭＵＸ−２ｉ＋１のＢ端子に与えられる。
【００４０】
同様に、以降、クロック信号ＣＬＫに同期して（１クロック毎に）、フラグの情報とそのフラグに対応するアドレス情報が順次シフトしていく。
【００４１】
次に、このようにシフトされた情報は、バッファ回路ブロック１０５Ｂに与えられ、バッファ回路ブロック１０５Ｂ内のｎ段のバッファ回路ＢＢ１〜ＢＢｎを順次シフトされる。この動作についての説明が示される。
【００４２】
ｎ段のバッファ回路ＢＢ１〜ＢＢｎでは、初期状態では制御信号Φ３２がロウレベルになっているので、バッファ回路ＢＢ１〜ＢＢｎ内のマルチプレクサ回路ＭＵＸ−３１〜３ｎ及びマルチプレクサ回路ＭＵＸ−４１〜４ｎのＡ端子に与えられるデータが入力される。
【００４３】
この場合も、上述のアドレス変換回路ブロックにおけるデータのシフトされる例と同様に、フラグ回路ＦＬＧＡｍから与えられたフラグがマルチプレクサ回路ＭＵＸ−３１のＡ端子に、アドレス用レジスタＲＡｎから与えられたアドレスがマルチプレクサ回路ＭＵＸ−４１のＡ端子にそれぞれ与えられた後、クロック信号ＣＬＫに同期して、１クロック毎に１段づつシフトされていく。
【００４４】
その後、最終ステージのフラグ回路ＦＬＧＢｎにフラグ”１”を示す情報（すなわち、不良データを示す情報）が入力された場合、そのフラグ回路ＦＬＧＢｎからの出力（制御信号φ３２に相当）がハイレベルになり、最終ステージのマルチプレクサ回路ＭＵＸ−３ｎ及びマルチプレクサ回路ＭＵＸ−４ｎのＢ端子が選択されるので、マルチプレクサ回路ＭＵＸ−３ｎ及びＭＵＸ−４ｎは前ステージのフラグ回路ＦＬＧＢｎー１及びアドレス用レジスタＲＢｎー１からの出力を受け付けなくなる。その結果、最終ステージのフラグ回路ＦＬＧＢｎ及びアドレス用レジスタＲＢｎには、それぞれ、不良を示すフラグ”１”とその不良部位に対応するアドレスが格納されることになる。同様に、ｎー１のステージのフラグ回路ＦＬＧＢｎー１にフラグ”１”を示す情報（すなわち、不良データを示す情報）が入力された場合、そのフラグ回路ＦＬＧＢｎー１からの出力と最終ステージのフラグ回路ＦＬＧＢｎからの出力とによりゲート回路ＡＮＤｎはハイレベルの制御信号φ３２を出力し、ｎー１のステージのマルチプレクサ回路ＭＵＸ−３ｎー１及びマルチプレクサ回路ＭＵＸ−４ｎー１のＢ端子が選択されるので、マルチプレクサ回路ＭＵＸ−３ｎー１及びＭＵＸ−４ｎー１は前ステージのフラグ回路ＦＬＧＢｎー２及びアドレス用レジスタＲＢｎー２からの出力を受け付けなくなる。その結果、ｎー１ステージのフラグ回路ＦＬＧＢｎー１及びアドレス用レジスタＲＢｎー１には、それぞれ、２番目の不良を示すフラグ”１”とその不良部位に対応するアドレスが格納されることになる。
【００４５】
このような動作を繰り返すことにより、ｍ段の変換回路部１０５Ａのデータがｍ発のクロック信号ＣＬＫでバッファ回路部１０５Ｂに全てシフトされる。このｍ段の変換回路部１０５Ａのデータはｍ段の判定回路１０４に対応しており、すなわち、半導体記憶回路１０３のｍ列のカラムに対応しているので、これらの一連の動作により、不良の発生したメモリセルを示すアドレスが全てバッファ回路内に格納されたことになる。
【００４６】
その後、バッファ回路部１０５Ｂに格納された全アドレスがテスト手段１０１へ連続してシリアルに出力される。
【００４７】
以上のように、このような構成によれば、不良の発生したメモリセルのアドレスのみが特定されて、連続的にテスト手段へ出力されるので、以降の冗長救済工程におけるテスト時間が大幅に短縮される。また、テスト手段は不良の部位を示すアドレスデータのみを記憶できるような簡単な構成により実現可能なので、安価にテスト手段を入手することができる。
【００４８】
次に、図５及び図６を参照しながら第４の実施の形態が説明される。図３は変換回路ブロック１０５Ａの他の構成例である変換回路ブロック１０５Ａ’を示す図であり、図６は図５の構成をさらに詳細に示す図である。以下の説明を理解する上で、上述の第３の実施の形態の説明が参考にされる。
【００４９】
この変換回路ブロック１０５Ａ’は基本的には上述の変換回路１０５Ａと同様の機能を有するものである。この変換回路ブロック１０５Ａ’を構成する変換回路ＡＴ’ｉについての説明が以下に示される。
【００５０】
アドレス変換回路ＡＴ’ｉは、制御信号φ４１によりＡ端子もしくはＢ端子の内どちらか一方に与えられるデータが入力され、出力端子Ｃからデータを出力するｊビットのマルチプレクサ回路ＭＵＸー５ｉ、回路ブロック固有のアドレスを記憶しているＲＯＭｉと、ｊビットのアドレスを保持するアドレス用レジスタＲＡｉと、制御信号φ４２により判定回路１０４ｉの判定結果が入力され得る入力状態、もしくは、格納しているデータを次段のアドレス変換回路ＡＴ’ｉ＋１に転送するランニング状態を選択するハンドシェイク制御回路ＨＳｉとから構成される。
【００５１】
このＲＯＭｉの入力端子には判定回路１０４ｉからの良不良の判定結果が与えられ、その出力端子はマルチプレクサ回路ＭＵＸー５ｉのＡ端子に接続される。
【００５２】
このＭＵＸー５ｉのＢ端子には、前段のアドレス用レジスタＲＡｉー１の出力が与えられ、その出力端子は自段のアドレス用レジスタＲＡｉの入力に接続される。
【００５３】
ハンドシェイク制御回路ＨＳｉの入力端子Ｔには判定回路１０４ｉから良不良を示す判定結果が入力され、入力端子Ａは前段のハンドシェイク制御回路ＨＳｉー１の出力端子Ｂに接続され（出力端子Ｂは次段のハンドシェイク制御回路ＨＳｉ＋１の入力端子Ａに接続される）、出力端子Ｃは前段のハンドシェイク制御回路ＨＳｉー１の入力端子Ｄに接続され（出力端子Ｄは次段のハンドシェイク制御回路ＨＳｉ＋１の出力端子Ｃに接続される）、出力端子Ｅは前段のハンドシェイク制御回路ＨＳｉー１の入力端子Ｆに接続される（入力端子Ｆは次段のハンドシェイク制御回路ＨＳｉ＋１の出力端子Ｅに接続される）。また、出力端子Ｂはマルチプレクサ回路ＭＵＸー５ｉに接続され、その出力が制御信号φ４１としてマルチプレクサ回路ＭＵＸー５ｉに与えられる。このハンドシェイク制御回路ＨＳは次段のハンドシェイク制御回路ＨＳの状態を検知し、その検知結果に応じて自段に格納された情報を転送するか否かを判断する機能を有するものである。
【００５４】
このマルチプレクサ回路ＭＵＸー５ｉとＲＯＭｉの具体的な接続構成が図６に示されている。
【００５５】
ＲＯＭｉは、マルチプレクサ回路ＭＵＸー５ｉのＡ端子に接続され、コンタクトの有無により接続または非接続とされるコンタクトロムＣＲと、このコンタクトロムＣＲにドレイン電極が接続され、ソース電極が電源電位Ｖｃｃに接続され、ゲート電極が判定回路１０４ｉの出力に接続されるＰチャンネル型ＭＯＳトランジスタ（以下ＰＭＯＳという）４１とを備えている。
【００５６】
マルチプレクサ回路ＭＵＸー５ｉは、コンタクトロムＣＲに接続されるＡ端子と、Ｂ端子とＣ端子との間に接続され、ＮＭＯＳとＰＭＯＳとか構成されるトランスファー回路であって、そのＰＭＯＳのゲート電極には制御信号φ４１が与えられ、ＮＭＯＳのゲート電極にはインバータＩ４１を介して制御信号φ４１が与えられるトランスファー回路と、Ａ端子と接地電位ＧＮＤとの間に接続されたＮＭＯＳ４１とを備える。このＮＭＯＳ４１のゲート電極には初期化信号φＩｎｉが与えられる。
【００５７】
次に、以上の回路における動作が説明される。
【００５８】
まず、制御信号φ４２がハイレベルになると、ハンドシェイク制御回路ＨＳｉは入力モードとなり、出力端子Ｂから制御信号φ４１を出力する。その制御信号φ４１に応じてマルチプレクサ回路ＭＵＸー５ｉのＡ端子が選択される。ここで、判定回路１０４ｉの判定結果が「不良」を示す場合、ＲＯＭｉに格納されているｊビットのアドレスが読み出され、マルチプレクサ回路ＭＵＸー５ｉのＡ端子に与えられる。マルチプレクサ回路ＭＵＸー５ｉのＡ端子は、制御信号φ４１により選択されているので、Ａ端子に与えられたアドレスがＣ端子より出力され、アドレス用レジスタＲＡｉに格納される。この判定回路１０４ｉの判定結果が「不良」を示す場合、ハンドシェイク制御回路ＨＳｉに情報”１”が書き込まれる。
【００５９】
一方、判定回路１０４ｉの判定結果が「良」を示す場合、ＲＯＭｉからのアドレスは全て”０”になり、ハンドシェイク制御回路ＨＳｉには情報”０”が書き込まれる。
【００６０】
次に、制御信号φ４２がロウレベルになると、ハンドシェイク制御回路ＨＳｉがランニングモードになる。このランニングモードになると、情報”０”が書き込まれているハンドシェイク制御回路ＨＳｉは出力端子Ｂから出力されている制御信号φ４１がロウレベルに遷移する。この制御信号φ４１に遷移に応答してマルチプレクサ回路ＭＵＸー５ｉのＢ端子が選択される。そして、マルチプレクサ回路ＭＵＸー５ｉは前段のアドレス用レジスタＲＡｉ−１に格納されていたアドレスを受取り、自段のアドレス用レジスタＲＡｉにそのアドレスが格納される。同時に、ハンドシェイク制御回路ＨＳｉは前段のハンドシェイク制御回路ＨＳｉー１に書き込まれていた情報を受け取る。
【００６１】
この場合、次段のハンドシェイク制御回路ＨＳｉ＋１に情報”０”が書き込まれ、自段のハンドシェイク制御回路ＨＳｉに情報”１”が書き込まれていると、アドレス用レジスタＲＡｉとハンドシェイク制御回路ＨＳｉとからデータが出力された後、制御信号φ４１がロウレベルになり、アドレス用レジスタＲＡｉに前段のアドレス用レジスタＲＡｉー１の出力が与えられると共に、自段のハンドシェイク制御回路ＨＳｉは前段のハンドシェイク制御回路ＨＳｉー１に書き込まれている情報を受け取る。
【００６２】
ｍ段の変換部１０５Ａ’の最終段のハンドシェイク制御回路ＨＳｍから自段のハンドシェイク制御回路ＨＳｉまでに情報”１”が書き込まれると、制御信号φ４１はハイレベルのまま保持され、前段からのアドレス及び情報の入力が受け付けられなくなる。
【００６３】
このように動作することにより、不良の発生した部位に対応する複数のアドレスのみが最終段のハンドシェイク制御回路ＨＳｍに対応するアドレス用レジスタＲＡｍから順々に格納されていく。
【００６４】
その後、上述の第３の実施の形態と同様に不良部位を示すアドレスデータが連続的にシリアルにテスト手段１０１へ出力される。
【００６５】
本実施の形態によれば、第３の実施の形態により得られる効果に加え、ハンドシェイク制御回路が次段のハンドシェイク制御回路の状態を検知して動作することができるので、第３の実施の形態で説明したようなｍ発のクロック信号を待つことなく、クロック信号に独立してアドレスデータを転送することができる。従って、より高速な動作が可能となる。
【００６６】
次に、図７乃至図１２を参照しながら第５の実施の形態が説明される。ここでは、上述の第４の実施の形態におけるハンドシェイク制御回路の具体的な構成例が示される。
【００６７】
このハンドシェイク制御回路は、制御信号φ４２が入力に与えられるインバータＩ５１と、判定回路１０４ｉに接続される入力端子Ｔとノード５１との間に接続されるトランスファーゲート回路Ｉ５２であって、このトランスファーゲート回路Ｉ５２はＮＭＯＳとＰＭＯＳから成り、ＮＭＯＳのゲート電極に制御信号φ４２が与えられ、ＰＭＯＳのゲート電極がインバータ回路Ｉ５１の出力に接続されるトランスファーゲート回路Ｉ５２と、入力端子Ａとノード５１との間に接続されるトランスファーゲート回路Ｉ５３であって、このトランスファーゲート回路Ｉ５３はＮＭＯＳとＰＭＯＳから成り、ＰＭＯＳのゲート電極に制御信号φ４２が与えられ、ＮＭＯＳのゲート電極がインバータ回路Ｉ５１の出力に接続されるトランスファーゲート回路Ｉ５３と、ノード５１にドレイン電極が接続され、ソース電極が接地電位Ｖｓｓに接続され、ゲート電極に初期化信号φＩｎｉが与えられるＮＭＯＳ５１と、α端子がノード５１に接続され、β端子が入力端子Ｄに接続され、γ端子がノード５２に接続されたＣエレメント回路Ｉ５４（具体回路が図８に示される）と、α端子がノード５２に接続され、β端子が入力端子Ｆに接続され、γ端子が出力端子Ｂに接続されたＣエレメント回路Ｉ５５（具体回路が図８に示される）と、ノード５２にドレイン電極が接続され、ソース電極が接地電位Ｖｓｓに接続され、ゲート電極に初期化信号φＩｎｉが与えられるＮＭＯＳ５２と、ノード５１に接続される出力端子Ｃと、ノード５２に接続される出力端子Ｅとから構成されている。
【００６８】
入力端子Ａは前段のハンドシェイク制御回路の出力端子Ｂに接続され、出力端子Ｄは次段のハンドシェイク制御回路の出力端子Ｃに接続さ、入力端子Ｆは次段のハンドシェイク制御回路の出力端子Ｅに接続される。
【００６９】
Ｃエレメント回路Ｉ５４、Ｉ５５は、図８に示されるように電源電位ＶｃｃとノードＮ５３との間に直列に接続されているＰＭＯＳ５１、５２と、ノードＮ５３と接地電位Ｖｓｓとの間に直列に接続されているＮＭＯＳ５３、５４と、ノードＮ５３とγ端子との間に接続されるインバータＩ５６と、ＰＭＯＳ５１及びＮＭＯＳ５４のゲート電極とβ端子との間に接続されるインバータＩ５７とを有し、ＰＭＯＳ５２及びＮＭＯＳ５３のゲート電極にはα端子が接続される。
【００７０】
次に、このハンドシェイク制御回路の動作が説明される。
【００７１】
まず、初期化信号φＩｎｉがハイレベルになると、ノードＮ５１とノードＮ５２とが接地電位レベルＶｓｓになる。次に、入力モードになり制御信号φ４２がハイレベルになると、トランスファーゲート回路Ｉ５２がオンし、トランスファーゲート回路Ｉ５３がオフする。そうすると、判定回路１０４ｉからの良否を示す判定結果がノードＮ５１に現れる。
【００７２】
その後、ランニングモードになり、制御信号φ４２がロウレベルになると、トランスファーゲート回路Ｉ５２がオフし、トランスファーゲート回路Ｉ５３がオンする。
【００７３】
ここで、自段のノードＮ５１に「不良」を表す判定結果、データ”１”（ハイレベル）が現れ、かつ、次段のノードＮ５１に「良」を表す判定結果、データ”０”（ロウレベル）が現れている場合、入力モード時には、自段の入力端子Ｄはロウレベルであるので、Ｃエレメント回路Ｉ５４のＮＭＯＳ５４及びＮＭＯＳ５３がオンするので、ノードＮ５２がハイレベルとなる。つまり、ノード５１に現れた判定結果であるデータ”１”がノードＮ５２に移動したこととなる。
【００７４】
さらに、次段のノードＮ５２もロウレベルであるので、自段のＣエレメント回路Ｉ５５も同様に動作し、ノードＮ５２のデータ”１”が出力端子Ｂまで移動する。
【００７５】
ランニングモードでは、次段のノードＮ５１にデータ”１”が移動するので、自段の入力端子Ｄがハイレベルとなる。その結果、Ｃエレメント回路Ｉ５４のＮＭＯＳ５４はオフする。この時、前段の出力端子Ｂから与えられるデータが”０”の場合、自段のノードＮ５１はデータ”０”を示すロウレベルになる。一方、前段の出力端子Ｂから与えられるデータが”１”の場合、自段のノードＮ５１はデータ”１”を示すハイレベルになる。
【００７６】
自段のノードＮ５１がデータ”０”を示すロウレベルの場合は、自段の出力端子Ｄがハイレベルになることにより、自段のノードＮ５２がデータ”０”を示すロウレベルになる。自段のノードＮ５１がデータ”１”を示すハイレベルの場合は、自段の出力端子Ｄがハイレベルになる前に、自段のノードＮ５２がデータ”０”を示すロウレベルになる。
【００７７】
また、自段のノードＮ５１がデータ”１”を示すロウレベルの場合は、前段のＣエレメント回路Ｉ５４のＮＭＯＳ５４もオフするので、自段のノードＮ５１はデータ”１”を保持し、次段のノードＮ５１がデータ”０”を示すロウレベルになった時に、自段のデータ”１”が移動し始める。
【００７８】
このような動作を繰り返すことにより、データ”１”を示す判定結果のみが最終ステージの方から順に格納されていく。
【００７９】
本実施の形態のようなハンドシェイク制御回路によれば、次段のハンドシェイク制御回路の状態を検知してデータを転送する為、データ”１”を示す判定結果（すなわち、不良を示す判定結果）が少ない場合、高速にデータを収集することができる。ここでは、ハンドシェイク制御回路はアドレスの高速転送に用いられたが、画像データの圧縮等に適用することも可能である。
【００８０】
次に、このハンドシェイク制御回路の他の例が図９及び図１０を参照しながら説明される。
【００８１】
このハンドシェイク制御回路は、制御信号φ４２が入力に与えられるインバータＩ６１と、判定回路１０４ｉに接続される入力端子Ｔとノード６０（入力端子Ａ）との間に接続されるトランスファーゲート回路Ｉ６２であって、このトランスファーゲート回路Ｉ６２はＮＭＯＳとＰＭＯＳから成り、ＮＭＯＳのゲート電極に制御信号φ４２が与えられ、ＰＭＯＳのゲート電極がインバータ回路Ｉ６１の出力に接続されるトランスファーゲート回路Ｉ６２と、ドレイン電極がノード６０に接続され、ソース電極が電源電位Ｖｃｃに接続され、ゲート電極に初期化信号φＩｎｉが与えられるＰＭＯＳ６１と、入力がノードＮ６０に接続され出力がノードＮ６１に接続されているインバータＩ６３と、α端子がノード６１に接続され、β端子がノードＮ６３（入力端子Ｄ）に接続され、γ端子がノード６２に接続され、σ端子に制御信号φ４２が与えられ、η端子がノード６７に接続されたＣエレメント回路Ｉ６４（具体回路が図１０に示される）と、入力がノードＮ６２に接続され出力がノードＮ６４に接続されているインバータＩ６５と、α端子がノード６４に接続され、β端子がノードＮ６５（入力端子Ｆ）に接続され、γ端子がノード６６（出力端子Ｂ）に接続され、σ端子に制御信号φ４２が与えられ、η端子がノード６７に接続されたＣエレメント回路Ｉ６６（具体回路が図１０に示される）と、ノード６２にドレイン電極が接続され、ソース電極が電源電位Ｖｃｃに接続され、ゲート電極に初期化信号φＩｎｉが与えられるＰＭＯＳ６２とから構成されている。
【００８２】
入力端子Ａは前段のハンドシェイク制御回路の出力端子Ｂに接続され、出力端子Ｄは次段のハンドシェイク制御回路の出力端子Ｃに接続さ、入力端子Ｆは次段のハンドシェイク制御回路の出力端子Ｅに接続される。
【００８３】
Ｃエレメント回路Ｉ６４、Ｉ６６は、図１０に示されるように電源電位ＶｃｃとノードＮ６２との間に直列に接続されているＰＭＯＳ６３、６４、６５と、ノードＮ６２と接地電位Ｖｓｓとの間に直列に接続されているＮＭＯＳ６０、６１、６２と、ＰＭＯＳ６４及びＮＭＯＳ６１のゲート電極とβ端子との間に接続されるインバータＩ６７とを有し、ＰＭＯＳ６５及びＮＭＯＳ６０のゲート電極にはα端子が接続され、ＰＭＯＳ６３のゲート電極にはσ端子が接続され、ＮＭＯＳ６２のゲート電極にはη端子が接続される。
【００８４】
次に、このハンドシェイク制御回路の動作が説明される。
【００８５】
まず、初期化信号φＩｎｉがローレベルになると、ノードＮ６０とノードＮ６２とが電源電位レベルＶｃｃになる。次に、入力モードになり制御信号φ４２がハイレベルになると、トランスファーゲート回路Ｉ５２がオンし、Ｃエレメント回路Ｉ６４、Ｉ６６がオフする。そうすると、判定回路１０４ｉからの良否を示す判定結果がノードＮ６０に現れる。
【００８６】
その後、ランニングモードになり、制御信号φ４２がロウレベルになると、トランスファーゲート回路Ｉ５２がオフし、Ｃエレメント回路Ｉ６４、Ｉ６６がオンする。
【００８７】
ここで、ノードＮ６１に「不良」を表すデータ”１”を保存するためにノードＮ６０にデータ”０”が取り込まれ、次段のノードＮ６１にデータ”０”を保存するために、次段のノードＮ６０にデータ”１”が入力される場合、入力モード時には、自段のノードＮ６３はデータ”０”なので、Ｃエレメント回路Ｉ６４のＮＭＯＳ６０、６１、６２がオンする。従って、ノードＮ６２がローレベル、ノードＮ６４がハイレベルになるので、ノードＮ６１のデータ”１”がノードＮ６４に移動したことになる。
【００８８】
さらに、次段のノードＮ６４もデータ”１”であるので、自段のＣエレメント回路Ｉ６６も同様にノードＮ６４のデータ”１”が次段のノードＮ６１まで移動する。
【００８９】
ランニングモードでは、次段のノードＮ６１にデータ”１”が移動するので、自段のノードＮ６３（入力端子Ｄ）がハイレベルとなる。その結果、Ｃエレメント回路Ｉ６４のＮＭＯＳ６１はオフする。この時、前段の出力端子Ｂから与えられるデータが”１”の場合、自段のノードＮ６１はデータ”０”を示すロウレベルになる。一方、前段の出力端子Ｂから与えられるデータが”０”の場合、自段のノードＮ６１はデータ”１”を示すハイレベルになる。
【００９０】
自段のノードＮ６１がデータ”０”を示すロウレベルの場合は、自段のノードＮ６３（出力端子Ｄ）がハイレベルになることにより、自段のノードＮ６４(出力端子Ｅ）がデータ”０”を示すロウレベルになる。自段のノードＮ６１がデータ”１”を示すハイレベルの場合は、自段のノードＮ６３（出力端子Ｄ）がハイレベルになる前に、自段のノードＮ６４がデータ”１”を示すハイレベルになる。
【００９１】
また、自段のノードＮ６１がデータ”１”を示すハイレベルの場合は、前段のＣエレメント回路Ｉ６４のＮＭＯＳ６１もオフするので、自段のノードＮ６１はデータ”１”を保持し、次段のノードＮ６１がデータ”０”を示すロウレベルになった時に、自段のデータ”１”が移動し始める。
【００９２】
このような動作を繰り返すことにより、データ”１”を示す判定結果のみが最終ステージの方から順に格納されていく。
【００９３】
このような構成によれば、前述のような効果に加え、初期状態から動作時に移行する時のレベルの衝突がなく、さらに、トランスファーゲートがデータ伝送経路にない為、高速で安定した動作が期待できる。
【００９４】
次に、このハンドシェイク制御回路のさらなる他の例が図１１及び図１２を参照しながら説明される。
【００９５】
このハンドシェイク制御回路は、制御信号φ４２が入力に与えられるインバータＩ７１と、判定回路１０４ｉに接続される入力端子Ｔとノード７０（入力端子Ａ）との間に接続されるトランスファーゲート回路Ｉ７２であって、このトランスファーゲート回路Ｉ７２はＮＭＯＳとＰＭＯＳから成り、ＮＭＯＳのゲート電極に制御信号φ４２が与えられ、ＰＭＯＳのゲート電極がインバータ回路Ｉ６７の出力に接続されるトランスファーゲート回路Ｉ７２と、ドレイン電極がノード７０に接続され、ソース電極が電源電位Ｖｃｃに接続され、ゲート電極に初期化信号φＩｎｉが与えられるＰＭＯＳ７１と、入力がノードＮ７０に接続され出力がノードＮ７１に接続されているインバータＩ７３と、α端子がノード７１に接続され、β端子がノード７３（入力端子Ｄ）に接続され、γ端子がノード７２に接続され、η端子がノード７７に接続されたＣエレメント回路Ｉ７４（具体回路が図１２に示される）と、入力がノードＮ７２に接続され出力がノードＮ７４に接続されているインバータＩ７５と、α端子がノード７４に接続され、β端子がノードＮ７５（入力端子Ｆ）に接続され、γ端子がノード７６（出力端子Ｂ）に接続され、η端子がノード７７に接続されたＣエレメント回路Ｉ７６（具体回路が図１２に示される）と、ノード７２にドレイン電極が接続され、ソース電極が電源電位Ｖｃｃに接続され、ゲート電極に初期化信号φＩｎｉが与えられるＰＭＯＳ７２とから構成されている。
【００９６】
入力端子Ａは前段のハンドシェイク制御回路の出力端子Ｂに接続され、出力端子Ｄは次段のハンドシェイク制御回路の出力端子Ｃに接続さ、入力端子Ｆは次段のハンドシェイク制御回路の出力端子Ｅに接続される。
【００９７】
Ｃエレメント回路Ｉ７４、Ｉ７６は、図１２に示されるように電源電位ＶｃｃとノードＮ７２との間に直列に接続されているＰＭＯＳ７４、７５と、ノードＮ７２と接地電位Ｖｓｓとの間に直列に接続されているＮＭＯＳ７０、７１、７２と、ＰＭＯＳ７４及びＮＭＯＳ７１のゲート電極とβ端子との間に接続されるインバータＩ７７とを有し、ＰＭＯＳ７５及びＮＭＯＳ７０のゲート電極にはα端子が接続され、ＮＭＯＳ７２のゲート電極にはη端子が接続される。
【００９８】
次に、このハンドシェイク制御回路の動作が説明される。
【００９９】
まず、初期化信号φＩｎｉがローレベルになると、ノードＮ７０とノードＮ７２とが電源電位レベルＶｃｃになる。次に、入力モードになり制御信号φ４２がハイレベルになると、トランスファーゲート回路Ｉ７２がオンし、Ｃエレメント回路Ｉ７４、Ｉ７６がオフする。そうすると、判定回路１０４ｉからの良否を示す判定結果がノードＮ７０に現れる。
【０１００】
その後、ランニングモードになり、制御信号φ４２がロウレベルになると、トランスファーゲート回路Ｉ７２がオフし、Ｃエレメント回路Ｉ７４、Ｉ７６がオンする。
【０１０１】
ここで、ノードＮ７１に「不良」を表すデータ”１”を保存するためにノードＮ７０にデータ”０”が取り込まれ、次段のノードＮ７１にデータ”０”を保存するために、次段のノードＮ７０にデータ”１”が入力される場合、入力モード時には、自段のノードＮ７３はデータ”０”なので、Ｃエレメント回路Ｉ７４のＮＭＯＳ７０、７１、７２がオンする。従って、ノードＮ７２がローレベル、ノードＮ７４がハイレベルになるので、ノードＮ７１のデータ”１”がノードＮ７４に移動したことになる。
【０１０２】
さらに、次段のノードＮ７４もデータ”１”であるので、自段のＣエレメント回路Ｉ７６も同様にノードＮ７４のデータ”１”が次段のノードＮ７１まで移動する。
【０１０３】
ランニングモードでは、次段のノードＮ７１にデータ”１”が移動するので、自段のノードＮ７３（入力端子Ｄ）がハイレベルとなる。その結果、Ｃエレメント回路Ｉ７４のＮＭＯＳ７１はオフする。この時、前段の出力端子Ｂから与えられるデータが”１”の場合、自段のノードＮ７１はデータ”０”を示すロウレベルになる。一方、前段の出力端子Ｂから与えられるデータが”０”の場合、自段のノードＮ７１はデータ”１”を示すハイレベルになる。
【０１０４】
自段のノードＮ７１がデータ”０”を示すロウレベルの場合は、自段のノードＮ７３（出力端子Ｄ）がハイレベルになることにより、自段のノードＮ７４(出力端子Ｅ）がデータ”０”を示すロウレベルになる。自段のノードＮ７１がデータ”１”を示すハイレベルの場合は、自段のノードＮ７３（出力端子Ｄ）がハイレベルになる前に、自段のノードＮ７４がデータ”１”を示すハイレベルになる。
【０１０５】
また、自段のノードＮ５１がデータ”１”を示すハイレベルの場合は、前段のＣエレメント回路Ｉ７４のＮＭＯＳ７１もオフするので、自段のノードＮ７１はデータ”１”を保持し、次段のノードＮ７１がデータ”０”を示すロウレベルになった時に、自段のデータ”１”が移動し始める。
【０１０６】
このような動作を繰り返すことにより、データ”１”を示す判定結果のみが最終ステージの方から順に格納されていく。
【０１０７】
このような構成によれば、前述のような効果に加え、ハイレベルまたはローレベルの一方のレベルを利用する場合、ハンドシェイク制御回路の素子数を減らすことが可能となり、かつ、トランスファーゲートがデータ伝送経路にない為、高速で安定した動作が期待できる。さらに、初期状態において主要な伝送経路上の全てのノードのレベルが確定しているので、より安定な動作が期待できる。
【０１０８】
以上のような本実施の形態におけるハンドシェイク制御回路の構成によれば、高速なデータ収集、さらに高速動作を保ちつつ安定な動作の実現、さらに高速かつ安定な動作を保ちつつ素子数の低減が実現できる。
【０１０９】
ここでは、ハンドシェイク制御回路はアドレスの高速転送に用いられたが、画像データの圧縮等に適用することも可能である。
【０１１０】
次に、図１３乃至図１６を参照しながら第６の実施の形態が説明される。図１３は本発明の半導体装置のウェハ上のレイアウトに関する実施の形態を示すものであり、図１４はその半導体装置の内部の構成を具体的に示したものである。ここでの各部の詳細な構成及び動作については上述の実施の形態が参照できる。図１５は、この実施の形態における接続部を詳細に示したものである。図１６は、各部の動作の関係を示すタイミングチャートであり、このタイミングチャートは上述の実施の形態における動作を理解する上でも用いることができる。
【０１１１】
図１３に示されるように半導体ウェハＳＵ上には、上述の半導体記憶回路１０３のようなテストの対象となるターゲットデバイスＤＵＴ１０、ＤＵＴ１１・・・が複数配置されている。このターゲットデバイスＤＵＴ１０、ＤＵＴ１１・・・の各々に隣接して、上述のテストパターンジェネレータ１０２、判定部１０４及び変換部１０５等から成るテストマネージメントデバイスＴＭＵ１０、ＴＭＵ１１・・・が配置されている。これらターゲットデバイスとテストマネージメントデバイスとは、後のスクライブ工程において切断領域となるスクライブラインＳＬ１０により区切られている。
【０１１２】
これらターゲットデバイスとテストマネージメントデバイスとはスクライブラインＳＬ１０上を介して形成された接続手段Ｗにより各々接続され、両者間のデータ及び制御信号等の転送が行われる。
【０１１３】
図１４にターゲットデバイスＤＵＴ１０とテストマネージメントデバイスＴＭＵ１０との構成が具体的に示される。
【０１１４】
テストマネージメントデバイスＴＭＵ１０は、テスト手段１０１から入力パッドＰＩ１０、１１・・・を介して種々の命令を受け取るインターフェイスＥＩｎｔ１０とテスト手段１０１へ出力パッドＰＯ１０、１１・・・を介してデータを出力するインターフェイスＥＩｎｔ１１と、インターフェイスＥＩｎｔ１０から命令を受け取るテストパターンジェネレータ１０２と、テストパターンジェネレータ１０２からの命令をターゲットデバイスＤＵＴ１０へ与えるインターフェイスＴＩｎｔ１０と、ターゲットデバイスＤＵＴ１０からデータを受け取るインターフェイスＴＩｎｔ１１と、判定部１０４と、変換部１０５とから構成されている。
【０１１５】
このテストパターンジェネレータ１０２は上述の説明のとおり、テスト手段１０１からのテスト開始コマンドに応答してテストパターン及びテストコマンドをインターフェイスＴＩｎｔ１０に与えると共に、期待値を判定部１０４に与える。
【０１１６】
インターフェイスＴＩｎｔ１０は接続手段Ｗ１０によりターゲットデバイスＤＵＴ１０のインターフェイスＴＩ１０に接続される。このインターフェイスＴ１０に与えられたテストパターン及びテストコマンドに従って、半導体記憶回路１０３はテストされ、そのテストの結果を示すデータが上述の実施の形態において説明したとおり、インターフェイスＴＭ１０に与えられる。インターフェイスＴＭ１０に与えられたデータは接続手段Ｗ１１を介してインターフェイスＴＩｎｔ１１に与えられる。
【０１１７】
インターフェイスＴＩｎｔ１１に与えられたデータは、判定部１０４により基準値と比較され、その結果が判定結果として変換部１０５に出力される。変換部１０５は、上述のようにアドレス変換等を行い、その結果をインターフェイスＥＩｎｔ１１へ与える。
【０１１８】
また、テスト時のターゲットデバイスＤＵＴ１０への電源供給の為、テストマネージメントデバイスＴＭＵ１０には、駆動電圧が与えられる電源パッドＶｃｃ及び接地電圧が与えられる電源パッドＶｓｓが設けられている。これらのパッドを介して供給された電圧は、テストマネージメントデバイスＴＭＵ１０に電源を供給する内部配線に接続されると共に、接続手段ＷＰＷを介してターゲットデバイスＤＵＴ１０に接続されている。
【０１１９】
次に、ターゲットデバイスＤＵＴ１０内の回路の各ノードに命令を印加するインターフェイスＴＩ１０及びその回路のノードの論理状態をモニタするインターフェイスＴＭ１０についての説明が図１５を用いながら簡単に示される。この図中では、各インターフェイスを構成する単位回路が示されている。
【０１２０】
この単位回路ＴＩＵ１０及び単位回路ＴＭＱ１０は、制御信号が与えられる入力端子Ｃは制御入力端子ＴＥ及びレベルを保持する機能を有するレベル保持手段ＬＨＣに接続されている。この制御入力端子ＴＥはインターフェイスＴＩｎｔ１０と接続され、テストマネージメントデバイスＴＭＵ１０より制御信号が与えられる。
【０１２１】
この単位回路ＴＩＵ１０は入力端子Ｉｎ１、Ｉｎ２備え、入力端子Ｃの論理レベルに基づいた信号を出力端子Ｑから出力する。
【０１２２】
ここで、テストされる回路がサブ回路Ｆａ、Ｆｂ、Ｆｃなる回路群を備えると考え、上記の各単位回路との接続関係が示される。テストを考慮しない設計では、サブ回路Ｆａの出力ノードａとサブ回路Ｆｂの入力ノードａ’とが接続されるが、本実施の形態では、ノードａとノードａ’との間が非接続であり、ノードａが単位回路ＴＩＵ１０の入力端子Ｉｎ１に接続され、ノードａ’が出力端子Ｑに接続される。単位回路ＴＩＵ１０の入力端子Ｉｎ２は接続手段Ｗ１０を介してテストマネージメントデバイスＴＭＵ１０に接続される。
【０１２３】
一方、単位回路ＴＭＱＵ１０は制御端子Ｃの論理レベルに基づいて、その出力をハイインピダンス（Ｈｉｇｈ−Ｚ）にする、または、入力された信号をそのまま出力するバッファ回路である。このバッファ回路の入力端子はサブ回路Ｆｂの出力（サブ回路Ｆｃの入力でもある）であるノードｂと接続され、その出力は接続手段Ｗ１１を介してテストマネージメントデバイスＴＭＵ１０のインターフェイスＴＩｎｔ１１に接続されている。以上のようにしてサブ回路Ｆｂの応答をテストできる。
【０１２４】
次に、図１６のタイミングチャートを用いながら、上記の構成における動作が簡単に説明される。この動作に関しては上述の動作の説明を参考にすれば理解が容易である。このタイミングチャートは上述の実施の形態の動作の説明に加え、さらにそれらの動作を明確化する
テスト動作時には、テストマネージメントデバイスＴＭＵ１０は入力パッドＰＩ１０、１１・・・、及び出力パッドＰＯ１０、１１・・・を介してテスト手段１０１と接続される。
【０１２５】
そして、テスト手段１０１よりクロック信号ＣＬＫ、テスト開始コマンドＴｃｍｄ（Ｔｃｍｄ０、Ｔｃｍｄ１・・・）がインターフェイスＥＩｎｔ１０へ供給される。
【０１２６】
テスト開始コマンドＴｃｍｄに応答してテストパターンジェネレータ１０２は予めプログラムされているテストパターン及びテストコマンドＴｉｖ（Ｔｉｖ０，Ｔｉｖ１・・・）、期待値Ｔｅｖ（Ｔｅｖ０，Ｔｅｖ１・・・）を生成する。テストパターン及びテストコマンドＴｉｖは、インターフェイスＴＩｎｔ１０及び接続手段Ｗ１０を介してターゲットデバイスＤＵＴ１０に与えられる。
【０１２７】
ターゲットデバイスＤＵＴ１０では、テストパターン及びテストコマンドＴｉｖがインターフェイスＴＩ１０を介して回路内の各ノードに与えられる。
【０１２８】
その後、入力されたテストパターン及びテストコマンドＴｉｖに応答するｍビットのデータＴｒｖ（Ｔｒｖ０、Ｔｒｖ１・・・）が、インターフェイスＴＭ１０、接続手段Ｗ１１を介してテストマネージメントデバイスＴＭＵ１０のインターフェイスＴＩｎｔ１１に与えられる。
【０１２９】
このインターフェイスＴＩｎｔ１１より判定回路１０４に入力されたデータＴｒｖは、判定部１０４にて期待値Ｔｅｖと比較され、判定部１０４その比較結果を判定結果Ｔｊｖ（Ｔｊｖ０、Ｔｊｖ１・・・）として出力する。前述の通り、データＴｒｖと期待値Ｔｅｖとがｍビットであれば、当然、判定結果Ｔｉｖもｍビットになる。
【０１３０】
次に、このｍビットの判定結果Ｔｉｖが変換部１０５でｊビットのデータ（アドレスワード）に圧縮された後、変換部１０５がテストデータＤｒ（Ｄｒ０、Ｄｒ１・・・）としてテスト手段１０１へ出力する。
【０１３１】
ここで、不良部位を特定することまで要求されない場合は、判定結果Ｔｊｖの全ビットについて論理積を取ることは言うまでもない。
【０１３２】
なお、ターゲットデバイスＤＵＴ１０が以後のスクライブ工程でスクライブラインにより切断された後、このデバイスＤＵＴ１０内では、レベル保持手段ＬＨＣにより制御信号端子ＴＥに接続されるノードは、上述したようなテスト機能を無効とするような所定のレベルにされる。この結果、インターフェイスＴＩ１０は、常に、内部ノードの論理をスルーすると共に、インターフェイスＴＭ１０の出力はハイインピダンス状態となる。すなわち、スクライブ工程でスクライブラインにより切断された後、接続手段Ｗの各ノード（切断部）がフローティング状態にとなることによる不安定な動作は防止される。
【０１３３】
以上のような本実施の形態の構成によれば、上述の他の実施の形態で説明した効果に加え以下のような効果がある。
【０１３４】
すなわち、ターゲットデバイスをテストする際に用いられるテストマネージメントデバイスがターゲットデバイスを取り囲むスクライブラインの外側に配置されたので、ターゲットデバイスの回路サイズの制約を受けずに高機能なテストマネージメントデバイスの設計が可能となる。このようにテストマネージメントデバイスの設計の自由度が増すことにより高機能なものも実現できるようになるので、回路サイズの制約が非常に厳しいデバイスに対してもテスト時間の短縮が図れることになる。
【０１３５】
また、テストマネージメントデバイスのレイアウト設計がターゲットデバイスの設計と独立して行えるので、汎用性の高い設計が可能となり、インターフェイス部のみ変更することにより種々のデバイスに適用することが可能となる。
【０１３６】
次に、図１７を参照しながら第７の実施の形態が説明される。
【０１３７】
図１７に示されるように半導体ウェハＳＵ上には、ターゲットデバイスＤＵＴ３０、ＤＵＴ３１・・・が複数配置されている。このターゲットデバイスＤＵＴ３０、ＤＵＴ３１・・・の各々に隣接して、テストマネージメントデバイスＴＭＵ３０、ＴＭＵ３１・・・が配置されている。上述の第６の実施の形態では、テストマネージメントデバイスＴＭＵ３０、ＴＭＵ３１・・・は、ターゲットデバイスＤＵＴ３０、ＤＵＴ３１・・・の周囲のスクライブラインの外側に配置されていたが、本実施の形態では、テストマネージメントデバイスＴＭＵ３０、ＴＭＵ３１・・・はスクライブライン中に配置されている。
【０１３８】
この実施の形態における各部の機能及び動作は、上述の実施の形態の説明を参考にすることより理解される。
【０１３９】
本実施の形態によれば、テストマネージメントデバイスが切断領域となるスクライブライン上に配置されるので、各デバイスがウェハ上に効率的に配置される。すなわち、各デバイスが上述の第６の実施の形態と同じ大きさであれば、より多くのデバイスを配置することが可能となる、または、上述の第６の実施の形態とウェハ上に配置されるデバイスの個数が同じ場合、デバイスが配置される領域に余裕ができるので、設計の自由度がさらに増す、或いは、より高機能で複雑なデバイスの搭載も可能となる。
【０１４０】
従って、本実施の形態は、コストの低減にも寄与できると言うことが出来る。
【０１４１】
次に、図１８を参照しながら第８の実施の形態が説明される。本実施の形態では、上述の第６の実施の形態中の接続手段Ｗの具体的な構造が示される。ここでは、第６の実施の形態における接続手段Ｗの構成についての具体的な説明が示されるが、第７の実施の形態における接続手段の構成についても以下の説明から容易に理解することができる。
【０１４２】
接続手段Ｗは、テストマネージメントデバイス領域ＴＭＵｒに形成されるテストマネージメントデバイスＴＭＵとターゲットデバイス領域ＤＵＴｒに形成されるターゲットデバイスＤＵＴとの間でデータ及び信号の転送、電源の供給を行うものである。
【０１４３】
テストマネージメントデバイス領域ＴＭＵｒとターゲットデバイス領域ＤＵＴｒとは、スクライブライン領域ＳＬにより区切られている。このスクライブライン領域ＳＬが後のスクライブ工程において切断される。その際に、切断面ｓｌ１及びｓｌ２が形成される。この切断面ｓｌ１と切断面ｓｌ２との間がスクライブラインとなる。
【０１４４】
このスクライブ領域ＳＬでは、半導体基板４０（ウェハＳＵ）上にフィールド酸化膜４１が形成され、このフィールド酸化膜４１上にポリシリコンまたはポリサイドの導体部４２が、テストマネージメントデバイス領域ＴＭＵｒからターゲットデバイス領域ＤＵＴｒまで延在して形成される。
【０１４５】
この導体部４２の一端は、スクライブライン領域ＳＬの外側で、テストマネージメントデバイス領域ＴＭＵｒに形成されたテストマネージメントデバイスＴＭＵの内部ノードであるメタル配線４３とコンタクト４４を介して接続されている。この導体部４２の他端は、スクライブライン領域ＳＬの外側で、ターゲットデバイス領域ＤＵＴｒに形成されるターゲットデバイスＤＵＴの内部ノードであるメタル配線４５とコンタクト４６を介して接続されている。
【０１４６】
導体部４２及びメタル配線４３、４５上には、層間絶縁膜４７が形成されている。この層間絶縁膜４７上にはパッシベーション膜４８が形成されている。
【０１４７】
この実施の形態によれば、こスクライブライン領域ＳＬが後のスクライブ工程において切断された後、メタル配線が露出することが無いため、優れた耐湿性が期待できる。また、スクライブ工程で発生する削りカスは、基板とほぼ同組成のポリシリコンまたはポリサイドであるので、その後の組み立て工程においてそのカスが周囲に与える影響を最小限にすることができる。
【０１４８】
次に、図１９を参照しながら第９の実施の形態が説明される。
【０１４９】
図１９に示されるように半導体ウェハＳＵ上には、ターゲットデバイスＤＵＴ５０、ＤＵＴ５１・・・が複数配置されている。
【０１５０】
この実施の形態では、上述の第６及び第７の実施の形態と異なり、各ターゲットデバイスＤＵＴに対して２つのテストマネージメントデバイスＴＭＵａ、ＴＭＵｂが、ターゲットデバイスＤＵＴの対向する２辺に近接してそれぞれ配置されている。
【０１５１】
すなわち、ターゲットデバイスＤＵＴ５０に隣接して、テストマネージメントデバイスＴＭＵ５０ａ、ＴＭＵ５０ｂが分割して配置されている。同様に、ターゲットデバイスＤＵＴ５１に対しては、テストマネージメントデバイスＴＭＵ５０ａ、ＴＭＵ５０ｂが配置されている。ここでは、テストマネージメントデバイスＴＭＵは、ターゲットデバイスＤＵＴの周囲のスクライブラインの外側に配置されている。
【０１５２】
上述の実施の形態と同様に、ターゲットデバイスとテストマネージメントデバイスとは接続手段Ｗにより各々接続され、両者間のデータ及び制御信号等の転送が行われる。すなわち、ターゲットデバイスＤＵＴ５０とテストマネージメントデバイスＴＭＵ５０ａ、ＴＭＵ５０ｂとの間には、接続手段Ｗ５０ａ、５０ｂがそれぞれ形成されている。ターゲットデバイスＤＵＴ５１とテストマネージメントデバイスＴＭＵ５１ａ、ＴＭＵ５１ｂとの間にも、接続手段Ｗ５１ａ、５１ｂがそれぞれ形成されている。
【０１５３】
従って、ターゲットデバイスの種類に応じて本実施の形態を適用すれば、ターゲットデバイスとテストマネージメントデバイスとの間の配線長を最短にすることが期待できる。
【０１５４】
次に、図２０、図２１を参照しながら第１０の実施の形態が説明される。この第１０の実施の形態は、上述の第９の実施の形態をメモリセルアレイを有するメモリ回路に適用した例である。
【０１５５】
図２０に示されるように、ターゲットデバイスＤＵＴであるメモリ回路は、複数のメモリセルがマトリクス状に配置されたアレイ部ＡＲＹ５１、５２、５３、５４と、メモリ回路の中央部に配置された周辺回路領域ＰＥＲ１とを備え、図中の線分ｌーｌ’を軸にして対象に配置されている。この周辺回路領域には、ワイヤボンディング用パッドＰＡＤが複数設けられている。
【０１５６】
アレイ部ＡＲＹ５１、５２、５３、５４には、テストマネージメントデバイスとデータの転送等を行うインターフェイスＤｉｎｔ５１、５２、５３、５４が、アレイ部ＡＲＹ５１、５２、５３、５４の周辺部にそれぞれ設けられている。これらのインターフェイスＤｉｎｔ５１、５２、５３、５４の内、インターフェイスＤｉｎｔ５１、５２は接続手段Ｗ５０ａに接続され、インターフェイスＤｉｎｔ５３、５４は接続手段Ｗ５０ｂに接続されている。
【０１５７】
ここで図２１を用いて、アレイ部ＡＲＹの詳細な構成についての説明が示される。以下の説明では、アレイ部ＡＲＹ５２の例が示されるが、他のアレイ部についても同様な構成であるので、以下の説明より他のアレイ部の構成も理解することができる。
【０１５８】
アレイ部ＡＲＹ５２は、Ｘアドレス（Ｘ  ａｄｄｒｅｓｓ）に基づいて複数のワードラインの中から所定のワードラインＷＬを選択するＸデコーダ（Ｘ−ＤＥＣ）と、Ｙアドレス（Ｙ  ａｄｄｒｅｓｓ）に基づいて複数のデータラインＩ／Ｏの中から所定のデータラインＩ／Ｏを選択するＹセレクタ（ＹーＳＥ）と、センスアンプユニットＳＡＵと、インターフェイスＤｉｎｔ５２とを備えている。
【０１５９】
センスアンプユニットＳＡＵは、複数のワードラインＷＬと、そのワードラインＷＬと直交する複数のビットライン対ＢＬｐａｉｒと、ワードラインＷＬとビットライン対ＢＬｐａｉｒとの間に配置される複数のメモリセルンＣと、ビットライン対ＢＬｐａｉｒ上のデータを増幅するセンスアンプＳＡと、増幅されたデータが与えられるデータラインＩ／Ｏとから構成される。このデータラインＩ／Ｏの一端はインターフェイスＤｉｎｔ５２に接続され、他端がＹセレクタ（ＹーＳＥ）に接続される。
【０１６０】
このアレイ部ＡＲＹ５２の読み出し動作時には、各センスアンプＳＡから各データラインＩ／Ｏ上に与えられたデータがＹセレクタ（ＹーＳＥ）へ一括転送され、Ｙアドレスに従って複数のデータラインＩ／Ｏの内、所定のデータラインＩ／Ｏが選択され、その選択されたデータラインＩ／Ｏ上のデータがグローバルデータラインＧＤＢへ出力される。
【０１６１】
一方、データの書き込み動作時には、Ｙセレクタ（ＹーＳＥ）により選択されたデータラインＩ／Ｏへ書き込みデータが与えられる。
【０１６２】
この読み出し動作及び書き込み動作については、現行の開示及び一般的な知識から理解できるので、簡単に説明された。
【０１６３】
次に、このアレイ部ＡＲＹ５２のテスト動作についての説明が以下に示される。
【０１６４】
まず、テストマネージメントデバイスＴＭＵから与えられたアドレスに対応するＸアドレスに基づいて所定のワードラインＷＬが活性化される。そして、このワードラインＷＬに接続される全てのメモリセルＭＣにテストマネージメントデバイスＴＭＵから与えられた書き込みデータが書き込まれる。この書き込みデータはインターフェイスＤｉｎｔ５２より各データラインＩ／Ｏを介して各センスアンプＳＡに与えられる（ただし、書き込みデータが全ビット”１”または全ビット”０”あるいはビット毎に”１”と”０”の繰り返し等の単純なものであれば、Ｙセレクタ（ＹーＳＥ）にその機能を付加する構成も考えられる）。
【０１６５】
一方、読み出し動作時には、各センスアンプＳＡにより増幅されたデータの各々のデータが各データラインＩ／Ｏを介してインターフェイスＤｉｎｔ５２へ転送される。転送されたデータはインターフェイスＤｉｎｔ５２からテストマネージメントデバイスＴＭＵへ出力される。
【０１６６】
従って、テストマネージメントデバイスＴＭＵでは、メモリ回路のカラム（列）毎に動作の良否を判断することができる。
【０１６７】
このような実施の形態によれば、回路内の中央部に周辺回路領域を有する一般的なメモリＬＳＩにおいて、テストマネージメントデバイスとメモリＬＳＩ内のインターフェイスとの接続が、接続手段を介して最短の配線で可能となる。よって、多数のターゲットデバイスとテストマネージメントデバイスとの接続の為の配線がターゲットデバイス内で引き回されることがない。
【０１６８】
さらに、テストマネージメントデバイスが分割されて配置されているので、各マネージメントデバイスを並行して動作させることも可能となり、さらなるテスト時間の短縮が可能となる。
【０１６９】
次に、図２２乃至図２５を用いながら、第１１の実施の形態が説明される。ここでは、ウェハ上にターゲットデバイスとテストマネージメントデバイスが形成される工程（前処理工程）からテスト工程を経て、テスト結果に基づいて冗長救済を行う冗長救済工程までの説明が示される。ここでは、一連の工程が説明されているのみで、各工程の詳細な説明は省略される。また、テスト工程については上述及び後述の説明により十分理解される。
【０１７０】
まず、図２２に示されるように、前処理工程においてターゲットデバイスＤＵＴ６０，６１・・・とテストマネージメントデバイスＴＭＵ６０，６１・・・とが半導体ウェハＳＵ上に形成される。このターゲットデバイスＤＵＴ６０，６１・・・とテストマネージメントデバイスＴＭＵ６０，６１・・・とは、接続手段Ｗ６０、６１・・・によりそれぞれ接続される。
【０１７１】
次に、図２３に示されるように、テスト工程では、テストマネージメントデバイスＴＭＵ６０の表面に形成されたプロービング用パッドにテスト手段１０１のプローブ（テスト用の針）が接触し、クロック信号ＣＬＫ、テスト開始コマンドＴｃｍｄ、駆動電圧等がテストマネージメントデバイスＴＭＵ６０に与えられる。
【０１７２】
その後、上述したようなテスト動作が行われ、テスト結果Ｄｒがテストマネージメントデバイスからテスト手段１０１へ出力される。このテスト動作については上述及び後述のあらゆるテスト動作が参考にされる。
【０１７３】
テスト手段１０１は、所定のテストが終了すると、テスト結果Ｄｒに応じてターゲットデバイスＤＵＴ６０に適宜、マーキング（Ｍａｒｋｉｎｇ）を行う。ここでは、マーキングは、各デバイスを良品には無印（マーキングなし）、冗長救済可能品（△のマーキング）、救済不能品（ｖのマーキング）に分類するために実行される。
【０１７４】
その後、テスト手段１０１は、そのプローブをテストマネージメントデバイスＴＭＵ６１の表面に形成されたプロービング用パッドに接触させ、ターゲットデバイスＤＵＴ６１のテストを行う。
【０１７５】
同様にして、ウェハ上に形成された全てのターゲットデバイスＤＵＴがテストされ、マーキングされる。ここでは、各ターゲットデバイスについて順次、テストが行われる例が示されているが、各ターゲットデバイスにそれぞれプローブを接触させ、同時にテストを実行（パラレル測定）することも可能である。
【０１７６】
この後、図２４に示すようにウェハＳＵ上のスクライブラインＳＬに沿って、ウェハＳＵが切断され、個々のターゲットデバイスを得ることができる。得られたターゲットデバイスは、良品、冗長救済可能品、救済不能品に分類される。
【０１７７】
この後、図２５に示されるように、良品と判断されたデバイスは以降の組み立て工程に送られ、冗長救済可能品と判断されたデバイスは冗長救済工程を経て後に組み立て工程に送られ、救済不能品と判断されたデバイスは廃棄される。
【０１７８】
このように本実施の形態によれば、テストマネージメントデバイスは組み立て工程前に切断されてしまうので、最終製品のサイズの増加を招くことがない。すなわち、サイズの小さい製品の供給が可能となる。
【０１７９】
次に、図２６を用いながら、第１２の実施の形態が説明される。
【０１８０】
図２６には、複数のセンスアンプユニットＳＡＵ１〜ＳＡＵｎと、アドレス信号に基づいてセンスアンプユニットＳＡＵ１〜ＳＡＵｎの中から所定のカラムを選択し、そのカラムのカラムラインＣＬｋにカラム信号を与えるＹデコーダＹＤＥＣと、センスアンプユニットＳＡＵ１〜ＳＡＵｎとの間でデータの転送を行うリードデータバスＲＤ、ＲＤＢと、リードデータバスＲＤ、ＲＤＢ上のデータを外部に読み出す読み出し回路ＲＣと、リードデータバスＲＤ、ＲＤＢにリファレンスレベルのリファレンス信号を与えると共に判定部１０４の判定回路１０４１〜１０４ｍに期待値となる所定電位を有する期待値信号ＶＲを与えるリファレンス信号発生回路ＲＥＦＧと、カラムラインをプリチャージするプリチャージ回路ＰＣＣ１〜ＰＣＣｍと、カラムライン上の電位と期待値信号ＶＲとを比較して、その比較結果を出力する判定部１０４（判定回路１０４１〜１０４ｍから成る）と、リードデータバスＲＤ、ＲＤＢとリファレンス信号発生回路ＲＥＦＧとの間に配置される第１のスイッチ手段ＳＷ１と、リードデータバスＲＤ、ＲＤＢと読み出し回路ＲＣとの間に配置された第２のスイッチ手段ＳＷ２と、各カラムラインＣＬの一端とＹデコーダＹＤＥＣとの間に配置された第３のスイッチ手段ＳＷ３１〜ＳＷ３ｍと、各カラムラインＣＬの他端と各判定回路１０４１〜１０４ｍ及び各プリチャージ回路ＰＣＣ１〜ＰＣＣｍとの間に配置された第４のスイッチ手段ＳＷ４１〜ＳＷ４ｍとが示されている。
【０１８１】
さらに、各センスアンプユニットは以下のような構成より成る。上述の各センスアンプユニットＳＡＵ１〜ＳＡＵｎは同様の構成であるので、ここでは、センスアンプユニットＳＡＵ１を用いて説明が示される。また、センスアンプユニットＳＡＵ１内も各カラムに対応し、同様の構成を有するセンスアンプグループＳＡＧ１〜ＳＡＧｍから成るので、センスアンプグループＳＡＧｋ（１≦ｋ≦ｍ）を用いて説明が示される。
【０１８２】
上述の各スイッチ手段ＳＷ１〜ＳＷ４の構成は、種々考えられるが、一つの例としてＮ型ＭＯＳトランジスタにより構成されるものが考えられる。これらの各スイッチ手段ＳＷ１〜ＳＷ４はそれぞれ制御信号により制御される。
【０１８３】
また、判定回路１０４の他の構成例が図２７に示される。この例では、センスアンプユニットから第４のスイッチ手段ＳＷ４を介して入力端子ＩＮに与えられるデータと期待値ＶＲとを比較して、その結果が出力端子Ｏ，ＯＢから出力される。この構成自体は一般的に知られている比較手段なので、構成及び動作の説明は省略する。
【０１８４】
センスアンプグループＳＡＧｋは、ワードラインＷＬｋが選択され、ビットライン対ＢＬ１ｋ上に現れたメモリセルＭＣ１ｋ内に記憶されたデータを増幅するセンスアンプＳＡ１ｋと、データをビットライン対ＢＬ１ｋを介してメモリセルＭＣ１ｋに書き込む書き込み回路ＷＣ１ｋと、データを比較する機能を有する読み出し回路ＣＡＭ１ｋとから構成される。この読み出し回路ＣＡＭ１ｋの具体的な構成及び動作は後述される。
【０１８５】
次に、上述の回路の動作が示される。
【０１８６】
まず、データの読み出し動作時には、第２及び第３のスイッチ手段ＳＷ２、ＳＷ３ｋがオン状態になり、第１及び第４のスイッチ手段ＳＷ１、ＳＷ４ｋがオフ状態になる。そして、ＹデコーダＹＤＥＣにより任意のカラムラインＣＬが選択され、そのカラムラインＣＬに接続する読み出し回路ＣＡＭが活性化され、メモリセル内のデータが増幅された後、リードデータバスＲＤ、ＲＤＢを介して読み出し回路ＲＣに転送される。
【０１８７】
例えば、カラムラインＣＬｋが選択されると、読み出し回路ＣＡＭｋが活性化される。そして、ワードラインＷＬ１ｋが選択されることによりビットラインＢＬ１ｋ上に与えられたメモリセルＭＣ１ｋ内に記憶されたデータが、センスアンプＳＡ１ｋにより増幅される。その後、その増幅されたデータが読み出し回路ＣＡＭ１ｋからリードデータバスＲＤ、ＲＤＢへ与えられる。リードデータバスＲＤ、ＲＤＢはそのデータを読み出し回路ＲＣに転送し、読み出し回路ＲＣはそのデータに基づいて読み出しデータを外部へ出力する。
【０１８８】
次に、テスト動作時には、第２及び第３のスイッチ手段ＳＷ２、ＳＷ３ｋがオフ状態になり、第１及び第４のスイッチ手段ＳＷ１、ＳＷ４ｋがオン状態になり、リファレンス信号発生回路ＲＥＦＧはリードデータバスＲＤ、ＲＤＢにリファレンスレベル（本実施の形態では電源電位Ｖｃｃレベルあるいは接地電位Ｖｓｓレベル）のリファレンス信号を与え、リードデータバスＲＤ、ＲＤＢはリファレンスレベルとなる。この時、プリチャージ回路ＰＣＣｋは全てのカラムラインＣＬ１〜ＣＬｎを電源電位レベルＶｃｃにプリチャージする。
【０１８９】
その後、所望のワードラインが選択され、読み出し回路ＣＡＭ１〜ＣＡＭｎは活性化され、電源電位レベルＶｃｃのＣＡＭ制御信号（後述）に応答してビットラインＢＬ上の増幅されたデータとリードデータバスＲＤ、ＲＤＢ上のリファレンスレベルとを比較し、その比較結果を対応するカラムラインＣＬ１〜ＣＬｎに出力する。カラムラインＣＬ１〜ＣＬｎ上に出力された結果は、判定回路１０４ｋにおいて期待値信号ＶＲと比較され、その比較結果が良否の判定結果として出力される。
【０１９０】
ここで、読み出し回路ＣＡＭでの比較では、ビットラインＢＬ上の増幅されたデータに対応する電位レベルとリードデータバスＲＤ、ＲＤＢ上のリファレンスレベルとが同じである場合、カラムラインＣＬ上の電位はプリチャージレベルから変化せず、この変化しないカラムラインＣＬの電位と期待値信号ＶＲの電位とを比較して、判定部１０４はそのカラムのデータが「良」であるとの判定を行う。判定結果は判定部１０４の判定回路１０４１〜１０４ｍからそれぞれ出力される。
【０１９１】
一方、ビットラインＢＬ上の増幅されたデータとリードデータバスＲＤ、ＲＤＢ上のリファレンスレベルとが異なる場合、カラムラインＣＬ上の電位はプリチャージレベルよりも低くなる。この変化したカラムラインＣＬの電位と期待値信号ＶＲの電位とを比較して、判定部１０４はそのカラムのデータが「不良」であるとの判定を行う。判定結果は判定部１０４の判定回路１０４１〜１０４ｍからそれぞれ出力される。このような動作を繰り返すことにより、各カラムに対するテストが実行される。
【０１９２】
以上のような第１２の実施の形態によれば、カラム毎にデータの良非の判定を行うことができるので、不良データの発生した部位を特定することができる。
【０１９３】
さらに、第１乃至第４のスイッチ手段を設けたことにより、従来は単なるカラムの選択にしか用いられてなかったカラムラインが、テスト動作時には、データが読み出されるラインとして利用できるので、すなわち、通常動作時に用いられるカラムラインとデータが読み出されるラインとを共有することができるので、従来、不良データの発生した部位の特定に必要であると考えられていた非常に複雑で大規模な構成と同等の機能を有する構成が非常に簡単で小規模の構成で実現される。
【０１９４】
また、本実施の形態のような構成により特定された不良部位は、以降の冗長救済工程において予備のメモリセルと効率的に置き換えられる。すなわち、冗長救済工程において不良部位のみを予備のメモリセルに置き換えることができるので、予備のメモリセルの無駄な浪費が無くなると共に、置き換えに要する時間も大幅に短くできる。
【０１９５】
冗長救済工程には通常、多大な時間が必要の為、この実施の形態のような構成による時間の短縮は、コストの低減、製品供給までの期間の短縮等に繋がるので、半導体分野において非常に大きな効果が期待できる。また、テスト手段は不良の部位を示すアドレスデータのみを記憶できるような簡単な構成により実現可能なので、安価にテスト手段を入手することができる。
【０１９６】
次に、図２８を用いながら、第１３の実施の形態が説明される。ここでは、上述の読み出し回路ＣＡＭの具体的な構成及びテスト動作時にカラムライン上の電位が如何に変化するのかにつての具体的な説明が中心に示される。
【０１９７】
この読み出し回路ＣＡＭは、カラムラインＣＬにドレイン電極が接続され、ソース電極にＣＡＭ制御信号φＭＥＢが与えられ、ゲート電極がノードＮ２１に接続されたＮＭＯＳ２１と、ドレイン電極がノードＮ２２に接続され、ソース電極がノードＮ２１に接続され、ビットライン対の内の一方のビットラインＢＬにゲート電極が接続されたＮＭＯＳ２２と、ドレイン電極がノードＮ２３に接続され、ソース電極がノードＮ２１に接続され、ビットライン対の内の他方のビットラインＢＬＢにゲート電極が接続されたＮＭＯＳ２３と、ドレイン電極がリードデータバスＲＤに接続され、ソース電極がノード２２に接続され、ゲート電極がカラムラインＣＬに接続されたＮＭＯＳ２４と、ドレイン電極がリードデータバスＲＤＢに接続され、ソース電極がノード２３に接続され、ゲート電極がカラムラインＣＬに接続されたＮＭＯＳ２５と、ドレイン電極がノードＮ２１に接続され、ソース電極が接地電位ＧＮＤに接続され、ゲート電極に読み出し制御信号φＲＥが与えられるＮＭＯＳ２６と、ノードＮ２１を電源電位Ｖｃｃレベルに初期化するプリチャージ回路Ｉ２１とを備えている。
【０１９８】
この読み出し回路ＣＡＭでは、上述の第１２の実施の形態において説明したテスト動作モードになると、ＣＡＭ制御信号φＭＥＢのレベルが接地電位Ｖｓｓレベル（ローレベル）から電源電位Ｖｃｃレベル（ハイレベル）より所定電位だけ低いＭＥＢ電位レベルになり、読み出し制御信号φＲＥのレベルが接地電位Ｖｓｓレベル（ローレベル）になる。よって、ＮＭＯＳ２６がオフし、ＮＭＯＳ２１がオン（プリチャージ回路Ｉ２１によりノードＮ２１が電源電位Ｖｃｃレベルにプリチャージされているので）される。カラムラインＣＬは、プリチャージ回路ＰＣＣにより電源電位Ｖｃｃレベルにプリチャージされている。
【０１９９】
その後、前述の他の実施の形態において説明した通り、メモリセル内に記憶されていたデータに対応する電位がセンスアンプにより増幅されてビットライン対上に現れる。
【０２００】
この後、例えば、ビットラインＢＬ上の電位レベルが電源電位Ｖｃｃレベルになり、ビットラインＢＬＢ上の電位レベルが接地電位Ｖｓｓレベルになると予想されるテストが実行される場合、リファレンス信号発生回路ＲＥＦＧはリードデータバスＲＤに接地電位Ｖｓｓレベルのリファレンス信号を与え、リードデータバスＲＤＢには電源電位Ｖｃｃレベルのリファレンス信号を与える。
【０２０１】
この場合、ＮＭＯＳ２２、２４が共にオンするので、ノードＮ２１の電位レベルが電源電位Ｖｃｃレベルから接地電位Ｖｓｓレベルに下がる。この時、ＮＭＯＳ２１はオフするので、カラムラインＣＬの電位レベルはプリチャージされた電源電位Ｖｃｃレベルを保っている。このカラムラインＣＬの電位レベルは第４のスイッチ手段ＳＷ４を介して判定回路１０４に与えられる。判定回路１０４はこのカラムラインＣＬ上の電位レベル（電源電位Ｖｃｃレベル）と期待値信号ＶＲの電位レベルとを比較し、「ビットライン上に与えられたデータは正常である。」ことを示す判定結果「良」を出力する。
【０２０２】
一方、同様のテストが実行される場合であっても、ビットラインＢＬ上の電位レベルが接地電位Ｖｓｓレベルになり、ビットラインＢＬＢ上の電位レベルが電源電位Ｖｃｃレベルになる場合には、この読み出し回路ＣＡＭは以下のように動作する。
【０２０３】
すなわち、ＮＭＯＳ２２はオフし、ノードＮ２１の電位レベルが初期状態の電源電位ＶｃｃレベルでありノードＮ２３の電位レベルが電源電位Ｖｃｃレベルなので、ＮＭＯＳ２３、２５は共にオンしない。ノードＮ２１は初期状態の電源電位Ｖｃｃレベルを保っているので、ＮＭＯＳ２１はオンし、その結果、カラムラインＣＬの電位レベルはプリチャージされた電源電位ＶｃｃレベルからＭＥＢ電位レベル（電源電位Ｖｃｃレベルより所定電位だけ低いレベル）に下がる。
【０２０４】
このカラムラインＣＬの電位レベルは第４のスイッチ手段ＳＷ４を介して判定回路１０４に与えられる。判定回路１０４はこのカラムラインＣＬ上の電位レベル（ＭＥＢ電位レベル）と期待値信号ＶＲの電位レベルとを比較し、「ビットライン上に与えられたデータは誤りである。」ことを示す判定結果「不良」を出力する。
【０２０５】
また、例えば、ビットラインＢＬ上の電位レベルが接地電位Ｖｓｓレベルになり、ビットラインＢＬＢ上の電位レベルが電源電位Ｖｃｃレベルになると予想されるテストが実行される場合、リファレンス信号発生回路ＲＥＦＧはリードデータバスＲＤに電源電位Ｖｃｃレベルのリファレンス信号を与え、リードデータバスＲＤＢには接地電位Ｖｓｓレベルのリファレンス信号を与える。
【０２０６】
この場合、ＮＭＯＳ２３、２５が共にオンするので、ノードＮ２１の電位レベルが電源電位Ｖｃｃレベルから接地電位Ｖｓｓレベルに下がる。この時、ＮＭＯＳ２１はオフするので、カラムラインＣＬの電位レベルはプリチャージされた電源電位Ｖｃｃレベルを保っている。このカラムラインＣＬの電位レベルは第４のスイッチ手段ＳＷ４を介して判定回路１０４に与えられる。判定回路１０４はこのカラムラインＣＬ上の電位レベル（電源電位Ｖｃｃレベル）と期待値信号ＶＲの電位レベルとを比較し、「ビットライン上に与えられたデータは正常である。」ことを示す判定結果「良」を出力する。
【０２０７】
一方、同様のテストが実行される場合であっても、ビットラインＢＬ上の電位レベルが電源電位Ｖｃｃレベルになり、ビットラインＢＬＢ上の電位レベルが接地電位Ｖｓｓレベルになる場合には、この読み出し回路ＣＡＭは以下のように動作する。
【０２０８】
すなわち、ＮＭＯＳ２３はオフし、ノードＮ２１の電位レベルが初期状態の電源電位ＶｃｃレベルでありノードＮ２２の電位レベルが電源電位Ｖｃｃレベルなので、ＮＭＯＳ２２、２４は共にオンしない。ノードＮ２１は初期状態の電源電位Ｖｃｃレベルを保っているので、ＮＭＯＳ２１はオンし、その結果、カラムラインＣＬの電位レベルはプリチャージされた電源電位ＶｃｃレベルからＭＥＢ電位レベル（電源電位Ｖｃｃレベルより所定電位だけ低いレベル）に下がる。
【０２０９】
このカラムラインＣＬの電位レベルは第４のスイッチ手段ＳＷ４を介して判定回路１０４に与えられる。判定回路１０４はこのカラムラインＣＬ上の電位レベル（ＭＥＢ電位レベル）と期待値信号ＶＲの電位レベルとを比較し、「ビットライン上に与えられたデータは誤りである。」ことを示す判定結果「不良」を出力する。
【０２１０】
読み出し動作に入る場合には、リードデータバスＲＤ、ＲＤＢが図示しないプリチャージ手段により電源電位Ｖｃｃレベルにプリチャージされ、読み出し制御信号φＲＥが接地電位Ｖｓｓから電源電位Ｖｃｃに遷移した後（ＮＭＯＳ２６がオンするのでノードＮ２１は接地電位Ｖｓｓレベルになる）、選択されたカラムのカラムラインＣＬが電源電位Ｖｃｃレベルになり（ＮＭＯＳ２４、２５はオンする）、データがリードデータバスＲＤ、ＲＤＢに読み出される。
【０２１１】
すなわち、ビットライン対の内、ハイレベルのデータ（データ”１”）が与えられたビットラインＢＬ（もしくはビットラインＢＬＢ）に接続するＮＭＯＳ２２（もしくはＮＭＯＳ２３）がオンするので、リードデータバスＲＤ（もしくはリードデータバスＲＤＢ）の電位レベルが変化する。一方、リードデータバスＲＤＢ（もしくはリードデータバスＲＤ）の電位レベルは変化しない。このリードデータバスＲＤ、ＲＤＢの電位レベルの差がデータの読み出しになる。
【０２１２】
本実施の形態によれば、１段のトランジスタによりカラムラインのレベルを変化差せることが可能となるため、より高速な動作が可能となる。また、変化させるカラムラインの電位レベルを接地電位レベルから電源電位レベル未満の間の任意のレベルに設定することにより、小振幅で情報を転送することが可能となり、結果的に高速動作が可能となる。
【０２１３】
次に、図２９を用いながら、第１４の実施の形態が説明される。ここでは、上述の読み出し回路ＣＡＭの他の構成例が示される。以下の説明では、具体的な構成及びテスト動作時にカラムライン上の電位が如何に変化するのかにつての具体的な説明が中心に示される。
【０２１４】
この読み出し回路ＣＡＭ’は、カラムラインＣＬにドレイン電極が接続され、ソース電極がノードＮ３１に接続され、ゲート電極にＣＡＭ制御信号φＭＥが与えられたＮＭＯＳ３１と、ドレイン電極がノードＮ３２に接続され、ソース電極がノードＮ３１に接続され、ビットライン対の内の一方のビットラインＢＬにゲート電極が接続されたＮＭＯＳ３２と、ドレイン電極がノードＮ３３に接続され、ソース電極がノードＮ３１に接続され、ビットライン対の内の他方のビットラインＢＬＢにゲート電極が接続されたＮＭＯＳ３３と、ドレイン電極がリードデータバスＲＤに接続され、ソース電極がノード３２に接続され、ゲート電極がカラムラインＣＬに接続されたＮＭＯＳ３４と、ドレイン電極がリードデータバスＲＤＢに接続され、ソース電極がノード３３に接続され、ゲート電極がカラムラインＣＬに接続されたＮＭＯＳ３５と、ドレイン電極がノードＮ３１に接続され、ソース電極が接地電位ＧＮＤに接続され、ゲート電極に読み出し制御信号φＲＥが与えられるＮＭＯＳ３６とを備えている。
【０２１５】
この読み出し回路ＣＡＭ’では、上述の第１２の実施の形態において説明したテスト動作モードになると、読み出し制御信号φＲＥのレベルが接地電位Ｖｓｓレベルになり、ＣＡＭ制御信号φＭＥのレベルが接地電位Ｖｓｓレベルから電源電位Ｖｃｃレベルよりも所定電位だけ高いブースト電位ＶＢＯＯＳＴレベルになる。カラムラインＣＬは、プリチャージ回路ＰＣＣにより電源電位Ｖｃｃレベルにプリチャージされている。従って、ノードＮ３１の電位レベルは電源電位Ｖｃｃレベルになる。
【０２１６】
その後、前述の他の実施の形態において説明した通り、メモリセル内に記憶されていたデータに対応する電位がセンスアンプにより増幅されてビットライン対上に現れる。
【０２１７】
この後、例えば、ビットラインＢＬ上の電位レベルが電源電位Ｖｃｃレベルになり、ビットラインＢＬＢ上の電位レベルが接地電位Ｖｓｓレベルになると予想されるテストが実行される場合、リファレンス信号発生回路ＲＥＦＧはリードデータバスＲＤに電源電位Ｖｃｃレベルのリファレンス信号を与え、リードデータバスＲＤＢには接地電位Ｖｓｓレベルのリファレンス信号を与える。
【０２１８】
この場合、リードデータバスＲＤの電位レベルが電源電位Ｖｃｃレベルであり、ノードＮ３１の電位レベルが電源電位Ｖｃｃレベルであり、ビットラインＢＬ上の電位レベルが電源電位Ｖｃｃレベルであり、ビットラインＢＬＢ上の電位レベルが接地電位Ｖｓｓレベルであるので、ＮＭＯＳ３２、３４はオンせず、ＮＭＯＳ３３はオフする。従って、ノードＮ３１の電位レベルは電源電位Ｖｃｃレベルが保たれ、カラムラインＣＬの電位レベルもプリチャージされた電源電位Ｖｃｃレベルを保っている。
【０２１９】
このカラムラインＣＬの電位レベルは第４のスイッチ手段ＳＷ４を介して判定回路１０４に与えられる。判定回路１０４はこのカラムラインＣＬ上の電位レベル（電源電位Ｖｃｃレベル）と期待値信号ＶＲの電位レベルとを比較し、「ビットライン上に与えられたデータは正常である。」ことを示す判定結果「良」を出力する。
【０２２０】
一方、同様のテストが実行される場合であっても、ビットラインＢＬ上の電位レベルが接地電位Ｖｓｓレベルになり、ビットラインＢＬＢ上の電位レベルが電源電位Ｖｃｃレベルになる場合には、この読み出し回路ＣＡＭ’は以下のように動作する。
【０２２１】
リードデータバスＲＤＢの電位レベルが接地電位Ｖｓｓレベルであり、ノードＮ３１の電位レベルが電源電位Ｖｃｃレベルであり、ビットラインＢＬ上の電位レベルが接地電位Ｖｓｓレベルであり、ビットラインＢＬＢ上の電位レベルが電源電位Ｖｃｃレベルであるので、ＮＭＯＳ３３、３５はオンする。その結果、カラムラインＣＬの電位レベルがＮＭＯＳ３１、ＮＭＯＳ３３、ＮＭＯＳ３５を介して電源電位Ｖｃｃレベルから接地電位Ｖｓｓレベル方向にディスチャージされ始める。そして、ＮＭＯＳ３５のゲート電極に接続されるカラムラインＣＬの電位レベルがＮＭＯＳ３５の閾値Ｖｔレベルになると、ＮＭＯＳ３５はオフする。従って、カラムラインＣＬの電位レベルはＮＭＯＳ３５の閾値Ｖｔレベルになる。
【０２２２】
このカラムラインＣＬの電位レベルは第４のスイッチ手段ＳＷ４を介して判定回路１０４に与えられる。判定回路１０４はこのカラムラインＣＬ上の電位レベル（閾値Ｖｔレベル）と期待値信号ＶＲの電位レベルとを比較し、「ビットライン上に与えられたデータは誤りである。」ことを示す判定結果「不良」を出力する。
【０２２３】
また、例えば、ビットラインＢＬ上の電位レベルが接地電位Ｖｓｓレベルになり、ビットラインＢＬＢ上の電位レベルが電源電位Ｖｃｃレベルになると予想されるテストが実行される場合、リファレンス信号発生回路ＲＥＦＧはリードデータバスＲＤに接地電位Ｖｓｓレベルのリファレンス信号を与え、リードデータバスＲＤＢには電源電位Ｖｃｃレベルのリファレンス信号を与える。
【０２２４】
この場合、リードデータバスＲＤの電位レベルが接地電位Ｖｓｓレベルであり、ノードＮ３１の電位レベルが電源電位Ｖｃｃレベルであり、ビットラインＢＬ上の電位レベルが接地電位Ｖｓｓレベルであり、ビットラインＢＬＢ上の電位レベルが電源電位Ｖｃｃレベルであるので、ＮＭＯＳ３３、３５はオンせず、ＮＭＯＳ３２はオフする。従って、ノードＮ３１の電位レベルは電源電位Ｖｃｃレベルが保たれ、カラムラインＣＬの電位レベルもプリチャージされた電源電位Ｖｃｃレベルを保っている。
【０２２５】
このカラムラインＣＬの電位レベルは第４のスイッチ手段ＳＷ４を介して判定回路１０４に与えられる。判定回路１０４はこのカラムラインＣＬ上の電位レベル（電源電位Ｖｃｃレベル）と期待値信号ＶＲの電位レベルとを比較し、「ビットライン上に与えられたデータは正常である。」ことを示す判定結果「良」を出力する。
【０２２６】
一方、同様のテストが実行される場合であっても、ビットラインＢＬ上の電位レベルが電源電位Ｖｃｃレベルになり、ビットラインＢＬＢ上の電位レベルが接地電位Ｖｓｓレベルになる場合には、この読み出し回路ＣＡＭ’は以下のように動作する。
【０２２７】
リードデータバスＲＤＢの電位レベルが電源電位Ｖｃｃレベルであり、ノードＮ３１の電位レベルが電源電位Ｖｃｃレベルであり、ビットラインＢＬ上の電位レベルが電源電位Ｖｃｃレベルであり、ビットラインＢＬＢ上の電位レベルが接地電位Ｖｓｓレベルであるので、ＮＭＯＳ３２、３４はオンする。その結果、カラムラインＣＬの電位レベルがＮＭＯＳ３１、ＮＭＯＳ３２、ＮＭＯＳ３４を介して電源電位Ｖｃｃレベルから接地電位Ｖｓｓレベル方向にディスチャージされ始める。そして、ＮＭＯＳ３４のゲート電極に接続されるカラムラインＣＬの電位レベルがＮＭＯＳ３４の閾値Ｖｔレベルになると、ＮＭＯＳ３４はオフする。従って、カラムラインＣＬの電位レベルはＮＭＯＳ３４の閾値Ｖｔレベルになる。
【０２２８】
このカラムラインＣＬの電位レベルは第４のスイッチ手段ＳＷ４を介して判定回路１０４に与えられる。判定回路１０４はこのカラムラインＣＬ上の電位レベル（閾値Ｖｔレベル）と期待値信号ＶＲの電位レベルとを比較し、「ビットライン上に与えられたデータは誤りである。」ことを示す判定結果「不良」を出力する。
【０２２９】
読み出し動作に入る場合には、ＣＡＭ制御信号φＭＥが接地電位Ｖｓｓレベルになり、リードデータバスＲＤ、ＲＤＢが図示しないプリチャージ手段により電源電位Ｖｃｃレベルにプリチャージされ、読み出し制御信号φＲＥが接地電位Ｖｓｓから電源電位Ｖｃｃに遷移した後（ＮＭＯＳ２６がオンするのでノードＮ３１は接地電位Ｖｓｓレベルになる）、選択されたカラムのカラムラインＣＬが電源電位Ｖｃｃレベルになり（ＮＭＯＳ３４、３５はオンする）、データがリードデータバスＲＤ、ＲＤＢに読み出される。
【０２３０】
すなわち、ビットライン対の内、ハイレベルのデータ（データ”１”）が与えられたビットラインＢＬ（もしくはビットラインＢＬＢ）に接続するＮＭＯＳ３２（もしくはＮＭＯＳ３３）がオンするので、リードデータバスＲＤ（もしくはリードデータバスＲＤＢ）の電位レベルが変化する。一方、リードデータバスＲＤＢ（もしくはリードデータバスＲＤ）の電位レベルは変化しない。このリードデータバスＲＤ、ＲＤＢの電位レベルの差がデータの読み出しになる。
【０２３１】
本実施の形態によれば、上述の第１３の実施の形態の読み出し回路に比べ、さらに少ない素子数で読み出し回路が実現できる。また、カラムラインの電位レベルは電源電位レベルから閾値Ｖｔレベルまでしかディスチャージされない為、消費電力の低減が期待できる。
【０２３２】
次に、図３０を用いながら、第１５の実施の形態が説明される。この実施の形態における構成及び動作は基本的に上述の第１２の実施の形態の説明が参酌される。
【０２３３】
この実施の形態では、上述の第１２の実施の形態における読み出し回路ＣＡＭ１ｋ及び読み出し回路ＣＡＭ１ｋ−１がカラムラインＣＬｋに共通に接続されている。
【０２３４】
このような構成によれば、２つのセンスアンプグループＳＡＧｋ、ＳＡＧｋ−１の内、どちらか一方、あるいは両方共に不良部位が存在する場合、上述の第１２の実施の形態と同様にカラムライン上に電位の変化が生じる。従って、２つの２つのセンスアンプグループＳＡＧｋ、ＳＡＧｋ−１の正常または誤りの情報が１つのカラムライン上に圧縮できる。すなわち、転送される情報が少なくなるので、テストの高速化がより図られる。
【０２３５】
本発明は、例証的な実施形態を用いて説明されたが、この説明は限定的な意味に受け取られてはならない。この例証的実施態様の様々な変更、並びに本発明のその他の実施態様が当業者にはこの説明を参考にすることによって明らかになるであろう。従って、特許請求の範囲はそれらのすべての変更または実施態様を本発明の真の範囲に含むものとしてカバーするであろうと考えられている。
【０２３６】
【発明の効果】
本発明の構成によれば、メモリセルの不良部位が特定されるので、このテストが行われた後の工程である冗長救済工程において予備のメモリセルと効率的に置き換えられる。すなわち、冗長救済工程において不良のメモリセルのみを予備のメモリセルに置き換えることができるので、予備のメモリセルの無駄な浪費が無くなると共に、置き換えに要する時間も大幅に短くできる。
【０２３７】
冗長救済工程には通常、多大な時間が必要の為、このような構成による時間の短縮は、コストの低減、製品供給までの期間の短縮等に繋がるので、半導体分野において非常に大きな効果が期待できる。また、テスト手段は不良の部位を示すアドレスデータのみを記憶できるような簡単な構成により実現可能なので、安価にテスト手段を入手することができる。
【０２３８】
また、本発明の他の構成によれば、不良の発生したメモリセルのアドレスのみが特定されて、連続的にテスト手段へ出力されるので、以降の冗長救済工程におけるテスト時間が大幅に短縮される。また、テスト手段は不良の部位を示すアドレスデータのみを記憶できるような簡単な構成により実現可能なので、安価にテスト手段を入手することができる。
【０２３９】
また、本発明の他の構成本によれば、ハンドシェイク制御回路が次段のハンドシェイク制御回路の状態を検知して動作することができるので、ｍ発のクロック信号を待つことなく、クロック信号に独立してアドレスデータを転送することができる。従って、より高速な動作が可能となる。
【０２４０】
また、本発明の他の構成によれば、ハンドシェイク制御回路が次段のハンドシェイク制御回路の状態を検知してデータを転送する為、データ”１”を示す判定結果（すなわち、不良を示す判定結果）が少ない場合、高速にデータを収集することができる。
【０２４１】
また、本発明の他の構成によれば、ハンドシェイク制御回路における初期状態から動作時に移行する時のレベルの衝突がなく、さらに、トランスファーゲートがデータ伝送経路にない為、高速で安定した動作が期待できる。
【０２４２】
また、本発明の他の構成によれば、ハンドシェイク制御回路においてハイレベルまたはローレベルの一方のレベルを利用する場合、ハンドシェイク制御回路の素子数を減らすことが可能となり、かつ、トランスファーゲートがデータ伝送経路にない為、高速で安定した動作が期待できる。さらに、初期状態において主要な伝送経路上の全てのノードのレベルが確定しているので、より安定な動作が期待できる。
【０２４３】
また、本発明の他の構成によれば、ターゲットデバイスをテストする際に用いられるテストマネージメントデバイスがターゲットデバイスを取り囲むスクライブラインの外側に配置されたので、ターゲットデバイスの回路サイズの制約を受けずに高機能なテストマネージメントデバイスの設計が可能となる。このようにテストマネージメントデバイスの設計の自由度が増すことにより高機能なものも実現できるようになるので、回路サイズの制約が非常に厳しいデバイスに対してもテスト時間の短縮が図れることになる。さらに、テストマネージメントデバイスのレイアウト設計がターゲットデバイスの設計と独立して行えるので、汎用性の高い設計が可能となり、インターフェイス部のみ変更することにより種々のデバイスに適用することが可能となる。
【０２４４】
また、本発明の他の構成によれば、スクライブライン領域ＳＬが後のスクライブ工程において切断された後、メタル配線が露出することが無いため、優れた耐湿性が期待できる。また、スクライブ工程で発生する削りカスは、基板とほぼ同組成のポリシリコンまたはポリサイドであるので、その後の組み立て工程においてそのカスが周囲に与える影響を最小限にすることができる。
【０２４５】
また、本発明の他の構成によれば、回路内の中央部に周辺回路領域を有する一般的なメモリＬＳＩにおいて、テストマネージメントデバイスとメモリＬＳＩ内のインターフェイスとの接続が、接続手段を介して最短の配線で可能となる。よって、多数のターゲットデバイスとテストマネージメントデバイスとの接続の為の配線がターゲットデバイス内で引き回されることがない。さらに、テストマネージメントデバイスが分割されて配置されているので、各マネージメントデバイスを並行して動作させることも可能となり、さらなるテスト時間の短縮が可能となる。
【０２４６】
また、本発明の他の構成によれば、第１乃至第４のスイッチ手段を設けたことにより、従来は単なるカラムの選択にしか用いられてなかったカラムラインが、テスト動作時には、データが読み出されるラインとして利用できるので、すなわち、通常動作時に用いられるカラムラインとデータが読み出されるラインとを共有することができるので、従来、不良データの発生した部位の特定に必要であると考えられていた非常に複雑で大規模な構成と同等の機能を有する構成が非常に簡単で小規模の構成で実現される。
【０２４７】
また、本発明の他の構成によれば、１段のトランジスタによりカラムラインのレベルを変化差せることが可能となるため、より高速な動作が可能となる。また、変化させるカラムラインの電位レベルを接地電位レベルから電源電位レベル未満の間の任意のレベルに設定することにより、小振幅で情報を転送することが可能となり、結果的に高速動作が可能となる。
【０２４８】
また、本発明の他の構成によれば、少ない素子数で読み出し回路が実現できる。また、カラムラインの電位レベルは電源電位レベルから閾値Ｖｔレベルまでしかディスチャージされない為、消費電力の低減が期待できる。
【図面の簡単な説明】
【図１】第１の実施の形態を示す回路ブロック図である。
【図２】第２の実施の形態を示す部分回路ブロック図である。
【図３】第３の実施の形態を示す部分回路ブロック図である。
【図４】第３の実施の形態を詳細に示す部分回路ブロック図である。
【図５】第４の実施の形態を示す部分回路ブロック図である。
【図６】第４の実施の形態の部分構成を詳細に示す回路ブロック図である。
【図７】第５の実施の形態を示す回路ブロック図である。
【図８】第５の実施の形態におけるＣエレメント回路を示す回路図である。
【図９】第５の実施の形態の他の例を示す回路ブロック図である。
【図１０】第５の実施の形態の他の例におけるＣエレメント回路の回路図である。
【図１１】第５の実施の形態の他の例を示す回路ブロック図である。
【図１２】第５の実施の形態の他の例におけるＣエレメント回路の回路図である。
【図１３】第６の実施の形態を示す部分レイアウト図である。
【図１４】第６の実施の形態を示す部分回路ブロック図である。
【図１５】第６の実施の形態を詳細に示す回路ブロック図である。
【図１６】第６の実施の形態における動作を示す部分タイミングチャートである。
【図１７】第７の実施の形態を示す部分レイアウト図である。
【図１８】第８の実施の形態を示す部分断面図である。
【図１９】第９の実施の形態を示す部分回路レイアウト図である。
【図２０】第１０の実施の形態を示す部分回路レイアウト図である。
【図２１】第１０の実施の形態を詳細に示す回路ブロック図である。
【図２２】第１１の実施の形態を示す部分レイアウト図（前処理工程）である。
【図２３】第１１の実施の形態を示す部分レイアウト図（ウェハテスト工程）である。
【図２４】第１１の実施の形態を示す部分レイアウト図（スクライブ工程）である。
【図２５】第１１の実施の形態を示す工程図（分類処理工程）である。
【図２６】第１２の実施の形態を示す部分回路ブロック図である。
【図２７】第１２の実施の形態における判定回路を示す回路図である。
【図２８】第１３の実施の形態を示す部分回路ブロック図である。
【図２９】第１４の実施の形態を示す部分回路ブロック図である。
【図３０】第１５の実施の形態を示す部分回路ブロック図である。
【符号の説明】
１０１      テスト手段
１０２      テストパターンジェネレータ
１０３      半導体記憶回路
１０４      判定部
１０５      変換部
ＨＳ        ハンドシェイク回路
ＤＵＴ      ターゲットデバイス
ＴＭＵ      テストマネージメントデバイス
ＲＥＦＧ    リファレンス信号発生回路
ＣＡＭ      読み出し回路
ＷＣ        書き込み回路
ＣＬ        カラムライン
ＢＬ        ビットライン
ＷＬ        ワードライン
ＭＣ        メモリセル
ＳＡ        センスアンプ
ＳＷ        スイッチ手段
ＰＰＣ      プリチャージ回路
ＳＡＵ      センスアンプユニット
ＳＡＧ      センスアンプグループ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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