(57)【特許請求の範囲】
【請求項１】
キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生する電圧発生回路であって、
ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされるｎチャネルトランジスタと、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が基準電位端子とされるｐチャネルトランジスタとを備え、前記ｎチャネルトランジスタ及びｐチャネルトランジスタの各ゲート端子は共通接続されるとともに、該共通接続されたゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加される電圧発生回路。
【請求項２】
請求項１記載の電圧発生回路において、
当該回路は３重ウェル構造を有するＰ形半導体基板上に形成され、
前記ｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、
前記ｐチャネルトランジスタはＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために正電位が該Ｎ型ウェルに印加され、
前記キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタＭＯＳＦＥＴのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなる
ことを特徴とする電圧発生回路。
【請求項３】
請求項１記載の電圧発生回路において、
当該回路は２重ウェル構造を有するＮ半導体基板上に形成され、
前記ｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、
前記ｐチャネルトランジスタはＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために正電位が該Ｎ型ウェルに印加され、
前記キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなる
ことを特徴とする電圧発生回路。
【請求項４】
請求項１記載の電圧発生回路において、
当該回路はガラス基板上に形成され、
前記ｎチャネルトランジスタ及びｐチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたｎ型又はｐ型領域によって形成されてなる
ことを特徴とする電圧発生回路。
【請求項５】
２つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生する電圧発生回路であって、
ソース端子及びドレイン端子の一方が前記ノードの１つに接続され、他方が前記電圧の出力端子とされるｎチャネルトランジスタと、ソース端子及びドレイン端子の一方が同一のノードに接続され、他方が基準電位端子とされるｐチャネルトランジスタとを有して、その各ゲート端子が互いに共通接続されてなるトランジスタ対を２組備え、前記各トランジスタ対のｎチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各共通接続されたゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの他方の端子に互いに位相の反転したクロック信号が印加される電圧発生回路。
【請求項６】
請求項５記載の電圧発生回路において、
当該回路は３重ウェル構造を有するＰ形半導体基板上に形成され、
前記各ｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、
前記各ｐチャネルトランジスタはＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記各クロック信号が該Ｎ型ウェルに印加され、
前記各キャパシタはＮ型ウェル上に別途形成されるｐチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなる
ことを特徴とする電圧発生回路。
【請求項７】
請求項５記載の電圧発生回路において、
当該回路は３重ウェル構造を形成するＰ形半導体基板上に形成され、
前記各ｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、
前記各ｐチャネルトランジスタはＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために正電位が該Ｎ型ウェルに印加され、
前記各キャパシタはＮ型ウェル上に別途形成されるｐチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなる
ことを特徴とする電圧発生回路。
【請求項８】
請求項５記載の電圧発生回路において、
当該回路は３重ウェル構造を形成するＰ形半導体基板上に形成され、
前記各ｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、
前記各ｐチャネルトランジスタはＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために正電位が該Ｎ型ウェルに印加され、
前記各キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなる
ことを特徴とする電圧発生回路。
【請求項９】
請求項５記載の電圧発生回路において、
当該回路は２重ウェル構造を形成するＰ形半導体基板上に形成され、
前記各ｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、
前記各ｐチャネルトランジスタはＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために正電位が該Ｎ型ウェルに印加され、
前記各キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなる
ことを特徴とする電圧発生回路。
【請求項１０】
請求項５記載の電圧発生回路において、
当該回路はシリコン基板上に形成された絶縁膜上に形成され、
前記各ｎチャネルトランジスタ及び各ｐチャネルトランジスタは、前記絶縁膜上に形成された半導体層をその能動層として形成され、
前記各キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたｎ型又はｐ型領域によって形成されてなる
ことを特徴とする電圧発生回路。
【請求項１１】
請求項５記載の電圧発生回路において、
当該回路はガラス基板上に形成され、
前記各ｎチャネルトランジスタ及び各ｐチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記各キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたｎ型又はｐ型領域によって形成されてなる
ことを特徴とする電圧発生回路。
【請求項１２】
キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生する電圧発生回路であって、
ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされる第１のｎチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が前記ノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第２のｎチャネルトランジスタとを備え、前記第１のｎチャネルトランジスタのゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加される電圧発生回路。
【請求項１３】
請求項１２記載の電圧発生回路において、
当該回路は３重ウェル構造を有するＰ形半導体基板上に形成され、
前記第１のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、
前記第２のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該Ｐ型ウェルに接続され、
前記キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなる
ことを特徴とする電圧発生回路。
【請求項１４】
請求項１２記載の電圧発生回路において、
当該回路は２重ウェル構造を有するＮ形半導体基板上に形成され、
前記第１のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、
前記第２のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該Ｐ型ウェルに接続され、
前記キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなる
ことを特徴とする電圧発生回路。
【請求項１５】
請求項１２記載の電圧発生回路において、
当該回路はガラス基板上に形成され、
前記第１及び第２のｎチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたｎ型領域によって形成されてなる
ことを特徴とする電圧発生回路。
【請求項１６】
２つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生する電圧発生回路であって、
ソース端子及びドレイン端子の一方が前記ノードの１つに接続され、他方が前記電圧の出力端子とされる第１のｎチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が同一のノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第２のｎチャネルトランジスタとを有するトランジスタ対を２組備え、前記各トランジスタ対の第１のｎチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各第１のｎチャネルトランジスタのゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの各他方の端子に互いに位相の反転したクロック信号が印加される電圧発生回路。
【請求項１７】
請求項１６記載の電圧発生回路において、
当該回路は３重ウェル構造を有するＰ形半導体基板上に形成され、
前記各第１のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、
前記各第２のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該Ｐ型ウェルに接続され、
前記各キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなる
ことを特徴とする電圧発生回路。
【請求項１８】
請求項１６記載の電圧発生回路において、
当該回路は２重ウェル構造を有するＮ形半導体基板上に形成され、
前記各第１のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、
前記各第２のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該Ｐ型ウェルに接続され、
前記各キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなる
ことを特徴とする電圧発生回路。
【請求項１９】
請求項１６記載の電圧発生回路において、
当該回路はガラス基板上に形成され、
前記各第１及び各第２のｎチャネルトランジスタは各々前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたｎ型領域によって形成されてなる
ことを特徴とする電圧発生回路。
【請求項２０】
請求項１〜１９のいずれか１項に記載の電圧発生回路において、
１つのクロック信号に基づいて前記互いに位相の反転したクロック信号を形成するためのインバータ回路を更に備える
ことを特徴とする電圧発生回路。
【請求項２１】
請求項１〜１９のいずれか１項に記載の電圧発生回路において、
前記互いに位相の反転したクロック信号は、その位相反転時、各クロック信号が共に論理「ロー」レベルとなる期間を有するように形成される
ことを特徴とする電圧発生回路。
【請求項２２】
請求項１〜１９のいずれか１項に記載の電圧発生回路において、
１つのクロック信号に基づいて、前記互いに位相の反転したクロック信号を形成するための論理回路と、前記各クロック信号の位相反転時、それらクロック信号が共に論理「ロー」レベルとなる期間を有するように期間調整する遅延回路とを更に備える
ことを特徴とする電圧発生回路。
【請求項２３】
複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、
前記電圧発生回路は、キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされるｎチャネルトランジスタと、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が基準電位端子とされるｐチャネルトランジスタとを備え、前記ｎチャネルトランジスタ及びｐチャネルトランジスタの各ゲート端子は共通接続されるとともに、該共通接続されたゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加される電圧発生回路を備えた表示装置。
【請求項２４】
請求項２３記載の電圧発生回路を備えた表示装置において、
少なくとも前記電圧発生回路はガラス基板上に形成され、
前記ｎチャネルトランジスタ及びｐチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたｎ型又はｐ型領域によって形成されてなる
ことを特徴とする電圧発生回路を備えた表示装置。
【請求項２５】
複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、
前記電圧発生回路は、２つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードの１つに接続され、他方が前記電圧の出力端子とされるｎチャネルトランジスタと、ソース端子及びドレイン端子の一方が同一のノードに接続され、他方が基準電位端子とされるｐチャネルトランジスタとを有して、その各ゲート端子が互いに共通接続されてなるトランジスタ対を２組備え、前記各トランジスタ対のｎチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各共通接続されたゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの各他方の端子に互いに位相の反転したクロック信号が印加される電圧発生回路を備えた表示装置。
【請求項２６】
請求項２５記載の電圧発生回路を備えた表示装置において、
少なくとも前記電圧発生回路はガラス基板上に形成され、
前記ｎチャネルトランジスタ及びｐチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたｎ型又はｐ型領域によって形成されてなる
ことを特徴とする電圧発生回路を備えた表示装置。
【請求項２７】
複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、
前記電圧発生回路は、キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされる第１のｎチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が前記ノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第２のｎチャネルトランジスタとを備え、前記第１のｎチャネルトランジスタのゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加される電圧発生回路を備えた表示装置。
【請求項２８】
請求項２７記載の電圧発生回路を備えた表示装置において、
少なくとも前記電圧発生回路はガラス基板上に形成され、
前記第１及び第２のｎチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたｎ型領域によって形成されてなる
ことを特徴とする電圧発生回路を備えた表示装置。
【請求項２９】
複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、
前記電圧発生回路は、２つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードの１つに接続され、他方が前記電圧の出力端子とされる第１のｎチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が同一のノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第２のｎチャネルトランジスタとを有するトランジスタ対を２組備え、前記各トランジスタ対の第１のｎチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各第１のｎチャネルトランジスタのゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの各他方の端子に互いに位相の反転したクロック信号が印加される電圧発生回路を備えた表示装置。
【請求項３０】
請求項２９記載の電圧発生回路を備えた表示装置において、
少なくとも前記電圧発生回路はガラス基板上に形成され、
前記各第１及び各第２のｎチャネルトランジスタは各々前記ガラス基板上に形成された半導体層をその能動層として形成され、
前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたｎ型領域によって形成されてなる
ことを特徴とする電圧発生回路を備えた表示装置。
【請求項３１】
請求項２３〜３０のいずれか１項に記載の電圧発生回路を備えた表示装置において、
前記電圧発生回路に前記クロック信号として印加する信号のレベルを昇圧
変換するレベル変換回路を更に備える
ことを特徴とする電圧発生回路を備えた表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明はキャパシタを使用した電圧発生回路及び同電圧発生回路を備えた表示装置に関する。
【０００２】
【従来の技術】
図３７に、このようなキャパシタを使用した従来の電圧発生回路の一例を示す。同図３７に示されるようにこの電圧発生回路は、キャパシタ（ポンピングキャパシタ）ｃｐ１、第１、第２のｐチャネルＭＯＳ（Metal  Oxide  Semiconductor）トランジスタｐｔ１，ｐｔ２及びインバータ回路ｉｎｖ１等を備えて構成される。
【０００３】
ここで、上記第１のｐチャネルＭＯＳトランジスタ（駆動トランジスタ）ｐｔ１のドレイン端子Ｄがノードｎｄ１に接続され、そのソース端子Ｓが負電圧ＶＢＢの出力端子３０とされる。また、上記第２のｐチャネルＭＯＳトランジスタｐｔ２のソース端子Ｓがノードｎｄ１に接続され、そのドレイン端子Ｄが接地端子とされる。
【０００４】
また上記キャパシタｃｐ１はｐチャネルＭＯＳトランジスタのソース端子及びドレイン端子間が接続されたものとして形成されており、そのゲート端子Ｇがノードｎｄ１に接続されている。また、キャパシタｃｐ１とインバータ回路ｉｎｖ１には入力端子１０を介してクロック信号ＣＬＫが入力される。
【０００５】
次に、このように構成される電圧発生回路による電圧（負電圧）の発生動作の概要を説明する。
クロック信号ＣＬＫが論理「ロー」（以下、単に「Ｌ」と記す）レベルになると、ノードｎｄ１の電位Ｖｎ１が低下して負電圧となる。このノード電位Ｖｎ１が第１のｐチャネルＭＯＳトランジスタｐｔ１のソース端子Ｓの電位ＶＢＢより同トランジスタｐｔ１のしきい値電圧Ｖｔｈｐ１分を越えて低下すると、同トランジスタｐｔ１が「ＯＮ（オン）」し、このとき、ソース端子Ｓ側からキャパシタｃｐ１の容量に比例した電荷がノードｎｄ１側に流れ込む。
そして、この電荷は、第２のｐチャネルＭＯＳトランジスタｐｔ２が「ＯＦＦ（オフ）」状態にあるため、キャパシタｃｐ１に溜め込まれ、それに応じてノード電位Ｖｎ１が上昇する。
【０００６】
次に、クロック信号ＣＬＫが論理「ハイ」（以下、単に「Ｈ」と記す）レベルになると、それに対応してノード電位Ｖｎ１は、さらにクロック信号ＣＬＫの「Ｈ」レベル（ＶＤＤ）に相当する分だけ底上げされ更に上昇する。また、このクロック信号ＣＬＫが「Ｈ」レベルになると、前記インバータ回路ｉｎｖ１を介して第２のｐチャネルＭＯＳトランジスタｐｔ２が「ＯＮ（オン）」し、このときキャパシタｃｐ１に溜め込まれた電荷がＧＮＤ（グランド）に引き抜かれることとなり、それに伴ってノード電位Ｖｎ１は低下する。
【０００７】
このようにして、クロック信号ＣＬＫの１サイクル毎に第１のｐチャネルＭＯＳトランジスタｐｔ１のソース端子Ｓの電荷をＧＮＤに汲み出すことによって、同ソース端子Ｓを負電圧化するようにしている。
【０００８】
また上記従来の電圧発生回路のポンピング効率を向上させた例として、図３８に示されるような電圧発生回路も知られている。ここでは、上記従来の電圧発生回路を２組み使用し、その各ポンピングキャパシタｃｐ１，ｃｐ２の端子に互いに位相の反転したクロック信号を印加するようにしてそのポンピング効率を向上させ、所定負電圧を得るまでの時間を短縮するようにしている。
【０００９】
【発明が解決しようとする課題】
ところで、上述した従来の電圧発生回路にあっては、簡単な構成で電圧（負電圧）を効果的に発生できるといえ、その到達負電圧（ＶＢＢ）の理論値が（−ＶＤＤ＋Ｖｔｈｐ１）となり最大理論値（−ＶＤＤ）より第１のｐチャネルＭＯＳトランジスタｐｔ１のしきい値電圧Ｖｔｈｐ１分だけ浅くなる。
【００１０】
また、出力負電圧ＶＢＢが低くなるにしたがって、第１のｐチャネルＭＯＳトランジスタｐｔ１のソース端子Ｓとノードｎｄ１間の電位差が小さくなり、すなわち同トランジスタｐｔ１のゲート・ソース間電圧が小さくなり、同トランジスタｐｔ１の駆動能力が低下することともなる。
【００１１】
また、近年、ＤＲＡＭのワード線を負バイアス制御する際に必要とされる電流駆動能力の観点や、あるいは液晶表示装置等において、その低消費電力化や画素トランジスタの動作マージンの確保等の観点から、電流駆動能力の高い電圧発生回路が必要となってきており、このような要求に対して上記従来の電圧発生回路によっては、十分に対応しきれないものともなっている。なお、このような実情は、上記負電圧を発生する回路には限られない。
【００１２】
本発明は上記実情に鑑みてなされたものであり、その目的とするところは、要求に対する高い到達電圧が得られるとともに大きな電流駆動能力を有する電圧発生回路及び同電圧発生回路を備えた表示装置を提供することにある。
【００１３】
【課題を解決するための手段】
以下、上記目的を達成するための手段及びその作用効果について記載する。
請求項１に記載の発明においては、キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生する電圧発生回路であって、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされるｎチャネルトランジスタと、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が基準電位端子とされるｐチャネルトランジスタとを備え、前記ｎチャネルトランジスタ及びｐチャネルトランジスタの各ゲート端子は共通接続されるとともに、該共通接続されたゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加されることをその要旨とする。
【００１４】
同構成によれば、電圧発生回路として駆動トランジスタ（ｎチャネルトランジスタ）のしきい値Ｖｔｈに影響されない出力電圧値が得られるようになる。また、例えば負電圧を発生させる場合、出力負電圧値が低くなっても駆動トランジスタは確実に「ＯＮ」するため、出力負電圧の値にかかわらず同トランジスタの駆動能力は十分確保されるようになる。また、駆動トランジスタとしてｐチャネルトランジスタを用いた場合に比べ、電圧発生回路としての動作速度を高速化でき、また駆動能力も高めることもできる。さらに、ｐチャネルトランジスタと同等の能力をｎチャネルトランジスタで確保する場合にあっては、その素子面積を小面積化することもできる。
【００１５】
また請求項２に記載の発明においては、請求項１記載の電圧発生回路において、当該回路は３重ウェル構造を有するＰ形半導体基板上に形成され、前記ｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、前記ｐチャネルトランジスタはＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために正電位が該Ｎ型ウェルに印加され、前記キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタＭＯＳＦＥＴのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなることをその要旨とする。
【００１６】
また請求項３に記載の発明においては、請求項１記載の電圧発生回路において、当該回路は２重ウェル構造を有するＮ半導体基板上に形成され、前記ｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、前記ｐチャネルトランジスタはＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために正電位が該Ｎ型ウェルに印加され、前記キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなることをその要旨とする。
【００１７】
また請求項４に記載の発明においては、請求項１記載の電圧発生回路において、当該回路はガラス基板上に形成され、前記ｎチャネルトランジスタ及びｐチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、前記キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたｎ型又はｐ型領域によって形成されてなることをその要旨とする。
【００１８】
上記請求項２〜４に記載の発明の各構成によっても、請求項１記載の発明と同様な作用効果を得ることができる。
また請求項５に記載の発明においては、２つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生する電圧発生回路であって、ソース端子及びドレイン端子の一方が前記ノードの１つに接続され、他方が前記電圧の出力端子とされるｎチャネルトランジスタと、ソース端子及びドレイン端子の一方が同一のノードに接続され、他方が基準電位端子とされるｐチャネルトランジスタとを有して、その各ゲート端子が互いに共通接続されてなるトランジスタ対を２組備え、前記各トランジスタ対のｎチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各共通接続されたゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの他方の端子に互いに位相の反転したクロック信号が印加されることをその要旨とする。
【００１９】
同構成によれば、上記請求項１にの発明と同様な作用効果を得ることができるとともに、クロック信号の半サイクル毎に目標電圧発生にかかるポンピング動作が行われため、より効率的にポンピングを行うことのできるようになる。その結果、目標出力電圧に到達する速度を早めることができる。
【００２０】
また請求項６に記載の発明においては、請求項５記載の電圧発生回路において、当該回路は３重ウェル構造を有するＰ形半導体基板上に形成され、前記各ｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、前記各ｐチャネルトランジスタはＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記各クロック信号が該Ｎ型ウェルに印加され、前記各キャパシタはＮ型ウェル上に別途形成されるｐチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなることをその要旨とする。
【００２１】
また請求項７に記載の発明においては、請求項５記載の電圧発生回路において、当該回路は３重ウェル構造を形成するＰ形半導体基板上に形成され、前記各ｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、前記各ｐチャネルトランジスタはＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために正電位が該Ｎ型ウェルに印加され、前記各キャパシタはＮ型ウェル上に別途形成されるｐチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなることをその要旨とする。
【００２２】
また請求項８に記載の発明においては、請求項５記載の電圧発生回路において、当該回路は３重ウェル構造を形成するＰ形半導体基板上に形成され、前記各ｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、前記各ｐチャネルトランジスタはＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために正電位が該Ｎ型ウェルに印加され、前記各キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなることをその要旨とする。
【００２３】
また請求項９に記載の発明においては、請求項５記載の電圧発生回路において、当該回路は２重ウェル構造を形成するＰ形半導体基板上に形成され、前記各ｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、前記各ｐチャネルトランジスタはＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために正電位が該Ｎ型ウェルに印加され、前記各キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなることをその要旨とする。
【００２４】
また請求項１０に記載の発明においては、請求項５記載の電圧発生回路において、当該回路はシリコン基板上に形成された絶縁膜上に形成され、前記各ｎチャネルトランジスタ及び各ｐチャネルトランジスタは、前記絶縁膜上に形成された半導体層をその能動層として形成され、前記各キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたｎ型又はｐ型領域によって形成されてなることをその要旨とする。
【００２５】
また請求項１１に記載の発明においては、請求項５記載の電圧発生回路において、当該回路はガラス基板上に形成され、前記各ｎチャネルトランジスタ及び各ｐチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、前記各キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたｎ型又はｐ型領域によって形成されてなることをその要旨とする。
【００２６】
上記請求項６〜１１に記載の発明の各構成によっても、請求項５記載の発明と同様な作用効果を得ることができる。
また請求項１２に記載の発明においては、キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生する電圧発生回路であって、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされる第１のｎチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が前記ノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第２のｎチャネルトランジスタとを備え、前記第１のｎチャネルトランジスタのゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加されることをその要旨とする。
【００２７】
請求項１記載の発明のｐチャネルトランジスタを上記第２のｎチャネルトランジスタに置き換える同構成によっても、同請求項１記載の発明とほぼ同様な作用効果を得ることができる。
【００２８】
また請求項１３に記載の発明においては、請求項１２記載の電圧発生回路において、当該回路は３重ウェル構造を有するＰ形半導体基板上に形成され、前記第１のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、前記第２のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該Ｐ型ウェルに接続され、前記キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなることをその要旨とする。
【００２９】
また請求項１４に記載の発明においては、請求項１２記載の電圧発生回路において、当該回路は２重ウェル構造を有するＮ形半導体基板上に形成され、前記第１のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、前記第２のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該Ｐ型ウェルに接続され、前記キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子が前記ノードに接続されてなることをその要旨とする。
【００３０】
また請求項１５に記載の発明においては、請求項１２記載の電圧発生回路において、当該回路はガラス基板上に形成され、前記第１及び第２のｎチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたｎ型領域によって形成されてなることをその要旨とする。
【００３１】
上記請求項１３〜１５に記載の発明の各構成によっても、請求項１２記載の発明と同様な作用効果を得ることができる。
また請求項１６に記載の発明においては、２つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生する電圧発生回路であって、ソース端子及びドレイン端子の一方が前記ノードの１つに接続され、他方が前記電圧の出力端子とされる第１のｎチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が同一のノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第２のｎチャネルトランジスタとを有するトランジスタ対を２組備え、前記各トランジスタ対の第１のｎチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各第１のｎチャネルトランジスタのゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの各他方の端子に互いに位相の反転したクロック信号が印加されることをその要旨とする。
【００３２】
上記請求項５記載の発明のｐチャネルトランジスタをｎチャネルトランジスタに置き換える同構成によっても、同請求項５記載の発明とほぼ同様な作用効果を得ることができる。
【００３３】
また請求項１７に記載の発明においては、請求項１６記載の電圧発生回路において、当該回路は３重ウェル構造を有するＰ形半導体基板上に形成され、前記各第１のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、前記各第２のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該Ｐ型ウェルに接続され、前記各キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなることをその要旨とする。
【００３４】
また請求項１８に記載の発明においては、請求項１６記載の電圧発生回路において、当該回路は２重ウェル構造を有するＮ形半導体基板上に形成され、前記各第１のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記電圧出力端子が該Ｐ型ウェルに接続され、前記各第２のｎチャネルトランジスタはＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記ノードが該Ｐ型ウェルに接続され、前記各キャパシタはＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、その各ゲート端子が前記各ノードに接続されてなることをその要旨とする。
【００３５】
また請求項１９に記載の発明においては、請求項１６記載の電圧発生回路において、当該回路はガラス基板上に形成され、前記各第１及び各第２のｎチャネルトランジスタは各々前記ガラス基板上に形成された半導体層をその能動層として形成され、前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたｎ型領域によって形成されてなることをその要旨とする。
【００３６】
上記請求項１７〜１９に記載の発明の各構成によっても、請求項１６記載の発明と同様な作用効果を得ることができる。
また請求項２０に記載の発明においては、請求項１〜１９のいずれか１項に記載の電圧発生回路において、１つのクロック信号に基づいて前記互いに位相の反転したクロック信号を形成するためのインバータ回路を更に備えることをその要旨とする。
【００３７】
同構成によれば、クロック入力信号を１つにできるため、同クロック入力信号を２つとする場合に比べ、外部回路の構成を簡単にすることができる。また、インバータを介した遅延効果を利用して効率的に電圧を発生させることができるようになる。
【００３８】
また請求項２１に記載の発明においては、請求項１〜１９のいずれか１項に記載の電圧発生回路において、前記互いに位相の反転したクロック信号は、その位相反転時、各クロック信号が共に論理「ロー」レベルとなる期間を有するように形成されることをその要旨とする。
【００３９】
同構成によれば、各クロック信号が共に論理「ロー」レベルとなる期間を有すことにより、例えば駆動トランジスタを確実に「ＯＦＦ（オフ）」させてから上記ノードを正電圧にできること等によって、効率的に負電圧を発生させることができるようになる。
【００４０】
また請求項２２に記載の発明においては、請求項１〜１９のいずれか１項に記載の電圧発生回路において、１つのクロック信号に基づいて、前記互いに位相の反転したクロック信号を形成するための論理回路と、前記各クロック信号の位相反転時、それらクロック信号が共に論理「ロー」レベルとなる期間を有するように期間調整する遅延回路とを更に備えることをその要旨とする。
【００４１】
同構成によれば、１つのクロック信号に基づいて、上記各クロック信号が共に論理「ロー」レベルとなる期間を有するよう一対のクロック信号を容易且つ自動的に生成される。
【００４２】
また請求項２３に記載の発明においては、複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、前記電圧発生回路は、キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされるｎチャネルトランジスタと、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が基準電位端子とされるｐチャネルトランジスタとを備え、前記ｎチャネルトランジスタ及びｐチャネルトランジスタの各ゲート端子は共通接続されるとともに、該共通接続されたゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加されることをその要旨とする。
【００４３】
また請求項２４に記載の発明においては、請求項２３記載の電圧発生回路を備えた表示装置において、少なくとも前記電圧発生回路はガラス基板上に形成され、前記ｎチャネルトランジスタ及びｐチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、前記キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたｎ型又はｐ型領域によって形成されてなることをその要旨とする。
【００４４】
また請求項２５に記載の発明においては、複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、前記電圧発生回路は、２つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードの１つに接続され、他方が前記電圧の出力端子とされるｎチャネルトランジスタと、ソース端子及びドレイン端子の一方が同一のノードに接続され、他方が基準電位端子とされるｐチャネルトランジスタとを有して、その各ゲート端子が互いに共通接続されてなるトランジスタ対を２組備え、前記各トランジスタ対のｎチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各共通接続されたゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの各他方の端子に互いに位相の反転したクロック信号が印加されることをその要旨とする。
【００４５】
また請求項２６に記載の発明においては、請求項２５記載の電圧発生回路を備えた表示装置において、少なくとも前記電圧発生回路はガラス基板上に形成され、前記各ｎチャネルトランジスタ及び各ｐチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、前記各キャパシタの少なくとも一方の電極は、前記半導体層の一部に形成されたｎ型又はｐ型領域によって形成されてなることをその要旨とする。
【００４６】
また請求項２７に記載の発明においては、複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、前記電圧発生回路は、キャパシタを有し、該キャパシタの一方の端子に接続されたノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードに接続され、他方が前記電圧の出力端子とされる第１のｎチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が前記ノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第２のｎチャネルトランジスタとを備え、前記第１のｎチャネルトランジスタのゲート端子と前記キャパシタの他方の端子とに互いに位相の反転したクロック信号が印加されることをその要旨とする。
【００４７】
また請求項２８に記載の発明においては、請求項２７記載の電圧発生回路を備えた表示装置において、少なくとも前記電圧発生回路はガラス基板上に形成され、前記第１及び第２のｎチャネルトランジスタは、前記ガラス基板上に形成された半導体層をその能動層として形成され、前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたｎ型領域によって形成されてなることをその要旨とする。
【００４８】
また請求項２９に記載の発明においては、複数の走査線とデータ線との交点にマトリックス状に配列される表示画素と、該表示画素毎に備えられその印加電圧を制御する能動スイッチング素子と、前記複数の走査線を走査するとともに前記能動スイッチング素子を活性化するための駆動電圧を印加する走査線駆動回路と、該走査線駆動回路に電圧を出力する電圧発生回路とを備え、前記電圧発生回路は、２つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の電圧を発生するものであって、ソース端子及びドレイン端子の一方が前記ノードの１つに接続され、他方が前記電圧の出力端子とされる第１のｎチャネルトランジスタと、ソース端子及びドレイン端子の一方及びゲート端子が同一のノードに接続され、ソース端子及びドレイン端子の他方が基準電位端子とされる第２のｎチャネルトランジスタとを有するトランジスタ対を２組備え、前記各トランジスタ対の第１のｎチャネルトランジスタの前記電圧出力端子は共通接続されるとともに、前記各第１のｎチャネルトランジスタのゲート端子はそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されて且つ、前記各キャパシタの各他方の端子に互いに位相の反転したクロック信号が印加されることをその要旨とする。
【００４９】
また請求項３０に記載の発明においては、請求項２９記載の電圧発生回路を備えた表示装置において、少なくとも前記電圧発生回路はガラス基板上に形成され、前記各第１及び各第２のｎチャネルトランジスタは各々前記ガラス基板上に形成された半導体層をその能動層として形成され、前記キャパシタの少なくとも一方の電極は前記半導体層の一部に形成されたｎ型領域によって形成されてなることをその要旨とする。
【００５０】
上記請求項２３〜３０に記載の発明の各構成によれば、例えば上記電圧発生回路を液晶表示装置に搭載し負電圧を発生させる場合、その走査線に印加する電圧の電圧幅を、例えば所定負電圧から電源電圧の半分までの電圧幅を印加することによって、低消費電力化や能動スイッチング素子のオフ動作マージンを増加させることができるようになる。また、通常負電荷溜め込み用素子として当該表示装置の外部に外付けコンデンサを設けることが多いが、そのような外付けコンデンサの容量を低減して同コンデンサを小型したり、あるいは割愛できるようになる。また、液晶表示装置にとってその電源投入時、上記負電圧はできるだけ早期に立ち上ることが求められるが、上記電圧発生回路によれば、その効率的なポンピング動作によって同負電圧を早期に供給できるようになる。さらに、このように駆動電流（能力）の大きい電圧発生回路を液晶表示装置に搭載することによって、同表示装置としての表示品質を向上させることができるようにもなる。
【００５１】
また請求項３１に記載の発明においては、請求項２３〜３０のいずれか１項に記載の電圧発生回路を備えた表示装置において、前記電圧発生回路に前記クロック信号として印加する信号のレベルを昇圧変換するレベル変換回路を更に備えることをその要旨とする。
【００５２】
同構成によれば、このようなレベル変換回路を備えることにより、表示装置に要求される電圧（例えば、所定負電圧）を上記電圧発生回路によって適宜発生させることができるようになる。
【００５３】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明にかかる電圧発生回路の第１の実施の形態を、図１〜図４を参照して説明する。
【００５４】
まず、図１を参照して、本第１の実施の形態にかかる電圧発生回路の基本構成を説明する。
同図１に示されるようにこの電圧発生回路は、キャパシタ（ポンピングキャパシタ）ＣＰ１、ｎチャネルＭＯＳトランジスタＮＴ１、及びｐチャネルＭＯＳトランジスタＰＴ１等を備えて構成される。
【００５５】
ここで、上記ｎチャネルＭＯＳトランジスタ（駆動トランジスタ）ＮＴ１のソース端子ＳがノードＮＤ１に接続され、そのドレイン端子Ｄが負電圧ＶＢＢの出力端子３とされる。また、上記ｐチャネルＭＯＳトランジスタＰＴ１のソース端子ＳがノードＮＤ１に接続され、そのドレイン端子Ｄが接地端子（基準電位端子）とされる。そして、このｎチャネルトＭＯＳランジスタＮＴ１及びｐチャネルＭＯＳトランジスタＰＴ１の各ゲート端子Ｇは共通接続され、その共通接続点はクロック入力端子２に接続される。
【００５６】
また、上記ノードＮＤ１にはキャパシタＣＰ１の一方の電極が接続され、他方の電極はクロック入力端子１に接続される。そしてこのクロック入力端子１と上記クロック入力端子２とに互いに位相の反転したクロック信号ＣＬＫ，／ＣＬＫ（「／」は論理反転を示す）が印加される。なお、キャパシタＣＰ１は、ｎチャネルトＭＯＳランジスタ、あるいはｐチャネルＭＯＳトランジスタのソース端子及びドレイン端子を共通接続するかたちで形成されるものであってもよい。
【００５７】
次に、このように構成される本実施の形態の電圧発生回路による電圧（負電圧）の発生動作の概要を図２のタイミングチャートを参照して説明する。なお、同図２（ａ），（ｂ）に示される本実施の形態に使用されるクロック信号ＣＬＫ，／ＣＬＫは、単に互いの位相を反転したものである。
【００５８】
同図２に示す時刻ｔ１においてクロック信号ＣＬＫが「Ｌ」レベル（０ボルト）に変化し始めると、ノードＮＤ１の電位ＶＮ１が低下して負電圧となる（図２（ａ），図２（ｃ）参照）。このときクロック信号／ＣＬＫが「Ｈ」レベル（ＶＤＤ）になると、ｎチャネルＭＯＳトランジスタＮＴ１が「ＯＮ」し、このとき、同トランジスタＮＴ１のドレイン端子Ｄ側からキャパシタＣＰ１の容量に比例した電荷がノードＮＤ１側に流れ込む。そして、この電荷は、ｐチャネルＭＯＳトランジスタＰＴ１が「ＯＦＦ」状態にあるため、キャパシタＣＰ１に溜め込まれ、それに応じてノード電位ＶＮ１が上昇するようになる（図２（ｃ）参照）。
【００５９】
次に、時刻ｔ２にクロック信号ＣＬＫが「Ｈ」レベルに変化し始めると、それに対応してノード電位ＶＮ１は、さらにクロック信号ＣＬＫの「Ｈ」レベル（ＶＤＤ）に相当する分だけ底上げされ更に上昇する。また、このクロック信号ＣＬＫが「Ｈ」レベルになると、ｐチャネルＭＯＳトランジスタＰＴ１が「ＯＮ」し、このときキャパシタＣＰ１に溜め込まれた電荷がＧＮＤに引き抜かれることとなり、それに伴ってノード電位ＶＮ１は低下するようになる（図２（ｃ）参照）。
【００６０】
続いて、時刻ｔ３において再びクロック信号ＣＬＫが「Ｌ」レベルに変化し始めると、先の時刻ｔ１で説明したのと同様な動作が行われる。
このような動作の繰り返しにより、クロック信号ＣＬＫ，／ＣＬＫの１サイクル毎にｎチャネルＭＯＳトランジスタＮＴ１のドレイン端子Ｄの電荷をＧＮＤに汲み出すことによって、同ドレイン端子Ｄの電圧ＶＢＢを負電圧化するようにしている。
【００６１】
このとき上記構成の本実施の形態の電圧発生回路において、負電圧ＶＢＢの到達電圧の理論値は、（−ＶＤＤ＋Ｖｔｈｐ２）となる。
【００６２】
また、出力負電圧ＶＢＢが低くなってもｎチャネルＭＯＳトランジスタＮＴ１を「ＯＮ」させるソース端子Ｓとゲート端子Ｇ間の電位差はクロック信号／ＣＬＫによって与えられるため、出力負電圧ＶＢＢの値にかかわらず同トランジスタＮＴ１の駆動能力は十分確保されるようになる。
【００６３】
また、駆動トランジスタとして、ｎチャネルトランジスタの特性からｐチャネルトランジスタに比べ、その動作速度を高速化でき、また駆動能力も高めることもできる。さらに、ｐチャネルトランジスタと同等の能力をｎチャネルトランジスタで確保する場合にあっては、その素子面積を小面積化することもできる。
【００６４】
次に、図３を参照して半導体基板上に形成された本実施の形態の電圧発生回路の断面構造の概要を説明する。なお、その等価回路を図４に示す。
同図３に示されるように、同電圧発生回路はＰ型ウェル・Ｎ型ウェル・Ｐ型ウェル（Ｐ−ウェル・Ｎ−ウェル・Ｐ−ウェル）の３重ウェル構造を有するＰ型シリコン基板上に形成されている。
【００６５】
ここで、前記ｎチャネルトランジスタＮＴ１はＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るためにドレイン端子Ｄ（電圧出力端子）が該Ｐ型ウェルに接続されている。
【００６６】
また前記ｐチャネルトランジスタＰＴ１はＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために、正電位が該Ｎ型ウェルに印加されている。
【００６７】
また、キャパシタＣＰ１はＰ型ウェル上に別途形成されるｎチャネルＭＯＳＦＥＴのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子Ｇが前記ノードＮＤ１に接続されている。
【００６８】
以上説明したように、第１の実施の形態の電圧発生回路によれば、以下のような効果を得ることができる。
【００６９】
（１）出力負電圧ＶＢＢが低くなってもｎチャネルＭＯＳトランジスタＮＴ１は確実に「ＯＮ」するため、出力負電圧ＶＢＢの値にかかわらず同トランジスタＮＴ１の駆動能力は十分確保されるようになる。
【００７０】
（２）また、駆動トランジスタとしてｐチャネルトランジスタを用いた場合に比べ、電圧発生回路としての動作速度を高速化でき、また駆動能力も高めることもできる。さらに、ｐチャネルトランジスタと同等の能力をｎチャネルトランジスタで確保する場合にあっては、その素子面積を小面積化することもできる。
【００７１】
なお、上記第１の実施の形態は以下のような形態で実施することもできる。
・上記第１の実施の形態においては、電圧発生回路を３重ウェル構造を有するＰ形シリコン基板上に形成する例を示したがこれに限られない。その他、図５に示すように、同電圧発生回路をＮ−ウェル・Ｐウェルの２重ウェル構造を有するＮ型シリコン基板上に形成されるものであってもよい。
【００７２】
・また、同電圧発生回路は図６に示すように、ガラス基板上に形成されるものであってもよい。ここでは、ｎチャネルトランジスタＮＴ１及びｐチャネルトランジスタＰＴ１は、前記ガラス基板上の層間絶縁膜１０１内に、多結晶あるいはアモルファスシリコン等の半導体層をその能動層（ソース・ドレイン領域）として形成される。ここで各トランジスタＮＴ１，ＰＴ１のゲート電極Ｇは、例えば金属クロム（Ｃｒ）薄膜によって形成される。なおこのゲート電極Ｇは、シリサイド薄膜等であってもよい。
【００７３】
また、前記キャパシタＣＰ１も前記ガラス基板上に形成され、その少なくとも一方の電極（ここでは下部電極１０３）は上記半導体層の一部に形成されたｎ型又はｐ型領域（ここではｎ領域）によって形成され、その上部電極１０４は例えば上記金属クロム（Ｃｒ）薄膜によって形成される。また、同キャパシタＣＰ１の誘電体膜１０５は、例えば上記トランジスタＮＴ１，ＰＴ１のゲート電極酸化膜１０２と同一絶縁膜（例えば、シリコン酸化膜）によって形成される。
【００７４】
（第２の実施の形態）
以下、本発明にかかる電圧発生回路の第２の実施の形態を、図７を参照して説明する。なお、ここでは先の図１に示した第１の実施の形態の電圧発生回路との相違点を中心に説明し、同回路と同一の構成要素についてはそれぞれ同一の符号を付してその重複する説明を省略する。
【００７５】
第２の実施の形態と前記第１の実施形態との構成上の相違点は次の点にある。すなわち、図７に示されるように、インバータＩＮＶ１をさらに上記クロック入力端子１とキャパシタＣＰ１との間に設けた点にある。
【００７６】
そのため、先の図１に示される互いに位相の反転した一対のクロック信号ＣＬＫ，／ＣＬＫに代えて、当該電圧発生回路に入力されるクロック信号を１つのクロック信号ＣＬＫのみにすることができる。なお、本実施の形態の形態においては、クロック信号ＣＬＫをそのまま上記ｎチャネルトＭＯＳランジスタＮＴ１及びｐチャネルＭＯＳトランジスタＰＴ１の各ゲート端子Ｇの共通接続点に印加し、インバータＩＮＶ１を介したクロック信号ＣＬＫをキャパシタＣＰ１に印加する。
【００７７】
このようなクロック信号ＣＬＫの印加態様により、インバータＩＮＶ１を介した遅延効果を利用して効率的に負電圧を発生させることができる。すなわち、先の図２に示した時刻ｔ２において、ｎチャネルトＭＯＳランジスタＮＴ１の導通状態を低減した状態で上記ノードＮＤ１を正電圧状態とすることができ、このときこの正電圧の影響がｎチャネルトＭＯＳランジスタＮＴ１の負電圧状態にあるドレイン電極Ｄの及ぶことが抑制されるようになる。
【００７８】
以上説明したように、第２の実施の形態の電圧発生回路によれば、上記第１の実施の形態の効果に加え以下のような効果を得ることができる。
（１）クロック入力信号を１つにできるため、同クロック入力信号を２つとする場合に比べ、外部回路の構成を簡単にすることができる。
【００７９】
（２）インバータＩＮＶ１を介した遅延効果を利用して効率的に負電圧を発生させることができるようになる。
なお、上記第２の実施の形態は以下のような形態で実施することもできる。
・インバータＩＮＶ１を介したクロック信号ＣＬＫを上記ｎチャネルトＭＯＳランジスタＮＴ１及びｐチャネルＭＯＳトランジスタＰＴ１の各ゲート端子Ｇの共通接続点に印加するように、同インバータＩＮＶ１を設けることもできる。
【００８０】
（第３の実施の形態）
以下、本発明にかかる電圧発生回路の第３の実施の形態を図９〜図１３を照して説明する。なお、ここでも先の図１に示した第１の実施の形態の電圧発生回路との相違点を中心に説明し、同回路と同一の構成要素についてはそれぞれ同一の符号を付してその重複する説明を省略する。
【００８１】
この第３の実施の形態と前記第１の実施形態との構成上の相違点は次の点にある。
すなわち、図９に示されるように、本実施の形態の電圧発生回路は、大きくは先の図１に示した電圧発生回路を一対使用した構成となっている点にある。そして、このような回路構成とすることにより、より効率的にポンピングを行うことのできる電圧発生回路を実現するものである。
【００８２】
本実施の形態の電圧発生回路は、２つのキャパシタ（ポンピングキャパシタ）ＣＰ１，ＣＰ２を有し、それらキャパシタＣＰ１，ＣＰ２の各一方の端子に接続された各別ノードＮＤ１，ＮＤ２を介して所定の負電圧ＶＢＢを発生するものである。
【００８３】
そして、ソース端子Ｓが前記ノードＮＤ１，ＮＤ２の１つに接続され、他方が負電圧の出力端子とされるｎチャネルトランジスタ（ＮＴ１，ＮＴ２）と、ソース端子Ｓがその同一のノードに接続され、他方が接地端子（基準電位端子）とされるｐチャネルトランジスタ（ＰＴ１，ＰＴ２）とを有して、その各ゲート端子Ｇが互いに共通接続されてなる２組みのトランジスタ対（ＮＴ１，ＰＴ１）、（ＮＴ２，ＰＴ２）を備えている。
【００８４】
また、前記各トランジスタ対のｎチャネルトランジスタ（ＮＴ１，ＮＴ２）のドレイン端子（電圧出力端子）は共通接続されるとともに、上記各共通接続されたゲート端子Ｇはそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されている。
【００８５】
さらに、前記各キャパシタＣＰ１，ＣＰ２の前記ノードＮＤ１，ＮＤ２に接続されない側の端子は、互いに位相の反転したクロック信号ＣＬＫ，／ＣＬＫが印加されるクロック信号入力端子１，２とされる。
【００８６】
次に、このように構成される本実施の形態の電圧発生回路による負電圧の発生動作の概要を図１０に示すタイミングチャートを参照して説明する。
同図１０に示す時刻ｔ１においてクロック信号ＣＬＫが「Ｌ」レベル（０ボルト）に変化し始めると、ノードＮＤ１の電位ＶＮ１が低下して負電圧となり（図１０（ａ），（ｃ）参照）、それに伴ってｎチャネルＭＯＳトランジスタＮＴ２が「ＯＦＦ」状態に移行するとともにｐチャネルＭＯＳトランジスタＰＴ２が「ＯＮ」状態に移行する。また、クロック信号／ＣＬＫが「Ｈ」レベル（ＶＤＤ）に変化し始めると、ノードＮＤ２の電位ＶＮ２は、クロック信号／ＣＬＫの「Ｈ」レベル（ＶＤＤ）に相当する分だけ底上げされ上昇し（図１０（ｂ），（ｄ）参照）、それに伴ってｎチャネルＭＯＳトランジスタＮＴ１が「ＯＮ」状態に移行するとともにｐチャネルＭＯＳトランジスタＰＴ１が「ＯＦＦ」状態に移行する。
【００８７】
このとき、上記ｐチャネルＭＯＳトランジスタＰＴ２が「ＯＮ」するのに伴って、上記キャパシタＣＰ２に溜め込まれ電荷がＧＮＤに引き抜かれることとなり、それに伴ってノード電位ＶＮ２は低下するようになる（図１０（ｄ）参照）。
【００８８】
また、上記ｎチャネルＭＯＳトランジスタＮＴ１が「ＯＮ」するのに伴って、同トランジスタＮＴ１のドレイン端子Ｄ側からキャパシタＣＰ１の容量に比例した電荷がノードＮＤ１側に流れ込む。そして、この電荷は、ｐチャネルＭＯＳトランジスタＰＴ１が「ＯＦＦ」状態にあるため、キャパシタＣＰ１に溜め込まれ、それに応じてノード電位ＶＮ１が上昇するようになる。（図１０（ｃ）参照）。
【００８９】
次に、時刻ｔ２においてクロック信号ＣＬＫが「Ｈ」レベルに変化し始めるとともに、クロック信号／ＣＬＫが「Ｌ」レベルに変化し始めると、上記時刻ｔ１とは逆の動作が各トランジスタ対にて行われる。
【００９０】
すなわち、同時刻ｔ２においてクロック信号ＣＬＫが「Ｈ」レベルに変化し始めると、ノードＮＤ１の電位ＶＮ１は、クロック信号ＣＬＫの「Ｈ」レベル（ＶＤＤ）に相当する分だけ底上げされ上昇し（図１０（ａ），（ｃ）参照）、それに伴ってｎチャネルＭＯＳトランジスタＮＴ２が「ＯＮ」状態に移行するとともにｐチャネルＭＯＳトランジスタＰＴ２が「ＯＦＦ」状態に移行する。また、クロック信号／ＣＬＫが「Ｌ」レベルに変化し始めると、ノードＮＤ２の電位ＶＮ２は低下して負電圧となり（図１０（ｂ），（ｄ）参照）、それに伴ってｎチャネルＭＯＳトランジスタＮＴ１が「ＯＦＦ」状態に移行するとともにｐチャネルＭＯＳトランジスタＰＴ１が「ＯＮ」状態に移行する。このとき、ｐチャネルＭＯＳトランジスタＰＴ２のゲート電位は負電位であるため、ノードＮＤ２と接地電圧ＧＮＤとの間に閾値電圧（Ｖｔｈｐ２）分の差が生じず、ノードＮＤ２の電荷はＧＮＤまで引き抜かれることになる。
【００９１】
このとき、上記ｐチャネルＭＯＳトランジスタＰＴ１が「ＯＮ」するのに伴って、上記キャパシタＣＰ１に溜め込まれ電荷がＧＮＤに引き抜かれることとなり、それに伴ってノード電位ＶＮ１は低下するようになる（図１０（ｃ）参照）。また、上記ｎチャネルＭＯＳトランジスタＮＴ２が「ＯＮ」するのに伴って、同トランジスタＮＴ２のドレイン端子Ｄ側からキャパシタＣＰ２の容量に比例した電荷がノードＮＤ２側に流れ込む。そして、この電荷は、ｐチャネルＭＯＳトランジスタＰＴ２が「ＯＦＦ」状態にあるため、キャパシタＣＰ２に溜め込まれ、それに応じてノード電位ＶＮ２が上昇するようになる。（図１０（ｄ）参照）。
【００９２】
続いて、時刻ｔ３において再びクロック信号ＣＬＫが「Ｌ」レベルに変化し始めると、先の時刻ｔ１で説明したのと同様な動作が行われる。
このような動作の繰り返しにより、クロック信号ＣＬＫあるいは，クロック信号／ＣＬＫの半サイクル毎に、ｎチャネルＭＯＳトランジスタＮＴ１，ＮＴ２のいずれかのドレイン端子Ｄの電荷をＧＮＤに汲み出すことによって、同ドレイン端子Ｄの電圧ＶＢＢを負電圧化するようにしている（図１０（ｅ）参照）。
【００９３】
すなわち、本実施の形態の電圧発生回路においては、クロック信号の半サイクル毎に負電圧化にかかるポンピング動作を行うことにより、より効率的にポンピングを行うことができるようになる。その結果、先の図２（ｄ）と図１０（ｅ）との対比から明らかなように、負電圧化速度を第１の実施の形態の電圧発生回路の同速度に比べて早めることができる。
また、本実施の形態では、負電圧ＶＢＢの到達理論値が、最大理論値（−ＶＤＤ）となり、より大きな負電圧発生回路を実現することができる。
【００９４】
次に、図１１（ａ）を参照して半導体基板上に形成された本実施の形態の電圧発生回路の断面構造の概要を説明する。なお、その等価回路を図１１（ｂ）に示す。
【００９５】
同図１１（ａ）に示されるように、同電圧発生回路も先の第１の実施の形態と同様にＰ−ウェル・Ｎ−ウェル・Ｐ−ウェルの３重ウェル構造を有するＰ型シリコン基板上に形成されている。
【００９６】
ここで、前記各ｎチャネルトランジスタＮＴ１，ＮＴ２はＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために各ドレイン端子Ｄ（電圧出力端子）が該Ｐ型ウェルに接続されている。
【００９７】
また前記各ｐチャネルトランジスタＰＴ１，ＰＴ２はＮ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために前記クロック信号ＣＬＫ，／ＣＬＫが各対応するＮ型ウェルに印加されている。
【００９８】
また、各キャパシタＣＰ１，ＣＰ２はＮ型ウェル上に別途形成されるｐチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子Ｇが各対応するノードＮＤ１，ＮＤ２に接続されている。
【００９９】
ちなみに、このようにＰ型シリコン基板上に３重ウェル構造にて形成される本実施の形態の電圧発生回路と、先の図３８に示したＰ型シリコン基板上にＰ−ウェル・Ｎ−ウェルの２重ウェル構造にて形成されるとともに駆動トランジスタとしてｐチャネルＭＯＳトランジスタを使用した従来の電圧発生回路との電流駆動特性の相違を図１２〜図１４に示されるグラフにて示す。なお、同図１２〜図１４において、「ＩＢＢｐ」は上記従来の電圧発生回路による駆動電流を示し、「ＩＢＢｎ」は本実施の形態の電圧発生回路による駆動電流を示す。
【０１００】
まず図１２は、各々の駆動トランジスタサイズを同じにして、キャパシタの容量を変化させて各々の電圧出力端子３からＧＮＤ（グランド）に流れる駆動電流の値をシュミレーションしたものである。ここでは、電源電圧を３.３Ｖ、０．３５μｍルール、室温等をパラメータとしている。
【０１０１】
同図１２からキャパシタの容量が増大するに伴いｎチャネルＭＯＳトランジスタのほうが、駆動電流が大きくなることがわかる。
これは、大きな駆動電流を得るためには、駆動トランジスとしてｎチャネルＭＯＳトランジスタを採用した本実施の形態ほうが有利であるとともに、同一駆動電流を得るための駆動トランジスのサイズを小さくできることを示している。
【０１０２】
次に図１３は、トランジスタサイズ及び上記パラメータを同一にして、電圧出力端子３の初期電圧値（ＶＢＢ）を変化させて上記駆動電流の値をシュミレーションしたものである。
【０１０３】
同図１３から、電圧出力端子３の負電圧値ＶＢＢがより負電圧化されるにしたがって、ｐチャネルＭＯＳトランジスタの駆動能力がｎチャネルＭＯＳトランジスタに比べて低下することがわかる。
【０１０４】
これは、所定の負電圧値ＶＢＢにおけるｎチャネルＭＯＳトランジスタの駆動能力の優位性を示している。
次に図１４は、トランジスタサイズを同一にして、電源電圧を変化させて上記駆動電流の値をシュミレーションしたものである。なお、ここでは０．１８μｍルールをパラメータとして採用している。
【０１０５】
同図１４から、電源電圧が低電源電圧化した場合においても、ｎチャネルＭＯＳトランジスタの駆動能力の優位性が示される。
以上説明したように、第３の実施の形態の電圧発生回路によれば、上記第１の実施の形態の効果に加え以下のような効果を得ることができる。
【０１０６】
（１）本実施の形態の電圧発生回路においては、クロック信号の半サイクル毎に負電圧化にかかるポンピング動作が行われため、より効率的にポンピングを行うことのできるようになる。その結果、負電圧化速度を早めることができる。
【０１０７】
なお、上記第３の実施の形態は以下のような形態で実施することもできる。
・上記第３の実施の形態においては、前記各ｐチャネルトランジスタＰＴ１，ＰＴ２のバックゲート電位を得るために前記クロック信号ＣＬＫ，／ＣＬＫを各トランジスタ形成されるＮ型ウェルに印加される例を示したがこれに限られない。各トランジスタＰＴ１，ＰＴ２のバックゲート電位を得る構造としては、図１５（ａ）に示すように、正電位、例えば電源電圧ＶＤＤが各Ｎ型ウェルに印加されるようにしてもよい。なお、図１５（ｂ）にその等価回路を示す。
【０１０８】
・上記第３の実施の形態においては、各キャパシタＣＰ１，ＣＰ２をＮ型ウェル上に別途形成されるｐチャネルトランジスタにて形成する例を示したがこれに限られず、図１６（ｂ）に示すように、Ｐ型ウェル上に別途形成されるｎチャネルトランジスタにて形成するようにしてもよい。なお、図１６（ｂ）にその等価回路を示す。
【０１０９】
・上記第３の実施の形態においては、電圧発生回路を３重ウェル構造を有するＰ形シリコン基板上に形成する例を示したがこれに限られない。その他、図１７に示すように、同電圧発生回路をＮ−ウェル・Ｐ−ウェルの２重ウェル構造を有するＮ型シリコン基板上に形成されるものであってもよい。
【０１１０】
・また、同電圧発生回路は図１８に示すように、ガラス基板上に形成された絶縁膜上に形成されるものであってもよい。ここでは、各ｎチャネルトランジスタＮＴ１，ＮＴ２及び各ｐチャネルトランジスタＰＴ１，ＰＴ２は、前記絶縁膜上に形成される層間絶縁膜１０１内に、単結晶、多結晶あるいはアモルファスシリコン等の半導体層をその能動層（ソース・ドレイン領域）として形成される。
【０１１１】
また、前記キャパシタＣＰ１，ＣＰ２も前記ガラス基板上に形成され、その下部電極１０３（少なくともその一方の電極）は上記半導体層の一部に形成されたｎ型領域（又はｐ型領域）によって形成される。また、同キャパシタＣＰ１，ＣＰ２の誘電体膜１０５は、例えば上記トランジスタＮＴ１，ＰＴ１のゲート電極酸化膜１０２と同一絶縁膜（例えば、シリコン酸化膜）によって形成される。
【０１１２】
・また、同電圧発生回路は図１９に示すように、ガラス基板上に形成されるものであってもよい。ここでは、各ｎチャネルトランジスタＮＴ１，ＮＴ２及び各ｐチャネルトランジスタＰＴ１，ＰＴ２は、先の図６に示したのと同様に、前記ガラス基板上に形成される層間絶縁膜１０１内に、多結晶あるいはアモルファスシリコン等の半導体層をその能動層（ソース・ドレイン領域）として形成される。ここで各トランジスタＮＴ１，ＮＴ２，ＰＴ１，ＰＴ２のゲート電極Ｇは、例えば金属クロム（Ｃｒ）薄膜によって形成される。なおこのゲート電極Ｇは、シリサイド薄膜等であってもよい。
【０１１３】
また、前記キャパシタＣＰ１，ＣＰ２も前記ガラス基板上に形成され、その下部電極１０３（少なくともその一方の電極）は上記半導体層の一部に形成されたｎ型領域（又はｐ型領域）によって形成され、その上部電極１０４は例えば上記金属クロム（Ｃｒ）薄膜によって形成される。また、同キャパシタＣＰ１，ＣＰ２の誘電体膜１０５は、例えば上記トランジスタＮＴ１，ＰＴ１のゲート電極酸化膜１０２と同一絶縁膜（例えば、シリコン酸化膜）によって形成される。
【０１１４】
ちなみに、このようにガラス基板上に形成される本実施の形態の電圧発生回路と、先の図３８に示した従来の電圧発生回路が同じくガラス基板上に形成されたものとの電流駆動特性の相違を図２０及び図２１のグラフにて示す。なお、同図２０及び図２１において、「ＩＢＢｐ」は上記従来の電圧発生回路による駆動電流を示し、「ＩＢＢｎ」は本実施の形態の電圧発生回路による駆動電流を示す。また、ここでは各トランジスタはガラス基板上に多結晶シリコン薄膜トランジスタとして形成されている。
【０１１５】
まず図２０は、各キャパシタの容量の同一にして駆動トランジスタサイズを変化させて各々の電圧出力端子３からＧＮＤ（グランド）に流れる駆動電流の値をシュミレーションしたものである。ここでは、電源電圧を１２Ｖ、５μｍルール、室温等をパラメータとしている。
【０１１６】
同図２０から、駆動トランジスタとして、ｐチャネルＭＯＳトランジスタに対するｎチャネルＭＯＳトランジスタの駆動電流能力の優位性及び同一駆動電流を得るためのレイアウト面積の優位性が分かる。
【０１１７】
次に図２１は先の図１３と同様に、トランジスタサイズ及び上記パラメータを同一にして、電圧出力端子３の初期電圧値（ＶＢＢ）を変化させて上記駆動電流の値をシュミレーションしたものである。
【０１１８】
同図２１から、電圧発生回路がカラス基板上に形成される場合にあっても、電圧出力端子の負電圧値ＶＢＢがより負電圧化されるにしたがって、ｐチャネルＭＯＳトランジスタの駆動能力がｎチャネルＭＯＳトランジスタに比べて低下することがわかり、所定の負電圧値ＶＢＢにおけるｎチャネルＭＯＳトランジスタの駆動能力の優位性が示される。
【０１１９】
・また、同電圧発生回路は図２２に示すように、ガラス基板上に形成されるとともに、先の図１９に示したトップゲート形に対して、各ｎチャネルトランジスタＮＴ１，ＮＴ２及びｐチャネルトランジスタＰＴ１，ＰＴ２がボトムゲート形に形成されるものとしてもよい。
【０１２０】
・また、本実施の形態においては、電圧発生回路に印加される互いに位相の反転した一対のクロック信号ＣＬＫ，／ＣＬＫとして、先の図１０（ａ），（ｂ）に示されるように、単に互いの位相を反転したものを採用したがこれに限られない。その他、図２３に示されるような一対のクロック信号ＰＣＬＫ１，ＰＣＬＫ２を別途生成してクロック入力端子１，２に各々印加するようにしてもよい。
【０１２１】
この一対のクロック信号ＰＣＬＫ１，ＰＣＬＫ２は、同図２３に示されるように、その位相反転時、各クロック信号が共に論理「ロー」レベルとなる期間τ１，τ２を有するように形成されたものである。このように各クロック信号が共に論理「ロー」レベルとなる期間を有すことにより、例えば駆動トランジスタを確実に「ＯＦＦ（オフ）」させてから上記ノードを正電圧にできること等によって、効率的に負電圧を発生させることができるようになる。なおこのクロック信号ＰＣＬＫ１，ＰＣＬＫ２は個別に形成されるものであってもよいし、あるいは一つのクロック信号源から形成されるものであってもよい。
【０１２２】
ちなみに、図２４に一つのクロック信号源から形成される例を示す。ここでは、クロック信号ＣＬＫをインバータ回路ＩＮＶ１を介して、位相の反転したクロック信号を形成するための論理回路５、及び各クロック信号の位相反転時、それらクロック信号が共に論理「ロー」レベルとなる上記期間τ１，τ２を有するように期間調整する遅延回路４に印加することによって、上記ＰＣＬＫ１，ＰＣＬＫ２が容易且つ自動的に生成される。
【０１２３】
（第４の実施の形態）
以下、本発明にかかる電圧発生回路の第４の実施の形態を、図２５〜図２８を参照して説明する。なお、ここでは先の図１に示した第１の実施の形態の電圧発生回路との相違点を中心に説明し、同第１の実施の形態電圧発生回路と同一の構成要素についてはそれぞれ同一の符号を付してその重複する説明を省略する。
【０１２４】
この第４の実施の形態と前記第１の実施の形態との構成上の相違点は次の点にある。すなわち、図２５に示されるように、先の図１に示したｐチャネルＭＯＳトランジスタをｎチャネルＭＯＳトランジスタに変更した点にある。具体的には、先の図１に示されるｐチャネルＭＯＳトランジスタＰＴ１に代えてｎチャネルＭＯＳトランジスタＮＴ２を設けた点にある。
【０１２５】
同図２５に示されるように本実施の形態の電圧発生回路は、キャパシタＣＰ１、第１のｎチャネルＭＯＳトランジスタＮＴ１、及び第２のｎチャネルＭＯＳトランジスタＮＴ２等を備えて構成される。
【０１２６】
ここで、上記第１のｎチャネルＭＯＳトランジスタ（駆動トランジスタ）ＮＴ１のソース端子ＳがノードＮＤ１に接続され、そのドレイン端子Ｄが負電圧ＶＢＢの出力端子３とされる。また、上記第２のｎチャネルＭＯＳトランジスタＮＴ２のドレイン端子Ｄ及びゲート端子ＧがノードＮＤ１に接続され、そのソース端子Ｓが接地端子（基準電位端子）とされる。そして、上記第１及のｎチャネルトＭＯＳランジスタＮＴ１のゲート端子Ｇはクロック入力端子２に接続される。
【０１２７】
また、上記ノードＮＤ１にはキャパシタＣＰ１の一方の電極が接続され、他方の電極はクロック入力端子１に接続される。そしてこのクロック入力端子１と上記クロック入力端子２とに互いに位相の反転したクロック信号ＣＬＫ，／ＣＬＫが印加される。なお、キャパシタＣＰ１は、ｎチャネルトＭＯＳランジスタ、あるいはｐチャネルＭＯＳトランジスタのソース端子及びドレイン端子を共通接続するかたちで形成されるものであってもよい。
【０１２８】
次に、このように構成される本実施の形態の電圧発生回路による負電圧の発生動作の概要を図２６のタイミングチャートを参照して説明する。なお、同図２６（ａ），（ｂ）に示される本実施の形態に使用されるクロック信号ＣＬＫ，／ＣＬＫは、単に互いの位相を反転したものである。
【０１２９】
同図２６に示す時刻ｔ１においてクロック信号ＣＬＫが「Ｌ」レベル（０ボルト）に変化し始めると、ノードＮＤ１の電位ＶＮ１が低下して負電圧となる（図２６（ａ），（ｃ）参照）。このときクロック信号／ＣＬＫが「Ｈ」レベル（ＶＤＤ）になると、第１のｎチャネルＭＯＳトランジスタＮＴ１が「ＯＮ」し、このとき、同トランジスタＮＴ１のドレイン端子Ｄ側からキャパシタＣＰ１の容量に比例した電荷がノードＮＤ１側に流れ込む。そして、この電荷は、第２のｎチャネルＭＯＳトランジスタＮＴ２が「ＯＦＦ」状態にあるため、キャパシタＣＰ１に溜め込まれ、それに応じてノード電位ＶＮ１が上昇するようになる（図２６（ｃ）参照）。
【０１３０】
次に、時刻ｔ２にクロック信号ＣＬＫが「Ｈ」レベルに変化し始めると、それに対応してノード電位ＶＮ１は、クロック信号ＣＬＫの「Ｈ」レベル（ＶＤＤ）に相当する分だけ底上げされ更に上昇する。また、このクロック信号ＣＬＫが「Ｈ」レベルになると、第２のｎチャネルＭＯＳトランジスタＮＴ２が「ＯＮ」し、このときキャパシタＣＰ１に溜め込まれた電荷がＧＮＤに引き抜かれることとなり、それに伴ってノード電位ＶＮ１は低下するようになる（図２６（ｃ）参照）。
【０１３１】
続いて、時刻ｔ３において再びクロック信号ＣＬＫが「Ｌ」レベルに変化し始めると、先の時刻ｔ１で説明したのと同様な動作が行われる。
このような動作の繰り返しにより、クロック信号ＣＬＫ，／ＣＬＫの１サイクル毎にｎチャネルＭＯＳトランジスタＮＴ１のドレイン端子Ｄの電荷をＧＮＤに汲み出すことによって、同ドレイン端子Ｄの電圧を負電圧化するようにしている（図２６（ｄ）参照）。
【０１３２】
このとき上記構成の本実施の形態の電圧発生回路において、第１の実施の形態の電圧発生回路と同様に、出力負電圧ＶＢＢが低くなってもｎチャネルＭＯＳトランジスタＮＴ１を「ＯＮ」させるソース端子Ｓとゲート端子Ｇ間の電位差はクロック信号／ＣＬＫによって与えられるため、出力負電圧ＶＢＢの値にかかわらず同トランジスタＮＴ１の駆動能力は十分確保されるようになる。
【０１３３】
また、駆動トランジスタとして、ｎチャネルトランジスタの特性からｐチャネルトランジスタに比べ、その動作速度を高速化でき、また駆動能力も高めることもできる。さらに、ｐチャネルトランジスタと同等の能力をｎチャネルトランジスタで確保する場合にあっては、その素子面積を小面積化することもできる。
【０１３４】
次に、図２７を参照して半導体基板上に形成された本実施の形態の電圧発生回路の断面構造の概要を説明する。なお、その等価回路を図２８に示す。
同図２７に示されるように、同電圧発生回路はＰ型ウェル・Ｎ型ウェル・Ｐ型ウェル（Ｐ−ウェル・Ｎ−ウェル・Ｐ−ウェル）の３重ウェル構造を有するＰ型シリコン基板上に形成されている。
【０１３５】
ここで、前記第１のｎチャネルトランジスタＮＴ１はＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るためにドレイン端子Ｄ（電圧出力端子）が該Ｐ型ウェルに接続されている。
【０１３６】
また同様に、第２のｎチャネルトランジスタＮＴ２はＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るためにノードＮＤ１が該Ｐ型ウェルに接続されている。
【０１３７】
また、キャパシタＣＰ１はＰ型ウェル上に別途形成されるｎチャネルＭＯＳＦＥＴのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子Ｇが前記ノードＮＤ１に接続されている。
【０１３８】
このように構成される本実施の形態の電圧発生回路においても、第１の実施の形態の電圧発生回路と同等の負電圧を発生することができ、同様の効果が得られる。
【０１３９】
なお、上記第４の実施の形態は以下のような形態で実施することもできる。・上記第４の実施の形態においては、電圧発生回路を３重ウェル構造を有するＰ形シリコン基板上に形成する例を示したがこれに限られない。その他、図２９に示すように、同電圧発生回路をＮ−ウェル・Ｐウェルの２重ウェル構造を有するＮ型シリコン基板上に形成されるものであってもよい。
【０１４０】
・また、同電圧発生回路は図３０に示すように、ガラス基板上に形成されるものであってもよい。ここでは、ｎチャネルトランジスタＮＴ１，ＮＴ２は、前記ガラス基板上に形成される層間絶縁膜１０１内に、多結晶あるいはアモルファスシリコン等の半導体層をその能動層（ソース・ドレイン領域）として形成される。ここで各トランジスタＮＴ１，ＰＴ１のゲート電極Ｇは、例えば金属クロム（Ｃｒ）薄膜によって形成される。なおこのゲート電極Ｇは、シリサイド薄膜等であってもよい。
【０１４１】
また、前記キャパシタＣＰ１も前記ガラス基板上に形成され、その少なくとも一方の電極（ここでは下部電極１０３）は上記半導体層の一部に形成されたｎ型領域によって形成され、その上部電極１０４は例えば上記金属クロム（Ｃｒ）薄膜によって形成される。また、同キャパシタＣＰ１の誘電体膜１０５は、例えば上記トランジスタＮＴ１，ＰＴ１のゲート電極酸化膜１０２と同一絶縁膜（例えば、シリコン酸化膜）によって形成される。
【０１４２】
・また、同電圧発生回路は先の図１８に示されるように、ガラス基板上に形成された絶縁膜上に形成されるものであってもよい。
・また、上記クロック信号ＣＬＫ，／ＣＬＫとして、先の図２３に示されるような、その位相反転時、各クロック信号が共に論理「ロー」レベルとなる期間τ１，τ２を有するクロック信号ＰＣＬＫ１，ＰＣＬＫ２としてもよい。
【０１４３】
（第５の実施の形態）
以下、本発明にかかる電圧発生回路の第５の実施の形態を、図３１〜図３３を参照して説明する。なお、ここでは先の図９に示した第３の実施の形態の電圧発生回路との相違点を中心に説明し、同第３の実施の形態電圧発生回路と同一の構成要素についてはそれぞれ同一の符号を付してその重複する説明を省略する。
【０１４４】
この第５の実施の形態と前記第３の実施形態との構成上の相違点は次の点にある。すなわち、図３１に示されるように、先の図９に示したｐチャネルＭＯＳトランジスタをｎチャネルＭＯＳトランジスタに変更した点にある。具体的には、先の図９に示されるｐチャネルＭＯＳトランジスタＰＴ１，ＰＴ２に代えて、図３１に示されるｎチャネルＭＯＳトランジスタＮＴ２,ＮＴ２’を設けた点にある。
【０１４５】
本実施の形態の電圧発生回路は、同図３１に示されるように、ソース端子Ｓが前記ノードＮＤ１，ＮＤ２の１つに接続され、他方が負電圧の出力端子とされる第１のｎチャネルトランジスタ（ＮＴ１，ＮＴ１’）と、ドレイン端子Ｄがその同一のノードに接続され、他方が接地端子（基準電位端子）とされる第２のｎチャネルトランジスタ（ＮＴ２，ＮＴ２’）とを有して、その各ゲート端子Ｇが互いに共通接続されてなる２組のトランジスタ対（ＮＴ１，ＮＴ２）、（ＮＴ１’，ＮＴ２’）を備えている。
【０１４６】
また、前記各トランジスタ対の第１のｎチャネルトランジスタ（ＮＴ１，ＮＴ１’）のドレイン端子（電圧出力端子）Ｄは共通接続されるとともに、同第１のｎチャネルトランジスタ（ＮＴ１，ＮＴ１’）のゲート端子Ｇはそれぞれ他の組のトランジスタ対が接続されたノードにクロス接続されている。
【０１４７】
次に、このように構成される本実施の形態の電圧発生回路による負電圧の発生動作の概要を図３２に示すタイミングチャートを参照して説明する。
同図３２に示す時刻ｔ１においてクロック信号ＣＬＫが「Ｌ」レベル（０ボルト）に変化し始めると、ノードＮＤ１の電位ＶＮ１が低下して負電圧となり（図３２（ａ），（ｃ）参照）、それに伴ってｎチャネルＭＯＳトランジスタＮＴ１’が「ＯＦＦ」状態に移行するとともにｎチャネルＭＯＳトランジスタＮＴ２’が「ＯＮ」状態に移行する。また、クロック信号／ＣＬＫが「Ｈ」レベル（ＶＤＤ）に変化し始めると、ノードＮＤ２の電位ＶＮ２は、クロック信号／ＣＬＫの「Ｈ」レベル（ＶＤＤ）に相当する分だけ底上げされ上昇し（図３２（ｂ），（ｄ）参照）、それに伴ってｎチャネルＭＯＳトランジスタＮＴ１が「ＯＮ」状態に移行するとともにｎチャネルＭＯＳトランジスタＮＴ２が「ＯＦＦ」状態に移行する。
【０１４８】
このとき、上記ｎチャネルＭＯＳトランジスタＮＴ２’が「ＯＮ」するのに伴って、上記キャパシタＣＰ２に溜め込まれ電荷がＧＮＤに引き抜かれることとなり、それに伴ってノード電位ＶＮ２は低下するようになる（図３２（ｄ）参照）。
【０１４９】
また、上記ｎチャネルＭＯＳトランジスタＮＴ１が「ＯＮ」するのに伴って、同トランジスタＮＴ１のドレイン端子Ｄ側からキャパシタＣＰ１の容量に比例した電荷がノードＮＤ１側に流れ込む。そして、この電荷は、ｎチャネルＭＯＳトランジスタＮＴ２が「ＯＦＦ」状態にあるため、キャパシタＣＰ１に溜め込まれ、それに応じてノード電位ＶＮ１が上昇するようになる。（図３２（ｃ）参照）。
【０１５０】
次に、時刻ｔ２においてクロック信号ＣＬＫが「Ｈ」レベルに変化し始めるとともに、クロック信号／ＣＬＫが「Ｌ」レベルに変化し始めると、上記時刻ｔ１とは逆の動作が各トランジスタ対にて行われる。
【０１５１】
すなわち、同時刻ｔ２においてクロック信号ＣＬＫが「Ｈ」レベルに変化し始めると、ノードＮＤ１の電位ＶＮ１は、クロック信号ＣＬＫの「Ｈ」レベル（ＶＤＤ）に相当する分だけ底上げされ上昇し（図３２（ａ），（ｃ）参照）、それに伴ってｎチャネルＭＯＳトランジスタＮＴ１’が「ＯＮ」状態に移行するとともにｎチャネルＭＯＳトランジスタＮＴ２’が「ＯＦＦ」状態に移行する。また、クロック信号／ＣＬＫが「Ｌ」レベルに変化し始めると、ノードＮＤ２の電位ＶＮ２は低下して負電圧となり（図３２（ｂ），（ｄ）参照）、それに伴ってｎチャネルＭＯＳトランジスタＮＴ１が「ＯＦＦ」状態に移行するとともにｎチャネルＭＯＳトランジスタＮＴ２が「ＯＮ」状態に移行する。
【０１５２】
このとき、上記ｎチャネルＭＯＳトランジスタＮＴ２が「ＯＮ」するのに伴って、上記キャパシタＣＰ１に溜め込まれ電荷がＧＮＤに引き抜かれることとなり、それに伴ってノード電位ＶＮ１は低下するようになる（図３２（ｃ）参照）。また、上記ｎチャネルＭＯＳトランジスタＮＴ１’が「ＯＮ」するのに伴って、同トランジスタＮＴ１’のドレイン端子Ｄ側からキャパシタＣＰ２の容量に比例した電荷がノードＮＤ２側に流れ込む。そして、この電荷は、ｎチャネルＭＯＳトランジスタＮＴ２’が「ＯＦＦ」状態にあるため、キャパシタＣＰ２に溜め込まれ、それに応じてノード電位ＶＮ２が上昇するようになる。（図３２（ｄ）参照）。
【０１５３】
続いて、時刻ｔ３において再びクロック信号ＣＬＫが「Ｌ」レベルに変化し始めると、先の時刻ｔ１で説明したのと同様な動作が行われる。
このような動作の繰り返しにより、クロック信号ＣＬＫあるいは，クロック信号／ＣＬＫの半サイクル毎に、ｎチャネルＭＯＳトランジスタＮＴ１，ＮＴ１’のいずれかのドレイン端子Ｄの電荷をＧＮＤに汲み出すことによって、同ドレイン端子Ｄの電圧ＶＢＢを負電圧化するようにしている（図３２（e）参照）。
【０１５４】
すなわち、本実施の形態の電圧発生回路においては、第３の実施の形態と同様に、クロック信号の半サイクル毎に負電圧化にかかるポンピング動作を行うことにより、より効率的にポンピングを行うことができるようになり、その結果、負電圧化速度を早めることができる。
【０１５５】
次に、図３３（ａ）を参照して半導体基板上に形成された本実施の形態の電圧発生回路の断面構造の概要を説明する。なお、その等価回路を図３３（ｂ）に示す。
【０１５６】
同図３３（ａ）に示されるように、同電圧発生回路も先の第３の実施の形態と同様にＰ−ウェル・Ｎ−ウェル・Ｐ−ウェルの３重ウェル構造を有するＰ型シリコン基板上に形成されている。
【０１５７】
ここで、前記各ｎチャネルトランジスタＮＴ１，ＮＴ２，ＮＴ１’，ＮＴ２’はＰ型ウェル上にＭＯＳＦＥＴとして形成されるとともに、そのバックゲート電位を得るために各ドレイン端子Ｄが該Ｐ型ウェルに接続されている。
【０１５８】
また、各キャパシタＣＰ１，ＣＰ２はＰ型ウェル上に別途形成されるｎチャネルトランジスタのソース端子及びドレイン端子が共通接続されたものとして形成され、そのゲート端子Ｇが各対応するノードＮＤ１，ＮＤ２に接続されている。
【０１５９】
このように構成される本実施の形態の電圧発生回路においても、第３の実施の形態の電圧発生回路と同等の負電圧を発生することができ、同様の効果が得られる。
【０１６０】
なお、上記第５の実施の形態は以下のような形態で実施することもできる。
・上記第５の実施の形態においては、電圧発生回路を３重ウェル構造を有するＰ形シリコン基板上に形成する例を示したがこれに限られない。その他、図３４に示すように、同電圧発生回路をＮ−ウェル・Ｐ−ウェルの２重ウェル構造を有するＮ型シリコン基板上に形成されるものであってもよい。
【０１６１】
ここでは、各ｎチャネルトランジスタＮＴ１，ＮＴ２，ＮＴ１’，ＮＴ２’は前記絶縁膜上に、単結晶、多結晶あるいはアモルファス等のシリコントランジスタとして形成される。また、前記各キャパシタＣＰ１，ＣＰ２は絶縁膜上に形成されたシリコン電極及び絶縁薄膜によって形成される。
【０１６２】
・また、同電圧発生回路は図３５に示すように、ガラス基板上に形成されるものであってもよい。ここでは、各ｎチャネルトランジスタＮＴ１，ＮＴ２，ＮＴ１’，ＮＴ２’は、先の図３０に示したのと同様に、前記ガラス基板上に形成される層間絶縁膜１０１内に、多結晶あるいはアモルファスシリコン等の半導体層をその能動層（ソース・ドレイン領域）として形成される。ここで各トランジスタＮＴ１，ＮＴ２，ＮＴ１’，ＮＴ２’のゲート電極Ｇは、例えば金属クロム（Ｃｒ）薄膜によって形成される。なおこのゲート電極Ｇは、シリサイド薄膜等であってもよい。
【０１６３】
また、前記キャパシタＣＰ１，ＣＰ２も前記ガラス基板上に形成され、その下部電極１０３（少なくともその一方の電極）は上記半導体層の一部に形成されたｎ型領域によって形成され、その上部電極１０４は例えば上記金属クロム（Ｃｒ）薄膜によって形成される。また、同キャパシタＣＰ１，ＣＰ２の誘電体膜１０５は、例えば上記トランジスタＮＴ１，ＰＴ１のゲート電極酸化膜１０２と同一絶縁膜（例えば、シリコン酸化膜）によって形成される。
。なお、ここでは各トランジスタがボトムゲート形に形成される構成としてもよい。
【０１６４】
・また、同電圧発生回路は先の図１８に示されるように、ガラス基板上に形成された絶縁膜上に形成されるものであってもよい。
・また、上記クロック信号ＣＬＫ，／ＣＬＫとして、先の図２３に示されるような、その位相反転時、各クロック信号が共に論理「ロー」レベルとなる期間τ１，τ２を有するクロック信号ＰＣＬＫ１，ＰＣＬＫ２としてもよい。
【０１６５】
（第６の実施の形態）
以下、本発明にかかる第６の実施の形態である電圧発生回路を備えた表示装置について、図３６を参照して説明する。なお、ここでは同電圧発生回路を備えた表示装置としてポリシリコンＴＦＴ液晶表示装置に適用した例を示す。
【０１６６】
同図３６に示すように、本実施の形態の表示装置は、大きくは、ガラス基板上に形成される表示部５０、走査線駆動回路６０、データ駆動回路７０、電圧発生回路８０、レベル変換回路９０等を備えて構成される。
【０１６７】
上記表示部５０は複数の走査線（Ｙ１〜Ｙｎ）とデータ線（Ｘ１〜Ｘｍ）との交点にマトリックス状に配列される表示画素ＰＸ、該表示画素ＰＸ毎に備えられその印加電圧を制御する能動スイッチング素子ＳＴ等を備えて構成される。なお、この能動スイッチング素子ＳＴは、例えばポリシリコン薄膜トランジスタによって形成されている。
【０１６８】
また走査線駆動回路６０は、前記複数の走査線Ｙを走査するとともに同走査線Ｙに前記能動スイッチング素子ＳＴを活性化するための駆動電圧を印加する。一方、データ駆動回路７０は、各走査線Ｙに対応した画素情報をデータ線（Ｘ１〜Ｘｍ）に出力する。
【０１６９】
また電圧発生回路８０は、この実施の形態においては、例えば先の図９に示したような回路構成を有して、また先の図１９に示したような断面構造を有してガラス基板上に形成されている。
【０１７０】
すなわち、２つのキャパシタを有し、それらキャパシタの各一方の端子に接続された各別のノードを介して所定の負電圧を発生するものであって、先の図１に示した電圧発生回路を一対使用した構成となっている。そして、クロック信号ＣＬＫ，／ＣＬＫ（ＨＣＬＫ１，ＨＣＬＫ２）の半周期毎に効率的にポンピングを行うことができるようになっている。特にここでは、同電圧発生回路８０を構成する各ｎチャネルトランジスタ及び各ｐチャネルトランジスタは、ガラス基板上に、ポリシリコン薄膜トランジスタとして形成されている。
【０１７１】
また、レベル変換回路９０は上記電圧発生回路８０に前記クロック信号ＣＬＫ，／ＣＬＫとして印加される信号のレベルを昇圧変換するものである。ここでは、例えば、０〜５Ｖのクロック信号ＬＣＬＫ１，ＬＣＬＫ２を０〜１５Ｖのクロック信号ＨＣＬＫ１，ＨＣＬＫ２にレベル変換して電圧発生回路８０に印加する。このように、クロック信号のレベル変換を行うことによって、走査線駆動回路６０で必要とされる所定の負電圧ＶＢＢを容易且つ高効率に電圧発生回路８０から発生させることができるようになる。
【０１７２】
このように構成される本実施の形態の電圧発生回路を備えた表示装置によれば、以下のような効果を得ることができる。
（１）上記電圧発生回路８０を液晶表示装置に搭載することによって、従来上記走査線（Ｙ１〜Ｙｎ）には、接地電位から電源電圧ＶＤＤまでの電圧幅の電圧を印加していたが、例えば所定負電圧ＶＢＢから電源電圧ＶＤＤの半分までの電圧幅を印加することによって、低消費電力化や能動スイッチング素子ＳＴのオフ動作マージンを増加させることができるようになる。
また、液晶表示装置の一対の対向電極をＡＣ駆動する場合においても、上記電圧発生回路８０によれば、その到達負電圧が電圧発生回路８０を構成するトランジスタの閾値に関係無く大きいので、表示画素ＰＸ毎に備えられた能動スイッチング素子ＳＴとしてのトランジスタのゲート電位をより深い負電位にすることができ、リーク電流を防止して低消費電力化を実現することができる。
【０１７３】
（２）また、液晶表示装置に負電圧を供給する場合にあっては通常、図３６に併せ示すように、負電荷溜め込み用素子として当該表示装置の外部に外付けコンデンサを設けることが多いが、上記電圧発生回路８０を液晶表示装置に搭載することによって、そのような外付けコンデンサの容量を低減して同コンデンサを小型したり、あるいは割愛できるようになる。
【０１７４】
（３）また、液晶表示装置にとってその電源投入時、上記負電圧ＶＢＢはできるだけ早期に立ち上ることが求められるが、上記電圧発生回路８０によれば、その効率的なポンピング動作によって同負電圧ＶＢＢを早期に供給できるようになる。
【０１７５】
（４）また、このように駆動電流（能力）の大きい電圧発生回路８０を液晶表示装置に搭載することによって、同表示装置としての表示品質を向上させることができるようになる。
【０１７６】
なお、上記第６の実施の形態は以下のような形態で実施することもできる。
・液晶表示装置に搭載する電圧発生回路８０としては、先の図９に示したような回路構成を有して、且つ先の図１９に示したような断面構造をもってガラス基板上に形成されるものに限られない。その他、先の図１に示したような回路構成を有して、且つ先の図６に示したような断面構造をもってガラス基板上に形成されるものであってもよいし、あるいは先の図９に示したような回路構成を有して、且つ先の図２２に示したような断面構造をもってガラス基板上に形成されるものであってもよい。また、先の図２５に示したような回路構成を有して、且つ先の図３０に示したような断面構造をもってガラス基板上に形成されるものであってもよいし、あるいは先の図３１に示したような回路構成を有して、且つ先の図３５に示したような断面構造をもってガラス基板上に形成されるものであってもよい。
【０１７７】
・電圧発生回路を備えた液晶表示装置としてはポリシリコンＴＦＴ液晶表示装置に限られず、その他、例えばアモルファスシリコンＴＦＴ液晶表示装置であってもよい。
【０１７８】
・また、本発明にかかる電圧発生回路を備えた表示装置は、上記液晶表示装置に限られず、その他、例えば有機ＥＬ（Electro  Luminescence）表示装置等の表示装置にも同様に適用することができる。
【０１７９】
・また、上記クロック信号ＬＣＬＫ１，ＬＣＬＫ２として、先の図２３に示されるような、その位相反転時、各クロック信号が共に論理「ロー」レベルとなる期間τ１，τ２を有するクロック信号ＰＣＬＫ１，ＰＣＬＫ２としてもよい。
【０１８０】
その他、上記各実施の形態に共通に変更可能な要素としては次のようなものがある。
・上記各実施の形態においては、基準電位を接地電位（ＧＮＤ）として出力端子３から負電圧ＶＢＢを発生する電圧発生回路の例を示したがこれに限られない。その他、本発明の電圧発生回路を、例えば上記基準電位を所定の負電圧として当該回路の出力端子からさらに低い負電圧を発生させる場合や、あるいは基準電位を所定の正電圧として同出力端子から同所定正電圧より低い正電圧あるいは負電圧を発生させる場合にも適用することができる。
【図面の簡単な説明】
【図１】この発明にかかる電圧発生回路の第１の実施の形態についてその基本回路構成を示す回路図。
【図２】同第１の実施の形態の電圧発生回路の動作を示すタイミングチャート。
【図３】同第１の実施の形態の電圧発生回路を３層ウェル上に形成した構造例を示す断面図。
【図４】図３の構造に対応した同電圧発生回路の等価回路を示す回路図。
【図５】同第１の実施の形態の電圧発生回路を２層ウェル上に形成した構造例を示す断面図。
【図６】同第１の実施の形態の電圧発生回路をガラス基板上に形成した構造例を示す断面図。
【図７】この発明にかかる電圧発生回路の第２の実施の形態についてその基本回路構成を示す回路図。
【図８】同第２の実施の形態の電圧発生回路の変形例を示す回路図。
【図９】この発明にかかる電圧発生回路の第３の実施の形態についてその基本回路構成を示す回路図。
【図１０】同第３の実施の形態の電圧発生回路の動作を示すタイミングチャート。
【図１１】同第３の実施の形態の電圧発生回路を３層ウェル上に形成した構造例を示す断面図。
【図１２】同第３の実施の形態の電圧発生回路と従来の電圧発生回路との電気的特性を比較したグラフ。
【図１３】同じく同第３の実施の形態の電圧発生回路と従来の電圧発生回路との電気的特性を比較したグラフ。
【図１４】同じく同第３の実施の形態の電圧発生回路と従来の電圧発生回路との電気的特性を比較したグラフ。
【図１５】同第３の実施の形態の電圧発生回路の変形例についてこれを３層ウェル上に形成した構造例を示す断面図。
【図１６】同第３の実施の形態の電圧発生回路の他の変形例についてこれを３層ウェル上に形成した構造例を示す断面図。
【図１７】同第３の実施の形態の電圧発生回路を２層ウェル上に形成した構造例を示す断面図。
【図１８】同第３の実施の形態の電圧発生回路をシリコン基板の絶縁膜上に形成した構造例を示す断面図。
【図１９】同第３の実施の形態の電圧発生回路をガラス基板上に形成した構造例を示す断面図。
【図２０】同第３の実施の形態にかかる電圧発生回路と従来の電圧発生回路との電気的特性を比較したグラフ。
【図２１】同じく同第３の実施の形態にかかる電圧発生回路と従来の電圧発生回路との電気的特性を比較したグラフ。
【図２２】同第３の実施の形態にかかる電圧発生回路をガラス基板上に形成した他の構造例を示す断面図。
【図２３】同第３の実施の形態の電圧発生回路に印加するクロック信号についてその変形例示すタイミングチャート。
【図２４】図２３に示したクロック信号を自動生成する回路例を示す回路図。
【図２５】この発明にかかる電圧発生回路の第４の実施の形態についてその基本回路構成を示す回路図。
【図２６】同第４の実施の形態の電圧発生回路の動作を示すタイミングチャート。
【図２７】同第４の実施の形態の電圧発生回路を３層ウェル上に形成した構造例を示す断面図。
【図２８】図２７の構造に対応した同電圧発生回路の等価回路を示す回路図。
【図２９】同第４の実施の形態の電圧発生回路のその他の例で、２層ウェル上に形成された構造を示す断面図。
【図３０】同第４の実施の形態の電圧発生回路をガラス基板上に形成した構造例を示す断面図。
【図３１】この発明にかかる電圧発生回路の第５の実施の形態についてその基本回路構成を示す回路図。
【図３２】同第５の実施の形態の電圧発生回路の動作を示すタイミングチャート。
【図３３】同第５の実施の形態の電圧発生回路を３層ウェル上に形成した構造例を示す断面図。
【図３４】同第５の実施の形態の電圧発生回路を２層ウェル上に形成した構造例を示す断面図。
【図３５】同第５の実施の形態の電圧発生回路をガラス基板上に形成した構造例を示す断面図。
【図３６】第６の実施の形態として、この発明にかかる電圧発生回路を備えた表示装置の構成を概略的に示すブロック図。
【図３７】従来の電圧発生回路の基本回路構成を示す回路図。
【図３８】従来の電圧発生回路の他の基本回路構成を示す回路図。
【符号の説明】
１，２…クロック入力端子、３…電圧出力端子、４…遅延回路、５…論理回路、５０…表示部、６０…走査線駆動回路、７０…データ駆動回路、８０…負電圧発生回路、９０…レベル変換回路、ＣＰ１，ＣＰ２…キャパシタ、ＮＤ１，ＮＤ２…ノード、ＮＴ１，ＮＴ２…ｎチャネルＭＯＳトランジスタ、ＰＴ１，ＰＴ２…ｐチャネルＭＯＳトランジスタ、ＩＮＶ１…インバータ、ＰＸ…表示画素、ＳＴ…能動スイッチング素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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