(57)【特許請求の範囲】
【請求項１】
表面に半導体集積回路が形成される半導体基板中の３次元メッシュが構成する回路網モデルを読み取るサブストレートモデル読取手段と、
読み取った回路網モデルが構成するＹ行列の各要素を、微分演算子ｓの多項式で表現するＹ行列エントリー手段と、
前記回路網モデルにおいて、消去すべき内部ノードと残すべき外部ノードの判別をする内部ノード／外部ノード判別手段と、
前記内部ノードを消去しながら、前記Ｙ行列の縮約処理を実行する行列縮約手段
とを少なくとも有することを特徴とする半導体集積回路解析装置。
【請求項２】
前記微分演算子ｓの多項式の次数の上限値を設定する入力部を更に具備することを特徴とする請求項１記載の半導体集積回路解析装置。
【請求項３】
回路シミュレータの入力形式のデータの内から、表面に半導体集積回路が形成される半導体基板中の３次元メッシュが構成する回路網モデルを読み取る段階と、
読み取った回路網モデルが構成するＹ行列の各要素を、微分演算子ｓの多項式で表現する段階と、
前記回路網モデルにおいて、消去すべき内部ノードと残すべき外部ノードの判別をする段階と、
前記内部ノードを消去しながら、前記Ｙ行列の縮約処理を実行する段階
とを少なくとも有することを特徴とする半導体集積回路解析方法。
【請求項４】
前記微分演算子ｓの多項式の次数の上限値を、外部から設定する段階を更に具備することを特徴とする請求項３記載の半導体集積回路解析方法。
【請求項５】
回路シミュレータの入力データ形式のデータを入力し、半導体集積回路の解析をする半導体集積回路解析装置を制御するためのプログラムであって、
前記回路シミュレータの入力形式のデータの内から、表面に半導体集積回路が形成される半導体基板中の３次元メッシュが構成する回路網モデルを読み取る段階と、
読み取った回路網モデルが構成するＹ行列の各要素を、微分演算子ｓの多項式で表現する段階と、
前記回路網モデルにおいて、消去すべき内部ノードと残すべき外部ノードの判別をする段階と、
前記内部ノードを消去しながら、前記Ｙ行列の縮約処理を実行する段階
とを少なくとも含む半導体集積回路解析方法を実行するためのプログラムを記録した記録媒体。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路の解析装置に係り、特にその表面に半導体集積回路のパターンが形成されている半導体基板に内在する寄生素子の影響を含めた解析を効率的に行なう半導体集積回路解析方法、この半導体集積回路解析方法を実行する半導体集積回路解析装置、及びこの半導体集積回路解析方法を実行するためのプログラムを記録した記録媒体に関する。
【０００２】
【従来の技術】
高周波アナログ回路やアナデジ（アナログディジタル）混在回路及び高速ディジタル回路は、シリコン（Ｓｉ）やガリウム砒素（ＧａＡｓ）等の半導体集積回路は、半導体基板の表面近傍にフォトリソグラフィー技術等により描画した微細なパターンを用いて形成されている。これらの複雑高度化した高周波アナログ回路、アナデジ混在回路及び高速ディジタル回路等の半導体集積回路においては、半導体集積回路の特性評価を、実物を作成して、その実物の特性を測定し評価を行なうのでは、膨大な時間の無駄と、膨大な費用の無駄を発生させる恐れがあり、好ましくない。このため、微細化され高集積密度化され半導体集積回路の製造工程においては、製造しようとする半導体集積回路の物理的、電気的、或いは回路的な挙動を、前もって解析し、特性を確認してから現実の製造工程を開始するのが必須となりつつある。特に、高周波アナログ回路、アナデジ混在回路及び高速ディジタル回路等の半導体集積回路の動作においては、信号が半導体集積回路の半導体基板（サブストレート）を介して漏れ込む現象の影響等が問題となってきている。そこでこれらの半導体集積回路を設計する際には半導体集積回路の基板に内在する寄生素子の影響も、正確且つ迅速に解析し、検討しなければならない。
【０００３】
この半導体集積回路の解析結果に相当量の計算誤差が含まれていれば、当然、これを用いた半導体集積回路の製造工程に不具合を発生させる。例えば、数週間程度以上を必要とする長く、しかも複雑な製造工程を経て試作品が完成された後に、その特性等に不具合が発生すれば、再び設計をし直し、再び、長時間かつ複雑な製造工程を繰り返さなければならず、時間とランニングコストが無駄に消費されてしまう。このように、半導体集積回路の解析の精度の向上は、直接半導体集積回路の製造の期間の短縮化にもつながるため非常に重要である。もとより、設計の失敗によって失われた時間は回復することは出来ないのである。特に半導体産業においては、より高性能の半導体集積回路の開発が競われているが、最も重要なのはこの半導体集積回路の開発の速度であるため、設計、開発期間の短縮は極めて重要である。
【０００４】
Ｂ．Ｒ．スタニシック（B. R. Stanisic)らは、半導体基板（サブストレート）部分を、抵抗が３次元的につながった抵抗網としてモデル化し、回路シミュレータで解析することの有効性を示している（米国電気電子学会（IEEE)ジャーナル・オブ・ソリッド・ステート・サーキット（Journal
of Solid-State Circuits）第９巻、第３号、第226頁乃至第238頁、1994年、３月号参照。）。このＢ．Ｒ．スタニシックらの解析方法によれば、抵抗網モデルの精度は、抵抗網を構成する３次元メッシュの細かさに依存している。精度向上の目的で細かな３次元メッシュをとると、半導体基板（サブストレート）部分だけでも大規模な回路になってしまう。すると回路シミュレータでの解析に、現実の製造工程よりも長い時間が掛かったり、計算機の条件によっては解析が出来なくなることもある。
【０００５】
そこで、サブストレートモデルの回路規模を削減する方法がある。これは、半導体基板中に設けられた３次元メッシュからなる抵抗網モデルの内、トランジスタ等のデバイスや電源或いはグランドコンタクトに直接つながらないメッシュの頂点、即ちノードを消去しようとするものである。サブストレートモデルは、半導体基板の３次元メッシュで区切られた小さな立方体を単位として、この小さな立方体の集合体として表現されている。本発明においては、半導体基板中に設けられた小さな立方体の頂点（ノード）で、この小さな立方体の集合体となった大きな立方体の表面部分に出ないノードを「内部ノード」と呼び、この大きな立方体の表面部分に位置するノードを「外部ノード」と呼ぶこととする。
【０００６】
サブストレートモデルの回路規模を削減するためには、サブストレートモデルのを構成している３次元メッシュからなる抵抗網モデルのアドミッタンス（Ｙパラメータ）行列を求め、行列演算により外部ノードの数の次元を持つ規模の小さい等価な行列を求めることが出来る。即ち、半導体基板中に設けられた３次元メッシュからなるサブストレートモデル部分の全体にｎ個のノードがあり、その内のｍ個のノードが、表面のデバイスを構成する半導体領域や配線層等とつながる外部ノード、ｎ−ｍ個が半導体基板（サブストレート）内部にある内部ノードであるとする。このとき、半導体基板中に設けられた３次元メッシュが構成するアドミッタンス行列（以下において「Ｙ行列」という。）を
【数１】
0003670553.tif 000002
のように書き表す。そして、次の（２）式乃至（５）式で示される部分行列
【数２】
0003670553.tif 000003
を考える。この（２）式乃至（５）式で示される部分行列を使うと、（１）式で示されるＹ行列は、
【数３】
0003670553.tif 000004
となる。これにより、次の（７）式で求められるようなｍ次元の等価な行列Ｙ´
Ｙ´＝Ａ−ＢＤ−１Ｃ            ・・・・・      (７)
が得られる。
【０００７】
この計算により、半導体集積回路が構成されている半導体基板（サブストレート）部分を表す回路網を、より次元の小さい等価な行列に縮約出来ることがわかっている。
【０００８】
しかし、この方法は、次の理由で実用的ではない。例えば、ＣＭＯＳ集積回路を例にすれば、半導体基板（サブストレート）の表面近傍にはｐＭＯＳトランジスタを形成するためのｎウェル、ｎＭＯＳトランジスタを形成するためのｐウェルのように不純物の極性の異なる部分が、所定のレイアウトで配置されている。そして、不純物の極性の異なる部分の界面、即ちｐｎ接合界面には、接合容量が存在し、その境界部分に容量素子が存在する。従って、ｎウェルに位置するノードｉとｐウェルに位置するノードｊ間のアドミッタンス（ｙパラメータ）には、容量成分を含める必要がある。即ち、現実の半導体集積回路を構成している半導体基板中に設けられた３次元メッシュが構成するアドミッタンスは、
Ｙｉｊ＝ｇｉｊ＋ｊωｃｉｊ          ・・・・・      (８)
であるから、アドミッタンスの値には周波数依存性がある。ここでｇｉｊは抵抗値ｒｉｊ［Ω］を持つ抵抗のトランスコンダクタンスｇｉｊ＝１／ｒｉｊであり、ｃｉｊ  は容量素子の容量値ｃｉｊ［Ｆ］、ωは角周波数を表している。上記の行列計算を計算機上で実現するためには、各行列要素を数値に直す必要がある。すると解析したい角周波数ω毎にこの計算をしなければならないために、計算が大規模化し、解析の効率が悪い。
【０００９】
この問題を避けるために上式を記号のまま計算することが考えられるが、そもそも大規模なものを削減する目的であるので、変数の数が数千を超える複雑な計算式になってしまいプログラム化するのは事実上不可能である。
【００１０】
【発明が解決しようとする課題】
このように、半導体基板の表面に形成された半導体集積回路のレイアウトに起因する半導体基板中の寄生素子の影響を正確に解析するためには、半導体基板中に設けられた３次元メッシュとして、抵抗素子だけでなく、容量素子を考慮する必要がある。しかし、半導体基板中に設けられた３次元メッシュが構成するアドミッタンスを、抵抗素子や容量素子等を使ってモデル化した場合、ノード数の増大という問題だけでなく、アドミッタンスの値には周波数依存性を考慮する必要が生じる。このため、その解析に多大な時間を要したり解析が出来なくなるという問題が起こる。従って、従来は、半導体基板中の寄生素子の影響を正確に解析することが困難で、半導体集積回路の設計を効率的に行なうことが困難であった。
【００１１】
また、Ｙ行列の縮約操作により不要なノードの影響を消去する従来方法があったが、この従来方法は、実用的ではなかった。
【００１２】
そこで本発明の目的は、上記従来の半導体基板中の寄生素子の影響を解析する計算の大規模化を回避し、効率的な解析が可能な半導体集積回路の解析装置を提供することである。
【００１３】
本発明の他の目的は、半導体基板中に設けられた３次元メッシュとして、抵抗素子だけでなく、容量素子をも考慮して、効率的に、且つ正確に寄生素子の影響を解析することが可能な半導体集積回路の解析方法を提供することである。
【００１４】
本発明の更に他の目的は、半導体基板中に設けられた３次元メッシュが構成する回路網を、抵抗素子や容量素子等を使ってモデル化した場合のノード数の増大を抑制し、且つ、回路網のアドミッタンスの値には周波数依存性を考慮した解析を短時間で実現出来る半導体集積回路の解析方法を提供することである。
【００１５】
本発明の更に他の目的は、半導体基板中の寄生素子の影響を解析する計算の大規模化を回避し、効率的な解析が可能な半導体集積回路の解析方法実行するためのプログラムを記録した記録媒体を提供することである。
【００１６】
【課題を解決するための手段】
上記目的を達成するために本発明の第１の特徴は、サブストレートモデル読取手段と、Ｙ行列エントリー手段と、内部ノード／外部ノード判別手段と、行列縮約手段とを少なくとも有する半導体集積回路解析装置であることである。ここで、サブストレートモデル読取手段は、本発明の半導体集積回路解析装置に入力された入力データの内から、表面に半導体集積回路が形成される半導体基板中の３次元メッシュが構成する回路網モデルを読み取る。Ｙ行列エントリー手段は、この読み取った回路網モデルが構成するＹ行列（アドミッタンス行列）の各要素を、微分演算子ｓの多項式で表現する。内部ノード／外部ノード判別手段は、読みとった回路網モデルにおいて、消去すべき内部ノードと残すべき外部ノードの判別をする。そして、行列縮約手段は、内部ノードを消去しながら、Ｙ行列の縮約処理を実行する。周知のように、回路網の計算においては、微分演算子ｓを用いて複雑な微分・積分方程式の解を代数的に解くことが可能である。角周波数ωを用いると、微分演算子ｓは複素角周波数ｊωで示される。即ち、本発明においては、回路網理論で、一般に用いられているｓ＝ｊωの関係を用いて、複素記号演算（ベクトル記号演算）により周波数領域解析を行なうのである。
【００１７】
本発明の第１の特徴に係る半導体集積回路解析装置によれば、半導体集積回路が形成される半導体基板中の３次元メッシュが構成する回路網の各ノードを、消去すべき内部ノードと残すべき外部ノードに分け、内部ノードを消去しながら、Ｙ行列の縮約処理を実行しているので、計算の複雑さやメモリ資源（データ記憶部）の増大を必要とせず、短時間で演算処理が実行出来る。即ち、本発明の第１の特徴に係る半導体集積回路解析装置においては、内部ノード数の次元を持つ行列の逆行列を求めるのではなく、行列縮約手段は、Ｙ行列の行及び列にある要素を消去しながら内部ノードを一つずつ減らしていく方法をとっている。これによりＹ行列の各要素が微分演算子ｓの多項式で表現された行列の逆行列を求める必要がなくなり、簡単に演算処理が実行出来る。例えば、半導体基板（サブストレート）上に作られる半導体集積回路の構造と結びついているノード、即ち、半導体基板やウェルの電位を決めるために電源やグランドとつながる電極領域（高不純物密度領域）の部分、更にポリシリコンや金属配線等の各種表面配線と容量性の結合を介してつながっている半導体基板部分等に位置する回路網のノードが外部ノードして残され、ノードの縮約が出来る。従って、半導体基板中の３次元メッシュが構成する複雑な回路網を、これに等価或いは近似した小規模なデータ（ネットリスト）に効率良く変換出来るために、回路シミュレーションによりそれらの寄生素子の影響の解析を効率的に行なうことが出来る。これによりＬＳＩ，ＶＬＳＩ，ＵＬＳＩ，ＧＳＩ等の大規模な回路においても、表面配線等の集積回路パターンに対応して半導体基板の内部に発生する寄生素子の影響の解析を、短時間で正確に実行することが可能となる。
【００１８】
本発明の第１の特徴に係る半導体集積回路解析装置において、半導体基板中の３次元メッシュが構成する回路網は、抵抗素子のみで構成されていても良く、抵抗素子と容量素子からなる回路網でもかまわない。或いは線形素子のみによって構成される回路、或いは多端子網を記述する回路行列によって表現されていてもかまわない。容量素子を含むと（８）式で示したように、Ｙ行列の各要素が周波数ω成分を含み、解析したい角周波数ω毎にこの計算をしなければならないために、従来は計算が大規模化し、解析の効率が悪かった。しかし、本発明の第１の特徴に係る半導体集積回路解析装置においては、ノードの縮約により、計算の複雑化が防止出来る。
【００１９】
特に、本発明の第１の特徴に係る半導体集積回路解析装置において、微分演算子ｓの多項式の次数の上限値を設定する入力部を更に具備することが好ましい。解析する周波数とモデル化の許容誤差の値により、例えば、許容誤差を５％とするか１０％とするかにより、微分演算子ｓの多項式の次数の上限値を決め、その上限値を入力部から半導体集積回路の解析者によって入力することが出来る。また、高レベルモデルにするのか、中レベルモデルにするのか、或いは低レベルモデルにするのかという誤差の程度から、微分演算子ｓの多項式の次数の上限値を決め、その上限値を入力部から半導体集積回路の解析者によって入力することが出来る。更に、微分演算子ｓの多項式の次数ｎの値はその集積回路のデバイス構造を参考にして決めることが出来る。ツインウェルやトリプルウェルやＳＯＩや埋め込み層やトレンチの存在により、必要な多項式の次数は変わってくる。半導体集積回路の解析者は、各構造の最適な次数を決め、入力部から入力すれば良い。
【００２０】
本発明の第１の特徴に係る半導体集積回路解析装置において、計算結果の出力形式を決定する出力形態決定手段を更に有することが好ましい。出力形態決定手段は、抵抗網に還元する方法、抵抗素子と容量素子から構成されるＲＣ回路網に還元する方法、多端子回路網の回路行列として扱う方法、フィルタ回路としてＲＣ或いはＲＣＬ回路網に還元する方法等の出力形態を決定することが出来る。また、出力データの形態にはデフォルトの形態を持たせ、入力手段から解析者によって入力される指示に従って出力データの形態を変更する機能を有するようにしても良い。更に、入力手段から解析者によって入力される精度レベルの値と、アドミッタンスの値と解析周波数の値から出力データの形態を変更するようにしても良い。
【００２１】
本発明の第２の特徴は、（イ）回路シミュレータの入力形式のデータの内から、表面に半導体集積回路が形成される半導体基板中の３次元メッシュが構成する回路網モデルを読み取る段階と、（ロ）読み取った回路網モデルが構成するＹ行列の各要素を、微分演算子ｓの多項式で表現する段階と、（ハ）読みとった回路網モデルにおいて、消去すべき内部ノードと残すべき外部ノードの判別をする段階と、（ニ）内部ノードを消去しながら、Ｙ行列の縮約処理を実行する段階とを少なくとも有することを特徴とする半導体集積回路解析方法であることである。
【００２２】
本発明の第２の特徴に係る半導体集積回路解析方法によれば、半導体基板中の３次元メッシュが構成する回路網の各ノードを、消去すべき内部ノードと残すべき外部ノードに分け、内部ノードを消去しながら、Ｙ行列の縮約処理を実行しているので、計算の複雑さやメモリ資源（データ記憶部）の増大を必要とせず、短時間で演算処理が実行出来る。即ち、行列の各要素が微分演算子ｓの多項式で表現された行列の逆行列を求める必要がないので、簡単に演算処理が実行出来る。そして、半導体基板中の３次元メッシュが構成する複雑な回路網を、これに等価或いは近似した小規模なデータ（ネットリスト）に効率良く変換出来るために、回路シミュレーションによりそれらの寄生素子の影響の解析を効率的に行なうことが出来る。本発明の第２の特徴に係る半導体集積回路解析装置において、半導体基板中の３次元メッシュが構成する回路網は、抵抗素子のみで構成されていても良く、抵抗素子と容量素子からなる回路網でもかまわない。或いは線形素子のみによって構成される回路、或いは多端子網を記述する回路行列によって表現されていてもかまわない。本発明の第２の特徴に係る半導体集積回路解析装置によれば、３次元メッシュが構成する回路網のノードが有効に縮約されるので、容量素子を含む場合であっても、計算の複雑化が防止出来る。
【００２３】
特に、本発明の第２の特徴に係る半導体集積回路解析装置において、微分演算子ｓの多項式の次数の上限値を外部から設定する段階を更に具備することが好ましい。解析する周波数とモデル化の許容誤差の値により、或いは採用するモデルの誤差の程度から、多項式の次数の上限値を決め、その上限値を入力部から半導体集積回路の解析者によって入力することが出来る。更に、多項式の次数ｎの上限値は、その集積回路のデバイス構造を参考にして決めることが出来る。
【００２４】
本発明の第２の特徴に係る半導体集積回路解析装置において、計算結果の出力形式を決定する段階を更に有することが好ましい。例えば、抵抗網に還元する方法、抵抗素子と容量素子から構成されるＲＣ回路網に還元する方法、多端子回路網の回路行列として扱う方法、フィルタ回路としてＲＣ或いはＲＣＬ回路網に還元する方法等の出力形態を決定することが出来る。また、出力データの形態にはデフォルトの形態を持たせ、入力手段から解析者によって入力される指示に従って出力データの形態を変更する機能を有するようにしても良い。更に、入力手段から解析者によって入力される精度レベルの値と、アドミッタンスの値と解析周波数の値から出力データの形態を変更するようにしても良い。
【００２５】
本発明の第１の特徴で述べた解析方法を実現するためのプログラムは、コンピュータ読み取り可能な記録媒体に保存し、この記録媒体をコンピュータシステムによって読み込ませることにより、本発明の解析を実行することが出来る。即ち、本発明の第３の特徴は、（イ）回路シミュレータの入力形式のデータの内から、表面に半導体集積回路が形成される半導体基板中の３次元メッシュが構成する回路網モデルを読み取る段階と、（ロ）読み取った回路網モデルが構成するＹ行列の各要素を、微分演算子ｓの多項式で表現する段階と、（ハ）読みとった回路網モデルにおいて、消去すべき内部ノードと残すべき外部ノードの判別をする段階と、（ニ）内部ノードを消去しながら、Ｙ行列の縮約処理を実行する段階とを少なくとも含む半導体集積回路解析方法を実行するためのプログラムを記録した機械読み取り可能な記録媒体であることである。ここで、「記録媒体」とは、例えばコンピュータの外部メモリ装置、半導体メモリ、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することが出来るような媒体などを意味する。具体的には、フロッピー（登録商標）ディスク、ＣＤ−ＲＯＭ，ＭＯディスク、カセットテープ、オープンリールテープなどが「記録媒体」に含まれる。
【００２６】
【発明の実施の形態】
次に、図面を参照して、本発明の半導体集積回路の解析装置、解析方法及びこの解析方法実行するためのプログラムを記録した記録媒体を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なるものが含まれていることに留意すべきである。
【００２７】
（半導体集積回路の解析装置）
図１に示すように、本発明の半導体集積回路解析装置は、操作者からのデータや命令などの入力を受け付ける入力部６３と、半導体基板中に設けられた３次元メッシュが構成するアドミッタンスを解析する演算処理部６６と、解析結果を出力する出力部６１及び表示部６２と、半導体集積回路の解析に必要な所定のデータなどを格納したデータ記憶部６５と、半導体集積回路解析プログラムなどを格納したプログラム記憶部６４とから少なくとも構成されている。
【００２８】
図１において、入力部６３はキーボード、マウス、ライトペン又はフロッピー（登録商標）ディスク装置などで構成される。入力部６３より解析実行者は、入出力データを指定したり、微分演算子ｓの多項式の次数や周波数値や許容誤差の値及び誤差の程度を設定できる。更に、入力部６３より出力データの形態等の解析パラメータを設定することも可能で、また、演算の実行や中止等の指示の入力も可能である。また出力部６１及び表示部６２は、それぞれプリンタ装置及びディスプレイ装置等により構成されている。表示部６２は入出力データや解析結果や解析パラメータ等を表示する。データ記憶部６５は入出力データや解析パラメータ及びその履歴や演算途中のデータ等を記憶する。
【００２９】
本発明の半導体集積回路の解析の主なる処理は、演算処理部６６において行なう。演算処理部６６は、図１に示すように、サブストレートモデル読取手段６０１、Ｙ行列エントリー手段６０２、内部ノード／外部ノード判別手段６０３、行列縮約手段６０４、出力形態決定手段６０５等を少なくとも内蔵している。ここで、サブストレートモデル読取手段６０１は、半導体集積回路解析装置に入力された入力データの内から演算に必要な部分を読み取る。即ち、入力データの内から、表面に半導体集積回路が形成される半導体基板中の３次元メッシュが構成する回路網モデルを読み取る。Ｙ行列エントリー手段６０２は、読み取ったデータを、微分演算子ｓの多項式の係数にエントリーする。つまり、読み取った回路網モデルが構成するＹ行列（アドミッタンス行列）の各要素を、微分演算子ｓの多項式で表現する。内部ノード／外部ノード判別手段６０３は、回路網モデルのノードの内で、消去すべき内部ノードと残すべき外部ノードの判別をする。そして、行列縮約手段６０４は、内部ノードを消去しながら、Ｙ行列の縮約処理を実行する。そして、出力形態決定手段６０５は、計算結果の出力形式を決定する。周知のように、角周波数ωを用いると、微分演算子ｓは複素角周波数ｊωで示される。即ち、演算処理部６６は、回路網理論で、一般に用いられているｓ＝ｊωの関係を用いて複素記号演算により周波数領域解析を行なうのである。これらの各手段６０１〜６０５の機能は、後述する本発明の半導体集積回路解析方法において説明するが、本発明の演算処理部６６は、回路シミュレーションの入力データを縮約して、それと等価或いは近似したデータに変換する処理に特徴がある。これは従来行列演算によって行なっていた不要なノードを削減する処理をより効率的に実行するためのものである。
【００３０】
図１に示した演算処理部６６、データ記憶部６５及びプログラム記憶部６４はＣＰＵ、及びこのＣＰＵに接続されたＲＯＭ、ＲＡＭ、磁気ディスクなどの記憶装置を含む通常のコンピュータシステムで構成しても良く、サブストレートモデル読取手段６０１、Ｙ行列エントリー手段６０２、内部ノード／外部ノード判別手段６０３、行列縮約手段６０４、出力形態決定手段６０５等の専用のハードウェア（処理回路）を内蔵しても良い。
【００３１】
（半導体集積回路解析方法）
以下、図１に示した半導体集積回路解析装置を用いた本発明の半導体集積回路解析方法を、図２に示すフローチャートに従って、説明する。
【００３２】
（イ）始めに、ステップＳ１０１において、半導体集積回路の解析に必要なパラメータを、入力部６３を用いて設定する。必要なのは、入出力データ名やその形式に関する情報と、微分演算子ｓの多項式の次数を決めるために必要なパラメータ等である。これらのパラメータには予めデフォルトの名前や値を持たせておき、特に指定がされなかった場合には、そのデフォルトを使うことが可能である。
【００３３】
（ロ）次に、ステップＳ１０２において、データ記憶部６５に入力データを読み込ませる。入力データは回路シミュレータの入力データの形式を持っている必要がある。入力データは、解析者がエディタを使って作成したものでも、ＣＡＤ上のレイアウトデータやスケマティックデータから発生させたものでも良い。以降、回路シミュレータの入力データ形式のものを「ネットリスト」と呼ぶ。
【００３４】
（ハ）次に、ステップＳ１０３において、演算処理部６６は、データ記憶部６５に読み込んだ入力データの中から、本発明の半導体集積回路の解析を行なうためのサブストレートモデルを表現している部分を判別させる。その方法には次のものがある。一つには、解析対象となる半導体集積回路の寄生モデルを含まないデータのネットリストと入力データを比較して特定する方法がある。他には、ネットリストの階層構造から半導体基板（サブストレート）上の半導体集積回路の構造と、半導体基板（サブストレート）の内部のサブストレートモデルとを判別する方法がある。ネットリストには「サブサーキット」という構造を単位とした部分があり、それには階層構造を持たせることがある。サブサーキットを使うと、同じ回路構造の集まりを効率良く表現出来るために、サブストレートモデルに関してもそれが使われる。例えば、サブストレートモデルの場合は、階層構造の最も下層のものは、抵抗素子や容量素子から構成される多端子回路網の単位となっているが、より上位のものはその単位の集まりとして表現されている。サブストレートモデル部分の最も上位の階層は、半導体基板上のデバイスと同じ階層に属している。
【００３５】
（ニ）次に、ステップＳ１０４において、演算処理部６６のサブストレートモデル読取手段６０１を用いて、ステップＳ１０３において判別したサブストレートモデル部分のデータを、データ記憶部６５に読み取らせる。入力データが階層構造を持っている場合は、以降の処理はその階層レベルの深さ分だけ繰り返される。
【００３６】
（ホ）ステップＳ１０４において、データ記憶部６５に読み取ったサブストレートモデルの回路網は、ステップＳ１０５において、演算処理部６６のＹ行列エントリー手段６０２を用いて、回路行列の形に変換される。ここで、回路行列はＹ行列である。例えばノードｉとノードｊ間にｒ[Ω]の抵抗が、ノードｊとノードｋの間にc[F]の容量がある場合を考える。回路素子にはそれぞれ「スタンプ」と呼ばれる回路網のＹパラメータを表現しているテンプレートがある。抵抗、容量のそれは、各々、ｇ＝１／ｒ，微分演算子ｓ＝ｊωとして、以下の（７）式及び（８）式で示されるスタンプが用意される。即ち、
【数４】
0003670553.tif 000005
となる。これをＹ行列の該当するノードの行及び列に加える。この操作を一般に、「スタンプをエントリーする」と表現する。この例の場合は、
【数５】
0003670553.tif 000006
となる。本発明の半導体集積回路解析装置の特徴の一つは、演算処理部６６の有するＹ行列エントリー手段が、スタンプをエントリーすることにより、半導体基板中に設けられた３次元メッシュが構成するＹ行列の各要素を、次式（１０）で表す微分演算子ｓの多項式で表現している点にある。即ち、
Ｙｉｊ＝ａ０ｉｊ＋ａ１ｉｊｓ＋ａ２ｉｊｓ２＋ａ３ｉｊｓ３  ・・・・・  (１０)
となる。(１０)式で示されるＹパラメータＹｉｊは、例えば、ｎウェルに位置するノードｉとｐウェルに位置するノードｊ間のノードｉとノードｊの間のアドミッタンスの値である。微分演算子ｓは、複素角周波数(s＝ｊω)である。微分演算子ｓの次数は解析パラメータの一つになっており、ステップＳ１０１の初期設定の段階で、入力部６３を用いて解析者によって決められている。その決め方には次のものがある。一つには、微分演算子ｓの多項式の次数の値をそのまま入力する方法である。他には、解析する周波数とモデル化の許容誤差の値及び誤差の程度から決める方法がある。これは、半導体基板中に設けられた３次元メッシュが構成するサブストレートモデル内にある抵抗や容量の値から算出するものである。微分演算子ｓの多項式の各々の次数の係数のオーダー(桁数)は、ｇ，ｃ，ｃ２／ｇ，…であるので、モデル内に存在するｒ，ｃの値と解析する周波数の値を与えれば、各々の次数の項の影響を評価することが出来る。それにより微分演算子ｓの多項式の次数を決定することが出来る。このときに、許容誤差の値(例えば10％等)や、モデルの精度レベルで決めておいた誤差の程度と比較して、その項の影響を評価する。また、微分演算子ｓの多項式の次数ｎの値はその集積回路のデバイス構造を参考にして決めることが出来る。具体的な半導体基板の構造、例えば、ツインウェルやトリプルウェルやＳＯＩや埋め込み層やトレンチ等の存在により、微分演算子ｓの必要な次数は変わってくる。これらの構造や、作られる半導体集積回路の性能によりプロセス毎に応用分野が異なり、扱う周波数帯が決まってくるので、この微分演算子ｓの次数はプロセス毎に決めて、それをデフォルトとしておくことも可能である。対象とする半導体集積回路のレイアウトから抽出したサブストレートモデルは、抵抗素子と容量素子とから構成されているので、それらのスタンプをエントリーしたアドミッタンスの値は、前述のように、
【数６】
0003670553.tif 000007
となっている。従ってこの時点では、設定した微分演算子ｓの多項式の次数が２次以上であっても、（１０）式の０次と１次の係数のみに値が入っている。つまり、（１０）式の係数は、
ａ０ｉｊ＝ｇｉｊ                ・・・・・  (１３)
ａ１ｉｊ＝ｃｉｊ                 ・・・・・  (１４)
ａ２ｉｊ＝ａ３ｉｊ＝…＝０        ・・・・・  (１５)
となる。(１０)式のような微分演算子ｓの多項式で表現されたアドミッタンスの値を扱うために、演算処理部６６では、各々の次数の係数を行列の形で値を持っている。更に、Ｙ行列の性質：
Ｙｉｊ＝Ｙｊｉ  （ｉ≠ｊ）       ・・・・・  (１６)
から、各々の係数行列は実際には上(下)三角行列として値を保持することも出来、これにより計算機の記憶領域を節約することが出来る。
【００３７】
（ヘ）  次に、ステップＳ１０６において、演算処理部６６の有する内部ノード／外部ノード判別手段６０３により、消去するノードである内部ノードと残すノードである外部ノードを決める（判別する）。例えば、図６に示すように、半導体基板（サブストレート）上に作られるＭＯＳトランジスタのチャネル領域の電位を決めるノード▲１▼、ｐウェル７２２のｐ＋コンタクト領域７１４及びｎウェル７２１のｎ＋コンタクト領域７１１とつながる部分のノード▲２▼、或いは、ポリシリコン、アルミニウム（Ａｌ）やアルミニウム合金（Ａｌ−Ｓｉ，Ａｌ−Ｃｕ−Ｓｉ）等から成る表面配線７０１と、図示を省略した層間絶縁膜等を介して容量性の結合をしている半導体基板（サブストレート）部分のノード▲３▼等が残されるノードとなる。ノード▲１▼は、ｐウェル７２２の内部に形成されたｎＭＯＳトランジスタのｎ＋ソース領域７１２とｎ＋ドレイン領域７１３の間の、ゲート電極７０２直下のチャネル領域のノードである。図６では外部ノードを白抜きの丸で、内部ノードを黒塗りの丸で示している。図６のｎウェル７２１とｐ基板７２３との間にはｐｎ接合の接合容量からなる容量成分ｃが存在する。また、ｎウェル７２１とｐウェル７２２との間にも、ｐｎ接合の接合容量からなる容量成分ｃが存在する。ｎウェル７２１の内部、ｐウェル７２２の内部及びｐ基板７２３の内部は抵抗成分（ｇ＝１／ｒ）のみで示されている。こうして、ステップＳ１０６において、最終的に、半導体基板（サブストレート）上に作られる半導体集積回路の構造と結びついているノード、即ち、半導体基板（サブストレート）やウェルの電位を決めるために電源やグランドとつながる電極領域（高不純物密度領域）の部分、更に各種表面配線と層間絶縁膜等を介して容量性の結合を介してつながっている半導体基板（サブストレート）部分等のノードが、「残される外部ノード」として判別される。ただし、入力データが階層構造を持っていたり、計算の効率化のために半導体基板（サブストレート）部分を複数の部分に分割してこの処理を行なう場合、その過程では分割した部分間をつなげるノードが外部ノードになる。例えば、いま縮約操作を行なっているサブサーキットの外部ノードが、その縮約操作の段階での外部ノードになるということである。
【００３８】
（ト）次に、ステップＳ１０７において、Ｙ行列を外部ノードの数の次元に縮約する。本発明の半導体集積回路解析装置のもう一つの特徴は、演算処理部６６の有する行列縮約手段６０４が、Ｙ行列の縮約を効率良く行なっている点にある。原理は、従来方法と同じである。ただし、ここでは内部ノード数の次元を持つ行列の逆行列を求めるのではなく、行列縮約手段６０４は、対応する行及び列にある要素を消去しながら内部ノードを一つずつ減らしていく方法をとっている。これにより各要素が微分演算子ｓの多項式で表現された行列の逆行列を求める必要がなくなり、計算の複雑さが増大せずに処理が進められる。行列縮約手段６０４におけるＹ行列の縮約は、次の（１７）式の計算を必要な次元数分繰り返して行なわれる（ステップＳ１０９において、繰り返しの判定をし、ステップＳ１０４に戻るループを繰り返すことにより、繰り返して行なわれる。）。即ち、
【数７】
0003670553.tif 000008
の計算を必要な次元数分繰り返す。ここでＹ´ｉｊは縮約後のノードｉ，ｊ間のアドミッタンスを表している。これは元のＹ行列のＹｉｊ，Ｙｉｋ，Ｙｋｊから求まる。ｋは消去される内部ノードを示している。従って全体で、ｎノード有り、その内の、ｍノードが外部ノードであるような例の場合、このｋについてｍ＋１からｎまで、上の計算を繰り返すと、縮約された、ｍ次のＹ行列Ｙ´ｉｊが得られる。抵抗や容量のスタンプをＹ行列にエントリーした時点では、
Ｙｉｊ＝ｇｉｊ＋ｃｉｊｓ          ・・・・・（１８）
のように、微分演算子ｓの１次の項までしか係数を持っていなかったが、この方法で縮約を進めていくことにより、以下のように高次の項まで係数を持つようになる。即ち、
【数８】
0003670553.tif 000009
ここで、
【数９】
0003670553.tif 000010
である。各係数を変数として計算を繰り返すことで、特に微分演算子ｓの多項式であることを意識せずにアドミッタンスの計算が出来る。微分演算子ｓの多項式の次数をより高いものに設定しておくことにより、より精度の高い計算が実現出来る。上の式から微分演算子ｓのｎ次までを扱うとき、計算前後の式の形も途中の計算でも微分演算子ｓのｎ次までで表現出来ていることがわかる。これは計算の過程で多くの記憶領域を新たに必要としないという利点につながる。また、微分演算子ｓの多項式の次元は初期設定の段階で指定されるが、その値を上限として途中の段階では適宜次元数を変えることにより、記憶容量、計算時間とも効率化することが出来る。外部ノード数の次元まで縮約された行列は、ステップＳ１０８において、そのまま行列の形で残しておく（スタンプを作成する）。こうすることにより、次の階層の縮約の処理において、前の段階の結果をサブサーキットのスタンプとして利用出来る。これは、計算の効率を向上出来る。ここまでの処理は、ステップＳ１０９において、繰り返しの判定をし、ステップＳ１０４に戻るループを繰り返すことにより、入力データの階層構造の深さに応じて、繰り返し行なわれる。半導体基板上のデバイスと同じ階層の深さまで縮約操作が済んだ段階で次のステップに移る。
【００３９】
（チ）次に、ステップＳ１１０において、演算処理部６６に内蔵された出力形態決定手段６０５は、計算結果の出力形式を決定する。ここまでの計算結果は係数の配列になっている。これは必要に応じて、出力部６１から、複数の形式で回路シミュレータに受け渡すことが出来る。出力結果は、初期設定の指示に従ってい、次のように取扱う：
1)抵抗網に還元する方法（ステップＳ１１１）。これは、計算結果が0次の項の係数しか持たないか、或いは１次以上の項の係数があっても解析したい周波数ではその影響が小さいと判断される場合に有効である；
2)抵抗素子と容量素子から構成されるＲＣ回路網に還元する方法（ステップＳ１１２）。これは、計算結果が１次の項の係数までしか持たないか、或いは２次以上の項の係数があっても解析したい周波数ではその影響が小さいと判断される場合に有効である；
3)多端子回路網の回路行列として扱う方法（ステップＳ１１３）。これは、計算結果が２次以上の項の係数が０でなく、解析したい周波数ではそれの影響が無視出来ないと判断される場合に有効である。Ｙ行列を、そのまま多端子回路網として表現しても良いが、必要に応じて、Ｓパラメータ等の他の回路行列に変換して多端子回路網として表現することも出来る；
４）フィルタ回路としてＲＣ或いはＲＣＬ回路網に還元する方法（ステップＳ１１３）。これは、計算結果が２次以上の項の係数が０でなく、解析したい周波数ではそれの影響が無視出来ないと判断される場合の他の方法として有効である。このためにまず微分演算子ｓの多項式をそれの影響が無視出来る高次の項を無視して、低次の項までを判断する。そしてそれを使ってｎ次のフィルタ回路としてＲＣ或いはＲＣＬ回路に還元する。フィルタ回路の一例を図３を示す。このフィルタ回路のノードｉｊ間のアドミッタンスは
【数１０】
0003670553.tif 000011
ここでｇ１＝１／ｒ１，ｇ２＝１／ｒ２である。計算結果は、前述の（１０）式の形となる。（１０）式の各係数を比較して、それぞれの素子値が決定される。この場合、
【数１１】
0003670553.tif 000012
となる。各々の出力形態は、入力部６３を介して、解析者が指示することにより、出力形態決定手段６０５が決定する。このとき、上述した微分演算子ｓの多項式の次数の決め方と同様に、解析する周波数の値とモデルの許容精度のレベルから選択したり、プロセス毎にデフォルトの形態を決めておくことも出来る。
【００４０】
（リ）最後に、ステップＳ１１５おいて、この計算結果を最初に読み込んだ入力データの形式、つまり回路シミュレータの入力データの形式であるネットリストに還元して、出力部６１から出力する。また、表示部６２でモニターすることが出来る。この出力データとしてのネットリストには、縮約したサブストレートモデルに相当する部分と、最初の入力データにあった半導体基板上の素子情報に関するものと、回路シミュレーションの解析実行に必要な情報が含まれている。
【００４１】
図４に本発明の効果を示す。この例題回路の場合、始め、図５のように半導体基板中に設けられた３次元メッシュが構成するサブストレートモデルを、図６に示す外部ノードの数まで縮約したものである。この図４の結果は、始めに約7500ノードあったものを、５ノードに縮約した例である。図４は、その内のある２点間のアドミッタンスの値の実数部を周波数の変数としてプロットしたものである。図４の各曲線は、それぞれ0次の項まで、２次の項まで、４次の項まで表現したものの計算結果を表している。図４に示すグラフより、行列の縮約操作をしても、精度良く、半導体基板（サブストレート）部分をモデル化出来ていることが確認出来る。特に、４次の項まで計算すれば、縮約しないで計算した場合と、実質的に同程度の解析結果が得られることが分かる。
【００４２】
以上の説明では、３次元的に表現されたサブストレートモデルを用いて説明しているが、抵抗素子と容量素子とから構成される配線の多段モデルについても同様に扱うことが出来る。また、微分演算子ｓの多項式で扱っているが、これを、以下の（２９）式で示すような有理式の形を使って表すことも出来る。
【００４３】
【数１２】
0003670553.tif 000013
ただしその場合、扱う変数の数が増えてしまう場合もある。
【００４４】
（半導体集積回路解析方法のプログラムを記録した記録媒体）
なお、上記の本発明の半導体集積回路解析方法を実現するためのプログラムはコンピュータ読み取り可能な記録媒体に保存しておいても良い。この記録媒体をコンピュータシステムによって読み込ませ、図１に示すプログラム記憶部６４に格納し、このプログラムにより、演算処理部６６を制御し、本発明の半導体集積回路解析方法を実現することも出来る。ここで、記録媒体とは、例えばコンピュータの外部メモリ装置、磁気ディスク、光ディスク、光磁気ディスク、磁気テープなどのプログラムを記録することが出来るような記録媒体などが含まれる。
【００４５】
（半導体集積回路の製造方法）
本発明の半導体集積回路解析方法を用いれば、ＬＳＩ，ＶＬＳＩ，ＵＬＳＩ，ＧＳＩ等の大規模な半導体集積回路における表面配線等に対応して半導体基板の内部に発生する寄生素子の影響の解析を、短時間で正確に実行することが可能となる。従って、本発明の半導体集積回路解析方法の結果を図７に示すように、回路シミュレーションに用い、その結果を利用して、大規模な半導体集積回路を製造することが出来る。即ち、本発明の半導体集積回路の製造方法の各工程の流れは以下のようになる。
【００４６】
（ａ）まず、半導体集積回路のサブストレート解析に先立ち、図７のステップＳ３０１においてプロセスシミュレーションが実行される。ステップＳ３０１のプロセスシミュレーションによって得られた半導体集積回路を構成するための半導体基板中の不純物や欠陥の分布等のデータは、その表面の半導体集積回路の構造パラメータと共に、デバイスシミュレータに入力される。ステップＳ３０１のプロセスシミュレーションにより、半導体基板中の、例えば、ツインウェル構造、トリプルウェル構造、ＳＯＩ構造、埋め込み層構造、トレンチ構造等の構造パラメータが決定される。
【００４７】
（ｂ）ステップＳ３０２におけるデバイスシミュレーションを行なう際には、プロセスシミュレーションで得られた素子構造と不純物分布等の結果と同時に、印加電圧、電流などの電気的な境界条件を与えるための入力データが加えられる。ステップＳ３０２におけるデバイスシミュレーションにより、電流電圧特性等の半導体集積回路を構成するデバイスの電気的特性が得られる。
【００４８】
（ｃ）更に、ステップＳ３０３において、ステップＳ３０１のプロセスシミュレーションにより決定された半導体基板中の構造パラメータを、回路シミュレーションの入力データの形式、即ち、ネットリストとして、半導体集積回路解析装置に読み込ませる。そして、前述したように、サブストレートモデルの回路網を回路行列の形に変換し、微分演算子ｓの多項式を得る。そして、図１に示した内部ノード／外部ノード判別手段６０３により最終的に、半導体基板（サブストレート）上に作られる半導体集積回路の構造と結びついているノードのみを外部ノードとして、判別し、ノードの数を縮約する。そして、この外部ノードの数の次元に、Ｙ行列を縮約する。そして、この計算結果を、回路シミュレータの入力データの形式であるネットリストに還元し、回路シミュレータへ出力する。また、代表的なツインウェル構造、トリプルウェル構造、ＳＯＩ構造、埋め込み層構造、トレンチ構造等に対応した半導体基板のネットリストはデフォルトとして、図１に示すデータ記憶部にデータベースとして保存しておき、次の解析に用いることが可能である。
【００４９】
（ｄ）回路シミュレータは、ステップＳ３０４において、半導体集積回路解析装置から得られたネットリストを基に、半導体基板中の寄生素子の配線容量に与える影響等を計算する。更に、デバイスシミュレーションから得られた電気的特性を基に、回路シミュレーションを実行する。この結果、半導体基板上の表面配線の浮遊容量によるゲート遅延の効果やこれに起因した雑音特性等を含めた種々の回路特性を得る。
【００５０】
（ｅ）次にステップＳ３０５において、ステップＳ３０２のデバイスシミュレーション又はステップＳ３０４の回路シミュレーションにより、得られた電気的特性や回路特性が作ろうとしている所望の半導体集積回路の電気的特性や回路特性特性になるかどうかを評価・検討する。所望の電気的特性や回路特性特性であれば実際の半導体集積回路の製造工程に取りかかる。
【００５１】
（ｆ）ステップＳ３０５の評価により、所望の半導体集積回路の電気的特性や回路特性であれば、ステップＳ３０６において、実際の半導体集積回路の製造工程に取りかかる。ステップＳ３０６においては、熱拡散やイオン注入工程等の所定の不純物ドーピング工程で、半導体基板に対し不純物をドーピングする。更に、フォトリソグラフィー工程やドライエッチング工程等の形状加工工程で半導体基板やその表面の薄膜の加工等を行なう。更に、エピタキシャル成長、ＣＶＤ、真空蒸着、スパッタリング等の成膜工程等を含んでも良い。これら、所定の工程の組み合わせからなる一連の工程である半導体集積回路製造プロセスを実行し、目的とした半導体集積回路を得る。もし、ステップＳ３０５の評価により、所望の特性にならないときには、考えた製造工程では作りたい素子は作れないので、製造工程の条件を変更したり、工程の順番など手順そのものを変更し再度、ステップＳ３０１、若しくは
ステップＳ３０２に戻る。ステップＳ３０１に戻った場合は、更にこのステップＳ３０１のプロセスシミュレーションの結果を入力データとして、ステップＳ３０２のデバイスシミュレーション、ステップＳ３０３の半導体集積回路解析及びステップＳ３０４の回路シミュレーションを行なう。更に、ステップＳ３０６においては、実際の半導体集積回路の製造工程の結果得られた現実の半導体集積回路の特性を測定する。
【００５２】
（ｇ）そして、ステップＳ３０７において、ステップＳ３０６において測定された半導体集積回路の特性が当初の要求仕様を満足するか否か評価する。この評価により実際に製造された半導体集積回路の特性が要求仕様を満足しなければ、ステップＳ３０７において設計変更がなされ、ステップＳ３０１に戻り、再度プロセスシミュレーションを行なう。そして、このプロセスシミュレーションの結果を入力データとして、ステップＳ３０２のデバイスシミュレーション、ステップＳ３０３の半導体集積回路解析及びステップＳ３０４の回路シミュレーションを行なうという一連の手順からなるループが繰り返される。
【００５３】
ＬＳＩ等の半導体集積回路の分野では、研究（設計）から開発までの期間の短さを競っている。このような半導体産業における競争の現実を考慮すれば、半導体集積回路の解析やシミュレーション期間はなるべく短期、且つ正確に行なわなければならない。本発明によれば高精度な半導体集積回路の解析及び回路シミュレーションが必要な複雑な半導体集積回路の研究（設計）から開発までのループの周期が飛躍的に短縮される。
【００５４】
【発明の効果】
以上説明したように本発明の半導体集積回路解析装置、半導体集積回路解析方法及び半導体集積回路解析方法を実行するためのプログラムを記録した記録媒体によれば、半導体基板（サブストレート）を伝わる雑音の解析のためにレイアウトデータから抽出したサブストレートモデルをＹ行列として表現し、それを等価或いは近似した小規模なデータに効率良く変換し、短時間で正確な半導体基板中に内在する寄生素子の解析が出来る。
【００５５】
さらに、本発明の半導体集積回路解析装置、半導体集積回路解析方法及び半導体集積回路解析方法を実行するためのプログラムを記録した記録媒体によって得られた結果を、回路シミュレーションの入力データとすることにより、それらの寄生素子の回路特性の与える影響を正確、且つ効率的に行なうことが出来る。
【００５６】
従って、本発明の半導体集積回路解析装置、半導体集積回路解析方法及び半導体集積回路解析方法を実行するためのプログラムを記録した記録媒体によれば、大規模な半導体集積回路においても、ゲート電極や表面配線等の表面構造に対応した半導体基板の内部に発生する寄生素子の影響の解析を、短時間で正確に実行し、高性能な半導体集積回路を短時間で開発出来る。
【図面の簡単な説明】
【図１】本発明の半導体集積回路解析装置の基本構成を示す図である。
【図２】本発明の半導体集積回路解析方法を説明するためのフローチャートである。
【図３】計算結果をフィルタ回路で表現する例を示す図である。
【図４】本発明の効果を示す図である。
【図５】縮約前のサブストレートモデルを説明するための図である。
【図６】本発明における外部ノードと内部ノードの判別の処理を説明するための図である。
【図７】本発明の半導体集積回路解析方法を用いた半導体集積回路の製造方法を説明するためのフローチャートである。
【符号の説明】
６１  出力部
６２  表示部
６３  入力部
６４  プログラム記憶部
６５  データ記憶部
６６  演算処理部
６０１  サブストレートモデル読取手段
６０２  Ｙ行列エントリー手段
６０３  内部ノード／外部ノード判別手段
６０４  行列縮約手段
６０５  出力形態決定手段
７０１  表面配線
７０２  ゲート電極
７１１  ｎ＋コンタクト領域
７１２  ｎ＋ソース領域
７１３  ｎ＋ドレイン領域
７１４  ｐ＋コンタクト領域
７２１  ｎウェル
７２２  ｐウェル
７２３  ｐ基板
【図１】
0003670553.tif 000014
【図２】
0003670553.tif 000015
【図３】
0003670553.tif 000016
【図４】
0003670553.tif 000017
【図５】
0003670553.tif 000018
【図６】
0003670553.tif 000019
【図７】
0003670553.tif 000020