(57)【特許請求の範囲】
【請求項１】
通常動作モード時には各々の入力信号が同じ入力タイミングで入力される複数の入力ピンを介して、各々の入力タイミングをずらして入力される少なくとも２つの入力信号から、前記通常動作モード時の動作周波数よりも高周波のクロック信号を生成するパルス発生器と、前記少なくとも２つの入力信号のうち最初に変化する入力信号の変化の開始を検出してから、予め設定された所定の遅延時間に相当するパルス幅を持つプリセット信号を生成する遅延回路と、前記プリセット信号によって所定の一定時間だけ動作状態とされ、それ以外の期間には初期状態とされ、前記動作状態とされた間に前記クロック信号をカウントしてそのカウント数であるカウント信号を出力するカウンタと、前記カウント信号が予め設定された値になると、テストモードに移行するためのテストモード検出信号を出力する判定回路とを有し、
前記少なくとも２つの入力信号は、各々所定幅を持ち、前記各々の入力タイミングのずれ幅が該所定幅以下であり、前記遅延回路による遅延時間は、前記少なくとも２つの入力信号のうち最初に変化する入力信号の変化の開始から最後に変化する入力信号の変化の終了までの間の時間であることを特徴とするテスト容易化回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路（ＩＣ）において、テスト専用ピンを割り付けることなく、テストモード指定機能を実現することができるテスト容易化回路に関するものである。
【０００２】
【従来の技術】
従来より、ＩＣの良否を判定したり、その不良を解析する等の目的から、ＩＣに所定の動作を行わせるテストベクターを作成し、このテストベクターを用いて、ＩＣテスター等によってＩＣのテストが行われている。
ところが、ＩＣは、その回路規模が増大するにつれて、テストするために必要なテストベクター数が増大するため、テストベクターの開発期間が増大するとともに、ＩＣのテスト時間やコスト等も増大するといわれている。
【０００３】
このため、従来では、ＩＣの内部に予めテスト回路を設けるとともに、テスト専用ピンを割り付けておき、テスト専用ピンにより、ＩＣをテストモードに移行させることによってＩＣのテストが行われていた。
しかし、上記テスト手法においては、ＩＣの通常動作モードの入出力ピン以外に、テストモード用の複数のテスト専用ピンを割り付けなければならず、特に、入出力ピンが不足しがちなＩＣにおいては深刻な問題であった。
【０００４】
このような問題点の１つの解決策として、例えば特開昭６０−４２３２号公報には、ＬＳＩの内部に、特定の複数の入力ピンの組合せ信号をデコードするデコーダを設け、このデコーダの出力の内、通常動作において発生することのないデコード出力をテストモード指定信号として用いることにより、テスト専用ピンを割り付けることなく、複数種のテストモードを任意に設定することができるＬＳＩのテストモード指定方式が提案されている。
【０００５】
ここで、図４に、上記特開昭６０−４２３２号公報に開示されているＬＳＩのテストモード指定方式を適用するテスト回路の一例の概念図を示す。
同図に示されるテスト回路４０において、デコーダ４２には、入力ピンからの入力信号ＩＮ１，ＩＮ２，ＩＮ３が入力され、デコーダ４２の出力の一部はテストモード検出回路４４に入力され、テストモード検出回路４４からは、テストモード指定信号ＴＥＳＴ＿ＭＯＤＥ１，２，３が出力されている。
【０００６】
図示例のテスト回路４０は、デコーダ４２によって、入力ピンからの入力信号ＩＮ１，ＩＮ２，ＩＮ３をデコードし、テストモード検出回路４４によって、入力信号ＩＮ１，ＩＮ２，ＩＮ３の入力ビットパターンの内、通常動作モードではあり得ない入力ビットパターンを検出し、デコードされた信号の内、通常動作モードではあり得ない入力ビットパターンに対応するデコード出力を、テストモード指定信号ＴＥＳＴ＿ＭＯＤＥ１，２，３として用いるというものである。
【０００７】
上記ＬＳＩのテストモード指定方式によれば、テスト専用ピンの割り付けを一切必要とせずに任意のテストモード指定機能を実現でき、これにより入出力ピンを有効に利用して内部機能を拡充できるとしている。
【０００８】
しかし、通常動作モードではあり得ない入力ビットパターンが存在する複数の入力ピンを得るのは非常に困難であるし、その入力ピンに係わる回路の構成も著しく限定されるという問題点がある。また、通常動作モードではあり得ない入力ビットパターンが得られるとしても、その入力ビットパターンを得るためには多くの入力ピンが必要になるため、多くの入力ピンからの入力信号をデコードし、そのビットパターンを検出するテスト回路の回路規模が増大するという問題点がある。
【０００９】
【発明が解決しようとする課題】
本発明の目的は、前記従来技術に基づく問題点をかえりみて、テスト専用ピンを割り付ける必要がなく、小規模な回路構成でテストモード指定機能を実現することができるテスト容易化回路を提供することにある。
【００１０】
【課題を解決するための手段】
上記目的を達成するために、本発明は、通常動作モード時には各々の入力信号が同じ入力タイミングで入力される複数の入力ピンを介して、各々の入力タイミングをずらして入力される少なくとも２つの入力信号から、前記通常動作モード時の動作周波数よりも高周波のクロック信号を生成するパルス発生器と、前記少なくとも２つの入力信号のうち最初に変化する入力信号の変化の開始を検出してから、予め設定された所定の遅延時間に相当するパルス幅を持つプリセット信号を生成する遅延回路と、前記プリセット信号によって所定の一定時間だけ動作状態とされ、それ以外の期間には初期状態とされ、前記動作状態とされた間に前記クロック信号をカウントしてそのカウント数であるカウント信号を出力するカウンタと、前記カウント信号が予め設定された値になると、テストモードに移行するためのテストモード検出信号を出力する判定回路とを有し、
前記少なくとも２つの入力信号は、各々所定幅を持ち、前記各々の入力タイミングのずれ幅が該所定幅以下であり、前記遅延回路による遅延時間は、前記少なくとも２つの入力信号のうち最初に変化する入力信号の変化の開始から最後に変化する入力信号の変化の終了までの間の時間であることを特徴とするテスト容易化回路を提供するものである。
【００１１】
ここで、前記通常動作モード時の入力ピンを介して供給される少なくとも２つの入力信号は、前記通常動作モード時には同じ入力タイミングで変化するものを用い、前記テストモード時には互いにずらした入力タイミングで変化させるのが好ましい。
また、前記カウンタは、前記カウント信号が予め設定された値になると、前記カウント信号の値を保持するものであるのが好ましい。
【００１２】
【発明の実施の形態】
以下に、添付の図面に示す好適実施例に基づいて、本発明のテスト容易化回路を詳細に説明する。
【００１３】
図１は、本発明のテスト容易化回路の一実施例の概念図である。
同図に示されるテスト容易化回路１０は、半導体集積回路（ＩＣ）にテスト専用ピンを割り付けることなく、通常動作モードの複数の入力ピンから所定の入力タイミングで所定の入力信号を与えることによって、ＩＣをテストモードに移行させるものであって、パルス発生器１２と、遅延回路１４と、カウンタ１６と、判定回路１８とを有して構成されている。
【００１４】
パルス発生器１２および遅延回路１４には、予め定めた複数の入力ピンから供給される複数の入力信号ＩＮ１，ＩＮ２，…，ＩＮｎが入力され、パルス発生器１２から出力されるクロック信号ＣＫおよび遅延回路１４から出力されるプリセット信号ＰＲＥは、ともにカウンタ１６に入力されている。また、カウンタ１６から出力されるカウント信号Ｑｎは判定回路１８に入力され、判定回路１８からは、テストモード指定信号ＯＵＴが出力されている。
【００１５】
図示例のテスト容易化回路１０において、まず、パルス発生器１２は、通常動作モード時の複数の入力ピンを介して供給される複数（２つ以上）の入力信号ＩＮ１，ＩＮ２，…，ＩＮｎから、カウンタ１６に入力するクロック信号ＣＫを生成するものである。
【００１６】
パルス発生器１２においては、ＩＣをテストモードに移行させるときに、例えば入力信号ＩＮ１，ＩＮ２，…，ＩＮｎの入力タイミングを互いにずらして入力し、これらの入力信号ＩＮ１，ＩＮ２，…，ＩＮｎの論理を取ることによって、通常動作モード時の動作周波数よりも高周波のクロック信号ＣＫが生成される。このとき、入力ピンとしては、例えば通常動作モード時に同じ入力タイミングで入力されるものを用いるのが好ましい。
【００１７】
遅延回路１４は、通常動作モード時の複数の入力ピンを介して供給される複数の入力信号ＩＮ１，ＩＮ２，…，ＩＮｎから、カウンタ１６に入力されるプリセット信号ＰＲＥを生成するものである。遅延回路１４においては、例えば入力信号ＩＮ１，ＩＮ２，…，ＩＮｎの変化を検出してから、所定の一定時間だけカウンタ１６を動作状態とし、それ以外の期間はカウンタ１６を初期状態（初期値）とするプリセット信号ＰＲＥが生成される。
【００１８】
このように、ＩＣをテストモードに移行させるときに、パルス発生器１２および遅延回路１４に同じ複数の入力信号ＩＮ１，ＩＮ２，…，ＩＮｎを入力し、ＩＣ内部において、通常動作モード時には上記入力ピンから直接入力されない（することができない）、所定のパルス幅を持つプリセット信号ＰＲＥおよび高周波のクロック信号を生成することによって、通常動作モード時に誤ってテストモードに移行されてしまうことを防止することができる。
【００１９】
なお、プリセット信号ＰＲＥのパルス幅、即ち、カウンタ１６が動作状態とされる時間は、通常動作モード時の動作周波数および入力タイミングにおいて、テストモードに移行するために必要な所定数のクロック信号ＣＫがカウンタ１６に入力されないように、通常動作モード時の動作周波数、パルス発生器１２で生成されるクロック信号ＣＫの周波数、テストモードに移行するためのクロック数等に応じて適宜決定すればよい。
【００２０】
また、カウンタ１６は、遅延回路１４から出力されるプリセット信号ＰＲＥによって所定の一定時間だけ動作状態とされ、それ以外の期間には初期状態（所定値）とされるカウンタであって、パルス発生器１２から出力されるクロック信号ＣＫのクロック数をカウントして、そのカウント数であるカウント信号Ｑｎを出力するものである。
【００２１】
判定回路１８は、カウント信号Ｑｎが予め設定された値になったこと、即ち、予め設定された個数のクロック信号ＣＫがカウンタ１６に入力されたことを検出して、テストモードに移行するためのテストモード検出信号ＯＵＴを出力するものである。
【００２２】
なお、カウンタ１６は、基本的に、プリセット信号ＰＲＥによって、所定の一定時間だけ動作状態とされ、それ以外の期間には初期状態に戻されるため、テストモード検出信号ＯＵＴがアクティブ状態になったときに、例えばカウント信号Ｑｎの値が保持されるように構成したり、例えばラッチ、フリップフロップ（ＦＦ）等を設ける等して、テストモード検出信号ＯＵＴのアクティブ状態のレベルが保持されるような構成にしておくのが好ましい。
【００２３】
テスト容易化回路１０において、テストモードに移行させるときには、複数の入力信号ＩＮ１，ＩＮ２，…，ＩＮｎから、例えば所定時間だけ入力タイミングをずらしたパルスが入力される。このとき、遅延回路１４においては、所定の一定時間だけカウンタ１６を動作状態とするプリセット信号ＰＲＥが生成されるとともに、パルス発生器１２においては、通常動作モード時の動作周波数よりも高周波のクロック信号ＣＫが生成される。
【００２４】
プリセット信号ＰＲＥによってカウンタ１６は動作状態とされ、クロック信号ＣＫのクロック数をカウントしてカウント信号Ｑｎが出力される。このカウント信号Ｑｎは判定回路において判定され、カウント信号Ｑｎが予め設定された値に到達したときには、テストモード検出信号ＯＵＴが出力されてＩＣはテストモードに移行されるが、カウント信号Ｑｎが予め設定された値に到達しないときには、カウンタ１６はプリセット信号ＰＲＥによって初期状態とされる。
【００２５】
一方、通常動作モード時においては、通常動作モードの入力タイミングで入力信号ＩＮ１，ＩＮ２，…，ＩＮｎが入力される。このとき、遅延回路１４において、入力信号ＩＮ１，ＩＮ２，…，ＩＮｎの変化が検出されて、カウンタ１６が動作状態にされたとしても、パルス発生器１２においては、通常動作モード時の入力タイミングでは、カウンタ１６が動作状態とされている間に、ＩＣをテストモードに移行させるために必要な所定数のクロック信号ＣＫは生成されない。
【００２６】
即ち、ＩＣがテストモードに移行するためには、例えばテスター等を用いて、通常動作モードの複数の入力ピンから、所定の入力タイミングで複数の入力信号ＩＮ１，ＩＮ２，…，ＩＮｎを供給する必要があり、例えばプリント基板等に実装された通常動作モード状態のときには、このような入力タイミングで入力信号ＩＮ１，ＩＮ２，…，ＩＮｎが入力されることはないので、実際の通常動作モード時に誤ってテストモードに移行されることはない。
【００２７】
本発明のテスト容易化回路は、基本的に以上のようなものである。
次に、具体的な回路例を挙げて、本発明のテスト容易化回路についてさらに詳細に説明する。
【００２８】
ここで、図２に、本発明のテスト容易化回路の一実施例の構成回路図を示す。図示例のテスト容易化回路１０ａは、入力ピンＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４から供給される入力信号によって、遅延回路１４ａに予め設定されている所定時間の間にクロック信号ＣＫが３回入力されると、テストモード検出信号ＴＥＳＴがハイレベルとされてＩＣをテストモードに移行させ、以後、例えば電源をオフ状態とするまでテストモードを維持するものである。
【００２９】
図示例のテスト容易化回路１０ａにおいて、パルス発生器１２ａは、ＥＸＯＲゲート２０ａ，２０ｂ、ＯＲゲート２２およびインバータ２４ａ，２４ｂ，２４ｃを有する。ＥＸＯＲゲート２０ａ，２０ｂには、それぞれ入力信号ＩＮ１，ＩＮ２および入力信号ＩＮ３，ＩＮ４が入力され、その出力はともにＯＲゲート２２に入力されている。また、ＯＲゲート２２の出力はクロック信号ＣＫとされてインバータ２４ａに入力され、インバータ２４ａ，２４ｂ，２４ｃは直列接続されている。
【００３０】
遅延回路１４ａは、ＯＲゲート２６、遅延素子２８、インバータ３０およびＡＮＤゲート３２を有している。ＯＲゲート２６には、入力信号ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４が入力され、その出力は遅延素子２８およびＡＮＤゲート３２の一方の入力端子に入力されている。遅延素子２８の出力はインバータ３０に入力され、インバータ３０の出力はＡＮＤゲート３２の他方の入力端子に入力され、ＡＮＤゲート３２の出力はプリセット信号ＰＲＥとされている。
【００３１】
カウンタ１６ａは、ＦＦ３４ａ，３４ｂを有している。ＦＦ３４ａの反転クロック入力端子にはクロック信号ＣＫが入力され、そのデータ入力端子Ｄおよび反転データ出力端子ＱＢは短絡されている。ＦＦ３４ｂのクロック入力端子にはＦＦ３４ａのデータ出力端子Ｑの出力が入力され、そのデータ入力端子Ｄおよび反転データ出力端子ＱＢは短絡されている。また、ＦＦ３４ａ，３４ｂのプリセット端子ＰＲにはともにプリセット信号ＰＲＥが入力され、そのデータ出力端子Ｑの出力は、それぞれカウンタ信号Ｑ１，Ｑ２とされている。
【００３２】
判定回路１８ａは、ＮＡＮＤゲート３６およびインバータ３８を有している。ＮＡＮＤゲート３６にはカウンタ信号Ｑ１，Ｑ２の反転信号が入力され、その出力は、ＦＦ３４ａ，３４ｂのクリア端子ＣＲおよびインバータ３８に入力され、インバータ３８の出力は、テストモード指定信号ＴＥＳＴとされている。
このように、本発明のテスト容易化回路は、回路規模の極めて小さな回路構成を有するものである。
【００３３】
次に、図３に示されるタイミングチャートを参照しながら、上記テスト容易化回路１０ａの動作について説明する。
なお、カウンタ１６ａのＦＦ３４ａ，３４ｂは、例えばプリセット端子ＰＲおよびクリア端子ＣＲの両方にローレベルが入力されたときに、プリセット端子ＰＲよりもクリア端子ＣＲが優先され、そのデータ出力端子Ｑからはローレベルが出力されるものとする。
【００３４】
図３のタイミングチャートに示されるように、まず、入力信号ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４を全てローレベルにする。
このとき、ＯＲゲート２６の出力はローレベルになるため、ＡＮＤゲート３２の出力であるプリセット信号ＰＲＥもローレベルとなり、カウンタ１６ａはプリセットされてカウント信号Ｑ１，Ｑ２はハイレベルとなり、従って、テストモード検出信号ＴＥＳＴはローレベルとなる。
【００３５】
次いで、入力信号ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４を互いに所定時間だけずらした入力タイミングで入力する。
【００３６】
このとき、まず、パルス発生器１２ａにおいて、ＥＸＯＲゲート２０ａによって入力信号ＩＮ１，ＩＮ２の排他的論理和が取られ、同様に、ＥＸＯＲゲート２０ｂによって入力信号ＩＮ３，ＩＮ４の排他的論理和が取られる。これらのＥＸＯＲゲート２０ａ，２０ｂの出力は、ＯＲゲート２２によって論理和が取られてクロック信号ＣＫとされた後、インバータ２４ａ，２４ｂ，２４ｃによってそれぞれ反転され、カウンタ１６ａの反転クロック信号とされる。
【００３７】
また、遅延回路１４ａにおいては、ＯＲゲート２６によって、入力信号ＩＮ１，ＩＮ２，ＩＮ３，ＩＮ４の論理和が取られる。このＯＲゲート２６の出力は、遅延素子２８によって所定時間遅延された後、インバータ３０によって反転され、ＡＮＤゲート３２によって、ＯＲゲート２６の出力とインバータ３０の出力との論理積が取られる。ＡＮＤゲート３２からは、遅延素子２８の遅延時間に相当するパルス幅を持つハイレベルのプリセット信号ＰＲＥが出力される。
【００３８】
カウンタ１６ａは、プリチャージ信号ＰＲＥがハイレベルの期間だけ動作状態とされ、クロック信号ＣＫが入力される毎にカウントダウンされる。
【００３９】
そして、判定回路１８ａにおいては、カウント信号Ｑ１，Ｑ２がともにローレベルになったときに、換言すれば、カウンタ１６ａに３回目のクロック信号ＣＫが入力されたときに、ＮＡＮＤゲート３６からローレベルが出力されて、カウンタ１６ａのクリア端子にフィードバックされ、カウント信号Ｑ１，Ｑ２はともにローレベルに保持されるとともに、インバータ３８の出力であるテストモード検出信号ＴＥＳＴがハイレベルとなって、ＩＣはテストモードに移行される。
【００４０】
【発明の効果】
以上詳細に説明したように、本発明のテスト容易化回路は、回路規模が極めて小さいという利点を有しているばかりでなく、テスト専用ピンを割り付けることなく、ＩＣをテストモードに移行させることができるため、ＩＣの入出力ピンを通常動作モードにおいて有効利用することができるという効果がある。
【図面の簡単な説明】
【図１】  本発明のテスト容易化回路の一実施例の概念図である。
【図２】  本発明のテスト容易化回路の一実施例の構成回路図である。
【図３】  本発明のテスト容易化回路の動作を表す一実施例のタイミングチャートである。
【図４】  従来のテスト回路の一例の概念図である。
【符号の説明】
１０，１０ａ  テスト容易化回路
１２，１２ａ  パルス発生器
１４，１４ａ  遅延回路
１６，１６ａ  カウンタ
１８，１８ａ  判定回路
２０ａ，２０ｂ  ＥＸＯＲゲート
２２，２６  ＯＲゲート
２４ａ，２４ｂ，２４ｃ，３０，３８  インバータ
２８  遅延素子
３２  ＡＮＤゲート
３４ａ，３４ｂ  フリップフロップ（ＦＦ）
３６  ＮＡＮＤゲート
【図１】
0003685419.tif 000002
【図２】
0003685419.tif 000003
【図３】
0003685419.tif 000004
【図４】
0003685419.tif 000005