(57)【特許請求の範囲】
【請求項１】
内部クロック入力を含むタイプのＳＤＲＡＭにテストクロック信号ＣＬＫを供給するテスト回路を備えた装置であって、
該テスト回路３０と該ＳＤＲＡＭとは、共通のパッケージに収容されており、
該共通のパッケージは、クロック信号ＸＣＬＫを受け取るように構成されたクロック端子３２と、クロックイネーブル信号ＣＫＥを受け取るように構成されたクロックイネーブル端子５４と、テストイネーブル信号ＣＬＫＴＳＴを受け取るように構成されたテストイネーブル端子４８とを有しており、
該テスト回路は、
バッファイネーブル端子３６上のバッファイネーブル信号に応答して、該クロック端子３２を出力端子に結合するように動作可能な第１のバッファ回路３４と、
該クロックイネーブル信号および該テストイネーブル信号のうち少なくとも一方がアクティブになるのに応答して、該バッファイネーブル端子３６上に該バッファイネーブル信号を供給するように動作可能なイネーブル回路５０と、
該クロック端子３２に印加された第１の周波数を有する第１の周期的信号を受け取り、該クロックイネーブル端子５４に印加された第２の周波数を有する第２の周期的信号を受け取り、該第１および第２の周期的信号から得られた高周波テストクロック信号を出力端子に供給するように動作可能な周波数増幅回路５８であって、該高周波テストクロック信号は、該第１および第２の周波数より高い第３の周波数を有している、周波数増幅回路５８と、
該テストイネーブル信号が非アクティブになるのに応答して、該第１のバッファ回路３４の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように動作可能である第１の転送回路３８と、
該テストイネーブル信号がアクティブになるのに応答して、該周波数増幅回路５８の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように動作可能である第２の転送回路６４と
を含む、装置。
【請求項２】
前記第１の周波数は、前記第２の周波数に等しい、請求項１に記載の装置。
【請求項３】
前記第２の周期的信号は、前記第１の周期的信号に対して位相がずれている、請求項２に記載の装置。
【請求項４】
前記第３の周波数は、前記第１および第２の周波数の２倍である、請求項３に記載の装置。
【請求項５】
内部クロック入力を含むタイプのＳＤＲＡＭにテストクロック信号を供給するテスト回路を備えた装置であって、
該テスト回路と該ＳＤＲＡＭとは、共通のパッケージに収容されており、
該共通のパッケージは、クロック信号を受け取るように構成されたクロック端子と、クロックイネーブル信号を受け取るように構成されたクロックイネーブル端子と、追加的な信号を受け取るように構成された少なくとも１つの追加的な端子とを有しており、
該テスト回路は、
バッファイネーブル端子上のバッファイネーブル信号に応答して、該クロック端子を出力端子に結合するように動作可能な第１のバッファ回路と、
該クロックイネーブル信号がアクティブになるのに応答して、該バッファイネーブル端子上に該バッファイネーブル信号を供給するように動作可能なイネーブル回路と、
該クロック端子に印加された第１の周波数を有する第１の周期的信号を受け取り、該クロックイネーブル端子に印加された第２の周波数を有する第２の周期的信号を受け取り、該第１および第２の周期的信号から得られた高周波テストクロック信号を出力端子に供給するように動作可能な周波数増幅回路であって、該高周波テストクロック信号は、該第１および第２の周波数より高い第３の周波数を有している、周波数増幅回路と、
該追加的な端子に第１の信号が印加されたことに応答して、該第１のバッファ回路の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように動作可能である第１の転送回路と、
該追加的な端子に第２の信号が印加されたことに応答して、該周波数増幅回路の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように動作可能である第２の転送回路と
を含む、装置。
【請求項６】
前記第１の周波数は、前記第２の周波数に等しい、請求項５に記載の装置。
【請求項７】
前記第２の周期的信号は、前記第１の周期的信号に対して所定の大きさで位相がずれている、請求項６に記載の装置。
【請求項８】
前記第３の周波数は、前記第１および第２の周波数の２倍である、請求項７に記載の装置。
【請求項９】
内部クロック入力を含むタイプのＳＤＲＡＭにテストクロック信号を供給するテスト回路を備えた装置であって、
該テスト回路と該ＳＤＲＡＭとは、共通のパッケージに収容されており、
該共通のパッケージは、クロック信号を受け取るように構成されたクロック端子と、クロックイネーブル信号を受け取るように構成されたクロックイネーブル端子とを有しており、
該テスト回路は、
バッファイネーブル端子上のバッファイネーブル信号に応答して、該クロック端子を出力端子に結合するように動作可能な第１のバッファ回路と、
該クロックイネーブル信号がアクティブになるのに応答して、該バッファイネーブル端子上に該バッファイネーブル信号を供給するように動作可能なイネーブル回路と、
該クロック端子に印加された第１の周波数を有する第１の周期的信号を受け取り、該クロックイネーブル端子に印加された第２の周波数を有する第２の周期的信号を受け取り、該第１および第２の周期的信号から得られた高周波テストクロック信号を出力端子に供給するように動作可能な周波数増幅回路であって、該高周波テストクロック信号は、該第１および第２の周波数より高い第３の周波数を有している、周波数増幅回路と、
該クロックイネーブル信号がアクティブになるのに応答して、該第１のバッファ回路の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように動作可能である第１の転送回路と、
該クロック端子に該第１の周期的信号が印加され、かつ、該クロックイネーブル端子に該第２の周期的信号が印加されたことに応答して、該周波数増幅回路の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように動作可能である第２の転送回路と
を含む、装置。
【請求項１０】
前記第１の周波数は、前記第２の周波数に等しい、請求項９に記載の装置。
【請求項１１】
前記第２の周期的信号は、前記第１の周期的信号に対して所定の大きさで位相がずれている、請求項１０に記載の装置。
【請求項１２】
前記第３の周波数は、前記第１および第２の周波数の整数の倍数である、請求項１１に記載の装置。
【請求項１３】
ＳＤＲＡＭの内部クロック入力に、外部クロック信号もしくは高周波数テストクロック信号を供給するテスト回路を備えた装置であって、
該テスト回路と該ＳＤＲＡＭとは、共通パッケージに収容されており、
該装置は、
外部クロック信号を受け取る外部クロック端子３２と、
クロックイネーブル信号を受け取るクロックイネーブル端子５４と、
テストイネーブル信号を受け取るテストイネーブル端子４８と、
該外部クロック端子３２に結合された入力端子を有する第１のバッファ回路３４であって、バッファイネーブル端子３６上のバッファイネーブル信号に応答して、該外部クロック端子３２を出力端子に結合するように動作可能な第１のバッファ回路と、
該テストイネーブル端子４８に結合され該テストイネーブル信号を受け取る入力端子と、該クロックイネーブル端子５４に結合され該クロックイネーブル信号を受け取る入力端子と、該第１のバッファ回路３４の該バッファイネーブル端子３６に結合された出力端子とを有するイネーブル回路５０であって、該イネーブル回路５０が、該テストイネーブル信号および該クロックイネーブル信号のうち少なくとも一方がアクティブになるのに応答して、該出力端子上に該バッファイネーブル信号を供給するように動作可能なイネーブル回路５０と、
該第１のバッファ回路３４の該出力端子に結合され、該外部クロック端子３２に印加された第１の周波数を有する第１の周期的信号を受け取り、該クロックイネーブル端子５４に結合され、該クロックイネーブル端子５４に印加された第２の周波数を有する第２の周期的信号を受け取る周波数増幅回路５８であって、該周波数増幅回路５８が、該第１および該第２の周期的信号から得られた高周波テストクロック信号を出力端子に供給するよう動作可能であり、該高周波テストクロック信号は該第１の周波数および該第２の周波数より高い第３の周波数を有している、周波数増幅回路５８と、
該第１のバッファ回路３４の該出力端子に結合された入力端子と、該テストイネーブル端子４８に結合されたイネーブル端子４０および４２と、該ＳＤＲＡＭの該内部クロック入力に結合された出力端子とを有する第１の転送回路３８であって、該第１の転送回路３８が、該テストイネーブル信号が非アクティブになるのに応答して、該第１のバッファ回路３４の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するよう動作可能である、第１の転送回路３８と、
該周波数増幅回路５８の該出力端子に結合された入力端子と、該テストイネーブル端子４８に結合されたイネーブル端子６６および６８と、該ＳＤＲＡＭの該内部クロック入力に結合された出力端子とを有する第２の転送回路６４であって、該第２の転送回路６４が、該テストイネーブル信号がアクティブになるのに応答して、該周波数増幅回路５８の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するよう動作可能である、第２の転送回路６４と
を備える装置。
【請求項１４】
前記第２の周波数が前記第１の周波数に等しい、請求項１３に記載の装置。
【請求項１５】
前記第２の周期的信号が、前記第１の周期的信号に対して位相が９０度ずれている、請求項１４に記載の装置。
【請求項１６】
前記周波数増幅回路は、
前記クロックイネーブル端子に結合され、前記クロックイネーブル信号を受け取る入力端子を有し、反転クロックイネーブル信号を出力端子上に供給するように動作可能な第１のインバータと、
前記第１のバッファ回路の前記出力端子に結合され、前記外部クロック信号を受け取る入力端子を有し、反転外部クロック信号を出力端子上に供給するように動作可能な第２のインバータと、
該第１のバッファ回路の該出力端子に結合された第１の入力端子と、該第１のインバータの該出力端子に結合された第２の入力端子と、該クロックイネーブル端子に結合された第３の入力端子と、該第２のインバータの該出力端子に結合された第４の入力端子とを有する排他的ＮＯＲゲートであって、該入力端子上の信号に応答して出力端子上に前記高周波テストクロック信号を供給する排他的ＮＯＲゲートと
を含む、請求項１５に記載の装置。
【請求項１７】
前記第２の周期的信号が、前記第１の周期的信号に対して位相が１８０度ずれている、請求項１４に記載の装置。
【請求項１８】
前記周波数増幅回路は、
前記第１のバッファ回路の前記出力端子に結合されたトリガ入力を有する第１の単安定回路であって、前記第１の周期的信号の立ち上がりエッジに応答して、第１の単安定信号を出力端子上に供給する、第１の単安定回路と、
前記クロックイネーブル端子に結合されたトリガ入力を有する第２の単安定回路であって、前記第２の周期的信号の立ち上がりエッジに応答して、第２の単安定信号を出力端子上に供給する第２の単安定回路と、
該第１の単安定回路の該出力端子に結合された第１の入力端子と、該第２の単安定回路の該出力端子に結合された第２の入力端子とを有するＯＲゲートであって、出力端子上に前記高周波テストクロック信号を供給するＯＲゲートと
を含む、請求項１７に記載の装置。
【請求項１９】
各前記単安定信号の持続期間が、前記第１の周期的信号の前記第１の周波数により定められる期間の４分の１と等しい、請求項１８に記載の装置。
【請求項２０】
前記第１の転送回路は、第１および第２の相補的入力端子を有する転送ゲートを含み、該第１の相補的入力端子は前記テストイネーブル端子に直結され、該テストイネーブル端子はインバータを介して該第２の相補的入力端子に結合された、請求項１３に記載の装置。
【請求項２１】
前記第２の転送回路は、第１および第２の相補的入力端子を有する転送ゲートを含み、第２の相補的入力端子は前記テストイネーブル端子に直結され、該テストイネーブル端子はインバータを介して前記第１の相補的入力端子に結合された、請求項２０に記載の装置。
【請求項２２】
前記イネーブル回路がＮＯＲゲートを含む、請求項１３に記載の装置。
【請求項２３】
内部クロック入力を含むタイプのＳＤＲＡＭであって、
アドレスバスと、
制御バスと、
データバスと、
クロック信号を受け取るよう構成されたクロック端子と、
クロックイネーブル信号を受け取るよう構成されたクロックイネーブル端子と、
テストイネーブル信号を受け取るよう構成されたテストイネーブル端子と、
該アドレスバスに結合されたアドレスデコーダと、
該制御バスに結合された制御論理回路と、
該データバスに結合された読み出し／書き込み回路と、
アドレスデコーダ１０２と、制御回路１０６と、読み出し／書き込み回路１０４とに結合されたメモリセルアレイ１０８であって、
複数の行配線と、
複数の対の第１および第２の相補的ディジット線と、
複数のメモリセルであって、各メモリセルが、該複数の行配線の１つに結合された制御端子と、該複数の対の相補的列配線のうちの１対のうちの該第１および第２の相補的ディジット線の一方に結合されたデータ端子とを有する、複数のメモリセルと
を含む、メモリセルアレイ１０８と、
該クロック端子と該クロックイネーブル端子と該テストイネーブル端子とに結合された入力と、該ＳＤＲＡＭの該内部クロック入力に結合された出力とを有するテスト回路と
を備え、
該テスト回路は、
バッファイネーブル端子上のバッファイネーブル信号に応答して、該クロック端子を出力端子に結合するように動作可能な第１のバッファ回路と、
該クロックイネーブル信号および該テストイネーブル信号のうち少なくとも一方がアクティブになるのに応答して、該バッファイネーブル端子上に該バッファイネーブル信号を供給するように動作可能なイネーブル回路と、
該クロック端子に印加された第１の周波数を有する第１の周期的信号を受け取り、該クロックイネーブル端子に印加された第２の周波数を有する第２の周期的信号を受け取り、該第１および第２の周期的信号から得られた高周波テストクロック信号を出力端子に供給するように動作可能な周波数増幅回路であって、該高周波テストクロック信号は、該第１および第２の周波数より高い第３の周波数を有している、周波数増幅回路と、
該テストイネーブル信号が非アクティブになるのに応答して、該第１のバッファ回路の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように動作可能である第１の転送回路と、
該テストイネーブル信号がアクティブになるのに応答して、該周波数増幅回路の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように動作可能である第２の転送回路と
を含む、ＳＤＲＡＭ。
【請求項２４】
前記第１の周波数は、前記第２の周波数に等しい、請求項２３に記載のＳＤＲＡＭ。
【請求項２５】
前記第２の周期的信号は、前記第１の周期的信号に対して位相がずれている、請求項２４に記載のＳＤＲＡＭ。
【請求項２６】
前記第３の周波数は、前記第１および第２の周波数の２倍である、請求項２５に記載のＳＤＲＡＭ。
【請求項２７】
各メモリセルが、
第１の記憶端子と第２の記憶端子とを有する記憶素子であって、該第２の記憶端子が約ＶCC／２の基準電圧源に結合されている、記憶素子と、
対応する行配線に結合された制御端子と、該記憶素子の該第１の記憶端子に結合された第１のデータ端子と、対応する第１および第２の相補的ディジット線の一方に結合された第２のデータ端子とを有するメモリスイッチ回路と
を備える、請求項２３に記載のＳＤＲＡＭ。
【請求項２８】
データ入力装置と、
データ出力装置と、
アドレスバスと、
データバスと、
制御バスと、
該データ入力装置と該データ出力装置と該データバスと該アドレスバスと該制御バスとに結合された演算回路と
を備えたコンピュータシステムであって、
該演算回路は、内部クロック入力を含むタイプのＳＤＲＡＭを含み、
該ＳＤＲＡＭは、該ＳＤＲＡＭにテストクロック信号を供給するテスト回路を有しており、
該テスト回路と該ＳＤＲＡＭとは、共通のパッケージに収容されており、
該共通のパッケージは、クロック信号を受け取るように構成されたクロック端子と、クロックイネーブル信号を受け取るように構成されたクロックイネーブル端子と、テストイネーブル信号を受け取るように構成されたテストイネーブル端子とを有しており、
該テスト回路は、
バッファイネーブル端子上のバッファイネーブル信号に応答して、該クロック端子を出力端子に結合するように動作可能な第１のバッファ回路と、
該クロックイネーブル信号および該テストイネーブル信号のうち少なくとも一方がアクティブになるのに応答して、該バッファイネーブル端子上に該バッファイネーブル信号を供給するように動作可能なイネーブル回路と、
該クロック端子に印加された第１の周波数を有する第１の周期的信号を受け取り、該クロックイネーブル端子に印加された第２の周波数を有する第２の周期的信号を受け取り、該第１および第２の周期的信号から得られた高周波テストクロック信号を出力端子に供給するように動作可能な周波数増幅回路であって、該高周波テストクロック信号は、該第１および第２の周波数より高い第３の周波数を有している、周波数増幅回路と、
該テストイネーブル信号が非アクティブになるのに応答して、該第１のバッファ回路の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように動作可能である第１の転送回路と、
該テストイネーブル信号がアクティブになるのに応答して、該周波数増幅回路の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように動作可能である第２の転送回路と
を含む、コンピュータシステム。
【請求項２９】
前記第１の周波数は、前記第２の周波数に等しい、請求項２８に記載のコンピュータシステム。
【請求項３０】
前記第２の周期的信号は、前記第１の周期的信号に対して位相が９０度ずれている、請求項２９に記載のコンピュータシステム。
【請求項３１】
前記第３の周波数は、前記第１および第２の周波数の２倍である、請求項３０に記載のコンピュータシステム。
【請求項３２】
テスト回路を用いて、内部クロック入力を含むタイプのＳＤＲＡＭにテストクロック信号を供給する方法であって、
該テスト回路と該ＳＤＲＡＭとは、共通のパッケージに収容されており、
該共通のパッケージは、クロック信号を受け取るように構成されたクロック端子と、クロックイネーブル信号を受け取るように構成されたクロックイネーブル端子と、テストイネーブル信号を受け取るように構成されたテストイネーブル端子とを有しており、
該テスト回路は、第１のバッファ回路と、イネーブル回路と、周波数増幅回路と、第１の転送回路と、第２の転送回路とを含み、
該方法は、
バッファイネーブル端子上のバッファイネーブル信号に応答して、該クロック端子を該第１のバッファ回路の出力端子に結合するように該第１のバッファ回路を動作させるステップと、
該クロックイネーブル信号および該テストイネーブル信号のうち少なくとも一方がアクティブになるのに応答して、該バッファイネーブル端子上に該バッファイネーブル信号を供給するように該イネーブル回路を動作させるステップと、
該クロック端子に印加された第１の周波数を有する第１の周期的信号を受け取り、該クロックイネーブル端子に印加された第２の周波数を有する第２の周期的信号を受け取り、該第１および第２の周期的信号から得られた高周波テストクロック信号を該周波数増幅回路の出力端子に供給するように該周波数増幅回路を動作させるステップであって、該高周波テストクロック信号は、該第１および第２の周波数より高い第３の周波数を有している、ステップと、
該テストイネーブル信号が非アクティブになるのに応答して、該第１のバッファ回路の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように該第１の転送回路を動作させるステップと、
該テストイネーブル信号がアクティブになるのに応答して、該周波数増幅回路の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように該第２の転送回路を動作させるステップと
を包含する、方法。
【請求項３３】
前記第１の周波数は、前記第２の周波数に等しい、請求項３２に記載の方法。
【請求項３４】
前記第２の周期的信号は、前記第１の周期的信号に対して位相がずれている、請求項３３に記載の方法。
【請求項３５】
前記第３の周波数は、前記第１および第２の周波数の２倍である、請求項３４に記載の方法。
【請求項３６】
テスト回路を用いて、内部クロック入力を含むタイプのＳＤＲＡＭにテストクロック信号を供給する方法であって、
該テスト回路と該ＳＤＲＡＭとは、共通のパッケージに収容されており、
該共通のパッケージは、クロック信号を受け取るように構成されたクロック端子と、クロックイネーブル信号を受け取るように構成されたクロックイネーブル端子とを有しており、
該テスト回路は、第１のバッファ回路と、イネーブル回路と、周波数増幅回路と、第１の転送回路と、第２の転送回路とを含み、
該方法は、
バッファイネーブル端子上のバッファイネーブル信号に応答して、該クロック端子を該第１のバッファ回路の出力端子に結合するように該第１のバッファ回路を動作させるステップと、
該クロックイネーブル信号がアクティブになるのに応答して、該バッファイネーブル端子上に該バッファイネーブル信号を供給するように該イネーブル回路を動作させるステップと、
該クロック端子に印加された第１の周波数を有する第１の周期的信号を受け取り、該クロックイネーブル端子に印加された第２の周波数を有する第２の周期的信号を受け取り、該第１および第２の周期的信号から得られた高周波テストクロック信号を該周波数増幅回路の出力端子に供給するように該周波数増幅回路を動作させるステップであって、該高周波テストクロック信号は、該第１および第２の周波数より高い第３の周波数を有している、ステップと、
該クロックイネーブル信号がアクティブになるのに応答して、該第１のバッファ回路の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように該第１の転送回路を動作させるステップと、
該クロック端子に該第１の周期的信号が印加され、かつ、該クロックイネーブル端子に該第２の周期的信号が印加されたことに応答して、該周波数増幅回路の該出力端子を該ＳＤＲＡＭの該内部クロック入力に結合するように該第２の転送回路を動作させるステップと
を包含する、方法。
【請求項３７】
前記第１の周波数は、前記第２の周波数に等しい、請求項３６に記載の方法。
【請求項３８】
前記第２の周期的信号は、前記第１の周期的信号に対して位相がずれている、請求項３７に記載の方法。
【請求項３９】
前記第３の周波数は、前記第１および第２の周波数の２倍である、請求項３８に記載の方法。
【発明の詳細な説明】
技術分野
本発明は、概して半導体メモリ素子のテスト方法および装置に関し、特に、同期ダイナミックランダムアクセスメモリ（ＳＤＲＡＭ）をテストするための高周波内部クロック信号を発生する方法および装置に関する。
発明の背景
ＳＤＲＡＭの製造においては、他の半導体メモリ素子と同様に、素子の適切な動作を確認するためにＳＤＲＡＭがテストされなければならない。ＳＤＲＡＭに対して典型的に行われるそのようなテストの一つに、ＳＤＲＡＭを高周波クロック信号を用いて駆動し、ＳＤＲＡＭの動作を観察する周波数テストがある。典型的な周波数テストの手順を図１に示す。図１において、従来のＳＤＲＡＭ１０が従来のＳＤＲＡＭテスター１２と組み合わされている。ＳＤＲＡＭ１０は制御論理回路１４、アドレスデコーダ１６、読み出し／書き込み回路１８を含み、それらすべてがメモリアレイ２０に結合されている。アドレスデコーダ１６はアドレスバス２２を介してアドレスを受け取り、メモリアレイ内の個々のメモリセルを選択するために、デコードされたアドレスをメモリアレイ２０に供給する。読み出し／書き込み回路１８はデータバス２４を介してデータを受け取り、書き込み動作中においては、そのデータをメモリアレイ２０に供給して、読み出し動作中においては、メモリアレイからのデータをデータバスに供給するように動作する。
ＳＤＲＡＭ１０は、読み出しもしくは書き込みコマンドを有するデータ転送コマンドを制御バス２６を介して受け取る制御論理回路１４の制御下で、データ転送動作を行う。これらのデータ転送コマンドに応答して、制御論理回路１４が読み出しもしくは書き込みデータ転送動作に必要な各工程を実行する。制御論理回路１４は必要な各工程を同期的に行うが、各工程のタイミングはクロック信号ＣＬＫの立ち上がりエッジに対して決められる。クロックイネーブル信号ＣＫＥはクロック信号ＣＬＫによる制御論理回路１４のクロッキングを可能にする。
図１に示されているように、ＳＤＲＡＭテスター１２は、制御バス２６、アドレスバス２２、データバス２４に結合されている。またテスター１２はクロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥを供給する。ＳＤＲＡＭ１０のテストにおいて、ＳＤＲＡＭテスター１２は制御バス上にデータ転送コマンドを、アドレスバス２２上にアドレスデータを供給し、そのデータ転送コマンドが読み出しか書き込みかに応じて、データバス２４上にデータを供給するかデータバス２４上のデータを受け取る。加えて、ＳＤＲＡＭテスター１２は、制御論理回路１４が、特定のデータ転送動作に含まれる各工程を同期的に実行することを可能にするために、クロック信号ＣＬＫおよびクロックイネーブル信号ＣＫＥを供給する。従ってＳＤＲＡＭテスター１２は、ＳＤＲＡＭ１０の所望のテスト周波数においてクロック信号ＣＬＫを供給できなければならない。
現在の技術では、ＳＤＲＡＭテスター１２は、１０ナノ秒のクロックパルス（１００メガヘルツの周波数に対応する）を有するクロック信号ＣＬＫを供給することが必要とされ得る。電子工学において、動作周波数が高くなるほど、特定のアプリケーションにおける回路が典型的にはより複雑になり、その結果典型的にはより高価になることが知られている。その原因の一部として、回路線間の高周波における電磁エネルギーの結合の可能性と、高周波での配線長の物理的性質による限界、およびわずかな遅延が回路の動作不能を引き起こす可能性があげられる。従ってＳＤＲＡＭテスター１２によって供給されなければならないクロック信号ＣＬＫの周波数が高くなればなるほど、典型的にはＳＤＲＡＭテスターはより高価になる。実際、このようなＳＤＲＡＭテスター１２の価格は、典型的には動作周波数の上昇に伴い指数関数的に上昇する。例えば５０メガヘルツで動作するＳＤＲＡＭテスター１２は１００万ドル程度かもしれないが、１００メガヘルツで動作するＳＤＲＡＭテスターは５００万ドルもすることがある。
当業者には、低周波のＳＤＲＡＭテスターを用いると同時に、一方では、周波数テストにおいて必要とされる高周波クロック信号要件でＳＤＲＡＭを作動させることが、有利であると理解されるであろう。
発明の要旨
本発明は、内部クロック入力を有するタイプのＳＤＲＡＭにテストクロック信号を供給するためのテスト回路である。テスト回路およびＳＤＲＡＭは、クロック信号を受け取るように構成されたクロック端子、クロックイネーブル信号を受け取るように構成されたクロックイネーブル端子、およびテストイネーブル信号を受け取るように構成されたテストイネーブル端子を有する共通パッケージ中に収容される。テスト回路は、パッケージのクロック端子、クロックイネーブル端子、およびテストイネーブル端子に結合された入力と、ＳＤＲＡＭの内部クロック入力に結合された出力とを有する論理回路を含む。論理回路は、クロックイネーブル信号がアクティブになりテストイネーブル信号が非アクティブになることに応答して、クロック端子を論理回路の出力に結合する。論理回路は、テストクロック信号を、クロック端子とクロックイネーブル端子とに印加された各周期的な信号から得て、テストイネーブル信号がアクティブなときに論理回路の出力にテストクロック信号を印加する。テストクロック信号はいずれの周期的信号よりも高い周波数を有する。
【図面の簡単な説明】
図１は、従来のＳＤＲＡＭテスターに接続された従来のＳＤＲＡＭの、機能ブロック図である。
図２は、本発明の一実施形態によるＳＤＲＡＭにおいて、高周波内部テストクロック信号を供給するためのテスト回路の概略図である。
図３は、図２に示す実施形態のテスト回路における、様々な信号のタイミングを示した信号タイミング図である。
図４は、図２に示す排他的ＮＯＲゲートの一実施形態の概略図である。
図５は、図２に示すテスト回路を含むＳＤＲＡＭの機能ブロック図である。
図６は、図５に示すＳＤＲＡＭを含むコンピュータシステムの機能ブロック図である。
発明の詳細な説明
本発明は、第１の周波数で動作するＳＤＲＡＭテスターが、第１の周波数より高い第２の周波数を有するクロック信号によって駆動されるＳＤＲＡＭに対して周波数テストを行うことを可能にする。このようにして、本発明は、より廉価なＳＤＲＡＭテスターを、ＳＤＲＡＭ上で周波数テストを行うために利用できるようにする。
本発明の一実施形態によるテスト回路３０を、図２に示す。テスト回路３０は、外部クロック信号ＸＣＬＫを受け取るための端子３２を含む。端子３２はバッファ回路３４の入力に接続される。バッファ回路３４は、バッファイネーブル端子３６上のバッファイネーブル信号に応答し、その入力を出力に結合するように動作する。バッファイネーブル端子３６上の丸印は、バッファイネーブル信号が低いときに真である信号（low true signal）であることを示している。すなわち、バッファイネーブル信号が低い論理レベルを有するとき、バッファ回路３４への入力が出力に結合され、反対にバッファイネーブル信号が高い論理レベルを有するとき、バッファ回路の入力が出力から遮断されることを意味する。
バッファ回路３４の出力は、転送ゲート３８の入力に結合される。転送ゲート３８は、１対の端子４０および４２上の信号に応答して、入力を出力に結合するよう動作する。クロックテスト信号ＣＬＫＴＳＴを受け取る端子４８は、端子４０に直結されており、インバータ７０を介して端子４２に結合されている。端子４０上のクロックテスト信号ＣＬＫＴＳＴが低い論理レベルを有するとき、端子４２上の反転信号は高い論理レベルを有し、これにより転送回路３８の入力が出力に結合される。反対に、端子４０上のクロックテスト信号ＣＬＫＴＳＴが高い論理レベルを有するとき、端子４２上の反転信号は低い論理レベルを有し、これにより転送回路３８の入力を出力より遮断する。
転送回路３８の出力は、インバータ４４の入力に結合される。インバータ４４は、入力に供給された信号を反転させて、この反転信号を出力に供給する。インバータ４４の出力は別のインバータ４６に結合され、インバータ４６は入力で信号を同様に反転させて、この反転信号を出力に供給する。インバータ４６の出力は、図１に示す従来のＳＤＲＡＭ１０の制御論理回路１４を駆動させるクロック信号ＣＬＫに対応する。
端子４８はさらにＮＯＲゲート５０の第１の入力に結合され、ＮＯＲゲート５０の出力はバッファイネーブル端子３６に結合される。ＮＯＲゲート５０の第２の入力は、バッファ回路５２の出力に結合される。バッファ回路５２は、端子５４に与えられたクロックイネーブル信号ＣＫＥをその入力で受け取る。バッファ回路５２のバッファイネーブル端子５６は接地され、これによりバッファ回路５２の入力は常にバッファ回路の出力に結合されている。
バッファ回路５２の出力は、排他的ＮＯＲゲート５８の入力Ｘ２に直結され、インバータ６０を介して排他的ＮＯＲゲートの入力
0003697267.tif 000002
に結合される。排他的ＮＯＲゲート５８の別の入力Ｘ１は、バッファ回路３４の出力に結合される。バッファ回路３４の出力は、インバータ６２を介して排他的ＮＯＲゲート５８の入力
0003697267.tif 000003
にも結合される。排他的ＮＯＲゲート５８の出力は、転送回路６４の入力に接続される。転送回路６４は、１対の端子６６および６８の受け取った信号に応答して、入力を出力に結合するように動作する。クロックテスト信号ＣＬＫＴＳＴを受け取る端子４８は、端子６８に直結されており、インバータ７０を介して端子６６に結合される。端子６８上のクロックテスト信号ＣＬＫＴＳＴが高い論理レベルを有するとき、端子６６上の反転信号は低い論理レベルを有し、これにより、転送回路６４の入力が出力に結合される。反対に、端子６８上のクロックテスト信号ＣＬＫＴＳＴが低い論理レベルを有するとき、端子６６上の反転信号は高い論理レベルを有し、これにより、転送回路６４の入力を出力から遮断する。従って転送ゲート６４がイネーブルであるとき、転送ゲート３８はディスエーブルであり、転送ゲート６４がディスエーブルであるとき、転送ゲート３８はイネーブルである。転送回路６４の出力はインバータ４４の入力に結合される。
次にテスト回路３０の動作を、図２、および図３の信号タイミング図によって説明する。動作において、テスト回路３０は３つの異なるモードで動く。第１のモードは、信号タイミング図の時刻ｔ0からｔ3の間に示される。この動作モードは、ともに低い論理レベルを有するクロックイネーブル信号ＣＫＥとクロックテスト信号ＣＬＫＴＳＴによって特徴づけられる。クロックイネーブル信号ＣＫＥとクロックテスト信号ＣＬＫＴＳＴがともに低い論理レベルを有するとき、インバータ４６の出力にはクロック信号ＣＬＫはまったく供給されない。図２において、クロックイネーブル信号ＣＫＥとクロックテスト信号ＣＬＫＴＳＴがともに低い論理レベルであるときに、ＮＯＲゲート５０の出力が高く、それによりバッファ回路３４をディスエーブルにする（つまりその入力を出力から遮断する）ことを見れば、この動作モードが容易に理解される。従って外部クロック信号ＸＣＬＫは、バッファ回路３４によって、テスト回路３０の残りの回路から遮断される。加えて、クロックテスト信号ＣＬＫＴＳＴが低い論理レベルを有するとき、転送回路６４はディスエーブルとなり、排他的ＮＯＲゲート５８の出力は、クロック信号ＣＬＫを駆動しない。結果として、この第１の動作モードではクロック信号ＣＬＫはまったく存在しない。
再び図３を参照して、テスト回路３０の第２の動作モードは、低い論理レベルを有するクロックテスト信号ＣＬＫＴＳＴと、高い論理レベルを有するクロックイネーブル信号ＣＫＥによって特徴づけられる。この動作モードは、信号タイミング図の時刻ｔ3からｔ6の間に示される。信号タイミング図から見てとれるように、この動作モードではクロック信号ＣＬＫは、外部クロック信号ＸＣＬＫに等しい。図３においてはクロック信号ＣＬＫが外部クロック信号ＸＣＬＫと同一のものとして示されているが、実際には２つの信号の間には、テスト回路３０の構成要素の有する有限の遅延時間による位相のずれがあることは、当業者には明らかである。
再び図２を参照して、この第２の動作モードでは、高いクロックイネーブル信号ＣＫＥがバッファ回路５２の出力に供給されることにより、ＮＯＲゲート５０の入力に供給される。ＮＯＲゲート５０の入力上のこの高い論理レベルにより、ＮＯＲゲートの出力は低い論理レベルを有し、これによりバッファ回路３４がイネーブルとなる。バッファ回路３４がイネーブルになると、バッファ回路の出力上の外部クロック信号ＸＣＬＫが、転送回路３８の入力に供給される。この動作モードではクロックテスト信号ＣＬＫＴＳＴは低い論理レベルを有しているので、転送回路３８がイネーブルとなり、外部クロック信号ＸＣＬＫが転送回路の出力上に供給され、インバータ４４とインバータ４６を介して結合されて、クロック信号ＣＬＫを提供する。
テスト回路３０の第３の動作モードあるいはテスト動作モードは、図３の信号タイミング図の時刻ｔ6からｔ11に示されている。テスト動作モードは、高い論理レベルを有するクロックテスト信号ＣＬＫＴＳＴと、外部クロック信号ＸＣＬＫの周波数に等しい周波数のパルスを有するクロックイネーブル信号ＣＫＥによって特徴づけられる。クロックイネーブル信号ＣＫＥと外部クロック信号ＸＣＬＫの周波数は、信号タイミング図においてこれらの両信号に示されている期間Ｔによって規定される。加えて、クロックイネーブル信号ＣＫＥは、外部クロック信号ＸＣＬＫに対して、時刻ｔ7に示されるように期間Ｔの４分の１（つまりＴ／４）に相当する９０度位相がずれていることに注意されたい。テスト動作モードにおいて、クロック信号ＣＬＫは、外部クロック信号ＸＣＬＫおよびクロックイネーブル信号ＣＫＥの２倍の周波数を有する。このことは、信号タイミング図の時刻ｔ8からｔ9の間に示されており、クロック信号ＣＬＫが、期間Ｔの間に２サイクルを経ていることが分かる。従って、クロック信号の周波数が倍増されていることを示している。
再び図２を参照し、テスト回路３０のテスト動作モードの動作を説明する。テスト動作モードにおいて、クロックテスト信号ＣＬＫＴＳＴは高い論理レベルを有しており、ＮＯＲゲート５０を介してバッファ回路３４をイネーブルにする。またクロックテスト信号ＣＬＫＴＳＴが高い論理レベルを有しているとき、転送回路３８はディスエーブルとなり、転送回路６４がイネーブルとなる。動作中において、外部クロック信号ＸＣＬＫが、排他的ＮＯＲゲート５８の入力Ｘ１に供給され、この信号の補数が、インバータ６２を介して排他的ＮＯＲゲートの入力
0003697267.tif 000004
に供給される。同様にバッファ回路５２の出力上のクロックイネーブル信号ＣＫＥは、排他的ＮＯＲゲート５８の入力Ｘ２に供給され、この信号の補数が、インバータ６０を介して排他的ＮＯＲゲートの入力
0003697267.tif 000005
に供給される。入力上のこれらの信号に応答して、排他的ＮＯＲゲート５８は、クロックイネーブル信号ＣＫＥおよび外部クロック信号ＸＣＬＫの２倍の周波数を有するテストクロック信号を、その出力上に供給する。信号タイミング図に示されるように、排他的ＮＯＲゲート５８は、クロックイネーブル信号ＣＫＥまたは外部クロック信号ＸＣＬＫがある論理レベルから相補的な論理レベルに遷移したとき、排他的ＮＯＲゲートの出力がある論理レベルから相補的な論理レベルに遷移するように動作する。排他的ＮＯＲゲート５８の出力上のテストクロック信号は、イネーブル転送回路６４ならびに、インバータ４４および４６を介して結合され、このテスト動作モードにおけるクロック信号ＣＬＫを供給する。
排他的ＮＯＲゲート５８の一実施形態の、より詳細な模式図を、図４に示す。この実施形態において、排他的ＮＯＲゲート５８は、電源ＶCCとノード７６との間に直列に接続されたソースおよびドレイン端子を有する１対のトランジスタ７２および７４を含む。ノード７６は、排他的ＮＯＲゲート５８の出力Ｑに対応する。トランジスタ７２および７４のゲートは、排他的ＮＯＲゲート５８の入力Ｘ１およびＸ２にそれぞれ接続されている。第２の１対のトランジスタ７８および８０は、そのソースおよびドレイン端子をノード７６と接地の間に直列に接続されている。トランジスタ７８および８０のゲートは、排他的ＮＯＲゲート５８の入力
0003697267.tif 000006
にそれぞれ接続されている。
排他的ＮＯＲゲート５８は、電源電圧ＶCCとノード８６との間に直列に接続されたソースとドレイン端子を有する１対のトランジスタ８２および８４をさらに有しており、ノード８６はノード７６に接続されている。トランジスタ８２および８４のゲート端子は、排他的ＮＯＲゲート５８の入力
0003697267.tif 000007
にそれぞれ接続されている。別の１対のトランジスタ８８および９０は、ソースおよびドレイン端子がノード８６と接地との間に直列に結合されている。トランジスタ８８および９０のゲートは、排他的ＮＯＲゲート５８の入力
0003697267.tif 000008
にそれぞれ接続されている。
動作において、排他的ＮＯＲゲート５８を含むトランジスタは、排他的ＮＯＲゲートの論理機能を行うよう動作する。入力Ｘ１およびＸ２が同じ論理レベルを有しているとき、トランジスタ７２および７４の両方、もしくはトランジスタ８２および８４の両方がオンになり、これにより、出力ＱがＶCCとなる。また、入力Ｘ1およびＸ2が同じ論理レベルを有しているとき、トランジスタ７８または８０のいずれか一方、およびトランジスタ８０または９０のいずれか一方がオフになり、これにより、出力Ｑをグラウンドから遮断する。もし、入力Ｘ1およびＸ2が同じ論理レベルを有していなければ、トランジスタ７８および８０の両方がオンになるか、またはトランジスタ８８および９０の両方がオンになり、これにより、出力Ｑが接地される。また、入力Ｘ1およびＸ2が同じ論理レベルを有していないとき、トランジスタ７２または７４のいずれか一方、およびトランジスタ８２または８４のいずれか一方がオフになり、これにより、出力ＱをＶCCから遮断する。例えば、入力Ｘ１が高い論理レベルを有し、入力Ｘ２が低い論理レベルを有するとき、トランジスタ７８および８０は、出力Ｑをグラウンドに引き抜くためにオンになる。この状況では、他のトランジスタ対のすべてにおいて、一方のトランジスタがオフとなるため、従って、他のトランジスタ対のいずれも、出力Ｑに影響しない。
図３に示すテスト回路３０の実施形態では、排他的ＮＯＲゲート５８を用いてテストクロック信号を発生させているが、この機能を行うのに他の回路も使用し得ることが、当業者には理解されるであろう。例えば、２個の単安定回路（one shot circuit）の各入力を端子３２および５４に結合し、各出力をＯＲ回路の入力に結合してもよい。端子３２および５４上の信号間の適切な位相差と、各単安定回路からの出力パルスの持続期間を選択することで、テストクロック信号を発生し得る。
図５は、本発明の一実施形態による、テスト回路３０を含むＳＤＲＡＭ１００の、機能ブロック図である。ＳＤＲＡＭ１００は、アドレスデコーダ１０２、読み出し／書き込み回路１０４、および制御回路１０６を含み、これらはすべてメモリセルアレイ１０８に接続されている。これらの構成要素はすべて従来のものであり、当該分野において公知である。テスト回路３０は、クロック信号ＣＬＫを制御回路に供給するため、制御回路１０６に結合されている。アドレスデコーダ１０２はアドレスバスに結合され、読み出し／書き込み回路１０４はデータバスに結合され、制御回路１０６は制御バスに結合されている。
動作においては外部回路が、各バス上にアドレス、データ、制御信号を供給し、かつ、外部クロック信号ＸＣＬＫ、クロックイネーブル信号ＣＫＥ、およびクロックテスト信号ＣＬＫＴＳＴを、ＳＤＲＡＭ１００に供給する。通常動作においては、クロックテスト信号ＣＬＫＴＳＴは外部回路によって低い論理レベルに保たれ、標準のデータ転送動作がＳＤＲＡＭ１００によって行われ得る。通常動作において、クロックイネーブル信号ＣＫＥは高い論理レベルに遷移し、これにより、テスト回路３０は、外部クロック信号ＸＣＬＫをクロック信号ＣＬＫとして制御回路１０６を駆動するために供給し、その結果制御回路はデータ転送動作に含まれる各工程を同期的に行う。
例えば、データ読み出し転送動作中に、制御回路１０６は、制御バス上で受け取った読み出しコマンドをデコードし、アドレスデコーダ１０２に入るアドレスバス上のアドレスのラッチを制御する。アドレスデコーダ１０２はデコードされたアドレスをメモリセルアレイ１０８に供給し、制御回路１０６の制御下でメモリセルアレイが読み出し／書き込み回路１０４にアドレスデータを転送し、読み出し／書き込み回路１０４はこのデータが外部回路で利用されるようデータバス上に供給する。
書き込みデータ転送動作においては、テスト回路３０は、制御回路１０６を駆動するために、外部クロック信号ＸＣＬＫを、再度クロック信号ＣＬＫ上に供給し、これにより、制御回路１０６は書き込みデータ転送動作に含まれる各工程を同期的に行う。書き込みデータ転送動作中においては、外部回路が、アドレスバスにメモリアドレスを、データバスにデータを、制御バスに書き込みコマンドを供給する。制御回路１０６は書き込みコマンドをデコードし、読み出し／書き込み回路１０４はデータバス上に供給されたデータをラッチし、アドレスデコーダ１０２はアドレスバス上のアドレスをラッチする。制御回路１０６の制御下で、アドレスデコーダ１０２からのデコードされたメモリアドレスが、メモリセルアレイ１０８に供給されて、読み出し／書き込み回路１０４によってラッチされたデータが、メモリセルアレイ内のアドレスされたメモリセル内に記憶されるようにメモリセルアレイが制御される。
ＳＤＲＡＭ１００のテストモードの動作においては、外部回路がクロックテスト信号ＣＬＫＴＳＴを高い論理レベルに変位させ、クロックイネーブル信号ＣＫＥに外部クロック信号ＸＣＬＫと同じ周波数のパルスを与える。しかしながら、クロックイネーブル信号ＣＫＥは、外部クロック信号ＸＣＬＫに対して位相がずれていることを想起されたい。この動作モードにおいて、テスト回路３０によって出力されたクロック信号ＣＬＫは、外部クロック信号ＸＣＬＫおよびクロックイネーブル信号ＣＫＥの２倍の周波数を有する。テスト動作モード中において、外部回路はＳＤＲＡＭ１００をテストするために、必要なアドレス、データ、および制御信号を各バスに供給する。
図６は、図５のＳＤＲＡＭ１００を含むコンピュータシステム１１０のブロック図である。コンピュータシステム１１０は、特定の計算やタスクを行うための特定のソフトウェアを実行するなど、様々な演算機能を行うためのコンピュータ回路１１２を含む。加えて、コンピュータシステム１１０は、オペレータがコンピュータシステムのインターフェイスを取れるよう、コンピュータ回路１１２に結合されたキーボードもしくはマウスなどの入力装置１１４を一つ以上含む。典型的にはコンピュータシステム１１０は、コンピュータ回路１１２に結合された一つ以上の出力装置１１６をも含み、そのような出力装置は典型的には、プリンターもしくはビデオ端子である。一つ以上のデータ記憶装置１１８もまた典型的に、外部記憶媒体（図示せず）からのデータを記憶したり検索するために、コンピュータ回路１１２に結合されている。典型的な記憶装置１１８の例には、ハードディスク、フロッピーディスク、カセットテープ、およびコンパクトディスクリードオンリーメモリ（ＣＤ−ＲＯＭ）を含む。コンピュータ回路１１２は、典型的には、ＳＤＲＡＭへの書き込みデータおよびＳＤＲＡＭからの読み出しデータを供給するために、制御バス、データバス、およびアドレスバスを介してＳＤＲＡＭ１００に結合されている。
前述の説明において、本発明の様々な実施形態と利点を述べたが、上記の開示は例示目的のみであり、詳細における変更は行われ得るが、なおもって本発明の広範な原則内に留まるものであることが理解される。従って、本発明は添付の請求の範囲によってのみ限定される。
【図１】
0003697267.tif 000009
【図２】
0003697267.tif 000010
【図３】
0003697267.tif 000011
【図４】
0003697267.tif 000012
【図５】
0003697267.tif 000013
【図６】
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