(57)【特許請求の範囲】
【請求項１】
第一、第二のチョークコイルと、
第一、第二のコンデンサと、
ＭＯＳＦＥＴで構成された第一、第二のスイッチ素子と、
ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、
一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線とを有し、
前記第一、第二のスイッチ素子は直列接続され、その接続部分には、前記一次巻線の一端と前記第一のチョークコイルの一端が接続され、
前記第一、第二のスイッチ素子の直列接続回路には、前記第二のコンデンサが並列接続され、
前記並列接続された回路の一端は、前記第一のコンデンサを介して前記一次巻線の他端に接続され、
前記並列接続回路と前記第一のコンデンサとが接続された部分と、前記第一のチョークコイルの他端の間に直流の電圧源が接続され、
前記第一、第二のスイッチ素子が、同時オンを防止する短時間を除きいずれか一方がオンするように構成され、交互にオンしたときに、前記一次巻線に交流電流が流れて前記第一、第二の二次巻線に交流電圧が誘起され、該誘起された電圧で、前記第一又は前記第二の同期整流素子が交互にオンし、前記第一又は前記第二の二次巻線に交互に電流が流れ、前記第二のチョークコイルに電流を供給するように構成されたスイッチング電源装置。
【請求項２】
第一、第二のチョークコイルと、
第一、第二のコンデンサと、
第一、第二のスイッチ素子と、
ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、
一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線と、
前記一次巻線及び前記第一、第二の二次巻線と磁気結合された三次巻線とを有し、
前記一次巻線と前記第一のコンデンサは直列接続され、その直列接続回路に前記第一のスイッチ素子が並列接続され、
該並列接続回路の一端は、前記第一のチョークコイルの一端に接続され、前記並列接続回路の他端と前記第一のチョークコイルの他端の間に直流の電圧源が接続され、
前記三次巻線と前記第二のコンデンサは直列接続され、その直列接続回路に前記第二のスイッチ素子が並列接続され、
前記第一、第二のスイッチ素子が、同時オンを防止する短時間を除きいずれか一方がオンするように構成され、交互にオンしたときに、前記一次巻線に交流電流が流れて前記第一、第二の二次巻線に交流電圧が誘起され、該誘起された電圧で、前記第一又は前記第二の同期整流素子が交互にオンし、前記第一又は前記第二の二次巻線に交互に電流が流れ、前記第二のチョークコイルに電流を供給するように構成されたスイッチング電源装置。
【請求項３】
前記第一、第二のスイッチ素子のオンオフの周波数は一定にされた請求項１又は請求項２のいずれか１項記載のスイッチング電源装置。
【請求項４】
前記第一、第二の二次巻線一端は互いに接続され、その接続部分には前記第二のチョークコイルの一端が接続され、
前記第一、第二の二次巻線の他端は、前記第一又は前記第二の同期整流トランジスタを介して互いに接続され、その互いに接続された部分と前記第二のチョークコイルの他端の間から出力電圧が取り出せるように構成され、
前記第一、第二の同期整流素子のうち、前記第一の二次巻線に接続された方のゲート端子には前記第二の二次巻線の他端の電圧が印加され、前記第二の二次巻線に接続された方のゲート端子には前記第一の二次巻線の他端の電圧が印加されるように構成された請求項１乃至請求項３のいずれか１項記載のスイッチング電源装置。
【請求項５】
前記第一、第二のスイッチ素子のオン期間を変化させることで、前記第二のチョークコイルから出力される電圧を一定にするように構成されたことを特徴とする請求項４記載のスイッチング電源装置。
【請求項６】
出力コンデンサを有し、前記出力電圧は、出力コンデンサによって平滑されるように構成されたことを特徴とする請求項５記載のスイッチング電源装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はスイッチング電源装置の高効率化に関するものである。
【０００２】
【従来技術】
図１０に第一の従来回路例、図１１に第二の従来回路例を示す。図１０は一般的なフォワード方式であり、この回路を用いて高効率なスイッチング電源を構成する場合（特に出力が5Vとか3.3Vというように低電圧で大電流の場合）、トランスの二次巻線側の整流ダイオード（すなわち、図１０のD101、D102）での電力損失が多いため、これらの代わりに同期整流MOS・FETを用いることが多く、高効率なスイッチング電源を作るためには、この同期整流MOS・FETをどのように駆動するかということが重要な問題の一つである。そこで図１１は、前記の整流ダイオードの代わりに、同期整流MOS・FET（図１１のQ102、Q103）を用いた従来回路例を示す。ここで整流回路として整流ダイオードを使った図１０の回路の問題点は、前記の同期整流MOS・FETを使った場合の、同期整流MOS・FETをどのように駆動するかということ以外の問題と共通の問題であるので、従来の技術の説明は、同期整流MOS・FETを使った図１１について行う。
【０００３】
図１２は、図１１の回路の各部の電圧と電流の波形であり、図１３は図１１の回路のデューテイサイクル（スイッチ素子Ｑ１０１の動作周期に対するオン期間の比率）に対する出力電圧の特性図である。図１２において、Ｔ１はスイッチ素子Ｑ１０１の動作周期であり、Ｔｏｎ１はオン期間、Ｔｏｆｆ１とＴｏｆｆ２はオフ期間である。Ｖｇｓ（Ｑ１０１）、Ｉｄ（Ｑ１０１）、Ｖｄｓ（Ｑ１０１）は、それぞれスイッチ素子Ｑ１０１のゲート駆動電圧、ドレイン電流、ドレイン・ソース間電圧であり、Ｖ（Ｎ１１）はトランスＴ１０１の一次巻線Ｎ１１の端子間電圧である。Ｖ（Ｎ１１）に注目すると、Ｔｏｆｆ１の期間に発生している電圧Ｖ（ｈ１）は、スイッチ素子Ｑ１０１がオンの期間にトランスＴ１０１が励磁された分だけリセットするために発生しており、これはオン期間の電圧の時間積分値が、オフ期間の電圧時間積分値に等しくなるように動作する。
【０００４】
電圧V(N11)のToff１期間の波形は、トランスT101の励磁インダクタンスやスイッチ素子Q101の出力端子間容量などによって決定されるが、入力電源Vinの電圧や負荷への出力電流が変化した時、出力電圧を一定に保つためにスイッチ素子Q101のデューテイサイクルが変化すると同時に、V((h1)の電圧値やToff１、Toff２の時間も変化する。そこで、どのような入出力条件の時にも、トランスT101がオン期間に励磁された量だけ、オフ期間にリセットさせるためには、トランスT101のリセットが終了し、その一次巻線N11の端子間電圧が零ボルトであるToff２の期間を常に余裕をもって設けておくことが必要である。（後述するが、このToff2を大きくする必要があるということが大きな問題である。）
ここで図12のVds（Q102）は、同期整流MOS・FET（Q102）のドレイン・ソース間電圧であり、Vds（Q103）は、同期整流MOS・FET（Q103）のドレイン・ソース間電圧である。これらの電圧はトランスT101の一次巻線N11の端子間電圧V(N11)の、オフ期間とオン期間の電圧が、それぞれトランスの一次巻線と二次巻線の巻数比で変換された電圧である。
【０００５】
図１１の回路で、高効率なスイッチング電源装置を実現しようとする時に、第一に問題となるのは、図12のVds(Q102)に示すように、同期整流MOS・FET、Q102のドレイン・ソース間電圧が大きいためにオン抵抗の小さいものが使用できず、そこでの電力損失が大きくなり、スイッチング電源の効率が低下するという問題である。すなわち、スイッチング電源の高効率化を図るために、この同期整流MOS・FET、Q102としては、オン抵抗の小さいものを使用したいが、MOS・FETの一般的な傾向として、ドレイン・ソース間の耐圧の高いものほどオン抵抗は大きくなる。トランスT101の一次巻線N1
1の端子間電圧V(N11)のオフ期間の電圧は、トランスT101の励磁インダクタンスやスイッチ素子Q101のドレイン・ソース間容量の共振波形であるために正弦波の曲線となっており、そのために電圧の最大値が大きくなっている。さらに、この電圧は入出力条件で大きく変化するため、この同期整流MOS・FET（Q102）としては、大きな耐圧でオン抵抗は大きなものを使わざるをえない。この問題は、この同期整流MOS・FET、Q102の代わりに整流ダイオードD101を使用した図10の従来回路例でも同じ問題である。
【０００６】
この同期整流ＭＯＳ・ＦＥＴ、Ｑ１０２の耐圧の問題は、同時に、スイッチ素子Ｑ１０１の耐圧の問題でもある。この電圧をある電圧に制限するための従来の方法としては、第一に、トランスＴ１０１の一次巻線Ｎ１１の端子間にダイオードとコンデンサと抵抗で構成されるクランプ回路を用いる方法があるが、この方法では、電圧は所定の値にクランプされるが、トランスＴ１０１の励磁エネルギーがクランプ回路の抵抗で消費されるため、その分だけ効率が低下するという問題がある。また、この電圧をクランプする従来の第二の方法としては、トランスＴ１０１に三次巻線を設け、ダイオードを介して入力電源Ｖｉｎに接続することにっよってクランプ回路を構成する方法がある。この方法だと、トランスの励磁エネルギーの大部分は入力電源Ｖｉｎに回生されるが、それでもその回生電流が、このクランプ回路のダイオードを流れる時に、その電圧ドロップによる電力消費が発生して、その分だけ効率が低下し、それにもましてトランスの巻線が増え、トランスが大きく複雑になり、トランスの三次巻線での導通損失が増えるという問題がある。
【０００７】
次に図１１で、高効率なスイッチング電源装置を実現しようとする時に第二に問題となるのは、図12のToff２の期間があるために、スイッチ素子Q101がオフしている全期間に渡って同期整流MOS・FET、Q103を駆動することができず、スイッチング電源の効率が低下するという問題である。（これは同期整流MOS・FETを使った時の特有の問題であり、高効率電源を作る時の最も重要な問題である。）図１１の回路において、スイッチ素子Q101のオン期間には、同期整流MOS・FET、Q103はオフしてQ102がオンし、チョークコイルL10の電流はこのQ102を流れる。一方、スイッチ素子Q101のオフ期間には、同期整流MOS・FET、Q102はオフして、Q103がオンし、チョークコイルL10の電流は、このQ103を流れる。ここで、同期整流MOS・FET、Q102とQ103のゲート端子は、それぞれトランスT101の二次巻線N12の電圧によって駆動される。すなわち、それぞれの同期整流MOS・FETは、一方がオンする時、そのためのゲート駆動電圧は、オフしている他方の同期整流MOS・FETのドレイン・ソース間電圧を用いている。
【０００８】
そこで、スイッチ素子Q101のオフの期間はToff１とToff２とで構成されているが、図１２のVds（Q102）の波形からわかるように、Toff１の期間には、Vds(Q102）の電圧がある値を持っているために、同期整流MOS・FET、Q103を駆動することが可能であるが、Toff２の期間には、Vds((Q102）の電圧が零ボルトであるために、Q103を駆動することができない。そこでこのToff２の期間にはQ103はオフしており、この間、チョークコイルL10の電流は、Q103のボディダイオード（MOSFETの素子構造のため、ソース端子からドレイン端子に向かって寄生的に入っているダイオードである）を流れる。この時このボディダイオードでの電圧ドロップは同期整流MOS・FET、Q103がオンしている時の電圧ドロップに比べて格段に大きため、このToff２の期間の電力損失が増大してスイッチング電源の効率を低下させてしまう。
【０００９】
第三に問題となるのは、出力リプル電圧が大きいために出力フィルタのチョークコイルが大きくなってしまい、これは言い替えると、一定の大きさのチョークコイルで出力リプル電圧を規定の値に抑えようとすると、そのチョークコイルの鉄損や銅損が増加して、間接的にスイッチング電源装置の効率を低下させてしまうという問題である。
【００１０】
図１２において、Vds(Q103）は図１１の同期整流MOS・FET、Q103のドレイン・ソース間の電圧を示しており、これは図１１のP点の電圧V(P)でもあり、この電圧を出力フィルタ（L10,C10）で平均化し、交流成分を除いた電圧が出力電圧となる。Vds(Q103)のなかでVoutで示したのが出力電圧である。すなわち、このVds(Q103)の電圧と出力電圧（コンデンサC10の端子間電圧）が、それぞれ出力フィルタのチョークコイルL10の端子間に印加され、この差電圧によって、I（L10)で示すような、チョークコイルL10を流れる電流のリプル電流成分が決定され、このリプル電流と、出力フィルタのコンデンサC10の等価直列抵抗との積で出力リプル電圧のおおよその値が決定される。
【００１１】
図１３は図１１の回路のデューティサイクルに対する出力電圧の特性図であるが、この特性図からわかるように、出力電圧がテューティサイクルに比例するので、一般的に入出力条件が定格の所で、デューテイサイクルを0.5に近く設定する。図12のVds(Q103)の波形において、零ボルトの期間（すなわちToff１の期間とToff２の期間の和）が全体の周期（すなわちT１の期間）と比べて約50％程度あるため、出力リプル電圧が大きくなり、これは言い替えると、一定の大きさのチョークコイルで出力リプル電圧を規定の値に抑えようとすると、そのチョークコイルの鉄損や銅損が増加して、間接的にスイッチング電源装置の効率を低下させてしまうという問題になる。
【００１２】
【発明が解決しようとする課題】
高効率なスイッチング電源を構成しようとした場合、前記の従来の技術の項で説明した様に、トランスの二次側の整流回路を構成している整流素子での電力損失が特に多く、この電力損失をいかに減らすかということが、大きな課題である。特に最近では、この整流素子として、同期整流MOS・FETを用いてその導通損失を減らす手法が多く用いられるが、この場合にも、この同期整流MOS・FETをいかに効果的に駆動させるかということが重要な問題である。
【００１３】
そこで本発明回路の目的は、この電力損失の少ない低耐圧の整流素子を用いることを可能にし、とくに整流素子として同期整流MOS・FETを用いた場合、これを全期間に渡って駆動し、高効率なスイッチング電源装置を実現させる回路を提供することである。
【００１４】
【課題を解決するための手段】
上記課題を解決するために、請求項１記載の発明は、第一、第二のチョークコイルと、第一、第二のコンデンサと、ＭＯＳＦＥＴで構成された第一、第二のスイッチ素子と、ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線とを有し、前記第一、第二のスイッチ素子は直列接続され、その接続部分には、前記一次巻線の一端と前記第一のチョークコイルの一端が接続され、第一、第二のスイッチ素子の直列接続回路には、前記第二のコンデンサが並列接続され、前記並列接続された回路の一端は、前記第一のコンデンサを介して前記一次巻線の他端に接続され、前記並列接続回路と前記第一のコンデンサとが接続された部分と、前記第一のチョークコイルの他端の間に直流の電圧源が接続され、前記第一、第二のスイッチ素子が、同時オンを防止する短時間を除きいずれか一方がオンするように構成され、交互にオンしたときに、前記一次巻線に交流電流が流れて前記第一、第二の二次巻線に交流電圧が誘起され、該誘起された電圧で、前記第一又は前記第二の同期整流素子が交互にオンし、前記第一又は前記第二の二次巻線に交互に電流が流れ、前記第二のチョークコイルに電流を供給するように構成されたスイッチング電源装置である。
請求項２記載の発明は、第一、第二のチョークコイルと、第一、第二のコンデンサと、第一、第二のスイッチ素子と、ＭＯＳＦＥＴで構成された第一、第二の同期整流素子と、一次巻線と、該一次巻線と磁気結合された第一、第二の二次巻線と、前記一次巻線及び前記第一、第二の二次巻線と磁気結合された三次巻線とを有し、前記一次巻線と前記第一のコンデンサは直列接続され、その直列接続回路に前記第一のスイッチ素子が並列接続され、該並列接続回路の一端は、前記第一のチョークコイルの一端に接続され、前記並列接続回路の他端と前記第一のチョークコイルの他端の間に直流の電圧源が接続され、前記三次巻線と前記第二のコンデンサは直列接続され、その直列接続回路に前記第二のスイッチ素子が並列接続され、前記第一、第二のスイッチ素子が、同時オンを防止する短時間を除きいずれか一方がオンするように構成され、交互にオンしたときに、前記一次巻線に交流電流が流れて前記第一、第二の二次巻線に交流電圧が誘起され、該誘起された電圧で、前記第一又は前記第二の同期整流素子が交互にオンし、前記第一又は前記第二の二次巻線に交互に電流が流れ、前記第二のチョークコイルに電流を供給するように構成されたスイッチング電源装置である。
請求項３記載の発明は、前記第一、第二のスイッチ素子のオンオフの周波数は一定にされた請求項１又は請求項２のいずれか１項記載のスイッチング電源装置である。
請求項４記載の発明は、前記第一、第二の二次巻線一端は互いに接続され、その接続部分には前記第二のチョークコイルの一端が接続され、前記第一、第二の二次巻線の他端は、前記第一又は前記第二の同期整流トランジスタを介して互いに接続され、その互いに接続された部分と前記第二のチョークコイルの他端の間から出力電圧が取り出せるように構成され、前記第一、第二の同期整流素子のうち、前記第一の二次巻線に接続された方のゲート端子には前記第二の二次巻線の他端の電圧が印加され、前記第二の二次巻線に接続された方のゲート端子には前記第一の二次巻線の他端の電圧が印加されるように構成された請求項１乃至請求項３のいずれか１項記載のスイッチング電源装置である。
請求項５記載の発明は、前記第一、第二のスイッチ素子のオン期間を変化させることで、前記第二のチョークコイルから出力される電圧を一定にするように構成されたことを特徴とする請求項４記載のスイッチング電源装置である。
請求項６記載の発明は、出力コンデンサを有し、前記出力電圧は、出力コンデンサによって平滑されるように構成されたことを特徴とする請求項５記載のスイッチング電源装置である。
【００１５】
【発明の実施の形態】
以下図面を用いて本発明の実施の形態について説明する。図１は本発明回路の第一の実施例である。図２は図１の回路の各部の電圧と電流の波形であり、図３は図１の回路のデューティサイクル（スイッチ素子Q1の動作周期に対するオン期間の比率）に対する出力電圧の特性図であり、図4は、その動作説明のための図である。
【００１６】
図１において、Ｖｉｎは、入力電源であり、２ａ、２ｂは入力端子であり、Ｌ１は第一のチョークコイルであり、Ｑ１とＱ２は、それぞれ第一と第二のスイッチ素子であり、Ｃ１とＣ２は、それぞれ第一と第二のコンデンサであり、ＴとＮ１とＮａとＮｂは、それぞれトランスと、その一次巻線、第一の二次巻線部分、第二の二次巻線部分であり、Ｑ３とＱ４は、それぞれ第一の同期整流ＭＯＳ・ＦＥＴ、第二の同期整流ＭＯＳ・ＦＥＴであり，Ｌ２とＣｏｕｔは、それぞれ出力フィルタを構成している第二のチョークコイルと第三のコンデンサであり、１６ａ、１６ｂは出力端子であり、１７は負荷であり、１８は制御回路である。
【００１７】
次に、図１の回路動作を、その各部の電圧と電流の波形である図２を用いて説明する。図２において、T31はスイッチ素子の動作周期、Ton31は第一のスイッチ素子Q１がオンの期間、Ton32は第二のスイッチ素子Q2がオンの期間、Toff31とToff32は第一と第二のスイッチ素子の両方がオフの期間であるが、このToff31とToff32は、スイッチ素子Q1とQ2とが同時にオンして第一と第二のコンデンサC1とC2の直列回路が短絡するのを防ぐための期間であり、スイッチ素子Q1とQ2のスイッチング時の遅れ時間などを考慮して、必要最小限の値で良い。また、Vgs(Q1)とVgs(Q2)は、それぞれスイッチ素子Q１とQ２のゲート駆動電圧波形である。これらの波形からわかるように、第一のスイッチ素子Q１と第二のスイッチ素子Q２は、Toff31とToff32の短い期間を除いて、一方がオンの期間に他方はオフし、他方がオンの期間に一方はオフするように制御し、動作周期T31に対する一方のスイッチ素子のオン期間の比率（デューティサイクル）を変化させることによって、出力電圧Voutの定電圧制御を行なう。
【００１８】
次に図２において、I(L1)は第一のチョークコイルL1を流れる電流であり、I(N1)とV(N1)は、それぞれトランスTの一次巻線N1を流れる電流と、その端子間電圧であり、I(Q1)とI(Q2)は、それぞれ第一と第二のスイッチ素子Q1とQ2を流れる電流であり、Vds(Q3)とVds(Q4)は、それぞれ第一と第二の同期整流MOS・FET、Q3とQ4のドレイン・ソース間電圧であり、V(R)はR点の電圧であり、I(L2)は出力フィルタの第二のチョークコイルL２を流れる電流である。
【００１９】
次に図２の各部の電圧電流波形について説明する前に、その理解を助けるために、図４(a)(b)(c)を用いて図１の回路の概要を説明する。すなわち図１の回路は、図４の(a)と(b)に示す回路の両方の動作を兼ねていると考えることができる。ここで、図１の回路において、第二のスイッチ素子Q２は、第一のスイッチ素子Q１がオンの期間にオフし、第一のスイッチ素子Q1がオフの期間にオンするので、この第二のスイッチ素子Q２の動作は、図４(c)に示す昇圧チョッパ回路の転流ダイオードD21の動作と同じである。そこで、図４(a)の回路は、図４(c)の回路に置き換えて考えることができる。
【００２０】
すなわち、図４(a)の回路は、昇圧チョッパ回路の構成といえる。一方図４(b)の回路における第一と第二のコンデンサC１とC２との直列回路は、C1とC2の値を十分に大きくすると、常に、ある直流電圧を持つので、その端子間を入力電源とするハーフブリッジ回路と考えることができる。
【００２１】
図１の回路の動作は、図４(a)で示す昇圧チョッパ回路の動作で、入力電源Vinから、第一と第二のコンデンサC１とC２との直列回路に電力を送り、それと同時に、図(b)で示すハーフブリッジ回路の動作で、この第一と第二のコンデンサC１とC２との直列回路から、負荷（17）に電力を供給していると考えられる。（定量的な解析は後述する。）ここで、前述したように第一と第二のコンデンサC１とC２は、図４(a)の回路で示すような昇圧チョッパ動作によって、常に、ある直流電圧を持って動いている。また、図(b)で示したハーフブリッジ回路は、動作周期T31に対する第一のスイッチ素子Q１のオン期間の比率を変えて制御している。
【００２２】
次に、図２の各部の電圧電流波形について説明をする。まず、第一のスイッチ素子Q１がオンの期間(Ton31)には、第一のチョークコイルL１には、I(L1)で示すような電流が入力電源Vinから第一のスイッチ素子Q１に向かって流れている。この電流の傾きは、入力電源Vinの電圧をVa、第一のチョークコイルL１のインダクタンスをLaとすると、Va／Laの値を持つ。一方トランスTの一次巻線N1には、I(N1)で示すような電流が、第一のコンデンサC1から、第一のスイッチ素子Q１に向かって流れている。（この期間に流れる電流の向きをプラスとする。）このトランスTの一次巻線N1を流れる電流の値は、出力フィルタの第二のチョークコイルL2を流れる電流を、トランスTの巻数比でトランスの一次側に換算した値の電流に、トランスTの励磁電流を加えたものである。そこで第一のスイッチ素子Q１には、前記の第一のチョークコイルL１を流れる電流と、トランスTの一次巻線N1を流れる電流の和の電流が流れる。これは、図２のI(Q1)に示すような電流波形となる。
【００２３】
次に、第二のスイッチ素子Q2がオンの期間(Ton32)には、第一のチョークコイルL１に、I(L1)で示すような電流が入力電源Vinから第二のスイッチ素子Q2に向かって流れている。（これは、図４(c)の昇圧チョッパ回路で、第一のスイッチ素子Q１がオフして、第一のチョークコイルL１を流れる電流が、ダイオードD21を流れることに相当する。）この電流の傾きは、入力電源Vinの電圧をVa、第一のチョークコイルL１のインダクタンスをLa、第一と第二のコンデンサC１とC２との直列回路の持つ電圧をVbとすると、(Va−Vb)／Laの値を持つ。また、この時に、第一のチョークコイルL１を流れる電流は、第二のスイッチ素子Q2を通り、第二のコンデンサC２、第一のコンデンサC１、入力電源Vinを通って、第一のチョークコイルL１に戻る経路で流れる。
【００２４】
一方、この第二のスイッチ素子Q2がオンの期間(Ton32)には、トランスTの一次巻線N1に、I(N1)で示すような電流が流れている。これは、第二のコンデンサC2から、第二のスイッチ素子Q2を通り、トランスTの一次巻線N1を通って、第二のコンデンサC2に戻る経路で流れている。このトランスTの一次巻線N1を流れる電流の値は、第一のスイッチ素子Q１がオンの期間(Ton31)と同じように、出力フィルタのチョークコイルL2を流れる電流を、トランスTの巻数比でトランスの一次側に換算した電流に、トランスTの励磁電流を加えたものである。そこで、第二のスイッチ素子Q2がオンの期間には、第一のチョークコイルL１を流れる電流I(L1)は、第二のスイッチ素子Q2のソース端子からドレイン端子に向かって流れ、トランスTの一次巻線N1を流れる電流I(N1)は、前記のI(L1)と逆向きに、第二のスイッチ素子Q2のドレイン端子からソース端子に向かって流れるので、第二のスイッチ素子Q2には、前記の第一のチョークコイルL１を流れる電流I(L1)と、トランスTの一次巻線N1を流れる電流I(N1)の差の電流が流れる。これは、図2のI(Q2)に示すような電流波形となる。
【００２５】
次に、図２のV(N1)はトランスTの一次巻線N1の端子間電圧を示しているが、この波形の、Ton31の期間の電圧は、第一のスイッチ素子Q1がオンしているので第一のコンデンサC1の端子間電圧に相当し、Ton32の期間の電圧は第二のスイッチ素子Q2がオンしているので第二のコンデンサC2の端子間電圧に相当する。Vds(Q3)とVde(Q4)は、それぞれ図1の同期整流MOS・FET、Q3とQ4のドレイン・ソース間電圧であり、これらの電圧は、それぞれ他方の同期整流MOS・FETのゲート駆動電圧となっている。また、V（R）はR点の電圧波形であり、I(L2)は出力フィルタの第二のチョークコイルL2を流れる電流波形である。また、これらのVds(Q3)とVde(Q4)の波形は、それぞれTon31の期間とTon32の期間のトランスTの一次巻線N1の端子間電圧V(N1)を、トランスTの一次巻線N1と第一の二次巻線部分Na（または第二の二次巻線部分Nb）の巻数比で変換した電圧であり、R点の電圧V(R)は、前記Vds(Q3)とVde(Q4)の電圧波形を加えた波形である。
【００２６】
V(R)の波形の中で、Voutは出力端子(16a、16b)での出力電圧を示しており、このR点の電圧V(R)と出力電圧Voutが、出力フィルタの第二のチョークコイルL2の端子間に印加されて、I(L2)に示すようなリプル電流が流れ、そのリプル電流値と、出力フィルタの第三のコンデンサCoutの等価直列抵抗との積で、およそ決定される値のリプル電圧が、出力電圧に発生する。
【００２７】
以上の説明から明らかなように、図１の第一の実施例は、図２のVds(Q3)とVde(Q4)で示すところの、同期整流MOS・FET、Q3とQ4のドレイン・ソース間電圧が、Toff31とToff32の短い期間を除いて、常にどちらか一方に発生しているので、同期整流MOS・FETを駆動できない期間が長くなってしまうという問題が無い。また、Vds(Q3)とVde(Q4)の波形からもわかるように、同期整流MOS・FET、Q3とQ4に印加される電圧波形は矩形であるために、その電圧は異常に上昇することが無く（従来の回路例では、共振波形であるために問題になった）、低耐圧でオン抵抗の小さい同期整流MOS・FETを使うことができる。
【００２８】
次に、図３に示すところの、図１のデューティサイクル（主スイッチ素子Q1の動作周期に対するオン期間の比率）に対する出力電圧の特性について説明する。図１において、入力電源Vinの電圧をVa、第一と第二のスイッチ素子、Q1とQ2のデューティサイクル（スイッチ素子の動作周期に対するオン期間の比率）をそれぞれD、１−Dとし、第一と第二のコンデンサC１とC２の端子間電圧をそれぞれV(C1)、V(C2)とし、トランスTの一次巻線N1と第一の二次巻線部分Na(または第二の二次巻線部分Nb)との巻数比をn：1とし、第一と第二の同期整流MOS・FET、Q３とQ４のそれぞれのドレイン・ソース間電圧を、Vds(Q3)、Vds(Q4)とし、出力端子(16a、16b)での出力電圧をVoutとすると、図４(a)で示す昇圧チョッパの回路構成から、次式が成り立つ。（ただし、これ以降の数値解析において、第一と第二のスイッチ素子Q1,Q2および、第一と第二の同期整流MOS・FET、Q３とQ４での導通時の電圧降下と、第一と第二のスイッチ素子Q1,Q2がともにオフしているToff31とToff32の期間は、非常に小さいものとして無視する。）
【００２９】
【数１】
0003673075.tif 000002
【００３０】
また、トランスTのコア（磁性体）の動作に関して、第一のスイッチ素子Q１がオンの期間に励磁される量は、第二のスイッチ素子Q２がオンの期間にリセットされる量と等しいので、次式が成り立つ。
【００３１】
【数２】
0003673075.tif 000003
【００３２】
数１と数２から次式が導かれる。
【００３３】
【数３】
0003673075.tif 000004
【００３４】
【数４】
0003673075.tif 000005
【００３５】
また、第一と第二の同期整流MOS・FET、Q３とQ４の、オフしている時のドレイン・ソース間電圧は、それぞれ第一と第二のコンデンサC１とC２の端子間電圧を、トランスTの巻数比で変換した電圧であるので次式が成り立つ。
【００３６】
【数５】
0003673075.tif 000006
【００３７】
【数６】
0003673075.tif 000007
【００３８】
また、出力端子(16a、16b)での出力電圧は、R点の電圧を出力フィルタで平均化した値であり、このR点の電圧は、前記の第一と第二の同期整流MOS・FET、Q３とQ４のドレイン・ソース端子間電圧であるVds(Q3)とVds(Q4)とを加えた電圧であるので、スイッチング周期をToとすると次式が成り立つ。
【００３９】
【数７】
0003673075.tif 000008
【００４０】
数７より、図１の回路においては、出力電圧Voutは、デューティサイクルD（スイッチ素子Q1の動作周期に対するオン期間の比率）に比例することがわかり、これを図示すると図３のようになる。
【００４１】
ここで、図３の出力特性は、比例特性となっているので、入出力が定格の条件でデューティサイクルを0.5に設定することが可能であり、この時、第一と第二の同期整流MOS・FET、Q３とQ４のドレイン・ソース間電圧であるVds(Q3)とVds(Q4)は、数５と数６からともにVa／nになることがわかる。そこで、入出力条件の変化に対しても、矩形波のままで、この値を中心として変化するので、従来回路例のように、同期整流MOS・FETとして特に耐圧が大きくオン抵抗の大きいものを使う必要が無い。
【００４２】
さらに、Vds((Q3)とVds(Q4)の電圧が同じであるということは（実際にはトランスTの巻数が整数であるので若干ずれる）、R点での電圧V(R)の変化が非常に小さいということであり、Ton31の期間の電圧と、Ton32の期間の電圧が、同じか、または異なっていても、その差が非常に小さいために、その結果として、出力フィルタの第二のチョークコイルL2が小さくなり、そのチョークコイルL2での電力損失が少なくなって、スイッチング電源の効率を高くすることができる。（実際には入出力条件の変動も見込んで出力フィルタを設計するが、それでもかなり小さくすることができる。）以上の解析結果は、実験によっても、その妥当性が確認されている。
【００４３】
又、図２のI(N1)は、トランスTの一次巻線N1を流れる電流を示しいるが、一般的にトランスTは漏れインダクタンスを持っているため、両方のスイッチ素子がオフしている期間であるToff31とToff32とを適当に調整することによって、この漏れインダクタンスを流れていた電流が、一方のスイッチ素子がオフしたあとで、他方のスイッチ素子がオンする前に、この他方のスイッチ素子のドレイン・ソース間の寄生容量を放電させ、いわゆるZVSの動作をさせることができる。その結果、スイッチ素子のドレイン・ソース間の寄生容量に蓄えられたエネルギーを回収することができて、スイッチング電源の効率を上げることができる。
【００４４】
以上の説明から明らかなように、図１の回路においては、同期整流MOS・FET、Q3とQ4を、Toff31とToff32の短い期間を除いて、常にどちらか一方を駆動しており（出力フィルタの第二のチョークコイルL2を流れる電流が流れる側の同期整流MOS・FETを駆動している）、それらのドレイン・ソース間電圧が低いので、耐圧が小さくオン抵抗が小さいものを使用でき、出力フィルタは小さくできるので、そこでの電力損失も少ない。その結果として高効率のスイッチング電源装置を作ることができる。
【００４５】
又、図１の回路において、第一と第二のスイッチ素子Q１とQ２は、NチャネルMOS・FETを用いているが、これらはどちらか一方、又は両方ともPチャネルMOS・FETを用いた場合にも、回路動作はまったく同じである。
【００４６】
又、前記の第一と第二のスイッチ素子Q１とQ２は、MOS・FETに限定することなく、たとえばIGBTを用いても、回路動作はまったく同じである。
【００４７】
又、図１の回路において、第一と第二のスイッチ素子Ｑ１とＱ２は対称な位置関係にあるので、入力電源Ｖｉｎと第一のチョークコイルＬ１の直列回路を、第一のスイッチ素子Ｑ１のドレイン・ソース端子間ではなく、第二のスイッチ素子Ｑ２のドレイン・ソース端子間に接続しても、Ｑ１とＱ２の役割は入れ替わるが、その他の回路動作は同じである。
【００４８】
又、図１の回路において、トランスTの二次巻線Na又はNbに接続される整流回路は整流素子２個による全波整流回路になっているが、これはこの構成に限定されるものではなく、２個の整流素子のうちの１個をフリーホイル用として用いた半波整流回路でも同様の効果が得られるし、又、整流素子４個でブリッジ型に構成した全波整流回路でも同様の効果が得られる。
【００４９】
次に、図１の回路において、第一と第二の同期整流MOS・FET、Q3とQ4のドライブ方法について述べる。図１の回路における第一と第二の同期整流MOS・FET、Q3とQ4は、それぞれ他方の同期整流MOS・FETのドレイン・ソース間電圧によってゲート端子を駆動しているが、このゲート端子の駆動方法は、図１に示した方法に限らず、トランスTの巻線から得られる電圧であれば、同様な効果が得られる。同期整流MOS・FETの他の駆動方法の一例を図５に示す。ここで、同期整流MOS・FETの駆動方法に関して、図５の回路動作は、図１の回路動作と、まったく等価である。
【００５０】
次に、第二のスイッチ素子Q2と第二のコンデンサC2との第三の直列回路の接続場所について述べる。図１の回路の第一の実施例では、トランスTの一次巻線N1の端子間に接続されているが、図６の本発明回路の第二の実施例では、第一のスイッチ素子Q1の端子間に接続されている。この違いを図７の説明図によって説明する。図７において、(イ)と(ロ)は、どちらもハーフブリッジ回路で、それぞれ本発明回路の第一の実施例と第二の実施例に対応するが、ここで、第二のスイッチ素子と第二のコンデンサの直列回路は、それぞれ、Q2とC2、およびQ52とC52であり、ここで、(ロ)に示すC100を想定すると、(ロ)のC52を(イ)のC1とC2との直列回路と等価な容量値を持つコンデンサとすれば、(ロ)のコンデンサC52はC2と同じ容量値のコンデンサC100と置き換が可能である。すなわち、第二の実施例である図６は、図１の第一の実施例と同じ効果が得られると言える。
【００５１】
次に、図８と図９は、それぞれ前記の第二のスイッチ素子Q62と第二のコンデンサC62との直列回路を、トランスの二次巻線の端子間に接続した場合の第三の実施例と、トランスTの三次巻線N3の端子間に接続した場合の第四の実施例であるが、これらはどちらもトランスの巻数比で、トランスの一次側に変換することが可能であり、等価回路では、図1の本発明の第一の実施例と同じになる。すなわち、図８と図９に示す第三と第四の実施例は、図１の第一の実施例と同じ効果が得られると言える。
【００５２】
【発明の効果】
以上の説明から明らかなように、本発明回路においては、同期整流MOS・FET、Q3とQ4を、Toff31とToff32の短い期間を除いて、常に駆動することが可能であり、同期整流MOS・FET、Q3とQ4としては耐圧が小さくオン抵抗が小さいものを使用でき、出力フィルタも小さくすることができる。その結果として高効率のスイッチング電源装置を作ることができる。これは、通信等で出力電圧が低く（たとえば５Vとか3.3V出力）出力電流の大きい高効率なスイッチング電源を作る時に特に効果が大きい。
【図面の簡単な説明】
【図１】本発明の第一の実施例である。
【図２】図１の回路の各部の電圧と電流の波形である。
【図３】図１の回路のデューテイサイクル（スイッチ素子Q1の動作周期に対するオン期間の比率）に対する出力電圧の特性図である。
【図４】図１の回路の動作説明図である。
【図５】本発明の同期整流MOF・FETの他の駆動方法の説明図である。
【図６】本発明の第二の実施例である。
【図７】図６の回路の説明図である。
【図８】本発明の第三の実施例である。
【図９】本発明の第四の実施例である。
【図１０】第一の従来回路例である。
【図１１】第二の従来回路例である。
【図１２】図１１の回路の各部の電圧と電流の波形である。
【図１３】図１１の回路のデューテイサイクル（スイッチ素子Q101の動作周期に対するオン期間の比率）に対する出力電圧の特性図である。
【符号の説明】
２ａ、２ｂ…入力端子
１６ａ、１６ｂ…出力端子
１７…負荷
１８…制御回路
Ｃ１…第一のコンデンサ
Ｃ２…第二のコンデンサ
Ｃ１０、Ｃ２２、Ｃ６２、Ｃ５２、Ｃ１００…コンデンサ
Ｃｏｕｔ…出力フィルタの第三のコンデンサ
Ｄ２１…ダイオード
Ｄ１０１、Ｄ１０２…整流ダイオード
Ｌ１…第一のチョークコイル
Ｌ２…出力フィルタの第二のチョークコイル
Ｌ１０…チョークコイル
Ｑ１…第一のスイッチ素子
Ｑ２…第二のスイッチ素子
Ｑ５２、Ｑ６２、Ｑ１０１…スイッチ素子
Ｑ３、Ｑ４、Ｑ１０２、Ｑ１０３…  同期整流ＭＯＳ・ＦＥＴ
Ｔ、Ｔ１０１…トランス
Ｎ１…トランスＴの一次巻線
Ｎａ…トランスＴの第一の二次巻線部分
Ｎｂ…トランスＴの第二の二次巻線部分
Ｎ１１…トランスＴ１０１の一次巻線
Ｎ１２…トランスＴ１０１の二次巻線
Ｖｉｎ…入力電源
Ｖ（Ｒ）…Ｒ点の電圧
Ｖ（Ｐ）…Ｐ点の電圧
【図１】
0003673075.tif 000009
【図４】
0003673075.tif 000010
【図２】
0003673075.tif 000011
【図３】
0003673075.tif 000012
【図５】
0003673075.tif 000013
【図６】
0003673075.tif 000014
【図７】
0003673075.tif 000015
【図８】
0003673075.tif 000016
【図１３】
0003673075.tif 000017
【図９】
0003673075.tif 000018
【図１０】
0003673075.tif 000019
【図１１】
0003673075.tif 000020
【図１２】
0003673075.tif 000021