(57)【特許請求の範囲】
【請求項１】
基準発振器の出力信号を分周比Ｎ１（Ｎ１は整数）にて分周する第１固定分周器と、第１電圧制御発振器が出力する中間信号を分周比Ｎ２（Ｎ２は整数）にて分周する第２固定分周器と、前記第１固定分周器の出力と前記第２固定分周器の出力を位相比較し、位相比較信号を前記第１電圧制御発振器へ出力する第１位相比較器と、前記中間信号を分周比Ｎ３（Ｎ３は整数）にて分周し位相が異なる複数の基準信号を出力する変換器とを設けた事を特徴とするＰＬＬ回路。
【請求項２】
前記分周比Ｎ２と前記分周比Ｎ３が同一である事を特徴とする請求項１のＰＬＬ回路。
【請求項３】
第２電圧制御発振器の出力を分周する可変分周器と、前記複数の基準信号と前記可変分周器の出力を各々位相比較し、複数の位相比較信号を出力する第２位相比較器とを設けた事を特徴とする請求項１のＰＬＬ回路。
【請求項４】
前記可変分周器は単数個又は複数個で構成され、前記第２位相比較器は単数個又は複数個で構成されている事を特徴とする請求項３のＰＬＬ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はＰＬＬ回路に関する。
【０００２】
【従来の技術】
従来より、この種の回路は例えば「ＳＡＮＹＯ  ＴＥＣＨＮＩＣＡＬ  ＲＥＶＩＥＷ」ＶＯＬ．１０、ＮＯ．１、ＦＥＢ．１９７８の第３２頁の図１に示されている。この図１によると、基準信号ＦＲを発生する基準発振器と、出力信号ＦＯを分周して帰還信号ＦＶを発生する可変分周器と、帰還信号ＦＶの位相を、基準信号ＦＲの位相と比較し、誤差信号ＥＲを発生する１個の位相比較器が設けられている。そして、誤差信号ＥＲに応答し制御電圧ＣＶを発生するローパスフィルタと、制御電圧ＣＶに応答し出力信号ＦＯを発生する電圧制御発振器とが設けられている。
【０００３】
【発明が解決しようとする課題】
しかし上記回路では、基準信号の１周期の間に、１回しか位相比較を行わないので、ロックアップ時間が長い第１の欠点が有る。この欠点を解消するために、本発明者は特願平１１−２０４０５号にて出願している。
【０００４】
この出願の図３によると、基準発振器３１と、固定分周器３１ａと、発生手段３５と、複数の位相比較器３６〜３Ｎと、複数の可変分周器４１〜４Ｎと、電圧制御発振器４２等が設けられている。上記ＰＬＬ回路に於て、例えば、基準発振器の発振周波数が１３ＭＨＺ、位相比較器の個数が４個、基準信号の周波数が２００ＫＨＺとする。この時、中間信号（固定分周器３１ａの出力）の周波数は、２００ＫＨＺ×４＝８００ＫＨＺとなる。その結果、固定分周器３１ａの分周比は、１３ＭＨＺ÷８００ＫＨＺ＝１６．２５となる。この様に、分数分周比を持つ固定分周器３１ａを設ける事は困難であり、仮に完成したとしても、非常に高価となる第２の欠点が有る。
【０００５】
故に、本発明はこの様な従来の欠点を考慮して、ロックアップ時間が早い、任意の発振周波数および基準周波数に対応し易いＰＬＬ回路を提供する。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、請求項１の本発明では、基準発振器の出力信号を分周比Ｎ１（Ｎ１は整数）にて分周する第１固定分周器と、第１電圧制御発振器が出力する中間信号を分周比Ｎ２（Ｎ２は整数）にて分周する第２固定分周器と前記第１固定分周器の出力と前記第２固定分周器の出力を位相比較し、位相比較信号を前記第１電圧制御発振器へ出力する第１位相比較器と、前記中間信号を分周比Ｎ３（Ｎ３は整数）にて分周し、位相が異なる複数の基準信号を出力する変換器とを設ける。
【０００７】
請求項２の本発明では、前記分周比Ｎ２と前記分周比Ｎ３が同一であるものとする。
【０００８】
請求項３の本発明では、第２電圧制御発振器の出力を分周する可変分周器と、前記複数の基準信号と前記可変分周器の出力を各々位相比較し、複数の位相比較信号を出力する第２位相比較器とを設ける。
【０００９】
請求項４の本発明では、前記可変分周器は単数個又は複数個で構成され、前記第２位相比較器は単数個又は複数個で構成されている。
【００１０】
【発明の実施の形態】
以下において、図１のブロック図に従って、本発明の実施の形態に係るＰＬＬ回路１を説明する。基準発振器２は例えば、発振周波数１３ＭＨＺの出力信号を出力する。第１固定分周器３は、基準発振器２の出力信号を、分周比Ｎ１（Ｎ１は整数であり、例えばＮ１＝６５）にて分周するものである。
【００１１】
第１電圧制御発振器４は、入力する制御電圧Ｖ１（後述）に従う周波数を持つ中間信号ＦＲを出力するものである。第２固定分周器５は、中間信号ＦＲを、分周比Ｎ２（Ｎ２は整数であり、例えばＮ２＝４）にて分周するものである。
【００１２】
第１位相比較器６は、第１固定分周器３の出力と、第２固定分周器５の出力を位相比較し、位相比較信号（アップ信号、ダウン信号）をチャージポンプ（図示せず）へ出力する。チャージポンプは、上記位相比較信号により、フィルタ７に対し、誤差信号を出力する。
【００１３】
フィルタ７は誤差信号を濾波し、第１電圧制御発振器４に対し、制御電圧Ｖ１を出力する。この様に、第１位相比較器６は、位相比較信号を第１電圧制御発振器４へ出力する。
【００１４】
上記第１位相比較器６と、チャージポンプと、フィルタ７と、第１電圧制御発振器４と、第２固定分周器５等により、閉ループであるＰＬＬ周波数シンセサイザ８が構成されている。
【００１５】
上記位相比較が繰り返されると、第１固定分周器３の出力と第２固定分周器５の出力が同期する。この時に、中間信号ＦＲの周波数をｘＫＨＺとすると、次式が成立つ。１３０００ＫＨＺ÷Ｎ１＝ｘＫＨＺ÷Ｎ２、故に、ｘ＝（１３０００／Ｎ１）×Ｎ２＝（１３０００／６５）×４＝８００ＫＨＺとなる。…式（１）変換器９は中間信号ＦＲを分周比Ｎ３（Ｎ３は整数であり、例えばＮ３＝４）にて分周し、該分周信号を互いに位相が異なる複数の基準信号ＦＲ１、ＦＲ２、ＦＲ３、ＦＲ４（基準周波数２００ＫＨＺを有する）に変換し、出力するものである。
【００１６】
図２のブロック図に示す様に、変換器９はＤフリップフロップ（遅延形フリップフロップ）１０、１１、１２等から構成されている。Ｄフリップフロップ１０のクロック端子ＣＫに中間信号ＦＲが入力され、入力端子Ｄおよび反転端子Ｑ１は、Ｄフリップフロップ１２のクロック端子ＣＫに接続されている。出力端子Ｑは、Ｄフリップフロップ１１のクロック端子ＣＫに接続されている。
【００１７】
フリップフロップ１１の出力端子Ｑから、基準信号ＦＲ１が出力される。入力端子Ｄと反転端子Ｑ１は接続され、その接続部から、基準信号ＦＲ３が出力される。
【００１８】
フリップフロップ１２の入力端子Ｄは、フリップフロップ１１の出力端子Ｑに接続されている。 フリップフロップ１２の出力端子Ｑから、基準信号ＦＲ２が出力され、反転端子Ｑ１から、基準信号ＦＲ４が出力される。以上の部品により、変換器９が構成されている。
【００１９】
再び図１に戻る。上述した様に、第２固定分周器５の分周比Ｎ２（例えばＮ２＝４）は、変換器９の分周比Ｎ３（例えばＮ３＝４）と同一になる様に設けられている。
【００２０】
第２位相比較器１３の１方の入力側に基準信号ＦＲ１が入力され、第２位相比較器１４の１方の入力側に基準信号ＦＲ２が入力されている。第２位相比較器１５の１方の入力側に基準信号ＦＲ３が入力され、第２位相比較器１６の１方の入力側に基準信号ＦＲ４が入力される。
【００２１】
第２電圧制御発振器１７は、入力する制御電圧ＣＶ（後述）に従う周波数を持つ出力ＶＯを出力するものである。可変分周器１８は、スイッチ１９を介して、第２電圧制御発振器１７の出力ＶＯを分周し、第２位相比較器１３に対し、帰還信号ＦＶ１を出力する。
【００２２】
可変分周器２０は、スイッチ２１を介して、上記出力ＶＯを分周し、第２位相比較器１４に対し、帰還信号ＦＶ２を出力する。可変分周器２２は、スイッチ２３を介して、上記出力ＶＯを分周し、第２位相比較器１５に対し、帰還信号ＦＶ３を出力する。可変分周器２４は、スイッチ２５を介して、上記出力ＶＯを分周し、第２位相比較器１６に対し、帰還信号ＦＶ４を出力する。
【００２３】
第２位相比較器１３は、基準周波数２００ＫＨＺを持つ基準信号ＦＲ１と帰還信号ＦＶ１を位相比較し、その位相比較信号をチャージポンプ（図示せず）へ出力する。チャージポンプは、上記位相比較信号を誤差信号ＥＲ１に変換し、それをローパスフィルタ２６へ出力する。
【００２４】
第２位相比較器１４は、基準周波数２００ＫＨＺを持つ基準信号ＦＲ２と帰還信号ＦＶ２を位相比較し、その位相比較信号をチャージポンプ（図示せず）へ出力する。チャージポンプは、上記位相比較信号を誤差信号ＥＲ２に変換し、それをローパスフィルタ２６へ出力する。
【００２５】
第２位相比較器１５は、基準周波数２００ＫＨＺを持つ基準信号ＦＲ３と帰還信号ＦＶ３を位相比較し、その位相比較信号をチャージポンプ（図示せず）へ出力する。チャージポンプは、上記位相比較信号を誤差信号ＥＲ３に変換し、それをローパスフィルタ２６へ出力する。
【００２６】
第２位相比較器１６は、基準周波数２００ＫＨＺを持つ基準信号ＦＲ４と帰還信号ＦＶ４を位相比較し、その位相比較信号をチャージポンプ（図示せず）へ出力する。チャージポンプは、上記位相比較信号を誤差信号ＥＲ４に変換し、それをローパスフィルタ２６へ出力する。
【００２７】
上述の様に、第２位相比較器１３、１４、１５、１６は、複数の基準信号ＦＲ１ＦＲ２、ＦＲ３、ＦＲ４と可変分周器１８、２０、２２、２４の出力ＦＶ１、ＦＶ２、ＦＶ３、ＦＶ４を各々位相比較し、複数の位相比較信号を出力する。
【００２８】
この様に、上記説明では、第２位相比較器１３、１４、１５、１６は複数個（例えば４個）で構成されている。また、上記説明では、可変分周器１８、２０、２２、２４は複数個（例えば４個）で構成されている。
【００２９】
ローパスフィルタ２６は、上記誤差信号ＥＲ１、ＥＲ２、ＥＲ３、ＥＲ４を濾波し、第２電圧制御発振器１７に対し、制御電圧ＣＶを出力する。これらの部品により、ＰＬＬ回路１が構成されている。
【００３０】
次に、このＰＬＬ回路１の動作を図１ないし図３に従い説明する。図３は、ＰＬＬ回路１に用いられる各信号のタイミングチャートである。
【００３１】
これらの図に於て、最初に使用者がスタートキー（図示せず）を押すと、ＰＬＬ回路１の動作が開始する。制御部（マイクロコンピュータ等から成るが、図示せず）は、スイッチ１９、２１、２３、２５を閉じる（オンさせる）。制御部は、基準発振器２に、例えば１３ＭＨＺの発振周波数を持つ出力信号を出力させる。
【００３２】
第１固定分周器３は、上記出力信号を分周比Ｎ１にて分周し、第１位相比較器６へ出力する。第２固定分周器５は、第１電圧制御発振器４が出力する中間信号ＦＲを、分周比Ｎ２にて分周し、第１位相比較器６へ出力する。
【００３３】
第１位相比較器６は、第１固定分周器３の出力と、第２固定分周器５の出力を位相比較し、チャージポンプに対し、位相比較信号を出力する。チャージポンプは位相比較信号を誤差信号に変換し、それをフィルタ７へ出力する。
【００３４】
フィルタ７は誤差信号を制御電圧Ｖ１に変換し、それを第１電圧制御発振器４へ出力する。第１電圧制御発振器４は、制御電圧Ｖ１に従う周波数を持つ中間信号ＦＲを出力する。この、ＰＬＬ周波数シンセサイザ８に於て、上記位相比較を繰り返すと、同期状態となり、８００ＫＨＺの周波数を持つ中間信号ＦＲが、変換器９へ出力される（なお、中間信号ＦＲは上記同期状態になる前から変換器９へ出力されている）。
【００３５】
変換器９は、中間信号ＦＲ（周波数８００ＫＨＺ）を分周比Ｎ３（例えばＮ３＝４）にて分周し、該分周信号（周波数２００ＫＨＺ）を、位相が異なる複数の基準信号ＦＲ１、ＦＲ２、ＦＲ３、ＦＲ４に変換し、出力する（基準信号ＦＲ１〜ＦＲ４の基準周波数は２００ＫＨＺである）。
【００３６】
図３に示す様に、基準信号ＦＲ１は、タイミングＴ１、Ｔ５、Ｔ９にて立上り第２位相比較器１３へ入力する。基準信号ＦＲ２は、基準信号ＦＲ１よりも１／４周期だけ遅延して、タイミングＴ２、Ｔ６、Ｔ１０にて立上り、第２位相比較器１４へ入力する。
【００３７】
基準信号ＦＲ３は、基準信号ＦＲ１よりも２／４周期だけ遅延して、タイミングＴ３、Ｔ７、Ｔ１１にて立上り、第２位相比較器１５へ入力する。基準信号ＦＲ４は、基準信号ＦＲ１よりも３／４周期だけ遅延して、タイミングＴ４、Ｔ８にて立上り、第２位相比較器１６へ入力する。
【００３８】
一方、第２電圧制御発振器１７からの出力ＶＯは、スイッチ１９を介して、可変分周器１８により分周され、帰還信号ＦＶ１として、第２位相比較器１３へ入力する。同様に、帰還信号ＦＶ２、ＦＶ３、ＦＶ４は各々、位相比較器１４、１５、１６へ入力する。
【００３９】
第２位相比較器１３は、基準信号ＦＲ１と帰還信号ＦＶ１の位相比較し、その結果として、誤差信号ＥＲ１がローパスフィルタ２６へ出力される。同様に、誤差信号ＥＲ２、ＥＲ３、ＥＲ４はローパスフィルタ２６へ入力する。従って、第２位相比較器１３、１４、１５、１６は全体として、基準信号ＦＲ１の１周期の間に、位相比較を４回（タイミングＴ１、Ｔ２、Ｔ３、Ｔ４）行う。
【００４０】
誤差信号ＥＲ１、ＥＲ２、ＥＲ３、ＥＲ４はローパスフィルタ２６により制御電圧ＣＶに変換され、第２電圧制御発振器１７は、制御電圧ＣＶに比例した周波数を有する出力ＶＯを発生する。
【００４１】
この様に、タイミングＴ１を基準ポイントとして、第２位相比較器１３は、基準信号ＦＲ１と帰還信号ＦＶ１につき、位相を比較する。タイミングＴ２を基準ポイントとして、第２位相比較器１４は、基準信号ＦＲ２と帰還信号ＦＶ２につき、位相を比較する。
【００４２】
タイミングＴ３を基準ポイントとして、第２位相比較器１５は、基準信号ＦＲ３と帰還信号ＦＶ３につき、位相を比較する。タイミングＴ４を基準ポイントとして、第２位相比較器１６は、基準信号ＦＲ４と、帰還信号ＦＶ４につき、位相を比較する。
【００４３】
この様に、基準信号ＦＲ２、ＦＲ３、ＦＲ４は基準信号ＦＲ１に対し各々、π／２、π、３／４πずつずらされ、基準信号ＦＲ１の１周期の間に、位相比較が４回行われるため、ロックアップ時間は、従来の約１／４に短縮される。
【００４４】
基準信号ＦＲ１、ＦＲ２、ＦＲ３、ＦＲ４の基準周波数Ａは、中間信号ＦＲの周波数ｘＫＨＺをＮ３で分周したものだから、次式が成立つ（発振周波数をＢＫＨＺとする）。Ａ＝ｘ／Ｎ３、この式に式（１）を代入すると、Ａ＝ｘ／Ｎ３＝（Ｂ／Ｎ１）÷Ｎ３×Ｎ２となる。上式から、Ｎ１を求めると、Ｎ１＝（Ｂ／Ａ）×（Ｎ２／Ｎ３）。
【００４５】
この時、分周比Ｎ２と分周比Ｎ３を同一とするならば、Ｎ１＝Ｂ／Ａとなる。この様に、本発明の構成により、第１固定分周器３の分周比Ｎ１は、基準発振器２の発振周波数（例えばＢ＝１３０００ＫＨＺ）を、基準周波数Ａ（これは局間周波数であり、例えばＧＳＭの場合は、２００ＫＨＺである）で割った値である。故に、分周比Ｎ１は整数となり、容易に製造でき、かつコストが安い。
【００４６】
また、位相比較器１３〜１６の個数と、第２固定分周器５の分周比Ｎ２を同一にする事により、任意の個数の位相比較器を持つＰＬＬ回路を容易に構成する事ができる。
【００４７】
また、上述した実施の形態では、可変分周器１８、２０、２２、２４および位相比較器１３、１４、１５、１６の数は、それぞれ４個として説明したが、本発明は、この個数に限定されるものではない。
【００４８】
例えば、４個の可変分周器１８、２０、２２、２４をまとめ、時分割で可変分周器１８、２０、２２、２４の各々の機能を果たす可変分周器を１つだけ（単数個）設けても良い。
【００４９】
更に、位相比較器１３、１４、１５、１６をまとめて、時分割で位相比較器１３、１４、１５、１６の各々の機能を果たす位相比較器を１つだけ（単数個）設けても良い。
【００５０】
【発明の効果】
請求項１の本発明において、基準発振器の出力信号を分周比Ｎ１（Ｎ１は整数）にて分周する第１固定分周器と、第１電圧制御発振器が出力する中間信号を分周比Ｎ２（Ｎ２は整数）にて分周する第２固定分周器と、前記第１固定分周器の出力と前記第２固定分周器の出力を位相比較し、位相比較信号を前記第１電圧制御発振器へ出力する第１位相比較器と、前記中間信号を分周比Ｎ３（Ｎ３は整数）にて分周し、位相が異なる複数の基準信号を出力する変換器とを設ける構成とする。この構成に於て、基準周波数をＡＫＨＺ、発振周波数をＢＫＨＺとすると、Ｎ１＝（Ｂ／Ａ）×（Ｎ２／Ｎ３）…式（２）となる。この様に、第１固定分周器の分周比Ｎ１は、発振周波数を基準周波数で割った商に依存し、任意の発振周波数および基準周波数に対応し易い。
【００５１】
請求項２の本発明では、前記分周比Ｎ２と前記分周比Ｎ３が同一である構成とする。この構成により、式（２）は、Ｎ１＝Ｂ／Ａとなる。この様に、第１固定分周器の分周比Ｎ１は、発振周波数を基準周波数で割った商と同一であり、整数値となる。故に、容易に製造でき、かつコストが安い。
【００５２】
請求項３の本発明では、第２電圧制御発振器の出力を分周する可変分周器と、前記複数の基準信号と前記可変分周器の出力を各々位相比較し、複数の位相比較信号を出力する第２位相比較器とを設ける構成とする。この様に、複数の位相比較信号を出力させるので、基準信号の１周期中に、位相比較を複数回行わせ、ロックアップ時間が早くなる。
【００５３】
請求項４の本発明では、前記可変分周器は単数個又は複数個で構成され、前記第２位相比較器は単数個又は複数個で構成されている。この様に、可変分周器および第２位相比較器を単数個でも複数個でも構成できるので、構成の自由度が増え、ＰＬＬ回路の許容されるスペースに於て、選択の自由度が増える。更に、可変分周器や第２位相比較器を単数個にて構成する事により、このＰＬＬ回路をＬＳＩ化した時に、小型のものが得られる。
【図面の簡単な説明】
【図１】本発明の実施の形態に係るＰＬＬ回路１のブロック図である。
【図２】上記ＰＬＬ回路１に用いられる変換器９のブロック図である。
【図３】上記ＰＬＬ回路１に用いられる各信号のタイミングチャートである。
【符号の説明】
２  基準発振器
３  第１固定分周器
４  第１電圧制御発振器
５  第２固定分周器
６  第１位相比較器
９  変換器
【図１】
0003653443.tif 000002
【図２】
0003653443.tif 000003
【図３】
0003653443.tif 000004