(57)【特許請求の範囲】
【請求項１】
（イ）半導体基板に複数個のトレンチを形成するステップと、
（ロ）前記半導体基板の表面、前記複数個のトレンチのそれぞれの側壁及び底面を覆うように、ドーパントを含む誘電体層を形成するステップと、
（ハ）前記誘電体層で覆われた前記複数個のトレンチのそれぞれを充填し、前記半導体基板の表面上の前記誘電体層を覆うようにフォトレジスト材料を付着するステップと、
（ニ）前記フォトレジスト材料を化学機械研摩プロセスにより平坦化することにより、前記半導体基板の表面上に均一の厚さの前記フォトレジスト材料を残すステップと、
（ホ）前記半導体基板の表面上の前記フォトレジスト材料及び前記複数個のトレンチのそれぞれの上部の前記フォトレジスト材料をエッチングにより除去することにより、前記複数個のトレンチのそれぞれに残存する前記フォトレジスト材料の上面と前記半導体基板の表面との間の距離を等しくするステップと、
（ヘ）前記複数個のトレンチのそれぞれに残存する前記フォトレジストにより覆われていない前記誘電体層を除去するステップと、
（ト）前記複数個のトレンチのそれぞれに残存するフォトレジスト材料を除去するステップと、
（チ）前記複数個のトレンチのそれぞれの前記ドーパントを含む誘電体層から前記ドーパントを前記半導体基板に拡散させるステップとを含む半導体デバイスの製造方法。
【請求項２】
前記ステップ（チ）の後に、前記複数個のトレンチのそれぞれの前記ドーパントを含む誘電体層を除去するステップを含むことを特徴とする、請求項１に記載の半導体デバイスの製造方法。
【請求項３】
前記ステップ（ハ）において前記フォトレジスト材料が、スピンオン・プロセスにより付着されることを特徴とする、請求項１に記載の半導体デバイスの製造方法。
【請求項４】
前記ステップ（ホ）の前記エッチングが、異方性ドライ・エッチングであることを特徴とする、請求項１に記載の半導体デバイスの製造方法。
【請求項５】
前記誘電体層が、酸化物層又は窒化物層であることを特徴とする、請求項１に記載の半導体デバイスの製造方法。
【請求項６】
前記ドーパントが、ホウ素、燐又は砒素であることを特徴とする、請求項５に記載の半導体デバイスの製造方法。
【請求項７】
（イ）半導体基板に複数個のトレンチを形成するステップと、
（ロ）前記半導体基板の表面、前記複数個のトレンチのそれぞれの側壁及び底面を覆うように、ドーパントを含む誘電体層を形成するステップと、
（ハ）前記誘電体層で覆われた前記複数個のトレンチのそれぞれを充填し、前記半導体基板の表面上の前記誘電体層を覆うようにフォトレジスト材料を付着するステップと、
（ニ）前記半導体基板の表面の前記誘電体層に達するまで前記フォトレジスト材料を化学機械研摩プロセスにより平坦化することにより、前記複数個のトレンチのそれぞれ内に前記半導体基板の表面の前記誘電体層の表面を一致する平坦面を有する前記フォトレジスト材料を残すステップと、
（ホ）前記複数個のトレンチのそれぞれの上部の前記フォトレジスト材料をエッチングにより除去することにより、前記複数個のトレンチのそれぞれに残存する前記フォトレジスト材料の上面と前記半導体基板の表面との間の距離を等しくするステップと、
（ヘ）前記複数個のトレンチのそれぞれに残存する前記フォトレジストにより覆われていない前記誘電体層を除去するステップと、
（ト）前記複数個のトレンチのそれぞれに残存するフォトレジスト材料を除去するステップと、
（チ）前記複数個のトレンチのそれぞれの前記ドーパントを含む誘電体層から前記ドーパントを前記半導体基板に拡散させるステップとを含む半導体デバイスの製造方法。
【請求項８】
前記ステップ（チ）の後に、前記複数個のトレンチのそれぞれの前記ドーパントを含む誘電体層を除去するステップを含むことを特徴とする、請求項７に記載の半導体デバイスの製造方法。
【請求項９】
前記ステップ（ハ）において前記フォトレジスト材料が、スピンオン・プロセスにより付着されることを特徴とする、請求項７に記載の半導体デバイスの製造方法。
【請求項１０】
前記ステップ（ホ）の前記エッチングが、異方性ドライ・エッチングであることを特徴とする、請求項７に記載の半導体デバイスの製造方法。
【請求項１１】
前記誘電体層が、酸化物層又は窒化物層であることを特徴とする、請求項７に記載の半導体デバイスの製造方法。
【請求項１２】
前記ドーパントが、ホウ素、燐又は砒素であることを特徴とする、請求項１１に記載の半導体デバイスの製造方法。
【請求項１３】
前記ステップ（ニ）において、前記半導体基板の表面の前記誘電体層は、研摩停止層として働くことを特徴とする、請求項７に記載の半導体デバイスの製造方法。
【請求項１４】
前記誘電体層が珪酸燐ガラスであり、前記ステップ（ニ）の化学機械研摩プロセスで使用するスラリが、アルミナ（Ａｌ２Ｏ３）と硝酸鉄（Ｆｅ（ＮＯ３）３）を含む溶液であることを特徴とする、請求項７に記載の半導体デバイスの製造方法。
【請求項１５】
前記誘電体層が低圧化学的気相付着（ＬＰＣＶＤ）プロセスで形成された窒化珪素であり、前記ステップ（ニ）の化学機械研摩プロセスで使用するスラリが、アルミナ（Ａｌ２Ｏ３）と硝酸鉄（Ｆｅ（ＮＯ３）３）を含む溶液であることを特徴とする、請求項７に記載の半導体デバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般に半導体デバイス製作プロセスに関し、より詳細には半導体基板上で一貫したデバイス特性を達成するためのプロセスに関する。
【０００２】
【従来の技術】
半導体デバイスの製作は、半導体ウェハ上のトレンチ付近にドープ領域を形成することを含む場合が多い。たとえば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）製作プロセスでは、半導体ウェハ内に深いトレンチが形成される。その半導体ウェハ上にドーパント含有酸化物層が付着される。この酸化物層は、ウェハの前方表面ならびにトレンチの側壁および底面を覆うものである。スピンオン・プロセスでは、フォトレジストがウェハに塗布され、ドーパント含有酸化物層を覆い、トレンチを充填する。ドライ・エッチング・プロセスはウェハの前方表面上のフォトレジストを除去する。このエッチング・プロセスは、トレンチを充填するフォトレジストの上部部分も除去し、それによりトレンチ内に凹部を作成する。この凹部はトレンチ内の側壁の上部部分上にあるドーパント含有酸化物層を露出し、これはその後、酸化物エッチング・プロセスで除去される。次にトレンチの下部部分のフォトレジストはエッチングで除去される。ウェハはアニーリング・プロセスを経る。アニーリング・プロセスで酸化物層内のドーパントが半導体基板内に拡散し、トレンチの下部部分に沿ってドープ領域を形成する。トレンチ内のドープ領域の上部境界はウェハの前方表面から凹む。
【０００３】
プロセス変動により、フォトレジストの厚さは通常、ウェハ上で均一にはならない。ドライ・エッチ・プロセスは、不均質なフォトレジストの厚さをトレンチ内の不均質な凹部に変換する。その結果として、ドープ領域の上部境界の凹部はトレンチごとに異なってしまう。言い換えれば、異なるトレンチ内のドープ領域の凹部深さは互いに異なるものになる。凹部深さの不均質性は、製作したＤＲＡＭの特性、性能、信頼性に悪影響を及ぼす可能性がある。また、これは製作プロセスの歩留まりにも影響する可能性がある。
【０００４】
したがって、半導体ダイまたは半導体ウェハ全体にわたって実質的に均質化したデバイス・パラメータを達成するためにトレンチ内の凹部深さを制御するための方法またはプロセスを備えることは有利になると思われる。また、その方法が単純かつ信頼できるものであることが望ましい。そのプロセスが従来の製作プロセスと互換性のあるものであることはさらに有利であると思われる。
【０００５】
【発明が解決しようとする課題】
本発明の一般的な目的は、半導体デバイス・パラメータを均質化し、実質的に均一なデバイス特性を達成するために信頼できる半導体デバイス製作プロセスを提供することにある。より詳細には、本発明の一目的は、半導体ウェハのトレンチ内のフォトレジストの凹部深さを制御し、それによりウェハ全体にわたってトレンチ内で実質的に均一な凹部深さを達成することにある。本発明の他の目的は、製作プロセスが単純かつ信頼できるもので、他の半導体デバイス製作プロセスと互換性のあるものにすることにある。
【０００６】
【課題を解決するための手段】
本発明の上記その他の目的は、半導体ウェハ上に配置されたフォトレジストを平坦化し、それによりウェハ上のフォトレジストの厚さを制御することにより達成される。たとえば、本発明による製作プロセスでは、そこにトレンチが形成された半導体ウェハ上にフォトレジストが塗布される。フォトレジストは、半導体ウェハの前方表面を覆い、トレンチを充填する。配置されたフォトレジストは化学機械研摩プロセスで平坦化されて、ウェハ全体にわたって実質的に均一な厚さを達成する。平坦化後、たとえば反応性イオン・エッチングなどの異方性エッチング・プロセスは、トレンチ内のフォトレジストを部分的に除去し、それによりトレンチ内に凹部を作成する。エッチング・プロセス前はフォトレジストの厚さはウェハ全体にわたって実質的に均一なので、ウェハの異なるトレンチ内の凹部の深さは実質的に互いに等しくなる。したがって、ウェハ全体にわたって実質的に均一な凹部深さが達成される。均一な凹部深さは、ウェハ上に製作した半導体デバイスが一貫した特性と性能を有することを保証する際にそれを著しく容易にするものである。
【０００７】
【発明の実施の形態】
図面は必ずしも一定の縮尺で描かれておらず、同様の機能を有する要素は図面内で同じ参照番号を使用して示されていることにさらに留意されたい。
【０００８】
図面に関連して、本発明の好ましい実施形態について説明する。ただし、図面は概略表現にすぎず、本発明の具体的なパラメータを描くためのものではないことに留意されたい。また、図面は本発明の典型的な実施形態のみを示すためのものであることにも留意されたい。したがって、図面は本発明の範囲を制限するものと見なすべきではない。
【０００９】
図１は、本発明による製作プロセスで使用可能な半導体基板１０の断面図である。基板１０は半導体ウェハ（図示せず）の一部分であり、その上に半導体デバイスが製作される。基板１０上に製作された半導体デバイスは、ディスクリート・デバイスまたは集積回路デバイスにすることができる。一例として、半導体基板１０はバルク・シリコン基板である。半導体基板１０はゲルマニウム基板、シリコン・ゲルマニウム基板、炭化珪素基板、絶縁体上半導体（ＳＯＩ）基板などにもすることができる。基板１０は前方表面１１を有し、これは基板１０の主要面ともいう。基板１０に形成されたトレンチ１２、１４、１６、１８は、前方表面１１から部分的に基板１０内に延びている。トレンチ１２、１４、１６、１８は、ウェハ上の同じダイに含まれる場合もあれば、異なるダイに含まれる場合もある。さらに、基板１０はそこに４つのトレンチを有するものに制限されない。本発明によれば、基板１０は、たとえば、１つ、２つ、３つ、５つ、６つなど、トレンチをいくつでも含むことができる。トレンチ１２は側壁２１と底面２２を有し、トレンチ１４は側壁２３と底面２４を有し、トレンチ１６は側壁２５と底面２６を有し、トレンチ１８は側壁２７と底面２８を有する。一例として、側壁２１、２３、２５、２７の高さは、底面２２、２４、２６、２８それぞれの寸法より大きい。したがって、トレンチ１２、１４、１６、１８は深いトレンチという。しかし、これは本発明を限定するものではない。言い換えれば、トレンチ１２、１４、１６、１８は深いトレンチに限定されない。さらに、トレンチ１２、１４、１６、１８の寸法は、互いに同じである場合もあれば、互いに異なる場合もある。
【００１０】
図２を参照すると、基板１０の前方表面１１上に誘電体層３１が配置されている。一例として、誘電体層３１は、ドーパントを含み、化学的気相付着プロセスで基板１０上に配置される。誘電体層３１は、酸化物層、窒化物層などにすることができる。誘電体層３１に含まれるドーパントは、たとえばホウ素などのＰ型ドーパントあるいはたとえば燐または砒素などのＮ型ドーパントにすることができる。誘電体層３１を形成する化学的気相付着プロセスは、トレンチ１２内の誘電体層３２、トレンチ１４内の誘電体層３４、トレンチ１６内の誘電体層３６、トレンチ１８内の誘電体層３８も形成する。図３は、製作プロセスの次の段階における基板１０を示している。基板１０上にフォトレジスト材料が塗布または配置され、前方表面１１上の誘電体層３１を覆うフォトレジスト構造４１を形成する。フォトレジスト構造４１は、基板１０内のトレンチ１２、１４、１６、１８も充填する。一例として、基板１０上にフォトレジスト材料が付着され、当技術分野で既知のスピンオン・プロセスでフォトレジスト構造４１を形成する。プロセス変動により、基板１０上のフォトレジスト構造４１の厚さは通常、基板１０上で均一にはならない。たとえば、図３は、トレンチ１８の上に重なるフォトレジスト構造４１の厚さがトレンチ１４の上に重なるものより大きいことを示している。不均質なフォトレジストの厚さの結果、基板１０上に製作された半導体デバイスのパラメータおよび特性が不均一なものになる場合が多い。半導体デバイスの特性、性能、信頼性は、このような不均質性によって悪影響を受けることになり、製作プロセスの歩留まりも同様である。
【００１１】
不均質または不均一なデバイス・パラメータおよび特性を回避するため、フォトレジスト構造４１を平坦化して、基板１０上で実質的に均一な厚さを達成する。平坦化後、フォトレジスト構造４１は図４に示すような平坦面４２を有する。好ましくは、フォトレジスト構造４１の平坦化は、化学機械研摩プロセスを使用して実施される。図４に示す一実施形態では、前方表面１１上の誘電体層３１を覆うフォトレジスト構造４１が消耗される前に研摩が停止する。この実施形態では、研摩後も誘電体層３１を覆うフォトレジストの薄く均一な層が依然として存在する。代替実施形態では、前方表面１１上の誘電体層３１を覆うフォトレジスト構造４１が実質的に消耗され、フォトレジスト構造４１の平坦面４２が実質的に誘電体層３１の表面と一致するまで、研摩が続行される。この代替実施形態では、誘電体層３１が研摩停止層として機能できるように、研摩プロセスは好ましくは非常に選択的なものである。たとえば、フォトレジスト構造４１は、スラリとしてアルミナ（Ａｌ2Ｏ3）と硝酸鉄（Ｆｅ（ＮＯ3）3）を含む溶液を使用する研摩プロセスで平坦化することができる。アルミナは研摩剤として機能し、硝酸鉄は酸化剤として機能する。このようなプロセスではフォトレジスト構造４１の研摩速度は、約２０００ナノメートル／分（ｎｍ／分）から約４０００ｎｍ／分の間になる。フォトレジストと、たとえば珪酸燐ガラス（ＰＳＧ）などの酸化物材料との研摩選択性は通常、約２００：１より大きい。フォトレジストと、たとえば低圧化学的気相付着（ＬＰＣＶＤ）プロセスで形成される窒化珪素などの窒化珪素材料との研磨選択性は通常、約２０００：１より大きい。したがって、フォトレジスト構造４１下の誘電体層３１は、それが酸化物層であるか窒化物層であるかにかかわらず、有効な研摩停止層として機能することができる。誘電体層３１を覆うフォトレジスト構造４１が消耗された後で続行される研摩はオーバポリッシュ（overpolish）という。研摩選択性が高いので、オーバポリッシュの結果、誘電体層３１の厚さがわずかに減少するが、トレンチ１２、１４、１６、１８内に残存するフォトレジスト構造４１には重大な影響を及ぼさない。
【００１２】
次に図５を参照すると、トレンチ１２、１４、１６、１８の上部部分のフォトレジストを除去するためにフォトレジスト・エッチング・プロセスが実行され、それによりそれぞれのトレンチ１２、１４、１６、１８内に凹部を作成する。好ましくは、フォトレジストは、たとえば反応性イオン・エッチング・プロセスまたは化学ダウンストリーム・エッチング・プロセスなどの異方性ドライ・エッチング・プロセスでエッチングされる。凹ませたフォトレジストは、トレンチ１２、１４、１６、１８内でそれぞれ上面４３、４５、４７、４９を有する。この凹部は、基板１０の前方表面１１に隣接するそれぞれのトレンチ１２、１４、１６、１８内で誘電体層３２、３４、３６、３８の上部部分を露出する。基板１０の前方表面１１と上面４３、４５、４７、４９との距離は、それぞれのトレンチ１２、１４、１６、１８内のフォトレジスト凹部深さという。フォトレジスト凹部深さは、エッチング・プロセスで使用するエッチング液の組成およびエッチング・プロセスの持続時間によって決まる。フォトレジスト構造４１はエッチング・プロセスの前に平坦化されるので、トレンチ１２、１４、１６、１８内のフォトレジスト凹部深さは実質的に互いに等しくなる。言い換えれば、フォトレジスト構造４１の平坦化によって、基板１０全体にわたって実質的に均一または均質なフォトレジスト凹部深さが確立される。この均質なフォトレジスト凹部深さは、基板１０上に製作された半導体デバイスのパラメータおよび特性の一貫性および均一性を改善することになる。
【００１３】
製作プロセスを続行すると、誘電体層３２、３４、３６、３８の露出部分は、好ましくはフォトレジスト上の誘電体材料に対して高い選択性を有するエッチング・プロセスで除去される（図６）。トレンチ１２内に残存する誘電体層３２は、トレンチ１２内のフォトレジスト構造４１の上面４３と実質的に一致する上面５３を有する。同様に、トレンチ１４内の誘電体層３４は、トレンチ１４内のフォトレジスト構造４１の上面４５と実質的に一致する上面５５を有する。さらに、トレンチ１６内の誘電体層３６は、トレンチ１６内のフォトレジスト構造４１の上面４７と実質的に一致する上面５７を有する。そのうえ、トレンチ１８内の誘電体層３８は、トレンチ１８内のフォトレジスト構造４１の上面４９と実質的に一致する上面５９を有する。したがって、それぞれのトレンチ１２、１４、１６、１８内の誘電体層３２、３４、３６、３８の凹部深さは実質的に互いに等しくなる。トレンチ１２、１４、１６、１８内のフォトレジストは、その後、好ましくは誘電体材料上のフォトレジストに対して高い選択性を有するエッチング・プロセスで完全に除去される（図７）。それぞれのトレンチ１２、１４、１６、１８の対応底面２２、２４、２６、２８に隣接する誘電体層３２、３４、３６、３８が露出される。半導体基板１０は、たとえばアニーリング・プロセスなどの熱プロセスを経る。この熱プロセス中、誘電体層３２、３４、３６、３８内のドーパントは基板１０内に拡散し、それぞれのトレンチ１２、１４、１６、１８の下部部分の回りにドープ領域６２、６４、６６、６８を形成する（図８）。ドープ領域６２、６４、６６、６８は、基板１０の前方表面１１に隣接する上部境界６３、６５、６７、６９をそれぞれ有する。前方表面１１と、上部境界６３、６５、６７、６９との距離は、それぞれのドープ領域６２、６４、６６、６８の凹部深さという。任意選択のステップでは、誘電体層３２、３４、３６、３８がエッチングで除去される。その結果、半導体基板１０は、対応する深いトレンチ１２、１４、１６、１８の回りにドープ領域６２、６４、６６、６８を含む（図９）。製作プロセスは通常、半導体基板１０上に半導体デバイスを形成するための追加のステップを含む。誘電体層３２、３４、３６、３８は実質的に均一な凹部深さを有するので、それぞれのドープ領域６２、６４、６６、６８の上部境界６３、６５、６７、６９の凹部深さは実質的に互いに等しくなる。言い換えれば、それぞれのトレンチ３２、３４、３６、３８に隣接するドープ領域６２、６４、６６、６８は実質的に均一な凹部深さを有する。
【００１４】
上記の説明により、半導体基板または半導体ウェハ全体にわたって実質的に均一な凹部深さを達成するためにトレンチ内の凹部深さを制御するための方法またはプロセスが提供されていることに留意されたい。本発明によれば、均一な凹部深さは、基板上に配置されたフォトレジスト構造を平坦化することによって達成される。好ましくは、フォトレジストの平坦化は、選択的化学機械研摩プロセスにより実施される。フォトレジストの平坦化は、半導体基板全体にわたって関連の幾何学的パラメータ、たとえば、フォトレジストの厚さ、トレンチ内の凹部深さなどを均質化する。フォトレジストの平坦化は、基板上に製作した半導体デバイスが一貫したパラメータ、特性、性能を有することを保証する際にそれを著しく容易にするものである。また、本発明のフォトレジスト平坦化プロセスは単純かつ信頼できるものである。さらに、それは、他の半導体デバイス製作プロセスと互換性のあるものである。
【００１５】
本発明の具体的な実施形態について示し説明してきたが、当業者には他の修正形態および改良も思い浮かぶだろう。たとえば、本発明のフォトレジスト平坦化プロセスは、異なるトレンチの回りのドープ領域について均一な特性を達成することに限定されるわけではない。このフォトレジスト平坦化プロセスは、半導体ウェハの異なる領域にある誘電体構造、たとえば、層間誘電体構造の均一な幾何学的パラメータを達成するために使用することもできる。
【００１６】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００１７】
（１）デバイス・パラメータを均質化するための方法であって、
基板を用意するステップと、
前記基板上にフォトレジスト構造を配置するステップと、
前記フォトレジスト構造を平坦化するステップとを含む方法。
（２）前記フォトレジスト構造を平坦化する前記ステップが、化学機械研摩プロセスで前記フォトレジスト構造を平坦化することを含む、上記（１）に記載の方法。
（３）前記フォトレジスト構造を平坦化する前記ステップが、スラリとしてアルミナと硝酸鉄を含む溶液を使用して前記フォトレジスト構造を平坦化することを含む、上記（２）に記載の方法。
（４）基板を用意する前記ステップが、そこにトレンチが形成された前記基板を用意することを含み、
フォトレジスト構造を配置する前記ステップが、前記トレンチを充填する前記フォトレジスト構造を形成することを含む、上記（１）に記載の方法。
（５）前記基板の主要面に隣接する前記トレンチの一部分から前記フォトレジスト構造を除去することにより、前記トレンチ内に凹部を作成するステップをさらに含む、上記（４）に記載の方法。
（６）前記トレンチ内に凹部を作成する前記ステップが、異方性エッチング・プロセスで前記基板の前記主要面ならびに前記基板の前記主要面に隣接する前記トレンチの一部分から前記フォトレジスト構造を除去することを含む、上記（５）に記載の方法。
（７）基板を用意する前記ステップが、前記トレンチの側壁および底面の上に誘電体層を配置するステップを含み、
前記トレンチ内に凹部を作成する前記ステップが、前記基板の前記主要面に隣接する前記トレンチの側壁の一部分上の前記誘電体層を露出することを含む、上記（５）に記載の方法。
（８）誘電体層を配置する前記ステップが、前記トレンチの前記側壁および前記底面上にドーパント含有誘電体層を付着することを含む、上記（７）に記載の方法。
（９）そこに複数のトレンチが形成された基板を用意するステップと、
前記基板上にフォトレジスト構造を配置するステップであって、前記フォトレジスト構造が前記複数のトレンチを充填するステップと、
前記基板上に配置された前記フォトレジスト構造を平坦化するステップと、
前記複数のトレンチ内に凹部を作成するステップとを含み、
前記フォトレジスト構造を平坦化する前記ステップが、前記複数のトレンチ内で実質的に均一な凹部深さを確立する、製作プロセス。
（１０）前記フォトレジスト構造を平坦化する前記ステップが、選択的化学機械研摩プロセスで前記フォトレジスト構造を平坦化することを含む、上記（３）に記載の製作プロセス。
（１１）前記フォトレジスト構造を平坦化する前記ステップが、前記基板の前記主要面上の前記フォトレジスト構造を実質的に除去することを含む、上記（９）に記載の製作プロセス。
（１２）前記複数のトレンチ内に凹部を作成する前記ステップが、異方性エッチング・プロセスで前記基板の前記主要面に隣接する前記複数のトレンチの一部分から前記フォトレジスト構造を除去することを含む、上記（９）に記載の製作プロセス。
（１３）基板を用意する前記ステップが、前記基板の前記主要面ならびに前記複数のトレンチの側壁および底面の上に誘電体層を配置するステップを含み、
前記複数のトレンチ内に凹部を作成する前記ステップが、前記基板の前記主要面に隣接する前記複数のトレンチの側壁の一部分上の前記誘電体層を露出することを含む、上記（９）に記載の製作プロセス。
（１４）誘電体層を配置する前記ステップが、前記基板上にドーパント含有誘電体材料を付着することを含む、上記（１３）に記載の製作プロセス。
（１５）前記基板の前記主要面ならびに前記主要面に隣接する前記複数のトレンチの側壁の前記一部分の上の前記誘電体層を除去するステップと、
前記基板をアニーリングして、前記ドーパント含有誘電体材料内のドーパントを前記複数のトレンチの前記底面に隣接する前記基板内に拡散するステップとをさらに含む、上記（１４）に記載の製作プロセス。
（１６）トレンチ内で均一な凹部深さを達成するためのプロセスであって、
基板内に複数のトレンチを形成するステップと、
前記基板上にフォトレジスト構造を形成し、前記複数のトレンチを充填するステップと、
前記フォトレジスト構造を研摩して、前記複数のトレンチ上で前記フォトレジスト構造の実質的に均一な厚さを達成するステップと、
前記フォトレジスト構造の一部分をエッチングして除去し、前記複数のトレンチ内に凹部を形成するステップとを含み、
前記複数のトレンチ上の前記フォトレジスト構造の実質的に均一な厚さが、前記複数のトレンチ内で実質的に均一な凹部深さを確立するプロセス。
（１７）前記フォトレジスト構造を研摩する前記ステップが、前記基板の前記主要面上の前記フォトレジスト構造を実質的に除去することを含む、上記（１６）に記載のプロセス。
（１８）基板を用意する前記ステップが、前記基板の前記主要面ならびに前記複数のトレンチの側壁および底面の上にドーパント含有誘電体層を配置するステップを含み、
前記フォトレジスト構造を研摩する前記ステップが、研摩停止層として前記基板の前記主要面上で前記ドーパント含有誘電体層を使用することを含み、
前記フォトレジスト構造の一部分をエッチングして除去する前記ステップが、前記複数のトレンチ内に凹部を作成し、前記基板の前記主要面に隣接する前記複数のトレンチの側壁の一部分上で前記ドーパント含有誘電体層を露出する事を含む、上記（１６）に記載のプロセス。
（１９）前記フォトレジスト構造を研摩する前記ステップが、選択的化学機械研摩プロセスで前記フォトレジスト構造を研摩することを含む、上記（１８）に記載のプロセス。
（２０）前記基板の前記主要面ならびに前記主要面に隣接する前記複数のトレンチの側壁の前記一部分の上の前記ドーパント含有誘電体層を除去するステップと、
前記基板をアニーリングして、前記複数のトレンチ内の前記ドーパント含有誘電体層内のドーパントを前記複数のトレンチの前記底面に隣接する前記基板内に拡散するステップとをさらに含む、上記（１８）に記載の製作プロセス。
【図面の簡単な説明】
【図１】本発明による製作プロセスの様々な段階における半導体基板の断面図である。
【図２】本発明による製作プロセスの様々な段階における半導体基板の断面図である。
【図３】本発明による製作プロセスの様々な段階における半導体基板の断面図である。
【図４】本発明による製作プロセスの様々な段階における半導体基板の断面図である。
【図５】本発明による製作プロセスの様々な段階における半導体基板の断面図である。
【図６】本発明による製作プロセスの様々な段階における半導体基板の断面図である。
【図７】本発明による製作プロセスの様々な段階における半導体基板の断面図である。
【図８】本発明による製作プロセスの様々な段階における半導体基板の断面図である。
【図９】本発明による製作プロセスの様々な段階における半導体基板の断面図である。
【符号の説明】
１０  半導体基板
１１  前方表面
１２  トレンチ
１４  トレンチ
１６  トレンチ
１８  トレンチ
２１  側壁
２２  底面
２３  側壁
２４  底面
２５  側壁
２６  底面
２７  側壁
２８  底面
３１  誘電体層
３２  誘電体層
３４  誘電体層
３６  誘電体層
３８  誘電体層
４１  フォトレジスト構造
４２  平坦面
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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