(57)【特許請求の範囲】
【請求項１】
一方の主面側に第１の電極（Ｅ１）が形成された第１の伝導形で高不純物密度の第１の半導体領域（Ｓ１）と、
前記第１の半導体領域（Ｓ１）の他方の主面側との間に第１の接合（Ｊ１）を形成する第１の伝導形の第２の半導体領域（Ｓ２）と、
一方の主面側が前記第２の半導体領域（Ｓ２）と第２の接合（Ｊ２）を形成する第１の伝導形とは逆の第２の伝導形の第３の半導体領域（Ｂ）と、
一方の主面側が前記第３の半導体領域（Ｂ）と第３の接合（Ｊ３）を形成し、かつ他方の主面側に第２の電極（Ｅ２）が形成された第１の伝導形で高不純物密度の第４の半導体領域（Ｄ）と、
前記第４の半導体領域（Ｄ）と前記第３の半導体領域（Ｂ）と前記第２の半導体領域（Ｓ２）とに及ぶように形成されたＭＯＳゲート構造とを備えている２重拡散ＭＯＳＦＥＴ型構造の半導体ダイオードであって、
前記第４の半導体領域（Ｄ）と前記第３の半導体領域（Ｂ）とは短絡されない構造になっており、
前記第２の電極（Ｅ２）と前記ＭＯＳゲート構造のゲート電極（Ｇ）とが短絡され、かつ前記第３の半導体領域（Ｂ）は前記第２の電極（Ｅ２）と前記ゲート電極（Ｇ）のいずれにも接続されない構造になっており、
前記第３の半導体領域（Ｂ）と前記第４の半導体領域（Ｄ）とを短絡せず、かつ前記第２の電極（Ｅ２）と前記ＭＯＳゲート構造のゲート電極（Ｇ）とを短絡したことによって、前記第２の接合（Ｊ２）を順バイアスする極性の電圧が印加されるときに自己バイアスがＭＯＳゲートに加わり、かつ前記第１の電極（Ｅ１）と前記第２の電極（Ｅ２）間の端子特性が整流特性となることを特徴とする半導体ダイオード。
【請求項２】
請求項１において、
第３の電極（Ｅ３）が一方の主面側に形成され、かつ他方の主面側と前記第２の半導体領域（Ｓ２）の他方の主面側との間にショットキバリヤ領域（ＭS）を形成する金属半導体合金層（Ｆ）を備え、
前記ＭＯＳゲートは、前記金属半導体合金層（Ｆ）に及ぶように形成され、
前記第３の電極（Ｅ３）は、前記第２の電極（Ｅ２）と前記ゲート電極（Ｇ）とに短絡されることを特徴とする半導体ダイオード。
【請求項３】
請求項１において、
前記第３の電極（Ｅ３）が一方の主面側に形成され、かつ他方の主面側と前記第２の半導体領域（Ｓ２）の他方の主面側との間に第４の接合（Ｊ４）を形成する第２の伝導形で高不純物密度の第５の半導体領域（Ｉ）を備え、
前記ＭＯＳゲートは、前記第５の半導体領域（Ｉ）に及ぶように形成され、
前記第３の電極（Ｅ３）は、前記第２の電極（Ｅ２）と前記ゲート電極（Ｇ）とに短絡されることを特徴とする半導体ダイオード。
【請求項４】
請求項１ないし請求項３のいずれかにおいて、
前記第２の電極（Ｅ２）と前記ゲート電極（Ｇ）とを同一金属で一体化構造にしたことを特徴とする半導体ダイオード。
【請求項５】
請求項１ないし請求項３のいずれかにおいて、
上記ＭＯＳゲートのゲート酸化膜内に固定電荷を導入することにより、しきい値電圧の低減化を図ることを特徴とする半導体ダイオード。
【請求項６】
請求項１ないし請求項５のいずれかにおいて、
上記ＭＯＳゲートをシリコン（Ｓｉ）結晶面の（１１１）面上に形成することにより、しきい値電圧の低減化を図ることを特徴とする半導体ダイオード。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、小さな順方向電圧降下をもち、スイッチング動作の速い半導体ダイオードに関するものであり、特にＭＯＳＦＥＴ構造を用い、自己バイアスにより２端子動作を可能にしたものである。
【従来の技術】
【０００２】
ＶＬＳＩ回路の動作電圧低減化が進む状況において、スイッチング電源などに使用される出力ダイオードの順方向電圧降下をより小さくし、低損失化を図ろうとする要求が生じている。現状においては、この要求を満たすダイオードとして、ショットキーバリヤダイオード、あるいはＭＯＳＦＥＴを用いた同期形整流ダイオードが挙げられる。
【発明が解決しようとする課題】
【０００３】
しかしながら、ショットキバリヤダイオードにおいては、順方向電圧降下の低減化のために電位障壁を小さくすると、逆方向リーク電流が増加し、また電位障壁の大きさは金属材料で決定されてしまうという問題がある。
【０００４】
また、ＭＯＳＦＥＴを用いて３端子動作によりダイオード化を図った同期形整流ダイオードは、ショットキバリヤダイオードに比べて、オン電圧がかなり小さくできるが、整流のための同期用制御ゲート信号が必要となり、ゲート回路の損失が増大するという問題がある。
【０００５】
【発明の目的】
したがって本発明は、ゲート信号を必要とせずに、自己バイアスによりＭＯＳＦＥＴ構造を導通させて、２端子動作が可能であり、かつ順方向電圧降下の小さなＭＯＳ型のダイオードを提供することを目的とする。
【０００６】
【課題を解決するための手段】
前記課題を解決するため、本発明の請求項１にかかる発明においては、ＭＯＳゲートに自己バイアスが印加されるように、以下の手段を用いている。従来のパワーＭＯＳＦＥＴ構造に採用されている半導体領域Ｂと半導体領域Ｄの短絡構造、つまりボディ短絡構造を用いずに、第２の電極Ｅ２とＭＯＳゲートＧの短絡電極を採用している。
【０００７】
前記課題を解決するため、請求項２にかかる発明においては、請求項１の発明の構造に加えて、金属半導体合金層Ｆと半導体領域Ｓ2 により形成されるショットキバリヤ領域ＭS を並列接続となるよう構成しており、請求項１の素子のオン電圧が増大した際に、ショットキバリヤダイオードが導通して、低オン電圧を維持する。
【０００８】
さらに、前記課題を解決するため、請求項３にかかる発明は、請求項２の発明の構造のショットキバリヤ領域に代えて、ＰＮ接合となる接合Ｊ4 を並列接続となるよう構成しており、半導体領域Ｓ2 に少数キャリヤを注入し、大電流下でも低オン電圧を実現できるようにしている。
【００１０】
さらに、請求項４の発明では、請求項１ないし請求項３のいずれかの発明において第２の電極Ｅ2及びゲート電極Ｇを同一金属で一体化構造にしている。
【００１１】
さらに、ダイオードの低オン電圧化を実現するために、請求項５又は請求項６の発明は、請求項１ないし請求項３の発明にかかる半導体ダイオードの更なる低オン電圧化を実現するため、ＭＯＳゲートのしきい値電圧の低減化を図ったものである。以下に、請求項５又は請求項６の発明における低オン電圧化手段について述べる。
【００１２】
請求項５の発明では、ＭＯＳゲート構造のゲート酸化膜内に固定電荷を導入することにより、しきい値電圧が低下する効果を用いている。
【００１３】
また、請求項６の発明では、シリコン（Ｓｉ）結晶面の（１１１）面上にＭＯＳゲートを形成することで、界面準位が増大することにより、しきい値電圧が低下する効果を用いている。
【００１６】
請求項５又は請求項６の発明を、請求項１ないし請求項３の発明のＭＯＳ形ダイオードに応用することにより、更なる低オン電圧化が実現できる。
【００１７】
【発明の特徴および動作原理】
以下に、各請求項にかかる発明の詳細な特徴と動作について説明する。
（請求項１にかかる発明の特徴および動作原理）
請求項１の特徴点は、図１に示すように、従来のパワーＭＯＳＦＥＴ構造に採用されている半導体領域Ｂと半導体領域Ｄの短絡構造を用いないで、第２の電極Ｅ2 とＭＯＳゲート電極Ｇを短絡している点にある。また、ＭＯＳゲートのしきい値電圧を低減している点も特徴である。
【００１８】
次に、この半導体素子の動作原理について説明する。図１において、第１の電極Ｅ1 および第２の電極Ｅ2 間に加える電圧が、接合Ｊ3 を逆バイアスする極性である場合を考察する。この状態においては、半導体領域Ｂと半導体領域Ｄは短絡していないので、印加電圧のほとんどは、これらの領域のつくる接合Ｊ3 の逆バイアス電圧として費やされる。したがって、この接合Ｊ3 と並列接続構成にあるＭＯＳゲート電極Ｇとゲート直下の半導体領域Ｂ表面間にも、電圧が印加されることになる。この印加電圧が小さな間は、ＭＯＳゲート直下の半導体領域Ｂは空乏化しているが、印加電圧がＭＯＳゲートのしきい値電圧以上になると、ゲート直下の半導体領域Ｂ表面に反転層が形成される。その結果、半導体領域Ｓ1 の多数キャリヤがＳ2 を通過し、上記反転層を経由して、逆バイアスの接合Ｊ3 に排出され、導通状態となる。この請求項における半導体素子においては、ＭＯＳゲートのしきい値電圧を低減化させることにより、かなり小さなオン電圧で導通状態にすることができる。
【００１９】
なお、しきい値電圧の低減化手段としては、ゲート酸化膜を薄く形成したり、また、酸化膜半導体界面の不純物密度を低下させる方法がある。さらに、酸化膜半導体界面に半導体領域Ｂと逆の伝導形のイオンを注入しても良い。このイオン注入は、しきい値電圧の調整のために、一般的に行われるものであり、酸化膜半導体界面に注入イオンのピーク密度が生じるようにしている。
【００２０】
次に、上述の極性とは反対方向の電圧を印加した場合の動作について考察する。この場合においては、印加電圧のほとんどは、接合Ｊ2 の逆バイアス電圧として費やされることになり、接合Ｊ3 は順バイアス接合でほんのわずかな電圧しか印加されないことになる。その結果、接合Ｊ3 と並列接続構成にあるＭＯＳゲートとゲート直下の半導体領域Ｂ間にも、電圧はあまり印加されないので、ＭＯＳゲート直下の半導体領域Ｂ表面には、電気的な変化が生じないことになる。したがって、この極性の場合は、逆バイアスの接合Ｊ2 で印加電圧が費やされるだけで、非導通状態となる。
【００２１】
以上のように、請求項１の発明の素子においては、第１の電極Ｅ1 と第２の電極Ｅ2 の端子間に整流作用を有することになる。しかも、従来の同期整流とは異なり、自己バイアスがＭＯＳゲートに加わるようにしているので、ゲート信号が不要となり、２端子動作が可能となる。さらに、しきい値電圧の低減化により、低オン電圧特性が期待でき、多数キャリヤデバイスであるので、高速スイッチングも達成できる。
【００２２】
（請求項２にかかる発明の特徴および動作原理）
請求項２にかかる発明の特徴点は、図２に示すように、請求項１の構造に加えて、金属半導体合金層Ｆと半導体領域Ｓ2 より形成されるショットキバリヤ領域ＭS が並列接続となるように構成し、かつＭＯＳゲート構造を半導体領域Ｄと金属半導体合金層Ｆに及ぶように形成している点にある。さらに、しきい値電圧の低減化を行った上で、請求項１と同様に、第２の電極Ｅ2 、第３の電極Ｅ3 およびＭＯＳゲート電極Ｇを短絡してあり、２端子動作を可能にしている。次に、この半導体素子の動作原理について説明する。
【００２３】
図２において、請求項１の発明にかかる素子と同様に、第１の電極Ｅ1 および第２の電極Ｅ2 間に加える電圧の極性が、接合Ｊ3 が逆バイアス電圧となる場合を考察する。この場合は、前述の通り、順方向導通状態となり、ショットキバリヤ領域ＭS も順方向となる。印加電圧をゲート直下の半導体領域Ｂ表面に反転層が形成されぐらいまで増加させると、半導体領域Ｓ1 の多数キャリヤがＳ2 を通過して、反転層を経由し、逆バイアス接合Ｊ3 に排出され、電流が導通していく。この状態においては、ＭＯＳゲート直下の半導体領域Ｓ2 表面には蓄積層が形成されており、ＭＯＳゲート直下のショットキバリヤ領域ＭS においても、蓄積層の存在により、トンネル効果などにより、リーク的に多少の電流が流れることになる。さらに印加電圧を大きくすると、ＭＯＳゲート直下以外のショットキバリヤも導通するようになり、導通領域が拡大するのでオン抵抗を小さいままに維持することができる。
【００２４】
上記の電圧極性と逆向きの電圧を印加した場合は、請求項１の発明と同様に、ＭＯＳゲート直下の半導体領域Ｂ表面には、電気的な変化が生じることはなく、かつショットキバリヤも逆方向動作となり、非導通状態となる。また、半導体領域Ｓ2 表面上のＭＯＳゲートは、フィールドプレート構造も兼ねるので、ショットキバリヤの接合端の電界を緩和し、耐圧を増大させるように働く。
【００２５】
以上のように、請求項２の発明の素子においても、第１の電極Ｅ1 と第２の電極Ｅ2 の端子間に整流作用を有することになり、自己バイアスがＭＯＳゲートに加わるようにしているので、２端子動作が可能となる。さらに、しきい値電圧の低減化により、低オン電圧特性が期待でき、多数キャリヤデバイスであるので、高速スイッチングも達成できる。
【００２６】
（請求項３にかかる発明の特徴および動作原理）
請求項３の特徴点は、図３に示すように、請求項２の発明におけるショットキバリヤ領域ＭS に代えて、通常のＰＮ接合となる接合Ｊ4 を並列接続となるように形成した点にある。さらに、前記の請求項１および２の発明と同様に、第２の電極Ｅ2 、第３の電極Ｅ3 およびＭＯＳゲート電極Ｇを短絡してある点も特徴となり、２端子動作を可能にしている。次に、この半導体素子の動作原理について説明する。
【００２７】
図３において、請求項１の発明の場合と同様に、第１の電極Ｅ1 および第２の電極Ｅ2 間に加える電圧が、接合Ｊ3 を逆バイアスする極性である場合を考察する。この場合は前述の通り順方向導通状態となり、半導体領域Ｉと半導体領域Ｓ2 により形成される接合Ｊ4 も順方向となる。印加電圧が接合Ｊ4 の導通開始電圧よりも小さい場合の素子の挙動に関しては、図１の構造の素子とまったく同様となり、導通電流は主にＭＯＳゲート直下の半導体領域Ｂの表面に形成される反転層を通過し、これに半導体領域Ｓ2 の表面における蓄積層と半導体領域Ｉとで形成される接合によるトンネル電流が加わる。
【００２８】
印加電圧が接合Ｊ4 の導通開始電圧以上になると、この接合Ｊ4 より少数キャリヤが領域Ｓ2 に注入されて、この半導体領域Ｓ2 に導電率変調効果を生じさせ、通常のＰＮ接合の順方向電圧程度で動作する。さらに、接合Ｊ4 より注入された少数キャリヤは、半導体領域Ｂにも到達しこの半導体領域に蓄積するので、半導体領域Ｂと半導体領域Ｓ2 の作る接合Ｊ2 を順バイアス化させるように働く。したがって、この作用は、半導体領域Ｓ2 の多数キャリヤを領域Ｂへ注入させ、かつ領域Ｄに到達させるように働くので、それぞれエミッタを半導体領域Ｓ2 、ベースを半導体領域Ｂ、コレクタを半導体領域Ｄとする寄生バイポーラトランジスタを動作させることになり、より導通領域が拡大し、大電流下においても低オン抵抗特性が期待できる。
【００２９】
しかしながら、上記の動作においては、接合Ｊ4 から少数キャリヤが注入されるので、順方向から逆方向にスイッチングする場合の逆回復時間の増大が懸念される。請求項３の発明においては、この効果を抑制する目的で、ＭＯＳゲート構造を接合Ｊ4 を形成する半導体領域Ｉまで及ぶように形成し、逆回復状態のデバイスに逆電圧が印加される状態において、ＭＯＳゲート直下の半導体領域Ｓ2 に反転層が形成されるようにしている。この作用により、逆回復状態で順方向状態に注入されて半導体領域Ｂに蓄積しているキャリヤを、ＭＯＳゲート直下の半導体領域Ｓ2 の反転層を経由させて半導体領域Ｉから引き出すことで、逆回復時間の増大を抑制している。
【００３０】
さらに、本発明のダイオードに逆電圧が印加された場合、ＭＯＳゲート直下の半導体領域Ｓ2 に形成される反転層は、半導体領域Ｄと半導体領域Ｂ間を短絡するように動作するので、前述の寄生バイポーラトランジスタの逆方向リーク電流を減少させる効果をもつ。したがって、本発明によれば、逆方向リーク電流の小さな半導体ダイオードを提供できる。
【００３１】
以上のように、請求項３の発明においては、請求項１と同様に、２端子動作が可能であり、さらに少数キャリヤ注入により、大電流下において低オン抵抗化を図ったものである。
【００３３】
（請求項４にかかる発明の特徴及び原理）
請求項１ないし請求項３における発明のダイオードの動作においては、請求項４の発明によって第２の電極Ｅ2及びゲート電極Ｇを同一金属で一体化構造とすることが可能であり、製作の容易さとデバイスの集積化密度の向上が実現できる。
【００３４】
次に請求項５又は請求項６にかかる発明の特徴及び原理について述べるが、これらの手段はそれぞれ異なるが目的は同じであり、ＭＯＳゲートのしきい電圧の低減化にある。
【００３５】
（請求項５にかかる発明の特徴及び原理）
請求項５の発明は、ＭＯＳゲートのしきい値電圧を低減化させるために、ゲート酸化膜内に固定電荷の導入を行うものである。この作用により、ゲート直下の半導体領域にはキャリヤが誘起されて、反転層が容易に形成し、しきい値電圧の低減化が図れる。一般的に採用されているイオン注入によるしきい値電圧の調整方法は、酸化膜半導体界面のドーピングを変化させて行うものであり、注入イオンのピーク密度が酸化膜半導体界面に生じるようにしている。したがって、酸化膜を通して、半導体界面まで達するように深く、かつ比較的高いドーズ量のイオンが注入されるため、ゲート酸化膜の損傷が大きくなる問題がある。
【００３６】
本発明によるゲート酸化膜内への固定電荷の導入は、同様にイオン注入法を用いるが、ゲート酸化膜内に主として固定電荷を形成して、しきい値電圧を低減化するものであり、浅くかつ低ドーズ量のイオン注入を行うものである。したがって、酸化膜半導体界面へのドーピングはほとんどなく、酸化膜の損傷が抑制できる。また、本発明によるゲート酸化膜内の固定電荷の導入によるしきい値電圧の電圧シフト分は、酸化膜内の固定電荷量にほぼ比例するので、しきい値電圧の制御が容易となる。
【００３７】
（請求項６にかかる発明の特徴及び原理）
請求項６の発明は、請求項５の発明の目的と同様に、ＭＯＳゲートのしきい値電圧を低減化にあり、その手段としてＭＯＳゲート構造をシリコン結晶面の（１１１）面上に形成するものである。
【００３８】
シリコンの（１００）面に比べて、（１１１）面上においては、界面準位密度が１桁大きな１０11ｃｍ-2程度になっており、この効果によりしきい値電圧は低下する。
【００３９】
（ＭＯＳゲート材料としてポリシリコンゲートを用いる実施例の特徴）
この実施例は、ＭＯＳゲート材料としてポリシリコンゲートを用い、ポリシリコンゲート内の不純物密度を増大させることにより、ポリシリコンゲートとＭＯＳゲート直下の半導体との仕事関数差が大きくなり、結果的にしきい値電圧の低減化が図れる。
【００４０】
この実施例によるポリシリコンの高不純物密度化は、プロセスの途中に行っても良いが、拡散プロセス終了後にイオン注入と低温アニールにより、主としてポリシリコン部分を再ドーピングする方法で行える。したがって、ポリシリコン部分のみにイオン注入が可能となり、ゲート酸化膜にはまったく損傷を与えない特徴をもつ。さらに、拡散プロセス終了後にしきい値電圧の再調整が簡易に行える特徴もある。
【００４１】
（ＭＯＳゲート材料として金属を用いる実施例の特徴）
この実施例は、ＭＯＳゲート材料として金属を用い、ＭＯＳゲートにおける金属と半導体との仕事関数差が大きくなるような金属材料を用いることにより、しきい値電圧の低減化を図るものである。
【００４２】
以上、請求項５又は請求項６の発明を請求項１ないし請求項３における発明のダイオードに適用することにより、ダイオードを構成するＭＯＳゲートのしきい値電圧が低減されて、更なる低オン電圧化が実現できる。
【００４３】
【実施例】
以下に、各請求項の発明についての具体的な実施例について述べる。
【００４４】
（請求項１の発明に対応する実施例）
図４は、ＭＯＳＦＥＴ構造を用いたダイオードをシリコンの縦形構造で実現した請求項１の発明の一実施例を示す断面構造図である。この図においては、図１における第１の伝導形の半導体領域Ｓ1 ，半導体領域Ｓ2 および半導体領域Ｄが、それぞれＮ伝導形の半導体領域ＮS + 、半導体領域ＮS および半導体領域ＮD + に相当している。また、図１における第２の伝導形の半導体領域である半導体領域Ｂは、Ｐ伝導形の半導体領域ＰB に相当している。なお、図１の第１の電極Ｅ1 は、図４のカソード電極Ｋに相当しており、図１の第２の電極Ｅ2 およびＭＯＳゲート電極Ｇに関しては、図４において一体構造のアノード電極Ａとしている。ただし、図４の実施例においては、セルフアラインプロセスを用いて実施した場合であり、アノード電極Ａとゲート酸化膜SiO2の間に、ポリシリコン層Poly-Si が形成されている。
【００４５】
次にこの実施例のＭＯＳＦＥＴ構造を用いたダイオードの製作について説明する。本発明のデバイスにおいては、逆耐圧に応じて、製作に用いるシリコン基板の不純物密度を選択する必要があるが、この実施例においては、低耐圧で低オン抵抗を実現する場合の製作を例にとり説明する。
【００４６】
製作にあたっては、Ｎ／Ｎ+ のエピタキシャル成長基板を用いる。この基板の抵抗率は、０．０１５Ωｃｍ以下で、厚みは約５００μｍであり、エピタキシャル成長層に関しては、約０．５Ωｃｍ程度で、厚みは約３μｍ程度である。
【００４７】
製作プロセスは、先ずスチーム酸化により、厚み１μｍのフィールド酸化膜を形成し、デバイスの活性領域を形成するために、選択的にフォトリソグラフィ技術により熱酸化膜をエッチングする。続いて、ゲート酸化膜形成のために、ドライ酸化により、膜厚約２００Å程度のゲート酸化膜SiO2を形成し、ＣＶＤによりポリシリコン層Poly-Si を膜厚約１μｍ程度形成する。
【００４８】
次に、通常の縦形ＭＯＳＦＥＴと同様に、ポリシリコンおよびゲート酸化膜を選択的に窓開けし、セルフアラインプロセスにより、半導体領域ＰB および半導体領域ＮD を形成する。この場合、半導体領域ＰB の表面密度は約３×１０18／ｃｍ3 、拡散深さは約２μｍ程度であり、半導体領域ＮD の表面密度は約１０20／ｃｍ3 、拡散深さは約１μｍ程度である。本実施例のプロセスにおいては、ＭＯＳゲートのしきい値電圧を低減する手段として、ゲート酸化膜を２００Å程度に比較的薄く形成すると共に、酸化膜半導体界面の不純物密度を１０17ｃｍ-3程度に低下させている。また、一般的に行われるイオン注入によるしきい値電圧の低減化手段により、酸化膜半導体界面に領域ＰB とは逆伝導形のリンイオンを注入する。さらにしきい値を低下させるためには，ゲート酸化膜を１００Å程度に薄くし，かつ酸化膜半導体界面の不純物密度を１０17ｃｍ-3以下にすることが望まれる。
【００４９】
さらに、注入イオンを活性化し損傷を回復させるため、９５０℃のアニール処理を行った上で、両面に金属を蒸着し電極を形成することにより、図４に示す請求項１の半導体ダイオードが実現する。
【００５０】
次に、この半導体素子の動作について説明する。図４において、カソード電極に対しアノード電極に正電圧が印加された場合は、接合Ｊ3 が逆バイアス電圧となり、この接合Ｊ3 と並列接続構成にあるＭＯＳゲートにも実効的なゲート電圧が印加されることになる。この印加電圧が小さな間は、ＭＯＳゲート直下の半導体領域Ｂは空乏化しているが、印加電圧がＭＯＳゲートのしきい値電圧以上になると、反転層が形成される。その結果、半導体領域ＮS + の多数キャリヤが領域ＮS を通過し、上記反転層を経由して、逆バイアス接合Ｊ3 から排出され、半導体領域ＮD に達して導通状態となる。この実施例の半導体素子においては、ＭＯＳゲートＧのしきい値電圧を低減化させることにより、かなり小さな電圧で導通状態にすることが可能となる。
【００５１】
次に、上述の極性とは反対方向の電圧を印加した場合は、印加電圧のほとんどは、接合Ｊ2 の逆バイアス電圧として費やされることになり、接合Ｊ3 はほんのわずかな順バイアス電圧しか印加されないことになる。その結果、接合Ｊ3と並列接続構成にあるＭＯＳゲートには、電圧があまり印加されないので、ＭＯＳゲート直下の半導体領域Ｂ表面には、電気的な変化を生じないことになる。したがって、この極性の場合は、逆バイアスの接合Ｊ2 で印加電圧が費やされるだけであり、この半導体ダイオードは非導通状態となる。
【００５２】
以上述べたように、図４に示す実施例のデバイスにおいては、アノード電極とカソード電極間に整流作用を有することになる。しかも、従来の同期整流とは異なり、自己バイアスがＭＯＳゲートに加わるようにしているので、ゲート信号が不要となり、アノード電極Ａおよびカソード電極Ｋを用いる２端子動作が可能となる。さらに、しきい値電圧の低減化により、低オン電圧特性が期待でき、多数キャリヤデバイスであるので、高速スイッチングも達成できる。なお、後で図８に関する説明箇所で詳述するが、この実施例のデバイスの周縁部では電極を半導体領域ＰB にオーミックコンタクトさせ、ＰＮ接合ダイオード部を形成しても良い。このＰＮ接合ダイオード部の作用により導通領域が拡大し、大電流下においてもオン抵抗特性の低減が期待できる。
【００５３】
上記実施例は、図５に示すようなトレンチ構造のデバイスにも応用可能であり、リアクティブイオンエッチングを行うことで容易に実現できる。図５の各半導体領域および、動作機構は図４と同様となる。
【００５４】
（請求項２の発明に対応する実施例）
次に請求項２の発明について説明する。図６は、ＭＯＳＦＥＴ構造を用いたダイオードをシリコンの縦形構造で実施した請求項２の発明の実施例を示す断面構造図である。この図においては、図２における第１の伝導形の半導体領域Ｓ1 ，半導体領域Ｓ2 および半導体領域Ｄが、それぞれＮ伝導形の半導体領域ＮS + 、半導体領域ＮS および半導体領域ＮD + に相当している。また、図２における第２の伝導形の半導体領域ＢはＰ伝導形の半導体領域ＰB に相当し、金属半導体合金層Ｆおよびショットキバリヤ領域ＭS に関しては図６においても同一となっている。なお、図２の第１の電極Ｅ1 は、図６のカソード電極Ｋに相当しており、図２の第２の電極Ｅ2 、第３の電極Ｅ3 およびＭＯＳゲート電極Ｇに関しては、図５において一体構造のアノード電極Ａとしている。図６においても、図４の実施例と同様に、セルフアラインプロセスを用いて実施した場合であり、アノード電極とゲート酸化膜SiO2の間に、ポリシリコン層Poly-Si が形成されている。
【００５５】
次にこの実施例のＭＯＳＦＥＴ構造を用いたダイオードの製作について説明する。本実施例においても、製作に用いる基板とセルフアラインプロセスにより半導体領域ＰB および半導体領域ＮD を形成し、その後のＭＯＳゲートのしきい値電圧低減化のために行うイオン注入プロセス及びそのアニール処理までは、請求項１にかかる実施例の場合と同様となる。本実施例においては、次のショットキバリヤ領域ＭS 形成のための、スルーホールのプロセスが追加される。続いて、金属を蒸着し金属材料に応じて適当な温度で熱処理することにより、シリコン界面内に金属半導体合金層Ｆに相当するシリサイド層を形成して、ショットキバリヤ領域ＭS を形成する。また、この行程で各電極も同時に形成され、図２の第２の電極Ｅ2 、第３の電極Ｅ3 およびＭＯＳゲート電極Ｇは、本実施例においては、短絡されて一体構造のアノード電極Ａとなる。
【００５６】
次に、この半導体素子の動作原理について説明する。図６において、請求項１の発明と同様に、第１の電極Ｅ1 および第２の電極Ｅ2 間に加える電圧の極性が、接合Ｊ3 が逆バイアス電圧となる順方向導通状態を考える。この状態においては、ショットキバリヤ領域ＭS も順方向となる。印加電圧をゲート直下の半導体領域ＰB 表面に反転層が形成されぐらいまで増加させると、半導体領域ＮS + の多数キャリヤが半導体領域ＮS を通過し、反転層を経由して、逆バイアスの接合Ｊ3 に排出され、導通状態となる。この状態においては、ＭＯＳゲート直下の半導体領域ＮS 表面には蓄積層が形成されており、ＭＯＳゲート直下のショットキバリヤ領域ＭS においても、蓄積層の存在により、トンネル効果などにより、リーク的に多少の電流が流れている。さらに反転層を通流する電流の密度が増加してその電圧降下が増大することにより、印加電圧が大きくなると、ＭＯＳゲート直下以外のショットキバリヤも導通するようになり、反転層と共に導通領域を形成するので低オン抵抗を維持できる。
【００５７】
上記の電圧極性と逆向きの電圧を印加した場合は、ＭＯＳゲート直下の半導体領域ＰB表面には、電気的な変化が生じることはなく、かつショットキバリヤも逆方向動作となり、非導通状態となる。また、半導体領域ＮS 表面上のＭＯＳゲートは、フィールドプレート構造も兼ねるので、ショットキバリヤの接合端の電界を緩和し、耐圧を増大させるように働く。
【００５８】
以上のように、本発明の請求項２の発明を示す図６の実施例においても、アノードＡとカソードＫ端子間に整流作用を有し、２端子動作が可能であり、低オン電圧特性で高速スイッチングも達成できる。請求項２の発明においても、同様にトレンチ構造のデバイスも実現可能であり、その構造を図７に示す。動作は図６の構造のデバイスと同様であるので、説明を省略する。
【００５９】
（請求項３の発明に対応する実施例）
図８は、ＭＯＳＦＥＴ構造を用いたダイオードをシリコンの縦形構造で実現した請求項３にかかる発明の一実施例を示す断面構造図である。この図においては、図３における第１の伝導形の半導体領域Ｓ1 ，半導体領域Ｓ2 および半導体領域Ｄが、それぞれＮ伝導形の半導体領域ＮS + 、半導体領域ＮS および半導体領域ＮD + に相当している。また、図３における第２の伝導形の半導体領域Ｂおよび半導体領域Ｉは、それぞれＰ伝導形の半導体領域ＰB および半導体領域ＰI に相当している。なお、図３の第１の電極Ｅ1 は、図８のカソード電極Ｋに相当しており、図３の第２の電極Ｅ2 、第３の電極Ｅ3 およびＭＯＳゲート電極Ｇに関しては、図８において一体構造のアノード電極Ａとしている。図８においても、セルフアラインプロセスを用いて実施した場合であり、アノード電極とゲート酸化膜SiO2の間に、ポリシリコン層Poly-Si が形成されている。
【００６０】
次にこの実施例のＭＯＳＦＥＴ構造を用いたダイオードの製作について説明する。本デバイスにおいては、高耐圧ダイオードに好適であるので、高耐圧デバイスの実施例の場合について説明する。
【００６１】
製作にあたっては、Ｎ／Ｎ+ のエピタキシャル成長基板を用いる。この基板の抵抗率は、０．０１５Ωｃｍ以下で、厚みは約５００μｍであり、エピタキシャル成長層に関しては、抵抗率は数Ωｃｍ程度で、厚みは数１０μｍ程度である。
【００６２】
製作プロセスは、先ずスチーム酸化により酸化膜を形成し、領域ＰI を選択的に形成するため、フォトリソグラフィ技術により熱酸化膜をエッチングする。これに続くプロセスは、請求項１の発明と同様となるが、半導体領域ＰB の拡散深さは、高耐圧化のために、耐圧に応じて深さを調整し、数μｍ程度に形成する必要がある。さらに、高電圧が印加する素子の逆方向において、ゲート酸化膜に高電圧が印加されないように、半導体領域ＰB と半導体領域ＰI の間隔を調整する必要が生じる。また、デバイスの末端の接合においては、フィールドプレート構造およびガードリング構造などの高耐圧化対策を施す必要がある。
【００６３】
その他のプロセスは、請求項１の発明とほぼ同様であり、電極形成後、図８に示す請求項３における実施例が実現できる。図８の実施例においても、図３の第２の電極Ｅ2 、第３の電極Ｅ3 およびＭＯＳゲート電極Ｇに関しては、一体構造のアノード電極Ａとしている。次に、この半導体ダイオードの動作について説明する。
【００６４】
図８において、カソード電極に対しアノード電極に正の極性で、かつ印加電圧の大きさが接合Ｊ4 の導通開始電圧よりも小さい場合の素子の挙動に関しては、前述の請求項１の図４の実施例と全く同様となり、導通電流は主にＭＯＳゲート直下の半導体領域ＰB の表面に形成される反転層を通過し、これに半導体領域ＮS の表面に形成された蓄積層と半導体領域ＰI の作る接合によるトンネル電流が加わる。その反転層を通流する電流の密度の大幅な増加などによる電圧降下の増大で、印加電圧が接合Ｊ4 の導通開始電圧以上になると、この接合Ｊ4 より少数キャリヤの正孔が半導体領域ＮS に注入されて、この半導体領域に導電率変調効果を生じさせる。さらに、接合Ｊ4 より注入された正孔は、半導体領域ＰB にも到達しこの半導体領域に蓄積するので、半導体領域ＰB と半導体領域ＮS の作る接合Ｊ2 を順バイアス化させるように働く。
【００６５】
したがって、この作用は、半導体領域ＮS の多数キャリヤを半導体領域ＰB へ注入させ、かつ半導体領域ＮD + に到達させるように働くので、それぞれエミッタを半導体領域ＮS 、ベースを半導体領域ＰB 、コレクタを半導体領域ＮD + とする寄生ＮＰＮトランジスタを動作させることになり、より導通領域が拡大し、大電流下においてもオン抵抗特性の低減が期待できる。
【００６６】
また、前述した通り順方向から逆方向にスイッチングする場合の逆回復時間の増大を抑制する目的で、ＭＯＳゲート構造は接合Ｊ4 を形成する半導体領域ＰI まで及ぶように形成され、逆回復状態でデバイスに逆電圧が印加される状態において、ＭＯＳゲート直下の半導体領域ＮS にＰ形反転層が形成されるようにしている。この作用により、逆回復状態で順方向状態に注入されて半導体領域ＰB に蓄積しているキャリヤを、ＭＯＳゲート直下のＰ形反転層を経由させて半導体領域ＰI から引き出すことで、逆回復時間の増大を抑制できる。
【００６７】
さらに、本発明のダイオードに逆電圧が印加される場合に形成されるＭＯＳゲート直下の半導体領域ＮS 表面のＰ形反転層は、前述の寄生ＮＰＮトランジスタの半導体領域ＮD + と半導体領域ＰB で構成される接合を短絡するように動作して、キャリアの注入を阻止するので、逆方向リーク電流を低減化する作用もある。
【００６８】
逆方向の高電圧印加状態においては、接合Ｊ2 およびＪ4 からのびる空乏層がゲート酸化膜に高電圧が印加されないように振る舞うことになる。以上のように、図８に示した実施例の素子においては、前述の実施例と同様に、アノード電極Ａおよびカソード電極Ｋを用いる２端子動作でかつ低オン電圧特性を有する整流作用が期待でき、ＰＮ接合からの半導体領域ＮS への正孔注入より、高電流状態においても低オン電圧が期待できる。上記の実施例は、図９および図１０の様な実施例のトレンチ構造のデバイスにも応用可能であり、リアクティブイオンエッチングを行うことで容易に実現できる。図９および図１０の各半導体領域および動作機構は、図８と同様となるので、説明を省略する。
【００６９】
以上の実施例におけるダイオード構造は、いずれも縦形構造の場合について述べているが、図１１に示すように、集積回路などに容易に応用可能な横形デバイスも実現できる。この横形ダイオード構造においては、半導体領域Ｄも半導体領域Ｓ1 も半導体基板領域Ｂの一部分を挟んで半導体基板領域Ｂの一方の面側に存在し、第１の電極Ｅ1 、第２の電極Ｅ2 及びＭＯＳゲート電極Ｇも半導体基板の一方の面側に存在する。
【００７０】
図１２、図１３及び図１４は、それぞれ請求項１ないし請求項３における発明の２重拡散ＭＯＳＦＥＴ構造を用いたダイオードを、シリコンの横形構造で実現した実施例であり、それぞれ縦形構造で実施した図４、図６及び図８の横形化に相当する。これらの原理及び特徴については、それぞれの縦形構造のものとまったく同様であるので、説明は省略する。なお、図１２ないし図１４の実施例においては、それぞれ図４、図６及び図８で用いた記号と同一の記号については相当する部材を示す。さらに、図１２ないし図１４の実施例は、それぞれ図５、図７及び図９の実施例と同様に、トレンチゲート構造の採用も可能である。
【００７１】
次に、図１５により本発明を横型ＭＯＳＦＥＴ構造に適用した一例について述べる。同図は、通常の横形ＭＯＳＦＥＴ構造を用いたダイオードをシリコンで実現した断面構造図である。この図においては、図１１における半導体基板領域Ｂが半導体領域ＰB 、これとは逆の伝導形の半導体領域Ｓ1 及び半導体領域Ｄが、それぞれ半導体領域ＮS 及び半導体領域ＮD に相当している。この実施例においてはＮB + を基板領域とするＰ／Ｎ+ エピタキシャル成長基板を用いているが、Ｐ基板及びＮ基板上に拡散させたＰウエル層上に形成しても良い。
【００７２】
図１１の電極Ｅ1 は図１５のカソード電極Ｋに相当し、図１１の電極Ｅ2 及びＭＯＳゲート電極Ｇに関しては、図１５においても一体構造のアノード電極Ａとしている。また、このＭＯＳゲートはポリシリコンゲートとなっている。
【００７３】
この実施例のＭＯＳＦＥＴ構造を用いたダイオードの製作について説明する。最初の工程として、基板を熱酸化し、フィールド酸化膜を形成する。次に、フォトリソグラフィにより、ゲート酸化部に相当するフィールド酸化膜を除去し、ドライ酸化により数１００Å程度のゲート酸化膜を形成する。続いて、低圧ＣＶＤによりポリシリコンを堆積する。さらに、セルフアラインプロセスにより、ＭＯＳＦＥＴのソース及びドレイン領域に相当する領域のポリシリコン及びゲート酸化膜を除去し、イオン注入プロセス及びアニール拡散によりＮ形領域を形成する。次に、プラズマＣＶＤにより酸化膜を堆積し、さらに、ポリシリコンゲートとアノード電極のみが短絡されるように、フォトリソグラフィにより、堆積させた酸化膜を選択エッチングする。次に、電極を形成することにより、図１５の実施例が実現される。図１５の実施例の半導体ダイオードにおいては、２重拡散することなく、一度の拡散工程でデバイスが実現できるのが特徴である。この半導体ダイオードの動作原理は、請求項１に含まれる図４に示した実施例と同様であるので、説明を省略する。
【００７４】
以上の各請求項１ないし請求項３の発明に関しては、請求項４の発明による第２電極Ｅ2 とゲート電極Ｇとの一体化構造を適用した実施例となっている。
【００７５】
次に請求項５又は請求項６の発明に対応する実施例について述べる。前述のとおり、請求項５又は請求項６の発明の目的は、請求項１ないし請求項３の発明による半導体ダイオードの更なる低オン電圧化を実現するため、ＭＯＳゲートのしきい値電圧の低減化を図ったものである。これらの発明については、請求項１ないし請求項３の発明のいずれにもそれぞれ適用できる。
【００７６】
（請求項５の発明に対応する実施例）
請求項５の発明によるＭＯＳゲートのしきい値電圧の低減化方法は、ゲート酸化膜内に固定電荷の導入を行うものである。この作用により、ゲート直下の半導体領域にはキャリヤが誘起されて、反転層が容易に形成され、しきい値電圧の低減化が図れる。この具体的な方法としては、制御性の点からイオン注入法が好適である。
【００７７】
次に、請求項５の発明に対応する一実施例について説明する。この請求項５の発明は、請求項１ないし請求項３の発明のいずれにも適用させることができるが、この実施例においては、請求項１の発明に適用する場合について説明する。
【００７８】
固定電荷導入前のプロセスは、請求項１の発明と同様に、ポリシリコン及びゲート酸化膜を選択的に窓開けし、次にセルファラインプロセスにより半導体領域ＰB 及び半導体領域ＮD を形成し、さらにコンタクトホール形成まで行う。
【００７９】
請求項１の発明においては、ゲート直下にキャリヤを電子とする反転層を形成するので、しきい値電圧の低減化には固定電荷として正電荷が必要となり、本実施例においては、正電荷の例としてリンイオン（Ｐ+ ）を導入する場合について説明する。さらに、容易にゲート酸化膜内に固定電荷が形成できるように、ポリシリコンゲート層の厚みを約０．３μｍ程度と比較的薄く形成した場合を例にとり説明する。なお、他のプロセス条件については、実施例１と同様になる。この構造にリンイオンを注入する場合は、酸化膜のイオン注入よる損傷を避け、かつ酸化膜半導体界面へのドーピングを抑制するため、主としてポリシリコンと酸化膜領域にイオンが停止するように注入する。しかも、しきい値電圧の低減化の可能なイオン注入条件（加速電圧、ドーズ量）で行う必要がある。
【００８０】
したがって、本実施例においては、ポリシリコン及びゲート酸化膜領域におけるガウス分布で表現されるリンイオンの注入分布において、そのピーク密度ＮPEAKを与える位置がポリシリコンの表面から約０．１μｍであり、その密度が約２×１０20ｃｍ-3となるように、加速電圧ＥA を８０ｋｅＶ、ドーズ量ＳＴを２×１０15ｃｍ-2程度となるように設定する。このイオン注入条件においては、そのピーク密度はポリシリコン内に存在し、かつ酸化膜内のリンイオンのドーズ量は約１０11ｃｍ-2程度と比較的小さくなるので、酸化膜の劣化が抑制できる。また、酸化膜半導体界面のイオン注入密度は、半導体領域ＰB の不純物密度よりも一桁程度低くなるので、ドーピング効果は小さい。さらに、このイオン注入条件によるしきい値電圧の電圧シフト分は、ゲート酸化膜内のイオン量でほぼ決定され、結果的にしきい値電圧は０．１Ｖ程度が期待できる。
【００８１】
しきい値電圧低減化のためのイオン注入後、比較的低温の９５０℃程度で約３０分間熱処理することにより、イオンの拡散を抑制しながら、注入イオンの活性化とイオン注入による酸化膜の損傷の回復を行う。このプロセスに続いて、電極形成を行えば、請求項５の発明を適用した非常にオン電圧の低いダイオードが実現できる。
【００８２】
本実施例においては、主として酸化膜内に固定電荷を導入するしきい値電圧の低減化の方法について述べたが、勿論、一般的に行われている酸化膜半導体界面に注入イオンのピーク密度が生じるように行うイオン注入法と併用しても良い。また、本実施例においては、ポリシリコンの厚みを０．３μｍ及び酸化膜を０．０５μｍの場合について示したが、勿論、これらの厚みを変えても、さらにポリシリコンを除去し酸化膜に直接イオン注入を行っても、最適なイオン注入条件を適宜選択すことにより実現可能となる。
【００８３】
なお、本実施例においては、正電荷の例としてリンイオンの場合について説明したが、他の正イオンを用いても良い。ただし、デバイスの信頼性の点から、しきい値電圧の変動を少なくするために、質量が大きくかつ拡散係数の小さなイオンが望ましい。なお、上記実施例のダイオードにおける各領域の伝導形を逆にしたデバイスも実現できるが、その場合は、しきい値電圧の低減化のために必要な固定電荷は負電荷となる。
【００８４】
（請求項６の発明に対応する実施例）
請求項６の発明によるＭＯＳゲートのしきい値電圧の低減化方法は、ＭＯＳゲート構造を界面準位の大きいシリコン結晶表面の（１１１）面に形成することであり、界面準位密度が大きいほど、しきい値電圧が低下する効果を用いる。シリコンの（１００）面の界面準位密度は５×１０10ｃｍ-2程度であり、（１１１）面においては、１桁大きい５×１０11ｃｍ-2程度となる。
【００８５】
本請求項６の発明の実施に当たっては、ＭＯＳゲート構造を形成する結晶面が（１１１）面になるように、基板の結晶面を指定することが重要となり、請求項１ないし請求項３のいずれの発明に対しても応用可能となる。本発明における実施例を示す図４のように、基板表面にＭＯＳゲート構造を形成する場合には、基板表面は（１１１）面となる。また、本発明における実施例を示す図５のトレンチゲートのような基板表面に対して垂直な面を（１１１）面として、ＭＯＳゲート構造を形成する場合は、基板表面は（１１０）面になるように指定する必要がある。
【００８６】
請求項１の実施例における図４のデバイスのプロセスを（１００）面及び（１１１）面に行った場合に関して、それぞれしきい値電圧の理論値を比較すると、（１００）面においては約０．６５Ｖ、（１１１）面においては０．２３Ｖとなり、しきい値電圧の低減化には（１１１）面が有効となる。
【００８７】
本実施例においては、ＭＯＳゲートを（１１１）面に形成したが、勿論（１００）面に形成し、薄いゲート酸化膜などの手段の採用によって、他のしきい値電圧の低減化対策を施しても良い。
【００８８】
（ＭＯＳゲートのゲート電極材料としてポリシリコンを用いる実施例）
このＭＯＳゲートのしきい値電圧の低減化方法は、ＭＯＳゲートのゲート電極材料としてポリシリコンを用いる場合であり、ポリシリコン内の不純物密度を増大させることにより、ポリシリコンゲートと半導体との仕事関数差を大きくして、しきい値電圧の低下を図るものである。この発明も請求項１ないし請求項３のいずれの発明に対しても適用可能である。
【００８９】
最初に、請求項１の発明の実施例における図４のダイオードにこの実施例を適用した場合について述べる。このポリシリコンの高不純物密度化は、拡散プロセスと同時に行っても良いが、耐圧及びチャネル抵抗などの特性に悪影響を与えないために、不純物プロファイルを変化させないように、拡散プロセス終了後にイオン注入と低温アニールにより行う方が望ましい。また、先行モニタを前記プロセスに投入して、しきい値電圧を評価し、再度このプロセスを用いることにより、しきい電圧の再調整も可能となる。
【００９０】
本実施例においても、デバイス製作に用いる基板、及びポリシリコンを用いたセルフアラインプロセスによる半導体領域ＰB 及びＮD 形成のプロセスまでは、図４に示されたダイオードの実施例と同様となる。ただし、ポリシリコン層全体にわたって不純物密度を一様にするため、ポリシリコン層の厚みは比較的薄い方が望ましい。したがって、本実施例においては、この厚みを０．５μｍ程度とする。
【００９１】
次に、しきい値電圧の低減化のためのプロセスについて説明する。請求項１の発明にかかる図４の実施例においては、ポリシリコンゲートとＭＯＳゲート直下の半導体領域ＰB の仕事関数差を大きくするためには、ポリシリコンゲート内にＮ形の不純物を導入する必要がある。本実施例においては、その不純物としてリンをイオン注入で導入する。ここで、ドーズ量はデバイス内部のプロファイルに応じて、ポリシリコン内の平均密度が１０20ｃｍ-3から１０21ｃｍ-3程度になるように設定し、かつ加速電圧を１００ｋｅＶ程度とする。
【００９２】
この条件では、注入イオンのピーク密度を与える射影飛程は０．１３μｍ程度で、分布の広がりを与える射影分散は０．０６μｍ程度となるので、ポリシリコンの表面から０．２μｍ程度のところまでリンイオンが注入されることになる。したがって、ゲート酸化膜には注入イオンが到達せず、酸化膜の損傷はほとんど無い。
【００９３】
次に、ポリシリコン全体の不純物密度を一様にするため、９５０°Ｃ程度の温度でアニール拡散を行う。このプロセスにより、請求項１の実施例にかかる図４のダイオードにおける半導体領域ＮD + の深さは前述のとおり、１μｍ程度と深くなっており、チャネルが形成される領域には及ぶことがないので、チャネル抵抗や耐圧などの特性に悪影響を与えない。
【００９４】
次に、請求項１の実施例にかかる図４のダイオードにおける不純物プロファイル及びゲート酸化膜の膜厚が２００Åのデバイスを例にとり、ポリシリコン内部の平均不純物密度を変化させた場合のしきい値電圧の理論値を比較する。ただし、この場合はＭＯＳゲートを（１１１）面に形成する場合を想定し、界面準位密度を５×１０11ｃｍ-2と仮定している。計算結果は、ポリシリコンの平均不純物密度が１０20ｃｍ-3のしきい値電圧の理論値は、０．２０３Ｖ程度となり、ポリシリコンの平均不純物密度が１０21ｃｍ-3においては、０．１４３Ｖ程度となる。したがって、ポリシリコンの平均不純物密度が高い程、しきい値電圧を低減できる。
【００９５】
この実施例は、請求項２又は請求項３の発明のいずれにも応用可能であるが、請求項２及び請求項３のように、シリコン表面にショットキバリヤ及びＰ形拡散層が露出する場合は、これらの形成される領域をあらかじめ酸化膜などにより、マスクした上でイオン注入を行う必要がある。
【００９６】
本実施例においては、リンを用いているが、Ｎ形であれば他の不純物でも良い。Ｎチャネルを形成する場合について述べたが、Ｐチャネルでも勿論良く、この場合にはポリシリコンゲートの伝導形もＰ形にする必要がある。
【００９７】
（ＭＯＳゲートの電極材料として金属を用いる実施例）
このＭＯＳゲートのしきい値電圧の低減化の方法は、ＭＯＳゲートの電極材料として金属を用いる場合であり、金属と半導体との仕事関数差が大きくなるような金属材料を選択して、しきい値電圧の低下を図るものである。この発明も請求項１ないし請求項３のいずれの発明に対しても適用可能であり、最終段階の電極形成プロセスで実施すれば良い。
【００９８】
この方法の重要な点は、反転層の導電形に合わせて、ＭＯＳゲートの金属の仕事関数の大小を決定するということである。
【００９９】
ＭＯＳゲート直下の半導体領域がＰ形でＮ形反転層を形成する場合は、金属の仕事関数が小さな金属、例えば、チタン（Ｔｉ）、クロム（Ｃｒ）及びアルミニウム（Ａｌ）などを選択することにより、半導体との仕事関数差が大きくなり、しきい値電圧の低減が可能となる。逆に、ＭＯＳゲート直下の半導体領域がＮ形でＰ形反転層を形成する場合は、金属の仕事関数が大きな金属、例えば、プラチナ（Ｐｔ）、パラジウム（Ｐｄ）及びニッケル（Ｎｉ）などを選択する必要がある。金属材料としては、上記以外にも多数存在するが、上記の金属のように、化学的に安定な金属が望ましい。これら金属の形成には、通常のスパッタリング装置、あるいは電子ビーム蒸着装置などが用いられる。
【０１００】
この実施例を、請求項２の発明にかかる実施例を示す図６及び図７のダイオードに応用する場合は、電極としてＭＯＳゲート、オーミック電極及びショットキバリヤ金属を兼ねた一つの電極材料で実現できることは言うまでもない。
【０１０１】
以上のように、請求項５又は請求項６の発明は、いずれもＭＯＳゲートのしきい値電圧を低減化するものであり、これらを請求項１ないし請求項３の発明のダイオードに適用することにより、順方向導通開始電圧を０Ｖに限りなく近づけることができ、理想ダイオードに近い特性が期待できる。
【０１０２】
以上、各請求項の発明について言及したが、これらの各実施例を組み合わせた構成からなるデバイスも実現可能であり、各実施例のデバイスの導電形を逆にしたデバイスも同様にして容易に実現できる。
【０１０３】
【発明の効果】
以上述べたように、本発明によれば、従来の半導体ダイオードに比べて順方向電圧降下の小さいＭＯＳＦＥＴ構造を用いた２端子形の高速動作可能な半導体ダイオードを得ることができる。
【図面の簡単な説明】
【図１】請求項１の発明におけるＭＯＳＦＥＴ構造を用いた２端子形の半導体ダイオードの基本的説明を行うための図面である。
【図２】請求項２の発明におけるＭＯＳＦＥＴ構造とショットキバリヤの並列構成の２端子形の半導体ダイオードの基本的説明を行うための図面である。
【図３】請求項３の発明におけるＭＯＳＦＥＴ構造とＰＮ接合の並列構成の２端子形の半導体ダイオードの基本的説明を行うための図面である。
【図４】請求項１の発明におけるＭＯＳＦＥＴ構造を用いた２端子形の半導体ダイオードの一実施例を示す図面である。
【図５】請求項１の発明におけるＭＯＳＦＥＴ構造を用いた２端子形の半導体ダイオードにおけるトレンチ構造の一実施例を示す図面である。
【図６】請求項２の発明におけるＭＯＳＦＥＴ構造とショットキバリヤの並列構成の２端子形の半導体ダイオードの一実施例を示す図面である。
【図７】請求項２の発明におけるＭＯＳＦＥＴ構造とショットキバリヤの並列構成の２端子形の半導体ダイオードにおけるトレンチ構造の一実施例を示す図面である。
【図８】請求項３の発明におけるＭＯＳＦＥＴ構造とＰＮ接合の並列構成の２端子形の半導体ダイオードの一実施例を示す図面である。
【図９】請求項３の発明におけるＭＯＳＦＥＴ構造とＰＮ接合の並列構成の２端子形の半導体ダイオードにおけるトレンチ構造の一実施例を示す図面である。
【図１０】請求項３の発明におけるＭＯＳＦＥＴ構造とＰＮ接合の並列構成の２端子形の半導体ダイオードにおけるトレンチ構造の他の一実施例を示す図面である。
【図１１】横型ＭＯＳＦＥＴ構造を用いた２端子形の半導体ダイオードの基本的説明を行うための図面である。
【図１２】請求項１の発明におけるＭＯＳＦＥＴ構造を用いた２端子形の半導体ダイオードの横形構造への一実施例を示す図面である。
【図１３】請求項２の発明におけるＭＯＳＦＥＴ構造とショットキバリヤの並列構成の２端子形の半導体ダイオードの横形構造への一実施例を示す図面である。
【図１４】請求項３の発明におけるＭＯＳＦＥＴ構造とＰＮ接合の並列構成の２端子形の半導体ダイオードの横形構造への一実施例を示す図面である。
【図１５】横型ＭＯＳＦＥＴ構造を用いた２端子形の半導体ダイオードの一例を示す図面である。
【符号の説明】
Ｓ1 ，Ｓ2 ，Ｄ・・・第１の伝導形の半導体領域
（図４以降においては、順に、ＮS+ ，ＮS ，ＮD + に相当）
Ｂ，Ｉ・・・第１の伝導形とは逆の第２の伝導形の半導体領域
（図４以降においては、順にＰB ，ＰI に相当）
Ｆ・・・金属半導体合金層（図６以降は、シリサイド層）
ＭS ・・・ショットキバリヤ領域
Ｅ1 ・・・半導体領域Ｓ1 に設けた電極
Ｅ2 ・・・半導体領域Ｄに設けた電極
Ａ・・・アノード電極
Ｋ・・・カソード電極
Ｇ・・・ＭＯＳゲートの電極
ＮB + ・・・Ｐ／Ｎ+ エピタキシャル成長基板の基板領域
【図１】
0003673334.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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