(57)【特許請求の範囲】
【請求項１】
複数のフラッシュセルにデータを記憶させるためにフラッシュメモリデバイスを作動する方法であって、
フラッシュメモリデバイスのリークのあるフラッシュセルを検知及び修復する動作を開始させるステップを含み、リークのあるフラッシュセルの検知及び修復動作は、
フラッシュセルを読み出し、該フラッシュセルの電流を測定し、
該電流を基準電流レベルと比較し、
電流が基準電流レベルより大きければ該フラッシュセルにリークがあると判定し（４１６；４１８）、
リークがあるとの判定に応答して該フラッシュセルの修復動作を開始させ、
該フラッシュセルに修復パルスを印加し（３２６）、
該フラッシュセルの電流を基準電流レベル（４１６）と比較して該フラッシュセルにリークがあるか否かを判定し、
修復パルスの印加とリークがあるか否かの判定ステップとを反復し、
リークがないと判定されれば修復動作を停止するステップより成り、
フラッシュセルの検知及び修復動作は、１またはそれ以上の選択された信号をフラッシュメモリデバイスの外部のソース（１０５）からフラッシュメモリデバイスへ、書き込みまたは出力機能が不作動状態にある時もしくはフラッシュメモリデバイスが不作動状態にある時ソースが選択する時点で結合することにより開始され、
フラッシュセルにリークがあると判定される度にカウンタがインクリメントされ、修復が終了した後、フラッシュセルに印加された修復パルスの数が所定の数より大きければ該フラッシュセルが不良であると判定される（３２２；３２４）ことを特徴とするフラッシュメモリデバイスの作動方法。
【請求項２】
動作を開始させるステップは、超電圧をフラッシュメモリデバイスの選択されたピンまたはアドレス線に結合することにより、フラッシュメモリデバイスのリークのあるフラッシュセルの検知及び修復動作を開始させるステップより成る請求項１の方法。
【請求項３】
動作を開始させるステップは、選択された複数のインターフェイス信号をフラッシュメモリデバイスに結合することにより、フラッシュメモリデバイスのリークのあるフラッシュセルの検知及び修復動作を開始させるステップより成る請求項１の方法。
【請求項４】
動作を開始させるステップは、書き込みイネーブル信号、チップイネーブル信号及び出力イネーブル信号をフラッシュメモリデバイスに結合することにより、フラッシュメモリデバイスのリークのあるフラッシュセルの検知及び修復動作を開始させるステップより成る請求項３の方法。
【請求項５】
動作を開始させるステップは、クロックに従って規則的インターバルでフラッシュメモリデバイスのリークのあるフラッシュセルの検知及び修復動作を開始させるステップより成る請求項１の方法。
【請求項６】
動作を開始させるステップは、クロックに従って２４時間毎にフラッシュメモリデバイスのリークのあるフラッシュセルの検知及び修復動作を開始させるステップより成る請求項５の方法。
【請求項７】
動作を開始させるステップは、インターフェイス信号をフラッシュメモリデバイスに結合することにより、フラッシュメモリデバイスのリークのあるフラッシュセルの検知及び修復動作を開始させるステップより成る請求項１の方法。
【請求項８】
動作を開始させるステップは、リセット／パワーダウン信号をフラッシュメモリデバイスに結合することにより、フラッシュメモリデバイスのリークのあるフラッシュセルの検知及び修復動作を開始させるステップより成る請求項７の方法。
【請求項９】
動作を開始させるステップは、フラッシュメモリデバイスのピンに選択された時系列の電圧を印加することにより、フラッシュメモリデバイスのリークのあるフラッシュセルの検知及び修復動作を開始させるステップより成る請求項１の方法。
【請求項１０】
動作を開始させるステップは、フラッシュメモリのデータ線にコマンドを結合することにより、フラッシュメモリデバイスのリークのあるフラッシュセルの検知及び修復動作を開始させるステップより成る請求項１の方法。
【請求項１１】
動作を開始させるステップは、フラッシュメモリデバイスのデータ線にコマンドを結合し、フラッシュメモリデバイスに結合された書き込みイネーブル信号の立ち上がりエッジでそのコマンドをラッチすることにより、フラッシュメモリデバイスのリークのあるフラッシュセルの検知及び修復動作を開始させるステップより成る請求項１０の方法。
【請求項１２】
動作を開始させるステップは、フラッシュメモリデバイスのリーク検知及び修復ピンにリーク検知及び修復信号を結合することにより、フラッシュメモリデバイスのリークのあるフラッシュセルの検知及び修復動作を開始させるステップより成る請求項１の方法。
【請求項１３】
動作を開始させるステップは、入出力サブシステムから受信する信号に応じてフラッシュメモリデバイスのリークのあるフラッシュセルの検知及び修復動作を開始させるステップより成る請求項１の方法。
【請求項１４】
動作を開始させるステップはさらに、
フラッシュメモリデバイスの各フラッシュセルについて、
フラッシュセルを読み出して読み出し信号を発生させ、
読み出した信号を第１の基準信号と比較してフラッシュセルに記憶されたデータを指示させ、
読み出した信号を第２の基準信号と比較してフラッシュセルのリークの存否を指示させ、
フラッシュセルにリークがあれば修復信号を印加するステップより成る請求項１の方法。
【発明の詳細な説明】
【０００１】
【発明の分野】
本発明は、一般的に、メモリデバイスに関し、さらに詳細には、外部トリガーによるフラッシュメモリデバイスのリーク検知及びその修復に関する。
【０００２】
【背景】
フラッシュセルのアレイを有する電気的消去及び書き込み可能なリードオンリーメモリデバイス（フラッシュＥＥＰＲＯＭまたはフラッシュメモリデバイスとも呼ばれる）は、多種多様な電気装置に用いられている。フラッシュメモリデバイスは、集積回路として形成されるのが一般的である。フローティングゲート・トランジスタメモリセルとも呼ばれる従来のフラッシュセルは、電界効果トランジスタと同様に、基板のソース・ドレイン間にチャンネル領域があり、そのチャンネル領域の上方にはコントロールゲートがある。このフラッシュセルはさらに、コントロールゲートとチャンネル領域の間にフローティングゲートを有する。フローティングゲートは、チャンネル領域からゲート酸化物層により分離されており、また、コントロールゲートは、インターポリ誘電体層によりフローティングゲートから分離されている。コントロールゲートとフローティングゲートは共に、ドープトポリシリコンにより形成されている。フローティングゲートは、浮動状態または電気的隔離状態にある。フラッシュメモリデバイスは多数のフラッシュセルのアレイより成り、各フラッシュセルの制御ゲートはワード線に、またドレインはビット線に接続されて、これらのフラッシュセルはワード線とビット線の交点に格子状に配置されている。
【０００３】
フラッシュセルは、コントロールゲートに約１０ボルト、ドレインに５乃至７ボルトの電圧を印加し、ソースと基板をアースに接続して、ホットエレクトロンをチャンネル領域からゲート酸化物を介してフローティングゲートへ注入することにより書き込みを行う。コントロールゲートの電圧は、書き込み後フローティングゲートに存在する電荷の量を決定する。この電荷は、フラッシュセルがソース・ドレイン間に電流を導通させるためにコントロールゲートに印加しなければならない電圧を決定することにより、チャンネル領域の電流に影響を与える。この電圧は、フラッシュセルのしきい電圧と呼ばれ、フラッシュセルに記憶されるデータを物理的に表わすものである。フローティングゲートの電荷が増加すると、しきい電圧が増加する。
【０００４】
フラッシュメモリデバイスの１種に、マルチビットまたはマルチステートフラッシュセルのアレイより成るものがある。マルチステートフラッシュセルは、普通のフラッシュセルと同じ構造を有し、単一セル内に複数ビットのデータを記憶できる。マルチビットまたはマルチステートフラッシュセルは、ある電圧範囲に亘る複数の異なるしきい電圧レベルを有する。これらのしきい電圧レベルはそれぞれ一組のデータビットに対応し、ビット数はマルチステートフラッシュセルに記憶可能なデータ量を表わす。
【０００５】
従来型フラッシュメモリデバイスへのデータの記憶は、それ以前に消去したフラッシュセルに書き込むことにより行う。フラッシュセルの消去は、コントロールゲートに約−１０ボルト、ソースに５ボルトの電圧を印加し、基板をアースに接続して、ドレインを浮動状態にすることにより行う。別の消去方法として、コントロールゲートをアースに接続し、ソースに１２ボルトの電圧を印加する。フローティングゲートの電子は、ファウラ−ノードハイム・トンネリング効果によりゲート酸化物を通ってソースへ誘導されるため、フローティングゲートの電荷が減少し、フラッシュセルのしきい電圧が減少する。フラッシュメモリデバイスのアレイ状のフラッシュセルは複数のブロックに分けられているが、各ブロックのセルは一括消去できる。
【０００６】
フラッシュセルの読み出しは、コントロールゲートに約５ボルト、ドレインに約１ボルトの電圧を印加し、ソースと基板をアースに接続することにより行う。フラッシュセルは導通状態となり、フラッシュセルに記憶されたデータを知るためにセルを流れる電流が検知される。この電流は電圧に変換され、この電圧がセンスアンプにおいて１またはそれ以上の基準電圧と比較されて、フラッシュセルの状態が判定される。読み出し中にフラッシュセルを流れる電流は、フローティングゲートに蓄積された電荷量により異なる。
【０００７】
データを記憶するフラッシュメモリデバイスの容量は、各集積回路のフラッシュセルのサイズを減少し、フラッシュセルの数を増加することにより、徐々に増加する。フラッシュセルのサイズを減少すると、これらのセルはリークに弱くなる。リークは、フラッシュセルのフローティングゲートから電荷が失われる望ましくない現象であり、幾つかの理由のうちの１つで生じる。データ保持能力は、フラッシュメモリデバイスの１０年乃至１００年の動作寿命の間、電荷がフローティングゲートから徐々にドリフトするため劣化する。例えば温度のようなフラッシュメモリデバイスの動作環境条件は、リークに影響を与える。このリークは、フラッシュセルが以下の態様でじょう乱を受けると生じることがある。フラッシュセルは、書き込み、消去または読み出し中に、ワード線またはビット線もしくはその両方が正または負の方向に増加する電圧に結合されることがある。同じワード線またはビット線に接続された隣接のフラッシュセルもその増加する電圧を受けるが、この電圧が隣接のフラッシュセルのコントロールゲート、ドレイン及びソースの間の電圧差にじょう乱を与えることがある。このじょう乱により、隣接するフラッシュセルの一部のフローティングゲートから電荷がリークする。アレイ構造により、複数サイクルの書き込みまたは１つのブロックのフラッシュセルの消去がそのアレイの異なるブロックのセルにリークを発生させることがある。書き込み済みフラッシュセルにその寿命に亘って十分なリークが発生すると、そのセルは読み出しを行うと消去と指示される状態に徐々に移行する。これをビット不良と呼ぶ。フラッシュセルがますます小さくなり、シリコンチップの所与の面積に配置されるフラッシュセルの数がさらに増加するにつれて、フラッシュセルがじょう乱を受けてリークが発生する傾向がますます高くなる。
【０００８】
従って、リークのあるフラッシュセルを検知し修復する改良式方法が必要とされる。
【０００９】
【発明の概要】
上記及び他の問題点は、以下において詳細に説明するように解消される。本発明の実施例の方法は、フラッシュメモリデバイスを作動して多数のフラッシュセルにデータを記憶させ、フラッシュメモリデバイスの外部の発生源からフラッシュメモリデバイスに１またはそれ以上の選択された信号を結合することによりフラッシュメモリデバイスのリークのあるフラッシュセルを検知し修復する動作を開始させるステップを含む。本発明の別の実施例のシステムは、多数のフラッシュセルと、インターフェイス信号、アドレス信号及びデータ信号に結合された多数のピンとを有するフラッシュメモリデバイスを有する。このシステムはまた、フラッシュメモリデバイスとインターフェイス信号、アドレス信号及びデータ信号を交換するようにフラッシュメモリデバイスのピンに結合されたコントローラを有する。このコントローラは、フラッシュセルにデータを記憶させ、フラッシュメモリデバイスのピンに１またはそれ以上の選択された信号を結合することによりそのフラッシュメモリデバイスのリークのあるフラッシュセルを検知または修復する動作を開始させる命令を有する。
【００１０】
本発明の利点は、以下の説明を読めば当業者に明らかになるであろう。
【００１１】
【好ましい実施例の詳細な説明】
本発明の以下の詳細な説明において、本願の一部であり、本発明の特定の実施例を例示する添付図面を参照する。これらの実施例は、当業者が本発明を実施できるように十分に詳しく記載されている。他の実施例も可能であり、本発明の範囲から逸脱することなく論理的、機械的、電気的及び他の変形又は設計変更を行うことができる。従って、以下の詳細の説明は限定的な意味でとらえるべきではない。
【００１２】
この説明において、フラッシュセルは、コントロールゲートの電圧がしきい電圧を超えると導通状態となって、作動またはスイッチオンされ、また、コントロールゲートの電圧がしきい電圧よりも低くなると、遮断状態となって、非作動またはスイッチオフになると説明されている。１のデジタル信号を高レベル信号、また０のデジタル信号を低レベル信号と呼ぶことがある。
【００１３】
図１は、本発明の実施例によるフラッシュメモリシステム１００の概略図である。このメモリシステム１００は、メモリコントローラ１０５と、フラッシュメモリ集積回路（ＩＣ）１１０とを有する。コントローラ１０５は、インターフェイス信号をＩＣ１１０へ送るマイクロプロセッサのような制御デバイスを有する。インターフェイス信号は、複数のアドレス線１１５を介してアドレスバッファ・ラッチ１１６へ送られるアドレス信号と、複数のデータ線１１７を介して伝送されるデータ信号とを含む。データ線１１７は入力バッファ１１８に結合されており、このバッファは複数の内部データ線１２０を介して入力データラッチ１１０へ転送するためのデータ信号を記憶する。コントローラ１０５により供給される他のインターフェイス信号には、ノード１２１の書き込みイネーブル信号ＷＥ*、ノード１２２のチップイネーブル信号ＣＥ*、ノード１２３のリセット／パワーダウンＲＰ*、ノード１２４の出力イネーブル信号ＯＥ*及びノード１２５の書き込みプロテクト信号ＷＰ*があり、これらは全て作動状態で低レベルの信号である。ＩＣ１１０は、内部ステートマシン１３０の状態を示すために、コントローラ１０５へノード１２８においてステータス信号ＲＹ／ＢＹ*を送る。ＩＣ１１０はまた、ノード１３２で正の電源電圧ＶCCを、ノード１３４で書き込み／消去供給または書き込み電圧ＶPPを、またノード１３６で約０ボルトである基板接地電圧ＶSSのような基準電圧を受ける。アドレス線１１５、データ線１１７及びノード１２１−１２８はそれぞれ、線によりコントローラ１０５に結合可能なＩＣ１１０のピンで終端されている。
【００１４】
ＩＣ１１０は、３２個のフラッシュセルブロックに分けられたフローティングゲート・トランジスタメモリセルまたはフラッシュセルのアレイ１３８を有する。アレイ１３８の各ブロックは、６４キロバイトのフラッシュセルより成る。各ブロックのフラッシュセルは、同時に一括消去される。コマンド実行論理モジュール１４０は、コントローラ１０５から上述のインターフェイス信号を受ける。このモジュール１４０はステートマシン１３０を制御し、このマシンはアレイ１３８のフラッシュセルの書き込み、読み出し及び消去に必要な個々の作用を制御する。さらに詳細には、このステートマシン１３０は、Ｘインターフェイス回路１４０及びＹインターフェイス回路１５０を介して書き込み及びブロック消去タイミング信号系列を与えるようなＩＣ１１０の詳細な動作を制御する。
【００１５】
Ｙインターフェイス回路１５０は、アレイ１３８のデータ線を介する個々のフラッシュセルへのアクセスを可能にする。Ｙインターフェイス回路１５０のデータ線は、ビット線ドライバ回路（図示せず）に接続されている。Ｙインターフェイス回路１５０は、Ｙデコーダ回路１５２、Ｙセレクトゲート１５４、及びセンスアンプ・書き込み／消去ビット比較・検証回路１５６を有する。Ｘインターフェイス回路１４５は、アレイ１３８のフラッシュセルのコントロールゲートに電気的に結合されたワード線を介するフラッシュセルの各行へのアクセスを可能にする。Ｘインターフェイス回路１４５は、アレイ１３８のフラッシュセルブロックを消去するためのデコード・制御回路を有する。書き込み／消去ビット比較・検証回路１５６は、１組の内部データ線１５８を介して入力データをラッチ１１９とデータを交換するように結合されている。
【００１６】
ＩＣ１１０は、アレイ１３８のフラッシュセルの書き込み、消去及びまたは読み出しを行うための高い電圧Ｖpumpを発生させる電荷ポンプ回路１６０を有する。このポンプ回路１６０は、ノード１３２から正の電源電圧ＶCCを受けるように結合され、複数の線を介して電圧ＶpumpをＸインターフェイス回路１４５、Ｙデコーダ回路１５２及びステートマシン１３０へ供給する。本発明の別の実施例において、このポンプ回路１６０が図１に示す各線を介して異なる大きさの高い電圧を供給するようにしてもよい。ステートマシン１３０はアドレスカウンタ１６２を制御するが、このカウンタはアドレスバッファ・ラッチ１１６、Ｘインターフェイス回路１４５及びＹデコーダ回路１５２の間に結合された内部アドレス線１６４上にアドレス信号系列を供給できる。
【００１７】
ＩＣ１１０は、ステートマシン１３０、モジュール１４０及びポンプ回路１６０から信号を受けるように結合されたステータスレジスタ１７０も備えている。ステータスレジスタ１７０のビットはＩＣ１１０の状態を示し、このステータスレジスタ１７０はコントローラ１０５により読み出される。
【００１８】
図２は、本発明の実施例によるアレイ１３８のフラッシュセル２１０Ａ−２１０Ｓのブロック２００を示す概略図である。ブロック２００のフラッシュセルの一部は、図示簡略化のために図２から省略されている。フラッシュセル２１０は行列状である。特定の列のすべてのフラッシュセル２１０は、ドレインＤが共通のビット線ＢＬに接続され、特定の行の全てのフラッシュセル２１０は、コントロールゲートが共通のワード線ＷＬに接続されている。ビット線ＢＬをＢＬ０−ＢＬＭで示し、ワード線ＷＬをＷＬ０−ＷＬＭで示す。ブロック２００の全てのフラッシュセル２１０は、ソースＳが共通のソース線ＳＬに接続されている。アレイ１３８の残りのフラッシュセルは、異なるソース線を有する別個のブロックを形成するように配列されている。異なるブロックのフラッシュセルは、必要な消去電流を減少させるために、独立して一括消去される。
【００１９】
各列のフラッシュセル２１０は２つが対を成すように配列され、各対のフラッシュセル２１０はソースＳを共有する。例えば、一対のフラッシュセル２１０Ｊ及び２１０Ｋは共通のソースＳを有し、このソースはソース線ＳＬに接続されている。フラッシュセル２１０のドレインＤは、フラッシュセル２１０が位置する列のビット線ＢＬに接続されている。例えば、一対のフラッシュセル２１０Ｊと２１０Ｋは、ドレインＤが共通のビット線ＢＬ１に接続されている。
【００２０】
ブロック２００のフラッシュセル２１０Ａ−２１０Ｓから選択された１つのセルの書き込みは、ソース線ＳＬをアースまたは０ボルトに保持し、フラッシュセルに接続されたビット線ＢＬを約５−７ボルトに結合し、約１０ボルトの正の高電圧書き込みパルスをそのフラッシュセルのワード線ＷＬに印加することにより行う。この説明において、書き込みパルスをフラッシュセルに印加するという記載があれば、当業者は上述の方法によりフラッシュセルが書き込み中であることがわかるであろう。
【００２１】
ブロック２００のフラッシュセル２１０Ａ−２１０Ｓから選択された１つのセルの読み出しは、ソース線ＳＬをアースに保持し、フラッシュセルに接続されたビット線ＢＬを約１ボルトに結合し、フラッシュセルのワード線ＷＬに約５．４ボルトの電圧を印加し、ビット線ＢＬを介してフラッシュセルに流れる電流を感知することにより行う。この電流は、ビット線ＢＬに結合されたセンスアンプ１５６のうちの１つにより感知される。感知された電流は、フラッシュセルのしきい電圧に反比例するものである。しきい電圧が高ければ高いほど、フラッシュセルにおいて感知される電流は小さく、またその逆も真である。
【００２２】
ブロック２００のフラッシュセル２１０Ａ−２１０Ｓの消去は、ワード線ＷＬ０−ＷＬＮをアースに接続し、ビット線ＢＬ０−ＢＬＭを浮動状態にし、約１２ボルトの正の高電圧消去パルスをソース線ＳＬを介してソースＳに印加することにより行う。消去により、フラッシュセルのフローティングゲートから電荷が除去される。
【００２３】
用語「パルス」は、この説明では広義に用い、端子にある一定の時間の間選択されたレベルの電圧を印加することを意味する。当業者は、この説明を読むと、消去パルスのような単一パルスを定まった時間継続的に印加するか、または印加時間の加算または合計時間がその定まった時間に等しい一連の短い別個のパルスを逐次的に印加できることがわかるであろう。
【００２４】
本明細書に述べる本発明の実施例において、フラッシュセルは、しきい電圧が約３ボルト未満であれば、消去状態にあると見なされる。しきい電圧が約５ボルトよりも高ければ、書き込まれた状態にあると見なされる。フラッシュセルの読み出しは、コントロールゲートに５．４ボルトの電圧を印加してセルが確実にＯＮになるようにして行う。フラッシュセルのチャンネル領域を流れる電流の量は、そのしきい電圧を示す。フローティングゲートから電荷がリークするかまたは望ましくない電荷のロスまたはリークが発生しているフラッシュセルが、リークのあるフラッシュセルである。このリークのあるフラッシュセルは、書き込みパルス（修復パルスとも呼ぶ）を印加してフローティングゲートへ電荷を付加することにより修復する。修復済みフラッシュセルは、書き込み済みフラッシュセルのしきい電圧を有する。書き込み済みフラッシュセルだけが、リークのあるセルであると識別可能である。消去済みフラッシュセルは、フローティングゲートからの電荷の流出が続いてしきい電圧が約３ボルト未満となっても、蓄積しているデータが変化しない限り、リークのあるフラッシュセルとして識別することができない。
【００２５】
本発明の実施例によると、コントローラのような外部信号発生源からフラッシュメモリ集積回路へ１つのまたは１組の信号を結合することにより、リークのあるフラッシュセルの検知及び修復動作が開始またはトリガーされる。本発明の実施例は、メモリシステムのユーザまたは設計者に、リークのあるフラッシュセルの検知及び修復動作をいつ実行するかを選択できる柔軟性を与える。リークのあるフラッシュセルの検知及び修復する動作を実行する方法及び回路を説明した後、その動作をトリガーする方法について述べる。
【００２６】
図３は、アレイ１３８のフラッシュセルのリークをテストし、リークのあるフラッシュセルを修復する方法３００を示す。この方法３００では、アレイ１３８の各フラッシュセルのリークチェックを行い、リークのあるフラッシュセルへ修復パルスを印加する。３１０において、ＩＣ１００の外部信号発生源からリーク検知及び修復動作をトリガーする。その後、３１２において、パルスカウンタをリセットする。３１４において、アレイ１３８の第１列、第１行のフラッシュセルを選択し、３１６において、以下にさらに詳述する態様で、選択されたフラッシュセルのリークテストを行う。この方法３００は、３１８において、選択されたフラッシュセルにリークがあるか否かチェックし、３２０において、もしリークがあれば、パルスカウンタを増分する。３２２において、パルスカウンタをチェックした結果、その値が選択された限界値Ｎより大きくて、選択されたフラッシュセルに印加された修復パルスの数が多すぎることが示されている場合、この方法３００は、３２４において、エラーで終了する。３２４におけるエラーは、選択されたフラッシュセルが不良であることを示す。パルスカウンタの値がＮより小さいかそれに等しい場合、３２６において、選択されたフラッシュセルに修復パルスを印加し、選択されたフラッシュセルのしきい電圧が十分に高くなるかあるいは、３２４においてエラーが発生するまで、３１６−３２６の動作が繰り返される。データのロスを防ぐため、修復パルスをリークのあるフラッシュセルに印加する。３１８において、選択されたフラッシュセルにリークがないと判定された場合、３３０において、その列の次の行の新しいフラッシュセルを選択し、３３２においてパルスカウンタをリセットする。この方法３００は、３３４において、新しく選択されたフラッシュセルの行がその列の最後の行を過ぎているか否かを判定する。新しく選択されたフラッシュセルがその列の行にある場合、新しく選択されたフラッシュセルについて３１６−３２６の動作を実行する。３３４において、新しく選択されたフラッシュセルの行がその列の最後の行を超えていると判定された場合、この方法３００は、３４０において、その列がアレイ１３８の最終列であるか否かを判定する。もしそうであれば、この方法３００は終了する。アレイ１３８にさらに別の列が存在する場合、３１４において、アレイ１３８の次の列の第１行のフラッシュセルを選択し、新しく選択されたフラッシュセルについて３１６−３２６の動作を実行する。このようにして、この方法３００は、アレイ１３８の全てのフラッシュセルをテストし、リークがあると判定されたフラッシュセルを修復する。
【００２７】
図４は、本発明の一実施例による、フラッシュセルのリークテスト方法４００を示す。この方法４００は、方法３００のうちフラッシュセルのリークをテストする３１６において使用できる。４１０におけるフラッシュセルの読み出しは、コントロールゲートに約５．４ボルトの電圧を印加し、フラッシュセルに流れる電流を感知することにより行う。４１２において、感知した電流を第１の基準電流と比較するが、この電流は、しきい電圧が約４ボルトであればフラッシュセルを流れるであろう。感知した電流が第１の基準電流より大きければ、４１４において、フラッシュセルのしきい電圧は４ボルト未満であり、消去状態と識別される。感知した電流が第１の基準電流未満であれば、そのフラッシュセルは書き込み済みであり、しきい電圧は４ボルトより大きい。４１６において、感知した電流を第２の基準電圧と比較するが、この電流は、しきい電圧が４．５ボルトであればフラッシュセルを流れるであろう。しきい電圧は、フローティングゲートが書き込み状態を維持するものの電荷の一部を失っているか否かを示すために、４．５ボルトに選択する。感知した電流が第２の基準電流より大きければ、４１８において、フラッシュセルをリークありとするが、その理由は、しきい電圧がフローティングゲートからの電荷の望ましくないロスによる４．５ボルト未満に減少しているからである。４２０において、このフラッシュセルについて修復パルスをリクエストして、しきい電圧を回復させる。４２０における修復パルスのリクエストは、ステータスレジスタ１７０のビットをセットすることにより行う。感知した電流が第２の基準電流未満であれば、４２２において、フラッシュセルを書き込み状態で、リークはないとする。もちろん、当業者は、この説明を読めば、リークのあるフラッシュセルを同定するための基準点として他の異なる組み合わせのしきい電圧を使用できることがわかるであろう。
【００２８】
図５は、本発明の実施例による、フラッシュセルを読み出し、フラッシュセルのリークをテストする回路５００を示す。この回路５００は、フラッシュセルのリークをテストする方法３００の３１６に使用可能である。この回路５００は、ＩＣ１１０内にあり、図１に示すセンスアンプ１５６内でもよい。読み出し中のフラッシュセルからの電流Ｉをライン５１０上に受け、電流−電圧変換回路５１２により読み出し信号とも呼ばれる電圧信号に変換する。この電流―電圧変換回路５１２は、電流Ｉが大きければ低レベルの読み出し信号を発生し、電流Ｉが小さければ高レベルの読み出し信号を発生する。読み出し信号は、第１のセンスアンプ５１４と、第２のセンスアンプ５１６の反転入力に結合される。本発明のこの実施例では、第１及び第２のセンスアンプ５１４、５１６はコンパレータである。第１の基準電流Ｉ1は、フラッシュセルのしきい電圧が４．０ボルトであれば、それを流れる電流にほぼ等しいように第１の電流源５２０で発生させる。本発明の１つの実施例において、Ｉ1は３０マイクロアンペアである。Ｉ1は、第１のセンスアンプ５１４の非反転入力に結合された第２の電流―電圧変換回路５２２により第１の基準信号に変換する。第２の基準電流Ｉ2は、しきい電圧が４．５ボルトであれば、フラッシュセルを流れる電流にほぼ等しいように第２の電流源５２４により発生させる。本発明の１つの実施例において、Ｉ2は２０マイクロアンペアである。Ｉ2は、第２のセンスアンプ５１６の非反転入力に結合された第３の電流―電圧変換回路５２６により第２の基準信号により変換する。
【００２９】
この読み出し信号は、第１のセンスアンプ５１４の第１の基準信号と比較して、その第１のセンスアンプ５１４の出力にデータ信号を発生させる。このデータ信号は第１のインバータ５３０により反転し、第２のインバータ５３２により再び反転して、フラッシュセルが書き込み状態または消去状態であるかを示すデータ信号をＩＣ１１０へ出力させる。読み出し信号は、第２のセンスアンプ５１６の第２の基準信号と比較することにより、フラッシュセルにリークがあるか否かを判定する。第２のセンスアンプ５１６の出力は、ＮＡＮＤゲート５４０の一方の入力に結合され、このＮＡＮＤゲート５４０の第２の入力は第１のインバータ５３０の出力に接続されているため、ＮＡＮＤゲート５４０の出力には、第３のインバータ５４２により反転されて、フラッシュセルにリークがあるか否かまた修復パルスが必要であるか否かを示す修復信号が発生される。回路５００の動作を、表１を参照してさらに説明する。
【００３０】
0003653248.tif 000002
表１に示すように、この回路５００は以下の態様で動作する。ＩがＩ1より大きければ、フラッシュセルのしきい電圧は４ボルト未満であり、消去状態で、データ信号は高レベルである。修復信号が低レベルで、フラッシュセルが修復パルスを受けないようにするために、低い反転信号をＮＡＮＤゲート５４０の第２の入力に印加する。ＩがＩ2より小さければ、フラッシュセルのしきい電圧は４．５ボルトより大きく、書き込み状態で、データ信号は低レベルである。第２のセンスアンプ５１６の出力も低レベルであるため、修復信号は低レベルで、フラッシュセルは修復パルスを受けない。ＩがＩ1とＩ2との間にある場合、フラッシュセルのしきい電圧は４ボルトと４．５ボルトの間にあり、リークが存在する。換言すれば、このフラッシュセルは書き込み済みであるが、電荷ロスにより、しきい電圧はわずかに減少している。データ信号は低レベルであるが、第２のセンスアンプの出力は高レベルであるため、ＮＡＮＤゲート５４０は２つの高レベル入力を受け、第３のインバータ５４２から高レベルの修復信号を発生させる。修復信号が高レベルであると、フラッシュセルへの修復パルスの印加により、フローティングゲートの電荷が復元され、フラッシュセルに記憶されたデータが保存される。
【００３１】
当業者は、この説明を読めば、基準電流Ｉ1及びＩ2を、フラッシュセルの特定の特性及びフラッシュセルを読み出し、リークテストを行う所望の基準点に応じて選択することがわかるであろう。
【００３２】
方法３００及び４００は、コントローラ１０５に記憶され実行される一連のプログラム可能な命令として実現できる。第１及び第２の基準信号は、ＩＣ１１０のポンプ回路１６０のようなプログラム可能電圧発生器により発生可能である。これらの方法３００、４００はまた、ステートマシン１３０でも実現できる。ステートマシン１３０は、ハードウェアで直接、アルゴリズムを実行するように設計された論理ゲート及び記憶素子の両方を有するシーケンスロジック回路である。ステートマシン１３０は、ＩＣ１１０の外部で行われるトリガー（３１０）を除いて、方法３００及び４００の各動作を実行する論理ゲート及び記憶素子を含むものでよい。ＩＣ１１０の他の部分により、方法３００、４００を実行することもできる。例えば、ポンプ１６０により、第１及び第２の基準信号と、フラッシュセルの読み出しに必要な任意の電圧を与えることができる。フラッシュセルはセンスアンプ１５６により読み出し可能であり、読み出したデータは入力データラッチ１１９に記憶することができる。フラッシュセルは、ＩＣ１１０内にある図５に示すような回路５００によってもリークテストすることができる。これらの方法３００、４００は、この説明を読む当業者に知られた他の方法により実現することもできる。
【００３３】
本発明の実施例によると、この方法３００により実現される、リークのあるフラッシュセルの検知及び修復動作は、コントローラ１０５のような外部信号発生源からＩＣ１１０に結合される１つの、または１組の信号により開始またはトリガーされる。上述したように、このコントローラ１０５はマイクロプロセッサでよい。この動作は、図３の方法３００の３１０においてトリガーされる。
【００３４】
本発明の１つの実施例によれば、コントローラ１０５は、例えば１２ボルトの超電圧を図１のＩＣ１１０のノード１２１−１２５の１つまたはアドレス線１１５の１つに印加してこの方法３００をトリガーまたは開始させるように構成され記憶された命令を含む。この超電圧は、電源電圧ＶCC、書き込み電圧ＶPP及び方法３００のトリガーとして検知可能な基準電圧ＶSSのようなＩＣ１１０へ供給される他の電圧よりも高い。
【００３５】
本発明の別の実施例によると、この方法３００を開始させるために、選択された組のインターフェイス信号が、コントローラ１０５により１度に印加される。例えば、図１に示すように、ノード１２１の書き込みイネーブル信号ＷＥ*を、ノード１２２のチップイネーブル信号ＣＥ*を、またノード１２４の出力イネーブル信号ＯＥ*を、この方法３００のトリガーと同時に低レベルにする。
本発明の別の実施例によると、コントローラ１０５は、クロックに従って規則的インターバルでこの方法３００を開始させるように構成され記憶された命令を含む。例えば、この方法３００は、２４時間毎にトリガーしてもよい。この方法３００は、１またはそれ以上のインターフェイス信号を印加することにより、または上述した本発明の他の実施例の任意のものに従って、規則的なインターバルでトリガーすることができる。
【００３６】
本発明の別の実施例によると、この方法３００は、ＩＣ１１０が命令により実行する別の動作と同時並行的にトリガーすることができる。例えば、ＩＣ１１０は、ノード１２３のリセット／パワーダウン信号ＲＰ*が低レベルにされると、パワーダウンモードへ移行する。パワーダウンモードでは、書き込みまたは読み出しは起こらず、ＩＣ１１０がわずかな量の電力を消費する。この方法３００は、パワーダウンモードの前にリセット／パワーダウン信号ＲＰ*が低レベルになるとトリガーすることができる。本発明の別の実施例において、この方法３００は、他のインターフェイス信号のうちの１つが印加されるとトリガーすることができる。
【００３７】
本発明の別の実施例において、コントローラ１０５は、ＩＣ１１０の単一ノードへ一連の電圧を印加することによりこの方法３００をトリガーするように構成され記憶された命令を含む。例えば、方法３００をトリガーするために、モジュール１４０により認識される特別シーケンスの高及び低電圧をノード１２４に結合することができる。
【００３８】
本発明の別の実施例において、コントローラ１０５は、データ線１１７を介してコマンドをＩＣ１１０へ送ることによりこの方法３００をトリガーするように構成され記憶された命令を含む。コマンド及びそれらの使用は、フラッシュメモリデバイスについてのマイクロン・メモリデータブック１９９９に定義されている。これらのコマンドはコマンドセットに体系的に分類され、各コマンドはＩＣ１１０に１組の信号として結合される８ビットの１６進法値により表される。各コマンドは、コントローラ１０５からデータ線１１７、入力バッファ１１８、内部データ線１２０へ結合され、この命令を実行するモジュール１４０が受信する。各コマンドは、ノード１２１に結合される書き込みイネーブル信号ＷＥ*の立ち上がりエッジ、またはノード１２２に結合されるチップイネーブル信号ＣＥ*の立ち上がりエッジでラッチされる。３０Ｈのような新しいコマンドは、この方法３００をトリガーするように定義され、コマンドセットに加えられる。このコマンドセットでまだ定義されていない他の１６進法値も、この方法３００をトリガーするために使用できる。
【００３９】
図６は、本発明の別の実施例によるフラッシュメモリシステム６００の概略図である。このメモリシステム６００は、図１に示すメモリシステム１００と類似である。同じ構成要素は同一参照番号により示すが、説明を簡略にするために、ここでは説明しない。メモリシステム６００は、それぞれリーク検知信号ＬＤ*及び修復信号Ｒ*を受ける２つの新しいノード６１２、６１４を備えたフラッシュメモリ集積回路（ＩＣ）６１０を有する。これらのノード６１２、６１４は、コントローラ１０５と結合するためにＩＣ６１０のピンで終端されている。リーク検知信号ＬＤ*は、リークのあるフラッシュセルを検知するが修復しない、リーク検知動作をトリガーするために印加される。かかる動作には、修復パルスがリークのある各フラッシュセルに加えられる動作３２０−３２６を除き、図３に示す方法３００の全ての動作が含まれる。リークのあるフラッシュセルが検知されると、ステータスレジスタ１７０に１つのビットがセットされて、そのリークのあるフラッシュセルが修復を要することを示す。ステータスレジスタ１７０の使用については、図４の動作４２０に関連して上述した。この修復動作は、リークのあるフラッシュセルへデータを再書き込みすることにより実行できる。本発明の別の実施例では、修復信号Ｒ*の印加により、方法３００に従ってリークのあるフラッシュセルを検知し修復する修復動作がトリガーされる。
【００４０】
図７は、本発明の別の実施例によるフラッシュメモリシステム７００の概略図である。このメモリシステム７００は、図１に示すメモリシステム１００と類似である。同一の構成要素は同一の参照番号で示すが、それらについては説明を簡略にするために、さらに説明しない。メモリシステム７００は、リーク検知・修復信号ＬＤ／Ｒ*を受ける新しいノード７１２を備えたフラッシュメモリ集積回路（ＩＣ）７１０を有する。このノード７１２は、コントローラ１０５に結合されるＩＣ７１０のピンで終端している。リーク検知・修復信号ＬＤ／Ｒ*は、この方法３００に従ってリークのあるフラッシュセルが検知し修復するリーク検知及び修復動作をトリガーするために印加される。
【００４１】
上述の本発明の各実施例は、リーク検知動作、修復動作またはリーク検知及び修復動作をＩＣ１１０でトリガーするために使用される。
【００４２】
図８は、本発明の実施例による集積回路チップ８００を示す。このチップ８００は、フラッシュメモリ集積回路１１０、６１０、６７０のような埋め込まれたフラッシュメモリ８１０を有し、回路５００を備え、また上述した本発明の実施例に従って方法３００、４００を実行するようにしてもよい。埋め込まれたフラッシュメモリ８１０は、プロセッサまたは恐らく幾つかのプロセッサのような別の集積回路８２０、または恐らく幾つかの他の集積回路と共にチップ８００を共有する。埋め込まれたフラッシュメモリ８１０及びプロセッサ８２０を備えたチップ８００は、メモリシステム１００、６００または７００のうちの１つを有する。埋め込まれたフラッシュメモリ８１０及び集積回路８２０は、適当な通信線またはバス８３０により互いに結合されている。
【００４３】
当業者は、この説明を読めば、上述の本発明の実施例による２以上のフラッシュメモリ集積回路１１０、６１、７１０を種々の実装部品に組み込めることがわかるであろう。例えば、図９は、本発明の実施例によるコンパクトフラッシュメモリカード９００を示す。このカード９００は、複数のフラッシュメモリ集積回路９１０（１）−９１０（Ｘ）を有し、これらはそれぞれ図１、６及び７に示すフラッシュメモリ集積回路１１０、６１０、７１０と同じである。カード９００は、フラッシュメモリ集積回路９１０（１）−９１０（Ｘ）が埋め込まれた単一の集積回路でも良い。
【００４４】
図１０は、本発明の実施例による情報取扱いシステム１０００のブロック図である。この情報取扱いシステム１０００は、メモリシステム１００８、プロセッサ１０１０、ディスプレイユニット１０２０及び入出力（Ｉ／Ｏ）サブシステム１０３０を有する。プロセッサ１０１０は、例えばマイクロプロセッサである。メモリシステム１００８は、フラッシュメモリ集積回路１１０、６１０、７１０のうちの１つで構成され、回路５００を備え、上述した本発明の実施例に従って方法３００及び４００を実行することができる。プロセッサ１０１０及びメモリシステム１００８は、図８に示すチップ８００のような単一の集積回路チップ上に埋め込み可能である。プロセッサ１０１０、ディスプレイユニット１０２０、Ｉ／Ｏサブシステム１０３０及びメモリシステム１００８は、適当な通信線またはバス１０４０により互いに結合される。
【００４５】
本発明の別の実施例によると、ユーザはＩ／Ｏサブシステム１０３０を介してプロセッサ１０１０またはメモリシステム１００８へ命令を入力することにより、方法３００をトリガーできる。Ｉ／Ｏサブシステム１０３０は、ユーザがシステム１０００と通信できるようにするキーボードまたは他のデバイスでよい。
【００４６】
本発明の種々の実施例において、この情報取扱いシステム１０００は、コンピュータシステム（例えば、ビデオゲーム、ハンドヘルド計算機、テレビジョン・セットトップボックス、固定スクリーン電話、スマートモバイル電話、パーソナルデジタルアシスタント（ＰＤＡ）、ネットワークコンピュータ（ＮＣ）、ハンドヘルドコンピュータ、パソコン、またはマルチプロセッサ・スーパーコンピュータ）、情報家電（例えば、セルラーホン、ページャまたは日程計画装置またはオーガナイザ）、情報関連コンポーネント（例えば、磁気ディスクドライブまたは通信モデム）、または他の家電（例えば、補聴器、電子コントローラを有する洗濯機またはマイクロ波オブン）である。
【００４７】
上述した本発明の実施例によると、リークのあるフラッシュセルを検知し修復する動作は、コントローラのような外部信号発生源からフラッシュメモリ集積回路に結合される１つまたは１組の信号によりトリガーされる。本発明の実施例は、メモリシステムのユーザまたは設計者に対して、リークのあるフラッシュメモリの検知及び修復動作をいつ実行するかについて柔軟性を与える。
【００４８】
本発明を特定の実施例について図示説明したが、当業者は、本願の説明を読めば、図示説明した特定の実施例の代わりに任意の等価的構成を使用できることがわかるであろう。従って、本発明は、頭書の特許請求の範囲及びその均等物によってのみ限定されるものである。
【図面の簡単な説明】
【図１】  図１は、本発明の実施例によるフラッシュメモリシステムの概略図である。
【図２】  図２は、図１のメモリシステムの１ブロックのフラッシュセルを示す概略図である。
【図３】  図３は、本発明の実施例に従ってフラッシュセルのリークテストを行い、リークのあるフラッシュセルを修復する方法を示すフローチャートである。
【図４】  図４は、本発明の実施例に従ってフラッシュセルのリークテストを行う方法を示すフローチャートである。
【図５】  図５は、本発明の実施例に従ってフラッシュセルのリークテストを行う回路の電気的概略図である。
【図６】  図６は、本発明の実施例によるフラッシュメモリシステムの概略図である。
【図７】  図７は、本発明の実施例によるフラッシュメモリシステムの概略図である。
【図８】  図８は、本発明の実施例による集積回路チップのブロック図である。
【図９】  図９は、本発明の実施例によるコンパクトフラッシュメモリカードのブロック図である。
【図１０】  図１０は、本発明の実施例による情報取扱いシステムのブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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