(57)【特許請求の範囲】
【請求項１】
差動入力端子、差動出力端子を備えた３段以上のｎ段の論理バッファ回路を備え、ｉ段目の差動出力をｉ＋１の差動入力に接続することにより縦続接続をなし、ｎ段目の差動出力を、１段目の差動入力端子に負帰還することにより、リングオシレータ回路を構成する電圧制御発振回路であって、
前記論理バッファ回路は、第１および第２のトランジスタから成る差動トランジスタ対、各々１以上ｍ個のダイオードが直列接続された第１および第２のダイオード列、第１および第２の積分容量、周波数制御のための電流源を備え、
前記差動トランジスタ対を構成する第１および第２のトランジスタのベース端子は差動入力を成し、そのエミッタ電流の和は、前記周波数制御のための電流源により設定され、各々のコレクタ端子には、各々第１および第２のダイオード列、第１および第２の積分容量の一方の端子が接続され、他方の端子は交流的に接地され、
第１および第２のダイオード列に、周波数制御のための電流源に比例し、かつその大きさが１／２以下の第１および第２の電流源が各々並列に接続された
電圧制御発振回路。
【請求項２】
差動トランジスタ対を構成する第１および第２のトランジスタのエミッタ端子は互いに接続され、さらに周波数制御のための電流源に接続され、第１、第２のダイオード列の個数ｍは２以上である
請求項１の電圧制御発振回路。
【請求項３】
第１および第２の積分容量は、絶縁膜を挟んだ金属膜とシリコンのバルクよりなるＭＩＳ構造の容量であり、その金属膜側が第１および第２のトランジスタのコレクタ電極側に接続され、シリコンのバルク側は交流的に接地された
請求項１の電圧制御発振回路。
【請求項４】
第１および第２の積分容量は、絶縁膜を挟んだ金属膜とシリコンのバルクよりなるＭＩＳ構造の容量であり、その金属膜側が第１および第２のトランジスタのコレクタ電極側に接続され、シリコンのバルク側は交流的に接地された
請求項２の電圧制御発振回路。
【請求項５】
第３および第４のトランジスタを備え、一方のベース、コレクタ電極が、各々他方のコレクタ、ベース電極に交差的に接続され、交差接続された端子が、各々第１および第２のエミッタ電極に接続され、前記第３および第４のトランジスタのエミッタ電極が接続され、さらに前記周波数制御のための電流源に接続された
請求項１の電圧制御発振回路。
【請求項６】
差動入力端子、差動出力端子を備えた３段以上のｎ段の論理バッファ回路を備え、ｉ段目の差動出力をｉ＋１の差動入力に接続することにより縦続接続をなし、ｎ段目の差動出力を、１段目の差動入力端子に負帰還することにより、リングオシレータ回路を構成する電圧制御発振回路であって、
前記論理バッファ回路は、第１および第２のトランジスタから成る差動トランジスタ対、各々１以上ｍ個のダイオードが直列接続された第１および第２のダイオード列、第１および第２の積分容量、周波数制御のための電流源を備え、
前記差動トランジスタ対を構成する第１および第２のトランジスタのベース端子は差動入力を成し、そのエミッタ電流の和は、前記周波数制御のための電流源により設定され、各々のコレクタ端子には、各々第１および第２のダイオード列、第１および第２の積分容量の一方の端子が接続され、他方の端子は交流的に接地され、
第３および第４のトランジスタを備え、一方のベース、コレクタ電極が、各々他方のコレクタ、ベース電極に交差的に接続され、交差接続された端子が、各々第１および第２のエミッタ電極に接続され、前記第３および第４のトランジスタのエミッタ電極が接続され、さらに前記周波数制御のための電流源に接続された
電圧制御発振回路。
【請求項７】
差動トランジスタ対を構成する第１および第２のトランジスタのエミッタ端子は互いに接続され、さらに周波数制御のための電流源に接続され、第１、第２のダイオード列の個数ｍは２以上である
請求項６の電圧制御発振回路。
【請求項８】
第１および第２の積分容量は、絶縁膜を挟んだ金属膜とシリコンのバルクよりなるＭＩＳ構造の容量であり、その金属膜側が第１および第２のトランジスタのコレクタ電極側に接続され、シリコンのバルク側は交流的に接地された
請求項６の電圧制御発振回路。
【請求項９】
第１および第２の積分容量は、絶縁膜を挟んだ金属膜とシリコンのバルクよりなるＭＩＳ構造の容量であり、その金属膜側が第１および第２のトランジスタのコレクタ電極側に接続され、シリコンのバルク側は交流的に接地された
請求項７の電圧制御発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＰＬＬ(Phase Locked Loop) 回路等に用いられる電圧制御発振回路に関するものである。
【０００２】
【従来の技術】
電圧制御発振回路は、ＰＬＬを構成するために必要な回路である。
特に最近無線、有線、あるいは光ファイバを用いた種々の通信システムにおいて、変調や復調のための周波数基準を生成するため、あるいはクロック信号を抽出するためのＰＬＬ回路において、高速かつ、低ジッタ／低位相ノイズの電圧制御発振回路が必要とされている。
なお、ジッタと位相ノイズは、同じ揺らぎを時間領域で見るか周波数領域で見るかの違いで、本質的には同じ物理現象を意味している。
【０００３】
汎用的に使われる電圧制御発振回路としては、大きくＬＣ型とＣＲ型に大別することができる。
ＬＣ型はＬ（インダクタ）とＣ（容量）によって発振周波数を設定する。
後者はＣ（容量）とＲ（抵抗）または電流によって発振周波数を設定する。
ＬＣ型は、低ジッタであるが、発振周波数の変化範囲が狭く、ＩＣチップの外にＬを外付けする必要がある。
ＣＲ型は発振周波数の変化幅は広く取れ、制御電圧に対する周波数特性の制御特性は良好な直線性を得やすい。
また、必要なすべての素子をＩＣチップ上に集積化容易であるが、欠点としてジッタ性能はＬＣ型に劣る。
したがって、実際には互いの得失から用途により使い分けられる。無線通信では、狭帯域な信号を扱うためほとんどＬＣ型が使われ、有線あるいは光ファイバを使う通信システムではＣＲ型を使うことが多い。
【０００４】
【発明が解決しようとする課題】
ＣＲ型の代表的な電圧制御発振回路として、エミッタ結合マルチバイブレータ型とリングオシレータ型がある。従来のこれらの回路は、一般的に次のような欠点があり、その改善を望まれていた。
・ＣのＩＣ基板との寄生容量を介して、他の回路に妨害を与える
・他の回路がＩＣ基板に信号を注入し、その電位が変動すると、それにより妨害を受ける。
・上記の２つに起因し、ＶＣＯ（電圧制御発振回路）が２つのＩＣチップ上に存在すると、互いに干渉する。
・周波数制御範囲が非常に広いと、制御直線性が劣化する。
以下上記の問題点について詳細に説明する。
【０００５】
図１２は、エミッタ結合マルチバイブレータ型電圧制御発振回路の第１の従来例を示す回路図である。
この電圧制御発振回路は、ｎｐｎ型トランジスタＱ１〜Ｑ４、抵抗素子Ｒ１，Ｒ２、キャパシタ（積分容量）Ｃ１、ダイオードＤ１，Ｄ２、および電流源Ｉ１〜Ｉ４により構成されている。
【０００６】
図１２の電圧制御発振回路においては、クランプダイオードＤ１、Ｄ２の作用により、積分容量Ｃ１の両端にはｐ−ｐ（peak to peak）値が概略２・ＶＦ（ＶＦはｐｎ接合の順方向電圧降下）の三角波が生成される。
三角波の傾斜は、積分容量Ｃ１と制御電流Ｉｏにより決まるので、発振周波数はＩｏにほぼ比例する。上述したクランプダイオードＤ１，Ｄ２の順方向降下電圧は厳密にはＩｏにより変化する。
また、抵抗素子Ｒ１，Ｒ２と制御電流Ｉｏの積がＶＦ／２を下回ると、クランプダイオードＤ１，Ｄ２は電圧をクランプする機能を失ってしまい、電圧制御発振回路として動作しなくなる。
そのため、この回路は周波数変化範囲はあまり広くなく、制御直線性もそれほど良好ではない。
【０００７】
図１３は、図１２の回路を改善したエミッタ結合マルチバイブレータ型電圧制御発振回路の第２の従来例を示す回路図である。
この電圧制御発振回路は、ｎｐｎ型トランジスタＱ１１〜Ｑ１８、抵抗素子Ｒ１１〜Ｒ１４、キャパシタ（積分容量）Ｃ１１、ダイオードＤ１１，Ｄ１２、および電流源Ｉ１１〜Ｉ１７により構成されている。
【０００８】
図１３の電圧制御発振回路においては、基本的には、トランジスタＱ１７，Ｑ１８からなる差動段を挿入することにより、積分容量Ｃ１１端の三角波振幅をより安定なものとしている。
この回路は図１２に示す第１の従来例に比較すれば、周波数変化範囲、制御直線性とも大きく改善される。
しかし、制御電流が、たとえば何１０倍も変化するような場合には問題がある。トランジスタＱ１１，Ｑ１２のコレクタ間の振幅は制御電流Ｉｏに依存し変化するが、その変化幅があまりに大きいと、トランジスタＱ１７，Ｑ１８の振幅制限作用だけではカバーできなくなるためである。
【０００９】
次に、ＣＲ型電圧制御発振回路のもう一つの代表的手段であるリングオシレータ型電圧制御発振回路の従来技術について説明する。
図１４は、リングオシレータ型電圧制御発振回路の原理を説明するための図である。
この回路は、論理バッファ回路をｎ段接続し、出力から入力へ負帰還になるように信号を戻すように構成されている。
発振周波数ｆｏｓｃは、１／（２・ｔｐｄ）となる。ｔｐｄは論理バッファの伝搬遅延時間である。
【００１０】
図１４の回路では、３段の差動入出力の論理バッファ回路Ｇ２１〜Ｇ２３を用いている。差動入出力の場合、段数ｎには特に制限がない。シングルエンドのインバータ（反転回路）の場合はｎは奇数でないと負帰還にならない。段数は３段以上で用いられるのが一般的である。理由は後述する。
【００１１】
図１５は、リングオシレータ型電圧制御発振回路の第１の従来例を示す回路図である。
ｎｐｎトランジスタＱ３１〜Ｑ４２、抵抗素子Ｒ３１〜Ｒ３６、および電流源Ｉ３１〜Ｉ３９により構成されている。
【００１２】
図１５の電圧制御発振回路では、エミッタフォロワ付きの差動バッファを３段直列に接続している。電流Ｉｘの電流源Ｉ３１〜Ｉ３３は差動バッファ用の電流源であり、電流Ｉｙの電流源Ｉ３４〜Ｉ３９はエミッタフォロワ用の電流源であるが、電圧制御発振回路として用いる場合はＩｘを固定とし、Ｉｙを可変することにより伝搬遅延時間を変化させている。
【００１３】
この図１５に示す回路はかなり高周波で発振し、制御直線性は図１６に示すようにかなり悪い。
直線性が悪い理由は、制御電流Ｉｙを絞っていく分には伝搬遅延時間ｔｐｄはそれなりに大きくなるが、増やしても差動段の遅延が支配的になり、結局、伝搬遅延時間ｔｐｄはあまり小さくならない。
【００１４】
図１７は、図１５の回路を改善したリングオシレータ型電圧制御発振回路の第２の従来例を示す回路図である。
この回路は、差動のエミッタフォロワを構成する各トランジスタＱ３３とＱ３４、Ｑ３７とＱ３８、Ｑ４１とＱ４２のエミッタ間に容量３１〜３３を挿入して構成されている。
【００１５】
図１７の回路は、比較的低い周波数から使用でき、伝搬遅延時間ｔｐｄが容量Ｃ４１〜４３と制御電流Ｉｙにより決定され、制御直線性を改善したものである。
【００１６】
以上、ＲＣ型電圧制御発振回路の代表回路であるエミッタ結合マルチバイブレータ型とリングオシレータ型の動作と具体例について説明した。
次にこれらの従来技術の問題点について説明する。
【００１７】
まず最大の問題点は、積分用容量素子の寄生効果を介して、他の回路との間で妨害を与えたり受けたりすることである。
図１８にＩＣ内の容量素子の代表的構造であるＭＩＳ(Metal Insulator Semiconductor) 容量を示す。
このＭＩＳ容量は、窒化膜５からなる誘電体をＮ+ のシリコン層４とアルミニウム（Ａｌ）配線層６でサンドイッチし容量を形成している。
ところがこのような容量素子のシリコン側には、Ｐ型基板１との間に寄生の接合容量ができる。すなわち、図１９に示すような等価回路になる。
【００１８】
最近ではＭＩＭ容量と呼ばれる誘電体を、両電極とも金属でサンドイッチした構造の容量も開発されているが、基板がＧａＡｓのような絶縁性の基板でない限り、値の大小はあるにせよ何らかの寄生容量が付くことは避けられない。ＭＩＳ構造の容量素子では、容量値Ｃの１／１０程度の寄生容量が付く。
【００１９】
図１２、図１３、図１７において説明した従来回路は、完全な差動動作を成している。それらに用いられる積分容量に寄生容量が存在すると、回路動作の平衡が崩れる。
図１２のエミッタ結合マルチバイブレータ型の電圧制御発振回路を例に取ると、積分容量Ｃ１は、図２０に示すように、２つのＭＩＳ容量を逆並列接続することにより、寄生容量も対称にはいるようにし平衡動作を崩さないようにする工夫が成されることがある。
【００２０】
さて容量端Ａ、Ｂの波形を考える。その電圧をＶＡ、ＶＢとするとその波形は図２１に示すようになる。
また、図１７のリングオシレータ型の場合の積分容量Ｃ３１のＡ、Ｂ端子の波形は図２２に示すようになる。
積分容量端子には、エミッタ結合マルチバイブレータ型の場合三角波が、リングオシレータ型の場合台形波が発生する。その波形は反転する際、積分容量端子の電圧は非常に急峻に立ち上がる。
この立ち上がりは、寄生容量を通じ、ＩＣ基板にかなり大きなスパイク電流を注入する。図２３はそれを図示したものである。
この電流はＩＣ基板の電位をこのスパイク電流で揺することになる。
またＶｃｃ端子やＧＮＤ端子にもこのスパイク電流が流れ、その有限なインピーダンスを介して他の回路に干渉を与える。
【００２１】
また、逆にこの寄生容量は、電圧制御発振回路を、他の回路からの妨害を受けやすいものとしている。
たとえばもう一つの電圧制御発振回路があり、第１の電圧制御発振回路がＩＣ基板にスパイク電流を注入しているものとする。その影響により、第２の電圧制御発振回路直下の基板電位がある程度変動する。その影響は図２４に示すように、寄生容量を介して回路に電流を注入することになる。
特に２つの電圧制御発振回路の発振周波数が接近していると大きな問題となる。これはたとえばハードディスク記憶装置の書き込み側と読み出し側のＰＬＬにその例を見ることができる。書き込み側は、回路が書き込むタイミングを決める。
【００２２】
それに対して読み出し側はディスクより読み出した信号よりクロックを抽出するので、ディスクの回転の変動や回転むらに対してＰＬＬが追随しなければならないので、ある程度のクロックの変動や揺らぎが起こる。
この２つのＰＬＬが互いに干渉すると、特性が劣化してしまう。このような現象は、ハードディスク記憶装置に限らず、無線通信分野でも常識的に知られており、２つのＰＬＬの周波数が近接していると、干渉しやすい。
【００２３】
この理由は図２５を用いて説明される。
２つの電圧制御発振回路の出力が近接していると、ある区間同相、あるいは逆相の区間ができる。この繰り返しは２つの周波数の差の周波数により決まる。すなわち周波数が接近するほど同相、あるいは逆相の期間が長くなる。
２つの電圧制御発振回路間に干渉があると、長い時間に亘り同じ妨害を受けることになり、それにより発振周期が変動を受ける。
位相は各周期の積分なので周期あたりの揺らぎは同じでも、周波数差が小さくなるほどジッタ／位相ノイズとしてみた影響は大きく見えるわけである。
【００２４】
以上説明したように、従来知られるエミッタ結合マルチバイブレータ型およびリングオシレータ型電圧制御発振回路は、積分容量の寄生容量を通じて回路が妨害を与えたり、受けたりする、という欠点がありその改善が望まれていた。
これは積分容量が平衡で用いられることに起因する。一端を接地して用いる回路であればこのような問題は起こらない。
周波数が低ければ、一端を接地した他の電圧制御発振回路も存在する。
しかしエミッタ結合マルチバイブレータ型およびリングオシレータ型電圧制御発振回路が得意とする比較的周波数が高い用途（数ＭＨｚ以上）では使えなかったり充分な特性が得られない。
【００２５】
また、発振周波数の可変範囲も、数倍の範囲であれば特に問題ないが、数１０倍の範囲におよぶと対応が難しかった。
図１２、図１３に示すエミッタ結合マルチバイブレータ型では、制御電流を大きく変えると回路の動作モードが変わってしまう。
図１５のリングオシレータ型は、もともと制御直線性が極端に悪い。
図１７のリングカウンタ型はかなり良いが、制御電流Ｉｙを極端に変えるとやはり問題が起こる。
制御電流Ｉｙが大きい高周波側では差動バッファ自体の伝搬遅延時間が見えてきて、発振周波数が飽和する。
逆に制御電流Ｉｙが小さい低周波側では、差動バッファのベース電流がＩｙに対し無視できなくなりやはり制御直線性が劣化する。
【００２６】
本発明は、かかる事情に鑑みてなされたものであり、その目的は、積分容量の寄生容量成分を介して、他の回路に妨害を与えたり、妨害を受けたりということが少なく、かつ制御直線性に優れ、超高周波まで使用可能な電圧制御発振回路を提供することにある。
【００２７】
【課題を解決するための手段】
上記目的を達成するため、本発明は、差動入力端子、差動出力端子を備えた３段以上のｎ段の論理バッファ回路を備え、ｉ段目の差動出力をｉ＋１の差動入力に接続することにより縦続接続をなし、ｎ段目の差動出力を、１段目の差動入力端子に負帰還することにより、リングオシレータ回路を構成する電圧制御発振回路であって、前記論理バッファ回路は、第１および第２のトランジスタから成る差動トランジスタ対、各々１以上ｍ個のダイオードが直列接続された第１および第２のダイオード列、第１および第２の積分容量、周波数制御のための電流源を備え、前記差動トランジスタ対を構成する第１および第２のトランジスタのベース端子は差動入力を成し、そのエミッタ電流の和は、前記周波数制御のための電流源により設定され、各々のコレクタ端子には、各々第１および第２のダイオード列、第１および第２の積分容量の一方の端子が接続され、他方の端子は交流的に接地され、第１および第２のダイオード列に、周波数制御のための電流源に比例し、かつその大きさが１／２以下の第１および第２の電流源が各々並列に接続されている。
【００２８】
また、本は発明では、差動トランジスタ対を構成する第１および第２のトランジスタのエミッタ端子は互いに接続され、さらに周波数制御のための電流源に接続され、第１、第２のダイオード列の個数ｍは２以上である。
【００２９】
また、本発明では、第１、第２の積分容量は、絶縁膜を挟んだ金属膜とシリコンのバルクよりなるＭＩＳ構造の容量であり、その金属膜側が第１、第２のトランジスタのコレクタ電極側に接続され、シリコンのバルク側は交流的に接地されている。
【００３１】
また、本発明は、差動入力端子、差動出力端子を備えた３段以上のｎ段の論理バッファ回路を備え、ｉ段目の差動出力をｉ＋１の差動入力に接続することにより縦続接続をなし、ｎ段目の差動出力を、１段目の差動入力端子に負帰還することにより、リングオシレータ回路を構成する電圧制御発振回路であって、前記論理バッファ回路は、第１および第２のトランジスタから成る差動トランジスタ対、各々１以上ｍ個のダイオードが直列接続された第１および第２のダイオード列、第１および第２の積分容量、周波数制御のための電流源を備え、前記差動トランジスタ対を構成する第１および第２のトランジスタのベース端子は差動入力を成し、そのエミッタ電流の和は、前記周波数制御のための電流源により設定され、各々のコレクタ端子には、各々第１および第２のダイオード列、第１および第２の積分容量の一方の端子が接続され、他方の端子は交流的に接地され、第３および第４のトランジスタを備え、一方のベース、コレクタ電極が、各々他方のコレクタ、ベース電極に交差的に接続され、交差接続された端子が、各々第１および第２のエミッタ電極に接続され、前記第３および第４のトランジスタのエミッタ電極が接続され、さらに前記周波数制御のための電流源に接続されている。
【００３２】
本発明によれば、リングオシレータ型の電圧制御発振回路において、そのリングを構成する論理バッファ回路がダイオードの直列回路を負荷としたエミッタ共通作動トランジスタにより構成され、ＭＩＳ構造容量の寄生容量を介しての他の回路との干渉が極めて小さくなる。
【００３３】
【実施の形態】
図１は、本発明に係る電圧制御発振回路の第１の実施形態を示す回路図である。また、図２は、図１の回路における論理バッファ回路の１段を取り出したものである。
【００３４】
この電圧制御発振回路５０は、図１に示すように、差動出力端子を備えたｎ段（本実施形態では３段）の論理バッファ回路５１，５２，５３を備え、ｉ段目の差動出力をｉ＋１の差動入力に接続することにより継続接続をなし、ｎ段目の差動出力を、１段目の差動入力端子に負帰還することにより、リングオシレータ回路を構成している。
【００３５】
論理バッファ回路５１は、ｎｐｎ型トランジスタＱ５１〜Ｑ５６、第１および第２の積分容量Ｃ５１，Ｃ５３、および周波数制御のための電流源Ｉ５１により構成されている。
論理バッファ回路５１は、エミッタを共通に接続された第１および第２のトランジスタとしての差動トランジスタ対Ｑ５５，Ｑ５６の各コレクタに、各々２本直列にダイオード接続されたトランジスタＱ５１，Ｑ５３およびＱ５２，Ｑ５４から成る、第１および第２のダイオード列が負荷として接続されている。さらに、電源電圧ＶCCの供給ラインとトランジスタＱ５５，Ｑ５６の各コレクタ間に接続された各々のダイオード列に対して、第１および第２の積分容量Ｃ５１，Ｃ５２が並列に接続されている。また、トランジスタＱ５５，Ｑ５６のエミッタ同士の接続点は、電流源Ｉ５１に接続されている。
そして、差動トランジスタ対を構成する第１、第２のトランジスタＱ５５，Ｑ５６のベース端子により差動入力が構成されている。
【００３６】
論理バッファ回路５２は、ｎｐｎ型トランジスタＱ５７〜Ｑ６２、積分容量Ｃ５３，Ｃ５４、および周波数制御のための電流源Ｉ５２により構成されている。論理バッファ回路５２は、エミッタを共通に接続された第１および第２のトランジスタとしての差動トランジスタ対Ｑ６１，Ｑ６２の各コレクタに、各々２本直列にダイオード接続されたトランジスタＱ５７，Ｑ５９およびＱ５８，Ｑ６０から成る、第１および第２のダイオード列が負荷として接続されている。さらに、電源電圧ＶCCの供給ラインとトランジスタＱ６１，Ｑ６２の各コレクタ間に接続された各々のダイオード列に対して、第１および第２の積分容量Ｃ５３，Ｃ５４が並列に接続されている。また、トランジスタＱ６１，Ｑ６２のエミッタ同士の接続点は、電流源Ｉ５２に接続されている。
そして、差動トランジスタ対を構成する第１、第２のトランジスタＱ６１，Ｑ６２のベース端子により差動入力が構成され、それぞれ論理バッファ回路５１のトランジスタＱ５５，Ｑ５６のコレクタにそれぞれ接続されている。
【００３７】
論理バッファ回路５３は、ｎｐｎ型トランジスタＱ６３〜Ｑ６８、積分容量Ｃ５５，Ｃ５６、および周波数制御のための電流源Ｉ５３により構成されている。論理バッファ回路５３は、エミッタを共通に接続された第１および第２のトランジスタとしての差動トランジスタ対Ｑ６７，Ｑ６８の各コレクタに、各々２本直列にダイオード接続されたトランジスタＱ６３，Ｑ６５およびＱ６４，Ｑ６６から成る、第１および第２のダイオード列が負荷として接続されている。さらに、電源電圧ＶCCの供給ラインとトランジスタＱ６７，Ｑ６８の各コレクタ間に接続された各々のダイオード列に対して、第１および第２の積分容量Ｃ５５，Ｃ５６が並列に接続されている。また、トランジスタＱ６７，Ｑ６８のエミッタ同士の接続点は、電流源Ｉ５３に接続されている。
そして、差動トランジスタ対を構成する第１、第２のトランジスタＱ６７，Ｑ６８のベース端子により差動入力が構成されており、それぞれ論理バッファ回路５２のトランジスタＱ６１，Ｑ６２のコレクタにそれぞれ接続されている。
また、トランジスタＱ６７，Ｑ６８の各コレクタが論理バッファ回路５１の差動トランジスタ対Ｑ５５，Ｑ５６のベース端子にそれぞれ接続、すなわち帰還されている。
【００３８】
次に、上記構成を有する論理バッファ回路の入力電圧Ｖｉｎと出力電圧Ｖｏｕｔの関係について、図２に示す論理バッファ回路５１を例に考察する。
【００３９】
トランジスタＱ５５、Ｑ５６のコレクタ電流Ｉ１、Ｉ２は次式で与えられる。
【００４０】
【数１】
0003697847.tif 000002
【００４１】
【数２】
0003697847.tif 000003
【００４２】
ここで、ＶＴ（= ｋＴ／ｑ）は熱電圧で、室温で約２６ｍＶである。また、ｋはボルツマン定数、Ｔは絶対温度、ｑ素電荷を示している。
【００４３】
出力電圧Ｖｏｕｔは、直流的には次式で与えられる。
【００４４】
【数３】
0003697847.tif 000004
【００４５】
この式（３）に式（１）、（２）を代入して解くと、出力電圧Ｖｏｕｔは次式のように、入力電圧Ｖｉｎの２倍になるという極めて単純な結果が得られる。
【００４６】
【数４】
0003697847.tif 000005
【００４７】
リングオシレータ型電圧制御発振回路がある周波数ｆｏにおいて発振するための条件は、次のようなものである。
・ｆｏにおける位相推移が１８０／ｎである（ｎはリングの段数）
・ｆｏにおける小信号利得が“１”を越え、所定の発振振幅において回路の非線形効果により“１”となる
【００４８】
式（４）は、振幅によらず定利得なので、直流においてはこの回路は振幅の制限作用が無いように見える。
しかし有限の周波数においては、容量Ｃ５１、Ｃ５２の効果により振幅の制限作用を持つようになる。すなわち次のように考えることができる。
【００４９】
コレクタ電流Ｉ１、Ｉ２が取り得る最大値は、ｐ−ｐ値がＩｏの矩形波である。その電流の交流分がすべて容量Ｃ５１、Ｃ５２に流れたとすると、出力電圧Ｖｏｕｔは、ｐ−ｐ値が次式で与えられる三角波となる。
【００５０】
【数５】
0003697847.tif 000006
【００５１】
実際には、第１、第２のダイオード列に電流が流れるため、これよりも出力電圧Ｖｏｕｔは小さくなるはずである。このように有限の周波数においては振幅制限効果があり、定振幅で発振可能なことが期待できる。
しかし、この振幅の取る値を解析的に解くことは非常に難しい。ダイオード列が非線形動作をするからである。
【００５２】
次に、位相推移について考える。
図３は、ダイオード列のＶ−Ｉ（電圧−電流）特性を示す図である。図において、横軸がＶｏｕｔに対応する電圧を、縦軸がトランジスタＱ５５、Ｑ５６のコレクタ電流の差分をそれぞれ示している。
【００５３】
【数６】
0003697847.tif 000007
【００５４】
出力電圧が小さい場合のダイオード列の等価抵抗ｒｄは、図３の中心部の接線で与えられ、次式となる。
【００５５】
【数７】
0003697847.tif 000008
【００５６】
このときの図２に示した１段の論理バッファ回路５１の位相推移量φは次のように与えられる。
【００５７】
【数８】
0003697847.tif 000009
【００５８】
実際の出力振幅は、図３に示す特性の直線領域よりも大きい。またジッタ／位相ノイズの観点からも振幅を大きく取った方が好ましい。その場合には等価抵抗は式（７）より大きくなり、それに従い同じ周波数における位相推移量も式（８）よりも大きくなる。しかしそれを解析的に解くことはやはり困難である。
【００５９】
そこで数値解析により発振条件を求めた。
図４にその解析回路を示す。
この回路では、エミッタ共通差動トランジスタ対Ｑ７１、Ｑ７２にダイオードをｍ個直列にした第１および第２のダイオード列Ｄ７１、Ｄ７２が接続されている。
トランジスタＱ７１、Ｑ７２のベース間には次式に示すｖｉｎ（ｔ）が印加される。
【００６０】
【数９】
0003697847.tif 000010
【００６１】
ダイオード列Ｄ７１、Ｄ７２には容量Ｃ／ｍが並列に接続され、その容量は、ダイオード列Ｄ７１、Ｄ７２の微分抵抗との時定数が単位周波数となるよう正規化されている。
【００６２】
【数１０】
0003697847.tif 000011
【００６３】
このような条件において、ある周波数で入力振幅Ｖｉｐ−ｐを増加させていくと、エミッタが共通に接続された差動トランジスタ対Ｑ７１、Ｑ７２の非線形性により、出力電圧ｖｏｕｔ１（ｔ）とｖｏｕｔ２（ｔ）の振幅は次第に飽和する。すなわち利得が下がる。
発振条件の一つは、リングを構成する論理バッファ回路の利得が実効的に１となるので、そのような条件を求めれば良い。
実際には入力に正弦波を入れると、出力は若干歪んだ波形となるがその影響はそれ程大きなものではない。
【００６４】
ダイオード列Ｄ７１、Ｄ７２の直列ダイオード数ｍは２〜４とした。１では小信号でも利得が１しかないので発振できない。また大きくしすぎると低電圧動作ができない。
【００６５】
図５は、図４に回路において直列ダイオード数ｍ＝２の時の解析結果を示す図である。
振幅は正規化周波数ｆにおいて、入力振幅Ｖｉｐ−ｐと出力ｖｏｕｔ１（ｔ）またはｖｏｕｔ２（ｔ）の基本波の振幅が等しくなる点をプロットしたもの、位相はその時の入出力間位相差をプロットしたものである。
【００６６】
たとえばリングの論理バッファ段数ｎを４段とすると、各段の入出力間位相差は４５度（＝１８０／４）でなければならないから、同図より、周波数は約０. ４９、振幅は約７２ｍＶｐ−ｐで発振することが予想される。
同様に，ｎ＝５、ｎ＝６の場合、発振周波数は各々０. ３３、０. ２５、振幅は１０２ｍＶｐ−ｐ、１２２ｍＶｐ−ｐであると予想される。
ｎ＝３では図５のプロット範囲を越えており、その振幅は２０ｍＶｐ−ｐ程度と非常に小さなものとなり、ジッタ／位相ノイズの観点から実用には適さない。
【００６７】
同様に、図６は直列ダイオード数ｍ＝３とした場合の解析結果を示す図であり、図７は直列ダイオード数ｍ＝４とした場合の解析結果を示す図である。
また、図８は、これらの結果より、リングオシレータの論理バッファ段数ｎと直列ダイオード数ｍをパラメータとした場合の、発振振幅と正規化発振周波数を示す図である。
これを用いて、動作電圧の観点から直列ダイオード数ｍを選択し、ジッタ／位相ノイズの観点から論理バッファ段数ｎを選択すればよい。
【００６８】
図９は、本発明に係る電圧制御発振回路の第２の実施形態を示す回路図である。
この電圧制御発振回路８０は、基本的に図２に示す回路と同様の構成を有する論理バッファ回路の段数ｎを４とし、直列ダイオード数ｍを２としている。
【００６９】
初段の論理バッファ回路８１は、ｎｐｎ型トランジスタＱ８１〜Ｑ８７、抵抗素子Ｒ８１、および積分容量Ｃ８１，Ｃ８２により構成されている。
論理バッファ回路８１は、エミッタを共通に接続された第１および第２のトランジスタとしての差動トランジスタ対Ｑ８５，Ｑ８６の各コレクタに、各々２本直列にダイオード接続されたトランジスタＱ８１，Ｑ８３およびＱ８２，Ｑ８４から成る、第１および第２のダイオード列が負荷として接続されている。さらに、電源電圧ＶCCの供給ラインとトランジスタＱ８５，Ｑ８６の各コレクタ間に接続された各々のダイオード列に対して、第１および第２の積分容量Ｃ８１，Ｃ８２が並列に接続されている。また、トランジスタＱ８５，Ｑ８６のエミッタ同士の接続点は、トランジスタＱ８７のコレクタに接続され、トランジスタＱ８７のエミッタが抵抗素子Ｒ８１を介して接地ラインＧＮＤに接続されている。
そして、差動トランジスタ対を構成する第１、第２のトランジスタＱ８５，Ｑ８６のベース端子により差動入力が構成されている。
【００７０】
２段目の論理バッファ回路８２は、ｎｐｎ型トランジスタＱ９２〜Ｑ９８、抵抗素子Ｒ８４、および積分容量Ｃ８３，Ｃ８４により構成されている。
論理バッファ回路８２は、エミッタを共通に接続された第１および第２のトランジスタとしての差動トランジスタ対Ｑ９６，Ｑ９７の各コレクタに、各々２本直列にダイオード接続されたトランジスタＱ９２，Ｑ９４およびＱ９３，Ｑ９５から成る、第１および第２のダイオード列が負荷として接続されている。さらに、電源電圧ＶCCの供給ラインとトランジスタＱ９６，Ｑ９７の各コレクタ間に接続された各々のダイオード列に対して、第１および第２の積分容量Ｃ８３，Ｃ８４が並列に接続されている。また、トランジスタＱ９６，Ｑ９７のエミッタ同士の接続点は、トランジスタＱ９８のコレクタに接続され、トランジスタＱ９８のエミッタが抵抗素子Ｒ８４を介して接地ラインＧＮＤに接続されている。
そして、差動トランジスタ対を構成する第１、第２のトランジスタＱ９６，Ｑ９７のベース端子により差動入力が構成され、それぞれ論理バッファ回路８１のトランジスタＱ８５，Ｑ８６のコレクタにそれぞれ接続されている。
【００７１】
３段目の論理バッファ回路８３は、ｎｐｎ型トランジスタＱ９９〜Ｑ１０５、抵抗素子Ｒ８５、および積分容量Ｃ８５，Ｃ８６により構成されている。
論理バッファ回路８３は、エミッタを共通に接続された第１および第２のトランジスタとしての差動トランジスタ対Ｑ１０３，Ｑ１０４の各コレクタに、各々２本直列にダイオード接続されたトランジスタＱ９９，Ｑ１０１およびＱ１００，Ｑ１０２から成る、第１および第２のダイオード列が負荷として接続されている。さらに、電源電圧ＶCCの供給ラインとトランジスタＱ１０３，Ｑ１０４の各コレクタ間に接続された各々のダイオード列に対して、第１および第２の積分容量Ｃ８５，Ｃ８６が並列に接続されている。また、トランジスタＱ１０３，Ｑ１０４のエミッタ同士の接続点は、トランジスタＱ１０５のコレクタに接続され、トランジスタＱ１０５のエミッタが抵抗素子Ｒ８５を介して接地ラインＧＮＤに接続されている。
そして、差動トランジスタ対を構成する第１、第２のトランジスタＱ１０３，Ｑ１０４のベース端子により差動入力が構成され、それぞれ論理バッファ回路８２のトランジスタＱ９６，Ｑ９７のコレクタにそれぞれ接続されている。
【００７２】
４段目の論理バッファ回路８４は、ｎｐｎ型トランジスタＱ１０６〜Ｑ１１２、抵抗素子Ｒ８６、および積分容量Ｃ８７，Ｃ８８により構成されている。
論理バッファ回路８４は、エミッタを共通に接続された第１および第２のトランジスタとしての差動トランジスタ対Ｑ１１０，Ｑ１１１の各コレクタに、各々２本直列にダイオード接続されたトランジスタＱ１０６，Ｑ１０８およびＱ１０７，Ｑ１０９から成る、第１および第２のダイオード列が負荷として接続されている。さらに、電源電圧ＶCCの供給ラインとトランジスタＱ１１０，Ｑ１１１の各コレクタ間に接続された各々のダイオード列に対して、第１および第２の積分容量Ｃ８７，Ｃ８８が並列に接続されている。また、トランジスタＱ１１０，Ｑ１１１のエミッタ同士の接続点は、トランジスタＱ１１２のコレクタに接続され、トランジスタＱ１１２のエミッタが抵抗素子Ｒ８６を介して接地ラインＧＮＤに接続されている。
そして、差動トランジスタ対を構成する第１、第２のトランジスタＱ１１０，Ｑ１１１のベース端子により差動入力が構成され、それぞれ論理バッファ回路８３のトランジスタＱ１０３，Ｑ１０４のコレクタにそれぞれ接続されている。
また、トランジスタＱ１１０，Ｑ１１１の各コレクタが論理バッファ回路８１の差動トランジスタ対Ｑ８５，Ｑ８６のベース端子にそれぞれ接続、すなわち帰還されている。
【００７３】
また、電圧制御発振回路８０においては、論理バッファ回路の２段毎に出力バッファ８５，８６を設けて２種類の出力ＶＩ／ＶＩＸ、ＶＱ／ＶＱＸを得ている。これらは位相関係が直交した関係にあり、直交変復調回路の信号源として用いることができる。
【００７４】
出力バッファ８５は、ｎｐｎ型トランジスタＱ８８〜Ｑ９１、および抵抗素子Ｒ８２，Ｒ８３により構成されている。
トランジスタＱ８８のベースが論理バッファ回路８１のトランジスタＱ８５のコレクタに接続され、コレクタが電源電圧ＶCCの供給ラインに接続され、エミッタがトランジスタＱ９０のコレクタに接続され、トランジスタＱ９０のエミッタが抵抗素子Ｒ８２を介して接地ラインＧＮＤに接続されている。
トランジスタＱ８９のベースが論理バッファ回路８１のトランジスタＱ８６のコレクタに接続され、コレクタが電源電圧ＶCCの供給ラインに接続され、エミッタがトランジスタＱ９１のコレクタに接続され、トランジスタＱ９１のエミッタが抵抗素子Ｒ８３を介して接地ラインＧＮＤに接続されている。
トランジスタＱ８８，Ｑ８９はエミッタフォロワを構成し、各エミッタから直交出力ＶＩ／ＶＩＸを得るように構成されている。
【００７５】
出力バッファ８６は、ｎｐｎ型トランジスタＱ１１３〜Ｑ１１６、および抵抗素子Ｒ８７，Ｒ８８により構成されている。
トランジスタＱ１１３のベースが論理バッファ回路８４のトランジスタＱ１１０のコレクタに接続され、コレクタが電源電圧ＶCCの供給ラインに接続され、エミッタがトランジスタＱ１１５のコレクタに接続され、トランジスタＱ１１５のエミッタが抵抗素子Ｒ８７を介して接地ラインＧＮＤに接続されている。
トランジスタＱ１１４のベースが論理バッファ回路８４のトランジスタＱ１１１のコレクタに接続され、コレクタが電源電圧ＶCCの供給ラインに接続され、エミッタがトランジスタＱ１１６のコレクタに接続され、トランジスタＱ１１６のエミッタが抵抗素子Ｒ８８を介して接地ラインＧＮＤに接続されている。
トランジスタＱ１１３，Ｑ１１４はエミッタフォロワを構成し、各エミッタから直交出力ＶＱ／ＶＱＸを得るように構成されている。
【００７６】
また、ＶＣは発振周波数の制御端子であり、各論理バッファ回路８１〜８４、および出力バッファ８５，８６の電流源を構成するトランジスタＱ８７，Ｑ９０，Ｑ９１，Ｑ９８，Ｑ１０５，Ｑ１１２，Ｑ１１５，およびＱ１１６のベースに接続されている。
【００７７】
出力バッファ８５，８６においては、論理バッファ回路の出力に設けられたエミッタフォロワＱ８８，Ｑ８９とＱ１１３，Ｑ１１４を介して出力を取り出すことにより、出力負荷の影響を回避している。
なお、わずかながら遅延が生ずるが、エミッタフォロワを論理バッファの段間に入れることも可能である。
【００７８】
次に、本発明に係る論理バッファ回路の変形回路例について説明する。
上記において説明した各実施形態において、第１および第２のダイオード例の直列ダイオード数ｍは２以上でなければならない。
１では、利得が１となり、発振しないからである。ｍ＝１でも発振条件を満足するには、単純なエミッタ共通差動トランジスタ対の利得より増加させるような手段を講ずればよい。
【００７９】
図１０は、論理バッファ回路の第１の変形例を示す回路図である。
この変形例では、図１０に示すように、ダイオード（トランジスタＱ１２１，Ｑ１２２）列に並列に電流源Ｉ１２２，Ｉ１２３（ｘ・Ｉｏ）を配置し、ダイオード列に流れる電流を減ずることにより、論理バッファ回路の利得を増加させている。
【００８０】
たとえばｘ＝１／４とすると、ダイオード列に流れる電流は半分になるので、ダイオード列が１個のダイオードで構成されているとしても２の利得が得られる。
本発明の基本的な構成では、ダイオード列を最小の２としても、最低動作電圧は２. ５〜２. ７Ｖ程度である。
これに対して図１０の論理バッファを使えば、２Ｖ程度まで動作電圧を下げることができる。
【００８１】
図１１は、論理バッファ回路の第１の変形例を示す回路図である。
この変形例では、差動トランジスタ対Ｑ１３３、Ｑ１３４の利得を上げるために、同図に示すようにトランジスタＱ１３５、Ｑ１３６のベース、コレクタを交差接続した回路をＱ１３３、Ｑ１３４のエミッタ間に挿入している。
この構成を用いることにより、差動トランジスタ対Ｑ１３３、Ｑ１３４の伝達コンダクタンスは見かけ上無限大に見える。
したがってトランジスタＱ１３１、Ｑ１３２のようにダイオード列が各々１個のダイオードより構成されていたとしても発振条件を満たすことができる。
【００８２】
また、この第２の変形例においては、同図に破線で示したトランジスタＱ１３７、Ｑ１３８からなるダイオードをトランジスタＱ１３５、Ｑ１３６に対して並列に接続し、トランジスタＱ１３７／Ｑ１３８の飽和電流（エミッタ面積）をトランジスタＱ１３５／Ｑ１３６の飽和電流の数分の１に設定するように構成している。
このようにして、伝達コンダクタンスの増加率を有限の範囲にとどめることにより、かなり高い発振周波数でもその特性劣化を小さく抑えることができる。
【００８３】
【発明の効果】
本発明によれば、リングオシレータの遅延時間を決定する積分容量が（ＡＣ的に）接地された形態で用いられるため、ＭＩＳ構造の容量のシリコン側を接地側に設定することにより
・ＭＩＳ容量の寄生容量を介して、ＩＣ基板に発振信号を注入することがない。したがって他の回路の干渉が極めて少ない。
・他の回路によりＩＣ基板の電位が揺らいでいる場合に、ＭＩＳ容量の寄生容量を介して影響を受けることがない。
・発振波形はかなり正弦波に近く、高周波成分が少ない。
また、電源端子にスパイク電流が流れるようなことがない。
といった特質を持ち、他の回路間における干渉を与えにくく、かつ受けにくい、いわば非常にクリーンな電圧制御発振回路を実現することができる。
【００８４】
また、信号の経路にはトランジスタ、ダイオードのＰＮ接合素子と、積分容量しか存在しない。ＰＮ接合の電流はすべて発振周波数によりスケーリング（発振周波数に比例）される。
したがって制御電圧／電流に対する発振周波数の直線性が、極めて広い範囲において良好である。
【図面の簡単な説明】
【図１】  本発明に係る電圧制御発振回路の第１の実施形態を示す回路図である。
【図２】  図１の回路における論理バッファの１段を取り出した回路図である。
【図３】  ダイオード列のＶ−Ｉ（電圧−電流）特性を示す図である。
【図４】  数値解析により発振条件を求めたときの解析回路を示す図である。
【図５】  図４に回路において直列ダイオード数ｍ＝２の時の解析結果を示す図である。
【図６】  直列ダイオード数ｍ＝３とした場合の解析結果を示す図である。
【図７】  直列ダイオード数ｍ＝４とした場合の解析結果を示す図である。
【図８】  リングオシレータの論理バッファ段数ｎと直列ダイオード数ｍをパラメータとした場合の、発振振幅と正規化発振周波数を示す図である。
【図９】  本発明に係る電圧制御発振回路の第２の実施形態を示す回路図である。
【図１０】  本発明に係る論理バッファ回路の第１の変形例を示す回路図である。
【図１１】  本発明に係る論理バッファ回路の第２の変形例を示す回路図である。
【図１２】  エミッタ結合マルチバイブレータ型電圧制御発振回路の第１の従来例を示す回路図である。
【図１３】  図１２の回路を改善したエミッタ結合マルチバイブレータ型電圧制御発振回路の第２の従来例を示す回路図である。
【図１４】  リングオシレータ型電圧制御発振回路の原理を説明するための図である。
【図１５】  リングオシレータ型電圧制御発振回路の第１の従来例を示す回路図である。
【図１６】  図１５の回路の特性を説明するための図である。
【図１７】  図１５の回路を改善したリングオシレータ型電圧制御発振回路の第２の従来例を示す回路図である。
【図１８】  ＩＣ内の容量素子の代表的構造であるＭＩＳ容量を示す。
【図１９】  ＭＩＳ容量素子のシリコン側に基板との間に寄生の接合容量ができた場合の等価回路を示す図である。
【図２０】  ２つのＭＩＳ容量を逆並列接続することにより、寄生容量も対称にはいるようにし平衡動作を崩さないようにする工夫した構成例を示す図である。
【図２１】  図２０の容量端Ａ、Ｂの波形を示す図である。
【図２２】  図１７のリングオシレータ型の場合の積分容量Ｃ３１のＡ、Ｂ端の波形を示す図である。
【図２３】  寄生容量を通じ、ＩＣ基板にかなり大きなスパイク電流を注入する場合の例を示す図である。
【図２４】  寄生容量を介して回路に電流を注入する場合の例を示す図である。
【図２５】  ２つのＰＬＬの周波数が近接していると、干渉しやすい理由を説明するための図である。
【符号の説明】
５０，８０…電圧制御発振回路、５１〜５３、８１〜８４…論理バッファ回路、８５，８６…出力バッファ、Ｑ５１〜Ｑ６８、Ｑ７１，Ｑ７２、Ｑ８１〜Ｑ１１６、Ｑ１２１〜Ｑ１２４、Ｑ１３１〜Ｑ１３８…ｎｐｎ型トランジスタ、Ｃ５１〜Ｃ５６、Ｃ８１〜Ｃ８７…積分容量、Ｉ５１〜Ｉ５３、Ｉ７１、Ｉ１２１、Ｉ１３１…電流源、Ｒ８１〜Ｒ８８…抵抗素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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