(57)【特許請求の範囲】
【請求項１】
１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、少なくとも行方向に複数配列してなるメモリセルアレイ領域と、
前記行方向で隣り合う各対の前記ツインメモリセル同士が接続線により接続され、複数の接続線の各々に１本ずつ接続されて列方向に延びる複数のビット線と、
前記複数のビット線の各々に一つずつ接続された複数の第１選択ゲートと、
２N（Ｎは２以上の整数）個の前記第１選択ゲート毎に１本ずつ設けられ、前記２N個の選択ゲートを介して２N本のビット線にそれぞれ共通接続される複数のＩ／Ｏ線と、
を有し、
前記メモリアレイ領域は、前記行方向にて２N個のツインメモリセル毎に、前記複数のＩ／Ｏ線にそれぞれ対応させた複数のブロック領域に分割され、
前記複数のブロック領域のうち前記行方向にて隣り合う（ｉ）番目と（ｉ＋１）番目のブロック領域（ｉは自然数）とに配置される一対のツインメモリセル間の前記接続線に接続されてブロック領域間の境界に位置するビット線と、前記（ｉ）番目のブロック領域に対応するＩ／Ｏ線との間に、第２選択ゲートをさらに設けたことを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記第２選択ゲートは、前記ブロック領域間の境界に位置するビット線に接続されて前記（ｉ）番目のブロック領域内の最端部に位置する前記ツインメモリセルが選択され、かつ、前記ブロック領域の境界に位置するビット線を前記（ｉ）番目のブロック領域に対応するＩ／Ｏ線に接続する時にオン駆動されることを特徴とする不揮発性半導体記憶装置。
【請求項３】
請求項２において、
前記（ｉ）番目のブロック領域の最端部に位置する前記ツインメモリセルの前記第２の不揮発性メモリ素子をプログラムする時に、前記ブロック領域間の境界に位置するビット線は、前記第２選択ゲートを介してプログラム用ビット線電圧に設定されることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項２において、
前記（ｉ）番目のブロック領域の最端部に位置する前記ツインメモリセルの前記第１の不揮発性メモリ素子よりリバースリードでデータリードする時に、前記ブロック領域間の境界に位置するビット線及び前記第２選択ゲートを介して前記Ｉ／Ｏ線に流れ込む電流をセンシングすることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項２において、
前記（ｉ）番目のブロック領域の最端部に位置する前記ツインメモリセルの前記第２の不揮発性メモリ素子よりフォワードリードでデータリードする時に、前記ブロック領域間の境界に位置するビット線及び前記第２選択ゲートを介して前記Ｉ／Ｏ線に流れ込む電流をセンシングすることを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項１乃至５のいずれかにおいて、
前記メモリセルアレイ領域は、前記行方向で分割された複数のセクタ領域を有し、
前記複数のセクタ領域毎に独立した複数のコントロールゲート駆動部が設けられ、前記複数のコントロールゲート駆動部の各々は、対応する一つの前記セクタ領域内に設けられた複数のツインメモリセルの前記第１，第２のコントロールゲートの電位を、他のセクタ領域とは独立して設定することを特徴とする不揮発性半導体装置。
【請求項７】
請求項６において、
前記複数のセクタ領域の各々には、前記行方向にて両端部にのみ、前記第１及び第２のコントロールゲートの一方と前記ワードゲートとを有するダミーセルが配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項１乃至７のいずれかにおいて、
前記複数の接続線の各々に接続されるビット線はサブビット線であり、前記列方向に沿って配置されるメインビット線が設けられ、サブビット線とメインビット線とはビット線選択スイッチング素子を介して接続され、前記第１，第２選択ゲートは前記メインビット線に接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記第１，第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有し、前記トラップサイトにデータをプログラムすることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、少なくとも行方向に複数配列してなるメモリセルアレイ領域と、
前記行方向で隣り合う各対の前記ツインメモリセル同士が接続線により接続され、複数の接続線の各々に１本ずつ接続されて列方向に延びる複数のビット線と、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記接続線を挟んで両側に位置する各対のツインメモリセルの相近接する第１，第２のコントロールゲートに共通接続される複数のコントロールゲート線と、を有し、前記メモリアレイ領域が、前記行方向にて２N個のツインメモリセル毎に、複数のＩ／Ｏ線にそれぞれ対応させた複数のブロック領域に分割された不揮発性半導体記憶装置の駆動方法であって、
行方向で（ｉ）番目のツインメモリセルの第１及び第２の不揮発性メモリ素子の一方に対してデータリードまたはデータプログラム動作をする際に、（ｉ−１）〜（ｉ＋１）番目の３つのツインメモリセルに接続された１本のワード線、４本のビット線及び４本のコントロールゲート線を使用し、
前記（ｉ）番目のツインメモリセルが前記ブロック領域の最端部に位置するときには、異なるブロック領域に存在する（ｉ＋１）番目のツインメモリセルに接続されたビット線及びコントロールゲート線を使用することを特徴とする不揮発性半導体記憶装置の駆動方法。
【請求項１１】
請求項１０において、
前記メモリセルアレイ領域は、前記行方向で分割された複数のセクタ領域に分割され、複数のセクタ領域の各々に前記複数のブロック領域が設けられ、
前記複数のセクタ領域の各々では、隣接する２つのブロック領域にまたがって存在する（ｉ）〜（ｉ＋１）番目の３つのツインメモリセルに接続された１本のワード線、４本のビット線及び４本のコントロールゲート線を使用して、前記データリードまたは前記データプログラムを実施することを特徴とする不揮発性半導体記憶装置の駆動方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を備えたツインメモリセルにて構成される不揮発性半導体記憶装置及びその駆動方法に関する。
【０００２】
【背景技術】
不揮発性半導体装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-Substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子（ＭＯＮＯＳメモリ素子またはセルともいう）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
このような構造を有する複数のツインＭＯＮＯＳフラッシュメモリセルを行方向及び列方向にそれぞれ複数配列させて、メモリセルアレイ領域が構成される。
【０００５】
【発明が解決しようとする課題】
このツインＭＯＮＯＳフラッシュメモリセルには、２本のビット線と、１本のワード線と、２本のコントロールゲート線とが接続される。
【０００６】
この種のフラッシュメモリの動作には、データの消去、プログラム及び読み出しがある。データのプログラム及び読み出しは、通常、８ビットまたは１６ビットの選択セル（選択された不揮発性メモリ素子）にて同時に実施される。この各ビット信号は、Ｉ／Ｏ線を介して入出力される。
【０００７】
よって、適当な数のツインメモリセルの各々に接続されるビット線は、それぞれ選択ゲートを介して１本のＩ／Ｏ線に共通接続され、いずれか一つの選択ゲートを介して１本のビット線が１本のＩ／Ｏ線に接続される。この動作が、８本または１６本のＩ／Ｏ線に対して同時に実施されることで、８ビットまたは１６ビット単位でデータリードまたはデータプログラムが実施される。
【０００８】
このように、行方向に配列された複数のツインメモリセルは、適当な数毎にブロック化され、各ブロック領域がそれぞれ異なる１本のＩ／Ｏ線に対応している。
【０００９】
ここで、各ブロック領域の行方向の両端部には、第１及び第２のコントロールゲートの一方のみとワードゲートとを有するダミーセルを配置していた。
【００１０】
よって、ブロック領域の数が増すほどダミーセルの数も増大し、メモリセルアレイの有効面積を縮小するという問題があった。
【００１１】
そこで、本発明は、ダミーセルの数を少なくして、高集積化が可能な不揮発性半導体装置及びその駆動方法を提供することにある。
【００１２】
【課題を解決するための手段】
本発明の一態様に係る不揮発性半導体装置は、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、少なくとも行方向に複数配列してなるメモリセルアレイ領域と、
前記行方向で隣り合う各対の前記ツインメモリセル同士が接続線により接続され、複数の接続線の各々に１本ずつ接続されて列方向に延びる複数のビット線と、
前記複数のビット線の各々に一つずつ接続された複数の第１選択ゲートと、
２N（Ｎは２以上の整数）個の前記第１選択ゲート毎に１本ずつ設けられ、前記２N個の選択ゲートを介して２N本のビット線にそれぞれ共通接続される複数のＩ／Ｏ線と、
を有し、
前記メモリアレイ領域は、前記行方向にて２N個のツインメモリセル毎に、前記複数のＩ／Ｏ線にそれぞれ対応させた複数のブロック領域に分割され、
前記複数のブロック領域のうち前記行方向にて隣り合う（ｉ）番目と（ｉ＋１）番目のブロック領域（ｉは自然数）とに配置される一対のツインメモリセル間の前記接続線に接続されてブロック領域間の境界に位置するビット線と、前記（ｉ）番目のブロック領域に対応するＩ／Ｏ線との間に、第２選択ゲートをさらに設けたことを特徴とする。
【００１３】
本発明の一態様によれば、（ｉ）番目と（ｉ＋１）番目のブロック領域間の境界に位置するビット線を、第２選択ゲートを介して（ｉ）番目のブロック領域に対応するＩ／Ｏ線に接続可能とした。このため、ブロック領域間にはダミーセルを設ける必要がなくなり、高集積化が可能となる。
【００１４】
この第２選択ゲートは、ブロック領域間の境界に位置するビット線に接続された、（ｉ）番目のブロック領域内の最端部に位置するツインメモリセルが選択され、かつ、ブロック領域の境界に位置するビット線を（ｉ）番目のブロック領域に対応するＩ／Ｏ線に接続する時にオン駆動される。
【００１５】
（ｉ）番目のブロック領域の最端部に位置するツインメモリセルの第２の不揮発性メモリ素子をプログラムする時には、ブロック領域間の境界に位置するビット線は、第２選択ゲートを介してプログラム用ビット線電圧に設定することができる。
【００１６】
あるいは、（ｉ）番目のブロック領域の最端部に位置するツインメモリセルの第１の不揮発性メモリ素子よりリバースリードでデータリードする時には、ブロック領域間の境界に位置するビット線及び第２選択ゲートを介してＩ／Ｏ線に流れ込む電流をセンシングすることができる。
【００１７】
あるいは、（ｉ）番目のブロック領域の最端部に位置するツインメモリセルの第２の不揮発性メモリ素子よりフォワードリードでデータリードする時には、ブロック領域間の境界に位置するビット線及び第２選択ゲートを介してＩ／Ｏ線に流れ込む電流をセンシングすることができる。
【００１８】
メモリセルアレイ領域は、行方向で分割された複数のセクタ領域を有することができる。この場合、複数のセクタ領域毎に独立した複数のコントロールゲート駆動部が設けることができる。こうすると、複数のコントロールゲート駆動部の各々は、対応する一つの前記セクタ領域内に設けられた複数のツインメモリセルの第１，第２のコントロールゲートの電位を、他のセクタ領域とは独立して設定することで、データプログラム時またはデータ消去時に、非選択セルでのディスターブを防止できる。
【００１９】
この複数のセクタ領域の各々には、行方向にて両端部にのみ、第１及び第２のコントロールゲートの一方とワードゲートとを有するダミーセルが配置される。２つのセクタにまたがって存在する３つのツインメモリセルを使用して、一方のセクタ内にあるツインメモリセルの第１または第２の不揮発性メモリ素子を駆動することはできないからである。
【００２０】
ここで、複数の接続線の各々に接続されるビット線をサブビット線とし、列方向に沿って配置されるメインビット線をさらに設けることができる。この場合、サブビット線とメインビット線とはビット線選択スイッチング素子を介して接続される。そして、この場合には第１，第２選択ゲートはメインビット線に接続されることになる。
【００２１】
なお、第１，第２の不揮発性メモリ素子の各々は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができるが、これに限らず他の構造を採用することができる。
【００２２】
本発明の他の態様は、１つのワードゲートと、第１，第２のコントロールゲートにより制御される第１，第２の不揮発性メモリ素子とを有するツインメモリセルを、少なくとも行方向に複数配列してなるメモリセルアレイ領域と、
前記行方向で隣り合う各対の前記ツインメモリセル同士が接続線により接続され、複数の接続線の各々に１本ずつ接続されて列方向に延びる複数のビット線と、
前記行方向に配列された複数のツインメモリセルの前記ワードゲートに共通接続されるワード線と、
前記接続線を挟んで両側に位置する各対のツインメモリセルの相近接する第１，第２のコントロールゲートに共通接続される複数のコントロールゲート線と、を有し、前記メモリアレイ領域が、前記行方向にて２N個のツインメモリセル毎に、複数のＩ／Ｏ線にそれぞれ対応させた複数のブロック領域に分割された不揮発性半導体記憶装置の駆動方法であって、
行方向で（ｉ）番目のツインメモリセルの第１及び第２の不揮発性メモリ素子の一方に対してデータリードまたはデータプログラム動作をする際に、（ｉ−１）〜（ｉ＋１）番目の３つのツインメモリセルに接続された１本のワード線、４本のビット線及び４本のコントロールゲート線を使用し、
前記（ｉ）番目のツインメモリセルが前記ブロック領域の最端部に位置するときには、異なるブロック領域に存在する（ｉ＋１）番目のツインメモリセルに接続されたビット線及びコントロールゲート線を使用することを特徴とする。
【００２３】
本発明の他の態様によれば、異なるブロック領域間にまたがって存在する３つのツインメモリセルを用いて、行方向でその中央に位置する一つのツインメモリセルの第１または第２の不揮発性メモリ素子に対してデータリードまたはデータプログラム動作を実行できる。換言すれば、隣接する２つのブロック領域の境界にはダミーセルが存在しないので、このような駆動が可能となる。
【００２４】
この場合、メモリセルアレイ領域は、行方向で分割された複数のセクタ領域に分割され、複数のセクタ領域の各々に複数のブロック領域が設けることができる。この複数のセクタ領域の各々では、隣接する２つのブロック領域にまたがって存在する（ｉ）〜（ｉ＋１）番目の３つのツインメモリセルに接続された１本のワード線、４本のビット線及び４本のコントロールゲート線を使用して、データリードまたは前記データプログラムを実施することができる。換言すれば、セクタ領域を超えてツインメモリセル同士を同時に駆動することはない。
【００２５】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００２６】
（ツインメモリセル構造）
図１は不揮発性半導体記憶装置の一断面を示している。図１において、１つのツインメモリセル１００は、Ｐ型ウェル１０２上にゲート酸化膜を介して例えばポリシリコンを含む材料から形成されるワードゲート１０４と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂと、第１，第２のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａ，１０８Ｂとを有する。
【００２７】
第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００２８】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂの一つと、Ｐ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００２９】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００３０】
この第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトとして機能する。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
【００３１】
図１に示すように、行方向（図１の第２の方向Ｂ）に間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００３２】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００３３】
ここで、［ｉ］番目のツインメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばワードゲート，コントロールゲート，ワード線よりも上層の金属層で形成されるサブコントロールゲート線ＳＣＧ［ｉ＋１］が接続されている。
【００３４】
Ｐ型ウェル１０２には、［ｉ］番目のツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂと、［ｉ＋１］番目のツインメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリ素子１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００３５】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成されるｎ型不純物層で、列方向（図１の紙面に垂直な第１の方向Ａ方向）に沿って延び、列方向に配列される複数のツインメモリセル１００にて共用されるサブビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをサブビット線ＳＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］とも称する。
【００３６】
（不揮発性半導体記憶装置の全体構成）
上述のツインメモリセル１００を用いて構成される不揮発性半導体記憶装置の全体構成について、図２（Ａ）〜図２（Ｅ）を参照して説明する。
【００３７】
図２（Ａ）は１チップの不揮発性半導体記憶装置の平面レイアウト図であり、メモリセルアレイ領域２００とグローバルワード線デコーダ２０１とを有する。メモリセルアレイ領域２００は、例えば計６４個の第０〜第６３のセクタ領域２１０を有する。
【００３８】
６４個のセクタ領域２１０は、図２（Ａ）に示すようにメモリセルアレイ領域２００を第２の方向（行方向）Ｂでそれぞれ分割したもので、各セクタ領域２１０は第１の方向（列方向）Ａを長手方向とする縦長形状を有する。データ消去の最小単位がセクタ領域２１０であり、セクタ領域２１０内の記憶データは一括してまたは時分割で消去される。
【００３９】
メモリアレイ領域２００は、例えば４Ｋ本のワード線ＷＬと、４Ｋ本のビット線ＢＬとを有する。ここで、本実施の形態では１本のビット線ＢＬに２つのＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂが接続されるため、４Ｋ本のビット線ＢＬは８Ｋｂｉｔの記憶容量を意味する。各セクタ領域２１０の記憶容量はメモリ全体の記憶容量の１／６４であり、（４Ｋ本のワード線ＷＬ）×（６４本のビット線ＢＬ）×２で定義される記憶容量を有する。
【００４０】
図２（Ｂ）は、図２（Ａ）に示す不揮発性半導体記憶装置の隣り合う２つの第０及び第１のセクタ領域２１０の詳細を示している。図２（Ｂ）に示すように、２つのセクタ２１０の両側に、ローカルドライバ領域（ローカルコントロールゲートドライバ、ローカルビット線選択ドライバ及びローカルワード線ドライバを含む）２２０Ａ，２２０Ｂが配置されている。また、２つのセクタ２１０と２つのローカルドライバ領域２２０Ａ，２２０Ｂの例えば上辺には、セクタ制御回路２２２が配置されている。
【００４１】
各セクタ領域２１０は第２の方向にて分割され、１６ビットのデータをリード・ライト可能にＩ／Ｏ０〜Ｉ／Ｏ１５用の１６個のメモリブロック（入出力ビットに対応したメモリブロック）２１４を有している。各メモリブロック２１４は、図２（Ｂ）に示すように、４Ｋ（４０９６）本のワード線ＷＬを有する。
【００４２】
図２（Ｃ）に示すように、図２（Ｂ）に示す各一つのセクタ領域２１０は、第１の方向Ａにて８個のラージブロック２１２に分割されている。この各ラージブロック２１２は、図２（Ｄ）に示すように、第１の方向Ａにて８個のスモールブロック２１５に分割されている。
【００４３】
各スモールブロック２１５は、図２（Ｅ）に示すように、６４本のワード線ＷＬを有する。
【００４４】
（セクタ領域の詳細）
図３は、図２（Ａ）に示すセクタ領域０の詳細を示している。図３に示すスモールメモリブロック２１６は、図４に示すように、ツインメモリセル１００を列方向に例えば６４個、行方向に例えば４個配列したものである。一つのスモールメモリブロック２１６には、例えば４本のサブコントロールゲート線ＳＣＧ０〜ＳＣＧ３と、データの入出力線である４本のサブビット線ＳＢＬ０〜ＳＢＬ３と、６４本のワード線ＷＬとが接続されている。
【００４５】
ここで、偶数のサブコントロールゲート線ＳＣＧ０，ＳＣＧ２には、偶数列（第０列または第２列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと奇数列（第１列または第３列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。同様に、奇数のサブコントロールゲート線ＳＣＧ１，ＳＣＧ３には、奇数列（第１列または第３列）の複数のツインメモリセルの各々の第２のコントロールゲート１０６Ｂと偶数列（第２列または第４列）の複数のツインメモリセルの各々の第１のコントロールゲート１０６Ａとが共通接続されている。
【００４６】
図３に示すように、一つのメモリブロック２１４内にはスモールメモリブロック２１６が列方向に６４個配列され（この一群がスモールブロック２１５となる）、１６ビットの入出力を行うために、１６個のＩ／Ｏ０〜Ｉ／Ｏ１５に対応した１６個のメモリブロック２１４が行方向に配列されている。
【００４７】
行方向に配列された１６個のスモールメモリブロック２１６の１６本のサブコントロールゲート線ＳＣＧ０が、行方向にメインコントロールゲート線ＭＣＧ０に共通接続されている。同様に、１６本のサブコントロールゲート線ＳＣＧ１はメインコントロールゲート線ＭＣＧ１に、１６本のサブコントロールゲート線ＳＣＧ２はメインコントロールゲート線ＭＣＧ２に、１６本のサブコントロールゲート線ＳＣＧ３はメインコントロールゲート線ＭＣＧ３にそれぞれ共通接続されている。
【００４８】
このセクタ領域０内の各スモールブロック２１５には、コントロールゲート駆動部であるＣＧドライバ３００−０〜３００−６３の一つがそれぞれ設けられている。この各ＣＧドライバ３００−０〜３００−６３には、行方向に延びる上述の４本のメインコントロールゲート線ＭＣＧ０〜ＭＣＧ３が接続されている。
【００４９】
図５は、相隣り合うセクタ領域０とセクタ領域１にそれぞれ属する２つのスモールブロック２１５の関係を示している。セクタ領域０とセクタ領域１とでは６４本のワード線ＷＬ０〜ＷＬ６３が共用されるが、メインコントロールゲート線ＭＣＧ０〜ＭＣＧ３及びメインビット線ＭＢＬはそれぞれ独立して設けられている。特に図５では、セクタ領域０内のスモールブロック２１５に対応するＣＧドライバＣＧＤＲＶ０〜３と、セクタ領域１内のスモールブロック２１５に対応するＣＧドライバＣＧＤＲＶ０〜３とが示され、ＣＧドライバはスモールブロック２１５毎に独立して設けられている。
【００５０】
スモールブロック２１５毎に配置された各サブビット線ＳＢＬ０（不純物層）は、金属配線であるメインビット線ＭＢＬに共通接続されている。このメインビット線ＭＢＬは、列方向（第１の方向Ａ）に配列されたスモールメモリブロック２１６間で共有されている。このメインビット線ＭＢＬからスモールメモリブロック内の各サブビット線ＳＢＬ０に至る各経路途中には、ビット線選択スイッチング素子であるビット線選択ゲート２１７Ａ，２１７Ｂが配置されている。なお、例えば奇数本目のサブビット線ＳＢＬには上述のビット線選択ゲート２１７Ａがそれぞれ接続されるのに対して、偶数本目のサブビット線ＳＢＬにはビット線選択ゲート２１７Ｂが接続されている。
【００５１】
隣り合う２つの第０，第１のセクタ領域２１０内の２つのスモールブロック２１５及びその両側のローカルドライバ領域２２０Ａ，２２０Ｂの詳細を図６に示す。図６に示すように、左側のローカルドライバ領域２２０Ａには、図５に示す４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。同様に、右側のローカルドライバ領域２２０Ｂには、図５に示す４つのローカルコントロールゲート線ドライバＣＧＤＲＶ０〜ＣＧＤＲＶ３が配置されている。
【００５２】
また、左側のローカルドライバ領域２２０Ａには、セクタ０，１内の偶数番目のワード線ＷＬ０，２，…６２を駆動するローカルワード線ドライバＷＬＤＲＶ０，…ＷＬＤＲＶ６３が配置されている。右側のローカルドライバ領域２２０Ｂには、セクタ０，１内の奇数番目のワード線ＷＬ１，３，…６３を駆動するローカルワード線ドライバＷＬＤＲＶ１，…ＷＬＤＲＶ６３が配置されている。
【００５３】
さらに、図５及び図６に示すように、右側のローカルドライバ領域２２０Ｂには、セクタ０，１の例えば奇数番目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ａを駆動するローカルビット線ドライバＢＳＲＶ１が配置されている。左側のローカルドライバ領域２２０Ａには、セクタ０，１の例えば偶数番目のサブビット線ＳＢＬに接続されたビット線選択ゲート２１７Ｂを駆動するローカルビット線ドライバＢＳＲＶ０が配置されている。
【００５４】
（セクタ０，１の駆動回路）
次に、図７を参照してセクタ０，１内の各スモールブロック２１５内のツインメモリセルを駆動する回路について説明する。
【００５５】
まず、セクタ０〜６３に共用される構成として、プリデコーダ４００と、６４個のグローバルデコーダ４０２−０〜４０２−６３と、Ｙデコーダ４０４とが設けられている。
【００５６】
プリデコーダ４００は、選択対象の不揮発性メモリ素子（選択セル）を特定するアドレス信号Ａ［２０−０］をデコードするものである。このアドレス信号Ａ［２０−０］の意味付けを下記の表１に示す。
【００５７】
【表１】
0003659205.tif 000002
【００５８】
Ｙデコーダ４０４は、Ｙパス選択ドライバ４１０を介してＹパス回路４１２を駆動して、スモールブロック２１５内の選択されたビット線を、後段のセンスアンプまたはビット線ドライバに接続するものである。
【００５９】
図５及び図６にて既に説明した通り、図７の各スモールブロック２１５の左右には、ローカルドライバ領域２２０Ａ，２２０Ｂが設けられている。
【００６０】
セクタ０，１内の例えば第１行目のスモールメモリブロック０を例に挙げれば、その左側のローカルドライバ領域２２０Ａには、セクタ０内の４本のメインコントロールゲート線ＭＣＧを駆動するコントロールゲート線ドライバＣＧＤＲＶ［３−０］と、セクタ０，１内の偶数本目の３１本のワード線ＷＬを駆動するワード線ドライバＷＬＤＲＶ［３１−０］と、セクタ０，１内の偶数本目のサブビット線ＳＢＬに接続されたビット線選択トランジスタ２１７Ｂを駆動するビット線選択ドライバＢＳＤＲＶ［０］が配置されている。右側のローカルドライバ領域２２０Ｂには、セクタ１内の４本のメインコントロールゲート線ＭＣＧを駆動するコントロールゲート線ドライバＣＧＤＲＶ［３−０］と、セクタ０，１内の奇数本目の３１本のワード線ＷＬを駆動するワード線ドライバＷＬＤＲＶ［６３−３２］と、セクタ０，１内の奇数本目のサブビット線ＳＢＬに接続されたビット線選択トランジスタ２１７Ａを駆動するビット線選択ドライバＢＳＤＲＶ［１］が配置されている。
【００６１】
次に、セクタ０，１の例えば上辺に配置されたセクタ制御回路２２２の詳細について、図７を参照して説明する。
【００６２】
セクタ０，１にそれぞれ対応して設けられた２つのコントロールゲート電圧制御回路ＥＯＣＴＬは、プリデコーダ４００からのプリデコード出力に基づき、ＶＰ１及びＶＰ２のいずれかの電位に設定される２種類のコントロールゲート用高電圧ＶＰＣＧ［１：０］を出力する。すなわち、一方のコントロールゲート用高電圧ＶＰＣＧ［０］がＶＰ１であれば、他方のコントロールゲート用高電圧ＶＰＣＧ［１］はＶＰ２となる。
【００６３】
ここで、電圧ＶＰ１，ＶＰ２は図示しない昇圧回路（チャージポンプ）にて生成され、モードによって異なる昇圧電圧に設定されている。例えば、データリード時であればＶＰ１＝１．５Ｖ，ＶＰ２＝３Ｖとなる。一方、データプログラム時であればＶＰ１＝５．５Ｖ，ＶＰ２＝２．５Ｖとなる。
【００６４】
図８に、コントロールゲート電圧制御回路ＥＯＣＴＬのうち、コントロールゲート用高電圧ＶＰＣＧ［０］を出力する回路の一例を示す。図８において、プリデコード出力がＨＩＧＨであれば、Ｐ型ＭＯＳトランジスタ４２０がオフ、Ｐ型ＭＯＳトランジスタ４２２がオンして、コントロールゲート用高電圧ＶＰＣＧ［０］としてＶＰ２が出力される。逆に、プリデコード出力がＬＯＷであれば、Ｐ型ＭＯＳトランジスタ４２０がオン、Ｐ型ＭＯＳトランジスタ４２２がオフして、コントロールゲート用高電圧ＶＰＣＧ［０］としてＶＰ１が出力される。
【００６５】
セクタ０，１にそれぞれ対応して設けられた２つのプリコントロールゲート線ドライバＰＣＧＤＲＶは、プリデコーダ４００からのプリデコード出力に基づき、セクタ０，１内の各スモールブロック２１５に対応して設けられた４つのコントロールゲート線ドライバＣＧＤＲＶ０〜３のいずれかをアクティブとするドライバ選択信号ＰＣＧ［３：０］を出力する。
【００６６】
ここで、セクタ０内のスモールブロック０〜６３に対応して設けられたコントロールゲート線ドライバＣＧＤＲＶ［３：０］〜ＣＧＤＲＶ［２５５：２５２］を図９に示す。
【００６７】
図９において、コントロールゲート用高電圧ＶＰＣＧ［０］は、コントロールゲート線ドライバＣＧＤＲＶ０，２に入力され、コントロールゲート用高電圧ＶＰＣＧ［１］は、コントロールゲート線ドライバＣＧＤＲＶ１，３に入力される。
【００６８】
また、ドライバ選択信号ＰＣＧ［３：０］の各々は、対応するコントロールゲート線ドライバＣＧＤＲＶ０−３の一つにそれぞれ入力される。
【００６９】
コントロールゲート線ドライバＣＧＤＲＶ０を例に挙げれば、グローバルワード線信号ＧＷＬ［０］がＨＩＧＨであって、ドライバ選択信号ＰＣＧ［０］がＨＩＧＨである場合に限り、コントロールゲート線ドライバＣＧＤＲＶ０より、ＶＰ１またはＶＰ２のコントロールゲート用高電圧ＶＰＣＧ［０］が出力される。他の場合には、コントロールゲート線ドライバＣＧＤＲＶ０の出力は０Ｖとなる。この動作は、他のコントロールゲート線ドライバでも同様である。
【００７０】
セクタ０，１にそれぞれ対応して設けられた２つのプリコントロールゲート用負電圧供給回路ＶＮＣＧは、プリデコーダ４００からのプリデコード出力に基づき、データイレース時にコントロールゲートに印加される負電圧ＶＮＣＧ（例えば−３Ｖ）を、セクタ０，１内の各スモールブロック２１５に対応して設けられた４つのコントロールゲート線ドライバＣＧＤＲＶ０〜３に供給する。
【００７１】
図９ではデータイレース時に負電圧ＶＮＣＧを供給する回路は省略されているが、データイレース時にはセクタ内の全てのスモールブロック２１５内のコントロールゲートに負電圧ＶＮＣＧを供給して、セクタ毎に一括消去が可能である。
【００７２】
セクタ０，１に共通して設けられた２セクタ制御回路ＳＥＣ２ＣＴＬは、セクタ０，１内の各スモールブロック２１５に対応して設けられたワード線ドライバＷＬＤＲＶを選択する信号ＸＡ［７：０］，ＸＢ［３：０］，ＸＢ［７：４］を出力し、さらにビット線選択ドライバＢＳＤＲＶを駆動する電圧ＶＰＢＳ［１：０］を出力するものである。
【００７３】
ここで、ワード線ドライバを選択する信号ＸＡ［７：０］とは、アドレス信号Ａ［２：０］に対応し、８ビットの信号により、ワード線が共有されるセクタ０，１の各々一つのスモールブロック２１５の中の一つのワード線ドライバＷＬＤＲＶを選択するものである。一方、選択信号ＸＢ［７：０］とは、アドレス信号Ａ［５：３］に対応している。そして、４ビットの選択信号ＸＢ［３：０］により、一つのスモールブロック２１５に対応する６４個のワード線ドライバＷＬＤＲＶ［６３−０］の中から、偶数番目のワード線ＷＬに接続されたワード線ドライバＷＬＤＲＶを８個ずつ選択される。他の４ビットの選択信号ＸＢ［７：４］により、一つのスモールブロック２１５に対応する６４個のワード線ドライバＷＬＤＲＶ［６３−０］の中から、奇数番目のワード線ＷＬに接続されたワード線ドライバＷＬＤＲＶが８個ずつ選択される。
【００７４】
図１０のワード線ドライバＷＬＲＶ［０］を例に挙げれば、ＧＷＬ［０］，ＸＡ［０］及びＸＢ［０］の全てがアクティブとなったときに、ワード線ＷＬ［０］に電位ＶＰＷＬを供給し、それ以外の時には接地電位を供給する。電位ＶＰＷＬとしては、書き込み時には書き込み電位となり、読み出し時には読み出し電位となる。
【００７５】
次に、２セクタ制御回路ＳＥＣ２ＣＴＬから出力されるビット線選択用高電圧ＶＰＢＳ［１：０］について説明する。
【００７６】
この２セクタ制御回路ＳＥＣ２ＣＴＬは、図１１に示すように、図８に示すコントロールゲート電圧制御回路ＥＯＣＴＬと同様な構成を有するビット線選択電圧制御回路４３０を有している。
【００７７】
図１１は、ビット線選択用高電圧ＶＰＢＳ［０］を出力するビット線選択電圧制御回路４３０の一例を示す。図１１において、プリデコード出力がＨＩＧＨであれば、Ｐ型ＭＯＳトランジスタ４３２がオフ、Ｐ型ＭＯＳトランジスタ４３４がオンして、ビット線選択用高電圧ＶＰＢＳ［０］としてＶＰ２が出力される。逆に、プリデコード出力がＬＯＷであれば、Ｐ型ＭＯＳトランジスタ４３２がオン、Ｐ型ＭＯＳトランジスタ４３４がオフして、ビット線選択用高電圧ＶＰＣＧ［０］としてＶＰ１が出力される。
【００７８】
なお、これらの電圧ＶＰ１，ＶＰ２も上述した昇圧回路にて、各モードに対応して生成されている。すなわち、データリード時には例えばＶＰ１＝Ｖｄｄ（１．５Ｖ），ＶＰ２＝４．５Ｖであり、データプログラム時及びデータイレース時には例えばＶＰ１＝ＶＰ２＝８Ｖである。
【００７９】
ここで、セクタ０内のスモールブロック０に対応して設けられたビット線選択ドライバＢＳＤＲＶ［０］を図１２に示す。
【００８０】
図１２において、ビット線選択用用高電圧ＶＰＢＳ［０］とグローバルワード線信号ＧＷＬ［０］とが、ビット線選択ドライバＢＳＤＲＶ［０］に入力される。グローバルワード線信号ＧＷＬ［０］がＨＩＧＨであれば、ビット線選択ドライバＢＳＤＲＶ［０］より、ＶＰ１またはＶＰ２のビット線選択用高電圧ＶＰＢＳ［０］が出力される。他の場合には、ビット線選択ドライバＢＳＤＲＶ［０］の出力は０Ｖとなる。この動作は、他のビット線選択ドライバでも同様である。
【００８１】
（動作説明）
ここで、本実施形態の不揮発性半導体記憶装置でのデータ読み出し、データプログラム及びデータ消去動作について説明する。
【００８２】
以下の説明において、選択ブロック（Selected Block）、非選択の対向ブロック（Opposite Block）及び非選択ブロック（Unselected Block）なる用語を用いる。これらはスモールブロック２１５の呼び名の種類である。選択ブロックとは、図１３に示すように、例えば一対のセクタ０，１を例に挙げれば、例えばセクタ０内にて選択された一つのスモールブロック２１５を意味する。非選択の対向ブロックとは、セクタ０と隣接するセクタ１内のスモールブロック２１５であって、選択ブロックと隣接するスモールブロック２１５を意味する。非選択ブロックとは、セクタ０，１内の選択ブロック及び対向ブロック以外の全てのスモールブロック２１５を意味する（セクタ２〜６３も含む）。
【００８３】
また、リード時またはプログラム時の選択ブロック内には、選択されたツインメモリセル（Selected Twin Memory Cell：選択されたツインメモリセル１００）と非選択セル（Unselected Twin Memory Cell：選択されなかったツインメモリセル１００）とがある。さらに、選択されたツインメモリセルには、選択セル（Selected Cell）のメモリ素子１０８Ａまたは１０８Ｂと、対向セル（Opposite Cell）のメモリ素子１０８Ｂまたは１０８Ａとがある。
【００８４】
以上のような定義の下で、リード時、プログラム時及び消去（イレーズ）時のコントロールゲート線ＣＧ、ビット線ＢＬ及びワード線ＷＬの各電位を、下記の表２及び表３に示す。
【００８５】
【表２】
0003659205.tif 000003
【００８６】
【表３】
0003659205.tif 000004
【００８７】
以下、表２及び表３に基づいて、各モードの動作について説明する。
【００８８】
（メモリセルからのデータ読み出し）
一つのツインメモリセル１００は、図１４に示すように、ワードゲート１０４により駆動されるトランジスタＴ２と、第１，第２のコントロールゲート１０６Ａ，１０６Ｂによりそれぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接続したものと模式化することができる。
【００８９】
ツインメモリセル１００の動作を説明するに際して、図１５に示すように、例えばセクタ０中のある選択ブロック（選択されたスモールブロック２１５）内にて隣接する４つのツインメモリセル１００［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］の各所の電位の設定についてまず説明する。図１５は、ワード線ＷＬ１に接続されたツインメモリセル１００［ｉ］のワードゲート１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）からのデータをリバースリードモードで読み出す場合について説明する図であり、図１６はその時の選択ブロックでの電圧設定を示している。
【００９０】
ここで、リバースリードとは、ツインメモリセル１００［ｉ］の右側の選択セル１０８Ｂに接続されたビット線ＢＬ［ｉ＋１］をソースとし、ツインメモリセル１００［ｉ］の対向セル１０８Ａに接続されたビット線ＢＬ［ｉ］をドレインとして、ビット線ＢＬ［ｉ］に流れる電流をセンシングしてデータリードを行うものである。
【００９１】
なお、本発明はフォワードリードにも適用することができる。フォワードリードの場合には、ツインメモリセル１００［ｉ］の右側の選択セル１０８Ｂに接続されたビット線ＢＬ［ｉ＋１］をドレインとし、ツインメモリセル１００［ｉ］の対向セル１０８Ａに接続されたビット線ＢＬ［ｉ］をソースとして、ビット線ＢＬ［ｉ＋１］に流れる電流をセンシングしてデータリードが行われる。
【００９２】
以下、リバースリードを例に挙げてそのリード動作を説明する。この場合、ツインメモリセル１００［ｉ］と同じ行にあるワードゲートＷＬ１に読み出し用ワード線選択電圧としてＶｄｄ（例えば１．５Ｖ）を印加して、その行の各トランジスタＴ２をオンさせる。また、ツインメモリセル１００［ｉ］の左側（対向セル）のコントロールゲート１０６Ａに、サブコントロールゲート線ＳＣＧ［ｉ］を介してオーバライド電圧（図８のＶＰ２＝例えば３Ｖ）を印加して、ＭＯＮＯＳメモリ素子１０８Ａに相当するトランジスタＴ１をオンさせる。ツインメモリセル１００［ｉ］の右側のコントロールゲート１０６Ｂの電圧ＶCGとして、読み出し電圧Ｖｒｅａｄ（図８のＶＰ１＝例えば１．５Ｖ）を印加する。
【００９３】
このとき、ワードゲート１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていたか否かで、ＭＯＮＯＳメモリ素子１０８Ｂに相当するトランジスタＴ３の動作は以下のように分かれる。
【００９４】
図１７は、ツインメモリセル１００［ｉ］の右側（選択セル側）のコントロールゲート１０６Ｂへの印加電圧と、それによって制御されるＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に相当するトランジスタＴ３のソース−ドレイン間に流れる電流Ｉｄｓとの関係を示している。
【００９５】
図１７に示すように、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていない場合には、コントロールゲート電圧ＶCGが低いしきい値電圧Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。これに対して、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されている場合には、選択サイドのコントロールゲート電位ＶCGが高いしきい値電圧Ｖｈｉｇｈを超えない限り電流Ｉｄｓが流れ始めない。
【００９６】
ここで、データ読み出し時に選択サイドのコントロールゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧に設定されている。
【００９７】
従って、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていない場合には電流Ｉｄｓが流れ、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されている場合には電流Ｉｄｓが流れないことになる。
【００９８】
ここで、図１６に示すように、データ読み出し時には対向セルに接続されたビット線ＢＬ［ｉ］（不純物層１１０［ｉ］）をセンスアンプに接続し、他のビット線ＢＬ［ｉ−１］，［ｉ＋１］，［ｉ＋２］の電位ＶＤ［ｉ−１］，［ｉ＋１］，［ｉ＋２］を０Ｖにそれぞれ設定しておく。こうすると、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されていない場合には電流Ｉｄｓが流れるため、オン状態のトランジスタＴ１，Ｔ２を介して、対向サイドのビット線ＢＬ［ｉ］に例えば２５μＡ以上の電流が流れる。これに対し、ＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）に電荷が蓄積されている場合には電流Ｉｄｓが流れないため、トランジスタＴ１，Ｔ２がオン状態であっても、対向セルに接続されたビット線ＢＬ［ｉ］に流れる電流は例えば１０ｎＡ未満となる。よって、対向サイドのビット線ＢＬ［ｉ］に流れる電流をセンスアンプにて検出することで、ツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）からのデータ読み出しが可能となる。
【００９９】
なお本実施の形態では、図１６に示すように、ビット線ＢＬ［ｉ］，［ｉ＋２］にはビット線選択トランジスタ（ｎ型ＭＯＳトランジスタ）２１７Ａが、ビット線ＢＬ［ｉ−１］，［ｉ＋１］にはビット線選択トランジスタ２１７Ｂが接続されている。
【０１００】
これらの選択トランジスタ２１７Ａ，１２７Ｂはサイズの関係で電流駆動能力を高く確保することは困難であり、本実施の形態では例えばチャネル幅Ｗ＝０．９μｍ、チャネル長Ｌ＝０．８μｍとなっている。
【０１０１】
センスアンプに接続されるビット線ＢＬ［ｉ］には上述の電流を確保する必要上、ビット線選択トランジスタ２１７Ａのゲート電圧ＢＳ０を、図１１に示す回路により例えば４．５Ｖ（＝ＶＰ２）の高電圧に設定している。
【０１０２】
一方、図１６の選択サイドのＭＯＮＯＳメモリ素子１０８Ａのソース側の電圧は０Ｖに近い電圧（数十〜百ｍＶ程度）となる。このため、ビット線選択トランジスタ２１７Ｂのバックゲートの影響は少ないので、そのゲート電圧ＢＳ１を、図１１と同様な回路によりＶｄｄ（＝ＶＰ１）に設定している。このゲートには４．５Ｖを供給しなくてもよいので、４．５Ｖの電圧を生成する図示しない昇圧回路（チャージポンプ）の負荷を少なくできる。
【０１０３】
なお、図１６において、選択セルをツインメモリセル１００［ｉ］の左側の不揮発性メモリ素子１０８Ａとしたときには、リバースリードではビット線ＢＬ［ｉ］がソースとなり、対向セル１０８Ｂに接続されるビット線ＢＬ［ｉ＋１］がセンスアンプに接続されるドレインとなる。よって、この場合には、ビット線選択トランジスタ２１７Ａのゲート電圧ＢＳ０をＶｄｄとし、ビット線選択トランジスタ２１７Ｂのゲート電圧ＢＳ１を４．５Ｖに設定すればよい。
【０１０４】
なお、選択ブロック内の非選択セルについては、表２の通りの電圧設定となる。
【０１０５】
次に、セクタ０内の選択ブロックと対向するセクタ１内の対向ブロック（スモールブロック２１５）では、上述の表３の通りの電圧設定となり、その様子を図１８に示す。図１８において、各ワード線ＷＬの電圧、ビット線選択トランジスタのゲート電圧は、セクタ０，１で共用されるため、図１６に示す選択ブロック内と同じ設定となる。ビット線は全て０Ｖに設定される。
【０１０６】
選択ブロック及び対向ブロック以外であって、セクタ０〜６３に存在する非選択ブロック（スモールブロック２１５）では、上述の表３の通りの電圧設定となり、その様子を図１９に示す。
【０１０７】
この非選択ブロックでは、ビット線選択トランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設定される。ビット線選択トランジスタ２１７Ａ，２１７Ｂがオフしているので、ビット線ＢＬはフローティング状態となる。
【０１０８】
（メモリセルのプログラミング）
図２０は、ワード線ＷＬ１に接続されたツインメモリセル１００［ｉ］のワードゲード１０４の右側のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）のデータプログラミングについて説明する図であり、図２１は選択ブロック内の電圧設定の様子を示している。このデータプログラミング動作の前には、後述するデータ消去動作が実施されている。
【０１０９】
図２０では、図１５と同じく、サブコントロールゲート線ＳＣＧ［ｉ］の電位はオーバライド電位（図８のＶＰ１＝例えば２．５Ｖ）とされ、サブコントロールゲート線ＳＣＧ［ｉ−１］，［ｉ＋２］の電位は０Ｖとされている。ここで、オーバライド電位とは、ツインメモリセル１００［ｉ］の左側のＭＯＮＯＳメモリ素子１０８Ａ（選択セルとは反対側の対向セル）のプログラムの有無に拘わらず、ＭＯＮＯＳメモリ素子１０８Ａに相当するトランジスタＴ１をオンさせてプログラム電流を流すために必要な電位である。また、図２１の各ワードゲート１０４の電位は、ワード線ＷＬ１により、電源電圧Ｖｄｄより低い例えば１．０Ｖ程度のプログラム用ワード線選択電圧に設定される。また、ツインメモリセル１００［ｉ＋１］の右側のコントロールゲート１０８Ｂ（選択セル）の電位は、サブコントロールゲート線ＳＣＧ［ｉ＋１］を介して、プログラム用コントロールゲート電圧である図４に示す書き込み電圧Ｖｗｒｉｔｅ（図８のＶＰ２＝例えば５．５Ｖ）に設定される。
【０１１０】
次に、ビット線ＢＬの電圧設定について、図２２を参照して説明する。図２２は、メインビット線ＭＢＬに接続されるＹパス回路４１２の内部を概略的に示している。
【０１１１】
このＹパス回路４１２内には、メインビット線ＭＢＬをセンスアンプまたはビット線ドライバに接続するための第１のトランジスタ５０１と、それ以外の経路に接続するための第２のトランジスタ５０２とが設けられる。第１，第２のトランジスタ５０１，５０２のゲートには相反する信号ＹＳ０，／ＹＳＯが入力される。
【０１１２】
第２のトランジスタ５０２のソースには、スイッチ５０３を介して電源電圧Ｖｄｄ（１．８Ｖ）と、例えば５μＡの定電流を流す定電流源５０４が設けられている。
【０１１３】
プログラム時には、図２０及び図２１のビット線ＢＬ［ｉ＋１］の電圧ＶＤ［ｉ＋１］は、図２２の第１のトランジスタ５０１を介してビット線ドライバに接続されて、プログラム用ビット線電圧である例えば５Ｖに設定される。
【０１１４】
また、ビット線ＢＬ［ｉ＋２］は、図２２の第２のトランジスタ５０２及びスイッチ５０３を介してＶｄｄに設定される。
【０１１５】
ビット線ＢＬ［ｉ−１］，［ｉ］は共に、図２２の第２のトランジスタ５０２及びスイッチ５０３を介して定電流源５０４に接続される。ただし、ビット線ＢＬ［ｉ−１］に接続されたＭＯＮＯＳセルは、そのコントロールゲート線ＣＧ［ｉ−１］が０Ｖのためオフしており、電流が流れないため定電流源５０４を介して０Ｖに設定される。
【０１１６】
こうすると、ツインメモリセル１００［ｉ］のトランジスタＴ１，Ｔ２がそれぞれオンして、ビット線ＢＬ［ｉ］に向けて電流Ｉｄｓが流れる一方で、ＭＯＮＯＳメモリ素子１０８ＢのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、ＭＯＮＯＳメモリ素子１０８Ｂのプログラミング動作が実施されて、データの「０」または「１」が書き込まれる。
【０１１７】
ここで、プログラム用ワード線選択電圧を約１Ｖでなく０．７７Ｖ程度に設定し、ビット線ＢＬ［ｉ］を０Ｖとする方法もある。本実施の形態では、プログラム用ワード線選択電圧を約１Ｖと上げてソース・ドレイン間電流を増やしながらも、プログラム時にビット線ＢＬ［ｉ］に流れ込む電流を、定電流源５０４にて制限しているので、ビット線ＢＬ［ｉ］の電圧を最適に（０〜１Ｖの範囲で本実施形態では０．７Ｖ程度）に設定でき、プログラム動作を最適に実施できるようにしている。
【０１１８】
上述の動作上、非選択のツインメモリセル１００［ｉ＋１］の右側の不揮発性メモリ素子１０８Ａのコントロールゲートにも５．５Ｖが印加される。このとき、ツインメモリセル１００［ｉ＋１］の右側のコントロールゲートＣＧ［ｉ＋２］を０Ｖとしているので、本来ツインメモリセル１００［ｉ＋１］のソース・ドレイン間（ビット線間）には電流が流れない。しかし、ビット線ＢＬ［ｉ＋１］には５Ｖが印加されるので、ツインメモリセル１００［ｉ＋１］のソース・ドレイン間（ビット線間）に高電界がかかると、パンチスルー電流が流れて、ライトディスターブが生じてしまう。そこで、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖでなく、例えばＶｄｄとし、ソース・ドレイン間の電位差を小さくして、ライトディスターブを防止している。また、ビット線ＢＬ［ｉ＋２］の電圧を０Ｖを超える電圧、好ましくはプログラム時のワード線選択電圧と同等以上とすることで、メモリセル［ｉ＋１］のトランジスタＴ２をオンしにくくなるため、それによってもディスターブを防止することができる。
【０１１９】
また、ビット線ＢＬ［ｉ＋１］に５Ｖを供給する必要があるため、ビット線選択トランジスタ２１７Ｂのゲートには、図１１と同様な回路によりＶＰ１＝ＶＰ２＝８Ｖを印加している。一方、ビット線選択トランジスタ２１７Ａのゲートにも同じく８Ｖ（図１１のＶＰ１＝ＶＰ２＝８Ｖ）を印加した。ビット線ＢＬ［ｉ＋２］に上述した理由でＶｄｄに設定する必要上、トランジスタ２１７ＡのゲートにもＶｄｄより高い電圧を印加する必要があるため、トランジスタ２１７Ｂのゲート電圧と同じ８Ｖを使用した。なお、ビット線選択トランジスタ２１７Ａのゲート電圧は、Ｖｄｄ＋Ｖｔｈより高ければよい。
【０１２０】
なお、選択ブロック内の非選択セルについては、表２の通りの電圧設定となる。
【０１２１】
次に、セクタ０内の選択ブロックと対向するセクタ１内の対向ブロック（スモールブロック２１５）では、上述の表３の通りの電圧設定となり、その様子を図２３に示す。図２３において、各ワード線ＷＬの電圧、ビット線選択トランジスタのゲート電圧は、セクタ０，１で共用されるため、図２０に示す選択ブロック内と同じ設定となる。ビット線は全て０Ｖに設定される。
【０１２２】
選択ブロック及び対向ブロック以外であって、セクタ０〜６３に存在する非選択ブロック（スモールブロック２１５）では、上述の表３の通りの電圧設定となり、その様子を図２４に示す。
【０１２３】
この非選択ブロックでは、ビット線選択トランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設定される。ビット線選択トランジスタ２１７Ａ，２１７Ｂがオフしているので、ビット線ＢＬはフローティング状態となる。
【０１２４】
ツインメモリセル１００［ｉ］の左側のＭＯＮＯＳメモリ素子１０８Ａをプログラムするには、ツインメモリセル１００［ｉ−１］，［ｉ］，［ｉ＋１］の各所の電位を、図２５に示すように設定すればよい。
【０１２５】
（メモリセルのデータ消去）
図２６は、セクタ０内の全メモリセルを一括してデータ消去するための概略説明図であり、図２７にそのセクタ０の一部のメモリセルに対する設定電圧の様子が図示されている。
【０１２６】
図２６では、各ワードゲート１０４の電位は、ワード線ＷＬによって０Ｖに設定され、サブコントロールゲート線ＳＣＧ［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］によって、コントロールゲート１０６Ａ，１０６Ｂの電位は例えば−１〜−３Ｖ程度の消去用コントロールゲート線電圧ＶＮＣＧに設定される。さらに、ビット線ＢＬ［ｉ−１］，［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位は、ビット線選択トランジスタ２１７Ａ，２１７Ｂ，ビット線ドライバにより例えば４．５〜５Ｖの消去用ビット線電圧に設定される。
【０１２７】
こうすると、各ＭＯＮＯＳメモリ素子１０８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた電子は、コントロールゲートに印加された消去用コントロールゲート電圧と、ビット線に印加された消去用ビット線電圧とで形成される電界により、トンネル効果により抜かれて消去される。これにより、複数のツインメモリセルにて同時にデータ消去が可能となる。なお、消去動作としては、上述のものとは異なり、ビットとなる不純物層の表面のバンド−バンドトンネリングによりホットホールを形成し、蓄えられていたエレクトロンを消去するものであっても良い。
【０１２８】
また、セクタ内を一括してデータ消去するものに限らず、時分割でデータ消去しても良い。
【０１２９】
次に、セクタ０内の選択ブロックと対向するセクタ１内の対向ブロック（スモールブロック２１５）では、上述の表３の通りの電圧設定となり、その様子を図２８に示す。図２８において、各ワード線ＷＬの電圧、ビット線選択トランジスタのゲート電圧は、セクタ０，１で共用されるため、図２４に示す選択ブロック内と同じ設定となる。ビット線は全て０Ｖに設定される。この対向ブロック内の各セルでは、コントロールゲート線ＣＧとビット線ＢＬとが共に０Ｖであるので、ディスターブが生ずることはない。
【０１３０】
選択ブロック及び対向ブロック以外であって、セクタ０〜６３に存在する非選択ブロック（スモールブロック２１５）では、上述の表３の通りの電圧設定となり、その様子を図２９に示す。
【０１３１】
この非選択ブロックでは、ビット線選択トランジスタ２１７Ａ，２１７Ｂのゲート電圧、ワード線ＷＬ、コントロールゲート線ＣＧのいずれもが０Ｖに設定される。ビット線選択トランジスタ２１７Ａ，２１７Ｂがオフしているので、ビット線ＢＬはフローティング状態となる。ただし、ビット線ＢＬの電圧はほとんど０Ｖに近い電圧であるので、この非選択ブロック内のセルでもディスターブが生ずるとこはない。
【０１３２】
（Ｙパス回路の説明）
図３０は、図７に示すＹパス回路４１２を示している。このＹパス回路４１２は、１セクタ毎に設けられている。１セクタには、Ｉ／Ｏ０用メモリブロック〜Ｉ／Ｏ７用メモリブロックに８分割されたブロック領域２１４が配置されている（図２（Ｂ）も参照のこと）。
【０１３３】
各ブロック領域２１４には４つのツインメモリセル１００が行方向に接続されている。なお、１ブロック領域２１４内のツインメモリセル１００の数として４は最小数であり、２N（Ｎは２以上の整数）とすれば、ツインメモリセル２１４をデコード出力に基づき特定できる。
【０１３４】
ここで、１ブロック領域２１４内の４つのツインメモリセル１００に設けられた８つのセル（不揮発性メモリ素子）を、図３０に示すようにセルＣ０〜Ｃ７と定義する。
【０１３５】
また、１セクタ領域２１４には、その行方向の両端部にのみ、第１及び第２のコントロールゲート１０８Ａ，１０８Ｂの一方とワードゲートとを有するダミーセル１０１が配置されている。
【０１３６】
行方向で隣り合う各対のツインメモリセル１００同士は、接続線６００により接続されている。この複数の接続線６００の各々に、ビット線ＢＬが接続される。１ブロック領域２１４内に配置されるビット線ＢＬを、図３０の通りＢＬ０〜ＢＬ３とする。なお、上述した実施の形態において、接続線６００にはサブビット線ＳＢＬが接続され、ビット線選択トランジスタを介してさらにメインビット線ＭＢＬに接続されるのであるが、図３０では図の簡略化のためビット線ＢＬとして描いてある。
【０１３７】
このビット線ＢＬ０〜ＢＬ３の各々には、図２２と同様にトランジスタ５０１の一端が接続され、このトランジスタ５０１を以下、第１選択ゲートと称する。１ブロック領域２１４に対応して設けられた４つの第１選択ゲート５０１のゲートには、電圧ＹＳ０〜ＹＳ３のいずれかが印加される。４つの第１選択ゲート５０１の各々の他端は、Ｉ／Ｏ線に共通接続されている。図３０に示すように、８つのブロック領域２１４［０］〜２１４［７］にそれぞれ対応して８つのＩ／Ｏ０〜Ｉ／Ｏ７が設けられている。
【０１３８】
ビット線ＢＬ０〜ＢＬ３の途中には、図２２と同様に、ゲート電圧を／ＹＳ０〜／ＹＳ３のいずれかとする第２のトランジスタ５０２がそれぞれ接続されている。なお、図３０の実施形態では、第２のトランジスタ５０２がオンすると、そのトランジスタ５０１のソースに接続された電圧ＢＬＶＳがビット線ＢＬに供給されるようになっている。この電圧ＢＬＶＳは、動作モードに応じてＶｄｄまたは０Ｖに設定される（後述の表４，５を参照のこと）。従って、本実施形態では、図２２とは異なり、スイッチ５０３及び定電流源５０４は設けられていない。
【０１３９】
図３０のＹパス回路４１２の特徴は、第２選択ゲート５１０を設けたことである。この第２選択ゲート５１０は、例えばブロック領域２１４［０］とブロック領域２１４［１］の境界に位置するビット線ＢＬ０を、Ｉ／Ｏ出力線（Ｉ／Ｏ０）に接続／非接続するためのものである。この第２選択ゲート５１０は、行方向にて隣り合う（ｉ）番目と（ｉ＋１）番目のブロック領域（図３０の例では１≦ｉ≦７）とに配置される一対のツインメモリセル１００，１００間の接続線６００に接続されてブロック領域間の境界に位置するビット線、つまりビット線ＢＬ０に接続されている。なお、図３０の右端のダミーセル１０１に接続されたビット線ＢＬ０にも第２選択ゲート５１０が設けられている。この第２選択ゲート５１０にはゲート電圧ＹＳ４が供給される。
【０１４０】
ここで、１ブロック領域２１４内の８つのセルＣ０〜Ｃ７のいずれかが選択セルとして選択されたデータリード時の各所の電圧を表４に示す。
【０１４１】
【表４】
0003659205.tif 000005
【０１４２】
表４は、リバースリード動作時の各所の電圧を示しており、例えば選択セルＣ３からデータを読み出すには、対向セルＣ２に接続されたビット線ＢＬ１に接続された第１選択ゲート５０１のみをオンさせるように、その第１選択ゲート５０１のゲート電圧ＹＳ１のみが電圧Ｖｄｄに設定され、他のゲート電圧ＹＳ０，ＹＳ２〜ＶＳ４は０Ｖとなっている。
【０１４３】
ここで、第２選択ゲート５１０は、選択セルＣ６（第１の不揮発性メモリ素子）からデータをリバースリードする場合にのみオンされる。リバースリード動作では、例えばブロック領域２１４［０］に属する選択セルＣ６のデータに基づき、ブロック領域２１４［１］に属するビット線ＢＬ０に電流が流れる。このとき、表４に示すように、ＹＳ０＝０Ｖ，／ＹＳ０＝０Ｖ，ＹＳ４＝Ｖｄｄなので、ビット線ＢＬ０に接続されている第２選択ゲート５１０のみがオンされる。よって、ブロック領域２１４［１］のビット線ＢＬ０と、ブロック領域２１４［０］に対応するＩ／Ｏ０とが接続され、ビット線ＢＬ０に流れる電流をＩ／Ｏ０としてセンシングすることができる。
【０１４４】
また、この選択セルＣ６からデータリードする場合には、ブロック領域２１４［０］のコントロールゲート線ＣＧ２，ＣＧ３をそれぞれ０Ｖ，１．５Ｖに設定すると共に、ブロック領域２１４［１］のコントロールゲート線ＣＧ０，ＣＧ１をそれぞれ３Ｖ，０Ｖに設定している。
【０１４５】
このように、ブロック領域２１４［０］に属する選択セルＣ６からデータリードするときに、その隣のブロック領域２１４［１］に属するビット線、コントロールゲート線を使用して、リード動作を行うことが分かる。
【０１４６】
なお、表４とは異なり、フォワードリード動作を行う場合には、選択セルＣ７（第２の不揮発性メモリ素子）からデータリードする際に第２選択ゲート５１０がオンされ、ビット線ＢＬ０に流れる電流をＩ／Ｏ０にてセンシングすればよい。
【０１４７】
次に、１ブロック領域２１４内の８つのセルＣ０〜Ｃ７のいずれかが選択セルとして選択されたデータプログラム時の各所の電圧を表５に示す。
【０１４８】
【表５】
0003659205.tif 000006
【０１４９】
表５に示すように、電圧ＹＳ４が７Ｖとなって第２選択ゲート５１０がオンする場合とは、選択セルＣ７へのデータプログラムを実施する場合である。この場合、選択セルＣ７は、ビット線ＢＬ０、第２選択ゲート５１０、Ｉ／Ｏ０を介して、図示しないビット線ドライバと接続され、ビット線ＢＬ０にプログラム用ビット線電圧が供給される。
【０１５０】
この動作時にも、例えばブロック領域２１４［０］のコントロールゲート線ＣＧ２，ＣＧ３がそれぞれ０Ｖ，２．５Ｖと設定され、その隣のブロック領域２１４［１］のコントロールゲート線ＣＧ０，ＣＧ１がそれぞれ５．５Ｖ，０Ｖに設定される。
【０１５１】
このように、ブロック領域２１４［０］に属する選択セルＣ６をデータプログラムするときに、その隣のブロック領域２１４［１］に属するビット線、コントロールゲート線を使用して、プログラム動作を行うことが分かる。
【０１５２】
なお、データイレース時には１セクタ内の電圧設定はブロック領域間で同一となるので、下記の表６に示すような電圧設定となる。
【０１５３】
【表６】
0003659205.tif 000007
【０１５４】
（比較例の説明）
図３０のような第２選択ゲート５１０を用いない限り、図３１に示す構造を採用するしかない。図３１では、２つのブロック領域２１４［０］，２１４［１］は完全に分離されている。しかも、１ブロック領域２１４の行方向の両端部にダミーセル１０１が設けられている。そして、１ブロック領域２１４に５本のビット線ＢＬ０〜ＢＬ４を設け、その途中にそれぞれ第１選択ゲート５０１を設けている。
【０１５５】
このようにすると、ブロック領域間に必ずダミーセル１０１を設ける必要があるので、行方向の長さが大きくなり、高集積化の妨げとなる。
【０１５６】
特に、図２（Ａ）に示すように行方向でセクタ分割した場合には、図２（Ｂ）に示すように横幅が比較的狭い１セクタ内に、８個又は１６個のＩ／Ｏに対応させて８個または１６個のブロック領域（Ｉ／Ｏ用メモリブロック）２１４を設ける必要がある。よって、メモリセルアレイ全体として、行方向には多数のブロック領域２１４が配置されるため、ダミーセル１０１の数も無視できないほどに増大してしまう。
【０１５７】
その点、図３０に示す構造では、ブロック領域間にはダミーセル１０１を一切要しないため、集積度を向上させることができる。
【０１５８】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１５９】
例えば、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【０１６０】
また、上述の実施形態では、セクタ領域の分割数、ラージブロック、スモールブロックの分割数及びスモールメモリブロック内のメモリセル数については一例であり、他の種々の変形実施が可能である。ちなみに、ラージブロックの分割数を８としたのはメタル配線ピッチの制約から決められた。もしメタル配線ピッチを狭く出来れば、分割数をさらに増やすことができる。例えば１６分割にすれば、１本のコントロールゲート線の負荷容量（ゲート容量）はさらに減るので、より高速駆動が可能となる。ただし、１６分割とするとメインコントロールゲート線の数が増えるので、ライン＆スペースを狭くするか、面積を増大させるしかない。また、コントロールゲートドライバの数も増えるので、その分面積が増大する。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図２（Ａ）は図１に示す不揮発性半導体記憶装置全体の平面レイアウト図、図２（Ｂ）は図２（Ａ）中の２つのセクタ領域の平面図、図２（Ｃ）は図２（Ｂ）中の一つのセクタ領域の平面図、図２（Ｄ）は図２（Ｃ）中の一つのラージブロックの平面図、図２（Ｅ）は図２（Ｄ）中の一つのスモールブロックの平面図である。
【図３】図２（Ｂ）に示す一つのセクタ領域の多数のスモールメモリブロックとその配線とを説明するための概略説明図である。
【図４】図３に示すスモールメモリブロックの回路図である。
【図５】図３に示すスモールブロックとローカルドライバ領域との関係を示す図である。
【図６】隣接する２セクタ中の２つのスモールブロックとローカルドライバ領域との関係を示す概略説明図である。
【図７】隣接する２セクタの周辺駆動回路を示すブロック図である。
【図８】図７に示すコントロールゲート電圧制御回路ＥＯＣＴＬの一例を示す回路図である。
【図９】図７に示すコントロールゲート線ドライバＣＧＤＲＶの一例を示す回路図である。
【図１０】図１０（Ａ），（Ｂ）はそれぞれ、図７に示すワード線ドライバＷＬＤＲＶ［０］，ＷＬＤＲＶ［１］の一例を示す回路図である。
【図１１】図７に示す２セクタ制御回路ＳＥＣ２ＣＴＬ中に含まれるビット線選択電圧制御回路４３０の一例を示す回路図である。
【図１２】図７に示すビット線ドライバＢＳＤＲＶ［０］の一例を示す回路図である。
【図１３】選択ブロック、それと対向する非選択の対向ブロック、及びその他の非選択ブロックを示す概略説明図である。
【図１４】図１に示すメモリセルの等価回路図である。
【図１５】図１に示す不揮発性半導体記憶装置でのデータ読み出し動作を説明するための概略説明図である。
【図１６】データ読み出し時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図１７】図１に示すメモリセルでのコントロールゲート電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示す特性図である。
【図１８】データ読み出し時での非選択の対向ブロック内の電圧設定を説明するための概略説明図である。
【図１９】データ読み出し時での対向ブロック以外の非選択ブロック内の電圧設定を説明するための概略説明図である。
【図２０】図１に示す不揮発性半導体記憶装置でのデータ書き込み（プログラム）動作を説明するための概略説明図である。
【図２１】データプログラム時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図２２】ビット線に接続されるＹパス回路を概略的に示す回路図である。
【図２３】データプログラム時での非選択の対向ブロック内の電圧設定を説明するための概略説明図である。
【図２４】データプログラム時での対向ブロック以外の非選択ブロック内の電圧設定を説明するための概略説明図である。
【図２５】図２１とは異なる選択サイドのメモリ素子に対するデータプログラム時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図２６】図１に示す不揮発性半導体記憶装置でのデータ消去動作を説明するための概略説明図である。
【図２７】データ消去時での選択ブロック内の電圧設定を説明するための概略説明図である。
【図２８】データ消去時での非選択の対向ブロック内の電圧設定を説明するための概略説明図である。
【図２９】データ消去時での対向ブロック以外の非選択ブロック内の電圧設定を説明するための概略説明図である。
【図３０】図７に示すＹパス回路の一例を示す回路図である。
【図３１】図３０に示すＹパス回路よりもダミーセルの数が増大してしまう比較例の回路図である。
【符号の説明】
１００  ツインメモリセル
１０１  ダミーセル
１０２  Ｐ型ウェル
１０４  ワードゲート
１０６Ａ，１０６Ｂ  コントロールゲート（線）
１０８Ａ，１０８Ｂ  不揮発性メモリ素子（ＭＯＮＯＳメモリ素子）
１０９  ＯＮＯ膜
１１０  不純物層（ビット線）
２００  メモリセルアレイ領域
２０１  グローバルワード線デコーダ
２１０  セクタ領域
２１２  ラージブロック
２１４  メモリブロック（ブロック領域）
２１５  スモールブロック
２１６  スモールメモリブロック
２１７Ａ，２１７Ｂ  ビット線選択トランジスタ
２２０Ａ，２２０Ｂ  ローカルドライバ領域
３００，３０１  ＣＧ（コントロールゲート）ドライバ
４００  プリデコーダ
４０２−０〜４０２−６３  グローバルデコーダ
４０４  Ｙデコーダ
４１０  Ｙ選択ドライバ
４１２  Ｙパス回路
４２０，４２２，４３２，４３４  Ｐ型ＭＯＳトランジスタ
４３０  ビット線選択電圧制御回路
５０１  第１のトランジスタ(第１選択ゲート)
５０２  第２のトランジスタ
５０３  スイッチ
５０４  定電流源
５１０  第２選択ゲート
ＷＬ  ワード線
ＧＷＬ  グローバルワード線
ＢＬ  ビット線
ＳＢＬ  サブビット線（不純物層）
ＭＢＬ  メインビット線
ＳＣＧ  サブコントロールゲート線
ＭＣＧ  メインコントロールゲート線
ＣＧＤＲＶ  コントロールゲート線ドライバ
ＷＬＤＲＶ  ワード線ドライバ
ＢＳＤＲＶ  ビット線選択ドライバ
ＥＯＣＴＬ  コントロールゲート電圧制御回路
【図１】
0003659205.tif 000008
【図２】
0003659205.tif 000009
【図３】
0003659205.tif 000010
【図４】
0003659205.tif 000011
【図５】
0003659205.tif 000012
【図６】
0003659205.tif 000013
【図７】
0003659205.tif 000014
【図８】
0003659205.tif 000015
【図９】
0003659205.tif 000016
【図１０】
0003659205.tif 000017
【図１１】
0003659205.tif 000018
【図１２】
0003659205.tif 000019
【図１３】
0003659205.tif 000020
【図１４】
0003659205.tif 000021
【図１５】
0003659205.tif 000022
【図１６】
0003659205.tif 000023
【図１７】
0003659205.tif 000024
【図１８】
0003659205.tif 000025
【図１９】
0003659205.tif 000026
【図２０】
0003659205.tif 000027
【図２１】
0003659205.tif 000028
【図２２】
0003659205.tif 000029
【図２３】
0003659205.tif 000030
【図２４】
0003659205.tif 000031
【図２５】
0003659205.tif 000032
【図２６】
0003659205.tif 000033
【図２７】
0003659205.tif 000034
【図２８】
0003659205.tif 000035
【図２９】
0003659205.tif 000036
【図３０】
0003659205.tif 000037
【図３１】
0003659205.tif 000038