(57)【特許請求の範囲】
【請求項１】
複数のキャパシタを含む昇圧回路であって、
第１〜第Ｍ（Ｍは４以上の整数）の電源線と、
第ｊ（１≦ｊ≦Ｍ−２、ｊは整数）の昇圧用キャパシタが、第１の期間に第ｊの電源線と第（ｊ＋１）の電源線との間に接続されると共に前記第１の期間経過後の第２の期間に第（ｊ＋１）の電源線と第（ｊ＋２）の電源線との間に接続される第１〜第（Ｍ−２）の昇圧用キャパシタと、
第ｋ（１≦ｋ≦Ｍ−３、ｋは整数）の安定化用キャパシタが、第（ｋ＋１）の電源線と第（ｋ＋２）の電源線との間に接続され、前記第２の期間において第ｋの昇圧用キャパシタの各昇圧用キャパシタから放電された電荷を蓄積する第１〜第（Ｍ−３）の安定化用キャパシタと、
を含み、
第ｐ（１≦ｐ≦Ｍ−１、ｐは整数）の電源線と第（ｐ＋１）の電源線の間の電圧を第１及び第２の電源線の間の電圧とすることで、前記第１及び第Ｍの電源線の間に、第１及び第２の電源線の間の電圧を（Ｍ−１）倍に昇圧した電圧を出力することを特徴とする昇圧回路。
【請求項２】
請求項１において、
第（Ｍ−１）の電源線と第Ｍの電源線との間に接続された第（Ｍ−２）の安定化用キャパシタを更に含み、
前記第（Ｍ−２）の安定化用キャパシタが、
前記第２の期間において第（Ｍ−２）の昇圧用キャパシタから放電された電荷を蓄積することを特徴とする昇圧回路。
【請求項３】
請求項１又は２において、
前記第１及び第Ｍの電源線との間に接続されたキャパシタを含むことを特徴とする昇圧回路。
【請求項４】
複数のキャパシタを含む昇圧回路であって、
第１〜第（Ｎ＋１）（Ｎは３以上の整数）の電源線と、
第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｎのスイッチ素子の一端が第（Ｎ＋１）の電源線に接続され、第１及び第２Ｎのスイッチ素子を除く残りのスイッチ素子が前記第１のスイッチ素子の他端と前記第２Ｎのスイッチ素子の他端との間に直列に接続された第１〜第２Ｎのスイッチ素子と、
各昇圧用キャパシタの一端が、第ｊ（１≦ｊ≦２Ｎ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子が接続された第ｊの接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子が接続された第（ｊ＋２）の接続ノードに接続された第１〜第（Ｎ−１）の昇圧用キャパシタと、
各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｎ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｎ−２）の安定化用キャパシタと、
を含み、
第ｍ（１≦ｍ≦２Ｎ−１、ｍは整数）のスイッチ素子と第（ｍ＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、第ｑ（１≦ｑ≦Ｎ、ｑは整数）の電源線と第（ｑ＋１）の電源線の間の電圧を第１及び第２の電源線の間の電圧とすることで、前記第１及び第（Ｎ＋１）の電源線の間に、第１及び第２の電源線の間の電圧をＮ倍に昇圧した電圧を出力することを特徴とする昇圧回路。
【請求項５】
請求項４において、
第Ｎの電源線と第（Ｎ＋１）の電源線との間に接続された第（Ｎ−１）の安定化用キャパシタを更に含み、
前記第（Ｎ−１）の安定化用キャパシタが、
前記第２の期間において第（Ｎ−１）の昇圧用キャパシタから放電された電荷を蓄積することを特徴とする昇圧回路。
【請求項６】
請求項４又は５において、
前記第１及び第（Ｎ＋１）の電源線との間に接続されたキャパシタを含むことを特徴とする昇圧回路。
【請求項７】
請求項１乃至６のいずれかにおいて、
各昇圧用キャパシタ及び各安定化用キャパシタには、前記第１及び第２の電源線の間の電圧が印加されること特徴とする昇圧回路。
【請求項８】
複数のキャパシタを内蔵する半導体装置であって、
第１〜第（Ｎ＋１）（Ｎは３以上の整数）の電源線と、
第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｎのスイッチ素子の一端が第（Ｎ＋１）の電源線に接続され、第１及び第２Ｎのスイッチ素子を除く残りのスイッチ素子が前記第１のスイッチ素子の他端と前記第２Ｎのスイッチ素子の他端との間に直列に接続された第１〜第２Ｎのスイッチ素子と、
各昇圧用キャパシタの一端が、第ｊ（１≦ｊ≦２Ｎ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子が接続された第ｊの接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子が接続された第（ｊ＋２）の接続ノードに接続された第１〜第（Ｎ−１）の昇圧用キャパシタと、
各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｎ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｎ−２）の安定化用キャパシタと、
を含み、
第ｑ（１≦ｑ≦Ｎ、ｑは整数）の電源線と第（ｑ＋１）の電源線の間の電圧が、第１及び第２の電源線の間の電圧であり、
第ｍ（１≦ｍ≦２Ｎ−１、ｍは整数）のスイッチ素子と第（ｍ＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御されることを特徴とする半導体装置。
【請求項９】
請求項８において、
第Ｎの電源線と第（Ｎ＋１）の電源線との間に接続された第（Ｎ−１）の安定化用キャパシタを更に含み、
前記第（Ｎ−１）の安定化用キャパシタが、
前記第２の期間において第（Ｎ−１）の昇圧用キャパシタから放電された電荷を蓄積することを特徴とする半導体装置。
【請求項１０】
請求項８又は９において、
前記第１及び第（Ｎ＋１）の電源線と電気的に接続された第１及び第２の端子を含み、
半導体装置の外部で、前記第１及び第２の端子の間にキャパシタが接続されることを特徴とする半導体装置。
【請求項１１】
請求項８乃至１０のいずれかにおいて、
電圧を調整する電圧調整回路を含み、
前記電圧調整回路によって調整された電圧が、前記第１及び第２の電源線の間の電圧として供給されることを特徴とする半導体装置。
【請求項１２】
請求項１１において、
前記電圧調整回路は、
参照電圧と、前記第１及び第（Ｎ＋１）の電源線の間の電圧又は該電圧を分割した分割電圧との比較結果に基づいて、電圧を調整することを特徴とする半導体装置。
【請求項１３】
請求項８乃至１０のいずれかにおいて、
前記第１及び第（Ｎ＋１）の電源線の間の電圧を分割した分割電圧と、参照電圧との比較結果に基づいて、前記第１〜第２Ｎのスイッチ素子のオンオフ制御を行うためのスイッチ制御信号の周波数を変化させる電圧調整回路を含むことを特徴とする半導体装置。
【請求項１４】
請求項８乃至１３のいずれかにおいて、
前記第１及び第（Ｎ＋１）の電源線の間の電圧に基づいて多値の電圧を生成する多値電圧生成回路を含むことを特徴とする半導体装置。
【請求項１５】
請求項１４において、
前記多値電圧生成回路により生成された多値の電圧に基づいて電気光学装置を駆動するドライバ部を含むことを特徴とする半導体装置。
【請求項１６】
請求項８乃至１５のいずれかにおいて、
各昇圧用キャパシタ及び各安定化用キャパシタには、前記第１及び第２の電源線の間の電圧が印加されること特徴とする半導体装置。
【請求項１７】
複数の走査線と、
複数のデータ線と、
複数の画素と、
前記複数の走査線を駆動する走査ドライバと、
前記複数のデータ線を駆動する請求項１４記載の半導体装置と、
を含むことを特徴とする表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、昇圧回路、半導体装置及び表示装置に関する。
【０００２】
【従来の技術】
表示装置として、電気光学装置を含む液晶表示装置が用いられることがある。液晶表示装置を電子機器に搭載することで、電子機器の小型化と低消費電流化とを両立させることができる。
【０００３】
ところで、液晶表示装置の駆動には高い電圧が必要とされる。従って、電気光学装置を駆動するドライバＩＣ（Integrated Circuit）（広義には半導体装置）は、高い電圧を生成する電源回路を内蔵することがコストの観点からも望ましい。この場合、電源回路は、昇圧回路を含む。昇圧回路は、高電位側のシステム電源電圧ＶＤＤと、低電位側の接地電源電圧ＶＳＳとの間の電圧を昇圧して、液晶駆動用の出力電圧Ｖｏｕｔを生成する。
【０００４】
このような昇圧回路として、いわゆるチャージポンプ方式で昇圧した電圧を生成するチャージポンプ回路を用いることで、低消費化を図ることができる。チャージポンプ回路は、キャパシタを含む。液晶パネルとドライバＩＣとをモジュール化した液晶パネルモジュールでは、チャージポンプ回路のキャパシタをＩＣ内に内蔵することにより、実装工程の簡略化と、トータルコストの削減とを図ることができる。例えば、５倍昇圧を行う一般的なチャージポンプ回路では５個のキャパシタを必要とするため、上記の観点から、これらキャパシタをＩＣ内に内蔵するメリットは大きい。
【０００５】
【特許文献１】
特開２００１−２１１６３５号公報
【０００６】
【発明が解決しようとする課題】
しかしながら、チャージポンプ回路のキャパシタをドライバＩＣ内に内蔵した場合、外付けの場合と同じ容量を得るために、内蔵するキャパシタの面積が大きくなってしまいコストが高くなる。一方、内蔵するキャパシタの面積を小さくすると、消費電流が多くなる。このように、内蔵するキャパシタの面積と消費電流とがトレードオフの関係にある。
【０００７】
従って、キャパシタの面積を小さくしてコストを削減するため、小容量のキャパシタを用いて従来と同じ能力（電荷供給能力、負荷駆動能力）を有するチャージポンプ方式の昇圧回路が求められる。言い換えれば、キャパシタの面積が同じ（コストが同じ）で、従来の容量内蔵昇圧回路と同じ能力を有し、より一層の低消費電流化が可能なチャージポンプ方式の昇圧回路が求められる。
【０００８】
また、ＩＣに外付けされたキャパシタ１個当たりの容量は０．１〜１μＦであり、ＩＣ内に内蔵されたキャパシタ１個当たりの容量は１ｎＦ程度である。そのため、従来の容量を内蔵しない昇圧回路と同じ能力を得るためには、チャージポンプ回路のスイッチ素子のスイッチング周波数を大きくする必要があり、キャパシタの充放電電流の増加による消費電流の増大を招く。従って、キャパシタの充放電電流を低減するチャージポンプ回路を提供することが望まれる。
【０００９】
本発明は、以上のような技術的課題に鑑みてなされたものであり、その目的とするところは、負荷駆動能力を低下させることなく、低消費化を図る昇圧回路、これを備えた半導体装置及び表示装置を提供することにある。
【００１０】
【課題を解決するための手段】
上記課題を解決するために本発明は、複数のキャパシタを含む昇圧回路であって、第１〜第Ｍ（Ｍは４以上の整数）の電源線と、第ｊ（１≦ｊ≦Ｍ−２、ｊは整数）の昇圧用キャパシタが、第１の期間に第ｊの電源線と第（ｊ＋１）の電源線との間に接続されると共に前記第１の期間経過後の第２の期間に第（ｊ＋１）の電源線と第（ｊ＋２）の電源線との間に接続される第１〜第（Ｍ−２）の昇圧用キャパシタと、第ｋ（１≦ｋ≦Ｍ−３、ｋは整数）の安定化用キャパシタが、第（ｋ＋１）の電源線と第（ｋ＋２）の電源線との間に接続され、前記第２の期間において第ｋの昇圧用キャパシタの各昇圧用キャパシタから放電された電荷を蓄積する第１〜第（Ｍ−３）の安定化用キャパシタとを含み、前記第１及び第Ｍの電源線の間に、第１及び第２の電源線の間の電圧を（Ｍ−１）倍に昇圧した電圧を出力する昇圧回路に関係する。
【００１１】
また本発明に係る昇圧回路では、第（Ｍ−１）の電源線と第Ｍの電源線との間に接続された第（Ｍ−２）の安定化用キャパシタを更に含み、前記第（Ｍ−２）の安定化用キャパシタが、前記第２の期間において第（Ｍ−２）の昇圧用キャパシタから放電された電荷を蓄積してもよい。
【００１２】
また本発明に係る昇圧回路では、前記第１及び第Ｍの電源線との間に接続されたキャパシタを含んでもよい。
【００１３】
また本発明は、複数のキャパシタを含む昇圧回路であって、第１〜第（Ｎ＋１）（Ｎは３以上の整数）の電源線と、第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｎのスイッチ素子の一端が第（Ｎ＋１）の電源線に接続され、第１及び第２Ｎのスイッチ素子を除く残りのスイッチ素子が前記第１のスイッチ素子の他端と前記第２Ｎのスイッチ素子の他端との間に直列に接続された第１〜第２Ｎのスイッチ素子と、各昇圧用キャパシタの一端が、第ｊ（１≦ｊ≦２Ｎ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子が接続された第ｊの接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子が接続された第（ｊ＋２）の接続ノードに接続された第１〜第（Ｎ−１）の昇圧用キャパシタと、各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｎ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｎ−２）の安定化用キャパシタとを含み、第ｍ（１≦ｍ≦２Ｎ−１、ｍは整数）のスイッチ素子と第（ｍ＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御され、前記第１及び第（Ｎ＋１）の電源線の間に、第１及び第２の電源線の間の電圧をＮ倍に昇圧した電圧を出力する昇圧回路に関係する。
【００１４】
また本発明に係る昇圧回路では、第Ｎの電源線と第（Ｎ＋１）の電源線との間に接続された第（Ｎ−１）の安定化用キャパシタを更に含み、前記第（Ｎ−１）の安定化用キャパシタが、前記第２の期間において第（Ｎ−１）の昇圧用キャパシタから放電された電荷を蓄積してもよい。
【００１５】
また本発明に係る昇圧回路では、前記第１及び第（Ｎ＋１）の電源線との間に接続されたキャパシタを含んでもよい。
【００１６】
また本発明に係る昇圧回路では、各昇圧用キャパシタ及び各安定化用キャパシタには、前記第１及び第２の電源線の間の電圧が印加されてもよい。
【００１７】
本発明によれば、昇圧回路を構成する各構成要素に印加される電圧を低くすることができる。従って、製造コストを抑えることができるようになる。
【００１８】
また本発明は、複数のキャパシタを内蔵する半導体装置であって、第１〜第（Ｎ＋１）（Ｎは３以上の整数）の電源線と、第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｎのスイッチ素子の一端が第（Ｎ＋１）の電源線に接続され、第１及び第２Ｎのスイッチ素子を除く残りのスイッチ素子が前記第１のスイッチ素子の他端と前記第２Ｎのスイッチ素子の他端との間に直列に接続された第１〜第２Ｎのスイッチ素子と、各昇圧用キャパシタの一端が、第ｊ（１≦ｊ≦２Ｎ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子が接続された第ｊの接続ノードに接続され、該昇圧用キャパシタの他端が、第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子が接続された第（ｊ＋２）の接続ノードに接続された第１〜第（Ｎ−１）の昇圧用キャパシタと、各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｎ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｎ−２）の安定化用キャパシタとを含み、第ｍ（１≦ｍ≦２Ｎ−１、ｍは整数）のスイッチ素子と第（ｍ＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御される半導体装置に関係する。
【００１９】
また本発明に係る半導体装置では、第Ｎの電源線と第（Ｎ＋１）の電源線との間に接続された第（Ｎ−１）の安定化用キャパシタを更に含み、前記第（Ｎ−１）の安定化用キャパシタが、前記第２の期間において第（Ｎ−１）の昇圧用キャパシタから放電された電荷を蓄積してもよい。
【００２０】
また本発明に係る半導体装置では、前記第１及び第（Ｎ＋１）の電源線と電気的に接続された第１及び第２の端子を含み、半導体装置の外部で、前記第１及び第２の端子の間にキャパシタが接続されてもよい。
【００２１】
本発明によれば、昇圧回路を構成するスイッチ素子、昇圧用キャパシタ及び安定化用キャパシタを低耐圧の製造プロセスで作り込むことができるようになる。また、スイッチ素子を、一般的なＭＯＳトランジスタにより実現した場合、ＭＯＳトランジスタを低耐圧の製造プロセスで製造できるようになるので、ＭＯＳトランジスタのゲート容量による充放電電流を低減することができる。
【００２２】
更に、一般的なチャージポンプ方式の昇圧回路と比較すると、半導体装置内に同じ面積を費やしてキャパシタを作り込み（コスト同じ）、同じ出力インピーダンスを得よう（能力同じ）とした場合、キャパシタの充放電の周波数を低減できるので、スイッチングに伴う消費電流を低減できる。更にまた、キャパシタを低耐圧の製造プロセスで作り込めるようになり、キャパシタの寄生容量による充放電電流を大幅に削減できる。
【００２３】
また本発明に係る半導体装置では、電圧を調整する電圧調整回路を含み、前記電圧調整回路によって調整された電圧が、前記第１及び第２の電源線の間の電圧として供給されてもよい。
【００２４】
また本発明に係る半導体装置では、前記電圧調整回路は、参照電圧と、前記第１及び第（Ｎ＋１）の電源線の間の電圧又は該電圧を分割した分割電圧との比較結果に基づいて、電圧を調整してもよい。
【００２５】
また本発明に係る半導体装置では、前記第１及び第（Ｎ＋１）の電源線の間の電圧を分割した分割電圧と、参照電圧との比較結果に基づいて、前記第１〜第２Ｎのスイッチ素子のオンオフ制御を行うためのスイッチ制御信号の周波数を変化させる電圧調整回路を含んでもよい。
【００２６】
本発明によれば、高精度で、昇圧した電圧を生成する半導体装置の低コスト化及び低消費電力化を実現することができる。
【００２７】
また本発明に係る半導体装置では、前記第１及び第（Ｎ＋１）の電源線の間の電圧に基づいて多値の電圧を生成する多値電圧生成回路を含んでもよい。
【００２８】
また本発明に係る半導体装置では、前記多値電圧生成回路により生成された多値の電圧に基づいて電気光学装置を駆動するドライバ部を含んでもよい。
【００２９】
本発明によれば、高精度で駆動用電圧を生成することができるので、表示品質の高い駆動を実現する半導体装置を提供できる。
【００３０】
また本発明に係る半導体装置では、各昇圧用キャパシタ及び各安定化用キャパシタには、前記第１及び第２の電源線の間の電圧が印加されてもよい。
【００３１】
また本発明は、複数の走査線と、複数のデータ線と、複数の画素と、前記複数の走査線を駆動する走査ドライバと、前記複数のデータ線を駆動する上記記載の半導体装置とを含む表示装置に関係する。
【００３２】
本発明によれば、半導体装置の低コスト化及び低消費電力化を両立させることで、より低コストで低消費電力の表示装置を提供できる。
【００３３】
【発明の実施の形態】
以下、本発明の好適な実施の形態について図面を用いて詳細に説明する。なお、以下に説明する実施の形態は、特許請求の範囲に記載された本発明の内容を不当に限定するものではない。また以下で説明される構成の全てが本発明の必須構成要件であるとは限らない。
【００３４】
１．  昇圧回路
本実施形態における昇圧回路は、複数のキャパシタを含み、いわゆるチャージポンプ方式により昇圧した電圧を出力する。
【００３５】
図１に、本実施形態における昇圧回路の動作原理の説明図を示す。本実施形態における昇圧回路は、第１〜第Ｍ（Ｍは４以上の整数）の電源線ＶＬ−１〜ＶＬ−Ｍを有する。そして昇圧回路は、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧Ｖを（Ｍ−１）倍に昇圧した昇圧電圧（Ｍ−１）・Ｖを、出力電圧Ｖｏｕｔとして第Ｍの電源線ＶＬ−Ｍに出力する。図１では、Ｍが６の場合（５倍昇圧時）の動作原理を示している。
【００３６】
昇圧回路は、第１〜第（Ｍ−２）の昇圧用キャパシタＣｕ１〜Ｃｕ（Ｍ−２）と、第１〜第（Ｍ−３）の安定化用キャパシタＣｓ１〜Ｃｓ（Ｍ−３）とを含む。
【００３７】
第１〜第（Ｍ−２）の昇圧用キャパシタＣｕ１〜Ｃｕ（Ｍ−２）のうち第ｊ（１≦ｊ≦Ｍ−２、ｊは整数）の昇圧用キャパシタＣｕｊは、第１の期間に第ｊの電源線と第（ｊ＋１）の電源線との間に接続される。そして、第ｊの昇圧用キャパシタは、第１の期間経過後の第２の期間に、第（ｊ＋１）の電源線と第（ｊ＋２）の電源線との間に接続される。即ち第ｊの昇圧用キャパシタＣｕｊに接続される電源線は、第１及び第２の期間の各期間に応じて切り替えられる。
【００３８】
例えば第１の昇圧用キャパシタＣｕ１は、第１の期間に第１及び第２の電源線ＶＬ−１、ＶＬ−２の間に接続され、第２の期間に第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続される。第２の昇圧用キャパシタＣｕ２は、第１の期間に第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続され、第２の期間に第３及び第４の電源線ＶＬ−３、ＶＬ−４の間に接続される。第（Ｍ−２）の昇圧用キャパシタＣｕ（Ｍ−２）は、第１の期間に第（Ｍ−２）及び第（Ｍ−１）の電源線ＶＬ−（Ｍ−２）、ＶＬ−（Ｍ−１）の間に接続され、第２の期間に第（Ｍ−１）及び第Ｍの電源線ＶＬ−（Ｍ−１）、ＶＬ−Ｍの間に接続される。
【００３９】
また、第１〜第（Ｍ−３）の安定化用キャパシタＣｓ１〜Ｃｓ（Ｍ−３）のうち第ｋ（１≦ｋ≦Ｍ−３、ｋは整数）の安定化用キャパシタＣｓｋは、第（ｋ＋１）の電源線と第（ｋ＋２）の電源線との間に接続される。そして、第ｋの安定化用キャパシタＣｓｋは、第２の期間において第ｋの昇圧用キャパシタＣｕｋから放電された電荷を蓄積（充電）する。即ち第ｋの安定化用キャパシタＣｓｋに接続される電源線は、第１及び第２の期間の各期間において共通している。
【００４０】
例えば第１の安定化用キャパシタＣｓ１は、第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続される。そして第１の安定化用キャパシタＣｓ１は、第２の期間に第１の昇圧用キャパシタＣｕ１から放電された電荷を蓄積する。上述のように、第２の期間では、第１の安定化用キャパシタＣｓ１は第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続されている。第２の安定化用キャパシタＣｓ２は、第３及び第４の電源線ＶＬ−３、ＶＬ−４の間に接続される。そして第２の安定化用キャパシタＣｓ２は、第２の期間に第２の昇圧用キャパシタＣｕ２から放電された電荷を蓄積する。第（Ｍ−３）の安定化用キャパシタＣｓ（Ｍ−３）は、第（Ｍ−２）及び第（Ｍ−１）の電源線ＶＬ−（Ｍ−２）、ＶＬ−（Ｍ−１）の間に接続される。そして第（Ｍ−３）の安定化用キャパシタＣｓ（Ｍ−３）は、第２の期間に第（Ｍ−３）の昇圧用キャパシタＣｕ（Ｍ−３）から放電された電荷を蓄積する。
【００４１】
このような昇圧回路の原理的な動作について、図１に示すようにＭが６の場合を例に説明する。第１の電源線ＶＬ−１には、低電位側の接地電源電圧ＶＳＳが供給されている。第２の電源線ＶＬ−２には、高電位側のシステム電源電圧ＶＤＤが供給されている。第１及び第２の電源線ＶＬ−１、ＶＬ−２の間には電圧Ｖが印加される。
【００４２】
第１の期間では、第１の昇圧用キャパシタＣｕ１の両端に電圧Ｖが印加される。そして、第１の期間経過後の第２の期間では、第１の昇圧用キャパシタＣｕ１が、第２の及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続される。従って、第１の期間において第１の昇圧用キャパシタＣｕ１に蓄積された電荷が放電され、第１の安定化用キャパシタＣｓ１に蓄積される。これにより、第１の安定化用キャパシタＣｓ１の一端が接続される第２の電源線ＶＬ−２の電圧Ｖを基準に、第１の安定化用キャパシタＣｓ１の他端が接続される第３の電源線ＶＬ−３が電圧２・Ｖとなる。
【００４３】
同様にして、第１の期間に第２及び第３の昇圧用キャパシタＣｕ２、Ｃｕ３の各昇圧用キャパシタに蓄積された電荷が第２の期間に放電され、第２及び第３の安定化用キャパシタＣｓ２、Ｃｓ３の各安定化用キャパシタに蓄積される。
【００４４】
この結果、第４〜第６の電源線ＶＬ−４〜ＶＬ−６の電圧は、３・Ｖ、４・Ｖ、５・Ｖとなる。即ち昇圧回路の出力電圧として、第１及び第６の電源線ＶＬ−１、ＶＬ−６の間には、電圧５・Ｖが印加される。
【００４５】
また第（Ｍ−１）の電源線ＶＬ−（Ｍ−１）と第Ｍの電源線ＶＬ−Ｍとの間に接続された第（Ｍ−２）の安定化用キャパシタＣｓ（Ｍ−２）を更に含み、第（Ｍ−２）の安定化用キャパシタＣｓ（Ｍ−２）が、第２の期間において第（Ｍ−２）の昇圧用キャパシタＣｕ（Ｍ−２）から放電された電荷を蓄積することが望ましい。即ちＭが６の場合、第５及び第６の電源線ＶＬ−５、ＶＬ−６の間に、第４の安定化用キャパシタＣｓ４が更に接続されることが望ましい。図１では、第（Ｍ−２）の安定化用キャパシタＣｓ（Ｍ−２）に相当する第４の安定化用キャパシタＣｓ４が接続されている。この場合、第４の安定化用キャパシタＣｓ４により第２の期間に昇圧された出力電圧Ｖｏｕｔを安定した状態で供給することができる。
【００４６】
更にまた、図１において、第１の電源線ＶＬ−１と第Ｍの電源線ＶＬ−Ｍとの間に接続されたキャパシタを更に含むことが望ましい。即ちＭが６の場合、第１及び第６の電源線ＶＬ−１、ＶＬ−６の間に、キャパシタが接続されることが望ましい。図１では、第１及び第Ｍの電源線ＶＬ−１、ＶＬ−Ｍに相当する第１及び第６の電源線ＶＬ−１、ＶＬ−６の間に、キャパシタＣ０が接続されている。この場合、第６の電源線ＶＬ−６に接続される負荷に依存した電圧レベルの低下を回避できる。
【００４７】
図２に、図１に示す昇圧回路の構成例を示す。図２における昇圧回路では、２つの電源線の間に直列に接続された２つのスイッチ素子を排他的にオンとなるように制御することで、第１及び第２の期間の各期間において、各昇圧用キャパシタにそれぞれ接続される電源線を切り替える。
【００４８】
図２に示す昇圧回路は、第１〜第（Ｎ＋１）（Ｎは３以上の整数）の電源線ＶＬ−１〜ＶＬ−（Ｎ＋１）を有する。そして、昇圧回路は、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧ＶをＮ倍に昇圧した昇圧電圧Ｎ・Ｖを、出力電圧Ｖｏｕｔとして、第（Ｎ＋１）の電源線ＶＬ−（Ｎ＋１）に出力する。図２では、Ｎが５の場合（５倍昇圧時）の構成例を示している。
【００４９】
昇圧回路は、第１〜第２Ｎのスイッチ素子ＳＷ１〜ＳＷ２Ｎと、第１〜第（Ｎ−１）の昇圧用キャパシタＣｕ１〜Ｃｕ（Ｎ−１）と、第１〜第（Ｎ−２）の安定化用キャパシタＣｓ１〜Ｃｓ（Ｎ−２）とを含む。
【００５０】
第１〜第２Ｎのスイッチ素子の各スイッチ素子は、第１及び第（Ｎ＋１）の電源線ＶＬ−１、ＶＬ−（Ｎ＋１）の間に直列に接続されている。より具体的には、第１のスイッチ素子ＳＷ１の一端が第１の電源線ＶＬ−１に接続され、第２Ｎのスイッチ素子ＳＷ２Ｎの一端が第（Ｎ＋１）の電源線ＶＬ−（Ｎ＋１）に接続される。そして、第１及び第２Ｎのスイッチ素子ＳＷ１、ＳＷ２Ｎを除く残りのスイッチ素子ＳＷ２〜ＳＷ（２Ｎ−１）が、第１のスイッチ素子ＳＷ１の他端と第２Ｎのスイッチ素子ＳＷ２Ｎの他端との間に直列に接続される。
【００５１】
第１〜第（Ｎ−１）の昇圧用キャパシタＣｕ１〜Ｃｕ（Ｎ−１）の各昇圧用キャパシタの一端が、第ｊ（１≦ｊ≦２Ｎ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子ＳＷｊ、ＳＷ（ｊ＋１）が接続された第ｊの接続ノードＮＤ−ｊに接続される。そして、該昇圧用キャパシタの他端が、第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子ＳＷ（ｊ＋２）、ＳＷ（ｊ＋３）が接続された第（ｊ＋２）の接続ノードＮＤ−（ｊ＋２）に接続される。
【００５２】
即ち第１の昇圧用キャパシタＣｕ１は、第１及び第３の接続ノードＮＤ−１、ＮＤ−３の間に接続される。ここで、第１の接続ノードＮＤ−１は第１及び第２のスイッチ素子ＳＷ１、ＳＷ２が互いに接続されるノードであり、第３の接続ノードＮＤ−３は第３及び第４のスイッチ素子ＳＷ３、ＳＷ４が互いに接続されるノードである。第２の昇圧用キャパシタＣｕ２は、第３及び第５の接続ノードＮＤ−３、ＮＤ−５の間に接続される。ここで、第５の接続ノードＮＤ−５は、第５及び第６のスイッチ素子ＳＷ５、ＳＷ６が互いに接続されるノードである。同様に、第（Ｎ−１）の昇圧用キャパシタＣｕ（Ｎ−１）は、第（２Ｎ−３）及び第（２Ｎ−１）の接続ノードＮＤ−（２Ｎ−３）、ＮＤ−（２Ｎ−１）の間に接続される。ここで、第（２Ｎ−３）の接続ノードＮＤ（２Ｎ−３）は第（２Ｎ−３）及び第（２Ｎ−２）のスイッチ素子ＳＷ（２Ｎ−３）、ＳＷ（２Ｎ−２）が互いに接続されるノードであり、第（２Ｎ−１）の接続ノードＮＤ−（２Ｎ−１）は第（２Ｎ−１）及び第２Ｎのスイッチ素子ＳＷ（２Ｎ−１）、ＳＷ２Ｎが互いに接続されるノードである。
【００５３】
また図２において、第１〜第（Ｎ−２）の安定化用キャパシタＣｓ１〜Ｃｓ（Ｎ−２）の各安定化用キャパシタの一端が、第ｋ（２≦ｋ≦２Ｎ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子ＳＷｋ、ＳＷ（ｋ＋１）が接続された第ｋの接続ノードＮＤ−ｋに接続される。そして、該安定化用キャパシタの他端が、第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子ＳＷ（ｋ＋２）、ＳＷ（ｋ＋３）が接続された第（ｋ＋２）の接続ノードＮＤ−（ｋ＋２）に接続される。
【００５４】
即ち第１の安定化用キャパシタＣｓ１は、第２及び第４の接続ノードＮＤ−２、ＮＤ−４の間に接続される。ここで、第２の接続ノードＮＤ−２は第２及び第３のスイッチ素子ＳＷ２、ＳＷ３が互いに接続されるノードであり、第４の接続ノードＮＤ−４は第４及び第５のスイッチ素子ＳＷ４、ＳＷ５が互いに接続されるノードである。第２の安定化用キャパシタＣｓ２は、第４及び第６の接続ノードＮＤ−４、ＮＤ−６の間に接続される。ここで、第６の接続ノードＮＤ−６は、第６及び第７のスイッチ素子ＳＷ６、ＳＷ７が互いに接続されるノードである。同様に、第（Ｎ−２）の安定化用キャパシタＣｓ（Ｎ−２）は、第（２Ｎ−４）及び第（２Ｎ−２）の接続ノードＮＤ−（２Ｎ−４）、ＮＤ−（２Ｎ−２）の間に接続される。ここで、第（２Ｎ−４）の接続ノードＮＤ（２Ｎ−４）は第（２Ｎ−４）及び第（２Ｎ−３）のスイッチ素子ＳＷ（２Ｎ−４）、ＳＷ（２Ｎ−３）が互いに接続されるノードであり、第（２Ｎ−２）の接続ノードＮＤ−（２Ｎ−２）は第（２Ｎ−２）及び第（２Ｎ−１）のスイッチ素子ＳＷ（２Ｎ−２）、ＳＷ（２Ｎ−１）が互いに接続されるノードである。
【００５５】
そして、図２における昇圧回路では、第ｍ（１≦ｍ≦２Ｎ−１、ｍは整数）のスイッチ素子ＳＷｍと第（ｍ＋１）のスイッチ素子ＳＷ（ｍ＋１）とが排他的にオンとなるようにスイッチ制御され、第１及び第（Ｎ＋１）の電源線ＶＬ−１、ＶＬ−（Ｎ＋１）の間に、第１及び第２の電源線の間の電圧をＮ倍に昇圧した電圧Ｎ・Ｖを出力する。
【００５６】
図３に、図２における各スイッチ素子のスイッチ制御を行うスイッチ制御信号の動作を模式的に示す。
【００５７】
ここで、第１のスイッチ素子ＳＷ１のスイッチ制御（オンオフ制御）を行うスイッチ制御信号をＳ１、第２のスイッチ素子ＳＷ２のスイッチ制御を行うスイッチ制御信号をＳ２、・・・、第２Ｎのスイッチ素子ＳＷ２Ｎのスイッチ制御を行うスイッチ制御信号をＳ２Ｎとし、Ｎが５の場合のスイッチ制御信号Ｓ１〜Ｓ１０の動作タイミングを模式的に示す。各スイッチ制御信号は、図３に示すような動作を繰り返すクロック信号である。
【００５８】
またＨレベルのスイッチ制御信号により、各スイッチ素子はオンとなり、スイッチ素子の両端が電気的に接続されて導通状態となるものとする。またＬレベルのスイッチ制御信号により、各スイッチ素子はオフとなり、スイッチ素子の両端が電気的に切断されて非導通状態となるものとする。
【００５９】
スイッチ制御信号Ｓ１、Ｓ３、・・・、Ｓ９は、第１の期間においてＨレベルとなり、第２の期間においてＬレベルとなる。スイッチ制御信号Ｓ２、Ｓ４、・・・、Ｓ１０は、第１の期間においてＬレベルとなり、第２の期間においてＨレベルとなる。このようにして、第ｍのスイッチ素子ＳＷｍと第（ｍ＋１）のスイッチ素子ＳＷ（ｍ＋１）とが排他的にオンとなるようにスイッチ制御される。
【００６０】
このとき、第ｍのスイッチ素子ＳＷｍと第（ｍ＋１）のスイッチ素子ＳＷ（ｍ＋１）とが同時にオンとなる期間がなくなるようにスイッチ制御されることが望ましい。第ｍのスイッチ素子ＳＷｍと第（ｍ＋１）のスイッチ素子ＳＷ（ｍ＋１）とが同時にオンになると、貫通電流による消費電流の増加を招くからである。また図３では、第２の期間が、第１の期間経過後の次の期間となっているが、これに限定されるものではない。例えば第２の期間が、第１の期間経過後の所定の期間を置いて開始されてもよい。要は、第２の期間が、第１の期間経過後であればよい。
【００６１】
次に、図２に示す昇圧回路の動作について、Ｎが５の場合（５倍昇圧）を例に、図４（Ａ）、（Ｂ）を参照しながら説明する。
【００６２】
図４（Ａ）は、第１の期間における図２の昇圧回路のスイッチ状態を模式的に表したものである。図４（Ｂ）は、第２の期間における図２の昇圧回路のスイッチ状態を模式的に表したものである。
【００６３】
第１の期間では、第１、第３、第５、第７及び第９のスイッチ素子ＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７、ＳＷ９がオンとなり、第２、第４、第６、第８及び第１０のスイッチ素子ＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８、ＳＷ１０がオフとなる（図４（Ａ））。第１の昇圧用キャパシタＣｕ１に着目すると、第１の期間中に第１の昇圧用キャパシタＣｕ１の両端には、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧Ｖ（Ｖ、０）が印加される。従って、第１の昇圧用キャパシタＣｕ１には、第１の期間中にその両端の電圧がＶとなるように電荷が蓄積される。
【００６４】
第２の期間では、第１、第３、第５、第７及び第９のスイッチ素子ＳＷ１、ＳＷ３、ＳＷ５、ＳＷ７、ＳＷ９がオフとなり、第２、第４、第６、第８及び第１０のスイッチ素子ＳＷ２、ＳＷ４、ＳＷ６、ＳＷ８、ＳＷ１０がオンとなる（図４（Ｂ））。これにより、第１の昇圧用キャパシタＣｕ１の一端には、第１の電源線ＶＬ−１に代えて第２の電源線ＶＬ−２が接続される。従って、第１の昇圧用キャパシタＣｕ１の他端は、電圧２・Ｖとなる。第１の昇圧用キャパシタＣｕ１の他端は、第３の電源線ＶＬ−３に接続されるため、第２及び第３の電源線ＶＬ−２、ＶＬ−３の間に接続された第１の安定化用キャパシタＣｓ１の両端にも電圧Ｖが印加され、第１の安定化用キャパシタＣｓ１には、その両端の電圧がＶとなるように電荷が蓄積される。これにより、第１の安定化用キャパシタＣｓ１の他端の電圧は、２・Ｖとなる。
【００６５】
第２の昇圧用キャパシタＣｕ２についても、ほぼ同様である。即ち、第１の期間中では、第２の昇圧用キャパシタＣｕ２の一端には、第２の電源線ＶＬ−２が接続される。第２の電源線ＶＬ−２には、電圧Ｖが供給されているが、第１の昇圧用キャパシタＣｕ１の他端が接続されている。そして、第２の昇圧用キャパシタＣｕ２の他端には、第１の安定化用キャパシタＣｓ１の他端が接続される。そのため、第２の昇圧用キャパシタＣｕ２の両端には、電圧Ｖ（２Ｖ、Ｖ）が印加される。従って、第２の昇圧用キャパシタＣｕ２には、第１の期間中にその両端の電圧がＶとなるように電荷が蓄積される。
【００６６】
そして、第２の期間になると、第１の昇圧用キャパシタＣｕ１の他端の電圧が２・Ｖとなる。そのため、その一端が第１の昇圧用キャパシタＣｕ１に接続された第２の昇圧用キャパシタＣｕ２の他端の電圧は、３・Ｖとなる。第２の昇圧用キャパシタＣｕ２の他端は、第４の電源線ＶＬ−４に接続されるため、第３及び第４の電源線ＶＬ−３、ＶＬ−４の間に接続された第２の安定化用キャパシタＣｓ２の両端にも電圧Ｖが印加され、第２の安定化用キャパシタＣｓ２には、その両端の電圧がＶとなるように電荷が蓄積される。
【００６７】
第３及び第４の昇圧用キャパシタＣｕ３、Ｃｕ４の他端の電圧も、上記と同様に、チャージポンプ方式により昇圧された電圧となる。その結果、第６の電源線ＶＬ−６の電圧は５・Ｖとなり、出力電圧Ｖｏｕｔとして出力される。
【００６８】
なお、図２、図４（Ａ）、（Ｂ）において、第Ｎの電源線ＶＬ−Ｎと第（Ｎ＋１）の電源線ＶＬ−（Ｎ＋１）との間に接続された第（Ｎ−１）の安定化用キャパシタＣｓ（Ｎ−１）を更に含み、第（Ｎ−１）の安定化用キャパシタＣｓ（Ｎ−１）が、第２の期間において第（Ｎ−１）の昇圧用キャパシタＣｕ（Ｎ−１）から放電された電荷を蓄積することが望ましい。即ちＮが５の場合、第５及び第６の電源線ＶＬ−５、ＶＬ−６の間に、第４の安定化用キャパシタＣｓ４が更に接続されることが望ましい。図２、図４（Ａ）、（Ｂ）では、第（Ｎ−１）の安定化用キャパシタＣｓ（Ｎ−１）に相当する第４の安定化用キャパシタＣｓ４を破線で示している。この場合、第４の安定化用キャパシタＣｓ４により第２の期間に昇圧された出力電圧Ｖｏｕｔを安定した状態で供給することができる。
【００６９】
更にまた、図２、図４（Ａ）、（Ｂ）において、第１の電源線ＶＬ−１と第（Ｎ＋１）の電源線ＶＬ−（Ｎ＋１）との間に接続されたキャパシタを更に含むことが望ましい。即ちＮが５の場合、第１及び第６の電源線ＶＬ−１、ＶＬ−６の間に、キャパシタが接続されることが望ましい。図２、図４（Ａ）、（Ｂ）では、第１及び第（Ｎ＋１）の電源線ＶＬ−１、ＶＬ−（Ｎ＋１）に相当する第１及び第６の電源線ＶＬ−１、ＶＬ−６の間に、キャパシタＣ０が接続されている。この場合、第６の電源線ＶＬ−６に接続される負荷に依存した電圧レベルの低下を回避できる。
【００７０】
以上のように昇圧回路を構成することで、各昇圧用キャパシタ及び各安定化用キャパシタには、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間の電圧Ｖと同じ電圧が印加される。また、各スイッチ素子も、後述するように、昇圧した電圧Ｎ・Ｖではなく、電圧Ｖ又は電圧２・Ｖの振幅を有する信号に対する耐圧を有していればよい。従って、各昇圧用キャパシタ及び各安定化用キャパシタをＩＣ内に内蔵させる場合に、電圧Ｎ・Ｖの耐圧を有する高耐圧の製造プロセスを用いることなく低コスト化を実現する低耐圧の製造プロセスにより、スイッチ素子及びキャパシタを形成することができる。
【００７１】
２．  半導体装置
図５に、本実施形態における半導体装置の構成の概要を示す。図５において、図２に示す構成要素と同一部分には同一符号を付し、適宜説明を省略する。
【００７２】
半導体装置（集積回路装置（ＩＣ）、チップ）１００は、図２に示す昇圧回路２００を含む。即ち半導体装置１００は、第１のスイッチ素子の一端が第１の電源線に接続され、第２Ｎ（Ｎは３以上の整数）のスイッチ素子の一端が第（Ｎ＋１）の電源線に接続され、第１及び第２Ｎのスイッチ素子を除く残りのスイッチ素子が第１のスイッチ素子の他端と第２Ｎのスイッチ素子の他端との間に直列に接続された第１〜第２Ｎのスイッチ素子と、各昇圧用キャパシタの一端が第ｊ（１≦ｊ≦２Ｎ−３、ｊは奇数）及び第（ｊ＋１）のスイッチ素子が接続された第ｊの接続ノードに接続され、該昇圧用キャパシタの他端が第（ｊ＋２）及び第（ｊ＋３）のスイッチ素子が接続された第（ｊ＋２）の接続ノードに接続された第１〜第（Ｎ−１）の昇圧用キャパシタと、各安定化用キャパシタの一端が第ｋ（２≦ｋ≦２Ｎ−４、ｋは偶数）及び第（ｋ＋１）のスイッチ素子が接続された第ｋの接続ノードに接続され、該安定化用キャパシタの他端が第（ｋ＋２）及び第（ｋ＋３）のスイッチ素子が接続された第（ｋ＋２）の接続ノードに接続された第１〜第（Ｎ−２）の安定化用キャパシタとを含む。そして、半導体装置１００では、第ｍ（１≦ｍ≦２Ｎ−１、ｍは整数）のスイッチ素子と第（ｍ＋１）のスイッチ素子とが排他的にオンとなるようにスイッチ制御される。
【００７３】
昇圧回路２００は、第Ｎの電源線と第（Ｎ＋１）の電源線との間に接続された第（Ｎ−１）の安定化用キャパシタを更に含み、第（Ｎ−１）の安定化用キャパシタが、第２の期間において第（Ｎ−１）の昇圧用キャパシタから放電された電荷を蓄積するようにしてもよい。
【００７４】
図５では、Ｎが５の場合（５倍昇圧）の昇圧回路２００の構成を示し、第（Ｎ−１）の安定化用キャパシタＣｓ（Ｎ−１）に相当する第４の安定化用キャパシタＣｓ４が第５及び第６の電源線ＶＬ−５、ＶＬ−６の間に接続されている。
【００７５】
半導体装置１００は、昇圧回路２００の昇圧用キャパシタ及び安定化用キャパシタを内蔵する。図５では、昇圧回路２００の第１〜第４の昇圧用キャパシタＣｕ１〜Ｃｕ４及び第１〜第４の安定化用キャパシタＣｓ１〜Ｃｓ４が半導体装置１００に内蔵される。
【００７６】
そして、半導体装置１００では、昇圧した電圧を安定化させるためのキャパシタのみが外付けされる。より具体的には、半導体装置１００は、第１及び第（Ｎ＋１）の電源線ＶＬ−１、ＶＬ−（Ｎ＋１）と電気的に接続された第１及び第２の端子Ｔ１、Ｔ２を含み、半導体装置１００の外部で、第１及び第２の端子Ｔ１、Ｔ２の間にキャパシタＣ０が接続される。図５では、半導体装置１００は、第１及び第６の電源線ＶＬ−１、ＶＬ−６と電気的に接続された第１及び第２の端子Ｔ１、Ｔ２を含み、半導体装置１００の外部で、第１及び第２の端子Ｔ１、Ｔ２の間にキャパシタＣ０が接続される。
【００７７】
昇圧回路２００の各スイッチ素子は、金属酸化膜半導体（Metal-Oxide Semiconductor：ＭＯＳ）トランジスタにより構成される。より具体的には、第１のスイッチ素子ＳＷ１は、ｎチャネル型ＭＯＳトランジスタＴｒ１により構成される。第２〜第１０のスイッチ素子ＳＷ２〜ＳＷ１０は、ｐチャネル型ＭＯＳトランジスタＴｒ２〜Ｔｒ１０により構成される。
【００７８】
従って、スイッチ素子としてＭＯＳトランジスタのオンオフ制御を行うスイッチ制御信号Ｓ１〜Ｓ１０は、図６に示すようなタイミングとなる。なお、ＭＯＳトランジスタＴｒ１とＭＯＳトランジスタＴｒ２のスイッチ制御信号Ｓ１、Ｓ２として、スイッチ制御信号Ｓ０を用いる。
【００７９】
なお、図５では、ＭＯＳトランジスタごとに、第１及び第２の期間における導通状態を、“○”（オン）又は“×”（オフ）で示している。左側には第１期間における導通状態、右側には第２の期間における導通状態を示している。
【００８０】
また図５では、昇圧用キャパシタごとに、第１及び第２の期間において、該昇圧用キャパシタの両端に印加される電圧を示している。左側には第１期間において印加される電圧、右側には第２の期間において印加される電圧を示している。
【００８１】
このように昇圧回路２００の動作は図２、図３及び図４（Ａ）、（Ｂ）で説明した内容と同様である。従って、その説明を省略する。
【００８２】
２．１  出力インピーダンス
次に、昇圧回路２００の効果を説明するために、昇圧回路２００の出力インピーダンスを求める。
【００８３】
昇圧回路２００の出力インピーダンスＺは、次式（１）に示すように、昇圧した出力電圧Ｖｏｕｔが供給される第６の電源線ＶＬ−６から電流Ｉを引いたときに第６の電源線ＶＬ−６の電圧が降下する傾きに対応する。
【００８４】
Ｖｏｕｔ＝Ｉ・Ｚ      ・・・（１）
昇圧回路の能力は、該昇圧回路の出力インピーダンスを用いることによって表すことができる。出力インピーダンスの値が小さいほど、負荷により電流が引かれたときの電圧の降下が小さくなることを意味する。従って、出力インピーダンスの値が小さいほど昇圧回路の能力（電荷供給能力、負荷駆動能力）が高く、出力インピーダンスの値が大きいほど昇圧回路の能力が低いことを表す。昇圧回路の能力は、高い方が望ましい。
【００８５】
昇圧回路２００の出力インピーダンスは、次のように簡略化して求められる。
【００８６】
図７（Ａ）、（Ｂ）に、昇圧回路２００の等価回路を示す。図７（Ａ）は、第１の期間における昇圧回路２００の等価回路を示す。図７（Ｂ）は、第２の期間における昇圧回路２００の等価回路を示す。ここで、各等価回路中の抵抗素子は、ＭＯＳトランジスタのオン抵抗を示している。また各等価回路中の電源は、第１及び第２の電源線ＶＬ−１、ＶＬ−２の間に、電圧Ｖが印加されていることを示している。
【００８７】
次に、各等価回路を用いて、昇圧回路２００のチャージポンプ動作を８つの状態に分けて考える。そして、各状態におけるインピーダンスを求める。
【００８８】
図８（Ａ）〜（Ｄ）に、昇圧回路２００のチャージポンプ動作の前半の４状態の等価回路を示す。
【００８９】
図９（Ａ）〜（Ｄ）に、昇圧回路２００のチャージポンプ動作の後半の４状態の等価回路を示す。
【００９０】
即ち図８（Ａ）は、ＭＯＳトランジスタＴｒ１、Ｔｒ３がオンの状態の等価回路である。図８（Ｂ）は、ＭＯＳトランジスタＴｒ２、Ｔｒ４がオンの状態の等価回路である。図８（Ｃ）は、ＭＯＳトランジスタＴｒ３、Ｔｒ５がオンの状態の等価回路である。図８（Ｄ）は、ＭＯＳトランジスタＴｒ４、Ｔｒ６がオンの状態の等価回路である。
【００９１】
また図９（Ａ）は、ＭＯＳトランジスタＴｒ５、Ｔｒ７がオンの状態の等価回路である。図９（Ｂ）は、ＭＯＳトランジスタＴｒ６、Ｔｒ８がオンの状態の等価回路である。図９（Ｃ）は、ＭＯＳトランジスタＴｒ７、Ｔｒ９がオンの状態の等価回路である。図９（Ｄ）は、ＭＯＳトランジスタＴｒ８、Ｔｒ１０がオンの状態の等価回路である。
【００９２】
次に、各ＭＯＳトランジスタのオン抵抗の抵抗値をｒとする。そして、図８（Ａ）〜（Ｄ）、図９（Ａ）〜（Ｄ）の各状態において、インピーダンスをＤＣ成分とＡＣ成分とに分ける。
【００９３】
各状態のインピーダンスのＤＣ成分は、それぞれ２つのＭＯＳトランジスタのオン抵抗分であるため、２ｒである。
【００９４】
また各状態で流れる電流ｉは、ｉ＝ｃｆＶにより求められる。ここで、ｆはスイッチング周波数である。インピーダンスのＡＣ成分は各状態のスイッチングにより生じるため、１／（ｃ・ｆ）となる。即ち、図８（Ａ）に示す状態から図８（Ｂ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｕ１・ｆ）となる。
【００９５】
同様に、図８（Ｂ）に示す状態から図８（Ｃ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｓ１・ｆ）となる。図８（Ｃ）に示す状態から図８（Ｄ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｕ２・ｆ）となる。図８（Ｄ）に示す状態から図９（Ａ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｓ２・ｆ）となる。図９（Ａ）に示す状態から図９（Ｂ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｕ３・ｆ）となる。図９（Ｂ）に示す状態から図９（Ｃ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｓ３・ｆ）となる。図９（Ｃ）に示す状態から図９（Ｄ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃｕ４・ｆ）となる。
【００９６】
ここで、各昇圧用キャパシタ及び各安定化用キャパシタの容量値をｃとする。出力インピーダンスＺは、インピーダンスのＤＣ成分とＡＣ成分の和となるので、次の（２）式により表される。
【００９７】
Ｚ＝８×２ｒ＋７×１／（ｃ・ｆ）＝１６ｒ＋７／（ｃ・ｆ）  ・・・（２）
なお、Ｎ倍昇圧の場合、出力インピーダンスの一般式は次の（３）式により表される。
【００９８】
0003675454.tif 000002
【００９９】
２．２  比較例
次に、図５に示す昇圧回路２００との対比のため、比較例における昇圧回路について説明する。
【０１００】
図１０に、比較例における昇圧回路の構成例を示す。ここで、図５に示す昇圧回路２００と同一部分には同一符号を付している。
【０１０１】
比較例における昇圧回路３００は、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２、第１〜第（Ｎ＋２）の出力電源線ＶＬＯ−１〜ＶＬＯ−（Ｎ＋２）を有する。そして、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間の電圧ＶをＮ倍に昇圧した昇圧電圧Ｎ・Ｖを、出力電圧Ｖｏｕｔとして、第（Ｎ＋２）の出力電源線ＶＬＯ−（Ｎ＋２）に出力する。
【０１０２】
昇圧回路３００は、低耐圧の第１〜第４のスイッチ素子としてのｎチャネル型ＭＯＳトランジスタＬＮ１、ＬＮ２とｐチャネル型ＭＯＳトランジスタＬＰ１、ＬＰ２とを含む。また昇圧回路３００は、高耐圧の第１〜第Ｎのスイッチ素子としてのｐチャネル型ＭＯＳトランジスタＨＰ１〜ＨＰＮを含む。
【０１０３】
第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間に、ＭＯＳトランジスタＬＰ１、ＬＮ１が直列に接続される。ＭＯＳトランジスタＬＰ１、ＬＮ１は、スイッチ制御信号Ｓ１Ｃによりオンオフ制御される。また第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間に、ＭＯＳトランジスタＬＰ２、ＬＮ２が直列に接続される。ＭＯＳトランジスタＬＰ２、ＬＮ２は、スイッチ制御信号Ｓ２Ｃによりオンオフ制御される。
【０１０４】
第２の電源線ＶＬＣ−２と第（Ｎ＋２）の出力電源線ＶＬＯ−（Ｎ＋２）との間に、ＭＯＳトランジスタＨＰ１〜ＨＰＮが直列に接続される。ＭＯＳトランジスタＨＰ１のドレイン端子が第２の電源線ＶＬＣ−２に接続される。ＭＯＳトランジスタＨＰＮのソース端子が第（Ｎ＋２）の出力電源線ＶＬＯ−（Ｎ＋２）に接続される。ＭＯＳトランジスタＨＰ１〜ＨＰＮは、スイッチ制御信号Ｓ３Ｃ〜Ｓ（Ｎ＋２）Ｃによりオンオフ制御される。
【０１０５】
第１の出力電源線ＶＬＯ−１は、ＭＯＳトランジスタＬＮ２のドレイン端子とＭＯＳトランジスタＬＰ２のドレイン端子とに接続される。第２の出力電源線ＶＬＯ−２は、ＭＯＳトランジスタＬＮ１のドレイン端子とＭＯＳトランジスタＬＰ１のドレイン端子とに接続される。
【０１０６】
Ｎが奇数の場合、第２の出力電源線ＶＬＯ−２とＭＯＳトランジスタＨＰｑ（１≦ｑ≦Ｎ、ｑは偶数）との間にそれぞれフライングコンデンサが接続される。従って、（Ｎ−１）／２個のフライングコンデンサが第２の出力電源線ＶＬＯ−２に接続される。また第１の出力電源線ＶＬＯ−１とＭＯＳトランジスタＨＰｔ（２≦ｔ≦Ｎ、ｔは奇数）との間にそれぞれフライングコンデンサが接続される。従って、（Ｎ−１）／２個のフライングコンデンサが第１の出力電源線ＶＬＯ−１に接続される。
【０１０７】
一方、Ｎが偶数の場合、第２の出力電源線ＶＬＯ−２とＭＯＳトランジスタＨＰｑ（１≦ｑ≦Ｎ、ｑは偶数）との間にそれぞれフライングコンデンサが接続される。従って、Ｎ／２個のフライングコンデンサが第２の出力電源線ＶＬＯ−２に接続される。また第１の出力電源線ＶＬＯ−１とＭＯＳトランジスタＨＰｔ（２≦ｔ≦Ｎ、ｔは奇数）との間にそれぞれフライングコンデンサが接続される。従って、（Ｎ／２−１）個のフライングコンデンサが第１の出力電源線ＶＬＯ−１に接続される。
【０１０８】
図１０は、Ｎが５の場合（５倍昇圧時）の構成例を示している。ここでは、出力電圧Ｖｏｕｔが出力される第７の出力電源線ＶＬＯ−７と、第１の電源線ＶＬＣ−１との間にキャパシタＣ５が接続され、出力電圧Ｖｏｕｔの安定化が図られている。
【０１０９】
なお、図１０では、図５と同様に、ＭＯＳトランジスタごとに、第１及び第２の期間における導通状態を、“○”（オン）又は“×”（オフ）で示している。左側には第１期間における導通状態、右側には第２の期間における導通状態を示している。
【０１１０】
また図１０では、フライングコンデンサごとに、第１及び第２の期間において、該フライングコンデンサの両端に印加される電圧を示している。左側には第１期間において印加される電圧、右側には第２の期間において印加される電圧を示している。
【０１１１】
図１１に、比較例における昇圧回路の動作原理の説明図を示す。このように、第１及び第２の期間を繰り返すことによるチャージポンプ方式により、第（Ｎ＋２）の出力電源線ＶＬＯ−（Ｎ＋２）（図１１では第７の出力電源線ＶＬＯ−７）には、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間の電圧をＮ倍に昇圧した昇圧電圧が出力電圧Ｖｏｕｔとして出力される。
【０１１２】
比較例における昇圧回路３００の出力インピーダンスは、次のように簡略化して求められる。
【０１１３】
図１２（Ａ）、（Ｂ）に、比較例における昇圧回路３００の等価回路を示す。図１２（Ａ）は、第１の期間における昇圧回路３００の等価回路を示す。図１２（Ｂ）は、第２の期間における昇圧回路３００の等価回路を示す。ここで、各等価回路中の抵抗素子は、ＭＯＳトランジスタのオン抵抗を示している。また各等価回路中の電源は、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２の間に、電圧Ｖが印加されていることを示している。
【０１１４】
次に、各等価回路を用いて、昇圧回路３００のチャージポンプ動作を５つの状態に分けて考える。そして、各状態におけるインピーダンスを求める。
【０１１５】
図１３（Ａ）〜（Ｅ）に、昇圧回路３００のチャージポンプ動作の５状態の等価回路を示す。
【０１１６】
即ち図１３（Ａ）は、ＭＯＳトランジスタＨＰ１、ＬＮ１がオンの状態の等価回路である。図１３（Ｂ）は、ＭＯＳトランジスタＨＰ２、ＬＮ２がオンの状態の等価回路である。図１３（Ｃ）は、ＭＯＳトランジスタＨＰ３、ＬＮ１がオンの状態の等価回路である。図１３（Ｄ）は、ＭＯＳトランジスタＨＰ４、ＬＮ２がオンの状態の等価回路である。図１３（Ｅ）は、ＭＯＳトランジスタＨＰ５、ＬＰ２がオンの状態の等価回路である。
【０１１７】
次に、各ＭＯＳトランジスタのオン抵抗の抵抗値をｒとする。そして、図１３（Ａ）〜（Ｅ）の各状態において、インピーダンスをＤＣ成分とＡＣ成分とに分ける。
【０１１８】
図１３（Ａ）、（Ｅ）の各状態のインピーダンスのＤＣ成分は２ｒである。図１３（Ｂ）〜（Ｄ）の各状態のインピーダンスのＤＣ成分は３ｒである。
【０１１９】
またインピーダンスのＡＣ成分は、上述と同様に求められる。即ち、図１３（Ａ）に示す状態から図１３（Ｂ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃ１・ｆ）となる。図１３（Ｂ）に示す状態から図１３（Ｃ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃ２・ｆ）となる。図１３（Ｃ）に示す状態から図１３（Ｄ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃ３・ｆ）となる。図１３（Ｄ）に示す状態から図１３（Ｅ）に示す状態へのスイッチングにより、インピーダンスのＡＣ成分は、１／（Ｃ４・ｆ）となる。
【０１２０】
ここで、各フライングコンデンサの容量値をｃとする。出力インピーダンスＺｃは、インピーダンスのＤＣ成分とＡＣ成分の和となるので、次の（４）式により表される。なお、第７の出力電源線ＶＬＯ−７に接続される負荷によりキャパシタＣ５についてのＡＣ成分も発生するが、キャパシタＣ５は外付け容量として設けられ、他のフライングコンデンサＣ１〜Ｃ４に比べて、その容量値が十分大きい。従って、インピーダンスとしては、フライングコンデンサＣ１〜Ｃ４が支配的となり、キャパシタＣ５によるＡＣ成分については無視できる。
【０１２１】
0003675454.tif 000003
なお、Ｎ倍昇圧の場合、出力インピーダンスの一般式は次の（５）式により表される。
【０１２２】
0003675454.tif 000004
【０１２３】
２．３  比較例との対比
図５に示す本実施形態における昇圧回路２００の構成と、図１０に示す比較例における昇圧回路３００の構成とを対比する。両回路は、同じ５倍昇圧を実現するにも関わらず、昇圧回路２００では、キャパシタの数と、スイッチ素子の数とが増える。
【０１２４】
また、図５に示す本実施形態における昇圧回路２００の出力インピーダンスＺと、図１０に示す比較例における昇圧回路３００の出力インピーダンスＺｃとを対比する。（２）式及び（４）式より、出力インピーダンスＺｃの方が、出力インピーダンスＺより小さい。
【０１２５】
以上より、一般的には、本実施形態における昇圧回路２００を採用するよりも、比較例における昇圧回路３００を採用することが有利であると考えられる。
【０１２６】
ところが、昇圧回路を構成するキャパシタを半導体装置内に内蔵させる場合、本実施形態における昇圧回路２００では、昇圧用キャパシタ及び安定化用キャパシタのすべてを低耐圧の製造プロセスで製造することができる。これに対して、比較例における昇圧回路３００は、ＭＯＳトランジスタＨＰ１〜ＨＰ５、フラングコンデンサＣ２〜Ｃ４を高耐圧プロセスで製造する必要がある。
【０１２７】
ここで、低耐圧とは、第１及び第２の電源線ＶＬＣ−１、ＶＬＣ−２（ＶＬ−１、ＶＬ−２）の間の電圧Ｖ（例えば１．８ボルト〜３．３ボルト）により定められる設計ルール上の耐圧である。これに対して高耐圧とは、例えば１０ボルト〜２０ボルトといった高電圧に対する設計ルール上の耐圧である。
【０１２８】
低耐圧の製造プロセスを用いるか、或いは高耐圧の製造プロセスを用いるかにより、半導体装置内で作り込まれるキャパシタの両電極間の膜厚が変わってくる。低耐圧の製造プロセスで作り込まれるキャパシタでは、その両電極間の膜厚をより一層薄くでき、単位面積当たりの容量値を大きくできる。即ち、ある容量値を得る場合、高耐圧の製造プロセスで作り込まれるキャパシタの面積より、低耐圧の製造プロセスで作り込まれるキャパシタの面積をより小さくできる。また、半導体装置内に内蔵させることを考慮すると、キャパシタの数の増加の影響を小さくできる。
【０１２９】
従って、同じ面積を費やして半導体装置内にキャパシタを内蔵させる場合、比較例における昇圧回路３００に比べて、本実施形態における昇圧回路２００の方がよい。
【０１３０】
そして、本実施形態における昇圧回路２００のキャパシタを内蔵させることで、以下のような利点を有する。
【０１３１】
第１に、スイッチング素子としてのＭＯＳトランジスタを低耐圧の製造プロセスで製造できるようになるので、ＭＯＳトランジスタのゲート容量による充放電電流を低減することができる。同じオン抵抗を実現する高耐圧用のＭＯＳトランジスタと比べて、低耐圧用のＭＯＳトランジスタのチャネル幅を狭くでき、図５に示すように充放電電圧は低電圧である。これに対して、図１０では、充放電電圧がＶ〜５・Ｖであり、５・Ｖは高電圧である。従って、低耐圧用のＭＯＳトランジスタを採用することにより、ゲート膜厚が薄くなり、ゲート容量が大きくなる影響を考慮しても、ゲート容量による充放電電流を低減できる。
【０１３２】
第２に、本実施形態における昇圧回路２００と、比較例における昇圧回路３００とについて、半導体装置内に同じ面積を費やしてキャパシタを作り込み（コスト同じ）、同じ出力インピーダンスを得よう（能力同じ）とした場合、本実施形態における昇圧回路２００によれば、比較例における昇圧回路３００に比べて、スイッチングに伴う消費電流を低減できる。
【０１３３】
この点について説明する。昇圧回路のキャパシタに電荷を充電するための十分な時間が必要であるため、時定数Ｃ・ｒは１／２ｆ（電荷が充放電される周波数）より十分小さいものと考えることができる。ここで、例えば時定数Ｃ・ｒが、スイッチ制御信号のパルスの１０分の１であるものとする。また、昇圧回路２００と昇圧回路３００のキャパシタの容量値が同一で、ＭＯＳトランジスタのオン抵抗の抵抗値が同一であるものとする。
【０１３４】
Ｃ・ｒ＝１／（２０・ｆ）      ・・・（６）
従って、（６）式を、（２）式及び（４）式に代入すると、次の（７）式及び（８）式が求められる。
【０１３５】
Ｚ  ＝１３／（２０・Ｃａ・ｆａ）＋４／（Ｃａ・ｆａ）  ・・・（７）
Ｚｃ＝１６／（２０・Ｃｂ・ｆｂ）＋７／（Ｃｂ・ｆｂ）  ・・・（８）
（７）式及び（８）式において、Ｃａは昇圧回路３００におけるキャパシタの１個当たりの容量値であり、Ｃｂは昇圧回路２００におけるキャパシタの１個当たりの容量値とする。また、ｆａは昇圧回路３００における各キャパシタに電荷が充放電される周波数であり、ｆｂは昇圧回路２００における各キャパシタに電荷が充放電される周波数である。
【０１３６】
昇圧回路２００の出力インピーダンスＺと、昇圧回路３００の出力インピーダンスＺｃとを同一にするためには、（７）式及び（８）式より、Ｚ＝Ｚｃである。これにより、次の（９）式が求められる。
【０１３７】
0003675454.tif 000005
低耐圧の製造プロセスによりキャパシタＣＬＶを製造する場合の絶縁酸化膜の膜厚を１０ナノメートル（ｎｍ）とし、例えば１６ボルトの高耐圧の製造プロセスによりキャパシタＣＨＶを製造する場合の絶縁酸化膜の膜厚を５５ｎｍとする。このとき、単位面積当たりの容量比は、次の（１０）式で表される。
【０１３８】
ＣＬＶ＝５．５・ＣＨＶ                          ・・・（１０）
図１０に示す昇圧回路３００では、フライングコンデンサ（キャパシタ）Ｃ１のみが低耐圧、フライングコンデンサＣ２〜Ｃ４が高耐圧である必要がある。そのため、すべてのキャパシタの容量値を同一とするためには、全体の面積をＳとして、次のようになる。
【０１３９】
低耐圧用キャパシタの面積          ：０．０５７・Ｓ  ・・・（１１）
高耐圧用キャパシタ１個当たりの面積：０．３１４・Ｓ  ・・・（１２）
一方、図５に示す昇圧回路２００では、昇圧用キャパシタ及び安定化用キャパシタすべての計８個とも低耐圧で済むため、全体の面積をＳとして、次のようになる。
【０１４０】
低耐圧用キャパシタの面積          ：０．１２５・Ｓ  ・・・（１３）
従って、昇圧回路３００のキャパシタ１個の容量値Ｃａと、昇圧回路２００のキャパシタ１個当たりの容量値Ｃｂとの合計を同一面積で実現するためには、次の関係式が成り立つ。
【０１４１】
Ｃｂ＝（０．１２５／０．０５７）・Ｃａ＝２．１９・Ｃａ  ・・・（１４）
（１４）式を、（９）式に代入すると、ｆｂとｆａの関係が（１５）式のようになる。
【０１４２】
ｆｂ＝０．７７・ｆａ      ・・・（１５）
（１５）式は、本実施形態における昇圧回路２００の充放電の周波数ｆｂが、比較例における昇圧回路３００の充放電の周波数ｆａの０．７７倍であることを示す。従って、本実施形態によれば、充放電の周波数を低減することができる。即ち、スイッチ制御信号の周波数低減によるスイッチ素子のスイッチングに伴う消費電流を低減することができる。
【０１４３】
また、本実施形態における昇圧回路２００のキャパシタを内蔵させる利点の第３の点は、以下の通りである。
【０１４４】
即ち、本実施形態における昇圧回路２００と、比較例における昇圧回路３００とについて、半導体装置内に同じ面積を費やしてキャパシタを作り込み（コスト同じ）、同じ出力インピーダンスを得よう（能力同じ）とした場合、本実施形態における昇圧回路２００によれば、比較例における昇圧回路３００に比べて、キャパシタの寄生容量による充放電電流を低減できる。
【０１４５】
図１４に、半導体装置内に内蔵されるキャパシタの寄生容量の説明図を示す。半導体装置内にキャパシタを内蔵させる場合、半導体装置を構成する例えばｐ型シリコン基板（広義には半導体基板）４００に、ｎ型ウェル領域（広義には不純物領域）４１０が形成される。そして、ｎ型ウェル領域４１０上に、絶縁酸化膜（広義には絶縁層）４２０が形成される。そして、絶縁酸化膜４２０の上に、ポリシリコン膜（広義には導電層）４３０が形成される。
【０１４６】
キャパシタは、絶縁酸化膜４２０を介して、ｎ型ウェル領域４１０及びポリシリコン膜４３０の間に形成される。そして、ｐ型シリコン基板４００とｎ型ウェル領域４１０との接合容量が寄生容量となる。
【０１４７】
比較例における昇圧回路３００では、図１０に示すように、フライングコンデンサとしてのキャパシタＣ１〜Ｃ４のすべてに、電圧ΔＶの充放電が行われる。図１０では、キャパシタＣ１〜Ｃ４の寄生容量をＣｘ１〜Ｃｘ４として示している。単位面積当たりの寄生容量をＣｉとすると、寄生容量による充放電電流Ｉａは、次の式で表すことができる。
【０１４８】
Ｉａ＝Ｃｉ・Ｓ・Ｖ・ｆａ          ・・・（１６）
一方、本実施形態における昇圧回路２００では、安定化用キャパシタの充放電が繰り返されることなく、昇圧用キャパシタのみで充放電が繰り返される。従って、８個のキャパシタのうちの半分の４個のキャパシタの寄生容量が充放電電流を発生させる。図５では、第１〜第４の昇圧用キャパシタＣｕ１〜Ｃｕ４の寄生容量をＣｙ１〜Ｃｙ４として示している。第１〜第４の昇圧用キャパシタＣｕ１〜Ｃｕ４の寄生容量をＣｙ１〜Ｃｙ４による充放電電流Ｉｂは、次の式で表すことができる。
【０１４９】
Ｉｂ＝Ｃｉ・（Ｓ／２）・Ｖ・ｆｂ        ・・・（１７）
（１６）式及び（１７）式により、ＩａとＩｂの関係を求め、（１５）式を代入すると次式のようになる。
【０１５０】
Ｉｂ＝Ｉａ／２＝０．３８・Ｉａ        ・・・（１８）
（１８）式は、本実施形態における昇圧回路２００のキャパシタの寄生容量の充放電電流Ｉｂが、比較例における昇圧回路３００のキャパシタの寄生容量の充放電電流Ｉａの０．３８倍であることを示す。従って、本実施形態によれば、キャパシタの寄生容量による充放電電流を大幅に削減できる。
【０１５１】
以上のように、比較例における昇圧回路３００と対比した場合、本実施形態の構成におけるキャパシタを半導体装置内に内蔵させることで、上述のように大幅に消費電流を削減できるようになる。
【０１５２】
２．４  電圧調整
本実施形態における半導体装置１００の昇圧回路２００では、以下のように、昇圧回路２００の第１及び第２の電源線の間の電圧を調整することで、昇圧回路２００によって昇圧される電圧を調整してもよい。
【０１５３】
図１５に、昇圧回路の昇圧電圧を調整した後の電圧を出力する電源回路を内蔵する半導体装置の第１の構成例の概要を示す。ただし、図５に示す半導体装置１００と同一部分には同一符号を付し、適宜説明を省略する。
【０１５４】
図１５に示す半導体装置５００は、電源回路６００を含む。電源回路６００は、図５に示す昇圧回路２００を含み、昇圧回路２００の昇圧電圧を調整した後の１又は複数の電圧（Ｖ１、Ｖ２、・・・）を出力することができる。
【０１５５】
半導体装置５００は、図５に示す半導体装置１００と同様に、第１及び第２の端子Ｔ１、Ｔ２を有している。第１及び第２の端子Ｔ１、Ｔ２には、昇圧回路２００の第１及び第６の電源線ＶＬ−１、ＶＬ−６が接続されている。そして、半導体装置５００の外部において、第１及び第２の端子Ｔ１、Ｔ２の間にキャパシタＣ０が接続（外付け）されている。
【０１５６】
そして電源回路６００は、多値電圧生成回路６０５を含む。多値電圧生成回路６０５は、第１及び第６の電源線ＶＬ−１、ＶＬ−６（広義には第１及び第（Ｎ＋１）の電源線）の間の電圧に基づいて、多値の電圧Ｖ１、Ｖ２、・・・を生成する。多値電圧生成回路６０５は、第２〜第５の電源線ＶＬ−２〜ＶＬ−５の各中間電圧をレギュレータで調整し、多値の電圧Ｖ１、Ｖ２、・・・として出力できる。多値電圧生成回路６０５によって生成された多値の電圧は、例えば電気光学装置を駆動するために用いられる。
【０１５７】
即ち第６の電源線ＶＬ−６に出力された昇圧電圧が、そのまま電源回路６００から出力される。これは、図５に示すように、昇圧回路２００の安定化用キャパシタＣｓ４により、出力電圧Ｖｏｕｔが安定するからである。また電源回路６００は、電圧調整回路６１０と、比較回路６２０とを含む。電圧調整回路６１０は、高電位側のシステム電源電圧ＶＤＤと、低電位側の接地電源電圧ＶＳＳとの間の電圧を調整した調整電圧ＶＲＥＧを出力する。昇圧回路２００の第２の電源線ＶＬ−２には、調整電圧ＶＲＥＧが供給される。
【０１５８】
比較回路６２０は、参照電圧Ｖｒｅｆと、昇圧回路２００の昇圧電圧に基づく分圧電圧とを比較し、その比較結果を電圧調整回路６１０に出力する。より具体的には、比較回路６２０は、第１及び第６の電源線ＶＬ−１、ＶＬ−６（広義には第１及び第（Ｎ＋１）の電源線）の間の電圧を分割した分割電圧と、参照電圧Ｖｒｅｆとを比較し、その比較結果に対応した比較結果信号を出力する。そして、電圧調整回路６１０は、比較回路６２０の比較結果信号に基づいて、高電位側のシステム電源電圧ＶＤＤと、低電位側の接地電源電圧ＶＳＳとの間の電圧を調整した調整電圧ＶＲＥＧを出力する。
【０１５９】
図１６に、電圧調整回路６１０の構成例を示す。電圧調整回路６１０は、分圧回路６１２と、ボルテージフォロワ接続された演算増幅器６１４と、スイッチ回路６１６とを含む。
【０１６０】
分圧回路６１２は、システム電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間に接続された抵抗素子を含み、システム電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間の電圧の分割電圧のいずれかを出力する。
【０１６１】
演算増幅器６１４は、システム電源電圧ＶＤＤと接地電源電圧ＶＳＳとの間に接続される。演算増幅器６１４は、調整電圧ＶＲＥＧを出力すると共に、演算増幅器６１４の出力は、負帰還される。
【０１６２】
スイッチ回路６１６は、分圧回路６１２の分圧点と、演算増幅器６１４の入力と接続する。スイッチ回路６１６は、比較回路６２０の比較結果信号に基づいて、分圧回路６１２の複数の分圧点のいずれか１つを、演算増幅器６１４の入力に接続する。
【０１６３】
なお図１５及び図１６では、第１及び第（Ｎ＋１）の電源線の間の電圧を分割した分割電圧と、参照電圧との比較結果に基づいて、電圧を調整していたが、これに限定されるものではない。例えば参照電圧Ｖｒｅｆと、出力電圧（Ｖｏｕｔ）との比較結果に基づいて電圧を調整してもよい。
【０１６４】
図１７に、昇圧回路の昇圧電圧を調整した後の電圧を出力する電源回路を内蔵する半導体装置の第２の構成例の概要を示す。ただし、図１５に示す半導体装置５００と同一部分には同一符号を付し、適宜説明を省略する。
【０１６５】
図１７に示す半導体装置７００は、電源回路８００を含む。電源回路８００は、図１５に示す電源回路６００と同様に、図５に示す昇圧回路２００を含み、昇圧回路２００の昇圧電圧を調整した後の１又は複数の電圧（Ｖ１、Ｖ２、・・・）を出力することができる。
【０１６６】
また電源回路８００は、多値電圧生成回路６０５と、比較回路６２０と、昇圧クロック生成回路（広義には電圧調整回路）８１０とを含む。昇圧クロック生成回路８１０は、比較回路６２０の比較結果に基づいて、昇圧クロック（スイッチ制御信号Ｓ１〜Ｓ１０）の周波数を変更する制御を行う。より具体的には、昇圧クロック生成回路８１０は、第１及び第６の電源線ＶＬ−１、ＶＬ−６（広義には第１及び第（Ｎ＋１）の電源線）の間の電圧を分割した分割電圧と、参照電圧Ｖｒｅｆとの比較結果に基づいて、昇圧回路２００内の第１〜第１０のスイッチ素子としてのＭＯＳトランジスタ（広義には第１〜第２Ｎのスイッチ素子）のオンオフ制御を行うためのスイッチ制御信号の周波数を変化させる。
【０１６７】
例えば、スイッチ制御信号の周波数を高くすることにより、出力電圧Ｖｏｕｔが高くなるように調整する。またスイッチ制御信号の周波数を低くすることにより、出力電圧Ｖｏｕｔが低くなるように調整する。
【０１６８】
３．  表示装置への適用
次に、上述の昇圧回路を含む半導体装置の表示装置への適用例について説明する。
【０１６９】
図１８に、表示装置の構成例を示す。図１８では、表示装置として液晶表示装置の構成例を示している。
【０１７０】
液晶表示装置９００は、半導体装置９１０と、Ｙドライバ（広義には走査ドライバ）９２０と、液晶表示パネル（広義には電気光学装置）９３０とを含む。
【０１７１】
液晶表示パネル９３０のパネル基板上に、半導体装置９１０及びＹドライバ９２０のうち少なくとも１つを形成してもよい。また半導体装置９１０にＹドライバ９２０を内蔵させてもよい。
【０１７２】
液晶表示パネル９３０は、複数の走査線と、複数のデータ線と、複数の画素とを含む。各画素は、走査線とデータ線の交差位置に対応して配置される。走査線は、Ｙドライバ９２０によって走査される。データ線は、半導体装置９１０によって駆動される。即ち半導体装置９１０は、データドライバに適用される。
【０１７３】
半導体装置９１０としては、図１５に示す半導体装置５００、又は図１７に示す半導体装置７００を採用することができる。この場合、半導体装置９１０は、ドライバ部９１２を含む。
【０１７４】
ドライバ部９１２は、第１及び第（Ｎ＋１）の電源線の間の電圧を用いて液晶表示パネル（電気光学装置）９３０を駆動する。より具体的には、ドライバ部９１２には、電源回路（電源回路６００又は電源回路８００）により生成された多値の電圧が供給される。そして、ドライバ部９１２は、多値の電圧の中から、表示データに対応した電圧を選択し、液晶表示パネル９３０のデータ線に、該電圧を出力する。
【０１７５】
また、Ｙドライバ９２０では、高い電圧が必要とされる場合が多く、半導体装置９１０の電源回路が、例えばＹドライバ９２０には＋１５Ｖ、−１５Ｖ等の高電圧を供給する。そして、電源回路は、ドライバ部９１２に、例えば出力電圧Ｖｏｕｔ、中間電圧（又は該中間電圧を調整した電圧）Ｖ１、Ｖ２、・・・の電圧を供給する。
【０１７６】
このような構成の液晶表示装置を含む電子機器として、例えば、マルチメディア対応のパーソナルコンピュータ（ＰＣ）、携帯電話、ワードプロセッサ、テレビ、ビューファインダ型又はモニタ直視型のビデオテープレコーダ、電子手帳、電子卓上計算機、カーナビゲーション装置、腕時計、時計、ＰＯＳ端末、タッチパネルを備えた装置、ページャ、ミニディスクプレーヤ、ＩＣカード、各種電子機器のリモコン、各種計測機器などを挙げることができる。
【０１７７】
また、液晶表示パネル９３０は、駆動方式で言えば、パネル自体にスイッチング素子を用いない単純マトリックス液晶表示パネルやスタティック駆動液晶表示パネル、またＴＦＴで代表される三端子スイッチング素子あるいはＭＩＭで代表される二端子スイッチング素子を用いたアクティブマトリックス液晶表示パネル、電気光学特性で言えば、ＴＮ型、ＳＴＮ型、ゲストホスト型、相転移型、強誘電型など、種々のタイプの液晶パネルを用いることができる。
【０１７８】
液晶表示パネルとしてＬＣＤディスプレイを使用した場合について説明したが、本発明ではこれに限定されず、例えばエレクトロルミネッセンス、プラズマディスプレイ、ＦＥＤ（Field Emission Display）パネル等種々の表示装置を使用することができる。
【０１７９】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１８０】
また、図１、図２、図５、図１５〜図１８において、例えばスイッチ素子間やキャパシタ間等に、付加的な素子を含めた場合も本発明の均等な範囲に含まれる。
【０１８１】
また、本発明のうち従属請求項に係る発明においては、従属先の請求項の構成要件の一部を省略する構成とすることもできる。また、本発明の１の独立請求項に係る発明の要部を、他の独立請求項に従属させることもできる。
【図面の簡単な説明】
【図１】  本実施形態における昇圧回路の動作原理の説明図。
【図２】  図１に示す昇圧回路の構成例の構成図。
【図３】  図２のスイッチ制御信号の動作を模式的に示すタイミング図。
【図４】  図４（Ａ）は第１の期間における図２の昇圧回路のスイッチ状態の模式図。図４（Ｂ）は第２の期間における図２の昇圧回路のスイッチ状態の模式図。
【図５】  本実施形態における半導体装置の構成の概要を示す構成図。
【図６】  図５のスイッチ制御信号の動作を模式的に示すタイミング図。
【図７】  図７（Ａ）、（Ｂ）は昇圧回路の等価回路図。
【図８】  図８（Ａ）〜（Ｄ）は昇圧回路のチャージポンプ動作の前半の４状態の等価回路図。
【図９】  図９（Ａ）〜（Ｄ）は昇圧回路のチャージポンプ動作の後半の４状態の等価回路図。
【図１０】  比較例における昇圧回路の構成例の構成図。
【図１１】  比較例における昇圧回路の動作原理の説明図。
【図１２】  図１２（Ａ）、（Ｂ）は比較例における昇圧回路の等価回路図。
【図１３】  図１３（Ａ）〜（Ｅ）は昇圧回路のチャージポンプ動作の５状態の等価回路図。
【図１４】  半導体装置内に内蔵されるキャパシタの寄生容量の説明図。
【図１５】  昇圧回路の昇圧電圧を調整した後の電圧を出力する電源回路を内蔵する半導体装置の第１の構成例の構成図。
【図１６】  電圧調整回路の構成例のブロック図。
【図１７】  昇圧回路の昇圧電圧を調整した後の電圧を出力する電源回路を内蔵する半導体装置の第２の構成例の構成図。
【図１８】  表示装置の構成例の構成図。
【符号の説明】
Ｃ０  キャパシタ、  Ｃｓ１〜Ｃｓ４  第１〜第４の安定化用キャパシタ、
Ｃｕ１〜Ｃｕ４  第１〜第４の昇圧用キャパシタ、
ＶＬ−１〜ＶＬ−Ｍ  第１〜第Ｍの電源線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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