(57)【特許請求の範囲】
【請求項１】
対をなす２本のビット線に夫々ソースが接続された第１導電型の第１及び第２のトランジスタと、前記第１のトランジスタのドレインにドレインが接続され前記第２のトランジスタのドレインにゲートが接続され接地にソースが接続された第２導電型の第３のトランジスタと、前記第２のトランジスタのドレインにドレインが接続され前記第１のトランジスタのドレインにゲートが接続され接地にソースが接続された第２導電型の第４のトランジスタと、を備え、抵抗負荷素子を備えない４トランジスタメモリセルを有する半導体記憶装置において、前記第１及び第２のトランジスタは、半導体基板上において当該両トランジスタのチャネル幅方向で、かつ前記４トランジスタメモリセルの長手方向に並べて配置され、
前記第１乃至第４のトランジスタの各ソース拡散層及びドレイン拡散層は、屈曲することなく前記４トランジスタメモリセルの短手方向に延びていることを特徴とする半導体記憶装置。
【請求項２】
前記第１及び第２のトランジスタの各ゲート電極を構成し前記４トランジスタメモリセルの長手方向に延びるポリシリコン層と、前記４トランジスタメモリセルの長手方向に延び前記ポリシリコン層に接続された金属層からなるワード線と、を有することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記ポリシリコン層は、前記４トランジスタメモリセルの長手方向において隣接する２個のセル間で共有され、前記ワード線は、前記４トランジスタメモリセルの長手方向に並べて配置された複数個の前記４トランジスタメモリセルの間で共有されていることを特徴とする請求項２に記載の半導体記憶装置。
【請求項４】
前記ワード線は前記ポリシリコン層上の１個のコンタクトホールに埋設された導電層を介して前記ポリシリコン層と接続されていることを特徴とする請求項２又は３に記載の半導体記憶装置。
【請求項５】
前記２本のビット線は、前記４トランジスタメモリセルの短手方向に延び、その方向に並べて配置された複数個の前記４トランジスタメモリセルの間で共有されていることを特徴とする請求項１乃至４のいずれか１項に記載の半導体記憶装置。
【請求項６】
２つのアクセストランジスタと、２つのドライバトランジスタと、を備えた４トランジスタメモリセルを有する半導体記憶装置において、前記２つのアクセストランジスタ及び前記２つのドライバトランジスタを夫々構成する拡散層は、屈曲せずに前記４トランジスタメモリセルの短手方向に延びており、前記２つのアクセストランジスタは相互に隣接し、前記２つのアクセストランジスタのゲートに接続されたゲート配線が前記４トランジスタメモリセルの長手方向に延びていることを特徴とする半導体記憶装置。
【請求項７】
前記２つのアクセストランジスタは、前記４トランジスタメモリセルの前記長手方向における一端部に配置されており、前記２つのドライバトランジスタは、前記４トランジスタメモリセルの前記長手方向における他端部に配置されており、前記２つのドライバトランジスタは前記長手方向において相互に隣接していることを特徴とする請求項６に記載の半導体記憶装置。
【請求項８】
２つの前記４トランジスタメモリセルが前記短手方向において相互に隣接して配置されており、この２つの４トランジスタメモリセル間において、前記アクセストランジスタにおけるソース・ドレインの一方を構成する拡散層及びこの拡散層に接続されたコンタクトプラグが共有されていることを特徴とする請求項７に記載の半導体記憶装置。
【請求項９】
２つの前記４トランジスタメモリセルが前記長手方向において相互に隣接して配置されており、この２つの４トランジスタメモリセル間において、前記アクセストランジスタの前記ゲート配線が共有されていることを特徴とする請求項７に記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は４個のトランジスタを備えたメモリセルを有する半導体記憶装置に関し、特に、省面積化を図った半導体記憶装置に関する。
【０００２】
【従来の技術】
従来、スタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）のメモリセルには、２個のアクセストランジスタ及び４個のドライバトランジスタが設けられている。
【０００３】
このようなＳＲＡＭにおいて、アクセスの高速化を図ったものが提案されている（特開平９−２７０４６８号公報）。この公報に開示された従来のＳＲＡＭにおいては、１メモリセルを構成する６個のトランジスタのゲート電極が延びる方向が実質的に同一方向となっている。これにより、メモリセルの占有面積が低減され、ビット線長が短縮されるので、アクセスが高速に行われる。なお、１メモリセル内の２個のアクセストランジスタは、夫々メモリセルの長手方向における相互に異なる端部に配置されており、各アクセストランジスタに上層のワード線（メタル配線）から信号を供給するためのコンタクトプラグが設けられている。また、ビット線はメモリセルの短手方向に延びており、ワード線はその方向に垂直な方向に延びている。
【０００４】
また、素子面積の低減を図ったＳＲＡＭが提案されている（特開平１０−１７８１１０号公報）。この公報に開示された従来のＳＲＡＭにおいても、１メモリセルを構成する６個のトランジスタのゲート電極が延びる方向が実質的に同一方向となっている。また、１メモリセル内の２個のアクセストランジスタは、夫々メモリセルの長手方向における相互に異なる端部に配置されており、アクセストランジスタに上層のワード線（メタル配線）から信号を供給するためのコンタクトプラグが隣り合う２個のメモリセル間で共有されている。従って、２個のメモリセルに毎に２個のコンタクトプラグが存在する。この従来のＳＲＡＭでは、ワード線がメモリセルの長手方向に延びており、ビット線がその方向に垂直な方向に延びている。
【０００５】
近時では、４個のトランジスタからなるＳＲＡＭセル（特願平１０−３４６１４９号）も提案されている。図１４は従来のＳＲＡＭセルを示す回路図である。
【０００６】
従来の４個のトランジスタからなるＳＲＡＭセルにおいては、１個のメモリセルに、ビット線対を構成する２本のビット線ＢＬ１０１及びＢＬ１０２に夫々ソースが接続されたアクセストランジスタＴｒ１０１及びＴｒ１０２が設けられている。アクセストランジスタＴｒ１０１及びＴｒ１０２はＰチャネルＭＯＳトランジスタである。アクセストランジスタＴｒ１０１及びＴｒ１０２の各ゲートには、ワード線ＷＬ１０１が接続されている。
【０００７】
また、ドレインがアクセストランジスタＴｒ１０１のドレインに接続されゲートがアクセストランジスタＴｒ１０２のドレインに接続されたドライバトランジスタＴｒ１０３が設けられている。更に、ドレインがアクセストランジスタＴｒ１０２のドレインに接続されゲートがアクセストランジスタＴｒ１０１のドレインに接続されたドライバトランジスタＴｒ１０４が設けられている。ドライバトランジスタＴｒ１０３及びＴｒ１０４はＮチャネルＭＯＳトランジスタである。ドライバトランジスタＴｒ１０３及びＴｒ１０４のソースは接地に接続されている。
【０００８】
図１５（ａ）は従来のＳＲＡＭセルにおける各トランジスタのゲート電極及び拡散層とそれらに接続されたコンタクトプラグとの関係を示す模式図、（ｂ）は従来のＳＲＡＭセルにおける第１の金属配線層とその下に接続されたコンタクトプラグとの関係を示す模式図である。また、図１６は図１５（ａ）及び（ｂ）におけるＣ−Ｃ線による断面図である。
【０００９】
従来のＳＲＡＭセルにおいては、図１５（ａ）に示すように、その長手方向の一端部にアクセストランジスタＴｒ１０１及びＴｒ１０２が短手方向に並んで配置されている。そして、アクセストランジスタＴｒ１０１及びＴｒ１０２から反対側の長手方向端部にかけてドライバトランジスタＴｒ１０３及びドライバトランジスタＴｒ１０４がこの順で配置されている。
【００１０】
この従来のＳＲＡＭセルには、アクセストランジスタＴｒ１０１及びＴｒ１０２のゲート電極を構成するゲートポリシリコン層Ｇ１０１が設けられている。ゲートポリシリコン層Ｇ１０１は、セルの短手方向に延びている。このゲートポリシリコン層Ｇ１０１は、短手方向に並べて配置された複数個のＳＲＡＭセルの間で共有され、これらのＳＲＡＭセルのワード線ＷＬ１０１となっている。更に、夫々ドライバトランジスタＴｒ１０３及びＴｒ１０４のゲート電極を構成するゲートポリシリコン層Ｇ１０３及びＧ１０４が設けられている。
【００１１】
そして、アクセストランジスタＴｒ１０１のソース拡散層Ｓ１０１上にコンタクトプラグＣＳ１０１が設けられ、ドレイン拡散層Ｄ１０１上にコンタクトプラグＣＤ１０１が設けられている。同様に、アクセストランジスタＴｒ１０２のソース拡散層Ｓ１０２上にコンタクトプラグＣＳ１０２が設けられ、ドレイン拡散層Ｄ１０２上にコンタクトプラグＣＤ１０２が設けられている。また、ドライバトランジスタＴｒ１０３のソース拡散層Ｓ１０３上にコンタクトプラグＣＳ１０３が設けられ、ドレイン拡散層Ｄ１０３上にコンタクトプラグＣＤ１０３が設けられている。更に、ドライバトランジスタＴｒ１０４のソース拡散層Ｓ１０４上にコンタクトプラグＣＳ１０４が設けられ、ドレイン拡散層Ｄ１０４上にコンタクトプラグＣＤ１０４が設けられている。
【００１２】
ゲートポリシリコン層Ｇ１０３は、コンタクトプラグＣＤ１０２を介してアクセストランジスタＴｒ１０２のドレイン拡散層Ｄ１０２に接続され、コンタクトプラグＣＤ１０４を介してドライバトランジスタＴｒ１０４のドレイン拡散層Ｄ１０４に接続されている。また、ゲートポリシリコン層Ｇ１０４は、コンタクトプラグＣＤ１０１を介してアクセストランジスタＴｒ１０１のドレイン拡散層Ｄ１０１に接続され、コンタクトプラグＣＤ１０３を介してドライバトランジスタＴｒ１０３のドレイン拡散層Ｄ１０３に接続されている。
【００１３】
なお、図１６に示すように、各ゲートポリシリコン層の側方には、コンタクトプラグが接触している部分を除きサイドウォール絶縁膜１０２が形成されている。また、各ゲートポリシリコン層とＰ型半導体基板１０１との間には、ゲート酸化膜１０５が形成されている。なお、アクセストランジスタＴｒ１０１及びＴｒ１０２が設けられた領域内の半導体基板１０１の表面には、Ｎウェル１０４が形成されている。更に、各トランジスタ間には、選択的に埋込型のフィールド絶縁膜１０３が形成されている。なお、これらのゲートポリシリコン層及び拡散層等の全面を被覆する第１及び第２の層間絶縁膜１５１及び１５２が下方から順に形成されている。各トランジスタのドレイン拡散層上に設けられたコンタクトプラグＣＤ１０１、ＣＤ１０２、ＣＤ１０３及びＣＤ１０４は第１の層間絶縁膜１５１のみに形成されている。
【００１４】
更に、図１５（ｂ）及び図１６に示すように、第２の層間絶縁膜１５２上に第１の金属配線層１６１が設けられている。第１の金属配線層１６１には、コンタクトプラグＣＳ１０３及びＣＳ１０４に接続された接地層１１２が形成されている。また、第１の金属配線層１６１には、夫々コンタクトプラグＣＳ１０１及び１０２に接続された配線層１１３ａ及び１１３ｂが形成されている。
【００１５】
更に、第２の層間絶縁膜１５２及び第１の金属配線層１６１上に第３の層間絶縁膜１５３が形成されている。第３の層間絶縁膜１５３には、配線層１１３ａ及び１１３ｂと整合する位置に穿設されたスルーホールが形成され、その中に導電層１１４が埋設されている。更にまた、図１６に示すように、第３の層間絶縁膜１５３上に第２の金属配線層１６２が設けられている。第２の金属配線層１６２には、スルーホール内に埋設された各導電層１１４に接続された２本のビット線ＢＬ１０１及びＢＬ１０２が形成されている。ビット線ＢＬ１０１及びＢＬ１０２はセルの長手方向に延びており、その方向に並べて配置されている複数個のＳＲＡＭセルの間で共有されている。
【００１６】
なお、ドライバトランジスタＴｒ１０３及びＴｒ１０４のしきい値は、例えばアクセストランジスタＴｒ１０１及びＴｒ１０２のそれよりも０．１乃至０．６Ｖ程度高いものに設定される。
【００１７】
このように構成された従来のＳＲＡＭセルにおいては、各トランジスタのしきい値が適切に規定されているので、４個のトランジスタから１個のＳＲＡＭセルを構成することができる。この結果、６個のトランジスタが使用されているものよりも占有面積を著しく低減することが可能である。
【００１８】
【発明が解決しようとする課題】
しかしながら、上述の４個のトランジスタから構成される従来のＳＲＡＭセルにおいては、所期の目的は達成することができたものの、近時のより一層の高集積化に対応する省面積化は十分ではない。また、近時の動作速度の向上にも十分に対処することはできないという問題点がある。
【００１９】
更に、前述の特開平９−２７０４６８号公報及び特開平１０−１７８１１０号公報に記載されたＳＲＡＭセルにおいては、実際の製造過程において拡散層を設計どおりの形状に制御することが極めて困難であるという問題点もある。
【００２０】
本発明はかかる問題点に鑑みてなされたものであって、占有面積を低減し動作速度を向上させることができる半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
本発明に係る半導体記憶装置は、対をなす２本のビット線に夫々ソースが接続された第１導電型の第１及び第２のトランジスタと、前記第１のトランジスタのドレインにドレインが接続され前記第２のトランジスタのドレインにゲートが接続され接地にソースが接続された第２導電型の第３のトランジスタと、前記第２のトランジスタのドレインにドレインが接続され前記第１のトランジスタのドレインにゲートが接続され接地にソースが接続された第２導電型の第４のトランジスタと、を備え、抵抗負荷素子を備えない４トランジスタメモリセルを有する半導体記憶装置において、前記第１及び第２のトランジスタは、半導体基板上において当該両トランジスタのチャネル幅方向で、かつ前記４トランジスタメモリセルの長手方向に並べて配置されていることを特徴とする。
【００２２】
本発明においては、４トランジスタメモリセルを有する半導体記憶装置において、ビット線対に接続された第１及び第２のトランジスタが半導体基板上において当該両トランジスタのチャネル幅方向で、かつメモリセルの長手方向に並べて配置されているので、各トランジスタのソース・ドレイン拡散層を短手方向に延びるように設けることが可能となり、占有面積を低減することができる。これにより、ワード線を長手方向に延びるようにし、ビット線を短手方向に延びるように配置することが可能となるので、ビット線容量の低減により高速動作が可能となる。
【００２３】
なお、半導体記憶装置は、前記第１及び第２のトランジスタの各ゲート電極を構成し前記４トランジスタメモリセルの長手方向に延びるポリシリコン層と、前記４トランジスタメモリセルの長手方向に延び前記ポリシリコン層に接続された金属層からなるワード線と、を有することが望ましく、前記ポリシリコン層は、前記４トランジスタメモリセルの長手方向において隣接する２個のセル間で共有され、前記ワード線は、前記４トランジスタメモリセルの長手方向に並べて配置された複数個の前記４トランジスタメモリセルの間で共有されていることがより一層望ましい。
【００２４】
ワード線を金属層から構成することにより、ワード線の抵抗及び容量が低減され、高速動作が可能となる。
【００２５】
また、前記ワード線は前記ポリシリコン層上の１個のコンタクトホールに埋設された導電層を介して前記ポリシリコン層と接続されていてもよい。
【００２６】
更に、前記２本のビット線は、前記４トランジスタメモリセルの短手方向に延び、その方向に並べて配置された複数個の前記４トランジスタメモリセルの間で共有されていることが望ましい。ビット線を短手方向に延びるように配置することにより、ビット線長が著しく短縮されるので、前述のように、高速動作が可能となる。
【００２７】
更にまた、前記第１乃至第４のトランジスタの各ソース拡散層及びドレイン拡散層は、屈曲することなく前記４トランジスタメモリセルの短手方向に延びていることが望ましい。屈曲部が存在しない拡散層は製造工程において容易にその長さ及び幅を制御できるので、設計どおりの特性を有するものを容易に製造することができる。
【００２８】
また、前記第１及び第２のトランジスタの各ゲート電極を構成し前記４トランジスタメモリセルの長手方向に延びるポリシリコン層と、前記第１のトランジスタのドレイン拡散層と前記第３のトランジスタのドレイン拡散層及び前記第４のトランジスタのゲート電極とを接続する配線と、前記第３及び第４のトランジスタのソース拡散層に接続された接地配線と、前記４トランジスタメモリセルの長手方向に延び前記ポリシリコン層に接続された金属層からなるワード線とを有していてもよい。この場合、前記ポリシリコン層と前記ワード線とは、例えば前記ポリシリコン層を共有する２個の４トランジスタメモリセルの一方又はそれらの境界に設けられ、前記ポリシリコン層上の１個のコンタクトホールに埋設された導電層を介して接続される。更に、本発明に係る他の半導体記憶装置は、２つのアクセストランジスタと、２つのドライバトランジスタと、を備えた４トランジスタメモリセルを有する半導体記憶装置において、前記２つのアクセストランジスタ及び前記２つのドライバトランジスタを構成する拡散層は、屈曲せずに前記４トランジスタメモリセルの短手方向に延びており、前記２つのアクセストランジスタは相互に隣接し、前記２つのアクセストランジスタのゲートに接続されたゲート配線が前記４トランジスタメモリセルの長手方向に延びていることを特徴とする。
【００２９】
【発明の実施の形態】
以下、本発明の実施例に係る半導体記憶装置について、添付の図面を参照して具体的に説明する。図１は本発明の第１の実施例に係る半導体記憶装置の１メモリセルを示す回路図である。
【００３０】
第１の実施例は４トランジスタメモリセルを備えたＳＲＡＭであり、半導体基板上にマトリクス状に複数のメモリセルが設けられている。１個のメモリセルには、図１に示すように、ビット線対を構成する２本のビット線ＢＬ１及びＢＬ２に夫々ソースが接続されたアクセストランジスタＴｒ１及びＴｒ２が設けられている。アクセストランジスタＴｒ１及びＴｒ２は、例えばＰチャネルＭＯＳトランジスタである。アクセストランジスタＴｒ１及びＴｒ２の各ゲートには、ワード線ＷＬ１が接続されている。
【００３１】
また、ドレインがアクセストランジスタＴｒ１のドレインに接続されゲートがアクセストランジスタＴｒ２のドレインに接続されたドライバトランジスタＴｒ３が設けられている。更に、ドレインがアクセストランジスタＴｒ２のドレインに接続されゲートがアクセストランジスタＴｒ１のドレインに接続されたドライバトランジスタＴｒ４が設けられている。ドライバトランジスタＴｒ３及びＴｒ４は、例えばＮチャネルＭＯＳトランジスタである。ドライバトランジスタＴｒ３及びＴｒ４のソースは接地に接続されている。
【００３２】
次に、上述のような構成のメモリセルの配置について説明する。図２は第１の実施例における各トランジスタのゲート電極及び拡散層とそれらに接続されたコンタクトプラグとの関係を示す模式図、図３は第１の実施例における第１の金属配線層とその下に接続されたコンタクトプラグとの関係を示す模式図、図４は第１の実施例における第２の金属配線層とその下に接続されたコンタクトプラグとの関係を示す模式図、図５は第１の実施例における第３の金属配線層とその下に接続された導電層との関係を示す模式図である。図６は図２中の第１のメモリセルを拡大して示す模式図である。図７は図２乃至図５におけるＡ−Ａ線による断面図、図８は図６におけるＢ−Ｂ線による断面図である。
【００３３】
図２乃至図５には、４個の第１乃至第４のメモリセル１０、２０、３０及び４０を示してある。図２乃至５に示すように、第１のメモリセル１０と第２のメモリセル２０とがセルの長手方向で隣接し、第３のメモリセル３０と第４のメモリセル４０とがセルの長手方向で隣接している。また、第１のメモリセル１０と第３のメモリセル３０とが前記長手方向に垂直な方向、即ち短手方向で隣接し、第２のメモリセル２０と第４のメモリセル４０とが短手方向で隣接している。
【００３４】
第１のメモリセル１０においては、図６に示すように、その長手方向に沿ってアクセストランジスタＴｒ１１、アクセストランジスタＴｒ１２、ドライバトランジスタＴｒ１３及びドライバトランジスタＴｒ１４がこの順で配置されている。アクセストランジスタＴｒ１１は図１におけるアクセストランジスタＴｒ１に相当し、アクセストランジスタＴｒ１２は図１におけるアクセストランジスタＴｒ２に相当し、ドライバトランジスタＴｒ１３は図１におけるドライバトランジスタＴｒ３に相当し、ドライバトランジスタＴｒ１４は図１におけるドライバトランジスタＴｒ４に相当するものである。
【００３５】
これらのトランジスタＴｒ１１乃至Ｔｒ１４のソース・ドレイン拡散層が延びる方向は、いずれもセルの短手方向であり、その幅は一定である。即ち、各拡散層には屈曲している部分は存在しない。アクセストランジスタＴｒ１１及びＴｒ１２並びにドライバトランジスタＴｒ１４の各ソース拡散層Ｓ１１、Ｓ１２及びＳ１４は隣接する第３のメモリセル３０との間で共有され、ドライバトランジスタＴｒ１３のソース拡散層Ｓ１３は、第３のメモリセル３０と反対側で隣接するメモリセル（図示せず）との間で共有されている。
【００３６】
また、アクセストランジスタＴｒ１１及びＴｒ１２のゲート電極を構成するゲートポリシリコン層Ｇ１１が設けられている。ゲートポリシリコン層Ｇ１１は、セルの長手方向に延びている。このゲートポリシリコン層Ｇ１１は、セルの長手方向で隣接する第２のメモリセル２０との間で共有されている。更に、夫々ドライバトランジスタＴｒ１３及びＴｒ１４のゲート電極を構成するゲートポリシリコン層Ｇ１３及びＧ１４が設けられている。ゲートポリシリコン層Ｇ１３及びＧ１４は、ドライバトランジスタＴｒ１３に整合する位置で第３のメモリセル３０側に屈曲されているが、実質的にセルの長手方向に延びている。
【００３７】
そして、アクセストランジスタＴｒ１１のソース拡散層Ｓ１１上にコンタクトプラグＣＳ１１が設けられ、ドレイン拡散層Ｄ１１上にコンタクトプラグＣＤ１１が設けられている。同様に、アクセストランジスタＴｒ１２のソース拡散層Ｓ１２上にコンタクトプラグＣＳ１２が設けられ、ドレイン拡散層Ｄ１２上にコンタクトプラグＣＤ１２が設けられている。また、ドライバトランジスタＴｒ１３のソース拡散層Ｓ１３上にコンタクトプラグＣＳ１３が設けられ、ドレイン拡散層Ｄ１３上にコンタクトプラグＣＤ１３が設けられている。更に、ドライバトランジスタＴｒ１４のソース拡散層Ｓ１４上にコンタクトプラグＣＳ１４が設けられ、ドレイン拡散層Ｄ１４上にコンタクトプラグＣＤ１４が設けられている。更にまた、ゲートポリシリコン層Ｇ１１の端部上には、コンタクトプラグＣＧ１１が設けられている。
【００３８】
ゲートポリシリコン層Ｇ１３は、コンタクトプラグＣＤ１２を介してアクセストランジスタＴｒ１２のドレイン拡散層Ｄ１２に接続され、コンタクトプラグＣＤ１４を介してドライバトランジスタＴｒ１４のドレイン拡散層Ｄ１４に接続されている。また、ゲートポリシリコン層Ｇ１４は、コンタクトプラグＣＤ１３を介してドライバトランジスタＴｒ１３のドレイン拡散層Ｄ１３に接続されている。
【００３９】
第２のメモリセル２０は、第１のメモリセル１０との境界線を対称軸として線対称の関係となる配置を有している。即ち、その長手方向に沿ってアクセストランジスタＴｒ２１、アクセストランジスタＴｒ２２、ドライバトランジスタＴｒ２３及びドライバトランジスタＴｒ２４が第１のメモリセル１０とは逆の順で配置されている。従って、アクセストランジスタＴｒ２１がアクセストランジスタＴｒ１１に最も近い位置に配置されている。アクセストランジスタＴｒ２１は図１におけるアクセストランジスタＴｒ１に相当し、アクセストランジスタＴｒ２２は図１におけるアクセストランジスタＴｒ２に相当し、ドライバトランジスタＴｒ２３は図１におけるドライバトランジスタＴｒ３に相当し、ドライバトランジスタＴｒ２４は図１におけるドライバトランジスタＴｒ４に相当するものである。但し、第２のメモリセル２０においては、２個のアクセストランジスタのゲート電極を構成するゲートポリシリコン層Ｇ１１上にコンタクトプラグは形成されていない。
【００４０】
第３のメモリセル３０は、第１のメモリセル１０との境界線を対称軸として線対称の関係となる配置を有している。即ち、その長手方向に沿ってアクセストランジスタＴｒ３１、アクセストランジスタＴｒ３２、ドライバトランジスタＴｒ３３及びドライバトランジスタＴｒ３４が第１のメモリセル１０と同じ順で配置されている。アクセストランジスタＴｒ３１は図１におけるアクセストランジスタＴｒ１に相当し、アクセストランジスタＴｒ３２は図１におけるアクセストランジスタＴｒ２に相当し、ドライバトランジスタＴｒ３３は図１におけるドライバトランジスタＴｒ３に相当し、ドライバトランジスタＴｒ３４は図１におけるドライバトランジスタＴｒ４に相当するものである。但し、第３のメモリセル３０においては、２個のアクセストランジスタのゲート電極を構成するゲートポリシリコン層上にコンタクトプラグは形成されていない。
【００４１】
第４のメモリセル４０は、第１のメモリセル１０との境界点を対称点として点対称の関係となる配置を有している。即ち、その長手方向に沿ってアクセストランジスタＴｒ４１、アクセストランジスタＴｒ４２、ドライバトランジスタＴｒ４３及びドライバトランジスタＴｒ４４が第２のメモリセル２０と同じ順で配置されている。アクセストランジスタＴｒ４１は図１におけるアクセストランジスタＴｒ１に相当し、アクセストランジスタＴｒ４２は図１におけるアクセストランジスタＴｒ２に相当し、ドライバトランジスタＴｒ４３は図１におけるドライバトランジスタＴｒ３に相当し、ドライバトランジスタＴｒ４４は図１におけるドライバトランジスタＴｒ４に相当するものである。
【００４２】
なお、図７及び図８に示すように、各ゲートポリシリコン層の側方には、コンタクトプラグが接触している部分を除きサイドウォール絶縁膜２が形成されている。また、各ゲートポリシリコン層とＰ型半導体基板１との間には、ゲート酸化膜（図示せず）が形成されている。なお、アクセストランジスタＴｒ１１及びＴｒ１２が設けられた領域内の半導体基板１の表面には、Ｎウェル４が形成されている。更に、各トランジスタ間には、選択的に埋込型のフィールド絶縁膜３が形成されている。なお、これらのゲートポリシリコン層及び拡散層等の全面を被覆する第１及び第２の層間絶縁膜５１及び５２が下方から順に形成されている。２個のトランジスタのゲートポリシリコン層とドレイン拡散層とを接続するためのコンタクトプラグ、例えば第１のメモリセル１０におけるコンタクトプラグＣＤ１２及びＣＤ１４は第１の層間絶縁膜５１のみに形成されている。
【００４３】
本実施例においては、図３、図７及び図８に示すように、第２の層間絶縁膜５２上に第１の金属配線層６１が設けられている。第１の金属配線層６１には、コンタクトプラグＣＤ１１及びコンタクトプラグＣＤ１３に接続された配線１１が第１のメモリセル１０内に形成されている。第２乃至第４のメモリセル２０、３０及び４０内にも夫々同様の配線２１、３１及び４１が形成されている。更に、第２の層間絶縁膜５２及び第１の金属配線層６１上に第３の層間絶縁膜５３が形成されている。
【００４４】
なお、第１の金属配線層６１は、例えばＴｉＮからなるが、これに限定されるものではない。
【００４５】
そして、図４、図７及び図８に示すように、第３の層間絶縁膜５３上に第２の金属配線層６２が設けられている。第２の金属配線層６２には、ドライバトランジスタのソース拡散層に接続されたコンタクトプラグ、例えば第１のメモリセル１０におけるコンタクトプラグＣＳ１３及びＣＳ１４に接続された接地配線１２が形成されている。接地配線１２は、第３のメモリセル３０内のドライバトランジスタＴｒ３３のソース拡散層に接続されたコンタクトプラグＣＳ３３にも接続されている。同様に、第２及び第４のメモリセル２０及び４０内にも接地配線２２が形成されている。
【００４６】
また、第２の金属配線層６２には、夫々コンタクトプラグＣＳ１１及びＣＳ１２に接続された２本のビット線ＢＬ１１及びＢＬ１２が第１のメモリセル１０内に形成されている。ビット線ＢＬ１１及びＢＬ１２からＳＲＡＭにおけるビット線対が構成される。ビット線ＢＬ１１及びＢＬ１２はセルの短手方向に延びており、第３のメモリセル３０等その方向に並べて配置されている複数個のメモリセルの間で共有されている。第２の金属配線層６２には、同様に、夫々コンタクトプラグＣＳ２１及びＣＳ２２に接続された２本のビット線ＢＬ２１及びＢＬ２２が第２のメモリセル２０内に形成されている。ビット線ＢＬ２１及びＢＬ２２はセルの短手方向に延びており、第４のメモリセル４０等その方向に並べて配置されている複数個のメモリセルの間で共有されている。コンタクトプラグＣＳ２１及びＣＳ２２は、夫々アクセストランジスタＴｒ２１及びＴｒ２２のソース拡散層に接続されたコンタクトプラグである。
【００４７】
更に、第２の金属配線層６２には、アクセストランジスタのゲート電極を構成するゲートポリシリコン層に接続されたコンタクトプラグ、例えば第１のメモリセル１０におけるコンタクトプラグＣＧ１１に接続された配線１３が形成されている。同様に、第４のメモリセル４０内にも、コンタクトプラグＣＧ４１に接続された配線４３が形成されている。コンタクトプラグＣＧ４１は、アクセストランジスタＴｒ４１及びＴｒ４２のゲート電極を構成するゲートポリシリコン層に接続されたコンタクトプラグである。
【００４８】
なお、第２の金属配線層６２は、例えばＴｉＮ、ＡｌＣｕ、ＴｉＮ及びＴｉを順次堆積して構成された積層構造を有するものであるが、これに限定されるものではない。
【００４９】
更に、図５、図７及び図８に示すように、第３の層間絶縁膜５３及び第２の金属配線層６２上に第４の層間絶縁膜５４が形成されている。第４の層間絶縁膜５４には、配線１３及び４３と整合する位置に穿設されたスルーホールが形成され、その中に夫々導電層１４及び４４が埋設されている。そして、第４の層間絶縁膜５４上に第３の金属配線層６３が設けられている。第３の金属配線層６３には、スルーホール内に埋設された導電層、例えば第１のメモリセル１０における導電層１４に接続されたワード線ＷＬ１１が形成されている。ワード線ＷＬ１１はセルの長手方向に延びており、第２のメモリセル２０等その方向に並べて配置された複数個のメモリセルの間で共有されている。同様に、第４のメモリセル４０内にもワード線ＷＬ４１が形成されている。ワード線ＷＬ４１はセルの長手方向に延びており、第３のメモリセル３０等その方向に並べて配置された複数個のメモリセルの間で共有されている。
【００５０】
なお、第３の金属配線層６３は、例えばＴｉＮ、ＡｌＣｕ、ＴｉＮ及びＴｉを順次堆積して構成された積層構造を有するものであるが、これに限定されるものではない。
【００５１】
更に、第４の層間絶縁膜５４及び第３の金属配線層６３上に保護絶縁膜５５が形成されている。
【００５２】
なお、第１の層間絶縁膜５１のみに設けられたものを除き、図７及び図８に示すように、コンタクトプラグは複数の導電層から構成されている。また、これらの導電層及び各配線層には、前述の積層構造を有する配線層のように適宜バリアメタル層が設けられている。
【００５３】
このように構成された第１の実施例においては、１個のメモリセル中の２個のアクセストランジスタＴｒ１１及びＴｒ１２が長手方向に並べて配置され、また、各拡散層に屈曲部が存在しないので、占有面積を縮小することができる。図１５（ａ）及び（ｂ）並びに図１６に示す従来のものと比較した場合、約４乃至１０％の縮小が可能である。
【００５４】
また、メモリセルを構成する４個のトランジスタのゲート電極を構成するゲートポリシリコン層が実質的にセルの長手方向に延びており、ソース拡散層とドレイン拡散層とを結ぶ全ての直線が短手方向に延びており、各拡散層には屈曲部が存在しないので、製造工程上、拡散層の幅及び長さの制御が極めて容易である。図９（ａ）は屈曲部を有する設計上の拡散層を示す模式図、（ｂ）は製造後のその拡散層を示す模式図である。
【００５５】
例えば、図９（ａ）に示すように、屈曲部８３を備えた拡散層８１上にゲート電極８２が配置されるように設計した場合、実際に製造すると、図９（ｂ）に示すように、屈曲部８３において拡散層８１が内側に拡がり、拡散層８１とゲート電極８２との重なり部分が設計されたものよりも大きくなる。この結果、設計値よりも動作速度が低下したり、特性が変化することになる。これに対し、本実施例においては、前述のように、いずれの拡散層にも屈曲部が存在しないので、このような動作速度の低下を防止することが可能である。
【００５６】
また、本実施例においては、ワード線がメモリセルの長手方向に延びており、ビット線対が前記長手方向に垂直な方向、即ち短手方向に延びているので、ビット線対が長手方向に延びている従来のものと比して、ビット線長は半分以下になる。この結果、ビット線容量が低くなり、高速動作が可能となる。
【００５７】
更に、本実施例においては、一部のゲートポリシリコン層が隣り合う２個のメモリセル内の４個のアクセストランジスタに共有され、上層に設けられた第３の金属配線層６３に形成されたワード線に接続されているので、ワード線が全て多結晶シリコン層から構成され一方向に配列された多数のメモリセル間で共有されていた従来のものと比して抵抗及び寄生容量が低減され、高速動作が可能となる。また、アクセストランジスタのゲートポリシリコン層用のコンタクトプラグについては、１個のコンタクトプラグが４個のトランジスタにより共有されるので、面積の増加は極めて小さい。
【００５８】
更にまた、ドライバトランジスタのソース拡散層に接続される接地配線は、必要最小限の面積を備えているのみであるので、不必要に大きな接地層による配線間容量が低減され、高速動作が可能となる。
【００５９】
次に、本発明の第２の実施例について説明する。第２の実施例においては、アクセストランジスタのゲート電極を構成するゲートポリシリコン層用のコンタクトプラグが隣接する２個のメモリセルの境界に設けられている。
【００６０】
図１０は第２の実施例における各トランジスタのゲート電極及び拡散層とそれらに接続されたコンタクトプラグとの関係を示す模式図、図１１は第２の実施例における第１の金属配線層とその下に接続されたコンタクトプラグとの関係を示す模式図、図１２は第２の実施例における第２の金属配線層とその下に接続されたコンタクトプラグとの関係を示す模式図、図１３は第２の実施例における第３の金属配線層とその下に接続された導電層との関係を示す模式図である。なお、図１０乃至図１３に示す第２の実施例において、図２乃至図５に示す第１の実施例と同一の構成要素には、同一の符号を付してその詳細な説明は省略する。
【００６１】
第２の実施例においては、図１０に示すように、ゲートポリシリコン層Ｇ１１の中央部上にコンタクトプラグＣＧ１６が設けられている。つまり、コンタクトプラグＣＧ１６は、ゲートポリシリコン層Ｇ１１を共有する第１のメモリセル１０と第２のメモリセル２０との境界に配置されている。同様に、ゲートポリシリコン層Ｇ３１の中央部上にコンタクトプラグＣＧ４６が設けられている。つまり、コンタクトプラグＣＧ４６は、ゲートポリシリコン層Ｇ３１を共有する第３のメモリセル３０と第４のメモリセル４０との境界に配置されている。
【００６２】
また、図１２に示すように、第２の金属配線層６２には、夫々コンタクトプラグＣＧ１６及びＣＧ４６に接続された配線１６及び４６が形成されている。第２の金属配線層上に形成された第４の層間絶縁膜には、配線１６及び４６と整合する位置に穿設されたスルーホールが形成されている。
【００６３】
そして、図１３に示すように、スルーホールの中に夫々導電層１７及び４７が埋設されている。第３の金属配線層６３には、スルーホール内に埋設された導電層１７及び４７に夫々接続されたワード線ＷＬ１１及び４１が形成されている。ワード線ＷＬ１１及びＷＬ４１はセルの長手方向に延びており、その方向に並べて配置された複数個の４トランジスタメモリセルの間で共有されている。
【００６４】
このように構成された第２の実施例においては、アクセストランジスタのゲート電極を構成するゲートポリシリコン層用のコンタクトプラグの位置が第１の実施例におけるそれと異なるのみであるため、第１の実施例と同様の効果が得られる。即ち、占有面積が低減され、製造工程上の不具合が低減され、高速動作が可能となる。
【００６５】
【発明の効果】
以上詳述したように、本発明によれば、４トランジスタメモリセルを有する半導体記憶装置において、ビット線対に接続された第１及び第２のトランジスタ（アクセストランジスタ）をメモリセルの長手方向に並べて配置しているので、各トランジスタのソース・ドレイン拡散層を短手方向に延びるように設けることができ、占有面積を低減することができる。これにより、ワード線を長手方向に延びるようにし、ビット線を短手方向に延びるように配置することができるので、ビット線長を著しく短縮し、ビット線容量の低減により動作を高速化することができる。
【００６６】
また、ワード線を金属層から構成することにより、ワード線の抵抗及び容量を低減し、より一層動作を高速化することができる。更に、拡散層を屈曲部が設けられていない形状とすることにより、占有面積を低減することが可能となるだけでなく、製造工程において容易にその長さ及び幅を制御することが可能となるので、設計どおりの特性を有するものを容易に製造することができる。
【図面の簡単な説明】
【図１】本発明の第１の実施例に係る半導体記憶装置の１メモリセルを示す回路図である。
【図２】第１の実施例における各トランジスタのゲート電極及び拡散層とそれらに接続されたコンタクトプラグとの関係を示す模式図である。
【図３】第１の実施例における第１の金属配線層とその下に接続されたコンタクトプラグとの関係を示す模式図である。
【図４】第１の実施例における第２の金属配線層とその下に接続されたコンタクトプラグとの関係を示す模式図である。
【図５】第１の実施例における第３の金属配線層とその下に接続された導電層との関係を示す模式図である。
【図６】図２中の第１のメモリセルを拡大して示す模式図である。
【図７】図２乃至図５におけるＡ−Ａ線による断面図である。
【図８】図６におけるＢ−Ｂ線による断面図である。
【図９】（ａ）は屈曲部を有する設計上の拡散層を示す模式図、（ｂ）は製造後のその拡散層を示す模式図である。
【図１０】第２の実施例における各トランジスタのゲート電極及び拡散層とそれらに接続されたコンタクトプラグとの関係を示す模式図である。
【図１１】第２の実施例における第１の金属配線層とその下に接続されたコンタクトプラグとの関係を示す模式図である。
【図１２】第２の実施例における第２の金属配線層とその下に接続されたコンタクトプラグとの関係を示す模式図である。
【図１３】第２の実施例における第３の金属配線層とその下に接続された導電層との関係を示す模式図である。
【図１４】従来のＳＲＡＭセルを示す回路図である。
【図１５】（ａ）は従来のＳＲＡＭセルにおける各トランジスタのゲート電極及び拡散層とそれらに接続されたコンタクトプラグとの関係を示す模式図、（ｂ）は従来のＳＲＡＭセルにおける第１の金属配線層とその下に接続されたコンタクトプラグとの関係を示す模式図である。
【図１６】図１５（ａ）及び（ｂ）におけるＣ−Ｃ線による断面図である。
【符号の説明】
Ｔｒ１、Ｔｒ２；アクセストランジスタ
Ｔｒ３、Ｔｒ４；ドライバトランジスタ
ＢＬ１、ＢＬ２、ＢＬ１１、ＢＬ１２、ＢＬ２１、ＢＬ２２；ビット線
ＷＬ１、ＷＬ１１、ＷＬ４１；ワード線
１０、２０、３０、４０；メモリセル
１１、１３、１６、２１、３１、４１、４３、４６；配線
１２、２２；接地配線
１４、１７、４４、４７；導電層
５１、５２、５３、５４；層間絶縁膜
５５；保護絶縁膜
６１、６２、６３；金属配線層
【図１】
0003645137.tif 000002
【図２】
0003645137.tif 000003
【図３】
0003645137.tif 000004
【図４】
0003645137.tif 000005
【図５】
0003645137.tif 000006
【図６】
0003645137.tif 000007
【図７】
0003645137.tif 000008
【図８】
0003645137.tif 000009
【図９】
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【図１０】
0003645137.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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