(57)【特許請求の範囲】
【請求項１】
製造されたＬＳＩの入出力ピンに供給する入力信号のパターンを記述した機能検証用テストパターンおよび前記ＬＳＩが機能設計通りに動作したときに期待される前記ＬＳＩの入出力ピンにおける電気的信号の経時変化から、前記ＬＳＩが機能設計通りに動作することを確認する機能テストを行うため、および前記ＬＳＩの入出力ピンに電流を印加して電圧値を測定または電圧を印加して電流値を測定することによって、前記ＬＳＩの入出力バッファセルの電気的静特性を確認する直流テストを行うためのＬＳＩテスタで使用するテストプログラムを作成するテストプログラム作成装置において、
前記機能検証用テストパターンをテスタ言語の形式に則ったＬＳＩテスタ用テストパターンに変換するテストパターン作成部と、
直流テストを実施するピンの信号値が直流テストが実施可能な状態である直流テスト実施パターンを前記機能検証用テストパターンの中から選択する直流テスト実施アドレス決定部と、
ＬＳＩテスタでテストを実施するために必要な情報でＬＳＩテスタ用テストパターン以外の情報がテスタ言語で記述されているＬＳＩテスタ用メインプログラムを作成するメインプログラム作成部と、
前記ＬＳＩテスタ用テストパターンと前記ＬＳＩテスタ用メインプログラムを用いてテストを行った時のテスト時間を計算するテスト時間計算部と、
テストパターン走行時間を記憶しているテストパターン情報記憶部と
を備え、
前記テスト時間計算部は、前記直流テスト実施アドレス決定部が複数の直流テスト実施アドレスを作成してそれに応じて複数のＬＳＩ用メインプログラムが作成された場合、予め記憶している命令実行時間と前記テストパターン走行時間とを用い、前記複数の直流テスト実施アドレスの前記複数のＬＳＩテスタ用メインプログラムに沿ってＬＳＩのテストを実施したときのテスト時間を計算することを特徴とする、テストプログラム作成装置。
【請求項２】
前記テスト時間計算部の計算結果を表示する表示部をさらに備える、請求項１記載のテストプログラム作成装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ＬＳＩをＬＳＩテスタでテストするために必要なテストプログラムを作成するテストプログラム作成装置に関するものである。
【０００２】
【従来の技術】
図１８は従来のテストプログラム作成装置の構成を示すブロック図である。図において、１はＬＳＩの機能を検証するための機能検証用テストパターンを記憶する機能検証用テストパターン記憶部、２はＬＳＩの入出力ピンに関する情報を記憶するピン情報記憶部、３は機能検証用テストパターン記憶部１およびピン情報記憶部２のデータを用いてＬＳＩテスタで機能テストおよび直流テストを行うためのテストプログラムを作成するテストプログラム作成装置、１０はテストプログラム作成装置３で作成されたＬＳＩテスタ用テストプログラムである。
【０００３】
ＬＳＩテスタ用テストプログラム１０は、ＬＳＩテスタ用テストパターン記憶部１１に記憶されているＬＳＩテスタ用テストパターンと、ＬＳＩテスタ用メインプログラム記憶部１２に記憶されているＬＳＩテスタ用メインプログラムからなる。
【０００４】
ＬＳＩテスタ用テストパターンには、ＬＳＩへの入力信号値および出力期待値がＬＳＩテスタのテスタ言語で記述されている。また、ＬＳＩテスタ用メインプログラムには、ＬＳＩテスタでのテスト手順とテスト条件がＬＳＩのテスタ言語で記述されている。
【０００５】
テストプログラム作成装置３は、機能検証用テストパターン記憶部１に記憶されている機能検証用テストパターンをＬＳＩテスタ用テストパターンに変換するテストパターン作成部４、テストパターン作成部４の処理結果を記憶するテストパターン情報記憶部５、テストパターン情報記憶部５に記憶されているＬＳＩテスタ用テストパターンの中から直流テスト実施パターンを選択する直流テスト実施アドレス決定部６、直流テスト実施アドレス決定部６の処理結果を記憶する直流テスト実施アドレス記憶部７、ＬＳＩテスタで行うテストの種類やテスト手順やテスト条件等を記述したテスト方法記憶部８、およびＬＳＩテスタ用メインプログラムを作成するメインプログラム作成部９からなる。
【０００６】
図１９および図２０は、機能検証用テストパターン記憶部１に記憶されているファイルの一例を示す図である。図において、１００は入出力ピンの種類と識別名を記述するブロック（以下、ピンブロックと呼ぶ）、１１０はタイミング条件を記述するブロック（以下、タイミングブロックと呼ぶ）、１２０はテストパターンを記述するブロック（以下、テストパターンブロックと呼ぶ）である。以下、各ブロックについて説明する。
【０００７】
ピンブロック１００には、ＬＳＩの全ての入出力ピンについて、各ピン毎に３種類のデータが記述されている。１つ目は、当該ピンのピン番号を示すデータである。ピン番号は、タイミング条件およびテストパターンとの対応をとるために使用される。２つ目は、当該ピンが入力ピン、出力ピン、双方向ピンのいずれであるかを示すキーワードを示すデータである。ここでは、入力ピンを示す’Ｉ’、出力ピンを示す’Ｏ’、双方向ピンを示す’Ｂ’が記述されている。３つ目は、当該ピンの識別名を示すデータである。識別名は、この機能検証用テストパターン記憶部１に格納されているデータとピン情報記述部２に格納されているデータの対応をとるために使用される。
【０００８】
次に、タイミングブロック１１０について説明する。タイミングブロック１１０には、テストパターンを走らせるためのタイミング条件として、複数のタイミングブロック１１０を相互に区別するためのタイミンググループ番号１１１、そのタイミングブロック１１０に必要な期間であるテスト周期１１２、入力波形の変化のタイミングを示す入力タイミング１１３、出力信号の電位を判定するタイミングを示す出力信号ケアータイミング１１４が記述されている。
【０００９】
タイミンググループ番号１１１は、タイミングブロック１１０に記述されているタイミング条件とテストパターンブロック１２０に記述されているテストパターンとの対応をとるための番号である。テストパターン毎にタイミング条件を変える場合は、タイミンググループ番号１１１をユニークな番号にして、タイミングブロック１１０をタイミング条件の種類分記述する。テスト周期１１２には、ＬＳＩテスタの制御信号を発生する間隔（時間）が記述されており、ＬＳＩテスタは全てこの制御信号に同期して動作する。
入力タイミング１１３には、入力ピンおよび双方向ピンに印加する入力波形の種類と信号変化時間が記述されている。入力波形には、テスト周期内で信号が変化しない（テスト周期の境目で信号が変化する）波形”ＮＲＺ”（以下、ノーマル波形と呼ぶ）、テスト周期内で１回だけ信号が変化する波形”ＤＮＲＺ”（以下、ディレイドノーマル波形と呼ぶ）、テスト周期内で信号が０→１→０の変化をする波形”ＲＺ０”（以下、ポジティブクロック波形と呼ぶ）、テスト周期内で信号が１→０→１の変化をする波形”ＲＺ１”（以下、ネガティブクロック波形と呼ぶ）、等がある。
入力信号変化時間には、テスト周期の先頭からの時間が記述されている。タイミング１１４には、出力ピンおよび双方向ピンの出力信号の電位を判定する時間が記述されている。
【００１０】
テストパターンブロック１２０には、タイミンググループ番号、入力ピンおよび入力モードの双方向ピンへの入力信号値、出力ピンおよび出力モードの双方向ピンの出力期待値を１つの記述単位として、この記述単位が繰り返し記述されている。入力信号値には「０」と「１」があり、「０」は入力の０を入れるまたはクロック信号を入れないことを示し、「１」は入力の１を入れるまたはクロック信号を入れることを示している。出力期待値にはＨとＬとＺとＸがあり、Ｈは出力信号の期待値がハイレベルであること、Ｌは出力信号の期待値がローレベルであること、Ｚは出力信号の期待値がハイインピーダンス状態であること、Ｘは出力信号の期待値を比較しないことを示している。
【００１１】
図２１は、図１９および図２０に示したテストパターンの先頭から３パターン目までについて、ＬＳＩへの入力信号を示した図である。ピン番号１と９のピンは、入力波形がノーマル波形、１パターン目と２パターン目の入力信号値が「０」、３パターン目の入力信号値が「１」であるため、図２１（ａ）に示すように、２パターン目と３パターン目の境界で入力信号が「０」から「１」に変化している。
【００１２】
ピン番号２と１０のピンは、入力波形がディレイドノーマル波形、信号変化時間が４０ＮＳ、１パターン目と２パターン目の入力信号値が「０」、３パターン目の入力信号値が１であるため、図２１（ｂ）に示すように、３パターン目のテスト周期の先頭から４０ＮＳのところで入力信号が「０」から「１」に変化している。
【００１３】
ピン番号３と１１のピンは、入力波形がポジティブクロック波形、信号変化時間が３０ＮＳと７０ＮＳ、１パターン目と２パターン目の入力信号値が「０」、３パターン目の入力信号値が「１」であるため、図２１（ｃ）に示すように、３パターン目のテスト周期の先頭から３０ＮＳのところで入力信号が「０」から「１」、７０ＮＳのところで入力信号が「１」から「０」に変化している。
【００１４】
ピン番号４と１２のピンは、入力波形がネガティブクロック波形、信号変化時間が３０ＮＳと７０ＮＳ、１パターン目と２パターン目の入力信号値が「０」、３パターン目の入力信号値が「１」であるため、図２１（ｄ）に示すように、３パターン目のテスト周期の先頭から３０ＮＳのところで入力信号が「１」から「０」、７０ＮＳのところで入力信号が「０」から「１」に変化している。
【００１５】
図２２は、従来のテストプログラム作成装置の動作を示すフローチャートである。従来のテストプログラム作成装置３では、まずテストパターン作成部４でＬＳＩテスタ用のテストパターンを作成する。
【００１６】
テストパターン作成部４は、最初に機能検証用テストパターン記憶部１とピン情報記憶部２からＬＳＩの入出力ピンに関する情報を取り出してテストパターン情報記憶部５に格納する（ステップＳＴ１０１）。
【００１７】
また、テストパターン作成部４では、機能検証用テストパターン記憶部１からタイミング条件を取り出してテストパターン情報記憶部５に格納する処理（ステップＳＴ１０２）が行われる。
【００１８】
次に、テストパターン作成部４は、機能検証用テストパターン記憶部１から１個のテストパターンを読み込み（ステップＳＴ１０３）、読み込んだテストパターンを１個のＬＳＩテスタ用テストパターンの書式に変換し、その結果をＬＳＩテスタ用テストパターン記憶部１１に格納する（ステップＳＴ１０４）。テスト周期毎に、入力ピンおよび入力モードの双方向ピンに信号を入力し、出力ピンおよび出力モードの双方向ピンの信号値を予め用意しておいた期待値と比較することによってテストが行われるが、１個のテストパターンとは、１周期における入力ピンおよび入力モードの双方向ピンに対する入力信号値と出力ピンおよび出力モードの双方向ピンの出力期待値を記述したものである。例えば、図２０の“0000XXXX0000”等が１個のテストパターンである。
【００１９】
ステップＳＴ１０３とＳＴ１０４の処理は、全テストパターンを読み終えるまで繰り返し行われ、全テストパターンを読み終えた後、テストパターンの種類数、テストパターン数等のテストパターン作成結果をテストパターン情報記憶部５に格納する（ステップＳＴ１０５）。
【００２０】
ステップＳＴ１０５でテストパターン情報記憶部５に格納されたＬＳＩテスタ用テストパターンを用い、直流テスト実施アドレス決定部６において直流テスト実施アドレスを決定する処理を行い、決定した直流テスト実施アドレスと当該アドレスで直流テストを実施するピンを直流テスト実施アドレス記憶部７に格納する（ステップＳＴ１０６）。
【００２１】
最後に、メインプログラム作成部９において、テストパターン情報記憶部５、直流テスト実施アドレス記憶部７およびテスト方法記憶部８に格納されている情報からテスト項目、テス手順、テスト条件等を決定し、それらからＬＳＩテスタのテスタ言語で記述したＬＳＩテスタ用メインプログラムを作成し、ＬＳＩテスタ用メインプログラム記憶部１２に格納する（ステップＳＴ１０７）。また、ＬＳＩ用メインプログラム記憶部１２に格納するＬＳＩ用メインプログラムに関連づけられたＬＳＩテスタ用テストパターンをＬＳＩテスタ用テストパターン記憶部１１に記憶されている。
【００２２】
次に、テストパターン作成部４におけるテストパターン変換処理について説明する。図２３は、テストパターン作成部４の構成を示すブロック図である。図２３に示すように、一般に機能検証用テストパターンは検証すべき機能を単位として複数種類作成することが多い。このような場合、従来のテストプログラム作成装置のテストパターン作成部４では、１つの機能検証用テストパターンに対して１つのＬＳＩテスタ用テストパターンを作成する。図２３では、機能Ａ向け機能検証用テストパターン１ａが機能Ａ向けＬＳＩテスタ用テストパターン１１ａに、機能Ｂ向け機能検証用テストパターン１ｂが機能Ｂ向けＬＳＩテスタ用テストパターン１１ｂに、機能Ｃ向け機能検証用テストパターン１ｃが機能Ｃ向けＬＳＩテスタ用テストパターン１１ｃにそれぞれ変換されている。
【００２３】
次に、直流テスト実施アドレス決定部６の動作について説明する。直流テスト実施アドレス決定部６の動作を説明するために、表１に、機能検証用テストパターンの中から直流テストを実施する入出力ピンの信号値だけを取り出したパターンを示す。表１には、テストパターンのパターンアドレス０〜９９９９について、入出力ピンＯＵＴ１〜ＯＵＴ８の信号値を示されている。全ピン、信号値が１の場合に直流テストが実施できるものとする。また、パターンアドレスが６〜７９９８と８００２〜９９９６のテストパターンの中には信号値が１のテストパターンが存在しないものとする。
【００２４】
【表１】
0003693765.tif 000002
【００２５】
図２４は従来のテストプログラム作成装置における直流テスト実施アドレス決定部６の一実施の形態の構成を示すブロック図である。図において、６ａは直流テストを実施する入出力ピンを直流テスト実施ピン記憶部６ｃに格納する直流テスト実施ピン登録部、６ｂは直流テストを実施するテストパターンを決定する直流テスト実施パターン決定部である。
【００２６】
図２５は、図２４に示した直流テスト実施アドレス決定部の動作を示すフローチャートである。この直流テスト実施アドレス決定部６では、まず直流テスト実施ピン登録部６ａにおいて、ピン情報記憶部２に格納されているＬＳＩの入出力ピンの種類から直流テストを実施するピンすなわち直流テスト実施アドレスを取り出すピンを決定し、決定したピンのピン名を直流テスト実施ピン記憶部６ｃに格納する処理（ステップＳＴ２０１）が行われる。
【００２７】
次に、直流テスト実施パターン決定部６ｂにおいて、機能検証用テストパターン記憶部１から１個のテストパターンを読み込む（ステップＳＴ２０２）。そして、直流テスト実施ピン記憶部６ｃに格納されているピンの中に、読み込んだテストパターンの信号値が直流テストが実施できる信号値になっているピンが存在するか否かを調べる（ステップＳＴ２０３）。
【００２８】
直流テストを実施できるピンが１ピンでも存在する場合は、読み込んだテストパターンのパターンアドレスと当該テストパターンで直流テストを実施するピンのピン名を直流テスト実施アドレス記憶部７に格納し（ステップＳＴ２０４）、格納したピンを直流テスト実施ピン記憶部６ｃから削除する（ステップＳＴ２０５）。図２６は、表１のテストパターンの１個目のテストパターンについてステップＳＴ２０２〜ＳＴ２０５の処理を行った後の直流テスト実施ピン記憶部６ｃと直流テスト実施アドレス記憶部７の状態を示す図である。表１の１個目のテストパターンでは、ピン名ＯＵＴ４とＯＵＴ５のピンが直流テストを実施できるため、１個目のテストパターンのパターンアドレス０とピン名ＯＵＴ４とＯＵＴ５が直流テスト実施アドレス記憶部７に格納され、それらのピン名ＯＵＴ４とＯＵＴ５が直流テスト実施ピン記憶部６から削除されている。
【００２９】
ステップＳＴ２０２〜ＳＴ２０５の処理は、全ピンの直流テスト実施アドレスが決定するまで、または全テストパターンについて処理が終了するまで繰り返し行われる。図２７は、表１のテストパターンについて、最後まで処理を行った後の直流テスト実施アドレス記憶部７の状態を示す図である。
【００３０】
例えば、直流テスト実施パターンとして、パターンアドレス０、１、２、３、９９９８、９９９９の６種類のテストパターンを選択し、パターンアドレス０のテストパターンでピン名ＯＵＴ４とＯＵＴ５のピン、パターンアドレス１のテストパターンでピン名ＯＵＴ１とＯＵＴ６のピン、パターンアドレス２のテストパターンでピン名ＯＵＴ２のピン、パターンアドレス３のテストパターンでピン名ＯＵＴ３のピン、パターンアドレス９９９８のテストパターンでピン名ＯＵＴ７のピン、パターンアドレス９９９９のテストパターンでピン名ＯＵＴ８のピンの直流テストを行うことを示している。
【００３１】
次に、従来のテストプログラム作成装置３における直流テスト実施アドレス決定部６の他の形態について説明する。図２８は、本実施の形態の構成を示すブロック図である。図において、６ｄは直流テストを実施できるピンが１ピン以上含まれているテストパターンを取り出して、直流テスト実施候補パターン記憶部６ｅに格納する直流テスト実施候補パターン登録部であり、その他図２４と同一符号の部分はその同一符号のものに相当する部分である。
【００３２】
図２９は、図２８の直流テスト実施アドレス決定部の動作を示すフローチャートである。この直流テスト実施アドレス決定部６では、まず直流テスト実施ピン登録部６ａにおいて、ピン情報記憶部２に格納されているＬＳＩの入出力ピンの種類から直流テストを実施するピンすなわち直流テスト実施アドレスを取り出すピンを決定し、決定したピンのピン名を直流テスト実施ピン記憶部６ｃに格納する処理（ステップＳＴ２０１）が行われる。次に、直流テスト実施候捕パターン登録部６ｄにおいて、機能検証用テストパターン記憶部１から１個のテストパターンを読み込み（ステップＳＴ２０２）、直流テスト実施ピン記憶部６ｃに格納されているピンの中に、読み込んだテストパターンの信号値が直流テストが実施できる信号値のピンが存在するかを調べ（ステップＳＴ２０３）、１ピンでも存在する場合は、読み込んだテストパターンのパターンアドレスと当該テストパターンで直流テストが実施できるピンのピン名を直流テスト実施候補パターン記憶部６ｅに格納する（ステップＳＴ３０１）。ステップＳＴ２０２，ＳＴ２０３，ＳＴ３０１の処理は、全テストパターンを読み込むまで繰り返し行われる。
【００３３】
図３０は、表１に示した全テストパターンについて、ステップＳＴ２０２，ＳＴ２０３，ＳＴ３０１の処理を行った後の直流テスト実施候補パターン記憶部６ｅの状態を示す図である。例えば、パターンアドレス０のテストパターンではピン名ＯＵＴ４とＯＵＴ５のピン、パターンアドレス９９９９のテストパターンではピン名ＯＵＴ１とＯＵＴ２とＯＵＴ３とＯＵＴ８のピンの直流テストが可能であること示している。
【００３４】
直流テスト実施候補パターン登録部６ｄでの処理が終了後、直流テスト実施パターン決定部６ｂにおいて、直流テスト実施候補パターンを決定する処理を行う。直流テスト実施パターン決定部６ｂでは、まず直流テスト実施候補パターン登録部６ｄに格納されているテストパターンの中から直流テスト実施可能ピンが最も多いテストパターンを取りだし（ステップＳＴ３０２）、取り出したテストパターンのパターンアドレスと当該テストパターンで直流テストを実施するピンのピン名を直流テスト実施アドレス記憶部７に格納する（ステップＳＴ２０４）。
【００３５】
次に、ステップＳＴ２０４で直流テスト実施アドレス記憶部７に格納したピンを直流テスト実施ピン記憶部６ｃと直流テスト実施候補パターン記憶部６ｅから削除し、直流テスト実施候補パターン記憶部６ｅにおいて直流テスト実施可能ピンがなくなったテストパターンを直流テスト実施候補パターン記憶部６ｅから削除する（ステップＳＴ３０３）。図３１は、図３０の直流テスト実施候補パターンに対して、ステップＳＴ３０２，ＳＴ２０４，ＳＴ３０３の処理を１回行った後の直流テスト実施ピン記憶部６ｃ、直流テスト実施候補パターン記憶部６ｅ、直流テスト実施アドレス記憶部７の状態を示す図である。図２９の直流テスト実施候補パターンの中では、パターンアドレス９９９７のテストパターンが直流テスト実施可能ピンが最も多いため、このテストパターンのパターンアドレスとこのテストパターンで直流テストが実施できるピンのピン名が直流テスト実施アドレス記憶部７に格納されている。また、直流テスト実施ピン記憶部６ｃと直流テスト実施候補パターン記憶部６ｅからピン名がＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４，ＯＵＴ５のピンが削除され、直流テスト実施候捕パターン記憶部６ｅにはパターンアドレスが１、２、９９９８、９９９９の４個のテストパターンのみが残っている。
【００３６】
ステップＳＴ３０２，ＳＴ２０４，ＳＴ３０３の処理は、全ピンの直流テスト実施アドレスが決定するまで、または直流テスト実施候補パターンがなくなるまで繰り返し行われる。図３２は、表１のテストパターンについて、最後まで処理を行った後の直流テスト実施アドレス記憶部７の状態を示す図である。直流テスト実施パターンとして、パターンアドレス９９９７，９９９８，９９９９の３種類のテストパターンを選択し、パターンアドレス９９９７のテストパターンでピン名ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４，ＯＵＴ５のピン、パターンアドレス９９９８のテストパターンでピン名ＯＵＴ６とＯＵＴ７のピン、パターンアドレス９９９９のテストパターンでピン名ＯＵＴ８のピンの直流テストを行うことを示している。
【００３７】
【発明が解決しようとする課題】
従来のテストプログラム作成装置には、作成したテストプログラムでテストを行った時のテスト時間を計算する機能がなかった。このため、例えば前項で説明した２種類の直流テスト実施アドレス決定部６のように、最終的に決定した直流テスト実施アドレスが異なる場合、それぞれのアドレスでテストを行ったときのテスト時間を知る方法がないという問題があった。
【００３８】
ＬＳＩテスタはテストパターンを記憶する記憶装置として、高速であるが容量は小さいものと、低速であるが容量は大きいものの２種類の記憶装置を備えていることが多い。このようなＬＳＩテスタの場合、テストパターンは後者の記憶装置にすべて格納され、テスト時にテスト使用するテストパターンだけを前者の記憶装置に転送する。また、１種類の機能検証用テストパターンのテストパターン数が前者の記憶装置の容量より大きい場合は、この機能検証用テストパターンを使用するテスト時に前述の記憶装置間でテストパターンの書き換えが行われる。この転送およびテストパターンの書き換えには、数ミリから数十ミリ秒の時間がかかるため、できるだけ後者の記憶装置から前者の記憶装置への転送回数を少なくした方がテスト時間を短くすることができる。しかし、従来のテストプログラム作成装置におけるテストパターン作成部４は、Ｎ種類の機能検証用テストパターンからは必ずＮ種類のＬＳＩテスタ用テストパターンを作成するため、前述の記憶装置間の転送がＮ回必要となり、テスト時間が長くなるという問題があった。
【００３９】
また、図２８に示した直流テスト実施アドレス決定部６の実施の形態では、記憶容量の小さい記憶装置には入りきらないアドレスのテストパターンを選択する可能性があり、直流テスト時に記憶装置間でのテストパターンの書き換えが行われ、テスト時間が長くなるという問題があった。
【００４０】
ＬＳＩテスタは、直流テストを実施する装置を複数個備えていることが多い。例えば、テスタピン数が２５６、直流テストを実施する装置を１６個備えており、直流テスト実施装置１にはテスタピン番号１，１７，２３，…，２５１のピン、直流テスト実施装置２にはテスタピン番号２，１８，２４，…，２５２のピン、直流テスト実施装置１６にはテスタピン番号１６，３２，４８，…，２５６のピンが対応しているＬＳＩテスタの場合、直流テスト実施装置は独立して動作するため、テスタピン番号１，２，３，…，１６のピン、テスタピン番号１７，１８，１９，…，３２のピン、…、テスタピン番号２５１，２５２，２５３，…，２５６のピンは同時に直流テストを実施することができる。また、直流テストは電流を印加して電圧値を測定、または電圧を印加して電流値を測定するため、印加する電流値と判定する電圧値が同じピン、または印加する電圧値が同じで判定する電流値が同じピンは、同時に直流テストを実施することができる。以上のことから、前者の直流テスト実施装置で決まっているテスタピン番号の制約と後者の印加または判定電流／電圧値の制約の双方を満たしているピンは、直流テスト実施アドレスが同じであれば１回の測定で同時に直流テストを実施することができる。しかし、従来のテストプログラム作成装置における直流テスト実施アドレス決定部６ではこのような制約を考慮していないため、直流テスト実施アドレスが同じでも測定は別々に行われることが多くなり、テスト時間が長くなるという問題があった。
【００４１】
この発明は上記のような問題点を解消するためになされたもので、テストを行う前にテスト時間を計算できるようにして、互いに異なる複数の直流テスト実施アドレスのテスト時間を比較したり、所望の時間内にテストが終了するかを判断するためのデータを提供することを目的とする。
【００４２】
また、機能検証用テストパターンが複数種類ある場合に、複数の機能検証用テストパターンに共通の部分をＬＳＩテスタ用テストパターンで共用するとともに、一つにまとめることによりテストパターンの書き換え時間を短縮することを目的とする。
【００４３】
また、同時に直流テスト実施パターンが同じであればＬＳＩテスタで同時に測定することができるピンに分類し、分類したピングループ毎に直流テスト実施パターンを選択するようにしてＬＳＩテスタで同時に複数のピンの測定を行い、測定時間を短縮することを目的とする。
【００４４】
また、テストパターンを記憶させる記憶装置の記憶容量に合わせて適切な個数になるように、テストパターンを所定の個数で分割することにより不要な書き換え時間をなくしてテスト時間を短縮することを目的とする。
【００４５】
【課題を解決するための手段】
第１の発明に係るテストプログラム作成装置は、製造されたＬＳＩの入出力ピンに供給する入力信号のパターンを記述した機能検証用テストパターンおよび前記ＬＳＩが機能設計通りに動作したときに期待される前記ＬＳＩの入出力ピンにおける電気的信号の経時変化から、前記ＬＳＩが機能設計通りに動作することを確認する機能テストを行うため、および前記ＬＳＩの入出力ピンに電流を印加して電圧値を測定または電圧を印加して電流値を測定することによって、前記ＬＳＩの入出力バッファセルの電気的静特性を確認する直流テストを行うためのＬＳＩテスタで使用するテストプログラムを作成するテストプログラム作成装置であって、前記機能検証用テストパターンをテスタ言語の形式に則ったＬＳＩテスタ用テストパターンに変換するテストパターン作成部と、直流テストを実施するピンの信号値が直流テストが実施可能な状態である直流テスト実施パターンを前記機能検証用テストパターンの中から選択する直流テスト実施アドレス決定部と、ＬＳＩテスタでテストを実施するために必要な情報でＬＳＩテスタ用テストパターン以外の情報がテスタ言語で記述されているＬＳＩテスタ用メインプログラムを作成するメインプログラム作成部と、前記ＬＳＩテスタ用テストパターンと前記ＬＳＩテスタ用メインプログラムを用いてテストを行った時のテスト時間を計算するテスト時間計算部と、テストパターン走行時間を記憶しているテストパターン情報記憶部とを備え、前記テスト時間計算部は、前記直流テスト実施アドレス決定部が複数の直流テスト実施アドレスを作成してそれに応じて複数のＬＳＩ用メインプログラムが作成された場合、予め記憶している命令実行時間と前記テストパターン走行時間とを用い、前記複数の直流テスト実施アドレスの前記複数のＬＳＩテスタ用メインプログラムに沿ってＬＳＩのテストを実施したときのテスト時間を計算することを特徴とする。
【００４７】
第２の発明に係るテストプログラム作成装置は、第１の発明のテストプログラム作成装置において、前記テスト時間計算部の計算結果を表示する表示部をさらに備えて構成される。
【００５４】
【発明の実施の形態】
実施の形態１．
以下、この発明の実施の形態１によるテストプログラム作成装置について説明する。図１は、この発明の第１実施の形態によるテストプログラム作成装置の構成を示すブロック図である。
【００５５】
図１において、１３は作成したＬＳＩテスタ用テストプログラムでテストした時のテスト時間を計算するテスト時間計算部、１４はＬＳＩテスタのテスタ言語で定義されている命令の実行時間を記憶する命令実行時間記憶部、１５はテスト時間計算部１３で計算したテスト時間を表示するテスト時間表示部であり、その他図１８と同一符号のものは図１８の同一符号部分に相当する部分である。
【００５６】
図２および図３は、この発明の実施の形態１によるプログラム作成装置の動作を示すフローチャートである。図１のプログラム作成装置では、まずテストパターン作成部４でＬＳＩテスタ用テストパターンの作成を行う。テストパターン作成部４では、最初に機能検証用テストパターン記憶部１とピン情報記憶部２からＬＳＩの入出力ピンに関する情報を取り出してテストパターン情報記憶部５に格納する処理（ステップＳＴ１０１）と機能検証用テストパターン記憶部１からタイミング条件を取り出してテストパターン情報記憶部５に格納する処理（ステップＳＴ１０２）を行う。次に、機能検証用テストパターン記憶部１から１個のテストパターンを読み込み（ステップＳＴ１０３）、読み込んだテストパターンの書式を変換して、変換後のテストパターンをテストパターン情報記憶部５とＬＳＩテスタ用テストパターン記憶部１１に格納する（ステップＳＴ１０４）。また、読み込んだテストパターンの走行時間を機能検証用テストパターン記憶部１の中から取り出し、それまでのテストパターン走行時間に加算した時間をパターンアドレスと対でテストパターン情報記憶部５に格納する（ステップＳＴ１１０）。ステップＳＴ１０３、ＳＴ１０４、ＳＴ１１０の処理は、全テストパターンを読み終えるまで繰り返し行われ、全テストパターンを読み終えた後、テストパターンの種類数、テストパターン数等のテストパターン作成結果をテストパターン情報記憶部５に格納する（ステップＳＴ１０５）。図４は、図１９および図２０の機能検証用テストパターンに対してテストパターン作成部４での処理が終了した後のテストパターン情報記憶部５のテストパターン走行時間を格納している部分である。図１９および図２０のテストパターンの走行時間は先頭から順に１００ＮＳ，１００ＮＳ，１２０ＮＳ，１２０ＮＳ，１２０ＮＳ，１２０ＮＳ，１００ＮＳ，１００ＮＳであり、各テストパターンの走行時間を先頭から順に加算した時間がテストパターン情報記憶部５に格納されている。例えば、３パターン目のテストパターンまでの走行時間は、１パターン目のテストパターンの走行時間１００ＮＳ、２パターン目のテストパターンの走行時間１００ＮＳ、３パターン目のテストパターンの走行時間１２０ＮＳを足した時間になり、図３のパターンアドレス２（パターンアドレスは０から始まるために３パターン目のテストパターンのパターンアドレスは２になる）のところに３２０ＮＳが格納されている。
【００５７】
テストパターン作成部４での処理が終了すると、テストパターン情報記憶部５に格納されたＬＳＩテスタ用テストパターンを用い、直流テスト実施アドレス決定部６において直流テスト実施アドレスを決定する処理を行い、決定した直流テスト実施アドレスと当該アドレスで直流テストを実施するピンを直流テスト実施アドレス記憶部７に格納する（ステップＳＴ１０６）。次に、メインプログラム作成部９において、テストパターン情報記憶部５、直流テスト実施アドレス記憶部７およびテスト方法記憶部８に格納されている情報からテスト項目、テスト手順、テスト条件等を決定し、それらからＬＳＩテスタのテスタ言語で記述したＬＳＩテスタ用メインプログラムを作成し、ＬＳＩテスタ用メインプログラム記憶部１２に格納する（ステップＳＴ１０７）。
【００５８】
そして最後に、テスト時間計算部１３において、これまでの処理で作成したＬＳＩテスタ用テストプログラム１０でテストしたときのテスト時間を計算する。図５は作成したＬＳＩテスタ用メインプログラムの一例、図６は命令実行時間記憶部の一例であり、これらを用いてテスト時間計算部１３の動作を説明する。テスト時間計算部１３では、まずメインプログラム作成部９で作成したＬＳＩテスタ用メインプログラムから１命令を取り出す（ステップＳＴ１１１）。次に、テスタ言語で定義されている命令の種類を識別し、その命令の実行時間を命令実行時間記憶部１４から取り出してテスト時間に加算する（ステップＳＴ１１２）。図５のメインプログラムの場合は、まず命令／／を取り出し、図６から命令／／の実行時間０ＮＳを取り出し、テスト時間に加算する。次に、取り出した命令がテストパターンを走らせる命令であるかを判断し（ステップＳＴ１１３）、テストパターンを走らせる命令の場合、テストパターン情報記憶部５に格納されているテストパターン走行時間から当該命令で走らせるテストパターンの走行時間を求めて、テスト時間に加算する。図５のメインプログラムの場合は、６行目の命令ＲＵＮがテストパターンを走らせる命令であり、パターンアドレス０のテストパターンからパターンアドレス７のテストパターンまでを走らせるため、図４からテストパターン走行時間は８８０ＮＳとなり、これをテスト時間に加算する。ステップＳＴ１１１〜ＳＴ１１４の処理をＬＳＩテスタ用メインプログラムを全て読み終えるまで繰り返し行い、全て読み終わった後、テスト時間をテスト時間表示部１５に表示する。図５のメインプログラムの場合は、テスト時間＝０ＮＳ＋０．０１ＮＳ＋０．１ＮＳ＋０．３ＮＳ＋０．１ＮＳ＋０．１ＮＳ＋８８０ＮＳ＋０．０１ＮＳ＝８８０．６２ＮＳとなり、テスト時間表示部１５に８８０．６２ＮＳと表示される。
【００５９】
このように、テスト時間表示部１５にテスト時間が表示されるため、即座にテスト時間を知ることができる。
テスト時間計算部１３を備えることにより、実際のＬＳＩテストを行う前にテスト時間が所望の時間内に行えるか否かを評価できるようになる。
例えば、直流テスト実施アドレス決定部の構成によって直流テスト実施アドレスが異なる場合に、どの直流テスト実施アドレス決定部で決定した直流テスト実施ドレスでテストするのが最もテスト時間が短くなるかを知ることができる。
【００６０】
実施の形態２．
図７は、この発明の実施の形態２によるテストプログラム作成装置テストパターン作成部の構成を示すブロック図である。図８は、図７に示したテストパターン作成部の動作を示すフローチャートである。テストパターン作成部４は、全種類の機能検証用テストパターンについて、タイミング条件の併合処理とテストパターン変換処理を繰り返し行う。タイミング条件の併合処理は、各機能検証用テストパターンに記載されているタイミング条件を比較し、同じものが２回出力しないようにする処理である。例えば、２種類の機能検証用テストパターンＡとＢがあり、機能検証用テストパターンＡとＢにそれぞれタイミンググループ番号が１と２の２種類あり、機能検証用テストパターンＡのタイミンググループ番号が１のグループと機能検証用テストパターンＢのタイミンググループ番号が２のグループの内容が同じであった場合、テストパターン作成部４は、機能検証用テストパターンＡのタイミンググループ番号が１と２のグループをそのまま出力し、機能検証用テストパターンＢのタイミンググループ番号が１のグループをそのタイミンググループ番号を３に変えて出力し、機能検証用テストパターンＢのタイミンググループ番号が２のグループを出力しない。また、機能検証用テストパターンＢの各テストパターンの先頭に記述されているタイミンググループ番号は、１を３、２を１に全て変換して出力する。
【００６１】
まず、最初に１種類の機能検証用テストパターンからタイミング条件を取り出し、取り出したタイミング条件と同じタイミング条件がそれまでに処理を終了している機能検証用テストパターンの中になかったかを調べる。処理を終了している機能検査用テストパターンの中に同じタイミング条件があった場合には、当該タイミング条件のタイミンググループ番号を処理終了済みのタイミング条件のタイミンググループ番号とし、なかった場合には当該タイミング条件のタイミンググループ番号としてこれまでに使用していない番号を割り付ける（ステップＳＴ５０１）。
【００６２】
次に行うテストパターン変換処理では、現在処理中の機能検証用テストパターン記憶部１ａ〜１ｃに格納されいる機能検証用テストパターンから１個のテストパターンを読み込み（ステップＳＴ１０３）、読み込んだテストパターンのタイミンググループ番号をステップＳＴ５０１で決定した番号に変換する（ステップＳＴ５０２）。その後、テストパターンの書式を変換して、変換後のテストパターンをＬＳＩテスタ用テストパターン記憶部１１に格納する（ステップＳＴ１０４）。ステップＳＴ１０３，ＳＴ５０２，ＳＴ１０４の処理は、１種類の機能検証用テストパターンの全テストパターンを読み終えるまで繰り返し行う。全種類の機能検証用テストパターンについての処理が終了後、タイミング条件をテストパターン情報記憶部５に格納する。
【００６３】
上記のようにテストパターン作成部４は、機能検証用テストパターンの連結を行う。記憶装置１ａ〜１ｃに格納されている３種類の機能検証用テストパターンから１つのＬＳＩテスタ用テストパターンを作成する場合、テスト時にＬＳＩテスタで行われるテストパターンを格納する記憶装置間のテストパターン転送回数を最小限に抑えることができ、テスト時間を短縮することができる。
【００６４】
実施の形態３．
図９は、この発明の直流テスト実施アドレス決定部の一実施の形態を示す構成図である。図９において、６ｆはテストパターンの分割位置の判定および分割時のデータ格納処理を行うテストパターン分割処理部であり、その他図２８と同一符号のものは図２８の同一符号部分に相当する部分である。
【００６５】
次に動作について説明する。
【００６６】
図１０および図１１は、図９に示した直流テスト実施アドレス決定部の動作を示すフローチャートである。図９の直流テスト実施アドレス決定部６では、まず直流テスト実施ピン登録部６ａにおいて、ピン情報記憶部２に格納されているＬＳＩの入出力ピンの種類から直流テストを実施するピンすなわち直流テスト実施アドレスを取り出すピンを決定し、決定したピンのピン名を直流テスト実施ピン記憶部６ｃに格納する処理が行われる。ここで、入出力ピンの種類とは、入力ピン、出力ピン、双方向ピンという分類だけではなく、例えば、同じ双方向ピンであっても、プルアップ抵抗がついているか否かで実施する直流テストの種類が異なる場合があり、直流テストの種類の分類に関係する種類である。例えば、各ピン毎にテストを実施する直流テストの種類は、ピン情報記憶部２に格納されている。
【００６７】
次に、直流テスト実施候補パターン登録部６ｄにおいて、機能検証用テストパターン記憶部１から１個のテストパターンを読み込み（ステップＳＴ２０２）、直流テスト実施ピン記憶部６ｃに格納されているピンの中に、読み込んだテストパターンの信号値が直流テストが実施できる信号値のピンが存在するかを調べ（ステップＳＴ２０３）、１ピンでも存在する場合は、読み込んだテストパターンのパターンアドレスと当該テストパターンで直流テストが実施できるピンのピン名を直流テスト実施候補パターン記憶部６ｅに格納する（ステップＳＴ３０１）。ステップＳＴ２０２，ＳＴ２０３，ＳＴ３０１の処理は、読み込んだテストパターン数が分割テストパターン数を超えるまでまたは全テストパターンを読み込むまで繰り返し行われ、繰り返し処理終了後は、テストパターン分割処理部６ｆにおいて、処理した分割パターンで初めて直流テスト実施候補パターンが出現したピンのピン名を直流テスト実施候補パターン記憶部６ｅに格納し、格納したピン名を直流テスト実施ピン記憶部６ｃから削除する（ステップＳＴ４０１）。図１２は、分割テストパターン数を８０００パターンとして、表１の１〜８０００パターン目までのテストパターンについて、ステップＳＴ２０２，ＳＴ２０３，ＳＴ３０１の処理を行った後の直流テスト実施ピン記憶部６ｃと直流テスト実施候補パターン記憶部６ｅの状態を示す図である。１〜８０００パターン目までのテストパターンの中には、ピン名ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４，ＯＵＴ５，ＯＵＴ６のピンの直流テスト実施候捕パターンが存在するため、それらのピンが直流テスト実施ピン記憶部６ｃから削除され、それらのピンが直流テスト実施候補パターン記憶部６ｅの最後に格納されている。
【００６８】
１つの分割パターンに対する処理が終了した後、全ピンについて直流テスト実施候補パターンが見つかっている場合、すなわち直流テスト実施ピン記憶部６ｃから全てのピンが削除された場合、または全テストパターンを読み込んだ場合は、直流テスト実施パターンを決定する処理に進む。そうでない場合は、直流テスト実施候補パターン記憶部６ｅをそれまでのものと変えて、ステップＳＴ２０２，ＳＴ２０３，ＳＴ３０１の処理を行う。図１３は、表１の１〜８０００パターン目までのテストパターンの中には、ピン名ＯＵＴ７とＯＵＴ８のピンの直流テスト実施侯補パターンがなかったため、８００１〜１６００００パターン目までについて、ステップＳＴ２０２，ＳＴ２０３，ＳＴ３０１の処理を行った後の直流テスト実施候補パターン記憶部６ｅの状態を示す図である。表１のテストパターンの中で、ピン名ＯＵＴ７の直流テストが実施できるのはパターンアドレス９９９８のテストパターン、ピン名ＯＵＴ８の直流テストが実施できるのはパターンアドレス９９９９のテストパターンであるため、図１３に示す直流テスト実施候補パターン記憶部６ｅには、パターンアドレス９９９８と９９９９のテストパターンと各テストパターンで直流テストが実施できるピンのピン名が格納され、最後にこの分割パターンで初めて直流テスト実施候補パターンが見つかったピンのピン名が格納されている。
【００６９】
次に、直流テスト実施パターン決定部６ｂの動作について説明する。直流テスト実施パターン決定部６ｂの処理は、パターン分割数をＮ個とした場合、Ｎ個目の分割パターンから行う。まず、Ｎ個目の分割パターンに対する直流テスト実施候補パターン記憶部６ｅの中から、当該分割パターンで初めて直流テスト実施候補パターンが見つかったピンを最も多く含んでおり、かつその他のピンも含めて直流テスト実施可能ピンが最も多いテストパターンを取り出し（ステップＳＴ４０２）、取り出したテストパターンのパターンアドレスと当該テストパターンで直流テストを実施するピンのピン名を直流テスト実施アドレス記憶部７に格納する（ステップＳＴ２０４）。
次に、ステップＳＴ２０４で直流テスト実施アドレス記憶部７に格納したピンを全ての直流テスト実施候補パターン記憶部６ｅから削除し、直流テスト実施可能ピンがなくなったテストパターンを直流テスト実施候補パターン記憶部６ｅから削除する（ステップＳＴ４０３）。図１４は、図１２および図１３の直流テスト実施候補パターン記憶部６ｅに対して、ステップＳＴ４０２，ＳＴ２０４，ＳＴ４０３の処理を行った後の直流テスト実施候補パターン記憶部６ｅおよび直流テスト実施アドレス記憶部７の状態を示す図である。図１３では、パターンアドレス９９９８と９９９９のストパターンで、初めて直流テスト実施候補パターンが見つかったピンの個数、直流テスト実施可能ピンの個数も同じであるため、パターンアドレスが小さい方を取り出し、直流テスト実施アドレス記憶部７にパターンアドレスと直流テストを実施するピンのピン名を格納している。
また、図１２および図１３の直流テスト実施候補パターン記憶部６ｅからピン名ＯＵＴ４，ＯＵＴ５，ＯＵＴ６，ＯＵＴ７のピンが削除され、パターンアドレス０とパターンアドレス９９９８のテストパターンは直流テスト実施可能ピンがなくなったため、直流テスト実施候補パターン記憶部６ｅから削除されている。
【００７０】
Ｎ個目の分割パターンに対するステップＳＴ４０２，ＳＴ２０４，ＳＴ４０３の処理は、Ｎ個目の分割パターンにおける直流テスト実施候補パターンがなくなるまで繰り返し行われ、直流テスト実施候捕パターンがなくなった後、Ｎ−１個目の分割パターン、Ｎ−２個目の分割パターン、…、１個目の分割パターンの順で処理を行う。図１５は、表１のテストパターンについて、図１０および図１１に示した処理を最後まで行った後の直流テスト実施アドレス記憶部７の状態を示す図である。直流テスト実施パターンとして、パターンアドレス９９９８と９９９９の２種類のテストパターンを選択し、パターンアドレス９９９８のテストパターンでピン名ＯＵＴ４，ＯＵＴ５，ＯＵＴ６，ＯＵＴ７のピン、パターンアドレス９９９９のテストパターンでピン名ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ８のピンの直流テストを行うことを示している。
【００７１】
テストパターンの分割は、テストパターン走行時間の短縮と記憶装置間のテストパターン書き換え回数の削減を目的としている。高速な記憶装置の容量が比較的小さいＬＳＩテスタの場合、Ｎ分割したときの個数を記憶できる個数にしておくことで、確実にその目的を達成することができる。従って、一般的には、高速な記憶装置が記憶できる個数にすることによって直流テストの時間を短縮することができる。これに対し、高速な記憶装置の容量が非常に大きいＬＳＩテスタの場合は、記憶装置間のテストパターンの書き換えがほとんど発生しないため、直流テストの時間は、直流テスト実施パターン数とテストパターン走行時間によって決まる。このような場合には、Ｎ分割したときの個数を高速な記憶装置に記憶できる個数にすると、直流テスト実施パターン数は最小となっても、テストパターン走行時間が長くなってしまう場合がある。ただし、このような高速な記憶装置の容量が非常に大きいＬＳＩテスタの場合には、分割したときの個数を比較的小さな値にした方が直流テスト時間を短くすることができる場合がある。
【００７２】
このように、直流テスト実施アドレス決定部６でテストパターンを分割し、Ｎ分割したテストパターン毎に直流テスト実施アドレスを選択するようにしたため、書き換え回数を削減でき、直流テスト時のテストパターン走行時間を短縮することができる。
また、記憶容量が最も小さい記憶装置のサイズにテストパターンを分割することによって、直流テスト時のテストパターンを格納する記憶装置の書き換え回数をさらに削減することができ、テスト時間を短縮することができる。
【００７３】
実施の形態４．
図１６は、この発明の実施の形態４によるテストプログラム作成装置の直流テスト実施アドレス決定部の構成を示すブロック図である。図１６において、６ｃは直流テストを実施する入出力ピンを格納する複数に分割された直流テスト実施ピン記憶部であり、その他図９と同一符号のものは図９の同一符号部分に相当する部分である。
【００７４】
直流テスト実施アドレス決定部６は、直流テスト実施ピン登録部６ａにおいて、直流テストの実施対象であるピンを直流テスト実施アドレスが同じであるもの同士をＬＳＩテスタで同時に測定することができるピンとして分類し、その後は分類したピングルーブ毎に、これまでに説明したいずれかの方法で直流テスト実施アドレスを決定する。
【００７５】
表２は、表１のテストパターンに含まれるピンのテスタピン番号、直流テスト時の印加電流値および判定電流値を示す表である。ＬＳＩテスタで１番〜４番のテスタピン、１７番から２０番のテスタピンが異なる直流テスト実施装置に接続されている場合、ピン名ＯＵＴ１〜ＯＵＴ４のピン、ピン名ＯＵＴ５〜ＯＵＴ８のピンは、直流テスト実施アドレスが同じであればＬＳＩテスタで同時に測定することができる。
【００７６】
【表２】
0003693765.tif 000003
【００７７】
図１７は、表１のテストパターンについて、本実施の形態の処理を最後まで行った後の直流テスト実施アドレス記憶部７の状態を示す図である。直流テスト実施パターンとして、パターンアドレス３と９９９８と９９９９の３種類のテストパターンを選択し、パターンアドレス３のテストパターンでピン名ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４のＤピン、パターンアドレス９９９８のテストパターンでピン名ＯＵＴ５，ＯＵＴ６，ＯＵＴ７のピン、パターンアドレス９９９９のテストパターンでピン名ＯＵＴ８のピンの直流テストを行うことを示している。
【００７８】
【発明の効果】
請求項１記載の発明のテストプログラム作成装置によれば、テスト時間計算部において、作成したテストプログラムでテストを行った場合のテスト時間を計算するよう構成されているので、実際にＬＳＩテストを行う前にテスト時間を知ることができ、例えば、直流テスト実施アドレス決定部の構成によって直流テスト実施アドレスが異なる場合に、どの直流テスト実施アドレス決定部で決定した直流テスト実施アドレスでテストするのがテスト時間が最も短くなるのかを知ることができ、テスト時間を短縮することができるという効果がある。更に、予め記憶している命令実施校時間とテストパターン走行時間を用いてテスト時間の計算を行うので、短い時間でテスト時間の計算ができるという効果がある。
【００８０】
請求項２記載の発明のテストプログラム作成装置によれば、表示部によってテスト時間の計算結果を表示するので、即時処理的に計算結果の確認ができるという効果がある。
【図面の簡単な説明】
【図１】  この発明の実施の形態１によるテストプログラム作成装置の構成を示すブロック図である。
【図２】  この発明の実施の形態１によるテストプログラム作成装置の動作を示すフローチャートである。
【図３】  この発明の実施の形態１によるテストプログラム作成装置の動作を示すフローチャートである。
【図４】  この発明の実施の形態１のテスト時間計算処理の過程におけるファイルを説明するための図である。
【図５】  図１のテストプログラム作成装置により作成されたＬＳＩテスタ用メインプログラムのファイルを説明するための図である。
【図６】  この発明の実施の形態１における命令実行時間記憶部に格納されたファイルの一部を説明するための図である。
【図７】  この発明の実施の形態２によるテストパターン作成部の動作を説明するためのブロック図である。
【図８】  この発明の実施の形態２によるテストパターン作成部の動作を示すフローチャートである。
【図９】  この発明の実施の形態３による直流テスト実施アドレス決定部の構成を示すブロック図である。
【図１０】  この発明の実施の形態３による直流テスト実施アドレス決定部の動作を示すフローチャートである。
【図１１】  この発明の実施の形態３による直流テスト実施アドレス決定部の動作を示すフローチャートである。
【図１２】  実施の形態３の直流テスト実施アドレス決定処理の過程における直流テスト実施候補パターン記憶部のファイルを説明するための図である。
【図１３】  実施の形態３の直流テスト実施アドレス決定処理の過程のおける直流テスト実施候補パターン記憶部のファイルを説明するための図である。
【図１４】  実施の形態３の直流テスト実施アドレス決定部の直流テスト実施アドレス決定処理の過程における直流テスト実施候補パターン記憶部および直流テスト実施アドレス記憶部のファイルを説明するための図である。
【図１５】  実施の形態３の直流テスト実施アドレス決定処理の過程における直流テスト実施アドレス記憶部のファイルを説明するための図である。
【図１６】  この発明の実施の形態４による直流テスト実施アドレス決定部の構成を示すブロック図である。
【図１７】  実施の形態４の直流テスト実施アドレス決定処理の過程における直流テスト実施アドレス記憶部のファイルを説明するための図である。
【図１８】  従来のテストプログラム作成装置の構成を示すブロック図である。
【図１９】  機能検証用テストパターン記憶部に格納されているファイルを説明するための図である。
【図２０】  機能検証用テストパターン記憶部に格納されているファイルを説明するための図である。
【図２１】  テストパターンを説明するためのタイミングチャートである。
【図２２】  従来のテストプログラム作成装置の動作を示すフローチャートである。
【図２３】  従来のテストパターン作成部の動作を説明するためのブロック図である。
【図２４】  従来のテストプログラム作成装置の直流テスト実施アドレス決定部の構成の他の態様を示すブロック図である。
【図２５】  図２４の直流テスト実施アドレス決定部の動作を示すフローチャートである。
【図２６】  従来の直流テスト実施アドレス決定処理の過程における直流テスト実施ピン記憶部および直流テスト実施アドレス記憶部のファイルを説明するための図である。
【図２７】  従来の直流テスト実施アドレス決定処理の過程における直流テスト実施アドレス記憶部のファイルを説明するための図である。
【図２８】  従来のテストプログラム作成装置の直流テスト実施アドレス決定部の構成の他の態様を示すブロック図である。
【図２９】  図２８に示した直流テスト実施アドレス決定部の動作を示すフローチャートである。
【図３０】  従来の直流テスト実施アドレス決定処理の過程における直流テスト実施候補パターン記憶部のファイルを説明するための図である。
【図３１】  従来の直流テスト実施アドレス決定処理の過程における直流テスト実施ピン記憶部、直流テスト実施候補パターン記憶部および直流テスト実施アドレス記憶部のファイルを説明するための図である。
【図３２】  従来の直流テスト実施アドレス決定処理の過程における直流テスト実施候補パターン記憶部のファイルを説明するための図である。
【符号の説明】
１，１ａ〜１ｃ  機能検証用テストパターン記憶部、２  ピン情報記憶部、３テストプログラム作成装置、４  テストパターン作成部、５  テストパターン情報記憶部、６  直流テスト実施アドレス決定部、６ａ  直流テスト実施ピン登録部、６ｂ  直流テスト実施パターン決定部、６ｃ  直流テスト実施ピン記憶部、６ｄ  直流テスト実施候補パターン登録部、６ｅ  直流テスト実施候捕パターン記憶部、６ｆ  テストパターン分割処理部、７  直流テスト実施アドレス記憶部、８  テスト方法記憶部、９  メインプログラム作成部、１０  ＬＳＩテスタ用テストプログラム、１１，１１ａ〜１１ｃ  ＬＳＩテスタ用テストパターン記憶部、１２  ＬＳＩテスタ用メインプログラム記憶部、１３  テスト時間計算部、１４  命令実行時間記憶部、１５  テスト時間表示部。
【図１】
0003693765.tif 000004
【図２】
0003693765.tif 000005
【図３】
0003693765.tif 000006
【図４】
0003693765.tif 000007
【図５】
0003693765.tif 000008
【図６】
0003693765.tif 000009
【図７】
0003693765.tif 000010
【図８】
0003693765.tif 000011
【図９】
0003693765.tif 000012
【図１０】
0003693765.tif 000013
【図１１】
0003693765.tif 000014
【図１２】
0003693765.tif 000015
【図１３】
0003693765.tif 000016
【図１４】
0003693765.tif 000017
【図１５】
0003693765.tif 000018
【図１６】
0003693765.tif 000019
【図１７】
0003693765.tif 000020
【図１８】
0003693765.tif 000021
【図１９】
0003693765.tif 000022
【図２０】
0003693765.tif 000023
【図２１】
0003693765.tif 000024
【図２２】
0003693765.tif 000025
【図２３】
0003693765.tif 000026
【図２４】
0003693765.tif 000027
【図２５】
0003693765.tif 000028
【図２６】
0003693765.tif 000029
【図２７】
0003693765.tif 000030
【図２８】
0003693765.tif 000031
【図２９】
0003693765.tif 000032
【図３０】
0003693765.tif 000033
【図３１】
0003693765.tif 000034
【図３２】
0003693765.tif 000035