(57)【特許請求の範囲】
【請求項１】
静電気保護回路としてラテラルバイポーラトランジスタ及びツェナーダイオードを含む半導体装置において、
半導体基板と、
前記半導体基板上に形成されて、第１の拡散領域を有する保護対象のＭＯＳトランジスタと、
前記保護対象のＭＯＳトランジスタを前記半導体基板上の他のＭＯＳトランジスタと素子分離する第１の素子分離領域と、
前記保護対象のＭＯＳトランジスタと前記第１の素子分離領域との間に形成された第２の素子分離領域と、
前記第１，第２の素子分離領域を除いて前記半導体基板表面に形成されたシリサイド層と、
前記第２の素子分離領域により前記第１の拡散領域とは隔離された領域に形成されて、前記半導体基板のＰ型ウェル及び前記第１の拡散領域と共に前記ラテラルバイポーラトランジスタを構成する第２の拡散領域と、
前記第１の拡散領域と前記第２の素子分離領域との間にて、前記第１の拡散領域の深い位置側に形成されて、前記保護対象のＭＯＳトランジスタの前記第１の拡散領域と共にＰ／Ｎ接合による前記ツェナーダイオードを構成する第３の拡散領域と、
を有し、
前記第１，第２の拡散領域はＮ型拡散領域であり、この２つのＮ型拡散領域と前記半導体基板に形成された前記Ｐ型ウェルとでＮＰＮラテラルバイポーラトランジスタが形成され、前記第１の拡散領域を有する前記保護対象のＭＯＳトランジスタは、前記第１の拡散領域と導通するパッドの電位をＬＯＷ電位に設定するＮ型ＭＯＳトランジスタであり、前記第１の拡散領域と接合されて前記ツェナーダイオードを形成する前記第３の拡散領域をＰ型拡散領域とし、
前記第１の拡散領域と前記第２の素子分離領域との間であって、かつ、基板深さ方向にて前記シリサイド層と前記第３の拡散領域との間に、前記シリサイド層と共にショートッキーダイオードを形成するＮ型の第４の拡散領域をさらに有することを特徴とする半導体装置。
【請求項２】
静電気保護回路としてラテラルバイポーラトランジスタ及びツェナーダイオードを含む半導体装置において、
半導体基板と、
前記半導体基板上に形成されて、第１の拡散領域を有する保護対象のＭＯＳトランジスタと、
前記保護対象のＭＯＳトランジスタを前記半導体基板上の他のＭＯＳトランジスタと素子分離する第１の素子分離領域と、
前記保護対象のＭＯＳトランジスタと前記第１の素子分離領域との間に形成された第２の素子分離領域と、
前記第１，第２の素子分離領域を除いて前記半導体基板表面に形成されたシリサイド層と、
前記第２の素子分離領域により前記第１の拡散領域とは隔離された領域に形成されて、前記半導体基板のＮ型ウェル及び前記第１の拡散領域と共にラテラルバイポーラトランジスタを構成する第２の拡散領域と、
前記第１の拡散領域と前記第２の拡散領域との間にて、前記第２の素子分離領域よりも深い位置側に形成されて、前記保護対象のＭＯＳトランジスタの前記第１の拡散領域と共にＰ／Ｎ接合によるツェナーダイオードを構成する第３の拡散領域と、
を有し、
前記第１，第２の拡散領域はＰ型拡散領域であり、この２つのＰ型拡散領域と前記半導体基板に形成された前記Ｎ型ウェルとでＰＮＰラテラルバイポーラトランジスタが形成され、前記第１の拡散領域を有する前記保護対象のＭＯＳトランジスタは、前記第１の拡散領域と導通するパッドの電位をＨＩＧＨ電位に設定するＰ型ＭＯＳトランジスタであり、前記第１の拡散領域と接合されて前記ツェナーダイオードを形成する前記第３の拡散領域をＮ型拡散領域とし、
前記第２の拡散領域と前記第２の素子分離領域との間であって、かつ、基板深さ方向にて前記シリサイド層と前記第３の拡散領域との間に、前記シリサイド層と共にショートッキーダイオードを形成するＮ型の第４の拡散領域をさらに有することを特徴とする半導体装置。
【請求項３】
静電気保護回路としてラテラルバイポーラトランジスタ及びツェナーダイオードを含む半導体装置において、
半導体基板と、
前記半導体基板上に形成されて、第１の拡散領域を有する保護対象のＭＯＳトランジスタと、
前記保護対象のＭＯＳトランジスタを前記半導体基板上の他のＭＯＳトランジスタと素子分離する第１の素子分離領域と、
前記保護対象のＭＯＳトランジスタと前記第１の素子分離領域との間に形成された第２の素子分離領域と、
前記第１，第２の素子分離領域を除いて前記半導体基板表面に形成されたシリサイド層と、
前記第２の素子分離領域により前記第１の拡散領域とは隔離された領域に形成されて、前記半導体基板のＰ型ウェル及び前記第１の拡散領域と共にラテラルバイポーラトランジスタを構成する第２の拡散領域と、
前記第１の拡散領域と前記第２の素子分離領域との間にて、前記第１の拡散領域の深い位置側に形成されて、前記保護対象のＭＯＳトランジスタの前記第１の拡散領域と共にＰ／Ｎ接合によるツェナーダイオードを構成する第３の拡散領域と、
を有し、
前記第１，第２の拡散領域はＮ型拡散領域であり、この２つのＮ型拡散領域と前記半導体基板に形成された前記Ｐ型ウェルとでＮＰＮラテラルバイポーラトランジスタが形成され、前記第１の拡散領域を有する前記保護対象のＭＯＳトランジスタは、前記第１の拡散領域と導通するパッドの電位をＬＯＷ電位に設定するＮ型ＭＯＳトランジスタであり、前記第１の拡散領域と接合されて前記ツェナーダイオードを形成する前記第３の拡散領域をＰ型拡散領域とし、
前記第１の拡散領域と前記第２の素子分離領域との間であって、かつ、基板深さ方向にて前記シリサイド層と前記第３の拡散領域との間に、Ｎ型の第４の拡散領域及びＰ型の第５の拡散領域をさらに有し、前記第３、第４及び第５の拡散領域にてＰＮＰバイポーラトランジスタを構成したことを特徴とする半導体装置。
【請求項４】
静電気保護回路としてラテラルバイポーラトランジスタ及びツェナーダイオードを含む半導体装置において、
半導体基板と、
前記半導体基板上に形成されて、第１の拡散領域を有する保護対象のＭＯＳトランジスタと、
前記保護対象のＭＯＳトランジスタを前記半導体基板上の他のＭＯＳトランジスタと素子分離する第１の素子分離領域と、
前記保護対象のＭＯＳトランジスタと前記第１の素子分離領域との間に形成された第２の素子分離領域と、
前記第１，第２の素子分離領域を除いて前記半導体基板表面に形成されたシリサイド層と、
前記第２の素子分離領域により前記第１の拡散領域とは隔離された領域に形成されて、前記半導体基板のＮ型ウェル及び前記第１の拡散領域と共にラテラルバイポーラトランジスタを構成する第２の拡散領域と、
前記第１の拡散領域と前記第２の拡散領域との間にて、前記第２の素子分離領域よりも深い位置側に形成されて、前記保護対象のＭＯＳトランジスタの前記第１の拡散領域と共にＰ／Ｎ接合によるツェナーダイオードを構成する第３の拡散領域と、
を有し、
前記第１，第２の拡散領域はＰ型拡散領域であり、この２つのＰ型拡散領域と前記半導体基板に形成された前記Ｎ型ウェルとでＰＮＰラテラルバイポーラトランジスタが形成され、前記第１の拡散領域を有する前記保護対象のＭＯＳトランジスタは、前記第１の拡散領域と導通するパッドの電位をＨＩＧＨ電位に設定するＰ型ＭＯＳトランジスタであり、前記第１の拡散領域と接合されて前記ツェナーダイオードを形成する前記第３の拡散領域をＮ型拡散領域とし、
前記第１の拡散領域と前記第２の素子分離領域との間であって、かつ、基板深さ方向にて前記シリサイド層と前記第３の拡散領域との間に、Ｐ型の第４の拡散領域及びＮ型の第５の拡散領域をさらに有し、前記第３、第４及び第５の拡散領域にてＮＰＮバイポーラトランジスタを構成したことを特徴とする半導体装置。
【請求項５】
静電気保護回路としてラテラルバイポーラトランジスタ及びツェナーダイオードを含む半導体装置の製造方法において、
半導体基板上に形成されるべき保護対象のＭＯＳトランジスタを他のＭＯＳトランジスタと素子分離する第１の素子分離領域を形成する工程と、
前記保護対象のＭＯＳトランジスタ形成位置と前記第１の素子分離領域との間に第２の素子分離領域を形成する工程と、
前記半導体基板中にＰ型ウェルを形成する工程と、
前記半導体基板の前記Ｐ型ウェル領域に前記保護対象のＭＯＳトランジスタの第１の拡散領域を形成する工程と、
前記第２の素子分離領域により前記第１の拡散領域とは隔離された領域にて、前記半導体基板の前記Ｐ型ウェル及び前記第１の拡散領域と共にラテラルバイポーラトランジスタを構成する第２の拡散領域を形成する工程と、
前記第１の拡散領域と前記第２の素子分離領域との間にて、前記保護対象のＭＯＳトランジスタの前記第１の拡散領域と共にＰ／Ｎ接合によるツェナーダイオードを構成する第３の拡散領域を、前記第１の拡散領域の深い位置側に形成する工程と、
前記第１，第２の素子分離領域を除いて、前記半導体基板表面にシリサイド層を形成する工程と、
前記第１の拡散領域と前記第２の素子分離領域との間であって、かつ、基板深さ方向にて前記シリサイド層と前記第３の拡散領域との間に、前記シリサイド層と共にショートッキーダイオードを構成するＮ型の第４の拡散領域を形成する工程と、
を有し、
前記第１，第２の拡散領域はＮ型拡散領域であり、この２つのＮ型拡散領域と前記半導体基板に形成された前記Ｐ型ウェルとでＮＰＮラテラルバイポーラトランジスタが形成され、前記第１の拡散領域を有する前記保護対象のＭＯＳトランジスタは、前記第１の拡散領域と導通するパッドの電位をＬＯＷ電位に設定するＮ型ＭＯＳトランジスタであり、前記第１の拡散領域と接合されて前記ツェナーダイオードを形成する前記第３の拡散領域をＰ型拡散領域としたことを特徴とする半導体装置の製造方法。
【請求項６】
静電気保護回路としてラテラルバイポーラトランジスタ及びツェナーダイオードを含む半導体装置の製造方法において、
半導体基板上に形成されるべき保護対象のＭＯＳトランジスタを他のＭＯＳトランジスタと素子分離する第１の素子分離領域を形成する工程と、
前記保護対象のＭＯＳトランジスタ形成位置と前記第１の素子分離領域との間に第２の素子分離領域を形成する工程と、
前記半導体基板中にＮ型ウェルを形成する工程と、
前記半導体基板の前記Ｎ型ウェル領域に前記保護対象のＭＯＳトランジスタの第１の拡散領域を形成する工程と、
前記第２の素子分離領域により前記第１の拡散領域とは隔離された領域にて、前記半導体基板の前記Ｎ型ウェルと前記第１の拡散領域と共にラテラルバイポーラトランジスタを構成する第２の拡散領域を形成する工程と、
前記第１の拡散領域と前記第２の拡散領域との間にて、前記保護対象のＭＯＳトランジスタの前記第１の拡散領域と共にＰ／Ｎ接合によるツェナーダイオードを構成する第３の拡散領域を、前記第２の素子分離領域よりも深い位置側に形成する工程と、
前記第１，第２の素子分離領域を除いて、前記半導体基板表面にシリサイド層を形成する工程と、
前記第２の拡散領域と前記第２の素子分離領域との間であって、かつ、基板深さ方向にて前記シリサイド層と前記第３の拡散領域との間に、前記シリサイド層と共にショートッキーダイオードを構成するＮ型の第４の拡散領域を形成する工程と、
を有し、
前記第１，第２の拡散領域はＰ型拡散領域であり、この２つのＰ型拡散領域と前記半導体基板に形成された前記Ｎ型ウェルとでＰＮＰラテラルバイポーラトランジスタが形成され、前記第１の拡散領域を有する前記保護対象のＭＯＳトランジスタは、前記第１の拡散領域と導通するパッドの電位をＨＩＧＨ電位に設定するＰ型ＭＯＳトランジスタであり、前記第１の拡散領域と接合されて前記ツェナーダイオードを形成する前記第３の拡散領域をＮ型拡散領域としたことを特徴とする半導体装置の製造方法。
【請求項７】
静電気保護回路としてラテラルバイポーラトランジスタ及びツェナーダイオードを含む半導体装置の製造方法において、
半導体基板上に形成されるべき保護対象のＭＯＳトランジスタを他のＭＯＳトランジスタと素子分離する第１の素子分離領域を形成する工程と、
前記保護対象のＭＯＳトランジスタ形成位置と前記第１の素子分離領域との間に第２の素子分離領域を形成する工程と、
前記半導体基板中にＰ型ウェルを形成する工程と、
前記半導体基板の前記Ｐ型ウェル領域に前記保護対象のＭＯＳトランジスタの第１の拡散領域を形成する工程と、
前記第２の素子分離領域により前記第１の拡散領域とは隔離された領域にて、前記半導体基板の前記Ｐ型ウェル及び前記第１の拡散領域と共にラテラルバイポーラトランジスタを構成する第２の拡散領域を形成する工程と、
前記第１の拡散領域と前記第２の素子分離領域との間にて、前記保護対象のＭＯＳトランジスタの前記第１の拡散領域と共にＰ／Ｎ接合によるツェナーダイオードを構成する第３の拡散領域を、前記第１の拡散領域の深い位置側に形成する工程と、
前記第１，第２の素子分離領域を除いて、前記半導体基板表面にシリサイド層を形成する工程と、
前記第１の拡散領域と前記第２の素子分離領域との間であって、かつ、基板深さ方向にて前記シリサイド層と前記第３の拡散領域との間に、第４及び第５の拡散領域を形成する工程と、
を有し、
前記第１，第２の拡散領域はＮ型拡散領域であり、この２つのＮ型拡散領域と前記半導体基板に形成された前記Ｐ型ウェルとでＮＰＮラテラルバイポーラトランジスタが形成され、前記第１の拡散領域を有する前記保護対象のＭＯＳトランジスタは、前記第１の拡散領域と導通するパッドの電位をＬＯＷ電位に設定するＮ型ＭＯＳトランジスタであり、前記第１の拡散領域と接合されて前記ツェナーダイオードを形成する前記第３の拡散領域をＰ型拡散領域とし、
前記第４の拡散領域をＮ型拡散領域とし、前記第５の拡散領域をＰ型拡散領域とし、前記第３、第４及び第５の拡散領域にてＰＮＰバイポーラトランジスタを構成したことを特徴とする半導体装置の製造方法。
【請求項８】
静電気保護回路としてラテラルバイポーラトランジスタ及びツェナーダイオードを含む半導体装置の製造方法において、
半導体基板上に形成されるべき保護対象のＭＯＳトランジスタを他のＭＯＳトランジスタと素子分離する第１の素子分離領域を形成する工程と、
前記保護対象のＭＯＳトランジスタ形成位置と前記第１の素子分離領域との間に第２の素子分離領域を形成する工程と、
前記半導体基板中にＮ型ウェルを形成する工程と、
前記半導体基板の前記Ｎ型ウェル領域に前記保護対象のＭＯＳトランジスタの第１の拡散領域を形成する工程と、
前記第２の素子分離領域により前記第１の拡散領域とは隔離された領域にて、前記半導体基板の前記Ｎ型ウェル及び前記第１の拡散領域と共にラテラルバイポーラトランジスタを構成する第２の拡散領域を形成する工程と、
前記第１の拡散領域と前記第２の拡散領域との間にて、前記保護対象のＭＯＳトランジスタの前記第１の拡散領域と共にＰ／Ｎ接合によるツェナーダイオードを構成する第３の拡散領域を、前記第２の素子分離領域よりも深い位置側に形成する工程と、
前記第１，第２の素子分離領域を除いて、前記半導体基板表面にシリサイド層を形成する工程と、
前記第１の拡散領域と前記第２の素子分離領域との間であって、かつ、基板深さ方向にて前記シリサイド層と前記第３の拡散領域との間に、第４及び第５の拡散領域を形成する工程と、
を有し、
前記第１，第２の拡散領域はＰ型拡散領域であり、この２つのＰ型拡散領域と前記半導体基板に形成された前記Ｎ型ウェルとでＰＮＰラテラルバイポーラトランジスタが形成され、前記第１の拡散領域を有する前記保護対象のＭＯＳトランジスタは、前記第１の拡散領域と導通するパッドの電位をＨＩＧＨ電位に設定するＰ型ＭＯＳトランジスタであり、前記第１の拡散領域と接合されて前記ツェナーダイオードを形成する前記第３の拡散領域をＮ型拡散領域とし、
前記第４の拡散領域をＰ型拡散領域とし、前記第５の拡散領域をＮ型拡散領域とし、前記第３、第４及び第５の拡散領域にてＮＰＮバイポーラトランジスタを構成したことを特徴とする半導体装置の製造方法。
【請求項９】
請求項５または６において、
前記半導体基板上にマスクを形成し、前記第３及び第４の拡散領域をそれぞれ形成するためのドーピング工程を、前記マスクを用いて実施することを特徴とする半導体装置の製造方法。
【請求項１０】
請求項７または８において、
前記半導体基板上にマスクを形成し、前記第３、第４及び第５の拡散領域をそれぞれ形成するためのドーピング工程を、前記マスクを用いて実施することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、静電気保護回路が内蔵された半導体装置及びその製造方法に関する。
【０００２】
【背景技術】
静電気破壊現象の主たる原因は、放電時にＰ／Ｎ接合において発熱し、それによりシリコンが溶解したり、金属電極の金属がシリコン基板中に入り込むコンタクトスパイキングが生ずることにある。従来の静電気対策は、この点を考慮して実施されていた。
【０００３】
その後、デバイスの微細化に伴い、０．３５μｍ以降の微細化プロセスでは、ソース／ドレイン拡散層を実効的に低抵抗化するために、拡散層上に高融点金属シリサイド層を形成するサリサイド技術が取り入れられたサリサイドトランジスタが開発された（特開平７−２７３１９７、特開平７−１０６５７０、特開平７−９４５９５，特開平５−１３６０８６、特開平３−２３４０６２など）。
【０００４】
また、ゲート酸化膜の膜厚について考察すれば、電源電圧が５Ｖのデバイスでは１３５オングストロームであったが、電源電圧の低下とともに薄膜化する傾向にある。例えば、０．３５μｍプロセスでは３．３Ｖのデバイスでゲート酸化膜の膜厚は７０オングストロームとなり、０．２５μｍプロセスでは２．５Ｖのデバイスでゲート酸化膜の膜厚は５０オングストローム程度となり、静電気保護回路を設計する上で非常に大きな障害となっている。
【０００５】
ここで、入／出力端子から注入された静電気の電荷を電源端子を介して放電させる際には、入／出力端子と電源端子との間に介在する放電素子（ＭＯＳトランジスタなど）のジャンクション上にシリサイド層が存在する場合、非常に低い印加電圧でその放電素子が破壊することがわかっている。
【０００６】
剥離解析結果から考えられる破壊原因は、ＭＯＳトランジスタのゲート電極近傍にノッチ状の電流の流れた痕跡があったことから、そこに局所的に電流集中が発生したためと思われる。
【０００７】
局所的に電流集中が発生し易い理由として、サリサイド技術による拡散層の低抵抗化が挙げられる。Ｎ型ＭＯＳトランジスタの逆方向電圧印加の場合、パッドから注入された電荷は、ドレイン上のコンタクトから拡散層に注入され、チャネル領域とのジャンクションでアバランシェ降伏（電子なだれ）を引き起こす。そして、基板内に流れ出した電荷により、ソース電位（グランド電位）と基板電位との間に、ダイオードの順方向電流が流れるのに必要な電位差が生じ、ドレイン−チャネル−ソースで形成されるバイポーラトランジスタが作動し、電圧をクランプした状態で放電される。
【０００８】
ここで、放電の様子を図３２及び図３３を参照して説明する。各図は、ドレイン１０、ドレイン１０上のコンタクト１２、ゲート１４、ソース１６及びソース１６上のコンタクト１８を有するＮ型ＭＯＳトランジスタの平面図である。
【０００９】
拡散層上にシリサイド層を持たない場合には、拡散抵抗が大きいため、図３２に示すように、ドレイン上１０のコンタクト１２からゲート１４に向けて、一点に集中することなく均一な放電が行われる。
【００１０】
これに対して、シリサイド層が拡散層上にある場合には、図３３に示すようにホットスポット２０が生じた際に、ドレイン１０上の全てのコンタクト１２からホットスポット２０の一点に向けて電流が集中して流れる。従って、印加電圧が低い場合においても電流集中が発生し易く、破壊が生じてしまう。
【００１１】
さらに、ジャンクションエッジの状態についても、ジャンクション近傍でのシリサイド層の形成状態がフラットになり得ず、突起状のシリサイドが存在する。この部分には電流集中が起き易く、ホットスポットが発生し易い。
【００１２】
これらの２つの理由により、放電素子のジャンクション上にシリサイド層が存在する場合に、静電気（ＥＳＤ）耐圧が低下すると考えられる。
【００１３】
そこで、放電素子上のシリサイド層を部分的に取り除くプロテクション工程を追加した技術が開発された（特開平２−２７１６７３など）。
【００１４】
【発明が解決しようとする課題】
ところが、プロテクション工程を採用する場合には、下記の２つの問題が生ずる。
【００１５】
一つは、ゲートとソース／ドレイン間のリークが発生する可能性があることである。プロテクション工程では、ソース／ドレイン領域の形成後、全面に酸化膜を形成し、シリサイドを形成しない部分のみを残して酸化膜をエッチングしている。このエッチング時に、ゲートの側面に既に形成されていた側壁絶縁膜も削れてしまうので、上記のリークが発生し易くなる。
【００１６】
他の一つは、トランジスタの高速動作が期待できないことである。ゲート電極及び拡散領域上に共にシリサイド層を形成するフル・サリサイド・プロセスでは、ゲート電極上にはシリサイド層を形成し、ドレインジャンクション近傍にはシリサイド層を形成しないといった構造は採用できない。従って、ドレインジャンクション近傍にシリサイド層が形成されないようにすると、ゲート電極上にもシリサイド層が形成されない領域が生じ、シート抵抗がＫΩオーダとなるため、高速動作が期待できなくなる。
【００１７】
そこで、本発明の目的は、低抵抗のシリサイド層を通過してホットスポットに電流集中することを回避できる静電気保護回路が内蔵された半導体装置及びその製造方法を提供することにある。
【００１８】
本発明の他の目的は、十分な静電気保護対策を施しながら、高速動作を可能とする静電気保護回路が内蔵された半導体装置及びその製造方法を提供することにある。
【００１９】
本発明のさらに他の目的は、シリサイド層を部分的に除去するプロテクション工程を実施せずに静電気保護回路を構成できる半導体装置及びその製造方法を提供することにある。
【００２０】
【課題を解決するための手段】
本発明の一態様に係る半導体装置は、
半導体基板と、
前記半導体基板上に形成されて、第１の拡散領域を有するＭＯＳトランジスタと、
前記ＭＯＳトランジスタを前記半導体基板上の他のＭＯＳトランジスタと素子分離する第１の素子分離領域と、
前記Ｎ型ＭＯＳトランジスタと前記第１の素子分離領域との間に形成された第２の素子分離領域と、
前記第１，第２の素子分離領域を除いて前記半導体基板表面に形成されたシリサイド層と、
前記第２の素子分離領域により隔離された領域に形成されて、前記半導体基板のウェルと共にラテラルバイポーラトランジスタを構成する第２の拡散領域と、前記第２の素子分離領域の近傍にて前記第１の拡散領域の深い位置側に形成されて、前記ＭＯＳトランジスタの前記第１の拡散領域と共にＰ／Ｎ接合によるツェナーダイオードを構成する第３の拡散領域と、
を有することを特徴とする。
【００２１】
本発明の一態様によれば、ＭＯＳトランジスタの静電気保護回路として、ラテラルバイボーラトランジスタが放電素子として機能する。すなわち、ＭＯＳトランジスタの第１の拡散領域を介して注入された静電気の電荷は、ラテラルバイボーラトランジスタを介してて放電される。この際、ＭＯＳトランジスタが放電経路として機能することを回避するために、ツェナーダイオードを設ける構成とした。このツェナーダイオードは、等価回路上、ラテラルバイボーラトランジスタのコレクタとベースとの間に挿入接続される。このツェナーダイオードの逆方向特性を利用して、コレクタとベースとの間のジャンクション耐圧を低下させて、放電経路の制御を行うようにした。
【００２２】
このとき、ＭＯＳトランジスタ側には例えば第１の拡散領域中に高抵抗を設けることなどの対策が不要であるので、ＭＯＳトランジスタの高速動作が可能となる。
【００２３】
さらに、ツェナーダイオードは、半導体基板表面より比較的深い位置に形成されるので、第１の拡散領域に注入される電荷は、その表面の低抵抗のシリサイド層の表面を流れることが少なくなる。
【００２４】
この理由により、第１の拡散領域の電荷注入位置と第２の素子分離領域との間でシリサイド層を部分的に除去するプロテクション工程を実施する必要はない。
【００２５】
本発明の一態様においては、前記第３の拡散領域の不純物濃度は、前記ツェナーダイオードのブレークダウン開始電圧を、前記ＭＯＳトランジスタのブレイクダウン開始電圧より低く設定する値とすることができる。
【００２６】
こうすると、ＭＯＳトランジスタにてブレイクダウンが生ずる前に、ツェナーダイオードにて電流を流して、ラテラルバイポーラトランジスタをオンさせて放電経路を確保できる。さらに、静電気に起因して比較的高い電圧が印加されたとしても、ツェナーダイオードにてブレークダウンを開始させて、ラテラルバイボーラトランジスタのコレクタとベースとの間のジャンクション耐圧を低下させることができる。
【００２７】
本発明の一態様において、前記第１，第２の拡散領域はＮ型拡散領域であり、前記半導体基板にはＰ型ウェルが形成されることで、ＮＰＮラテラルバイポーラトランジスタが形成され、前記第１の拡散領域を有する前記ＭＯＳトランジスタは、パッドの電位をＬＯＷ電位に設定するＮ型ＭＯＳトランジスタであり、前記第１の拡散領域と接合されて前記ツェナーダイオードを形成する前記第３の拡散領域をＰ型拡散領域とすることができる。
【００２８】
こうすると、ツェナーダイオードをトリガとしてＮＰＮラテラルバイポーラトランジスタを上記の通り動作させることで、Ｎ型ＭＯＳトランジスタを保護することができる。
【００２９】
あるいは、前記第１，第２の拡散領域はＰ型拡散領域であり、前記半導体基板にはＮ型ウェルが形成されることで、ＰＮＰラテラルバイポーラトランジスタが形成され、前記第１の拡散領域を有する前記ＭＯＳトランジスタは、パッドの電位をＨＩＧＨ電位に設定するＰ型ＭＯＳトランジスタであり、前記第１の拡散領域と接合されて前記ツェナーダイオードを形成する前記第３の拡散領域をＮ型拡散領域とすることができる。
【００３０】
こうすると、ツェナーダイオードをトリガとしてＰＮＰラテラルバイポーラトランジスタを上記の通り動作させることで、Ｐ型ＭＯＳトランジスタを保護することができる。
【００３１】
本発明の一態様において、前記シリサイド層と前記第３の拡散領域との間に、前記シリサイド層と共にショートッキーダイオードを形成する第４の拡散領域をさらに有することができる。
【００３２】
このようにショートッキーダイオードが形成されることで、シリサイド層表面を通過する電荷はより少なくなり、シリサイド層を流れることで生ずる電流集中を防止できる。
【００３３】
さらに、本発明の一態様において、前記第３の拡散領域がＮ型拡散領域である場合には、前記シリサイド層と前記第３の拡散領域との間に、第４及び第５の拡散領域をさらに設け、前記第３、第４及び第５の拡散領域にてＰＮＰバイポーラトランジスタを構成することができる。
【００３４】
このようにＰＮＰバイポーラトランジスタを構成することで、シリサイド層を流れることで生ずる電流集中をより確実に防止できる。
【００３５】
あるいは、本発明の一態様において、前記第３の拡散領域がＰ型拡散領域である場合には、前記シリサイド層と前記第３の拡散領域との間に、第４及び第５の拡散領域をさらに有し、前記第３、第４及び第５の拡散領域にてＮＰＮバイポーラトランジスタを構成することができる。
【００３６】
このようにＮＰＮバイポーラトランジスタを構成することで、シリサイド層を流れることで生ずる電流集中をより確実に防止できる。
【００３７】
なお、本発明の一態様においては、半導体基板がトリプルウェル構造を有していれば、この半導体基板上に形成されるＮ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタとの双方にそれぞれ、ラテラルバイポーラトランジスタとツェナーダイオードとを有する保護回路を独立して形成することができる。
【００３８】
ただし、Ｎ型ＭＯＳトランジスタにのみ上述の保護回路を設けた場合には、Ｐ型ＭＯＳトランジスタのドレインとパッドとの間に拡散抵抗を配置して、Ｐ型ＭＯＳトランジスタを放電経路としないように対策することができる。この場合、この拡散抵抗を第３の拡散領域の形成工程と同一工程にて形成することが好ましい。静電気保護対策に伴う製造コストの上昇を抑えることができるからである。
【００３９】
同様に、Ｐ型ＭＯＳトランジスタにのみ上述の保護回路を設けた場合には、Ｎ型ＭＯＳトランジスタのドレインとパッドとの間に拡散抵抗を配置して、Ｎ型ＭＯＳトランジスタを放電経路としないように対策することができる。この場合にも、この拡散抵抗を第３の拡散領域の形成工程と同一工程にて形成することが好ましい。静電気保護対策に伴う製造コストの上昇を抑えることができるからである。
【００４０】
本発明の他の態様に係る半導体装置の製造方法は、
半導体基板上に形成されるべきＭＯＳトランジスタを他のＭＯＳトランジスタと素子分離する第１の素子分離領域を形成する工程と、
前記ＭＯＳトランジスタ形成位置と前記第１の素子分離領域との間に第２の素子分離領域を形成する工程と、
前記半導体基板中にＰ型ウェル及びＮ型ウェルを形成する工程と、
前記半導体基板の前記Ｐ型ウェル及び前記Ｎ型ウェルに亘る領域に前記ＭＯＳトランジスタの第１の拡散領域を形成する工程と、
前記第２の素子分離領域により隔離された領域にて、前記半導体基板の前記Ｐ型ウェル及び前記Ｎ型ウェルのいずれか一方と共にラテラルバイポーラトランジスタを構成する第２の拡散領域を形成する工程と、
前記第２の素子分離領域の近傍にて、前記ＭＯＳトランジスタの前記第１の拡散領域と共にＰ／Ｎ接合によるツェナーダイオードを構成する第３の拡散領域を、前記第１の拡散領域の深い位置側に形成する工程と、
前記第１，第２の素子分離領域を除いて、前記半導体基板表面にシリサイド層を形成する工程と、
を有することを特徴とする。
【００４１】
この製造方法により、本発明の一態様に係る半導体装置を好適に製造できる。ここで、第１，第２の素子分離領域は同時に形成しても良い。また、第１，第２の拡散領域も同時に形成することができる。
【００４２】
この製造にあたって、上述した本発明の一態様と同様に第３の拡散領域の不純物濃度を設定することができる。
【００４３】
また、本発明の他の態様においても、前記シリサイド層と前記第３の拡散領域との間に、前記シリサイド層と共にショートッキーダイオードを構成する第４の拡散領域を形成する工程をさらに有することができる。この場合、前記半導体基板上にマスクを形成し、前記マスクを兼用して不純物をドーピングすることで、前記第３及び第４の拡散領域をそれぞれ形成することが好ましい。
【００４４】
静電気保護対策は半導体装置の付加的価値を高めるものであるので、マスクを共用することで、静電気保護対策に伴う製造コストの上昇を抑えることができる。
【００４５】
さらに、本発明の他の態様においても、前記シリサイド層と前記第３の拡散領域との間に、第４及び第５の拡散領域を形成する工程をさらに有し、前記第３、第４及び第５の拡散領域にてバイポーラトランジスタを構成することができる。この場合にも、前記半導体基板上にマスクを形成し、前記マスクを兼用して不純物をドーピングすることで、前記第３、第４及び第５の拡散領域をそれぞれ形成することが好ましい。静電気保護対策に伴う製造コストの上昇を抑えることができるからである。
【００４６】
本発明のさらに他の態様に係る半導体装置は、
半導体基板と、
前記半導体基板上に形成されて、第１の拡散領域を有するＭＯＳトランジスタと、
前記ＭＯＳトランジスタを前記半導体基板上の他のＭＯＳトランジスタと素子分離する第１の素子分離領域と、
前記ＭＯＳトランジスタと前記第１の素子分離領域との間に形成された第２の素子分離領域と、
前記第２の素子分離領域により隔離された領域に形成されて、前記半導体基板のウェルと共にラテラルバイポーラトランジスタを構成する第２の拡散領域と、前記第２の素子分離領域と前記第１の拡散領域との間の前記半導体基板の表面付近に形成されて、前記ＭＯＳトランジスタの前記第１の拡散領域と共にＰ／Ｎ接合によるツェナーダイオードを構成する第３の拡散領域と、
前記第１，第２の素子分離領域と前記前記第１，第３の拡散領域の接合領域とを除いて前記半導体基板表面に形成されたシリサイド層と、
を有することを特徴とする。
【００４７】
この半導体装置が、本発明の一態様に係る半導体装置と相違する点は、第３の拡散領域が半導体基板の表面付近に形成されていることから、第１，第３の拡散領域の接合領域表面のシリサイド層を除去したことである。こうして、ラテラルバイポーラトランジスタを放電素子として利用すると共に、ジャンクションエッジでの電流集中を回避している。
【００４８】
この本発明のさらに他の態様に係る半導体装置においても、上述した本発明の一態様に係る種々の実施形態を適用することができる。
【００４９】
本発明のさらに他の形態に係る半導体装置の製造方法は、
半導体基板上に形成されるべきＭＯＳトランジスタを他のＭＯＳトランジスタと素子分離する第１の素子分離領域を形成する工程と、
前記ＭＯＳトランジスタ形成位置と前記第１の素子分離領域との間に第２の素子分離領域を形成する工程と、
前記半導体基板中にＰ型ウェル及びＮ型ウェルを形成する工程と、
前記半導体基板の前記Ｐ型ウェル、Ｎ型ウェル及びＰ型ウェルに亘る領域に前記ＭＯＳトランジスタの第１の拡散領域を形成する工程と、
前記第２の素子分離領域により隔離された領域にて、前記半導体基板の前記Ｐ型ウェル及び前記Ｎ型ウェルの一方と共にラテラルバイポーラトランジスタを構成する第２の拡散領域を形成する工程と、
前記第２の素子分離領域と前記第１の拡散領域との間にて、前記ＭＯＳトランジスタの前記第１の拡散領域と共にＰ／Ｎ接合によるツェナーダイオードを構成する第３の拡散領域を、前記半導体基板の表面付近に形成する工程と、
前記第１，第２の素子分離領域と前記第１，第３の拡散領域の接合領域とを除いて、前記半導体基板表面にシリサイド層を形成する工程と、
を有することを特徴とする。
【００５０】
この方法により、上述の半導体装置を好適に製造することができる。
【００５１】
【発明の実施の形態】
以下、本発明を適用した半導体装置の各種の実施の形態について、図面を参照して説明する。
【００５２】
（第１の実施の形態）
（１）Ｎ型ＭＯＳトランジスタ及びその静電気保護回路の構成
図１は、Ｎ型ＭＯＳトランジスタ及びその静電気保護回路の断面構造を示している。図１において、シリコン基板１００にはＮ型ＭＯＳトランジスタ１１０が形成されている。このＮ型ＭＯＳトランジスタ１１０は、Ｎ+ソース１１２と、Ｎ+ドレイン１１４（第１の拡散領域）と、その間のＰ型ＷＥＬＬのチャネル１１６と、チャネル１１６とゲート酸化膜１１７を介して対向するゲート１１８とを有する。ゲート１１８の側壁には側壁絶縁膜１２０が形成されている。また、ソース１１２，ドレイン１１４及びゲート１１８上にはシリサイド層１３０が形成され、Ｎ型ＭＯＳトランジスタ１１０はサリサイドトランジスタとして構成されている。また、図１では、ドレイン１１４に接続されるコンタクト１１５がパッド１７０に接続された状態が図示されている。
【００５３】
図１では、トランジスタ同士を分離する図示しない第１の素子分離領域の他に、第１の素子分離領域と同様にしてＬＯＣＯＳ法により形成される第２の素子分離領域１４０および第３の素子分離領域１４２が設けられている。第２，第３の素子分離領域１４０，１４２間にはＮ+領域１５４（第２の拡散領域）が形成され、このＮ+領域１５４と第２の素子分離領域１４２にて分離された領域に、半導体基板のＰ型ウェルに接続されたＰ+領域１５６が形成されている。
【００５４】
ドレイン１１４と第２の素子分離領域１４０との間には、シリコン基板１００の深さ方向にて順に、例えば質量数３１のリン（Ｐ）がイオンドーピングされたリン拡散領域Ｐ31+（第４の拡散領域）と、質量数１１のボロン（Ｂ）がイオンドーピングされたボロン拡散領域Ｂ11+（第３の拡散領域）が形成されている。Ｂ11+拡散領域は、ドレイン１１４の深い位置にて、ドレイン１１４とＰ／Ｎ接合されている。
【００５５】
そして、ドレイン１１４と同じＮ+拡散領域に形成されるコレクタ１５２（第１の拡散領域）と、Ｎ+領域１５４にて形成されるエミッタ（以下、エミッタ１５４とも称する）と、Ｐ型ウェルとにより、ＮＰＮラテラルバイポーラトランジスタ１５０が形成される。なお、Ｐ型ウェルに接続されたＰ+領域１５６はベースコンタクト（以下、ベースコンタクト１５６とも称する）である。図１では、エミッタ１５４に接続されるコンタクト１５８と、ベースコンタクト１５６に接続されるコンタクト１５９とが図示され、どちらも接地されている。
【００５６】
また、図１のＮ型拡散領域であるドレイン１１４（コレクタ１５２）と、Ｐ型拡散領域であるＢ11+拡散領域とのＰ／Ｎ接合にて、ツェナーダイオード１６０が形成される。
【００５７】
図１に示す半導体構造により構成される等価回路を図２に示す。図２には、Ｎ型ＭＯＳトランジスタ１１０、ＮＰＮラテラルバイポーラトランジスタ１５０、ツェナーダイオード１６０及びパッド１７０の他、Ｎ型ＭＯＳトランジスタ１１０と対で形成されるＰ型ＭＯＳトランジスタ１８０と、抵抗１９０とが示されている。図２に示す抵抗１９０は、図１のエミッタ１５４の下層のＰ型ＷＥＬＬにて構成される。
【００５８】
なお、Ｎ型ＭＯＳトランジスタ１１０はパッド１７０の電位をＬＯＷ（ＶＳＳ）電位に設定するものであり、Ｐ型ＭＯＳトランジスタ１８０はパッド１７０の電位をＨＩＧＨ（ＶＤＤ）電位に設定するものである。
【００５９】
（２）Ｎ型ＭＯＳトランジスタの静電気保護回路の動作説明
図１及び図２に示すＮ型ＭＯＳトランジスタ１１０の静電気保護回路では、ＮＰＮラテラルバイボーラトランジスタ１５０が放電素子として機能する。すなわち、パッド１７０より注入された静電気の電荷は、ドレイン１１４→ＮＰＮラテラルバイボーラトランジスタ１５０のコレクタ１５２→ＮＰＮラテラルバイボーラトランジスタ１５０のエミッタ１５４→コンタクト１５８→グランドと流れて放電される。
【００６０】
この際、図２に示すように、パッド１７０に対して、Ｎ型ＭＯＳトランジスタ１１０とＮＰＮラテラルバイボーラトランジスタ１５０とが並列に接続されるので、Ｎ型ＭＯＳトランジスタ１１０に向かう放電経路を遮断する必要がある。
【００６１】
このために、図１，図２に示すように、ＮＰＮラテラルバイボーラトランジスタ１５０のコレクタ１５２とベース１５６との間に、ツェナーダイオード１６０を挿入接続し、コレクタ１５２とベース１５６との間のジャンクション耐圧を低下させて、放電経路の制御を行うようにした。
【００６２】
図３は、ＭＯＳトランジスタ１１０と、ツェナーダイオード１６０をトリガとしたＮＰＮラテラルバイポーラトランジスタ１５０との電圧−電流特性を示す特性図である。
【００６３】
図３に示すＮ型ＭＯＳトランジスタ１１０の電圧−電流特性は、ドレイン１１４からソース１１２に向けて逆方向に流れる時の電圧−電流特性を示している。ソース１１２からドレイン１１４に向けて正方向に流れる時には、印加電圧Ｏ．７Ｖ以上で電流が流れ始めるが、図３に示すようにその逆方向では、印加電圧Ｖ１（例えば１０Ｖ程度）になるとブレイクダウン（アバランシェ）を生じて電流が急激に流れ始める。これを防止するため、ＮＰＮラテラルバイポーラトランジスタ１５０をバイポーラ動作に従ってスナップバックさせ、電圧クランプ状態としている。
【００６４】
すなわち、ツェナーダイオード１６０は周知の通り、逆方向特性としてブレイクダウン開始電圧Ｖ２（例えば６Ｖ程度）で電流が流れ出す。このため、ツェナーダイオード１６０をトリガとしてＮＰＮラテラルバイポーラトランジスタ１５０が動作し始め、スナップバック開始電圧Ｖ３を越えると、電流の値に無関係に電圧がほぼ一定となる電圧クランプ状態となる。
【００６５】
この第１の実施の形態では、ＭＯＳトランジスタ１１０にてブレイクダウンが生ずる前（電圧Ｖ１に達する前）の電圧Ｖ２にて、ツェナーダイオード１６０にて電流を流して、ＮＰＮラテラルバイポーラトランジスタ１５０をオンさせて放電経路を確保する。この時、ＮＰＮラテラルバイポーラトランジスタ１５０のコレクタ−エミッタ間電圧は、スナップバックにより５Ｖ程度の電圧に保持され、放電が行われる。なお、静電気に起因して比較的高い電圧が印加されたとしても、ツェナーダイオード１６０にてブレークダウンを開始させて、ＮＰＮラテラルバイボーラトランジスタ１５０のコレクタ１５２とベース１５６との間のジャンクション耐圧を低下させている。
【００６６】
従って、図４に示すツェナーダイオード１６０のブレークダウン開始電圧Ｖ２が、ＭＯＳトランジスタ１１０のブレイクダウン開始電圧Ｖ１よりも低ければ、上述の通り比較的高い静電気が印加された場合にも対処できる。
【００６７】
さらに、ツェナーダイオード１６０は、シリコン基板１００表面より比較的深い位置にイオンドーピングされたＢ11拡散領域とドレイン１１４とのＰＮ接合により形成されるので、ドレイン１１４に注入された電荷は、低抵抗のシリサイド層１３０表面を流れることが少なくなる。
【００６８】
さらには、図１に示す構造によれば、シリサイド層１３０とＰ31拡散領域とによりショートッキーダイオードが形成されるので、シリサイド層１３０表面を通過する電荷はより少なくなり、図１の位置Ａに電流集中が生ずることを防止できる。
【００６９】
この２つの理由により、コンタクト１１５と第２の素子分離領域１４０との間でシリサイド層１３０を部分的に除去するプロテクション工程を実施する必要はない。
【００７０】
このように、プロテクション工程を必要としない本実施の形態では、Ｐ31拡散領域は、好ましくはドレイン１１４よりも低濃度のＮ型不純物のドーピングにより形成でき、Ｂ11拡散領域はシリコン基板１００のＰ型ＷＥＬＬよりも高濃度のＰ型不純物をドーピングさせれば良い。より好ましくは、図４のＶ２＜Ｖ３＜Ｖ１の関係を確保できるように、Ｂ11拡散領域の不純物濃度が決定される。
【００７１】
（３）製造プロセスの説明
次に、図１に示す半導体装置の製造プロセスについて、図４〜図２２を参照して説明する。なお、図４〜図２２には、Ｎ型ＭＯＳトランジスタ１１０とその静電気保護回路及びＰ型ＭＯＳトランジスタ１８０を製造する工程が示されている。
【００７２】
まず、図４に示すように、シリコン基板１００にＬＯＣＯＳ法によって、トランジスタ素子を分離する第１の素子分離領域３００と、図１に示すＮ型ＭＯＳトランジスタ１１０のための２つの第２の素子分離領域１４０，１４２と、Ｐ型ＭＯＳトランジスタのための第２の素子分離領域２４０とをそれぞれ形成する。
【００７３】
次に、図５に示すように、一部の領域をレジスト３０２にて被覆してイオンドーピングを実施して、マスクされていない他の領域にＮ型ＷＥＬＬを形成する。
【００７４】
レジスト３０２の除去後に、図６に示す一部の領域をレジスト３０４にて被覆してインオドーピングを実施して、マスクされていない他の領域にＰ型ＷＥＬＬを形成する。
【００７５】
その後、レジスト３０４を除去し、図７に示すように、シリコン基板１００の全面に酸化膜３０６を形成し、さらに図８に示すように酸化膜３０６上にポリシリコン膜３０８を形成する。そして、図９に示すように、ポリシリコン膜３０８上にレジスト３１０をフォトリソグラフィ工程によりパターン形成した後、レジスト３１０をマスクにしてポリシリコン膜３０８をエッチングして、ゲート１１８，２１８をそれぞれ形成する。
【００７６】
次に、図１０に示すように、レジスト３１２をフォトリソグラフィ工程によりパターン形成した後、レジスト３１２とゲート１１８をマスクにしてＮ型不純物を低濃度で打ち込んで、Ｎ型拡散領域３１４を形成する。
【００７７】
レジスト３１２の除去後に、図１１に示すように、レジスト３１６をフォトリソグラフィ工程によりパターン形成し、レジスト３１６とゲート２１８をマスクにしてＰ型不純物を低濃度で打ち込んで、Ｐ型拡散領域３１８を形成する。
【００７８】
レジスト３１６の除去後に、図１２に示すように、ゲート１１８，２１８の側壁に側壁絶縁膜１２０を形成し、ゲート１１８，２１８及び側壁絶縁膜１２０をマスクにして酸化膜３０６をエッチングして、ゲート１１８，２１８及び側壁絶縁膜１２０の下層にゲート酸化膜１１７を残存させる。
【００７９】
次に、図１３に示すように、レジスト３２０をフォトリソグラフィ工程によりパターン形成した後、レジスト３２０、ゲート１１８及び側壁絶縁膜１２０をマスクにして、Ｎ型不純物を高濃度で打ち込む。この工程の実施により、図１に示すソース１１２，ドレイン１１４（コレクタ１５２）、エミッタ１５４と、Ｐ型ＭＯＳトランジスタ２００のＰストッパ拡散層として機能するＮ+拡散領域２５０とが、図１３に示すように形成される。
【００８０】
レジスト３２０の除去後に、図１４に示すように、レジスト３２２をフォトリソグラフィ工程によりパターン形成し、レジスト３２２、ゲート２１８及び側壁絶縁膜１２０をマスクにして不純物を高濃度で打ち込む。この工程の実施により、図１に示すベース１５６と、Ｐ型ＭＯＳトランジスタ２００のソース２１２、ドレイン２１４とが形成される。
【００８１】
レジスト３２２の除去後に、図１５に示すように、レジスト３２４をフォトリソグラフィ工程によりパターン形成し、それをマスクにしてＰ型及びＮ型不純物を打ち込む。Ｎ型不純物として質量数３１のリン（Ｐ）と、Ｐ型不純物として質量数１１のボロン（Ｂ）とがそれぞれ打ち込まれることで、図１に示すＰ31+拡散領域、Ｂ11+拡散領域が形成される。本実施の形態では、２種のイオンドーピングを実施するのに、レジスト３２４を共通マスクとして利用できる。
【００８２】
レジスト３２４の除去後に、シリコン基板１００の表面及びゲート１１８，２１８にて露出しているシリコン上に高融点金属例えばチタン（Ｔｉ）を形成してアニーリングすることで、図１６に示すようにチタンシリサイド層１３０が形成される。
【００８３】
次に、図１７に示すようにシリコン基板１００の全面に絶縁層３２６を形成し、さらに図１８に示すように、絶縁層３２６上にレジスト３２８を形成した後、フォトリソグラフィ工程の実施によりパターン化してマスクを形成してエッチングすることで、コンタクトホール３３０を形成する。
【００８４】
レジスト３２８の除去後に、図１９に示すように、コンタクトホール３３０に例えばタングステンを埋め込んでコンタクト３３２を形成する。
【００８５】
さらに、図２０に示すように、絶縁層３２６及びコンタクト３３２の上にアルミニウムなどの金属層３３４を形成する。そして、金属層３３４上にレジスト３３６を形成した後、図２１に示すように、レジスト３３６をフォトリソグラフィ工程の実施によりパターン化してマスクとし、金属層３３４をエッチングして金属配線層３３８Ａ〜３３８Ｇを形成する。
【００８６】
この後、レジスト３３６を除去して金属配線層３３８Ａ〜３３８ＧにＶＤＤ、ＧＮＤなどを配線することで、図２２の通り半導体装置が完成する。
【００８７】
ここで、図１５に示すイオンドーピング工程は、図１３、図１４のイオンドーピング工程に引き続いて実施できる点でスループットが向上するが、この方法に限定されるものではない。要は、図１５の工程は、ソース・ドレイン形成後であって、シリサイド層形成工程前に実施されればよい。また、Ｐ31拡散領域，Ｂ11拡散領域は必ずしも連続して形成されるものに限らず、マスクを共用しないのであれば、その工程実施時期を異ならせても良い。また、マスクを共用しない場合には、図１に示すＢ11拡散領域を、ドレイン１１４側のより狭い領域あるいはより広い領域に形成することもできる。また、Ｐ31拡散領域，Ｂ11拡散領域の代わりに、他の不純物イオンをドーピングし拡散領域を形成してもよい。
【００８８】
（第２の実施の形態）
図２３は、第２の実施の形態に係る半導体装置を示す断面図である。なお、図２３に示す部材のうち図１と同一部材については同一符号を付してある。
【００８９】
図２３に示すＭＯＳトランジスタ１１０の静電気保護回路は、Ｐ31拡散領域（第４の拡散領域）の上下に、第１のＢ11拡散領域（第５の拡散領域）と第２のＢ11拡散領域（第３の拡散領域）とを設けた点のみが、図１に示す静電気保護回路と異なっている。
【００９０】
図２３に示す静電気保護回路では、第１のＢ11拡散領域、Ｐ31拡散領域及び第２のＢ11拡散領域とでＰＮＰバイポーラトランジスタが形成される。従って、第１のＢ11拡散領域と接する位置にシリサイド層１３０が形成されていたとしても、ＰＮＰバイポーラトランジスタには電流が流れないので、シリサイド１３０を電流が流れることを確実に防止できる。
【００９１】
よって、コンタクト１１５と第２の素子分離領域１４０との間でシリサイド層１３０を部分的に除去するプロテクション工程を実施する必要性は、図１の構造より低くなる。
【００９２】
（第３の実施の形態）
図２４は、第３の実施の形態に係る半導体装置を示す断面図である。なお、図２４に示す部材のうち図１と同一部材については同一符号を付してある。
【００９３】
図２４に示すＭＯＳトランジスタ１１０の静電気保護回路には、図１に示すＰ31拡散領域が形成されず、ドレイン１１４と共にツェナーダイオード１６０を形成する Ｂ11拡散領域（第３の拡散領域）のみが設けられている。また、図２４では、第２の素子分離領域１４０の下層にＰストッパ拡散領域を形成してもよい。
【００９４】
この場合にも、図１の場合と同様にして、ＭＯＳトランジスタ１１０にてブレイクダウンが生ずる前に、ツェナーダイオード１６０にて電流を流して、ＮＰＮラテラルバイポーラトランジスタ１５０をオンさせて放電経路を確保できる。さらに、静電気に起因して比較的高い電圧が印加されたとしても、ツェナーダイオード１６０にてブレイクダウンを開始させて、ＮＰＮラテラルバイボーラトランジスタ１５０のコレクタ１５２とベース１５６との間のジャンクション耐圧を低下させることができる。
【００９５】
さらに、ツェナーダイオード１６０は、シリコン基板１００表面より比較的深い位置にイオンドーピングされたＢ11拡散領域とドレイン１１４とのＰＮ接合により形成されるので、ドレイン１１４に注入された電荷は、低抵抗のシリサイド層１３０表面を流れることが少なくなる。
【００９６】
ただし、図２４に示す構造によれば、図１のようにシリサイド層１３０とＰ31拡散領域とによりショートッキーダイオードが形成されることはない。もし、図２４に示すＡ点での電流集中の危険を回避するのであれば、コンタクト１１５と第２の素子分離領域１４０との間でシリサイド層を部分的に除去するプロテクション工程を実施しても良い。
【００９７】
（特性評価）
次に、本発明の第１〜第３の実施の形態に従って製造された半導体装置の静電気保護回路についての評価を、図２５〜図２７を参照して説明する。
【００９８】
図２５（Ａ）、図２６（Ａ）及び図２７（Ａ）はそれぞれ、第１〜第３の実施の形態に従って製造された半導体装置の断面図であり、その断面内の電流密度が示されている。また同図には、基板表面からの縦軸（深さ）距離と、パッド１７０からの横軸距離とが示されている。
【００９９】
図２５（Ａ）に示すＰ31拡散領域は質量数３１のリン（Ｐ）を７０ＫｅＶで打ち込んで形成され、Ｂ11拡散領域は質量数１１のボロン（Ｂ）を５０ＫｅＶで打ち込んで形成されている。
【０１００】
図２６（Ａ）に示すＢＦ2拡散領域は、図２３の第１のＢ11拡散領域に代わって形成されたもので、ＢＦ2を４０ＫｅＶで打ち込んで形成されている。Ｐ31拡散領域は質量数３１のリン（Ｐ）を１００ＫｅＶで打ち込んで形成され、Ｂ11拡散領域は質量数１１のボロン（Ｂ）を７０ＫｅＶで打ち込んで形成されている。
【０１０１】
図２７（Ａ）に示すＢ11拡散領域は質量数１１のボロン（Ｂ）を４０ＫｅＶで打ち込んで形成されている。
【０１０２】
図２５（Ｂ）、図２６（Ｂ）及び図２７（Ｂ）の特性図には、図２５（Ａ）、図２６（Ａ）及び図２７（Ａ）の各半導体装置の表面から距離０．０５μｍの深さ位置での電流密度（ｍＡ／μｍ2）が示されている。
【０１０３】
図２５（Ｂ）と図２７（Ｂ）との比較から分かるように、パッド１７０からの横軸距離が１．８μｍの位置での電流密度のピーク値は、第１の実施の形態の方が第３の実施の形態よりも約１／５に低減されていることが分かる。
【０１０４】
図２６（Ｂ）では、パッド１７０からの横軸距離が１．８μｍの位置ではＰＮＰバイポーラトランジスタが形成されるため、図２５（Ｂ）よりも電流密度は低く、その代わりにパッド１７０からの横軸距離が１．５μｍの位置で電流密度がピークとなっている。
【０１０５】
図２７（Ｂ）に示す電流密度のピーク値も、第２の素子分離領域１４０及びＢ11拡散領域のない従来技術と比較すれば十分低いものであるが、ここでの電流集中をより低減するために、上述した通りプロテクション工程を実施しても良い。
【０１０６】
（第４の実施の形態）
図２８は、本発明の第４の実施の形態に係る半導体装置を示す断面図である。なお、図２８に示す部材のうち図１と同一部材については同一符号を付してある。
【０１０７】
図２８に示す半導体装置ではプロテクション工程が実施されている。すなわち、コンタクト１１５と第２の素子分離領域１４０との間には、シリサイド層１３０が部分的に除去されている。さらに、図２８に示す半導体装置では、コレクタ１５２と第２の素子分離領域１４０との間であって、シリコン基板１００の表面側に、Ｂ11拡散領域が設けられている。そして、Ｂ11拡散領域とコレクタ１５２の表面には、シリサイド層１３０が形成されないようになっている。
【０１０８】
この第４の実施の形態でも、ＭＯＳトランジスタ１１０の静電気保護回路として、Ｂ11拡散領域（第３の拡散領域）とドレイン１１４とのＰ／Ｎ接合にてツェナーダイオード５００が形成される。また、図１の場合と同様に、コレクタ１５２、エミッタ１５４、ベース１５６（図２８では省略）及びＰ型ＷＥＬＬにて、ＮＰＮラテラルバイポーラトランジスタ１５０が形成される。なお、第２の素子分離領域１４０の下層には、図２４と同様にＰストッパ拡散領域４００が形成されている。
【０１０９】
この場合にも、図１の場合と同様にして、Ｎ型ＭＯＳトランジスタ１１０にてブレイクダウンが生ずる前に、ツェナーダイオード５００にて電流を流して、ＮＰＮラテラルバイポーラトランジスタ１５０をオンさせて放電経路を確保できる。さらに、静電気に起因して比較的高い電圧が印加されたとしても、ツェナーダイオード５００にてブレイクダウンを開始させて、ＮＰＮラテラルバイボーラトランジスタ１５０のコレクタ１５２とベース１５６との間のジャンクション耐圧を低下させることができる。
【０１１０】
ここで、ツェナーダイオード５００は、第１〜第３の実施の形態とは異なり、シリコン基板１００表面付近にイオンドーピングされたＢ11拡散領域とドレイン１１４（コレクタ１５２）とのＰＮ接合により形成されている。
【０１１１】
（第５の実施の形態）
図２９は、本発明をＰ型ＭＯＳトランジスタの静電気保護回路に適用した第５実施例に係る半導体装置の断面図である。
【０１１２】
図２９において、図１に示した基板と同じシリコン基板１００に形成されたＰ型ＭＯＳトランジスタ２００は、Ｐ+ソース２１２と、Ｐ+ドレイン２１４と、その間のＮ型ＷＥＬＬのチャネル２１６と、チャネル２１６とゲート酸化膜１１７を介して対向するゲート２１８とを有する。ゲート２１８の側壁には側壁絶縁膜１２０が形成されている。また、ソース２１２，ドレイン２１４及びゲート２１８上にはシリサイド層１３０が形成され、Ｐ型ＭＯＳトランジスタ２００はサリサイドトランジスタとして構成されている。
【０１１３】
図２９では、トランジスタ同士を分離する図示しない第１の素子分離領域の他に、第１の素子分離領域と同様にしてＬＯＣＯＳ法により形成される第２の素子分離領域２４０が設けられている。第２の素子分離領域２４０を介してソース２１２と分離されたＰ+拡散領域２２０が形成されている。そして図４にて、Ｐ+拡散領域２２０に接続されるコンタクト２２２がパッド２６０に接続された状態が図示されている。
【０１１４】
第２の素子分離領域２４０の下方には、抵抗として機能するＢ11+拡散領域が設けられている。
【０１１５】
図３０は、図２９にＰ型ＭＯＳトランジスタ２００及びＢ11+拡散領域を含む静電気保護回路の等価回路図を示している。
【０１１６】
図３０に示すＮＰＮラテラルバイポーラトランジスタ６００、ツェナーダイオード６１０及び抵抗６３０は、図１及び図２に示すＮＰＮラテラルバイポーラトランジスタ１５０、ツェナーダイオード１６０及び抵抗１９０とそれぞれ同一機能を有する。また、図３０では、Ｐ型ＭＯＳトランジスタ２００は、Ｂ11+拡散領域にて形成される抵抗６４０を介してパッド２６０に接続される。従って、この抵抗６４０の存在により、パッド２６０に静電気が印加されても、Ｐ型ＭＯＳトランジスタ２００が放電経路となって破壊されることを防止できる。
【０１１７】
図３０ではさらに、ＶＤＤ−ＶＳＳ間の保護回路として機能するＮＰＮラテラルバイポーラトランジスタ６５０、ツェナーダイオード６６０及び抵抗６７０が設けられている。
【０１１８】
このため、パッド２６０に印加された静電気は、上述した通りツェナーダイオード６１０のトリガによってＮＰＮラテラルバイポーラトランジスタ６００を経由してＶＳＳ側に一旦抜かれ、さらにＮＰＮラテラルバイポーラトランジスタ６５０を経由してＶＤＤ側に抜くことが可能となる。
【０１１９】
なお、図３０に示す抵抗６４０は、Ｐ型ＭＯＳトランジスタ２００のプルアップ動作に支障がないように大きな抵抗値とする必要はなく、しかも抵抗６４０の形成のために占有面積が大きくなることは高集積化の妨げになる。そこで、本実施の形態では、図２９に示すように素子分離領域の下方にＢ11+拡散領域を形成することで、抵抗６４０を形成している。また、このＢ+11拡散領域は、図１に示すＢ+11拡散領域（第３の拡散領域）と同一工程にて形成することができるため、製造工程が増えることもない。
【０１２０】
また図１では、Ｎ型ＭＯＳトランジスタ１１０のドレイン１１４と、ＮＰＮラテラルバイポーラトランジスタ１５０のコレクタ１５２を共通の拡散領域に形成したが、図２９に示すようにこれらが各々分離される構造であっても機能的には変わらない。
【０１２１】
（第６の実施の形態）
図３１は、本発明をＰ型ＭＯＳトランジスタの静電気保護回路に適用した第６の実施の形態に係る半導体装置の断面図である。図３１に示す部材のうち、図２９に示すＰ型ＭＯＳトランジスタの部材と同一の部材については同一符号を付してある。
【０１２２】
図３１に示すＭＯＳトランジスタ２００の静電気保護回路が、図２９に示すものと相違する点は、シリサイド層１３０とＢ11拡散領域との間に、Ｐ11拡散領域を追加した点である。
【０１２３】
こうすると、図２９の静電気保護回路の機能を実現できることに加えて、図１に示すＮ型ＭＯＳトランジスタ１１０の静電気保護回路と同様に、シリサイド層１３０とＰ31拡散領域とによりショートッキーダイオードが形成されるので、シリサイド層１３０表面を通過する電荷はより少なくなり、図３１の位置Ａに電流集中が生ずることを防止できる。
【０１２４】
この理由により、コンタクト２５２と第２の素子分離領域２４０との間でシリサイド層１３０を部分的に除去するプロテクション工程を実施する必要はない。
【０１２５】
なお、本発明は上述した各実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１２６】
上述した各実施形態ではいずれもＰ型半導体基板を使用した例であったが、Ｎ型半導体基板を使用しても同様に実施することができる。この場合、図１〜図３１に示すＮ型はＰ型に、Ｐ型はＮ型に置き換えて実施される。またこの場合、Ｐ型ＭＯＳトランジスタを保護するＰＮＰラテラルバイポーラトランジスタと、そのトリガーとして機能するツェナーダイオードが形成されることになる。
【０１２７】
さらに、トリプルウェル構造を有する半導体基板を用いれば、Ｎ型ＭＯＳトランジスタの保護回路として機能するＮＰＮラテラルバイポーラトランジスタと、Ｐ型ＭＯＳトランジスタの保護回路として機能するＰＮＰラテラルバイポーラトランジスタとを、共に同一の半導体基板上に形成することも可能となる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に係る半導体装置のＮ型ＭＯＳトランジスタ及びその静電気保護回路の構成を示す断面図である。
【図２】図１に示す半導体装置の等価回路図である。
【図３】図１及び図２に示すＭＯＳトランジスタとツェナーダイオードの電圧−電流特性を示す特性図である。
【図４】図１に示す半導体装置の第１の製造工程を示す断面図である。
【図５】図１に示す半導体装置の第２の製造工程を示す断面図である。
【図６】図１に示す半導体装置の第３の製造工程を示す断面図である。
【図７】図１に示す半導体装置の第４の製造工程を示す断面図である。
【図８】図１に示す半導体装置の第５の製造工程を示す断面図である。
【図９】図１に示す半導体装置の第６の製造工程を示す断面図である。
【図１０】図１に示す半導体装置の第７の製造工程を示す断面図である。
【図１１】図１に示す半導体装置の第８の製造工程を示す断面図である。
【図１２】図１に示す半導体装置の第９の製造工程を示す断面図である。
【図１３】図１に示す半導体装置の第１０の製造工程を示す断面図である。
【図１４】図１に示す半導体装置の第１１の製造工程を示す断面図である。
【図１５】図１に示す半導体装置の第１２の製造工程を示す断面図である。
【図１６】図１に示す半導体装置の第１３の製造工程を示す断面図である。
【図１７】図１に示す半導体装置の第１４の製造工程を示す断面図である。
【図１８】図１に示す半導体装置の第１５の製造工程を示す断面図である。
【図１９】図１に示す半導体装置の第１６の製造工程を示す断面図である。
【図２０】図１に示す半導体装置の第１７の製造工程を示す断面図である。
【図２１】図１に示す半導体装置の第１８の製造工程を示す断面図である。
【図２２】図４から図２１の工程を経て完成される半導体装置の断面図である。
【図２３】本発明の第２の実施の形態に係る半導体装置のＮ型ＭＯＳトランジスタ及びその静電気保護回路の構成を示す断面図である。
【図２４】本発明の第３の実施の形態に係る半導体装置のＮ型ＭＯＳトランジスタ及びその静電気保護回路の構成を示す断面図である。
【図２５】（Ａ）は本発明の第１の実施の形態に従って形成された半導体装置の断面図、（Ｂ）はその装置の深さ０．０５μｍにおける電流密度の位置依存性を示す特性図である。
【図２６】（Ａ）は本発明の第２の実施の形態に従って形成された半導体装置の断面図、（Ｂ）はその装置の深さ０．０５μｍにおける電流密度の位置依存性を示す特性図である。
【図２７】（Ａ）は本発明の第３の実施の形態に従って形成された半導体装置の断面図、（Ｂ）はその装置の深さ０．０５μｍにおける電流密度の位置依存性を示す特性図である。
【図２８】本発明の第４の実施の形態に係る半導体装置のＮ型ＭＯＳトランジスタ及びその静電気保護回路の構成を示す断面図である。
【図２９】本発明の第５の実施の形態に係る半導体装置のＰ型ＭＯＳトランジスタ及びその静電気保護回路の構成を示す断面図である。
【図３０】図２９に示すＰ型ＭＯＳトランジスタ及びその静電気保護回路の等価回路図である。
【図３１】本発明の第６の実施の形態に係る半導体装置のＰ型ＭＯＳトランジスタ及びその静電気保護回路の構成を示す断面図である。
【図３２】拡散層上にシリサイド層を有しない従来の場合の均一な放電の様子を模式的に示す模式図である。
【図３３】拡散層上にシリサイド層を有する従来の場合であって、ホットスポットに電流集中が生ずる放電の様子を模式的に示す模式図である。
【符号の説明】
１００  シリコン基板
１１０  Ｎ型ＭＯＳトランジスタ
１１２  ソース
１１４  ドレイン（第１の拡散領域）
１１５  コンタクト
１１６  チャネル
１１７  ゲート酸化膜
１１８  ゲート
１２０  側壁絶縁膜
１３０  シリサイド層
１４０，１４２  第２の素子分離領域
１５０  ＮＰＮラテラルバイポーラトランジスタ
１５２  コレクタ（第１の拡散領域）
１５４  エミッタ（第２の拡散領域）
１５６  ベースコンタクト
１５８，１５９，２５２  コンタクト
１６０  ツェナーダイオード
１７０，２６０  パッド
１８０  Ｐ型ＭＯＳトランジスタ
１９０  抵抗
２００  Ｐ型ＭＯＳトランジスタ
２１２  ソース
２１４  ドレイン
２１６  チャネル
２１８  ゲート
２４０  第２の素子分離領域
２５０  Ｐ+拡散領域
２７０  第１の放電経路
２７２  第２の放電経路
３００  第１の素子分離領域
３０２，３０４，３１０，３１２，３１６，３２０，３２２，３２４，３２８，
３３６  レジスト
３０６  酸化膜
３０８  ポリシリコン膜
３１４  Ｎ型拡散領域
３１８  Ｐ型拡散領域
３２６  絶縁層
３３０  コンタクトホール
３３２  コンタクト
３３４  金属層
３３８Ａ〜３３８Ｇ  配線層
４００  Ｐストッパ拡散領域
５００  ツェナーダイオード
６００，６５０  ＮＰＮラテラルバイポーラトランジスタ
６１０，６６０  ツェナーダイオード
６３０，６４０，６７０  抵抗
６８０  放電経路
【図１】
0003675303.tif 000002
【図２】
0003675303.tif 000003
【図３】
0003675303.tif 000004
【図４】
0003675303.tif 000005
【図５】
0003675303.tif 000006
【図６】
0003675303.tif 000007
【図７】
0003675303.tif 000008
【図８】
0003675303.tif 000009
【図９】
0003675303.tif 000010
【図１０】
0003675303.tif 000011
【図１１】
0003675303.tif 000012
【図１２】
0003675303.tif 000013
【図１３】
0003675303.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0003675303.tif 000019
【図１９】
0003675303.tif 000020
【図２０】
0003675303.tif 000021
【図２１】
0003675303.tif 000022
【図２２】
0003675303.tif 000023
【図２３】
0003675303.tif 000024
【図２４】
0003675303.tif 000025
【図２５】
0003675303.tif 000026
【図２６】
0003675303.tif 000027
【図２７】
0003675303.tif 000028
【図２８】
0003675303.tif 000029
【図２９】
0003675303.tif 000030
【図３０】
0003675303.tif 000031
【図３１】
0003675303.tif 000032
【図３２】
0003675303.tif 000033
【図３３】
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