(57)【特許請求の範囲】
【請求項１】
不揮発性メモリセルアレイとページバッファを含む不揮発性メモリ装置において、前記ページバッファは、
前記メモリセルアレイのビットラインに選択的に連結される感知ノードと、
前記感知ノードに選択的に連結される第１メインラッチノードと第２メインラッチノードを含むメインラッチ回路と、
前記第１及び第２メインラッチノードに選択的に連結されるラッチ入力ノードと、
第１及び第２キャッシュラッチノードを含むキャッシュラッチ回路と、
前記ラッチ入力ノードに前記第２キャッシュラッチノードを選択的に連結するスイッチ回路と、
前記ラッチ入力ノードと参照電位との間に連結された共有感知回路を含み、前記共有感知回路は前記感知ノードの電圧及び前記第１キャッシュラッチノードの電圧に応じて、前記ラッチ入力ノードを前記参照電位に選択的に連結する
ことを特徴とする不揮発性メモリ装置。
【請求項２】
前記共有感知回路は、
前記ラッチ入力ノード及び中間ノードとの間に並列で連結された第１及び第２トランジスタと、
前記中間ノード及び参照電位との間に並列で連結された第３及び第４トランジスタを含む
ことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項３】
前記第２トランジスタのゲートは前記第１キャッシュラッチノードに連結され、前記第３トランジスタのゲートは前記感知ノードに連結される
ことを特徴とする請求項２に記載の不揮発性メモリ装置。
【請求項４】
前記第１トランジスタのゲートはラッチ制御信号に連結され、前記第４トランジスタのゲートはダンプ制御信号に連結される
ことを特徴とする請求項３に記載の不揮発性メモリ装置。
【請求項５】
前記メモリ装置は最下位ビットＬＳＢプログラム過程及び最上位ビットＭＳＢプログラム過程を含むマルチレベルセルＭＬＣモードで動作し、
前記ＭＳＢプログラム過程は初期の読み出し動作を含み、
前記初期の読み出し動作は（ａ）前記スイッチ回路が初期感知制御信号に回答して前記第２キャッシュラッチノードを前記ラッチ入力ノードに連結し、（ｂ）前記第１トランジスタが前記ラッチ制御信号に回答してターンオンされ、（ｃ）第４トランジスタがダンプ制御信号に回答してターンオフされる
ことを特徴とする請求項４に記載の不揮発性メモリ装置。
【請求項６】
前記ＭＬＣモードで、前記不揮発性メモリセルは第１、第２、第３、第４の閾値電圧状態の中で少なくとも一つの状態で選択的にプログラムされ、
前記第１、第２、第３、第４閾値電圧状態はそれぞれデータ値“１１”、“１０”、“００”、“０１”を規定する
ことを特徴とする請求項５に記載の不揮発性メモリ装置。
【請求項７】
前記ＭＳＢプログラム過程は前記初期の読み出しの動作以後に、メモリセルがプログラムされるＭＳＢプログラムの実行動作及び前記プログラムされたメモリセルの閾値電圧が検証される少なくとも一度のＭＳＢ検証動作をさらに含む
ことを特徴とする請求項６に記載の不揮発性メモリ装置。
【請求項８】
前記少なくとも一度のＭＳＢ検証動作は“００”検証動作を含み、
前記“００”検証動作は（ａ）前記ラッチ制御信号及び前記ダンプ制御信号が前記第１及び第４トランジスタをターンオフさせ、（ｂ）前記スイッチ回路が前記第２キャッシュラッチノードと前記ラッチ入力ノードを遮断する
ことを特徴とする請求項７に記載の不揮発性メモリ装置。
【請求項９】
前記少なくとも一度のＭＳＢ検証動作は“０１”検証動作を含み、
前記“０１”検証動作は（ａ）前記ラッチ制御信号が前記第１トランジスタをターンオンさせ、（ｂ）前記ダンプ制御信号が前記第４トランジスタをターンオフさせ、（ｃ）前記スイッチ回路が前記第２キャッシュラッチノードと前記ラッチ入力ノードを遮断する
ことを特徴とする請求項８に記載の不揮発性メモリ装置。
【請求項１０】
前記メモリ装置はシングル（単一）レベルセルＳＬＣモード及びマルチレベルセルＭＬＣモードの両方で動作する
ことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１１】
前記ＳＬＣモードはプログラムデータが前記キャッシュラッチ回路にあらかじめローディング（事前ロード）されるＳＬＣプログラム過程を含む
ことを特徴とする請求項１０に記載の不揮発性メモリ装置。
【請求項１２】
前記ＭＬＣモードはＬＳＢプログラム過程と後に従うＭＳＢプログラム過程を有するＭＬＣプログラム動作を含む
ことを特徴とする請求項１１に記載の不揮発性メモリ装置。
【請求項１３】
前記ＭＳＢプログラム過程は初期読み出し動作を含み、
前記初期読み出しの動作は前記スイッチ回路が制御信号に回答して前記キャッシュラッチ回路を前記メインラッチ回路に連結し、共有感知回路は前記感知ノードの電圧に回答して前記メインラッチ回路を前記参照電位に選択的に連結する
ことを特徴とする請求項１２に記載の不揮発性メモリ装置。
【請求項１４】
前記ＭＳＢプログラム過程は前記初期の読み出し動作以後に、メモリセルをプログラムするＭＳＢプログラム実行動作及び前記プログラムされたメモリセルの前記閾値電圧を検証する検証動作をさらに含む
ことを特徴とする請求項１３に記載の不揮発性メモリ装置。
【請求項１５】
前記不揮発性メモリセルアレイはナンドタイプフラッシュメモリセルである
ことを特徴とする請求項１に記載の不揮発性メモリ装置。
【請求項１６】
不揮発性メモリセルアレイ及びページバッファを含み、前記ページバッファは、（ａ）前記メモリセルアレイのビットラインに選択的に連結される感知ノードと、（ｂ）前記感知ノードに選択的に連結される第１メインラッチノードと第２メインラッチノードと、（ｃ）前記第１及び第２メインラッチノードに選択的に連結されるラッチ入力ノード、（ｄ）第１及び第２キャッシュラッチノードを含むキャッシュラッチ回路と、（ｅ）前記ラッチ入力ノードに前記第２キャッシュラッチノードを選択的に連結するスイッチ回路と、（ｆ）前記ラッチ入力ノードと参照電位の間に連結された共有感知回路を含む不揮発性メモリ装置の動作方法において、
ＬＳＢプログラム過程及び後に従うＭＳＢプログラム過程を含むマルチレベルセルＭＬＣプログラム動作を実行する段階を含み、
前記ＭＳＢプログラム過程は（ａ）スイッチ回路が初期感知制御信号に回答して前記第２キャッシュラッチノードを前記ラッチ入力ノードに選択的に連結し、（ｂ）前記共有感知回路が前記感知ノードの電圧に回答して前記ラッチ入力ノードを前記参照電位に選択的に連結する初期読み出し動作を含む
ことを特徴とする不揮発性メモリ装置の動作方法。
【請求項１７】
前記ＭＳＢプログラム過程は前記初期の読み出し動作以後に、メモリセルをプログラムするＭＳＢプログラム実行過程及び前記プログラムされたメモリセルの閾値電圧を検証する少なくとも一度のＭＳＢ検証動作をさらに含む
ことを特徴とする請求項１６に記載の不揮発性メモリ装置の動作方法。
【請求項１８】
前記少なくとも一度のＭＳＢ検証動作は“００”検証動作を含み、
前記“００”検証動作は（ａ）前記スイッチ回路が前記初期の感知制御信号に回答して前記第２キャッシュラッチノードと前記ラッチ入力ノードを遮断し、（ｂ）前記共有感知回路が前記感知ノード及び第１キャッシュラッチノードの電圧に回答して前記ラッチ入力ノードを前記参照電位に選択的に連結する
ことを特徴とする請求項１７に記載の不揮発性メモリ装置の動作方法。
【請求項１９】
前記少なくとも一度のＭＳＢ検証動作は前記スイッチ回路が前記第２キャッシュラッチノードと前記ラッチ入力ノードを遮断する“０１”検証動作を含む
ことを特徴とする請求項１８に記載の不揮発性メモリ装置の動作方法。
【請求項２０】
ＳＬＣプログラム動作及びＳＬＣ読み動作を実行する段階をさらに含む
ことを特徴とする請求項１６に記載の不揮発性メモリ装置の動作方法。
【請求項２１】
前記ＳＬＣプログラム動作は前記キャッシュラッチにデータをプログラムする事前ロード動作を含む
ことを特徴とする請求項２０に記載の不揮発性メモリ装置の動作方法。
【請求項２２】
前記不揮発性メモリ装置はナンドタイプフラッシュメモリセルである
ことを特徴とする請求項１６に記載の不揮発性メモリ装置の動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体メモリ装置に係り、さらに具体的には不揮発性メモリ装置及び不揮発性メモリ装置の動作方法に関する。
【背景技術】
【０００２】
最近電気的にプログラム及び消去が可能な不揮発性メモリ装置に対する需要が増加している。このような装置は電源の無い状態でさえデータを貯蔵することができるということを少なくとも部分的に特徴としている。いわゆるフラッシュメモリは、デジタルカメラや、携帯電話、ＰＤＡ及びラップトップコンピュータなどの携帯用電子装置に特に広く使われている。ナンドフラッシュメモリのようなフラッシュメモリは相対的に少ない領域に多い量のデータを貯蔵することができる。
【０００３】
従来技術として、フラッシュメモリセルとフラッシュメモリ装置に対する基本的な動作原理が以下で紹介される。しかし、以下の説明は単に例示に過ぎなく、本発明の範囲を規定する、または制限することと理解されない。
【０００４】
フラッシュメモリセルの動作原理は図１Ａ乃至図１Ｃを参照して説明する。図１Ａはワードラインとビットラインとの間に連結されたフラッシュメモリセルトランジスタを示す図面である。図１Ｂはフラッシュメモリセルトランジスタの回路記号を示す図面であり、図１Ｃはフラッシュメモリセルトランジスタの閾値電圧特性を示す図面である。
【０００５】
図１Ａ乃至１Ｃを参照すると、フラッシュメモリセルトランジスタは基板３の表面に形成されたソース領域４とドレイン領域５を含む。この場合に、基板はＰタイプであり、ソース及びドレイン領域４、５はＮ＋タイプである。ゲートの構造はソースとドレイン領域４、５の間に限定されたチャンネル領域の上部に整列される。ゲート構造はフローティングゲート１と制御ゲート２を含む。図示しないが、トンネリング絶縁膜がフローティングゲート１及び基板Ｐ‐ｓｕｂの表面との間に挿入される。また、他の薄い酸化膜（図は制御絶縁物質）がフローティングゲート１及び制御ゲート２との間に挿入される。図面に図示したように、ドレイン電圧ＶｄはビットラインＢＬから供給され、制御ゲート電圧ＶｃｇはワードラインＷＬから供給され、ソース電圧Ｖｓは接地電圧のようなリファレンス電位に連結される。
【０００６】
フラッシュメモリセルトランジスタの閾値電圧（または電圧）はロジック値を決める。すなわち、単一レベルセル（Ｓｉｎｇｌｅ‐ｌｅｖｅｌ ｃｅｌｌ：ＳＬＣ）トランジスタの実施形態で、フラッシュメモリセルトランジスタが初期状態（いわゆる、“消去”状態）にある時、閾値電圧Ｖｔｈは図１Ｃに図示されたように相対的に低い。この状態で、セルトランジスタはロジック値“１”を有し、これは一般的なトランジスタ装置でオン状態に該当する。他の一方、セルトランジスタが“プログラム”状態ＰＧＭにあれば、閾値電圧Ｖｔｈは相対的に高い。このような高い閾値電圧の状態はロジック値“０”を有し、一般的なトランジスタのオフ状態に対応する。
【０００７】
セルトランジスタが初期状態からプログラム状態に変化（プログラム）されるためには、よく知られたＦ−Ｎ（Ｆｏｗｌｅｒ−ｎｏｒｄｈｅｉｍ）トンネリング過程が使われる。簡単に説明すれば、制御ゲート２と基板Ｐ‐ｓｕｂとの間に相対的に大きい正の電位差が発生し、基板の表面に位置したチャンネル内部の励起電子に力を加えてフローティングゲート１内部に捕獲されるようにする。これらの負に荷電された電子は基板上の制御ゲート２とチャンネルとの間の障壁として作用し、従って図1Ｃに図示されたようにセルトランジスタの閾値電圧が増加するようになる。セルトランジスタは制御ゲート２と基板Ｐ‐ｓｕｂの間に大きい陰の電位差が形成され、Ｆ‐Ｎトンネリングが起き、捕獲された電子がまたフローティングゲート１と基板との間の薄い酸化膜を通過したら、電子障壁が除去され、閾値電圧Ｖｔｈが減少する。従って、セルトランジスタはまた初めの状態に帰ることができる。
【０００８】
マルチ-レベルセルＭＬＣ不揮発性メモリは２ビット以上のデータを同時に貯蔵するようそれぞれのセルトランジスタを用いることを特徴とする。図２は２-ビットの不揮発性セルメモリの動作を説明するための図面である。多い数のフラッシュセルトランジスタの閾値電圧Ｖｔｈは一般的に鐘模様の曲線分布を示す。図２に図示された例で、セルトランジスタは第１乃至第４状態の四つの互いに異なる閾値電圧分布の中でいずれか一つの分布を示すことができる。四つの状態の中で一つの分布を示す閾値電圧を有するセルトランジスタは対応する２-ビットロジック値に割り当てられる。例えば、２-ビットロジック値は図２に図示されたように“１１”、“１０”、“００”、“０１”である。図２に図示された特定ビット割り当て（ａｓｓｉｇｎｍｅｎｔｓ）は一般的に“グレイーコーディング”と知られている。
【０００９】
上述したように、セルトランジスタの閾値電圧が普通のオン状態（すなわち、消去状態）でもっと高い状態の閾値電圧に増加した時、セルトランジスタが“プログラム”されたという。図２で、図表の最も左側に位置した閾値電圧分布（“１１”）は消去状態である。セルトランジスタの２-ビットプログラム動作では、二つの連続的なプログラム動作が進行される。すなわち、最下位ビットＬＳＢプログラムモードと最上位ビットＭＳＢプログラムモードである。
【００１０】
このようなＬＳＢ及びＭＳＢプログラムモードは以下図３-５を参照して説明する。
【００１１】
まず、セルトランジスタが初期に消去状態にある時を見れば、初期ロジック値は“１１”である（図２参照）。この実施例で、貯蔵されるデータの最下位ビットが“０”であれば、プログラム動作はセルトランジスタの閾値電圧を第１状態から第２状態に増加させるように進行される（図３参照）。一方に、貯蔵されるデータの最下位ビットが“１”であれば、ＬＳＢプログラムモードである間にはどんなプログラムド進行されない。ＬＳＢプログラムモード以後に、セルトランジスタは第１状態または第２状態にある。
【００１２】
次に、ＭＳＢプログラムモードでは貯蔵されるデータの最上位ビットが動作を指示する。図４はグレイ‐コーディングが適用される場合を示す。セルトランジスタが第１状態または第２状態にあるのか否かに関係なく、貯蔵されるデータの最上位ビットが“１”である場合にはＭＳＢプログラムモードでプログラム動作が行われない。一方に、貯蔵されるデータの最上位ビットが“０”の場合には、ＬＳＢプログラムモード以後にセルトランジスタが第１状態または第２状態にあるのか否かによってプログラム動作が行われる。これは図４の点線で表示されている。もし、貯蔵されるデータの最上位ビットが“０”である場合に、ＬＳＢプログラムモード以後にセルトランジスタが第１状態にあったら、セルトランジスタの閾値電圧を第１状態から第４状態に移すためのプログラム動作が実行される。一方に、貯蔵データの最上位ビットが“０”である場合に、セルトランジスタがＬＳＢプログラムモード以後に第２状態に存在したら、セルトランジスタの閾値電圧を第２状態から第３状態に移すためのプログラム動作が実行される。
【００１３】
図５は２進コーディングが適用された点を除外しては４と類似である。この場合に、第 １乃至第４閾値電圧状態はこのビット値である“１１”、“１０”、“０１”そして“００”を示す。即ち、セルトランジスタがＬＳＢプログラムモード以後に第１状態または第２状態であるのか否かに関係なく、貯蔵されるデータの最上位ビットが“１”であれば、どんなプログラム動作も実行されない。一方に、貯蔵されるデータの最上位ビットが“０”であれば、ＬＳＢプログラムモード以後にセルトランジスタが第１状態または第２状態であるのか否かによってプログラム動作が行われる。これは図５に点線に表示されている。貯蔵されるデータの最上位ビットが“０”である場合に、セルトランジスタがＬＳＢプログラムモード以後に第１状態に存在したら、セルトランジスタの閾値電圧を第１状態から第３状態に移すためのプログラム動作が実行される。一方に、貯蔵されるデータの最上位ビットが“０”である場合に、セルトランジスタがＬＳＢプログラムモード以後に第２ 状態に存在したら、セルトランジスタの閾値電圧を第２状態から第４状態に移すためのプログラムが進行される。
【００１４】
マルチ-ビットの不揮発性メモリの読み出し動作が次の図６及び７を参照して説明される。特に、図６はＬＳＢ読み出しモードで貯蔵されるデータの最下位ビットのロジック値が決まることを示す。ＬＳＢ読み出しモードは第１ＬＳＢ読み出し動作と条件部の第２ＬＳＢ読み出し動作を含む。第１ＬＳＢ読み出し動作で第１読み出し電圧Ｖｒｅａｄがセルトランジスタのワードラインに印加される。その結果、セルトランジスタがターンオンされたら、セルトランジスタは第１状態“１１”に存在する。セルトランジスタがオフ状態で残っていたら、第２読み出し電圧Ｖｒｅａｄ２をセルトランジスタのワードラインに印加する第２ＬＳＢ読み出し動作が実行される。ここで、第２ＬＳＢ読み出し動作でもセルトランジスタがオフ状態にあれば、セルトランジスタは第４状態（“０１”）に存在するのが確実になる。一方に、セルトランジスタが第２ＬＳＢ読み出し動作でオン状態になれば、貯蔵されるデータの最下位ビットは“０”である。しかし、貯蔵されるデータの最上位ビットはまだ知ることができない。
【００１５】
グレイ-コーディングの場合に、貯蔵されるデータの最上位ビットは一度の読み出し動作（ａ ｓｉｎｇｌｅ ｒｅａｄ ｏｐｅｒａｔｉｏｎ）によって分かる。これはセルトランジスタのワードラインに第３読み出し電圧Ｖｒｅａｄ３を印加する読み出し動作を示す図７に図示されている。もし、セルトランジスタがオンになれば、貯蔵されるデータの最上ビットは“１”である。セルトランジスタがオフ状態に止まっていたら、貯蔵されるデータの最上位ビットは“０”である。
【００１６】
上述したで分かるように、マルチ-ビット不揮発性メモリの多重ビット判別（ｄｅｔｅｃｔｉｏｎ）は単一-ビット不揮発性メモリの判別に比べて多少複雑である。個別的なセルトランジスタに多重ビットをプログラムし、読み出すための回路を開発してデザインすることに多くの努力が続いている。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００５−０３２４３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、個別的なセルトランジスタに多重ビットをプログラムして読み出す不揮発性メモリ装置及び不揮発性メモリ装置の動作方法を提供することにある。
【課題を解決するための手段】
【００１９】
上述したような本発明の目的を果たすための本発明の特徴によると、不揮発性メモリ装置はメモリセルアレイとページバッファを含む。ページバッファは前記メモリセルアレイのビットラインに選択的に連結される感知ノードと、前記感知ノードに選択的に連結される第１メインラッチと、第２メインラッチを含むメインラッチ回路と、前記第１及び第２ メインラッチノードに選択的に連結されるラッチ入力ノードを含む。ページバッファ回路はまた、第１及び第２キャッシュラッチノードを含むキャッシュラッチ回路と、前記ラッチ入力ノードに前記第２キャッシュラッチノードを選択的に連結するスィッチ回路と、前記ラッチ入力ノードと参照電位との間に連結された共有感知回路を含む。ここで、前記共有感知回路は前記感知ノードの電圧及び前記第１キャッシュラッチノードの電圧に回答して、前記ラッチ入力ノードを前記参照電位に選択的に連結する。
【００２０】
本発明の他の特徴によると、不揮発性メモリ装置のページバッファはメインラッチ回路、キャッシュラッチ回路と、共有感知回路を含む。共有感知回路は感知ノードとキャッシュラッチ回路の電圧に回答してメインラッチ回路を参照電位に選択的に連結する。
【００２１】
本発明のまた他の特徴によると、不揮発性メモリ装置の動作方法が提供される。前記不揮発性メモリ装置は不揮発性メモリセルアレイ及びページバッファを含み、前記ページバッファは、（ａ）前記メモリセルアレイのビットラインに選択的に連結される感知ノードと、（ｂ）前記感知ノードに選択的に連結されるメインラッチノードと第２メインラッチノードと、（ｃ）前記第１及び第２メインラッチノードに選択的に連結されるラッチ入力ノード、（ｄ）第１及び第２キャッシュラッチノードを含むキャッシュラッチ回路と、（ｅ）前記ラッチ入力ノードに前記第２キャッシュラッチノードを選択的に連結するスィッチ回路と、（ｆ）前記ラッチ入力回路と参照電位を間に連結された共有感知回路を含む。前記不揮発性メモリ装置の動作方法はＬＳＢプログラム過程及び後に従うＭＳＢプログラム過程を含むマルチレベルセルＭＬＣプログラム動作を実行する段階を含む。ここで、前記ＭＳＢプログラム過程は（ａ）スィッチ回路が初期感知制御信号に回答して前記第２開示ラッチノードを前記ラッチ入力ノードに選択的に連結し、（ｂ）前記共有感知回路が前記感知ノードの電圧に回答して前記ラッチ入力ノードを前記参照電位に選択的に連結する初期の読み出し動作を含む。
【００２２】
本発明の他の特徴によると、不揮発性メモリ装置の動作方法は感知ノード及びキャッシュラッチ回路の電圧に回答してメインラッチ回路を参照電位に選択的に連結する共有感知回路を使う段階を含む。
【発明の効果】
【００２３】
上述したように本発明によると、一つのページバッファ構造を利用して多様な機能を実行することができる。
【図面の簡単な説明】
【００２４】
【図１Ａ】不揮発性メモリセルの閾値電圧特性を示す概略図である。
【図１Ｂ】不揮発性メモリセルの回路記号の閾値電圧特性を示す概略図である。
【図１Ｃ】不揮発性メモリセルの閾値電圧特性を示す概略図である。
【図２】マルチ-ビット不揮発性メモリセルの閾値電圧分布状態を示す図面である。
【図３】マルチ-ビット不揮発性メモリセルのフローグラム動作を説明するための閾値電圧分布図である。
【図４】マルチ-ビット不揮発性メモリセルのフローグラム動作を説明するための閾値電圧分布図である。
【図５】マルチ-ビット不揮発性メモリセルのフローグラム動作を説明するための閾値電圧分布図である。
【図６】マルチ-ビット不揮発性メモリセルの読み出し動作を説明するための閾値電圧分布図である。
【図７】マルチ-ビット不揮発性メモリセルの読み出し動作を説明するための閾値電圧分布図である。
【図８】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置を示す概路図である。
【図９】本発明の一実施形態によって行デコーダとメモリアレイを示す概路図である。
【図１０】本発明の一実施形態によるマルチ-ビット不揮発性メモリ装置の閾値電圧分布図である。
【図１１】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置を示すブロック図である。
【図１２】本発明の一実施形態によってページバッファと関連回路を示すブロック図である。
【図１３】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでＬＳＢ読み出し動作を説明するための流れ図である。
【図１４】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでＬＳＢ読み出し動作を説明するための回路図である。
【図１５】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでＬＳＢ読み出し動作を説明するための回路図である。
【図１６】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでＬＳＢ読み出し動作を説明するための回路図である。
【図１７】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでＬＳＢ読み出し動作を説明するための回路図である。
【図１８】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでＬＳＢ読み出し動作を説明するための回路図である。
【図１９】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでＭＳＢ読み出し動作を説明するための流れ図である。
【図２０】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでＭＳＢ読み出し動作を説明するための回路図である。
【図２１】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでＬＳＢプログラム動作とＭＳＢプログラム動作をそれぞれ説明するための流れ図である。
【図２２】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでＬＳＢプログラム動作とＭＳＢプログラム動作をそれぞれ説明するための流れ図である。
【図２３】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでプログラム動作を説明するための回路図である。
【図２４】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでプログラム動作を説明するための回路図である。
【図２５】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでプログラム動作を説明するための回路図である。
【図２６】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでプログラム動作を説明するための回路図である。
【図２７】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＭＬＣモードでプログラム動作を説明するための回路図である。
【図２８】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＳＬＣモードで読み出し動作を説明するための回路図である。
【図２９】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置のＳＬＣモードでプログラム動作を説明するための回路図である。
【図３０】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置の動作を説明するためのタイミング図である。
【図３１】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置の動作を説明するためのタイミング図である。
【図３２】本発明の一実施形態によってマルチ-ビット不揮発性メモリ装置の動作を説明するためのタイミング図である。
【発明を実施するための形態】
【００２５】
以下本発明による実施形態を添付する図面を参照して詳しく説明する。しかし、本発明の実施形態は色々な形態で変形されることができ、本発明の範囲が下で詳述する実施形態によって限定されることと解釈されない。本発明の実施形態は当業者で平均的な知識を有する者に本発明をさらに完全に説明するために誇張されたことであり、図面上で同一な符号に表示された要素は同一な要素を意味する。
【００２６】
図８を参照すると、不揮発性半導体メモリ装置はメモリセルアレイＭＣＡＲＲ、ページバッファブロックＰＢＢ＜６３：０＞、第１及び第２グローバル入力ラインＧＤＩ、ｎＧＤＩ、グローバル出力ラインＧＤＯＵＴ、ｙアドレス信号ラインＹｐ＜７：０＞、Ｙｑ＜７：０＞、ラッチ信号ラインＬＣＨ＜７：０＞、そしてページバッファデコーダＤＥＣＢ＜６３：０＞を含む。
【００２７】
メモリセルアレイＭＣＡＲＲはマトリックス形態のメモリセルと、ワードラインＷＬ及びビットラインＢＬを含む。この実施形態で、メモリセルはナンドフラッシュメモリセルトランジスタである。
【００２８】
内部入力ラインＩＤＩ＜６３：０＞及びｎＩＤＩ＜６３：０＞、そして内部出力ラインＩＤＯＵＴ＜６３：０＞は、ｄｌのページバッファデコーダＤＥＣＢ＜６３：０＞と、対応するページバッファブロックＰＢＢ＜６３：０＞との間に連結される。
【００２９】
読み出しモード、プログラムモード、消去モードのような所定の動作区間の間、第１グローバル入力ラインＧＤＩと第２グローバル入力ラインｎＧＤＩは反対のロジック状態を有する入力及び制御データを伝送する。後に詳述するように、それぞれのページバッファデコーダＤＥＣＢ＜６３：０＞はデータＧＤＩ、ｎＧＤＩをyアドレスデータＹｐ＜７：０＞、Ｙｑ＜７：０＞と共にデコーディングして内部入力ラインＩＤＩ＜６３：０＞及び ｎＩＤＩ＜６３：０＞のデータを出力する。
【００３０】
また、ページバッファデコーダＤＥＣＢ＜６３：０＞それぞれは内部出力ラインＩＤＯＵＴ＜６３：０＞のデータに対応するデータをグローバル出力ラインＧＤＯＵＴに提供する。
【００３１】
図９は図８のマルチ-ビット不揮発性メモリ装置の単一ビットラインＢＬに連結された回路の概略的なブロック図である。図１１にはメモリセルアレイ１００（図８のメモリセルアレイＭＣＡＲＲの位置に対応する）と行デコーダ６００（図８に図示しない）が図示されている。
【００３２】
ナンドフラッシュメモリは直列連結されたフラッシュメモリセルトランジスタのストリングと複数の平行するストリングがフラッシュメモリのメモリブロックを形成する特徴を有する。それぞれのストリングはメモリブロックのビットラインＢＬに直列で連結された複数のフラッシュメモリセルトランジスタとメモリブロック内のセルトランジスタの行のそれぞれの制御ゲートに連結されたワードラインを含む。例えば、フラッシュメモリ装置はそれぞれのストリング内に１６または３２個のセルトランジスタを含み、それぞれのメモリブロックに４２２４個のストリング（Ｂ／Ｌ０ … Ｂ／Ｌ４２２３）を含む。
【００３３】
図９はそれぞれが偶数ビットラインＢＬｅまたは奇数ビットラインＢＬｏを通じてデータを貯蔵または出力する揃いのメモリセルＭＣストリングを示す。すなわち、本発明の一実施形態によると、それぞれのビットラインＢＬは偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏで構成される。このような偶数または奇数ビットラインに接続することに対しては以下で詳しく説明する。
【００３４】
個別的なストリングの両側の最後端にはストリング選択信号ＳＳＬとグラウンド選択信号ＧＳＬを入力される制御ゲートを有するストリング選択トランジスタが連結されている。一般的に、選択信号ＳＳＬとＧＳＬはセルトランジスタの読み出し及びプログラム動作に利用される。さらに、個別的なストリング両側の最後端にはそれぞれのメモリブロックのセルトランジスタストリングのソースライン電圧を設定するコモンソースラインＣＳＬが位置する。図示されたように、ワードライン信号ＷＬ＜ｎ：１＞及び選択信号ＳＳＬ、ＧＳＬは行アドレス信号ＲＡＤＤをデコーディングする行デコーダ６００から供給される。
【００３５】
図１０を見れば、本発明の一実施形態によるマルチ-ビットの不揮発性メモリの多様な状態を形成するセルトランジスタ閾値電圧分布が現われている。図１０に図示された電圧値はただし例示的なものである。
【００３６】
本発明の実施形態によると、それぞれのセルトランジスタに貯蔵されたロジック値は四つの閾値電圧分布の中で少なくとも一つに対応される。すなわち、図１０に図示されたように、本発明の一実施形態は四つの連続的な閾値電圧分布（すなわち、四つの他のデータ状態）に基づいて個別的に表示された１１、１０、００、０１ のような２-ビットロジック値に対するグレイ-コーディング方法を採択する。
【００３７】
この実施形態で、閾値電圧値は表１のようにそれぞれのデータ状態と関連される。
【００３８】
【表１】
0005383889.tif 000002
【００３９】
それぞれのデータ状態は第１データビット値と第２データビット値の組合で表現される。第１データビット値は最下位ビットＬＳＢデータ値であり、第２データビット値は最上位ビットＭＳＢデータ値である。このような表現は下の表２に記述されたことのようである。
【００４０】
【表２】
0005383889.tif 000003
【００４１】
表２に記述されたように、第１及び第４データ状態は同一な第１ビットデータ値（すなわち、“１”）を有し、第２及び第３データ状態は同一な第１ビットデータ値（すなわち、“０”）を有する。また、第１及び第２データ状態は同一な第２ビットデータ値（すなわち、“１”）を有し、第３及び第４データ状態は同一な第２ビットデータ値（すなわち、“０”）を有する。
【００４２】
また図１０を参照すると、第１、２、３読み出し電圧ＶＲ１、ＶＲ２、ＶＲ３はワードラインＷＬに印加されてセルトランジスタのデータ状態を決める。すなわち、２-ビット値の中でいずれかがセルトランジスタに貯蔵されるかを決める。読み出し電圧はデータ状態の閾値電圧分布の間の区間に設定される。本発明の実施形態で、読み出し電圧ＶＲ１、ＶＲ２、ＶＲ３はそれぞれ０Ｖ、１Ｖ、２Ｖである。
【００４３】
例えば、第３読み出し電圧VR３が選択されたメモリセルＭＣｓｅｌに連結されたワードラインＷＬ１に印加される場合の読み出し動作を仮定する。この場合に、選択されたメモリセルＭＣｓｅｌが“１１”、“１０”、または“００”のデータ状態でプログラムされたら、メモリセルＭＣｓｅｌは第３読み出し電圧ＶＲ３に回答してターンオンされ、対応するビットラインＢＬは接地電圧ＶＳＳで駆動される。逆に、メモリセルＭＣｓｅｌ“０１”のデータ状態でプログラムされたら、メモリセルＭＣｓｅｌはターンオフ状態を維持し、対応するビットラインＢＬは初期電圧状態を維持する。後にさらに詳しく説明するが、選択されたメモリセルＭＣｓｅｌに貯蔵されたデータ状態を決めるための読み出し動作モードで、読み出し電圧ＶＲ１、ＶＲ２、ＶＲ３は選択されたワードラインＷＬ１に選択的に印加される。
【００４４】
図１０には第１、２、３検証読み出し電圧（ｖｅｒｉｆｙ ｒｅａｄ ｖｏｌｔａｇｅ）ＶＦ１、ＶＦ２、ＶＦ３が図示されている。後に上述するが、第１及び第２ビットデータ値が選択されたメモリセルＭＣｓｅｌに正確にプログラムされたか否かを確認するための検証読み出し動作で、このような検証電圧が使われる。検証読み出し電圧ＶＦ１、ＶＦ２、ＶＦ３それぞれは第２乃至第４閾値電圧分布で最小閾値電圧値と類似の値で設定される。検証読み出し電圧ＶＦ１、ＶＦ２、ＶＦ３それぞれは約０.３Ｖ、１.３Ｖ、２.３Ｖである。
【００４５】
図１１は本発明の一実施形態によるマルチ-ビット不揮発性メモリ装置を示すブロック図である。マルチ-ビット不揮発性メモリ装置はマルチ-レベルセルＭＬＣモード及び単一-レベルセルＳＬＣモードでそれぞれ動作が可能である。
【００４６】
図１１を参照すると、参照符号１００及び６００はそれぞれメモリセルアレイと行デコーダを示し、図９を参照して説明したことと同一である。
【００４７】
図１１にはバイアス及び選択回路４００、メインラッチ２００、キャッチラッチ３００、スィッチ回路ＳＷ５００、感知部７００、プリチャージ８００、出力駆動部９００、そしてデコーダ１０００が図示されている。このような各の構成要素の回路構成が図１２に図示されている。
【００４８】
図１１及び図１２を参照すると、バイアス及び選択回路４００偶数ビットラインＢＬｅと奇数ビットラインＢＬｏを選択し、読み出し、プログラム、及び消去動作モードで偶数ビットラインＢＬｅと奇数ビットラインＢＬｏを適切な電圧で設定する役目をする。図１２に図示されたように、バイアス及び選択回路４００はゲートがハイレベルの偶数シールド制御信号ＳＨＬＤｅ＿ＶＤＤ及び奇数シールド制御信号ＳＨＬＤｏ＿ＶＤＤにそれぞれ連結された二つのトランジスタを含み、電源電圧ＶＤＤを偶数ビットラインＢＬｅ及び奇数ビットラインＢＬｏに選択的に供給する。同様に、ローレベルの偶数シールド制御信号ＳＨＬＤｅ＿ＶＤＤ及び奇数シールド制御信号ＳＨＬＤｏ＿ＶＤＤにそれぞれ連結されたゲートを有する二つのトランジスタを含んで接地電圧ＶＳＳを偶数及び奇数ビットラインＢＬｅ、ＢＬｏに選択的に供給する。また、偶数及び奇数ビットラインＢＬｅ、ＢＬｏを選択するのに使われる二つのトランジスタを含む。すなわち、二つのトランジスタは偶数及び奇数ビットラインＢＬｅ、ＢＬｏにそれぞれ連結され、それぞれのゲートが偶数ビットライン選択信号ＢＬＳＬＴｅと奇数ビットライン選択信号ＢＬＳＬＴｏに連結される。
【００４９】
また、図１２には感知ノード遮断（ｂｌｏｃｋｉｎｇ）信号ＳＯＢＬＫを入力されるトランジスタが図示されている。このトランジスタはバイアス及び選択回路４００とメインビットラインＢＬｍの接続を制御する。
【００５０】
前記制御信号ＳＨＬＤｅ＿ＶＤＤ、ＳＨＬＤｏ＿ＶＤＤ、ＢＬＳＬＴｅ、ＢＬＳＬＴｏ、及びＳＯＢＬＫは電源電圧ＶＤＤより高い高電圧ゲート信号である。
【００５１】
偶数ビットラインBLeと奇数ビットラインBLoの中で選択されないビットラインはインターフェースシールドラインの役目をする。しかし、本発明はこのような配列に制限されなく、単一ビットライン（すなわち、偶数及び奇数ビットラインＢＬｅ、ＢＬｏではなく）環境に適用されることもできる。
【００５２】
図１１及び１２において、ＮＳＥＮは感知ノードを示し、ビットラインＢＬｍの電圧レベルを反映する。図１２に図示されたように、感知ノードＮＳＥＮはビットライン遮断信号ＢＬＳＨＦに回答して動作する遮断トランジスタを通じてビットラインＢＬｍに選択的に結合される。ビットライン遮断トランジスタは低電圧ＮＭＯＳトランジスタである。
【００５３】
プリチャージ部８００は感知ノードＮＳＥＮを所定のプリチャージ電圧で充電する。この実施形態で、プリチャージ電圧は電源電圧ＶＤＤである。選択されたメモリセル ＭＣｓｅｌが“オンセル”の場合に、感知ノードＮＳＥＮの電圧レベルは接地電圧ＶＳＳに減少する。一方に、選択されたセルＭＣｓｅｌが“オフセル”の場合に、感知ノード ＮＳＥＮはメインラッチ２００及びキャッシュラッチ３００（後述する予定）によって電源電圧ＶＤＤを維持するまたは維持しないこともある。
【００５４】
プリチャージ部８００は電源電圧ＶＤＤに連結されたソース端及びプリチャージ信号ＬＯＡＤに連結されたゲートを有するＰＭＯＳトランジスタを含む。
【００５５】
出力駆動部９００はデコーダ１００の出力に回答してイネーブルされる。内部出力ラインＩＤＯＵＴはメインラッチノードＮＬＡＴＭに貯蔵されたメインラッチデータによって所定の出力駆動電圧で駆動される。内部出力ラインＩＤＯＵＴはメインラッチノードＮＬＡＴＭと内部データ信号ＤＩ、ｎＤＩから電気的に絶縁されている。従って、意図しなく、メインラッチノードＮＬＡＴＭが内部出力ラインＩＤＯＵＴにローディングされたデータによって駆動されることを防止する。
【００５６】
出力駆動部９００は出力駆動電圧と内部出力ラインＩＤＯＵＴの間に直列で連結された第１及び第２出力駆動トランジスタ２２０を含む。第１出力駆動トランジスタのゲートはメインラッチノードＮＬＡＴＭに連結され、第２出力駆動トランジスタのゲートはメインキャッシュ駆動信号ＤＩＯ＿Ｍ＜７：０＞に連結される。この場合に、出力駆動電圧は接地電圧ＶＳＳになる。
【００５７】
メインラッチノードＮＬＡＴＭがロジック“Ｈ”ある時、内部出力ラインＩＤＯＵＴはロジック“Ｈ”で遷移するデコーダ１０００の出力に回答して接地電圧ＶＳＳに駆動される。一方に、メインラッチノードＮＬＡＴＭがロジック“Ｌ”である時、第１出力駆動トランジスタはオフされる。この場合に、デコーダ１０００の出力電圧レベルがロジック“Ｈ”に変わるか否かに関係なく、内部出力ラインＩＤＯＵＴは高電圧状態を維持する。内部出力ラインＩＤＯＵＴの高電圧状態は電源電圧ＶＤＤである。
【００５８】
メインラッチ部２００及びキャッシュラッチ３００は第１及び第２伝送トランジスタのようなラッチ回路を含む。メインラッチ部２００の１及び第３伝送トランジスタはそれぞれのゲートにページバッファセット、リセット信号ＰＢＲＳＴ＜０：７＞とＰＢＳＥＴ＜０：７＞をそれぞれ入力される。キャッシュラッチ３００の第１及び第２伝送トランジスタはゲートに内部データ信号ＩＤＩ、ｎＩＤＩをそれぞれ入力される。また、メインラッチ駆動トランジスタは図１２に図示されたように連結され、メインラッチ駆動信号 ＤＩＯ＿Ｍ＜０：７＞に回答してメインラッチ２００を駆動する。一方に、キャッチラッチ駆動トランジスタはラッチ駆動信号ＤＩＯ＿Ｃ＜０：７＞に回答してキャッシュラッチ３００を駆動する。一般的に、メインラッチ駆動信号ＤＩＯ＿Ｍ＜０：７＞とキャッシュラッチ駆動信号ＤＩＯ＿Ｃ＜０：７＞はy-アドレス信号をデコーディングして生成する。
【００５９】
感知部７００はラッチ信号ＬＣＨ、ダンプ信号ＤＵＭＰ、感知ノードＮＳＥＮ、そしてキャッシュラッチ７００の制御によって動作する。例えば、感知部７００は、図示されたように、メインラッチ２００及び参照電位（接地電圧）との間に連結された四つのトランジスタを含む。後述するが、この回路はページバッファの共通感知及びダンプ部（ｃｏｍｍｏｎ ｓｅｎｓｅ ａｎｄ ｄｕｍｐ ｕｎｉｔ）の機能をする。
【００６０】
スィッチ部５００はメインラッチ部２００とキャッシュラッチ部３００の間に連結されたトランジスタを含む。このトランジスタは感知信号ＩＮＩＴ＿Ｓｅｎｓ＜０：７＞に回答して動作する。
【００６１】
デコーダ１０００はy-アドレス信号Ｙｐ＜７：０＞及びＹｑ＜０：７＞による二つの基本機能を有する。第一、デコーダ１０００は内部出力ラインＩＤＯＵＴのデータに対応する出力データを外部出力データラインＤａｔａＬｉｎｅに伝送することを制御する。このような伝送制御はイネーブル信号ｎＷＯＲＥｎａｂｌｅ及びｙ-アドレス信号Ｙｐ＜７：０＞及びＹｑ＜０：７＞によって出力駆動部９００に印加されたゲート電圧を発生することによって行われる。第二、ページバッファデコーダ１０００は入力データＤＩ、ｎＤＩに対応するデータを第１内部入力データＩＤＩ及び第２内部入力データｎＩＤＩにそれぞれデコーディングする。同様に、このようなデコーディングはアドレス信号Ｙｐ＜７：０＞及びＹｑ＜０：７＞によって行われる。図１２に図示された実施形態で、デコーダ１０００は図１２に図示されたように連結された二つのＮＯＲゲートと二つのＮＡＮＤゲートを含む。しかし、他のロジック構成要素の組合が可能することは自明である。
【００６２】
図１１及び１２のマルチ-レベル不揮発性メモリの動作に対する説明を以下続く。
【００６３】
第一で、ＭＬＣページバッファ動作モードでのＬＳＢ読み出し動作が図１３の流れ図及び図１４乃至１８の回路図、そして図３１のタイミング図を参照して説明する。
【００６４】
ＭＬＣページバッファ動作モードでのＬＳＢ読み出し動作は図１０の読み出し電圧ＶＲ１の第１感知動作及び後に従う図１０の読み出し電圧ＶＲ３の第２感知動作によって特徴される。図１４乃至１８それぞれは閾値電圧分布グラフを含む。ここで、“Ａ”は読み出し電圧ＶＲ１に対応し、“Ｂ”は読み出し電圧ＶＲ２に対応し、“Ｃ”は読み出し電圧 ＶＲ３に対応する。
【００６５】
図１３、１４、３１を参照すると、１３０１段階で、（メイン）ビットラインＢＬは放電され、ページバッファはリセットされる。一般的に、ページバッファリセット信号 ＰＢＲＳＴ及びメインラッチ駆動信号ＤＩＯ＿Ｍを活性化してページバッファをリセットする。従って、メインラッチノードＮＬＡＴＭはハイ（ＨＩＧＨ）になる。
【００６６】
次に、１３０２段階で、ビットラインは図１６に現われたように構成される。ここで、制御信号ＢＬＳＨＦは非活性化され、従って、メインビットラインを偶数ビットラインＢＬｅからシールド（遮断）する。
【００６７】
次に、１３０４段階で、図１７に図示されたように、感知及びラッチ動作は読み出し電圧“Ａ”（図１０のＶＲ１）によって実行される。制御信号ＢＬＳＨＦ、ページバッファセット信号ＰＢＳＥＴ、そしてラッチ信号ＬＣＨは活性化される。従って、感知ノードＮＬＡＴＭの状態によって、メインラッチ２００はプリセット状態を維持するまたは論理的にフリップ（ｆｌｉｐ）される。
【００６８】
１３０５、１３０６及び１３０７段階が上述した１３０１、１３０２、１３０３段階と同様な方法で実行される。しかし、第２プリチャージ段階１３０５はメインラッチをリセットする動作を含まない。また、１３０７段階の感知及びラッチ動作は読み出し電圧“Ｃ”（図１０のＶＲ３）を参照して行われる。１３０７段階は図１８に図示された読み出し電圧“Ｃ”の逆感知動作と同じである。制御信号ＢＬＳＬＴｅ、ＳＯＢＬＫ、ＢＬＳＨＦ、ページバッファリセット信号ＰＢＲＳＴ、ラッチ信号ＬＣＨは全て活性化される。従って、感知ノードＮＬＡＴＭの状態によって、メインラッチ２００はプリセット状態を維持するまたは論理的にフリップされる。
【００６９】
図１３の１３０８段階は１３０８段階の第２感知動作以後に発生する回復区間を示し、１３０９はメインラッチノードＮＬＡＴに現われるデータが外部データラインＤａｔａＬｉｎｅに出力されるデータ出力段階を示す。
【００７０】
以下、ＭＬＣページバッファ動作モードでのＭＳＢ読み出し動作が図１９の流れ図、図 ２０の回路図、図３２のタイミング図を参照して説明される。
【００７１】
ＭＬＣページバッファ動作モードでのＭＳＢ読み出し動作は図１０の読み出し電圧ＶＲ２での感知動作で特徴される。
【００７２】
図１９を参照すると、ＭＬＣページバッファ動作モードでのＭＳＢ読み出し動作はビットラインディスチャージ及びページバッファリセット段階１９０１、ビットラインプリチャージ段階１９０２、ビットライン形成（ｄｅｖｅｌｏｐｍｅｍｔ）段階１３０３、感知段階１９０４、回復段階１９０５、そしてデータ出力段階１９０６を含む。このような段階は読み出し電圧“Ｂ”（ＶＲ２）によって実行される感知段階１９０４を除外しては、図１３を参照して説明した同じ名称の段階と同一である。図１９に詳しく図示された事項は以下重複された説明であるから以下省略する。図２０の回路図は感知段階１９０４を示す。参照の便宜性のために、図１４乃至図１８それぞれは閾値電圧分布図を含む。ここで、“Ａ”は読み出し電圧ＶＲ１に対応し、“Ｂ”は読み出し電圧ＶＲ２に対応し、“Ｃ”は読み出し電圧ＶＲ３に対応する。制御信号ＢＬＳＬＴｅ、ＳＯＢＬＫ、ＢＬＳＨＦ、ページバッファリセット信号ＰＢＲＳＴ、ラッチ信号ＬＣＨは全て活性化される。従って、感知ノードＮＬＡＴＭの状態によって、メインラッチ２００はプリセット状態を維持するまたは論理的にフリップされる。
【００７３】
以下、ＭＬＣペイバッファ動作モードでのプログラム動作が図２１、２２の流れ図、図 ２３乃至２７の回路図、そして図３０のタイミング図を参照して説明される。
【００７４】
不揮発性メモリセルは少なくとも第１、第２、第３及び第４閾値電圧状態の中でいずれか一つで選択的にプログラムされる。第１、第２、第３、第４閾値電圧状態はそれぞれデータ値“１１”、“１０”、“００”、そして“０１”を有する。
【００７５】
ＭＬＣプログラム動作はＬＳＢプログラムと後に従うＭＳＢプログラム動作を含む。ＬＳＢプログラム動作は図２１の流れ図に図示され、ＭＳＢプログラム動作は図２２の流れ図に図示される。これら流れ図を比較したら、ＬＳＢ及びＭＳＢプログラム動作はＭＳＢプログラム動作の初期読み出し段階２２１１及び二重読み出し検証段階２２０９ａ及び ２２０９ｂを除外しては同一である。
【００７６】
特に、ＬＳＢプログラム動作はキャッシュラッチ（２１０１段階）、データローディング動作（２１０２段階)、メインラッチセッティング動作（２１０３段階）、データダンプ動作（２１０４段階)、そして高電圧（ＨＶ）活性化動作（２１０５段階）を含む。また、ＬＳＢプログラム動作はビットラインＢＬセットアップ動作（２１０６段階）、プログラム実行動作（２１０７段階)、回復区間（２１０８段階)、読み出し検証動作（２１０９段階）、そしてスキャン区間（２１１０段階）を含む。
【００７７】
図２２の流れ図、図３０のタイミング図、そして図２３乃至２７の回路図を参照してＭＳＢプログラム動作を詳述する。
【００７８】
２２０１段階で、キャッシュラッチ３００は開示ラッチ駆動信号ＤＩＯ＿Ｃの活性化及びデータ信号ＤＩに回答して設定される。これは図２４に図示されている。次に、２２０２段階で、データがキャッシュラッチ３００に図２３に図示されたようにロードされる。続いて、図３のタイミングドを参照すると、メインラッチが２１０３段階で設定され、２１０４段階でデータダンプ動作が実行される。
【００７９】
次に、２２１１段階で、初期読み出し動作が実行され、スィッチ装置５００が制御信号 ＩＮＩＴ＿Ｓｅｎｓに回答してキャッシュラッチ回路３００をメインラッチ回路２００の入力ノードに連結する。また、ラッチ制御信号がターンオンされ、ダンプ制御信号がターンオフされる。初期読み出し動作は図２５に図示される。
【００８０】
図３０を参照して、初期読み出し動作の後に、高電圧活性化動作が２１０５段階で実行され、ビットラインＢＬが２１０６段階でセットアップされ、目標メモリセルが２１０７ 段階でプログラムされる。プログラムは２１０８段階の回復区間に後に従って実行される。
【００８１】
次に、２２０９ａ及び２２０９ｂ段階で、第１及び第２読み出し検証動作が実行される。この実施形態で、第１読み出し検証動作は“００”検証動作で、ラッチ制御信号ＬＣＨがオフされ、ダンプ制御信号ＤＵＭＰがオンされる。また、スィッチ部５００はキャッシュラッチ回路３００をメインラッチ回路２００の入力ノードから分離する。第２読み出し検証は“０１”検証動作で、ラッチ制御信号ＬＣＨがオンされ、ダンプ制御信号DUMPがオフされる。また、スィッチ部５００はキャッシュラッチ回路３００をメインラッチ回路 ２００の入力ノードから分離する。第１及び第２読み出し検証動作は図２６及び２７にそれぞれ図示される。
【００８２】
２２１０段階はスキャン区間を現わし、第１及び第２読み出し検証動作の結果に基づいて目標メモリセルが適合にプログラムされたか否かを判断する。もし目標メモリセルが適切にプログラムされない場合には、プログラム動作はビットラインセット-アップ段階２２０６に戻って目標メモリセルが適切にプログラムされたことで検証される時が連続的なプロセスを進行する。
【００８３】
シングル-レベルセル（ＳＬＣ）モード動作が以下図２８及び２９を参照して詳述される。
【００８４】
図２８はＳＬＣ動作モードの読み出し動作を図示する。ＳＬＣモードの読み出し動作は上述したＭＬＣ動作モードのＭＳＢ読み出し動作と同一な方法で実行される。従って、ＳＬＣモードの読み出し動作に対する詳細な技術は省略される。
【００８５】
図２９はＳＬＣ動作モードのプログラム動作を示す。ＳＬＣプログラム動作はプログラムデータをキャッシュラッチ回路３００にあらかじめローディングする（事前ローディング）動作を進行することが特徴である。ロードパス（ｔｈｅ ｌｏａｄ ｐａｔｈ）は図２９に図示されたように共有された感知回路７００及びメインラッチ回路２００を通じて拡張される。プログラムデータをキャッシュラッチ３００にあらかじめローディングする動作はＳＬＣプログラム動作の動作速度を増加させる。
【００８６】
本発明は本発明の実施形態を通じて説明されたが、多様な変更及び変化が可能するのは当業者に自明である。また、本発明が上述した実施形態によって制限されなく、本発明の思想及び範囲は上の請求範囲によって決まる。
【符号の説明】
【００８７】
１００ メモリセルアレイ
２００ メインラッチ
３００ キャッチラッチ
４００ バイアス及び選択回路
５００ スィッチ回路
６００ 行デコーダ
７００ 感知部
８００ プリチャージ
９００ 出力駆動部
１０００ デコーダ
【図１Ａ】
0005383889.tif 000004
【図１Ｂ】
0005383889.tif 000005
【図１Ｃ】
0005383889.tif 000006
【図２】
0005383889.tif 000007
【図３】
0005383889.tif 000008
【図４】
0005383889.tif 000009
【図５】
0005383889.tif 000010
【図６】
0005383889.tif 000011
【図７】
0005383889.tif 000012
【図８】
0005383889.tif 000013
【図９】
0005383889.tif 000014
【図１０】
0005383889.tif 000015
【図１１】
0005383889.tif 000016
【図１２】
0005383889.tif 000017
【図１３】
0005383889.tif 000018
【図１４】
0005383889.tif 000019
【図１５】
0005383889.tif 000020
【図１６】
0005383889.tif 000021
【図１７】
0005383889.tif 000022
【図１８】
0005383889.tif 000023
【図１９】
0005383889.tif 000024
【図２０】
0005383889.tif 000025
【図２１】
0005383889.tif 000026
【図２２】
0005383889.tif 000027
【図２３】
0005383889.tif 000028
【図２４】
0005383889.tif 000029
【図２５】
0005383889.tif 000030
【図２６】
0005383889.tif 000031
【図２７】
0005383889.tif 000032
【図２８】
0005383889.tif 000033
【図２９】
0005383889.tif 000034
【図３０】
0005383889.tif 000035
【図３１】
0005383889.tif 000036
【図３２】
0005383889.tif 000037