(57)【特許請求の範囲】
【請求項１】
各々がビット線および反転ビット線を有し、並列配置された複数のビット線対と、
前記複数のビット線対に交差して配置され、データの読出時に所定の電位にされるワード線と、
前記複数のビット線対と前記ワード線との交点にそれぞれ配置され、各々が、交差するビット線対およびワード線に接続された複数のメモリセルとを備え、
各前記ビット線対に接続された前記メモリセルは、
第１および第２の電極を有し、その第１の電極が前記反転ビット線に接続されたキャパシタと、
前記ワード線の電位を受けるゲート電極を有し、前記第２の電極および前記ビット線の間に接続されたＭＯＳトランジスタとを含み、
前記複数のビット線対のそれぞれに対応して設けられ、各々が、対応するビット線対の電位差を検知し増幅するための複数のセンスアンプ手段をさらに備え、
前記複数のセンスアンプ手段の各々は、前記データの読出時に、対応する前記メモリセルがその読出のために選択された場合に、対応する前記ビット線対の電位をそのメモリセルにおいて前記ＭＯＳトランジスタが前記所定の電位に応答して導通することが可能になる前記第２の電極の電位を得る第１のレベルにし、対応する前記メモリセルがその読出のために選択されていない場合に、対応する前記ビット線対の電位を、そのメモリセルにおいて前記ＭＯＳトランジスタが前記所定の電位に応答して導通することが不可能になる前記第２の電極の電位を得る第２のレベルにする、半導体記憶装置。
【請求項２】
対応する前記メモリセルが読出のために選択された前記センスアンプ手段は、前記ワード線が前記所定の電位にされる前に、対応する前記ビット線対の電位を前記第１のレベルにする、請求項１記載の半導体記憶装置。
【請求項３】
対応する前記メモリセルが読出のために選択された前記センスアンプ手段は、前記ワード線が前記所定の電位にされた後に、対応する前記ビット線対の電位を前記第１のレベルにする、請求項１記載の半導体記憶装置。
【請求項４】
各々がビット線および反転ビット線を有し、並列配置された複数のビット線対と、
前記複数のビット線対に交差して配置され、データの読出時に選択的に所定の電位にされる複数のワード線と、
前記複数のビット線対と前記複数のワード線との交点にそれぞれ配置され、各々が、交差するビット線対およびワード線に接続された複数のメモリセルとを備え、
各前記ビット線対に接続された複数の前記メモリセルは、第１および第２のメモリセルを含み、
前記第１のメモリセルは、
第１および第２の電極を有し、その第１の電極が前記反転ビット線に接続された第１のキャパシタと、
第１の前記ワード線の電位を受ける第１のゲート電極を有し、前記第２の電極および前記ビット線の間に接続された第１のＭＯＳトランジスタとを含み、
前記第２のメモリセルは、
第３および第４の電極を有し、その第３の電極が前記ビット線に接続された第２のキャパシタと、
第２の前記ワード線の電位を受ける第２のゲート電極を有し、前記第４の電極および前記反転ビット線の間に接続された第２のＭＯＳトランジスタとを含み、
前記複数のビット線対のそれぞれに対応して設けられ、各々が、対応するビット線対の電位差を検知し増幅するための複数のセンスアンプ手段をさらに備え、
前記複数のセンスアンプ手段の各々は、前記データの読出時に、対応する前記第１および第２のメモリセルがその読出のために選択された場合に、対応する前記ビット線対の電位を、それらのメモリセルにおいて前記第１および第２のＭＯＳトランジスタが前記所定の電位に応答して導通することが可能になる前記第２および第４の電極の電位を得る第１のレベルにし、対応する前記第１および第２のメモリセルがその読出のために選択されていない場合に、対応する前記ビット線対の電位を、それらのメモリセルにおいて前記第１および第２のＭＯＳトランジスタが前記所定の電位に応答して導通することが不可能になる前記第２および第４の電極の電位を得る第２のレベルにする、半導体記憶装置。
【請求項５】
隣り合う２つの前記ビット線対において、一方のビット線対に接続された前記複数のメモリセルと、他方のビット線対に接続された前記複数のメモリセルとが、互いに異なる前記ワード線に接続された、請求項４記載の半導体記憶装置。
【請求項６】
前記複数のセンスアンプ手段の各々は、対応する前記ビット線対の延在方向の中央部に設けられ、
前記第１のメモリセルおよび前記第２のメモリセルが前記センスアンプ手段を挟んで配置され、
隣り合う前記ビット線対のそれぞれに対応する前記センスアンプ手段が、所定数の前記ワード線を挟んでその両側に配置された、請求項４記載の半導体記憶装置。
【請求項７】
各々が、ビット線および反転ビット線を有し、並列配置された複数のビット線対と、
前記複数のビット線対に交差して配置され、データの読出時に所定の電位にされるワード線と、
前記複数のビット線対と前記ワード線との交点にそれぞれ配置され、各々が、交差するビット線対およびワード線に接続された複数のメモリセルとを備え、
各前記ビット線対に接続された前記メモリセルは、
第１および第２の電極を有し、その第１の電極が前記反転ビット線に接続されたキャパシタと、
前記ワード線の電位を受けるゲート電極を有し、前記第２の電極および前記ビット線の間に接続されたＭＯＳトランジスタとを含み、
各々が、少なくとも２対の前記ビット線対に対応して設けられ、対応するそれらのビット線対の電位差を選択的に検知し増幅するための複数のセンスアンプ手段と、
前記複数のセンスアンプ手段のそれぞれに対応し、前記複数のビット線対と並列配置され、前記複数のセンスアンプ手段を選択的に動作させるために選択的に活性化される複数のセンスアンプ選択線とをさらに備え、
前記複数のセンスアンプ手段の各々は、対応するセンスアンプ選択線が活性化された場合に活性化され、
前記複数のビット線対のそれぞれに対応し、前記複数のビット線対と交差する方向に配置され、対応する前記ビット線対の電位を、それに対応する前記センスアンプ手段へ伝達させるために選択的に活性化される複数のビット線対選択線と、
前記複数のビット線対のそれぞれに対応して設けられ、前記複数のビット線対および前記センスアンプ手段の間にそれぞれ接続され、各々が、対応するビット線対選択線の電位を受け、対応するビット線対の電位を、それに対応する前記センスアンプ手段へ伝達するための複数のゲート手段とをさらに備え、
前記複数のセンスアンプ手段の各々は、前記データの読出時に、選択されたビット線対の電位を、そのメモリセルにおいて前記ＭＯＳトランジスタが前記所定の電位に応答して導通することが可能な前記第２の電極の電位を得る第１のレベルにし、選択されていないビット線対の電位を、そのメモリセルにおいて前記ＭＯＳトランジスタが前記所定の電位に応答して導通することが不可能になる前記第２の電極の電位を得る第２のレベルにする、半導体記憶装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体記憶装置に関し、特に、ＤＲＡＭのメモリセルアレイおよびその周辺回路に関する。
【０００２】
【従来の技術】
半導体記憶装置として、ＤＲＡＭ（ダイナミックランダムアクセスメモリ）が従来から用いられている。
図５５は、従来のＤＲＡＭの要部の構成を示す回路図である。この図５５においては、典型的なフォールデッドビット線（折り返しビット線）を有するＤＲＡＭの構成が示される。
図５５を参照して、このＤＲＡＭは、複数のメモリセル１０，１０，…、複数のワード線ＷＬ，ＷＬ，…、複数のビット線対ＢＬ，／ＢＬ，…、セルプレートＣＰ、複数のセンスアンプＳＡ０，ＳＡ０，…およびワードドライバ群ＷＤ０を含む。
【０００３】
複数のワード線ＷＬ，…は、並列配置される。複数のビット線対ＢＬ，／ＢＬ，…は、ワード線ＷＬと交差する方向に並んで配置される。各ビット線対は、ビット線ＢＬおよび反転ビット線／ＢＬを含む。それらのワード線ＷＬと、ビット線ＢＬおよび反転ビット線／ＢＬとの各交点にメモリセル１０が配置される。各メモリセル１０は、交差するワード線と、ビット線ＢＬまたは反転ビット線／ＢＬとに接続される。
各メモリセル１０は、ＮチャネルＭＯＳトランジスタ１０Ｔおよびキャパシタ１０Ｃを含む。各メモリセル１０においては、対応するビット線ＢＬまたは反転ビット線／ＢＬと、セルプレートＳＰとの間にトランジスタ１０Ｔおよびキャパシタ１０Ｃが直列に接続される。そのトランジスタ１０Ｔは、ゲート電極が対応するワード線ＷＬに接続される。
【０００４】
このような各メモリセル１０においては、トランジスタ１０Ｔと、キャパシタ１０Ｃとの間の記憶ノードＮ１０に、ＨレベルまたはＬレベルの１ビットのデータがキャパシタ１０Ｃの電荷として保持される。また、セルプレートＣＰは、すべてのメモリセル１０，…の共通のノードであり、その電位が所定の電位に固定される。
ワードドライバ群ＷＤ０は、複数のワードドライバを有し、ワード線ＷＬ，…を選択的に活性化する。このように活性化されたワード線ＷＬに接続されたメモリセル１０から、対応するビット線ＢＬまたは反転ビット線／ＢＬに記憶ノードＮ１０に保持された電荷が読出される。各センスアンプＳＡ０に１対のビット線対ＢＬ，／ＢＬが接続される。各センスアンプＳＡ０は、対応するビット線対ＢＬ，／ＢＬ間に生じた電位差を検知し増幅する。
【０００５】
次に、図５５のＤＲＡＭにおけるデータの読出動作を説明する。図５６は、図５５のＤＲＡＭの読出動作時の各部の動作波形を示すタイミングチャートである。
その読出動作の初期状態は、次のとおりである。すなわち、記憶ノードＮ１０に、電源電位Ｖｃｃのレベルに相当するＨレベルのデータが保持されており、ビット線対ＢＬ，／ＢＬが、１／２Ｖｃｃの電位にイコライズされている。
図５６を参照して、時刻ｔ０で、ワード線ＷＬが接地電位ＧＮＤから所定の昇圧電位Ｖｐｐまで昇圧される。ここで、昇圧電位Ｖｐｐは、トランジスタ１０Ｔのしきい値電圧をＶｔｈとした場合、Ｖｃｃ＋Ｖｔｈ以上の電位である。このようにワード線ＷＬが昇圧されると、記憶ノードＮ１０に保持されていた電荷が、たとえばビット線ＢＬに伝達される。それにより、ビット線対ＢＬ，／ＢＬ間に微小な電位差ΔＶが生じる。その後、時刻ｔ１で、その電位差ΔＶが、センスアンプＳＡ０によって増幅される。
【０００６】
このように、１本のワード線ＷＬに接続されるすべてのメモリセル１０に保持された電荷が、対応するビット線ＢＬまたは反転ビット線／ＢＬに一旦読出される。そして、その後、センスアンプＳＡ０によってビット線対ＢＬ，／ＢＬに生じた電位差ΔＶが増幅されることになる。さらに、このように読出されたデータは、記憶ノードＮ１０にリストアされる。
【０００７】
【発明が解決しようとする課題】
しかし、前述したような従来のＤＲＡＭにおいては、解決すべき多くの問題点があった。それらの問題点を以下に説明する。
まず、第１の問題点について説明する。前述した動作から明らかなように、従来のＤＲＡＭでは、１本のワード線ＷＬを昇圧することによって、そのワード線ＷＬに接続されたすべてのメモリセル１０，…に保持された電荷が、対応するビット線対ＢＬ，／ＢＬに読出される。すなわち、すべてのビット線対ＢＬ，／ＢＬ，…に電荷が読出されることになる。
したがって、ＤＲＡＭでは、そのように電荷が読出されたすべてのビット線対ＢＬ，／ＢＬ，…の電位差を、対応するすべてのセンスアンプＳＡ０，…によって増幅する必要がある。
【０００８】
このため、１つのメモリセルにアクセスする場合には、そのアクセスの対象となるメモリセル１０が含まれるメモリセルアレイ内のすべてのビット線対ＢＬ，／ＢＬ，…およびそれらに接続されたすべてのセンスアンプＳＡ０，…を活性化する必要がある。
したがって、従来のＤＲＡＭでは、アクセスの対象となるメモリセル１０が含まれるメモリセルアレイ内のすべてのビット線ＢＬまたは反転ビット線／ＢＬを、１／２ＶｃｃのレベルからＶｃｃのレベルへ充電するか、または１／２ＶｃｃのレベルからＧＮＤのレベルへ放電する必要がある。このため、従来のＤＲＡＭでは、読出動作時に消費する電力の大半を無駄に消費している。
具体例を挙げると次のとおりである。ここで、最も一般的な６４ＭビットのクラスのＤＲＡＭにおいて、１本のワード線ＷＬに２０４８本のビット線ＢＬと、２０４８本の反転ビット線／ＢＬが接続されている場合を仮定する。
【０００９】
その場合には、１本のワード線ＷＬに接続される多数のメモリセル１０，…のうちで、アクセスするメモリセル１０が１つであった場合には、実に、２０４７本ずつのビット線ＢＬおよび反転ビット線／ＢＬを充放電するための電荷が無駄に消費される。このように、従来のＤＲＡＭでは、無駄な消費電力が多いという問題があった。
次に、第２の問題点を説明する。前述したように、従来のＤＲＡＭでは、１本のワード線ＷＬを昇圧したことに応答して、すべてのビット線対ＢＬ，／ＢＬ，…に生じた電位差ΔＶを増幅する必要がある。したがって、すべてのビット線対ＢＬ，／ＢＬ，…のそれぞれに対応してセンスアンプＳＡ０を設ける必要がある。
【００１０】
また、一般的に、ビット線のレイアウトピッチは、メモリセルの縮小化に伴いＤＲＡＭの世代ごとに縮小化されていく。しかし、そのように縮小化されるレイアウトピッチに合わせてセンスアンプを適切にレイアウトすることが困難になってきている。
したがって、図５５に示されたような従来のメモリセルアレイの構成では、ＤＲＡＭの大容量化が進められると、センスアンプを適切にレイアウトすることが困難になるという問題があった。
そのような問題に対して、センスアンプのレイアウトのピッチを緩和し得る構成が考えられている。図５７は、センスアンプピッチを緩和し得る従来のＤＲＡＭの構成を示すブロック図である。図５７を参照して、このＤＲＡＭでは、２つのセンスアンプＳＡ０およびＳＡ０がビット線対ＢＬ，／ＢＬの延在方向に並んで配置される。このようにすれば、ビット線のピッチに対応してセンスアンプを配置することができる。
【００１１】
しかし、このようにセンスアンプを配置する場合には次のような不都合が生じる。すなわち、ビット線対ＢＬ，／ＢＬの延在方向にセンスアンプＳＡ０およびＳＡ０を並べて配置するため、センスアンプのレイアウト領域の幅Ｌが増大し、それに伴ってメモリチップ内でメモリセルアレイが占める面積率が相対的に低下する。
そのような構成は、ＤＲＡＭの大容量化と矛盾する。したがって、ＤＲＡＭの大容量化に対応できるように、センスアンプのレイアウトピッチを緩和することが必要である。
次に、第３の問題点について説明する。ＤＲＡＭの大容量化が進むにつれてメモリセル１０のサイズが縮小化され、かつ、ワード線ＷＬのピッチが狭くされる。このため、そのような大容量化に従って、ワード線ＷＬの狭いピッチに対応してワードドライバをレイアウトすることが困難になってきている。
【００１２】
さらに、そのような大容量化に従って、ワード線ＷＬの幅が細くされ、かつ、メモリセルアレイの面積の増大に対応してワード線ＷＬの長さが増大する。このため、ＤＲＡＭの大容量化に従って、ワード線ＷＬの抵抗が増大するので、メモリセルへのアクセスが遅延するという問題が生じる。
前述したような従来のＤＲＡＭにおけるメモリセルアレイの構成では、大容量化に対応して、ワードドライバおよびワード線を適切にレイアウトすることが困難である。したがって、ＤＲＡＭの大容量化に対応することができる構成が必要である。
次に、第４の問題点について説明する。メモリセルの微細化およびＤＲＡＭの低消費電力化がともに進むに従って、ＤＲＡＭの電源電位が低電位化される。従来のメモリセルアレイの構造では、メモリセル１０からビット線対ＢＬ，／ＢＬへの電荷の読出による生じる電位差ΔＶは、セル容量をＣｓ、ビット線容量をＣｂ、電源電位をＶｃｃとした場合、ΔＶ＝（１／２）×Ｃｓ／（Ｃｂ＋Ｃｓ）×Ｖｃｃで表わされる。したがって、電位差ΔＶは、電源電位Ｖｃｃの低下に比例して減少する。
【００１３】
このため、電源電位が低電位化されると、安定なメモリ動作を損なう危険がある。したがって、電源電位が低電位化された場合においても、安定なメモリ動作を実現できる電位差ΔＶを得る必要がある。
次に、第５の問題点について説明する。前述したように、ＤＲＡＭの電源電位は、低電位化されてきている。したがって、メモリセル１０に保持される電荷量は、従来よりも減少している。このような電荷量の減少は、電位差ΔＶを減少させるほか、リフレッシュおよびソフトエラーのそれぞれに関して直接的に影響する。
まず、電源電位の低電位化がリフレッシュに与える影響について説明する。ＤＲＡＭのメモリセル１０では、特にＨレベルのデータを保持している場合に、トランジスタ１０Ｔのサブスレショルドリークと、トランジスタＴ１０のドレイン電極を形成する拡散領域下の接合面におけるジャンクションリークとによって、記憶ノードＮ１０に保持された電荷が減少する。
【００１４】
Ｈレベルのデータを保持している場合、当初は、記憶ノードＮ１０の電位がＶｃｃのレベルにあるが、前述したようなリークによってその電位のレベルが徐々に低下する。記憶ノードＮ１０の電位が１／２Ｖｃｃ以下になると、対応するビット線対ＢＬ，／ＢＬに生じる電位差ΔＶが負の値となり、Ｌレベルのデータが読出されることになる。
したがって、ＤＲＡＭでは、そのように誤ったデータが読出される以前に、メモリセル１０にＨレベルのデータを再び書込む必要がある。すなわち、そのような場合には、リフレッシュ動作を行なう必要がある。
前述したように、電源電位が低電位化されると、メモリセル１０に書込まれるＨレベルのデータに対応する電位が低下するので、Ｈレベルに対応してメモリセル１０に保持される電荷（１／２・Ｖｃｃ・Ｃｓ）が減少する。
【００１５】
このため、メモリセル１０において、Ｈレベルに対応する記憶ノードＮ１０の電位が１／２Ｖｃｃ以下となる時間が短くなる。したがって、電源電位が低電位化されると、より頻繁にリフレッシュ動作を行なう必要がある。
しかし、そのようにリフレッシュ動作を頻繁に行なうと、動作において、リフレッシュ動作に要する時間の増大に反して、書込動作および読出動作に割当てられる時間が少なくなる。このため、そのような場合には、データを保持するための電流が増大されるという問題がある。
次に、第５の問題点に関連するソフトエラーの問題について説明する。ソフトエラーとは、ＤＲＡＭのデバイスの外部または内部から放出されるα線によって、メモリセル１０に保持されたデータが破壊されることである。
【００１６】
メモリセル１０がＨレベルの電荷を保持した場合において、保持された電荷は、１／２・Ｖｃｃ・Ｃｓで表わされるが、ソフトエラーに対する耐性は、そのような保持された電荷量の減少に伴って低下する。
したがって、電源電位が低電位化された場合には、メモリセルに保持する電荷量を少なくしないようにする何らかの対策を講じる必要がある。
次に、第６の問題点について説明する。ＤＲＡＭでは、一般的に、ワード線ＷＬの昇圧電位等に用いるために、電源電位Ｖｃｃよりも高いレベルの内部電位である昇圧電位Ｖｐｐを使用している。
この昇圧電位Ｖｐｐを使用することは、メモリセル１０の電荷を効率的に読出すために有効であるが、その反面、電源電位Ｖｃｃ以上の電位を発生する必要があるため、エネルギ効率が悪く、ＤＲＡＭの低消費電力化に適していない。
【００１７】
また、その場合は、複数種類のレベルの電源電位を必要とするために、とくにワードドライバ等の昇圧電位Ｖｐｐを使用する回路が複雑化する。このため、昇圧電位Ｖｐｐを使用することは、前述した第３の問題で述べたワード線ピッチの問題と関連して、ＤＲＡＭの大容量化に不利である。
したがって、低消費電力化を目指すデバイスまたは次の世代の大容量化を目指すデバイスでは、なるべく昇圧電位Ｖｐｐを用いないようなアーキテクチャを採用するこが望ましい。
次に、第７の問題点について説明する。ＤＲＡＭでは、大容量化に伴って、ワード線ＷＬおよびビット線対ＢＬ，／ＢＬは、その数が増大するとともに微細化が進められる。したがって、そのようなＤＲＡＭでは、不良が生じたワード線、不良が生じたビット線およびセルプレートの相互間でショートが多発する傾向がある。
【００１８】
ワード線およびビット線の不良は、スペアのワード線およびビット線をそれぞれ使用することにより救済できる。しかし、そのような救済を行なっても、前述のようなショートによるリーク電流の増大を抑制することはできない。したがって、次の世代の大容量化を目指したデバイスでは、メモリセルアレイ内のショートによるリーク電流の増大を抑えるようなアーキテクチャを採用することが必要である。
この発明の主な目的は、大容量化に適した構成のＤＲＡＭを提供することである。
この発明の他の目的は、ＤＲＡＭの消費電力を低減することである。
この発明のさらに他の目的は、センスアンプのレイアウトピッチを緩和することである。
【００１９】
この発明のさらに他の目的は、ワード線のレイアウトピッチを緩和することである。
この発明のさらに他の目的は、ワード線の電気抵抗を低減することである。
この発明のさらに他の目的は、メモリセルアレイからビット線対に読出される電位差を増大することである。
この発明のさらに他の目的は、メモリセルに保持される電荷量を増大することである。
この発明のさらに他の目的は、ワード線を活性化する際に、昇圧電位を用いないようにすることである。
この発明のさらに他の目的は、メモリセルアレイ内でのショートによるリーク電流を抑制することである。
【００２２】
【課題を解決するための手段】
請求項１に記載の本発明は、半導体記憶装置であって、複数のビット線対、ワード線、複数のメモリセルおよび複数のセンスアンプ手段を備える。
複数のビット線対は、各々がビット線および反転ビット線を有し、並列配置される。ワード線は、複数のビット線対に交差して配置され、データの読出時に所定の電位にされる。
【００２３】
複数のメモリセルは、複数のビット線対と、ワード線との交点にそれぞれ配置され、各々が、交差するビット線対およびワード線に接続される。各ビット線対に接続されたメモリセルは、第１および第２の電極を有し、その第１の電極が反転ビット線に接続されたキャパシタと、ワード線の電位を受けるゲート電極を有し、第２の電極およびビット線の間に接続されるＭＯＳトランジスタとを含む。複数のセンスアンプ手段は、複数のビット線対のそれぞれに対応して設けられ、各々が、対応するビット線対の電位差を検知し増幅するためのものである。
その複数のセンスアンプ手段の各々は、データの読出時に、対応するメモリセルがその読出のために選択された場合に、対応するビット線対の電位を、そのメモリセルにおいてＭＯＳトランジスタが所定の電位に応答して導通することが可能になる第２の電極の電位を得る第１のレベルにし、対応するメモリセルがその読出のために選択されていない場合に、対応するビット線対の電位を、そのメモリセルにおいてＭＯＳトランジスタが所定の電位に応答して導通することが不可能になる第２の電極の電位を得る第２のレベルにする。
【００２４】
請求項２に記載の本発明は、請求項１に記載の発明において、対応するメモリセルが読出のために選択されたセンスアンプ手段が、ワード線が所定の電位にされる前に、対応するビット線対の電位を第１のレベルにすることを特徴とする。
請求項３に記載の本発明は、請求項１に記載の発明において、対応するメモリセルが読出のために選択されたセンスアンプ手段が、ワード線が所定の電位にされた後に、対応するビット線対の電位を第１のレベルにすることを特徴とする。
請求項４に記載の本発明は、半導体記憶装置であって、複数のビット線対、複数のワード線、複数のメモリセルおよび複数のセンスアンプ手段を備える。
複数のビット線対は、各々がビット線および反転ビット線を有し、並列配置される。複数のワード線は、複数のビット線対に交差して配置され、データの読出時に選択的に所定の電位にされる。
【００２５】
複数のメモリセルは、複数のビット線対と、複数のワード線との交点にそれぞれ配置され、各々が、交差するビット線対およびワード線に接続される。各ビット線対に接続された複数のメモリセルは、第１および第２のメモリセルを含む。
第１のメモリセルは、第１および第２の電極を有し、その第１の電極が反転ビット線に接続された第１のキャパシタと、第１のワード線の電位を受ける第１のゲート電極を有し、第２の電極およびビット線の間に接続された第１のＭＯＳトランジスタとを含む。
第２のメモリセルは、第３および第４の電極を有し、その第３の電極がビット線に接続された第２のキャパシタと、第２のワード線の電位を受ける第２のゲート電極を有し、第４の電極および反転ビット線の間に接続された第２のＭＯＳトランジスタとを含む。
【００２６】
複数のセンスアンプ手段は、複数のビット線対のそれぞれに対応して設けられ、各々が、対応するビット線対の電位差を検知し増幅するためのものである。
複数のセンスアンプ手段の各々は、データの読出時に、対応する第１および第２のメモリセルがその読出のために選択された場合に、対応するビット線対の電位を、それらのメモリセルにおいて第１および第２のＭＯＳトランジスタが所定の電位に応答して導通することが可能になる第２および第４の電極の電位を得る第１のレベルにし、対応する第１および第２のメモリセルがその読出のために選択されていない場合に、対応するビット線対の電位を、それらのメモリセルにおいて第１および第２のＭＯＳトランジスタが所定の電位に応答して導通することが不可能になる第２および第４の電極の電位を得る第２のレベルにする。
【００２７】
請求項５に記載の本発明は、請求項４に記載の発明において、隣り合う２つのビット線対において、一方のビット線対に接続された複数のメモリセルと、他方のビット線対に接続された複数のメモリセルとが互いに異なるワード線に接続されたことを特徴とする。
請求項６に記載の本発明は、請求項４に記載の発明において、複数のセンスアンプ手段の各々が、対応するビット線対の延在方向の中央部に設けられ、第１のメモリセルおよび第２のメモリセルが、センスアンプ手段を挟んで配置され、さらに、隣り合うビット線対のそれぞれに対応するセンスアンプ手段が、所定数のワード線を挟んでその両側に配置されたことを特徴とする。
【００６８】
請求項７に記載の本発明は、半導体記憶装置であって、ワード線、複数のメモリセル、複数のセンスアンプ手段、複数のセンスアンプ選択線、複数のビット線対選択線および複数のゲート手段を備える。
複数のビット線対は、各々がビット線および反転ビット線を有し、並列配置される。ワード線は、複数のビット線対に交差して配置され、データの読出時に所定の電位にされる。
複数のメモリセルは、複数のビット線対と、ワード線との交点にそれぞれ配置され、各々が、交差するビット線対およびワード線に接続される。各ビット線対に接続されたメモリセルは、第１および第２の電極を有し、その第１の電極が反転ビット線に接続されたキャパシタと、ワード線の電位を受けるゲート電極を有し、第２の電極およびビット線の間に接続されたＭＯＳトランジスタとを含む。
【００６９】
複数のセンスアンプ手段は、各々が、少なくとも２対のビット線対に対応して設けられ、対応するそれらのビット線対の電位差を選択的に検知し増幅するためのものである。複数のセンスアンプ選択線は、複数のセンスアンプ手段のそれぞれに対応し、複数のビット線対と並列配置され、複数のセンスアンプ手段を選択的に動作させるために選択的に活性化される。さらに、複数のセンスアンプ手段の各々は、対応するセンスアンプ選択線が活性化された場合に活性化される。
複数のビット線対選択線は、複数のビット線対のそれぞれに対応し、複数のビット線対と交差する方向に配置され、対応するビット線対の電位をそれに対応するセンスアンプ手段へ伝達させるために選択的に活性化される。
複数のゲート手段は、複数のビット線対のそれぞれに対応して設けられ、複数のビット線対およびセンスアンプ手段の間にそれぞれ接続され、各々が、対応するビット線対選択線の電位を受け、対応するビット線対の電位をそれに対応するセンスアンプ手段へ伝達するためのものである。
【００７０】
さらに、複数のセンスアンプ手段の各々は、データの読出時に、選択されたビット線対の電位を、そのメモリセルにおいてＭＯＳトランジスタが所定の電位に応答して導通することが可能になる第２の電極の電位を得る第１のレベルにし、選択されていないビット線対の電位を、そのメモリセルにおいてＭＯＳトランジスタが所定の電位に応答して導通することが不可能になる第２の電極の電位を得る第２のレベルにする。
【００８２】
【作用】
請求項１に記載の本発明によれば、複数のメモリセルの各々は、対応するビット線と、反転ビット線との間に接続されている。そのため、データの読出時において、選択されたメモリセルは、対応するビット線対が第１のレベルにされることにより生じるキャパシタのカップリングによってワード線が所定の電位に活性化されることに応答してＭＯＳトランジスタが導通することが可能な状態にされる。
【００８３】
一方、選択されていないメモリセルは、対応するビット線対が第２のレベルにされることにより、ワード線が所定の電位にされることに応答してＭＯＳトランジスタが導通することが不可能な状態にされる。
このため、ワード線が所定の電位に活性化された場合、そのワード線に接続された複数のメモリセルのうち、選択されたもののみにおいて、ＭＯＳトランジスタが導通される。したがって、ワード線に接続された複数のメモリセルのうち、選択されたもののみから、保持された電荷（データ）が、対応するビット線に読出される。
さらに、各メモリセルがビット線と、反転ビット線との間に接続されているために、メモリセルに保持された電荷は、ビット線および反転ビット線の両方に読出される。このため、ビット線対に生じる電位差が大きいので、その電位差を増幅するセンスアンプ手段は、安定した増幅動作を行なうことができる。
【００８４】
請求項２に記載の本発明によれば、対応するメモリセルが読出のために選択されたセンスアンプ手段が、ワード線が所定の電位にされる前に、対応するビット線対の電位を第１のレベルにするようにした場合において、ワード線に接続された複数のメモリセルのうち、選択されたもののみから、保持された電荷（データ）が、対応するビット線対に読出される。
請求項３に記載の本発明によれば、対応するメモリセルが読出のために選択されたセンスアンプ手段が、ワード線が所定の電位にされた後に、対応するビット線対の電位を第１のレベルにするようにした場合において、ワード線に接続された複数のメモリセルのうち、選択されたもののみから、保持された電荷（データ）が、対応するビット線対に読出される。
【００８５】
請求項４に記載の本発明によれば、各々がビット線において、第１および第２のメモリセルが、ともにビット線対と、反転ビット線対との間に接続されている。このため、データの読出時において、選択された第１および第２のメモリセルは、対応するビット線対が第１のレベルにされることにより生じるキャパシタのカップリングによって、ワード線が所定の電位に活性化されることに応答してＭＯＳトランジスタが導通することが可能な状態にされる。
一方、選択されていない第１および第２のメモリセルの各々は、対応するビット線対が第２のレベルにされることにより、ワード線が所定の電位にされることに応答してＭＯＳトランジスタが導通することが不可能な状態にされる。
このため、ワード線が所定の電位に活性化された場合、そのワード線に接続された複数の第１または第２のメモリセルのうち、選択されたもののみにおいて、ＭＯＳトランジスタが導通される。したがって、ワード線に接続された複数のメモリセルのうち、選択された第１または第２のメモリセルのみから、保持された電荷（データ）が、対応するビット線対に読出される。
【００８６】
さらに、各ビット線対に接続された複数のメモリセルは、ＭＯＳトランジスタがビット線に接続された第１のメモリセルと、ＭＯＳトランジスタが反転ビット線に接続された第２のメモリセルとを含むため、各ビット線対の容量バランスがとられ得る。
請求項５に記載の本発明によれば、隣り合う２つのビット線対において、一方のビット線対に接続された複数のメモリセルと、他方のビット線対に接続された複数のメモリセルとが互いに異なるワード線に接続されている。
このため、１つのワード線が活性化された場合において、隣り合う２つのビット線対は、一方にメモリセルからの電荷（データ）が読出されるが、他方には、読出されない。したがって、動作において、電荷が読出されないビット線対が、電荷が読出されるビット線対からその他のビット線対へ伝わるおそれがあるノイズをキャンセルするシールドとして働く。
【００８７】
請求項６に記載の本発明によれば、各ビット線対において、ビット線対への接続態様が異なる第１および第２のメモリセルが、ビット線対の中央部に設けられたセンスアンプ手段を挟んで配置されるので、ビット線と反転ビット線との容量バランスがとられ得る。
さらに、隣り合うビット線対のそれぞれに対応するセンスアンプ手段が、ワード線を挟んで両側に交互に配置されるため、センスアンプ手段のレイアウトピッチが緩和される。
【０１１３】
請求項７に記載の本発明によれば、複数のメモリセルの各々が、対応するビット線と、反転ビット線との間に接続されている。このため、データの読出時において、選択されたメモリセルのみが、対応するビット線対が第１のレベルにされることにより生じるキャパシタのカップリングによって、ワード線が所定の電位に活性化されることに応答してＭＯＳトランジスタが導通することが可能な状態にされる。
このため、ワード線が所定の電位に活性化された場合、そのワード線に接続された複数のメモリセルのうち、選択されたもののみにおいて、ＭＯＳトランジスタが導通される。
【０１１４】
また、センスアンプ選択線が選択的に活性化されることにより、複数のセンスアンプ手段が選択的に活性化される。さらに、複数のビット線対選択線が選択的に活性化されることにより、複数のゲート手段が選択的に動作される。これにより、選択されたセンスアンプ手段に対応する複数のビット線対のうちのいずれかからそのセンスアンプ手段に電位が伝達される。
したがって、選択されたセンスアンプ手段によって、対応するビット線対の電位の制御が行なわれる。
【０１２０】
【実施例】
次に、この発明の実施例を図面に基づいて詳細に説明する。
第１実施例
図１は、第１実施例によるＤＲＡＭの全体構成を示すブロック図である。
図１を参照して、このＤＲＡＭ１０００は、メモリセルアレイ１００、ロウデコーダ２００、コラムデコーダ３００、センスアンプ群４００、入出力回路５００、行および列アドレスバッファ６００、入力バッファ７００、出力バッファ８００、クロック発生回路９００および論理ゲート９０１を含む。
このＤＲＡＭ１０００は、電源電位Ｖｃｃおよび接地電位ＧＮＤを受けて動作する。メモリセルアレイ１００は、複数のワード線、それらのワード線に直交する複数のビット線対および複数のワード線ならびに複数のビット線対の交点のそれぞれに配置されたメモリセルを含む。それらのメモリセルには、データに対応する電荷が蓄積される。
【０１２１】
クロック発生回路９００は、コラムアドレスストローブ信号／ＣＡＳおよびロウアドレスストローブ信号／ＲＡＳを受け、それらの信号に応答してクロック信号を発生する。
そのクロック信号は、ロウデコーダ２００、コラムデコーダ３００、行および列アドレスバッファ６００にそれぞれ供給されるとともに、論理ゲート９０１を介して、入力バッファ７００および出力バッファ８００へそれぞれ供給される。そのクロック信号を受けたロウデコーダ２００等は、供給されたクロック信号に応答して動作する。
行および列アドレスバッファ６００は、外部アドレス信号Ａ０〜Ａ１１を受け、内部アドレス信号をロウデコーダ２００およびコラムデコーダ３００にそれぞれ供給する。ロウデコーダ２００は、内部アドレス信号に基づいて、複数のワード線を選択的に駆動する。コラムデコーダ３００は、内部アドレス信号に基づいて、複数のビット線対のいずれかを選択する。
【０１２２】
センスアンプ群４００は、複数のセンスアンプを含む。各センスアンプは、対応するビット線対の電位差を検知・増幅する。入出力回路５００は、コラムデコーダ３００によって選択されたビット線対の電位差に応じたレベルの信号を出力バッファ８００を介して外部へ供給する。また、入出力回路５００は、コラムデコーダ３００によって選択されたビット線対に、外部から入力バッファ７００を介して入力されたデータに応じた電位差を供給する。
以下、このような構成を有するＤＲＡＭを詳細に説明する。図２は、第１実施例によるＤＲＡＭの要部の構成を示す回路図である。
このＤＲＡＭは、ワード線ＷＬ、ビット線ＢＬ１，ＢＬ２、電極ノードＥＮ１，ＥＮ２、メモリセル１，２、ワードドライバ２０１、電位制御回路３０１およびセンスアンプＳＡ１１，ＳＡ１２を含む。
【０１２３】
ワード線ＷＬと、ビット線ＢＬ１およびＢＬ２とが交差して配置される。電極ノードＥＮ１およびＥＮ２が、ビット線ＢＬ１およびＢＬ２と平行に配置される。メモリセル１が、ワード線ＷＬと、ビット線ＢＬ１および電極ノードＥＮ１との交点に配置される。メモリセル２が、ワード線ＷＬと、ビット線ＢＬ２および電極ノードＥＮ２との交点に配置される。
メモリセル１は、ＮチャネルＭＯＳトランジスタ１Ｔおよびキャパシタ１Ｃを含む。キャパシタ１Ｃは、一方の電極が電極ノードＥＮ１に接続される。トランジスタ１Ｔは、ワード線ＷＬと接続されたゲート電極を有し、ソース電極（またはドレイン電極）がビット線ＢＬ１に接続され、ドレイン電極（またはソース電極）がキャパシタ１Ｃの他方の電極に接続される。トランジスタ１Ｔと、キャパシタ１Ｃとの接続ノードが、記憶電荷を保持するための記憶ノードＮ１である。
【０１２４】
メモリセル２は、メモリセル１と同様の構成を有する。すなわち、メモリセル２は、ＮチャネルＭＯＳトランジスタ２Ｔおよびキャパシタ２Ｃを含み、それらがメモリセル１と同様の接続態様で、ワード線ＷＬ、ビット線ＢＬ２および電極ノードＥＮ２に接続される。トランジスタ２Ｔと、キャパシタ２Ｃとの接続ノードが、記憶ノードＮ２である。
ワード線ＷＬの電位は、ワードドライバ２０１によって昇圧または降圧される。電極ノードＥＮ１およびＥＮ２の各々の電位は、電位制御回路３０１によって制御される。この電位制御回路３０１は、たとえば、図１のコラムデコーダ３００に含まれる。
センスアンプＳＡ１１が、ビット線ＢＬ１に接続され、センスアンプＳＡ１２が、ビット線ＢＬ２に接続される。センスアンプＳＡ１１およびＳＡ１２の各々は、対応するビット線の電位を増幅するためのものである。
【０１２５】
次に、図２のＤＲＡＭの動作を説明する。図３は、図２のＤＲＡＭの各部の動作波形を示すタイミングチャートである。
図３を参照して、このタイミングチャートには、ワード線ＷＬ、電極ノードＥＮ１、記憶ノードＮ１、ビット線ＢＬ１、電極ノードＷＥＮ２、記憶ノードＮ２およびビット線ＢＬ２の動作波形がそれぞれ示される。
以下の説明は、次のように定義された条件に基づいて行なう。電位Ｖ１は、電源電位Ｖｃｃのレベルまたはその近傍のレベルの電位と定義する。電位Ｖ０は、接地電位ＧＮＤ（０Ｖ）のレベルまたはその近傍のレベルの電位と定義する。
また、電圧Ｖｔｈはトランジスタ１および２の各々のしきい値電圧とし、電圧Ｖｗはワード線ＷＬの昇圧電圧とし、電圧Ｖｃは電極ノードＥＮ１およびＥＮ２の各々の降圧電圧とし、電位Ｖｂはビット線ＢＬ１およびＢＬ２の各々の初期電位とし、さらに、電位Ｖｓは記憶ノードＮ１およびＮ２の各々の電位とする。
【０１２６】
さらに、メモリセル１および２の各々において、記憶ノードの電位は、Ｈレベルの場合にＶｗ−Ｖｔｈ＋Ｖｃであり、Ｌレベルの場合にＶｗ−Ｖｔｈであると仮定する。
動作において、時刻ｔ０では、ビット線ＢＬ１およびＢＬ２の初期電位Ｖｂは、ともに電位Ｖ１のレベルでフローティング状態にされている。その初期電位Ｖｂは、Ｖ１でなくてもよい。すなわち、初期電位Ｖｂは、Ｖｂ≧Ｖｗ−Ｖｔｈであればよく、また、フローティング状態でも固定状態でもよい。
次に、時刻ｔ１において、電極ノードＥＮ１の電位が、降圧電圧Ｖｃだけ降圧される。その場合、電極ノードＥＮ１の電位は、電位Ｖ１から電位Ｖ０へ降圧される。なお、降圧電圧Ｖｃは、Ｖｃｃ−ＧＮＤでなくてもよい。
【０１２７】
その場合において、電極ノードＥＮ２は、電位Ｖ１に保持される。このように電極ノードＥＮ１が降圧されることにより、記憶ノードＮ１の電位Ｖｓが、キャパシタ１Ｃのカップリングによって降圧電圧Ｖｃだけ下がる。
記憶ノードＮ１がＨレベルである場合は、そのカップリングによって電位がＶｗ−Ｖｔｈになる。一方、記憶ノードＮ１がＬレベルである場合には、そのカップリングによって、電位がＶｗ−Ｖｔｈ−Ｖｃになる。
次に、時刻ｔ２において、ワード線ＷＬの電位が、昇圧電圧Ｖｗだけ昇圧される。ここでは、ワード線ＷＬが、電位Ｖ０から電位Ｖ１へ昇圧される。記憶ノードＮ１の電位Ｖｓは、Ｌレベルである場合に、Ｖｗ−Ｖｔｈ以下である。このため、その場合には、ワード線ＷＬの昇圧に応答してトランジスタ１Ｔが導通する。
【０１２８】
一方、記憶ノードＮ２は、Ｌレベルである場合もＨレベルである場合も、ともに電位ＶｓがＶｗ−Ｖｔｈ以上である。このため、ワード線ＷＬが昇圧されても、トランジスタ２Ｔは非導通状態を保持する。
したがって、ワード線ＷＬが昇圧された場合、メモリセル１は、記憶データが破壊されて、保持された電荷がビット線ＢＬ１に読出される。一方、その場合において、メモリセル２は、記憶データを保持するので、その保持された電荷がビット線ＢＬ２に読出されない。
次に、時刻ｔ３において、ビット線ＢＬ１に読出された電位が、センスアンプＳＡ１１によって増幅される。Ｌレベルの記憶データに対応する電位が増幅される場合には、ビット線ＢＬ１および記憶ノードＮ１のそれぞれは、電位Ｖ０のレベルになる。
【０１２９】
一方、Ｈレベルの記憶データに対応する電位が増幅される場合には、ビット線ＢＬ１の電位が電位Ｖ１のレベルになり、記憶ノードＮ１の電位Ｖｓが、Ｖｗ−Ｖｔｈになる。このような場合、ビット線ＢＬ２は、電荷が読出されないので、電位が増幅されない。
次に、時刻ｔ４において、電極ノードＥＮ１の電位が、電位Ｖ１のレベルに戻される。それに応答して、記憶ノードＮ１の電位Ｖｓは次のようになる。すなわち、Ｈレベルの記憶データに対応する場合は、記憶ノードＮ１の電位Ｖｓが、キャパシタ１Ｃのカップリングを受けて、Ｖｓ＝Ｖｗ−Ｖｔｈ＋Ｖｃのレベルになる。一方、Ｌレベルの記憶データに対応する場合は、記憶ノードＮ１の電位Ｖｓが、Ｖｓ＝Ｖ０に保持される。
【０１３０】
次に、時刻ｔ５で、ビット線ＢＬ１の電位が、電位Ｖ１のレベルに戻される。それに応答して、記憶ノードＮ１の電位Ｖｓは、次のようになる。すなわち、Ｌレベルの記憶データに対応する場合、電位Ｖｓは、Ｖｓ＝Ｖｗ−Ｖｔｈになる。その後、ワード線ＷＬの電位が、電位Ｖ０に戻される。これによって、一連の読出動作が終了する。
このような動作によれば、ビット線および電極ノードを選択的に動作させることにより、同じワード線ＷＬに接続された複数のメモリセル１および２のうち、一部のメモリセル１または２を読出非破壊状態にすることができる。ここで読出非破壊状態とは、一度読出したデータをさらにメモリセルに書込む必要がない状態をいう。
【０１３１】
このように、第１実施例によれば、ビット線を選択的に動作させることができるため、消費電力を低減することができる。さらに、電極ノードの電位を制御することによりデータの読出しを行なうため、ワード線の昇圧電圧を小さくすることができる。
なお、この第１の実施例においては、時刻ｔ４，ｔ５およびｔ６のそれぞれのタイミングで行なわれる動作を、任意に入れ換えて実行してもよい。その場合にも、前述と同様の効果が得られる。また、時刻ｔ３およびｔ２に行なわれる動作を、同時に実行してもよい。その場合にも、前述と同様の効果が得られる。
第２実施例
次に、第２実施例について説明する。この第２の実施例においては、第１実施例で示した図３における時刻ｔ１で行なわれる動作と、時刻ｔ２で行なわれる動作とのタイミングを入れ換えた場合について説明する。すなわち、この場合には、ワード線ＷＬの電位を昇圧した後に、電極ノードＥＮ１の電位を降圧する場合について説明する。
【０１３２】
図４は、第２実施例にるＤＲＡＭの各部の動作波形を示すタイミングチャートである。この図４の説明においては、図３と同じ動作の部分の説明を省略する。
第１実施例においては、電極ノードＥＮ１の電位を降圧した際に、記憶ノードＮ１の電位Ｖｓが、Ｖｗ−Ｖｔｈ−Ｖｃになる場合がある。（Ｌレベルの記憶データに対応する場合）。その場合には、電位Ｖｗ，ＶｃおよびＶｔｈの関係によっては、記憶ノードＮ１の電位Ｖｓが、Ｖｓ＜ＧＮＤとなる可能性がある。そのようになれば、記憶ノードＮ１に不要な電荷が注入されるおそれがある。
そのような状態を避けたい場合は、図４に示されるように、ワード線ＷＬの電位を昇圧した後に、電極ノードＥＮ１の電位を降圧すればよい。このようにすれば、記憶ノードＥＮ１の電位Ｖｓが、接地電位ＧＮＤ以上にすることができる。
【０１３３】
それに加えて、この第２実施例によれば、第１実施例の場合と同様の効果を得ることができる。すなわち、同じワード線ＷＬに接続される複数のメモリセル１および２の一部のメモリセル１または２を読出非破壊状態にすることができる。このため、ビット線を選択的に動作させることができるので、消費電力を低減できる。さらに、ワード線の昇圧電圧を小さくすることができる。
なお、この第２実施例においても、時刻ｔ４，ｔ５およびｔ６のそれぞれで行なわれる動作を任意に入れ換えて実行してもよい。その場合にも前述の場合と同様の効果が得られる。
第３実施例
次に、第３実施例について説明する。第１実施例または第２実施例においては、Ｈレベルの記憶データに対応する電荷が、ビット線ＢＬ１へ全く、または、わずかしか読出されない。この第３実施例では、Ｈレベルの記憶データに対応する電荷がビット線ＢＬ１へ十分に読出されるようにした例を説明する。
【０１３４】
図５は、第３実施例によるＤＲＡＭの各部の動作波形を示すタイミングチャートである。この図５の説明においては、図３および図４と同じ動作の説明を省略する。
図５に示された動作は、第２実施例の動作を変形した例である。動作において、時刻ｔ０で、ビット線ＢＬ１が、電位Ｖ１から電位Ｖ０へ降圧される。その後は、第２実施例で説明した動作と同じ制御が行なわれる。
このようにすれば、ワード線ＷＬが昇圧される前に、ビット線ＢＬ１が低い電位にされる。このため、Ｈレベルの記憶データに対応する場合およびＬレベルの記憶データに対応する場合の両方において、ともに、ワード線ＷＬの電位が昇圧されることに応答して、トランジスタ１Ｔが導通される。
【０１３５】
したがって、この場合には、Ｈレベルの記憶データに対応する電荷もビット線ＢＬ１に読出されるため、時刻ｔ３から始まる増幅動作を容易に行なうことができる。
なお、図５においては、第２実施例に示された図４の動作を基礎としてビット線ＢＬ１の電位を降圧する動作を示したが、これに限らず、第１実施例に示された図３の動作を基礎としてビット線ＢＬ１の電位を降圧してもよい。
さらに、この第３実施例によれば、第１および第２の実施例と同様の効果も得られる。すなわち、同じワード線に接続される複数のメモリセルのうちの一部のメモリセルを読出非破壊状態にすることができる。このため、ビット線を選択的に動作させることができるので、消費電力を低減できる。さらに、ワード線の昇圧電圧を小さくすることができる。さらに、この第３実施例においては、時刻ｔ４，ｔ５およびｔ６のそれぞれのタイミングで行なわれる動作を任意に入れ換えて実行してもよい。その場合においても、前述の場合と同様の効果を得ることができる。
【０１３６】
第４実施例
次に、第４実施例について説明する。この第４実施例においては、図２に示された構成において、メモリセル１および２の各々のトランジスタを、ＰチャネルＭＯＳトランジスタに置き換えた場合の例を説明する。
図６は、第４実施例によるＤＲＡＭの要部の構成を示す回路図である。
図６の構成が、図２の構成と異なるのは次の点である。すなわち、図２の構成において、メモリセル１および２が、それぞれメモリセル１Ｐおよび２Ｐに置き換られている。これらのメモリセル１Ｐおよび２Ｐの各々が図２のメモリセル１および２の各々と異なるのは、ＭＯＳトランジスタとして、ＰチャネルＭＯＳトランジスタ１ＰＴまたは２ＰＴが設けられていることである。
【０１３７】
このような構成において、実施例１〜３のそれぞれと同様の制御を行なうことにより、実施例１〜実施例３で得られる効果と同様の効果を得ることができる。
なお、このようなＰチャネルＭＯＳトランジスタへの置換えは、以下の第５〜第１２実施例におけるメモリセルに適用することも可能である。
第５実施例
次に、第５実施例について説明する。この第５実施例においては、実施例１〜３のそれぞれと同様の動作をすることが可能なその他のＤＲＡＭの構成の例を説明する。
図７は、第５実施例によるＤＲＡＭの要部の構成を示す回路図である。この図７において図２と共通する部分には同一の参照符号を付しその説明を適宜省略する。
【０１３８】
図７の構成が、図２と異なるのは次の点である。電極ノードの代わりに、コラム選択線ＣＳＬが配置される。このコラム選択線ＣＳＬは、コラムデコーダ３０２によって選択的に活性化され、その電位が制御される。ビット線ＢＬは、複数本に分割されている。コラム選択線ＣＳＬは、１本のビット線ＢＬの２倍以上の長さを有する。
１本のコラム選択線と、１本のビット線ＢＬとの間に、複数のメモリセル１，１，…が接続されている。各メモリセル１は、キャパシタ１Ｃがコラム選択線ＣＳＬに接続され、トランジスタ１Ｔがビット線ＢＬに接続される。１本のコラム選択線ＣＳＬに接続された複数のメモリセルは、異なるワード線ＷＬ，ＷＬ，…にそれぞれ接続される。
【０１３９】
複数のワード線ＷＬ，ＷＬ，…は、それらのワード線にそれぞれ対応する複数のワードドライバを含むワードドライバ群ＷＤによって選択的に活性化される。このような構成によれば、ワード線ＷＬを選択的に活性化し、コラム選択線ＣＳＬを選択的に活性化することにより、データの読出を行なうメモリセル１を選択することができる。
また、コラムデコーダ３０２によって選択したコラム選択線ＣＳＬの電位を、第１〜第３の実施例で示したように制御することにより、それらの実施例と同様の動作を行なうことができる。なお、コラム選択線ＣＳＬを白金（Ｐｔ）等の金属で構成してもよい。そのようにすれば、キャパシタ１Ｃの上部電極の上層の金属線およびコンタクト部が不要になるので、製造プロセスを極めて簡単化することができる。
【０１４０】
第６実施例
次に、第６実施例について説明する。この第６実施例においては、第５実施例の変形例について説明する。
図８は、第６実施例によるＤＲＡＭの要部の構成を示す回路図である。この図８において図７と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
図８の構成のうち、特徴的な部分は、隣り合うコラムにおける複数のメモリセル１，１，…が、異なるワード線に交互に接続されていることである。この場合には、どの１本のワード線ＷＬが活性化されても、隣り合うビット線ＢＬ，ＢＬのどちらか一方にだけデータが読出される。このため、１本のワード線ＷＬが活性化されると、並列した複数のビット線ＢＬ，ＢＬ，…には、１本おきにデータが読出される。
【０１４１】
このように、隣り合うビット線の両方にデータが読出されないため、データが読出されないビット線ＢＬが、データが読出される複数のビット線ＢＬの間で生じるノイズをキャンセルするシールドとして働く。このため、このような構成によれば、ビット線ＢＬの電位を増幅する場合のセンスマージンを大きくすることができる。
さらに、この第６実施例においては、第５実施例で得られる効果と同様の効果を得ることもできる。
第７実施例
次に、第７実施例について説明する。この第７実施例では、図７の構成に、さらに、サブコラムデコーダおよびサブコラム選択線を設け、サブコラム選択線と、ビット線との間にメモリセルを接続した例を説明する。
【０１４２】
図９は、第７実施例によるＤＲＡＭの要部の構成を示す回路図である。図９の構成が、図７のものと異なるのは次の点である。
コラムデコーダ（図示せず）によって選択的に活性化されるメインコラム選択線ＭＣＳＬには、サブコラムデコーダ３０３が接続される。サブコラムデコーダ３０３は、所定数のメインコラム選択線ＭＣＳＬに対応する。
このようなサブコラムデコーダ３０３は、所定数のロウおよび所定数のコラムごとに対応して設けられる。サブコラムデコーダ３０３には、複数本のサブコラム選択線ＳＣＳＬ，…が接続される。さらに、サブコラムデコーダ３０３には、複数のコラムデコード線６３が接続される。また、１本のメインコラム選択線ＭＣＳＬに対応して複数本のサブコラム選択線ＳＣＳＬ，…が設けられる。
【０１４３】
ビット線ＢＬと並列にサブコラム選択線ＳＣＳＬが配置される。サブコラム選択線ＳＣＳＬは、各ビット線ＢＬに対応して設けられる。各メモリセル１は、対応するビット線ＢＬと、サブコラム選択線ＳＣＳＬとの間に接続される。この例において、各メモリセル１は、キャパシタ１Ｃがサブコラム選択線ＳＣＳＬに接続される。１つのサブコラムデコーダ３０３に接続された複数のサブコラム選択線ＳＣＳＬは、サブコラムデコーダ３０３によって選択的に活性化される。
動作において、メインコラム選択線ＭＣＳＬが活性化されたことに応答して、それに対応するサブコラムデコーダ３０３が、サブコラム選択線ＳＣＳＬを選択的に活性化する。これにより、選択的に活性化されたワード線ＷＬと、選択的に活性化されたサブコラム選択線ＳＣＳＬによって、データの読出を行なうメモリセル１が選択される。
【０１４４】
このような構成によれば、サブコラムデコーダ３０３によって、サブコラム選択線ＳＣＳＬの電位を、第１〜第３の実施例に示される電極ノードと同様に制御することにより、第１〜第３実施例と同様の動作を実現することができる。
さらに、この第７実施例では、１本のメインコラム選択線ＭＣＳＬに対応して複数のサブコラム選択線ＳＣＳＬが設けられており、コラムの選択が複数のサブコラムデコーダ３０３で分割的に行なわれる。したがって、サブコラム選択線ＳＣＳＬは、図７に示されたコラム選択線ＣＳＬよりも容量が小さい。このため、この第７実施例のＤＲＡＭでは、第５実施例のＤＲＡＭよりも高速で動作を行なうことができる。
第８実施例
次に、第８実施例について説明する。この第８実施例では、第７実施例の変形例について説明する。
【０１４５】
図１０は、第８実施例によるＤＲＡＭの要部の構成を示す回路図である。この図１０において図９と共通する部分には同一の参照符号を付しその説明を適宜省略する。
図１０の構成において特徴的な部分は、隣り合うコラムの複数のメモリセル１，１，…が、交互に異なるワード線ＷＬに接続されていることである。このため、図１０の構成においては、第６実施例の場合と同様に、１本のワード線ＷＬが活性化された場合に、複数のビット線ＢＬ，ＢＬ，…において、１本おきにデータが読出される。
したがって、データが読出されないビット線ＢＬおよびそれに対応するサブコラム選択線ＳＣＳＬが、データが読出される複数のビット線ＢＬの間で生じるノイズをキャンセルするシールドとして働く。このため、ビット線ＢＬの電位を増幅する場合のセンスマージンを大きくすることができる。
【０１４６】
第９実施例
次に、第９実施例について説明する。この第９実施例においては、第５実施例の変形例について説明する。
図１１は、第９実施例によるＤＲＡＭの要部の構成を示す回路図である。この図１１において図７と共通する部分には同一の参照符号を付しその説明を適宜省略する。
図１１の構成が図７のものと異なるのは、メモリセル３，３，…の各々の構成である。各メモリセル３は、図７のメモリセル１とは逆に、キャパシタ３Ｃがビット線ＢＬに接続され、トランジスタ３Ｔがコラム選択線ＣＳＬに接続される。このような構成の場合でも、第５実施例と同様の動作を行ない、その結果、第５実施例と同様の効果を得ることができる。
【０１４７】
第１０実施例
次に、第１０実施例について説明する。この第１０実施例においては、第６実施例の変形例を説明する。
図１２は、第１０実施例によるＤＲＡＭの要部の構成を示す回路図である。この図１２において図８と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
図１２の構成が図８のものと異なるのは、メモリセル３，３，…の接続態様である。すなわち、各メモリセル３は、図８のメモリセル１とは逆に、キャパシタ３Ｃがビット線ＢＬに接続され、トランジスタ３Ｔがコラム選択線ＣＳＬに接続される。このような構成においても、第６実施例と同様の動作を行なうことができる。その結果として、第６実施例と同様の効果を得ることができる。
【０１４８】
第１１実施例
次に、第１１実施例について説明する。この第１１実施例においては、第７実施例の変形例を説明する。
図１３は、第１１実施例によるＤＲＡＭの要部の構成を示す回路図である。この図１３において図９と共通する部分には同一の参照符号を付しその説明を適宜省略する。
図１３の構成が図９のものと異なるのは、メモリセル３の接続態様である。すなわち、各メモリセル３が、図９のメモリセル１とは逆に、キャパシタ３Ｃがビット線ＢＬに接続され、トランジスタ３Ｔがサブコラム選択線ＳＣＳＬに接続される。このような構成においても、第７実施例と同様の動作を行なうことができる。その結果として、第７実施例と同様の効果を得ることができる。
【０１４９】
第１２実施例
次に、第１２実施例について説明する。この第１２実施例においては、第８実施例の変形例を説明する。
図１４は、第１２実施例によるＤＲＡＭの要部の構成を示す回路図である。この図１４において図１０と共通する部分には同一の参照符号を付しその説明を適宜省略する。
図１４の構成が図１０のものと異なるのは、メモリセル３，３，…の接続態様である。すなわち、各メモリセル３が、図１０のメモリセル１とは逆に、キャパシタ３Ｃがビット線ＢＬに接続され、トランジスタ３Ｔがサブコラム選択線ＳＣＳＬに接続される。このような構成においても、第８実施例と同様の動作を行なうことができる。その結果として、第８実施例と同様の効果を得ることができる。
【０１５０】
第１３実施例
次に、第１３実施例について説明する。この第１３実施例においては、ビット線と、反転ビット線との間にメモリセルを接続し、そのビット線対に読出されたデータをセンスアンプで増幅する例を説明する。
図１５は、第１３実施例によるＤＲＡＭの要部の構成を示す回路図である。この図１５において図２と共通する部分には同一の参照符号を付しその説明を適宜省略する。
図１５の構成が図２のものと異なるのは次の点である。電極ノードＥＮ１およびＥＮ２の代わりに、反転ビット線／ＢＬ１および／ＢＬ２がそれぞれ設けられる。ビット線ＢＬ１および反転ビット線／ＢＬ１がビット線対を構成し、ビット線ＢＬ２および反転ビット線／ＢＬ２がビット線対を構成する。
【０１５１】
さらに、ビット線対ＢＬ１および／ＢＬ１が、センスアンプＳＡ１に接続される。ビット線ＢＬ２および／ＢＬ２が、センスアンプＳＡ２に接続される。センスアンプＳＡ１およびＳＡ２の各々は、対応するビット線対の電位差を検知し増幅する。
次に、図１５のＤＲＡＭの動作を説明する。図１６は、図１５のＤＲＡＭの各部の動作波形を示すタイミングチャートである。この図１６においては、ワード線ＷＬ、反転ビット線／ＢＬ１、ビット線ＢＬ１、記憶ノードＮ１、反転ビット線／ＢＬ２、ビット線ＢＬ２および記憶ノードＮ２の動作波形がそれぞれ示される。
以下の説明は、次の条件を前提として行なう。すなわち、電圧Ｖｂをビット線ＢＬ１，ＢＬ２および反転ビット線／ＢＬ１，／ＢＬ２の振幅電圧と定義する。さらに、記憶ノードＮ１，Ｎ２の各々の電位は、Ｈレベルの記憶データに対応する場合にＶｗ−Ｖｔｈ＋Ｖｂのレベルを保持し、Ｌレベルの記憶データに対応する場合にＶｗ−Ｖｔｈのレベルを保持すると仮定する。
【０１５２】
初期状態において、ビット線ＢＬ１および反転ビット線／ＢＬ１の電位は、ともに電位Ｖ１のレベルである。それらの電位は、電位Ｖ１のレベルでなくてもよく、Ｖｂ≧Ｖｗ−Ｖｔｈの条件が満たされればよい。また、ビット線ＢＬ２および反転ビット線／ＢＬ２のそれぞれの電位も電位Ｖ１のレベルにされている。その電位は、フローティング状態または固定状態のどちらでもよい。
時刻ｔ０において、ビット線ＢＬ１および反転ビット線／ＢＬ１の電位が、それぞれ降圧電圧Ｖｃだけ降圧される。これにより、それぞれの電位がＶ０のレベルにされる。なお、降圧後の電位はＶ０でなくてもよく、少なくとも、Ｖｂ＜Ｖｗ−Ｖｔｈの条件が満たされればよい。
このような降圧に応答して、記憶ノードＮ１の電位Ｖｓが、キャパシタ１Ｃのカップリングによって電圧Ｖｃだけ下がる。その結果、記憶ノードＮ１の電位Ｖｓは、Ｈレベルの記憶データに対応する場合にはＶｗ−Ｖｔｈのレベルになり、一方、Ｌレベルの記憶データに対応する場合にはＶｗ−Ｖｔｈ−Ｖｂになる。
【０１５３】
次に、時刻ｔ２において、ワード線ＷＬの電位が、昇圧電圧Ｖｗだけ昇圧される。これにより、ワード線ＷＬの電位は、Ｖ０からＶ１のレベルへ昇圧される。その場合、ビット線ＢＬ１の電位は、Ｖｗ−Ｖｔｈ以下のレベルである。このため、記憶ノードＮ１がＬレベルの記憶データに対応するレベルである場合およびＨレベルの記憶データに対応するレベルである場合の両方において、ともにトランジスタ１Ｔが導通する。
したがって、その場合のビット線ＢＬ１は、次のようなレベルになる。すなわち、記憶ノードＮ１がＨレベルの記憶データに対応するレベルである場合は、ビット線ＢＬの電位がＶｂ＋ΔＶＨになる。一方、記憶ノードＮ１がＬレベルの記憶データに対応する場合は、ビット線ＢＬ１の電位がＶｂ−ΔＶＬになる。
【０１５４】
ここで、ΔＶＨは、Ｈレベルの記憶データに対応する場合に生じるビット線ＢＬ１への読出電位差である。また、ΔＶＬは、Ｌレベルの記憶データに対応する場合に生じるビット線ＢＬ１への読出電位差である。
また、その場合の反転ビット線／ＢＬ１の電位は、次のようになる。すなわち、記憶ノードＮ１の電位がＬレベルの記憶データに対応するレベルである場合には、反転ビット線／ＢＬ１の電位がＶｂ＋ΔＶＨになる。一方、記憶ノードＮ１の電位がＨレベルの記憶データに対応する場合には、反転ビット線／ＢＬ１の電位がＶｂ−ΔＶＬになる。
一方、記憶ノードＮ２の電位は、Ｌレベルの記憶データに対応する場合およびＨレベルの記憶データに対応する場合のそれぞれにおいて、Ｖｗ−Ｖｔｈ以上である。このため、ワード線ＷＬが昇圧されても、トランジスタ２Ｔは、オフ状態を保持する。
【０１５５】
したがって、このような動作が行なわれることにより、ワード線ＷＬが昇圧されると、メモリセル１においては、記憶データが破壊されて、そのデータに対応する電荷がビット線ＢＬ１および反転ビット線／ＢＬ１に読出される。一方、メモリセル２では、記憶データが保持され、その記憶データに対応する電荷がビット線ＢＬ２および反転ビット線／ＢＬ２へ読出されない。
この第１３実施例が第１〜第３実施例と大きく異なる点は、ビット線ＢＬ１および反転ビット線／ＢＬ１の間に生じる電位差の大きさである。すなわち、その電位差ΔＶは、この実施例の場合、ΔＶＨ＋ΔＶＬとなる。したがって、この第１３実施例においては、第１〜第３実施例の場合と比較して、約２倍の電位差ΔＶを得ることができる。
【０１５６】
次に、時刻ｔ３において、ビット線対ＢＬ１および／ＢＬ１に生じた電位差が、センスアンプＳＡ１によって増幅される。これにより、Ｌレベルの記憶データに対応する場合は、ビット線ＢＬ１および記憶ノードＮ１の電位がともにＶ０のレベルになり、反転ビット線／ＢＬ１の電位がＶ１のレベルになる。
一方、Ｈレベルの記憶データに対応する場合には、ビット線ＢＬ１の電位がＶ１のレベルになり、記憶ノードＮ１の電位Ｖｓが、Ｖｓ＝Ｖｗ−Ｖｔｈになり、反転ビット線／ＢＬ１の電位がＶ０のレベルになる。また、メモリセル２からビット線対ＢＬ２および／ＢＬ２には電荷が読出されないので、センスアンプＳＡ２は増幅動作を行なわない。
次に、時刻ｔ５において、ビット線ＢＬ１および反転ビット線／ＢＬ１の電位が、Ｖ１のレベルに戻される（ビット線ＢＬ１および反転ビット線／ＢＬ１のいずれかが振幅電圧Ｖｂだけ昇圧される）。
【０１５７】
それに応答して、記憶ノードＮ１の電位Ｖｓが次のようなレベルになる。すなわち、Ｈレベルの記憶データに対応する場合には、キャパシタ１Ｃを介して反転ビット線／ＢＬ１のカップリングを受け、電位ＶｓがＶｓ＝Ｖｗ−Ｖｔｈ＋Ｖｂになる。一方、Ｌレベルの記憶データに対応する場合には、トランジスタ１Ｔを介して、電位Ｖｓが、Ｖｓ＝Ｖｗ−Ｖｔｈまで充電される。
次に、時刻ｔ６において、ワード線ＷＬの電位がＶ０のレベルに戻される。これで一連の読出動作が終了する。
また、書込動作は、前述した動作において、ビット線ＢＬ１および反転ビット線／ＢＬ１を時刻ｔ５においてＶ１のレベルに戻す前に、書込データをビット線ＢＬ１および反転ビット線／ＢＬ１に与えることによって行なわれる。
【０１５８】
このように、ビット線対を選択的に動作させることにより、この第１３実施例においては、消費電力を低減することができる。また、この第１３実施例では、同じワード線に接続される複数のメモリセルの一部（または全部）を読出非破壊状態にすることができる。さらに、この第１３実施例によれば、ビット線対に、従来のＤＲＡＭの約２倍の電位差を電荷の読出により得ることができる。このため、安定したセンス動作を行なうことができる。さらに、ビット線対の電位を制御することにより、データの読出しを行なうため、ワード線の昇圧電圧を小さくすることができる。
なお、この第１３実施例においては、時刻ｔ１に行なわれる動作と、時刻ｔ２に行なわれる動作とを入れ換えて実行してもよい。すなわち、ワード線ＷＬを昇圧した後にビット線対ＢＬ１および／ＢＬ１を降圧してもよい。その場合においても、前述した効果と同様の効果を得ることができる。
【０１５９】
また、時刻ｔ５に行なわれる動作と、時刻ｔ６に行なわれる動作とを入れ換えて実行してもよい。その場合にも、前述した効果と同様の効果を得ることができる。
次に、この第１３実施例の動作を実現することが可能なセンスアンプの構成について説明する。図１７は、図１５のＤＲＡＭに用いられるセンスアンプの構成を示す回路図である。
図１７を参照して、ここでは、センスアンプＳＡ１の例が示される。このセンスアンプＳＡ１は、ＮチャネルＭＯＳトランジスタ５２および５３を含む。センスアンプ活性線Ｌ１が、ビット線対ＢＬ１，／ＢＬ１に交差して配置される。
反転ビット線／ＢＬ１と、センスアンプ活性線Ｌ１との間に、トランジスタ５２が接続される。トランジスタ５２は、ゲート電極がビット線ＢＬ１に接続される。ビット線ＢＬ１と、センスアンプ活性線Ｌ１との間に、トランジスタ５３が接続される。トランジスタ５３は、ゲート電極が反転ビット線／ＢＬ１に接続される。
【０１６０】
センスアンプ活性線Ｌ１が活性化されると、センスアンプＳＡ１が活性化される。ビット線対ＢＬ１，／ＢＬ１がイコライズされている場合において、センスアンプ活性線Ｌ１の電位が低下させられると、それに従ってビット線対ＢＬ１，／ＢＬ１のそれぞれの電位が低下させられる。また、ビット線対ＢＬ１，／ＢＬ１に電位差が生じると、その電位差が増幅される。
第１４実施例
次に、第１４実施例について説明する。この第１４実施例においては、第１３実施例の構成の変形例について説明する。図１８は、第１４実施例によるＤＲＡＭの要部の構成を示す回路図である。この図１８において、図１５と共通する部分には同一の参照符号を付しその説明を適宜省略する。
【０１６１】
図１８の構成が図１５のものと異なるのはメモリセルの構成である。すなわち、図１８のメモリセル１Ｐは、図１５のＮチャネルＭＯＳトランジスタの代わりに、ＰチャネルＭＯＳトランジスタ１ＰＴを有する。同様に、メモリセル２Ｐは、ＰチャネルＭＯＳトランジスタ２ＰＴを有する。このような構成においても、第１３実施例と同様の動作を行なうことができる。その結果として、第１３実施例と同様の効果を得ることができる。
なお、このようなＰチャネルＭＯＳトランジスタへの置換えは、以下の第１５〜第２６実施例におけるメモリセルに適用することも可能である。
次に、図１８の構成に適用されるセンスアンプの例について説明する。図１９は、図１８のＤＲＡＭに用いられるセンスアンプの構成を示す回路図である。この図１９において、図１７と共通する部分には同一の参照符号を付しその説明を適宜省略する。
【０１６２】
図１９を参照して、ここでは、メモリセル１Ｐに接続されたビット線対ＢＬ１，／ＢＬ１に対応するセンスアンプＳＡ１０の例が示される。このセンスアンプＳＡ１０は、ＰチャネルＭＯＳトランジスタ５２０および５３０を含む。
反転ビット線／ＢＬ１と、センスアンプ活性線Ｌ１との間に、トランジスタ５２０が接続される。トランジスタ５２０は、ゲート電極がビット線対ＢＬ１に接続される。
ビット線ＢＬ１と、センスアンプ活性線Ｌ１との間にトランジスタ５３０が接続される。トランジスタ５３０は、ゲート電極が反転ビット線／ＢＬ１に接続される。
この第１４実施例では、このような構成のセンスアンプＳＡ１０を用いることにより、第１３実施例と同様の動作を実現することができる。
【０１６３】
第１５実施例
次に、第１５実施例について説明する。この第１５実施例においては、第１４実施例の構成を基礎として、ビット線および反転ビット線の容量を等しくすることを可能にする例を説明する。
図２０は、第１５実施例によるＤＲＡＭの要部の構成を示す回路図である。この図２０のＤＲＡＭにおいては、ワードドライバ群ＷＤが複数のワード線ＷＬ，…を選択的に活性化する。また、複数のビット線対ＢＬおよび／ＢＬ，…のそれぞれに対応して、複数のセンスアンプＳＡ，…が設けられる。
このＤＲＡＭにおいて特徴的な部分は、各ビット線対ＢＬ，／ＢＬに、接続態様が異なるメモリセル１およびメモリセル３がそれぞれ複数接続されていることである。これらのメモリセル１および３は、同数設けられる。
【０１６４】
メモリセル１，…の各々は、トランジスタ１Ｔおよびキャパシタ１Ｃを含み、そのトランジスタ１Ｔがビット線ＢＬに接続され、そのキャパシタ１Ｃが反転ビット線／ＢＬに接続される。メモリセル３，…の各々は、トランジスタ３Ｔおよびキャパシタ３Ｃを含み、そのトランジスタ３Ｔが反転ビット線／ＢＬに接続され、そのキャパシタ３Ｃがビット線ＢＬに接続される。
このように、各ビット線対ＢＬ，／ＢＬに、接続態様が異なるメモリセル１，…およびメモリセル３，…が同数接続されているため、各ビット線対ＢＬ，／ＢＬの容量バランスがとられる。その結果として、各センスアンプＳＡのセンスマージンを増加させることができる。
第１６実施例
次に、第１６実施例について説明する。この第１６実施例においては、第１５実施例の場合と同様に、ビット線および反転ビット線の容量を等しくすることを可能にする例を説明する。
【０１６５】
図２１は、第１６実施例によるＤＲＡＭの要部の構成を示す回路図である。この図２１のＤＲＡＭにおいては、ワード線ＷＬ１，ＷＬ２，…に対応して設けられたワードドライバ２０１，２０２，…が、ワード線を選択的に活性化する。また、複数のビット線対ＢＬ１および／ＢＬ１，…のそれぞれに対応して、複数のセンスアンプＳＡ１１，…が設けられる。
各センスアンプは、対応するビット線対の延在方向の中央部に配置される。各センスアンプの両側に接続されたビット線対において、一方の側のビット線対に接続されたメモリセルと、他方の側のビット線対に接続されたメモリセルとで接続態様が異なる。
具体的に、ビット線対ＢＬ１および／ＢＬ１を代表例として説明すると、センスアンプＳＡ１１の一方の側に配置されたメモリセル１は、そのキャパシタ１Ｃが反転ビット線／ＢＬ１に接続され、そのトランジスタ１Ｔがビット線ＢＬ１に接続される。センスアンプＳＡ１１の他方の側に配置されたメモリセル３１は、そのトランジスタ３１Ｔが反転ビット線／ＢＬ１に接続され、そのキャパシタ３１Ｃがビット線ＢＬ１に接続される。
【０１６６】
また、センスアンプＳＡ１１，ＳＡ１２およびＳＡ１３，…が、コラムごとに交互に並んで配置される。このため、センスアンプのレイアウトピッチを緩和することができる。
第１７実施例
次に、第１７実施例について説明する。この第１７実施例においては、第１５実施例の構成を基礎として、ビット線および反転ビット線の容量を等しくし、かつ、動作しないビット線対がノイズに対するシールドとして働くことを可能にする例を説明する。
図２２は、第１７実施例によるＤＲＡＭの要部の構成を示す回路図である。この図２２において図２０と共通する部分には同一の参照符号を付しその説明を適宜省略する。
【０１６７】
図２２を参照して、ワードドライバ群ＷＤが複数のワード線ＷＬ，…を選択的に活性化する。また、複数のビット線ＢＬおよび／ＢＬ，…のそれぞれに対応して、複数のセンスアンプＳＡ，…が設けられる。
このＤＲＡＭにおいて特徴的な部分は、隣り合う２対のビット線対において、一方のビット線対に接続されたメモリセルと、他方のビット線対に接続された複数のメモリセルとが、互いに異なるワード線ＷＬに接続されていることである。このため、１本のワード線ＷＬが活性化された場合に、隣り合うビット線対では、一方のビット線対のみにデータが読出される。
したがって、データが読出されないビット線対が、データが読出されるビット線対から発生されるノイズをシールドする働きをする。このため、第１５実施例の場合と同様にビット線対の容量バランスをとることによってセンスマージンを増加させることができることに加えて、さらにセンスアンプのセンスマージンを増加させることができる。
【０１６８】
第１８実施例
次に、第１８実施例について説明する。この第１８実施例においては、選択したビット線対のみからデータの読出を行ない、かつ、ワード線の電位の活性化と同時にビット線対の電位差の増幅を行なう例を説明する。
図２３は、第１８実施例によるＤＲＡＭの要部の回路図である。
このＤＲＡＭは、複数のワード線ＷＬ１，ＷＬ２，…、複数のダミーワード線ＤＷＬ１，ＤＷＬ２，…、複数のビット線対ＢＬおよび／ＢＬ，…、複数のメモリセル１１，１２，…、複数のダミーセル４１，４２，…、ワードドライバ群ＷＤ１、複数のセンスアンプＳＡ３，…を含む。
ワード線ＷＬ１，…およびダミーワード線ＤＷＬ１，…と、ビット線対ＢＬ，／ＢＬとが交差して配置される。各ワード線と、各ビット線対との交点に１つのメモリセルが配置される。各ダミーワード線と、各ビット線対との交点にダミーセルが配置される。
【０１６９】
メモリセル１１，１２，…およびダミーセル４１，４２，…の各々は、ＮチャネルＭＯＳトランジスタ（１１Ｔ，１２Ｔ，４１Ｔまたは４２Ｔ等）と、キャパシタ（１１Ｃ，１２Ｃ，４１Ｃまたは４２Ｃ等）とを含む。各ダミーセルのキャパシタの容量は、各メモリセルのキャパシタの容量の１／２である。
各ビット線対ＢＬ，／ＢＬに接続されたメモリセルは、ビット線対ＢＬ，／ＢＬの容量バランスをとるために、半数のメモリセルが、キャパシタの側を反転ビット線に接続した態様（たとえばメモリセル１１）となっており、残りの半数のメモリセルが、キャパシタをビット線ＢＬに接続した態様（たとえばメモリセル１２）になっている。
それと同様に、ダミーセルの半数（たとえばダミーセル４１）が、キャパシタを反転ビット線／ＢＬに接続した態様となっており、残りの半数（たとえばダミーセル４２）が、キャパシタをビット線ＢＬに接続した態様となっている。
【０１７０】
ワード線ＷＬ１，…は、メモリセル１１，…にそれぞれ接続され、ダミーワード線ＤＷＬ１，…は、ダミーセル４１，…にそれぞれ接続される。これらのワード線およびダミーワード線は、ワードドライバ群ＷＤ１によって選択的に活性化される。
各ビット線対ＢＬ，／ＢＬに対応して１つのセンスアンプＳＡ３が設けられる。センスアンプＳＡ３は、ＮチャネルＭＯＳトランジスタ５１，５２および５３を含む。
トランジスタ５２は、反転ビット線／ＢＬと、センスアンプ活性線Ｌ１との間に接続される。このトランジスタ５２は、ゲート電極がビット線ＢＬの電位を受ける。トランジスタ５３は、ビット線ＢＬと、センスアンプ活性線Ｌ１との間に接続される。このトランジスタ５３は、ゲート電極に反転ビット線／ＢＬの電位を受ける。
【０１７１】
トランジスタ５１は、ビット線ＢＬと、反転ビット線／ＢＬとの間に接続される。このトランジスタ５１は、ゲート電極がセンスアンプイコライズ線Ｌ２に接続される。
このセンスアンプＳＡ３においては、センスアンプイコライズ線Ｌ２が活性化されることに応答して、トランジスタ５１が導通し、ビット線対ＢＬ，／ＢＬのイコライズが行なわれる。また、センスアンプ活性線Ｌ１が活性化されることに応答して、トランジスタ５２および５３がビット線対ＢＬ，／ＢＬの増幅動作を行なう。
次に、このＤＲＡＭの動作を説明する。図２４は、図２３のＤＲＡＭの動作を概略的に示すタイミングチャートである。さらに、図２５は、図２３のＤＲＡＭの各部の詳細な動作波形を示すタイミングチャートである。以下、図２４および図２５を用いて動作の説明を行なう。
【０１７２】
また、以下の説明は、次のような仮定に基づいて行なう。電位Ｖｂをビット線ＢＬおよび反転ビット線／ＢＬのプリチャージ電位とする。さらに、記憶ノードの電位は、Ｈレベルの記憶データに対応する場合にＶｗ−Ｖｔｈ＋Ｖｂとし、Ｌレベルの記憶データに対応する場合にＶｗ−Ｖｔｈとする。
図２４を参照して、時刻ｔ０においては、選択されたビット線対ＢＬ，／ＢＬの電位がＶ１のレベルとされている（正確には、Ｖ１のレベルでなくてもよく、Ｖｂ≧Ｖｗ−Ｖｔｈの条件を満たせばよい。）。一方、選択されていないビット線対（ここでは、ＢＬ２，／ＢＬ２と仮定する）のレベルは、Ｖ１のレベルで、フローティング状態または固定状態にされている。
次に、時刻ｔ２およびｔ３で、ワード線ＷＬ１の電位が、Ｖ０からＶ１のレベルへ、昇圧電圧Ｖｗだけ昇圧される。その昇圧とほぼ同時に、ビット線ＢＬおよび反転ビット線／ＢＬを放電しつつ、電荷の読出によりそのビット線対ＢＬ，／ＢＬの電位差をセンスアンプＳＡ３によって増幅する。その際の動作を図２５を参照してさらに詳しく説明する。
【０１７３】
図２５を参照して、時刻ｔａにおいて、センスアンプ活性線Ｌ１が活性化され始める。その場合、センスアンプ活性線Ｌ１が緩やかに放電される。
次に、時刻ｔ３において、ビット線対ＢＬ，／ＢＬの放電が始まる。この時点では、センスアンプイコライズ線Ｌ２の電位はＨレベルであるため、ビット線対ＢＬ，／ＢＬはイコライズされている。
このようにビット線対ＢＬ，／ＢＬの電位が下がっていくと、ビット線対ＢＬ，／ＢＬのカップリングを受けて、記憶ノードＮ１１の電位Ｖｓが下がり始める。その動作は、記憶ノードＮ１１がＨレベルの記憶データに対応する場合およびＬレベルの記憶データに対応する場合のどちらの場合でも同じである。
次に、時刻ｔｂにおいて、センスアンプイコライズ線Ｌ２が非活性化され、これにより、ビット線対ＢＬ，／ＢＬのイコライズが解除される。
【０１７４】
次に、時刻ｔ２において、ワード線ＷＬ１およびダミーワード線ＤＷＬ２がともに昇圧電圧Ｖｗだけ昇圧される。記憶ノードＮ１１がＬレベルの記憶データに対応する場合には、ワード線ＷＬ１の昇圧に応答して、ビット線ＢＬに電荷が読出される。それは、記憶ノードＮ１１の電位ＶｓがＶ１−Ｖｔｈ以下になるからである。一方、記憶ノードＮ１１がＨレベルの記憶データに対応する場合には、ビット線ＢＬに電荷が読出されない。
また、ダミーワード線ＤＷＬ２の昇圧に応答して、ダミーセル４２からビット線対ＢＬ，／ＢＬへの電荷の読出が、メモリセル１１の場合と同様に行なわれる。
ここで、ダミーセル４２のキャパシタ４２Ｃの容量がメモリセル１１のキャパシタ１１Ｃの容量の半分である。このため、ダミーセル４２から読出される電荷量は、メモリセル１１から読出される電荷量の半分である（Ｌレベルの記憶データに対応する場合）。
【０１７５】
したがって、Ｌレベルの記憶データに対応する場合において、メモリセル１１からビット線ＢＬへ読出される電位差を−ΔＶとし、メモリセル１１から反転ビット線／ＢＬへ読出される電位差を＋ΔＶとすると、ダミーセル４２からビット線対ＢＬ，／ＢＬへの読出電位差が次のようになる。
すなわち、ダミーセル４２からビット線ＢＬへ与えられる読出電位差が＋１／２ΔＶとなり、ダミーセル４２から反転ビット線／ＢＬへ与えられる読出電位差が−１／２ΔＶとなる。このような読出が行なわれると、反転ビット線／ＢＬの電位が、ビット線ＢＬの電位よりも高くなる。
一方、Ｈレベルの記憶データに対応する場合には、メモリセル１からビット線ＢＬへの読出電位差が０Ｖとなり、メモリセル１１から反転ビット線／ＢＬへの読出電位差も０Ｖとなる。そして、ダミーセル４２からビット線ＢＬへの読出電位差が＋１／２ΔＶとなり、ダミーセル４２から反転ビット線／ＢＬへの読出電位差が−１／２ΔＶとなる。
【０１７６】
その結果、ビット線ＢＬの電位が、反転ビット線／ＢＬの電位よりもΔＶだけ高くなる。このような状態で、さらにセンスアンプＳＡ３による増幅動作が進められる。
次に、時刻ｔｃにおいて、ビット線対ＢＬ，／ＢＬの電位差の増幅が進められる。この時刻ｔｃにおいては、Ｈレベルの記憶データの読出の場合は、ビット線ＢＬからトランジスタ１１Ｔを介して記憶ノードＮ１１が充電される。これにより、記憶ノードＮ１１のデータＶｓは、Ｖｓ＝Ｖ１−Ｖｔｈになる。
次に、時刻ｔｄにおいては次のような状態になる。Ｌレベルの記憶データの読出の場合は、ビット線ＢＬおよび記憶ノードＮ１１の電位が、それぞれＶ０のレベルになり、反転ビット線／ＢＬの電位が、Ｖ１−Ｖｔｈ以上のレベルになる。
【０１７７】
一方、Ｈレベルの記憶データの読出の場合は、ビット線ＢＬの電位がＶ１−Ｖｔｈ以上のレベルになり、反転ビット線／ＢＬの電位がＶ０のレベルになり、記憶ノードＮ１１の電位ＶｓがＶ１−Ｖｔｈのレベルになる。
次に、時刻ｔ５において、ワード線ＷＬ１およびダミーワード線ＤＷＬ２がともにＶ０＋Ｖｗのレベルに保たれたまま、ビット線対ＢＬ，／ＢＬがともに電圧Ｖｂだけ昇圧される。その結果、Ｌレベルの記憶データの読出の場合の記憶ノードＮ１１の電位ＶｓがＶ１−Ｖｔｈになり、Ｈレベルの記憶データの読出の場合の記憶ノードＮ１１の電位ＶｓがＶ１−Ｖｔｈ＋Ｖｂ以上のレベルになる。
次に、時刻ｔ６において、ワード線ＷＬ１の電位およびダミーワード線ＤＷＬ２の電位が、ともにＶ０のレベルまで降圧される。そして、時刻ｔ７において、センスアンプイコライズ線Ｌ２の電位およびセンスアンプ活性線Ｌ１の電位が、ともにＶ１のレベルまで昇圧される。これにより、動作が終了する。
【０１７８】
以上のような動作が行なわれることにより、このＤＲＡＭでは、複数のビット線対のうち、選択したビット線対のみにデータの読出を行なうことができる。さらに、このＤＲＡＭでは、ワード線の電位の昇圧とともにビット線対の電位差の増幅が行なわれるため、第１３実施例の場合よりも読出動作を高速化することができる。
なお、図２３に示されたセンスアンプＳＡ３は、ＮチャネルＭＯＳトランジスタのみで構成されるものを示したが、ＣＭＯＳ型のセンスアンプを用いてもよい。そのようにすれば、より確実な動作を行なうことができる。さらに、センスアンプＳＡ３において、イコライズ用のトランジスタ５１の代わりに、ＰチャネルＭＯＳトランジスタまたはＣＭＯＳトランスファゲートを用いてもよい。
【０１７９】
また、この第１８実施例においては、ダミーセルのキャパシタの容量を、メモリセルのキャパシタの容量の半分とした。しかし、これに限らず、ダミーメモリセルは、Ｌレベル読出時にメモリセルから与えられる読出電位差ΔＶの絶対値よりも小さい読出電位差を得られる構成のものであれば、どのようなものを用いてもよい。
さらに、図２３には、フォールデッドビット線構成を示したが、これに限らず、オープンビット線構成にも適用可能である。また、複数のビット線対で１つのセンスアンプを共有するシェアードセンスアンプの構成も適用可能である。
第１９実施例
次に、第１９実施例について説明する。この第１９実施例では、図２３のＤＲＡＭに基づいて行なう制御方法のその他の例を説明する。詳しくは、ビット線対のイコライズ状態を解除し、ワード線を昇圧した後に、センスアンプの活性化を行なう例を説明する。
【０１８０】
以下の動作は、図２３のＤＲＡＭの構成を用いて行なわれる。図２６は、第１９実施例および第２０実施例によるＤＲＡＭの要部の動作波形を示すタイミングチャートである。
この第１９実施例では、図２６の一部のタイミングＴ１を中心として説明をする。
この第１９実施例では、図２５の場合と異なり、センスアンプ活性線Ｌ１の活性化を先に行なわない。すなわち、センスアンプ活性線Ｌ１の活性化は、時刻ｔｂでビット線対ＢＬ，／ＢＬのイコライズ状態を解除し、時刻ｔ２でワード線ＷＬ１およびダミーワード線ＤＷＬ２を昇圧した後の時刻ｔ３において、行なわれる。
【０１８１】
この時点ｔ３までは、ビット線対ＢＬ，／ＢＬに電位差が生じていない。そして、この時点でセンスアンプＳＡ３が活性化されるので、この時刻ｔ３からビット線対ＢＬ，／ＢＬの電位差の増幅を開始させる動作が行なわれる。
このような動作が行なわれると、ビット線対ＢＬ，／ＢＬの電位が下がるにつれて、Ｌレベルの記憶データに対応するメモリセル１１の電荷およびダミーセル４２の電荷がビット線対ＢＬ，／ＢＬに読出される。このように読出された電荷は、その後、センスアンプＳＡ３で増幅される。
このため、従来のように、センスアンプＳＡ３を活性化させるタイミングを、読出電位差がセンスアンプＳＡ３に伝達されるまで待つ必要がない。したがって、センスアンプによる増幅動作を高速化することができる。なお、この第１９実施例は、前述した他の実施例に適用することも可能である。
【０１８２】
第２０実施例
次に、第２０実施例について説明する。この第２０実施例では、センスアンプによるビット線対の増幅動作後にビット線対を昇圧させることに特徴がある例を説明する。
以下の動作は、図２３の構成のＤＲＡＭを用いて行なわれる。この実施例の動作は、図２６のタイミングＴ２に示される。
図２６のタイミングＴ２の部分を参照して、Ｈレベルのデータの読出時において、センスアンプＳＡ３の活性化後のビット線ＢＬの電位がＶ０＋Ｖｔｈに設定される。したがって、Ｈレベルのデータの読出時は、時刻ｔｄにおいて、記憶ノードＮ１１の電位が、Ｖ１−Ｖｔｈになり、反転ビット線／ＢＬの電位が、Ｖ０のレベルになる。
【０１８３】
次に、時刻ｔ６において、ワード線ＷＬ１およびダミーワード線ＤＷＬ２がともに降圧される。その後、時刻ｔ５において、反転ビット線／ＢＬの電位が、Ｖ１のレベルにプリチャージされる。これにより、記憶ノードＮ１１の電位は、ほぼＶ１−Ｖｔｈ＋Ｖ１＝２・Ｖ１−Ｖｔｈのレベルにまで昇圧される。
一方、Ｌレベルのデータの読出時には、時刻ｔｄにおいて、記憶ノードＮ１１の電位がＶ０となり、反転ビット線／ＢＬの電位がＶ１−Ｖｔｈになる。そして、時刻ｔ６において、ワード線ＷＬ１およびダミーワード線ＤＷＬ２がそれぞれ降圧された後、時刻ｔ５で反転ビット線／ＢＬの電位がＶ１のレベルまでプリチャージされると、記憶ノードＮ１１の電位は、ほぼＶ１−（Ｖ０＋Ｖｔｈ）＋Ｖ０＝Ｖ１−Ｖｔｈのレベルまで昇圧される。
【０１８４】
以上のような動作が行なわれることにより、記憶ノードＮ１１の電位は、Ｈレベルのデータの読出時の場合もＬレベルのデータの読出時の場合もともに、初期状態（時刻ｔｂ以前の状態）のレベルに戻される。
このように、この第２０実施例においては、リストア動作を行なう場合に、メモリセルへリストアするための電位が十分なレベルに達してからワード線を降圧する必要がない。このため、リストア動作を高速化することができる。
なお、この第２０実施例では、リストア動作を行なう場合に、ビット線対をプリチャージするタイミングと、ワード線を降圧するタイミングとは、どちらが先でもよい。それは、それらのタイミングのどちらが先であっても結果的にリストア電位が初期値に戻るからである。また、この第２０実施例の動作は、先に説明した実施例のそれぞれに適用してもよい。
【０１８５】
第２１実施例
次に、第２１実施例について説明する。この第２１実施例では、読出電位差をさらに大きくすることが可能な例を説明する。
以下の動作は、図１５のＤＲＡＭを用いて行なわれる。なお、図２３のＤＲＡＭを用いて動作を行なうことも可能である。
図２７は、第２１実施例によるＤＲＡＭの各部の動作波形を示すタイミングチャートである。
まず、初期状態を説明する。ビット線ＢＬの電位および反転ビット線／ＢＬの電位は、ともにＶｂＬのレベルにされている。ここで、電位ＶｂＬは、Ｖ０およびＶ１の間の中間的なレベルである。また、ワード線ＷＬの電位は、ＶｗＬのレベルにされている。この電位ＶｗＬは、Ｖ０およびＶ１の間のレベルであり、かつ、Ｖ０に近いレベルである。
【０１８６】
また、記憶ノードＮ１の電位Ｖｓは、次のようなレベルにされている。すなわち、Ｌレベルの記憶データに対応する場合は、Ｖｓ＝ＶｂＬ−２・Ｖｂであり、Ｈレベルの記憶データに対応する場合は、Ｖｓ＝ＶｂＬ＋２・Ｖｂである。
時刻ｔ０において、ビット線対ＢＬ，／ＢＬは、イコライズされたままフローティング状態にされている。
次に、時刻ｔ２で、ワード線ＷＬの電位が、ＶｗＬから昇圧電圧Ｖｗだけ昇圧される。ビット線の電位ＶｂＬがＶｗＬ＋Ｖｗ−Ｖｔｈ以下のレベルに設定されていることにより、ワード線ＷＬの昇圧に応答して、トランジスタ１Ｔが導通する。それは、Ｌレベルのデータの読出時の場合と、Ｈレベルのデータの読出時の場合とで同じである。
【０１８７】
このようにトランジスタ１Ｔが導通することにより、ビット線ＢＬ１および／ＢＬ１には、それぞれメモリセル１からの電荷が読出される。その場合のビット線ＢＬ１の電位は次のようになる。すなわち、Ｈレベルのデータの読出時の場合は、記憶ノードＮ１１の電位がＶｂ＋２・ΔＶになり、Ｌレベルのデータの読出時の場合は、記憶ノードＮ１１の電位がＶｂ−２・ΔＶになる。
一方、反転ビット線／ＢＬ１の電位は、Ｈレベルのデータの読出の場合にはＶｂ−２・ΔＶになり、Ｌレベルのデータの読出の場合にはＶｂ＋２・ΔＶになる。
ここで、２・ΔＶは、ビット線ＢＬへの読出電位差であり、以下のように示される。すなわち、２・ΔＶ＝２・Ｖｂ・Ｃｓ／（Ｃｂ＋Ｃｓ）である。ここで、Ｃｂは、ビット線ＢＬ１および反転ビット線／ＢＬ１の寄生容量であり、Ｃｓは、キャパシタ１Ｃの容量である。したがって、ビット線ＢＬ１と、反転ビット線／ＢＬ１との間の電位差が、４・ΔＶになる。
【０１８８】
次に、時刻ｔ３において、ビット線対ＢＬ１，／ＢＬ１の電位差が、センスアンプＳＡ１によって増幅される。この増幅動作により、各部の電位は次のようになる。
すなわち、Ｈレベルのデータの読出の場合は、ビット線ＢＬ１の電位および記憶ノードＮ１１の電位が、ともにＶｂＬ＋Ｖｂになり、反転ビット線／ＢＬ１の電位が、ＶｂＬ−Ｖｂになる。一方、Ｌレベルの読出の場合は、ビット線ＢＬの電位および記憶ノードＮ１の電位が、ともにＶｂＬ−Ｖｂになり、反転ビット線の電位が、ＶｂＬ＋Ｖｂになる。
次に、時刻ｔ６において、ワード線ＷＬの電位が、ＶｗＬのレベルに戻される。そして、時刻ｔ５において、ビット線ＢＬ１の電位および反転ビット線／ＢＬ１の電位が、ともにＶｂＬのレベルに戻される。このように電位をＶｂＬに戻すのは、ビット線ＢＬ１と、反転ビット線／ＢＬ１とをイコライズすることにより行なわれる。
【０１８９】
ビット線対ＢＬ１，／ＢＬ１がこのような電位にされると、記憶ノードＮ１の電位Ｖｓは、次のようなレベルになる。すなわち、Ｈレベルのデータの読出の場合は、キャパシタ１Ｃを介して反転ビット線／ＢＬ１のカップリングを受けて、電位Ｖｓが、ＶｂＬ＋２・Ｖｂになる。一方、Ｌレベルのデータの読出の場合は、同様に、キャパシタ１Ｃを介して反転ビット線／ＢＬ１のカップリングを受けて、電位Ｖｓが、ＶｂＬ−２・Ｖｂになる。したがって、記憶ノードＮ１の電位Ｖｓは、初期状態に戻る。
これで、一連の読出動作（またはリストア動作ならびにリフレッシュ動作）が終了する。
また、書込動作を行なう場合には、前述した動作において、ワード線ＷＬの電位をＶｗＬのレベルに戻す前（時刻ｔ６）において、書込データをビット線ＢＬ１および反転ビット線／ＢＬ１に与えることによって行なわれる。
【０１９０】
従来のＤＲＡＭでは、ビット線および反転ビット線の振幅がこの第２１実施例と同様にＶｂである場合、そのビット線と、反転ビット線との間の読出電位差ΔＶは、ΔＶ＝Ｖｂ・Ｃｓ／（Ｃｂ＋Ｃｓ）になる。したがって、この第２１実施例では、ビット線および反転ビット線の振幅がＶｂである場合において、メモリセルに保持される電荷が従来の約２倍になり、さらに、電荷の読出により生じるビット線対の電位差が、従来の約４倍になる。したがって、この第２１実施例では、安定したセンス動作（時刻ｔ３における増幅動作）を行なうことができる。言い換えると、この第２１実施例によれば、データの読出により生じる電位差を従来と同じだけ得たい場合、ビット線および反転ビット線の振幅を従来の１／４に減少させることができる。このため、たとえば、センス動作を行なう場合の消費電力を従来の１／４に低減することができる。
【０１９１】
第２２実施例
次に、第２２実施例について説明する。この第２２実施例においては、ビット線対と、ワード線との間でショートによるリーク電流が流れないようにした例を説明する。以下の動作は、図５５のＤＲＡＭを用いて行なわれる。
図２８は、第２２実施例によるＤＲＡＭの各部の動作波形を示すタイミングチャートである。
まず、初期状態を説明する。ビット線ＢＬおよび反転ビット線／ＢＬの初期電位ＶｂＬが、ワード線ＷＬの初期電位Ｖｂｗと等しくされている。
時刻ｔ０において、ビット線ＢＬの電位および反転ビット線／ＢＬの電位は、ＶｂＬの電位にイコライズされており、フローティング状態にされている。
【０１９２】
次に、時刻ｔ２において、ワード線ＷＬの電位が、ＶｗＬのレベルから昇圧電圧Ｖｗだけ昇圧される。これにより、ワード線ＷＬの電位は、ＶｗＬ＋Ｖｗのレベルになる。ここで、Ｖｗ≧Ｖｂ＋Ｖｔｈである。このようなワード線ＷＬの昇圧に応答して、ビット線ＢＬまたは反転ビット線／ＢＬに電荷が読出される。
次に、時刻ｔ３において、ビット線対ＢＬ，／ＢＬの電位差が、センスアンプＳＡ０によって増幅される。これにより、各部の電位は次のようになる。すなわち、Ｈレベルの読出の場合は、ビット線ＢＬの電位および記憶ノードＮ１０の電位がＶｂＬ＋Ｖｂになり、反転ビット線／ＢＬの電位がＶｂＬ−Ｖｂになる。一方、Ｌレベルの読出の場合は、ビット線ＢＬの電位および記憶ノードＮ１０の電位がともにＶｂＬ−Ｖｂのレベルになり、反転ビット線／ＢＬの電位がＶｂＬ＋Ｖｂのレベルになる。
【０１９３】
次に、時刻ｔ６において、ワード線ＷＬの電位が、ＶｗＬのレベルに戻される。次に、時刻ｔ７において、ビット線ＢＬの電位および反転ビット線／ＢＬの電位が、ともにＶｂＬのレベルに戻される。これにより、ビット線対ＢＬ，／ＢＬの電位が初期状態に戻る。
ここで、Ｌレベルのデータの読出の場合の記憶ノードＮ１０の電位Ｖｓは、ＶｂＬ−Ｖｂのレベルであるが、ＶｂＬ−Ｖｂ≧ＶｗＬ−Ｖｔｈの状態であるため、その場合の記憶ノードＮ１０の電位は保持される。一方、Ｈレベルの読出の場合は、記憶ノードＮ１０の電位ＶｓがＶｂＬ＋Ｖｂのレベルであり、ビット線の振幅のＬレベル側の電位がＶｂＬ−Ｖｂである。その場合、ＶｂＬ−Ｖｂ≧ＶｗＬ−Ｖｔｈの状態であるため、その場合の記憶ノードＮ１０の電位は保持される。
【０１９４】
以上のような動作が行なわれることにより、一連の読出動作（またはリストア動作もしくはリフレッシュ動作）が終了する。このような動作が行なわれる場合には、スタンバイ状態において、ビット線対ＢＬ，／ＢＬの電位と、ワード線ＷＬの電位とが同じ電位であるため、それらの配線のショートによるリーク電流が流れないようにすることができる。
第２３実施例
次に、第２３実施例について説明する。この第２３実施例においては、第２１実施例を基礎として、メモリセルアレイ内でのショートによるリーク電流が流れないようにすることが可能な例について説明する。すなわち、この第２３実施例は、第２１実施例の変形例である。
【０１９５】
以下の動作は、第２１実施例の場合と同様に、図１５のＤＲＡＭを用いて行なわれる。なお、図２３のＤＲＡＭを用いても行なわれる。図２９は、第２３実施例によるＤＲＡＭの各部の動作波形を示すタイミングチャートである。
まず、初期状態を説明する。ビット線ＢＬ１の電位および反転ビット線／ＢＬ１の電位は、ともにＶｂＬのレベルにされている。また、ワード線ＷＬの電位は、ＶｗＬのレベルにされている。ここで、電位ＶｂＬと、電位ＶｗＬとは同じレベルである。
また、記憶ノードＮ１の電位Ｖｓは、次のようにされている。すなわち、Ｌレベルのデータの読出の場合は、Ｖｓ＝ＶｂＬ−２・Ｖｂにされている。一方、Ｈレベルのデータの読出の場合は、Ｖｓ＝ＶｂＬ＋２・Ｖｂにされている。さらに、トランジスタ１Ｔのしきい値電圧Ｖｔｈは、Ｖｔｈ≧Ｖｂに設定されている。
【０１９６】
時刻ｔ０において、ビット線ＢＬ１の電位と、反転ビット線／ＢＬ１の電位とが、イコライズされたままフローティング状態にされる。
次に、時刻ｔ２において、ワード線ＷＬの電位が、ＶｗＬのレベルから昇圧電圧Ｖｗだけ昇圧される。ここで、昇圧電圧Ｖｗは、Ｖｗ≧ＶｂＬ＋Ｖｂ＋Ｖｔｈである。このようなワード線ＷＬの昇圧に応答して、ビット線ＢＬ１および反転ビット線／ＢＬ１に電荷が読出される。その読出により生じる電位差は、４・ΔＶである。
次に、時刻ｔ３において、ビット線対ＢＬ１，／ＢＬ１の電位差が、センスアンプＳＡ１によって増幅される。これにより、各部の電位は次のようになる。
すなわち、Ｈレベルのデータの読出の場合は、ビット線ＢＬ１の電位および記憶ノードＮ１の電位が、ともにＶｂＬ＋Ｖｂになり、反転ビット線／ＢＬ１の電位が、ＶｂＬ−Ｖｂになる。一方、Ｌレベルのデータの読出の場合は、ビット線ＢＬ１の電位および記憶ノードＮ１の電位が、ともにＶｂＬ−Ｖｂのレベルになり、反転ビット線／ＢＬ１の電位が、ＶｂＬ＋Ｖｂのレベルになる。
【０１９７】
次に、時刻ｔ６において、ワード線ＷＬの電位が、ＶｗＬのレベルに戻される。次に、時刻ｔ５において、ビット線ＢＬ１の電位および反転ビット線／ＢＬ１の電位が、ともにＶｂＬのレベルに戻される。その電位ＶｂＬは、ビット線ＢＬ１と、反転ビット線／ＢＬ１とをイコライズすることにより得られる。
ビット線対ＢＬ１，／ＢＬ１がこのような電位にされると、記憶ノードＮ１の電位Ｖｓは、次のようなレベルになる。すなわち、Ｈレベルのデータの読出の場合は、記憶ノードＮ１が、キャパシタ１Ｃを介して反転ビット線／ＢＬ１のカップリングを受け、Ｖｓ＝ＶｂＬ＋２・Ｖｂのレベルになる。一方、Ｌレベルの読出の場合は、同様に、記憶ノードＮ１がキャパシタ１Ｃを介して反転ビット線／ＢＬ１のカップリングを受けて、Ｖｓ＝ＶｂＬ−２・Ｖｂになる。このようにして、ビット線ＢＬ１の電位および反転ビット線／ＢＬ１の電位が初期状態になる。
【０１９８】
このように、一連の読出動作（またはリストア動作もしくはリフレッシュ動作）が終了する。
書込動作は、前述した一連の動作において、ワード線ＷＬの電位をＶｗＬのレベルに戻す前（時刻ｔ６）において、書込データをビット線対ＢＬ１，／ＢＬ１に与えることによって行なわれる。
この第２３実施例によれば、第２１実施例の場合と同様の効果を得ることができる。さらに、スタンバイ状態において、メモリセルアレイ内のすべての配線の電位がＶｂＬのレベルであるため、ビット線対と、ワード線との間のショートによるリーク電流を流れないようにすることができる。その結果、この第２３実施例においては、第２１実施例よりもさらに消費電力を低減することができる。
【０１９９】
また、Ｖｔｈ≧Ｖｂの条件を従来のＤＲＡＭに適用した場合は、ワード線の昇圧電位Ｖｗ＋ＶｂＬを、Ｈレベルの記憶データに対応する記憶ノードの電位よりもしきい値電圧Ｖｔｈ以上高くする必要がある。これに対し、この第２３実施例では、ワード線の昇圧電位Ｖｗ＋ＶｂＬは、Ｈレベルの記憶データに対応する記憶ノードの電位よりもＶｔｈ−Ｖｂだけ高くすればよい。したがって、この第２３実施例によれば、従来よりもワード線の昇圧電位を低くすることができる。
第２４実施例
次に、第２４実施例について説明する。この第２４実施例では、リフレッシュ時にすべてのビット線でデータの読出を行ない、読出時（または書込時）に、選択されたビット線対でデータの読出（または書込）を行なうようにした例を説明する。
【０２００】
以下の動作は、図１５のＤＲＡＭを用いて行なわれる。図３０は、第２４実施例によるＤＲＡＭの各部の動作波形を示すタイミングチャートである。この図３０は、読出時に選択されないメモリセルに対応するタイミングチャートである。図３０を参照して、このＤＲＡＭは、リフレッシュ時には、第２３実施例に示した動作を行ない、読出時（または書込時）には、第１３実施例に示した動作を行なう。すなわち、リフレッシュ時と、読出時（書込時）とでワード線ＷＬの昇圧電圧Ｖｗが異なるように制御される。
まず、スタンバイ時の状態を説明する。ビット線対ＢＬ１，／ＢＬ１は、Ｖ１のレベルであり、ワード線ＷＬの電位は、Ｖ０のレベルである。また、この第２４実施例では、Ｖｂをビット線の電圧振幅として用いた場合に、しきい値電圧Ｖｔｈが、２・Ｖｂである場合を仮定して説明する。
【０２０１】
このようなスタンバイ時の条件で、リフレッシュ時に第２３実施例の動作を行なう場合のワード線ＷＬの昇圧電圧Ｖｗの条件は、Ｖｗ≧Ｖ１＋Ｖｂ＋Ｖｔｈである。このような昇圧電圧Ｖｗを用いれば、リフレッシュ時に、すべてのビット線対ＢＬ１，／ＢＬ１，…にデータが読出される。
一方、このようなスタンバイ時の条件で、読出時（または書込時）に、第１３実施例の動作を行なう場合のワード線ＷＬの昇圧電圧Ｖｗの条件は、Ｖｗ≦Ｖ１−２・Ｖｂ＋Ｖｔｈである。このような昇圧電圧Ｖｗを用いれば、読出時（または書込時）に、選択されたビット線対にのみデータが読出される。
したがって、この第２４実施例においては、リフレッシュ時の昇圧電圧Ｖｗと、読出時（または書込時）の昇圧電圧Ｖｗとを、少なくとも３・Ｖｂ＝（Ｖ１＋Ｖｂ＋Ｖｔｈ）−（Ｖ１−２・Ｖｂ＋Ｖｔｈ）だけ違えることによって、スタンバイ時の電位の条件を同じにして、リフレッシュ動作と、読出動作（または書込動作）とを実行することができる。
【０２０２】
第２５実施例
次に、第２５実施例について説明する。この第２５実施例においては、第２４実施例の動作の変形例について説明する。図３１は、第２５実施例によるＤＲＡＭの各部の動作波形を示すタイミングチャートである。以下の説明においては、第２４実施例と重複する部分の説明を省略する。
この図３１の動作が図３０の動作と異なるのは、リフレッシュ時の動作である。すなわち、この第２５実施例では、リフレッシュ時の動作において、ビット線対の電位がＶ１のレベルよりも大幅に高くならないようにされる。したがって、リフレッシュ時に１本のワード線ＷＬに接続されるすべてのメモリセルから、対応するビット線対に電荷を読出すためのワード線ＷＬの昇圧電位Ｖｗの条件は、Ｖｗ≧Ｖ１＋Ｖｔｈである。
【０２０３】
一方、トランジスタ１Ｔのしきい値電圧Ｖｔｈがビット線対ＢＬ１，／ＢＬ１のそれぞれの電圧振幅Ｖｂに等しいと仮定した場合、読出時（または書込時）のワード線ＷＬの昇圧電位Ｖｗの条件は、Ｖｗ≦Ｖ１−Ｖｂ＋Ｖｔｈである。
このため、リフレッシュ時と、読出時（または書込時）とで、ワード線ＷＬの昇圧電位ＶｗをＶｂ＝（Ｖ１＋Ｖｔｈ）−（Ｖ１−Ｖｂ＋Ｖｔｈ）だけ異ならせることにより、スタンバイ時の電位を一定にした条件で、リフレッシュ動作と、読出動作（または書込動作）とをともに実行することができる。
したがって、この第２５実施例では、第２４実施例よりもリフレッシュ時のワード線の昇圧電位を低くすることができる。その結果、消費電力を低減することができる。
【０２０４】
第２６実施例
次に、第２６実施例について説明する。この第２６実施例においては、リフレッシュ動作のみを実行するリテンションモードと、リフレッシュ動作および読出動作（または書込動作）を実行するアクセスモードとを有するＤＲＡＭにおいて、リフレッシュ時に、ワード線に接続されたすべてのメモリセルからビット線対に電荷の読出を行ない、読出時に、選択されたメモリセルのみから対応するビット線対に電荷の読出を行なう例を説明する。
この第２６実施例は、たとえば、図１５の構成のＤＲＡＭに適用される。以下の説明においては、メモリセルのトランジスタのしきい値電圧Ｖｔｈがビット線対の電圧振幅Ｖｂの２倍であるという仮定のもとに行なう。
【０２０５】
図３２は、第２６実施例によるＤＲＡＭのリテンションモード時の各部の動作波形を示すタイミングチャートである。図３２を参照して、リテンションモード時には、図２９に示された動作と同様の動作が行なわれる。その場合のワード線ＷＬのスタンバイ時の電位Ｖ２は、Ｖ０＋２・Ｖｂである。
図３３は、第２６実施例によるＤＲＡＭのアクセスモード時の各部の動作波形を示すタイミングチャートである。この図３３には、アクセスモードにおける読出時の動作が示される。図３３を参照して、アクセスモード時には、図３０に示された動作と同様の動作が行なわれる。その場合のワード線ＷＬのスタンバイ時の電位は、Ｖ０のレベルである。
そのようにＶ０のレベルにされるのは、次の理由による。すなわち、選択されたビット線対に対応するメモリセルの記憶ノードの電位は、図１６の動作ではＶ０のレベルまで下がる。このため、メモリセルのＬレベルの記憶データが破壊されないための条件は、ワード線のスタンバイ時の電位が、Ｖ０（＝Ｖ０−２・Ｖｂ＋Ｖｔｈ）以下になることである。
【０２０６】
この第２６実施例によれば、リテンションモードおよびアクセスモードを有するＤＲＡＭにおいて、リテンションモードと、アクセスモードとでスタンバイ時のワード線ＷＬの電位を変化させることにより、それらのモードを実行することができる。
さらに、アクセスモードにおいて、リフレッシュ時と、読出時（または書込時）とで、ワード線ＷＬの昇圧電位ＶｗＨをＶｂ＝（Ｖ１＋Ｖｔｈ）−（Ｖ１−Ｖｂ＋Ｖｔｈ）だけ異ならせることにより、スタンバイ時の電位を一定にした条件で、リフレッシュ動作と、読出動作（または書込動作）とをともに実行することができる。
したがって、この第２６実施例では、第２４実施例よりもリフレッシュ時のワード線の昇圧電圧を低くすることができる。その結果、消費電力を低減することができる。
【０２０７】
第２７実施例
次に、第２７実施例について説明する。この第２７実施例においては、第２６実施例で説明したアクセスモードからリテンションモードへのモードの移行の際に、そのモードの移行を迅速に、かつ、低消費電力で行なうことを可能にした例を説明する。
図３４は、第２７実施例によるＤＲＡＭの要部の構成を示すブロック図である。図３４を参照して、このＤＲＡＭは、メモリセルアレイ１００、センスアンプ群ＳＡ、ワードドライバ群ＷＤおよびイコライズスイッチＳＷを含む。
このＤＲＡＭにおいて特徴的な部分は、イコライズスイッチＳＷである。イコライズ電位ノードＮＥが、センスアンプ群ＳＡを介してスタンバイ時にメモリセルアレイ１００内のビット線対と電気的に接続される。ワードドライバスタンバイ電位ノードＮＤが、ワードドライバ群ＷＤを介してスタンバイ時にメモリセルアレイ１００内のすべてのワード線と電気的に接続される。
【０２０８】
イコライズスイッチＳＷは、イコライズ電位ノードＮＥと、ワードドライバスタンバイ電位ノードＮＤとの間に接続されている。
イコライズスイッチＳＷは、モード切換パルス信号ＰＳを受ける。その信号ＰＳは、アクセスモードからリテンションモードへモードが切換えられる場合に、所定期間Ｈレベルにされる。イコライズスイッチＳＷは、アクセスモードからリテンションモードへモードが切換えられる場合に、ＰＳに応答して、イコライズ電位ノードＮＥと、ワードドライバスタンバイ電位ノードＮＤとの間を導通状態にする。
次に、イコライズスイッチＳＷの詳細な構成を説明する。図３５は、図３４のイコライズスイッチＳＷの詳細な構成を示す回路図である。
【０２０９】
図３５を参照して、イコライズスイッチＳＷは、ＮチャネルＭＯＳトランジスタＴＲ１、ＰチャネルＭＯＳトランジスタＴＲ２およびインバータＩＮＶを含む。トランジスタＴＲ１およびＴＲ２は、イコライズ電位ノードＮＥと、ワードドライバスタンバイ電位ノードＮＤとの間に並列に接続される。
トランジスタＴＲ１は、ゲート電極に信号ＰＳを受け、その信号ＰＳに応答して導通状態が制御される。トランジスタＴＲ２は、インバータＩＮＶを介して信号ＰＳの反転信号を受け、その信号に応答して導通状態が制御される。
すなわち、信号ＰＳがＨレベルである場合にトランジスタＴＲ１およびＴＲ２がともに導通し、イコライズ電位ノードＮＥと、ワードドライバスタンバイ電位ノードＮＤとが電気的に接続される。
【０２１０】
このように、アクセスモードからリテンションモードへモードが切換えられる場合に、イコライズ電位ノードＮＥと、ワードドライバスタンバイ電位ノードＮＤとの間が導通状態にされる。
前述した第２６実施例では、アクセスモードのスタンバイ時の電位と、リテンションモードのスタンバイ時の電位とが異なる。具体的に、リテンションモードのスタンバイ時においては、ビット線対の電位と、ワード線の電位とが等しく、その電位Ｖ２は、Ｖ０およびＶ１の中間のレベルである。一方、アクセスモードのスタンバイ時において、ビット線対の電位はＶ１のレベルであり、ワード線の電位はＶ０のレベルである。
一般的に、ＤＲＡＭにおいては、メモリセルアレイ１００内において、すべてのビット線対の容量と、すべてのワード線の容量とがほぼ等しい場合がある。したがって、この第２７実施例のように、アクセスモードからリテンションモードへ移行する場合に、Ｖ１のレベルにあるすべてのビット線対と、Ｖ０のレベルにあるすべてのワード線とがイコライズスイッチＳＷによって電気的に導通されると、Ｖ０およびＶ１の中間のレベルであるリテンションモードのスタンバイ時の電位Ｖ２が得られる。
【０２１１】
この第２７実施例では、ビット線対と、ワード線とをイコライズする動作を行なうことによって、リテンションモードのスタンバイ時の電位が得られるので、アクセスモードからリテンションモードへの移行を迅速に行なうことができる。さらに、そのようなモードの移行の際の消費電力を低減することができる。
第２８実施例
次に、第２８実施例について説明する。この第２８実施例においては、第２６実施例に示したリテンションモードおよびアクセスモードを実行する機能を有し、リテンションモードのスタンバイ時の電位を得る動作およびアクセスモードのスタンバイ時の電位を得る動作に特徴があるＤＲＡＭの例を説明する。
この第２８実施例は、第２６実施例を基礎とするものであり、リテンションモードおよびアクセスモードのそれぞれのスタンバイ時の電位を次のように得る。
【０２１２】
リテンションモードのスタンバイ時のワード線およびビット線対の電位は、リストア動作の終了後に、ビット線対をイコライズすることによって得る。アクセスモードのスタンバイ時のビット線対の電位は、リストア動作の終了後に、ビット線対をＶ１のレベルにプリチャージすることによって得る。
これにより、リテンションモードのリフレッシュ動作の低消費電力化を図ることができる。さらに、アクセスモードのリフレッシュ動作の終了時におけるビット線対のスタンバイ時の電位をＶ１のレベルに保つことができる。このため、リフレッシュ動作および読出動作（または書込動作）を高速で行なうことができる。
第２９実施例
次に、第２９実施例について説明する。この第２９実施例においては、以上に説明した実施例に用いることが可能なセンスアンプの例を説明する。
【０２１３】
図３６は、第２９実施例によるセンスアンプの構成を示す回路図である。図３６を参照して、このセンスアンプは、ＰチャネルＭＯＳトランジスタ８０１〜８０５およびＮチャネルＭＯＳトランジスタ８０６〜８１４を含む。
このセンスアンプは、ビット線対にそれぞれ接続されるセンスノードＳＮおよび反転センスノード／ＳＮを有する。センスノードＳＮおよび反転センスノード／ＳＮに並列してセンスアンプ選択線Ｌ１が配置される。
センスアンプ選択線Ｌ１と交差する方向に、第１のイコライズ線Ｌ２、センスアンプ活性線Ｌ３、第１のセンス電位線Ｌ４、第２のセンス電位線Ｌ５、第２のイコライズ線Ｌ６、イコライズ電位線Ｌ７および第３のセンス電位線Ｌ８がそれぞれ配置される。
【０２１４】
トランジスタ８０１は、反転センスノード／ＳＮの電位を受けるゲート電極を有し、センスノードＳＮと第３のセンス電位Ｌ８との間に接続される。トランジスタ８０２は、センスノードＳＮの電位を受けるゲート電極を有し、反転センスノード／ＳＮと、第３のセンス電位線Ｌ８との間に接続される。
センスノードＳＮと、反転センスノード／ＳＮとの間にトランジスタ８０３が接続される。センスノードＳＮと、イコライズ電位線Ｌ７との間にトランジスタ８０４が接続される。反転センスノード／ＳＮと、イコライズ電位線Ｌ７との間にトランジスタ８０５が接続される。トランジスタ８０３，８０４および８０５の各々は、ゲート電極に第１のイコライズ線Ｌ２の電位を受ける。
センスノードＳＮと、反転センスノード／ＳＮとの間にトランジスタ８０６が接続される。センスノードＳＮと、第２のセンス電位Ｌ５との間にトランジスタ８０７および８０８が直列に接続される。反転センスノード／ＳＮと、第２のセンス電位Ｌ５との間にトランジスタ８０９および８１０が直列に接続される。
【０２１５】
トランジスタ８０６，８０７および８０９の各々は、ゲート電極に第２のイコライズ線Ｌ６の電位を受ける。トランジスタ８０８および８１０の各々は、ゲート電極にセンスアンプ選択線Ｌ１の電位を受ける。
センスノードＳＮと、第１のセンス電位線Ｌ４との間にトランジスタ８１３および８１１が直列に接続される。トランジスタ８１３と、第１のセンス電位線Ｌ４との間に、トランジスタ８１２がトランジスタ８１１と並列に接続される。反転センスノード／ＳＮと、トランジスタ８１１およびトランジスタ８１２のそれぞれとの間にトランジスタ８１４がトランジスタ８１３と並列に接続される。
トランジスタ８１２は、ゲート電極にセンスアンプ選択線Ｌ１の電位を受ける。トランジスタ８１１は、ゲート電極にセンスアンプ活性線Ｌ３の電位を受ける。トランジスタ８１３は、ゲート電極に反転センスノード／ＳＮの電位を受ける。トランジスタ８１４は、ゲート電極にセンスノードＳＮの電位を受ける。
【０２１６】
このような構成のセンスアンプにおいては、トランジスタ８０１および８０２によってＰＭＯＳセンス部が構成される。また、トランジスタ８０３〜８０５によってイコライズ部が構成される。また、トランジスタ８０６〜８１０によってプリチャージ部が構成される。また、トランジスタ８１１〜８１４によってＮＭＯＳセンス部が構成される。
次にこのセンスアンプの動作を説明する。図３７は、図３６のセンスアンプがＮＭＯＳセンス部によって増幅動作をする場合の各部の動作波形を示すタイミングチャートである。
以下の動作においては、第２のセンス電位線Ｌ５および第３のセンス電位線Ｌ８は、それぞれ接地電位ＧＮＤおよび電源電位Ｖｃｃの間の電位Ｖａｃｔに固定される。また、イコライズ電位線Ｌ７は、電源電位Ｖｃｃのレベルに固定される。
【０２１７】
動作において、まず、第１のイコライズ線Ｌ２および第２のイコライズ線Ｌ６がＨレベルに立上げられる。これにより、センスノードＳＮおよび反転センスノード／ＳＮのイコライズ状態が解除される。そして、センスアンプ選択線Ｌ１がＨレベルに立上げられる。これにより、センスノードＳＮおよび反転センスノード／ＳＮの電位が、イコライズされたまま電位Ｖａｃｔのレベルにされる。
そして、第２のイコライズ線Ｌ６がＬレベルに立下げられることにより、センスノードＳＮおよび反転センスノード／ＳＮのイコライズ状態が解除される。その後、ワード線ＷＬがＨレベル（Ｖｐｐ）に立上げられる。これにより、センスノードＳＮおよび反転センスノード／ＳＮの間に電位差ΔＶが生じる。その後、第１のセンス電位線Ｌ４がＬレベルに立下げられる。これにより、ＮＭＯＳセンス部によって電位差ΔＶが増幅される。
【０２１８】
その後、ワード線ＷＬが立下げられた後、第１のイコライズ線Ｌ２およびセンスアンプ選択線Ｌ１がともに立下げられる。これにより、センスノードＳＮおよび反転センスノード／ＳＮが電源電位Ｖｃｃのレベルに戻される。
次に、ＰＭＯＳセンス部によって増幅動作をする場合のセンスアンプの動作を説明する。図３８は、図３６のセンスアンプがＰＭＯＳセンス部によって増幅動作をする場合の各部の動作波形を示すタイミングチャートである。
以下の動作においては、第１のセンス電位線Ｌ４および第２のセンス電位線Ｌ５は、それぞれ接地電位ＧＮＤに固定される。また、イコライズ電位線Ｌ７は、電源電位Ｖｃｃのレベルに固定される。
図３８の動作が図３７の動作と異なるのは次の点である。センスアンプ選択線Ｌ１の立上がりに応答して、センスノードＳＮおよび反転センスノード／ＳＮの電位は、イコライズされたまま接地電位ＧＮＤのレベルにされる。さらに、第３のセンス電位線Ｌ８がＨレベルに立上げられることにより、ＰＭＯＳセンス部によって電位差ΔＶが増幅される。
【０２１９】
その後、ワード線ＷＬが立下げられた後、第１のイコライズ線Ｌ２およびセンスアンプ選択線Ｌ１がともに立下げられる。これにより、センスノードＳＮおよび反転センスノード／ＳＮが電源電位Ｖｃｃのレベルに戻される。
なお、図３６のセンスアンプは、ＰチャネルＭＯＳトランジスタと、ＮチャネルＭＯＳトランジスタとを相互に置き換えて構成してもよい。その場合には、以上に説明した動作において、電圧の極性を逆にすれば、そのセンスアンプは同様の動作をする。また、トランジスタ８０３〜８０５のみをＮチャネルＭＯＳトランジスタに置き換えてもよい。その場合には、第１のイコライズ線Ｌ２を前述の場合と逆極性に変化させれば、同様の動作を実現することができる。
また、図３６のセンスアンプにおいては、トランジスタ８０６を設けなくても同様の動作を実現することができる。また、そのトランジスタ８０６を設けた場合には、トランジスタ８０３を設けなくてもセンスアンプが同様の動作することを実現することができる。
【０２２０】
第３０実施例
次に、第３０実施例について説明する。この第３０実施例においては、センスアンプを選択的に動作させることが可能なＤＲＡＭの構成の例を説明する。
図３９は、第３０実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。図３９を参照して、この回路には、複数のセンスアンプＳＡ４，…、複数のビット線対ＢＬ，／ＢＬ，…、複数のスイッチ７１，…，７２，…、複数のセンスアンプ選択線Ｌ１１，…、センスアンプ活性線Ｌ１２および電位供給線Ｌ１３，Ｌ１４が含まれる。
センスアンプ選択線Ｌ１１，…は、センスアンプＳＡ４，…のそれぞれに対応して設けられ、各々が、ビット線対ＢＬ，／ＢＬと並列に配置される。センスアンプ活性線Ｌ１２、電位供給線Ｌ１３およびＬ１４は、それぞれビット線対ＢＬ，／ＢＬと交差する方向に配置される。
【０２２１】
センスアンプ選択線Ｌ１１，…は、読出時に、信号発生回路４０３によって選択的に活性化される。センスアンプ活性線Ｌ１２は、リフレッシュ時に、信号発生回路４０４によって活性化される。電位供給線Ｌ１３には、リフレッシュ時に用いられる第１のセンス電位が、電位供給回路４０１から供給される。電位供給線Ｌ１４には、読出時（または書込時）に用いられる第２のセンス電位が、電位供給回路４０２から供給される。
スイッチ７１，…は、センスアンプＳＡ４，…のそれぞれに対応して設けられる。スイッチ７１，…の各々は、センスアンプ活性線Ｌ１２の電位および電位供給線Ｌ１３の電位を受ける。そして、スイッチ７１，…の各々は、センスアンプ活性線Ｌ１２が活性化された場合に、電位供給線Ｌ１３の第１のセンス電位を、対応するセンスアンプＳＡ４へ供給する。
【０２２２】
スイッチ７２，…は、センスアンプＳＡ４，…のそれぞれに対応して設けられる。スイッチ７２，…の各々は、センスアンプ選択線Ｌ１１の電位および電位供給線Ｌ１４の電位を受ける。そして、各スイッチ７２は、センスアンプ選択線Ｌ１１が活性化された場合に、電位供給線Ｌ１４の第２のセンス電位を、対応するセンスアンプＳＡ４へ供給する。
したがって、この第３０実施例によれば、リフレッシュ時に、すべてのセンスアンプが活性化され、読出時（または書込時）に、センスアンプが選択的に活性化される。このため、この第３０実施例の構成は、以上に示した各実施例において、センスアンプを制御するための構成として用いることができる。
したがって、この第３０実施例にれば、リフレッシュ時に、すべてのセンスアンプが活性化され、読出時（または書込時）に、センスアンプが選択的に活性化される。このため、この第３０実施例の構成は、以上に示した各実施例において、センスアンプを制御するための構成として用いることができる。
【０２２３】
さらに、この第３０実施例によれば、センス電位を、リフレッシュ時と、読出時（または書込時）とで異ならせることにより、第２４および第２５実施例のように、リフレッシュ時のビット線対の振幅電圧と、読出時（または書込時）のビット線対の振幅電圧とを異ならせることができる。
第３１実施例
次に、第３１実施例について説明する。この第３１実施例においては、第３０実施例の変形例を説明する。
図４０は、第３１実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。この図４０において図３９と共通する部分には同一の参照符号を付しその説明を適宜省略する。
【０２２４】
図４０の構成が図３９のものと異なるのは、次の点である。図３９のスイッチ７１，…の代わりに、各々がＮＭＯＳトランジスタよりなるスイッチ７１０，…が設けられ、図３９のスイッチ７２，…の代わりに、各々がＮチャネルＭＯＳトランジスタよりなるスイッチ７２１，…およびスイッチ７２２，…が設けられる。スイッチ７２１は、隣り合うセンスアンプＳＡ４，ＳＡ４の一方に対応し、スイッチ７２２は、それらの他方に対応するものである。
１組のスイッチ７２１および７２２は、隣り合うセンスアンプＳＡ４，ＳＡ４で共有されるセンスアンプ選択線Ｌ１１の電位を受け、各々が、そのセンスアンプ選択線Ｌ１１が活性化された場合に、電位供給線Ｌ１４の第２のセンス電位を、対応するセンスアンプＳＡ４へ供給する。
【０２２５】
この第３１実施例によれば、第３０実施例で得られる効果に加えて、次のような効果を得ることができる。すなわち、１本のセンスアンプ選択線Ｌ１１が、隣り合うセンスアンプＳＡ４，ＳＡ４で共有されているため、センスアンプ選択線Ｌ１１の数を第３０実施例の構成よりも減らすことができる。
第３２実施例
次に、第３２実施例について説明する。この第３２実施例においては、１本の電位供給線から供給される電位をリフレッシュ時および読出時（または書込時）においてセンス電位として用いる例を説明する。
図４１は、第３２実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。図４１において図３９と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
【０２２６】
図４１の構成が図３９のものと異なるのは、次の点である。センス電位を供給する電位供給線は、電位供給線Ｌ１３のみである。図３９のスイッチ７２，…の代わりに、スイッチ７３，…が設けられる。
スイッチ７３，…は、センスアンプＳＡ４，…のそれぞれに対応して設けられる。スイッチ７３，…の各々は、センスアンプ選択線Ｌ１１の電位および電位供給線Ｌ１３の電位を受ける。そして，スイッチ７３，…の各々は、対応するセンスアンプ選択線Ｌ１１が活性化された場合には、電位供給線Ｌ１３から供給されるセンス電位を、対応するセンスアンプＳＡ４へ供給する。
したがって、この第３２実施例によれば、リフレッシュ時にすべてのセンスアンプが活性化され、読出時に、センスアンプが選択的に活性化される。このため、この第３２実施例の構成は、以上に示した各実施例において、センスアンプを制御するための構成として用いることができる。
【０２２７】
さらに、この第３２実施例によれば、電位供給回路４０１から電位供給線Ｌ１３に供給される電位を、リフレッシュ時と、読出時（または書込時）とで異ならせることにより、第２４および第２５実施例のように、リフレッシュ時のビット線対の振幅電圧と、読出時（または書込時）のビット線対の振幅電圧とを異ならせることができる。さらに、センス電位を供給する電位供給線が、１本のみであるため、配線の数を第３０実施例の構成よりも減らすことができる。
第３３実施例
次に、第３３実施例について説明する。この第３３実施例においては、センス電位を供給する電位供給線によって、センスアンプの選択を行なう例を説明する。
【０２２８】
図４２は、第３３実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。図４２において図３９と共通する部分には同一の参照符号を付し、その説明を適宜省略する。
図４２の構成が図３９のものと異なるのは、次の点である。センスアンプ選択線Ｌ１１がビット線対ＢＬ，／ＢＬと交差する方向に配置される。センスアンプ選択線Ｌ１１は、読出時（または書込時）に、信号発生回路４０５によって活性化される。
センスアンプＳＡ４，…のそれぞれに対応して、第２のセンス電位を供給する電位供給線Ｌ１４が複数設けられる。これらの電位供給線Ｌ１４，…は、それぞれビット線対ＢＬ，／ＢＬと並列に配置される。読出時（または書込時）において、それらの電位供給線Ｌ１４，…には、電位供給回路４０２によって選択的に第２のセンス電位が供給される。
【０２２９】
スイッチ７４，…が、センスアンプＳＡ４，…のそれぞれに対応して設けられる。各スイッチ７４は、ＮチャネルＭＯＳトランジスタよりなり、対応するセンスアンプＳＡ４と、対応する電位供給線Ｌ１４との間に設けられる。
各スイッチ７４は、ゲート電極にセンスアンプ選択線Ｌ１１の電位を受け、そのセンスアンプ選択線Ｌ１１が活性化された場合に、電位供給線Ｌ１４の電位を、対応するセンスアンプＳＡ４に供給する。電位供給線Ｌ１３からのセンス電位を供給するスイッチ７１０，…は、図４０に示されたものと同じものである。
したがって、この第３３実施例によれば、リフレッシュ時に、すべてのセンスアンプが活性化され、読出時（または書込時）に、センスアンプが選択的に活性化され、かつ、センス電位がリフレッシュ時と、読出時（または書込時）とで異ならされる。
【０２３０】
このため、この第３３実施例の構成によれば、第３０実施例の場合と同様の効果を得ることができる。さらに、この第３３実施例の構成によれば、読出時（または書込時）に、電位供給線Ｌ１４によってセンスアンプの選択を行なうことができる。
第３４実施例
次に、第３４実施例について説明する。この第３４実施例においては、ロウ方向に配置された複数のセンスアンプ活性線によって、センスアンプの選択を行なう例を説明する。
図４３は、第３４実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【０２３１】
図４３を参照して、第１および第２のセンスアンプ活性線Ｌ１２およびＬ１５と、電位供給線Ｌ１３とがビット線対ＢＬ，／ＢＬに交差する方向に配置される。センスアンプ選択線Ｌ１１は、読出時（書込時）に、信号発生回路４０５によって活性化される。
電位供給線Ｌ１３には、電位発生回路４０６からセンス電位が供給される。センスアンプ活性線Ｌ１２およびＬ１５は、信号発生回路４０７によって電位が制御される。すなわち、リフレッシュ時には、センスアンプ活性線Ｌ１２およびＬ１５がともに活性化され、読出時（または書込時）には、センスアンプ活性線Ｌ１２およびＬ１５の一方が選択的に活性化される。
スイッチ７５および７６が、１方向に並ぶセンスアンプＳＡ４，…に交互に対応してそれぞれ複数設けられる。すなわち、隣り合う２つのセンスアンプＳＡ４，ＳＡ４において、一方に対応してスイッチ７５が設けられ、他方に対応してスイッチ７６が設けられる。
【０２３２】
スイッチ７５および７６の各々は、ＮチャネルＭＯＳトランジスタよりなる。各スイッチ７５は、対応するセンスアンプＳＡ４と、電位供給線Ｌ１３との間に設けられ、ゲート電極にセンスアンプ活性線Ｌ１２の電位を受ける。各スイッチ７６は、対応するセンスアンプＳＡ４と、電位供給線Ｌ１３との間に設けられ、ゲート電極にセンスアンプ活性線Ｌ１５の電位を受ける。
このような構成によれば、リフレッシュ時には、センスアンプ活性線Ｌ１２およびＬ１５がともに活性化され、すべてのセンスアンプにセンス電位が供給されるため、すべてのセンスアンプが活性化される。一方、読出時（または書込時）には、センスアンプ活性線Ｌ１２およびＬ１５が選択的に活性化され、センス電位が１つおきのセンスアンプＳＡ４，…に供給されるため、センスアンプＳＡ４，…が選択的に活性化される。
【０２３３】
したがって、この第３４実施例によれば、ロウ方向に配置された複数のセンスアンプ活性線によって、センスアンプの選択を行なうことができる。さらに、電位供給回路４０６から電位供給線Ｌ１３に供給される電位を、リフレッシュ時と、読出時（または書込時）とで異ならせることにより、第２４および第２５実施例のように、リフレッシュ時のビット線対の振幅電圧と、読出時（または書込時）のビット線対の振幅電圧とを異ならせることができる。
第３５実施例
次に、第３５実施例について説明する。この第３５実施例において、ロウ方向に配置されており、センス電位を供給する複数の電位供給線によってセンスアンプの選択を行なう例を説明する。
【０２３４】
図４４は、第３５実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
図４４を参照して、隣り合うセンスアンプＳＡ４，ＳＡ４の一方に対応してスイッチ７７が設けられ、その他方に対応してスイッチ７８が設けられる。したがって、スイッチ７７および７８は、それぞれ複数設けられる。スイッチ７７および７８の各々は、ＮチャネルＭＯＳトランジスタよりなる。
各スイッチ７７は、電位供給線Ｌ１３と、対応するセンスアンプＳＡ４との間に接続され、ゲート電極にセンスアンプ活性線Ｌ１２の電位を受ける。各スイッチ７８は、電位供給線Ｌ１４と対応するセンスアンプＳＡ４との間に接続され、ゲート電極にセンスアンプ活性線Ｌ１２の電位を受ける。センスアンプ活性線Ｌ１２は、リフレッシュ時および読出時（または書込時）においてともにＨレベルに活性化される。
【０２３５】
リフレッシュ時には、電位供給線Ｌ１３およびＬ１４にともにセンス電位が供給される。一方、読出時（または書込時）には、電位供給線Ｌ１３およびＬ１４の一方に、対応する電位供給回路からセンス電位が供給される。
したがって、リフレッシュ時には、すべてのセンスアンプＳＡ４，…にセンス電位が供給されるので、すべてのセンスアンプＳＡ４，…が活性化される。一方、読出時（または書込時）には、選択されたセンスアンプＳＡ４にのみセンス電位が供給される。このため、この第３５実施例によれば、複数の電位供給線Ｌ１３およびＬ１４によって、センスアンプの選択の制御を行なうことができる。
第３６実施例
次に、第３６実施例について説明する。この第３６実施例においては、第３４実施例を基礎として、対応するビット線対と、センスアンプとの間にトランスファゲートを設け、そのトランスファゲートによってそれらのビット線対と、センスアンプとの間を接続する例を説明する。
【０２３６】
図４５は、第３６実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。図４５において図４３と共通する部分には、同一の参照符号を付し、その説明を適宜省略する。
図４５の構成において特徴的な部分は、次の点である。すなわち、センスアンプＳＡ４０，…の各々が、シェアード型のセンスアンプである。このため、各センスアンプＳＡ４０には、トランスファゲートを介して２対のビット線対ＢＬ１，／ＢＬ１およびＢＬ２，／ＢＬ２が接続される。
ビット線対ＢＬ１，／ＢＬ１と、センスアンプＳＡ４０との間には、ＮチャネルＭＯＳトランジスタよりなる１対のトランスファゲート８２１，８２１が接続される。各トランスファゲート８２１は、ゲート電極にトランスファゲート活性線Ｌ１６の電位を受け、その電位に応答して導通状態が制御される。トランスファゲート活性線Ｌ１６は、信号発生回路４０９によって電位が制御され、ビット線対ＢＬ１，／ＢＬ１の電位差を増幅する場合に、活性化される。
【０２３７】
ビット線対ＢＬ２，／ＢＬ２との間にＮチャネルＭＯＳトランジスタよりなる１対のトランスファゲート８２２，８２２が接続される。各トランスファゲート８２２は、ゲート電極にトランスファゲート活性線Ｌ１７の電位を受け、その電位に応答して導通状態が制御される。トランスファゲート活性線Ｌ１７は、信号発生回路４１０によって電位が制御され、ビット線対ＢＬ２，／ＢＬ２の電位差が増幅される場合に、活性化される。
このように、センスアンプがシェアード型である場合においても、第３４実施例により得られる効果と同様の効果を得ることができる。
第３７実施例
次に、第３７実施例について説明する。この第３７実施例では、活性化するセンスアンプを、コラム方向に配置されたセンスアンプ選択線によって選択し、そのセンスアンプから、コラム方向に配置されたデータ線対をデータを出力する例を説明する。
【０２３８】
図４６は、第３７実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
図４６を参照して、複数のセンスアンプＳＡ５の各々に対応して、データ線ＩＯおよび反転データ線／ＩＯからなるデータ線対が設けられる。このデータ線対ＩＯ，／ＩＯは、ビット線対ＢＬ，／ＢＬと平行に、コラム方向に配置される。センスアンプＳＡ５，…のそれぞれに対応してセンスアンプ選択線Ｌ１１が設けられる。センスアンプ選択線Ｌ１１，…は、ビット線対ＢＬ，／ＢＬと平行に、コラム方向に配置される。
各センスアンプＳＡ５と、対応するデータ線対ＩＯ，／ＩＯとの間に１対の入出力ゲート２１および２２が接続される。入出力ゲート２１および２２の各々は、ＮチャネルＭＯＳトランジスタよりなり、ゲート電極に転送制御線Ｌ１８の電位を受ける。転送制御線Ｌ１８の電位は、信号発生回路４１１によって制御される。
【０２３９】
信号発生回路４１１は、データの読出時（または書込時）において、転送制御線Ｌ１８を活性化する。これにより、その場合に、各１対の入出力ゲート２２および２３が導通され、対応するセンスアンプＳＡ５で増幅されたデータがデータ線以上ＩＯ，／ＩＯへ伝達される。
センスアンプＳＡ５，…は、センスアンプ選択線Ｌ１１，…が選択的に活性化されることに応答して、選択的に活性化される。このため、選択されたセンスアンプＳＡ５に対応するビット線対ＢＬ，／ＢＬの電位差が増幅される。一方、選択されていないセンスアンプＳＡ５に対応するビット線対ＢＬ，／ＢＬには電位差がほとんど生じない。
したがって、転送制御線Ｌ１８が活性化されると、各入出力ゲート２１および２２が導通するが、有効なデータが伝達されるデータ線対ＩＯ，／ＩＯは、選択されたセンスアンプＳＡ５に対応するもののみである。
【０２４０】
このように、第３７実施例によれば、読出時に、センスアンプ選択線Ｌ１１，…によってセンスアンプＳＡ５を選択的に活性化することができる。さらに、この場合は、センスアンプ選択線Ｌ１１，…が、従来のＤＲＡＭにおいて用いられるコラム選択線の働きを兼ねることができる。したがって、データ線対へのデータの読出しを効率的に行なうことができる。
第３８実施例
次に、第３８実施例について説明する。この第３８実施例では、活性化するセンスアンプをコラム方向に配置されたセンスアンプ選択線によって選択し、そのセンスアンプから、ロウ方向に配置されたデータ線対へデータを出力する例を説明する。
【０２４１】
図４７は、第３８実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。この図４７において図４６と共通する部分には同一の参照符号を付しその説明を適宜省略する。
この図４７の構成が図４６のものと異なるのは次の点である。データ線対ＩＯ，／ＩＯがビット線対ＢＬ，／ＢＬと交差する方向、すなわち、ロウ方向に配置される。このデータ線対ＩＯ，／ＩＯは、複数のセンスアンプＳＡ５，…に共通に設けられる。さらに、各センスアンプＳＡ５と、データ線対ＩＯ，／ＩＯとの間に１対の入出力ゲート２３および２４が設けられる。
入出力ゲート２３および２４の各々は、ＮチャネルＭＯＳトランジスタよりなる。入出力ゲート２３は、データ線ＩＯと、転送制御線Ｌ１８との間に接続される。入出力ゲート２４は、反転データ線／ＩＯと、転送制御線Ｌ１８との間に接続される。入出力ゲート２３および２４は、共通のノードを有し、そのノードが転送制御線Ｌ１８に接続されている。
【０２４２】
入出力ゲート２３は、対応するビット線ＢＬの電位をゲート電極に受けて動作する。入出力ゲート２４は、対応する反転ビット線／ＢＬの電位をゲート電極に受けて動作する。
読出動作において、センスアンプ選択線Ｌ１１，…が選択的に活性化されることに応答して、センスアンプＳＡ５が選択的に活性化される。活性化されたセンスアンプＳＡ５によって対応するビット線対ＢＬ，／ＢＬの電位差が増幅される。
そして、転送制御線Ｌ１８が活性化されると、それに応答して選択されたセンスアンプＳＡ５に対応する入出力ゲート２３および２４の一方が導通し、先に電位差が増幅されたビット線対ＢＬ，／ＢＬのデータがデータ線対ＩＯ，／ＩＯへ伝達される。
【０２４３】
一方、電位差が増幅されていないビット線対ＢＬ，／ＢＬに接続された入出力ゲート２３および２４は、転送制御線Ｌ１８が活性化されても導通されないので、ビット線対ＢＬ，／ＢＬのデータがデータ線対ＩＯ，／ＩＯへ伝達されない。
このように、この第３８実施例によれば、センスアンプ選択線Ｌ１１，…を選択的に活性化することにより、センスアンプＳＡ５を選択的に活性化することができる。さらに、活性化されたセンスアンプＳＡ５によって増幅されたデータのみを、データ線対ＩＯ，／ＩＯへ効率的に伝達することができる。
第３９実施例
次に、第３９実施例について説明する。この第３９実施例においては、活性化するセンスアンプを、コラム方向に配置されたセンスアンプ選択線によって選択し、そのセンスアンプから、ロウ方向に配置されたデータ線対へデータを出力するその他の例を説明する。
【０２４４】
図４８は、第３９実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
この図４８において図４７と共通する部分には同一の参照符号を付しその説明を適宜省略する。
各センスアンプＳＡ５に対応して入出力ゲート２５，２６，２７および２８が設けられる。入出力ゲート２５〜２８の各々は、ＮチャネルＭＯＳトランジスタよりなる。入出力ゲート２５および２６は、対応するビット線ＢＬと、データ線ＩＯとの間に直列に接続される。入出力ゲート２７および２８は、対応する反転ビット線／ＢＬと、反転データ線／ＩＯとの間に直列に接続される。
入出力ゲート２５および２７の各々は、転送制御線Ｌ１８の電位をゲート電極に受け、その転送制御線Ｌ１８が活性化された場合に導通する。入出力ゲート２６および２８の各々は、対応するセンスアンプ選択線Ｌ１１の電位をゲート電極に受け、そのセンスアンプ選択線Ｌ１１が活性化された場合に導通する。
【０２４５】
読出時に、センスアンプ選択線Ｌ１１，…が選択的に活性化されることに応答して、センスアンプＳＡ５，…が選択的に活性化される。それにより、そのセンスアンプＳＡ５に対応するビット線対ＢＬ，／ＢＬの電位が増幅される。その場合、入出力ゲート２６および２８がともに導通される。
さらに、転送制御線Ｌ１８が活性化されることに応答して、入出力ゲート２５および２７がともに導通される。その結果、選択されたセンスアンプＳＡ５によって増幅されたデータのみが、入出力ゲートを介してデータ線対ＩＯ，／ＩＯへ伝達される。
このように、第３９実施例によれば、センスアンプ選択線の選択的な活性化によって、読出時（または書込時）にセンスアンプを選択的に活性化することができる。さらに、選択されたセンスアンプによって増幅されたデータを、データ線対へ効率的に伝達することができる。
【０２４６】
第４０実施例
次に、第４０実施例について説明する。この第４０実施例においては、活性化するセンスアンプをセンスアンプ選択線によって選択し、かつ、そのセンスアンプに接続するビット線対をトランスファゲート活性線によって選択する例を説明する。
図４９は、第４０実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
図４０を参照して、この構成においては、複数のビット線対ＢＬ１および／ＢＬ１〜ＢＬ４および／ＢＬ４、複数のトランスファゲート活性線Ｌ２１〜Ｌ２４、センスアンプ選択線Ｌ１１，…、センスアンプＳＡ６，…、信号発生回路４０３，…および信号発生回路４１２を含む。
【０２４７】
ビット線対ＢＬ１および／ＢＬ１〜ＢＬ４および／ＢＬ４は、並列配置される。これらのビット線対と交差する方向にトランスファゲート活性線Ｌ２１〜Ｌ２４が配置される。センスアンプ選択線Ｌ１１は、それらのビット線対と平行に配置される。
トランスファゲート活性線Ｌ２１〜Ｌ２４は、信号発生回路４１２によって選択的に活性化される。センスアンプ選択線Ｌ１１は、信号発生回路４０３によって活性化される。
ビット線対ＢＬ１および／ＢＬ１は、１対のトランスファゲート８１および８２を介してセンスアンプＳＡ６のセンスノードＳＮおよび反転センスノード／ＳＮに接続される。ビット線対ＢＬ２および／ＢＬ２は、１対のトランスファゲート８３および８４を介してセンスノードＳＮおよび反転センスノード／ＳＮに接続される。
【０２４８】
ビット線対ＢＬ３および／ＢＬ３は、１対のトランスファゲート８５および８６を介してセンスノードＳＮおよび反転センスノード／ＳＮに接続される。ビット線対ＢＬ４および／ＢＬ４は、１対のトランスファゲート８７および８８を介してセンスノードＳＮおよび反転センスノード／ＳＮに接続される。
トランスファゲート８１〜８８の各々は、ＮチャネルＭＯＳトランジスタよりなる。トランスファゲート８１および８２の各々は、トランスファゲート活性線Ｌ２１の電位をゲート電極に受け、そのトランスファゲート活性線Ｌ２１が活性化された場合に導通される。
トランスファゲート８３および８４の各々は、トランスファゲート活性線Ｌ２２の電位をゲート電極に受け、そのトランスファゲート活性線Ｌ２２が活性化された場合に導通される。
【０２４９】
トランスファゲート８５および８６の各々は、トランスファゲート活性線Ｌ２３の電位をゲート電極に受け、そのトランスファゲート活性線Ｌ２３が活性化された場合に導通される。
トランスファゲート８７および８８の各々は、トランスファゲート活性線Ｌ２４の電位をゲート電極に受け、そのトランスファゲート活性線Ｌ２４が活性化された場合に導通される。
読出動作（または書込動作）において、信号発生回路４１２によってトランスファゲート活性線Ｌ２１〜Ｌ２４が選択的に活性化される。これにより、活性化されたトランスファゲート活性線に対応する１対のトランスファゲートが導通する。その結果、その１対のトランスファゲートに対応するビット線対が、センスノードＳＮノード反転センスノード／ＳＮに接続される。
【０２５０】
また、読出動作時（または書込動作時）には、信号発生回路４０３によって、センスアンプ選択線Ｌ１１が選択的に活性化される。これにより、選択されたビット線対の電位差が、センスアンプＳＡ６によって増幅される。
このように、読出動作時（または書込動作時）において、１対のトランスファゲートを選択的に導通させることにより、複数のビット線対ＢＬ１および／ＢＬ１〜ＢＬ４および／ＢＬ４のうちの１対のビット線対の電位差を選択的に増幅することができる。
従来のＤＲＡＭでは、この図４９のような構成を用いた場合、読出時（または書込時）において、すべてのビット線対にデータが伝達されるため、すべてのビット線対に対応するリストア動作が必要であった。これに対し、この第４０実施例によれば、読出時（または書込時）において、１つのセンスアンプに接続される、選択されたビット線対に対してリストア動作を行なうだけでよくなる。
【０２５１】
また、この第４０実施例によれば、センスアンプの数を従来よりも減らすことができるため、センスアンプのレイアウトピッチを緩和することができる。
なお、この第４０実施例においては、４対のビット線対を１つのセンスアンプに対応させる例を示したが、１つのセンスアンプに対応するビット線対は、複数対であれば、４対のものには限られない。
第４１実施例
次に、第４１実施例について説明する。この第４１実施例は、第４０実施例の変形例であり、隣り合う２対のビット線対が、異なるセンスアンプに対応する例について説明する。
図５０は、第４１実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【０２５２】
図５０を参照して、ビット線対ＢＬ１および／ＢＬ１が、１対のトランスファゲート９１および９２を介してセンスアンプＳＡ７１のセンスノードＳＮ１および反転センスノード／ＳＮ１に接続される。そのビット線対ＢＬ１および／ＢＬ１に隣り合うビット線対ＢＬ２および／ＢＬ２は、１対のトランスファゲート９３および９４を介してセンスアンプＳＡ７２のセンスノードＳＮ２および反転センスノード／ＳＮ２に接続される。
そのビット線対ＢＬ２および／ＢＬ２に隣り合うビット線対ＢＬ３および／ＢＬ３は、１対のトランスファゲート９５および９６を介してセンスアンプＳＡ７１のセンスノードＳＮ１および反転センスノード／ＳＮ１に接続される。
そのビット線対ＢＬ３および／ＢＬ３に隣り合うビット線対ＢＬ４および／ＢＬ４は、１対のトランスファゲート９７および９８を介してセンスアンプＳＡ７２のセンスノードＳＮ２および反転センスノード／ＳＮ２に接続される。
【０２５３】
すなわち、隣り合うビット線対が、異なるセンスアンプに接続可能に設けられる。トランスファゲート９１〜９８の各々は、ＮチャネルＭＯＳトランジスタよりなる。トランスファゲート９１および９２の各々は、トランスファゲート活性線Ｌ３１の電位をゲート電極に受け、そのトランスファゲート活性線Ｌ３１が活性化された場合に導通される。
トランスファゲート９５および９６の各々は、トランスファゲート活性線Ｌ３３の電位をゲート電極に受け、そのトランスファゲート活性線Ｌ３３が活性化された場合に導通される。トランスファゲート９３および９４の各々は、トランスファゲート活性線Ｌ３２の電位をゲート電極に受け、そのトランスファゲート活性線Ｌ３２が活性化された場合に導通される。
【０２５４】
トランスファゲート９７および９８の各々は、トランスファゲート活性線Ｌ３４の電位をゲート電極に受け、そのトランスファゲート活性線Ｌ３４が活性化された場合に導通される。これらのトランスファゲート活性線Ｌ３１〜Ｌ３４は、信号発生回路４１３によって選択的に活性化される。
また、隣り合うビット線対（たとえばＢＬ１および／ＢＬ１と、ＢＬ２および／ＢＬ２）に接続されたメモリセル１は、互いに異なるワード線（たとえばＷＬ１およびＷＬ２）に接続される。
このような構成によれば、ビット線対ＢＬ１および／ＢＬ１〜ＢＬ４および／ＢＬ４のデータを選択的に増幅することができる。さらに、リフレッシュ時においては、次のように動作する。すなわち、１本のワード線ＷＬ１が活性化された場合、データが読出されるビット線対ＢＬ１，／ＢＬ１およびＢＬ３，／ＢＬ３は、隣接されていない。言い換えると、リフレッシュ時において、データが読出されるビット線対と、データが読出されないビット線対とが交互に配置されている。
【０２５５】
したがって、リフレッシュ時において、データが読出されないビット線対が、データが読出される２対のビット線対の間でノイズを防ぐシールドとして働く。このため、リフレッシュ動作時において、隣接する２対のビット線対の間での容量カップリングによる誤動作が防がれる。
また、この第４１実施例によれば、センスアンプの数を従来よりも減らすことができるため、センスアンプのレイアウトピッチを緩和することができる。
第４２実施例
次に、第４２実施例について説明する。この第４２実施例は、第４１実施例の変形例であり、ビット線と、電極ノードが対をなし、隣り合うコラムのメモリセルにおいて、ビット線が共有されている例を示す。
【０２５６】
図５１は、第４２実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
この図５１の構成においては、複数のビット線ＢＬ１，ＢＬ２，…、複数の電極ノードＥＮ１〜ＥＮ４，…、複数のトランスファゲート活性線Ｌ４１〜Ｌ４４、複数のトランスファゲート２０１〜２０８、複数のメモリセル１，…、複数のセンスアンプＳＡ４１，ＳＡ４２，…および信号発生回路４１４が含まれる。
ビット線ＢＬ１およびＢＬ２が平行に配置される。ビット線ＢＬ１の両側に電極ノードＥＮ１およびＥＮ２が、それぞれビット線ＢＬ１と平行に配置される。ビット線ＢＬ２の両側に電極ノードＥＮ３およびＥＮ４が、それぞれビット線ＢＬ２と平行に配置される。
【０２５７】
ビット線ＢＬ１および電極ノードＥＮ１の間、ビット線ＢＬ１および電極ノードＥＮ２の間、ビット線ＢＬ２および電極ノードＥＮ３の間、ビット線ＢＬ２および電極ノードＥＮ４の間に、それぞれメモリセル１が接続される。
隣り合うコラムにおいて１本のビット線（たとえばＢＬ１）に接続されたメモリセルは、トランジスタが対応するビット線に接続され、キャパシタが対応する電極ノードに接続される。さらに、それらのメモリセルは、異なるワード線（たとえばＷＬ１およびＷＬ２）に接続される。
ビット線ＢＬ１および電極ノードＥＮ１の対は、トランスファゲート２０１および２０２を介してセンスアンプＳＡ４１のセンスノードＳＮ１および反転センスノード／ＳＮ１に接続される。ビット線ＢＬ１および電極ノードＥＮ２の対は、トランスファゲート２０３および２０４を介してセンスアンプＳＡ４２のセンスノードＳＮ２および反転センスノード／ＳＮ２に接続される。
【０２５８】
ビット線ＢＬ２および電極ノードＥＮ３の対は、トランスファゲート２０５および２０６を介してセンスアンプＳＡ４１のセンスノードＳＮ１および反転センスノード／ＳＮ１に接続される。ビット線ＢＬ２および電極ノードＥＮ４の対は、トランスファゲート２０７および２０８を介してセンスアンプＳＡ４２のセンスノードＳＮ２および反転センスノード／ＳＮ２に接続される。
信号発生回路４１４は、トランスファゲート活性線Ｌ４１〜Ｌ４４を選択的に活性化する。トランスファゲート２０１および２０２の各々は、センスアンプ活性線Ｌ４１が活性化された場合に導通される。トランスファゲート２０３および２０４の各々は、トランスファゲート活性線Ｌ４２が活性化された場合に導通される。
【０２５９】
トランスファゲート２０５および２０６の各々は、トランスファゲート活性線Ｌ４３が活性化された場合に導通される。トランスファゲート２０７および２０８の各々は、トランスファゲート活性線Ｌ４４が活性化された場合に導通される。
このような構成によれば、複数対のビット線および電極ノードのうち、選択されたものにのみメモリセル１のデータが読出される。さらに、そのデータは、対応するセンスアンプによって選択的に増幅される。
さらに、隣り合うコラムにおいてメモリセルが互いに異なるワード線に接続されているため、一方のコラムのメモリセルから対応するビット線および電極ノードにデータが伝達される場合に、他方のコラムのメモリセル１からビット線および電極ノードにデータが伝達されない。
【０２６０】
したがって、リフレッシュ動作時にデータが伝達されない電極ノードが、データが伝達されるビット線および電極ノードのノイズをシールドする働きをする。このため、リフレッシュ動作時において、データが読出されるビット線および電極ノードがノイズによって誤動作することを防ぐことができる。
また、この第４２実施例によれば、センスアンプの数を従来よりも減らすことができるため、センスアンプのレイアウトピッチを緩和することができる。
また、この第４２実施例によれば、ビット線が隣り合うコラムで共有されているため、配線数を少なくすることができ、その結果として、ビット線のピッチを緩和することができる。さらに、隣り合うコラムにおいて、ビット線および電極ノードに接続されるメモリセルの接続態様が逆であるため、電極ノードと、ビット線対との容量バランスをとることができる。
【０２６１】
第４３実施例
次に、第４３実施例について説明する。この第４３実施例においては、隣接する２本のワード線を同じ複数箇所で１本の金属ワード線に接続した例を説明する。
図５２は、第４３実施例によるＤＲＡＭの構成を示す回路図である。図５２を参照して、このＤＲＡＭは、複数の金属ワード線ＭＷＬ，…、複数のワード線ＷＬ１，ＷＬ２，…、複数のビット線ＢＬ１，ＢＬ２，…および複数のセンスアンプＳＡ３１〜３４を含む。
隣り合う２本のワード線ＷＬ１およびＷＬ２に対応して１本の金属ワード線ＭＷＬが設けられる。この金属ワード線ＭＷＬは、ワード線の信号の伝達を高速化するためのものであり、ワード線ＷＬ１およびＷＬ２に沿って配置される。
【０２６２】
ワード線ＷＬ１およびＷＬ２は、同じ複数箇所で、金属ワード線ＭＷＬに接続される。その接続は、金属ワード線のある部分を接続ノードとし、その接続ノードと、ワード線ＷＬ１との間に金属製のコンタクト部分１０１を設け、かつ、その接続ノードと、ワード線ＷＬ２との間に金属製のコンタクト部分１０２を設けることにより行なわれる。そのワード線ＷＬ１およびＷＬ２は、たとえば、ポリシリコンまたはポリサイドよりなる。
これらのワード線に交差する方向にビット線ＢＬ１〜ＢＬ４が配置される。ビット線ＢＬ１は、反転ビット線／ＢＬ１と対をなす。ビット線ＢＬ２は、反転ビット線／ＢＬ２と対をなす。ビット線ＢＬ３は、反転ビット線／ＢＬ３と対をなす。ビット線ＢＬ４は、反転ビット線／ＢＬ４と対をなす。
【０２６３】
ビット線対ＢＬ１および／ＢＬ１の電位差が、センスアンプＳＡ３１によって増幅される。ビット線対ＢＬ２および／ＢＬ２の電位差が、センスアンプＳＡ３２によって増幅される。ビット線対ＢＬ３および／ＢＬ３の電位差がセンスアンプＳＡ３３によって増幅される。ビット線対ＢＬ４および／ＢＬ４の電位差がセンスアンプＳＡ３４によって増幅される。
従来のＤＲＡＭでは、金属ワード線は、複数のワード線のそれぞれに対応して設けられる。これに対し、この第４３実施例によれば、隣接する２本のワード線が同じ部分で１本の金属ワード線に接続される。このため、この第４３実施例によれば、従来のＤＲＡＭよりも金属ワード線のピッチを緩和することができ、ワードドライバのレイアウトピッチを緩和することができる。さらに、金属ワード線の抵抗を下げることによって、動作の高速化を図ることができる。
【０２６４】
第４４実施例
次に、第４４実施例について説明する。この第４４実施例においては、第４３実施例の変形例を説明する。
図５３は、第４４実施例によるＤＲＡＭの構成を示す回路図である。この図５３において、図５２と共通する部分には同一の参照符号を付しその説明を適宜省略する。
図５３のＤＲＡＭの構成が図５２のものと異なるのは、ビット線対の構成である。すなわち、図５２では、オープンビット線型の配置を示したが、図５３に示されるように、フォールデッドビット線型の配置においても、第４３実施例と同様の効果を得ることができる。すなわち、この図５３では、ビット線対ＢＬ１および／ＢＬ１が平行に配置されている。
【０２６５】
第４５実施例
次に、第４５実施例について説明する。この第４５実施例においては、メモリセルのキャパシタの電極を高誘電体または強誘電体で構成する例を説明する。
図５４は、第４５実施例によるＤＲＡＭのメモリセルのキャパシタの近傍の断面図である。
図５４を参照して、半導体基板１３０１上に拡散領域１３０５が形成される。拡散領域１３０５の両側に素子分離領域１３０６および１３０７が形成される。素子分離領域１３０６および１３０７の上に層間絶縁層１３１０を介在してビット線ＢＬ，…が形成される。層間絶縁層１３１０上に、キャパシタの下部電極１３０３，…が形成される。
【０２６６】
下部電極１３０３上には、誘電体薄膜１３０４，…を介在して上部電極１３０２，…が形成される。さらに、上部電極１３０２，…および層間絶縁層１３１０を覆うように層間絶縁層１３０９が形成される。
拡散領域１３０５と、下部電極１３０３との間の層間絶縁層１３１０には、コンタクトホールが形成され、そのコンタクトホール内に金属プラグ１３０８が形成される。この金属プラグ１３０８によって、拡散層１３０５および下部電極１３０３が電気的に接続される。
このような構成においては、上部電極１３０２は、ビット線ＢＬ，ＢＬのピッチで分割されている。その分割は、ビット線対のピッチで行なわれてもよく、また、複数のビット線ごとのピッチで分割されてもよい。
【０２６７】
このような上部電極の分割を行なう場合、従来のスタック型の電極では、プロセスマージンが厳しい。すなわち、隣り合う上部電極間の分離を行なうことが難しい。しかし、このように、誘電体薄膜を高誘電体または強誘電体を用いるとプレーナスタック型電極を構成することができる。そのため、この第４５実施例では、製造プロセスを容易化することができる。
さらに、この第４５実施例のようにプレーナスタック型電極を構成した場合は、通常のスタック型と比べて電極の厚さが薄い。このため、この実施例４５においては、上部電極１３０２の寄生容量を減少することができるので、電荷を充放電する回路の構成に適している。
さらに、誘電体薄膜１３０４を高誘電体または強誘電体によって構成した場合には、上部電極１３０２を白金等の金属線で形成される場合が多い。したがって、このような金属線で形成した場合には、上部電極１３０２の抵抗を低くすることができるので、上部電極１３０２をビット線の一部として使用する場合に有効に用いることができる。
【０２６９】
【発明の効果】
請求項１に記載の本発明によれば、ビット線対の電位を制御することにより、ビット線対が選択的に動作されるため、消費電力を低減することができる。さらに、ビット線対の電位を制御することによりデータの読出を行なうため、ワード線の昇圧電圧を小さくすることができる。
【０２７０】
請求項２に記載の本発明によれば、ワード線が活性化される前にビット線対の電位を制御することにより、ビット線対が選択的に動作されるため、消費電力を低減することができる。さらに、ビット線対の電位を制御することによりデータの読出を行なうため、ワード線の昇圧電圧を小さくすることができる。
請求項３に記載の本発明によれば、ワード線が活性化された後にビット線対の電位を制御することにより、ビット線対が選択的に動作されるため、消費電力を低減することができる。さらに、ビット線対の電位を制御することによりデータの読出を行なうため、ワード線の昇圧電圧を小さくすることができる。
請求項４に記載の本発明によれば、ビット線対の電位を制御することにより、ビット線対が選択的に動作されるため、消費電力を低減することができる。さらに、ビット線対には、接続態様が異なるメモリセルが接続されているため、ビット線対の容量バランスをとることができる。その結果、センスマージンを増大させることができる。
【０２７１】
請求項５に記載の本発明によれば、隣り合う２つのビット線対において、一方のビット線対が動作される場合に、他方のビット線対が動作されない構成にされている。このため、動作されないビット線対がノイズをシールドする働きをすることができる。その結果、センスマージンを増大させることができる。
請求項６に記載の本発明によれば、センスアンプ手段がビット線対の延在方向の中央部に配置された構成において、隣り合うビット線対のそれぞれに対応するセンスアンプ手段が、所定数のワード線を挟んで配置される。このような配置がなされると、センスアンプのレイアウトピッチを緩和することができる。
【０２８６】
請求項７に記載の本発明によれば、ビット線対の電位を制御することにより、ビット線対が選択的に動作されるため、消費電力を低減することができる。さらに、センスアンプ選択線が選択的に活性化されることにより、複数のセンスアンプ手段を選択的に動作させることができる。さらに、複数のビット線対選択線が選択的に活性化されることにより、複数のゲート手段を選択的に動作させることができる。その結果、選択されたセンスアンプ手段に対応する複数のビット線対のうちのいずれかからそのセンスアンプ手段に電位を伝達することができる。したがって、選択されたセンスアンプ手段によって、対応するビット線対の電位の制御を行なうことができる。
【図面の簡単な説明】
【図１】  第１実施例によるＤＲＡＭの全体構成を示すブロック図である。
【図２】  第１実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図３】  図２のＤＲＡＭの各部の動作波形を示すタイミングチャートである。
【図４】  第２実施例によるＤＲＡＭの各部の動作波形を示すタイミングチャートである。
【図５】  第３実施例によるＤＲＡＭの各部の動作波形を示すタイミングチャートである。
【図６】  第４実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図７】  第５実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図８】  第６実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図９】  第７実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図１０】  第８実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図１１】  第９実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図１２】  第１０実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図１３】  第１１実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図１４】  第１２実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図１５】  第１３実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図１６】  図１５のＤＲＡＭの各部の動作波形を示すタイミングチャートである。
【図１７】  図１５のＤＲＡＭに用いられるセンスアンプの構成を示す回路図である。
【図１８】  第１４実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図１９】  図１８のＤＲＡＭに用いられるセンスアンプの構成を示す回路図である。
【図２０】  第１５実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図２１】  第１６実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図２２】  第１７実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図２３】  第１８実施例によるＤＲＡＭの要部の構成を示す回路図である。
【図２４】  図２３のＤＲＡＭの動作を概略的に示すタイミングチャートである。
【図２５】  図２３のＤＲＡＭの各部の詳細な動作波形を示すタイミングチャートである。
【図２６】  第１９実施例および第２０実施例によるＤＲＡＭの要部の構成を示すタイミングチャートである。
【図２７】  第２１実施例によるＤＲＡＭの各部の動作波形を示すタイミングチャートである。
【図２８】  第２２実施例によるＤＲＡＭの各部の動作波形を示すタイミングチャートである。
【図２９】  第２３実施例によるＤＲＡＭの各部の動作波形を示すタイミングチャートである。
【図３０】  第２４実施例によるＤＲＡＭの各部の動作波形を示すタイミングチャートである。
【図３１】  第２５実施例によるＤＲＡＭの各部の動作波形を示すタイミングチャートである。
【図３２】  第２６実施例によるＤＲＡＭのリテンションモード時の各部の動作波形を示すタイミングチャートである。
【図３３】  第２６実施例によるＤＲＡＭのアクセスモード時の各部の動作波形を示すタイミングチャートである。
【図３４】  第２７実施例によるＤＲＡＭの要部の構成を示すブロック図である。
【図３５】  図３４のイコライズスイッチの詳細な構成を示す回路図である。
【図３６】  第２９実施例によるセンスアンプの構成を示す回路図である。
【図３７】  図３６のセンスアンプがＮＭＯＳセンス部によって増幅動作する場合の各部の動作波形を示すタイミングチャートである。
【図３８】  図３６のセンスアンプがＰＭＯＳセンス部によって増幅動作する場合の各部の動作波形を示すタイミングチャートである。
【図３９】  第３０実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【図４０】  第３１実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【図４１】  第３２実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【図４２】  第３３実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【図４３】  第３４実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【図４４】  第３５実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【図４５】  第３６実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【図４６】  第３７実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【図４７】  第３８実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【図４８】  第３９実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【図４９】  第４０実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【図５０】  第４１実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【図５１】  第４２実施例によるＤＲＡＭのセンスアンプを制御する回路の構成を示す回路図である。
【図５２】  第４３実施例によるＤＲＡＭの構成を示す回路図である。
【図５３】  第４４実施例によるＤＲＡＭの構成を示す回路図である。
【図５４】  第４５実施例によるＤＲＡＭのメモリセルのキャパシタの近傍の断面図である。
【図５５】  従来のＤＲＡＭの要部の構成を示す回路図である。
【図５６】  図５５のＤＲＡＭの読出動作時の各部の動作波形を示すタイミングチャートである。
【図５７】  センスアンプピッチを緩和し得る従来のＤＲＡＭの構成を示すブロック図である。
【符号の説明】
１，２，３  メモリセル、７１〜７８  スイッチ、３０２  コラムデコーダ、３０３  サブコラムデコーダ、８１０，８２０  トランスファゲート、ＢＬ，ＢＬ１，…  ビット線、／ＢＬ，／ＢＬ１，…  反転ビット線、ＣＳＬ  コラム選択線、ＥＮ１，ＥＮ２，…  電極ノード、Ｌ１１  センスアンプ選択線、Ｌ１２，Ｌ１５  センスアンプ活性線、Ｌ１３，Ｌ１４  電位供給線、Ｌ１６，Ｌ１７トランスファゲート活性線、Ｌ１８  転送制御線、Ｎ１，Ｎ２，…  記憶ノード、１Ｃ，２Ｃ，…  キャパシタ、１Ｔ，２Ｔ，…  ＭＯＳトランジスタ、ＳＣＳＬ  サブコラム選択線、ＷＤ，ＷＤ１，…  ワードドライバ、ＭＷＬ  金属ワード線。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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