(57)【特許請求の範囲】
【請求項１】
内部に所定のファンクション機能を具備するモジュール部と、前記モジュール部の前段に設けられ、シリアルデータをパラレルデータに変換して出力するパラレル変換部と、前記モジュール部の後段に設けられ、パラレルデータをシリアルデータに変換して出力するシリアル変換部とを有し、前記モジュール部が、前記パラレル変換部から出力されたパラレルデータを外部から入力されるイネーブル信号にしたがって並列に演算して出力するゲートアレイにおいて、
前記パラレル変換部は、前記イネーブル信号をカウントするカウンタを有することを特徴とするゲートアレイ。
【請求項２】
請求項１に記載のゲートアレイにおいて、
前記シリアル変換部は、マルチプレクサを有することを特徴とするゲートアレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、論理集積回路に関し、特に、半導体試験装置に用いられるゲートアレイに関する。
【０００２】
【従来の技術】
従来より、論理集積回路においては、設計及び試作期間の短縮または少量多品種化への対応を図るため、論理回路の基本となるゲートが行列状に規則的に配置され、それらがユーザの仕様にしたがって配線されたゲートアレイが用いられている。
【０００３】
図４は、従来のゲートアレイの一構成例を示すブロック図である。
【０００４】
図４に示すように本従来例においては、２つのイネーブル付きフリップフロップ１０１ａ，１０１ｂ間にファンクション１０２が設けられており、外部からデータが入力されると、フリップフロップ１０１ａにおいて、イネーブル信号及びクロック信号にしたがってデータがシリアルに順次演算されて出力され、ファンクション１０２において、フリップフロップ１０１ａから出力されたデータがシリアルに順次演算されて出力され、その後、フリップフロップ１０１ｂにおいて、ファンクション１０２から出力されたデータがイネーブル信号及びクロック信号にしたがってシリアルに順次演算されて出力データとして外部に出力される。
【０００５】
上記のように構成されたゲートアレイにおいては、デバイスの能力によっては高速な動作が可能となる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述したような従来のものにおいては、高速な動作を可能とするためには、ゲートアレイの配置と配線の条件を満たすために手間がかかり、そのために工数が増加してしまうという問題点がある。
【０００７】
また、高速な動作を可能とするために高速デバイスを用いた場合、高速デバイスが高価なものであるため、製造コストが高くなってしまうという問題点がある。さらに、そのためのファンクションは構造が複雑であるため、容易に組むことができないという問題点がある。
【０００８】
本発明は、上述したような従来の技術が有する問題点に鑑みてなされたものであって、工数を増加させることなく容易に高速な動作が可能となるゲートアレイを提供することを目的とする。
【０００９】
【課題を解決するための手段】
上記目的を達成するために本発明は、
内部に所定のファンクション機能を具備するモジュール部と、前記モジュール部の前段に設けられ、シリアルデータをパラレルデータに変換して出力するパラレル変換部と、前記モジュール部の後段に設けられ、パラレルデータをシリアルデータに変換して出力するシリアル変換部とを有し、前記モジュール部が、前記パラレル変換部から出力されたパラレルデータを外部から入力されるイネーブル信号にしたがって並列に演算して出力するゲートアレイにおいて、
前記パラレル変換部は、前記イネーブル信号をカウントするカウンタを有することを特徴とする。
【００１１】
また、前記シリアル変換部は、マルチプレクサを有することを特徴とする。
【００１２】
（作用）
上記のように構成された本発明においては、パラレル変換部の前段及びシリアル変換部の後段におけるデータがシリアルデータであり、パラレル変換部の後段からシリアル変換部の前段におけるデータがパラレルデータとなっているので、パラレル変換部の前段及びシリアル変換部の後段における動作が高速であれば、パラレル変換部の後段からシリアル変換部の前段における動作が低速であっても、ゲートアレイ全体の動作が高速になる。
【００１３】
そのため、ゲートアレイの動作を高速にする場合においても、ゲートアレイの配置と配線の条件を満たすために工数が増加することはない。
【００１４】
【発明の実施の形態】
以下に、本発明の実施の形態について図面を参照して説明する。
【００１５】
図１は、本発明のゲートアレイの実施の一形態を示す概略ブロック図である。
【００１６】
本形態は図１に示すように、入力されたデータをパラレルデータに変換し、イネーブル信号及びクロック信号にしたがって並列に処理して出力するパラレル変換部１と、パラレル変換部１から出力されたパラレルデータをそれぞれ並列に演算して出力する内部モジュール部２と、内部モジュール部２から出力されたデータを並列に処理し、その後、シリアルデータに変換して出力するシリアル変換部３とから構成されており、内部モジュール部２には、入力されるパラレルデータのそれぞれが入力され、イネーブル信号及びクロック信号にしたがってそれぞれ所定の演算を行う複数のファンクション２１ａ〜２１ｄ及びフリップフロップ２２ａ〜２２ｄが設けられている。
【００１７】
上記のように構成されたゲートアレイにおいては、パラレル変換部１の前段及びシリアル変換部３の後段におけるデータがシリアルデータであり、パラレル変換部１の後段からシリアル変換部３の前段におけるデータがパラレルデータとなっているため、パラレル変換部１の前段及びシリアル変換部３の後段における動作が高速であれば、パラレル変換部１の後段からシリアル変換部３の前段における動作が低速であっても、ゲートアレイ全体の動作を高速にすることができる。
【００１８】
そのため、ゲートアレイの動作を高速にする場合においても、内部モジュール２内の配線においては、工数が増加することはない。
【００１９】
また、パラレル変換部１におけるパラレル変換後の複数のデータにおいては、全て互いに同じ位相であるため、内部モジュール部２内の各ファンクション２１ａ〜２１ｄ間において互いに入れ換えることが可能である。
【００２０】
以下に、上記のように構成されたゲートアレイの動作について詳細に説明する。
【００２１】
図２は、図１に示したゲートアレイの詳細な構成を示す図であり、図３は、図２に示したゲートアレイの動作について説明するためのタイミングチャートである。
【００２２】
外部からシリアルデータ及びイネーブル信号が入力されると、フリップフロップ１１ａにおいて、入力されるシリアルデータがイネーブル信号にしたがって格納されて分周データ  ＯＪ，ＯＫ，ＥＪ，ＥＫとして出力されるとともに、フリップフロップ１１ｃにおいて、入力されるイネーブル信号が格納されて分周イネーブル信号  ＯＪ，ＯＫ，ＥＪ，ＥＫとして出力される（図３中Ａ部参照）。
【００２３】
なお、外部から入力されたイネーブル信号は、カウンタとなるフリップフロップ１２においてカウントされている。
【００２４】
フリップフロップ１２においてカウントされたイネーブル信号が４ｎ（ｎは自然数）番目となるときに、フリップフロップ１３において、フリップフロップ１１ａから出力された入力分周データ  ＯＪ，ＯＫ，ＥＪ，ＥＫが格納されることによりパラレルデータ  ＯＪ，ＯＫ，ＥＪ，ＥＫとなり出力される（図３中Ｂ部参照）。なお、パラレルデータ  ＯＪ，ＯＫ，ＥＪ，ＥＫはそれぞれ互いに同じ位相である。
【００２５】
その後、パラレルデータ  ＯＪ，ＯＫ，ＥＪ，ＥＫ、分周イネーブル信号ＥＫ及び分周クロックが内部モジュール部２に入力され、分周イネーブル信号ＥＫ及び分周クロックによって内部モジュール部２が動作する。
【００２６】
内部モジュール部２から出力されたパラレルデータ  ＯＪ，ＯＫ，ＥＪ，ＥＫは、マルチプレクサ１４に入力されるが、ここで、マルチプレクサ１４には、フリップフロップ１１ｃから出力された分周イネーブル信号  ＯＪ，ＯＫ，ＥＪ，ＥＫが入力され、それにより、入力されたパラレルデータ  ＯＪ，ＯＫ，ＥＪ，ＥＫが、シリアルデータに変換されて出力される。
【００２７】
なお、シリアル変換部３に設けられている内部ディレイフリップフロップ１５においては、図３中Ｃ部のように、分周イネーブル信号  ＯＪ，ＯＫ，ＥＪ，ＥＫが４サイクル内に収まらない場合に使用される。
【００２８】
【発明の効果】
以上説明したように本発明においては、モジュール部の前段に、シリアルデータをパラレルデータに変換して出力するパラレル変換部を設け、また、モジュール部の後段に、パラレルデータをシリアルデータに変換して出力するシリアル変換部を設けたため、パラレル変換部の前段及びシリアル変換部の後段におけるデータがシリアルデータとなり、また、パラレル変換部の後段からシリアル変換部の前段におけるデータがパラレルデータとなり、それにより、パラレル変換部の前段及びシリアル変換部の後段における動作が高速であれば、パラレル変換部の後段からシリアル変換部の前段における動作が低速であっても、ゲートアレイ全体の動作を高速にすることができる。
【００２９】
そのため、工数を増加させることなく、ゲートアレイの動作を高速にすることができる。
【図面の簡単な説明】
【図１】本発明のゲートアレイの実施の一形態を示す概略ブロック図である。
【図２】図１に示したゲートアレイの詳細な構成を示す図である。
【図３】図２に示したゲートアレイの動作について説明するためのタイミングチャートである。
【図４】従来のゲートアレイの一構成例を示すブロック図である。
【符号の説明】
１    パラレル変換部
２    内部モジュール部
３    シリアル変換部
１１ａ〜１１ｄ，１２，１３，１５    フリップフロップ
１４    マルチプレクサ
【図１】
0003631566.tif 000002
【図２】
0003631566.tif 000003
【図３】
0003631566.tif 000004
【図４】
0003631566.tif 000005