(57)【特許請求の範囲】
【請求項１】
トンネル電界効果トランジスタ（ＴＦＥＴ）構造用の間接誘導トンネル・エミッタであって、
第１の半導体材料から形成された細長いコア・エレメントと、
前記コア・エレメントを少なくとも部分的に取り囲み、前記ＴＦＥＴ構造のソース領域に対応する位置に配置された外装と、
前記外装と前記コア・エレメントとの間に配置された絶縁体層と、
前記外装を前記コア・エレメントにショートさせるソース接点と、を含み、
ＯＮ状態中に前記ＴＦＥＴ構造の前記ソース領域から前記コア・エレメントのチャネル領域内にトンネリングするために十分なキャリア濃度を前記コア・エレメントの前記ソース領域に導入するように、前記外装が第３の半導体材料から形成された半導体外装を含み、前記半導体外装が前記コア・エレメントより高い濃度でドーピングされ、
前記絶縁体層が前記第１の半導体材料より広いバンドギャップを有する第２の半導体材料から形成され、
前記ソース接点が、前記コア・エレメントより高い濃度でドーピングされる第４の半導体材料から形成され、
前記第１の半導体材料のバンドエッジ・エネルギーが、前記第２の半導体のバンドエッジ・エネルギーより大きく、前記第３の半導体材料のバンドエッジ・エネルギーより大きく、
前記第３の半導体材料のフェルミ・エネルギーが、前記第１の半導体材料のフェルミ・エネルギーより高い、ＴＦＥＴ構造用の間接誘導トンネル・エミッタ。
【請求項２】
前記コア・エレメントが、ナノワイヤ、フィン構造、およびカーボン・ナノチューブのうちの１つまたは複数を含む、請求項１記載のＴＦＥＴ構造用の間接誘導トンネル・エミッタ。
【請求項３】
前記第１、第２、第３、および第４の半導体材料が、それらの間の界面にヘテロ接合を形成するエピタキシャル成長半導体を含む、請求項１に記載のＴＦＥＴ構造用の間接誘導トンネル・エミッタ。
【請求項４】
前記第１、第３、および第４の半導体材料が同じ材料である、請求項３に記載のＴＦＥＴ構造用の間接誘導トンネル・エミッタ。
【請求項５】
前記第１、第２、および第３の半導体が単結晶構造を有する、請求項４に記載のＴＦＥＴ構造用の間接誘導トンネル・エミッタ。
【請求項６】
前記外装が金属材料を含む、請求項１に記載のＴＦＥＴ構造用の間接誘導トンネル・エミッタ。
【請求項７】
前記外装が金属材料で覆われる、請求項１に記載のＴＦＥＴ構造用の間接誘導トンネル・エミッタ。
【請求項８】
前記第１の半導体材料がＩｎＡｓ０．８Ｐ０．２を含み、前記第２の半導体材料がＩｎＰを含み、前記第３および第４の半導体材料がＩｎＡｓを含む、請求項１に記載のＴＦＥＴ構造用の間接誘導トンネル・エミッタ。
【請求項９】
前記第１、第２、第３、および第４の半導体材料の長さが１０ナノメートルから１００ナノメートルである、請求項１に記載のＴＦＥＴ構造用の間接誘導トンネル・エミッタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、半導体デバイス構造に関し、詳細には、トンネル電界効果トランジスタ（ＴＦＥＴ：tunnel field effect transistor）デバイス用の間接誘導トンネル・エミッタ（indirectly induced tunnel emitter）に関する。
【背景技術】
【０００２】
超小型電子デバイスは、典型的に、集積回路として半導体基板上に形成され、そのコア・エレメントの１つとして相補型金属酸化膜半導体（ＣＭＯＳ）電界効果トランジスタを含む。集積回路のパフォーマンスおよび実装密度を絶えず向上させるために、何年もの間、ＣＭＯＳトランジスタの寸法および動作電圧は継続的に低減または縮小されている。
【０００３】
しかし、ＣＭＯＳトランジスタの縮小の結果発生する問題の１つは、デバイス全体の電力消費量が増加し続けることである。これは、一部分は、漏れ電流が（たとえば、短チャネル効果により）増加しているためであり、また、供給電圧を低減し続けることが困難になっているためでもある。さらに、後者の問題は、主に、逆サブスレッショルド勾配（inverse subthreshold slope）が（最小限に）約６０ミリボルト（ｍＶ）／ディケード（decade）に限定され、トランジスタをＯＦＦ状態からＯＮ状態に切り替えるには特定の電圧変動を必要とし、したがって、最小限の供給電圧を必要とすることによる。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
したがって、短チャネル効果がないため、ならびに、サブスレッショルド勾配が従来の金属酸化膜半導体電界効果トランジスタ（ＭＯＳＦＥＴ）の物理的限界である６０ｍＶ／ディケード未満にすることができ、その結果、潜在的により低い供給電圧を使用できるために、トンネル電界効果トランジスタ（ＴＦＥＴ）はＭＯＳＦＥＴの「後継者」として推奨されてきた。一方、ＴＦＥＴは典型的にＯＮ電流が低く、これがトンネル障壁の大きい抵抗に関連する欠点になっている。
【課題を解決するための手段】
【０００５】
典型的な一実施形態では、トンネル電界効果トランジスタ（ＴＦＥＴ）構造用の間接誘導トンネル・エミッタは、第１の半導体材料から形成された細長いコア・エレメントを少なくとも部分的に取り囲み、ＴＦＥＴ構造のソース領域に対応する位置に配置された外装と、外装とコア・エレメントとの間に配置された絶縁体層と、外装をコア・エレメントにショートさせるソース接点とを含み、ＯＮ状態中にＴＦＥＴ構造のチャネル領域内にトンネリングするために十分なキャリア濃度をコア・エレメントのソース領域に導入するように外装が構成される。
【０００６】
他の実施形態では、トンネル電界効果トランジスタ（ＴＦＥＴ）構造用の間接誘導トンネル・エミッタを形成する方法は、第１の半導体材料から細長いコア・エレメントを形成することと、コア・エレメントを少なくとも部分的に取り囲む絶縁体層を形成することと、ＴＦＥＴ構造のソース領域に対応する位置で絶縁体層を少なくとも部分的に取り囲む外装を形成することと、外装をコア・エレメントにショートさせるソース接点を形成することを含み、ＯＮ状態中にＴＦＥＴ構造のチャネル領域内にトンネリングするために十分なキャリア濃度をコア・エレメントのソース領域に導入するように外装が構成される。
【０００７】
典型的な図面を参照すると、同様の要素には複数の図において同様の番号が付けられている。
【図面の簡単な説明】
【０００８】
【図１】ＴＦＥＴのＰ／Ｎ接合における電子トンネル効果を示すバンド図である。
【図２】「ＯＮ」状態にあるスタガー・バンド・ヘテロ接合（staggered band heterojunction）を有するＴＦＥＴデバイスのバンド図である。
【図３】「ＯＦＦ」状態にあるスタガー・バンド・ヘテロ接合を有するＴＦＥＴデバイスのバンド図である。
【図４】薄い絶縁体層によってナノワイヤから分離された周囲の金属被覆によってナノワイヤ内に正孔が誘導されたＴＦＥＴデバイスのソース領域の切取断面図である。
【図５】本発明の典型的な一実施形態により、間接誘導トンネル・エミッタ（ＩＩＴＥ）を有するＴＦＥＴ構造の側部断面図である。
【図６】図５の線ｂ−ｂに沿って取られたＩＩＴＥの端部断面図である。
【図７】図５および図６に示されている典型的なｎチャネルＴＦＥＴの価電子帯を示す部分バンド図である。
【図８】（ａ）図５のＴＦＥＴ構造の他の側部断面図、および、（ｂ）その構造に対応するバンド図である。
【図９】バンドが伝導帯規約に対応し、図７に対して逆になっている、ヘテロ接合トンネル・エミッタの汎用バンド図である。
【発明を実施するための形態】
【０００９】
上記で示した通り、近年、ＴＦＥＴは、低電力エレクトロニクスに使用される可能性のある候補として多大な関心を引き起こしてきた。典型的に、たとえば、ｎチャネルＴＦＥＴでは、デバイスのソース領域内の価電子帯の最上部からデバイスのチャネル内の伝導帯の底部に電子が注入される。図１は、単純なＰ／Ｎ接合についてこのプロセスを示すバンド図であり、「Ｐ」側はソース領域を表し、「Ｎ」側はＴＦＥＴのチャネルを表す。「ＯＮ」状態（バンドを示す黒の曲線によって示されているもの）では、電子はソース内の価電子帯からチャネル内の伝導帯にトンネリングすることができる。増加する負のゲート電圧を「部分的にＯＮ」状態に適用すると、トンネリング距離が増加し（長い破線の曲線によって示されている）、最終的にこれらのバンドは非交差状態になり（短い破線の曲線によって示されている）、電流を遮断する。
【００１０】
ＴＦＥＴデバイス用の接合配置の１つのタイプは、図２および図３のバンド図に示されているスタガー・バンド・ヘテロ接合の整列として知られるものである。この配置では、ソースおよびチャネル領域内のエネルギー帯は、図２の「ＯＮ」状態から、縦方向の電界がかなり小さい図３の「ＯＦＦ」状態への切り替えを可能にするために、相互にオフセットされている。
【００１１】
ＴＦＥＴ使用の主要目的は、従来のＦＥＴよりかなり小さい電圧範囲について「ＯＮ」から「ＯＦＦ」への切り替えを達成することである。これが実現される理由は、ＮＦＥＴ内で使用される従来のｎ型ソースがｐ型トンネル・ソース（本明細書では「エミッタ」ともいう）で置き換えられ、価電子帯の最上部がｎ型ソース内に存在するフェルミ関数（Fermi function）のサーマル・テール（thermal tail）を切り離し、室温で６０ｍＶ／ｄｅｃより小さい逆サブスレッショルド傾斜Ｓを可能にすることであり、ここでＳ＝［ｄ（ｌｏｇ１０ＩＤ）／ｄＶＧ］−１であり、ＩＤはドレイン電流であり、ＶＧはゲート電圧である。
【００１２】
これに対して、図２および図３のバンド図は、Ｓを増加し、ＴＦＥＴのパフォーマンスを劣化させる働きをする、いくつかの要因も示している。たとえば、図２に描写されている「ＯＮ」状態では、ソースにおける縮退（図２の領域（ａ））によってトンネリングに使用可能な状態が低減され、それにより、「ＯＮ」電流が低減される。加えて、バンドの曲がり（図２の領域（ｂ））によってＴＦＥＴをＯＮにするために必要なゲート電圧が増加する。図３に描写されている「ＯＦＦ」状態では、バンドの曲がり（図３の領域（ｃ）および（ｄ））によってＴＦＥＴをＯＦＦにするために必要な電圧の揺れが増加し、価電子帯および伝導帯内にポテンシャル井戸が残る。ここで、サーマル・テールは、井戸からのトンネリング時の６０ｍＶ／ディケードの傾斜への逆戻り、多重フォノン・プロセスによる帯間移転（図３の領域（ｅ））、またはギャップ状態によるトンネリングを介する帯間移転（図３の領域（ｆ））を引き起こす可能性がある。
【００１３】
ソース内に高濃度のドーパントが存在することによってこのようなバンドの曲がりを低減できる可能性はあるが、結果的にドーピングによって引き起こされる障害によってギャップ状態を誘導する可能性があり、次に、その高いキャリア濃度によって過剰な縮退が発生する可能性もある。したがって、この問題に対して可能な解決策の１つは、図４に示されているように「静電ドーピング（electrostatic doping）」を使用することである。より具体的には、図４はＴＦＥＴデバイス４００のソース領域の切取断面図であり、この例では、ＦＥＴのゲート導体およびゲート誘電体層と同様に、薄い絶縁体層４０６によってナノワイヤ４０２から分離された周囲の金属被覆４０４によってナノワイヤ４０２内に正孔が誘導される。周囲の金属被覆４０４への近接によってナノワイヤ４０２内の電界を遮蔽し、その結果、ナノワイヤ自体における高い正孔濃度の必要性が不要になる。ここで、トンネル・インジェクタ（図４には示されていない）から離れたナノワイヤ４０２の高濃度ドーピングされたセクション４０８は、ＴＦＥＴへの電気接点を提供する。この解決策は上記で概略を述べた問題のうちのいくつかを解決するが、その他の問題も引き起こす。たとえば、図４のＴＦＥＴ４００は金属被覆４０４用に個別の電気接点を必要とし、設計を複雑にするであろう。加えて、絶縁体とナノワイヤの境界における界面準位（interface state）は追加のトンネル経路を提供する可能性があり、金属誘導ギャップ状態は被覆４０４がチャネルに近接していることによって誘導される可能性がある。
【００１４】
したがって、図５および図６は、それぞれ、本発明の典型的な実施形態により、本明細書で間接誘導トンネル・エミッタ（ＩＩＴＥ）と呼ばれるものを有するＴＦＥＴ構造５００の側部および端部断面図である。図示の通り、ＩＩＴＥは、第１の半導体材料（Ｓ１）から形成された細長いコア・エレメント５０２（たとえば、ナノワイヤ）と、ナノワイヤを取り囲み、第１の半導体材料（Ｓ１）より広いバンドギャップを有する第２の半導体材料（Ｓ２）から形成された絶縁体層５０４と、絶縁体５０４を取り囲む第３の半導体材料（Ｓ３）から形成されたドープ半導体外装５０６と、半導体外装５０６をコア・エレメント５０２にショートさせる第４の半導体材料（Ｓ４）から形成されたソース接点５０８とを含む。
【００１５】
典型的な一実施形態では、半導体Ｓ１〜Ｓ４に使用される材料はいずれも、それぞれの界面でヘテロ接合を形成するエピタキシャル成長半導体にすることができるであろう。これにより、図４に示されているようなＴＦＥＴ構造の問題を表す界面準位を低減または解消できるであろう。外装５０６もドープ半導体（Ｓ３）であるので、金属誘導ギャップ状態（ＭＩＧＳ）も解消される。さらに、図５および図６に示されているＴＦＥＴ構造は、Ｓ１、Ｓ３、およびＳ４に同じ半導体材料を使用することによって単純化することができる。
【００１６】
描写されている典型的な実施形態はコア・エレメント、絶縁体、および外装に関する同心環状構成を示しているが、その他の適切な形状も使用できることが企図されている。たとえば、個々の要素の断面形状は、円形に加え、たとえば、長円形、卵形、正方形、または長方形などのその他の形にすることもできる。さらに、例示されている実施形態は他の層を完全に取り囲む層（たとえば、コア・エレメント５０２を取り囲む絶縁体層５０４）を描写しているが、たとえば、オメガ（Ω）形など、その構造の外層がその構造の内層を部分的に取り囲むことができることも企図されている。
【００１７】
細長いコア・エレメント５０２に関しては、ナノワイヤ構造エレメントに加えて、たとえば、半導体フィンまたはカーボン・ナノチューブなどの他の構造からコア・エレメント５０２を形成することもできるであろう。
【００１８】
次に、図７を参照すると、環状断面を横切り、図５および図６に示されている典型的なｎチャネルＴＦＥＴの価電子帯を示す部分バンド図６００が示されている。図示の通り、Ｅ０１およびＥ０３は、それぞれ、領域１および３における基底状態サブバンド・エネルギーであり、ＶＳはフェルミ・エネルギー（電源電圧）である。Ｓ１〜Ｓ３のバンドギャップは、エミッタ内の伝導帯がその動作時に役割を果たさないように十分広いものであると想定される。これらの層のバンド・アライメントおよび厚さは、Ｓ１内の正孔がほとんど縮退しないが、Ｓ３がかなり高い正孔濃度を有することを基底状態エネルギーＥ０１およびＥ０３が保証するような構成を達成するように調整される。したがって、図４の金属被覆付きＴＦＥＴ構造４００と同じ遮蔽上の利点を得ることができる。
【００１９】
上述の通り、Ｓ１およびＳ３に同じ半導体材料を使用するために、基底状態エネルギーが図７に示すように整列するように、Ｓ３の厚さおよびＳ１の直径が注意深く調整される。Ｓ１とＳ４およびＳ３とＳ４の界面が高濃度ドーピングされた場合、Ｓ４の要件を緩和することができ、その場合、他の実施形態ではＳ４の代わりに金属を使用することができる。さらに他の実施形態では、遮蔽を改善するために、Ｓ３を追加の金属層（図示せず）で覆うこともできる。また、本明細書に開示されている典型的なＩＩＴＥの諸実施形態は、すべてのｐ型半導体をｎ型半導体で置き換え、図７に示されている通りであるが逆になっている適切な伝導帯の整列を保証することにより、補足的なトンネリング正孔インジェクタにも等しく適用可能であることも理解されたい。
【００２０】
要約すると、上述の不利益はＩＩＴＥの諸実施形態によって対処される。これは図８に概略的に描写されており、図８（ａ）は図５のＴＦＥＴ構造の他の側部断面図であり、図８（ｂ）は図８（ａ）の構造に対応するバンド図である。まず第１に、ドープ外層（Ｓ３）は縦方向の遮蔽を提供し、バンドの曲がりを低減する。第２に、Ｓ３におけるドーピング誘導状態および縮退条件はＳ２によってインジェクタ・コア（Ｓ１）から分離される。第３に、Ｓ３の半導体バンドギャップは金属誘導ギャップ状態を最小限にする。加えて、エピタキシャル適合材料Ｓ１〜Ｓ３は、単結晶構造のために界面準位を解消する。ソース接点層Ｓ４は、被覆への余分な外部接触の必要性を解消する。
【００２１】
最後に、図９は、ヘテロ接合トンネル・エミッタの汎用バンド図８００であり、ここで各バンドは伝導帯の慣例（convention）に対応し、図７に対して逆になっている。すなわち、バンド図８００は、半径方向に描かれ、伝導帯内の電子に関する慣例どおり、電荷担体のエネルギーは上向きである（図７に示されているように、正孔に関しては下向きである）。
【００２２】
以下に示す不等式は、関連のケースの場合に「エネルギー」が電子エネルギーまたは正孔エネルギーのいずれかを指す可能性があることを理解した上で、電子および正孔の両方に適用される。ここで、Ｅｂ１、Ｅｂ２、およびＥｂ３はバンドエッジ（伝導帯または価電子帯）エネルギーであり、Ｅ０１およびＥ０３は量子化されたサブバンドの基底状態エネルギーであり、ＥＦ１およびＥＦ３は電子または正孔のフェルミ・エネルギーである。図８００はフラットバンド条件で描かれており、適切な電圧がＳ１とＳ３の間に印加され、図７に示されているような電荷そのものによって誘導されたバンドの曲がりは無視されるものと想定している。動作時に、Ｓ１はＳ４によってＳ３にショートし、したがって、フェルミ準位ＥＦ１およびＥＦ３は等化する。Ｓ１、Ｓ２、およびＳ３に関する条件を明確にして上記の典型的な実施形態（複数も可）の運用性を容易にするために、これらの単純化および近似が示されている。真空準位ＥＶＡＣを基準として使用して、以下の条件が本明細書の諸実施形態に適用される。
１．Ｓ２のバンドエッジ・エネルギー（Ｅｂ２）はＳ１およびＳ３のバンドエッジ・エネルギー（Ｅｂ１およびＥｂ３）より大きく、すなわち、Ｓ２とＳ３およびＳ１とＳ３の間のバンド不連続は正である。
２．Ｓ３内のフェルミ・エネルギー（ＥＦ３）はＳ１内のフェルミ・エネルギー（ＥＦ１）より高い。これにより電荷はＳ３からＳ１に流れることができ、この条件は以下の式で表すことができる。
（ＥＦ３−Ｅ０３）＋（Ｅ０３−Ｅｂ３）−ΔＥｂ２３＞（ＥＦ１−Ｅ０１）＋（Ｅ０１−Ｅｂ１）−ΔＥｂ２１    （式１）
３．Ｅｂ３およびＥｂ１の所与のバンド・アライメントならびに所与の基底状態エネルギーＥ０１およびＥ０３の場合、条件２を満足するために、Ｓ１内のドーピングは、ＥＦ３をＥＦ１より高くするのに十分な大きさでなければならない。
４．Ｅｂ３およびＥｂ１の所与のバンド・アライメントならびにＳ３内の所与のドーピングの場合、条件２を満足するために、半径ｒ１はＥ０１を低減させるのに十分な大きさでなければならず、半径の差ｒ３−ｒ２はＥ０３を増加するのに十分な小ささでなければならない。
５．半径ｒ１およびｒ２ならびにＳ３内の所与のドーピングの場合、条件２を満足するために、バンドエッジ・エネルギーＥｂ３はＥｂ１より十分大きくなければならず、Ｅｂ１がＥｂ３より大きいときにはその差が十分に小さくなければならない。Ｓ４に関する条件（図８）は重大なものではない。Ｓ４は、Ｓ１およびＳ３の両方との良好なオーム接点を保証するために十分高濃度のドーピングまたは十分小さいバンドギャップを備えていなければならない。また、Ｓ１およびＳ３は、オーム接点を保証するためにＳ４に隣接してドーピングすることもできる。この場合、Ｓ４は金属にすることができる。
【００２３】
典型的な一実施形態では、選択された適切な半導体材料は次の通りである。すなわち、Ｓ１にはＩｎＡｓ０．８Ｐ０．２、Ｓ２にはＩｎＰ、Ｓ３およびＳ４にはＩｎＡｓである。Ｓ１、Ｓ２、およびＳ３の半径は、それぞれ、３０、４０、および５０ｎｍである。Ｓ１およびＳ４は１０１９原子数／ｃｍ３の濃度までシリコンがドーピングされ、Ｓ４を介してＳ３からＳ１への良好なオーム接点を保証し、上記の式１が満足される。その式は以下のようになる。
（ＥＦ３＋０．０３３）＋（−０．０３３＋０．１７３）−０．６５３３＞（ＥＦ１＋０．０４４）＋（−０．０４４＋０．０７４４）−０．５５４４  （式２）
【００２４】
次にこの式は以下のように縮小される。
ＥＦ３＞ＥＦ１＋０．０００３ｅＶ  （式３）
【００２５】
したがって、式の各項について選択されたシステム・パラメータを代入すると、その結果、ＥＦ３＞ＥＦ１＋０．０００３ｅＶという条件になり、これはＳ３内の選択されたドーピング・レベルで満足される。もう一度、図８を参照すると、Ｓ１、Ｓ２、Ｓ３、およびＳ４の長さは重大なものではないが、図９に示されているバンドの曲がりを可能にするために約１０ｎｍより長くなければならず、直列抵抗を最小限にするために約１００ｎｍより短くなければならない。
【００２６】
１つまたは複数の好ましい実施形態に関連して本発明を説明してきたが、当業者であれば、本発明の範囲を逸脱せずに、様々な変更を行うことができ、その諸要素の代わりに同等のものを使用できることを理解するであろう。加えて、本発明の本質的な範囲を逸脱せずに、特定の状況または材料を本発明の教示に適合させるように多くの変更を行うことができる。したがって、本発明は本発明を実行するために企図された最良の態様として開示された特定の実施形態に限定されず、本発明は特許請求の範囲内に入るすべての実施形態を含むことが意図されている。
【図１】
0005501463.tif 000002
【図２】
0005501463.tif 000003
【図３】
0005501463.tif 000004
【図４】
0005501463.tif 000005
【図５】
0005501463.tif 000006
【図６】
0005501463.tif 000007
【図７】
0005501463.tif 000008
【図８】
0005501463.tif 000009
【図９】
0005501463.tif 000010