(57)【特許請求の範囲】
【請求項１】
行アドレスストローブ信号に基づいて動作する行アドレス入力バッファと、
行アドレス入力バッファから行アドレスを受けてプリデコーディングするプリデコーダと、
プリデコーダによるプリデコーディング信号に応じてワード線駆動信号を発生するワード線駆動信号発生手段と、
ワード線駆動信号に従ってワード線の駆動電圧を供給する駆動電圧供給手段と、プリデコーディング信号と駆動電圧供給手段からの駆動電圧とを入力としてノーマルワード線を選択駆動するノーマルワード線デコーダと、
プリデコーディング信号と駆動電圧供給手段からの駆動電圧とを入力としてスペアワード線を選択駆動するスペアワード線デコーダと、を備え、
前記スペアワード線デコーダが、
プリデコーディング信号の印加状態により論理変化するノードと、
このノードの論理信号を受けて反転させる第１のインバータと、
このインバータの出力を受けて反転させる第２のインバータと、
この第２のインバータの出力に基づいて駆動電圧を中継する駆動電圧中継トランジスタとを有し、
前記スペアワード線デコーダの前記第１と第２のインバータの間に、プリデコーディング信号の制御を受けるトランジスタが設けられて出力が中継されるようになっており、スペアワード線デコーダにおいて一つのノードに対して複数の駆動電圧中継トランジスタが設けられることを特徴とする半導体メモリ装置。
【請求項２】
スペアワード線デコーダから信号を受けてこれを電圧増幅してからノーマルワード線デコーダに供給し、ノーマルワード線デコーダの冗長制御を行う冗長エネーブル回路を更に備えることを特徴とする請求項１記載の半導体メモリ装置。
【請求項３】
冗長エネーブル回路が２つの直列接続されたインバータで構成される請求項２記載の半導体メモリ装置。
【請求項４】
スペアワード線デコーダのノードが複数設けられると共に、冗長エネーブル回路に、これらノードの各論理信号を入力とするＮＯＲゲートが設けられることを特徴とする請求項２記載の半導体メモリ装置。
【請求項５】
プリチャージサイクルを知らせる信号を制御入力とするトランジスタと、第２のインバータの出力を制御入力とするトランジスタとから構成され、第２のインバータの入力端をプリチャージサイクル及びノーマルワード線選択時においてディスエーブルの論理状態に維持するプリチャージ・ホールディング回路がスペアワード線デコーダに設けられたことを特徴とする請求項１乃至４のいずれか１項に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に関し、特に、高速でワード線を駆動できるようなワード線駆動手段をもった半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体メモリ装置を記憶用に内蔵するシステムにおいては、システムの処理速度が分周回路などを用いることで非常に高速化される一方で、半導体メモリ装置については、サブミクロン（sub-micron）級のデザインルールが適用されることによるＲＣ負荷などの増加で、データアクセス速度の向上に限度があるのは周知の事実である。ここで、“データアクセス速度の向上”というのはメモリセルに記憶されているデータの入出力の高速化を意味するが、これは、メモリセルのゲートトランジスタに接続されるワード線の駆動速度に負うところが大きい。
【０００３】
これに関連して図６に、従来におけるワード線の駆動方式を概略的にブロック構成図で示す。チップ外部から供給される行アドレスストローブ信号バーＲＡＳがアクティブレベルに遷移するとチップはアクティブサイクルに進み、これに同期してアドレス信号が入力されると行アドレス入力バッファ５０Ａがエネーブルとなる。そして、行アドレス入力バッファ５０Ａでデコーディングされたアドレス信号は、プリデコーダ５０Ｂを経てプリデコーディングされ、φＸＥ発生回路５０Ｃ、ノーマルワード線デコーダ５０Ｆ、及びスペアワード線デコーダ５０Ｈのアドレス信号としてそれぞれ入力される。φＸＥ発生回路５０Ｃの出力信号は、φＸＥＸ発生回路５０ＤとφＲＲＥ発生回路５０Ｇとスペアワード線デコーダ５０Ｈにそれぞれ入力される。そして、φＸＥＸ発生回路５０Ｄの出力信号はφＸ発生回路５０Ｅに入力され、このφＸ発生回路５０Ｅから、ノーマルワード線デコーダ５０Ｆとスペアワード線デコーダ５０Ｈとにそれぞれワード線の駆動電圧が供給される。
【０００４】
図７にこのようなワード線駆動方式の動作タイミングを示し、そして、図８にスペアワード線デコーダ５０Ｈ、図９にφＲＲＥ発生回路５０Ｇ、図１０にノーマルワード線デコーダ５０Ｆの詳細回路をそれぞれ示す。
【０００５】
図７に示すように、行アドレス入力バッファ５０Ａの出力信号をプリデコーディングしたプリデコーディング信号ＲＡＩは行アドレスストローブ信号バーＲＡＳに、信号φＸＥはプリデコーディング信号ＲＡＩに、信号φＸＥＸは信号φＸＥに、駆動電圧φＸは信号φＸＥＸにそれぞれ基づいて発生する。
【０００６】
図８のスペアワード線デコーダ５０Ｈにおいて、プリチャージサイクルの間にノードＡとノードＢは信号φＤＰＸにより論理“ハイ”にプリチャージされた状態にあり、正常なワード線アドレス信号が入力されると、ノードＡは論理“ロウ”に変わる。ノードＡが論理“ロウ”に遷移し、トランジスタ１、２がそれぞれＯＦＦになると、点線ブロックで示す駆動ステージはディスエーブル状態を維持するようになっている。
【０００７】
一方、欠陥の生じたノーマルワード線についてのアドレス信号が入力されるとノードＡは継続して論理“ハイ”を維持し、信号φＸＥが論理“ハイ”に遷移するとトランジスタ３、４が両方ともＯＮとなることにより、ノードＢは論理“ロウ”に変わる。したがって、自己昇圧（self−boosting）ノードはＶｃｃ−Ｖｔ（Ｖｔはトランジスタ６のしきい電圧）だけプリチャージされ、駆動電圧φＸが出力ノードＯＵＴに出力される。
【０００８】
図９のφＲＲＥ発生回路５０Ｇにおいて、信号φＸＥが論理“ハイ”に遷移する前にノードＡの信号ＲＥＤが論理“ロウ”となる場合、ノーマルワード線選択トランジスタ１２はＯＦＦとされる。すると、冗長エネーブル信号φＲＲＥはインバータ１５によって論理“ロウ”を維持することになる。一方、信号φＸＥが論理“ハイ”に遷移するときにノードＡの信号ＲＥＤが論理“ハイ”を維持（すなわち、スペアワード線選択）していると、トランジスタ１２、１３がＯＮとされて信号φＲＲＥが論理“ハイ”となり、ノーマルワード線デコーダ５０Ｆがディスエーブルされる。
【０００９】
図１０のノーマルワード線デコーダ５０Ｆにおいては、信号φＲＲＥがトランジスタ２１のゲートに印加されるので、信号φＲＲＥが論理“ロウ”であればトランジスタ２１がＯＦＦとなり、ノードＣはプリチャージ状態を維持する。この状態で駆動電圧φＸが入力されると、駆動電圧φＸのレベルがトランジスタ２４を通じて出力される。一方、信号φＲＲＥが論理“ハイ”になると、ノードＣが論理“ロウ”となってトランジスタ２４がＯＦＦとされ、駆動電圧φＸが入力されても出力はエネーブルされない。
【００１０】
この従来のワード線駆動方式において図６に示す信号φＸＥＸを必要とする理由を説明する。すなわち、ノーマルメモリセルの欠陥のために冗長セルアレイ側のスペアワード線が選択される場合において、欠陥の発生したアドレスが入力された場合には、図８に示すスペアワード線のプリチャージノードであるノードＡの論理状態を変化させるためのアドレスの入力は遮断される。その後、信号φＸＥが入力されるとノードＢはエネーブル状態、すなわちトランジスタ３、４の導通により論理“ロウ”に変わる。このようにしてノードＢが論理“ロウ”になるときに自己昇圧ノードがＶｃｃ−Ｖｔだけプリチャージされるが、これに合わせて駆動電圧φＸが入力されなければならないので、そのタイミング調整のために信号φＸＥＸが必要となる。この過程が予定順通り行われないと昇圧効率が大きく低下してワード線欠陥を誘発したり、あるいは駆動電圧φＸのレベルがトランジスタ７を通じて十分に伝達されないという問題が生じる。このような理由から、信号φＸＥにより直ちに駆動電圧φＸをエネーブルさせるのではなく、信号φＸＥ→φＸＥＸ→φＸという経路を経るようにされている（すなわち、自己昇圧のプリチャージ時間保障）。
【００１１】
以上のような従来のワード線駆動方式には次のような問題点がある。
【００１２】
第一に、信号φＸＥのエネーブル時点の制限問題がある。すなわち、図８において信号ＲＥＤが論理“ロウ”に遷移する途中で信号φＸＥが入力されると、トランジスタ３、４が共にＯＮとなる現象が発生してノードＢが論理“ロウ”となり、したがって駆動電圧φＸが入力されたときには出力がエネーブルされるという誤動作が生じる。つまり、信号ＲＥＤがトランジスタ３をＯＦＦとしてから信号φＸＥが入力される必要がある。また、図９において信号ＲＥＤが論理“ロウ”に遷移する途中で信号φＸＥがエネーブルされると、信号φＲＲＥのグリッチ（glitch）現象が発生してノードＣを論理“ロウ”に遷移させてしまい、ノーマルワード線の選択がなされなくなってしまう。
【００１３】
第二に、ノーマルワード線とスペアワード線が同時に選択される場合があるという問題がある。すなわち、図９及び図１０の各回路において、信号ＲＥＤと信号φＸＥの発生間隔が短いので、信号φＲＲＥが、グリッチ現象によりトランジスタ２１をＯＮできない、すなわちＶｔより小さく発生してしまうとノーマルワード線がエネーブルされる。このような状態で図８の回路においては、信号ＲＥＤと信号φＸＥがオーバーラップして、駆動電圧φＸが入力されるとトランジスタ７を通じて駆動電圧φＸのレベルが出力ノードＯＵＴに伝達される。したがって、ノーマルワード線とスペアワード線のエネーブルが同時になされるという事態を生じる結果となる。
【００１４】
【発明が解決しようとする課題】
以上のような従来技術に着目して本発明では、まずワード線をより高速に駆動できるようになった半導体メモリ装置の提供を目的とする。
【００１５】
また、ノーマルワード線とスペアワード線が同時に選択される可能性のない半導体メモリ装置の提供を目的とする。
【００１６】
また、ワード線の電源として供給される駆動電圧φＸのエネーブルタイミングの調節を容易とした半導体メモリ装置の提供を目的とする。
【００１７】
さらに、冗長エネーブル信号のグリッチ現象によるワード線選択の誤動作発生を防止できるような半導体メモリ装置の提供を目的とする。
【００１８】
加えて、ワード線の電源として供給される駆動電圧φＸのエネーブルタイミングの調節を容易とし、且つより高速にワード線の駆動を行えるような半導体メモリ装置の提供を目的とする。
【００１９】
【課題を解決するための手段】
このような目的を達成するために本発明は、行アドレスストローブ信号に基づいて動作する行アドレス入力バッファと、行アドレス入力バッファから行アドレスを受けてプリデコーディングするプリデコーダと、プリデコーダによるプリデコーディング信号に応じてワード線駆動信号を発生するワード線駆動信号発生手段と、ワード線駆動信号に従ってワード線の駆動電圧を供給する駆動電圧供給手段と、プリデコーディング信号と駆動電圧供給手段からの駆動電圧とを入力としてノーマルワード線を選択駆動するノーマルワード線デコーダと、プリデコーディング信号と駆動電圧供給手段からの駆動電圧とを入力としてスペアワード線を選択駆動するスペアワード線デコーダと、を備え、前記スペアワード線デコーダが、プリデコーディング信号の印加状態により論理変化するノードと、このノードの論理信号を受けて反転させる第１のインバータと、このインバータの出力を受けて反転させる第２のインバータと、この第２のインバータの出力に基づいて駆動電圧を中継する駆動電圧中継トランジスタとを有し、前記スペアワード線デコーダの前記第１と第２のインバータの間に、プリデコーディング信号の制御を受けるトランジスタが設けられて出力が中継されるようになっており、スペアワード線デコーダにおいて一つのノードに対して複数の駆動電圧中継トランジスタが設けられることを特徴としている。
【００２０】
このような回路構成において、ワード線駆動信号の印加時点調整のための回路を必要としなくなることは、後述する説明から明らかになる。
【００２１】
本発明による半導体メモリ装置は、従来のように駆動電圧φＸを行アドレスの入力から所定時間後に発生させるためのφＸＥＸ発生回路が必要でなくなり、さらにφＲＲＥ発生回路が信号φＸＥから独立して動作するようになる。
【００２２】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、同じ部分にはできるだけ同一の符号を使用する。
【００２３】
ここで使用される“ワード線駆動信号発生手段”とは、行アドレスの入力から通常のワード線の電源となるワード線駆動電圧（φＸ）の発生をエネーブルさせる回路を意味している。
【００２４】
図１は本発明によるワード線駆動方式を説明するブロック構成図である。チップ外部から供給される行アドレスストローブ信号バーＲＡＳがアクティブレベルに遷移すると、チップはアクティブサイクルに進み、これに同期してアドレス信号が入力されて行アドレス入力バッファ１００Ａがエネーブルとなる。そして、行アドレス入力バッファ１００Ａでデコーディングされたアドレス信号がプリデコーダ１００Ｂに入力される。このプリデコーダ１００Ｂによるプリデコーディング信号は、ワード線駆動信号発生手段としてのφＸＥ発生回路１００Ｃ、ノーマルワード線デコーダ１００Ｅ、及びスペアワード線デコーダ１００Ｇのアドレス信号としてそれぞれ入力される。さらに、φＸＥ発生回路１００Ｃからのワード線駆動信号（φＸＥ）は、駆動電圧供給手段としてのφＸ発生回路１００Ｄに入力され、このφＸ発生回路１００Ｄから、ノーマルワード線デコーダ１００Ｅ及びスペアワード線１００Ｇにそれぞれ駆動電圧（φＸ）が供給される。
【００２５】
この構成から分かるように、本発明によるワード線駆動方式の大きな特徴は、ノーマルワード線デコーダ１００Ｅとスペアワード線デコーダ１００Ｇが信号φＸＥから独立して動作し、それによりデータアクセス速度の向上がもたらされ、従来技術にあった問題点の解決が可能で、また、信号φＸＥＸを除去しているので駆動信号φＸのエネーブル時点を高速化することが可能になる点にある。
【００２６】
このようなワード線駆動方式は、図１の構成における動作タイミングを示す図２を参照するとよく理解できる。図２に示すように、ワード線の電源として供給される駆動電圧φＸは信号φＸＥからエネーブルされる。この動作タイミングについて、図１の構成の各回路例を示す図３〜図５を基にして次に説明する。
【００２７】
図１のスペアワード線デコーダ１００Ｇの実施例を図３に示している。尚、同図にはノードＤを一つしか示していないが、このノードＤを複数設けてもよく、また、ノードＤに対して駆動ステージ（driver stage）を複数設けることも可能で、そのためにプリデコーディング信号ＲＡＪの制御を受けるトランジスタ１０３が設けられている。すなわち、図８に示した従来の回路では、複数のスペアワード線を選択しようとするとノードＡから駆動ステージまでの回路全てをスペアワード線に対応させて複数設ける必要がある。これに対し、図３に示す回路では、一つのノードＤに対し複数の駆動ステージを設けられるため、スペアワード線が複数となる場合でもより簡単な回路構成ですみ、高集積化に適している。
【００２８】
図３の回路では、まず行デコーダプリチャージ信号φＤＰＸとこれに応じて動作するプリチャージ・ホールディング回路（precharge &  holding）により、プリチャージサイクルの間にノードＤ及び駆動ステージがディスエーブルされる。すなわち、プリチャージ・ホールィング回路は、信号φＤＰＸをゲートに受けるトランジスタ１０８（ＰＭＯＳ）と、インバータ１０４の出力をゲートに受けるトランジスタ１０９（ＰＭＯＳ）とから構成される。そして、スペアワード線デコーダ１００Ｇのプリチャージサイクルにおいて論理“ロウ”となる信号φＤＰＸによってトランジスタ１０８がＯＮとなり、それによってノードａが論理“ハイ”とされ、また、インバータ１０４の反転出力によりトランジスタ１０９もＯＮとなってノードａが論理“ハイ”にホールドされる。したがって、駆動電圧中継トランジスタ１０６はＯＦＦとなる一方でトランジスタ１０７がＯＮとなって駆動ステージは論理“ロウ”を出力する。
【００２９】
プリチャージサイクルが終わって信号φＤＰＸが論理“ハイ”となるとアクティブサイクルに入る。このとき、ノーマルワード線が選択される場合、プリデコーディング信号ＲＡＩによりノードＤは論理“ロウ”に遷移し、インバータ１０２の出力は論理“ハイ”となる。このとき、プリデコーディング信号ＲＡＪの制御を受けるトランジスタ１０３によりスペアワード線デコーダ１００Ｇの出力のうちいずれか一つが選択されても、インバータ１０２及びトランジスタ１０９によりノードａが論理“ハイ”に維持されるので、駆動ステージは継続してディスエーブル状態を維持する。
【００３０】
一方、冗長アレイのスペアワード線が選択される場合、ノードＤの論理状態を変化させる信号の入力を遮断（例えば図示せぬヒューズを切断するなど）してノードＤを継続して論理“ハイ”に維持する。それによりインバータ１０２の出力が論理“ロウ”になり、プリデコーディング信号ＲＡＪによりトランジスタ１０３がＯＮとなると、ノードａが論理“ロウ”になり、インバータ１０４の出力は論理“ハイ”（したがってトランジスタ１０９はＯＦＦ）となって自己昇圧ノードがＶｃｃ−Ｖｔにプリチャージされる。そして、駆動電圧φＸが入力されると駆動電圧中継トランジスタ１０６を介して出力は駆動電圧φＸによるレベルとなり、スペアワード線が駆動される。
【００３１】
図４に示す図１の冗長エネーブル回路としてのφＲＲＥ発生回路１００Ｆの実施例は、信号ＲＥＤ（ノードＤの論理信号）の入力により冗長エネーブル信号φＲＲＥが直接的にエネーブルされるように構成されている。すなわち、信号ＲＥＤはインバータ１１１とインバータ１１２を介して電圧増幅され、信号φＲＲＥとして出力される。同図から分かるように、この例のφＲＲＥ発生回路１００Ｆにおいてはワード線駆動に係る信号の入力が不要になるので、信号φＲＲＥの高速エネーブルが可能となる。尚、信号ＲＥＤが２つ以上、すなわちノードＤが複数あるときには、インバータ１１１をＮＯＲゲートにして使用することで、特にφＲＲＥ発生回路１００Ｆを増やすまでもなく同様の動作状態が得られる。
【００３２】
図５に図１のノーマルワード線デコーダ１００Ｅの実施例を示す。選択されたノードＥは論理“ハイ”に維持され、その他の選択されないノードＥ（図示を省略）はプリデコーディング信号ＲＡＩにより論理“ロウ”になって駆動ステージをディスエーブルさせる。選択に該当したノーマルワード線デコーダについてのノーマルセルアレイブロックにおいていずれか一つのワード線が選択されると、信号φＲＲＥが論理“ロウ”に遷移することにより該当自己昇圧ノードがＶｃｃ−Ｖｔにプリチャージされて駆動電圧φＸが駆動電圧中継トランジスタ１２４により中継され、出力がエネーブルとなる。スペアワード線が選択される場合には信号φＲＲＥが継続して論理“ハイ”を維持することで、ノーマルワード線デコーダ１００Ｅは継続してディスエーブル状態を維持することになる。
【００３３】
以上のように、図１に示す本発明によるワード線駆動方式では、ワード線駆動信号についてのタイミング調整に関する回路構成を必要とせずにノーマルワード線デコーダ又はスペアワード線デコーダに駆動電圧を供給できるようになるので、ワード線の選択駆動を高速に行えるようになる。また、ワード線選択のための回路構成が簡単になると同時に論理構成も容易になる。
【００３４】
図１は本発明の思想に立脚して実現した機能的ブロック図であり、また図３〜図５はそのブロック構成に基づいて実現した最適の実施例であるが、これらは論理構成等を考慮して種々の他の変形も実施可能である。
【００３５】
【発明の効果】
以上述べてきたように本発明によれば、より高速でワード線を駆動できる半導体メモリ装置を得られるため、システムの処理速度に適切に対応したデータアクセス動作をもつ半導体メモリ装置を実現することが可能となる。また、回路構成が簡単・容易になるという利点も有している。さらに、ワード線駆動信号の印加時点の適切なセッティングというタイミング調整の負担をなくすことができるようにもなる。
特に、本発明では図３のように、スペアワード線デコーダ１００Ｇにプリデコーディング信号ＲＡＪの制御を受けるトランジスタ１０３が設けられていることによって、一つのノードＤに対して駆動ステージ（driver stage）を複数設けることが可能となった。すなわち、図８に示した従来の回路では、複数のスペアワード線を選択しようとするとノードＡから駆動ステージまでの回路全てをスペアワード線に対応させて複数設ける必要があるが、図３に示す本発明の回路では、一つのノードＤに対し複数の駆動ステージを設けられるため、スペアワード線が複数となる場合でもより簡単な回路構成ですみ、高集積化に適している。
【図面の簡単な説明】
【図１】本発明によるワード線駆動方式の概略を示すブロック構成図。
【図２】図１の構成におけるワード線駆動時の動作タイミングを示す波形図。
【図３】図１に示すスペアワード線デコーダの実施例を示す回路図。
【図４】図１に示す冗長エネーブル回路の実施例を示す回路図。
【図５】図１に示すノーマルワード線デコーダの実施例を示す回路図。
【図６】従来技術によるワード線駆動方式の概略を示すブロック構成図。
【図７】図６の構成におけるワード線駆動時の動作タイミングを示す波形図。
【図８】図６に示すスペアワード線デコーダの回路図。
【図９】図６に示す冗長エネーブル回路の回路図。
【図１０】図６に示すノーマルワード線デコーダの回路図。
【符号の説明】
１００Ａ  行アドレス入力バッファ
１００Ｂ  プリデコーダ
１００Ｃ  φＸＥ発生回路（ワード線駆動信号発生手段）
１００Ｄ  φＸ発生回路（駆動電圧供給手段）
１００Ｅ  ノーマルワード線デコーダ
１００Ｆ  φＲＲＥ発生回路（冗長エネーブル回路）
１００Ｇ  スペアワード線デコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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