(57)【特許請求の範囲】
【請求項１】
半導体基板を貫通する孔に導電層を形成し、前記半導体基板の表面に形成された電極パッドと前記半導体基板の裏面とを電気的に接続する電極を有する半導体装置の製造方法であって、
前記半導体基板を貫通する、前記孔と、前記孔よりも開口面積が大きい孔と小さい孔を２つずつ形成する工程と、
前記２つの大きい孔のそれぞれと、前記２つの小さい孔のそれぞれとに、導電層を形成し、
前記半導体基板の表面に形成された配線により、前記２つの大きい孔のそれぞれの導電層を接続し、
前記半導体基板の表面に形成された配線により、前記２つの小さい孔のそれぞれの導電層を接続する工程と、
前記半導体基板の裏面から、前記大きい孔と前記小さい孔の前記接続した導電層の抵抗値をそれぞれ測定する工程と、
を有することを特徴とする半導体装置の製造方法。
【請求項２】
前記導電層は、バリア・シード層およびメッキ層からなることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記バリア・シード層は、イオンコーティング、蒸着重合法により形成されることを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記抵抗値は、前記半導体基板の裏面に設けられた取出電極にコンタクトプローブを接触させることにより測定されることを特徴とする請求項１乃至３いずれか一項記載の半導体装置の製造方法。
【請求項５】
半導体基板を貫通する孔に形成された導電層と、前記半導体基板の表面に形成された電極パッドと前記半導体基板の裏面とを電気的に接続する電極を有する半導体装置であって、前記半導体基板を貫通する、前記孔よりも開口面積が大きい孔と小さい孔を２つずつ有し、前記２つの大きい孔の内部にはそれぞれに導電層が形成され、前記それぞれの導電層は、前記半導体基板の表面に形成した配線により接続され、
前記２つの小さい孔の内部には、その内部それぞれに導電層が形成され、前記それぞれの導電層は、前記半導体基板の表面に形成した配線により接続され、
前記半導体基板の裏面には、前記大きい孔と前記小さい孔の前記接続された導電層の抵抗値を測定するための引出電極がそれぞれ形成されていることを特徴とする半導体装置。
【請求項６】
前記導電層は、ＴｉあるいはＡｕであることを特徴とする請求項５の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、貫通電極の接続抵抗を簡易に判定することが可能である半導体装置の製造方法及び半導体装置に関するものである。
【背景技術】
【０００２】
近年電子機器の小型・高性能化に伴い、半導体装置は小型化、高密度化が要求されている。そのため、貫通電極によって半導体基板の表裏面の導通をとることにより、半導体基板の裏面において外部の端子と接続する構成が用いられている（特許文献１参照）。あるいは、半導体基板の裏面にも配線を形成し複数個の半導体基板を積層して、それらの各表裏面を電気的に接続することで実装密度を高めることも知られている（特許文献２参照）。また、半導体装置における貫通電極は、半導体メモリ、ＣＭＯＳセンサ、ＡＦセンサ等に用いる半導体チップや、複数の半導体チップを積層した半導体パッケージや、インクジェットヘッド本体の接続など、さまざまな分野でニーズが高まっている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平０９−０９２６７５号公報
【特許文献２】特開２００４−２３５４１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体基板に貫通電極を形成した半導体装置は、半導体基板に貫通孔を形成する際、孔あけ加工のばらつき等により、貫通孔の開口面積が均一に形成できない場合がある。このような場合、貫通電極による半導体基板の表面と裏面の接続状態にもばらつきが生じてしまう場合がある。貫通電極の接続状態を知ることは信頼性を確保するために重要であり、接続状態を好適に検査する方法が望まれている。
【０００５】
さらに、半導体素子面側の電極部に電気検査用コンタクトプローブを当てることができない構造を持つ半導体基板において、貫通電極は半導体素子に繋がっているために、数Ωの抵抗値を検査するのに適した方法がなかった。このため、貫通電極と半導体基板のパッド部との接続状態を電気チェッカーで検査することができなかった。
【０００６】
本発明は、半導体基板の貫通電極の接続状態を、容易に検査し得る半導体装置を提供することを目的とするものである。
【課題を解決するための手段】
【０００７】
本発明の半導体装置の製造方法は、半導体基板を貫通する孔に導電層を形成し、前記半導体基板の表面に形成された電極パッドと前記半導体基板の裏面とを電気的に接続する電極を有する半導体装置の製造方法であって、前記半導体基板を貫通する、前記孔と、前記孔よりも開口面積が大きい孔と小さい孔を２つずつ形成する工程と、前記２つの大きい孔のそれぞれと、前記２つの小さい孔のそれぞれとに、導電層を形成し、前記半導体基板の表面に形成された配線により、前記２つの大きい孔のそれぞれの導電層を接続し、前記半導体基板の表面に形成された配線により、前記２つの小さい孔のそれぞれの導電層を接続する工程と、前記半導体基板の裏面から、前記大きい孔と前記小さい孔の前記接続した導電層の抵抗値をそれぞれ測定する工程と、を有することを特徴とする。
【０００８】
本発明の半導体装置は、半導体基板を貫通する孔に形成された導電層と、前記半導体基板の表面に形成された電極パッドと前記半導体基板の裏面とを電気的に接続する電極を有する半導体装置であって、前記半導体基板を貫通する、前記孔よりも開口面積が大きい孔と小さい孔を２つずつ有し、前記２つの大きい孔の内部にはそれぞれに導電層が形成され、前記それぞれの導電層は、前記半導体基板の表面に形成した配線により接続され、前記２つの小さい孔の内部には、その内部それぞれに導電層が形成され、前記それぞれの導電層は、前記半導体基板の表面に形成した配線により接続され、前記半導体基板の裏面には、前記大きい孔と前記小さい孔の前記接続された導電層の抵抗値を測定するための引出電極がそれぞれ形成されていることを特徴とする。
【発明の効果】
【０００９】
貫通孔の開口面積が大、中、小の少なくとも３種類の貫通電極を設けることにより、半導体基板の貫通電極の接続状態を、容易に検査することができる。
【図面の簡単な説明】
【００１０】
【図１】一実施形態による半導体装置を示す図
【図２】製造方法の一実施形態を説明する工程図
【図３】製造方法の一実施形態を説明する工程図
【図４】製造方法の一実施形態を説明する工程図
【図５】製造方法の一実施形態を説明する工程図
【図６】製造方法の一実施形態を説明する工程図
【図７】貫通電極の孔形状を示す図
【図８】検査用貫通電極の実寸法を示す平面図
【図９】半導体装置を切り出すウエハを示す平面図
【図１０】一変形例を示す平面図
【発明を実施するための形態】
【００１１】
本発明を実施するための最良の形態を図面に基づいて説明する。まず、本発明の半導体装置の製造方法について説明する。図２〜６は、本発明の製造方法の一実施形態を説明する工程図である。本発明の半導体装置は、図９に示すように半導体ウエハ等の基板に複数個形成し、ダイシングにより切断分離した１つの半導体装置Ｗａを指してもよいし、半導体ウエハ等の基板に形成された複数個の半導体装置全体Ｗを半導体装置としてもよい。
【００１２】
図２（ａ）は、半導体基板１に電極パッド１３、半導体素子１１、配線１２が通常の半導体プロセスにより形成された状態を示す。半導体基板１の表面には半導体素子１１、電極パッド１３、配線１２を被覆する構造体１５が形成されている。半導体基板１は、シリコン、ゲルマニウム、セレン等の単一元素や、酸化物、硫化物、セレン化物、テルル化物、アンチモン化合物、ヒ素化合物、リン化合物等の化合物、ガラス、セラミックや有機半導体材料等を主成分とした基板を用いることができる。また半導体基板１の形状としては、ウエハ状、四角形、多角形のものを好適に用いることができ、マイクロマシーン等で多用されている複雑に加工された形状を用いることもできる。構造体１５は、有機材料、無機材料、有機材料及び無機材料からなる材料を用いることができる。
【００１３】
図２（ｂ）に示すように、構造体１５上にウエハ補強材であるＷＳＳ１７を貼り付けてウエハを補強し、次に裏面側をバックグラインダーにて研摩を行い、半導体基板１の厚みを薄化する。薄化後にウエハ端面のトリミング処理及び、スピンエッチャーによる破砕片の除去処理を行う。この処理により、後工程でのウエハ端面クラックや破砕片による不良を抑制する。半導体基板１の裏面にはＣＶＤ法などにより保護膜２を付けてもよい。保護膜２は、ＳｉＯ２，ＳｉＮ等を用いる。
【００１４】
次に、半導体基板の表面に形成された電極パッド１３に対向する半導体基板の裏面から貫通孔を形成し、貫通孔底部に電極パッドを露出させる。図２（ｃ）において、４及び５ｂが貫通電極を形成するための貫通孔である。３は貫通電極を形成するための貫通孔ではないが、同時に孔開け処理を行なうことが可能である。また、４及び５ｂよりも開口面積が小さい貫通孔５ａ（不図示）、４及び５ｂよりも開口面積が大きい貫通孔５ｃ（不図示）も同時に形成する。貫通孔の形成方法としては、ドリル加工法、レーザ加工法、光励起陽極化成法、エッチング法、ＩＣＰ−ＲＩＥ法等が挙げられ、半導体基板１の材質、貫通孔４の形状、アスペクト比、生産性等を考慮して適宜選択される。半導体基板１の裏面（或いは裏面表面に保護膜２が形成されている場合は保護膜２）上に、マスク１８を形成しパターニング処理を行ない、貫通孔を形成してもよい。これらの貫通孔の加工は、開口面積によりその形状や加工スピードが大きく変わる。また、加工装置や、半導体基板内での位置により、形状や加工スピードにばらつきがでる。
【００１５】
一例として、図７に示すように、直径５０μｍ（開口面積約２０００μｍ２）の孔Ｈ４の貫通電極を形成する場合には、直径３０μｍ、４０μｍ、４５μｍ、６０μｍ、７０μｍ、の孔Ｈ１、Ｈ２、Ｈ３、Ｈ５、Ｈ６のような孔形状が発生しやすい。開口面積が大きいと貫通孔底部がオーバーエッチングされてしまい、オーバーエッチング部に後工程で形成する導電層が付きづらくなり、電気的な接続状態があまり良好でない場合がある。また、開口面積が小さいと貫通孔が底部までしっかり形成されず、後工程で形成する導電層と、貫通孔底部に形成されている電極バッドとの接触面積が十分取れず、電気的な接続状態があまり良好でない場合がある。そこで、例えば、直径５０μｍの孔Ｈ４を採用して貫通電極を作成する場合には、直径５０μｍよりも大きな開口面積を有する孔と直径５０μｍよりも小さな開口面積を有する孔の少なくとも３種類の貫通孔を同時に形成する。直径５０μｍよりも大きな開口面積を有する孔は例えば直径６０μｍの孔Ｈ５、直径５０μｍよりも小さな開口面積を有する孔は例えば直径４５μｍの孔Ｈ３を形成する。つまり、開口面積が大、中、小の少なくとも３種類の貫通孔を形成する。以下、貫通電極として採用した貫通孔の開口面積より大きな開口面積を有する貫通孔を大の貫通孔と称する。また、貫通電極として採用した貫通孔の開口面積より小さな開口面積を有する貫通孔を小の貫通孔と称する。そして、後工程において説明する導電層を前記３種類の貫通孔に形成し、３種類の貫通電極を作成し、この３種類のうち、少なくとも開口面積が大の貫通孔を有する貫通電極及び小の貫通孔を有する貫通電極の接続抵抗をそれぞれ測定する。これらの貫通電極の接続抵抗が基準を満たしていれば、おのずと貫通電極の貫通孔として採用した直径５０μｍの孔Ｈ４の貫通電極の接続状態は基準を満たしていることになるからである。
【００１６】
貫通電極の接続抵抗の測定方法としては、後述する後工程で形成する貫通孔に形成された導電層、あるいは導電層に接続された配線に半導体基板の裏面側から電気検査用コンタクトプローブの片側を接触させる。そして、半導体基板の表面に形成された電極パッド、あるいは電極パッドに接続された配線に、電気検査用コンタクトプローブのもう片側をあてる。このようにして、電気抵抗値を計測することにより、貫通電極の接続状態を測定することができる。しかし半導体基板の表面に構造体が形成され、表面側から電極パッドに電気検査用コンタクトプローブをあてることができない場合もある。このような場合には、図８に示すように、大、中、小の貫通孔を有する３つの貫通電極を２組ずつ、つまり同じ直径の貫通電極を２個ずつ近接させて配置し、検査用パターン配線によって同じ直径の貫通電極を接続する。このようにすることで、裏面側から電気抵抗値を計測することが可能となる。ここでは検査用に大、中、小の３つの貫通孔を形成する例を示したが、少なくとも大、小の２つの貫通孔を形成すれば本発明の目的は達成される。以下、検査用パターンに接続された貫通孔５ａ、５ｂ、５ｃを有する貫通電極を検査用貫通電極と称することにする。
【００１７】
半導体ウエハ等の基板全体の貫通電極の接続抵抗を測定する場合、検査用貫通電極は、半導体ウエハ等の基板の少なくとも端部の複数箇所に形成することが好ましい。中心部にもさらに形成するとより好ましい。孔開け処理の速度が基板上の位置によって異なるため、基板端部の複数箇所に形成すると、より正確な検査を実行することが可能となる。
【００１８】
次に、図３（ａ）において、マスク１８の剥離を行い、図３（ｂ）において、貫通孔４を有する貫通電極及び貫通孔５ｂ、５ａ（不図示）、５ｃ（不図示）を有する検査用貫通電極等の内側表面（壁面）、及び半導体基板１の裏面側の表面に保護膜６を形成する。保護膜６は、有機膜材料を塗布することにより形成する。保護膜６の形成方法は、ＣＶＤ、蒸着等でもよい。そして、貫通孔４及び５ｂ、５ａ（不図示）、５ｃ（不図示）の底部に露出させた電極パッドの表面に形成された保護膜６を、マスクを使用したエッチング等により除去し、再び貫通孔の底部に電極パッドを露出させる。
【００１９】
図３（ｃ）において、貫通孔４及び５ｂ、５ａ（不図示）、５ｃ（不図示）の内側表面（貫通孔の側壁及び底部）及び半導体基板１の裏面に導電層を形成する。本実施形態では、バリア・シード層７とメッキ層８により導電層を形成する例を記載するが、もちろんこれに限るものではなく、一層から成る導電層でもよいし、３層以上から成る導電層でもよい。バリア・シード層７としては、Ｔｉ／Ａｕ等がありイオンコーテイング、蒸着重合法により形成される。バリア・シード層７は、次工程で形成するメッキ層８との密着も非常に良く、剥がれることがない。
【００２０】
図４（ａ）において、貫通孔５ｂ、５ａ（不図示）、５ｃ（不図示）を有する検査用貫通電極及び貫通孔４を有する貫通電極の内部に形成されたバリア・シード層７の表面、及び半導体基板１の裏面側にメッキ層８を形成する。メッキ層８は、貫通孔４及び５ｂ、５ａ（不図示）、５ｃ（不図示）を有する貫通電極の表面側と裏面側とを電気的に接続する電気配線をなしており、導体基板１の表裏面及び表側面を確実に導通するもので、プロセスマージンや環境耐性が充分にあり、設計値や許容差等を満足するものであればよい。導電層の製法としては、処理温度が１０００℃を超えるＰＶＤやＣＶＤを使用することは難しい。しかし、ドライメッキ、ウエットメッキ、ジェットプリンティング法、導電ペーストや溶融金属の成膜法、スパッタ法と電解めっき法、無電解めっき法等を併用して使用することができ、貫通電極孔４の形状やアスペクト比に応じて適宜選択される。
【００２１】
図４（ａ）に示すように、通常のフォトリソグラフィープロセスにより、ドライフィルムのマスキング２１を用いて導電層をパターンニングする。導電層は半導体基板１の表面に設けられた電極パッド１３が、お互いにショートしないように選択的にパターニングされる。また半導体基板１の裏面もパターニングにより所定の導電性の配線を形成必要な部分にめっきを施す。図４（ｂ）においてドライフィルムによるマスキング２１を剥離する。図４（ｃ）において再度マスキング２２を行い、必要な部分にのみめっきを施し、金属膜９及びバンプ１０を形成し、図５（ａ）に示すように、マスキング２２を剥離する。
【００２２】
図５（ｂ）において、貫通電極及び検査用貫通電極の保護のために再度マスキング２３を施し、非電極孔である貫通孔３のバリア・シード層７をエッチングにて除去する。この際、貫通孔４を有する貫通電極の電源接続を判定するための貫通孔５ｂ、５ａ（不図示）、５ｃ（不図示）を有する検査用貫通電極及び取出電極５となる部分も同様にマスキングし、検査用パターンを保護する。図５（ｃ）において、非電極孔のバリア・シード層７のマスキング２３を剥離する。
【００２３】
そして、図６に示すように、３種類の異なる開口面積を持つ貫通孔５ｂ、５ａ（不図示）、５ｃ（不図示）を有する検査用貫通電極の抵抗値を、例えば、低抵抗電気検査用の４端子コンタクトプローブＴを用いて測定する。この際の抵抗値判定は、開口面積ごとに仕切り値を設け、この数値により半導体装置の電気接続の信頼性を評価する。抵抗値が所定の値以内であった場合は、最後に、図９に示すように、ウェハＷから通常のダイサーを使って、各半導体装置Ｗａをダイシングにより切断分離する。
【００２４】
次に、本発明の半導体装置について図面に基づいて説明する。図１は、一実施形態による半導体装置を示す。この半導体装置の半導体基板１は、第１の保護膜２、貫通孔３、貫通電極を形成するための貫通孔４、検査用貫通電極を形成するための貫通孔５ａ、５ｂ、５ｃを有する。さらに、これらの孔の壁面を保護する第２の保護膜６、導電層であるバリア・シード層７及びメッキ層８、金属膜９及びバンプ１０等を有する。半導体基板１は、シリコン、ゲルマニウム、セレン等の単一元素や、酸化物、硫化物、セレン化物、テルル化物、アンチモン化合物、ヒ素化合物、リン化合物等の化合物、ガラス、セラミックや有機半導体材料等を主成分とした半導体基板である。
【００２５】
半導体基板１の表面側には、半導体素子１１、配線１２、電極パッド１３、及び抵抗が１０Ω以下の配線体である検査用パターン配線１４が形成され、これらは、あらかじめ半導体基板１の表面に半導体プロセス等により形成されている。半導体素子１１は、半導体基板１の表面から埋め込まれるように形成された半導体素子である。電極パッド１３は半導体基板１の表面に形成された電極パッドである。配線１２は電極パッド１３の一部から延びた配線であり、配線１２により半導体素子１１と電気的に接続されている。
【００２６】
貫通孔５ａ、５ｂ、５ｃを有する検査用貫通電極とともに検査用パターンを構成する検査用パターン配線１４は、抵抗値測定用の回路で、半導体基板１の表面に形成されている。貫通孔４と同じ開口面積を有する貫通孔を５ｂとした時、５ｂより小さな開口面積を有する貫通孔５ａと、５ｂより大きな開口面積を有する貫通孔５ｃの、大、中、小の、異なる開口面積の３種類の貫通孔を形成する。また、大、中、小の、異なる開口面積の３種類の貫通孔５ａ、５ｂ、５ｃを有する検査用貫通電極は、２組、すなわち、各開口面積ごとに同じ開口面積の検査用貫通電極が２個ずつ設けられ、検査用パターン配線１４によって接続されている。本実施形態では各開口面積ごとに同じ開口面積の検査用貫通電極が２個ずつ設けられているが、半導体基板の表側から検査プローブが挿入可能な場合は、１つずつでも検査可能である。また、本実施形態では大、中、小の、異なる開口面積の３種類の貫通孔５ａ、５ｂ、５ｃを有する検査用貫通電極を設けているが、少なくとも大、小の異なる開口面積の貫通孔５ａ、５ｃが形成されていればよい。半導体基板１の半導体素子面側は、構造体１５により被われている。ここでは、貫通孔４より大きな開口面積をもつ貫通孔を有する貫通電極を大の貫通電極、貫通孔４と同じ開口面積をもつ貫通孔を有する貫通電極を中の貫通電極、貫通孔４より小さな開口面積をもつ貫通孔を有する貫通電極を小の貫通電極と定義する。
【００２７】
保護膜６は、絶縁性であって、貫通孔３、貫通電極を形成するための貫通孔４及び５ａ、５ｂ、５ｃの壁面と、半導体基板１の裏面に形成される。貫通孔４及び５ａ、５ｂ、５ｃに形成された保護膜６の上には、導電層が形成され、さらに金属膜９及びバンプ１０が形成されている。
【００２８】
従来、半導体基板の貫通電極は、素子に繋がっているために、低い抵抗値の判別をすることができなかった。しかし貫通電極の接続状態の確認においては、０．１Ω〜数Ωレベルの抵抗値の判定が非常に重要である。
【００２９】
本実施形態によれば、半導体装置の裏面側に設けられた、異なる開口面積を持つ貫通孔５ａ、５ｂ、５ｃを有する検査用貫通電極から取出した取出電極５ｄに電気検査用コンタクトプローブを接触させて抵抗値を測定する。この抵抗値測定によって貫通電極の抵抗値を判別する。すなわち、半導体基板１の裏面側に、貫通電極の電気接続を判定するための検査用貫通電極と、抵抗が１０Ω以下の配線体である取出電極５ｄとを、半導体装置の製造プロセスにおいて貫通電極等と同時に形成する。そして、取出電極５ｄに電気検査用コンタクトプローブを当てて半導体装置の接続抵抗値を測定するものである。
【００３０】
従来は、半導体回路の回路抵抗も同時に測定するため、貫通電極単独の微妙な抵抗値変化を読み取れず、初期動作は問題ないが、長期の信頼性は、エージング等の手間を掛けなければ判断することができなかった。
【００３１】
本実施形態では、検査用貫通電極の抵抗値をよむことで、例えば１Ωの場合は、ヒートサイクル１００サイクル以上もつとか、１００Ωだと１０サイクルしか耐久性がないなどの判定ができる。この時、あらかじめそれぞれの設計ごとに実験あるいはシュミレーションにより求めたデータを、判別データとして利用する。判別データにより、測定した抵抗値が、所望の抵抗値以下であるならば製品の貫通電極の接続状態は良好とみなすことができる。孔あけ加工等、加工プロセスそのもののバラツキ、また、ウエハ内のチップの配置により各製品チップごとに、貫通電極の接続状態が異なることが考えられる。したがって、各製品チップごとに形成された検査用パターンを用いて、製品そのもので電気接続の検査ができることは非常に有効である。また、現在では、エージングを省くことが一般的であり、新技術の貫通電極を形成したデバイスだからといって、そのためにエージングを復活させることは、コスト上、作業上からも問題があった。本発明は、これらの課題を簡易に解決することができる。
【実施例】
【００３２】
図２（ａ）に対応する工程として、シリコン製の基板である６ｉｎｃｈの半導体基板１を準備する。半導体基板１の表面にはあらかじめ電極パッド１３、半導体素子１１、配線１２が設けられている。半導体基板１の表面には０．１μｍの不図示の保護膜が形成されている。すなわち半導体素子１１の表面及び電極パッド１３、配線１２と半導体基板１との間に保護膜は形成されている。電極パッド１３の厚さは２．１μｍで、配線１２の厚さは０．６μｍである。保護層は半導体プロセスによりＳｉＯ２とＳｉＮの積層により形成されている。半導体基板１の厚さは２００μｍである。
【００３３】
次に、図２（ｂ）、（ｃ）及び図３（ａ）に対応する工程として、ＩＣＰ−ＲＩＥを用いて貫通孔４等の孔を形成する。貫通電極４は、φ５３μｍ、アスペクト比約４である。
【００３４】
次に、図３（ｂ）に対応する工程として、シランカップリング材を溶液浸漬でコーティングして、ＣＶＤ法により保護膜６を形成する。シランカップリング処理としては、メタノール溶媒のＫＢＭ−６０３（信越化学工業）０．１％等を使い、カップリングの液きり、乾燥、水洗、乾燥等のプロセスを行う。
【００３５】
次に、図３（ｃ）に対応する工程として、バリア・シード層７をイオンコート法を使用して貫通電極４等の内側表面、基板１の裏面側全体に形成する。
【００３６】
次に、図４（ａ）、（ｂ）に対応する工程として、感光性ドライフィルムレジスト、感光性液状レジスト、メタルマスク等をエッチングレジストして、Ｏ２アッシング、ＣＤＥ等により、ＣＶＤ法による有機絶縁膜の必要部分以外を除去するパターニングを行う。そして、導電層８を電解メッキにより形成し、マスクを剥離する。
【００３７】
次に、図４（ｃ）に対応する工程として、金属膜９及びバンプ１０のパターンニングを行う。パターニング方法は、まず、ラミネータにより、ドライフィルムレジスト（東京応化社製等）をラミネートした後、１１０℃で９０秒間乾燥させる。次にパターニングに対応したマスクを用いて、アライナーで露光した後、現像液（ＮＭＤ−Ｗ、東京応化社製）で現像する。フッ化アンモニュウム等のエッチング液に１５分浸漬することでエッチングした。最後にレジスト剥離液（剥離液１０４、東京応化社製）でレジストを剥離し、所定のパターニングが完成する。
【００３８】
次に、図５に対応する工程として、貫通電極４の内側表面の金属膜９及びバンプ１０をめっきにより埋め込んだ。そして、不要なバリア・シード層７を除去する。
【００３９】
最後に、図９に示すように、ウェハＷから通常のダイサーを使って、各半導体装置Ｗａをダイシングにより切断分離し、半導体装置は完成する。本実施例の場合、６インチのウエハから約５５０チップが取れる。
【００４０】
図１０は一変形例を示す。これは、検査用パターンを、検査用貫通電極５ａ〜５ｃの各開口面積ごとに分割する。そして、分割された検査用パターン配線１４ａ〜１４ｃに、同じ開口面積の検査用貫通電極５ａ〜５ｃを２個ずつ接続し、製品チップのあいた部分に間隔を空けて配置したものである。これにより、製品のサイズを大きくすることなく、検査用パターンを配置することができる。
【符号の説明】
【００４１】
１  半導体基板
３、４、５ａ、５ｂ、５ｃ  貫通孔
７  バリア・シード層
８  メッキ層
９  金属膜
１０  バンプ
１１  半導体素子
１２  配線
１３  電極パッド
１４、１４ａ、１４ｂ、１４ｃ  検査用パターン配線
【図１】
0005424675.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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