(57)【特許請求の範囲】
【請求項１】
入力された映像信号を順次所定のメモリに書き込み、書き込まれた映像信号を基準信号に同期して順次読み出して行くことにより、入力された映像信号を基準信号に同期した映像信号に変換する映像信号変換装置において、
少なくとも４つ以上で、そのうちの２つを用いてフレームメモリを構成するフイールドメモリと、
入力された上記映像信号を上記フイールドメモリに順次書き込んで行く際、上記フイールドメモリのいずれに対して書き込み動作を行うかを示す書き込みフラグを生成する書き込み制御部と、
上記フイールドメモリに書き込まれた上記映像信号を順次読み出して行く際、当該フイールドメモリのいずれに対して読み出し動作を行うかを示す読み出しフラグを生成する読み出し制御部と
を具え、
上記読み出し制御部は、
上記書き込み制御部から供給される上記書き込みフラグと上記読み出しフラグとの一致を検出した場合、上記書き込み動作が読み出し動作よりも遅いときには読み出し位置を１フレーム分遅らせた他のフレームの先頭にずらすように読み出し動作を制御し、上記書き込み動作が読み出し動作より速いときには読み出し位置を１フレーム分進ませた他のフレームの先頭にずらすように読み出し動作を制御する
ことを特徴とする映像信号変換装置。
【請求項２】
上記読み出し制御部は、上記書き込み動作に対する読み出し動作の遅延量の初期値をフレーム単位に設定する
ことを特徴とする請求項１に記載の映像信号変換装置。
【発明の詳細な説明】
【０００１】
【目次】
以下の順序で本発明を説明する。
産業上の利用分野
従来の技術（図６）
発明が解決しようとする課題
課題を解決するための手段
作用
実施例（図１〜図５）
発明の効果
【０００２】
【産業上の利用分野】
本発明は映像信号変換装置に関し、例えば入力されたビデオ信号をリフアレンスビデオ信号に同期したビデオ信号に変換するフレームシンクロナイザに適用して好適なものである。
【０００３】
【従来の技術】
従来、この種のフレームシンクロナイザにおいては、１フレーム分の記憶容量を持つビデオメモリを有し、入力されたビデオ信号に追従した書き込みクロツクを用いて当該ビデオ信号をビデオメモリに書き込み、リフアレンスビデオ信号に同期した読み出しクロツクを用いてビデオメモリに書き込まれたビデオ信号を読み出すことにより、入力されたビデオ信号をリフアレンスビデオ信号に同期したタイミングのビデオ信号に変換するようになされている。
【０００４】
すなわち図６に示すように、従来のフレームシンクロナイザ１においては、まず入力されたビデオ信号Ｓ１をクロツク発生器２に取り込み、ここでビデオ信号Ｓ１に同期した書き込みクロツクＳ２を発生する。またビデオ信号Ｓ１はビデオメモリ３に入力され、クロツク発生器２で発生した書き込みクロツクＳ２に基づいて当該ビデオメモリ３に順次書き込まれて行く。
【０００５】
一方、入力されたリフアレンスビデオ信号Ｓ３はクロツク発生器４に取り込まれる。クロツク発生器４はリフアレンスビデオ信号Ｓ３に同期した読み出しクロツクＳ４を発生し、ビデオメモリ３に出力する。かくして読み出しクロツクＳ４に基づいてビデオメモリ３からビデオ信号を読み出すことにより、リフアレンスビデオ信号Ｓ３に同期したビデオ信号Ｓ５が得られる。
【０００６】
この場合、フレームシンクロナイザ１においては、１フレーム分のビデオメモリ３を用いているため、入力されたビデオ信号Ｓ１と出力されるビデオ信号Ｓ５との時間差は０から１フレームになる。また入力されたビデオ信号Ｓ１とリフアレンスビデオ信号Ｓ３との時間差が１フレーム以上又は０以下になるような場合には、出力されるビデオ信号Ｓ５は入力されるビデオ信号Ｓ１に対して１フレーム分欠けるか、もしくは同じ１フレームが２回続くことになる。
【０００７】
【発明が解決しようとする課題】
ところでビデオメモリ３が１フレームメモリによつて構成されている場合には、入力されたビデオ信号Ｓ１とリフアレンスビデオ信号Ｓ３との時間差が１フレーム以上又は０以下になるようなときにビデオメモリ３内においてデータの読み出し動作と書き込み動作の衝突（いわゆる書き込み動作と読み出し動作の追いつき、追い越し）が発生することがある。これはビデオ信号Ｓ５に乱れを生じる原因となるため、フレームシンクロナイザを実現する上で必ず回避しなければならない問題である。
【０００８】
そこで従来のフレームシンクロナイザ１においては、ビデオメモリ３に対する書き込み動作と読み出し動作とが衝突しないようにそれぞれの動作を制御するようになされている。
ところが従来のフレームシンクロナイザ１においては、この衝突回避のアルゴリズムが複雑であるため、そのアルゴリズムを実現する論理回路が複雑になり、全体として回路規模が増大する問題がある。
【０００９】
ところでデイジタルビデオ機器において、単にアナログのビデオ信号をデイジタル化するだけのものであれば、機器としては入力されたビデオ信号に同期して動作するだけで良いが、その代わりに入力されたビデオ信号に時間軸変動等がある場合にはその時間軸変動等がそのまま出力されてしまう。例えばＭＰＥＧ（Ｍｏｔｉｏｎ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ）方式の符号化器等のようなデイジタル画像圧縮装置の場合には、このように単に入力に対して同期して動作するのではなく、安定なリフアレンスクロツクを持つて動作することが望ましい。その場合、入力されたビデオ信号と装置のクロツクとが非同期になるため、入力されたビデオ信号を装置のクロツクに同期させる必要があり、そのためフレームシンクロナイザを入力側に用意するか、もしくは装置に内蔵することが要求される。
【００１０】
ところがフレームシンクロナイザを装置に内蔵する場合、上述のように従来のフレームシンクロナイザ１には回路規模が増大する問題があるため、結果的に装置全体が複雑になると共に、装置が高価なものになつてしまう問題が発生する。
【００１１】
本発明は以上の点を考慮してなされたもので、簡易な構成で書き込み動作と読み出し動作の衝突を未然に回避し得る映像信号変換装置を提案しようとするものである。
【００１２】
【課題を解決するための手段】
かかる課題を解決するため本発明においては、入力された映像信号を順次所定のメモリに書き込み、書き込まれた映像信号を基準信号に同期して順次読み出して行くことにより、入力された映像信号を基準信号に同期した映像信号に変換する映像信号変換装置において、少なくとも４つ以上で、そのうちの２つを用いてフレームメモリを構成するフイールドメモリと、入力された映像信号をフイールドメモリに順次書き込んで行く際、フイールドメモリのいずれに対して書き込み動作を行うかを示す書き込みフラグを生成する書き込み制御部と、フイールドメモリに書き込まれた映像信号を順次読み出して行く際、当該フイールドメモリのいずれに対して読み出し動作を行うかを示す読み出しフラグを生成する読み出し制御部とを具え、読み出し制御部は、書き込み制御部から供給される書き込みフラグと読み出しフラグとの一致を検出した場合、書き込み動作が読み出し動作よりも遅いときには読み出し位置を１フレーム分遅らせた他のフレームの先頭にずらすように読み出し動作を制御し、書き込み動作が読み出し動作より速いときには読み出し位置を１フレーム分進ませた他のフレームの先頭にずらすように読み出し動作を制御するようにする。
【００１３】
【作用】
４つ以上のフイールドメモリのうちの２つを用いてフレームメモリを構成し、フイールドメモリのいずれに対して書き込み動作を行うかを示す書き込みフラグと、当該フイールドメモリのいずれに対して読み出し動作を行うかを示す読み出しフラグとが一致した場合、書き込み動作が読み出し動作よりも遅いときには読み出し位置を１フレーム分遅らせた他のフレームの先頭にずらすように読み出し動作を制御し、書き込み動作が読み出し動作より速いときには読み出し位置を１フレーム分進ませた他のフレームの先頭にずらすように読み出し動作を制御することにより、書き込み先のフイールドメモリと読み出し先のフイールドメモリとが重なつて書き込み動作と読み出し動作とが衝突することを未然に回避することができる。
【００１４】
【実施例】
以下図面について、本発明の一実施例を詳述する。
【００１５】
図１において、１０は全体として本発明を適用したフレームシンクロナイザを示し、アナログビデオ信号としてコンポジツトビデオ信号Ｓ１０やＳ規格のＳ−ビデオ信号Ｓ１１、コンポーネントビデオ信号Ｓ１２が入力し得ると共に、デイジタルビデオ信号Ｓ１３が入力し得るようになされている。
【００１６】
このフレームシンクロナイザ１０においては、アナログビデオ信号（Ｓ１０、Ｓ１１、Ｓ１２）はアナログビデオ入力インタフエイス（以下、略してＡＩ／Ｆと呼ぶ）１１に入力される。ＡＩ／Ｆ１１はセレクタ機能と信号変換機能を有し、アナログビデオ信号（Ｓ１０、Ｓ１１、Ｓ１２）のうちいづれか１つを選択し、当該選択したアナログビデオ信号をコンポーネントのビデオ信号（すなわち輝度信号ＹＡ  、色差信号ＲＡ  −ＹＡ  及びＢＡ  −ＹＡ  ）Ｓ１４に変換する。そしてＡＩ／Ｆ１１は、変換したコンポーネントのビデオ信号Ｓ１４をアナログデイジタル変換器（Ａ／Ｄ）１２に出力すると共に、コンポーネントのビデオ信号Ｓ１４のうち輝度信号ＹＡ  だけをライトクロツクタイミングジエネレータ（以下、略してＷＣＴＧと呼ぶ）１３に出力する。但し、選択したビデオ信号がコンポーネント信号である場合には、ＡＩ／Ｆ１１は信号変換をせず、信号の振り分けだけを行う。
【００１７】
アナログデイジタル変換器１２はＷＣＴＧ１３から供給された書き込みクロツクＷＣＫに基づいて入力されたコンポーネントのビデオ信号Ｓ１４をサンプリングしてアナログデイジタル変換し、その結果得たデイジタルのビデオ信号Ｓ１５をセレクトスイツチ１４に出力する。
【００１８】
一方、デイジタルビデオ信号Ｓ１３はデイジタルビデオ入力インタフエイス（以下、略してＤＩ／Ｆと呼ぶ）１５に入力される。ＤＩ／Ｆ１５は信号変換機能を有し、入力されたデイジタルビデオ信号Ｓ１３をコンポーネントのビデオ信号（すなわち輝度信号ＹＤ  、色差信号ＲＤ  −ＹＤ  及びＢＤ  −ＹＤ  ）Ｓ１６に変換し、変換したコンポーネントのビデオ信号Ｓ１６をセレクトスイツチ１４に出力すると共に、コンポーネントのビデオ信号Ｓ１６のうち輝度信号ＹＤ  だけをＷＣＴＧ１３に出力する。但し、デイジタルビデオ信号Ｓ１３がコンポーネント信号である場合には、ＤＩ／Ｆ１５は信号変換をせず、信号の振り分けだけを行う。
【００１９】
セレクトスイツチ１４はビデオ信号Ｓ１５、Ｓ１６のうち一方を選択し、選択したビデオ信号（Ｓ１５又はＳ１６）を４つのフイールドメモリ１６〜１９に出力する。
フイールドメモリ１６〜１９は１フイールド分の記憶容量を有するメモリであると共に、２つのポートを有するデユアルポートメモリであり、書き込みと読み出しを非同期に同時に行うことができる。この場合、フイールドメモリ１６〜１９は、ライトクリアパルスＷｃｌｅａｒ  によつてメモリの先頭から１フイールド分のデータを書き込めると共に、リードクリアパルスＲｃｌｅａｒ  によつてメモリの先頭から１フイールド分のデータを読み出すことができるようになされている。
【００２０】
ここで上述のＷＣＴＧ１３には電圧制御発振器（ＶＣＯ）２０Ａを有するフエーズロツクドループ回路（ＰＬＬ）２０が設けられており、ＷＣＴＧ１３は入力された輝度信号ＹＡ  又はＹＤ  を基にこのフエーズロツクドループ回路２０を用いて入力ビデオ信号（Ｓ１０、Ｓ１１、Ｓ１２又はＳ１３）に同期した書き込みクロツクＷＣＫを生成する。
【００２１】
またＷＣＴＧ１３は入力された輝度信号ＹＡ  又はＹＤ  を基に、書き込み時のメモリコントロールに必要な書き込み制御用タイミング信号Ｓ１７を生成する。この場合、書き込み制御用タイミング信号Ｓ１７は、入力ビデオ信号が奇数フイールド（以下、ｏｄｄ  フイールドと呼ぶ）であるか偶数フイールド（以下、ｅｖｅｎフイールドと呼ぶ）であるかを示すｏｄｄ  ／ｅｖｅｎパルス信号や入力ビデオ信号の垂直同期信号Ｖｓｙｎｃ等でなつている。
【００２２】
そしてＷＣＴＧ１３はその生成した書き込みクロツクＷＣＫをアナログデイジタル変換器１２、ライトメモリコントローラ２１及びフイールドメモリ１６〜１９に出力すると共に、書き込み制御用タイミング信号Ｓ１７をライトメモリコントローラ２１に出力する。
【００２３】
ライトメモリコントローラ２１は書き込みクロツクＷＣＫと書き込み制御用タイミング信号Ｓ１７を基にどのフイールドメモリにデータを書き込むかを決めるものであり、データを書き込むフイールドメモリにだけライトクリアパルスＷｃｌｅａｒ  とライトイネーブル信号ＷＥを出力して書き込み動作を制御する。
【００２４】
ここでこの書き込み制御のアルゴリズムを具体的に説明する。ライトメモリコントローラ２１は、２フレーム単位（すなわち４フイールド単位）で書き込み動作を制御するものである。まずライトメモリコントローラ２１は、書き込むビデオ信号（Ｓ１５又はＳ１６）がｏｄｄ  フイールドかｅｖｅｎフイールドかを判断し、その判断結果に応じて２桁の２進数Ａ’Ｂ’を発生する。この場合、Ｂ’はＷＣＴＧ１３から出力される垂直同期信号Ｖｓｙｎｃに応じてインクリメント（すなわち値を１つ増加すること）されるものであり、Ｂ’＝「０  」はｏｄｄ  フイールドを示し、Ｂ’＝「１  」はｅｖｅｎフイールドを示す。またＡ’はＢ’の桁上げに応じてインクリメントされるものであり、Ａ’＝「０  」は２フレーム単位とした場合の第１フレームを示し、Ａ’＝「１  」は第２フレームを示す。
【００２５】
すなわちライトメモリコントローラ２１はビデオ信号（Ｓ１５又はＳ１６）を４つのフイールドに分け、４つのフイールドの識別子を示す２桁の２進数Ａ’Ｂ’を発生する。このときＡ’Ｂ’＝「００」は第１フレームのｏｄｄ  フイールドを、Ａ’Ｂ’＝「０１」は第１フレームのｅｖｅｎフイールドを、Ａ’Ｂ’＝「１０」は第２フレームのｏｄｄ  フイールドを、Ａ’Ｂ’＝「１１」は第２フレームのｅｖｅｎフイールドをそれぞれ示す。
【００２６】
そしてライトメモリコントローラ２１は、Ａ’Ｂ’が「００」のときにライトクリアパルスＷｃｌｅａｒ  及びライトイネーブル信号ＷＥをフイールドメモリ１６に出力して当該フイールドメモリ１６にビデオ信号（Ｓ１５又はＳ１６）を書き込み、Ａ’Ｂ’が「０１」のときにライトクリアパルスＷｃｌｅａｒ  及びライトイネーブル信号ＷＥをフイールドメモリ１７に出力して当該フイールドメモリ１７にビデオ信号を書き込む。またライトメモリコントローラ２１は、Ａ’Ｂ’が「１０」のときにライトクリアパルスＷｃｌｅａｒ  及びライトイネーブル信号ＷＥをフイールドメモリ１８に出力して当該フイールドメモリ１８にビデオ信号を書き込み、Ａ’Ｂ’が「１１」のときにライトクリアパルスＷｃｌｅａｒ  及びライトイネーブル信号ＷＥをフイールドメモリ１９に出力して当該フイールドメモリ１９にビデオ信号を書き込む。
【００２７】
すなわち２桁の２進数Ａ’Ｂ’がそのまま書き込み動作を行うフイールドメモリを示すことになり、Ａ’Ｂ’＝「００」が第１のフイールドメモリ１６を、Ａ’Ｂ’＝「０１」が第２のフイールドメモリ１７を、Ａ’Ｂ’＝「１０」が第３のフイールドメモリ１８を、Ａ’Ｂ’＝「１１」が第４のフイールドメモリ１９をそれぞれ示すことになる。
このようにしてライトメモリコントローラ２１はビデオ信号（Ｓ１５又はＳ１６）を４つのフイールドに分け、順にフイールドメモリ１６〜１９に振り分けて書き込んで行くと共に、その書き込み先のフイールドメモリを示す２桁の２進数Ａ’Ｂ’をリードメモリコントローラ２２に出力する。
【００２８】
これに対して読み出し時の基準信号となるリフアレンスビデオ信号Ｓ１８はリードクロツクタイミングジエネレータ（以下、略してＲＣＴＧと呼ぶ）２３に入力される。ＲＣＴＧ２３には電圧制御発振器（ＶＣＯ）２４Ａを有するフエーズロツクドループ回路（ＰＬＬ）２４が設けられており、ＲＣＴＧ２３はこのフエーズロツクドループ回路２４を用いて入力されたリフアレンスビデオ信号Ｓ１８に同期した読み出しクロツクＲＣＫを生成する。
【００２９】
またＲＣＴＧ２３は入力されたリフアレンスビデオ信号Ｓ１８を基に、読み出し時のメモリコントロールに必要な読み出し制御用タイミング信号Ｓ１９を生成する。この場合、読み出し制御用タイミング信号Ｓ１９は、リフアレンスビデオ信号Ｓ１８がｏｄｄ  フイールドであるかｅｖｅｎフイールドであるかを示すｏｄｄ  ／ｅｖｅｎパルス信号やリフアレンスビデオ信号Ｓ１８の垂直同期信号Ｖｓｙｎｃ等でなつている。
【００３０】
そしてＲＣＴＧ２３はその生成した読み出しクロツクＲＣＫをフイールドメモリ１６〜１９及びリードメモリコントローラ２２に出力すると共に、読み出し制御用タイミング信号Ｓ１９をリードメモリコントローラ２２に出力する。
【００３１】
リードメモリコントローラ２２は入力された読み出しクロツクＲＣＫ、読み出し制御用タイミング信号Ｓ１９及びライトメモリコントローラ２１から供給された書き込み先を示す２桁の２進数Ａ’Ｂ’を基にどのフイールドメモリからデータを読み出すかを決めるものであり、データを読み出すフイールドメモリにだけリードクリアパルスＲｃｌｅａｒ  とリードイネーブル信号ＲＥを出力して読み出し動作を制御する。このときリードメモリコントローラ２２は、同じフイールドメモリの同じ部分に同時に書き込み動作と読み出し動作が行われないように（すなわち書き込み動作と読み出し動作が衝突しないように）、読み出し動作を制御する。
【００３２】
このリードメモリコントローラ２２の制御によつて各フイールドメモリ（１６〜１９）から読み出されたビデオ信号は出力インタフエイス２５に供給され、リフアレンスビデオ信号Ｓ１８に同期したビデオ信号Ｓ２０としてこの出力インタフエイス２５から後段の所定のデイジタルビデオ機器に出力される。
【００３３】
ここで上述のリードメモリコントローラ２２の読み出し制御のアルゴリズムを具体的に説明する。リードメモリコントローラ２２はライトメモリコントローラ２１と同様に２フレーム単位（すなわち４フイールド単位）で読み出し動作を制御するものであり、リフアレンスビデオ信号Ｓ１８がｏｄｄ  フイールドかｅｖｅｎフイールドかを判断し、その判断結果に応じて読み出し動作を行うフイールドメモリを示す２桁の２進数ＡＢを発生する。この場合、Ｂ  はＲＣＴＧ２３から出力される垂直同期信号Ｖｓｙｎｃに応じてインクリメントされるものであり、Ｂ  ＝「０  」はｏｄｄ  フイールドを示し、Ｂ  ＝「１  」はｅｖｅｎフイールドを示す。またＡ  は基本的にはＢ  の桁上げに応じてインクリメントされるものであり、Ａ  ＝「０  」は２フレーム単位とした場合の第１フレームを示し、Ａ  ＝「１  」は第２フレームを示す。
【００３４】
そしてリードメモリコントローラ２２は、ＡＢが「００」のときにリードクリアパルスＲｃｌｅａｒ  及びリードイネーブル信号ＲＥをフイールドメモリ１６に出力して当該フイールドメモリ１６からからビデオ信号を読み出し、ＡＢが「０１」のときにリードクリアパルスＲｃｌｅａｒ  及びリードイネーブル信号ＲＥをフイールドメモリ１７に出力して当該フイールドメモリ１７からビデオ信号を読み出す。またリードメモリコントローラ２２は、ＡＢが「１０」のときにリードクリアパルスＲｃｌｅａｒ  及びリードイネーブル信号ＲＥをフイールドメモリ１８に出力して当該フイールドメモリ１８からビデオ信号を読み出し、ＡＢが「１１」のときにリードクリアパルスＲｃｌｅａｒ  及びリードイネーブル信号ＲＥをフイールドメモリ１９に出力して当該フイールドメモリ１９からビデオ信号を読み出す。すなわち２桁の２進数ＡＢによつて読み出すフイールドメモリを決めている。
【００３５】
ところで単純に読み出し先を示す２進数ＡＢに応じて読み出して行くと、入力ビデオ信号（Ｓ１０、Ｓ１１、Ｓ１２又はＳ１３）とリフアレンスビデオ信号Ｓ１８とが非同期であるため書き込み動作と読み出し動作の衝突が起きてしまう。これを回避するため、まずイニシヤルでは読み出し先を示す２進数ＡＢのうちＡ  を、書き込み先を示す２進数Ａ’Ｂ’のＡ’に対して反転した値に設定する。すなわちイニシヤルでは読み出し先を書き込み先に対して１フレーム分だけ離しておく。
【００３６】
そしてリードメモリコントローラ２２はその値からスタートし、ＲＣＴＧ２３からの垂直同期信号Ｖｓｙｎｃに応じて読み出し先を示す２進数ＡＢを順次インクリメントしてフイールドメモリ（１６〜１９）からビデオ信号を読み出して行く。そのときリードメモリコントローラ２２は書き込み先を示す２進数Ａ’Ｂ’と読み出し先を示す２進数ＡＢとが一致するか否かを検出することにより、書き込み動作と読み出し動作の衝突可能性を検出する（書き込み先を示す２進数Ａ’Ｂ’と読み出し先を示す２進数ＡＢとが一致するということは、同じフイールドメモリをアクセスしていることを意味し、書き込み先と読み出し先の遅延量Ｄが  ０．５フレーム以下又は  １．５フレーム以上になつたことを意味している）。
【００３７】
その結果、リードメモリコントローラ２２は書き込み動作と読み出し動作の衝突可能性を検出した場合、衝突する可能性「有り」を示すフラグＸを論理「Ｌ」から論理「Ｈ」に切り換える。このフラグＸを見て、リードメモリコントローラ２２は次に読み出し先を示す２進数ＡＢのＡ  をインクリメントする際に当該インクリメントを１回止めると共に、フラグＸを論理「Ｈ」から論理「Ｌ」にする。その結果、書き込み先と読み出し先が離れ（具体的には、書き込み先と読み出し先の遅延量Ｄとしては、１フレームよりも大きく、かつ  １．５フレーム以下になるか、又は  ０．５フレーム以上、かつ１フレームよりも小さくなる）、これにより書き込み動作と読み出し動作の衝突が回避される。
【００３８】
因みに、この場合には、フレームシンクロナイザ１０から出力されるビデオ信号Ｓ２０としては、入力されたビデオ信号（Ｓ１０、Ｓ１１、Ｓ１２又はＳ１３）に対して１フレーム飛ぶ（すなわち１フレーム分データが欠ける）か、同じ１フレームが２回続くことになる。
【００３９】
ここでこのリードメモリコントローラ２２の読み出し制御手順を図２のフローチヤートを用いて具体的に説明する。まずリードメモリコントローラ２２では、ステツプＳＰ０から入つて続くステツプＳＰ１において、イニシヤルとして読み出し先を示す２進数ＡＢのうちＡ  を書き込み先を示す２進数Ａ’Ｂ’のＡ’に対して反転した値に設定する。そしてリードメモリコントローラ２２においては、次のステツプＳＰ２で読み出しのトリガとなる垂直同期信号Ｖｓｙｎｃの入力を待つ。その結果、垂直同期信号Ｖｓｙｎｃの入力があつた場合には、リードメモリコントローラ２２は次のステツプＳＰ３に移行する。
【００４０】
ステツプＳＰ３において、リードメモリコントローラ２２はリフアレンスビデオ信号Ｓ１８のフイールドがｏｄｄ  フイールド（すなわち２フレーム単位とした場合の第１フイールド又は第３フイールド）であるか、それともｅｖｅｎフイールド（すなわち２フレーム単位とした場合の第２フイールド又は第４フイールド）であるかを判定し、ｏｄｄ  フイールドであればステツプＳＰ４に移行し、ｅｖｅｎフイールドであればステツプＳＰ５に移行する。
【００４１】
ステツプＳＰ４において、リードメモリコントローラ２２は読み出し先を示す２進数ＡＢのうちＢ  に「０  」を設定し、次のステツプＳＰ６に移行する。ステツプＳＰ６では、リードメモリコントローラ２２は、書き込み動作と読み出し動作の衝突可能性を示すフラグＸが論理「Ｈ」であるか、それとも論理「Ｌ」であるかを判定し、論理「Ｈ」の場合にはステツプＳＰ７に移行し、論理「Ｌ」の場合にはステツプＳＰ８に移行する。
【００４２】
因みに、書き込み動作と読み出し動作の衝突可能性を示すフラグＸについては、図２中には示されていないがリードメモリコントローラ２２内の別の判定手順において行われる。この場合、その判定手順においては、書き込み先を示す２進数Ａ’Ｂ’と読み出し先を示す２進数ＡＢとを比較し、書き込み先を示す２進数Ａ’Ｂ’と読み出し先を示す２進数ＡＢとが一致した場合にフラグＸを論理「Ｌ」から論理「Ｈ」に切り換える。
【００４３】
ステツプＳＰ７において、リードメモリコントローラ２２は読み出し先を示す２進数ＡＢのうちＡ  のインクリメントを１回止め、書き込み動作と読み出し動作の衝突可能性を示すフラグＸを論理「Ｈ」から論理「Ｌ」に切り換えて当該フラグＸをリセツトし、次のステツプＳＰ９に移行する。
一方、ステツプＳＰ８においては、リードメモリコントローラ２２は読み出し先を示す２進数ＡＢのうちＡ  をインクリメントし、次のステツプＳＰ９に移行する。
これに対してステツプＳＰ３の判定の結果、ステツプＳＰ５に移行した場合、リードメモリコントローラ２２はここで読み出し先を示す２進数ＡＢのうちＢ  に「１」を設定し、次のステツプＳＰ９に移行する。
【００４４】
ここでステツプＳＰ９において、リードメモリコントローラ２２は、読み出し先を示す２進数ＡＢの値に応じてフイールドメモリ（１６〜１９）からビデオ信号を読み出す。このときリードメモリコントローラ２２は、ＡＢ＝「００」ならば第１のフイールドメモリ１６から読み出し、ＡＢ＝「０１」ならば第２のフイールドメモリ１７から読み出し、ＡＢ＝「１０」ならば第３のフイールドメモリ１８から読み出し、ＡＢ＝「１１」ならば第４のフイールドメモリ１９から読み出す。
読み出しが終了すると、リードメモリコントローラ２２はステツプＳＰ２に戻つて処理を繰り返す。
かくしてリードメモリコントローラ２２では、この読み出し制御手順を実行することにより、書き込み動作と読み出し動作の衝突を回避してフイールドメモリ（１６〜１９）からビデオ信号を読み出して行く。
【００４５】
以上の構成において、フレームシンクロナイザ１０で書き込み動作と読み出し動作の衝突が回避されることを図３〜図５を用いて説明する。但し、図３〜図５において、左側及び中心の図はフイールドメモリ１６〜１９に対する書き込み位置と読み出し位置を示し、右側の図は書き込まれるビデオ信号と読み出されるビデオ信号との相対的な比較を示している。
【００４６】
まず書き込み速度Ｗと読み出し速度Ｒが等しい場合を図３に示す。図３（Ａ）に示すように、イニシヤルでは読み出し先を示す２進数ＡＢのうちＡ  を書き込み先を示す２進数Ａ’Ｂ’のＡ’に対して反転した値に設定するため、書き込み先と読み出し先は１フレーム（すなわち２フイールド）離れ、書き込み先と読み出し先との遅延量Ｄとしては１フレームになる。
【００４７】
書き込み速度Ｗと読み出し速度Ｒが等しいため、図３（Ｂ）〜図３（Ｆ）に示すように、書き込み動作と読み出し動作が順次行われていつたとしても、書き込み先と読み出し先の遅延量Ｄは常に１フレームになり、書き込み動作と読み出し動作の衝突が起きることはない。従つて読み出されるビデオ信号は、図３（Ｇ）に示すように、書き込まれるビデオ信号に対して１フレーム遅れたものになる。
【００４８】
次に書き込み速度Ｗが読み出し速度Ｒに対して遅い場合（すなわちＷ＜Ｒの場合）を図４に示す。図４（Ａ）に示すように、イニシヤルではＡ  をＡ’に対して反転した値に設定するため、書き込み先と読み出し先との遅延量Ｄは１フレームになる。しかしながら書き込み速度Ｗが読み出し速度Ｒに対して遅いため、時間が経過すると、図４（Ｂ）に示すように、遅延量Ｄは１フレームよりも小さくなる（但し、図４（Ｂ）では、遅延量Ｄが１＞Ｄ≧  ０．５の場合を示している）。
【００４９】
さらに時間が経過すると、図４（Ｃ）に示すように、遅延量Ｄが  ０．５フレーム以下（すなわち  ０．５≧Ｄ）になり、その結果、書き込みと読み出しが同じフイールドメモリをアクセスすることなる。このとき書き込み先を示す２進数Ａ’Ｂ’と読み出し先を示す２進数ＡＢとが一致するため、リードメモリコントローラ２２は書き込み動作と読み出し動作の衝突可能性を示すフラグＸを論理「Ｌ」から論理「Ｈ」に切り換える。
【００５０】
そしてさらに時間が経過し、図４（Ｄ）及び（Ｅ）に示すように、読み出し先のフイールドメモリが切り換わるとき、リードメモリコントローラ２２はフラグＸの論理「Ｈ」に応じてＡ  のインクリメントを１回止め、１フレーム分読み出し動作を遅らせる。すなわち図４（Ｄ）及び（Ｅ）に示すように、本来、第４のフイールドメモリの読み出しが終了したら第１のフイールドメモリを読み出すが、上述のようにＡのインクリメントを１回止めることによつて読み出し先を１フレーム分遅らせ、本来、読み出すべき順番とは異なる第３のフイールドメモリを読み出す。
【００５１】
その結果、書き込み先と読み出し先の遅延量Ｄは１フレームよりも大きくなり、結果的に図４（Ｆ）に示すように、遅延量Ｄとしては１フレームよりも大きく、かつ  １．５フレーム以下（すなわち１＜Ｄ≦  １．５）になる。これにより書き込み動作と読み出し動作との衝突を未然に回避することができる。この場合、第３のフイールドメモリと第４のフイールドメモリはまだ書き換えられていないため、読み出されるビデオ信号としては、図４（Ｇ）に示すように、同じ１フレーム分のデータが続けて出力されることになる（図４（Ｇ）において、フイールド番号３、４の部分が繰り返される）。
【００５２】
次に書き込み速度Ｗが読み出し速度Ｒに対して早い場合（すなわちＷ＞Ｒの場合）を図５に示す。この場合も、図５（Ａ）に示すように、イニシヤルではＡ  をＡ’に対して反転した値に設定するため、書き込み先と読み出し先との遅延量Ｄは１フレームになる。しかしながら書き込み速度Ｗが読み出し速度Ｒに対して早いため、時間が経過すると、図５（Ｂ）に示すように、遅延量Ｄは１フレームよりも大きくなる（但し、図５（Ｂ）では、遅延量Ｄが  １．５≧Ｄ＞１の場合を示している）。
【００５３】
さらに時間が経過すると、図５（Ｃ）に示すように、遅延量Ｄが  １．５フレーム以上（すなわちＤ≧  １．５）になり、その結果、書き込みと読み出しが同じフイールドメモリをアクセスすることになる。このとき書き込み先を示す２進数Ａ’Ｂ’と読み出し先を示す２進数ＡＢとが一致するため、リードメモリコントローラ２２は書き込み動作と読み出し動作の衝突可能性を示すフラグＸを論理「Ｌ」から論理「Ｈ」に切り換える。
【００５４】
そしてさらに時間が経過し、図５（Ｄ）及び（Ｅ）に示すように、読み出し先のフイールドメモリが切り換わるとき、リードメモリコントローラ２２はフラグＸの論理「Ｈ」に応じてＡ  のインクリメントを１回止め、１フレーム分読み出し動作を進める。すなわち図５（Ｄ）及び（Ｅ）に示すように、本来、第２のフイールドメモリの読み出しが終了したら第３のフイールドメモリを読み出すが、上述のようにＡのインクリメントを１回止めることにより読み出し先を１フレーム分進ませ、本来、読み出すべき順番とは異なる第１のフイールドメモリを読み出す。
【００５５】
その結果、書き込み先と読み出し先の遅延量Ｄは１フレームよりも小さくなり、結果的に図５（Ｆ）に示すように、遅延量Ｄとしては１フレームよりも小さく、かつ  ０．５フレーム以上（すなわち１＞Ｄ≧  ０．５）になる。これにより書き込み動作と読み出し動作との衝突を未然に回避することができる。この場合、第１のフイールドメモリと第２のフイールドメモリは既に書き換えられているため、読み出されるビデオ信号としては、図５（Ｇ）に示すように、１フレーム分のデータが欠けたものになる（図５（Ｇ）において、フイールド番号７、８が欠ける）。
【００５６】
このようにしてフレームシンクロナイザ１０では、フイールドメモリ（１６〜１９）に入力ビデオ信号（Ｓ１０、Ｓ１１、Ｓ１２又はＳ１３）を書き込む際、書き込み動作を行うフイールドメモリを示すデータ（具体的には２桁の２進数Ａ’Ｂ’）をライトメモリコントローラ２１からリードメモリコントローラ２２に渡す。一方、リードメモリコントローラ２２は、リフアレンスビデオ信号Ｓ１８（具体的には、リフアレンスビデオ信号Ｓ１８から得られる垂直同期信号Ｖｓｙｎｃ）に基づき、読み出し動作を行うフイールドメモリを示すデータ（具体的には２桁の２進数ＡＢ）を発生する。
【００５７】
そしてリードメモリコントローラ２２はこの読み出し動作を行うフイールドメモリを示すデータ（ＡＢ）と書き込み動作を行うフイールドメモリを示すデータ（Ａ’Ｂ’）とが一致するか否かを調べ、書き込み動作と読み出し動作とが衝突する状態（すなわち同一のフイールドメモリをアクセスしている状態）にあるか否かを検出する。その結果、書き込み動作と読み出し動作とが衝突する状態にあることが検出された場合には、リードメモリコントローラ２２は、読み出すフイールドメモリを決めるデータ（ＡＢ）のうち上位の値（Ａ  ）のカウントを１回止める（具体的にはインクリメントを１回止める）ことにより、本来、読み出すべき順番のフイールドメモリとは異なるフイールドメモリを読み出し、これによつて読み出し位置を１フレーム分遅らせ、又は１フレーム分進ませている。
【００５８】
このようなアルゴリズムを用いて読み出し動作を制御することにより、フレームシンクロナイザ１０では、書き込み動作と読み出し動作の衝突を未然に回避することができる。またこのアルゴリズムは、単に書き込み位置と読み出し位置との比較によつて書き込み動作と読み出し動作の衝突を検出し、その検出結果に応じて読み出し位置を切り換え制御しているだけであるため、従来の複雑な衝突回避のアルゴリズムに比して簡単になる。その結果、このアルゴリズムを実現する論理回路が簡易になり、フレームシンクロナイザ１０の構成を全体として従来に比して簡易にすることができる。
【００５９】
またこのフレームシンクロナイザ１０は、丁度１フレーム分の入力ビデオ信号（Ｓ１０、Ｓ１１、Ｓ１２又はＳ１３）とリフアレンスビデオ信号Ｓ１８との時間軸変動を吸収できるため、タイムベースコレクタ（いわゆるＴＢＣ）としても有効である。
またこのフレームシンクロナイザ１０をデイジタルビデオ機器（例えば記録装置、送信装置、画像圧縮装置、画像処理装置等）の入力装置として使用すれば、装置の持つ基準信号（すなわちリフアレンス信号）に同期したデイジタルビデオ信号に変換することができ、入力ビデオ信号がこの基準信号と非同期の場合でも入力することができるようになる。
また出力されるビデオ信号Ｓ２０はフレーム単位で処理されているため、ＭＰＥＧ方式の符号化器の前処理部としてもこのフレームシンクロナイザ１０を応用することができる。
【００６０】
以上の構成によれば、書き込み動作を行うフイールドメモリ（１６〜１９）を示すデータ（Ａ’Ｂ’）と読み出し動作を行うフイールドメモリを示すデータ（ＡＢ）とを比較して書き込み動作と読み出し動作の衝突を検出し、衝突が検出された場合に読み出し位置を変更するリードメモリコントローラ２２を設けるようにしたことにより、簡易な構成でメモリに対する書き込み動作と読み出し動作の衝突を未然に回避することができる。
【００６１】
なお上述の実施例においては、書き込み動作を行うフイールドメモリを示す２進数Ａ’Ｂ’のうちＢ’や、読み出し動作を行うフイールドメモリを示す２進数ＡＢのうちＢ  を、ＷＣＴＧ１３やＲＣＴＧ２３から供給される垂直同期信号Ｖｓｙｎｃに応じてインクリメントするようにした場合について述べたが、本発明はこれに限らず、ＷＣＴＧ１３やＲＣＴＧ２３から供給されるｏｄｄ  ／ｅｖｅｎパルス信号に応じてインクリメントするようにしても上述の場合と同様の効果を得ることができる。
【００６２】
また上述の実施例においては、書き込み動作を行うフイールドメモリを示す２進数Ａ’Ｂ’のうちＡ’や、読み出し動作を行うフイールドメモリを示す２進数ＡＢのうちＡ  を、下位の桁であるＢ’やＢ  の繰り上げに応じてインクリメントした場合について述べたが、本発明はこれに限らず、ＷＣＴＧ１３やＲＣＴＧ２３から供給されるｏｄｄ  ／ｅｖｅｎパルス信号に応じてインクリメントするようにしても上述の場合と同様の効果を得ることができる。
【００６３】
さらに上述の実施例においては、ビデオ信号を読み出すフイールドメモリ（１６〜１９）に対してだけリードクリアパルスＲｃｌｅａｒ  を出力した場合について述べたが、本発明はこれに限らず、メモリによつては、常時リードクリアパルスＲｃｌｅａｒ  を必要とするものがあるため、そのようなメモリを用いた場合には常時リードクリアパルスＲｃｌｅａｒ  を出力するようにしても良い。
【００６４】
また上述の実施例においては、入力ビデオ信号（Ｓ１０、Ｓ１１、Ｓ１２又はＳ１３）とリフアレンスビデオ信号Ｓ１８との時間差が  １．５倍未満であることを想定したフレームシンクロナイザ１０について述べたが、本発明はこれに限らず、時間差が２倍以上ある場合にはフイールドメモリの数やフイールドメモリの読み出し方を若干変更するだけで良く、基本的には上述の場合と同様の考え方で書き込み動作と読み出し動作の衝突を回避することができる。
【００６５】
さらに上述の実施例においては、フイールドメモリ（１６〜１９）が４つの場合について述べたが、本発明はこれに限らず、フイールドメモリの数としては少なくとも２つ以上あれば良い。この場合にも、基本的には上述の場合と同様の考え方で書き込み動作と読み出し動作の衝突を回避することができる。
【００６６】
また上述の実施例においては、書き込み動作と読み出し動作の衝突可能性が検出された場合に１フレーム分（すなわち２フイールド分）読み出し位置を変更するようにした場合について述べたが、本発明はこれに限らず、所定フイールド分読み出し位置を変更するようにした場合にも上述の場合と同様の効果を得ることができる。
【００６７】
さらに上述の実施例においては、フレームシンクロナイザ１０に本発明を適用した場合について述べたが、本発明はこれに限らず、入力された映像信号を基準信号に同期した映像信号に変換する映像信号変換装置に広く適用し得る。
【００６８】
【発明の効果】
上述のように本発明によれば、４つ以上のフイールドメモリのうちの２つを用いてフレームメモリを構成し、フイールドメモリのいずれに対して書き込み動作を行うかを示す書き込みフラグと、当該フイールドメモリのいずれに対して読み出し動作を行うかを示す読み出しフラグとが一致した場合、書き込み動作が読み出し動作よりも遅いときには読み出し位置を１フレーム分遅らせた他のフレームの先頭にずらすように読み出し動作を制御し、書き込み動作が読み出し動作より速いときには読み出し位置を１フレーム分進ませた他のフレームの先頭にずらすように読み出し動作を制御することにより、書き込み先のフイールドメモリと読み出し先のフイールドメモリとが重なつて書き込み動作と読み出し動作とが衝突することを未然に回避することができ、かくして簡易な構成でありながら書き込み動作と読み出し動作との衝突を未然に回避し得る映像信号変換装置を実現することができる。
【図面の簡単な説明】
【図１】本発明の一実施例によるフレームシンクロナイザの構成を示すブロツク図である。
【図２】そのフレームシンクロナイザのリードメモリコントローラの読み出し制御手順を示すフローチヤートである。
【図３】そのフレームシンクロナイザの動作の説明に供する略線図である。
【図４】そのフレームシンクロナイザの動作の説明に供する略線図である。
【図５】そのフレームシンクロナイザの動作の説明に供する略線図である。
【図６】従来のフレームシンクロナイザの構成を示すブロツク図である。
【符号の説明】
１、１０……フレームシンクロナイザ、３……ビデオメモリ、１１……アナログビデオ入力インタフエイス、１２……アナログデイジタル変換器、１３……ライトクロツクタイミングジエネレータ、１４……セレクトスイツチ、１５……デイジタルビデオ入力インタフエイス、１６〜１９……フイールドメモリ、２１……ライトメモリコントローラ、２２……リードメモリコントローラ、２３……リードクロツクタイミングジエネレータ、２５……出力インタフエイス。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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