(57)【特許請求の範囲】
【請求項１】
電気的に書き換え可能なメモリセルがマトリックス状に配置されたメモリセルアレイと、
アドレス入力に応じて前記メモリセルのワード線を選択する複数のワード線選択手段と、
このワード線選択手段を介して前記ワード線に第一の電圧を供給するワード線電圧供給回路と、
このワード線電圧供給回路から出力される前記第一の電圧を前記ワード線に転送するために前記ワード線選択手段に第二の電圧を供給し、この第二の電圧を前記ワード線選択手段に供給した後に前記ワード線電圧供給回路から前記ワード線に前記第一の電圧を供給する動作において、前記ワード線に前記第一の電圧を供給する前に前記第二の電圧の供給を停止する転送電圧供給回路と、
前記第二の電圧を発生する昇圧回路と、
前記第二の電圧から電圧降下させて前記第一の電圧を発生する電圧降下手段とを有することを特徴とする半導体記憶装置。
【請求項２】
前記複数のワード線選択手段が同時に選択されて、前記転送電圧供給回路から前記第二の電圧を前記ワード線選択手段に供給した後に前記ワード線電圧供給回路から前記ワード線に前記第一の電圧を供給する動作において、前記転送電圧供給回路からの前記第二の電圧供給が継続されることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記ワード線電圧供給回路を複数個有することを特徴とする請求項１又は２いずれか１項記載の半導体記憶装置。
【請求項４】
前記メモリセルアレイは、ＮＡＮＤ型メモリセルにより構成されていることを特徴とする請求項１乃至３いずれか１項記載の半導体記憶装置。
【請求項５】
前記転送電圧供給回路は、前記メモリセルアレイへの通常書き込み時に、前記第二の電圧の供給を停止した後に第一のフローティング電位を保持し、前記ワード線選択手段は、ワード線に第一の電圧を転送するための第一の転送トランジスタを有し、前記メモリセルアレイへの通常書き込み時に、この転送トランジスタのゲートには第二のフローティング電位が印加されることを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
【請求項６】
前記電圧降下手段により生成される前記第一の電圧と前記第二の電圧との電位差は、前記ワード線選択手段の第一の転送トランジスタの閾値以上の電位差であることを特徴とする請求項１乃至４いずれか１項記載の半導体記憶装置。
【請求項７】
前記ワード線選択手段は、前記転送トランジスタのゲートに前記第二の電圧を転送するための第二の転送トランジスタを有し、前記第二のフローティング電位と前記第一のフローティング電位の電位差は、前記第二の転送トランジスタの閾値以下であることを特徴とする請求項５記載の半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電気的に書き換え可能な半導体記憶装置に係り、特に書き込み制御動作が行われる半導体記憶装置に関する。
【０００２】
【従来の技術】
従来の半導体記憶装置の構成として図１１に示されるように、メモリセルブロック１００に対して、ブロックロウデコーダ１０、電圧供給回路CGドライバ６、VPP pump回路３０、VPASS Pump回路４０、VRDEC driver１５０を有している。図１２に示されたVRDECドライバ１５０は、レベルシフタ１５１を介して電圧VPGMHがゲートに入力される直列接続されたNMOS Dタイプトランジスタ１５２を有していて、その一端には、電圧VPGMHが入力され、他端側から制御信号VRDECを出力する。また、制御信号VRDEC_Vがインバータ１５３を介して、ゲートに入力された直列接続のNMOS Dタイプトランジスタ１５４が制御信号VRDECとVddの間に設けられている。
【０００３】
メモリ領域には例えばNAND型フラッシュメモリセルが備えられている。この図１１において、上下方向をロー方向、左右方向をカラム方向としている。このロー、カラム方向のメモリセルの個数はメモリ容量により適宜設定される。
【０００４】
この半導体記憶装置のいくつかのノードの電位を書き込み動作波形として図１３に示す。時刻t0で、入力されたアドレスによりブロックを選択し、制御信号VRDEC_VによりVRDECドライバ１５０は、電圧VPGMHをロウデコーダに出力する。すなわち、信号VRDEC_Vが時刻t0で、Vddになると、制御信号VRDECの出力は、VddからVPGMH、すなわち、20V＋Vtnまで上昇を始める。また、ビット線BL0〜BLiにはセンスアンプから書き込みデータが出力され、ビット線側の選択ゲートSGD(SG2)をVddにして、書き込みデータを選択されたNAND型セルに入力する。
【０００５】
時刻t1で、電圧供給回路CGドライバ６から書き込み電圧VPGM、書き込み中間電圧VPASSをそれぞれのワード線CG0〜CG15に転送すると、ビット線BL0〜BLiから送られた書き込みデータによって、書き込みが行われる。ここで、書き込み中間電圧VPASS（図中10V）は、選択ゲートから選択メモリセルの間にある非選択ワード線のメモリセル（非選択セル）をオンさせてビット線の書き込みデータを選択メモリセルに転送するだけでなく、選択メモリセルに閾値シフトを生じさせなくするための非書き込み電位をNANDセル内のチャネルに生じさせるために利用される。
【０００６】
ところで、図１１に示されるような回路構成においては、書き込み電圧VPGMを転送トランジスタ３で転送するための電圧VPGMHは、時刻t1のタイミングで電圧VPGMの供給を始めると、VPGMを転送する経路の寄生容量やワード線容量などによって、電圧VPGMHもレベルダウンする。VPP pump回路３０の能力が弱く、VPGM転送経路の負荷が大きい場合に、この傾向は大きくなる。この時、電圧VPGMは、VPP pumpの出力部で電圧VPGMHよりNMOSトランジスタの閾値分低い電圧になるように発生されるため、少なくともNMOSトランジスタの閾値分の差Vtnを有したまま連動する。従って、選択したロウデコーダにおいて、転送トランジスタ３のゲートTransfer Gに電圧VPGMHと同電位の電圧が転送される場合には、図１３中のAのように転送トランジスタ３のゲートTransfer Gに20V+Vtnが転送され、選択ワード線に20Vを転送することができる。
【０００７】
次に、図１４にブロックデコーダ１０内のレベルシフタ２の回路構成を示す。
20V＋αの制御信号VRDECがソースに入力されたＤタイプＮＭＯＳトランジスタ９０が備えられている。このＮＭＯＳトランジスタ９０のゲートには、転送トランジスタ３のゲートTransfer Gが接続されている。このＤタイプＮＭＯＳトランジスタ９０のドレインには、ゲートにデコーダの出力２が接続されたＰＭＯＳトランジスタ９１が接続されている。このＰＭＯＳトランジスタ９１のドレインには、ゲートにVddが入力されたＮＭＯＳトランジスタ９２が接続される。このＮＭＯＳトランジスタ９２のソースには、デコーダの出力１が入力されている。
【０００８】
ここで、このレベルシフタが含まれるブロックデコーダが選択された場合、デコーダの出力１はVddに、デコーダの出力２は0Vになる。これによって、ＮＭＯＳトランジスタ９２はTransfer GにVdd−Vtnを転送した後カットオフし、DタイプNMOSトランジスタ９０は、そのTransfer Gに応じた電圧をPMOSトランジスタ９１のウエルとソースに転送し、PMOSトランジスタ９１はオンする。よって、NMOS Dタイプトランジスタ９０が転送した電圧は、オンしたPMOSトランジスタ９１を介して、Transfer Gに転送される。この電圧によって、NMOS Dタイプトランジスタ９０は更に高い電圧を転送する。このように、Transfer Gとトランジスタ９０，９１の間で、正帰還がかかるため、VRDECに印加する電圧が図１４中に矢印で示されるように印加される。
【０００９】
【発明が解決しようとする課題】
以上のような従来の半導体記憶装置では、以下の課題が生じる。レベルシフタの動作マージン的な問題により、図１３中のC1の波形のように、VPGMHの電圧を転送トランジスタ３のゲートTransfer Gに完全に転送できないケースが起こりうる。
【００１０】
ここで、レベルシフタ２内のNMOS Dタイプトランジスタの閾値と電流量の関係を図１５に示す。ソースに電圧がかかるにつれて、バックゲートバイアス効果により、閾値が大きくなる。回路設計の当初、20V＋Vtnのバックゲートバイアス印加時にケース１の特性を想定していた場合、つまりNMOS DタイプトランジスタがVPGMHを転送するまでオン状態であると想定したものが、ケース２のように何らかの原因でバックゲートバイアス特性が大きく悪化してしまうと、図１４に示されたレベルシフタが転送できる電圧が大きく低下してしまう。
【００１１】
この時、DC動作的には、レベルシフタは図１３中に破線で示すC1波形のような電圧まで充電した後、転送トランジスタ３のゲートTransfer Gがフローティングになっている。タイミングt1でワード線に書き込み電圧VPGM（20V）を転送するため、前述のように制御信号VRDECに充電した電圧VPGMHの電位が低下すると、転送トランジスタ３のゲートTransfer Gの電位は連動して低下し、時刻tfまではDC的に転送トランジスタ３のゲートTransfer Gをバイアスする。時刻tf以降に転送トランジスタ３のゲートTransfer Gがフローティングになるため、立ち上がり途中の書き込み電圧VPGMや書き込み中間電圧VPASSの寄与により、時刻tf以降でも転送トランジスタ３のゲートTransfer Gの電位はカップリングの効果でやや上昇するが、波形C2のようになる。波形C2の電位は、波形C1の電位より上昇しているが、VPGMHの電位である20V＋Vtnまで上昇していないと、選択ワード線に転送される電圧は、波形C2によって決まる低い電圧となり、所定のVPGM(20V)が転送されなくなってしまう。すなわち、書き込み電圧VPGMを完全に転送することができなくなる。
【００１２】
正常な状態では、トランスファゲートの電位波形はAで表され、波形VPGMHの電位となる。電位VPGMHは、選択ワード線に印加される書き込み電圧20Vにトランスファゲートの閾値分が加えられた電圧となっているので、本来ならば問題なく、書き込み電圧20Vがワード線に転送される。すなわち、従来のVRDECドライバ回路１５０では、書き込み動作中、制御信号VRDEC_Vを書き込みの最初から最後まで“H”レベルにして、VRDECドライバ回路１５０内のレベルシフタ１５１からNMOS Dタイプトランジスタ１５２のゲートに電圧VPGMHを出力することにより、VRDECドライバ回路１５０は、電圧VPGMHを出力し続けていた。これによって、VPP pump回路３０の根元の電圧VPGMHが、書き込み電圧VPGMをワード線に転送する時にレベルダウンすると、そのまま制御信号VRDECにもレベルダウンした電圧VPGMHが転送されていた。
【００１３】
このような場合に、レベルシフタの動作マージン的な問題が影響して、所望の書き込み電圧がメモリセルのワード線に印加できなくなるケースがあった。
【００１４】
本発明の目的は以上のような従来技術の課題を解決することにある。特に本発明の目的は、ロウデコーダの回路動作マージン的な影響を受けにくくする電圧転送制御方法を提供する。
【００１５】
【課題を解決するための手段】
上記課題を解決するために、本発明の特徴は、電気的に書き換え可能なメモリセルがマトリックス状に配置されたメモリセルアレイと、アドレス入力に応じてメモリセルのワード線を選択する複数のワード線選択手段と、このワード線選択手段を介してワード線に第一の電圧を供給するワード線電圧供給回路と、このワード線電圧供給回路から出力される第一の電圧をワード線に転送するためにワード線選択手段に第二の電圧を供給し、この第二の電圧を前記ワード線選択手段に供給した後にワード線電圧供給回路からワード線に第一の電圧を供給する動作において、ワード線に第一の電圧を供給する前に第二の電圧の供給を停止する転送電圧供給回路と、第二の電圧を発生する昇圧回路と、第二の電圧から電圧降下させて第一の電圧を発生する電圧降下手段とを有する半導体記憶装置としている。
【００１６】
【発明の実施の形態】
（第１の実施の形態）
本実施の形態の半導体記憶装置として、電気的に書き換え可能な不揮発性メモリの一つとして、NAND型フラッシュメモリを説明する。図１にそのメモリセルアレイの一部とロウデコーダ、センスアンプの接続関係を示す。メモリセルアレイの基本構成となるNAND型セル１０１は、ビット線BL0〜BLi（iは、０以上の整数）側の選択トランジスタST2と共通ソース線CELSRC側の選択トランジスタST1とその二つの選択トランジスタST1,ST2の間に直列に接続されるメモリセルMCによって構成されている。NAND型セル１０１は、ワード線WL0〜WL15、選択ゲート線SG1、SG2を共有する形で配列されブロック１００を形成し、ブロック１００が複数配列されてメモリセルアレイが形成されている。
【００１７】
それぞれのNAND型セルに接続されるビット線BL0〜BLiは、センスアンプ５０に接続されている。センスアンプ５０には、ビット線から読み出したデータを一時的に保持するラッチ回路を有し、これは、メモリセルにデータを書き込むためのデータ保持の役割も果たしている。ロウデコーダ１０は、アドレス入力によってブロックを選択するためのデコーダ１と、所定のワード線電圧や選択ゲートの電圧を転送するための複数の転送トランジスタ３と、転送トランジスタ３のゲートに所定の電圧を出力するためのレベルシフタ２により構成されている。デコーダ１へは、ロウアドレス信号が入力されている。各ブロックにこのロウデコーダ１０が接続されているため、実際にはロウデコーダ１０は、ブロックデコーダとなっている。NAND型セル内のそれぞれのワード線や、選択ゲート線に所望の電圧を出力するため、選択ゲート線SG1に対してSGSドライバ５、選択ゲート線SG2に対してSGDドライバ７、ワード線に対してCGドライバ６が、転送トランジスタ３を介して接続されている。また、レベルシフタ２は前述した図１４に示されるような回路構成となっている。
【００１８】
ここで、NAND型のメモリセルへの書き込み動作を図２を用いて説明する。このメモリセル閾値シフトをする書き込みを行う場合、ビット線BLを0Vに設定する。
ここで、選択トランジスタST2のゲートには、2.5VのVdd電位を与えると、選択ゲートST2がオン状態となり、非書き込みメモリセルMC0、MC2〜MC15のそれぞれのゲートには10Vが与えられ、書き込みが行われるメモリセルMC1のゲートには20Vが与えられ、それぞれのメモリセルはオン状態となる。CELSRC信号線には、1〜2Vの電位が与えられているが、選択トランジスタST1のゲートには0Vが与えられ、この選択トランジスタST1はカットオフ状態となっている。ビット線から０Ｖの電位が選択ゲートST2及びメモリセルMC2〜MC15を介してメモリセルMC1まで転送されるため、メモリセルMC1では、ゲートとチャネルの間に20Vの電位差が生じる。よって浮遊ゲートに電子が注入されて書き込みが行われる。メモリセルMC0、MC2〜MC15のゲートには、10Vの中間電位が与えられているので、これらのメモリセルに対しての書き込みは行われない。
【００１９】
一方で、閾値シフトを行わない書き込みを行う場合には、ビット線BLをVdd電位(2.5V)に設定する。この場合、選択トランジスタST2は、2.5V−Vt（Vtは、選択トランジスタST2の閾値）の電位をNAND型セル内に転送した後、カットオフする。従って、メモリセルMC0、MC2〜MC15のゲートに10Vの中間電位を印加し、メモリセルMC1のゲートに20Vを印加すると、フローティングとなったNAND型セル内すべてのチャネル電位がカップリングによって、2.5V−Vtよりも高い電位に上昇する。これにより、選択メモリセルＭＣ１のゲートとチャネルの間には、ＦＮ（Fowler-Nordheim）トンネル電流が生じない電位差が印加されることになり、閾値シフトが生じない。
【００２０】
図１におけるVPP pump回路３０は、書き込み電圧VPGM及びVPGMより高いVPGMHを発生する。VRDECドライバ回路２０は、選択されたロウデコーダ１０のレベルシフタ回路２を介して転送トランジスタ３のゲートTransfer Gに電圧VPGMHを供給する。VRDECドライバ回路２０は、制御回路１１からの信号で、制御される。
この制御回路１１は、書き込み動作コマンドを受け取り保持するコマンドレジスタ１２からの信号により、制御される。
【００２１】
VPASS pump回路４０は、書き込み動作において選択されたブロック１００の中の非選択ワード線に転送される書き込み中間電圧を発生する。
【００２２】
VPP pump回路３０の出力電圧VPGMHはダイオード接続された電圧降下トランジスタ２５のドレインに接続されて、トランジスタの閾値分だけ電圧降下された電圧VPGMが、電圧供給回路CGドライバ6へ出力される。ここで、電圧VPGMと電圧VPGMHの電位差は、転送トランジスタ３の閾値電圧以上であることが望ましい。書き込みデータは、センスアンプ５０から各ビット線BL0〜BLiへ入力される。センスアンプ５０には、読み出しデータや書き込みデータを一時的に保持するラッチ回路が備えられている。
【００２３】
これらのVPP pump回路３０、VRDECドライバ回路２０、VPASS pump回路４０、SGD ドライバ回路７、 SGSドライバ回路５、電圧降下トランジスタ２５、電圧供給回路CGドライバ回路６は、各ブロック共通に設けられる。
【００２４】
ここで、VRDECドライバ回路２０の回路を図３に示す。ここでは、VRDEC_V信号、VRDECBIAS_V信号がNAND回路２７に入力されている。このNAND回路２７の出力はインバータ２６に入力されている。このインバータ２６は、レベルシフタ２１に入力されている。このレベルシフタ２１へは、さらにVPGMH信号が入力されている。このレベルシフタ２１の出力は、VPGMH信号と出力のVRDEC信号との間に直列に接続された２つのNMOS Dタイプトランジスタ２２のゲートに入力されている。さらに、制御信号VRDEC_Vが入力されるインバータ２３が設けられている。このインバータ２３の出力は、Vdd電位とVRDEC信号との間に直列に接続された２つのNMOS Dタイプトランジスタ２４のゲートに入力されている。
【００２５】
ここで、図３の回路では、レベルシフタ２１に制御信号VRDEC_VとVRDECBIAS_VのAND論理出力が入力されている。このVRDECドライバを用いた通常書き込み動作波形を図４に示す。制御信号VRDEC_Vの波形は、従来通りであるが、制御信号VRDECBIAS_Vは、ワード線に信号VPGMが印加されるタイミングt1で“L”レベルにする。これによって、t1のタイミングで、レベルシフタ２１の出力がVPGMHから放電され、NMOS Dタイプトランジスタ２２がカットオフする。よって、時刻t1からVRDECの出力は、フローティング状態になる。この時刻t1は例えば５μ秒程度である。ここで、ロウデコーダ１０のレベルシフタ２が制御信号VRDECと同電位を転送する場合には図４中の波形Eのようになり、ロウデコーダ１０のレベルシフタ２が動作マージンがなく、制御信号VRDECと同電位を転送できない場合は波形Fのようになる。波形Fの時刻t1での電位は、電圧VPGMを転送するのに不十分な電位であるが、その後で、ワード線に印加される制御信号VPGM、VPASSの立ち上がりにより、フローティングになった時点の電圧からCG線、ワード線と転送トランジスタ３のゲート間のカップリング効果で、書き込み電圧VPGMを転送するのに十分な電圧が得られる。
【００２６】
波形Eのように、時刻t1までに、転送トランジスタのゲートTransfer Gに電圧VRDECと同電位を転送できた場合には、CG線、ワード線からのカップリングの効果を受けても、転送トランジスタ３のゲートTransfer Gの電位は、ほぼフローティングの信号VRDECと同電位になる。この時、フローティングの信号VRDECの寄生容量は、選択ブロックの転送トランジスタ３のゲートTransfer Gの容量より大きいため、時刻t1でフローティング状態にしてから、ほぼ一定のフローティング電位に保たれる。図４中の20V＋VtnはTransfer Gの電位であり、20V(B)は、ワード線の電位である。厳密には、Transfer Gの電位はレベルシフト回路２内のトランジスタ特性で決まる電位になる。レベルシフト回路２が、図１４のような回路で構成され、その中のNMOS DタイプトランジスタのVg−Id特性がケース２のような場合、Transfer Gの電位は、バックゲートバイアス印加時の閾値Vt2程度、VRDECより高くなりうる。
【００２７】
時刻t2において、ワード線電位20Vは降下を開始する。この時刻t2は、例えば約20μ秒程度である。次に、時刻t3で、非選択ワード線電位は10Vから降下を開始する。この時刻t3は、例えば約22μ秒程度である。次に、時刻t4において、ゲート電圧は20V＋Vtnから降下を開始する。この時刻t4は、例えば約24μ秒程度である。選択ビット線BLは、「１」がプログラムされる場合、Vddレベルとなり、「０」がプログラムされる場合、Vssレベルとなる。
【００２８】
選択ゲートSGD、SGSはともに時刻t0にて、それぞれVddと0Vとなり、時刻t4において、0Vとなる。図５(Ａ)に信号VRDEC_Vを制御する回路の一例を示す。この回路は、D-FF回路２００と、NOR回路２０１、２０２により構成されている。制御信号SEQは、書き込み動作中に“H”レベルになる信号で、書き込み動作をしない時には“L”レベルになり、制御信号VRDEC_Vをリセット状態（“L”レベル出力）にする。ここで、t0や、t4は時刻を示す信号で、その時刻になると“L”レベルから“H”レベルに変化する。従って、図４に示すように制御信号VRDEC_Vは、時刻t0で“H”レベルへ移行を開始し、時刻t4で、“L”レベルへ移行を開始する。
【００２９】
図５(Ｂ)に信号VRDECBIAS_Vを制御する回路の一例を示す。この回路の構成は図５(Ａ)に示されるVRDEC_V制御回路と同様である。図４に示すように制御信号VRDECBIAS_Vを時刻t1で“L”レベル出力とするために、NOR回路２１２には、信号t1が入力される。このような制御回路により制御信号VRDEC_V、及び制御信号VRDECBIAS_Vが出力され、図４のような動作制御が実現される。
【００３０】
前述の説明では、書き込み電圧を20Vとして説明したが、NAND型フラッシュメモリの実際の書き込み動作では、図６に示されるように書き込み電圧を印加する動作と、ベリファィ読み出し動作が繰り返される。書き込み電圧は１回数毎に徐々に高められる。
【００３１】
第１回目書き込み時は▲１▼で示されるように最も低い書き込み電圧が与えられる。この後、ベリファィ動作が行われる。この第１回目ベリファイの後で、正しく所望のデータが書き込まれていない場合、第１回目書き込み電圧よりもΔVpgm分だけ高い電圧が加えられて、第２回目書き込み動作が行われる。次に、第２回目ベリファイ動作が行われる。この後、所望のデータが正しく書き込まれていない場合、さらに第２回目書き込み電圧よりもΔVpgm分だけ高い書き込み電圧が加えられて第３回目書き込み動作が行われる。次に、第３回目ベリファイ動作が行われる。このようにして、通常書き込み動作では、５回程度の書き込み動作、ベリファイ動作が繰り返され、その都度、書き込み電圧が増加する。メモリセルの書き込み特性のばらつきや、書き込み特性の劣化への対応としては、このように書き込み電圧を上昇させることが制御方法として有効なため、広い範囲で、所望の書き込み電圧をワード線へ転送できることが必須である。
【００３２】
ここで、ロウデコーダのレベルシフタ内のトランジスタの閾値が何らかの原因によって大きく変化し、転送ゲートTransfer Gに所望の電圧が転送されなくなると、書き込むべきメモリセルのワード線（ゲート）に所望の書き込み電圧が与えられなくなってしまう。このようにマージンがなくなることを本実施の形態のような構成とすることで防止できる。
【００３３】
次に、図7にメモリセルアレイへ通常書き込みを行う場合のロウデコーダでのカップリング効果を示す。ここで、選択されたメモリセルへ書き込みを行うため、１本のワード線WL0へ20Vを印加する。他のワード線WL1〜WL15へは、すべて10Vの中間電位を与える。ここで、転送トランジスタ３のゲートTransfer Gの信号線と各CG線及び各ワード線との間のカップリング容量により、これらワード線への電圧印加時にTransfer Gの電圧をある程度押し上げることが可能である。本実施の形態はこの効果を有効に活用している。
【００３４】
本実施の形態の半導体記憶装置では、NAND型フラッシュメモリの書き込み動作において、書き込み電圧をワード線に転送するための転送電圧を供給する経路を所定のタイミングでフローティングに制御することにより、ロウデコーダに備えられたレベルシフタやローカルポンプの転送能力が不足する場合でも書き込みを行うことができる。
【００３５】
よって、デバイス特性の悪化があった場合でも、動作可能な半導体記憶装置として、動作マージンを広げることができる。このように、本実施の形態では、書き込み時に制御信号VRDECの電位を信号VPGMHの供給状態からフローティング状態に切り替えることで、所望の書き込み電圧をワード線に与えることが可能となる。
【００３６】
（第２の実施の形態）
本実施の形態の半導体記憶装置では、第１の実施の形態の半導体記憶装置において、さらに以下の特徴を有している。図８に、半導体記憶装置内の全ブロックの全メモリセルに対する書き込み動作時の波形を示す。第１の実施の形態においては、ワード線に書き込み電圧を印加するタイミングで制御信号VRDECをフローティングにする制御を行うことを説明した。しかし、全ブロック、全メモリセルに対する書き込み動作（Flash  Write：フラッシュライト）においては、制御信号VRDECをフローティングにする動作が好ましくない。この好ましくない動作を防止するのが、本実施の形態の半導体記憶装置である。
【００３７】
まず、フラッシュライト動作において制御信号VRDECをフローティングにする場合について説明する。時刻t0のタイミングでフラッシュライトの書き込み動作を開始すると、まず、制御信号VRDECがVPGMHの電位に充電される。この時、全ブロックが選択状態にあるため、VPGMHの負荷容量が大きくなっているが、図８に示すように時刻t1’までのあいだにVPGMHの電位に充電されているものとする。時刻t1’で制御信号VRDECをVPGMHの電位にバイアスした状態から、フローティング状態にする制御を行うと、時刻t1’から半導体記憶装置のチップ内全てのワード線に対してVPGMの電位を充電するため、電位VPGMの負荷が著しく増加するので、VPP pump回路３０の出力電圧自体が相当レベルダウンして、ワード線電圧の立ち上がりも非常に遅くなる。制御信号VRDECをフローティングにすると、前述のように、これによるレベル低下はない。
【００３８】
全ワード線の電圧が上昇していくと、前述のようにCG線、ワード線と全てのロウデコーダにおいて、転送トランジスタ３のゲート電圧Transfer Gがカップリングにより上昇する。この時、カップリングによる転送トランジスタ３のゲート電圧Transfer Gの電位上昇の大きさは、NANDセル内の全てのワード線が電位VPGMの振幅を持つため、非常に大きくなる。ここで、制御信号VRDECがフローティングになっていると、全てのブロックの転送トランジスタ３のゲート電圧Transfer Gで昇圧された電荷が流れ込むことになるため、制御信号VRDECの配線の電位もまた大きく上昇してしまう。
【００３９】
第１の実施の形態では、一つのブロックの転送トランジスタ３のゲート電圧Transfer Gで昇圧された電荷が制御信号VRDECに流れ込むにすぎないので、制御信号VRDECの電位上昇は小さく抑えられた。従って、時刻t1’までの間に全てのロウデコーダにおいて、転送トランジスタ３のゲート電圧Transfer Gが制御信号VRDECと同じ電位VPGMHに充電されるケースでは、波形Gのようになり、転送トランジスタ３のゲート電圧Transfer Gの電位や制御信号VRDECの電位が非常に高くなり、ロウデコーダ１０やVRDECドライバ２０の素子が素子耐圧を越えた電位が印加されることで、ジャンクションブレークダウンを起して、破壊に至る可能性がある。例えば、波形Gのように、時刻t1’までの間に制御信号VRDECが所定の電位20V＋Vtnまで上昇していた場合には、リーク電流を考えなければ40V近くまで電圧が上昇する可能性がある。実際には、その電圧に到達する前に接合耐圧等の弱い箇所でのリークにより放電されるが、回路的に制御できない電圧に上昇する動作を許すことは素子の信頼性の面で問題がある。通常のワード線電位である20Vでは、もちろん破壊は生じないが、デバイス設計時のマージン以上に電位が上昇すると、素子が破壊される可能性がでてきてしまう。
【００４０】
ロウデコーダのレベルシフタの動作マージンにより、時刻t1’でのTransfer Gの充電レベルが低い場合は、波形Gより電圧が低い波形Hのようになるが、波形Gのようになるか波形Hのようになるかは、レベルシフタの能力によって決まる動作マージン的な問題であるため、区別して制御するのは困難である。このように、時刻t1’以降選択ワード線の電位は、立ち上がりが遅いが上昇する。ここで、波形Gと波形Hとの電位差は例えば、約1V〜2V程度である。
【００４１】
従って、波形Gのように電圧が上昇しすぎて素子破壊に至ることを避けるため、フラッシュライト時には、制御信号VRDECBIAS_Vを“H”レベルにしたまま、書き込みを行う。すなわち、制御信号VRDECを時刻t1’でフローティングにすることなく、制御信号VRDECにVPGMHを供給し続ける。この場合、ロウデコーダのレベルシフタの動作マージン的な問題に関する対策は行われなくなるが、素子破壊を防ぐことへの対応が可能となる。
【００４２】
フラッシュライト時に制御信号VRDECをフローティングにしないようにするため、制御信号VRDECBIAS_Vは、フラッシュライトである条件により制御される。すなわち、全ブロックを選択した場合、あるいは、全ブロックを選択し、かつ、NAND内の全ページを選択状態にした場合に、制御信号VRDECBIAS_Vを“H”レベルに維持する。
【００４３】
次に、図９にメモリセルアレイへフラッシュライトを行う場合の電圧変化を表す回路図を示す。ここで、すべてのメモリセルへ書き込みを行うため、すべてのワード線へ20Vを印加する。ここで、Transfer Gの信号線と各ワード線との間でカップリングが起きるが、１６本のワード線の電位である20Vの影響力が大きいために通常書き込み時と比べてカップリング効果が大きくなる。
【００４４】
次に、図１０に、本実施の形態における制御信号VRDECBIAS_Vの制御回路を示す。図５（Ｂ）に示される第１の実施の形態の同回路に比べて、インバータ２２３、AND回路２２４、OR回路２２５が追加されている。インバータ２２３に入力される信号FWは、フラッシュライトの条件により“H”レベルとなる信号である。この信号FWは、書き込み動作を指定するコマンド入力等によって、出力が決定される。書き込み動作が開始されると、信号FWに関わらず、まず時刻t0で制御信号VRDECBIAS_Vが“H”レベルになる。その後、信号FWが“L”レベルの場合には、例えば、通常のページ書き込み動作の場合には、AND回路２２４に入力される時刻t1の信号によって、制御信号VRDECBIAS_Vが“L”レベルになる。この場合、制御信号VRDECBIAS_Vは、図４のような波形となる。一方で、信号FWが“H”レベルの場合には、OR回路225に入力される時刻t4の信号によって、制御信号VRDECBIAS_Vが“L”レベルになる。この場合、制御信号VRDECBIAS_Vは、図８のような波形となる。図１０において、時刻に対応する信号t 1やt4は、フラッシュライト時には、異なる時刻t1’、t4’になる。
【００４５】
このようにして、通常の書き込み動作においては、ノードVRDECをフローティング制御し、フラッシュライト時には、ノードVRDECをフローティングにしない制御を行うことができる。
【００４６】
なお、この第２の実施の形態では、全ブロック、全メモリセル選択時の書き込み動作時に制御信号VRDECをフローティングにしないと説明したが、ノードVRDECをフローティングにしない条件は、これに限らず、ブロック内の所定数のワード線を同時選択した場合や、ブロック内の所定数のワード線を同時選択し、かつ、所定数の複数のブロックを同時選択した場合にも適用してよい。
【００４７】
本実施の形態によれば、第１の実施の形態同様の効果を得た上で、フラッシュライト時の素子破壊を防止できる。すなわち、制御信号VRDECの電位を通常のプログラム時には、フローティング状態に設定し、フラッシュライト時には、プログラム中、所定の電位を印加し続けるように書き込み動作中の制御を切り替えて、所望の書き込み電圧をワード線に与え、かつ、素子の破壊を防止した半導体記憶装置を提供できる。
【００４８】
【発明の効果】
本発明によれば、所望の書き込み電圧をワード線に与えることが可能な半導体記憶装置を提供できる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態の半導体記憶装置を示すブロック図。
【図２】  本発明の第１の実施の形態の半導体記憶装置のメモリセルアレイを示す回路図。
【図３】  本発明の第１の実施の形態の半導体記憶装置のVRDECドライバ回路の構成を示す回路図。
【図４】  本発明の第１の実施の形態の半導体記憶装置の書き込み動作を示すタイミングチャート。
【図５】  （Ａ）は、本発明の第１の実施の形態の半導体記憶装置のVRDEC_V制御回路の構成を示す論理回路図であり、（Ｂ）は、本発明の第１の実施の形態の半導体記憶装置のVRDECBIAS_V制御回路の構成を示す論理回路図である。
【図６】  本発明の第１の実施の形態の半導体記憶装置の時間に対する書き込み・読み出し電圧の変化を示す電圧変化図。
【図７】  本発明の第１の実施の形態の半導体記憶装置のメモリセルアレイへ通常書き込みを行う場合の電圧変化を表す回路図。
【図８】  本発明の第２の実施の形態の半導体記憶装置のフラッシュライト時の書き込み動作を示すタイミングチャート。
【図９】  本発明の第２の実施の形態の半導体記憶装置のメモリセルアレイへFラッシュライトを行う場合の電圧変化を表す回路図。
【図１０】  本発明の第２の実施の形態の半導体記憶装置のVRDECBIAS_V制御回路を示す論理回路図。
【図１１】  従来の半導体記憶装置を示すブロック図。
【図１２】  従来のVRDECドライバを示す回路図。
【図１３】  従来の半導体記憶装置の書き込み動作を示すタイミングチャート。
【図１４】  従来の半導体記憶装置のレベルシフタの構成を示す回路図。
【図１５】  従来の半導体記憶装置のレベルシフタの回路中のトランジスタの閾値と電流量の関係を示す電圧・電流特性図。
【符号の説明】
１  デコーダ
２、２１  レベルシフタ
３  転送トランジスタ
５  SGSドライバ
６  CGドライバ
７  SGDドライバ
１０ ロウデコーダ
１１  制御回路
１２  コマンドレジスタ
２０  VRDECドライバ
２２、２４、９０  DタイプNMOSトランジスタ
２３、２６、２２３  インバータ
２５  電圧降下トランジスタ
２７  NAND回路
３０  VPP pump回路
４０  VPASS pump回路
５０  センスアンプ
９１  ＰＭＯＳトランジスタ
９２  ＮＭＯＳトランジスタ
１００  ブロック
１０１  NAND型セル
２００、２１０、２２０  D型フリップフロップ
２０１、２０２、２１１、２１２、２２１、２２２  NOR回路
２２４  AND回路
２２５  OR回路
MC0、MC1、・・・、MC15、MC  メモリセルトランジスタ
ST1、ST2  選択トランジスタ
WL0、WL1、・・・、WL15  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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