(57)【特許請求の範囲】
【請求項１】
記録可能な光ディスクへの書き込みデータの書き込み動作中のライトパルス幅を補正するライトパルス幅補正回路であって、
データ制御入力信号によりチャンネルクロックを生成するための出力クロックを発生する電圧制御発振器と、光ディスクから読み出した信号を処理する回路に使用されるクロックを１／Ｍの周波数に分周する１／Ｍ分周器と、前記電圧制御発振器で発生した出力クロックの周波数を１／２の周波数に分周する１／２分周器と、前記１／２分周器から出力されたクロックの周波数を１／Ｎの周波数に分周する１／Ｎ分周器と、前記１／Ｍ分周器により１／Ｍの周波数に分周されたクロックと前記１／Ｎ分周器により１／Ｎの周波数に分周されたクロックとの位相差を検出して位相差検出信号を出力する位相検出器と、を備え、前記１／２分周器から出力された信号に基づいて前記チャンネルクロックを生成し、前記位相差検出信号により前記電圧制御発振器が出力クロックの周波数を変化させ、記録可能な光ディスクへの情報の書き込み動作中に必要となるチャンネルクロックを発生するクロックシンセサイザと；
前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングで前記書き込みデータ信号をシフトさせる第１のシフトレジスタと；
前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングであり、前記第１のシフトレジスタで書き込み信号をシフトさせるタイミングよりも遅いタイミングで前記書き込みデータ信号をシフトさせる第２のシフトレジスタと；
前記第１のシフトレジスタの出力信号と前記第２のシフトレジスタの出力信号とをアンド処理して前記書き込みデータ信号より小さいパルス幅の信号とするアンドゲート回路と；
を備え、前記クロックシンセサイザによりチャンネルクロックで生成した出力クロックを使用して記録可能な光ディスクへの書き込みデータの書き込み動作中のライトパルス幅を補正することを特徴とするライトパルス幅補正回路。
【請求項２】
記録可能な光ディスクへの書き込みデータの書き込み動作中のライトパルス幅を補正するライトパルス幅補正回路であって、
データ制御入力信号によりチャンネルクロックを生成するための出力クロックを発生する電圧制御発振器と、光ディスクから読み出した信号を処理する回路に使用されるクロックを１／Ｍの周波数に分周する１／Ｍ分周器と、前記電圧制御発振器で発生した出力クロックの周波数を１／２の周波数に分周する１／２分周器と、前記１／２分周器から出力されたクロックの周波数を１／Ｎの周波数に分周する１／Ｎ分周器と、前記１／Ｍ分周器により１／Ｍの周波数に分周されたクロックと前記１／Ｎ分周器により１／Ｎの周波数に分周されたクロックとの位相差を検出して位相差検出信号を出力する位相検出器と、を備え、前記１／２分周器から出力された信号に基づいて前記チャンネルクロックを生成し、前記位相差検出信号により前記電圧制御発振器が出力クロックの周波数を変化させ、記録可能な光ディスクへの情報の書き込み動作中に必要となるチャンネルクロックを発生するクロックシンセサイザと；
前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングで前記書き込みデータ信号をシフトさせる第１のシフトレジスタと；
前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングであり、前記第１のシフトレジスタで書き込み信号をシフトさせるタイミングよりも遅いタイミングで前記書き込みデータ信号をシフトさせる第２のシフトレジスタと；
前記第１のシフトレジスタの出力信号と前記第２のシフトレジスタの出力信号とをオア処理して前記書き込みデータ信号より大きいパルス幅の信号とするオアゲート回路と；
を備え、前記クロックシンセサイザによりチャンネルクロックで生成した出力クロックを使用して記録可能な光ディスクへの書き込みデータの書き込み動作中のライトパルス幅を補正することを特徴とするライトパルス幅補正回路。
【請求項３】
請求項１又は２に記載のライトパルス幅補正回路において、
前記第１のシフトレジスタの出力信号と前記第２のシフトレジスタの出力信号とをオア処理して前記書き込みデータ信号より大きいパルス幅の信号とするオアゲート回路を更に備えることを特徴とするライトパルス幅補正回路。
【請求項４】
請求項１ないし３のいずれか一に記載のライトパルス幅補正回路を使用して補正したライトパルスにより前記光ディスクにデータの書き込みを行うことを特徴とする書き込み信号処理装置。
【請求項５】
記録可能な光ディスクにレーザを照射することによりデータの書き込みを行う光ディスクドライブに使用される書き込み信号処理装置であって、
データ制御入力信号によりチャンネルクロックを生成するための出力クロックを発生する電圧制御発振器と、光ディスクから読み出した信号を処理する回路に使用されるクロックを１／Ｍの周波数に分周する１／Ｍ分周器と、前記電圧制御発振器で発生した出力クロックの周波数を１／２の周波数に分周する１／２分周器と、前記１／２分周器から出力されたクロックの周波数を１／Ｎの周波数に分周する１／Ｎ分周器と、前記１／Ｍ分周器により１／Ｍの周波数に分周されたクロックと前記１／Ｎ分周器により１／Ｎの周波数に分周されたクロックとの位相差を検出して位相差検出信号を出力する位相検出器と、を備え、前記１／２分周器から出力された信号に基づいて前記チャンネルクロックを生成し、前記位相差検出信号により前記電圧制御発振器が出力クロックの周波数を変化させ、記録可能な光ディスクへの情報の書き込み動作中に必要となるチャンネルクロックを発生するクロックシンセサイザと；
前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングで前記書き込みデータ信号をシフトさせる第１のシフトレジスタと、前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングであり、前記第１のシフトレジスタで書き込み信号をシフトさせるタイミングよりも遅いタイミングで前記書き込みデータ信号をシフトさせる第２のシフトレジスタと、前記第１のシフトレジスタの出力信号と前記第２のシフトレジスタの出力信号とをアンド処理して前記書き込みデータ信号より小さいパルス幅の信号とする第１のアンドゲート回路と、前記第１のシフトレジスタの出力信号と前記第２のシフトレジスタの出力信号とをオア処理する第１のオアゲート回路と、前記第１のアンドゲート回路又は前記第１のオアゲート回路から第１のライトストラテジ用コントロール信号を出力する第１のライトパルス幅補正回路と；
前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングで前記書き込みデータ信号をシフトさせる第３のシフトレジスタと、前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングであり、前記第１のシフトレジスタで書き込み信号をシフトさせるタイミングよりも遅いタイミングで前記書き込みデータ信号をシフトさせる第４のシフトレジスタと、前記第３のシフトレジスタの出力信号と前記第４のシフトレジスタの出力信号とをアンド処理して前記書き込みデータ信号より小さいパルス幅の信号とする第２のアンドゲート回路と、前記第３のシフトレジスタの出力信号と前記第４のシフトレジスタの出力信号とをオア処理する第２のオアゲート回路と、前記第２のアンドゲート回路又は前記第２のオアゲート回路から前記第１のライトストラテジ用コントロール信号よりパルス幅の小さく設定した第２のライトストラテジ用コントロール信号を出力する第２のライトパルス幅補正回路と；
前記第１のライトストラテジ用コントロール信号及び前記第２のライトストラテジ用コントロール信号によりライトパルスを生成しレーザ駆動を行うレーザコントローラと；
を備えたことを特徴とする書き込み信号処理装置。
【請求項６】
記録可能な光ディスクに、ボトムパワー、該ボトムパワーより大きいイレースパワー、該イレースパワーより大きいライトパワーの３つのパワーでレーザをパルス状に発光させることによりデータの書き込みを行う光ディスドライブに使用される書き込み信号処理装置であって、
データ制御入力信号によりチャンネルクロックを生成するための出力クロックを発生する電圧制御発振器と、光ディスクから読み出した信号を処理する回路に使用されるクロックを１／Ｍの周波数に分周する１／Ｍ分周器と、前記電圧制御発振器で発生した出力クロックの周波数を１／２の周波数に分周する１／２分周器と、前記１／２分周器から出力されたクロックの周波数を１／Ｎの周波数に分周する１／Ｎ分周器と、前記１／Ｍ分周器により１／Ｍの周波数に分周されたクロックと前記１／Ｎ分周器により１／Ｎの周波数に分周されたクロックとの位相差を検出して位相差検出信号を出力する位相検出器と、を備え、前記１／２分周器から出力された信号に基づいて前記チャンネルクロックを生成し、前記位相差検出信号により前記電圧制御発振器が出力クロックの周波数を変化させ、記録可能な光ディスクへの情報の書き込み動作中に必要となるチャンネルクロックを発生するクロックシンセサイザと；
書き込み動作の途中で照射される途中パルスと書き込み動作の最後に照射されるオフパルスの幅を前記電圧制御発振器の出力クロック単位で補正した第１のライトストラテジ用コントロール信号を出力し、書き込み動作の最初に照射されるピークパルスと前記途中パルスの幅を前記電圧制御発振器の出力クロック幅単位で補正した第２のライトストラテジ用コントロール信号を出力するパルス幅補正手段と；
前記第１のライトストラテジ用コントロール信号及び前記第２のライトストラテジ用コントロール信号によりライトパルスを生成しレーザ駆動を行うレーザコントローラと；
を備えたことを特徴とする書き込み信号処理装置。
【請求項７】
請求項４、５又は６に記載の書き込み信号処理装置により処理した書き込みデータを前記光ディスクに書き込むことを特徴とする光ディスクドライブ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、ライトパルス幅補正回路、書き込み信号処理装置、及び光ディスクドライブに関する。
【０００２】
【従来の技術】
大容量の情報を記録する装置として、光ディスクが使用されている。
ここで、光ディスクとドライブ構成について、概略を説明する。
一般的なＣＤ−ＲとＣＤ−Ｅディスクは、書き込みが可能な（記録可能な）ＣＤ（コンパクトディスク）である。
前者のＣＤ−Ｒ（ＣＤレコーダブル）は、１回だけ書き込みが可能なＣＤである（なお、ＣＤ−Ｗｒｉｔｅ  Ｏｎｃｅともいわれている）。
また、後者のＣＤ−Ｅ（ＣＤイレーザブル）は、複数回の書き込みが可能なＣＤである（なお、ＣＤ−ＲＷ：ＣＤリライタブルともいわれている）。
これらのＣＤ−ＲやＣＤ−Ｅディスク、すなわち、光ディスクは、次の図２４のようなドライブによって情報の記録再生が行われる。
【０００３】
図２４は、光ディスクドライブについて、その要部構成の一例を示す機能ブロック図である。図において、１は光ディスク、２はスピンドルモータ、３は光ピックアップ、４はモータドライバ、５はリードアンプ、６はサーボ手段、７はＣＤデコーダ、８はＡＴＩＰデコーダ、９はレーザコントローラ、１０はＣＤエンコーダ、１１はＣＤ−ＲＯＭエンコーダ、１２はバッファＲＡＭ、１３はバッファマネージャ、１４はＣＤ−ＲＯＭデコーダ、１５はＡＴＡＰＩ／ＳＣＳＩインターフェース、１６はＤ／Ａコンバータ、１７はＲＯＭ、１８はＣＰＵ、１９はＲＡＭを示し、ＬＢはレーザ光、Ａｕｄｉｏはオーディオ出力信号を示す。
【０００４】
この図２４において、矢印はデータが主に流れる方向を示しており、また、図を簡略化するために、図２４の各ブロックを制御するＣＰＵ１８には、太線のみを付けて各ブロックとの接続を省略している。
光ディスクドライブの構成と動作は、次のとおりである。
光ディスク１は、スピンドルモータ２によって回転駆動される。
このスピンドルモータ２は、モータドライバ４とサーボ手段５により、線速度が一定になるように制御される。この線速度は、階段的に変更することが可能である。
【０００５】
光ピックアップ３は、図示されない半導体レーザ、光学系、フォーカスアクチュエータ、トラックアクチュエータ、受光素子およびポジションセンサを内蔵しており、レーザ光ＬＢを光ディスク１に照射する。
また、この光ピックアップ３は、シークモータによってスレッジ方向への移動が可能である。
これらのフォーカスアクチュエータ、トラックアクチュエータ、シークモータは、受光素子とポジションセンサから得られる信号に基いて、モータドライバ４とサーボ手段５により、レーザ光ＬＢのスポットが光ディスク１上の目的の場所に位置するように制御される。
【０００６】
そして、リード時には、光ピックアップ３によって得られた再生信号が、リードアンプ５で増幅されて２値化された後、ＣＤデコーダ７に入力される。
入力された２値化データは、このＣＤデコーダ７において、ＥＦＭ（Ｅｉｇｈｔ  ｔｏ  Ｆｏｕｒｔｅｅｎ  Ｍｏｄｕｌａｔｉｏｎ）復調される。
なお、記録データは、８ビットずつまとめられてＥＦＭ変調されており、このＥＦＭ変調では、８ビットを１４ビットに変換し、結合ビットを３ビット付加して合計１７ビットにする。
この場合に、結合ビットは、それまでの「１」と「０」の数が平均的に等しくなるように付けられる。これを「ＤＣ成分の抑制」といい、ＤＣカットされた再生信号のスライスレベル変動が抑圧される。
【０００７】
復調されたデータは、デインターリーブとエラー訂正の処理が行われる。
その後、このデータは、ＣＤ−ＲＯＭデコーダ１４へ入力され、データの信頼性を高めるために、さらに、エラー訂正の処理が行われる。
このように２回のエラー訂正の処理が行われたデータは、バッファマネージャ１３によって一旦バッファＲＡＭ１２に蓄えられ、セクタデータとして揃った状態で、ＡＴＡＰＩ／ＳＣＳＩインターフェース１５を介して、図示しないホストコンピュータへ一気に転送される。
なお、音楽データの場合には、ＣＤデコーダ７から出力されたデータが、Ｄ／Ａコンバータ１６へ入力され、アナログのオーディオ出力信号Ａｕｄｉｏとして取り出される。
【０００８】
また、ライト時には、ＡＴＡＰＩ／ＳＣＳＩインターフェース１５を通して、ホストコンピュータから送られてきたデータは、バッファマネージャ１３によって一旦バッファＲＡＭ１２に蓄えられる。
そして、バッファＲＡＭ１２内にある程度の量のデータが蓄積された状態で、ライト動作が開始されるが、この場合には、その前にレーザスポットを書き込み開始地点に位置させる必要がある。
この地点は、トラックの蛇行により予め光ディスク１上に刻まれているウォブル信号によって求められる。
【０００９】
ウォブル信号には、ＡＴＩＰと呼ばれる絶対時間情報が含まれており、この情報が、ＡＴＩＰデコーダ８によって取り出される。
また、このＡＴＩＰデコーダ８によって生成される同期信号は、ＣＤエンコーダ１０へ入力され、光ディスク１上の正確な位置へのデータの書き込みを可能にしている。
バッファＲＡＭ１２のデータは、ＣＤ−ＲＯＭエンコーダ１１やＣＤエンコーダ１０において、エラー訂正コードの付加や、インターリーブが行われ、レーザコントローラ９、光ピックアップ３を介して、光ディスク１に記録される。
【００１０】
なお、ＥＦＭ変調されたデータは、ビットストリームとしてチャンネルビットレート４．３２１８Ｍｂｐｓ（標準速）でレーザを駆動する。
この場合の記録データは、５８８チャンネルビット単位でＥＦＭフレームを構成する。
チャンネルクロックとは、このチャンネルビットの周波数のクロックを意味する。
以上が、図２４の光ディスクドライブの構成と動作の概要である。
【００１１】
ところで、このような光ディスクドライブ、例えばＣＤ−Ｒドライブで使用する１チップＬＳＩが、すでに市販されている（例えば、三洋電機株式会社製のＬＣ８９５９）。
このようなＣＤ−Ｒドライブ用１チップＬＳＩでは、ＣＤデコード系回路（ディスクから読み出した信号を処理する回路）とＣＤエンコード系回路（書き込みデータを実際にディスクに書き込む信号を処理する回路）のクロックは、周波数が異なっているので、一般的に２種類のクロック入力が必要である。
【００１２】
【発明が解決しようとする課題】
先の従来例で説明したように、ＣＤ−Ｒドライブ用１チップＬＳＩでは、ＣＤデコード系回路とＣＤエンコード系回路のクロックとして、周波数が異なる２種類のクロックを入力する必要がある。
しかし、２種類のクロックを発生させるためには、２個の発振素子が必要であり、発振素子は安価でないため、コストアップになる、という問題がある。
この発明では、ＣＤ−Ｒドライブ用１チップＬＳＩで使用するクロックを、共通発振素子で構成することにより、コストダウンを図ることを課題とする。
具体的にいえば、先の図２４に示した光ディスクドライブにおいて、ＣＤエンコーダ１０が分担するＣＤエンコード機能に係り、特に、ＣＤデコード系とＣＤエンコード系とで、そのチャンネルクロックの共通化を実現することを課題とする（請求項１の発明）。
【００１３】
また、実際の装置では、書き込み後のリード特性を良好にするために、さらに外付け回路が必要であり、その際には、ＣＰＵ（マイクロコンピュータあるいはシステムコントローラ）から指令を与えなければならない。
この発明では、ライトストラテジの細かな補正が可能で、しかも、プログラミング負担の少ない、低コストのＣＤエンコード装置を実現することを課題とする（請求項２から請求項６の発明）。
【００１４】
【課題を解決するための手段】
【００１９】
請求項１の発明は、記録可能な光ディスクへの書き込みデータの書き込み動作中のライトパルス幅を補正するライトパルス幅補正回路であって、データ制御入力信号によりチャンネルクロックを生成するための出力クロックを発生する電圧制御発振器と、光ディスクから読み出した信号を処理する回路に使用されるクロックを１／Ｍの周波数に分周する１／Ｍ分周器と、前記電圧制御発振器で発生した出力クロックの周波数を１／２の周波数に分周する１／２分周器と、前記１／２分周器から出力されたクロックの周波数を１／Ｎの周波数に分周する１／Ｎ分周器と、前記１／Ｍ分周器により１／Ｍの周波数に分周されたクロックと前記１／Ｎ分周器により１／Ｎの周波数に分周されたクロックとの位相差を検出して位相差検出信号を出力する位相検出器と、を備え、前記１／２分周器から出力された信号に基づいて前記チャンネルクロックを生成し、前記位相差検出信号により前記電圧制御発振器が出力クロックの周波数を変化させ、記録可能な光ディスクへの情報の書き込み動作中に必要となるチャンネルクロックを発生するクロックシンセサイザと；前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングで前記書き込みデータ信号をシフトさせる第１のシフトレジスタと；前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングであり、前記第１のシフトレジスタで書き込み信号をシフトさせるタイミングよりも遅いタイミングで前記書き込みデータ信号をシフトさせる第２のシフトレジスタと；前記第１のシフトレジスタの出力信号と前記第２のシフトレジスタの出力信号とをアンド処理して前記書き込みデータ信号より小さいパルス幅の信号とするアンドゲート回路と；を備え、前記クロックシンセサイザによりチャンネルクロックで生成した出力クロックを使用して記録可能な光ディスクへの書き込みデータの書き込み動作中のライトパルス幅を補正する。
請求項２の発明は、記録可能な光ディスクへの書き込みデータの書き込み動作中のライトパルス幅を補正するライトパルス幅補正回路であって、データ制御入力信号によりチャンネルクロックを生成するための出力クロックを発生する電圧制御発振器と、光ディスクから読み出した信号を処理する回路に使用されるクロックを１／Ｍの周波数に分周する１／Ｍ分周器と、前記電圧制御発振器で発生した出力クロックの周波数を１／２の周波数に分周する１／２分周器と、前記１／２分周器から出力されたクロックの周波数を１／Ｎの周波数に分周する１／Ｎ分周器と、前記１／Ｍ分周器により１／Ｍの周波数に分周されたクロックと前記１／Ｎ分周器により１／Ｎの周波数に分周されたクロックとの位相差を検出して位相差検出信号を出力する位相検出器と、を備え、前記１／２分周器から出力された信号に基づいて前記チャンネルクロックを生成し、前記位相差検出信号により前記電圧制御発振器が出力クロックの周波数を変化させ、記録可能な光ディスクへの情報の書き込み動作中に必要となるチャンネルクロックを発生するクロックシンセサイザと；前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングで前記書き込みデータ信号をシフトさせる第１のシフトレジスタと；前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングであり、前記第１のシフトレジスタで書き込み信号をシフトさせるタイミングよりも遅いタイミングで前記書き込みデータ信号をシフトさせる第２のシフトレジスタと；前記第１のシフトレジスタの出力信号と前記第２のシフトレジスタの出力信号とをオア処理して前記書き込みデータ信号より大きいパルス幅の信号とするオアゲート回路と；を備え、前記クロックシンセサイザによりチャンネルクロックで生成した出力クロックを使用して記録可能な光ディスクへの書き込みデータの書き込み動作中のライトパルス幅を補正する。
請求項３の発明は、請求項１又は２に記載のライトパルス幅補正回路において、前記第１のシフトレジスタの出力信号と前記第２のシフトレジスタの出力信号とをオア処理して前記書き込みデータ信号より大きいパルス幅の信号とするオアゲート回路を更に備える。
請求項４の発明は、請求項１ないし３のいずれか一に記載のライトパルス幅補正回路を使用して補正したライトパルスにより前記光ディスクにデータの書き込みを行うことを特徴とする書き込み信号処理装置である。
請求項５の発明は、記録可能な光ディスクにレーザを照射することによりデータの書き込みを行う光ディスクドライブに使用される書き込み信号処理装置であって、データ制御入力信号によりチャンネルクロックを生成するための出力クロックを発生する電圧制御発振器と、光ディスクから読み出した信号を処理する回路に使用されるクロックを１／Ｍの周波数に分周する１／Ｍ分周器と、前記電圧制御発振器で発生した出力クロックの周波数を１／２の周波数に分周する１／２分周器と、前記１／２分周器から出力されたクロックの周波数を１／Ｎの周波数に分周する１／Ｎ分周器と、前記１／Ｍ分周器により１／Ｍの周波数に分周されたクロックと前記１／Ｎ分周器により１／Ｎの周波数に分周されたクロックとの位相差を検出して位相差検出信号を出力する位相検出器と、を備え、前記１／２分周器から出力された信号に基づいて前記チャンネルクロックを生成し、前記位相差検出信号により前記電圧制御発振器が出力クロックの周波数を変化させ、記録可能な光ディスクへの情報の書き込み動作中に必要となるチャンネルクロックを発生するクロックシンセサイザと；前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングで前記書き込みデータ信号をシフトさせる第１のシフトレジスタと、前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングであり、前記第１のシフトレジスタで書き込み信号をシフトさせるタイミングよりも遅いタイミングで前記書き込みデータ信号をシフトさせる第２のシフトレジスタと、前記第１のシフトレジスタの出力信号と前記第２のシフトレジスタの出力信号とをアンド処理して前記書き込みデータ信号より小さいパルス幅の信号とする第１のアンドゲート回路と、前記第１のシフトレジスタの出力信号と前記第２のシフトレジスタの出力信号とをオア処理する第１のオアゲート回路と、前記第１のアンドゲート回路又は前記第１のオアゲート回路から第１のライトストラテジ用コントロール信号を出力する第１のライトパルス幅補正回路と；前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングで前記書き込みデータ信号をシフトさせる第３のシフトレジスタと、前記電圧制御発振器の出力クロックの立ち上がりと立下りの任意のタイミングであり、前記第１のシフトレジスタで書き込み信号をシフトさせるタイミングよりも遅いタイミングで前記書き込みデータ信号をシフトさせる第４のシフトレジスタと、前記第３のシフトレジスタの出力信号と前記第４のシフトレジスタの出力信号とをアンド処理して前記書き込みデータ信号より小さいパルス幅の信号とする第２のアンドゲート回路と、前記第３のシフトレジスタの出力信号と前記第４のシフトレジスタの出力信号とをオア処理する第２のオアゲート回路と、前記第２のアンドゲート回路又は前記第２のオアゲート回路から前記第１のライトストラテジ用コントロール信号よりパルス幅の小さく設定した第２のライトストラテジ用コントロール信号を出力する第２のライトパルス幅補正回路と；前記第１のライトストラテジ用コントロール信号及び前記第２のライトストラテジ用コントロール信号によりライトパルスを生成しレーザ駆動を行うレーザコントローラと；を備えている。
請求項６の発明は、記録可能な光ディスクに、ボトムパワー、該ボトムパワーより大きいイレースパワー、該イレースパワーより大きいライトパワーの３つのパワーでレーザをパルス状に発光させることによりデータの書き込みを行う光ディスドライブに使用される書き込み信号処理装置であって、データ制御入力信号によりチャンネルクロックを生成するための出力クロックを発生する電圧制御発振器と、光ディスクから読み出した信号を処理する回路に使用されるクロックを１／Ｍの周波数に分周する１／Ｍ分周器と、前記電圧制御発振器で発生した出力クロックの周波数を１／２の周波数に分周する１／２分周器と、前記１／２分周器から出力されたクロックの周波数を１／Ｎの周波数に分周する１／Ｎ分周器と、前記１／Ｍ分周器により１／Ｍの周波数に分周されたクロックと前記１／Ｎ分周器により１／Ｎの周波数に分周されたクロックとの位相差を検出して位相差検出信号を出力する位相検出器と、を備え、前記１／２分周器から出力された信号に基づいて前記チャンネルクロックを生成し、前記位相差検出信号により前記電圧制御発振器が出力クロックの周波数を変化させ、記録可能な光ディスクへの情報の書き込み動作中に必要となるチャンネルクロックを発生するクロックシンセサイザと；書き込み動作の途中で照射される途中パルスと書き込み動作の最後に照射されるオフパルスの幅を前記電圧制御発振器の出力クロック単位で補正した第１のライトストラテジ用コントロール信号を出力し、書き込み動作の最初に照射されるピークパルスと前記途中パルスの幅を前記電圧制御発振器の出力クロック幅単位で補正した第２のライトストラテジ用コントロール信号を出力するパルス幅補正手段と；前記第１のライトストラテジ用コントロール信号及び前記第２のライトストラテジ用コントロール信号によりライトパルスを生成しレーザ駆動を行うレーザコントローラと；を備えている。
請求項７の発明は、請求項４、５又は６に記載の書き込み信号処理装置により処理した書き込みデータを前記光ディスクに書き込むことを特徴とする光ディスクドライブである。
【００２０】
【発明の実施の形態】
第１の実施の形態
この第１の実施の形態では、書き込み動作中に必要となるチャンネルクロックを、ＣＤデコード系クロック、またはその（２のｎ乗）倍あるいは１／（２のｎ乗）倍の周波数のクロックをＭ／Ｎ倍して、ＣＤエンコード系クロックを生成する点に第１の特徴を有しており、ＶＣＯで発生させるクロックの周波数を、予めチャンネルクロックの（２のｎ乗）倍の周波数とし、この（２のｎ乗）倍の周波数のクロックを、分周器によって分周する点に第２の特徴を有している。
このように、ＣＤデコード系クロックとＣＤエンコード系クロックとを共通の発振素子で構成可能にすることにより、装置の低コスト化が実現される。
最初に、この発明のＣＤエンコード装置が収納される１チップＬＳＩ、すなわち、ＣＤデコード系クロックからＣＤエンコード系クロックを生成するクロックシンセサイザを使用するのに好適な１チップＬＳＩについて説明する。
【００２１】
図２と図３は、ＥＦＭエンコード機能とＣＤ−ＲＯＭエンコード／デコード機能を有する１チップＬＳＩについて、その要部構成の一例を示す機能ブロック図である。図における符号は図２４と同様であり、インターフェースには同じ符号にａを付けて示し、２１はクロックジェネレータ、２２はクロックシンセサイザ、２３はＣＩＲＣエンコーダ、２４はサブコードオペレータ、２５はセクタプロセッサ、２６ａはＣＤ−ＤＡインターフェース、２７ａはＲＡＭインターフェース、２８ａはＤＲＡＭインターフェースを示す。
【００２２】
この図２と図３に示したＥＦＭエンコード機能とＣＤ−ＲＯＭエンコード／デコード機能を有する１チップＬＳＩは、先の図２４に示した光ディスクドライブの機能ブロックの内、主としてＥＦＭエンコード機能とＣＤ−ＲＯＭエンコード／デコード機能のブロックをＬＳＩ化したもので、基本的な動作原理は、従来の各ブロックと同様である。
この図２と図３で、サブコードインターフェース２４ａ、ＣＤ−ＤＡインターフェース２６ａ、ＣＤエンコーダ１０、バッファマネージャ１３、セクタプロセッサ２５、ＤＲＡＭインターフェース２８ａ、ＡＴＡＰＩインターフェース１５ａ、システムコントローラ１８ａは、リード／ライト・データ処理回路を構成している。
システムコントローラ１８ａには、図２４に示したＣＰＵ１８から１チップＬＳＩに対する指令を書き込んだり、１チップＬＳＩの内部状態を読み出したりするレジスタ群が内蔵されている。
この発明のＣＤエンコード装置は、この図２と図３のブロックで、ＣＤエンコーダ１０と、クロックジェネレータ２１と、クロックシンセサイザ２２に直接関連している。
そこで、これらの部分を、次の図４に詳しく示す。
【００２３】
図４は、図２に示したＣＤエンコーダ１０と、クロックジェネレータ２１と、クロックシンセサイザ２２に関連する部分について、その要部構成の一例を示す機能ブロック図である。図における符号は図２と同様であり、３１はＥＦＭ出力タイミング制御部、３２は比較器、３３は現在時間レジスタ、３４は目標時間レジスタ、３５はセレクタ、３６はＡＴＩＰ時間レジスタ、３７はサブＱ時間レジスタ、４１はストラテジ変換部、４２は加算器、４３はセレクタ、４４はＥＦＭフレームシンクパターン部、４５はＥＦＭ変調部、４６はセレクタ、４７はマージンビット部、５１はパターン検出部、６１はサンプルホールド信号生成部を示す。
【００２４】
この図４に示したＣＤエンコーダ部、すなわち、ＣＤエンコード装置は、ＣＤエンコード動作時に、クロックシンセサイザ２２によってチャンネルクロックが生成される。
そして、この図４と、先の図２の一部のインターフェース信号（ピンに供給される信号）については、次の図５に示している。
【００２５】
図５は、図４に示したＣＤエンコード装置における各ピンのインターフェース信号の内容を示す図である。
【００２６】
この図５に示したようなインターフェース信号の入出力によって、図４に示したＣＤエンコード装置が作動されるが、すでに述べたように、この発明のＣＤエンコード装置は、ＣＤデコード系クロックとＣＤエンコード系クロックとを共通の発振素子で構成した点に特徴を有している。
そこで、次に、この発明のＣＤエンコード装置で使用するクロックを発生するクロックシンセサイザについて、詳しく説明する。
【００２７】
図１は、この発明のＣＤエンコード装置で使用するクロックを発生するクロックシンセサイザの要部について、実施の形態の一例を示す機能ブロック図である。図において、１０１は１／４８分周器、１０２は１／４９分周器、１０３はＰＤ（Ｐｈａｓｅ  Ｄｅｔｅｃｔｒ）、１０４はＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌａｔｏｒ）、１０５は可変分周器を示す。
【００２８】
この図１に示すクロックシンセサイザは、ＣＤデコード系で使用するクロックＣＬＫＩＮが、このクロックシンセサイザに入力されると、このＣＤデコード系のクロックの周波数と、ＶＣＯ１０４の出力クロックのＭ／Ｎ倍（ここでは、Ｍ＝４９，Ｎ＝４８）とが等しくなるように、ＰＤ１０３が位相差を検出してＶＣＯ１０４をコントロールし、チャンネルクロックを生成するように動作する。
詳しくいえば、クロックシンセサイザは、３３．８６８８ＭＨｚのＣＤデコード系クロックＣＬＫＩＮが入力されると、１／４８分周器１０１によって１／４８の周波数に分周する。
【００２９】
また、ＶＣＯ１０４からは、制御入力信号ＶＣＯＩＮによって３４．５７４４ＭＨｚのクロックが発生される。
この場合に、ＶＣＯ１０４から出力される３４．５７４４ＭＨｚのクロックは、１／４９分周器１０２によって１／４９の周波数に分周される。
そして、それぞれ分周されたクロックは、ＰＤ１０３へ入力されて位相差が検出され、位相差検出信号ＣＰＯＵＴとしてＶＣＯ１０４へフィードバックされることになる。
このように、ＰＤ１０３によってクロックの位相差を検出し、その検出信号によりＶＣＯ１０４をコントロールすることによって、チャンネルクロックを生成することができる。
【００３０】
この図１では、ＶＣＯ１０４で生成されるクロックを入力クロックの４９／４８倍とし、チャンネルクロックの８倍の３４．５７４４ＭＨｚを生成している。
したがって、この３４．５７４４ＭＨｚのクロックは、８倍速エンコード時に必要となるチャンネルクロックである。
この８倍速用のクロックを、ＶＣＯ１０４の次段の可変分周器１０５（図１には１／８〜１／１と表記している）によって何段かに分周すれば、設定された記録速度に対応するチャンネルクロックが生成される。
この可変分周器１０５の分周比は、図２４のＣＰＵ１８によってコントロールされ、その分周比を１／８〜１／１のように切り換えることによって、１倍速，２倍速，４倍速，８倍速等の記録速度に対応可能なチャンネルクロックを生成することができる。
【００３１】
また、ＶＣＯ１０４で生成するクロックを、チャンネルクロックの８倍，１６倍，３２倍，……，（２のｎ乗）倍とすれば、より高速の変速に対応可能であることはいうまでもない。
以上に図１に関連して説明したように、クロックシンセサイザを構成することによって、ライト時に必要となるチャンネルクロックを、ＣＤデコード系クロックから生成することが可能になり、また、書き込み動作中に必要となるチャンネルクロックの（２のｎ乗）倍の周波数のクロックをＣＤデコード系回路で使用するクロックから生成するクロックシンセサイザと、生成された（２のｎ乗）倍の周波数のクロックを数段階に分周する可変分周手段とを設けることによって、簡単な構成で、１倍速，２倍速，４倍速，８倍速，……，（２のｎ乗）倍速の変速記録に対応することが可能になる。
したがって、２種類の周波数の発振子を１つにすることが可能になり、ＣＤ−Ｒ／ＣＤ−Ｅドライブを安価に構成することができる。
【００３２】
第２の実施の形態
先の第１の実施の形態では、１倍速，２倍速，４倍速，８倍速，……，（２のｎ乗）倍速の変速記録に対応することができるＣＤエンコード装置、具体的にはそのために使用されるクロックシンセサイザと、可変分周手段とについて説明した。
この第２の実施の形態では、例えば、３倍速，６倍速，１２倍速，……，３×（２のｎ乗）倍速の変速記録に対応することを可能にしたＣＤエンコード装置を構成する点に特徴を有している。
【００３３】
図６は、この発明のＣＤエンコード装置で使用するクロックを発生するクロックシンセサイザについて、その要部構成の第２の実施の形態の一例を示す機能ブロック図である。図における符号は図１と同様であり、１１１は１／６４分周器、１１２は第２の可変分周器を示す。
【００３４】
この図６に示すクロックシンセサイザも、基本的な構成は、先の図１と同様であるが、この図６では、ＶＣＯ１０４が発生するクロックの周波数が、チャンネルクロックの６倍の２５．９３０８ＭＨｚの場合で、このクロックを次段の第２の可変分周器１１２によって、１／１に分周、すなわち、そのまま６倍速のエンコード時、あるいは１／２に分周して３倍速のエンコード時のチャンネルクロックを生成する点が異なっている。
なお、この場合には、入力クロック（ＣＤデコード系のクロックＣＬＫＩＮ）を４９／６４倍しているので、図１の１／４８分周器１０１の代りに、１／６４分周器１１１を使用する。
【００３５】
したがって、この図６では、チャンネルクロックの３倍で、かつ、２の１乗のクロックが生成され、６倍速エンコード用のチャンネルクロックが生成されることになる。
この関係を一般的に表現すれば、チャンネルクロックの〔ｍ×（２のｎ乗）〕倍の周波数のクロックが生成される。ここで、ｍは（２のｎ乗）以外の整数、ｎは整数を示す。
そして、図６の場合には、ｍ＝３，ｎ＝１である。
この図６のように構成することによって、先の第１の実施の形態で述べた（２のｎ乗）倍速エンコード時のチャンネルクロックの他に、（２のｎ乗）倍速エンコード以外の、例えば、３倍速，６倍速，１２倍速，……，３×（２のｎ乗）倍速エンコード等のチャンネルクロックが得られるので、各種の変速記録に対応することが可能になる。
【００３６】
第３の実施の形態
ＣＤ−Ｒ／ＣＤ−Ｅドライブにおいて、ディスク書き込み時のライトストラテジに関しては、オレンジブックにも規定されているが、実際の装置においては、書き込み後の再生特性が、オレンジブックに示されたライトストラテジでは十分に満たされないので、さらに微細なパルス幅の補正が必要となる。
そして、このような微細な補正を行うためには、外付け回路が必要となり、コストアップの一因になっている。
この第３の実施の形態では、書き込み動作中に必要となるチャンネルクロックを生成するために、チャンネルクロックの２倍の周波数のクロックをＣＤデコード系回路で使用するクロックから生成し、生成されたチャンネルクロックの２倍の周波数のクロックの両エッジ間のパルス幅単位で、ライトパルス幅を補正する点に特徴を有している。
【００３７】
図７は、この発明のＣＤエンコード装置で使用するクロックを発生するクロックシンセサイザの要部構成について、その第３の実施の形態の一例を示す機能ブロック図である。図における符号は図１と同様であり、１２１は１／２分周器を示す。
【００３８】
この図７には、先の図１のＶＣＯ１０４と可変分周器１０５の周辺の構成のみを示しており、その他の構成は、図１と同様である。
このように、ＶＣＯ１０４によって、１／２分周器１２１へ出力するチャンネルクロックの２倍の周波数のクロックを生成し、ＶＣＯ１０４によって生成されたクロックを１／２分周する１／２分周器１２１を付加すれば、先の図１の場合と同様に、可変分周器１０５へ渡される周波数と同じ周波数のチャンネルクロック、すなわち、８倍速エンコード時に使用される３４．５７４４ＭＨｚのチャンネルクロックが得られる。
【００３９】
このように構成することによって、チャンネルクロックの立ち上がりから次の立ち上がりまでの時間を１Ｔとすると、図２と図３の１チップＬＳＩで生成されたＥＦＭ信号を、このＶＣＯ１０４によって生成された２倍の周波数のクロックの両エッジで任意のクロック分シフト可能なシフトレジスタを通すことにより、０．２５Ｔ単位で、ＥＦＭ信号を任意にシフトさせることができる。
そのために、シフトレジスタを２系統内部に設けておき、この２つのシフトレジスタの出力にアンド処理あるいはオア処理を施すことによって、ＥＦＭ信号のシフトに加えて、パルス幅補正を行うことが可能になる。
【００４０】
図８は、この発明のＣＤエンコード装置について、第３の実施の形態におけるパルス幅補正回路の一例を示すブロック図である。図において、１３１は第１のシフトレジスタ、１３２は第２のシフトレジスタ、１３３はアンドゲート回路、１３４はアオゲート回路を示す。
【００４１】
図９は、図８に示したパルス幅補正回路の動作を説明するタイムチャートである。
【００４２】
先の図８に示す２つのシフトレジスタ、すなわち、第１のシフトレジスタ１３１と第２のシフトレジスタ１３２は、入力されるチャンネルクロックの２倍の周波数のクロックの立ち上がりと、立ち下がりで、ＥＦＭ信号をシフトしてアンドゲート回路１３３へ出力する。なお、アンドゲート回路１３３の代りに、アオゲート回路１３４を付加すれば、オア出力が得られる。
そこで、図９のタイムチャートに示すように、第１のシフトレジスタ１３１から出力されるパルス（０．２５Ｔ×ａ遅れ）と、第２のシフトレジスタ１３２から出力されるパルス（０．２５Ｔ×ｂ遅れ）とを、アンド処理すれば、ＡＮＤ出力のように、ＥＦＭ信号に比べて小さいパルスが出力され、パルス幅の補正が行われることになる。
また、オア処理すれば、ＯＲ出力のように、ＥＦＭ信号に比べて大きいパルスが得られる。
【００４３】
したがって、ライトストラテジの微補正が可能になる。
すなわち、従来のように、外付け回路を使用することなく、また、ＣＰＵの負担を増加することなく、良好なライト特性のＣＤ−Ｒ／ＣＤ−Ｅドライブを構成することができる。
なお、先の図８では、ＶＣＯ１０４によって、チャンネルクロックの２倍の周波数のクロックを生成する場合を示したが、さらに、４倍速クロック，８倍速クロック，……と速いクロックを生成すれば、一層微細な補正が可能であることはいうまでもない。
【００４４】
第４の実施の形態
先の第３の実施の形態では、パルスのシフト動作、およびパルス幅の補正を行う場合について説明した。
このようなＣＤエンコード装置を使用すれば、ライトパルス幅の微補正は可能である。
しかし、実際のドライブ装置では、書き込み後の再生特性を満足させるために、オレンジブックに規定されているライトパルスに対して、両方向の補正が必要である。
すなわち、パルスの高さで決定されるパワー方向で調整したストラテジと、パルス幅方向で調整したストラテジとを合わせた補正を行ったライトストラテジが必要となる。
【００４５】
図１０は、この発明のＣＤエンコード装置について、第４の実施の形態によるライトパルスの補正動作を説明する図である。図において、矢印▲１▼と▲２▼は補正方向を示す。
【００４６】
この図１０に示すように、実際に使用するライトパルスは、矢印▲１▼で示した左右方向の補正と、矢印▲２▼で示した上下方向の補正とが必要である。
そして、矢印▲２▼の方向の補正は、先の図２４のレーザコントローラ９によって行われる。
【００４７】
図１１は、この発明のＣＤエンコード装置について、第４の実施の形態によるレーザコントローラ９周辺の回路構成を示すブロック図である。図において、ＬＤはレーザ、ＥＦＭ１とＥＦＭ２はパルス幅補正されたＥＦＭ信号を示す。
【００４８】
図１２は、図１１に示したレーザの駆動状態を説明するためのタイムチャートである。
【００４９】
先の図１１に示したように、レーザコントローラ９に関しては、複数の信号ＥＦＭ１，ＥＦＭ２の入力が可能である。なお、各ＥＦＭ信号に対して電流ゲインが可変で、それらの電流を加算可能な１チップＬＳＩは、先の図２と図３に示した構成である。
この第４の実施の形態では、先の第３の実施の形態で説明したパルス幅補正ブロックを２つ設け、それぞれパルス幅を補正したＥＦＭ信号（以下、信号ＥＦＭ１と信号ＥＦＭ２という）を出力可能にした点に特徴を有している。
ここで、信号ＥＦＭ１、すなわち、図１１のレーザコントローラ９へ与えられる信号ＥＦＭ１のストラテジについて説明する。
【００５０】
図１３は、信号ＥＦＭ１のＣＤ−Ｒストラテジを説明するためのタイムチャートである。
【００５１】
この図１３に示すように、信号ＥＦＭ１の長さは、０．２５Ｔ刻みで、（ｎ−０．５Ｔ）〜ｎＴの範囲で設定することができる。
次に、信号ＥＦＭ２のストラテジについて説明する。
【００５２】
図１４は、信号ＥＦＭ２のＣＤ−Ｒストラテジを説明するためのタイムチャートである。
【００５３】
この図１４に示すように、信号ＥＦＭ２のピークパルス幅は、内部の信号ＥＦＭの３Ｔ／４Ｔその他に対応して、それぞれ別個に０．２５Ｔ刻みで、０．５Ｔ〜２Ｔの範囲で設定することができる。
このような設定は、先の図４に示した機能ブロック図で、ストラテジ変換部４１によって内部のＥＦＭ信号のストラテジが変換され、その端子ＥＦＭ１あるいは端子ＥＦＭ２へ出力される。
【００５４】
図１５は、内部のＥＦＭ信号のストラテジ変換によって、端子ＥＦＭ１と端子ＥＦＭ２へ出力される信号設定の一例を示す図で、（１）  は端子ＥＦＭ１へのストラテジ変換と端子ＥＦＭ２へのピークパルス幅の設定、（２）  は信号ＥＦＭ１の長さ、（３）  は信号ＥＦＭ２のピークパルス幅を示す。
【００５５】
図１６は、内部のＥＦＭ信号のストラテジ変換によって、端子ＥＦＭ２へ出力されるピークパルス幅の一例を示す図で、（１）  は４Ｔパルスと３Ｔ／４Ｔ以外のパルスに対するピークパルス幅の設定、（２）  は信号ＥＦＭ幅が４Ｔのとき端子ＥＦＭ２に出力されるピークパルス幅、（３）  は信号ＥＦＭ幅が５Ｔ〜１１Ｔのとき端子ＥＦＭ２に出力されるピークパルス幅を示す。
【００５６】
この図１５と図６に示したように、内部のＥＦＭ信号のストラテジ変換によって、信号ＥＦＭ１の長さと、信号ＥＦＭ２のピークパルス幅とを任意に設定することができる。
このような設定を行うために、レジスタは８ビットのものが５個設けられており、アドレス０ｘ７０から０ｘ７１および０ｘ７７から０ｘ７９（０ｘは１６進表記の意味）に配置されている。
【００５７】
この２つの信号ＥＦＭ１とＥＦＭ２は、独立に補正可能である。
これら２つの信号ＥＦＭ１，ＥＦＭ２、すなわち、２つのライトストラテジ用コントロール信号ＥＦＭ１，ＥＦＭ２が、先の図２４のレーザコントローラ９へ与えられて、先の図１２に示したようなライトパルスが得られるように、レーザを駆動させる。
このような補正は、先の第３の実施の形態で説明した図８の回路によって実現される。
したがって、この第４の実施の形態によれば、先の第３の実施の形態による効果に加えて、より良好な書き込み特性が得られる装置を提供することが可能になる。
【００５８】
第５の実施の形態
ＣＤ−Ｅドライブは、ＣＤ−Ｒドライブに比べて、より複雑なライトストラテジが要求される。
そのため、実際の装置において、書き込み後の再生特性を満足させるためには、先の第４の実施の形態で説明したライトストラテジを、さらに微細に補正する必要がある。
先の第４の実施の形態では、２つのライトストラテジ用コントロール信号ＥＦＭ１，ＥＦＭ２を生成する回路について説明した。
この第５の実施の形態では、これら２つのライトストラテジ用コントロール信号ＥＦＭ１，ＥＦＭ２について、さらに微細な補正を行う。
【００５９】
図１７は、この発明のＣＤエンコード装置について、第５の実施の形態によるパルス幅補正手段の一例を示すブロック図である。図において、１４１は可変分周器、１４２は第１のパルス幅補正回路、１４３は第２ののパルス幅補正回路、１４４は第３のパルス幅補正回路、１４５はインバータ、１４６はアンドゲート回路、１４７と１４８はアオゲート回路、１４９はレーザコントローラ、１５０はレーザを示す。
【００６０】
図１８は、図１７に示したパルス幅補正手段の動作を説明するタイムチャートである。
【００６１】
先の図１７に示したパルス幅補正手段によって、信号ＥＦＭ２は、ピークパルス幅が、０．２５Ｔ刻みで幅補正が可能である。
また、途中パルス生成回路により生成された途中パルスは、そのパルス幅が、同様に、０．２５Ｔ刻みで幅補正が可能である。
次に、信号ＥＦＭ１は、同じくパルス幅補正手段によって、オフパルス幅が、０．２５Ｔ刻みで幅補正が可能である。
【００６２】
図１９は、内部のＥＦＭ信号が５Ｔのとき、ライトストラテジ用コントロール信号ＥＦＭ１，ＥＦＭ２の生成状態を説明するタイムチャートである。
【００６３】
この図１９に詳しく示したように、内部のＥＦＭ信号が５Ｔのときは、信号ＥＦＭ１の途中パルスとオフパルスの幅は、０．２５Ｔ刻みに設定することができる。
信号ＥＦＭ２のピークパルスと途中パルスの幅も、同様に、０．２５Ｔ刻みに設定することができる。
このようにして生成されたライトストラテジ用コントロール信号ＥＦＭ１を、イレースパワーのコントロール信号、信号ＥＦＭ２を、ライトパワーのコントロール信号として、レーザコントローラ１４９へ入力すれば、図１８の最下方に示したように、ＣＤ−Ｅドライブで要求される複雑なライト波形が得られる。
【００６４】
図２０は、図１７に示したレーザコントローラ１４９について、その内部構造の一例を示す図である。
【００６５】
この図２０に示したレーザコントローラ１４９において、ライトストラテジ用コントロール信号ＥＦＭ１によってコントロールされるドライバの抵抗を、イレースパワーになるように調整し、信号ＥＦＭ２によってコントロールされるドライバの抵抗を、（ピークパワー）−（イレースパワー）になるように調整すれば、レーザ１５０には、各ドライバの出力電流が加算された値の電流が印加されることになる。
【００６６】
次に、信号ＥＦＭ１とＥＦＭ２のストラテジについて説明する。
【００６７】
図２１は、内部のＥＦＭ信号幅が３Ｔのとき、ストラテジ変換によって出力されるピークパルス幅、途中のパルス幅、オフパルス幅の設定の一例を示す図で、（１）  はピークパルス幅、途中のパルス幅、オフパルス幅の設定、（２）  はピークパルス幅、（３）  は途中のパルス幅、（４）  はオフパルス幅を示す。
【００６８】
図２２は、内部のＥＦＭ信号幅が４Ｔのとき、ストラテジ変換によって出力されるピークパルス幅、途中のパルス幅、オフパルス幅の一例を示す図で、（１）  はピークパルス幅、途中のパルス幅、オフパルス幅の設定、（２）  はピークパルス幅、（３）  は途中のパルス幅、（４）  はオフパルス幅を示す。
【００６９】
図２３は、内部のＥＦＭ信号幅が５Ｔ〜１１Ｔのとき、ストラテジ変換によって出力されるピークパルス幅、途中のパルス幅、オフパルス幅の一例を示す図で、（１）  はピークパルス幅、途中のパルス幅、オフパルス幅の設定、（２）  はピークパルス幅、（３）  は途中のパルス幅、（４）  はオフパルス幅を示す。
【００７０】
この図２１から図２３に示したように、内部のＥＦＭ信号幅が、３Ｔ、４Ｔ、５Ｔ〜１１Ｔのとき、ピークパルス幅、途中のパルス幅、オフパルス幅は、それぞれ０．２５Ｔから１．５Ｔの範囲で、０．２５Ｔ刻みに設定することが可能である。
以上のように、この第５の実施の形態によれば、これら２つのライトストラテジ用コントロール信号ＥＦＭ１，ＥＦＭ２について、さらに微細な補正を行うことができる。
【００７１】
【発明の効果】
本発明によれば、書き込み、読み出しに使用する二つのクロックを同時に生成することができ、したがって、読み出し動作から書き込み動作の切り換え、書き込み動作から読み出し動作への切り換えを高速に行うことができる。
【図面の簡単な説明】
【図１】この発明のＣＤエンコード装置で使用するクロックを発生するクロックシンセサイザの要部について、実施の形態の一例を示す機能ブロック図である。
【図２】ＥＦＭエンコード機能とＣＤ−ＲＯＭエンコード／デコード機能を有する１チップＬＳＩについて、その要部構成の一例を示す機能ブロック図である。
【図３】ＥＦＭエンコード機能とＣＤ−ＲＯＭエンコード／デコード機能を有する１チップＬＳＩについて、その要部構成の一例を示す機能ブロック図である。
【図４】図２に示したＣＤエンコーダ１０と、クロックジェネレータ２１と、クロックシンセサイザ２２に関連する部分について、その要部構成の一例を示す機能ブロック図である。
【図５】図４に示したＣＤエンコード装置における各ピンのインターフェース信号の内容を示す図である。
【図６】この発明のＣＤエンコード装置で使用するクロックを発生するクロックシンセサイザについて、その要部構成の第２の実施の形態の一例を示す機能ブロック図である。
【図７】この発明のＣＤエンコード装置で使用するクロックを発生するクロックシンセサイザの要部構成について、その第３の実施の形態の一例を示す機能ブロック図である。
【図８】この発明のＣＤエンコード装置について、第３の実施の形態におけるパルス幅補正回路の一例を示すブロック図である。
【図９】図８に示したパルス幅補正回路の動作を説明するタイムチャートである。
【図１０】この発明のＣＤエンコード装置について、第４の実施の形態によるライトパルスの補正動作を説明する図である。
【図１１】この発明のＣＤエンコード装置について、第４の実施の形態によるレーザコントローラ９周辺の回路構成を示すブロック図である。
【図１２】図１１に示したレーザの駆動状態を説明するためのタイムチャートである。
【図１３】信号ＥＦＭ１について、ＣＤ−Ｒストラテジを説明するためのタイムチャートである。
【図１４】信号ＥＦＭ２について、ＣＤ−Ｒストラテジを説明するためのタイムチャートである。
【図１５】内部のＥＦＭ信号のストラテジ変換によって、端子ＥＦＭ１と端子ＥＦＭ２へ出力される信号設定の一例を示す図である。
【図１６】内部のＥＦＭ信号のストラテジ変換によって、端子ＥＦＭ２へ出力されるピークパルス幅の一例を示す図である。
【図１７】この発明のＣＤエンコード装置について、第５の実施の形態によるパルス幅補正手段の一例を示すブロック図である。
【図１８】図１７に示したパルス幅補正手段の動作を説明するタイムチャートである。
【図１９】内部のＥＦＭ信号が５Ｔのとき、ライトストラテジ用コントロール信号ＥＦＭ１，ＥＦＭ２の生成状態を説明するタイムチャートである。
【図２０】図１７に示したレーザコントローラ１４９について、その内部構造の一例を示す図である。
【図２１】内部のＥＦＭ信号幅が３Ｔのとき、ストラテジ変換によって出力されるピークパルス幅、途中のパルス幅、オフパルス幅の設定の一例を示す図である。
【図２２】内部のＥＦＭ信号幅が４Ｔのとき、ストラテジ変換によって出力されるピークパルス幅、途中のパルス幅、オフパルス幅の一例を示す図である。
【図２３】内部のＥＦＭ信号幅が５Ｔ〜１１Ｔのとき、ストラテジ変換によって出力されるピークパルス幅、途中のパルス幅、オフパルス幅の一例を示す図である。
【図２４】光ディスクドライブについて、その要部構成の一例を示す機能ブロック図である。
【符号の説明】
１０１…１／４８分周器、１０２…１／４９分周器、１０３…ＰＤ、１０４…ＶＣＯ、１０５…可変分周器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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