(57)【特許請求の範囲】
【請求項１】
トレンチ素子分離領域を形成する工程（Ａ）を含む、半導体ウエハの処理方法であって、
前記半導体ウエハは、チップ領域と、非チップ領域とを有し、
前記工程（Ａ）は、以下の工程（ａ）〜（ｄ）を含む、半導体ウエハの処理方法。
（ａ）前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも前記研磨ストッパ層をマスクとして、前記チップ領域および前記非チップ領域を有する前記半導体ウエハの前記チップ領域および前記非チップ領域にトレンチを形成する工程であって、前記非チップ領域のうち少なくとも前記チップ領域と隣接する領域の前記半導体ウエハにダミートレンチを形成する工程、
（ｃ）前記トレンチおよび前記ダミートレンチを充填するように、前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程。
【請求項２】
トレンチ素子分離領域を形成する工程（Ａ）を含む、半導体ウエハの処理方法であって、
前記半導体ウエハは、チップ領域と、非チップ領域とを有し、
前記工程（Ａ）は、以下の工程（ｈ）〜（ｏ）を含む、半導体ウエハの処理方法。
（ｈ）前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、研磨ストッパ層を形成する工程、
（ｉ）前記研磨ストッパ層の上にレジスト層を形成する工程、
（ｊ）前記レジスト層を露光する工程であって、前記チップ領域および前記非チップ領域の所定領域が、露光される工程、
（ｋ）前記レジスト層を現像する工程、
（ｌ）前記レジスト層をマスクとして、前記研磨ストッパ層を所定パターンで除去した後、該レジストを除去する工程、
（ｍ）少なくとも前記研磨ストッパ層をマスクとして、前記チップ領域および前記非チップ領域を有する前記半導体ウエハをエッチングし、トレンチを形成する工程であって、前記チップ領域において前記半導体ウエハにトレンチを形成し、前記非チップ領域のうち少なくとも前記チップ領域と隣接する領域の前記半導体ウエハにダミートレンチを形成する工程、
（ｎ）前記トレンチおよび前記ダミートレンチを充填するように、前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、絶縁層を形成する工程、および
（ｏ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程。
【請求項３】
請求項２において、
前記工程（ｊ）において、フォトマスクが使用され、
前記チップ領域における前記レジスト層を露光する際に使用されるフォトマスクと、前記非チップ領域における前記レジスト層を露光する際に使用されるフォトマスクとは、同じである、半導体ウエハの処理方法。
【請求項４】
請求項１〜３のいずれかに記載の半導体ウエハの処理方法を含む、半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体ウエハの処理方法ならびに半導体装置の製造方法に関し、特に素子分離領域を有する半導体ウエハの処理方法ならびに半導体装置の製造方法に関する。
【０００２】
【背景技術】
近年、半導体素子（たとえばＭＯＳトランジスタ）の微細化に伴い、素子分離領域の微細化が必要となっている。素子分離領域の微細化を達成するため、トレンチ素子分離技術が検討されている。トレンチ素子分離技術は、基板上の半導体素子間にトレンチを設け、このトレンチに絶縁材を充填することによって、半導体素子間を分離する技術である。次に、この技術の一例を説明する。
【０００３】
図１１〜図１３は、従来のトレンチ素子分離技術を利用した、素子分離領域の形成工程を模式的に示す図である。図１１は、具体的には、パッド層、研磨ストッパ層およびレジスト層が順次堆積された、半導体ウエハの平面図であって、半導体ウエハ上に形成されたレジスト層の露光範囲を説明するための図である。図１２および図１３は、図１１におけるＢ−Ｂ線に沿った断面に対応する、断面模式図である。
【０００４】
まず、半導体ウエハ１０の上に、パッド層１２、研磨ストッパ層１４およびレジスト層Ｒ２を順次堆積する。次に、図１１に示すように、チップ領域１２０における、レジスト層Ｒ２のみ露光する。
【０００５】
次いで、図１２（ａ）に示すように、レジスト層Ｒ２を現像し、所定のパターンを有するレジスト層Ｒ２を形成する。レジスト層Ｒ２をマスクとして、研磨ストッパ層１１４およびパッド層１１２を除去する。
【０００６】
次に、図１２（ｂ）に示すように、レジスト層Ｒ２を除去した後、研磨ストッパ層１１４をマスクとして、半導体ウエハ１１０においてトレンチ１３２を形成する。
【０００７】
次に、図１３（ａ）に示すように、トレンチ１３２を充填するようにして、半導体ウエハ１１０の上に絶縁層１５２を形成する。
【０００８】
次に、図１３（ｂ）に示すように、化学的機械的研磨法（以下「ＣＭＰ法」という）により、絶縁層１５２の研磨を行う。以上のようにして、トレンチ１３２内に絶縁層１５２を埋め込み、トレンチ素子分離領域を形成する。
【０００９】
ところで、露光工程のスループットが低下するのを防止する観点から、図１１に示すように、非チップ領域１２２におけるレジスト層Ｒ２は、一般的に露光されない。このため、図１２（ｂ）に示すように、半導体ウエハ１１０にトレンチ１３２を形成した後、チップ領域１２０に隣接する非チップ領域１２２において、幅の広い凸部１６０が形成される。チップ領域１２０に隣接する非チップ領域１２２において、幅の広い凸部１６０が形成されると、次の問題が生じる。
【００１０】
図１３（ａ）に示すように、半導体ウエハ１１０の上に絶縁層１５２を形成する際に、幅の広い凸部１６０において、絶縁層１５２が厚く堆積してしまう。幅の広い凸部１６０において絶縁層１５２が厚く堆積した状態で、絶縁層１５２を研磨すると、図１３（ｂ）に示すように、幅の広い凸部１６０において絶縁層１５２が残存してしまうことになる。また、同時に、幅の広い凸部１６０の上に形成された絶縁層１５２の影響を受け、幅の広い凸部１６０と隣接する凸部１６２において、絶縁層１５２が残存してしまう。すなわち、非チップ領域１２２に近接するチップ領域１２０における凸部１６２において、絶縁層が残存してしまう。非チップ領域１２２に近接するチップ領域１２０における凸部１６２において、絶縁層１５２が残存してしまうと、研磨ストッパ層１１４を除去できなくなり、その凸部１６２の上部に素子を形成できなくなるなどの問題が生じる。
【００１１】
また、幅の広い凸部１６０において絶縁層１５２が厚く堆積した状態で、絶縁層１５２を研磨すると、シニング（thinning） やディッシング（dishing） などの現象が生じる場合がある。これらの現象が生じると、絶縁層１５２の膜厚がばらつくなどの問題が生じる。
【００１２】
以上の理由から、チップ領域１２０に隣接する非チップ領域１２２において、幅の広い凸部１６０が形成されると、チップ領域１２０の最外領域（図１１においてクロス（×）で示す領域）で形成されるチップが、不良チップになるなどの不具合が生じる。すなわち、チップ領域の最外領域で形成されるチップの、歩留まりが、低下してしまう。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、チップ領域の最外領域で形成される、チップの歩留まりを高くすることができる、半導体ウエハの処理方法ならびに半導体装置の製造方法を提供することにある。
【００１４】
【課題を解決するための手段】
（半導体ウエハの処理方法）
（１）本発明の第１の半導体ウエハの処理方法は、
トレンチ素子分離領域を形成する工程（Ａ）を含む、半導体ウエハの処理方法であって、
前記半導体ウエハは、チップ領域と、非チップ領域とを有し、
前記工程（Ａ）において、前記非チップ領域の少なくとも一部において、ダミートレンチ素子分離領域が形成される。
【００１５】
ここで、チップ領域とは、パターン上、チップを形成できる領域をいい、非チップ領域とは、パターン上、チップを形成できない領域をいう。
【００１６】
本発明の第１の半導体ウエハの処理方法においては、前記工程（Ａ）において、非チップ領域のうち少なくとも前記チップ領域と隣接する領域において、ダミートレンチ素子分離領域が形成されている。このため、チップ領域に、トレンチ素子分離領域を形成するためにトレンチを形成する際に、非チップ領域のうち少なくとも前記チップ領域と隣接する領域においてダミートレンチが形成される。その結果、前記トレンチおよび前記ダミートレンチ内に絶縁層を充填する際に、非チップ領域の凸部において、絶縁層が、厚く堆積するのを抑制することができる。これによって、絶縁層を研磨する際において、非チップ領域に堆積した絶縁層の影響で、非チップ領域に隣接するチップ領域の凸部において、絶縁層が残存するのを抑制することができる。したがって、非チップ領域に隣接するチップ領域において形成されるチップの歩留まりを高めることができる。
【００１７】
（２）本発明の第２の半導体ウエハの処理方法は、
トレンチ素子分離領域を形成する工程（Ａ）を含む、半導体ウエハの処理方法であって、
前記半導体ウエハは、チップ領域と、非チップ領域とを有し、
前記工程（Ａ）は、以下の工程（ａ）〜（ｄ）を含む。
（ａ）前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、所定のパターンを有する研磨ストッパ層を形成する工程、
（ｂ）少なくとも前記研磨ストッパ層をマスクとして、前記チップ領域および前記非チップ領域を有する前記半導体ウエハの前記チップ領域にトレンチを形成する工程であって、前記チップ領域において前記半導体ウエハにトレンチが形成され、前記非チップ領域のうち少なくとも前記チップ領域と隣接する領域の前記半導体ウエハにダミートレンチを形成する工程、
（ｃ）前記トレンチおよび前記ダミートレンチを充填するように、前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、絶縁層を形成する工程、および
（ｄ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程。
【００１８】
本発明の第２の半導体ウエハの処理方法は、本発明の第１の半導体ウエハの処理方法と同様の作用効果を奏することができる。
【００１９】
（３）本発明の第３の半導体ウエハの処理方法は、
トレンチ素子分離領域を形成する工程（Ａ）を含む、半導体ウエハの処理方法であって、
前記半導体ウエハは、チップ領域と、非チップ領域とを有し、
前記工程（Ａ）は、以下の工程（ｈ）〜（ｏ）を含む、半導体ウエハの処理方法。
（ｈ）前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、研磨ストッパ層を形成する工程、
（ｉ）前記研磨ストッパ層の上にレジスト層を形成する工程、
（ｊ）前記レジスト層を露光する工程であって、前記チップ領域および前記非チップ領域の所定領域が、露光される工程、
（ｋ）前記レジスト層を現像する工程、
（ｌ）前記レジスト層をマスクとして、前記研磨ストッパ層を所定パターンで除去する工程、
（ｍ）少なくとも前記研磨ストッパ層をマスクとして、前記チップ領域および前記非チップ領域を有する前記半導体ウエハをエッチングし、トレンチを形成する工程であって、前記チップ領域において前記半導体ウエハにトレンチを形成し、前記非チップ領域のうち少なくとも前記チップ領域と隣接する領域の前記半導体ウエハにダミートレンチを形成する工程、
（ｎ）前記トレンチおよび前記ダミートレンチを充填するように、前記チップ領域および前記非チップ領域を有する前記半導体ウエハの上に、絶縁層を形成する工程、および
（ｏ）前記研磨ストッパ層をストッパとして、前記絶縁層を研磨する工程。
【００２０】
本発明の第３の半導体ウエハの処理方法は、本発明の第１の半導体ウエハの処理方法と同様の作用効果を奏することができる。
【００２１】
本発明の第３の半導体装置の処理方法は、
前記工程（ｊ）において、フォトマスクが使用され、
前記チップ領域における前記レジスト層を露光する際に使用されるフォトマスクと、前記非チップ領域における前記レジスト層を露光する際に使用されるフォトマスクとは、同じであることが好ましい。
【００２２】
これによって、異なるフォトマスクを使用する場合に比べて、露光工程のスループットを向上させることができる。
また、前記半導体ウエハの処理方法において、前記トレンチを形成する工程と、前記ダミートレンチを形成する工程とを同一工程にて行なうことができる。
【００２３】
（半導体ウエハ）
本発明の半導体ウエハは、
チップ領域と非チップ領域とを含み、
前記チップ領域において、トレンチ素子分離領域が設けられ、
前記非チップ領域のうち少なくとも前記チップ領域と隣接する領域において、ダミートレンチ素子分離領域が設けられている。
【００２４】
本発明の半導体ウエハを利用して、たとえば半導体装置を製造した場合には、半導体ウエハの処理方法の項で説明した理由で、非チップ領域と隣接するチップ領域で得られるチップの歩留まりを高くすることができる。
【００２５】
（半導体装置の製造方法）
本発明の半導体装置の製造方法は、上述した本発明の半導体ウエハの処理方法を含む。
【００２６】
本発明の半導体装置の製造方法によれば、半導体ウエハの処理方法の項で説明した理由で、非チップ領域と隣接するチップ領域で得られるチップの歩留まりを高くすることができる。
【００２７】
【発明の実施の形態】
以下、本発明の好適な実施の形態について、図面を参照しながら説明する。
【００２８】
［半導体ウエハ］
以下、実施の形態に係る半導体ウエハについて説明する。図１は、半導体ウエハを模式的に示す平面図である。図２は、図１におけるＡ−Ａ線に沿った断面図である。
【００２９】
半導体ウエハ１０は、所定の処理が施され、具体的には次の構成を有する。半導体ウエハ１０は、チップ領域２０と、非チップ領域２２（図１において斜線で示す領域）とを有する。ここで、チップ領域２０とは、パターン上、チップを形成できる領域をいい、非チップ領域２２とは、パターン上、チップを形成できない領域をいう。チップ領域２０において、破線で区画されている領域は、単位チップを構成している。
【００３０】
半導体ウエハ１０のチップ領域２０の所定位置には、トレンチ素子分離領域３０が形成されている。半導体ウエハ１０の非チップ領域２２の所定位置には、ダミートレンチ素子分離領域４０が形成されている。
【００３１】
トレンチ素子分離領域３０は、素子形成領域間を分離し、素子形成領域を画定する役割を有する。このトレンチ素子分離領域３０は、半導体ウエハ１０に形成されたトレンチ３２内に、トレンチ絶縁層５０が形成されることによって、構成されている。また、半導体ウエハ１０とトレンチ絶縁層５０の間には、トレンチ酸化膜３４が介在している。
【００３２】
ダミートレンチ素子分離領域４０によって、ダミー素子形成領域が画定されている。ダミートレンチ素子分離領域４０の構成は、トレンチ素子分離領域３０と同様である。具体的には、このダミートレンチ素子分離領域４０は、半導体ウエハ１０に形成されたダミートレンチ４２内に、トレンチ絶縁層５０が形成されることによって、構成されている。また、半導体ウエハ１０とトレンチ絶縁層５０の間には、トレンチ酸化膜４４が介在している。
【００３３】
［半導体ウエハの処理方法］
次に、実施の形態に係る半導体ウエハの処理方法について説明する。具体的には、半導体ウエハにトレンチ素子分離領域の形成する方法について説明する。図３〜図８は、本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【００３４】
（１）まず、図３を参照しながら説明する。半導体ウエハ１０上に、パッド層１２を形成する。パッド層１２の材質としては、たとえば酸化シリコン，酸化窒化シリコンなどを挙げることができる。パッド層１２が酸化シリコンからなる場合には、熱酸化法，ＣＶＤ法などにより形成することができる。パッド層１２が酸化窒化シリコンからなる場合には、ＣＶＤ法などにより形成することができる。パッド層１２の膜厚は、たとえば５〜２０ｎｍである。
【００３５】
次に、パッド層１２上に、研磨ストッパ層１４を形成する。研磨ストッパ層１４としては、単層構造または多層構造を挙げることができる。単層構造としては、たとえば窒化シリコン層，多結晶シリコン層および非晶質シリコン層のいずれかを挙げることができる。多層構造としては、窒化シリコン層と多結晶シリコン層と非晶質シリコン層との中から選択される少なくとも２種からなる多層構造などを挙げることができる。研磨ストッパ層１４の形成方法としては、公知の方法たとえばＣＶＤ法などを挙げることができる。研磨ストッパ層１４は、後の絶縁層の研磨におけるストッパとして機能するのに十分な膜厚、たとえば５０〜２５０ｎｍの膜厚を有する。
【００３６】
次に、研磨ストッパ層１４の上に、公知の方法により、レジスト層Ｒ１を塗布する。
【００３７】
次に、図４に示すように、レジスト層Ｒ１を露光する。図４は、半導体ウエハ１０の、露光される範囲を説明するための図である。
【００３８】
この露光は、チップ領域２０のみならず、非チップ領域２２にも施される。具体的には、この露光は、チップ領域２０にショットが施されると同時に、非チップ領域２２（具体的には、図４において斜線で示す領域）にダミーショットが施されることによって、行われる。
【００３９】
チップ領域２０を露光する方法としては、公知の方法を挙げることができる。具体的には、チップ領域２０を露光する方法としては、光を使用する場合には、たとえば、縮小投影露光装置を利用した方法，等倍露光装置を利用した方法を挙げることができ、電子ビームを利用した場合には，たとえば直接描画方式を利用した方法を挙げることができる。縮小投影露光装置を利用した方法としては、ステップアンドリピート方式やステップアンドスキャン方式が好ましい。
【００４０】
ダミーショットは、非チップ領域２２において、後述するダミートレンチ４２を形成するために施す。このダミーショットは、チップ領域２０に隣接する非チップ領域２２において、後述するダミートレンチ４２が形成されるように施されることが好ましい。非チップ領域２２を露光する方法は、非チップ領域２２を露光できる方法であれば特に限定されない。具体的には、非チップ領域２２を露光する方法としては、光を使用する場合には、たとえば、縮小投影露光装置を利用した方法，等倍露光装置を利用した方法を挙げることができ、電子ビームを利用した場合には，たとえば直接描画方式を利用した方法を挙げることができる。縮小投影露光装置を利用した方法としては、ステップアンドリピート方式やステップアンドスキャン方式が好ましい。また、非チップ領域２２を露光する方法は、露光工程のスループットの向上の観点から、チップ領域２０を露光する方法と同様の方法であることが好ましい。非チップ領域２２を露光する際に使用される、フォトマスクは、非チップ領域２２において、ダミートレンチ４２が形成されるパターンを有するものであれば特に限定されない。フォトマスクは、チップ領域２０を露光する際に使用される、フォトマスクと同様のものであってもよく、または、別のものであってもよい。好ましいフォトマスクとしては、露光工程のスループットの向上の観点から、チップ領域２０を露光する際に使用される、フォトマスクと同様のもの挙げることができる。
【００４１】
次に、レジスト層Ｒ１を現像し、図５（ａ）に示すような、所定のパターンを有するレジスト層Ｒ１を形成する。
【００４２】
（２）次に、図５（ｂ）に示すように、レジスト層Ｒ１をマスクとして、研磨ストッパ層１４およびパッド層１２をエッチングする。このエッチングは、たとえばドライエッチングにより行われる。
【００４３】
（３）次に、図６（ａ）に示すように、レジスト層Ｒ１を除去する。レジスト層Ｒ１は、たとえばアッシングにより除去される。次いで、研磨ストッパ層１４をマスクとして、半導体ウエハ１０をエッチングし、トレンチ３２，４２を形成する。具体的には、チップ領域２０においてトレンチ３２を形成し、非チップ領域２２においてダミートレンチ４２を形成する。トレンチ３２，４２の深さは、デバイスの設計で異なるが、たとえば３００〜５００ｎｍである。半導体ウエハ１０のエッチングは、ドライエッチングにより行うことができる。トレンチ３２，４２間に形成された凸部６０の断面形状は、テーパ形状であることが好ましい。凸部６０の断面形状がテーパ形状であることで、後述する、絶縁層５２のトレンチ３２，４２内への埋め込みが容易となる。凸部６０の断面形状のテーパ角度αは、７０度以上９０度未満であることが好ましい。
【００４４】
次に、図示しないが、半導体ウエハ１０と研磨ストッパ層１４との間に介在しているパッド層１２の端部をエッチングする。
【００４５】
（４）次に、図６（ｂ）に示すように、熱酸化法により、トレンチ３２，４２における半導体ウエハ１０の露出面を酸化し、トレンチ酸化膜３４を形成する。また、この熱酸化によって、パッド層１２の端部がエッチングされていることにより、凸部６０の肩部１０ａは、酸化されて、丸みを帯びる。トレンチ酸化膜３４の膜厚は、たとえば１０〜７０ｎｍであり、好ましくは１０〜５０ｎｍである。
【００４６】
（５）次に、図７（ａ）に示すように、トレンチ３２，４２を埋め込むようにして、絶縁層５２を全面に堆積する。絶縁層５２の材質としては、たとえば酸化シリコンを挙げることができる。絶縁層５２の膜厚は、トレンチ３２，４２を埋め込み、少なくとも研磨ストッパ層１４を覆うような膜厚であれば特に限定されない。絶縁層５２の膜厚は、たとえば５００〜８００ｎｍである。絶縁層５２の堆積方法としては、たとえば高密度プラズマＣＶＤ（ＨＤＰ−ＣＶＤ）法，熱ＣＶＤ法，ＴＥＯＳプラズマＣＶＤ法などを挙げることができる。
【００４７】
この絶縁層５２の堆積の際に、次の作用効果が奏される。非チップ領域２２においてダミートレンチ４２が形成されていることにより、チップ領域２０に隣接する非チップ領域２２において、広い凸部が形成されていない。このため、チップ領域２０に隣接する非チップ領域２２において、絶縁層５２が厚く堆積するのが抑えられている。
【００４８】
（６）次に、図７（ｂ）に示すように、絶縁層５２をＣＭＰ法により平坦化する。この平坦化は、研磨ストッパ層１４が露出するまで行う。つまり、研磨ストッパ層１４をストッパとして、絶縁層５２を平坦化する。
【００４９】
この平坦化の際に、次の作用効果が奏される。上述したように、非チップ領域２２において、堆積される絶縁層５２が厚くなるのが抑制されている。このため、非チップ領域２２に堆積した絶縁層５２の影響で、絶縁層５２の研磨後において、チップ領域２０の最外領域における研磨ストッパ層１４の上に、絶縁層５２が残存するのが抑えられている。また、チップ領域２０において、孤立した凸部が存在する場合に、絶縁層５２の研磨において、孤立した凸部における研磨ストッパ層１４が除去されるのを抑えることができる。つまり、孤立した凸部における研磨ストッパ層１４において、シニング（thinning） が生じるのを抑えることができる。さらに、絶縁層５２の上部において、ディッシング（dishing）が生じるのを抑えることができる。
【００５０】
（７）次に、図８に示すように、研磨ストッパ層１４を、たとえば熱リン酸液を用いて除去する。チップ領域２０において、研磨ストッパ層１４の上に絶縁層５２が残存するのが抑えられているため、研磨ストッパ層１４の除去を確実に行うことができる。
【００５１】
次に、図２に示すように、パッド層１２と、絶縁層５２の上部とを、フッ酸により等方性エッチングする。こうして、トレンチ３２内にトレンチ絶縁層５０が形成されて、チップ領域２０において、トレンチ素子分離領域３０が完成される。また、同時に、ダミートレンチ４２内にトレンチ絶縁層５０が形成されて、非チップ領域２２において、トレンチ素子分離領域４０が形成される。
【００５２】
（作用効果）
本実施の形態に係る半導体ウエハの処理方法によれば、たとえば、次の作用効果を奏することができる。
【００５３】
本実施の形態に係る半導体ウエハの処理方法においては、非チップ領域２２において、ダミートレンチ４２を形成している。このため、非チップ領域２２において、研磨ストッパ層１４の上に堆積される絶縁層５２が厚くなるのを抑制している。その結果、絶縁層５２の研磨後、チップ領域２２の最外領域（非チップ領域と隣接するチップ領域）において、研磨ストッパ層１４の上に絶縁層５２が残存するのが抑えられている。すなわち、チップ領域２０の最外領域において、絶縁層５２の面内均一性を向上させることができる。したがって、チップ領域２０の最外領域において形成されるチップの歩留まりを向上させることができる。
【００５４】
以上のようにして処理された半導体ウエハは、さらに所定の処理が施され、素子形成領域に、半導体素子（たとえばＭＯＳ素子）などを形成することができる。そして、半導体素子などが形成された半導体ウエハは、ダイシングされて、チップを得ることができる。
【００５５】
［実験例］
ダミーショットの有無によって、絶縁層の研磨後、チップ領域と非チップ領域との境界領域において、研磨ストッパ層の上に残存する絶縁層の厚さが、どのように異なるかを調べた。以下、非チップ領域にダミーショットを施した場合の例を「実施例」といい、非チップ領域にダミーショットを施さなかった場合の例を「比較例」という。
【００５６】
なお、実施例において、チップ領域と隣接する非チップ領域において、ダミーショットを施した。なお、ダミーショットの幅は、２ｍｍとした。また、ダミーショットは、チップ領域と非チップ領域との境界地点から、０．１ｍｍだけ離して行った。
【００５７】
また、ダミー素子形成領域が次の条件で配置されるように、ダミーショットを施した。図９は、ダミー素子形成領域の配置パターンを示す平面図である。
（ａ）行方向と交差する方向に沿って伸びる、第１の仮想直線Ｌ１を想定すると、ダミー素子形成領域は、その中心が第１の仮想直線Ｌ１上に位置するように配置されている。
（ｂ）列方向と交差する方向に沿って伸びる、第２の仮想直線Ｌ２を想定すると、ダミー素子形成領域は、その中心が第２の仮想直線Ｌ２上に位置するように配置されている。
（ｃ）第１の仮想直線Ｌ１と行方向とのなす角度θ１は、約１８．４度とした。
（ｄ）第１の仮想直線Ｌ１間の間隔Ｄ１は、約３．２μｍとした。
（ｅ）第２の仮想直線Ｌ２と列方向とのなす角度θ２は、約１８．４度とした。
（ｆ）第２の仮想直線Ｌ２間の間隔Ｄ２は、約３．２μｍとした。
（ｇ）単位ユニット（四角形ＡＢＣＤで囲まれる領域）の面積に占めるダミー素子形成領域の面積の割合は、４０％とした。
（ｈ）ダミー素子形成領域の平面形状は、正方形とした。
（ｉ）ダミー素子形成領域の平面形状の一辺は、２μｍとした。
（ｊ）同一の第１の仮想直線Ｌ１上に配置された、隣り合うダミー素子形成領域において、対向する辺同士の間隔Ｇ１０は、１μｍとした。
（ｋ）同一の第２の仮想直線Ｌ２上に配置された、隣り合うダミー素子形成領域において、対向する辺同士の間隔Ｇ２０は、１μｍとした。
（ｌ）同一の第１の仮想直線Ｌ１上に配置された、隣り合うダミー素子形成領域において、互いに列方向にずれた幅Ｙ１０は、１μｍとした。
（ｍ）同一の第２の仮想直線Ｌ２上に配置された、隣り合うダミー素子形成領域において、互いに行方向にずれた幅Ｘ１０は、１μｍとした。
【００５８】
図１０は、実施例および比較例における、研磨ストッパ層の上に残存する絶縁層の厚さの分布を示すグラフである。基準点０は、チップ領域と非チップ領域との境界地点である。基準点０より負の側の領域はチップ領域であり、基準点０より正の側の領域は非チップ領域である。絶縁層の厚さは、研磨ストッパ層の上面を基準とした。符号ａは、実施例のデータから得られたグラフであり、符号ｂは比較例のデータから得られたグラフである。
【００５９】
比較例においては、基準点０において、研磨ストッパ層の上に、絶縁層が残存している。一方、実施例においては、基準点０において、研磨ストッパ層の上に、絶縁層が残存していない。このことから、ダミーショットを施すことで、非チップ領域に隣接するチップ領域において、絶縁層の面内均一性を向上させることができることを確認した。
【００６０】
本発明は、上記の実施の形態に限定されず、本発明の要旨の範囲で種々の変更が可能である。
【図面の簡単な説明】
【図１】半導体ウエハを模式的に示す平面図である。
【図２】図１におけるＡ−Ａ線に沿った断面図である。
【図３】本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【図４】本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【図５】本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【図６】本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【図７】本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【図８】本実施の形態に係る半導体ウエハの処理工程を模式的に示す断面図である。
【図９】ダミー素子形成領域の配置パターンを示す平面図である。
【図１０】実施例および比較例における、研磨ストッパ層の上に残存する絶縁層の厚さの分布を示すグラフである。
【図１１】パッド層、研磨ストッパ層およびレジスト層が順次堆積された、半導体ウエハの平面図であって、半導体ウエハ上に形成されたレジスト層の露光範囲を説明するための図である。
【図１２】従来のトレンチ素子分離技術を利用した、素子分離領域の形成工程を模式的に示す断面図である。
【図１３】従来のトレンチ素子分離技術を利用した、素子分離領域の形成工程を模式的に示す断面図である。
【符号の説明】
１０  半導体ウエハ
１２  パッド層
１４  研磨ストッパ層
２０  チップ領域
２２  非チップ領域
３０  トレンチ素子分離領域
３２  トレンチ
３４  トレンチ酸化膜
４０  ダミートレンチ素子分離領域
４２  ダミートレンチ
５０  トレンチ絶縁層
５２  絶縁層
６０  凸部
Ｒ１  レジスト層
【図１】
0003645142.tif 000002
【図２】
0003645142.tif 000003
【図３】
0003645142.tif 000004
【図４】
0003645142.tif 000005
【図５】
0003645142.tif 000006
【図６】
0003645142.tif 000007
【図７】
0003645142.tif 000008
【図８】
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【図９】
0003645142.tif 000010
【図１０】
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【図１１】
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【図１２】
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【図１３】
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