(57)【特許請求の範囲】
【請求項１】
半導体基体上の回路形成領域の外側に前記回路形成領域を囲んで設けられた、導電性膜からなる第１のダミーパターンと、
前記回路形成領域上及び前記第１のダミーパターン上に設けられた第１の絶縁膜と、
前記回路形成領域上方の、前記第１の絶縁膜上に設けられた、導電性膜からなる配線パターンと、
前記第１のダミーパターン上に位置する前記第１の絶縁膜上に設けて前記第１のダミーパターンと電気的に絶縁して配置された、導電性膜からなる第２のダミーパターンと、
前記配線パターン上，前記第２のダミーパターン上，及び前記第１の絶縁膜上を覆うように設けられた第２の絶縁膜と、
前記第２の絶縁膜上に設けられた前記ＳＯＧ膜からなる第３の絶縁膜と、
前記第３の絶縁膜上を覆うように設けられた第４の絶縁膜と、
前記第２のダミーパターン上の前記第２の絶縁膜は前記第３の絶縁膜から露出させて、該露出した該第２の絶縁膜上に前記第４の絶縁膜を配置し、前記配線パターン上に設けられた第３の絶縁膜の一部と前記第２のダミーパターンを境にして前記配線パターンより外側に設けられた第３の絶縁膜の一部とを分離することを特徴とする半導体装置の構造。
【請求項２】
前記半導体基体平面において、前記回路形成領域を基準にして外側方向への前記第１のダミーパターン及び前記第２のダミーパターンの幅寸法が、１〜２μｍであることを特徴とする請求項１記載の半導体装置の構造。
【請求項３】
前記半導体基体のエッジから前記第１のダミーパターンの側面までの距離が１０μｍ以上となるように、該ダミーパターンが設けられていることを特徴とする請求項１又は請求項２記載の半導体装置の構造。
【請求項４】
回路形成領域を持つ表面を有し、該回路形成領域には導電性膜からなる配線パターンを有する半導体基体と、
前記回路形成領域における配線パターンと電気的に接続されたパッド部と、
前記パッド部を囲むように、該パッド部と同層に設けられた、導電性膜からなるダミーパターンと、
前記回路形成領域を覆うように前記基体の表面上，前記配線パターン上，及び前記ダミーパターン上に設けられた第１の絶縁膜と、
前記第１の絶縁膜上に設けられたＳＯＧ膜からなる第２の絶縁膜と、
前記第２の絶縁膜上を覆うように設けられた第３の絶縁膜と、
を有し、
前記ダミーパターン上の前記第１の絶縁膜は前記第２の絶縁膜から露出させて、該露出した該第１の絶縁膜上に前記第３の絶縁膜を配置し、前記パッド部の周囲に設けられた第２の絶縁膜の一部と前記ダミーパターンを境にして前記パッド部より外側に設けられた第２の絶縁膜の一部とを分離することを特徴とする半導体装置の構造。
【請求項５】
前記パッド部の側面と前記ダミーパターンの側面との間隔は０．９μｍ以上であることを特徴とする請求項４記載の半導体装置の構造。
【請求項６】
前記配線パターンと前記ダミーパターンは同時に形成されるものであることを特徴とする請求項４又は請求項５記載の半導体装置の構造。
【請求項７】
前記配線パターンと前記第２のダミーパターンとは同時に形成されるものであることを特徴とする請求項１〜３のいずれか１つに記載の半導体装置の構造。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＬＳＩの配線構造及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、ＬＳＩは以下に示す方法により製造されているものがあった。図９の断面形状フロー図において説明する。半導体基板にトランジスタ等の素子（図示せず）を回路形成領域に形成後、絶縁膜を形成し、半導体基体１０１を形成する。その後、この半導体基体１０１上に、アルミなどの金属膜を形成し、ホトリソ及びエッチング工程により回路形成領域に所望の配線パターン１０２を形成する。この状態を図９（ａ）に示す。次に、絶縁膜として例えばシリコン酸化膜１０３をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法で、配線パターン１０２を含む半導体基体１０１上に被覆形成する。その後、平坦化のためにＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｒａｓｓ）膜１０４をシリコン酸化膜１０３上に塗布する。ここで、  形成されるＳＯＧ膜１０４の膜厚は下地に配線パターン１０２のない領域では厚く、配線パターン１０２上には薄くなるため、平坦化を実現できる。次に、このＳＯＧ膜１０４上にシリコン酸化膜１０５をＣＶＤ法で形成する。この状態を図９（ｂ）に示す。その後、ホトリソ及びエッチング工程を行い、回路形成領域とその領域の製造余裕を含めたデバイスチップのエッジ（縁）１０００の外側を半導体基体１０１まで露出させ、また、回路形成領域のボンディングのためのパッド部において配線パターン１０２が露出するように開口部１０６を形成する。この状態を図９（ｃ）に示す。
【０００３】
【発明が解決しようとする課題】
しかし、以上述べた半導体装置の製造方法では、デバイスチップのエッジ及びボンディングのための開口部１０６の側壁のＳＯＧ膜１０４露出面から水分がデバイス内に侵入し、配線パターン１０２等の金属を腐食させる。これにより、デバイス特性の劣下を引き起こし、信頼性を低下させてしまう。これは、ＳＯＧ膜１０４が吸湿性の膜のためである。
【０００４】
【課題を解決するための手段】
上記課題を解決すべく、本発明の半導体装置の構造は、半導体基体上に、導電性膜からなる配線パターンを有する回路形成領域と、上記回路形成領域の外側に上記回路形成領域を囲んで上記基体上に有する、上記導電性膜からなり、上記配線パターンと電気的に絶縁されたダミーパターンと、上記回路形成領域の上記配線パターン間の上記基体上に、第１の絶縁膜、第２の絶縁膜及び第３の絶縁膜が順に積層され、上記回路形成領域から延在する上記第１の絶縁膜と上記第３の絶縁膜が、上記ダミーパターン上に順に積層されていることを特徴とする。
【０００５】
【発明の実施の形態】
以下、本発明の実施例を図１、３、５，７，８の断面形状図と、図２，４、６の補助図を用いて詳細に説明する。
【０００６】
図１は本発明の第１実施例による半導体装置の製造方法の流れを示す工程断面フロー図である。本発明の第１実施例における半導体装置の製造方法について以下に説明する。
【０００７】
まず始めに、半導体基板にトランジスタ等の素子（図示せず）を回路形成領域に形成後、絶縁膜を形成し、半導体基体２０１を形成する。その後、この半導体基体２０１上に、導電性膜として膜厚６００ｎｍのアルミ金属膜を形成し、ホトリソ及びエッチング工程により回路形成領域に所望の配線パターン２０２を形成する。この配線パターン２０２形成の際、回路形成領域の配線パターン２０２と電気的に絶縁された所定の幅寸法のパターン（以下、ダミーパターンという）２０２ａをアルミ金属膜で形成する。このダミーパターン２０２ａは、平面パターンで回路形成領域より製造余裕寸法以上外側で、かつ、後に形成されるデバイスチップのエッジから製造余裕寸法以上内側に形成する。
【０００８】
例えば、デバイスチップのサイズが１０００×１０００μｍの正方形で、回路形成領域が８００×８００μｍの正方形で、このデバイスチップ正方形と回路形成領域の正方形の重心が同じで、製造余裕寸法がホトリソ工程の余裕（ここでは、０．０５μｍとする）で決まるとすると、ダミーパターンが形成可能とされる領域は、（（１０００−０．０５）−（８００＋０．０５））／２の寸法幅の帯状領域で、回路領域を囲むようになる。
【０００９】
さらに、デバイスチップのエッジから回路形成領域側に距離Ｌの位置に所定幅Ｌｗのダミーパターン２０２ａを形成するとする。ここで距離Ｌは１０μｍ以上の値であることが望ましい。この状態の断面形状図を図１（ａ）に示す。また、デバイスチップの平面パターンで見ると、このダミーパターン２０２ａはチップ周囲に沿ってチップ内帯状に形成されることになる。
【００１０】
次に、配線パターン２０２やダミーパターン２０２ａを含む半導体基体２０１上に、第１の絶縁膜としてシリコン酸化膜２０３をＣＶＤ法で２００ｎｍ形成する。次に、平坦化のために第２の絶縁膜としてＳＯＧ膜２０４をシリコン酸化膜２０３上に塗布、形成する。この際、ダミーパターン２０２ａ上に形成されたシリコン酸化膜２０３の上にはＳＯＧ膜２０４がほとんど形成されないようにする。その後、露出したシリコン酸化膜２０３及びＳＯＧ膜２０４の上に、第３の絶縁膜としてシリコン酸化膜２０５をＣＶＤ法で４００ｎｍ形成する。この状態の断面形状図を図１（ｂ）に示す。
【００１１】
さらにその後、ホトリソ及びエッチング工程を行い、デバイスチップのエッジ１０００の外側において半導体基体２０１を露出させる。この状態の断面形状図を図１（ｃ）に示す。
【００１２】
以上のような製造方法で、以下の評価を行った。
【００１３】
図１（ｃ）に示す距離Ｌを１０μｍ以上の任意の値とし、固形分濃度５．２ｗｔ％，粘度１．０３ｍＰａ．ｓｅｃのＳＯＧ膜２０４を回転数５０００ｒｐｍで塗布、形成した。
【００１４】
これらの条件により、幅Ｌｗのダミーパターン２０２ａ上に形成されるＳＯＧ膜の膜厚は図２（ａ）のグラフに示されるような結果になった。図２（ａ）のグラフの縦軸は図１（ｃ）のダミーパターン２０２ａ上に形成されるＳＯＧ膜の膜厚である。横軸は寸法Ｌｗ、又はＬｓである。寸法Ｌｓは、断面形状図を模式的に表す図２（ｂ）に示されるように、平面パターンで回路形成領域内の配線パターンのうちダミーパターンまでの最短寸法を示す。ここで、  図２（ｂ）に示す配線パターン間シリコン酸化膜２０３上のＳＯＧ膜の膜厚は約１２０ｎｍとなった。
【００１５】
図２（a）のグラフにおいて、グラフ１は、寸法Ｌｓを２．６μｍに設定して、寸法Ｌｗを１〜１００μｍまで変化させた場合のダミーパターン202a上の膜厚を示す。寸法Ｌｗを大きくするにつれてダミーパターン202a上の膜厚も大きくなっている。また、グラフ２は、寸法Ｌｗを１．０μｍに設定して、寸法Ｌｓを０．９〜５μｍまで変化させた場合のダミーパターン202a上の膜厚を示す。寸法Ｌｗを１．０μｍとすれば、寸法Ｌｓを５μｍまで大きくしてもダミーパターン202a上のＳＯＧ膜の膜厚はほぼ０ｎｍであった。
【００１６】
これらの結果から、ダミーパターン202a上のＳＯＧ膜の膜厚をほぼ０ｎｍにするためには幅Ｌｗを１μｍ程度とすれば良いことがわかる。すなわち、ダミーパターン202aの幅Ｌｗを１μｍ程度とし、かつデバイスチップのエッジ1000から回路形成領域側への距離Lが１０μｍ以上になるように、ダミーパターン202aを配置すれば、図１（ｃ）に示すように、デバイスチップのエッジからのＳＯＧ膜はダミーパターン202aと回路形成領域から延在するシリコン酸化膜205とで、回路形成領域側ＳＯＧ膜とは遮断される。
【００１７】
これにより、ＳＯＧ膜を介して回路形成領域へ水分が侵入することを防ぐことができる。なお、この幅寸法１μｍをさらに極端に短くすると、水分の侵入防止の効果が低くなると考えられる。
【００１８】
配線パターン２０２形成時に、ダミーパターン２０２ａを形成できるので、新たな工程を必要とせず、ＳＯＧ膜を介して回路形成領域へ水分が侵入するのを防ぎ、平坦性かつ信頼性に優れたデバイスを製造する効果が得られる。
【００１９】
次に、本発明の第２実施例における半導体装置の製造方法について以下に説明する。図３は本発明の第２実施例による半導体装置の製造方法の流れを示す工程断面フロー図である。
【００２０】
半導体基板にトランジスタ等の素子（図示せず）を回路形成領域に形成後、絶縁膜を形成し、半導体基体２０１を形成する。その後、この半導体基体２０１上に、第１の膜として膜厚約３００ｎｍのタングステンポリサイド膜を形成し、ホトリソ及びエッチング工程により、第１のダミーパターン３００ａを形成する。この第１のダミーパターン３００ａは、第１実施例のダミーパターンと同様に、デバイスチップのエッジから回路形成領域側に距離Ｌの位置に幅Ｌｗで形成する。ここで距離Ｌは１０μｍ以上の値とする。また、デバイスチップの平面パターンで見ると、この第１のダミーパターン３００ａはチップ周囲に沿ってチップ内帯状に形成されることになる。さらに、第１実施例に記載したように製造余裕寸法についても同様に考慮される。
【００２１】
次に、第１のダミーパターン３００ａを含めた半導体基体２０１上に第１の絶縁膜として不純物濃度Ｐ２Ｏ５＝１５ｗｔ％，Ｂ２Ｏ３＝１０ｗｔ％のＢＰＳＧ膜（Ｂｏｒｏ  Ｐｈｏｓｐｈ  Ｓｉｌｉｃａｔｅ  Ｇｒａｓｓ）３０２を８００ｎｍ形成する。その後、９００℃、窒素雰囲気、３０分の熱処理を行い、平坦化する。この後、  ＢＰＳＧ膜上に導電性膜として膜厚６００ｎｍのアルミ金属膜を形成し、ホトリソ及びエッチング工程により、配線パターン３０４及び第２のダミーパターン３０４ａを形成する。第２のダミーパターン３０４ａは、第１のダミーパターン３００ａ上に形成されたＢＰＳＧ膜３０２上に形成される。第２のダミーパターン３０４ａは、第１のダミーパターン３００ａと略同一パターンで、略同一の位置に形成する。この際、製造余裕寸法のばらつきによる寸法の違いや位置ずれが起こり得るものとする。この状態の断面形状を図３（ａ）に示す。
【００２２】
次に、配線パターン３０４及び第２のダミーパターン３０４ａを含むＢＰＳＧ膜３０２上に、第２の絶縁膜としてシリコン酸化膜３０６をＣＶＤ法で２００ｎｍ形成する。次に、平坦化のために第３の絶縁膜としてＳＯＧ膜３０８をシリコン酸化膜３０６上に塗布、形成する。その後、露出したシリコン酸化膜３０６及びＳＯＧ膜３０８の上に、第４の絶縁膜としてシリコン酸化膜３１０をＣＶＤ法で４００ｎｍ形成する。この状態の断面形状図を図３（ｂ）に示す。
【００２３】
さらにその後、ホトリソ及びエッチング工程を行い、デバイスチップのエッジ１０００外側においてＢＰＳＧ膜３０２を露出させる。この状態の断面形状図を図３（ｃ）に示す。
【００２４】
以上のような製造方法で、以下の評価を行った。
【００２５】
図３（ｃ）に示す距離Ｌを１０μｍ以上の任意の値とし、固形分濃度５．２ｗｔ％，粘度１．０３ｍＰａ．ｓｅｃのＳＯＧ膜３０８を回転数５０００ｒｐｍで塗布、形成した。
【００２６】
これらの条件により、幅Ｌｗの第２のダミーパターン３０４ａ上に形成されるＳＯＧ膜の膜厚は図４（ａ）のグラフに示されるような結果になった。図４（ａ）のグラフの縦軸は図３（ｃ）の第２のダミーパターン３０４ａ上に形成されるＳＯＧ膜の膜厚である。横軸は寸法Ｌｗ、又はＬｓである。寸法Ｌｓは、断面形状図を模式的に表す図４（ｂ）に示されるように、平面パターンで回路形成領域内の配線パターンのうちダミーパターンまでの最短寸法を示す。なお、この第２実施例では、上述したように、第２のダミーパターン３０４ａの幅寸法に合わせて第１のダミーパターン３００ａの幅寸法も略同一になるように形成している。ここで、  図３（ｂ）に示す配線パターン間シリコン酸化膜３０６上のＳＯＧ膜の膜厚は約１２０ｎｍとなった。
【００２７】
図４（a）のグラフにおいて、グラフ３は、寸法Ｌｓを２．６μｍに設定して、寸法Ｌｗを１〜７μｍまで変化させた場合の第２のダミーパターン304a上の膜厚を示す。寸法Ｌｗが２μｍ以上では、 Ｌｗが大きくなるにつれて第２のダミーパターン304a上の膜厚も大きくなっている。また、グラフ４は、寸法Ｌｗを１．０μｍに設定して、寸法Ｌｓを０．９〜５μｍまで変化させた場合の第２のダミーパターン304a 上の膜厚を示す。寸法Ｌｗ＝１．０μｍで、寸法Ｌｓを５μｍまで大きくしても第２のダミーパターン304a上のＳＯＧ膜の膜厚はほぼ０ｎｍであった。
【００２８】
これらの結果から、第２のダミーパターン304a上のＳＯＧ膜の膜厚をほぼ０ｎｍにするためには幅Ｌｗを２μｍ以下とすれば良いことがわかる。すなわち、第１のダミーパターン300a及び第２のダミーパターン304aの幅Ｌｗを１〜２μｍとし、かつデバイスチップのエッジ部から回路形成領域側に距離Lが１０μｍ以上になるように、第１のダミーパターン300a及び第２のダミーパターン304aを配置すれば、図３（ｃ）に示すように、デバイスチップのエッジからのＳＯＧ膜は第２のダミーパターン304aと回路形成領域から延在するシリコン酸化膜310とで、回路形成領域側ＳＯＧ膜とは遮断される。
【００２９】
これにより、ＳＯＧ膜を介して回路形成領域へ水分が侵入することを防ぐことができる。
【００３０】
第１実施例同様に、ＳＯＧ膜を介して回路形成領域へ水分が侵入するのを防ぎ、平坦性かつ信頼性に優れたデバイスを製造する効果が得られる。また、第１の膜が上述したように導電性の膜であれば、第１の膜による配線パターン形成時に、第１のダミーパターン３００ａを形成できる。このように配線パターンを２層以上形成するデバイスにも対応でき、この場合に新たな工程を必要としない。また、第１のダミーパターン３００ａ及び第２のダミーパターン３０４ａの幅Ｌｗを１〜２μｍと寸法の選択の範囲が第１実施例に比べて広くなる効果を得る。
【００３１】
図５は本発明の第３実施例による半導体装置の製造方法の流れを示す工程断面フロー図である。本発明の第３実施例における半導体装置の製造方法について以下に説明する。
【００３２】
半導体基板にトランジスタ等の素子（図示せず）を回路形成領域に形成後、絶縁膜を形成し、半導体基体２０１を形成する。その後、この半導体基体２０１上に、導電性膜として膜厚６００ｎｍのアルミ金属膜を形成し、ホトリソ及びエッチング工程により回路形成領域に所望の配線パターン４０２を形成する。この配線パターン４０２形成の際、回路形成領域の配線パターン４０２と電気的に絶縁された所定の幅寸法のパターン（以下、ダミーパターンという）４０２ａをアルミ金属膜で形成する。このダミーパターン４０２ａは、第１実施例のダミーパターンと同様に形成される。すなわち、デバイスチップのエッジから回路形成領域側に距離Ｌの位置に幅Ｌｗで形成される。ここで距離Ｌは１０μｍ以上の値とする。また、デバイスチップの平面パターンで見ると、このダミーパターン４０２ａはチップ周囲に沿ってチップ内帯状に形成されることになる。さらに、第１実施例に記載したように製造余裕寸法についても同様に考慮される。この状態の断面形状を図５（ａ）に示す。
【００３３】
次に、配線パターン４０２やダミーパターン４０２ａを含む半導体基体２０１上に、第１の絶縁膜としてシリコン酸化膜４０４をＣＶＤ法で２００ｎｍ形成する。次に、平坦化のためにＳＯＧ膜をシリコン酸化膜４０４上に複数回塗布、形成する。つまり、  ＳＯＧ膜を塗布、乾燥させた後、  ＳＯＧ膜を塗布及び乾燥させる作業を少なくとも一回以上行う。これにより第２の絶縁膜としてＳＯＧ膜４０６が形成される。この状態の断面形状を図５（ｂ）に示す。
【００３４】
その後、ドライエッチングとしてリアクティブエッチング方法により、ダミーパターン４０２ａ上にＳＯＧ膜がほとんど残らないようにＳＯＧ膜を除去する。この時のエッチング条件とエッチングレートを以下に示す。
【００３５】
ガス流量比：ＣＨＦ３／ＣＦ４／Ａｒ＝２０／１５／２００［ｓｃｃｍ］＝４／３／４０
圧力：４０［Ｐａ］
ＲＦパワー：２００［Ｗ］
ＳＯＧ膜のエッチングレート：７．５［ｎｍ／ｓｅｃ］
このエッチングレートで、ダミーパターン４０２ａ上のＳＯＧ膜を除去するようにエッチング時間を設定して処理した。この後の状態の断面形状を図５（ｃ）に示す。
【００３６】
その後、露出したシリコン酸化膜４０４及びＳＯＧ膜４０６ａの上に、第３の絶縁膜としてシリコン酸化膜４０８をＣＶＤ法で４００ｎｍ形成する。この状態の断面形状図を図５（ｄ）に示す。
【００３７】
さらにその後、ホトリソ及びエッチング工程を行い、デバイスチップのエッジ１０００外側において半導体基体２０１を露出させる。この状態の断面形状図を図５（ｅ）に示す。
【００３８】
以上のような製造方法で、以下の評価を行った。
【００３９】
図５（ｅ）に示す距離Ｌを１０μｍ以上の任意の値とし、固形分濃度５．２ｗｔ％，粘度１．０３ｍＰａ．ｓｅｃのＳＯＧ膜を回転数５０００ｒｐｍで２度塗り、３度塗りの場合でＳＯＧ膜４０６を形成した。
この２度塗り、３度塗りの場合において、図５（ｂ）に示す配線パターン間シリコン酸化膜４０４上のＳＯＧ膜の膜厚はそれぞれ約２４０ｎｍ、３６０ｎｍとなった。また、図５（ｂ）におけるダミーパターン４０２ａ上のＳＯＧ膜の膜厚は、それぞれ約４０ｎｍ、９０ｎｍであった。そのため、この後のドライエッチングの時間は、それぞれ５．３秒、１２秒であった。
【００４０】
これらを評価した結果、幅Ｌｗのダミーパターン４０２ａ上に形成されるＳＯＧ膜の膜厚は図６（ａ）のグラフに示されるようになった。図６（ａ）のグラフの縦軸は図５（ｅ）のダミーパターン４０２ａ上に形成されるＳＯＧ膜の膜厚である。横軸は寸法Ｌｗ、又はＬｓである。寸法Ｌｓは、断面形状図を模式的に表す図６（ｂ）に示されるように、平面パターンで回路形成領域内の配線パターンのうちダミーパターンまでの最短寸法を示す。
【００４１】
図６（a）のグラフにおいて、グラフ５は、寸法Ｌｓを２．６μｍに設定して、寸法Ｌｗを１〜１００μｍまで変化させた場合のダミーパターン402a上の膜厚を示す。寸法Ｌｗが１μｍ以上では、 Ｌｗが大きくなるにつれてダミーパターン402a上の膜厚も大きくなっている。また、グラフ６は、寸法Ｌｗを１．０μｍに設定して、寸法Ｌｓを０．９〜５μｍまで変化させた場合のダミーパターン402a 上の膜厚を示す。寸法Ｌｗ＝１．０μｍで、寸法Ｌｓを５μｍまで大きくしてもダミーパターン402a上のＳＯＧ膜の膜厚はほぼ０ｎｍであった。
【００４２】
これらの結果から、平坦性を向上させるためにＳＯＧ膜を複数回塗布、形成しても、エッチング工程を組み合わせることで、ダミーパターン402aの幅Ｌｗを１μｍ程度とすればダミーパターン402a上のＳＯＧ膜の膜厚をほぼ０ｎｍにすることができた。すなわち、ダミーパターン402aの幅Ｌｗを１μｍ程度とし、かつデバイスチップのエッジ部から回路形成領域側に距離Lが１０μｍ以上になるように、ダミーパターン402a を配置すれば、図５（ｅ）に示すように、デバイスチップのエッジからのＳＯＧ膜はダミーパターン402a と回路形成領域から延在するシリコン酸化膜408とで、回路形成領域側ＳＯＧ膜とは遮断される。
【００４３】
これにより、ＳＯＧ膜を介して回路形成領域へ水分が侵入することを防ぐことができる。なお、この幅寸法１μｍをさらに極端に短くすると、水分の侵入防止の効果が低くなると考えられる。
【００４４】
第１実施例と同様に、ＳＯＧ膜を介して回路形成領域へ水分が侵入するのを防ぎ、信頼性に優れたデバイスを製造する効果が得られる。さらに、  ＳＯＧ膜を複数回塗布、形成しているので、第１実施例より平坦性が向上する効果を得ることができる。
【００４５】
図７は本発明の第４実施例による半導体装置の断面構造を示す図である。本発明の第４実施例における半導体装置の構造について以下に説明する。
【００４６】
この第４実施例は、第１実施例においてダミーパターンを一つ設けていたのを、複数設けるようにしたものである。図７において、ダミーパターンを２本設けた例を示す。第１実施例のダミーパターンを第１のダミーパターン500aとすると、平面パターンで回路形成領域を基準にして、この第１のダミーパターンの外側に、略同一幅（Ｌｗ）寸法の第２のダミーパターン500bを設ける。ここで、図７に示すＬｓの寸法は、平面パターンで、第１のダミーパターン500aと第２のダミーパターン500bとの間の距離を表し、０．９μｍ以上あれば良い。
【００４７】
これにより、第１の実施例と同様な効果が得られると共に、より水分の侵入を防ぐ効果が得られる。
【００４８】
図８は本発明の第５実施例による半導体装置の断面構造を示す図である。本発明の第５実施例における半導体装置の構造について以下に説明する。
【００４９】
この第５実施例は、第１実施例で回路形成領域の周囲にダミーパターンを設けていたのを、配線パターンの一つであるボンディングのためのパッド部の周囲に設けるようにしたものである。
【００５０】
図８に示すように、平面パターンで、ボンディングのための開口部602を設けたパッド部パターン601のエッジから、このパッド部パターンを基準にして外側に距離Ｌｓ離れた位置にダミーパターン600aを設けている。 この距離Ｌｓは０．９μｍ以上あれば良い。このダミーパターン600aの寸法幅（Ｌｗ）は、第１実施例のダミーパターンと略同一幅寸法であれば良い。このパッド部パターン601は下層の半導体基体201に形成された配線（図示しない）により回路形成領域の他の配線パターンと電気的に接続され得る。
【００５１】
これにより、ボンディングのためのパッド部パターン６０１の開口部６０２から、ＳＯＧ膜を介して回路形成領域へ水分が侵入することを防ぐ効果が得られる。
【００５２】
第１実施例乃至第５実施例において、ＳＯＧ膜の上層及び下層に用いる膜をシリコン酸化膜としたが、他にもシリコン窒化膜、ＰＳＧ（Ｐｈｏｓｐｈ  Ｓｉｌｉｃａｔｅ  Ｇｒａｓｓ）膜、ＢＰＳＧ膜でも良いし、これらの膜の積層膜でも良い。これらの絶縁膜は層間絶縁膜としても良い。
【００５３】
第１実施例、第２実施例、第４実施例又は第５実施例において、第３の実施例のＳＯＧ膜をエッチングする処理を組み合わせても良い。ＳＯＧ膜を厚膜化して、平坦化する効果を得られる。
【００５４】
また、第１実施例乃至第５実施例において、  ＳＯＧ膜の固形分濃度を高くする場合には、ダミーパターンの幅寸法をそれぞれの実施例で長く設定すれば良い。また、  ＳＯＧ膜の固形分濃度を低くする場合には、ダミーパターンの幅寸法をそれぞれの実施例で短く設定すれば良い。ただし、第３の実施例による製造方法では、ダミーパターンの幅寸法を変えずに、  ＳＯＧ膜のエッチング時間を変えることでも可能である。つまり、  ＳＯＧ膜の固形分濃度を高くする場合には、ダミーパターン上の膜厚が厚くなるのでエッチング時間を長くする。そして、ＳＯＧ膜の固形分濃度を低くする場合には、ダミーパターン上の膜厚が薄くなるので、エッチング時間を短くすれば良い。
【００５５】
さらに、第２実施例のＢＰＳＧ膜３０２は、熱処理により平坦化される特性を持つ他の膜（例えばＰＳＧ膜）でもよい、
【００５６】
【発明の効果】
本発明の半導体装置の構造及び製造方法によれば、  平面パターンで、デバイスの回路形成領域より外側で、かつデバイスチップのエッジから内側にダミーパターンを形成することにより、層間絶縁膜のＳＯＧ膜を介して回路形成領域へ水分が侵入するのを防ぎ、平坦性かつ信頼性に優れたデバイスを製造する効果が得られる。
【図面の簡単な説明】
【図１】本発明の第１実施例による半導体装置の製造方法を示すフロー図である。
【図２】（ａ）寸法Ｌｗ又はＬｓと、ダミーパターン上のＳＯＧ膜膜厚との関係を示すグラフである。
（ｂ）幅Ｌｗ又はＬｓを示す断面形状模式図である。
【図３】本発明の第２実施例による半導体装置の製造方法を示すフロー図である。
【図４】（ａ）寸法Ｌｗ又はＬｓと、第２のダミーパターン上のＳＯＧ膜膜厚との関係を示すグラフである。
（ｂ）幅Ｌｗ又はＬｓを示す断面形状模式図である。
【図５】本発明の第３実施例による半導体装置の製造方法を示すフロー図である。
【図６】（ａ）寸法Ｌｗ又はＬｓと、ダミーパターン上のＳＯＧ膜膜厚との関係を示すグラフである。
（ｂ）幅Ｌｗ又はＬｓを示す断面形状模式図である。
【図７】本発明の第４実施例による半導体装置の断面構造を示す図である。
【図８】本発明の第５実施例による半導体装置の断面構造を示す図である。
【図９】従来技術による半導体装置の製造方法を示す工程断面フロー図である。
【符号の説明】
１０１、２０１                                  半導体基体
１０２、２０２、３０４、４０２、５００、６００                                                                      配線パターン
２０２ａ、４０２ａ、６００ａ                    ダミーパターン
３００ａ、５００ａ                                              第１のダミーパターン
３０４ａ、５００ｂ                                                  第２のダミーパターン
１０３、１０５、２０３、２０５、３０６、３１０、４０４、４０８、５０２、５０６、６０４、６０８                                                          シリコン酸化膜
１０４、２０４、３０８、４０６、４０６ａ、５０４、６０６                                                          ＳＯＧ膜
３０２                                          ＢＰＳＧ膜
６０１                                                                        パッド部パターン
６０２                                                                        開口部
１０００                                                          デバイスチップのエッジ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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