(57)【特許請求の範囲】
【請求項１】
光素子実装基板に光素子を実装してなるハイブリッド光集積回路の製造方法であって、
前記光素子実装基板として、
同一の基板上に光導波路部と光素子搭載部と電気配線部とを備え、
該光素子搭載部は、上面が平坦な凸部が設けられたテラス部と、表面が該テラス部上面より低くなるように形成された電極部とを備え、さらに、
前記テラス部の上面には、第１の下地メタルパタンと第１の半田パタンとが順次積層され、一方前記電極部の表面には、前記電気配線部に連なる電気配線パタンの上に、一部に開口部が形成された絶縁膜層と、該絶縁膜層の開口部を含み、かつ該開口部よりも広い領域を覆うようにして形成された第２の下地メタルパタンと、該第２の下地メタルパタンを含んで前記第２の下地メタルパタンよりも広い領域を覆うようにして形成された第２の半田パタンとが順次積層されてなる電極パタンが形成され、さらに、
前記テラス部面上の前記第１の半田パタン表面の高さが、前記電極部上の前記第２の半田パタン表面の高さよりも高く設定された光素子実装基板を用い、
当該光素子実装基板の前記光素子搭載部に、前記光素子をアライメントする第１の工程と、
当該アライメントした前記光素子をリフロー温度よりも低い温度で前記第1の半田パタンにより前記光素子搭載部に仮固定する第２の工程と、
当該光素子を仮固定した後に、前記リフロー温度で前記第1の半田パタンにより前記光素子を前記光素子搭載部に固定するとともに、前記リフロー温度で前記第２の半田パタンにより前記光素子を前記電極部に電気的に接続する第３の工程と
を有することを特徴とするハイブリッド光集積回路の製造方法。
【請求項２】
前記同一の基板が、表面に凹凸を有するシリコン基板であり、また前記テラス部は前記シリコン基板の凸部からなり、さらに前記電極部は前記シリコン基板の凹部とその上に形成した誘電体層とを有することを特徴とする請求項１に記載のハイブリッド光集積回路の製造方法。
【請求項３】
前記第１の半田パタンの厚さと前記第２の半田パタンの厚さとが等しい値に設定されたことを特徴とする請求項１または請求項２に記載のハイブリッド光集積回路の製造方法。
【請求項４】
前記光導波路部が前記同一の基板上に形成された光ファイバ整列溝からなることを特徴とする請求項１ないし請求項３のいずれか一項に記載のハイブリッド光集積回路の製造方法。
【請求項５】
前記光導波路が前記同一の基板の凹部上に形成された下部クラッド層、コア層、および上部クラッド層からなる石英ガラス系光導波路からなることを特徴とする請求項１ないし請求項３のいずれか一項に記載のハイブリッド光集積回路の製造方法。
【請求項６】
前記光素子実装基板が複数の前記光素子搭載部を備え、
複数の光素子の各々について前記第1の工程と前記第２の工程とを繰り返して前記複数の光素子の全てを、前記複数の光搭載部のうちの対応する光素子搭載部にそれぞれ仮固定した後、前記第３の工程を実行して前記複数の光素子の全てを、前記複数の光搭載部のうちの対応する光素子搭載部にそれぞれ固定するとともに、前記複数の光素子の全てを、前記複数の光搭載部の対応する光素子搭載部が備える前記電極部にそれぞれ電気的に接続することを特徴とする請求項１ないし５のいずれか一項に記載のハイブリッド光集積回路の製造方法。
【請求項７】
前記第1の下地メタルパタンと前記第1の半田パタンとの直径の比がリフロー前後で半田の高さが変わらない値に設定され、前記第２の下地メタルパタンと前記第２の半田パタンとの直径の比がリフロー後の半田の高さが前記光素子搭載部に搭載される光素子の電極とリフロー前の第２の半田パタンとのギャップよりも高くなる値に設定されていることを特徴とする請求項１ないし６のいずれか一項に記載のハイブリッド光集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、光導波路を有する基板上に、半田バンプを介して、一つあるいは複数の光素子を搭載するハイブリッド光集積回路の製造方法に関する。
【０００２】
【従来の技術】
図２０ないし図２２は、光素子実装基板、およびそれを用いたハイブリッド光集積回路の一例として、特開平8-78657号公報に開示されたものを示す。図２０は、この光素子実装基板の斜視図、図２１はこの光素子実装基板の断面図、図２２は光素子を搭載したハイブリッド光集積回路の側面図である。
【０００３】
図２０に示すように、光素子実装基板は、矩形状のシリコン基板1 を有する。この基板１の一面に、幅方向に沿って互いに対向する２つの凸部（シリコンテラス部）１ａが設けられている。また、これらの凸部をはさむようにして、基板１の表面の一端部側に設けられた光導波路部２１と、シリコン基板１の表面の他端部側に積層された誘電体層３と、該誘電体層３上に積層された電気配線パタン４とを有する。このシリコン基板１の一面には、上端が平坦な２つの凸部１ａと、該２つのシリコンテラス部１ａを挟むようにして位置いした２つの凹部（シリコンテラス部１ａ以外の平坦な面からなる）１ｂとが設けられている。第一の凹部１ｂ上には光導波路２を有する光導波路部２１が設けられ、他方の凹部１ｂ上には誘電体層３および電気配線パタン４が順次積層された領域（電気配線部２２として機能）が設けれている。光素子搭載部２３は、２つのシリコンテラス部１ａとその間に挟まれた誘電体層３とで構成されており、さらに誘電体層３上の電気配線パタンには電極５が形成されている。
【０００４】
本素子搭載部の電極５の構造は、図２１に示すように、電気配線パタン４上の一部に開口部を有する絶縁膜層６、該絶縁膜層６の開口部を含んでそれよりも広い領域を覆うように形成した下地メタルパタン７、および下地メタルパタン７を含んでそれよりも広い領域を覆うように形成した半田パタン８が順次積層されて形成されている。
【０００５】
ところで、シリコン基板１の凸部分であるシリコンテラス部１ａは、図２２に示すように、半導波路コア２ａ中心までの高さと搭載される光素子のコア９ａまでの高さとが一致するように高精度な加工が可能であるため、光素子搭載時の高さ方向の基準面として機能する。さらに搭載される光素子９に対しては良好なヒートシンクとして機能する。
【０００６】
光素子実装基板の形成工程は、図２０および図２１に示されるように、まずシリコン基板１の一部を除去してシリコンテラス部１ａを形成する。つぎに光導波路２を形成し、その不要部分をエッチングにより除去して、誘電体層３を形成する。さらに、誘電体層３上に電気配線パタン４を形成した後、この上を絶縁膜層６で覆う。そして電極５を形成する部分にコンタクトホールを開ける。さらに、半田リフローの際に、半田パタン８が電気配線パタン４側へ拡散するのを防ぐ為に、コンタクトホールを含んでそれよりも広い領域を覆うように、下地メタルパタン７で覆う。最後に、下地メタルパタン７を含んでそれよりも広い領域を覆うように半田パタン８を積層する。
【０００７】
つぎに、図２０ないし図２５を参照しながら、上記光素子実装基板上への光素子搭載方法について説明する。図２３は、光素子実装基板上で光素子９をアライメントした時の様子を示した断面図である。
【０００８】
この光素子実装基板では、シリコンテラス部１ａ表面から光導波路コア２ａ中心までの高さは、搭載する光素子９の表面から光素子のコア９ａまでの高さに一致するように製作してある。したがって、光素子９と光導波路２との高さ方向の位置合わせは、光素子９をシリコンテラス部１ａ面上に置くだけで完了する。一方、光素子９と光導波路２との横方向の位置合わせは、図２０に示すように、あらかじめシリコンテラス部１ａ表面に形成したアライメントマーク１０と光素子９側に形成したアライメントマーク１３とを合わせるだけで容易に達成できる。なお、アライメント時には、図２３に示すように、基板側電極５上に形成した半田パタン８の上面と光素子側電極１と２の間には、ギャップｇがあるため電気的には接触していない。
【０００９】
アライメント終了後、半田パタン８をリフローすると、図２４に示すように、絶縁膜層６上にあった半田パタン８は弾かれて下地メタルパタン７上に集まる。さらに溶融した半田は表面張力により下地メタルパタン７上で半田バンプ１１となって盛り上がる。この時の半田バンプ１１の高さｈが、ギャップｇ間を埋めるのに十分な高さがあると、図２５に示すように、基板側電極５と光素子側電極１２との間が、半田バンプ１１により電気的に接続され、同時に光素子９が、光素子実装基板上に固定され、ハイブリッド光集積回路が構成される。
【００１０】
このような光素子実装基板と光素子９とで構成されるハイブリッド光集積回路では、光素子９は、光素子搭載部２３の誘電体層３上に形成した電極５と半田バンプ１１を介して電気的に接続しているので、シリコン基板１と電極５との間に寄生する浮遊容量を大幅に低減することができる。このために、１０Ｇｇｉｔ／ｓにおよぶ高速動作が可能となる。
【００１１】
【発明が解決しようとする課題】
しかし、上記した従来の構成では、図２５に示すように、光素子９はシリコンテラス部１ａ上に直接接触した状態で、半田バンプ１１を介して光素子実装基板に搭載固定されていた。
【００１２】
しかし、この構造においては、光素子９と光素子実装基板との固定が微小な半田バンプ１１のみによりなされるため、固定強度の面から信頼性に問題があった。そこで、さらに固定強度を確保するためには、光素子搭載後に光素子９がシリコンテラス部１ａと接する部分で、接着剤等による補強を必要とした。
【００１３】
さらに、複数の光素子を搭載する場合、既に接着剤で固定された光素子があると、その後に搭載する光素子の数にわたって半田リフローが繰り返されるため、熱による接着剤の機能劣化という問題があった。特にシリコンが基板となる場合においては、その熱伝導度が大きいため、搭載する光素子ごとに局部的に半田をリフローすることが困難であった。
【００１４】
また、アレイ光素子を搭載する際に、光素子実装基板や光素子に反りがあると、単にシリコンテラス部表面に光素子を接触させただけでは、アレイ光素子の個々のコア９ａとの光軸合わせが困難となるばかりでなく、さらにシリコンテラス部の接触が十分でない部分がでてくるため、均一にヒートシンクとして機能しなくなるという解決すべき課題があった。
【００１５】
本発明は、上記課題を解決し、光素子搭載部の浮遊容量を十分に低減し、なおかつ固定強度を確保するとともに、複数の光素子搭載を容易にする光素子実装基板を提供することを目的とする。あわせて、この低浮遊容量、光素子固定の信頼性およびヒートシンクのすべての要求を満足するハイブリッド光集積回路を提供することを目的とする。
【００１６】
【課題を解決するための手段】
したがって、上記課題を解決するために、請求項１に記載の発明は、光素子実装基板に光素子を実装してなるハイブリッド光集積回路の製造方法であって、前記光素子実装基板として、同一の基板上に光導波路部と光素子搭載部と電気配線部とを備え、該光素子搭載部は、上面が平坦な凸部が設けられたテラス部と、表面が該テラス部上面より低くなるように形成された電極部とを備え、さらに、前記テラス部の上面には、第１の下地メタルパタンと第１の半田パタンとが順次積層され、一方前記電極部の表面には、前記電気配線部に連なる電気配線パタンの上に、一部に開口部が形成された絶縁膜層と、該絶縁膜層の開口部を含み、かつ該開口部よりも広い領域を覆うようにして形成された第２の下地メタルパタンと、該第２の下地メタルパタンを含んで前記第２の下地メタルパタンよりも広い領域を覆うようにして形成された第２の半田パタンとが順次積層されてなる電極パタンが形成され、さらに、前記テラス部面上の前記第１の半田パタン表面の高さが、前記電極部上の前記第２の半田パタン表面の高さよりも高く設定され、かつ前記第1の下地メタルパタンと前記第1の半田パタンとの直径の比がリフロー前後で半田の高さが変わらない値に設定され、前記第２の下地メタルパタンと前記第２の半田パタンとの直径の比がリフロー後の半田の高さが前記光素子搭載部に搭載される光素子の電極とリフロー前の第２の半田パタンとのギャップよりも高くなる値に設定された光素子実装基板を用い、当該光素子実装基板の前記光素子搭載部に、前記光素子をアライメントする第１の工程と、当該アライメントした前記光素子をリフロー温度よりも低い温度で前記第1の半田パタンにより前記光素子搭載部に仮固定する第２の工程と、当該光素子を仮固定した後に、前記リフロー温度で前記第1の半田パタンにより前記光素子を前記光素子搭載部に固定するとともに、前記リフロー温度で前記第２の半田パタンにより前記光素子を前記電極部に電気的に接続する第３の工程とを有することを特徴とする。
【００１７】
請求項１のハイブリッド光集積回路の製造方法は、好ましくは請求項２に記載されているように、前記同一の基板が、表面に凹凸を有するシリコン基板であり、またテラス部は該シリコン基板の凸部からなり、さらに電極部は該シリコン基板の凹部とその上に形成した誘電体層とを有するものであってもよい。
【００１８】
好ましくは、請求項３に記載されているように、上記請求項１または請求項２に記載のハイブリッド光集積回路の製造方法において、第１の半田パタンの厚さと第２の半田パタンの厚さとが等しい値に設定されたものとすることもできる。
【００１９】
好ましくは、請求項４に記載されているように、上記請求項１ないし３のいずれか一項に記載のハイブリッド光集積回路の製造方法において、光導波路部が同一の基板上に形成された光ファイバ整列溝で構成されるものとしてもよい。
【００２０】
好ましくは、請求項５に記載されているように、請求項１ないし請求項３のいずれか一項に記載のハイブリッド光集積回路の製造方法は、光導波路が同一の基板の凹部上に形成された下部クラッド層、コア層、および上部クラッド層からなる石英ガラス系光導波路で構成されるものとしてもよい。
【００２１】
好ましくは、請求項６に記載されているように、請求項１ないし５のいずれか一項に記載のハイブリッド光集積回路の製造方法は、前記光素子実装基板が複数の前記光素子搭載部を備え、複数の光素子の各々について前記第1の工程と前記第２の工程とを繰り返して前記複数の光素子の全てを、前記複数の光搭載部のうちの対応する光素子搭載部にそれぞれ仮固定した後、前記第３の工程を実行して前記複数の光素子の全てを、前記複数の光搭載部のうちの対応する光素子搭載部にそれぞれ固定するとともに、前記複数の光素子の全てを、前記複数の光搭載部の対応する光素子搭載部が備える前記電極部にそれぞれ電気的に接続するようにしてもよい。
【００２２】
好ましくは、請求項７に記載されているように、請求項１ないし６のいずれか一項に記載のハイブリッド光集積回路の製造方法は、前記第1の下地メタルパタンと前記第1の半田パタンとの直径の比がリフロー前後で半田の高さが変わらない値に設定され、前記第２の下地メタルパタンと前記第２の半田パタンとの直径の比がリフロー後の半田の高さが前記光素子搭載部に搭載される光素子の電極とリフロー前の第２の半田パタンとのギャップよりも高くなる値に設定されていてもよい。
【００２５】
【発明の実施の形態】
＜実施形態例１＞
図１ないし図３を用いて本発明にもとづく光素子実装基板の一例を説明する。図１は光素子実装基板の斜視図、図２は図１のＡ−Ａ′線に沿う断面図、および図３は図１および図２に示す光素子実装基板に光素子を実装した状態を示した断面図である。
【００２６】
この実施形態例の光素子実装基板は、同一の基板１上に光導波路部２１と光素子搭載部２３と電気配線部２２とを備える。光素子搭載２３部は、上面が平坦な凸部が設けられたテラス部（シリコンテラス部）１ａと、表面が該テラス部１ａ上面より低くなるように形成された凹部（電極部）１ｂとを備え、さらに、前記テラス部１ａの上面には、第１の下地メタルパタン１６と第１の半田パタン１４とが順次積層され、一方前記電極部１ｂの表面には、前記電気配線部２２に連なる電気配線パタンの上に、一部に開口部が形成された絶縁膜層６と、該絶縁膜層６の開口部を含み、かつ該開口部よりも広い領域を覆うようにして形成された第２の下地メタルパタン１７と、該第２の下地メタルパタン１７を含んで前記第２の下地メタルパタン１７よりも広い領域を覆うようにして形成された第２の半田パタン１５とが順次積層されてなる電極パタンが形成され、さらに、上記テラス部１ａ上の第１の半田パタン１４表面の高さが、該電極部上の該第２の半田パタン１５表面の高さよりも高く設定されている。
【００２７】
このように、光素子搭載部２３において、テラス部１ａ上の第１の半田パタン１４表面の高さが、電極部５上の第２の半田パタン１５表面の高さよりも高く設定されることで、搭載後の光素子固定において、図３に示すように、光素子９の固定は、テラス部１ａ上に形成した第１の半田パタン１４で行い、光素子９との電気的接続は第２の半田パタン１５をリフローして形成した半田バンプ１１で行うというように、役割分担させることができ、搭載した素子の固定強度を大幅に上げることができる。
【００２８】
すなわち、図２に示すように、この光実装基板上に光素子９を搭載するにあたり、テラス部１ａ面上の第１の半田パタン１４表面を高さ方向の基準面として用いることができるので、光素子９を光実装基板上に置くだけで、高精度の高さ方向の光軸アライメントが可能となる。さらに、光素子９の横方向に光軸合わせは、図１に示すように、あらかじめテラス部１ａ表面に形成したアライメントマーク１０と、光素子９側に形成したアライメントマーク１３とを合わせることで容易に達成できる。また、光素子９の固定は面積の広い第１の半田パタン１４によりなされるので、十分な固定強度が確保できる。
【００２９】
一方、光素子９との電気的接続は、電極５上に形成した第２の半田パタン１５がリフロー後に半田バンプ１１になり、その高さが高くなることで実現される。この際、第２の半田パタン１５に必要となるリフロー時の半田の高さの上昇は、光素子９の電極１２とリフロー前の第２の半田パタン１５表面とのギャップｇを埋めるだけでよい。また、光素子９と光素子実装基板との固定強度は、第１の半田パタン１４により確保されるので、第２の半田パタン１５と光素子９側電極１２との接触面積は、電気的接続を実現するのに必要最小限にまで小さくできる。この結果、半田バンプ１１形成に必要な半田の量を大幅に低減できるため、テラス部１ａ面上の第１の半田パタン１４の厚みを、第２の半田パタン１５に必要なだけの厚さで、できるだけ薄くすることができるようになるため、半田リフローに伴う光素子９の位置ずれを大幅に低減することができる。
【００３０】
さらに、本発明の光素子実装基板の光素子搭載部２３において、電極部５上の第２の半田パタン１５表面よりも高い位置に、テラス部１ａ上の第１の半田パタン１４が設定されたことで、半田バンプによる複数の光素子搭載が可能になる。
【００３１】
この点を、以下にさらに詳しく述べる。本発明の発明者らは、既に薄膜半田による複数の光素子搭載を可能にしている（Ｙ．Ｎａｋａｓｕｇａ  ｅｔ  ａｌ．‘Ｍｕｌｔｉ−ｃｈｉｐ  Ｈｙｂｒｉｄ  Ｉｎｔｅｇｒａｔｉｏｎ  ｏｎ  Ｐ  ＬＣ  Ｐｌａｔｆｏｒｍ  ｕｓｉｎｇ  Ｐａｓｓｉｖｅ  Ａｌｉｇｎｍｅｎｔ  Ｔｅｃｈｎｉｑｕｅ’．Ｐｒｏｃ．  １９９６  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｎｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ、ｐｐ  ２０−２５参照）。本発明の光素子実装基板は、この方法を用いることで、半田バンプによる複数の光素子搭載を可能にする。すなわち複数の光素子搭載の方法は、まず光素子搭載部２３においてアライメントした光素子９を、一旦テラス部１ａ面上の第１の半田パタン１４において、リフロー温度よりも低い温度で圧力をかけて仮固定を行い、これを搭載する光素子の数だけ繰り返す。そして全ての光素子の仮固定が終了した後、今度は圧力をかけることなく一括して半田をリフローする。この時、光素子固定用の第１の半田パタン１４と電気的接続用の第２の半田パタン１５は同時にリフローが行われ、その結果、複数の光素子を搭載することができる。
【００３２】
また、仮固定を行う第１の半田パタン１４の厚さは、薄いほどよく、これは半田をリフローする際の半田の変形による位置ずれを少なく抑制することができるためである。
【００３３】
ここで、上記基板１を、表面に凹凸を有するシリコン基板とし、また前記テラス部１ａは該シリコン基板の凸部からなり、さらに前記電極部１ｂは該シリコン基板の凹部とその上に形成した誘電体層とを有するものとする。
【００３４】
このように、上記基板１をシリコン基板にすることで、テラス１ａ部がシリコン基板の凸部から構成されることになるため、テラス部１ａを光素子９のヒートシンクとして機能させることが可能となる。この光素子実装基板上に光素子９を搭載すれば、図３に示すように、光素子９とシリコンテラス部１ａとは第１の半田パタン１４を介して、熱的にも接続されているので、ヒートシンク効果は一層向上する。また、電気配線パタン４および電極５は、シリコン基板凹部１ｂ上の誘電体層３上に形成されているので、低容量化した電気配線および電極形成が可能となり、高速動作に適した光素子実装基板を実現することができる。
【００３５】
また、この実施形態例では、図２に示されるように、第１の半田パタン１４の厚さと第２の半田パタン１５の厚さとが等しい値に設定されている。しかし、同一の厚さｈ１に設定してあるにもかかわらず、半田リフロー後の半田厚さが、図３に示すように、第１の半田パタン１４では厚さｈ１のまま、第２の半田パタン１５では半田バンプとなって厚さｈ２になるというように、同一の光素子実装基板上で異なった半田の厚さを実現できるので、第１の半田パタン１４と第２の半田パタン１５とを同一工程で形成することが可能となり、光素子実装基板の製造工程を簡略化することができる。
【００３６】
この点を、以下にさらに詳しく説明する。図４は、最初に形成したＡｕ／Ｓｎ半田パタンの厚みｈ１を４μｍに一定とした場合の、円形をした下地メタルパタン２６の直径ｄｍと、同じく円形をした半田パタン２７の直径ｄｓの比ｄｓ／ｄｍに対する、半田リフロー後の半田バンプ２８の高さｈ２の関係を示したものである。すなわち、図４の（ａ）は半田直径／下地メタル直径ｄｓ／ｄｍとリフロー後の半田高さｈ２との関係を示すグラフ、（ｂ）は半田リフロー前後の半田パタンの高さの変化を説明するための模式的断面図である。図４から、半田リフロー後の半田バンプ２８の高さｈ２は、下地メタルパタン２６と半田パタン２７の面積比で決定できることがわかる。よって、図１および図２に示すシリコンテラス部１ａ表面に形成する第１の半田パタン１４は、半田リフロー後も半田の高さが変わらないｄｓ／ｄｍ＝１となるようにパタン化すればよい。一方電極５上の第２の半田パタン１５は、半田リフロー後において、必ずギャップｇよりも半田バンプ２８の高さが高くなるようなｄｓ／ｄｍを選択してパタン化すればよい。例えば、ギャップｇが１０μｍの場合は、ｄｓ／ｄｍの値を１．５以上にすればよい。
【００３７】
すなわち、図４から最初の半田の厚みｈ１を一定にして、下地メタルパタン２６と半田パタン２７の面積比を変えるだけで、半田リフロー後の半田バンプ２８の高さｈ２を制御できることがわかる。
【００３８】
このため、図２に示す光素子実装基板を形成する時に、光素子９を固定するためのシリコンテラス部１ａ上の第１の半田パタン１４と、半田バンプ１１となって電気的接続を得るための電極５上の第２の半田パタン１５というように、機能を違えた各々の半田パタンの形成を一回の工程で実現することができるため、従来の光素子実装基板の製造工程を削減することができる。
【００３９】
この実施形態例では、上記光導波路部２１は、上記基板１上に形成された光ファイバ整列溝からなる。したがって、光素子実装基板の作用に加え、光導波路部２１が、シリコン基板１上に形成した光ファイバ整列溝で構成されることで、光ファイバによる、高速動作に対応した光素子実装基板を実現することができる。
【００４０】
また、光導波路部２１が、シリコン基板１の凹部形成された下部クラッド層、コア層および上部クラッド層からなる石英ガラス系光導波路で構成されることで、低損失な光導波路を有し、さらに高速動作に対応した光素子実装基板を実現することができる。
【００４１】
さらに、本実施形態例では、図５に示すように、光素子９の固定は、テラス部１ａ面上における光素子固定用の薄膜半田パタン２９で行い、光素子との電気的接続は厚膜の半田バンプ３０で行うようにした。この結果、電気的接続を行う半田バンプは、低容量化を図るために接合部の面積を小さく設定しつつ、薄膜半田パタンにより光素子と光素子実装基板の固定強度を確保できるので、電気配線の特性向上と固定強度の向上とを同時に満たすハイブリッド光集積回路を実現できる。
【００４２】
さらに、ハイブリッド光集積回路を構成する前の状態において、光素子固定用の半田パタン３１と電気的接続用の半田パタン３２は、光素子実装基板３３側かもしくは光素子９側のどちらにでも形成することができる。すなわち、以下に述べる４つの場合が可能になる。
【００４３】
第１の場合は、図６に示すように、光素子固定用半田パタン３１と電気的接続用半田パタン３２が、共に光素子実装基板側に形成されてもよい。
【００４４】
第２の場合は、図７に示すように、光素子固定用半田パタン３１と電気的接続用半田パタン３２が、共に光素子側に形成されてもよい。
【００４５】
第３の場合は、図８に示すように、光素子固定用半田パタン３１は光素子実装基板側に、電気的接続用半田パタン３２は光素子側に形成されてもよい。
【００４６】
第４の場合は、図９に示すように、光素子固定用半田パタン３１は光素子側に、電気的接続用半田パタン３２は光素子実装基板側に形成されてもよい。
【００４７】
すなわち、図５に示すハイブリッド光集積回路の構造していることで、最初に形成する半田を、光素子実装基板側か光素子側かのどちらにでも形成してもよいため、製造工程に見合った半田パタンの形成を、自由度よく選択することができる。
【００４８】
図５に示すハイブリッド光集積回路の構成は概略以下の通りである。
【００４９】
このハイブリッド光集積回路は、光導波路部２１、光素子搭載部２３、および電気配線部２２を設けた光素子実装基板（図１ないし図３参照）と、該光素子搭載部に搭載された光素子９とを備える（図５参照）。また、既に述べたように、上記光素子搭載部は、上面が平坦な凸部を備えたテラス部１ａと、表面が該テラス部表面より低くなるように形成された電極部１ｂとを有する。上記電極部１ｂ上には、電気配線部の電気配線パタンと接続された電極パタンが形成され、さらに、光素子９は、前記テラス部１ａと厚さｄ１の半田パタン２９により接続固定され、かつ電極部と厚さｄ２の半田バンプ３０により接続固定されており、また厚さｄ１と厚さｄ２との間に、ｄ１＜ｄ２となる関係が成立する。
【００５０】
さらに、本実施形態例では、光素子実装基板には、表面に凹凸を有するシリコン基板１が含まれ、テラス部１ａはシリコン基板の凸部からなり、さらに電極部１ｂは前記シリコン基板の凹部とその上に形成された誘電体層とからなる。  すなわち、ハイブリッド光集積回路を構成する光素子実装基板をシリコン基板にすることで、テラス部がシリコン基板の凸部から構成されることになるため、図５においてテラス部１ａを光素子９のヒートシンクとして機能させることが可能となる。このハイブリッド光集積回路を構成する光素子９は、シリコンテラス部１ａと光素子固定用半田パタン３１を介して、熱的にも接続されているので、ヒートシンク効果は一層向上する。また、電気配線パタン４および電極５は、シリコン基板凹部１ｂ上の誘電体層３上に形成されているので、低容量化した電気配線および電極形成が可能となり、高速動作に適したハイブリッド光集積回路を実現することができる。
【００５１】
また、光導波路部２１は、シリコン基板１上に形成された光ファイバ整列溝２４とすることができる。この場合、光ファイバによる、高速動作に対応したハイブリッド光集積回路を実現することができる。あるいは、上記光導波路２１を、シリコン基板の凹部上に形成された下部クラッド層、コア層、および上部クラッド層からなる石英ガラス系光導波路で構成されるものとしてもよい。この場合、低損失な光導波路を有し、さらに高速動作に対応したハイブリッド光集積回路を実現することが可能となる。
【００５２】
以下、図面を参照して本発明の光素子実装基板およびハイブリッド光集積回路の実施例をより一層詳細に説明するが、本発明はこれらの実施例に限定されるものではない。
【００５３】
（実施例１）
図１０，図１１，および図１２は、本発明による光素子実装基板を用いて、光素子９としてＬＤを搭載した第１の実施例を示すものである。図１０はこの実施例１の光素子実装基板の斜視図、図１１は図１０のＢ−Ｂ′線に沿う断面図、さらに図１２は光素子実装基板に光素子を搭載して構成したハイブリッド光集成回路を説明するための断面図である。
【００５４】
本実施例では、図１０に示すように、光素子実装基板は、その表面に凹凸を有するシリコン基板１において、上端が平坦な凸部を備えた２つのシリコンテラス部１ａの部分と、シリコンテラス部以外の凹部１ｂとが設けられている。シリコンテラス部１ａの高さは１０μｍに設定し、その表面にはアライメントマーク１０が形成してある。一方の凹部１ｂ上には、光導波路２が下部クラッド層、コア層および上部クラッド層からなる石英ガラス系光導波路で形成されて光導波路部２１が構成され、他方の凹部１ｂ上には誘電体層３が形成され、誘電体層３の上には厚さ２μｍのＡｕ蒸着膜からなる電気配線パタン４が形成されて、電気配線部２２が構成されている。さらに電気配線パタン４の一部には、光素子９を搭載して電気的接続をとるために電極５が形成された光素子搭載部２３が構成されている。図１１に示すように、シリコンテラス部１ａ上では、Ｔｉ／Ｐｔ／Ａｕからなる第１の下地メタルパタン１６と厚さ４μｍの第１のＡｕ／Ｓｎ半田パタン１４が面積を同じにして順次積層されてある。電極５の構成は、電気配線パタン４上の一部に開口部を有するＳｉＯ2 スパッタ膜からなる絶縁膜層６、絶縁膜層６の開口部を含んでそれよりも広い領域を覆うように形成したＴｉ／Ｐｔ／Ａｕからなる直径５０μｍの第２の下地メタルパタン１７、および第２の下地メタルパタン１７を含んでそれよりも広い領域を覆うように形成した直径９０μｍで厚さ４μ  ｍの第２のＡｕ／Ｓｎ半田パタン１５が順次積層されて形成してある。なお、第１の半田パタン１４と第２の半田パタン１５は、同時に形成した。
【００５５】
一方、ＬＤの表面には、Ｔｉ／Ｐｔ／Ａｕからなる直径５０μｍの電極１２が形成され、さらに第１の下地メタルパタン１６と同じ面積のＴｉ／Ｐｔ／ＡｕからなるＬＤ固定用の下地メタルパタン１８と、アライメントマーク１３が形成してある。
【００５６】
また、シリコンテラス部１ａ上の第１の半田パタン１４上面に置かれるＬＤの活性層９ａと光素子実装基板の光導波路コア２ａとの高さは、一致するように設定されている。以上の設計において、シリコンテラス部１ａ上の第１の半田パタン１４表面と電極５上の第２の半田パタン１５表面間のギャップは８μｍとなり、一方第２の半田パタン１５リフロー後の半田バンプの高さは、約１８μｍになることがわかっているので、光素子実装基板の電極５とＬＤの電極１２の間のギャップを半田バンプ１１で十分に接続できることがわかる。
【００５７】
ＬＤの実装方法は、あらかじめ付けられたシリコンテラス部１ａ上のアライメントマーク１０とＬＤ表面のアライメントマーク１３を位置合わせをして、ＬＤをシリコンテラス部１ａ上に置くだけで、光軸を合わせることができる。その後、位置ずれを抑えるためＬＤをピックアップで抑えながら半田をリフローする。この時、図１２に示すように、シリコンテラス部１ａ上の第１の半田パタン１４の面積が、その下地メタルパタン１６の面積および光素子９の固定用下地メタルパタン１８の面積と同じに設計してあるため、第１の半田パタン１４はその厚さを変えることなく光素子９を固定することができる。一方、電極５上の第２の半田パタン１７は、半田バンプ１１となって、ＬＤの電極１２と電気的に接続できる。
【００５８】
この結果、図１２に示すように、あらたにシリコンテラス部１ａ表面において半田による光素子固定部を有したことで、従来の半田バンプのみによる光素子固定よりも、一層固定強度が増してかつヒートシンク効果がより向上した信頼性のある光素子実装基板およびハイブリッド光集積回路を提供することができる。
【００５９】
（実施例２）
図１３は、第２の実施例を示すものであり、本発明による光素子実装基板３３を用いて、光素子９として２つの活性層９ａを有するＬＤアレイを搭載したハイブリッド光集積回路の断面図を示している。
【００６０】
構造および各設計値は、実施例１に同じである。ここでは、ＬＤアレイの２つの活性層９ａの間においてもシリコンテラス部１ａと接するように、光素子実装基板を形成したものである。
【００６１】
この結果から明らかなように、アレイとなるにしたがって発生しやすくなる光素子の反りに対応することができるようになった。
【００６２】
さらに光素子と接する部分の面積が多くなるため、ヒートシンク機能が大幅に向上するようになった。
【００６３】
また本実施例は、アレイの数に限定されるものではなく、たとえば固定強度を上げたり、ヒートシンク機能を増大させたければ、必要とする数だけのシリコンテラス部１ａと第１の下地メタルパタン１６と第１の半田パタン１４を光素子実装基板に形成し、一方光素子側にも光素子固定用下地メタルパタン１８を形成すればよい。
【００６４】
（実施例３）
図１４，図１５，図１６は、第３の実施例を示すものであり、本発明による光素子実装基板を用いて光素子を２つ搭載する場合について示してある。各設計値は、ほぼ実施例１に同じである。しかし、複数の光素子を搭載する方法では、半田リフロー時には圧力をかけないので、リフローに伴う光素子位置ずれを抑制するため、光素子を固定する第１の半田パタン１４の厚さは薄いほどよい。そこで、本実施例では、第１の半田パタン１４及びこれと同時に形成する第２の半田パタン１５の厚さを２μｍとした。
【００６５】
複数の光素子の搭載は、まず第１の光素子１９ａを、実施例１同様にアライメントマーク１０で位置決めした後、シリコンテラス部１ａ上に形成した第１の半田パタン１４で仮固定する。仮固定の方法は、「Ｙ．Ｎａｋａｓｕｇａ  ｅｔ  ａｌ．‘Ｍｕｌｔｉ−ｃｈｉｐ  Ｈｙｂｒｉｄ  Ｉｎｔｅｇｒａｔｉｏｎ  ｏｎＰＬＣ  Ｐｌａｔｆｏｒｍ  ｕｓｉｎｇ  Ｐａｓｓｉｖｅ  Ａｌｉｇｎｍｅｎｔ  Ｔｅｃｈｎｉｑｕｅ’．Ｐｒｏｃ．  １９９６  Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏ  ｎｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ、ｐ  ｐ２０−２５」に述べられている方法より、第１の半田パタン１４および第２の半田パタン１５がリフローされる温度よりも低い温度（Ａｕ／Ｓｎ半田では、約２８０度以下）で、第１の光素子１９ａをピックアップ２０で抑えると仮固定される（図１４）。次に、第２の光素子１９ｂを、第１の光素子１９ａと同様にして仮固定する（図１５）。最後に、半田リフローの条件に望ましい窒素雰囲気中において、光素子を抑えないで、第１の半田パタン１４および第２の半田パタン１５すべてを一括してリフローする。この時、基板側電極５上の第２の半田パタン１５は半田バンプ１１となって光素子側の電極１２と接続され、一方同時にシリコンテラス部１ａ上の第１の半田パタン１４もリフローされるが、こちらは半田バンプとならない設計となっているため、光軸ずれを起こすことなく、２つの光素子を搭載することができる（図１６）。
【００６６】
本実施例では、搭載する光素子を２つの場合で説明したが、複数個を搭載する場合において、搭載する光素子の数だけ繰り返して仮固定を行えばよく、取り扱う光素子の数になんら限定されるものではない。
【００６７】
本実施例から明らかなように、シリコンテラス部１ａ上の第１の半田パタン１４を導入したことで、従来の技術に比べて、半田バンプによる複数の光素子搭載ができるようになった。
【００６８】
（実施例４）
図１７は、図１８に示す本発明によるハイブリッド光集積回路を構成するため、第４の実施例を示すものであり、光素子９を固定するための第１の半田パタン１４と電気的接続をとるための第２の半田パタン１５が、最初に光素子９側に形成されている場合を示したものである。光素子実装基板の各構造および設定値は実施例１と同じであり、光素子の搭載方法も同じである。
【００６９】
すなわち、最終的に、図１８に示すハイブリッド光集積回路の構造をとることで、最初に形成する半田を、光素子実装基板側か光素子側かのどちらかに形成してもよいため、製造工程に見合った半田の形成工程を、自由度よく選択することができる。
【００７０】
よって、最初に、第１の半田パタン１４と第２の半田パタン１５が、共に光素子実装基板側に形成されてもよいし、第１の半田パタン１４と第２の半田パタン１５が、共に光素子側に形成されてもよいし、第１の半田パタン１４は光素子実装基板側に、第２の半田パタン１５は光素子側に形成されてもよいし、第１の半田パタン１４は光素子側に、第２の半田パタン１５は光素子実装基板側に形成されてもよい。
【００７１】
さらに、搭載する光素子は、複数個であってもよいし、アレイ光素子であってもよい。
【００７２】
以上より、本発明によるハイブリッド光集積回路を構成することで、薄膜半田においては、固定強度とヒートシンク効果を一層向上させた光集積回路を実現することができた。さらに光素子との電気的接続は半田バンプにより行われるため、高速動作に適した光素子搭載を可能にした。このように、従来のハイブリッド光集積回路に比べて、異なった機能の半田形態の共存を、同一の光集積回路で実現することができるようになった。
【００７３】
（実施例５）
実施例１から実施例４において、光導波路部２１は石英ガラス系光導波路に限定されるものではない。たとえば、図１９に示すように、光素子実装基板にファイバ整列溝を形成して光ファイバ２５による光導波路部２１を形成してもよいし、誘電体により光導波路部を形成してもよい。
【００７４】
【発明の効果】
以上述べたように、本発明によれば、光導波路を有する基板上に、光素子の固定強度を十分に保ちつつ、高速動作に適した光素子搭載が可能となる光素子実装基板およびハイブリッド光集積回路を実現できる。
【００７５】
さらに、光素子を固定するための半田パタンと、半田バンプにより光素子と電気的接続をとるための半田パタンとを、同時に形成することが可能となる。
【００７６】
さらに、ヒートシンク機能を大幅に改善させた光素子実装基板およびハイブリッド光集積回路を実現できる。
【００７７】
さらに、半田バンプによる複数個の光素子搭載が可能となる。
【００７８】
本発明により、例えば、光通信において要求される高速高機能ハイブリッド集積回路の実現が可能となる。
【図面の簡単な説明】
【図１】本発明の光素子実装基板および該基板に搭載される光素子の概略的構成を説明するための斜視図である。
【図２】図１のＡ−Ａ′線に沿う断面図である。
【図３】図１のＡ−Ａ′線に沿い、かつ光素子を搭載した光素子実装基板の断面図である。
【図４】（ａ）は、半田直径と下地メタル直径の比に対するリフロー後の半田高さの関係を示すグラフ、（ｂ）は半田リフロー前後の状態を説明するための模式的断面図である。
【図５】本発明にもとづくハイブリッド光集積回路の一例を説明するための断面図である。
【図６】本発明のハイブリッド光集積回路を構成する光素子実装基板および光素子の断面図である。
【図７】本発明のハイブリッド光集積回路を構成する光素子実装基板および光素子の断面図である。
【図８】本発明のハイブリッド光集積回路を構成する光素子実装基板および光素子の断面図である。
【図９】本発明のハイブリッド光集積回路を構成する光素子実装基板および光素子の断面図である。
【図１０】本発明の光素子実装基板および該基板に搭載される光素子の概略的構成を説明するための斜視図である（実施例１）。
【図１１】図１０のＢ−Ｂ′線に沿う断面図である。
【図１２】図１０のＢ−Ｂ′線に沿い、かつ光素子を搭載した光素子実装基板の断面図である。
【図１３】本発明の第２の実施例を説明するためのもので、ハイブリッド光集積回路の断面図である。
【図１４】本発明の第３の実施例を説明するためのもので、光素子実装基板と光素子の断面図である。
【図１５】本発明の第３の実施例を説明するためのもので、光素子実装基板と光素子の断面図である。
【図１６】本発明の第３の実施例を説明するためのもので、ハイブリッド光集積回路の断面図である。
【図１７】本発明の第４の実施例を説明するためのもので、光素子実装基板と光素子の断面図である。
【図１８】本発明の第４の実施例を説明するためのもので、ハイブリッド光集積回路の断面図である。
【図１９】本発明の第５の実施例を説明するためのもので、光素子実装基板と光素子の斜視図である。
【図２０】従来の光素子実装基板および該基板に搭載される光素子の概略的構成を説明するための斜視図である。
【図２１】図２０のＣ−Ｃ′線に沿う断面図である。
【図２２】従来のハイブリッド光集積回路の側面図である。
【図２３】従来の光素子実装基板上で、光素子をアライメントした断面図である。
【図２４】従来の光素子実装基板で半田をリフローした時の断面図である。
【図２５】従来の光素子実装基板に光素子を搭載して構成した、ハイブリッド光集積回路の断面図である。
【符号の説明】
１  シリコン基板
１ａ  シリコンテラス部
１ｂ  シリコン基板凹部
２  光導波路
２ａ  光導波路コア
３  誘電体層
４  電気配線パタン
５  基板側電極
６  絶縁膜層
７  下地メタルパタン
８  半田パタン
９  光素子
９ａ  光素子のコア
１０  基板側アライメントマーク
２２  半田バンプ
１２  光素子側電極
１３  光素子側アライメントマーク
１４  第１の半田パタン
１５  第２の半田パタン
１６  第１の下地メタルパタン
１７  第２の下地メタルパタン
１８  光素子固定用下地メタルパタン
１９ａ  第１の光素子
１９ｂ  第２の光素子
２０  ピックアップ
２１  光導波路部
２２  電気配線部
２３  光素子搭載部
２４  ファイバ整列溝
２５  光ファイバ
２６  下地メタルパタン
２７  半田パタン
２８  半田バンプ
２９  薄膜半田パタン
３０  半田バンプ
３１  光素子固定用半田パタン
３２  電気的接続用半田パタン
３３  光素子実装基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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