(57)【特許請求の範囲】
【請求項１】
クロックソースに応答するように構成された、チップ上に存在する集積回路であって、
ドミノ論理ゲートと、
前記クロックソースに応答するように接続され、前記ゲートの論理出力信号を選択的にラッチする回路と、
前記ゲート用のイネーブルソース
を備えており、
前記回路に供給される前記クロックソースのクロック波およびクロック周波数は、イネーブル信号が、評価クロックフェーズにおける遅い段階で前記論理ゲートに到着するようになっており、
前記選択的にラッチする回路は、前記ドミノ論理ゲートを評価し、または、以前のサイクルからの値に復元し、その後、前記イネーブル信号が生成されるのと同じクロックサイクル中にラッチするように構成される
ことからなる、集積回路。
【請求項２】
クロック波ソースに応答するように構成された集積回路チップであって、
前記チップの第１のセグメント上に配置され、プリチャージおよび評価回路を備えるドミノ論理ゲートと、
前記クロックソースに応答するように接続され、前記チップの前記第１のセグメント上に存在する選択的にラッチしおよびイネーブルにする回路であって、前記ドミノ論理ゲートの論理出力信号を選択的にラッチし、該ドミノ論理ゲートの前記プリチャージおよび評価回路を選択的にイネーブルにして通常モードで動作させ、それにより、前記ドミノ論理ゲートが、クロック評価フェーズの第１部分の間にプリチャージされ、かつ前記ドミノ論理ゲートの出力信号が、前記クロック評価フェーズの第２部分の間に評価されることからなる、回路と、
前記ドミノ論理ゲートの通常動作を指令するイネーブルソース
を備えており、
前記イネーブルソースは、前記チップの第２のセグメント上に存在し、
前記第２のセグメントは、前記第１のセグメントと、前記ドミノ論理ゲートを動作させる周波数を有する前記クロックソースとに関連した位置にあり、これにより、前記イネーブルソースからの信号が、前記クロック評価フェーズの前記第１の部分が経過した後に前記チップの前記第１のセグメントに到着するようになっており、
前記選択的にラッチしおよびイネーブルにする回路は、前記クロック波および前記イネーブル信号に応答して、前記イネーブル信号が、クロック波サイクルの間に前記選択的にラッチしおよびイネーブルにする回路をイネーブルにすることに関連した値を有しているときには、前記ドミノ論理回路を通常通り動作させ、前記イネーブル信号が、クロックサイクルの間に前記選択的にラッチしおよびイネーブルにする回路をディスエーブルにすることに関連した値を有しているときには、前記ドミノ論理回路の出力信号を、現在のクロックサイクルの前に有していた値に復元してラッチする
ことからなる、集積回路チップ。
【請求項３】
前記選択的にラッチしおよびイネーブルにする回路が、前記チップの前記第１のセグメントに供給される前記クロック波の遅延された波形と前記第１のセグメントに供給される前記イネーブル信号とに応答して、前記クロックサイクルの前記評価フェーズの間に評価信号を生成し、かつ、前記生成された評価信号を、前記クロック評価フェーズの前記第１の部分が経過した後に、前記ドミノ論理ゲートに供給する論理回路を備えることからなる、請求項２の集積回路チップ。
【請求項４】
前記論理回路は、
前記ドミノ論理回路をプリチャージするために、前記クロック波に応答して、前記クロック評価フェーズの前記第１の部分の間に、第１のバイナリ値を有するリセット波を生成する遅延回路と、
前記クロック評価フェーズの前記第１の部分の間にプリチャージされ、前記クロック評価フェーズの第２の部分の間に選択的に放電される、前記ドミノ論理回路の容量にシャント状態で接続されるスイッチ
を備えており、
前記スイッチは、（ａ）前記リセット波が第２のバイナリ値を有しているとき、（ｂ）前記第２のイネーブル成分が前記第１のバイナリ値を有しているとき、および（ｃ）前記ドミノ論理回路の出力が、以前に、最後のプリチャージインターバル、少なくとも一つの最後の評価インターバル、およびそれらの間の期間を含む期間の間に、第１の所定の値を有していたときに、前記容量を放電し、及び、（ａ）前記リセット波が前記第１のバイナリ値を有しているか、または（ｂ）前記第２のイネーブル成分が第２のバイナリ値を有しているか、または（ｃ）前記ドミノ論理回路が、最後のプリチャージインターバルを含む期間の間に第２の所定の値を有していたときに、オープン状態になるように構成され、
前記容量は、前記ドミノ論理回路の出力を生成するインバータの入力と、前記インバータの出力を、該インバータの入力に再結合させるラッチ回路に接続される
ことからなる、請求項２または３の集積回路チップ。
【請求項５】
前記論理回路の一部は、前記ドミノゲートの出力に応答するように接続されたパスゲートを備え、
前記パスゲートは、最後のプリチャージインターバルを含む期間において、前記チップの前記第１のセグメントに結合される前記クロック波に応答して、前記ドミノゲートの出力を端子に結合し、
再生ラッチ回路が前記端子に接続されて、前記プリチャージインターバルの隣接する発生の間、前記端子の電圧をほぼに一定に維持し、
前記スイッチは、前記端子の電圧に応答するように接続される、
請求項２から４のいずれかの集積回路チップ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的に、相補型金属酸化物半導体（ＣＭＯＳ）集積回路に関し、より具体的には、選択的にラッチして、クロックサイクルの評価フェーズにおいて後で評価することが可能なドミノ論理ゲートを備える回路に関する。
【０００２】
【従来の技術】
図１は、ＣＭＯＳドミノ論理ゲートを、そのゲートを選択的にラッチするための回路と組み合わせて備える、従来技術の集積回路（ＩＣ）の回路図である。図１の回路は、集積回路チップ１０に含まれる相補型電界効果トランジスタ（ＦＥＴ）を含み、このＦＥＴは、５００ＭＨｚといった高い周波数を有するクロックソース（クロック源）１２に応答する。ソース１２は、ほぼ矩形のクロック波（ＣＬＫ）１４（図２参照）を生成する。このクロック波は、高（ハイ）レベルの正電圧（すなわちバイナリ１）プリチャージフェーズ１６と、低（ロー）レベルの接地電圧（すなわちバイナリ０）評価フェーズ１８とを、クロック波の各サイクル中に有しており、部分１６は部分１８よりも長くなっている。
【０００３】
ソース１２からのクロック波とチップ１０上のソース（図示せず）からのイネーブル（ENABLE）信号２０とが、ＣＬＫに応答するインバータ入力を有するＡＮＤゲート２２において結合される。図２に示すように、ゲート２２は、イネーブルソースからの正の電圧によってイネーブル状態にされると、ＣＬＫに応答して、接地電圧すなわち波形１４におけるバイナリ０部分１８に等しい正の電圧期間を有するＣＫ波２４を生成する。ＣＫ波２４の正への遷移は、波形１４の負への遷移よりいくらか遅れて、ゲート２２固有の遅延時間によって決定されるタイミングで生じる。
【０００４】
ゲート２２のＣＫ出力信号は、インバータ２６とＮＡＮＤゲート２８の第１の入力端子とにパラレルに印加される。これらのインバータ２６およびＮＡＮＤゲート２８は、どちらも選択的ラッチ回路３０に含まれている。インバータ２６の出力信号は、遅延回路３２によって、ゲート２８の第２の入力端子に供給される。回路２６、２８、および３２は、ゲート２８のＲＣＫリセットクロック出力波３３が、ＣＫの正への遷移とほぼ同時に生じる負への遷移を有するようになっている。ＲＣＫは正への遷移も有しており、これは、その負への遷移のすぐ後の、回路３２の遅延時間によって決定されるタイミングで生じる。ＲＣＫの正への遷移は、ＣＫの負への遷移のかなり以前に生じる。ＣＫの負への遷移は、ＲＣＫの負への遷移を生じさせたＣＫの正への遷移の後に生じる。
【０００５】
遅延回路３２の出力信号は、インバータ３４に印加される。このインバータ３４は、ＲＣＫ波３３の正への遷移とほぼ同時に生じる正への遷移を有する、ＥＣＫイネーブルクロック波３５を生成する。ＥＣＫ波３５は負への遷移を有しているが、これは、その正への遷移よりも、ＣＬＫ波１４の負への遷移と正への遷移との間の時間に等しい期間だけ遅れている。インバータ３４は、ＥＣＫ波３５を、ソースが接地されているＮチャネル電界効果トランジスタ３６のゲート電極に供給する。トランジスタ３６およびＰチャネル電界効果トランジスタ３８のソース・ドレイン間パスは、ＶDD正電源端子またはレール４０と接地端子またはレール４２との間に、直列に接続されている。複数のバイナリ論理信号in(s)（波形４５によって示されている）に応答する論理回路４４は、トランジスタ３６のドレインとトランジスタ３８のドレインとの間に接続された１対の出力端子を有している。トランジスタ３８のドレインにおいて端子４８に接続されて示されている寄生容量（または、寄生コンデンサ。本明細書では、容量をコンデンサの意味でも使用する）４６により、論理回路４４とトランジスタ３６のドレイン・ソース間パスの経路に分路が形成される（あるいは、その経路が寄生容量によって短絡される）。トランジスタ３６および３８、ならびに論理回路４４および寄生容量４６は、インバータ５２を含むドミノ論理ゲート５０の一部を形成する。インバータ５２は、端子４８における電圧レベルに応答して出力信号ＯＨを生成するように接続された入力端子を有している。
【０００６】
ゲート２８のＲＣＫ出力波３３は、ソース・ドレイン間パスが＋ＶDD端子４０と、インバータ５２の入力である端子４８との間に接続されているＰチャネル電界効果トランジスタ５５のゲートを駆動する。トランジスタ５５は、ＲＣＫ波３３の低レベルであるバイナリ０値によってオンにされると、寄生容量４６とインバータ５２の入力端子とに電流を供給する。ゲート２８のＲＣＫ出力波３３の低レベルであるバイナリ０値は、トランジスタ３８をオンにして、容量４６をほぼ電源端子４０における＋ＶDD電圧までプリチャージする。同時に、トランジスタ５５は、正の電圧をインバータ５２の入力に供給し、このインバータは、低（ロー）レベルであるバイナリ０出力信号を生成する。引き続いて、ＥＣＫ波３５の高（ハイ）値が、トランジスタ３６のドレイン・ソース間パスを順方向にバイアスする。論理ゲート４４の論理機能が論理ゲートの入力信号によって満たされると、論理ゲートの出力端子間は低インピーダンスとなり、その結果として、容量４６に対する低インピーダンス放電パスがトランジスタ３６のドレイン・ソース間パスを通って形成され、端子４８における電圧をほぼ接地レベルまで低減させる。インバータ５２は、端子４８におけるこの低い電圧レベルに応答して、ゲート４４の論理機能が満たされていることを示す正のバイナリ１レベルを生成する。ゲート４４の論理機能は、ＥＣＬ波３５が高値を有している間、すなわち、ＣＬＫ波１４の評価インターバル１８の間のある期間、又は評価インターバル１８の直ぐ後に続くプリチャージインターバル１６の初期においては、満たされなければならない。
【０００７】
正電源端子４０と接地レベルとの間に直列に接続されたソース・ドレイン間パスを有するＰチャネルトランジスタ５４およびＮチャネルトランジスタ５６は、インバータ５２の出力信号をラッチする。インバータ５２のＯＨ出力信号は、トランジスタ５４および５６のゲートをパラレル（並列、すなわち同時）に駆動する。これより、例えば、インバータ５２の入力信号が低（ロー）電圧レベルの場合は、インバータの出力信号が高（ハイ）電圧レベルになり、インバータの高電圧出力はトランジスタ５６を順方向にバイアスして、インバータの入力を接地レベルにラッチし、且つその出力を＋ＶDDにラッチする。対照的に、インバータ５２の入力信号が高電圧レベルであると、インバータの出力信号は低電圧レベルであり、これがトランジスタ５４を順方向にバイアスして、インバータの入力を高電圧レベルにラッチし、その出力を低電圧レベルにラッチする。
【０００８】
【発明が解決しようとする課題】
イネーブル信号が、特定のＣＬＫサイクル中に生成されないと、インバータ５２の入出力は、イネーブル信号が生成された時の以前のＣＬＫサイクル中の値にラッチされたままである。そのような状態では、ゲート２２は、ＣＬＫサイクルの全期間中、低レベルのバイナリ０値を生成する。この結果、ＲＣＫおよびＥＣＫは、ＣＬＫサイクルの全期間中、それぞれ高電圧レベルおよび低電圧レベルに保たれる。結果として、容量４６は、ＣＬＫサイクルの全期間中その電荷を維持し、トランジスタ３６を介して、ゲート４４の論理関数の評価を可能にする低インピーダンスパスを形成することはできない。同様に、トランジスタ５５および３８はオフ状態のままになり、電荷を容量４６に供給することはできない。
【０００９】
前述したように、図１の回路が適切に機能するためには、イネーブル信号は、ＣＬＫサイクルの間の比較的初期に（ＣＬＫが立ち下がる前に）生成されなければならない。しかし、イネーブル信号をＣＬＫサイクルの間の比較的初期に生成することができない場合がある。集積回路チップのサイズが大きくなり、その集積回路を駆動するクロック周波数が高くなるにつれて、集積回路チップにおけるドミノ論理ゲートおよびドミノ論理ゲートに関連したラッチ回路から離れた異なる領域からのイネーブル信号は、ＣＬＫサイクル中の遅い段階で（すなわちＣＬＫの低レベルフェーズ中に）ドミノ論理ゲートに到着する傾向がある。図１の回路は、例えば、１辺の長さが２ｃｍでクロック周波数が５００ＭＨｚのチップで発生し得るそのような状況には対処することができない。
【００１０】
したがって、本発明の目的は、集積回路チップのドミノ論理ゲートを選択的にラッチするための新規で改善された回路を提供することである。
【００１１】
本発明の他の目的は、比較的高いクロック周波数に応答する比較的大きな集積回路チップ上のドミノ論理ゲートを選択的にラッチする回路であって、ラッチを解除するためのイネーブル信号が、クロックサイクルの比較的遅い段階で、ドミノ論理ゲートに関連した回路に到着することが可能な、新規で且つ改善された回路を提供することである。
【００１２】
本発明の更なる目的は、比較的高いクロック周波数に応答する比較的大きな集積回路チップ上のドミノ論理ゲートを選択的にラッチするための回路であって、ラッチ動作を解除するためのイネーブル信号を、ドミノ論理ゲートに関連する回路から比較的離れたチップ上の回路から生成することが可能な、新規で且つ改善された回路を提供することである。
【００１３】
【課題を解決するための手段】
本発明の一態様によれば、クロックソースに応答する集積回路チップは、ドミノ論理ゲートと、このゲートの論理出力信号を選択的にラッチするための回路と、前記ゲート用のイネーブルソース（イネーブル信号発生源）とを備えている。前記イネーブルソースおよびゲートの位置と前記クロック周波数とは、前記イネーブル信号（ENABLE信号）が、各クロックサイクルの評価フェーズにおける遅い段階で、前記論理ゲートに到着するような関係にある。前記選択的にラッチするための回路は、前記ドミノ論理ゲートが、前記イネーブル信号が生成されるのと同じクロックフェーズ中に評価またはラッチされるように構成されている。
【００１４】
本発明の他の態様によれば、クロック波ソースに応答するように構成された集積回路チップが、（１）前記チップの第１のセグメント上に配置され、プリチャージおよび評価回路を備えるドミノ論理ゲートと、（２）前記ドミノ論理ゲートの論理出力信号を選択的にラッチし、前記ドミノ論理ゲートのプリチャージおよび評価回路を選択的にイネーブルにして、前記ドミノ論理ゲートが前記クロック波の前記評価フェーズの早い段階でプリチャージされ且つ前記ドミノ論理ゲートの出力信号が前記クロック波の前記評価フェーズの遅い段階で評価されるように通常モードで動作する回路であって、前記チップの前記第１のセグメント上に存在する回路と、（３）前記ドミノ論理ゲートの通常動作を命令するためのイネーブルソースと、を備えている。前記イネーブルソースは、前記チップの第２のセグメント上にあって、前記第１のセグメントに対して、前記イネーブルソースからの信号が、前記クロック波のプリチャージフェーズが経過した後に前記チップの前記第１のセグメントに到着するような位置に存在している。前記選択的にラッチしおよびイネーブルにするための回路は、前記クロック波および前記イネーブル信号に応答して、（１）前記イネーブル信号が、クロック波サイクルの間、前記選択的にラッチしおよびイネーブルにするための回路をイネーブルすることに関連した値を有しているときには、前記ドミノ論理回路を通常通り（すなわち、ノーマルモードで）動作させ、（２）前記イネーブル信号が、クロック波サイクルの間、前記選択的にラッチしおよびイネーブルにするための回路をディスエーブル（すなわち、動作禁止状態に）することに関連した値を有しているときには、前記クロック信号評価フェーズの第１の部分が経過（終了）すると、前記ドミノ論理回路の出力信号を、その出力信号が最後のサイクルで有していた値に復元してラッチする。
【００１５】
好適な実施の形態では、前記選択的にラッチおよびイネーブルにする回路は、前記チップの前記第１のセグメントに供給されるクロック波の遅延された波形と前記第１のセグメントに供給されるイネーブル信号とに応答する論理回路を含んでいる。前記論理回路は、クロックサイクルの評価フェーズの間に評価信号を生成し、生成された評価信号を、クロックサイクルの評価フェーズの第１の部分が経過した後に、ドミノ論理ゲートに供給する。
【００１６】
好適な実施の形態では、前記イネーブル信号は、第１の成分と第２の成分とを含んでいる。前記第１の成分は、前記選択的にラッチおよびイネーブルにする回路が前記ドミノ論理ゲートをイネーブルにすることに関連した、第１のバイナリ値を有している。前記第２の成分は、前記選択的にラッチおよびイネーブルにする回路が前記ドミノ論理ゲートをディスエーブルにすることに関連した、第１のバイナリ値を有している。前記選択的にラッチおよびイネーブルにする回路は、論理回路を備えている。前記論理回路は、クロック評価フェーズの間に、前記第１のイネーブル成分の前記第１のバイナリ値とクロック波とに応答して前記評価回路をイネーブルし、その後に、ドミノゲートの出力信号を、前記評価の結果として生じた信号値にラッチする。前記論理回路はまた、前記第２のイネーブル成分の前記第１のバイナリ値と前記ドミノ論理回路の出力信号とクロック波とに応答して、ドミノ論理回路の出力信号をラッチし、且つドミノ論理回路の評価ステージ動作を阻止する。
【００１７】
前記論理回路は、好ましくは、クロック波に応答して、クロック評価フェーズの前記第１の部分の間に第１のバイナリ値を有するリセット（ＲＣＫ）波を生成するためのスイッチおよび遅延回路を備えている。前記リセット波の前記第１のバイナリ値は、クロック評価フェーズの前記第１の部分の間に、ドミノ論理回路のプリチャージを可能にする。前記スイッチは、ドミノ論理回路の容量にシャント状態で（すなわち、分路を形成するように）接続されている。この容量は、評価フェーズの前記第１の部分の間にプリチャージされ、前記評価フェーズの第２の部分の間に選択的に放電される。前記スイッチは、（１）前記リセット波が第２のバイナリ値を有しているとき、（２）前記第２のイネーブル成分が前記第１のバイナリ値を有しているとき、および（３）ドミノ論理回路の出力が、以前に、最も最近のプリチャージインターバル、最も最近の評価インターバルのうちの少なくとも一つ、およびそれらの間の期間を含む期間の間に、第１の所定の値を有していたときに、前記容量を放電する。前記スイッチは、（１）前記リセット波が前記第１のバイナリ値を有しているか、または（２）前記第２のイネーブル成分が第２のバイナリ値を有しているか、または（３）ドミノ論理回路の出力が、以前に、最も最近のプリチャージインターバル、最も最近の評価インターバルのうちの少なくとも一つ、およびそれらの間の期間を含む期間の間に、第２の所定の値を有していたときに、オープン状態にある。前記容量は、ドミノ論理回路の出力を駆動するインバータの入力に接続されている。ラッチ回路は、前記インバータの出力を該インバータの入力に結合する。
【００１８】
好ましくは、前記論理回路の一部は、ドミノゲートの出力に応答するように接続されたパスゲートを備えている。前記パスゲートは、クロックのプリチャージフェーズの間に、チップの前記第１のセグメントに結合されたクロック波に応答して、ドミノゲートの出力を端子に結合させる。前記端子に接続された再生ラッチ回路が、クロックの評価フェーズの間、前記端子の電圧を実質的に一定に維持する。この構成により、前記評価フェーズの終了時における前記ドミノ回路の出力値を、（クロックのプリチャージフェーズの間に）このラッチに転送することが可能になる。前記ラッチは、評価フェーズの終了時における転送されたドミノ回路の出力値を、次のサイクルの評価クロックフェーズの間にスイッチ機構と共に使用するために記憶する。前記スイッチは、この端子の電圧に応答するように接続されている。
【００１９】
前記スイッチは、好ましくは、同じ第１の導電型の第１、第２、および第３の電界効果トランジスタを備えており、これらのソース・ドレイン間パスは、電源端子とドミノ論理ゲートのインバータの入力端子との間に直列に接続されている。前記第１、第２、および第３のトランジスタのゲート電極は、それぞれ（１）ドミノ論理ゲートの出力端子における先のサイクルからの電圧、（２）評価フェーズの前記第１の部分の間に前記第２のトランジスタのゲートのカットオフを生じさせる、クロック波の整形された波形、および（３）イネーブル波の第２成分、に応答する。前記第１の導電型とは逆（すなわち、逆極性）の第２の導電型の第４の電界効果トランジスタのソース・ドレイン間パスは、前記チップの高電圧ＤＣ電源端子と、前記第２および第３のトランジスタのソース・ドレイン間パスの間の端子との間に接続されている。前記第４のトランジスタは、前記クロック波の整形された波形に応答するように接続されたゲート電極を有しており、前記第４のトランジスタが、前記クロック評価フェーズの前記第１の部分の間に、前記第２および第３のトランジスタのソース・ドレイン間パスの間の端子に電流を供給して、クロック評価フェーズの後の方の部分の間に、前記容量に対する電荷共有パスが前記第３のトランジスタを介して確立されることを阻止するようになっている。
【００２０】
本発明の上記およびさらにその他の目的、特徴、および利点は、本発明の特定の実施形態に関する以下の詳細な説明を、添付図面を参照して検討することによりさらに明らかになるであろう。
【００２１】
【発明の実施の形態】
図３の集積回路チップ６０上のＣＭＯＳ回路は、クロックソース６２からのクロック波ＣＬＫに応答する。クロックソース６２は、図１のクロックソース１２と同じ特性を有している。チップ６０上の回路は、ドミノ論理ゲート６４と、イネーブルソース６８および７０からの信号に応答してドミノ論理回路を選択的にラッチするコンバータ回路６６を備える。ドミノ論理ゲート６４およびコンバータ回路６６は、チップ６０上でお互いに近接しているが、ソース６８および７０は、クロックソース６２と同様に、ドミノ論理ゲート６４およびコンバータ回路６６から離れている。
【００２２】
ソース６８および７０は、バイナリ１の正の電圧レベルを有するイネーブル信号ＥＮＨおよびＥＮＬをそれぞれ生成する。これらは、それぞれ、クロックソース６２の特定のサイクルの間にドミノ論理ゲート６４がある論理機能に応答するか、応答しないかを示している。従って、ＥＮＨおよびＥＮＬは、それぞれイネーブル信号の第１の成分および第２の成分と考えることができる。（１）ソース６８および７０とドミノ論理ゲート６４およびコンバータ回路６６に含まれる回路との間の物理的な間隔、（２）インバータ７２及び、クロック波がチップに供給されるチップ６０上のポイントの、ゲート６４およびコンバータ６６内の回路に対する物理的な間隔、ならびに（３）クロック波の周波数、という３つの理由のために、ソース６８および７０からのバイナリ１レベルは、（１）ＣＬＫ波ソース６２の低電圧評価フェーズ、および（２）端子７６に結合されたＣＫ波の高電圧評価フェーズにおける比較的遅い段階で、ゲート６４および回路６６に到着する。コンバータ回路６６は、ソース６８からの信号がクロックサイクルにおける比較的遅いタイミングで回路６６に到着しても、ドミノ論理ゲート６４がソース６８からの信号に応答して、論理ゲート４４の論理機能に従った出力信号を生成できるように構成されている。言い換えると、図３の回路では、インバータ５２は、ＣＬＫ波の低電圧評価フェーズにおける遅い段階で論理回路の論理条件を満たす論理回路４４の入力信号に応答することができる。特定のクロックサイクルの間に、イネーブルソース７０からのバイナリ１信号は、ドミノ論理ゲート６４の出力信号を、以前のサイクルにおける値に復帰させることができる。ソース６８および７０の動作は、当該技術分野では、しばしば「マウストラップ（ねずみとり）」と呼ばれる。
【００２３】
ドミノ論理ゲート６４は、図１のドミノ論理ゲート５０と同一であり、ゲート５０で使用されていたものと同じ参照番号が、ゲート６４の回路要素に対して使用されている。リセットおよびイネーブルクロックＲＣＫおよびＥＣＫに応答したドミノ論理ゲート６４の動作は、図１に関して上述したものと同じである。
【００２４】
クロックソース６２は、クロック１２（図１）が生成するクロック波１４と同じＣＬＫ波１４を生成する。インバータ７２は、生成されたＣＬＫ波クロック６２を反転して、コンバータ回路６６の入力端子７６にＣＫ波７４（図４Ａ）を供給する。端子７６からのクロックソース６２に接続されたチップ６０上の入力端子の物理的分離、およびソース６２の周波数のために、ＣＬＫ波１４の負への遷移は、ＣＫ波７４の正への遷移よりいくらか先に生じる。ソース６２の各クロックサイクルにおいて、ＣＫ波７４の正の電圧部分の期間は、ＣＬＫ波１４の低レベルの接地電圧部分と同じである。図４Ａの例において、ＥＮＨ信号ソース６８の正への遷移は、ＣＬＫの正への遷移のエッジの直前に回路６６の端子７８に到着する。すなわち、ＥＮＨは、図４Ａに示すように、ＣＬＫの評価部分１８における遅い段階で端子７８に到着する。ＥＮＬ波は、図４Ａに示すように、クロックサイクルの全期間を通じて低レベルのバイナリ０レベルに留まる。従って、回路６６の入力端子８０へのＥＮＬ波の到着は、図４Ａに関連して考慮される動作には、無関係である。
【００２５】
端子７６におけるＣＫ波は、インバータ８２と、ＮＡＮＤゲート８４の一つの入力端子をパラレルに駆動する。インバータ８２の出力信号は、インバータ８６、遅延回路８８、およびインバータ９０のカスケード接続構成を介して、ゲート８４の第２の入力端子を駆動する。ゲート８４は、その入力端子に供給される波形に応答し、ＲＣＫリセットクロック波９２を生成する。このＲＣＫ波は、ＣＫ波７４の正に遷移するエッジとほぼ同時に生じる、負に遷移するエッジを有している。ＲＣＫ波９２は、ＲＣＫ波の立ち下がりエッジ遷移の数ピコ秒（ｐｓ）後に生じる、正に遷移する（後縁の）エッジを有している。ＲＣＫ波の前縁エッジと後縁エッジの間隔は、主として遅延回路８８の遅延時間によって決定される。ＲＣＫリセット波は、その負への遷移がＣＫの正への遷移と事実上同時に発生するような、任意の適切な期間を有することができる。ＲＣＫの正への遷移は、ゲート９８およびインバータ１００に関連して以下で説明するように、（１）ＣＫの負への遷移、および（２）ＥＣＫの正への遷移の前に生じなければならない。
【００２６】
ゲート８４は、ＲＣＫリセットクロック波を、電界効果トランジスタ３８および９２のゲート電極、ならびにＡＮＤゲート９４の一つの入力端子に、パラレルに供給する。ＲＣＫ波９２の低電圧部分は、電界効果トランジスタ３８および９２のソース・ドレイン間パスを順方向バイアスして、寄生容量４６をプリチャージすると共に、高電圧をインバータ５２の入力端子に供給する。ＲＣＫ波９２の低電圧部分は、ゲート９４が、端子４８を選択的に接地にシャントして（すなわち、接地に対して分路を形成して）容量４６を放電させるスイッチ９６を閉じるのを阻止する。図５に関連して以下に説明するように、ソース・ドレイン間パスを直列に接続して、端子４８に分路を形成するように接続された３つの電界効果トランジスタが、ゲート９４およびスイッチ９６を形成する。３つの電界効果トランジスタが全て順方向バイアスされると、スイッチ９６が閉じて、容量４６に対して低インピーダンス放電パスを提供する。これらのトランジスタの一つは、端子８０におけるＥＮＬ信号に応答するゲート電極を有しており、端子８０におけるＥＮＬ信号が正電圧を有しているときのみ、低ソース・ドレイン間インピーダンスを有する。
【００２７】
ＮＡＮＤゲート９８は、端子７８におけるＥＮＨ信号と遅延回路８８の出力とに応答して、インバータ１００を駆動する出力信号を生成する。インバータ１００は、電界効果トランジスタ３６のゲート電極に印加されるＥＣＫイネーブルクロックを生成する。ＥＣＫは、端子７８におけるＥＮＨ波の正への立ち上がりエッジ遷移のいくらか後に生じる、正への立ち上がり遷移を有している。ＥＣＫは負への遷移を有しており、これは、（１）ＣＫの立ち下がりから一定の遅延後、または、（２）ＥＮＨ波の負に遷移するエッジとほぼ同時、に生じる。ＥＣＫ波の立ち上がりエッジ遷移は、ＣＫの１サイクルの正の電圧フェーズにおける遅い段階で生じる。
【００２８】
ゲート９４の残りの入力は、ドミノ論理ゲート６４のインバータ５２のＯＨ出力信号に選択的に応答する。Ｎチャネル電界効果トランジスタ１０４およびＰチャネル電界効果トランジスタ１０６を含むパススルーゲート１０２は、ドミノ論理ゲート６４のＯＨ出力信号を、選択的にリード１０８に供給する。インバータ８２の入力端子におけるＣＫ、およびインバータ８２の出力におけるその反転された波形は、それぞれ電界効果トランジスタ１０６および１０４のゲートを駆動して、端子７６におけるＣＫ波が低レベルの接地電圧であるときにパススルーゲートがオープンになり（すなわち、導通し）、ドミノ論理ゲート６４のＯＨ出力がリード１０８に印加されるようにしている。端子７６におけるＣＫの正の電圧は、パススルーゲート１０２がオープンになるのを阻止し、このため、リード１０８の電圧がドミノ論理ゲート６４のＯＨ出力から分離される。パススルーゲート１０２が閉じると、リード１０８の両側にカスケード接続されたインバータ１１０および１１２のフィードバック接続によって、リード１０８の電圧がラッチされる。これによって、ドミノ論理ゲート６４の出力信号は、各クロックサイクルの中で端子７６におけるＣＫが低電圧レベルを有しているフェーズの間のみ、リード１０８に印加される。ＥＣＫ波の高レベル部分の間に、ドミノ論理ゲート６４が高出力電圧を有している場合（ゲート４４の論理機能が、そのバイナリ入力信号in(s)によって満たされていることを示す）、リード１０８は、ＣＬＫの次のサイクルのプリチャージフェーズおよび評価フェーズの全期間にわたって、高電圧レベルをゲート９４の残りの入力端子に印加する。論理回路４４の論理機能が満たされず、ドミノ論理ゲート６４がＥＣＫ波の高電圧部分の間に低出力電圧を生成すると、リード１０８は、低電圧をゲート９４の残りの入力端子に印加する。
【００２９】
図４Ｂに示すように、ＣＫが高の間に、イネーブルソース７０がＣＬＫ低電圧評価インターバル１８の遅い段階で正の電圧レベルを生成すると、ドミノ論理ゲート６４の出力信号は、クロックソース６２の以前のＣＬＫサイクルの間の値に復元される。このような条件下では、端子７８の電圧は、ＣＬＫサイクルの全期間にわたって低レベルに留まる。この結果として、インバータ１００は、ＣＬＫサイクルの全期間にわたって低電圧を電界効果トランジスタ３６のゲートに供給し、このインターバルの間に容量４６が電界効果トランジスタ３６のソース・ドレイン間パスを通じて放電するのを防ぐ。ドミノ論理ゲート６４が先のサイクル中に低レベルを生成している場合、リード１０８の電圧は低であり、スイッチ９６をディスエーブルにする。容量４６は、スイッチ９６を通って放電することはできない。したがって、容量４６にかかる電圧は、そのリセット（ＲＣＫ）値の高のままである。ドミノ論理ゲート６４のＯＨ出力は低のままであるが、これは、先のサイクルにおける値である。ドミノ論理ゲート６４が先のサイクル中に高レベルを生成した場合は、リード１０８は高電圧を有し、スイッチ９６は容量４６を放電して、ドミノゲートの出力ＯＨを高にする。
【００３０】
図２の波形と図４の波形を比較すると、ＥＮＨ波およびＥＮＬ波は、ＣＫ波の立ち下がりエッジの近くで、図４Ａおよび図４Ｂにおける正の遷移を有することが可能であることがわかる。しかし、図２のイネーブル波の立ち上がりエッジ遷移は、ＣＫ波の立ち上がりエッジよりも前に生じなければならない。図３の回路は、マウストラップ対ＥＮＨ、ＥＮＬが、ＣＫ波の評価高電圧部分における遅い段階で到着するのを許容する。図３のＥＮＨが、ＣＫの評価部分における遅い段階で低から高への遷移を有する場合は、インバータ５２の出力信号は、論理回路４４により決定される端子４８における電圧により決まる論理状態にある。ＥＮＬが、ＣＫの評価部分における遅い段階で低から高への遷移を有する場合は、ドミノ論理回路がＣＫ波の高電圧評価部分における早い段階でインバータ５２の出力信号をリセットまたは低レベルにプリチャージしても、インバータ５２の出力信号は、最後のＣＫクロックサイクルから以前の状態に復帰する。図３の回路は、ＣＫ波の正の電圧フェーズによってイネーブルにされるので、図３の回路は、ＥＮＨが高値を有している場合は、論理回路４４による端子４８の電圧の制御を可能にするためのＣＬＫフェーズを有している。ＥＮＨが低のままであり、このためにＥＮＬが高値を有する場合は、回路は、クロックソース６２の先のサイクル期間中の間に存在していた、端子４８における電圧状態を復元する。図３の回路は、通常のドミノ論理ゲート動作を可能にし、早期リセットにもかかわらず以前の論理状態を復元するというような利点を有する。早期リセットは、ＣＫが高レベルのバイナリ１値を有している期間の早い段階でＲＣＫが低値を有しているときに生じる。
【００３１】
ＥＮＨが低であるときには、ＥＣＫは、電界効果トランジスタ３６をカットオフするために低レベルを維持しなければならないが、このため、端子４８における電圧は高であって、論理回路４４の出力端子における論理状態によっては制御されない。ＥＮＨおよびＣＫは、端子４８の電圧が論理回路４４の論理状態によって決定される値になるようにするために、ＥＣＫが高になる前に、両方とも高でなければならない。ＥＮＨが、ＣＫの高電圧イネーブル部分が遅延回路８８を通って伝搬する前の、特定のＣＫサイクルの非常に早い段階で高であると、ＥＣＫは低に留まって、論理回路４４は端子４８の電圧を制御しない。ＥＮＨが、特定のＣＫサイクルの早い段階ではあるがＣＫの高電圧部分が遅延回路８８を通って伝搬した後に高であると、ＥＣＫは高になって、論理回路４４は端子４８の電圧を制御する。したがって、ＥＣＫは、ＲＣＫが高になった後に高になる。この結果として、端子４８の電圧は、論理回路４４の論理状態によって決定される。これは、論理回路４４が生成するバイナリ１または０値が、電界効果トランジスタ３６のソース・ドレイン間パスがＥＣＫによってイネーブルされた後に、端子４８に結合されるからである。これは、ＥＮＨがＣＫサイクルの早い段階で高であれば、ドミノ論理ゲートがＲＣＫの低電圧部分によってリセットされた後に、すなわち、容量４６が、ＲＣＫが低になる結果として電界効果トランジスタ３８を流れる電流によってプリチャージされた後に、ドミノ論理ゲート６４が評価状態にイネーブルされることを意味している。
【００３２】
ＥＮＨがＣＫサイクルの遅い段階で低から高への遷移を有していると、ＥＣＫは、ゲート９８およびインバータ１００の遅延時間によって決定される数ピコ秒後にのみ、低から高への遷移を有する。ＥＣＫの正電圧は、電界効果トランジスタ３６を順方向バイアスして、端子４８の電圧を、論理回路４４の論理状態によって制御できるようにする。
【００３３】
ＥＮＨがクロックソース６２のサイクル中に低から高への遷移を有していないときには、ＥＮＬがそのようなクロックサイクルの間に低から高への遷移を有し、以前のクロックサイクルの出力信号を復元し、それからインバータ５２の出力端子でラッチするようにしなければならない。これは、ＥＮＨおよびＥＮＬについてマウストラップ対の要件を課すものである。ＥＮＬがＣＫサイクル中の早い段階でに低から高への遷移を有する場合（すなわち、ＣＫが高電圧値を有している場合）は、ＲＣＫが電界効果トランジスタ３８を順方向バイアスして容量４６がプリチャージされているとき、回路はＥＮＬの高値を無視する。なぜなら、ＲＣＫの低電圧によって、ゲート９４がスイッチ９６を閉じるのが阻止されるからである。ＲＣＫが低から高への遷移を有してトランジスタ３８をカットオフし、容量４６を端子４０の正の電源電圧によりトランジスタ３８を介して充電できなくなった後に、端子８０におけるＥＮＬの低から高への遷移が、回路６６によって認識される。
【００３４】
これらの条件下で、インバータ５２の出力は、以下のようにして、クロックソース７２の以前のサイクルからの端子４８における電圧にラッチされる。端子８０とゲート８４の出力とにおける高電圧が、ゲート９４に印加される。ゲート９４に対する他の入力は、ソース６２の以前のサイクルの間に存在していたインバータ５２の出力電圧によって決定され、これは端子４８における電圧によって制御される。インバータ５２の出力電圧が、ソース６２の以前のサイクルの間に高であったなら、高電圧がリード１０８に存在して、ＡＮＤゲート９４の残りの入力端子に結合される。この場合、ゲート９４の全入力信号が高電圧を有しているので、ゲート９４の出力はスイッチ９６を閉じる。スイッチ９６が閉じることで、端子４８が接地される。端子４８の接地電圧は、インバータ５２を低から高に遷移させ、これによって以前の状態が復元される。端子４８の電圧が、クロックソース６２の以前のサイクルの間に正の値を有していたら、インバータ５２は低電圧（接地）出力を生成する。パスゲート１０２は、インバータ５２のこの接地出力電圧をリード１０８に供給し、これにより、ゲート９４がスイッチ９６を閉じるのを阻止する。この結果、スイッチ９６は端子４８を接地せず、ＣＫが高である間の早い段階におけるＲＣＫリセットからの端子４８の高電圧が維持されて、インバータ５２の低電圧出力が維持される。
【００３５】
図５は、図３のコンバータ回路６６のＣＭＯＳ回路の詳細な回路図である。インバータ８２、８６、９０、１００、１１０、および１１２の各々は実質的に同じ回路構成を有しており、これには、直列接続されたソースパスがＤＣ電源端子４０と４２の間に接続されている相補型電界効果トランジスタ対が含まれている。各インバータの電界効果トランジスタのゲート電極は、インバータ入力信号によってパラレルに駆動され、各インバータの電界効果トランジスタのドレインは、共に接続されてインバータ出力信号を生成する。例えば、インバータ８２はＰチャネル電界効果トランジスタ１２０とＮチャネル電界効果トランジスタ１２２とを備え、それらのソースは、それぞれ端子４０における正のＤＣ電源電圧と接地されたＤＣ電源端子４２とに接続されている。電界効果トランジスタ１２０および１２２のドレインは共通端子１２４（インバータ出力端子）を有しており、トランジスタのゲート電極は、端子１２６に印加される信号によってパラレルに駆動される。
【００３６】
端子１２６の高電圧（すなわち、約０．５ＶDDとＶDDとの間の範囲の電圧）は、トランジスタ１２２を順方向バイアス、すなわちオンにするとともに、トランジスタ１２０をオフにして、端子１２４をほぼ端子４２の接地電圧にする。端子１２６の低電圧（すなわち、接地と端子４０における電源電圧の約１／２との間の範囲の電圧）はトランジスタ１２０を順方向バイアスしトランジスタ１２２を逆バイアスして、端子１２４の電圧をほぼ端子４０の正の電源電圧にする。回路中の各インバータのクロスオーバ電圧は異なっていてもよく、インバータのあるものでは、Ｎチャネルトランジスタがより低い範囲の電圧に対してオンし、回路中の他のインバータに対しては、トランジスタ１２２のターンオン電圧が、端子４０と４２と間の電圧間の中間点を超える場合もある。
【００３７】
インバータ１１０および１１２は、（パスゲート１０２のトランジスタ１０４および１０６がインバータ８２の入出力端子の電圧によって同時にバイアスされているときを除いて）リード１０８の電圧をラッチするが、これらのインバータ１１０および１１２は、図３に示すカスケード接続を提供するように配置されている。具体的には、インバータ１１０の電界効果トランジスタのゲートはリード１０８に接続され、インバータ１１０のトランジスタのドレインは、インバータ１１２のゲート電極に接続されている。インバータ１１２のドレインは、リード１０８に直接に接続され、ラッチ動作を提供する。ラッチ１１０および１１２におけるトランジスタの構成は、トランジスタ１０４および１０６のゲート電極におけるＮＣＫおよびＣＫがそれぞれ正電圧および接地レベルになることによってトランジスタ１０４および１０６がオンし、その結果パスゲート１０２がオープンする（すなわち、導通する）と、フィードバック動作が解除されるような構成である。
【００３８】
ＮＡＮＤゲート８４と９８は実質的に同じであり、同一の回路構成を有しているので、ゲート８４についての説明はゲート９８に対しても当てはまる。ゲート８４はＰチャネルトランジスタ１３０および１３２を備え、それらのソース・ドレイン間パスが並列に接続されて、トランジスタ１３０および１３２のソースが正のＤＣ電源端子４０に接続され、これらのトランジスタのドレインは、ゲート８４の出力端子として機能する端子１３４への共通の接続を有している。トランジスタ１３０および１３２のゲート電極は、ゲート８４の入力端子として機能する端子１３６および１３８における双レベル電圧にそれぞれ応答する。Ｎチャネル電界効果トランジスタ１４０および１４２は、端子１３４と接地された電源端子４２との間に接続された、直列接続されたソース・ドレイン間パスを有している。端子１３６および１３８における電圧は、トランジスタ１４０および１４２のゲート電極をそれぞれ駆動する。
【００３９】
ＮＡＮＤゲート８４の両入力端子１３６および１３８における低値を有する電圧に応答して、トランジスタ１３０および１３２のソース・ドレイン間パスは、どちらも順方向バイアスされ、トランジスタ１４０および１４２のソース・ドレイン間パスは、どちらも逆バイアスされる。したがって、電流は、トランジスタ１３０および１３２の両方を通って、正の電源端子４０から端子１３４に流れ、端子１３４からグランド（接地）へは電流はほとんど流れない。このため、端子１３４の電圧は、ほぼ、端子４０における正の電源電圧＋ＶDDである。
【００４０】
端子１３６および１３８における電圧がそれぞれ高および低であることに応答して、トランジスタ１３０および１３２はそれぞれ逆方向および順方向にバイアスされ、トランジスタ１４０および１４２はそれぞれ順方向および逆方向にバイアスされる。これより、電流は、正の電源端子４０からトランジスタ１３２のソース・ドレイン間パスを通って端子１３４に流れ、端子１３４から接地端子４２には、電流はほとんど流れない。従って、端子１３４における電圧は、この場合も、端子４０における正の電源端子電圧＋ＶDDにほぼ等しい。
【００４１】
端子１３６および１３８における電圧がそれぞれ低および高であることに応答して、トランジスタ１３０および１３２はそれぞれ順方向および逆方向にバイアスされ、トランジスタ１４０および１４２はそれぞれ逆方向および順方向にバイアスされる。これより、電流は、正の電源端子４０からトランジスタ１３０のソース・ドレイン間パスを通って流れるが、端子１３４からトランジスタ１４０および１４２を通って接地へはほとんど流れない。その結果、端子１３４における電圧は、この場合も、ほぼ、端子４０における正のＤＣ電源電圧＋ＶDDに等しい。
【００４２】
端子１３６および１３８における電圧が両方とも高であることに応答して、両トランジスタ１３０および１３２が逆バイアスされ、両トランジスタ１４０および１４２が順方向にバイアスされる。これより、トランジスタ１３０または１３２のソース・ドレイン間パスを通って端子１３４には電流は流れないが、端子１３４と接地電源端子４２との間には低インピーダンスパスが存在する。その結果、端子１３４は正の電源端子４０から切り離され、端子４２の低電圧である接地電位に実質的に結合される。
【００４３】
以上より、端子１３４における電圧は、端子１３６および１３８における電圧が両方とも高であるときにのみ低になる。端子１３６および１３８の一方または両方の電圧が低であると、端子１３４の電圧は高になる。従って、トランジスタ１３０、１３２、１４０、および１４２の上述した構成は、ブール（Boolean）ＮＡＮＤ機能要件を満たす。
【００４４】
遅延要素８８は、実際上は、Ｎチャネル電界効果トランジスタ１４６によって形成された抵抗-容量（ＲＣ）ローパスフィルタである。電界効果トランジスタ１４６のゲート電極は、インバータ８６の出力およびインバータ９０の入力における共通端子に結合されている。すなわち、電界効果トランジスタ１４６のゲート電極は、インバータ８６の出力端子においてドレインに、且つインバータ９０の入力端子においてゲート電極に、直接接続されている。電界効果トランジスタ１４６のソースおよびドレイン電極は、互いに且つ接地に短絡されていて、電界効果トランジスタ１４６のゲート電極から接地への容量性接続を提供している。電界効果トランジスタ１４６は、比較的長く且つ幅の広いゲート領域を有している。すなわち、トランジスタ１４６のゲート電極とソースおよびドレイン電極との間の酸化物層は、比較的長く且つ幅が広い。電界効果トランジスタ１４６のかかる構成により、このトランジスタは、比較的高い容量を有する。これより、電界効果トランジスタ１４６は、インバータ８６の出力抵抗とともに、比較的長い抵抗-容量時定数を提供し、そのため、前述のように、インバータ８６がＮＡＮＤゲート９８に供給するパルスの立ち上がりおよび立ち下がりエッジが、数ピコ秒だけ遅延する。
【００４５】
先に延べたように、ＡＮＤゲート９４およびスイッチ９６は、直列に接続されたソース・ドレイン間パスを有する３つのトランジスタにより形成されている。具体的には、ゲート９４とスイッチ９６との組み合わせはＮチャネルトランジスタ１５０、１５２、および１５４を含み、これらは、端子１５６と接地電源端子４２との間に直列に接続されたソース・ドレイン間パスを有する。端子１５６は、ドミノ論理ゲート６４（図３）の端子４８に接続されており、従って、インバータ５２の入力端子にリード１５８により接続されている。このリード１５８は、コンバータ回路６６の出力リードとして機能する。トランジスタ５６のソース・ドレイン間パスは、リード１５８と接地レベルとの間に接続されており、ドミノ論理ゲートの出力におけるインバータ５２に関するラッチ回路の一部であるトランジスタ５６は、物理的にコンバータ回路６６の一部である。トランジスタ１５０、１５２、および１５４のゲート電極は、それぞれ、端子８０におけるＥＮＬ入力信号、ＮＡＮＤゲート８４が端子１３４に供給するＲＣＫ出力信号、およびリード１０８上の信号に応答するように接続されている。トランジスタ１５０、１５２、および１５４の各々のゲート電極における高電圧レベルを有する信号に応答して、これら３つのトランジスタのソース・ドレイン間パスは順方向にバイアスされ、リード１５８および端子４８を接地端子４２に接続する。これによって、インバータ５２への入力信号は、これらの状況下で、低電圧値に維持される。
【００４６】
トランジスタ１５０、１５２、および１５４の全てのゲート電極における電圧が高値を有しているときにのみ、端子１５６における電圧が端子４８における低電圧を有することを確実にするために、トランジスタ１５０および１５２のソースおよびドレイン電極の間の共通接続は、Ｐチャネル電界効果トランジスタ１６０のソース・ドレイン間パスによって、端子４０における正のＤＣ電源電圧に選択的に結合される。トランジスタ１６０のゲート電極は、ＮＡＮＤゲート８４が端子１３４に形成するＲＣＫ波に応答し、トランジスタ１６０のソース・ドレイン間パスは、トランジスタ１５０と１５２の間の共通端子と正の電源電圧端子４０との間に、接続される。
【００４７】
ＲＣＫ波は、クロックソース６２の各サイクルにおける大部分の時間にわたって、高値を有している。ＲＣＫ電圧が高であるインターバルの間、トランジスタ１６０のソース・ドレイン間パスは、電源端子４０における高の正電圧を、トランジスタ１５０および１５２のソースおよびドレイン電極の共通接続から切り離す。しかし、「故障（fault）」の低電圧が端子１５６に発生する傾向を有することがある。端子１０８が低でトランジスタ１５０および１５２がオンの場合は、容量４６は放電されてはならない。ノードｐｄ１およびｐｄ２におけるソースおよびドレイン容量の電圧は、低電圧であり得る。ノードｐｄ１またはｐｄ２のいずれかにおける低電圧は、トランジスタ１５０および１５２を通じて容量４６に結合されると、電荷共有状態を生じさせ、結果として電荷の再分配が生じうる。この電荷再分配によって、リード１５８の電圧が低下することがある。リード１５８における低電圧は、誤って低のバイナリ０値と解釈される可能性がある。トランジスタ１６０は、ノードｐｄ２においてソース・ドレイン間寄生容量（図示せず）をプリチャージし、電荷の再分配を緩和して、リード１５８の電圧がバイナリ０値と解釈されるような程度まで低下してしまうのを積極的に防止する。従って、トランジスタ１６０およびその接続は、ゲート９４およびスイッチ９６を形成するトランジスタ１５０、１５２、および１５４の動作の信頼性を向上させる。
【００４８】
本発明の特定の１実施形態について説明し図示したが、特許請求の範囲で規定した本発明の真の思想及び範囲から逸脱することなく、具体的に図示し説明した実施形態の細部において、変更を行うことができることは明らかであろう。例えば、図４Ａおよび図４ＢのＣＫ波は、評価フェーズおよびプリチャージフェーズの間に、それぞれ高値および低値を有する。代替的には、ＣＫ波の反転した波形（ＮＣＫと称される）を使用することが可能であり、その場合には、評価フェーズおよびプリチャージフェーズは、それぞれＮＣＫの高値および低値に関連付けられる。従って、特許請求の範囲で用いている評価およびプリチャージという用語は、必ずしも、ＣＬＫの高電圧および低電圧に関連付けられる必要はない。
以下においては、本発明の種々の構成要件の組み合わせからなる例示的な実施態様を示す。
１．クロックソース（６２）に応答するように構成された、チップ（６０）上に存在する集積回路であって、
ドミノ論理ゲート（６４）と、
前記クロックソースに応答するように接続され、前記ゲートの論理出力信号を選択的にラッチする回路（６６）と、
前記ゲート用のイネーブルソース（６８、７０）
を備えており、
前記回路に供給される前記クロックソースのクロック波およびクロック周波数は、イネーブル信号が、評価クロックフェーズにおける遅い段階で前記論理ゲートに到着するようなものであり、
前記選択的にラッチする回路は、前記ドミノ論理ゲートを、以前のサイクルからの値に評価または復元し、その後、前記イネーブル信号を生成するのと同じクロックサイクル中にラッチするように構成される
ことからなる、集積回路。
２．クロック波ソース（６２）に応答するように構成された集積回路チップ（６０）であって、
前記チップの第１のセグメント上に配置され、プリチャージおよび評価回路（３８、３６）を備えるドミノ論理ゲート（６４）と、
前記クロックソースに応答するように接続され、前記チップの前記第１のセグメント上に存在する選択的にラッチしおよびイネーブルにする回路（６６）であって、前記ドミノ論理ゲートの論理出力信号を選択的にラッチし、該ドミノ論理ゲートの前記プリチャージおよび評価回路を選択的にイネーブルにして通常モードで動作させ、それにより、前記ドミノ論理ゲートが、クロック評価フェーズの第１部分の間にプリチャージされ、且つ前記ドミノ論理ゲートの出力信号が、前記クロック評価フェーズの第２部分の間に評価される、回路（６６）と、
前記ドミノ論理ゲートの通常動作を指令するイネーブルソース（６８、７０）を備えており、
前記イネーブルソースは、前記チップの第２のセグメント上に存在し、
前記第２のセグメントは、前記第１のセグメントと、前記ドミノ論理ゲートを動作させる周波数を有する前記クロックソースとに関連した位置にあり、これにより、前記イネーブルソースからの信号が、前記クロック評価フェーズの前記第１の部分が経過した後に前記チップの前記第１のセグメントに到着するようになっており、
前記選択的にラッチしおよびイネーブルにする回路は、前記クロック波および前記イネーブル信号に応答して、前記イネーブル信号が、クロック波サイクルの間に前記選択的にラッチしおよびイネーブルにする回路をイネーブルにすることに関連した値を有しているときには、前記ドミノ論理回路を通常通り動作させ、前記イネーブル信号が、クロックサイクルの間に前記選択的にラッチしおよびイネーブルにする回路をディスエーブルにすることに関連した値を有しているときには、前記ドミノ論理回路の出力信号を、現在のクロックサイクルの前に有していた値に復元してラッチする
ことからなる、集積回路チップ。
３．前記選択的にラッチしおよびイネーブルにする回路が、前記チップの前記第１のセグメントに供給される前記クロック波（ＣＫ）の遅延された波形（ＣＫＤ）と前記第１のセグメントに供給される前記イネーブル信号とに応答し、前記クロックサイクルの前記評価フェーズの間に評価信号（ＥＣＫ）を生成し、前記生成された評価信号を、前記クロック評価フェーズの前記第１の部分が経過した後に、前記ドミノ論理ゲートに供給する論理回路（９８、１００）を備える、上項２の集積回路チップ。
４．前記イネーブル信号は、第１の成分（ＥＮＨ）と第２の成分（ＥＮＬ）とを含み、
前記第１の成分は、前記選択的にラッチしおよびイネーブルにする回路が前記ドミノ論理ゲートをイネーブルにすることに関連した第１のバイナリ値を有し、前記第２の成分は、前記選択的にラッチしおよびイネーブルにする回路が前記ドミノ論理ゲートをディスエーブルにすることに関連した第１のバイナリ値を有しており、
前記選択的にラッチしおよびイネーブルにする回路が論理回路を備え、該論理回路は、（１）前記第１の成分（ＥＮＨ）の前記第１のバイナリ値と前記クロック波とに応答して前記評価回路（３６）をイネーブルにし、その後に、前記ドミノゲートの出力信号を、前記評価の結果として生じた信号値にラッチし、（２）前記第２の成分（ＥＮＬ）の前記第１のバイナリ値と前記ドミノ論理回路の出力信号と前記クロック波とに応答して、前記ドミノ論理回路の出力信号を、以前のサイクルの値に復元してラッチすることからなる、上項２または３の集積回路チップ。
５．前記論理回路は、
前記ドミノ論理回路をプリチャージするために、前記クロック波に応答して、前記クロック評価フェーズの前記第１の部分の間に、第１のバイナリ値を有するリセット波（ＲＣＫ）を生成する遅延回路（８８）と、
前記クロック評価フェーズの前記第１の部分の間にプリチャージされ、前記クロック評価フェーズの第２の部分の間に選択的に放電される、前記ドミノ論理回路の容量（４６）にシャント状態で接続される（すなわち、分路を形成するように接続されるの意であり、上述の実施態様においては、容量すなわちコンデンサ４６の他方の端子を選択的に接地に接続する状態を指している）スイッチ（９６）
を備えており、
前記スイッチは、（ａ）前記リセット波が第２のバイナリ値を有しているとき、（ｂ）前記第２のイネーブル成分が前記第１のバイナリ値を有しているとき、および（ｃ）前記ドミノ論理回路の出力が、以前に、最も最近のプリチャージインターバル、最も最近の評価インターバルのうちの少なくとも一つ、およびそれらの間の期間を含む期間の間に、第１の所定の値を有していたときに、前記容量を放電し、及び、（ａ）前記リセット波が前記第１のバイナリ値を有しているか、または（ｂ）前記第２のイネーブル成分が第２のバイナリ値を有しているか、または（ｃ）前記ドミノ論理回路が、最も最近のプリチャージインターバルを含む期間の間に第２の所定の値を有していたときに、オープン状態になるように構成され、
前記容量は、前記ドミノ論理回路の出力を生成するインバータの入力と、前記インバータの出力を、該インバータの入力に再結合させるラッチ回路に接続される
ことからなる、上項２から４のいずれかの集積回路チップ。
６．前記論理回路の一部は、前記ドミノゲートの出力に応答するように接続されたパスゲート（１０４）を備え、
前記パスゲートは、最も最近のプリチャージインターバルを含む期間において、前記チップの前記第１のセグメントに結合される前記クロック波に応答して、前記ドミノゲートの出力を端子（１０８）に結合し、
再生ラッチ回路（１１０、１１２）が前記端子に接続されて、前記プリチャージインターバルの隣接する発生の間、前記端子の電圧をほぼに一定に維持し、
前記スイッチは、前記端子の電圧に応答するように接続される、
上項２から５のいずれかの集積回路チップ。
７．前記論理回路は、前記クロック評価フェーズの前記第１の部分の間に、前記容量（４６）に充電電圧を供給するように構成される、上項６の集積回路チップ。
８．前記スイッチは、同じ第１の導電型の第１、第２、および第３の電界効果トランジスタ（１５０、１５２、１５４）を備えており、これらのトランジスタのソース・ドレイン間パスは、前記チップの一方のＤＣ電源端子と前記ドミノ論理ゲートの前記容量との間に直列に接続され、
前記第１、第２、および第３のトランジスタのゲート電極は、それぞれ（ａ）前記端子における電圧、（ｂ）前記クロック評価フェーズの前記第１の部分の間に前記第２のトランジスタのゲートの逆バイアスを生じさせる、前記クロック波の整形された波形、および（ｃ）前記第２のイネーブル成分、とに応答し、
前記第１の導電型とは逆の第２の導電型の第４の電界効果トランジスタ（１６０）は、前記チップの他方のＤＣ電源端子（ＶDD）と、前記第２および第３のトランジスタのソース・ドレイン間パスの間の端子との間に接続されたソース・ドレイン間パスを有していて、
前記第４のトランジスタは、前記クロック波の前記整形された波形に応答するように接続されたゲート電極を有しており、これにより、前記第４のトランジスタは、前記クロックサイクルの前記第１の部分の間に、前記第２および第３のトランジスタのソース・ドレイン間パスの間の端子に電流を供給して、前記クロック評価フェーズの間に、前記容量に対する電荷共有パスが前記第１および第２のトランジスタを通って確立されることを防止する
ことからなる、上項５から７のいずれかの集積回路チップ。
９．前記回路が、複数のＰチャネルおよびＮチャネル電界効果トランジスタを含む相補型金属酸化物半導体回路である、上項１から８のいずれかの集積回路チップ。
【００４９】
【発明の効果】
本発明によれば、比較的高いクロック周波数に応答する比較的大きな集積回路チップ上のドミノ論理ゲートを選択的にラッチする回路において、ラッチを解除するためのイネーブル信号が、クロックサイクルの比較的遅い時点で、ドミノ論理ゲートに関連した回路に到着することを可能とする回路が得られる。さらに、本発明によれば、比較的高いクロック周波数に応答する比較的大きな集積回路チップ上のドミノ論理ゲートを選択的にラッチする回路において、ラッチ動作を解除するためのイネーブル信号を、ドミノ論理ゲートに関連する回路から比較的離れたチップ上の回路から生成することを可能とする回路が得られる。
【図面の簡単な説明】
【図１】ドミノ論理ゲートとそのドミノ論理ゲートを選択的にラッチするための回路を備える、従来技術の集積回路の回路図である。
【図２】図１の従来技術の回路の動作を説明するために有用な一連の波形を示す図である。
【図３】本発明の好適な実施形態による、ドミノ論理ゲートとそのドミノ論理ゲートを選択的にラッチするための回路を備える集積回路の回路図である。
【図４Ａ】図３の回路の動作を説明するために有用な一連の波形を示す図である。
【図４Ｂ】図３の回路の動作を説明するために有用な一連の波形を示す図である。
【図５】図３に示した好適な実施形態の詳細な回路図である。
【符号の説明】
４６  寄生容量
６０  チップ
６２  クロックソース
６４  ドミノ論理ゲート
６６  コンバータ回路
６８、７０  イネーブルソース
８８  遅延回路
９６  スイッチ
１０２  パスゲート
【図１】
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【図２】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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