(57)【特許請求の範囲】
【請求項１】
深い記憶トレンチに自己整列した埋込みストラップを形成するための方法であって、
基板内の半導体材料が充填された深い記憶トレンチの上にある凹部の壁面上にスペーサを形成するステップと、
前記スペーサ間の領域内にプラグを形成するステップと、
前記スペーサ、前記プラグ、および前記スペーサを取り囲んでいる材料の上にフォトレジストを付着させるステップと、
前記フォトレジストをパターン形成し、それにより、前記プラグ、前記スペーサ、および前記取り囲んでいる材料の一部分を露出するステップと、
前記スペーサおよび前記取り囲んでいる材料のうち、前記フォトレジストで覆われていない部分を選択的にエッチングし、更に、前記エッチングされたスペーサの下に位置する前記深い記憶トレンチを所望の深さまでエッチングすることにより、少なくとも前記深い記憶トレンチに所望の深さの切り欠きを形成するステップと、
前記切り欠きにアイソレーション領域を形成するステップと、
を含む方法。
【請求項２】
前記スペーサが第１の誘電体で形成され、前記プラグが第２の誘電体で形成され、前記アイソレーション領域が第３の誘電体で形成され、前記取り囲んでいる材料が第４の誘電体で形成される、請求項１に記載の方法。
【請求項３】
前記第１の誘電体が窒化物であり、前記第２の誘電体が酸化物であり、前記第３の誘電体が酸化物であり、前記第４の誘電体が窒化物である、請求項２に記載の方法。
【請求項４】
前記フォトレジストで覆われた前記スペーサの残留部分を除去するステップをさらに含む、請求項１に記載の方法。
【請求項５】
前記スペーサの残留部分は、高温燐酸によって除去される、請求項４に記載の方法。
【請求項６】
前記取り囲んでいる材料は、前記基板の表面上の窒化物層である、請求項１に記載の方法。
【請求項７】
前記凹部が、前記充填済みの深い記憶トレンチの上部に付着させたトレンチ上部酸化物の上に配置される、請求項１に記載の方法。
【請求項８】
前記プラグは化学気相付着法を使用して形成される、請求項２に記載の方法。
【請求項９】
前記プラグを形成するために、前記スペーサ間の領域内に第２の誘電体を充填させた後、
前記プラグは前記取り囲んでいる材料の上部表面に合せて平坦化される、請求項８に記載の方法。
【請求項１０】
前記スペーサを形成するステップは、前記凹部内に材料を付着させるステップと、前記スペーサを形成するために、前記付着された材料の一部をエッチングするステップを含む、請求項１に記載の方法。
【請求項１１】
前記凹部内に付着された材料は第１の誘電体である、請求項１０に記載の方法。
【請求項１２】
前記第１の誘電体は窒化物であり、反応性イオン・エッチングによってエッチングされる、請求項１１に記載の方法。
【請求項１３】
前記スペーサを形成するステップは、
側壁上より水平表面上の方が厚くなるように層の厚さを差別的なものにすることができる差別的に厚い層を、前記凹部内の全表面と前記凹部を取り囲んでいる表面上に付着するステップと、
前記差別的に厚い層の上に、均一に厚い材料の層を付着するステップと、
前記凹部の側壁上にスペーサとなる層が残されるように、前記均一に厚い材料の層の他の部分をエッチングするステップと、
前記差別的に厚い層の前記凹部の外側に付着された部分を、前記取り囲んでいる材料の上部表面に達するまで研磨するステップと、
を含む、請求項１に記載の方法。
【請求項１４】
前記均一に厚い材料の層が第１の誘電体で形成され、前記プラグが第２の誘電体で形成され、前記差別的に厚い層が第３の誘電体で形成される、請求項１３に記載の方法。
【請求項１５】
前記第１の誘電体が窒化物であり、前記第２の誘電体と前記第３の誘電体が酸化物である、請求項１４に記載の方法。
【請求項１６】
前記差別的に厚い層は高密度プラズマプロセスを使用して形成される、請求項１３に記載の方法。
【請求項１７】
前記均一に厚い材料の層のエッチングは反応性イオン・エッチングにより行われる、請求項１３に記載の方法。
【請求項１８】
前記プラグは、前記スペーサを形成するための前記均一に厚い材料の層のエッチングの後に形成され、
前記プラグの形成後に、前記プラグの過剰部分が研磨され、前記差別的に厚い層の前記凹部の外側に付着された部分が除去される、請求項１３に記載の方法。
【請求項１９】
前記深い記憶トレンチの上部にはトレンチ上部領域を有しており、該トレンチ上部領域は、前記差別的に厚い層を形成する際に同時に形成される、請求項１３に記載の方法。
【請求項２０】
前記深い記憶トレンチは、シリコンの局所酸化により形成されたカラーを含む、請求項１に記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体デバイスに関する。特に、本発明は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスに関する。
【０００２】
【従来の技術】
単一チップ上に作成される個々のメモリ・セルなどの半導体デバイスの数が増加している。その結果、デバイスの寸法は縮小し続けている。デバイスの寸法が縮小すると、デバイス構造を整列する際の難しさとエラー、ならびに半導体デバイスに含まれる構造の妥当な機能エリアにおいて適正な整列を確保することの難しさが増加する。
【０００３】
【発明が解決しようとする課題】
本発明の目的は、深い記憶トレンチに自己整列した埋込みストラップを形成するためのプロセスを提供することである。
【０００４】
【課題を解決するための手段】
本発明は、半導体デバイスおよびそのデバイスを形成するエレメントの寸法がますます縮小していることを考慮して、半導体デバイス構造のエレメントの適正な整列を確保しやすくするための方法および半導体デバイス構造を提供するものである。
【０００５】
本発明は、深い記憶トレンチに自己整列した埋込みストラップを形成するためのプロセスを提供するものである。このプロセスによれば、充填済みの深いトレンチ・キャパシタおよび基板の上にある凹部の壁面上にスペーサを形成する。スペーサ間の領域内にプラグを形成する。スペーサ、プラグ、およびプラグのスペーサを取り囲んでいる材料の上にフォトレジストを付着させる。このフォトレジストにパターン形成し、それにより、プラグ、スペーサ、および取り囲んでいる材料の一部分を露出する。取り囲んでいる材料中のスペーサのうち、フォトレジストで覆われていない部分に対して選択的にエッチングし、スペーサの残留部分を残す。基板のうち、フォトレジストで保護されていない部分に選択的にエッチングする。スペーサおよび基板のエッチングによって作成された空間内にアイソレーション領域を形成する。
【０００６】
また、本発明は、基板を含む半導体デバイスも提供するものである。基板内に深いトレンチ・キャパシタを配置する。この深いトレンチ・キャパシタに半導体材料を充填する。深いトレンチの壁面上にカラーを配置する。トレンチ充填材およびカラーの上にあるトレンチの上部の付近にトレンチ上部領域を配置する。深いトレンチ、トレンチ・カラー、トレンチ上部領域内にアイソレーション領域が延びている。
【０００７】
【発明の実施の形態】
深いトレンチ記憶ＤＲＡＭアレイにおいて寸法が縮小すると、アレイ内のフィーチャのサイズに対する活動エリア／深いトレンチのオーバレイ許容差（トレランス）が増大するので、埋込みストラップ抵抗の変動が増大する可能性がある。この問題に対処する技法の１つは、活動エリア／深いトレンチのオーバレイとは無関係のストラップ形成プロセスを提供することである。このプロセスは、「合併活動エリア／深いトレンチ・ストラップ・プロセス（ｍｅｒｇｅｄ  ａｃｔｉｖｅ  ａｒｅａ−ｄｅｅｐ  ｔｒｅｎｃｈ  ｓｔｒａｐ  ｐｒｏｃｅｓｓ）」と呼ぶことができる。合併活動エリア／深いトレンチ・ストラップ・プロセスから得られる埋込みストラップは活動エリア／深いトレンチのオーバレイ・エラーによる抵抗の変動を被らないが、深いトレンチと隣接活動エリアとの間のスプリアス・ストラップ（後述する）の形成は、活動エリア／深いトレンチの極端な整列不良、または大きい活動エリアあるいは深いトレンチのフォトおよびエッチ・バイアス許容差、またはその両方を伴って行われる可能性がある。
【０００８】
合併活動エリア／深いトレンチ・ストラップ・プロセスに関連するスプリアス・ストラップ形成問題についてより適切に説明するために、合併活動エリア／深いトレンチ・ストラップ・プロセスの簡単な説明を以下に示す。図１は半導体デバイス構造の断面図を示している。図１に示す構造は、基板内に配置された深いトレンチ１を含む。この深いトレンチには多結晶シリコンが充填されている。
【０００９】
カラー３は深いトレンチの壁面に配置されている。カラー３および深いトレンチの側壁を形成するために、様々なプロセスを使用することができる。本発明により、シリコンの局所酸化（ＬＯＣＯＳ）を使用してカラーを形成することができる。カラー３は、ＣＶＤ酸化物の付着に続いてＲＩＥを行うことによっても形成することができ、これは当業者にとって既知のものである。
【００１０】
ｐウェル５は深いトレンチに隣接して基板内に配置されている。ｎ＋プレート７は深いトレンチに隣接し、ｐウェルの下の基板内に配置されている。
【００１１】
トレンチ上部構造９は深いトレンチの上に配置されている。図１に示す構造では、トレンチ上部構造は酸化物である。窒化物パッド領域１１は、深いトレンチを取り囲む基板の表面上に配置され、トレンチ上部領域９に接している。
【００１２】
図１に示す状態では、深いトレンチを充填する材料は凹んでおり、絶縁トレンチ上部領域９が作成され、窒化物パッド１１に合わせて平坦化されている。プロセスのこの時点では、図１に示す構造の上部表面全体の上にフォトレジストを付着させることができる。次に、典型的なフォトリソグラフィの慣行により、フォトレジストにパターン形成することができる。
【００１３】
図２は結果として得られる構造を示している。図２に示すように、窒化物パッド１１およびトレンチ上部領域９の一部分を覆う構造の上部表面上にはフォトレジストの少なくとも１つの領域１３が残っている。このフォトレジスト領域（複数も可）１３は、デバイスの活動エリアを画定するのに役に立つ。
【００１４】
深いトレンチの上にあるフォトレジスト・パターンとトレンチ上部領域９との連合をマスクとして使用すると、露出した窒化物パッドを、下にある基板表面までエッチングすることができる。このエッチングは反応性イオン・エッチングによって行うことができる。次に、露出したシリコン基板は、トレンチ上部領域９およびフォトレジスト領域１３に応じて選択的にエッチングすることができる。窒化物パッド１１とその後露出される基板のエッチングは、後で材料によって充填し平坦化することができるアイソレーション領域を画定するのに役に立つ。
【００１５】
図３は結果として得られる構造を示している。アイソレーション領域は通常、浅いトレンチ・アイソレーション領域である。図３はアイソレーション領域１５も示している。図１〜図３に示すプロセスによれば、アイソレーション用のパターン全体は、深いトレンチの上にあるトレンチ上部領域と活動エリア・マスクとの連合によって画定される。
【００１６】
図４は、図１〜図３に示すようなプロセスによって形成可能な構造の平面図を示している。図４は活動エリア・パターン１７および深いトレンチ／トレンチ上部領域１９を示している。この構造では、この構造の浅いトレンチ・アイソレーション・パターンが深いトレンチの上にあるトレンチ上部領域キャップと活動エリア・マスクとの連合の外側の領域によって画定される。活動エリアと深いトレンチとのオーバラップによってストラップ２１が画定される。活動エリアと深いトレンチとの連合は線２３によって輪郭が示される。図４は隣接活動エリア２５も示している。
【００１７】
図４に示すような構造では、深いトレンチと活動エリアとの整列が不良である場合、またはフォトあるいはエッチ・バイアスが過剰である場合、またはその両方である場合、深いトレンチ・エッジが隣接活動エリア領域に接近し、その結果、活動エリアから深いトレンチへのブリッジが発生する可能性がある。この結果、図５に示すように、深いトレンチと隣接活動エリアとの間にスプリアス・ストラップ２７が形成される可能性がある。
【００１８】
図５は、太線２３で輪郭を示した活動エリアと深いトレンチとの連合とともに、活動エリア・パターン１７、深いトレンチ１９、ストラップ２１を示している。しかし、図４に示す構造とは異なり、図５に示す深いトレンチは活動エリア１７に対して整列しておらず、深いトレンチ１９またはトレンチ上部領域が隣接活動エリア２５の近接している。深いトレンチと活動エリアは実際に接触するかまたはわずかにオーバラップする可能性がある。図５に示す実施の形態では深いトレンチ１９と隣接エリア２５が近接しているので、スプリアス・ストラップ２７が形成される。
【００１９】
図５に示す配置の結果として、活動エリア１７および２５に関連するメモリ・セルはどちらも故障する。スプリアス・ストラップが形成されないように保証するため、深いトレンチのサイズは縮小されてきた。図５では、上から見た場合、トレンチの幅は長さの２倍になっている。しかし、深いトレンチのサイズを縮小すると記憶キャパシタンスがさらに低減され、このキャパシタンスは現代のＤＲＡＭ構造の縮小寸法ではすでに不足している。
【００２０】
本発明は、深いトレンチに自己整列した埋込みストラップを形成するための改良されたプロセスを含む、メモリ・セルを形成するための方法を提供するものである。本発明によれば、活動エリア／深いトレンチのオーバレイ許容差に対して鈍感な埋込みストラップが形成される。本発明による埋込みストラップは、深いトレンチとその深いトレンチに関連しない隣接活動アリアとの間のスプリアス・ストラップが形成されにくい。スプリアス・ストラップが形成されにくいので、記憶トレンチのサイズは、図１〜図５に示す方法で使用する縮小寸法記憶トレンチより大きくすることができる。したがって、本発明は、活動エリア／深いトレンチのオーバレイ許容差に対して鈍感な、深いトレンチ・キャパシタへの埋込みストラップを形成するためのプロセスを提供するだけでなく、本発明は高い歩留まりを保証するために記憶キャパシタンスの低減を必要としない。
【００２１】
図６は、本発明によるプロセスの一実施形態のある段階における本発明による構造を示している。図６に示す構造は深いトレンチ３０を含む。深いトレンチは多結晶シリコンで充填することができる。多結晶シリコンはｎ＋ドーピングを施すことができる。カラー３２は深いトレンチの壁面の一部分に配置することができる。基板は、深いトレンチに隣接して配置されたｎ＋プレート３８ならびにｎ＋プレートの上であって深いトレンチ３０に隣接して配置されたｐウェル３６を含むことができる。
【００２２】
領域４０の材料は、深いトレンチの上の領域を除き、構造の表面、換言すれば、基板の上部表面上に配置することができる。領域４０を形成する材料は誘電体にすることができる。領域４０で使用可能な材料の一例は窒化物である。
【００２３】
トレンチ上部領域３４は充填済みの深いトレンチ３０の上部に配置することができる。このトレンチ上部領域は、トレンチ充填材の上にある空洞を充填し、空洞を充填する材料を平坦化し、空洞を充填する材料を凹ませることによって形成することができる。トレンチ上部は誘電体を含むことができる。トレンチ上部を形成可能な誘電体の一例は酸化物である。トレンチ上部材料は、化学気相付着法またはその他の適当なプロセスによって形成することができる。
【００２４】
トレンチ上部領域３４の上部表面は、基板の上部表面と同一平面または実質的に同一平面にすることができる。トレンチ上部領域またはキャップ３４の上部表面は、基板の上部表面よりわずかに上またはわずかに下に位置することができる。基板の上部表面は、領域４０の下部表面に接している表面である。
【００２５】
本発明によれば、深いトレンチの上の領域４０内の凹部４４の壁面上にスペーサ４２を形成することができる。このスペーサは様々な材料から形成することができる。一例によれば、誘電体を使用してスペーサを形成する。スペーサを形成するために使用可能な誘電体の一例は窒化物である。一例によれば、窒化珪素を使用してスペーサを形成する。
【００２６】
スペーサは様々なプロセスによって形成することができる。ここでは、このようなプロセスのうちの特定の２つの例について説明する。他のプロセスを使用してスペーサを形成することもできるが、当業者であれば、ここに含まれる開示内容を承知していれば過度の実験を行わずにスペーサを形成するための代替方法を識別できるだろう。
【００２７】
本発明によるスペーサ形成プロセスの第１の例によれば、凹部４４内にスペーサ材料を付着させる。次に、このスペーサ材料をエッチングして、図６に示すようにスペーサ４２を形成することができる。スペーサ材料は、反応性イオン・エッチング・プロセスによってエッチングすることができる。
【００２８】
スペーサを形成するための本発明の第１の実施の形態によれば、次に、スペーサ間の領域内に誘電体を付着させることができる。スペーサ間の領域に付着させる材料４６（図７）は、スペーサ間の領域を充填するように付着される。スペーサ間の領域の外側にある過剰な材料は、構造全体の上部表面を平坦化することによって除去することができる。
【００２９】
スペーサ間に付着させる材料４６は誘電体にすることができる。使用可能な誘電体の一例は酸化物である。材料４６は様々なプロセスによって付着させることができる。一例によれば、化学気相付着法を使用して材料４６を付着させる。材料４６は、深いトレンチ３０およびスペーサ４２間の領域の上にプラグを形成する。図７は結果として得られる構造を示している。
【００３０】
図８および図９は、本発明によりスペーサを形成するためのプロセスの第２の例を示している。図８および図９に示し、後述するプロセスは、前述の第１のプロセスより強固なものになる可能性がある。後述し、図８および図９に示すプロセスは、トレンチ上部材料のオーバ・エッチングのためにトレンチ上部領域３４の厚さに対する制御を改善することができる。
【００３１】
前述のスペーサを形成するための第１のプロセスとは異なり、深いトレンチの上の凹部にスペーサ材料を付着させるのではなく、まず、構造および凹部の露出表面上に材料の層を付着させる。層４８は、深いトレンチの上の凹部４４の垂直側壁上より基板の水平上部表面上の方が厚くなるように付着される。トレンチ上部領域３４はこの時点で形成することができる。また、トレンチ上部領域があらかじめ形成されている場合、トレンチ上部領域上に材料の層を形成することもできる。
【００３２】
差別的に厚い層４８を形成するために様々なプロセスを使用することができる。一例によれば、高密度プラズマ（ＨＤＰ）プロセスを使用して、差別的に厚い層４８を形成することができる。ＨＤＰプロセスは指向的に層４８を付着させ、その結果、凹部の側壁上より水平表面上の方が層が厚くなるように、層の厚さを差別的なものにすることができる。
【００３３】
差別的に厚い層４８は様々な材料を含むことができる。たとえば、差別的に厚い層４８は誘電体を含むことができる。使用可能な誘電体の一例は酸化物である。
【００３４】
差別的に厚い層４８を付着させた後、差別的に厚い層４８の上に均一に厚いかまたは共形の材料の層５０を付着させることができる。共形層５０の付着の前に、垂直表面上の層４８の部分をエッチングすることができる。層４８の垂直部分をエッチングするために使用可能なエッチング・プロセスの一例は等方性エッチングである。
【００３５】
また、共形層５０は誘電体で構成することもできる。たとえば、一実施形態によれば、共形層は窒化物にすることができる。共形層５０で使用可能な窒化物の一例は窒化珪素である。
【００３６】
共形層５０を付着させた後、共形層をエッチングする。一例によれば、反応性イオン・エッチングにより共形層にエッチングする。その後、スペーサは、共形層の残存部分５２を含むものと見なすことができる。共形層５０のエッチング後、４８は基板の上部表面上に残ってもよく、または残らなくてもよい。
【００３７】
共形層をエッチングしてスペーサ５２を形成した後、スペーサ間の領域内に材料５４を付着させることができる。スペーサ５２間の領域内に付着させる材料５４は誘電体にすることができる。一例によれば、スペーサ５２間の領域内に酸化物を付着させる。材料５４は、スペーサ５２間の領域内および深いトレンチの上にプラグを形成する。
【００３８】
材料５４を付着させた後、構造全体を研磨し、材料５４の過剰部分ならびに構造の水平表面上に残っているかも知れない厚い層４８の部分を除去することができる。領域４０の上部表面に達するまで構造を研磨する。図９は結果として得られる構造を示している。
【００３９】
図７と図９を比較することによって分かるように、この時点では、スペーサを形成するための第１のプロセスと第２のプロセスは、結果的に同様の構造を形成することができる。スペーサの形成後、この構造をさらに処理することができる。スペーサを形成するために使用したプロセスにかかわらず、スペーサを含むどの構造についても後述する追加処理を実施することができる。
【００４０】
この追加処理は、領域４０と、図９および図７にそれぞれ示すスペーサ５２または４２と、プラグ５４または４６とを含む構造全体の上にフォトレジストの層を塗布することによって開始することができる。次に、フォトレジストを露光し現像して、構造の上にフォトレジストのパターン形成層５６を形成することができる。
【００４１】
図１０はパターン形成フォトレジスト層５６の一例を示している。図示の通り、フォトレジストにパターン形成することにより、プラグ４６／５４の少なくとも一部分、スペーサ４２／５２の一方、領域４０の一部分を露出することができる。本発明によれば、フォトレジスト領域５６は図１０に示すスペーサ領域４２／５２のうちの少なくとも一方を覆わなければならない。これは、除去されるスペーサ窒化物ストリップによって浅いトレンチ・アイソレーション形状が画定されるので、埋込みストラップを確実に形成するために役に立つ。
【００４２】
フォトレジストのパターン形成後、パターン形成によって露呈された構造の一部分をエッチングで除去することができる。たとえば、プロセス中のこの時点では、スペーサのうちフォトレジストで覆われていない部分をすべて除去することができる。スペーサの除去は、活動エリアと合併した深いトレンチの周りにバッファ領域を作成するのに役に立つ。通常、マスクは、フォトレジスト５６のエッジの公称位置がトレンチを横切る中途付近に位置するように設計される。
【００４３】
一例によれば、フォトレジストのパターン形成後、スペーサ４２／５２の露出部分と領域４０にエッチングすることができる。これらの領域は、プラグ４６／５４などの他の露出エリアおよびフォトレジストよりかなり速い速度でエッチングするプロセスによってエッチングすることができる。たとえば、反応性イオン・エッチング成分を使用することができる。
【００４４】
このような領域のエッチングによってアイソレーション領域が画定される。アイソレーション領域は、深いトレンチの上のプラグまたはキャップ４６／５４と活動エリア・パターンの連合によって画定することができる。
【００４５】
本発明の方法によれば、フォトレジストのパターン形成によって露出した領域４０およびスペーサ４２／５２をエッチングすることができる。これらのエリアは、反応性イオン・エッチングによってエッチングすることができる。領域４０の下にある基板のうち、領域４０のエッチングによって露出した部分ならびにトレンチ上部構造３４およびトレンチ充填材の一部分は、スペーサ４２／５２および領域４０のエッチングによって露出された後でエッチングすることができる。下にある基板およびトレンチ上部３４ならびにトレンチ３０は、カラー３２ならびにプラグ４６／５４を構成する材料に対して選択的な反応性イオン・エッチングによってエッチングすることができる。
【００４６】
前述のように、基板、深いトレンチ、トレンチ上部、領域４０およびスペーサのうちエッチング中に除去される諸領域は、アイソレーション領域、通常は浅いトレンチ・アイソレーション領域になりうる領域を形成する。このアイソレーション領域は、アイソレーション領域を充填するのに適した材料で充填することができる。一例によれば、誘電体を付着して領域５８を充填する。このような材料の一例は酸化物である。エッチングし、アイソレーション領域５８を充填した後、フォトレジスト５６の残留部分を除去することができる。図１１は結果として得られる構造を示している。
【００４７】
図１２は、本発明により形成された構造を示し、深いトレンチ内に本発明による窒化物スペーサを使用することにより、スプリアス・ストラップを形成せずにより大きい深いトレンチ・サイズが可能になることを示している。図１２は、整列不良の深いトレンチ６０および関連のスペーサ６２を示している。図１２に示す構造は活動エリア・パターン６４を含む。ストラップ６６は活動エリア６４と整列不良の深いトレンチ６０との間に存在する。太線６８は活動エリアと深いトレンチからスペーサ６２を除いた部分との連合を示している。また、図１２は隣接活動エリア７０も示している。スペーサの結果として、図１２に示す構造では、整列不良の深いトレンチ６０と活動エリア７０との間にスプリアス・ストラップが形成されなくなる。
【００４８】
図１１に示す構造には、追加処理を実施することができる。この追加処理は単に標準的な処理技法を含むだけである。たとえば、残留領域４０および残留スペーサ４２／５２を除去することができる。一例によれば、領域４０とスペーサ４２／５２はどちらも窒化物で形成される。これらの窒化物領域は、高温燐酸中でのエッチングによって除去することができる。他の構造の中でも、犠牲酸化物、ウェル・インプラント、ゲート酸化物、ゲート導体画定、ソース／ドレイン・インプラント、レベル間誘電体、配線レベルは通常の処理の一部として形成することができる。領域４０およびスペーサ４２／５２の除去中および除去後、５８および４６／５４の上部表面も腐食され、この結果、ワード線を形成すると、実質的な平面が形成される。
【００４９】
図１３は、ソース／ドレイン形成後の構造の実施形態を示している。また、図１３は、埋込みストラップ外方拡散７２、ソース／ドレイン延長部７４、通過ワード線７６、活動ワード線７８、通過ワード線７６および活動ワード線７８のそれぞれの上にある絶縁キャップ８０および８２、絶縁側壁スペーサ８４を示している。
【００５０】
本発明は半導体デバイスも含む。本発明による半導体デバイスは、前述のプロセスによって形成することができる。あるいは、他のプロセスを使用して、本発明による半導体デバイスを形成することもできる。一実施の形態によれば、本発明による半導体デバイスはＤＲＡＭ  ＭＯＳＦＥＴデバイスにすることができる。
【００５１】
本発明による半導体デバイスは基板を含むことができる。深いトレンチは、基板内に配置することができ、半導体材料で充填することができる。この半導体材料は多結晶シリコンにすることができる。カラーは、深いトレンチが形成される基板とトレンチ充填材との間の深いトレンチの壁面上に配置することができる。トレンチ上部領域は、トレンチ充填材およびカラーの上にあるトレンチの上部の付近に配置することができる。アイソレーション領域は、深いトレンチ、トレンチ・カラー、およびトレンチ上部領域内に延びることができる。
【００５２】
本発明による半導体デバイスでは、トレンチ上部領域は電気絶縁材料で作成することができる。また、トレンチ上部領域は酸化物で作成することもできる。さらに、カラーはトレンチ上部領域の下に凹ませることができる。本発明による半導体デバイスの各領域を構成する材料は、本発明のプロセスに関して前述した通りにすることができる。
【００５３】
本発明の利点としては、活動エリアと深いトレンチ・パターンを合併することにより、埋込みストラップ抵抗の活動エリア／深いトレンチのオーバレイ感度を除去することを含む。本発明によるプロセスは、スプリアス・ストラップが発生する可能性を大幅に低減する。図１０に示す構造のフォトレジスト・パターンによって覆われていないスペーサを除去すると、活動エリアと合併された深いトレンチの周りにバッファ領域を作成するのに役に立つ。本発明のもう１つの利点は、アイソレーション領域を形成するためにスペーサを除去すると、アイソレーション領域と深いトレンチとのオーバラップを確保するのに役に立つことである。
【００５４】
本発明の上記の説明は、本発明を例証し説明するものである。さらに、その開示内容は、本発明の好ましい実施の形態のみを示し説明しているが、前述のように、本発明は他の様々な組合せ、変更態様、および環境での使用が可能であり、ここに記載した本発明の概念の範囲内であって、上記の教示または関連技術分野の技能または知識あるいはその両方と同等の変更または修正が可能であることを理解されたい。上記の実施の形態はさらに、本発明を実施するために知られている最良の態様を説明し、本発明の特定の応用例または使用に必要な様々な変更態様とともに他の当業者がこのような実施の形態または他の実施の形態で本発明を使用できるようにするためのものである。したがって、上記の説明は、本発明をここに開示した形式に限定するためのものではない。また、特許請求の範囲は代替実施形態を含むものと解釈すべきものである。
【００５５】
まとめとして、本発明の構成に関して以下の事項を開示する。
【００５６】
（１）深い記憶トレンチに自己整列した埋込みストラップを形成するための方法であって、
基板内の充填済みの深いトレンチ・キャパシタの上にある凹部の壁面上にスペーサを形成するステップと、
前記スペーサ間の領域内にプラグを形成するステップと、
前記スペーサ、前記プラグ、および前記プラグと前記スペーサを取り囲んでいる材料の上にフォトレジストを付着させるステップと、
前記フォトレジストをパターン形成し、それにより、前記プラグ、前記スペーサ、および前記取り囲んでいる材料の一部分を露出するステップと、
前記スペーサおよび前記取り囲んでいる材料のうち、前記フォトレジストで覆われていない部分を選択的にエッチングし、前記スペーサの残留部分を残すステップと、
前記基板と前記充填済みの深いトレンチを選択的にエッチングするステップと、
前記スペーサ、取り囲んでいる材料、基板、および充填済みの深いトレンチのエッチングによって作成された空間内にアイソレーション領域を形成するステップとを含む方法。
（２）前記スペーサが第１の誘電体で形成され、前記プラグが第２の誘電体で形成され、前記アイソレーション領域が第３の誘電体を付着させることによって形成され、前記取り囲んでいる材料が前記基板の表面上の第４の誘電体である、上記（１）に記載のプロセス。
（３）前記第１の誘電体が窒化物であり、前記第２の誘電体が酸化物であり、前記第３の誘電体が窒化物であり、前記第４の誘電体が窒化物である、上記（２）に記載のプロセス。
（４）前記スペーサの前記残留部分を除去するステップをさらに含む、上記（１）に記載のプロセス。
（５）前記充填済みの深いトレンチの上の前記凹部が前記基板の表面上の窒化物層内にある、上記（１）に記載のプロセス。
（６）前記凹部が、前記充填済みの深いトレンチの上部に付着させたトレンチ上部酸化物の上に配置される、上記（１）に記載のプロセス。
（７）前記取り囲んでいる材料を除去するステップと、
犠牲酸化物領域を設けるステップと、
ウェル・インプラントを設けるステップと、
ゲート酸化物領域を設けるステップと、
ゲート導体を画定するステップと、
ソースおよびドレイン領域を注入するステップと、
レベル間誘電体領域を設けるステップと、
配線レベルを設けるステップとをさらに含む、上記（４）に記載のプロセス。
（８）基板と、
前記基板内にあって、半導体材料で充填される深いトレンチと、
前記深いトレンチの壁面上のカラーと、
前記トレンチ充填剤および前記カラーの上にある前記トレンチの上部の付近に配置されたトレンチ上部領域と、
前記深いトレンチ、前記トレンチ・カラー、および前記トレンチ上部領域内に延びるアイソレーション領域とを含む半導体デバイス。
（９）前記トレンチ上部領域が電気絶縁性である、上記（８）に記載の半導体デバイス。
（１０）前記トレンチ上部領域が酸化物である、上記（８）に記載の半導体デバイス。
（１１）基板内の充填済みの深いトレンチ・キャパシタの上にある凹部の壁面上にスペーサを形成するステップと、
前記スペーサ間の領域内にプラグを形成するステップと、
前記スペーサ、前記プラグ、および前記プラグと前記スペーサを取り囲んでいる材料の上にフォトレジストを付着させるステップと、
前記フォトレジストをパターン形成し、それにより、前記プラグ、前記スペーサ、および前記取り囲んでいる材料の一部分を露出するステップと、
前記スペーサおよび前記取り囲んでいる材料のうち、前記フォトレジストで覆われていない部分に対して選択的にエッチングし、前記スペーサの残留部分を残すステップと、
前記基板と前記充填済みの深いトレンチを選択的にエッチングするステップと、
前記スペーサ、取り囲んでいる材料、基板、および充填済みの深いトレンチのエッチングによって作成された空間内にアイソレーション領域を形成するステップとを含むプロセスによって形成された半導体デバイス。
【図面の簡単な説明】
【図１】既知の半導体デバイス構造の一部分の断面図である。
【図２】図１に示す半導体デバイス構造の一部分の断面図であり、その構造に対して追加の処理が行われたことを示す図である。
【図３】図１および図２に示す半導体デバイス構造の一部分の断面図であり、その構造がさらに処理されたことを示す図である。
【図４】半導体デバイス構造の一部分の平面図であり、その構造の様々なエレメントの相対位置を示す図である。
【図５】他の半導体デバイス構造の一部分の平面図であり、その構造の様々なエレメントのあまり好ましくない相対位置を示す図である。
【図６】本発明によるプロセスの一実施の形態のある段階における本発明による半導体デバイス構造の一実施の形態の断面図である。
【図７】プロセス内のその後の段階における図６に示す構造の断面図である。
【図８】本発明によるプロセスの他の実施の形態のある段階における本発明による半導体デバイス構造の他の実施の形態の断面図である。
【図９】追加処理を実施した後の図８に示す実施の形態の断面図である。
【図１０】本発明によるプロセス内のその後の段階において追加処理を実施した後の図７または図９に示すような半導体デバイス構造の断面図である。
【図１１】追加処理を実施した後の図１０に示す実施の形態の断面図である。
【図１２】本発明による半導体デバイスの一実施の形態の平面図であり、そのデバイスの様々なエレメントの相対位置を示す図である。
【図１３】追加処理を実施した後の図１１に示す実施の形態の断面図である。
【符号の説明】
３０  深いトレンチ
３２  カラー
３４  トレンチ上部領域
３６  ｐウェル
３８  ｎ＋プレート
４０  領域
４２  スペーサ
４４  凹部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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