(57)【特許請求の範囲】
【請求項１】
光像を受光して受光量に応じたアナログ信号を出力するライン状の光電変換手段と、原稿画像を露光してその原稿画像に応じた光像を前記光電変換素子へ導く光学系と、前記光電変換手段からアナログ信号を出力させるタイミング信号を発生させるタイミング信号発生手段と、前記光電変換手段から出力されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換手段と、前記タイミング信号発生手段にバス接続された制御手段とを備えた画像読取装置において、
前記制御手段にバス接続されて前記Ａ／Ｄ変換手段から出力されたデジタルデータを検出して保存するデジタル検出手段と、
Ａ／Ｄ変換手段から出力されたデジタルデータをシェーディング補正処理するシェーディング補正手段と、
を備え、
前記タイミング信号発生手段は、前記デジタル検出手段に保存されたデジタルデータの状態に応じて前記制御手段により決定された位相調整データに基づき前記光電変換手段に対するタイミング信号の位相を調整する位相調整手段を備え、
前記デジタル検出手段は、前記シェーディング補正手段が兼用していて、検出した前記デジタルデータを、その有しているメモリに保存する、ことを特徴とする画像読取装置。
【請求項２】
光電変換手段は、ＣＣＤ固体撮像素子であることを特徴とする請求項１記載の画像読取装置。
【請求項３】
位相調整手段は、その位相調整のステップが画像クロック周波数の１／整数なる周期を１クロック周期として設定されていることを特徴とする請求項１又は２記載の画像読取装置。
【請求項４】
位相調整手段は、その位相調整幅が位相調整されるタイミング信号の１周期分に渡って設定されていることを特徴とする請求項１，２又は３記載の画像読取装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、イメージスキャナ、デジタル複写機のスキャナ部等のライン状の光電変換素子を用いて原稿画像を読み取る画像読取装置に関する。
【０００２】
【従来の技術】
一般に、この種の画像読取装置で用いられるＣＣＤ固体撮像素子等の光電変換素子から良好なるアナログ信号を取り出すためには、適切な駆動クロックをタイミング信号として与える必要がある。このため、従来では、駆動クロックを発生させるタイミング発生器（所謂、ＣＣＤ駆動用タイミング発生ＬＳＩ）は、出力される駆動クロックの出力タイミングの修正及び変更を可能にするため、ＲＯＭを内蔵して構成されている。このようなタイミング発生器によれば、ＲＯＭに格納されているデータを書換えるだけで簡単に駆動クロックの出力タイミングを修正・変更でき、プロセス的には、ＲＯＭのデータが記されているマスク（マスクプログラム）を修正・変更するという作業で済む。
【０００３】
ところが、タイミング発生器のタイミング仕様は、ＬＳＩの開発期間が長いため、比較的開発の初期の段階で決める必要があった。特に、ＬＳＩの製造過程において、ＲＯＭデータが記されているマスクをプロセスの最初の方で使用してＲＯＭを作製するため、タイミングの変更を行う場合には、予め未変更のプロセスを流しておくことができず、殆ど全てのプロセスを通さなければならず、試作期間が非常に長くかかってしまう問題がある。
【０００４】
この点、製品の開発の後半で、駆動クロックのタイミングを微妙に遅らせたり、進めたりする必要が生じた場合、ディレイラインを入れる等のハードウェアの変更で対処することは可能ではあるが、このようなハードウェアの変更による対応は非常に煩わしい。
【０００５】
このような事情を考慮し、特開平５−９１４２３号公報によれば、ＣＣＤ駆動用のタイミング発生器における駆動パルスの位相調整をプロセスの最終段階である配線形成工程で行う手法が開示されている。これによれば、駆動パルスの出力タイミングを変更してもマスク修正から行う必要がなく、注文から製品納入までの期間を短縮し得る。
【０００６】
【発明が解決しようとする課題】
ところが、特開平５−９１４２３号公報によるタイミング発生器の場合にも、最終的には、所定の配線層の交差部分を選択的に接続することで、駆動パルスのタイミングが特定されるもので、ハードウェア上の処理操作を要し、非常に煩わしい。また、実使用上でのタイミングの変更には対処できない。
【０００７】
そこで、本発明は、光電変換手段に対する駆動クロックのタイミングが変更になっても、その位相の遅れた状態或いは位相の進んだ状態を、ハードウェアの変更やハードウェア上での処理操作を伴わずに行える画像読取装置を提供することを目的とする。
【０００８】
本発明は、現実の読取データの出力状態に基づき駆動クロックの位相調整を適正に行える画像読取装置を提供することを目的とする。
【０００９】
本発明は、上記目的を安価に実現し得る画像読取装置を提供することを目的とする。
【００１０】
本発明は、駆動クロックの周波数が高くなると出力遅延時間が長くなる傾向にあるＣＣＤ固体撮像素子の場合に十分な位相調整を行える画像読取装置を提供することを目的とする。
【００１１】
本発明は、遅延量が積算されることにより正確な位相調整が行えなくなってしまう不都合を回避し得る画像読取装置を提供することを目的とする。
【００１２】
本発明は、位相調整を位相の遅れ方向、進み方向何れについても行い得る画像読取装置を提供することを目的とする。
【００１５】
【課題を解決するための手段】
請求項１記載の発明は、光像を受光して受光量に応じたアナログ信号を出力するライン状の光電変換手段と、原稿画像を露光してその原稿画像に応じた光像を前記光電変換素子へ導く光学系と、前記光電変換手段からアナログ信号を出力させるタイミング信号を発生させるタイミング信号発生手段と、前記光電変換手段から出力されたアナログ信号をデジタル信号に変換するＡ／Ｄ変換手段と、前記タイミング信号発生手段にバス接続された制御手段とを備えた画像読取装置において、前記制御手段にバス接続されて前記Ａ／Ｄ変換手段から出力されたデジタルデータを検出して保存するデジタル検出手段と、Ａ／Ｄ変換手段から出力されたデジタルデータをシェーディング補正処理するシェーディング補正手段と、を備え、前記タイミング信号発生手段は、前記デジタル検出手段に保存されたデジタルデータの状態に応じて前記制御手段により決定された位相調整データに基づき前記光電変換手段に対するタイミング信号の位相を調整する位相調整手段を備え、前記デジタル検出手段は、前記シェーディング補正手段が兼用していて、検出した前記デジタルデータを、その有しているメモリに保存する。
【００１６】
従って、光電変換手段により実際に読み取って得られた読取データの状態に基づき、この光電変換手段に入力されている駆動クロックのタイミングが適正であるか否かを判断し、適正でない場合には位相調整データを与えてタイミング信号の位相を調整するので、適正な駆動クロックによる駆動の下に画像読取りを行える。
【００１７】
また、デジタル検出手段は、シェーディング補正手段であり、そのシェーディング補正用メモリをデジタルデータの保存に共用するので、位相調整のために専用の処理、メモリを要せず、低コストにて実現できる。
【００１８】
請求項２記載の発明は、請求項１記載の画像読取装置において、光電変換手段は、ＣＣＤ固体撮像素子である。従って、駆動クロックの周波数が高くなると出力遅延時間が長くなる傾向にあるＣＣＤ固体撮像素子の場合に十分な位相調整を行える。
【００１９】
請求項３記載の発明は、請求項１又は２記載の画像読取装置において、位相調整手段は、その位相調整のステップが画像クロック周波数の１／整数なる周期を１クロック周期として設定されている。従って、遅延量が積算して正確な位相調整ができなくなるような不都合が回避される。ここに、画像クロック周波数の１／整数なる周期を１クロック周期とするステップは、ＰＬＬ回路の逓倍回路を用いることにより簡単に実現できる。
【００２０】
請求項４記載の発明は、請求項１，２又は３記載の画像読取装置において、位相調整手段は、その位相調整幅が位相調整されるタイミング信号の１周期分に渡って設定されている。従って、１周期分の位相調整が可能なため、遅れ方向の位相調整だけでなく進み方向の位相調整も行える。
【００２１】
【発明の実施の形態】
本発明の第一の実施の形態を図１ないし図７に基づいて説明する。まず、図１に基づいて本実施の形態が適用されるデジタル複写機１の概略構成について説明する。このデジタル複写機１は、原稿から画像を読み取る画像読取装置であるスキャナ部２と、印刷用紙に画像を形成するプリンタ部３とを有する。
【００２２】
このプリンタ部３は、内部上方に配置された感光ドラム４の周囲に、トナークリーナ５、帯電チャージャ６、レーザスキャナ７、４個の現像器８、転写ベルト９等が配置されており、この転写ベルト９や定着器１０が用紙搬送路１１に配置されることにより電子写真機構１２が形成されている。
【００２３】
また、この電子写真機構１２に前記用紙搬送路１１で連通する位置には、サイズや方向が相違する印刷用紙を供給する複数の給紙カセット１３や手差給紙手段である手差トレー１４が設けられており、これらの手差トレー１４や給紙カセット１３にセットされた印刷用紙を駆動制御機構（図示せず）が前記電子写真機構１２に供給する。なお、本実施の形態のデジタル複写機１のプリンタ部３は、前記電子写真機構１２により印刷用紙にフルカラーで画像を形成するので、４個の現像器８の各々には、ＹＭＣＫ（Ｙｅｌｌｏｗ，Ｍａｇｅｎｔａ，Ｃｙａｎｉｄｅ，Ｂｌａｃｋ）のカラートナー（図示せず）が個々に収納されている。
【００２４】
また、前記スキャナ部２は、本体ハウジング１５の上面にコンタクトガラス１６が設けられており、このコンタクトガラス１６の上面に原稿が載置される。そして、このコンタクトガラス１６に対向する位置に第１の走査ユニット１７が移動自在に支持されており、この第１の走査ユニット１７と対向する位置に第２の走査ユニット１８が移動自在に支持されている。ここで、前記第一の走査ユニット１７は、ハロゲンランプ１９と反射面が４５°に傾斜した反射ミラー２０とで形成されており、前記第２の走査ユニット１８は、各々４５°に傾斜して内角９０°で対向する一対の反射ミラー２１，２２で形成されている。なお、第１の走査ユニット１７の移動可能な範囲内であって原稿画像域外となる位置に相当するコンタクトガラス１６部分には白基準板（図示せず）が設けられている。
【００２５】
そして、この第２の走査ユニット１８の前記反射ミラー２２と対向する位置には、結像光学系２３を介して光電変換手段であってＣＣＤ固体撮像素子である３ラインＣＣＤ２４が固定的に配置されており、この３ラインＣＣＤ２４には、ＣＣＤアレイからなりＢ光とＧ光とＲ光とを各々読み取るＢラインとＧラインとＲライン（何れも図示せず）とが、数ラインの間隔で連設されている。
【００２６】
ここで、前記第１，２の走査ユニット１７，１８の走査速度は２対１に設定されているので、前記コンタクトガラス１６から前記第１，２の走査ユニット１７，１８を介して前記３ラインＣＣＤ２４まで連通する光学系の結像光路の光路長は、前記第１，２の走査ユニット１７，１８が移動しても一定である。そして、このような一定長の結像光路により、前記コンタクトガラス１６に載置されて前記ハロゲンランプ１９により照明された読取原稿の反射光を、前記３ラインＣＣＤ２４が画像データに光電変換する。
【００２７】
次に、前記３ラインＣＣＤ２４により光電変換されて得られる画像データを処理するスキャナＩＰＵ（Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）３１関連のハードウェア構成をその作用とともに図２を参照して説明する。このスキャナＩＰＵ３１の制御部上の制御手段であるＣＰＵ３２は、ＲＯＭ３３に格納されたプログラムを実行し、ＲＡＭ３４にデータ等を書き込むことで、スキャナＩＰＵ３１の全体を制御する。このＣＰＵ３２はデジタル複写機１の全体に対するシステム制御部３５側とシリアル通信により接続されており、コマンド及びデータの送受信により指令された動作を実行する。さらに、システム制御部３５は操作表示部３６とシリアル通信により接続されており、ユーザからのキー入力指示により動作モード等を設定する。
【００２８】
また、前記ＣＰＵ３２にはＩ／Ｏ（原稿検知センサ、ホームポジションセンサ、原稿圧板開閉センサ、冷却ファン等）３７が接続されており、Ｉ／Ｏ３７の検知及びオン／オフの制御がなされる。モータドライバ３８は、ＣＰＵ３２からのＰＷＭ出力によりドライブされることで励磁パルスシーケンスを発生し、第１，２の走査ユニット１７，１８をスキャニング駆動させるパルスモータ３９を駆動する。ハロゲンランプ１９を点灯させるランプレギュレータ４０もＣＰＵ３２に接続されている。
【００２９】
また、前記スキャナＩＰＵ３１上には３ラインＣＣＤ２４から出力される画像データを順次処理する各種の処理回路等が設けられている。まず、３ラインＣＣＤ２４はスキャナＩＰＵ３１の制御部上のタイミング回路（タイミング信号発生手段）４１によってタイミング信号として各駆動クロックが与えられており、所定タイミングで各ＲＧＢのｏｄｄ  （偶数）、ｅｖｅｎ（奇数）のアナログ信号をエミッタフォロワ回路４２Ｒ  ，４２Ｇ  ，４２Ｂ  に出力する。これらのエミッタフォロワ回路４２Ｒ  ，４２Ｇ  ，４２Ｂ  からアナログ処理回路４３Ｒ  ，４３Ｇ  ，４３Ｂ  へ入力されたアナログ信号は、減算法ＣＤＳ（相関二重サンプリング）法によるサンプリング処理を受け、３ラインＣＣＤ２４のオプティカルブラック部でラインクランプを実施し、ｏｄｄ、ｅｖｅｎ  間の出力差を補正することで、各々の系統毎のアンプゲインの調整を行う。ゲイン調整後は、ｏｄｄ、ｅｖｅｎ  の２系統がマルチプレクサにより時系列的に合成されて１系統のアナログ信号となり、最終的に、ＤＣレベルのオフセット調整を受けた後、Ａ／Ｄコンバータ（Ａ／Ｄ変換器）４４Ｒ  ，４４Ｇ  ，４４Ｂ  に入力される。
【００３０】
Ａ／Ｄコンバータ４４Ｒ  ，４４Ｇ  ，４４Ｂ  に入力されアナログ信号は、デジタル信号に変換された後、シェーディング補正回路（シェーディング補正手段）４５に入力されてシェーディング補正処理を受ける。即ち、照明系の光量不均一や３ラインＣＣＤ２４の画素出力（感度）のばらつきがシェーディング補正処理により補正される。シェーディング補正回路４５によりシェーディング補正された画像データ（デジタルデータ）のうち、Ｇ，Ｒ用の画像データはライン間補正メモリ４６Ｇ  ，４６Ｒ  へ入力されて、３ラインＣＣＤ２４上におけるＲＧＢ用のライン間のライン数分だけ遅延させることでライン上の位置合わせを行わせる処理を行い、ドット補正回路４７へ入力される。ドット補正回路４７では、ライン間補正メモリ４６Ｇ  ，４６Ｒ  から出力されたＧ，Ｒ用の画像データとシェーディング補正回路４５から出力されたＢ用の画像データに関して、１ライン以内のドットずれの補正処理が行われる。次いで、スキャナγ補正回路４８では反射率リニアデータをルックアップテーブル方式により補正する。スキャナγ補正回路４８により補正されたデジタルデータは、自動原稿色判定回路４９と自動画像分離回路５０とディレーメモリ５１とを介してＲＧＢフィルタ・色変換処理・変倍処理・クリエイト回路５２、プリンタγ補正、書込処理回路５３に入力される。
【００３１】
自動原稿色判定回路４９では、ＡＣＳ（有彩／無彩判定）処理を行う。このＡＣＳ処理では、黒／灰色の判定が行われる。自動画像分離回路５０では、像域分離処理として、エッジ判定（白画素と黒画素の連続性により判定）、網点判定（画像中の山／谷ピーク画素の繰返しパターンにより判定）、写真判定（文字・網点外で画像データのある場合）を行うことで、文字及び印刷部（網点部）、写真部の領域を判定してＣＰＵ３２に伝え、後段のＲＧＢフィルタ・色変換、プリンタγ補正、ＹＭＣＫフィルタ、階調処理でパラメータや係数の切換えに使用される。
【００３２】
ＲＧＢフィルタでは、ＲＧＢのＭＴＦ補正、平滑化、エッジ強調、スルー等のフィルタ係数を、先の領域判定結果に応じて切換え設定する。色変換処理では、ＲＧＢのデジタルデータから、ＹＭＣＫ変換、ＵＣＲ、ＵＣＡ処理を行う。変倍処理回路では、画像データの主走査方向に対して拡大／縮小処理を行う。ＲＧＢフィルタ・色変換処理・変倍処理・クリエイト回路５２に対しては画像表示部５４が接続されており、拡大／縮小処理後のデジタルデータの表示が可能とされている。クリエイト回路では、クリエイト編集、カラー加工を行う。クリエイト編集では、斜体、ミラー、影付け、中抜き処理等を行い、カラー加工ではカラー変換、指定色消去、アンダーカラー処理等を行う。プリンタγ補正、書込処理回路５３では、先の領域判定結果に基づいてプリンタγ変換とフィルタ係数の設定を行う。階調処理では、ディザ処理を行い、ビデオコントロールでは書込タイミング設定や画像領域、白抜き領域の設定やグレースケールやカラーパッチ等のテストパターン発生を行うことができ、最終画像データを書き込み処理でレーザスキャナ７中のレーザダイオード（ＬＤ）へ出力できるように処理する。
【００３３】
このような各機能処理は、ＣＰＵ３２に接続されておりＲＯＭ３３に格納されたプログラムにより各処理の設定と動作とをシステム制御部３５の指示により実行される。
【００３４】
ここで、３ラインＣＣＤ２４の駆動に関して説明する。３ラインＣＣＤ２４に対してタイミング回路４１からは、図３に示すように、
ＣＣＤ  ＴＧ信号（移送ゲート信号）
ＣＣＤ  １信号（シフトレジスタクロック１）
ＣＣＤ  ２信号（シフトレジスタクロック２）
ＣＣＤ  １Ｌ信号（最終段シフトレジスタクロック）
ＣＣＤ  ＲＢ信号（リセットクロック）
ＣＣＤ  ＣＬＢ信号（クランプクロック）
なる駆動クロックが出力されるように設定されている。３ラインＣＣＤ２４はこれらの駆動クロックに基づき、図５のタイムチャートに示すようなタイミング波形にてＲＧＢ各々につきｏｄｄ  ，ｅｖｅｎ別のアナログ信号を出力する。この他、タイミング回路４１はアナログ処理回路４３Ｒ  ，４３Ｇ  ，４３Ｂ  、Ａ／Ｄコンバータ４４Ｒ  ，４４Ｇ  ，４４Ｂ  、シェーディング補正回路４５等に対しても、アナログ処理、ＡＤＣ、シェーディング補正用の各種の駆動クロックも出力している。
【００３５】
このような基本構成の下、本実施の形態では、３ラインＣＣＤ２４に対する位相調整クロックを上記各信号中のリセットクロック（ＣＣＤ  ＲＢ）信号、クランプクロック（ＣＣＤ  ＣＬＢ）信号とするものとする。本実施の形態のタイミング回路４１は図３に示すように構成されている。まず、前記ＣＰＵ３２等に対してアドレスバス／データバス等のバスライン５５を介して接続されたバスＩ／Ｆ（インタフェース）５６を有しており、前記ＣＰＵ３２にこのバスＩ／Ｆ５６を介して接続されたレジスタ・設定部・コントロール回路５７が設けられている。また、タイミング回路４１は発振器５８から入力される発振出力を基本クロックとし、その周波数をスキャナ画像ＣＬＫ（画像クロック）の周波数とするものであり、タイミング回路４１からの発振出力が入力されるＰＬＬ回路５９が設けられている。このＰＬＬ回路５９は４逓倍回路（図示せず）を有しており、画像クロックを４逓倍したクロックである４逓倍ＣＬＫを生成・出力する機能を有している。また、レジスタ・設定部・コントロール回路５７からのコントロール信号に基づき３ラインＣＣＤ２４に対して前述した各タイミング信号を出力するＣＣＤクロック発生論理回路６０が設けられている。このうち、リセットクロック（ＣＣＤ  ＲＢ）信号、クランプクロック（ＣＣＤ  ＣＬＢ）信号との２つのタイミング信号に関しては位相調整回路（位相調整手段）６１が介在されている。この位相調整回路６１にはスキャナ画像ＣＬＫと４逓倍ＣＬＫとがともに入力されている。
【００３６】
ここで、前記レジスタ・設定部・コントロール回路５７はＣＰＵ３２によってリセットクロック（ＣＣＤ  ＲＢ）信号、クランプクロック（ＣＣＤ  ＣＬＢ）信号に関する位相調整のための位相調整データが書き込まれる位相調整レジスタ６２（図４参照）を備えている。この位相調整レジスタ６２はＤ７〜Ｄ０の８ビット構成のもので、下位側のＤ０〜Ｄ２の３ビット分にリセットクロック（ＣＣＤ  ＲＢ）信号用の位相調整データが割当てられ、上位側のＤ４〜Ｄ６の３ビット分にクランプクロック（ＣＣＤ  ＣＬＢ）信号用の位相調整データが割当てられている。特に、本実施の形態では、スキャナ画像ＣＬＫに対して４逓倍ＣＬＫを使用しているので、これらのリセットクロック（ＣＣＤ  ＲＢ）信号、クランプクロック（ＣＣＤ  ＣＬＢ）信号なるタイミング信号の位相調整は、スキャナ画像ＣＬＫの１クロック周期内において８パターンの設定が可能とされている。逆にいえば、ＰＬＬ回路５９の逓倍回路の逓倍数を変更（例えば、８逓倍、１６逓倍等）することにより、位相調整の分解能ビット数も変更し得ることを意味する。
【００３７】
このような構成において、３ラインＣＣＤ２４に対する駆動クロックの位相調整の指示はＣＰＵ３２よりバスライン５５を介してタイミング回路４１のバスＩ／Ｆ５２を通して位相調整レジスタ６２に位相調整データを書き込むことで行われる。レジスタ・設定部・コントロール回路５７からはその位相調整レジスタ６２中に書き込まれたリセットクロック（ＣＣＤ  ＲＢ）信号、クランプクロック（ＣＣＤ  ＣＬＢ）信号用の位相調整データに基づくコントロール信号がＣＣＤクロック発生論理回路６０に出力され、位相調整回路６１では位相調整データに基づくコントロール信号と４逓倍ＣＬＫとに応じて位相調整されたリセットクロック（ＣＣＤ  ＲＢ）信号、クランプクロック（ＣＣＤ  ＣＬＢ）信号が３ラインＣＣＤ２４に対して出力される。３ラインＣＣＤ２４では位相調整されたリセットクロック（ＣＣＤ  ＲＢ）信号、クランプクロック（ＣＣＤ  ＣＬＢ）信号とに同期する位相タイミングで残りの駆動クロック（ＣＣＤ  ＴＧ，ＣＣＤ  １，ＣＣＤ  ２，ＣＣＤ  １Ｌ）が入力されて、動作タイミングが制御される。
【００３８】
ここに、リセットクロック（ＣＣＤ  ＲＢ）信号用の位相調整データは、シフト０なる初期値としてはｘ０ｈに設定され、以下、位相調整データとしてシフト１（１パルスの遅れ）に相当する設定値ｘ１ｈ、シフト２（２パルスの遅れ）に相当する設定値ｘ２ｈ、〜、シフト７（７パルスの遅れ＝１パルスの進み）に相当する設定値ｘ７ｈが用意されており、位相調整データを変更した場合にリセットクロック（ＣＣＤ  ＲＢ）信号のタイミングが変更される様子を図６のタイムチャートに示す。クランプクロック（ＣＣＤ  ＣＬＢ）信号用の位相調整データも同様に、シフト０なる初期値としてはｘ０ｈに設定され、以下、位相調整データとしてシフト１（１パルスの遅れ）に相当する設定値ｘ１ｈ、シフト２（２パルスの遅れ）に相当する設定値ｘ２ｈ、〜、シフト７（７パルスの遅れ＝１パルスの進み）に相当する設定値ｘ７ｈが用意されており、位相調整データを変更した場合にクランプクロック（ＣＣＤ  ＣＬＢ）信号のタイミングが変更される様子を図７のタイムチャートに示す。
【００３９】
従って、本実施の形態によれば、３ラインＣＣＤ２４に対するリセットクロック（ＣＣＤ  ＲＢ）信号、クランプクロック（ＣＣＤ  ＣＬＢ）信号のタイミングの変更が必要な場合、ＣＰＵ３２を通じて位相調整レジスタ６２に位相調整データを書き込み、その位相調整データに応じて位相調整回路６１によりタイミング調整されたリセットクロック（ＣＣＤ  ＲＢ）信号、クランプクロック（ＣＣＤ  ＣＬＢ）信号を３ラインＣＣＤ２４に対して出力させればよく、ハードウェア上の変更等を要せず、位相調整によりタイミングを変更することができる。特に、本実施の形態のように、光電変換素子として駆動クロックの周波数が高くなると出力遅延時間が長くなる傾向にある３ラインＣＣＤ２４を用いている場合に、その位相調整を十分に行うことができ、良好なる画像読取りを行わせることができる。また、本実施の形態では、リセットクロック（ＣＣＤ  ＲＢ）信号、クランプクロック（ＣＣＤ  ＣＬＢ）信号に関する位相調整のステップがスキャナ画像ＣＬＫの周波数の１／４なる周期を１クロック周期として設定され、３ビット＝８パターン分の位相調整データの設定が可能とされているので、３ラインＣＣＤ２４におけるゲートの遅延量が積算して正確な位相調整ができなくなるような不都合も回避することができる。さらには、リセットクロック（ＣＣＤ  ＲＢ）信号、クランプクロック（ＣＣＤ  ＣＬＢ）信号に関する位相調整の位相調整幅が位相調整されるタイミング信号（スキャナ画像ＣＬＫ）の１周期分に渡って設定されており、１周期分の位相調整が可能なため、遅れ方向の位相調整だけでなく進み方向の位相調整も行うことができる。
【００４０】
ところで、ＣＰＵ３２による制御の下に行われる位相調整レジスタ６２への位相調整データの設定は、電源投入に伴うＣＰＵ３２のソフトウェア実行の初期設定時に行われる。この場合には、位相調整の変更のためにソフトウェアの変更が必要となるが、ハードウェアの変更は要しない。もっとも、ソフトウェアを変更せずに位相調整を行わせることも可能であり、この場合にはスキャナＩＰＵ３１の制御部上のディップスイッチの切換えや操作表示部３６上のＳＰモード（特殊モード）から変更することができるように構成してもよい。操作表示部３６からの変更の場合には、操作表示部３６から入力された位相調整データはシステム制御部３５を介してスキャナＩＰＵ３１の制御部のＣＰＵ３２へシリアル通信データとして送信させることにより、位相調整が行われる。
【００４１】
本発明の第二の実施の形態を図３、図８及び図９に基づいて説明する。本実施の形態では、バスライン５５を介してＣＰＵ３２に接続されたシェーディング補正回路４５をＣＣＤ位相調整モード時にはデジタル値検出回路（デジタル検出手段）として兼用させるように構成されている。ＣＣＤ位相調整モードは操作表示部３６上のＳＰモードにおいてＣＣＤ位相調整キー（図示せず）を押下することにより設定される。ここに、シェーディング補正回路４５はシェーディング補正処理を行うためのシェーディング演算回路７１、白メモリ７２、黒メモリ７３の他に、レジスタ・設定部・コントロール回路７４が設けられ、バスＩ／Ｆ７５、バスライン５５を介してＣＰＵ３２に接続されている。そして、ＣＣＤ位相調整モードに設定された場合、ＣＰＵ３２はシェーディング補正回路４５に対してバスＩ／Ｆ７５を介してレジスタ・設定部・コントロール回路７４にＣＣＤ位相調整モードに移行したことを通知する。これにより、通常のシェーディング補正用メモリとして利用している白メモリ７２が３ラインＣＣＤ２４により読み取られてＡ／Ｄ変換されたデジタルデータの１ドット毎の平均値を保存するためのメモリとして使用される。
【００４２】
このような構成において、まず、ＣＣＤ位相調整モードの処理制御の概要を図８に示すフローチャートを参照して説明する。まず、操作表示部３６を通じてＣＣＤ位相調整モードに設定されると、デジタル値検出回路（シェーディング補正回路４５）中のモードレジスタ（レジスタ・設定部・コントロール回路７４）にＣＣＤ位相調整モードへ移行したことが通知される。その後、白基準板の読取位置にキャリッジ（第１，２の走査ユニット１７，１８）を移動させて停止させるとともに、ハロゲンランプ１９を点灯させて、３ラインＣＣＤ２４により白基準板の読取りを行う。この白基準板の読取りにより３ラインＣＣＤ２４から得られＡ／Ｄ変換されたデジタルデータに基づき、リセットクロック（ＣＣＤ  ＲＢ）信号の位相調整処理、クランプクロック（ＣＣＤ  ＣＬＢ）信号の位相調整処理を順次行う。これらの位相調整処理が終了すると、ハロゲンランプ１９を消灯させるとともにキャリッジをホームポジションへ移動させて待機させる。その後、デジタル値検出回路（シェーディング補正回路４５）中のモードレジスタに設定されたＣＣＤ位相調整モードが解除され、ＣＣＤ位相調整モードの処理が全て終了し、通常のスキャナとしての待機状態となる。
【００４３】
ここで、図８中に示すリセットクロック（ＣＣＤ  ＲＢ）信号の位相調整処理を図９に示すサブルーチンを参照して説明する。まず、ＣＰＵ３２によりタイミング回路４１中の位相調整レジスタ６２に設定値＝ｘ０ｈ（初期値）を書き込む。この状態で白基準板に関して１０ライン分の画像読取りを行い、その読取りデータをＡ／Ｄ変換した後のデジタルデータに関して１ドット毎の平均値を白メモリ７２に格納する。１０ライン分に相当する一定時間が経過すると、ＣＰＵ３２は白メモリ７２より平均値化されたデジタルデータを読出す。そして、読出したデジタルデータより標準偏差を計算するとともに、ｏｄｄ／ｅｖｅｎ  間の差を計算し、その計算結果をＲＡＭ３４中に格納する。このときの計算結果を▲１▼とする。
【００４４】
次いで、ＣＰＵ３２によりタイミング回路４１中の位相調整レジスタ６２に設定値＝ｘ１ｈを書き込む。つまり、初期値に対してシフト１（１パルス遅れ）の状態とし、この状態で白基準板に関して１０ライン分の画像読取りを行い、その読取りデータをＡ／Ｄ変換した後のデジタルデータに関して１ドット毎の平均値を白メモリ７２に格納する。１０ライン分に相当する一定時間が経過すると、ＣＰＵ３２は白メモリ７２より平均値化されたデジタルデータを読出す。そして、読出したデジタルデータより標準偏差を計算するとともに、ｏｄｄ／ｅｖｅｎ  間の差を計算し、その計算結果をＲＡＭ３４中に格納する。このときの計算結果を▲２▼とする。
【００４５】
さらに、ＣＰＵ３２によりタイミング回路４１中の位相調整レジスタ６２に設定値＝ｘ７ｈを書き込む。つまり、初期値に対してシフト７（１パルス進み）の状態とし、この状態で白基準板に関して１０ライン分の画像読取りを行い、その読取りデータをＡ／Ｄ変換した後のデジタルデータに関して１ドット毎の平均値を白メモリ７２に格納する。１０ライン分に相当する一定時間が経過すると、ＣＰＵ３２は白メモリ７２より平均値化されたデジタルデータを読出す。そして、読出したデジタルデータより標準偏差を計算するとともに、ｏｄｄ／ｅｖｅｎ  間の差を計算し、その計算結果をＲＡＭ３４中に格納する。このときの計算結果を▲３▼とする。
【００４６】
これらの処理において、標準偏差、ｏｄｄ／ｅｖｅｎ  間の差を計算するのは、位相調整の指針としてＳ／Ｎ比のデータ化と、ｏｄｄ／ｅｖｅｎ  の２系統間の出力のばらつきを用いるためである。
【００４７】
このようにして計算されてＲＡＭ３４中に格納された計算結果▲１▼▲２▼▲３▼に関して、相互比較を行い、標準偏差値の最小値なる計算結果を選択し、その計算結果を生じた設定値を決定し、最終的にその設定値を位相調整データの確定値として位相調整レジスタ６２中のビットｄ０〜ｄ２に設定する。タイミング回路４１においては位相調整レジスタ６２に確定値として設定された位相調整データを用いて３ラインＣＣＤ２４に対するリセットクロック（ＣＣＤ  ＲＢ）信号の位相調整がなされる。
【００４８】
特に図示しないが、クランプクロック（ＣＣＤ  ＣＬＢ）信号の位相調整処理も、リセットクロック（ＣＣＤ  ＲＢ）信号の位相調整処理の場合と同様に行われる。
【００４９】
従って、本実施の形態によれば、３ラインＣＣＤ２４からのアナログ信号をデジタルデータに変換し、このデジタルデータをデジタル値検出回路（シェーディング補正回路４５）において検出することで、３ラインＣＣＤ２４に対してリセットクロック（ＣＣＤ  ＲＢ）信号、クランプクロック（ＣＣＤ  ＣＬＢ）信号が適切な駆動クロックとして入力されているか否かを判断し、現実に得られるデジタルデータが良好となるようにこれらの駆動クロックの位相を調整することができる。この結果、例えばスキャナの読取線速（副走査密度）が読取モードによって変更されるようなことがあっても、その状況に応じて適正な駆動クロックを用いることができるように位相調整される。特に、本実施の形態では、シェーディング補正回路４５をデジタル値検出回路として用い、白メモリ７２をＣＣＤ位相調整モード時のデジタルデータ保存用に用いているので、高価なメモリを位相調整のためだけに用いることがなく、既存かつ必須のシェーディング補正回路４５及びその白メモリ７２を有効活用できる。
【００５０】
なお、本実施の形態では、位相調整データを確定するために、初期値＝ｘ０ｈ，設定値ｘ１ｈ，ｘ７ｈの３パターンによる読取結果を用いるようにしたが、初期値に対する位相の遅れ、進みを２パルス、或いは３パルス分とった設定値を用いて、それらの読取結果も用いて、実際に使用する位相調整データを確定するようにしてもよい。この場合の１パルスによる遅れ、進み量を規定する逓倍回路の逓倍数も４逓倍に限らず、８逓倍、１６逓倍のようにさらに細分化して位相調整の分解能を上げるようにしてもよい。また、良好なる位相調整を行うための指針として、データ化されたＳ／Ｎ比を提示する標準偏差や、２系統間の出力ばらつきを提示するｏｄｄ／ｅｖｅｎ  間の差を用いるものに限らず、要は、位相調整の適正化の判断要素となる事象であればよい。
【００５２】
【発明の効果】
請求項１記載の発明によれば、光電変換手段により実際に読み取って得られた読取データの状態に基づき、この光電変換手段に入力されている駆動クロックのタイミングが適正であるか否かを判断し、適正でない場合には位相調整データを与えてタイミング信号の位相を調整するようにしたので、適正なタイミングの駆動クロックによる駆動の下に画像読取りを良好に行わせることができる。
【００５３】
また、デジタル検出手段がシェーディング補正手段と兼用であり、シェーディング補正用メモリも活用しているので、位相調整のために専用の処理、メモリを要せず、低コストにて実現することができる。
【００５４】
請求項２記載の発明によれば、駆動クロックの周波数が高くなると出力遅延時間が長くなる傾向にあるＣＣＤ固体撮像素子の場合に十分な位相調整を行わせることができる。
【００５５】
請求項３記載の発明によれば、位相調整のステップが画像クロック周波数の１／整数なる周期を１クロック周期として設定されているので、遅延量が積算して正確な位相調整ができなくなるような不都合を回避することができる。
【００５６】
請求項４記載の発明によれば、位相調整幅が位相調整されるタイミング信号の１周期分に渡って設定されており、１周期分の位相調整が可能なため、遅れ方向の位相調整だけでなく進み方向の位相調整も行うことができ、調整の適正化を図りやすくすることができる。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態を示すデジタル複写機の概略構成図である。
【図２】スキャナＩＰＵ関連のハードウェア構成を示すブロック図である。
【図３】タイミング回路等の詳細を含めて示すシェーディング補正回路までのハードウェア構成を示すブロック図である。
【図４】位相調整レジスタ構成を示す説明図である。
【図５】３ラインＣＣＤに関する駆動クロックの基本的なタイミングを示すタイムチャートである。
【図６】位相調整データを変更した場合にＣＣＤ  ＲＢ信号のタイミングが変更される様子を示すタイムチャートである。
【図７】位相調整データを変更した場合にＣＣＤ  ＣＬＢ信号のタイミングが変更される様子を示すタイムチャートである。
【図８】本発明の第二の実施の形態を示すＣＣＤ位相調整モードの概略フローチャートである。
【図９】ＣＣＤ  ＲＢ信号の位相調整処理なるサブルーチンを示すフローチャートである。
【符号の説明】
２４      光電変換手段、ＣＣＤ固体撮像素子
３２      制御手段
４１      タイミング信号発生手段
４４      Ａ／Ｄ変換手段
４５      シェーディング補正手段、デジタル検出手段
６１      位相調整手段
６２      位相調整レジスタ
７２      シェーディング補正用メモリ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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