(57)【特許請求の範囲】
【請求項１】
ハイレベル期間が重なり合わない２相のクロック信号を発生するシステムクロック発生回路において、
基準クロック信号と帰還クロック信号との間の位相差にもとづいた制御電圧に応じた周波数の第１の信号を発生するとともに該第１の信号を遅延させて出力する第１の遅延回路と、第１の遅延回路と接続され、該第１の遅延回路により遅延した前記第１の信号に応じてハイレベル期間が重なり合わない２相の第１および第２のクロック信号を発生する第１のパルス発生器とを含む位相同期ループと、
第１の遅延回路と同一構成であって、制御電圧を入力して該制御電圧に応じた周波数の第２の信号を発生するとともに該第２の信号を遅延させて出力する第２の遅延回路と、
第２の遅延回路と接続され、該第２の遅延回路により遅延した前記第２の信号に応じてハイレベル期間が重なり合わない２相の第３および第４のクロック信号を発生する第２のパルス発生器と、
第１の入力クロック信号が位相同期ループに供給されるとともに第２の遅延回路が開放される第１の状態と、第２の入力クロック信号が位相同期ループに供給されるとともに第３の入力クロック信号が第２の遅延回路に供給される第２の状態とを切り換える第１の切換手段と、
前記第１のパルス発生器が発生した２相の第１および第２のクロック信号と前記第２のパルス発生器が発生した２相の第３および第４のクロック信号の少なくとも一方を選択し、選択した２相のクロック信号をシステムクロック信号として出力する第２の切換手段と
を備えたことを特徴とするシステムクロック発生回路。
【請求項２】
第１の切換手段は、クロック入力端子と位相同期ループの基準クロック信号入力端子との間に設けられた第１のスイッチと、前記クロック入力端子と第２の遅延回路との間に設けられた第２のスイッチとを含むことを特徴とする請求項１記載のシステムクロック発生回路。
【請求項３】
ハイレベル期間が重なり合わない２相のクロック信号を発生するシステムクロック発生回路において、
基準クロック信号と帰還クロック信号との間の位相差にもとづいた制御電圧に応じた周波数の第１の信号を発生するとともに該第１の信号を遅延させて出力する第１の遅延回路を含む位相同期ループと、
第１の遅延回路と同一構成であって、制御電圧を入力して該制御電圧に応じた周波数の第２の信号を発生するとともに該第２の信号を遅延させて出力する第２の遅延回路と、
第２の遅延回路と接続され、該第２の遅延回路により遅延した前記第２の信号に応じてハイレベル期間が重なり合わない２相の第１および第２のクロック信号を発生するパルス発生器と、
第１の入力クロック信号が位相同期ループおよび第２の遅延回路に供給される第１の状態と、第２の入力クロック信号が位相同期ループに供給されるとともに第１の入力クロック信号が第２の遅延回路に供給される第２の状態とを切り換える切換手段と
を備えたことを特徴とするシステムクロック発生回路。
【請求項４】
切換手段は、クロック入力端子と位相同期ループの基準クロック信号入力端子との間に設けられた第１のスイッチを含むことを特徴とする請求項３記載のシステムクロック発生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、半導体装置に内蔵され、ハイレベル期間が重なり合わない２相クロックを発生する半導体装置におけるシステムクロック発生回路に関するものである。
【０００２】
【従来の技術】
半導体装置において用いられるシステムクロックのうち代表的なものとして、それぞれのハイレベル期間が重なり合わない２相のクロック（以下、単に２相のクロックという）がある。２相のクロックは、信号遅延機能を有する位相同期ループ（以下、ＰＬＬという）を用いて容易に発生される。
【０００３】
図１４は、ＰＬＬを用いた従来の半導体装置におけるシステムクロック発生回路を示すブロック図である。図において、４００は２相のクロックを出力するＰＬＬである。ＰＬＬ４００において、１Ａは入力された信号を遅延する遅延回路、３Ａは遅延回路１Ａの複数の遅延段のうちのいくつかの遅延段から信号を導入するとともに導入した信号から一相のクロックＰ１  と他相のクロックＰ２  を生成するパルス発生器、５はクロック入力端子Ｘｉｎからバッファ８を介して入力されたクロック信号の位相とパルス発生器３Ａからの一相のクロックＰ１  の位相とを比較する位相比較器、６は位相比較器５から出力された位相差に応じた電圧指示信号を出力するチャージポンプ、７はチャージポンプ６からの電圧指示信号を平滑化して遅延回路１Ａに制御電圧を供給するローパスフィルタである。遅延回路１Ａは、入力信号を遅延するとともに、電圧制御発振器（ＶＣＯ）を構成している。
【０００４】
次に動作について説明する。
クロック入力端子Ｘｉｎから入力されたクロック信号は、バッファ８を介して位相比較器５の一方の入力端子に基準クロック信号として供給される。なお、図１４に示された回路では、クロック信号は、クロック出力端子Ｘｏｕｔ  にも供給される。位相比較器５の他方の入力端子には、パルス発生器３Ａからの一相のクロックＰ１  が帰還クロック信号として入力されている。位相比較器５は、両端子に入力される信号の位相差を検出し、位相差を示す信号をチャージポンプ６に出力する。チャージポンプ６は、その位相差に応じて、例えば、基準クロック信号の位相に対してクロックＰ１  の位相が遅れているときには電圧を上げることを指示する信号を出力し、基準クロック信号の位相に対してクロックＰ１  の位相が進んでいるときには電圧を下げることを指示する信号を出力する。
【０００５】
チャージポンプ６からの信号に応じて、ローパスフィルタ７に含まれるコンデンサの電圧が変化する。その電圧は、遅延回路１Ａに供給される。なお、ローパスフィルタ７は、ＰＬＬ４００の応答速度などの特性を決める作用も果たす。遅延回路１Ａは、入力された制御電圧に応じて出力信号の周波数を変化させる。基準クロック信号の位相とクロックＰ１  の位相とが一致しているときには、チャージポンプ６の出力は変化せず、遅延回路１Ａの出力信号の周波数は変化しない。
【０００６】
遅延回路１Ａは、複数の遅延素子が縦続接続されたもので構成されている。パルス発生器３Ａは、各遅延素子の出力のうち、所望の位相差（スキュー）ｔｄ  を有する２相のクロックＰ１  ，Ｐ２  が作成できるようにいくつかの出力を選択する。図１４には、３つの出力が選択される場合が示されている。パルス発生器３Ａは、選択した出力信号から２相のクロックＰ１  ，Ｐ２  を生成する。以上のようにして、図１５の（Ａ），（Ｂ），（Ｃ）に示すように、クロック入力端子Ｘｉｎから入力されたクロック信号の周波数と同一周波数であって、所望の位相差ｔｄ  を有する２相のクロックＰ１  ，Ｐ２  が発生される。
【０００７】
半導体装置を試験するときに、ある時点で外部から所定の信号を半導体装置に与え、その信号にもとづく出力信号を検定するという処理が要求される。例えば、図１５の（Ｄ）における動作＃１から動作＃２に移る時点で、試験のための所定の信号が与えられる。しかし、無条件にその信号を与えると、配線容量等にもとづいて信号の波形がなまり、所望のタイミングで半導体装置に試験のための信号が設定されないといった問題が生ずる。なお、図１５の（Ｄ）には、試験のための所定の信号として、マイクロプロセッサなどの半導体装置の動作を切り換えることを指示する信号が入力される場合が例示されている。
そこで、所定の信号を半導体装置に与えるときに、クロック入力端子Ｘｉｎから入力されるクロック信号を停め、あるいは、クロック信号の周波数を落とし、所定の信号の設定が完了したらクロック信号の入力を再開したりクロック信号の周波数を元に戻すといった手法を採用することが考えられる。しかし、その手法によると、一旦、ＰＬＬ４００の同期がはずれてしまう。従って、クロック信号の入力が再開されてから、あるいはクロック信号の周波数が元の値に戻されてから、ＰＬＬ４００の同期再確立までの期間、半導体装置は正常に動作しない。つまり、試験のための所定の信号が半導体装置に設定されても半導体装置は直ちに正常に動作開始できず、事実上、試験を行うことができない。
【０００８】
そこで、半導体装置を試験するときには、ＰＬＬ４００を用いずにフリップフロップで２相のクロックＰ１  ，Ｐ２  を発生し、遅延素子で位相差ｔｄ  を設けるという手法が考えられる。図１６はそのような手法を実現するシステムクロック発生回路の構成を示すブロック図である。図において、１７はクロック入力端子Ｘｉｎから入力されたクロック信号をＰＬＬ４００と第２のパルス発生器１６とのうちのいずれかに供給するスイッチ、１１はＰＬＬ４００によるクロックＰ１  と第２のパルス発生器１６によるクロックＰ１  とのうちのいずれかを選択するスイッチ、１３はＰＬＬ４００によるクロックＰ２  と第２のパルス発生器１６によるクロックＰ２  とのうちのいずれかを選択するスイッチである。
【０００９】
図１７は第２のパルス発生器の一構成例を示す回路図である。図１７に示すように、第２のパルス発生器１６は、例えば、フリップフロップを構成する反転論理和回路（ＮＯＲ回路）１５１，１５２、ＮＯＲ回路１５１の一方の入力側に設けられた反転回路（インバータ）１５０、ＮＯＲ回路１５１の他方の入力側に設けられ遅延素子を構成するインバータ１５３〜１５８およびＮＯＲ回路１５２の一方の入力側に設けられ遅延素子を構成するインバータ１５９〜１６４で構成される。
【００１０】
半導体装置の実稼働時には、スイッチ１７は、クロック入力端子Ｘｉｎから入力されたクロック信号がＰＬＬ４００に入力するように設定され、スイッチ１１，１３は、ＰＬＬ４００からの２相のクロックＰ１  ，Ｐ２  を半導体装置の各部分に出力するように設定される。従って、半導体装置は、ＰＬＬ４００が生成するシステムクロックによって動作する。なお、実稼働時とは、半導体装置を試験するときではない動作時、すなわち、半導体装置が所定のシステムに組み込まれ、そのシステムにおいて要求される機能を果たすように動作するときである。
【００１１】
半導体装置を試験するときには、スイッチ１７は、クロック入力端子Ｘｉｎから入力されたクロック信号が第２のパルス発生器１６に入力するように設定され、スイッチ１１，１３は、第２のパルス発生器１６からの２相のクロックＰ１  ，Ｐ２  を出力するように設定される。そして、図１８の（Ａ）〜（Ｄ）に示すように、試験のための所定の信号を半導体装置に設定するときに、クロック入力端子Ｘｉｎから入力されるクロック信号の周波数が落とされる。その状態で試験のための所定の信号が半導体装置に入力されれば、その信号は正しく半導体装置に設定される。しかし、このような回路構成によると、図１８の（Ｃ）にｔｄ  ’として示すように、２相のクロックＰ１  ，Ｐ２  間のスキューが所望の位相差ｔｄ  に保たれない。従って、設定された信号が、半導体装置内で正常に伝搬されない可能性がある。
【００１２】
【発明が解決しようとする課題】
従来の半導体装置におけるシステムクロック発生回路は以上のように構成されているので、半導体装置の試験を行うときに、試験のための信号を所望のタイミングで半導体装置に設定できないという課題があった。
【００１３】
この発明は上記のような課題を解決するためになされたもので、試験時にも、２相のクロックＰ１  ，Ｐ２  間の位相差を所望の位相差ｔｄ  に保ったまま、任意の周波数の２相のクロックＰ１  ，Ｐ２  を発生できる半導体装置におけるシステムクロック発生回路を得ることを目的とする。
なお、本発明に類似する技術として、特開平２−８９４２２号公報に記載されたものがある。
【００１４】
【課題を解決するための手段】
請求項１記載の発明に係るシステムクロック発生回路は、位相同期ループにおける第１の遅延回路と同一構成であって、位相同期ループにおける制御電圧を導入して制御電圧に応じた周波数の第２の信号を発生するとともにその第２の信号を遅延させて出力する第２の遅延回路と、第２の遅延回路と接続され、第２の遅延回路により遅延した第２の信号に応じてハイレベル期間が重なり合わない２相の第３および第４のクロック信号を発生する第２のパルス発生器と、第１の入力クロック信号が位相同期ループに供給されるとともに第２の遅延回路が開放される第１の状態と、第２の入力クロック信号が位相同期ループに供給されるとともに第３の入力クロック信号が第２の遅延回路に供給される第２の状態とを切り換える第１の切換手段と、位相同期ループにおける第１のパルス発生器が発生した２相の第１および第２のクロック信号と第２のパルス発生器が発生した２相の第３および第４のクロック信号の少なくとも一方を選択し、選択した２相のクロック信号をシステムクロック信号として出力する第２の切換手段とを備えたものである。
【００１６】
請求項２記載の発明に係るシステムクロック発生回路は、第１の切換手段が、クロック入力端子と位相同期ループの基準クロック信号入力端子との間に設けられた第１のスイッチと、クロック入力端子と第２の遅延回路との間に設けられた第２のスイッチとを含む構成になっているものである。
【００１７】
請求項３記載の発明に係るシステムクロック発生回路は、基準クロック信号と帰還クロック信号との間の位相差にもとづいた制御電圧に応じた周波数の第１の信号を発生するとともに第１の信号を遅延させて出力する第１の遅延回路を含む位相同期ループと、第１の遅延回路と同一構成であって、制御電圧を入力して制御電圧に応じた周波数の第２の信号を発生するとともにその第２の信号を遅延させて出力する第２の遅延回路と、第２の遅延回路と接続され、第２の遅延回路により遅延した第２の信号に応じてハイレベル期間が重なり合わない２相の第１および第２のクロック信号を発生するパルス発生器と、第１の入力クロック信号が位相同期ループおよび第２の遅延回路に供給される第１の状態と、第２の入力クロック信号が位相同期ループに供給されるとともに第１の入力クロック信号が第２の遅延回路に供給される第２の状態とを切り換える切換手段とを備えたものである。
【００１８】
請求項４記載の発明に係るシステムクロック発生回路は、切換手段が、クロック入力端子と位相同期ループの基準クロック信号入力端子との間に設けられたスイッチを含む構成になっているものである。
【００１９】
【発明の実施の形態】
以下、この発明の実施の一形態を説明する。
実施の形態１．
図１はこの発明の実施の形態１による半導体装置におけるシステムクロック発生回路の構成を示すブロック図である。図において、２００は２相のクロックを出力するＰＬＬ、２はクロック入力端子Ｘｉｎにスイッチ９を介して接続されＰＬＬ２００のローパスフィルタ７からの制御電圧Ｖｃｎｔ  に応じた周波数の信号であって所定の遅延量をもった各信号を出力する第２の遅延回路、４は第２の遅延回路２の所定の遅延段から信号を導入し一相のクロックＰ１Ｔと他相のクロックＰ２Ｔを生成する第２のパルス発生器、１５はバッファ８とクロック出力端子Ｘｏｕｔ  との間に設けられたスイッチである。なお、この場合、第２のパルス発生器４は、特許請求の範囲に記載されたパルス発生器に相当する。また、スイッチ９，１５は、第１の切換手段の一例である。
【００２０】
ＰＬＬ２００において、１はローパスフィルタ７からの制御電圧Ｖｃｎｔ  に応じた周波数の信号ｆｖｃｏ  を生成するとともに所定の遅延量をもった各信号を出力する第１の遅延回路、３は第１の遅延回路１の複数の遅延段のうちいくつかの遅延段から信号を導入するとともに導入した信号から実稼働時の一相のクロックＰ１Ｓと他相のクロックＰ２Ｓを生成する第１のパルス発生器である。１０は第１のパルス発生器３からの一相のクロックＰ１Ｓとスイッチ１１が選択した一相のクロックＰ１  とのうちのいずれかを選択して位相比較器５に与えるスイッチである。スイッチ１１は、ＰＬＬ２００によるクロックＰ１Ｓと第２のパルス発生器４によるクロックＰ１Ｔとのうちのいずれかを選択し、スイッチ１３はＰＬＬ２００によるクロックＰ２Ｓと第２のパルス発生器４によるクロックＰ２Ｔとのうちのいずれかを選択する。
その他の構成要素は、図１４に示されたものと同じものであるが、スイッチ１１，１３は、第２の切換手段の一例である。
【００２１】
図２は第１の遅延回路および第２の遅延回路の一構成例を示す回路図である。図に示すように、第１の遅延回路１および第２の遅延回路２は、例えば、ドレインが電源ＶＣＣに接続されゲートがＮチャネルトランジスタ２１のドレイン側に接続されたＰチャネルトランジスタ２０，２２，２６，３０，３４，３８，４２，４６，５０，５４を有する。Ｐチャネルトランジスタ２０のソースはゲートに接続されている。また、第１の遅延回路１および第２の遅延回路２は、各Ｐチャネルトランジスタ２３，２７，３１，３５，３９，４３，４７，５１，５５と各Ｎチャネルトランジスタ２４，２８，３２，３６，４０，４４，４８，５２，５６とから構成される各インバータを有する。初段のインバータには信号ｆｉｎが印加され、各インバータは縦続接続される。各インバータのＮチャネルトランジスタ２４，２８，３２，３６，４０，４４，４８，５２，５６は、Ｎチャネルトランジスタ２５，２９，３３，３７，４１，４５，４９，５３，５７のドレイン側に接続される。そして、各Ｎチャネルトランジスタ２１，２５，２９，３３，３７，４１，４５，４９，５３，５７のゲートには、制御電圧Ｖｃｎｔ  が印加される。
【００２２】
各インバータの出力は、それぞれ、インバータ６１〜６８を介して、出力Ｒ１  〜Ｒ８  として出力される。図２に示された回路が第１の遅延回路１に適用される場合には、最終段のインバータの出力は信号ｆｖｃｏ  となる。そして、信号ｆｖｃｏ  は、信号ｆｉｎとして初段のインバータに帰還される。図２に示された回路が第２の遅延回路２に適用される場合には、最終段のインバータの出力端子は開放状態とされる。
【００２３】
このような回路において、９個のインバータは、遅延素子として作用する。また、信号ｆｖｃｏ  が信号ｆｉｎとして帰還される場合には、この回路はリング発振器として作用する。Ｐチャネルトランジスタ２０，２２，２６，３０，３４，３８，４２，４６，５０，５４およびＮチャネルトランジスタ２１，２５，２９，３３，３７，４１，４５，４９，５３，５７は、制御電圧Ｖｃｎｔ  に応じて、インバータに流れる電流を制御することによって遅延量を制御する。
【００２４】
図２に示された回路が第１の遅延回路１に適用される場合には、出力Ｒ１  〜Ｒ８  は、出力Ｒ１１，Ｒ２１，Ｒ３１，Ｒ４１，Ｒ５１，Ｒ６１，Ｒ７１，Ｒ８１に相当する。図２に示された回路が第２の遅延回路２に適用される場合には、出力Ｒ１  〜Ｒ８  は、出力Ｒ１２，Ｒ２２，Ｒ３２，Ｒ４２，Ｒ５２，Ｒ６２，Ｒ７２，Ｒ８２に相当する。
なお、図２に示された回路は遅延回路の一例であって、他の回路構成によって第１の遅延回路１および第２の遅延回路２を構成することもできる。また、ここでは遅延素子が９段ある例を示したが、段数が奇数であれば、遅延素子は何段であってもよい。遅延素子の段数は、要求される発振周波数の程度およびスキューに要求される精度に応じて定められる。
【００２５】
図３は第１のパルス発生器の一構成例を示す回路図である。ここでは、第１のパルス発生器３が第１の遅延回路１の出力Ｒ１１，Ｒ３１，Ｒ４１を導入する場合を例にとる。図に示すように、第１のパルス発生器３は、出力Ｒ１１と出力Ｒ４１の論理積をとる論理積回路（ＡＮＤ回路）８５を有する。また、ＡＮＤ回路８５の出力を所定の条件で通過させるトランスミッションゲート８７およびＰチャネルトランジスタ８８と、通過出力を反転して一相のクロック信号Ｐ１Ｓとするインバータ９１とを有する。さらに、ＡＮＤ回路８５の出力を所定の条件で通過させるトランスミッションゲート８９およびＰチャネルトランジスタ９０と、通過出力を反転して他相のクロック信号Ｐ２Ｓとするインバータ９２とを有する。
【００２６】
そして、出力Ｒ３１によって制御され、通過条件を作成するための３つのＤラッチを有する。第１のＤラッチは、出力Ｒ３１を反転するインバータ７０、出力Ｒ３１で制御されるトランスミッションゲート７１および２つのインバータ７２，７３で構成される。第２のＤラッチは、出力Ｒ３１を反転するインバータ７８、出力Ｒ３１で制御されるトランスミッションゲート７９および２つのインバータ８０，８１で構成される。第３のＤラッチは、出力Ｒ３１で制御されるトランスミッションゲート８３および２つのインバータ８２，８４で構成される。第１のＤラッチの出力は、２つのインバータ７４，７５を介して論理反転せずに第２のＤラッチに伝えられる。また、第１のＤラッチの出力は、インバータ７６を介して論理反転して第３のＤラッチに伝えられる。第２のＤラッチの出力は、インバータ７７を介して論理反転して第１のＤラッチに伝えられる。
なお、図３に示された回路は、信号ｆｖｃｏ  の周波数の１／２の周波数の２相のクロック信号Ｐ１Ｓ，Ｐ２Ｓを発生する。また、図３に示された回路はパルス発生器の一例であって、他の回路構成によって第１のパルス発生器３を構成することもできる。
【００２７】
図４は第２のパルス発生器の一構成例を示す回路図である。ここでは、第２のパルス発生器４が第２の遅延回路２の出力Ｒ１２，Ｒ３２，Ｒ４２を導入する場合を例にとる。図に示すように、第２のパルス発生器４は、出力Ｒ１２と出力Ｒ４２の排他的論理和を反転する反転排他的論理和回路（ＥＸＮＯＲ回路）８６を有する。また、ＥＸＮＯＲ回路８６の出力を所定の条件で通過させるトランスミッションゲート８７およびＰチャネルトランジスタ８８と、通過出力を反転して一相のクロック信号Ｐ１Ｔとするインバータ９１とを有する。さらに、ＥＸＮＯＲ回路８６の出力を所定の条件で通過させるトランスミッションゲート８９およびＰチャネルトランジスタ９０と、通過出力を反転して他相のクロック信号Ｐ２Ｔとするインバータ９２とを有する。そして、通過条件を作成するため出力Ｒ３２を通す２つのインバータ９３，９４と、インバータ９３の出力を導入する２段のインバータ９５，９６を有する。
なお、図４に示された回路はパルス発生器の一例であって、他の回路構成によって第２のパルス発生器４を構成することもできる。
【００２８】
図５は位相比較器の一構成例を示す回路図である。この例では、位相比較器５は、基準クロック信号ｒｅｆ  を受けるインバータ１００、クロック信号ＣＬＫ  を受けるインバータ１１３、インバータ１００の出力と反転論理積回路（ＮＡＮＤ回路）１１１の出力とを入力するＮＡＮＤ回路１０１、およびインバータ１１３の出力とＮＡＮＤ回路１１２の出力とを入力するＮＡＮＤ回路１０６を有する。さらに、ＮＡＮＤ回路１０１の出力をセット入力とする２つのＮＡＮＤ回路１０２，１０３からなる第１のフリップフロップ、およびＮＡＮＤ回路１０６の出力をリセット入力とする２つのＮＡＮＤ回路１０４，１０５からなる第２のフリップフロップを有する。さらに、ＮＡＮＤ回路１０７は、ＮＡＮＤ回路１０１の出力と第１のフリップフロップのＱ出力との論理積をとり、ＮＡＮＤ回路１０８は、ＮＡＮＤ回路１０６の出力と第２のフリップフロップの反転Ｑ出力との論理積をとる。そして、ＮＯＲ回路１０９およびインバータ１１０は、２つのＮＡＮＤ回路１０７，１０８の出力の論理和をとる。
【００２９】
ＮＡＮＤ回路１１１は、ＮＡＮＤ回路１０１、ＮＡＮＤ回路１０２、インバータ１１０およびＮＡＮＤ回路１１２の各出力を入力する。ＮＡＮＤ回路１１２は、ＮＡＮＤ回路１０６、ＮＡＮＤ回路１０５、インバータ１１０およびＮＡＮＤ回路１１１の各出力を入力する。ＮＡＮＤ回路１１１の出力はチャージポンプ６に対して電圧を上げるように指示するＵ信号となり、ＮＡＮＤ回路１１２の出力はチャージポンプ６に対して電圧を下げるように指示するＤ信号となる。
なお、図５に示された回路は位相比較器の一例であって、他の回路構成によって位相比較器５を構成することもできる。
【００３０】
図６はチャージポンプの一構成例を示す回路図である。この例では、チャージポンプ６は、Ｕ信号がローレベルになったときに高レベルの信号を出力し、Ｄ信号がローレベルになったときに低レベルの信号を出力する回路構成になっている。すなわち、チャージポンプ６は、Ｕ信号の反転レベルがゲートに印加されるＰチャネルトランジスタ１２２、Ｐチャネルトランジスタ１２２のソース側にゲートが接続されたＰチャネルトランジスタ１２３，１２６、Ｐチャネルトランジスタ１２３，１２６のゲートにドレイン側が接続されるとともにゲートにＵ信号が印加されるＰチャネルトランジスタ１２４、Ｐチャネルトランジスタ１２４とアース電位間に接続されたＮチャネルトランジスタ１２５、およびＵ信号の入力端子とＰチャネルトランジスタ１２４のゲートとの間に設けられたＮチャネルトランジスタ１２１を有する。
【００３１】
また、チャージポンプ６は、Ｄ信号がゲートに印加されるＰチャネルトランジスタ１２９、Ｐチャネルトランジスタ１２９のドレインと電源との間に接続されたＰチャネルトランジスタ１２８、ゲートがＰチャネルトランジスタ１２９のソースに接続されたＮチャネルトランジスタ１３０，１３２、およびＮチャネルトランジスタ１３０，１３２のゲートにドレイン側が接続されるとともにＤ信号がゲートに印加されるＮチャネルトランジスタ１３１を有する。なお、Ｄ信号入力端子には、負荷容量をＵ側の負荷容量にあわせるための、すなわちインバータ１２０による分を補償するためのインバータ１２７が設けられている。
【００３２】
なお、図６に示された回路は、チャージポンプの一例であって、他の回路構成によってチャージポンプ６を構成することもできる。チャージポンプ６が出力する電圧指示信号Ｐｏｕｔ  によって、図７に示すように構成されたローパスフィルタ７におけるコンデンサ１４１が抵抗１４０を介して充放電される。コンデンサ１４１の電圧は、制御電圧Ｖｃｎｔ  として、第１の遅延回路１および第２の遅延回路２に供給される。
【００３３】
次に動作について説明する。
第１の遅延回路１における各素子の電気的特性が、対応する第２の遅延回路２における各素子の電気的特性に一致するように、各素子は選定される。
半導体装置の実稼働時には、スイッチ１５は閉状態、スイッチ９は開状態にされる。また、スイッチ１１，１３は、第１のパルス発生器３による２相のクロックＰ１Ｓ，Ｐ２Ｓを出力するように設定される。よって、クロックＰ１Ｓ，Ｐ２Ｓは、システムクロックである２相のクロックＰ１  ，Ｐ２  として、半導体装置の各部分に供給される。さらに、スイッチ１０は、クロックＰ１  の出力端子と位相比較器５のクロック信号ＣＬＫ  の入力端子を接続するように設定される。
【００３４】
そして、クロック入力端子Ｘｉｎにクロック信号が入力される。ここでは、２５ＭＨｚのクロック信号が入力される場合を例にとる。クロック信号は、バッファ８を介して、位相比較器５に基準クロック信号ｒｅｆ  として供給される。位相比較器５の他方の入力端子にはクロックＰ１Ｓがクロック信号ＣＬＫ  として供給される。図５に示すように構成された位相比較器５は、図８に示すように、クロックＰ１Ｓの位相が基準クロック信号ｒｅｆ  よりも遅れているときには、Ｕ信号を有意な状態にする。この例では、Ｕ信号をローレベルにする。クロックＰ１Ｓの位相が基準クロック信号ｒｅｆ  よりも進んでいるときには、Ｄ信号を有意な状態にする。すなわち、Ｄ信号をローレベルにする。双方の位相が一致しているときには、Ｕ信号もＤ信号も有意な状態にならない。
【００３５】
図６に示すように構成されたチャージポンプ６において、Ｕ信号が有意な状態であるときには、Ｐチャネルトランジスタ１２６が導通し、図８に示すように、チャージポンプ６の出力端子には高レベルの電圧指示信号Ｐｏｕｔ  が発生する。Ｄ信号が有意な状態であるときには、Ｎチャネルトランジスタ１３２が導通し、図８に示すように、チャージポンプ６の出力端子には低レベルの電圧指示信号Ｐｏｕｔ  が発生する。Ｕ信号もＤ信号も有意な状態でないときには、Ｐチャネルトランジスタ１２６およびＮチャネルトランジスタ１３２はいずれも導通せず、図８にＰｏｕｔ  として示すように、チャージポンプ６の出力端子には高レベルも低レベルも現れない。
【００３６】
電圧指示信号Ｐｏｕｔ  は、図７に示すように構成されたローパスフィルタ７のコンデンサ１４１を充放電する。従って、コンデンサ１４１の電圧である制御電圧Ｖｃｎｔ  は、クロックＰ１Ｓの位相が基準クロック信号ｒｅｆ  よりも遅れているときには高くなる。クロックＰ１Ｓの位相が基準クロック信号ｒｅｆ  よりも進んでいるときには、制御電圧Ｖｃｎｔ  は低くなる。双方の位相が一致しているときには、制御電圧Ｖｃｎｔ  は一定に保たれる。
【００３７】
第１の遅延回路１は、電圧制御によるリング発振器を構成しているとともに、遅延回路を構成している。図２に示すように構成された第１の遅延回路１において、制御電圧Ｖｃｎｔ  は、Ｐチャネルトランジスタ２０，２２，２６，３０，３４，３８，４２，４６，５０，５４およびＮチャネルトランジスタ２１，２５，２９，３３，３７，４１，４５，４９，５３，５７に印加される。従って、制御電圧Ｖｃｎｔ  の大きさに応じて第１の遅延回路１における各インバータに流れる電流が変化する。電流変化に応じて遅延量が変化するので、発振周波数および各遅延段の遅延量が変化する。上述したように第１のパルス発生器３は２分周機能を有しているので、ＰＬＬ２００において同期確立すると、出力信号ｆｖｃｏ  の周波数は、この場合、クロックＰ１Ｓの周波数２５ＭＨｚの２倍の周波数５０ＭＨｚに安定する。また、制御電圧Ｖｃｎｔ  は、位相比較器５に入力されるクロック信号ＣＬＫ  の周波数が２５ＭＨｚで安定しているときの電圧に安定する。従って、同期確立すると各遅延段における遅延量も安定する。
図９は第１の遅延回路１および第１のパルス発生器３における各部の波形を示すタイミング図である。ただし、図９には、出力Ｒ５１，Ｒ６１，Ｒ７１は示されていない。
【００３８】
図３に示すように構成された第１のパルス発生器３は、例えば、第１の遅延回路１から、出力Ｒ１１，Ｒ３１，Ｒ４１を導入する。なお、どの遅延段からの信号を取り出すかは、要求されるスキュー量に応じて決定される。この場合には、ＡＮＤ回路８５で出力Ｒ１１と出力Ｒ４１との論理積がとられ、ＡＮＤ回路８５の出力が、インバータ８１，８４の出力の制御によって、トランスミッションゲート８７，８９を通過する。トランスミッションゲート８７，８９の出力は、インバータ９１，９２を介して、２相のクロックＰ１Ｓ，Ｐ２Ｓとなる。以上のようにして、図９に示すように、第１の遅延回路１における３つの遅延段による遅延量に応じた位相差ｔｄ１をもった安定した２相のクロックＰ１Ｓ，Ｐ２Ｓが得られる。
２相のクロックＰ１Ｓ，Ｐ２Ｓは、スイッチ１１，１３を通って、システムクロックとして半導体装置における各部に供給される。
【００３９】
半導体装置を試験するときには、スイッチ１５は開状態、スイッチ９は閉状態にされる。また、スイッチ１１，１３は、第２のパルス発生器４による２相のクロックＰ１Ｔ，Ｐ２Ｔを出力するように設定される。よって、クロックＰ１Ｔ，Ｐ２Ｔは、２相のクロックＰ１  ，Ｐ２  として出力される。スイッチ１０は、第１のパルス発生器３からの一相のクロックＰ１Ｓが直接に位相比較器５のクロック信号ＣＬＫ  の入力端子に入力するように設定される。
【００４０】
そして、クロック入力端子Ｘｉｎにクロック信号が入力されるとともに、クロック入力端子Ｘｏｕｔ  にもクロック信号が入力される。例えば、クロック入力端子Ｘｉｎに２５ＭＨｚのクロック信号が入力され、クロック入力端子Ｘｏｕｔ  に２５ＭＨｚの別のクロック信号が入力される。従って、この場合、クロック入力端子Ｘｏｕｔ  に入力されたクロック信号を基準クロック信号としてＰＬＬ２００は同期確立する。基準クロック信号の周波数は、半導体装置の実稼働時の基準クロック信号の周波数と同じである。従って、ＰＬＬ２００の同期が確立しているときの制御電圧Ｖｃｎｔ  は、半導体装置の実稼働時の制御電圧Ｖｃｎｔ  と同じである。
【００４１】
ＰＬＬ２００の同期が確立しているときの制御電圧Ｖｃｎｔ  は、第２の遅延回路２にも入力されている。第２の遅延回路２の構成は、第１の遅延回路１の構成と同じである。すなわち、図２に示すように構成された第２の遅延回路２において、制御電圧Ｖｃｎｔ  は、Ｐチャネルトランジスタ２０，２２，２６，３０，３４，３８，４２，４６，５０，５４およびＮチャネルトランジスタ２１，２５，２９，３３，３７，４１，４５，４９，５３，５７に印加される。第１の遅延回路１における各素子の電気的特性は、対応する第２の遅延回路２における各素子の電気的特性に一致している。従って、ＰＬＬ２００が同期確立しているときには、第２の遅延回路２における各遅延段の遅延量は、第１の遅延回路１における各遅延段の遅延量に等しい。すなわち、図１０に示された遅延量ｔＲ１２  ，ｔＲ２２  ，ｔＲ３２  ，ｔＲ４２  は、図９に示された遅延量ｔＲ１１  ，ｔＲ２１  ，ｔＲ３１  ，ｔＲ４１  に等しい。図９，図１０にはクロック前縁の遅延量のみが明示されているが、各出力Ｒ１２，Ｒ２２，Ｒ３２，Ｒ４２のクロック後縁の遅延量も、各出力Ｒ１１，Ｒ２１，Ｒ３１，Ｒ４１のクロック後縁の遅延量に等しい。
【００４２】
図４に示すように構成された第２のパルス発生器４は、第２の遅延回路２から、出力Ｒ１２，Ｒ３２，Ｒ４２を導入する。第２のパルス発生器４において、ＥＸＮＯＲ回路８６で出力Ｒ１２と出力Ｒ４２との排他的論理和がとられ、ＥＸＮＯＲ回路８６の出力が、出力Ｒ３２で制御されるトランスミッションゲート８７，８９を通過する。トランスミッションゲート８７，８９の出力は、インバータ９１，９２を介して、２相のクロックＰ１Ｔ，Ｐ２Ｔとなる。以上のようにして、図１０に示すように、第２の遅延回路２における３つの遅延段による遅延量に応じた位相差ｔｄ２をもった２相のクロックＰ１Ｔ，Ｐ２Ｔが得られる。位相差ｔｄ２は、図９に示された位相差ｔｄ１と同じである。
クロックＰ１Ｔ，Ｐ２Ｔは、スイッチ１１，１３を通って、システムクロックとして半導体装置における各部に供給される。
【００４３】
試験時には、例えば、図１１の（Ｄ）における動作＃１から動作＃２に移る時点で、試験のための所定の信号が与えられる。その場合、既に述べたように、無条件にその信号を与えると、配線容量等にもとづいて信号の波形がなまり、所望のタイミングで半導体装置に試験のための信号が設定されない可能性がある。そこで、所定の信号を半導体装置に与えるときには、入力端子Ｘｉｎに入力されるクロック信号を停めるか、あるいは、クロック信号の周波数を落とす。そして、所定の信号を半導体装置に入力する。その後、入力端子Ｘｉｎへのクロック信号の入力を再開するか、あるいは、クロック信号の周波数を元に戻す。
【００４４】
ＰＬＬ２００は常時動作しているので、制御電圧Ｖｃｎｔ  は、実稼働時の値と同じ値で安定している。従って、第２の遅延回路２における各遅延段の遅延量ｔｄ２は実稼働時の遅延量ｔｄ  に等しく、かつ、不変である。すなわち、入力端子Ｘｉｎに入力されるクロック信号の周波数が変化しても、２相のクロックＰ１Ｔ，Ｐ２Ｔのスキューは変化しない。また、クロック信号の周波数が元の値に戻されたときにも、スキューは不変である。従って、試験のための所定の信号が与えられたときに、設定された信号は、半導体装置内で正常に伝搬される。
【００４５】
以上のように、この実施の形態１によれば、試験のための所定の信号が半導体装置に入力される際にシステムクロックのスキューは変化しない。よって、所定の信号は半導体装置に正しく設定され、半導体装置の試験が正確に実行される。例えば、マイクロプロセッサなどの半導体装置の動作を切り換えても、正確な試験を行うことができる。
【００４６】
実施の形態２．
図１２はこの発明の実施の形態２による半導体装置におけるシステムクロック発生回路の構成を示すブロック図である。図において、３００は２相のクロックを出力するＰＬＬ、４Ａは図１に示された第２のパルス発生器４と同じ構成のパルス発生器である。ＰＬＬ３００において、この場合には、ＶＣＯとして機能する第１の遅延回路１と位相比較器５との間の入力周波数を１／２にする分周器１８が設けられている。その他の構成要素は、図１に示されたものと同じものであるが、スイッチ１５は、切換手段の一例である。ただし、図１に示された構成とは異なり、ここでは、スイッチ９，１０，１１，１３は設けられていない。
【００４７】
図１３は分周器の一構成例を示す回路図である。この例では、分周器１８は、２段のフリップフロップで構成されている。初段のフリップフロップは、２つのインバータ１７３，１７４、所定の条件でインバータ１７４の出力をインバータ１７３に戻すトランスミッションゲート１７２、所定の条件で後段のフリップフロップの出力をインバータ１７３に印加するトランスミッションゲート１７１で構成される。後段のフリップフロップは、２つのインバータ１７７，１７８、所定の条件でインバータ１７８の出力をインバータ１７７に戻すトランスミッションゲート１７６、所定の条件で初段のフリップフロップ出力をインバータ１７７に印加するトランスミッションゲート１７５で構成される。所定の条件は、分周器１８に入力される信号と、インバータ１７０で入力信号が反転された信号とで生成される。なお、後段のフリップフロップは、インバータ１７９を介して、初段のフリップフロップに出力を供給するとともに入力信号の周波数が１／２にされた信号を出力する。
【００４８】
次に動作について説明する。
第１の遅延回路１における各素子の電気的特性が、対応する第２の遅延回路２における各素子の電気的特性に一致するように、各素子は選定される。
半導体装置の実稼働時には、スイッチ１５は閉状態に設定される。そして、クロック入力端子Ｘｉｎにクロック信号が入力される。ここでも、２５ＭＨｚのクロック信号が入力される場合を例にとる。入力端子Ｘｉｎに入力されたクロック信号は、バッファ８を介して、位相比較器５に基準クロック信号ｒｅｆ  として供給される。位相比較器５の他方の入力端子には分周器１８からのクロック信号ＣＬＫ  が供給される。位相比較器５は、クロック信号ＣＬＫ  の位相が基準クロック信号ｒｅｆ  よりも遅れているときには、Ｕ信号を有意な状態にする。クロック信号ＣＬＫ  の位相が基準クロック信号ｒｅｆ  よりも進んでいるときには、Ｄ信号を有意な状態にする。双方の位相が一致しているときには、Ｕ信号もＤ信号も有意な状態にならない。
【００４９】
チャージポンプ６は、実施の形態１の場合と同様に、Ｕ信号が有意な状態であるときには、高レベルの電圧指示信号Ｐｏｕｔ  を出力する。Ｄ信号が有意な状態であるときには、低レベルの電圧指示信号Ｐｏｕｔ  を出力する。Ｕ信号もＤ信号も有意な状態でないときには、チャージポンプ６は、実施の形態１の場合と同様に、高レベルも低レベルも出力しない。電圧指示信号Ｐｏｕｔ  に応じて、ローパスフィルタ７は、実施の形態１の場合と同様に、クロック信号ＣＬＫ  の位相が基準クロック信号ｒｅｆ  よりも遅れているときには制御電圧Ｖｃｎｔ  を高くする。クロック信号ＣＬＫ  の位相が基準クロック信号ｒｅｆ  よりも進んでいるときには制御電圧Ｖｃｎｔ  を低くする。双方の位相が一致しているときには制御電圧Ｖｃｎｔ  を一定に保つ。
【００５０】
第１の遅延回路１は、実施の形態１の場合と同様に動作して、５０ＭＨｚで発振する。分周器１８は、第１の遅延回路１の各出力のうちの一つの出力を導入する。図１２には、出力Ｒ１１が導入することが例示されている。図１３に示すように構成された分周器１８は、出力Ｒ１１の周波数を１／２にして、２５ＭＨｚのクロック信号ＣＬＫ  を生成し、そのクロック信号ＣＬＫ  を位相比較器５に供給する。以上のようにして、制御電圧Ｖｃｎｔ  は、位相比較器５に入力されるクロック信号ＣＬＫ  の周波数が２５ＭＨｚで安定しているときの電圧に安定する。従って、ＰＬＬ３００が同期確立すると第１の遅延回路１の各遅延段における遅延量も安定する。
【００５１】
この実施の形態２では、実稼働時に、第２の遅延回路２に、入力端子Ｘｉｎから２５ＭＨｚのクロックが供給されるとともに、ＰＬＬ３００のローパスフィルタ７から制御電圧Ｖｃｎｔ  が入力される。図２に示すように構成された第２の遅延回路２において、制御電圧Ｖｃｎｔ  は、Ｐチャネルトランジスタ２０，２２，２６，３０，３４，３８，４２，４６，５０，５４およびＮチャネルトランジスタ２１，２５，２９，３３，３７，４１，４５，４９，５３，５７に印加される。第２の遅延回路２における各素子の電気的特性は、対応する第１の遅延回路１における各素子の電気的特性に一致している。従って、ＰＬＬ３００が同期確立しているときには、第２の遅延回路２における各遅延段の遅延量は、第１の遅延回路１における各遅延段の遅延量に等しい。
【００５２】
図４に示すように構成されたパルス発生器４Ａは、第２の遅延回路２から、出力Ｒ１２，Ｒ３２，Ｒ４２を導入する。パルス発生器４Ａは、実施の形態１における第２のパルス発生器４と同様に動作して、２相のクロックＰ１Ｔ，Ｐ２Ｔを生成する。すなわち、図１０に示すように、第２の遅延回路２における３つの遅延段による遅延量に応じた位相差ｔｄ２をもった２相のクロックＰ１Ｔ，Ｐ２Ｔが得られる。２相のクロックＰ１Ｔ，Ｐ２Ｔは、この場合には、システムクロックである２相のクロックＰ１  ，Ｐ２  として出力される。
【００５３】
半導体装置の試験を行うときには、スイッチ１５は開状態にされる。また、クロック入力端子Ｘｉｎにクロック信号が入力されるとともに、クロック入力端子Ｘｏｕｔ  にもクロック信号が入力される。例えば、クロック入力端子Ｘｉｎに２５ＭＨｚのクロック信号が入力され、クロック入力端子Ｘｏｕｔ  に別の２５ＭＨｚのクロック信号が入力される。この場合、クロック入力端子Ｘｏｕｔ  に入力されたクロック信号を基準クロック信号ｒｅｆ  としてＰＬＬ３００は同期確立する。基準クロック信号ｒｅｆ  の周波数は、半導体装置の実稼働時の基準クロック信号ｒｅｆ  の周波数と同じである。従って、ＰＬＬ３００の同期が確立しているときの制御電圧Ｖｃｎｔ  は、半導体装置の実稼働時の制御電圧Ｖｃｎｔ  と同じである。
【００５４】
上述したように、ＰＬＬ３００の同期が確立しているときの制御電圧Ｖｃｎｔ  は、第２の遅延回路２にも入力されている。すなわち、第２の遅延回路２における各遅延段の遅延量は実稼働時の遅延量に等しい。従って、入力端子Ｘｉｎに入力されるクロック信号の周波数が変化しても、２相のクロックＰ１Ｔ，Ｐ２Ｔのスキューは変化しない。
【００５５】
従って、試験のための所定の信号が与えられたときに、設定された信号は、半導体装置内で正常に伝搬される。例えば、図１１の（Ｄ）における動作＃１から動作＃２に移る時点で、入力端子Ｘｉｎに入力されるクロック信号の周波数を落とし、その上で、試験のための所定の信号を与えようとした場合でも、２相のクロックＰ１Ｔ，Ｐ２Ｔ間のスキューは、実稼働時のスキューと同じである。すなわち、入力端子Ｘｉｎに入力されるクロック信号の周波数が変化しても、２相のクロックＰ１Ｔ，Ｐ２Ｔのスキューは変化しない。また、クロック信号の周波数が元の値に戻されたときにも、スキューは不変である。よって、試験のための所定の信号が与えられたときに、設定された信号は、半導体装置内で正常に伝搬される。
【００５６】
以上のように、この実施の形態２によれば、半導体装置の試験時に、試験のための所定の信号が半導体装置に入力される際にシステムクロックのスキューは変化しない。よって、所定の信号は半導体装置に正しく設定され、半導体装置の試験が正確に実行される。例えば、マイクロプロセッサなどの半導体装置の動作を切り換えても、正確な試験を行うことができる。さらに、この実施の形態によれば、パルス発生器を一つだけ用意すればよいので、実施の形態１に比べて、回路構成が簡単になる。
【００５７】
【発明の効果】
以上のように、請求項１記載の発明によれば、システムクロック発生回路を、位相同期ループにおける第１の遅延回路と同一構成であって位相同期ループにおける制御電圧を導入して制御電圧に応じた周波数の第２の信号を発生するとともにその第２の信号を遅延させて出力する第２の遅延回路と、第２の遅延回路と接続され、第２の遅延回路により遅延した第２の信号に応じてハイレベル期間が重なり合わない２相の第３および第４のクロック信号を発生する第２のパルス発生器と、第１の入力クロック信号が位相同期ループに供給されるとともに第２の遅延回路が開放される第１の状態と、第２の入力クロック信号が位相同期ループに供給されるとともに第３の入力クロック信号が第２の遅延回路に供給される第２の状態とを切り換える第１の切換手段と、位相同期ループにおける第１のパルス発生器が発生した２相の第１および第２のクロック信号と第２のパルス発生器が発生した２相の第３および第４のクロック信号の少なくとも一方を選択し、選択した２相のクロック信号をシステムクロック信号として出力する第２の切換手段とを有するように構成したので、第１の遅延回路および第２の遅延回路に同一の制御電圧が印加され、試験時に、半導体装置に入力されるクロック信号の周波数を変えてもシステムクロックのスキューは変化しない。よって、試験のための所定の信号は半導体装置に正しく設定され、半導体装置の試験が正確に実行される効果がある。
【００５９】
請求項２記載の発明によれば、システムクロック発生回路を、第１の切換手段が、クロック入力端子と位相同期ループの基準クロック信号入力端子の間に設けられた第１のスイッチと、クロック入力端子と第２の遅延回路の間に設けられた第２のスイッチとを含むように構成したので、クロック入力端子およびクロック出力端子を有するマイクロプロセッサなどの半導体装置の動作を切り換えても、半導体装置の試験が正確に実行される効果がある。
【００６０】
請求項３記載の発明によれば、システムクロック発生回路を、基準クロック信号と帰還クロック信号との間の位相差にもとづいた制御電圧に応じた周波数の第１の信号を発生するとともに第１の信号を遅延させて出力する第１の遅延回路を含む位相同期ループと、第１の遅延回路と同一構成であって、制御電圧を入力して制御電圧に応じた周波数の第２の信号を発生するとともにその第２の信号を遅延させて出力する第２の遅延回路と、第２の遅延回路と接続され、第２の遅延回路により遅延した第２の信号に応じてハイレベル期間が重なり合わない２相の第１および第２のクロック信号を発生するパルス発生器と、第１の入力クロック信号が位相同期ループおよび第２の遅延回路に供給される第１の状態と、第２の入力クロック信号が位相同期ループに供給されるとともに第１の入力クロック信号が第２の遅延回路に供給される第２の状態とを切り換える切換手段とを有するように構成したので、第１の遅延回路および第２の遅延回路に同一の制御電圧が印加され、試験時に、半導体装置に入力されるクロック信号の周波数を変えてもシステムクロックのスキューは変化しない。よって、試験のための所定の信号は半導体装置に正しく設定され、半導体装置の試験が正確に実行される効果がある。さらに、パルス発生器を一つだけ用意すればよいので、回路構成が簡単になる効果がある。
【００６１】
請求項４記載の発明によれば、システムクロック発生回路を、切換手段が、クロック入力端子と位相同期ループの基準クロック信号入力端子との間に設けられたスイッチを含むように構成したので、クロック入力端子およびクロック出力端子を有するマイクロプロセッサなどの半導体装置の動作を切り換えても、半導体装置の試験が正確に実行される効果がある。また、パルス発生器を一つだけ用意すればよいので、回路構成が簡単になる効果がある。
【図面の簡単な説明】
【図１】この発明の実施の形態１による半導体装置におけるシステムクロック発生回路の構成を示すブロック図である。
【図２】第１の遅延回路および第２の遅延回路の一構成例を示す回路図である。
【図３】第１のパルス発生器の一構成例を示す回路図である。
【図４】第２のパルス発生器の一構成例を示す回路図である。
【図５】位相比較器の一構成例を示す回路図である。
【図６】チャージポンプの一構成例を示す回路図である。
【図７】ローパスフィルタの一構成例を示す回路図である。
【図８】位相比較器とチャージポンプの動作タイミングを示すタイミング図である。
【図９】第１のパルス発生器の動作タイミングを示すタイミング図である。
【図１０】第２のパルス発生器の動作タイミングを示すタイミング図である。
【図１１】この発明の実施の形態１，２による半導体装置におけるシステムクロック発生回路の動作を示すタイミング図である。
【図１２】この発明の実施の形態２による半導体装置におけるシステムクロック発生回路の構成を示すブロック図である。
【図１３】分周器の一構成例を示す回路図である。
【図１４】従来の半導体装置におけるシステムクロック発生回路の構成を示すブロック図である。
【図１５】図１４に示されたシステムクロック発生回路の動作を示すタイミング図である。
【図１６】従来の他の半導体装置におけるシステムクロック発生回路の構成を示すブロック図である。
【図１７】図１６に示されたパルス発生器の一構成例を示す回路図である。
【図１８】図１６に示されたシステムクロック発生回路の動作を示すタイミング図である。
【符号の説明】
１  第１の遅延回路、２  第２の遅延回路、３  第１のパルス発生器、４  第２のパルス発生器（パルス発生器）、４Ａ  パルス発生器、９  スイッチ（第１の切換手段）、１１，１３  スイッチ（第２の切換手段）、１５  スイッチ（切換手段、第１の切換手段）、２００，３００  位相同期ループ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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