(57)【特許請求の範囲】
【請求項１】
ダイパッド部と前記ダイパッド部の近傍に設けられたリード部とを有するリードフレームと、
第１の内部電極と第１の外部電極とを表面に有し前記ダイパッド部上に搭載された第１の半導体チップと、
第２の内部電極と第２の外部電極とを表面に有し、前記第１の半導体チップ上に表面を対向させて接合され、前記第２の内部電極が前記第１の内部電極とバンプにより接続された第２の半導体チップと、
前記リード部と前記第１及び前記第２の外部電極とを各々接続した第１及び第２の金属細線と、
前記リード部、前記第１及び第２の半導体チップ、及び前記第１及び第２の金属細線を封止した封止樹脂とを備え、
前記第１の半導体チップの長辺に対して、前記第２の半導体チップの長辺を直交させ、各端縁が実質的に平行な状態で相互にずらして重ね合わされて、前記第１及び第２の半導体チップの端部の一部が他方の半導体チップの端縁からはみ出して、そのはみ出した領域にのみ前記第１及び第２の外部電極が各々配置されていることを特徴とする半導体装置。
【請求項２】
前記リード部と前記第１及び前記第２の外部電極との各々の接続は、前記リード部の一面と前記第１の外部電極とを第１の金属細線で接続し、前記リード部の他面と前記第２の外部電極とを第２の金属細線で接続したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体チップの相対向する一対の端部が前記第２の半導体チップの端縁からはみ出し、前記第２の半導体チップの相対向する一対の端部が前記第１の半導体チップの端縁からはみ出している請求項１に記載の半導体装置。
【請求項４】
前記第１の半導体チップの一端部が前記第２の半導体チップの端縁からはみ出し、前記第２の半導体チップの３つの端部が前記第１の半導体チップの端縁からはみ出している請求項１に記載の半導体装置。
【請求項５】
前記第１の半導体チップと前記第２の半導体チップが、略対角線方向にずらして配置され、前記第１の半導体チップの臨接する２つの端部、及び前記第２の半導体チップの臨接する２つの端部がはみ出している請求項１に記載の半導体装置。
【請求項６】
前記第１の半導体チップと前記第２の半導体チップの間隙に絶縁性の樹脂が充填され、前記絶縁性の樹脂の端部が前記第１の半導体チップまたは前記第２の半導体チップの端部から張り出してフィレットが形成され、前記第１及び第２の外部電極は、前記フィレットの端部よりも外側に位置している請求項１に記載の半導体装置。
【請求項７】
前記第１の半導体チップ／前記第２の半導体チップがはみ出した部分における、前記第１の半導体チップ／前記第２の半導体チップの厚みと前記絶縁性の樹脂の厚みを加えた厚みをｔ、前記第２の半導体チップ／前記第１の半導体チップの端縁から前記第１の外部電極／第２の外部電極の内側端縁までの距離をＬとするとき、ｔ＜Ｌの条件を満足することを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の半導体チップ／前記第２の半導体チップの端縁から前記第２の半導体チップ／前記第１の半導体チップの端部がはみ出した長さが、０．３ｍｍ以上２．０ｍｍ以下であることを特徴とする請求項６に記載の半導体装置。
【請求項９】
前記第１の半導体チップはロジックチップまたはアナログチップであり、前記第２の半導体チップは前記第１の半導体チップより外形面積が大きいメモリーチップであることを特徴とする請求項１に記載の半導体装置。
【請求項１０】
前記第２の半導体チップは、少なくとも１辺が前記第１の半導体チップの辺より長いことを特徴とする請求項９に記載の半導体装置。
【請求項１１】
第１の内部電極と第１の外部電極とを表面に有する第１の半導体チップと、第２の内部電極と第２の外部電極とを表面に有する第２の半導体チップとを、互いの表面を対向させて重ね合わせ接合して半導体実装体を作成し、前記半導体実装体をリードフレーム上に搭載して半導体装置を製造する方法において、
前記第１の半導体チップの長辺に対して、前記第２の半導体チップの長辺を直交させ、各端縁が実質的に平行な状態で相互にずらして重ね合わせて、前記第１及び第２の半導体チップの端部の一部が他方の半導体チップの端縁からはみ出し、そのはみ出した領域にのみ前記第１及び第２の外部電極が各々位置する状態として、前記第１の内部電極と前記第２の内部電極とをバンプにより接続して前記半導体実装体を形成する工程と、
ダイパッド部と前記ダイパッド部の近傍に設けられたリード部とを有する前記リードフレームを用い、前記ダイパッド部の表面に、前記第１の半導体チップを当接させて前記半導体実装体を搭載し接着する工程と、
前記第１及び第２の外部電極と前記リード部とを、各々、第１及び第２の金属細線で接続する工程と、
前記リードフレームのリード部の一部、前記半導体実装体、第１の金属細線、及び第２の金属細線を封止樹脂で封止する工程とを備えたことを特徴とする半導体装置の製造方法。
【請求項１２】
前記第１及び第２の外部電極と前記リード部とを、各々、第１及び第２の金属細線で接続する工程は、
前記第１の外部電極と前記リード部の一面とを第１の金属細線で接続する工程と、
前記第２の外部電極と前記リード部の他面とを第２の金属細線で接続する工程とからなる請求項１１に記載の半導体装置の製造方法。
【請求項１３】
前記第２の外部電極は実装工程で、前記第２の内部電極から再配線により形成することを特徴とする請求項１１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主面上にＬＳＩがそれぞれ形成された第１のＬＳＩチップと第２のＬＳＩチップとが、互いに主面を対向させて接合された実装体を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体集積回路装置の低コスト化および小型化を図るため、２つのＬＳＩチップがフェイスダウンボンディング方式により互いに接合されて実装体を形成したＣＯＣ（Chip On Chip）型の半導体装置が提案されている。各ＬＳＩチップには、例えば異なる機能を持つＬＳＩまたは異なるプロセスにより形成されたＬＳＩが形成されている。そのような半導体装置の例について、図８を参照して説明する。
【０００３】
図８に示す半導体装置には、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４が実装されている。第１のＬＳＩチップ１０１におけるＬＳＩ（図示せず）が形成された主面上には、内部電極１０２および外部電極１０３が形成されている。第２のＬＳＩチップ１０４におけるＬＳＩ（図示せず）が形成された主面上には、バンプ１０５が形成されている。第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４とは、内部電極１０２とバンプ１０５とが接続された状態で、フェイスダウンボンディング方式により接合されている。第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４との間には、絶縁性樹脂１０６が充填されている。第１のＬＳＩチップ１０１は、リードフレームのダイパッド１０７にハンダにより固定されている。第１のＬＳＩチップ１０１の外部電極１０３とリードフレームのインナーリード１０８とは、金属細線からなるボンディングワイヤ１０９により電気的に接続されている。第１のＬＳＩチップ１０１、第２のＬＳＩチップ１０４、ダイパッド１０７、インナーリード１０８およびボンディングワイヤ１０９は、封止樹脂１１０により封止されている。
【０００４】
上記の半導体装置は、以下のようにして製造される。まず、周縁部に外部電極１０３が形成された第１のＬＳＩチップ１０１上の中央部に、絶縁性樹脂１０６を塗布する。次に、第２のＬＳＩチップ１０４を第１のＬＳＩチップ１０１に押圧して、内部電極１０２とバンプ１０５とを接続した状態で、第１のＬＳＩチップ１０１と第２のＬＳＩチップ１０４とを接合する。
【０００５】
次に、第１のＬＳＩチップ１０１の外部電極１０３とリードフレームのインナーリード１０８とをボンディングワイヤ１０９により接続する。次に、第１のＬＳＩチップ１０１、第２のＬＳＩチップ１０４、ダイパッド１０７、インナーリード１０８およびボンディングワイヤ１０９を封止樹脂１１０で封止する。最後に、封止樹脂１１０より突出したリードフレームのアウターリード１１１を成形することにより、半導体装置を完成する。
【０００６】
【発明が解決しようとする課題】
しかしながら上記の半導体装置の構成において、第２のＬＳＩチップ１０４の外形が大きくなり、下側に配置される第１のＬＳＩチップ１０１の外形よりも大きくなった場合、リードフレームに搭載して半導体装置を構成するには構造上の制約が生じる。特に、第１のＬＳＩチップ１０１の外部電極１０３とリードフレームのインナーリード１０８とをボンディングワイヤ１０９により接続することが困難となる。
【０００７】
例えば上側の第２のＬＳＩチップ１０４としてメモリーチップを用いた場合、将来のメモリーチップの容量増加に伴い、チップ外形が増大する。一方、下側の第１のＬＳＩチップ１０１としてロジックチップを用いた場合、プロセスの微細化によりチップ外形が減少する。従って、メモリーチップの外形がロジックチップの外形より大きくなってしまう。その場合、上記の問題は、高密度半導体実装技術において重要な障害となる。
【０００８】
これに対して、特開平１０−２５６４７２号公報には、図９に示すような構造の半導体装置が開示されている。第２のＬＳＩチップ１０４ａは、下側の第１のＬＳＩチップ１０１ａと同一の外形を有する。両チップは、互いに４５°回転させた状態に接合されている。従って、ハッチングを施した両チップの角部１１２、１１３が、重なることなく露出している。この角部１１２、１１３に、それぞれ外部電極（図示せず）を設けることにより、第２のＬＳＩチップ１０４の外形の増大にかかわらず配線を可能としている。
【０００９】
しかしながら、このような角部１１２、１１３を利用した配線では、使用可能な外部電極の数は極めて限られ、満足できる電気的な接続を行うことが困難である。チップ相互の回転により露出される面積は小さいためである。また、両チップ間に充填される絶縁性樹脂が端部からはみ出して、いわゆるフィレットを形成することを考慮すると、利用可能な露出面積のマージンは更に小さくなる。
【００１０】
本発明は上記従来の課題を解決し、上側の半導体チップの外形サイズが下側の半導体チップよりも大きいＣＯＣ構造であっても、半導体チップとリードフレームとの間を効果的に接続可能な半導体装置、およびその製造方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
本発明の半導体装置は、ダイパッド部と前記ダイパッド部の近傍に設けられたリード部とを有するリードフレームと、第１の内部電極と第１の外部電極とを表面に有し前記ダイパッド部上に搭載された第１の半導体チップと、第２の内部電極と第２の外部電極とを表面に有し、前記第１の半導体チップ上に表面を対向させて接合され、前記第２の内部電極が前記第１の内部電極とバンプにより接続された第２の半導体チップと、前記リード部と前記第１及び前記第２の電極とを各々接続した第１及び第２の金属細線と、前記リード部、前記第１及び第２の半導体チップ、及び前記第１及び第２の金属細線を封止した封止樹脂とを備える。前記第１の半導体チップの長辺に対して、前記第２の半導体チップの長辺を直交させ、各端縁が実質的に平行な状態で相互にずらして重ね合わされて、前記第１及び第２の半導体チップの端部の一部が他方の半導体チップの端縁からはみ出して、そのはみ出した領域にのみ前記第１及び第２の外部電極が各々配置されている。
【００１２】
この構成によれば、各外部電極が重なり合わずに露出するので、リードフレームのリード部と各外部電極が、障害なく金属細線で接続される。なお、各端縁が実質的に平行な状態とは、ＣＯＣ実装工程におけるアライメント精度の範囲内で、各端縁が相互に角度を持つ場合を含む。具体的には、±１度以下であれば、各端縁が角度をなしていても実用上十分な効果が得られる。
上記構成の半導体装置において、前記リード部と前記第１及び前記第２の外部電極との各々の接続は、前記リード部の一面と前記第１の外部電極とを第１の金属細線で接続し、前記リード部の他面と前記第２の外部電極とを第２の金属細線で接続した構成とすることができる。
【００１３】
また、前記第１の半導体チップの相対向する一対の端部が前記第２の半導体チップの端縁からはみ出し、前記第２の半導体チップの相対向する一対の端部が前記第１の半導体チップの端縁からはみ出している構成とすることができる。この構成によれば、長方形のチップが多いメモリー素子とシステムＬＳＩなどを、簡便に積層できる。なお、メモリー素子は、２辺に電極パッドを集めている構造を有するものが多いので、既存のメモリー素子を容易に使用できる。
【００１４】
あるいは、前記第１の半導体チップの一端部が前記第２の半導体チップの端縁からはみ出し、前記第２の半導体チップの３つの端部が前記第１の半導体チップの端縁からはみ出している構成とすることができる。この構成によれば、第１の半導体チップと、第２の半導体チップの電気的経路を最短にするために、部分的にバンプを介して電気的に接続することが可能である。
【００１５】
あるいは、前記第１の半導体チップと前記第２の半導体チップが、略対角線方向にずらして配置され、前記第１の半導体チップの臨接する２つの端部、及び前記第２の半導体チップの臨接する２つの端部がはみ出している構成とすることができる。この構成によれば、正方形のチップを簡便に積層できる。
【００１６】
上記構成において、前記第１の半導体チップと前記第２の半導体チップの間隙に絶縁性の樹脂が充填され、前記絶縁性の樹脂の端部が前記第１の半導体チップまたは前記第２の半導体チップの端部から張り出してフィレットが形成され、前記第１及び第２の外部電極は、前記フィレットの端部よりも外側に位置していることが好ましい。それにより、第１及び第２の外部電極の面積を有効に使用することができる。
【００１７】
そのためには、前記第１の半導体チップ／前記第２の半導体チップがはみ出した部分における、前記第１の半導体チップ／前記第２の半導体チップの厚みと前記絶縁性の樹脂の厚みを加えた厚みをｔ、前記第２の半導体チップ／前記第１の半導体チップの端縁から前記第１の外部電極／第２の外部電極の内側端縁までの距離をＬとするとき、ｔ＜Ｌの条件を満足する構成とすればよい。
【００１８】
実用上は、前記第１の半導体チップ／前記第２の半導体チップの端縁から前記第２の半導体チップ／前記第１の半導体チップの端部がはみ出した長さが、０．３ｍｍ以上２．０ｍｍ以下であることが好ましい。
【００１９】
前記第１の半導体チップはロジックチップまたはアナログチップであり、前記第２の半導体チップは前記第１の半導体チップより外形面積が大きいメモリーチップである構成とすることができる。その場合に、前記第２の半導体チップは、少なくとも１辺が前記第１の半導体チップの辺より長い構成としてもよい。
【００２０】
本発明の半導体装置の製造方法は、第１の内部電極と第１の外部電極とを表面に有する第１の半導体チップと、第２の内部電極と第２の外部電極とを表面に有する第２の半導体チップとを、重ね合わせ接合して半導体実装体を作成し、前記半導体実装体をリードフレーム上に搭載して半導体装置を製造する方法である。この製造方法は、前記第１の半導体チップの長辺に対して、前記第２の半導体チップの長辺を直交させ、各端縁が実質的に平行な状態で相互にずらして重ね合わせて、前記第１及び第２の半導体チップの端部の一部が他方の半導体チップの端縁からはみ出し、そのはみ出した領域にのみ前記第１及び第２の外部電極が各々位置する状態として、前記第１の内部電極と前記第２の内部電極とをバンプにより接続して前記半導体実装体を形成する工程と、ダイパッド部と前記ダイパッド部の近傍に設けられたリード部とを有する前記リードフレームを用い、前記ダイパッド部の表面に、前記第１の半導体チップを当接させて前記半導体実装体を搭載し接着する工程と、前記第１及び第２の外部電極と前記リード部とを、各々、第１及び第２の金属細線で接続する工程と、前記リードフレームのリード部の一部、前記半導体実装体、第１の金属細線、及び第２の金属細線を封止樹脂で封止する工程とを備える。
【００２１】
この製造方法によれば、各半導体チップの外部電極とリード部とを、金属細線で効率よく接続できる。
上記構成の半導体装置の製造方法において、好ましくは、前記第１及び第２の外部電極と前記リード部とを、各々、第１及び第２の金属細線で接続する工程は、前記第１の外部電極と前記リード部の一面とを第１の金属細線で接続する工程と、前記第２の外部電極と前記リード部の他面とを第２の金属細線で接続する工程とからなる。
また上記構成の半導体装置の製造方法において、前記第２の外部電極は実装工程で、前記第２の内部電極から再配線により形成することができる。
【００２２】
【発明の実施の形態】
（実施の形態１）
実施の形態１における半導体装置について、図面を参照して説明する。
【００２３】
まず本実施形態の半導体装置に組み込まれる半導体実装体について、図１を参照して説明する。図１（ａ）は本実施形態の半導体実装体のチップ状態を示す模式的な平面図であり、図１（ｂ）は図１（ａ）のＡ−Ａ１線に沿った断面図である。
【００２４】
図１（ｂ）に示されるように、本実施形態の半導体実装体は、第１の半導体チップ４と、第１の半導体チップ４の表面に表面側が対向するように接合された第２の半導体チップ８とからなるＣＯＣ型の構造を有する。第１の半導体チップ４は、表面に形成された第１の内部電極１と、その第１の内部電極１上に形成された第１のバンプ２と、周辺部に形成され第１の内部電極１と接続された第１の外部電極３とを有する。第２の半導体チップ８は、表面に形成された第２の内部電極６と、その第２の内部電極６上に形成された第２のバンプ５と、周辺部に形成され第２の内部電極６と接続された第２の外部電極７とを有する。第１の半導体チップ４の第１の内部電極１と、第２の半導体チップ８の第２の内部電極６は、第１のバンプ２と第２のバンプ５の接合を介して電気的に接続されている。第１の半導体チップ４と第２の半導体チップ８との間隙にはアンダーフィル材として絶縁性の樹脂９が充填されている。
【００２５】
図１（ａ）に示されるように、この半導体実装体のＣＯＣ構造は、第１の半導体チップ４の長辺に対して、第２の半導体チップ８の長辺を直交させた状態に形成されている。従って、第１の半導体チップ４の長手方向の両端部が第２の半導体チップ８の側縁からはみ出し、第２の半導体チップ８の長手方向の両端部が第１の半導体チップ４の側縁からはみ出している。それにより、第１の半導体チップ４の第１の外部電極３と、第２の半導体チップ８の第２の外部電極７とがそれぞれ露出している。従って、半導体実装体をリードフレームに搭載した際、第１の外部電極３及び第２の外部電極７とリード部とが、金属細線で障害なく接続可能な状態になっている。
【００２６】
各半導体チップ４、８の端部をはみ出させる長さは、図１（ｂ）に示されるように、両チップ間に充填された樹脂９が端部からはみ出して形成するフィレットを考慮しなければならない。すなわち、第１の外部電極３が、フィレットの端部９ａよりも外側に位置するようにはみ出し長さを設定することが必要である。第２の外部電極７についても同様である。
【００２７】
図１（ｂ）には図示されていないが、通常、フィレットの端部９ａが半導体チップ８の端縁から張り出す長さは、半導体チップ８の厚みと樹脂９の厚みを加えた厚みｔに相当する長さが上限であることが知られている。従って、半導体チップ８の端縁から第１の外部電極３の内側端縁までの距離をＬとするとき、ｔ＜Ｌの条件を満足すれば、第１の外部電極３を、確実にフィレットの端部９ａよりも外側に位置させることができる。
【００２８】
具体的には、実用的に満足できる効果を得るためには、張り出す長さを他方の半導体チップの縁から０．３ｍｍ以上２．０ｍｍ以下とすることが好ましい。すなわち、０．３ｍｍ以上であれば、はみ出した部分に外部電極のパッドを露出させることが可能である。また、２．０ｍｍを超えると、半導体装置内に半導体チップを収納する効率が悪くなり、実用的でない。
【００２９】
第２の半導体チップ８の第２の外部電極７は、第２の内部電極６からチップの周辺部に再配線で引き回された外部入出力用の電極として、拡散工程レベルで形成され、あるいは実装工程レベルで配線形成されてもよい。具体的には、例えば、ポリイミド等の絶縁樹脂膜の上に銅で配線を形成し、電極部はニッケル（Ｎｉ）と金（Ａｕ）で形成する。
【００３０】
また一例として、第１の半導体チップ４をロジックチップとし、第２の半導体チップ８は、第１の半導体チップ４より外形面積の大きいメモリーチップとすることができる。第１の半導体チップ４には、ロジック回路の他にアナログ回路や小容量のメモリが形成されていてもよい。
【００３１】
なお、図１（ｂ）には、第１のバンプ２よりも第２のバンプ５の方を大きく形成し、第１のバンプ２の硬度を第２のバンプ５よりも高くして、第２のバンプ５に第１のバンプ２が食い込んだ接続状態が示される。第２のバンプ５としては、錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはんだバンプを用いることができる。詳細な例としては、錫（Ｓｎ）が９６．５［％］、銀（Ａｇ）が３．５［％］のＳｎ−３．５Ａｇはんだバンプとする。また第１のバンプ２としては、例えばニッケル（Ｎｉ）バンプを用いればよい。表面に微少の金（Ａｕ）層が形成されたニッケルバンプが好ましい。第２のバンプ５であるはんだバンプに対して、第１のバンプ２であるニッケルバンプが食い込んで接合され、その接合の界面には、ニッケルと錫との合金層が形成される。
【００３２】
第１のバンプ２は、第２のバンプ５と同じ錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはんだバンプであってもよい。
【００３３】
次に、上述した半導体実装体をリードフレームに搭載して半導体装置を構成した形態について説明する。図２は、本実施形態の半導体装置を示す主要な断面図である。
【００３４】
上述した半導体実装体が、リードフレームのダイパッド１０の表面上に、第１の半導体チップ４を当接させて搭載されている。リードフレームのリード部１１の表面と、第１の半導体チップ４の第１の外部電極３とが第１の金属細線１２により接続され、リード部１１の裏面と第２の半導体チップ８の第２の外部電極７とが第２の金属細線１３により接続されている。上述のように、各半導体チップ４、８におけるはみ出した先端部に第１の外部電極３、第２の外部電極７が露出しているので、第１の金属細線１２、第２の金属細線１３による接続が可能となっている。リード部１１、第１の半導体チップ４、第２の半導体チップ８、第１の金属細線１２、及び第２の金属細線１３は、封止樹脂１４により封止されている。
【００３５】
以上のように、本実施形態の半導体装置は、２つの機能チップを効率よく内蔵した小型パッケージとして形成される。また、第２の半導体チップ８の第２の外部電極７は、実装工程で再配線で引き回されチップ周縁部に配置された、効率よく形成された外部電極であるため、下側の第１の半導体チップ４にロジックチップを用い、上側の第２の半導体チップ８には外形面積が下側のチップよりも大きいメモリーチップを用いた場合でも、ＣＯＣ構造での効果的な電気的接続が可能である。また、パッケージの内部に封止された半導体実装体は、チップ間接続が強固であり、高温下での接合の安定性が確保され、信頼性が高い。一例としては、１５０［℃］保持下において、経時変化による接合の劣化はなく、チップ間接続の安定性が確認されている。
【００３６】
なお、本実施形態ではＱＦＰ（Quad Flat Package）構造の半導体装置を構成した例を示したが、採用する半導体パッケージについては所望に応じて設定自在である。
【００３７】
次に、上述の半導体装置の製造方法について説明する。図３〜図５は本実施形態の半導体装置の製造方法を示す主要工程ごとの断面図である。図３，図４は、半導体実装体の製造工程を示し、図５は半導体実装体を用いて樹脂封止型の半導体装置を形成する製造工程を示す。
【００３８】
まず図３、図４を参照して半導体実装体の製造工程を説明する。図３に示す図には、半導体チップの一部のみを示すが、実際には、チップが複数個形成された半導体ウェハー状態で、第１の半導体チップ４、及び第２の半導体チップ８を用意する。
【００３９】
図３（ａ）に示すように、一主面上の略中央部領域に第１の内部電極１を有し、周辺領域に第１の外部電極３を有する第１の半導体チップ４を用意する。
【００４０】
次に図３（ｂ）に示すように、第１の内部電極１と接続されるように第１のバンプ２を形成する。第１のバンプ２は、後述する半導体チップ８の第２のバンプ５よりも硬度が高く小径とし、無電解メッキにより形成する。ここでは一例として、表面に微少の金（Ａｕ）層を形成したニッケル（Ｎｉ）バンプを形成する。また、ウェハー状態で裏面をバックグライントして、所定厚に形成しておく。さらに第１の半導体チップ４がその面内に複数個形成された半導体ウェハーをダイシングにより切断し、第１の半導体チップ４の個片を得る。
【００４１】
第１のバンプ２としては、チタン（Ｔｉ），銅（Ｃｕ），ニッケル（Ｎｉ）のバリア層と，錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはんだバンプを電解メッキにより形成してもよい。
【００４２】
また、図３（ｃ）に示すように、一主面上の略中央部領域に第２の内部電極６を有し、周辺領域に第２の内部電極６と再配線により接続された第２の外部電極７を有する第２の半導体チップ８を用意する。図示しないが、第２の半導体チップの実装工程において、第２の内部電極６からチップの周辺部まで配線を引き回して、第２の外部電極７を形成する。すなわち、実装工程レベルで再配線技術により引き回して外部電極を形成することにより、ＣＯＣ接続する第１の半導体チップ４に対応させて要望に合致した外部電極を形成できる。従って、拡散プロセスレベルでは第２の半導体チップのチップ共用化が可能である。
【００４３】
次に図３（ｄ）に示すように、ウェハー状態の第２の半導体チップ８上の第２の内部電極６上に、第２のバンプ５を形成する。第２のバンプ５としては、チタン（Ｔｉ），銅（Ｃｕ），ニッケル（Ｎｉ）のバリア層と，錫（Ｓｎ）と銀（Ａｇ）とによる２元系のはんだバンプを電解メッキにより形成する。より具体的な例としては、錫（Ｓｎ）が９６．５［％］、銀（Ａｇ）が３．５［％］のＳｎ−３．５Ａｇはんだバンプを形成する。そしてウェハー状態で裏面をバックグライントして、所定厚に形成しておく。さらに、第２の半導体チップ８が複数個形成された半導体ウェハーをダイシングにより切断し、第２の半導体チップ８の個片を得る。
【００４４】
次に図４（ａ）に示すように、フリップチップボンダー（図示せず）を用い、第１のバンプ２が形成された第１の半導体チップ４の表面と、第２のバンプ５が形成された第２の半導体チップ８の主面どうしを互いに対向させて、各バンプ２、５どうしを位置合わせする。重ね合わせの位置関係は、図１（ａ）に示したように、第１の半導体チップ４の長辺に対して、第２の半導体チップ８の長辺が直交する状態とする。それにより、第１の半導体チップ４の側縁から第２の半導体チップ８の両端部がはみ出し、第２の半導体チップ８の側縁から第１の半導体チップ４の両端部がはみ出した状態となる。
【００４５】
次に図４（ｂ）に示すように、第１の半導体チップ４、及び第２の半導体チップ８を互いに加圧し、ツールを用いて加熱することにより、第１の半導体チップ４の第１のバンプ２を第２の半導体チップ８の第２のバンプ５に食い込ませて両バンプを接合する。
【００４６】
次に図４（ｃ）に示すように、第１の半導体チップ４と第２の半導体チップ８との間隙に、第１の外部電極３、第２の外部電極７を被覆しないように、アンダーフィル材として絶縁性の樹脂９を流し込んで熱硬化させ、間隙を封止する。これにより、第１の半導体チップ４の両端部と第２の半導体チップ８の両端部が、互いの側縁からはみ出している半導体実装体１５が形成される。
【００４７】
次に、以上のように形成された半導体実装体を用いて半導体装置を製造する工程について、図５を参照して説明する。
【００４８】
まず図５（ａ）に示すように、少なくとも、半導体チップを支持するダイパッド部１０と、ダイパッド部１０に先端部が対向するように配置されたリード部１１とを有するリードフレームを用意する。このリードフレームに、半導体実装体１５を、第１の半導体チップ４の底面がダイパッド部１０表面に当接するように搭載し、接着剤を用いて固定する。
【００４９】
次に図５（ｂ）に示すように、第１の半導体チップ４の第１の外部電極３とリード部１１の表面とを、第１の金属細線１２により電気的に接続するとともに、第２の半導体チップ８の第２の外部電極７とリード部１１の裏面とを第２の金属細線１３により電気的に接続する。
【００５０】
次に図５（ｃ）に示すように、リード部１１の一部、すなわちアウター部分を除き、ダイパッド部１０、半導体実装体１５、各金属細線１２，１３の周囲を封止樹脂１４で封止する。
【００５１】
最後に、リード部１１の封止樹脂１４から突出した部分を切断、成形することにより、ＱＦＰタイプのＣＯＣ型半導体装置を完成する。
【００５２】
なお、本実施形態の半導体装置の製造方法は、第１の半導体チップにはロジックチップを用い、第２の半導体チップには第１の半導体チップより外形面積が大きいメモリーチップを用いる場合、特に効果的である。
【００５３】
次に、本実施形態の半導体装置およびその製造方法の構成を適用した場合の、半導体実装体を構成する各半導体チップの大きさ関係、及びチップの重ね合わせ関係の典型例について、図６（ａ）〜（ｃ）を参照して説明する。いずれの構成においても、第１の半導体チップ４の辺と第２の半導体チップ８の辺が互いに実質的に平行に配置される。
【００５４】
まず図６（ａ）に示す構成は、図１（ａ）に示したものと同様である。この構成は、一方の半導体チップの長辺方向のサイズが、他方の半導体チップの短辺方向のサイズよりも大きい関係にある場合に適した例である。この構成によれば、長方形のチップが多いメモリー素子とシステムＬＳＩなどを、簡便に積層できる。なお、メモリー素子は、２辺に電極パッドを集めている構造を有するものが多いので、既存のメモリー素子を容易に使用できる。
【００５５】
図６（ｂ）に示す構成は、第２の半導体チップ８の外形サイズが第１の半導体チップ４よりも全体的に大きい場合に適した例である。第１の半導体チップ４の１つの端部が、第２の半導体チップ８の縁端からはみ出すようにずらされている。第２の半導体チップ８については、３つの端部が、相手方の縁端からはみ出している。この構成によれば、第１の半導体チップ４と、第２の半導体チップ８の電気的経路を最短にするために、部分的にバンプを介して電気的に接続することが可能である。
【００５６】
図６（ｃ）に示す構成は、２つの半導体チップのサイズが類似している場合でも適用可能な例である。第１の半導体チップ４と第２の半導体チップ８が、対角線方向にずらして配置されている。それにより、第１の半導体チップ４の臨接する２つの端部、及び第２の半導体チップ８の他の臨接する２つの端部が、互いにはみ出した構造が形成されている。この構成によれば、正方形のチップが多い異なるプロセスによる素子（ＧａＡｓ、ＳｉＧｅＣ、ＣＭＯＳ）を簡便に積層できる。また、２つの半導体チップの４辺の電極パッドをほぼ２等分して、それぞれバンプボンディング用とワイヤーボンディング用の電極パッドに分けて使用できる利点もある。それにより、例えば同一の電極パッドを有する半導体チップであれば、全周方向に均一にワイヤーボンディングすることが可能であり、無理なワイヤリングを避けることができる。
【００５７】
以上に示した例以外にも、各チップ上の内部電極の配置と、外部電極の配置にあわせて、他の種々のチップ積層形態を用いることが可能である。但し、第１の半導体チップ４の辺と第２の半導体チップ８の辺が互いに実質的に平行に配置されることが、本発明の効果を奏するための必須の条件である。その条件により、外部電極を配置するための露出面積を十分に確保することが可能となる。
【００５８】
（実施の形態２）
実施の形態２における半導体装置について、図７を参照して説明する。図７（ａ）は、本実施形態の半導体装置を示す断面図であり、（ｂ）は各チップの外形サイズ関係と積層状態を示す模式的な平面図である。
【００５９】
本実施形態の半導体装置は、基本的には、図２に示したものと同様の構成を有するが、実装体を構成する２つの半導体チップ４、８の外形寸法の相互の関係が相違する。
【００６０】
本実施形態においては、図７（ｂ）に示すように、第２の半導体チップ２１のサイズが、第１の半導体チップ２０よりも全体的に大きく、４つの端部が全て第１の半導体チップ２０からはみ出している。従って図７（ａ）に示すように、第１の半導体チップ２０には、外部電極が設けられていない。第２の半導体チップ２１には、周辺部に第２の内部電極６と接続された外部電極２２が形成され、露出している。
【００６１】
第１の半導体チップ２０と第２の半導体チップ２１から構成された半導体実装体は、リードフレームのダイパッド１０の表面上に、第１の半導体チップ２０を当接させて搭載されている。リードフレームのリード部１１の裏面と第２の半導体チップ２１の外部電極２２とが金属細線２３により接続されている。
【００６２】
本実施形態においても、第１の半導体チップ２０をロジックチップとし、第２の半導体チップ２１をメモリーチップとすることができる。また、第２の半導体チップ２１の外部電極２２は、第２の内部電極６からチップの周辺部に再配線で引き回された外部入出力用の電極とすることができる。それにより、第２の半導体チップの外形面積が下側のチップよりも大きいメモリーチップを用いても、効果的にＣＯＣ構造を実現できる。
【００６３】
【発明の効果】
本発明の半導体装置によれば、ＣＯＣ構造において上側の半導体チップのサイズが下側の半導体チップの一部を覆う大きさであっても、外部電極を十分に露出させることができ、リードフレームのリード部と外部電極とを金属細線で障害無く接続可能である。
【図面の簡単な説明】
【図１】  本発明の一実施形態における半導体装置を構成する半導体実装体を示し、（ａ）は平面図、（ｂ）は（ａ）のＡ−Ａ１断面図
【図２】  同半導体実装体を用いて構成された半導体装置を示す断面図
【図３】  本発明の一実施形態における半導体装置の製造方法の工程を示す断面図
【図４】  図３に続く工程を示す断面図
【図５】  図４に続く工程を示す断面図
【図６】  本発明の実施形態における半導体装置を構成するチップの配置例を模式的に示す平面図
【図７】  本発明の他の実施形態における半導体装置を示し、（ａ）は断面図、（ｂ）はチップの配置を模式的に示す平面図
【図８】  従来例の半導体装置を示す断面図
【図９】  従来例の半導体装置を構成するチップの配置を模式的に示す平面図
【符号の説明】
１  第１の内部電極
２  第１のバンプ
３  第１の外部電極
４  第１の半導体チップ
５  第２のバンプ
６  第２の内部電極
７  第２の外部電極
８  第２の半導体チップ
９  樹脂
９ａ  フィレットの端部
１０  ダイパッド
１１  リード部
１２  第１の金属細線
１３  第２の金属細線
１４  封止樹脂
１５  半導体実装体
２０  第１の半導体チップ
２１  第２の半導体チップ
２２  外部電極
２３  金属細線
１０１、１０１ａ  第１のＬＳＩチップ
１０２  内部電極
１０３  外部電極
１０４、１０４ａ  第２のＬＳＩチップ
１０５  バンプ
１０６  絶縁性樹脂
１０７  ダイパッド
１０８  インナーリード
１０９  ボンディングワイヤ
１１０  封止樹脂
１１１  アウターリード
１１２、１１３  角部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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