(57)【特許請求の範囲】
【請求項１】
演算器によって連続する所定個２ｎ  （ｎは整数）のデータを１ブロックとして演算処理することにより、そのデータ数を１／２ｎ  に低減し、該演算後のデータをバッファメモリを介して出力するようにしたデータ変換方法において、
前記演算処理により得られたデータを（２ｎ−１）データ数だけシフトし、
該（２ｎ−１）データ数だけシフトされたデータと次のブロックの演算処理されたデータとを１組として１個のバッファメモリに順次書き込むこと、
を特徴とするデータ変換方法。
【請求項２】
演算器によって連続する所定個２ｎ  （ｎは整数）のデータを１ブロックとして演算処理することにより、そのデータ数を１／２ｎ  に低減し、該演算後のデータをバッファメモリを介して出力するようにしたデータ変換装置において、
１個のバッファメモリと、
前記演算処理により得られたデータを（２ｎ−１）データ数だけシフトするシフト手段と、
該シフト手段によって（２ｎ−１）データ数だけシフトされたデータと次のブロックの演算処理されたデータとを１組としてラッチして前記１個のバッファメモリに順次書き込むラッチ手段と、
を備えたことを特徴とするデータ変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、データ変換方法とその装置に係り、詳しくは、連続する所定個２ｎ（ｎは整数）のデータを１ブロックとして演算処理することにより、そのデータ数を１／２ｎに低減し、該演算後のデータをバッファメモリを介して出力するようにしたデータ変換方法とその装置に関する。
【０００２】
【従来の技術】
入力されたデータをブロック単位で処理してバッファメモリ（以下、単にメモリとする。）に記憶し、そのデータを読み出して伝送するようにしたデータ変換方法には、メモリを１個使用する場合と、複数個使用する場合とがある。複数個使用する場合には、それぞれのメモリに対して書き込みと読み出しを交互に、あるいはシーケンシャルに行うことによって伝送する出力信号を組み合わせている。一方、メモリが１個の場合には、並列処理されたデータ列に対して、マルチプレクサを使用してメモリに１つずつ記憶し、伝送するように処理している。
【０００３】
図３は、従来のデータ変換装置の構成を示したもので、メモリが２個の場合である。
図において、３１は入力端子であり、この入力端子３１には処理対象となるデータが連続的に入力される。演算器３２は、連続する所定個２n （ｎは整数）のデータを１ブロックとして演算処理することにより、そのデータ数を１／２n （ｎ＝1,2,3・・・）に低減するデータ圧縮器などの演算器である。２つのラッチ回路３３，３４は、演算器３２で得られた演算後のデータを交互にラッチし、該ラッチしたデータを２つのバッファメモリ３５，３６に交互に書き込むためのデータ保持器である。
【０００４】
上記従来装置の動作を、図４のタイミングチャートを参照して説明する。
なお、この図４は、データ数の低減率１／２n ＝１／４（ｎ＝２）、すなわち、連続する４つのデータａi ，ｂi ，ｃi ，ｄi（ｉ＝0,1,2,3,・・・）を１ブロックとして所定の演算処理を行ない、その結果として１つの演算データ Ａi（ｉ＝0,1,2,3,・・・ ）を得るようにした場合のタイミングチャートである。なお、前記データａi ，ｂi ，ｃi ，ｄi は、画像処理の場合を例にとれば、連続する４画素の１画素毎のデータなどに相当するものである。
【０００５】
いま、図４（Ａ）に示すように、入力端子３１から第１のブロックとして４つのデータａ0 ，ｂ0 ，ｃ0 ，ｄ0 が入力されると、演算器３２はこの４つのデータａ0 ，ｂ0 ，ｃ0 ，ｄ0 を１ブロックとして所定の演算を行ない、その結果としてデータ数が１／４に圧縮された１つの演算データＡ0 を出力する。
【０００６】
次に、第２のブロックとして４つのデータａ1 ，ｂ1 ，ｃ1 ，ｄ1 が入力されると、演算器３２はこの４つのデータａ1 ，ｂ1 ，ｃ1 ，ｄ1 を１ブロックとして所定の演算を行ない、その結果としてデータ数が１／４に圧縮された１つの演算データＡ1 を出力する。
【０００７】
このようにして、演算器３２は、連続する４つのデータを１ブロックとして次々と所定の演算を行ない、図４（Ｂ）に示すように、データ数を１／４に圧縮した演算データＡ0 ，Ａ1 ，Ａ2 ，Ａ3 ，・・・ を次々と出力する。なお、図４（Ｂ）中の×印は意味のない無効データである。
【０００８】
２つのラッチ回路３３，３４は、図４（Ｃ），（Ｄ）に示すように、前記演算器３２から出力される演算データＡ0 ，Ａ1 ，Ａ2 ，Ａ3 ，・・・ と、その間を埋める無効データ×を交互にラッチして保持する。すなわち、第１のラッチ回路３３は、図４（Ｃ）に示すように、Ａ0 ，×，Ａ1 ，×，Ａ2 ，×，…というように演算データＡi と無効データ×を交互にラッチして保持していく。また、第２のラッチ回路３４は、図４（Ｄ）に示すように、×，×，×，…というように無効データのみをラッチして保持していく。
【０００９】
そして、第１のバッファメモリ３５は、図４（Ｅ）に示すＲ（読み出し）／Ｗ（書き込み）信号に従って、第１のラッチ回路３３にラッチされる図４（Ｃ）のデータを所定のアドレス位置に順次書き込むとともに、順次読み出す。また、第２のバッファメモリ３６は、図４（Ｆ）に示すＲ／Ｗ信号に従って、第２のラッチ回路３４にラッチされる図４（Ｄ）のデータを所定のアドレス位置に順次書き込むとともに、順次読み出す。
【００１０】
この結果、図４（Ｇ）に示すように、２つのバッファメモリ３５，３６から有効な演算データＡi と意味のない無効データ×が交互に読み出され、出力端子３７から出力される。
【００１１】
【発明が解決しようとする課題】
上述した従来のデータ変換装置は、２つのバッファメモリ３５，３６を用いてデータの変換を行なうようにしてるので、図４（Ｃ)(Ｄ）のラッチデータを見れば明らかなように、有効な演算データＡi だけでなく、その途中の無効データもラッチしてバッファメモリに次々と書き込むようにしている。
【００１２】
このため、意味のない無効データによってメモリ領域が無駄に使われてしまい、メモリ容量が必要以上に大きくなり、コスト高になるという問題があるとともに、２つのバッファメモリを用いてデータの書き込みと読み出しを交互に行なっているため、書き込み制御と読み出し制御が複雑なものとなり、これに伴って周辺回路も複雑化するという問題があった。また、単一のメモリでこの処理を行おうとすると、メモリの容量の限度があるためオーバーフローする恐れがあって困難である。
【００１３】
本発明は、上記のような問題を解決するためになされたもので、その目的は演算処理後の有効なデータのみをバッファメモリに書き込むように工夫することにより、１個のバッファメモリを用いて効率よくデータ変換することができるデータ変換方法とその装置を提供するにある。
【００１４】
【課題を解決するための手段】
前記課題を解決するために、この発明では次のような手段を採用した。
すなわち、請求項１記載のデータ変換方法は、演算器によって連続する所定個２ｎ  （ｎは整数）のデータを１ブロックとして演算処理することにより、そのデータ数を１／２ｎ  に低減し、該演算後のデータをバッファメモリを介して出力するようにしたデータ変換方法において、前記演算処理により得られたデータを（２ｎ−１）データ数だけシフトし、該（２ｎ−１）データ数だけシフトされたデータと次のブロックの演算処理されたデータとを１組として１個のバッファメモリに順次書き込むことを特徴とするものである。
【００１５】
このような構成とした場合、１／２n （ｎは整数）に低減され（２n −１）データ数だけシフトされた演算データと、次のブロックの演算データのみが順次バッファメモリに書き込まれる。このため、無効データなどの無駄なデータが記憶されるようなことがなくなり、容量の小さな１個のバッファメモリだけを用いてデータ変換することができる。
【００１６】
また、請求項２記載のデータ変換装置は、演算器によって連続する所定個２ｎ
（ｎは整数）のデータを１ブロックとして演算処理することにより、そのデータ数を１／２ｎ  に低減し、該演算後のデータをバッファメモリを介して出力するようにしたデータ変換装置において、１個のバッファメモリと、前記演算処理により得られたデータを（２ｎ−１）データ数だけシフトするシフト手段と、該シフト手段によって（２ｎ−１）データ数だけシフトされたデータと次のブロックの演算処理されたデータとを１組としてラッチして前記１個のバッファメモリに順次書き込むラッチ手段とを備えたことを特徴とするものである。
【００１７】
このような構成とした場合、バッファメモリが１個だけで済み、装置の構成が簡単になるとともに、その周辺回路も簡素化することができる。
【００１８】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して説明する。
図１は、本発明に係るデータ変換装置の実施の形態の一例を示したものである。図において、１は入力端子であって、処理対象となるデータが連続的に入力される。演算器２は、連続する所定個のデータを１ブロックとして演算処理することにより、そのデータ数を１／２n （ｎは整数）に低減するデータ圧縮器などの演算器である。３つのシフトレジスタ３〜５は、演算器２から出力される演算データＡｉを格納して１データずつシフトするレジスタである。
【００１９】
第１のラッチ回路６は、シフトレジスタ５から出力される演算データ中の偶数番目の演算データＡi （ｉ＝0,2,4,6,・・・ ）をラッチする一時保持器であり、第２のラッチ回路７は、演算器２から出力される演算データ中の奇数番目の演算データＡi （ｉ＝1,3,5,7,・・・ ）をラッチする一時保持器である。８はバッファメモリ、９は出力端子である。
【００２０】
上記装置の動作を、図２のタイミングチャートを参照して説明する。
なお、この図２のタイミングチャートも、前述した図４の場合と同じく、データ数の低減率１／２n ＝１／４（ｎ＝２）、すなわち、連続する４つのデータａi ，ｂi ，ｃi ，ｄi （ｉ＝0,1,2,3,・・・ ）を１ブロックとして所定の演算処理を行ない、結果として１つの演算データＡi （ｉ＝0,1,2,3,・・・ ）を得るようにした場合の例である。
【００２１】
いま、図２（Ａ）に示すように、入力端子１から第１のブロックとして４つのデータａ0 ，ｂ0 ，ｃ0 ，ｄ0 が入力されると、演算器２はこの４つのデータａ0 ，ｂ0 ，ｃ0 ，ｄ0 を１ブロックとして所定の演算を行ない、その結果としてデータ数が１／４に圧縮された１つの演算データＡ0 を出力する。
【００２２】
次に、第２のブロックとして４つのデータａ1 ，ｂ1 ，ｃ1 ，ｄ1 が入力されると、演算器２はこの４つのデータａ1 ，ｂ1 ，ｃ1 ，ｄ1 を１ブロックとして所定の演算を行ない、その結果としてデータ数が１／４に圧縮された１つの演算データＡ1 を出力する。
【００２３】
このようにして、演算器２は、連続する４つのデータを１ブロックとして次々と所定の演算を行ない、図２（Ｂ）に示すように、データ数を１／４に圧縮した演算データＡ0 ，Ａ1 ，Ａ2 ，Ａ3 ，・・・ を次々と出力する。なお、図２（Ｂ）中の×印は意味のない無効データである。
【００２４】
演算器２の出力データは、シフトレジスタ３と第２のラッチ回路７に入力される。シフトレジスタ３に入力された演算器２からの出力データは、図２（Ｃ）〜（Ｅ）に示すように、３つのシフトレジスタ３〜５によって順次シフトされ、データ数（２ｎ−１）＝３だけシフトされた後、図２（Ｆ）に示すように、偶数番目の演算データＡ0 ，Ａ2 ，Ａ4 ，Ａ6 ，・・・ のみが第１のラッチ回路６に順次ラッチされる。一方、第２のラッチ回路７に入力された演算器２からの出力データは、図２（Ｇ）に示すように、奇数番目の演算データＡ1 ，Ａ3 ，Ａ5 ，Ａ7 ，・・・ のみが第２のラッチ回路７に順次ラッチされる。
【００２５】
前記第１のラッチ回路６のＯＥ（アウトプット・イネーブル）端子には、図２（Ｈ）に示す出力制御信号が入力され、また、第２のラッチ回路７のＯＥ端子には、図２（Ｉ）に示す出力制御信号が入力されている。ラッチ回路６，７は、このＯＥ端子に出力制御信号“１”が与えられた時、ラッチしているデータを出力するように動作するものである。
【００２６】
したがって、図２（Ｈ），（Ｉ）に示すような出力制御信号がそれぞれ与えられと、第１および第２のラッチ回路６，７からは、図２（Ｊ）に示すように、メモリ書き込みデータ（Ａ0,Ａ1)、（Ａ2,Ａ3)、（Ａ4,Ａ5)、（Ａ6,Ａ7)がそれぞれ１組となって順次出力され、バッファメモリ８に入力される。
【００２７】
そして、バッファメモリ８は、図２（Ｋ）に示すＲ／Ｗ信号に従って、図２（Ｊ）のメモリ書き込みデータを所定のアドレス位置に順次書き込むとともに、順次出力データとして読み出す。この結果、バッファメモリ８には有効な演算データＡi （ｉ＝0,1,2,3,・・・）のみが記憶されるとともに、出力端子９からは、図２（Ｌ）に示すように、有効な演算データＡi （ｉ＝0,1,2,3,・・・）のみが出力される。
【００２８】
このため、バッファメモリ８に意味のない無効なデータが記憶されるようなことがなくなり、その分メモリ容量を小さくすることができる。また、１個のバッファメモリ８のみを用いてデータの書き込みと読み出しが行なわれるので、メモリの書き込み制御と読み出し制御が簡単となる。
【００２９】
なお、上記の例は、４つのデータを１ブロックとして演算処理を行ない、そのデータ数を１／４に低減した場合を例に採ったが、この発明はこれに限定されるものではない。すなわち、この発明は、連続する所定個２n（ｎ＝1,2,3,・・・）のデータを１ブロックとして演算処理することにより、そのデータ数を１／２n （ｎは整数）に低減するようにしたデータ伝送方法と装置に対して適用可能である。データ数を１／２n に低減した場合、前記シフトレジスタのシフト段数は（２n −１）に設定すればよい。
【００３０】
【発明の効果】
以上説明したように、請求項１に記載の発明によれば、有効な演算データのみを用いて効率よくデータ変換し、データ伝送することができるので、無効データなどの無駄なデータをメモリに記憶する必要がなくなり、容量の小さな１個のバッファメモリだけを用いてデータ変換することができる。
【００３１】
また、請求項２に記載の発明によれば、１個のメモリだけでデータ変換して伝送することができるため、装置の構成が簡単となり、コストと消費電力を低減することができる。また、１個のバッファメモリを用いてデータの書き込みと読み出しを行なっているため、バッファメモリに対する書き込み制御と読み出し制御が簡単となり、これに伴って周辺回路も簡素化することができる。
【図面の簡単な説明】
【図１】この発明に係るデータ変換装置の実施の形態の一例を示すブロック図である。
【図２】図１の装置のタイミングチャートである。
【図３】従来例を示すブロック図である。
【図４】従来例のタイミングチャートである。
【符号の説明】
１          入力端子
２          演算器
３〜５      シフトレジスタ
６          第１のラッチ回路
７          第２のラッチ回路
８          バッファメモリ
９          出力端子
ａi 〜ｄi   入力データ
Ａi         演算データ
【図１】
0003675948.tif 000002
【図２】
0003675948.tif 000003
【図３】
0003675948.tif 000004
【図４】
0003675948.tif 000005