(57)【特許請求の範囲】
【請求項１】
基板上に、膜面に垂直な一方向に固定された磁化を有する固定層、前記固定層に接して設けられた非磁性障壁層、及び前記非磁性障壁層に接して設けられ膜面に垂直な方向の磁化を有する自由層を有する磁気抵抗効果素子と、前記磁気抵抗効果素子に接続された選択トランジスタとを備えて構成されるメモリセルをアレイ状に配置した磁気メモリセルアレイと、
前記磁気抵抗効果素子と前記選択トランジスタに所望の方向の電流を流す機構とを備え、
前記選択トランジスタを通して前記自由層の膜面に垂直な方向に流されるスピン偏極した電流によって前記自由層の磁化の方向をスイッチングし、
前記自由層の磁化方向と前記固定層の磁化方向が略平行か、略反平行かによって情報の記録を行う磁気メモリであって、
前記選択トランジスタは前記磁気抵抗効果素子の上方に配置されて前記自由層側に接続され、
前記磁気メモリセルアレイ内で、複数の隣接するメモリセルの固定層は、前記磁気メモリセルアレイ内の一方向で互いに接続され、前記自由層は各メモリセル間で互いに分離されており、
前記固定層の下部にソース線が設けられ、前記ソース線と前記互いに接続された固定層を電気的に接続するビアが設けられていることを特徴とする磁気メモリ。
【請求項２】
請求項１記載の磁気メモリにおいて、前記選択トランジスタの上方にビット線が設けられ、前記選択トランジスタは前記磁気抵抗効果素子の自由層側と前記ビット線とに接続されていることを特徴とする磁気メモリ。
【請求項３】
請求項１又は２記載の磁気メモリにおいて、前記選択トランジスタが縦型のトランジスタであることを特徴とする磁気メモリ。
【請求項４】
基板上に、膜面に垂直な一方向に固定された磁化を有する固定層、前記固定層に接して設けられた非磁性障壁層、及び前記非磁性障壁層に接して設けられ膜面に垂直な方向の磁化を有する自由層を有する磁気抵抗効果素子と、前記磁気抵抗効果素子に接続された選択トランジスタとを備えて構成されるメモリセルをアレイ状に配置した磁気メモリセルアレイと、
前記磁気抵抗効果素子と前記選択トランジスタに所望の方向の電流を流す機構とを備え、
前記選択トランジスタを通して前記自由層の膜面に垂直な方向に流されるスピン偏極した電流によって前記自由層の磁化の方向をスイッチングし、
前記自由層の磁化方向と前記固定層の磁化方向が略平行か、略反平行かによって情報の記録を行う磁気メモリであって、
前記選択トランジスタは前記磁気抵抗効果素子の下方に配置されて前記自由層側に接続され、
前記磁気メモリセルアレイ内で、複数の隣接するメモリセルの固定層は、前記磁気メモリセルアレイ内の一方向で互いに接続され、前記自由層は各メモリセル間で互いに分離されており、
前記固定層の下部に配置された第１の配線と、前記第１の配線と前記固定層を電気的に接続するビアと、前記第１の配線とは別個に設けられ前記選択トランジスタに電気的に接続された第２の配線を有することを特徴とする磁気メモリ。
【請求項５】
請求項４記載の磁気メモリにおいて、前記自由層と前記選択トランジスタの接続は、互いに列をなす前記接続された固定層の間隙に設けられたビアを介してなされることを特徴とする磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スピントルク磁化反転を応用した磁気メモリに関するものである。
【背景技術】
【０００２】
近年、従来の揮発型のダイナミック・ランダム・アクセスメモリ（ＤＲＡＭ）を置きかえる可能性を有する不揮発の磁気ランダム・アクセスメモリ（ＭＲＡＭ）が注目されている。ＤＲＡＭでは、回路の電源をオフにすると情報が消えてしまうという問題があったが、ＭＲＡＭでは回路の電源をオフにしても情報が消えてしまわないため、メモリの電源を必要なときのみＯＮにすることができ、大幅な低消費電力化が可能となるためである。最初のＭＲＡＭでは、例えば米国特許第５７３４６０５号明細書に記載されているように、磁性膜／非磁性絶縁膜／磁性膜の多層構造を有するトンネル磁気抵抗効果（ＴＭＲ）素子の一方の磁性膜の磁化を、ＴＭＲ素子の上下に互いに直交する方向に設けられた２つの金属配線に流れる電流が作る合成磁界を用いて反転させることにより記録を行う方式が採用されている。しかしながら、ＭＲＡＭにおいても、大容量化のためＴＭＲ素子のサイズを小さくすると磁化反転に要する磁界の大きさが大きくなり、たくさんの電流を金属配線に流すことが必要となり、消費電力の増加、ひいては配線の破壊を招いてしまうという課題が指摘されている。
【０００３】
磁界を用いずに磁化反転する方法として、例えば、Journal of Magnetism and Magnetic Materials, 159, L1-6 (1996)に記載されているように、磁気再生ヘッドで用いられる巨大磁気抵抗効果（ＧＭＲ）膜やトンネル磁気抵抗効果（ＴＭＲ）膜に、一定以上の電流を流すだけで磁化反転が可能であることが理論的に示された。その後、例えばPhysical Review Letters, Vol.84, No.14, pp.2149-2152 (2000)には、二つのＣｕの電極の間にＣｏ／Ｃｕ／Ｃｏの多層膜（ＧＭＲ膜）を含む直径１３０ｎｍのピラーを形成し、そのピラーに電流を流し、流れる電流のスピンからＣｏ層の磁化に与えられるスピントルクを用いて、Ｃｏ層の磁化を反転する記録方式の実験例が報告されている。さらに、近年では、例えば、Applied Physics Letters, Vol.84, pp.2118-2120 (2004)に記載されているように、ＴＭＲ膜を用いたナノピラーを用いて、スピントルク磁化反転が実証された。スピントルク磁化反転を応用したＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）では、書込みに必要な電流がＴＭＲピラーの面積とともに減少するため、微細化とともに書込みパワーを低減できるというスケーラビリティが保証されているため、次世代の不揮発ＲＡＭとして、おおいに注目を集めている。
【０００４】
以上言及したスピントルク磁化反転の模式図を、図１Ａ及び図１Ｂに示す。図１Ａ及び図１Ｂに示したメモリセルは、ビット線１に、磁化方向が変化する第１の強磁性層（自由層）２、非磁性障壁層３、磁化方向が固定された第２の強磁性層（固定層）４、固定層の磁化を一方向に固定する反強磁性層１０からなる磁気抵抗効果素子と、ゲート電極５で伝導を制御されたトランジスタ６が接続され、トランジスタのもう一方の端子はソース線７に接続されている。図１Ａのように、固定層４と記録層２の磁化を反平行（高抵抗）状態から平行（低抵抗）状態に変化させる場合には、電流８はビット線１からソース線７に流す。このとき、電子９はソース線７からビット線１に流れる。一方、図１Ｂのように、固定層４と記録層２の磁化を平行（低抵抗）状態から反平行（高抵抗）状態に変化させる場合には、電流８はソース線７からビット線１の方向に流せばよい。このとき、電子９はビット線１からソース線７の方向に流れる。
【０００５】
その後、例えば、特開２００８−２５２０１８号公報に記載されているように、固定層４及び記録層２の磁化の方向を、各磁性層の膜面と垂直方向に向ける垂直ＴＭＲピラーを用いたスピントルク磁化反転応用ＭＲＡＭ（ＳＴＴ−ＭＲＡＭ）が提案されている（図２）。この垂直ＴＭＲ型ＳＴＴ−ＭＲＡＭでは、強磁性層に材料固有の磁気異方性が大きな材料（硬磁性材料）を用いることができるので、ＴＭＲピラーの面積が減少しても熱安定性を保持できるという特徴がある。
【０００６】
さらに近年、例えば、Nature Materials, Vpol.9, pp.721-724(2010)に示されているように、強磁性層の材料として従来、面内磁化ＴＭＲ素子に用いられていたＣｏＦｅＢを、中間層としてＭｇＯを用い、自由層を構成するＣｏＦｅＢの膜厚Ｔｆと、固定層を構成するＣｏＦｅＢの膜厚Ｔｐを、Ｔｐ＜Ｔｆ＜Ｔｃ（ＴｃはＣｏＦｅＢ層の磁化が面内方向から垂直方向へかわる臨界膜厚）とすることで、５０ｎｍ級の垂直磁化型ＳＴＴ−ＭＲＡＭが構成できるという報告があった。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第５７３４６０５号明細書
【特許文献２】特開２００８−２５２０１８号公報
【非特許文献】
【０００８】
【非特許文献１】Journal of Magnetism and Magnetic Materials, 159, L1-6 (1996)
【非特許文献２】Physical Review Letters, Vol.84, No.14, pp.2149-2152 (2000)
【非特許文献３】Applied Physics Letters, Vol.84, pp.2118-2120 (2004)
【非特許文献４】Nature Materials, Vpol.9, pp.721-724(2010)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
図３Ａ及び図３Ｂに、前記の面内磁化ないし垂直磁化を有するＳＴＴ−ＭＲＡＭの代表的なセル構造を示した。図３Ａの断面模式図において、１はビット線、２は自由層、３は中間層、４は固定層であり、３１は下部電極、３２は下部電極とトランジスタ６を接続するビア、３３はトランジスタ６とソース線７を接続するコンタクトである。図３Ｂはメモリセルを上部から見た図であるが、セル面積を小さくするため、トランジスタ６はビット線１、ソース線７に対して斜めに配置されており、ビア３２は、ソース線７の間隙に配置されていることが特徴である。自由層２、中間層３、固定層４からなるＴＭＲ素子（ＭＴＪ）は、ビット線１の真下にあり、ビア３２とは位置がずれている。そのため、両者はゲート電極５と平行な方向に伸長した下部電極３１を介して接続されている。ビット線１は、ソース線７の上方にビット線１と重なる位置に配置されている。図３Ｂには、ビット線１を破断してその下のソース線７の一部を図示してある。
【００１０】
しかし、従来のＳＴＴ−ＭＲＡＭには、以下のような問題がある。
スピントルク磁化反転を応用した磁気メモリでは、書換え電流の低減と不揮発性を保証する熱安定性の確保が極めて重要である。スピントルク磁化反転の書換え電流は電流密度で決まることが知られており、例えばPhysical Review B, Vol.62, No.1, pp.570-578によれば、図１Ａ及び図１Ｂのように面内に磁化が向いたＴＭＲピラーに対しては、しきい電流密度Ｊc0は式（１）で与えられることが知られている。
【００１１】
Ｊc0∝（αＭsｔ／ｇ）（Ｈk＋Ｍeff）        （１）
ここで、αはギルバートのダンピング定数、Ｍsは記録層の飽和磁化、ｔは記録層の膜厚、ｇはスピントルクの効率、Ｈkは記録層の異方性磁界、Ｍeffは膜面に垂直方向に働く反磁界の効果を差し引いた記録層の有効磁化である。
【００１２】
一方、熱安定性を特徴づけるエネルギー障壁、すなわち二つの安定な磁化方向の間で磁化反転をするために必要なエネルギーは、式（２）で与えられる。
【００１３】
Ｅ〜（ＭsＨkＳｔ）／２                    （２）
ここで、ＳはＴＭＲピラーの断面積である。
【００１４】
式（１）（２）からわかるように、Ｊc0，ＥともにＭsｔに比例する量である。したがって熱安定性を確保するためにＭsｔを増加させるとＪc0も大きくなり、書き込みに要する消費電力が増える。他方、しきい電流を減らすためにＭsｔを減少させるとＥも減少し、熱安定性が損なわれる。すなわち、Ｊc0とＥはトレードオフの関係にある。
【００１５】
一方、特開２００８−２５２０１８号公報に記載されている垂直ＴＭＲ型ＳＴＴ−ＭＲＡＭでは、しきい電流密度Ｊc0は、
Ｊc0∝（αＭsｔ／ｇ）（Ｈk−４πＭs）      （３）
となり、一方、障壁エネルギーＥは
Ｅ〜［Ｍs（Ｈk−４πＭs）Ｓｔ］／２        （４）
と書ける。この場合も、Ｊc0，ＥともにＭsｔに比例するが、前述のように垂直型ＭＴＪでは異方性磁界を大きくすることができるので、Ｅの大きさに関しては問題ない。しかも、式（１）に含まれるＭeffが式（３）には含まれないので、Ｊc0は面内磁化ＴＭＲ型のＳＴＴ−ＭＲＡＭに比べ小さくできるという利点を有する。
【００１６】
しかしながら、垂直ＴＭＲ型のＳＴＴ−ＭＲＡＭには、以下のような別の課題がある。図１Ａ、図１Ｂに示したような面内磁化型ＴＭＲ素子の場合、固定層４は反強磁性層１０からの交換結合を受けて、一方向の磁化に強く固定されている。このＴＭＲ素子の面内方向に磁界をかけて抵抗を測った場合の抵抗変化は、図４Ａのようになる。ここでＨｐは固定層の保磁力、Ｈｆは自由層の保磁力である。面内磁化型のＴＭＲ素子の場合、反強磁性層からの交換結合力の影響で、通常ＨｐはＨｆの１０倍程度もある。各層の磁気異方性Ｈkはほぼ保磁力の値程度であるので、式（２）によれば、固定層の熱安定性エネルギーは自由層の熱安定性エネルギーの１０倍もあり、スピントルク磁化反転に対し極めて安定であると考えられる。他方、垂直磁化型のＴＭＲ素子では、面内磁化型のＴＭＲ素子に存在する磁化を固定する良好な反強磁性材料が存在しない。このような場合のＴＭＲ素子の抵抗変化の磁場依存性は、図４Ｂのようになる。固定層の保磁力Ｈｐは、自由層の保磁力Ｈｆの高々数倍程度である。したがって固定層の熱安定性エネルギーも自由層の熱安定性エネルギーの高々数倍程度となり、垂直磁化型ＴＭＲ素子の固定層は、面内磁化型ＴＭＲ素子に比べ、スピントルク磁化反転に対して不安定である。
【００１７】
このような状況で、図５のような反平行磁化配置状態から平行磁化配置状態へのスイッチングを考える。反平行磁化状態から平行磁化状態へスイッチングを行うには、電流８を自由層２側から固定層４側に、すなわち電子９を固定層４側から自由層２側に流す必要がある。あるしきい電流を超える電流を流すと、自由層２の磁化方向は反平行状態から平行状態にスイッチングし、抵抗は高い状態から低い状態になる。さらに電流を流し続けると、抵抗の低下とともに流れる電流８が増加する。しかも、電流方向は自由層２の磁化を安定化する方向であるが、固定層４は、自由層２からの反射電流からスピントルクを受けて不安定化する。以上のように、垂直磁化型ＴＭＲ素子では、固定層がスピントルク磁化反転に対して不安定であるという問題がある。
【課題を解決するための手段】
【００１８】
本発明の磁気メモリは、基板上に、膜面に垂直な一方向に固定された磁化を有する固定層、固定層に接して設けられた非磁性障壁層、及び非磁性障壁層に接して設けられ膜面に垂直な方向の磁化を有する自由層を有する磁気抵抗効果素子と、磁気抵抗効果素子に接続された選択トランジスタとを備えて構成されるメモリセルをアレイ状に配置した磁気メモリセルアレイと、磁気抵抗効果素子と選択トランジスタに所望の方向の電流を流す機構とを備え、選択トランジスタを通して自由層の膜面に垂直な方向に流されるスピン偏極した電流によって自由層の磁化の方向をスイッチングし、自由層の磁化方向と固定層の磁化方向が略平行か、略反平行かによって情報の記録を行う磁気メモリであって、選択トランジスタは磁気抵抗効果素子の上方に配置されて自由層側に接続され、磁気メモリセルアレイ内で、複数の隣接するメモリセルの固定層は、磁気メモリセルアレイ内の一方向で互いに接続され、自由層は各メモリセル間で互いに分離されている構造とする。
【００１９】
選択トランジスタの上方にビット線を設け、選択トランジスタをそのビット線に接続してもよい。
【００２０】
さらに、固定層の下部にソース線を設け、ソース線と互いに接続された固定層を電気的に接続するビアを設けてもよい。
【００２１】
選択トランジスタは、磁気抵抗効果素子の下方に配置して自由層側に接続する構造であってもよい。
【００２２】
この場合、自由層と選択トランジスタの接続は、互いに列をなす接続された固定層の間隙に設けられたビアによって行うことができる。
【００２３】
さらに、固定層の下部に配線を設け、その配線と固定層をビアによって電気的に接続し、かつこの配線とは別個に選択トランジスタに電気的に接続する配線を設けてもよい。
【発明の効果】
【００２４】
本発明によれば、書き込み時に固定層が安定化された、垂直磁化型トンネル磁気抵抗効果素子を用いたスピントルク磁化反転応用の磁気メモリを提供することができる。
【００２５】
上記した以外の、課題、構成及び効果は、以下の実施形態の説明により明らかにされる。
【図面の簡単な説明】
【００２６】
【図１Ａ】反平行状態から平行状態へのスピントルク磁化反転の原理を示す図。
【図１Ｂ】平行状態から反平行状態へのスピントルク磁化反転の原理を示す図。
【図２】従来の垂直ＴＭＲ型ＳＴＴ−ＭＲＡＭの模式図。
【図３Ａ】ＳＴＴ−ＭＲＡＭのメモリアレイの構造を示す断面模式図。
【図３Ｂ】ＳＴＴ−ＭＲＡＭのメモリアレイの構造を示す平面模式図。
【図４Ａ】面内ＴＭＲ素子の抵抗の磁界依存性を示す図。
【図４Ｂ】垂直ＴＭＲ素子の抵抗の磁界依存性を示す図。
【図５】垂直型ＳＴＴ−ＮＲＡＭの課題を示す図。
【図６Ａ】本発明の第１実施例を示す断面模式図。
【図６Ｂ】本発明の第１実施例を示す平面模式図。
【図７】垂直ＴＭＲ素子における自由層膜厚と界面垂直異方性定数の関係を表す図。
【図８Ａ】本発明の第１実施例の別の構造例を示す断面模式図。
【図８Ｂ】本発明の第１実施例の別の構造例を示す平面模式図。
【図９】第１実施例の別の構造例を示す断面図。
【図１０Ａ】本発明の第２実施例を示す断面模式図。
【図１０Ｂ】本発明の第２実施例を示す平面模式図。
【図１１Ａ】本発明の第２実施例の別の構造例を示す模式図。
【図１１Ｂ】本発明の第２実施例の別の構造例を示す平面模式図。
【図１２】第２実施例の別の構造を示す断面図。
【図１３】本発明のメモリセルを搭載したメモリアレイ回路の一例を示す図。
【図１４】メモリのコントローラを示す概略図。
【図１５】本発明のメモリセルを搭載したメモリアレイ回路の別の一例を示す図。
【発明を実施するための形態】
【００２７】
以下、具体的な実施例を、図面を用いて詳述する。
［実施例１］
図６Ａは、本発明の第１の実施例におけるＴＭＲピラーを備える磁気メモリセルの断面模式図、図６Ｂはその平面模式図である。図において、１はビット線、６１は縦型トランジスタ、６２は自由層、６３は非磁性の障壁層、６４は固定層、６５は下部電極、６６は縦型トランジスタのオン・オフを制御するワード線である。図６Ａの断面図に示した構造は、下部電極６５の下方に位置する図示しない基板上に形成されている。図６Ｂから分かるように、非磁性障壁層６３、固定層６４、下部電極６５はビット線１と平行な方向に線状に形成されている。自由層６２に流す電流は、ワード線６６にかけられる電圧によって縦型トランジスタをオン状態にして供給する。
【００２８】
以下、本実施例のＴＭＲ素子を構成する材料について詳述する。固定層６４及び自由層６２の材料はＣｏ20Ｆｅ60Ｂ20であり、非磁性障壁層６３は厚さ１ｎｍのＭｇＯで構成した。固定層６４の膜厚は１．０ｎｍとし、自由層の膜厚は、１．２ｎｍとした。下部電極層６５は、厚さ５ｎｍのＴａ、厚さ１０ｎｍのＲｕ、厚さ５ｎｍのＴａからなる積層膜を用いた。下部電極層６５は、平坦なＣｏＦｅＢ，ＭｇＯ，ＣｏＦｅＢ多層膜を形成するため、ＣｏＦｅＢ固定層の結晶性を保ちつつ、できる限り薄膜化することが望ましい。また、これらの積層薄膜は超高真空中でのスパッタリングを用いて作製し、その後、固定層、自由層の結晶化のため３００℃での熱処理を行った。
【００２９】
熱処理温度が３００℃のときは、前記Ｃｏ20Ｆｅ60Ｂ20の膜厚を１．０ｎｍから１．６ｎｍ程度に制御することによって、磁化容易軸は膜面に対して垂直方向となる。図７に、Ｋeff・ｔ（Ｋeffとｔの積）の、Ｃｏ20Ｆｅ60Ｂ20膜厚依存性を示す。ここで、ｔは磁性層の膜厚、Ｋeffは磁性層の垂直磁気異方性エネルギー密度である。Ｋeff・ｔの値が、ｔ＝１．６ｎｍで正から負に変化している。Ｋeff・ｔの値が正の場合、磁性層の磁化は膜面に垂直となり、負の場合は膜面に平行となる。またＫeff・ｔの値が大きいほど、磁化反転に要する電流が大きくなる。このＫeff・ｔと、式（１）〜（４）で用いた磁気異方性Ｈkとは、Ｈk＝Ｋeff・ｔの関係がある。
【００３０】
しかし、従来例のように固定層と自由層の面積を同一とすると、記録保持の安定性を表す熱安定性エネルギーは、固定層の方が自由層のそれより２倍程度大きいに過ぎない。そこで本実施例では、隣接する磁気メモリセルの固定層をプレート状に接続し、固定層の面積Ｓを増大させ、固定層の熱安定性エネルギーＥを大幅に増加させている。具体的には、図６Ａ及び図６Ｂに示すように隣接する１０個程度の磁気メモリセルの固定層を接続する。これにより、固定層の書込み電流密度は自由層のそれより１０倍以上高く、また固定層の熱安定性エネルギーも自由層のそれより１０倍以上高めることができ、安定な記録動作が保証される。
【００３１】
本実施例では、ＣｏＦｅＢの組成を、Ｃｏ20Ｆｅ60Ｂ20とした例について詳述するが、ＣｏＦｅＢを垂直磁化膜とするには、ＣｏとＦｅの組成比は４：６から１：９の間のＦｅリッチ組成とするのが望ましい。またＢの濃度は、製膜時にＢをアモルファスとするためには１７％から２３％の間にする必要がある。また、固定層６４及び自由層６２に、ＣｏＦｅＢ以外の材料として、３ｄ遷移金属元素を少なくとも１種類含む、例えば、ＣｏＦｅ、あるいはＦｅなどを用いてもよい。また、Ｃｏ2ＭｎＳｉ，Ｃｏ2ＦｅＡｌ，Ｃｏ2ＣｒＡｌなどに代表されるホイスラー合金を用いてもよい。ホイスラー合金はハーフメタル材料のためスピン分極率が高く、より高いＴＭＲ比を得ることができる。また、ホイスラー合金は、ＣｏＦｅやＣｏＦｅＢに比べてダンピング定数αが小さく、自由層に適用すれば、より書込み電流密度Ｊc0を低減できる効果が得られる。
【００３２】
また、本実施例では、非磁性障壁層６３の材料にＭｇＯを用いたが、その他の材料として、Ａｌ2Ｏ3，ＳｉＯ2などの酸素を含む化合物、あるいはＺｎＯなどの半導体、あるいはＣｕなどの金属などを用いてもよい。Ａｌ2Ｏ3やＳｉＯ2などアモルファスの絶縁体を障壁層として用いる場合、ＴＭＲ比はＭｇＯと比較して低下するが、磁性層の磁化を膜面と垂直に向ける効果があるため、垂直磁化の磁気抵抗効果素子として機能させることは可能である。
【００３３】
図６Ａ、図６Ｂに示した磁気メモリセルは、非磁性障壁層６３、固定層６４、下部電極層６５が、ビット線１と平行な方向に接続された例であるが、非磁性障壁層６３、固定層６４、下部電極層６５の接続方向は、図８Ａの断面模式図及び図８Ｂの平面模式図に示すように、ビット線１に対して垂直方向でもよい。図６Ａ、図６Ｂに示した例、及び、図８Ａ、図８Ｂに示した例のいずれもＴＭＲ素子の面積あたりの密度は同じで、高密度の磁気メモリセルが実現されている。
【００３４】
以上、本実施例では、自由層６２の磁化反転のためＴＭＲ素子に電流を流す。しかし前述のように下部電極層６５の膜厚は薄いため、大きな電流による下部電極層６５の破壊が懸念される。そのような場合には、図９に示すように、下部電極層６５の下に金属のビア８１を形成し、ソース線７を通じて電流を流し、できるだけ下部電極層６５にダメージを与えないのが好ましい。図９に示した構造例は、図６Ａ及び図６Ｂに対応してソース線７がビット線１と平行に配置されているが、図８Ａ及び図８Ｂに示したセル構造の場合には、ソース線７はビット線１と垂直方向に伸びるように配置する。
【００３５】
［実施例２］
図１０Ｂは本発明の第２の実施例における磁気メモリセルの平面模式図、図１０Ａは図１０ＢのＡＡ方向から見た断面模式図である。図において、９１は上部導電層、９２は自由層、９３は非磁性障壁層、９４は固定層、９５は下部電極層、９６はＴＭＲピラーとビア９７との接続部、６は平面型のトランジスタ、５はトランジスタをオン・オフするワード線、７はソース線、９８はトランジスタ６とソース線７を接続するビアである。図１０Ａの断面図に示した構造は、図の下方に位置する図示しない基板上に形成されている。
【００３６】
本実施例の磁気メモリセルでは、非磁性障壁層９３、固定層９４、下部電極層９５は、実施例１と同様にソース線７と平行な方向に、互いに接続されている。また、非磁性障壁層９３、固定層９４、下部電極層９５は、ソース線７の上方にソース線７と重なる位置に配置されている。本実施例では、実施例１でＴＭＲ素子の上方に設けられていた縦型トランジスタの代わりに、ＴＭＲ素子の下層に形成された通常の平面型ＣＭＯＳトランジスタが用いられており、ＴＭＲ素子の自由層９２とトランジスタ６を接続するため、接続用の導電部分９６と貫通ビア９７が用いられている。この貫通ビア９７は、図１０Ｂに示されているように、ソース線７及びワード線５の間を通るようにレイアウトされ、セルの密度を下げないように配置されている。図１０Ｂの場合、１セルあたりの面積は８Ｆ2となっている。
【００３７】
図１０Ａ及び図１０Ｂに示した構造例は、非磁性障壁層９３、固定層９４、下部電極９５が、ソース線７と平行な方向に接続された例であるが、非磁性障壁層９３、固定層９４、下部電極９５の接続方向は、図１１Ａの断面模式図及び図１１Ｂの平面模式図に示すように、ソース線７に対して垂直方向でもよい。図１１Ａ及び図１１Ｂに示した例においても、ＴＭＲ素子の面積あたりの密度は８Ｆ2で、高密度の磁気メモリセルが実現されている。
【００３８】
ＴＭＲ素子や下部電極に用いる材料に関しては、実施例１と同様であり、例えば固定層９４及び自由層９２の材料はＣｏ20Ｆｅ60Ｂ20であり、非磁性障壁層９３は厚さ１ｎｍのＭｇＯで構成した。固定層９４の膜厚は１．０ｎｍとし、自由層９２の膜厚は、１．２ｎｍとした。下部電極層９５には、厚さ５ｎｍのＴａ、厚さ１０ｎｍのＲｕ、厚さ５ｎｍのＴａの積層膜を用いた。これらの下部電極層は、平坦なＣｏＦｅＢ，ＭｇＯ，ＣｏＦｅＢ多層膜を形成するため、ＣｏＦｅＢ固定層の結晶性を保ちつつ、できる限り薄膜化することが望ましい。また、これらの積層薄膜は超高真空中でのスパッタリングを用いて作製し、その後、固定層、自由層の結晶化のため３００℃での熱処理を行った。接続部９６やビア９７の材料に関しては、例えば電気伝導率の高いＣｕ，Ａｌ、あるいはＣｕとＡｌの合金等が用いられる。
【００３９】
本実施例でも、自由層９２の磁化反転のためＴＭＲ素子に電流を流す。しかし前述のように下部電極層９５の膜厚は通常薄いため、大きな電流による下部電極９５の破壊が懸念される。そのような場合は、図１２に示すように、下部電極層９５の下に金属のビア１０２を形成し、ソース線７の上方にソース線７に対して平行に形成された配線１０１を通じて電流を流し、できるだけ下部電極９５にダメージを与えない設計とするのが好ましい。
【００４０】
［メモリ回路構造］
以下、これまで述べた実施例のセル構造に対応するメモリアレイ回路構造を示す。
図１３は、図６に示した実施例に対応するメモリアレイ回路の一例を示す模式図である。図１３において、１はビット線、１１２はＴＭＲ素子であり、１１６は固定層と下部電極層からなる配線、６１は縦型トランジスタ、６６はワード線、１１１は一つのメモリセルを表す。１１３と１１４はビット線に流す電流の大きさを制御する抵抗変化素子（例えばトランジスタ）、１１５は抵抗変化素子１１３と１１４の伝導状態を制御する抵抗制御用のワード線である。
【００４１】
本構成の場合の書込みは、図１４に示されている通り、例えばセル１１１への書き込みを行う場合、まず、ＣＰＵからアドレスコントローラに書込むべきセル１１１のアドレスを指定する信号が送られる。次に、アドレスコントローラから、電流を流したいビット線１に接続された書き込みドライバーにライトイネーブル信号を送って昇圧し、次に抵抗制御ドライバーの電圧を制御して、ビット線１に所定の電流を流す。電流の向きに応じ、抵抗変化素子１１３に接続されている書き込みドライバーないし、抵抗変化素子１１４に接続されている書き込みドライバーのいずれかをグラウンドに落として、電位差を調節して電流方向を制御する。次に所定時間経過後、ワード線６６に接続された書き込みドライバーにライトイネーブル信号を送り、書き込みドライバーを昇圧して、トランジスタ６１をオンにする。これにより磁気抵抗効果素子１１２に電流が流れ、スピントルク磁化反転が行われる。所定の時間、トランジスタ６１をオンにしたのち、書込みドライバーへの信号を切断し、トランジスタ６１をオフにする。
【００４２】
読出しの際は、ＣＰＵからアドレスコントローラに、読み出すべきセル１１１のアドレスを指定する信号が送られる。次にアドレスコントローラからの信号で、読出したいメモリセルにつながったビット線１のみを読出し電圧Ｖに昇圧し、ＴＭＲ素子１１２につながっている配線１１６のみを他方の書込みドライバーで選択し、ワード線６６にイネーブル信号を送ってトランジスタ６１をオンにして電流を流す。そして、所望のメモリセル１１１のＴＭＲ素子１１２の抵抗の両端にかかる電圧差をセンスアンプで増幅することで、読出しを行う。
【００４３】
図８Ａ及び図８Ｂ、図１０Ａ及び図１０Ｂ、図１１Ａ及び図１１Ｂの実施例に対応するメモリアレイ回路も図１３のようになる。ただし、図１０Ａ及び図１０Ｂ、図１１Ａ及び図１１Ｂの実施例に対応するメモリアレイ回路の場合、図１３に示したビット線１はソース線に読み替え、縦型トランジスタ６１は平面型トランジスタに読み替える（ＯＫです）。
【００４４】
図１５は、図９の実施例に示したセル構造に対応するメモリアレイ回路の一例である。図９では、下部電極層６５への大電流の通電を避けるため、下部電極層６５からソース線７へ電流を流すビア８１が設けられている。これに対応して、図１５の回路においても、固定層と下部電極層を共通とする複数のＴＭＲ素子が、同一の配線１１６を通じてソース線７に接続されている。図１４に示したメモリコントローラは図１５のメモリアレイ回路にも適用され、図１３で説明した書き込み、読み出し操作において、配線１１６を通じて行われる操作は、すべてソース線を通じて行われる。
【００４５】
図１２の実施例に対応するメモリアレイ回路も図１５のようになる。ただし、図１２の実施例に対応するメモリアレイ回路の場合、図１５に示した縦型トランジスタ６１は平面型トランジスタに読み替える（ＯＫです）。
【００４６】
なお、本発明は上記した実施例に限定されるものではなく、様々な変形例が含まれる。例えば、上記した実施例は本発明を分かりやすく説明するために詳細に説明したものであり、必ずしも説明した全ての構成を備えるものに限定されるものではない。また、ある実施例の構成の一部を他の実施例の構成に置き換えることが可能であり、また、ある実施例の構成に他の実施例の構成を加えることも可能である。また、各実施例の構成の一部について、他の構成の追加・削除・置換をすることが可能である。
【符号の説明】
【００４７】
１  ビット線
２  自由層
３  非磁性障壁層
４  固定層
５  ゲート電極
６  トランジスタ
７  ソース線
８  電流方向
９  電子が移動する方向
１０  反強磁性層
３１  下部電極
３２  ビア
３３  コンタクト
６１  縦型トランジスタ
６２  自由層
６３  非磁性障壁層
６４  固定層
６５  下部電極
６６  ワード線
８１  ビア
９１  上部導電層
９２  自由層
９３  非磁性障壁層
９４  固定層
９５  下部電極
９６  接続部
９７  ビア
１０１  配線
１０２  ビア
１１２  ＴＭＲ素子
１１６  配線
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図４Ａ】
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【図４Ｂ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０Ａ】
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【図１０Ｂ】
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【図１１Ａ】
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【図１１Ｂ】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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