(57)【特許請求の範囲】
【請求項１】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線とに接続されるスイッチング素子と、前記スイッチング素子に接続されマトリックス状に配置された画素電極とを有する電気光学パネルの駆動回路であって、
パラレル形式の画像データのうち上位ビットの上位画像データが供給され、当該上位ビット数と一致する本数を有する上位ビット用画像データ供給線と、
前記上位ビット用画像データ供給線に供給される上位画像データを前記各データ線に対応する線順次データに変換する上位ビット用変換部と、
前記上位ビット用変換部の出力データをアナログ信号に変換して前記各データ線に供給する上位ビット用Ｄ／Ａ変換部と、
前記画像データのうち下位ビットの下位画像データが供給され、当該下位ビット数と一致する本数を有する下位ビット用画像データ供給線と、
前記下位ビット用画像データ供給線に供給される下位画像データを前記各データ線に対応する線順次データに変換する下位ビット用変換部と、
前記下位ビット用変換部の出力データをアナログ信号に変換して前記各データ線に供給する下位ビット用Ｄ／Ａ変換部と、を備え、
前記各データ線に対して上位ビット用Ｄ／Ａ変換部と下位ビット用Ｄ／Ａ変換部とが各々接続され、
前記上位ビット用Ｄ／Ａ変換部は、複数の直流電圧が入力される選択回路によって前記上位ビットの値に応じた直流電圧を選択して前記各データ線に出力し、
前記下位ビット用Ｄ／Ａ変換部は、前記下位ビットを構成する各ビットの重みに応じた容量値を各々有する各キャパシタと、当該各キャパシタと前記データ線との間に設けた各スイッチ部とを備え、前記各スイッチ部のオン・オフを少なくとも前記下位画像データに応じて制御する
ことを特徴とする電気光学パネルの駆動回路。
【請求項２】
前記上位ビット用変換部は、
前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各第１制御パルスを順次生成し、各出力端子から各々出力する第１制御パルス生成部と、
前記上位ビット用画像データ供給線と接続され、前記第１制御パルスに基づいて、前記上位画像データをラッチし、さらにラッチされたデータを水平走査周期に同期したラッチパルスに基づいて再度ラッチする上位ビット用ラッチ部とを備え、
前記下位ビット用変換部は、
前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各第２制御パルスを順次生成し、各出力端子から各々出力する第２制御パルス生成部と、
前記下位ビット用画像データ供給線と接続され、前記第２制御パルスに基づいて、前記下位画像データをラッチし、さらにラッチされたデータを水平走査周期に同期したラッチパルスに基づいて再度ラッチする下位ビット用ラッチ部と
を備えたことを特徴とする請求項１に記載の電気光学パネルの駆動回路。
【請求項３】
前記上位ビット用Ｄ／Ａ変換部は、前記キャパシタに充電すべき第１電圧と前記データ線に充電すべき第２電圧との組を、前記上位ビットに応じて選択することを特徴とする請求項１に記載の電気光学パネルの駆動回路。
【請求項４】
前記下位ビット用Ｄ／Ａ変換部と前記上位ビット用Ｄ／Ａ変換部にガンマ補正機能を持たせたことを特徴とする請求項３に記載の電気光学パネルの駆動回路。
【請求項５】
１水平走査期間中の第１期間において、前記上位ビット用Ｄ／Ａ変換部は前記第１電圧を前記データ線を介して前記下位ビット用Ｄ／Ａ変換部に給電し、前記下位ビット用Ｄ／Ａ変換部は当該期間において前記下位画像データに応じて前記各スイッチ部をオン・オフするよう制御し、
前記第１期間の後の第２期間において、前記上位ビット用Ｄ／Ａ変換部は前記第２電圧を前記データ線に給電し、前記下位ビット用Ｄ／Ａ変換部は当該期間において前記各スイッチ部をオフするよう制御し、
前記第２期間に続く第３期間において、前記上位ビット用Ｄ／Ａ変換部は出力端子をハイインピーダンス状態にし、前記下位ビット用Ｄ／Ａ変換部は当該期間において前記下位画像データに応じて前記各スイッチ部をオン・オフするよう制御する
ことを特徴とする請求項４に記載の電気光学パネルの駆動回路。
【請求項６】
複数の走査線と、複数のデータ線と、前記走査線と前記データ線とに接続されるスイッチング素子と、前記スイッチング素子に接続されマトリックス状に配置された画素電極とを有する画像表示領域と、請求項１乃至５のうちいずれか１項に記載の駆動回路とを備えたことを特徴とする電気光学パネル。
【請求項７】
請求項６に記載した電気光学パネルを備えたことを特徴とする電子機器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、複数の走査線及び複数のデータ線と、それらの交差に対応してマトリックス状に配置された画素電極及びスイッチング素子とを有する電気光学パネルを駆動するのに好適な駆動回路、この駆動回路を用いた電気光学パネルおよび電子機器に関する。
【０００２】
【従来の技術】
従来の電気光学装置、例えば、液晶装置の駆動回路は、画像表示領域に配線されたデータ線や走査線などに、データ線信号や走査信号などを所定タイミングで供給するためのデータ線駆動回路や、走査線駆動回路などから構成されている。
【０００３】
走査線駆動回路は、垂直走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これを走査信号として出力するものである。一方、データ線駆動回路は、供給される画像信号がデジタル信号かアナログ信号かによって回路構成が異なる。
【０００４】
例えば、画像信号が４ビットパラレル形式の画像データとして供給されるものとすれば、データ線駆動回路は、図１４に示すものとなる。図に示すように従来のデータ線駆動回路は、水平走査期間の最初に供給される転送信号をクロック信号に応じて順次シフトして、これをサンプリングパルスＳＲ１、ＳＲ２、…ＳＲｎ、として順次出力するＸシフトレジスタ１０と、パラレル形式の画像データを構成する各ビットデータが供給される４本の画像データ供給線Ｌ０〜Ｌ３と、各サンプリングパルスＳＲ１、ＳＲ２、…ＳＲｎ、に基づいて画像データをラッチする第１ラッチ２０と、水平走査周期のラッチパルスを用いて第１ラッチ２０の各出力データをラッチする第２ラッチ３０と、第２ラッチ２０の各出力データをデジタル信号からアナログ信号に変換し、各データ線信号を出力するＤ／Ａコンバータ４０から構成される。
【０００５】
さらに、図１５に示すような液晶装置が考えられる。この液晶装置にあっては、並列化回路１において入力画像データＤを並列化して第１画像データＤａと第２画像データＤｂとを生成している。ここで、第１画像データＤａは画像表示領域Ａの奇数列の画素に対応し、第２画像データＤｂは偶数列の画素に対応している。第１画像データＤａは画像表示領域のＡ上側に設けられた画像データ供給線Ｌ１〜Ｌ３に供給され、第１ラッチ２１、第２ラッチ３１、およびＤ／Ａコンバータ４１を介して奇数列の画素に供給される。一方、第２画像データＤｂは画像表示領域Ａの下側に設けられた画像データ供給線Ｌ０'〜Ｌ３'に供給され、第１ラッチ２２、第２ラッチ３２、およびＤ／Ａコンバータ４３を介して偶数列の画素に供給される。この構成では、画像表示領域Ａの奇数番目のデータ線をＤ／Ａコンバータ４１で駆動する一方、偶数番目のデータ線をＤ／Ａコンバータ４２で駆動する。したがって、画像データ供給線Ｌ０〜Ｌ３と第１ラッチ２２とを接続する配線数、またはＬ０'〜Ｌ３'と第１ラッチ２２とを接続する配線数を各々１／２にすることができる。
【０００６】
【発明が解決しようとする課題】
ところで、図１４に示すデータ線駆動回路では、各画像データ供給線Ｌ０〜Ｌ３とサンプリングパルスをＸシフトレジスタ１０から第１ラッチ２０に供給する配線とが交差しており、また、各画像データ供給線Ｌ０〜Ｌ３から第１ラッチ２０に画像データを供給する配線と各画像データ供給線Ｌ０〜Ｌ３とが交差している。各交差領域では浮遊容量が発生するので、各画像データ供給線Ｌ０〜Ｌ３は梯子型のローパスフィルタを等価的に構成している。このため、画像データ供給線Ｌ０〜Ｌ３の右端から取り出される画像データは、左端から取り出される画像データと比較して遅延時間が大きくなる。したがって、画像データ供給線Ｌ０〜Ｌ３の左端から取り出される画像データとサンプリングパルスとの間でタイミングがずれていまい、正常に画像データをラッチできないという問題があった。
【０００７】
また、浮遊容量によって高域周波数領域での負荷が重くなるため、そのような重負荷であっても画像データ供給線Ｌ０〜Ｌ３を駆動できる回路を用いる必要がある。このことは、当該回路の消費電流を増大させることにもなる。
【０００８】
特に、高精細な画像を表示する液晶装置では、ドットクロック周波数が高くなるため、画像データの遅延および消費電力の増大は大きな問題となる。
【０００９】
次に、図１５に示す液晶装置にあっては、画像データ供給線Ｌ０〜Ｌ３またはＬ０'〜Ｌ３'と第１ラッチ１１、１２とを接続する配線数を１／２にすることができるので、浮遊容量を減少させることができる。しかしながら、この場合には、並列化回路１が必要となるため、回路規模が大きくなり、これに伴って消費電力が増大するといった問題がある。くわえて、画像表示領域Ａの上側に設けた駆動回路と下側に設けた駆動回路とを時分割で動作させる必要があるため、タイミング関係が複雑になるといった問題がある。また、上側のＤ／Ａコンバータ４１と下側のＤ／Ａコンバータ４２に別々に電源を供給する必要があるため、液晶パネルの入力端子数が増大するといった問題がある。特に、液晶を交流化駆動するための機能をＤ／Ａコンバータに持たせようとすると、電源ライン数が２倍に増えるため、大きな問題となる。
【００１０】
本発明は上述した事情に鑑みてなされたものであり、その目的は簡易な構成で画像データ供給線の浮遊容量を減少させることにある。
【００１１】
【課題を解決するための手段】
上記目的を達成するため、本発明の駆動回路は、複数の走査線と、複数のデータ線と、前記走査線と前記データ線とに接続されるスイッチング素子と、前記スイッチング素子に接続されマトリックス状に配置された画素電極とを有する電気光学パネルに用いられ、パラレル形式の画像データのうち上位ビットの上位画像データが供給され、当該上位ビット数と一致する本数を有する上位ビット用画像データ供給線と、前記上位ビット用画像データ供給線に供給される上位画像データを前記各データ線に対応する線順次データに変換する上位ビット用変換部と、前記上位ビット用変換部の出力データをアナログ信号に変換して前記各データ線に供給する上位ビット用Ｄ／Ａ変換部と、前記画像データのうち下位ビットの下位画像データが供給され、当該下位ビット数と一致する本数を有する下位ビット用画像データ供給線と、前記下位ビット用画像データ供給線に供給される下位画像データを前記各データ線に対応する線順次データに変換する下位ビット用変換部と、前記下位ビット用変換部の出力データをアナログ信号に変換して前記各データ線に供給する下位ビット用Ｄ／Ａ変換部とを備えたことを特徴とする。
【００１２】
この構成によれば、画像データを上位ビットと下位ビットに分割し、分割されたデータを上位ビット用画像データ供給線と下位ビット用画像データ供給線とに各々供給することが可能となる。このため、上位ビット用画像データ供給線と下位ビット用変換部とを接続する配線数、および上位ビット用画像データ供給線と下位ビット用変換部とを接続する配線数が減るから各画像データ供給線の浮遊容量を減少させることができる。この結果、画像データ供給線の一端から取り出される画像データと他端から取り出される画像データの時間差を減らすことができる。さらに、画像データ供給線を駆動する回路の出力から画像データ供給線を見たときの負荷を軽くすることができ、当該回路の消費電流を削減することが可能となる。くわえて、画像データは単に上位ビットか下位ビットかによって分割すればよいので、従来で説明したような並列化回路を用い、時分割でデータ線を駆動する必要がなく、構成を簡易なものにすることができる。
【００１３】
また、本発明の駆動回路において、前記上位ビット用変換部は、前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各第１制御パルスを順次生成し、各出力端子から各々出力する第１制御パルス生成部と、前記上位ビット用画像データ供給線と接続され、前記第１制御パルスに基づいて、前記上位画像データをラッチし、さらにラッチされたデータを水平走査周期に同期したラッチパルスに基づいて再度ラッチする上位ビット用ラッチ部とを備え、前記下位ビット用変換部は、前記画像データのサンプリング周期に同期するとともに、前記データ線数に応じた数の各第２制御パルスを順次生成し、各出力端子から各々出力する第２制御パルス生成部と、前記下位ビット用画像データ供給線と接続され、前記第２制御パルスに基づいて、前記下位画像データをラッチし、さらにラッチされたデータを水平走査周期に同期したラッチパルスに基づいて再度ラッチする下位ビット用ラッチ部とを備えるものであってもよい。
【００１４】
上述したように、画像データ供給線の一端から取り出される画像データと他端から取り出される画像データの時間差を減らすことができるから、この駆動回路によれば、第１制御パルスまたは第２制御パルスに基づいて、下位画像データまたは上位画像データを確実にラッチすることができる。
【００１５】
また、本発明の駆動回路は、前記各データ線の一端と上位ビット用Ｄ／Ａ変換部とが接続され、前記各データ線の他端と下位ビット用Ｄ／Ａ変換部とが接続されるものであってもよい。この場合には、画像表示領域の一辺に上位ビット用Ｄ／Ａ変換部を設け、当該一辺対向する辺に下位ビット用Ｄ／Ａ変換部を設けることが可能となる。
【００１６】
また、本発明の駆動回路において、前記上位ビット用Ｄ／Ａ変換部は、複数の直流電圧が入力される選択回路を用いて、前記上位ビットの値に応じた電圧を選択して前記各データ線の一端に出力するものであってもよい。この場合には、上位ビット用Ｄ／Ａ変換部を選択回路を用いて簡易に構成することができる。
【００１７】
また、本発明の駆動回路において、前記下位ビット用Ｄ／Ａ変換部は、前記下位ビットを構成する各ビットの重みに応じた容量値を各々有する各キャパシタと、当該各キャパシタと前記データ線の他端との間に設けた各スイッチ部とを備え、前記各スイッチ部のオン・オフを少なくとも前記下位画像データに応じて制御するものであってもよい。この構成によればスイッチ部を介して各キャパシタに電荷を充電したり、あるいは各キャパシタから電荷を放電することが可能となる。
【００１８】
また、本発明の駆動回路において、前記上位ビット用Ｄ／Ａ変換部は、前記キャパシタに充電すべき第１電圧と前記データ線に充電すべき第２電圧との組を、前記上位ビットに応じて選択するものであってもよい。なお、交流駆動を行う場合には、第１電圧として正極性第１電圧と負極性第１電圧を、第２電圧として正極性第２電圧と負極性第２電圧を用意し、交流駆動周期に応じて負極性と正極性とを切り換えるようにすればよい。
【００１９】
また、本発明の駆動回路にあっては、前記下位ビット用Ｄ／Ａ変換部と前記上位ビット用Ｄ／Ａ変換部にガンマ補正機能を持たせるようにしてもよい。より具体的には、１水平走査期間中の第１期間において、前記上位ビット用Ｄ／Ａ変換部は前記第１電圧を前記データ線を介して前記下位ビット用Ｄ／Ａ変換部に給電し、前記下位ビット用Ａ／Ｄ変換部は当該期間において前記下位画像データに応じて前記各スイッチ部をオン・オフするよう制御し、前記第１期間の後の第２期間において、前記上位ビット用Ｄ／Ａ変換部は前記第２電圧を前記データ線に給電し、前記下位ビット用Ａ／Ｄ変換部は当該期間において前記各スイッチ部をオフするよう制御し、前記第２期間に続く第３期間において、前記上位ビット用Ｄ／Ａ変換部は出力端子をハイインピーダンス状態にし、前記下位ビット用Ａ／Ｄ変換部は当該期間において前記下位画像データに応じて前記各スイッチ部をオン・オフするよう制御することが望ましい。この場合には、第１期間においてキャパシタに充電された電荷が第３期間においてデータ線に流れ込むことになる。第３期間におけるデータ線の電圧は、第１電圧、第２電圧、キャパシタの容量、データ線の寄生容量および下位画像データに応じて定まる。
【００２０】
また、本発明の電気光学パネルは、複数の走査線と、複数のデータ線と、前記走査線と前記データ線とに接続されるスイッチング素子と、前記スイッチング素子に接続されマトリックス状に配置された画素電極とを有する画像表示領域と、上述した駆動回路とを備えたことを特徴とする。この構成によれば、電気光学パネル上に駆動回路が作り込まれるものとなる。この場合、画像表示領域に構成されるスイッチング素子は薄膜トランジスタであり、駆動回路も薄膜トランジスタで構成することが望ましい。
【００２１】
また、本発明の電子機器は、上述した電気光学パネルを備えることを特徴とするものであり、例えば、ビデオカメラに用いられるビューファインダ、携帯電話機、ノート型コンピュータ、ビデオプロジェクタ等が該当する。
【００２２】
【発明の実施の形態】
以下、本発明の実施形態について図面を参照して説明する。
【００２３】
＜液晶装置の全体構成＞
まず、本発明に係る電気光学装置として、電気光学材料として液晶を用いた液晶装置を一例にとって説明する。液晶装置の主要部は、後述するように、スイッチング素子として薄膜トランジスタ（Thin Film Transistor：以下、「ＴＦＴ」と称する）を形成した素子基板と対向基板とが互いに電極形成面を対向させて、かつ、一定の間隙を保って貼付されて、この間隙に液晶が挟持された液晶パネルから構成されている。
【００２４】
図１は本実施形態に係る液晶装置の全体構成を示すブロック図である。この液晶装置は、液晶パネル素子基板上に画像表示領域Ａ、走査線駆動回路１００、上位ビット用データ線駆動回路２００、および下位ビット用データ線駆動回路３００を備えており、また、外部処理回路としてタイミング発生回路４００および電源回路５００を備えて、大略構成されている。
【００２５】
この液晶装置に供給される入力画像データＤは４ビットパラレルの形式である。ここで、入力画像データＤの上位１ビットを上位画像データＤ３と、その下位３ビットを下位画像データＤ０〜Ｄ２と称することにする。この例では、上位画像データＤ３が上位ビット用データ線駆動回路２００に供給され、下位画像データＤ０〜Ｄ２が下位ビット用データ線駆動回路３００に入力されるようになっている。すなわち、この液晶装置においては、入力画像データＤを上位ビットと下位ビットに分割し、これらのデータに対して各々処理を施し、処理結果に基づいて、画像表示領域Ａの上側と下側からデータ線６ａを駆動するようになっている。なお、この例では、以下の説明を簡略化するため、入力画像データＤは１色に対応するものとして説明するが、本発明はこれに限定する趣旨ではなく、ＲＧＢの３原色に対応するものであっても良いことは勿論である。
【００２６】
ここで、タイミング発生回路４００は、入力画像データＤに同期してＹクロックＹＣＫ、ＸクロックＸＣＫ、Ｙ転送開始パルスＤＹ、Ｘ転送開始パルスＤＸ、ラッチパルスＬＡＴ、信号ＷＲ、信号ＮＲＧＣ等を生成し、これらの信号を液晶パネル素子基板上に形成される走査線駆動回路１００、上位ビット用データ線駆動回路２００、および下位ビット用データ線駆動回路３００に各々供給するように構成されている。また、電源回路５００は、定電圧回路から構成されており、液晶パネル素子基板上に形成される各回路の電源電圧を生成する他、後述する上位ビット用Ｄ／Ａコンバータ２４０に用いられる電圧Ｖdaw1，Ｖcgw1，Ｖdaw2，Vcgw2，Ｖdak1，Ｖcgk1，Ｖdak2，Ｖcgk2を生成するように構成されている。
【００２７】
＜画像表示領域＞
画像表示領域Ａは、図１に示されるように、ｍ本の走査線３ａが、Ｘ方向に沿って平行に配列して形成される一方、ｎ本のデータ線６ａが、Ｙ方向に沿って平行に配列して形成されている。そして、走査線３ａとデータ線６ａとの交点付近においては、ＴＦＴ５０のゲートが走査線３ａに接続される一方、ＴＦＴ５０のソースがデータ線６ａに接続されるとともに、ＴＦＴ５０のドレインが画素電極９ａに接続されている。そして、各画素は、画素電極９ａと、対向基板に形成される対向電極（後述する）と、これら両電極間に挟持された液晶とによって構成される。この結果、走査線３ａとデータ線６ａとの各交点に対応して、マトリクス状に配列することとなる。
【００２８】
また、ＴＦＴ５０のゲートが接続される各走査線３ａには、走査信号Ｙ１、Ｙ２、…、Ｙｍが、パルス的に線順次で印加される構成となっている。このため、ある走査線３ａに走査信号が供給されると、当該走査線に接続されるＴＦＴ５０がオンするので、データ線６ａから所定のタイミングで供給される画像信号Ｘ１、Ｘ２、…、Ｘｎは、対応する画素に順番に書き込まれた後、所定の期間保持されることとなる。
【００２９】
ここで、各画素に印加される電圧レベルに応じて液晶分子の配向や秩序が変化するので、光変調による階調表示が可能となる。例えば、液晶を通過する光量は、ノーマリーホワイトモードであれば、印加電圧が高くなるにつれて制限される一方、ノーマリーブラックモードであれば、印加電圧が高くなるにつれて緩和されるので、液晶装置全体では、画像信号に応じたコントラストを持つ光が各画素毎に出射される。このため、所定の表示が可能となっているのである。なお、この例の画像表示領域Ａはノーマリーホワイトモードで動作するよう構成されている。
【００３０】
また、保持された画像信号がリークするのを防ぐために、蓄積容量５１が、画素電極９ａと対向電極との間に形成される液晶容量と並列に付加される。例えば、画素電極９ａの電圧は、ソース電圧が印加された時間よりも３桁も長い時間だけ蓄積容量５１により保持されるので、保持特性が改善される結果、高コントラスト比が実現されることとなる。
【００３１】
＜走査線駆動回路の構成＞
次に、走査線駆動回路１００は、Ｙシフトレジスタおよびレベルシフタ等を備えている。Ｙシフトレジスタは、垂直走査期間の開始を示す信号ＤＹを水平走査期間毎に反転するＹクロックＹＣＫを用いてＹ方向にシフトし、順次シフトされた信号をレベルシフタを用いてレベルシフトして、走査信号Ｙ１、Ｙ２、…、Ｙｍを生成している。各走査信号Ｙ１、Ｙ２、…、Ｙｍは走査線３ａに対しパルス的に線順次で供給されるようになっている。なお、走査信号Ｙ１、Ｙ２、…、Ｙｍは、１水平走査期間の中の所定期間においてアクティブとなる信号である。
【００３２】
＜上位ビット用データ線駆動回路＞
次に、上位ビット用データ線駆動回路２００は、図１に示すようにＸシフトレジスタ２１０、上位画像データＤ３が供給される画像データ供給線Ｌ３、スイッチＳＷ２１〜ＳＷ２ｎ、第１ラッチ２２０、第２ラッチ２３０、上位ビット用Ｄ／Ａコンバータ２４０を備えている。
【００３３】
まず、Ｘシフトレジスタ２１０は、ＸクロックＸＣＫにしたがって、Ｘ転送開始パルスＤＸを順次シフトしてサンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎを順次生成するように構成されている。
【００３４】
次に、画像データ供給線Ｌ３は、スイッチＳＷ２１〜ＳＷ２ｎを介して第１ラッチ２２０に接続されており、スイッチＳＷ２１〜ＳＷ２ｎの各制御入力端子には、サンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎが供給されるようになっている。したがって、サンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎに同期して、上位画像データＤ３が第１ラッチ２２０に供給される。
【００３５】
次に、第１ラッチ２２０は、スイッチＳＷ２１〜ＳＷ２ｎから供給される上位画像データＤ３をラッチするように構成されており、これにより、点順次で走査されるデータが得られる。また、第２ラッチ２３０は、第１ラッチ２２０の各出力データをラッチパルスＬＡＴを用いてラッチするように構成されている。ここで、ラッチパルスＬＡＴは１水平走査期間毎にアクティブとなる信号である。したがって、この第２ラッチ２３０によって、点順次で出力される第１ラッチ２２０の各データは、線順次の各データに変換される。換言すれば、スイッチＳＷ２１〜ＳＷ２ｎ、第１ラッチ２２０および第３ラッチ２３０を用いることによって、画像データ供給線Ｌ３に供給される上位画像データＤ３を前記各データ線６ａに対応する線順次データに変換している。
【００３６】
次に、上位ビット用Ｄ／Ａコンバータ２４０は、複数の選択回路を備えており、電源回路５００から供給される直流電圧Ｖdaw1，Ｖcgw1，Ｖdaw2，Vcgw2，Ｖdak1，Ｖcgk1，Ｖdak2，Ｖcgk2を選択するようになっている。なお、詳細な構成については後述する。
【００３７】
＜下位ビット用データ線駆動回路の構成＞
次に、下位ビット用データ線駆動回路３００は、図１に示すようにＸシフトレジスタ３１０、下位画像データＤ０〜Ｄ２が供給される画像データ供給線Ｌ０〜Ｌ２、スイッチＳＷ１〜ＳＷ３ｎ、第１ラッチ３２０、第２ラッチ３３０、下位ビット用Ｄ／Ａコンバータ３４０、およびディスチャージ回路３５０を備えている。
【００３８】
ここで、Ｘシフトレジスタ３１０は、上述したＸシフトレジスタ２１０と同様に構成されており、また、第１ラッチ３２０および第２ラッチ３３０は、３ビットの下位画像データＤ０〜Ｄ２をラッチする点を除いて、上述した第１ラッチ２２０および第２ラッチ２３０と同様に構成されている。くわえて、スイッチＳＷ１〜ＳＷ３ｎは、下位画像データＤ０〜Ｄ２に対応して３個で１組の構成となっており、サンプリングパルスＳＲｊ（ｊは１からｎまでの整数）がスイッチＳＷ３ｊ-2、ＳＷ３ｊ−１、およびＳＷ３ｊに供給されるようになっている。すなわち、Ｘシフトレジスタ３１０から第２ラッチ３３０までの構成は、１ビットの上位画像データＤ３に対応する下位データ線駆動回路２００の構成部分を３ビットに拡大したものである。
【００３９】
以上の構成において、３ビットの下位画像データＤ０〜Ｄ２が画像データ供給線Ｌ０〜Ｌ２に供給され、各スイッチＳＷ１〜ＳＷ３ｎにサンプリングパルスＳＲ１、ＳＲ２、…、ＳＲｎが順次供給されると、下位画像データＤ０〜Ｄ２が順次サンプリングされる。そして、これを第１ラッチ３２０でラッチして、点順次の画像データが生成される。さらに、これをラッチパルスＬＡＴを用いて第２ラッチ３３０でラッチすることによって線順次の画像データが生成されるのである。
【００４０】
ここで、画像データ供給線Ｌ０〜Ｌ２の浮遊容量と、画像データ供給線Ｌ３の浮遊容量について検討する。なお、画像データ供給線Ｌ０〜Ｌ３とこれらに交差する配線との各交差領域で発生する浮遊容量値をＣｂとする。
【００４１】
図１４に示す従来例の場合、各画像データ供給線の交差領域の数は４ｎとなるので、画像データ供給線１本当たりの総浮遊容量値は４ｎ・Ｃｂとなる。なお、従来は上下で別々のソース線を駆動しているため、データ線１本あたりの交差部の数は（４ｎ／２）になる。ただし、同じ重み付けされたデータ線単位で考えると、上下にそれぞれ２本あるため（４ｎ／２）・２＝４ｎとなる。データが４ｂｉｔの場合、全データ線の交差部は４ｎ・４＝１６ｎとなる。
【００４２】
これに対して、本例では上側はｎ、下側は１本あたり３ｎとなっている。従って、合計ではｎ＋３ｎ・３（本）＝１０ｎとなる。
【００４３】
また、画像データ供給線Ｌ３の交差領域の数はｎとなるので、その総浮遊容量値はｎ・Ｃｂとなる。このため、図１４に示すものと比較して画像データ供給線１本当たりの総浮遊容量値を減少させることができる。したがって、本実施形態によれば、各画像データ供給線Ｌ０〜Ｌ３の右端から取り出される画像データと左端から取り出される画像データの遅延時間を短くすることができ、正常なタイミングで画像データを確実にサンプリングすることが可能となる。くわえて、各画像データ供給線Ｌ０〜Ｌ３の負荷が軽くなるから、これらを駆動する回路の消費電力を減少させることができる。
【００４４】
次に、下位ビット用Ｄ／Ａコンバータ３４０は、スイッチドキャパシタを備えている。なお、詳細な構成については、後述する。
【００４５】
次に、信号ＮＲＧＣが供給されるディスチャージ回路３５０は、各データ線６ａに接続されている。信号ＮＲＧＣは水平走査期間の開始から一定期間中Ｈレベルとなる信号である。ディスチャージ回路３５０は信号ＮＲＧＣがＨレベルであるとき、各データ線６ａを接続するように構成されている。したがって、ディスチャージ回路３５０によって、各データ線６ａに平均的な電圧を印加することができる。
【００４６】
＜Ｄ／Ａコンバータ＞
次に、上位ビット用Ｄ／Ａコンバータ２４０および下位ビット用Ｄ／Ａコンバータ３４０について説明する。これらの上位ビット用Ｄ／Ａコンバータ２４０の機能は、各データ線６ａに対して入力画像データＤに応じた電圧を印加することにある。ところで、データ線６ａには寄生容量が存在する。本実施形態のＤ／Ａコンバータは、この寄生容量を積極的に活用しており、上位ビットに対応する電圧を寄生容量に充電した後、下位ビットに対する電荷を寄生容量に流し込むことによって、データ線６ａに対して入力画像データＤに対応する電圧を印加するように構成されている。
【００４７】
図２は、１本のデータ線に対応する下位ビット用Ｄ／Ａコンバータ３４０の動作原理を示す概念図である。下位ビット用Ｄ／Ａコンバータ３４０の内部には、下位画像データＤ０〜Ｄ２の各ビットの重み付けに応じた容量値を持つキャパシタ３４１〜３４３が設けられている。ここで、キャパシタ３４１の値をＣdacとすれば、キャパシタ３４２、３４３の値は、２・Ｃdac、４・Ｃdacとなるように設定されている。また、データ線６ａの寄生容量はＣslnであり、そこに充電すべき電圧（上位画像データＤ３に対応）はＶslnである。
【００４８】
まず、下位画像データＤ０〜Ｄ２のうち“１”に対応するキャパシタに充電電圧Ｖdacを充電する。図に示す例では、Ｄ０＝１、Ｄ１＝０、Ｄ２＝１であるため、キャパシタ３４１および３４３に充電電圧Ｖdacが充電される。次に、データ線６ａに電圧Ｖslnを充電し、この後、データ線６ａとキャパシタ３４１および３４３を接続する。ここで、下位画像データＤ０〜Ｄ２のデータ値がＮであるとすれば、データ線６ａの電圧Ｖは、以下に示す式（１）で与えられる。
【００４９】
Ｖ＝（Ｎ・Ｃdac・Ｖdac＋Ｃsln・Ｖsln）／（Ｎ・Ｃdac＋Ｃsln）……式（１）
式（１）において、ＣdacとＣslnとは定数であり、ＶdacとＶslnとは変数である。したがって、ＶdacとＶslnとを適宜設定することによって、データ線６ａの電圧を可変することができる。換言すれば、ＶdacとＶslnとを適宜設定することによって、下位ビット用Ｄ／Ａコンバータ３４０のビット数を拡大することが可能となる。上位ビット用Ｄ／Ａコンバータ２４０は、このために設けられたものであり、上位画像データＤ３の値に応じて、予め定められた複数の直流電圧の中から必要とされる電圧を選択するようになっている。
【００５０】
例えば、上位画像データＤ３が“０”のときのＶdacをＶdaw1=7V,ＶslnをＶcgw1=4.5V、上位画像データＤ３が“１”のときのＶdacをＶdak1=4.5V, ＶslnをＶcgk1=7Vとし、Ｃdac=1.5E-12ＦかつＣsln=1.1E-11Ｆとすると、０から１５までの階調値とデータ線６ａの電圧Ｖとは、図３に黒丸で示す関係がある。この図に示すように階調値に対する電圧Ｖの変化曲線は、Ｓ字上に変化するので、たとえば液晶の駆動に適したガンマ補正を施すことが可能となる。
【００５１】
ところで、液晶には、直流電圧が印加されると、その組成が変化し表示特性が劣化する性質がある。このため、液晶に印加する電圧極性を、一定周期で反転させることが望ましい。極性反転には各種の方式があるが、この例では、１フィ−ルド周期毎にデータ線単位で極性反転を行っている。
【００５２】
したがって、奇数フィールドと偶数フィールドで液晶に印加する電圧極性を反転する必要がある。このため、あるフィールドでは、上位画像データが“０”のときにＶdaw1およびＶcgw1、上位画像データが“１”のときにＶdak1およびＶcgk1を各々選択し、次のフィールドでは上位画像データが“０”のときにＶdacとしてＶdaw2=1V,ＶslnとしてＶcgw2=3.5V、上位画像データが“１”のときにＶdacとしてＶdak2=3.5V, ＶslnとしてＶcgk2=1Vを各々選択するようにしている。図３に示す白丸印の曲線は、次のフィールドにおける特性を示したものである。また、図４に図３にプロットした各点に対応する下位画像データＤ０〜Ｄ２、上位画像データＤ３、階調値、電圧Ｖの関係を示す。
【００５３】
さてここで、上位ビット用Ｄ／Ａコンバータ２４０および下位ビット用Ｄ／Ａコンバータ３４０の構成をより具体的に説明する。図５は、１本のデータ線６ａに対応する上位ビット用Ｄ／Ａコンバータ２４０および下位ビット用Ｄ／Ａコンバータ３４０の構成部分を示す回路図である。
【００５４】
まず、上位ビット用Ｄ／Ａコンバータ２４０は、選択回路２４１〜２４７から構成されている。選択回路２４１〜２４４は、上位画像データＤ３が“１”のときＶdaw1，Ｖcgw1，Ｖdaw2，Vcgw2を各々選択し、一方、上位画像データＤ３が“０”のときＶdak1，Ｖcgk1，Ｖdak2，Vcgk2を各々選択するようになっている。また、選択回路２４５および２４６は、現在のフィールドが偶数フィールドであるか奇数フィールドであるかを指示するフィールド信号ＦＥに基づいて入力データの一方を選択するようになっている。さらに、選択回路２４７は、ＤＡＣの充電期間においてＨアクティブとなる信号CSETとデータ線の充電期間においてＨアクティブとなる信号SSETに基づいて、選択を行うようになっている。なお、選択回路２４７は、信号CSETと信号SSETのいずれもがＬレベルの期間中は、出力端子をハイインピーダンス状態にするようになっている。ここで、選択回路２４７の出力データの真理値表を図６に示す。この図に示すように偶数フィールドではＶdaw1，Ｖcgw1，Ｖdaw1，Vcgw1の組が選択され、奇数フィ−ルドではＶdaw2，Ｖcgw2，Ｖdaw2，Vcgw2の組が選択されることになる。
【００５５】
次に、下位ビット用Ｄ／Ａコンバータ３４０は、図５に示すように、キャパシタ３４１〜３４３、一端がキャパシタ３４１〜３４３に接続されるとともに他端がデータ線６ａに接続されるスイッチＳＷａ〜ＳＷｃ、ナンド回路３４５〜３４７から構成されている。なお、スイッチＳＷａ〜ＳＷｃは、制御入力端子の論理レベルがＬレベルのときオン状態となり、Ｈレベルのときオフ状態となるようになっている。
【００５６】
図７は、上位ビット用Ｄ／Ａコンバータ２４０および下位ビット用Ｄ／Ａコンバータ３４０の動作を説明するためのタイミングチャートであり、図８はＤ／Ａ変換における電荷の移動を示す概念図である。なお、この例にあっては、偶数フィールドで信号ＦＥがＨレベルとなり、奇数フィールドで信号ＦＥがＬレベルになるものとする。また、時刻ｔ１は偶数フィールドにおけるｊ番目の水平走査期間の開始タイミングである。さらに、上位画像データＤ３の値は“１”、下位画像データＤ２〜Ｄ０の値は“１，１，１”であるものとする。
【００５７】
時刻ｔ１から当該水平走査期間が開始すると、まず、信号ＮＲＧＣがＨレベルとなる。すると、ディスチャージ回路３５０が各データ線６ａを接続し、各データ線６ａに平均的な電圧を印加する。
【００５８】
この後、信号ＣＳＥＴがＨレベルになる第１期間Ｔ１において、上位ビット用Ｄ／Ａコンバータ２４０から電圧Ｖdak1が出力される。このとき、信号ＷＲはＨレベルとなっており、また、Ｄ０=Ｄ１=Ｄ２=１であるから、下位ビット用Ｄ／Ａコンバータ３４０のスイッチＳＷａ〜ＳＷｃは総てオン状態となる。このため、データ線６ａの寄生容量Ｃslnに電圧Ｖdak1が充電されるとともに、データ線６ａを介して各キャパシタ３４１〜３４３に電圧Ｖdak1が充電される。すなわち、図８（Ａ）に示すように、下位ビット用Ｄ／Ａコンバータ３４０の容量７・Ｃdacとデータ線６ａの寄生容量Ｃslnに充電電圧ＶdacとしてＶdak1が充電される。
【００５９】
次に、信号ＳＳＥＴがＨレベルになる第２期間Ｔ２においては、信号ＷＲがＬレベルとなるので、スイッチＳＷａ〜ＳＷｃはオフ状態となる。このとき、上位ビット用Ｄ／Ａコンバータ２４０から電圧Ｖcgk1が出力され、これにより、データ線６ａの寄生容量Ｃslnが電圧Ｖcgk1に充電される。すなわち、図８（Ｂ）に示すように、下位ビット用Ｄ／Ａコンバータ３４０の容量７・Ｃdacに電圧Ｖdak1が充電された状態で、データ線６ａの寄生容量Ｃslnに充電電圧ＶslnとしてＶcgk1が充電される。
【００６０】
次に、走査信号ＹｊがＨレベルとなる第３期間Ｔ３において、信号ＣＳＥＴ、ＳＳＥＴはＬレベルとなるので、上位ビット用Ｄ／Ａコンバータ２４０中の選択回路２４７は出力端子をハイインピーダンス状態にする。一方、当該期間において信号ＷＲはＨレベルとなるので、スイッチＳＷａ〜ＳＷｃはオンとなり、キャパシタ３４１〜３４３とデータ線６ａが接続される。すると、キャパシタ３４１〜３４３とデータ線６ａの寄生容量Ｃslnとの間で電荷が移動し、図８（Ｃ）に示すように両者の電圧が等しくなる。この場合、データ線６ａの電圧Ｖａは以下に示す式（２）で与えられる。
【００６１】
Ｖａ＝（７Ｃdac・Ｖdak1＋Ｃsln・Ｖcgk1）／（７Ｃdac＋Ｃsln）……式（２）
なお、本来は、Ｖａ＝（７Ｃdac・Ｖdak1＋Ｃsln・Ｖcgk1＋Ｃgso）／（７Ｃdac＋Ｃsln＋Ｃgso）という式に基づいてＶａを求めるが、通常Ｃgos《ＣdacとなるためＣgsoは無視している。
【００６２】
また、当該期間において、走査信号ＹｊがＨレベルとなるから、ＴＦＴ５０がオン状態となり、ＴＦＴ５０を介して電圧Ｖａが蓄積容量５１に印加される。そして、走査信号ＹｊがＬレベルになると、ＴＦＴ５０がオフ状態となり、次のフィールドまで、電圧Ｖａが保持される。
【００６３】
次に、時刻ｔ１から１フィールド期間が経過し、奇数フィールドにおけるｊ番目の水平走査期間が時刻ｔ２から開始する。この場合も上述した偶数フィールドと同様に、第１期間Ｔ１'においてキャパシタ３４１〜３４３とデータ線６ａの寄生容量に電圧が充電される。また、第２期間Ｔ２'においてデータ線６ａとキャパシタ３４１〜３４３が分離されるとともに寄生容量に電圧が充電される。さらに、第３期間Ｔ３'においてデータ線６ａとキャパシタ３４１〜３４３が接続されるとともにデータ線６ａの電圧ＶｂがＴＦＴ５０を介して蓄積容量５１に取り込まれる。ただし、奇数フィールドでは、第１期間Ｔ１'に上位ビット用Ｄ／Ａコンバータ２４０から出力される電圧はＶdak2となり、第２期間Ｔ２'に上位ビット用Ｄ／Ａコンバータ２４０から出力される電圧はＶcgk2となるから、奇数フィールドにおけるデータ線６ａの電圧波形は、基準電圧Ｖrefを中心に奇数フィールドにおけるそれを上下反転したものとなる。したがって、液晶には直流電圧が印加されず、特性劣化を防止することができる。
【００６４】
＜液晶パネルの構成例＞
次に、上述した電気的構成に係る液晶パネルの全体構成について図９および図１０を参照して説明する。ここで、図９は、液晶パネルの構成を示す斜視図であり、図１０は、図９におけるＺ−Ｚ'線断面図である。
【００６５】
これらの図に示されるように、液晶パネルは、画素電極９ａ等が形成されたガラスや半導体等の素子基板１０１と、共通電極１０８等が形成されたガラス等の透明な対向基板１０２とを、スペーサ１０３が混入されたシール材１０４によって一定の間隙を保って、互いに電極形成面が対向するように貼り合わせるとともに、この間隙に電気光学材料としての液晶１０５を封入した構造となっている。なお、シール材１０４は、対向基板１０２の基板周辺に沿って形成されるが、液晶１０５を封入するために一部が開口している。このため、液晶１０５の封入後に、その開口部分が封止材１０６によって封止されている。
【００６６】
ここで、素子基板１０１の対向面であって、シール材１０４の外側一辺とこれに対向する他辺においては、上述した上位ビット用データ線駆動回路２００と下位ビット用データ線駆動回路３００が形成されて、Ｙ方向に延在するデータ線６ａを駆動する構成となっている。さらに、この一辺には複数の接続電極１０７が形成されて、タイミング発生回路４００からの各種信号や上位画像データＤ３、下位画像データＤ０〜Ｄ２を入力する構成となっている。また、この一辺に隣接する一辺には、走査線駆動回路１００が形成されて、Ｘ方向に延在する走査線３ａをそれぞれたとえば両側から駆動する構成となっている。また、シール材１０４の下側には電源ライン１０９が形成されており、走査線駆動回路１００、上位ビット用データ線駆動回路２００および下位ビット用データ線駆動回路３００に電源が給電される構成となっている。この時、データ線駆動回路２００、３００、走査線駆動回路１００はシール材１０４の直下や液晶１０５に接する部分にあっても良い。
【００６７】
一方、対向基板１０２の共通電極１０８は、素子基板１０１との貼合部分における４隅のうち、少なくとも１箇所において設けられた導通材によって、素子基板１０１との電気的導通が図られている。ほかに、対向基板１０２には、液晶パネル１００の用途に応じて、例えば、第１に、ストライプ状や、モザイク状、トライアングル状等に配列したカラーフィルタが設けられ、第２に、例えば、クロムやニッケルなどの金属材料や、カーボンやチタンなどをフォトレジストに分散した樹脂ブラックなどのブラックマトリクスが設けられ、第３に、液晶パネルに光を照射するバックライトが設けられる。特に色光変調の用途の場合には、カラーフィルタは形成されずにブラックマトリクスが対向基板１０２に設けられる。
【００６８】
くわえて、素子基板１０１および対向基板１０２の対向面には、それぞれ所定の方向にラビング処理された配向膜などが設けられる一方、その各背面側には配向方向に応じた偏光板（図示省略）がそれぞれ設けられる。ただし、液晶１０５として、高分子中に微小粒として分散させた高分子分散型液晶を用いれば、前述の配向膜、偏光板等が不要となる結果、光利用効率が高まるので、高輝度化や低消費電力化などの点において有利である。
【００６９】
なお、走査線駆動回路１００、上位ビット用データ線駆動回路２００、下位ビット用データ線駆動回路３００等の周辺回路の一部または全部を、素子基板１０１に形成する替わりに、例えば、ＴＡＢ（Tape Automated Bonding）技術を用いてフィルムに実装された駆動用ＩＣチップを、素子基板１０１の所定位置に設けられる異方性導電フィルムを介して電気的および機械的に接続する構成としても良いし、駆動用ＩＣチップ自体を、ＣＯＧ（Chip On Grass）技術を用いて、素子基板１０１の所定位置に異方性導電フィルムを介して電気的および機械的に接続する構成としても良い。
【００７０】
＜素子基板の構成など＞
また、実施の形態においては、液晶パネルの素子基板１０１をガラス等の透明な絶縁性基板により構成して、当該基板上にシリコン薄膜を形成するとともに、当該薄膜上にソース、ドレイン、チャネルが形成されたＴＦＴによって、画素のスイッチング素子（ＴＦＴ５０）や走査線駆動回路１００、上位ビット用データ線駆動回路２００および下位ビット用データ線駆動回路３００の素子を構成するものとして説明したが、本発明はこれに限られるものではない。
【００７１】
例えば、素子基板１０１を半導体基板により構成して、当該半導体基板の表面にソース、ドレイン、チャネルが形成された絶縁ゲート型電界効果トランジスタによって、画素のスイッチング素子や各種の駆動回路１００、２００、３００の素子を構成しても良い。このように素子基板１０１を半導体基板により構成する場合には、透過型の表示パネルとして用いることができないため、画素電極９ａをアルミニウムなどで形成して、反射型として用いられることとなる。また、単に、素子基板１０１を透明基板として、画素電極９ａを反射型にしても良い。
【００７２】
さらに、上述した実施の形態にあっては、画素のスイッチング素子を、ＴＦＴで代表される３端子素子として説明したが、ダイオード等の２端子素子で構成しても良い。ただし、画素のスイッチング素子として２端子素子を用いる場合には、走査線３ａを一方の基板に形成し、データ線６ａを他方の基板に形成するとともに、２端子素子を、走査線３ａまたはデータ線６ａのいずれか一方と、画素電極との間に形成する必要がある。この場合、画素は、走査線３ａとデータ線６ａとの間に直列接続された二端子素子と、液晶とから構成されることとなる。
【００７３】
また、本発明は、アクティブマトリクス型液晶表示装置として説明したが、これに限られず、ＳＴＮ（Super Twisted Nematic）液晶などを用いたパッシィブ型にも適用可能である。さらに、電気光学材料としては、液晶のほかに、エレクトロルミネッセンス素子などを用いて、その電気光学効果により表示を行う表示装置にも適用可能である。すなわち、本発明は、上述した液晶装置と類似の構成を有するすべての電気光学装置に適用可能である。
【００７４】
＜電子機器＞
次に、上述した液晶装置を各種の電子機器に適用される場合について説明する。
【００７５】
＜その１：プロジェクタ＞
まず、この液晶装置をライトバルブとして用いたプロジェクタについて説明する。図１１は、プロジェクタの構成例を示す平面図である。
【００７６】
この図に示されるように、プロジェクタ１１００内部には、ハロゲンランプ等の白色光源からなるランプユニット１１０２が設けられている。このランプユニット１１０２から射出された投射光は、ライトガイド１１０４内に配置された４枚のミラー１１０６および２枚のダイクロイックミラー１１０８によってＲＧＢの３原色に分離され、各原色に対応するライトバルブとしての液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇに入射される。
【００７７】
液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇの構成は、上述した液晶パネルと同等であり、画像信号処理回路（図示省略）から供給されるＲ、Ｇ、Ｂの原色信号でそれぞれ駆動されるものである。そして、これらの液晶パネルによって変調された光は、ダイクロイックプリズム１１１２に３方向から入射される。このダイクロイックプリズム１１１２においては、ＲおよびＢの光が９０度に屈折する一方、Ｇの光が直進する。したがって、各色の画像が合成される結果、投射レンズ１１１４を介して、スクリーン等にカラー画像が投写されることとなる。
【００７８】
ここで、各液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇによる表示像について着目すると、液晶パネル１１１０Ｇによる表示像は、液晶パネル１１１０Ｒ、１１１０Ｂによる表示像に対して左右反転することが必要となる。
【００７９】
なお、液晶パネル１１１０Ｒ、１１１０Ｂおよび１１１０Ｇには、ダイクロイックミラー１１０８によって、Ｒ、Ｇ、Ｂの各原色に対応する光が入射するので、カラーフィルタを設ける必要はない。
【００８０】
＜その２：モバイル型コンピュータ＞
次に、この液晶パネルを、モバイル型のパーソナルコンピュータに適用した例について説明する。図１２は、このパーソナルコンピュータの構成を示す斜視図である。図において、コンピュータ１２００は、キーボード１２０２を備えた本体部１２０４と、液晶表示ユニット１２０６とから構成されている。この液晶表示ユニット１２０６は、先に述べた液晶パネル１００５の背面にバックライトを付加することにより構成されている。
【００８１】
＜その３：携帯電話＞
さらに、この液晶パネルを、携帯電話に適用した例について説明する。図１３は、この携帯電話の構成を示す斜視図である。図において、携帯電話１３００は、複数の操作ボタン１３０２とともに、反射型の液晶パネル１００５を備えるものである。この反射型の液晶パネル１００にあっては、必要に応じてその前面にフロントライトが設けられる。
【００８２】
なお、図１１〜図１３を参照して説明した電子機器の他にも、液晶テレビや、ビューファインダ型、モニタ直視型のビデオテープレコーダ、カーナビゲーション装置、ページャ、電子手帳、電卓、ワードプロセッサ、ワークステーション、テレビ電話、POS端末、タッチパネルを備えた装置等などが挙げられる。そして、これらの各種電子機器に適用可能なのは言うまでもない。
【００８３】
【発明の効果】
以上説明したように本発明よれば、画像データ供給線に発生する浮遊容量を減少させることができる。このため、データの高速化、低消費電力化が容易となる。更には、配線を少なくすることができるとともに、狭額縁のパネルを実現することができる。
【図面の簡単な説明】
【図１】  本発明の一実施形態に係る液晶装置の全体構成を示すブロック図である。
【図２】  １本のデータ線に対応する下位ビット用Ｄ／Ａコンバータ３４０の動作原理を示す概念図である。
【図３】  Ｄ／Ａコンバータの特性を示すグラフである。
【図４】  図３にプロットした各点に対応する下位画像データＤ０〜Ｄ２、上位画像データＤ３、階調値、電圧Ｖの関係を示す図である。
【図５】  １本のデータ線６ａに対応する上位ビット用Ｄ／Ａコンバータ２４０および下位ビット用Ｄ／Ａコンバータ３４０の構成部分を示す回路図である。
【図６】  選択回路２４７の出力データの真理値表である。
【図７】  上位ビット用Ｄ／Ａコンバータ２４０および下位ビット用Ｄ／Ａコンバータ３４０の動作を説明するためのタイミングチャートである。
【図８】  Ｄ／Ａ変換における電荷の移動を示す概念図である。
【図９】  同液晶パネルの構造を説明するための斜視図である。
【図１０】  同液晶パネルの構造を説明するための一部断面図である。
【図１１】  同液晶装置を適用した電子機器の一例たるプロジェクタの構成を示す断面図である。
【図１２】  同液晶装置を適用した電子機器の一例たるパーソナルコンピュータの構成を示す斜視図である。
【図１３】  同液晶装置を適用した電子機器の一例たる携帯電話の構成を示す斜視図である。
【図１４】  従来のデータ線駆動回路の構成を示すブロック図である。
【図１５】  従来の液晶装置の構成を示すブロック図である。
【符号の説明】
３ａ……走査線
６ａ……データ線
９ａ……画素電極
５０……ＴＦＴ（スイッチング素子）
ＳＲ１〜ＳＲｎ……サンプリングパルス（第１，第２制御パルス）
Ｄ３……上位画像データ
Ｄ０〜Ｄ２……下位画像データ
Ｌ０〜Ｌ３……画像データ供給線（下位ビット用画像データ供給線、上位ビット用画像データ供給線）
２００……上位ビット用データ線駆動回路
２１０、３１０……Ｘシフトレジスタ
２２０、３２０……第１ラッチ（上位，下位ビット用ラッチ部）
２３０、３３０……第２ラッチ（上位，下位ビット用ラッチ部）
２４０……上位ビット用Ｄ／Ａコンバータ（上位ビット用Ｄ／Ａ変換部）
２４１〜２４７……選択回路
３００……下位ビット用データ線駆動回路
３４０……下位ビット用Ｄ／Ａコンバータ（下位ビット用Ｄ／Ａ変換部）
３４１〜３４３……キャパシタ
ＳＷａ〜ＳＷｃ……スイッチ（スイッチ部）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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