(57)【特許請求の範囲】
【請求項１】
論理値の平均が１／２である１ビットのパルス信号を発生するパルス発生器と、
Ｎ＋１ビット（Ｎは１以上の整数）のブライトネス制御信号の最下位ビットの信号に基づいて、前記パルス信号、及び論理値が０の信号のいずれかを選択する選択器と、
Ｎビットの映像信号と、前記Ｎ＋１ビットのブライトネス制御信号の上位Ｎビットの信号と、前記選択器により選択された信号とを加算するＮビット加算器と、
を備えたことを特徴とする信号処理装置。
【請求項２】
請求項１記載の信号処理装置において、
前記パルス発生器は、
それぞれ周期信号のパルスの回数を計数し、計数結果の最下位ビットを出力する複数の計数器と、
前記複数の計数器の出力に対して排他的論理和を求め、１ビットのパルス信号として出力する単数又は複数の排他的論理和ゲートとを備えたことを特徴とする信号処理装置。
【請求項３】
請求項１記載の信号処理装置において、
前記パルス発生器は、
垂直同期信号のパルスの回数を計数し、計数結果の最下位ビットを出力する第１の計数器と、
水平同期信号のパルスの回数を計数し、計数結果の最下位ビットを出力する第２の計数器と、
画素クロック信号のパルスの回数を計数し、計数結果の最下位ビットを出力する第３の計数器と、
前記第１ないし第３の計数器の出力のいずれか２つを入力とし、排他的論理和演算を行う第１の排他的論理和ゲートと、
前記第１の排他的論理和ゲートに入力されなかった前記第１ないし第３の計数器の出力、及び前記第１の排他的論理和ゲートの演算結果を入力とし、排他的論理和演算を行い、演算結果を１ビットのパルス信号として出力する第２の排他的論理和ゲートとを備えたことを特徴とする信号処理装置。
【請求項４】
論理値の平均が１／２M以上（Ｍは１以上の整数）、１未満であり、かつ、１／２Mの整数倍である２M−１個の１ビットのパルス信号を発生するパルス発生器と、
Ｎ＋Ｍビット（Ｎは１以上の整数）のブライトネス制御信号の下位Ｍビットの信号に基づいて、前記パルス発生器の発生する２M−１個の１ビットのパルス信号、及び論理値が０の信号のいずれか一つの信号を選択する選択器と、
Ｎビットの映像信号と、前記Ｎ＋Ｍビットのブライトネス制御信号の上位Ｎビットの信号と、前記選択器により選択された信号とを加算するＮビット加算器と、
を備えたことを特徴とする信号処理装置。
【請求項５】
論理値の平均が３／４、２／４、１／４である３個の１ビットのパルス信号を発生するパルス発生器と、
Ｎ＋２ビット（Ｎは１以上の整数）のブライトネス制御信号の下位２ビットの信号に基づいて、前記パルス発生器の発生した３個の１ビットのパルス信号、及び論理値が０の信号のいずれか一つの信号を選択する選択器と、
Ｎビットの映像信号と、前記Ｎ＋２ビットのブライトネス制御信号の上位Ｎビットの信号と、前記選択器により選択された信号とを加算するＮビット加算器と、
を備えたことを特徴とする信号処理装置。
【請求項６】
請求項５記載の信号処理装置において、
前記パルス発生器は、
周期的なパルスの回数を計数し、計数結果の下位２ビットを出力する計数器と、
前記計数器の計数結果に対して論理演算を行い、前記３個の１ビットのパルス信号を出力する複数の論理ゲートとを備えたことを特徴とする信号処理装置。
【発明の詳細な説明】
【０００１】
技術分野
本発明は信号処理装置に関し、特に映像信号のブライトネス調整を行う信号処理装置に関する。
【０００２】
背景技術
テレビジョン受像機等における映像信号のブライトネス調整は、映像信号にオフセット信号を加減算することによって行われている。
図７は、従来の信号処理装置の構成を示すブロック図である。
図７において、従来の信号処理装置は、Ｎビット加算器１００３と、制限器１００４とを備える。
【０００３】
Ｎビット加算器１００３は、映像信号入力端子１００１に入力されたＮビットの映像信号Ｓ１００１と、ブライトネス制御信号入力端子１００２に入力されたＮビットのブライトネス制御信号Ｓ１００２とを加算し、加算結果をＮビット信号Ｓ１００３として出力１００３Ｄから出力する。なお、桁あふれが発生した場合には、桁あふれの１ビット、すなわち、加算結果のＮ＋１ビットの最上位ビットを桁上がり出力信号Ｓ１００４として桁上がり出力１００３Ｅから出力し、下位ＮビットをＮビット信号Ｓ１００３として出力１００３Ｄから出力する。ここで、Ｎビット加算器１００３の桁上がり入力１００３Ｃは接地しておく。
【０００４】
制限器１００４は、Ｎビット加算器１００３からの桁上がり出力信号Ｓ１００４と、Ｎビット信号Ｓ１００３とを入力とし、あらかじめ定められた上限値以下であり、かつ、下限値以上となるように、Ｎビット加算器１００３からの信号を制限し、Ｎビットの信号を映像信号出力端子１００５に出力する。
【０００５】
次に、従来の信号処理装置の動作について説明する。
映像信号入力端子１００１からはＮビットの映像信号Ｓ１００１が入力され、Ｎビット加算器１００３の一方の入力１００３Ａに供給される。また、ブライトネス制御信号入力端子１００２からは、Ｎビットのブライトネス制御信号Ｓ１００２が入力され、Ｎビット加算器１００３のもう一方の入力１００３Ｂに供給される。この結果、映像信号Ｓ１００１にブライトネス制御信号Ｓ１００２が加算された信号がＮビット加算器の出力１００３Ｄ、及び桁上がり出力１００３Ｅから出力される。
【０００６】
さらに、Ｎビット加算器１００３より出力されたＮビット信号Ｓ１００３と、桁上がり出力信号Ｓ１００４とは、制限器１００４によって一定の値の範囲内となるように制限される。
このようにして、映像信号Ｓ１００１にオフセット調整を行ったオフセット調整済みの映像信号が映像信号出力端子１００５から出力される。
【０００７】
しかしながら、上記のような従来の信号処理装置では、オフセット調整の精度は映像信号、及びブライトネス制御信号のビット数によって制限される。つまり、従来の信号処理装置では、Ｎビット精度のオフセット調整が行われたことになる。
したがって、ブライトネス調整の精度を向上させるためには、映像信号、及びブライトネス制御信号のビット数を増やす必要がある。
【０００８】
しかし、ビット数を増加させるとＮビット加算器と制限器のみならず、オフセット調整後の信号を処理する回路においてもビット数を増やす必要があり、回路規模が増大するという問題が生じる。
本発明は上記問題点に鑑みてなされたものであり、回路規模を増大させることなくブライトネス調整の精度の向上を可能とする信号処理装置を提供することを目的とする。
【０００９】
発明の開示
本発明の請求項１に係る信号処理装置は、論理値の平均が１／２である１ビットのパルス信号を発生するパルス発生器と、Ｎ＋１ビット（Ｎは１以上の整数）のブライトネス制御信号の最下位ビットの信号に基づいて、前記パルス信号、及び論理値が０の信号のいずれかを選択する選択器と、Ｎビットの映像信号と、前記Ｎ＋１ビットのブライトネス制御信号の上位Ｎビットの信号と、前記選択器により選択された信号とを加算するＮビット加算器とを備えたことを特徴とするものである。
【００１０】
本発明によれば、Ｎビット加算器によりＮビットの映像信号と、Ｎ＋１ビットのブライトネス制御信号の上位Ｎビットの信号とが加算され、さらに、桁上がり入力として入力された、ブライトネス制御信号の最下位ビットに１／２を乗じた信号の加算がなされるため、回路規模を増大させることなく、Ｎビットの映像信号に対して、Ｎ＋１ビットの精度でブライトネス調整を行うことが可能となる。
【００１１】
本発明の請求項２に係る信号処理装置は、請求項１記載の信号処理装置において、前記パルス発生器は、それぞれ周期信号のパルスの回数を計数し、計数結果の最下位ビットを出力する複数の計数器と、前記複数の計数器の出力に対して排他的論理和を求め、１ビットのパルス信号として出力する単数又は複数の排他的論理和ゲートとを備えたことを特徴とするものである。
【００１２】
本発明によれば、請求項１に係る発明と同様の効果に加え、簡易な構成により、１ビットの不規則パルスを発生させることができ、さらに、複数の計数器と、単数又は複数の排他的論理和ゲートとにより、周期的な信号のランダム性を高めたパルス信号を生成することで、規則的なパルス信号を用いた場合に起こり得る画像のパターン化した模様などを防止することができる効果も得られる。
【００１３】
本発明の請求項３に係る信号処理装置は、請求項１記載の信号処理装置において、前記パルス発生器は、垂直同期信号のパルスの回数を計数し、計数結果の最下位ビットを出力する第１の計数器と、水平同期信号のパルスの回数を計数し、計数結果の最下位ビットを出力する第２の計数器と、画素クロック信号のパルスの回数を計数し、計数結果の最下位ビットを出力する第３の計数器と、前記第１ないし第３の計数器の出力のいずれか２つを入力とし、排他的論理和演算を行う第１の排他的論理和ゲートと、前記第１の排他的論理和ゲートに入力されなかった前記第１ないし第３の計数器の出力、及び前記第１の排他的論理和ゲートの演算結果を入力とし、排他的論理和演算を行い、演算結果を１ビットのパルス信号として出力する第２の排他的論理和ゲートとを備えたことを特徴とするものである。
【００１４】
本発明によれば、請求項１に係る発明と同様の効果に加え、簡易な構成により、１ビットの不規則パルスを発生させることができ、さらに、第１ないし第３の計数器と、第１及び第２の排他的論理和ゲートとにより、周期的な信号のランダム性を高めたパルス信号を生成することで、規則的なパルス信号を用いた場合に起こり得る画像のパターン化した模様などを防止することができる効果も得られる。
【００１５】
本発明の請求項４に係る信号処理装置は、論理値の平均が１／２M以上（Ｍは１以上の整数）、１未満であり、かつ、１／２Mの整数倍である２M−１個の１ビットのパルス信号を発生するパルス発生器と、Ｎ＋Ｍビット（Ｎは１以上の整数）のブライトネス制御信号の下位Ｍビットの信号に基づいて、前記パルス発生器の発生する２M−１個の１ビットのパルス信号、及び論理値が０の信号のいずれか一つの信号を選択する選択器と、Ｎビットの映像信号と、前記Ｎ＋Ｍビットのブライトネス制御信号の上位Ｎビットの信号と、前記選択器により選択された信号とを加算するＮビット加算器とを備えたことを特徴とするものである。
【００１６】
本発明によれば、Ｎビットの映像信号に対しＮ＋Ｍビットのブライトネス制御信号の上位Ｎビットの信号が加算され、さらに、桁上がり入力として入力された、ブライトネス制御信号の下位Ｍビットの信号に１／２Mを乗じた信号の加算がなされるため、回路規模を増大させることなく、Ｎビットの映像信号に対して、Ｎ＋Ｍビットの精度でブライトネス調整を行うことが可能となる。
【００１７】
本発明の請求項５に係る信号処理装置は、論理値の平均が３／４、２／４、１／４である３個の１ビットのパルス信号を発生するパルス発生器と、Ｎ＋２ビット（Ｎは１以上の整数）のブライトネス制御信号の下位２ビットの信号に基づいて、前記パルス発生器の発生した３個の１ビットのパルス信号、及び論理値が０の信号のいずれか一つの信号を選択する選択器と、Ｎビットの映像信号と、前記Ｎ＋２ビットのブライトネス制御信号の上位Ｎビットの信号と、前記選択器により選択された信号とを加算するＮビット加算器とを備えたことを特徴とするものである。
本発明によれば、回路規模を増大させることなく、Ｎビットの映像信号に対して、Ｎ＋２ビットの精度でブライトネス調整を行うことが可能となる。
【００１８】
本発明の請求項６に係る信号処理装置は、請求項５記載の信号処理装置において、前記パルス発生器は、周期的なパルスの回数を計数し、計数結果の下位２ビットを出力する計数器と、前記計数器の計数結果に対して論理演算を行い、前記３個の１ビットのパルス信号を出力する複数の論理ゲートとを備えたことを特徴とするものである。
本発明によれば、請求項５に係る発明と同様の効果に加え、信号発生器を簡易な構成により実現することができる。
【００１９】
発明を実施するための最良の形態
（実施の形態１）
以下、本発明の実施の形態１による信号処理装置について、図面を参照しながら説明する。
図１は、本実施の形態１による信号処理装置の構成を示すブロック図である。
図１において、本実施の形態１による信号処理装置は、Ｎビット加算器１０３と、制限器１０４と、選択器１０６と、１ビットパルス発生器１０７とを備える。
【００２０】
Ｎビット加算器１０３は、入力１０３Ａに供給されたＮビットの映像信号Ｓ１０１と、入力１０３Ｂに供給されたＮ＋１ビットのブライトネス制御信号Ｓ１０２の上位Ｎビットの信号と、入力１０３Ｃに供給された桁上がり入力とを加算する。そして、加算結果をＮビット信号Ｓ１０３として出力１０３Ｄから出力する。なお、加算において、桁あふれが発生した場合には、桁あふれの１ビット、すなわち、加算結果のＮ＋１ビットの最上位ビットを桁上がり出力信号Ｓ１０４として桁上がり出力１０３Ｅから出力し、下位ＮビットをＮビット信号Ｓ１０３として出力１０３Ｄから出力する。また、Ｎは１以上の整数である。
【００２１】
制限器１０４は、Ｎビット加算器１０３からの桁上がり出力信号Ｓ１０４と、Ｎビット信号Ｓ１０３とを入力とする。そして、桁上がり出力信号Ｓ１０４と、Ｎビット信号Ｓ１０３とから構成されるＮ＋１ビットの信号が、所定の上限と下限の範囲内であり、かつ、Ｎビットの信号となるように制限し、制限結果であるＮビットの信号を映像信号出力端子１０５に出力する。
【００２２】
選択器１０６は、制御入力１０６Ｓに入力された信号に基づいて、入力１０６Ａと入力１０６Ｂとに入力された信号の一方を選択し、その選択した信号をＮビット加算器１０３に出力する。ここで、選択器１０６の入力１０６Ｂは接地されている。
【００２３】
１ビットパルス発生器１０７は、振幅が“１”である、すなわち、論理値が“１”であるパルスを発生する。なお、１ビットパルス発生器１０７の発生するパルス信号Ｓ１０７の論理値が“０”である状態と、論理値が“１”である状態の出現する確率は、それぞれ２分の１ずつで同じである。すなわち、１ビットパルス発生器１０７から出力されるパルス信号Ｓ１０７は、平均して“０．５”の論理値を示すものである。
【００２４】
次に、本実施の形態１による信号処理装置の動作について説明する。本実施の形態１では、特に輝度信号を調整する場合について説明する。
映像信号入力端子１０１からはＮビットの輝度信号である映像信号Ｓ１０１が入力され、Ｎビット加算器１０３の入力１０３Ａに供給される。また、ブライトネス制御信号入力端子１０２からはＮ＋１ビットのブライトネス制御信号Ｓ１０２が入力される。
【００２５】
ブライトネス制御信号Ｓ１０２は、上位Ｎビットと最下位ビット（ＬＳＢ）とに分割され、上位ＮビットはＮビット加算器１０３の入力１０３Ｂに供給される。また、最下位ビットは選択器１０６の制御信号として選択器１０６の制御入力１０６Ｓに供給される。
【００２６】
１ビットパルス発生器１０７から出力されたパルス信号Ｓ１０７は選択器１０６の入力１０６Ａに供給される。そして、選択器１０６の制御入力１０６Ｓに論理値“１”の信号が供給されたときには、選択器１０６は、入力１０６Ａの信号、すなわちパルス信号Ｓ１０７を選択してＮビット加算器１０３に出力する。一方、制御入力１０６Ｓに論理値“０”の信号が供給されたときには、入力１０６Ｂの信号、すなわち論理値“０”の信号を選択してＮビット加算器１０３に出力する。
【００２７】
したがって、ブライトネス制御信号Ｓ１０２の最下位ビットが“１”のときは、選択器１０６の出力は平均して“０．５”となり、ブライトネス制御信号Ｓ１０２の最下位ビットが“０”のときは、選択器１０６の出力は、“０”となる。すなわち、選択器１０６の出力の平均は、ブライトネス制御信号Ｓ１０２の最下位ビットに“０．５”を乗じた値となる。
【００２８】
その選択器１０６からの出力は、Ｎビット加算器１０３の入力１０３Ｃに供給される。そして、Ｎビット加算器１０３は、入力１０３Ａに供給されたＮビットの映像信号Ｓ１０１と、入力１０３Ｂに供給されたＮ＋１ビットのブライトネス制御信号Ｓ１０２の上位Ｎビットの信号と、入力１０３Ｃに供給された１ビットの桁上がり入力とを加算する。なお、Ｎビット加算器１０３における加算において、入力１０３Ｃに供給された１ビットの桁上がり入力は、最下位ビットに加算されるものである。
【００２９】
なお、ブライトネス制御信号Ｓ１０２が負の値を持っている場合には、ブライトネス制御信号Ｓ１０２を映像信号Ｓ１０１に加算することにより、結果として映像信号Ｓ１０１からオフセット量が減算されることとなる。
【００３０】
そして、加算結果がＮビットであるときには、Ｎビット加算器１０３は、その加算結果をＮビット信号Ｓ１０３として出力１０３Ｄから出力する。一方、加算結果がＮ＋１ビットであるときには、Ｎビット加算器１０３は、桁あふれの１ビット、すなわち、加算結果の最上位ビットを桁上がり出力信号Ｓ１０４として桁上がり出力１０３Ｅから出力し、下位ＮビットをＮビット信号Ｓ１０３として出力１０３Ｄから出力する。
【００３１】
制限器１０４は、Ｎビット加算器１０３からのＮビット信号Ｓ１０３と、桁上がり出力信号Ｓ１０４とを受け取ると、両者から構成されるＮ＋１ビットの信号が、所定の上限と下限の範囲内であり、かつ、Ｎビットの信号となるように制限する。そして、制限結果であるＮビットのオフセット調整済み映像信号を映像信号出力端子１０５に出力する。
このオフセット調整済みの映像信号はＮビットであるが、Ｎ＋１ビットの精度でブライトネス調整がなされたものである。このことを簡単に説明する。
【００３２】
ブライトネス制御信号Ｓ１０２の最下位ビットが“１”であるときには、平均が０．５である信号がＮビット加算器１０３の桁上がり入力１０３Ｃに入力されることにより、例えば、映像信号Ｓ１０１と、ブライトネス制御信号Ｓ１０２が加算された信号の値が１０進数で１０であるときには、Ｎビット加算器１０３の出力が１０である場合と、１１である場合がともに等しい確率で起こることとなる。したがって、擬似的にＮビット加算器１０３の出力を１０．５とすることができる。つまり、映像信号の階調を０．５単位で調整することが可能となるため、全体としては階調が２倍となり、１ビット分だけ精度が向上したこととなる。
【００３３】
このように、本実施の形態１による信号処理装置によれば、Ｎビット加算器１０３によりＮビットの映像信号Ｓ１０１と、Ｎ＋１ビットのブライトネス制御信号Ｓ１０２の上位Ｎビットの信号とが加算され、さらに、桁上がり入力として入力された、ブライトネス制御信号Ｓ１０２の最下位ビットに０．５を乗じた信号の加算がなされるため、回路規模を増大させることなく、Ｎビットの映像信号Ｓ１０１に対して、Ｎ＋１ビットの精度でブライトネス調整を行うことが可能となる。
【００３４】
なお、本実施の形態１では、選択器１０６からの出力をＮビット加算器１０３において、桁上がり入力として加算すると説明したが、本発明によるＮビット加算器は、選択器１０６からの信号と、Ｎビットの映像信号Ｓ１０１と、ブライトネス制御信号Ｓ１０２の上位Ｎビットの信号とを加算する加算器であれば、３入力加算器などでもよい。
【００３５】
また、本実施の形態１による１ビットパルス発生器１０７は、周期的なパルス信号を発生するものであっても、周期的でない、不規則なパルス信号を発生するものであってもよい。
また、本実施の形態１では、映像信号Ｓ１０１が輝度信号であるとしたが、本発明における映像信号は、輝度信号以外の信号であってもよい。
【００３６】
（実施の形態２）
以下、本発明の実施の形態２による信号処理装置について、図面を参照しながら説明する。本実施の形態２による信号処理装置は、実施の形態１による１ビットパルス発生器１０７の一例を示すものであり、垂直同期信号、水平同期信号、及び画素クロック信号を使用して１ビットパルス信号を発生させている。
【００３７】
図２は、本実施の形態２による信号処理装置の構成を示すブロック図である。
図２において、本実施の形態２による信号処理装置は、Ｎビット加算器１０３と、制限器１０４と、選択器１０６と、１ビット計数器１１１、１１２、１１３と、排他的論理和ゲート１１４Ａ、１１４Ｂとを備える。なお、Ｎビット加算器１０３、制限器１０４、及び選択器１０６に関する構成、及び動作は実施の形態１と同様であり、その説明を省略する。
【００３８】
１ビット計数器１１１は、垂直同期信号Ｓ１０８を入力とする。そして、垂直同期パルスの供給された回数を計数し、計数結果の最下位ビットを１ビット出力信号Ｓ１１１として出力する。すなわち、１ビット計数器１１１からは垂直同期信号Ｓ１０８の垂直同期パルスが入力される毎に“０”、及び“１”が交互に繰り返される１ビット出力信号Ｓ１１１が出力される。
【００３９】
１ビット計数器１１２、及び１１３も、１ビット計数器１１１と同様であり、それぞれ、水平同期信号Ｓ１０９と、画素クロック信号Ｓ１１０とを入力とし、水平同期パルスと、画素クロックパルスとの供給された回数を計数し、それぞれの計数結果の最下位ビットを１ビット出力Ｓ１１２と、１ビット出力Ｓ１１３として出力する。
【００４０】
次に、本実施の形態２による信号処理装置の動作について説明する。
まず、垂直同期信号入力端子１０８より垂直同期信号Ｓ１０８が１ビット計数器１１１に供給される。そして、１ビット計数器１１１から、１ビット出力信号Ｓ１１１が出力される。
【００４１】
同様にして、水平同期信号入力端子１０９、及び画素クロック信号入力端子１１０より、それぞれ水平同期信号Ｓ１０９、及び画素クロック信号Ｓ１１０が１ビット計数器１１２、及び１１３に供給され、１ビット計数器１１２、及び１１３から、１ビット出力信号Ｓ１１２、Ｓ１１３が出力される。
【００４２】
３個の１ビット計数器１１１、１１２、１１３から出力された３個の１ビット出力信号Ｓ１１１、Ｓ１１２、Ｓ１１３は、２個の排他的論理和ゲート１１４Ａ、１１４Ｂによって論理演算され、選択器１０６の入力端子１０６Ａに供給される。ここでの論理演算は、まず、排他的論理和ゲート１１４Ａによって２個の１ビット出力信号Ｓ１１１、Ｓ１１２の排他的論理和を求め、さらに、排他的論理和ゲート１１４Ｂによって排他的論理和ゲート１１４Ａの出力信号と１ビット出力信号Ｓ１１３との排他的論理和を求めるものである。
【００４３】
排他的論理和ゲート１１４Ｂから出力された１ビットパルス信号Ｓ１１４は、選択器１０６の入力１０６Ａに供給される。この後の動作は、実施の形態１と同様であるため、その説明を省略する。
【００４４】
図３は、本実施の形態２による信号処理装置の各信号の変化を示す波形図である。
図３に示すように、垂直同期信号Ｓ１０８、水平同期信号Ｓ１０９、及び画素クロック信号Ｓ１１０のそれぞれのパルスを計数した１ビット出力信号Ｓ１１１、Ｓ１１２、及びＳ１１３においては、論理値が“１”、及び“０”である状態が周期的に交互に現われる。したがって、１ビット計数器１１１、１１２、１１３からはそれぞれ平均して論理値が“０．５”の信号が出力されていると見なすことができる。さらに、１ビット出力信号Ｓ１１１、Ｓ１１２、及びＳ１１３に対し、前述したような排他的論理和を用いた論理演算を行なうことによって、“１”、“０”の出現には不規則性が加わる。このことから、排他的論理和ゲート１１４Ｂから出力される１ビットパルス信号Ｓ１１４は、不規則なパルス信号となり、この信号Ｓ１１４を実施の形態１における１ビットパルス発生器１０７の出力として扱うことにより、実施の形態１と同様に、本実施の形態２においても、Ｎ＋１ビットの精度での映像信号Ｓ１０１のオフセット調整が可能となる。
【００４５】
このように、本実施の形態２による信号処理装置によれば、垂直同期信号Ｓ１０８、水平同期信号Ｓ１０９、及び画素クロック信号Ｓ１１０のパルスを計数する１ビット計数器１１１、１１２、１１３と、その１ビット計数器１１１、１１２、１１３の出力に対して論理演算を行い、１ビットパルス信号Ｓ１１４を出力する排他的論理和ゲート１１４Ａ、１１４Ｂとを備えたことで、実施の形態１と同様の効果に加え、簡易な構成により１ビットパルス信号Ｓ１１４を発生することが可能となる効果が得られる。
【００４６】
さらに、１ビット計数器１１１、１１２、１１３と、排他的論理和ゲート１１４Ａ、１１４Ｂとにより、周期的な信号のランダム性を高めた１ビットパルス信号Ｓ１１４を生成することで、規則的な１ビットパルス信号を用いた場合に起こり得る画像のパターン化した模様などを防止することができる効果も得られる。
【００４７】
なお、本実施の形態２では、３個の１ビット出力信号Ｓ１１１、Ｓ１１２、Ｓ１１３のうち、２個の１ビット出力信号Ｓ１１１、Ｓ１１２が排他的論理和ゲート１１４Ａに入力され、他の１ビット出力信号Ｓ１１３が排他的論理和ゲート１１４Ｂに入力されるとしたが、３個の１ビット出力信号Ｓ１１１、Ｓ１１２、Ｓ１１３のうち、排他的論理和ゲート１１４Ａに入力される２個の１ビット出力信号と、排他的論理和ゲート１１４Ｂに入力される他の１ビット出力信号との組み合わせは、本実施の形態２で説明した組み合わせに限定されるものではない。
【００４８】
また、本実施の形態２では、３個の１ビット計数器を備えた構成としたが、１ビット計数器の個数は、３個に限定されるものではない。例えば、１個や２個、あるいは４個以上の１ビット計数器を備えた構成としてもよい。４個の１ビット計数器を備えた場合には、そのうちのいずれか２個の１ビット計数器からの出力に対して排他的論理和を求める第１の排他的論理和ゲートと、その第１の排他的論理和ゲートにより求められた排他的論理和と他の１ビット計数器からの出力に対して排他的論理和を求める第２の排他的論理和ゲートと、その第２の排他的論理和ゲートにより求められた排他的論理和と残りの１ビット計数器からの出力に対して排他的論理和を求める第３の排他的論理和ゲートとを備え、その第３の排他的論理和ゲートの出力を、１ビットパルス信号Ｓ１１４とすればよい。
【００４９】
あるいは、４個の１ビット計数器のいずれか２個の出力に対して排他的論理和を求める第１の排他的論理和ゲートと、他の２個の出力に対して排他的論理和を求める第２の排他的論理和ゲートと、その両者の排他的論理和ゲートの出力に対して排他的論理和を求める第３の排他的論理和ゲートを備え、その第３の排他的論理和ゲートの出力を、１ビットパルス信号Ｓ１１４としてもよい。
【００５０】
また、本実施の形態２では１ビットのパルス信号Ｓ１１４を発生させるために垂直同期信号Ｓ１０８、水平同期信号Ｓ１０９、及び画素クロック信号Ｓ１１０の３個の信号を使用したが、これに代えて、前記３個の信号のうち少なくとも１個の信号を使用して、その信号を１ビット計数器によって計数した信号を選択器１０６の入力１０６Ａに供給しても、Ｎビット加算器１０３の桁上がり入力にはブライトネス制御信号Ｓ１０２の最下位ビットに０．５を乗じた信号が供給されるので、Ｎ＋１ビットの精度での映像信号Ｓ１０１のオフセット調整が可能となる。
【００５１】
また、本実施の形態２では、１ビット計数器１１１、１１２、１１３に入力される信号を垂直同期信号Ｓ１０８、水平同期信号Ｓ１０９、画素クロック信号Ｓ１１０であるとしたが、１ビット計数器１１１、１１２、１１３に入力される信号は、それら以外の周期的な信号であってもよい。
【００５２】
（実施の形態３）
以下、本発明の実施の形態３による信号処理装置について、図面を参照しながら説明する。
図４は、本実施の形態３による信号処理装置の構成を示すブロック図である。
図４において、本実施の形態３による信号処理装置は、Ｎビット加算器１０３と、制限器１０４と、選択器１１５と、パルス発生器１１６とを備える。なお、Ｎビット加算器１０３、及び制限器１０４に関する構成、及び動作は実施の形態１と同様であり、その説明を省略する。
【００５３】
選択器１１５は、Ｍビットの制御信号に基づいて、２M個の入力信号からいずれかを選択し、その選択した信号をＮビット加算器１０３に出力する。ここで、選択器１１５の一つの入力は、接地されている。また、Ｍは１以上の整数である。
【００５４】
パルス発生器１１６は、任意の期間中における論理値が“１”である期間の割合が１／２M以上、（２M−１）／２M以下で、かつ、１／２Mの整数倍である全てのパルス信号を発生し、選択器１１５に出力する。任意の期間中の論理値が“１”である期間の割合が１／２Mであるパルス信号は、論理値の平均が“１／２M”である信号と見なすことができる。また、任意の期間中の論理値が“１”である期間の割合が１／２MのＬ倍であるパルス信号は、論理値の平均が“Ｌ／２M”である信号と見なすことができる。したがって、パルス発生器１１６からは、論理値の平均が１／２M以上、１未満のパルス信号が１／２M刻みで合計２M−１個出力され、選択器１１５に供給されていると見なすことができる。さらに、選択器１１５の１個の入力端子を接地することにより、選択器１１５には、論理値の平均が０以上、１未満であり、かつ、１／２Mの整数倍である２M個の信号が供給されていると見なすことができる。
【００５５】
次に、本実施の形態３による信号処理装置の動作について説明する。
まず、映像信号入力端子１０１からはＮビットの映像信号Ｓ１０１が入力され、Ｎビット加算器１０３の入力１０３Ａに供給される。また、ブライトネス制御信号入力端子１０２からはＮ＋Ｍビットのブライトネス制御信号Ｓ１０２が入力される。
【００５６】
ブライトネス制御信号Ｓ１０２は、上位Ｎビットと下位Ｍビットとに分割され、上位ＮビットはＮビット加算器１０３の入力１０３Ｂに供給される。また、下位Ｍビットは選択器１１５の制御信号として選択器１１５の制御入力１１５Ｓに供給される。
【００５７】
パルス発生器１１６から出力された２M−１個のパルス信号は選択器１１５に供給される。ブライトネス制御信号Ｓ１０２の下位Ｍビットである制御信号は、１０進数表現では、０から２M−１までの整数値を表しており、この制御信号の１０進数表現がＫであるときには、選択器１１５は、パルス発生器１１６からの入力と、接地されている入力とから、論理値の平均が１／２MのＫ倍である信号を選択し、Ｎビット加算器１０３の桁上がり入力１０３Ｃに出力する。したがって、Ｎビット加算器１０６の桁上がり入力１０３Ｃにはブライトネス制御信号Ｓ１０２の下位Ｍビットに１／２Mを乗じた信号が供給されることとなる。この後の動作は、実施の形態１と同様であるため、その説明を省略する。
【００５８】
このように、本実施の形態３による信号処理装置によれば、Ｎビットの映像信号Ｓ１０１に対しＮ＋Ｍビットのブライトネス制御信号Ｓ１０２の上位Ｎビットの信号が加算され、さらに、桁上がり入力として入力された、ブライトネス制御信号Ｓ１０２の下位Ｍビットの信号に１／２Mを乗じた信号の加算がなされるため、回路規模を増大させることなく、Ｎビットの映像信号Ｓ１０１に対して、Ｎ＋Ｍビットの精度でブライトネス調整を行うことが可能となる。
なお、本実施の形態３によるパルス発生器１１６の発生する２M−１個のパルス信号は、周期的なパルス信号であっても、周期的でない、不規則なパルス信号であってもよい。
【００５９】
（実施の形態４）
以下、本発明の実施の形態４による信号処理装置について、図面を参照しながら説明する。本実施の形態４による信号処理装置は、実施の形態３によるＭの値を２とした場合の一例を示すものであり、パルス発生器１１６として、２ビット計数器と論理ゲートを備えた構成となっている。
【００６０】
図５は、本実施の形態４による信号処理装置の構成を示すブロック図である。
図５において、本実施の形態４による信号処理装置は、Ｎビット加算器１０３と、制限器１０４と、２ビット計数器１１８と、論理否ゲート１１９、１２０と、論理積ゲート１２１、１２２と、論理和ゲート１２３と、選択器１２４とを備える。なお、Ｎビット加算器１０３、及び制限器１０４に関する構成、及び動作は、実施の形態１と同様であり、その説明を省略する。
【００６１】
２ビット計数器１１８は、パルス信号Ｓ１１７を入力とし、パルス信号Ｓ１１７が“１”に変化した回数が計数され、この値の下位２ビット（以下、“計数値”という）が出力される。すなわち、２ビット計数器１１８からは、“０”、“１”、“２”、“３”の４種類の計数値が順次繰り返し出力される。
【００６２】
選択器１２４は、制御端子１２４Ｓに入力された２ビットの信号により、入力１２４Ａ、１２４Ｂ、１２４Ｃ、１２４Ｄに入力された信号のいずれか一つを選択し、その選択した信号をＮビット加算器１０３に出力する。
【００６３】
次に、本実施の形態４による信号処理装置の動作について説明する。
まず、パルス信号入力端子１１７よりパルス信号Ｓ１１７が２ビット計数器１１８に供給される。そして、２ビット計数器１１８から計数値が出力される。なお、２ビットの計数値のうち、上位ビットは出力１１８Ａから出力され、下位ビットは出力１１８Ｂから出力される。ここで、パルス信号Ｓ１１７としては、例えば、実施の形態２で説明した垂直同期信号、水平同期信号、画素クロック信号等の周期的なパルス信号が用いられる。
【００６４】
計数値は論理ゲート１１９から１２３によって論理演算され、その結果の信号Ｓ１２４Ａ、Ｓ１２４Ｂ、Ｓ１２４Ｃは、それぞれ選択器１２４の入力端子１２４Ａ、１２４Ｂ、１２４Ｃに供給される。
【００６５】
具体的には、２ビット計数器１１８の出力１１８Ａからの信号は、論理否ゲート１２０により反転され、論理積ゲート１２１、１２２に入力される。出力１１８Ｂからの信号は、論理積ゲート１２２に入力される。また、出力１１８Ｂからの信号が論理否ゲート１１９により反転された信号は、論理積ゲート１２１と、論理和ゲート１２３とに入力され、さらに、信号Ｓ１２４Ｂとして選択器１２４の入力１２４Ｂに供給される。論理積ゲート１２１により求められた論理積は、信号Ｓ１２４Ｃとして選択器１２４の入力１２４Ｃに入力される。論理積ゲート１２２により求められた論理積は、論理和ゲート１２３に入力され、論理和ゲート１２３により求められた論理和は、信号Ｓ１２４Ａとして、選択器１２４の入力１２４Ａに入力される。
【００６６】
図６は、実施の形態４による信号処理装置の各信号の変化を示す波形図である。
図６に示すように、２ビット計数器１１８においては、パルス信号Ｓ１１７が“１”に変化した回数が計数された計数値が出力される。また、論理ゲート１１９から１２３によって論理演算され、入力端子１２４Ａ、１２４Ｂ、１２４Ｃに供給される信号Ｓ１２４Ａ、Ｓ１２４Ｂ、Ｓ１２４Ｃは、図６に示す通りである。すなわち、信号Ｓ１２４Ａの論理値は計数値が“３”以外のときに“１”となり、信号Ｓ１２４Ｂの論理値は計数値が“０”、または“２”のときに“１”となり、信号Ｓ１２４Ｃの論理値は計数値が“０”のときにのみ“１”となる。
【００６７】
前述したように、計数値は４種類の値をとり、また、それぞれの値の出現確率は４分の１である。ここで、選択器１２４に供給される各信号に着目すると、例えば、信号Ｓ１２４Ｃの論理値は４種類の計数値のうち、１種類の計数値のときに“１”となる。すなわち、信号Ｓ１２４Ｃの論理値が“１”である期間は全体の４分の１となる。したがって、信号Ｓ１２４Ｃは論理値の平均が“０．２５”である信号と見なすことができる。
【００６８】
同様にして、信号Ｓ１２４Ｂの論理値は全期間の４分の２が“１”であるので、論理値の平均が“０．５”である信号と見なすことができ、信号Ｓ１２４Ａの論理値は全期間の４分の３が“１”であるので、論理値の平均が“０．７５”である信号と見なすことができる。
【００６９】
また、選択器１２４の残る１個の入力端子１２４Ｄは接地されているため、選択器１２４には、論理値の平均が“０”、“０．２５”、“０．５”、“０．７５”である４個の信号が入力され、それらのいずれかが制御信号により選択されてＮビット加算器１０３の桁上がり入力１０３Ｃに供給される。
【００７０】
前述した様に、選択器１２４の制御信号としてはＮ＋２ビットのブライトネス制御信号Ｓ１０２の下位２ビットが供給されており、この２ビットが“０”から“３”までの値を表す。そして、この値が“０”、“１”、“２”、“３”、であるときに、選択器１２４は、それぞれ論理値の平均が“０”、“０．２５”、“０．５”、“０．７５”である信号を選択し、出力する。したがって、Ｎビット加算器１０３の桁上がり入力１０３Ｃにはブライトネス制御信号Ｓ１０２の下位２ビットの値に０．２５を乗じた値が供給されることとなる。この後の動作は、実施の形態１と同様であるため、その説明を省略する。
【００７１】
このように、本実施の形態４による信号処理装置によれば、Ｎビットの映像信号Ｓ１０１に対しＮ＋２ビットのブライトネス制御信号Ｓ１０２の上位Ｎビットの信号が加算され、さらに、桁上がり入力として入力された、ブライトネス制御信号Ｓ１０２の下位２ビットに０．２５を乗じた信号の加算がなされるため、回路規模を増大させることなく、Ｎビットの映像信号Ｓ１０１に対して、Ｎ＋２ビットの精度でブライトネス調整を行うことが可能となる。
【００７２】
また、パルス信号Ｓ１１７のパルスを計数し、２ビットの計数値を出力する２ビット計数器１１８と、その２ビットの計数値に対して論理演算を行い、信号Ｓ１２４Ａ、Ｓ１２４Ｂ、Ｓ１２４Ｃを選択器１２４に供給する論理ゲート１１９から１２３とを備えたことで、実施の形態３によるパルス発生器１１６を簡易な構成により実現することができる。
【００７３】
なお、上記各実施の形態において、本発明による信号処理装置はＮビット加算器１０３からの出力に対して、制限器１０４により制限を加えるとしたが、オフセット調整済みの映像信号がＮ＋１ビットでもよい場合には、本発明による信号処理装置は、制限器１０４を備えていなくてもよい。この場合には、Ｎビット加算器１０３からのＮビット信号Ｓ１０３と、１ビットの桁上がり出力信号Ｓ１０４とから構成されるＮ＋１ビットの信号がオフセット調整済みの映像信号となる。
【００７４】
産業上の利用可能性
以上のように、本発明に係る信号処理装置は、映像信号のブライトネス調整を、映像信号にオフセット値としてのブライトネス制御信号を加算することにより行う信号処理装置に適している。
【図面の簡単な説明】
【図１】本発明の実施の形態１による信号処理装置の構成を示すブロック図である。
【図２】本発明の実施の形態２による信号処理装置の構成を示すブロック図である。
【図３】同実施の形態による信号処理装置の動作を説明するための波形図である。
【図４】本発明の実施の形態３による信号処理装置の構成を示すブロック図である。
【図５】本発明の実施の形態４による信号処理装置の構成を示すブロック図である。
【図６】同実施の形態による信号処理装置の動作を説明するための波形図である。
【図７】従来の信号処理装置の構成を示すブロック図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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