(57)【特許請求の範囲】
【請求項１】
基板と、
所定の厚みと形状とを有し端部において前記基板と段差を有するよう前記基板上に形成された機能素子と、
前記機能素子の上面の一部であって前記段差に隣接する第１の範囲と、前記段差と、前記段差に隣接する前記基板の一部とを覆い、かつ前記段差を埋めるように形成されたＳＯＧ膜と、
前記機能素子の前記上面の一部であって前記ＳＯＧ膜に隣接する第２の範囲と、前記ＳＯＧ膜の全体と、前記ＳＯＧ膜に隣接する前記基板の一部とを覆うように形成された薄膜と、を備え、
前記薄膜は、前記機能素子の前記上面にその一部が露出した第３の範囲を有するよう形成されてなることを特徴とする磁電変換素子。
【請求項２】
前記基板は軟磁性材料であり、前記薄膜は、導電性薄膜であることを特徴とする請求項１記載の磁電変換素子。
【請求項３】
前記機能素子は、ＩｎＳｂ膜あるいはＩｎ，ＩｎＳｂ混晶膜より構成され、前記軟磁性材料は、フェライトより構成され、前記導電性薄膜はＡｕ膜より構成されていることを特徴とする請求項２記載の磁電変換素子。
【請求項４】
基板上に、所定の厚みと形状とを有し端部において前記基板と段差を有する機能素子を形成する工程と、
前記機能素子の上面の一部であって前記段差に隣接する第１の範囲と、前記段差と、前記段差に隣接する前記基板の一部とを覆い、かつ前記段差を埋めるようにＳＯＧ膜を形成する工程と、
前記ＳＯＧ膜、前記機能素子の前記上面、及び前記基板の上面の全体を覆うように薄膜を形成する工程と、
前記機能素子の前記上面における前記第１の範囲及び前記ＳＯＧ膜に隣接する第２の範囲以外の範囲を露出させるよう前記薄膜の一部を除去する工程と、
を有することを特徴とする磁電変換素子の製造方法。
【請求項５】
前記基板は軟磁性材料であり、前記薄膜は、導電性薄膜であることを特徴とする請求項４記載の磁電変換素子の製造方法。
【請求項６】
前記機能素子は、ＩｎＳｂ膜あるいはＩｎ，ＩｎＳｂ混晶膜より構成され、前記軟磁性材料は、フェライトより構成され、前記導電性薄膜はＡｕ膜より構成されていることを特徴とする請求項５記載の磁電変換素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁電変換素子及びその製造方法に関し、特に基板上に素子を形成し、その素子と基板とにわたって電極層を形成し、素子用の電極とする構造を有する磁電変換素子及びその製造方法に関するものである。
【０００２】
【従来の技術】
以下、添付図面を参照して、半導体素子として磁電変換素子（ホール素子）を例にとり、従来技術について説明する。
図１は、磁電変換素子の構造モデルを示す断面図である。
所定形状のホール素子の形成された軟磁性材料を基板とするチップ１には、磁束をホール素子に集中するための集磁チップ２（例えば、軟磁性材料のフェライトが使用される）が取り付けられている。所定形状の実装回路用のリード４（Ｃｕ等にＡｇメッキを施してある）にチップ１が取り付け固定されており、ホール素子の電極部は、リード４にそれぞれ、例えばＡｕからなるワイヤー５でワイヤーボンディングされている。リード４、チップ１、集磁チップ２及びワイヤー５は、例えばエポキシ樹脂からなるモールド樹脂により所定形状にモールドされている。
【０００３】
チップは、以下に説明するように作製される。
図２は、従来例の磁電変換素子チップの製造工程を示す図である。
まず、所定形状の表面処理されたフェライト基板１１が準備される（図２（ａ））。
次に、図示しないＳｉＯ2膜がフェライト基板１１上に形成され、この上にＩｎＳｂ膜１２が形成される（図２（ｂ））。
【０００４】
次に、フォトレジスト膜１３がＩｎＳｂ膜１２上に塗布形成され、露光現像により、所定形状のフォトレジスト膜１３が残される（図２（ｃ））。
次に、フォトレジスト膜１３をマスクとして、不要なＩｎＳｂ膜１２をエッチングにより除去する（図２（ｄ））。
次に、フォトレジスト膜１３を除去して、フェライト基板１１上に形成された所定形状のＩｎＳｂ膜１２を得る（図２（ｅ））。
【０００５】
次に、フォトレジスト膜１４を塗布形成し、露光後現像して、電極形成部以外のフォトレジスト膜１４を残す（図２（ｆ））。
次に、図示しないＣｒ膜を形成した後、所定膜厚のＡｕ膜１５を形成する（図２（ｇ））。
次に、リフトオフ法によりフォトレジスト膜１４を除去し、フェライト基板１１上に所定形状のＩｎＳｂ膜１２及びＡｕ膜１５からなる電極の形成されたチップが得られる（図２（ｈ））。
【０００６】
図３は、従来例の磁電変換素子チップを示す断面図である。
ここには、フェライト基板１１上にＩｎＳｂ膜１２及びＡｕ膜が形成されている。Ａｕ膜の厚みは一定ではなく、フェライト基板１１面上及びＩｎＳｂ膜１２上では所定の厚みを保っているが、ＩｎＳｂ膜１２の段差面すなわち側面１２ｂ部分のＡｕ膜１５の厚みは極端に薄くなる。
【０００７】
図６は、蒸着の際の段差部への影響を説明するための図である。
ここには、所定形状のＩｎＳｂ膜１２が形成されたフェライト基板１１に、所定距離離れた蒸着ボートに収納されたＡｕが蒸発され，ＩｎＳｂ膜１２の上面１２ａ及び側面１２ｂに蒸着される様子が示されている（考察を容易にするために２次元で示す）。
【０００８】
図６に示すように、微細に見ると、角度θａの範囲内にある蒸発されたＡｕは、ＩｎＳｂ膜１２の上面１２ａの距離ａで示される部分に到達する。他方、角度θｂの範囲にある蒸発されたＡｕは、ＩｎＳｂ膜１２の側面１２ｂの距離ｂで示される部分に到達する。角度θａと角度θｂが等しいならば、各範囲のＡｕの到達量は等しくなる。
【０００９】
従って、側面１２ｂの距離ｂで示される部分の膜厚と上面１２ａの距離ａで示される部分との膜厚の比は、ほぼａ：ｂとなり、側面１２ｂの膜厚は薄くなる。ＩｎＳｂ膜１２の側面１２ｂがフェライト基板１１と交わる点をＯとすると、蒸着ボート１９の中心Ｏ１とＯを結ぶ直線と側面１２ｂとなす角θが小さくなればなるほど、側面１２ｂの膜厚が薄くなる（被蒸着物の配置に影響される）。
【００１０】
一方、所定形状のＩｎＳｂ膜１２をエッチングによって形成する時（図２（ｄ））、エッチング断面（すなわち側面１２ｂ）は、フェライト基板１１に対して、全て垂直とはならず、蒸着したＩｎＳｂ膜の特性のバラツキにも影響されて、ほぼ９０±１０°の範囲内となっている。従って、Ａｕ膜を蒸着して電極膜とする時、ＩｎＳｂ膜の側面１２ｂの膜厚は、場合により、極めて薄いものとなっていた。
【００１１】
ところで、近年、ＣＤ−ＲＯＭドライブ・レーザープリンタ等の高速化、小型化、及び使用頼度の増加等により、ここで使用される磁電変換素子の使用条件が以下のように厳しくなった。
（１）モーター回転の高速化による発熱量の増加と、装置及びモーターの小型化に伴う放熱量の減少などによる使用環境の高温化。
（２）使用環境の高温化により磁電変換素子の内部抵抗が下がるため、素子駆動電流が増加。
（３）装置（特にレーザープリンタ）の使用頻度の増加。
【００１２】
【発明が解決しようとする課題】
この結果、磁電変換素子には高温下で従来以上の電流が従来以上の使用頼度で流れるようになったため、従来のフェライト基板に対し段差を有して形成されるＩｎＳｂ膜にたいし、その側面を覆って、薄いＡｕ膜からなる導電膜を形成する電極の構造では、通電による電極の破壊断線が発生するようになり、この課題の解決を求められていた。
【００１３】
そこで、本発明は、上記課題を解決し、ほぼ均一な膜厚を有する導電膜からなる電極を有し、優れた電極耐性を有する磁電変換素子及びその製造方法を提供することを目的とする。
【００１４】
【課題を解決するための手段】
上記目的を達成するための手段として、請求項１に係る発明は、基板と、所定の厚みと形状とを有し端部において前記基板と段差を有するよう前記基板上に形成された機能素子と、前記機能素子の上面の一部であって前記段差に隣接する第１の範囲と、前記段差と、前記段差に隣接する前記基板の一部とを覆い、かつ前記段差を埋めるように形成されたＳＯＧ膜と、前記機能素子の前記上面の一部であって前記ＳＯＧ膜に隣接する第２の範囲と、前記ＳＯＧ膜の全体と、前記ＳＯＧ膜に隣接する前記基板の一部とを覆うように形成された薄膜と、を備え、前記薄膜は、前記機能素子の前記上面にその一部が露出した第３の範囲を有するよう形成されてなることを特徴とする磁電変換素子を提供しようとするものである。
【００１５】
また、上記目的を達成するための手段として、請求項４に係る発明は、基板上に、所定の厚みと形状とを有し端部において前記基板と段差を有する機能素子を形成する工程と、前記機能素子の上面の一部であって前記段差に隣接する第１の範囲と、前記段差と、前記段差に隣接する前記基板の一部とを覆い、かつ前記段差を埋めるようにＳＯＧ膜を形成する工程と、前記ＳＯＧ膜、前記機能素子の前記上面、及び前記基板の上面の全体を覆うように薄膜を形成する工程と、前記機能素子の前記上面における前記第１の範囲及び前記ＳＯＧ膜に隣接する第２の範囲以外の範囲を露出させるよう前記薄膜の一部を除去する工程と、を有することを特徴とする磁電変換素子の製造方法を提供しようとするものである。
【００１６】
【発明の実施の形態】
以下、本発明の実施の態様を、添付図面を参照して、詳細に説明する。なお、参照記号については、従来例と同じものには、同じ符号を付け、説明の重複を省いている。また、機能素子として磁電変換素子を例にとり、実施態様を説明するが、図１に示した構造モデルは従来例と同一であるので、説明を省略する。
【００１７】
図４は、本発明による磁電変換素子のチップの製造工程を示す図である。図５は、本発明による磁電変換素子のチップを示す断面図である。
まず、所定形状例えば約φ６０ｍｍの厚さ０．２４乃至０．３５ｍｍのフェライトが基板として用いられる。フェライトは良好な軟磁性体であり、磁束収束効果が高い。このフェライト基板１１には、所定の表面処理が施され、準備される（図４（ａ））。
【００１８】
次に、図示しない約３００ｎｍ厚さのＳｉＯ2膜が、常圧ＣＶＤ法によって、フェライト基板１１上に形成される。さらにこのＳｉＯ2膜上にＩｎＳｂ膜１２が、基板温度約３６０℃にて、ＩｎＳｂを蒸着することによって形成される。その後、所定（例えば約５００℃）のアニールが行われる（図４（ｂ））。
【００１９】
次に、ポジ型フォトレジスト（例えばエチレングリコールモノエチルエテールアセテートを主成分とするもの）が、ＩｎＳｂ膜１２上にスピンコート法により、塗布され、１．２乃至２．０μｍの膜厚のフォトレジスト膜１３が形成される。次に、オーブン（ホットプレートでも良い）で所定の例えば１００℃で２０分のプリベークを行い、所定のパターンを有するマスクを介して露光する。これを現像し、不要なフォトレジスト膜１３を除去し、所定の条件例えば１２０℃で３０分のポストベークを行い、所定形状のフォトレジスト膜１３を得る（図４（ｃ））。
【００２０】
次に、フォトレジスト膜１３をマスクとして、酸系のエッチング液で、不要なＩｎＳｂ膜１２をエッチングにより除去する。この時エッチング断面（側面１２ｂとして示してある）は、必ずしもフェライト基板１１に垂直にならず、最大に見積もると９０±１０℃の傾斜を有する。それは、蒸着されたＩｎＳｂ膜は、化学量論組成からずれたものとなるため、その影響によりエッチングのされ方が幅を持つためである（図４（ｄ））。
【００２１】
次に、フォトレジスト膜１３を、アセトン超音波洗浄により除去して、ＩＰＡ洗浄及び乾燥させて、フェライト基板１１上に形成された所定形状のＩｎＳｂ膜１２を得る（図４（ｅ））。
【００２２】
次に、スピンコート法によりＳＯＧを塗布して、膜厚０．１乃至１．０μｍのＳＯＧ膜１６を形成する。ＳＯＧはスピンオングラスの略称であり、ＳｉＯ2を主成分とする液状タイプの材料である。塗布後、所定の温度条件例えば３００乃至５００℃で約３０分間ベーキングし、ＳＯＧ膜１６を硬化させる。ここで、塗布され硬化されたＳＯＧ膜１６は、ＩｎＳｂ膜１２の側面１２ｂとフェライト基板１１の近傍１１ａに挟まれた段差部１６ａに十分充填されている。なお、この現象は形成されるＳＯＧ膜１６の厚さによらず、この段差部１６ａを十分充填することが分かっている。（図４（ｆ））。
【００２３】
次に、ポジ型フォトレジスト（例えばエチレングリコールモノエチルエテールアセテートを主成分とするもの）が、ＳＯＧ膜１６上にスピンコート法により、１．２乃至２．０μｍの膜厚で塗布形成される。次に、オーブン（ホットプレートでも良い）で所定の例えば１００℃で２０分のプリベークを行い、所定のパターンを有するマスクを介して露光する。これを現像し、不要なフォトレジスト膜を除去し、所定の例えば１２０℃で３０分のポストベークを行い、所定形状のフォトレジスト膜１７を得る（図４（ｇ））。
【００２４】
次に、フォトレジスト膜１７をマスクとして、約２０℃の０．５％弗酸でもって、不要なＳＯＧ膜１６をエッチングにより除去する（図４（ｈ））。
次に、フォトレジスト膜１７を、アセトン超音波洗浄により除去して、ＩＰＡ洗浄及び乾燥させて、フェライト基板１１上に形成された所定形状のＩｎＳｂ膜１２とフェライト基板１１の段差部１６ａをきれいに埋めたＳＯＧ膜１６を得る（図４（ｉ））。
【００２５】
次に、ポジ型フォトレジスト（例えばエチレングリコールモノエチルエテールアセテートを主成分とするもの）が、ＳＯＧ膜１６及びＩｎＳｂ膜１２及びフェライト基板１１上にスピンコート法により、１．２乃至２．０μｍの膜厚で塗布形成される。次に、オーブン（ホットプレートでも良い）で所定の例えば１００℃で２０分のプリベークを行い、所定のパターンを有するマスクを介して露光する。これを現像し、不要なフォトレジスト膜を除去し、所定の例えば１２０℃で３０分のポストベークを行い、所定形状のフォトレジスト膜１８を得る（図４（ｊ））。
【００２６】
次に、蒸着法により、図示しないＣｒ膜を形成した後（膜厚は、例えば約５０乃至１００ｎｍである）、同様に蒸着法により約６００乃至１０００ｎｍの膜厚を有するＡｕ膜１５を形成する。Ｃｒ膜は、ＩｎＳｂ膜１２とＡｕ膜１５との密着性を高める（図２（ｋ））。
【００２７】
次に、リフトオフ法によりフォトレジスト膜１８と共に不要なＡｕ膜１５（Ｃｒ膜を含む）を除去し、フェライト基板１１上に所定形状のＩｎＳｂ膜１２、ＩｎＳｂ膜１２の一部を覆い段差部１６ａに形成されたＳＯＧ膜１６と、ＳＯＧ膜１６を覆ってＩｎＳｂ膜１２及びフェライト基板１１にそれぞれ達するＡｕ膜１５からなる電極の形成されたフェライト基板１１が得られる。ここで、段差部１６ａを埋めて膜厚が均一なＡｕ膜１５の電極が形成されている（図４（ｌ））。
この後、フェライト基板１１は所定の寸法にスライスされてチップが得られる。
【００２８】
図５は、本発明による磁電変換素子のチップを示す断面図である。
上述したように、フェライト基板１１上には所定形状の機能素子であるＩｎＳｂ膜１２が形成されている。ＩｎＳｂ膜の一部を覆って段差部１６ａを埋めてフェライト基板１１に達するＳＯＧ膜１６が形成されている。さらにＡｕ膜１５は、ＩｎＳｂ膜１２の電極部となる部分とフェライト基板１１とをつなぎＳＯＧ膜１６を覆ってほぼ均一な膜厚で形成され、電極部となる。
【００２９】
図７は、本発明による磁電変換素子のチップにＩｎＳｂ膜を形成した時の上面図である。最終的にチップになったとした時の形状を示す。フェライト基板１１の長さ（縦及び横）ｌ３は例えば、０．７５ｍｍである。十時型をしたＩｎＳｂ膜１２の幅ｌ１は、例えば０．１７ｍｍであり、長さｌ２は、例えば０．４９ｍｍである。
【００３０】
図８は、本発明による磁電変換素子のチップにＳＯＧ膜を形成した時の上面図である。最終的にチップになったとした時の形状を示す。ＩｎＳｂ膜１２の各端部に形成されたＳＯＧ膜１６の長さｌ４は、例えば０．２６ｍｍであり、幅ｌ５は、例えば０．０７ｍｍである。
【００３１】
図９は、本発明による磁電変換素子のチップにＡｕ膜を形成した時の上面図である。最終的にチップになったとした時の形状を示す。ＩｎＳｂ膜１２の各端部に形成されたＳＯＧ膜１６を覆って形成されているＡｕ膜１５からなる電極部１５−１、１５−２、１５−３、１５−４の長さｌ６は、例えば０．４５ｍｍであり、幅ｌ７は、例えば０．１４ｍｍである。
【００３２】
なお、ここではＩｎＳｂ膜１２の端部の段差部１６ａを埋めるようにＳＯＧ膜１６を形成してあるが、左右の端部の段差部１６ｂ、１６ｃを埋めるようにＳＯＧ膜１６をコの字型に形成しても良いことはもちろんである。
【００３３】
次に、電極の電気耐性評価として本発明の磁電変換素子について行なった静電破壊試験の結果について、従来の磁電変換素子を比較例として示す。
図１０は、磁電変換素子の静電破壊試験結果を示すグラフ図である。
図１１は、磁電変換素子の静電破壊試験回路を示す図である。
試験方法は、ＥＩＡＪ  ＥＤＸ−８５０３  試験方法１５  条件Ｃに基づいている。磁電変換素子の電極部１５−１、１５−３間に１回放電を与え、破壊の有無を見る。図１０において、破壊率は、試料数２０個についてそれぞれ算出してある。なお、破壊されたものについては、磁電変換素子を分解して、破壊個所が全てＡｕ膜の電極部であることを確認してある。
【００３４】
図１０において、本発明の磁電変換素子は、電圧４ｋＶまで破壊が起こらず、電圧５ｋＶになって、３％の破壊が起こった。これに対し、従来の磁電変換素子は、電圧１ｋＶにおいては、破壊は発生しないが、電圧２ｋＶで大半（破壊率８０％）が破壊している。本発明の磁電変換素子は、従来品に比較し、著しく電気的耐性を向上していることが分かる。
【００３５】
以上、本発明について、機能素子である磁電変換素子を例に説明したが、微細な機能素子が基板上に形成されており、その素子と基板の間に段差を有し、この段差を覆って導電性薄膜を形成し、これを電極膜とする場合にも、ＳＯＧ膜を段差部を埋めるように形成する本発明の方法が適用できることはいうまでもない。
また、磁電変換素子として、ＩｎＳｂ膜を例に説明したが、Ｉｎ，ＩｎＳｂ混晶膜を用いても良いことはいうまでも無い。
【００３６】
【発明の効果】
以上説明したように、本発明によれば、磁電変換素子を、機能素子の上面の一部であって段差に隣接する第１の範囲と、段差と、この段差に隣接する基板の一部とを覆い、かつ段差を埋めるように形成されたＳＯＧ膜を有すると共に、ＳＯＧ膜全体と機能素子の上面のＳＯＧ膜に隣接する第２の範囲とＳＯＧ膜に隣接する基板の一部以外の部分とにのみ薄膜を形成し、機能素子の上面の第３の範囲を露出させるよう形成されて成るように構成したので、優れた電気耐性を得られるという効果がある。
【００３７】
また、本発明の磁電変換素子の製造方法によれば、基板上に、所定の厚みと形状とを有し端部において基板と段差を有する機能素子を形成する工程と、機能素子の上面の一部であって段差に隣接する第１の範囲と、段差と、その段差に隣接する基板の一部とを覆い、かつ段差を埋めるようにＳＯＧ膜を形成する工程と、薄膜をＳＯＧ膜全体と機能素子の上面全体と基板の上面全体とを覆うよう形成する工程と、機能素子の上面における第１の範囲及び前記ＳＯＧ膜に隣接する第２の範囲以外の範囲を露出させるよう薄膜の一部を除去工程とを有したので、優れた電気耐性を得られるという効果がある。
【図面の簡単な説明】
【図１】磁電変換素子の構造モデルを示す断面図である。
【図２】従来例の磁電変換素子チップの製造工程を示す図である。
【図３】従来例の磁電変換素子チップを示す断面図である。
【図４】本発明による磁電変換素子のチップの製造工程を示す図である。
【図５】本発明による磁電変換素子のチップを示す断面図である。
【図６】蒸着の際の段差部への影響を説明するための図である。
【図７】本発明による磁電変換素子のチップにＩｎＳｂを形成した時の上面図である。
【図８】本発明による磁電変換素子のチップにＳＯＧ膜を形成した時の上面図である。
【図９】本発明による磁電変換素子のチップにＡｕ膜を形成した時の上面図である。
【図１０】磁電変換素子の静電破壊試験結果を示すグラフ図である。
【図１１】磁電変換素子の静電破壊試験回路を示す図である。
【符号の説明】
１…チップ、２…集磁チップ、３…モールド樹脂、４…リード、５…ワイヤー、１０…磁電変換素子、１１…フェライト基板、１１ａ…近傍、１２…ＩｎＳｂ膜、１２ａ…ＩｎＳｂ膜の上面、１２ｂ…ＩｎＳｂ膜の側面、１３…フォトレジスト膜、１４…フォトレジスト膜、１５…Ａｕ膜、１５−１…電極部、１５−２…電極部、１５−３…電極部、１５−４…電極部、１６…ＳＯＧ、１６ａ…段差部、１７…フォトレジスト膜、１８…フォトレジスト膜、１９…蒸着ボート。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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