(57)【特許請求の範囲】
【請求項１】
２値の予測画素データ及び符号化すべき２値の着目画素データとの一致／不一致情報と、参照画像をコンテキストとして得られる推定出現確率（ＬＳＺ）、インターバルサイズ（Ａ）、コードレジスタ（Ｃ）とを用いる符号化方法であり、
前記一致情報に基づき、Ａ−ＬＳＺを演算し、
前記不一致情報に基づき、Ｃ＝Ｃ＋Ａ−ＬＳＺ、及び、Ａ＝ＬＳＺを演算することにより、ＪＢＩＧに準拠したコードを出力する符号化方法であって、
前記符号化終了時に行われるフラッシュ処理時には、Ｃ＋Ａ−１を演算し、得られる値に対して下位１５ビットをすべて０でマスクした値をコードとして出力することを特徴とする符号化方法。
【請求項２】
２値の予測画素データ及び符号化すべき２値の着目画素データとの一致／不一致情報と、参照画像をコンテキストとして得られる推定出現確率（ＬＳＺ）、インターバルサイズ（Ａ）、コードレジスタ（Ｃ）とを用いる符号化方法であり、
前記一致情報に基づき、Ａ−ＬＳＺ、及び、Ｃ＝Ｃ−ＬＳＺを演算し、
前記不一致情報に基づき、Ａ＝ＬＳＺを演算することにより、ＪＢＩＧに準拠したコードを出力する符号化方法であって、
前記符号化終了時に行われるフラッシュ処理時には、Ｃ−１を演算し、得られる値に対して下位１５ビットをすべて０でマスクした値をコードとして出力することを特徴とする符号化方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＪＢＩＧに準拠して画像データを圧縮符号化する符号化方法に関するものである。
【０００２】
【従来の技術】
まず、図８に予測符号化による符号化装置の概略構成を示し、簡単に説明する。尚、復号も類似の構成であることは自明である。
符号化すべき着目画素の２値データＰＩＸは、排他的ＮＯＲゲート８０４に入力される。また着目画素の近傍の複数の参照画素の２値データＣＸ（コンテキスト）はＲＡＭ（予測状態メモリ）８０１に入力される。ＲＡＭ８０１は参照画素データＣＸの内容（値）に応じて０又は１を予測画素データＭＰＳ（More Probable Symbol：優勢シンボル）として排他的ＮＯＲゲート８０４に入力する。該排他的ＮＯＲゲート８０４では、着目画素データＰＩＸとＲＡＭ８０１からの予測画素データＭＰＳとの一致／不一致を調べ、一致していれば１を、不一致であれば０を算術符号器８０３へ入力する。
【０００３】
また、予測状態メモリ８０１は予測状態値ＳＴを出力し、確率推定テーブル８０５にて、該予測状態値ＳＴを推定出現確率（劣勢シンボルのサイズ）ＬＳＺに変換して、算術符号器８０３に送る。
算術符号器８０３内には、インターバルサイズ（Current Coding Interval）を保持するＡレジスタとコードレジスタ（Code register）であるＣレジスタが設けられ、入力された２値データに基づいて算術演算をおこない、確定したコードを圧縮符号化データとして出力する。Ａレジスタは、符号化演算を行う前より値が小さくなるので、次以降の演算の精度を維持するため、該Ａレジスタの値が８０００Ｈ以上になるように正規化処理を行う。正規化処理はＡレジスタとＣレジスタの両方をビットシフトするもので、その時Ｃレジスタ最上位ビットからシフトアウトされるビットデータが符号化コードとなるわけである。
【０００４】
正規化処理を行う際に、ＲＡＭ８０１の内容も更新する。更新データは、予測状態値（ＳＴ）及び算術符号器８０３の演算結果に基づいて、予測状態更新部８０２により生成され、ＲＡＭ８０１に送られる。
図９に算術符号器８０３の一構成例を示し、簡単に説明する。
同図において、９０１は前出のＡレジスタ、９０２はＣレジスタ、９０３は推定出現確率であるＬＳＺを入力する端子、９０４は符号化する１ビットの情報を入力する端子、９０５は（Ａ−ＬＳＺ）またはＬＳＺの値からシフト量を求めるシフト量エンコード回路、９０６は（Ａ−ＬＳＺ）またはＬＳＺを出力する減算・セレクタ部、９０７は｛Ｃ＋（Ａ−ＬＳＺ）｝またはＣを出力する加算・セレクタ部、９０８は前記シフト量エンコード回路９０５から出力されるシフト量に基づいて、減算・セレクタ部９０６の出力をシフトする第１のシフタ、９０９は前記シフト量エンコード回路９０５から出力されるシフト量に基づいて、加算・セレクタ部９０６の出力をシフトする第２のシフタ、９１０は上記第２のシフタからシフトアウトされる符号出力を出力する端子である。叉、９１１は予測状態更新部７０２に更新指示信号ＵＰＤＡＴＥを出力する端子である。
【０００５】
９０５，９０６，９０７の各出力は９０４から入力される符号化１ビット情報（排他的ＮＯＲゲート８０４からの出力）によってそれぞれ切り換えられる。例えば該１ビット情報が’１’の場合は、９０５からは（Ａ−ＬＳＺ）の値に基づくシフト量を、９０６からは（Ａ−ＬＳＺ）を、９０７からはＣを出力する。一方、該１ビット情報が’０’の場合は、９０５からはＬＳＺの値に基づくシフト量を、９０６からはＬＳＺを、９０７からは｛Ｃ＋（Ａ−ＬＳＺ）｝を出力する。
【０００６】
このように、シフト量のエンコード、（Ａ−ＬＳＺ）の計算、｛Ｃ＋（Ａ−ＬＳＺ）｝の計算、シフト処理と逐次処理を行うのが一般的に考えられる構成である。
従来、ＪＢＩＧ符号化処理の一番最後の処理にあたるＦＬＵＳＨ処理では、図１に示すフローチャートに基づいて処理を行なっていた（本フローチャートの説明は、ＩＴＵ−Ｔ勧告書に詳しく述べられている）。
【０００７】
これらの処理は、該ＦＬＵＳＨ処理で出力する最後の２バイトデータがなるべくゼロになるように、工夫されている。ＪＢＩＧ符号化処理では、符号データのおしりに付くゼロの符号データを最後から順番に削除できることになっているので、その分符号データを小さくすることができる。例えば、符号データの最終６バイトが全部ゼロであれば、その６バイト全部を削除できる。そこで、図１のフローチャートに示すような処理がなされ、コードレジスタＣは（Ｃ，Ｃ＋Ａ−１）の中で可能な最大数のゼロビットで終了する値にセットされるわけである。
【０００８】
次に、図１のＦＬＵＳＨ処理を実現する図９に付加するフラッシュ処理回路の例を図１０に示す。同図において、９０２，９０７は図９における同一番号ブロックと同じ機能ブロックであり、その他の９５１〜９５７がフラッシュ処理のために必要なブロックである。９５１は加算・セレクタ部９０７の出力信号の下位１６ビットをマスクするマスク部、９５３は下位ビットをマスクした信号とＣレジスタの出力を比較する比較器、該比較結果は１ビットで出力され、マスク信号＜Ｃレジスタの時‘１’を出力する。９５５は前記マスク信号に比較結果を所定の重みで加算する加算器、前記比較結果が‘１’の時、８０００Ｈがマスク信号に加算される。９５７は、加算・セレクタ部９０７の出力と加算器９５５の出力の一方を選択するセレクタである。該セレクタ９５７は、通常の符号化時には加算・セレクタ部９０７の出力を選択するので、フラッシュ処理のために付加されたブロック９５１〜９５５はまったく無視される。そして、フラッシュ処理時には比較器９５３の結果に基づいて所定の値が加算された値が加算器９５５から出力され、該出力値をセレクタ９５７で選択し出力する。以上の回路により、図１のフラッシュ処理が実現できる。
【０００９】
【発明が解決しようとする課題】
しかしながら、これらの処理は、前述のごとく符号データを少しでも小さくするために行なわれるものであり、ハードウェアで符号化及び復号処理を行なう時に、高速化を図ったり回路規模を小さくするといった点に、全然考慮されていないため、（１）ハードウェアでＪＢＩＧ符号化及び復号処理する際に速度が遅い、（２）ＦＬＵＳＨ処理のためのみに必要な回路や制御回路が多い、という問題があった。
【００１０】
本発明は、ＦＬＵＳＨ処理の内容を変え、（１）ＪＢＩＧに準拠するための最低限必要な処理を行なうが省略できる処理は省略する、（２）該ＦＬＵＳＨ処理固有の処理はなるべく行なわないようにすることにより、ハードウェアでＪＢＩＧ符号化の処理速度を高速化する。
【００１１】
【課題を解決するための手段】
この課題を解決するために、本発明の符号化方法は、２値の予測画素データ及び符号化すべき２値の着目画素データとの一致／不一致情報と、参照画像をコンテキストとして得られる推定出現確率（ＬＳＺ）、インターバルサイズ（Ａ）、コードレジスタ（Ｃ）とを用いる符号化方法であり、前記一致情報に基づき、Ａ−ＬＳＺを演算し、前記不一致情報に基づき、Ｃ＝Ｃ＋Ａ−ＬＳＺ、及び、Ａ＝ＬＳＺを演算することにより、ＪＢＩＧに準拠したコードを出力する符号化方法であって、前記符号化終了時に行われるフラッシュ処理時には、Ｃ＋Ａ−１を演算し、得られる値に対して下位１５ビットをすべて０でマスクした値をコードとして出力することを特徴とする。
又、本発明の符号化方法は、２値の予測画素データ及び符号化すべき２値の着目画素データとの一致／不一致情報と、参照画像をコンテキストとして得られる推定出現確率（ＬＳＺ）、インターバルサイズ（Ａ）、コードレジスタ（Ｃ）とを用いる符号化方法であり、前記一致情報に基づき、Ａ−ＬＳＺ、及び、Ｃ＝Ｃ−ＬＳＺを演算し、前記不一致情報に基づき、Ａ＝ＬＳＺを演算することにより、ＪＢＩＧに準拠したコードを出力する符号化方法であって、前記符号化終了時に行われるフラッシュ処理時には、Ｃ−１を演算し、得られる値に対して下位１５ビットをすべて０でマスクした値をコードとして出力することを特徴とする。
【００１４】
【発明の実施の形態】
＜第１の実施の形態＞
本発明の第１の実施の形態の符号化装置のフラッシュ処理のフローチャートを図２に示す。従来例では、Ｃレジスタの演算部の１６ビットをすべてマスクしていたが、本実施の形態では、Ｃレジスタの演算部の下位１５ビットのみをマスクする（ステップ２０２）。これにより、ＴＥＭＰレジスタとＣレジスタの比較並びに該比較結果に基づいて行なわれる条件付き加算演算処理が必要なくなる。
【００１５】
本実施の形態のフラッシュ処理による付加回路を図１１に示す。同図において、１００１は加算・セレクタ部９０７の下位１５ビットをマスクするマスク部であり、前述の図１０におけるマスク部９５１とほとんど同じ機能である。その他９０２，９０７，９５７は前述の図１０における同一番号ブロックと同じである。図１０と較べて、比較器９５３，加算器９５５が無い分、処理が高速化できる。
【００１６】
マスク部１００１をフラッシュ処理時のみマスクし、通常符号化時にはマスクしない回路１１０１に置き換えれば、セレクタ９５７を削除でき、図１２のような構成となり、更に処理が高速化される。
さらに、図３に示すように、加算・セレクタ部９０７の出力をまったくマスクしないことも可能であり、（ここで言う可能とは、符号化コードが若干異なっても、復号結果は一致するということ）上記マスク部１１０１も省略できる。
【００１７】
＜第２の実施の形態＞
本発明者は、先に出願した特許において、ＪＢＩＧ準拠の符号データを出力するＩＴＵ−Ｔ勧告書に掲載されている方式とは異なる、別の演算処理に基づく符号化方式を提案している。その概要を先に述べ、その後に提案した符号化方式でのフラッシュ処理について説明する。
【００１８】
図５に該符号化方式のフローチャートを、図４に従来の符号化方式のフローチャートを示す。図４と図５は、算術演算部の演算内容が異なる。演算前のＡレジスタ，Ｃレジスタの値をそれぞれＡ，Ｃ、図４における演算後の各レジスタの値をＡ’，Ｃ’、図５における演算後の各レジスタの値をＡ”，Ｃ”とすると、以下にような対応関係がある。
【００１９】
図４における演算がＡ’＝Ａ−ＬＳＺ，Ｃ’＝Ｃの時（ステップ４０４ａでＹＥＳか、ステップ４０４ｂでＮＯ）、図５における演算はＡ”＝Ａ−ＬＳＺ，Ｃ”＝Ｃ−ＬＳＺとなり（ステップ５０３ａ，５０３ｂ）、図４における演算がＡ’＝Ａ−ＬＳＺ，Ｃ’＝Ｃ＋Ａ’の時（ステップ４０４ａでＮＯか、ステップ４０４ｂでＹＥＳ）、図５における演算はＡ”＝ＬＳＺ，Ｃ”＝Ｃとなる（ステップ５０４ａ，５０４ｂ）。但し、本実施の形態におけるＣレジスタの初期値は、Ａレジスタの初期値と同じである。図４のさらに詳しい説明については、ＩＴＵ−Ｔ勧告書（Ｔ．８２）に説明されている。
【００２０】
図５の処理に対応する回路構成を図１３に示し、簡単に説明する。
図１３において、１２０１は予測状態を格納しているＲＡＭで、参照画素に基づいて生成されたアドレス信号（不図示）によって、予測状態値ＳＴが読み出され、確率推定テーブル１２０３および予測状態更新部１２０５に与えられる。
確率推定テーブル１２０３は、予測状態値から推定出現確率ＬＳＺを生成し出力する。予測状態更新部１２０５は、今の予測状態値ＳＴから次の予測状態値ＮＳＴをもとめ、更新データとして予測状態ＲＡＭ１２０１に送る。１２０７は該更新データを予測状態ＲＡＭ１２０１に書き込む制御を行うＲＡＭ書き込み制御部である。１２１１はインターバルサイズ（Current Coding Interval）を保持するＡレジスタ、１２１２はコードレジスタ（Code register）であるＣレジスタ、１２１４は符号化する２値データＰＩＸを入力する端子、１２１６は上記２値データＰＩＸが予測値ＭＰＳ（優勢シンボル）と一致するかどうかを判定するＥＸＮＯＲ（exclusive-nor）素子、１２１７はＡレジスタの出力が上記ＬＳＺの２倍以上かどうかを判定する比較器、１２１８は上記２つの判定結果を合成するＥＸＮＯＲ（exclusive-nor）素子、１２２０は（Ａ−ＬＳＺ）を計算する減算器、１２２２は減算器１２１６の出力（Ａ−ＬＳＺ）とＬＳＺの一方を選択し出力するセレクタで、該セレクタの出力は正規化前のＡの値となる。
【００２１】
１２２４は（Ｃ−ＬＳＺ）を計算する減算器、１２２６は減算器１２１７の出力（Ｃ−ＬＳＺ）とレジスタ１２１２の出力Ｃの一方を選択し出力するセレクタ、１２２８はセレクタ１２２２の出力（正規化前のＡの値）からシフト量を求めるシフト量エンコード回路であり、Ａ＞＝０ｘ８０００の場合該シフト量はゼロとなり、Ａ＜０ｘ８０００の場合最上位に連続する‘０’の数をシフト量として出力する。該シフト処理は、上記シフト量に基づいて、シフタ１２３０，１２３２で行われる。該シフタ１２３０の全出力ならびにシフタ１２３２の下位ビットの出力は、それぞれ次のサイクルでＡレジスタ１２１１とＣレジスタ１２１２とに取り込まれる。シフタ１２３２の上位ビットは符号データとして端子１２４０から出力される。上記算術演算器で符号化処理を行なって得られる符号データはＪＢＩＧに準拠している。
【００２２】
上述の符号化方式におけるＦＬＵＳＨ処理例のフローチャートを図６に、そのブロック図を図１４に示す。
本実施の形態のＦＬＵＳＨ処理では、Ｃレジスタから値１を減算し（ステップ６０１）、その後、マスク処理を行う（ステップ６０２）。図１４において、１３０１はＬＳＺと値１を切り換えるセレクタ、１３０３は以下に説明するマスク処理を行うマスク回路である。
【００２３】
マスク回路１３０３の処理は、
（１）従来例（図１）のように、Ｃレジスタの演算部を１６ビットマスクした後、条件付き加算処理を行ってもよいし、
（２）第１の実施の形態のように、Ｃレジスタの演算部を１５ビットマスクするだけで、条件付き加算処理を行わなくてもよいし、
（３）第１実施の形態の最後で述べたように、Ｃレジスタの演算部をまったくマスクしなくてもよい（原理的には）。
【００２４】
ハードウェアの規模をなるべく小さくし、かつ、動作スピードを少しでも速くするのであれば、上記（３）を用いるのがベストである。
上記回路（図１４）においてセレクタを削除し、常時ＬＳＺを入力することも可能である。この場合、フラッシュ処理におけるＣレジスタの減算処理は、それまでの符号化処理で行なっていたＣ”＝Ｃ−ＬＳＺと同じ演算となる。この場合、ＬＳＺの値は不定であるが、上限と下限が所定の範囲（１以上０ｘ５ｂ１２以下）に収まっているため、まったく問題ない。
【００２５】
セレクタを削除した場合のフラッシュ処理のフローチャートを図７に示す。ステップ７０１での演算が（Ｃ−ＬＳＺ）となるだけで、他は図６と同様である。
＜本実施の形態の適用例＞
従来、コンピュータからプリンタ等の画像出力装置に転送された画像データやページ記述言語（以下、ＰＤＬと略す）データは該出力装置において描画展開され、描画展開される毎にビットマップデータをプリンタのエンジン部に送っていた。しかし、描画展開する内容が複雑な場合には、該描画展開スピードがエンジン部の描画スピードの追い付かないことがある。この場合には、描画展開後のビットマップデータを一旦メモリ（該メモリをページメモリという）に格納し、ページ単位のすべての描画展開が終了して該ビットマップデータがメモリに格納された後に、該ビットマップデータを先頭から順にプリンタのエンジン部へ送る。ところが、プリント出力する用紙がＡ３で解像度が６００ｄｐｉの場合、１画素あたりのビット数が１ビットの２値であっても、全ビットマップのデータ量は８ＭＢにもなり、大容量のメモリはプリンタのコストが高くなる大きな要因であった。
【００２６】
そこで、図１５に示すような構成が考えられている。コンピュータから受け取ったデータは、コンピュータからデータを受け取るインターフェース部１５０１、コンピュータから受け取ったデータを一時的に記憶するテンポラリバッファ１５０２、コンピュータから受け取ったデータ描画展開する描画部１５０３、該描画部が描画展開したビットマップデータを書き込むバンドバッファ１５０４、該バンドバッファのビットマップデータを圧縮符号化する符号化部１５０５、該符号化部で圧縮符号化した符号化データを格納するページバッファ１５０６、該ページバッファ中の符号化データを復号する復号部１５０７を番号順に経由して、最後に、復号して得られたビットマップデータをプリント出力するプリンタエンジン部１５０８へ出力される。尚、バンドバッファ１５０４は複数設けて、描画部１５０３の展開処理と符号化部１５０５の符号化処理とを並列に処理することで、処理の高速化を図る。
【００２７】
この構成により、圧縮前には８ＭＢ必要であったページメモリの容量が１／２〜１／４程度に減少する。そのかわり新たに、バンドバッファ１５０４が必要になり、その分のメモリが増えるが、展開描画する単位（これをバンドという）を１ページの１／１６〜１／２０にすれば、トータルではメモリの削減効果がでてくる。
【００２８】
上記符号化部１５０５の符号化方式として、コスト削減の要求が強く、ページメモリの容量をなるべく減らすために、任意のビットマップデータ（テキスト、グラフィック、画像等）に対して、圧縮率の最悪値がある一定の値を保証する圧縮方式が望まれる。そのような圧縮方式としては、圧縮対象となるビットマップデータの２次元的な特徴を学習する機能を有する本実施の形態のＪＢＩＧ符号化方式が使用される。
【００２９】
ＪＢＩＧ符号化方式では、予測状態を保持するＲＡＭの内容を更新することで学習を行なう。この学習（ＲＡＭの内容の更新）は不定期に発生し、その際メモリへの書き込み動作のために、符号化復号処理の時間が長くなる。逆に、該学習（ＲＡＭの内容の更新）をしなくてもよい場合には、符号化復号処理の時間が短くなる。従って、該ＪＢＩＧ方式で符号化データを復号した場合には、該復号部１５０７からのデータ出力レートが一定でなく、該出力をプリンタエンジン部１５０８に直接出力することは出来ない。そこで、復号部１５０７とエンジン部１５０８との間に、ＦＩＦＯ（First In First Out）Memoryを設け、該復号部１５０７から出力するビットマップデータを時間的に平滑化してから、エンジン部１５０８に出力するようにしている。
【００３０】
なお、本発明は、複数の機器（例えばホストコンピュータ，インタフェイス機器，リーダ，プリンタなど）から構成されるシステムに適用しても、一つの機器からなる装置（例えば、複写機，ファクシミリ装置など）に適用してもよい。
また、本発明の目的は、前述した実施形態の機能を実現するソフトウェアのプログラムコードを記録した記憶媒体を、システムあるいは装置に供給し、そのシステムあるいは装置のコンピュータ（またはＣＰＵやＭＰＵ）が記憶媒体に格納されたプログラムコードを読出し実行することによっても、達成されることは言うまでもない。
【００３１】
この場合、記憶媒体から読出されたプログラムコード自体が前述した実施形態の機能を実現することになり、そのプログラムコードを記憶した記憶媒体は本発明を構成することになる。
プログラムコードを供給するための記憶媒体としては、例えば、フロッピディスク，ハードディスク，光ディスク，光磁気ディスク，ＣＤ−ＲＯＭ，ＣＤ−Ｒ，磁気テープ，不揮発性のメモリカード，ＲＯＭなどを用いることができる。
【００３２】
また、コンピュータが読出したプログラムコードを実行することにより、前述した実施形態の機能が実現されるだけでなく、そのプログラムコードの指示に基づき、コンピュータ上で稼働しているＯＳ（オペレーティングシステム）などが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００３３】
さらに、記憶媒体から読出されたプログラムコードが、コンピュータに挿入された機能拡張ボードやコンピュータに接続された機能拡張ユニットに備わるメモリに書込まれた後、そのプログラムコードの指示に基づき、その機能拡張ボードや機能拡張ユニットに備わるＣＰＵなどが実際の処理の一部または全部を行い、その処理によって前述した実施形態の機能が実現される場合も含まれることは言うまでもない。
【００３４】
【発明の効果】
本発明により、ＪＢＩＧに準拠した符号化終了時に行われるフラッシュ処理を、所定の演算と、該演算結果に係わらず前記演算結果の下位１５ビットをすべてマスクして０にした値をコードとして出力することで実現し、処理手順を簡素化しＪＢＩＧ符号化処理を高速化できた。
【図面の簡単な説明】
【図１】従来のＪＢＩＧ符号化方式におけるＦＬＵＳＨ処理を示すフローチャートである。
【図２】本発明の第１の実施の形態のＦＬＵＳＨ処理を示すフローチャートである。
【図３】本発明の第１の実施の形態の他のＦＬＵＳＨ処理を示すフローチャートである。
【図４】従来のＪＢＩＧ符号化方式の算術演算を示すフローチャートである。
【図５】本発明者が先に特許出願した符号化方式の算術演算を示すフローチャートである。
【図６】本発明の第２の実施の形態のＦＬＵＳＨ処理を示すフローチャートである。
【図７】本発明の第２の実施の形態の他のＦＬＵＳＨ処理を示すフローチャートである。
【図８】符号化及び復号装置の構成例を示すブロック図である。
【図９】算術符号器の構成例を示すブロック図である。
【図１０】従来のフラッシュ回路の例を示す図である。
【図１１】本発明の第１の実施の形態のフラッシュ回路の例を示す図である。
【図１２】本発明の第１の実施の形態のフラッシュ回路の他の例を示す図である。
【図１３】本発明者が先に特許出願した符号化方式の符号化装置の構成例を示すブロック図である。
【図１４】本発明の第２の実施の形態のフラッシュ回路を含む符号化装置の構成例を示す図である。
【図１５】本実施の形態の符号化及び復号装置を画像処理装置に適用した例を示す図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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