(57)【特許請求の範囲】
【請求項１】
入力端子からの入力電流と同一の大きさの電流を流す第１定電流源と、前記入力電流の所定倍の電流を流す第２定電流源を発生するカレントミラー回路と、
ドレインを前記第１定電流源に接続しソースを第１電源に接続した第１ＦＥＴと、
ドレインを出力端子に接続しソースを前記第１電源に接続しゲートを前記第１ＦＥＴのゲートと共通接続した第２ＦＥＴと、
相補的な特性を有する第１および第２トランジスタよりなる２段直列回路であって、前記共通接続したゲートと前記第１電源より電圧が低い第２電源との間に設けてあり、前記第１および第２トランジスタのノードを前記第１ＦＥＴのドレインに接続した２段直列回路と、
前記第１ＦＥＴのドレイン電流を検出する電流検出手段と、
該電流検出手段により検出されたドレイン電流の前記所定倍分の電流と、前記第２定電流源の流す前記入力電流の所定倍の電流とを比較し、前記第１電源の電圧より低い第１印加電圧を前記第１トランジスタに印加するとともに、該第１印加電圧に対して前記第１および第２トランジスタを同時にオンにしない所定電圧だけ常に低い第２印加電圧を前記第２トランジスタに印加する印加電圧制御手段であって、前記電流検出手段により検出された検出電流が前記第１ＦＥＴのドレイン電流より大きい場合に、前記第１印加電圧として第１電圧を前記第１トランジスタに印加してオンにするとともに、前記第２印加電圧として第２電圧を前記第２トランジスタに印加してオフにし、前記検出電流が前記ドレイン電流未満である場合に、前記第１印加電圧として前記第１の電圧より前記所定電圧だけ低い第３電圧を前記第１トランジスタに印加してオフにするとともに、前記第２印加電圧として前記第２電圧より前記所定電圧だけ低い第４電圧を前記第２トランジスタに印加してオンにし、前記検出電流が前記ドレイン電流と等しい場合に、前記第１印加電圧として前記第１電圧と前記第３電圧の平均電圧を前記第１トランジスタに印加してオフにするとともに、前記第２印加電圧として前記第２電圧と前記第４電圧の平均電圧を前記第２トランジスタに印加してオフにする印加電圧制御手段と
を備えたことを特徴とするピークホールド回路。
【請求項２】
請求項１において、前記第１および第２ＦＥＴの共通接続したゲートと前記第１電源との間に電荷をホールドするためのコンデンサを接続したことを特徴とするピークホールド回路。
【請求項３】
請求項１または２において、前記第１および第２ＦＥＴの共通接続したゲートの電位を前記第１電源の電位にするためのスイッチング手段を有することを特徴とするピークホールド回路。
【請求項４】
請求項１ないし３のいずれかにおいて、
前記第１および第２ＦＥＴはＰ−ＭＯＳＦＥＴであり、
前記第１トランジスタはＮＰＮトランジスタであり、
前記第２トランジスタはＰＮＰトランジスタである
ことを特徴とするピークホールド回路。
【請求項５】
請求項１ないし４のいずれかにおいて、
前記第１および第２ＦＥＴはＰ−ＭＯＳＦＥＴであり、
前記第１トランジスタはＮ−ＭＯＳＦＥＴであり、
前記第２トランジスタはＰ−ＭＯＳＦＥＴである
ことを特徴とするピークホールド回路。
【請求項６】
入力端子への入力電流と同一の大きさの電流を流す第１定電流源と、前記入力電流の所定倍の電流を流す第２定電流源を発生するカレントミラー回路と、
ドレインを前記第１定電流源に接続しソースを、第１電源より電圧の低い第２電源に接続した第１ＦＥＴと、
ドレインを出力端子に接続しソースを前記第２電源に接続しゲートを前記第１ＦＥＴのゲートと共通接続した第２ＦＥＴと、
相補的な特性を有する第１および第２トランジスタよりなる２段直列回路であって、前記共通接続したゲートと前記第１電源との間に設けてあり、前記第１および第２トランジスタのノードを前記第１ＦＥＴのドレインに接続した２段直列回路と、
前記第１ＦＥＴのドレイン電流を検出する電流検出手段と、
該電流検出手段により検出されたドレイン電流の前記所定倍分の電流と、前記第２定電流源の流す前記入力電流の所定倍の電流とを比較し、前記第２電源の電圧より高い第１印加電圧を前記第１トランジスタに印加するとともに、前記第１および第２トランジスタを同時にオンにしない所定電圧だけ前記第１印加電圧より常に高い第２印加電圧を前記第２トランジスタに印加する印加電圧制御手段であって、前記電流検出手段により検出された検出電流が前記第１ＦＥＴのドレイン電流より大きい場合に、前記第１印加電圧として第１電圧を前記第１トランジスタに印加してオンにするとともに、前記第２印加電圧として第２電圧を前記第２トランジスタに印加してオフにし、前記検出電流が前記ドレイン電流未満である場合に、前記第１印加電圧として前記第１の電圧より前記所定電圧だけ高い第３電圧を前記第１トランジスタに印加してオフにするとともに、前記第２印加電圧として前記第２電圧より前記所定電圧だけ高い第４電圧を前記第２トランジスタに印加してオンにし、前記検出電流が前記ドレイン電流と等しい場合に、前記第１印加電圧として前記第１電圧と前記第３電圧の平均電圧を前記第１トランジスタに印加してオフにするとともに、前記第２印加電圧として前記第２電圧と前記第４電圧の平均電圧を前記第２トランジスタに印加してオフにする印加電圧制御手段と
を備えたことを特徴とするピークホールド回路。
【請求項７】
請求項６において、前記第１および第２ＦＥＴの共通接続したゲートと前記第２電源との間に電荷をホールドするためのコンデンサを接続したことを特徴とするピークホールド回路。
【請求項８】
請求項６または７において、前記第１および第２ＦＥＴの共通接続したゲートの電位を前記第２電源の電位にするためのスイッチング手段を有することを特徴とするピークホールド回路。
【請求項９】
請求項６ないし８のいずれかにおいて、
前記第１および第２ＦＥＴはＮ−ＭＯＳＦＥＴであり、
前記第１トランジスタはＰＮＰトランジスタであり、
前記第２トランジスタはＮＰＮトランジスタである
ことを特徴とするピークホールド回路。
【請求項１０】
請求項６ないし９のいずれかにおいて、
前記第１および第２ＦＥＴはＮ−ＭＯＳＦＥＴであり、
前記第１トランジスタはＰ−ＭＯＳＦＥＴであり、
前記第２トランジスタはＮ−ＭＯＳＦＥＴである
ことを特徴とするピークホールド回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電流モードのピークホールド回路に関する。
【０００２】
【従来の技術】
従来から、入力電圧のピーク値に応じた出力電圧を得ることができるピークホールド回路としては、例えば、図２５に示すものが知られている。演算増幅器２５０２の非反転入力端子の電圧（コンデンサ２５０７にホールドされている電圧ＶHに等しい）は、最初、演算増幅器２５０１の非反転入力端子の電圧ＶIN1に等しくなっているものとする。
【０００３】
そうすると、演算増幅器２５０２の出力端子の電圧と、演算増幅器２５０１の反転入力端子の電圧と、演算増幅器２５０１の出力端子の電圧は、ＶHすなわちＶIN1となり、ダイオード２５０３および２５０４の両端電圧がそれぞれゼロとなり、ダイオード２５０３および２５０４はそれぞれ非導通状態となっている。
【０００４】
この状態で、入力端子２５０８の電圧が上昇してＶIN2になっても、ダイオード２５０３が非導通状態であるので、演算増幅器２５０１には負帰還がかからず、演算増幅器２５０１の出力電圧は大きく上昇する。そして、ダイオード２５０４に順電圧がかかって、ダイオード２５０４が導通状態になると、コンデンサ２５０７が充電されて、コンデンサ２５０７の両端電圧が上昇していき、同様に、演算増幅器２５０２の出力端子２５０９の電圧と、演算増幅器２５０３の反転入力端子の電圧が上昇して行く。
【０００５】
そして、コンデンサ２５０７の両端電圧が演算増幅器２５０１の出力端子２５０９の電圧ＶIN2と等しくなると、ダイオード２５０４が非導通状態となり、その結果、コンデンサ２５０７に電圧ＶIN2がホールドされる。
【０００６】
この状態で、入力端子２５０８の電圧が低下してＶIN2からＶIN3に変化したとすると、演算増幅器２５０１の出力電圧は低下するものの、コンデンサ２５０７の両端電圧（すなわち、ホールド電圧ＶH）がＶIN2であるため、ダイオード２５０４の両端に逆電圧がかかり、ダイオード２５０４は依然として非導通状態のままであり、ホールド電圧ＶHはＶIN2のまま変化しない。
【０００７】
このように、出力端子２５０９には、入力端子２５０８の入力電圧のピーク値に応じた電圧が出力されることになる。
【０００８】
しかしながら、このような電圧モードのピークホールド回路は、複数の演算増幅器と、ダイオードと、コンデンサ等によって構成されており、回路規模が大きくなりがちであった。
【０００９】
また、入力電流を電流−電圧変換回路により電圧値に変換した後、図２５のピークホールド回路に入力するようにしたので、回路規模を小さくするには限界があり、これ以上小さくすることができなかった。
【００１０】
このような問題点を解決したピークホールド回路としては、例えば、特願平１０−５４４９号に記載されているものが知られている。このピークホールド回路は電流モードのピークホールド回路といわれるものであり、図２６に示すような構成を有する。
【００１１】
図２６を説明する。この電流モードのピークホールド回路はＰ−ＭＯＳトランジスタ２６０１，２６０２と、ＮＰＮトランジスタ２６０３と、ＰＮＰトランジスタ２６０７とにより構成されている。Ｐ−ＭＯＳトランジスタ２６０１，２６０２はゲートどうしが共通接続され、各ソースが電源ＶDDに接続されている。Ｐ−ＭＯＳトランジスタ２６０１はドレインが端子２６０４に接続され、Ｐ−ＭＯＳトランジスタ２６０２はドレインが端子２６０６に接続されている。ＮＰＮトランジスタ２６０３はコレクタが、共通接続されたＰ−ＭＯＳトランジスタ２６０１，２６０２のゲートに接続され、エミッタがＰ−ＭＯＳトランジスタ２６０１のドレインに接続され、ベースが基準電位ＶBIAS1に接続されている。ＰＮＰトランジスタ２６０７はエミッタがＰ−ＭＯＳトランジスタ２６０１のドレインに接続され、ベースが基準電位ＶBIAS2に接続され、コレクタがアースされている。
【００１２】
基準電位ＶBIAS1および基準電位ＶBIAS2は電源ＶDDの電圧よりも低く、アース電位よりも高くしてあって、ＮＰＮトランジスタ２６０３とＰＮＰトランジスタ２６０７が同時にオンにならないような電位であり、基準電位ＶBIAS1と基準電位ＶBIAS2の差電位が例えば０．７Ｖであるとする。
【００１３】
図２６において、Ｖ4（ｔ）は時刻ｔにおける端子２６０４の絶対電位であり、ｉD1（ｔ）は時刻ｔにおけるＰ−ＭＯＳトランジスタ２６０１のドレイン電流であり、ｉin（ｔ）は時刻ｔにおける入力電流であり、ｉout（ｔ）は時刻ｔにおける出力電流であり、それぞれ矢印の向きが正である。なお、ｉout（ｔ）はＰ−ＭＯＳトランジスタ２６０２のドレイン電流に一致している。
【００１４】
（１）  Ｐ−ＭＯＳトランジスタ２６０１が飽和領域で動作していて、Ｐ−ＭＯＳトランジスタ２６０１のドレイン電流ｉD1（ｔ）と入力電流ｉin（ｔ）が一致しているものとする。この状態では、端子２６０４の電位が概ね２つの基準電位ＶBIAS1と基準電位ＶBIAS2の平均電位にあり、ＮＰＮトランジスタ２６０３とＰＮＰトランジスタ２６０７のベース−エミッタ間電圧が、共に、０．３５Ｖ程度であって、ＮＰＮトランジスタ２６０３もＰＮＰトランジスタ２６０７もカットオフ状態にある。
【００１５】
そして、例えば、図２７（ａ）に示す時刻ｔ0から時刻ｔ1までの期間のように、入力電流ｉin（ｔ）が増加して行くと、Ｐ−ＭＯＳトランジスタ２６０１のドレイン電流ｉD1（ｔ）と入力電流ｉin（ｔ）の関係が、ｉD1（ｔ）＜ｉin（ｔ）となって、端子２６０４の電圧が降下して行く。
【００１６】
ＰＮＰトランジスタ２６０７はカットオフ状態を保持したままであるが、ＮＰＮトランジスタ２６０３は、端子２６０４の電圧が基準電位ＶBIAS1に対して約０．５Ｖ程度下がったとき、順方向活性領域に入って電流を流し始め、端子２６０４の電圧が基準電位ＶBIAS1に対して約０．７Ｖ程度まで下がったとき、オンする。
【００１７】
ＮＰＮトランジスタ２６０３がオンすると、入力電流とＰ−ＭＯＳトランジスタ２６０１のドレイン電流ｉD1（ｔ）との差電流（ｉin（ｔ）−ｉD1（ｔ））が、ノード２６０５からＮＰＮトランジスタ２６０３を通じて端子２６０４に流れ出し、入力電流ｉin（ｔ）とＰ−ＭＯＳトランジスタ２６０１のドレイン電流ｉD1（ｔ）が等しくなるように、ノード２６０５の電圧が降下して行く。ノード２６０５のこの電圧降下は、ノード２６０５に接続されているＰ−ＭＯＳトランジスタ２６０１および２６０２のゲート−ソース間寄生容量から、電荷がＮＰＮトランジスタ２６０３を通じて引き抜かれることにより生じる。この時、図２６のピークホールド回路はカレントミラー回路として動作し、入力電流に比例した出力電流が得られる（図２７（ｂ）参照）。
【００１８】
（２）  例えば図２７（ａ）に示す時刻ｔ1からｔ2までの期間のように、入力電流ｉin（ｔ）の増加が止まると、ｉD1（ｔ）＝ｉin（ｔ）となるので、ＮＰＮトランジスタ２６０３とＰＮＰトランジスタ２６０７がともにカットオフ状態になって、端子２６０４の電圧が上昇して行き、端子２６０４の電圧は概ね２つの基準電位ＶBIAS1と基準電位ＶBIAS2の平均電位に落ち着く。この時、ノード２６０５はハイインピータンスであるので、Ｐ−ＭＯＳトランジスタ２６０１および２６０２のゲート−ソース間寄生容量の時刻ｔ1における電荷は変化しない。
【００１９】
一方、Ｐ−ＭＯＳトランジスタ２６０１、２６０２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれ、時刻ｔ1における入力電流ｉin（ｔ1）に比例した出力電流ｉout（ｔ）が維持される（図２７（ｂ）参照）。
【００２０】
（３）  例えば図２７（ａ）に示す時刻ｔ2からｔ3までの期間のように、時刻ｔでの入力電流ｉin（ｔ）が時刻ｔ1での入力電流ｉin（ｔ1）を下まわると、端子２６０４の電圧はさらに上昇するが、ＮＰＮトランジスタ２６０３はカットオフ状態を保ったままであるので、Ｐ−ＭＯＳトランジスタ２６０１、２６０２のゲート−ソース間電圧ＶGS（ｔ1）は保持され、出力電流ｉout（ｔ）は時刻ｔ1の時の値を保持する。そして、端子２６０４の電圧が基準電位ＶBIAS2から約０．７Ｖ程度上昇すると、ＰＮＰトランジスタ２６０７は順方向活性領域に入ってオンになり、Ｐ−ＭＯＳトランジスタ２６０１のドレイン電流ｉD1（ｔ）と入力電流との差電流（ｉD1（ｔ）−ｉin（ｔ））、すなわち、時刻ｔ1での入力電流と時刻ｔでの入力電流の差電流（ｉin（ｔ1）−ｉin（ｔ））が流れる。
【００２１】
（４）  例えば図２７（ａ）に示す時刻ｔ3からｔ4までの期間のように、時刻ｔ1での電流ｉin（ｔ1）を超える電流が入力され、その電流が増加し続けると、端子２６０４の電圧は降下して行き、端子２６０４の電圧が基準電圧ＶBIAS1に対して約０．５Ｖ程度下がった時点で、ＮＰＮトランジスタ２６０３が、再度、順方向活性領域に入って電流を流し始め、このＮＰＮトランジスタ２６０３は、端子２６０４の電圧が基準電圧ＶBIAS1に対して約０．７Ｖ程度まで下がったとき、オンする。
【００２２】
ＮＰＮトランジスタ２６０３がオンすると、入力電流とＰ−ＭＯＳトランジスタ２６０１のドレイン電流ｉD1（ｔ）との差電流（ｉin（ｔ）−ｉD1（ｔ））が、ノード２６０５からＮＰＮトランジスタ２６０３を通じて流れ出し、入力電流ｉin（ｔ）とＰ−ＭＯＳトランジスタ１のドレイン電流ｉD1（ｔ）が一致するように、ノード２６０５の電圧が降下して行く。
【００２３】
以上のようにして、入力電流ｉin（ｔ）のピーク値に応じた出力電流ｉout（ｔ）が得られることになる。
【００２４】
他方で、電流モードのピークホールド回路としては、図２８に示す構成のものが知られている。図２８に示す電流モードのピークホールド回路は、図２６に示したピークホールド回路の構成素子と対応する構成素子の導電型を逆にしたものであって、Ｎ−ＭＯＳトランジスタ２８１１，２８１２と、ＰＮＰトランジスタ２８１３と、ＮＰＮトランジスタ２８１７とにより構成されている。
【００２５】
Ｎ−ＭＯＳトランジスタ２８１１，２８１２はゲートどうしが共通接続され、各ソースがアースに接続され、Ｎ−ＭＯＳトランジスタ２８１１のドレインが端子２８１４に接続され、Ｎ−ＭＯＳトランジスタ２８１２のドレインが端子２８１６に接続されている。ＰＮＰトランジスタ２８１３はコレクタが、共通接続されたＮ−ＭＯＳトランジスタ２８１１，２８１２のゲートに接続され、エミッタがＮ−ＭＯＳトランジスタ２８１１のドレインに接続され、ベースが基準電位ＶBIAS1に接続されている。ＮＰＮトランジスタ２８１７はエミッタがＮ−ＭＯＳトランジスタ２８１１のドレインに接続され、ベースが基準電位ＶBIAS2に接続され、コレクタが電源ＶDDに接続されている。
【００２６】
基準電位ＶBIAS1，基準電位ＶBIAS2は電源ＶDDの電位よりも低く、アース電位よりも高くしてあって、ＮＰＮトランジスタ２８１３とＰＮＰトランジスタ２８１７が同時にオンにならないような値であり、基準電位ＶBIAS2と基準電位ＶBIAS1の差電位が例えば０．７Ｖであるとする。
【００２７】
図２８において、Ｖ14（ｔ）は時刻ｔにおける端子２８１４の絶対電位であり、ｉD11（ｔ）は時刻ｔにおけるＮ−ＭＯＳトランジスタ２８１１のドレイン電流であり、ｉin（ｔ）は時刻ｔにおける入力電流であり、ｉout（ｔ）は時刻ｔにおける出力電流であり、それぞれ矢印の向きが正である。なお、出力電流ｉout（ｔ）はＮ−ＭＯＳトランジスタ２８１２のドレイン電流に一致している。
【００２８】
（１）  Ｎ−ＭＯＳトランジスタ２８１１が飽和領域で動作していて、Ｎ−ＭＯＳトランジスタ２８１１のドレイン電流ｉD11（ｔ）と入力電流ｉin（ｔ）が一致しており、端子２８１４の電位が概ね２つの基準電位ＶBIAS1とＶBIAS2の平均電位にあり、ＰＮＰトランジスタ２８１３とＮＰＮトランジスタ２８１７のベース−エミッタ間電圧が、共に、０．３５Ｖ程度となって、ＰＮＰトランジスタ２８１３とＮＰＮトランジスタ２８１７が共にカットオフ状態にあるとする。
【００２９】
（２）  例えば図２９に示す時刻ｔ0からｔ1までの期間のように、ｉin（ｔ）が増加して行くと、Ｎ−ＭＯＳトランジスタ２８１１のドレイン電流ｉD11（ｔ）と入力電流ｉin（ｔ）の関係が、ｉD11（ｔ）＜ｉin（ｔ）となるため、端子２８１４の電圧が上昇する。この時、ＮＰＮトランジスタ２８１７はカットオフを保つ一方で、端子２８１４の電圧がＶBIAS1から約０．５Ｖ程度上がると、ＰＮＰトランジスタ２８１３は順方向活性領域に入って電流を流し始め、約０．７Ｖ程度まで上がってオン状態となる。
【００３０】
そして、ｉin（ｔ）−ｉD11（ｔ）の電流がＰＮＰトランジスタ２８１３を通じてノード２８１５に流れ込み、ｉin（ｔ）とｉD11（ｔ）が一致するように、ノード２８１５の電圧を上昇させる。
【００３１】
なお、ノード２８１５の電圧は、ノード２８１５に接続されているＮ−ＭＯＳトランジスタ２８１１および２８１２のゲート−ソース間寄生容量に、ＰＮＰトランジスタ２８１３を通じて電荷が供給されることにより上昇する。この時、図２８の回路はカレントミラー回路として動作し、入力電流に比例した出力電流が得られる。
【００３２】
（３）  時刻ｔ1からｔ2の期間のように、ｉin（ｔ）の増加が止まると、ｉD11（ｔ）＝ｉin（ｔ）となるため、ＰＮＰトランジスタ２８１３とＮＰＮトランジスタ２８１７がともにカットオフするように、端子２８１４の電圧は降下し、概ね２つの基準電位ＶBIAS1と基準電位ＶBIAS2の平均電位に落ち着く。ここで、ノード２８１５はハイインピーダンスであるから、時刻ｔ1における電荷は変化することはなく、Ｎ−ＭＯＳトランジスタ２８１１、２８１２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれる。この時、出力電流ｉout（ｔ）は、時刻ｔ1における入力電流ｉin（ｔ1）に比例した電流が保持される。
【００３３】
（４）  時刻ｔ2からｔ3の期間のように、ｉin（ｔ）がｉin（ｔ1）を下まわると、端子２８１４の電圧はさらに降下するが、ＰＮＰトランジスタ２８１３はカットオフを保ったままであり、ＶGS（ｔ1）は保持されるので、出力電流ｉout（ｔ）は時刻ｔ1の時の値を保持する。この時、端子２８１４の電圧が基準電位ＶBIAS2から約０．７Ｖ程度下がると、ＮＰＮトランジスタ２８１７は順方向活性領域に入ってオン状態となり、ｉD（ｔ）−ｉin（ｔ）、すなわち、ｉin（ｔ1）−ｉin（ｔ）の電流を流す。
【００３４】
（５）  時刻ｔ3からｔ4の期間のように、ｉin（ｔ1）を超える電流が入力され、増加し続けると、端子２８１４の電圧は上昇し、基準電位ＶBIAS1から約０．５Ｖ程度上がった時点で、ＰＮＰトランジスタ２８１３が、再度、順方向活性領域に入って電流を流し始め、約０．７Ｖ程度まで上がってオン状態となる。
【００３５】
そして、ｉin（ｔ）−ｉD11（ｔ）の電流がＰＮＰトランジスタ２８１３を通じてノード２８１５に流れ込み、ｉin（ｔ）とｉD11（ｔ）が一致するように、ノード２８１５の電圧が上昇する。このようにして、入力電流ｉin（ｔ）に応じた出力電流ｉout（ｔ）が得られることになる。したがって、出力端子２８１６には、入力電流のピーク値に応じた出力電流が得られる。
【００３６】
【発明が解決しようとする課題】
しかしながら、図２６のピークホールド回路について、入力電流の変化量が小さい場合に、より高速に動作させようとすると、次のような問題点があった。
【００３７】
上述したように、端子２６０４の電圧Ｖ4（ｔ）は、入力電流に応じて上昇、降下を繰り返し、上述のバイアス条件では、図３０に示すように、その電圧変化は０．７Ｖ程度となる。
【００３８】
一方、端子２６０４には、接続される素子の接合容量等の寄生容量があり、端子２６０４が上述の電圧変動を行うには、この寄生容量への電荷の充放電を行わなくてはならず、充放電される電荷は入力電流ｉin（ｔ）とホールド電流、すなわち、Ｎ−ＭＯＳトランジスタ２６０１のドレイン電流ｉD11（ｔ）との差電流によって供給される。
【００３９】
したがって、入力電流の変化量が少なく高速の場合には、端子２６０４の寄生容量に、電圧変動のために必要で充分な電荷が供給されず、ピークホールド動作ができなかった。
【００４０】
他方で、図２８のピークホールド回路について、入力電流の変化量が小さい場合に、より高速に動作させようとすると、次のような問題点があった。
【００４１】
上述したように、端子２８１４の電圧Ｖ14（ｔ）は、入力電流に応じて上昇、降下を繰り返し、上述のバイアス条件では、図３１に示すように、その電圧変動は０．７Ｖ程度となる。
【００４２】
一方、端子２８１４には、接続される素子の接合容量等の寄生容量が付加されており、端子２８１４が上述の電圧変動を行うためには、この寄生容量への電荷の充放電を行わなくてはならず、充放電される電荷は入力電流ｉin（ｔ）とホールド電流、すなわち、Ｎ−ＭＯＳトランジスタ２８１１のドレイン電流ｉD11（ｔ）との差電流によって供給される。
【００４３】
したがって、入力電流の変化量が少なく高速の場合には、端子２８１４の寄生容量に、電圧変動のために必要で充分な電荷が供給されず、ピークホールド動作ができなかった。
【００４４】
そこで、本発明の目的は、上記のような問題点を解決し、実質的により高速で変化量の少ない入力電流に対しても入力電流のピーク値に応じた出力電流を得ることができる電流モードのピークホールド回路を提供することにある。
【００４５】
【課題を解決するための手段】
請求項１の発明は、入力端子からの入力電流と同一の大きさの電流を流す第１定電流源と、前記入力電流の所定倍の電流を流す第２定電流源を発生するカレントミラー回路と、ドレインを前記第１定電流源に接続しソースを第１電源に接続した第１ＦＥＴと、ドレインを出力端子に接続しソースを前記第１電源に接続しゲートを前記第１ＦＥＴのゲートと共通接続した第２ＦＥＴと、相補的な特性を有する第１および第２トランジスタよりなる２段直列回路であって、前記共通接続したゲートと前記第１電源より電圧が低い第２電源との間に設けてあり、前記第１および第２トランジスタのノードを前記第１ＦＥＴのドレインに接続した２段直列回路と、前記第１ＦＥＴのドレイン電流を検出する電流検出手段と、該電流検出手段により検出されたドレイン電流の前記所定倍分の電流と、前記第２定電流源の流す前記入力電流の所定倍の電流とを比較し、前記第１電源の電圧より低い第１印加電圧を前記第１トランジスタに印加するとともに、該第１印加電圧に対して前記第１および第２トランジスタを同時にオンにしない所定電圧だけ常に低い第２印加電圧を前記第２トランジスタに印加する印加電圧制御手段であって、前記電流検出手段により検出された検出電流が前記第１ＦＥＴのドレイン電流より大きい場合に、前記第１印加電圧として第１電圧を前記第１トランジスタに印加してオンにするとともに、前記第２印加電圧として第２電圧を前記第２トランジスタに印加してオフにし、前記検出電流が前記ドレイン電流未満である場合に、前記第１印加電圧として前記第１の電圧より前記所定電圧だけ低い第３電圧を前記第１トランジスタに印加してオフにするとともに、前記第２印加電圧として前記第２電圧より前記所定電圧だけ低い第４電圧を前記第２トランジスタに印加してオンにし、前記検出電流が前記ドレイン電流と等しい場合に、前記第１印加電圧として前記第１電圧と前記第３電圧の平均電圧を前記第１トランジスタに印加してオフにするとともに、前記第２印加電圧として前記第２電圧と前記第４電圧の平均電圧を前記第２トランジスタに印加してオフにする印加電圧制御手段とを備えたことを特徴とする。
【００４６】
請求項１において、第１および第２ＦＥＴの共通接続したゲートと第１電源との間に電荷をホールドするためのコンデンサを接続することができる。
【００４７】
請求項１または２において、第１および第２ＦＥＴの共通接続したゲートの電位を第１電源の電位にするためのスイッチング手段を有することができる。
【００４８】
請求項１ないし３のいずれかにおいて、第１および第２ＦＥＴはＰ−ＭＯＳＦＥＴとすることができ、第１トランジスタはＮＰＮトランジスタとすることができ、第２トランジスタはＰＮＰトランジスタとすることができる。
【００４９】
請求項１ないし４のいずれかにおいて、第１および第２ＦＥＴはＰ−ＭＯＳＦＥＴとすることができ、第１トランジスタはＮ−ＭＯＳＦＥＴとすることができ、第２トランジスタはＰ−ＭＯＳＦＥＴとすることができる。
【００５０】
請求項６の発明は、入力端子への入力電流と同一の大きさの電流を流す第１定電流源と、前記入力電流の所定倍の電流を流す第２定電流源を発生するカレントミラー回路と、ドレインを前記第１定電流源に接続しソースを、第１電源より電圧の低い第２電源に接続した第１ＦＥＴと、ドレインを出力端子に接続しソースを前記第２電源に接続しゲートを前記第１ＦＥＴのゲートと共通接続した第２ＦＥＴと、相補的な特性を有する第１および第２トランジスタよりなる２段直列回路であって、前記共通接続したゲートと前記第１電源との間に設けてあり、前記第１および第２トランジスタのノードを前記第１ＦＥＴのドレインに接続した２段直列回路と、前記第１ＦＥＴのドレイン電流を検出する電流検出手段と、該電流検出手段により検出されたドレイン電流の前記所定倍分の電流と、前記第２定電流源の流す前記入力電流の所定倍の電流とを比較し、前記第２電源の電圧より高い第１印加電圧を前記第１トランジスタに印加するとともに、前記第１および第２トランジスタを同時にオンにしない所定電圧だけ前記第１印加電圧より常に高い第２印加電圧を前記第２トランジスタに印加する印加電圧制御手段であって、前記電流検出手段により検出された検出電流が前記第１ＦＥＴのドレイン電流より大きい場合に、前記第１印加電圧として第１電圧を前記第１トランジスタに印加してオンにするとともに、前記第２印加電圧として第２電圧を前記第２トランジスタに印加してオフにし、前記検出電流が前記ドレイン電流未満である場合に、前記第１印加電圧として前記第１の電圧より前記所定電圧だけ高い第３電圧を前記第１トランジスタに印加してオフにするとともに、前記第２印加電圧として前記第２電圧より前記所定電圧だけ高い第４電圧を前記第２トランジスタに印加してオンにし、前記検出電流が前記ドレイン電流と等しい場合に、前記第１印加電圧として前記第１電圧と前記第３電圧の平均電圧を前記第１トランジスタに印加してオフにするとともに、前記第２印加電圧として前記第２電圧と前記第４電圧の平均電圧を前記第２トランジスタに印加してオフにする印加電圧制御手段とを備えたことを特徴とする。
【００５１】
請求項６において、第１および第２ＦＥＴの共通接続したゲートと第２電源との間に電荷をホールドするためのコンデンサを接続することができる。
【００５２】
請求項６または７において、第１および第２ＦＥＴの共通接続したゲートの電位を第２電源の電位にするためのスイッチング手段を有することができる。
【００５３】
請求項６ないし８のいずれかにおいて、第１および第２ＦＥＴはＮ−ＭＯＳＦＥＴとすることができ、第１トランジスタはＰＮＰトランジスタとすることができ、第２トランジスタはＮＰＮトランジスタとすることができる。
【００５４】
請求項６ないし９のいずれかにおいて、第１および第２ＦＥＴはＮ−ＭＯＳＦＥＴとすることができ、第１トランジスタはＰ−ＭＯＳＦＥＴとすることができ、第２トランジスタはＮ−ＭＯＳＦＥＴとすることができる。
【００５５】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して詳細に説明する。
【００５６】
＜第１の実施の形態＞
図１は本発明の第１の実施の形態を示す。図１に矢印で示す向きを電流の正の向きとする。図１において、１は電流制御回路であって、Ｐ−ＭＯＳトランジスタ１１，１２と、ＮＰＮトランジスタ１３と、ＰＮＰトランジスタ１４とにより構成してある。Ｐ−ＭＯＳトランジスタ１１，１２はゲートどうしが共通接続してあり、各ソースが電源ＶDDに接続してあり、Ｐ−ＭＯＳトランジスタ１２のドレインが出力端子に接続してある。ＮＰＮトランジスタ１３はコレクタが、共通接続したＰ−ＭＯＳトランジスタ１１，１２のゲートに接続してあり、エミッタがＰ−ＭＯＳトランジスタ１１のドレインに接続してあり、ベースが電圧制御回路２２（基準電位ＶBIAS1）に接続してある。ＰＮＰトランジスタ１４はエミッタがＮＰＮトランジスタ１３のエミッタに接続してあり、ベースが電圧制御回路２２（基準電位ＶBIAS2）に接続してあり、コレクタがアースしてある。
【００５７】
２は電圧制御部であって、入力電流ｉin（ｔ）とＰ−ＭＯＳトランジスタ１１のドレイン電流ｉD（ｔ）の差に応じて、２つの基準電位ＶBIAS1と基準電位ＶBIAS2を制御するものであり、Ｐ−ＭＯＳトランジスタ２１と、電圧制御回路２２とにより構成してある。Ｐ−ＭＯＳトランジスタ２１はＰ−ＭＯＳトランジスタ１１のドレイン電流ｉD（ｔ）を検出するものであり、ゲートが、電流制御回路１のＰ−ＭＯＳトランジスタ１１，１２の共通接続したゲートに接続してあり、ソースが電源ＶDDに接続してあり、ドレインが電圧制御回路２２に接続してある。
【００５８】
ここで、Ｐ−ＭＯＳトランジスタ１１とＰ−ＭＯＳトランジスタ２１のサイズ比、すなわち、Ｐ−ＭＯＳトランジスタのゲート幅をＷ、ゲート長をＬとした場合のそれぞれのＷ／Ｌの比は、１：ｎに設定してあり、Ｐ−ＭＯＳトランジスタ２１のドレイン電流は、ｎ・ｉD（ｔ）となる。
【００５９】
電圧制御回路２２は、ｎ・ｉD（ｔ）＞ｎ・ｉin（ｔ）の場合に、２つの基準電位ＶBIAS1と基準電位ＶBIAS2をその差電圧を保ちつつ降下させ、他方、ｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）の場合に、２つの基準電位ＶBIAS1と基準電位ＶBIAS2をその差電圧を保ちつつ上昇させるように動作する。
【００６０】
３はカレントミラー回路であり、ＮＰＮトランジスタ３１，３２，３３により構成してある。ＮＰＮトランジスタ３１，３２，３３はベースどうしが共通接続してある。ＮＰＮトランジスタ３１はコレクタが入力端子とベースに接続してあり、エミッタがアースに接続してある。ＮＰＮトランジスタ３２はコレクタが電圧制御部２の電圧制御回路２２に接続してあり、エミッタがアースに接続してある。ＮＰＮトランジスタ３３はコレクタが、電流制御回路１のＰ−ＭＯＳトランジスタ１１のドレインに接続してあり、エミッタがアースに接続してある。
【００６１】
よって、ＮＰＮトランジスタ３２のコレクタに接続した、電圧制御回路２２の電流入力コンパレータ２２３の反転端子には、入力端子を介してＮＰＮトランジスタ３１のコレクタに入力された入力電流ｉin（ｔ）に比例した電流（ｎ・ｉin（ｔ））が入力されることになる。
【００６２】
図２は図１の電圧制御回路２２の構成を示す。電圧制御回路２２はコンパレータ２２３と、ＮＰＮトランジスタ２２４，２２６と、ＰＮＰトランジスタ２２５と、定電流源２２７とにより構成してある。
【００６３】
コンパレータ２２３は電流入力電圧出力のコンパレータであって、非反転端子が電圧制御部２のＰ−ＭＯＳトランジスタ２１のドレインに接続してあり、反転端子がカレントミラー回路３のＮＰＮトランジスタ３２のコレクタに接続してある。コンパレータ２２３の２つの入力端子において矢印で示す向きの入力電流を正としている。コンパレータ２３はｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）の場合には、おおむねＶDDに等しいハイレベルの電位を出力しようとし、ｎ・ｉD（ｔ）＞ｎ・ｉin（ｔ）の場合には、おおむねアース電位に等しいローレベルの電位を出力しようとする。
【００６４】
ＮＰＮトランジスタ２２４はコンパレータ２２３のローレベルの出力電位に制限を設けるためのものであって、コレクタが電源ＶDD（２．１Ｖ電源より電圧が高い）に接続してあり、ベースが２．１Ｖ電源に接続してあり、エミッタがコンパレータ２２３の出力端子に接続してある。ＮＰＮトランジスタ２２４のオン時のベース−エミッタ間電圧は、約０．７Ｖであるから、コンパレータ２２３のローレベルの出力電位は、２．１Ｖ電源の電位より約０．７Ｖ低い電位に制限されて約１．４Ｖとなる。
【００６５】
ＰＮＰトランジスタ２２５はコンパレータ２２３のハイレベルの出力電位に制限を設けるためのものであって、エミッタがＮＰＮトランジスタ２２４のエミッタに接続してあり、ベースが１．４Ｖ電源に接続してあり、コレクタがアースに接続してある。ＰＮＰトランジスタ２２５のオン時のエミッタ−ベース間電圧は、約０．７Ｖであるから、コンパレータ２２３のハイレベルの出力電位は、１．４Ｖ電源の電位より約０．７Ｖ高い電位に制限されて約２．１Ｖとなる。
【００６６】
ＮＰＮトランジスタ２２６と定電流源２２７とによりエミッタフォロア回路を構成してあり、ＮＰＮトランジスタ２２６はコレクタが電源ＶDDに接続してあり、ベースがコンパレータ２２３の出力端子（基準電位ＶBIAS1）と、電流制御回路１のＮＰＮトランジスタ１３のベースとに接続してあり、エミッタが定電流源２２７と、電流制御回路１のＮＰＮトランジスタ１４のベースに接続してある。エミッタフォロア回路の出力端子の電位、すなわち、ＮＰＮトランジスタ２２６のエミッタの電位（基準電位ＶBIAS2）は、基準電位ＶBIAS1よりも約０．７Ｖだけ低い。
【００６７】
よって、基準電位ＶBIAS1の電圧変化範囲は１．４Ｖ〜２．１Ｖであり、基準電位ＶBIAS2の電圧変化範囲は０．７Ｖ〜１．４Ｖであり、ＶBIAS1−ＶBIAS2＝０．７Ｖである。
【００６８】
次に、図３を参照して動作を説明する。ここで、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）のとき、基準電位ＶBIAS1と基準電位ＶBIAS2は、それぞれ、電圧変化範囲の平均電位、すなわち、１．７５Ｖ（＝（１．４＋２．１）／２）と１．０５Ｖ（＝（０．７＋１．４）／２）になっている。
【００６９】
はじめに、Ｐ−ＭＯＳトランジスタ１１が飽和領域で動作しており、Ｐ−ＭＯＳトランジスタ１１のドレイン電流ｉD（ｔ）と、ＮＰＮトランジスタ３３のコレクタ電流ｉin（ｔ）は一致しているとする。よって、この場合、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）であり、基準電位ＶBIAS1と基準電位ＶBIAS2は電圧変化範囲の平均電位となっていて、それぞれ、１．７５Ｖ、１．０５Ｖである。このとき、ノード１６の電位はおおむね基準電位ＶBIAS1と基準電位ＶBIAS2の平均電位である１．４Ｖである。また、ＮＰＮトランジスタ１３とＰＮＰトランジスタ１４はベース−エミッタ間電圧がそれぞれ０．３５Ｖ程度となっていてカットオフしている。
【００７０】
（１）  例えば図３に示す時刻ｔ0から時刻ｔ1の期間のように、入力電流ｉin（ｔ）が増加し始めると、すなわち、ｉD（ｔ）＜ｉin（ｔ）となると、ノード１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して降下する。この時、ＰＮＰトランジスタ１４はカットオフを保つ一方で、ノード１６の電圧が基準電位ＶBIAS1から約０．５Ｖ程度下がると、ＮＰＮトランジスタ１３は順方向活性領域に入って電流を流し始め、約０．７Ｖ程度まで下がってオン状態となる。
【００７１】
そして、ノード１５から、ｉin（ｔ）−ｉD（ｔ）に相当する電流がＮＰＮトランジスタ１３を通じて流れ出し、ｉin（ｔ）とｉD（ｔ）が一致するように、ノード１５の電圧を降下させる。なお、ノード１５に接続されているＰ−ＭＯＳトランジスタ１１，１２のゲート−ソース間の寄生容量の電荷が、ＮＰＮトランジスタ１３を通じて引き抜かれるため、ノード１５の電位が降下する。この時、電流モードの電流制御回路１はカレントミラー回路として動作し、入力電流に比例した出力電流が得られる。
【００７２】
ところで、ノード１６の絶対電位の動きについて着目すると、上述したように、ｉD（ｔ）＜ｉin（ｔ）のとき、ノード１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して降下する。また、ｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）であるので、基準電位ＶBIAS1と基準電位ＶBIAS2は上昇し、ＮＰＮトランジスタ１３がオン状態の時には、基準電位ＶBIAS1は２．１Ｖに達し、ノード１６の絶対電位が約１．４Ｖとなる。
【００７３】
ノード１６の電位を示す図４から分かるように、ノード１６の電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位であった従来例に比較して少なくて済む。
【００７４】
（２）  時刻ｔ1から時刻ｔ2の期間のように、ｉin（ｔ）の増加が止まると、ｉD（ｔ）＝ｉin（ｔ）となるため、ＮＰＮトランジスタ１３とＰＮＰトランジスタ１４がともにカットオフするよう、ノード１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して上昇し、概ね基準電位ＶBIAS1と基準電位ＶBIAS2の平均電位に落ち着く。ここで、ノード１５はハイインピーダンスであるから、時刻ｔ１における電荷が変化することはなく、Ｐ−ＭＯＳトランジスタ１１、１２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれる。よって、出力電流ｉout（ｔ）は、時刻ｔ１における入力電流ｉin（ｔ1）に比例した電流が保持される。
【００７５】
このときのノード１６の絶対電位の動きに着目すると、上述したように、ｉD（ｔ）＝ｉin（ｔ）となった時に、ノード１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して上昇して、平均電位に落ち着く。しかし、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）となるため、基準電位ＶBIAS1と基準電位ＶBIAS2の電位は降下し、それぞれ、１．７５Ｖ、１．０５Ｖとなる。したがって、ノード１６の絶対電位はこれらの平均電位である１．４Ｖとなる。
【００７６】
図４から分かるように、ノード１６の電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位であった従来例に比較して少なくて済む。
【００７７】
（３）  時刻ｔ2から時刻ｔ3の期間のように、ｉin（ｔ）がｉin（ｔ1）を下まわると、ノード１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対してさらに上昇する。しかし、ＮＰＮトランジスタ１３がカットオフを保ったままであるから、ＶGS（ｔ1）は保持され、出力電流ｉout（ｔ）は時刻ｔ１の時の値を保持する。
【００７８】
この時、ノード１６の電圧が基準電位ＶBIAS2から約０．７Ｖ程度上がると、ＰＮＰトランジスタ１４は順方向活性領域に入ってオン状態となり、ｉD（ｔ）−ｉin（ｔ）、すなわち、ｉin（ｔ1）−ｉin（ｔ）の電流を流す。
【００７９】
このときのノード１６の絶対電位の動きに着目すると、上述したように、ノード１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対してさらに上昇する。このとき、ｎ・ｉD（ｔ）＞ｎ・ｉin（ｔ）となるため、基準電位ＶBIAS1と基準電位ＶBIAS2はさらに降下し、ＰＮＰトランジスタ１４がオン状態の時には、基準電位ＶBIAS2は０．７Ｖに達する。したがって、ノード１６の絶対電位は約１．４Ｖとなる。
【００８０】
図４から分かるように、ノード１６の電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位であった従来例に比較して少なくて済む。
【００８１】
（４）  時刻ｔ3から時刻ｔ4の期間のように、ｉin（ｔ1）を超える電流が入力され増加し続けると、ノード１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して降下し、基準電位ＶBIAS1から約０．５Ｖ程度下がった時点で、ＮＰＮトランジスタ１３が、再度、順方向活性領域に入って電流を流し始め、約０．７Ｖ程度まで下がつてオン状態となる。そして、ノード１５から、ｉin（ｔ）−ｉD（ｔ）に相当する電流がＮＰＮトランジスタ１３を通じて流れ出し、ＮＰＮトランジスタ３３のコレクタ電流ｉin（ｔ）と、Ｐ−ＭＯＳトランジスタのドレイン電流ｉD（ｔ）が一致するように、ノード１５の電圧が降下する。
【００８２】
このようにして、入力電流ｉin（ｔ）に応じた出力電流ｉout（ｔ）が得られることになる。
【００８３】
一方、ノード１６の絶対電位の動きについて着目すると、上述したように、ノード１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して降下するが、このとき、ｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）となるため、基準電位ＶBIAS1と基準電位ＶBIAS2は上昇し、ＮＰＮトランジスタ１３がオン状態の時には、基準電位ＶBIAS1の電位は２．１Ｖに達する。したがって、ノード１６の絶対電位は約１．４Ｖとなる。
【００８４】
図４から分かるように、ノード１６の電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位であった従来例に比較して少なくて済む。
【００８５】
以上より、入力電流のピーク値に応じた出力電流が得られることになる。
【００８６】
本実施の形態では、基準電位ノード１６の絶対電位の変動は、基準電位ＶBIAS1と基準電位ＶBIAS2の電位が固定されていた従来例に比較してはるかに少なく、また、より高速で変化量の少ない入力電流に対しても入力電流のピーク値に応じた出力電流を得ることができる。
【００８７】
＜第２の実施の形態＞
図５は本発明の第２の実施の形態を示す。本実施の形態は第１の実施の形態との比較でいえば、カレントミラー回路の構成が異なる。
【００８８】
すなわち、第１の実施の形態では、カレントミラー回路３はＮＰＮトランジスタ３１，３２，３３により構成して、３つの定電流源を発生させるようにした。
【００８９】
これに対して、本実施の形態では、カレントミラー回路５３は、コレクタを入力端子に接続したＮＰＮトランジスタ５３１と、ＮＰＮトランジスタ５３４と、抵抗５３５３と、ＮＰＮトランジスタ３２とにより３トランジスタ形カレントミラー回路と、ＮＰＮトランジスタ３３とにより、２つの定電流源を発生させるようにした。
【００９０】
＜第３実施の形態＞
図６は本発明の第３の実施の形態を示す。本実施の形態は第１の実施の形態との比較でいえば、カレントミラー回路の構成が異なる。すなわち、第１の実施の形態では、カレントミラー回路３はＮＰＮトランジスタ３１，３２，３３により構成して、２つの定電流源を発生させるようにした。
【００９１】
これに対して、本実施の形態のカレントミラー回路６３は、第１の実施の形態のカレントミラー回路３（図１）のＮＰＮトランジスタ３１，３２，３３を、Ｎ−ＭＯＳトランジスタ６３１，６３２，６３３と置換したものである。
【００９２】
＜第４実施の形態＞
図７は本発明の第４の実施の形態を示す。本実施の形態は第１の実施の形態との比較でいえば、電流制御回路の構成が異なる。
【００９３】
すなわち、本実施の形態の電流制御回路７１は、第１の実施の形態の電流制御回路７（図１）におけるＮＰＮトランジスタ１３とＰＮＰトランジスタ１４を、Ｎ−ＭＯＳトランジスタ７１３とＰ−ＭＯＳトランジスタ７１４と置換したものである。
【００９４】
従って、ノード７１６の電位が基準電位ＶBIAS1に対してＮ−ＭＯＳトランジスタ７１３の閾値電位以上降下すると、Ｎ−ＭＯＳトランジスタ７１３はオンし、他方、ノード７１６の電位が基準電位ＶBIAS2に対してＰ−ＭＯＳトランジスタ７１４の閾値電位以上上昇すると、Ｐ−ＭＯＳトランジスタ７１４はオンすることになる。
【００９５】
本実施の形態の電圧制御回路２２は、図８に示す構成の電圧制御回路と置換してもよい。この電圧制御回路は図２の電圧制御回路２２のＮＰＮトランジスタ２４４と、ＰＮＰトランジスタ２２５と、ＮＰＮトランジスタ２２６とを、それぞれ、Ｎ−ＭＯＳトランジスタ８２２４と、Ｐ−ＭＯＳトランジスタ８２２５と、Ｎ−ＭＯＳトランジスタ８２２６と置換したものである。
【００９６】
なお、本実施の形態のカレントミラー回路３は、第２および第３の実施の形態のカレントミラー回路５３，６３（図５、図６）と置換してもよい。
【００９７】
＜第５の実施の形態＞
図９は本発明の第５の実施の形態を示す。本実施の形態は第１の実施の形態との比較でいえば、ピークホールド回路の構成が異なる。
【００９８】
図９を説明する。図９に矢印で示す向きを電流の正の向きとする。図９において、９１は電流制御回路であって、Ｎ−ＭＯＳトランジスタ９１１，９１２と、ＰＮＰトランジスタ９１３と、ＰＮＰトランジスタ９１４とにより構成してある。Ｎ−ＭＯＳトランジスタ９１１，９１２はゲートどうしが共通接続してあり、各ソースがアースに接続してあり、Ｎ−ＭＯＳトランジスタ９１２のドレインが出力端子に接続してある。
【００９９】
ＰＮＰトランジスタ９１３はコレクタが、共通接続したＮ−ＭＯＳトランジスタ９１１，９１２のゲートに接続してあり、エミッタがＮ−ＭＯＳトランジスタ９１１のドレインに接続してあり、ベースが電圧制御回路９２２の基準電位ＶBIAS1に接続してある。ＮＰＮトランジスタ９１４はエミッタがＰＮＰトランジスタ９１３のエミッタに接続してあり、ベースが電圧制御回路９２２の基準電位ＶBIAS2に接続してあり、コレクタが電源ＶDDに接続してある。
【０１００】
９２は電圧制御部であって、入力電流ｉin（ｔ）とＮ−ＭＯＳトランジスタ９１１のドレイン電流ｉD（ｔ）の差に応じて、２つの基準電位ＶBIAS1とＶBIAS2を制御するものであり、Ｎ−ＭＯＳトランジスタ９２１と、電圧制御回路９２２とにより構成してある。Ｎ−ＭＯＳトランジスタ９２１はＮ−ＭＯＳトランジスタ９１１のドレイン電流ｉD（ｔ）を検出するものであり、ゲートが、電流制御回路９１のＮ−ＭＯＳトランジスタ９１１，９１２の共通接続したゲートに接続してあり、ソースがアースに接続してあり、ドレインが電圧制御回路２２に接続してある。
【０１０１】
ここで、Ｎ−ＭＯＳトランジスタ９１１とＮ−ＭＯＳトランジスタ９２１のサイズ比、すなわち、Ｎ−ＭＯＳトランジスタのゲート幅をＷ、ゲート長をＬとした場合のそれぞれのＷ／Ｌの比は、１：ｎに設定してあり、Ｎ−ＭＯＳトランジスタ９２１のドレイン電流は、ｎ・ｉD（ｔ）となる。
【０１０２】
電圧制御回路９２２は、ｎ・ｉD（ｔ）＞ｎ・ｉin（ｔ）の場合に、２つの基準電位ＶBIAS1と基準電位ＶBIAS2をその差電位を保ちつつ上昇させ、他方、ｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）の場合に、２つの基準電位ＶBIAS1と基準電位ＶBIAS2をその差電位を保ちつつ降下させるように動作する。
【０１０３】
９３はカレントミラー回路であり、ＰＮＰトランジスタ９３１，９３２，９３３により構成してある。ＰＮＰトランジスタ９３１，９３２，９３３はベースどうしが共通接続してある。ＰＮＰトランジスタ９３１はコレクタが入力端子とベースに接続してあり、エミッタが電源ＶDDに接続してある。ＰＮＰトランジスタ９３２はコレクタが電圧制御部９２の電圧制御回路９２２に接続してあり、エミッタがアースに接続してある。ＰＮＰトランジスタ９３３はコレクタが、電流制御回路９１のＮ−ＭＯＳトランジスタ９１１のドレインに接続してあり、エミッタが電源ＶDDに接続してある。
【０１０４】
よって、ＰＮＰトランジスタ９３２のコレクタに接続した、電圧制御回路９２２のコンパレータ２２３の反転端子（図１０）には、入力端子を介してＰＮＰトランジスタ９３１のコレクタに入力された入力電流ｉin（ｔ）に比例した電流（ｎ・ｉin（ｔ））が入力されることになる。
【０１０５】
図１０は図９の電圧制御回路９２２の構成を示す。電圧制御回路９２２はコンパレータ９２２３と、ＰＮＰトランジスタ９２２５，９２２６と、ＮＰＮトランジスタ９２２４と、定電流源９２２７とにより構成してある。
【０１０６】
コンパレータ９２２３は電流入力電圧出力のコンパレータであって、非反転端子が電圧制御部９２のＮ−ＭＯＳトランジスタ９２１のドレインに接続してあり、反転端子がカレントミラー回路９３のＰＮＰトランジスタ９３２のコレクタに接続してある。コンパレータ９２２３の２つの入力端子において矢印で示す向きの入力電流を正としている。コンパレータ９２２３はｎ・ｉD（ｔ）＞ｎ・ｉin（ｔ）の場合には、おおむねＶDDに等しいハイレベルの電位を出力しようとし、ｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）の場合には、おおむねアース電位に等しいローレベルの電位を出力しようとする。
【０１０７】
ＮＰＮトランジスタ９２２４はコンパレータ９２２３のローレベルの出力電位に制限を設けるためのものであって、コレクタが電源ＶDDに接続してあり、ベースが（ＶDD−１．４Ｖ）電源に接続してあり、エミッタがコンパレータ９２２３の出力端子に接続してある。ＮＰＮトランジスタ９２２４のオン時のベース−エミッタ間電圧は、約０．７Ｖであるから、コンパレータ９２２３のローレベルの出力電位は、（ＶDD−１．４Ｖ）電源電位から約０．７Ｖ低い電位に制限されて約（ＶDD−２．１Ｖ）になる。
【０１０８】
ＰＮＰトランジスタ９２２５はコンパレータ９２２３のハイレベルの出力電位に制限を設けるためのものであって、エミッタがＮＰＮトランジスタ９２２４のエミッタに接続してあり、ベースが（ＶDD−２．１Ｖ）電源に接続してあり、コレクタがアースに接続してある。ＰＮＰトランジスタ９２２５のオン時のエミッタ−ベース間電圧は、約０．７Ｖであるから、コンパレータ９２２３のハイレベルの出力電位は、（ＶDD−２．１Ｖ）電源電位から約０．７Ｖ高い電位に制限されて約（ＶDD−１．４Ｖ）になる。
【０１０９】
ＰＮＰトランジスタ９２２６と定電流源９２２７とでエミッタフォロア回路を構成してあり、ＰＮＰトランジスタ９２２６はコレクタがアースに接続してあり、ベースがコンパレータ９２２３の出力端子（基準電位ＶBIAS1）と、電流制御回路９１のＰＮＰトランジスタ９１３のベースとに接続してあり、エミッタが定電流源９２２７と、電流制御回路９１のＮＰＮトランジスタ９１４のベースに接続してある。エミッタフォロア回路の出力端子の電位、すなわち、ＰＮＰトランジスタ９２２６のエミッタの電位（基準電位ＶBIAS2）は、基準電位ＶBIAS1よりも約０．７Ｖだけ高い。
【０１１０】
よって、基準電位ＶBIAS1の電圧変化範囲は（ＶDD−２．１Ｖ）〜（ＶDD−１．４Ｖ）であり、基準電位ＶBIAS2の電圧変化範囲は（ＶDD−１．４Ｖ）〜（ＶDD−０．７Ｖ）であり、ＶBIAS1−ＶBIAS2＝０．７Ｖである。
【０１１１】
次に、図１１を参照して動作を説明する。ここで、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）の時には、基準電位ＶBIAS1と基準電位ＶBIAS2は、それぞれ、電圧変化範囲の平均電位にあるとする。
【０１１２】
はじめに、Ｎ−ＭＯＳトランジスタ９１１が飽和領域で動作しており、Ｎ−ＭＯＳトランジスタ９１１のドレイン電流ｉD（ｔ）と、ＰＮＰトランジスタ９３３のコレクタ電流ｉin（ｔ）は一致しているとする。よって、この場合、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）であり、基準電位ＶBIAS1と基準電位ＶBIAS2は電圧変化範囲となっていて、それぞれ、（ＶDD−１．７５Ｖ）、（ＶDD−１．０５Ｖ）である。このとき、ノード１６の電位はおおむね基準電位ＶBIAS1と基準電位ＶBIAS2の平均電位である（ＶDD−１．４Ｖ）である。また、ＰＮＰトランジスタ９１３とＮＰＮトランジスタ９１４は、ベース−エミッタ間電圧がそれぞれ０．３５Ｖ程度となっていてカットオフしている。
【０１１３】
（１）  図１１に示す時刻ｔ0からｔ1の期間のように、ｉin（ｔ）が増加し始めると、ｉD（ｔ）＜ｉin（ｔ）となるため、ノード９１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して上昇する。この時、ＮＰＮトランジスタ９１４はカットオフを保つ一方で、ノード９１６の電圧が基準電位ＶBIAS1から約０．５Ｖ程度上がると、ＰＮＰトランジスタ９１３は順方向活性領域に入って電流を流し始め、約０．７Ｖ程度まで上がってオン状態となる。
【０１１４】
そして、ｉin（ｔ）−ｉD（ｔ）の電流がＰＮＰトランジスタ９１３を通じてノード９１５へ流れ込み、ｉin（ｔ）とｉD（ｔ）が一致するように、ノード９１５の電圧が上昇する。すなわち、ノード９１５に接続されているＮ−ＭＯＳトランジスタ９１１および９１２のゲート−ソース間寄生容量の電荷が、ＰＮＰトランジスタ９１３を通じてノード９１５に供給され、ノード９１５の電圧が上昇する。
【０１１５】
この時、電流モードの電流制御回路９１はカレントミラー回路として動作し、入力電流ｉin（ｔ）に比例した出力電流ｉout（ｔ）が得られる。
【０１１６】
ところで、ノード９１６の絶対電位の動きについて着目すると、上述したように、ｉD（ｔ）＜ｉin（ｔ）のとき、ノード９１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して上昇する。このとき、ｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）となるため、基準電位ＶBIAS1と基準電位ＶBIAS2は降下し、ＰＮＰトランジスタ９１３がオン状態の時には、基準電位ＶBIAS1は（ＶDD−２．１Ｖ）に達する。したがって、ノード９１６の絶対電位は約（ＶDD−１．４Ｖ）となる。
【０１１７】
ノード９１６の電位を示した図１２から分かるように、ノード９１６の電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位である従来例に比較して少なくて済む。
【０１１８】
（２）  時刻ｔ1からｔ2の期間のように、入力端子を介して入力される入力電流ｉin（ｔ）の増加が止まると、ｉD（ｔ）＝ｉin（ｔ）となるため、ＰＮＰトランジスタ９１３とＮＰＮトランジスタ９１４がともにカットオフするように、ノード９１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して降下し、概ね、基準電位ＶB1AS1と基準電位ＶBIAS2の平均電位に落ち着く。
【０１１９】
ここで、ノード９１５はハイインピーダンスであるから、時刻ｔ１における電荷が変化することはなく、Ｎ−ＭＯＳトランジスタ９１１、９１２のゲート−ソース間電圧は、ＶGS（ｔ1）に保たれる。このため、出力電流ｉout（ｔ）は、時刻ｔ1における入力電流ｉin（ｔ1）に比例した電流が保持される。
【０１２０】
このときのノード９１６の絶対電位の動きに着目すると、上述したように、ｉD（ｔ）＝ｉin（ｔ）となった時に、ノード９１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して降下し、平均電位に落ち着く。しかし、ｎ・ｉD（ｔ）＝ｎ・ｉin（ｔ）となるため、基準電位ＶBIAS1と基準電位ＶBIAS2の電位は上昇し、それぞれ、（ＶDD−１．７５Ｖ）、（ＶDD−１．０５Ｖ）となる。したがって、ノード９１６の絶対電位はこれらの平均電位である（ＶDD−１．４Ｖ）となる。
【０１２１】
図１２から分かるように、ノード９１６の電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位である従来例に比較して少なくて済む。
【０１２２】
（３）  時刻ｔ2からｔ3の期間のように、ｉin（ｔ）がｉin（ｔ1）を下まわると、ノード９１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対してさらに降下する。しかし、ＰＮＰトランジスタ９１３はカットオフを保ったままであるから、ＶGS（ｔ1）は保持され、出力電流ｉout（ｔ）は時刻ｔ1の時の値を保持する。この時、ノード９１６の電圧が基準電位ＶBIAS2から約０．７Ｖ程度下がると、ＮＰＮトランジスタ９１４は順方向活性領域に入ってオン状態となり、ｉD（ｔ）−ｉin（ｔ）、すなわち、ｉin（ｔ１）−ｉin（ｔ）の電流を流す。
【０１２３】
この時のノード９１６の絶対電位の動きに着目すると、上述したように、ノード９１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対してさらに降下する。しかし、このとき、ｎ・ｉD（ｔ）＞ｎ・ｉin（ｔ）となるため、基準電位ＶBIAS1と基準電位ＶBIAS2はさらに上昇し、ＮＰＮトランジスタ９１４がオン状態の時には、基準電位ＶBIAS2の電位は（ＶDD−０．７Ｖ）に達する。したがって、ノード９１６の絶対電位は約（ＶDD−１．４Ｖ）となる。
【０１２４】
図１２から分かるように、ノード９１６の電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位である従来例に比較して少なくて済む。
【０１２５】
（４）  時刻ｔ3からｔ4の期間のように、入力端子から入力電流ｉin（ｔ１）を超える電流ｉin（ｔ）が入力され増加し続けると、ノード９１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して上昇し、基準電位ＶBIAS1から約０．５Ｖ程度下がった時点で、ＰＮＰトランジスタ９１３が、再度、順方向活性領域に入って電流を流し始め、約０．７Ｖ程度まで上がってオン状態となる。そして、ｉin（ｔ）−ｉD（ｔ）の電流がＰＮＰトランジスタ９１３を通じてノード９１５へ流れ込み、ｉin（ｔ）とｉD（ｔ）が一致するようにノード９１５の電圧が上昇する。このようにして、入力電流ｉin（ｔ）に応じた出力電流ｉout（ｔ）が得られることになる。
【０１２６】
一方、ノード９１６の絶対電位の動きについて着目すると、上述したように、ノード９１６の電圧は２つの基準電位ＶBIAS1と基準電位ＶBIAS2に対して上昇する。しかし、このとき、ｎ・ｉD（ｔ）＜ｎ・ｉin（ｔ）となるため、基準電位ＶBIAS1と基準電位ＶBIAS2は降下し、ＰＮＰトランジスタ９１３がオン状態の時には、基準電位ＶBIAS1は（ＶDD−２．１Ｖ）に達する。したがって、ノード９１６の絶対電位は約（ＶDD−１．４Ｖ）となる。
【０１２７】
図１２から分かるように、ノード９１６の電位変動は基準電位ＶBIAS1と基準電位ＶBIAS2が固定電位である従来例に比較して少なくて済む。
【０１２８】
本実施の形態では、基準電位ＶBIAS1と基準電位VBIAS2を固定した従来例に比較して、ノード９１６の絶対電位の変動がはるかに少なくて済み、また、より高速で変化量の少ない入力電流に対しても入力電流のピーク値に応じた出力電流を得ることができる。
【０１２９】
＜第６の実施の形態＞
図１３は本発明の第６の実施の形態を示す。本実施の形態は第５の実施の形態との比較でいえば、カレントミラー回路の構成が異なる。
【０１３０】
すなわち、第５の実施の形態では、カレントミラー回路９３（図９）はＰＮＰトランジスタ９３１，９３２，９３３により構成して、３つの定電流源を発生させるようにした。
【０１３１】
これに対して、本実施の形態では、カレントミラー回路１３３は、コレクタを入力端子に接続したＰＮＰトランジスタ１３３１と、ＰＮＰトランジスタ１３３４と、抵抗１３３５と、ＰＮＰトランジスタ１３３２とにより構成した３トランジスタ形カレントミラー回路と、ＰＮＰトランジスタ１３３３とにより、３つの定電流源を発生させるようにした。
【０１３２】
＜第７の実施の形態＞
図１４は本発明の第７の実施の形態を示す。本実施の形態は第５の実施の形態との比較でいえば、カレントミラー回路の構成が異なる。すなわち、第５の実施の形態では、カレントミラー回路９３（図９）はＰＮＰトランジスタ９３１，９３２，９３３により構成して、２つの定電流源を発生させるようにした。
【０１３３】
これに対して、本実施の形態では、第５の実施の形態のカレントミラー回路９３（図９）のＰＮＰトランジスタ９３１，９３２，９３３を、それぞれ、Ｐ−ＭＯＳトランジスタ１４３１，１４３２，１４３３と置換したものである。
【０１３４】
＜第８の実施の形態＞
図１５は本発明の第８の実施の形態を示す。本実施の形態は第５の実施の形態との比較でいえば、電流制御回路の構成が異なる。
【０１３５】
すなわち、本実施の形態の電流制御回路１５１は、第５の実施の形態の電流制御回路９１（図９）におけるＮＰＮトランジスタ９１３とＰＮＰトランジスタ９１４を、Ｎ−ＭＯＳトランジスタ１５１３とＰ−ＭＯＳトランジスタ１５１４と置換したものである。
【０１３６】
従って、ノード１５１６の電位が基準電位ＶBIAS1に対してＰ−ＭＯＳトランジスタ１５１３の閾値電位以上上昇すると、Ｐ−ＭＯＳトランジスタ１５１３はオンし、他方、ノード７１６の電位が基準電位ＶBIAS2に対してＮ−ＭＯＳトランジスタ１５１４の閾値電位以上降下すると、Ｎ−ＭＯＳトランジスタ１５１４はオンすることになる。
【０１３７】
本実施の形態の電圧制御回路２２は、図１６に示す構成の電圧制御回路と置換してもよい。この電圧制御回路は図１０の電圧制御回路９２２のＮＰＮトランジスタ９２４４と、ＰＮＰトランジスタ９２２５と、ＮＰＮトランジスタ９２２６とを、それぞれ、Ｎ−ＭＯＳトランジスタ１６２２４と、Ｐ−ＭＯＳトランジスタ１６２２５と、Ｎ−ＭＯＳトランジスタ１６２２６と置換したものである。
【０１３８】
本実施の形態のカレントミラー回路９３は、第６および第７の実施の形態のカレントミラー回路１３３，１４３（図１３、図１４）と置換してもよい。
【０１３９】
＜第９の実施の形態＞
図１７は本発明の第９の実施の形態を示す。本実施の形態は第１の実施の形態との比較でいえば、電流制御回路の構成が異なる。すなわち、本実施の形態の電流制御回路１７１は、第１の実施の形態の電流制御回路１（図１）におけるノード１５をコンデンサ１７８を介して電源ＶDDに接続したものである。
【０１４０】
このように構成したので、ノード１５の電圧が降下する際、ノード１５に接続したＰ−ＭＯＳトランジスタ１１および１２のゲート−ソース間寄生容量に加えて、ノード１５に接続した電荷ホールド用のコンデンサ１７８から、ＮＰＮトランジスタ１３を通じて電荷が引き抜かれることになる。
【０１４１】
そして、第１の実施の形態に比較して、ノード１５における容量がコンデンサ１７８の分だけ大きくなり、保持される電荷量も増えることになる。このため、ノード１５にリーク電流があった場合、一定時間経過後のノード１５の電圧変動誤差を、第１の実施の形態の場合に比較して小さくすることができ、より安定して入力電流のピーク値に応じた出力電流を得ることができる。
【０１４２】
なお、第９の実施の形態のカレントミラー回路３は、第２および第２の実施の形態のカレントミラー回路５３，６３（図５、図６）と置換してもよい。
【０１４３】
＜第１０の実施の形態＞
図１８は本発明の第１０の実施の形態を示す。本実施の形態は第４の実施の形態との比較でいえば、電流制御回路の構成が異なる。すなわち、本実施の形態の電流制御回路１８１は、第４の実施の形態の電流制御回路７１（図７）のノード７１５をコンデンサ１８８を介して電源ＶDDに接続したものである。
【０１４４】
このように構成したので、ノード７１５の電圧が降下する際、ノード７１５に接続したＰ−ＭＯＳトランジスタ１１および１２のゲート−ソース間寄生容量に加えて、ノード７１５に接続した電荷ホールド用のコンデンサ１８８から、ＮＰＮトランジスタ７１３を通じて電荷が引き抜かれることになる。
【０１４５】
ノード７１５の容量は、第４の実施の形態との比較で言えば、コンデンサ１８８の分だけ大きくなり、保持される電荷量も増えることになる。よって、ノード７１５にリーク電流があった場合、一定時間経過後のノード７１５の電圧変動誤差を、第４の実施の形態の場合に比較して小さくすることができ、より安定して入力電流のピーク値に応じた出力電流を得ることができる。
【０１４６】
本実施の形態のカレントミラー回路３は、第２および第３の実施の形態のカレントミラー回路５３，６３（図５、図６）と置換してもよい。
【０１４７】
＜第１１の実施の形態＞
図１９は本発明の第１１の実施の形態を示す。本実施の形態は第５の実施の形態との比較でいえば、電流制御回路の構成が異なる。すなわち、本実施の形態の電流制御回路１９１は、第５の実施の形態の電流制御回路９１（図９）におけるノード９１５をコンデンサ１９８を介してアースに接続したものである。
【０１４８】
このように構成したのでち、ノード９１５の電圧が上昇する際、ノード９１５に接続したＮ−ＭＯＳトランジスタ９１１および９１２のゲート−ソース間寄生容量に加えて、ノード９１５に接続した電荷ホールド用のコンデンサ１９８に、ＰＮＰトランジスタ９１３を通じて電荷が供給されることになる。
【０１４９】
ノード９１５の容量は第５の実施の形態と比較してコンデンサ１９８の分だけ大きくなり、保持される電荷量も増えることになる。このため、ノード９１５にリーク電流があった場合、一定時間経過後のノード９１５の電圧変動誤差を、第５の実施の形態の場合に比較して小さくすることができ、より安定して入力電流のピーク値に応じた出力電流が得られる。
【０１５０】
本実施の形態の電流制御回路９３は、第５の実施の形態のカレントミラー回路９３（図９）は、第６および第７の実施の形態のカレントミラー回路１３３，１４３（図１３、図１４）と置換してもよい。
【０１５１】
＜第１２の実施の形態＞
図２０は本発明の第１２の実施の形態を示す。本実施の形態は第８の実施の形態との比較でいえば、電流制御回路の構成が異なる。すなわち、本実施の形態の電流制御回路２０１は、第８の実施の形態の電流制御回路１５１（図１５）におけるノード１５１５をコンデンサ２０８を介してアースに接続したものである。
【０１５２】
このように構成したので、ノード１５１５の電圧が上昇する際、ノード１５１５に接続したＰ−ＭＯＳトランジスタ１５１１および１５１２のゲート−ソース間寄生容量に加えて、ノード１５１５に接続した電荷ホールド用のコンデンサ２０８に、ＮＰＮトランジスタ１５１３を通じて電荷が供給されることになる。
【０１５３】
そして、ノード１５１５の容量が、第８の実施の形態と比較してコンデンサ２０８の分だけ大きくなり、保持される電荷量も増えることになる。よって、ノード１５１５にリーク電流があった場合、一定時間経過後のノード１５１５の電圧変動誤差を、第８の実施の形態の場合に比較して小さくすることができ、より安定して入力電流のピーク値に応じた出力電流が得られる。
【０１５４】
本実施の形態のカレントミラー回路９３は、第６および第７の実施の形態のカレントミラー回路１３３，１４３（図１３、図１４）と置換してもよい。
【０１５５】
＜第１３の実施の形態＞
図２１は本発明の第１３の実施の形態を示す。本実施の形態は第１の実施の形態との比較でいえば、電流制御回路の構成が異なる。すなわち、本実施の形態の電流制御回路２１１は、第１の実施の形態の電流制御回路１（図１）におけるノード１５をスイッチ２１９を介して電源ＶDDに接続し、スイッチ２１９をリセット制御回路２１０によりＯＮ／ＯＦＦ制御するようにした。
【０１５６】
本実施の形態の電流制御回路２１１は、スイッチ２１９がリセット制御回路２１０によりオフにされた場合は、第１の実施の形態の電流制御回路１（図１）と同様に動作する。他方、スイッチ２１９がリセット制御回路２１０によりオンにされた場合は、ノード１５が電源ＶDDにショートされ、ノード１５の電位を電源ＶDDの電位にすることができる。
【０１５７】
そこで、ピークホールド動作後、スイッチ２１９をオンにし、ノード１５の電圧を電源ＶDDの電圧に上昇させた後、スイッチ２１９をオフにすれば、その後は、第１の実施の形態の電流制御回路１と同様に動作して、新たにピークホールド動作を行うことになる。
【０１５８】
なお、図１７の電流制御回路１７１のノード１５にスイッチ２１９を介して電源ＶDDに接続し、スイッチ２１９をリセット制御回路２１０によりＯＮ／ＯＦＦ制御するようにしてもよい。
【０１５９】
本実施の形態のカレントミラー回路２１１は、第２および第３の実施の形態のカレントミラー回路５３，６３（図５、図６）と置換してもよい。
【０１６０】
＜第１４の実施の形態＞
図２２は本発明の第１４の実施の形態を示す。本実施の形態は第４の実施の形態との比較でいえば、電流制御回路の構成が異なる。すなわち、本実施の形態の電流制御回路２２１は、第４の実施の形態の電流制御回路７１（図７）におけるノード７１５をスイッチ２２９を介して電源ＶDDに接続し、スイッチ２２９をリセット制御回路２２０によりＯＮ／ＯＦＦ制御するようにした。
【０１６１】
本実施の形態の電流制御回路２２１は、スイッチ２２９がリセット制御回路２２０によりオフにされた場合は、第４の実施の形態の電流制御回路７１（図７）と同様に動作する。他方、スイッチ２２９がリセット制御回路２２０によりオンにされた場合は、ノード７１５が電源ＶDDにショートされ、ノード７１５の電位を電源ＶDDの電位にすることができる。
【０１６２】
そこで、ピークホールド動作後、スイッチ２２９をオンにし、ノード７１５の電圧を電源ＶDDの電圧に上昇させた後、スイッチ２２９をオフにすれば、その後は、第４の実施の形態の電流制御回路１と同様に動作して、新たにピークホールド動作を行うことになる。
【０１６３】
なお、図１８の電流制御回路１８１のノード７１５にスイッチ２２９を介して電源ＶDDに接続し、スイッチ２２９をリセット制御回路２２０によりＯＮ／ＯＦＦ制御するようにしてもよい。
【０１６４】
本実施の形態のカレントミラー回路２２１は、第２および第３の実施の形態のカレントミラー回路５３，６３（図５、図６）と置換してもよい。
【０１６５】
＜第１５の実施の形態＞
図２３は本発明の第１５の実施の形態を示す。本実施の形態は第５の実施の形態との比較でいえば、電流制御回路の構成が異なる。すなわち、本実施の形態の電流制御回路２３１は、第５の実施の形態の電流制御回路９１（図９）におけるノード９１５をスイッチ２３９を介して電源ＶDDに接続し、スイッチ２３９をリセット制御回路２３０によりＯＮ／ＯＦＦ制御するようにした。
【０１６６】
本実施の形態の電流制御回路２３１は、スイッチ２３９がリセット制御回路２３０によりオフにされた場合は、第５の実施の形態の電流制御回路９１（図９）と同様に動作する。他方、スイッチ２３９がリセット制御回路２３０によりオンにされた場合は、ノード９１５がアースにショートされ、ノード９１５の電位をアースの電位にすることができる。
【０１６７】
そこで、ピークホールド動作後、スイッチ２３９をオンにし、ノード９１５の電圧をアースの電圧に降下させた後、スイッチ２３９をオフにすれば、その後は、第５の実施の形態の電流制御回路９１と同様に動作して、新たにピークホールド動作を行うことになる。
【０１６８】
なお、図１９の電流制御回路１９１のノード９１５にスイッチ２３９を介して電源ＶDDに接続し、スイッチ２３９をリセット制御回路２３０によりＯＮ／ＯＦＦ制御するようにしてもよい。
【０１６９】
本実施の形態のカレントミラー回路９３は、第６および第７の実施の形態のカレントミラー回路１４３，１４３（図１３、図１４）と置換してもよい。
【０１７０】
＜第１６の実施の形態＞
図２３は本発明の第１６の実施の形態を示す。本実施の形態は第８の実施の形態との比較でいえば、電流制御回路の構成が異なる。すなわち、本実施の形態の電流制御回路２２１は、第８の実施の形態の電流制御回路１５１（図１５）におけるノード１５１５をスイッチ２４９を介して電源ＶDDに接続し、スイッチ２４９をリセット制御回路２４０によりＯＮ／ＯＦＦ制御するようにした。
【０１７１】
本実施の形態の電流制御回路２４１は、スイッチ２４９がリセット制御回路２４０によりオフにされた場合は、第８の実施の形態の電流制御回路１５１（図１５）と同様に動作する。他方、スイッチ２４９がリセット制御回路２４０によりオンにされた場合は、ノード１５１５がアースにショートされ、ノード１５１５の電位をアース電位にすることができる。
【０１７２】
そこで、ピークホールド動作後、スイッチ２４９をオンにし、ノード１５１５の電圧をアースの電圧に降下させた後、スイッチ２４９をオフにすれば、その後は、第８の実施の形態の電流制御回路１５１（図１５）と同様に動作して、新たにピークホールド動作を行うことになる。
【０１７３】
なお、図２０の電流制御回路２０１のノード１５１５にスイッチ２４９を介して電源ＶDDに接続し、スイッチ２４９をリセット制御回路２４０によりＯＮ／ＯＦＦ制御するようにしてもよい。
【０１７４】
本実施の形態のカレントミラー回路９３は、第６および第７の実施の形態のカレントミラー回路１３３，１４３（図１３、図１４）と置換してもよい。
【０１７５】
【発明の効果】
以上説明したように、本発明によれば、上記のように構成したので、実質的により高速で変化量の少ない入力電流に対しても入力電流のピーク値に応じた出力電流を得ることができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す回路図である。
【図２】図１の電圧制御回路の構成を示す回路図である。
【図３】図１のピークホールド回路の動作を説明するための説明図である。
【図４】図１に示すノード１６の電位の変動の一例を示す図である。
【図５】本発明の第２の実施の形態を示す回路図である。
【図６】本発明の第３の実施の形態を示す回路図である。
【図７】本発明の第４の実施の形態を示す回路図である。
【図８】図７の電圧制御回路２２と置換可能な電圧制御回路の構成を示す回路図である。
【図９】本発明の第５の実施の形態を示す回路図である。
【図１０】図９の電圧制御回路９２２の構成を示す回路図である。
【図１１】図９のピークホールド回路の動作を説明するための説明図である。
【図１２】図９に示すノード９１６の電位の変動の一例を示す図である。
【図１３】本発明の第６の実施の形態を示す回路図である。
【図１４】本発明の第７の実施の形態を示す回路図である。
【図１５】本発明の第８の実施の形態を示す回路図である。
【図１６】図１４の電圧制御回路９２２と置換可能な電圧制御回路の構成を示す回路図である。
【図１７】本発明の第９の実施の形態を示す回路図である。
【図１８】本発明の第１０の実施の形態を示す回路図である。
【図１９】本発明の第１１の実施の形態を示す回路図である。
【図２０】本発明の第１２の実施の形態を示す回路図である。
【図２１】本発明の第１３の実施の形態を示す回路図である。
【図２２】本発明の第１４の実施の形態を示す回路図である。
【図２３】本発明の第１５の実施の形態を示す回路図である。
【図２４】本発明の第１６の実施の形態を示す回路図である。
【図２５】電圧モードのピークホールド回路の一例を示す回路図である。
【図２６】従来の電流モードのピークホールド回路の一例を示す回路図である。
【図２７】図２０のピークホールド回路の動作を説明するための説明図である。
【図２８】従来の電流モードのピークホールド回路の他の例を示す回路図である。
【図２９】図２４のピークホールド回路の動作を説明するための説明図である。
【図３０】図２６のピークホールド回路における図２７の入力電流ｉin（ｔ）の変化に対する電圧Ｖ4（ｔ）の変動例を示す図である。
【図３１】図２８のピークホールド回路における図２９の入力電流ｉin（ｔ）の変化に対する電圧Ｖ14（ｔ）の変動例を示す図である。
【符号の説明】
１，９１  電流制御回路
２，９２  電圧制御部
３，９３  カレントミラー回路
１１，１２，２１  Ｐ−ＭＯＳＦＥＴ
１３，３１〜３３，２２４，２２６，９１３，９１４  ＮＰＮトランジスタ
１４，２２５，９１３，９３１〜９３３  ＰＮＰトランジスタ
２２，９２２  電圧制御回路
１７８，１８８，１９８，２０８  コンデンサ
２１０．２２０，２３０，２４０  リセット制御回路
２１９，２２９，２３９，２４９  スイッチ
２２３，９２２３  コンパレータ
９１１，９１２，９２１  Ｎ−ＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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