(57)【特許請求の範囲】
【請求項１】
複数の時間差増幅器が多段接続された時間差増幅回路であって、
前記複数の時間差増幅器のそれぞれは、２つの入力信号の立ち上がりエッジ時間差を増幅した立ち上がりエッジ時間差を持つ２つの出力信号を出力し、前記２つの入力信号の立ち上がりエッジ時間差がない場合の前記２つの出力信号の立ち上がりエッジ時間差であるオフセットを持ち、
前記複数の時間差増幅器は、第１及び第２の時間差増幅器を含み、
第１の正入力端子、第１の負入力端子、第１の正出力端子及び第１の負出力端子を有する前記第１の時間差増幅器と、
第２の正入力端子、第２の負入力端子、第２の正出力端子及び第２の負出力端子を有し、前記第１の時間差増幅器の出力信号が入力される前記第２の時間差増幅器と、
前記第１の正出力端子と前記第２の正入力端子とを接続する第１の配線と、
前記第１の負出力端子と前記第２の負入力端子とを接続する第２の配線と、
前記第１の正出力端子と前記第２の負入力端子とを接続する第３の配線と、
前記第１の負出力端子と前記第２の正入力端子とを接続する第４の配線と、
第１の選択素子と第２の選択素子とを有し、前記第１の選択素子は前記第２の正入力端子に前記第１の配線又は前記第４の配線を接続させ、前記第２の選択素子は前記第２の負入力端子に前記第２の配線又は前記第３の配線を接続させる選択回路と、
前記複数の時間差増幅器におけるオフセットの特性のテスト結果に基づいて、前記第１の時間差増幅器と前記第２の時間差増幅器とが前記第１の配線及び前記第２の配線で接続される構成と、前記第３の配線及び前記第４の配線で接続される構成とのうち、前記複数の時間差増幅器のトータルのオフセットを低減する構成を選択するように、前記選択回路を制御する制御回路と、
を具備することを特徴とする時間差増幅回路。
【請求項２】
前記第１及び第２の選択素子は、セレクタでそれぞれ構成される、ことを特徴とする請求項１に記載の時間差増幅回路。
【請求項３】
前記選択回路を含む複数の選択回路をさらに具備し、
前記複数の選択回路は、前記複数の時間差増幅器間にそれぞれ設けられる、ことを特徴とする請求項１に記載の時間差増幅回路。
【請求項４】
前記選択回路を含む複数の選択回路をさらに具備し、
前記複数の時間差増幅器間には、前記複数の選択回路のうちの１つの選択回路が設けられる第１の構成と前記複数の選択回路のうちの１つの選択回路が設けられない第２の構成とがある、ことを特徴とする請求項１に記載の時間差増幅回路。
【請求項５】
前記第１及び第２の構成は、前記複数の時間差増幅器間に交互に存在する、ことを特徴とする請求項４に記載の時間差増幅回路。
【請求項６】
前記複数の時間差増幅器におけるオフセットの特性のテスト結果に関する情報を記憶し、前記情報に基づいた信号を前記制御回路に供給する記憶回路と、
をさらに具備することを特徴とする請求項１に記載の時間差増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多段接続型時間差増幅回路に関する。
【背景技術】
【０００２】
時間差増幅器（Time Difference Amplifier：ＴＤＡ）については、２００３年に原理が発表されている（非特許文献１参照）。その後、多数の研究機関において、研究開発が活発に行われ、２００８年にA. A. Abidi博士のグループにより、回路実現・実シリコンでの動作が確認され、高分解能時間ディジタイザ回路（Time-to-Digital Converter：ＴＤＣ）への適用が報告されている（非特許文献２参照）。多段接続型時間差増幅回路は、ＡＤＰＬＬ（全デジタル位相クロックループ）内のＴＤＣ用として、非特許文献３において発表されている。
【０００３】
従来技術においては、時間差増幅器を多段接続する際に配線長が短くなるように配線しており、時間差オフセットについて考慮した配線構成は検討されていなかった。そのため、時間差オフセットが大きくなってしまうという問題があった。特に、各段の時間差増幅器における時間差オフセットを大きくしてしまう配線構成（配線構成は、２（ｎ−１）だけ組合せがある。ｎは段数。）では、大きなオフセットが生じてしまう。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】A. M. Abas, et al., "Time difference amplifier", Electronics Letters, vol. 38, no. 23, pp. 1437-1438, Dec. 2002.
【非特許文献２】M. Lee, et al., "A 9 b, 1.25 ps resolution coarse-fine time-to-digital converter in 90 nm CMOS that amplifies a time residue", IEEE JSSC, vol. 43, no. 4, pp. 769-777, Apr. 2008.
【非特許文献３】S. K. Lee, et al., "A 1 GHz ADPLL with a 1.25 ps minimum-resolution sub-exponent TDC in 0.18 μm CMOS", IEEE JSSC, vol. 44, no. 12, pp. 2874-2881, Dec. 2010.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、複数の時間差増幅器のそれぞれが、２つの入力信号の立ち上がりエッジ時間差を増幅した立ち上がりエッジ時間差を持つ２つの出力信号を出力し、２つの入力信号の立ち上がりエッジ時間差がない場合の２つの出力信号の立ち上がりエッジ時間差であるオフセットを持つ場合において、複数の時間差増幅器のトータルのオフセットを低減することが可能な多段接続型時間差増幅回路を提供する。
【課題を解決するための手段】
【０００６】
本発明の一実施形態による時間差増幅回路は、複数の時間差増幅器が多段接続された時間差増幅回路であって、前記複数の時間差増幅器のそれぞれは、２つの入力信号の立ち上がりエッジ時間差を増幅した立ち上がりエッジ時間差を持つ２つの出力信号を出力し、前記２つの入力信号の立ち上がりエッジ時間差がない場合の前記２つの出力信号の立ち上がりエッジ時間差であるオフセットを持ち、前記複数の時間差増幅器は、第１及び第２の時間差増幅器を含み、第１の正入力端子、第１の負入力端子、第１の正出力端子及び第１の負出力端子を有する前記第１の時間差増幅器と、第２の正入力端子、第２の負入力端子、第２の正出力端子及び第２の負出力端子を有し、前記第１の時間差増幅器の出力信号が入力される前記第２の時間差増幅器と、前記第１の正出力端子と前記第２の正入力端子とを接続する第１の配線と、前記第１の負出力端子と前記第２の負入力端子とを接続する第２の配線と、前記第１の正出力端子と前記第２の負入力端子とを接続する第３の配線と、前記第１の負出力端子と前記第２の正入力端子とを接続する第４の配線と、第１の選択素子と第２の選択素子とを有し、前記第１の選択素子は前記第２の正入力端子に前記第１の配線又は前記第４の配線を接続させ、前記第２の選択素子は前記第２の負入力端子に前記第２の配線又は前記第３の配線を接続させる選択回路と、前記複数の時間差増幅器におけるオフセットの特性のテスト結果に基づいて、前記第１の時間差増幅器と前記第２の時間差増幅器とが前記第１の配線及び前記第２の配線で接続される構成と、前記第３の配線及び前記第４の配線で接続される構成とのうち、前記複数の時間差増幅器のトータルのオフセットを低減する構成を選択するように、前記選択回路を制御する制御回路と、を具備する。
【発明の効果】
【０００７】
本発明によれば、時間差オフセットを低減することが可能な多段接続型時間差増幅回路を提供できる。
【図面の簡単な説明】
【０００８】
【図１】本発明の一実施形態に係る時間差増幅回路を示す概略図。
【図２】本発明の一実施形態に係る選択回路を示す概略図。
【図３】本発明の一実施形態に係る選択素子を示す回路図。
【図４】本発明の一実施形態に係る時間差増幅器を示す回路図。
【図５】本発明の一実施形態に係る他の時間差増幅器を示す回路図。
【図６】本発明に係る時間差増幅回路の概要を示す図。
【図７】本発明に係る時間差増幅回路における時間差オフセット削減の効果を示す図。
【図８】時間差増幅回路のゲイン及び時間差オフセットをモデル化した図。
【図９】本発明及び従来の時間差増幅回路のトータルの時間差オフセットを示す図。
【図１０】本発明及び従来の時間差増幅回路の段数に対するトータルの時間差オフセットを示す図。
【図１１】本発明の時間差増幅回路の段数及びゲインに対するトータルの時間差オフセットの減少率を示す図。
【図１２】本発明及び従来の時間差増幅回路のプロセス条件毎の時間差オフセットのシミュレーション結果を示す図。
【発明を実施するための形態】
【０００９】
以下、実施の形態について、図面を参照して説明する。この説明に際し、全図にわたり、共通する部分には共通する参照符号を付す。
【００１０】
［１］概要
本発明の一実施形態は、高い増幅率を得るために時間差増幅器を多段接続する際に、時間差増幅器間を直列接続（非ねじれ接続）又はねじれ接続のいずれかを選択できるようにすることで、出力の時間差オフセットを低減するものである。
【００１１】
尚、ここで、直列接続（非ねじれ接続）とは、前段の時間差増幅器の正出力端子と後段の時間差増幅器の正入力端子とが接続され、かつ、前段の時間差増幅器の負出力端子と後段の時間差増幅器の負入力端子とが接続される場合を意味する。ねじれ接続とは、前段の時間差増幅器の正出力端子と後段の時間差増幅器の負入力端子とが接続され、かつ、前段の時間差増幅器の負出力端子と後段の時間差増幅器の正入力端子とが接続される場合を意味する。
【００１２】
［２］時間差増幅回路の構成
図１を用いて、本発明の一実施形態に係る時間差増幅回路について説明する。尚、本実施形態による時間差増幅回路は、例えば、汎用マイコン、通信用集積回路等、集積回路全般で使用することが可能である。
【００１３】
図１に示すように、時間差増幅回路１００は、多段接続された時間差増幅器ＴＤＡ１、ＴＤＡ２及びＴＤＡ３、選択回路１０ａ及び１０ｂ、制御回路５０及び記憶部６０を有している。
【００１４】
時間差増幅器ＴＤＡ１、ＴＤＡ２及びＴＤＡ３は、多段接続されている。つまり、初段の時間差増幅器ＴＤＡ１の出力信号は、次段の時間差増幅器ＴＤＡ２に入力され、時間差増幅器ＴＤＡ２の出力信号は、最終段の時間差増幅器ＴＤＡ３に入力される。各時間差増幅器ＴＤＡ１、ＴＤＡ２及びＴＤＡ３は、２つの入力信号の立ち上がりエッジ時間差を増幅し、２つの出力信号の立ち上がりエッジ時間差として出力する。
【００１５】
時間差増幅器ＴＤＡ１は、正出力端子１ａ及び負入力端子１ｂにそれぞれ入力された入力信号ｉｎ１及びｉｎ２の立ち上がりエッジ時間差を増幅し、正出力端子１ｃ及び負出力端子１ｄからそれぞれ出力する。時間差増幅器ＴＤＡ２は、正出力端子２ａ及び負入力端子２ｂにそれぞれ入力された入力信号の立ち上がりエッジ時間差を増幅し、正出力端子２ｃ及び負出力端子２ｄからそれぞれ出力する。時間差増幅器ＴＤＡ３は、正出力端子３ａ及び負入力端子３ｂにそれぞれ入力された入力信号の立ち上がりエッジ時間差を増幅し、正出力端子３ｃ及び負出力端子３ｄから出力信号ｏｕｔ１及びｏｕｔ２をそれぞれ出力する。
【００１６】
時間差増幅器ＴＤＡ１及びＴＤＡ２間は、配線Ｉ１、Ｉ２、Ｉ３及びＩ４を用いて接続される。配線Ｉ１は、時間差増幅器ＴＤＡ１の正出力端子１ｃと時間差増幅器ＴＤＡ２の正入力端子２ａとを接続する。配線Ｉ２は、時間差増幅器ＴＤＡ１の負出力端子１ｄと時間差増幅器ＴＤＡ２の負入力端子２ｂとを接続する。配線Ｉ３は、時間差増幅器ＴＤＡ１の正出力端子１ｃと時間差増幅器ＴＤＡ２の負入力端子２ｂとを接続する。配線Ｉ４は、時間差増幅器ＴＤＡ１の負出力端子１ｄと時間差増幅器ＴＤＡ２の正入力端子２ａとを接続する。
【００１７】
同様に、時間差増幅器ＴＤＡ２及びＴＤＡ３間は、配線Ｉ５、Ｉ６、Ｉ７及びＩ８を用いて接続されている。配線Ｉ５は、時間差増幅器ＴＤＡ２の正出力端子２ｃと時間差増幅器ＴＤＡ３の正入力端子３ａとを接続する。配線Ｉ６は、時間差増幅器ＴＤＡ２の負出力端子２ｄと時間差増幅器ＴＤＡ３の負入力端子３ｂとを接続する。配線Ｉ７は、時間差増幅器ＴＤＡ２の正出力端子２ｃと時間差増幅器ＴＤＡ３の負入力端子３ｂとを接続する。配線Ｉ８は、時間差増幅器ＴＤＡ２の負出力端子２ｄと時間差増幅器ＴＤＡ３の正入力端子３ａとを接続する。
【００１８】
選択回路１０ａ及び１０ｂは、時間差増幅器ＴＤＡ１及びＴＤＡ２間、時間差増幅器ＴＤＡ２及びＴＤＡ３間にそれぞれ設けられている。選択回路１０ａは、選択素子Ｓ１及びＳ２を有している。選択回路１０ａの選択素子Ｓ１は、時間差増幅器ＴＤＡ２の正入力端子２ａに、配線Ｉ１及びＩ４の一方を接続させる。選択回路１０ａの選択素子Ｓ２は、時間差増幅器ＴＤＡ２の負入力端子２ｂに、配線Ｉ２及びＩ３の一方を接続させる。同様に、選択回路１０ｂも、選択素子Ｓ１及びＳ２を有している。選択回路１０ｂの選択素子Ｓ１は、時間差増幅器ＴＤＡ３の正入力端子３ａに、配線Ｉ５及びＩ８の一方を接続させる。選択回路１０ｂの選択素子Ｓ２は、時間差増幅器ＴＤＡ３の負入力端子３ｂに、配線Ｉ６及びＩ７の一方を接続させる。
【００１９】
制御回路５０は、選択回路１０ａ及び１０ｂの選択素子Ｓ１及びＳ２のスイッチングの制御を行う。具体的には、時間差増幅器ＴＤＡ１及びＴＤＡ２を直列接続する場合は、選択素子Ｓ１により配線Ｉ１を用いて端子１ｃ及び２ａを接続し、かつ、選択素子Ｓ２により配線Ｉ２を用いて端子１ｄ及び２ｂを接続する。一方、時間差増幅器ＴＤＡ１及びＴＤＡ２をねじれ接続する場合は、選択素子Ｓ１により配線Ｉ４を用いて端子１ｄ及び２ａを接続し、かつ、選択素子Ｓ２により配線Ｉ３を用いて端子１ｃ及び２ｂを接続する。同様に、選択回路１０ｂを用いて、時間差増幅器ＴＤＡ２及びＴＤＡ３を直列接続する場合（配線Ｉ５及びＩ６を用いて接続する場合）とねじれ接続する場合（配線Ｉ７及びＩ８を用いて接続する場合）のいずれかが選択される。
【００２０】
記憶部６０には、各段の時間差増幅器ＴＤＡ１、ＴＤＡ２及びＴＤＡ３の時間差オフセットのテスト結果に関する情報が記憶されている。記憶部６０は、この情報に基づいて、時間差増幅回路１００全体での時間差オフセットが最小になるように、各段の接続構成を直列接続にするか、ねじれ接続にするかについて判断する。そして、記憶部６０は、この判断結果に応じた信号を制御回路５０へ供給する。
【００２１】
尚、本実施形態の時間差増幅回路１００は、上述した構成に限定されず、例えば次のように種々変更することが可能である。尚、以下に述べる変形例の時間差増幅器間の配線構成については、図１の時間差増幅器ＴＤＡ１及びＴＤＡ２間を例に挙げると、選択回路を設ける箇所の配線構成は、配線Ｉ１、Ｉ２、Ｉ３及びＩ４の４本を用いてねじれ接続及び直列接続のいずれも可能な構成になっており、選択回路を設けない箇所の配線構成は、配線Ｉ１及びＩ２の２本を用いて直列接続のみが可能な構成になっている。
【００２２】
（１）多段接続する時間差増幅器ＴＤＡ１、ＴＤＡ２及びＴＤＡ３の数は、３つに限定されず、２つ又は４つ以上でもよい。
【００２３】
（２）図１の例では、選択回路１０ａ及び１０ｂは、時間差増幅器ＴＤＡ１及びＴＤＡ２間、時間差増幅器ＴＤＡ２及びＴＤＡ３間にそれぞれ設けられている。つまり、時間差増幅器がｎ段の場合、選択回路の数はｎ−１となり、選択回路の数：時間差増幅器間の数＝１：１の関係になっている。しかし、本実施形態では、多段接続された時間差増幅器間の全てに、選択回路をそれぞれ設ける構成に限定されない。
【００２４】
例えば、図１の選択回路１０ａを無くし、２つの時間差増幅器ＴＤＡ１及びＴＤＡ２に対して１つの選択回路１０ｂが用いられるように変更してもよい。つまり、選択回路の数：時間差増幅器間の数＝１：２の関係にし、時間差増幅器間は選択回路がある構成と選択回路がない構成とが交互になるようにしてもよい。但し、時間差増幅器間において、選択回路がある構成と選択回路がない構成とが必ずしも交互になる必要はない。
【００２５】
また、選択回路の数と時間差増幅器間の数とは、１対３以上であってもよい。この場合、時間差増幅器間において、選択回路がある構成と選択回路がない構成とは、規則的な順で設けられてもよいし、不規則的な順で設けられてもよい。後者の場合、初段に近い時間差増幅器間よりも最終段に近い時間差増幅器間の方に、より多く選択回路を配置してもよい。この場合、時間差増幅回路全体の時間差オフセットを最小にするための調整がし易いからである。
【００２６】
また、選択回路は、多段接続された時間差増幅器の全てに対して１つ設けられてもよい。この場合、１つの選択回路は、例えば、最終段の時間差増幅器と最終段の１つ前の時間差増幅器との間や、最終段の時間差増幅器の出力側に設けてもよい。
【００２７】
さらに、図１では、選択回路１０ａ及び１０ｂは、時間差増幅器ＴＤＡ１及びＴＤＡ２間、時間差増幅器ＴＤＡ２及びＴＤＡ３間にそれぞれ配置されるように図示されているが、選択回路は、時間差増幅器間に物理的に配置されることに限定されない。つまり、選択回路は、時間差増幅器間から配線を引き回すことで、例えば制御回路５０の近辺等に物理的に配置することも可能である。この場合、１つの選択回路を、多段接続された複数の時間差増幅器で共有して使用できる構成にすることも可能である。
【００２８】
（３）各段の時間差増幅器ＴＤＡ１、ＴＤＡ２及びＴＤＡ３の接続構成の判断は、記憶部６０で行われることに限定されない。例えば、時間差増幅回路１００の外部回路で判断され、その結果が記憶部６０又は制御回路５０内に格納されるようにしてもよい。また、このような判断は、制御回路５０で行われてもよい。さらに、記憶部６０は、時間差増幅回路１００内に設けなくてもよい。
【００２９】
［３］選択回路
図２及び図３を用いて、本発明の一実施形態に係る選択回路について説明する。尚、損実施形態の選択回路は、図２及び図３の構成に限定されず、種々変更可能である。
【００３０】
図２に示すように、選択回路１０ａ及び１０ｂは、例えば、２つのセレクタ１１及び１２でそれぞれ構成されてもよい。
【００３１】
図３に示すように、セレクタ１１は、ＮＡＮＤゲート１３及び１４、インバータ１５及び１６を有している。このセレクタ１１の制御は、図１の制御回路５０により供給される信号ＳＥＬによって行われる。
【００３２】
ＮＡＮＤゲート１３の一方の入力端子には、配線Ｉ１により、前段の正出力端子１ｃが接続されている。ＮＡＮＤゲート１３の他方の入力端子には、図１の制御回路５０から供給される信号ＳＥＬが入力される。
【００３３】
ＮＡＮＤゲート１４の一方の入力端子には、配線Ｉ４により、前段の正出力端子１ｄが接続されている。ＮＡＮＤゲート１４の他方の入力端子には、図１の制御回路５０から供給される信号ＳＥＬがインバータ１５を介して入力される。
【００３４】
ＮＡＮＤゲート１３及び１４の出力端子は、インバータ１６の入力端子に接続され、インバータ１６の出力端子は、次段の正入力端子２ａに接続される。
【００３５】
［４］時間差増幅器
図４及び図５を用いて、本発明の一実施形態に係る時間差増幅器の回路構成について説明する。
【００３６】
時間差増幅器ＴＤＡの回路構成としては、ＮＡＮＤ型ＳＲラッチのメタスタビリティを利用するもの（オープンループＴＤＡ）と、可変遅延セルをクロスカップル接続する構成のもの（クローズドループＴＤＡ）とがある。前者のオープンループＴＤＡは、標準ロジックのみで構成できるため、小面積で設計可能であるという利点がある。一方、後者のクローズドループＴＤＡは、フィードバック制御を用いてＰＶＴ（Process Voltage Temperature）ばらつきに強いという利点がある。本実施形態では、時間差増幅器ＴＤＡとしてオープンループＴＤＡを用いた場合を例示するが、クローズドループＴＤＡを用いることも可能である。
【００３７】
図４に示すように、時間差増幅器ＴＤＡは、遅延時間Ｔｏｆｆを作る遅延回路２１及び２２、ＮＡＮＤ型ＳＲラッチ回路２３及び２４、ＸＯＲゲート２５及び２６、キャパシタ２７、２８、２９及び３０を含んで構成されている。
【００３８】
ＮＡＮＤ型ＳＲラッチ回路２３は、ＮＡＮＤゲート３１及び３２が循環接続された構成を有している。ＮＡＮＤゲート３１の一方の入力がセット入力Ｓとなり、ＮＡＮＤゲート３２の一方の入力がリセット入力Ｒとなる。ここで、セット入力Ｓは、遅延回路２１の出力であり、リセット入力Ｒは、時間差増幅器ＴＤＡの入力ｉｎ２である。
【００３９】
ＮＡＮＤ型ＳＲラッチ回路２４は、ＮＡＮＤゲート３３及び３４が循環接続された構成を有している。ＮＡＮＤゲート３３の一方の入力がリセット入力Ｒとなり、ＮＡＮＤゲート３４の一方の入力がセット入力Ｓとなる。ここで、セット入力Ｓは、遅延回路２２の出力であり、リセット入力Ｒは、時間差増幅器ＴＤＡの入力ｉｎ１である。
【００４０】
ＸＯＲゲート２５は、ＮＡＮＤゲート３１の出力信号とＮＡＮＤゲート３２の出力信号とを比較し、信号ｏｕｔ２を出力する。ＸＯＲゲート２６は、ＮＡＮＤゲート３３の出力信号とＮＡＮＤゲート３４の出力信号とを比較し、信号ｏｕｔ１を出力する。
【００４１】
キャパシタ２７は、一端がグランドに接続され、他端がＸＯＲゲート２５の一方の入力に接続される。キャパシタ２８は、一端がグランドに接続され、他端がＸＯＲゲート２５の他方の入力に接続される。キャパシタ２９は、一端がグランドに接続され、他端がＸＯＲゲート２６の一方の入力に接続される。キャパシタ３０は、一端がグランドに接続され、他端がＸＯＲゲート２６の他方の入力に接続される。
【００４２】
このような回路構成による時間差増幅器ＴＤＡでは、入力信号ｉｎ１及びｉｎ２の立ち上がりエッジ時間がほぼ同じ場合、ＮＡＮＤ型ＳＲラッチ回路２３及び２４の出力が準安定状態になり、そこからの回復時間が入力信号の立ち上がりエッジ時間差に比例するという特性を利用する。
【００４３】
尚、本実施形態に係る時間差増幅器ＴＤＡは、図４の構成に限定されず、例えば、図５の構成に変更することも可能である。
【００４４】
図５の時間差増幅器ＴＤＡでは、入力側の遅延回路２１及び２２の遅延時間Ｔｏｆｆは、インバータチェーンによって実現している。つまり、遅延回路２１は、チェーン接続された２つのインバータ３５及び３６で構成され、遅延回路２２は、チェーン接続された２つのインバータ３７及び３８で構成されている。
【００４５】
また、図５の時間差増幅器ＴＤＡでは、出力側のＸＯＲゲート２５及び２６は、ＮＡＮＤ型ＳＲラッチ回路２３及び２４が順安定状態に陥った時に、出力が不安定にならないように構成している。具体的には、ＸＯＲゲート２５は、インバータ３９及び４０、ＯＲゲート４３を有している。ＸＯＲゲート２６は、インバータ４１及び４２、ＯＲゲート４４を有している。
【００４６】
尚、図５の時間差増幅器ＴＤＡにおいて、遅延回路２１及び２２のインバータチェーンは、２つのインバータで構成されているが、インバータの数はこれに限定されず、３つ以上であっても勿論よい。インバータの数が多くなるほど、遅延時間Ｔｏｆｆは大きくなる。
【００４７】
また、図４の時間差増幅器ＴＤＡにおいて、図５の遅延回路２１及び２２に変更したり、図５のＸＯＲゲート２５及び２６に変更したりすることも可能である。
【００４８】
［５］効果
図６乃至図１２を用いて、本実施形態における多段接続型時間差増幅回路の効果について説明する。
【００４９】
本実施形態の多段接続型時間差増幅回路１００では、時間差増幅器ＴＤＡ間の配線構成は、選択回路により、直列接続又はねじれ接続できるようになっている。
【００５０】
本実施形態では、各段の時間差増幅器ＴＤＡにおける特性（時間差オフセットの正負）をテストし、このテスト結果に基づいて、トータルの時間差オフセットが最小となるように、時間差増幅器ＴＤＡ間の配線を直列接続又はねじれ接続に再構成する（図６参照）。尚、テスト時間を削減するために、各段の特性テストは並列処理してもよい。
【００５１】
従来の多段接続型時間差増幅回路では、図７（ａ）に示すように、本実施形態のようなねじれ接続で配線が構成されていない。このため、時間差オフセットは大きく、可変遅延も大きく、コストも高くなっていた。これに対し、本実施形態の多段接続型時間差増幅回路１００では、図７（ｂ）に示すように、特性テスト及び配線の再構成を行う。このため、時間差オフセットは小さく、可変遅延も小さくなり、コストも低減できる。このような本実施形態による時間差オフセットの削減については、以下に詳説する。
【００５２】
図８に示すように、時間差増幅器ＴＤＡの特性をモデル化する。時間差増幅器ＴＤＡのゲインをα、オフセットをβ（β＞０）とする場合、入力信号ｉｎ１及びｉｎ２の立ち上がりエッジ時間差ΔＴＩＮと出力信号ｏｕｔ１及びｏｕｔ２の立ち上がりエッジ時間差ΔＴＯＵＴには、以下の式（１）の関係がある。
【００５３】
ΔＴＯＵＴ＝αΔＴＩＮ＋β  …（１）
多段接続した時間差増幅器ＴＤＡの時間差オフセットは、図９（ａ）及び（ｂ）のように数学的に表現することができる。
【００５４】
図９（ａ）に示すように、従来技術によるｎ段非ねじれ接続型時間差増幅器のトータル時間差オフセットβＴＯＴＡＬは、以下の式（２）のように表される。
【００５５】
βＴＯＴＡＬ＝（αｎ−１＋αｎ−２＋…＋α２＋α＋１）β  …（２）
この式（２）から分かるように、従来技術のオフセットβＴＯＴＡＬは、時間差増幅器の段数の増加に伴い増加する。
【００５６】
一方、図９（ｂ）に示すように、本実施形態によるｎ段ねじれ接続型時間差増幅器１００のトータル時間差オフセットβ’ＴＯＴＡＬは、以下の式（３）のように表される。
【００５７】
β’ＴＯＴＡＬ＝（αｎ−１−αｎ−２−…−α２−α−１）β  …（３）
式（３）から分かるように、本実施形態では、時間差増幅器ＴＤＡの段数が増加しても大幅な時間差オフセットの削減が可能である。
【００５８】
具体的には、図１０に示すように、本実施形態のねじれ接続型時間差増幅器１００は、従来技術の非ねじれ接続型時間差増幅器よりも、時間差増幅器ＴＤＡの段数が増加するに従って、トータルの時間差オフセットを低減することができている。また、図１１に示すように、本実施形態のトータル時間差オフセットの減少率は、１段あたりのゲイン２〜４のいずれの場合も、時間差増幅器ＴＤＡの段数が増加するに従って高まることが分かる。
【００５９】
図１２（ａ）及び（ｂ）は、従来技術と本実施形態の４段接続の時間差増幅回路における３つのタイプのトータル時間差オフセットのシミュレーション結果を示している。３つのタイプとは、ＦＦ（ゲイン／段＝３．６４）、ＴＴ（ゲイン／段＝３．３７）、ＳＳ（ゲイン／段＝２．９３）である。
【００６０】
従来技術と本実施形態のトータル時間差オフセットを比較すると、ＦＦタイプの場合は６３６．０ｐｓから２８５．７ｐｓ（５５．１％の削減）、ＴＴタイプの場合は２８．８ｐｓから１１．６ｐｓ（５８．８％の削減）、ＳＳタイプの場合は−２３８．１ｐｓから−９３．５ｐｓ（６１．０％の削減）に、トータル時間差オフセットを大幅に削減できていることが分かる。上記の式（２）及び（３）による計算結果も、ＦＦタイプは５４．１％、ＴＴタイプは５８．２％、ＳＳタイプは６６．４％となり、このシミュレーションとほぼ等しい結果となっている。
【００６１】
以上のように、本実施形態では、多段接続型時間差増幅回路１００を集積回路等に搭載する際に、各段の時間差増幅器ＴＤＡの時間差オフセットをテストし、このテスト結果を基にして多段接続型時間差増幅回路１００のトータルの時間差オフセットが最小になるように、ねじれ構成に配線を組み換える。このような本構成を用いることにより、出力時間オフセットを最小化することが可能となる。
【００６２】
また、時間差オフセットの生じる傾向が予め分かっている場合（例えば、製造ばらつきの傾向が分かっており、構成素子の配置関係から予測できる場合）には、テスト前から配線をねじれ構成にすることで時間差オフセットを最小化できる。
【００６３】
尚、本発明の実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００６４】
１０ａ、１０ｂ…選択回路、１１、１２…セレクタ、１３、１４、３１、３２、３３、３４…ＮＡＮＤゲート、１５、１６、３５、３６、３７、３８、３９、４０、４１、４２…インバータ、２１、２２…遅延回路、２３、２４…ＮＡＮＤ型ＳＲラッチ回路、２５、２６…ＸＯＲゲート、２７、２８、２９、３０…キャパシタ、５０…制御回路、６０…記憶部、１００…時間差増幅回路、ＴＤＡ…時間差増幅器、Ｉ１〜Ｉ８…配線、Ｓ１、Ｓ２…選択素子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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