(57)【特許請求の範囲】
【請求項１】
互いに直列接続された２組のコンデンサの接続点を中性点として直流電圧を出力する直流電源と、
各相で４個のスイッチング素子と、当該４個のスイッチング素子を駆動するゲート信号を制御信号に基づいて発生するゲート駆動回路からなるゲート回路とを備え、前記直流電源から供給される直流電力を交流電力に変換する３レベル電力変換回路と、
前記各相４個のスイッチング素子のゲート指令信号に基づいて、当該各相４個のスイッチング素子のオン／オフの制御信号を発生し、信号線を介して前記ゲート回路に伝達する制御回路と、
を備えて構成される３レベル電力変換装置において、
前記制御回路側に設けられ、前記各相４個のスイッチング素子のゲート指令信号をコード変換して前記制御信号を発生する符号化回路と、
前記ゲート回路側に設けられ、前記符号化回路からの制御信号をデコードして前記ゲート駆動回路に出力する復号化回路と、
前記復号化回路と前記ゲート駆動回路との間に設けられ、前記復号化回路からの出力信号を入力とし、当該入力信号の立上がりを遅延させて前記各相４個のスイッチング素子のデッドタイムを確保し前記ゲート駆動回路に出力するデッドタイム回路と、
を備えて成ることを特徴とする３レベル電力変換装置。
【請求項２】
互いに直列接続された２組のコンデンサの接続点を中性点として直流電圧を出力する直流電源と、
各相で４個のスイッチング素子と、当該４個のスイッチング素子を駆動するゲート信号を制御信号に基づいて発生するゲート駆動回路からなるゲート回路とを備え、前記直流電源から供給される直流電力を交流電力に変換する３レベル電力変換回路と、
前記各相４個のスイッチング素子のゲート指令信号に基づいて、当該各相４個のスイッチング素子のオン／オフの制御信号を発生し、信号線を介して前記ゲート回路に伝達する制御回路と、
を備えて構成される３レベル電力変換装置において、
前記ゲート回路側に、前記制御回路からの各相４個のスイッチング素子のオン／オフの制御信号を入力とし、当該入力信号の立上がりを遅延させて前記各相４個のスイッチング素子のデッドタイムを確保し前記ゲート駆動回路に出力するデッドタイム回路を備えて成ることを特徴とする３レベル電力変換装置。
【請求項３】
互いに直列接続された２組のコンデンサの接続点を中性点として直流電圧を出力する直流電源と、
各相で４個のスイッチング素子と、当該４個のスイッチング素子を駆動するゲート信号を制御信号に基づいて発生するゲート駆動回路からなるゲート回路とを備え、前記直流電源から供給される直流電力を交流電力に変換する３レベル電力変換回路と、
前記各相４個のスイッチング素子のゲート指令信号に基づいて、当該各相４個のスイッチング素子のオン／オフの制御信号を発生し、信号線を介して前記ゲート回路に伝達する制御回路と、
前記制御回路側に設けられ、前記各相４個のスイッチング素子のゲート指令信号を入力とし、当該入力信号の立上がりを遅延させて前記各相４個のスイッチング素子のデッドタイムを確保し、前記制御信号を発生するデッドタイム回路と、
を備えて構成される３レベル電力変換装置において、
前記各相４個のスイッチング素子のデッドタイムを、当該スイッチング素子毎に差を持たせて設定するようにしたことを特徴とする３レベル電力変換装置。
【請求項４】
前記請求項１または請求項２に記載の３レベル電力変換装置において、
前記各相４個のスイッチング素子のデッドタイムを、当該スイッチング素子毎に差を持たせて設定するようにしたことを特徴とする３レベル電力変換装置。
【請求項５】
互いに直列接続された２組のコンデンサの接続点を中性点として直流電圧を出力する直流電源と、
各相で４個のスイッチング素子と、当該４個のスイッチング素子を駆動するゲート信号を制御信号に基づいて発生するゲート駆動回路からなるゲート回路とを備え、前記直流電源から供給される直流電力を交流電力に変換する３レベル電力変換回路と、
前記各相４個のスイッチング素子のゲート指令信号に基づいて、当該各相４個のスイッチング素子のオン／オフの制御信号を発生し、信号線を介して前記ゲート回路に伝達する制御回路と、
を備えて構成される３レベル電力変換装置において、
前記ゲート回路側に、前記各相４個のスイッチング素子がオンまたはオフしている期間の最小時間を確保する最小時間確保回路を備えて成ることを特徴とする３レベル電力変換装置。
【請求項６】
前記請求項１または請求項２に記載の３レベル電力変換装置において、
前記ゲート回路側に、前記各相４個のスイッチング素子がオンまたはオフしている期間の最小時間を確保する最小時間確保回路を備えて成ることを特徴とする３レベル電力変換装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、直流電源から供給される直流電力を交流電力に変換する３レベル電力変換装置に係り、特に３レベル電力変換回路のスイッチング素子のオン／オフの状態に異常パターンの状態が発生しても、スイッチング素子に過大な電流が流れたり、過大な電圧が印加されたりすることを防止できるようにした３レベル電力変換装置に関するものである。
【０００２】
【従来の技術】
従来から、電力系統の分野においては、直流電源から供給される直流電力を交流電力に変換して負荷に供給する３レベル電力変換装置が、多く用いられてきている。
【０００３】
図１１は、この種の従来の３レベル電力変換装置の構成例を示すブロック図である。
【０００４】
図１１において、直流電源９は、互いに直列接続された２組のコンデンサ７，８の接続点を中性点Ｃとして直流電圧を出力する。
【０００５】
３レベル電力変換回路は、各相で４個のスイッチング素子としての絶縁ゲート形トランジスタ（以下、ＩＧＢＴと略称する）１，２，３，４と、４個のＩＧＢＴ１，２，３，４と各コンデンサ７，８の接続点との間に図示のように互いに直列接続された２組のダイオード５，６と、４個のＩＧＢＴ１，２，３，４を駆動するゲート信号を制御信号に基づいて発生するゲート駆動回路１１，１２，１３，１４からなるゲート回路１５とから構成され、直流電源９から供給される直流電力を交流電力に変換して、図示しない誘導電動機等の負荷に供給する。
【０００６】
制御回路１０は、４個のＩＧＢＴ１，２，３，４のゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４に基づいて、４個のＩＧＢＴ１，２，３，４のオン／オフの制御信号Ｐ１，Ｐ２，Ｐ３，Ｐ４を発生し、信号線（電線あるいは光ケーブル等が使用されることが多い）１６を介して、ゲート回路１５のゲート駆動回路１１，１２，１３，１４に伝達する。
【０００７】
制御回路１０側には、信号遅延回路１７，１８，１９，２０からなるデッドタイムを設けている。
【０００８】
この信号遅延回路１７，１８，１９，２０は、４個のＩＧＢＴ１，２，３，４のゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４を入力とし、この入力信号の立上がりを遅延させて４個のＩＧＢＴ１，２，３，４のデッドタイムを確保し、上記制御信号Ｐ１，Ｐ２，Ｐ３，Ｐ４を発生する。
【０００９】
なお、図１１では、１相分のみについて示しているが、これらを２組または３組使用して単相または三相構成とし、直流電力を変換して図示しない負荷に交流電力を供給することが一般的である。
【００１０】
かかる装置の動作は、例えば“特開平９−１８２４６１号公報”等によって周知であるので、ここではその詳細な説明を省略する。
【００１１】
また、スイッチング素子としてＩＧＢＴを用いているが、これに限らず、バイポーラトランジスタ，ゲートターンオフサイリスタ等の他のスイッチング素子を用いた場合にも、その動作は同様である。
【００１２】
さらに、図１１では、直流電力を交流電力に変換するインバータ装置の例について示しているが、交流電力を直流電力に変換するコンバータ装置の場合についても、その動作は同様である。
【００１３】
【発明が解決しようとする課題】
ところで、このような３レベル電力変換装置において、４個のＩＧＢＴ１，２，３，４のオン／オフの制御信号の状態としては、図１２に示すように、  １６
（＝２4 ）通りの組合せがある。
【００１４】
そして、これらの制御信号は、１６通り全ての状態が許容されるわけではなく、図１２における正常／異常欄の図示○印のパターン（正常パターン）しか許容されないのは、よく知られていることである。
【００１５】
図１２において、パターン０はＩＧＢＴ１，２，３，４が全てオフしている状態（全オフ）、パターン３は直流電源９の正極が出力に接続されている状態（Ｐ）、パターン６は直流電源９の負極が出力に接続されている状態（Ｎ）、パターンＣは直流電源９の中点Ｃが出力に接続されている状態（Ｃ）であり、以上は正常なパターンである。
【００１６】
そして、これら以外の異常パターンの組合せが発生した場合には、直流電源９またはコンデンサ７，８の短絡による過電流、あるいは特定のＩＧＢＴへの過電圧の印加が発生し、ＩＧＢＴ１，２，３，４の一部または全部が破損してしまうことになる。
【００１７】
例えば、図１２におけるパターン７では、コンデンサ７がＩＧＢＴ１→ＩＧＢＴ２→ＩＧＢＴ３→ダイオード６のパスで短絡して、これらに過大な電流が流れる。
【００１８】
同様に、パターンＦでは、直流電源９がＩＧＢＴ１→ＩＧＢＴ２→ＩＧＢＴ３→ＩＧＢＴ４のパスで短絡して、これらに過大な電流が流れる。
【００１９】
一方、パターンＤでは、ＩＧＢＴ１，ＩＧＢＴ３，ＩＧＢＴ４の３個のＩＧＢＴが点孤するため、残った１個のＩＧＢＴ２に直流電源９の電圧が印加されて、このＩＧＢＴ２に過大な電圧が印加されてしまう。
【００２０】
そして、これらの結果、ＩＧＢＴ１，２，３，４の一部または全部が破損に至る可能性がある。
【００２１】
本来、制御回路１０は、図１２に示すような正常パターンのゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４（それぞれＩＧＢＴ１，２，３，４に対応）に基づいて、４個のＩＧＢＴ１，２，３，４のオン／オフの制御信号Ｐ１，Ｐ２，Ｐ３，Ｐ４を発生するが、例えば制御回路１０からゲート回路１５に制御信号Ｐ１，Ｐ２，Ｐ３，Ｐ４を伝達する信号線１６に、電気的なノイズが重畳してゲート回路１５で誤信号を受信したような場合には、図１２に示す正常パターン信号以外の組合わせ（異常パターン）が発生してしまう。
【００２２】
また、制御回路１０からゲート回路１５への信号線１６が断線したり、信号線１６を中継する図示しないコネクタ等に接触不良が発生したような場合にも、同様に異常パターンが発生してしまうことになる。
【００２３】
さらに、制御回路１０内の図示しない部品に不良等が発生したような場合にも、制御回路１０から異常パターンを発生してしまうことも考えられる。
【００２４】
一方、３レベル電力変換装置では、ＩＧＢＴ１，２，３，４等の半導体素子の動作遅れ時間によって短絡状態が発生しないように、信号遅延回路１７，１８，１９，２０からなるデットタイム回路によって点孤信号を遅らせる、いわゆるデッドタイムと呼ばれる遅延期間を設けているのが一般的であり、これが図１２におけるパターン２，４にそれぞれ相当している。
【００２５】
このパターン２，４は、パターンを切換える時の過渡的な状態であり、連続して保持する状態ではないのが一般的である。
【００２６】
また、３レベル電力変換装置の場合、ＩＧＢＴ１とＩＧＢＴ３が排他的、ＩＧＢＴ２とＩＧＢＴ４が排他的な関係にあり、例えばＩＧＢＴ１がオフしてからＩＧＢＴ３がオンするまでの間に遅延時間（デッドタイム）を挿入し（他の組合せにつても同様）、信号遅延回路１７，１８，１９，２０の遅延時間は同一レベルに設定している。
【００２７】
なお、このデッドタイムに関しては周知の事象であるので、ここではその詳細な説明を省略する。
【００２８】
しかしながら、ゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４が正常パターンであっても、信号遅延回路１７，１８，１９，２０等を構成する図示しない部品の動作時間等に差があると、結果的に異常パターンの状態を発生してしまうことがある。
【００２９】
例えば、信号遅延回路１７の遅れ時間が、信号遅延回路１８の遅れ時間よりも短いような場合、図１３に示すように、パターン０（全オフ）からパターン３  （Ｐ）に移行する時に、信号遅延回路１７の信号遅延時間と信号遅延回路１８の信号遅延時間との時間差の間、異常パターン１の状態が発生してしまうことになる。
【００３０】
本発明の目的は、３レベル電力変換回路のスイッチング素子のオン／オフの状態に異常パターンの状態が発生しても、スイッチング素子に過大な電流が流れたり、過大な電圧が印加されたりしないようにして、スイッチング素子の破損を防止することが可能な極めて信頼性の高い３レベル電力変換装置を提供することにある。
【００３１】
【課題を解決するための手段】
上記の目的を達成するために、互いに直列接続された２組のコンデンサの接続点を中性点として直流電圧を出力する直流電源と、各相で４個のスイッチング素子と、当該４個のスイッチング素子を駆動するゲート信号を制御信号に基づいて発生するゲート駆動回路からなるゲート回路とを備え、直流電源から供給される直流電力を交流電力に変換する３レベル電力変換回路と、各相４個のスイッチング素子のゲート指令信号に基づいて、当該各相４個のスイッチング素子のオン／オフの制御信号を発生し、信号線を介してゲート回路に伝達する制御回路とを備えて構成される３レベル電力変換装置において、
請求項１の発明では、制御回路側に設けられ、各相４個のスイッチング素子のゲート指令信号をコード変換して制御信号を発生する符号化回路と、ゲート回路側に設けられ、符号化回路からの制御信号をデコードしてゲート駆動回路に出力する復号化回路と、復号化回路とゲート駆動回路との間に設けられ、復号化回路からの出力信号を入力とし、当該入力信号の立上がりを遅延させて各相４個のスイッチング素子のデッドタイムを確保しゲート駆動回路に出力するデッドタイム回路とを備えている。
【００３２】
従って、請求項１の発明の３レベル電力変換装置においては、各相４個のスイッチング素子のゲート指令信号を、制御回路側に設けた符号化回路でコード変換して制御信号を発生し、信号線を通してゲート回路側に伝達し、ゲート回路側に設けた復号化回路でこの制御信号をデコードし、さらにデッドタイム回路で各相４個のスイッチング素子のデッドタイムを確保してゲート駆動回路に出力することにより、各相４個のスイッチング素子のゲート指令信号の正常パターンはそのまま正常にゲート指令信号に逆変換され、その他の本来あるべきではない異常パターンは、符号化回路および復号化回路によって除去され、最終的に各相４個のスイッチング素子には正常パターンしか伝達されない。
【００３３】
これにより、たとえ制御回路内の部品の不良等によって、各相４個のスイッチング素子のゲート指令信号で異常パターンが発生しても、各相４個のスイッチング素子に異常パターンが伝達されることはなくなる。
【００３４】
また、信号線に電気的ノイズが重畳して制御信号が誤動作しても、同様に各相４個のスイッチング素子に異常パターンが伝達されることはない。
【００３５】
さらに、信号線が断線した場合にも、同様に各相４個のスイッチング素子に異常パターンが伝達されることはない。
【００３６】
よって、３レベル電力変換回路のスイッチング素子のオン／オフの状態に異常パターンの状態が発生しても、スイッチング素子に過大な電流が流れたり、過大な電圧が印加されたりしないようにして、スイッチング素子の破損を防止することができる。
【００３７】
また、請求項２の発明では、ゲート回路側に、制御回路からの各相４個のスイッチング素子のオン／オフの制御信号を入力とし、当該入力信号の立上がりを遅延させて各相４個のスイッチング素子のデッドタイムを確保しゲート駆動回路に出力するデッドタイム回路を備えている。
【００３８】
従って、請求項２の発明の３レベル電力変換装置においては、各相４個のスイッチング素子のデッドタイムを確保するデッドタイム回路を、ゲート回路側に設けることにより、デッドタイム回路を構成する各信号遅延回路の遅延時間以内の時間幅の瞬時電気的ノイズが信号線に重畳しても、これによる単発的な異常パターンの発生を防止することができる。
【００３９】
一方、請求項３の発明では、互いに直列接続された２組のコンデンサの接続点を中性点として直流電圧を出力する直流電源と、各相で４個のスイッチング素子と、当該４個のスイッチング素子を駆動するゲート信号を制御信号に基づいて発生するゲート駆動回路からなるゲート回路とを備え、直流電源から供給される直流電力を交流電力に変換する３レベル電力変換回路と、各相４個のスイッチング素子のゲート指令信号に基づいて、当該各相４個のスイッチング素子のオン／オフの制御信号を発生し、信号線を介してゲート回路に伝達する制御回路と、制御回路側に設けられ、各相４個のスイッチング素子のゲート指令信号を入力とし、当該入力信号の立上がりを遅延させて各相４個のスイッチング素子のデッドタイムを確保し、制御信号を発生するデッドタイム回路とを備えて構成される３レベル電力変換装置において、各相４個のスイッチング素子のデッドタイムを、当該スイッチング素子毎に差を持たせて設定している。
【００４０】
従って、請求項３の発明の３レベル電力変換装置においては、各相４個のスイッチング素子のデッドタイムを、スイッチング素子毎に差を持たせて設定することにより、デッドタイム回路を構成する各信号遅延回路の構成部品の定数のバラツキ，温度変化等による信号遅延時間の変動をなくして、あるパターンから他のパターンに切換った時でも、異常パターンの発生を防止することができる。
【００４１】
また、請求項４の発明では、上記請求項１または請求項２の発明の３レベル電力変換装置において、各相４個のスイッチング素子のデッドタイムを、当該スイッチング素子毎に差を持たせて設定するようにしている。
【００４２】
従って、請求項４の発明の３レベル電力変換装置においては、上記請求項１または請求項２の発明と同様の作用を奏するのに加えて、スイッチング素子毎に差を持たせて設定することにより、デッドタイム回路を構成する各信号遅延回路の構成部品の定数のバラツキ，温度変化等による信号遅延時間の変動をなくして、あるパターンから他のパターンに切換った時でも、異常パターンの発生を防止することができる。
【００４３】
一方、請求項５の発明では、互いに直列接続された２組のコンデンサの接続点を中性点として直流電圧を出力する直流電源と、各相で４個のスイッチング素子と、当該４個のスイッチング素子を駆動するゲート信号を制御信号に基づいて発生するゲート駆動回路からなるゲート回路とを備え、直流電源から供給される直流電力を交流電力に変換する３レベル電力変換回路と、各相４個のスイッチング素子のゲート指令信号に基づいて、当該各相４個のスイッチング素子のオン／オフの制御信号を発生し、信号線を介してゲート回路に伝達する制御回路とを備えて構成される３レベル電力変換装置において、ゲート回路側に、各相４個のスイッチング素子がオンまたはオフしている期間の最小時間を確保する最小時間確保回路を備えている。
【００４４】
従って、請求項５の発明の３レベル電力変換装置においては、各相４個のスイッチング素子がオンまたはオフしている期間の最小時間を確保する最小時間確保回路を、ゲート回路側に設けることにより、スイッチング素子のオン／オフの時間の制約を確保して、スイッチング素子の破損を防止することができる。
【００４５】
また、請求項６の発明では、上記請求項１または請求項２の発明の３レベル電力変換装置において、ゲート回路側に、各相４個のスイッチング素子がオンまたはオフしている期間の最小時間を確保する最小時間確保回路を備えている。
【００４６】
従って、請求項６の発明の３レベル電力変換装置においては、上記請求項１または請求項２の発明と同様の作用を奏するのに加えて、ゲート回路側に設けることにより、スイッチング素子のオン／オフの時間の制約を確保して、スイッチング素子の破損を防止することができる。
【００４７】
【発明の実施の形態】
まず、本発明の基本的な考え方について説明する。
【００４８】
本発明では、制御回路から出力する各相４個のスイッチング素子のゲート指令信号を、制御回路側でコード変換して制御信号を発生し、信号線を通してゲート回路側に伝達し、このゲート回路側で制御信号をデコードしてゲート駆動回路の各ゲート指令信号に復元するものである。
【００４９】
すなわち、制御回路側からゲート回路側に伝達する制御信号は、各相４個のスイッチング素子に対応して４本あるが、デッドタイムのような過渡的な状態を除くと、前記図１２に示したように、３レベル電力変換装置では出力状態はパターン０（全オフ）、パターン３（Ｐ）、パターン６（Ｃ）、パターンＣ（Ｎ）の４種類しかなく、制御信号としては２本あれば必要十分である。
【００５０】
すなわち、２本の制御信号の状態の組合せは（０，０），（０，１），（１，０），（１，１）の４種類であり、これを上記Ｐ，Ｎ，Ｃ，全オフの４つの状態に割当てることにより、３レベル電力変換装置として、制御回路から各相４個のスイッチング素子へ情報を正確に伝達することができる。
【００５１】
なお、２本の制御信号の状態とＰ，Ｎ，Ｃ，全オフとの割当の制約はない。
【００５２】
また、上記デッドタイムは、ゲート回路側においてデコードした後に付加することで確保することができる。
【００５３】
以下、上記のような考え方に基づく本発明の実施の形態について、図面を参照して詳細に説明する。
【００５４】
（第１の実施の形態）
図１は、本実施の形態による３レベル電力変換装置の構成例を示すブロック図であり、図１１と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。
【００５５】
すなわち、本実施の形態の３レベル電力変換装置は、図１に示すように、前記図１１における制御回路１０側にコード回路２２を付加すると共に、ゲート回路１５側にデコード回路２１を付加し、さらに信号遅延回路１７，１８，１９，２０からなるデッドタイム回路を、制御回路１０側ではなく、ゲート回路１５側におけるデコード回路２１とゲート駆動回路１１，１２，１３，１４との間に設けた構成としている。
【００５６】
コード回路２２は、前記各相４個のＩＧＢＴ１，２，３，４のゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４をコード変換して、制御信号ｘ，ｙを発生し、信号線１６ａを介してデコード回路２１へ伝達する。
【００５７】
デコード回路２１は、コード回路２２からの制御信号ｘ，ｙをデコードして、ゲート指令信号ｑ１，ｑ２，ｑ３，ｑ４をゲート駆動回路１１，１２，１３，１４に出力する。
【００５８】
信号遅延回路１７，１８，１９，２０からなるデッドタイム回路は、デコード回路２１からの出力信号を入力とし、この入力信号の立上がりを遅延させて各相４個のＩＧＢＴ１，２，３，４のデッドタイムを確保し、ゲート駆動回路１１，１２，１３，１４に出力する。
【００５９】
図２は、上記コード回路２２およびデコード回路２１の構成例を示すブロック図である。
【００６０】
すなわち、本実施の形態では、図２に示すように、各相４個のＩＧＢＴ１，２，３，４のゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４を、コード回路２２でコード変換して２本の制御信号ｘ＝Ｑ２，ｙ＝Ｑ３となるように変換し、この制御信号ｘ，ｙを信号線１６ａを介して伝達し、ノット回路ＮＯＴおよびアンド回路ＡＮＤから図示のように構成されるデコード回路２１でデコードして、４本のゲート指令信号ｑ１，ｑ２，ｑ３，ｑ４に逆変換するようにしている。
【００６１】
次に、以上のように構成した本実施の形態の３レベル電力変換装置の作用について、図３を用いて説明する。
【００６２】
図１において、各相４個のＩＧＢＴ１，２，３，４のゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４は、コード回路２２を通して２本の制御信号ｘ，ｙに変換され、信号線１６ａを介してゲート回路１５に伝達される。
【００６３】
ゲート回路１５では、この制御信号ｘ，ｙが、デコード回路２１によって各相４個のＩＧＢＴ１，２，３，４のゲート指令信号ｑ１，ｑ２，ｑ３，ｑ４に逆変換される。
【００６４】
さらに、このゲート指令信号ｑ１，ｑ２，ｑ３，ｑ４は、信号遅延回路１７，１８，１９，２０からなるデッドタイム回路によってデッドタイムが確保されて、ゲート駆動回路１１，１２，１３，１４に与えられる。
【００６５】
図３は、上記コード回路２２およびデコード回路２１による信号変換表を示す図である。
【００６６】
すなわち、図３に示すように、ゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４の正常パターン０，３，６，Ｃは、そのまま正常にゲート指令信号ｑ１，ｑ２，ｑ３，ｑ４に逆変換され、その他の本来あるべきではない異常パターンは、コード回路２２およびデコード回路２１によって除去され、最終的に各相４個のＩＧＢＴ１，２，３，４には、正常パターンしか伝達されない。
【００６７】
これにより、たとえ制御回路１０の内の部品の不良等によって、各相４個のＩＧＢＴ１，２，３，４のゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４で異常パターンが発生しても、ＩＧＢＴ１，２，３，４に異常パターンが伝達されることはなくなる。
【００６８】
また、信号線１６ａに電気的ノイズが重畳して制御信号ｘまたはｙが誤動作しても、同様に各相４個のＩＧＢＴ１，２，３，４に異常パターンが伝達されることはない。
【００６９】
さらに、信号線１６ａが断線した場合にも、同様に各相４個のＩＧＢＴ１，２，３，４に異常パターンが伝達されることはない。
【００７０】
上述したように、本実施の形態の３レベル電力変換装置では、各相４個のＩＧＢＴ１，２，３，４のゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４を、制御回路１０側に設けたコード回路２２でコード変換して２本の制御信号ｘ，ｙを発生し、信号線１６ａを通してゲート回路１５側に伝達し、ゲート回路１５側に設けたデコード回路２１でこの制御信号ｘ，ｙをデコードし、さらにデッドタイム回路で各相４個のＩＧＢＴ１，２，３，４のデッドタイムを確保してゲート駆動回路１１，１２，１３，１４に出力するようにしているので、３レベル電力変換回路のＩＧＢＴ１，２，３，４のオン／オフの状態に異常パターンの状態が発生しても、ＩＧＢＴ１，２，３，４に過大な電流が流れたり、過大な電圧が印加されたりしないようにして、ＩＧＢＴ１，２，３，４の破損を防止することが可能となり、極めて信頼性の高い３レベル電力変換装置を得ることができる。
【００７１】
（第２の実施の形態）
図４は、本実施の形態による３レベル電力変換装置におけるコード回路およびデコード回路の構成例を示すブロック図であり、図２と同一要素には同一符号を付して示している。
【００７２】
すなわち、本実施の形態では、図４に示すように、各相４個のＩＧＢＴ１，２，３，４の全てをオフさせる全オフ信号ｚ＝ＧＢを発生する機能を前記制御回路１０に追加し、各相４個のＩＧＢＴ１，２，３，４のゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４を、コード回路２２でコード変換して２本の制御信号ｘ＝Ｑ１，ｙ＝Ｑ４となるように変換し、この制御信号ｘ，ｙおよび全オフ信号ｚの３本の信号を信号線１６ｂを介して伝達し、ノット回路ＮＯＴおよびアンド回路ＡＮＤから図示のように構成されるデコード回路２１でデコードして、４本のゲート指令信号ｑ１，ｑ２，ｑ３，ｑ４に逆変換するようにしている。
【００７３】
次に、以上のように構成したコード回路２２およびデコード回路２１を備えた本実施の形態の３レベル電力変換装置においては、各相４個のＩＧＢＴ１，２，３，４のゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４＝０（全オフ）になっても、ＩＧＢＴ１，２，３，４の全てがオフしないため、全オフの時には、ＧＢ＝１として各相４個のＩＧＢＴ１，２，３，４を全てオフさせる。
【００７４】
図５は、上記コード回路２２およびデコード回路２１による信号変換表を示す図である。
【００７５】
上述したように、本実施の形態の３レベル電力変換装置でも、前述した第１の実施の形態の場合と同様の作用効果を得ることが可能である。
【００７６】
（第３の実施の形態）
図６は、本実施の形態による３レベル電力変換装置におけるコード回路およびデコード回路の構成例を示すブロック図であり、図２と同一要素には同一符号を付して示している。
【００７７】
すなわち、本実施の形態では、図６に示すように、各相４個のＩＧＢＴ１，２，３，４のゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４を、コード回路２２ではそのまま４本の信号として信号線１６ｃを介して伝達し、アンド回路ＡＮＤから図示のように構成されるデコード回路２１でデコードして、４本のゲート指令信号ｑ１，ｑ２，ｑ３，ｑ４に逆変換するようにしている。
【００７８】
次に、以上のように構成したコード回路２２およびデコード回路２１を備えた本実施の形態の３レベル電力変換装置においては、ゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４の正常パターン０，３，６，Ｃは、そのまま正常に伝達されてゲート指令信号ｑ１，ｑ２，ｑ３，ｑ４に逆変換される。
【００７９】
一方、信号線１６ｃに電気的ノイズが重畳して誤動作した場合、異常パターン１，５，８，９，Ａ，Ｂ，Ｄは、コード回路２２およびデコード回路２１によって除去され、最終的に各相４個のＩＧＢＴ１，２，３，４には、正常パターンしか伝達されない。
【００８０】
図７は、上記コード回路２２およびデコード回路２１による信号変換表を示す図である。
【００８１】
上述したように、本実施の形態の３レベル電力変換装置でも、前述した第１の実施の形態の場合と同様の作用効果を得ることが可能である。
【００８２】
（第４の実施の形態）
図８は、本実施の形態による３レベル電力変換装置におけるコード回路およびデコード回路の構成例を示すブロック図であり、図２と同一要素には同一符号を付して示している。
【００８３】
すなわち、本実施の形態では、図８に示すように、各相４個のＩＧＢＴ１，２，３，４のゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４を、コード回路２２ではそのまま４本の信号として信号線１６ｃを介して伝達し、デコード回路２１でも逆変換は行なわず、そのまま４本の信号として通し、ゲート駆動回路１１，１２，１３，１４に与えるようにしている。
【００８４】
次に、以上のように構成したコード回路２２およびデコード回路２１を備えた本実施の形態の３レベル電力変換装置においては、ゲート指令信号Ｑ１，Ｑ２，Ｑ３，Ｑ４の連続的な異常パターンに対しての防止効果はないが、デッドタイム回路をゲート回路１５側に設けていることにより、信号遅延回路１７，１８，１９，２０からなるデッドタイム回路の遅延時間以内の時間幅の瞬時電気的ノイズが信号線１６ｃに重畳しても、これによる単発的な異常パターンの発生を防止することができる。
【００８５】
上述したように、本実施の形態の３レベル電力変換装置では、デッドタイム回路をゲート回路１５側に設けるようにしているので、前述した第１の実施の形態の場合とほぼ同様の作用効果を得ることが可能である。
【００８６】
なお、本実施の形態は、前述した従来の３レベル電力変換装置と適宜組合わせて実施することもできる。
【００８７】
（第５の実施の形態）
本実施の形態の３レベル電力変換装置は、図１１に示す前述した従来の３レベル電力変換装置において、各相４個のＩＧＢＴ１，２，３，４のデッドタイムを、このＩＧＢＴ１，２，３，４毎に差を持たせて設定するようにしている。
【００８８】
ここでは、一例として、図９に示すように、デッドタイム回路を構成する各信号遅延回路１７，１８，１９，２０の図示しない構成部品の定数のバラツキ、温度変化等による信号遅延時間の変動を考慮した信号遅延回路１７の遅れ時間最小値を、信号遅延回路１８の遅れ時間最大値よりも長くするようにしている。
【００８９】
次に、以上のように構成した本実施の形態の３レベル電力変換装置においては、例えばパターン０からパターン３に切換った時でも、図９に示すように、異常パターンの発生を防止することができる。
【００９０】
上述したように、本実施の形態の３レベル電力変換装置では、各相４個のＩＧＢＴ１，２，３，４のデッドタイムを、ＩＧＢＴ１，２，３，４毎に差を持たせて設定するようにしているので、デッドタイム回路を構成する各信号遅延回路１７，１８，１９，２０の構成部品の定数のバラツキ、温度変化等による信号遅延時間の変動をなくして、あるパターンから他のパターンに切換った時でも、異常パターンの発生を防止することが可能となる。
【００９１】
これにより、前述した第１の実施の形態の場合とほぼ同様の作用効果を得ることができる。
【００９２】
なお、本実施の形態は、前述した前記第１乃至第４の実施の形態の３レベル電力変換装置と適宜組合わせて実施することもできる。
【００９３】
（第６の実施の形態）
図１０は、本実施の形態による３レベル電力変換装置の構成例を示すブロック図であり、図１と同一部分には同一符号を付してその説明を省略し、ここでは異なる部分についてのみ述べる。
【００９４】
すなわち、本実施の形態の３レベル電力変換装置は、図１０に示すように、３レベル電力変換変換回路の各相４個のスイッチング素子として、前記図１におけるＩＧＢＴ１，２，３，４に代えてＧＴＯサイリスタ２４，２５，２６，２７を用い、このサイリスタＧＴＯ２４，２５，２６，２７に、抵抗２８，２９，３０，３１が並列接続されたダイオード３２，３３，３４，３５とコンデンサ３６，３７，３８，３９との直列回路を並列に接続し、さらに信号遅延回路１７，１８，１９，２０からなるデッドタイム回路とゲート駆動回路１１，１２，１３，１４との間に、最小時間確保回路２３を設けた構成としている。
【００９５】
最小時間確保回路２３は、各相４個のＧＴＯサイリスタ２４，２５，２６，２７がオンまたはオフしている期間の最小時間を確保する。
【００９６】
次に、以上のように構成した本実施の形態の３レベル電力変換装置においては、各相４個のＧＴＯサイリスタ２４，２５，２６，２７がオンまたはオフしている期間の最小時間を確保する最小時間確保回路２３を、ゲート回路１５側に設けていることにより、ＧＴＯサイリスタ２４，２５，２６，２７のオン／オフの時間の制約を確保して、ＧＴＯサイリスタ２４，２５，２６，２７の破損を防止することができる。
【００９７】
上述したように、本実施の形態の３レベル電力変換装置では、各相４個のＧＴＯサイリスタ２４，２５，２６，２７がオンまたはオフしている期間の最小時間を確保する最小時間確保回路２３を、ゲート回路１５側に設けるようにしているので、ＧＴＯサイリスタ２４，２５，２６，２７のオン／オフの時間の制約を確保して、ＧＴＯサイリスタ２４，２５，２６，２７の破損を防止することが可能となる。
【００９８】
なお、本実施の形態は、前述した従来の３レベル電力変換装置と適宜組合わせて実施することもできる。
【００９９】
【発明の効果】
以上説明したように、本発明の３レベル電力変換装置によれば、制御回路の異常、信号線への電気的ノイズによる誤動作、信号線の断線等による誤動作，デッドタイムのバラツキ等により発生する異常パターンの状態に対して、これに伴なう３レベル電力変換回路のスイッチング素子への過電流、過電圧の印加をなくして、スイッチング素子の破損を確実に防止することが可能となる。
【図面の簡単な説明】
【図１】本発明による３レベル電力変換装置の第１の実施の形態を示すブロック図。
【図２】同第１の実施の形態の３レベル電力変換装置におけるコード回路およびデコード回路の構成例を示すブロック図。
【図３】同第１の実施の形態の３レベル電力変換装置におけるコード回路およびデコード回路の作用を説明するための図。
【図４】本発明の第２の実施の形態の３レベル電力変換装置におけるコード回路およびデコード回路の構成例を示すブロック図。
【図５】同第２の実施の形態の３レベル電力変換装置におけるコード回路およびデコード回路の作用を説明するための図。
【図６】本発明の第３の実施の形態の３レベル電力変換装置におけるコード回路およびデコード回路の構成例を示すブロック図。
【図７】同第３の実施の形態の３レベル電力変換装置におけるコード回路およびデコード回路の作用を説明するための図。
【図８】本発明の第４の実施の形態の３レベル電力変換装置におけるコード回路およびデコード回路の構成例を示すブロック図。
【図９】本発明の第５の実施の形態の３レベル電力変換装置における作用を説明するための図。
【図１０】本発明による３レベル電力変換装置の第６の実施の形態を示すブロック図。
【図１１】従来の３レベル電力変換装置の構成例を示すブロック図。
【図１２】従来の３レベル電力変換装置の作用を説明するための図。
【図１３】従来の３レベル電力変換装置の作用を説明するための図。
【符号の説明】
１，２，３，４…ＩＧＢＴ、
５，６…ダイオード、
７，８…コンデンサ、
９…直流電源、
１０…制御回路、
１１，１２，１３，１４…ゲート駆動回路、
１５…ゲート回路、
１６，１６ａ，１６ｂ，１６ｃ…信号線、
１７，１８，１９，２０…信号遅延回路、
２１…デコード回路、
２２…コード回路、
２３…最小時間確保回路、
２４，２５，２６，２７…ＧＴＯサイリスタ、
２８，２９，３０，３１…抵抗、
３２，３３，３４，３５…ダイオード、
３６，３７，３８，３９…コンデンサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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