(57)【特許請求の範囲】
【請求項１】
第１の端子および第２の端子間に正のパルス状電流および負のパルス状電流を交互に発生するパルス電流発生手段と、
前記パルス電流発生手段の前記第１の端子と電流制御型トランジスタのベース端子との間に介挿される第１のスイッチ手段と、
前記パルス電流発生手段の前記第２の端子と前記電流制御型トランジスタのエミッタ端子との間に介挿される第２のスイッチ手段と、
前記第１のスイッチ手段に並列に配設され、前記ベース端子に向かう電流を流す第１の整流手段と、
前記第２のスイッチ手段に並列に配設され、前記エミッタ端子に向かう電流を流す第２の整流手段と、
前記電流制御型トランジスタをオンする期間に、前記第２のスイッチ手段をオンさせるとともに前記第１のスイッチ手段をオフさせる一方、前記電流制御型トランジスタをオフする期間に、前記第１のスイッチ手段をオンさせるとともに前記第２のスイッチ手段をオフさせるスイッチ制御回路とを備えることを特徴とする電流制御型半導体素子用駆動回路。
【請求項２】
請求項１に記載の電流制御型半導体素子用駆動回路において、
前記ベース端子および前記エミッタ端子間に配設され、前記電流制御型トランジスタがオンする期間にオフされるとともに、前記電流制御型トランジスタがオフする期間にオンされる第３のスイッチ手段をさらに備えることを特徴とする電流制御型半導体素子用駆動回路。
【請求項３】
請求項２に記載の電流制御型半導体素子用駆動回路において、
前記第３のスイッチ手段は、Ｐ型ＭＯＳトランジスタであることを特徴とする電流制御型半導体素子用駆動回路。
【請求項４】
請求項２に記載の電流制御型半導体素子用駆動回路において、
前記第３のスイッチ手段は、ノーマリオン型トランジスタであることを特徴とする電流制御型半導体素子用駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、制御端子に流入する電流を制御してターンオン／ターンオフする電流制御型半導体素子に用いられる駆動回路に関する。
【０００２】
【従来の技術】
誘導性負荷を駆動する電流制御型スイッチングトランジスタ素子として、たとえば、特開平６−２５２４０８号公報に開示されているものが知られている。図７は、このような電流制御型半導体素子を使用して誘導性負荷を駆動する従来の駆動回路を示している。トランジスタＴ１は、駆動回路からベース端子に流される電流に応じてオン／オフされ、トランジスタＴ１に接続されている不図示の誘導性負荷を駆動する。
【０００３】
駆動回路は、パルス電源９０と、制御回路９２と、Ｎ型ＭＯＳトランジスタ９３および９４とによって構成される。パルス電源９０は、パルス発生回路９１と、直流電源Ｖｓと、ダイオードＤｓ１およびＤｓ２と、スイッチＳＷ１およびＳＷ２と、トランスＴとによって構成される。トランスＴには、一次巻き線Ｐと二次巻き線Ｓとが巻かれている。
【０００４】
トランスＴの一次巻き線Ｐ側の回路には、直流電源Ｖｓの電圧を一次巻き線Ｐに正の向き(図中ドットに向かう上向き)に印加するためにスイッチＳＷ１およびＳＷ２が直列に接続されている。また、一次巻き線Ｐに流れる電流を環流させる向きに、ダイオードＤｓ１およびＤｓ２が直列に接続されている。パルス発生回路９１は、スイッチＳＷ１およびＳＷ２の組を所定の周期でオン／オフするようにパルス状の制御信号Ｖｇ９１を出力する。
【０００５】
トランスＴの二次巻き線Ｓ側の回路には、内蔵されるボディダイオードの極性が互いに逆になるように、Ｎ型ＭＯＳトランジスタ９３および９４が直列に接続されている。ボディダイオードＤ９３は、Ｎ型ＭＯＳトランジスタ９３に内蔵される。ボディダイオードＤ９４は、Ｎ型ＭＯＳトランジスタ９４に内蔵される。制御回路９２は、Ｎ型ＭＯＳトランジスタ９３および９４のいずれか一方をオンし、他方をオフするように制御信号Ｖｇ９３およびＶｇ９４を出力する。なお、トランジスタＴ１のベース端子に電流を供給する配線には、寄生抵抗Ｒｓが存在する。
【０００６】
上述した駆動回路の動作タイミングを説明する。図８は、図７の駆動回路各部の動作タイミングを説明するタイミングチャートである。図８において、パルス発生回路９１から出力される制御信号Ｖｇ９１、二次巻き線Ｓに誘起される電圧Ｖ２、Ｎ型ＭＯＳトランジスタ９４のゲート端子に印加される制御信号Ｖｇ９４、Ｎ型ＭＯＳトランジスタ９３のゲート端子に印加される制御信号Ｖｇ９３、トランジスタＴ１のベース端子に流れ込む電流Ｉ２、トランジスタＴ１のベース端子−エミッタ端子間電圧Ｖｂｅ、およびトランジスタＴ１のコレクタ端子−エミッタ端子間電圧Ｖｃｅの波形がそれぞれ示されている。
【０００７】
制御信号Ｖｇ９１は、上述したように、所定の周期でオン／オフが繰り返される。制御信号Ｖｇ９１がＨレベルになると、スイッチＳＷ１およびＳＷ２がオンされる。このとき、トランスＴの一次巻き線Ｐに流れる電流が増加し、二次巻き線Ｓに誘起される電圧Ｖ２は正の向きになる。制御信号Ｖｇ９１がＬレベルになると、スイッチＳＷ１およびＳＷ２がオフされる。このとき、トランスＴの一次巻き線Ｐに流れる電流は、ダイオードＤｓ１およびＤｓ２を介して環流されて減少し、二次巻き線Ｓに誘起される電圧Ｖ２は負の向きになる。
【０００８】
タイミングｔ１において、制御回路９２が制御信号Ｖｇ９４をＨレベルにするとともに制御信号Ｖｇ９３をＬレベルにすると、Ｎ型ＭＯＳトランジスタ９４がオン、Ｎ型ＭＯＳトランジスタ９３がオフされる。二次巻き線Ｓ側の回路には、Ｎ型ＭＯＳトランジスタ９３のボディダイオードＤ９３で半波整流された電流が、Ｎ型ＭＯＳトランジスタ９４を介してトランジスタＴ１のベース端子へ流れ込む。これにより、トランジスタＴ１は、トランジスタＴ１内にキャリア注入されてターンオンする。なお、二次巻き線Ｓ側の電流経路に存在する寄生インダクタンスにより、トランジスタＴ１のベース端子に流れる電流Ｉ２は徐々に増加し、その波形は右上がりの傾きを有するパルス状波形になる。
【０００９】
タイミングｔ２において、制御回路９２が制御信号Ｖｇ９４をＬレベルにするとともに制御信号Ｖｇ９３をＨレベルにすると、Ｎ型ＭＯＳトランジスタ９４がオフ、Ｎ型ＭＯＳトランジスタ９３がオンされる。二次巻き線Ｓ側の回路には、Ｎ型ＭＯＳトランジスタ９４のボディダイオードＤ９４で半波整流された電流が、Ｎ型ＭＯＳトランジスタ９３を介して二次巻き線Ｓのドット側（図７）へ流れる。これにより、トランジスタＴ１はベース端子からキャリアを抜かれてターンオフする。
【００１０】
【発明が解決しようとする課題】
トランジスタＴ１が大電流で誘導性負荷を駆動する場合、トランジスタＴ１のベース端子に大きな電流を供給する必要がある。このとき、上述した寄生抵抗Ｒｓによって電圧降下が生じ、トランジスタＴ１のベース端子の電位に比べてＮ型ＭＯＳトランジスタ９４のソース電位が上昇する。これにより、Ｎ型ＭＯＳトランジスタ９４のゲート・ソース間電圧Ｖｇｓが低下するので、Ｎ型ＭＯＳトランジスタ９４のオン抵抗が増加する。この結果、トランジスタＴ１のベース端子に流れ込む電流Ｉ２が減少してトランジスタＴ１が速やかにターンオンされなくなり、トランジスタＴ１のスイッチング損失が増加するおそれがある。
【００１１】
本発明の目的は、スイッチング損失を抑えた電流制御型半導体素子の駆動回路を提供することにある。
【００１２】
【課題を解決するための手段】
（１）請求項１に記載の発明による電流制御型半導体素子用駆動回路は、第１の端子および第２の端子間に正のパルス状電流および負のパルス状電流を交互に発生するパルス電流発生手段と、パルス電流発生手段の第１の端子と電流制御型トランジスタのベース端子との間に介挿される第１のスイッチ手段と、パルス電流発生手段の第２の端子と電流制御型トランジスタのエミッタ端子との間に介挿される第２のスイッチ手段と、第１のスイッチ手段に並列に配設され、ベース端子に向かう電流を流す第１の整流手段と、第２のスイッチ手段に並列に配設され、エミッタ端子に向かう電流を流す第２の整流手段と、電流制御型トランジスタをオンする期間に、第２のスイッチ手段をオンさせるとともに第１のスイッチ手段をオフさせる一方、電流制御型トランジスタをオフする期間に、第１のスイッチ手段をオンさせるとともに第２のスイッチ手段をオフさせるスイッチ制御回路とを備えることにより、上述した目的を達成する。
（２）請求項２に記載の発明は、請求項１に記載の電流制御型半導体素子用駆動回路において、ベース端子およびエミッタ端子間に配設され、電流制御型トランジスタがオンする期間にオフされるとともに、電流制御型トランジスタがオフする期間にオンされる第３のスイッチ手段をさらに備えることを特徴とする。
（３）請求項３に記載の発明は、請求項２に記載の電流制御型半導体素子用駆動回路において、第３のスイッチ手段をＰ型ＭＯＳトランジスタで構成することを特徴とする。
（４）請求項４に記載の発明は、請求項２に記載の電流制御型半導体素子用駆動回路において、第３のスイッチ手段をノーマリオン型トランジスタで構成することを特徴とする。
【００１３】
【発明の効果】
本発明による電流制御型半導体素子用駆動回路では、電流制御型トランジスタのスイッチング損失を抑えることができる。
【００１４】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（第一の実施の形態）
図１は、本発明の第一の実施の形態による電流制御型半導体素子の駆動回路を示す図である。図１において、トランジスタＴ１は、モータなどから構成される不図示の誘導性負荷に駆動電流を供給する。トランジスタＴ１は、駆動回路からベース端子に流されるパルス電流ＩＢに応じてオン／オフされる。駆動回路は、パルス電源１０と、制御回路１２と、Ｎ型ＭＯＳＦＥＴ（以下、ＭＯＳトランジスタとする）Ｍ２１およびＭ２２と、Ｐ型ＭＯＳトランジスタＭ２３と、制御用電源回路１３とによって構成される。
【００１５】
パルス電源１０は、パルス発生回路１１と、直流電源Ｖ１と、ダイオードＤｓ１およびＤｓ２と、スイッチＳＷ１およびＳＷ２と、トランスＴとによって構成される。トランスＴには、一次巻き線Ｐと二次巻き線Ｓとが巻かれている。
【００１６】
トランスＴの一次巻き線Ｐ側の回路には、直流電源Ｖ１の電圧を一次巻き線Ｐに正の向き(図中ドットに向かう上向き)に印加するためにスイッチＳＷ１およびＳＷ２が一次巻き線Ｐと直列に接続されている。また、一次巻き線Ｐに流れる電流を環流させる向きに、ダイオードＤｓ１およびＤｓ２が一次巻き線Ｐと直列に接続されている。パルス発生回路１１は、スイッチＳＷ１およびＳＷ２を所定の周期でオン／オフさせるようにパルス状の制御信号Ｖｇ１１を出力する。制御信号Ｖｇ１１の周波数は、後述するトランジスタＴ１を駆動する駆動指令に比べて十分に高く設定されている。
【００１７】
制御信号Ｖｇ１１がＨレベルになると、スイッチＳＷ１およびＳＷ２がオンされる。このとき、トランスＴの一次巻き線Ｐに流れる電流が増加し、二次巻き線Ｓに誘起される電圧Ｖ２は正の向きになる。制御信号Ｖｇ１１がＬレベルになると、スイッチＳＷ１およびＳＷ２がオフされる。このとき、トランスＴの一次巻き線Ｐに流れる電流は、ダイオードＤｓ１およびＤｓ２を介して環流されて減少する。これにより、二次巻き線Ｓに誘起される電圧Ｖ２は負の向きになる。
【００１８】
トランスＴの二次巻き線Ｓ側の回路には、二次巻き線Ｓのドット側とトランジスタＴ１のベース端子との間にＮ型ＭＯＳトランジスタＭ２１が設けられている。Ｎ型ＭＯＳトランジスタＭ２１にはボディダイオードＤ２１が内蔵され、ボディダイオードＤ２１のアノードが二次巻き線Ｓ側に、カソードがトランジスタＴ１のベース端子側に、それぞれ接続されている。一方、二次巻き線Ｓの他端とトランジスタＴ１のエミッタ端子との間にはＮ型ＭＯＳトランジスタＭ２２が設けられている。Ｎ型ＭＯＳトランジスタＭ２２にはボディダイオードＤ２２が内蔵され、ボディダイオードＤ２２のアノードが二次巻き線Ｓ側に、カソードがトランジスタＴ１のエミッタ端子側に、それぞれ接続されている
【００１９】
トランジスタＴ１のベース端子−エミッタ端子間には、Ｐ型ＭＯＳトランジスタＭ２３が接続されている。Ｐ型ＭＯＳトランジスタＭ２３にはボディダイオードＤ２３が内蔵され、ボディダイオードＤ２３のアノードがトランジスタＴ１のエミッタ端子側に、カソードがトランジスタＴ１のベース端子側に、それぞれ接続されている。ここで、駆動回路とトランジスタＴ１とを接続する配線には、寄生抵抗Ｒｓが存在する。
【００２０】
トランジスタＴ１に対する駆動指令（制御指令）は、不図示の外部コントローラから制御回路１２に入力される。制御回路１２は、トランジスタＴ１の駆動指令が入力されると、駆動指令に応じてＮ型ＭＯＳトランジスタＭ２１およびＭ２２のいずれか一方をオンし、他方をオフするように制御信号Ｖｇ２１およびＶｇ２２をそれぞれ出力する。制御回路１２はさらに、Ｐ型ＭＯＳトランジスタＭ２３をオン／オフする制御信号Ｖｇ２３を出力する。制御用電源回路１３は、二次巻き線Ｓに誘起される電圧Ｖ２を入力し、制御回路１２に供給する電源電圧ＶＣＣ＋およびＶＣＣ−を発生する。
【００２１】
図２は、制御用電源回路１３を説明する図である。端子（Ｖ２−ＩＮ）および端子（Ｖ２−ＧＮＤ）間に、上述したパルス電源１０から電圧Ｖ２が印加される。上述したように、電圧Ｖ２はパルス発生回路１１の制御信号Ｖｇ１１の周波数に同期した正負のパルス電圧である。端子（Ｖ２−ＧＮＤ）に入力される信号Ｖｇ（Ｖ２−ＧＮＤ）を基準に端子（Ｖ２−ＩＮ）に入力される信号Ｖｇ（Ｖ２−ＩＮ）の入力波形を表すと、図３の波形が得られる。
【００２２】
制御用電源回路１３は、入力電圧Ｖ２を整流および平滑し、平滑後の直流電圧ＶＣＣ＋およびＶＣＣ−を、端子（ＶＣＣ＋）および端子（ＶＣＣ−）からそれぞれ出力する。直流電圧ＶＣＣ＋およびＶＣＣ−は、基準電圧（Ｖ２−ＧＮＤ）とともに制御回路１２に供給される。基準電圧（Ｖ２−ＧＮＤ）は、二次巻き線Ｓの反ドット側の電位である。
【００２３】
図３のＡの区間において、図２の端子（Ｖ２−ＩＮ）に負の電圧Ｖ２が印加される。これにより、端子（Ｖ２−ＧＮＤ）から端子（Ｖ２−ＩＮ）に向けて、▲１▼で示す電流がダイオードＤＰ１およびコンデンサＣＰ１を介して流れる。コンデンサＣＰ１に電荷ＱＰ１が蓄えられ、この場合のコンデンサＣＰ１の両端の電圧Ｖ（ＣＰ１）は、Ｖ２−Ｖｄ（ＤＰ１）である。ここで、Ｖｄ（ＤＰ１）は、ダイオードＤＰ１による順方向電圧ドロップである。
【００２４】
図３のＢの区間において、図２の端子（Ｖ２−ＩＮ）に  正の電圧Ｖ２が印加される。正の電圧Ｖ２でコンデンサＣＰ１の蓄積電荷ＱＰ１が押し上げられることにより、コンデンサＣＰ１の電位が上昇する。この結果、ダイオードＤＰ１の両端にはＶ２＋（Ｖ２−Ｖｄ（ＤＰ１））＝２×Ｖ２−Ｖｄ（ＤＰ１）の電圧が生じる。この電圧により、ダイオードＤＰ２を介して端子ＶＣＣ＋に向けて▲２▼で示す電流が流れる。なお、コンデンサＣＰ２は平滑用コンデンサである。端子ＶＣＣ＋および端子（Ｖ２−ＧＮＤ）間の直流電圧は、２×Ｖ２−Ｖｄ（ＤＰ１）−Ｖｄ（ＤＰ２）と表すことができる。ただし、Ｖｄ（ＤＰ２）は、ダイオードＤＰ２による順方向電圧ドロップである。
【００２５】
一方、上記Ｂの区間において、端子（Ｖ２−ＩＮ）から端子（Ｖ２−ＧＮＤ）に向けて、▲３▼で示す電流がコンデンサＣＮ１およびダイオードＤＮ１を介して流れる。コンデンサＣＮ１に電荷ＱＮ１が蓄えられ、この場合のコンデンサＣＮ１の両端の電圧Ｖ（ＣＮ１）は、Ｖ２−Ｖｄ（ＤＮ１）である。ここで、Ｖｄ（ＤＮ１）は、ダイオードＤＮ１による順方向電圧ドロップである。
【００２６】
図３のＣの区間において、図２の端子（Ｖ２−ＩＮ）に負の電圧Ｖ２が再び印加される。負の電圧Ｖ２でコンデンサＣＮ１の蓄積電荷ＱＮ１が引き下げられることにより、コンデンサＣＮ１の電位が下降する。この結果、ダイオードＤＮ１の両端にはＶ２＋（Ｖ２−Ｖｄ（ＤＮ１））＝２×Ｖ２−Ｖｄ（ＤＮ１）の電圧が生じる。この電圧により、ダイオードＤＮ２を介して端子ＶＣＣ−から▲４▼で示す電流が流れる。なお、コンデンサＣＮ２は平滑用コンデンサである。端子ＶＣＣ−および端子（Ｖ２−ＧＮＤ）間の直流電圧は、２×Ｖ２−Ｖｄ（ＤＮ１）−Ｖｄ（ＤＮ２）と表すことができる。ただし、Ｖｄ（ＤＮ２）は、ダイオードＤＮ２による順方向電圧ドロップである。
【００２７】
制御回路１２は、制御用電源回路１３から供給される直流電源電圧ＶＣＣ＋およびＶＣＣ−を用いて、制御信号Ｖｇ２１、制御信号Ｖｇ２２および制御信号Ｖｇ２３をそれぞれ出力する。すなわち、制御信号Ｖｇ２１、Ｖｇ２２およびＶｇ２３の電圧値はＶＣＣ＋およびＶＣＣ−である。ここで、ＶＣＣの値は数（Ｖ）であり、たとえば、ＶＣＣ＋の値が＋７（Ｖ）、ＶＣＣ−の値が−７（Ｖ）にされる。
【００２８】
以上の駆動回路の動作タイミングを説明する。図４は、図１の駆動回路の動作タイミングを説明するタイミングチャートである。 図４において、パルス発生回路１１から出力される制御信号Ｖｇ１１、上述した端子（Ｖ２−ＩＮ）に入力される信号Ｖｇ（Ｖ２−ＩＮ）、Ｎ型ＭＯＳトランジスタＭ２２のゲート端子に印加される制御信号Ｖｇ２２、Ｎ型ＭＯＳトランジスタＭ２１のゲート端子に印加される制御信号Ｖｇ２１、Ｐ型ＭＯＳトランジスタＭ２３のゲート端子に印加される制御信号Ｖｇ２３、トランジスタＴ１のベース端子に流れ込む電流ＩＢ、トランジスタＴ１のコレクタ端子−エミッタ端子間電圧Ｖｃｅの波形が、それぞれ示されている。
【００２９】
制御信号Ｖｇ１１は、上述したように、所定の周期でオン／オフが繰り返される。タイミングｔ１において、制御回路１２が制御信号Ｖｇ２２をＨレベルにするとともに、制御信号Ｖｇ２１をＬレベルに、制御信号Ｖｇ２３をＨレベルにすると、Ｎ型ＭＯＳトランジスタＭ２２がオン、Ｎ型ＭＯＳトランジスタＭ２１がオフ、Ｐ型ＭＯＳトランジスタＭ２３がオフされる。二次巻き線Ｓ側の回路には、Ｎ型ＭＯＳトランジスタＭ２１のボディダイオードＤ２１で半波整流された電流が、トランジスタＴ１のベース端子へ流れ込む。これにより、トランジスタＴ１は、トランジスタＴ１内にキャリア注入されてターンオンする。なお、二次巻き線Ｓ側の電流経路に存在する寄生インダクタンスにより、トランジスタＴ１のベース端子に流れる電流ＩＢは徐々に増加し、その波形は右上がりの傾きを有するパルス状波形になる。
【００３０】
タイミングｔ２において、制御回路１２が制御信号Ｖｇ２２をＬレベルにするとともに、制御信号Ｖｇ２１をＨレベルにすると、Ｎ型ＭＯＳトランジスタＭ２２がオフ、Ｎ型ＭＯＳトランジスタＭ２１がオンされる。Ｐ型ＭＯＳトランジスタＭ２３はオフが継続される。二次巻き線Ｓ側の回路には、Ｎ型ＭＯＳトランジスタＭ２２のボディダイオードＤ２２で半波整流された電流が、Ｎ型ＭＯＳトランジスタＭ２１を介して二次巻き線Ｓのドット側（図１）へ流れる。これにより、トランジスタＴ１のベース端子からトランジスタＴ１内のキャリアの引き抜きが開始される。
【００３１】
トランジスタＴ１は、内部のキャリアが減少してコレクタ端子−エミッタ端子間電圧Ｖｃｅが上昇する。トランジスタＴ１がターンオフする直前のタイミングｔ３において、制御回路１２が制御信号Ｖｇ２１をＬレベルにしてＮ型ＭＯＳトランジスタＭ２１をオフさせるとともに、制御信号Ｖｇ２３をＬレベルにしてＰ型ＭＯＳトランジスタＭ２３をオンさせる。これにより、半波整流電流によるトランジスタＴ１内のキャリア引き抜きが終了し、Ｐ型ＭＯＳトランジスタＭ２３を介するトランジスタＴ１内のキャリア引き抜きが行われてトランジスタＴ１が徐々にターンオフする。
【００３２】
半波整流電流によるキャリア引き抜き電流は、Ｐ型ＭＯＳトランジスタＭ２３を介したキャリア引き抜き電流より大きい。タイミングｔ３で半波整流電流によるキャリア引き抜きを終了し、Ｐ型ＭＯＳトランジスタＭ２３を介したキャリア引き抜きに移行することは、ＲＬＣ共振現象のダンピングファクタのＲ成分を大きくしてベース端子における電圧振動を抑えることにつながる。これにより、トランジスタＴ１は、ベース端子−エミッタ端子間電圧Ｖｂｅが徐々に低下してターンオフし、トランジスタＴ１のコレクタ端子−エミッタ端子間電圧Ｖｃｅが振動することがない。また、トランジスタＴ１のオフ時にＰ型ＭＯＳトランジスタＭ２３によりトランジスタＴ１のベース端子−エミッタ端子間電圧Ｖｂｅの上昇が抑えられるので、ターンオフ後に再びトランジスタＴ１が誤ってターンオンすることがない。
【００３３】
以上説明した第一の実施の形態によれば、次の作用効果が得られる。
（１）トランジスタＴ１をターンオンさせる場合にオンさせるＮ型ＭＯＳトランジスタＭ２２を、トランジスタＴ１のエミッタ端子側に配設するようにした。誘導性負荷に大電流を供給するためにトランジスタＴ１のベース端子に大きな電流を流すとき、上述した寄生抵抗Ｒｓによって電圧降下が生じ、半波整流するボディダイオードＤ２１のカソード側の電位がトランジスタＴ１のベース端子の電位に比べて上昇する。この電位上昇位置にＮ型ＭＯＳトランジスタＭ２２を配設しないので、従来技術と異なり、Ｎ型ＭＯＳトランジスタＭ２２のゲート・ソース間電圧Ｖｇｓが低下することがない。このため、Ｎ型ＭＯＳトランジスタＭ２２のオン抵抗が増加してトランジスタＴ１のベース端子にキャリア注入する電流ＩＢが減少することがないので、トランジスタＴ１を速やかにターンオンすることができる結果、スイッチング損失の発生を抑えることができる。
（２）トランジスタＴ１のオフ時にトランジスタＴ１のベース端子−エミッタ端子間を接続するＭＯＳトランジスタにＰ型ＭＯＳトランジスタＭ２３を用いるようにした。トランジスタＴ１がオフされるタイミングｔ３以降は、Ｎ型ＭＯＳトランジスタＭ２１およびＮ型ＭＯＳトランジスタＭ２２がともにオフされる。このとき、Ｐ型ＭＯＳトランジスタＭ２３のドレインＭ２３Ｄ側の電位は、基準電圧（Ｖ２−ＧＮＤ）−Ｖｄ（Ｄ２２）にクリップされる。ただし、Ｖｄ（Ｄ２２）は、ボディダイオードＤ２２による順方向電圧ドロップである。同様に、Ｐ型ＭＯＳトランジスタＭ２３のソースＭ２３Ｓ側の電位は、基準電圧（Ｖ２−ＧＮＤ）−Ｖｄ（Ｄ２２）−Ｖｄ（Ｄ２３）にクリップされる。ただし、Ｖｄ（Ｄ２３）は、ボディダイオードＤ２３による順方向電圧ドロップである。この結果、少なくとも制御信号Ｖｇ２３の電位が｛−Ｖｄ（Ｄ２２）−Ｖｄ（Ｄ２３）＋Ｖ（Ｍ２３）｝より低ければ、Ｐ型ＭＯＳトランジスタＭ２３をオンさせることができる。つまり、二次巻き線Ｓ側の回路に電流を流さない状態でＰ型ＭＯＳトランジスタＭ２３をオンさせるので、寄生抵抗Ｒｓによる電圧降下の影響を受けることがない。なお、上記Ｖ（Ｍ２３）は、Ｐ型ＭＯＳトランジスタＭ２３のオンに必要なゲート・ソース間電圧閾値である。
【００３４】
（第二の実施の形態）
図５は、本発明の第二の実施の形態による電流制御型半導体素子の駆動回路を示す図である。第一の実施の形態に比べて、Ｐ型ＭＯＳトランジスタＭ２３の代わりにノーマリオンＮ型ＪＦＥＴ（以下、接合型トランジスタとする）Ｍ２３Ｂが配設される点と、Ｎ型ＭＯＳトランジスタＭ２４および抵抗器ＲＭが追加される点と、制御回路１２に代えて制御回路１２Ｂが配設される点が異なる。
【００３５】
制御回路１２Ｂは、制御信号Ｖｇ２３と同じタイミングで制御信号Ｖｇ２４を出力する。Ｎ型ＭＯＳトランジスタＭ２４は、制御信号Ｖｇ２４によってオン／オフされる。Ｎ型ＭＯＳトランジスタＭ２４がオンされると、ノーマリオンＮ型接合トランジスタＭ２３Ｂのゲート端子に電源電圧ＶＣＣ−が印加され、接合型トランジスタＭ２３Ｂがオフする。Ｎ型ＭＯＳトランジスタＭ２４がオフされると、ノーマリオンＮ型接合トランジスタＭ２３Ｂのゲート端子に印加されていた電源電圧ＶＣＣ−が遮断される。このとき、接合型トランジスタＭ２３Ｂのゲート・ソース間が抵抗器ＲＭで接続されているので、接合型トランジスタＭ２３Ｂのゲート・ソース間電圧が０Ｖにされる。これにより、接合型トランジスタＭ２３Ｂがオンする。
【００３６】
図６は、図５の駆動回路の動作タイミングを説明するタイミングチャートである。図６のタイミングｔ１において、制御回路１２Ｂが制御信号Ｖｇ２２をＨレベルにするとともに、制御信号Ｖｇ２１をＬレベルに、制御信号Ｖｇ２４をＨレベルにすると、Ｎ型ＭＯＳトランジスタＭ２２がオン、Ｎ型ＭＯＳトランジスタＭ２１がオフ、Ｎ型ＭＯＳトランジスタＭ２４がオンされる。Ｎ型ＭＯＳトランジスタＭ２４のオンにより、電源電圧ＶＣＣ−がノーマリオンＮ型接合トランジスタＭ２３Ｂのゲート端子に入力されるので、接合型トランジスタＭ２３Ｂがオフする。このとき、Ｎ型ＭＯＳトランジスタＭ２１のボディダイオードＤ２１で半波整流された電流がトランジスタＴ１のベース端子へ流れ込むことにより、トランジスタＴ１がキャリア注入されてターンオンする。
【００３７】
タイミングｔ２において、制御回路１２Ｂが制御信号Ｖｇ２２をＬレベルにするとともに、制御信号Ｖｇ２１をＨレベルにすると、Ｎ型ＭＯＳトランジスタＭ２２がオフ、Ｎ型ＭＯＳトランジスタＭ２１がオンされる。この結果、Ｎ型ＭＯＳトランジスタＭ２２のボディダイオードＤ２２で半波整流された電流が、Ｎ型ＭＯＳトランジスタＭ２１を介して二次巻き線Ｓのドット側（図５）へ流れてトランジスタＴ１のベース端子からトランジスタＴ１内のキャリアの引き抜きを開始する。
【００３８】
トランジスタＴ１は、内部のキャリアが減少してコレクタ端子−エミッタ端子間電圧Ｖｃｅが上昇する。トランジスタＴ１がターンオフする直前のタイミングｔ３において、制御回路１２Ｂが制御信号Ｖｇ２１をＬレベルにしてＮ型ＭＯＳトランジスタＭ２１をオフさせるとともに、制御信号Ｖｇ２４をＬレベルにしてＮ型ＭＯＳトランジスタＭ２４をオフさせる。Ｎ型ＭＯＳトランジスタＭ２１のオフによって半波整流電流によるトランジスタＴ１内のキャリア引き抜きが終了する。一方、Ｎ型ＭＯＳトランジスタＭ２４がオフされると、上述したように接合型トランジスタＭ２３Ｂがオンする。このため、接合型トランジスタＭ２３Ｂを介した経路によるキャリア引き抜きが行われてトランジスタＴ１が徐々にターンオフする。
【００３９】
以上説明した第二の実施の形態でも、第一の実施の形態と同様の作用効果を得ることができる。すなわち、トランジスタＴ１のオン時にＮ型ＭＯＳトランジスタＭ２２のゲート・ソース間電圧Ｖｇｓが低下することがないから、トランジスタＴ１を速やかにターンオンさせてスイッチング損失の発生を抑えることができる。また、トランジスタＴ１のオフ時にトランジスタＴ１のベース端子−エミッタ端子間を接続するトランジスタとしてノーマリオンＮ型接合トランジスタＭ２３Ｂを用い、接合型トランジスタＭ２３Ｂのゲート・ソース間を抵抗器ＲＭで接続するようにした。したがって、トランジスタＴ１をオフさせるタイミングで寄生抵抗Ｒｓによる電圧降下の影響を受けることなく接合型トランジスタＭ２３Ｂをオンできる。
【００４０】
以上説明した第二の実施の形態では、ノーマリオンデバイスとしてＮ型ＪＦＥＴを例にあげて説明したが、他の導電型デバイスを用いるようにしてもよい。
【００４１】
特許請求の範囲における各構成要素と、発明の実施の形態における各構成要素との対応について説明する。第１の端子は、たとえば、二次巻き線Ｓのドット側に対応する。第２の端子は、たとえば、二次巻き線Ｓの反ドット側に対応する。パルス電流発生手段は、たとえば、パルス電源１０によって構成される。第１のスイッチ手段は、たとえば、Ｎ型ＭＯＳトランジスタＭ２１によって構成される。第２のスイッチ手段は、たとえば、Ｎ型ＭＯＳトランジスタＭ２２によって構成される。第１の整流手段は、たとえば、ボディダイオードＤ２１によって構成される。第２の整流手段は、たとえば、ボディダイオードＤ２２によって構成される。第３のスイッチ手段は、たとえば、Ｐ型ＭＯＳトランジスタＭ２３（Ｎ型ノーマリオンＪＦＥＴＭ２３Ｂ）によって構成される。なお、本発明の特徴的な機能を損なわない限り、各構成要素は上記構成に限定されるものではない。
【図面の簡単な説明】
【図１】本発明の第一の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図２】制御用電源回路を説明する図である。
【図３】制御用電源回路の入力信号波形を表す図である。
【図４】図１の駆動回路の動作タイミングを説明する図である。
【図５】本発明の第二の実施の形態による電流制御型半導体素子の駆動回路を示す図である。
【図６】図５の駆動回路の動作タイミングを説明する図である。
【図７】従来技術による電流制御型半導体素子の駆動回路を示す図である。
【図８】図７の駆動回路の動作タイミングを説明するタイミングチャートである。
【符号の説明】
１０…パルス電源、                  １１…パルス発生回路、
１２,１２Ｂ…制御回路、             １３…制御用電源回路、
Ｍ２１,Ｍ２２,Ｍ２４…Ｎ型ＭＯＳトランジスタ、
Ｍ２３…Ｐ型ＭＯＳトランジスタ、    Ｍ２３Ｂ…Ｎ型ノーマリオンＪＦＥＴ、
Ｔ１…トランジスタ、                Ｔ…トランス、
ＲＭ…抵抗器
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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