(57)【特許請求の範囲】
【請求項１】
サブストレート（Ｓ）及び複数のメモリセルを有し、前記のメモリセルはそれぞれ少なくとも１つのバーティカルトランジスタ及び１つのキャパシタ、第１の凹陥部（Ｖ）及び第２の凹陥部（ＧＷ）からなり、
それぞれのメモリセルの第１の凹陥部（Ｖ）及び第２の凹陥部（ＧＷ）は、サブストレート（Ｓ）の表面に対して平行に延在する方向に沿って相互にずらされていて、第１のメモリセルの第２の凹陥部（ＧＷ）は隣り合う第２のメモリセルの第１の凹陥部（Ｖ）と、サブストレート（Ｓ）の上方のソース／ドレイン領域（ＳＤｏ）、チャンネル領域（ＫＡ）及び下方のソース／ドレイン領域（ＳＤｕ）の部分とに接しており、
サブストレート（Ｓ）中に、トランジスタの下方のソース／ドレイン領域（ＳＤｕ）、チャンネル領域（ＫＡ）及び上方のソース／ドレイン領域（ＳＤｏ）の順序で積層して配置されており、かつ前記のそれぞれの領域は、それぞれのメモリセルの第１の凹陥部（Ｖ）の第１の側面に並びに第２の凹陥部（ＧＷ）に接しており、
第１の凹陥部（Ｖ）の第１の側面（Ｆａ）の少なくとも一部はキャパシタのキャパシタ誘電体（Ｋａ，Ｋｂ）を備えており、前記のキャパシタ誘電体（Ｋｂ）はトランジスタの下方のソース／ドレイン領域（ＳＤｕ）の領域内で切欠部を有し、メモリノード（Ｓｐ）は下方のソース／ドレイン領域（ＳＤｕ）と直接接続し、かつ第２の凹陥部（ＧＷ）の底部は切欠部の下方の縁部よりも深くにあり、
第１の凹陥部（Ｖ）中にはキャパシタのメモリノード（Ｓｐ）が配置されており、前記のメモリノードは切欠部においてトランジスタの下方のソース／ドレイン領域（ＳＤｕ）に接しており、
第２の凹陥部（ＧＷ）中にトランジスタのゲート電極（Ｇｄ）が配置されており、
メモリセルのトランジスタのゲート電極（Ｇｄ）はワードライン（Ｗ）と接続しており、かつ上方のソース／ドレイン領域（ＳＤｏ）はワードライン（Ｗ）に対して横断する方向に延在するビットライン（Ｂ）と接続している、
ＤＲＡＭ−セル装置。
【請求項２】
第１のメモリセルの第２の凹陥部が、第２のメモリセルの第１の凹陥部（Ｖ）中に配置されているメモリノード（Ｓｐ）に接している、請求項１記載のＤＲＡＭ−セル装置。
【請求項３】
メモリノード（Ｓｐ）の上方の面が切欠部の上方の縁部を定義し、
第１の凹陥部（Ｖ）内でメモリノード（Ｓｐ）上に絶縁構造体（Ｉａ）が配置されている、
請求項２記載のＤＲＡＭ−セル装置。
【請求項４】
第１のメモリセルの第２の凹陥部が、第２のメモリセルの第１の凹陥部に関してサブストレート（Ｓ）の表面に対して平行に延在する方向に沿ってずらされているため、第１のメモリセルの第２の凹陥部は部分的に第２のメモリセルの第１の凹陥部（Ｖ）中に及び部分的にサブストレート（Ｓ）中に配置されており、
絶縁構造体（Ｉａ）の幅は、絶縁構造体（Ｉａ）に接するゲート電極及び／又はワードライン（Ｗ）による第２のメモリセルのトランジスタの制御を阻止する幅とする、
請求項３記載のＤＲＡＭ−セル装置。
【請求項５】
第１のメモリセルの第２の凹陥部（Ｖ′）はサブストレート（Ｓ）内でかつ第２のメモリセルの第１の凹陥部（Ｖ）の外側に配置されており、かつ第２のメモリセルの第１の凹陥部（Ｖ）の第１の側面（Ｆａ）に向かい合う第２の側面（Ｆｂ）に接しており、
第２のメモリセルの第１の凹陥部（Ｖ）の第２の側面（Ｆａ）に接するキャパシタ誘電体（Ｋａ，Ｋｂ）はもう一つの切欠部を有し、その結果、第１のメモリセルの第２の凹陥部（Ｖ′）は第２のメモリセルのメモリノード（Ｓｐ）に接している、
請求項２又は３記載のＤＲＡＭ−セル装置。
【請求項６】
第１のメモリセルの第２の凹陥部は第２のメモリセルの第１の凹陥部（Ｖ）内に配置されており、かつ第２のメモリセルの第１の凹陥部（Ｖ）と、第１の側面に向かい合う第２のメモリセルの第１の凹陥部（Ｖ）の第２の側面の一部を共有し、
絶縁構造体（Ｉａ）の幅は少なくとも絶縁構造体（Ｉａ）に接しているゲート電極及び／又はワードライン（Ｗ）による第２のメモリセルのトランジスタの制御を阻止する幅とする、
請求項３記載のＤＲＡＭ−セル装置。
【請求項７】
トランジスタの上方のソース／ドレイン領域（ＳＤｏ）、チャンネル領域（ＫＡ）及び下方のソース／ドレイン領域（ＳＤｕ）がビットライン（Ｂ）の方向に沿って、それぞれのメモリセルの第１の凹陥部（Ｖ）と第２の凹陥部（ＧＷ）との間に配置されており、
上方のソース／ドレイン領域（ＳＤｏ）とチャンネル領域（ＫＡ）の少なくとも一部がワードライン（Ｗ）の方向に沿って２つの絶縁体（ＩＳ）間に配置されており、前記の絶縁体（ＩＳ）は少なくとも部分的にサブストレート（Ｓ）中に配置されており、
絶縁構造体（Ｉａ）はワードライン（Ｗ）の方向に沿って２つの絶縁体（ＩＳ）間に配置されており、
第２の凹陥部は２つの絶縁体（ＩＳ）に接するワードライントレンチ（ＧＷ）の一部であり、
トランジスタのゲート電極はワードライントレンチ（ＧＷ）中に配置されているワードライン（Ｗ）の一部である、
請求項３から６までのいずれか１項記載のＤＲＡＭ−セル装置。
【請求項８】
ワードライントレンチ（ＧＷ）に対して横断する方向に延在する絶縁トレンチ（ＧＩ）中に絶縁体（ＩＳ）は配置されており、
絶縁トレンチ（ＧＩ）の底部は下方のソース／ドレイン領域（ＳＤｕ）の下側の縁部より深くにあり、
ワードライントレンチ（ＧＷ）は絶縁トレンチ（ＧＩ）よりも浅くにある、
請求項７記載のＤＲＡＭ−セル装置。
【請求項９】
折り返し型ビットライン（Ｂ）を有し、
ワードライントレンチ（ＧＷ）中に２つのワードライン（Ｗ）が配置されており、
ワードライン（Ｗ）がスペーサの形である、
請求項７又は８記載のＤＲＡＭ−セル装置。
【請求項１０】
ワードライントレンチ（ＧＷ）中に１つのワードライン（Ｗ）が配置されている、請求項７から９までのいずれか１項記載のＤＲＡＭ−セル装置。
【請求項１１】
ワードライン（Ｗ）がワードライントレンチ（ＧＷ）から突出している、請求項１０記載のＤＲＡＭ−セル装置。
【請求項１２】
相互に隣り合うメモリセルの、ワードライントレンチ（ＧＷ）に接するメモリノード（Ｓｐ）がワードライントレンチ（ＧＷ）の第１の側面と第２の側面とに交互に接するように第１の凹陥部（Ｖ）が配置されている、請求項７から１１までのいずれか１項記載のＤＲＡＭ−セル装置。
【請求項１３】
相互に隣り合うメモリセルの、ワードライントレンチ（ＧＷ）に接するメモリノード（Ｓｐ）がワードライントレンチ（ＧＷ）の同じ側面に接するように第１の凹陥部（Ｖ）が配置されている、請求項１０又は１１記載のＤＲＡＭ−セル装置。
【請求項１４】
下方のソース／ドレイン領域が高ドープ部分（ＤＳｕ）を有し、下方のソース／ドレイン領域の前記の高ドープ部分（ＳＤｕ）がサブストレート（Ｓ）並びにチャンネル領域（ＫＡ）に接していないように下方のソース／ドレイン領域の低ドープ部分が前記の高ドープ部分を取り囲んでいる、請求項１から１３までのいずれか１項記載のＤＲＡＭ−セル装置。
【請求項１５】
サブストレート（Ｓ）中に、第１の凹陥部（Ｖ）及び第２の凹陥部（ＧＷ）がサブストレート（Ｓ）の表面に対して平行に延在する方向に沿って相互にずらされ、第１のメモリセルの第２の凹陥部（ＧＷ）が隣り合う第２のメモリセルの第１の凹陥部（Ｖ）と、サブストレート（Ｓ）の上方のソース／ドレイン領域（ＳＤｏ）、チャンネル領域（ＫＡ）及び下方のソース／ドレイン領域（ＳＤｕ）の部分とに接するように第１の凹陥部（Ｖ）及び第２の凹陥部（ＧＷ）を作成し、
それぞれ１つのバーティカルトランジスタ及び１つのキャパシタからなるメモリセルを作成し、
トランジスタの一部としてサブストレート（Ｓ）中に下方のソース／ドレイン領域（ＳＤｕ）、チャンネル領域（ＫＡ）及び上方のソース／ドレイン領域（ＳＤｏ）の順序で積層して配置されるように作成し、
第１の側面（Ｆａ）で下方のソース／ドレイン領域（ＳＤｕ）、チャンネル領域（ＫＡ）及び上方のソース／ドレイン領域（ＳＤｏ）に接するように第１の凹陥部（Ｖ）をサブストレート（Ｓ）中に作成し、
第１の凹陥部（Ｖ）にキャパシタのキャパシタ誘電体（Ｋａ，Ｋｂ）を設置し、
下方のソース／ドレイン領域（ＳＤｕ）の領域内で第１の凹陥部（Ｖ）の第１の側面（Ｆａ）に接するキャパシタ誘電体（Ｋｂ）に切欠部を設置し、
切欠部において下方のソース／ドレイン領域（ＳＤｕ）に接するキャパシタのメモリノード（Ｓｐ）を第１の凹陥部（Ｖ）中に作成し、
上方のソース／ドレイン領域（ＳＤｏ）、チャンネル領域（ＫＡ）及び下方のソース／ドレイン領域（ＳＤｕ）に接しかつ第２の凹陥部（ＧＷ）の底部が切欠部の上方の縁部よりも深くにあるように第２の凹陥部（ＧＷ）を作成し、
トランジスタのゲート電極を第２の凹陥部（ＧＷ）中に作成し、
ワードライン（Ｗ）と、前記ワードライン（Ｗ）に対して横断する方向に延在するビットライン（Ｂ）とを作成し、
トランジスタのゲート電極（Ｇｄ）をワードライン（Ｗ）と接続し、かつ上方のソース／ドレイン領域（ＳＤｕ）をビットライン（Ｂ）と接続する、
請求項１から１４までのいずれか１項記載のＤＲＡＭ−セル装置の製造方法。
【請求項１６】
第１のメモリセルの第２の凹陥部（ＧＷ）が、第２のメモリセルの第１の凹陥部（Ｖ）中に配置されているメモリノード（Ｓｐ）に接するようにメモリセルを作成する、請求項１５記載の方法。
【請求項１７】
メモリノード（Ｓｐ）の上方の面が切欠部の上方の縁部を定義し、  第１の凹陥部（Ｖ）内でメモリノード（Ｓｐ）上に絶縁構造体（Ｉａ）を作成する、
請求項１６記載の方法。
【請求項１８】
第１のメモリセルの第２の凹陥部（Ｖ）の作成の前に、第１のメモリセルの第１の凹陥部（Ｖ）と第２のメモリセルの第１の凹陥部（Ｖ）とに接するように、少なくともトランジスタのチャンネル領域（ＫＡ）及び下方のソース／ドレイン領域（ＳＤｕ）を作成し、
キャパシタ誘電体（Ｋａ，Ｋｂ）の作成後に導電性材料を析出させ、
導電性材料の析出後に、第１の凹陥部の第１の側面の上方に配置されるが、前記の第１の側面（Ｆａ）に向かい合う側の第１の凹陥部（Ｖ）の第２の側面（Ｆｂ）の上方の領域を覆わないようにマスク（Ｍｃ）を作成し、
マスク（Ｍｃ）を用いて、少なくともサブストレート（Ｓ）並びに導電性材料をエッチングして第２の凹陥部を作成して、第１のメモリセルの第２の凹陥部を部分的に第２のメモリセルの第１の凹陥部内に及び部分的にサブストレート（Ｓ）内に配置し、
メモリノード（Ｓｐ）を導電性材料から作成する、
請求項１６又は１７記載の方法。
【請求項１９】
第１の凹陥部（Ｖ）の作成のためにマスク（Ｍ）を作成し、
第１のメモリセルの第２の凹陥部（Ｖ′）の作成の前に第１のメモリセルの第１の凹陥部（Ｖ）と第２のメモリセルの第１の凹陥部（Ｖ）とに接するように、少なくとも第１のメモリセルのトランジスタのチャンネル領域（ＫＡ）と下方のソース／ドレイン領域（ＳＤｕ）を作成し、
キャパシタ誘電体（Ｋａ，Ｋｂ）内で、前記の第１の凹陥部（Ｖ）の第１の側面（Ｆａ）に向かい合う第２のメモリセルの第１の凹陥部（Ｖ）の第２の側面（Ｆｂ）に接してもう一つの切欠部を作成し、
メモリノード（Ｓｐ）の作成後に、第１の凹陥部（Ｖ）の第１の側面（Ｆａ）の上方に配置されるもう一つのマスク（Ｍ′）を作成し、
もう一つのマスク（Ｍ′）を用いて、第１のメモリセルの第２の凹陥部（Ｖ′）がサブストレート（Ｓ）中に配置され、かつ第２のメモリセルの第１の凹陥部（Ｖ）の第２の側面（Ｆｂ）に接するように第２の凹陥部（Ｖ′）を作成する、
請求項１７記載の方法。
【請求項２０】
マスク（Ｍ）が作成すべき第１の凹陥部（Ｖ）を覆い、
マスク（Ｍ）の側面にスペーサ（Ｃ１）を作成しかつサブストレート（Ｓ）をマスク（Ｍ）及びスペーサ（Ｃ１）に対して選択的にエッチングすることで、作成すべき第１の凹陥部（Ｖ）の間にトレンチ（Ｇ）を作成し、
トレンチ（Ｇ）を絶縁材料で充填し、
マスク（Ｍ）の部分の間に材料が配置されるように、材料を析出させ、エッチバックし、
マスク（Ｍ）を材料に対して選択的に除去し、サブストレート（Ｓ）を材料に対して選択的にエッチングすることにより第１の凹陥部（Ｖ）を作成し、
サブストレート（Ｓ）を絶縁材料で覆い、
第１のメモリセルの第１の凹陥部（Ｖ）の第１の側面（Ｆａ）に接するサブストレート（Ｓ）の一部を露出させ、
サブストレート（Ｓ）を等方性にエッチングし、絶縁材料で充填されたトレンチ（Ｇ）を側面のエッチストップとして利用して、第１のメモリセルの第１の凹陥部（Ｖ）の第１の側面（Ｆａ）に接する切欠部（Ａ）をサブストレート（Ｓ）中に作成し、
サブストレート（Ｓ）中の切欠部（Ａ）を絶縁材料で充填し、
絶縁材料及び絶縁構造体（Ｉｃ）をエッチバックし、材料を析出させ、第２のメモリセルの第１の凹陥部（Ｖ）の第２の側面（Ｆｂ）とトレンチ（Ｇ）とに接するサブストレート（Ｓ）の一部が露出するまで平坦化することにより絶縁材料及び絶縁構造体（Ｉｃ）を部分的にもう一つのマスクに置き換える、
請求項１９記載の方法。
【請求項２１】
第１のメモリセルの第２の凹陥部の作成の前に、第１のメモリセルの第１の凹陥部（Ｖ）と第２のメモリセルの第１の凹陥部（Ｖ）とに接するように、少なくとも第１のメモリセルのトランジスタのチャンネル領域（ＫＡ）及び下方のソース／ドレイン領域（ＳＤｕ）を作成し、
キャパシタ誘電体（Ｋａ，Ｋｂ）の作成の後に導電性材料を析出させ、エッチバックし、
第２のメモリセルの第１の凹陥部（Ｖ）中に第１のメモリセルの第２の凹陥部が配置されかつ第２のメモリセルの第１の凹陥部（Ｖ）と第２のメモリセルの第１の凹陥部（Ｖ）の第２の側面（Ｆｂ）の一部を共有するように第２の凹陥部を作成し、
導電性材料からなるメモリノード（Ｓｐ）を作成する、
請求項１７記載の方法。
【請求項２２】
第１の凹陥部（Ｖ）に対応してサブストレート（Ｓ）上の第１の層（Ｎ１）を構造化し、
絶縁構造体（Ｉａ）の作成後に、第２の層（Ｎ２）を設置し、第１の凹陥部（Ｖ）の第１の側面（Ｆａ）の上方に配置されかつこの領域は第１の凹陥部（Ｖ）の第１の側面（Ｆａ）に向かい合う第２の側面（Ｆｂ）を覆わないように第２の層（Ｎ２）を構造化し、
第２の凹陥部の作成の際に第１の層（Ｎ１）及び第２の層（Ｎ２）をマスクとして利用する、
請求項２１記載の方法。
【請求項２３】
第１の凹陥部（Ｖ）に対応してサブストレート（Ｓ）上の層（Ｎ１′）を構造化し、
第１の凹陥部（Ｖ）の第１の側面（Ｆａ）に接してスペーサ（Ｃ）を作成し、
層（Ｎ１′）及びスペーサ（Ｃ）に対して選択的にエッチングすることにより第２の凹陥部を作成する、
請求項２１記載の方法。
【請求項２４】
ビットライン（Ｂ）の方向で、ビットライン間にトランジスタの上方のソース／ドレイン領域（ＳＤｏ）、チャンネル領域（ＫＡ）及び下方のソース／ドレイン領域が配置されるように第１の凹陥部（Ｖ）及び第２の凹陥部を作成し、
キャパシタ誘電体（Ｋａ，Ｋｂ）の作成後に導電性材料を析出させ、
導電性材料の析出後に、相互に平行でかつビットライン（Ｂ）に対してほぼ平行に延在する絶縁トレンチ（ＧＩ）を作成し、
第１の凹陥部を相互に隣り合う２つの絶縁トレンチ（ＧＩ）により切り欠き、
絶縁トレンチ（ＧＩ）を絶縁体で充填し、
メモリセルの第２の凹陥部を、絶縁トレンチ（ＧＩ）に対して横断する方向で延在する、相互に平行して延在するワードライントレンチ（ＧＷ）の一部として作成し、
ワードライントレンチ（ＧＷ）の作成のために、少なくとも絶縁トレンチ（ＧＩ）中の絶縁体（ＩＳ）及びサブストレート（Ｓ）をエッチングし、
メモリセルのトランジスタのゲート電極を、ワードライントレンチ（ＧＷ）中に配置されているワードライン（Ｗ）の一部として作成し、
導電性材料からメモリノード（Ｓｐ）を作成する、
請求項１５から２３までのいずれか１項記載の方法。
【請求項２５】
相互に平行して延在する絶縁トレンチ（ＧＩ）を作成し、絶縁体（ＩＳ）で充填し、
第１の凹陥部（Ｖ）が相互に隣り合う絶縁トレンチ（ＧＩ）に接するようにメモリセルの第１の凹陥部（Ｖ）を絶縁トレンチ（ＧＩ）間に作成し、
メモリセルの第２の凹陥部を、絶縁トレンチ（ＧＩ）に対して横断する方向に延在し、相互にほぼ平行して延在するワードライントレンチ（ＧＷ）の一部として作成して、第２の凹陥部と第１の凹陥部（Ｖ）との間にトランジスタの上方のソース／ドレイン領域（ＳＤｏ）、チャンネル領域（ＫＡ）及び下方のソース／ドレイン領域（ＳＤｕ）を配置し、
メモリセルのトランジスタのゲート電極を、ワードライントレンチ（ＧＷ）中に配置されているワードライン（Ｗ）の一部として作成する、
請求項１５から２３までのいずれか１項記載の方法。
【請求項２６】
絶縁トレンチ（ＧＩ）の底部が下方のソース／ドレイン領域よりも深くにあるように絶縁トレンチ（ＧＩ）を作成し、
ワードライントレンチ（ＧＷ）が絶縁トレンチ（ＧＩ）よりも浅くにあるようにワードライントレンチ（ＧＷ）を作成する、
請求項２４又は２５記載の方法。
【請求項２７】
ワードライントレンチ（ＧＷ）中にそれぞれ１つのワードライン（Ｗ）を作成する、請求項１５から２６までのいずれか１項記載の方法。
【請求項２８】
ワードライン（Ｗ）の作成のために、ワードライン（Ｗ）がワードライントレンチ（ＧＷ）よりも突出するように材料を析出させ、構造化する、請求項２７記載の方法。
【請求項２９】
ワードライントレンチ（ＧＷ）の１つに接する、相互に隣り合うメモリセルのメモリノード（Ｓｐ）がワードライントレンチ（ＧＷ）の第１の側面と第２の側面とに交互に接するようにメモリセルを作成する、請求項２４から２８までのいずれか１項記載の方法。
【請求項３０】
ワードライントレンチ（ＧＷ）の１つに接する、相互に隣り合うメモリセルのメモリノード（Ｓｐ）がワードライントレンチ（ＧＷ）の同じ側面に接するようにメモリセルを作成する、請求項２７から２８までのいずれか１項記載の方法。
【請求項３１】
キャパシタ誘電体（Ｋａ，Ｋｂ）の少なくとも一部を第１の凹陥部（Ｖ）の作成後に、第１の凹陥部（Ｖ）の表面を覆うが、この場合第１の凹陥部（Ｖ）を充填しないようにコンフォーマルに析出させ、
第１の凹陥部（Ｖ）を導電性材料で充填し、
導電性材料を上方の高さ（ｏ）までエッチバックし、
キャパシタ誘電体（Ｋａ，Ｋｂ）の露出する部分及び上方の高さと、上方の高さ（ｏ）の下側にある下方の高さ（ｕ）との間にあるキャパシタ誘電体（Ｋａ，Ｋｂ）の部分を除去して、下方の高さ（ｕ）と上方の高さ（ｏ）との間にキャパシタ誘電体（Ｋａ，Ｋｂ）の切欠部を設置し、
さらに導電性材料を析出させ、上方の高さ（ｏ）までエッチバックし、
下方のソース／ドレイン領域（ＳＤｕ）の作成のために熱処理工程を実施し、その際、切欠部の領域内でドーパントを導電性材料からサブストレート（Ｓ）内へ拡散させ、
導電性材料からメモリノード（Ｓｐ）を作成する、
請求項１５から３０までのいずれか１項記載の方法。
【請求項３２】
ドープ層（ｂ）を第１の凹陥部（Ｖ）、第２の凹陥部（Ｖ′）及び絶縁トレンチ（ＧＩ）により構造化することで下方のソース／ドレイン領域の低ドープ部分を作成し、
メモリノード（Ｓｐ）からドーパントを外方拡散することにより下方のソース／ドレイン領域の高ドープ部分（ＳＤｕ）を作成して、高ドープ部分（ＳＤｕ）がサブストレート（Ｓ）にもチャンネル領域（ＫＡ）にも接しないように高ドープ部分（ＳＤｕ）を低ドープ部分で取り囲む、
請求項１５から３１までのいずれか１項記載の方法。
【発明の詳細な説明】
【０００１】
本発明はＤＲＡＭ−セル装置、特にダイナミックランダムアクセスメモリセル装置及びその製造方法に関する。
【０００２】
ＤＲＡＭ−セル装置のメモリセルとして、現在では、ほとんどもっぱら、１つのトランジスタ及び１つのキャパシタからなるいわゆる１−トランジスタ−メモリセルを使用している。メモリセルの情報はキャパシタの電荷の形に対応している。ワードラインを介したトランジスタの制御の際にキャパシタの電荷をビット線を介して読み出せるようにキャパシタはトランジスタと接続している。
【０００３】
一般に、高実装密度を示すＤＲＡＭ−セル装置を作成することに努められている。
【０００４】
米国特許第５２０８６５７号明細書には、メモリセルが１つのトランジスタと１つのキャパシタとからなるＤＲＡＭ−セル装置を記載している。実装密度を高めるために、トランジスタは１つの凹陥部の４つの側面に配置されており、前記の凹陥部内にキャパシタのメモリノードが配置されている。この凹陥部は、メモリセルの１つのワードラインと１つのビットラインとが交差する領域の下方に配置される。前記のトランジスタはバーティカルトランジスタとして構成されており、前記トランジスタのゲート電極は凹陥部内でメモリノードの上方に配置されている。メモリセルの所要スペースは少なくとも６．２５Ｆであり、その際、Ｆは使用した技術において製造可能な最小の構造サイズである。
【０００５】
本発明の根底をなす課題は、メモリセルが、ＤＲＡＭ−セル装置の実装密度を低下させることなく、先行技術と比較して改善された電気的特性を有するトランジスタ及びキャパシタを有するＤＲＡＭ−セル装置を提供することであった。さらに、前記のようなＤＲＡＭ−セル装置を製造する方法を提供することであった。
【０００６】
前記の課題は、それぞれ少なくとも１つのバーティカルトランジスタと１つのトランジスタとからなるＤＲＡＭ−セル装置により解決される。トランジスタの上方のソース／ドレイン領域、チャンネル領域及び下方のソース／ドレイン領域は、相互に重なって配置されており、かつこれらの領域は第１の凹陥部の第１の側面にも、第２の凹陥部にも接している。第１の凹陥部の第１側面の少なくとも１部はキャパシタのキャパシタ誘電体を備えており、このキャパシタ誘電体は下方のソース／ドレイン領域の領域内で切欠部を有している。第１の凹陥部内にキャパシタのメモリノードが配置されており、このメモリノードは切欠部において下方のソース／ドレイン領域に接している。第２の凹陥部内にトランジスタのゲート電極が配置されている。このメモリセルはワードラインと、及び前記ワードラインに対して横断する方向に延在するビットラインと接続している。
【０００７】
さらに、前記の課題は、それぞれ１つのバーティカルトランジスタ及び１つのキャパシタを有するメモリセルを作成するＤＲＡＭ−セル装置の製造方法により解決される。トランジスタの一部として、サブストレート内に下方のソース／ドレイン領域、チャンネル領域及び上方のソース／ドレイン領域を、相互に重なって配置されるように作成する。サブストレート内に、第１の側面で下方のソース／ドレイン領域、チャンネル領域及び上方のソース／ドレイン領域に接する第１の凹陥部を作成する。第１の凹陥部はキャパシタのキャパシタ誘電体を備えている。このキャパシタ誘電体は、下方のソース／ドレイン領域の領域内で第１の凹陥部の第１の側面に接して切欠部を備えている。この第１の凹陥部内にキャパシタのメモリノードを作成し、このメモリノードは切欠部において下方のソース／ドレイン領域に接続している。上方のソース／ドレイン領域、チャンネル領域及び下方のソース／ドレイン領域に接する第２の凹陥部を作成する。この第２の凹陥部内にトランジスタのゲート電極を作成する。ワードライン及び前記ワードラインに対して横断する方向に延在するビットラインを作成し、メモリセルに接続する。
【０００８】
メモリセルの第２の凹陥部はメモリセルの第１の凹陥部の外側にある。
【０００９】
このＤＲＡＭ−セル装置は、トランジスタがバーティカルトランジスタとして構成されており、メモリノードが凹陥部中に配置されており、かつメモリノードと下方のソース／ドレイン領域との間の接続を付加的所要スペースを必要としないキャパシタ誘電体の切欠部を通して可能にしているため、高い実装密度を有することができる。
【００１０】
トランジスタのゲート電極が作成されるチャンネル領域の境界層の品質は、一般にトランジスタの電気的特性に著しい影響を及ぼす。従って、この境界層を特に注意して製造するのが有利である。キャパシタ用とトランジスタ用とに別個の凹陥部を設計し、チャンネル領域の境界層が第１の凹陥部の作成のためのプロセス工程により影響を及ぼされないために、米国特許第５２０８６５７号明細書と比較して改善された電気特性を有するトランジスタを製造できる。
【００１１】
２つの異なる凹陥部の設計はさらに、キャパシタ誘電体が作成された面の形状にチャンネル領域の境界層の形状が依存しないという利点を有する。チャンネル領域の境界層は有利に平坦であるため、この境界層はサブストレートの結晶格子に関して限定された配向を有し、それによりゲート誘電体が均質に成長できる。キャパシタ誘電体が作成される面はそれに対して有利に湾曲しており、その結果、前記のキャパシタ誘電体は電界歪みがリーク電流を引き起こすことがある縁部を有していない。トランジスタ並びにキャパシタは特に良好な電気的特性を有することができる。
【００１２】
第１の凹陥部の平面方向の断面は例えば円形又は楕円形である。
【００１３】
実装密度の向上のために、メモリセルの第１の凹陥部と第２の凹陥部とは、第１のメモリセルの第２の凹陥部が第２のメモリセルの第１の凹陥部中に配置されているメモリノードに接するように配置される。これらのメモリセルは相互に直接境界をなしているか又はオーバーラップしている。
【００１４】
プロセスの簡素化のために、、少なくともまず最初にメモリノードが少なくとも第１の凹陥部の第１の側面に向かい合う、第１の凹陥部の第２の側面でもう１つの切欠部の範囲内でサブストレートに接するようにメモリノードを作成する場合が有利である。
【００１５】
例えば第１の凹陥部の作成後に、第１の凹陥部の面を覆うが、この場合に第１の凹陥部を充填しないようにキャパシタ誘電体をほぼコンフォーマルに析出させる。引き続き第１の凹陥部を導電性材料で充填する。導電性材料を下方の高さにまでエッチバックする。引き続きキャパシタ誘電体の露出する部分を除去する。さらに導電性材料を析出させることにより、第１の凹陥部は再び充填される。引き続き導電性材料を、前記の下方の高さの上方にある上方の高さにまでエッチバックする。こうして第１の凹陥部の第１の側面で下方の高さと上方の高さとの間にキャパシタ誘電体の切欠部が生じるだけでなく、第１の凹陥部の第２の側面でもキャパシタ誘電体のもう１つの切欠部が生じる。第１の凹陥部が他の側面で上方の高さと下方の高さとの間でサブストレートに接する場合には、これらの側面でも切欠部が作成される。導電性材料からメモリノードが作成される。
【００１６】
導電性材料は例えばドープされたシリコンである。
【００１７】
メモリノードを作成する他の方法は、キャパシタ誘電体の析出後に第１の凹陥部を導電性材料で充填し、導電性材料を上方の高さにまでエッチバックすることよりなる。引き続き、等方性エッチングによりキャパシタ誘電体の露出する部分並びに上方の高さと下方の高さとの間に配置されているキャパシタ誘電体の部分を除去する。導電性材料の析出及びエッチバックにより、導電性材料とサブストレートとの間の空隙が埋められる。他の導電性材料として特にドープされたアモルファスシリコンが適している。それというのもこのアモルファスシリコンは良好にコンフォーマルに析出し、隣接するサブストレート内に欠陥を生じさせないためである。
【００１８】
下方のソース／ドレイン領域の作成のために熱処理工程が実施され、その際に少なくとも切欠部の領域内でドーパントがメモリノードからサブストレート内へ拡散する。
【００１９】
また、下方のソース／ドレイン領域はサブストレートのドープされた層を構造化することによっても作成される。
【００２０】
第１の導電型にドープされた中央の層は、第１の導電型とは反対の第２の導電型にドープされた２つの層の間に配置されている。これらの層はインサイトゥ（in situ）ドープエピタキシー又は注入により作成することができる。中央の層からチャンネル領域が、他の層から上方のソース／ドレイン領域及び下方のソース／ドレイン領域が作成される。これはトランジスタのチャンネル長さを正確に調節できるという利点を有する、それというのも層の厚さに関するプロセス精度は特にエピタキシーの場合に悪いためである。注入を実施する場合には、凹陥部の作成後に行うこともできる。
【００２１】
リーク電流の減少のために、下方のソース／ドレイン領域の低ドープ部分をドープ層の構造化により作成し、かつ下方のソース／ドレイン領域の高ドープ部分をメモリノードからのドーパントの外方拡散により作成するのが有利である。高ドープ部分がサブストレートともチャンネル領域とも接しないように低ドープ部分が高ドープ部分を取り囲む。このようなＤＲＡＭ−セル装置はソフトなｐｎ接合及び従って弱いリーク電流を示す、それというのも下方のソース／ドレイン領域の低ドープ部分だけがチャンネル領域及びサブストレートに接しているためである。
【００２２】
高ドープ部分はチャンネル領域には接するがサブストレートには接しないか又はサブストレートには接するがチャンネル領域には接しない場合が本発明の範囲内である。
【００２３】
実装密度の向上のために、第１の凹陥部の第２の側面ではメモリノードがサブストレートに接しない場合が有利である。これは、所属するメモリノード間にリーク電流を生じさせずに、相互に隣り合う第１の凹陥部間の間隔を短縮することを可能にする。
【００２４】
このようなメモリノードの作成のために、キャパシタ誘電体の露出する部分の除去の前に第２の側面を覆うマスクを設置することにより他の切欠部の形成を阻止することは本発明の範囲内である。
【００２５】
それに対して、プロセスの簡素化のためには、メモリノードが第１の凹陥部の第２の側面でもサブストレートに接するようにメモリノードをまず最初に作成する場合が有利である。第２の凹陥部はその底部が切欠部の下方の縁部よりも深くにあるように作成される。第２のメモリセルの第１の凹陥部の第２の側面では第２の凹陥部が第２のメモリセルのメモリノードをサブストレートから隔てる。従って他の切欠部を阻止するためのマスクの作成は行わず、その際、同時に高い実装密度が達成される。
【００２６】
第１の凹陥部間の間隔がわずかな場合、外方拡散の際に作成されるドープ領域の合体が行われ、その結果、下方のソース／ドレイン領域は、まず第１のメモリセルの第１の凹陥部から第２のメモリセルの第１の凹陥部へと延びる層の形に作成される。第２の凹陥部の作成により下方のソース／ドレイン領域は、もはや第２のメモリセルの第１の凹陥部に接しなく、それによりもはや第２のメモリセルのメモリノードにも接しないように構造化される。
【００２７】
メモリノードの上方の面が切欠部の範囲内で、例えば切欠部の上方の縁部にあり、かつ、第１の凹陥部内でメモリノード上に絶縁構造体が配置されている場合が有利である。メモリノードは高くにまで達していない、例えばサブストレートの面にまで達していないため、メモリノードと上方のトランジスタのソース／ドレイン領域もしくはチャンネル領域もしくは下方のソース／ドレイン領域との間のキャパシティは回避される。さらに、前記の絶縁構造体は第２のメモリセルのメモリノードと第１のメモリセルの第２の凹陥部との間の界面を減少させることができ、その結果、第１のメモリセルのゲート電極又は第１のメモリセルの第２の凹陥部内に部分的に配置されているワードラインと、第２のメモリセルのメモリノードとの間のキャパシティも減少する。このことは、ゲート電極の作成前に第２の凹陥部にゲート誘電体を設置し、かつ第２の凹陥部中の界面の大部分でその他にキャパシティを減少させる別のより厚い絶縁構造体が配置されていない場合に特に有利である。
【００２８】
第１のメモリセルの第２の凹陥部は第２のメモリセルの第１の凹陥部に関してラテラルにずらされており、その結果第１のメモリセルの第２の凹陥部が部分的に第２のメモリセルの凹陥部内にかつ部分的にサブストレート中に配置されている場合が有利である。この場合、絶縁構造体の幅は少なくとも、第２のメモリセルのトランジスタが第１のメモリセルのゲート電極により及び／又は第１のメモリセルの第２の凹陥部中に部分的に配置されているワードラインによって制御されるのを回避する程度大きい。第２のメモリセルのオーバーラップにより、高い実装密度を有するＤＲＡＭ−セル装置が製造可能である。第１の凹陥部並びに第２の凹陥部はマスクを用いて作成することができ、このマスクはＦの幅を有するだけであり、その際、Ｆは使用された技術において製造可能な最小の構造体サイズである。第１の凹陥部の間隔はＦであることができ、同じメモリセルの第２の凹陥部と第１の凹陥部との間隔はＦより小さいことができる。
【００２９】
このようなＤＲＡＭ−セル装置の作成のために、まず少なくとも第１のメモリセルのチャンネル領域及び下方のソース／ドレイン領域を、第１のメモリセルの第２の凹陥部の作成の前に第１のメモリセルの第１の凹陥部及び第２のメモリセルの第１の凹陥部に接するように作成することができる。キャパシタ誘電体の作成及び導電性材料の析出の後に、第１の凹陥部の第１の側面の上方に配置されかつ第１の凹陥部の第２の側面を覆わないマスクを作成する。このマスクを用いてこの第２の凹陥部を作成し、その際、少なくともサブストレート並びに導電性材料はエッチングされる。この導電性材料は第２の凹陥部により構造化されて、メモリノードが作成される。第２の凹陥部の作成の前に、上方のソース／ドレイン領域が第１のメモリセルの第１の凹陥部と及び第２のメモリセルの第１の凹陥部とに接する場合が本発明の範囲内にある。
【００３０】
第１のメモリセルの第２の凹陥部がサブストレート中に配置されかつ第２のメモリセルの第１の凹陥部の外側に配置され、かつ第２のメモリセルの第１の凹陥部の第２の側面に接する場合に本発明の範囲内にある。このために、第２の凹陥部の作成の際に、第１の凹陥部の第１の側面の上方に配置されたマスクを用いてサブストレートをエッチングする。
【００３１】
この場合、キャパシタ誘電体は仕上がったＤＲＡＭ−セル装置中に他の切欠部も有することができるため、第１のメモリセルの第２の凹陥部は他の切欠部の領域内で第２のメモリセルのメモリノードに接する。
【００３２】
このようなＤＲＡＭ−セル装置の作成のために、まず作成すべき第１の凹陥部を覆うマスクを作成することができる。マスクの側面にスペーサを作成し、サブストレートをマスク及びスペーサに対して選択的にエッチングすることにより、作成すべき第１の凹陥部の間にトレンチを作成する。このトレンチを絶縁材料で充填する。引き続き、材料を析出させ、エッチバックして、材料をマスクの部分の間に配置する。サブストレートを材料に対して選択的にエッチングすることにより、前記のマスクを除去し、第１の凹陥部を作成する。このサブストレートを絶縁材料で覆う。第１のメモリセルの第１の凹陥部の第１の側面に接するサブストレートの一部を露出させる。このサブストレートを等方性にエッチングし、その際、絶縁材料で充填されたトレンチが側面のエッチストップとして機能するため、サブストレート中に第１のメモリセルの第１の凹陥部の第１の側面に接する切欠部が作成される。この切欠部を絶縁材料で充填する。絶縁材料及び絶縁構造体をエッチバックし、材料を析出させ、第２のメモリセルの第１の凹陥部の第２の側面とトレンチとに接するサブストレートの部分が露出するまで平坦化することにより、絶縁材料及び絶縁構造体は部分的に第２の凹陥部のためのマスクにより置き換えられる。前記のマスクを用いて、サブストレートを材料に対して選択的にエッチングすることにより第２の凹陥部を作成する。この方法に関して、相互に隣り合う第１の凹陥部の間の間隔が単にＦである場合に、チャンネル平面に対して垂直方向のサブストレートの面積が正確に調節できることが特に有利である。この面積はトランジスタの閾値電圧を決定する。この面積は、相互に隣り合うスペーサの間にトレンチが作成されるためにスペーサの幅により決定され、かつエッチストップとして機能するトレンチは、第２の凹陥部用のマスクが覆う領域の大きさを決定する。
【００３３】
第１のメモリセルの第２の凹陥部が第２のメモリセルの第１の凹陥部中に配置されかつ第２のメモリセルの第１の凹陥部と第２のメモリセルの第１の凹陥部の第２の側面の一部を共有する場合が本発明の範囲内にある。この場合、チャンネル平面に対して垂直方向のサブストレートの面積は、第１の凹陥部の作成のために使用した第１のマスクにより決定される。
【００３４】
第１の方法でこのようなＤＲＡＭ−セル装置を作成するには、第１の層をサブストレート上に設置し、これを第１の凹陥部に対応して構造化する。絶縁層の作成後に第２の層を設置し、この層が第１の凹陥部の第１の側面の上方に配置されかつこの領域が第１の凹陥部の第１の側面と反対側の第２の側面の上方を覆うように構造化する。この第１の層及び第２の層は第２の凹陥部の作成の際にマスクとして機能し、その際、絶縁層及び導電性材料をエッチングする。第１の層及び第２の層は絶縁構造体に対して選択的にエッチング可能な材料からなる。絶縁構造体がＳｉＯ２からなる場合、第１の層及び第２の層は例えば窒化ケイ素からなることができる。第１の層上に第２の層に対して選択的にエッチング可能な層を作成する場合が有利である。この層上に第２の層を作成する。この層は第２の層の構造化の際にエッチストップとして機能することができるため、第１の層は攻撃されない。
【００３５】
第２の方法でこのようなＤＲＡＭ−セル装置を作成するには、層をサブストレート上に設置し、これを第１の凹陥部に対応して構造化する。第１の凹陥部の第１の側面に接するようにスペーサを作成する。導電性材料を層に対して及びスペーサに対して選択的にエッチングすることにより第２の凹陥部を作成する。このスペーサは絶縁構造体であることができる。またその他に、スペーサは除去され絶縁構造体に置き換えられる。両方の場合に第２の凹陥部の幅はスペーサの厚さにより決定される。
【００３６】
バックグラウンドノイズに基づいてメモリセルの情報を読み出すために必要なキャパシタの最小キャパシティを減少させるために、ＤＲＡＭ−セル装置がいわゆる折り返し型ビットラインを有する場合が有利である。折り返し型ビットラインの場合、情報を読み出すビットラインの信号は、前記ビットラインに隣り合う、バックグラウンドノイズを形成するビットラインの信号と比較される。こうしてバックグラウンドノイズはフィルタすることができる。隣り合うビットラインの信号がバックグラウンドノイズだけからなるようにするために、隣り合うビットラインと接続するメモリセルは、読み出されるメモリセルと接続しているワードラインと接続してはならない。
【００３７】
高い実装密度と同時に折り返し型ビットラインを備えたＤＲＡＭ−セル装置を可能にするために、第２の凹陥部がワードライントレンチの一部であり、前記のワードライントレンチ中に２つの異なるワードラインを配置する場合が有利である。トランジスタのゲート電極はワードラインの一部である。ワードラインの作成のために導電性材料を析出させ、エッチバックして、ワードライントレンチの側面に接するスペーサの形でワードラインを作成できる。この場合のために、前記したように、第２の凹陥部が部分的にサブストレート内に配置されかつ部分的に第１の凹陥部内に配置されている場合が特に有利である。それというのも、第２の凹陥部は高い実装密度と同時に少なくともＦの幅を有することができ、その結果、２つのワードラインは同じワードライントレンチ中に位置するためである。
【００３８】
プロセスの簡素化のためにワードライントレンチ内に１つだけのワードラインが配置されている場合が有利である。この場合、いわゆる開放型ビットラインに相当する。
【００３９】
キャパシタのキャパシタ電極を作成するために、メモリノードの作成の前にドーパントソースを第１の凹陥部中に作成し、前記のドーパントソースから熱処理工程でドーパントをサブストレート内へ拡散させる。キャパシタ電極はサブストレート中のドープ領域であり、かつ第１の凹陥部の少なくとも１部を取り囲む。ドーパントソースは例えばヒ素ガラスが適しており、これは第１の凹陥部の面を覆うが、第１の凹陥部を充填しないように析出させる。引き続き第１の凹陥部をポリマー、例えばフォトレジストで充填し、これを作成すべき下方のソース／ドレイン領域の下方の高さにある高さまでエッチバックする。引き続き露出したヒ素ガラスを除去する。熱処理工程によりヒ素ガラスからヒ素をサブストレート内へ拡散させる。相互に隣り合う第１の凹陥部の間の間隔が十分に小さい場合、相互に隣り合うキャパシタ電極は合体し、共通のキャパシタ電極を形成する。
【００４０】
キャパシタ電極はプラズマ浸漬（Plasmaimmersion）により作成することもできる。この場合、プラズマのイオンがサブストレート内へ拡散する。
【００４１】
共通のキャパシタ電極はサブストレートのドープ層として第１の凹陥部の作成前に作成することもできる。この層は例えばエピタキシーにより又は注入により作成する。
【００４２】
下方のソース／ドレイン領域を、例えばメモリノードからドーパントの外方拡散により作成するか又はサブストレートのドープ層の構造化により作成し、かつワードライントレンチを設置する場合、上方のソース／ドレイン領域、少なくともチャンネル領域の一部及び絶縁構造体をワードラインの方向に沿って２つの絶縁体の間に配置するのが有利である。それにより、第１の凹陥部の第１の側面に接する第１の凹陥部の側面の領域内で、第１のメモリセルのワードライントレンチ中のワードラインが第２のメモリセルのトランジスタを制御することを阻止する。前記の絶縁体は上方のソース／ドレイン領域がワードライントレンチと接することを阻止する。上方のソース／ドレイン領域、チャンネル領域及び下方のソース／ドレイン領域はビットラインの方向に沿って第１の凹陥部と第２の凹陥部との間に配置される。
【００４３】
キャパシタ電極の作成の際にドーパントソースを使用する場合、絶縁体をメモリノードの作成後に作成し、それにより絶縁体はドーパントソースの除去の際に攻撃されないのが有利である。このために第１の凹陥部の作成後に、相互にほぼ平行でかつビットラインに対して平行に延在する絶縁トレンチを作成する。この場合、第１の凹陥部は相互に隣り合う２つの絶縁トレンチにより切り欠かれる。このため、サブストレート並びに第１の凹陥部中の材料、例えば絶縁構造体はエッチングされる。第１の凹陥部を切り欠くことにより、絶縁体と第１の凹陥部との間にサブストレートは残留しないことが保証される。第２のメモリセルのトランジスタはもっぱら第２のメモリセルの第１の凹陥部の第１の側面に接するように配置され、第１のメモリセルの第２の凹陥部のワードラインによっては制御されることはない。この絶縁トレンチは絶縁材料の析出により絶縁体で充填される。引き続き、少なくともサブストレート並びに絶縁体をエッチングすることにより相互にほぼ平行に延在するワードライントレンチを作成する。
【００４４】
絶縁構造体は絶縁体の前、後又はそれと一緒に作成することができる。
【００４５】
実装密度の向上のために、２つの絶縁体の間の間隔がＦである場合が有利である。従って、絶縁体の位置調整の際に不正確であるにもかかわらず、２つの絶縁体は第１の凹陥部を切り欠くことが保証され、２つの絶縁体間の間隔に対して平行方向の第１の凹陥部の寸法はＦよりも大きい。
【００４６】
実装密度を高めるために、まず絶縁体を、引き続き第１の凹陥部を作成するのが有利である。第１の凹陥部と絶縁体との間にサブストレートが配置されていないことを保証するために、第１の凹陥部を有利に絶縁体に接して自己整合的に作成する。このため、マスクのストライプが絶縁トレンチに対して横断する方向で延在するストライプ状のマスクを用いてサブストレートを絶縁体に対して選択的にエッチングする。この場合、絶縁体の間の間隔に対して平行方向の第１の凹陥部の寸法はＦである。キャパシタ電極の作成のために使用されるドーパントソースの除去により絶縁体が攻撃されないようにするために、キャパシタ電極は有利に外方拡散により作成しない。
【００４７】
相互に隣り合うトランジスタの下方のソース／ドレイン領域の間のリーク電流を回避するために、絶縁トレンチの底部を下方のソース／ドレイン領域よりも深くする場合が有利である。それにより、下方のソース／ドレイン領域の２つの側面は絶縁トレンチと境界をなしており、かつ残りの２つの側面は第１の凹陥部もしくは第２の凹陥部と境界をなしている。同様のことが、従ってフローティングボディ（Floating-Body）であるチャンネル領域についても通用する。ゲート電極が第２の凹陥部の側面に接するように有利にチャンネル領域の領域内だけに配置されるため、ワードライントレンチを絶縁トレンチよりも浅くする場合が有利である。
【００４８】
プロセスの簡素化のために、ワードライントレンチ中にそれぞれ１つだけのワードラインが配置されている場合が有利である。
【００４９】
ワードラインはワードライントレンチから突出することもできる。これは、ワードライントレンチの外側に配置されたワードラインの一部が金属から作成することができ、その結果、ワードラインが高い導電性を有するために有利である。さらに、このようなワードラインはＤＲＡＭ−セル装置の周辺素子のトランジスタのゲート電極と一緒に構造化できるため、これはプロセスの簡素化に重要である。このようなワードラインの作成のために、ワードライントレンチの作成後に少なくとも１つの導電性材料、例えばドープされたポリシリコンを析出させ、これをマスクのストライプがワードライントレンチに対してほぼ平行に延在しかつワードラインの少なくとも一部を覆っていないストライプ状のマスクを用いて構造化する。
【００５０】
この場合、サブストレートが構造化の際に攻撃されないようにするために、サブストレート上にエッチストップとして機能する、ゲート電極の作成の際に作成される保護層が設置されている場合が有利である。
【００５１】
ワードラインの導電性を高めるために、導電性材料の構造化の前に高い導電性を有する材料、例えば金属又は金属ケイ化物を導電性材料上に析出させ、引き続き導電性材料と一緒に構造化することができる。
【００５２】
ビットラインがワードラインの上方に延在するようにビットラインを作成する場合、ビットラインとワードラインとの短絡を回避するためにワードラインを隔絶することが有利である。このために、絶縁材料、例えば窒化ケイ素を析出させ、エッチバックして、ワードラインの突出する部分の側面に保護スペーサを作成する。ワードラインの上方でも同様に、ワードラインの導電性材料を構造化する前に絶縁材料を析出させ、導電性材料と一緒に構造化することにより絶縁材料で覆うことができる。ワードライン間のスペースは平坦な表面の作成のために絶縁材料で充填することができる。ビットライン用のコンタクトホールの作成のために、上方のソース／ドレイン領域の上方領域を覆わないマスクを用いて絶縁層を絶縁材料に対して選択的にエッチングする。ワードラインは絶縁材料により隔絶されているために、高い実装密度を有するＤＲＡＭ−セル装置が作成できる。マスクの簡単な脱位置調整によりワードラインとビットラインとの短絡は生じない。コンタクトホール内にコンタクトが作成される。導電性材料を析出させ、マスクのストライプがワードラインに対して横断する方向に延在しかつコンタクトを少なくとも部分的に覆わないストライプ状のマスクを用いて構造化することにより、コンタクト及びビットラインが作成される。
【００５３】
高いアスペクト比、つまり構造体の高さ対幅の比に基づき製造方法の際のトポロジーの問題を回避するために、ワードラインがワードライントレンチより突出しない場合が有利である。例えばワードライントレンチの作成後に、導電性材料、例えばドープされたポリシリコンを析出させて、ワードライントレンチを充填し、引き続きワードライントレンチの外側の導電性材料が除去されるまでエッチバックすることによりワードラインを作成する。
【００５４】
相互に隣り合うメモリセルの、ワードライントレンチに接するメモリノードがワードライントレンチの第１の側面及び第２の側面に交互に接するように第１の凹陥部が配置されている場合が本発明の範囲内である。第１のワードラインがワードライントレンチの第１の側面に接し、かつ第２のワードラインがワードライントレンチの第２の側面に接している場合、ＤＲＡＭ−セル装置は折り返し型ビットラインを有する。第１のワードラインはそれぞれ２番目のメモリセルとだけ接続している。第２のワードラインは残りのメモリセルと接続しているため、相互に隣り合うビットラインと接続しているメモリセルは同じワードラインと接続していない。
【００５５】
第１の凹陥部の作成後に絶縁トレンチを作成する場合、ＤＲＡＭ−セル装置のメモリセルは５〜６Ｆ２の所要スペースを有することができる。
【００５６】
相互に隣り合うメモリセルの、ワードライントレンチに接するメモリノードがワードライントレンチの同じ側面に接するように第１の凹陥部が配置されている場合が本発明の範囲内である。相互に隣り合うワードライン間の間隔及び相互に隣り合うビットライン間の間隔はＦであることができるため、メモリセルあたり有効な所要スペースは４Ｆ２であることができる。
【００５７】
ワードラインとサブストレートとの間のキャパシティを減少させるために、ワードラインとワードライントレンチの底部との間にゲート誘電体よりも厚い絶縁構造体を配置するのが有利である。
【００５８】
ワードラインのためにワードライントレンチは、ワードラインが第２の凹陥部内に配置されている外側への折り返し部を有するように設計されていない場合が本発明の範囲内である。
【００５９】
ワードラインは第１のメモリセルの第２の凹陥部中に及び第２のメモリセルの第２の凹陥部中に配置されている場合が本発明の範囲内である。
【００６０】
サブストレートは単結晶シリコン及び／又はゲルマニウムからなる半導体サブストレートであるのが有利である。サブストレートはＧａＡｓを有することもできる。サブストレートは半導体材料をエピタキシャル成長させた層からなることもできる。
【００６１】
次に本発明を図面を用いて実施例により詳説する。
【００６２】
図面の尺度は正確ではない。
【００６３】
全ての実施例においてＦ＝１５０ｎｍであり、この場合、Ｆは使用された技術において製造可能な最小の構造体サイズである。
【００６４】
第１の実施例において、大部分ｎ型ドープされたシリコンからなる第１のサブストレートを有し、前記のサブストレートは約１μｍの厚さのｐ型ドープ層Ｐを有し、前記の層は約１０１８ｃｍ-３のドーパント濃度を有する（図１参照）。
【００６５】
フォトレジストからなる第１のマスク（図示されていない）を用いて、第１のサブストレートＳ内へ約１０μｍの深さの凹陥部Ｖを作成する。エッチング剤として例えばＨＢｒ＋ＨＦが適している。凹陥部Ｖはそれぞれ２つの向かい合う平らな側面を有する。さらに、前記の凹陥部Ｖは２つの別の向かい合う側面のを有し、これらの側面は湾曲しているため、前記の凹陥部Ｖは縁部又は角部を有していない。
【００６６】
ｙ−軸ｙは第１のサブストレートＳの表面ｆに対して平行でかつ凹陥部Ｖの平らな側面に対して平行に延在している。ｘ−軸ｘはｙ−軸ｙに対して垂直でかつ第１のサブストレートＳの平面ｆに対して平行に延在している。１つの凹陥部の双方の平らな側面間の距離は約１９０ｎｍである。それぞれｘ−軸ｘに沿って相互に隣り合っている凹陥部Ｖにより行が形成される。１つの行の２つの凹陥部Ｖ間の距離は約１８５ｎｍである。ｘ−軸ｘ上のそれぞれ一つおきの行の投影図は相互に合致している。ｘ−軸ｘ上の相互に隣り合う行の投影図は、ｘ−軸ｘ方向に相互にずらされており、第１の行の１つの凹陥部Ｖは第１の行に隣り合う第２の行の相互に隣り合う２つの凹陥部Ｖの間に配置されている。ｙ−軸ｙに関して凹陥部Ｖの湾曲した側面間の距離は約３００ｎｍである。１つの行の１つの凹陥部Ｖと次の次の行の１つの凹陥部Ｖとの間のｙ−軸ｙに対して平行の距離は約４５０ｎｍである（図２ｃ参照）。
【００６７】
フォトレジストからなる第１のマスクを除去する。引き続き、ヒ素ガラスを約５０ｎｍの厚さで析出させて、凹陥部Ｖを充填させることなくヒ素ガラスで凹陥部Ｖの面をカバーする（図示されていない）。引き続き、フォトレジストを約５００ｎｍの厚さで析出させ、第１のサブストレートＳの表面ｆから約１．５μｍ下方にある第１の高さ（図１参照）までエッチバックする。エッチング剤として例えばＯ２−プラズマが適している。引き続きヒ素ガラスの露出部分を例えばＨＦで除去する。フォトレジストを例えばＯ２−プラズマで除去する。熱処理工程によりヒ素ガラスからドーパントをサブストレートＳ内へ拡散させ、ｎ型ドープしたキャパシタ電極Ｅを第１のサブストレートＳ中に作成し、このキャパシタ電極Ｅはｐ型ドープ層Ｐ内に達するまで凹陥部Ｖの一部を取り囲み、かつ約１０１８ｃｍ-３のドーパント濃度を有する（図１参照）。引き続きヒ素ガラスを例えばＨＦで除去する。
【００６８】
キャパシタ誘電体の第１の部分Ｋａの作成のために、まず熱酸化を実施し、引き続き窒化ケイ素を析出させ、かつ部分的に表面酸化させて、キャパシタ誘電体の第１の部分Ｋａを約４ｎｍの厚さのＯＮＯ−層として作成する（図１参照）。
【００６９】
引き続きインサイトゥ（in situ）ｎ型ドープしたポリシリコンを約５００ｎｍの厚さで析出させて、凹陥部Ｖを充填する。化学機械研磨によりポリシリコンを、第１のサブストレートＳの表面ｆが露出するまで平坦化する。引き続きポリシリコンを、第１の高さｈの下方にありかつ第１のサブストレートＳの表面から約２μｍ下方にある第２の高さＨまでエッチバックする（図１参照）。エッチング剤は例えばＣ２Ｆ６＋Ｏ２が適している。
【００７０】
キャパシタ誘電体の第２の部分Ｋｂの作成のためにＴＥＯＳ−法によりＳｉＯ２を約２５ｎｍの厚さで析出させ、例えばＣＨＦ３＋Ｏ２を用いてエッチバックして、凹陥部Ｖの側面にスペーサ状の構造体を作成する。
【００７１】
引き続き、インサイトゥｎ型ドープしたポリシリコンを約５００ｎｍの厚さで析出させ、化学機械研磨によりサブストレートＳの表面ｆが露出するまで平坦化し、かつ第１の高さｈの上方にありかつ第１のサブストレートＳの表面ｆから約４００ｎｍ下方にある上方の高さｏまでエッチバックする。引き続き、ＳｉＯ２からなるスペーサ状の構造体を例えばＨＦを用いて、上方の高さｏから約８０ｎｍ下方にある下方の高さｕまで除去する。下方の高さｕと上方の高さｏとの間のスペーサ状の構造体の除去された部分は、アモルファスシリコンを約２０ｎｍの厚さで析出させ、引き続き３０ｎｍ等方性エッチングすることによりアモルファスｎ型ドープしたシリコンで置き換える（図１参照）。スペーサ状の構造体の残りの部分はキャパシタ誘電体の第２の部分Ｋｂを形成する。キャパシタ誘電体Ｋａ、Ｋｂは下方の高さｕと上方の高さｏとの間の領域内で切欠部を有する。このポリシリコンとアモルファスシリコンとがメモリノードＳｐを形成し、このメモリノードＳｐはそれぞれ凹陥部Ｖ中に配置されておりかつ切欠部においてサブストレートＳに接している。
【００７２】
第１の絶縁構造体Ｉａの作成のためにＴＥＯＳ−法でＳｉＯ２を約２００ｎｍの厚さで析出させ、第１のサブストレートＳの表面ｆが露出するまで例えばＣＨＦ３＋Ｏ２でエッチバックする。この第１の絶縁構造体Ｉａは凹陥部Ｖ中でかつメモリノードＳｐ上に配置される（図２ａ及び２ｂ参照）。
【００７３】
フォトレジストからなるストライプ状の第２のマスク（前記マスクのストライプは約１５０ｎｍの幅であり、相互に約２２５ｎｍの間隔を有し、ｘ−軸ｘに対して平行に延在する）を用いて、絶縁トレンチＧＩを作成する。凹陥部Ｖがそれぞれ相互に隣り合う２本の絶縁トレンチにより切り欠かれる。この場合、サブストレートＳ並びに第１の絶縁構造体Ｉａ、メモリノードＳｐ及びキャパシタ誘電体の第２の部分Ｋｂがエッチングされる。絶縁トレンチＧＩは約８００ｎｍの深さである。エッチング剤として例えばＮＦ３＋Ａｒが適している（図２ｂ及び２ｃ参照）。第２のマスクを除去する。
【００７４】
引き続き、ＳｉＯ２を約２００ｎｍの厚さで析出させ、化学機械研磨によりサブストレートＳの表面ｆが露出するまで平坦化することにより、絶縁トレンチＧＩ内に絶縁体ＩＳを作成する。
【００７５】
ｎ型ドープするイオンを注入することにより、第１のサブストレートＳの露出する部分の表面ｆに接してトランジスタの上方のソース／ドレイン領域ＳＤｏが作成される。熱処理工程により注入されたドーパントを活性化する。上方のソース／ドレイン領域ＳＤｏは約１００ｎｍの深さでありかつ約５×１０２０ｃｍ-３のドーパント濃度を有する。熱処理工程により切欠部の領域内でメモリノードＳｐから第１のサブストレートＳ内へドーパントが拡散して、トランジスタの下方のソース／ドレイン領域ＳＤｕが作成され、前記のトランジスタはそれぞれ２つの凹陥部Ｖの間及び２本の絶縁トレンチＧＩの間に配置されている。
【００７６】
第１の層１の作成のためにＳｉＯ２を約３０ｎｍの厚さで第１のサブストレートＳの表面ｆ上に析出させる。その上に第２の層２の作成のためにポリシリコンを約３０ｎｍの厚さで析出させる。第２の層の上に、マスクのストライプが約２２５ｎｍの幅であり、相互に約１５０ｎｍの間隔を有しかつｙ−軸ｙに対して平行に延在するフォトレジストからなるストライプ状の第３のマスクＭｃを作成する（図３参照）。第３のマスクＭｃのストライプは第１のサブストレートＳを上から見て上方のソース／ドレイン領域ＳＤｏ及び第１の絶縁構造体Ｉａをオーバーラップする（図３ａ参照）。凹陥部Ｖの第１の側面Ｆａの領域内に配置された上方のソース／ドレイン領域ＳＤｏの一部及び第１の絶縁構造体Ｉａの一部を第３のマスクＭｃにより保護する。
【００７７】
第３のマスクＭｃを用いてまず第２の層、第１の層及び引き続き第１のサブストレートＳ、第１の絶縁構造体Ｉａ及びキャパシタ誘電体の第２の部分Ｋｂをエッチングし、並びにメモリノードＳｐ及び絶縁体ＩＳを構造化して、第３のマスクＭｃのストライプ間にワードライントレンチＧＷを作成し、このワードライントレンチの底部は第１のサブストレートＳの表面ｆから約８００ｎｍ下方にある（図４参照）。エッチング剤として例えばＮＦ３＋Ａｒが適している。ワードライントレンチＧＷは、凹陥部Ｖの第１の側面Ｆａに向かい合う第２の側面Ｆｂの範囲内でメモリノードＳｐに接している。ワードライントレンチＧＷの底部はキャパシタ誘電体Ｋａ、Ｋｂの切欠部よりも深く、かつ絶縁トレンチＧＩの底部よりも高い。第３のマスクＭｃを除去する。
【００７８】
ワードライントレンチＧＷの底部を覆う第２の絶縁構造体Ｉｂの作成のために、ＳｉＯ２を約２００ｎｍの厚さで析出させ、約５００ｎｍ深くＣＨＦ３＋Ｏ２でエッチバックする（図４参照）。
【００７９】
熱酸化により約４ｎｍの厚さのゲート誘電体Ｇｄを作成し、これは第２の層２をも覆う。
【００８０】
ワードラインＷの作成のために、インサイトゥｎ型ドープしたポリシリコンを約５０ｎｍの厚さで析出させ、例えばＣ２Ｆ６＋Ｏ２でワードラインＷがスペーサの形で作成されるまでエッチバックし、このスペーサは第１のサブストレートＳの表面ｆから約７０ｎｍ下方に配置されている。エッチバックの際にゲート誘電体Ｇｄは第２の層２を保護する。第１のワードラインＷはワードライントレンチＧＷの第１の側面に接し、第２のワードラインＷはワードライントレンチＧＷの第２の側面に接する。ワードラインＷは特にゲート誘電体Ｇｄ及び第２の絶縁構造体ＩｂによりメモリノードＳｐから隔絶されている。
【００８１】
第１のメモリセルのキャパシタのメモリノードＳｐは、所属する凹陥部Ｖの第１の側面に接するキャパシタ誘電体Ｋａ、Ｋｂの切欠部の範囲内で第１のメモリセルのトランジスタの下方のソース／ドレイン領域ＳＤｕに接している。下方のソース／ドレイン領域ＳＤｕは２つの絶縁トレンチＧＩ、凹陥部Ｖ及び１つのワードライントレンチＧＷが境界をなしている。ワードライントレンチＧＷは第１のメモリセルに隣り合っている第２のメモリセルの凹陥部Ｖにより下方のソース／ドレイン領域ＳＤｕと隔てられている。トランジスタの下方のソース／ドレイン領域ＳＤｕと上方のソース／ドレイン領域ＳＤｏとの間に配置された第１のサブストレートＳの一部はトランジスタのチャンネル領域ＫＡとして利用する（図４参照）。ワードライントレンチＧＷ内に配置されておりかつゲート誘電体Ｇｄによってトランジスタのチャンネル領域ＫＡと隔絶されている一方のワードラインＷの部分はトランジスタのゲート電極として機能する。相互に隣り合うメモリセルのワードライントレンチＧＷに接するメモリノードＳｐはワードライントレンチＧＷの第１の側面と第２の側面とに交互に接している。キャパシタ誘電体Ｋａ、Ｋｂは、所属する凹陥部Ｖの第１の側面Ｆａに接する切欠部を有するだけである。それというのも残りの切欠部は絶縁トレンチＩＧにより及びワードライントレンチＧＷにより重なっているためである。
【００８２】
第３の絶縁構造体Ｉｃの作成のために、ＳｉＯ２を約２００ｎｍの厚さで析出させ、約２００ｎｍ深くエッチバックする（図４参照）。この第３の絶縁構造体ＩｃはワードライントレンチＧＷ内でワードラインＷの間に配置されている。ＳｉＯ２のエッチバックの際に第２の層が第１の層及び絶縁体ＩＳを保護する。
【００８３】
第４の絶縁構造体Ｉｄの作成のために、窒化ケイ素を約１００ｎｍの厚さで析出させ、約１２０ｎｍ深く、例えばＣ２Ｆ６＋Ｏ２を用いて表面ｆから２０ｎｍ下方にエッチバックする。第４の絶縁構造体ＩｄはワードライントレンチＧＷ内に配置され、ワードラインＷを覆う（図５ａ参照）。
【００８４】
第５の絶縁構造体Ｉｅの作成のために、ＳｉＯ２を約２００ｎｍの厚さで析出させ、化学機械研磨により第１のサブストレートＳの表面ｆが露出するまで平坦化する。それにより平坦な面が生じる。第２の層及び第１の層はこの場合除去される。
【００８５】
この平坦な面は、この第４の絶縁構造体をエッチバックの代わりに化学機械研磨することにより第４の絶縁構造体によって形成させることもできる。第５の絶縁構造体Ｉｅは作成しなくてもよい。
【００８６】
絶縁層Ｉの作成のために、ＳｉＯ２を約２５０ｎｍの厚さで析出させる。
【００８７】
一辺が約１５０ｎｍを有しかつ上方のソース／ドレイン領域ＳＤｏとオーバーラップする正方形の領域Ｑを覆わないフォトレジストからなる第４のマスクを用いて、コンタクトホールを絶縁層Ｉ中へエッチングする（図５ｃ参照）。約１００ｎｍの厚さでタングステンを析出させ、絶縁層Ｉが露出するまで化学機械研磨することにより、コンタクトホール中にコンタクトＫを作成する。
【００８８】
引き続き、アルミニウムを約２００ｎｍの厚さで析出させ、マスクのストライプが約２２５ｎｍの幅であり、相互に約１５０ｎｍの間隔を有しかつｘ−軸ｘに対して平行に延在する第５のストライプ状のフォトレジストからなるマスク（図示されていない）を用いて構造化する。それにより、上方のソース／ドレイン領域ＳＤｏと接続するビットラインＢを作成する（図５ａ、５ｂ及び５ｃ参照）。
【００８９】
相互に隣り合うビットラインＢと接続する２つのメモリセルは、同じワードラインＷと接続していない。メモリセルを有するＤＲＡＭ−セル装置は従って折り返し型ビットライン（Folded Bitleitungen）を有する。メモリセル１個あたりの所要スペースは約６．２５Ｆ２であり、その際Ｆ＝１５０ｎｍであり、これは使用した技術において製造可能な最小構造体サイズである。
【００９０】
メモリセルの情報の読み出しのために、所属するワードラインを制御し、所属するキャパシタの電荷により決定される信号を所属するビットラインを介して読み出す。バックグラウンドノイズをフィルタするためにこの信号はビットラインＢに隣り合うビットラインＢの信号と比較される。
【００９１】
情報をメモリセルに記憶させるために所属するワードラインＷを制御し、ビットラインＢに電圧を印加し、前記電圧は記憶すべき情報に応じて例えば０Ｖ又は１．８Ｖである。
【００９２】
第２の実施例において、第１の実施例のサブストレートＳに相当する第２のサブストレート１Ｓを準備する。
【００９３】
第１の実施例と同様に、凹陥部１Ｖ、キャパシタ電極１Ｅ、キャパシタ誘電体１Ｋａ、１Ｋｂ、メモリノード１Ｓｐ、第１の絶縁構造体１Ｉａ、絶縁体（図示されていない）、上方のソース／ドレイン領域１ＳＤｏ、チャンネル領域１ＫＡ、下方のソース／ドレイン領域１ＳＤｕ、第１の層（図示されていない）、第２の層（図示されていない）、ワードライントレンチ１ＧＷ及び第２の絶縁構造体１Ｉｂを作成する（図６参照）。第２の層を除去する。熱酸化によりゲート誘電体１Ｇｄを作成する。
【００９４】
引き続き、インサイトゥｎ型ドープしたポリシリコンを約２００ｎｍの厚さで析出させる。その上に窒化タングステンを約２００ｎｍの厚さで析出させる。その上にタングステンを約１００ｎｍの厚さで析出させる。その上に窒化ケイ素を約１００ｎｍの厚さで析出させる。ワードライントレンチ１ＧＷ上に配置されているストライプ状のフォトレジストマスクを用いて、窒化ケイ素、タングステン、窒化タングステン及びポリシリコンを、第２のサブストレート１Ｓの表面１ｆ上の第１の絶縁構造体１Ｉａが露出するまでエッチングする（図６参照）。それにより、各ワードライントレンチ１ＧＷ内にワードライン１Ｗを作成し、このワードライン１Ｗはワードライントレンチ１ＧＷから突出し、ポリシリコン、窒化タングステン及びタングステンからなる。第３の絶縁構造体１Ｉｃは窒化ケイ素からなり、この絶縁構造体はワードライン１Ｗを覆う。ワードライン１Ｗの作成の際に、第１の層が上方のソース／ドレイン領域１ＳＤｏを保護する。
【００９５】
ワードライン１Ｗの封入のために、窒化ケイ素を約５０ｎｍの厚さで析出させ、エッチバックすることで、第２のサブストレート１Ｓから突出するワードライン１Ｗの部分の側面にスペーサ１Ｃを作成する（図６参照）。
【００９６】
引き続き絶縁層１Ｉ、コンタクト１Ｋ及びビットライン１Ｂを作成する。コンタクト１Ｋのためのコンタクトホールの作成の際に、第３の絶縁構造体１Ｉｃ及びスペーサ１Ｃがワードライン１Ｗを保護する。
【００９７】
それにより作成されたＤＲＡＭ−セル装置は開放型ビットライン（Open Bitleitungen）を有する。
【００９８】
第３の実施例において、第１の実施例の第１のサブストレートＳに相当する第３のサブストレート２Ｓを準備する。
【００９９】
第１の実施例と同様に、凹陥部２Ｖ、キャパシタ電極２Ｅ、キャパシタ誘電体２Ｋａ、２Ｋｂ、メモリノード２Ｓｐ、第１の絶縁構造体２Ｉａ、絶縁体を有する絶縁トレンチ（図示されていない）、上方のソース／ドレイン領域２ＳＤｏ、チャンネル領域２ＫＡ、下方のソース／ドレイン領域２ＳＤｕ、第１の層（図示されていない）第２の層（図示されていない）、ワードライントレンチ２ＧＷ及び第２の絶縁構造体２Ｉｂを作成する。第２の層を除去し、ゲート誘電体２Ｇｄを作成する。
【０１００】
引き続き、インサイトゥｎ型ドープしたポリシリコンを約１００ｎｍの厚さで析出させ、例えばＣ２Ｆ６＋Ｏ２を用いて、各ワードライントレンチ２ＧＷ内に、第３のサブストレート２Ｓの表面２ｆから約７０ｎｍ下方にあるワードライン２Ｗが作成されるまでエッチバックする（図７参照）。
【０１０１】
引き続き、第１の実施例と同様に、窒化ケイ素からなる第４の絶縁構造体２Ｉｄ、ＳｉＯ２からなる第５の絶縁構造体２Ｉｅ、絶縁層２Ｉ、コンタクト２Ｋ及びビットライン２Ｂを作成する（図７参照）。
【０１０２】
それにより作成されたＤＲＡＭ−セル装置は開放型ビットラインを有する。
【０１０３】
第４の実施例において、第１の実施例の第１のサブストレートＳに相当する第４のサブストレート３Ｓを準備する。
【０１０４】
マスクのストライプが約１５０ｎｍの幅であり、相互に約２２５ｎｍの間隔を有し、ｘ−軸ｘに対して平行に延在する、フォトレジストからなるストライプ状の第１のマスクを用いて、約８００ｎｍの深さの絶縁トレンチ３ＧＩを作成する（図８ａ及び８ｂ参照）。エッチング剤として例えばＮＦ３＋Ａｒが適している。
【０１０５】
引き続き第１のマスクを除去する。ＳｉＯ２を約２００ｎｍの厚さで析出させ、第４のサブストレート３Ｓの表面３が露出するまで化学機械研磨により平坦化することにより、この絶縁トレンチ３ＧＩを絶縁体３ＩＳで充填する（図８ａ参照）。
【０１０６】
引き続きフォトレジストからなる第２のマスク３Ｍａを作成する。第２のマスク３Ｍａは歯状に曲がったストライプ（図８ｂ参照）からなるため、第４のサブストレート３Ｓエッチングの際に、絶縁体３ＩＳに対して選択的に絶縁トレンチ３ＧＩ内へ長方形の凹陥部３Ｖを作成し、ｘ−軸ｘに対して平行方向の寸法は約１８０ｎｍであり、ｙ−軸ｙに対して平行方向の寸法は約１５０ｎｍである（図８ａ及び８ｂ参照）。第１の実施例と同様に、ｘ−軸ｘに沿って相互に隣り合う凹陥部３Ｖは列を形成し、各第２の行のｘ−軸上の列の投影図は相互に合致する。１つの行の凹陥部３Ｖの投影図は、隣り合う行の２つの凹陥部の投影図に接している。凹陥部３Ｖは約１０μｍの深さである。エッチング剤として例えばＨＢｒ＋ＨＦが適している。
【０１０７】
引き続き第２のマスク３Ｍａを除去する。
【０１０８】
キャパシタ誘電体３Ｋｂの第２の部分を作成するために、まず窒化ケイ素を約２０ｎｍの厚さで析出させる。その上にフォトレジストを約５００ｎｍの厚さで設置し、例えばＯ２−プラズマで約２μｍ深くエッチバックする。窒化ケイ素の露出する部分は例えばＨ３ＰＯ４で除去する。引き続きフォトレジストを除去して、凹陥部３Ｖの側面は、表面３ｆから約２μｍ下方にある第２の高さＨと、表面３ｆとの間で露出するが、第２の高さＨの下方では窒化ケイ素により覆われている。熱酸化により第２の高さＨと表面３ｆとの間に約２５ｎｍの厚さのキャパシタ誘電体３Ｋｂの第２の部分を作成する。引き続き酸化された窒化ケイ素を除去する。
【０１０９】
凹陥部３Ｖを取り囲むキャパシタ電極３Ｅはプラズマ浸漬（Plasmaimmersion）により作成する。
【０１１０】
第１の実施例と同様に、キャパシタ誘電体の第１の部分３Ｋａ及びメモリノード３Ｓｐを作成し、その際、キャパシタ誘電体の第２の部分３Ｋｂの一部を下方の高さｕから上を除去する（図８ａ参照）。第１の実施例と同様に第１の絶縁構造体、上方のソース／ドレイン領域、チャンネル領域、下方のソース／ドレイン領域、ワードライントレンチ、ゲート誘電体、ワードライン、他の絶縁構造体、絶縁層、コンタクト及びビットラインを作成する（図示されていない）。
【０１１１】
第５の実施例において、第１の実施例の第１のサブストレートＳに相当する第５のサブストレート４Ｓを準備する。第４の実施例と同様に、絶縁トレンチ４ＧＩを作成するが、絶縁トレンチ４ＧＩは約１５０ｎｍの幅であることが異なる（図９ｃ参照）。
【０１１２】
第４の実施例と同様に絶縁トレンチ４ＧＩを絶縁体４ＩＳで充填する。
【０１１３】
引き続き、マスクのストライプが約１５０ｎｍの幅であり、約１５０ｎｍの相互の間隔を有し、ｙ−軸ｙに対して平行に延在するストライプ状のマスク４Ｍａをフォトレジストから作成する（図９ｃ参照）。マスク４Ｍａを用いて第５のサブストレート４Ｓを絶縁体４ＩＳに対して選択的にエッチングして、絶縁トレンチ４ＧＩの間に、一辺の長さが約１５０ｎｍの正方形の水平断面を有する凹陥部４Ｖを作成する。ｘ−軸ｘに沿って相互に隣り合う凹陥部４Ｖは行を形成する。相互に隣り合う行は、ｙ−軸ｙに沿って相互に隣り合うメモリセルが列を形成するように配置される（図９ｃ参照）。
【０１１４】
第４の実施例と同様に、キャパシタ電極４Ｅ、キャパシタ誘電体４Ｋａ、４Ｋｂ及びメモリノード４Ｓｐを作成する。
【０１１５】
引き続き第２の実施例と同様に絶縁構造体４Ｉａ、４Ｉｂ、４Ｉｃ、ワードライントレンチ４ＧＷ、ゲート誘電体４Ｇｄ、ワードライン４Ｗ、スペーサ４Ｃ、絶縁層４Ｉ、コンタクト４Ｋ及びビットライン４Ｂを作成する（図９ａ及び９ｂ参照）。
【０１１６】
それにより作成されたＤＲＡＭ−セル装置は４Ｆ２の所要スペースを有するメモリセルを示す。
【０１１７】
第６の実施例において、約１０１５ｃｍ-３のドーパント濃度を有する単結晶のｎ型ドープしたシリコンからなる第６のサブストレート５Ｓを準備する。ｐ型ドープするイオンを注入することにより、約１０１８ｃｍ-３のドーパント濃度を有する約５００ｎｍの厚さの第１の層ａを作成する。エピタキシャル成長により第１の層ａ上に、約５・１０１８ｃｍ-３のドーパント濃度を有する約２００ｎｍの厚さのｎ型ドープした第２の層ｂを作成する。この第２の層ｂ上にエピタキシャル成長により、約１０１８ｃｍ-３のドーパント濃度を有する約３００ｎｍの厚さのｐ型ドープした第３の層ｃを作成する（図１０ａ参照）。
【０１１８】
引き続き、第１の実施例と同様に、凹陥部５Ｖ、キャパシタ電極５Ｅ、キャパシタ誘電体５Ｋａ、５Ｋｂ、メモリノード５Ｓｐ、第１の絶縁構造体５Ｉａ、絶縁体を有する絶縁トレンチ（図示されていない）、トランジスタの上方のソース／ドレイン領域５ＳＤｏ及びトランジスタのチャンネル領域５ＫＡを作成する。上方のソース／ドレイン領域５ＳＤｏは第３の層ｃの上方部分中に作成する。第３の層ｃの残りの部分はチャンネル領域５ＫＡを形成する。
【０１１９】
熱処理工程によりドーパントはメモリノード５Ｓｐから第２の層ｂ内へ拡散する。この熱処理工程は短時間で第１の実施例での相応する熱処理工程と同様に実施され、異なるメモリノード５Ｓｐのドーパントは相互に出会わない（図１０ｂ参照）。凹陥部５Ｖの第１の側面５Ｆａでは、それにより第２の層ｂ内にトランジスタの下方のソース／ドレイン領域の高ドープ部分５ＳＤｕが作成され、この部分は約１０１９ｃｍ-３のドーパント濃度を有する。第２の層ｂの残りの部分は下方のソース／ドレイン領域の低ドーピング部分を形成する。
【０１２０】
第１の実施例と同様にワードライントレンチ５ＧＷ、第２の絶縁構造体５Ｉｂ、ゲート誘電体５Ｇｄ、ワードライン５Ｗ、第３の絶縁構造体５Ｉｃ、第４の絶縁構造体５Ｉｄ、第５の絶縁構造体５Ｉｅ、絶縁層５Ｉ、コンタクト５Ｋ及びビットライン５Ｂを作成する（図１０ｂ参照）。
【０１２１】
それにより作成されたＤＲＡＭ−セル装置は、第１の実施例のＤＲＡＭ−セル装置と比較してわずかなリーク電流を有する、それというのも下方のソース／ドレイン領域の高ドープ部分５ＳＤｕはチャンネル領域５ＫＡ又は第１の層ａに直接接していないためである。第１の実施例とは反対に、このＤＲＡＭ−セル装置は下方のソース／ドレイン領域の低ドープ部分に基づきソフトなｐｎ接合を有する。
【０１２２】
このトランジスタのチャンネル長は、エピタキシャル成長及び上方のソース／ドレイン領域５ＳＤｏの注入深さにより決定されるため、第１の実施例と比較して正確に調節可能である。それに対して第１の実施例におけるチャンネル長は外方拡散と関連するエッチング深さ及び上方のソース／ドレイン領域ＳＤｏの注入深さにより決定される。
【０１２３】
第７の実施例において、第５の実施例の第５のサブストレート４Ｓに相当する第７のサブストレート６Ｓを準備する。第５の実施例と同様に絶縁トレンチ（図示されていない）を作成し、絶縁体（図示されていない）で充填する。
【０１２４】
窒化ケイ素からなる第１の層Ｎ１の作成のために、窒化ケイ素を約５０ｎｍの厚さで析出させる。第５の実施例と同様に凹陥部６Ｖを作成し、その際、付加的に窒化ケイ素からなる第１の層Ｎ１を構造化する（図１１参照）。
【０１２５】
引き続き窒化ケイ素を約４ｎｍの厚さで析出させる。その上にフォトレジストを約５００ｎｍの厚さで設置し、約２μｍの深さにＯ２−プラズマでエッチバックする。
【０１２６】
例えばＨ３ＰＯ４を用いたエッチングにより約４ｎｍの厚さの窒化ケイ素は除去されて、窒化ケイ素からなる第１の層Ｎ１は維持されるが、フォトレジストの上方にある凹陥部６Ｖの側面の窒化ケイ素は除去される。引き続きフォトレジストを除去する。
【０１２７】
熱酸化により、第１の実施例の第２の高さに相当する高さＨと、第７のサブストレート６Ｓの表面６ｆとの間にキャパシタ誘電体の第２の部分６Ｋｂが生じる。高さＨの下側の窒化ケイ素をこの場合に表面酸化し、キャパシタ誘電体の第１の部分６Ｋａを形成させる（図１１参照）。
【０１２８】
第５の実施例と同様に、キャパシタ電極６Ｅ、メモリノード６Ｓｐ、第１の絶縁構造体６Ｉａ、上方のソース／ドレイン領域６ＳＤｏ、チャンネル領域６ＫＡ及び下方のソース／ドレイン領域６ＳＤｕを作成する（図１１参照）。
【０１２９】
ＴＥＯＳ法において、ＳｉＯ２からなる約１０ｎｍの厚さの層Ｏ′を作成する（図１１参照）。その上に窒化ケイ素からなる約３ｎｍの厚さの第２の層Ｎ２を作成する。
【０１３０】
第１の実施例の第３のマスクＭｃに相当するストライプ状のマスク（図示されていない）を用いて窒化ケイ素からなる第２の層Ｎ２を構造化する。窒化ケイ素からなる第２の層Ｎ２は凹陥部６Ｖの第１の側面６Ｆａの上方の領域を覆う。ＳｉＯ２からなる層Ｏ′はエッチストップとして作用する。引き続きマスクを除去する。
【０１３１】
ＳｉＯ２及びシリコンのエッチングによりワードライントレンチ６ＧＷを作成する。この層Ｏ′はこの場合に構造化される。マスクとして作用する窒化ケイ素からなる第１の層Ｎ１及び窒化ケイ素からなる第２の層Ｎ２に基づき、ワードライントレンチ６ＧＷは約７５ｎｍだけの幅を有する。ワードライントレンチ６ＧＷは凹陥部６Ｖと、第１の側面６Ｆａに向かい合う側の凹陥部６Ｖの第２の側面６Ｆｂの一部を共有している（図１１参照）。チャンネル平面に対して垂直方向のサブストレート６Ｓの拡張はリソグラフィーにより規定され、Ｆ＝１５０ｎｍであり、その際、Ｆは使用された技術において製造可能な最小構造サイズである。
【０１３２】
第５の実施例と同様に、第２の絶縁構造体６Ｉｂ、ゲート誘電体６Ｇｄ、ワードライン６Ｗ及び第３の絶縁構造体６Ｉｃを作成する（図１２参照）。
【０１３３】
ワードライン６Ｗを包囲するスペーサ６Ｃの作成のために、窒化ケイ素を約５０ｎｍの厚さで析出させ、例えばＣ２Ｆ６＋Ｏ２を用いて約５０ｎｍの幅でエッチバックする。この場合、窒化ケイ素からなる第１の層Ｎ１及び窒化ケイ素からなる第２の層Ｎ２の一部が除去される（図１２参照）。
【０１３４】
引き続き第５の実施例と同様に絶縁層６Ｉ、コンタクト６Ｋ及びビットライン６Ｂを作成する（図１２参照）。
【０１３５】
第８の実施例において、第６の実施例の第７のサブストレート６Ｓに相当する第８のサブストレート７Ｓを準備する。
【０１３６】
第７の実施例と同様に、窒化ケイ素からなる層Ｎ１′、凹陥部７Ｖ、キャパシタ電極７Ｅ、キャパシタ誘電体７Ｋａ、７Ｋｂ、メモリノード７Ｓｐ、第１の絶縁構造体７Ｉａ、上方のソース／ドレイン領域７ＳＤｏ、チャンネル領域７ＫＡ、下方のソース／ドレイン領域７ＳＤｕ及び絶縁体を備えた絶縁トレンチ（図示されていない）を作成した（図１３参照）。
【０１３７】
窒化ケイ素からなる層Ｎ１′を用いて凹陥部７Ｖ内の第１の絶縁構造体７Ｉａ並びに絶縁体の一部（図示されていない）を除去して、絶縁トレンチ（図示されていない）を横切る方向でワードライントレンチ７ＧＷが延在し、このワードライントレンチ７ＧＷは凹陥部７Ｖと交差する。このワードライントレンチ７ＧＷは、窒化ケイ素を約５０ｎｍの厚さで析出させ、エッチバックすることによりスペーサ７Ｃにより狭められる（図１４参照）。
【０１３８】
第１の実施例の第３のマスクＭｃに相当するフォトレジストからなるマスクを用いて、凹陥部７Ｖの第１の側面７Ｆａに接するスペーサを除去する（図１４参照）。ワードライントレンチ７ＧＷは従って拡張され、凹陥部７Ｖと第１の側面７Ｆａに向かい合う側の凹陥部７Ｖの第２の側面７Ｆｂの一部を共有する。
【０１３９】
例えばＣ２Ｆ６＋Ｏ２を用いて窒化ケイ素に対して選択的に異方性エッチングすることにより、約４００ｎｍ深くエッチングして、ワードライントレンチ７ＧＷを凹陥し、このワードライントレンチ７ＧＷは第８のサブストレート７Ｓの表面７ｆから約８００ｎｍ下方にまで達する。
【０１４０】
第３の実施例と同様に、第２の絶縁構造体７Ｉｂ、ゲート誘電体７Ｇｄ及びワードライン７Ｗを作成する（図１４参照）。
【０１４１】
ワードライン７Ｗの作成後に窒化ケイ素からなるスペーサ７Ｃ及び層Ｎ１′を除去する。約２００ｎｍの厚さでＳｉＯ２を析出させかつ表面７ｆが露出するまで化学機械研磨することにより、ワードライン７Ｗに接しかつこれを覆う第３の絶縁構造体７Ｉｃを作成する（図１４参照）。
【０１４２】
第７の実施例と同様に、絶縁層７Ｉ、コンタクト７Ｋ及びビットライン７Ｂを作成する（図１５参照）。
【０１４３】
第９の実施例において大部分がｎ型ドープ第９のサブストレート８Ｓを準備し、これは約１．２μｍの厚さのｐ型ドープ層８Ｐを有し、この層は約１０１８ｃｍ-３のドーパント濃度を有する。
【０１４４】
第９のサブストレート８Ｓの表面８ｆ上にＳｉＯ２を約３００ｎｍの厚さで析出させる。ＳｉＯ２からなるマスク８Ｍの作成を第１のフォトレジストマスク（図示されていない）を用いてＳｉＯ２を例えばＣＨＦ３＋Ｏ２を用いて表面８ｆが露出するまで構造化する。マスク８Ｍを上から見た図は第１の実施例の凹陥部Ｖを上から見た図に相当するが、ｘ−軸ｘに沿って相互に隣り合うマスク８Ｍの部分の距離は約１５０ｎｍであることが異なる。１つの行のマスク８Ｍの部分と次の次の行のマスク８Ｍの部分との間のｙ−軸ｙに対して平行方向の距離は約４５０ｎｍである。
【０１４５】
引き続き、第１のフォトレジストマスクを除去する。第１のスペーサ８Ｃ１の作成のために、窒化ケイ素を約７０ｎｍの厚さで析出させ、約１００ｎｍの深さにエッチバックする。第１のスペーサ８Ｃ１はマスク８Ｍの側面に接する。マスク８Ｍの側面の上方部分は露出している（図１６ａ〜１６ｃ参照）。
【０１４６】
第１の絶縁構造体８Ｉａの作成のためにＳｉＯ２を約１０ｎｍの厚さで析出させ、約１０ｎｍの深さで等方性に例えばＨＦを用いてエッチングして、ｘ−軸ｘに沿って相互に隣り合うマスク８Ｍの部分の間のトレンチＧ内に第１の絶縁構造体８Ｉａを作成する（図１７ａ参照）。
【０１４７】
第２の絶縁構造体８Ｉｂの作成のために、窒化ケイ素を約２００ｎｍの厚さで析出させ、例えばＣ２Ｆ６＋Ｏ２を用いて約２００ｎｍの深さにエッチバックする。第２の絶縁構造体８Ｉｂはスペーサ８Ｃ１及び第１の絶縁構造体８Ｉａを覆い、トレンチＧの部分を充填する（図１７ａ及び１７ｂ参照）。
【０１４８】
引き続きマスク８Ｍを例えばＣＨＦ３＋Ｏ２を用いたエッチングにより窒化ケイ素に対して選択的に除去する。例えばＨＢｒ＋ＨＦを用いてシリコンをエッチングすることにより約１０μｍの深さで第１の凹陥部８Ｖを作成する。第２の絶縁構造体８Ｉｂはこの場合マスクとして利用する（図１８ａ及び１８ｂ参照）。
【０１４９】
第１の実施例と同様に、キャパシタ電極８Ｅ、キャパシタ誘電体８Ｋａ、８Ｋｂ及びメモリノード８Ｓｐを作成する（図１８ａ及び１８ｂ参照）。
【０１５０】
第３の絶縁構造体８Ｉｃの作成のためにＳｉＯ２を約２００ｎｍの厚さで析出させ、約５５０ｎｍの深さにエッチバックする。第３の絶縁構造体８Ｉｃは第１の凹陥部８Ｖ内でメモリノード８Ｓｐ上に配置され、第９のサブストレート８Ｓの表面８ｆから約５０ｎｍ下方の高さにまで達する（図１８ａ及び１８ｂ参照）。
【０１５１】
第２のスペーサ８Ｃ２の作成のために、窒化ケイ素を約２０ｎｍの厚さで析出させ、エッチバックする。第２のスペーサ８Ｃ２は第１の凹陥部８Ｖ中に配置される（図１８ａ及び１８ｂ参照）。
【０１５２】
引き続きＳｉＯ２を約２００ｎｍの厚さで析出させ、化学機械研磨により窒化ケイ素と一緒に表面８ｆが露出するまで平坦化することで第３の絶縁構造体８Ｉｃを拡張する（図１８ａ及び１８ｂ参照）。この場合、第１のスペーサ８Ｃ１，第１の絶縁構造体８Ｉａの上方部分、第２のスペーサ８Ｃ２の上方部分及び第２の絶縁構造体８Ｉｂを除去する（図１９ａ及び１９ｂ）。
【０１５３】
第２のフォトレジストマスク（図示されていない）を用いてＮＦ３＋Ａｒを用いるエッチングにより約９００ｎｍの深さに絶縁トレンチ８ＧＩを作成し、この絶縁トレンチ８ＧＩは第１の実施例の絶縁トレンチＧＩと同様に配置されている（図１９ｂ参照）。第１の実施例と同様に絶縁トレンチ８ＧＩ中に絶縁体８ＩＳを作成し、並びに注入もしくは外方拡散によりトランジスタの上方のソース／ドレイン領域８ＳＤｏ及び下方のソース／ドレイン領域８ＳＤｕを作成する（図１９ａ及び１９ｂ参照）。上方のソース／ドレイン領域８ＳＤｏと下方のソース／ドレイン領域８ＳＤｕとの間に配置されているｐ型ドープ層８Ｐの一部はトランジスタのチャンネル領域８ＫＡとして利用される。
【０１５４】
熱酸化により上方のソース／ドレイン領域８ＳＤｏの上に第４の絶縁構造体８Ｉｄを作成する（図１９ａ及び１９ｂ参照）。
【０１５５】
第１の実施例の第３のマスクＭｃに相当する第３のフォトレジストマスク（図示されていない）を用いて窒化ケイ素を例えばＣ２Ｆ６＋Ｏ２を用いてＳｉＯ２に対して選択的にエッチングして、第１の凹陥部８Ｖをの第１の側面８Ｆａに配置された第２のスペーサ８Ｃ２を除去する（図１９ａ参照）。
【０１５６】
引き続きシリコンを窒化ケイ素及びＳｉＯ２に対して選択的に約１００ｎｍの深さに等方性にエッチングして、第９のサブストレート８Ｓ中に切欠部Ａを作成し、この切欠部Ａは第１の凹陥部８Ｖの第１の側面に接している（図１９ａ参照）。第９のサブストレート８Ｓ中の切欠部Ａはｘ−軸ｘに沿って約７０ｎｍの幅である、それというのも第３の絶縁構造体８Ｉｃ及び第１の絶縁構造体８Ｉａがエッチストップとして機能するためである。第９のサブストレート８Ｓ中の相応する切欠部が、凹陥部８Ｖの第１の側面８Ｆａに向かい合う側の凹陥部８Ｖの第２の側面８Ｆｂに接する箇所で形成されることを、残留する第２のスペーサ８Ｃ２と第４の絶縁構造体とによって妨げる。
【０１５７】
引き続き第３のフォトレジストマスクを除去する。約２０ｎｍの深さでＳｉＯ２をエッチングすることにより第４の絶縁構造体８Ｉｄを除去する。残留する第２のスペーサ８Ｃ２は例えばＨ３ＰＯ４を用いて除去する。
【０１５８】
第５の絶縁構造体８Ｉｅの作成のためにＳｉＯ２を約２００ｎｍの厚さで析出させ、表面８ｆが露出するまで化学機械研磨により平坦化する（図２０ａ参照）。第５の絶縁構造体８Ｉｅは第９のサブストレート８Ｓ中の切欠部Ａを充填する。
【０１５９】
ＳｉＯ２をシリコンに対して選択的にエッチバックすることにより、絶縁体８ＩＳ、第１の絶縁構造体８Ｉａ、第３の絶縁構造体８Ｉｃ及び第５の絶縁構造体８Ｉｅを約８０ｎｍの厚さで除去し、窒化ケイ素を約２００ｎｍの厚さで析出させ、表面８ｆが露出するまで化学機械研磨により平坦化することでもう１つのマスク８Ｍ′に置き換える（図２０ａ及び２０ｂ参照）。
【０１６０】
もう１つのマスク８Ｍ′を用いて、シリコンを窒化ケイ素に対して選択的に例えばＣ２Ｆ６＋Ｏ２を用いてエッチングすることにより第１の凹陥部８Ｖの外側に第２の凹陥部８Ｖ′を作成する（図２１ａ及び２１ｂ参照）。この第２の凹陥部８Ｖ′は第１の凹陥部８Ｖの第２の側面８Ｆｂに接している。トランジスタの接合深さは８０ｎｍであり、もう１つのマスク８Ｍ′により決定され、従って最終末端は第１の絶縁構造体８Ｉａにより決定される。他の実施例とは反対に、第１の凹陥部８Ｖの第２の側面８Ｆｂに接するキャパシタ誘電体８Ｋａ、８Ｋｂは、第２の凹陥部８Ｖ′により重ねられていないもう１つの切欠部を有する。
【０１６１】
ＳｉＯ２を約２００ｎｍの厚さで析出させかつ約６００ｎｍの深さにエッチバックすることにより、第２の凹陥部８Ｖ′の底部に第６の絶縁構造体８Ｉｆを作成する（図２１ａ及び２１ｂ参照）。
【０１６２】
窒化ケイ素を例えばＣ２Ｆ６＋Ｏ２を用いたエッチングによりもう１つのマスク８Ｍ′を除去する。
【０１６３】
約４ｎｍの厚さのゲート誘電体８Ｇｄの作成のために熱酸化を実施する（図２１ａ参照）。
【０１６４】
引き続き、インサイトゥｎ型ドープされたポリシリコンを約１００ｎｍの厚さで析出させて、第２の凹陥部８Ｖ′を充填する。その上に窒化タングステンを約２０ｎｍの厚さで析出させる。その上にタングステンを約１００ｎｍの厚さで析出させる。その上に窒化ケイ素を約１００ｎｍの厚さで析出させる。第７の絶縁構造体８Ｉｇにより覆われたワードライン８Ｗの作成のために、第２の実施例からの相応するフォトレジストマスクに一致する、ストライプ状のフォトレジストマスク（図示されていない）を用いて窒化ケイ素、タングステン、窒化タングステン及びポリシリコンを構造化する（図２１ａ及び２１ｂ参照）。
【０１６５】
ワードライン８Ｗの封入のために、窒化ケイ素を約５０ｎｍの厚さで析出し、エッチバックすることにより第３のスペーサ８Ｃ３を作成する。
【０１６６】
第２の実施例と同様に、絶縁層８Ｉ、コンタクト８Ｋ及びビットライン８Ｂを作成する（図２１ａ及び２１ｂ参照）。
【０１６７】
同様に本発明の範囲内にある多様なバリエーションの実施例が考えられる。層、構造体、凹陥部及びマスクの寸法はそれぞれの要求に適合させることができる。同様のことがドーパント濃度及び材料の選択についても通用する。
【０１６８】
ＤＲＡＭ−セル装置が開放型ビットラインを有する場合、まずインサイトゥドープされたポリシリコンを、ワードライントレンチを完全に充填しない厚さで析出させ、引き続き高い導電性を有する材料、例えばタングステンを析出させて、ワードライントレンチを充填することによりワードラインを作成することができる。タングステンとポリシリコンとは一緒に構造化することができかつワードラインを形成する。
【０１６９】
下方のソース／ドレイン領域の作成のためにメモリノードからドーパントを外方拡散する代わりに、下方のソース／ドレイン領域をサブストレートのドープ層の構造化により作成することができる。チャンネル領域及び上方のソース／ドレイン領域が作成されるドープ層並びに他の層はエピタキシャル成長により作成することができる。同様のことがキャパシタ電極にも通用する。
【０１７０】
また、第６の実施例の第１の層ａ、第２の層ｂ及び第３の層ｃは、第６のサブストレート５Ｓから出発して、２００ｎｍ〜４００ｎｍの間の深さで第６のサブストレート５Ｓ中に埋設される層として第２の層ｂが作成されるようなエネルギーを用いてｎ型ドープするイオンの注入を実施することにより作成することができる。第６のサブストレート５Ｓ中へ約１μｍの深さまでイオンを侵入させることができるｐ型ドープするイオンを注入することにより、第１の層ａを第２の層ｂの下側でかつ第２の層の上にある第３の層の下側に作成する。この注入は凹陥部の作成後に実施することもできる。
【０１７１】
９つの実施例の特徴は相互に組み合わせることができる。第４の実施例及び第６の実施例は折り返し型ビットラインではなく、第２の実施例と同様にサブストレートから突出するか、又は第３の実施例と同様にサブストレート中に埋設されている開放型ビットラインを作成するように変更できる。第５の実施例は、ＤＲＡＭ−セル装置が、埋設されたワードラインと共に折り返し型ビットライン又は開放型ビットラインを有するように変更できる。
【図面の簡単な説明】
【図１】  凹陥部、キャパシタ電極、キャパシタ誘電体の第１の部分、キャパシタ誘電体の第２の部分及びメモリノードを作成した後の第１のサブストレートの断面図
【図２ａ】  第１の絶縁構造体、絶縁トレンチ、絶縁体、トランジスタの上方のソース／ドレイン領域及び下方のソース／ドレイン領域を作成した後の図１の断面図
【図２ｂ】  図２ａの断面図に対して垂直方向の第１のサブストレートの断面図
【図２ｃ】  凹陥部及び絶縁トレンチを示す第１のサブストレートの平面図
【図３ａ】  第１の層、第２の層及びフォトレジストからなるマスクを作成し、構造化した後の図２ａの断面図
【図３ｂ】  凹陥部、絶縁トレンチ及びフォトレジストからなるマスクを有する図２ｃの平面図
【図４】  ワード欄にトレンチ、第２の絶縁構造体、ゲート誘電体、ワードライン及び第３の絶縁構造体を作成した後の図３ａの断面図
【図５ａ】  第４の絶縁構造体、第５の絶縁構造体、絶縁層、コンタクト及びビットラインを作成した後の図４の断面図
【図５ｂ】  図５ａのプロセス工程後の図２ｂの断面図
【図５ｃ】  凹陥部、絶縁トレンチ、ワードライントレンチ、コンタクト及びビットラインを示す図３ｂの平面図
【図６】  凹陥部、キャパシタ電極、キャパシタ誘電体、メモリノード、第１の絶縁構造体、絶縁体を有する絶縁トレンチ（図示されていない）、ワードライントレンチ、第２の絶縁構造体、ゲート誘電体、上方のソース／ドレイン領域、チャンネル領域、下方のソース／ドレイン領域、ワードライン、第３の絶縁構造体、スペーサ、絶縁層、コンタクト及びビットラインを作成した後の第２のサブストレートの断面図
【図７】  凹陥部、キャパシタ電極、キャパシタ誘電体、メモリノード、第１の絶縁構造体、絶縁体を有する絶縁トレンチ（図示されていない）、ワードライントレンチ、第２の絶縁構造体、ゲート誘電体、上方のソース／ドレイン領域、チャンネル領域、下方のソース／ドレイン領域、ワードライン、第４の絶縁構造体、第５の絶縁構造体、絶縁層、コンタクト及びビットラインを作成した後の第３のサブストレートの断面図
【図８ａ】  絶縁体を有する絶縁トレンチ、凹陥部、キャパシタ電極及びキャパシタ誘電体を作成し、導電性材料を析出させ、エッチバックした後の第４のサブストレートの断面図
【図８ｂ】  図８ａのプロセス工程後の第４のサブストレートの平面図
【図９ａ】  絶縁体を有する絶縁トレンチ（図示されていない）、凹陥部、キャパシタ電極、キャパシタ誘電体、メモリノード、第１の絶縁構造体、ワードライントレンチ、第２の絶縁構造体、ゲート誘電体、上方のソース／ドレイン領域、チャンネル領域、下方のソース／ドレイン領域、ワードライン、第３の絶縁構造体、スペーサ、絶縁層、コンタクト及びビットラインを作成した後の第５のサブストレートの断面図
【図９ｂ】  図９ａの断面図に対して垂直方向の第５のサブストレートの断面図
【図９ｃ】  絶縁体、第１の凹陥部、ワードライントレンチ、ビットライン及びマスクにより覆われていない領域を示す第５のサブストレートの平面図
【図１０ａ】  第１の層、第２の層及び第３の層を作成した後の第６のサブストレートの断面図
【図１０ｂ】  凹陥部、キャパシタ電極、キャパシタ誘電体、メモリノード、第１の絶縁構造体、絶縁トレンチ（図示されていない）、上方のソース／ドレイン領域、チャンネル領域、下方のソース／ドレイン領域、ワードライントレンチ、第２の絶縁構造体、ゲート誘電体、ワードライン、第３の絶縁構造体、第４の絶縁構造体、第５の絶縁構造体、絶縁層、コンタクト、ビット線を作成した後の図１０ａの断面図
【図１１】  絶縁体を有する絶縁トレンチ（図示されていない）、窒化ケイ素からなる第１の層、凹陥部、キャパシタ誘電体、キャパシタ電極、メモリノード、第１の絶縁構造体、上方のソース／ドレイン領域、チャンネル領域、下方のソース／ドレイン領域、ＳｉＯ２からなる層、窒化ケイ素からなる第２の層、ワードライントレンチ及び第２の絶縁構造体を作成した後の第６のサブストレートの断面図
【図１２】  ゲート誘電体、ワードライン、第３の絶縁構造体、スペーサ、絶縁層、コンタクト及びビットラインを作成した後の図１１の断面図
【図１３】  窒化ケイ素からなる層、凹陥部、キャパシタ電極、キャパシタ誘電体、メモリノード、第１の絶縁構造体、上方のソース／ドレイン領域及び絶縁体を有する絶縁トレンチ（図示されていない）を作成した後の第８のサブストレートの断面図
【図１４】  ワードライントレンチ、スペーサ、第２の絶縁構造体、ゲート誘電体及びワードラインを作成した後の図１３の断面図
【図１５】  第３の絶縁構造体、絶縁層、コンタクト及びビットラインを作成した後の図１４の断面図
【図１６ａ】  マスク、第１のスペーサ及びトレンチを作成した後の層を有する第９のサブストレートの断面図
【図１６ｂ】  図１６ａのプロセス工程後の第９のサブストレートの、図１６ａの断面図に対して垂直方向の断面図
【図１６ｃ】  マスク、第１のスペーサ及びトレンチを示す第９のサブストレートの平面図
【図１７ａ】  第１の絶縁構造体及び第２の絶縁構造体を作成した後の図１６ａの断面図
【図１７ｂ】  図１７ａのプロセス工程後の図１６ｂの断面図
【図１８ａ】  第１の凹陥部、キャパシタ電極、キャパシタ誘電体、メモリノード、第３の絶縁構造体及び第２のスペーサを作成した後の図１７ａの断面図
【図１８ｂ】  図１８ａのプロセス工程後の図１７ｂの断面図
【図１９ａ】  第３の絶縁構造体を拡張し、第１のスペーサ、第１の絶縁構造体の上方部分、第２の絶縁構造体及び第２のスペーサの上方部分を除去し、絶縁体を有する絶縁トレンチ（図１９ｂに図示した）、第４の絶縁構造体、上方のソース／ドレイン領域、チャンネル領域、下方のソース／ドレイン領域及び切欠部を作成した後の図１８ａの断面図
【図１９ｂ】  図１９ａのプロセス工程後の図１８ｂの断面図
【図２０ａ】  第４の絶縁構造体及び第２のスペーサを除去し、第５の絶縁構造体及びもう１つのマスクを作成した後の図１９ａの断面図
【図２０ｂ】  図２０ａのプロセス工程後の図１９ｂの断面図
【図２１ａ】  第２の凹陥部、第６の絶縁構造体、ゲート誘電体、ワードライン、第７の絶縁構造体、第３のスペーサ、絶縁層、コンタクト及びビットラインを作成し、第５の絶縁構造体を除去した後の図２０ａの断面図
【図２１ｂ】  図２１ａのプロセス工程後の図２０ｂの断面図
【符号の説明】
Ｓ  サブストレート、ＳＤｏ  上方のソース／ドレイン領域、  ＫＡ  チャンネル領域、  ＳＤｕ  下方のソース／ドレイン領域、  Ｆａ  第１の側面、  Ｖ  第１の凹陥部、  Ｋａ、Ｋｂ  キャパシタ誘電体、  Ｓｐ  メモリノード、  Ｗ  ワードライン、  Ｂ  ビットライン
【図１】
0003702180.tif 000002
【図２Ａ】
0003702180.tif 000003
【図２Ｂ】
0003702180.tif 000004
【図２Ｃ】
0003702180.tif 000005
【図３Ａ】
0003702180.tif 000006
【図３Ｂ】
0003702180.tif 000007
【図４】
0003702180.tif 000008
【図５Ａ】
0003702180.tif 000009
【図５Ｂ】
0003702180.tif 000010
【図５Ｃ】
0003702180.tif 000011
【図６】
0003702180.tif 000012
【図７】
0003702180.tif 000013
【図８Ａ】
0003702180.tif 000014
【図８Ｂ】
0003702180.tif 000015
【図９Ａ】
0003702180.tif 000016
【図９Ｂ】
0003702180.tif 000017
【図９Ｃ】
0003702180.tif 000018
【図１０Ａ】
0003702180.tif 000019
【図１０Ｂ】
0003702180.tif 000020
【図１１】
0003702180.tif 000021
【図１２】
0003702180.tif 000022
【図１３】
0003702180.tif 000023
【図１４】
0003702180.tif 000024
【図１５】
0003702180.tif 000025
【図１６Ａ】
0003702180.tif 000026
【図１６Ｂ】
0003702180.tif 000027
【図１６Ｃ】
0003702180.tif 000028
【図１７Ａ】
0003702180.tif 000029
【図１７Ｂ】
0003702180.tif 000030
【図１８Ａ】
0003702180.tif 000031
【図１８Ｂ】
0003702180.tif 000032
【図１９Ａ】
0003702180.tif 000033
【図１９ｂ】
0003702180.tif 000034
【図２０Ａ】
0003702180.tif 000035
【図２０Ｂ】
0003702180.tif 000036
【図２１Ａ】
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【図２１Ｂ】
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