(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に第１導電層を形成する工程と、
前記第１導電層に第１コンタクトホールを開孔する工程と、
前記第１コンタクトホールの内壁に、前記第１導電層と同じ半導体からなり、前記第１導電層と異なる濃度の導電性の不純物を含有して、エッチング工程におけるエッチング速度が第１の導電層よりも遅いサイドウォール状の第２導電層を形成する工程と、
前記第２導電層をマスクにして前記絶縁膜に第２コンタクトホールを開孔する工程と、
前記第１導電層と前記第２導電層の上層及び前記第２コンタクトホール内に、前記第１導電層と同じ半導体からなり、前記第１導電層と異なる濃度の導電性の不純物を含有して、エッチング工程におけるエッチング速度が第１の導電層よりも遅い第３導電層を形成する工程と、
前記第１導電層、前記第２導電層及び前記第３導電層をエッチングして前記第１コンタクトホール及び前記第２コンタクトホールの外部の導電層をエッチング除去する工程と
を有する半導体装置の製造方法。
【請求項２】
前記第２導電層をサイドウォール状に形成した後、オーバーエッチングにより第１導電層の表面よりもサイドウォール状の第２導電層の先端部を高く突き出させる
請求項１記載の半導体装置の製造方法。
【請求項３】
前記第１導電層よりも低い濃度のｎ型不純物を前記第２導電層及び前記第３導電層に含有させる
請求項１記載の半導体装置の製造方法。
【請求項４】
前記第１導電層よりも高い濃度のｐ型不純物を前記第２導電層及び前記第３導電層に含有させる
請求項１記載の半導体装置の製造方法。
【請求項５】
前記第２導電層と前記第３導電層とを同じ速さのエッチング速度を有する材料で形成する
請求項１記載の半導体装置の製造方法。
【請求項６】
前記第２導電層と前記第３導電層とに同じ濃度の導電性の不純物を含有させる
請求項１記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に関し、特に微細なコンタクトを有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
近年のＶＬＳＩ等に見られるように半導体装置の高集積化及び高性能化が進展するに伴い、半導体装置の微細加工が必須の条件となってきている。半導体装置を微細に加工するために、例えばトランジスタのゲート電極のゲート幅やＤＲＡＭなどでのキャパシタの占有面積を狭める一方で、配線部も同様に微細に加工することが必要になってきている。
【０００３】
その中でも、コンタクトホール工程の位置合わせのためのマスク上の設計余裕を不要にできる自己整合コンタクト技術が注目され、特に０．２５μｍルール以降の世代で活発化してきているが、自己整合コンタクトをを実用化するには、薄いＳｉ3 Ｎ4 上でエッチングを停止させるような難度の高いエッチング技術をクリアすることが必要であるなど、まだ課題が多いと言わざるを得ない。そこで、従来から知られているようなコンタクトホールを開孔するためのマスクとなる層をコンタクトホール内壁にサイドウォール状に形成し、コンタクトホールの径を狭めて開孔する方法が試みられている。
【０００４】
以下に、上記のコンタクトホールの径を狭めて開孔する方法について図面を参照して説明する。
【０００５】
図４（ｇ）は上記の製造方法により製造した半導体装置の断面図である。半導体基板１０上に図示しないトランジスタや拡散層などの半導体素子があり、その半導体基板１０の上層を絶縁膜２０が被覆している。絶縁膜２０には半導体基板１０に達するコンタクトホールが開孔されており、コンタクトホール内にサイドウォール状の第２導電層３１ａ及び第３導電層３２からなる埋め込み配線層３３が埋め込まれている。
【０００６】
以下に、上記の半導体装置の製造方法について説明する。まず、図３（ａ）に示すように、シリコン半導体基板１０上に、図示しないトランジスタや拡散層などの半導体素子を形成した後、これらの素子を被覆して例えば酸化シリコンを常圧ＣＶＤなど法によって堆積し、リフローあるいはエッチバックなどにより平坦化して絶縁膜２０を形成する。その上層に、例えばポリシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させて第１導電層３０を形成する。第１導電層の上層にレジスト膜Ｒを例えば径０．３２μｍにパターニングする。
【０００７】
次に、図３（ｂ）に示すように、レジストＲをマスクにしてＲＩＥ（反応性イオンエッチング）などのエッチングを行い、第１導電層３０を貫通し、絶縁膜２０の上方にまで開孔する第１コンタクトホールＣＨ１を開孔する。
【０００８】
次に、図３（ｃ）に示すように、例えばポリシリコンを減圧ＣＶＤ法にて第１導電層３０及び第１コンタクトホールＣＨ１内を全面に被覆して１００ｎｍ堆積し、第２導電層３１を形成する。
【０００９】
次に、図３（ｄ）に示すように、ＲＩＥなどのエッチングを行い、第１コンタクトホールの側壁部を残すように第２導電層３１をエッチングして、サイドウォール状の第２導電層３１ａを形成する。
【００１０】
次に、図４（ｅ）に示すように、例えばＥＣＲタイプのプラズマエッチング装置にて、絶縁膜２０を貫通して半導体基板１０を露出させる第２コンタクトホールＣＨ２を開孔する。この時の第２コンタクトホールＣＨ２の開孔径は例えば０．１μｍ程度であり、サイドウォール状の第２導電層３１ａの形成でエッチングマスクの径を狭めたことにより、微細なコンタクトホールを形成できる。
【００１１】
次に、図４（ｆ）に示すように、例えばポリシリコンを減圧ＣＶＤ法により第２コンタクトホールＣＨ２内を埋め込み、第１導電層３０及びサイドウォール状の第２導電層３１ａを被覆して全面に３００ｎｍ堆積し、第３導電層３２を形成する。
【００１２】
次に、図４（ｇ）に示すように、例えばＲＩＥなどのエッチングにより全面にエッチバックを行い、コンタクトホールの外部の導電層を除去して、第２コンタクトホールＣＨ２内にサイドウォール状の第２導電層３１ａ及び第３導電層３２からなる埋め込み配線層３３を形成する。以上の工程において、第１導電層３０、第２導電層３１、第３導電層３２に用いるポリシリコンは、例えばｎ型の不純物を含有させて導電性を付与している。
【００１３】
上記の方法によれば、前述の自己整合コンタクトと異なり、対Ｓｉ3 Ｎ4 高選択比条件等の新規プロセスなどは不要で、マイクロローディング効果を注意深くクリアしていくという従来からのアプローチを適用することで、０．１μｍφ程度の極微細・高アスペクト比のコンタクトホールの開孔を達成することができる。
【００１４】
【発明が解決しようとする課題】
しかしながら、この技術を用いてコンタクトホールの埋め込み配線層を形成する場合、図４（ｇ）に示すように、埋め込み配線層３３のエッチバックにおいてプラグロスが大きくなってしまい、上層の平坦化やスタックコンタクトを形成する際に悪影響を与え、配線の信頼性を大きく低下させるという問題がある。このプラグロスを抑制するためにオーバーエッチング量を小さくすると、エッチングの均一性の問題からコンタクトホール開孔部以外の部分にも短絡の原因となるような導電層材料が残されてしまうという問題が生じる。
【００１５】
エッチング方法としては、プラズマの発光を観察することなどによりエッチングの終点を確認する方法があるが、上記の埋め込み配線層のエッチバックの場合にはプラグロスの抑制に効果がほとんど得られず、上記の問題は依然解決できていない。
【００１６】
本発明は上記の問題点を鑑みてなされたものであり、従って、本発明の目的は、コンタクトホール内壁にサイドウォールを形成し、コンタクトホールの径を狭めて開孔して埋め込み配線層を形成する方法を用い、プラグロスが抑制され、また、コンタクトホール開孔部以外の部分に短絡の原因となるような導電層材料が残されていない埋め込み配線層を有する半導体装置の製造方法を提供することである。
【００１７】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置の製造方法は、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に第１導電層を形成する工程と、前記第１導電層に第１コンタクトホールを開孔する工程と、前記第１コンタクトホールの内壁に、前記第１導電層と同じ半導体からなり、前記第１導電層と異なる濃度の導電性の不純物を含有して、エッチング工程におけるエッチング速度が第１の導電層よりも遅いサイドウォール状の第２導電層を形成する工程と、前記第２導電層をマスクにして前記絶縁膜に第２コンタクトホールを開孔する工程と、前記第１導電層と前記第２導電層の上層及び前記第２コンタクトホール内に、前記第１導電層と同じ半導体からなり、前記第１導電層と異なる濃度の導電性の不純物を含有して、エッチング工程におけるエッチング速度が第１の導電層よりも遅い第３導電層を形成する工程と、前記第１導電層、前記第２導電層及び前記第３導電層をエッチングして前記第１コンタクトホール及び前記第２コンタクトホールの外部の導電層をエッチング除去する工程とを有する。
【００１８】
上記の半導体装置の製造方法は、コンタクトホールの外部にある第１導電層がコンタクトホールを埋め込んでいる第２導電層及び第３導電層よりもエッチング速度が速いので、コンタクトホールの外部の導電層を除去するエッチバックの際に、コンタクトホールの上部の領域は第２導電層と第３導電層しかないのでエッチング速度が遅く、コンタクトホールの外部の領域が先にエッチング除去された時点でもまだ残っている。従って、コンタクトホール開孔部以外の部分に短絡の原因となるような導電層材料を残さないように十分オーバーエッチングを行っても、プラグロスを悪化させることがない。
【００１９】
また、第２導電層をサイドウォール状に成形する際にオーバーエッチングを行うことが可能であり、これにより、第２導電層が第１導電層よりもエッチング速度が遅いためにサイドウォール状の第２導電層の先端部分が第１導電層の表面よりも高く突き出た形状とすることができ、その後の第３導電層の堆積工程において、コンタクトホールの上方領域に凸に突き出た形状に堆積させることが可能となる。コンタクトホールの上方領域の膜厚が厚いので、その後のエッチングではコンタクトホールの上方部分が残されるようにエッチングされていき、プラグロスをさらに抑制することが可能となる。
【００２０】
上記の半導体装置の製造方法は、好適には、前記第２導電層をサイドウォール状に形成した後、オーバーエッチングにより第１導電層の表面よりもサイドウォール状の第２導電層の先端部を高く突き出させる。これにより、第３導電層の堆積工程において、コンタクトホールの上方領域に凸に突き出た形状に堆積させることが可能となり、プラグロスを抑制することが可能となる。
【００２１】
上記の半導体装置の製造方法は、好適には、前記第１導電層よりも低い濃度のｎ型不純物を前記第２導電層及び前記第３導電層に含有させる、あるいは、前記第１導電層よりも高い濃度のｐ型不純物を前記第２導電層及び前記第３導電層に含有させる。
【００２２】
ポリシリコンなどの半導体に不純物を導入して導電性を付与し、導電体として配線に利用することは一般的に行われているが、そのときの導電体中の不純物の濃度を変えることにより、エッチング速度も変えることができる。例えば、ポリシリコンにｎ型不純物（例えば、Ｐ）を導入したとき、ポリシリコン中の濃度が高いほどエッチング速度が速くなる。逆にポリシリコンにｐ型不純物（例えば、ＢＦ2 ）を導入したときには、ポリシリコン中の濃度が高いほどエッチング速度が遅くなる。
【００２３】
上記の半導体装置の製造方法は、好適には、前記第２導電層と前記第３導電層とを同じ速さのエッチングレートを有する材料で形成し、さらに好適には、前記第２導電層と前記第３導電層とに同じ濃度の導電性の不純物を含有させる。第２導電層と第３導電層を同じエッチングレートを有する材料とすることで、コンタクトホールの埋め込み配線層の形成のエッチバックの際に、埋め込み配線層の中央部分がえぐれてしまったり、肩の部分が落ちてしまったりすることを防ぐことが可能となる。同じエッチングレートとするためには、同じ濃度の導電性の不純物を含有させることで実現できる。
【００２４】
【発明の実施の形態】
以下に、本発明の実施の形態について、図面を参照して説明する。
本実施形態半導体装置の製造方法により製造した半導体装置の断面図を図２（ｇ）に示す。半導体基板１０上に図示しないトランジスタや拡散層などの半導体素子があり、その半導体基板１０の上層を絶縁膜２０が被覆している。絶縁膜２０には半導体基板１０に達するコンタクトホールが開孔されており、コンタクトホール内にサイドウォール状の第２導電層３１ａ及び第３導電層３２からなる埋め込み配線層３３が埋め込まれている。
【００２５】
かかる半導体装置は、コンタクトホール内に形成された埋め込み配線層のプラグロスが抑制され、コンタクトホールの開孔部以外の部分に導電層材料が残されていない、配線の信頼性を確保した微細なコンタクトホールを有する半導体装置である。
【００２６】
以下に、上記の本実施例の半導体装置の製造方法について説明する。まず、図１（ａ）に示すように、シリコン半導体基板１０上に、図示しないトランジスタや拡散層などの半導体素子を形成した後、これらの素子を被覆して例えば酸化シリコンを常圧ＣＶＤなど法によって堆積し、リフローあるいはエッチバックなどにより平坦化して絶縁膜２０を形成した。その上層に、例えばポリシリコンを減圧ＣＶＤ法で３００ｎｍ堆積させて第１導電層３０を形成した。ここで、第１導電層３０用のポリシリコンとしては、ｎ型不純物を含有させて導電性を付与した。第１導電層の上層にレジスト膜Ｒを例えば径０．３２μｍにパターニングした。
【００２７】
次に、図１（ｂ）に示すように、レジストＲをマスクにしてＲＩＥ（反応性イオンエッチング）などのエッチングを行い、第１導電層３０を貫通し、絶縁膜２０の上方にまで開孔する第１コンタクトホールＣＨ１を開孔した。
【００２８】
次に、図１（ｃ）に示すように、例えばポリシリコンを減圧ＣＶＤ法にて第１導電層３０及び第１コンタクトホールＣＨ１内を全面に被覆して１００ｎｍ堆積し、第２導電層３１を形成した。ここで、第２導電層３１用のポリシリコンとしては、第１導電層３０のポリシリコンよりもｎ型不純物の濃度を低く設定した。これにより、第２導電層３１は第１導電層３０よりもエッチングレートが小さくできる。
【００２９】
次に、図１（ｄ）に示すように、ＲＩＥなどのエッチングを行い、第１コンタクトホールの側壁部を残すように第１で導電層３０及び第２導電層３１をエッチングして、サイドウォール状の第２導電層３１ａを形成した。このとき、第１導電層３０は第２導電層３１よりもエッチングレートが大きいので、第２導電層３１がサイドウォール状に成形されたのちにオーバーエッチングを施すことにより、第１導電層３０がエッチングされてその表面が下がり、結果としてサイドウォール状の第２導電層３１ａの先端部が突起状に突き出した形状となった。
【００３０】
次に、図２（ｅ）に示すように、例えばＥＣＲタイプのプラズマエッチング装置にて、絶縁膜２０を貫通して半導体基板１０を露出させる第２コンタクトホールＣＨ２を開孔した。この時の第２コンタクトホールＣＨ２の開孔径は０．１μｍ程度であり、サイドウォール状の第２導電層３１ａの形成でエッチングマスクの径を狭めたことにより、微細なコンタクトホールを形成できた。
【００３１】
次に、図２（ｆ）に示すように、例えばポリシリコンを減圧ＣＶＤ法により第２コンタクトホールＣＨ２内を埋め込み、第１導電層３０及びサイドウォール状の第２導電層３１ａを被覆して全面に３００ｎｍ堆積し、第３導電層３２を形成した。このとき、サイドウォール状の第２導電層３１ａの先端部分が第１導電層３０の表面よりも高く突き出た形状となっていることから、第３導電層３２はコンタクトホールの上方領域に凸に突き出た形状となって堆積した。ここで、第３導電層３２の用のポリシリコンとしては、第１導電層３０のポリシリコンよりもｎ型不純物の濃度を低く設定した第２導電層３１のポリシリコンと同じものを使用した。これにより、第３導電層３２は第１導電層３０よりもエッチングレートが小さくできる。
【００３２】
次に、図２（ｇ）に示すように、例えばＲＩＥなどのエッチングにより全面にエッチバックを行い、コンタクトホールの外部の導電層は除去して、第２コンタクトホールＣＨ２内にサイドウォール状の第２導電層３１ａ及び第３導電層３２からなる埋め込み配線層３３を形成した。ここで、第１導電層３０はサイドウォール状の第２導電層３１ａ及び第３導電層３２よりもエッチングレートが大きく、さらにコンタクトホール上方で膜厚が厚くなる凸の形状となっていることから、コンタクトホール開孔部以外の部分である第１導電層３０は全てエッチング除去され、短絡の原因となるような導電層材料のエッチング残りがなくなるように十分オーバーエッチを行ってもコンタクトホール開孔部の上方部分が残されるようにエッチングされていき、プラグロスは抑制されている。また、ＲＩＥなどのエッチングの特性から、コンタクトホールの上方に凸に突き出た第３導電層３２の肩の部分や、サイドウォール状の第２導電層３１ａの突起状の先端部はエッチングされやすいので、形成された埋め込み配線層３３はプラグロスが抑制されたものとなった。
【００３３】
以上で、図２（ｇ）に示すように、プラグロスが抑制され、さらにコンタクトホール開孔部以外の部分に導電層材料が残されていない、配線の信頼性を確保した微細なコンタクトホールを形成することができた。
【００３４】
本発明は、ＭＯＳトランジスタの半導体装置や、バイポーラ系の半導体装置、あるいはＡ／Ｄコンバータなど、コンタクトホールを有する半導体装置であればなんでも適用できる。装置の微細化、縮小化が進められた半導体装置に、微細で信頼性の高いコンタクトによる接合を提供することができる。
【００３５】
本発明は、上記の実施の形態に限定されない。例えば、第１コンタクトホールの開孔工程において、第１導電層３０を貫通し、絶縁膜２０の上方にまでエッチングして開孔部を設けているが、第１コンタクトホールは第１導電層３０を貫通させて絶縁膜２０の表面を露出させたところで止めてもよく、また、第１導電層３０を貫通する前に止めてもよい。導電層に含有させる不純物としては、ｎ型ではなく、ｐ型でもよい。但し、その場合にはｐ型不純物濃度を高く含有させたほうがエッチングレートが小さくなる。また、第１〜第３導電層はそれぞれ多層構成としてもよい。その他、本発明の要旨を逸脱しない範囲で種々の変更を行うことができる。
【００３６】
【発明の効果】
本発明によれば、コンタクトホール内壁にサイドウォールを形成し、コンタクトホールの径を狭めて開孔して埋め込み配線層を形成する方法を用い、プラグロスが抑制され、また、コンタクトホール開孔部以外の部分に短絡の原因となるような導電層材料が残されていない埋め込み配線層を有する半導体装置を製造することができる。
【図面の簡単な説明】
【図１】図１は本発明の半導体装置の製造方法の製造工程を示す断面図であり、（ａ）レジスト膜形成工程まで、（ｂ）は第１コンタクトホールの開孔工程まで、（ｃ）は第２導電層の形成工程まで、（ｄ）はサイドウォール状の第２導電層の形成工程までを示す。
【図２】図２は図１の続きの工程を示し、（ｅ）は第２コンタクトホールの開孔工程まで、（ｆ）は第３導電層の形成工程まで、（ｇ）は埋め込み配線層のエッチング工程まで示す。
【図３】図３は従来例の半導体装置の製造方法の製造工程を示す断面図であり、（ａ）レジスト膜形成工程まで、（ｂ）は第１コンタクトホールの開孔工程まで、（ｃ）は第２導電層の形成工程まで、（ｄ）はサイドウォール状の第２導電層の形成工程までを示す。
【図４】図４は図３の続きの工程を示し、（ｅ）は第２コンタクトホールの開孔工程まで、（ｆ）は第３導電層の形成工程まで、（ｇ）は埋め込み配線層のエッチング工程まで示す。
【符号の説明】
１０…半導体基板、２０……絶縁膜、３０…第１導電層、３１、３１ａ…第２導電層、３２…第３導電層、３３…埋め込み配線層、Ｒ…レジスト、ＣＨ１、ＣＨ２…コンタクトホール
【図１】
0003716523.tif 000002
【図２】
0003716523.tif 000003
【図３】
0003716523.tif 000004
【図４】
0003716523.tif 000005