(57)【特許請求の範囲】
【請求項１】
相互に交差させて配線された複数の水平ライン及び複数の垂直ラインと、
この複数の水平ライン及び複数の垂直ラインの各交差部で、水平ラインと垂直ラインとに接続された複数の電子放出素子と、
この複数の電子放出素子の配列面に対して、所定間隔を置いて対向して配置された加速電圧印加用のスクリーンと、
前記複数の水平ラインを順次選択する走査手段と、
この走査手段で選択された前記水平ラインに接続されている前記電子放出素子に、前記垂直ラインを介して電圧パルスを印加する電圧パルス印加手段とを備えた電子ビーム発生装置において、
前記電圧パルス印加手段は、
入力データ値を複数の異なる領域で識別し、各領域毎に変換データ値を得るデータ変換手段と、
このデータ変換手段から得られた変換データ値に応じて前記電圧パルスの振幅を変化させるとともに、前記変換データ値に応じてクロックの数をカウントすることにより前記電圧パルスのパルス幅を、予め設定された所定時間を最大パルス幅として変化させる変調手段と、
前記所定時間でカウントされる前記カウンタの最大カウント値をレジスタに保持できるようにし、前記変調手段によって変化される前記電圧パルスの最大パルス幅を前記所定時間から変えることなく前記クロック周波数を可変することにより、階調の分解能を変更設定する設定手段と、
を具備してなることを特徴とする電子ビーム発生装置。
【請求項２】
前記データ変換手段は、
入力データ値を複数の異なる領域で識別した各領域毎に異なる第１のデータ部と、各領域で共通する値となる第２のデータ部分とを含む変換データを得ることを特徴とする請求項１記載の電子ビーム発生装置。
【請求項３】
前記変調手段は、
前記データ変換手段から得られた変換データ値を１水平期間分保持する保持手段と、
一定周期のクロックを水平周期で循環的に計数するカウンタと、
このカウンタのカウント値と前記保持手段に保持された変換データの第２のデータ部分とを比較する第１の比較手段と、
この第１の比較手段の比較結果に基づいてパルス幅が決定され、前記保持手段に保持された変換データの第１のデータ部分に基づいて振幅レベルが決定される電圧パルスを生成する生成手段とを具備してなることを特徴とする請求項２記載の電子ビーム発生装置。
【請求項４】
前記変調手段は、
前記設定手段に設定されたパルス幅の最大値と前記カウンタのカウント値とを比較する第２の比較手段と、
この第２の比較手段の比較結果と前記第１の比較手段の比較結果との論理和をとって前記生成手段に導く演算手段とを具備してなることを特徴とする請求項３記載の電子ビーム発生装置。
【請求項５】
前記変調手段は、
前記第１の比較手段の比較結果を反転する反転手段と、
この反転手段の出力を、前記保持手段に保持された変換データの第１のデータ部分から減算して前記生成手段に導く減算手段とを具備してなることを特徴とする請求項３記載の電子ビーム発生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、例えばＦＥＤ（Field Emission Display）パネル等の画像形成装置に用いられる電子ビーム発生装置に関する。より詳しくは、例えば複数の表面伝導型電子放出素子をマトリックス状に配列した画像形成装置において、電力消費を安定化させることができる電子ビーム発生装置に関するものである。
【０００２】
【従来の技術】
周知のように、２つの素子電極間に電圧を印加することにより、電子放出部から電子ビームを放出する素子が開発されている。この素子は、表面伝導型電子放出素子と称され、製造方法、動作原理等は、特開平９−２９７５５６号公報、特開平９−２３０８１９号公報、特開平９−２３０８２０号公報等に開示されている。この表面伝導型電子放出素子は、単に、電子放出素子、電子源、電子放出源、電子ビーム発生素子等と称される場合もある。
【０００３】
上記の表面伝導型電子放出素子から放出された電子ビームが、蛍光体をコーティングしたスクリーンに照射されることにより、蛍光物質を発光させることができる。したがって、多数の電子放出素子を基板上にマトリックス状に配列し、この配列体をスクリーンに対向させ、個々の電子放出素子を画像信号のサンプリング信号により駆動することで、スクリーン上に画像イメージを形成することができる。
【０００４】
ここで、輝度の強さは、電子放出素子に供給される一定レベルの電圧の時間長で決まる。ただし、個々の電子放出素子に供給される一定レベルの電圧の時間長は、０〜１水平期間内である。電圧印加時間が０のときは、電子放出素子からの電子ビームは得られない。このことは、輝度レベルが最小である。逆に、電圧印加時間がほぼ１水平期間のときは、輝度レベルが最大となる。
【０００５】
上記の原理を利用して、画像表示用のディスプレイを構成することができる。すなわち、基板上に複数の電子放出素子が、複数のロー（または水平）ラインと複数のカラム（または垂直）ラインとのクロス部にそれぞれ配置された、マトリックス配列基板が用意される。そして、このマトリックス配列基板をスクリーンに対向させる。各電子放出素子の一方の電極端子は、対応する水平ラインに接続され、他方の電極端子は対応する垂直ラインに接続される。
【０００６】
次に、マトリックス配列された電子放出素子を制御するために、水平方向ドライブ、垂直方向ドライブが設けられる。水平方向ドライブは、１水平ライン分の画像データを１水平期間毎に複数の垂直ラインに向けて同時に出力する。この画像データは、データ値に応じてパルス幅変調されて対応する垂直ラインに与えられる。
【０００７】
垂直方向ドライブは、複数の水平ラインを垂直方向に１ラインづつ、１水平期間毎に選択し駆動する。これにより、１水平ライン単位でスクリーンがスキャンされることになる。このドライブ方式は、液晶表示装置のドライブ方式に類似している。
【０００８】
上記のパルス幅変調による変調波は、電子放出素子に一定電圧Vrefを印加する時間長を決めるものであり、この時間長が階調表現を実現することになる。
【０００９】
【発明が解決しようとする課題】
ここで、ある１つの水平ラインに接続されている１ライン分の数の電子放出素子の１ライン期間における駆動状態に着目する。通常、映像信号には、絵柄を構成するために、１水平ライン上の輝度レベルを見た場合、最小レベルから最大レベル内の異なる輝度レベルが種々存在する。つまり、各電子放出素子に印加される一定電圧の印加期間として種々の期間が存在する。一定電圧が印加されない素子があったり、印加される素子があったりする。また、一定電圧が、複数の電子放出素子に印加されても、それぞれの電子放出素子により電圧印加の終了時間が異なる場合がある。
【００１０】
しかしながら、絵柄の内容によっては、１ライン分の全ての電子放出素子に対して、同時に一定電圧が印加される場合もある。このように、１ライン分の全ての電子放出素子に同時に一定電圧が印加された場合、以下の問題が生じる。
【００１１】
上記のような場合、１ライン分の全ての電子放出素子が電流を消費する。この結果、垂直方向ドライブに流れる電流は、極めて大きな電流量となる。例えば、１つの電子放出素子に流れる電流が０．３mＡで、１ライン分の電子放出素子の数が３０２７個であるとすると、垂直方向ドライブに流れる電流は１Ａ近くの電流が流れることになる。
【００１２】
通常、電流は、垂直ラインから電子放出素子を介して水平ラインに流れ込む。この結果、垂直方向ドライブは、水平ラインに流れ込んだ全電流を十分受け入れることができる性能を持つ必要がある。このことは、垂直方向ドライブを設計する上で、大きなキャパシティーの垂直方向ドライブが必要となり、コスト高となる。また、垂直方向ドライブの消費電力も大きくなり、利用者にとっても不利益である。
【００１３】
そこで、この発明は上記事情を考慮してなされたもので、垂直方向ドライブを小規模かつ低消費電力の回路で実現し得るようにした極めて良好な電子ビーム発生装置を提供することを目的とする。
【００１４】
【課題を解決するための手段】
この発明では、相互に交差させて配線された複数の水平ライン及び複数の垂直ラインと、この複数の水平ライン及び複数の垂直ラインの各交差部で、水平ラインと垂直ラインとに接続された複数の電子放出素子と、この複数の電子放出素子の配列面に対して、所定間隔を置いて対向して配置された加速電圧印加用のスクリーンと、前記複数の水平ラインを順次選択する走査手段と、この走査手段で選択された前記水平ラインに接続されている前記電子放出素子に、前記垂直ラインを介して電圧パルスを印加する電圧パルス印加手段とを備えた電子ビーム発生装置において、
前記電圧パルス印加手段は、入力データ値を複数の異なる領域で識別し、各領域毎に変換データ値を得るデータ変換手段と、このデータ変換手段から得られた変換データ値に応じて前記電圧パルスの振幅を変化させるとともに、前記変換データ値に応じてクロックの数をカウントすることにより前記電圧パルスのパルス幅を、予め設定された所定時間を最大パルス幅として変化させる変調手段と、前記所定時間でカウントされる前記カウンタの最大カウント値をレジスタに保持できるようにし、前記変調手段によって変化される前記電圧パルスの最大パルス幅を前記所定時間から変えることなく前記クロック周波数を可変することにより、階調の分解能を変更設定する設定手段と、を有する。
【００１６】
上記のような構成によれば、入力データ値を複数の異なる領域で識別し、各領域毎に得られる変換データ値に応じて、電圧パルスのパルス幅と振幅とを変化させる際、パルス幅の最大値を可変し階調の分解能を変更設定するようにしたので、電子放出素子の駆動方法をパルス幅変調方式とバイアス電圧印加方式との併用とした際、クロック周波数を通常のパルス幅駆動に比べて減らすことが可能となり、また、システムの必要階調数、量子化ビット数に合わせることを可能とすることができる。
【００１７】
【発明の実施の形態】
以下、この発明の実施の形態について図面を参照して詳細に説明する。まず、この発明の前提となるディスプレイ部の全体を説明する。図１において、１は表面伝導型電子放出素子パネルである。
【００１８】
１１は水平ライン（走査電極）であり、例えばパーソナルコンピュータのＸＧＡ解像度用の場合は７６８本必要となる。１２は垂直ライン（信号電極）であり、パーソナルコンピュータのＸＧＡ用であれば１０２４の３倍の３０７２本で構成される。
【００１９】
１３は表面伝導型電子放出素子であり、対応する信号電極と走査電極とに加わった電位がスレッショルドを越えると電子放電が起き、対向する蛍光体を励起して発光させることができる。赤、緑、青の蛍光体を交互に配することで、カラー表示が可能となる。
【００２０】
２００は電圧パルス印加回路である。この電圧パルス印加回路２００は、ラインメモリ２１１，２１２を有している。ラインメモリ２１１は、入力のＲＧＢ映像信号を、１水平走査期間分、クロックＣＫ１によりサンプリングし、保持する。通常は、１ワードが６ビットから１０ビット程度で構成され、ＸＧＡ表示用では３０７２ワードの容量となる。
【００２１】
ラインメモリ２１２は、ラインメモリ２１１が１ライン分の映像信号データをサンプリングした後、次の水平走査期間に後述するパルス幅変調信号を出力する動作のためにデータを保持する役割を担う。ラインメモリ２１２は、ラッチパルスＤＬのタイミングに合わせてラインメモリ２１１のデータをラッチする。
【００２２】
２２は１０ビットカウンタである。このカウンタ２２は、リセット信号Ｒで初期化され、クロックＣＫ２によりカウントアップし、水平期間毎に０から１０２３の間の１０ビットの値を出力する。カウンタ２２の値は、後述するコンパレータに供給される。
【００２３】
２３はコンパレータで、ラインメモリ２１２からの映像のサンプリング値と、カウンタ２２の値とを入力とし、カウンタ２２からの値がサンプリング値より小さい場合にＨ（High）レベルを出力し、カウンタ２２からの値がサンプリング値を越えた場合にＬ（Low）レベルを出力する。
【００２４】
２４は出力バッファアンプで、対応するコンパレータ２３の出力がＨレベルの場合に入力リファレンス電圧Vrefを出力する。
【００２５】
３００は走査回路である。この走査回路３００は、シフトレジスタ３１を有している。このシフトレジスタ３１は、垂直同期パルスＶＰでリセットされ、水平同期パルスＨＰが入力する毎にＨレベル出力が順次シフトする。バッファアンプ３２は、そのシフトレジスタ３１の出力がＨレベルのときに、対応する走査電極１１に一定の負の電位Vyonを出力する。
【００２６】
図２（ａ），（ｂ）は、表面伝導型電子放出素子１３の部分を拡大して表記している。製造方法、動作原理等は、特開平９−２９７５５６号公報、特開平９−２３０８１９号公報、特開平９−２３０８２０号公報等に開示されている。
【００２７】
１３１は基板、１３２，１３３は素子電極、１３４は導電性薄膜、１３５は通電フォーミング処理により形成した電子放出部、１３６は通電活性化処理により形成した薄膜である。
【００２８】
複数の電子放出素子１３の配列面に対して、間隔を置いて対向して加速電圧印加用のスクリーン１３７が配置される。電子放出素子１３の電極１３２，１３３間に電圧が印加されると、電子放出部１３５から電子が放出される。この電子は、加速電圧印加用のスクリーン１３７にコーティングされている蛍光体に衝突し、この蛍光体を発光させる。
【００２９】
基板１３１としては、例えば、石英ガラスや青板ガラスをはじめとする各種ガラス基板や、アルミナをはじめとする各種セラミクス基板、あるいは上述の各種基板上に例えばＳｉＯ２を材料とする絶縁層を積層した基板、等を用いることができる。
【００３０】
また、基板１３１上に基板面と平行に対向して設けられた素子電極１３２と１３３は、導電性を有する材料によって形成されている。例えば、Ｎｉ，Ｃｒ，ＡｕＴｉＭｏ，Ｗ，Ｐｔ，Ｔｉ，Ｃｕ，Ｐｄ，Ａｇ等をはじめとする金属、あるいはこれらの金属の合金、あるいはＩｎ２０３−ＳｎＯ２をはじめとする金属酸化物、ポリシリコン等の半導体、等の中から適宜材料を選択して用いればよい。電極を形成するには、例えば真空蒸着等の製膜技術とフォトリソグラフィー、エッチング等のパターニング技術を組み合わせて用いれば容易に形成できるが、それ以外の方法（例えば印刷技術）を用いて形成してもさしつかえない。
【００３１】
素子電極１３２と１３３の形状は、当該電子放出素子の応用目的に合わせて適宜設計される。一般的には、電極間隔Ｌは通常は数百オングストロームから数百マイクロメータの範囲から適当な数値を選んで設計されるが、なかでも画像形成装置に応用するために好ましいのは数マイクロメータより数十マイクロメータの範囲である。また、素子電極の厚さｄについては、通常は数百オングストロームから数マイクロメータの範囲から適当な数値が選ばれる。
【００３２】
また、導電性薄膜１３４の部分には、微粒子膜を用いる。ここで述べた微粒子膜とは、構成要素として多数の微粒子を含んだ膜（島状の集合体も含む）のことをさす。微粒子膜を微視的に調べれば、通常は、個々の微粒子が離間して配置された構造か、あるいは微粒子が互いに隣接した構造か、あるいは微粒子が互いに重なり合った構造が観測される。
【００３３】
微粒子膜に用いた微粒子の粒径は、数オングストロームから数千オングストロームの範囲に含まれるものであるが、なかでも好ましいのは１０オングストロームから２００オングストロームの範囲のものである。また、微粒子膜の膜厚は、以下に述べるような諸条件を考慮して適宜設定される。即ち、素子電極１３２あるいは１３３と電気的に良好に接続するのに必要な条件、後述する通電フォーミングを良好に行うのに必要な条件、微粒子膜自身の電気抵抗を後述する適宜の値にするために必要な条件、等である。具体的には、数オングストロームから数千オングストロームの範囲のなかで設定するが、なかでも好ましいのは１０オングストロームから５００オングストロームの間である。
【００３４】
また、微粒子膜を形成するのに用いられうる材料としては、例えば、Ｐｄ，Ｐｔ，Ｒｕ，Ａｇ，Ａｕ，Ｔｉ，Ｉｎ，Ｃｕ，Ｃｒ，Ｆｅ，Ｚｎ，Ｓｎ，Ｔａ，Ｗ，Ｐｂ等をはじめとする金属や、ＰｄＯ，Ｓｎ０２，Ｉｎ２Ｏ３，ＰｂＯ，Ｓｂ２Ｏ３等をはじめとする酸化物や、ＨｆＢ２，ＺｒＢ２，ＬａＢ６，ＣｅＢ６，ＹＢ４，ＧｄＢ４等をはじめとする硼化物や、ＴｉＣ，ＺｒＣ，ＨｆＣ，ＴａＣ，ＳｉＣ，ＷＣ等をはじめとする炭化物や、ＴｉＮ，ＺｒＮ，ＨｆＮ等をはじめとする窒化物や、Ｓｉ，Ｇｅ等をはじめとする半導体や、カーボン等があげられ、これらの中から適宜選択される。
【００３５】
以上述べたように、導電性薄膜１３４を微粒子膜で形成したが、そのシート抵抗値については、１０の３乗から１０の７乗［オーム／ｓｑ］の範囲に含まれるよう設定した。
【００３６】
尚、導電性薄膜１３４と素子電極１３２及び１３３とは、電気的に良好に接続されるのが望ましいため、互いの一部が重なりあうような構造をとっている。その重なり方は、図２の例においては、下から、基板、素子電極、導電性薄膜の順序で積層したが、場合によっては下から基板、導電性薄膜、素子電極の順序で積層してもさしつかえない。
【００３７】
また、電子放出部１３５は、導電性薄膜１３４の一部に形成された亀裂状の部分であり、電気的には周囲の導電性薄膜よりも高抵抗な性質を有している。亀裂は、導電性薄膜１３４に対して、後述する通電フォーミングの処理を行うことにより形成する。亀裂内には、数オングストロームから数百オングストロームの粒径の微粒子を配置する場合がある。尚、実際の電子放出部の位置や形状を精密且つ正確に図示するのは困難なため、図２においては模式的に示した。
【００３８】
また、薄膜１３６は、炭素もしくは炭素化合物よりなる薄膜で、電子放出部１３５及びその近傍を被覆している。薄膜１３６は、通電フォーミング処理後に、後述する通電活性化の処理を行うことにより形成する。薄膜１３６は、単結晶グラファイト、多結晶グラファイト、非晶質カーボンのいずれか、もしくはその混合物であり、膜厚は５００オングストローム以下とするが、３００オングストローム以下とするのが更に好ましい。
【００３９】
尚、実際の薄膜１３６の位置や形状を精密に図示するのは困難なため、図２においては模式的に示した。また、平面図［図２（ａ）］においては、薄膜１３６の一部を除去した素子を図示した。
【００４０】
以上、好ましい素子の基本構成を述べたが、この実施の形態においては以下のような素子を用いた。すなわち、基板１３１には背板ガラスを用い、素子電極１３２と１３３にはＮｉ薄膜を用いた。素子電極の厚さｄは１０００オングストローム、電極間隔Ｌは２マイクロメータとした。微粒子膜の主要材料としてＰｄもしくはＰｄＯを用い、微粒子膜の厚さは約１００オングストローム、幅Ｗは１００マイクロメータとした。
【００４１】
図３（ａ）〜（ｉ）を用いて、パルス幅変調出力の動作を説明する。図３（ａ）の波形は水平同期信号ＨＤである。この図では１水平走査期間分を説明する。図３（ｂ）の波形は前記カウンタ２２に与えるクロックＣＫ２である。図３（ｃ）の波形はそのカウンタ２２の出力値を示す。本来ならばデジタル１０ビット値であるが、その値を縦軸を１０進数値として三角波状に表記して説明する。
【００４２】
図３（ｄ）〜（ｈ）の波形ａ〜ａ＋４はラインメモリ２１２の出力値がａの場合、ａ＋１の場合、…、ａ＋４の場合を示している。図３（ｉ）の波形は図１における水平ライン１１のｎ本目の電位を示している。シフトレジスタ３１が水平同期に合わせて上から順に１本づつ選択してオンし、振幅Vyonの負のパルスを１水平走査期間出力する。
【００４３】
図３（ｄ）のようにカウンタ２２の出力値がａより小さい場合はコンパレータ２３がＨレベルを出力し、出力バッファアンプ２４がVrefの振幅の信号を出力する。ａを越えるとオフし、グランドレベルに落ちる。
【００４４】
同じようにラインメモリ２１２の出力値がａ＋１の場合は、さらに１クロック分長く出力し、オフする。同様にａ＋２、ａ＋３、…ではその値に応じてパルス幅が決定する。
【００４５】
これにより、ラインメモリ２１２に保持された映像信号のサンプリング値に比例したパルス幅（階調表現に対応するパルス幅）で電子放出素子を駆動することができる。１つの走査電極１１には、１水平ライン分の数の電子放出素子が接続されている。そして、これらの電子放出素子のオン期間は、それぞれ対応する映像信号のサンプリング値によって決まる。
【００４６】
映像信号のサンプリング値に応じた幅のパルスは、出力バッファアンプ２４を介して垂直ライン１２に出力される。選択された水平ライン１１に負の電圧Vyonが出力され、かつ、サンプリング値に応じた幅のパルス（電圧Vref）が垂直ライン１２を介して出力されている期間に、水平ラインの横１列の３０７２個の電子放出素子にVref＋Vyonの振幅が加わる。これにより、各電子放出素子は、映像の明るさに応じた時間（パルス幅分）ドライブされ、その時間対応する蛍光体が発光することになる。これにより、１水平走査分の映像が表示される。
【００４７】
以上の構成、動作によって映像信号を、１０ビット精度のパルス幅に比例した明るさで表示することが可能となるが、以下の問題がある。
【００４８】
水平走査期間の開始時に、全ての出力バッファアンプ２４の出力が黒レベル以外の映像信号のサンプリング値を出力し、対応する電子放出素子が全てオンすることである。これらの電子放出素子の中で、それぞれが担当する画素の明るさに応じて、オフする素子数が次第に増えていく。
【００４９】
しかし、最初（水平走査の開始時に相当する）は、全ての素子が同時にオンするために、バッファアンプ３２やシフトレジスタ３１で構成される垂直方向ドライブに流れ込む電流は膨大な量となる。例えば、１つの表面伝導型電子放出素子に流れる電流が０.３ｍＡだとしても、1水平ラインでは３０７２個あるため、トータルでは１Ａ近くの電流となりその電流を引き抜くだけの性能が垂直方向ドライブに求められる。
【００５０】
また、ハイビジョンの７２０Ｐ（Progressive）規格を例に考えると、１水平走査期間にカウンタ２２を１０２４段カウントアップするためには、ブランキング期間も含めると５０ＭＨｚ程度のクロック周波数が必要となる。このように高い周波数でカウンタ２２を動かすと、消費電力の増加、不要輻射の増大が問題となる。
【００５１】
特に、表面伝導型電子放出素子パネル１の大きさが、対角で１０００ｍｍ程度の大型になると、５０ＭＨｚもの高い周波数で動作する回路の配置が長くなり、不要輻射の増大はもとより、クロックの遅れ、スキューによって安定した動作の実現が難しくなる。
【００５２】
そこで、このような問題点を解決するために、単なるパルス幅変調だけでなく、振幅も利用した電子ビーム発生装置であり、この発明の実施の形態を図４に示している。なお、図４において、図１と同一部分には同一符号を付している。
【００５３】
この例では、まず、ＲＧＢ信号のサンプリング値を変換テーブル４により変換してラインメモリ２１１に入力させている。また、２８は９ビットカウンタで、リセット信号Ｒで初期化され、クロックＣＫ２によりカウントアップすることにより、０から５１１の９ビットの値を出力する。
【００５４】
２７は後ほど説明するように、パルス幅の最大幅を規定するＭＡＸレジスタである。そして、上記カウンタ２８の出力、ラインメモリ２１２の出力、ＭＡＸレジスタ２７の出力は、パルス発生回路２５に供給される。このパルス発生回路２５の出力は、４レベルのリファレンス電圧を切り換えるスイッチ回路を兼ねた出力バッファ２６を介して、垂直ライン１２に供給される。
【００５５】
次に、図５を用いて、前記パルス発生回路２５の内部構成を説明する。２５１はコンパレータであり、前記カウンタ２８のカウント値と、ラインメモリ２１２の１画素分の出力のうち下位９ビットとを比較し、カウンタ２８からの値の方が小さい場合に出力をＨレベルにする。
【００５６】
２５２も同じくコンパレータで、同じくカウンタ２２の値を一方の入力とし、もう一方の入力を最大パルス幅を保持するＭＡＸレジスタ２７の値とし、カウンタ２２の出力が小さい場合にＨレベルを出力する。２５３はインバータゲートであり、コンパレータ２５１の出力を反転し、減算回路２５５の入力とする。
【００５７】
２５４はＯＲゲートであり、コンパレータ２５１の出力とコンパレータ２５２の出力の論理和を取り出力する。すなわち、コンパレータ２５１か２５２のどちらかの出力がＨレベルの場合にＨレベルを出力バッファ２６へ出力する。
【００５８】
２５５は減算回路であり、ラインメモリ２１２の上位２ビットの値からインバータゲート２５３の出力を減算する。つまり、インバータ２５３の出力がＬレベルの場合はそのまま出力し、Ｈレベルの場合は‘１’減算して、出力バッファ２６へ出力する。
【００５９】
出力バッファ２６の構成を図６を用いて説明する。２６６１はマルチプレクサであり、入力端Ａ，Ｂには前記減算回路２５５の２ビット出力を入力する。下位ビットを入力端Ａに、上位ビットを入力端Ｂに入力する。入力端Ｇはイネーブル端子であり、前記ＯＲゲート２５４の出力を入力とする。
【００６０】
つまり、Ｇ端子がＨレベルの場合、Ａ，Ｂ端子が‘００’の場合はＺ０端子からＨレベルを出力し、Ａ，Ｂ端子が‘０１’の場合はＺ１端子からＨレベルを出力し、‘１０’の場合はＺ２端子からＨレベルを出力し、‘１１’の場合はＺ３端子からＨレベルを出力し、その他の端子はＬレベルを出力する。２６６７はインバータゲートであり、ＯＲゲート２５４の出力を反転して出力する。
【００６１】
２６６２から２６６６はレベルシフタであり、マルチプレクサ２６６１、インバータゲート２６６７からの３．３Ｖレベルロジックを次段のレベル（５Ｖ〜１０Ｖ）に合わせる働きをし、次段の出力トランジスタ２６６８〜２６７２のゲートに出力する。
【００６２】
このうち、出力トランジスタ２６６８〜２６７１は、そのドレインにＶ１からＶ４のリファレンス電圧が加わっている。前記マルチプレクサ２６６１はＧ端子がＨレベルの場合はどれかの出力をＨレベルにするので、出力トランジスタ２６６８〜２６７１の何れかがオンし、Ｖ１からＶ４のどれかが出力端子ＯＵＴに出力されることになる。
【００６３】
また、ＯＲゲート２５４の出力がＬレベルの場合、つまり、マルチプレクサ２６６１が休止状態の場合、トランジスタ２６７２がオンし、出力端子ＯＵＴをグランドレベルにする。
【００６４】
Ｖ１からＶ４の基準電圧は図７の動作カーブから求められる。横軸は電子放出素子１３に加わる電圧である。縦軸は、この電子放出素子１３から放出される電流値Ｉｅである。この電流と輝度が比例する。図７の如くＶ１からＶ４の値を選ぶと、Ｖ４の場合の輝度の３／４、１／２、１／４の輝度を取り出す電圧値が求められる。
【００６５】
ここで、これらの回路で出力する波形について、図８（ａ）〜（ｄ）を用いて説明する。元の映像信号が０の場合は何も出力せず、グランドレベルとする。図８（ａ）に示すように、１から２５６まではＶ１のレベルのみを用い、それぞれの値に応じた時間だけパルスをオンし、後半はグランドレベルとする。
【００６６】
図８（ｂ）に示すように、２５７から５１２までは、その値から２５６を引いた値に応じたパルス幅だけＶ２レベルで出力し、後半はＶ１レベルとし、２５６クロック幅出力後はグランドレベルとする。
【００６７】
図８（ｃ）に示すように、５１３から７６８までは、その値から５１２を引いた値に応じたパルス幅だけＶ３レベルで出力し、後半はＶ２レベルとし、２５６クロック幅出力後はグランドレベルとする。
【００６８】
図８（ｄ）に示すように、７６９から１０２３までは、その値から７６８を引いた値に応じたパルス幅だけＶ４レベルで出力し、後半はＶ３レベルとし、２５６クロック幅出力後はグランドレベルとする。
【００６９】
以上のような波形がこれまでの説明での回路（図４、図５、図６）で実現するわけだが、０から１０２３の１０ビットの映像信号を、これら回路を働かせるために、変換する必要がある。そのことを、以下に説明する。
【００７０】
図９（ａ）に実際の映像信号と出力波形との関係を示し、図９（ｂ）にラインメモリ２１２の出力下位９ビットであるＤ［８：０］の値と出力波形との関係を示し、図９（ｃ）にラインメモリ２１２の出力上位２ビットであるＤ［１０：９］の値と出力波形との関係を示している。この図のように映像データとラインメモリ２１２の出力とは一致していない。このため、図４に示した変換テーブル４で変換を行う。
【００７１】
図１０に変換テーブル４の対応を示す。入力が０から１０２３の場合の出力値を右側に２進表記と１０進表記で示している。この変換テーブル４は、入力データ値を複数の異なる領域で識別し、各領域毎に変換データを得ている。この変換データは、映像信号のサンプリング値を、複数の異なる領域で識別した各領域毎に異なる第1のデータ部分Ｄ［１０：９］と、各領域で共通する値となる第２のデータ部分Ｄ［８：０］とを含んでいる。
【００７２】
図１１（ａ）〜（ｊ）を用いて、実際の動作を説明する。なお、ＭＡＸレジスタ２７に２５６が保持されている場合を例とする。図１１（ａ）は今回の回路の動作の基準となる水平同期信号ＨＤを示している。図１１（ｂ）はカウンタ２８の入力クロックＣＫ２を示している。
【００７３】
図１１（ｃ）はカウンタ２８の出力値を示している。実際は９ビットのデジタル出力であるが、ここでは値が徐々に増加していくことを、わかりやすく示すために鋸波状に表現した。０から始まり、２５６以上の値まで増加する。
【００７４】
図１１（ｄ）〜（ｉ）は、ラインメモリ２１２に保持された値が、元の映像データで７６６から７７１の場合について示している。実際の値は変換テーブル４で変換後括弧の中の値になっている。括弧の中の数字は、左側が上位２ビットの値、右側が下位９ビットの値を１０進で示している。
【００７５】
７６６では上位２ビットが２であるため、コンパレータ２５１がＨレベルを出力している間、つまり、ラインメモリ２１２の下位９ビットの値よりもカウンタ２８の値の方が小さい間は、インバータ２５３の出力はＬレベルのため、出力バッファ２６のＡ，Ｂ入力は２となり、Ｖ３の電圧が出力される。
【００７６】
カウンタ２８の値が２５５になり、コンパレータ２５１がＬレベルを出力すると、出力バッファ２６のＡ，Ｂ入力は１となり、Ｖ２が出力される。カウンタ２８の値がＭＡＸレジスタ２７の値２５６を越えると、ＯＲゲート２５４の出力もＬレベルとなり、出力はグランドレベルになる。
【００７７】
７６７でも同様の動きとなり、図のような波形が出力される。７６８ではコンパレータ２５１と２５２が同時にＬレベルを出力し、Ｖ３レベルからグランドレベルに変化する。７６９ではカウンタ２８が１を出力している時だけ、減算回路２５５の出力が３のため、Ｖ４レベルが選ばれ、後は２５６までＶ３レベルを保ち、その後はグランドレベルに落ちる。
【００７８】
７７０、７７１でも同様にＶ４の期間が２クロック幅、３クロック幅となる。このようにして、図８のような波形を出力することができる。
【００７９】
以上のようにして、８ビット相当の１３ＭＨｚ程度の低いクロックで、１０ビットの分解能の階調表現が可能となり、消費電力低減、不要輻射の低減をはかることができる。
【００８０】
この実施の形態では、分解能（階調数）の違う系でも対応可能である点が優れている。これは、図１２（ａ）〜（ｆ）に示すように、ＭＡＸレジスタ２７の最大パルス幅Lmaxを可変することにより行なわれる。つまり、８ビット（２５６階調）程度でも良い廉価機種の場合や、１１ビット（２０４８階調）相当の階調が必要な高度な表示品位の場合等、それに合わせてクロック周波数を増減するわけであるが、ＭＡＸレジスタ２７に同時に値６４や５１２をラッチすることで実現する。
【００８１】
なお、この発明は上記した実施の形態に限定されるものではなく、この外その要旨を逸脱しない範囲で種々変形して実施することができる。
【００８２】
【発明の効果】
以上の構成により、表面伝導型電子放出素子パネルを駆動することで、クロック周波数を通常のパルス幅駆動に比べて減らすことが可能となる。また、そのシステムの必要階調数、量子化ビット数に合わせることが可能となり、不要な電力を浪費したり、不要輻射の減衰にコストをかける必要が軽減するため、その工業的効果は大である。
【図面の簡単な説明】
【図１】この発明の前提となるディスプレイ部の全体を説明するために示すブロック構成図。
【図２】表面伝導型電子放出素子の基本的な構造を説明するために示す図。
【図３】図1に示したディスプレイ部のパルス幅変調出力動作を説明するために示すタイミング図。
【図４】この発明の実施の形態を説明するために示すブロック構成図。
【図５】同実施の形態におけるパルス発生回路の詳細を説明するために示すブロック構成図。
【図６】同実施の形態における出力バッファの詳細を説明するために示すブロック構成図。
【図７】同実施の形態における表面伝導型電子放出素子に加える素子電圧Ｖｆとそれに伴なう放出電流Ｉｅとの関係を説明するために示す特性図。
【図８】同実施の形態における階調表現の実現方法を説明するために示す図。
【図９】同実施の形態における実際の映像データとラインメモリの出力とが一致しないことを説明するために示す図。
【図１０】同実施の形態における変換テーブルに格納されている具体的なデータ内容を説明するために示す図。
【図１１】同実施の形態におけるパルス幅変調及び振幅変調出力動作を説明するために示すタイミング図。
【図１２】同実施の形態におけるＭＡＸレジスタの最大パルス幅Lmaxを可変したときの階調表現の実現方法を説明するために示す図。
【符号の説明】
１…表面伝導型電子放出素子パネル、
４…変換テーブル、
１１…走査電極、
１２…信号電極、
１３…表面伝導型電子放出素子、
２００…電圧パルス印加回路、
２１１，２１２…ラインメモリ、
２５…パルス発生回路、
２６…出力バッファ、
２７…ＭＡＸレジスタ、
２８…カウンタ、
３００…走査回路、
３１…シフトレジスタ、
３２…バッファアンプ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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