(57)【特許請求の範囲】
【請求項１】
基板の表面上にゲート誘電体層を形成するステップと、
前記ゲート誘電体層上にポリシリコン層を形成するステップと、
前記ポリシリコン層上にマスク層を形成するステップと、
前記マスク層をパターニングしてマスク層パターンを形成するステップと、
前記マスク層パターンをマスクとして用いて前記ポリシリコン層をエッチングしてゲート電極を形成するステップと、
前記マスク層パターンと前記ゲート電極を注入マスクとして用いて前記基板表面にイオンを注入し、それにより間隔をおいて配置されたソース／ドレイン領域を形成するステップと、
前記基板上に絶縁層を堆積するステップと、
前記絶縁層に前記ソース／ドレイン領域の少なくとも一方にコンタクトするコンタクト孔を形成するステップと、
前記マスク層パターンを除去して前記ゲート電極上に未充填領域を形成するステップと、
前記未充填領域と前記コンタクト孔とを同時に充填するように前記絶縁層上に金属層を堆積するステップと、
前記絶縁層をストッパとして用いて前記金属層を平坦化して前記未充填領域と前記コンタクト孔とに充填された前記金属層の上面の高さと前記絶縁層の上面の高さとを同じ高さにするステップと、を具備して成ることを特徴とする金属ストラップポリシリコンゲート構造と金属コンタクト構造を有する半導体装置の製造方法。
【請求項２】
半導体基板の表面に形成されたソース／ドレイン領域の間のチャネル領域から絶縁されて間隔をおいて配置され、第一導電層と前記第一導電層上に形成されたキャップ層とを有する構造を前記半導体基板に形成するステップと、
前記半導体基板と前記構造上に絶縁層を堆積するステップと、
前記キャップ層をストッパとして用いて前記絶縁層の上面を平坦化するステップと、
コンタクトを形成して前記ソース／ドレイン領域の少なくとも一方を露出させるステップと、
前記キャップ層を除去して前記構造の前記第一導電層上に開口を形成するステップと、
前記開口と前記コンタクト孔とを同時に充填するように前記絶縁層上に導電材料層を堆積するステップと、
前記絶縁層をストッパとして用いて前記導電材料層を平坦化して前記開口と前記コンタクト孔とに充填された前記導電材料層の上面と前記絶縁層との上面を同じ高さにするステップと、を具備して成るゲート電極とコンタクトを同時に形成する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に金属ストラップポリシリコンゲート構造を有する半導体装置の製造方法に関する。
【０００２】
【従来の技術】
技術の進歩につれて、半導体論理装置およびメモリ装置は更なる性能向上の要求を満たすために動作速度の一層の高速化と精度の一層の向上とが要求される。特に、ＣＭＯＳ（Complementary Metal Oxide Semiconductor ）素子などの半導体論理装置は、高速動作を実現するためにゲート電極およびコンタクト抵抗を低減することが要求される。抵抗を下げるために、従来、不純物のドープされたしたポリシリコンおよび珪化コバルト（cobalt silicide ）（ＣｏＳｉ2 ）または珪化チタン（titanium silicide ）（ＴｉＳｉ2 ）などのシリサイド層（silicide layer）の積層配置を含むポリサイドゲート構造を用いている。
【０００３】
抵抗を更に下げるためには、不純物のドープされたポリシリコンと金属との積層配置を含む金属ストラップポリシリコンゲート構造を用いることが望ましい。図１６はそのような金属ストラップポリシコンゲート構造を有するＭＯＳトランジスタ１３００を示す図である。トランジスタ１３００はシリコン基板１３０１上に形成され、浅いトレンチ分離領域１３０６により基板上に形成された他の素子から分離される。基板１３０１には間隔を置いて配置されたソース／ドレイン領域１３０７が形成され、低濃度に不純物のドープされたした部分１３０７ａを有する。金属ストラップポリシリコンゲート構造は、不純物のドープされたした（例えば、Ｎ+ ）ポリシリコンゲート電極１３０２および金属ストラップ層１３０４の積層構成を有する。金属ストラップ層１３０４は例えばタングステン（Ｗ）で形成される。ポリシリコンゲート電極１３０２は、ゲート誘電体膜１３１０によりソース／ドレイン領域１３０７の間のチャネル領域から間隔を置いて配置されかつ絶縁される。ソース／ドレイン領域１３０７上に形成された例えば珪化チタン（titanium silicide ）（ＴｉＳｉ2 ）のシリサイド層１３１１は、ソース／ドレイン領域に対するコンタクト抵抗を減らすように機能する。ゲート構造の側壁には側壁絶縁層１３０３が形成され、トランジスタ１３００には例えば二酸化珪素（ＳｉＯ2 ）（silicon dioxide ）の層間絶縁層１３０９が形成される。層間絶縁層１３０９の開口部１３０５は、これらの開口部１３０５内の例えばＡｌ−Ｃｕ充填物の金属配線層１３０８およびシリサイド層１３１１を露出させる。
【０００４】
このような金属ストラップポリシリコンゲート構造は抵抗を低くするという利点はあるが、トランジスタを形成するプロセスステップが金属ストラップ層とポリシリコンゲート電極との間に望ましくない作用をもたらしてはならないという問題が生じる。このような作用は、例えば約６００℃以上の加熱ステップ中に生じるので、高温プロセス（例えば、ゲート構造の反応性イオンエッチング中に生じる基板損傷を修復する高温アニーリング、あるいはソース／ドレイン打ち込みイオンを活性化する高温アニーリングなどの高温プロセス）を金属ストラップポリシリコンゲート構造を含むトランジスタの製造プロセスに組み込むのは困難になる。Ｙ．Ａｒａｋｉらは、”Ｌｏｗ−Ｒｅｓｉｓｔｉｖｉｔｙ  ｐｏｌｙ−Ｍｅｔａｌ  Ｇａｔｅ  Ｅｌｅｃｔｒｏｄｅ  Ｄｕｒａｂｌｅ  ｆｏｒ  Ｈｉｇｈ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｐｒｏｃｅｓｓｉｎｇ”ＩＥＥＥ  Ｔｒａｎｓａｃｔｉｏｎｓ  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ，Ｖｏｌ．４３，Ｎｏ．１１，Ｎｏｖｅｍｂｅｒ  １９９６，ｐｐ．１８６４−１８６９に、望ましくない反応を回避するために、イオンド−プしたポシリコンゲート電極と金属ストラップ層の間にバリア層として例えばＷＮの薄層を設ける方法を提案している。しかしながら、この文献に示されたプロセスは厳しく制御された雰囲気を要求し厳しい解決策（small process window）であるという問題がある。
【０００５】
【発明が解決しようとする課題】
上述したように従来では、例えば約６００℃以上の加熱ステップ中に生じる望ましくない作用を避けるために高温プロセスを金属ストラップポリシリコンゲート構造を含むトランジスタの製造プロセスに組み込むのは困難である。また、望ましくない反応を回避するために、イオンドープしたポシリコンゲート電極と金属ストラップ層の間にバリア層を設ける方法も、プロセスが厳しく制御された雰囲気を要求し厳しい解決策であるという問題がある。
【０００６】
金属ストラップポリシリコンゲート構造を製造する際の上記の問題点を解消するために、本発明は、化学的機械的研磨（ＣＭＰ）などの平坦化プロセスを用いて上記のような構造を実現する簡単で効率的な方法を提供する。本発明による方法は更に、低抵抗金属ストラップポリシリコンゲート構造およびコンタクト構造の同時形成を可能にする。本発明は、ポリシリコンゲート電極と金属ストラップ層の間の望ましくない反応を回避しながら金属ストラップポリシリコンゲート構造を形成する簡単な方法を提供するものである。
【０００７】
【課題を解決するための手段】
本発明の一局面によれば、金属ストラップポリシリコンゲート構造を有する半導体装置の製造方法は、基板の表面にゲート誘電体層を形成するステップと、このゲート誘電体層上にポリシリコン層を形成するステップとを有する。ついで、ポリシリコン層上にマスク層が形成される。次に、マスク層がパターニングされてマスク層パターンが形成される、ついでこのマスク層パターンをマスクとして用いてポリシリコン層がエッチングされてゲート電極を形成する。次に、基板上には絶縁層が形成され、ついでマスク層パターンが除去される。それによりゲート電極上に未充填領域を形成する。次に、金属が堆積されて未充填領域を充填する。前記堆積金属はタングステンとしてもよい。前記堆積金属を平坦化して前記堆積金属の上面を前記絶縁層の上面のレベルとほぼ同じレベルにするステップをさらに具備して成るようにしてもよい。前記堆積金属は化学機械研磨プロセスにより平坦化されるようにしてもよい。前記堆積金属は非選択ＣＶＤ法を用いて堆積されるようにしてもよい。
【０００８】
本発明の他の局面によれば、金属ストラップポリシリコンゲート構造と金属コンタクト構造を有する半導体装置の製造方法は、基板の表面上にゲート誘電体層を形成すると共にこのゲート誘電体層上にポリシリコン層を形成するステップを有する。ポリシリコン層上にはマスク層が形成される。マスク層はパターニングされ、次にこのマスク層パターンをマスクとして用いてポリシリコン層がエッチングされてゲート電極を形成する。マスク層パターンとゲート電極を注入マスクとして用いて基板にイオンを注入し、これにより間隔をおいて配置されたソース／ドレイン領域を形成する。基板には絶縁層が堆積され、この絶縁層にはコンタクト孔が形成されてソース／ドレイン領域の少なくとも一方とコンタクトする。次に、マスク層パターンが除去されて、ゲート電極上に未充填領域を形成する。また、金属が堆積されて未充填領域とコンタクト孔を充填する。前記絶縁層を研磨して前記絶縁層の上面を平坦化するステップをさらに具備して成るようにしてもよい。前記堆積金属を研磨して前記金属の上面を平坦化するステップをさらに具備して成るようにしてもよい。前記堆積金属はタングステンとしてもよい。前記マスク層は窒化珪素層としてもよい。前記基板表面にイオンを注入する前に前記マスク層および前記ポリシリコン層の側壁に絶縁スペーサを形成するステップをさらに具備して成るようにしてもよい。前記絶縁スペーサは二酸化珪素で形成されるようにしてもよい。前記ソース／ドレイン領域上にシリサイド層を形成するステップをさらに具備して成るようにしてもよい。前記絶縁層は二酸化珪素層としてもよい。前記コンタクト孔はリソグラフィーにおいて前記ゲート電極層に整合するようにしてもよい。前記コンタクト孔を形成した後コンタクト用拡散領域を形成するステップをさらに具備して成るようにしてもよい。前記マスク層はウエットエッチングプロセスを用いて除去されるようにしてもよい。前記堆積金属は、前記堆積金属が前記未充填領域および前記コンタクト孔に選択的に堆積される選択堆積法により堆積されるようにしてもよい。前記金属は非選択ＣＶＤ法を用いて堆積されるようにしてもよい。前記研磨ステップは化学的機械的研磨プロセスを用いて行われるようにしてもよい。
【０００９】
本発明のさらに他の局面によれば、ゲート電極を有する半導体装置の製造方法は、半導体基板の表面に形成されたソース／ドレイン領域間のチャネル領域から間隔をおいて配置されて絶縁され、第一導電層と前記第一導電層に形成されたキャップ層とを有する構造を前記半導体基板に形成するステップと、前記半導体基板と前記構造上に絶縁層を堆積させるステップと、前記キャップ層をストッパとして用いて前記絶縁層の上面を平坦化するステップと、前記キャップ層を除去して前記構造の前記第一導電層上に開口を形成するステップと、前記開口に導電材料を堆積させるステップと、前記絶縁層をストッパとして用いて前記導電材料の上面を平坦化するステップと、を具備して成る。
【００１０】
本発明のさらに他の局面によれば、ゲート電極とコンタクトを同時に形成する半導体装置の製造方法は、半導体基板の表面に形成されたソース／ドレイン領域の間のチャネル領域から絶縁されて間隔をおいて配置されて絶縁され、第一導電層と前記第一導電層上に形成されたキャップ層とを有する構造を前記半導体基板に形成するステップと、前記半導体基板と前記構造上に絶縁層を堆積するステップと、前記キャップ層をストッパとして用いて前記絶縁層の上面を平坦化するステップと、コンタクトを形成して前記ソース／ドレイン領域の少なくとも一方を露出させるステップと、前記キャップ層を除去して前記構造の前記第一導電層上に開口を形成するステップと、導電材料を堆積させて前記開口と前記コンタクト孔を同時に充填するステップと、前記絶縁層をストッパとして用いて前記導電材料の上面を平坦化するステップと、を具備して成る。
【００１１】
本発明を特徴づける新規性の他の多くの利点と特徴が添付した請求の範囲に記載される。しかしながら、本発明およびその利点を更に理解するために、本発明を図示、説明する添付の図面並びに説明が参照される。
【００１２】
【発明の実施の形態】
以下、本発明による方法を添付図面を参照して詳細に説明する。この方法は、Ｎチャネル（ＮＭＯＳ）またはＰチャネル（ＰＭＯＳ）形のＭＯＳＦＥＴを参照してここに説明する。本発明のＭＯＳＦＥＴは、限定はされないが、ゲートアレイやマイクロプロセッサなどの論理装置、およびＤＲＡＭ，ＳＲＡＭ，ＰＲＯＭ，マスクＲＯＭおよびフラッシュメモリ装置などのメモリを含む半導体装置において利用されるものである。
【００１３】
図１(a) ，１(b) および１(c) は本発明の第一の実施の形態に従って形成した金属ストラップゲート構造を含むＭＯＳトランジスタを示した図である。図１（a ）はＭＯＳトランジスタの上部平面図であり、図１(b) は図１（ａ）のＡ−Ａ’線に沿ってとった断面図であり、図１（c ）は図１（ａ）のB −B ’線に沿ってとった断面図である。図１(b) および図１（c ）に明瞭に示したように、ＭＯＳトランジスタが、＜１００＞の結晶面および約１乃至２０ｃｍの抵抗率のＰ形シリコン基板１００上に形成される。基板１００は、シリコンウエハであってもよいし、あるいはシリコン上に形成したエピタキシヤル層であってもよい。ＭＯＳトランジスタは、図示のように、基板上に直接形成されてもよいし、あるいは基板の不純物のドープされたウエル領域に形成されてもよい。ＭＯＳトランジスタは、浅いトレンチ分離（ＳＴＩ）領域１０１により他の素子（図示せず）から分離された基板１００の活性領域に形成される。Ｎ+ 導電形（ＮチャネルＭＯＳトランジスタの場合）、またはＰ+ 導電形（ＰチャネルＭＯＳトランジスタの場合）のソース／ドレイン拡散領域１０７が基板１００内に間隔をおいて配置形成される。図１(b) に示したソース／ドレイン領域は不純物の少量ドープされた部分１０７ａを有するが、本発明はこのような不純物の少量ドープされた部分を有するＭＯＳＦＥＴに限定されるものではない。ゲート構造１３０は、ゲート誘電体膜（熱酸化膜）１０２によりソース／ドレイン領域１０７間のチャネル領域から絶縁されて配置される。ゲート構造１３０は、タングステン（Ｗ）ストラップ１１１ｇ，窒化チタン（ＴｉＮ）／チタン（Ｔｉ）層１１０、および不純物のドープされたポリシリコンゲート電極１０３を有する。本実施の形態においては、ゲート構造における金属としてタングステン（Ｗ）を用い、また窒化珪素チタン／チタン層１１０はタングステンに対する接着層として用いられる。タングステンは、不純物のドープされたしたポリシリコンと比べて抵抗率が低いため都合がよく、またＣＶＤを用いて形成されて良好なステップカバレージを実現出来るという点で都合がよい。しかしながら、タングステン以外の金属をゲート構造に用いてもよく、また必要ならば接着層は省略してもよい。ゲート構造に使用可能な他の金属としては、限定はされないが、アルミニウム（Ａｌ）、銅（Ｃｕ），チタン（Ｔｉ）、またはルテニウム（Ｒｕ）がある。ゲート構造１３０の側壁上には側壁絶縁層（側壁スペーサ）１０６が形成され、またシリコン基板１００上には絶縁層１０８が形成される。
【００１４】
図２（ａ）および２(b) 乃至図６（ａ）および６(b) は図１（a ）乃至１（c ）に示したＭＯＳトランジスタを製造するステップを示す図である。図２(a) ，３(a) ，４(a) ，５(a) および６(a) は製造プロセスの各ステップにおけるＭＯＳトランジスタ構造の上面図である。図２(b) ，３(b) ，４(b) ，５(b) および６(b) は、それぞれ、図２(a) ，３(a) ，４(a) ，５(a) および６(a) のＡ−Ａ’線に沿ってとった断面図である。
【００１５】
図２(a) および２(b) を参照すると、基板１００内に例えば二酸化珪素（ＳｉＯ2 ）の浅いトレンチ分離領域１０１が形成されてＭＯＳトランジスタ用の分離活性領域２０１を限定する。浅いトレンチ分離領域１０１は公知の方法により形成される。１つの例示としてのプロセスにおいては、基板１００の表面に窒化珪素（Ｓｉ3 Ｎ4 ）／二酸化珪素のマスクが形成される。次に、ＲＩＥを用いて基板１００をエッチングして、基板１００の表面に対して約０．２５マイクロメートル（μｍ）の深さの浅いトレンチを形成する。次に、高温（例えば８５０℃）熱酸化により浅いトレンチの内側に厚さが約１０ナノメートル（ｎｍ）の酸化膜が形成される。次に、化学気相成長（ＣＶＤ）法により基板全面にわたって約５００ナノメートル（ｎｍ）の厚さの二酸化珪素膜が堆積され、ついで化学的機械的研磨（ＣＭＰ）により平坦化される。マスクの窒化珪素層はＣＭＰプロセスにおけるストッパ層として用いられる。最後に、窒化珪素／二酸化珪素のマスクを除去することにより活性領域２０１における基板の表面が露出される。
【００１６】
次に、乾燥Ｏ2 雰囲気を用いて活性領域２０１における半導体基板１００の表面が約８５０℃の温度でアニールされて、約８ナノメートル（ｎｍ）の厚さの熱酸化膜からなるゲート誘電体膜１０２を形成する。次に、約１００ナノメートル（ｎｍ）の厚さのＮ+ 不純物のドープされたポリシリコン層および約２００ナノメートル（ｎｍ）の厚さの窒化珪素層がゲート誘電体膜１０２上に堆積される。次に、従来のリソグラフィープロセスおよびＲＩＥにより窒化珪素層をパターニングして、窒化珪素層パターン１０４を形成する。次に、窒化珪素層パターン１０４をマスクとして用いてポリシリコン層をエッチングしてポリシリコンゲート電極１０３を形成する。ポリシリコンのエッチングは、エッチングがゲート誘電体膜１０２で停止するのに十分な選択比があり、これによりシリコン基板に対するエッチング損傷を低減させる。パターニングした後、ポリシリコンゲート電極の側壁の後酸化(post-etching oxidation)が行われてゲートからシリコン基板への漏れ電流特性および耐圧特性を向上させる。
【００１７】
次に、図３(a) および３(b) を参照すると、不純物が少量ドープされたＮ- ソース／ドレイン層１０７ａがイオン打ち込みにより形成される。例えば、ヒ素が５ｘ１０13／ｃｍ2 のドーズ量および４５ＫｅＶの加速電圧で打ち込まれる。ＰＭＯＳトランジスタの場合、５ｘ１０14／ｃｍ2 のドーズ量および２０ＫｅＶの加速電圧でB(b)Ｆ2 のイオン打ち込みを行うことにより少量ドープされたＰ- ソース／ドレイン層が形成される。上述のドーズ量および加速電圧は単なる例示として与えられたものであり、本発明はこの点で制限されるものではない。
【００１８】
次に、厚さ約２０ナノメートル（ｎｍ）の窒化珪素が例えば非選択ＣＶＤ（blanket CVD ）法を用いて基板１００の全面にわたって堆積される。次に、全面にわたって堆積された窒化珪素層が例えばＲＩＥを用いて選択的にエッチングされて、図３(a) および３(b) に示したように、側壁スペーサとして機能する側壁絶縁層１０６を形成する。必要ならば、ＣＶＤによる二酸化珪素の堆積前に、急速熱酸化（ＲＴＯ：rapid thermal oxidation ）により基板１００およびポリシリコンゲート電極１０３が酸化されて（例えばＯ2 雰囲気中で１０５０℃の温度で７０秒間）約５ナノメートル（ｎｍ）の厚さの二酸化珪素膜（図示せず）を形成する。この熱酸化層は堆積された二酸化珪素と共にエッチングされる。
【００１９】
側壁絶縁層１０６の形成の後、５ｘ１０15／ｃｍ2 のドーズ量および４５ＫｅＶの加速電圧でのヒ素のイオン打ち込みによりＮ+ ソース／ドレイン層１０７が形成される。ＰＭＯＳトランジスタの場合には、３ｘ１０15／ｃｍ2 のドーズ量および２０ＫｅＶの加速電圧でのB(b)Ｆ2 のイオン打ち込みによりＰ+ ソース／ドレイン層が形成される。これらのドーズ量および加速電圧は説明のためであり、本発明はこの点で制限されるものではない。また、本発明は、不純物の少量ドープされたしたソース／ドレイン領域を有するＭＯＳトランジスタあるいは側壁スペーサを有するＭＯＳトランジスタに制限されるものではない。従って、これらの特徴を形成する上記ステップは必要に応じて省略してもよい。
【００２０】
次に、図４(a) および４(b) に示したように、例えば二酸化珪素の絶縁層１０８がＣＶＤを用いて堆積され、次にＣＭＰを用いて平坦化される。窒化珪素層パターン１０４は、絶縁層１０８の表面のレベルが窒化珪素層パターン１０４の表面のレベルとほぼ平らになるように平坦化されるように、ＣＭＰ処理におけるストッパ層として作用する。
【００２１】
次に、図５(a) および５(b) を参照すると、窒化珪素層パターン１０４がウエットエッチングにより（例えば、Ｈ3 ＰＯ4 を１６５℃で４５分間）完全に除去されてポリシリコンゲート電極１０３上に開口を形成する。次に、窒化チタン／チタン層１１０が、絶縁層１０８の上面、溝により形成された絶縁層１０８の側壁表面、および溝により露出されたポリシリコンゲート電極１０３部分に堆積される。窒化チタン／チタン層１１０は、引き続くプロセスステップで堆積され、コンタクト抵抗を低減するためのタングステン層に対する接着層として用いられる。接着層の形成は必要に応じて省略してもよい。次に、厚さが約２００ナノメートル（ｎｍ）のタングステン層１１１が基板１００の全面にわたって例えば非選択ＣＶＤ法により堆積される。
【００２２】
次に、図６(a) および６(b) に示したように、タングステン層１１１がＣＭＰを用いて平坦化されてタングステンストラップ１１１ｇが形成される。絶縁層１０８はＣＭＰプロセスにおけるストッパ層として作用する。
【００２３】
上記プロセスによれば、抵抗の小さいゲート構造を提供することが出来る。更に、タングステンストラップが高温プロセスの後に形成され、注入不純物を活性化し、ＲＩＥによりもたらされた基板の損傷を修復するので、タングステンとポリシリコンの間の望ましくない反応は厳しい制御を要求されることなく阻止することが出来る。
【００２４】
本発明の第二の実施の形態によれば、ゲート構造とコンタクトは同時に形成される。図７(a) ，７(b) ，７(c) は金属ストラップゲート構造および金属充填コンタクト１１１ｃを含むＭＯＳトランジスタを示す図である。図７(a) は第の二実施の形態によるＭＯＳトランジスタの上面図であり、図７(b) は図７(a) のＡ−Ａ’線に沿ってとった断面図であり、図７(c) は図７(a) のB −B ’線に沿ってとった断面図である。図７(a) ，７(b) および７(c) に示したように、ＭＯＳトランジスタは，＜１００＞の結晶面および約１乃至２０ｃｍの抵抗率を有するＰ形シリコン基板１００上に形成される。基板１００はシリコンウエーハでもよく、またはシリコン上に形成したエピタキシヤル層であってもよい。ＭＯＳトランジスタは、図示のように、基板上に直接形成してもよく、あるいは基板の不純物のドープされたウエル領域に形成してもよい。ＭＯＳトランジスタは浅いトレンチ分離領域（ＳＴＩ）領域１０１により基板１００上に形成した他の素子（図示せず）から分離される。ゲート構造１３０はタングステンストラップ１１１ｇ，チタン／チタン層１１０、および不純物のドープされたポリシリコンゲート電極１０３を有する。コンタクト孔１０９内には、その側壁上および対応するソース／ドレイン領域１０７の露出部上に形成された窒化チタン／チタン層１１０と、タングステンコンタクト（タングステンプラグ）１１１ｃとが形成される。第一絶縁層１０８（例えば、化学気相成長法により堆積された約１５０ｎｍの厚さの二酸化珪素膜）、第二絶縁層１１２、および金属配線層１１４（例えば、アルミニウム−銅（Ａｌ−Ｃｕ）配線層）が基板１００上に形成される。金属配線層１１４は、第二絶縁層１１２の開口１１３を介してコンタクト孔１０９内のタングステンコンタクト１１１ｃおよび窒化チタン／チタン層１１０にコンタクトする。ゲート構造１３０の側壁には側壁絶縁層１０６が形成され、また基板１００内にはソース／ドレイン領域（不純物の少量ドープされたＮ−領域１０７ａおよび不純物の多量にドープされたＮ+ 領域１０７とを含む。）が形成される。ゲート構造１３０はソース／ドレイン領域１０７間でゲート誘電体膜１０２によりチャネル領域から絶縁されて配置される。ゲート誘電体膜１０２は、例えば、厚さが約８ナノメートル（ｎｍ）の熱酸化二酸化珪素膜である。
【００２５】
第二の実施の形態のプロセスは図２および３を参照して述べたのと同じ初期ステップを用いるので、その説明が参照される。次に、図８(a) および８(b) に示したように、図８(a) に示したコンタクト孔１０９はＲＩＥを用いて形成され、ソース／ドレイン領域１０７を露出する。所望により、この時点で、図１３に示したように、コンタクト抵抗を低減させるためのコンタクト拡散領域１１９がイオン打ち込み（例えば、加速電圧４５ＫｅＶおよび５ｘ１０15／ｃｍ2 の砒素ドーズ量を用いて）およびアニーリング（例えば、Ｎ2 雰囲気において９５０℃で１０秒間急速熱アニーリング（ＲＴＡ： rapid thermal annealing）により形成される。
【００２６】
次に、図９(a) および９(b) を参照すると、ウエットエッチングにより（例えば、１６５℃において４５分間Ｈ3 ＰＯ4 ）窒化珪素層パターン１０４が除去されてポリシリコンゲート電極１０３上に開口を形成する。窒化チタン／チタン層１１０が、絶縁層１０８の上面および側壁上に、窒化珪素層パターン１０４を除去することにより露出されたポリシリコンゲート電極上に、コンタクト孔１０９の側壁上に、およびコンタクト孔１０９により露出されたソース／ドレイン領域上１０７部分上に形成される。窒化チタン／チタン層１１０は、コンタクト抵抗を低減するための、引き続くプロセスステップで堆積されるタングステン層に対する接着層として用いられる。接着層を形成するステップは必要に応じて省略してよい。窒化チタン／チタン層１１０を形成した後、タングステン膜１１１が堆積されて、コンタクト孔１０９およびポリシリコンゲート電極１０３上の開口を同時に充填する。タングステン膜１１１は例えば非選択ＣＶＤ(blanket CVD) 法により堆積される。
【００２７】
タングステンは、あるいは、図１２に示したように、選択ＣＶＤ(selective CVD) 法を用いて堆積されて、コンタクト孔１０９およびポリシリコンゲート電極１０３上の開口にタングステン堆積層１１６を形成してもよい。この場合、窒化チタン／チタン層１１０を形成するステップは、引き続くタングステン堆積プロセスの間に下方部分が損傷しないようにするために、省略してもよく、また珪化チタン（ＴｉＳｉ2 ）または珪化コバルト（ＣｏＳｉ2 ）などのシリサイド層からなる接着層１１５をポリシリコンゲート電極１０３およびソース／ドレイン領域１０７の露出部上に形成してもよい。これらのシリサイド層はスパッタリングプロセスによりチタンまたはコバルトを堆積しそれに続く加熱プロセスにより形成されてもよい。
【００２８】
図１０(a) および１０(b) に示したように、タングステン層１１１はＣＭＰにより平坦化される。絶縁層１０８はＣＭＰプロセスに対するストッパ層として機能する。結果として、タングステンコンタクト１１１ｃとタングステンストラップ１１１ｇは同時に形成される。次に、例えば、二酸化珪素の絶縁層１１２が図１１(a) および１１(b) に示したようにＣＶＤを用いて堆積され、エッチングされて開口１１３が形成される。最後に、金属（例えば、Ａｌ−Ｃｕ）配線層１１４がＣＶＤ絶縁層１１２に形成され、図１１(a) および１１(b) に示したように開口１１３を充填する。
【００２９】
図１４および１５は上記した本発明の第二実施の形態に従う方法の変形例を示す図である。図１４において、ポリシリコンゲート電極１０３およびタングステンストラップ１１１ｇの間に生じるかもしれない反応を阻止するために、例えば１０ナノメートルの厚さの薄いＷＮx 層１２０が窒化珪素層の堆積前にポリシリコン層にわたって形成される。
【００３０】
図１５はコンタクトプラグ１１１ｃの下方およびソース／ドレイン領域１０７上に形成されたシリサイド層１２１を示した図である。これらのシリサイド層１２１は図３(a) および３(b) に示した方法ステップの後にチタンまたはコバルト層を堆積させることにより形成される。これらの堆積物は引き続き加熱されて珪素（Ｓｉ）とチタン（またはコバルト）の間の反応により所望のシリサイドを形成する。特に、珪化チタン（ＴｉＳｉ2 ）または珪化コバルト（ＣｏＳｉ2 ）の形成は、ソース／ドレイン表面領域に対してのみシリサイド層を形成するためいかなるマスク構造も要求されないように自己整合的である（ポリシリコンゲートは既に窒化珪素層パターン１０４により保護されている。）。図１５に示した構造はＤＲＡＭ，ＳＲＡＭ，ゲートアレイおよびマイクロプロセッサなどの半導体装置に用いられる。この付加的なステップの利点はコンタクト抵抗を低減させ、ソース／ドレインシート抵抗を低減させることにある。この場合、図１２の構成におけるソース／ドレイン領域１０７に対する接着層１１５は要求されない。
【００３１】
【発明の効果】
本発明による上記の方法は金属ストラップゲートおよび金属コンタクトプラグ充填を同時に実現するのに必要な処理ステップ数の低減を実現するものである。更に、注入した不純物を活性化してソース／ドレイン領域を形成し、ＲＩＥの後基板損傷を修復するアニーリングステップがタングステン（または他の金属）ストラップ１１１ｇの堆積前に実施される。結果として、金属とポリシリコンゲート層の間の望ましくない反応を低減することが出来る。
【００３２】
ＰＭＯＳトランジスタおよびＮＭＯＳトランジスタの両者が同じ基板上に形成されてＣＭＯＳ集積回路を形成していることがわかる。
本発明は好適な実施の形態を参照して特に開示されたが、当業者には、本発明の精神と範囲から逸脱することなしに種々の変更および変形が可能であることが理解されるであろう。請求の範囲にはそのような変更および変形が含まれるものである。
【図面の簡単な説明】
【図１】（ａ）は本発明の第一実施の形態に係るＭＯＳトランジスタの上面図、（ｂ）は(a) のＡ−Ａ’線に沿ってとったその断面図，（ｃ）は（ａ）のB −B ’線に沿ってとったその断面図。
【図２】（ａ）は図１に示したＭＯＳトランジスタの各製造ステップにおける構造の上面図、（ｂ）はその断面図。
【図３】（ａ）は図１に示したＭＯＳトランジスタの各製造ステップにおける構造の上面図、（ｂ）はその断面図。
【図４】（ａ）は図１に示したＭＯＳトランジスタの各製造ステップにおける構造の上面図、（ｂ）はその断面図。
【図５】（ａ）は図１に示したＭＯＳトランジスタの各製造ステップにおける構造の上面図、（ｂ）はその断面図。
【図６】（ａ）は図１に示したＭＯＳトランジスタの各製造ステップにおける構造の上面図、（ｂ）はその断面図。
【図７】（ａ）は本発明の第二実施の形態に係るＭＯＳトランジスタの上面図、（ｂ）は(a) のＡ−Ａ’線に沿ってとったその断面図，（ｃ）は（ａ）のB −B ’線に沿ってとったその断面図。
【図８】（ａ）は図７に示したＭＯＳトランジスタの各製造ステップにおける構造の上面図、（ｂ）はその断面図。
【図９】（ａ）は図７に示したＭＯＳトランジスタの各製造ステップにおける構造の上面図、（ｂ）はその断面図。
【図１０】（ａ）は図７に示したＭＯＳトランジスタの各製造ステップにおける構造の上面図、（ｂ）はその断面図。
【図１１】（ａ）は図７に示したＭＯＳトランジスタの各製造ステップにおける構造の上面図、（ｂ）はその断面図。
【図１２】選択ＣＶＤによりタングステンを堆積させる他の形態のステップにおける構造の断面図。
【図１３】図８乃至図１１の方法に対する付加的なステップでの構造の断面図。
【図１４】図１および図７の構造の付加的特徴を示す断面図。
【図１５】図７の構造の付加的特徴を示す断面図。
【図１６】従来の方法により形成されたＭＯＳトランジスタを示す断面図。
【符号の説明】
１００…シリコン基板、
１０１…浅いトレンチ分離（ＳＴＩ）領域、
１０２…ゲート誘電体膜、
１０３…ポリシリコンゲート電極、
１０４…窒化珪素層パターン、
１０７…ソース／ドレイン拡散領域、
１０６…側壁絶縁層、
１０８…絶縁層、
１０９…コンタクト孔、
１１０…窒化チタン／チタン層、
１１１…タングステン層、
１１１ｃ…タングステンコンタクト、
１１１ｇ…タングステンストラップ、
１１２…第二絶縁層、
１１３…開口、
１１４…金属配線層、
１１５…接着層、
１１６…タングステン堆積層、
１１９…コンタクト拡散領域、
１２１…シリサイド層、
１３０…ゲート構造。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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