(57)【特許請求の範囲】
【請求項１】
適当なバッファ層を介して基板上において、該基板側から、少なくともｎ型またはｉ型ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦０．３）よりなるドリフト層と、ｉ型ＡｌＹＧａ１−ＹＮ（Ｙ＞Ｘ）よりなるバリア層と、ｎ型ＡｌＹＧａ１−ＹＮよりなる電子供給層と、ｉ型ＧａＮまたはＩｎＧａＮよりなるチャネル層とが順にエピタキシャル成長された窒化物系半導体多層構造と、
該チャネル層表面の一部に絶縁膜を介して形成されたゲート電極と、
該ゲート電極が形成されている領域の平面方向片側に隣接して、少なくとも該チャネル層の一部から該ドリフト層の一部に亘ってｎ型不純物が１×１０１８ｃｍ−３以上の濃度でドーピングされたｎ＋型接続領域と、
該ゲート電極に対して該ｎ＋型接続領域の反対側の半導体層表面に形成されたソース電極と、
該基板裏面に形成されたドレイン電極とを有する電界効果トランジスタ。
【請求項２】
該ソース電極が、該チャネル層の表面側一部にｎ型不純物を１×１０１８ｃｍ−３以上の濃度でドーピングして形成されるソースコンタクト領域上に形成されていることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項３】
該ソース電極が、該チャネル層表面に形成されたｎ型またはｉ型ＡｌＺＧａ１−ＺＮ（Ｚ＞Ｙ）よりなるソースコンタクト層上に形成されていることを特徴とする請求項１記載の電界効果トランジスタ。
【請求項４】
該ｎ＋型接続領域全体が、ｎ型不純物を１×１０１８ｃｍ−３以上の濃度にドーピングしたＧａＮで構成されていることを特徴とする請求項１〜３のいずれか一項に記載の電界効果トランジスタ。
【請求項５】
該ドレイン電極が、基板裏面から該窒化物系半導体多層多層構造に到達するように形成されたトレンチ溝内で、該窒化物系半導体多層構造に接触するように形成されることを特徴とする請求項１〜４のいずれか一項に記載の電界効果トランジスタ。
【請求項６】
適当なバッファ層を介して基板上において、該基板側から、少なくともｎ型またはｉ型ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦０．３）よりなるドリフト層と、ｉ型ＡｌＹＧａ１−ＹＮ（Ｙ＞Ｘ）よりなるバリア層と、ｎ型ＡｌＹＧａ１−ＹＮよりなる電子供給層と、ｉ型ＧａＮまたはＩｎＧａＮよりなるチャネル層とが順にエピタキシャル成長することにより、窒化物系半導体多層構造を形成し、
該チャネル層表面の一部に絶縁膜を介してゲート電極を形成し、
該ゲート電極が形成されている領域の平面方向片側に隣接して、少なくとも該チャネル層の一部から該ドリフト層の一部に亘ってｎ型不純物が１×１０１８ｃｍ−３以上の濃度でドーピングされたｎ＋型接続領域を形成し、
該ゲート電極に対して該ｎ＋型接続領域の反対側の半導体層表面にソース電極を形成し、
該基板裏面にドレイン電極を形成する電界効果トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、窒化物系半導体を用いた電界効果トランジスタ及びその製造方法に関する。特に、ノーマリオフ（エンハンスメント）型電界効果トランジスタ及びその製造方法において、低オン抵抗を実現できる構成を有する電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮなどの窒化物系半導体は、高い絶縁破壊強度、高い熱伝導率、高い電子飽和速度を有しているという特長を有する。この特長のため、窒化物系半導体材料は、高周波デバイス、あるいはスイッチング素子などの電力制御用パワーデバイスの作製に利用する半導体材料として有望であり、近年、窒化物系半導体材料を用いた電界効果トランジスタの実用化開発が盛んに行われている。【０００３】
これらの応用に対しては、電界効果トランジスタのゲート電極への負の直流バイアス電源を必要としないノーマリオフ（エンハンスメント）型であることが要求されている。図８に、窒化物系半導体材料を用いたノーマリオフ（エンハンスメント）型電界効果トランジスタとして提案されている構造の一例を示す（特許文献１を参照）。以下、図８に例示される技術に係る、窒化物系半導体を用いたノーマリオフ型電界効果トランジスタの構成を簡単に説明する。【０００４】
半絶縁性基板１１上にバッファ層１２と、例えばｉ−ＧａＮからなるチャネル層１３が順次積層されている。チャネル層１３の上には、チャネル層１３よりもバンドギャップの大きい、例えばＡｌＧａＮからなる第１の電子供給層１４ａと第２の電子供給層１４ｂが互いに隔離して形成されている。そして、その両側にはＳｉのようなｎ型不純物が５×１０１７ｃｍ−３以上の高濃度でドーピングされた例えばｎ−ＧａＮからなる一対のコンタクト層１６ａ、１６ｂが形成されている。コンタクト層１６ａ上にはソース電極Ｓが、コンタクト層１６ｂ上にはドレイン電極Ｄが形成されている。一方、第１および第２の電子供給層１４ａ、１４ｂの間から露出しているチャネル層１３の表面は絶縁層１５で被覆されている。さらに、絶縁層１５の上に例えばＴａ−Ｓｉからなるゲート電極Ｇが形成されて、ゲート部Ｇ０を構成している。【０００５】
ゲート部Ｇ０においては、ゲート電極Ｇの下方箇所に電子供給層が存在していないため、ゲート電極Ｇの直下、すなわち第１及び第２の電子供給層１４ａ、１４ｂの間に位置するチャネル層１３には２次元電子ガスは発生しない。ゲート電極Ｇに所定のバイアス電圧を印加すると、絶縁層１５の直下に位置するチャネル層１３の箇所に電子の反転分布層が発生する。この反転分布層が第１および第２の電子供給層１４ａ、１４ｂ下に発生している２次元電子ガス６の間を接続することによって、ソース電極Ｓとドレイン電極Ｄの間にドレイン電流が流れ、トランジスタはオン状態となる。【０００６】
一方、ゲート電圧をバイアスしない状態（Ｖｇ＝０Ｖ）では、ゲート電極Ｇの直下には２次元電子ガスも反転分布層も形成されず、第１および第２の電子供給層１４ａ、１４ｂ下に発生している２次元電子ガス６は互いに断絶される。このため、Ｖｇ＝０Ｖの状態では、ソース電極Ｓとドレイン電極Ｄの間にドレイン電流は流れない。すなわち、図８に例示される電界効果トランジスタは、Ｖｇ＝０Ｖの状態でドレイン電流の流れない、所謂ノーマリオフ型のトランジスタとして機能する。
【特許文献１】ＷＯ２００３／０７１６０７号公報（再公表公報）
【発明の開示】
【発明が解決しようとする課題】
【０００７】
一方、図８に示す構成を有するノーマリオフ（エンハンスメント）型電界効果トランジスタには、以下に示すような構成上の課題が複数ある。【０００８】
第一の課題は、図８に示すゲート部Ｇ０の構成では、トランジスタをオン状態にするのに電子の反転分布層を利用しているため、オン状態でのソース−ドレイン間の抵抗、所謂オン抵抗が高くなってしまうという問題がある。【０００９】
一般に、現在製造されている比較的良質なエピタキシャル層を用いて、ＡｌＧａＮ／ＧａＮヘテロ接合により２次元電子ガスを形成すると、１５００ｃｍ２／Ｖｓ以上の高い移動度が得られる。この２次元電子ガスが電流輸送を担うキャリアとなるデバイスでは、２次元電子ガスの高移動度により低いオン抵抗の電界効果トランジスタを実現できる。図８に示す第１および第２の電子供給層１４ａ、１４ｂ下のチャネル層１３には２次元電子ガス６が形成されているため、この領域の抵抗は比較的小さい。【００１０】
しかしながら、ゲート部Ｇ０の直下では電子供給層が存在しないため、２次元電子ガスは発生せず、電子の反転分布層が電流輸送を担うことになる。窒化物系半導体で構成されるチャネル層１３と絶縁層１５との界面には、多数の界面準位が存在し、その影響で反転分布層の電子移動度が低下してしまうことが知られている。現在の技術ではこの界面準位を低減することは困難で、報告されている反転分布層の電子移動度はせいぜい５０ｃｍ２／Ｖｓと２次元電子ガスの１／３０程度に留まる。すなわち、図８のゲート部Ｇ０に示すような、電子の反転分布層を利用する構成では、トランジスタをオン状態としたときに、ゲート直下の抵抗、所謂チャネル抵抗が、２次元電子ガスを利用する構成に比べて３０倍になり、大幅なオン抵抗の増加を引き起こす。特に、電力用パワーデバイスにおいて低耐圧品と呼ばれる耐圧２００Ｖ以下の製品においては、オン抵抗の大部分をチャネル抵抗が占めるため、チャネル抵抗が高くなってしまう図８の構成になる電界効果トランジスタは低耐圧品の製造には適さない。【００１１】
この問題に対し、第１および第２の電子供給層１４ａ、１４ｂの間の距離を小さくすることによってゲート長（Ｌｇ）を短くし、チャネル抵抗を低減することができる。しかしながら、ゲート長（Ｌｇ）を短縮すると、チャネル抵抗が低減する一方で、ドレイン耐圧が低下するというトレードオフの関係があり、この方法では高い耐圧を維持したまま、オン抵抗を低減することはできない。すなわち、図８に示す構成では、十分な耐圧を維持したまま低いオン抵抗を実現することは極めて困難である。【００１２】
第二の課題は、ソース電極Ｓとドレイン電極Ｄが共に半導体表面に形成される横型表面デバイスであるため、デバイス面積あたりのオン抵抗の低減が難しいという問題がある。【００１３】
図８に示す構成では、前述のように、第１および第２の電子供給層１４ａ、１４ｂ下のチャネル層１３には移動度の高い２次元電子ガス６が形成されているために、ソース−ゲート間、ゲート−ドレイン間は抵抗の低い領域となっている。ゲート−ドレイン間をこのような抵抗の低い領域で構成する場合、高いゲート耐圧を維持するために、その距離を長くする必要がある。例えば、図８に例示される構成の電界効果トランジスタで、ゲート耐圧６００Ｖ以上を確保するためには、２０μｍ程度のゲート−ドレイン間距離が必要となる。また、その他の領域の代表的な寸法を列挙すると、ソース電極１０μｍ、ソース−ゲート間距離２μｍ、ゲート長（Ｌｇ）３μｍ、ドレイン電極１０μｍであり、デバイス全体（４５μｍ）のうち、ゲート−ドレイン間距離（２０μｍ）とドレイン電極（１０μｍ）が２／３を占めることになる。【００１４】
このように、図８のような横型表面デバイスでは、高いゲート耐圧を維持する必要から大きなゲート−ドレイン間距離が必要であり、かつドレイン電極も半導体表面に配置しなければならないことから、デバイス全体に占めるこれらドレイン領域の面積が極めて大きくなってしまう。デバイスのオン抵抗は、通常デバイス面積あたりで定義されるため、面積が大きくなってしまうことは、デバイス面積あたりのオン抵抗が増加してしまうことを意味する。すなわち、図８のような構成では、トランジスタのオン抵抗を低減することは困難である。【００１５】
本発明は前記の課題を解決するものである。本発明の目的は、窒化物半導体を用いた電界効果トランジスタ及びその製造方法に関して、ノーマリオフ（エンハンスメント）型の構成であっても、高い耐圧を維持しつつ、低オン抵抗、低消費電力を実現可能な構造を有する電界効果トランジスタ及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
図８に示すノーマリオフ（エンハンスメント）型電界効果トランジスタにおいて、オン抵抗の低減が難しい主な要因は、第１にゲート部のチャネルに移動度の低い反転分布層を利用していること、第２にデバイス面積の低減が難しい横型表面デバイスであること、にある。【００１７】
これらの課題を解決する手段として、下記の構成を選択することが有効であることを見出し、本発明を完成するに至った。【００１８】
本発明による電界効果トランジスタは、適当なバッファ層を介して基板上において、該基板側から、少なくともｎ型またはｉ型ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦０．３）よりなるドリフト層と、ｉ型ＡｌＹＧａ１−ＹＮ（Ｙ＞Ｘ）よりなるバリア層と、ｎ型ＡｌＹＧａ１−ＹＮよりなる電子供給層と、ｉ型ＧａＮまたはＩｎＧａＮよりなるチャネル層とが順にエピタキシャル成長された窒化物系半導体多層構造と、該チャネル層表面の一部に絶縁膜を介して形成されたゲート電極と、該ゲート電極が形成されている領域の平面方向片側に隣接して、少なくとも該チャネル層の一部から該ドリフト層の一部に亘ってｎ型不純物が１×１０１８ｃｍ−３以上の濃度でドーピングされたｎ＋型接続領域と、該ゲート電極に対して該ｎ＋型接続領域の反対側の半導体層表面に形成されたソース電極と、該基板裏面に形成されたドレイン電極とを有するものである。【００１９】
本発明による電界効果トランジスタは、適当なバッファ層を介して基板上において、該基板側から、少なくともｎ型またはｉ型ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦０．３）よりなるドリフト層と、ｉ型ＡｌＹＧａ１−ＹＮ（Ｙ＞Ｘ）よりなるバリア層と、ｎ型ＡｌＹＧａ１−ＹＮよりなる電子供給層と、ｉ型ＧａＮまたはＩｎＧａＮよりなるチャネル層とが順にエピタキシャル成長することにより、窒化物系半導体多層構造を形成し、該チャネル層表面の一部に絶縁膜を介してゲート電極を形成し、該ゲート電極が形成されている領域の平面方向片側に隣接して、少なくとも該チャネル層の一部から該ドリフト層の一部に亘ってｎ型不純物が１×１０１８ｃｍ−３以上の濃度でドーピングされたｎ＋型接続領域を形成し、該ゲート電極に対して該ｎ＋型接続領域の反対側の半導体層表面にソース電極を形成し、該基板裏面にドレイン電極を形成するものである。
【発明の効果】
【００２０】
本発明によれば、窒化物半導体を用いた電界効果トランジスタに関して、ノーマリオフ（エンハンスメント）型の構成であっても、高い耐圧を維持しつつ、低オン抵抗、低消費電力を実現可能な構造を有する電界効果トランジスタ及びその製造方法を得ることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第一の実施形態にかかる電界効果トランジスタの構成の一例を模式的に示す断面図である。
【図２Ａ】本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、エピタキシャル成長工程を模式的に説明する断面図である。
【図２Ｂ】本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ｎ＋型接続領域およびソース電極の形成工程を模式的に説明する断面図である。
【図２Ｃ】本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ソースコンタクト層のエッチング工程を模式的に説明する断面図である。
【図２Ｄ】本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ゲート絶縁膜およびゲート電極の形成工程を模式的に説明する断面図である。
【図２Ｅ】本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、基板裏面よりトレンチ溝を形成する工程を模式的に説明する断面図である。
【図２Ｆ】本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ドレイン電極の形成工程を模式的に説明する断面図である。
【図３】本発明の第一の実施形態にかかる電界効果トランジスタの、オフ状態での、ゲート電極下の伝導帯エネルギーを模式的に示すエネルギーポテンシャル分布図である。
【図４】本発明の第一の実施形態にかかる電界効果トランジスタの、オン状態での、ゲート電極下の伝導帯エネルギーを模式的に示すエネルギーポテンシャル分布図である。
【図５】本発明の第一の実施形態にかかる電界効果トランジスタの、オン状態での、キャリアである電子の流れを説明する断面図である。
【図６】本発明の第二の実施形態にかかる電界効果トランジスタの構成の一例を模式的に示す断面図である。
【図７Ａ】本発明の第二の実施形態にかかる電界効果トランジスタの製造工程中、エピタキシャル成長工程を模式的に説明する断面図である。
【図７Ｂ】本発明の第二の実施形態にかかる電界効果トランジスタの製造工程中、ｎ＋型接続領域の形成工程を模式的に説明する断面図である。
【図７Ｃ】本発明の第二の実施形態にかかる電界効果トランジスタの製造工程中、ソースコンタクト領域の形成工程を模式的に説明する断面図である。
【図７Ｄ】本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ソース電極の形成工程を模式的に説明する断面図である。
【図７Ｅ】本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ゲート絶縁膜およびゲート電極の形成工程を模式的に説明する断面図である。
【図７Ｆ】本発明の第一の実施形態にかかる電界効果トランジスタの製造工程中、ドレイン電極の形成工程を模式的に説明する断面図である。
【図８】関連するノーマリオフ（エンハンスメント）型電界効果トランジスタの構成の一例を模式的に示す断面図である。
【符号の説明】
【００２２】
１１  半絶縁性基板
１２  バッファ層
１３  チャネル層
１４ａ、１４ｂ  電子供給層
１５  絶縁層
１６ａ、１６ｂ  コンタクト層
６  ２次元電子ガス
１０１、２０１  基板
１０２、２０２  バッファ層
１０３  ドレインコンタクト層
１０４、２０４  ドリフト層
１０５、２０５  バリア層
１０６、２０６  電子供給層
１０７、２０７  チャネル層
１０８  ソースコンタクト層
１０９、２０９  ソース電極
１１０、２１０  保護膜
１１１、２１１  ゲート電極
１１２、２１２  ゲート絶縁膜
１１３、２１３  ｎ＋型接続領域
１１４  ２次元電子ガス
１１５、２１５  ドレイン電極
１１６  反転分布層
２１６  ソースコンタクト領域
２１７  拡散源
【発明を実施するための最良の形態】
【００２３】
本発明にかかる電界効果トランジスタは、適当なバッファ層を介して基板上にエピタキシャル成長された窒化物系半導体多層構造を有する。また、窒化物系半導体多層構造は、基板側から、少なくとも、ｎ型またはｉ型ＡｌＸＧａ１−ＸＮ（０≦Ｘ≦０．３）よりなるドリフト層と、ｉ型ＡｌＹＧａ１−ＹＮ（Ｙ＞Ｘ）よりなるバリア層と、ｎ型ＡｌＹＧａ１−ＹＮよりなる電子供給層と、ｉ型ＧａＮまたはＩｎＧａＮよりなるチャネル層とが順次積層されたものである。チャネル層表面の一部には、絶縁膜を介して、ゲート電極が形成される。そして、ゲート電極が形成されている領域の平面方向片側に隣接して、少なくともチャネル層の一部からドリフト層の一部に亘ってｎ型不純物が１×１０１８ｃｍ−３以上の濃度でドーピングされたｎ＋型接続領域が形成される。ゲート電極に対してｎ＋型接続領域の反対側の半導体層表面にソース電極が形成される。さらに、基板裏面には、ドレイン電極が形成される。【００２４】
このように、本発明にかかる電界効果トランジスタは、チャネル層表面に絶縁膜を介して形成されるゲート電極に対して、電子供給層が反対側、すなわちチャネル層の下方に形成されている。このため、ゲート電極に所定のバイアス電圧を印加してトランジスタをオン状態にした時、ゲート直下には、絶縁膜／チャネル層界面に形成される電子の反転分布層に加えて、チャネル層／電子供給層界面に移動度の大きい２次元電子ガスが蓄積される。すなわち、図８に示すノーマリオフ型電界効果トランジスタでは、ゲート電極直下の電流輸送を移動度の小さい電子の反転分布層のみで担っていたのに対して、本発明では、ゲート電極直下の電流輸送を反転分布層及び２次元電子ガスが担うことになる。そして、反転分布層に２次元電子ガスが加わることによりキャリアが増加すること、および新たに加わった２次元電子ガスの移動度が大きいこと、の２点によりチャネル抵抗を大幅に低減することができる。【００２５】
また、本発明によれば、ゲート−ドレイン間において、チャネル層からｎ＋型接続領域、ドリフト層を通って基板裏面のドレイン電極に電子が流れる縦型トランジスタ構造を採っている。このため、トランジスタの耐圧は、ドリフト層の厚さとｎ型不純物濃度で決まる。トランジスタの耐圧を十分高くするためには、ゲート−ドレイン間距離を大きくする必要がある。横型表面デバイスでは、ゲート−ドレイン間距離を大きくするとデバイスの面積が増加してしまうのに対して、本発明による縦型トランジスタでは、高い耐圧を確保するために例えばドリフト層の厚さを増やしたとしても、デバイスの面積は変わらない。さらに、ドレイン電極を基板裏面に形成していることも考えると、横型表面デバイスに対してデバイス面積は半分以下になることから、デバイス面積あたりのオン抵抗を大幅に低減することができる。【００２６】
さらに、本発明によれば、ゲート電極に所定のバイアス電圧を印加してトランジスタをオン状態にした時、ゲート電極直下のＡｌＧａＮバリア層とＧａＮドリフト層の界面にも２次元電子ガスが蓄積される。これにより、ｎ＋型接続領域からドリフト層に電子が注入される際、バリア層／ドリフト層界面の２次元電子ガスを介して電流が横方向に広がるという効果が得られる。横型表面デバイスでは、ゲート−ドレイン間のドリフト領域で、このように電流経路の断面積が広がらないことから、本発明による縦型トランジスタ構造を採ることにより、横型表面デバイスに比べてドリフト領域の抵抗が低減し、結果としてオン抵抗を低減することができる。【００２７】
以上のように、本発明にかかる電界効果トランジスタは、ノーマリオフ（エンハンスメント）型の構成であっても、高い耐圧を維持しつつ、低オン抵抗、低消費電力を実現可能な構造を有する。
以下に、具体例を示して、本発明をより詳しく説明する。下記の具体例は、本発明の最良の実施形態の一例であるが、本発明は、これらの実施形態に限定されるものではない。【００２８】
（第一の実施形態）
本発明の第一の実施形態にかかる電界効果トランジスタの実施例を、図を参照して詳細に説明する。図１は、該第一の実施形態にかかる電界効果トランジスタの構造を模式的に示す断面図である。【００２９】
本第一の実施形態にかかる電界効果トランジスタにおいて利用される窒化物半導体は、下記の層状構造を有している。基板１０１上に、バッファ層１０２、厚さ０．１μｍでＳｉが２×１０１９ｃｍ−３ドーピングされたｎ型ＧａＮからなるドレインコンタクト層１０３、厚さ２．５μｍのＧａＮからなるドリフト層１０４、厚さ１５ｎｍのアンドープＡｌ０．１５Ｇａ０．８５Ｎからなるバリア層１０５、厚さ５ｎｍでＳｉが１×１０１９ｃｍ−３ドープされたｎ型Ａｌ０．１５Ｇａ０．８５Ｎからなる電子供給層１０６、厚さ１０ｎｍのアンドープＧａＮからなるチャネル層１０７、厚さ１５ｎｍでＳｉが１×１０１８ｃｍ−３ドープされたｎ型Ａｌ０．２Ｇａ０．８Ｎからなるソースコンタクト層１０８がこの順にエピタキシャル成長され、積層構造を形成している。なお、ソースコンタクト層１０８は、ｎ型Ａｌ０．２Ｇａ０．８Ｎから形成されるが、ｎ型またはｉ型ＡｌＺＧａ１−ＺＮ（Ｚ＞Ｙ）から形成されていればよい。表面のソースコンタクト層１０８の一部はエッチング除去されており、ソースコンタクト層１０８が残っている領域にはソース電極１０９および保護膜１１０が形成されている。ソースコンタクト層１０８がエッチング除去された領域および保護膜１１０上を覆うようにゲート絶縁膜１１２が形成されている。ゲート絶縁膜１１２上には、ソースコンタクト層１０８の端部を覆うようにゲート電極１１１が形成されている。ゲート電極１１１に対してソース電極１０９の反対側の領域には、チャネル層１０７の一部からドリフト層１０４の一部に亘って、ｎ型不純物としてのＳｉが１×１０１９ｃｍ−３以上ドーピングされたｎ＋型接続領域１１３が形成されている。基板１０１の裏面からは、ドレインコンタクト層１０３に達するトレンチ溝が形成され、このトレンチ溝と基板１０１裏面を覆うようにドレイン電極１１５が形成されている。【００３０】
図１の構成になる電界効果トランジスタの製造方法の一例を、図２Ａ〜図２Ｆを参照して説明する。図２Ａ〜図２Ｆは、本発明の第一の実施形態にかかる電界効果トランジスタの製造工程を模式的に示した断面図である。【００３１】
始めに、有機金属気相成長法（ＭＯＶＰＥ：  Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）を用いて、ＳｉＣからなる基板１０１上にバッファ層１０２、厚さ０．１μｍでＳｉが２×１０１９ｃｍ−３ドーピングされたｎ型ＧａＮからなるドレインコンタクト層１０３、厚さ２．５μｍのＧａＮからなるドリフト層１０４、厚さ１５ｎｍのアンドープＡｌ０．１５Ｇａ０．８５Ｎからなるバリア層１０５、厚さ５ｎｍでＳｉが１×１０１９ｃｍ−３ドープされたｎ型Ａｌ０．１５Ｇａ０．８５Ｎからなる電子供給層１０６、厚さ１０ｎｍのアンドープＧａＮからなるチャネル層１０７、厚さ１５ｎｍでＳｉが１×１０１８ｃｍ−３ドープされたｎ型Ａｌ０．２Ｇａ０．８Ｎからなるソースコンタクト層１０８を、この順にエピタキシャル成長し、作製に利用される窒化物半導体の積層構造を得る（図２Ａ）。【００３２】
次にｎ＋型接続領域１１３が形成される領域に開口パターンを形成したフォトレジスト・マスクを利用し、イオン注入法により１×１０１５ｃｍ−２のＳｉを７０ｋｅＶのエネルギーで所定の場所に注入する。その後、フォトレジスト・マスクを除去し、１２００℃のアニールを行うことでｎ＋型接続領域１１３を形成する。次いで、蒸着・リフトオフ法を用いて、Ｔｉ／Ａｌ（３０／１８０ｎｍ）電極を、ソースコンタクト層１０８表面の所定場所に形成した後、７００℃、６０秒のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を行って、ソース電極１０９を得る（図２Ｂ）。【００３３】
プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ１００ｎｍのＳｉＮからなる保護膜１１０を成膜する。その後、ソースコンタクト層１０８が除去される領域に開口パターンを形成したフォトレジスト・マスクを利用し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いて、保護膜１１０をエッチングする。フォトレジスト・マスクを除去した後、保護膜１１０をエッチングマスクとして、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）ドライエッチ法を用いてソースコンタクト層１０８をエッチング除去する（図２Ｃ）。【００３４】
ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ３０ｎｍのＡｌ２Ｏ３からなるゲート絶縁膜１１２を成膜する。その後、蒸着・リフトオフ法を用いて、所定の場所にＮｉ／Ａｕ（３０／３００ｎｍ）を形成することにより、ゲート電極１１１を得る（図２Ｄ）。基板１０１を裏面研磨して１２０μｍの厚さにした後、所定の場所に開口パターンを形成したＮｉからなる金属マスクを利用し、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）ドライエッチ法を実施する。これにより、基板１０１、バッファ層１０２を貫通し、ドレインコンタクト層１０３に達するトレンチ溝を形成する（図２Ｅ）。最後に基板１０１裏面全体に蒸着法によりドレイン電極１１５を形成することで電界効果トランジスタが完成する（図２Ｆ）。【００３５】
次に、図１の構成になる電界効果トランジスタの動作を図３〜５を参照して説明する。図３および図４は、図１のＩＩＩ（ＩＶ）−ＩＩＩ’（ＩＶ’）線に沿った断面のエネルギーポテンシャル分布図である。図３は、ゲート電極１１１にバイアス電圧を印加していない（Ｖｇ＝０Ｖ）時のエネルギーポテンシャル分布を示している。図４は、ゲート電極１１１に所定の閾値電圧（Ｖｔ）以上の正のバイアス電圧を印加（Ｖｇ＞Ｖｔ＞０Ｖ）した時のエネルギーポテンシャル分布を示している。【００３６】
図１の構成になる電界効果トランジスタでは、ゲート電極１１１にバイアス電圧を印加していない（Ｖｇ＝０Ｖ）時、図３に示す如く、チャネル層１０７全体に亘って、伝導帯のエネルギー（ＥＣ）がフェルミ準位（ＥＦ）の下になることがなく、キャリアとなる電子がない状態である。すなわち、図１において、Ｖｇ＝０Ｖでは、ソースコンタクト層１０８が形成されている領域に発生している２次元電子ガス１１４と、ｎ＋型接続領域１１３との間が断絶しているため、この電界効果トランジスタは、ソース電極１０９とドレイン電極１１５との間には電流の流れないオフ状態となる。【００３７】
一方、ゲート電極１１１に所定の閾値電圧（Ｖｔ）以上の正のバイアス電圧を印加（Ｖｇ＞Ｖｔ＞０Ｖ）した場合には、図４に示す如く伝導帯のエネルギー（ＥＣ）が引き下げられる。そして、チャネル層１０７とゲート絶縁膜１１２との界面、チャネル層１０７と電子供給層１０６との界面、バリア層１０５とドリフト層１０４との界面の３箇所で、伝導帯のエネルギー（ＥＣ）がフェルミ準位（ＥＦ）の下になる。このことから、これらの界面にはキャリアとなる電子が、チャネル層１０７とゲート絶縁膜１１２との界面には反転分布層１１６として、他の２つの界面には２次元電子ガス１１４として蓄積される。すなわち、ゲート電極１１１に所定の閾値電圧（Ｖｔ）以上の正のバイアス電圧を印加（Ｖｇ＞Ｖｔ＞０Ｖ）した場合には、チャネル層１０７内に発生したこれら反転分布層１１６と２次元電子ガス１１４とが、ソースコンタクト層１０８が形成されている領域に発生している２次元電子ガス１１４と、ｎ＋型接続領域１１３との間を接続することにより、この電界効果トランジスタは、ソース電極１０９とドレイン電極１１５との間に電流が流れるオン状態となる。【００３８】
図５は、図１の構成になる電界効果トランジスタのゲート電極１１１に所定の閾値電圧（Ｖｔ）以上の正のバイアス電圧を印加（Ｖｇ＞Ｖｔ＞０Ｖ）して、電界効果トランジスタをオン状態にした時の、キャリアである電子の流れを説明する断面図である。上述したように、電界効果トランジスタをオン状態とした時には、ゲート電極１１１直下のチャネル層１０７内に反転分布層１１６、２次元電子ガス１１４が発生する。このため、これらにより、ソースコンタクト層１０８が形成されている領域に発生している２次元電子ガス１１４と、ｎ＋型接続領域１１３との間が接続された状態になる。従って、表面のソース電極１０９から半導体層内に注入された電子は、図４中の点線矢印で示したように、ソースコンタクト層１０８、チャネル層１０７からｎ＋型接続領域１１３を通り、ここから縦方向にドリフト層１０４、ドレインコンタクト層１０３から裏面のドレイン電極１１５へと流れる。【００３９】
以上説明してきたように、図１の構成になる本発明の電界効果トランジスタは、ゲート電極１１１にバイアス電圧を印加しない時（Ｖｇ＝０Ｖ）には、ソース電極１０９とドレイン電極１１５の間に電流の流れないオフ状態である。そして、所定の閾値電圧（Ｖｔ）以上の正バイアス電圧を印加した時（Ｖｇ＞Ｖｔ＞０Ｖ）のみオン状態となってソース電極１０９とドレイン電極１１５の間に電流が流れる。すなわち、図１の構成になる本発明の電界効果トランジスタは、ノーマリオフ（エンハンスメント）型電界効果トランジスタとして機能する。また、図１の構成になる本発明の電界効果トランジスタは、オン状態での電子の流れ（電流）が、表面のソース電極１０９から裏面のドレイン電極１１５への縦方向となる縦型電界効果トランジスタとして機能する。【００４０】
図１の構成になる本発明の電界効果トランジスタでは、ゲート電極１１１に所定の閾値電圧（Ｖｔ）以上の正バイアス電圧を印加して（Ｖｇ＞Ｖｔ＞０Ｖ）オン状態とした時、図４および図５に示す如く、ゲート電極１１１下の領域のチャネル層１０７には、チャネル層１０７とゲート絶縁膜１１２との界面に蓄積される反転分布層１１６に加えて、チャネル層１０７と電子供給層１０６との界面に移動度の大きい２次元電子ガス１１４が蓄積する。すなわち、図８に示すノーマリオフ型電界効果トランジスタでは、ゲート電極直下の電流輸送を移動度の小さい電子の反転分布層のみで担っていたのに対して、本発明では、ゲート電極１１１直下の電流輸送を反転分布層１１６及び２次元電子ガス１１４で担うことになる。従って、本発明では、反転分布層１１６に２次元電子ガス１１４が加わることによりキャリアが増加すること、および新たに加わった２次元電子ガス１１４の移動度が大きいこと、の２点によりチャネル抵抗を大幅に低減することができる。【００４１】
また、本発明の電界効果トランジスタでは、ゲート電極１１１下の領域からドレイン電極１１５に向けては、図５に示す如く、チャネル層１０７からｎ＋型接続領域１１３、ドリフト層１０４を通って基板裏面のドレイン電極１１５に電子が流れる縦型トランジスタ構造を採っている。従って、トランジスタの耐圧は、ドリフト層１０４の厚さとｎ型不純物濃度で決まる。また、トランジスタの耐圧を十分高くするためには、ゲート−ドレイン間距離を大きくする必要がある。横型表面デバイスでは、ゲート−ドレイン間距離を大きくするとデバイスの面積が増加してしまうのに対して、本発明による縦型トランジスタでは、高い耐圧を確保するために例えばドリフト層１０４の厚さを増やしたとしても、デバイスの面積は変わらない。さらに、ドレイン電極１１５を基板裏面に形成しているため、横型表面デバイスに対してデバイス面積を削減することができる。例えば、本実施の形態になる電界効果トランジスタでは、ドリフト層１０４を２．５μｍ厚のアンドープＧａＮで構成することにより６００Ｖの耐圧を得られる。また、本実施の形態になる電界効果トランジスタでは、各領域の代表的な寸法は、ソース電極１０μｍ、ソース−ゲート間距離２μｍ、ゲート長（Ｌｇ）３μｍ、ｎ＋型接続領域３μｍの計１８μｍであり、横型表面デバイスでの寸法（４５μｍ）に対して、デバイス面積を６０％低減することができる。【００４２】
さらに、本発明の電界効果トランジスタでは、ゲート電極１１１に所定のバイアス電圧を印加してトランジスタをオン状態にした時、図４および図５に示す如く、ゲート電極１１１下のバリア層１０５とドリフト層１０４との界面にも２次元電子ガス１１４が蓄積される。これにより、ｎ＋型接続領域１１３からドリフト層１０４に電子が注入される際、バリア層１０５とドリフト層１０４との界面の２次元電子ガス１１４を介して電子の流れ（電流）が横方向に広がるという効果が得られる。横型表面デバイスでは、ゲート−ドレイン間のドリフト領域で、このように電流経路の断面積が広がらないことから、本発明による縦型トランジスタ構造を採ることにより、横型表面デバイスに比べてドリフト領域の抵抗が低減し、結果としてオン抵抗を低減することができる。【００４３】
以上説明してきたように、図１の構成になる本発明の電界効果トランジスタは、図８に示した電界効果トランジスタと比べて、チャネル抵抗、デバイス面積、ドリフト領域の抵抗の３つを低減する効果が得られ、その結果としてオン抵抗は、耐圧６００Ｖに対して３ｍΩｃｍ２という非常に小さい値を得ることができた。【００４４】
なお、本実施例に示した材料や製造工程は、一例を示したものであってこれに限定されるものではない。例えば、基板１０１には、ＳｉＣだけでなく、サファイア、ＧａＮ、Ｓｉ等、窒化物系半導体をエピタキシャル成長できる基板として用いられているものはいずれも利用可能である。また、ゲート絶縁膜１１２には、Ａｌ２Ｏ３だけでなく、ＳｉＯ２、ＳｉＮ、ＳｉＯＮ、ＡｌＮ、ＭｇＯ、Ｓｃ２Ｏ３、ＺｒＯ２、ＨｆＯ２、あるいはこれらの積層構造を用いることができる。また、ｎ＋型接続領域１１３の形成方法としては、イオン注入法だけでなく、固層拡散などの不純物添加法を用いることも可能である。【００４５】
（第二の実施形態）
本発明の第二の実施形態にかかる電界効果トランジスタの実施例を、図を参照して詳細に説明する。図６は、該第二の実施形態にかかる電界効果トランジスタの構造を模式的に示す断面図である。【００４６】
本第二の実施形態にかかる電界効果トランジスタにおいて利用される窒化物半導体は、下記の層状構造を有している。基板２０１上に、バッファ層２０２、厚さ１μｍのＡｌ０．０３Ｇａ０．９７Ｎからなるドリフト層２０４、厚さ１５ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎからなるバリア層２０５、厚さ５ｎｍでＳｉが１×１０１９ｃｍ−３ドープされたｎ型Ａｌ０．２Ｇａ０．８Ｎからなる電子供給層２０６、厚さ１０ｎｍのアンドープＩｎ０．０５Ｇａ０．９５Ｎからなるチャネル層２０７がこの順にエピタキシャル成長され、積層構造を形成している。表面のチャネル層２０７の一部には、ｎ型ドーパントとしてＳｉが２×１０１９ｃｍ−３以上ドープされたソースコンタクト領域２１６が形成されている。ここでは、ソースコンタクト領域２１６には、ｎ型不純物としてのＳｉが２×１０１９ｃｍ−３以上の濃度でドープされているが、ｎ型不純物が２×１０１８ｃｍ−３以上の濃度でドープされていればよい。そして、ソースコンタクト領域２１６の上にソース電極２０９が形成されている。チャネル層２０７表面にはゲート絶縁膜２１２が形成されている。ゲート絶縁膜２１２の表面にはソースコンタクト領域２１６に隣接するようにゲート電極２１１が形成されている。ゲート電極２１１に対してソース電極２０９の反対側の領域には、チャネル層２０７からドリフト層２０４の一部に亘って、Ｓｉが２×１０１９ｃｍ−３以上ドーピングされたｎ＋型接続領域２１３が形成されている。基板２０１の裏面には、ドレイン電極２１５が形成されている。【００４７】
図６の構成になる電界効果トランジスタの製造方法の一例を、図７Ａ〜図７Ｆを参照して説明する。図７Ａ〜図７Ｆは、本発明の第二の実施形態にかかる電界効果トランジスタの製造工程を模式的に示した断面図である。【００４８】
始めに、有機金属気相成長法（ＭＯＶＰＥ：  Ｍｅｔａｌ  Ｏｒｇａｎｉｃ  Ｖａｐｏｒ  Ｐｈａｓｅ  Ｅｐｉｔａｘｙ）を用いて、ｎ型Ｓｉからなる基板２０１上にバッファ層２０２、厚さ１μｍでＳｉが１×１０１６ｃｍ−３ドープされたｎ型Ａｌ０．０３Ｇａ０．９７Ｎからなるドリフト層２０４、厚さ１５ｎｍのアンドープＡｌ０．２Ｇａ０．８Ｎからなるバリア層２０５、厚さ５ｎｍでＳｉが１×１０１９ｃｍ−３ドープされたｎ型Ａｌ０．２Ｇａ０．８Ｎからなる電子供給層２０６、厚さ１０ｎｍのアンドープＩｎ０．０５Ｇａ０．９５Ｎからなるチャネル層２０７を、この順にエピタキシャル成長し、作製に利用される窒化物半導体の積層構造を得る（図７Ａ）。【００４９】
次に熱ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ２００ｎｍのＳｉＯ２からなる保護膜２１０を成膜する。ｎ＋型接続領域２１３が形成される領域に開口パターンを形成したフォトレジスト・マスクを利用し、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法を用いて、保護膜２１０をエッチングする。そして、フォトレジスト・マスクを除去した後、保護膜２１０をマスクとして、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ）ドライエッチ法を用いてチャネル層２０７、電子供給層２０６、バリア層２０５、およびドリフト層２０４の一部をエッチング除去する。続いて、有機金属気相成長法を用いた選択成長により、上記エッチング除去した空隙を、Ｓｉが２×１０１９ｃｍ−３ドープされたｎ＋型ＧａＮで埋めることにより、ｎ＋型接続領域２１３を得る（図７Ｂ）。【００５０】
保護膜２１０をエッチング除去した後、プラズマＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ１００ｎｍのＳｉＯＮからなる拡散源２１７を成膜する。そして、ソースコンタクト領域２１６が形成される領域以外に開口パターンを形成したフォトレジスト・マスクを利用して、ＲＩＥ法を用いて拡散源２１７をエッチング除去する。続いて１０００℃、３０分のアニールにより、拡散源２１７からＳｉがチャネル層２０７内へ固層拡散し、ソースコンタクト領域２１６を得る（図７Ｃ）。【００５１】
拡散源２１７をエッチング除去した後、蒸着・リフトオフ法を用いてＴｉ／Ａｌ（３０／１８０ｎｍ）電極を、ソースコンタクト領域２１６表面の所定場所に形成した後、６５０℃、３０秒のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）を行って、ソース電極２０９を得る（図７Ｄ）。続いて、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）法により、厚さ５０ｎｍのＡｌ２Ｏ３からなるゲート絶縁膜２１２を成膜する。その後、蒸着・リフトオフ法を用いて、所定の場所にＰｔ／Ａｕ（２０／４００ｎｍ）を形成することにより、ゲート電極２１１を得る（図７Ｅ）。最後に、基板２０１を裏面研磨して１５０μｍの厚さにした後、基板２０１裏面全体に蒸着法によりドレイン電極２１５を形成することで電界効果トランジスタが完成する（図７Ｆ）。【００５２】
以下、本発明の第二の実施形態による図６の構成の電界効果トランジスタの動作を説明する。【００５３】
まず、ゲート電極２１１下の構造は、層厚やＡｌ組成などに多少の違いはあるものの、第一の実施形態と類似である。従って、ゲート電極２１１にバイアス電圧を印加しない（Ｖｇ＝０Ｖ）とき、および所定の閾値電圧（Ｖｔ）以上の正のバイアス電圧を印加した（Ｖｇ＞Ｖｔ＞０Ｖ）とき、それぞれのエネルギーポテンシャル分布は、それぞれ図３、および図４に示したものと同様になる。すなわち、ゲート電極２１１にバイアス電圧を印加しない（Ｖｇ＝０Ｖ）ときには、チャネル層２０７内にキャリアとなる電子は発生せず、電界効果トランジスタはオフ状態となる。そして、所定の閾値電圧（Ｖｔ）以上の正のバイアス電圧を印加した（Ｖｇ＞Ｖｔ＞０Ｖ）ときのみチャネル層２０７内にキャリアとなる電子が発生してオン状態となる。このように、図６の構成の電界効果トランジスタは、ノーマリオフ型の電界効果トランジスタとして機能する。【００５４】
また、図６の構成になる電界効果トランジスタにおいても、オン状態としたとき、電子の流れ（電流）が、表面のソース電極２０９から裏面のドレイン電極２１５への縦方向となる縦型電界効果トランジスタとして機能する。ゲート電極２１１下の領域で、チャネル層２０７とゲート絶縁膜２１２との界面に発生する反転分布層に加えて、チャネル層２０７と電子供給層２０６との界面に２次元電子ガスが発生することにより、チャネル抵抗が低減される。そして、バリア層２０５とドリフト層２０４との界面にも発生する２次元電子ガスを介して電子の流れ（電流）が横方向に広がることによってドリフト領域の抵抗を低減できる。これらの点に関しても、第一の実施形態と同様の効果が得られる。【００５５】
次に、図６の構成になる電界効果トランジスタでは、ソース電極２０９を形成する領域として、第一の実施形態のようにＡｌＧａＮからなるソースコンタクト層を用いず、固層拡散により多量のｎ型ドーパント（Ｓｉ）を添加したソースコンタクト領域２１６を形成している。これにより、１０２０ｃｍ−３以上の高濃度のドーピングが容易になること、表面側ほどドーパント濃度の高い不均一な分布にできること、ソース電極２０９をＡｌＧａＮではなくＧａＮ層表面に形成できること、が可能となることから、第一の実施形態に比べてソース電極２０９の接触抵抗を大きく低減できる。なお、本実施例ではソースコンタクト領域２１６を形成するのに固層拡散法を用いたが、イオン注入法など他の手法を用いてソースコンタクト領域２１６を形成することが可能なことは言うまでもない。【００５６】
また、図６の構成になる電界効果トランジスタでは、ｎ＋型接続領域２１３を、第一の実施形態のようなイオン注入法を用いず、選択成長を用いてｎ＋型ＧａＮで構成している。第一の実施形態では、ｎ＋型接続領域１１３には高濃度のｎ型ドーパントが添加されているものの、チャネル層１０７と電子供給層１０６との界面、およびバリア層１０５とドリフト層１０４との界面は、ＡｌＧａＮ／ＧａＮヘテロ接合で形成されているため、伝導帯バンド不連続（ΔＥＣ）分だけのポテンシャル障壁が存在し、抵抗を高くする原因となる。これに対して、本第二の実施形態では、ｎ＋型接続領域２１３全体がｎ＋型ＧａＮで構成され、ヘテロ接合を含まないために、この領域の抵抗を低減することが可能となる。【００５７】
また、図６の構成になる電界効果トランジスタでは、ドレイン電極２１５を形成するのに、ドレインコンタクト層および基板２０１裏面からのトレンチ溝を用いていない。このような構成は、基板２０１として、ｎ型Ｓｉやｎ型ＳｉＣなどのような導電性基板を用いること、および基板２０１とドリフト層２０４との間を比較的低い抵抗で接続するバッファ層２０２を用いることにより可能となる。特に、基板２０１としてｎ型Ｓｉを用いた構成では、窒化物系半導体デバイスの基板として一般的に用いられているＳｉＣやサファイア、ＧａＮに比べて基板価格が１／１０以下であり、デバイス製造コストを大幅に削減できる。また、第一の実施形態の如くトレンチ溝を用いる構成では、トレンチ溝部で強度が低下するため、製造中ならびに完成したデバイスチップにおいて割れによる歩留まりの低下の原因となるが、トレンチ溝を用いない第二の実施形態ではこのような問題は生じない。【００５８】
更に、第一の実施形態の如くトレンチ溝を用いる構成では、トレンチ溝内でワイドギャップ半導体であるＧａＮからなるドレインコンタクト層１０３に対してドレイン電極１１５を形成するが、第二の実施形態でｎ型Ｓｉを基板２０１に用いると、ｎ型Ｓｉに対してドレイン電極２１５を形成するために、第一の実施形態に比べて低い接触抵抗を容易に実現できる。【００５９】
以上説明してきた効果により、第二の実施形態は、より低いオン抵抗を実現するのに適した構成と言える。更に、本実施例では、ドリフト層２０４にｎ型ドーパントを添加してオン抵抗を低減させた結果、耐圧２００Ｖに対して０．５ｍΩｃｍ２という極めて低いオン抵抗が得られ、本発明になる電界効果トランジスタが、低耐圧品の製造にも適した構造であることが確認できた。【００６０】
以上、本発明になる電界効果トランジスタの構成を説明するために、２つの実施形態を示してきた。その中で、各部位の構成については、以下に示すように複数の構造あるいは製造方法を開示した。
・ソース電極  ：  チャネル層上にＡｌＧａＮからなるソースコンタクト層を介して形成、または、チャネル層の表面側一部にｎ型不純物がドーピングされたソースコンタクト領域を介して形成
・ｎ＋型接続領域  ：  イオン注入法あるいは固層拡散法によるｎ型ドーパント添加、または、ｎ＋型ＧａＮの選択成長
・ドレイン電極  ：  基板裏面からのトレンチ溝を介してドレインコンタクト層に接触、または、導電性基板および低抵抗バッファを用いて基板裏面に接触
これらの部位については、２つの実施例の中で、それぞれいずれかの構成を選択したが、その組み合わせは開示した２つの実施例に限定されるものではなく、どの組み合わせを選択しても、本発明の目的である、低オン抵抗で低消費電力を実現可能な、窒化物半導体を用いたノーマリオフ（エンハンスメント）型電界効果トランジスタを構成することが可能である。
以上、実施形態を参照して本願発明を説明したが、本願発明は上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解し得る様々な変更をすることができる。【００６１】
この出願は、２００８年３月４日に出願された日本出願特願２００８−５３１１５を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【００６２】
本発明にかかる窒化物半導体を用いたノーマリオフ（エンハンスメント）型電界効果トランジスタは、低オン抵抗であり、消費電力を小さくできる構造を有する利点を活用して、携帯電話の基地局や衛星通信システムなどで用いられる大出力マイクロ波増幅器を構成するトランジスタや、ＰＣの電源や自動車のパワーステアリングなどの電力制御装置に使用されるトランジスタへの応用が可能である。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
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【図２Ｅ】
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【図２Ｆ】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７Ａ】
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【図７Ｂ】
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【図７Ｃ】
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【図７Ｄ】
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【図７Ｅ】
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【図７Ｆ】
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【図８】
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