(57)【特許請求の範囲】
【請求項１】
半導体基板上にIII-Ｖ族の化合物半導体からなる複数の半導体素子がセパレータ層を介して積層され、上記セパレータ層がIII-Ｖ族の化合物半導体からなりかつＶ族元素としてＰのみを含むIII-Ｖ族化合物半導体装置の製造方法において、下層にある上記半導体素子の最上部にＶ族元素としてＡｓのみを含むコンタクト層を形成し、III 族元素としてＡｌを少なくとも含みＶ族元素としてＡｓのみを含むIII-Ｖ族化合物半導体からなるＡｓ蒸発抑制層を成長させたのち、上記セパレータ層を積層することを特徴とするIII-Ｖ族化合物半導体装置の製造方法。
【請求項２】
上記半導体基板としてＩｎＰを用い、上記セパレータ層としてＩｎＰを用い、上記Ａｓ蒸発抑制層としてＩｎＡｌＡｓを用いることを特徴とする請求項１に記載のIII−Ｖ族化合物半導体装置の製造方法。
【請求項３】
上記半導体基板としてＩｎＰを用い、上記セパレータ層としてＩｎＰを用い、上記Ａｓ蒸発抑制層としてＡｌＡｓを用いることを特徴とする請求項１に記載のIII−Ｖ族化合物半導体装置の製造方法。
【請求項４】
請求項２に記載のIII−Ｖ族化合物半導体装置の製造方法において、上記Ａｓ蒸発抑制層であるＩｎＡｌＡｓ層の厚さが１〜１０ｎｍであることを特徴とするIII−Ｖ族化合物半導体装置の製造方法。
【請求項５】
請求項３に記載のIII−Ｖ族化合物半導体装置の製造方法において、上記Ａｓ蒸発抑制層であるＡｌＡｓ層の厚さが０．３〜１０ｎｍであることを特徴とするIII−Ｖ族化合物半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体基板上に複数の半導体素子（高電子移動度トランジスター、ｐｉｎダイオード、ショットキダイオード、共鳴トンネルダイオード等）を積層して形成し、これらの半導体素子間に挿入する半導体素子の分離層（セパレータ層）を用いたIII-Ｖ族化合物半導体装置の製造方法に関するものである。
【０００２】
【従来の技術】
一般的に、III-Ｖ族化合物半導体装置はIII-Ｖ族化合物半導体基板上に形成される。最近では、高速動作のために、上記半導体基板にＩｎＰを用い、その上にＩｎＡｌＡｓ、ＩｎＧａＡｓ、ＩｎＰ等から構成される半導体素子を同一半導体基板上に複数積層した構造が提案されている。例えば、高電子移動度トランジスター上にｐｉｎダイオードを積層した構造、高電子移動度トランジスター上にショットキーダイオードを積層した構造、高電子移動度トランジスター上に共鳴トンネルダイオードを積層した構造が提案されている。高電子移動度トランジスター構造の最上層にはソースとドレインの電極を熱処理無しに形成するため、１×１０19／ｃｍ3以上の濃度でＳｉを添加（ドーピング）したｎ−ＩｎＧａＡｓコンタクト層が形成されることが一般的である。従来は、この上にエッチング時に選択性があり、かつ、上下の半導体装置の電気的接続ができるように、Ｓｉを１×１０19／ｃｍ3以上の濃度でドーピングしたｎ−ＩｎＰをセパレータ層として成長させた後、次の半導体素子の成長を行う。また、通常、ｐｉｎダイオード、ショットキダイオード、共鳴トンネルダイオードはＶ族がＡｓのIII-Ｖ族化合物半導体の積層構造で形成されている。また、例えば、硫酸系のエッチャントやクエン酸系のエッチャントを用いた場合、ｎ−ＩｎＰ層のエッチング速度はＡｓ系材料のエッチング速度と比較して約１／２００程度（選択比が２００）である。このことから、Ａｓ系材料で形成された半導体素子のみをエッチングによって除去し、ｎ−ＩｎＰでエッチングを停止することができる。さらに、塩酸系のエッチャントを用いた場合、ｎ−ＩｎＧａＡｓはほとんどエッチングされない特性を持つため、ｎ−ＩｎＰ層を選択的に除去し、ｎ−ＩｎＧａＡｓ層でエッチングを停止することができる。半導体素子を加工する時には、前記のような選択エッチング特性を利用するのが一般的である。
【０００３】
化合物半導体の結晶成長には、通常、有機金属気相成長法（ＭＯＶＰＥ）や分子線エピタキシャル成長法（ＭＢＥ）が用いられるが、Ｐを含む結晶材料の成長が必要な場合は、ＭＯＶＰＥ法が用いられることが一般的に多い。ＭＯＶＰＥ法の場合、III族の原料ガスには、トリメチルインジウム（ＴＭＩ）、トリエチルインジウム（ＴＥＩ）、トリメチルアルミニウム（ＴＭＡ）、トリエチルアルミニウム（ＴＥＡ）、トリメチルガリウム（ＴＭＧ）、トリエチルガリウム（ＴＥＧ）の有機金属が用いられる。一方、Ｖ族原料ガスとしてはアルシン（ＡｓＨ3）、フォスフィン（ＰＨ3）の水素化物の他、ターシャリブチルアルシン（ＴＢＡ）、ターシャリブチルホスフィン（ＴＢＰ）の有機金属が用いられる場合もある。
【０００４】
【発明が解決しようとする課題】
しかし、このＭＯＶＰＥ法を用いて、前述した複数の半導体素子を積層した構造を成長させる場合、ＭＯＶＰＥ法では成長温度が６００℃以上の高温であるため、ｎ−ＩｎＧａＡｓ上にｎ−ＩｎＰを成長する際、反応炉に付着したＩｎＧａＡｓ層からＡｓの再蒸発が起こり、ｎ−ＩｎＰ層中にＡｓが混入する。つまり、セパレータ層として成長したｎ−ＩｎＰ層にＡｓが混入するために、硫酸系やクエン酸系のエッチャントを用いても、この層でエッチングが停止しないという「エッチング抜け」の問題が発生する。また、Ａｓ混入によるｎ−ＩｎＰ層のエッチング抜けは通常、ピンホール状に起きる。つまり、ｎ−ＩｎＰのセパレータ層から上の半導体装置を選択的に除去したつもりが、実際には、セパレータ層より下の半導体装置が部分的にエッチングされることになる。このｎ−ＩｎＰセパレータ層へのＡｓの混入を抑制するために、成長温度を低温化する方法が考案されているが、ＭＯＶＰＥ法を用いて実用レベルの高純度結晶を成長するためには６００℃以上の成長温度が必要であり、前記問題点を解決するには至っていない。
【０００５】
また、高電子移動度トランジスターは半導体基板に対して横方向に電流を流し、ソースとドレイン間に流れる電流をゲートに印加した電圧で制御することを特徴とした半導体素子である。つまり、上述したようなセパレータ層を介した、エッチング抜けがピンホール状に発生した場合、これらのピンホール付近では成長結晶の電気的特性が所望の特性とは大きく異なる。例えば、エッチング抜けがゲート、ソース、ドレイン部分で起きた場合、抵抗値が大きくなる。つまり、所望のトランジスター特性は得られず、ウェハー内でのばらつきも発生し、半導体素子製造上の歩留りが著しく低下するという問題がある。
【０００６】
本発明は上記の問題を解決するためになされたもので、半導体基板上に積層された複数の半導体素子の間に挿入するセパレータ層のエッチング時の選択エッチング特性を向上させ、エッチング抜けを防止し、歩留りのよいIII-Ｖ族化合物半導体装置の製造方法を提供することを目的とする。
【０００７】
【課題を解決するための手段】
上記の目的を達成するために、本発明においては、半導体基板上にIII-Ｖ族の化合物半導体からなる複数の半導体素子がセパレータ層を介して積層され、上記セパレータ層がIII-Ｖ族の化合物半導体からなりかつＶ族元素としてＰのみを含むIII-Ｖ族化合物半導体装置の製造方法において、下層にある上記半導体素子の最上部にＶ族元素としてＡｓのみを含むコンタクト層を形成し、III 族元素としてＡｌを少なくとも含みＶ族元素としてＡｓのみを含むIII-Ｖ族化合物半導体からなるＡｓ蒸発抑制層を成長させたのち、上記セパレータ層を積層する。
【０００８】
また、上記半導体基板としてＩｎＰを用い、上記セパレータ層としてＩｎＰを用い、上記Ａｓ蒸発抑制層としてＩｎＡｌＡｓを用いる。
また、上記半導体基板としてＩｎＰを用い、上記セパレータ層としてＩｎＰを用い、上記Ａｓ蒸発抑制層としてＡｌＡｓを用いる。
また、上記Ａｓ蒸発抑制層であるＩｎＡｌＡｓ層の厚さを１〜１０ｎｍとする。
また、上記Ａｓ蒸発抑制層であるＡｌＡｓ層の厚さを０．３〜１０ｎｍとする。
【０００９】
【発明の実施の形態】
上述のように、ウェットエッチング時のＩｎＰの選択比の低下は、ＩｎＰ成長時のＡｓ混入によって起きている。すなわち、セパレータ層であるＩｎＰ層の下層がＩｎＧａＡｓ層の場合には、セパレータ層形成の前の工程において、反応炉の内壁にＩｎＧａＡｓが付着し、その付着したＩｎＧａＡｓからのＡｓの再蒸発が行われる。これはＭＯＶＰＥ法が６００℃以上の高温成長を必要とすることが原因している。ＩｎＰ層中へのＡｓの混入を抑制するためには、成長温度を低温化することが効果的と考えられる。しかしながら、前記のようにＭＯＶＰＥ法では高純度結晶をエピタキシャル成長させるためには高温成長が不可欠であるため、成長温度を下げることができない。一方、III-Ｖ族化合物半導体からのＶ族元素の蒸発はIII族原子とＶ族原子の結合力に依存することが知られている。さらに、その結合力はＩｎＡｓ、ＧａＡｓ、ＡｌＡｓの順に強くなる。よって、ＩｎＧａＡｓの替わりにＩｎＡｌＡｓやＡｌＡｓを成長した場合には、表面からのＡｓの脱離を低減することが可能である。これは基板表面及び反応炉内壁共に同様である。
【００１０】
通常、一つの半導体装置の厚さは２００ｎｍ程度である。また、この半導体装置のエッチング除去には、通常、膜厚の２倍程度のエッチングを行う。半導体装置をエッチングで除去した後、ｎ−ＩｎＰセパレータ層でエッチングを停止するためには、セパレータ層のエッチング選択比が２００の場合、最低１ｎｍの厚さにｎ−ＩｎＰセパレータ層の厚さを設計する必要がある。しかし、実際にはさらに余裕をもって、ｎ−ＩｎＰの厚さを１０〜５０ｎｍで設計するのが一般的である。また、ｎ−ＩｎＰ層の下に成長するｎ−ＩｎＡｌＡｓ、ｎ−ＡｌＡｓの厚さは、それぞれ、３分子層（約１ｎｍ）と１分子層（約０．３ｎｍ）以上の厚さで、Ａｓの蒸発抑制の効果が顕著となった。ｎ−ＩｎＰ層の下に成長するＡｓの蒸発抑制層にｎ−ＩｎＡｌＡｓを用いた場合には、格子定数がＩｎＰに整合しているために、厚さに制限は無い。しかし、ｎ−ＡｌＡｓをＡｓの蒸発抑制層に用いた場合には、ＡｌＡｓの格子定数がＩｎＰと異なるため、臨界膜厚以上の膜厚ではミスフィット転位が発生する。よって、ｎ−ＡｌＡｓを用いる場合には臨界膜厚（１０ｎｍ）以下の膜厚でＡｓ蒸発抑制層を形成する必要がある。さらに、ｎ−ＩｎＰの除去に用いられるエッチャント（例えば、塩酸：燐酸：酢酸：水＝１：１：２．５：１）のｎ−ＩｎＰのエッチング速度は約６０ｎｍ／ｍｉｎであるが、ＩｎＡｌＡｓ、ＡｌＡｓのエッチング速度は約２ｎｍ／ｍｉｎと遅い。よって、セパレータ層とＡｓ蒸発抑制層を同時にエッチングで除去する場合は実用的な観点から考えるとＩｎＡｌＡｓやＡｌＡｓのＡｓ蒸発抑制層の厚さは１０ｎｍ程度までで設計することが望ましい。
【００１１】
従来技術が成長温度の低温化によって、Ａｓの混入を抑制しようとしているのに対して、本発明はｎ−ＩｎＰ／ｎ−ＩｎＡｌＡｓ、ｎ−ＩｎＰ／ｎ−ＡｌＡｓの積層構造を形成することでＡｓの混入を抑制し、セパレータ層のエッチング時の選択性を向上した点が異なる。
【００１２】
本発明はIII-Ｖ族化合物半導体装置の製造方法において、半導体基板上に２種類以上の複数の半導体素子を積層して成長させる時、これらの半導体装置間に挿入するセパレータ層のウェットエッチング時の選択エッチング特性を向上させるための層構造の製造方法に関する。換言すれば本発明は、高速動作が期待される高電子移動度トランジスターとｐｉｎダイオード、ショットキダイオード、共鳴トンネルダイオード等の半導体素子を積層した構造を加工する際のウェットエッチング技術を安定化することができ、半導体素子の製造上の歩留りを向上することができる。
【００１３】
図１は本発明に係るIII-Ｖ族化合物半導体装置の製造方法の第１の実施の形態を示す図である。すなわち、ＩｎＰ基板上にＩｎＡｌＡｓ結晶とＩｎＧａＡｓ結晶から構成された高電子移動度トランジスターを形成した後、Ａｓ蒸発抑制層とＩｎＰからなるセパレータ層を形成し、その上にＩｎＡｌＡｓのショットキーダイオード構造を形成した時の層構造を示す。図において、１０１はＩｎＰ基板、１０２はＩｎＡｌＡｓバッファー層、１０３はＩｎＧａＡｓチャネル層、１０４はＩｎＡｌＡｓのスペーサ層、１０５はＩｎＡｌＡｓにＳｉをドーピングしたキャリア供給層、１０６はＩｎＡｌＡｓのバリア層、１０７はＳｉをドーピングしたｎ−ＩｎＧａＡｓコンタクト層であり、上記１０２〜１０７の層内で高電子移動度トランジスターが形成され、コンタクト層１０７はＶ族としてＡｓのみを含んでいる。また、１０８はセパレータ層を積層する前に積層された、Ｓｉをドーピングしたｎ−ＩｎＡｌＡｓのＡｓ蒸発抑制層で、III 族元素として少なくともＡｌを含みＶ族元素としてＡｓのみを含んでいる。また、１０９はセパレータ層としてのＳｉをドーピングしたｎ−ＩｎＰのエッチストッパー層で、Ｖ族元素としてＰのみを含んでいる。更に、１１０はＳｉをドーピングしたｎ−ＩｎＡｌＡｓ層、１１１はＩｎＡｌＡｓ層であり、上記１１０〜１１１の層内でショットキーダイオード構造が形成される。
【００１４】
図２はエッチストッパー層１０９のｎ−ＩｎＰ層厚は３０ｎｍで一定として、クエン酸系エチャントを用いてショットキーダイオードのエッチングを行った場合、ｎ−ＩｎＰ表面に発生したピンホール状のエッチング抜け密度を顕微鏡を用いて測定した結果を示す。この時、図１において、Ａｓ蒸発抑制層１０８のｎ−ＩｎＡｌＡｓの層厚を変化させている。同図からｎ−ＩｎＡｌＡｓの成長によって、エッチング抜け密度が急激に低減することが分かる。また、１ｎｍ以上のｎ−ＩｎＡｌＡｓの成長でピンホール状のエッチング抜け密度は３０００／ｃｍ2まで低減し、実用上問題の無いレベルまで低減していることが確認できた。
【００１５】
図３は本発明に係るIII-Ｖ族化合物半導体装置の製造方法の第２の実施の形態を示す図である。すなわち、ＩｎＰ基板上にＩｎＡｌＡｓ結晶とＩｎＧａＡｓ結晶から構成される高電子移動度トランジスターを成長した後、Ａｓ蒸発抑制層とＩｎＰからなるセパレート層を形成し、その上に共鳴トンネルダイオード構造を形成する場合の層構造を示す。図において、３０１はＩｎＰ基板、３０２はＩｎＡｌＡｓバッファー層、３０３はＩｎＧａＡｓチャネル層、３０４はＩｎＡｌＡｓのスペーサ層、３０５はＩｎＡｌＡｓにＳｉをドーピングしたキャリア供給層、３０６はＩｎＡｌＡｓのバリア層、３０７はＳｉをドーピングしたｎ−ＩｎＧａＡｓコンタクト層であり、上記３０２〜３０７の層内で高電子移動度トランジスターが形成され、コンタクト層３０７はＶ族としてＡｓのみを含んでいる。また、３０８はＳｉをドーピングしたｎ−ＡｌＡｓのＡｓ蒸発抑制層で、III 族元素としてＡｌを含みＶ族元素としてＡｓのみを含んでいる。また、３０９はセパレータ層としてのＳｉをドーピングしたｎ−ＩｎＰのエッチストッパー層で、Ｖ族元素としてＰのみを含んでいる。更に、３１０はＳｉをドーピングしたｎ−ＩｎＧａＡｓ層、３１１はＩｎＧａＡｓのスペーサ層、３１２はＩｎＡｌＡｓの障壁層、３１３はＩｎＧａＡｓの井戸層、３１４はＩｎＡｌＡｓの障壁層、３１５はＩｎＧａＡｓのスペーサ層、３１６はＳｉをドーピングしたｎ−ＩｎＧａＡｓ層であり、上記３１０〜３１６の層内で共鳴トンネルダイオード構造が形成される。
【００１６】
図４はエッチストッパー層３０９のｎ−ＩｎＰ層厚は３０ｎｍで一定として、クエン酸系エチャントを用いて、前記と同様、共鳴トンネルダイオードをエッチングした時に表面に発生したピンホール状エッチング抜け密度を顕微鏡を用いて測定した結果を示す。この時、Ａｓ蒸発抑制層３０８のｎ−ＡｌＡｓの層厚を変化させた。図からｎ−ＡｌＡｓの成長の場合には、図２で示したｎ−ＩｎＡｌＡｓの結果より、さらに、急激にエッチング抜け密度が低減していることが分かる。これは、ＡｌＡｓの組成の増大によって、Ａｓの蒸発が抑制されることを示している。ｎ−ＡｌＡｓの場合には、１分子層の成長でもピンホール状のエッチング抜け密度が実用上問題の無いレベルまで低減していることが確認できた。
【００１７】
上記の実施の形態では、ｎ−ＩｎＰのエッチストッパー層１０９、３０９の厚さを３０ｎｍで一定とした場合について示したが、１０〜５０ｎｍの膜厚でも同様の結果が得られた。また、上部にｐｉｎダイオードを形成した層構造でも同様の結果が確認できた。また、Ａｓ蒸発抑制層１０８、３０８にはｎ−ＩｎＡｌＡｓ、ｎ−ＡｌＡｓを用いた場合について示したが、ＩｎＡｌＧａＡｓでも同様の効果が期待される。また、Ｐ系化合物半導体には、ｎ−ＩｎＰの代りに、ｎ−ＧａＰ、ｎ−ＡｌＰを用いることが可能である。さらに、高電子移動度トランジスターのゲートのリセスエッチングを安定化させるために、Ｐ系のIII-Ｖ族化合物半導体層からなるエッチストパー層を障壁層に形成した場合においても、Ｐ系化合物半導体成長の直前に、ＡｌＡｓを含む化合物半導体を数層成長することで、そのＰ系化合物半導体のエッチストッパー層の性能が向上することを確認している。
【００１８】
【発明の効果】
以上説明したように、本発明に係るIII-Ｖ族化合物半導体装置の製造方法においては、半導体基板上に複数の半導体素子を積層して成長する時、これらの半導体素子間に挿入するセパレータ層のウェットエッチング時の選択エッチング特性を向上させることができる。このことは、高速動作が期待される高電子移動度トランジスターとｐｉｎダイオード、ショットキダイオード、共鳴トンネルダイオード等の半導体素子を積層した構造を加工する際、ウェットエッチング技術を安定化することができ、半導体素子の製造において、再現性よく所望のデバイス特性を得ることを可能にする。つまり、設計通りのデバイスを歩留り良く製造することができることを意味し、各種半導体デバイスの実用化および応用を推進する大きな効果を有する。
【００１９】
また、具体的には、上記半導体基板としてＩｎＰを用い、上記セパレータ層としてＩｎＰを用い、上記Ａｓ蒸発抑制層としてＩｎＡｌＡｓを用いることにより、上記効果を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るIII-Ｖ族化合物半導体装置の製造方法の第１の実施の形態を示す図である。
【図２】図１における、ウェットエッチングによって発生したエッチング抜けの密度とＡｓの蒸発抑制層の厚さの関係を示す図である。
【図３】本発明に係るIII-Ｖ族化合物半導体装置の製造方法の第２の実施の形態を示す図である。
【図４】図３における、ウェットエッチングによって発生したエッチング抜けの密度とＡｓの蒸発抑制層の厚さの関係を示す図である。
【符号の説明】
１０１…ＩｎＰ基板
１０２…ＩｎＡｌＡｓバッファー層
１０３…ＩｎＧａＡｓチャネル層
１０４…ＩｎＡｌＡｓのスペーサ層
１０５…ＩｎＡｌＡｓにＳｉをドーピングしたキャア供給層
１０６…ＩｎＡｌＡｓのバリア層
１０７…Ｓｉをドーピングしたｎ−ＩｎＧａＡｓコンタクト層
１０８…Ｓｉをドーピングしたｎ−ＩｎＡｌＡｓのＡｓ蒸発抑制層
１０９…Ｓｉをドーピングしたｎ−ＩｎＰのエッチストッパー層
１１０…Ｓｉをドーピングしたｎ−ＩｎＡｌＡｓ層
１１１…ＩｎＡｌＡｓ層
３０１…ＩｎＰ基板
３０２…ＩｎＡｌＡｓバッファー層
３０３…ＩｎＧａＡｓチャネル層
３０４…ＩｎＡｌＡｓのスペーサ層
３０５…ＩｎＡｌＡｓにＳｉをドーピングしたキャリア供給層
３０６…ＩｎＡｌＡｓのバリア層
３０７…Ｓｉをドーピングしたｎ−ＩｎＧａＡｓコンタクト層
３０８…Ｓｉをドーピングしたｎ−ＡｌＡｓのＡｓ蒸発抑制層
３０９…Ｓｉをドーピングしたｎ−ＩｎＰのエッチストッパー層
３１０…Ｓｉをドーピングしたｎ−ＩｎＧａＡｓ層
３１１…ＩｎＧａＡｓのスペーサ層
３１２…ＩｎＡｌＡｓの障壁層
３１３…ＩｎＧａＡｓの井戸層
３１４…ＩｎＡｌＡｓの障壁層
３１５…ＩｎＧａＡｓのスペーサ層
３１６…Ｓｉをドーピングしたｎ−ＩｎＧａＡｓ層
【図１】
0003670130.tif 000002
【図２】
0003670130.tif 000003
【図３】
0003670130.tif 000004
【図４】
0003670130.tif 000005