(57)【特許請求の範囲】
【請求項１】
（Ａ）プログラミング・フローティング・ゲートＦＥＴであって、
（イ）半導体基板に設けられた第１ソース領域及び第１ドレイン領域と、
（ロ）前記第１ソース領域及び前記第１ドレイン領域の間の第１チャネル領域上に設けられた第１絶縁層と、
（ハ）該第１絶縁層上に設けられた第１フローティング・ゲートと、
（ニ）第２絶縁層を介して前記第１フローティング・ゲート上に設けられた第１コントロール・ゲートとを有する、前記プログラミング・フローティング・ゲートＦＥＴと、
（Ｂ）電荷損失感知フローティング・ゲートＦＥＴであって、
（ホ）前記半導体基板に設けられた第２ソース領域及び第２ドレイン領域と、
（ヘ）前記第２ソース領域及び前記第２ドレイン領域の間の第２チャネル領域上に設けられた第３絶縁層と、
（ト）該第３絶縁層上に設けられた第２フローティング・ゲートであって、該第２フローティング・ゲートは、前記プログラミング・フローティング・ゲートＦＥＴの前記第１フローティング・ゲートと接続されて共通フローティング・ゲートを構成し、該共通フローティング・ゲート内に初期電荷量に達するまで注入された電荷が所定の期間内に放電する、前記第２フローティング・ゲートと、
（チ）第４絶縁層を介して前記第２フローティング・ゲート上に設けられた第２コントロール・ゲートとを有する、前記電荷損失感知フローティング・ゲートＦＥＴと、
（Ｃ）前記プログラミング・フローティング・ゲートＦＥＴの前記第１絶縁層を介して前記共通フローティング・ゲートに、前記初期電荷量に達するまで電荷を注入してしきい値電圧をシフトするための電圧を前記プログラミング・フローティング・ゲートＦＥＴの前記第１ソース領域、前記第１ドレイン領域及び前記第１コントロール・ゲートに印加するプログラミング手段と、
（Ｄ）前記電荷損失感知フローティング・ゲートＦＥＴに接続され、前記共通フローティング・ゲート内の電荷の量に依存するしきい値電圧を表す出力を発生するしきい値電圧検出手段と、
（Ｅ）該しきい値電圧検出手段の出力を経過時間に変換する手段とを備える測時装置。
【請求項２】
前記共通フローティング・ゲート内に電荷が存在しない放電時に、前記プログラミング・フローティング・ゲートＦＥＴが第１しきい値電圧を有し、前記共通フローティング・ゲートに前記初期電荷量に達するまで電荷が注入されることにより、前記プログラミング・フローティング・ゲートＦＥＴのしきい値電圧が前記第１しきい値電圧から第２しきい値電圧にシフトし、前記共通フローティング・ゲートから電荷が消失するにつれて前記プログラミング・フローティング・ゲートＦＥＴのしきい値電圧が前記第２しきい値電圧から前記第１しきい値電圧にシフトすることを特徴とする請求項１に記載の測時装置。
【請求項３】
前記プログラミング手段が前記共通フローティング・ゲートに電荷を注入するときに、前記電荷損失感知フローティング・ゲートＦＥＴの前記第２ソース領域、前記第２ドレイン領域及び前記第２コントロール・ゲートが浮動状態にされ又はアースに結合されることを特徴とする請求項１又は請求項２に記載の測時装置。
【請求項４】
前記しきい値電圧検出手段が前記しきい値電圧を表す出力を発生するときに、前記プログラミング・フローティング・ゲートＦＥＴの前記第１ソース領域、前記第１ドレイン領域及び前記第１コントロール・ゲートが浮動状態にされることを特徴とする請求項１，請求項２又は請求項３に記載の測時装置。
【請求項５】
前記プログラミング手段が前記共通フローティング・ゲートに前記初期電荷量に達するまで電荷を注入するときに、前記しきい値電圧検出手段が、前記電荷の注入に伴ってシフトするしきい値電圧を表す出力を発生すると共に、前記プログラミング手段による前記電荷の注入後に、前記しきい値電圧検出手段が、前記共通フローティング・ゲート内に残存する電荷の量に依存するしきい値電圧を表す出力を発生することを特徴とする請求項１に記載の測時装置。
【請求項６】
（Ａ）プログラミング・フローティング・ゲートＦＥＴであって、
（イ）半導体基板に設けられた第１ソース領域及び第１ドレイン領域と、
（ロ）前記第１ソース領域及び前記第１ドレイン領域の間の第１チャネル領域上に設けられた第１絶縁層と、
（ハ）該第１絶縁層上に設けられた第１フローティング・ゲートと、
（ニ）第２絶縁層を介して前記第１フローティング・ゲート上に設けられた第１コントロール・ゲートとを有する、前記プログラミング・フローティング・ゲートＦＥＴと、
（Ｂ）電荷損失感知フローティング・ゲートＦＥＴであって、
（ホ）前記半導体基板に設けられた第２ソース領域及び第２ドレイン領域と、
（ヘ）前記第２ソース領域及び前記第２ドレイン領域の間の第２チャネル領域上に設けられた第３絶縁層と、
（ト）該第３絶縁層上に設けられた第２フローティング・ゲートであって、該第２フローティング・ゲートは、前記プログラミング・フローティング・ゲートＦＥＴの前記第１フローティング・ゲートと接続されて共通フローティング・ゲートを構成し、該共通フローティング・ゲート内に初期電荷量に達するまで注入された電荷が所定の期間内に放電する、前記第２フローティング・ゲートと、
（チ）第４絶縁層を介して前記第２フローティング・ゲート上に設けられた第２コントロール・ゲートとを有する、前記電荷損失感知フローティング・ゲートＦＥＴと、
（Ｃ）前記プログラミング・フローティング・ゲートＦＥＴの前記第１コントロール・ゲートと前記電荷損失感知フローティング・ゲートＦＥＴの前記第２コントロール・ゲートとから離れた場所で、第５絶縁層を介して前記共通フローティング・ゲート上に設けられた結合ゲートと、
（Ｄ）前記プログラミング・フローティング・ゲートＦＥＴの前記第１絶縁層を介して前記共通フローティング・ゲートに、前記初期電荷量に達するまで電荷を注入してしきい値電圧をシフトするための電圧を前記プログラミング・フローティング・ゲートＦＥＴの前記第１ソース領域、前記第１ドレイン領域及び前記第１コントロール・ゲート並びに前記結合ゲートに印加するプログラミング手段と、
（Ｅ）前記電荷損失感知フローティング・ゲートＦＥＴに接続され、前記共通フローティング・ゲート内の電荷の量に依存するしきい値電圧を表す出力を発生するしきい値電圧検出手段と、
（Ｆ）該しきい値電圧検出手段の出力を経過時間に変換する手段とを備える測時装置。
【請求項７】
前記共通フローティング・ゲート内に電荷が存在しない放電時に、前記プログラミング・フローティング・ゲートＦＥＴが第１しきい値電圧を有し、前記共通フローティング・ゲートに前記初期電荷量に達するまで電荷が注入されることにより、前記プログラミング・フローティング・ゲートＦＥＴのしきい値電圧が前記第１しきい値電圧から第２しきい値電圧にシフトし、前記共通フローティング・ゲートから電荷が消失するにつれて前記プログラミング・フローティング・ゲートＦＥＴのしきい値電圧が前記第２しきい値電圧から前記第１しきい値電圧にシフトすることを特徴とする請求項６に記載の測時装置。
【請求項８】
前記プログラミング手段が前記共通フローティング・ゲートに電荷を注入するときに、前記電荷損失感知フローティング・ゲートＦＥＴの前記第２ソース領域、前記第２ドレイン領域及び前記第２コントロール・ゲートが浮動状態にされ又はアースに結合されることを特徴とする請求項６又は請求項７に記載の測時装置。
【請求項９】
前記しきい値電圧検出手段が前記しきい値電圧を表す出力を発生するときに、前記プログラミング・フローティング・ゲートＦＥＴの前記第１ソース領域、前記第１ドレイン領域及び前記第１コントロール・ゲート並びに前記結合ゲートが浮動状態にされることを特徴とする請求項６、請求項７又は請求項８に記載の測時装置。
【請求項１０】
前記プログラミング手段が前記共通フローティング・ゲートに前記初期電荷量に達するまで電荷を注入するときに、前記しきい値電圧検出手段が、前記電荷の注入に伴ってシフトするしきい値電圧を表す出力を発生すると共に、前記プログラミング手段による前記電荷の注入後に、前記しきい値電圧検出手段が、前記共通フローティング・ゲート内に残存する電荷の量に依存するしきい値電圧を表す出力を発生することを特徴とする請求項６に記載の測時装置。
【請求項１１】
（Ａ）プログラミング・フローティング・ゲートＦＥＴであって、
（イ）半導体基板に設けられた第１ソース領域及び第１ドレイン領域と、
（ロ）前記第１ソース領域及び前記第１ドレイン領域の間の第１チャネル領域上に設けられた第１絶縁層と、
（ハ）該第１絶縁層上に設けられた第１フローティング・ゲートと、
（ニ）第２絶縁層を介して前記第１フローティング・ゲート上に設けられた第１コントロール・ゲートとを有する、前記プログラミング・フローティング・ゲートＦＥＴと、
（Ｂ）電荷損失感知フローティング・ゲートＦＥＴであって、
（ホ）前記半導体基板に設けられた第２ソース領域及び第２ドレイン領域と、
（ヘ）前記第２ソース領域及び前記第２ドレイン領域の間の第２チャネル領域上に設けられた第３絶縁層と、
（ト）該第３絶縁層上に設けられた第２フローティング・ゲートであって、該第２フローティング・ゲートは、前記プログラミング・フローティング・ゲートＦＥＴの前記第１フローティング・ゲートと接続されて共通フローティング・ゲートを構成し、該共通フローティング・ゲート内に初期電荷量に達するまで注入された電荷が所定の期間内に放電する、前記第２フローティング・ゲートと、
（チ）第４絶縁層を介して前記第２フローティング・ゲート上に設けられた第２コントロール・ゲートとを有する、前記電荷損失感知フローティング・ゲートＦＥＴとを備える装置を使用する測時方法であって、
（ｉ）前記プログラミング・フローティング・ゲートＦＥＴの前記第１絶縁層を介して前記共通フローティング・ゲートに、前記初期電荷量に達するまで電荷を注入してしきい値電圧をシフトするための電圧を前記プログラミング・フローティング・ゲートＦＥＴの前記第１ソース領域、前記第１ドレイン領域及び前記第１コントロール・ゲートに印加するプログラミング・ステップと、
（ｉｉ）前記共通フローティング・ゲート内の電荷の量に依存するしきい値電圧を表す出力を発生するしきい値電圧検出ステップと、
（ｉｉｉ）前記出力を経過時間に変換するステップと含む測時方法。
【請求項１２】
前記共通フローティング・ゲート内に電荷が存在しない放電時に、前記プログラミング・フローティング・ゲートＦＥＴが第１しきい値電圧を有し、前記共通フローティング・ゲートに前記初期電荷量に達するまで電荷が注入されることにより、前記プログラミング・フローティング・ゲートＦＥＴのしきい値電圧が前記第１しきい値電圧から第２しきい値電圧にシフトし、前記共通フローティング・ゲートから電荷が消失するにつれて前記プログラミング・フローティング・ゲートＦＥＴのしきい値電圧が前記第２しきい値電圧から前記第１しきい値電圧にシフトすることを特徴とする請求項１１に記載の測時方法。
【請求項１３】
前記プログラミング・ステップが前記共通フローティング・ゲートに電荷を注入するときに、前記電荷損失感知フローティング・ゲートＦＥＴの前記第２ソース領域、前記第２ドレイン領域及び前記第２コントロール・ゲートが浮動状態にされ又はアースに結合されることを特徴とする請求項１１又は請求項１２に記載の測時方法。
【請求項１４】
前記しきい値電圧検出ステップが前記しきい値電圧を表す出力を発生するときに、前記プログラミング・フローティング・ゲートＦＥＴの前記第１ソース領域、前記第１ドレイン領域及び前記第１コントロール・ゲートが浮動状態にされることを特徴とする請求項１１，請求項１２又は請求項１３に記載の測時方法。
【請求項１５】
前記プログラミング・ステップが前記共通フローティング・ゲートに前記初期電荷量に達するまで電荷を注入するときに、前記しきい値電圧検出ステップが、前記電荷の注入に伴ってシフトするしきい値電圧を表す出力を発生すると共に、前記プログラミング・ステップによる前記電荷の注入後に、前記しきい値電圧検出ステップが、前記共通フローティング・ゲート内に残存する電荷の量に依存するしきい値電圧を表す出力を発生することを特徴とする請求項１１に記載の測時方法。
【請求項１６】
（Ａ）プログラミング・フローティング・ゲートＦＥＴであって、
（イ）半導体基板に設けられた第１ソース領域及び第１ドレイン領域と、
（ロ）前記第１ソース領域及び前記第１ドレイン領域の間の第１チャネル領域上に設けられた第１絶縁層と、
（ハ）該第１絶縁層上に設けられた第１フローティング・ゲートと、
（ニ）第２絶縁層を介して前記第１フローティング・ゲート上に設けられた第１コントロール・ゲートとを有する、前記プログラミング・フローティング・ゲートＦＥＴと、
（Ｂ）電荷損失感知フローティング・ゲートＦＥＴであって、
（ホ）前記半導体基板に設けられた第２ソース領域及び第２ドレイン領域と、
（ヘ）前記第２ソース領域及び前記第２ドレイン領域の間の第２チャネル領域上に設けられた第３絶縁層と、
（ト）該第３絶縁層上に設けられた第２フローティング・ゲートであって、該第２フローティング・ゲートは、前記プログラミング・フローティング・ゲートＦＥＴの前記第１フローティング・ゲートと接続されて共通フローティング・ゲートを構成し、該共通フローティング・ゲート内に初期電荷量に達するまで注入された電荷が所定の期間内に放電する、前記第２フローティング・ゲートと、
（チ）第４絶縁層を介して前記第２フローティング・ゲート上に設けられた第２コントロール・ゲートとを有する、前記電荷損失感知フローティング・ゲートＦＥＴと、
（Ｃ）前記プログラミング・フローティング・ゲートＦＥＴの前記第１コントロール・ゲートと前記電荷損失感知フローティング・ゲートＦＥＴの前記第２コントロール・ゲートとから離れた場所で、第５絶縁層を介して前記共通フローティング・ゲート上に設けられた結合ゲートとを備える装置を使用する測時方法であって、
（ｉ）前記プログラミング・フローティング・ゲートＦＥＴの前記第１絶縁層を介して前記共通フローティング・ゲートに、前記初期電荷量に達するまで電荷を注入してしきい値電圧をシフトするための電圧を前記プログラミング・フローティング・ゲートＦＥＴの前記第１ソース領域、前記第１ドレイン領域及び前記第１コントロール・ゲート並びに前記結合ゲートに印加するプログラミング・ステップと、
（ｉｉ）前記共通フローティング・ゲート内の電荷の量に依存するしきい値電圧を表す出力を発生するしきい値電圧検出ステップと、
（ｉｉｉ）前記出力を経過時間に変換するステップとを含む測時方法。
【請求項１７】
前記共通フローティング・ゲート内に電荷が存在しない放電時に、前記プログラミング・フローティング・ゲートＦＥＴが第１しきい値電圧を有し、前記共通フローティング・ゲートに前記初期電荷量に達するまで電荷が注入されることにより、前記プログラミング・フローティング・ゲートＦＥＴのしきい値電圧が前記第１しきい値電圧から第２しきい値電圧にシフトし、前記共通フローティング・ゲートから電荷が消失するにつれて前記プログラミング・フローティング・ゲートＦＥＴのしきい値電圧が前記第２しきい値電圧から前記第１しきい値電圧にシフトすることを特徴とする請求項１６に記載の測時方法。
【請求項１８】
前記プログラミング・ステップが前記共通フローティング・ゲートに電荷を注入するときに、前記電荷損失感知フローティング・ゲートＦＥＴの前記第２ソース領域、前記第２ドレイン領域及び前記第２コントロール・ゲートが浮動状態にされ又はアースに結合されることを特徴とする請求項１６又は請求項１７に記載の測時方法。
【請求項１９】
前記しきい値電圧検出ステップが前記しきい値電圧を表す出力を発生するときに、前記プログラミング・フローティング・ゲートＦＥＴの前記第１ソース領域、前記第１ドレイン領域及び前記第１コントロール・ゲート並びに前記結合ゲートが浮動状態にされることを特徴とする請求項１６、請求項１７又は請求項１８に記載の測時方法。
【請求項２０】
前記プログラミング・ステップが前記共通フローティング・ゲートに前記初期電荷量に達するまで電荷を注入するときに、前記しきい値電圧検出ステップが、前記電荷の注入に伴ってシフトするしきい値電圧を表す出力を発生すると共に、前記プログラミング・ステップによる前記電荷の注入後に、前記しきい値電圧検出ステップが、前記共通フローティング・ゲート内に残存する電荷の量に依存するしきい値電圧を表す出力を発生することを特徴とする請求項１６に記載の測時方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、測時法に関し、特に電気タイム・ベースを使用する時間測定用の方法および装置に関する。より具体的には、本発明は、発振器、発振素子、または発振回路ならびに連続電源なしに時間を測定するための装置であって、ソリッドステート・デバイスにすることもできる装置と、それに関連する方法およびシステムを提供する。
【０００２】
【従来の技術】
携帯用電子装置は広く普及しており、電子回路のサイズおよびコストが低下し続けるにつれて、電子装置を組み込んだ民生品が増加し続けている。一例として、開いたときに音楽を演奏する紙製のグリーティング・カードはもはや新規なものとは見なされない。電子回路を様々な形状に作成し、より多くの製品に埋め込むことができるようにするフレキシブル回路において、技術が進歩してきた。
【０００３】
安価な電子装置は、それぞれの電力要件または関連電源システムに基づいて分類することができる。一部の電子装置は、ＡＣ−ＤＣアダプタを介して電気のコンセントなどの外部電源から電力供給を受ける装置を必要とする可能性のある様々な機能を有し、一部の装置は１つまたは複数の電池を必要とする。また、装置によっては、両方のタイプの電源、すなわち、ほとんどの機能を可能にするための外部電源と、外部電源に接続されていない間または「オフになっている」間にクロックまたは計時機能などの低位機能に電力供給するための小型電池を必要とする可能性がある。小型の電子装置は、単にクロック回路に電力供給するために、電子時計に電力供給するものと同様の小型で平らな電池を組み込む場合が多い。一般に、この電池は、複数単位の時間の経過を測定する何らかのタイプのタイム・ベース発振器またはパルス発生器に電力供給するものである。
【０００４】
単純なクロック機能のためだけの電子装置に電池を組み込むと、いくつかの欠点が発生する。化学電池は、潜在的に薬品漏れや廃棄処分の危険性があり、小さい電子回路を製作するコストに比べ、比較的高価なものになる。電池は、特にそれが付随する電子回路の耐用寿命に比べ、貯蔵寿命が短い傾向がある。また、電池は、それが接続される電子回路より数倍大きい場合があり、それにより、電子装置に対して設計上の制限が加えられることになる。
【０００５】
電子タイム・ベース発振器は小型の電子測時装置に必要なものと想定されているが、付随する電池は多くの固有の欠点を有する。このため、現行の技術状態は、時間測定機能を組み込む可能性のある他の装置、民生品、または消費者サービスの概念に制約を加える。したがって、電池または発振器なしで時間測定を可能にする、小さく単純な電子測時装置を提供することは有利なことだろう。
【０００６】
【発明が解決しようとする課題】
関連の方法、システム、装置、およびコンピュータ・プログラム製品に加え、タイム・セルという単純な電子測時装置を提示する。本出願の請求の範囲は主として、特定のタイプのタイム・セルの構造および初期設定ならびにそのタイム・セルを初期設定するかまたはプログラミングするために使用可能な装置およびそれに関連する方法を対象とする。
【０００７】
【課題を解決するための手段】
タイム・セルは、その絶縁材を通して静電荷を受け取る、絶縁された電荷蓄積素子を含み、すなわち、それはプログラム式であり、それにより、絶縁材外部の点に対する電位を電荷蓄積素子に与える。次に電荷蓄積素子は、時間の経過につれて、絶縁材を通して静電荷を失う。プログラム式電荷蓄積素子の電位が実質的に既知の放電率で低下する場合、プログラム式電荷蓄積素子の電位を所与の時点に観測することにより、経過期間を決定することができる。したがって、このタイム・セルは、連続電源なしで経過期間を測定することができる。
【０００８】
あるタイプのタイム・セルは２進タイム・セルであり、形式上、不揮発性メモリ・セルと同様のものにすることができる。プログラム式２進タイム・セルは経過期間中にその電荷を失う。読取り動作によりプログラム式２進タイム・セルの２通りの可能な状態、すなわち、タイム・セルはそのタイム・セルがプログラム式タイム・セルに見えるように十分な電荷を保持しているか、またはそのタイム・セルが非プログラム式タイム・セルに見えるように経過期間中に放電されていることが観測される。それにより、プログラム式２進タイム・セルでの読取り動作により、所与の時点に特定の期間が経過したかどうかに関する２進判定が可能になる。タイム・セルによって測定すべき特定の期間を選択するよう、タイム・セルを設計またはプログラミングすることができる。
【０００９】
【発明の実施の形態】
本発明の基本装置の概論
本発明は、単純な電子測時装置を対象とする。一般に、絶縁された電荷蓄積素子はその絶縁材を通して一定量の静電荷を受け取り、すなわち、電荷蓄積素子は「プログラム式」であり、それにより、絶縁材外部の点に対する既知の電位を電荷蓄積素子に与える。
【００１０】
次に電荷蓄積素子は、ある期間の経過につれて、何らかのタイプの物理的プロセスによってその絶縁材を通して静電荷を失うか、放電するか、放出するか、または漏出し、それにより、電荷蓄積素子の電位が低下する。換言すれば、プログラム式電荷蓄積素子の電位は、電荷蓄積素子から静電荷が除去される移送または放出プロセスによって実質的に既知の割合で低下する。電荷蓄積素子の放電プロセスをモデル化する放電関数は実質的に既知ものであるが、この放電率は線形になる場合もあれば、線形にならない場合もある。
【００１１】
所与の時点で、電荷蓄積素子の電位を観測する。この電荷蓄積素子の開始電位、所与の時点での観測電位、電荷蓄積素子の電荷放電率を把握することにより、所与の時点に関する経過期間を決定することができる。
【００１２】
電荷蓄積素子のプログラミング・プロセスおよび放電プロセスは、電荷蓄積素子の幾何形状、材料、または物理構造、あるいはそれらの組合せを変化させることにより選択的に制御することができる。プログラミング・プロセスは放電プロセスより急速で精度の低いプロセスなので、放電プロセスの制御より高い優先順位で電荷蓄積素子を設計することができる。換言すれば、以下に詳述する本発明の実施形態に関連して説明するように、物理的放電プロセスをモデル化する数学的放電関数に関する所望の時間特性を達成するように、所与のパラメータの範囲内で測時装置を設計することができる。たとえば、プログラム式電荷蓄積素子が放電する期間は、電荷蓄積素子をプログラミングするのに必要な期間よりかなり長くなることが望ましい。
【００１３】
電荷蓄積素子はその絶縁材とその内部媒体を含む。絶縁材は比較的低い電荷伝導度を示すが、電荷は、絶縁材の誘電率（その抵抗率）および電荷の発生源と電荷の行先の間の絶縁材の幅など、所与の要因に応じて絶縁材を通過することができる。通常、絶縁材は、隣接媒体より高い電気抵抗を有し、一般に隣接導体または半導体を分離し隔離する働きをする。本発明では、電荷蓄積素子の絶縁材は、静電荷を帯びることができる内部媒体を実質的に取り囲んで含み、すなわち、その内部媒体は自由空間のみで構成することができない。絶縁材は、自由空間、気体媒体、液体、固体、またはこれらの組合せを含むことができる。絶縁材は実質的に内部媒体を取り囲んでいるが、内部媒体は、絶縁材によって密閉された空間全体を必ず占有しているわけではない。
【００１４】
電荷蓄積素子はその絶縁材によって実質的に電気的に隔離されているが、様々な既知の物理的プロセスを使用して比較的短期間でその絶縁材を通して電荷蓄積素子をプログラミングすることができる。一般に、二酸化ケイ素（ガラス）などの絶縁材は、伝導帯内に上昇するのに十分なエネルギーを電子がほとんど獲得できないほど大きいバンド・ギャップによってその伝導体が価電子帯から分離される物質である。しかし、所与の物理的プロセスでは、絶縁材による電子の移送が非常に制限される可能性がある。内部媒体が絶縁材を通して静電荷を受け取るかまたは放電する物理的プロセスは電荷蓄積素子の実施例に応じて様々になるが、これは本発明の様々な実施形態を以下に詳述するにつれて明らかになるはずである。
【００１５】
本発明の基本装置の正確さ
本発明の測時装置の正確さは本質的に制限されている。しかし、実際の測時装置の正確さはその構造の精度によって制限される。そのうえ、時間を測定するための微細構造計器は、標準的な時間単位または時間測定の標準として使用する相互作用オブジェクトの物理的プロセスによって本質的に制限される。たとえば、ぜんまいを巻くことによって動作する腕時計は、セシウム原子の振動を監視することによって動作する原子時計ほど精密に１秒の何分の１かの時間を測定するように構築することはできない。
【００１６】
本発明では、測時装置の正確さは、実際の物理装置に関する放電関数によって放電プロセスをモデル化できる正確さと、保持静電荷を観測する際の正確さによって本質的に制限される。たとえば、プログラム式電荷蓄積素子は、その電位が漸近的にある値に近づく非線形放電プロセスを示す場合がある。その場合、連続観測の時間的正確さは、静電荷の寿命の経過につれて減少する傾向があり、それにより、本発明が有用になりうる目的を制限することになる。しかし、その正確さの減少は、本発明を使用する特定の目的に応じて、欠点になる場合もあれば、ならない場合もある。
【００１７】
計器を使用することは、その計器による測定の所望の正確さと、測定のコスト、労力、または重要性との先行選択を表している。たとえば、腕時計の方が適している通常の日常動作の時間基準として原子時計を維持するためにそのコストと労力を拡大することはしないものである。しかし、他の見地から見ると、一定水準の腕時計と原子時計は分単位の正確さで１年という期間を決定する作業に対して同じ程度に適していると言えるだろう。同様に、本発明が特定の目的に有用であると判明するかどうかを判定する場合、本発明の測時装置の正確さおよび動作特性はその特定の目的に適したものでなければならない。
【００１８】
この正確さおよび動作特性は、本発明の実施形態に応じて様々になる。正確さと有用性との固有の兼ね合いは、本発明の様々な実施形態を以下に詳述するにつれて明らかになるはずである。
【００１９】
砂時計と本発明との類似点
本発明の理解を拡大するために、本発明と砂時計との類似点を対比することができる。砂時計は、計時容器と計時物質からなる古代起源の計時装置である。計時容器は通常、対置した２つの透き通ったフラスコまたはフラスコ状の容器であり、それぞれの狭いかまたは開いた端部が接合され、小さいアパーチャが形成されている。容器は通常、金属または木製のフレームまたはスタンドによって支持されている。容器の半分は、計時物質として作用する流体または粒状物質を保持するかまたはその物質でほぼ充填されている。最も一般的なことに、容器はガラスで作られ、計時物質は砂である。砂時計を逆さにすると計時物質に重力位置エネルギーが加わり、それにより、ある期間の経過につれて密閉された物質が容器の上半分から下半分に流れることになる。
【００２０】
砂時計は、サンド・タイマとも呼ばれ、１時間という期間を測定することができるが、この用語はこのような重力装置であればどの装置にも使用する。砂時計の測定期間は、計時物質の量と容器のアパーチャのサイズによって設定される。計時物質の量がより多く、アパーチャがより小さければ、測定期間が延長されるが、アパーチャが非常に狭いと、計時物質が規則正しく流れないかまたはまったく流れなくなる可能性がある。ある程度まで、計時物質の特性はアパーチャを通る物質の流れの特性に影響する。たとえば、大きい砂粒は微細な砂粒よりゆっくりアパーチャを通って流れる可能性がある。
【００２１】
容器の透明性により、容器の上半分（または下半分）に保持されている計時物質の量を観測することができ、それにより、砂時計を逆さにしてから経過した時間の量を示すことになる。計時物質の表面がマークまで低下したときに所定の期間が経過しているように、より短い期間を示すように砂時計にマークを付けることができる。
【００２２】
本発明の測時装置は、以下のように砂時計に類似しているので「静電砂時計」と呼ぶこともできる。電荷蓄積素子の絶縁材は砂時計のガラス容器に類似しており、電荷蓄積素子の内部媒体はガラス容器内の自由空間と同様のものである。砂時計内の計時物質が砂粒を含む場合、個々の電荷キャリヤは個々の砂粒に類似している。絶縁材とその内部媒体は電位エネルギーを所有する静電荷を含む働きをし、砂時計は重力位置エネルギーを所有する計時物質用の容器として働く。絶縁された電荷蓄積素子は、砂時計の支持フレームと同様に、それが載っている半導体基板などの支持構造を有することができる。砂時計内の計時物質は再利用されるが、本発明内の電荷は放電された後で再利用されることはない。
【００２３】
各計時装置では、ある期間を流動または放電プロセス、すなわち、電荷蓄積素子からの電荷および砂時計内の砂（またはその他の計時物質）に相関させることができる。砂時計の砂のように、静電荷の初期量が大きいと、電荷蓄積素子に関して測定可能な期間が延長される。本発明の実施例によっては、絶縁材の寸法およびその物理的性質が砂時計のアパーチャの幅と同様になることがあり、絶縁材の寸法および性質によって電荷の放電率を制御することができる。実際に、絶縁材が提示するバリアは、電荷が規則正しく流れないかまたはまったく放電しなくなるほど大きくなる可能性がある。電荷蓄積素子内の保持静電荷の量は直接知覚することができないが、まず何らかのタイプの物理的測定を行い、次に第１の測定値を人間が知覚可能な何らかの形式に変換することによって、間接的に決定することができる。
【００２４】
本発明の実施形態の概論
本発明は電荷蓄積素子および支持要素に関する様々な構成を使用して実施することができ、電位を観測する方法は選択した実施形態に応じて様々になる可能性がある。
【００２５】
本発明の第１の実施形態では、本明細書で「タイム・セル」と呼ぶ、改変不揮発性メモリ・セルを電荷蓄積素子として使用する。初めに、所定の放電率を有するこのタイム・セルをプログラミングする。次に、タイム・セルのしきい値電圧が所定のしきい値電圧以上であるかどうかの判定を行うために、そのタイム・セルで読取り動作を実行することにより、その後のある時点の保持静電荷を間接的に観測する。次に、読取り動作の結果により、所定の経過時間が経過したかどうかを判定する。そのしきい値電圧が所定のしきい値電圧以下になるようタイム・セルが放電した後、タイム・セルは実質放電状態に到達している。以下に詳述する理由により、このタイプのタイム・セルは「２進タイム・セル」と呼ぶこともできる。
【００２６】
本発明の第２の実施形態では、本発明の第１の実施形態に関して説明したものと同じ原理により動作する複数タイプの測時装置を含むものとして本発明を広く見なすことができる方法について説明する。
【００２７】
本発明の第３の実施形態は、１組のタイム・セルを使用することにより第１の実施形態を拡張するものであり、各セルはそれぞれ異なる放電関数を所有し、それにより、複数の期間を同時に測定するために一定範囲の細分性を提供する。タイム・セルで読取り動作を実行して、関連期間が経過したかどうかを判定することにより、保持静電荷を観測する。
【００２８】
本発明の第４の実施形態は、フローティング・ゲート電界効果トランジスタのフローティング・ゲートを測時装置用の絶縁された電荷蓄積素子として使用するという概念を拡張するものである。好ましくは、プログラミング・トランジスタと感知トランジスタとともに共通フローティング・ゲートを一緒に使用する。この共通拡張フローティング・ゲートを使用して、典型的なフローティング・ゲート電界効果トランジスタ（ＦＥＴ）またはＦＧＦＥＴが蓄積する静電荷の量を上回る、ある量の静電荷を蓄積する。次に、その測定値を経過時間値に変換する感知装置によって、フローティング・ゲートの残留電位を間接的に観測する。任意選択で放電関数特性を測時装置の一部として記憶することができる。以下に詳述する理由により、このタイプのタイム・セルは「アナログ・タイム・セル」と呼ぶこともできる。
【００２９】
上記の実施形態に加え、この測時装置を使用するための方法、システム、コンピュータ・プログラム製品も提示する。
【００３０】
測時装置としての改変不揮発性ＲＡＭメモリ・セル
本発明の第１の実施形態では、タイム・セルという改変不揮発性メモリ・セルを測時装置として使用する。不揮発性メモリ・デバイスは、そのメモリ・デバイスからまたはそのメモリ・デバイスを含むシステムから電力を除去したときにデータを保持しているメモリ・デバイスであり、コンピュータ技術の分野では周知のものである。多種多様な不揮発性メモリの実施例が市販されており、タイプの異なる不揮発性メモリは異なる方式で動作する。
【００３１】
所与のタイプの不揮発性メモリは、電荷蓄積素子を組み込んでいないので、本発明の範囲外に位置する。たとえば、プログラム可能読取り専用メモリまたはＰＲＯＭは、通常は論理ネットワーク内の可融性リンクを焼き切る特殊な機器によって１回だけ書込みまたはプログラミングが可能な読取り専用メモリであり、それにより、特定の記憶場所を所望の論理レベルに設定し、読取り専用データ値を確立する。このため、このようなタイプのメモリは電荷蓄積素子なしでデータを記憶する。
【００３２】
その他の多くのタイプの不揮発性メモリ・セルは電荷蓄積素子を含む。このため、本発明のタイム・セルの形式は、ＥＰＲＯＭセル、ＥＥＰＲＯＭセル、または絶縁された電荷蓄積素子を含む他のタイプの不揮発性メモリ・セルなど、多種多様なタイプの不揮発性メモリ・セルに基づくものになる可能性がある。たとえば、電気的プログラム可能読取り専用メモリ（ＥＰＲＯＭ）は、電気的にプログラミングし、後で紫外線に曝すことによって消去することができる。電気的消去可能プログラム可能読取り専用メモリ（ＥＥＰＲＯＭ）は、電気的にプログラミングし、電気的に消去することができる。具体的には、本発明の第１の実施形態では、改変不揮発性メモリ・セルの絶縁された電荷蓄積素子内に静電荷が蓄積されるタイム・セルとして機能するよう、汎用不揮発性メモリ・セルを改変している。
【００３３】
絶縁された電荷蓄積素子を放電することによりタイム・セルを消去するという追加機能は本発明にとって不可欠なものではない。追加の消去機能を組み込む場合の利点および欠点については以下に詳述する。
【００３４】
本発明は様々なタイプの不揮発性メモリ・セルに基づくものになる可能性があるが、以下の例では、プログラム可能フローティング・ゲート構造を含む単純な電界効果トランジスタについて言及する。しかし、当業者であれば、タイム・セルの構造は実施例に応じて様々になる可能性があることが分かるだろう。たとえば、タイム・セルは、例に示した構造または要素に加え、消去ゲートおよびその他のデバイス構造または要素を有することができる。記述した例は、本発明に関する制限を暗示するためのものではなく、むしろ、本発明の一実施形態による絶縁された電荷蓄積素子内の静電荷の蓄積および放電をサポート可能な範囲のデバイスに関する情報を提供するものである。
【００３５】
以下に詳述するように、改変不揮発性メモリ・セルをプログラミングするのに必要な電荷は、電荷蓄積素子の絶縁材内にまたはその絶縁材を通って注入しなければならない。改変不揮発性メモリ・セルをプログラミングする様々なメカニズムが実行可能であるが、メカニズムが異なると要件および特性も異なり、それにより設計者は他のメカニズムよりあるメカニズムを好むことになる場合もある。以下の例では、チャネル・ホット電子注入というメカニズムにより電荷を注入する。しかし、様々なメカニズムを使用することができ、当業者であれば、注入メカニズムは実施例に応じて様々になる可能性があることが分かるだろう。記述した例は、本発明に関する制限を暗示するためのものではなく、むしろ、本発明の一実施形態による好ましい注入メカニズムに関する情報を提供するものである。
【００３６】
図１を参照すると、同図は、典型的なフローティング・ゲート電界効果トランジスタとして実施された電荷蓄積素子を含む典型的な不揮発性メモリ・セルを示している。フローティング・ゲート電界効果トランジスタ（ＦＧＦＥＴ）の動作は当技術分野で周知のものである。まず、背景情報を提供するために典型的なＦＧＦＥＴの動作について説明し、続いて、典型的な不揮発性メモリ・セルを改変して本発明による測時装置として使用可能なタイム・セルを形成することができる本発明の一実施形態の説明を示す。図１は、ｎチャネルまたはｎ型フローティング・ゲートＦＥＴを示している。ｐ型ＦＥＴも使用可能であり、その場合、代替プログラミング・メカニズムが望ましい場合があるが、以下に詳述するように、フローティング・ゲート内へのチャネル・ホット電子（ＣＨＥ）注入を備えたｎ型ＦＥＴはメモリ・セルをプログラミングするために最も効率の良い動作を提供することが従来技術で判明している。
【００３７】
ｎ型フローティング・ゲートＦＥＴ１００は、Ｐ−基板１０２を形成するために、ホウ素など、穴を生成するためのｐ型アクセプタ・イオンを軽くドーピングした単結晶シリコン基板上に形成されている。ソース１０４およびドレイン１０６は、燐など、自由電子を寄贈するためのｎ型ドナー・イオンを大量にドーピングした２つの領域を作成することにより基板内に形成されている。別法として、ソースおよびドレインは、シリコン基板内のｐウェル領域に形成することができる。ソースとドレインとの間の領域は、チャネルにより電界が印加されたときに少数電流キャリヤ（この場合は電子）が流れるチャネルを形成する。
【００３８】
それぞれソースおよびドレインの、導電接点１０８および１１０はそれぞれ絶縁領域１１２および１１４によってこのデバイスの他の部分から絶縁され、適切な場合に導電リードによりソースおよびドレインとの間で電流が流れることができる。図１では絶縁領域は酸化ケイ素（ＳｉＯ2）領域で形成されているが、別法として、他の絶縁材も使用可能である。他の酸化物領域および他の任意選択構造または要素は図示しておらず、このデバイスの各種構造は一定の縮尺で描かれているわけではない。
【００３９】
コントロール・ゲート１１６およびフローティング・ゲート１１８は、絶縁領域１２０によってこのデバイスの他の部分から分離された領域である。フローティング・ゲート１１８はポリシリコン（非晶質、複結晶、または多結晶シリコンともいう）にすることができ、コントロール・ゲート１１６は金属またはポリシリコンにすることができる。フローティング・ゲートと基板のチャネル部分との間の絶縁領域１２０の一部分は「トンネル酸化物」または「トンネル領域」１２２と呼ばれるが、その理由は以下の説明で明らかになるだろう。図２はＦＧＦＥＴの記号表現を示している。
【００４０】
典型的なｎ型ＦＥＴでは、チャネルによりゲートに正の直流電圧を印加すると、電子をチャネル領域に引き寄せることによってＦＥＴがオンになり、それにより、チャネル領域を導電性にすることができる。フローティング・ゲートＦＥＴ１００のコントロール・ゲート１１６は、ＦＥＴ１００をオン／オフするゲート機能を実行する。コントロール・ゲートの電圧はＦＥＴのしきい値電圧と等しいかまたはそれより大きくなければならないが、そのしきい値電圧は、コントロール・ゲート電圧が十分大きいものになり、ＦＥＴのチャネルを導電性にすることができるかまたは、換言すれば、ＦＥＴをオンにする点を決定する特性パラメータである。
【００４１】
ＦＧＦＥＴは、フローティング・ゲートをプログラミングすることによってそのメモリ機能を獲得する。プログラミング動作中、フローティング・ゲートはある量の電荷を受け取る。フローティング・ゲートが適切な極性の電荷を蓄積している場合、ＦＧＦＥＴはオンにすることができず、したがって、一方のメモリ状態を示す。フローティング・ゲートが電荷を蓄積していない場合、ＦＧＦＥＴはフローティング・ゲートなしのＦＥＴと同じように動作し、もう一方のメモリ状態を示す。この２通りのメモリ状態は２進論理の演算をサポートするものであり、この２通りのメモリ状態は単一ビットとしてメモリ・セル内に記憶された論理「０」または論理「１」を表す。
【００４２】
次に図３ないし図４を参照すると、このグラフは、ｎ型フローティング・ゲート電界効果トランジスタがしきい値電圧に及ぼす影響を示している。図３では、ドレインはソースに対して正のバイアスがかけられていると想定し、フローティング・ゲートがプログラミング動作中に電荷を受け取る前に、コントロール・ゲートでの電圧がＦＧＦＥＴのしきい値電圧より大きくなると、電流がドレインを通って流れることができる。このため、ＦＧＦＥＴを含むメモリ・セルに記憶されたビット値を読み取るためのメモリ動作中に、コントロール・ゲートでの読取り動作電圧がしきい値電圧より大きくなると、ＦＧＦＥＴがオンになり、それにより、フローティング・ゲートがまだプログラミングされていないことを示す。
【００４３】
図４では、ドレインはソースに対して正のバイアスがかけられていると想定し、フローティング・ゲートがプログラミング動作中に電荷を受け取った後に、コントロール・ゲートでの電圧がＦＧＦＥＴのしきい値電圧より小さくなると、電流がドレインを通って流れなくなる。このため、ＦＧＦＥＴを含むメモリ・セルに記憶されたビット値を読み取るためのメモリ動作中に、コントロール・ゲートでの読取り動作電圧がしきい値電圧より小さくなると、ＦＧＦＥＴがオンにならず、それにより、フローティング・ゲートがすでにプログラミングされていることを示す。
【００４４】
フローティング・ゲートのこの２通りの動作状態は２進論理をサポートする。このメモリ・セルを含む論理回路は、ＦＧＦＥＴのどちらの動作状態が２進「１」または２進「０」を示すかに関する規則を有することになる。このため、フローティング・ゲートがプログラミングされると、メモリ・セルを論理「１」または論理「０」に設定するものとしてその動作を解釈することができる。このメモリ・セルで読取り動作を実行することにより、メモリ・セルが論理「１」を含むかまたは論理「０」を含むかに関する２進判定を行うことができる。
【００４５】
不揮発性メモリ・セルを含むメモリ・デバイスは、そのメモリ・セルまたはメモリ・セル・アレイのアーキテクチャまたは配置のタイプに応じてデータを記憶し消去するためのプログラミング・アルゴリズムを提供する内部状態機械を有する可能性がある。多くのタイプの不揮発性メモリは周知のものであり、市販されているので、本発明の不可欠な特徴は絶縁された電荷蓄積素子とそのプログラム可能性であることに留意されたい。本発明は、この必要不可欠な特徴を有する多種多様なタイプの不揮発性メモリ・アレイまたはアーキテクチャに組み込むことができるので、メモリ・アレイ回路についてはこれ以上説明しない。
【００４６】
不揮発性メモリ・セルは、様々な物理的プロセスによってプログラミングすることができる。不揮発性メモリ・セルをプログラミングするのに必要な電荷は、電荷蓄積素子の絶縁材内にまたはその絶縁材を通って注入しなければならない。不揮発性メモリ・セルをプログラミングする様々なメカニズムが可能であるが、メカニズムが異なると要件および特性も異なり、それにより設計者は他のメカニズムよりあるメカニズムを好むことになる場合もある。
【００４７】
フローティング・ゲート・デバイスで使用する電子注入メカニズムの１つはファウラ・ノルトハイム・トンネル効果（Fowler-Nordheim tunneling）であり、これは電界支援電子トンネル・プロセスである。フローティング・ゲートがポリシリコンからなるものと想定すると、フローティング・ゲート、絶縁材、チャネルによって形成されるポリシリコン／ＳｉＯ2／シリコン構造の両端間に大きい電圧を印加したときに、エネルギー・バリアが十分狭くなり、電子はシリコン伝導帯から酸化ケイ素伝導帯へトンネルを掘ってバリアを通り抜けることができる。ファウラ・ノルトハイム・トンネル効果を使用するプログラミング動作中に酸化物を横切る１０ＭＶ／ｃｍ程度の高い注入電界が必要になる。このような高電界値に到達し、プログラミング中に必要な電圧を制限するために、非常に薄いトンネル酸化物を使用するが、たとえば、１０Ｖの電圧を印加すると、厚さ１０ｎｍ（ナノメートル）の酸化物を横切る。この電圧を削減するために、トンネル酸化物をさらに薄くすることができるが、８ｎｍという厚さが良好な電荷保持挙動のために必要な下限として認識されている。薄い酸化物の他の利点としては、チャネル長が短くなることと、読取り動作電圧が低くなることを含む。しかし、良好な電荷保持挙動を得るために必要な低い欠陥密度では、薄い酸化物を成長させるのが難しい可能性がある。ＦＧＦＥＴのプログラミングにファウラ・ノルトハイム・トンネル効果を使用する際の主な欠点は、フローティング・ゲートに十分な電荷を蓄積するのに必要な期間が長いことである。ファウラ・ノルトハイム・トンネル効果の詳細については、１９９８年IEEE Press発行、William D. BrownおよびJoe E. Brewer編集の Nonvolatile Semiconductor Memory Technology: A Comprehensive Guide to Understanding and Using NVSM Devicesを参照されたい。
【００４８】
図１に示すＦＧＦＥＴ用の好ましいプログラミング・メカニズムはチャネル・ホット電子（ＣＨＥ）注入であり、これはフローティング・ゲートに電荷を注入するためのプロセスとしてはかなり急速なものである。ドレイン・ソース間バイアスが大きい場合、チャネル内を流れる少数キャリヤは、ｎ型ＦＧＦＥＴ内の電子であり、チャネルのドレイン側で検出される大きい電界によって加速される。これによりドレインでの衝撃イオン化が発生し、この衝撃イオン化によって発生した少数キャリヤのほとんどがドレインで収集される。電子の一部は、それがＳｉＯ2エネルギー・バリアを乗り越えられるだけの十分なエネルギーを獲得し、酸化物内に放出されるが、これによりホットキャリア注入コントロール・ゲート電流が発生する。
【００４９】
ＦＧＦＥＴのコントロール・ゲート電流はコントロール・ゲートに実際に到達する電子からなり、電子の一部はフローティング・ゲートで収集される。ＣＨＥ注入の主な欠点は、その注入効率が低く、その結果、その電力消費量が大きくなることである。有利な電子注入のためには、固定バイアス条件のときに、高い垂直電界と高い水平電界を有することが望ましいが、これらは競合する傾向のある条件である。ＦＧＦＥＴ内では、チャネルに沿った水平電界はコントロール・ゲート電圧が増加する場合に減少する傾向があり、垂直電界はコントロール・ゲート電圧が増加する場合に明らかに増加する。このため、多数のホット電子を発生するためには、コントロール・ゲート電圧を低くし、ドレイン電圧を高くすることが望ましい。しかし、電子注入と、フローティング・ゲートでの収集のためには、コントロール・ゲート電圧を高くし、ドレイン電圧を低くすることが望ましい。１つの兼ね合いとして、コントロール・ゲート電圧とドレイン電圧をどちらも高い状態に保持する。プログラミング電圧は通常、コントロール・ゲートまたはドレインのいずれかに印加される通常動作電圧よりかなり大きくなる。
【００５０】
ＦＧＦＥＴメモリ・セルは不揮発性メモリ・セルと呼ばれるが、これはフローティング・ゲート内の電荷が本質的に安定し、不揮発性であるからである。対照的に、一般的なダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）は揮発性半導体読取り書込みメモリであり、データを保持するその容量性メモリ・セルで電荷を保持するために定期的なリフレッシュを必要とする。
【００５１】
データ保持は、時間の経過につれてデータを保持するデバイスの能力を示す標準的な尺度である。これは、プログラム可能不揮発性メモリに関する重大な信頼性パラメータである。高温動作寿命データ保持ベーキングは、このパラメータに関する主要信頼性テストである。多くの市販メモリの典型的な最低パターン保持時間は１５０℃で１０年間、１２５℃で２０年間であり、ほとんどのデバイスの典型的な予想動作温度は−４０℃〜１２５℃である。
【００５２】
ＦＧＦＥＴがデータを保持し損なう場合の最も重要なメカニズムはファウラ・ノルトハイム・トンネル効果である。フローティング・ゲート内に電子を蓄積することによりｎ型ＦＧＦＥＴをプログラミングした後、フローティング・ゲートは重要な電位を有しており、電子はトンネルを掘ってフローティング・ゲートとチャネル間の絶縁酸化物を通り抜ける。したがって、絶縁領域のこの部分は、図１のトンネル領域１２２で示すように、「トンネル酸化物」または「トンネル領域」と呼ばれる。
【００５３】
フローティング・ゲートが電子を失うと、蓄積した電子によって発生した電位は減少し、ＦＧＦＥＴのしきい値電圧はその非プログラム式しきい値電圧にシフトバックし始める。ある時点で、重大な電荷損失のあるプログラム式メモリ・セルでの読取り動作がオンになり、相当な量のドレイン電流が引き出される。その場合、このＦＧＦＥＴは非プログラム式ＦＧＦＥＴのように見える。ビット値を記憶するためにこのＦＧＦＥＴがプログラミングされていると想定すると、電荷損失により間違ったビット値がメモリ・セルから読み取られることになる。
【００５４】
次に図５ないし図１０を参照すると、これらのスプレッドシート・モデルおよびグラフは、従来の寸法および幾何形状を有する不揮発性メモリ・セルの長期間にわたるしきい値電圧保持特性を示している。ファウラ・ノルトハイム・トンネル効果は当技術分野で周知のものであり、ファウラ・ノルトハイム方程式の計算を１枚のスプレッドシート内で行えるほど広範囲にモデル化されている。詳細については、Richard G. Forbesによる「Use of a spreadsheet for Fowler-Nordheim equation calculations」（１９９９年３月／４月のJ. Vac. Sci. Technol. B - Microelectronics and Nanometer Structures 17(2)、５３４〜５４１ページ）を参照されたい。
【００５５】
トンネル酸化物の典型的な幅は一般に８〜１０ナノメートル（ｎｍ）である。図５は、８０オングストロームまたは８ｎｍのトンネル酸化物厚さを含む、フローティング・ゲートＦＥＴ用の一般的なパラメータ・セットを示し、図６は、定期的に１年間隔で３０年という期間にわたるフローティング・ゲートＦＥＴのしきい値電圧のグラフを示している。図６に示すように、時間の経過につれてしきい値電圧がゆっくり低下するだけでなく、時間の経過につれて変化率も減少する。
【００５６】
図７は、８０オングストロームまたは８ｎｍのトンネル酸化物厚さを含む、フローティング・ゲートＦＥＴ用の一般的なパラメータ・セットを示している。図８は、３２年という期間にわたるフローティング・ゲートＦＥＴのしきい値電圧のグラフを示している。図９は、８５オングストロームまたは８．５ｎｍのトンネル酸化物厚さを含む、フローティング・ゲートＦＥＴ用の一般的なパラメータ・セットを示している。図１０は、３２年という期間にわたるフローティング・ゲートＦＥＴのしきい値電圧のグラフを示している。
【００５７】
図８および図１０のいずれでも、Ｘ軸に沿った秒数は各間隔ごとに指数関数的に増加し、それにより、短期間および長期間の両方におけるしきい値電圧の低下を見通すことができる。図８および図１０に示すように、フローティング・ゲートはその電荷を非常によく保持し、少なくともプログラミング動作の１年後まで電荷は大幅に消失し始めることはなく、しきい値電圧は３２年の期間にわたって数パーセントしか減少していない。
【００５８】
典型的なフローティング・ゲートＦＥＴの動作に関するこの背景説明により、本発明の第１の実施形態がフローティング・ゲートＦＥＴなどの電荷蓄積素子を含む不揮発性メモリ・セルを改変してタイム・セルという測時装置の基本形式を構築する方法の説明に転向する。
【００５９】
本発明のこの実施形態では、不揮発性メモリ・セルがその電荷を失う割合は放電プロセスが有用になるように選択または構築できるという新規の所見を示す。この新規の所見を使用すると、改変不揮発性メモリ・セルを本明細書で「タイム・セル」と呼ぶ測時装置として設計することができ、経過期間を決定できるようにその状態の観測が可能になる。タイム・セル内の電荷蓄積素子の周りの絶縁材とその初期条件を操作することにより、タイム・セルが既知の経過期間を測定できるように放電プロセスの割合を制御することができる。
【００６０】
一般に、絶縁材の寸法および物理的性質により、電子がファウラ・ノルトハイム・トンネル効果によってトンネルを掘って電化蓄積素子から絶縁材を通り抜ける能力が制御される。特定のタイプの絶縁材を使用すると想定すると、ファウラ・ノルトハイム・トンネル効果を経験する電子の数を増加するために、その厚さなど、絶縁材の物理的寸法または幾何形状を低減し、それにより、電荷蓄積素子をより急速に放電させることができる。
【００６１】
より具体的には、前述のフローティング・ゲートＦＥＴでは、トンネル酸化物の厚さにより、電子がファウラ・ノルトハイム・トンネル効果によってトンネルを掘ってフローティング・ゲートからトンネル酸化物を通り抜ける能力が制御される。このため、形式の点でフローティング・ゲートＦＥＴと同様のタイム・セルを作成する方法の１つは、ファウラ・ノルトハイム・トンネル効果を経験する電子の数を増加するために、フローティング・ゲートＦＥＴのトンネル酸化物厚さを低減し、それにより、より急速に放電するようＦＧＦＥＴのフローティング・ゲートを誘導する。
【００６２】
必要な要件を備えたタイム・セルを構築すると、そのタイムセルは以下のように測時装置として動作する。初めに、所定の放電率を有するタイム・セルをプログラミングする。タイム・セルがその電荷を失うにつれて、そのしきい値電圧がシフトし、それによりその動作特性が変化する。
【００６３】
不揮発性メモリ・セルのデータ値またはビット値を読み取るために、不揮発性メモリ・セルで読取り動作を実行するのと同様に、タイム・セルで読取り動作を実行することができる。しかし、タイム・セルの場合、タイム・セルの「経過時間値」を読み取るために読取り動作を実行する。
【００６４】
読取り動作の電圧によってタイム・セルのトランジスタがオンになっているかどうかを観測することにより、読取り動作の電圧がタイム・セルのトランジスタのしきい値電圧より上であるか下であるかを判定することができる。この動作により、タイム・セル内の電荷蓄積素子の電位とその保持静電荷を間接的に観測することができる。電荷蓄積素子が特定の電位に到達するのに十分な電荷を失う前に経過すべき時間の量を把握することにより、または換言すれば、電荷蓄積素子を含むトランジスタが特定のしきい値電圧に到達する前に経過すべき時間の量を把握することにより、読取り動作は、所定の期間が経過したかどうかを判定することができる。
【００６５】
次に図１１を参照すると、同図は、そのプログラム式フローティング・ゲートがその電荷を失うときのｎ型フローティング・ゲート電界効果トランジスタのしきい値電圧の変化を示す、１組のしきい値電圧応答グラフを示している。ドレインはソースに対して正のバイアスがかけられていると想定し、フローティング・ゲートがプログラミング動作中に電荷を受け取った後に、コントロール・ゲートでの電圧がＦＧＦＥＴのしきい値電圧より小さくなると、電流がドレインを通って流れなくなる。このため、ＦＧＦＥＴを含むタイム・セルに記憶された経過時間値を読み取るためのメモリ動作中に、不揮発性メモリ・セルの読取り動作と同様のメモリ動作でコントロール・ゲートでの読取り動作電圧がしきい値電圧より小さくなると、フローティング・ゲートが十分大きい量の電荷を保持していて、読取り動作中にＦＧＦＥＴがオンになるのを防止することが正しく判定される。
【００６６】
時間の経過につれて、フローティング・ゲートがその電荷を失うと、トランジスタをオンにするのに必要なコントロール・ゲート電圧がますます小さくなるようにＦＧＦＥＴのしきい値電圧がシフトする。読取り動作電圧は何らかの時点でトランジスタをオンにするが、これもフローティング・ゲートの電位が特定の値まで低下したことを示している。フローティング・ゲートの放電関数を把握することにより、タイム・セルでの読取り動作によって、所定の期間が経過したかどうかを判定することができる。所定の期間が経過した後、フローティング・ゲートは実質放電状態に到達していると見なすことができる。
【００６７】
次に図１２ないし図１７を参照すると、これらのスプレッドシート・モデルおよびグラフは、トンネル酸化物が薄くなっているタイム・セル内のｎ型フローティング・ゲート電界効果トランジスタのしきい値電圧保持特性を示している。
【００６８】
ＦＧＦＥＴ内のトンネル酸化物の典型的な幅は一般に８ｎｍ〜１０ｎｍである。図１２は、６５オングストロームまたは６．５ｎｍの薄いトンネル酸化物を備えたフローティング・ゲートＦＥＴ用のパラメータ・セットを示している。図１３は、定期的に２週間間隔で１５カ月という期間にわたるフローティング・ゲートＦＥＴのしきい値電圧のグラフを示している。図１３に示すように、時間の経過につれてしきい値電圧が低下するだけでなく、時間の経過につれて変化率も減少する。図８および図１０に示すグラフとは対照的に、図１３に示すしきい値電圧は１カ月または２５９２０００秒以内に大幅に低下している。図６に示すグラフとは対照的に、図１３に示すしきい値電圧はかなり急速に低下している。
【００６９】
図１４は、６５オングストロームまたは６．５ｎｍの薄いトンネル酸化物を備えたフローティング・ゲートＦＥＴ用のパラメータ・セットを示し、図１５は、１６カ月という期間にわたるこのフローティング・ゲートＦＥＴのしきい値電圧のグラフを示している。図１６は、６０オングストロームまたは６ｎｍの薄いトンネル酸化物を備えたフローティング・ゲートＦＥＴ用のパラメータ・セットを示し、図１７は、１６カ月という期間にわたるこのフローティング・ゲートＦＥＴのしきい値電圧のグラフを示している。
【００７０】
図１５および図１７のいずれでも、Ｘ軸に沿った秒数は各間隔ごとに指数関数的に増加し、不均一な間隔が１つずつ正確に１週間の経過時間間隔で配置されている。この指数関数増加時間軸により、短期間および長期間の両方におけるしきい値電圧の低下を見通すことができる。グラフに示すように、その消失関数が図１５および図１７に示されているフローティング・ゲートは、その消失関数が図８および図１０に示されているフローティング・ゲートほど、その電荷を十分保持していない。しきい値電圧は、図１５のグラフでは約１８時間後に大幅に低下し始め、図１７のグラフでは約４時間後に大幅に低下し始めることが分かるだろう。
【００７１】
グラフに示すように、フローティング・ゲートはその電荷を比較的急速に失うよう構築することができ、その期間は、タイム・セルを測時装置として使用するアプリケーションに応じて選択することができる。そのアプリケーションが特定の時間範囲内にしきい値電圧の正確な解明を必要とする場合、その期間中に有意な傾きを有するように消失または放電関数を調整することができ、必要な特定の物理的寸法でタイム・セルを構築することができる。たとえば、数パーセント、すなわち、数時間の精度で１週間の期間を正確に測定したい場合、図１７に示すものと同様に相当な電荷を失い始める電荷蓄積素子を備えたタイム・セルを使用することになるだろう。明らかに、多くの電子装置の場合のように、可能な限り高い精度でタイム・セルが作成されることを保証するためには、デバイスの製造中の各ステップに相当な労力を加える必要がある可能性がある。
【００７２】
また、トンネル領域の寸法を操作することに加え、経過期間におけるタイム・セルの動作特性がタイム・セルの初期条件によって決まることにも留意されたい。たとえば、フローティング・ゲートに蓄積された初期電荷量によってその初期電位が設定され、蓄積電荷量が多くなるとフローティング・ゲートはより高い初期電位を有することになる。その場合、タイム・セル内のＦＧＦＥＴのしきい値電圧はより大きい値から始まることになり、それにより、タイム・セルはより長い期間を監視できるようになり、監視期間全体にわたってしきい値電圧を上昇させることになる。
【００７３】
このタイプの変動性は、図１３、図１５、図１７に示すグラフのしきい値電圧曲線が種々の値から始まる可能性があることに示されている。フローティング・ゲート内の初期電荷の量が多くなると、初期しきい値電圧が高くなる。その結果、初期しきい値電圧が高くなると、各時間間隔のしきい値電圧値が高くなる。ある見地から見ると、このしきい値電圧曲線は、初期電荷が増加するにつれて右方向にシフトするものと見なすことができる。このため、フローティング・ゲートが適切な初期静電荷量で初期設定されるように、またはそれと同等に、しきい値電圧が適切な初期値から始まるようにプログラミング動作を実行することも重要である。
【００７４】
タイム・セルの初期開始条件が所望のものである場合、可変長の時間の間、フローティング・ゲートをプログラミングすることができる。たとえば、フローティング・ゲートにより多くの電荷を蓄積するために、より長い期間の間、プログラミング動作を実行する。種々の方法を使用して、所与のタイム・セル構成について特定の長さのプログラミング時間を決定することができる。
【００７５】
たとえば、１組のタイム・セルからなるテスト・セットでの１組のプログラミング動作の直後に、そのテスト・セット用の１組のフローティング・ゲートの電位を測定する。プログラミング動作の長さを変動させることにより、フローティング・ゲートの電位が変動し、測定電位を所望のしきい値電圧応答曲線に相関させることができる。
【００７６】
好ましくは、所与のタイム・セル設計またはサイズに必要なプログラミング時間長は、１組のタイム・セルからなるテスト・セットを充電することにより経験的に見つけることができる。この１組のタイム・セル内の各タイム・セルはそれぞれ異なる長さの時間の間、充電されることになる。次に各タイム・セルは、ある期間にわたってそのしきい値電圧が変化するかどうか監視されることになる。その場合、初期プログラミング時間をしきい値電圧消失応答に相関させることができ、この情報は後で使用するために記憶されることになる。
【００７７】
明らかに、タイム・セルの物理的性質は、タイム・セルの製造後に変更することはできない。しかし、その動作挙動がその仕様に関して正しくモデル化されていると仮定して、所与の仕様に応じてタイム・セルを製造することができる。その場合、テスト手順により、製造したデバイスの許容差を決定する。この経験的情報により、特定の寸法または物理的特性を備えたタイム・セルを使用して、そのプログラミング動作によって変動する期間の範囲を監視することができる。
【００７８】
このようなタイプの経験的値または仕様を含むデータ・シートまたはデータ・ブックは電子技術分野で周知のものである。プログラミング・プロセスまたはプログラミング装置も標準化されると想定すると、所与のタイプのタイム・セルの場合、製造業者のデータ・ブックは、プログラミング時間と、それに相関する期間および許容差を記憶することができるので、ユーザは所望の期間を監視するための所与のタイプのタイム・セルを使用することができる。
【００７９】
本発明の範囲に影響せずに、適切なプログラミング・パラメータを決定するための他の方法を使用することもできる。
【００８０】
前述のように、フローティング・ゲートの２通りの動作状態は２進論理をサポートする。タイム・セルを含む論理回路は、ＦＥＴのどちらの動作状態が２進「１」または２進「０」を示すかに関する規則を有することになる。通常動作では、タイム・セルでの読取り動作により、そのタイム・セルが論理「１」を含むかまたは論理「０」を含むかに関する２進判定を行うことができる。それがプログラミングされてから所定の期間内にそのトランジスタのしきい値電圧を所定の値まで低減するよう設計されたタイム・セルを使用すると、読取り動作により、所定の期間が経過したかどうかを判定することができる。所定の期間が経過した後、タイム・セル内の静電荷は実質的に放電されており、タイム・セルはもはや時間の経過を有用に測定せず、特定の時間尺度が経過したことを示すだけである。２進論理に関するこの例を引き続き説明すると、プログラム式タイム・セルは論理「１」を表すと想定することができる。特定のタイム・セルをプログラミングした後、そのプログラム式タイム・セルでの読取り動作によって論理「１」が返される。その所定の期間が経過した後、タイム・セルはその電荷をすでに失っており、タイム・セルはもはやプログラム式には見えなくなり、その後、タイム・セルでの読取り動作によって論理「０」が返される。このため、プログラム式タイム・セル用の期間の満了は、タイム・セルでの読取り動作によって論理「０」が返されたときに経過したと判定することができる。より簡単に説明すると、タイム・セルは、それがプログラミングされた後の何らかの時点で論理「０」を含む場合に「すでに満了している」。タイム・セルが満了しているかどうかという２進判定は、このタイプのタイム・セルを「２進タイム・セル」と呼ぶための基礎になる。「アナログ・タイム・セル」の説明については、本発明の他の実施形態に関連して以下に詳述する。
【００８１】
２進タイム・セル内のトランジスタでの読取り動作は、適正に考慮されず適切に補償されない場合に読取り動作によって不確定結果が発生する可能性がある期間中に行うことができることに留意されたい。そのトランジスタの現行しきい値電圧がその所定の値にほとんど到達したとき、すなわち、読取り動作によってそのトランジスタがほぼオンになると思われるときに読取り動作を実行した場合、不確定結果が発生する可能性がある。補償するために、適切な回路をタイム・セル内に構築して、確定結果が発生するよう保証することができ、それにより、２進タイム・セルの所定の期間が経過した場合のみ、出力として論理「１」または「０」が発生する。このタイプの補償は、監視期間にわずかな量の不正確さのみをもたらすはずである。
【００８２】
本発明の上記の説明ではＦＧＦＥＴのフローティング・ゲートとチャネルの間の絶縁領域、すなわち、トンネル酸化物を薄くすることに注目してきたが、タイム・セル内の構造および要素、その物理的特性、幾何形状などに応じてタイム・セルの他の領域で所望のトンネル効果を達成できることに留意されたい。換言すれば、他の要件および条件を考慮すると、タイム・セルの他の領域内で放電プロセスが行われることが望ましい場合もある。
【００８３】
たとえば、このタイム・セルの基礎を形成する特定のタイプの不揮発性メモリ・セルは図１に示されていない消去ゲートまたはその他の要素を含む可能性があり、良好な動作特性を維持するために、フローティング・ゲートとチャネルの間の絶縁層の厚さが引き続き８ｎｍ以上でなければならないと判断されているが、これはフローティング・ゲートの所望の放電率をもたらすものではない。実際に、６カ月という所望の時間測定期間の間、この絶縁層を通るトンネル効果はほとんど無視できるものである。しかし、この他の領域が同様の動作上の制約を持っていない場合にフローティング・ゲートとセル内の他の領域との間の薄くした絶縁材を通るトンネル効果を可能にすることにより、所望の放電率を達成することは可能である可能性がある。別法として、製作またはその他の考慮事項に基づいて、フローティング・ゲートとチャネルとの間の絶縁層について典型的な厚さを使用し続けることが望ましい場合もある。しかし、特別な要素、構造、または領域がフローティング・ゲートに隣接し、トンネル効果の大部分が「主要トンネル領域」というこの特別な専用領域を通って行われるようにすることができる。この場合、その動作特性、すなわち、その放電率がそのモデル挙動に密接に近づくように、主要トンネル領域の製作を制御することに余分な処理または精度を集中させることができる。
【００８４】
本発明のこの実施形態に使用するタイム・セルは、当技術分野で周知の通り、タイム・セルを消去できるようにする消去ゲートなどの消去要素を含むことができる。電荷蓄積素子をプログラミングした後の任意の時点でタイム・セルを消去すると、電荷蓄積素子からその保持静電荷のほとんどまたは全部が除去される。一般に消去は、電界蓄積素子をプログラミングするために使用した電界と反対の電界を印加することにより行われる。
【００８５】
消去要素は、測時装置としてのタイム・セルの反復使用を可能にするという利点をもたらす。タイム・セルは、消去した後、再プログラミングすることができ、それにより、他の期間測定が可能になる。
【００８６】
しかし、消去要素には欠点がある。タイム・セルを消去した後、電荷蓄積素子内の低電位の差が長期間にわたる漏れによって発生したものかまたは消去によるものかを判定することが不可能になる可能性がある。このため、消去要素の使用は、電荷蓄積素子がその電荷を大幅に失ったのかまたはそれが単に消去されただけなのかを追跡または判定するという管理上の負担をもたらす。そのうえ、タイム・セルの反復使用によってその動作特性が変化する可能性がある。複数のプログラミング消去サイクルによって電荷蓄積素子の漏れ率が変化する可能性があり、それにより、期間を決定する方法が不正確になる。
【００８７】
しかし、消去要素の存在によってタイム・セルを様々な測時アプリケーションに使用できるようになることは、利点の１つである。しかし、このような利点および欠点は、消去要素をタイム・セルに組み込むことを決定する際に熟考しなければならない。
【００８８】
本発明のこの実施形態は、従来技術で既知であり十分確立された電荷蓄積素子を含む不揮発性メモリ・セルの様々な構造、プログラミング動作、読取り動作、消去動作に依拠していることに留意されたい。しかし、従来技術では測時装置としての不揮発性メモリ・セルの使い方を教示していない。そのうえ、従来技術では、不揮発性メモリ・セル内の電荷蓄積素子からの電荷漏れを有害で厄介なことと見なしており、むしろ、従来技術では、電荷漏れは回避しなければならず、潜在的に排除しなければならないと教示していた。本発明では、それが有用になるような方法で電荷漏れ率を選択できるという新規の所見を示す。この新規の所見を使用すると、不揮発性メモリ・セル内の電荷蓄積素子は、経過期間を決定できるようにその動作の測定を可能にする測時装置として設計することができる。特にこの実施形態では、前述のように、それを通って保持電荷が漏れる絶縁材の機械形状および物理的性質は、漏れ率を制御するように選択される。
【００８９】
静電荷を蓄積する本発明の装置と従来技術の装置との相違点
本発明の大まかな概要を示す静電砂時計として本発明を説明し、不揮発性メモリ・セルを測時装置として使用する一実施形態でも本発明を説明し、それにより、本発明の一例を示してきた。この時点で本発明の上記の説明を考慮し、本発明の新規性を強調するために、本発明の装置と静電荷を使用する一部の従来技術の装置との区別をつけることは適切なことである。
【００９０】
静電荷を使用し研究するための従来技術の装置は多数存在したが、そのうちの一部は歴史的に興味深いだけである。たとえば、ライデン瓶はキャパシタまたは「電気コンデンサ」の初期の形式であり、ガラス瓶の内側および外側をアルミニウム箔またはスズ箔などの金属層でコーティングすることによって形成されているが、初期のバージョンは内部に金箔または水溶液を含んでいた。黄銅ロッドがその瓶の絶縁ストッパを刺し、黄銅ロッドはチェーンによって金属の内部層に接続される。黄銅ロッドを電気装置に接触させることによりその瓶に静電荷を蓄積することができ、２つの金属層が導体によって互いに接続されると放電が行われる。
【００９１】
もう１つの静電計器は検電器であり、これは計器内の帯電体間で発揮される機械力によって電荷を検出する。ライデン瓶と同様のバージョンでは、金属でコーティングされたガラス瓶の絶縁ストッパを刺す金属ロッドから２つの金箔片が吊り下げられている。検電器が帯電すると、金箔片内の電荷によって金箔片が互いに反発するにつれて金箔片はばらばらに広がり、金箔片間の角度は受け取った電荷に比例する。現在、様々なタイプの最新検電器が静電荷を測定するための計器として使用されている。
【００９２】
今日のキャパシタはあるクラスの静電記憶装置であり、それに関して従来技術では、静電気を放電する作用は時間的に意味のあるプロセスであることを認識している。単純なキャパシタは通常、導電性材料たとえば金属で作られ、非導電材料（誘電体）たとえば空気、セラミック、ガラスなどによって分離された２枚のプレートから構成される。キャパシタ・プレートに電位が印加された場合、そのプレートは、一方は正に、もう一方は負に、容量性の帯電状態になる。次に外部から印加された電圧がキャパシタの導電接点から除去された場合、キャパシタ・プレートは帯電状態のままになり、電荷は２枚のプレート間の電位を維持する。このデバイスが電荷（キャパシタンス）を蓄積する能力は、プレートの面積を大きくするか、その分離を小さくするか、または誘電体として使用する物質を変化させることによって増加することができる。
【００９３】
キャパシタはエネルギーを蓄積することができ、キャパシタと直列に配置された抵抗器はそれが充電または放電する速度を制御することになり、それによって指数関数でモデル化できる特徴的な時間依存性が生まれる。この時間依存性を記述する重大なパラメータは「時定数」ＲＣである。直列回路の時定数またはＲＣ積は、キャパシタの両胆管の電圧が変化可能な速度を決定する。産業界では、抵抗器とキャパシタを結合する回路は、タイミング回路、信号発生器、電気信号の整形とフィルタ、様々な電子機器で使用できるので、重要なものである。しかし、非常に大きいキャパシタを非常に大きい抵抗またはインピーダンスと結合した場合でも、キャパシタの放電時間は一般に非常に短く、通常はミリ秒程度であるが、ことによると数時間になる。
【００９４】
上記の従来技術の装置を充電または放電するために、一般に装置と他の材料との導電接触が必要である。たとえば、第２の帯電状態の物体でそれに接近することにより検電器またはキャパシタを容量性の帯電状態にすることができ、それにより、屋外または自由空間により検電器またはキャパシタ内で電荷の分離を誘導する。しかし、検電器またはキャパシタでは、接近する物体の斥力により検電器またはキャパシタ内のある量の電荷を恒久的に置換するために、他の材料との導電接触を必要とする。
【００９５】
本発明の電荷蓄積素子の充電プロセスは、検電器またはキャパシタの充電プロセスとは異なる。本発明では、導電接触なしに電荷が絶縁材を通って電荷蓄積素子の内部媒体に運ばれる。絶縁材は、受領プロセスと放電プロセスの両方で内部媒体に蓄積される電荷の量の変化に対する重要なバリアとして作用し、それにより、完全なバリアにならずに内部媒体内の電荷の量を保護する。内部媒体との導電接触は一切不要である。
【００９６】
自由空間、屋外、または非導電材料による急速放電を引き起こすことにより、帯電した検電器または帯電したキャパシタは他の材料との導電接触なしに放電することができる。その場合、通常、電気放電は、帯電物体と他の物体との間の電位が非常に大きくなるように２つの物体間のギャップを狭くすることによって行われ、その時点で電荷がギャップを飛び越えるか絶縁材が絶縁破壊を経験する。
【００９７】
あまり重要ではない一見地から見ると、上記の検電器またはキャパシタと本発明はどちらも、その幅など、絶縁材の寸法を変化させることによって電気放電を制御することができる。しかし、従来技術では、通常、蓄積した静電荷は、他の装置に対する間接効果について研究されるか、または何らかのタイプの意味のある作業を行うために使用するエネルギー貯蔵庫と見なされていた。従来技術では、静電砂時計として理解できる本発明と砂時計との類似点の項で前述したように、蓄積した静電荷は計時物質として使用できることを認識していない。
【００９８】
そのうえ、従来技術では、放電プロセス自体がほとんどの静電記憶装置によって時間的に意味のあるものであることを認識していない。キャパシタの場合、従来技術では、その放電率が時間的に意味のあることを認識しているが、キャパシタは完全に絶縁されているわけではなく、導電接触の使用によってのみ動作する。そのうえ、放電プロセスはキャパシタが導電接触する他の電気または電子コンポーネントに電力供給するので、キャパシタを伴う測時的に実用的なアプリケーションだけが有用である。実際に、キャパシタは通常、何らかのタイプの電気タイム・ベースを達成するために充電プロセスと放電プロセスを循環するように使用する。通常、緩和発振器または緩和発生器と呼ばれ、抵抗器によりキャパシタまたはコイルを充電または放電する時間によって、基本周波数を発生することができる。このため、キャパシタは、どの測時アプリケーションについても比較的大量のエネルギーを放散するので連続電源を必要とし、これが本発明の動機付け要因をもたらし、電子測時装置が時間を測定し続ける間に電源を解消することができる。
【００９９】
キャパシタとは対照的に、本発明は、時間的に意味のあるプロセスとして放電プロセス自体を使用できるように、ある期間の経過につれて絶縁された電荷蓄積素子から静電荷が放電される放電プロセスに依拠している。本発明が時間測定を実施する方法により、潜在的に長い期間にわたる一般的な日常活動が可能になる。
【０１００】
測時装置としての絶縁された電荷蓄積素子
次に図１８を参照すると、このブロック図は、本発明の一実施形態による測時装置として使用可能な絶縁された電荷蓄積素子を示している。システム２００は、測定期間の開始時に測時装置を初期設定し、初期設定以降の経過期間を決定するために必要な支持要素、構造、または装置を提供する。
【０１０１】
プログラミング・ユニット２０２は、その動作のために電源Ａ  ２０４から電力を引き出す。プログラミング・ユニット２０２はプログラミング要求信号２０６を受け取り、この信号は電荷蓄積素子を初期設定するようプログラミング・ユニット２０２に指示し、その後、電荷発生器２０８は充電プロセス２１０を使用して、電荷蓄積素子の絶縁材内に電荷を向けるかまたは注入する。
【０１０２】
前記の通り、本発明では電荷蓄積素子を充電するための様々なプログラミング・メカニズムおよびプログラミング時間を使用することができるが、その選択は、絶縁材のサイズと組成、電荷蓄積素子の幾何形状などのいくつかの要因に依存する。たとえば、電荷蓄積素子がＦＧＦＥＴ内のフローティング・ゲートとして実施される場合、充電プロセスはチャネル・ホット電子注入によって実施することができる。電荷蓄積素子を含む他のトランジスタ構成の場合には、他の電荷注入メカニズムが適切である場合もある。まったく異なる実施例においてトランジスタ内に含まれない電荷蓄積素子を含む場合、特に電荷蓄積素子の絶縁材が自由空間を含む場合、プログラミング・メカニズムは、内部媒体をイオン化可能な電子ビームまたはレーザ・ビームなどのまったく異なる充電プロセスを含む可能性がある。
【０１０３】
プログラミング・ユニット２０２は、プログラミング動作が成功したかどうかをプログラミング・リクエスタに示す、任意選択の状況信号２１２を供給することができる。このようにして、プログラミング・ユニット２０２を同期的に動作させることができる。別法として、プログラミング・ユニットは、エラー検出時のみ状況信号を発生することにより、非同期的に動作することもできる。プログラミング・ユニットと通信するための様々なメカニズムは、当業者にとって明らかなはずである。
【０１０４】
電荷蓄積素子の絶縁材は電荷に対する完全なバリアをもたらすものではない。電荷蓄積素子２２２の内部媒体２２４は絶縁材２２０を通して電荷を受け取り、それにより、システム２００内の他のコンポーネントに対する初期電位を電荷蓄積素子２２２に与える。内部媒体に蓄積された静電荷は、静電放電プロセス２２６によって絶縁材２２０を通して直ちに放電し始める。
【０１０５】
時間検出ユニット２３０は、その動作のために電源Ｂ  ２３２から電力を引き出す。別法として、単一電源で必要なすべての電力をシステム２００に供給することもできる。
【０１０６】
電荷蓄積素子２２２がプログラミングされた後の所与の時点で、時間検出ユニット２２０は時間測定要求信号２３４を受け取る。時間検出ユニット２３０内の静電検出器２３６は、直接的または間接的に、電界２２８を通る電荷蓄積素子２２２の残留電位の値を決定し、それは電位／時間変換器２３８によって経過時間値または経過時間表示に変換される。次に経過時間信号２４０は、電荷蓄積素子の観測を要求した装置に送られる。経過時間表示は、タイムスタンプ、複数の時間単位として経過時間を指定するデータ値、経過時間が所定の期間より長いかどうかを指定する２進表示など、様々な形式を有することができる。
【０１０７】
システム２００は、複数の装置として実施することができる。プログラミング・ユニットは、そのプログラミング動作中に電荷蓄積素子を含む装置に物理的に結合することができ、その後、プログラミング・ユニットは切り離される。その後のある時点で、時間測定ユニットは、その経過時間測定中に電荷蓄積素子を含む装置に物理的に結合することができ、その後、時間測定ユニットは切り離される。この複数装置複数動作環境は、外部から電力供給を受ける単純なスマート・カード、ＰＣＭＣＩＡカード、その他の物理的なものまたは製品など、携帯用装置に電荷蓄積素子が存在するようなアプリケーションで発生する可能性がある。しかし、前記の通り、本発明の測時装置は、測時装置が埋め込まれる製品など、そのアプリケーションに応じて様々な形式で実施することができる。
【０１０８】
次に図１９ないし図２０を参照すると、この流れ図は、本発明による測時装置を使用するコンピュータまたは電子装置内で実行可能な単純なプロセスを示している。図１９ないし図２０に示すプロセスは、データ処理システム内のコンピュータ状のハードウェアまたはソフトウェアによって実行することができる。図１９の電荷蓄積素子を初期設定するためのプロセスは、プログラミング・ユニットにプログラミング要求を送る（ステップ２５２）によって始まる。任意選択で、プログラミング・プロセスが完了した後、プログラミング・ユニットから状況信号を受け取る（ステップ２５４）。これでプロセスは完了し、要求側論理は他の動作を実行することができる。
【０１０９】
図２０の経過期間の値または観測結果を入手するためのプロセスは、時間検出ユニットに時間測定要求を送る（ステップ２６２）によって始まる。次に時間検出ユニットから経過時間値を受け取る（ステップ２６４）。これでプロセスは完了し、要求側論理は他の動作を実行することができる。プログラミング・ユニットおよび時間検出ユニットからデータを送受するための様々な方法は、当業者にとって明らかなはずである。たとえば、ユニットがアドレス可能なメモリである場合、プログラミング要求と時間測定要求は単純なメモリ書込みコマンドによって送ることができる。
【０１１０】
測時装置として使用可能な１組または複数組の２進タイム・セル
本発明の第３の実施形態は、単一タイム・セルではなく、１組のタイム・セルを測時装置として使用することによって第１の実施形態を拡張するものである。第１の実施形態では、それがプログラミングされた後の所定の期間内にそのトランジスタのしきい値電圧を所定の値まで低減するよう設計されたタイム・セルで読取り動作が実行され、この読取り動作により、タイム・セルの現行状態から所定の期間が経過したかどうかを判定することができる。
【０１１１】
第３の実施形態では、１組のタイム・セルで１組の読取り動作が実行され、その１組に含まれる各タイム・セルはそれがプログラミングされた後の所定の期間内にそのトランジスタのしきい値電圧を所定の値まで低減するよう設計されている。換言すれば、その１組のタイム・セル内の各タイム・セルは、その１組に含まれる他のタイム・セルとは異なる放電関数を所有する。その１組に含まれる各タイム・セルは、他のタイム・セルとは異なる期間にわたって異なる減衰を示す。各タイム・セルの電荷蓄積素子内の保持静電気の量は、各タイム・セルで読取り動作を実行し、各タイム・セルの関連期間が経過したかどうかを判定することによって観測される。この読取り動作により、タイム・セルの現行状態から各タイム・セルの所定の期間が経過したかどうかを判定することができ、それにより、複数の期間に関する細分性が得られる。
【０１１２】
各タイム・セルがフローティング・ゲートＦＥＴを含む装置では、各ＦＧＦＥＴ内のトンネル酸化物の厚さは、１組のタイム・セル間で固有のものにすることができる。その場合、各タイム・セルは、固有のプロファイルの電子トンネル効果を経験し、各フローティング・ゲートに異なる電荷消失関数を与えることになる。各フローティング・ゲートの保持電荷が減少するにつれて、各ＦＧＦＥＴのしきい値電圧は固有の速度で減少することになる。
【０１１３】
各タイム・セルを同じように構築する必要がないことに留意されたい。たとえば、１組のタイム・セル内の各タイム・セルのトランジスタは別々のタイプのトランジスタにすることができる。そのうえ、１組のメモリ・セル内のトランジスタが同じタイプのトランジスタである場合、各トランジスタ内のトンネル領域がそれぞれ異なる可能性もある。別法として、各タイム・セルは、トランジスタ以外の他のタイプの電荷蓄積素子を含むことができる。
【０１１４】
１組のタイム・セル全体では、各タイム・セルの初期条件が変化するので、放電関数もそれぞれ異なる可能性がある。たとえば、種々の長さの時間について１組の同一のタイム・セルをプログラミングすることができ、それにより、各タイム・セルにそれぞれ異なる初期量の電荷と、短期間または長期間を測定するためのそれぞれ異なる能力を提供するが、各タイプのタイム・セルはそれぞれ異なるように構築することができ、種々のプログラミング期間を有することもできる。引き続きこの例について説明すると、１組のタイム・セル内の各タイム・セルがほぼ同一のフローティング・ゲートＦＥＴを含む装置では、各ＦＧＦＥＴのプログラミング期間は、その１組のタイム・セル間で固有のものにすることができる。その場合、各タイム・セルは、固有のプロファイルの電子トンネル効果を経験し、各フローティング・ゲートに異なる電荷消失関数を与えることになる。各フローティング・ゲートの保持電荷が減少するにつれて、各ＦＧＦＥＴのしきい値電圧は固有の様式で減少することになる。
【０１１５】
上記の本発明の第２の実施形態には複数放電関数の概念も適用可能であることに留意されたい。たとえば、複数の絶縁された電荷蓄積素子は、種々の方法で充電し放電することができる。
【０１１６】
次に図２１を参照すると、このブロック図は、本発明の第３の実施形態による１組のタイム・セルを示している。図２１は、各タイム・セルが固有の期間を測定するように構築された１６個のタイム・セル３０１〜３１６からなるセットを示している。たとえば、これらのタイム・セルは、トンネル領域またはプログラミング期間を変化させて、不揮発メモリ・セルに関して前述した方法で構築することができる。
【０１１７】
タイム・セルは様々なサイズのＭ×Ｎのアレイとして配置することができ、タイム・セル・アレイは様々な周知のメモリ・アーキテクチャにより構築することができる。前述の通り、タイム・セルの読取り動作は不揮発性メモリ・セルの読取り動作と同様であり、タイム・セル・アレイの動作は不揮発性メモリの動作と非常によく似ている場合もある。したがって、たとえば、８個のタイム・セルが単一動作で初期設定されるかまたは読み取られるようなバイト状のユニットでタイム・セルが動作するように、タイム・セルを配置することもできる。図示または説明したタイム・セル・アレイは、複数のタイム・セルを配置可能な方法について本発明を制限するものとして解釈してはならない。
【０１１８】
前述のように、各個別タイム・セルの具体的な幾何形状、寸法、または物理的特性は、装置が製造されたときに選択される。しかし、所与のタイム・セルによって測定される期間は、可変量の静電荷をタイム・セルに蓄積することにより、特定の範囲内で調整することができる。
【０１１９】
タイム・セル・インタフェース・ユニット３２０は、タイム・セル３１０〜３１６をアドレス指定するために必要な単純な回路を提供する。タイム・セル・インタフェース・ユニット３２０は、１つまたは複数のタイム・セルを初期設定することを示す、プログラミング要求処理ユニット３２２からの信号に応答する。プログラミング要求処理ユニット３２２は、データ処理システム内の他のコンポーネントからの初期設定要求３２４に応答する。
【０１２０】
タイム・セル・インタフェース・ユニット３２０とタイム・セル３０１〜３１６は、外部から電力供給を受ける単純なスマート・カードのように、携帯用装置などの物理的に分離可能な物体内に存在することができる。その場合、タイム・セル・インタフェース・ユニット３２０は、初期設定動作または読取り動作のためにそれがインタフェースを取る装置から、初期設定動作または読取り動作を実行するための電気を入手する。
【０１２１】
また、タイム・セル・インタフェース・ユニット３２０は、タイム・セル３０１〜３１６の時間表示を要求する、時間検出ユニット３２６からの信号にも応答する。時間検出ユニット３２６は、プログラミング要求処理ユニット３２２から物理的に分離可能な装置上に存在することができる。１回または複数回の読取り動作により、タイム・セルの現行状態から、所定の期間が経過したかどうかを判定することができ、それにより、複数の期間に関する細分性が得られる。
【０１２２】
前記の通り、プログラム式タイム・セルの期間は、タイム・セルでの読取り動作によって論理「０」が返されたときに満了したと判定することができ、より簡単に言えば、それがプログラミングされた後の何らかの時点で論理「０」を含む場合に「タイム・セルが満了した」と判定することができる。図２１に示す例では、１６個のタイム・セルのすべてを単一時間検出動作で読み取ることができ、それにより、１６ビットの時間情報が生成される。このため、１６ビットの２進値によってタイム・セル・アレイの内容全体を表すことができ、以下に説明するように、結果として得られる１６ビットのストリングによって、タイム・セル・アレイの初期設定またはプログラミング以降の経過期間を表すことができる。この１６ビット値によって提供される時間解明は、このタイム・セル・アレイによって測定可能な期間に依存する。
【０１２３】
もう一度、図２１に示すタイム・セル・アレイの例を参照すると、このタイム・セル・インタフェース・ユニットは満了したタイム・セルに関して論理０を返すと想定することができ、最下位時間ビットが最短期間のタイム・セルを表すようにタイム・セル・アレイが読み取られると想定することもできる。０ｘＦＦＦＦ（１６進フォーマット）というビット・ストリングは、タイム・セル・アレイが初期設定されてから１週間未満であることを表し、装置が±１％の精度を有する例として、タイム・セル３０１は、±２時間の範囲内で１週間の期間を測定することができる。０ｘＦ８００というビット・ストリングは、タイム・セル・アレイが初期設定されてから５〜６カ月の間のある時点であることを表し、装置が±１％の精度を有する例として、タイム・セル３１２は、±２日の範囲内で６カ月の期間を測定することができる。０ｘ００００というビット・ストリングは、タイム・セル・アレイが初期設定されてから１８カ月を超過したことを表し、装置が±１％の精度を有する例として、タイム・セル３１６は、±６日の範囲内で１８カ月の期間を測定することができる。
【０１２４】
時間検出ユニット３２６は、様々な方法で要求を受け取り、時間表示を返すことができる。たとえば、時間要求は時間値を含む照会要求で構成することができ、時間検出ユニットはそれを、タイム・セル・アレイの経過期間が照会要求内の時間値より大きいかどうかの判定を求める要求として解釈する。そうである場合、時間検出ユニットは「真」というブール値を返し、そうではない場合、時間検出ユニットは「偽」というブール値を返す。別法として、時間検出ユニットは、要求を発生したコンポーネントがタイム・セル・アレイによって表される期間を把握している場合にタイム・セル・インタフェース・ユニットから受け取るビット・ストリングを返すことができる。
【０１２５】
もう１つの代替例では、時間検出ユニットは、タイム・セル・アレイの初期設定以降に経過した最小検証可能秒数を表す２進値を返すことができる。たとえば、タイム・セル・アレイが０ｘＦ８００という現行ビット・ストリングを含む場合、タイム・セル・アレイは５カ月前〜６カ月前の間のある時点に初期設定されており、その場合、時間検出ユニットは、１月あたり平均３０日とした場合の５カ月間の秒数である１２９６００００という１０進値に等しい０ｘ００Ｃ５Ｃ１００という３２ビットの２進値を返すことができ、それにより、タイム・セル・アレイが少なくとも５カ月間という経過期間を測定したことを示す値が返される。多くのオペレーティング・システムは、秒単位またはそれ未満の期間の計算をサポートするシステム・コールを含むので、最初のリクエスタは実際には使いやすくするためにこの形式で経過時間を返してほしいと希望する場合もある。
【０１２６】
上記の期間表現は、経過期間を報告可能な方法について本発明を制限するものとして解釈してはならない。
【０１２７】
初期設定要求またはプログラミング要求は、新たに製造したタイム・セル・アレイの初期設定動作と、タイム・セル・アレイ内のすべてのタイム・セルまたはタイム・セル・アレイ内のセルのサブセットを効果的に初期設定する消去動作の両方を開始することができる。別法として、プログラミング要求処理ユニットは、別々の消去要求またはリセット要求を受け入れることができる。一般に、タイム・セル・アレイ内のすべてのタイム・セルは同時に初期設定されるだろうが、複数の経過期間が測定されるようにタイム・セル・アレイを複数のタイム・セル・サブセットに分割することは可能である。
【０１２８】
次に図２２を参照すると、このブロック図は、本発明の一実施形態により複数組のタイム・セルに分割されたタイム・セルのアレイを示している。図２２は、図２１に示すものと同様の１６個のタイム・セルからなるセットを示している。タイム・セル・インタフェース・ユニット３３０は、タイム・セル３３１〜３４６をアドレス指定するために必要な単純な回路を提供する。
【０１２９】
タイム・セルは様々なサイズのＭ×Ｎのアレイとして配置することができる。たとえば、１６個のタイム・セルを含むタイム・セル・アレイを４個のタイム・セルからなる４組のセットに分割することができ、４組のセットは各セットが種々の期間を測定するように構築することができる。
【０１３０】
図２２に示す例では、タイム・セル３３１〜３３４が単一セットを形成し、そのセットはひとまとめになって１週間刻みで４週間の期間を測定する。タイム・セル３３５〜３３８も１組のタイム・セルを形成し、そのセットは１週間刻みで４週間の期間を測定する。タイム・セル３３９〜３４２と、タイム・セル３４３〜３４６は２組のセットを形成し、各セットはひとまとめになって２カ月刻みで８カ月の期間を測定する。
【０１３１】
４個のタイム・セルからなる各セットは、種々の開始時間で種々の目的のために種々のデータ処理システムによって初期設定することができる。このタイム・セル・アレイは最大４通りの期間または４通りの「タイム・セット」を監視することができるが、一般に、タイム・セットの最大数は、タイム・セル・アレイ内のタイム・セルの数と、タイム・セルが複数通りの期間を測定するよう構築される方法に依存することになる。このタイプの機能の場合、タイム・セル・インタフェース・ユニット３３０は、特定のタイム・セットがすでに使用中であるかどうかを示す使用インジケータを記憶し、特定のタイム・セットを「所有する」データ処理システムを識別する情報を記憶するために、タイム・セット識別子ユニット３４８などの他の不揮発性メモリ・セルを有することができる。
【０１３２】
タイム・セットが初期設定または開始された時間を感知装置が読み取れるように、タイムスタンプもタイム・セット識別子ユニット内の不揮発性メモリ・セルに連想方式で記憶することができる。タイム・セット識別子ユニットは、要求に使用可能なタイム・セットに関する情報もプログラミング要求処理ユニットに供給することができる。
【０１３３】
次に図２３を参照すると、このブロック図は、本発明の一実施形態により複数の期間を測定するためのタイム・セルのアレイを示している。図２３は、図２１に示すものと同様の１６個のタイム・セルからなるセットを示している。タイム・セル・インタフェース・ユニット３５０は、タイム・セル３５１〜３６６をアドレス指定するために必要な回路を提供する。この例では、すべてのタイム・セルは同一の関連期間を有し、タイム・セル・アレイを含む装置は種々の開始時間で同時に進行する１６通りの期間を監視することができる。この場合も、１つのタイム・セルに関連する期間は、そのタイム・セルの構築によって設定することができ、それによりタイム・セルに特定の物理的特性を与えるか、またはそのタイム・セルのプログラミング期間によって設定することができ、それによりタイム・セルの放電関数の初期条件として働く静電荷をそのタイム・セルに与えることに留意されたい。
【０１３４】
タイム・セット識別子ユニット３６８は、特定のタイム・セルがすでに使用中であるかどうかを示す使用インジケータと、特定のタイム・セルを「所有する」データ処理システムの識別情報と、そのタイム・セルの経過期間が開始された時間を示すタイム・セルに関連するタイムスタンプと、タイム・セル・アレイの動作とその使い方に関係がある可能性のあるその他の情報とを記憶することができる。
【０１３５】
図２３に示すタイム・セル・アレイは以下のように使用することもできる。タイム・セット識別子ユニットは、タイム・セル３５１〜３５４を取っておき、単一の要求期間またはタイム・セットについて単一の６カ月の期間を監視することができる。要求期間のために単一のタイム・セルを使用するのではなく、複数のタイム・セルを使用する。時間要求を受け取ると、タイム・セル３５１〜３５４からの読取り値を統計的に結合し、その期間が経過したかどうかの判定を形成する。たとえば、少なくとも２つの満了タイム・セルが存在するまで、６カ月の期間は経過したと判定されない。このようにして、タイム・セルは、それぞれの経過時間測定機能で、あるタイプの冗長性またはエラー検査を提供するものと見なすことができる。当然のことながら、冗長セットとして使用するタイム・セルの数および経過時間の肯定的判定に必要なタイム・セルの数は様々になる可能性がある。
【０１３６】
タイム・セルの冗長使用もより複雑に使用することができる。もう一度、図２２を参照すると、タイム・セル３３５〜３３８はタイム・セル３３１〜３３８に対するバックアップ・セットまたはエラー検査セットとして動作することができる。このようなタイム・セル・セットの各セットは１週間刻みで４週間の期間を測定することができ、したがって、タイム・セット識別子ユニットにより、各セットのタイム・セルがその期間を確認する前の最小経過期間を示すことが要求される場合がある。たとえば、もう一度、最下位時間ビットが最短期間のタイム・セルを表すようにタイム・セル・アレイが読み取られると想定すると、タイム・セット識別子ユニットは、２組のタイム・セルが初期設定またはプログラミングされてから２週間の期間が経過したことを肯定的に報告する前に各セットのタイム・セルから０ｘＣという読取り値を必要とする場合もある。
【０１３７】
次に図２４を参照すると、本発明とともに使用可能なスマート・カードの図形描写が示されている。スマート・カード３７０は、入力制御ボタン３７４と、電子ディスプレイ３７６とを含む。ボタン３７４は、スマート・カード上で動作するアプリケーションが提供する特定の機能を入力し選択するために、スマート・カードの購入者または所有者が使用することができる。
【０１３８】
ディスプレイ３７６は、おそらくスマート・カードが結合されたかまたはスマート・カードが挿入された装置またはデータ処理システムとともに、スマート・カード内のアプリケーションが生成した情報をスマート・カードのユーザに提示する。別法として、スマート・カード３７０はディスプレイを持っていないが、ユーザは、スマート・カードに結合し、スマート・カードと対話する読取装置を操作することができ、ユーザは読取装置のディスプレイ上で任意選択の機能および選択肢を見ることができる。いずれの場合も、ユーザには、タイム・セルを含む物理的なもので１つまたは複数のタイム・セルの状況を示すテキストまたは図形あるいはその両方のインジケータを装置のディスプレイ上で提供することができる。
【０１３９】
次に図２５を参照すると、このブロック図は、本発明のタイム・セル・アレイとともに使用可能なスマート・カード内のハードウェア・コンポーネントを示している。スマート・カード３８０は、図２４に示すスマート・カード３７０など、スマート・カードの典型的な内部ハードウェア・コンポーネントを示している。スマート・カード３８０は、スマート・カード３８０上に位置する様々なアプリケーションに処理機能を提供するＣＰＵ３８１を含む。メモリ３８２は、データのロードおよび処理のための一時記憶域を提供する。不揮発性メモリ３８３は、アプリケーションとそれに関連するデータベースのための永続記憶域を提供する。ディスプレイ・アダプタ３８４は、ディスプレイ３８５上で示すプレゼンテーション・データを生成する。ボタン制御ユニット３８６は、スマート・カード３８０の物理的インタフェース上のボタンのユーザ選択を読み取って処理する。入出力インタフェース・ユニット３８７は、スマート・カード３８０が様々なカード読取装置、スキャナ、モデム、その他のコンピュータまたはネットワーク関連品目と対話できるようにするものである。
【０１４０】
ボタン制御ユニット３８６により、ユーザはスマート・カード３８０上のアプリケーションに対して様々な選択肢およびデータを入力することができる。追加の入力装置をスマート・カード３８０とともに含めるかまたはスマート・カード３８０とのインタフェースを取ることもできる。ディスプレイ３８５はスマート・カード３８０と物理的に統合することができるが、他のディスプレイ・ユニットをスマート・カード３８０に接続することもできる。不揮発性メモリ３８３としては、読取り専用メモリ、フラッシュＲＯＭ、ニューヨーク州アーモンクに所在するＩＢＭ社の製品であるＩＢＭ  ＭｉｃｒｏＤｒｉｖｅなど、様々な記憶装置および記憶機能を含むことができる。また、スマート・カード３８０は、Ｊａｖａ（Ｒ）のアプリケーションおよびアプレットを実行可能なＪａｖａ（Ｒ）の仮想計算機を含むこともできる。当業者であれば、実施上の様々な考慮事項に応じて図２５のハードウェアが様々になる可能性があることが分かるだろう。たとえば、スマート・カード３８０内の電子機器は単一チップ上で実施可能であることに留意されたい。また、スマート・カードの代わりにＰＣＭＣＩＡカード、フラッシュ・メモリ・カード、様々なタイプの製品など、他のタイプの物理的なものを使用できるだろう。
【０１４１】
スマート・カード３７０またはスマート・カード３８０は、本発明による無電池無発振器測時装置も含む。タイム・セル・アレイ３８８は、図２１ないし図２３に関連して前述した１つまたは複数の方法と同様に期間を測定するためにタイム・セル・インタフェース・ユニット３８９によって制御される。別法として、このスマート・カードは、単一のタイム・セルを含むこともできる。スマート・カード・アプリケーション用の計時要件の複雑さにより、１つまたは複数のアプリケーション固有の目的のためのタイム・セル構成のタイプが決定される可能性がある。
【０１４２】
スマート・カード３８０はプログラミング要求処理ユニットと時間検出ユニットを含む装置に結合することができ、またはスマート・カード３８０は種々の時期に別々の装置に結合することもできる。
【０１４３】
次に図２６を参照すると、このブロック図は、本発明の一実施形態によるプログラミング装置と感知装置と測時装置との関係を示している。測時装置は、図２１ないし図２３に関連して前述したものと同様の１つまたは複数のタイム・セルを含む。
【０１４４】
システム３９０は、無電池無発振器電子スマート・カード装置３９２に接続された初期設定装置３９１を示し、次にこのスマート・カード装置は読取装置３９３に接続されている。これらの装置はすべて同じシステム内に位置することは可能であるが、アプリケーションによっては、各装置が異なるシステム、製品、コンポーネント、その他の装置内に物理的に位置することも可能であり、これらは何らかの方法ですべてまとめてネットワーク化することができる。たとえば、無電池スマート・カードは、初期設定装置３９１を使用して発行機関が初期設定する場合もある。消費者は、それが経過期間を監視している間、スマート・カードを所持し、小売商にスマート・カードを提示することができる。その場合、読取装置３９３を含む小売商のデータ処理システムは、様々なビジネス上の理由からスマート・カードの経過期間を決定することができる。
【０１４５】
プログラミング装置回路および読取装置回路の多くはスマート・カード３９２上に実施することができる。しかし、追加回路によりスマート・カードの製造コストが増大し、他の商売上の考慮事項が存在する場合もある。スマート・カードはこのような追加回路を含むことができるが、タイム・セルは依然として無電力または無電池動作を対象とすることに留意されたい。たとえば、スマート・カードは、プログラミングまたは初期設定回路、１つまたは複数のタイム・セル、読取りまたは感知回路を含むことができるが、その場合、プログラミング回路と感知回路はスマート・カードの外部にある電源から電気を引き出す。
【０１４６】
初期設定装置３９１は、プログラミング・コマンドを受け取って、プログラミング動作（図示せず）に関する状況を送るプログラミング・ユニット３９４を含む。プログラミング・ユニット３９４は、タイム・セル３９５のプログラミング動作を制御する。プログラミング動作が完了すると、タイム・セルは時間の経過につれてその蓄積電荷を放電する。
【０１４７】
その後のある時点で、スマート・カード３９２は読取装置３９３に結合され、その中にある時間検出ユニット３９６が前述したようにタイム・セル（複数も可）の現行しきい値電圧（複数も可）を決定し、何らかの方法でまたはリクエスタに返される現行しきい値電圧に対応する経過時間を返す。
【０１４８】
プログラミングＦＧＦＥＴおよび電荷損失感知ＦＧＦＥＴに共通の拡張フローティング・ゲートを備えた測時装置
本発明の第４の実施形態は、本発明による測時装置用の絶縁された電荷蓄積素子としてフローティング・ゲート電界効果トランジスタ（ＦＧＦＥＴ）のフローティング・ゲートを使用するという概念を拡張するものである。好ましくは、プログラミングＦＧＦＥＴおよび電荷損失感知ＦＧＦＥＴは、共通の拡張フローティング・ゲートを有する。プログラミングＦＧＦＥＴは、典型的なＦＧＦＥＴが蓄積する静電荷の量より多い静電荷を備えた共通フローティング・ゲートをプログラミングするために使用する。選択した時点で、フローティング・ゲートの電位は電荷損失感知ＦＧＦＥＴの援助によって電荷損失感知装置により間接的に決定され、その測定値は経過時間値に変換される。事実上、電荷損失感知ＦＧＦＥＴは、期間の経過につれて装置が失う蓄積静電荷の量を感知する。この実施例の装置は、プログラム可能電荷損失感知（ＰＣＳ）フローティング・ゲート電界効果トランジスタまたは単純にＰＣＳＦＥＴと呼ぶことができる。
【０１４９】
一般に、ＰＣＳＦＥＴの動作は、その形式が不揮発性メモリに基づくタイム・セルの動作と同様のものである。前述の通り、この種のタイム・セル用の関連測定可能期間は、そのタイム・セルがプログラミングされた後の何らかの時点で論理「０」を含む場合に満了している。タイム・セルが満了したかどうかの２進判定は、このタイプのタイム・セルを「２進タイム・セル」と呼ぶための基礎となる。対照的に、以下に詳述するように、ＰＣＳＦＥＴの動作の結果として、経過時間を観測するときにその状態のアナログ測定値が得られる。最終的な出力時間値はディジタル形式になる可能性があるが、ＰＣＳＦＥＴの状態は最初はアナログ方式で感知される。このため、ＰＣＳＦＥＴは「アナログ・タイム・セル」と呼ぶこともできる。
【０１５０】
次に図２７ないし図２８を参照すると、共通フローティング・ゲートとともにプログラミングＦＧＦＥＴと電荷損失感知ＦＧＦＥＴとして、本発明の第４の実施形態の測時装置の記号表現が示されている。図２７のプログラミングＦＧＦＥＴ４０２は、共通フローティング・ゲート４０６により電荷損失感知ＦＧＦＥＴ４０４（単に「感知ＦＧＦＥＴ」ともいう）に「結合」されている。プログラミングＦＧＦＥＴ４０２は、コントロール・ゲート４０８と、ドレイン４１０と、ソース４１２とを有し、感知ＦＧＦＥＴ４０４は、ドレイン４１４と、ソース４１６と、コントロール・ゲート４１８とを有する。しかし、共通フローティング・ゲート４０６は、両方のＦＧＦＥＴ用のフローティング・ゲートとして作用し、プログラミングＦＧＦＥＴ４０２は共通フローティング・ゲート４０６内に静電荷を蓄積し、感知ＦＧＦＥＴ４０４はプログラミング動作後のある時点でフローティング・ゲート４０６内に保持される静電荷の量を間接的に決定する。
【０１５１】
図２８は図２７と同様のものであるが、図２８は追加の要素が回路に追加された好ましい実施形態を示している。結合ゲート４２０は、以下に詳述するように、本来、結合ゲート４２０がない場合に可能と思われるものより大量の電荷を共通フローティング・ゲートに蓄積するのを援助する。
【０１５２】
共通フローティング・ゲートに電荷を蓄積するためには、フローティング・ゲートをプログラミングしなければならない。プログラミング動作中は、プログラミングＦＧＦＥＴのみを使用する。電荷損失感知ＦＧＦＥＴはアイドル状態のままになり、そのソース、ドレイン、コントロール・ゲートでの電圧は浮動できるようになるか、またはアースに結合される。好ましくは、プログラミング・メカニズムは、そのソースをアースに結合し、そのコントロール・ゲートとドレインを十分高い電圧に結合することにより、プログラミングＦＧＦＥＴによるチャネル・ホット電子注入になる。
【０１５３】
この実施形態では、共通フローティング・ゲートを使用して、典型的なＦＧＦＥＴが蓄積可能なものより大量の電荷を蓄積する。大量の蓄積電荷により２つの利点が得られる。第１に、共通フローティング・ゲートは、大量の蓄積電荷を放電するためにより長い期間を必要とする。このため、装置がその時間監視動作モードになっているときに、より長い経過期間を監視することができる。
【０１５４】
第２に、図１２ないし図１７に関して前述したものと同様に、初期電荷がより大きいので電荷消失関数の初期条件が増加する。また、初期電荷が大きいことにより、電荷損失感知ＦＧＦＥＴはより高い初期しきい値電圧を有することになり、しきい値電圧消失図で見て右方向に消失または放電関数をシフトする。このため、設計者は、ＰＣＳＦＥＴ装置が経過期間中に動作する際のしきい値電圧の範囲を選び取ることができる。この点が重要である理由の１つは、ＰＣＳＦＥＴを含む回路が所与の電圧内で動作することであり、ＰＣＳＦＥＴの動作しきい値電圧は周囲の回路の設計または動作を単純にするような電圧値の範囲内に入れることができる。
【０１５５】
しかし、プログラミング動作中に、フローティング・ゲートに電荷が蓄積するにつれて、その蓄積電荷は、プログラミングＦＧＦＥＴのトンネル酸化物内に放出される増加中の電子をはね返し、電子はチャネル内にはね返される。このシナリオでは、フローティング・ゲートの電位は、所望のものより小さい値に制限されるだろう。
【０１５６】
共通フローティング・ゲートにより多くの電荷を蓄積するために、結合ゲートに適切な電圧が印加される。結合ゲートは共通フローティング・ゲートにより電界を誘導し、より大きいキャパシタンス、すなわち、電荷を蓄積するためのより大きい能力をフローティング・ゲートにもたらす。結合ゲート、共通フローティング・ゲート、その他の領域の構成については、図３２に関連して詳述する。
【０１５７】
次に図２９を参照すると、同図は、プログラミング動作中に装置の様々な端子に印加される電圧を示している。
【０１５８】
プログラミング・プロセス中にプログラミングＦＧＦＥＴ内にＣＨＥ注入を誘導するため、ここでＶPDという高い正電圧がプログラミングＦＧＦＥＴのドレインで印加される。フローティング・ゲートに電子が注入されるので、より多くの注入電子をフローティング・ゲート内またはフローティング・ゲート上に引き寄せるためにここでＶCGという高い正電圧が結合ゲートに印加され、したがって、フローティング・ゲートは結合ゲートがない場合より高い電位に到達することができる。プログラミング・プロセス中にフローティング・ゲートの電圧がより高い値に接近するように、結合ゲート電圧ＶCGはＶPDよりわずかに高くなる。
【０１５９】
プログラミングＦＧＦＥＴのソースはアースに結合され、そのコントロール・ゲートは電圧ＶPGを受け取るが、その電圧はＶPDとほぼ同じ電圧になる可能性がある。感知ＦＧＦＥＴの端子はバイアスがかけられておらず、浮動できるようになっている。
【０１６０】
次に図３０を参照すると、同図は、本発明の一実施形態による装置の感知動作中に様々な端子に印加される電圧を示している。この実施形態のプログラム式装置について経過期間を決定する方法は、他の実施形態について前述した時間検出動作とは大幅に異なるものである。この実施形態の時間検出動作は、フローティング・ゲート上の保持静電荷の保持電位が電荷損失感知ＦＧＦＥＴにより間接的に決定または「感知」される、しきい値電圧感知動作を含む。図３０は、感知動作中に装置に印加される電圧を示している。感知ＦＧＦＥＴのソース、コントロール・ゲート、ドレインは、以下に詳述するように感知動作を可能にするような方法で、ＶSS、ＶSG、ＶSDによってそれぞれバイアスがかけられている。結合ゲートの上部接点はバイアスがかけられておらず、浮動できるようになっているが、結合ゲートの下部部分は電荷損失感知ＦＧＦＥＴのソースと同じ電圧でバイアスがかけられており、これは図３０にＶSSとして示されているものである。プログラミングＦＧＦＥＴの端子はバイアスがかけられておらず、浮動できるようになっている。
【０１６１】
次に図３１を参照すると、同図は、本発明の一実施形態による結合ゲートと協力して共通フローティング・ゲートにより電荷損失感知ＦＧＦＥＴに結合されたプログラミングＦＧＦＥＴを含む物理装置を示している。図３１は物理的なＰＣＳＦＥＴ装置の平面図を示している。また、図３１は、プログラミング動作および感知動作中に装置に印加される電圧のほとんどを示しているが、図２９および図３０に関して前述したように、これらの電圧は必ずしも同期してまたは同時に印加されるとは限らない。
【０１６２】
図３１に示すように、共通フローティング・ゲートの一部分は、プログラミングＦＧＦＥＴのコントロール・ゲートとチャネルとの間に垂直に配置され、感知ＦＧＦＥＴのコントロール・ゲートとチャネルとの間にも垂直に配置されている。プログラミングＦＧＦＥＴまたは電荷損失感知ＦＧＦＥＴの断面図は図１に示すＦＧＦＥＴと同様のものに見えるだろうが、ＰＣＳＦＥＴ内の共通フローティング・ゲートは明らかにプログラミングＦＧＦＥＴと電荷損失感知ＦＧＦＥＴとの間に延びている。
【０１６３】
この構成により、プログラミングＦＧＦＥＴと感知ＦＧＦＥＴはどちらもトンネル領域を有し、それを通ってプログラム式共通フローティング・ゲート内の捕捉静電荷をファウラ・ノルトハイム・トンネル効果により放電することができる。前述の通り、トンネル領域の物理的性質および寸法は、共通フローティング・ゲートからの放電率を制御するように構築することができる。その場合、ＰＣＳＦＥＴの全体的な放電関数は、プログラミングＦＧＦＥＴと電荷損失感知ＦＧＦＥＴの放電関数の合計に等しい。しかし、このようなトンネル領域の寸法および性質に応じて、一方のトンネル領域を故意にもう一方の領域より優勢であると見なすことができる。
【０１６４】
別法として、プログラミングＦＧＦＥＴおよび電荷損失感知ＦＧＦＥＴ内の共通フローティング・ゲートとチャネルとの間の領域は、関心のある期間にわたってこれらの領域でのファウラ・ノルトハイム・トンネル効果が無視できるものになるように構築することができる。むしろ、ＰＣＳＦＥＴは、共通フローティング・ゲートに隣接して１つまたは複数の主要トンネル領域を有することができる。前述の通り、主要トンネル領域は、その理論モデルを厳密に固守する実際の装置を達成するために、装置内の他の要素より高い精度で構築することができ、それにより、関心のある期間中により精密な時間測定を行えるようになる。
【０１６５】
タイム・セルの所望の動作特性を得るように制御可能な物理的性質の一部に関する他の例として、フローティング・ゲートＦＥＴのフローティング・ゲートまたはその他の要素あるいはその両方の諸態様を単独でまたは組み合わせて修正することもできる。フローティング・ゲートが蓄積できる電荷の量は、おおよそ以下のように公式化することができる。
Ｃ＝ｅOX＊Ａ／ｔOX
式中、Ｃは電荷の量であり、Ａがフローティング・ゲートの面積であり、ｅOXは絶縁材（たとえば、酸化物）の誘電率であり、ｔOXは酸化物またはその他の絶縁材の厚さである。フローティング・ゲート内またはフローティング・ゲート上の初期電荷の量を変化させるために、これらのパラメータのそれぞれまたは初期電荷／プログラミング時間あるいはその両方を変化させることができる。ただし、これらのパラメータを変化させるには、装置を作成するために使用する製作プロセスの変更が必要な場合もあることに留意されたい。
【０１６６】
また、電界効果トランジスタの他の物理的態様を制御することもできる。チャネル長と幅を変化させることができ、そのそれぞれはトンネル面積に影響する。たとえば、幅広く長い装置はより大きいトンネル面積を有し、それにより、放電プロセスの速度が変化する。しかし、長いチャネル装置のしきい値はかなり高くすることができることに留意されたい。狭いチャネル装置の場合、しきい値は、製作技法に応じて増加または減少する（換言すれば、これは二次効果である）。
【０１６７】
その他の変形例の場合、製作プロセスの変更が必要な場合もある。この場合も、薄い酸化物により、より高速なトンネル効果が可能になり、しきい値が低下する。また、誘電率を高くしても装置のしきい値電圧が低下する。ポリ（ポリオキサイド）上で成長した熱酸化物は、単結晶シリコン上で熱成長した酸化物より高い速度で厚い酸化物でのトンネル効果を可能にする。
【０１６８】
図３１では、プログラミングＦＧＦＥＴ内の共通フローティング・ゲートの部分の方が、電荷損失感知ＦＧＦＥＴ内の共通フローティング・ゲートの部分よりわずかに大きくなっている。装置の実施例に応じて、これらの部分のサイズを等しくするか、変化させることができる。
【０１６９】
次に図３２を参照すると、この簡略断面図は、本発明の一実施形態によるプログラム可能電荷損失感知ＦＧＦＥＴの共通フローティング・ゲートと結合ゲートとの位置関係を示している。この装置は必ずしも一定の縮尺で描かれているとは限らず、酸化物として示されている絶縁材は、複数の製作ステップで付着または形成された１つまたは複数の異なる材料を含むことができる。共通フローティング・ゲートは好ましくはポリシリコンから構成される。また、共通フローティング・ゲートは好ましくは、酸化ケイ素などの適切な材料で完全に絶縁されている。結合ゲートは金属またはポリシリコンなどの適切な材料から構成される。
【０１７０】
共通フローティング・ゲートのサイズは、蓄積したいと希望する電荷の量に依存する設計上の選択対象であり、明らかに、特定の時間測定期間について希望する放電関数の影響を受ける。
【０１７１】
結合ゲート上のＶCGの大きさは、フローティング・ゲートに蓄積したいと希望する電荷の量に依存する。結合ゲートおよびフローティング・ゲートの下の基板領域は、アースするか、または結合ゲートに対して適切にバイアスがかけられている。
【０１７２】
好ましくは、共通フローティング・ゲートと結合ゲートとの間の酸化物の厚さは、プログラミングＦＧＦＥＴと電荷損失感知ＦＧＦＥＴのトンネル領域の酸化物厚さよりかなり大きい。このプリファレンスは、結合ゲートへのトンネル効果ではなく、主にプログラミングＦＧＦＥＴと電荷損失感知ＦＧＦＥＴのトンネル領域でのファウラ・ノルトハイム・トンネル効果によって蓄積電荷が失われることを保証するためのものである。
【０１７３】
これまでの図に示すように、トンネル酸化物の厚さは、測定したいと希望する経過期間に応じてまたは経過期間中に希望する放電関数に応じて、様々になる可能性がある。しかし、共通フローティング・ゲートと結合ゲートとの間ならびに共通フローティング・ゲートと基板との間の酸化物の厚さは、これらの酸化物領域による電荷損失が長期間にわたって無視できるものであることを保証するために、好ましくは９ｎｍより大きいものにする。
【０１７４】
しかし、これらの領域で酸化物をより厚くするには何らかの兼ね合いが図られることに留意されたい。酸化物がより厚いと電荷損失が低減され、結合ゲートの容量結合効果も低減される。結合ゲートと基板との距離が大きくなると、この２つの領域間の電位が低減され、それにより、結合ゲートと基板との間に位置する共通フローティング・ゲートでの電界の強度が減少する。また、結合ゲートと共通フローティング・ゲートとの間の酸化物は必ずしも共通フローティング・ゲートと基板との間の酸化物と同じ寸法を有しているとは限らないことに留意されたい。
【０１７５】
プログラミング動作後に、共通フローティング・ゲート内の蓄積静電荷は、プログラミングＦＧＦＥＴと感知ＦＧＦＥＴの両方でトンネルを掘ってトンネル領域を通り抜け始め、その効果は単純に合計することができる。これまでの図に関して示したように、装置のしきい値電圧に対する電荷損失の結果はモデル化することができる。このため、感知ＦＧＦＥＴのしきい値電圧に対する電荷損失の効果を使用して、共通フローティング・ゲートをプログラミングしてからの経過期間を決定することができる。
【０１７６】
しかし、上記の通り、本発明のこの実施形態のために経過期間を決定する方法は、本発明の他の実施形態によりタイム・セルとして構成された不揮発性メモリ・セルに関して前述した方法とは異なるものである。ある見地から見ると、この実施形態の装置は前述のタイム・セルと同様に動作し、あるタイプのフローティング・ゲートＦＥＴがプログラミングされ、フローティング・ゲートの電荷は時間の経過につれて放電プロセスで絶縁材を通って放散できるようになっている。しかし、これまでの実施形態のタイム・セルでは、測定期間が所定の経過時間に到達したかどうかを判定するために単純な読取り動作で十分であり、このようなタイム・セルは「２進タイム・セル」と呼ぶことができる。対照的に、本実施形態では、しきい値電圧検出回路を使用して感知ＦＧＦＥＴのしきい値電圧を決定し、この実施形態のタイム・セルは「アナログ・タイム・セル」と呼ぶことができる。
【０１７７】
次に図３３を参照すると、この回路図は、本発明の一実施形態によるしきい値電圧検出回路を示している。この完全なしきい値電圧検出回路はＰＣＳＦＥＴを含む。図３３には電荷損失感知ＦＧＦＥＴのみが示されており、ＰＣＳＦＥＴ内のプログラミングＦＧＦＥＴの端子は感知動作中に浮動できるようになっており、プログラミングＦＧＦＥＴ上の端子は感知動作中にしきい値電圧検出回路の動作に影響しない。
【０１７８】
図２７ないし図３２に関して説明した装置は外部電源なしで経過期間を監視することができる。しかし、図２９に関して前述したプログラミング動作を実行し、感知動作を実行するためには、外部電源と追加回路が必要である。本発明のこの実施形態の感知動作は図３３に示すしきい値電圧検出回路を使用するが、これは電源を含む感知装置上に位置することができる。別法として、感知回路は、ＰＣＳＦＥＴと同じ装置上に位置し、後で電源を備えた他の装置に結合することもできる。換言すれば、外部装置と結合するための端子は、測時装置がサポートするアプリケーションに依存する適切な位置に配置することができる。
【０１７９】
図３３のしきい値電圧検出回路は、ＰＣＳＦＥＴの電荷損失感知ＦＧＦＥＴと、検出器ＦＥＴと、２つの抵抗器と、総称反転合計増幅器として動作する演算増幅器とを示している。検出器ＦＥＴは、電荷損失感知ＦＧＦＥＴが充電されていないときに電荷損失感知ＦＧＦＥＴとほぼ同一の動作特性を有するように構築されている。換言すれば、検出器ＦＥＴと電荷損失感知ＦＧＦＥＴは、同じ範囲の入力についてほぼ同一のしきい値電圧曲線を有するように整合している。抵抗Ｒ1およびＲ2も等しい。
【０１８０】
電荷損失感知ＦＧＦＥＴは、基本的に２通りの動作状態、すなわち、（１）共通フローティング・ゲートがプログラミングされていない状態と、（２）共通フローティング・ゲートがすでにプログラミングされた状態を有することができる。まず、非プログラム式モードのしきい値電圧検出回路の動作について説明し、次にプログラム式動作モードについて説明する。
【０１８１】
検出器ＦＥＴのゲートおよびドレインへの入力が短絡しているので、検出器ＦＥＴのソース・ドレイン間電圧とソース・ゲート間電圧が等しくなり、そのため、検出器ＦＥＴが飽和モードになり、検出器ＦＥＴは定電流源として作用する。Ｉ1は一定なので、Ｒ1の両端間の電位の低下が一定になり、Ｖ1はアースとＶDDの間の一定値のままになる。Ｒ1とＲ2は、Ｖ1がＶDDより小さい任意の値、すなわち、Ｖ1＜ＶDDになるように選ぶことができる。
【０１８２】
ＰＣＳＦＥＴが充電されないと、電気損失感知ＦＧＦＥＴは定常状態になる。電荷損失感知ＦＧＦＥＴのコントロール・ゲートは検出器ＦＥＴのゲートと同じ電位であり、２つのトランジスタが整合しているので、電荷損失感知ＦＧＦＥＴを通る電流は検出器ＦＥＴを通る電流と等しくなり、すなわち、Ｉ2はＩ1に等しくなる。このため、Ｒ2がＲ1と等しいのでＶ2はＶ1と等しくなり、Ｖ2もＶDDより小さくなり、すなわち、Ｖ2＜ＶDDになる。
【０１８３】
演算増幅器はそれが総称反転合計増幅器として作用できるようになるモードで動作し、回路の残りの部分によるフィードバック・ネットワークは同図には表されていない。このため、この回路は、その２つの入力が等しいときにＶOUTがＶDDとほぼ等しくなり、その反転入力端子が非反転入力端子よりかなり大きいときに出力電圧がゼロに近くなるように動作する。換言すれば、この回路は以下の近似関係で動作する。
ＶOUT≒ＶDD＋Ｂ＊（Ｖ1−Ｖ2），ＶOUT＞０
ＶOUTは正電圧に制限され、Ｂは利得変数または定数である。
【０１８４】
ＰＣＳＦＥＴが放電されると、電荷損失感知ＦＧＦＥＴは平衡状態になり、Ｖ1＝Ｖ2になる。このため、非プログラム式動作モードではＶOUT≒ＶDDになる。
【０１８５】
アナログ・タイム・セルはプログラミングされると、プログラム式動作モードに入ったと見なすことができる。前述の通り、プログラミング・プロセス後、共通フローティング・ゲート内の蓄積電荷の量がファウラ・ノルトハイム・トンネル効果により減少し、それにより、電荷損失感知ＦＧＦＥＴのしきい値電圧が時間の経過につれて減少する。
【０１８６】
しかし、共通フローティング・ゲートがプログラミングされた直後に、電荷損失感知ＦＧＦＥＴのしきい値電圧が最大値になる。ソース・ゲート間電圧、すなわちコントロール・ゲート電圧は一定になり、Ｖ1と等しくなるので、このコントロール・ゲート電圧の場合に電荷損失感知ＦＧＦＥＴはもはやオンにならない。電荷損失感知ＦＧＦＥＴのしきい値電圧が上昇するにつれて、すなわち、そのソース・ドレイン間電圧が上昇するにつれて、電流Ｉ2が低下する。Ｉ2は非常に小さいので、Ｒ2の両端間では電位降下がほとんど発生せず、Ｖ2はＶDDとほぼ等しくなる。もう一度、以下の電圧関係を参照する。
ＶOUT≒ＶDD＋Ｂ＊（Ｖ1−Ｖ2），ＶOUT＞０
Ｖ1はＶDDよりいくらか小さく、Ｖ2はＶDDとほぼ等しいので、負電圧の場合に出力がアースを基準としない場合にＶOUTはゼロ未満であると評価されるだろう。このため、ＶOUTは、ＰＣＳＦＥＴのプログラミング直後にゼロと等しくなるだろう。Ｂが２に等しく、Ｖ1がＶDD／２に等しいという特殊なケースの場合、ＶOUTはゼロを基準とせずにゼロであると評価される。
【０１８７】
次に図３４ないし図３６を参照すると、この１組のグラフは、監視期間中にＰＣＳＦＥＴ内の電圧および電流が変化する様子を示している。
【０１８８】
図３４に示すように、共通フローティング・ゲートをプログラミングした後、共通フローティング・ゲートがその電荷を失うにつれて電荷損失感知ＦＧＦＥＴのしきい値電圧が低下する。図３５に示すように、しきい値電圧が低下するにつれて、電荷損失感知ＦＧＦＥＴを通るドレイン電流が増加する。Ｉ2が増加するにつれて、Ｒ2の両端間での電位降下が増加し、Ｖ2が低下する。図３６に示すように、十分長い期間の経過につれて、Ｖ2はＶ1に接近し、ＶOUTはＶDDに接近する。
【０１８９】
このようにして、電荷損失感知ＦＧＦＥＴのしきい値電圧を間接的に観測するための感知メカニズムが設計される。しきい値電圧は直接測定されるわけではないが、出力電圧ＶOUTはしきい値電圧に反比例する。この感知メカニズムは、ＰＣＳＦＥＴの状態を混乱させずに、任意の所望の時点でＰＣＳＦＥＴの状態を観測する。共通フローティング・ゲート内の保持電荷は、感知プロセス中に電荷損失感知ＦＧＦＥＴに印加された電圧によって実質的に乱されていない。
【０１９０】
当業者には明らかであるように、感知回路は複数の入力変数に関して複数の設計ソリューションを有することになり、その入力変数としては、測定すべき経過時間と蓄積すべき電荷とＰＣＳＦＥＴの物理的特性の関数である測定すべきしきい値電圧、検出器ＦＥＴと電荷損失感知ＦＧＦＥＴの整合特性（ゲート・ソース間電圧、ソース・ドレイン間電圧、電流特性など）、電荷損失感知ＦＧＦＥＴを通る電流（Ｉ2）とこれによる回路の残りの部分への入力電圧のうちの一方、検出器ＦＥＴと電荷損失感知ＦＧＦＥＴ（Ｖ1）のコントロール・ゲートで保持すべき電圧とこれによる回路の残りの部分への入力電圧のうちのもう一方を含む。適切な設計上の選択により、回路要素間の依存関係を選択して、ＶOUTで所望の電圧出力関数を求めることができる。種々の感知回路を使用することができ、当業者であれば、本発明の実施例に応じて感知メカニズムが様々になる可能性があることが分かるだろう。図示の例は、本発明に関する制限を暗示するためのものではなく、むしろ、本発明の一実施形態による好ましい感知メカニズムに関する情報を提供するものである。
【０１９１】
感知回路からの観測出力電圧を経過時間値に変換するためには、アナログ・タイム・セルの動作特性を把握していなければならない。上記の通り、タイム・セルの物理的寸法の操作に加え、経過期間にわたるタイム・セルの動作特性はタイム・セルの初期条件にも依存する。共通フローティング・ゲートに蓄積された電荷の初期量によってその初期電位が設定され、電荷損失感知ＦＧＦＥＴの初期しきい値電圧は蓄積電荷の初期量によって変動する。このため、共通フローティング・ゲートが適切な初期量の静電荷で初期設定されるかまたはこれと同等にしきい値電圧が適切な初期値から始まるようなやり方でプログラミング動作を実行することも重要である。
【０１９２】
アナログ・タイム・セルの所望の初期開始条件の場合、可変長の時間について共通フローティング・ゲートをプログラミングすることができる。たとえば、共通フローティング・ゲートにより多くの電荷を蓄積するために、より長い期間の間、プログラミング動作を実行する。所与のアナログ・タイム・セル構成について特定の長さのプログラミング時間を決定するために種々の方法を使用することができる。
【０１９３】
２進タイム・セルに関して上記した通り、所与のアナログ・タイム・セル設計またはサイズに必要なプログラミング時間長は、１組のアナログ・タイム・セルからなるテスト・セットを充電することにより経験的に見つけることができる。この１組のタイム・セル内の各タイム・セルはそれぞれ異なる長さの時間の間、充電されることになる。次に各タイム・セルは、ある期間にわたってそのしきい値電圧が変化するかどうか監視されることになる。その場合、初期プログラミング時間をしきい値電圧消失応答に相関させることができ、この情報は後で使用するために記憶されることになる。このテスト手順により、製造したデバイスの許容差も決定することができる。この経験的情報により、特定の寸法または物理的特性を備えたタイム・セルを使用して、そのプログラミング動作によって変動する期間の範囲を監視することができる。
【０１９４】
別法として、アナログ・タイム・セルに正確な初期条件をもたらすため、プログラミング動作では、以下に示すようにプログラミングＦＧＦＥＴと電荷損失感知ＦＧＦＥＴを使用することができる。前述の通り、プログラミング・プロセスはプログラミングＦＧＦＥＴを介して共通フローティング・ゲート内に電荷を注入する。共通フローティング・ゲートが何らかの期間の間、充電された後、共通フローティング・ゲートはその所望の電位に到達していると予想される。しかし、図２９ないし図３０に関する上記の説明とは対照的に、プログラミング・プロセス中に電荷損失感知ＦＧＦＥＴをアイドル状態のままにしておくのではなく、その端子をしきい値電圧検出回路に接続することができる。プログラム式ＰＣＳＦＥＴがプログラミング動作後にその電荷損失感知ＦＧＦＥＴ内に特定の初期しきい値電圧を有すると想定する代わりに、しきい値電圧検出回路を使用して、プログラミング動作中の初期しきい値電圧を測定する。しきい値電圧がその所望の値にまだ到達していない場合、プログラミング・プロセスを続行することができる。予想プログラミング時間がかなり正確に分かっていると想定すると、プログラミング・プロセスは、プログラミング動作が初期プログラミング・フェーズを完了した後の比較的短い時間の間だけ続行すればよいはずである。
【０１９５】
プログラミング・プロセスは、しきい値電圧測定プロセス中に中断される場合もあれば中断されない場合もあり、測定プロセスは、プログラミング・プロセスの残りの時間の間に中断される場合もあれば中断されない場合もある。別法として、適切な初期しきい値電圧に到達するまで、プログラミング・プロセスとしきい値電圧測定プロセスを繰り返し循環することができる。
【０１９６】
本発明の範囲に影響せずに、適切なプログラミング・パラメータを決定するための他の方法を使用することもできる。
【０１９７】
感知回路からの観測出力電圧を経過時間値に変換するためには、電荷損失感知ＦＧＦＥＴの初期しきい値電圧としきい値電圧消失関数を含む、アナログ・タイム・セルの動作特性を把握していなければならない。初期しきい値電圧はプログラミング動作中に設定することができ、アナログ・タイム・セルは特定のしきい値電圧消失関数で応答するよう設計することができるが、実際のしきい値電圧消失関数は経験的に見つけることができる。しかし、任意の特定の時点でのしきい値電圧はしきい値電圧検出回路の出力を観測することによって見つかるので、しきい値電圧消失関数が示すしきい値電圧／時間の関係は本質的にしきい値電圧検出出力関数が示す出力電圧／時間の関係で置き換えられる。しきい値電圧検出出力関数と経過時間との数学的関係は、経験的に導出され、後で使用するために記憶される。
【０１９８】
換言すれば、アナログ・タイム・セルの動作特性が観測されると、時間測定は本質的に、感知回路または感知装置の出力を経過時間値とともにマッピングすることにより実行される。もう一度、図３３を参照すると、ＶOUTでの電圧出力関数の値は経過時間値にマッピングされる。ＶＯＵＴのアナログ値はＡ−Ｄ変換器によりディジタル値に変換することができ、これを何らかのタイプのマッピング関数またはマッピング動作で使用して経過時間値を求める。
【０１９９】
このため、所与のタイプのアナログ・タイム・セルの場合、ＰＣＳＦＥＴのしきい値電圧の間接観測からの変換済みディジタル・データを用意し、プログラミング直後のＰＣＳＦＥＴの初期しきい値電圧を把握することにより、単純なルックアップ・テーブルが提供するような単純なマッピング動作により経過時間値を生成することができる。
【０２００】
代替実施形態では、アナログ・タイム・セルを不揮発性メモリ・セルと対にすることができる。ある装置が複数のタイム・セルを有する場合、各タイム・セルを不揮発性メモリ・セルと対にすることができる。アナログ・タイム・セルを初期しきい値電圧に応じてプログラミングする場合、対応する不揮発性メモリ・セルも同じ初期しきい値電圧を有するようにその不揮発性メモリ・セルをプログラミングすることができる。対応する不揮発性メモリ・セルが関心のある期間でその初期電荷を失わない場合、対応する不揮発性メモリ・セルは基準として作用することができる。しきい値電圧測定動作をアナログ・タイム・セルで実行する場合、対応する不揮発性メモリ・セルで同様のしきい値電圧測定動作を実行することができる。その場合、アナログ・タイム・セルからの測定しきい値電圧と照らし合わせて比較するために、不揮発性メモリ・セルからの測定しきい値電圧を基準として使用することができる。
【０２０１】
次に図３７ないし図３８を参照すると、このブロック図は、本発明の一実施形態によるプログラミング装置と感知装置と測時装置との関係を示している。測時装置はＰＣＳＦＥＴすなわちアナログ・タイム・セルを含み、これは図２７ないし図３３に関連して前述したものと同様のプログラミングＦＧＦＥＴと感知ＦＧＦＥＴとの組合せである。
【０２０２】
システム４５０は、無電池無発振器電子測時装置４５４に接続された初期設定装置４５２を示し、次にこの測時装置は感知装置４５６に接続されている。これらの装置はすべて同じシステム内に位置することは可能であるが、アプリケーションによっては、各装置が異なるシステム、製品、コンポーネント、その他の装置内に物理的に位置することも可能である。たとえば、本発明の測時装置は、初期設定装置３９１を使用して発行機関が初期設定する無電池スマート・カード内に位置する場合もある。消費者は、それが経過期間を監視している間、スマート・カードを所持し、小売商にスマート・カードを提示することができる。その場合、感知装置を含む小売商のデータ処理システムは、様々なビジネス上の理由からスマート・カードの経過期間を決定することができる。
【０２０３】
プログラミング装置回路および感知装置回路の多くは携帯用装置上に実施することができる。このタイプの配置により、前述のようにプログラミング・プロセスと測定プロセスが循環する、正確なプログラミング動作が可能になる。しかし、追加回路によりスマート・カードの製造コストが増大し、他の商売上の考慮事項が存在する場合もある。スマート・カードはこのような追加回路を含むことができるが、スマート・カードが電池を含むかどうかにかかわらず、タイム・セルは依然として無電力または無電池動作を対象とすることに留意されたい。
【０２０４】
初期設定装置４５２は、プログラミング・コマンドを受け取って、プログラミング動作（図示せず）に関する状況を送るプログラミング・ユニット４５８を含む。プログラミング・ユニット４５８は、アナログ・タイム・セル４６０が電圧ＶCG、ＶPD、ＶPGとして受け取るプログラミング電圧Ｐ1、Ｐ2、Ｐ3をアサートすることにより、プログラミング動作を制御する。アナログ・タイム・セルは、プログラミング動作中に電荷を受け取る共通フローティング・ゲートともに、プログラミングＦＧＦＥＴと感知ＦＧＦＥＴとの組合せを含む。プログラミング動作が完了すると、アナログ・タイム・セルは時間の経過につれてその蓄積電荷を放電する。
【０２０５】
その後のある時点で、アナログ・タイム・セル４６０を含む測時装置は感知装置４５６に結合され、感知装置は電荷損失感知ＦＧＦＥＴの端子ＶSG、ＶSD、ＶSSに結合する電圧Ｓ1、Ｓ2、Ｓ3を有する。次に感知装置４５６は感知動作を開始するかまたは経過時間要求コマンドを待つことができる。タイム・セルのフローティング・ゲート内の電荷が時間の経過につれて減少するにつれて、感知ＦＧＦＥＴのしきい値電圧応答も減少する。時間検出ユニット４６２はしきい値電圧センサ・ユニット４６４を制御し、このユニットは、図３３に関連して前述したようにおそらくしきい値電圧検出回路を使用して、タイム・セルの現行しきい値電圧を間接的に決定する。次に、決定したしきい値電圧に対応する推定経過時間量は電圧／時間変換器ユニット４６８により計算され、その経過時間は何らかの方法で処理されるかまたはリクエスタに返される。タイムスタンプ、経過秒数またはその他の時間単位、または経過時間が選択した時間値より大きいかどうかを示す単純なブール値など、様々な形式を使用して経過時間値を報告することができる。
【０２０６】
図３８は図３７と同様のものである。図３８は、同一要素に関連する同一参照番号により、図３７のシステム４５０と同様のシステム４７０を示している。また、図３８は測時装置上の任意選択のタイム・セル・パラメータ・メモリ４７２も含む。
【０２０７】
図３３に関連して前述したように、時間観測を行ったときに、アナログ・タイム・セルの現行状態を経過時間にマッピングしなければならない。計算を適切に実行するために、電圧／時間変換器ユニットは、その消失関数または放電関数とプログラミング動作中に共通フローティング・ゲートに蓄積した初期電荷量、またはそれと同等に、しきい値電圧消失関数と初期しきい値電圧など、タイム・セルの動作能力に関する知識を持っていなければならない。電荷量によって消失関数の形式は変更されないが消失関数の初期条件または開始点は変更されるので、タイム・セルの消失関数を記述するパラメータとともに、初期しきい値電圧を把握している必要がある。
【０２０８】
感知装置または読取装置が経過時間を決定するために必要な情報を入手できる方法は多数存在する。第一に、アナログ・タイム・セルが特定の設計で製造され、特定の時間量について特定の方法でプログラミングされたと感知装置が想定できるように、アナログ・タイム・セルとそのプログラミング動作を標準化することができる。このシナリオでは、感知装置は観測しきい値電圧値を経過時間に直接変換する。感知装置は、特定のタイム・セルに固有の記憶済みパラメータを参照せずに値を変換するよう構築することができる。
【０２０９】
第二に、アナログ・タイム・セルが初期設定された後、プログラミング装置はアクセス可能なデータベースに初期設定情報を記憶し、感知装置はそれを読み取って、その観測結果に相関させた情報を獲得する。初期設定情報は、タイム・セルがプログラミングされた時間量と、所与のタイプのタイム・セルについてプログラミング時間を経過時間に相関させるルックアップ・テーブルとを含むこともできる。
【０２１０】
第三に、感知装置がこのような情報を使用可能な状態で持っていると予想し、それにより、プログラミング装置と感知装置が何らかの方法でネットワーク化されていると暗示するのではなく、プログラミング動作中にプログラミング・ユニットによってタイム・セル・パラメータ不揮発性メモリ４７０に動作パラメータを記憶する。動作パラメータはほとんどなく、少量の安価な不揮発性メモリを必要とするので、このようなパラメータ値は非常に容易に記憶することができる。パラメータとしては、プログラミング動作が完了した時間から構成されるタイムスタンプ、タイム・セルの製造業者の識別子、タイム・セルのタイプの識別子、タイム・セルが固守する業界標準の識別子、観測しきい値電圧をいくつかの時間単位に相関させるルックアップ・テーブル（感知回路がタイム・セルと同じ装置上にない場合）、観測検出回路出力値をいくつかの時間単位に相関させるルックアップ・テーブル（感知回路または検出回路がタイム・セルと同じ装置上にある場合）、パラメータ・メモリに記憶された時間単位のタイプの識別子などのデータ項目の１つまたは複数を含むことができる。当然のことながら、タイム・セルに関連して他の動作パラメータを記憶することもできる。パラメータ自体のフォーマットは、これらの装置の様々な製造業者が相互運用性を保証できるように標準を固守する場合もある。
【０２１１】
２進タイム・セルに関して前述したように、複数のタイム・セルを測時装置として使用するという概念はアナログ・タイム・セルにも適用可能であることに留意されたい。この実施形態では、１組のアナログ・タイム・セルで１組の感知動作を実行するが、その１組のうちの各アナログ・タイム・セルは、それがプログラミングされた後の所定の期間内にそのＰＣＳＦＥＴのしきい値電圧を所定の値まで低減するよう設計されている。各アナログ・タイム・セルのしきい値電圧の間接観測を使用して、各アナログ・タイム・セルの経過時間値を決定することができる。
【０２１２】
その１組のタイム・セルのうちの各アナログ・タイム・セルは、その１組のうちの他のタイム・セルからの固有の放電関数を所有することができる。別法として、その１組のタイム・セルのうちのすべてのアナログ・タイム・セルが同一の放電関数を所有することもできる。各タイム・セルを同じように構築する必要はなく、各タイム・セルの初期条件が変化するので１組のタイム・セル全体にわたる放電関数もそれぞれ異なる可能性があることに留意されたい。たとえば、１組の同一アナログ・タイム・セルを種々の長さの時間の間、プログラミングすることができ、それにより、それぞれ異なる初期電荷量と、短期間または長期間を測定するためのそれぞれ異なる能力を各タイム・セルにもたらすことになる。
【０２１３】
様々な理由により、単一測時装置内で複数のアナログ・タイム・セルを使用することができる。一例として、タイム・セルは、それぞれの経過時間測定機能において、あるタイプの冗長性またはエラー検査を提供するものと見なすことができる。その測時装置に関する最終的な報告経過時間値を求めるために、各アナログ・タイム・セルからの計算経過時間値を統計的に合成、たとえば、平均化することができる。冗長セットとして使用するタイム・セルの数および経過時間の肯定的判定に必要なタイム・セルの数は様々になる可能性がある。
【０２１４】
もう１つの例として、各アナログ・タイム・セルは、種々の開始時間で種々の目的のために種々のデータ処理システムによってプログラミングまたは初期設定することができる。タイム・セル・アレイは、種々の期間または種々の「タイム・セット」を監視することができる。タイム・セットの最大数は、タイム・セル・アレイ内のアナログ・タイム・セルの数と、タイム・セルが複数通りの期間を測定するよう構築される方法に依存することになる。この測時装置は、特定のタイム・セットがすでに使用中であるかどうかを示し、特定のタイム・セットを「所有する」データ処理システムを識別する情報を記憶するための使用インジケータも記憶することができる。
【０２１５】
次に図３９ないし図４１を参照すると、アナログ・タイム・セルとして使用すべきプログラム可能電荷損失感知ＦＧＦＥＴの他の実施形態の記号表現が示されている。図３９の単一ＦＧＦＥＴは、コントロール・ゲート４９０と、ソース４９２と、ドレイン４９４と、フローティング・ゲート４９６と、結合ゲート４９８とを有する。図３９に示すＰＣＳＦＥＴは図２７ないし図３３に関連して前述したＰＣＳＦＥＴと同様のものであるが、大きいフローティング・ゲートを備えた単一ＦＧＦＥＴがプログラミングＦＧＦＥＴと電荷損失感知ＦＧＦＥＴの両方に取って代わっている。図４０は、図２９に関連して前述したプロセスと同様のプログラミング・プロセス中にＰＣＳＦＥＴに印加される電圧ＶCG、ＶPD、ＶPGを示している。図４１は、図３０に関連して前述したプロセスと同様の電荷損失感知プロセス中にＰＣＳＦＥＴに印加される電圧ＶSD、ＶSS、ＶSGを示している。
【０２１６】
次に図４２を参照すると、同図は、本発明の一実施形態による結合ゲートを備えたＰＣＳＦＥＴを含む物理装置を示している。図４２は、図３９ないし図４１に示すものと同様の物理的なＰＣＳＦＥＴ装置の平面図を示している。図４２に示す装置の物理的寸法および動作は図３１に示す装置と同様であるが、図３１に示すプログラミングＦＧＦＥＴと電荷損失感知ＦＧＦＥＴによって実行されるプログラミング動作と感知動作の両方を単一フローティング・ゲート・トランジスタで実行する。
【０２１７】
図４２に示すアナログ・タイム・セルは、図３１のタイム・セルと比較した場合、プログラミング・プロセスと感知プロセスを同じトランジスタによって実行しなければならないという欠点を有する。ＣＨＥ注入など、プログラミング・プロセス中に所望の速度および効率を得るために、そのトランジスタは特定の物理的特性を備えていなければならない。また、感知プロセス中に所望の動作特性を得るために、そのトランジスタは特定の物理的特性を備えていなければならない。種々の任務を備えた別々のトランジスタを構築する方が容易なほど、種々の物理的要件が競合する場合もある。しかし、図４２に示すアナログ・タイム・セルは、図３１に示すアナログ・タイム・セルより小さく、構築すべき要素が少ないという利点を有する。
【０２１８】
結論
上記で提供する本発明の詳細な説明を考慮すると、本発明の利点は明らかになるはずである。単純な電子測時装置は静電砂時計として作用する。一般に、絶縁された電荷蓄積素子が充電され、それにより、その絶縁材外部の点に対する既知の電位を電荷蓄積素子に与える。次に電荷蓄積素子は、ある期間の経過につれて、何らかのタイプの物理的プロセスによってその絶縁材を通して静電荷を放電し、それにより、電荷蓄積素子の電位が低下する。所与の時点で、直接的または間接的に電荷蓄積素子の電位を観測する。電荷蓄積素子の開始電位、所与の時点での観測電位、電荷蓄積素子の電荷放電率を把握することにより、所与の時点に関する経過期間を決定することができる。
【０２１９】
本発明は、電池あるいはＡＣまたはＤＣ電源などの連続エネルギー源なしに電子時間測定を可能にする。そのうえ、本発明は、発振器、発振回路、ビートまたはパルス・カウンタ、その他のタイプの電気タイム・ベース発振器なしに電子時間測定を可能にする。また、本発明の測時装置は、外部から知覚可能なインジケータまたはディスプレイなしで動作するが、その場合、人間は測時装置が測定した経過期間のインジケータを直接観測し解釈することができない。しかし、この測時装置は、計時物質または装置の表示が不要な多くのアプリケーションまたは製品には有用である。
【０２２０】
また、本発明は、他のタイプの電子クロックを上回る多くの物理的利点も有する。化学電池は、潜在的に薬品漏れや廃棄処分の危険性がある。電池は、特にそれが付随する電子回路の耐用寿命に比べ、貯蔵寿命が短い傾向がある。また、電池は、それが接続される電子回路より数倍大きい場合があり、それにより、電子装置に対して設計上の制限が加えられることになる。対照的に、本発明は、気密密閉され、極端な温度や極端な放射線を除き、外部の物理的影響に対して本質的に鈍感な小型の計時装置を提供する。サイズが小さく、製作が簡単で、ユニット・コストが低いことが、多くのアプリケーションで使用するための実質的な物理的経済的動機付けになっている。
【０２２１】
完全に機能するデータ処理システムに関連して本発明を説明してきたが、当業者であれば、その配布を実施するために実際に使用する信号伝達媒体の特定のタイプにかかわらず、本発明のプロセスがコンピュータ可読媒体内の命令の形およびその他の様々な形式で配布可能であることが分かることに留意されたい。コンピュータ可読媒体の例としては、ＥＰＲＯＭ、ＲＯＭ、テープ、紙、フロッピー（Ｒ）ディスク、ハード・ディスク・ドライブ、ＲＡＭ、ＣＤ−ＲＯＭなどの媒体と、ディジタルおよびアナログ通信リンクなどの伝送タイプの媒体を含む。
【０２２２】
まとめとして、本発明の構成に関して以下の事項を開示する。
【０２２３】
（１）プログラミング動作前に実質放電状態を有し、前記プログラミング動作後に被制御放電状態を有し、前記プログラミング動作後に前記プログラミング動作後の所定の期間内に前記被制御放電状態から前記実質放電状態に移行するタイム・セルと、
前記タイム・セルに接続され、前記タイム・セルの状態の読取りを可能にするための回路とを含む測時装置。
（２）前記所定の期間の長さが、前記プログラミング動作後の前記タイム・セルの初期条件によって変化する、上記（１）に記載の測時装置。
（３）タイム・セルのアレイをさらに含む、上記（１）に記載の測時装置。
（４）前記タイム・セルのアレイ内の少なくとも１つのタイム・セルが、前記タイム・セルのアレイ内の他のタイム・セルの所定の期間とは異なる所定の期間を有する、上記（３）に記載の測時装置。
（５）前記タイム・セルのアレイ内の少なくとも２つのタイム・セルが、実質的に同一の所定の期間を有する、上記（３）に記載の測時装置。
（６）前記タイム・セルのアレイ内の１つまたは複数のタイム・セルを初期設定することにより前記タイム・セルのアレイを制御するためのタイム・セル・インタフェース・ユニットをさらに含む、上記（３）に記載の測時装置。
（７）前記タイム・セルのアレイ内の１つまたは複数のタイム・セルを設定するためのプログラミング要求を処理するためのプログラミング要求処理ユニットをさらに含む、上記（３）に記載の測時装置。
（８）測時装置を使用するための方法であって、前記方法が、
タイム・セルをプログラミングするステップであって、前記タイム・セルがプログラミング動作前に実質放電状態を有し、前記プログラミング動作後に被制御放電状態を有するステップと、
前記タイム・セルを放電するステップであって、前記タイム・セルが前記プログラミング動作後に前記プログラミング動作後の所定の期間内に前記被制御放電状態から前記実質放電状態に移行するステップとを含む方法。
（９）前記所定の期間の長さが、前記プログラミング動作後の前記タイム・セルの初期条件によって変化する、上記（８）に記載の方法。
（１０）タイム・セルのアレイ内の少なくとも１つのタイム・セルをプログラミングするステップをさらに含む、上記（８）に記載の方法。
（１１）前記タイム・セルのアレイ内の１つまたは複数のタイム・セルを初期設定することにより、タイム・セル・インタフェース・ユニットによって前記タイム・セルのアレイを制御するステップをさらに含む、上記（１０）に記載の方法。
（１２）前記タイム・セルのアレイ内の１つまたは複数のタイム・セルを設定するためのプログラミング要求を処理するステップをさらに含む、上記（１０）に記載の方法。
（１３）測時装置を使用するためにデータ処理システムで使用するためのコンピュータ可読媒体上のコンピュータ・プログラム製品であって、前記コンピュータ・プログラム製品が、
前記測時装置を初期設定するためのプログラミング要求を受け取るための命令と、
タイム・セルをプログラミングするための命令であって、前記タイム・セルがプログラミング動作前に実質放電状態を有し、前記プログラミング動作後に被制御放電状態を有し、前記タイム・セルが前記プログラミング動作後に前記プログラミング動作後の所定の期間内に前記被制御放電状態から前記実質放電状態に移行する命令とを含むコンピュータ・プログラム製品。
（１４）前記所定の期間の長さが、前記プログラミング動作後の前記タイム・セルの初期条件によって変化する、上記（１３）に記載のコンピュータ・プログラム製品。
（１５）タイム・セルのアレイ内の少なくとも１つのタイム・セルをプログラミングするための命令をさらに含む、上記（１３）に記載のコンピュータ・プログラム製品。
（１６）前記タイム・セルのアレイ内の１つまたは複数のタイム・セルを初期設定するかまたは読み取ることにより、タイム・セル・インタフェース・ユニットによって前記タイム・セルのアレイを制御するための命令をさらに含む、上記（１５）に記載のコンピュータ・プログラム製品。
（１７）前記タイム・セルのアレイ内の１つまたは複数のタイム・セルを設定するためのプログラミング要求を処理するための命令をさらに含む、上記（１５）に記載のコンピュータ・プログラム製品。
（１８）メモリ・セルがプログラミング動作前に安定メモリ状態を有する第１の動作モードと、
前記メモリ・セルが、前記安定メモリ状態から非安定メモリ状態に移行するようプログラミングされる第２の動作モードと、
前記メモリ・セルが前記第２の動作モード後に非安定メモリ状態を有する第３の動作モードと、
前記メモリ・セルが所定の期間内に前記非安定メモリ状態から前記安定メモリ状態に移行する第４の動作モードと、
前記メモリ・セルが前記所定の期間後に安定メモリ状態を有する第５の動作モードとを含む測時装置。
（１９）前記所定の期間の長さが、前記第２の動作モード後の前記メモリ・セルの初期条件によって変化する、上記（１８）に記載の測時装置。
（２０）測時装置内にエネルギーを入力せずに前記測時装置内で非時間測定状態を維持するための維持手段と、
前記測時装置内の電荷蓄積素子で静電荷を受け取って蓄積することにより、前記非時間測定状態から時間測定状態に変更するための変更手段であって、前記電荷蓄積素子が静電荷を蓄積するための内部媒体と、前記内部媒体を絶縁するために前記内部媒体を実質的に取り囲む絶縁材とを含む変更手段と、
前記時間測定状態への変更後の所定の期間内に所定のレベルの電位まで前記電荷蓄積素子内の蓄積静電荷を放電することにより、前記測時装置内にエネルギーを入力せずに前記時間測定状態から前記非時間測定状態に移行するための移行手段とを含む測時装置。
（２１）測時装置を使用するための方法であって、前記方法が、
前記測時装置内にエネルギーを入力せずに前記測時装置内で非時間測定状態を維持するステップと、
前記測時装置内の電荷蓄積素子で静電荷を受け取って蓄積することにより、前記非時間測定状態から時間測定状態に変更するステップであって、前記電荷蓄積素子が静電荷を蓄積するための内部媒体と、前記内部媒体を絶縁するために前記内部媒体を実質的に取り囲む絶縁材とを含むステップと、
前記時間測定状態への変更後の所定の期間内に所定のレベルの電位まで前記電荷蓄積素子内の蓄積静電荷を放電することにより、前記測時装置内にエネルギーを入力せずに前記時間測定状態から前記非時間測定状態に移行するステップと、前記電荷蓄積素子の現行状態を検出して経過時間を決定するステップとを含む方法。
（２２）静電荷を蓄積するための内部媒体と、
前記内部媒体を絶縁するための絶縁材であって、前記内部媒体と前記絶縁材が電荷蓄積素子を形成し、
前記絶縁材が前記内部媒体を実質的に取り囲み、
前記絶縁材が、前記絶縁材を通る静電荷で前記内部媒体を充電するための充電プロセスを可能にする物理的性質を有し、
前記絶縁材が、前記絶縁材を通って前記内部媒体から蓄積静電荷を放電するための放電プロセスを可能にする物理的性質を有し、
前記絶縁材が、前記放電プロセスでの放電率に影響する１つまたは複数の物理的性質を有し、
前記放電プロセスが所定の放電率で蓄積静電荷を放電するように前記絶縁材の少なくとも１つの物理的性質が選択されている絶縁材とを含む測時装置。
（２３）前記所定の放電率が時間に関して非線形である、上記（２２）に記載の測時装置。
（２４）前記放電プロセスがファウラ・ノルトハイム・トンネル効果である、上記（２２）に記載の測時装置。
（２５）前記充電プロセスがチャネル・ホット電子注入である、上記（２２）に記載の測時装置。
（２６）前記絶縁材を通って前記内部媒体内に電荷を注入するための電荷注入器をさらに含む、上記（２２）に記載の測時装置。
（２７）前記電荷注入器を操作することにより前記電荷蓄積素子をプログラミングするためのプログラミング・ユニットをさらに含む、上記（２６）に記載の測時装置。
（２８）前記電荷蓄積素子をプログラミングするための要求を処理するための要求処理ユニットをさらに含む、上記（２７）に記載の測時装置。
（２９）前記電荷蓄積素子のプログラミングから状況を生成するための状況生成ユニットをさらに含む、上記（２７）に記載の測時装置。
（３０）前記電荷蓄積素子がフローティング・ゲート電界効果トランジスタ内のフローティング・ゲートである、上記（２２）に記載の測時装置。
（３１）測時装置を使用するための方法であって、前記方法が、
電荷蓄積素子内に静電荷を蓄積することにより前記電荷蓄積素子をプログラミングするステップであって、前記電荷蓄積素子が静電荷を蓄積するための内部媒体と、前記内部媒体を絶縁するための絶縁材とを含み、
前記絶縁材が前記内部媒体を実質的に取り囲み、
前記絶縁材が、前記絶縁材を通る静電荷で前記内部媒体を充電するための充電プロセスを可能にする物理的性質を有し、
前記絶縁材が、前記絶縁材を通って前記内部媒体から蓄積静電荷を放電するための放電プロセスを可能にする物理的性質を有し、
前記絶縁材が、前記放電プロセスでの放電率に影響する１つまたは複数の物理的性質を有し、
前記放電プロセスが所定の放電率で蓄積静電荷を放電するように前記絶縁材の少なくとも１つの物理的性質が選択されているステップと、
前記電荷蓄積素子から前記蓄積静電荷を放電するためのステップとを含む方法。
（３２）前記絶縁材を通って前記内部媒体内に電荷を注入することにより前記電荷蓄積素子をプログラミングするステップをさらに含む、上記（３１）に記載の方法。
（３３）前記電荷蓄積素子をプログラミングするための要求を処理するステップをさらに含む、上記（３１）に記載の方法。
（３４）前記電荷蓄積素子をプログラミングしようと試みた後に状況を生成するステップをさらに含む、上記（３１）に記載の方法。
（３５）前記電荷蓄積素子がフローティング・ゲート電界効果トランジスタ内のフローティング・ゲートである、上記（３１）に記載の方法。
（３６）半導体基板と、
ソース領域と、
ドレイン領域と、
前記ソース領域と前記ドレイン領域との間のチャネル領域と、
コントロール・ゲートと、
前記コントロール・ゲートと前記チャネル領域との間のフローティング・ゲートと、
前記フローティング・ゲートを実質的に取り囲む絶縁材を含む絶縁領域であって、前記絶縁領域が放電プロセスにより前記フローティング・ゲートに蓄積された静電荷を放電するためのトンネル領域を含み、前記トンネル領域が前記放電プロセスでの放電率に影響する１つまたは複数の物理的性質を有し、前記放電プロセスが所定の速度で蓄積静電荷を放電するように前記トンネル領域の少なくとも１つの物理的性質が選択されている絶縁領域とを含む測時装置。
（３７）前記トンネル領域が前記フローティング・ゲートと前記チャネル領域との間にある、上記（３６）に記載の測時装置。
（３８）前記トンネル領域の選択した物理的性質が、前記絶縁材の選択した厚さを含む、上記（３６）に記載の測時装置。
（３９）前記トンネル領域の前記選択した厚さが７ナノメートル未満である、上記（３８）に記載の測時装置。
（４０）フローティング・ゲートを含むフローティング・ゲート電界効果トランジスタと、
前記フローティング・ゲートに隣接する絶縁材の絶縁領域であって、前記フローティング・ゲート内に蓄積された静電荷を放電する放電プロセスの放電率が前記絶縁領域の厚さに反比例し、前記フローティング・ゲート電界効果トランジスタのしきい値電圧が前記フローティング・ゲートのプログラミング後の所定の期間内に所定のしきい値電圧に到達するように前記絶縁領域の厚さが選択される絶縁領域とを含む測時装置。
（４１）前記所定の期間の長さが、前記フローティング・ゲートのプログラミング後の前記フローティング・ゲート電界効果トランジスタの初期しきい値電圧によって変化する、上記（４０）に記載の測時装置。
（４２）測時装置を使用するための方法であって、前記方法が、
フローティング・ゲート電界効果トランジスタをプログラミングするステップであって、前記フローティング・ゲート電界効果トランジスタがフローティング・ゲートと、前記フローティング・ゲートに隣接する絶縁材の絶縁領域とを含むステップと、
前記フローティング・ゲートを放電するステップであって、前記プログラム式フローティング・ゲート内に蓄積された静電荷を放電する放電プロセスの放電率が前記絶縁領域の厚さに反比例し、前記フローティング・ゲート電界効果トランジスタのしきい値電圧が前記フローティング・ゲートのプログラミング後の所定の期間内に所定のしきい値電圧に到達するように前記絶縁領域の厚さが選択されるステップとを含む方法。
（４３）前記所定の期間の長さが、前記フローティング・ゲートのプログラミング後の前記フローティング・ゲート電界効果トランジスタの初期しきい値電圧によって変化する、上記（４２）に記載の方法。
（４４）測時装置を使用するためにデータ処理システムで使用するためのコンピュータ可読媒体上のコンピュータ・プログラム製品であって、前記コンピュータ・プログラム製品が、
フローティング・ゲート電界効果トランジスタをプログラミングするための命令であって、前記フローティング・ゲート電界効果トランジスタがフローティング・ゲートと、前記フローティング・ゲートに隣接する絶縁材の絶縁領域とを含み、前記プログラム式フローティング・ゲート内に蓄積された静電荷を放電する放電プロセスの放電率が前記絶縁領域の厚さに反比例し、前記フローティング・ゲート電界効果トランジスタのしきい値電圧が前記フローティング・ゲートのプログラミング後の所定の期間内に所定のしきい値電圧に到達するように前記絶縁領域の厚さが選択される命令と、
前記フローティング・ゲート電界効果トランジスタで読取り動作を実行して、前記フローティング・ゲート電界効果トランジスタが前記所定のしきい値電圧に到達しているかどうかに基づいて、前記所定の期間が経過したかどうかを判定するための命令とを含むコンピュータ・プログラム製品。
（４５）前記所定の期間の長さが、前記フローティング・ゲートのプログラミング後の前記フローティング・ゲート電界効果トランジスタの初期しきい値電圧によって変化する、上記（４４）に記載のコンピュータ・プログラム製品。
（４６）２進タイム・セルと、
前記２進タイム・セルの状態を改変するかまたは読み取ることができるようにするための回路とを含む製品。
（４７）前記２進タイム・セルがプログラミング動作前に実質放電状態を有し、前記プログラミング動作後に被制御放電状態を有し、前記２進タイム・セルが前記プログラミング動作後に前記プログラミング動作後の所定の期間内に前記被制御放電状態から前記実質放電状態に移行する、上記（４６）に記載の製品。
（４８）前記製品がスマート・カードである、上記（４６）に記載の製品。
（４９）前記製品を読取装置またはプログラミング装置に結合するための結合手段をさらに含む、上記（４６）に記載の製品。
（５０）前記２進タイム・セルがプログラミングされてから所定の期間が経過したかどうかを判定するための時間決定手段をさらに含む、上記（４６）に記載の製品。
【図面の簡単な説明】
【図１】典型的なフローティング・ゲート電界効果トランジスタとして実施された電荷蓄積素子を含む典型的な不揮発性メモリ・セルを示す図である。
【図２】ＦＧＦＥＴの記号表現を示す図である。
【図３】ｎ型フローティング・ゲート電界効果トランジスタのプログラム式フローティング・ゲートがしきい値電圧に及ぼす影響を示す図である。
【図４】ｎ型フローティング・ゲート電界効果トランジスタのプログラム式フローティング・ゲートがしきい値電圧に及ぼす影響を示す図である。
【図５】従来の寸法および幾何形状を有する不揮発性メモリ・セルの長期間にわたるしきい値電圧保持特性を示すスプレッドシート・モデルおよびグラフである。
【図６】従来の寸法および幾何形状を有する不揮発性メモリ・セルの長期間にわたるしきい値電圧保持特性を示すスプレッドシート・モデルおよびグラフである。
【図７】従来の寸法および幾何形状を有する不揮発性メモリ・セルの長期間にわたるしきい値電圧保持特性を示すスプレッドシート・モデルおよびグラフである。
【図８】従来の寸法および幾何形状を有する不揮発性メモリ・セルの長期間にわたるしきい値電圧保持特性を示すスプレッドシート・モデルおよびグラフである。
【図９】従来の寸法および幾何形状を有する不揮発性メモリ・セルの長期間にわたるしきい値電圧保持特性を示すスプレッドシート・モデルおよびグラフである。
【図１０】従来の寸法および幾何形状を有する不揮発性メモリ・セルの長期間にわたるしきい値電圧保持特性を示すスプレッドシート・モデルおよびグラフである。
【図１１】そのプログラム式フローティング・ゲートがその電荷を失うときのｎ型フローティング・ゲート電界効果トランジスタのしきい値電圧の変化を示す、１組のしきい値電圧応答グラフを示す図である。
【図１２】トンネル酸化物が薄くなっているタイム・セル内のｎ型フローティング・ゲート電界効果トランジスタのしきい値電圧保持特性を示すスプレッドシート・モデルおよびグラフである。
【図１３】トンネル酸化物が薄くなっているタイム・セル内のｎ型フローティング・ゲート電界効果トランジスタのしきい値電圧保持特性を示すスプレッドシート・モデルおよびグラフである。
【図１４】トンネル酸化物が薄くなっているタイム・セル内のｎ型フローティング・ゲート電界効果トランジスタのしきい値電圧保持特性を示すスプレッドシート・モデルおよびグラフである。
【図１５】トンネル酸化物が薄くなっているタイム・セル内のｎ型フローティング・ゲート電界効果トランジスタのしきい値電圧保持特性を示すスプレッドシート・モデルおよびグラフである。
【図１６】トンネル酸化物が薄くなっているタイム・セル内のｎ型フローティング・ゲート電界効果トランジスタのしきい値電圧保持特性を示すスプレッドシート・モデルおよびグラフである。
【図１７】トンネル酸化物が薄くなっているタイム・セル内のｎ型フローティング・ゲート電界効果トランジスタのしきい値電圧保持特性を示すスプレッドシート・モデルおよびグラフである。
【図１８】本発明の一実施形態による測時装置として使用可能な絶縁された電荷蓄積素子を示す図である。
【図１９】本発明による測時装置を使用するコンピュータまたは電子装置内で実行可能な単純なプロセスを示す図である。
【図２０】本発明による測時装置を使用するコンピュータまたは電子装置内で実行可能な単純なプロセスを示す図である。
【図２１】本発明の一実施形態による１組のタイム・セルを示す図である。
【図２２】複数組のタイム・セルに分割されたタイム・セルのアレイを示す図である。
【図２３】複数の期間を測定するためのタイム・セルのアレイを示す図である。
【図２４】本発明とともに使用可能なスマート・カードの図形描写である。
【図２５】本発明のタイム・セル・アレイとともに使用可能なスマート・カード内のハードウェア・コンポーネントを示す図である。
【図２６】本発明の一実施形態によるプログラミング装置と感知装置と測時装置との関係を示す図である。
【図２７】共通フローティング・ゲートとともにプログラミングＦＧＦＥＴと電荷損失感知ＦＧＦＥＴを示す、本発明の一実施形態の記号表現である。
【図２８】共通フローティング・ゲートとともにプログラミングＦＧＦＥＴと電荷損失感知ＦＧＦＥＴを示す、本発明の一実施形態の記号表現である。
【図２９】プログラミング動作中に装置の様々な端子に印加される電圧を示す図である。
【図３０】本発明の一実施形態による装置の感知動作中に様々な端子に印加される電圧を示す図である。
【図３１】本発明の一実施形態による結合ゲートと協力して共通フローティング・ゲートにより電荷損失感知ＦＧＦＥＴに結合されたプログラミングＦＧＦＥＴを含む物理装置を示す図である。
【図３２】本発明の一実施形態によるプログラム可能電荷損失感知ＦＧＦＥＴの共通フローティング・ゲートと結合ゲートとの位置関係を示す簡略断面図である。
【図３３】本発明の一実施形態によるしきい値電圧検出回路を示す回路図である。
【図３４】監視期間中にＰＣＳＦＥＴ内の電圧および電流が変化する様子を示すグラフである。
【図３５】監視期間中にＰＣＳＦＥＴ内の電圧および電流が変化する様子を示すグラフである。
【図３６】監視期間中にＰＣＳＦＥＴ内の電圧および電流が変化する様子を示すグラフである。
【図３７】本発明の一実施形態によるプログラミング装置と感知装置と測時装置との関係を示すブロック図である。
【図３８】本発明の一実施形態によるプログラミング装置と感知装置と測時装置との関係を示すブロック図である。
【図３９】アナログ・タイム・セルとして使用すべきプログラム可能電荷損失感知ＦＧＦＥＴの他の実施形態の記号表現である。
【図４０】アナログ・タイム・セルとして使用すべきプログラム可能電荷損失感知ＦＧＦＥＴの他の実施形態の記号表現である。
【図４１】アナログ・タイム・セルとして使用すべきプログラム可能電荷損失感知ＦＧＦＥＴの他の実施形態の記号表現である。
【図４２】本発明の一実施形態による結合ゲートを備えたＰＣＳＦＥＴを含む物理装置を示す図である。
【符号の説明】
２００  システム
２０２  プログラミング・ユニット
２０４  電源Ａ
２０６  プログラミング要求信号
２０８  電荷発生器
２１０  充電プロセス
２１２  プログラミング状況信号
２２０  絶縁材
２２２  電荷蓄積素子
２２４  帯電能力を備えた内部媒体
２２６  放電プロセス
２２８  電界
２３０  時間検出ユニット
２３２  電源Ｂ
２３４  時間測定要求信号
２３６  静電検出器
２３８  電位／時間変換器
２４０  経過時間信号
【図１】
0003697195.tif 000002
【図２】
0003697195.tif 000003
【図３】
0003697195.tif 000004
【図４】
0003697195.tif 000005
【図５】
0003697195.tif 000006
【図６】
0003697195.tif 000007
【図７】
0003697195.tif 000008
【図８】
0003697195.tif 000009
【図９】
0003697195.tif 000010
【図１０】
0003697195.tif 000011
【図１１】
0003697195.tif 000012
【図１２】
0003697195.tif 000013
【図１３】
0003697195.tif 000014
【図１４】
0003697195.tif 000015
【図１５】
0003697195.tif 000016
【図１６】
0003697195.tif 000017
【図１７】
0003697195.tif 000018
【図１８】
0003697195.tif 000019
【図１９】
0003697195.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
0003697195.tif 000038
【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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