(57)【特許請求の範囲】
【請求項１】
第1の抵抗メモリ装置を備える第1の経路と、
基準抵抗メモリ装置を備える第2の経路とを備え、
前記第1の経路が、第1の負荷トランジスタを備える第1の分割経路と、第2の負荷トランジスタを備える第2の分割経路とに結合され、
前記第2の経路が、第3の負荷トランジスタを備える第3の分割経路と、第4の負荷トランジスタを備える第4の分割経路とに結合されると共に、
前記第2の負荷トランジスタの特性と前記第3の負荷トランジスタの特性のうちの少なくとも1つが、前記第1の抵抗メモリ装置の第1の測定読み取りマージンと前記第1の抵抗メモリ装置の第2の測定読み取りマージンとを平衡にするように調整される検知回路。
【請求項２】
前記第1の経路がデータ経路であり、前記第2の経路が基準経路である、請求項1に記載の検知回路。
【請求項３】
前記第1の分割経路が、第1のクランピングトランジスタを備え、前記第2の分割経路が、第2のクランピングトランジスタを備える、請求項1に記載の検知回路。
【請求項４】
前記第3の分割経路が、第3のクランピングトランジスタを備え、前記第4の分割経路が、第4のクランピングトランジスタを備える、請求項3に記載の検知回路。
【請求項５】
前記第1の負荷トランジスタが、前記第4の負荷トランジスタに結合され、前記第2の負荷トランジスタが、前記第3の負荷トランジスタに結合される、請求項1に記載の検知回路。
【請求項６】
前記第1の負荷トランジスタ、前記第2の負荷トランジスタ、前記第3の負荷トランジスタ、および前記第4の負荷トランジスタが、それぞれPMOS型のトランジスタである、請求項1に記載の検知回路。
【請求項７】
前記第2の負荷トランジスタおよび前記第4の負荷トランジスタに応答するセンス増幅器をさらに備える、請求項1に記載の検知回路。
【請求項８】
前記センス増幅器が、前記第2の負荷トランジスタの出力を前記第4の負荷トランジスタの出力と比較する、請求項7に記載の検知回路。
【請求項９】
前記第1の経路が、第1の列選択トランジスタを備え、前記第2の経路が、第2の列選択トランジスタを備える、請求項1に記載の検知回路。
【請求項１０】
前記第1の抵抗メモリ装置が、磁気抵抗ランダムアクセスメモリ(MRAM)の要素である、請求項1に記載の検知回路。
【請求項１１】
前記第1の抵抗メモリ装置が、スピン注入磁化反転型磁気ランダムアクセスメモリ(STT-MRAM)の磁気トンネル結合(MTJ)要素である、請求項1に記載の検知回路。
【請求項１２】
前記第1の経路が、第1のアクセストランジスタを備え、前記第2の経路が、第2のアクセストランジスタを備える、請求項1に記載の検知回路。
【請求項１３】
前記第2の負荷トランジスタの前記特性が、第2の負荷トランジスタ幅であり、前記第3の負荷トランジスタの前記特性が、第3の負荷トランジスタ幅である、請求項1に記載の検知回路。
【請求項１４】
前記第1の読み取りマージンが、論理0読み取りマージンであり、前記第2の読み取りマージンが、論理1読み取りマージンである、請求項1に記載の検知回路。
【請求項１５】
前記第2の負荷トランジスタ幅が、前記第3の負荷トランジスタ幅より広い、請求項13に記載の検知回路。
【請求項１６】
少なくとも1つの半導体ダイに集積される、請求項1に記載の検知回路。
【請求項１７】
前記検知回路が、セットトップボックス装置、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーション装置、通信装置、携帯情報端末(PDA)、固定場所データユニット、およびコンピュータからなるグループから選択される装置に統合される、請求項1に記載の検知回路。
【請求項１８】
メモリを備え、前記メモリが、
第1の抵抗メモリ装置を備える第1のメモリセルと、
第2の抵抗メモリ装置を備える第2のメモリセルと、
前記第1のメモリセルに結合される第1のビットラインと、
前記第2のメモリセルに結合される第2のビットラインとを備え、
前記第1のビットラインが、負荷トランジスタを備える第1の組の分割経路に結合され、
前記負荷トランジスタのうちの少なくとも1つの特性が、前記第1の抵抗メモリ装置の第1の測定読み取りマージンと前記第1の抵抗メモリ装置の第2の測定読み取りマージンとを平衡にするように調整され、
前記第2のビットラインが、第2の組の分割経路に結合され、
読み取り動作の間、前記第1のビットラインは、前記第1の抵抗メモリ装置が第1の論理状態にあるとき第1の電流値を有し、かつ前記第1の抵抗メモリ装置が第2の論理状態にあるとき第2の電流値を有する機器。
【請求項１９】
前記特性が、トランジスタ幅である、請求項18に記載の機器。
【請求項２０】
前記第1の論理状態が、論理0状態であり、前記第2の論理状態が、論理1状態である、請求項19に記載の機器。
【請求項２１】
少なくとも1つの半導体ダイに集積される、請求項18に記載の機器。
【請求項２２】
前記メモリが、セットトップボックス装置、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーション装置、通信装置、携帯情報端末(PDA)、固定場所データユニット、およびコンピュータからなるグループから選択される装置に統合される、請求項18に記載の機器。
【請求項２３】
センス増幅器を構成する方法であって、
第1の抵抗メモリ装置を含む第1の経路を通して電流を誘導するステップと、
基準抵抗メモリ装置を含む第2の経路を通して電流を誘導するステップとを含み、
前記第1の経路が、第1の分割経路および第2の分割経路に結合され、前記第1の分割経路が、第1の負荷トランジスタを含み、前記第2の分割経路が、第2の負荷トランジスタを含み、
前記第2の経路が、第3の分割経路および第4の分割経路に結合され、前記第3の分割経路が、第3の負荷トランジスタを含み、前記第4の分割経路が、第4の負荷トランジスタを含み、前記方法が、さらに、
前記第1の抵抗メモリ装置の第1の読み取りマージンを測定するステップと、
前記第1の抵抗メモリ装置の第2の読み取りマージンを測定するステップと、
前記第1の負荷トランジスタの特性と、前記第2の負荷トランジスタの特性と、前記第3の負荷トランジスタの特性と、前記第4の負荷トランジスタの特性のうちの少なくとも1つを調整することによって、前記第1の読み取りマージンと前記第2の読み取りマージンとを平衡にするステップとを含む方法。
【請求項２４】
前記第1の負荷トランジスタの前記特性が、第1の負荷トランジスタ幅であり、前記第2の負荷トランジスタの前記特性が、第2の負荷トランジスタ幅であり、前記第3の負荷トランジスタの前記特性が、第3の負荷トランジスタ幅であり、前記第4の負荷トランジスタの前記特性が、第4の負荷トランジスタ幅である、請求項23に記載の方法。
【請求項２５】
前記第1の読み取りマージンが、論理0読み取りマージンであり、前記第2の読み取りマージンが、論理1読み取りマージンである、請求項23に記載の方法。
【請求項２６】
各前記第1の抵抗メモリ装置および前記基準抵抗メモリ装置が、磁気トンネル結合(MTJ)装置を備える、請求項23に記載の方法。
【請求項２７】
メモリを備え、前記メモリが、
第1の抵抗メモリ装置を備える第1の経路を通して電流を誘導する手段と、
基準抵抗メモリ装置を備える第2の経路を通して電流を誘導する手段とを備え、
前記第1の経路が、第1の分割経路および第2の分割経路に結合され、前記第1の分割経路が、第1の負荷トランジスタを備え、前記第2の分割経路は、第2の負荷トランジスタを備え、
前記第2の経路が、第3の分割経路および第4の分割経路に結合され、前記第3の分割経路が、第3の負荷トランジスタを備え、前記第4の分割経路が、第4の負荷トランジスタを備え、
前記第2の負荷トランジスタの特性と前記第3の負荷トランジスタの特性のうちの少なくとも1つが、前記第1の抵抗メモリ装置の第1の測定読み取りマージンと前記第1の抵抗メモリ装置の第2の測定読み取りマージンとを平衡にするように調整される機器。
【請求項２８】
少なくとも1つの半導体ダイに集積される、請求項27に記載の機器。
【請求項２９】
前記メモリが、セットトップボックス装置、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーション装置、通信装置、携帯情報端末(PDA)、固定場所データユニット、およびコンピュータからなるグループから選択される装置に統合される、請求項27に記載の機器。
【請求項３０】
第1の抵抗メモリ装置を備える第1の経路を通して電流を誘導する第1のステップと、
基準抵抗メモリ装置を備える第2の経路を通して電流を誘導する第2のステップとを含み、
前記第1の経路が、第1の分割経路および第2の分割経路に結合され、前記第1の分割経路が、第1の負荷トランジスタを備え、前記第2の分割経路が、第2の負荷トランジスタを備え、
前記第2の経路が、第3の分割経路および第4の分割経路に結合され、前記第3の分割経路が、第3の負荷トランジスタを備え、前記第4の分割経路が、第4の負荷トランジスタを備え、
前記第2の負荷トランジスタの特性と前記第3の負荷トランジスタの特性のうちの少なくとも1つが、前記第1の抵抗メモリ装置の第1の測定読み取りマージンと前記第1の抵抗メモリ装置の第2の測定読み取りマージンとを平衡にするように調整される方法。
【請求項３１】
前記第1のステップおよび前記第2のステップが、電子デバイスに統合されたプロセッサによって実行される、請求項30に記載の方法。
【請求項３２】
プロセッサによって実行可能命令を格納するコンピュータ可読有形媒体であって、
前記命令が、
第1の抵抗メモリ装置を備える第1の経路を通して電流を誘導し、
基準抵抗メモリ装置を備える第2の経路を通して電流を誘導するように、前記プロセッサによって実行可能である命令を含み、
前記第1の経路が、第1の分割経路および第2の分割経路に結合され、前記第1の分割経路が、第1の負荷トランジスタを備え、前記第2の分割経路が、第2の負荷トランジスタを備え、
前記第2の経路が、第3の分割経路および第4の分割経路に結合され、前記第3の分割経路が、第3の負荷トランジスタを備え、前記第4の分割経路が、第4の負荷トランジスタを備え、
前記第2の負荷トランジスタの特性と前記第3の負荷トランジスタの特性のうちの少なくとも1つが、前記第1の抵抗メモリ装置の第1の測定読み取りマージンと前記第1の抵抗メモリ装置の第2の測定読み取りマージンとを平衡にするように調整されるコンピュータ可読有形媒体。
【請求項３３】
前記プロセッサが、セットトップボックス装置、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーション装置、通信装置、携帯情報端末(PDA)、固定場所データユニット、およびコンピュータからなるグループから選択される装置に統合される、請求項32に記載のコンピュータ可読有形媒体。
【請求項３４】
半導体装置の少なくとも1つの物理特性を表す設計情報を受信するステップであって、前記半導体装置が、
第1の抵抗メモリ装置を備える第1の経路と、
基準抵抗メモリ装置を備える第2の経路とを備え、
前記第1の経路が、第1の分割経路および第2の分割経路に結合され、前記第1の分割経路が、第1の負荷トランジスタを備え、前記第2の分割経路が、第2の負荷トランジスタを備え、
前記第2の経路が、第3の分割経路および第4の分割経路に結合され、前記第3の分割経路が、第3の負荷トランジスタを備え、前記第4の分割経路が、第4の負荷トランジスタを備え、
前記第2の負荷トランジスタの特性と前記第3の負荷トランジスタの特性のうちの少なくとも1つが、前記第1の抵抗メモリ装置の第1の測定読み取りマージンと前記第1の抵抗メモリ装置の第2の測定読み取りマージンとを平衡にするように調整される、ステップと、
ファイルフォーマットに適合するように前記設計情報を変換するステップと、
前記変換された設計情報を含むデータファイルを生成するステップとを含む方法。
【請求項３５】
前記データファイルが、GDSIIフォーマットを備える、請求項34に記載の方法。
【請求項３６】
半導体装置に対応する設計情報を含むデータファイルを受信するステップと、
前記設計情報に従って前記半導体装置を製造するステップとを含み、前記半導体装置が、
第1の抵抗メモリ装置を備える第1の経路と、
基準抵抗メモリ装置を備える第2の経路とを備え、
前記第1の経路が、第1の分割経路および第2の分割経路に結合され、前記第1の分割経路が、第1の負荷トランジスタを備え、前記第2の分割経路が、第2の負荷トランジスタを備え、
前記第2の経路が、第3の分割経路および第4の分割経路に結合され、前記第3の分割経路が、第3の負荷トランジスタを備え、前記第4の分割経路が、第4の負荷トランジスタを備え、
前記第2の負荷トランジスタの特性と前記第3の負荷トランジスタの特性のうちの少なくとも1つが、前記第1の抵抗メモリ装置の第1の測定読み取りマージンと前記第1の抵抗メモリ装置の第2の測定読み取りマージンとを平衡にするように調整される方法。
【請求項３７】
前記データファイルが、GDSIIフォーマットを有する、請求項36に記載の方法。
【請求項３８】
回路板上のパッケージングされた半導体装置の物理位置決め情報を含む設計情報を受信するステップを含み、前記パッケージングされた半導体装置が、半導体メモリを備え、前記半導体メモリが、
第1の抵抗メモリ装置を備える第1の経路と、
基準抵抗メモリ装置を備える第2の経路とを備え、
前記第1の経路が、第1の分割経路および第2の分割経路に結合され、前記第1の分割経路が、第1の負荷トランジスタを備え、前記第2の分割経路が、第2の負荷トランジスタを備え、
前記第2の経路が、第3の分割経路および第4の分割経路に結合され、前記第3の分割経路が、第3の負荷トランジスタを備え、前記第4の分割経路が、第4の負荷トランジスタを備え、
前記第2の負荷トランジスタの特性と前記第3の負荷トランジスタの特性のうちの少なくとも1つが、前記第1の抵抗メモリ装置の第1の測定読み取りマージンと前記第1の抵抗メモリ装置の第2の測定読み取りマージンとを平衡にするように調整され、前記方法が、さらに、
データファイルを生成するために前記設計情報を変換するステップを含む方法。
【請求項３９】
前記データファイルが、GERBERフォーマットを有する、請求項38に記載の方法。
【請求項４０】
回路板上のパッケージングされた半導体装置の物理位置決め情報を含む設計情報を含むデータファイルを受信するステップと、
前記設計情報に従って前記パッケージングされた半導体装置を受けるように構成された前記回路板を製造するステップとを含み、前記パッケージングされた半導体装置が、構造を備え、前記構造が、
第1の抵抗メモリ装置を備える第1の経路と、
基準抵抗メモリ装置を備える第2の経路とを備え、
前記第1の経路が、第1の分割経路および第2の分割経路に結合され、前記第1の分割経路が、第1の負荷トランジスタを備え、前記第2の分割経路が、第2の負荷トランジスタを備え、
前記第2の経路が、第3の分割経路および第4の分割経路に結合され、前記第3の分割経路が、第3の負荷トランジスタを備え、前記第4の分割経路が、第4の負荷トランジスタを備え、
前記第2の負荷トランジスタの特性と前記第3の負荷トランジスタの特性のうちの少なくとも1つが、前記第1の抵抗メモリ装置の第1の測定読み取りマージンと前記第1の抵抗メモリ装置の第2の測定読み取りマージンとを平衡にするように調整される方法。
【請求項４１】
前記データファイルが、GERBERフォーマットを有する、請求項40に記載の方法。
【請求項４２】
前記回路板を、セットトップボックス装置、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーション装置、通信装置、携帯情報端末(PDA)、固定場所データユニット、およびコンピュータからなるグループから選択される装置に統合するステップをさらに含む、請求項40に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、全体的に分割経路(split path)センス増幅器および抵抗ベースのメモリ回路を含む分割経路検知回路に関連する。
【背景技術】
【０００２】
技術における進歩により、パーソナルコンピュータデバイスがより小さくかつよりパワフルになった。例えば、小さく、軽量であり、かつユーザが持ち運ぶのが容易な携帯無線電話、携帯情報端末(PDA)、およびページング装置などの無線コンピュータデバイスを含む、様々な可搬コンピュータデバイスが現在存在する。より具体的には、セルラ電話およびインターネットプロトコル(IP)電話などの可搬無線電話が、無線ネットワーク上で音声およびデータパケットを通信することができる。さらに、多くのそのような無線電話は、組み込まれた他のタイプの装置を含む。例えば、無線電話は、デジタルスチルカメラ、デジタルビデオカメラ、デジタルレコーダ、およびオーディオファイルプレーヤをも含み得る。また、そのような無線電話は、インターネットにアクセスするために使用され得るウェブブラウザアプリケーションなどソフトウェアアプリケーションを含めて、実行可能命令を処理することができる。しかしながら、そのような可搬コンピュータデバイスの電力消費は、バッテリを急速に消耗し、かつユーザの体験を損なうことがある。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
電力消費を低減することは、そのような可搬装置におけるより小さい回路フィーチャサイズおよび動作電圧に通じる。電力消費を低減しながら、フィーチャサイズおよび動作電圧を低減すると、ノイズおよび製造プロセス変動に対する感受性も増加する。ノイズおよびプロセス変動に対するそのような感受性の増加は、センス増幅器を使用するメモリ装置を設計するとき、克服することが困難となり得る。
【課題を解決するための手段】
【０００４】
抵抗ベースのメモリのための分割経路センス増幅器が開示される。分割経路センス増幅器は、プロセス変動およびトランジスタ不一致に対する感受性が低いデータセルの状態に基づいて基準電圧をシフトすることによって、検知マージンを増加する。1つ以上のトランジスタの特性は、センス増幅器の第1の読み取りマージンおよび第2の読み取りマージンの少なくとも一方を修正するために調整され得る。
【０００５】
特定の実施形態において、検知回路が開示される。検知回路は、第1の抵抗メモリ装置を含む第1の経路および基準抵抗メモリ装置を含む第2の経路を含む。第1の経路は、第1の負荷トランジスタを含む第1の分割経路と、第2の負荷トランジスタを含む第2の分割経路とに結合される。第2の経路は、第3の負荷トランジスタを含む第3の分割経路と、第4の負荷トランジスタを含む第4の分割経路とに結合される。
【０００６】
他の特定の実施形態において、メモリを含む機器が開示される。メモリは、第1の抵抗メモリ装置を含む第1のメモリセルおよび第2の抵抗メモリ装置を含む第2のメモリセルを含む。第1のビットラインは、第1のメモリセルに結合され、かつ第2のビットラインは、第2のメモリセルに結合される。第1のビットラインは、負荷トランジスタを含む第1の組の分割経路に結合される。第2のビットラインは、第2の組の分割経路に結合される。読み取り動作の間、第1のビットラインは、第1の抵抗メモリ装置が第1の論理状態にあるとき第1の電圧値を有し、かつ第1の抵抗メモリ装置が第2の論理状態にあるとき第2の電圧値を有する。
【０００７】
他の特定の実施形態において、センス増幅器を構成する方法が開示される。方法は、第1の抵抗メモリ装置を含む第1の経路を通して電流を誘導するステップと、基準抵抗メモリ装置を含む第2の経路を通して電流を誘導するステップとを含む。第1の経路は、第1の分割経路および第2の分割経路に結合される。第1の分割経路は、第1の負荷トランジスタを含み、第2の分割経路は、第2の負荷トランジスタを含む。第2の経路は、第3の分割経路および第4の分割経路に結合される。第3の分割経路は、第3の負荷トランジスタを含み、第4の分割経路は、第4の負荷トランジスタを含む。
【０００８】
少なくとも1つの開示された実施形態によって提供される1つの特定の利点は、抵抗ベースのメモリの動作が、従来の検知回路と比べて抵抗ベースのメモリの検知マージンを増加することによって改善され得ることである。増加された検知マージンにより、読み取り動作の間にノイズまたはプロセス変動に対する抵抗ベースのメモリの許容差が改善され得る。また、改善された検知マージンは、メモリ装置の歩留まりの改善に通じ得る。
【０００９】
本開示の他の態様、利点、および特徴は、図面の簡単な説明、詳細な説明、および請求項の以下の部分を含む明細書全体の検討した後で明らかになろう。
【図面の簡単な説明】
【００１０】
【図１】分割経路センス増幅器を含む抵抗ベースのメモリの特定の例示的実施形態の回路図である。
【図２】抵抗ベースのメモリセルを有するメモリおよび分割経路センス増幅器を含む機器の特定の例示的実施形態の回路図である。
【図３】抵抗ベースのメモリ回路に分割経路センス増幅器を構成する方法の特定の実施形態の流れ図である。
【図４】トランジスタサイズに対する検知マージンのグラフであり、第1の検知マージンおよび第2の検知マージンに関する検知マージンの実験結果の特定の実施形態が、図1に示される検知回路内の要素の様々な装置サイズについて示される。
【図５】トランジスタサイズに対する検知マージンのグラフであり、図1に示される回路の1つ以上の負荷トランジスタの特性の調整により平衡にされた検知マージンを有する検知回路の特定の実施形態が示される。
【図６】分割経路センス増幅器を有する抵抗ベースのメモリ回路を含む無線装置の特定の例示的実施形態のブロック図である。
【図７】分割経路センス増幅器を含む抵抗ベースのメモリ回路を含む電子デバイスを製造するための製造プロセスの特定の例示的実施形態のデータ流れ図である。
【発明を実施するための形態】
【００１１】
図1を参照すると、分割経路センス増幅器を有する検知回路の特定の例示的実施形態が示され、かつ全体的に100で示される。検知回路100は、第1の抵抗メモリ装置102を含む第1の経路180と、第2の基準抵抗メモリ装置104を含む第2の経路182とを含む。特定の実施形態において、第1の抵抗メモリ装置102は、磁気トンネル接合(magnetic tunnel junction)(MTJ)装置である。同様に、基準抵抗メモリ装置104は、特定の実施形態において、MTJ装置として、または所定値を格納するMTJ装置の組み合わせとして実装され得る。図1に示される特定の実施形態において、第1の経路180は、第1の列選択(column selector)トランジスタ114および第1のアクセストランジスタ106を含む。同様に、第2の経路182は、第2の列選択トランジスタ116および第2のアクセストランジスタ108を含む。第1のアクセストランジスタ106および第2のアクセストランジスタ108は、nチャネル金属酸化物半導体(NMOS)型のトランジスタであり得る。第1の経路180は、論理0値または論理1値のいずれかを示す読み取り電流を搬送するデータ経路とすることができ、第2の経路182は、基準経路である。
【００１２】
図1に示される特定の実施形態において、第1の経路180は、第1の分割経路140および第2の分割経路142に結合される。第1の分割経路140は、第1のクランピングトランジスタ(clamping transistor)124および第1の負荷トランジスタ150を含む。第2の分割経路142は、第2のクランピングトランジスタ126および第2の負荷トランジスタ154を含む。第2の経路182は、第3の分割経路144および第4の分割経路146に結合される。第3の分割経路144は、第3のクランピングトランジスタ130および第3の負荷トランジスタ156を含む。第4の分割経路146は、第4のクランピングトランジスタ128および第4の負荷トランジスタ152を含む。
【００１３】
図1に示されるように、第1の負荷トランジスタ150は、第1の共通ゲートバイアスを介して第4の負荷トランジスタ152に結合される。さらに、第3の負荷トランジスタ156は、第2の共通ゲートバイアスを介して第2の負荷トランジスタ154に結合される。第2の負荷トランジスタ154は、データノード(Vdata)160に結合され、データノード160は、次に第2のクランピングトランジスタ126に結合される。第4の負荷トランジスタ152は、基準ノード(Vref)162に結合され、基準ノード162は、次に第4のクランピングトランジスタ128に結合される。第2の負荷トランジスタ154の出力161は、入力として第2のセンス増幅器170に提供される。同様に、第4の負荷トランジスタ152の出力163は、入力として第2のセンス増幅器170に提供される。第2のセンス増幅器170は、示されるように、それぞれ負荷トランジスタ154、152から出力161、163を受信する。第2のセンス増幅器170は、出力161、163を比較し、かつ結果としてセンス増幅器出力172を提供する。したがって、第2のセンス増幅器170は、第2の負荷トランジスタ154および第4の負荷トランジスタ152に応答する。特定の実施形態において、各負荷トランジスタ150、152、154、156は、pチャネル金属酸化物半導体(PMOS)型のトランジスタである。
【００１４】
動作の間、検知回路100は、2つの主要な状態の一方で動作する。論理1状態は、第1の抵抗メモリ装置102に格納された論理1値を示し、論理0状態は、第1の抵抗メモリ装置102に格納された論理0値を示す。例えば、第1の経路180に沿った電流Idata118が、第2の経路182に沿った電流Iref120より小さいとき、データノード(Vdata)160での電圧は、基準ノード(Vref)162での電圧より大きい。この状況で、第2のセンス増幅器170は、論理1状態または論理ハイ状態を示す高い値をその出力172に提供する。あるいは、第1の経路180に沿った電流Idata118が、ハイである(すなわち、第2の経路182に沿った電流Iref120より大きい)とき、データノード(Vdata)160での電圧は、基準ノード(Vref)162での電圧より低い。データノード(Vdata)160での電圧が、基準ノード(Vref)162での電圧より低いので、第2のセンス増幅器170の出力172で示される論理状態は、論理0状態または論理ロー状態である。したがって、第2のセンス増幅器170によって検出されるように、データノード(Vdata)160と基準ノード(Vref)162との間の相対電圧は、検知回路100の検知された出力の指示を提供する。
【００１５】
第1の経路180の第1の分割経路140および第2の分割経路142への結合は、データノード(Vdata)160に結合される第2のクランプトランジスタ126を通る分割電流値経路のために提供されることに留意されたい。第2の負荷トランジスタ154の出力は、第2のセンス増幅器170の入力に提供される基準ノード(Vdata)160での電圧を生成する。同様に、第2の経路182は、第3の分割経路144および第4の分割経路146に結合される。基準電流Iref120は、第3の分割経路144および第4の分割経路146上の電流に影響を及ぼし、第3の分割経路144および第4の分割経路146は、次にクランプトランジスタ130、128に結合される。第4のクランプトランジスタ128は、第4の負荷トランジスタ152の出力によって駆動される基準ノード(Vref)162への分割電流を提供する。したがって、データノード(Vdata)160と基準ノード(Vref)162との間の相対差は増大し、センス増幅器170に関する論理0または論理1を検出するためのより大きい検知マージンを提供する。
【００１６】
特定の実施形態において、第1の経路180の第1の抵抗メモリ装置102の抵抗値Rdataおよび第2の経路182の第2の基準抵抗メモリ装置104の抵抗値は、基礎となる磁気メモリ装置の値によって決定される。特に、第1の抵抗メモリ装置102の抵抗値Rdataは、MTJ装置の状態によって決定される。第1の状態において、MTJ装置は低い抵抗値を有し、第2の状態において、MTJ装置は高い抵抗値を有する。対照的に、第2の基準抵抗メモリ装置104の抵抗値が、レジスタクラスタによって表される場合、第2の経路182の抵抗値は、基準値を提供する。したがって、第1の抵抗メモリ装置102に関連する抵抗値Rdataが低い値(低抵抗)であるとき、第1の経路180に沿って流れる電流Idata118が、第2の経路182に沿って流れる電流Iref120に対して高い値を有する。電流Idata118が、高い値を有するので、データノード(Vdata)160で対応する電圧は、Rdataの低い抵抗値に対応する低い値を有する。したがって、データノード(Vdata)160および基準ノード(Vref)162での相対電圧は、抵抗ベースのメモリ要素102および104の状態に対応する。このように、抵抗ベースのメモリセル内の磁気モーメントの変化から導かれる抵抗値の変化は、検知回路100によって検出され得る。
【００１７】
強化された電流検知マージンに加えて、検知回路100の例示回路設計は、低減されたトランジスタ数も提供する。例えば、第1の分割経路140および第2の分割経路142、ならびに第3の分割経路144および第4の分割経路146などの分割データ経路の使用によって、電流ミラー動作を提供する追加のトランジスタを使用が取り除かれる。したがって、検知回路100は、電流ミラーによる追加のトランジスタの使用に伴う余分のコスト無しに、かつ低減されたフィーチャサイズとともに増加した変動によるミラー回路における対応する装置不一致無しに、抵抗ベースのメモリのデータ読み取り動作を検出する増加した検知マージンを提供する。さらなる実施例として、従来の電流ミラーセンス増幅器が、検知回路100で使用される場合、追加の4つのトランジスタが、設計のために必要となる。したがって、検知回路100は、低減されたコストおよび低減されたトランジスタ数を有する追加の検知マージンを可能にする。
【００１８】
さらに、特定の実施形態において、抵抗値Rdataを有する第1の抵抗メモリ装置102は、磁気抵抗ランダムアクセスメモリ(MRAM)の磁気トンネル結合(MTJ)要素などの要素であり得る。あるいは、抵抗値Rdataを有する第1の抵抗メモリ装置102は、スピン移行トルク(spin transfer torque)磁気抵抗ランダムアクセスメモリ(STT-MRAM)のMTJ要素であり得る。MRAMおよびSTT-MRAM実施形態のためのMTJ装置が記載されたが、検知回路100は、他のタイプの抵抗ベースのメモリと使用可能であることを理解されたい。
【００１９】
メモリ装置のある母集団の統計解析を実行することにより、技術スケーリングとともに増加する傾向があるプロセス変動(特にセンス増幅器における)に、設計者が対処することを可能にし得る。特定の例示的実施形態において、第1の読み取りマージンは、論理0読み取りマージンでありかつ論理0状態を検出するために使用され、第2の読み取りマージンは、論理1読み取りマージンでありかつ論理1状態を検出するために使用される。特定の実施形態において、信号マージンΔVは、論理1状態における、データノード(Vdata)160での電圧と基準ノード(Vref)162での電圧との間の差異(ΔV1)、または論理0状態における、基準ノード(Vref)162での電圧とデータノード(Vdata)160での電圧との間の差異(ΔV0)のいずれかのより小さい差異に対応する。ある母集団の第1の読み取りマージンΔV0および第2の読み取りマージンΔV1を平衡にすることによって、信号マージンΔVは改善され得る。信号マージンΔVを改善することによって、メモリ装置歩留まりが改善され得る。
【００２０】
特定の実施形態において、負荷トランジスタの特性は、第1の読み取りマージンΔV0および第2の読み取りマージンΔV1のいずれかを修正することによって調整され得る。例えば、第2の負荷トランジスタ154および第3の負荷トランジスタ156の特性は、1つ以上の第1の読み取りマージンΔV0および第2の読み取りマージンΔV1を修正することによって調整され得る。調整され得る第2の負荷トランジスタ154および第3の負荷トランジスタ156の特定の特性は、トランジスタ幅である。あるいはまたは追加して、負荷トランジスタの他の特性は、特定の設計に基づいて調整され得る。特定の例示的実施形態において、第2の負荷トランジスタ154の幅は、第3の負荷トランジスタ156の幅より大きい場合がある。このように、第1の読み取りマージンΔV0および第2の読み取りマージンΔV1は、より良好に平衡にされ得る。例えば、第1の読み取りマージンΔV0が、第2の読み取りマージンΔV1より小さい電圧差を有する場合、第2の負荷トランジスタ154および第3の負荷トランジスタ156の特性を調整することによって、それに応じて第1の読み取りマージンΔV0と第2の読み取りマージンΔV1との差異を調整および平衡することができる。したがって、より大きな全体信号マージンΔVを、検知回路100に関して得ることができる。さらに、ただ1つの検知回路100が示されているが、複数の検知回路をメモリ装置のアレイ内に見出すことができ、メモリ装置全体が、半導体パッケージ装置内で使用する半導体ダイ内に組み込まれ得ることを理解されたい。特定の実施形態において、図1に示される検知回路100は、検知回路が統合される、セットトップボックス装置、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーション装置、通信装置、携帯情報端末(PDA)、固定場所データユニット(fixed location data unit)、およびコンピュータからなるグループから選択される装置などのより大きな装置に統合され得る。そのような装置それぞれが、図1に示される検知回路100を含むコンピュータ可読メモリを含む。
【００２１】
図2を参照すると、抵抗ベースのメモリセルを有するメモリおよび分割経路センス増幅器を含む機器の特定の例示的実施形態が示され、かつ全体的に200で指定される。説明を容易にするために、センス増幅器部分とメモリセル部分とを含む機器が示され、共通にバイアスされたクランプトランジスタが結合されて示され、かつ共通にバイアスされたアクセストランジスタが結合されて示される。メモリは、代表的な第2のメモリセル213に結合された代表的な第1のメモリセル211を含む。メモリ200は、複数のメモリセルを含むが、第1のメモリセル211および第2のメモリセル213が、説明を単純にするために示される。第1のメモリセル211および第2のメモリセル213を含む各メモリセルは、磁気トンネル接合(MTJ)装置などの抵抗メモリ装置を含む。それぞれのメモリセル211、213内の各MTJ装置は、図2に示されるように抵抗状態または値を有する抵抗器によって表される。第1のメモリセル211は第1のビットライン280を含み、第2のメモリセル213は第2のビットライン290を含む。第1のビットライン280は、第1のメモリセル211に結合される。第1のビットライン280は、図の分割経路240、242など第1の組の分割経路にも結合される。第1の組の分割経路240、242は、示されるように複数の負荷トランジスタに結合される。例えば、第1の組の分割経路240、242は、それぞれ負荷トランジスタ250および254に結合される。第2のビットライン290は、第2のメモリセル213に結合される。第2のビットライン290は、示されているように図の分割経路241、243など第2の組の分割経路にも結合される。第2の組の分割経路241、243は、それぞれ負荷トランジスタ251、255に結合される。
【００２２】
メモリ読み取り動作の間、メモリセル211内のMTJ装置が第1の論理状態を有するとき、第1のビットライン280は、第1の電流値を有する。メモリセル211内のMTJ装置が第2の論理状態を有するとき、第1のビットライン280は、第2の電流値を有する。例えば、第1のビットライン280は、MTJ装置が低抵抗状態にあるとき、第1の電流値を有することができ、MTJ装置が高抵抗状態にあるとき、ビットライン280は高い電流値を有することができる。特定の実施形態において、第1の論理状態は論理0状態であり、かつ第2の論理状態は論理1状態である。このように、メモリセル211内のMTJ装置の抵抗変化は、図2に示されるようにメモリ200内の検知回路によって検出され得る。
【００２３】
特定の実施形態において、第1のメモリセル211は、第1の列選択トランジスタ214および第1のアクセストランジスタ206をさらに含む。第1の組のクランピングトランジスタ224、226は、第1の組の分割経路240、242に結合される。図2に示されるように、負荷トランジスタ250は、共通のゲートバイアスを有するように負荷トランジスタ252に結合される。さらに、負荷トランジスタ256は、共通のゲートバイアスを有するように負荷トランジスタ254に結合される。負荷トランジスタ254は、データノード(Vdata)260に結合され、データノード260は、次にクランピングトランジスタ226に結合される。負荷トランジスタ252は、基準ノード(Vref)262に結合され、基準ノード262は、次にクランピングトランジスタ228に結合される。負荷トランジスタ254の出力271は、入力として第2のセンス増幅器270に提供される。同様に、負荷トランジスタ252の出力273は、入力として第2のセンス増幅器270に提供される。第2のセンス増幅器270は、示されるように、それぞれ負荷トランジスタ254、252から出力271、273を受信する。第2のセンス増幅器270は、出力271、273を比較し、かつ結果としてセンス増幅器出力272を提供する。したがって、代表的なメモリセル211の第2のセンス増幅器270は、負荷トランジスタ254および負荷トランジスタ252に応答する。特定の実施形態において、各負荷トランジスタ250、252、254、256は、PMOS型のトランジスタである。
【００２４】
特定の実施形態において、第2のメモリセル213は、第2の列選択トランジスタ215および第2のアクセストランジスタ207をさらに含む。第2の組のクランピングトランジスタ225、227は、第2の組の分割経路241、243に結合される。図2に示されるように、負荷トランジスタ251は、共通のゲートバイアスを有するように負荷トランジスタ253に結合される。さらに、負荷トランジスタ257は、共通のゲートバイアスを有するように負荷トランジスタ255に結合される。負荷トランジスタ255は、基準ノード(Vdata)261に結合され、基準ノード261は、次にクランピングトランジスタ227に結合される。負荷トランジスタ253は、基準ノード(Vref)263に結合され、基準ノード263は、次にクランピングトランジスタ229に結合される。負荷トランジスタ255の出力265は、入力として第2のセンス増幅器279に提供される。同様に、負荷トランジスタ253の出力267は、入力として第2のセンス増幅器279に提供される。第2のセンス増幅器279は、示されるように、それぞれ負荷トランジスタ255、253から出力265、267を受信する。第2のセンス増幅器279は、出力265、267を比較し、かつ結果としてセンス増幅器出力275を提供する。したがって、代表的なメモリセル213の第2のセンス増幅器279は、負荷トランジスタ255および負荷トランジスタ253に応答する。特定の実施形態において、各負荷トランジスタ251、253、255、257は、PMOS型のトランジスタである。
【００２５】
動作の間、メモリセル211は、2つの状態の一方で動作し、論理1状態および論理0状態である。同様に、メモリセル213は、2つの状態の一方で動作し、論理1状態および論理0状態である。例えば、第1のビットライン280に沿った電流Idata218が、第2の経路282に沿った電流Iref220より小さいとき、データノード(Vdata)260での電圧は、基準ノード(Vref)262での電圧より大きい。この状況で、センス増幅器270は、論理1状態または論理ハイ状態を示す高い値をその出力272に提供する。あるいは、第1のビットライン280に沿った電流Idata218が、ハイである(すなわち、第2の経路282上で送られる電流Iref220より大きい)とき、データノード(Vdata)260での電圧は、基準ノード(Vref)262での電圧より低い。データノード(Vdata)260での電圧が、基準ノード(Vref)262での電圧より低いので、センス増幅器270の出力272で示される論理状態は、論理0状態または論理ロー状態である。したがって、第2のセンス増幅器270によって検出されるように、データノード(Vdata)260と基準ノード(Vref)262との間の相対電圧は、代表的なメモリセル211の検知された出力の指示を提供する。
【００２６】
第2のビットライン290に沿った電流Idata219が、第3の経路283に沿った電流Iref221より小さいとき、データノード(Vdata)261での電圧は、基準ノード(Vref)263での電圧より大きく、センス増幅器279は、論理1状態または論理ハイ状態を示す高い値をその出力275に提供する。あるいは、第2のビットライン290に沿った電流Idata219が、ハイである(すなわち、第3の経路283に沿った電流Iref221より大きい)とき、データノード(Vdata)260での電圧は、基準ノード(Vref)263での電圧より低い。データノード(Vdata)261での電圧が、基準ノード(Vref)263での電圧より低いので、第2のセンス増幅器279の出力275で示される論理状態は、論理0状態または論理ロー状態である。したがって、第2のセンス増幅器279によって検出されるように、データノード(Vdata)261と基準ノード(Vref)263との間の相対電圧は、メモリセル213の検知された出力の指示を提供する。
【００２７】
特定の実施形態において、負荷トランジスタの特性は、基準ノードでの電圧値を修正することによって調整され得る。例えば、メモリセル211の負荷トランジスタ250、252、254、256の特性は、データノード(Vdata)260での電圧と基準ノード(Vref)262での電圧を修正することによって調整され得る。負荷トランジスタ250、252、254、256の特性の特定の実施例は、トランジスタ幅である。あるいは、負荷トランジスタの他の特性は、特定の設計に基づいて調整され得る。さらに、複数のメモリセルをメモリ装置のアレイ内に見出すことができ、メモリ装置全体が、半導体パッケージ装置内で使用する半導体ダイ内に組み込まれ得ることを理解されたい。
【００２８】
図3を参照すると、抵抗ベースのメモリ回路に分割経路センス増幅器を構成する方法の特定の実施形態の流れ図が示され、全体的に300で指定される。特定の実施形態において、方法300は、302で、第1の抵抗メモリ装置を含む第1の経路を通して電流を誘導するステップと、基準抵抗メモリ装置を含む第2の経路を通して電流を誘導するステップとを含む。第1の経路は、第1の分割経路および第2の分割経路に結合される。第1の分割経路は、第1の負荷トランジスタを含み、第2の分割経路は、第2の負荷トランジスタを含む。第2の経路は、第3の分割経路および第4の分割経路に結合される。第3の分割経路は、第3の負荷トランジスタを含み、第4の分割経路は、第4の負荷トランジスタを含む。
【００２９】
実施例として、図1におけるRdataの値は、設定されることができ、検知回路100で読み取り動作を実行するために信号が与えられる。第1の経路は、図1の第1のデータ経路180とすることができ、第2の経路は、図1の基準経路102とすることができる。第1の抵抗メモリ装置は、図1の第1の抵抗メモリ装置102とすることができ、第2の抵抗メモリ装置は、図1の基準抵抗メモリ装置104とすることができる。
【００３０】
方法300は、304で、第1の抵抗メモリ装置の第1の読み取りマージンを測定するステップをさらに含むことができる。第1の抵抗メモリ装置の第1の読み取りマージンは、論理0読み取りマージンであり得る。方法は、306で、第1の抵抗メモリ装置の第2の読み取りマージンを測定するステップをさらに含むことができる。例えば、第2の読み取りマージンは、論理1読み取りマージンであり得る。
【００３１】
方法300は、308で示されるように、第1の負荷トランジスタ、第2の負荷トランジスタ、第3の負荷トランジスタ、および第4の負荷トランジスタのうちの少なくとも1つの特性を調整することによって、第1の読み取りマージンおよび第2の読み取りマージンを平衡にするステップも含み得る。例えば、図1の第2の負荷トランジスタ154のトランジスタ幅などの特性は、図1の第4の負荷トランジスタ152のトランジスタ幅などの対応する特性と比較されて調整され得る。あるいは、第1の負荷トランジスタ150および第3の負荷トランジスタ156の特性は、第1および第2の読み取りマージンが平衡され得るように調整され得る。特定の実施形態において、第1の抵抗メモリ装置および基準抵抗メモリ装置は、磁気トンネル接合(MTJ)装置を含む。
【００３２】
例えば、方法300は、センス増幅器の検知マージンを改善するように、メモリ装置のある母集団の統計解析を実行するためにシミュレーションツールを使用する技術者によって実行され得る。他の実施例において、方法300は、コンピュータ可読な有形媒体に格納されたプロセッサ実行命令によって実施されることができ、命令は、第1の抵抗メモリ装置を含む第1の経路を通して電流を誘導し、かつ基準抵抗メモリ装置を含む第2の経路を通して電流を誘導するために、プロセッサによって実行可能命令を含む。第1の経路は、第1の分割経路および第2の分割経路に結合され、かつ第1の負荷トランジスタを含む。第2の分割経路は、第2の負荷トランジスタを含む。第2の経路は、第3の分割経路および第4の分割経路に結合される。第3の分割経路は、第3の負荷トランジスタを含み、第4の分割経路は、第4の負荷トランジスタを含む。
【００３３】
このように、センス増幅器を構成し、かつ抵抗メモリ装置からデータを読み取る方法の特定の実施形態が記載された。方法は、有利には、センス増幅器の検知マージンを増大するために分割経路を通して電流を経路指定するステップを含む、さらに、検知回路内のある要素の特性は、論理1に対する論理0の読み取りマージンを平衡するように調整され得る。
【００３４】
図4を参照すると、トランジスタサイズに対する検知マージンのグラフであり、第1の検知マージン(ΔV0)および第2の検知マージン(ΔV1)に関する検知マージンの結果の特定の実施例が、検知回路100内の要素の様々な装置サイズについて示される。図4において、検知回路100は、コーナシミュレーションを使用して決定される、非平衡である読み取りマージンを有する。例えば、第1のクランピングトランジスタ124および第1の負荷トランジスタ150において、1マイクロメートルのトランジスタ幅で、ΔV0=0.041VおよびΔV1=0.016Vである。第1のクランピングトランジスタ124および第1の負荷トランジスタ150において、2マイクロメートルのトランジスタ幅で、ΔV0=0.14VおよびΔV1=0.043Vである。第1のクランピングトランジスタ124および第1の負荷トランジスタ150において、3マイクロメートルのトランジスタ幅で、ΔV0=0.22VおよびΔV1=0.094Vである。
【００３５】
図5を参照すると、トランジスタサイズに対する検知マージンのグラフであり、回路の1つ以上の負荷トランジスタの特性の調整により平衡にされた検知マージンの特定の実施形態が示される。例えば、第3のクランピングトランジスタ130および第3の負荷トランジスタ156において、1マイクロメートルのトランジスタ幅で、図4に示される非平衡であるΔV0=0.041VおよびΔV1=0.016Vは、平衡された検知マージン=0.030Vとは対照的である。第3のクランピングトランジスタ130および第3の負荷トランジスタ156において、2マイクロメートルのトランジスタ幅で、図4に示される非平衡であるΔV0=0.14VおよびΔV1=0.043Vは、平衡にされた検知マージン=0.106Vとは対照的である。第3のクランピングトランジスタ130および第3の負荷トランジスタ156において、3マイクロメートルのトランジスタ幅で、図4に示される非平衡であるΔV0=0.22VおよびΔV1=0.094Vは、平衡にされた検知マージン=0.179Vとは対照的である。したがって、図5において、平衡された検知マージンは、非平衡である第1および第2の検知マージン(ΔV0およびΔV1)の最小値より高く、それによって、より高度な検知回路100の読み取り回路の有用性を提供する。例えば、第1の検知マージンΔV0は、第3のクランピングトランジスタ130および第3の負荷トランジスタ156において、2マイクロメートルのトランジスタ幅で0.14であるが、第2の検知マージンΔV1は、ただ0.043である。ある設計または適用において、0.05より小さい検知マージンは、許容値閾値より小さいことがあり得る。対照的に、第3の負荷トランジスタ156の幅を1.87マイクロメータに低減することによって達成され得る、0.106の2マイクロメートルでの平衡である検知マージンは、設計許容差閾値より高く、したがって平衡である検知マージン回路は、そのような許容差仕様に準拠する。平衡である検知マージンは、抵抗ベースのメモリ要素に格納された論理値の検出において、ノイズまたはプロセス変動に対する抵抗ベースのメモリの許容差を示す。センス増幅器マージンを改善することによって、メモリ装置歩留まりは改善され得る。
【００３６】
図6を参照すると、本明細書に記載されるような分割経路センス増幅器を含む抵抗ベースのメモリ回路を含む、無線電話などの電子デバイスの特定の例示的実施形態のブロック図が示され、全体的に600で指定される。装置600は、デジタル信号プロセッサ(DSP)610などのプロセッサを含み、プロセッサは、メモリ632に結合され、かつ分割経路センス増幅器を含む抵抗ベースのメモリ回路664にも結合される。例示的な実施例において、分割経路センス増幅器を含む抵抗ベースのメモリ回路664は、図1に示される検知回路100、図2に示される機器200、またはその任意の組み合わせを含む。特定の実施形態において、分割経路センス増幅器を含む抵抗ベースのメモリ回路664は、スピン注入磁化反転型磁気ランダムアクセスメモリ(STT-MRAM)メモリ装置を含む。
【００３７】
図6は、デジタル信号プロセッサ610およびディスプレイ628に結合されたディスプレイコントローラ626も示す。符号器/復号器(CODEC)634も、デジタル信号プロセッサ610に結合され得る。スピーカ636およびマイクロフォン638は、CODEC634に結合され得る。
【００３８】
図6は、無線コントローラ640が、デジタル信号プロセッサ610および無線アンテナ642に結合され得ることも示す。特定の実施形態において、DSP610、ディスプレイコントローラ626、メモリ632、CODEC634、無線コントローラ640、分割経路センス増幅器を含む抵抗ベースのメモリ回路664は、システムインパッケージまたはシステムオンチップ622に含まれる。特定の実施形態において、入力装置630および電源644が、オンチップシステム622に結合される。さらに特定の実施形態において、図6に示されるように、ディスプレイ628、入力装置630、スピーカ636、マイクロフォン638、無線アンテナ642、および電源644は、オンチップシステム622に対して外部にある。しかしながら、それぞれ、インタフェースまたはコントローラなどのオンチップシステム622の構成要素と結合され得る。
【００３９】
前述の装置および機能性は、コンピュータ可読媒体に格納されたコンピュータファイル(例えば、RTL、GDSII、GERBERなど)に設計されかつ構成され得る。いくつかのまたは全てのそのようなファイルは、そのようなファイルに基づいて装置を製造する製造取扱者に提供され得る。結果としての製品は、半導体ウエハを含み、半導体ウエハは、次に半導体ダイに切断され、かつ半導体チップに包装される。チップは、次に上述の装置に用いられる。図7は、電子デバイス製造プロセス700の特定の例示的実施形態を示す。
【００４０】
物理装置情報702は、調査コンピュータ706など、製造プロセス700で受信される。物理装置情報702は、図1の検知回路100、図2の機器200、またはそれらの任意の組み合わせなど、分割経路センス増幅器を含む抵抗ベースのメモリ回路の少なくとも1つの物理特性を表す設計情報を含み得る。例えば、物理装置情報702は、物理パラメータ、材料特性、および調査コンピュータ706に結合されるユーザインタフェース704を介して入力される構造情報を含み得る。調査コンピュータ706は、メモリ710などのコンピュータ可読媒体に結合される、1つ以上の処理コアなどのプロセッサ708を含む。メモリ710は、コンピュータ可読命令を格納することができ、コンピュータ可読命令は、ファイルフォーマットに準拠しかつライブラリファイル712を生成するように、プロセッサ708に物理装置情報702を変換するように実行可能である。
【００４１】
特定の実施形態において、ライブラリファイル712は、変換された設計情報を含む少なくとも1つのデータファイルを含む。例えば、ライブラリファイル712は、電子設計自動化(EDA)ツール720を用いて使用するために提供される、図1の検知回路100、図2の機器200、またはそれらの任意の組み合わせを含む半導体装置のライブラリを含み得る。
【００４２】
ライブラリファイル712は、メモリ710に結合される1つ以上の処理コアなどのプロセッサ716を含む設計コンピュータ714で、EDAツール720とともに使用され得る。EDAツール720は、設計コンピュータ714のユーザが、ライブラリファイル712の図1の検知回路100、図2の機器200、またはそれらの任意の組み合わせなど、分割経路センス増幅器を含む抵抗ベースのメモリ回路を含む回路を設計することを可能にするように、メモリ718でプロセッサ実行可能命令として格納され得る。例えば、設計コンピュータ714のユーザは、設計コンピュータ714に結合されたユーザインタフェース724を介して回路設計情報722を入力できる。回路設計情報722は、図1の検知回路100、図2の機器200、またはその任意の組み合わせなどの、半導体装置の少なくとも1つの物理特性を示す設計情報を含み得る。例示するために、回路設計特性は、回路設計における他の要素に対する特定の回路および関係の識別、位置情報、フィーチャサイズ情報、相互接続情報、または半導体装置の物理特性を表す他の情報を含み得る。例えば、プロセッサ716は、図1の負荷トランジスタ150、152、154、156、図2の負荷トランジスタ250、252、254、256、251、253、255、257、またはそれらの組み合わせのトランジスタ幅などのパラメータを決定するために、図3の方法300を実行することができる。
【００４３】
設計コンピュータ714は、ファイルフォーマットに準拠する回路設計情報722を含む設計情報を変換するように構成され得る。例示するために、ファイル情報は、グラフィックデータシステム(GDSII)ファイルフォーマットなど、平面幾何形状、テキストラベル、階層フォーマットにおける回路レイアウトに関する他の情報を表すデータベース二値ファイルフォーマットを含み得る。設計コンピュータ714は、他の回路または情報に加えて、図1の検知回路100、図2の機器200、またはその任意の組み合わせを記載する情報を含む、GDSIIファイル726などの変換された設計情報を含むデータファイルを生成するように構成され得る。例示するために、データファイルは、図6の電子デバイス600のシステムオンチップ(SOC)またはシステムインパッケージ622を含み、かつ追加の電子回路およびSOC内の要素も含む、SOCに対応する情報を含み得る。
【００４４】
GDSIIファイル726は、GDSIIファイル726内の変換された情報に従って、図1の検知回路100、図2の機器200、図6の分割経路センス増幅器を含む抵抗ベースのメモリ回路を含む回路を含む電子デバイス、またはその任意の組み合わせを製造するために、製造プロセス728で受信され得る。例えば、装置製造プロセスは、代表的なマスク732として示される、フォトリソグラフィ処理のために使用されるマスクなど1つ以上のマスクを生成するために、マスク製造者730へGDSIIファイル726を提供するステップを含み得る。マスク732は、検査され、かつ代表的なダイ736などのダイに分離され得る1つ以上のウエハ734を生成する製造プロセスの間に使用され得る。ダイ736は、図1の検知回路100、図2の機器200、図6の電子デバイス、またはその任意の組み合わせを含む回路を含む。
【００４５】
ダイ736は、ダイ736が、代表的なパッケージ740に組み込まれるパッケージングプロセス738に提供され得る。例えば、パッケージ740は、システムインパッケージ(SiP)構成など、単一のダイ736または複数のダイに含まれ得る。パッケージ740は、電子機器技術評議会(JEDEC)規格など1つ以上の基準または仕様に準拠するように構成され得る。
【００４６】
パッケージ740に関する情報は、コンピュータ746に格納される要素ライブラリを介してなど、様々な製品設計者に分配され得る。コンピュータ746は、メモリ750に結合される、1つ以上の処理コアなどのプロセッサ748を含み得る。印刷回路板(PCB)ツールは、ユーザインタフェース744を介してコンピュータ746のユーザから受信されるPCB設計情報742を処理するために、メモリ750でプロセッサ実行可能命令として格納され得る。PCB設計情報742は、回路板上のパッケージングされた半導体装置の物理位置決め情報を含むことができ、パッケージングされた半導体装置は、図1の検知回路100、図2の機器200、またはその任意の組み合わせを含むパッケージ740に対応する。
【００４７】
コンピュータ746は、回路板上のパッケージングされた半導体装置の物理位置決め情報、ならびにトレースおよびビアなどの電気接続部のレイアウトを含むデータを用いて、GERBERファイル752などのデータファイルを生成するためにPCB設計情報742を変換するように構成されることができ、パッケージングされた半導体装置は、図1の検知回路100、図2の機器200、またはその任意の組み合わせで使用されるべき装置要素を含むパッケージ740に対応する。他の実施形態において、変換されたPCB設計情報によって生成されたデータファイルは、GERBERフォーマット以外のフォーマットを有し得る。
【００４８】
GERBERファイル752は、回路板アセンブリプロセス754で受信され、かつGERBERファイル752内に格納された設計情報に従って製造された、代表的なPCB756などのPCBを生成するために使用され得る。例えば、GERBERファイル752は、PCB製造プロセスの様々なステップを実行するために1つ以上の機械にアップロードされ得る。PCB756は、示された印刷回路アセンブリ(PCA)758を形成するためにパッケージ740を含む電子要素を用いて装着され得る。
【００４９】
PCA758は、製品製造プロセッサ760で受信され、かつ第1の代表的な電子デバイス762および第2の代表的な電子デバイス764などの1つ以上の電子デバイスに統合され得る。例示的な非限定実施例として、第1の代表的な電子デバイス762、第2の代表的な電子デバイス764、またはそれら両方は、セットトップボックス装置、音楽プレーヤ、ビデオプレーヤ、娯楽ユニット、ナビゲーション装置、通信装置、携帯情報端末(PDA)、固定場所データユニット、およびコンピュータからなるグループから選択され得る。他の例示的な非限定実施例として、1つ以上の電子デバイス762および764は、携帯電話などの遠隔ユニット、ハンドヘルド個人通信システム(PCS)ユニット、携帯情報端末などの携帯データユニット、全地球測位システム(GPS)使用可能装置、ナビゲーション装置、メータ読み取り装置などの固定場所データユニット、データまたはコンピュータ命令を格納または検索する任意の他の装置、あるいはそれらの任意の組み合わせであり得る。図1から図7の1つ以上は、本開示の教示に従う遠隔ユニットを示すが、本開示は、これら例示的な示されたユニットに制限されない。本開示の実施例は、メモリを含む能動集積回路ならびに試験および特徴付けのためのオンチップ回路を含む任意の装置に適切に用いられ得る。
【００５０】
このように、図6の分割経路センス増幅器を含む抵抗ベースのメモリ回路を含む、図1の検知回路100、図2の機器200、SOC、または電子回路600のシステムインパッケージ622、またはその任意の組み合わせは、例示的なプロセス300で記載されるように製造され、処理され、かつ電子デバイスに組み込まれ得る。図1〜図7に関して開示された実施形態の1つ以上の態様は、ライブラリファイル712、GDSIIファイル726、およびGERBERファイル752内などの様々な処理段階で含まれ、ならびに調査コンピュータ706のメモリ710、設計コンピュータ714のメモリ718、コンピュータ746のメモリ750、回路板アセンブリプロセス754でなどの様々な段階で使用される1つ以上の他のコンピュータまたはプロセッサ(図示せず)のメモリに格納され、また、マスク732、ダイ736、パッケージ740、PCA758、試作品回路または装置(図示せず)などの他の製品などの1つ以上の他の物理実施形態、またはその任意の組み合わせに組み込まれ得る。物理装置設計から最終製品までの製造の様々な代表的な段階が示されたが、他の実施形態において、より少ない段階が使用されることができ、または追加の段階が含まれ得る。同様に、プロセス700は、単一のエンティティによって、またはプロセス700の様々な段階を実行する1つ以上のエンティティによって実行され得る。
【００５１】
本明細書に開示される実施形態に関連して記載された様々な例示的な論理ブロック、構成、モジュール、回路、およびアルゴリズムステップは、電子ハードウェア、コンピュータソフトウェア、または両方の組み合わせとして実装され得ることは、当業者にはさらに理解されるであろう。様々な例示的な構成要素、ブロック、構成、モジュール、回路、およびステップは、それらの機能性に関して全体的に上述された。そのような機能性が、ハードウェアとして実装されるかまたはソフトウェアとして実装されるかは、システム全体に課される特定のアプリケーションおよび設計制約に応じる。当業者は、各特定のアプリケーションのために変化する方法で記載された機能性を実装できるが、そのような実装の決定は、本開示の範囲から逸脱させるとして解釈されるべきではない。
【００５２】
本明細書に開示される実施形態に関連して記載された方法またはアルゴリズムのステップは、直接ハードウェアにおいて、プロセッサによって実行されるソフトウェアモジュールにおいて、またはこれらの組み合わせにおいて実現され得る。ソフトウェアモジュールは、ランダムアクセスメモリ(RAM)、フラッシュメモリ、読み出し専用メモリ(ROM)、プログラム可能読み出し専用メモリ(PROM)、消去可能なプログラム可能読み出し専用メモリ(EPROM)、電子消去可能なプログラム可能読み出し専用メモリ(EEPROM)、磁気抵抗ランダムアクセスメモリ(MRAM)、位相変化ランダムアクセスメモリ(PRAM)、またはスピン注入磁化反転型MRAM(STT-MRAM)、レジスタ、ハードディスク、取り外し可能ディスク、コンパクトディスク読み出し専用メモリ(CD-ROM)、または当技術分野で知られている任意の他の形態の格納媒体などの、有形格納媒体に属することができる。プロセッサが、格納媒体から情報を読み取り、かつ格納媒体に情報を書き込むことができるように、有形格納媒体は、プロセッサに結合され得る。あるいは、格納媒体は、プロセッサに統合され得る。プロセッサおよび格納媒体は、特定応用集積回路(ASIC)に属することができる。ASICは、コンピュータデバイスまたはユーザ端末に属することができる。あるいは、プロセッサおよび格納媒体は、コンピュータデバイスまたはユーザ端末におけるディスクリート構成要素として属することができる。
【００５３】
開示された実施形態の先の記載は、当業者が開示された実施形態を作成しまたは使用することを可能にするように提供された。これら実施形態に対する様々な修正は、当業者には容易に明らかになり、本明細書に規定される原理は、本開示の範囲から逸脱することなく他の実施形態に提供され得る。したがって本開示は、本明細書に示される実施形態に制限されることを意図するものでなく、以下の請求項によって規定される原理および新規な特徴に一致する可能性がある最も広い範囲を与えられるべきである。
【符号の説明】
【００５４】
100  検知回路
102  第1の抵抗メモリ装置
104  第2の基準抵抗メモリ装置
106  第1のアクセストランジスタ
108  第2のアクセストランジスタ
114  第1の列選択トランジスタ
116  第2の列選択トランジスタ
118、218、219、220、221  電流
120  基準電流
124  第1のクランピングトランジスタ
126  第2のクランピングトランジスタ
128  第4のクランピングトランジスタ
130  第3のクランピングトランジスタ
140  第1の分割経路
142  第2の分割経路
144  第3の分割経路
146  第4の分割経路
150  第1の負荷トランジスタ
152  第4の負荷トランジスタ
154  第2の負荷トランジスタ
156  第3の負荷トランジスタ
160、260  データノード
161、163、172、265、267、271、273  出力
162、262、263  基準ノード
170、270、279  第2のセンス増幅器
172、272  センス増幅器出力
180  第1の経路
182、282  第2の経路
200  メモリ
206  第1のアクセストランジスタ
207  第2のアクセストランジスタ
211  第1のメモリセル
213  第2のメモリセル
214  第1の列選択トランジスタ
215  第2の列選択トランジスタ
224、226  第1の組のクランピングトランジスタ
225、227  第2の組のクランピングトランジスタ
228、229  クランピングトランジスタ
240、242  第1の組の分割経路
241、243  第2の組の分割経路
250、251、252、253、254、255、256、257  負荷トランジスタ
280  第1のビットライン
283  第3の経路
290  第2のビットライン
300  方法
610  デジタル信号プロセッサ
622  システムインパッケージまたはシステムオンチップ
626  ディスプレイコントローラ
628  ディスプレイ
630  入力装置
632  メモリ
634  符号器/復号器
636  スピーカ
638  マイクロフォン
640  無線コントローラ
642  無線アンテナ
644  電源
664  分割経路センス増幅器を含む抵抗ベースのメモリ回路
700  電子デバイス製造プロセス
702  物理装置情報
706  調査コンピュータ
708、716、748  プロセッサ
710、718、750  メモリ
712  ライブラリファイル
714  設計コンピュータ
720  電子設計自動化(EDA)ツール
722  回路設計情報
724、744  ユーザインタフェース
726  GDSIIファイル
728  製造プロセス
730  マスク製造者
732  マスク
734  ウエハ
736  ダイ
738  パッケージングプロセス
740  パッケージ
742  PCB設計情報
746  コンピュータ
752  GERBERファイル
754  回路板アセンブリプロセス
756  PCB
758  印刷回路アセンブリ(PCA)
760  製品製造プロセッサ
762  第1の電子デバイス
764  第2の電子デバイス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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