(57)【特許請求の範囲】
【請求項１】
半導体基板上に、入射光を光電変換し蓄積する複数のフォトダイオードと前記フォトダイオードの信号電荷を読み出す読み出し手段とを含む画素セルを２次元状に配列した感光領域を形成するとともに、前記感光領域の複数の画素セルを行方向に駆動する垂直駆動回路および列方向に駆動する水平駆動回路と、出力信号を増幅する増幅回路とを、MOSトランジスタにより形成する固体撮像素子の製造方法において、
前記フォトダイオードおよび複数のMOSトランジスタの各素子間の素子分離領域をSTI(Shallow Trench Isolation)により形成する工程と、前記MOSトランジスタのゲート酸化膜を10nm以下の厚さで形成する工程とを備え、
前記MOSトランジスタのゲート形成工程以後に行う、前記半導体基板に注入されたイオンの活性化熱処理工程を、ファーネスを用いて、９００℃を超えない温度範囲で施すことを特徴とする固体撮像素子の製造方法。
【請求項２】
前記ファーネスを用いる活性化熱処理工程を、少なくともフォトダイオード形成注入、ソースドレイン注入、および基板コンタクト注入後に１回備える請求項１記載の固体撮像装置の製造方法。
【請求項３】
前記ファーネスを用いる活性化熱処理工程を、850℃以上900℃以下かつ、60分以内で施す請求項１または２に記載の固体撮像装置の製造方法。
【請求項４】
前記MOSトランジスタのゲート形成工程以後の熱処理工程は、９００℃を超えない温度で15分以上のアニール工程を含む請求項１または２記載の固体撮像素子の製造方法。
【請求項５】
前記複数のMOSトランジスタをN型トランジスタのみで構成する請求項４記載の固体撮像装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、増幅型MOSセンサを用いた固体撮像装置の製造方法に関する。
【背景技術】
【０００２】
増幅型MOSセンサを用いた固体撮像装置は、各画素毎にフォトダイオードで検出した信号をトランジスタで増幅するものであり、高感度である。また、この固体撮像装置は、CMOSロジックプロセスにフォトダイオードを形成するプロセスを追加することにより製造することができ、開発期間の短縮、低コスト、低消費電力であるという特徴を持つ。
【０００３】
従来例のMOS型固体撮像装置の回路構成を図３に示す。この固体撮像装置では、フォトダイオード1、その信号を転送する転送トランジスタ2、信号電荷をリセットするリセットトランジスタ3、転送された信号電荷を増幅する増幅トランジスタ4、および信号を読み出すラインを選択する垂直選択トランジスタ5を含む各単位セルある画素6が、複数個２次元状に配列されて画素領域7を構成している。8は画素部電源への接続部を示す。この画素領域7の周辺回路領域に、垂直選択手段9、負荷トランジスタ群10、スイッチトランジスタを含む行信号蓄積手段11、および列選択信号を供給する水平選択手段12が配置されている。
【０００４】
垂直選択手段9から水平方向に配線されている垂直選択トランジスタ制御線13は、各画素6における垂直選択トランジスタ5のゲートに結線され、信号を読み出す行を決定する。リセットトランジスタ制御線14は、リセットトランジスタ3のゲートに結線されている。転送トランジスタ制御線15は、転送トランジスタ2のゲートに接続されている。垂直選択トランジスタ5のソースは、垂直信号線16に結線されている。垂直信号線16の一端は負荷トランジスタ群13に接続され、他端は、１行分の信号を取り込むスイッチトランジスタを含む行信号蓄積手段11に結合されている。行信号蓄積手段11に蓄積された信号は、水平選択手段12から供給される選択パルスにより順次出力される。
【０００５】
垂直選択トランジスタ制御線13をハイレベルにする行選択パルスが印加されると、この行の垂直選択トランジスタ5のみオンし、この行の増幅トランジスタ4と負荷トランジスタ群10でソースフォロア回路が構成される。垂直選択トランジスタ制御線13がハイレベルの期間に、リセットトランジスタ制御線14をハイレベルにすることで、増幅トランジスタ4のゲート領域が結線されている浮遊拡散層の電位がリセットされる。さらに垂直選択トランジスタ制御線13がハイレベルの期間に転送トランジスタ制御線15をハイレベルにすることで、フォトダイオード1に蓄積された信号電荷が浮遊拡散層に転送される。この時、浮遊拡散層に接続されている増幅トランジスタ4のゲート電圧は浮遊拡散層の電位となり、この電圧とほぼ同等の電圧が垂直信号線16に現れ、スイッチトランジスタをふくむ行信号蓄積手段11に信号が転送される。次に、水平選択手段12から順次発生される列選択信号により、行信号蓄積手段11の信号が１行分の出力信号として出力される。
【０００６】
以上のようなMOS型撮像装置を構成する一例として、特許文献１には、微細なCMOSイメージセンサの製造方法が開示されている。図４は、特許文献１に開示されているMOS型固体撮像装置の断面図を示す。Ａ領域は画素領域を示し、Ｂ領域は周辺回路領域を示している。
【０００７】
P型のシリコン基板20上に、ゲート絶縁膜（シリコン酸化膜）22を介して、ゲート電極23a、23b、23cが形成されている。ここで、Ａ領域におけるゲート電極23aは、読み出しゲート電極であり、ゲート電極23bはリセットまたはアドレスゲート電極である。21はSTI（Shallow Trench Isolation）構造の素子分離部（以下、STIと称す）を示す。STI構造は、0.25μｍテクノロジー以下の微細パターンの場合に用いられる。
【０００８】
Ａ領域において、シリコン基板20の表面には、N型ドレイン領域24a、フォトダイオードのN型信号蓄積領域25が形成されている。Ｂ領域においては、シリコン基板20内にNウェル26、Pウェル27が形成されており、このNウェル26、Pウェル27内にP型LDD（Lightly Doped Drain）領域24b、N型LDD領域24cがそれぞれ形成されている。
【０００９】
このようなMOS型固体撮像装置において、フォトダイオードの信号蓄積領域25に蓄積された信号電荷は、読み出しゲート電極23aに正電圧を加えることによりN型のドレイン領域24aに読み出される。その結果、ドレイン領域24aの電位が変調される。ドレイン領域24aは増幅トランジスタのゲート電極23bと電気的に接続されており、増幅された電気信号が信号線に出力される。ここで、ドレイン領域24aを電気的にリセットするためのリセットトランジスタとリセットゲート線23b、増幅トランジスタ、増幅トランジスタをアドレスするためのアドレストランジスタとアドレスゲート線23bが用いられる。
【特許文献１】特開2001−345439号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
上記従来の固体撮像装置には、次のような問題があった。
【００１１】
（１）MOS型固体撮像装置は、CMOSロジックプロセスにフォトダイオード形成プロセスを追加した製造方法を用いているため、固体撮像装置の特性の一つである、画像欠陥（特に白キズに代表される）の抑制が積極的に実施されていない。
【００１２】
（２）MOS型固体撮像装置の製造工程は、CMOSロジックプロセスが基本となっているため、N型およびP型トランジスタの基本性能が良好となるようにチューニングされている。したがって、熱処理等の製造方法の変更は、トランジスタ性能を劣化させる可能性がある。
【００１３】
微細なCMOSロジックプロセスは素子分離がSTIにより行われ、ゲートはP-MOSおよびN-MOSのデュアルゲートであり、熱処理にはRTA（Rapid Thermal Anneal）を採用している。しかしながらこのような構成では、急激な温度変化に起因するストレスが残留し易く、微細な固体撮像装置を製造する場合、画像欠陥を抑制することが困難である。
【００１４】
本発明は、微細な構造のMOS型固体撮像装置における画像欠陥の発生を十分に抑制することが可能な製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１５】
本発明の固体撮像装置の製造方法は、半導体基板上に、入射光を光電変換し蓄積する複数のフォトダイオードと前記フォトダイオードの信号電荷を読み出す読み出し手段とを含む画素セルを２次元状に配列した感光領域を形成するとともに、前記感光領域の複数の画素セルを行方向に駆動する垂直駆動回路および列方向に駆動する水平駆動回路と、出力信号を増幅する増幅回路とを、MOSトランジスタにより形成する製造方法である。そして、前記フォトダイオードおよび複数のMOSトランジスタの各素子間の素子分離領域をSTI(Shallow Trench Isolation)により形成する工程と、前記MOSトランジスタのゲート酸化膜を10nm以下の厚さで形成する工程とを備え、前記MOSトランジスタのゲート形成工程以後に行う、前記半導体基板に注入されたイオンの活性化熱処理工程を、ファーネスを用いて、９００℃を超えない温度範囲で施すことを特徴とする。
【発明の効果】
【００１６】
上記構成の製造方法によれば、フォトダイオードにかかる様々な応力の緩和および結晶欠陥の発生を抑制できる。それにより、微細な構造のMOS型固体撮像装置における、画像欠陥の発生を十分に抑制し、素子の性能を向上させることが可能である。
【発明を実施するための最良の形態】
【００１７】
本発明の固体撮像装置の製造方法において、前記ファーネスを用いる活性化熱処理工程を、少なくともフォトダイオード形成注入、ソースドレイン注入、および基板コンタクト注入後に１回備えることができる。好ましくは、前記ファーネスを用いる活性化熱処理工程を、850℃以上900℃以下かつ、60分以内で施す。                                                                         
【００１８】
また、前記MOSトランジスタのゲート形成工程以後の熱処理工程は、９００℃を超えない温度で15分以上のアニール工程を含むことができる。その場合に好ましくは、前記複数のMOSトランジスタをN型トランジスタのみで構成する。
【００１９】
以下、本発明による実施の形態について、図面を用いて具体的に説明する。なお、以下に参照する図面において、Ａ領域は固体撮像装置の画素領域を示し、Ｂ領域は周辺回路領域を示す。
【００２０】
（実施の形態１）
実施の形態１における製造方法は、0.25μｍ以下の微細CMOSロジックテクノロジーを用い、素子分離にSTIを用い、ゲート酸化膜は10nm以下で作製する場合に好適である。本実施の形態は、活性化アニールにRTAを用いない点に特徴がある。本実施の形態における固体撮像装置の製造方法について、図１Ａ〜１Ｆの工程を示す断面図を参照して説明する。
【００２１】
まず図１Ａに示すように、公知の技術を用いて、P型のシリコン基板20内に、STI構造の素子分離領域21が形成される。次に、シリコン基板20にＡ領域のフォトダイオードの信号蓄積領域25が形成される。次に、Ｂ領域のP-MOSトランジスタ形成領域にNウェル26が形成され、N-MOSトランジスタ形成領域にPウェル27が形成される。次に、シリコン基板20上に、ゲート絶縁膜22としてシリコン酸化膜が形成される。次に、ポリサイド（Wsi／DPS）からなる読み出しゲート電極23a、リセット又はアドレスゲート電極23b、およびMOS電界効果トランジスタのゲート電極23cが形成される。
【００２２】
次に、光リソグラフィーとイオン注入法を用いて、Ａ領域における読み出しゲート電極23aの隣接部にN型ドレイン領域24aが、Ｂ領域におけるN-MOSトランジスタのソース・ドレイン領域にN型LDD（Lightly Doped Drain）領域24cが形成される。次にP-MOSトランジスタのソース・ドレイン領域にP型LDD領域24bが形成される。
【００２３】
次に、図１Ｂに示すように、常圧CVD（Chemical Vapor Deposition）法等を用いて、全面に例えば30nmの膜厚を有するシリコン窒化膜28が形成される。更に、シリコン窒化膜28上に、減圧CVD法等を用いて85nmの膜厚を有するシリコン酸化膜29が形成される。その後、光リソグラフィ法によりフォトダイオードの領域の上方のシリコン酸化膜29上に光レジスト膜30が選択的に形成される。
【００２４】
次に、光レジスト膜30をマスクとして、RIE（Reactive Ion Etching）技術を用いて、シリコン窒化膜28とシリコン酸化膜29がドライエッチングされる。その結果、図１Ｃに示すように、ゲート電極23a、23b、23cの側面にゲート側壁絶縁膜（サイドウオール絶縁膜）32が形成されるとともに、フォトダイオードの信号蓄積領域25上にシリサイドブロック層31が形成される。その後、光レジスト膜30が除去される。ここで、ポリサイドがドライエッチングによって表面が剥き出しになると、W(タングステン)の汚染源になるだけでなく、表面異常酸化が起こるため、剥き出しにならないように注意する必要がある。
【００２５】
次に、図１Ｄに示すように、光リソグラフィー法とイオン注入法を用いて、信号蓄積領域25の表面にP+型の表面シールド領域33が形成される。その結果、P+NP型の埋め込みフォトダイオードが形成される。ここで、表面シールド領域33は、フォトダイオードの表面にあるSi／SiO2界面をシールドすることにより、信号蓄積領域25による空乏層がSi／SiO2界面にまで広がることを防ぐ役割を果たす。従って、表面シールド領域33により、Si／SiO2界面準位によるリーク電流の発生を抑えることができる。一方、Ｂ領域においては、素子領域にソース・ドレイン領域34a、34bが形成される。ここで、N-MOS領域のソース・ドレイン領域34aの形成にはN+型のイオン注入が行われ、P-MOS領域のソース・ドレイン領域34bの形成にはP+型のイオン注入が行われる。
【００２６】
次に、ソース・ドレイン領域34a、34bに注入されたイオンの活性化アニールを行う。ここで通常のCMOSロジックプロセスではRTAを用いるが、RTAは短時間で急激な温度上昇を行うため、本実施の形態では、以下の理由から用いない。主な理由は、結晶欠陥を誘起しやすいこと、STIおよびゲートに因るフォトダイオードへの応力緩和ができないこと、および、P+型の表面シールド領域33は非常に高濃度の注入層であるので欠陥も多量に発生し、不十分なアニールでは上記欠陥が大きく成長し二次欠陥が発生すること、という三点である。したがって、本実施の形態ではRTAに代えて、例えばファーネスアニールを用いて活性化アニールを行う。ファーネスアニールによれば、温度を例えば850℃、時間を例えば45分に設定することで、十分な熱処理を施すことが可能である。また、P+型の表面シールド領域33に対する活性化アニールは、RTAを用いるときはシールド領域33の形成後に行うが、ファーネスアニールによれば、一括に処理することが可能となる。
【００２７】
次に、後述する金属シリサイド化の前工程として、プリアモルファス化イオン注入が行われる。このプリアモルファス化のイオン注入は、例えば加速電圧20KeV、ドーズ量3.0E14/cm2の条件で、Asイオンを用いて行われる。その後、スパッタリング法等により、シリサイド金属膜として、全面に例えば40nmの膜厚を有するTi膜が形成される（図示せず）。尚、シリサイド金属はTiに限定されず、例えばCo、Ni、W等の高融点金属を用いてもよい。
【００２８】
次に、窒素雰囲気中において、温度が例えば675℃、時間が例えば30秒の条件で、RTP（Rapid Thermal Processing）が行われる。これにより、図１Ｅに示すように、シリコン基板20の素子領域とシリサイド金属膜が直に接する領域で、シリコン基板20中のシリコンとシリサイド金属膜中のTiが反応し、金属がシリサイド化されてTiシリサイド（TiSi）膜35が形成される。その後、H2SO4やHCl＋H2O2溶液を用いて、未反応のシリサイド金属膜が剥離除去され、更に、温度が例えば850℃、時間が例えば10秒の条件でRTP熱処理が行われる。以上のようにして、シリサイドブロック層31でカバーされていない領域に、Tiシリサイド（TiSi）膜35を形成することができる。
【００２９】
次に、図１Ｆに示すように、全面に層間絶縁膜36が形成された後、この層間絶縁膜36がCMP（Chemical Mechanical Polish）技術により平坦化される。その上に、Ａ領域内の信号線や接続配線、Ｂ領域内の接続配線の役目を果たすAl配線37が選択的に形成される。これ以降の多層配線を形成する工程については、説明を省略する。
【００３０】
この製造方法によれば、フォトダイオードにかかる様々な応力の緩和および結晶欠陥の発生を抑制できる。それにより、0.25μｍ以下の微細CMOSロジックテクノロジーを用いて作製したMOS型固体撮像装置において、白キズ、暗ザラのような撮像特性不良を解消することができる。
【００３１】
（実施の形態２）
実施の形態２における固体撮像装置の製造方法は、すべてのトランジスタがｎチャネルトランジスタで構成されている固体撮像装置（例えば特開２００２−２７０８０８号公報参照）の製造工程に、実施の形態１の工程を適用することに特徴がある。以下、図２Ａ〜２Ｆの製造工程断面図を参照して本実施の形態について説明するが、実施の形態１と同様の工程については説明を簡略化し、異なる工程についてのみ詳細に説明する。
【００３２】
まず、図２Ａに示すように、公知の技術を用いて、P型のシリコン基板20内に、STI構造の素子分離領域21が選択的に形成される。次に、シリコン基板20にＡ領域のフォトダイオードの信号蓄積領域25が形成される。次に、Ｂ領域のN-MOSトランジスタ形成領域にPウェル27が形成される。次に、シリコン基板20上にゲート絶縁膜22としてシリコン酸化膜が形成される。次に、ポリサイド（Wsi／DPS）からなる読み出しゲート電極23a、リセット又はアドレスゲート電極23b、およびMOS電界効果トランジスタのゲート電極23cが形成される。
【００３３】
次に、光リソグラフィーとイオン注入法を用いて、Ａ領域における読み出しゲート電極23aに隣接した領域のシリコン基板20の表面にN型ドレイン領域24aが形成され、Ｂ領域におけるN-MOSトランジスタのソース・ドレイン領域にN型LDD（Lightly Doped Drain）領域24cが形成される。
【００３４】
次に、図２Ｂに示すように、常圧CVD（Chemical Vapor Deposition）法等を用いて、全面に例えば30nmの膜厚を有するシリコン窒化膜28が形成される。更に、シリコン窒化膜28上に減圧CVD法等を用いて85nmの膜厚を有するシリコン酸化膜29が形成される。その後、光リソグラフィ法により、フォトダイオードの領域の上方のシリコン酸化膜29上に光レジスト膜30が形成される。
【００３５】
次に、光レジスト膜30をマスクとして、RIE（Reactive Ion Etching）技術を用いて、シリコン窒化膜28とシリコン酸化膜29がドライエッチングされる。それにより、図２Ｃに示すように、ゲート電極23a、23b、23cの側面にゲート側壁絶縁膜（サイドウオール絶縁膜）32が形成されるとともに、フォトダイオードの信号蓄積領域25上にシリサイドブロック層31が形成される。その後、光レジスト膜30が除去される。ここで、ポリサイドがドライエッチングによって表面が剥き出しになると、W(タングステン)の汚染源になるだけでなく、表面異常酸化が起こるため、剥き出しにならないように注意する必要がある。
【００３６】
次に、図２Ｄに示すように、光リソグラフィー法とイオン注入法を用いて、Ａ領域におけるフォトダイオードの信号蓄積領域25の表面に、P+型の表面シールド領域33を形成する。その結果、P+NP型の埋め込みフォトダイオードが形成される。ここで、表面シールド領域33は、フォトダイオードの表面にあるSi／SiO2界面をシールドすることにより、信号蓄積領域25による空乏層がSi／SiO2界面にまで広がることを防ぐ役割を果たす。従って、表面シールド領域33により、Si／SiO2界面準位によるリーク電流の発生を抑えることができる。一方、Ｂ領域においては、N-MOS領域にソース・ドレイン領域34bを形成するために、N+型のイオン注入が行われる。
【００３７】
次に、ソース・ドレイン領域に注入されたイオンの活性化アニールを行う。実施の形態１と同様、活性化アニールには、RTAを用いず、例えばファーネスアニールを用いる。ファーネスアニールによれば、温度を例えば850℃、時間を例えば45分に設定することで十分な熱処理を施すことが可能である。
【００３８】
なお、実施の形態１のように、P-MOSおよびN-MOSトランジスタを共に形成する場合、ファーネスアニールを行うと、P-MOSトランジスタのゲートからBの染み出しが発生し、P-MOSトランジスタのしきい値電圧が大きく変動してしまう。しかしながら、N-MOSトランジスタのみで固体撮像撮像装置を構成する場合は、そのような不具合を解消することができる。尚、N-MOSトランジスタにおいても、上記ファーネスアニールを施すことで、しきい値電圧、飽和電流およびサブスレッショールド特性等のトランジスタ特性が若干変動することもあるが、しきい値調整用イオン注入やソース・ドレイン注入で合わせこみを行うことで対応可能である。
【００３９】
次に、後述する金属シリサイド化の前工程として、プリアモルファス化イオン注入が行われる。このプリアモルファス化のイオン注入は、例えば加速電圧20KeV、ドーズ量3.0E14/cm2の条件で、Asイオンを用いて行われる。その後、スパッタリング法等により、シリサイド金属膜として、全面に例えば40nmの膜厚を有するTi膜が形成される（図示せず）。尚、シリサイド金属はTiに限定されず、例えばCo、Ni、W等の高融点金属を用いてもよい。
【００４０】
次に、窒素雰囲気中において、温度が例えば675℃、時間が例えば30秒の条件で、RTPが行われる。これにより、図２Ｅに示すように、シリコン基板20の素子領域とシリサイド金属膜が直に接する領域で、シリコン基板20中のシリコンとシリサイド金属膜中のTiが反応し、金属がシリサイド化されてTiシリサイド（TiSi）膜35が形成される。その後、H2SO4やHCl＋H2O2溶液を用いて、未反応のシリサイド金属膜が剥離除去され、更に、温度が例えば850℃、時間が例えば10秒の条件で、RTP熱処理が行われる。以上のようにして、シリサイドブロック層31でカバーされていない領域に、Tiシリサイド（TiSi）膜35を形成することができる。
【００４１】
次に、図２Ｆに示すように、全面に層間絶縁膜36が形成された後、この層間絶縁膜36がCMP（Chemical Mechanical Polish）技術により平坦化され、その上に、Ａ領域内の信号線や接続配線、Ｂ領域内の接続配線の役目を果たすAl配線37が選択的に形成される。これ以降の多層配線を形成する工程については、説明を省略する。
【００４２】
以上のように、本発明の実施の形態によれば、従来課題であった、P-MOSおよびN-MOSトランジスタ両方のトランジスタ特性、特にしきい値電圧の劣化を抑えながら、フォトダイオードにかかる様々な応力の緩和および結晶欠陥の発生を抑制する最適なアニール手法を選択することができる。これにより、0.25μｍ以下の微細CMOSロジックテクノロジーを用いて作製したMOS型固体撮像装置において、白キズ、暗ザラという撮像特性不良を解決することができる。
【００４３】
なお、上記実施の形態では、ゲート電極にポリサイド（Wsi／DPS）を用いたが、ドープドポリシリコン（DPS）や注入ポリシリコンを用いてもよい。また、金属シリサイドをTiシリサイドとしたが、Co、Ni、Wシリサイドであってもよい。いずれの金属を用いても同様の特性を得ることができる。
【産業上の利用可能性】
【００４４】
本発明は、微細な構造のMOS型固体撮像装置における画像欠陥の発生を十分に抑制することが可能であるため、MOS型固体撮像装置の製造に広汎に適用可能である。
【図面の簡単な説明】
【００４５】
【図１Ａ】本発明の実施の形態１における固体撮像装置の製造工程を示す断面図
【図１Ｂ】図１Ａに続く工程を示す断面図
【図１Ｃ】図１Ｂに続く工程を示す断面図
【図１Ｄ】図１Ｃに続く工程を示す断面図
【図１Ｅ】図１Ｄに続く工程を示す断面図
【図１Ｆ】図１Ｅに続く工程を示す断面図
【図２Ａ】本発明の実施の形態２における固体撮像装置の製造工程を示す断面図
【図２Ｂ】図２Ａに続く工程を示す断面図
【図２Ｃ】図２Ｂに続く工程を示す断面図
【図２Ｄ】図２Ｃに続く工程を示す断面図
【図２Ｅ】図２Ｄに続く工程を示す断面図
【図２Ｆ】図２Ｅに続く工程を示す断面図
【図３】増幅型MOSセンサを用いた固体撮像装置の構成を示す概略回路図
【図４】従来例の固体撮像装置を示す断面図
【符号の説明】
【００４６】
1  フォトダイオード
2  転送トランジスタ
3  リセットトランジスタ
4  増幅トランジスタ
5  垂直選択トランジスタ
6  画素
7  画素領域
8  画素部電源への接続部
9  垂直選択手段
10  負荷トランジスタ群
11  行信号蓄積手段
12  水平選択手段
13  垂直選択トランジスタ制御線
14  リセットトランジスタ制御線
15  転送トランジスタ制御線
16  垂直信号線
20  シリコン基板
21  素子分離部
22  ゲート絶縁膜
23a  読み出しゲート電極
23b  リセット又はアドレスゲート電極
23c  ゲート電極
24a  N型ドレイン領域
24b  P型LDD領域
24c  N型LDD領域
25  N型信号蓄積領域
26  Nウェル
27  Pウェル
28  シリコン窒化膜
29  シリコン酸化膜
30  光レジスト膜
31  シリサイドブロック層
32  ゲート側壁絶縁膜
33  表面シールド領域
34a、34b  ソース・ドレイン領域
35  Tiシリサイド膜
36  層間絶縁膜
37  Al配線
【図１Ａ】
0003729826.tif 000002
【図１Ｂ】
0003729826.tif 000003
【図１Ｃ】
0003729826.tif 000004
【図１Ｄ】
0003729826.tif 000005
【図１Ｅ】
0003729826.tif 000006
【図１Ｆ】
0003729826.tif 000007
【図２Ａ】
0003729826.tif 000008
【図２Ｂ】
0003729826.tif 000009
【図２Ｃ】
0003729826.tif 000010
【図２Ｄ】
0003729826.tif 000011
【図２Ｅ】
0003729826.tif 000012
【図２Ｆ】
0003729826.tif 000013
【図３】
0003729826.tif 000014
【図４】
0003729826.tif 000015