(57)【特許請求の範囲】
【請求項１】
ドレイン領域となる低濃度Ｐ型半導体層を表面側に含む半導体本体表面のセル部に初期溝とゲートパッド部に初期凹部とを形成する第１工程と、
第１工程完了後、前記初期溝および初期凹部の内面にＬＯＣＯＳ酸化膜を形成することより初期溝がＵ字型溝および初期凹部が凹部に形状変形された後、半導体本体表面をポリシリコン膜で被覆し、このポリシリコン膜にＰ型イオン注入層を形成して後、このポリシリコン膜をパターニングして前記凹部のＬＯＣＯＳ酸化膜上の外周にポリシリコンブロックを形成する第２工程と、
第２工程完了後、前記ＬＯＣＯＳ酸化膜をマスクにＮ型不純物をイオン注入しその後熱拡散して、前記半導体層の表面層の前記Ｕ字型溝に分離された領域にＮ型ベース領域を形成し、前記熱拡散により前記Ｐ型不純物イオン注入層を熱拡散して前記ポリシリコンブロックをＰ型ポリシリコン層とする第３工程と、
第３工程完了後、前記Ｐ型ポリシリコン層の少なくとも最内周部および最外周部と前記ベース領域表面の一部とを露出させたレジストパターンを形成し、このレジストパターンをマスクに高濃度Ｎ型不純物をイオン注入しその後熱拡散して、前記ベース領域表面層に高濃度Ｎ型コンタクトベース領域と前記Ｐ型ポリシリコン層の少なくとも最内周部および最外周部に高濃度Ｎ型ポリシリコン層とを形成し、前記ポリシリコンブロックを双方向性ダイオードとする第４工程と、
第４工程完了後、前記ベース領域およびコンタクトベース領域の表面の一部と前記ダイオードの表面を被覆させたレジストパターンを形成して後、このレジストパターンと前記ＬＯＣＯＳ酸化膜とをマスクに高濃度Ｐ型不純物をイオン注入しその後熱拡散して、前記ベース領域の表面層に高濃度Ｐ型ソース領域を形成する第５工程と、
第５工程完了後、前記Ｕ字型溝のＬＯＣＯＳ酸化膜を除去するとともに前記凹部のＬＯＣＯＳ酸化膜をフィールド酸化膜として残す第６工程と、
第６工程完了後、Ｕ字型溝内面を含む露出した半導体本体表面にゲート酸化膜を形成した後、その上からポリシリコン膜で被覆し、このポリシリコン膜をパターニングして、前記ソース領域表面の一部およびＵ字型溝のポリシリコン膜を残してゲート電極を形成する第７工程と、
第７工程完了後、その上から層間絶縁膜で被覆し、この層間絶縁膜をパターニングして、前記コンタクトベース領域およびソース領域の表面と前記ポリシリコンブロックの最内周部および最外周部の高濃度Ｎ型ポリシリコン層の表面とを露出する第８工程と、
第８工程完了後、その上からアルミニウムを主金属とする金属膜で被覆し、この金属膜をパターニングして、前記コンタクトベース領域およびソース領域と前記最外周部の高濃度Ｎ型ポリシリコン層とに電気的接続するソース電極を形成し、前記最内周部の高濃度Ｎ型ポリシリコン層に電気的接続するゲートパッドを前記フィールド絶縁膜上のダイオード内側に前記層間絶縁膜を介して形成する第９工程とを有する半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の製造方法に関し、特に、ゲート電極を溝内部に設けた縦型のＰチャネル型パワーＭＯＳトランジスタと、このＭＯＳトランジスタを保護するポリシリコンからなる双方向性ダイオードとを有した半導体装置の製造方法に関する。
【０００２】
【従来の技術】
この種の半導体装置であるパワーＭＯＳＦＥＴは、チップのセル部にトランジスタ機能を有する多数の並列接続されたユニットセルが配置され、ゲートパッド部には外部への電気的接続のためのゲートパッドの周りにポリシリコンからなるゲート保護のための双方向性ダイオードが配置された構造が一般的である。このＭＯＳＦＥＴはチャネルが半導体本体の溝深さ方向に形成され、チャネルが半導体本体の面方向に形成されるゲートプレーナ型のＭＯＳＦＥＴに比較してユニットセルの高集積化が可能であり、単位面積あたりのチャネル幅を大きくとれ、素子の低オン抵抗化に非常に有効であることが知られている。以下、従来のＰチャネル型パワーＭＯＳＦＥＴについて、図５を参照して説明する。
【０００３】
図において１は半導体本体で、高濃度Ｐ型であるＰ+ 型半導体基板２と、この半導体基板２上に設け、セル部Ａの表面にＵ字型溝３が格子状に形成されると共にゲートパッド部Ｂに凹部４が形成されたエピタキシャル層５とを有している。まず、セル部Ａについて説明する。エピタキシャル層５表面に形成されたＵ字型溝３の内部にゲート酸化膜６を介してポリシリコンからなるゲート電極７が形成されている。エピタキシャル層５はエピタキシャル層５の初期層であり低濃度Ｐ型であるＰ- 型ドレイン領域８と、このドレイン領域８表面層のＵ字型溝３により分離された領域にＵ字型溝３より浅く設けたＮ型ベース領域９と、ベース領域９の表面層に設けたＮ+ 型コンタクトベース領域９ａおよびＰ+ 型ソース領域１０とを含んでいる。エピタキシャル層５上にはゲート電極７を被覆するように層間絶縁膜１１を設け、更にその上には層間絶縁膜１１のコンタクトホールを通してソース領域１０およびコンタクトベース領域９ａ表面とオーミック接触により電気的接続するアルミニウムを主金属とするソース電極１２を設けている。ソース電極１２はその一部を外部への電気的接続のためのソースパッドとしている。
【０００４】
次に、ゲートパッド部Ｂについて説明する。エピタキシャル層５表面に形成された凹部４内面にフィールド酸化膜１３を設け、このフィールド酸化膜１３上の外周にポリシリコンからなる双方向性ダイオード１４を設けている。双方向性ダイオード１４はＰ+ 型ポリシリコン層１５−Ｎ型ポリシリコン層１６−Ｐ+ 型ポリシリコン層１５−Ｎ型ポリシリコン層１６−Ｐ+ 型ポリシリコン層１５のＰ−Ｎ接合により構成されている。この双方向性ダイオード１４を被覆するようにフィールド酸化膜１３および双方向性ダイオード１４上にセル部Ａと共通の層間絶縁膜１１を設けている。層間絶縁膜１１上には層間絶縁膜１１のコンタクトホールを通して双方向性ダイオード１４の最外周部（図５では右端側）のＰ+ 型ポリシリコン層１５と電気的接続したセル部Ａと共通のソース電極１２と、双方向性ダイオード１４の最内周部（図５では左端側）のＰ+ 型ポリシリコン層１５と電気的接続した外部への電気的接続のためのゲートパッド１７を設けている。ゲートパッド１７はゲート電極７に図示しないゲート配線により接続されている。
【０００５】
【発明が解決しようとする課題】
ところで、上記の従来のＰチャネル型パワーＭＯＳＦＥＴの双方向性ダイオード１４は、Ｐ+ ／Ｎ／Ｐ+ ／Ｎ／Ｐ+ とＮ型ポリシリコン層１６をＰ+ 型ポリシリコン層１５で挟む導電型のＰ−Ｎ接合構造としており、その形成は、Ｎ型ポリシリコン層１６をベース領域９と同時形成し、Ｐ+ 型ポリシリコン層１５をソース領域１０と同時形成しているため、双方向性ダイオード１４及びセル部Ａを形成するための不純物ドーズ量をそれぞれ独立に制御することができず、Ｐ+ 型ポリシリコン層１５及びＮ型ポリシリコン層１６を形成するための不純物ドーズ量は優先的に決定されるソース領域１０及びベース領域９を形成するための不純物ドーズ量と同一となる。ソース領域１０を形成するためのホウ素又は弗化ホウ素イオンのドーズ量は５×１０１５ｃｍ-2程度に制御されるため同時形成されるＰ+ 型ポリシリコン層１５の不純物濃度を十分高くすることができない。またＰ+ ポリシリコン層１５をソース領域１０と同時形成しており、ホウ素イオン又は弗化ホウ素イオンのイオン注入後の熱拡散時間が短いため、Ｐ+ 型ポリシリコン層１５をポリシリコンブロック内に十分深く形成することができない。そのため、双方向性ダイオード１４の降伏電圧波形はソフトとなり、双方向性ダイオード１４の動作抵抗が大きくなって、Ｐチャネル型ＭＯＳＦＥＴの静電破壊耐量が低くなり、また双方向性ダイオード１４の降伏電圧値の製造バラツキ及び製品での変動が大きいという問題がある。また仮にソース領域１０の濃度を更に高くできたとしても、Ｐ+ 型ポリシリコン層のホウ素がフィールド絶縁膜を突き抜ける虞がある。また、Ｎ型ポリシリコン層１６の不純物濃度を単独に制御できないため、双方向性ダイオード１４の降伏電圧値を任意に制御できないという問題がある。
従って、本発明は上記の問題点を解決するためになされたもので、Ｐチャネル型ＭＯＳトランジスタの双方向性ダイオードをＰ型ポリシリコン層をＮ+ 型ポリシリコン層で挟む導電型のＰ−Ｎ接合構造とし、Ｐ型ポリシリコン層の不純物濃度の制御をセル部とは別工程で単独に制御することにより双方向性ダイオードの降伏電圧波形をハード波形とし、双方向性ダイオードの降伏電圧値の製造バラツキ及び製品変動を小さく、かつ降伏電圧値を任意に制御可能な半導体装置の製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
本発明に係る半導体装置の製造方法は、ドレイン領域となる低濃度Ｐ型半導体層を表面側に含む半導体本体表面のセル部に初期溝とゲートパッド部に初期凹部とを形成する第１工程と、第１工程完了後、前記初期溝および初期凹部の内面にＬＯＣＯＳ酸化膜を形成することより初期溝がＵ字型溝および初期凹部が凹部に形状変形された後、半導体本体表面をポリシリコン膜で被覆し、このポリシリコン膜にＰ型イオン注入層を形成して後、このポリシリコン膜をパターニングして前記凹部のＬＯＣＯＳ酸化膜上の外周にポリシリコンブロックを形成する第２工程と、第２工程完了後、前記ＬＯＣＯＳ酸化膜をマスクにＮ型不純物をイオン注入しその後熱拡散して、前記半導体層の表面層の前記Ｕ字型溝に分離された領域にＮ型ベース領域を形成し、前記熱拡散により前記Ｐ型不純物イオン注入層を熱拡散して前記ポリシリコンブロックをＰ型ポリシリコン層とする第３工程と、第３工程完了後、前記Ｐ型ポリシリコン層の少なくとも最内周部および最外周部と前記ベース領域表面の一部とを露出させたレジストパターンを形成し、このレジストパターンをマスクに高濃度Ｎ型不純物をイオン注入しその後熱拡散して、前記ベース領域表面層に高濃度Ｎ型コンタクトベース領域と前記Ｐ型ポリシリコン層の少なくとも最内周部および最外周部に高濃度Ｎ型ポリシリコン層とを形成し、前記ポリシリコンブロックを双方向性ダイオードとする第４工程と、第４工程完了後、前記ベース領域およびコンタクトベース領域の表面の一部と前記ダイオードの表面を被覆させたレジストパターンを形成して後、このレジストパターンと前記ＬＯＣＯＳ酸化膜とをマスクに高濃度Ｐ型不純物をイオン注入しその後熱拡散して、前記ベース領域の表面層に高濃度Ｐ型ソース領域を形成する第５工程と、第５工程完了後、前記Ｕ字型溝のＬＯＣＯＳ酸化膜を除去するとともに前記凹部のＬＯＣＯＳ酸化膜をフィールド酸化膜として残す第６工程と、第６工程完了後、Ｕ字型溝内面を含む露出した半導体本体表面にゲート酸化膜を形成した後、その上からポリシリコン膜で被覆し、このポリシリコン膜をパターニングして、前記ソース領域表面の一部およびＵ字型溝のポリシリコン膜を残してゲート電極を形成する第７工程と、第７工程完了後、その上から層間絶縁膜で被覆し、この層間絶縁膜をパターニングして、前記コンタクトベース領域およびソース領域の表面と前記ポリシリコンブロックの最内周部および最外周部の高濃度Ｎ型ポリシリコン層の表面とを露出する第８工程と、第８工程完了後、その上からアルミニウム膜で被覆し、このアルミニウムを主金属とする金属膜をパターニングして、前記コンタクトベース領域およびソース領域と前記最外周部の高濃度Ｎ型ポリシリコン層とに電気的接続するソース電極を形成し、前記最内周部の高濃度Ｎ型ポリシリコン層に電気的接続するゲートパッドを前記フィールド絶縁膜上のダイオード内側に前記層間絶縁膜を介して形成する第９工程とを有する。
【０００７】
【発明の実施の形態】
以下に、本発明に基づき１実施例のＰチャネル型パワーＭＯＳＦＥＴおよびその製造方法を図１乃至図４を参照して説明する。
まず、構成を説明すると、図１において、２１は半導体本体で、高濃度Ｐ型であるＰ+ 型半導体基板２２と、この半導体基板２２上に設け、セル部Ａの表面にＵ字型溝２３が格子状に形成されると共にゲートパッド部Ｂに凹部２４が形成されたエピタキシャル層２５とを有している。セル部Ａについて説明する。エピタキシャル層２５表面に形成されたＵ字型溝２３の内部にゲート酸化膜２６を介してポリシリコンからなるゲート電極２７が形成されている。エピタキシャル層２５はエピタキシャル層２５の初期層であり低濃度Ｐ型であるＰ- 型ドレイン領域２８と、このドレイン領域２８表面層のＵ字型溝２３により分離された領域にＵ字型溝２３より浅く設けたＮ型ベース領域２９と、ベース領域２９の表面層に設けたＮ+ 型コンタクトベース領域２９ａおよびＰ+ 型ソース領域３０とを含んでいる。エピタキシャル層２５表面のＵ字型溝２３により分離された各領域の平面的な構造は図２に示すように、ソース領域３０は全体が略正方形であり、且つ、所定の一定幅で離隔した非環状の略４等分に分割された３角形の４分割ソース領域３０ａであり、ベース領域２９（コンタクトベース領域２９ａを含む）は４分割ソース領域３０ａ間の幅狭なソース分割ベース領域２９ｂである。エピタキシャル層２５上にはゲート電極２７を被覆するように層間絶縁膜３１を設け、更にその上には層間絶縁膜３１のコンタクトホールを通してソース領域３０およびコンタクトベース領域２９ａ表面とオーミック接触により電気的接続するアルミニウムを主金属とするソース電極３２を設けている。ソース電極３２はその一部を外部への電気的接続のためのソースパッドとしている。
【０００８】
次に、ゲートパッド部Ｂについて説明する。エピタキシャル層２５表面に形成された凹部２４内面にフィールド酸化膜３３を設け、このフィールド酸化膜３３上の周りにポリシリコンからなる双方向性ダイオード３４を設けている。双方向性ダイオード３４はＮ+ 型ポリシリコン層３５−Ｐ型ポリシリコン層３６−Ｎ+ 型ポリシリコン層３５−Ｐ型ポリシリコン層３６−Ｐ+ 型ポリシリコン層３５のＰ−Ｎ接合により構成されている。この双方向性ダイオード３４を被覆するようにフィールド酸化膜３３および双方向性ダイオード３４上にセル部Ａと共通の層間絶縁膜３１を設けている。フィールド酸化膜３３上の双方向性ダイオード３４の内側には層間絶縁膜３１を介して外部への電気的接続のためのゲートパッド３７を設けている。双方向性ダイオード３４の最外周部（図１では右端側）のＮ+ 型ポリシリコン層３５には層間絶縁膜３１のコンタクトホールを通してセル部Ａからソース電極３２が跨り電気的接続しており、双方向性ダイオード３４の最内周部（図１では左端側）のＮ+ 型ポリシリコン層３５には層間絶縁膜３１のコンタクトホールを通してゲートパッド３７が跨り電気的接続している。ゲートパッド３７はゲート電極２７に図示しないゲート配線により接続されている。
【０００９】
上記構成によれば、ポリシリコンの双方向性ダイオード３４をＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+ とＰ型ポリシリコン層３６をＮ+ 型ポリシリコン層３５で挟む導電型構造としているので、双方向性ダイオード３４の降伏電圧波形はハードとなり、動作抵抗が小さくなるためＰチャネル型パワーＭＯＳＦＥＴの静電破壊耐量が向上する。またＮ+ 型ポリシリコン層３５の不純物濃度が高いため、ゲートパッド３７とＮ+ 型ポリシリコン層３５に挟まれた層間絶縁膜３１の製造工程での汚染に対してもＮ+ 型ポリシリコン層３５の表面層は影響されることはなく、双方向性ダイオード３４の降伏電圧値の製造バラツキ及び製品変動は小さくなり、設計どおりの降伏電圧値で信頼性の高い双方向性ダイオード３４を有するＰチャネル型パワーＭＯＳＦＥＴを製造できる。
【００１０】
次に製造方法を図３（ａ）〜（ｄ）、図４（ｅ）〜（ｈ）および図１を参照して説明する。
先ず、第１工程はこの工程の完了後を図３（ａ）に示すように、半導体本体２１として高濃度Ｐ型であるＰ+ 型半導体基板２２上に低濃度Ｐ型半導体層であるＰ- 型エピタキシャル層２５を形成したウェーハを準備し、このエピタキシャル層２５の表面に熱酸化法によりシリコン酸化膜５３を例えば、膜厚５００オングストローム程度に形成し、更にその上にシリコン窒化膜５４をＣＶＤ法により例えば、膜厚９００オングストローム程度に成長させた後、フォトリソグラフィ法およびドライエッチ法により選択的に窒化膜５４、酸化膜５３およびエピタキシャル層２５をエッチングして、セル部Ａとなる領域に初期溝５５を格子状に形成すると共に、ゲートパッド部Ｂとなる領域に初期凹部５６を形成する。初期溝５５および初期凹部５６は深さを例えば、１．３μｍねらいでエッチングして形成される。
【００１１】
次に、第２工程はこの工程の完了後を図３（ｂ）に示すように、第１工程完了後、窒化膜５４をマスクとして初期溝５５および初期凹部５６の内面を熱酸化して例えば、膜厚７０００オングストローム程度のＬＯＣＯＳ酸化膜５７を形成すると、初期溝５５がＵ字型溝２３、および、初期凹部５６が凹部２４に形状変形される。その後、ウェーハの表面をＣＶＤ法によりポリシリコン膜で被覆し、この上からホウ素イオンまたは弗化ホウ素イオンを例えば４．０×１０14ｃｍ-2程度のドーズ量でイオン注入して表面にホウ素イオン注入層５８を形成する。この後、フォトリソグラフィ法およびドライエッチ法により、ゲートパッド部ＢのＬＯＣＯＳ酸化膜５７上にポリシリコン膜を残してポリシリコンブロック５９を形成する。
【００１２】
次に、第３工程はこの工程の完了後を図３（ｃ）に示すように、第２工程完了後、窒化膜５４および酸化膜５３をウェットエッチ法により全面除去し、熱酸化法によりイオン注入のためのシリコン酸化膜６０を例えば、膜厚１００オングストローム程度に形成して後、ＬＯＣＯＳ酸化膜５７をマスクにしてシリコン酸化膜６０を介してセル部Ａの表面層内に選択的にヒ素イオン又はリンイオンを例えば３．０×１０13ｃｍ-2程度のドーズ量でイオン注入及び熱拡散してＮ型ベース領域２９を形成する。このときの熱拡散によりホウ素イオン注入層５８も熱拡散され、ポリシリコンブロック５９全体がＰ型ポリシリコン層３６となる。ヒ素イオン又はリンイオンのイオン注入のとき露出されたポリシリコンブロック５９にもヒ素イオン又はリンイオンが同時に注入されるがホウ素イオン注入層５８よりドーズ量が少ないためＰ型ポリシリコン層３６への影響はない。
【００１３】
次に、第４工程はこの工程の完了後を図３（ｄ）に示すように、第３工程完了後、フォトリソグラフィ法でのレジストパターン６１をマスクにベース領域２９表面層に選択的にヒ素イオン又はリンイオンを例えば５．０×１０15ｃｍ-2程度のドーズ量でイオン注入しレジストパターン６１を除去後に熱拡散してＮ+ 型コンタクトベース領域２９ａを形成する。このとき同時に、Ｐ型ポリシリコン層３６の少なくとも最内周部および最外周部（本実施例では最内周部および最外周部と中央部）にも選択的にヒ素イオン又はリンイオンをイオン注入及び熱拡散してＮ+ 型ポリシリコン層３５を形成し、Ｎ+ 型ポリシリコン層３５−Ｐ型ポリシリコン層３６−Ｎ+ 型ポリシリコン層３５−Ｐ型ポリシリコン層３６−Ｎ+ 型ポリシリコン層３５のＰ−Ｎ接合からなる双方向性ダイオード３４を構成する。
【００１４】
次に、第５工程はこの工程の完了後を図４（ｅ）に示すように、第４工程完了後、 ＬＯＣＯＳ酸化膜５７及びレジストパターン６２をマスクにベース領域２９およびコンタクトベース領域２９ａの表面層内に選択的にホウ素イオン又は弗化ホウ素イオンを例えば５．０×１０１５ｃｍ−２程度のドーズ量でイオン注入しレジストパターン６２を除去してＰ+ 型ソース領域３０を形成する。ベース領域２９、コンタクトベース領域２９ａ及びソース領域３０が形成された後のエピタキシャル層２５の元のままの領域はＰ- 型ドレイン領域２８となる。
【００１５】
次に、第６工程はこの工程の完了後を図４（ｆ）に示すように、第５工程完了後、凹部２４内のＬＯＣＯＳ酸化膜５７および双方向性ダイオード３４をフォトリソグラフィ法でのレジストパターン６３でマスクしウェットエッチ法によりＵ字型溝２３内のＬＯＣＯＳ酸化膜５７とベース領域２９、コンタクトベース領域２９ａおよびソース領域３０上の酸化膜６０を除去することによりベース領域２９、ソース領域３０およびコンタクトベース領域２９ａの表面と溝２３の内面を露出させ、凹部２４に形成されたＬＯＣＯＳ酸化膜５７をフィールド酸化膜３３として残す。
【００１６】
次に、第７工程はこの工程の完了後を図４（ｇ）に示すように、第６工程完了後、ベース領域２９、コンタクトベース領域２９ａおよびソース領域３０の表面と溝２３の内面に熱酸化法によりゲート酸化膜２６を形成する。ゲート酸化膜２６の膜厚は、例えば、溝２３の内面のベース領域２９上で５００Å程度に形成される。以上の工程を経たウェーハの表面をＣＶＤ法によりポリシリコン膜で被覆し、フォトリソグラフィ法およびドライエッチ法により、ソース領域３０表面の一部および溝２３のポリシリコン膜を残してゲート電極２７を形成する。
【００１７】
次に、第８工程はこの工程の完了後を図４（ｈ）に示すように、第７工程完了後、ウェーハの表面を層間絶縁膜３１で被覆し、この層間絶縁膜３１および酸化膜２６をレジストパターンをマスクにエッチングしソース領域３０及びコンタクトベース領域２９ａと双方向性ダイオード３４の最内周部および最外周部のＮ+ 型ポリシリコン層３５表面を露出させる。そして、このとき使用したレジストパターンを除去する。
【００１８】
次に、第９工程はこの工程の完了後を図１に示すように、第８工程完了後、ウェーハの表面をアルミニウムを主金属とする金属膜で被覆し、レジストパターンをマスクに不要部分をエッチングにより除去して、セル部Ａ上からゲートパッド部Ｂ上に跨がって、表面が露出されたソース領域３０及びコンタクトベース領域２９ａと双方向性ダイオード３４の最外周部（図１では右端側）のＮ+ 型ポリシリコン層３５とに電気的接続したソース電極３２を形成し、ゲートパッド部Ｂにおいて双方向性ダイオード４２の内側のフィールド酸化膜３３上に層間絶縁膜３１を介して、双方向性ダイオード４２の最内周部（図１では左端側）の表面が露出されたＮ+ 型ポリシリコン層３５に電気的接続したゲートパッド３７を形成する。ソース電極３２はその一部を外部への電気的接続のためのソースパッドとしている。ゲートパッド４７は図示しないゲート配線を介してゲート電極２７に電気的に接続されている。
【００１９】
以上説明した方法によれば、ポリシリコンの双方向性ダイオード３４をＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+ とＰ型ポリシリコン層３６をＮ+ 型ポリシリコン層３５で挟む導電型のＰ−Ｎ接合構造として形成するとき、Ｐ型ポリシリコン層３６を形成するためのイオン注入をウェーハ表面をポリシリコン膜で被覆後ポリシリコンブロック５９を形成する前に行い、かつ、Ｐ型ポリシリコン層３６を形成するためのイオン注入後の熱拡散をベース領域２９を形成するためのイオン注入後の熱拡散と同時に行うことにより、Ｐ型ポリシリコン層３６を形成するためのイオン注入以外に新たに工程を追加することなく、Ｐ型ポリシリコン層３６の不純物のドーズ量の制御をセル部Ａとは独立に任意に行え、かつ、Ｐ型ポリシリコン層３６の拡散深さをセル部Ａの不純物濃度や拡散深さに影響せずに十分深くでき、更にＮ+ 型ポリシリコン層３５を形成するためのイオン注入及び熱拡散はコンタクトベース領域２９ａを形成するためのイオン注入及び熱拡散と同時に行うことにより、新たに工程を追加することなく、Ｎ+ 型ポリシリコン層３５は高不純物濃度に形成できる。したがって、降伏電圧波形のハードで降伏電圧値の製造バラツキ及び工程変動の小さい双方向性ダイオード３４を有するＰチャネル型パワーＭＯＳＦＥＴを安定して製造することができる。また、Ｐチャネル型ポリシリコン層３６の不純物濃度を制御することにより双方向性ダイオードの降伏電圧値を任意に設定できる。
【００２０】
上記実施例において、双方向性ダイオードをＮ+ ／Ｐ／Ｎ+ ／Ｐ／Ｎ+ の導電型Ｐ−Ｎ接合構造で説明したが、要求される降伏電圧値によりＰ−Ｎ接合の段数を増減してもよい。
また、セル部Ａのエピタキシャル層表面の平面的な構造を図２に示すソースが非環状パターンのもので説明したが、これに限定されることなく、他の非環状パターンやソース領域がベース領域を取り囲む環状パターンであってもよい。
また、Ｕ字型溝を格子状に形成されたもので説明したが、ストライプ状に形成されたものであってもよい。
また、Ｐチャネル型パワーＭＯＳトランジスタをパワーＭＯＳＦＥＴで説明したが、伝導度変調型ＭＯＳＦＥＴであってもよい。この場合、半導体基板を高濃度Ｎ型とする。
また、半導体本体を半導体基板上にエピタキシャル層を成長させたもので説明したが、半導体基板だけで構成してもよい。
またＰチャネル型パワーＭＯＳトランジスタは半導体集積回路の中に含まれたものであってもよい。
【００２１】
【発明の効果】
本発明の半導体装置の製造方法によれば、ポリシリコンの双方向性ダイオードをＰ型ポリシリコン層を高不純物濃度のＮ型ポリシリコン層で挟む導電型構造として形成するとき、Ｐ型ポリシリコン層を形成するためのイオン注入をウェーハ表面をポリシリコン膜で被覆後ポリシリコンブロックを形成する前に行い、かつ、Ｐ型ポリシリコン層を形成するためのイオン注入後の熱拡散をベース領域を形成するためのイオン注入後の熱拡散と同時に行い、Ｎ型ポリシリコン層を形成するためのイオン注入及び熱拡散はコンタクトベース領域を形成するためのイオン注入及び熱拡散と同時に行うことにより、Ｐ型ポリシリコン層を形成するためのイオン注入以外に新たに工程を追加することなく、Ｐ型ポリシリコン層の不純物のドーズ量の制御をセル部とは独立に行え、かつ、セル部の不純物濃度や拡散深さに影響しないように行え、Ｎ型ポリシリコン層はコンタクトベース領域と同時に高不純物濃度に形成でき、降伏電圧波形のハードで降伏電圧値の製造バラツキ及び工程変動の小さい双方向性ダイオードを有する半導体装置を安定して製造することができる。また、Ｐ型ポリシリコン層の不純物濃度を制御することによりダイオードの段数を増減する以外に双方向性ダイオードの降伏電圧値を任意に設定できる。
【図面の簡単な説明】
【図１】  本発明の１実施例であるＰチャネル型パワーＭＯＳＦＥＴの要部断面図。
【図２】  図１のＰチャネル型パワーＭＯＳＦＥＴのＵ字型溝で分離された半導体本体表面の１セル分の平面パターンを示す１実施例のパターン図。
【図３】  図１のＰチャネル型パワーＭＯＳＦＥＴの製造工程（第１〜第４工程）を示す要部断面図
【図４】  図１のＰチャネル型パワーＭＯＳＦＥＴの製造工程（第５〜第８工程）を示す要部断面図
【図５】  従来のＰチャネル型パワーＭＯＳＦＥＴの要部断面図。
【符号の説明】
２１  半導体本体
２２  半導体基板
２３  Ｕ字型溝
２４  凹部
２５  エピタキシャル層
２６  ゲート酸化膜
２７  ゲート電極
２８  ドレイン領域
２９  ベース領域
２９ａ  コンタクトベース領域
３０  ソース領域
３１  層間絶縁膜
３２  ソース電極
３３  フィールド酸化膜
３４  双方向性ダイオード
３５  Ｎ+ 型ポリシリコン層
３６  Ｐ型ポリシリコン層
３７  ゲートパッド
５３  シリコン酸化膜
５４  窒化膜
５５  初期溝
５６  初期凹部
５７  ＬＯＣＯＳ酸化膜
５８  ホウ素イオン注入層
５９  ポリシリコンブロック
６０  シリコン酸化膜
６１，６２，６３  レジストパターン
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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