(57)【特許請求の範囲】
【請求項１】
半導体基板上に設けられたゲート電極と、該ゲート電極を挟むように設けられたソース電極及びドレイン電極と、前記ゲート電極を覆って前記ドレイン電極の側に延在する絶縁層と、前記ソース電極から前記ゲート電極の上方を通過して前記ゲート電極とドレイン電極との間まで延びるソースウォール部とを有し、
該ソースウォール部の先端は前記延在する絶縁層に接しているとともに前記ゲート電極の上面よりも低い位置にあり、さらに前記ソースウォール部の先端直下の絶縁層の厚さがその破壊耐圧に基づいて決定され、
前記絶縁層は、前記ゲート電極とドレイン電極との間に位置する絶縁層部分を含み、該絶縁層部分のうち前記ソースウォール部が接していない部分の厚みは前記ソースウォール部の先端直下の部分の厚みよりも小さいことを特徴とする半導体装置。
【請求項２】
前記絶縁層と前記ソースウォール部との間には空隙が設けられていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記ソースウォール部は、前記ゲート電極に沿った段差部分を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
前記ソースウォール部の内面は、前記ゲート電極に沿った段差部分を含むことを特徴とする請求項１又は２に記載の半導体装置。
【請求項５】
前記絶縁層は、前記ゲート電極の形状に沿った段差部分を含むことを特徴とする請求項１から４のいずれか一項記載の半導体装置。
【請求項６】
前記絶縁層は前記ソース電極、前記ゲート電極及び前記ドレイン電極を連結するように設けられていることを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
前記絶縁層は、前記ゲート電極とドレイン電極との間に位置する絶縁層部分を含み、該絶縁層部分の上面は前記ゲート電極の上面よりも低い位置にあることを特徴とする請求項１から６のいずれか一項記載の半導体装置。
【請求項８】
前記絶縁層は、前記ゲート電極とドレイン電極との間に位置する絶縁層部分を含み、該絶縁層部分の厚みは前記ゲート電極の厚みよりも薄いことを特徴とする請求項１から６のいずれか一項記載の半導体装置。
【請求項９】
前記ソースウォール部は、前記ソース電極の一部であることを特徴とする請求項１から８のいずれか一項記載の半導体装置。
【請求項１０】
前記ソースウォール部は、複数の層を含むことを特徴とする請求項１から９のいずれか一項記載の半導体装置。
【請求項１１】
前記絶縁層と前記ソースウォール部との間には空隙が設けられ、前記ソースウォール部は前記空隙に連通する窓を有することを特徴とする請求項１記載の半導体装置。
【請求項１２】
前記ソースウォール部の先端は、前記ゲート電極よりも前記ドレイン電極に近いことを特徴とする請求項１から１１のいずれか一項記載の半導体装置。
【請求項１３】
半導体基板上のゲート電極及びその周囲を覆ってドレイン電極側に延在するように絶縁層を形成する第１の工程と、
前記絶縁層上であって、前記半導体基板上のドレイン電極と前記ゲート電極との間にレジストを形成する第２の工程と、
前記半導体基板上のソース電極に接続する導電膜を前記半導体基板の全面に形成する第３の工程と、
前記レジストを除去して、前記ソース電極から前記ゲート電極の上方を通過して前記ゲート電極と前記半導体基板上のドレイン電極の間まで延びるとともに、先端が前記絶縁層に接するようにソースウォール部を形成する第４の工程と、
前記絶縁層の前記ゲート電極とドレイン電極との間に位置する絶縁層部分のうち前記ソースウォール部が接していない部分の厚みを前記ソースウォール部の先端直下の部分の厚みよりも小さくする工程とを有し、
前記第１の工程は、前記ゲート電極から前記ドレイン電極に延びる部分が前記ゲート電極の上面よりも低い位置にあるようにし、さらに前記ソースウォール部の先端直下の厚さがその破壊耐圧に基づいて決定されるように前記絶縁層を形成することを特徴とする半導体装置の製造方法。
【請求項１４】
半導体基板上のゲート電極及びその周囲を覆ってドレイン電極側に延在するように絶縁層を形成する第１の工程と、
該絶縁層上に第１のレジストを塗布してパターニングする第２の工程と、
前記第１のレジスト上及び前記半導体基板上のドレイン電極と前記ゲート電極との間に第２のレジストを形成する第３の工程と、
前記半導体基板上のソース電極に接続する導電膜を前記半導体基板の全面に形成する第４の工程と、
前記第１及び第２のレジストを除去して、前記ソース電極から前記ゲート電極の上方に形成された空隙を通過して、前記ゲート電極と前記半導体基板上のドレイン電極の間まで延びるとともに、先端が前記絶縁層に接するようにソースウォール部を形成する第５の工程と、
前記絶縁層の前記ゲート電極とドレイン電極との間に位置する絶縁層部分のうち前記ソースウォール部が接していない部分の厚みを前記ソースウォール部の先端直下の部分の厚みよりも小さくする工程とを有し、
前記第１の工程は、前記ゲート電極から前記ドレイン電極に延びる部分が前記ゲート電極の上面よりも低い位置にあるようにし、さらに前記ソースウォール部の先端直下の厚さがその破壊耐圧に基づいて決定されるように前記絶縁層を形成することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置及びその製造方法に関し、特に、高周波増幅用の半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
マイクロ波や準ミリ波、及びミリ波などの高周波帯域において増幅を行うのに適した半導体装置として、電界効果型トランジスタが知られている。高周波動作妨げる要因として、ソースとゲート間の寄生容量及びドレインとゲート間の寄生容量がある。これらの寄生容量は、半導体基板内(intrinsic)で形成される容量と、半導体基板上(extrinsic)で形成される容量が存在する。図１にこれらの容量を図示する。Ｃｇｓ（ｉｎｔ）とＣｇｄ（ｉｎｔ）はそれぞれ半導体基板１０内に形成されるゲート・ソース間及びゲート・ドレイン間の寄生容量を示し、Ｃｇｓ（ｅｘｔ）とＣｇｄ（ｅｘｔ）はそれぞれ半導体基板１０の外部で形成されるゲート・ソース間及びゲート・ドレイン間の寄生容量である。高速動作のためには、これらの寄生容量をできるだけ小さくする必要がある。
【０００３】
半導体基板１０の外部で形成される寄生容量Ｃｇｓ（ｅｘｔ）及びＣｇｄ（ｅｘｔ）は比較的大きな値であり、これらの値を小さくすることが効果的である。このためには、ゲート電極Ｇの周辺に高誘電体が存在しないようにすることが望ましい。この点に着目し、ゲート電極の周囲に空隙を形成し、この空隙を介してゲート電極の周囲にシールド電極を設けることが提案されている（例えば、特開平３−３５５３６号公報及び特開平１２−２９９５７７号公報参照）。
【発明が解決しようとする課題】
しかしながら、ゲート電極Ｇの周囲に空隙を形成することは、製造プロセス上複雑な工程を必要とする。しかも、空隙が形成されていることで機械的強度に問題があり、外部からの衝撃で比較的容易に空隙が破壊されシールド電極とゲート電極がショートしてしまう。
【０００４】
従って、本発明は上記従来技術の問題点を解決し、複雑な製造プロセスを必要とせず、機械的強度が強く、しかも電極間の寄生容量を低減することができる構造の半導体装置及びその製造方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明は、請求項１に記載のように、半導体基板上に設けられたゲート電極と、該ゲート電極を挟むように設けられたソース電極及びドレイン電極と、前記ゲート電極を覆って前記ドレイン電極の側に延在する絶縁層と、前記ソース電極から前記ゲート電極の上方を通過して前記ゲート電極とドレイン電極との間まで延びるソースウォール部とを有し、該ソースウォール部の先端は前記延在する絶縁層に接しているとともに前記ゲート電極の上面よりも低い位置にあり、さらに前記ソースウォール部の先端直下の絶縁層の厚さがその破壊耐圧に基づいて決定され、前記絶縁層は、前記ゲート電極とドレイン電極との間に位置する絶縁層部分を含み、該絶縁層部分のうち前記ソースウォール部が接していない部分の厚みは前記ソースウォール部の先端直下の部分の厚みよりも小さいことを特徴とする半導体装置である。このソースウォール部により、ゲート電極とドレイン電極間の寄生容量を低減することができるとともに、ゲート電極は絶縁層で覆われているので、外部からの衝撃に対する機械的強度は強い。
【０００７】
請求項１記載の半導体装置において、例えば請求項２に記載のように、前記絶縁層と前記ソースウォール部との間には空隙が設けられている。空隙を設けることで、ゲート電極とソース電極間の寄生容量を低減することができる。なお、空隙があっても、ゲート電極は絶縁層で覆われているので、従来のようにソース電極とゲート電極が外部からの衝撃などでショートしてしまうことはない。
【０００８】
請求項１又は２に記載の半導体装置において、例えば請求項３に記載のように、前記ソースウォール部は、前記ゲート電極に沿った段差部分を含む。段差部を設けることで、ソースウォール部はゲート電極を包み込むようになり、高い遮蔽効果が得られる。
【０００９】
請求項１又は２に記載の半導体装置において、例えば請求項４に記載のように、前記ソースウォール部の内面は、前記ゲート電極に沿った段差部分を含む。請求項４と同様の理由で遮蔽効果を改善することができる。
【００１０】
請求項１から４のいずれか一項記載の半導体装置において、例えば請求項５に記載のように、前記絶縁層は前記ゲート電極の形状に沿った段差部分を含む。ソースウォール部が絶縁層上に設けられる場合には、ソースウォール部はゲート電極の形状を反映した形の絶縁膜に沿って、ゲート電極を包み込む形状となる。よって、高い遮蔽効果が得られる。
【００１２】
請求項１から５のいずれか一項記載の半導体装置において、例えば請求項６に記載のように、前記絶縁層は前記ソース電極、前記ゲート電極及び前記ドレイン電極を連結するように設けられている。絶縁層の一例である。
【００１３】
前記絶縁層は、前記ゲート電極とドレイン電極との間に位置する絶縁層部分を含み、該絶縁層部分の上面は前記ゲート電極の上面よりも低い位置にある。絶縁層を上記構成とすることで、ソースウォール部の先端がゲート電極の表面より低い位置にすることができる。
【００１４】
請求項１から６のいずれか一項記載の半導体装置において、例えば請求項８に記載のように、前記絶縁層は、前記ゲート電極とドレイン電極との間に位置する絶縁層部分を含み、該絶縁層部分の厚みは前記ゲート電極の厚みよりも薄い。これにより、この部分の誘電率が下がり、ゲート電極とドレイン電極間の寄生容量を軽減することができる。
【００１６】
請求項１から８のいずれか一項記載の半導体装置において、例えば請求項９に記載のように、前記ソースウォール部は、前記ソース電極の一部である。ゲート電極とドレイン電極間にソース電位（例えばグランドレベル）を形成することで、これらの間に遮蔽が形成される。
【００１７】
請求項１から９のいずれか一項記載の半導体装置において、例えば請求項１０に記載のように、前記ソースウォール部は、複数の層を含む。ソースウォールの一構成例である。
【００１８】
請求項１記載の半導体装置において、例えば請求項１１に記載のように、前記絶縁層と前記ソースウォール部との間には空隙が設けられ、前記ソースウォール部は前記空隙に連通する窓を有する。この窓があることで、絶縁層とゲートウォール部との間に存在していた空隙を作るためのレジストが窓を介して除去されたことが分かる。つまり、空隙を形成するための製造工程を特定することができる。
【００１９】
請求項１から１１のいずれか一項記載の半導体装置において、例えば請求項１２に記載のように、前記ソースウォール部の先端は、前記ゲート電極よりも前記ドレイン電極に近い。これにより、ゲート電極とドレイン電極間の寄生容量をより一層効果的に低減することができる。
【００２０】
また、本発明は請求項１３に記載のように、半導体基板上のゲート電極及びその周囲を覆ってドレイン電極側に延在するように絶縁層を形成する第１の工程と、前記絶縁層上であって、前記半導体基板上のドレイン電極と前記ゲート電極との間にレジストを形成する第２の工程と、前記半導体基板上のソース電極に接続する導電膜を前記半導体基板の全面に形成する第３の工程と、前記レジストを除去して、前記ソース電極から前記ゲート電極の上方を通過して前記ゲート電極と前記半導体基板上のドレイン電極の間まで延びるとともに、先端が前記絶縁層に接するようにソースウォール部を形成する第４の工程と、前記絶縁層の前記ゲート電極とドレイン電極との間に位置する絶縁層部分のうち前記ソースウォール部が接していない部分の厚みを前記ソースウォール部の先端直下の部分の厚みよりも小さくする工程とを有し、前記第１の工程は、前記ゲート電極から前記ドレイン電極に延びる部分が前記ゲート電極の上面よりも低い位置にあるようにし、さらに前記ソースウォール部の先端直下の厚さがその破壊耐圧に基づいて決定されるように前記絶縁層を形成することを特徴とする半導体装置の製造方法である。このように、絶縁層の厚み又は高さを制御することで、ソースウォール部の先端の位置を絶縁膜で制御することができる。
【００２１】
また、本発明は請求項１４に記載のように、半導体基板上のゲート電極及びその周囲を覆ってドレイン電極側に延在するように絶縁層を形成する第１の工程と、該絶縁層上に第１のレジストを塗布してパターニングする第２の工程と、前記第１のレジスト上及び前記半導体基板上のドレイン電極と前記ゲート電極との間に第２のレジストを形成する第３の工程と、前記半導体基板上のソース電極に接続する導電膜を前記半導体基板の全面に形成する第４の工程と、前記第１及び第２のレジストを除去して、前記ソース電極から前記ゲート電極の上方に形成された空隙を通過して、前記ゲート電極と前記半導体基板上のドレイン電極の間まで延びるとともに、先端が前記絶縁層に接するようにソースウォール部を形成する第５の工程と、前記絶縁層の前記ゲート電極とドレイン電極との間に位置する絶縁層部分のうち前記ソースウォール部が接していない部分の厚みを前記ソースウォール部の先端直下の部分の厚みよりも小さくする工程とを有し、前記第１の工程は、前記ゲート電極から前記ドレイン電極に延びる部分が前記ゲート電極の上面よりも低い位置にあるようにし、さらに前記ソースウォール部の先端直下の厚さがその破壊耐圧に基づいて決定されるように前記絶縁層を形成することを特徴とする半導体装置の製造方法である。請求項１３と同様の効果が得られるとともに、上記空隙を容易に形成することができる。
【００２２】
【発明の実施の形態】
以下、本発明の実施の形態を、添付図面を参照して説明する。
【００２３】
図２（Ａ）及び（Ｂ）は、本発明の半導体装置の一実施形態を模式的に示す断面図である。図示する半導体装置は、シリコンやＧａＡｓなどの化合物半導体で形成された半導体基板１０上に設けられたゲート電極１１と、ゲート電極１１を挟むように設けられたソース電極１２及びドレイン電極１３と、ゲート電極１１を覆う絶縁層１４と、ソース電極１２からゲート電極１１の上方を通過してゲート電極１１とドレイン電極１３との間まで延びるソースウォール部１５とを有し、ソースウォール部１５の先端１５ａはゲート電極１１の上面よりも低い位置にある構成である。この低い位置とは、図２（Ｂ）に示すように、半導体基板１０の表面を基準にしたゲート電極１１の高さをＴとし、半導体基板１０の表面からソースウォール部１５の先端１５ａまでの距離をＨとしたときに、Ｔ＞Ｈとなることを意味している。ソース電極１２から延びるソースウォール部１５がゲート電極１１とドレイン電極１３との間に位置しているため、ゲート・ドレイン間にソース電極の電位（例えばグランド電位）が形成される。従って、ゲート・ドレイン間の電気力線を遮断して、効果的にゲート・ドレイン間の寄生容量Ｃｇｄ（ｅｘｔ）を低減することができる。このように、ソースウォール部１５はシールド部として機能する。
【００２４】
Ｔ−Ｈの設定は、次の点を考慮する。Ｔ−Ｈの値が大きい程、ソースウォール部１５の先端１５ａは半導体基板１０の表面に近づき、ゲート電極１１とドレイン電極１３の遮蔽効果は高くなる。反面、高電圧が印加されるドレイン電極１３に近接する（半導体基板１０の表面に近づく）ので、ソースウォール部１５の先端１５ａ直下にある絶縁層１４が薄くなり、この部分で絶縁層１４の電界破壊が起きる。逆に、Ｔ−Ｈの値が小さくなると、ゲート電極１１とドレイン電極１３の遮蔽効果が小さくなる。よって、Ｔ−Ｈの上限は所望の絶縁層１４の破壊耐圧に基づいて決定され、下限は所望の遮蔽効果に基づいて決定される。
【００２５】
また、ゲート電極１１は絶縁層１４に覆われており、図２（Ａ）の構成ではソースウォール部１５は絶縁層１４上に設けられている。つまり、ゲート電極１１上に空隙が存在しない。よって、機械的強度が強く、外部からの衝撃を受けてもシールド層１５が変形してゲート電極１１にショートしてしまうことがない。ただし、ゲート電極１１とソース電極１２間の寄生容量Ｃｇｓ（ｅｘｔ）を低減するためには、図２（Ｃ）に示すように、ゲート電極１１を覆う絶縁層１４とソースウォール部１５との間に空隙を設けることができる。仮に、ソースウォール部１５が外部からの衝撃を受けて変形しても、ゲート電極１１は絶縁層１４に覆われているため、ショートの問題は全く発生しない。
【００２６】
図２（Ａ）に示す構成において、ソースウォール部１５はゲート電極１１に沿った段差部分（断面がＬ字状になっている）を含む。つまり、ゲート電極１１を包み込む形状となっている。これにより、ゲート電極１１とソース電極１２間に高い遮蔽効果を形成することができる。
【００２７】
図２（Ｃ）に示す構成では、ソースウォール部１５の内面は、ゲート電極１１に沿った段差部分を含む。つまり、ソースウォール部１５はゲート電極１１を包み込む形状となっているので、、ゲート電極１１とソース電極１２間に高い遮蔽効果を形成することができる。
【００２８】
絶縁層１４は、ゲート電極１１の形状に沿った段差部分（断面がＬ字状になっている）を含んでいる。これにより、ソースウォール部１５も同様の形状となり、上記の通り、ソースウォール部１５がゲート電極１１を包み込む形となる。
【００２９】
ソースウォール部１５の先端１５ａは、絶縁層１４上に位置している。よって、Ｔ−Ｈを精度良く、かつ容易に実現することができる。つまり、絶縁層１４の厚みを制御すればＴ−Ｈを制御することができる。Ｔ＞Ｈを実現するためには、絶縁層１４の上面がゲート電極１１の上面よりも低い位置にあるようにすればよい。このためには、例えばゲート電極１１とドレイン電極１３との間の絶縁層部分の厚みをゲート電極１１の厚みＴよりも薄く形成する。また、図２（Ｄ）に示すように、ソースウォール部１５が接していない絶縁層部分１４ａの厚みを、ソースウォール部１５が接している部分の厚みよりも小さくすることもできる。これにより、ゲート電極１１とドレイン電極１５との間に介在する誘電率（絶縁層１４は誘電体である）を１に近づけることができ、ソースウォール部１５の先端１５ａと半導体基板１０の表面との間を通るゲート・ドレイン間の電気力線を低減することができる。
【００３０】
次に、図３を参照して、図２（Ａ）に示す半導体装置の製造方法を説明する。
【００３１】
まず、（Ａ）に示す半導体のバルクを完成させる。このバルクは、半導体基板１０上に絶縁膜２１、ゲート電極１１、ソース電極１２及びドレイン電極１３が形成されたものである。
【００３２】
次に、図３（Ｂ）に示すように、絶縁層１４となる絶縁膜２２を全面に形成する。絶縁膜２２は例えば酸化シリコン（ＳｉＯ2）膜で、厚みは６００ｎｍ程度である。この厚みは、ゲート電極１１よりも低くなるように、つまりＴ−Ｈ＞０となるようにしなければならない。ＳｉＯ2以外に、ＳｉＮ、ＳｉＯＮ、ポリイミド、ＢＣＢ（ベンゾ・シクロ・ブデン）などの絶縁材料を用いることもできる。次に、レジスト２３を絶縁膜２２上に塗布し、パターニングして窓３０を形成する。この窓３０は、絶縁膜２２をパターニングしてソース電極１２及びドレイン電極１３上に配線が形成できるようにするためである。
【００３３】
次に、窓３０を介して絶縁膜２２をエッチングする。エッチングに異方性を持たせるため、ドライエッチングが好ましい。絶縁膜２２がＳｉＯ2であれば、ＳＦ６などのフッ素系のガスを用いる。そして、レジスト２３を除去する。これにより、図３（Ｃ）に示す絶縁層１４が形成される。
【００３４】
次に、図３（Ｄ）に示すように、後述する金（Ａｕ）の配線パターンを形成するための種となるメタル２４を全面に形成する。メタル２４の堆積はスパッタや蒸着で行える。メタル２４のカバレッジを考慮すれば、スパッタでメタル２４を堆積することが望ましい。メタル２４は例えばＡｕである。メタル２４は多層構成であってもよく、Ａｕの下部にチタニウム・タングステン（ＴｉＷ）などのバリアメタルを用いてもよい。この場合のメタル２４の厚みは、ＴｉＷ／Ａｕ＝１００／１００ｎｍ程度である。そして、メタル２４のパターニング及び続くＡｕメッキ用のレジストで形成されたマスク２５を、図３（Ｄ）に示すように設ける。
【００３５】
そして、図３（Ｅ）に示すように、Ａｕの導電層２６を全面に堆積させる。この堆積は電解メッキで行われる。マスク２５で覆われていない部分にＡｕが堆積する。導電層２６の厚みは例えば、０．５〜１．０μｍ程度である。そして、マスク２５を除去する。マスク２５の除去は例えば、剥離液を用いたウェットエッチングで行なわれる。最後に、マスク２５の除去で露出したメタル２４をエッチングで除去する。Ａｕはアルゴン（Ａｒ）ミリングなどで除去でき、ＴｉＷはフッ素系のガスを用いたドライエッチングで除去できる。
【００３６】
このようにして形成されたメタル２４と導電層２６が、ソースウォール部１５を形成する。つまり、ソースウォール部１５は多層構成（この場合は二層構成）である。なお、図２では便宜上、ソース電極１２とソースウォール部１５を一体的に図示してあるが、図３に示す構成ではソース電極１２とソースウォール部１５は別の層で形成される。勿論、ソース電極１２とソースウォール部１５は電気的に接続されているので、ソースウォール部１５はソース電極の一部と言える。図３（Ｅ）に示すように、ソースウォール部１５の先端１５ａは、ゲート電極１１とドレイン電極１３との間に介在し、かつゲート電極１１の上面よりも低い位置にある。また、図３（Ｅ）では、ソースウォール部１５の先端１５ａはゲート電極１１寄りであるが、図４に示すように、ドレイン電極１３寄りとするとで、ゲート・ドレイン間の直接的な結合をより効果的に制限することができる。
【００３７】
以上説明した簡単な製造方法により、図２（Ａ）の構造を実現することができる。
【００３８】
次に、図５、６及び７を参照して、図２（Ｃ）に示す半導体装置の製造方法について説明する。
【００３９】
図５（Ａ）は前述した図３（Ｃ）に示す図と同じである。図５（Ａ）に示す状態までは、図３（Ａ）及び（Ｂ）を参照して説明した工程が行われる。
【００４０】
次に、図５（Ｂ）に示すように、前述した空隙（中空部分）１６を形成するためのレジスト４１を絶縁層１４上にパターニングする。
【００４１】
次に、図５（Ｃ）に示すように、レジスト４１を熱処理し、引き続いて紫外線硬化処理を行う。図５（Ｂ）に示すレジスト４１は熱処理で図５（ｃ）に示すように丸まり、紫外線硬化処理により、スパッタの熱に耐えられるようになる。
【００４２】
次に、図６（Ｄ）に示すように、図３（Ｄ）と同様のマスク２５を形成する。更に、Ａｕの導電層２６に窓を形成するために、レジストのマスク４３も形成される。
【００４３】
次に、図６（Ｅ）に示すように、Ａｕの導電層２６を前述したようにして堆積し、マスク２５と４３を除去する。導電層２６には、ゲート電極１１上部に窓４４が形成される。引き続き、マスク２５及び４３を除去して露出したメタル２４をエッチングで取り除く。これにより、窓４４を介してレジスト４１が露出するようになる。
【００４４】
次に、図６（Ｆ）に示すように、窓４４を介してレジスト４１を除去する。レジスト４１は硬化しているので、通常よりも高温のＯ2プラズマにて除去する。図７は、図６（Ｆ）に示す半導体装置の平面図である。ソース共通の２つのトランジスタが図示されている。窓４４を介して絶縁層１４に覆われたゲート電極１１を臨める様子が分かる。なお、図２（Ｃ）の断面図は、窓４４がない部分の断面図である。
【００４５】
なお、図６（Ｆ）に示す構成はソースウォール部１５の先端１５ａがゲート電極１１寄りであるが、図４に示す構成と同様に、ドレイン電極１３寄りに形成することもできる。
【００４６】
以上説明した簡単な製造方法により、図２（Ｃ）に示す半導体装置を実現することができる。
【００４７】
以上、本発明の実施の形態を説明した。本発明は上記実施の形態に限定されるものではなく、本発明の範囲内において様々な他の実施の形態が可能であることは明らかである。
【００４８】
【発明の効果】
以上説明したように、本発明によれば、複雑な製造プロセスを必要とせず、機械的強度が強く、しかも電極間の寄生容量を低減することができる構造の半導体装置及びその製造方法を提供することができる。
【図面の簡単な説明】
【図１】  トランジスタの電極間に形成される容量容量を示す図である。
【図２】  本発明の半導体装置の実施形態を示す断面図である。
【図３】  図２（Ｃ）に示す半導体装置の変形例を示す断面図である。
【図４】  図２（Ａ）に示す半導体装置の製造方法の一実施形態を示す工程断面図である。
【図５】  図２（Ｃ）に示す半導体装置の製造方法の一実施形態を示す工程断面図（その１）である。
【図６】    図２（Ｃ）に示す半導体装置の製造方法の一実施形態を示す工程断面図（その２）である。
【図７】  図６（Ｆ）に示す半導体装置の平面図である。
【符号の説明】
１０    半導体基板
１１    ゲート電極
１２    ソース電極
１３    ドレイン電極
１４    絶縁層
１４ａ    薄く形成されている絶縁層部分
１５    ソースウォール部
１５ａ    ソースウォール部の先端
１６    空隙（中空部分）
２１    絶縁膜
２２    絶縁膜
２３    レジスト
２４    メタル
２５    マスク
２６    導電層
３０    窓
【図１】
0003723780.tif 000002
【図２】
0003723780.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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