(57)【特許請求の範囲】
【請求項１】
複数のグローバルビットラインと、
前記グローバルビットラインの各々に対応して、セクタごとに配置されたローカルビットラインと、
前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記グローバルビットラインに接続するセクタセレクトトランジスタと、
前記セクタに対応して配置され、対応するセクタの前記セクタセレクトトランジスタのオンオフを制御するセクタセレクトラインと、
前記ローカルビットラインの各々と交差する複数のワードラインと、
ソースラインと、
前記ローカルビットラインと前記ワードラインとの交差箇所に対応して配置され、前記ソースラインと、対応する前記ローカルビットラインとを接続し、対応する前記ワードラインによってオンオフが制御されるＮチャネルのメモリトランジスタを含むメモリセルと、
プリチャージ電圧が印加されるチャージングラインと、
前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記チャージングラインに接続するチャージングトランジスタと、
前記チャージングトランジスタのオンオフを制御するチャージングゲートラインと、
前記グローバルビットライン、前記セクタセレクトライン、前記ワードライン、前記ソースライン、前記チャージングライン、前記チャージングゲートラインに印加する電気信号を制御する制御回路と
を有する不揮発性半導体メモリ。
【請求項２】
前記グローバルビットラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜は、前記ワードラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜よりも薄い請求項１に記載の不揮発性半導体メモリ。
【請求項３】
前記制御回路は、
データ書き込み動作時に、
前記複数のグローバルビットラインにデータ信号を印加し、
前記セクタセレクトトランジスタをオフにし、前記チャージングトランジスタをオンにして、前記ローカルビットラインに前記プリチャージ電圧を印加し、
書き込み対象のメモリセルが接続されている前記ワードラインに、ワードライン選択信号を印加するとともに、前記書き込み対象のメモリセルに対応する前記ローカルビットラインに接続された前記セクタセレクトトランジスタをオン状態して、前記ローカルビットラインをディスチャージすることにより、前記書き込み対象のメモリセルに電流を流して書き込みを行う請求項１または２に記載の不揮発性半導体メモリ。
【請求項４】
複数のグローバルビットラインと、
前記グローバルビットラインの各々に対応して、セクタごとに配置されたローカルビットラインと、
前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記グローバルビットラインに接続するセクタセレクトトランジスタと、
前記セクタに対応して配置され、対応するセクタの前記セクタセレクトトランジスタのオンオフを制御するセクタセレクトラインと、
前記ローカルビットラインの各々と交差する複数の行選択ラインと、
ソースラインと、
前記ローカルビットラインと前記行選択ラインとの交差箇所に対応して配置され、前記ソースラインと、対応する前記ローカルビットラインとを接続し、対応する前記行選択ラインによって導通状態が制御されるメモリセルと、
プリチャージ電圧が印加されるチャージングラインと、
前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記チャージングラインに接続するチャージングトランジスタと、
前記チャージングトランジスタのオンオフを制御するチャージングゲートラインと、
前記グローバルビットライン、前記セクタセレクトライン、前記行選択ライン、前記ソースライン、前記チャージングライン、及び前記チャージングゲートラインに印加する電気信号を制御する制御回路と
を有し、
データ書き込み時に、
前記制御回路は、
前記チャージングラインに前記プリチャージ電圧を印加し、前記チャージングトランジスタをオン状態にして、前記ローカルビットラインに、前記プリチャージ電圧を印加し、
その後、書き込み対象のメモリセルに対応する前記ローカルビットラインに接続された前記セクタセレクトトランジスタをオン状態にして、前記ローカルビットラインをディスチャージする不揮発性半導体メモリ。
【請求項５】
前記グローバルビットラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜は、前記行選択ラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜よりも薄い請求項４に記載の不揮発性半導体メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、グローバルビットラインの各々に複数のローカルビットラインが接続される階層ビットライン構造を有する不揮発性半導体メモリに関する。
【背景技術】
【０００２】
より小さなチップ面積で、より大きな記憶容量を実現するために、ＮＯＲ型不揮発性半導体メモリにおいて、階層ビットライン構造が採用されている。以下、階層ビットライン構造を有する従来のフローティングゲート型Ｎチャネルフラッシュメモリの動作の一例について説明する。
【０００３】
データ書き込み時には、選択セルのローカルビットライン（ドレイン）に５Ｖ、ソースラインに０Ｖ、ワードライン（ゲート）に９Ｖを印加する。ソースドレイン間で加速された電子がフローティングゲートに注入されることにより、メモリトランジスタの閾値が高くなる。
【０００４】
消去時には、ローカルビットラインとソースラインとをフローティング状態にし、メモリトランジスタが配置されたｐ型ウェルに９Ｖ、ワードライン（ゲート）に−９Ｖを印加する。フローティングゲートに蓄積されていた電子が基板に引き抜かれることにより、メモリトランジスタの閾値が低くなる。
【０００５】
読み出し時には、選択セルのローカルビットライン（ドレイン）に０．９Ｖ、ソースラインに０Ｖ、ワードライン（ゲート）に５Ｖを印加する。メモリトランジスタが書込状態の場合には電流が流れ、消去状態の場合には電流が流れない。
【０００６】
データ書込み時に、ローカルビットラインに５Ｖの電圧を印加する必要があるため、ビットライン制御回路には、高耐圧トランジスタが用いられる。このため、ビットライン制御回路が、チップ内で比較的大きな領域を占め、チップ面積の縮小化の妨げになっている。また、読み出し時には、ローカルビットラインに０．９Ｖが印加される。ビットライン制御回路の高耐圧トランジスタを、比較的低い電圧で駆動するため、データの読出し速度を速くすることが困難である。
【０００７】
フローティングゲート型Ｐチャネルフラッシュメモリにおいては、書き込み動作時に非選択メモリセルのメモリトランジスタのドレインがフローティング状態になる。非選択メモリセルのドレインの電位が、基板との容量結合によって、選択メモリセルのドレイン電圧に近づくと、予期せぬ書き込み（プログラムディスターブ）が行われてしまう場合がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−１９２２５４号公報
【特許文献２】特許第４３１７７４５号公報
【特許文献３】特開平５−２４３５３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
階層ビットライン構造を有する不揮発性半導体メモリにおいて、チップ面積の縮小化及び高速化が望まれている。また、プログラムディスターブの防止が望まれている。
【課題を解決するための手段】
【００１０】
本発明の一観点によると、
複数のグローバルビットラインと、
前記グローバルビットラインの各々に対応して、セクタごとに配置されたローカルビットラインと、
前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記グローバルビットラインに接続するセクタセレクトトランジスタと、
前記セクタに対応して配置され、対応するセクタの前記セクタセレクトトランジスタのオンオフを制御するセクタセレクトラインと、
前記ローカルビットラインの各々と交差する複数のワードラインと、
ソースラインと、
前記ローカルビットラインと前記ワードラインとの交差箇所に対応して配置され、前記ソースラインと、対応する前記ローカルビットラインとを接続し、対応する前記ワードラインによってオンオフが制御されるＮチャネルのメモリトランジスタを含むメモリセルと、
プリチャージ電圧が印加されるチャージングラインと、
前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記チャージングラインに接続するチャージングトランジスタと、
前記チャージングトランジスタのオンオフを制御するチャージングゲートラインと、
前記グローバルビットライン、前記セクタセレクトライン、前記ワードライン、前記ソースライン、前記チャージングライン、前記チャージングゲートラインに印加する電気信号を制御する制御回路と
を有する不揮発性半導体メモリが提供される。
【００１１】
本発明の他の観点によると、
複数のグローバルビットラインと、
前記グローバルビットラインの各々に対応して、セクタごとに配置されたローカルビットラインと、
前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記グローバルビットラインに接続するセクタセレクトトランジスタと、
前記セクタに対応して配置され、対応するセクタの前記セクタセレクトトランジスタのオンオフを制御するセクタセレクトラインと、
前記ローカルビットラインの各々と交差する複数の行選択ラインと、
ソースラインと、
前記ローカルビットラインと前記行選択ラインとの交差箇所に対応して配置され、前記ソースラインと、対応する前記ローカルビットラインとを接続し、対応する前記行選択ラインによって導通状態が制御されるメモリセルと、
プリチャージ電圧が印加されるチャージングラインと、
前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記チャージングラインに接続するチャージングトランジスタと、
前記チャージングトランジスタのオンオフを制御するチャージングゲートラインと、
前記グローバルビットライン、前記セクタセレクトライン、前記行選択ライン、前記ソースライン、前記チャージングライン、及び前記チャージングゲートラインに印加する電気信号を制御する制御回路と
を有し、
データ書き込み時に、
前記制御回路は、
前記チャージングラインに前記プリチャージ電圧を印加し、前記チャージングトランジスタをオン状態にして、前記ローカルビットラインに、前記プリチャージ電圧を印加し、
その後、書き込み対象のメモリセルに対応する前記ローカルビットラインに接続された前記セクタセレクトトランジスタをオン状態にして、前記ローカルビットラインをディスチャージする不揮発性半導体メモリが提供される。
【発明の効果】
【００１２】
ローカルビットラインをプリチャージ電圧までプリチャージすると、メモリセルにプリチャージ電圧に相当する電圧を印加することができる。このため、グローバルビットラインにプリチャージ電圧相当の高い電圧を印加する必要がない。これにより、グローバルビットラインを制御する回路を、低電圧トランジスタで構成することが可能になり、チップ面積の縮小化、及び読み出し速度の高速化を図ることができる。また、プログラムディスターブを防止することが可能になる。
【図面の簡単な説明】
【００１３】
【図１】実施例１による不揮発性半導体メモリの等価回路図である。
【図２】実施例１による不揮発性半導体メモリの書き込み動作のタイミングチャートである。
【図３−１】（３Ａ）及び（３Ｂ）は、実施例１による不揮発性半導体メモリの書き込み動作時の電圧印加状態を示す等価回路図である。
【図３−２】（３Ｃ）及び（３Ｄ）は、実施例１による不揮発性半導体メモリの書き込み動作時の電圧印加状態を示す等価回路図である。
【図３−３】（３Ｅ）及び（３Ｆ）は、実施例１による不揮発性半導体メモリの書き込み動作時の電圧印加状態を示す等価回路図である。
【図３−４】（３Ｇ）は、実施例１による不揮発性半導体メモリの書き込み動作時の電圧印加状態を示す等価回路図である。
【図４】（４Ａ）〜（４Ｄ）は、実施例１による不揮発性半導体メモリの書き込み動作時のメモリトランジスタの電圧印加状態を示す断面図である。
【図５】実施例１による不揮発性半導体メモリの読み出し動作のタイミングチャートである。
【図６】実施例１による不揮発性半導体メモリの断面図である。
【図７】（７Ａ）及び（７Ｂ）は、それぞれ図６の一点鎖線７Ａ−７Ａ、及び７Ｂ−７Ｂにおける断面図である。
【図８】実施例２による不揮発性半導体メモリの等価回路図である。
【図９】実施例２による不揮発性半導体メモリの書き込み動作のタイミングチャートである。
【図１０−１】（１０Ａ）及び（１０Ｂ）は、実施例２による不揮発性半導体メモリの書き込み動作時の電圧印加状態を示す等価回路図である。
【図１０−２】（１０Ｃ）及び（１０Ｄ）は、実施例２による不揮発性半導体メモリの書き込み動作時の電圧印加状態を示す等価回路図である。
【図１０−３】（１０Ｅ）及び（１０Ｆ）は、実施例２による不揮発性半導体メモリの書き込み動作時の電圧印加状態を示す等価回路図である。
【図１１】（１１Ａ）〜（１１Ｄ）は、実施例２による不揮発性半導体メモリの書き込み動作時のメモリトランジスタの電圧印加状態を示す断面図である。
【図１２】実施例２の比較例による不揮発性半導体メモリの等価回路図である。
【図１３】（１３Ａ）及び（１３Ｂ）は、比較例による不揮発性半導体メモリの書き込み動作時のメモリトランジスタの電圧印加状態を示す断面図である。
【図１４】実施例３による不揮発性半導体メモリの等価回路図である。
【図１５】実施例３による不揮発性半導体メモリの書き込み動作のタイミングチャートである。
【図１６−１】（１６Ａ）及び（１６Ｂ）は、実施例３による不揮発性半導体メモリの書き込み動作時の電圧印加状態を示す等価回路図である。
【図１６−２】（１６Ｃ）及び（１６Ｄ）は、実施例３による不揮発性半導体メモリの書き込み動作時の電圧印加状態を示す等価回路図である。
【図１６−３】（１６Ｅ）及び（１６Ｆ）は、実施例３による不揮発性半導体メモリの書き込み動作時の電圧印加状態を示す等価回路図である。
【図１６−４】（１６Ｇ）は、実施例３による不揮発性半導体メモリの書き込み動作時の電圧印加状態を示す等価回路図である。
【図１７】（１７Ａ）〜（１７Ｄ）は、実施例３による不揮発性半導体メモリの書き込み動作時のメモリトランジスタの電圧印加状態を示す断面図である。
【図１８】（１８Ａ）及び（１８Ｂ）は、それぞれ実施例３による不揮発性半導体メモリの消去動作時及び読み出し動作時の電圧印加状態を示す等価回路図である。
【図１９】実施例４による不揮発性半導体メモリの断面図である。
【図２０】（２０Ａ）及び（２０Ｂ）は、それぞれ図１９の一点鎖線２０Ａ−２０Ａ、及び２０Ｂ−２０Ｂにおける断面図である。
【図２１】実施例４の比較例による不揮発性半導体メモリの等価回路図である。
【図２２】（２２Ａ）は、比較例による不揮発性半導体メモリの書き込み動作時におけるメモリトランジスタの電圧印加状態を示す断面図であり、（２２Ｂ）は、比較例及び実施例４による不揮発性半導体メモリの読み出し動作時におけるメモリトランジスタの電圧印加状態を示す断面図であり、（２２Ｃ）は、実施例４による不揮発性半導体メモリの書き込み動作時におけるメモリトランジスタの電圧印加状態を示す断面図である。
【発明を実施するための形態】
【００１４】
［実施例１］
図１に、実施例１による不揮発性半導体メモリの等価回路図を示す。複数のグローバルビットラインＧＢＬが図１の縦方向に延在し、複数のワードライン（行選択ライン）ＷＬ、複数のソースラインＳＬ、及び複数のセクタセレクトラインＳＳＥＬが図１の横方向に延在する。さらに、１本のチャージングラインＣＬ及び１本のチャージングゲートラインＣＧＧが、図１の横方向に延在する。グローバルビットラインＧＢＬの各々に対応して、図１の縦方向に延在する２本のローカルビットラインＬＢＬが配置されている。２本のローカルビットラインＬＢＬのうち１本はセクタ０（ＳＣＴ０）に対応し、他の１本はセクタ１（ＳＣＴ１）に対応する。なお、セクタの数は２に限定されず、セクタの数を３以上にしてもよい。
【００１５】
ビットライン制御回路３０が、グローバルビットラインＧＢＬに、書き込むべきデータ信号を印加する。また、ビットライン制御回路３０は、グローバルビットラインＧＢＬに流れる電流を検知するセンスアンプを含む。
【００１６】
ローカルビットラインＬＢＬに対応して、セクタセレクトトランジスタＴｓが配置される。ローカルビットラインＬＢＬは、セクタセレクトトランジスタＴｓを介して、対応するグローバルビットラインＧＢＬに接続される。セクタセレクトトランジスタＴｓには、ｎチャネルＭＯＳトランジスタが用いられる。
【００１７】
セクタに対応して配置されたセクタセレクトラインＳＳＥＬは、対応するセクタのローカルビットラインＬＢＬに接続されたセクタセレクトトランジスタＴｓのゲート電極に接続される。セクタ制御回路３３が、セクタセレクトラインＳＳＥＬにセクタセレクト信号を印加する。セクタセレクト信号によって、セクタセレクトトランジスタＴｓのオンオフが制御される。
【００１８】
複数のワードラインＷＬと複数のローカルビットラインＬＢＬとが交差し、交差箇所に対応してメモリセルＭｃが配置されている。すなわち、複数のメモリセルＭｃが行列状に配置されている。１つのメモリセルＭｃは、１つのメモリトランジスタＴｍで構成される。メモリトランジスタＴｍには、フローティングゲート型ｎチャネルトランジスタが用いられる。メモリトランジスタＴｍのドレインは、対応するローカルビットラインＬＢＬに接続され、コントロールゲートは、対応するワードラインＷＬに接続される。メモリトランジスタＴｍのソースは、ソースラインＳＬに接続される。
【００１９】
ワードライン制御回路（行選択回路）３１が、ワードラインＷＬにワードライン選択信号を印加する。ソースライン制御回路３４が、ソースラインＳＬに、相対的に低い電圧と相対的に高い電圧のいずれかのソース電圧を印加する。「相対的に低い電圧」は、例えば０Ｖであり、「相対的に高い電圧」は、例えば５Ｖである。ソースライン制御回路３４及びソースラインＳＬをまとめて、ソース電圧印加回路ということができる。
【００２０】
ローカルビットラインＬＢＬごとに、チャージングトランジスタＴｃが配置されている。チャージングトランジスタＴｃには、ｎチャネルＭＯＳトランジスタが用いられる。メモリトランジスタＴｍとチャージングトランジスタＴｃとは、同一のｐ型ウェルＰＷ内に配置される。ｐ型ウェル電圧制御回路３６Ｐが、ｐ型ウェルＰＷにウェル電圧を印加する。
【００２１】
ローカルビットラインＬＢＬは、チャージングトランジスタＴｃを介してチャージングラインＣＬに接続されている。チャージングライン制御回路３５が、チャージングラインＣＬにプリチャージ電圧を印加する。チャージングトランジスタＴｃのゲートは、チャージングゲートラインＣＧＧに接続されている。チャージングゲート制御回路３２が、チャージングゲートラインＣＧＧにチャージング制御信号を印加する。チャージング制御信号によって、チャージングトランジスタＴｃのオンオフが制御される。
【００２２】
ビットライン制御回路３０、ワードライン制御回路３１、チャージングゲート制御回路３２、セクタ制御回路３３、ソースライン制御回路３４、及びチャージングライン制御回路３５は、メモリセルＭｃと同一の基板上に形成されたＭＯＳトランジスタを含む。
【００２３】
図２、図３Ａ〜図３Ｇ、及び図４を参照して、実施例１による不揮発性半導体メモリの動作について説明する。
【００２４】
図２に、書込み動作時のタイミングチャートを示す。スタンバイ状態では、ワードラインＷＬ、チャージングゲートラインＣＧＧ、グローバルビットラインＧＢＬ、セクタセレクトラインＳＳＥＬ、ソースラインＳＬ、チャージングラインＣＬ、及びｐ型ウェルＰＷに０Ｖが印加されている。ローカルビットラインＬＢＬはフローティング状態である。図２において、フローティング状態の期間を破線で示す。
【００２５】
時刻ｔ１において、グローバルビットラインＧＢＬにデータ信号を印加する。書込みを行うべきメモリセルＭｃ（選択メモリセル）に接続されるグローバルビットラインＧＢＬに、相対的に低い電圧、例えば０Ｖのデータ信号が印加される。その他のグローバルビットラインＧＢＬには、相対的に高い電圧、例えば１．２Ｖのデータ信号が印加される。０Ｖの電圧が印加されるグローバルビットラインＧＢＬを「選択グローバルビットライン」といい、１．２Ｖの電圧が印加されるグローバルビットラインＧＢＬを「非選択グローバルビットライン」ということとする。
【００２６】
図３Ａに、左側のグローバルビットラインＧＢＬに０Ｖが印加され、右側のグローバルビットラインＧＢＬに１．２Ｖが印加されてる例を示す。以下、０Ｖが印加されたグローバルビットラインＧＢＬのセクタ１（ＳＣＴ１）の２行目のメモリセルＭｃ０に書込みを行う場合について説明する。
【００２７】
図２に示した時刻ｔ２において、チャージングゲートラインＣＧＧに閾値電圧以上の電圧、例えば６Ｖを印加する。図３Ｂに示すように、チャージングゲートラインＣＧＧに６Ｖが印加されることにより、チャージングトランジスタＴｃがオン状態になる。
【００２８】
図２に示した時刻ｔ３において、ソースラインＳＬに、相対的に高い電圧、例えば５Ｖを印加すると同時に、チャージングラインＣＬにプリチャージ電圧、例えば５Ｖを印加する。図３Ｃに示すように、チャージングトランジスタＴｃを介して、すべてのローカルビットラインＬＢＬにプリチャージ電圧（５Ｖ）が印加される。選択メモリセルＭｃ０が接続されたローカルビットラインＬＢＬを「選択ローカルビットライン」といい、その他のローカルビットラインＬＢＬを「非選択ローカルビットライン」ということする。図２に示すように、選択ローカルビットラインＬＢＬ及び非選択ローカルビットラインＬＢＬが、５Ｖにプリチャージされる。
【００２９】
図２に示した時刻ｔ４において、チャージングゲートラインＣＧＧの電圧を０Ｖに戻す。図３Ｄに示すように、チャージングトランジスタＴｃがオフ状態になる。これにより、ローカルビットラインＬＢＬがフローティング状態になる。電荷の流出入が無いため、ローカルビットラインＬＢＬの電圧は、５Ｖに維持される。
【００３０】
図２に示した時刻ｔ５において、選択メモリセルＭｃ０の行のワードラインＷＬに９Ｖを印加する。選択メモリセルＭｃ０の行のワードラインＷＬを「選択ワードライン」ということとする。その他の非選択ワードラインＷＬには、０Ｖが印加されたままである。図３Ｅに示すように、選択メモリＭｃ０セルと同一行のメモリセルのメモリトランジスタＴｍのコントロールゲートに９Ｖが印加される。
【００３１】
図２に示した時刻ｔ６において、選択メモリセルＭｃ０が属するセクタ１に対応するセクタセレクトラインＳＳＥＬに１．２Ｖを印加する。選択メモリセルＭｃ０が属するセクタに対応するセクタセレクトラインＳＳＥＬを「選択セクタセレクトライン」ということとする。他のセクタ、すなわちセクタ０に対応するセクタセレクトラインＳＳＥＬの電圧は０Ｖのままである。選択メモリセルＭｃ０が属さないセクタに対応するセクタセレクトラインＳＳＥＬを「非選択セクタセレクトライン」ということとする。図３Ｆに示すように、選択メモリセルＭｃ０が接続された選択ローカルビットラインＬＢＬに対応するセクタセレクトトランジスタＴｓがオン状態になる。これにより、選択ローカルビットラインＬＢＬが、セクタセレクトトランジスタＴｓを介してディスチャージされ、その電圧が０Ｖまで低下する。
【００３２】
セクタ１に対応するもう一方のセクタセレクトトランジスタＴｓのソースには、グローバルビットラインＧＢＬを通して１．２Ｖの電圧が印加されている。このため、このセクタセレクトトランジスタＴｓはオン状態にならない。従って、選択セルが接続されていないセクタ１の非選択ローカルビットラインＬＢＬの電圧は、５Ｖに維持される。また、セクタ０に対応するセクタセレクトトランジスタＴｓのゲート電圧は０Ｖであるため、セクタ０に対応するセクタセレクトトランジスタＴｓはオフ状態である。従って、セクタ０の非選択ローカルビットラインＬＢＬの電圧も５Ｖに維持される。
【００３３】
図４Ａに示すように、選択メモリセルＭｃ０のメモリトランジスタＴｍのソース電圧Ｖｓが５Ｖ、ドレイン電圧Ｖｄが０Ｖ、ゲート電圧Ｖｇが９Ｖ、ｐ型ウェル電圧Ｖｐｗが０Ｖになる。ドレインからソースに向かって加速される電子がフローティングゲートに注入されることにより、書き込みが行われる。
【００３４】
図４Ｂに、選択メモリセルＭｃ０と同一の行、及び同一のセクタ１に配置され、選択メモリセルＭｃ０とは異なるグローバルビットラインＧＢＬに接続された非選択メモリセルＭｃ１のメモリトランジスタＴｍの電圧印加状態を示す。図４Ｃに、選択メモリセルＭｃ０と同一行に配置され、選択メモリセルＭｃ０とは異なるセクタ０に配置された非選択メモリセルＭｃ２のメモリトランジスタＴｍの電圧印加状態を示す。ソース電圧Ｖｓ及びドレイン電圧Ｖｄが５Ｖ、ゲート電圧Ｖｇが９Ｖ、ｐ型ウェル電圧Ｖｐｗが０Ｖになる。ソースとドレインとが、同電位であるため電流が流れない。このため、書き込みは行われない。
【００３５】
図４Ｄに、選択メモリセルＭｃ０と同一のローカルビットラインＬＢＬに接続された非選択メモリセルＭｃ３のメモリトランジスタＴｍの電圧印加状態を示す。ソース電圧Ｖｓが５Ｖ、ドレイン電圧Ｖｄが０Ｖ、ゲート電圧Ｖｇが０Ｖ、ｐ型ウェル電圧Ｖｐｗが０Ｖになる。ゲート電圧Ｖｇが０Ｖであるため、電流が流れず、書き込みは行われない。
【００３６】
なお、時刻ｔ５における選択ワードラインＷＬへの９Ｖの印加と、時刻ｔ６における選択セクタセレクトラインＳＳＥＬへの１．２Ｖの印加の前後関係を逆にしてもよい。具体的には、時刻ｔ５において選択セクタセレクトラインＳＳＥＬに１．２Ｖを印加し、時刻ｔ６において、選択ワードラインＷＬに９Ｖを印加してもよい。
【００３７】
図２の時刻ｔ７において、選択セクタセレクトラインＳＳＥＬの電圧を０Ｖに戻す。図３Ｆにおいて、選択ローカルビットラインＬＢＬに接続されたセクタセレクトトランジスタＴｓがオフ状態になる。これにより、選択ローカルビットラインＬＢＬがフローティング状態になる。このとき、チャージの流出入は無いため、選択ローカルビットラインＬＢＬの電圧は０Ｖに維持される。
【００３８】
図２の時刻ｔ８において、選択ワードラインＷＬの電圧を０Ｖに戻す。時刻ｔ９において、ソースラインＳＬ及びチャージングラインＣＬの電圧を０Ｖに戻す。さらに、グローバルビットラインＧＢＬに印加されるデータ信号の電圧を０Ｖに戻す。これにより、非選択グローバルビットラインＧＢＬの電圧が０Ｖに戻る。さらに、チャージングゲートラインＣＧＧに６Ｖを印加する。図３Ｇに示すように、チャージングトランジスタＴｃがオン状態になる。これにより、ローカルビットラインＬＢＬがディスチャージされ、その電圧が０Ｖに戻る。
【００３９】
図２の時刻ｔ１０において、チャージングゲートラインＣＧＧの電圧を０Ｖに戻す。これにより、非選択ローカルビットラインＬＢＬがフローティング状態になる。このとき、チャージの流出入は無いため、非選択ローカルビットラインＬＢＬの電圧は０Ｖに維持される。
【００４０】
次に、データの消去動作について説明する。図１に示したローカルビットラインＬＢＬ及びソースラインＳＬをフローティング状態にする。ｐ型ウェルＰＷに９Ｖを印加し、ワードラインＷＬに−９Ｖを印加する。この電位差により、フローティングゲートに蓄積されていた電子が、ファウラノルドハイム（ＦＮ）トンネル現象によって基板に引き抜かれる。これにより、消去が行われる。
【００４１】
次に、図５を参照して、データ読み出し方法について説明する。時刻ｔ１において、グローバルビットラインＧＢＬに０．９Ｖを印加する。その後の時刻ｔ２において、選択セクタセレクトラインＳＳＥＬに１．２Ｖを印加する。これにより、セクタセレクトトランジスタＴｓがオン状態になり、選択ローカルビットラインＬＢＬが０．９Ｖにプリチャージされる。
【００４２】
時刻ｔ３において、選択ワードラインＷＬに５Ｖを印加する。選択メモリセルが消去状態の時には、選択メモリセルのメモリトランジスタＴｍがオン状態になる。これにより、選択ローカルビットラインＬＢＬがディスチャージされ、その電圧が実線で示すように低下する。選択ローカルビットラインＬＢＬに接続されているグローバルビットラインＧＢＬの電圧も、同様に実線で示すように低下する。選択メモリセルが書込状態の時には、選択メモリセルのメモリトランジスタＴｍがオフ状態を維持する。このため、選択ローカルビットラインＬＢＬの電圧は、ほぼ０．９Ｖに維持される。０Ｖと０．９Ｖとの間に判定基準電圧Ｖｒｅｆを設定しておくことにより、選択メモリセルの書込消去の状態を判定することができる。
【００４３】
図６に、実施例１による不揮発性半導体メモリのメモリトランジスタＴｍ及びチャージングトランジスタＴｃの断面図を示す。メモリトランジスタＴｍは、図１に示したように、行列状に配置される。図６では、図１の列方向、すなわち、同一のローカルビットラインＬＢＬに接続されたメモリトランジスタＴｍの断面図を示す。
【００４４】
シリコン等の半導体基板５０の表層部にｎ型ウェル５１が形成され、その中に、ｐ型ウェルＰＷが形成されている。ｐ型ウェルＰＷの表面に、複数のメモリトランジスタＴｍが形成されている。メモリトランジスタＴｍは、図６において横方向に配列されており、左端のメモリトランジスタＴｍの左側にチャージングトランジスタＴｃが形成されている。
【００４５】
メモリトランジスタＴｍのゲート積層構造は、ゲート絶縁膜５５、フローティングゲート５６、中間絶縁膜５７、及びコントロールゲート５８を含む。コントロールゲート５８の上面には、金属シリサイド膜５９が形成されている。相互に隣り合うゲート積層構造の間に形成された不純物拡散領域は、２つのメモリトランジスタＴｍで、ソース５３Ｓまたはドレイン５３Ｄとして共有される。ソース５３Ｓ及びドレイン５３Ｄの上面にも、金属シリサイド膜５９が形成されている。
【００４６】
チャージングトランジスタＴｃのゲート積層構造は、ゲート絶縁膜６５、ゲート電極６６、中間絶縁膜６７、上部導電膜６８、及び金属シリサイド膜６９を含む。ゲート絶縁膜６５、ゲート電極６６、中間絶縁膜６７、上部導電膜６８、及び金属シリサイド膜６９は、メモリトランジスタＴｍのゲート絶縁膜５５、フローティングゲート５６、中間絶縁膜５７、コントロールゲート５８、及び金属シリサイド膜５９と同一の成膜工程で形成される。ゲート積層構造の側面には、サイドウォールスペーサが形成されている。
【００４７】
チャージングトランジスタＴｃのドレイン５４Ｄと、左端のメモリトランジスタＴｍのドレイン５３Ｄとは、１つの不純物拡散領域で形成される。
【００４８】
一例として、フローティングゲート５６、コントロールゲート５８、ゲート電極６６、及び上部導電膜６８は、ポリシリコンで形成される。ゲート絶縁膜５５、６５は、酸化シリコンで形成される。中間絶縁膜５７、６７は、窒化シリコン膜を酸化シリコン膜で挟んだ３層構造を有する。金属シリサイド膜５９、６９は、コバルトシリサイドで形成される。
【００４９】
メモリトランジスタＴｍ及びチャージングトランジスタＴｃを、エッチングストッパ膜７０が覆う。エッチングストッパ膜７０の上に、層間絶縁膜７１が形成されている。層間絶縁膜７１の上面は平坦化されている。一例として、層間絶縁膜７１は酸化シリコンで形成され、エッチングストッパ膜７０は窒化シリコンで形成される。
【００５０】
メモリトランジスタＴｍのソース５３Ｓは、層間絶縁膜７１の上に形成されたソースラインＳＬに、導電プラグ７３を介して接続される。チャージングトランジスタＴｃのソース５４Ｓは、層間絶縁膜７１の上に形成されたチャージングラインＣＬに、他の導電プラグ７３を介して接続される。メモリトランジスタＴｍのドレイン５３Ｄは、ソースラインＳＬよりも上の配線層に配置されたローカルビットラインＬＢＬに、他の導電プラグ７３を介して接続される。
【００５１】
図７Ａに、チャージングトランジスタＴｃの断面図を示す。図７Ａは、図１の行方向に沿う断面図、及び図６の一点鎖線７Ａ−７Ａにおける断面図に相当する。図６に示した断面と同一の構造については、説明を省略する。
【００５２】
半導体基板５０の表層部に形成された素子分離絶縁膜５２により、複数の活性領域が画定されている。この活性領域内に、それぞれチャージングトランジスタＴｃが配置されている。ゲート電極６６、中間絶縁膜６７、上部導電膜６８、及び金属シリサイド膜６９は、行方向に並んだ複数のチャージングトランジスタＴｃで共有される。行方向に延在するゲート電極６６の端部を含む端部近傍領域おいて、その上の中間絶縁膜６７、上部導電膜６８、及び金属シリサイド膜６９が除去されている。中間絶縁膜６７が除去されて露出したゲート電極６６の上面に、金属シリサイド膜７５が形成されている。
【００５３】
ゲート電極６６は、金属シリサイド膜７５の上に配置された導電プラグ７３を介して、層間絶縁膜７１の上に形成されたチャージングゲートラインＣＧＧに接続されている。
【００５４】
図７Ｂに、メモリトランジスタＴｍの断面図を示す。図７Ｂは、図１の行方向に沿う断面図、及び図６の一点鎖線７Ｂ−７Ｂにおける断面図に相当する。図６に示した断面と同一の構造については、説明を省略する。
【００５５】
半導体基板５０の表層部に形成された素子分離絶縁膜５２により、複数の活性領域が画定されている。この活性領域内に、それぞれメモリトランジスタＴｍが形成されている。ゲート絶縁膜５５及びフローティングゲート５６は、メモリトランジスタＴｍごとに孤立して形成されている。中間絶縁膜５７及びコントロールゲート５８は、同一行内のメモリトランジスタＴｍで共有される。
【００５６】
実施例１では、書込み動作時にグローバルビットラインＧＢＬに印加される電圧が、１．２Ｖであり、読み出し時にグローバルビットラインＧＢＬに印加される電圧が０．９Ｖである。５Ｖ程度の高電圧が印加されないため、ビットライン制御回路３０（図１）のデコーダ及びセンスアンプ等を、低電圧トランジスタで構成することができる。ここで、「低電圧トランジスタ」とは、ワードライン制御回路３１に用いられている高耐圧トランジスタに比べて、動作電圧が低いことを意味する。低電圧トランジスタのゲート絶縁膜は、高耐圧トランジスタのゲート絶縁膜よりも薄い。
【００５７】
ビットライン制御回路３０を低電圧トランジスタで構成することができるため、チップ上でビットライン制御回路の占める領域を縮小化することができる。また、センスアンプを低電圧トランジスタで構成すると、図５に示したグローバルビットラインＧＢＬの電圧低下の時定数が短くなる。このため、読み出し速度を高速化することができる。
【００５８】
実施例１においては、図２に示したように、ソースラインＳＬとチャージングラインＣＬとの電圧変化は同一である。このため、チャージングラインＣＬをソースラインＳＬに接続し、チャージングライン制御回路３５を省略してもよい。
【００５９】
［実施例２］
図８に、実施例２による不揮発性半導体メモリの等価回路図を示す。実施例１では、図１に示したように、メモリトランジスタＴｍにフローティングゲート型ｎチャネルトランジスタを用いたが、実施例２では、フローティングゲート型ｐチャネルトランジスタを用いる。また、チャージングトランジスタＴｃには、ｐチャネルＭＯＳトランジスタを用いる。メモリセルトランジスタＴｍ及びチャージングトランジスタＴｃは、同一のｎ型ウェルＮＷ内に配置される。ｎ型ウェル電圧制御回路３６Ｎが、ｎ型ウェルＮＷにウェル電圧を印加する。その他の構成は、図１に示した実施例１の構成と同一である。
【００６０】
図９、図１０Ａ〜図１０Ｆ、及び図１１Ａ〜図１１Ｄを参照して、実施例２による不揮発性半導体メモリの動作について説明する。
【００６１】
図９に、書込み動作時のタイミングチャートを示す。スタンバイ状態では、ワードラインＷＬ、チャージングゲートラインＣＧＧ、グローバルビットラインＧＢＬ、セクタセレクトラインＳＳＥＬ、ソースラインＳＬ、チャージングラインＣＬ、及びｎ型ウェルＮＷに０Ｖが印加されている。ローカルビットラインＬＢＬはフローティング状態である。図９において、フローティング状態の期間を破線で示す。
【００６２】
時刻ｔ１において、グローバルビットラインＧＢＬにデータ信号を印加する。０Ｖが維持されるグローバルビットラインＧＢＬを「選択グローバルビットライン」といい、１．２Ｖが印加されるグローバルビットラインＧＢＬを「非選択グローバルビットライン」ということとする。図１０Ａに、左側のグローバルビットラインＧＢＬが０Ｖに維持され、右側のグローバルビットラインＧＢＬに１．２Ｖが印加された例を示す。以下、左側のグローバルビットラインＧＢＬに接続されたセクタ１の２行目のメモリセルＭｃ０に書き込みを行う例について説明する。
【００６３】
図９に示した時刻ｔ２において、すべてのワードラインＷＬに５Ｖを印加する。図１０Ｂに、ワードラインＷＬに５Ｖが印加された状態を示す。
【００６４】
図９に示した時刻ｔ３において、ソースラインＳＬ、チャージングラインＣＬ、及びｎ型ウェルＮＷに５Ｖを印加する。図１０Ｃに示すように、チャージングトランジスタＴｃがオン状態になり、ローカルビットラインＬＢＬがプリチャージ電圧５Ｖにプリチャージされる。
【００６５】
図９に示した時刻ｔ４において、チャージングゲートラインＣＧＧに６Ｖを印加する。図１０Ｄに示すように、チャージングトランジスタＴｃがオフ状態になる。このため、ローカルビットラインＬＢＬがフローティング状態になる。ローカルビットラインＬＢＬの電圧は５Ｖに維持される。
【００６６】
図９に示した時刻ｔ５において、選択メモリセルＭｃ０が接続されたワードライン（選択ワードライン）ＷＬに１０Ｖを印加する。図１０Ｅに示すように、２行目のワードラインＷＬに１０Ｖが印加される。他の非選択ワードラインＷＬには、５Ｖが印加されたままである。
【００６７】
図９に示した時刻ｔ６において、選択メモリセルＭｃ０が属するセクタ１のセクタセレクトラインＳＳＥＬに１．２Ｖを印加する。このセクタセレクトラインＳＳＥＬを、「選択セクタセレクトライン」ということとする。図１０Ｆに示すように、選択メモリセルＭｃ０が接続されているローカルビットライン（選択ローカルビットライン）ＬＢＬが、セクタセレクトトランジスタＴｓを介してディスチャージされる。これにより、選択ローカルビットラインＬＢＬの電圧は０Ｖに低下する。その他の非選択ローカルビットラインＬＢＬはフローティング状態のままであり、５Ｖに維持される。
【００６８】
図１１Ａに、選択メモリセルＭｃ０のメモリトランジスタＴｍの電圧印加状態を示す。ｎ型ウェル電圧Ｖｎｗ及びソース電圧Ｖｓが５Ｖになり、ドレイン電圧Ｖｄが０Ｖになり、ゲート電圧Ｖｇが１０Ｖになる。ドレインとｎ型ウェルとの界面においてバンド間トンネル現象によって発生した電子がフローティングゲートに注入される。これにより、選択メモリセルＭｃ０に書込みが行われる。
【００６９】
図１１Ｂに、選択メモリセルＭｃ０と同一の行、及び同一のセクタ１に配置され、選択メモリセルＭｃ０とは異なるグローバルビットラインＧＢＬに接続された非選択メモリセルＭｃ１のメモリトランジスタＴｍの電圧印加状態を示す。図１１Ｃに、選択メモリセルＭｃ０と同一行に配置され、選択メモリセルＭｃ０とは異なるセクタ０に配置された非選択メモリセルＭｃ２のメモリトランジスタＴｍの電圧印加状態を示す。ソース電圧Ｖｓ及びドレイン電圧Ｖｄが５Ｖ、ゲート電圧Ｖｇが１０Ｖ、ｎ型ウェル電圧Ｖｎｗが５Ｖになる。ドレインはフローティング状態であるが、５Ｖにプリチャージされているため、ドレインとｎ型ウェルとの間に電位差が生じない。また、ソースドレイン間の電位差もほぼ０である。バンド間トンネリングが発生しないため、書き込みは行われない。
【００７０】
図１１Ｄに、選択メモリセルＭｃ０と同一のローカルビットラインＬＢＬに接続された非選択メモリセルＭｃ３のメモリトランジスタＴｍの電圧印加状態を示す。ソース電圧Ｖｓが５Ｖ、ドレイン電圧Ｖｄが０Ｖ、ゲート電圧Ｖｇが５Ｖ、ｎ型ウェル電圧Ｖｎｗが５Ｖになる。ゲート電圧Ｖｇがｎ型ウェル電圧Ｖｎｗと等しいため、バンド間トンネリングで発生した電子は、フローティングゲートに注入されない。従って、書き込みは行われない。
【００７１】
図９に示した時刻ｔ７において、選択ワードラインＷＬの電圧を５Ｖに戻す。時刻ｔ８において、選択セクタセレクトラインＳＳＥＬの電圧を０Ｖに戻す。セクタセレクトトランジスタＴｓがオフ状態になるため、図１０Ｆに示した選択ローカルビットラインＬＢＬがフローティング状態になる。このとき、選択ローカルビットラインＬＢＬの電圧は０Ｖに維持される。
【００７２】
図９に示した時刻ｔ９において、すべてのワードラインＷＬ、チャージングゲートラインＣＧＧ、ソースラインＳＬ、チャージングラインＣＬ、及びｎ型ウェルＮＷの電圧を０Ｖに戻す。ローカルビットラインＬＢＬが接続されたメモリトランジスタＴｍのドレインからｎ型ウェルＮＷに順方向電流が流れることにより、非選択ローカルビットラインＬＢＬの電圧が０Ｖに戻る。
【００７３】
図９に示した時刻ｔ１０において、グローバルビットラインＧＢＬに印加されているデータ信号を０Ｖに戻す。
【００７４】
次に、消去動作について説明する。図８に示したグローバルビットラインＧＢＬをフローティング状態にし、ソースラインＳＬ及びｎ型ウェルＮＷに９Ｖを印加し、ワードラインＷＬに−９Ｖを印加する。ワードラインＷＬとｎ型ウェルＮＷとの間の電位差により、フローティングゲートに蓄積されていた電子が基板に引き抜かれる。これにより、消去が行われる。
【００７５】
次に、読み出し動作について説明する。ソースラインＳＬ及びｎ型ウェルＮＷに１．２Ｖを印加する。選択ワードラインＷＬに−４Ｖを印加し、非選択ワードラインＷＬに１．２Ｖを印加する。グローバルビットラインＧＢＬに０Ｖを印加する。選択メモリセルが書込み状態の場合には、メモリトランジスタＴｍに電流が流れ、消去状態の場合には、メモリトランジスタＴｍに電流が流れない。ビットライン制御回路３０のセンスアンプでこの電流を検知することにより、選択メモリセルの書込消去の状態を判定することができる。
【００７６】
図１２に、比較例による不揮発性半導体メモリの等価回路図を示す。比較例においても、メモリトランジスタＴｍに、フローティングゲート型ｐチャネルトランジスタが用いられる。比較例では、チャージングトランジスタＴｃが配置されていない。選択メモリセルＭｃ０のメモリトランジスタＴｍに書き込みを行う方法について説明する。
【００７７】
選択メモリセルＭｃ０が接続されている選択グローバルビットラインＧＢＬに０Ｖが印加され、その他の非選択グローバルビットラインＧＢＬに電圧Ｖｃｃが印加される。選択メモリセルＭｃ０のセクタに対応するセクタセレクトラインＳＳＥＬに電圧Ｖｃｃが印加され、非選択セクタセレクトラインＳＳＥＬには０Ｖが印加される。ソースラインＳＬは５Ｖに設定される。選択メモリセルＭｃ０の行のワードラインＷＬに１０Ｖを印加する。
【００７８】
図１３Ａに、選択メモリセルＭｃ０のメモリトランジスタＴｍの電圧印加状態を示す。ソース電圧Ｖｓが５Ｖ、ドレイン電圧Ｖｄが０Ｖ、ｎ型ウェル電圧Ｖｎｗが５Ｖ、ゲート電圧Ｖｇが１０Ｖになる。図１１Ａに示した実施例２の場合と同様に、書き込みが行われる。
【００７９】
図１３Ｂに、選択メモリセルＭｃ０と同一の行に配置され、選択メモリセルＭｃ０とは異なるセクタ（セクタ０）に配置された非選択メモリセルＭｃ２のメモリトランジスタＴｍの電圧印加状態を示す。ドレインが接続されているローカルビットラインＬＢＬがフローティング状態であるため、ドレインもフローティング状態になる。ドレインと他の領域との容量結合によって、ドレインの電位が１Ｖになった場合、ｎ型ウェルとドレインとの間の電位差が４Ｖに達し、予期せぬ書き込み（プログラムディスターブ）が発生してしまう場合がある。
【００８０】
実施例２においては、図１１Ｃに示したように、非選択メモリセルＭｃ２のメモリトランジスタＴｍのドレインが５Ｖにプリチャージされているため、プログラムディスターブの発生を防止することができる。
【００８１】
実施例２においても、グローバルビットラインＧＢＬに印加される電圧は高々１．２Ｖである。このため、実施例１と同様に、ビットライン制御回路３０を低電圧トランジスタで構成することができる。
【００８２】
実施例２では、ソースラインＳＬ及びチャージングラインＣＬの電圧変化が同一である。したがって、チャージングラインＣＬをソースラインＳＬに接続し、チャージングライン制御回路３５を省略することも可能である。なお、実施例２に示したように、ソースライン制御回路３４とチャージングライン制御回路３５とを別々に設けることにより、ソースラインＳＬとチャージングラインＣＬとの電圧を、独立に制御することが可能になる。例えば、メモリトランジスタＴｍのゲート長やパンチスルー耐圧等に応じて、ソースラインＳＬに印加する電圧と、チャージングラインＣＬに印加する電圧とを異ならせることができる。
【００８３】
［実施例３］
図１４に、実施例３による不揮発性半導体メモリの等価回路図を示す。グローバルビットラインＧＢＬ、ローカルビットラインＬＢＬ、セクタセレクトトランジスタＴｓの構成は図１に示した実施例１の構成と同一である。複数のメモリセルＭｃが行列状に配置されている。
【００８４】
メモリセルＭｃの各々は、セレクトトランジスタＴｍｓとメモリトランジスタＴｍとを含む。セレクトトランジスタＴｍｓにはｐチャネルＭＯＳトランジスタが用いられ、メモリトランジスタＴｍには、フローティングゲート型ｐチャネルトランジスタが用いられる。セレクトトランジスタＴｍｓのソースとメモリトランジスタＴｍのドレインとが、相互に接続されている。
【００８５】
同一行のメモリセルＭｃのセレクトトランジスタＴｍｓのゲートが、行方向に延在する同一のセレクトゲートライン（行選択ライン）ＳＧに接続され、同一行のメモリセルＭｃのメモリトランジスタＴｍのコントロールゲートが、行方向に延在する同一のコントロールゲートラインＣＧに接続されている。同一列のメモリセルＭｃのセレクトトランジスタＴｍｓのドレインが、列方向に延在する同一のローカルビットラインＬＢＬに接続されている。メモリトランジスタＴｍのソースは、ソースラインＳＬに接続されている。
【００８６】
ローカルビットラインＬＢＬは、それぞれチャージングトランジスタＴｃを介して同一のチャージングラインＣＬに接続されている。チャージングトランジスタＴｃには、ｐチャネルＭＯＳトランジスタが用いられる。チャージングトランジスタＴｃのゲートは、同一のチャージングゲートラインＣＧＧに接続されている。セレクトトランジスタＴｍｓ、メモリトランジスタＴｍ、及びチャージングトランジスタＴｃは、同一のｎ型ウェルＮＷ内に配置されている。
【００８７】
ビットライン制御回路３０がグローバルビットラインＧＢＬにデータ信号を印加する。セクタ制御回路３３が、セクタセレクトラインＳＳＥＬにセクタセレクト信号を印加する。ソースライン制御回路３４がソースラインＳＬにソース電圧を印加する。チャージングライン制御回路３５が、チャージングラインＣＬにプリチャージ電圧を印加する。チャージングゲート制御回路３２が、チャージングゲートラインＣＧＧに、チャージング制御信号を印加する。セレクトゲートライン制御回路（行選択回路）３７が、セレクトゲートラインＳＧにセレクト信号を印加する。コントロールゲートライン制御回路３８が、コントロールゲートラインＣＧにコントロールゲート信号を印加する。なお、チャージングラインＣＬをソースラインＳＬに短絡させ、チャージングライン制御回路３５を省略してもよい。
【００８８】
図１５、図１６Ａ〜図１６Ｇ、図１７Ａ〜図１７Ｄを参照して、実施例３による不揮発性半導体メモリの動作について説明する。
【００８９】
図１５に、書込み動作時のタイミングチャートを示す。スタンバイ状態では、セレクトゲートラインＳＧ、コントロールゲートラインＣＧ、チャージングゲートラインＣＧＧ、グローバルビットラインＧＢＬ、セクタセレクトラインＳＳＥＬ、ソースラインＳＬ、チャージングラインＣＬ、及びｎ型ウェルＮＷに０Ｖが印加されている。
【００９０】
時刻ｔ１において、グローバルビットラインＧＢＬにデータ信号を印加する。図１６Ａに、左側のグローバルビットラインＧＢＬに０Ｖ、右側のグローバルビットラインＧＢＬに１．２Ｖが印加された場合について説明を続ける。０Ｖが印加されたグローバルビットラインＧＢＬを「選択グローバルビットライン」といい、１．２Ｖが印加されたグローバルビットラインＧＢＬを「非選択グローバルビットライン」ということとする。
【００９１】
図１５に示した時刻ｔ２において、コントロールゲートラインＣＧに５Ｖを印加する。図１６Ａに、コントロールゲートラインＣＧに５Ｖが印加された状態を示す。以下、１行目第２列のメモリセル（選択メモリセル）Ｍｃ０に書き込みを行う例について説明する。
【００９２】
図１５に示した時刻ｔ３において、ソースラインＳＬ、チャージングラインＣＬ、及びｎ型ウェルＮＷに５Ｖを印加する。図１６Ｂに示すように、チャージングトランジスタＴｃを介して、ローカルビットラインＬＢＬが５Ｖにプリチャージされる。セレクトトランジスタＴｍｓがオン状態であるため、セレクトトランジスタＴｍｓとメモリトランジスタＴｍとの間の不純物拡散層（メモリトランジスタＴｍのドレイン）も５Ｖにプリチャージされる。
【００９３】
図１５に示した時刻ｔ４において、チャージングゲートラインＣＧＧに５Ｖを印加する。図１６Ｃに示すように、チャージングトランジスタＴｃがオフ状態になるため、ローカルビットラインＬＢＬがフローティング状態になる。チャージの流出入が無いため、ローカルビットラインＬＢＬの電位及びメモリトランジスタＴｍのドレインの電位は５Ｖに維持される。
【００９４】
図１５に示した時刻ｔ５において、すべてのセレクトゲートラインＳＧに５Ｖを印加する。図１６Ｄに示すように、セレクトトランジスタＴｍｓがオフ状態になるため、メモリトランジスタＴｍのドレインがフローティング状態になる。チャージの流出入がないため、メモリトランジスタＴｍのドレインの電位は５Ｖに維持される。
【００９５】
図１５に示した時刻ｔ６において、コントロールゲートラインＣＧに１０Ｖを印加する。図１６Ｅに、コントロールゲートラインＣＧに１０Ｖが印加された状態を示す。
【００９６】
図１５に示した時刻ｔ７において、選択メモリセルＭｃ０が属するセクタ１のセクタセレクトラインＳＳＥＬに１．２Ｖを印加する。図１６Ｆに示すように、電圧が０Ｖに設定されているグローバルビットラインＧＢＬに接続されたセクタ１のローカルビットラインＬＢＬ（選択メモリセルＭｃ０が接続されたローカルビットライン）がディスチャージされ、その電位が０Ｖになる。他のローカルビットラインＬＢＬ（非選択ローカルビットライン）の電位は５Ｖに維持される。
【００９７】
図１５に示した時刻ｔ８において、選択メモリセルＭｃ０の行のセレクトゲートラインＳＧ（選択セレクトゲートライン）の電圧を０Ｖに戻す。図１６Ｇに示すように、選択メモリセルＭｃ０のセレクトトランジスタＴｍｓがオン状態になり、メモリトランジスタＴｍのドレイン電圧が０Ｖまで低下する。
【００９８】
図１７Ａに、選択メモリセルＭｃ０の２つのトランジスタの電圧印加状態を示す。メモリトランジスタＴｍのドレイン電圧Ｖｄが０Ｖになるため、ｎ型ウェルとドレインとの界面で、バンド間トンネリングにより電子正孔対が発生する。コントロールゲートに、ｎ型ウェルよりも高い電圧１０Ｖが印加されているため、発生した電子がメモリトランジスタＴｍのフローティングゲートに注入される。これにより、選択メモリセルＭｃ０に書き込みが行われる。
【００９９】
図１７Ｂに、選択メモリセルＭｃ０と同一行に配置され、同一のセクタ１に属する他のメモリセルＭｃ１の２つのトランジスタの電圧印加状態を示す。図１７Ｃに、選択メモリセルＭｃ０と同一行に配置され、異なるセクタ０に属するメモリセルＭｃ２の２つのトランジスタの電圧印加状態を示す。いずれのメモリセルにおいても、対応するローカルビットラインＬＢＬの電圧が５Ｖに維持されており、メモリトランジスタＴｍのドレイン電圧Ｖｄが５Ｖに維持されている。ドレイン電圧Ｖｄと、ｎ型ウェル電位Ｖｎｗとが等しいため、バンド間トンネリングは生じない。
【０１００】
図１７Ｄに、選択メモリセルＭｃ０と同一列の他のメモリセルＭｃ３の２つのトランジスタの電圧印加状態を示す。対応するローカルビットラインＬＢＬの電圧が０Ｖであるが、セレクトトランジスタＴｍｓがオフ状態であるため、メモリトランジスタＴｍのドレイン電圧Ｖｄは５Ｖに維持されている。ドレイン電圧Ｖｄと、ｎ型ウェル電位Ｖｎｗとが等しいため、バンド間トンネリングは生じない。
【０１０１】
図１５に示した時刻ｔ９において、選択セレクトゲートラインＳＧに５Ｖを印加する。時刻ｔ１０において、コントロールゲートラインＣＧの電圧を５Ｖに戻す。時刻ｔ１１において、選択セクタセレクトラインＳＳＥＬの電圧を０Ｖに戻す。時刻ｔ１２において、セレクトゲートラインＳＧ、コントロールゲートラインＣＧ、チャージングゲートラインＣＧＧ、ソースラインＳＬ、チャージングラインＣＬ、ｎ型ウェルＮＷの電圧を０Ｖに戻す。図１４に示したチャージングトランジスタＴｃがオン状態になるため、ローカルビットラインＬＢＬに０Ｖが印加される。時刻ｔ１３において、グローバルビットラインＧＢＬに印加されるデータ信号を０Ｖに戻す。
【０１０２】
図１８Ａに示すように、消去動作時には、グローバルビットラインＧＢＬ、セレクトゲートラインＳＧをフローティング状態にし、セクタセレクトラインＳＳＥＬに０Ｖを印加し、ソースラインＳＬ、チャージングラインＣＬ、ｎ型ウェルＮＷ、及びチャージングゲートラインＣＧＧに９Ｖを印加し、コントロールゲートラインＣＧに−９Ｖを印加する。これにより、メモリトランジスタＴｍのフローティングゲートに蓄積されていた電子が基板に引き抜かれる。
【０１０３】
図１８Ｂに示すように、読み出し動作時には、選択メモリセルのセクタに対応するセクタセレクトラインＳＳＥＬに１．２Ｖを印加し、他のセクタセレクトラインＳＳＥＬに０Ｖを印加する。ソースラインＳＬ、チャージングラインＣＬ、ｎ型ウェルＮＷ、チャージングゲートラインＣＧＧ、及びコントロールゲートラインＣＧに１．２Ｖを印加する。グローバルビットラインＧＢＬに０Ｖを印加する。選択メモリセルの行のセレクトゲートラインＳＧに−２Ｖを印加し、他のセレクトゲートラインＳＧに１．２Ｖを印加する。
【０１０４】
選択メモリセルのメモリトランジスタＴｍが書込み状態である場合には、相対的に大きな電流が流れ、消去状態である場合には、相対的に小さな電流しか流れない。この電流を、ビットライン制御回路３０のセンスアンプで検出することにより、データの読出しを行うことができる。
【０１０５】
実施例３においても、ビットライン制御回路３０を低電圧トランジスタで構成することができる。このため、実施例１の場合と同様に、チップ面積の縮小化、及び読み出し速度の高速化を図ることが可能になる。
【０１０６】
［実施例４］
図１９に、実施例４による不揮発性半導体メモリの断面図を示す。実施例４による不揮発性半導体メモリの等価回路図は、図１に示した実施例１による不揮発性半導体メモリの等価回路図と同一である。以下、実施例１との相違点について説明を行い、同一の構成については説明を省略する。
【０１０７】
図１９は、図１の列方向の断面図を示し、実施例１の図６に示した断面図に対応する。実施例１では、メモリトランジスタＴｍにフローティングゲート型トランジスタが用いられていたが、実施例４では、ＳＯＮＯＳ型トランジスタが用いられている。メモリトランジスタＴｍのゲート絶縁膜５５が、窒化シリコン膜５５Ｂを酸化シリコン膜５５Ａ、５５Ｃで挟んだ３層構造を有する。チャージングトランジスタＴｃのゲート絶縁膜６５は酸化シリコンで形成されている。書き込み動作時には、窒化シリコン膜５５Ｂに電荷が注入される。
【０１０８】
図２０Ａ及び図２０Ｂに、それぞれ図１９の一点鎖線２０Ａ−２０Ａ、及び一点鎖線２０Ｂ−２０Ｂにおける断面図を示す。図２０Ａ及び図２０Ｂは、それぞれ実施例１の図７Ａ及び図７Ｂの断面図に対応する。
【０１０９】
図２０Ａに示すように、チャージングトランジスタＴｃのゲート電極６６が、複数のチャージングトランジスタＴｃで共有されている。ゲート電極６６の上面に、金属シリサイド膜６９が形成されている。ゲート電極６６は、金属シリサイド膜６９及び導電プラグ７３を介して、層間絶縁膜７１の上に形成されたチャージングゲートラインＣＧＧに接続されている。
【０１１０】
図２０Ｂに示すように、メモリトランジスタＴｍのゲート電極５８が、同一行内のメモリトランジスタＴｍで共有されている。ゲート電極５８の上に、金属シリサイド膜５９が形成されている。
【０１１１】
実施例４による不揮発性半導体メモリの書き込み、消去、及び読み出し動作は、実施例１による不揮発性半導体メモリの動作と同一である。
【０１１２】
図２１に、比較例によるＳＯＮＯＳ型不揮発性半導体メモリの等価回路図を示す。この比較例では、図１に示したチャージングラインＣＬ、チャージングトランジスタＴｃ、チャージングゲートラインＣＧＧが設けられていない。
【０１１３】
書き込み動作時には、選択メモリセルＭｃ０に接続されるグローバルビットラインＧＢＬに５Ｖが印加され、ソースラインＳＬに０Ｖが印加され、ワードラインＷＬに９Ｖが印加される。
【０１１４】
図２２Ａに、比較例による選択メモリセルＭｃ０のメモリトランジスタＴｍの電圧印加状態を示す。ソース電圧Ｖｓが０Ｖ、ドレイン電圧Ｖｄが５Ｖ、ゲート電圧Ｖｇが９Ｖに設定される。ソースからドレインに向かって加速された電子が、チャネルのドレイン側の端部近傍においてゲート絶縁膜の窒化シリコン膜５５Ｂに注入される。
【０１１５】
図２２Ｂに、読み出し動作時におけるメモリトランジスタＴｍの電圧印加状態を示す。ソース電圧Ｖｓが０Ｖ、ドレイン電圧Ｖｄが１．２Ｖ、ゲート電圧Ｖｇが５Ｖに設定される。書き込み動作時、及び読み出し動作時のいずれも、ドレイン電圧Ｖｄがソース電圧Ｖｓより高い。このような読み出し方法を「フォワードリード」という。
【０１１６】
図２２Ｃに、実施例４による不揮発性半導体メモリの書き込み動作時における選択メモリセルのメモリトランジスタＴｍの電圧印加状態を示す。書き込み動作時には、図４Ａに示した実施例１の場合と同様に、ソース電圧Ｖｓが５Ｖ、ドレイン電圧Ｖｄが０Ｖ、ゲート電圧Ｖｇが９Ｖに設定される。このため、ドレインからソースに向かって加速された電子が、チャネルのソース側の端部近傍において、ゲート絶縁膜に注入される。
【０１１７】
実施例４による不揮発性半導体メモリの読み出し動作時の電圧印加状態は、図２２Ｂに示したものと同一である。図２２Ｂ及び図２２Ｃに示したように、書き込み動作時と、読み出し動作時とで、ソースドレイン間の電圧の高低の関係が逆転している。このような読み出し方法を「リバースリード」という。
【０１１８】
フォワードリードを行う場合には、書き込み状態と消去状態との閾値の差が小さい。これに対し、リバースリードを行う場合には、書き込み状態と消去状態との閾値の差が大きい。フォワードリードを行う場合に、リバースリードを行う場合と同程度の閾値シフトを得るためには、より多くの電荷をゲート絶縁膜に注入しなければならない。電荷注入量を多くすることは、信頼性の低下につながる。
【０１１９】
実施例４による不揮発性半導体メモリにおいては、比較例のものに比べて、少ない電荷注入量で大きな閾値シフトを得ることができるため、高い信頼性を確保することができる。また、実施例１の場合と同様に、チップ面積の縮小化、及び読み出し速度の高速化を図ることができる。
【０１２０】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【０１２１】
以上の実施例１〜実施例４を含む実施形態に関し、更に以下の付記を開示する。
【０１２２】
（付記１）
複数のグローバルビットラインと、
前記グローバルビットラインの各々に対応して、セクタごとに配置されたローカルビットラインと、
前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記グローバルビットラインに接続するセクタセレクトトランジスタと、
前記セクタに対応して配置され、対応するセクタの前記セクタセレクトトランジスタのオンオフを制御するセクタセレクトラインと、
前記ローカルビットラインの各々と交差する複数のワードラインと、
ソースラインと、
前記ローカルビットラインと前記ワードラインとの交差箇所に対応して配置され、前記ソースラインと、対応する前記ローカルビットラインとを接続し、対応する前記ワードラインによってオンオフが制御されるＮチャネルのメモリトランジスタを含むメモリセルと、
プリチャージ電圧が印加されるチャージングラインと、
前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記チャージングラインに接続するチャージングトランジスタと、
前記チャージングトランジスタのオンオフを制御するチャージングゲートラインと、
前記グローバルビットライン、前記セクタセレクトライン、前記ワードライン、前記ソースライン、前記チャージングライン、前記チャージングゲートラインに印加する電気信号を制御する制御回路と
を有する不揮発性半導体メモリ。
【０１２３】
（付記２）
前記グローバルビットラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜は、前記ワードラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜よりも薄い付記１に記載の不揮発性半導体メモリ。
【０１２４】
（付記３）
前記セクタセレクトラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜は、前記ワードラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜よりも薄い付記１または２に記載の不揮発性半導体メモリ。
【０１２５】
（付記４）
前記制御回路は、
データ書き込み動作時に、
前記複数のグローバルビットラインにデータ信号を印加し、
前記セクタセレクトトランジスタをオフにし、前記チャージングトランジスタをオンにして、前記ローカルビットラインに前記プリチャージ電圧を印加し、
書き込み対象のメモリセルが接続されている前記ワードラインに、ワードライン選択信号を印加するとともに、前記書き込み対象のメモリセルに対応する前記ローカルビットラインに接続された前記セクタセレクトトランジスタをオン状態して、前記ローカルビットラインをディスチャージすることにより、前記書き込み対象のメモリセルに電流を流して書き込みを行う付記１乃至３のいずれか１項に記載の不揮発性半導体メモリ。
【０１２６】
（付記５）
前記制御回路は、
前記チャージングトランジスタをオン状態にした後、かつ前記セクタセレクトトランジスタをオン状態にする前に、前記チャージングラインに前記プリチャージ電圧を印加する付記４に記載の不揮発性半導体メモリ。
【０１２７】
（付記６）
前記ソースラインに印加されるソース電圧は、前記チャージングラインに印加される前記プリチャージ電圧と等しい付記５に記載の不揮発性半導体メモリ。
【０１２８】
（付記７）
複数のグローバルビットラインと、
前記グローバルビットラインの各々に対応して、セクタごとに配置されたローカルビットラインと、
前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記グローバルビットラインに接続するセクタセレクトトランジスタと、
前記セクタに対応して配置され、対応するセクタの前記セクタセレクトトランジスタのオンオフを制御するセクタセレクトラインと、
前記ローカルビットラインの各々と交差する複数の行選択ラインと、
ソースラインと、
前記ローカルビットラインと前記行選択ラインとの交差箇所に対応して配置され、前記ソースラインと、対応する前記ローカルビットラインとを接続し、対応する前記行選択ラインによって導通状態が制御されるメモリセルと、
プリチャージ電圧が印加されるチャージングラインと、
前記ローカルビットラインに対応して配置され、対応する前記ローカルビットラインを前記チャージングラインに接続するチャージングトランジスタと、
前記チャージングトランジスタのオンオフを制御するチャージングゲートラインと、
前記グローバルビットライン、前記セクタセレクトライン、前記行選択ライン、前記ソースライン、前記チャージングライン、及び前記チャージングゲートラインに印加する電気信号を制御する制御回路と
を有し、
データ書き込み時に、
前記制御回路は、
前記チャージングラインに前記プリチャージ電圧を印加し、前記チャージングトランジスタをオン状態にして、前記ローカルビットラインに、前記プリチャージ電圧を印加し、
その後、書き込み対象のメモリセルに対応する前記ローカルビットラインに接続された前記セクタセレクトトランジスタをオン状態にして、前記ローカルビットラインをディスチャージする不揮発性半導体メモリ。
【０１２９】
（付記８）
前記グローバルビットラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜は、前記行選択ラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜よりも薄い付記７に記載の不揮発性半導体メモリ。
【０１３０】
（付記９）
前記セクタセレクトラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜は、前記行選択ラインに印加する電気信号を制御する回路を構成するトランジスタのゲート絶縁膜よりも薄い付記７または８に記載の不揮発性半導体メモリ。
【０１３１】
（付記１０）
前記メモリセルの各々は、セレクトトランジスタとメモリトランジスタとを含み、前記メモリトランジスタのドレインが、前記セレクトトランジスタを介して、対応する前記ローカルビットラインに接続され、前記セレクトトランジスタが、対応する前記行選択ラインによってオンオフ制御され、前記メモリトランジスタのソースが、前記ソースラインに接続されている付記７乃至９のいずれか１項に記載の不揮発性半導体メモリ。
【符号の説明】
【０１３２】
３０  ビットライン制御回路
３１  ワードライン制御回路
３２  チャージングゲート制御回路
３３  セクタ制御回路
３４  ソースライン制御回路
３５  チャージングライン制御回路
３６Ｐ  Ｐ型ウェル電圧制御回路
３６Ｎ  Ｎ型ウェル電圧制御回路
３７  セレクトゲートライン制御回路
３８  コントロールゲートライン制御回路
５０  半導体基板
５１  ｎ型ウェル
５２  素子分離絶縁膜
５３Ｓ  メモリトランジスタのソース
５３Ｄ  メモリトランジスタのドレイン
５４Ｓ  チャージングトランジスタのソース
５４Ｄ  チャージングトランジスタのドレイン
５５  ゲート絶縁膜
５６  フローティングゲート
５７  中間絶縁膜
５８  コントロールゲート
５９  金属シリサイド膜
６５  ゲート絶縁膜
６６  ゲート電極
６７  中間絶縁膜
６８  上部導電膜
６９  金属シリサイド膜
７０  エッチングストッパ膜
７１  層間絶縁膜
７３  導電プラグ
７５  金属シリサイド膜
ＧＢＬ  グローバルビットライン
ＬＢＬ  ローカルビットライン
ＳＳＥＬ  セクタセレクトライン
ＷＬ  ワードライン
ＣＧＧ  チャージングゲートライン
ＣＬ  チャージングライン
ＳＬ  ソースライン
Ｔｍ  メモリトランジスタ
Ｔｍｓ  セレクトトランジスタ
Ｔｓ  セクタセレクトトランジスタ
Ｔｃ  チャージングトランジスタ
ＰＷ  ｐ型ウェル
ＮＷ  ｎ型ウェル
ＳＧ  セレクトゲートライン
ＣＧ  コントロールゲートライン
Ｍｃ  メモリセル
【図１】
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【図２】
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【図３−１】
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【図３−２】
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【図３−３】
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【図３−４】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０−１】
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【図１０−２】
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【図１０−３】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６−１】
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【図１６−２】
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【図１６−３】
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【図１６−４】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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