(57)【特許請求の範囲】
【請求項１】
マトリックス状に配置された複数の有機ＥＬ素子を有する表示パネルにおけるこの複数の有機ＥＬ素子の陽極側にそれぞれ接続される複数の陽極接続ラインに対応してそれぞれ設けられ電流を吐出す複数の電流源と、複数の前記有機ＥＬ素子の陰極側にそれぞれ接続される複数の陰極接続ラインに対応してそれぞれ設けられこれら陰極接続ラインを順次走査して前記陰極接続ラインから流出される電流を所定のバイアスラインにシンクする駆動回路と、一定期間の間前記所定のバイアスラインあるいは所定の定電圧のラインに前記陽極接続ラインを接続して前記有機ＥＬ素子の電荷を放電する放電回路とを備える有機ＥＬ駆動回路において、
前記複数の陰極接続ラインのうち、現在走査対象となる前記陰極接続ラインに接続される前記駆動回路が自己が接続されている前記陰極接続ラインを前記所定のバイアスラインに接続し、前記現在走査対象となる前記陰極接続ラインより１ラインあるいは複数ライン前に走査した陰極接続ラインに接続される１つあるいは複数の前記駆動回路が前記有機ＥＬ素子を逆バイアスにする電圧を自己が接続されている前記陰極接続ラインに印加し、残りの複数の前記陰極接続ラインに接続される複数の前記駆動回路が前記一定期間の間、自己が接続されている前記陰極接続ラインをハイ・インピーダンに設定するものであって、
各前記駆動回路は、論理回路と、出力端子が前記陰極接続ラインに接続されたプッシュプル動作のＣＭＯＳ回路とを有し、前記前に走査した陰極接続ラインに接続される１つあるいは複数の前記駆動回路における前記ＣＭＯＳ回路がこれの駆動回路における前記論理回路の出力を受けて前記逆バイアスにする電圧をその出力端子に発生し、前記現在走査対象となる前記陰極接続ラインに接続される前記駆動回路における前記ＣＭＯＳ回路がこれの前記駆動回路における前記論理回路の出力を受けてその出力端子を前記所定のバイアスラインに接続することで自己が接続されている前記陰極接続ラインを前記所定のバイアスラインに接続し、前記残りの複数の前記陰極接続ラインに接続される複数の前記駆動回路における前記ＣＭＯＳ回路がこれの前記駆動回路における前記論理回路の出力を受けてその出力端子をハイ・インピーダンスに設定する有機ＥＬ駆動回路。
【請求項２】
前記逆バイアスの電圧が設定される前記陰極接続ラインは１ラインであり、前記所定のバイアスラインは接地ラインであり、前記論理回路は、前記現在走査対象となるラインについての走査のための駆動信号を第１の駆動信号として受け、次の前記陰極接続ラインが走査対象とされたときに発生する次の走査ラインについての前記走査のための駆動信号あるいはこれに応じた信号を第２の駆動信号として受けて、前記第１の駆動信号に応じて前記ＣＭＯＳ回路の前記出力端子を前記接地ラインに接続する論理信号を発生し、前記第２の駆動信号に応じて前記逆バイアスにする電圧を前記ＣＭＯＳ回路の前記出力端子に発生する論理信号を発生する請求項１記載の有機ＥＬ駆動回路。
【請求項３】
前記論理回路は、さらに所定の期間の間前記出力端子を前記ハイ・インピーダンスに設定するためのパルスを受けて前記第１の駆動信号あるいは第２の駆動信号を受けていないときに前記ＣＭＯＳ回路の出力端子をハイ・インピーダンスに設定する論理信号を発生する請求項２記載の有機ＥＬ駆動回路。
【請求項４】
マトリックス状に配置された複数の有機ＥＬ素子を有する表示パネルにおけるこの複数の有機ＥＬ素子の陽極側にそれぞれ接続される複数の陽極接続ラインに対応してそれぞれ設けられ電流を吐出す複数の電流源と、複数の前記有機ＥＬ素子の陰極側にそれぞれ接続される複数の陰極接続ラインに対応してそれぞれ設けられこれら陰極接続ラインを順次走査して前記陰極接続ラインから流出される電流を所定のバイアスラインにシンクする駆動回路と、一定期間の間前記所定のバイアスラインあるいは所定の定電圧のラインに前記陽極接続ラインを接続して前記有機ＥＬ素子の電荷を放電する放電回路とを備える有機ＥＬ表示装置において、
前記複数の陰極接続ラインのうち、現在走査対象となる前記陰極接続ラインに接続される前記駆動回路が自己が接続されている前記陰極接続ラインを前記所定のバイアスラインに接続し、前記現在走査対象となる前記陰極接続ラインより１ラインあるいは複数ライン前に走査した陰極接続ラインに接続される１つあるいは複数の前記駆動回路が前記有機ＥＬ素子を逆バイアスにする電圧を自己が接続されている前記陰極接続ラインに印加し、残りの複数の前記陰極接続ラインに接続される複数の前記駆動回路が前記一定期間の間、自己が接続されている前記陰極接続ラインをハイ・インピーダンに設定するものであって、
各前記駆動回路は、論理回路とプッシュプル動作のＣＭＯＳ回路とを有し、各前記駆動回路の前記ＣＭＯＳ回路の出力端子が各前記陰極接続ラインにそれぞれ接続され、前記前に走査した陰極接続ラインに接続される１つあるいは複数の前記駆動回路における前記ＣＭＯＳ回路がこれの駆動回路における前記論理回路の出力を受けて前記逆バイアスにする電圧をその出力端子に発生し、前記現在走査対象となる前記陰極接続ラインに接続される前記駆動回路における前記ＣＭＯＳ回路がこれの前記駆動回路における前記論理回路の出力を受けてその出力端子を前記所定のバイアスラインに接続することで自己が接続されている前記陰極接続ラインを前記所定のバイアスラインに接続し、前記残りの複数の前記陰極接続ラインに接続される複数の前記駆動回路における前記ＣＭＯＳ回路がこれの前記駆動回路における前記論理回路の出力を受けてその出力端子をハイ・インピーダンスに設定する有機ＥＬ表示装置。
【請求項５】
前記逆バイアスの電圧が設定される前記陰極接続ラインは１ラインであり、前記所定のバイアスラインは接地ラインであり、前記論理回路は、前記現在走査対象となるラインについての走査のための駆動信号を第１の駆動信号として受け、次の前記陰極接続ラインが走査対象とされたときに発生する次の走査ラインについての前記走査のための駆動信号あるいはこれに応じた信号を第２の駆動信号として受けて、前記第１の駆動信号に応じて前記ＣＭＯＳ回路の前記出力端子を前記接地ラインに接続する論理信号を発生し、前記第２の駆動信号に応じて前記逆バイアスにする電圧を前記ＣＭＯＳ回路の前記出力端子に発生する論理信号を発生する請求項４記載の有機ＥＬ表示装置。
【請求項６】
前記論理回路は、さらに所定の期間の間前記出力端子を前記ハイ・インピーダンスに設定するためのパルスを受けて前記第１の駆動信号あるいは第２の駆動信号を受けていないときに前記ＣＭＯＳ回路の出力端子をハイ・インピーダンスに設定する論理信号を発生する請求項５記載の有機ＥＬ表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、有機ＥＬ駆動回路および有機ＥＬ表示装置に関し、詳しくは、マトリックス状に配置された有機ＥＬ素子の誤発光を防止しかつ消費電力を低減することができるような有機ＥＬ駆動回路および有機ＥＬ表示装置の改良に関する。
【０００２】
【従来の技術】
有機ＥＬ表示装置は、自発光による高輝度表示が可能であることから、小画面での表示に適し、携帯電話機、ＤＶＤプレーヤ、ＰＤＡ（携帯端末装置）等に搭載される次世代表示装置として現在注目されている。この有機ＥＬ表示装置には、液晶表示装置のように電圧駆動を行うと、輝度ばらつきが大きくなり、かつ、Ｒ（赤），Ｇ（緑），Ｂ（青）に感度差があることから制御が難しくなる問題点がある。
そこで、最近では、電流駆動のドライバを用いた有機ＥＬ表示装置が提案されている。例えば、特開平１０−１１２３９１号などでは、電流駆動により輝度ばらつきの問題を解決する技術が記載されている。
【０００３】
携帯電話機用の有機ＥＬ表示装置の有機ＥＬ表示パネルでは、カラムラインの数が３９６個（１３２×３）の端子ピン（以下ピン）、ローラインが１６２個のピンを持つものが提案され、カラムライン、ローラインのピンはこれ以上に増加する傾向にある。
このような有機ＥＬ表示パネルの電流駆動回路の出力段は、アクディブマトリックス型でも単純マトリックス型のものでもピン対応に電流源の駆動回路、例えば、カレントミラー回路による出力回路が設けられている。そのドライブ段は、例えば、特願２００２−８２６６２号（特願２００１−８６９６７号と特願２００１−３９６２１９号の国内優先出願）のようにピン対応に多数の出力側トランジスタを有するパラレル駆動のカレントミラー回路（基準電流分配回路）を有していて、入力段となる手前の基準電流発生回路から基準電流を受けてピン対応に多数のミラー電流を発生することで基準電流をピン対応に分配して出力回路を駆動する。あるいはピン対応に分配されたこのミラー電流をさらにｋ倍（ｋは２以上の整数）の電流に増幅して出力回路を駆動する。そして、そのｋ倍電流増幅回路には、ピン対応にＤ／Ａ変換回路を設けたこの出願人の特願２００２−３３７１９号の出願がある。これは、カラム側のピン対応にＤ／Ａ変換回路が表示データを受けてこの表示データをピン対応にＡ／Ｄ変換してカラム方向の駆動電流を同時に生成する。
【０００４】
ところで、有機ＥＬ表示装置では、カラム側（陽極側）の１ラインが電流吐出し側となり、ロー側（陰極走査側）が電流吸い込み側（シンク側）となって、ロー側の走査に応じてカラム側の電流駆動回路から電流が有機ＥＬ素子（以下ＥＬ素子）の陽極側に出力される。ＥＬ素子の陰極側は、ＣＭＯＳのプッシュプル回路を介してグランドＧＮＤに接続され、この駆動電流をシンクする。ＥＬ素子は、容量性の素子であるので、このとき、駆動電流の一部を電荷として蓄積する。そのためマトリックス状にＥＬ素子を配置する表示装置にあっては、走査対象となっていない周囲のＥＬ素子から走査対象となっているＥＬ素子へ電荷が流れ込み、駆動対象でないＥＬ素子が発光し、あるいは駆動対象のＥＬ素子の輝度が変化して誤発光する問題がある。
図６は、一般的な有機ＥＬ表示パネルの概要を示す説明図である。１は、マトリックス状に配置されたＥＬ素子４を有する有機ＥＬ表示パネル、２は、カラム側の電流駆動回路、３は、ロー側の駆動回路、４は、ＥＬ素子であって、説明の都合上、コンデンサとして示してある。また、ロー側の駆動回路３のＣＭＯＳのプッシュプル回路はスイッチとして示してある。
【０００５】
有機ＥＬ表示パネル１にあっては、ＥＬ素子４の接合容量で決定された一定期間だけＥＬ素子４が駆動時点であらかじめ充電され、ＥＬ素子４の輝度を向上させ、輝度むらなどを防止している。そのために駆動する前にスイッチ回路ＳＷが一定期間ＯＮにされてＥＬ素子４の電荷が放電され、リセットされる。このリセットは、ロー側の駆動回路３の走査対象なるラインがＬｏｗレベル（以下“Ｌ”）になった初期の一定期間、スイッチ回路ＳＷをＯＮにしてカラム側の電流駆動回路２の出力が接続されている陽極側ライン（カラムライン）Ｘ1，Ｘ2，Ｘ3…をグランドＧＮＤへと落とすことで行われる。これによりＥＬ素子４の残留電荷が放電され、その後にカラム側の電流駆動回路２の出力電流がＥＬ素子４に加えられる。また、ロー側の駆動回路３においては走査対象以外のＥＬ素子４が逆バイアスされる。このようにしておかないと、走査対象のＥＬ素子４に流れ込む駆動電流が周囲のＥＬ素子４にも流れ込み、誤発光の原因になる。そのため、走査対象以外の陰極側ライン（ローライン）Ｙ1，Ｙ2，Ｙ3…は、Ｈｉｇｈレベル（以下“Ｈ”）に固定される。
【０００６】
【発明が解決しようとする課題】
近年、駆動ピン数は高解像度の要請により増加する傾向にある。そのため、駆動周波数も高くなり、消費電力は増加する傾向にある。しかし、誤発光防止のために走査対象以外のＥＬ素子をロー側において逆バイアスにすると、逆バイアスした分の電荷がＥＬ素子に、駆動する方向とは逆方に蓄積される。そのため、あるローラインが走査対象となったときには、逆方向に蓄積された電荷を相殺して駆動するだけの大きな過渡電流が流れる。その結果、逆バイアス分の電荷を蓄積するための電流による電力消費と、前記の過渡電流とによる駆動電流の増加が駆動ピン数の増加に応じて無視できなくなってきている。
この発明の目的は、このような従来技術の問題点を解決するものであって、マトリックス状に配置された有機ＥＬ素子の誤発光を防止しかつ消費電力を低減することができる有機ＥＬ駆動回路および有機ＥＬ表示装置を提供することにある。
【０００７】
【課題を解決するための手段】
このような目的を達成するためのこの発明のＥＬ駆動回路およびＥＬ表示装置の特徴は、マトリックス状に配置された複数の有機ＥＬ素子を有する表示パネルにおけるこの複数の有機ＥＬ素子の陽極側にそれぞれ接続される複数の陽極接続ラインに対応してそれぞれ設けられ電流を吐出す複数の電流源と、複数の前記有機ＥＬ素子の陰極側にそれぞれ接続される複数の陰極接続ラインに対応してそれぞれ設けられこれら陰極接続ラインを順次走査して前記陰極接続ラインから流出される電流を所定のバイアスラインにシンクする駆動回路と、一定期間の間前記所定のバイアスラインあるいは所定の定電圧のラインに前記陽極接続ラインを接続して前記有機ＥＬ素子の電荷を放電する放電回路とを備える有機ＥＬ駆動回路において、
前記複数の陰極接続ラインのうち、現在走査対象となる前記陰極接続ラインに接続される前記駆動回路が自己が接続されている前記陰極接続ラインを前記所定のバイアスラインに接続し、前記現在走査対象となる前記陰極接続ラインより１ラインあるいは複数ライン前に走査した陰極接続ラインに接続される１つあるいは複数の前記駆動回路が前記有機ＥＬ素子を逆バイアスにする電圧を自己が接続されている前記陰極接続ラインに印加し、残りの複数の前記陰極接続ラインに接続される複数の前記駆動回路が前記一定期間の間、自己が接続されている前記陰極接続ラインをハイ・インピーダンに設定するものである。
そして、各前記駆動回路は、論理回路と出力端子が陰極接続ラインに接続されたプッシュプル動作のＣＭＯＳ回路とを有し、前に走査した陰極接続ラインに接続される１つあるいは複数の駆動回路におけるＣＭＯＳ回路がこれの駆動回路における論理回路の出力を受けて逆バイアスにする電圧を出力端子に発生し、現在走査対象となる陰極接続ラインに接続される駆動回路におけるＣＭＯＳ回路がこれの駆動回路における論理回路の出力を受けてその出力端子を所定のバイアスラインに接続することで自己が接続されている陰極接続ラインを所定のバイアスラインに接続し、残りの複数の陰極接続ラインに接続される複数の駆動回路におけるＣＭＯＳ回路がこれの駆動回路における論理回路の出力を受けてその出力端子をハイ・インピーダンスに設定するものである。
【０００８】
【発明の実施の形態】
このように、この発明にあっては、現在走査対象となるラインより１ラインあるいは数ライン前に走査したラインに接続される１つまたは複数の電流駆動回路が有機ＥＬ素子を逆バイアスにする電圧を自己が接続されている陰極接続ラインに印加し、この電流駆動回路と現在走査対象となるラインの電流駆動回路以外の残りの陰極接続ラインに接続される駆動回路が一定期間の間、自己が接続されている陰極接続ラインをハイ・インピーダンスに設定してＥＬ素子に蓄積されている電荷の放電を抑えることで誤発光を防止する。
もちろん、このとき、現在走査対象となっている陰極接続ラインに接続されている駆動回路は、ロー側走査対象として自己が接続されている陰極接続ラインを所定のバイアスラインに接続しているので、そのＥＬ素子の電荷も一定期間放電される。
これにより逆バイアス分の電荷を蓄積する電流のラインが手前の１ラインあるいは数ラインだけとなり、過渡電流による駆動電流の増加が抑えられ、全体の消費電力を低減することができる。
その結果、マトリックス状に配置されたＥＬ素子の誤発光を防止しかつ消費電力を低減することができる有機ＥＬ駆動回路および有機ＥＬ表示装置を容易に実現することができる。
【０００９】
【実施例】
図１は、この発明のＥＬ駆動回路を適用した一実施例のロー側の走査回路のブロック図、図２は、手前に走査したローラインを放電パルスに関係なく逆バイアス設定する基本的な駆動動作の説明図、図３は、図２の電流駆動回路の駆動動作のタイミングチャート、図４は、この発明の実施例におけるロー側電流駆動回路のブロック図、そして、図５は、図４の電流駆動回路による表示駆動のタイミングチャートである。なお、各図において同一の構成要素は同一の符号で示す。
図１において、１０は、ロー側走査回路であって、１１は、フリップフロップ（ＦＦ）１１ａ，１１ｂ，１１ｃ…からなるシフトレジスタである。このシフトレジスタ１１にはロー側の走査ライン数分の段数のフリップフロップが接続されている。フリップフロップ１１ａ，１１ｂ，１１ｃ…は、それぞれデータ端子Ｄに前段のフリップフロップからＱ出力のデータを受け、クロック端子ＣＫにはロー側のクロックであるロークロックＣＬＫを端子ＣＬを介して受けて動作する。
【００１０】
初段のフリップフロップ１１ａは、データ入力端子Ｄinにコントロール回路１４から“１”の１ビットのデータを受ける。そして各段のフリップフロップの出力としてＱ出力の反転出力であるＱバー出力がインバータ１３を介して各段に対応して設けられた電流駆動回路１２，１２，…にそれぞれ送出される。各インバータ１３の出力は、前段のフリップフロップに対応する電流駆動回路１２にも入力される。
なお、各図においては、同一構成要素を同一の符号で示し、それらの説明を割愛する。
初段のフリップフロップに対応するインバータ１３の出力は、最終段のフリップフロップに対応する電流駆動回路１２に入力される。この場合、最終段のフリップフロップの後に初段のフリップフロップに対応するダミーフリップフロップを設けて、このダミーフリップフロップからの出力をインバータ１３を介して最終段のフリップフロップに対応する電流駆動回路１２に入力するようにしてもよい。このようにすれば、初段のフリップフロップに対応するインバータ１３の出力を最終段の電流駆動回路１２に入力するための引き回し配線は不要となり、配線接続ラインのレイアウトが簡単になる。
【００１１】
コントロール回路１４は、ロークロックＣＬＫと、ローデータ“１”を発生して、これらをシフトレジスタ１１に入力し、さらに放電パルスＰｄを発生して各電流駆動回路１２に入力する。
電流駆動回路１２，１２，１２…は、フリップフロップ１１ａ，１１ｂ，１１ｃ…の各段に対応して設けられていて、同様に各段に対応して設けられたインバータ１３，１３，１３…１３を介してフリップフロップのＱバー出力を受ける。その結果、電流駆動回路１２に入力される信号は、フリップフロップのＱ出力に対応するものとなる。
シフトレジスタ１１には、ロー側の走査開始時点で初段のフリップフロップ１１ａから最終段のフリップフロップに向かってコントロール回路１４から入力されたビット“１”のデータがロークロックＣＬＫに応じて順次シフトされていく。これによりビット“１”がセットされたフリップフロップのＱバー出力に対応する電流駆動回路１２は、そのときに走査対象の対象となるローライン（陰極側ライン）に“Ｌ”の出力を発生する。これによりローラインＹ1，Ｙ2，Ｙ3…は順次駆動されていく。このとき他のフリップフロップは、ビット“０”がセットされているのでその出力に対応する電流駆動回路１２は走査の対象とはならない。
【００１２】
手前に走査したローラインを放電パルスに関係なく逆バイアス設定する基本的な駆動動作を図２を参照して説明する。
各電流駆動回路１２は、図２に示すように論理回路１２１とレベルシフト回路１２２、バッファ１２３，１２４、そしてＣＭＯＳトランジスタＴrp，ＴrnからなるＣＭＯＳ出力回路１２５とからなる。各電流駆動回路１２のＣＭＯＳ出力回路１２５の出力端子１２ｄは、図１に示すように、それぞれロー側のラインＹ1，Ｙ2，Ｙ3…に接続されている。各電流駆動回路１２は、自己の段に対応するインバータ１３の出力（第１の駆動信号）と放電パルスＰｄ、そして次段のインバ
ータ１３の出力（第２の駆動信号）とを受けて、現在走査対象となっている電流駆動回路１２と１つ前に走査対象となっている電流駆動回路１２を除いて、放電動作の一定期間だけローラインＹ1，Ｙ2，Ｙ3…を“Ｌ”にする（図３の放電パルスＰｄの期間参照）。
手前に走査したローラインを逆バイアス設定する電流駆動回路１２の基本的な駆動動作について、図１，図２を参照して説明すると、インバータ１３の入力端子として自己のフリップフロップの段に対応するインバータ１３の出力信号を入力端子１２ａに受け、次段のフリップフロップに対応するインバータ１３からの出力信号を入力端子１２ｂに受ける。そして放電パルスＰｄを入力端子１２ｃに受ける。
論理回路１２１は、２つのＯＲゲートと２つのＡＮＤゲートとで構成されている。２入力ＯＲゲート１２１ａを介して入力端子１２ａから自己に対応する段のインバータ１３の出力信号を受けてそれをレベルシフト回路１２２，バッファ１２３を介してＣＭＯＳ出力回路１２５のトランジスタＴrnのゲートへ出力する。この２入力ＯＲゲート１２１ａは、他方の入力として３入力ＡＮＤゲート１２１ｂの出力を受ける。
【００１３】
３入力ＡＮＤゲート１２１ｂは、入力端子１２ｃから放電パルスＰdを受け、さらに入力端子１２ｂから次段のインバータ１３の出力信号を負論理入力に受け、そして自己に対応する段のインバータ１３の出力信号を負論理入力に受ける。３入力ＡＮＤゲート１２１ｂの出力は、２入力ＯＲゲート１２１ａへ入力されて、これを介して“Ｈ”の信号でＣＭＯＳ出力回路１２５のトランジスタＴrnを駆動してこれをＯＮにする。“Ｌ”の信号でトランジスタＴrnをＯＦＦにする。
【００１４】
同様に、２入力ＡＮＤゲート１２１ｃは、入力端子１２ｃから放電パルスＰdを受け、さらに入力端子１２ｂから次段のインバータ１３の出力信号を負論理入力に受ける。２入力ＡＮＤゲート１２１ｃの出力は、２入力ＯＲゲート１２１ｄへ入力され、“Ｌ”のときにＯＲゲート１２１ｄを介して“Ｌ”の信号でＣＭＯＳ出力回路１２５のトランジスタＴrpを駆動してこれをＯＮにする。“Ｈ”信号のときにはトランジスタＴrpがＯＦＦになる。  そこで、次段のインバータ１３の出力が“Ｈ”のときには、放電パルスＰｄが阻止される。すなわち、トランジスタＴrn，トランジスタＴrpのＯＮ／ＯＦＦは放電パルスＰdによらなず、自己の電流駆動回路１２は、ロー側走査の対象となっていないので、入力端子１２ａに入力された駆動信号（インバータ１３の出力信号）“Ｌ”がＯＲゲート１２１ｄを介してトランジスタＴrpのゲートへ出力され、トランジスタＴrpがＯＮにされ、出力端子１２ｄが＋ＶDDに設定される。
また、自己の電流駆動回路１２がロー側走査の対象となっているときは、入力端子１２ａに入力された駆動信号（インバータ１３の出力信号）“Ｈ”がＯＲゲート１２１ｄを介してトランジスタＴrpのゲートへ出力されるので、放電パルスＰｄには無関係にトランジスタＴrpがＯＦＦにされ、出力端子１２ｄがグランドＧＮＤに落ちる。
【００１５】
したがって、電流駆動回路１２がロー側走査の対象となっているときと、次段に対応する電流駆動回路１２がロー側走査の対象となっているときの２つの条件のときには、放電パルスＰｄには関係なく、論理回路１２１は、自己に対応する段のインバータ１３の出力信号“Ｈ”，“Ｌ”に応じて“Ｈ”，“Ｌ”の出力信号をＯＲゲート１２１ａとＯＲゲート１２１ｄとを介してＣＭＯＳ出力回路１２５に送出してランジスタＴrn，トランジスタＴrpをＯＮ／ＯＦＦする。
その結果、このような３入力ＡＮＤゲート１２１ｂと２入力ＡＮＤゲート１２１ｃとにより放電パルスＰｄを阻止してロー側走査の対象となっているＣＭＯＳ出力回路１２５は、その出力端子１２ｄに“Ｌ”を発生し、１つ前にロー側走査の対象となって、いまはロー側走査の対象となっていない前段のＣＭＯＳ出力回路１２５は、その出力端子１２ｄに“Ｈ”を発生し、従来と同様な走査制御になる。
これ以外の場合には、各段のフリップフロップに対応するインバータ１３の出力は、“Ｌ”となっていて、かつ、次段のフリップフロップに対応するインバータ１３の出力も、“Ｌ”となっているので、３入力ＡＮＤゲート１２１ｂと２入力ＡＮＤゲート１２１ｃはそれぞれ開き、“Ｈ”の放電パルスＰｄは、２入力ＯＲゲート１２１ａ、２入力ＯＲゲート１２１ｄへそれぞれ入力されて、レベルシフト回路１２２，バッファ１２４を介してトランジスタＴrn，トランジスタＴrpのゲートへそれぞれ出力される。
【００１６】
その結果、放電パルスＰｄの“Ｈ”の期間の間、ＣＭＯＳ出力回路１２５のトランジスタＴrnがＯＮになり、トランジスタＴrpがＯＦＦになる。放電パルスＰｄの“Ｈ”の期間の間、トランジスタＴrnがＯＮになると、ロー側走査の対象となっているフリップフロップの前段のフリップフロップに対応する電流駆動回路１２以外の電流駆動回路１２が接続されるローラインは、“Ｌ”になる。
したがって、論理回路１２１は、“Ｈ”の放電パルスＰdを受けたときにはトランジスタＴrnをＯＮにし、トランジスタＴrpをＯＦＦにして出力端子１２ｄをグランドＧＮＤへと落とす論理出力を発生するが、現在走査対象となっている電流駆動回路１２に対しては放電パルスＰdに関係なく、出力端子１２ｄをグランドＧＮＤへと落とし、１つ前に走査対象となっている電流駆動回路１２に対しては放電パルスＰdに関係なくトランジスタＴrnをＯＦＦにし、トランジスタＴrpをＯＮにして出力端子１２ｄを電源ライン＋ＶDDに接続する制御をする。
すなわち、図３に示すように、ロー側走査の対象となっているフリップフロップに対応する電流駆動回路１２とその前段のフリップフロップに対応する電流駆動回路１２以外の電流駆動回路１２の出力端子１２ｄは、放電パルスＰｄが発生している期間に“Ｌ”となって、ＥＬ素子４を逆バイアスにはしない。そして、放電期間が終了して放電パルスＰｄが“Ｌ”になると、これらの電流駆動回路１２の出力は、“Ｈ”に保持され、ＥＬ素子４を逆バイアスする。
ロー側の現在走査対象となっている電流駆動回路１２は、入力端子１２ａに“Ｈ”が入力されているので２入力ＡＮＤゲート１２１ｃに“Ｈ”の出力が発生してトランジスタＴrpがＯＦＦになる。このとき、ロー側の現在走査対象となっている電流駆動回路１２のトランジスタＴrpがＯＮになっているので、その出力端子１２ｄは、放電パルスＰｄの有無に関係なく、“Ｌ”に保持されて、通常のロー側走査が行われる。
【００１７】
その結果、図３に示すような波形でロー側走査が順次行われる。なお、図３において、ロー側の現在走査対象となっているロー側ラインがライン２であるとすると、これが“Ｌ”のときに、その手前がライン１が“Ｈ”となっている。そして、その他の走査ラインは、放電パルスＰｄがある期間だけ“Ｌ”に維持される。
このような制御をすると、放電パルスＰｄが“Ｈ”の放電期間では、走査対象となるラインの手前の走査ライン以外はグランドＧＮＤに落ちる。そこで、放電パルスＰｄが“Ｈ”の放電期間では、１つ手前の走査ライン以外は逆バイアス状態とはならない。そのため手前の走査ライン以外は、カラム側の電流駆動回路１２によるＥＬ素子４の電流駆動時に大きな過渡電流が流れないで済む。
また、１つ手前の走査ラインは、１つ前に駆動され、その駆動電流によりＥＬ素子４に残留電荷が蓄積しているが、このラインが“Ｈ”に設定されて逆バイアス状態になっているので、誤発光が防止される。１つ後の走査ラインについては、放電期間に何回も放電が繰り返されているので、蓄積電荷の問題はほとんど発生しない。
これにより、逆バイアス分の電荷を蓄積する電流のラインが手前の１ラインだけとなり、過渡電流による駆動電流の増加が低減され、全体の表示駆動の電力を抑えることができる。
【００１８】
以上により手前に走査したローラインを放電パルスに関係なく逆バイアス設定する駆動動作を行う。さらにこの逆バイアス設定に加えて、次に説明するように、この発明では、現在走査対象となっているローラインと手前に走査したローライン以外の残りのローラインについて現在走査対象となっているローラインのＥＬ素子が発光駆動される前の一定期間（放電期間）の間、ハイ・インピーダンスに設定する。これによりＥＬ素子に蓄積されている電荷の放電を抑えることで誤発光を防止するとともに低消費電力化を実現する。
図４は、その実施例の電流駆動回路のブロック図である。これは、放電期間の間だけ走査対象以外のラインに接続されたＣＭＯＳ出力回路１２５をハイ・インピーダンス（Ｈｉ−Ｚ）に保持するものである。
図２の論理回路１２１に換えて、トランジスタＴrpのゲートへ出力を発生する論理回路１２６が設けられている。トランジスタＴrnのゲートへ出力は、論理回路を通すことなく、入力端子１２ａの信号が直接加えられる。したがって、ロー側の現在走査対象となっている電流駆動回路１２のＣＭＯＳ出力回路１２５のトランジスタＴrnは、ＯＮとなり、それ以外は電流駆動回路１２のこのトランジスタがＯＦＦである。
論理回路１２６は、放電期間の間、トランジスタＴrpをＯＦＦするためにコントローラ１４から放電パルスＰｄに同期して発生する“Ｈ”のＨｉ−Ｚ選択パルスＰｚ（以下選択パルスＰｚ，図５参照）を受ける。なお、この実施例では、コントローラ１４は、さらにＨｉ−Ｚ選択パルスＰｚを発生する。
この選択パルスＰｚは、図５に示すように、立上がりタイミングが放電パルスＰｄより少し手前にあって、立下がりタイミングが放電パルスＰｄの立下がりに一致している。これにより、図５に示すように、現在走査対象となっているローラインのＥＬ素子が発光駆動される前の一定期間（放電期間）の間、Ｈｉ−Ｚ選択パルスＰｚにより電流駆動回路１２のＣＭＯＳ出力回路１２５の出力端子１２ｄはハイ・インピーダンスに設定される。
ただし、Ｈｉ−Ｚ選択パルスＰｚのパルス幅が放電パルスＰｄのパルス幅より少し大きいので、図５に示すように、放電パルスＰｄの手前側にもハイ・インピーダンスになる期間がある。
また、１つ手前の走査ラインは、誤発光を防止するために逆バイアスするのは図２の場合と同様である。また、走査対象のラインの電流駆動回路１２については、Ｈｉ−Ｚ選択パルスＰｚの“Ｈ”は無視される。そのために入力端子１２ａの信号が２入力ＯＲゲート１２６ｂに入力されている。
【００１９】
論理回路１２６は、Ｈｉ−Ｚ選択パルスＰｚを入力端子１２ｃを介して受ける２入力ＡＮＤゲート１２６ａと、この２入力ＡＮＤゲート１２６ａの出力を受ける２入力ＯＲゲート１２６ｂとからなる。
２入力ＡＮＤゲート１２６ａの他方の負論理入力は、次段のフリップフロップに対応するインバータ１３からの入力を入力端子１２ｂを介して受ける。その結果、次段のフリップフロップに対応するインバータ１３が“Ｈ”でない限り、言い換えれば、次段の電流駆動回路１２が現在の走査対象となっていない限り、２入力ＡＮＤゲート１２６ａは開き、Ｈｉ−Ｚ選択パルスＰｚが“Ｈ”の期間の間、トランジスタＴrpのゲートに“Ｈ”が出力されてこのトランジスタがＯＦＦになる。
これにより現在走査対象となっている電流駆動回路１２の前段のフリップフロップに対応する電流駆動回路１２以外のＣＭＯＳ出力回路１２５のトランジスタＴrpがＯＦＦとなる。現在走査対象となっている電流駆動回路１２以外では、ローラン駆動信号（入力端子１２ａに入力されるインバータ１３の信号）が“Ｌ”であるので、そのＣＭＯＳ出力回路１２５のトランジスタＴrpに対応するトランジスタＴrnもＯＦＦになっている。そこで、これらの電流駆動回路１２が接続される出力端子１２ｄは、Ｈｉ−Ｚになる。その結果、現在走査対象となっているロー側走査ラインとその手前のロー側走査ラインを除いて、ＣＭＯＳ出力回路１２５の出力が接続されているロー側走査ラインはＨｉ−Ｚになる。
【００２０】
一方、現在走査対象となっている電流駆動回路１２では、入力端子１２ａ，２入力ＯＲゲート１２６ｂを介してトランジスタＴrpのゲートに“Ｈ”の信号が加えられるので、このトランジスタＴrpはＯＦＦとなる。このときこれに対応するトランジスタＴrnは、入力ＯＲゲート１２６ａから“Ｈ”の信号をそのゲートに受けてＯＮになる。これによりその出力端子１２ｄが接続されたローラインがグランドＧＮＤに接続されて、ロー側走査が行われる。
現在走査対象となっているものの前段のフリップフロップに対応する電流駆動回路１２は、入力端子１２ｂから“Ｈ”の信号を受けるので、Ｈｉ−Ｚ選択パルスＰｚが“Ｈ”が阻止されて、入力端子１２ａ，２入力ＯＲゲート１２６ｂを介してトランジスタＴrpのゲートに“Ｌ”の信号が加えられる。そこで、このトランジスタＴrpはＯＮとなる。その結果、この電流駆動回路１２が接続される出力端子１２ｄは“Ｈ”になり、この出力が接続されているローラインに接続されているＥＬ素子４は逆バイアスにされる。
その結果、図５に示すような波形でロー側走査が行われる。なお、図は、図３と同様にロー側の現在走査対象となっているロー側ラインがライン２であり、これが“Ｌ”のときに、その手前のライン１が“Ｈ”となっている。そして、その他の走査ラインは、Ｈｉ−Ｚ選択パルスＰｚがある期間だけハイ・インピーダンス（Ｈｉ−Ｚ）になる。
【００２１】
以上説明してきたが、実施例では、次段のインバータ１３の駆動信号を直接前段の論理回路１２１あるいは論理回路１２６が受けて動作するようになっているが、これは、次段の論理回路でインバータ１３の駆動信号に応じた駆動を別に発生してそれを前段の論理回路に送出してもよいことはもちろんである。したがって、前段の論理回路１２１あるいは論理回路１２６の駆動は、次段のインバータ１３の駆動信号そのものを用いる必要はない。
ところで、実施例では、シフトレジスタ１１の次段のフリップフロップからのＱバー出力をインバータを介して受けることで、走査が終了した１つ手前のローラインが“Ｈ”（＝＋ＶDD）に設定されている。しかし、例えば、シフトレジスタ１１の次段とこれの次の段のフリップフロップからそれぞれのＱバー出力をインバータを介して受けるようにすれば、走査が終了した２つ手前のローラインを“Ｈ”に設定できる。したがって、この発明は、２つ手前あるいは数ライン手前の数本分のローラインを“Ｈ”に設定するようにすることができる。
このように、１本乃至数本程度手前のローラインを“Ｈ”に設定してもロー走査ラインは、現在のところ１６２本か、それ以上あるので、消費電力の増加はほとんど無視できる。ただし、走査が終了した手前のライン数を増加させると、その分、回路規模が大きくなるので、“Ｈ”に設定する手前のラインは回路規模が大きくならない程度の数本が好ましい。
【００２２】
また、実施例では、放電パルスに応じて陽極側ライン（カラムライン）をグランドＧＮＤへと落として有機ＥＬ素子の電荷を放電してリセットする例を挙げているが、陽極側ラインをグランドＧＮＤではなく、有機ＥＬ素子の電荷を定電圧のバイアスラインへ放電してリセットする定電圧リセットを採用してもよい。
さらに、実施例では、バイポーラトランジスタを主体として構成しているが、ＭＯＳＦＥＴトランジスタを主体として構成してもよいことはもちろんである。また、実施例のｎｐｎ型トランジスタ（あるいはＮチャンネル型）は、ｐｎｐ型（あるいはＰチャンネル型）トランジスタに、ｐｎｐ型（あるいはＰチャンネル型）トランジスタは、ｎｐｎ型（あるいはＮチャンネル）トランジスタに置き換えることができる。この場合には、電源電圧は負となり、上流に設けたトランジスタは下流に設けることになる。
【００２３】
【発明の効果】
以上説明してきたように、この発明にあっては、現在走査対象となるラインより１ラインあるいは数ライン前に走査したラインに接続される１つまたは複数の電流駆動回路が有機ＥＬ素子を逆バイアスにする電圧を自己が接続されている陰極接続ラインに印加し、この電流駆動回路と現在走査対象となるラインの電流駆動回路以外の残りの陰極接続ラインに接続される駆動回路が一定期間の間、自己が接続されている陰極接続ラインをハイ・インピーダンスに設定してＥＬ素子に蓄積されている電荷の放電を抑えることで誤発光を防止する。
これにより逆バイアス分の電荷を蓄積する電流のラインが手前の１ラインあるいは数ラインだけとなり、過渡電流による駆動電流の増加が抑えられ、全体の消費電力を低減することができる。
その結果、マトリックス状に配置されたＥＬ素子の誤発光を防止しかつ消費電力を低減することができる有機ＥＬ駆動回路および有機ＥＬ表示装置を容易に実現することができる。
【図面の簡単な説明】
【図１】  図１は、この発明のＥＬ駆動回路を適用した一実施例のロー側の走査回路のブロック図である。
【図２】  図２は、手前に走査したローラインを放電パルスに関係なく逆バイアス設定する基本的な駆動動作の説明図である。
【図３】  図３は、図２の電流駆動回路の駆動動作のタイミングチャートである。
【図４】  図４は、この発明の実施例におけるロー側電流駆動回路のブロック図である。
【図５】  図５は、図４の電流駆動回路による表示駆動のタイミングチャートである。
【図６】  図６は、一般的な有機ＥＬ表示パネルの概要を示す説明図である。
【符号の説明】
１…有機ＥＬ表示パネル、２…カラム側の電流駆動回路、
３…ロー側の駆動回路、４…ＥＬ素子、
１０…ロー側の走査回路、１１…シフトレジスタ、
１１ａ，１１ｂ，１１ｃ…フリップフロップ、
１２…電流駆動回路、１３…インバータ、
１４…コントロール回路、
１２１…論理回路、１２２…レベルシフト回路、
１２３，１２４…バッファ、１２５…ＣＭＯＳ出力回路、
Ｔrp，Ｔrn…ＭＯＳトランジスタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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