(57)【特許請求の範囲】
【請求項１】
半導体パッケージに設けられる外部接続端子であって、前記外部接続端子基材の表面に、同じ材料からなる複数層の結晶成長させた下地メッキ層と、最上層の前記下地メッキ層の上に形成された仕上げメッキ層とを有することを特徴とする半導体パッケージの外部接続端子。
【請求項２】
前記下地メッキ層は、ニッケルまたはニッケル合金メッキからなることを特徴とする請求項１に記載される半導体パッケージの外部接続端子。
【請求項３】
前記仕上げメッキ層は、金または金合金メッキからなることを特徴とする請求項１又は２に記載される半導体パッケージの外部接続端子。
【請求項４】
前記下地メッキ層は、３層以上形成されていることを特徴とする請求項１〜３に記載される半導体パッケージの外部接続端子。
【請求項５】
前記外部接続端子の基材は、鉄−ニッケル系合金材料であることを特徴とする請求項１〜４に記載される半導体パッケージの外部接続端子。
【請求項６】
半導体パッケージに設けられる外部接続端子の製造方法であって、前記外部接続端子基材の表面に、下地メッキ層を形成する工程と、加熱により下地メッキの粒子を結晶成長させるアニーリング工程とを複数回繰り返した後、同じ材料からなる複数層の結晶成長させた下地メッキ層の最上層の上に仕上げメッキ層を形成することを特徴とする半導体パッケージの外部接続端子の製造方法。
【請求項７】
前記外部接続端子基材の表面を、予めケミカルエッチング処理を施した後に前記下地メッキを行うことを特徴とする請求項６に記載される半導体パッケージの外部接続端子の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＩＣチップ等の半導体素子が収容される半導体パッケージに関し、更に詳しくはセラミック材料製のパッケージ本体内に収容される半導体素子と外部電気回路とを電気的に接続するためにそのパッケージ本体に設けられる外部接続端子及びその製造方法に関するものである。
【０００２】
【従来の技術】
従来、半導体素子が収容される半導体パッケージとしては、フラットパッケージタイプ、ピングリッドアレイタイプ等種々の形態のものが知られており、そこにはパッケージ本体に収容される半導体素子と外部電気回路とを接続するための外部接続端子（リード）が設けられている。この外部接続端子には、リード基材の表面に下地メッキ処理としてニッケルメッキを施し、次いで仕上げメッキ処理として金メッキを施すことが一般的に行われている。これにより外部接続端子の腐食あるいは表面酸化による品質劣化を防ぎ、通電性や半田接続性を維持しようとするものである。
【０００３】
ところで、このように表面処理されていてもリード基材が腐食されることがある。その原因には、メッキ層そのものの腐食、不完全なメッキ処理によるメッキ層の剥離等種々あるが、メッキ層にリード基材にまで到達するピンホールが存在し、そのピンホールから例えば、水が浸入して電解液として作用し、リード基材とメッキ層の間に局部電池が発生することにより、リード基材が溶出する場合が最も一般的である。
【０００４】
このようにしてリード基材が溶出してその断面積が狭小になるとリードは脆くなり最終的には破損してしまう虞がある。このような腐食に対し、一般的に行われている耐腐食処理は、単にメッキ層を重ねて形成させることであり、メッキ層を重ねることによりリード基材にまで到達するピンホールの発生が抑制されることを期待するものである。
【０００５】
この他には、各メッキ層に異なるメッキ材料を用いたり、リード基材若しくは各メッキ層に洗浄処理を施した外部接続端子が存在する。例えば、特開平４−２９４００９号公報には、４層の金属性材料から構成される電気接点材料が開示されている。
【０００６】
この電気接点材料によれば、銅又は銅合金からなる電気接点基板の上に、母材の防食、拡散防止及び耐摩耗性を目的とする非晶質合金、コバルト合金等からなる層が形成されており、その上には、最表面にある金メッキ層との標準電位差を小さくするためにニッケル合金からなる層が形成されており、最表面層には耐腐食性に優れる金メッキ処理が施されている。この電気接点材は、各メッキ層に異なるメッキ材料を用いることを特徴とし、特に第３層と第４層の電位差を小さく抑え、局部電池の発生を抑制することにより電気接点材料における腐食を防止せんとするものである。
【０００７】
【発明が解決しようとする課題】
しかしながら、単にメッキ層を重ね、異なる種類のメッキ材料を用いてメッキ層を形成し、あるいは局部電池の発生を抑制するにとどまる従来の外部接続端子においては、以下の問題が存在した。
【０００８】
すなわち、メッキ層を単純に重ねれば相対的にリード基材にまで到達するピンホールの発生は抑制できるものの、リードサイズが大きくなってしまい外部電気回路との接続に際して互換性を失ってしまう。一方、薄いメッキ層を形成することでは完全にリード基材にまで到達するピンホールの発生を阻止することはできない。また、メッキ処理を施すにあたっては、メッキ処理コストとメッキ処理効果のバランスから最適なメッキ層の厚さなるものが存在し、これを無視してメッキ層を重ねればそれだけ製品コストに跳ね返るという問題があった。
【０００９】
特に、今日のように半導体の多機能化、ＩＣ集積化に伴いリードに形成されるリードの超多リード化が進行している時代にあっては、各リードの間隔はきわめて狭小に形成されており、単にメッキ層を重ねるだけのメッキ処理ではリードサイズの肥大化を招来し、通電回路の短絡につながるという問題があった。
また、従来のようにリードの断面積が比較的大きな場合には、ピンホールの存在によりリード基材が腐食してもリードが折れてしまうことはなかったが、各リードサイズも狭小化傾向（例えば、幅０．１８ｍｍ×厚０．１３ｍｍ等）にある昨今においては、わずかな腐食が発生するだけでリードは容易に折れてしまうという問題があった。
【００１０】
更に、リードに形成された複数のリードのうち１つにでもリード基材にまで到達するピンホールが存在すると、その１ピンがいずれ腐食して装置全体が作動しなくなるといった問題があった。従って、リード基材にまで到達するピンホールの発生を全リードに亘り完全に排除する必要があり、そのためには、単純にメッキ層を重ねるメッキ処理では効率的にリード基材にまで到達するピンホールの発生を排除することは期待できず、製品歩留まりが悪く、実用性に欠けるという問題があった。
【００１１】
更に、各メッキ層に異なるメッキ材を用いることにより耐腐食性を高めるとすれば、各メッキ槽がメッキ材の種類だけ要求され設備コストが掛かると共に、いくつかのメッキ処理工程を経なければならず製造工程の複雑化を回避することができないという問題があった。
【００１２】
本発明は、上述した問題点を解決するためになされたものであり、外部接続端子基材の表面にメッキ処理を施すに当たり、それ程メッキ層を厚くしなくともピンホールの少ない緻密なメッキ構造を提示し、これにより通電回路の断線等のない外部接続端子を備えた安定品質の半導体パッケージを提供することを目的とする。
【００１３】
【課題を解決するための手段】
この目的を達成するために、本発明に係る半導体パッケージにおける外部接続端子は、前記外部接続端子基材の表面に、同じ材料からなる複数層の結晶成長させた下地メッキ層と、最上層の前記下地メッキ層の上に形成された仕上げメッキ層とを有することを要旨とするものである。
この場合、下地メッキ層は、ニッケルまたはニッケル合金からなることが望ましく、また３層以上形成されていることが望ましい。更に、仕上げメッキ層は、金または金合金によるメッキ層からなることが望ましく、また前記外部接続端子の基材は、鉄−ニッケル系合金材料が好適なものとして挙げられる。
【００１４】
次に、本発明の２つめはこの半導体パッケージにおける外部接続端子の製造方法に係るもので、その要旨とするところは、前記外部接続端子基材の表面に下地メッキ層を形成する工程と、加熱により下地メッキの粒子を結晶成長させるアニーリング工程とを複数回繰り返した後、同じ材料からなる複数層の結晶成長させた下地メッキ層の最上層の上に仕上げメッキ層を形成するようにしたことにある。
この場合に、前記外部接続端子基材の表面を予めケミカルエッチング処理を施した後に前記下地メッキを行うことが望ましい。
【００１５】
【作用】
上記の構成を備える本発明に係る半導体パッケージにおける外部接続端子によれば、外部接続端子基材の表面に形成される複数層のニッケルまたはニッケル合金による下地メッキ層が単にメッキ処理されたたけでなく、それぞれ結晶成長組織となっているためにメッキ粒子間隙が塞がれ、連続した空隙、すなわち下地メッキ層を貫通して外部接続端子基材にまで到達するようなピンホールが存在しない。従って、局部電池作用により外部接続端子基材が腐食されて半導体パッケージとして使用中に通電回路の断線や短絡が生じるようなことがない。
【００１６】
ここで、予め外部接続端子基材にケミカルエッチング処理を施しておくようにすれば、外部接続端子基材と外部接続端子基材に施す下地メッキ処理としてのニッケルまたはニッケル合金メッキ層との密着性が高められ、より緻密なメッキ層が形成され、ピンホールの発生は更に少なくなる。
【００１７】
【実施例】
以下、本発明を具体化した実施例について図面を参照にしつつ説明する。
図１は、本発明が適用される半導体セラミックパッケージの一例を示した外観斜視図である。
この図において、パッケージ本体Ｐの中央には半導体素子を実装するための半導体素子実装部２が形成されており、その半導体素子実装部２の周囲には、二段に複数の内部接続端子３、４が形設されている。
【００１８】
この各内部接続端子３、４は、パッケージ本体Ｐ側面から四方に延びる複数のリード１と電気的に接続されており、半導体素子（図示せず）は半導体素子の備える複数端子と各内部接続端子がワイヤボンディングされることによりリード１を介して、外部装置（図示せず）と電気的に接続される。また、リード１の先端には、メッキ処理等における取扱性を向上させるために打ち抜き、エッチング時におけるフレーム５が残してあり、このフレーム５は客先で切断されて使用される。
【００１９】
図２は、フラットパッケージタイプの半導体パッケージに適用される外部接続端子（リード）のメッキ構造を模式的に示している。
この図において、半導体素子が収容されるセラミック材料製のパッケージ本体Ｐには、パッケージ本体Ｐ内に収容された半導体素子と外部電気回路を接続するためにセラミックパッケージに接合された外部接続端子（リード）１が設けられる。
【００２０】
この外部接続端子（リード）１は、リード基材１１の表面に分割して形成される３層の下地ニッケルメッキ層１２、１３、１４と、３層目の下地ニッケルメッキ層１４の上に形成された仕上げ金メッキ層１５から構成されている。ここで、下地メッキ層のメッキ材料としては、ニッケルの他にニッケル合金としてニッケルーコバルト合金、ニッケルーパラジウム合金、ニッケルースズ合金が用いられる。
【００２１】
また、金メッキ層に用いられる金は、耐酸性、耐アルカリ性に優れており金属の中で極めて優れた対腐食性を示すので、空気中の水分、酸、アルカリ等によるリードの腐食をメッキ最表面層で防止する働きをするものである。ここで仕上げメッキ層のメッキ材料としては、金の他に金合金を用いてもよい。
下地ニッケルメッキ層は、リード材と最表面メッキ層を形成する金との間に発生する局部電池作用を抑制するために施されるものである。
【００２２】
また、本実施例に用いるリードには、幅０．１８ｍｍ、厚さ０．１３ｍｍの矩形断面のものが１個のセラミックパッケージ当り１７２本形成されている。リード基材１１はコバール材を用いている。このコバール（２９Ｗｔ％Ｎｉ−１６Ｗｔ％Ｃｏ−５５Ｗｔ％Ｆｅ合金）材は、セラミックと同等の熱膨張係数（６×１０-6／℃）を備え、セラミックパッケージの熱膨張に併せて熱収縮を繰り返すのでセラミックパッケージに接合されるリード基材としては最適である。
【００２３】
次に、このようなメッキ構造を有するリードの製造方法について説明する。
初めに、リード基材１１をセラミックパッケージ本体Ｐとともにニッケルメッキ槽に浸漬し、電気メッキにより第１層目の下地メッキ層としてのニッケル層を形成する。ここで、１層目の下地ニッケルメッキ層の形成に先立ち、リード基材１１の表面にケミカルエッチングを施しておけばメッキ材料とリード基材１１との密着性が更に高められる。
【００２４】
このケミカルエッチングは、リード基材１１をアルカリ性水溶液中に浸し、その表面に付着している油分等を取り除き、続いて酸性水溶液で洗浄することにより汚れの無い表面を完全に露出させ、最後に良く水洗することにより行われており、密着性の高いメッキ処理の妨げになるリード基材１１の表面における不純物が確実に取り除かれる。
【００２５】
１層目の下地ニッケルメッキ層１２が乾燥したところで、摂氏６００〜７００度の条件下で５〜１５分間アニーリングを行う。このアニーリングとは、ニッケルメッキ結晶をニッケルの再結晶温度以上に置くことにより、ニッケメッキ層の結晶成長を促してニッケル析出粒子間の隙間をなくするものである。
【００２６】
ここで、アニーリングの温度条件を摂氏６００〜７００度としたのは、外部接続端子１を銀ロウ付によりセラミックパッケージ本体Ｐと固着しているため摂氏７００度以上としては、銀ロウが再度溶解してしまいセラミックパッケージＰと外部接続端子１が剥離等してしまう虞があるからである。一方、アニーリング時間を５〜１５分としたのは、この程度の処理時間が最も効率よく処理できる時間だからである。
【００２７】
いかに均一なメッキ層を形成させたつもりでも微視的にみればメッキ被膜にはピンホールが存在しており、一般に電気メッキ処理においては、既にメッキ層の形成されている部分に付着し易く、メッキ層の形成されていないピンホール部分には付着し難いことが知られている。
従って、メッキ層のピンホールを放置してその上に再びメッキ処理を行ってもピンホールを塞ぐことは困難であり、結果的にピンホールの存在するメッキ処理しかできない。
【００２８】
そこで、アニーリングによって、ニッケルメッキ層の結晶成長を促すことでニッケルメッキ層に形成された粒子間隙をなくして２回目の下地ニッケルメッキ層を形成する際におけるメッキ粒の密着性を高めるものである。
アニーリングが終了したところで、再びリード基材１１をニッケルメッキ槽に浸漬し、やはり電気メッキにより第２層目の下地ニッケルメッキ層１３を形成し、これを乾燥させた後、アニーリングを行なう。さらに、２回目のアニーリングが終了したところで、再度リード基材１１をニッケルメッキ槽に浸漬し、第３層目の下地ニッケルメッキ層１４を形成し、これを乾燥させた後、アニーリングを行う。
【００２９】
以上の操作により下地となるニッケルメッキ層１２、１３、１４の形成が終了し、仕上げメッキとなる金メッキを施す。下地ニッケルメッキ層１２、１３、１４の形成されたリードを金メッキ槽に浸漬し電気メッキにより金メッキ層１５を形成してリードのメッキ処理工程は終了する。
【００３０】
次に、本発明品にかかる外部接続端子と従来品の外部接続端子との比較において耐腐食性試験を行ったのでその結果を説明する。表１は、その耐腐食性試験として塩水噴霧試験を行った結果を示したもので、従来品に係る外部接続端子の結果を示している。供給サンプルとしては、１７２本のリードを備える半導体セラミックパッケージ１０体を１つのサンプル束としている。
【００３１】
ニッケルメッキ層の厚さは２μｍ、３μｍ、４μｍの３つの条件とし、金メッキ層の厚さも２μｍ、３μｍ、４μｍの３つの条件とし、これらニッケルメッキ層の厚さと金メッキ層の厚さとの組合せにより９種類の条件の従来品に係る外部接続端子を作成した。この場合に、各リードは、幅０．１８ｍｍ、厚さ０．１３ｍｍの矩形断面を備えている。一方、塩水噴霧試験の条件としては、摂氏３５度下で３％ＮａＣｌ溶液を２４時間連続して噴霧することにより行っている。
【００３２】
【表１】
0003693300.tif 000002
【００３３】
この表１から分かるように、下地ニッケルメッキ層の厚さを厚くする程、また仕上げ金メッキ層の厚さを厚くする程ピンホールに起因する不良リードの数が減っているが、ニッケルメッキ層の厚さ、金メッキ層の厚さが共に最大値である４μｍの場合であっても０．２９％の割合でリード基材にまで到達するピンホールの発生に起因する不良リードが存在している。このように従来品によれば、不良リードの発生を完全に除去することができず、これに伴い極細リードを備えるセラミックパッケージを製品として提供することはできない。
【００３４】
一方、表２は本発明品に係るリードの塩水噴霧試験の結果を示している。本試験は、下地ニッケルメッキ層の厚さを２μｍとして、２μｍの厚さで１回のメッキ処理及びアニーリングを施したもの、１μｍの厚さで２回に分けてメッキ処理及びアニーリングを施したもの、０．７μｍの厚さで３回に分けてメッキ処理及びアニーリングを施したもの、０．５μｍの厚さで４回に分けてメッキ処理及びアニーリングを施したものの４種類について同じく１０体の半導体セラミックパッケージを１サンプル束として行った。このとき施される金メッキ層の厚さは２〜４μｍとしている。
【００３５】
【表２】
0003693300.tif 000003
【００３６】
これによれば、ニッケルメッキ層が２μｍの厚さであっても、これを２回に分けてメッキ処理を施したものは、不良リードの発生する比率が０．２３％であり、この値は従来のニッケルメッキ、金メッキ共に４μｍの場合に得られた比率Ｏ．２９％よりもよい結果である。また、３回、４回に分けてメッキ処理を施したものについては、不良リードの発生する比率はわずか０．０６％であり、極めて良好な結果が得られた。
【００３７】
この結果から、下地ニッケルメッキ層の厚さをそれ程厚くしなくても、数回に分割してニッケルメッキ処理を施すことにより不良リードの発生が極めて高い確率で排除できることが明らかになった。
【００３８】
表３は、同じく本発明品に係るリードの塩水噴霧試験の結果を示しており、下地ニッケルメッキ層の厚さを３μｍとして、３μｍの厚さで１回のメッキ処理を施したもの、１．５μｍの厚さで２回に分けてメッキ処理を施したもの、１μｍの厚さで３回に分けてメッキ処理を施したもの、０．７５μｍの厚さで４回に分けてメッキ処理を施したものの４種類の半導体セラミックパッケージについての結果を示している。このとき施される金メッキ層の厚さは２〜４μｍと変わらない。
【００３９】
【表３】
0003693300.tif 000004
【００４０】
これによれば、下地ニッケルメッキ処理を２回に分けて施したもので既に不良リードの発生比率が０．１２％であり、従来以上の効果が得られると共に、ニッケルメッキ処理を３回、４回に分けて施したものについては不良リードの発生比率は０％である。
従って、下地ニッケルメッキ層の厚さが３μｍの場合に少なくとも３回に分割してメッキ処理を施せばリード基材にまで到達するピンホールに起因する不良リードの発生を完全に排除することができる。
【００４１】
表４は、やはり本発明品に係るリードの塩水噴霧試験の結果を示しており、下地ニッケルメッキ層の厚さを４μｍとして、４μｍの厚さで１回のメッキ処理を施したもの、２μｍの厚さで２回に分けてメッキ処理を施したもの、１．３３μｍの厚さで３回に分けてメッキ処理を施したもの、１μｍの厚さで４回に分けてメッキ処理を施したものの４種類の半導体セラミックパッケージについての結果を示している。このとき施される金メッキ層の厚さは２〜４μｍとしている。
【００４２】
【表４】
0003693300.tif 000005
【００４３】
これによれば、下地ニッケルメッキを２回に分割して施したもので不良リードの発生比率が０．０６％であり、この値は表２における３回、４回に分けてメッキ処理を施した場合と変わらない値である。更に、この条件下においては、不良リードの発生比率は、最も悪い値で０．０６％であり試験全体を通して不良リードの発生比率は非常に低かった。従って、厳密な耐腐食性が要求されない部分については２回の分割メッキ処理でも対応可能であると考えられる。その一方で、表３における条件下のリードに対しては、大きく差をつけるような試験結果は得られなかった。
【００４４】
以上の結果から、下地ニッケルメッキ層は、合計厚さ３μｍ以上でニッケルメッキ層数が３層以上であればリード上にリード基材にまで到達するピンホールが発生することを完全に排除することができ、極細リードを備えるセラミックパッケージとして使用可能であることが分かった。
【００４５】
続いて、本発明品にかかる外部接続端子と従来品の外部接続端子との比較においてフェロキシルテストを行ったのでその結果を説明する。
本試験は、ニッケルメッキ層数とリード基材であるコバール材にまで到達するリード５０ｃｍ2当りのピンホールの発生数との関係を試験するものである。
【００４６】
表５は、ニッケルメッキ層の厚さを２μｍとして、２μｍの厚さで１回のメッキ処理を施した従来品、１μｍの厚さで２回に分けてメッキ処理を施した本発明品、０．７μｍの厚さで３回に分けてメッキ処理を施した本発明品、０．５μｍの厚さで４回に分けてメッキ処理を施した本発明品の４種類について行った試験結果を示している。
【００４７】
【表５】
0003693300.tif 000006
【００４８】
この表において、１回のメッキ処理で２μｍのニッケルメッキ処理を施した従来品は、４８ポイントのピンホールが発生しているのに対し、２回、３回、４回に分けて２μｍのニッケルメッキ処理を施した本発明品は、２回に分けてメッキ処理を施したもので７ポイントのピンホールしか発生しておらず、複数回に分けてメッキ処理を施すことがピンホールの発生を抑制することに対して効果的であることが分かる。更に、３回、４回に分けてメッキ処理を施したものでは、各々１ポイント、０ポイントといった試験結果が得られており、メッキ層を厚くしなくても分割してメッキ処理を施せばピンホールの発生は確実に抑制できることが分かる。
【００４９】
表６は、ニッケルメッキ層の厚さを３μｍとして、３μｍの厚さで１回のメッキ処理を施した従来品、１．５μｍの厚さで２回に分けてメッキ処理を施した本発明品、１μｍの厚さで３回に分けてメッキ処理を施した本発明品、０．７５μｍの厚さで４回に分けてメッキ処理を施した本発明品の４種類について行った試験結果を示している。
【００５０】
【表６】
0003693300.tif 000007
【００５１】
この表において、１回のメッキ処理で３μｍのニッケルメッキ処理を施した従来品は、３６ポイントのピンホールが発生しているのに対し、２回、３回、４回に分けて３μｍのニッケルメッキ処理を施した本発明品は、２回に分けてメッキ処理を施したもので４ポイントのピンホールしか発生しておらず、また３回、４回に分けてメッキ処理を施したものでは、ピンホールの発生数０ポイントといった試験結果が得られており、ニッケルメッキ層の厚さが３μｍの条件下では、３回以上に分割してメッキ処理を施すことによりピンホールの発生を完全に排除することができることが分かる。
【００５２】
表７は、ニッケルメッキ層の厚さを４μｍとして、４μｍの厚さで１回のメッキ処理を施した従来品、２μｍの厚さで２回に分けてメッキ処理を施した本発明品、１．３３μｍの厚さで３回に分けてメッキ処理を施した本発明品、１μｍの厚さで４回に分けてメッキ処理を施した本発明品の４種類について行った試験結果を示している。
【００５３】
【表７】
0003693300.tif 000008
【００５４】
この表において、１回のメッキ処理で４μｍのニッケルメッキ処理を施した従来品は、２０ポイントのピンホールが発生している。これを表５、表６における従来品の値と比較すればピンホールの発生数を約半分に抑制しておりメッキ層を厚くすれば厚くする程ピンホールの発生は減少するという従来の常識が確認される。
【００５５】
その一方で、２回、３回、４回に分けて４μｍのニッケルメッキ処理を施した本発明品は、２回に分けてメッキ処理を施したものでわずか２ポイントのピンホールしか発生しておらず、また３回、４回に分けてメッキ処理を施したものでは、ピンホールの発生数０ポイントといった試験結果が得られており、ニッケルメッキ層の厚さが４μｍの条件下では、２回以上に分割してメッキ処理を施すことによりピンホールの発生を極めて高い確率で排除することができることが分かる。その一方で、ピンホールの発生を完全に排除するためには３回以上に分けてメッキ処理を施す必要のあることがこの試験結果から分かる。
【００５６】
以上の試験結果から、ピンホールの発生を完全に排除するためには、下地ニッケルメッキ層の厚さが３μｍで、３回以上に分割してメッキ処理を施すことが必要であり、その中でも３回に分割してメッキ処理を施すことが最も効率的にピンホールの発生を排除できることが分かった。
【００５７】
このように本実施例に係るリードのメッキ構造は、同一材料であるニッケルによる下地メッキ層を２層以上備え、その各下地ニッケルメッキ層に対してアニーリングを行うことにより形成されているので、各層とも緻密な下地ニッケルメッキ層が形成され、このような緻密な下地ニッケルメッキ層の形成によって、リード基材にまで到達するピンホールの発生が完全に排除されるものである。
【００５８】
以上、実施例に基づいて本発明を説明したが、本発明は上記実施例に何ら限定されるものでなく、本発明の趣旨を逸脱しない範囲で種々の変形改良が可能であることは容易に推察できるものである。
例えば、ニッケルメッキ層の層数とニッケルメッキ層の合計厚さとの組合せは、リードの寸法に合わせて適宜選択すれば良いことである。
【００５９】
また、本実施例ではフラットパッケージタイプの半導体セラミックパッケージについて説明したが、この他にもピングリッドアレイタイプの半導体セラミックパッケージ等被メッキ基材にまで到達するピンホールの発生を抑制することが要求される外部接続端子であればこれに限られない。
【００６０】
【発明の効果】
以上説明したことから明かなように本発明は、半導体パッケージにおける外部接続端子を外部接続端子基材の表面に複数回に渡って同じ材料による下地メッキ処理とそれぞれのメッキ処理の度にそのメッキ層をアニーリングにより結晶成長組織とし、その上に仕上げメッキ処理としての金メッキを施したものである。従って、ピンホールの少ない緻密な、同じ材料からなる複数層の結晶成長させた下地メッキ層が得られ、下地メッキ層の厚みをそれ程厚くしなくても通電回路の断線や短絡のない外部接続端子を備えた半導体パッケージを提供することができる。これは、半導体の多機能化、ＩＣの集積化に対応できるものであり、また下地メッキ層をそれ程厚くしなくても済むことによる経済的効果も大きく、産業上極めて有効である。
【図面の簡単な説明】
【図１】本発明が適用される半導体セラミックパッケージの一例を示した外観斜視図である。
【図２】図１に示した半導体セラミックパッケージにおけるリードのメッキ構造を示した断面図である。
【符号の説明】
１  外部接続端子（リード）
１１  リード基材
１２  第１下地ニッケルメッキ層
１３  第２下地ニッケルメッキ層
１４  第３下地ニッケルメッキ層
１５  仕上げ金メッキ層
Ｐ  パッケージ本体
【図１】
0003693300.tif 000009
【図２】
0003693300.tif 000010