(57)【特許請求の範囲】
【請求項１】
発光素子のアノード側に接続され、入力信号に応じて前記発光素子にパルス電流及びバイアス電流を供給する駆動トランジスタと、該駆動トランジスタと発光素子との間に、該駆動トランジスタのパルス電流及びバイアス電流を調整するための抵抗とを有し、
前記発光素子のカソード側は最低電位に接続され、
前記駆動トランジスタは、前記入力信号に所定の信号処理を施すロジック回路に含まれるトランジスタであり、
前記抵抗の値は、式（１）及び式（２）に基づいて前記バイアス電流及びパルス電流が供給されるように選択されることを特徴とする発光素子駆動回路。
Ｉb＝（Ｖcc−Ｖout(L)−φLD）／ＲＬＤ    …  （１）
Ｉp＝（Ｖcc−Ｖout(H)−φLD）／ＲＬＤ−Ｉb    …  （２）
（但し、式（１）及び（２）中のＲＬＤは抵抗値、Ｉbはバイアス電流値、Ｉpはパルス電流値、Ｖccはロジック回路の正電源の電圧値、Ｖout(L)，Ｖout(H)はそれぞれロジック回路の出力ローレベル値，出力ハイレベル値、φLDは発光素子のビルト・イン電圧である。）
【請求項２】
前記発光素子に接続され、前記パルス電流及びバイアス電流の少なくとも一方を調整するための回路を有することを特徴とする請求項１記載の発光素子駆動回路。
【請求項３】
レベルシフト回路を前記抵抗と直列に設け、前記バイアス電流を調整可能としたことを特徴とする請求項１記載の発光素子駆動回路。
【請求項４】
前記発光素子に接続される定電流源を設け、該定電流源から前記発光素子にバイアス電流を供給することで、前記抵抗によりパルス電流の値を設定することを特徴とする請求項１記載の発光素子駆動回路。
【請求項５】
前記駆動トランジスタのバイアス電圧を制御する制御回路を設け、該バイアス電圧により前記パルス電流の値を調整可能とすることを特徴とする請求項１記載の発光素子駆動回路。
【請求項６】
前記制御回路は、入力信号に所定の信号処理を施すロジック回路の出力を減衰させる抵抗減衰器を有し、該抵抗減衰器で設定される電圧に応じて前記駆動トランジスタのバイアス電圧を制御することを特徴とする請求項５記載の発光素子駆動回路。
【請求項７】
前記制御回路は、入力信号に所定の信号処理を施すロジック回路の出力を抵抗分割する抵抗分割回路を有し、該抵抗分割回路で設定される電圧に応じて前記駆動トランジスタのバイアス電圧を制御することを特徴とする請求項５記載の発光素子駆動回路。
【請求項８】
前記制御回路は、入力信号に所定の信号処理を施すロジック回路の出力を入力とする差動増幅回路を有し、該差動増幅回路が出力する電圧に応じて前記駆動トランジスタのバイアス電圧を制御することを特徴とする請求項５記載の発光素子駆動回路。
【請求項９】
前記制御回路が出力するバイアス電圧を電源の変動にかかわらず一定に制御する電源変動補償回路を有することを特徴とする請求項５ないし８のいずれか一項記載の発光素子駆動回路。
【請求項１０】
前記抵抗分割回路が設定するバイアス電圧を調整するための定電圧源を該抵抗分割回路に直列に接続したことを特徴とする請求項７記載の発光素子駆動回路。
【請求項１１】
前記抵抗分割回路は可変抵抗を含むことを特徴とする請求項７記載の発光素子駆動回路。
【請求項１２】
前記駆動トランジスタはＮＰＮトランジスタであることを特徴とする請求項１ないし１１のいずれか一項記載の発光素子駆動回路。
【請求項１３】
前記電源は正電源であることを特徴とする請求項１ないし１２のいずれか一項記載の発光素子駆動回路。
【請求項１４】
発光素子駆動回路の入力信号に所定の信号処理を施して前記駆動トランジスタのオン・オフを制御するロジック回路を有することを特徴とする請求項３ないし１３のいずれか一項記載の発光素子駆動回路。
【請求項１５】
発光素子と、入力信号を受ける入力端子と、前記発光素子を駆動する発光素子駆動回路と、前記発光素子が発光した光を外部に出力するための出力部とを有し、前記発光素子駆動回路は請求項１ないし１４のいずれか一項記載のものであることを特徴とする発光装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は発光素子駆動回路及びこれを有する発光装置に関し、特に正電源で発光素子を駆動した場合に雑音の影響を受けることなく高速に動作できる発光素子駆動回路及びこれを有する発光装置に関する。
【０００２】
近年、光通信や光ディスク装置等の発達に伴い、半導体レーザ等の発光素子が多用されている。例えば、光中継器において、電気信号を光信号に変換するのに半導体レーザ等の発光素子が使用されている。発光素子駆動回路は、発光素子特に半導体レーザを駆動するための回路で、信号となるパルス（駆動）電流と発光獅子にしきい値を与えるためのバイアス電流を供給している。従来、装置の電源として負電源を用い、発光素子の駆動方式として電流引き込み型を用いるのが一般的であったが、近年の電源の正電源化に伴い、高速動作可能な電流流し込み型の回路構成が必要とされている。また、加入者系や装置内接続等に光素子及びモジュールを用いるためには低コスト化が必須であるが、従来は発光素子を駆動するために専用の発光素子駆動用ＩＣを使用することが多く、低コスト化が難しい。
【０００３】
【従来の技術】
図１８は、従来の発光素子駆動回路を示す図である。図１８に示す構成は負電源で発光素子を駆動する電流引き込み型である。発光素子１３のアノードはグランド（接地）ＧＮＤに接続され、カソードは定電流源１２に接続された発光素子駆動回路１１に接続されている。定電流源１２の一端は負電源Ｖssに接続されている。入力信号ＤＡＴＡが発光素子駆動回路１１に与えられ、発光素子１３をオン・オフする。発光素子駆動回路１１が電流を引き込む。この電流はパルス電流Ｉp とバイアス電流Ｉb である。
【０００４】
図１９は、従来の罰の発光素子駆動回路を示す図である。発光素子のカソードは負電源Ｖssに接続され、アノードが発光素子駆動回路１１に接続されている。図１９に示す構成では、発光素子駆動回路１１はＰＮＰトランジスタ１４と抵抗Ｒとを有する。エミッタは抵抗Ｒを介してグランドＧＮＤに接続され、コレクタは発光素子１３のアノードに接続されている。入力信号ＤＡＴＡはトランジスタ１４のベースに与えられている。発光素子駆動回路１１は発光素子１３に電流を供給する電流流し込み型である。
【０００５】
図１８及び図１９に示す構成はいずれも負電源の利用を前提に設計されたものであるが、図中のかっこ中に示すように、グランドＧＮＤに代えて正電源Ｖccを接続し、負電源Ｖssに代えてグランドＧＮＤに接続することが考えられる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上記のようにして正電源を用いた場合には以下の問題点が生じる。
図１８に示す電流引き込み型の回路を正電源で使用すると、発光素子１３のカソード及びアノードとも接地されなくなり、いわゆるフローティング状態となる。発光素子１３がフローティング状態にあると、電源ノイズ等の影響を受け、動作の安定性に問題がある。
【０００７】
図１９に示す電流流し込み型の回路を正電源で使用すると、発光素子駆動回路１１のトランジスタ１４をＰＮＰトランジスタで構成しなければならず、高速動作ができないという問題点がある。
従って、本発明は上記従来技術の問題点を解決し、正電源で発光素子を駆動した場合に雑音の影響を受けることなく高速に動作できる発光素子駆動回路及びこれを有する発光装置を提供することを目的とする。
【０００８】
【課題を解決するための手段】
請求項１に記載の発光素子駆動回路は、発光素子のアノード側に接続され、入力信号に応じて前記発光素子にパルス電流及びバイアス電流を供給する駆動トランジスタ（発明の実施の形態中の駆動トランジスタ３３に相当する）と、該駆動トランジスタと発光素子との間に、該駆動トランジスタのパルス電流及びバイアス電流を調整するための抵抗（抵抗３２に相当する）とを有し、前記発光素子のカソード側は最低電位に接続され（例えば接地されている（ＧＮＤ））、駆動トランジスタが、前記入力信号に所定の信号処理を施すロジック回路（ロジック回路３４に相当）に含まれるトランジスタであり、前記抵抗の値は、式（１）及び式（２）に基づいて前記バイアス電流及びパルス電流が供給されるように選択されることを特徴とする。ここで、式（１）及び式（２）は次のように表され、
Ｉb＝（Ｖcc−Ｖout(L)−φLD）／ＲＬＤ    …  （１）
Ｉp＝（Ｖcc−Ｖout(H)−φLD）／ＲＬＤ−Ｉb    …  （２）
但し、式（１）及び（２）中のＲＬＤは抵抗値、Ｉbはバイアス電流値、Ｉpはパルス電流値、Ｖccはロジック回路の正電源の電圧値、Ｖout(L)，Ｖout(H)はそれぞれロジック回路の出力ローレベル値，出力ハイレベル値、φLDは発光素子のビルト・イン電圧である。これにより、正電源で発光素子を駆動してもカソード側が最低電位に接続されている（接地されている）ので雑音の影響を受けることなく、また駆動トランジスタを高速動作可能なタイプのトランジスタ（例えば、ＮＰＮトランジスタ）で構成できる。更に、抵抗の値を上式（１）及び（２）により選択することで所要のパルス電流及びバイアス電流を設定することができる。更に、ロジック回路に含まれる駆動トランジスタにより直接発光素子を駆動（変調）することができるので、従来必要であった駆動用のＩＣを用いる必要がなくなり、回路を小型化することができる。
【００１０】
請求項２に記載の発明は、請求項１の記載において、前記発光素子に接続され、前記パルス電流及びバイアス電流の少なくとも一方を調整するための回路（ダイオード３５、定電流源３６、π型抵抗減衰器３７、抵抗分割回路３８、差動増幅回路３９、定電圧源４１に相当する）を有することを特徴とする。前記抵抗に加え、このような回路を設けることにより、パルス電流又はバイアス電流の設定範囲を拡大することができる。
【００１１】
請求項３に記載の発明は、請求項１の記載において、レベルシフト回路（ダイオード３５に相当する）を前記抵抗と直列に設けることで、前記バイアス電流を調整可能としたものである。これにより、抵抗で設定されるバイアス電流の範囲をレベルシフト回路のレベルシフト量に応じて調整することができる。
【００１２】
請求項４に記載の発明は、請求項１の記載において、前記発光素子に接続される定電流源（定電流源３６に相当）を設け、該定電流源から前記発光素子にバイアス電流を供給することで、前記抵抗によりパルス電流の値を設定することを特徴とする。
【００１３】
請求項５に記載の発明は、請求項１の記載において、前記駆動トランジスタのバイアス電圧を制御する制御回路（π型抵抗減衰器３７、抵抗分割回路３８、差動増幅回路３９、定電圧源４１に相当する）を設け、該バイアス電圧により前記パルス電流の値を調整可能とすることを特徴とする。
【００１４】
請求項６に記載の発明は、請求項５の記載において、前記制御回路は、入力信号に所定の信号処理を施すロジック回路の出力を減衰させる抵抗減衰器（π型抵抗減衰器３７に相当）を有し、該抵抗減衰器で設定される電圧に応じて前記駆動トランジスタのバイアス電圧を制御することを特徴とする。
【００１５】
請求項７に記載の発明は、請求項５の記載において、前記制御回路は、入力信号に所定の信号処理を施すロジック回路の出力を抵抗分割する抵抗分割回路（抵抗分割回路３８に相当）を有し、該抵抗分割回路で設定される電圧に応じて前記駆動トランジスタのバイアス電圧を制御することを特徴とする。
【００１６】
請求項８に記載の発明は、請求項５の記載において、前記制御回路は、入力信号に所定の信号処理を施すロジック回路の出力を入力とする差動増幅回路（差動増幅回路３９に相当）を有し、該差動増幅回路が出力する電圧に応じて前記駆動トランジスタのバイアス電圧を制御することを特徴とする。
【００１７】
請求項９に記載の発明は、請求項５ないし８のいずれか一項記載において、前記制御回路が出力するバイアス電圧を電源の変動にかかわらず一定に制御する電源変動補償回路（電源変動補償回路４０に相当する）を有することを特徴とする。
【００１８】
請求項１０に記載の発明は、請求項７の記載において、前記抵抗分割回路が設定するバイアス電圧を調整するための定電圧源（定電圧源４１に相当する）を該抵抗分割回路に直列に接続したことを特徴とする。請求項１１に記載の発明は、請求項７の記載において、前記抵抗分割回路は可変抵抗を含むことを特徴とする。これにより、バイアス電圧の調整を容易に行うことができる。
【００１９】
請求項１２に記載の発明は、前記駆動トランジスタがＮＰＮトランジスタであることを特徴とする。これにより、発光素子を高速に駆動できる。請求項１３に記載の発明は、前記電源は正電源であることを特徴とする。これにより、近年の電源電圧の正電源化に対応することができる。
【００２０】
請求項１４に記載の発明は、請求項３ないし１３のいずれか一項記載において、発光素子駆動回路の入力信号に所定の信号処理を施して前記駆動トランジスタのオン・オフを制御するロジック回路（ロジック回路３４に相当する）を有することを特徴とする。ロジック回路内のトランジスタを駆動トランジスタとして利用する構成ではないが、駆動トランジスタと抵抗とを有する簡易な回路で、請求項１に記載の発明と同様の効果が得られる。
【００２１】
請求項１５に記載の発光装置は、発光素子（発光素子３１に相当）と、入力信号を受ける入力端子（入力端子５２に相当）と、前記発光素子を駆動する発光素子駆動回路（図１ないし図１６の構成及びこれらの任意な組み合わせに相当）と、前記発光素子が発光した光を外部に出力するための出力部（コネクタ５５又はコネクタ５５に代わるウィンドウに相当）とを有し、前記発光素子駆動回路は請求項１ないし１５のいずれか一項記載のものであることを特徴とする。これにより、請求項１ないし１４に記載の発明の効果を具備する発光装置が得られる。
【００２２】
【発明の実施の形態】
図１は、本発明の第１の実施の形態の概要を示す図である。本発明の発光素子駆動回路は発光素子３１を駆動するもので、抵抗３２及び駆動トランジスタ３３を有する。発光素子３１は、例えば波長７８０ｎｍの半導体レーザダイオードである。駆動トランジスタ３３はロジック回路３４の出力段（出力バッファ）のトランジスタであり、ＮＰＮバイポーラトランジスタ又は電界効果トランジスタである。この駆動トランジスタ３３は、正電源Ｖccに接続されている。ロジック回路３３は、入力信号ＤＡＴＡに所定の信号処理（例えば、波形整形、符号化、多重化等）を施すものである。発光素子３１を駆動する（パルス電流Ｉp 及びバイアス電流Ｉb を供給する）駆動トランジスタ３３がロジック回路３４の一部のトランジスタを利用している（直接駆動又は直接変調）点は、第１の実施の形態の特徴の１つである。すなわち、ロジック回路３４で直接発光素子３１を駆動することで構成が簡単になる。
【００２３】
ロジック回路３４の出力は抵抗３２で終端されている。後述するように、抵抗３２によりパルス電流及びバイアス電流を供給することが可能となる。発光素子３１のアノードは抵抗３２の一端に接続され、カソードは接地（ＧＮＤ）されている。発光素子３１のカソードが接地されているので、フローティング状態を回避でき、電源雑音等の影響を受けることがない。
【００２４】
ここで、抵抗３２の作用について詳述する。
正電源の電源電圧をＶcc、ロジック回路３４の出力ハイレベルをＶout(H)、出力ローレベルをＶout(L)、発光素子３１のビルト・イン電圧をφLD、Ｉp 及びＩb の電流値を設定するための抵抗３２の抵抗値をＲＬＤとすると、パスル電流Ｉp 及びバイアス電流Ｉb は以下の式で表される。
Ｉb ＝（Ｖcc−Ｖout(L)−φLD）／ＲＬＤ                （１）
Ｉp ＝（Ｖcc−Ｖout(H)−φLD）／ＲＬＤ−Ｉb           （２）
例えば、Ｖcc＝５Ｖ、所要バイアス電流Ｉb ＝３０ｍＡとすると、ロジック回路３４がＰ−ＥＣＬロジック回路の場合、その出力ローレベルはおよそ３．３Ｖであるから、抵抗３２の抵抗値はＲＬＤ＝７５Ωと算出できる。これより、パルス電流Ｉp は１１ｍＡとなる。ロジック回路３４の出力振幅幅は一般に０．８Ｖ〜１．０Ｖであることから、パルス電流Ｉp とバイアス電流Ｉb のどちらかを決めると他方も一意的に決まる。
【００２５】
図１に示す構成では、ロジック回路３４の出力ローレベルが決まっているために、バイアス電流の取りうる値が制限されている。また、バイアス電流Ｉb の値より抵抗３２の値ＲＬＤを決めた場合には、ロジック回路３４の出力振幅が一定であるため、パルス電流の取りうる値が制限されてしまう。この点を考慮して、以下に説明する回路を設け、パルス電流及びバイアス電流の少なくとも一方を調整可能とすることができる。
【００２６】
図２は、本発明の第２の実施の形態を示す図である。なお、図１に示す構成要素と同一のものには同一の参照番号を付けてある。図２に示す構成は、図１に示す構成においては、ロジック回路３４の出力ローレベルが決まっているため、非常に小さいバイアス電流Ｉb を設定することが難しいという点を考慮したものである。図２に示すように、すくなくとも１つ（１段）のダイオード３５を有するレベルシフト回路を抵抗３２に直列に接続することで抵抗３２のロジック回路３４側の電位を下げ、バイアス電流Ｉb を小さな値に設定可能とする。このときのバイアス電流Ｉb は、
Ｉb ＝（Ｖcc−Ｖout(L)−ｎ×φB −φLD）／ＲＬＤ              （３）
で表される。ここで、ｎはダイオードの段数、φB は１つのダイオードのビルト・イン電圧である。なお、（Ｖcc−Ｖout(L)−ｎ×φB ）＜φLDとなるようにｎを設定すれば、無バイアス変調も可能である。
【００２７】
図３は、本発明の第３の実施の形態を示す図である。なお、前述した図に示す構成要素と同一のものには同一の参照番号を付けてある。図３に示す構成は、図１に示す構成において電源電圧Ｖccに対し、抵抗３２では所要の大きなバイアス電流Ｉb を得ることができない場合を考慮したものである。図３に示すように、定電流源３６が電源Ｖccと発光素子３１のアノードとの間に接続され、定電流源３６が所要のバイアス電流Ｉb のかなりの部分を供給する。大きなバイアス電流Ｉb を抵抗３２のみで生成しようとすると、発光素子３１のアノード電位が下がり、所要の出力ハイレベルが得られなくなる可能性があるが、定電流源３６を設けることで、抵抗３２による電圧降下を防ぎ、所要のパルス電流Ｉp 及びバイアス電流Ｉb を供給することができる。なお、定電流源３６に温度特性を持たせて、温度変動による電流量の変動を補償するようにすることができる。具体的には、発光沿い３１の温度特性に対し正の特性を持たせることで、温度の変動にかかわらず一定の光出力を得ることができる。
【００２８】
ここで、図１に示す構成において、パルス電流Ｉp は前記（１）及び（２）式より、
Ｉp ＝（Ｖout(H)−Ｖout(L)）／ＲＬＤ                        （４）
と表すことができる。図１の構成においてバイアス電流Ｉb の値により抵抗３２の抵抗値ＲＬＤを決めた場合には、ロジック回路３４の出力振幅（Ｖout(H)−Ｖout(L)）が一定であるため、式（４）で規定されるパルス電流Ｉp の取りうる値が制限されてしまう。以下に説明する本発明の第４の実施の形態以降の構成は、バイアス電流Ｉb の設定とは別にパルス電流Ｉp をよりフレキシブルに設定できるようにしてある。
【００２９】
図４は、本発明の第４の実施の形態を示す図である。図４において、前述した図に示す構成要素と同一のものには同一の参照番号を付けてある。図４に示すπ型抵抗減衰器３７は、ロジック回路３４の出力振幅（Ｖout(H)−Ｖout(L)）を減少（減衰）させ、パルス電流Ｉp を減少させる。ロジック回路３４の出力振幅を減少させることで、駆動トランジスタ３３のバイアス電圧（ベース電圧又はゲート電圧）を減少させ、パルス電流Ｉp を減少させる。π型抵抗減衰器３７は３つの抵抗Ｒ１、Ｒ２及びＲ３を有する。抵抗Ｒ１とＲ２との接続点は駆動トランジスタ３３の制御端子（ベース又はゲートに相当）に接続され、抵抗Ｒ２とＲ３の接続点はロジック回路３４の出力端子に接続されている。更に、抵抗Ｒ１の他端は電源Ｖccに接続され、抵抗Ｒ３の他端はグランドＧＮＤに接続されている。
【００３０】
なお、図４に示す構成では、ロジック回路３４の出力振幅を減少させるために、駆動トランジスタ３３をロジック回路３４とは別に設けている。また、抵抗Ｒ１、Ｒ２及びＲ３のいずれか又は全てを可変抵抗とすることで、ロジック回路３４の出力振幅、よってパルス電流Ｉp を調整可能とするように構成することもできる。
【００３１】
図５は、本発明の第５の実施の形態を示す図である。図５において、前述した図に示す構成要素と同一のものには同一の参照番号を付けてある。図５に示す抵抗分割回路３８は、ロジック回路３４の出力電圧を抵抗分割し、分割された電圧を駆動トランジスタ３３に供給するものである。分割された電圧は、ロジック回路３４の出力振幅（Ｖout(H)−Ｖout(L)）を減少させたものであり、図４に示す構成と同様に、パルス電流Ｉp を減少させることができる。なお、図５に示す抵抗分割回路３８は直列に接続された２つの抵抗Ｒ４及びＲ５を有し、これらの接続点を駆動トランジスタ３３の制御端子に接続されている。また、抵抗Ｒ４又はＲ５を可変抵抗とし、ロジック回路３４の出力振幅、よってパルス電流Ｉp を調整可能とするように構成することもできる。
【００３２】
図６は、本発明の第６の実施の形態を示す図である。図６において、前述した図に示す構成要素と同一のものには同一の参照番号を付けてある。差動増幅回路３９は電源ＶccとグランドＧＮＤとの間に設けられ、ロジック回路３４の出力を入力し、差動増幅出力を駆動トランジスタ３３に与える。差動増幅出力は、ロジック回路３４の出力振幅（Ｖout(H)−Ｖout(L)）を減少させたものであり、図４又は図５に示す構成と同様に、パルス電流Ｉp を減少させることができる。なお、差動増幅回路３９の回路構成例については後述する。
【００３３】
図７は、本発明の第７の実施の形態を示す図である。図７において、前述した図に示す構成要素と同一のものには同一の参照番号を付けてある。図７に示す構成は、図４に示す構成に電源変動補償回路４０を設けたものである。π型抵抗減衰器３７の出力（抵抗Ｒ１とＲ２との接続点の電圧）は、電源変動補償回路４０で電源Ｖccの電圧変動を補償する処理が施された後、駆動トランジスタ３３にバイアス電圧として供給される。図４に示す構成では、電源Ｖccが変動すると抵抗Ｒ１とＲ２の接続点の電位も変動するので、パルス電流Ｉp も変動していまう。電源変動補償回路４０はこのような電源変動を補償して、駆動トランジスタ３３に与えるバイアス電圧を一定に保つ作用をする。なお、電源変動補償回路４０の回路構成例については後述する。
【００３４】
図８は、本発明の第８の実施の形態を示す図である。図８において、前述した図に示す構成要素と同一のものには同一の参照番号を付けてある。図８に示す構成は、図５に示す構成に定電圧源４１をグランドＧＮＤと抵抗分割回路３８との間に設けたものである。図５に示す構成では、抵抗Ｒ４に流れる電流値によっては、抵抗Ｒ４とＲ５との接続点の電位が下がり、バイアス電流Ｉb を大きく設定することができない場合がある。定電圧源４１は上記接続点の電位、換言すれば駆動トランジスタ３３のバイアス電圧を持ち上げる作用をする。これにより、駆動トランジスタ３３は適切なバイアス電圧で駆動され、バイアス電流Ｉb を所要の値に設定することができる。
【００３５】
なお、定電圧源４１を可変定電圧源とすることにより、バイアス電流Ｉb をここの発光素子３１の最適な値に調整することができる。
図９は、図１に示す構成の詳細を示す図である。ロジック回路３４としては、例えば、モトローラ社製のＭＣ１００Ｅ４１６である。この出力バッファはＮＰＮトランジスタで構成され、これを駆動トランジスタ３３として利用する。回路構成が簡単になるとともに、ＮＰＮトランジスタは高速で動作するので、発光素子３１を高速に駆動することができる。また、正電源Ｖccで駆動する構成でありながら、発光素子３１のカソードはグランドＧＮＤに接続されているので、雑音等の影響を受けにくい。
【００３６】
図１０は、図２に示す構成の実施例を示す図である。図９と同様に、駆動トランジスタ３３は、ロジック回路３４の出力バッファのＮＰＮトランジスタで構成されている。
図１１は、図３に示す構成の実施例を示す図である。図９と同様に、駆動トランジスタ３３は、ロジック回路３４の出力バッファのＮＰＮトランジスタで構成されている。また、定電流源３６はＰＮＰトランジスタＱ１と抵抗Ｒ６及びＲ７でこうせいされている。トランジスタＱ１のエミッタとコレクタはそれぞれ、電源Ｖccと発光素子３１のアノードに接続されている。抵抗Ｒ６はトランジスタＱ１のエミッタとベースとの間に接続され、抵抗Ｒ７はトランジスタＱ１のベースとコレクタとの間に接続され、これらの抵抗でトランジスタＱ１のバイアス電圧を発生させる。トランジスタＱ１は発光素子３１に定電流を供給する。この定電流は、発光素子３１のバイアス電流Ｉb となる。
【００３７】
図１２は、図４に示す構成の実施例を示す図である。ロジック回路３４は例えば、モトローラ社製のＭＣ１００Ｅ４１６である。前述したように、図１２に示す構成ではロジック回路３４の出力バッファのトランジスタとは別に、ＮＰＮトランジスタを駆動トランジスタ３３として設けてある。
【００３８】
図１３は、図５に示す構成の実施例を示す図である。ロジック回路３４は例えば、モトローラ社製のＭＣ１００Ｅ４１６である。また、駆動トランジスタ３３はＮＰＮトランジスタである。
図１４は、図６に示す構成の実施例を示す図である。ロジック回路３４は例えば、モトローラ社製のＭＣ１００Ｅ４１６である。また、駆動トランジスタ３３はＮＰＮトランジスタである。差動増幅回路３９はトランジスタＱ２、Ｑ３、Ｑ４と、抵抗Ｒ８〜Ｒ１４とを有する。トランジスタＱ２のベースはロジック回路３４の出力に接続され、トランジスタＱ３のベースには抵抗Ｒ１１とＲ１４で抵抗分割された基準電圧が与えられる。この基準電圧に応じた出力電圧がトランジスタＱ３のコレクタから得られ、これがトランジスタ３３のベースに与えられる。この出力電圧は、ロジック回路３４の出力振幅（Ｖout(H)−Ｖout(L)）を制限したものに相当する。よって、パルス電流Ｉp を所要の小さい値に設定可能である。
【００３９】
図１５は、図７に示す構成の実施例を示す図である。ロジック回路３４は例えば、モトローラ社製のＭＣ１００Ｅ４１６である。また、駆動トランジスタ３３はＮＰＮトランジスタである。電源変動補償回路４０はトランジスタＱ５、Ｑ６及び抵抗Ｒ１５〜Ｒ１８とを有する。今、例えば電源電圧Ｖccが増加したとすると、トランジスタＱ５を流れる電流は増大するので、トランジスタＱ６のコレクタ電位は下がる。一方、トランジスタＱ６のベース電位も電源電圧Ｖccが増大することで上昇し、トランジスタＱ６のコレクタ電位は上昇する。よって、結果的にトランジスタＱ６のコレクタ電位は一定に保たれ、電源Ｖccの変動にかかわらず、バイアス電流Ｉb を一定に保持することができる。
【００４０】
図１６は、図８に示す構成の実施例を示す図である。ロジック回路３４は例えば、モトローラ社製のＭＣ１００Ｅ４１６である。また、駆動トランジスタ３３はＮＰＮトランジスタである。定電圧源４１は、ツェナーダイオードで構成されている。なお、交流電圧をバイパスするために、ツェナーダイオードにコンデンサをパラレルに接続しても良い。
【００４１】
図１７は、本発明の発光装置の一実施例を示す図である。図示する発光装置は、図１６に示す構成を例えばモールドパッケージ５１内に収容して、モジュール化したものである。パッケージ５１は、入力信号ＤＡＴＡを受ける入力端子５２、正電源電圧Ｖccを受ける電源端子５３、グランドに接続されるグランド端子５４、及び発光素子３１が発光した光を外部に出力するためのコネクタ５５が設けられている。このコネクタ５５には、プラスチックファイバ等の光ファイバケーブルが接続可能である。また、コネクタ５５に代えて、光を外部に直接出力するためのウィンドウをパッケージ５１に設けてもよい。また、各回路素子はパッケージ５１内の基板上に取り付けられる。
【００４２】
以上、本発明の実施の形態及び実施例を説明した。上記実施の形態及び実施例は任意に組み合わせることができる。この組み合わせは上記説明から明らかであるので、説明は省略する。
【００４３】
【発明の効果】
以上説明したように、本発明によれば以下の効果が得られる。請求項１に記載の発明によれば、正電源で発光素子を駆動してもカソード側が接地されているので雑音の影響を受けることなく、また駆動トランジスタを高速動作可能なタイプのトランジスタ（例えば、ＮＰＮトランジスタ）で構成できる。更に、抵抗の値を選択することで所要のパルス電流及びバイアス電流を設定することができる。更に、従来必要であった駆動用のＩＣを用いる必要がなくなり、回路を小型化することができる。
【００４４】
請求項２に記載の発明によれば、パルス電流又はバイアス電流の設定範囲を拡大することができる。
【００４５】
請求項３に記載の発明によれば、抵抗で設定されるバイアス電流の範囲をレベルシフト回路のレベルシフト量に応じて調整することができる。請求項４に記載の発明によれば、定電流源から前記発光素子にバイアス電流を供給することで、抵抗によりパルス電流の値を設定できる。
【００４６】
請求項５に記載の発明によれば、バイアス電圧によりパルス電流の値を調整できる。請求項６に記載の発明によれば、抵抗減衰器で設定される電圧に応じて駆動トランジスタのバイアス電圧を制御することができる。
【００４７】
請求項７に記載の発明によれば、請求項５の記載において、抵抗分割回路で設定される電圧に応じて前記駆動トランジスタのバイアス電圧を制御することができる。請求項８に記載の発明によれば、差動増幅回路が出力する電圧に応じて駆動トランジスタのバイアス電圧を制御することができる。
【００４８】
請求項９に記載の発明によれば、前記制御回路が出力するバイアス電圧を電源の変動にかかわらず一定に制御することができる。請求項１０に記載の発明によれば、前記抵抗分割回路が設定するバイアス電圧を調整することができる。
【００４９】
請求項１１に記載の発明によれば、バイアス電圧の調整を容易に行うことができる。請求項１２に記載の発明によれば、ＮＰＮトランジスタを駆動トランジスタとすることで、発光素子を高速に駆動できる。
【００５０】
請求項１３に記載の発明によれば、近年の電源電圧の正電源化に対応することができる。請求項１４に記載の発明によれば、ロジック回路内のトランジスタを駆動トランジスタとして利用する構成ではないが、駆動トランジスタと抵抗とを有する簡易な回路で、請求項１に記載の発明と同様の効果が得られる。
【００５１】
請求項１５に記載の発明によれば、請求項１ないし１４に記載の発明の効果を具備する発光装置が得られる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を示す図である。
【図２】本発明の第２の実施の形態を示す図である。
【図３】本発明の第３の実施の形態を示す図である。
【図４】本発明の第４の実施の形態を示す図である。
【図５】本発明の第５の実施の形態を示す図である。
【図６】本発明の第６の実施の形態を示す図である。
【図７】本発明の第７の実施の形態を示す図である。
【図８】本発明の第８の実施の形態を示す図である。
【図９】本発明の第１の実施の形態の実施例を示す図である。
【図１０】本発明の第２の実施の形態の実施例を示す図である。
【図１１】本発明の第３の実施の形態の実施例を示す図である。
【図１２】本発明の第４の実施の形態の実施例を示す図である。
【図１３】本発明の第５の実施の形態の実施例を示す図である。
【図１４】本発明の第６の実施の形態の実施例を示す図である。
【図１５】本発明の第７の実施の形態の実施例を示す図である。
【図１６】本発明の第８の実施の形態の実施例を示す図である。
【図１７】本発明の発光装置の実施例を示す図である。
【図１８】従来の発光素子駆動回路を示す図である。
【図１９】従来の別の発光素子駆動回路を示す図である。
【符号の説明】
３１    発光素子
３２    抵抗
３３    駆動トランジスタ
３４    ロジック回路
【図１】
0003725235.tif 000002
【図２】
0003725235.tif 000003
【図３】
0003725235.tif 000004
【図４】
0003725235.tif 000005
【図５】
0003725235.tif 000006
【図６】
0003725235.tif 000007
【図７】
0003725235.tif 000008
【図８】
0003725235.tif 000009
【図９】
0003725235.tif 000010
【図１０】
0003725235.tif 000011
【図１１】
0003725235.tif 000012
【図１２】
0003725235.tif 000013
【図１３】
0003725235.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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