(57)【特許請求の範囲】
【請求項１】
サブストレート（２）と、トレンチ（３）と、該トレンチ（３）中に形成されているトレンチキャパシタ（３２）と、該トレンチキャパシタ（３２）の構成部材としてトレンチ（３）の下方領域（４）中に配置されている導電性トレンチ充填物（１０）と、バーティカル選択トランジスタとを有するメモリセルであって、
前記トレンチ（３）は、下方領域（４）、上方領域（６）及びトレンチ開口部を有し、かつサブストレート（２）中に配置されており、
前記バーティカル選択トランジスタは、トレンチ（３）の上方領域（６）のレベル内に配置されており、かつ下側ドープ領域（１５）、上側ドープ領域（１６）、誘電性層（１７）及びゲート電極（１２）からなり、
下側ドープ領域（１５）がトレンチ（３）の上方領域（６）のレベル内で、サブストレート（２）中のトレンチ（３）の横側に配置されており、
上側ドープ領域（１６）がサブストレート（２）中のトレンチ（３）の上方領域（６）のレベル内で下側ドープ領域（１５）の上方に配置されており、かつ
誘電性層（１７）がトレンチ（３）の上方に配置されておりかつ内部開口部（３３）を有するメモリセルにおいて、
内部開口部（３３）が誘電性層（１７）を貫通して延びており、かつ誘電性層（１７）はトレンチ開口部（３４）を越えて横方向に突出することを特徴とするメモリセル。
【請求項２】
誘電性層（１７）がサブストレート（２）内へ凹設されている、請求項１記載のメモリセル。
【請求項３】
誘電性層（１７）が上方縁部（３５）を有し、サブストレート（２）はサブストレート表面（３６）を有し、かつ誘電性層（１７）の上方縁部はサブストレート表面（３６）と同じ高さに配置されている、請求項２記載のメモリセル。
【請求項４】
絶縁トレンチ（２１）が誘電性層（１７）に接しており、前記絶縁トレンチ（２１）は絶縁トレンチ充填物（２２）で充填されている、請求項１から３までのいずれか１項記載のメモリセル。
【請求項５】
ドーピングされたトレンチ（２４）がサブストレート（２）内に配置されており、誘電性層（１７）に接している、請求項１から４までのいずれか１項記載のメモリセル。
【請求項６】
誘電性層（１７）の下方にゲート電極（１２）が配置されている、請求項１から５までのいずれか１項記載のメモリセル。
【請求項７】
サブストレート（２）中にトレンチ（３）を作成し、その際、トレンチ（３）のエッチングのための第１のマスク（５）をサブストレート（２）上に作成し、
トレンチキャパシタ（３２）をトレンチ（３）中に作成し、
トレンチ（３）中にゲート電極（１２）を備えたバーティカル型選択トランジスタを作成し、
トレンチの断面よりも大きな断面を有する拡張部（１３）が露出するように第１のマスク（５）を拡張し、
サブストレート（２）及びトレンチ（３）内に配置されたゲート電極（１２）を拡張部（１３）により露出した領域内で凹陥させ、その際、凹陥部（１４）が形成され、
誘電性層（１７）を前記凹陥部（１４）中に形成させる、
工程を有するメモリセルの製造方法。
【請求項８】
ドーパントを凹陥部（１４）の領域内でサブストレート（２）内へ導入し、上側ドープ領域（１６）を形成させる、請求項７記載の方法。
【請求項９】
誘電性層（１７）を凹陥部（１４）内に析出させ、異方性エッチングプロセスを用いて誘電性層（１７）からなる側面の周辺ウェブ（１８）を形成させる、請求項７又は８記載の方法。
【請求項１０】
第２のマスク（１９）をサブストレート（２）上に配置しかつ構造化し、前記サブストレートを隣り合うトレンチキャパシタの間にある領域（２０）を露出させる、請求項７から９までのいずれか１項記載の方法。
【請求項１１】
第１のマスク（５）、第２のマスク（１９）及び側面の周辺ウェブ（１８）が絶縁トレンチ（２１）のエッチングの際に共通のエッチングマスクを形成する、請求項１０記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はトレンチキャパシタを備えたメモリセル及びその製造方法に関する。前記トレンチキャパシタはサブストレート中に配置されており、かつ例えばＤＲＡＭ（dynamic random access memory）中で選択トランジスタと一緒になってＤＲＡＭ−メモリセルを形成することができる。
【０００２】
【従来の技術】
メモリ構成素子、例えばＤＲＡＭはセルフィールド及び制御周辺部からなり、その際、セルフィールド中に１つのメモリセルが配置されている。
【０００３】
ＤＲＡＭ−チップはメモリセルのマトリックスを有し、前記のメモリセルは行と列との形で配置されており、かつワードラインとビットラインとにより制御される。データをメモリセルから読み出すか又はデータをメモリセルに書き込むことは適当なワードラインとビットラインとの活性化により実施される。
【０００４】
通常、１つのＤＲＡＭ−メモリセルは１つのキャパシタと接続する１つのトランジスタを有する。トランジスタは、特にチャンネルにより相互に隔てられた２つの拡散領域からなり、前記のチャンネルはゲートにより制御される。電流の流れる方向に依存して、一方の拡散領域がドレイン領域として、他方の拡散領域がソース領域として表される。
【０００５】
拡散領域の一方はビットラインと接続し、他方はキャパシタと接続し、ゲートはワードラインと接続している。適当な電圧をゲートに印加することで、トランジスタはチャンネルにより拡散領域間の電流がスイッチオン及びスイッチオフされるように制御される。
【０００６】
メモリ構成素子の小型化が進むことにより、集積密度は次第に高められる。集積密度の向上は、メモリセルあたり利用されるサブストレート表面積が次第に減少することを意味する。
【０００７】
利用される面積を有効に使用するために、選択トランジスタはバーティカルトランジスタとしてトレンチ内でトレンチキャパシタの上方に作成することができる。１つのトレンチキャパシタ及び１つのバーティカルトランジスタを備えた先行技術のメモリセルは、米国特許第５１７７５７６号明細書に記載されている。トレンチキャパシタ又はトランジスタの他の実施態様は、米国特許第５２０８６５７号明細書及び米国特許第５７４４３８６号明細書に記載されている。しかしながら、前記の実施態様の場合、バーティカルトランジスタのゲートがワードラインに接続されかつバーティカルトランジスタのドレイン−コンタクトがビットラインに接続するという問題が生じる。小型化が進む場合、この２つの接続に関して位置調整精度の要求がさらに高まる。絶縁トレンチ（ＳＴＩ）の形成の際に、この場合にトレンチの上方領域内に配置されるバーティカルトランジスタがその機能を損なうために、トレンチキャパシタのトレンチに密接しすぎて形成するのは好ましくなく、さらに高価なサブストレート表面を浪費しないために、絶縁トレンチ（ＳＴＩ）はトレンチキャパシタのトレンチから遠ざけすぎるのも好ましくないという付加的問題が生じる。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、集積能力に関して改善した、１つのトランジスタを使用するための１つのトレンチを備えたメモリセル及びその製造方法を提供することであった。
【０００９】
【課題を解決するための手段】
メモリセルに関する前記課題は、
サブストレートと、トレンチと、該トレンチ中に形成されているトレンチキャパシタと、該トレンチキャパシタの構成部材としてトレンチの下方領域中に配置されている導電性トレンチ充填物と、バーティカル選択トランジスタとを有するメモリセルであって、
前記トレンチは、下方領域、上方領域及びトレンチ開口部を有し、かつサブストレート中に配置されており、
前記バーティカル選択トランジスタは、トレンチの上方領域のレベル内に配置されており、かつ下側ドープ領域、上側ドープ領域、誘電性層及びゲート電極からなり、
下側ドープ領域がトレンチの上方領域のレベル内で、サブストレート中のトレンチの横側に配置されており、
上側ドープ領域がサブストレート中のトレンの上方領域のレベル内で下側ドープ領域の上方に配置されており、かつ
誘電性層がトレンチの上方に配置されておりかつ内部開口部を有するメモリセルにおいて、
内部開口部が誘電性層を貫通して延びており、かつ誘電性層はトレンチ開口部を越えて横方向に突出するように構成されたメモリセルにより解決される。
【００１０】
この場合、バーティカルトランジスタはトレンチの横の側面に配置された下側ドープ領域、上側ドープ領域及びその間にあるチャンネル領域により形成される。上側及び下側ドープ領域の（通常は電界効果トランジスタの場合、ソース領域とドレイン領域との厚さが接合深さ（Junction-Tiefe）として表される）接合深さ及びチャンネル領域の厚さは、例えば絶縁トレンチに対する距離により決定される。内部開口部を有する誘電性層を配置することにより、トレンチひいては開口部により露出されたトレンチ充填物が接触のためにアクセス可能である。ここで例えばバーティカルトランジスタのゲート電極を接続できる。トレンチ開口部を越えて突出する誘電性層の本発明による配置によって、この誘電性層はエッチマスクとして例えば絶縁トレンチのエッチングの際のエッチングマスクとして使用できる。この処置はバーティカルトランジスタの接合深さがリソグラフィー工程によって定義されず、誘電性層を用いてトレンチに対して自己整合的に実施できるという利点を有する。
【００１１】
本発明のもう一つの実施態様は、誘電性層をサブストレート内へ凹設することを想定する。サブストレート内への誘電性層の凹設は、基板表面上で後続する層のためにわずかなトポロジーが存在するという利点を有する。それにより、後続する層のコンフォーマリティ及び均一性が改善される。さらに、平坦な表面が後続するフォトリソグラフィーによる照射工程のためにはより適している、それというのもこの場合に焦点深度はわずかな範囲内を有するだけであるためである。
【００１２】
本発明のもう一つの有利な実施態様は、誘電性層が上方縁部を有し、サブストレートは１つのサブストレート面を有し、誘電性層の上方縁部はサブストレート面と同じ高さに配置されることを想定する。同じ高さの配置により層の段は回避される。この配置は例えばＣＭＰ工程（化学機械研磨）により製造することができる。
【００１３】
さらに、誘電性層の他に絶縁トレンチが配置され、前記絶縁トレンチが絶縁体で充填されていることが有利である。絶縁トレンチ（ＳＴＩ）は隣り合うメモリセルを相互に絶縁するという課題を有する。この場合、誘電性層は絶縁トレンチのエッチングのためのエッチングマスクとして使用できることが特に有利である。それにより絶縁トレンチの自己整合的形成が可能であり、その際、絶縁トレンチの位置は達成可能なリソグラフィーの精度によるのではなく、誘電性層の位置により定義される。
【００１４】
本発明のもう一つの有利な実施態様は、誘電性層の側方に基板中にドープ領域が配置されていることを想定する。誘電性層の側方のドープ領域はビットラインと接続されており、このビットラインはドープ領域上に延在する。さらに、このドープ領域は上側ドープ領域と接続している。それにより、有利にビットラインの少ない接続抵抗及び有利に少ないビットライン容量を示すメモリセルのコンパクトな配置が可能となる。
【００１５】
本発明のもう一つの実施態様は、誘電性層の下方にゲート電極が配置されていることが想定される。このゲート電極はこの場合例えばメモリセルの選択トランジスタを制御する課題を有する。この場合、ゲート電極は誘電性層の下側に有利に配置されているため、誘電性層の内部の内部開口部を通してワードラインコンタクトを用いてワードラインと接続することができる。
【００１６】
方法に関して、本発明の課題は
サブストレート中にトレンチを作成し、その際、トレンチのエッチングのための第１のマスクをサブストレート上に作成し、
トレンチキャパシタをトレンチ中に作成し、
トレンチ中にゲート電極を備えたバーティカル選択トランジスタを作成し、
トレンチの断面よりも大きな断面を有する拡張部が露出するように第１のマスクを拡張し、
サブストレート及びトレンチ内に配置されたゲート電極を拡張部により露出した領域内で凹陥させ、その際、凹陥部が作成され、
誘電性層を前記凹陥部中に作成する、
工程を有するメモリセルの製造方法により解決される。
【００１７】
本発明による方法により、トレンチキャパシタ用のトレンチのエッチングのために使用したマスクを拡張し、凹陥部のエッチングのために使用する。マスクの拡張は、他のフォトリソグラフィーによる工程を必要とせず、自己整合的にすでに生じたトレンチの周囲に凹陥部を作成する、自己整合によるプロセスであるという利点を有する。
【００１８】
１つの方法工程で、ドーパントをゲート電極中へ及び凹陥部の範囲内の基板中へ導入する。このプロセス工程により有利に基板中に上側ドープ領域が作成され、これはバーティカルトランジスタのソース領域もしくはドレイン領域として使用され、ビット線と接続することができる。
【００１９】
もう一つの方法工程は、誘電性層を凹陥部中に析出させ、異方性エッチング工程で誘電性層からなる側面の周辺ウェブを作成することを想定する。この方法工程により自己整合的に凹陥部中に誘電性層が作成され、この層は内部開口部を有しかつそれによりトーラスの形に似ている。これは、位置調節精度を内容とする他のリソグラフィー工程を回避することができるという利点を有する。
【００２０】
もう一つの方法工程は、第２のマスクをサブストレート上に配置し、構造化し、サブストレートを第２のマスクが構造化されている範囲内で露出させることを想定する。この措置により、第１のマスクを、引き続き絶縁トレンチを作成することができる範囲内で構造化する。この場合、第１のマスクの除去が例えば基板表面の範囲及び誘電性層の範囲を露出させる。
【００２１】
もう一つの方法工程において、第１のマスク、第２のマスク及び側面の周辺ウェブが絶縁トレンチのエッチングの際に共通のマスクを形成する。それにより、絶縁トレンチを露出したサブストレート表面内にエッチングし、その際、第２のマスクのフォトリソグラフィーの位置調節精度が絶縁トレンチの位置精度を決定せず、誘電性層により自己整合される絶縁トレンチはトレンチキャパシタのトレンチから距離を置かれており、かつ基板内へ導入される拡散領域に対して著しく正確に調節可能な距離を有する。これはの著しく正確な接合深さの調節を可能にする。
【００２２】
本発明の他の実施態様は引用形式請求項に記載されている。
【００２３】
【実施例】
本発明を図面を用いて次の実施例により詳説する。
【００２４】
図面中で同じ符号は同じ又は機能的に同じ素子を表す。
【００２５】
図１にはサブストレート２中に作成されているトレンチ３を有するメモリセル１が示されている。サブストレート２はこの実施例においてシリコンからなり、これはホウ素、リン又はヒ素でドーピングされていてもよい。トレンチ３は下方領域４と上方領域６とを有する。トレンチ３の上方領域６では絶縁カラー８が配置されている。この絶縁カラー８は通常は酸化ケイ素からなる。さらに、サブストレート２上に第１のマスク５が存在し、このマスク５はトレンチ３のエッチングのためのエッチマスクとして利用する。このエッチマスク５は例えば窒化ケイ素からなる。この場合ボトル状（bottle-shaped）に構成されたトレンチ３の下方領域内のトレンチ壁にはキャパシタ誘電体が設置されている。通常、トレンチキャパシタ中のキャパシタ誘電体は酸化ケイ素、窒化ケイ素又は酸窒化ケイ素又はこれらの材料の任意の組合せからなる。付加的に、トレンチ３は導電性トレンチ充填物１０で充填されている。導電性充填物１０は例えばドープされたシリコンからなる。この導電性充填物１０は内側のキャパシタ電極として用いられ、外側のサブストレート２は外側のキャパシタ電極として用いられる。
【００２６】
図１に示したトレンチキャパシタの作成のための製造方法は、サブストレート２上にハードマスクとして第１のマスク５を析出させることよりなり、この場合、第１のマスク５は通常窒化ケイ素からなる。第１のマスク５の製造のために、例えばＬＰＣＶＤ法（low pressure chemical vapour deposition）が使用される。第１のマスク５を引き続き構造化し、トレンチ３のエッチングのためのエッチマスクとして使用する。トレンチ３のエッチング後に、この内部にキャパシタ誘電体を設置し、これは例えば熱酸化及びＣＶＤ法により作成することができる。次の方法工程で絶縁カラー８をトレンチ３の上方領域６内に作成する。この絶縁カラー８は酸化ケイ素からなり、これは通常ＣＶＤ法により設置される。導電性トレンチ充填物１０はこの実施例の場合には高ドープされたポリシリコンからなり、通常は同様にＣＶＤ法によりトレンチ３内に析出させる。
【００２７】
図２に関して、図１から出発して導電性充填物１０及び絶縁カラー８を凹陥させ、その結果これらはトレンチ３の上方領域６から除去される。
【００２８】
図３には、トレンチ３の上方領域６内で露出するサブストレート２の窒化を実施する。この場合、窒化物層３１が生じ、これは後にドーパント用の拡散バリアとして利用され、かつ電気的にはトンネル抵抗として機能する。
【００２９】
さらに（図４）はトレンチ３の上方領域６内で導電性層７を作成する。この導電性層７は例えばドープされたポリシリコンからなり、これは１つの製造方法においてＣＶＤプロセスによりトレンチ中に析出平坦化され、引き続き凹陥させ、その結果、図４に示した充填高さが達成される。導電性層７上のトレンチ３の上方領域６内に絶縁性カバー層９を配置する。絶縁性カバー層９は例えば酸化ケイ素からなり、ＣＶＤプロセスで析出させ、平坦化し、トレンチ中に凹陥させることができる。
【００３０】
図５に関して、窒化物層３１をトレンチ３の上方領域６から除去する。この場合窒化物層３１は導電性層７及び絶縁性カバー層９の領域内では維持される。窒化物層３１の除去は湿式化学的プロセスを用いて熱いリン酸を使用して行うことができる。
【００３１】
図６には、トレンチ３の上方領域６内で露出したサブストレート２上にゲート酸化物１１が形成される。これは例えば酸素含有雰囲気を用いる熱的プロセス工程において実施することができる。
【００３２】
引き続き（図７）ゲート電極１２をトレンチ３の上方領域６内に作成する。これは例えばドープしたポリシリコンのＣＶＤ析出により実施することができる。引き続き、析出されたポリシリコン層をＣＭＰ工程で平坦化し、サブストレート表面までトレンチ３中を凹陥させる。
【００３３】
図８に関して、エッチングプロセスでマスク５を拡張し、その結果、トレンチ３の上方及びサブストレート２の上方の第１のマスク５中に拡張部１３が生じる。このマスク５は例えば窒化物からなるため、酸化ケイ素並びに窒化ケイ素もほぼ同じエッチ速度でエッチングするリン酸又はＨＦＥＧ（ＨＦ：フッ酸、ＥＧ：エチレングリコール）を使用して実施することができる。
【００３４】
図９に関して、拡張部１３をサブストレート及びトレンチに移す凹陥プロセス工程を実施し、その際、凹陥部１４が生じる。凹陥部１４は例えば異方性エッチングプロセスで実施することができる。
【００３５】
図１０において下側ドープ領域１５及び上側ドープ領域１６を作成する。下側ドープ領域１５はこの場合、高ドープされた導電性層７からドーパントを外方拡散させることにより生じる。下側ドープ領域１５は後にバーティカルトランジスタの下方のソース−ドレイン領域として使用される。上側ドープ領域１６は例えば気相ドーピングを用いて作成する。この場合、ドーパントがサブストレート２中に達し、上側ドープ領域１６が作成される。通常熱処理工程を用いて実施する下側ドープ領域１５の外方拡散の際に、同様に上側ドープ領域１６を外方拡散させることができ、その際、ドーピングにより場合により生じる結晶転位は回復させることができる。この熱処理工程は酸化性で実施するのが最適である。
【００３６】
図１１に関して、誘電性層１７をサブストレート上及び凹陥部１４中に析出させる。誘電性層１７は例えば窒化ケイ素からなり、ＣＶＤ法を用いて作成することができる。
【００３７】
図１２に関して、異方性エッチングプロセスを実施し、その際、側面の周辺ウェブ１８が作成される（スペーサ形成）。その際この側面の周辺ウェブは凹陥部１４中に配置されており、トーラスの形に似たリング状の構造体を示す。
【００３８】
図１３において、２つの隣り合うメモリセルが示されている。さらに、第２のマスク１９がサブストレート上に配置され、構造化される。このマスク１９は例えばフォトレジストからなる。
【００３９】
図１４に関して、第１のマスク５を第２のマスク１９を用いて構造化する。このために、例えば異方性エッチング工程を使用する。第１のマスク５及び側面の周辺ウェブ１８は窒化ケイ素からなるため、第１のマスク５も側面の周辺ウェブ１８の一部も除去される。このエッチングプロセスの際に、サブストレート表面３６が露出する露出表面２０が生じる。
【００４０】
さらに（図１５）絶縁トレンチ２１を露出した領域２０内でサブストレート内へエッチングする。この場合、第１のマスク５、第２のマスク１９及び側面の周辺ウェブ１８がエッチングマスクとして用いられる。このエッチングは、シリコンをエッチングしかつその際に窒化ケイ素及びフォトレジストに対して選択的である物質及び方法を用いて実施することができる。
【００４１】
図１６に関して、フォトレジストを除去し、引き続き絶縁トレンチ２１の側壁を酸化させ、絶縁トレンチ２１を絶縁トレンチ充填物２２で充填する。このために、例えばＨＤＰ法（高密度プラズマＣＶＤ）を実施することができる。ＨＤＰ法の際に、酸化ケイ素が絶縁トレンチ２１中の絶縁トレンチ充填物２２として充填される。引き続きサブストレート表面３６をＣＭＰ法（化学機械研磨）を用いて平坦化する。
【００４２】
図１７に関して、第１のマスク５及び側面の周辺ウェブ１８の一部を除去する。第１のマスク５及び側面の周辺ウェブ１８が窒化ケイ素からなるため、これらを熱いリン酸を用いてエッチングすることができる。この場合、サブストレート表面３６が露出する。引き続き拡散酸化物（Streuoxide）を露出したサブストレート表面３６上に配置し、ドーパント注入を実施し、その際、ビットラインドープ領域２４をサブストレート２中に作成する。引き続き拡散酸化物を再び除去する。
【００４３】
図１８中でビットライン２５をビットラインドープ領域２４上に作成する。ビットライン２５はこの実施例において下方のビットライン層２７と上方のビットライン層２８とからなる。下方のビットライン層はこの場合例えば高ドープされたポリシリコンからなり、上方のビットライン層２８は例えばドープされたポリシリコンよりもわずかな層抵抗を有するタングステンからなり、その結果ビットラインは全体として低オームに形成されている。引き続き絶縁カバー層２６をビットライン２５の周囲に作成する。絶縁カバー層２６は例えば窒化ケイ素からなる。
【００４４】
引き続き（図１９）、絶縁層２９をサブストレート上に配置する。この場合、この絶縁層２９はビットライン２５及び平坦化された表面を覆う。この絶縁層２９は例えば高ドープされたシリケートガラス（ＤＰＳＧ）からなり、熱処理工程で流動化する。絶縁層２９中へトレンチをエッチングし、その中にワードラインコンタクト３０を配置する。この場合ワードラインコンタクト３０はワードラインから絶縁層２９を通過しかつ側面の周辺ウェブ１８を通過しゲート電極１２にまで延びる。
【図面の簡単な説明】
【図１】本発明による方法のための原型として引用するトレンチキャパシタの断面図
【図２】図１において示したトレンチキャパシタから凹陥プロセスにより得られたトレンチキャパシタの断面図
【図３】本発明によるメモリセルを作成するための１つの製造工程での、図１からのトレンチキャパシタの上側領域の断面図
【図４】本発明によるメモリセルを作成するための１つの製造工程での、図１からのトレンチキャパシタの上側領域の断面図
【図５】本発明によるメモリセルを作成するための１つの製造工程での、図１からのトレンチキャパシタの上側領域の断面図
【図６】本発明によるメモリセルを作成するための１つの製造工程での、図１からのトレンチキャパシタの上側領域の断面図
【図７】本発明によるメモリセルを作成するための１つの製造工程での、図１からのトレンチキャパシタの上側領域の断面図
【図８】本発明によるメモリセルを作成するための１つの製造工程での、図１からのトレンチキャパシタの上側領域の断面図
【図９】本発明によるメモリセルを作成するための１つの製造工程での、図１からのトレンチキャパシタの上側領域の断面図
【図１０】本発明によるメモリセルを作成するための１つの製造工程での、図１からのトレンチキャパシタの上側領域の断面図
【図１１】本発明によるメモリセルを作成するための１つの製造工程での、図１からのトレンチキャパシタの上側領域の断面図
【図１２】本発明によるメモリセルを作成するための１つの製造工程での、図１からのトレンチキャパシタの上側領域の断面図
【図１３】メモリセルの製造方法で図１２で示したメモリセルに後続する１つの製造工程での、隣り合う２つのメモリセルの断面図
【図１４】メモリセルの製造方法で図１２で示したメモリセルに後続する１つの製造工程での、隣り合う２つのメモリセルの断面図
【図１５】メモリセルの製造方法で図１２で示したメモリセルに後続する１つの製造工程での、隣り合う２つのメモリセルの断面図
【図１６】メモリセルの製造方法で図１２で示したメモリセルに後続する１つの製造工程での、隣り合う２つのメモリセルの断面図
【図１７】メモリセルの製造方法で図１２で示したメモリセルに後続する１つの製造工程での、隣り合う２つのメモリセルの断面図
【図１８】メモリセルの製造方法で図１２で示したメモリセルに後続する１つの製造工程での、隣り合う２つのメモリセルの断面図
【図１９】メモリセルの製造方法で図１２で示したメモリセルに後続する１つの製造工程での、隣り合う２つのメモリセルの断面図
【符号の説明】
１  メモリセル、  ２  サブストレート、  ３  トレンチ、  ４  下方領域  ６  上方領域、  １０  トレンチ充填物、  １５  下側ドープ領域、  １６  上側ドープ領域、  １７，１８  誘電性層、  ３２  トレンチキャパシタ、  ３３内部開口部、  ３４  トレンチ開口部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
0003648463.tif 000015
【図１５】
0003648463.tif 000016
【図１６】
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【図１７】
0003648463.tif 000018
【図１８】
0003648463.tif 000019
【図１９】
0003648463.tif 000020