(57)【特許請求の範囲】
【請求項１】
ＳＯＩ半導体回路を入力端子、出力端子もしくは入出力端子に印加する静電気放電および電気的過剰ストレスから保護するための保護素子として、ゲート端子とソース端子が接地端子に接続されドレイン端子が前記入力端子、出力端子もしくは入出力端子に接続されたＳＯＩ構造のＮＭＯＳ素子を有する半導体保護回路において、
前記静電気放電又は電気的過剰ストレスが印加される過程で前記ＮＭＯＳ素子の基板に正極性電圧を印加する基板バイアス印加手段を設けたことを特徴とする半導体保護回路。
【請求項２】
請求項１において、
前記基板バイアス印加手段は、ソース端子が前記入力端子、出力端子もしくは入出力端子に接続され、ゲート端子が前記ＳＯＩ半導体回路内の高電位電源端子に接続され、ドレイン端子が前記基板に接続されるＰＭＯＳ素子からなることを特徴とする半導体保護回路。
【請求項３】
請求項１において、
前記基板バイアス印加手段は、高電位端子が前記入力端子、出力端子もしくは入出力端子に接続され、入力端子が前記ＳＯＩ半導体回路内の高電位電源端子に接続され、出力端子が前記基板に接続され、低電位端子が前記接地端子に接続されるＣＭＯＳインバータからなることを特徴とする半導体保護回路。
【請求項４】
請求項２において、
前記ＰＭＯＳ素子のドレイン端子と接地端子との間に第１の抵抗を接続したことを特徴とする半導体保護回路。
【請求項５】
請求項３において、
前記低電位端子と前記接地端子との間に第２の抵抗を接続したことを特徴とする半導体保護回路。
【請求項６】
請求項２又は４において、
前記ＰＭＯＳ素子をキャパシタに置換したことを特徴とする半導体保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ半導体回路を静電気放電（ＥＳＤ：electrostatic discharge）および電気的過剰ストレス（ＥＯＳ：electrical over stress）から保護するための保護素子としてＮＭＯＳ素子を有する半導体保護回路に関するものである。
【０００２】
【従来の技術】
従来の代表的なＣＭＯＳ（Complementary Metal Oxide Semiconductor）保護回路の概略図を図７に示す。ここでは保護素子としてＮＭＯＳトランジスタを用いた場合を例示した。静電ストレスから保護しようとする入出力端子（Ｉ／Ｏ）１に対し、この入出力端子１と接地端子（ＧＮＤ）２との間にＮＭＯＳトランジスタ４を保護素子として接続する。また、電圧供給端子（ＶＤＤ）３と接地端子３との間にもＮＭＯＳトランジスタ５を保護素子として接続する。
【０００３】
図７において、接地端子２を基準に正極性電圧のＥＳＤストレスが入出力端子１に印加されたとする。このとき働く保護素子はＮＭＯＳトランジスタ４であるから、この場合は電流の流れない逆方向のバイアスとなる。しかし、入出力端子１にかかる電圧が高くなり、ＮＭＯＳトランジスタ４のドレイン端子にかかる電界がある量を超えると、ＮＭＯＳトランジスタ４はアバランシェ降伏を起こす。これに引き続き、ＮＭＯＳトランジスタ４は寄生的なｎｐｎ型パイポーラトランジスタの動作をはじめ、大電流を通電する。この一連の動作は一般にスナップバック動作と呼ばれ（図８）、この特性により、ＬＳＩ内部回路にかかる電圧、すなわち入出力端子１の電圧が高くなってしまう前に、大電流がＮＭＯＳトランジスタ４を流れ、入出力回路も含めたＬＳＩの内部回路の保護が実現される。
【０００４】
この特性はバルクデバイスにおいてもＳＯＩ（Silicon on Insulator）デバイスにおいても基本的に同様である。図８におけるトリガ電圧Ｖt1、第２スナップバック点の電圧Ｖt2，電流Ｉt2、オン抵抗ＲonなどがＮＭＯＳトランジスタの保護能力を決定する主要なパラメータとなる。
【０００５】
ここで、図８に示したスナップバック特性をもう少し詳しく説明する。ドレイン電圧Ｖdsが増加するとアバランシェ降伏が起こり、トリガー電圧Ｖt1でＮＭＯＳトランジスタの寄生ｎｐｎパイポーラトランジスタがターン・オンし、オン抵抗Ｒonで大電流が流れる。この領域では、ＮＭＯＳトランジスタは故障せず、ドレイン電圧はこの電流を流すために必要な、ほぼ一定の電圧で固定（クランプ）される。これが、ＮＭＯＳトランジスタのスナップバック動作によるＥＳＤ保護の原理である。さらに電流がＮＭＯＳトランジスタに流れると、第２スナップバック点（Ｖt2、Ｉt2）に達し、デバイスは熱暴走して破壊に至る。この点は熱暴走点とも呼ばれ、Ｖt2の値が内部回路にダメージを与えない範囲で電流Ｉt2の値が大きいほど、優れた保護能力をもったデバイスであるといえる。
【０００６】
以上のようにして、図７の回路では、接地端子２を基準に正極性のＥＳＤストレスが入出力端子１に印加された場合は、その入出力端子１と接地端子２との間に接続されたＮＭＯＳトランジスタ４のスナップバック動作による電圧クランプによって内部回路が保護される。電源端子３を基準に正極性のＥＳＤストレスが入出力端子１に印加された場合は、ＮＭＯＳトランジスタ４のスナップバック動作に、電源端子３と接地端子２との間に接続されたＮＭＯＳトランジスタ５の順方向保護機能が加わる。電源端子３を基準に負極性のサージが入出力端子１に印加された場合は、ＮＭＯＳトランジスタ５のスナップバック動作と、ＮＭＯＳトランジスタ４の順方向保護動作により内部回路が保護される。
【０００７】
このように、内部回路すべてが共有する電圧端子３もしくは接地端子２が存在する場合であれば、ＬＳＩに搭載されているいかなる外部端子間に静電ストレスが印加されても、静電放電は必ず１つ以上の保護素子（４、５等）を介して流れるため、端子の保護が可能である。
【０００８】
ところで、近年のＬＳＩにおいては、ＭＯＳトランジスタのソースやドレイン抵抗を減少させるため、サリサイドプロセスによるソースやドレインのシリサイド化、あるいはＣＶＤ（Chemical Vapor Deposition）によるメタル化（以下、これらの技術を「低抵抗化」と呼ぶ。）が多く用いられている。
【０００９】
ところが、ソースやドレインの低抵抗化は、バイポーラ動作における有効エミッタ深さを減少させたり、保護ＮＭＯＳトランジスタにおけるＥＳＤ電流の局部集中をもたらすため、ＥＳＤ耐性の悪化を招く要因となる。このため、保護ＮＭＯＳトランジスタのゲート近傍のソース、ドレイン領域においては、低抵抗化を抑制するプロセスを適用するのが一般的である。これはサリサイド制限工程（blocking process）とよばれ、その際にはサリサイド化を避ける領域をサリサイド制限マスクでマスクすることが行われる。
【００１０】
図９はサリサイドプロセスにおけるＳＯＩ−ＮＭＯＳの断面を模式的に説明するための図であり、(a)はサリサイド制限なしの場合、(b)はサリサイド制限有りの場合を示す。図９において、２１はゲート、２２はソース、２３はドレイン、２４はボディ、２５はシリサイド層、２６は埋込酸化膜、２７はゲート酸化膜、２８はシリコン基板、２９はゲート側壁酸化膜、３０はサリサイド制限マスク、３１はサリサイド制限幅である。
【００１１】
ＳＯＩ素子は埋込酸化膜２６でアクティブシリコン層であるソース２２、ドレイン２３、およびボディ２４がシリコン基板２８から電気的に絶縁されている。また、ボディ２４が完全に空乏化しているＦＤ（Fully Depleted：完全空乏型）−ＳＯＩ素子の場合、シリコン基板２８に電圧を与えることで、部分空乏型ＳＯＩ−ＭＯＳに比べ、容易に埋込酸化膜２６とボディ２４の界面が反転する。したがって、基板バイアス効果は部分空乏型ＳＯＩ−ＭＯＳでも効果的であるが、ＦＤ−ＳＯＩ素子においては特に顕著となる。
【００１２】
【発明が解決しようとする課題】
従来の半導体保護回路の問題点について図７〜図９を用いて述べる。ＣＭＯＳ・ＬＳＩにおけるＥＳＤ保護回路においては、ＮＭＯＳトランジスタが優れた保護特性を有するため、図７に示したように、ゲートを接地したＮＭＯＳ（ＧＧＮＭＯＳ）トランジスタ４、５がしばしば保護回路として用いられる。ＧＧＮＭＯＳトランジスタの保護特性は、図８に示したように、スナップバック特性で評価されることが多い。
【００１３】
この特性において、Ｖt1が大きすぎると、保護回路が有効に動作する前に内部回路に高い電圧が印加されるため、好ましくない。また、Ｉt2が小さすぎると、充分なＥＳＤ電流が保護回路を流れる前に保護回路自身が破壊されてしまうため、好ましくない。Ｒonが大きすぎると、ＥＳＤ電流量の増加に伴って入出力端子１の電圧も増加してしまうため、充分なＥＳＤ電流が保護回路を流れる前に内部回路にかかる電圧が増加し、内部回路の破壊を招くため好ましくない。また、保護用のＮＭＯＳトランジスタ４、５は、ゲート幅数十μｍのトランジスタを複数本並列接続した櫛状構造で構成するのが一般的であり（マルチフィンガー構造と呼ばれ、１本１本のトランジスタはフィンガーと呼ばれる。）、Ｖt2よりもＶt1のほうが大きすぎる場合、特定のフィンガーだけがスナップバック動作しやすくなり、ＥＳＤ耐性の低下を招く。したがって、Ｖt1はできるだけ小さく、Ｉt2はできるだけ大きく、Ｒonはできるだけ小さく、Ｖt1＜Ｖt2という関係になることが望ましい。
【００１４】
ＳＯＩデバイス、とりわけ、ボディが完全に空乏化しているＦＤ−ＳＯＩ素子では、寄生パイポーラ効果により、バルクデバイスに比べてＶt1が小さいものの、シリコン活性層が薄いのに加え、埋込酸化膜が断熱材の働きをするため、Ｉt2は小さく、ＥＳＤ耐量は同じサイズのバルクデバイスに比べて小さくなる。さらに、サリサイド技術などによるソースやドレインの低抵抗化により、Ｒonは小さくなったが、特定のフィンガーのみがスナップバック動作しやすく、さらに、フィンンガー内の特定箇所にＥＳＤ電流が局部集中しやすくなるなど、結果的にサリサイドプロセスはＥＳＤ耐性を低下せしめるため、低抵抗化プロセスを用いたＳＯＩデバイスのＥＳＤ耐性は極めて低い。このため、図９の(b)に示したように低抵抗化制限工程（サリサイド制限工程）が必須となっている。
【００１５】
しかし、低抵抗化制限技術は追加のマスクと工程が必要となるため、ディジタル回路ではコスト増加の要因となっている。また、出力バッファも保護素子として働く場合が多いが、高速入出力のバッファについて低抵抗化制限工程を用いることは回路特性上好ましくない。このように、低抵抗化制限工程を用いずに、ＥＳＤ耐性を確保することが課題となっている。
【００１６】
そこで、低抵抗化制限工程を用いないＳＯＩデバイスにおけるＥＳＤ保護の問題点を克服するため、たとえばＥＳＤストレス電圧を保護トランジスタのボディとゲートに印加して、ＤＴＭＯＳ（Dynamic Threshold MOS）として保護回路を動作させ、フィンガーのスナップバック動作を均一化してＥＳＤ耐性を増加する方法や、ＥＳＤストレス電圧を抵抗と容量を介して保護用ＮＭＯＳトランジスタのゲートに印加して、ＤＴＭＯＳと同様にフィンガーのスナップバックを均一にする手法（ＧＣＮＭＯＳ：Gate Coupled NMOS）や、保護用ＮＭＯＳトランジスタのドレイン側に低抵抗化制限工程を用いないで作成できる抵抗体を配置する方法などが提案されている。
【００１７】
これらの方法は、前者２つが保護用ＮＭＯＳトランジスタのスナップバック特性を改善する手法であり、後者は低抵抗化制限工程を用いずに必要なドレイン抵抗を与えることでＥＳＤ電流の局部集中を回避する手法であるといえる。
【００１８】
しかし、ＤＴＭＯＳ接続は部分空乏型のＳＯＩデバイスには有効であるが、ＦＤ−ＳＯＩデバイスでは効果が乏しい。また、ＧＣＮＭＯＳでは、入出力端子の寄生容量が大きくなり、入出力の高速動作に問題が残る。一方、ドレインに抵抗を与える手法では、ＥＳＤ電流の均質化が図れるものの、低抵抗化プロセスによって得た低いＲonの恩恵を排除する結果となってしまい、また、保護回路面積の増加の原因となる。
【００１９】
このように、ＦＤ−ＳＯＩにおける低抵抗化制限工程を用いないＳＯＩデバイスに適した安価なＥＳＤ保護回路特性向上技術は従来では無かった。なお、以下では低抵抗化制限工程を用いないＳＯＩデバイスを完全被覆ＳＯＩデバイスと呼ぶこともある。
【００２０】
本発明の目的は、端子へのＥＳＤストレスの印加により適切な電圧をＳＯＩデバイスのシリコン基板に印加する手段を具備させることで、保護ＮＭＯＳ素子のスナップバック特性を改善し、完全被覆ＳＯＩデバイスにおいても高いＥＳＤ耐量が獲得できるようにした半導体保護回路を提供することである。
【００２１】
【発明が解決しようとする課題】
上記課題を解決するための請求項１の発明は、ＳＯＩ半導体回路を入力端子、出力端子もしくは入出力端子に印加する静電気放電および電気的過剰ストレスから保護するための保護素子として、ゲート端子とソース端子が接地端子に接続されドレイン端子が前記入力端子、出力端子もしくは入出力端子に接続されたＳＯＩ構造のＮＭＯＳ素子を有する半導体保護回路において、前記静電気放電又は電気的過剰ストレスが印加される過程で前記ＮＭＯＳ素子の基板に正極性電圧を印加する基板バイアス印加手段を設けたことを特徴とする半導体保護回路とした。
【００２２】
請求項２の発明は、請求項１の発明において、前記基板バイアス印加手段は、ソース端子が前記入力端子、出力端子もしくは入出力端子に接続され、ゲート端子が前記ＳＯＩ半導体回路内の高電位電源端子に接続され、ドレイン端子が前記基板に接続されるＰＭＯＳ素子からなることを特徴とする半導体保護回路とした。
【００２３】
請求項３の発明は、請求項１の発明において、前記基板バイアス印加手段は、高電位端子が前記入力端子、出力端子もしくは入出力端子に接続され、入力端子が前記ＳＯＩ半導体回路内の高電位電源端子に接続され、出力端子が前記基板に接続され、低電位端子が前記接地端子に接続されるＣＭＯＳインバータからなることを特徴とする半導体保護回路とした。
【００２４】
請求項４の発明は、請求項２の発明において、前記ＰＭＯＳ素子のドレイン端子と接地端子との間に第１の抵抗を接続したことを特徴とする半導体保護回路とした。
【００２５】
請求項５の発明は、請求項３の発明において、前記低電位端子と前記接地端子との間に第２の抵抗を接続したことを特徴とする半導体保護回路とした。
【００２６】
請求項６の発明は、請求項２又は４の発明において、前記ＰＭＯＳ素子をキャパシタに置換したことを特徴とする半導体保護回路とした。
【００２７】
【発明の実施の形態】
本発明の半導体保護回路は、ＥＳＤストレス電圧を基板電圧印加手段を介してシリコン基板、すなわち、ＬＳＩチップの裏面に伝え、これによる基板バイアス効果（バックゲート効果）によって保護ＮＭＯＳ素子の閾値電圧を低下せしめ、スナップバック特性のＶt1を低下させるものである。この基板バイアス効果は、部分空乏化ＳＯＩデバイスでも有効であるが、ＦＤ−ＳＯＩデバイスではボディが完全に空乏化しているため特に顕著に働く。ＥＳＤストレスの印加と連動して、ゲート電極やボディに電圧を供給する技術は存在したが、シリコン基板に電圧を印加する点が従来と異なり、基板バイアス効果でＥＳＤ耐性を改善する点が従来技術と異なる。
【００２８】
［第１の実施の形態］
図１を用いて本発明の第１の実施形態を説明する。この図１は、基板バイアス印加手段を具備したＳＯＩデバイスの半導体保護回路を示す図である。図１において、１は入出力端子、２は接地端子、３は電源端子、４、５は保護ＮＭＯＳ素子としてのＮＭＯＳトランジスタ、６は基板バイアス印加手段としてのＰＭＯＳトランジスタ、７は抵抗である。
【００２９】
ＰＭＯＳトランジスタ６はそのソースが入出力端子１に接続され、ゲートがＬＳＩ内部のＶＤＤ端子８に接続され、ドレインが抵抗７を介して接地端子２に接続されている。さらに、そのＰＭＯＳトランジスタ６のドレイン（Ａ点）は保護素子としてのＮＭＯＳトランジスタ４、５のバックゲート４bg、５bg（つまり共通のシリコン基板）に接続されている。抵抗７の値は、ＥＳＤイベント中における入出力端子１の電圧により、ＰＭＯＳトランジスタ６が破壊されない値が最小限必要である。なお、ＰＭＯＳトランジスタ６のゲート端子は、独立したＶＤＤ端子８として外部端子とせず、環状電源線などに接続することが望ましい。
【００３０】
接地端子２が実際に接地されている状態で、入出力端子１に正極性のＥＳＤストレスが印加されたとする。ストレス印加の過渡過程において、ＶＤＤ端子８は浮遊状態であるが、ほぼ接地レベルに等しい電位であるとみなせるため、ＰＭＯＳトランジスタ６はオン状態になる。ここで、抵抗７とＰＭＯＳトランジスタ６の接続点Ａの電位は、入出力端子１の電位をＰＭＯＳトランジスタ６と抵抗７で分割した値となる。抵抗７の値が充分大きければ、Ａ点の電位は入出力端子１の電位からＰＭＯＳトランジスタ６の閾値電圧だけ降下した値にほぼ等しくなる。
【００３１】
このＡ点の電圧がＳＯＩチップの裏面、例えばパッケージのダイに供給されるように結線すれば、ＥＳＤ保護素子であるＮＭＯＳトランジスタ４、５のバックゲートにそのＡ点の電圧が印加される。埋込酸化膜は通常１００ｎｍ程度であり、ＮＭＯＳトランジスタ４のスナップバックトリガ電圧Ｖt1程度の電圧（３〜６Ｖ）では降伏しない。バックゲートへの電圧印加は、ＮＭＯＳトランジスタ４ではそのゲート４ｇに弱い電圧（バックゲートの電界にほぼ相当）を印加した場合と同等の効果があり、Ｉds−Ｖgs特性（サブスレッショルド特性）で閾値電圧の低下が観測される。図２はこの関係を説明するための図である。Ｖsubはバックゲート電圧であり、これが正方向に増大すると、閾値が低下する。この閾値の低下は、寄生バイポーラトランジスタがターン・オンするためのトリガ電圧Ｖt1を低下させる。このように、バックゲートへの電圧印加はスナップバックのトリガ電圧Ｖt1を低下させるため、マルチフィンガー構造の保護素子であるＮＭＯＳトランジスタ４、５における、フィンガーの均一なスナップバックを促進し、低抵抗化プロセスを用いたＳＯＩデバイスの問題点を克服できる。
【００３２】
図３はタングステンＣＶＤで低抵抗化した完全被覆のＦＤ−ＳＯＩのＮＭＯＳトランジスタにおける、スナップバック特性の基板バイアスによる変化を実測した図である。測定はＴＬＰ（transmission line pulsing）法を用いた。基板バイアスＶsubがＶsub＝０Ｖにおける特性（点線で示した）のトリガ電圧Ｖt1に比べ、Ｖsub＝３Ｖのとき（実線で示した）のトリガ電圧Ｖt1は約３００ｍＶ低くなっており、基板バイアスの有効性を示している。
【００３３】
ＬＳＩには複数の入出力端子があり、それぞれに保護回路が必要である。したがって、図１のＡ点も複数存在する。これらの接続点をＬＳＩ配線で結線し、１箇所もしくは複数箇所の電極パッドから、パッケージのダイにボンデイングすれば、すべての入出力端子で本発明の効果を共有できる。
【００３４】
ＬＳＩが通常動作する実使用時においては、ＰＭＯＳトランジスタ６のゲート端子に電源電圧ＶＤＤが供給され、そのＰＭＯＳトランジスタ６はオフ状態となるため、基板はＧＮＤ電位に固定され、ＮＭＯＳトランジスタ４のオフ時のリーク電流を抑制する。また、入出力端子１の信号レベルについても、電源電圧の範囲で特に制約はない。
【００３５】
ＬＳＩでは、入出力端子１に備えた保護回路（ＮＭＯＳトランジスタ４）の他にも前記したように電源端子３と接地端子２の間に挿入した保護回路（ＮＭＯＳトランジスタ５）を具備する。ここでは、このＮＭＯＳトランジスタ５を電源線間保護回路と呼ぶ。通常、電源線は環状にＬＳＩチップの周囲に配置され、入出力端子１の保護回路も電源線をサージパスとして用いるため、入出力端子１から流入したＥＳＤ電流の一部を電源線間保護回路に分流すれば、保護素子のサイズを大きくした場合と同等の効果を得ることができ、ＥＳＤ耐量は増加する。
【００３６】
そこで、図１のように、例えば電源端子３と入出力端子１の間にダイオード９を備えると、接地端子２基準で入出力端子１に印加した正極性のバイアスによるＥＳＤ電流の一部が、そのダイオード９とＮＭＯＳトランジスタ５に流れ込む。本発明では、すべての保護ＮＭＯＳトランジスタのバックゲートに同時に正電圧が印加されるため、ＮＭＯＳトランジスタ５についてもＮＭＯＳトランジスタ４と同等の効果を得ることができる。この効果は、電源線間保護回路の均一なスナップバックを促進するだけでなく、電源線間保護回路へのＥＳＤ電流の迂回を促進する効果がある。この点について、従来技術では、ＮＭＯＳトランジスタ５についても、前記したようなＮＭＯＳトランジスタ４と同様の対策が特別に必要であった。さもなければ、ＮＭＯＳトランジスタ５における特定のフィンガーが先行してスナップバック動作した場合に、このフィンガーで故障する可能性があった。
【００３７】
以上のように、本実施形態によれば、ＦＤ−ＳＯＩデバイスのシリコン基板に正電圧を印加することで、ＮＭＯＳトランジスタの閾値電圧を低下せしめることができ、ＮＭＯＳトランジスタのスナップバック動作を改善できる。これにより、特定のフィンガーにＥＳＤ電流が集中してＥＳＤ耐性が低下しやすい完全被覆のＳＯＩデバイスにおいてもＥＳＤ耐量を著しく改善できる。また、基板バイアス印加手段は、ＰＭＯＳトランジスタを用いた簡単で小規模な回路を付加し、パッケージのダイへの接続構造を設けることで構成でき、入出力端子１の寄生容量をほとんど増加させずに実現できる。
【００３８】
なお、ダイオード９はＰＭＯＳトランジスタなどでも代替可能である。また、図１のダイオード９を省略しても、ＮＭＯＳトランジスタ４に対する本発明の効果は変わらない。また、抵抗７はＰＭＯＳトランジスタ６の特性によっては省略することができる。さらに、ＰＭＯＳトランジスタ６はこれをキャパシタに置き換えても、同様な作用効果が得られる。
【００３９】
［第２の実施形態］
図４を用いて、本発明の第２の実施形態を説明する。本実施形態は、第１の実施形態で用いた抵抗７の代わりにＮＭＯＳトランジスタ１０を用い、このＮＭＯＳトランジスタ１０とＰＭＯＳトランジスタ６とにより、基板バイアス印加手段としてのインバータを構成したものである。このインバータの入力端子はＶＤＤ端子８に接続され、出力端子（Ａ点）がバックゲート（シリコン基板）に接続されている。本実施形態での抵抗７’は、ＮＭＯＳトランジスタ１０がＰＭＯＳトランジスタ６より先行してスナップバックし、インバータに大電流が流入するのを避けるために挿入したものであるが、ＰＭＯＳトランジスタ６の特性によっては省略も可能である。
【００４０】
本実施形態においても、インバータの入力端子がＶＤＤ端子８に接続されているため、接地端子２基準で入出力端子１に正極性のＥＳＤストレスが印加された場合、インバータの入力レベルは過渡的にLowレベルに相当し、ＥＳＤ電圧が出力端子（Ａ点）に出力される。この動作により、第１の実施形態と同様に保護ＮＭＯＳトランジスタ４、５のバックゲートに正の電圧を与え、第１の実施形態と同じ理由でＥＳＤ耐量を向上せしめる。
【００４１】
［実験例］
図５、図６を用いて基板バイアスを与える場合と与えない場合におけるＨＢＭ（Human Body Model)−ＥＳＤ耐量の違いを説明する。同一の回路における基板バイアスの効果を調べるため、第１および第２の実施形態で示したような基板バイアス印加手段を具備しない従来のＬＶ（Low Voltage)ＣＭＯＳ入力回路を用いた。ＥＳＤストレスと同じ電圧をシリコン基板に与える場合は、図５に示したように、入力端子１１とシリコン基板１９を直接結線した。１２は保護用のＰＭＯＳトランジスタ、１３は保護用のＮＭＯＳトランジスタ、１４，１５は保護用のダイオード、１６は抵抗、１７はＬＶＣＭＯＳ入力回路、１８は電源線間保護回路（図１、図４のＮＭＯＳトランジスタ５に相当する。）である。ＬＶＣＭＯＳ入力回路１７は０．３５μｍのＦＤ−ＳＯＩプロセスを用い、低抵抗化プロセスとしてチタニウムシリサイドを用いた。
【００４２】
図６は、サリサイド制限工程を省略した完全被覆サンプル（Fu11y salicided）と、Fu11y salicidedサンプルで基板バイアスを印加した場合（Fu11y salicided+back bias）について、ＨＢＭ−ＥＳＤ試験を行った結果である。なお、本発明では、サリサイド制限をせずに必要なＥＳＤ耐量を確保することを目的としているが、比較のため、図９(b)のサリサイド制限幅３１が６００ｎｍのサンプル（600nm blocked）についても同じ条件で試験を実施した。
【００４３】
図６の棒グラフの頂点はそれぞれ、ＨＢＭ−ＥＳＤ試験により故障した時点のＥＳＤストレス電圧を示している。故障電圧は、各々の水準で３個のサンプルの平均値とした。ＥＳＤ試験はＥＩＡＪおよびＥＳＤＡ規格に準拠した市販の試験装置を用い、図５の接地端子（ＧＮＤ）を実際に接地した状態で、入力端子１１に正極性のＨＢＭ−ＥＳＤストレスを印加した。サンプルは、すべて同一のウェハからダイシングし、セラミックパッケージに封入した。
【００４４】
「Fu11y salicided」サンプルでは、平均1,570Ｖで故障したのに対し、サリサイドプロセスにおけるＥＳＤ耐量の向上手法としては最も効果的と考えられている６００nmのサリサイド制限を施した「600nm blocked」サンプルは、3,800Ｖと耐量が増加しており、サリサイド制限の効果が現れている。一方、同じFu11y salicidedサンプルでありながら、入力端子１１の電圧と同じ電圧がシリコン基板１９に印加されるように結線した「Fu11y salicided+back bias」サンプルでは、3,150Ｖに増加しており、サリサイド制限を用いた保護回路に匹敵するレベルに耐性が向上している。一般に、ＨＢＭ−ＥＳＤ保護に必要な耐量は2,000Ｖ以上とされており、基板バイアスを印加した「Fu11y salicided+back bias」サンプルは、この要求を大幅にクリアしたと言える。このように、基板バイアスの印加によってＥＳＤ耐性が飛躍的に向上したことは、本発明の有効性を示すものである。
【００４５】
この実験のように、完全被覆（Fu11y salicided）のＦＤ−ＳＯＩデバイスで作成したＬＶＣＭＯＳ入力回路において、基板バイアスを印加した場合、ＨＢＭ−ＥＳＤ耐量が約1,500Ｖ増加した。このことは、内部回路が低抵抗化制限工程を必要としないディジタルＬＳＩにおいて、従来必要であったＥＳＤ保護のための低抵抗化制限工程を省略することができ、製造コストの削減を実現できることを意味する。
【００４６】
【発明の効果】
以上説明したように本発明によれば、ＳＯＩデバイスに効果的な基板バイアス効果を利用するので、マルチフィンガー構造の完全被覆ＳＯＩの保護ＮＭＯＳ素子であってもスナップバック動作のフィンガー間格差を解消でき、保護ＮＭＯＳ素子のＥＳＤ耐性を最大限に発揮せしめる効果がある。サリサイド技術やメタルＣＶＤなどの低抵抗化プロセスは、ＬＳＩの高速、低消費電力化には不可欠であり、このような低抵抗化プロセスによるＬＳＩに特に適しているＳＯＩデバイスのＥＳＤ保護耐性強化における回路的手法として、本発明は安価で有効な手段となる。
【図面の簡単な説明】
【図１】  本発明の第１の実施形態の半導体保護回路の回路図である。
【図２】  ＦＤ−ＳＯＩデバイスのＮＭＯＳトランジスタの基板バイアス効果を示す特性図である。
【図３】  ＦＤ−ＳＯＩデバイスのＮＭＯＳトランジスタの基板バイアスによるスナップバック特性の違いを示す特性図である。
【図４】  本発明の第２の実施形態の半導体保護回路の回路図である。
【図５】  ＬＶＣＭＯＳ入力回路についてシリコン基板に直接ＥＳＤ電圧を印加する構成を示す回路図である。
【図６】  図５の構成において、基板バイアスが無くサリサイド制限が無いとき、基板バイアスが無くサリサイド制限があるとき、基板バイアスがありサリサイド制限が無いときの、各場合のＨＢＭ−ＥＳＤ耐量特性の実験結果を示す特性図である。
【図７】  従来のＥＳＤ保護回路の回路図である。
【図８】  ＮＭＯＳトランジスタのスナップバック特性図である。
【図９】  サリサイドプロセスにおけるＳＯＩ−ＮＭＯＳトランジスタの断面図である。
【符号の説明】
１：入出力端子、２：接地端子、３：電源端子、４，５：ＮＭＯＳトランジスタ、６：ＰＭＯＳトランジスタ、７、７’：抵抗、８：電源端子、９：ダイオード、１０：ＮＭＯＳトランジスタ
１１：入出力端子、１２：ＰＭＯＳトランジスタ、１２：ＮＭＯＳトランジスタ、１４、１５：ダイオード、１６：抵抗、１７：ＬＶＣＭＯＳ入力回路、１８：電源線間保護回路、１９：シリコン基板
２１：ゲート、２２：ソース、２３：ドレイン、２４：ボディ、２５：シリサイド層、２６：埋込酸化膜、２７：ゲート酸化膜、２８：シリコン基板、２９：ゲート側壁酸化膜、３０：サリサイド制限マスク、３１：サリサイド制限幅
【図１】
0003729082.tif 000002
【図２】
0003729082.tif 000003
【図３】
0003729082.tif 000004
【図４】
0003729082.tif 000005
【図５】
0003729082.tif 000006
【図６】
0003729082.tif 000007
【図７】
0003729082.tif 000008
【図８】
0003729082.tif 000009
【図９】
0003729082.tif 000010