(57)【特許請求の範囲】
【請求項１】
ｎビット、（２ｐ＋１）値（２n ≧２ｐ≧２で、ｎ及びｐは、整数）の入力信号ｍ（ｍは、２ｐ≧ｍ≧０を満たす整数）が供給され、前記入力信号の上位（ｎ−１）ビットに基づき、前記入力信号ｍの最下位ビットを無視した値を１／２した値を共に有する１組の内部信号を生成し、前記入力信号ｍが奇数値を有する場合には、前記奇数値を有する前記入力信号が入力される度ごとに、前記１組の内部信号に対し１を交互に加算して、第１及び第２の信号を生成するロジック回路と、
前記ｐ個の第１の出力端子を有し、前記第１の信号に基づいて、前記ｐ個の第１の出力端子のうちから前記第１の信号の値に対応する数の出力端子を選択すると共に、前記ｐ個の出力端子の選択を、前記ｐ個の第１の出力端子の各々の選択確率が略等しくなるように行う第１の信号処理回路と、
前記ｐ個の第２の出力端子を有し、前記第２の信号に基づいて、前記ｐ個の第２の出力端子のうちから前記第２の信号の値に対応する数の出力端子を選択すると共に、前記ｐ個の出力端子の選択を、前記ｐ個の第２の出力端子の各々の選択確率が略等しくなるように行う第２の信号処理回路とを具備したことを特徴とする選択回路。
【請求項２】
前記第１及び第２の出力端子のうちの選択された出力端子の合計数は、前記入力信号の値ｍに等しいことを特徴とする請求項１記載の選択回路。
【請求項３】
前記ロジック回路は、前記入力信号ｍに対して、前記入力信号ｍの最下位ビットを無視した値を１／２し、前記１組の内部信号を生成する第１の回路と、
前記入力信号ｍが偶数値を有する場合に、前記１組の内部信号をそのまま出力し、前記入力信号ｍが奇数値を有する場合に、前記１組の内部信号のいずれか一方に１を加算すると共に、前記１の加算を、前記奇数値を有する前記入力信号が入力される度に、前記１組の内部信号に対して交互に行う第２の回路と
を具備することを特徴とする請求項１記載の選択回路。
【請求項４】
前記入力信号ｍは、２進数により表されることを特徴とする請求項１記載の選択回路。
【請求項５】
前記第１及び第２の信号処理回路は、各々、ｐ個のレジスタを持ち、かつ、その中の１個のみを指定する第１及び第２のポインタ回路を持つことを特徴とする請求項１記載の選択回路。
【請求項６】
前記第１のポインタ回路は、前記ｐ個のレジスタのうち現在指定しているレジスタの位置と前記第１の信号の値とに基づいて、次に指定する１つのレジスタを決定し、前記第２のポインタ回路は、前記ｐ個のレジスタのうち現在指定しているレジスタの位置と前記第２の信号の値とに基づいて、次に指定する１つのレジスタを決定することを特徴とする請求項５記載の選択回路。
【請求項７】
前記第１のポインタ回路は、前記第１の信号の値が０又はｐの場合には、現在指定されているレジスタをそのまま指定し、前記第１の信号の値が１からｐ−１までの値のうちの１つである場合には、現在指定されているレジスタ以外のレジスタを新たに指定し、前記第２のポインタ回路は、前記第２の信号の値が０又はｐの場合には、現在指定されているレジスタをそのまま指定し、前記第２の信号の値が１からｐ−１までの値のうちの１つである場合には、現在指定されているレジスタ以外のレジスタを新たに指定することを特徴とする請求項６記載の選択回路。
【請求項８】
前記第１のポインタ回路は、前記第１の信号が同一の値を繰り返す場合に、同一のレジスタが指定されないように動作し、前記第２のポインタ回路は、前記第２の信号が同一の値を繰り返す場合に、同一のレジスタが指定されないように動作することを特徴とする請求項７記載の選択回路。
【請求項９】
前記ｐの値が２の場合、前記第１及び第２のポインタ回路内には、１つのレジスタが配置され、前記１つのレジスタの出力値に基づいて前記ｐ個のレジスタのうちの１つが指定されることを特徴とする請求項８記載の選択回路。
【請求項１０】
前記第１のポインタ回路は、現在指定されているレジスタの位置と前記第１の信号の値とに基づいて、前記ｐ個のレジスタから０個以上ｐ個以下のレジスタを選択し、前記第２のポインタ回路は、現在指定されているレジスタの位置と前記第２の信号の値とに基づいて、前記ｐ個のレジスタから０個以上ｐ個以下のレジスタを選択することを特徴とする請求項５乃至９のいずれか１項に記載の選択回路。
【請求項１１】
前記第１の信号処理回路において、前記ｐ個のレジスタのうち選択されたレジスタの出力信号は、１となり、前記第２の信号処理回路において、前記ｐ個のレジスタのうち選択されたレジスタの出力信号は、１となることを特徴とする請求項１０記載の選択回路。
【請求項１２】
前記第１の信号処理回路において、前記選択されるレジスタの数が１個以上の場合には、常に、前記指定されている１個のレジスタは選択され、前記第２の信号処理回路において、前記選択されるレジスタの数が１個以上の場合には、常に、前記指定されている１個のレジスタは選択されることを特徴とする請求項１１記載の選択回路。
【請求項１３】
前記第１及び第２の信号処理回路において、前記ｐ個のレジスタのうち選択されるレジスタの数が１以外の場合を検出して、強制的に、選択されるレジスタの数を１にするエラー検出回路を備えたことを特徴とする請求項８記載の選択回路。
【請求項１４】
請求項１記載の選択回路と、前記選択回路により選択される請求項１記載の第１及び第２の出力端子の数に基づいてアナログ信号を生成する信号生成回路とを具備することを特徴とするＤ／Ａ変換器。
【請求項１５】
入力部のアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、前記デジタル信号をＤ／Ａ変換して前記入力部に帰還する帰還部とを有するＡ／Ｄ変換器において、前記帰還部のＤ／Ａ変換回路は、請求項１記載の選択回路と、前記選択回路により選択される請求項１記載の第１及び第２の出力端子の数に基づいてアナログ信号を生成する信号生成回路とを具備することを特徴とするＡ／Ｄ変換器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、選択回路に関し、特に、Ｄ／Ａ変換器やＡ／Ｄ変換器において、ＣＭＯＳインバータや定電流源を選択する選択回路に関する。
【０００２】
【従来の技術】
まず、従来のＤ／Ａ変換器の第１例として、ＵＳＰ５，１３８，３１７に開示されるＤ／Ａ変換器について説明する。
【０００３】
本例に関わるＤ／Ａ変換器では図１２に示す様に、まず、ｎ（正整数）ビットデジタルデータが、２n データに、いわゆるThermometer-Decodingされ（ステップＡ）、この後、並び替えアルゴリズムに基づいて、このThermometer-Decodingされた２n データが、さらにＤＷＡ（Data Weighted Averaging）-Decodingにより２n データに変換される（ステップＢ）。そして、このDWA−Decodingされた２n データによりＣＭＯＳインバータや定電流源が選択される（ステップＣ）。
【０００４】
DWA−Decodingは選択回路（並び替えアルゴリズム回路）により実現される。選択回路は、並べ替えアルゴリズムに基づいてＣＭＯＳインバータや定電流源を選択する。具体的には選択回路はｎビットデータをThermometer-Decodingして２n 値データ（２n −１≧ｍ≧０）を生成し、この２n 値データを並べ替えアルゴリズムに基づいて並び替え（DWA−Decoding）、さらに、DWA−Decodingされた２n 値データに基づいて、その中の選択されたｍ個のラインに制御されたｍ個のＣＭＯＳインバータや定電流源を選択する。その結果、例えば、選択された定電流源（ｉ）の電流が合計され（ｍ×ｉ）、これがＩ−Ｖ変換回路により電圧に変換される事によりアナログデータが得られる。
【０００５】
ここで、ＣＭＯＳインバータや定電流源の選択方法について説明する。
【０００６】
ＣＭＯＳインバータや定電流源の選択方法としては例えば、表１（３ビット→５値）、及び表２（３ビット→７値）に示すようなThermometer-Decodingが知られている。この方式は温度計（Thermometer）のように、データ変換ごとに常に互いに並んで配置された複数の定電流源の一方側から、所定数の定電流源を選択する点に特徴を有する。
【０００７】
【表１】
0003725001.tif 000002
【０００８】
【表２】
0003725001.tif 000003
【０００９】
又、複数の定電流源に生じる電流の誤差（ノイズ）をノイズシェーピングするために、複数の定電流源がそれぞれ同一確率で選択されるような選択方式も知られている。
【００１０】
例えば、表３（３ビット→５値）、及び表４（３ビット→７値）に示す選択方式はＤＷＡデコード方式（Data Weighted Averaging−Decoding）と呼ばれる選択方式である。
【００１１】
この方式は、互いに並んで配置された複数の定電流源の一方側から他方側に向かって、順次、定電流源が選択される点に特徴を有する。つまり、この方式では、データ変換が繰り返されると、定電流源は、複数の定電流源の一方から他方側に向かって順次選択され、さらに、最も他方側の定電流源が選択されると、次は、再び最も一方側の定電流源が選択され、結果として、選択される定電流源が環状に移動する。
【００１２】
【表３】
0003725001.tif 000004
【００１３】
【表４】
0003725001.tif 000005
【００１４】
図１３は９値のデジタル信号をアナログ値に変換するＤ／Ａ変換器の１例を示す。この回路は図１２のブロックＣの機能に相当する。
【００１５】
電源ＶDDノードとオペアンプ１のマイナス入力ノードの間には、電流値４ｉを生成する定電流源２が接続される。又、オペアンプ２のマイナス入力ノードと接地ノードとの間には、直列接続されたスイッチ３及び定電流源４が接続される。このスイッチ３及び定電流源４は８組設けられ、それぞれは、オペアンプ１のマイナス入力ノードと接地ノードの間に並列接続される。各定電流源４のノミナル値はｉである。
【００１６】
そして、スイッチ回路３は、Thermometer-Decodingされたデータ又はDWA−Decodingされたデータにより選択される。オペアンプ１の入力電流は定電流源２の電流値４ｉ及び選択されたスイッチ回路３に繋がる定電流源４の電流値ｉの合計値により決定される。これによりオペアンプはＩ−Ｖ変換動作を行い、アナログデータが電圧の形で出力される。ここで定電流源４の選択方式に、表３、４に示すようなDWA−Decodingを採用すれば各定電流源４の誤差（ノイズ）はノイズシェーピングされる。
【００１７】
しかし、ＵＳＰ５，１３８，３１７はDWA−Decodingを行う具体的な回路を何ら開示してはいない。
【００１８】
次に従来のＤ／Ａ変換器の第２の例としてＵＰＳ５，４０４，１４２に開示されるＤ／Ａ変換器について説明する。
【００１９】
ＵＰＳ５，４０４，１４２はDWA−Decodingを行うための選択回路の具体例が開示されている。
【００２０】
この選択回路は図１４及び図１５に示すような構成を有している。
【００２１】
この選択回路は図１３のＤ／Ａ変換器の１例に適用することが可能である。すなわち、図１４のＤＡＴＡ２を図１３のスイッチ回路３に入力し、かつ、図１３のスイッチ回路３を所定の並び替えアルゴリズムにより制御すれば、DWA−Decodingを実際に行うことができる。これにより、例えば、Thermometer-DecodingされたデータＤＡＴＡ１は、本例の選択回路により、データＤＡＴＡ２に並べ替えられ（DWA−Decoding）、その結果、図１３の定電流源４が環状に順次選択される。
【００２２】
従って、図１３の各定電流源４は同一確率で選択されることになり、各定電流源４の誤差（ノイズ）はノイズシェーピングされる。
【００２３】
しかし、図１４及び図１５に示される選択回路は、１２個のスイッチブロックＳＢを有する。つまり、DWA−Decodingを行う場合は、図１３の回路にこれら１２個のスイッチブロックＳＢを新たに加えなければならない。又、図１５に示すように、各々のスイッチブロックＳＢは、３個のＤタイプフリップフロップ回路（Ｄ−ＦＦ）と、２個のＥＸ−ＯＦ（エクスクルーシブオア）ゲート回路と、２個の並べ替えゲート回路とから構成される。
【００２４】
従って、ＵＳＰ５，４０４，１４２に開示されるＤ／Ａ変換器では、選択回路（ハードウェア）が複雑化及び大規模化するという問題がある。
【００２５】
次に、従来のＤ／Ａ変換器の第３例として、ＵＳＰ５，５３９，４０３に開示されるＤ／Ａ変換器について説明する。
【００２６】
ＵＳＰ５，５３９，４０３に開示されるＤ／Ａ変換器はDWA−Decodingを行う点において上述の第２例と同じである。本例の選択回路の特徴は、ＲＯＭを用いて、DWA−Decodingを行う点である。並び替えアルゴリズムは、図１４及び図１５の選択回路と同じであるが、ＲＯＭを有するため、結果として選択回路（ハードウェア）が複雑化及び大規模化するという問題が生じる。
【００２７】
【発明が解決しようとする課題】
上述したような従来のＤ／Ａ変換器においては、DWA−Decodingによりノイズシェーピングし、高精度なＤ／Ａ変換を実現しようとすると、特に、Ｄ／Ａ変換器の選択回路のハードウェア規模が大きくなり、又、これに伴い、コストも高くなるという問題があった。
【００２８】
本発明は上記問題点を解決するためになされたもので、その目的は、ハードウェアをさほど大きくすることなく、高精度なＤ／Ａ変換が可能であり、又、低コスト化や低消費電力化にも貢献できるＤ／Ａ変換器に使用可能な選択回路と、さらに、これを用いたＤ／Ａ変換器及びＡ／Ｄ変換器を提供することにある。
【００２９】
【課題を解決するための手段】
上記目的を達成するために、本発明の選択回路は、ｎビット、（２ｐ＋１）値（２n ≧２ｐ≧２で、ｎ及びｐは、整数）の入力信号ｍ（ｍは、２ｐ≧ｍ≧０を満たす整数）が供給され、前記入力信号の上位（ｎ−１）ビットに基づき、前記入力信号ｍの最下位ビットを無視した値を１／２した値を共に有する１組の内部信号を生成し、前記入力信号ｍが奇数値を有する場合には、前記奇数値を有する前記入力信号が入力される度ごとに、前記１組の内部信号に対し１を交互に加算して、第１及び第２の信号を生成するロジック回路と、前記ｐ個の第１の出力端子を有し、前記第１の信号に基づいて、前記ｐ個の第１の出力端子のうちから前記第１の信号の値に対応する数の出力端子を選択すると共に、前記ｐ個の出力端子の選択を、前記ｐ個の第１の出力端子の各々の選択確率が略等しくなるように行う第１の信号処理回路と、前記ｐ個の第２の出力端子を有し、前記第２の信号に基づいて、前記ｐ個の第２の出力端子のうちから前記第２の信号の値に対応する数の出力端子を選択すると共に、前記ｐ個の出力端子の選択を、前記ｐ個の第２の出力端子の各々の選択確率が略等しくなるように行う第２の信号処理回路とを備えている。
【００３０】
前記第１及び第２の出力端子のうちの選択された出力端子の合計数は、前記入力信号の値ｍに等しい。
【００３１】
前記ロジック回路は、前記入力信号ｍに対して、前記入力信号ｍの最下位ビットを無視した値を１／２し、前記１組の内部信号を生成する第１の回路と、前記入力信号ｍが偶数値を有する場合に、前記１組の内部信号をそのまま出力し、前記入力信号ｍが奇数値を有する場合に、前記１組の内部信号のいずれか一方に１を加算すると共に、前記１の加算を、前記奇数値を有する前記入力信号が入力される度に、前記１組の内部信号に対して交互に行う第２の回路とを備える。
【００３２】
前記入力信号ｍは、２進数により表される。
【００３３】
前記第１及び第２の信号処理回路は、各々、ｐ個のレジスタを持ち、かつ、その中の１個のみを指定する第１及び第２のポインタ回路を持つ。
【００３４】
前記第１のポインタ回路は、前記ｐ個のレジスタのうち現在指定しているレジスタの位置と前記第１の信号の値とに基づいて、次に指定する１つのレジスタを決定し、前記第２のポインタ回路は、前記ｐ個のレジスタのうち現在指定しているレジスタの位置と前記第２の信号の値とに基づいて、次に指定する１つのレジスタを決定する。
【００３５】
前記第１のポインタ回路は、前記第１の信号の値が０又はｐの場合には、現在指定されているレジスタをそのまま指定し、前記第１の信号の値が１からｐ−１までの値のうちの１つである場合には、現在指定されているレジスタ以外のレジスタを新たに指定し、前記第２のポインタ回路は、前記第２の信号の値が０又はｐの場合には、現在指定されているレジスタをそのまま指定し、前記第２の信号の値が１からｐ−１までの値のうちの１つである場合には、現在指定されているレジスタ以外のレジスタを新たに指定する。
【００３６】
前記第１のポインタ回路は、前記第１の信号が同一の値を繰り返す場合に、同一のレジスタが指定されないように動作し、前記第２のポインタ回路は、前記第２の信号が同一の値を繰り返す場合に、同一のレジスタが指定されないように動作する。
【００３７】
前記ｐの値が２の場合、前記第１及び第２のポインタ回路内には、１つのレジスタが配置され、前記１つのレジスタの出力値に基づいて前記ｐ個のレジスタのうちの１つが指定される。
【００３８】
前記第１のポインタ回路は、現在指定されているレジスタの位置と前記第１の信号の値とに基づいて、前記ｐ個のレジスタから０個以上ｐ個以下のレジスタを選択し、前記第２のポインタ回路は、現在指定されているレジスタの位置と前記第２の信号の値とに基づいて、前記ｐ個のレジスタから０個以上ｐ個以下のレジスタを選択する。
【００３９】
前記第１の信号処理回路において、前記ｐ個のレジスタのうち選択されたレジスタの出力信号は、１となり、前記第２の信号処理回路において、前記ｐ個のレジスタのうち選択されたレジスタの出力信号は、１となる。
【００４０】
前記第１の信号処理回路において、前記選択されるレジスタの数が１個以上の場合には、常に、前記指定されている１個のレジスタは選択され、前記第２の信号処理回路において、前記選択されるレジスタの数が１個以上の場合には、常に、前記指定されている１個のレジスタは選択される。
【００４１】
前記第１及び第２の信号処理回路において、前記ｐ個のレジスタのうち選択されるレジスタの数が１以外の場合を検出して、強制的に、選択されるレジスタの数を１にするエラー検出回路を備える。
【００４２】
本発明によるＤ／Ａ変換器は、上述の選択回路と、前記選択回路により選択される請求項１記載の第１及び第２の出力端子の数に基づいてアナログ信号を生成する信号生成回路とを具備する。
【００４３】
本発明によるＡ／Ｄ変換器は、入力部のアナログ信号をデジタル信号に変換するＡ／Ｄ変換部と、前記デジタル信号をＤ／Ａ変換して前記入力部に帰還する帰還部とを備え、前記帰還部のＤ／Ａ変換回路は、請求項１記載の選択回路と、前記選択回路により選択される請求項１記載の第１及び第２の出力端子の数に基づいてアナログ信号を生成する信号生成回路とを具備する。
【００４４】
【発明の実施の形態】
以下図面を参照しながら、本発明の選択回路について詳細に説明する。
【００４５】
図１は、本発明の第１の形態に関わる選択回路を示している。
【００４６】
本発明の選択回路は、二つのデータ処理回路１１ａ，１１ｂを有する。データ処理回路１１ａは出力ＯＵＴ１，ＯＵＴ２を制御し、データ処理回路１１ｂは出力ＯＵＴ３，ＯＵＴ４を制御する。
【００４７】
入力データは、５値（ｐ＝２）とする。入力値ｍの値は０〜４の整数となる。又、ｍは２進数で入力される。本発明ではｍの３ビットデータのうち上位２ビット（ＭＳＢ，２ＳＢ）が示す値を１／２し、これを二つのデータ処理回路１１ａ，１１ｂで使用する。
【００４８】
例えば、ＭＳＢ＝０、２ＳＢ＝１の時、最下位ビット（ＬＳＢ）を無視して１／２された値（１、２ビット２進数では０１）がそれぞれ二つのデータ処理回路１１ａ，１１ｂに入力される。
【００４９】
又、３ビットデータのうちＬＳＢが示す値に応じて、上位２ビットが示す値に１を加算するか否かが決定される。
【００５０】
ＬＳＢ＝０の場合は上位２ビットの値がそのまま２ビットデータとして二つのデータ処理回路１１ａ，１１ｂに入力される。これはｍが１／２されて入力されたことになる。
【００５１】
ＬＳＢ＝１の場合は、二つのデータ処理回路１１ａ，１１ｂのどちらか一方に入力される上位２ビットの２ビットデータに１が加算される。二つのデータ処理回路１１ａ，１１ｂのもう一方は上位２ビットの値がそのまま２ビットデータとして入力される。これは奇数ｍに対して１を加算して入力するほうは（ｍ＋１）／２が入力されたことになり、１を加算しないほうは（ｍ−１）／２を入力したことになる。両入力値を加算するとｍとなる。つまり、二つのデータ処理回路１１ａ，１１ｂに入力される値の合計値は、結果として入力信号ｍに等しくなる。そして、二つのデータ処理回路１１ａ，１１ｂでは入力値に応じた数の出力端子を選択する。つまり、入力信号ｍに応じた数の出力端子が選択されることになる。
【００５２】
この図１の選択回路のシーケンスは表５の真理値表に示される。
【００５３】
【表５】
0003725001.tif 000006
【００５４】
本発明の選択回路では、５値データｍが偶数（０，２，４）の場合にはデータ処理回路１１ａの出力ＯＵＴ１，ＯＵＴ２のうちＨになる（選択される）ものの数と、データ処理回路１１ｂの出力ＯＵＴ３，ＯＵＴ４のうちＨになる（選択される）ものの数は等しくなる。５値データｍが０の場合、ＯＵＴ１〜４は、すべてＬ（選択されない）になる。ｍ＝２の場合、ＯＵＴ１，ＯＵＴ２のうち一方がＨになり、ＯＵＴ３，ＯＵＴ４のうち一方がＨになる。ｍ＝４の場合、ＯＵＴ１〜４は、すべてＨ（選択される）になる。
【００５５】
本発明の選択回路では、５値データｍが奇数（１，３）の場合にはデータ処理回路１１ａの出力ＯＵＴ１，ＯＵＴ２のうちＨになる（選択される）ものの数と、データ処理回路１１ｂの出力ＯＵＴ３，ＯＵＴ４のうちＨになる（選択される）ものの数は等しくない。
【００５６】
５値データｍが１の場合、ＯＵＴ１，ＯＵＴ２のうち一方がＨになり、ＯＵＴ３，ＯＵＴ４の両方がＬになるか、ＯＵＴ１，ＯＵＴ２の両方がＬになり、ＯＵＴ３，ＯＵＴ４のうち一方がＨになるか、のどちらかになる。前述したように、ＯＵＴ１，ＯＵＴ２グループとＯＵＴ３，ＯＵＴ４グループのどちらが両方Ｌに選択されるかはｍが奇数で入力されるたびに交互に切り替えられる。
【００５７】
ｍ＝３の場合、ＯＵＴ１，ＯＵＴ２のうち一方がＨになり、ＯＵＴ３，ＯＵＴ４の両方がＨになるか、ＯＵＴ１，ＯＵＴ２の両方がＨになり、ＯＵＴ３，ＯＵＴ４のうち一方がＨになるかのどちらかになる。この場合も、ＯＵＴ１，ＯＵＴ２グループとＯＵＴ３，ＯＵＴ４グループのどちらが両方Ｈに選択されるかはｍが奇数で入力されるたびに交互に切り替えられる。
【００５８】
二つのデータ処理回路１１ａ，１１ｂ内では入力された値とポインタレジスタ（図１でＱ１，Ｑ３を出力しているＤ−ＦＦ）の値から、ＯＵＴ１，ＯＵＴ２は同一確率で選択され、ＯＵＴ３，ＯＵＴ４も同一確率で選択される。
【００５９】
ポインタレジスタは、選択される出力端子の数が１個以上の場合に、最初に選択される出力端子の位置を指定する。例えば、データ処理回路１１ａにおいて、ポインタレジスタが、ＯＵＴ１を出力するレジスタを指定している場合、データＬＳＢ１，ＭＳＢ１が１個の出力端子を選択することを示しているときには、ＯＵＴ１を出力するレジスタが選択され、かつ、ＯＵＴ１が“１”になる。この後、ポインタレジスタの出力は、ＯＵＴ２を出力するレジスタを指定するように変化する。
【００６０】
また、データ処理回路１１ａにおいて、ポインタレジスタが、ＯＵＴ１を出力するレジスタを指定している場合、データＬＳＢ１，ＭＳＢ１が２個の出力端子を選択することを示しているときには、ＯＵＴ１，ＯＵＴ２を出力する２個のレジスタが選択され、かつ、ＯＵＴ１及びＯＵＴ２が共に“１”になる。また、この場合、データＬＳＢ１，ＭＳＢ１が０個の出力端子を選択することを示しているときには、２個のレジスタが共に非選択となり、かつ、ＯＵＴ１及びＯＵＴ２が共に“０”になる。これらの場合において、ポインタレジスタの出力は、ＯＵＴ１を出力するレジスタをそのまま継続して指定する。
【００６１】
以上の動作により、４個の出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４がＨとなる（選択される）確率は等しくする事ができる。
【００６２】
図２は図１の選択回路を適用可能なＤ／Ａ変換器を示している。
【００６３】
このＤ／Ａ変換器ではマルチビット・ΣΔ（シグマデルタ）変調方式が採用される。図１の選択回路の出力ＯＵＴ１〜４は図２の出力ＯＵＴ１〜４に対応している。
【００６４】
４個のインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４のうちＬになる（選択される）ものの数は５値データｍに依存する。例えば、ｍ＝０のときは、４個のインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４のすべての出力がＨになり（選択されない）、ｍ＝１，２，３，４の時、４個のインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４の出力うちＬになるものの数は、それぞれ、１，２，３，４となる。
【００６５】
表６は、図２のＤ／Ａ変換器に図１の選択回路を適用した場合における５値データとインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４の出力との関係を示している。又、図中、白丸が選択されている（１／２ｄｕｔｙＬ出力）事を示している。
【００６６】
【表６】
0003725001.tif 000007
【００６７】
表６に示すような本発明の選択方式を、新規に、PDWA−Decodingと称することにする。
【００６８】
PDWA−Decodingの特徴は、４個のインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４が、２個のインバータＩｎｖ．１，Ｉｎｖ．２と、２個のインバータＩｎｖ．３，Ｉｎｖ．４とに分けられ、インバータＩｎｖ．１，Ｉｎｖ．２グループにおいて各インバータの選択確率が等しくなるように、かつ、インバータＩｎｖ．３，Ｉｎｖ．４グループにおいて各インバータの選択確率が等しくなるように、選択回路が動作する。又、３ビット（５値）データのうち上位２ビット（ＭＳＢ，２ＳＢ）の値を１／２し、その１／２された値の数だけ、インバータＩｎｖ．１，Ｉｎｖ．２グループ及びインバータＩｎｖ．３，Ｉｎｖ．４グループでそれぞれインバータを選択する事は上述した通りである。
【００６９】
又、最下位ビット（ＬＳＢ）が１の時、即ち、３ビット（５値）データが奇数の時は、その奇数データが入力されるたびに、そのＬＳＢによって選択されるインバータを、インバータＩｎｖ．１，Ｉｎｖ．２グループとインバータＩｎｖ．３，Ｉｎｖ．４グループで交互に切り替える。
【００７０】
これにより４個のインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４は、それぞれ同一の確率で選択される事になり、インバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４と、それに接続された抵抗Ｒにより生じる誤差（ノイズ）は、帯域外にノイズシェーピングされる。その結果、高Ｓ／Ｎを有するＤ／Ａ変換器を提供できる。
【００７１】
なお、表７は図２のＤ／Ａ変換器の動作を示している。但し、表７では、簡単の為、５値データをスクランブルする前のThermometer-Decodingされた５値データに基づいてそのままＤ／Ａ変換を行う場合について示している。
【００７２】
【表７】
0003725001.tif 000008
【００７３】
又、図２のオペアンプのマイナス入力ノードに入力される電流波形ｉとアナログ電圧出力波形を図３に示す。本例の波形も、簡単の為、５値データをスクランブルする前のThermometer-Decodingされた５値データに基づいてそのままＤ／Ａ変換を行う場合について示している。又、オペアンプの帰還容量によるローパスフィルタの効果も無視している。
【００７４】
図４は、図１の選択回路をマルチビットΣΔ変調方式のＡ／Ｄ変換器に適用する場合の構成例を示している。
【００７５】
本例のＡ／Ｄ変換器における帰還部の動作（Ｄ／Ａ変換動作）は、図２のＤ／Ａ変換器の動作と概ね同じである。但し、３ビット（５値）データは、Ａ／Ｄ変換部におけるアナログ積分器出力回路２０の出力を、４個のアナログコンパレータＣＭＰ１，ＣＭＰ２，ＣＭＰ３，ＣＭＰ４及びロジック回路２１でＡ／Ｄ変換することにより得る。
【００７６】
なお、表８はコンパレータ出力とＡ／Ｄ変換値との関係を示している。
【００７７】
【表８】
0003725001.tif 000009
【００７８】
このようなＡ／Ｄ変換回路においても、帰還部Ｄ／Ａ変換回路におけるインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４と、これに接続される抵抗Ｒにより生じる誤差（ノイズ）は、信号帯域外にノイズシェーピングされる。従って、本例のＡ／Ｄ変換器においては、高Ｓ／ＮのＡ／Ｄ変換を行う事が可能となる。
【００７９】
図５乃至図７は、本発明の第２の実施の形態に関わる選択回路を示している。
【００８０】
本発明の選択回路は、二つのデータ処理回路１１ａ，１１ｂを有する。データ処理回路１１ａは、出力ＯＵＴ１，ＯＵＴ２，ＯＵＴ３を制御し、データ処理回路１１ｂは、出力ＯＵＴ４，ＯＵＴ５，ＯＵＴ６を制御する。
【００８１】
入力データは７値（ｐ＝３）とする。入力値ｍの値は０〜６の整数となる。又、ｍは２進数で入力される。本発明ではｍの３ビットデータのうち上位２ビット（ＭＳＢ，２ＳＢ）が示す値を１／２し、これを二つのデータ処理回路１１ａ，１１ｂで使用する。
【００８２】
例えば、ＭＳＢ＝０，２ＳＢ＝１の時、最下位ビット（ＬＳＢ）を無視して１／２された値（１、２ビット２進数では０１）がそれぞれ二つのデータ処理回路１１ａ，１１ｂに入力される。
【００８３】
又、３ビットデータのうちＬＳＢが示す値に応じて、上位２ビットが示す値に１を加算するか否かが決定される。
【００８４】
ＬＳＢ＝０の場合は上位２ビットの値がそのまま２ビットデータとして二つのデータ処理回路１１ａ，１１ｂに入力される。これはｍが１／２されて入力されたことになる。
【００８５】
ＬＳＢ＝１の場合は二つのデータ処理回路１１ａ，１１ｂのどちらか一方に入力される上位２ビットの２ビットデータに１が加算される。二つのデータ処理回路１１ａ，１１ｂのもう一方は上位２ビットの値がそのまま２ビットデータとして入力される。これは奇数ｍに対して１を加算して入力するほうは（ｍ＋１）／２が入力されたことになり、１を加算しないほうは（ｍ−１）／２を入力したことになる。両入力値を加算するとｍとなる。つまり、二つのデータ処理回路１１ａ，１１ｂに入力される値の合計値は、結果として入力信号ｍに等しくなる。そして、二つのデータ処理回路１１ａ，１１ｂでは入力値に応じた数の出力端子を選択する。つまり、入力信号ｍに応じた数の出力端子が選択されることになる。
【００８６】
この図５乃至図７の選択回路のシーケンスは表９及び表１０の真理値表に示される。
【００８７】
【表９】
0003725001.tif 000010
【００８８】
【表１０】
0003725001.tif 000011
【００８９】
本発明の選択回路では７値データｍが偶数（０，２，４，６）の場合にはデータ処理回路１１ａの出力ＯＵＴ１，ＯＵＴ２，ＯＵＴ３のうちＨになる（選択される）ものの数と、データ処理回路１１ｂの出力ＯＵＴ４，ＯＵＴ５，ＯＵＴ６のうちＨになる（選択される）ものの数は等しくなる。７値データｍが０の場合はＯＵＴ１〜６はすべてＬ（選択されない）になる。ｍ＝２の場合はＯＵＴ１，ＯＵＴ２，ＯＵＴ３のうち一つがＨになり、ＯＵＴ４，ＯＵＴ５，ＯＵＴ６のうち一つがＨになる。ｍ＝４の場合はＯＵＴ１，ＯＵＴ２，ＯＵＴ３のうち二つがＨになり、ＯＵＴ４，ＯＵＴ５，ＯＵＴ６のうち二つがＨになる。ｍ＝６の場合はＯＵＴ１〜６はすべてＨ（選択される）になる。
【００９０】
本発明の選択回路では７値データｍが奇数（１，３，５）の場合にはデータ処理回路１１ａの出力ＯＵＴ１，ＯＵＴ２，ＯＵＴ３のうちＨになる（選択される）ものの数と、データ処理回路１１ｂの出力ＯＵＴ４，ＯＵＴ５，ＯＵＴ６のうちＨになる（選択される）ものの数は等しくない。
【００９１】
７値データｍが１の場合、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３のうち一つがＨになり、ＯＵＴ４，ＯＵＴ５，ＯＵＴ６の全部がＬになるか、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３の全部がＬになり、ＯＵＴ４，ＯＵＴ５，ＯＵＴ６のうち一つがＨになるか、のどちらかになる。前述したように、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３グループとＯＵＴ４，ＯＵＴ５，ＯＵＴ６グループのどちらが全部Ｌにされるかはｍが奇数で入力されるたびに交互に切り替えられる。
【００９２】
ｍ＝３の場合、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３のうち一つがＨになり、ＯＵＴ４，ＯＵＴ５，ＯＵＴ６のうち二つがＨになるか、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３のうち二つがＨになり、ＯＵＴ４，ＯＵＴ５，ＯＵＴ６のうち一つがＨになるかのどちらかになる。この場合も、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３グループとＯＵＴ４，ＯＵＴ５，ＯＵＴ６グループのどちらが二つＨに選択されるかはｍが奇数で入力されるたびに交互に切り替えられる。
【００９３】
ｍ＝５の場合、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３のうち二つがＨになり、ＯＵＴ４，ＯＵＴ５，ＯＵＴ６の全部がＨになるか、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３の全部がＨになり、ＯＵＴ４，ＯＵＴ５，ＯＵＴ６のうち二つがＨになるかのどちらかになる。この場合も、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３グループとＯＵＴ４，ＯＵＴ５，ＯＵＴ６グループのどちらが全部Ｈに選択されるかはｍが奇数で入力されるたびに交互に切り替えられる。
【００９４】
データ処理回路１１ａ内では入力された値とポインタレジスタ（図５でＱ１，Ｑ２，Ｑ３を出力しているＤ−ＦＦ）の値から、ＯＵＴ１，ＯＵＴ２，ＯＵＴ３は同一確率で選択され、データ処理回路１１ｂ内では入力された値とポインタレジスタ（図５でＱ４，Ｑ５，Ｑ６を出力しているＤ−ＦＦ）の値から、ＯＵＴ４，ＯＵＴ５，ＯＵＴ６は同一確率で選択される。
【００９５】
ポインタレジスタは、選択される出力端子の数が１個以上の場合に、最初に選択される出力端子の位置を指定する。例えば、データ処理回路１１ａにおいて、ポインタレジスタが、ＯＵＴ１を出力するレジスタを指定している場合、データＬＳＢ１，ＭＳＢ１が１個の出力端子を選択することを示しているときには、ＯＵＴ１を出力するレジスタが選択され、かつ、ＯＵＴ１が“１”になる。この後、ポインタレジスタの出力は、ＯＵＴ２を出力するレジスタを指定するように変化する。また、ポインタレジスタが、ＯＵＴ２を出力するレジスタを指定している場合、データＬＳＢ１，ＭＳＢ１が１個の出力端子を選択することを示しているときには、ＯＵＴ２を出力するレジスタが選択され、かつ、ＯＵＴ２が“１”になる。この後、ポインタレジスタの出力は、ＯＵＴ３を出力するレジスタを指定するように変化する。また、ポインタレジスタが、ＯＵＴ３を出力するレジスタを指定している場合、データＬＳＢ１，ＭＳＢ１が１個の出力端子を選択することを示しているときには、ＯＵＴ３を出力するレジスタが選択され、かつ、ＯＵＴ３が“１”になる。この後、ポインタレジスタの出力は、ＯＵＴ１を出力するレジスタを指定するように変化する。
【００９６】
また、データ処理回路１１ａにおいて、ポインタレジスタが、ＯＵＴ１を出力するレジスタを指定している場合、データＬＳＢ１，ＭＳＢ１が２個の出力端子を選択することを示しているときには、ＯＵＴ１，ＯＵＴ２を出力する２個のレジスタが選択され、かつ、ＯＵＴ１及びＯＵＴ２が共に“１”になる。この後、ポインタレジスタの出力は、ＯＵＴ３を出力するレジスタを指定するように変化する。また、ポインタレジスタが、ＯＵＴ１を出力するレジスタを指定している場合、データＬＳＢ１，ＭＳＢ１が０個の出力端子を選択することを示しているときには、３個のレジスタが共に非選択となり、かつ、ＯＵＴ１，ＯＵＴ２及びＯＵＴ３が共に“０”になる。そして、ポインタレジスタの出力は、ＯＵＴ１を出力するレジスタをそのまま継続して指定する。
【００９７】
以上の動作により、６個の出力端子ＯＵＴ１，ＯＵＴ２，ＯＵＴ３，ＯＵＴ４，ＯＵＴ５，ＯＵＴ６がＨとなる（選択される）確率は等しくする事ができる。
【００９８】
なお、図５乃至図７の選択回路においては、例えば、非常に大きなノイズや、電源ＶDDの不安定などにより、誤動作が生じた場合には、エラー検出回路ＥＲＲＯＲ−ＤＥＴＥＣＴが動作し、その結果、選択回路は、正常な状態に戻される。
【００９９】
図８は、図５乃至図７の選択回路を適用可能なＤ／Ａ変換器を示している。
【０１００】
このＤ／Ａ変換器では、マルチビット・ΣΔ（シグマデルタ）変調方式が採用される。図５乃至図７の選択回路の出力ＯＵＴ１〜６は、図８の出力ＯＵＴ１〜６に対応している。
【０１０１】
６個のインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４，Ｉｎｖ．５，Ｉｎｖ．６の出力うちＬになる（選択される）ものの数は、７値データｍに依存する。例えば、ｍ＝０のときは、６個のインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４，Ｉｎｖ．５，Ｉｎｖ．６のすべての出力がＨになり（選択されない）、ｍ＝１，２，３，４，５，６の時、６個のインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４，Ｉｎｖ．５，Ｉｎｖ．６の出力のうちＬになるものの数は、それぞれ、１，２，３，４，５，６となる。
【０１０２】
表１１は、図８のＤ／Ａ変換器に図５乃至図７の選択回路を適用した場合における７値データとインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４，Ｉｎｖ．５，Ｉｎｖ．６の出力との関係を示している。又、図中、白丸が選択されている（１／２ｄｕｔｙＬ出力）事を示している。
【０１０３】
【表１１】
0003725001.tif 000012
【０１０４】
表１１に示すような本発明の選択方式を、上述したようにPDWA−Decodingと称することにする。
【０１０５】
PDWA−Decodingの特徴は、６個のインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４，Ｉｎｖ．５，Ｉｎｖ．６が、３個のインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３と、３個のインバータＩｎｖ．４，Ｉｎｖ．５，Ｉｎｖ．６とに分けられ、インバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３グループにおいて各インバータの選択確率が等しくなるように、かつ、インバータＩｎｖ．４，Ｉｎｖ．５，Ｉｎｖ．６グループにおいて各インバータの選択確率が等しくなるように、選択回路が動作する。又、３ビット（７値）データのうち上位２ビット（ＭＳＢ，２ＳＢ）の値を１／２し、その１／２された値の数だけ、インバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３グループ及びインバータＩｎｖ．４，Ｉｎｖ．５，Ｉｎｖ．６グループで、それぞれインバータを選択する事は上述した通りである。
【０１０６】
又、最下位ビット（ＬＳＢ）が１の時、即ち、３ビット（７値）データが奇数の時は、その奇数データが入力されるたびに、そのＬＳＢによって選択されるインバータを、インバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３グループとインバータＩｎｖ．４，Ｉｎｖ．５，Ｉｎｖ．６グループで、交互に切り替える。
【０１０７】
これにより、６個のインバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４，Ｉｎｖ．５，Ｉｎｖ．６は、それぞれ同一の確率で選択される事になり、インバータＩｎｖ．１，Ｉｎｖ．２，Ｉｎｖ．３，Ｉｎｖ．４，Ｉｎｖ．５，Ｉｎｖ．６と、それに接続された抵抗Ｒにより生じる誤差（ノイズ）は、帯域外にノイズシェーピングされる。その結果、高Ｓ／Ｎ比を有するＤ／Ａ変換器を提供することができる。
【０１０８】
なお、表１２は、図８のＤ／Ａ変換器の動作を示している。但し、表１２では、簡単の為、７値データをスクランブルする前のThermometer-Decodingされた７値データに基づいてそのままＤ／Ａ変換を行う場合について示している。
【０１０９】
【表１２】
0003725001.tif 000013
【０１１０】
又、図８のオペアンプのマイナス入力ノードに入力される電流波形ｉとアナログ電圧出力波形を図９に示す。本例の波形も、簡単の為、７値データをスクランブルする前のThermometer-Decodingされた７値データに基づいてそのままＤ／Ａ変換を行う場合について示している。又、オペアンプの帰還容量によるローパスフィルタの効果も無視している。
【０１１１】
以上、本発明の選択回路及びこれを用いたＤ／Ａ変換器（又はＡ／Ｄ変換器）について説明したが、以下では、本発明の選択回路を用いた場合のノイズシェーピング効果をシミュレーションすることにする。
【０１１２】
図１０及び図１１は、本発明によるノイズシェーピング効果のシミュレーション結果を示している。
【０１１３】
これらは、本発明の選択回路を、７値出力を有する２次ΣΔ変調器に適用した場合のシミュレーション結果である。スクランブルなしは、従来の Thermometer-Decoding であり、スクランブル１は、従来の ＤＷＡ-Decoding であり、スクランブル２は、本発明の ＰＤＷＡ-Decoding である。
【０１１４】
図１０では、横軸に、素子間誤差を示し、縦軸に、Ｓ／Ｎ値を示している。このシミュレーション結果から分かることは、以下の通りである。
【０１１５】
スクランブルを施さない場合には、素子間誤差が１％存在すると、Ｓ／Ｎ値は、６０ｄＢに急激に低下する。また、素子間誤差が次第に大きくなると、Ｓ／Ｎ値もこれに伴って低下し、例えば、素子間誤差が１０％になると、Ｓ／Ｎ値は、４０ｄＢ程度になる。
【０１１６】
通常、素子間誤差は、少なく見積もっても、数％程度存在するため、スクランブルを施さない従来の製品では、十分な性能が得られず、その実用性は、非常に低いものとなる。
【０１１７】
これに対し、スクランブル１，２では、共に、素子間誤差が１％のときは、Ｓ／Ｎ値は、素子間誤差が零の場合に対して１ｄＢ程度低くなるのみであり、また、仮に、素子間誤差が１０％になったとしても、Ｓ／Ｎ値の低下は、１５ｄＢ程度であり、Ｓ／Ｎ値は、８０ｄＢを下回ることがない。
【０１１８】
このように、本発明の選択回路（又は並び替えアルゴリズム）を用いれば、ハードウェアの規模を著しく増大させることなく、ＤＷＡ-Decoding と同じ程度に、十分に大きなＳ／Ｎ値を得ることができ、例えば、高精度なＤ／Ａ変換を行うことができるようになる。
【０１１９】
図１１では、横軸に、素子間誤差を示し、縦軸に、歪み値ＴＨＤ＋Ｎを示している。このシミュレーション結果から分かることは、以下の通りである。
【０１２０】
スクランブルを施さない場合には、素子間誤差が１％存在すると、ＴＨＤ＋Ｎ値は、−５５ｄＢ程度に悪化する。また、素子間誤差が次第に大きくなると、ＴＨＤ＋Ｎ値もこれに伴って低下し、例えば、素子間誤差が１０％になると、ＴＨＤ＋Ｎ値は、−４０ｄＢ程度になる。
【０１２１】
これに対し、スクランブル１，２では、共に、素子間誤差が１％のときは、ＴＨＤ＋Ｎ値は、素子間誤差が零の場合に対して１ｄＢ程度悪化するのみであり、また、仮に、素子間誤差が１０％になったとしても、ＴＨＤ＋Ｎ値の悪化は、１７ｄＢ程度であり、ＴＨＤ＋Ｎ値は、−８０ｄＢ以下をキープしている。
【０１２２】
このように、本発明の選択回路（又は並び替えアルゴリズム）を用いれば、ハードウェアの規模を著しく増大させることなく、ＤＷＡ-Decoding と同じ程度に、十分に良好なＴＨＤ＋Ｎ値を得ることができ、例えば、高精度なＤ／Ａ変換を行うことができるようになる。
【０１２３】
【発明の効果】
以上、説明したように、本発明の選択回路及びこれを用いたＤ／Ａ（又はＡ／Ｄ）変換器によれば、ハードウェアの規模がさほど増大することなく、アナログ素子が変換精度に与える影響を最小限に抑えることができる。このため、動作速度を高速にすることなく、高精度な変換を行うことができる。また、素子間誤差による影響は少ないため、高精度なアナログ素子が必要なくなるので、高コストな製造プロセスやトリミングなどのコストのかかる技術が必要なくなり、その結果、製品の低価格化にも貢献できる。さらに、動作速度の低減により、低消費電力化にも寄与することができる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わる選択回路を示す図。
【図２】図１の選択回路を使用可能なＤ／Ａ変換器を示す図。
【図３】図２のオペアンプの反転入力の電流波形の一例を示す図。
【図４】図１の選択回路を使用可能なＡ／Ｄ変換器を示す図。
【図５】本発明の第２実施の形態に関わる選択回路を示す図。
【図６】図５のエラー検出回路の例を示す図。
【図７】図５のスイッチ回路の例を示す図。
【図８】図５乃至７の選択回路を使用可能なＤ／Ａ変換器を示す図。
【図９】図８のオペアンプの反転入力の電流波形の一例を示す図。
【図１０】素子間誤差とＳ／Ｎ値の関係を本発明と従来で比較して示す図。
【図１１】素子間誤差と歪み値の関係を本発明と従来で比較して示す図。
【図１２】ＤＷＡ-Decoding による選択方式を示す図。
【図１３】従来のＤ／Ａ変換器の回路例を示す図。
【図１４】従来の選択回路の例を示す図。
【図１５】図１４のスイッチブロックＳＢを示す図。
【符号の説明】
１１ａ，１１ｂ                ：データ処理回路、
２０                          ：アナログ積分器、
２１                          ：ロジック回路。
【図１】
0003725001.tif 000014
【図２】
0003725001.tif 000015
【図３】
0003725001.tif 000016
【図４】
0003725001.tif 000017
【図５】
0003725001.tif 000018
【図６】
0003725001.tif 000019
【図７】
0003725001.tif 000020
【図８】
0003725001.tif 000021
【図９】
0003725001.tif 000022
【図１０】
0003725001.tif 000023
【図１１】
0003725001.tif 000024
【図１２】
0003725001.tif 000025
【図１３】
0003725001.tif 000026
【図１４】
0003725001.tif 000027
【図１５】
0003725001.tif 000028