(57)【特許請求の範囲】
【請求項１】
ダイナミック型半導体記憶装置であって、
リフレッシュ動作により記憶情報が再書込みされるメモリセル、
前記メモリセルと信号線で接続され、前記メモリセル中の記憶情報の増幅を行なうセンスアンプ、
第１の信号および第１の信号より一定時間遅延した第２の信号ならびにリフレッシュ動作制御信号により制御され、前記センスアンプと第１の電源電位との結合を開閉する第１のスイッチ手段、および
前記第１のスイッチ手段と同一の信号により制御され、前記センスアンプと第２の電源電位との結合を開閉する第２のスイッチ手段を備え、
前記第１のスイッチ手段は、
第１のゲート幅を有する第１のＰチャネルＭＯＳＦＥＴを含み、前記第１の信号により開閉される第１のスイッチ回路、および
第１のゲート幅以上の第２のゲート幅を有する第２のＰチャネルＭＯＳＦＥＴと、リフレッシュ動作時にはリフレッシュ動作制御信号に応じて閉状態となる第３のＰチャネルＭＯＳＦＥＴとを含み、前記第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第１または第２の値に切換わる第２のスイッチ回路を含み、
前記第２のスイッチ手段は、
第３のゲート幅を有する第１のＮチャネルＭＯＳＦＥＴを含み、前記第１の信号により開閉される第３のスイッチ回路、および
第３のゲート幅以上の第４のゲート幅を有する第２のＮチャネルＭＯＳＦＥＴと、リフレッシュ動作時にはリフレッシュ動作制御信号に応じて閉状態となる第３のＮチャネルＭＯＳＦＥＴとを含み、前記第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第３または第４の値に切換わる第４のスイッチ回路を含む、ダイナミック型半導体記憶装置。
【請求項２】
ダイナミック型半導体記憶装置であって、
リフレッシュ動作時には記憶情報が再書込みされ、通常動作時には記憶情報の読出し／書込みが行なわれる複数のメモリセルを含み、かつ複数のブロックに分割されているメモリセルアレイ、
リフレッシュ動作時には、通常動作時に選択される前記ブロックの数よりも、より多くの前記ブロックを選択してリフレッシュ動作させる手段、
前記メモリセルアレイのメモリセルの複数の列に対応してそれぞれ設けられ、前記対応する列のメモリセルと信号線で各々接続され、前記メモリセル中の記憶情報の増幅を行なう複数のセンスアンプ、
前記ブロックの各々に少なくとも一つ設けられ、第１の信号および第１の信号より一定時間遅延した第２の信号ならびにリフレッシュ動作制御信号により制御され、前記センスアンプと第１の電源電位との結合を開閉する第１のスイッチ手段、および
前記第１のスイッチ手段と同一の信号により制御され、前記センスアンプと第２の電源電位との結合を開閉する第２のスイッチ手段を備え、
前記第１のスイッチ手段は、
第１のゲート幅を有する第１のＰチャネルＭＯＳＦＥＴを含み、前記第１の信号により開閉される第１のスイッチ回路、および
第１のゲート幅以上の第２のゲート幅を有する第２のＰチャネルＭＯＳＦＥＴと、リフレッシュ動作時にはリフレッシュ動作制御信号に応じて閉状態となる第３のＰチャネルＭＯＳＦＥＴとを含み、前記第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第１または第２の値に切換わる第２のスイッチ回路を含み、
前記第２のスイッチ手段は、
第３のゲート幅を有する第１のＮチャネルＭＯＳＦＥＴを含み、前記第１の信号により開閉される第３のスイッチ回路、および
第３のゲート幅以上の第４のゲート幅を有する第２のＮチャネルＭＯＳＦＥＴと、リフレッシュ動作時にはリフレッシュ動作制御信号に応じて閉状態となる第３のＮチャネルＭＯＳＦＥＴとを含み、前記第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第３または第４の値に切換わる第４のスイッチ回路を含む、ダイナミック型半導体記憶装置。
【請求項３】
ダイナミック型半導体記憶装置であって、
リフレッシュ動作時には記憶情報が再書込みされ、通常動作時には記憶情報の読出し／書込みが行なわれる複数のメモリセルを含み、かつ複数の対をなすブロックとして分割されているメモリセルアレイ、
前記メモリセルアレイのブロックの各対において、双方のブロックに属するメモリセルの複数の列に対応してそれぞれ共通に設けられ、前記対応する列のメモリセルと信号線で各々接続され、前記メモリセル中の記憶情報の増幅を行なう複数のセンスアンプ、
前記センスアンプの動作時には、前記メモリセルのブロックの対のうち選択された一方のブロックと前記センスアンプとを接続させる手段、
リフレッシュ動作時には、通常動作時に選択される前記ブロックの数よりも、より多くの前記ブロックを選択してリフレッシュ動作させる手段、
前記ブロックの対の各々に少なくとも一つ設けられ、第１の信号および第１の信号より一定時間遅延した第２の信号ならびにリフレッシュ動作制御信号により制御され、前記センスアンプと第１の電源電位との結合を開閉する第１のスイッチ手段、および
前記ブロックの対の各々に少なくとも一つ設けられ、前記第１のスイッチ手段と同一の信号により制御され、前記センスアンプと第２の電源電位との結合を開閉する第２のスイッチ手段を備え、
前記第１のスイッチ手段は、
第１のゲート幅を有する第１のＰチャネルＭＯＳＦＥＴを含み、前記第１の信号により開閉される第１のスイッチ回路、および
第１のゲート幅以上の第２のゲート幅を有する第２のＰチャネルＭＯＳＦＥＴと、リフレッシュ動作時にはリフレッシュ動作制御信号に応じて閉状態となる第３のＰチャネルＭＯＳＦＥＴとを含み、前記第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第１または第２の値に切換わる第２のスイッチ回路を含み、
前記第２のスイッチ手段は、
第３のゲート幅を有する第１のＮチャネルＭＯＳＦＥＴを含み、前記第１の信号により開閉される第３のスイッチ回路、および
第３のゲート幅以上の第４のゲート幅を有する第２のＮチャネルＭＯＳＦＥＴと、リフレッシュ動作時にはリフレッシュ動作制御信号に応じて閉状態となる第３のＮチャネルＭＯＳＦＥＴとを含み、前記第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第３または第４の値に切換わる第４のスイッチ回路を含む、ダイナミック型半導体記憶装置。
【請求項４】
ダイナミック型半導体記憶装置であって、
リフレッシュ動作により記憶情報が再書込みされるメモリセル、
前記メモリセルと信号線で接続され、前記メモリセル中の記憶情報の増幅を行なうセンスアンプ、
第１の信号および第１の信号より一定時間遅延した第２の信号ならびにリフレッシュ動作制御信号により制御され、前記センスアンプと第１の電源電位との結合を開閉する第１のスイッチ手段、および
前記第１のスイッチ手段と同一の信号により制御され、前記センスアンプと第２の電源電位との結合を開閉する第２のスイッチ手段を備え、
前記第１のスイッチ手段は、
第１のゲート幅を有する第１のＰチャネルＭＯＳＦＥＴと、前記第１の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となる第２のゲート幅を有する第２のＰチャネルＭＯＳＦＥＴとを含み、前記第１の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第１または第２の値に切換わる第１のスイッチ回路、および
第１のゲート幅以上の第３のゲート幅を有する第３のＰチャネルＭＯＳＦＥＴと、前記第２の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となり、第３のゲート幅との和が第１のゲート幅と第２のゲート幅の和以上である第４のゲート幅を有する第４のＰチャネルＭＯＳＦＥＴとを含み、前記第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第３または第４の値に切換わる第２のスイッチ回路を含み、
前記第２のスイッチ手段は、
第５のゲート幅を有する第１のＮチャネルＭＯＳＦＥＴと、前記第１の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となる第６のゲート幅を有する第２のＮチャネルＭＯＳＦＥＴとを含み、前記第１の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第５または第６の値に切換わる第３のスイッチ回路、および
第５のゲート幅以上の第７のゲート幅を有する第３のＮチャネルＭＯＳＦＥＴと、前記第２の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となり、第７のゲート幅との和が第５のゲート幅と第６のゲート幅の和以上である第８のゲート幅を有する第４のＮチャネルＭＯＳＦＥＴとを含み、前記第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第７または第８の値に切換わる第４のスイッチ回路を含む、ダイナミック型半導体記憶装置。
【請求項５】
ダイナミック型半導体記憶装置であって、
リフレッシュ動作時には記憶情報が再書込みされ、通常動作時には記憶情報の読出し／書込みが行なわれる複数のメモリセルを含み、かつ複数のブロックに分割されているメモリセルアレイ、
リフレッシュ動作時には、通常動作時に選択される前記ブロックの数よりも、より多くの前記ブロックを選択してリフレッシュ動作させる手段、
前記メモリセルアレイのメモリセルの複数の列に対応してそれぞれ設けられ、前記対応する列のメモリセルと信号線で各々接続され、前記メモリセル中の記憶情報の増幅を行なう複数のセンスアンプ、
前記ブロックの各々に少なくとも一つ設けられ、第１の信号および第１の信号より一定時間遅延した第２の信号ならびにリフレッシュ動作制御信号により制御され、前記センスアンプと第１の電源電位との結合を開閉する第１のスイッチ手段、および
前記第１のスイッチ手段と同一の信号により制御され、前記センスアンプと第２の電源電位との結合を開閉する第２のスイッチ手段を備え、
前記第１のスイッチ手段は、
第１のゲート幅を有する第１のＰチャネルＭＯＳＦＥＴと、前記第１の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となる第２のゲート幅を有する第２のＰチャネルＭＯＳＦＥＴとを含み、前記第１の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第１または第２の値に切換わる第１のスイッチ回路、および
第１のゲート幅以上の第３のゲート幅を有する第３のＰチャネルＭＯＳＦＥＴと、前記第２の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となり、第３のゲート幅との和が第１のゲート幅と第２のゲート幅の和以上である第４のゲート幅を有する第４のＰチャネルＭＯＳＦＥＴとを含み、前記第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第３または第４の値に切換わる第２のスイッチ回路を含み、
前記第２のスイッチ手段は、
第５のゲート幅を有する第１のＮチャネルＭＯＳＦＥＴと、前記第１の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となる第６のゲート幅を有する第２のＮチャネルＭＯＳＦＥＴとを含み、前記第１の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第５または第６の値に切換わる第３のスイッチ回路、および
第５のゲート幅以上の第７のゲート幅を有する第３のＮチャネルＭＯＳＦＥＴと、前記第２の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となり、第７のゲート幅との和が第５のゲート幅と第６のゲート幅の和以上である第８のゲート幅を有する第４のＮチャネルＭＯＳＦＥＴとを含み、前記第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第７または第８の値に切換わる第４のスイッチ回路を含む、ダイナミック型半導体記憶装置。
【請求項６】
ダイナミック型半導体記憶装置であって、
リフレッシュ動作時には記憶情報が再書込みされ、通常動作時には記憶情報の読出し／書込みが行なわれる複数のメモリセルを含み、かつ複数の対をなすブロックとして分割されているメモリセルアレイ、
前記メモリセルアレイのブロックの各対において、双方のブロックに属するメモリセルの複数の列に対応してそれぞれ共通に設けられ、前記対応する列のメモリセルと信号線で各々接続され、前記メモリセル中の記憶情報の増幅を行なう複数のセンスアンプ、
前記センスアンプの動作時には、前記メモリセルのブロックの対のうち選択された一方のブロックと前記センスアンプとを接続させる手段、
リフレッシュ動作時には、通常動作時に選択される前記ブロックの数よりも、より多くの前記ブロックを選択してリフレッシュ動作させる手段、
前記ブロックの対の各々に少なくとも一つ設けられ、第１の信号および第１の信号より一定時間遅延した第２の信号ならびにリフレッシュ動作制御信号により制御され、前記センスアンプと第１の電源電位との結合を開閉する第１のスイッチ手段、および
前記ブロックの対の各々に少なくとも一つ設けられ、前記第１のスイッチ手段と同一の信号により制御され、前記センスアンプと第２の電源電位との結合を開閉する第２のスイッチ手段を備え、
前記第１のスイッチ手段は、
第１のゲート幅を有する第１のＰチャネルＭＯＳＦＥＴと、前記第１の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となる第２のゲート幅を有する第２のＰチャネルＭＯＳＦＥＴとを含み、前記第１の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第１または第２の値に切換わる第１のスイッチ回路、および
第１のゲート幅以上の第３のゲート幅を有する第３のＰチャネルＭＯＳＦＥＴと、前記第２の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となり、第３のゲート幅との和が第１のゲート幅と第２のゲート幅の和以上である第４のゲート幅を有する第４のＰチャネルＭＯＳＦＥＴとを含み、前記第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第３または第４の値に切換わる第２のスイッチ回路を含み、
前記第２のスイッチ手段は、
第５のゲート幅を有する第１のＮチャネルＭＯＳＦＥＴと、前記第１の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となる第６のゲート幅を有する第２のＮチャネルＭＯＳＦＥＴとを含み、前記第１の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第５または第６の値に切換わる第３のスイッチ回路、および
第５のゲート幅以上の第７のゲート幅を有する第３のＮチャネルＭＯＳＦＥＴと、前記第２の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となり、第７のゲート幅との和が第５のゲート幅と第６のゲート幅の和以上である第８のゲート幅を有する第４のＮチャネルＭＯＳＦＥＴとを含み、前記第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第７または第８の値に切換わる第４のスイッチ回路を含む、ダイナミック型半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はリフレッシュ動作により記憶情報の再書込みを行なうダイナミック型半導体記憶装置に関する。
【０００２】
【従来の技術】
ダイナミックＲＡＭ（以下、ＤＲＡＭ）のメモリセルは、通常、キャパシタに蓄えた電荷により情報を記憶する構成となっている。
【０００３】
したがって、一度情報を書込むことでキャパシタに電荷が蓄えられても、アクセストランジスタのサブスレッショルド電流等の種々のリークにより電荷が徐々に失われていくので、記憶された情報が失われる前に、データを一端読出して再度書込むリフレッシュ動作が必要である。
【０００４】
図１４に従来のＤＲＡＭの基本的な構成例を示す。
センスアンプ１０００は、１対のＮチャネルＭＯＳＦＥＴＮ１およびＮ２と、１対のＰチャネルＭＯＳＦＥＴＰ１およびＰ２とを備えている交差結合フリップフロップ回路である。
【０００５】
１対のＮチャネルＭＯＳＦＥＴは、そのゲートにセンスアンプ活性化信号ＳＡが入力するＮチャネルＭＯＳＦＥＴＴＮ１を経て接地されており、１対のＰチャネルＭＯＳＦＥＴは、そのゲートにセンスアンプ活性化信号ＳＡの反転信号が入力するＰチャネルＭＯＳＦＥＴＴＰ１を経て、電源電圧Ｖccに結合されている。
【０００６】
ＮチャネルＭＯＳＦＥＴＴＮ１およびＰチャネルＭＯＳＦＥＴＴＰ１は、センスアンプドライブ回路１１００を構成する。
【０００７】
センスアンプの入力であるＮチャネルＭＯＳＦＥＴＮ１およびＮ２のドレインには、それぞれビット線ＢＬおよび／ＢＬが結合されている。
【０００８】
ビット線ＢＬおよび／ＢＬは、各々複数の１トランジスタメモリセルと結合されているが、簡略化のため各々のビット線につき１つのメモリセルのみを図示するものとする。たとえば、ビット線ＢＬに結合されるメモリセル１は、１つのキャパシタＣ１とＮチャネルアクセストランジスタＴ１とを備えている。特定のメモリセル、たとえばメモリセル１の選択は、ワード線ＷＬ0 の電圧レベルを変化させることで行なう。
【０００９】
以下、メモリセル１に注目して、メモリセルに記憶された情報の読出、書込およびリフレッシュの３つの動作について、電源回路の電流負荷を中心に説明する。
【００１０】
まず、メモリセル１からデータを読出す場合、チップ外部からの図示しないアドレス指定信号により、ワード線ＷＬ0 の電位が“Ｈ”レベルにされ、トランジスタＴ１が開状態となることで、キャパシタＣ１に蓄えられている電荷情報に応じて、ビット線ＢＬの電位が変化する。ここで、ビット線ＢＬと／ＢＬは、予めたとえば電位Ｖcc／２（Ｖcc：電源電圧）にプリチャージされている。
【００１１】
たとえば、メモリセル１に記憶されていた情報が“０”であれば、トランジスタＴ１がオンになることで、ビット線ＢＬ中にプリチャージされていた電荷がキャパシタＣ１に流れ込み、ビット線ＢＬの電位は、Ｖcc／２から微小ΔＶだけ減少して、Ｖcc／２−ΔＶとなる。
【００１２】
次に、センスアンプ活性化信号ＳＡが“Ｈ”レベルとなる。ＰチャネルＭＯＳＦＥＴＴＰ１のゲートへの入力信号は、インバータ１段分遅延しているので、まず、ＮチャネルＭＯＳＦＥＴＴＮ１がオン状態へ変化する。
【００１３】
その結果、ＮチャネルＭＯＳＦＥＴＮ１およびＮ２のソースの接続点Ｃの電位も、Ｖcc／２から接地電位へと変化する。この変化の過程の途中で、ノードＢの電位（＝ビット線／ＢＬの電位）のほうが、ノードＡの電位（＝ビット線ＢＬの電位）よりも高いため、ゲートがノードＢに接続しているＮチャネルＭＯＳＦＥＴＮ１がオン状態に、ゲートがノードＡに接続しているＮチャネルＭＯＳＦＥＴＮ２がオフ状態になる。ＮチャネルＭＯＳＦＥＴＮ１がオン状態となることで、ビット線ＢＬの電位は接地電位まで低下していく。
【００１４】
したがって、ＮチャネルＭＯＳＦＥＴＮ２はオフ状態を維持することになり、ビット線／ＢＬの電位もＶcc／２のままである。
【００１５】
さらに、センスアンプ活性化信号ＳＡが反転された信号により、ＰチャネルＭＯＳＦＥＴＴＰ１がオン状態へと変化する。
【００１６】
ノードＡの電位が、接地電位まで低下しているので、ＰチャネルＭＯＳＦＥＴＰ２はオン状態であり、ノードＢの電位がＶcc／２であるのでＰチャネルＭＯＳＦＥＴＰ１はオフ状態である。
【００１７】
したがって、ＰチャネルＭＯＳＦＥＴＴＰ１がオンとなることにより、ノードＢの電位は電源電位Ｖccまで上昇する。一方で、ノードＡの電位は接地電位のままである。
【００１８】
つまり、以上の動作でビット線ＢＬの電位は接地電位に、ビット線／ＢＬの電位はＶccとなり、メモリセル１に記憶されていた情報がビット線ＢＬおよび／ＢＬの電位差として増幅されたことになる。
【００１９】
また、上記ＰチャネルＭＯＳＦＥＴＴＰ１がオン状態へと変化する過程で、センスアンプ列に電源から電流が供給される。ここで、注意すべきことは、以上の説明ではメモリセル１のみに注目していたが、実際には、メモリセルアレイのすべての列にそれぞれ配置されているセンスアンプのすべてが駆動される点である。したがって、電源には大きな電流駆動能力が必要とされる。この傾向は、メモリセルが高集積化されるほど強くなる。
【００２０】
以上の事情を、図１５によりより詳しく説明する。
図１５は、図１４のメモリセルがアレイ状に配列されているようすを示したものである。
【００２１】
図１４中のメモリセル１はメモリセルアレイ１００４中の第ｉ列に属しているものとする。
【００２２】
図１４によって説明したメモリセル１の情報の読出動作において、センスアンプドライブ回路１１００中のトランジスタＴＰ１およびＴＮ１がオン状態となると、第ｉ列のセンスアンプ１０００だけでなく、たとえば第ｊ列のセンスアンプ１００２とを含むこのドライブ回路に接続されたすべての列のセンスアンプが駆動される。
【００２３】
しかも、ワード線ＷＬ0 が“Ｈ”レベルとなることで、オン状態となるのは、メモリセル１中のアクセストランジスタＴ１だけでなく、このワード線に接続された、たとえば第ｊ列のメモリセル３中のアクセストランジスタＴ３を含むすべての列のアクセストランジスタである。したがって、このワード線ＷＬ0 に接続する行のメモリセルのすべてについて、対応する列のセンスアンプが、それぞれ記憶情報の増幅を行なうことになる。
【００２４】
したがって、センスアンプドライブ回路１１００が駆動され、センスアンプ中のＰチャネルＭＯＳＦＥＴ対に電流を供給する瞬間は、ＤＲＡＭの電源回路の電流供給負荷が最も大きくなるときの１つである。
【００２５】
以上の動作により、各列のビット線対ＢＬi 、／ＢＬi 等の電位差がメモリセルの記憶情報に応じて増幅された後、所望のメモリセルの情報を外部に読出すために、コラム選択線１１０２の電位が“Ｈ”レベルとなり、トランジスタＴ８、Ｔ９がオン状態となる。センスアンプ１０００の出力がデータ入出力線１１０４と接続されることになり、メモリセル１の情報が読出される。
【００２６】
このとき、センスアンプがデータ入出力線１１０４に電流を供給するので、この瞬間もＤＲＡＭの電源回路の電流負荷が大きくなる。ただし、主にデータ入出力線の充電のために電流が供給されるだけであるから、上記センスアンプドライブ回路１１００の駆動時ほどの電流が供給される必要はない。
【００２７】
データの読出しが終わると、コラム選択線１１０２の電位は“Ｌ”レベルとなって、トランジスタＴ８、Ｔ９はオフする。センスアンプドライブ回路１１００もオフ状態となる。
【００２８】
この後、ビット線イコライズ信号ＢＬＥＱが“Ｈ”レベルとなって、トランジスタＴ５、Ｔ６、Ｔ７等がオン状態となり、ビット線対ＢＬi 、／ＢＬi 等の電位はすべて内部電源から供給される共通電位ＶBL（通常は、Ｖcc／２）に再びプリチャージされる。
【００２９】
この瞬間も電源の電流負荷は大きくなるが、各ビット線対の電位は、元々センスアンプの駆動中は各々電位Ｖccおよび０Ｖであったので、このとき供給される電流もセンスアンプドライブ回路１１００の駆動時ほどは大きくならない。
【００３０】
書込動作は、基本的には読出動作の逆過程であり、電源回路の電流負荷は、やはりセンスアンプドライブ回路の駆動時が最も大きくなる。
【００３１】
リフレッシュ動作時は、基本的には読出動作とはデータ入出力線へのデータ出力を行なわない点が異なるだけであるから、やはりセンスアンプドライブ回路の駆動時の電源回路の電流負荷が最も大きい。
【００３２】
以上説明した電源回路の電流負荷のようすを図１７に示す。図１７中で、行アドレスストローブ信号／ＲＡＳは、選択されたアドレスのうち行アドレスを読込むタイミングを、列アドレスストローブ信号／ＣＡＳは、列アドレスを読込むタイミングを制御する。また、／ＷＥは書込動作を行なうか否かを制御する。
【００３３】
ＤＲＡＭを読出、書込の通常モードで動作させるか、リフレッシュモードで動作させるかは、通常は外部信号の印加のしかたによって制御する。たとえば、信号／ＲＡＳ、／ＣＡＳ、／ＷＥというＤＲＡＭの３つの基本制御信号を、印加するタイミングを変化させることによって動作モードを制御する。
【００３４】
すなわち、信号／ＲＡＳを“Ｌ”にした後で信号／ＣＡＳを“Ｌ”にし、かつ信号／ＷＥは“Ｈ”に保持すると、チップは読出サイクルに入る（チップのスタンバイ状態では／ＲＡＳ＝／ＣＡＳ＝“Ｈ”）。一方、信号／ＲＡＳ、／ＣＡＳは上記と同様で、信号／ＷＥは“Ｌ”に保持すると書込サイクルに入る。また、信号／ＷＥは“Ｈ”の状態で、信号／ＣＡＳを“Ｌ”にするタイミングを信号／ＲＡＳを“Ｌ”にするタイミングよりも速くすると、リフレッシュサイクルに入る。
【００３５】
この場合のリフレッシュ動作は、米国特許第４２０７６１８号に示されるような内部カウンタを利用してアドレス信号を発生させる方法のもので、上述の外部信号の制御の方法から一般に、／ＣＡＳビフォワ（ｂｅｆｏｒｅ）／ＲＡＳリフレッシュ（ｒｅｆｒｅｓｈ）と呼ばれている。
【００３６】
図１７中の電源電流Ｉ1 は、通常サイクルとＣｂＲ（／ＣＡＳ  ｂｅｆｏｒｅ／ＲＡＳ）サイクルにおける電源電流波形の簡略図を示す。
【００３７】
ピークＡN 、ＡR は主にセンスアンプ動作に伴なう電流、ピークＢは読出／書込系回路の動作に伴なう電流、ピークＣはＤＲＡＭが主にダイナミック回路から構成されているために流れるプリチャージ電流である。
【００３８】
なお図１７で、通常動作時における信号／ＷＥのタイミングは読込動作の場合を示している。
【００３９】
ＤＲＡＭの動作において最も電流を消費するのは、前述のとおりセンスアンプの動作に伴なうビット線の充放電電流であり、ピークＡN 、ＡR が最も大きい。
【００４０】
一方で、一般に、ＤＲＡＭは低消費電力化のために分割動作が採用されており、そのブロック分割数は大容量化とともに増えていく傾向にある。しかし、分割動作が進むとリフレッシュサイクル数（チップ上の全メモリセルをリフレッシュするのに必要なリフレッシュ動作の回数）も増えていく。
【００４１】
一方で、大容量化とともにメモリセルキャパシタ容量の絶対値が減少し、キャパシタ誘電体膜の薄膜化、アクセストランジスタのサブスレッショルド特性の劣化およびメモリセル間距離の減少等により、メモリセルキャパシタのリーク電流は増大する。このため、メモリセルのリフレッシュ特性（メモリセルがリフレッシュ動作なしにデータを保持していられる時間に相当する。）は、劣化する傾向にある。
【００４２】
したがって、第１にはリフレッシュサイクル数は、小さくすることが望ましい。なお、リフレッシュサイクル数を減らすことは、全メモリセルのリフレッシュに伴なう周辺回路の動作回数を減らすことになるので、データ保持電流の低減にもなり、この点でも有利である。
【００４３】
さらに、第２にはメモリセルキャパシタ容量の絶対値の減少等により、センスアンプが検出すべき電位差も小さくなる傾向にあり、センスアンプ自体の感度が向上されることも必要である。
【００４４】
そこで、上記第１の課題に対応するために、通常動作時の動作電流を減らし、かつリフレッシュサイクル数を減らす手段として、リフレッシュ時には通常動作時より多くのブロックを動作させる手法が取られている。
【００４５】
図１６に、従来例として８ブロック分割構成のＤＲＡＭの場合を示す。信号ＲＥＦは、リフレッシュ動作制御信号であり、たとえばＣｂＲタイミングでＤＲＡＭが動作するときに、“Ｈ”となるような信号である。通常動作時は、信号ＲＥＦ＝“Ｌ”であり、Ｚ0 〜Ｚ2 のブロックアドレスで選択される８ブロックのうちの１ブロックだけが動作する。
【００４６】
これに対し、リフレッシュ動作時には、信号ＲＥＦ＝“Ｈ”となり、８ブロック内の２ブロックが動作する。たとえば、（Ｚ2 、Ｚ1 、Ｚ0 ）＝（０、０、０）の場合、信号ＲＥＦ＝“Ｈ”であれば、Ｚ2 の値にかかわらず、ＯＲ回路１１８および１２２の出力は“Ｈ”となるので、ブロック（０、０、０）と（１、０、０）が同時に選択される。
【００４７】
しかし、この手法では、図１７中の電源電流Ｉ2 に示すように、リフレッシュ時のセンスアンプ動作時の電流のピーク値ＡBRが通常動作時の値ＡN よりも大きくなり、電源電圧等に大きなノイズを与える可能性がある。
【００４８】
【発明が解決しようとする課題】
つまり、従来の技術は、以上説明したような構成であるので、ブロック分割されたＤＲＡＭにおいてリフレッシュ動作時に少なくとも２つのブロックがリフレッシュされる場合には、以下の３点の解決されるべき課題がある。
【００４９】
第１は、図１４に示した構成のセンスアンプドライブ回路１１００では、リフレッシュ時のセンスアンプ動作時の電流のピーク値の増大を抑制することができないことである。
【００５０】
第２は、通常動作時のピーク電流も抑制できないことである。すなわち、センスアンプ中のＰチャネルＭＯＳＦＥＴ対に電流を供給する際のピーク電流値が、データ入出力線に電流が供給される瞬間やビット線対がイコライズされる瞬間の電源電流のピーク値よりも大きくなってしまうことである。
【００５１】
第３に、前述したように、ＤＲＡＭの大容量化に伴いセンスアンプの感度を向上させる必要がある点である。これは、リフレッシュ動作時も、通常動作時にも共通の課題である。しかも、一般にはセンスアンプは駆動力を小さくして動作速度を落としたほうが感度は向上するので、感度と速度とのトレードオフを従来のセンスアンプドライブ回路では解決できない点が問題である。
【００５２】
したがって、本発明の目的は動作速度を劣化させることなく、動作時のピーク電流を抑制可能なセンスアンプおよびセンスアンプドライブ回路を有するダイナミック型半導体記憶装置を提供することである。
【００５３】
この発明の別の目的は、速度を劣化させることなく感度を高くすることが可能なセンスアンプおよびセンスアンプドライブ回路を有するダイナミック型半導体記憶装置を提供することである。
【００５８】
【課題を解決するための手段】
請求項１記載のダイナミック型半導体記憶装置は、リフレッシュ動作により記憶情報が再書込みされるメモリセルと、メモリセルと信号線で接続され、メモリセル中の記憶情報の増幅を行なうセンスアンプと、第１の信号および第１の信号より一定時間遅延した第２の信号ならびにリフレッシュ動作制御信号により制御され、センスアンプと第１の電源電位との結合を開閉する第１のスイッチ手段と、第１のスイッチ手段と同一の信号により制御され、センスアンプと第２の電源電位との結合を開閉する第２のスイッチ手段とを備えたものである。第１のスイッチ手段は、第１のゲート幅を有する第１のＰチャネルＭＯＳＦＥＴを含み、第１の信号により開閉される第１のスイッチ回路と、第１のゲート幅以上の第２のゲート幅を有する第２のＰチャネルＭＯＳＦＥＴと、リフレッシュ動作時にはリフレッシュ動作制御信号に応じて閉状態となる第３のＰチャネルＭＯＳＦＥＴとを含み、第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第１または第２の値に切換わる第２のスイッチ回路とを含む。第２のスイッチ手段は、第３のゲート幅を有する第１のＮチャネルＭＯＳＦＥＴを含み、第１の信号により開閉される第３のスイッチ回路と、第３のゲート幅以上の第４のゲート幅を有する第２のＮチャネルＭＯＳＦＥＴと、リフレッシュ動作時にはリフレッシュ動作制御信号に応じて閉状態となる第３のＮチャネルＭＯＳＦＥＴとを含み、第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第３または第４の値に切換わる第４のスイッチ回路とを含む。
【００５９】
請求項２記載のダイナミック型半導体記憶装置は、リフレッシュ動作時には記憶情報が再書込みされ、通常動作時には記憶情報の読出し／書込みが行なわれる複数のメモリセルを含み、かつ複数のブロックに分割されているメモリセルアレイと、リフレッシュ動作時には、通常動作時に選択されるブロックの数よりも、より多くのブロックを選択してリフレッシュ動作させる手段と、メモリセルアレイのメモリセルの複数の列に対応してそれぞれ設けられ、対応する列のメモリセルと信号線で各々接続され、メモリセル中の記憶情報の増幅を行なう複数のセンスアンプと、ブロックの各々に少なくとも一つ設けられ、第１の信号および第１の信号より一定時間遅延した第２の信号ならびにリフレッシュ動作制御信号により制御され、センスアンプと第１の電源電位との結合を開閉する第１のスイッチ手段と、第１のスイッチ手段と同一の信号により制御され、センスアンプと第２の電源電位との結合を開閉する第２のスイッチ手段とを備えたものである。第１のスイッチ手段は、第１のゲート幅を有する第１のＰチャネルＭＯＳＦＥＴを含み、第１の信号により開閉される第１のスイッチ回路と、第１のゲート幅以上の第２のゲート幅を有する第２のＰチャネルＭＯＳＦＥＴと、リフレッシュ動作時にはリフレッシュ動作制御信号に応じて閉状態となる第３のＰチャネルＭＯＳＦＥＴとを含み、第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第１または第２の値に切換わる第２のスイッチ回路とを含む。第２のスイッチ手段は、第３のゲート幅を有する第１のＮチャネルＭＯＳＦＥＴを含み、第１の信号により開閉される第３のスイッチ回路と、第３のゲート幅以上の第４のゲート幅を有する第２のＮチャネルＭＯＳＦＥＴと、リフレッシュ動作時にはリフレッシュ動作制御信号に応じて閉状態となる第３のＮチャネルＭＯＳＦＥＴとを含み、第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第３または第４の値に切換わる第４のスイッチ回路とを含む。
【００６０】
請求項３記載のダイナミック型半導体記憶装置は、リフレッシュ動作時には記憶情報が再書込みされ、通常動作時には記憶情報の読出し／書込みが行なわれる複数のメモリセルを含み、かつ複数の対をなすブロックとして分割されているメモリセルアレイと、メモリセルアレイのブロックの各対において、双方のブロックに属するメモリセルの複数の列に対応してそれぞれ共通に設けられ、対応する列のメモリセルと信号線で各々接続され、メモリセル中の記憶情報の増幅を行なう複数のセンスアンプと、センスアンプの動作時には、メモリセルのブロックの対のうち選択された一方のブロックとセンスアンプとを接続させる手段と、リフレッシュ動作時には、通常動作時に選択されるブロックの数よりも、より多くのブロックを選択してリフレッシュ動作させる手段と、ブロックの対の各々に少なくとも一つ設けられ、第１の信号および第１の信号より一定時間遅延した第２の信号ならびにリフレッシュ動作制御信号により制御され、センスアンプと第１の電源電位との結合を開閉する第１のスイッチ手段と、ブロックの対の各々に少なくとも一つ設けられ、第１のスイッチ手段と同一の信号により制御され、センスアンプと第２の電源電位との結合を開閉する第２のスイッチ手段とを備えたものである。第１のスイッチ手段は、第１のゲート幅を有する第１のＰチャネルＭＯＳＦＥＴを含み、第１の信号により開閉される第１のスイッチ回路と、第１のゲート幅以上の第２のゲート幅を有する第２のＰチャネルＭＯＳＦＥＴと、リフレッシュ動作時にはリフレッシュ動作制御信号に応じて閉状態となる第３のＰチャネルＭＯＳＦＥＴとを含み、第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第１または第２の値に切換わる第２のスイッチ回路とを含む。第２のスイッチ手段は、第３のゲート幅を有する第１のＮチャネルＭＯＳＦＥＴを含み、第１の信号により開閉される第３のスイッチ回路と、第３のゲート幅以上の第４のゲート幅を有する第２のＮチャネルＭＯＳＦＥＴと、リフレッシュ動作時にはリフレッシュ動作制御信号に応じて閉状態となる第３のＮチャネルＭＯＳＦＥＴとを含み、第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第３または第４の値に切換わる第４のスイッチ回路とを含む。
【００６２】
請求項４記載のダイナミック型半導体記憶装置は、リフレッシュ動作により記憶情報が再書込みされるメモリセルと、メモリセルと信号線で接続され、メモリセル中の記憶情報の増幅を行なうセンスアンプと、第１の信号および第１の信号より一定時間遅延した第２の信号ならびにリフレッシュ動作制御信号により制御され、センスアンプと第１の電源電位との結合を開閉する第１のスイッチ手段と、第１のスイッチ手段と同一の信号により制御され、センスアンプと第２の電源電位との結合を開閉する第２のスイッチ手段とを備えたものである。第１のスイッチ手段は、第１のゲート幅を有する第１のＰチャネルＭＯＳＦＥＴと、第１の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となる第２のゲート幅を有する第２のＰチャネルＭＯＳＦＥＴとを含み、第１の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第１または第２の値に切換わる第１のスイッチ回路と、第１のゲート幅以上の第３のゲート幅を有する第３のＰチャネルＭＯＳＦＥＴと、第２の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となり、第３のゲート幅との和が第１のゲート幅と第２のゲート幅の和以上である第４のゲート幅を有する第４のＰチャネルＭＯＳＦＥＴとを含み、第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第３または第４の値に切換わる第２のスイッチ回路とを含む。第２のスイッチ手段は、第５のゲート幅を有する第１のＮチャネルＭＯＳＦＥＴと、第１の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となる第６のゲート幅を有する第２のＮチャネルＭＯＳＦＥＴとを含み、第１の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第５または第６の値に切換わる第３のスイッチ回路と、第５のゲート幅以上の第７のゲート幅を有する第３のＮチャネルＭＯＳＦＥＴと、第２の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となり、第７のゲート幅との和が第５のゲート幅と第６のゲート幅の和以上である第８のゲート幅を有する第４のＮチャネルＭＯＳＦＥＴとを含み、第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第７または第８の値に切換わる第４のスイッチ回路とを含む。
【００６３】
請求項５記載のダイナミック型半導体記憶装置は、リフレッシュ動作時には記憶情報が再書込みされ、通常動作時には記憶情報の読出し／書込みが行なわれる複数のメモリセルを含み、かつ複数のブロックに分割されているメモリセルアレイと、リフレッシュ動作時には、通常動作時に選択されるブロックの数よりも、より多くのブロックを選択してリフレッシュ動作させる手段と、メモリセルアレイのメモリセルの複数の列に対応してそれぞれ設けられ、対応する列のメモリセルと信号線で各々接続され、メモリセル中の記憶情報の増幅を行なう複数のセンスアンプと、ブロックの各々に少なくとも一つ設けられ、第１の信号および第１の信号より一定時間遅延した第２の信号ならびにリフレッシュ動作制御信号により制御され、センスアンプと第１の電源電位との結合を開閉する第１のスイッチ手段と、第１のスイッチ手段と同一の信号により制御され、センスアンプと第２の電源電位との結合を開閉する第２のスイッチ手段とを備えたものである。第１のスイッチ手段は、第１のゲート幅を有する第１のＰチャネルＭＯＳＦＥＴと、第１の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となる第２のゲート幅を有する第２のＰチャネルＭＯＳＦＥＴとを含み、第１の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第１または第２の値に切換わる第１のスイッチ回路と、第１のゲート幅以上の第３のゲート幅を有する第３のＰチャネルＭＯＳＦＥＴと、第２の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となり、第３のゲート幅との和が第１のゲート幅と第２のゲート幅の和以上である第４のゲート幅を有する第４のＰチャネルＭＯＳＦＥＴとを含み、第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第３または第４の値に切換わる第２のスイッチ回路とを含む。第２のスイッチ手段は、第５のゲート幅を有する第１のＮチャネルＭＯＳＦＥＴと、第１の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となる第６のゲート幅を有する第２のＮチャネルＭＯＳＦＥＴとを含み、第１の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第５または第６の値に切換わる第３のスイッチ回路と、第５のゲート幅以上の第７のゲート幅を有する第３のＮチャネルＭＯＳＦＥＴと、第２の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となり、第７のゲート幅との和が第５のゲート幅と第６のゲート幅の和以上である第８のゲート幅を有する第４のＮチャネルＭＯＳＦＥＴとを含み、第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第７または第８の値に切換わる第４のスイッチ回路とを含む。
【００６４】
請求項６記載のダイナミック型半導体記憶装置は、リフレッシュ動作時には記憶情報が再書込みされ、通常動作時には記憶情報の読出し／書込みが行なわれる複数のメモリセルを含み、かつ複数の対をなすブロックとして分割されているメモリセルアレイと、メモリセルアレイのブロックの各対において、双方のブロックに属するメモリセルの複数の列に対応してそれぞれ共通に設けられ、対応する列のメモリセルと信号線で各々接続され、メモリセル中の記憶情報の増幅を行なう複数のセンスアンプと、センスアンプの動作時には、メモリセルのブロックの対のうち選択された一方のブロックとセンスアンプとを接続させる手段と、リフレッシュ動作時には、通常動作時に選択されるブロックの数よりも、より多くのブロックを選択してリフレッシュ動作させる手段と、ブロックの対の各々に少なくとも一つ設けられ、第１の信号および第１の信号より一定時間遅延した第２の信号ならびにリフレッシュ動作制御信号により制御され、センスアンプと第１の電源電位との結合を開閉する第１のスイッチ手段と、ブロックの対の各々に少なくとも一つ設けられ、第１のスイッチ手段と同一の信号により制御され、センスアンプと第２の電源電位との結合を開閉する第２のスイッチ手段とを備えたものである。第１のスイッチ手段は、第１のゲート幅を有する第１のＰチャネルＭＯＳＦＥＴと、第１の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となる第２のゲート幅を有する第２のＰチャネルＭＯＳＦＥＴとを含み、第１の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第１または第２の値に切換わる第１のスイッチ回路と、第１のゲート幅以上の第３のゲート幅を有する第３のＰチャネルＭＯＳＦＥＴと、第２の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となり、第３のゲート幅との和が第１のゲート幅と第２のゲート幅の和以上である第４のゲート幅を有する第４のＰチャネルＭＯＳＦＥＴとを含み、第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第３または第４の値に切換わる第２のスイッチ回路とを含む。第２のスイッチ手段は、第５のゲート幅を有する第１のＮチャネルＭＯＳＦＥＴと、第１の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となる第６のゲート幅を有する第２のＮチャネルＭＯＳＦＥＴとを含み、第１の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第５または第６の値に切換わる第３のスイッチ回路と、第５のゲート幅以上の第７のゲート幅を有する第３のＮチャネルＭＯＳＦＥＴと、第２の信号とは独立にリフレッシュ動作制御信号でも制御され、リフレッシュ動作時には閉状態となり、第７のゲート幅との和が第５のゲート幅と第６のゲート幅の和以上である第８のゲート幅を有する第４のＮチャネルＭＯＳＦＥＴとを含み、第２の信号により開閉され、リフレッシュ動作制御信号によりオン抵抗が第７または第８の値に切換わる第４のスイッチ回路とを含む。
【００７０】
請求項１記載のダイナミック型半導体記憶装置においては、メモリセルの情報を増幅するセンスアンプは、第１の信号による駆動開始後、第２の信号による制御開始までの第１の期間は、第１の電源電位とは第１のＰチャネルＭＯＳＦＥＴにより接続され、第２の電源電位とは第１のＮチャネルＭＯＳＦＥＴにより接続される。第２の信号による制御開始後から、動作終了までの第２の期間は、センスアンプと第１の電源電位とは、さらに、通常動作時は第１のオン抵抗でありリフレッシュ動作時は第２のオン抵抗である、第２のスイッチ回路によっても接続される。より具体的には、第２の期間は、センスアンプと第１の電源電位とは、通常動作時は、第１、第２および第３のＰチャネルＭＯＳＦＥＴにより接続され、リフレッシュ動作時は第１および第２のＰチャネルＭＯＳＦＥＴにより接続される。一方、センスアンプと第２の電源電位とは、さらに、通常動作時は第３のオン抵抗でありリフレッシュ動作時は第４のオン抵抗である、第４のスイッチ回路によっても接続される。より具体的には、第２の期間は、センスアンプと第２の電源電位とは、通常動作時は、第１、第２および第３のＮチャネルＭＯＳＦＥＴにより接続され、リフレッシュ動作時は第１および第２のＮチャネルＭＯＳＦＥＴにより接続される。
【００７１】
請求項２記載のダイナミック型半導体記憶装置においては、メモリセルアレイが複数のブロックに分割され、リフレッシュ動作時には、そのうちの少なくとも２つが選択されてリフレッシュ動作が行なわれる。しかも、各メモリセルの記憶情報を増幅するセンスアンプは、請求項１記載のダイナミック型半導体記憶装置におけるセンスアンプと同様の作用を奏する。
【００７２】
請求項３記載のダイナミック型半導体記憶装置においては、メモリセルアレイが複数の対をなすブロックとして分割され、リフレッシュ動作時には、その対のうち少なくとも２つが選択されてリフレッシュ動作が行なわれる。
【００７３】
しかも、メモリセルのブロックの各対において、双方のブロックに属するメモリセルの複数の列に対応して、それぞれ共通に設けられているセンスアンプは、請求項１記載のダイナミック型半導体記憶装置におけるセンスアンプと同様の作用を奏する。
【００７７】
請求項４記載のダイナミック型半導体記憶装置においては、メモリセルの情報を増幅するセンスアンプは、第１の信号による駆動開始後、第２の信号による制御開始までの第１の期間は、第１の電源電位とは、通常動作時は第１のオン抵抗でありリフレッシュ動作時は第２のオン抵抗である、第１のスイッチ回路によって接続される。より具体的には、第１の期間は、センスアンプと第１の電源電位とは、通常動作時には第１および第２のＰチャネルＭＯＳＦＥＴにより接続され、リフレッシュ動作時は第１のＰチャネルＭＯＳＦＥＴにより接続される。一方、センスアンプと第２の電源電位とは、通常動作時は第５のオン抵抗でありリフレッシュ動作時は第６のオン抵抗である、第３のスイッチ回路によって接続される。より具体的には、第１の期間は、センスアンプと第２の電源電位とは、通常動作時には第１および第２のＮチャネルＭＯＳＦＥＴにより接続され、リフレッシュ動作時は第１のＮチャネルＭＯＳＦＥＴにより接続される。
【００７８】
第２の信号による制御開始後から動作終了までの第２の期間は、センスアンプと第１の電源電位とは、さらに、通常動作時は第３のオン抵抗でありリフレッシュ動作時は第４のオン抵抗である、第２のスイッチ回路によっても接続される。より具体的には、第２の期間は、センスアンプと第１の電源電位とは、通常動作時には第１、第２、第３および第４のＰチャネルＭＯＳＦＥＴにより接続され、リフレッシュ動作時は第１および第３のＰチャネルＭＯＳＦＥＴにより接続される。一方、センスアンプと第２の電源電位とは、さらに、通常動作時は第７のオン抵抗でありリフレッシュ動作時は第８のオン抵抗である、第４のスイッチ回路によっても接続される。より具体的には、第２の期間は、センスアンプと第２の電源電位とは、通常動作時には第１、第２、第３および第４のＮチャネルＭＯＳＦＥＴにより接続され、リフレッシュ動作時は第１および第３のＮチャネルＭＯＳＦＥＴにより接続される。
【００７９】
請求項５記載のダイナミック型半導体記憶装置においては、メモリセルアレイが複数のブロックに分割され、リフレッシュ動作時には、そのうちの少なくとも２つが選択されてリフレッシュ動作が行なわれる。しかも、各メモリセルの記憶情報を増幅するセンスアンプは、請求項４記載のダイナミック型半導体記憶装置におけるセンスアンプと同様の作用を奏する。
【００８０】
請求項６記載のダイナミック型半導体記憶装置においては、メモリセルアレイが複数の対をなすブロックとして分割され、リフレッシュ動作時には、その対のうち少なくとも２つが選択されてリフレッシュ動作が行なわれる。
【００８１】
しかも、メモリセルのブロックの各対において、双方のブロックに属するメモリセルの複数の列に対応して、それぞれ共通に設けられているセンスアンプは、請求項４記載のダイナミック型半導体記憶装置におけるセンスアンプと同様の作用を奏する。
【００８６】
【発明の実施の形態】
［実施の形態１］
図１は、本発明の第１の実施の形態のダイナミック型半導体記憶装置２０００の構成を示す概略ブロック図である。
【００８７】
ダイナミック型半導体記憶装置２０００は、８ブロックに分割されたメモリセルアレイ（それぞれを区別するために、番地０００〜１１１が割当てられている）と、ブロックアドレス信号Ｚ0 、／Ｚ0 、…、Ｚ2 、／Ｚ2 のうち、対応するメモリセルブロックが選択された場合に、“Ｈ”レベルとなる下位２ビットのブロックアドレス信号Ｚ0 、／Ｚ0 、Ｚ1 、／Ｚ1 のうちの２つを第１および第２の入力として受ける３入力ＡＮＤ回路１１０〜１１６と、対応するメモリセルブロックが選択された場合に“Ｈ”レベルとなるブロックアドレス信号の上位１ビットのＺ2 および／Ｚ2 のいずれか一方を第１の入力として、リフレッシュ動作制御信号ＲＥＦを第２の入力としてそれぞれ受け、出力がそれぞれ対応するＡＮＤ回路１１０〜１１６の第３の入力と接続するＯＲ回路１１８〜１２４と、対応するメモリセルブロックが選択された場合に、“Ｈ”レベルとなるＡＮＤ回路１１０〜１１６の出力信号、すなわちブロック選択信号ＢＳと、列アドレス信号を受けて、対応するメモリセル列を選択する列選択信号を発生する列デコーダ３００と、ブロック選択信号ＢＳを受けて、所定の時間遅延後にセンスアンプ活性化信号ＳＡを出力する遅延回路１０２および１０６と、センスアンプ活性化信号ＳＡおよびリフレッシュ動作制御信号ＲＥＦを受けて、対応するメモリセルブロック中のセンスアンプを駆動するセンスアンプドライブ回路５０を含む。
【００８８】
次に、図１に示したダイナミック型半導体記憶装置２０００の動作について簡単に説明する。
【００８９】
信号ＲＥＦは、リフレッシュ動作制御信号であって、たとえばＣｂＲタイミングでＤＲＡＭが動作するときに、“Ｈ”レベルとなるような信号である。
【００９０】
通常動作時においては、信号ＲＥＦ＝“Ｌ”レベルであって、ブロックアドレス信号Ｚ0 〜Ｚ2 により、対応するメモリセルブロックが選択される。すなわち、ブロックアドレス信号の上位ビットＺ2 または／Ｚ2 を受けるＯＲ回路１１８〜１２４は、対応するメモリセルブロックが選択され、第１の入力として受ける信号Ｚ2 または／Ｚ2 が“Ｈ”レベルであるときのみ“Ｈ”レベルの信号を、対応するＡＮＤ回路１１０〜１１６に出力する。
【００９１】
したがって、通常動作時は、信号Ｚ0 〜Ｚ2 のブロックアドレスで選択される８ブロックのうちの１つのブロックだけが動作することになる。
【００９２】
これに対し、リフレッシュ動作時には、信号ＲＥＦ＝“Ｈ”レベルとなり、ブロックアドレス信号の最上位ビットＺ2 および／Ｚ2 の値にかかわりなく、同時に８ブロック内の２つのブロックが動作する。つまり、ＯＲ回路１１８〜１２４は、常に“Ｈ”レベルを出力するので、それを第３の入力として受けるＡＮＤ回路１１０〜１１６は、ブロックアドレス信号のうち、対応する下位２ビットＺ0 とＺ1 の値に応じて、ブロック選択信号ＢＳを出力する。ブロックアドレス信号の最上位ビット以外が共通であるブロックは、それぞれ２つずつ存在し、これら２つのブロックが同時に選択されて動作することになる。
【００９３】
たとえば、（Ｚ2 、Ｚ1 、Ｚ0 ）＝（０、０、０）の場合、信号ＲＥＦ＝“Ｈ”レベルであれば、Ｚ2 の値にかかわらず、ＯＲ回路１１８および１２２の出力は、“Ｈ”レベルとなって、ブロック（０、０、０）と（１、０、０）が同時に選択される。
【００９４】
この場合、センスアンプドライブ回路５０として、従来のセンスアンプドライブ回路１１００を用いた場合は、上述したとおり、リフレッシュ時のセンスアンプ動作時の電流ピーク値ＡBRが通常動作時の値ＡN よりも大きくなり、電源電圧等に大きなノイズを与える可能性がある。
【００９５】
そこで、第１の実施の形態の半導体記憶装置２０００においては、リフレッシュ動作時において、センスアンプ動作時の電流のピーク値を抑制することが可能なセンスアンプドライブ回路５０を用いている。
【００９６】
図２は、センスアンプドライブ回路５０およびセンスアンプ列の構成を示す回路図である。図２に示した回路は、センスアンプドライブ回路５０を除いて、図１４に示した従来例と同じ構成を有している（メモリセルは図示省略した）。
【００９７】
センスアンプドライブ回路５０は、センスアンプ２００に対する接地電位供給配線ＳＮと、接地電位との間に接続され、ゲートにセンスアンプ活性化信号ＳＡを受けるＮチャネルＭＯＳトランジスタＴＮ１と、センスアンプ活性化信号ＳＡを受ける反転回路５２と、センスアンプ２００に対する電源電位供給配線ＳＰと電源電位Ｖｃｃとの間に接続され、ゲートに反転回路５２の出力を受けるＰチャネルＭＯＳトランジスタＴＰ１と、リフレッシュ動作制御信号ＲＥＦを入力として受ける反転回路５４と、反転回路５４の出力とセンスアンプ活性化信号ＳＡを受けるＡＮＤ回路Ｇ２と、配線ＳＮと接地電位との間に接続され、ゲートにＡＮＤ回路Ｇ２の出力を受けるＮチャネルＭＯＳトランジスタＴＮ２と、反転回路５２の出力とリフレッシュ動作制御信号ＲＥＦを入力として受けるＯＲ回路Ｇ１と、配線ＳＰと電源電位Ｖｃｃとの間に接続され、ゲートにＯＲ回路Ｇ１の出力を受けるＰチャネルＭＯＳトランジスタＴＰ２とを含む。
【００９８】
次に動作を説明する。通常動作時には、信号ＲＥＦが“Ｌ”で論理ゲートＧ１、Ｇ２が開いているため、トランジスタＴＰ１、ＴＰ２のゲートにはセンスアンプ活性化信号の反転信号／ＳＡが印加され、トランジスタＴＮ１、ＴＮ２のゲートにはセンスアンプ活性化信号ＳＡが印加される。これにより、トランジスタＴＰ１、ＴＰ２、ＴＮ１およびＴＮ２はすべてオンとなり、センスアンプに対して十分な駆動電流が流れ大きな駆動力が得られる。
【００９９】
一方、ＣｂＲリフレッシュ時には信号ＲＥＦが“Ｈ”になって論理ゲートＧ１、Ｇ２が閉じるため、トランジスタＴＰ２、ＴＮ２のゲートにセンスアンプ活性化信号およびその反転信号が印加されなくなり、オフ状態となる。したがって、トランジスタＴＰ１、ＴＮ１を介してのみ駆動電流が流れ、センスアンプに対する駆動力は小さくなってセンス動作時のピーク電流を減らすことができる。
【０１００】
したがって、リフレッシュ動作時にブロックの２つが選択されて動作する場合でも、センスアンプドライブ回路の駆動時のピーク電流値を抑制することができる。
【０１０１】
［実施の形態２］
図３は、本発明の実施の形態２に係るダイナミック型半導体記憶装置の構成を示す概略ブロック図である。
【０１０２】
図１に示した実施の形態１に係るダイナミック型半導体記憶装置の構成と異なる点は、８つにブロック分割されたメモリセルアレイが、２つのブロックごとに対をなし、各対をなしているメモリセルブロックが、センスアンプ列２０２を共有する構成となっていることである。
【０１０３】
したがって、各ブロックを選択する構成、およびセンスアンプ列２０２を駆動するセンスアンプドライブ回路５０を活性化するセンスアンプ活性化信号ＳＡを発生する構成が以下のように異なる。
【０１０４】
たとえば、対をなしているメモリセルブロック（０００）と（００１）に対しては、以下のようにブロック選択信号およびセンスアンプ活性化信号ＳＡが与えられる。
【０１０５】
メモリセルブロック（０００）に対応し、外部からのブロックアドレス信号Ｚ0 〜Ｚ2 に対応する信号を受けるＡＮＤ回路１１０は、メモリセルブロック（０００）が選択されると、活性なブロック選択信号ＢＳ000 を出力する。一方、メモリセルブロック（００１）に対応し、ブロックアドレス信号Ｚ0 〜Ｚ2 に対応する信号を受けるＡＮＤ回路１１２は、メモリセルブロック（００１）が選択されると、活性なブロック選択信号ＢＳ001 を出力する。
【０１０６】
ＡＮＤ回路１１０から出力されるブロック選択信号ＢＳ000 を受ける遅延回路１３０は、左ブロック選択信号ＢＬＩＬを出力し、ＡＮＤ回路１１２の出力信号であるブロック選択信号ＢＳ001 を受ける遅延回路１３２は、右ブロック選択信号ＢＬＩＲを出力する。
【０１０７】
センスアンプ列２０２は、上記信号ＢＬＩＬおよびＢＬＩＲに応じて、対応するメモリセルブロックの側と電気的に接続される。
【０１０８】
一方、ブロック選択信号ＢＳ000 およびＢＳ001 を受けるＯＲ回路１３６は、メモリセルブロック（０００）または（００１）のいずれかが選択されると、出力信号を活性（“Ｈ”レベル）とし、ＯＲ回路１３６の出力を受ける遅延回路１３４は、センスアンプ活性化信号ＳＡを出力する。このセンスアンプ活性化信号ＳＡに応じてセンスアンプドライブ回路５０が動作を開始する。
【０１０９】
図４は、図３に示した第２の実施の形態のダイナミック型半導体記憶装置におけるセンスアンプ列２０２およびセンスドライブ回路５０の構成を示す概略ブロック図である。
【０１１０】
図２に示した実施の形態１におけるセンスアンプ列２００およびセンスドライブ回路５０の構成と異なる点は、センスアンプ列２０２が、信号ＢＬＩＬおよびＢＬＩＲに応じて開閉するＮチャネルＭＯＳトランジスタ６０〜６６により、選択されたメモリセルブロックに属するビット線対ＢＬおよび／ＢＬと接続される構成となっている点である。
【０１１１】
その他同一部分には同一符号を付して説明は省略する。
以上のような構成とすることにより、メモリセルアレイが対としてブロックに分割されている場合に、各対においてメモリセルブロックが同一のセンスアンプを共有する構成、すなわち、いわゆるシェアードセンスアンプ構成においても、リフレッシュ動作時における電源電流のピーク値を抑制することが可能となる。
【０１１２】
つまり、リフレッシュ動作時にブロックの２つが選択されて動作する場合でも、センスアンプドライブ回路５０のオン抵抗を増大させて、センスアンプを動作させることができるので、センスアンプ駆動時のピーク電流値を抑制することが可能である。
【０１１３】
［実施の形態３］
図５は、本発明に係るダイナミック型半導体記憶装置におけるセンスアンプ列およびセンスアンプドライブ回路１００の構成を示す要部回路図である。
【０１１４】
センスアンプドライブ回路１００以外は、従来例と同様の構成である。センスアンプドライブ回路１００は、センスアンプ活性化信号として信号ＳＡＦとその遅延信号であるＳＡの２つの信号を用いている。
【０１１５】
ＰチャネルＭＯＳＦＥＴＴＰ１は、信号ＳＡＦがインバータ１０で反転した信号により制御されるため、その開閉動作はＮチャネルＭＯＳＦＥＴＴＮ１よりも遅延している。したがって、センスアンプ２００が動作を開始する時点では、ＮチャネルＭＯＳＦＥＴＴＮ１が開状態となることで、ＮチャネルＭＯＳＦＥＴＮ１およびＮ２が駆動される。つまり、センスアンプ２００は動作開始時点では、比較的高い抵抗を介して接地されていることになる。
【０１１６】
より具体的には、たとえば、ＮチャネルＭＯＳＦＥＴＴＮ１のゲート幅ＷTN1 を、遅延して始動するＮチャネルＭＯＳＦＥＴＴＮ２のゲート幅ＷTN2 と
ＷTN2 ≧ＷTN1   …（１）
なる関係を満たすように設定しておく。
【０１１７】
さらに、ＰチャネルＭＯＳＦＥＴＴＰ１のゲート幅ＷTP1 についても、遅延して始動するＰチャネルＭＯＳＦＥＴＴＰ２のゲート幅ＷTP2 と
ＷTP2 ≧ＷTP1   …（２）
なる関係を満たすように設定しておく。
【０１１８】
以上のような条件下では、センスアンプ２００は始動時においてはその駆動力を弱められた状態で、すなわち、その動作速度が比較的ゆっくりとした状態で動作することになる。
【０１１９】
このことは、センスアンプの始動時におけるビット線対ＢＬおよび／ＢＬの電位差がある一定値以上にまで増幅されるまでは、センスアンプ２００が感度の高い状態で動作することを意味する。
【０１２０】
この点につき、以下に定性的ではあるが、より詳しく説明する。
簡単のために、センスアンプの構成のうちＮチャネルＭＯＳＦＥＴ部分のみを抜き出して考えることにする。
【０１２１】
従来例において説明したように、ビット線対ＢＬおよび／ＢＬの電位差に応じて、センスアンプのノードＡおよびＢの電位がどう変化するかは、始動時のＮチャネルＭＯＳＦＥＴＮ１およびＮ２の動作に依存する部分が大きいので、上記のように考えても問題はない。
【０１２２】
図６に、簡略化したセンスアンプの回路図を示す。
図６中、ＮチャネルＭＯＳＦＥＴＮ１およびＮ２のしきい値と係数βは、それぞれＶth1 、β1 およびＶth2 、β2 であるとする。さらにビット線ＢＬおよび／ＢＬには、対地浮遊容量Ｃ1 およびＣ2 があるものとする。
【０１２３】
まず、ＮチャネルＭＯＳＦＥＴのソース電位ＶS が十分ゆっくりと、初期値であるＶcc／２から接地電位まで低下していく場合を考える。この場合、従来例でのセンスアンプ２００の動作を説明した場合と同様に、ビット線ＢＬおよび／ＢＬの電位に応じて、ＮチャネルＭＯＳＦＥＴの一方が先にオン状態となり、残りの一方はオフ状態を維持する。その結果、ビット線ＢＬおよび／ＢＬの電位差が増幅される。
【０１２４】
一方、ソース電位ＶS が十分早く接地電位に低下する場合には、浮遊容量Ｃ1 およびＣ2 のために、ノードＡとＢの電位Ｖ1 およびＶ2 は、ＶS が接地電位となっても、ほぼ初期値のままである。
【０１２５】
この時点以降に、ＮチャネルＭＯＳＦＥＴＮ１あるいはＮ２のいずれがオン状態となり、いずれがオフ状態となるかは、電位Ｖ1 およびＶ2 の初期値だけでなく、これらの電位が低下していく速度にも依存する。この速度は、トランジスタの電流駆動力を示すβおよび浮遊容量Ｃの両方に依存する。
【０１２６】
したがって、製造工程等でのβおよびＣのばらつきのために、上記電位低下の速度がばらつくと、トランジスタＮ１およびＮ２の最終的なオン／オフ状態は、電位Ｖ1 とＶ2 の初期値の差が小さい場合は、必ずしも、その初期値を反映した状態とはならなくなる。
【０１２７】
つまり、センスアンプの感度が低下することになるわけである。したがって、センスアンプの感度という観点からは、ソース電位ＶS の変化は遅いほうが、すなわち、ＮチャネルＭＯＳＦＥＴＮ１およびＮ２のソースは高い抵抗を介して接地されているほうが望ましいことになる。
【０１２８】
そこで、再び図５の本発明の実施の形態３の説明に戻る。
センスアンプ２００は、その動作の初期においては、信号ＳＡＦにより開状態となったＮチャネルＭＯＳＦＥＴＴＮ１およびＰチャネルＭＯＳＦＥＴＴＰ１を介して、それぞれ接地電位および電源電位と結合する。この状態では、低速高感度な動作モードである。
【０１２９】
その後、通常の読出／書込動作では、センスアンプ活性化信号ＳＡによりＮチャネルＭＯＳＦＥＴＴＮ２、ＴＮ３、ＰチャネルＭＯＳＦＥＴＴＰ２およびＴＰ３のすべてが開状態になる。
【０１３０】
したがって、センスアンプ２００は接地電位および電源電位と低抵抗で結合される。つまり、この段階では高速低感度な動作モードへと変わることになる。初期の段階で、入力電位差は一定値まで増幅されているので、この段階の感度が低いことは問題とならない。
【０１３１】
また、センスアンプ列の駆動時の電源からの供給電流のピーク値も、センスアンプの動作が２段階になることにより抑制される。
【０１３２】
一方、リフレッシュ動作時には、リフレッシュ動作制御信号ＲＥＦが“Ｈ”レベルとなり、ＯＲゲートＧ１の出力は常に“Ｈ”レベルに、ＡＮＤゲートＧ２の出力は常に“Ｌ”レベルになる。
【０１３３】
したがって、ＮチャネルＭＯＳＦＥＴＴＮ３およびＰチャネルＭＯＳＦＥＴＴＰ３は常に閉状態となる。このため、初期の低速高感度の動作モードの状態の後に、センスアンプ活性化信号ＳＡにより開状態となるのは、ＮチャネルＭＯＳＦＥＴＴＮ２およびＰチャネルＭＯＳＦＥＴＴＰ２のみである。つまり、通常動作時よりもセンスアンプは駆動力の小さい状態で動作することとなり、電源回路からの供給電流のピーク値も抑制される。
【０１３４】
［実施の形態４］
図７は、本発明の実施の形態４の半導体記憶装置の構成を示す概略ブロック図である。
【０１３５】
本実施の形態では、図１に示した実施の形態１と同様、ダイナミック型半導体記憶装置のメモリセルアレイは８つのブロックに分割されている。通常動作時は、上記ブロックのうち１つが選択されて動作し、リフレッシュ動作時は上記ブロックのうち２つが選択されて動作する点も同様である。
【０１３６】
異なるのは、ブロック選択信号ＢＳ000が遅延回路１０４を通過した信号をセンスアンプ活性化信号ＳＡＦとし、その信号ＳＡＦがさらに遅延回路１０２を通過した信号をセンスアンプ活性化信号ＳＡとして、センスアンプドライブ回路１００に入力している点である。センスアンプドライブ回路１００の構成は図５で説明したものと同様である。また、図７中のセンスアンプ列２０２は、図５中のセンスアンプ２００と同様のセンスアンプにより構成されている。
【０１３７】
したがって、ブロック分割されたダイナミック型半導体記憶装置において、通常動作時のセンスアンプの感度を向上させることが可能であると同時に、センスアンプの動作時の電源電流ピーク値を抑制することが可能である。しかも、動作速度を犠牲にすることがない。
【０１３８】
さらに、リフレッシュ動作時には、通常動作時よりもセンスアンプの駆動力をさらに小さくした状態で使用するため、２ブロックが同時に動作しても電源電流のピーク値を抑制することができる。しかも、動作を２段階とすることで感度を維持しつつ、速度を劣化させることがない。
【０１３９】
［実施の形態５］
図８は、本発明の実施の形態５のセンスアンプおよびセンスアンプドライブ回路を示す回路図である。実施の形態３と異なる点は、いわゆるシェアードセンスアンプ方式に対応できるように、センスアンプの入力に接続するビット線対ＢＬおよび／ＢＬを、信号ＢＬＩＬおよび信号ＢＬＩＲで選択する構成としたことである。
【０１４０】
図９は、図８のセンスアンプ２００およびセンスアンプドライブ回路１００を、メモリセルアレイを対をなすブロックに分割し各対についてはセンスアンプを共通に配したシェアードセンスアンプ方式のダイナミック型半導体記憶装置に適用した例である。
【０１４１】
図７の実施の形態４と異なる点は、たとえばブロック（０、０、０）が選択される場合には、ブロック選択信号ＢＳ000 がＢＬＩドライブ回路１３０にも入力し、その出力信号によりセンスアンプ列２０２とブロック（０、０、０）内のメモリセルとが電気的に接続される構成となっている点である。
【０１４２】
本実施の形態に示したダイナミック型半導体記憶装置においても、図７の実施の形態４と同様、センスアンプ感度向上、ピーク電流値の低減等が図れるばかりでなく、センスアンプの数が削減されることでチップ面積の縮小を図ることができる。
【０１４３】
［実施の形態６］
【０１４４】
図５に示した実施の形態３においては、センスアンプの動作の初期の低速高感度モードの動作条件は、通常動作でも、リフレッシュ動作でも共通である。したがって、通常動作時のアクセス時間を劣化させないために、低速高感度モードでのセンスアンプ駆動力を小さくするのには限界がある。リフレッシュ動作時の電源のピーク電流値を抑制するには、通常動作時とリフレッシュ動作時の低速高感度モードの動作条件は独立に設定できることが望ましい。
【０１４５】
この点を改良したのが図１０に示す実施の形態６のセンスアンプドライブ回路１５０である。
【０１４６】
実施の形態３と異なる点は、センスアンプ活性化信号ＳＡＦで制御される低速高感度モードにおいて、センスアンプ２００と電源電位および接地電位とを結合させるスイッチ回路のオン抵抗も２段階に変化させ得る構成としたことである。
【０１４７】
すなわち、通常動作時においては、センスアンプ２００の動作の初期段階で、センスアンプ活性化信号ＳＡＦによりＮチャネルＭＯＳＦＥＴＴＮ１およびＴＮ２ならびにＰチャネルＭＯＳＦＥＴＴＰ１およびＴＰ２が開状態となる。
【０１４８】
その後、センスアンプ活性化信号ＳＡにより、ＮチャネルＭＯＳＦＥＴＴＮ３およびＴＮ４ならびにＰチャネルＭＯＳＦＥＴＴＰ３およびＴＰ４が開状態となる。
【０１４９】
ここで、たとえばＮチャネルＭＯＳＦＥＴＴＮ１〜ＴＮ４のゲート幅ＷTN1 〜ＷTN4 およびＰチャネルＭＯＳＦＥＴＴＰ１〜ＴＰ４のゲート幅ＷTP1 〜ＷTP4 を、以下の関係を満たすように設定しておくものとする。
【０１５０】
ＷTN3 ＋ＷTN4 ≧ＷTN1 ＋ＷTN2   …（３）
ＷTP3 ＋ＷTP4 ≧ＷTP1 ＋ＷTP2   …（４）
上記のような条件下では、センスアンプは動作の初期段階では、比較的高い抵抗を介して接地電位および電源電位と結合され、低速高感度に動作する。
【０１５１】
その後、センスアンプ２００は上記すべてのトランジスタが開状態となることで、低抵抗を介して接地電位および電源電位と結合され、高速低感度な動作に移行する。
【０１５２】
一方、リフレッシュ動作時においては、リフレッシュ動作制御信号ＲＥＦが“Ｈ”レベルとなることで、ＰチャネルＭＯＳＦＥＴＴＰ２、ＴＰ４、ＮチャネルＭＯＳＦＥＴＴＮ２およびＴＮ４はすべて閉状態である。
【０１５３】
したがって、センスアンプ２００の動作の初期段階では、センスアンプ活性化信号ＳＡＦによりＮチャネルＭＯＳＦＥＴＴＮ１およびＰチャネルＭＯＳＦＥＴＴＰ１が開状態となる。
【０１５４】
その後、センスアンプ活性化信号ＳＡにより、ＮチャネルＭＯＳＦＥＴＴＮ３およびＰチャネルＭＯＳＦＥＴＴＰ３が開状態となる。
【０１５５】
ここで、たとえばＮチャネルＭＯＳＦＥＴＴＮ１およびＴＮ３ならびにＰチャネルＭＯＳＦＥＴＴＰ１およびＴＰ３のゲート幅を、以下の関係を満たすように設定しておくものとする。
【０１５６】
ＷTN3 ≧ＷTN1   …（５）
ＷTP3 ≧ＷTP1   …（６）
上記のような条件下では、通常動作時と同様、センスアンプ２００は動作の初期の低速高感度な動作状態から、高速低感度な動作状態へと移行する。しかも、動作中のすべての期間にわたって、リフレッシュ時のほうが通常動作時よりも駆動力の小さい状態、すなわち、消費電流の低い状態で動作することになる。
【０１５７】
以上説明したように、本実施の形態ではセンスアンプ２００の通常動作時およびリフレッシュ動作時における低速高感度動作段階および高速低感度動作段階のそれぞれにおいて、その消費電流と動作速度とのトレードオフを独立に制御できる。
【０１５８】
したがって、リフレッシュ動作時および通常動作時の動作速度を低下させることなく、ピーク電流値を抑制できる。
【０１５９】
しかも、センスアンプ２００の感度を高い状態に維持することが可能である。
［実施の形態７］
図１１は、本発明の実施の形態７の半導体記憶装置を示す概略ブロック図である。本実施の形態は、図７に示した実施の形態４とセンスアンプドライブ回路が図１０中の回路１５０になっている点を除いて共通である。
【０１６０】
したがって、実施の形態４に比べるとリフレッシュ動作時のセンスアンプへの電源電流供給のピーク値が低く抑えられるばかりでなく、通常動作時の供給電流のピークを抑制しつつ、かつ感度も高い動作が可能である。
【０１６１】
［実施の形態８］
図１２は、本発明の実施の形態８のセンスアンプ列およびセンスアンプドライブ回路の構成を示す回路図である。
【０１６２】
図８における実施の形態５と同様に、いわゆるシェアードセンスアンプ方式に対応できるように、センスアンプの入力に接続するビット対ＢＬおよび／ＢＬを信号ＢＬＩＬおよび信号ＢＬＩＲで選択する構成としている。
【０１６３】
図１３は、実施の形態８におけるセンスアンプ２００およびセンスアンプドライブ回路１５０をシェアードセンスアンプ方式のダイナミック型半導体記憶装置に適用した例である。
【０１６４】
本実施の形態においても、実施の形態６と同様、センスアンプの感度向上、ピーク電源電流値の低減等が図れるばかりでなく、センスアンプの数が削減できることでチップ面積の縮小を図ることができる。
【０１６９】
【発明の効果】
請求項１記載のダイナミック型半導体記憶装置においては、センスアンプが第１の電源電位および第２の電源電位と結合する際の抵抗が、時間的に２段階に変化するので、センスアンプは高速高感度な動作が可能である。しかも、リフレッシュ動作時の電源電位のピーク値を抑制できる。
【０１７０】
請求項２記載のダイナミック型半導体記憶装置は、請求項１記載のダイナミック型半導体記憶装置と同様の効果を奏する上に、ブロック分割されたメモリセルを通常動作時と比べてリフレッシュ動作時に、より多くのブロックを動作させることで、リフレッシュサイクル数を減少させても、リフレッシュ動作時の電源電流のピーク値の増大を抑制できる。
【０１７１】
請求項３記載のダイナミック型半導体記憶装置は、請求項２記載のダイナミック型半導体記憶装置と同様の効果を奏する上に、センスアンプの数が削減されるのでチップ面積の縮小が図られる。
【０１７３】
請求項４記載のダイナミック型半導体記憶装置においては、センスアンプが第１の電源電位および第２の電源電位と結合する際の抵抗が、時間的に２段階に変化するのでセンスアンプは高速高感度な動作が可能である。しかも、リフレッシュ動作時の電源電位のピーク値を抑制できる。
【０１７４】
請求項５記載のダイナミック型半導体記憶装置は、請求項４記載のダイナミック型半導体記憶装置と同様の効果を奏する上に、ブロック分割されたメモリセルを通常動作時と比べてリフレッシュ動作時に、より多くのブロックを動作させることで、リフレッシュサイクル数を減少させても、リフレッシュ動作時の電源電流のピーク値の増大を抑制できる。
【０１７５】
請求項６記載のダイナミック型半導体記憶装置は、請求項５記載のダイナミック型半導体記憶装置と同様の効果を奏する上に、センスアンプの数が削減されるのでチップ面積の縮小が図られる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１の半導体記憶装置の構成を示す概略ブロック図である。
【図２】  実施の形態１のセンスアンプ列およびセンスアンプドライブ回路の構成を示す回路図である。
【図３】  本発明の実施の形態２の半導体記憶装置の構成を示す概略ブロック図である。
【図４】  実施の形態２のセンスアンプ列およびセンスアンプドライブ回路の構成を示す回路図である。
【図５】  本発明の実施の形態３のセンスアンプ列およびセンスアンプドライブ回路の構成を示す回路図である。
【図６】  実施の形態３の動作を説明するための回路図である。
【図７】  本発明の実施の形態４の半導体記憶装置の構成を示す概略ブロック図である。
【図８】  本発明の実施の形態５のセンスアンプ列およびセンスアンプドライブ回路の構成を示す回路図である。
【図９】  本発明の実施の形態５の半導体記憶装置の構成を示す概略ブロック図である。
【図１０】  本発明の実施の形態６のセンスアンプ列およびセンスアンプドライブ回路の構成を示す回路図である。
【図１１】  本発明の実施の形態７の半導体記憶装置の構成を示す概略ブロック図である。
【図１２】  本発明の実施の形態８のセンスアンプ列およびセンスアンプドライブ回路の構成を示す回路図である。
【図１３】  本発明の実施の形態８の半導体記憶装置の構成を示す概略ブロック図である。
【図１４】  従来のダイナミック型半導体記憶装置を示す回路図である。
【図１５】  従来のダイナミック型半導体記憶装置のメモリセルアレイを示す概略ブロック図である。
【図１６】  従来のダイナミック型半導体記憶装置を示す概略ブロック図である。
【図１７】  ダイナミック型半導体記憶装置の電源電流の経時変化を示す波形図である。
【符号の説明】
１０、１２、１４  インバータ、１００、１５０、１１００、１２００  センスアンプドライブ回路、１０２、１０４、１０６、１０８  遅延回路、１１０、１１２、１１４、１１６  ブロック選択信号発生ＡＮＤ回路、１１８、１２０、１２２、１２４  ＯＲ回路、１３０、１３２  ＢＬＩドライブ回路、２００、２０２、１０００、１００２  センスアンプ、１００４  メモリセルアレイ、１１０２  コラム選択線、１１０４  データ入出力線、２０００  ダイナミック型半導体記憶装置。
【図１】
0003723615.tif 000002
【図２】
0003723615.tif 000003
【図３】
0003723615.tif 000004
【図４】
0003723615.tif 000005
【図５】
0003723615.tif 000006
【図６】
0003723615.tif 000007
【図７】
0003723615.tif 000008
【図８】
0003723615.tif 000009
【図９】
0003723615.tif 000010
【図１０】
0003723615.tif 000011
【図１１】
0003723615.tif 000012
【図１２】
0003723615.tif 000013
【図１３】
0003723615.tif 000014
【図１４】
0003723615.tif 000015
【図１５】
0003723615.tif 000016
【図１６】
0003723615.tif 000017
【図１７】
0003723615.tif 000018