(57)【特許請求の範囲】
【請求項１】
外部クロック信号１サイクルでダブルワードデータが出力されるダブルワードモードと、前記外部クロック信号１サイクルでシングルワードデータが出力されるシングルワードモードとを有する同期型マスクＲＯＭ装置において、
それぞれデータを貯蔵し、行と列のマトリックス形態に配列された複数のメモリセルのアレイと、
前記列を通じて前記アレイからデータを感知する感知増幅回路と、
読出命令の入力時に提供される列アドレスに応答して前記列のうちの一部を選択する列選択回路と、
前記シングルワードモードの読出動作で、前記読出命令の入力後所定のＣＡＳレーテンシに対応するクロックサイクルより２クロックサイクル速い内部クロック信号の非活性化区間でワード信号をラッチし、ラッチされた前記ワード信号とモード選択信号に応答して相補的な論理状態の選択信号を発生するワードデコーディング回路と、
前記シングルワードモードの読出動作で、前記列選択回路により選択された列に対応するデータを受け入れ、前記選択信号に応答して前記データのうち上位/下位ワードデータを出力バッファ回路に伝達し、前記データのうち下位/上位ワードデータを連続的に出力バッファ回路に伝達する選択回路と、
を備えて構成されることを特徴とする同期型メモリ装置。
【請求項２】
前記モード選択信号は前記シングルワードモードと前記ダブルワードモードのうちの一つを選択するための信号で、前記ワード信号は前記下位ワードデータと前記上位ワードデータのうちの一つを選択するための信号であることを特徴とする請求項１記載の同期型メモリ装置。
【請求項３】
前記読出命令はチップ選択信号及び列アドレスストローブ信号が論理“ロウ”レベルで、行アドレスストローブ信号及びモードレジスタセット信号が論理“ハイ”レベルのときに入力されることを特徴とする請求項１記載の同期型メモリ装置。
【請求項４】
前記ワードデコーディング回路は前記列アドレスストローブ信号に応答してレーテンシフラグ信号を発生し、前記列アドレスストローブ信号が活性化されるときに前記レーテンシフラグ信号を活性化させ、前記ＣＡＳレーテンシに対応するクロックサイクルより２クロックサイクル速い内部クロック信号のロウ-ハイ遷移により前記レーテンシフラグ信号を非活性化させるレーテンシ信号発生部と、
前記レーテンシフラグ信号が非活性化されるとき、パルス形態のワードラッチ信号を発生するラッチ信号発生部と、
前記ワードラッチ信号が活性化されるとき前記ワード信号をラッチし、前記シングルワードモードの読出動作で前記ラッチされたワード信号と前記モード選択信号に応答して前記選択信号のうちいずれか一つを活性化させる選択信号発生部と、
を備えて構成されることを特徴とする請求項３記載の同期型メモリ装置。
【請求項５】
前記ワードラッチ信号は、前記ＣＡＳレーテンシに対応するクロックサイクルより２クロックサイクル速い内部クロック信号のハイ-ロウ遷移時点で活性化され、前記ＣＡＳレーテンシに対応するクロックサイクルより１クロックサイクル速い内部クロック信号のロウ-ハイ遷移時点で非活性化されることを特徴とする請求項４記載の同期型メモリ装置。
【請求項６】
前記選択信号発生部は、前記ダブルワードモードの読出動作で前記選択された列に対応するデータが、前記選択回路を通じて一度に前記出力バッファ回路に伝達されるように、前記ワード信号の論理状態に関係なく前記選択信号を同時に活性化させることを特徴とする請求項４記載の同期型メモリ装置。
【請求項７】
前記出力バッファ回路は、前記内部クロック信号のロウ-ハイ遷移のみで、前記選択回路を通じて伝達されるデータを受け入れることを特徴とする請求項１記載の同期型メモリ装置。
【請求項８】
前記同期型メモリ装置はマスクＲＯＭ装置を含むことを特徴とする請求項１記載の同期型メモリ装置。
【請求項９】
外部クロック信号１サイクルでダブルワードデータが出力されるダブルワードモードと、前記外部クロック信号１サイクルでシングルワードデータが出力されるシングルワードモードとを有する同期型メモリ装置の連続読出方法において、
前記同期型メモリ装置の情報貯蔵領域からデータを感知するステップと、
前記シングルワードモードで、読出命令の入力後所定のＣＡＳレーテンシに対応するクロックサイクルより２クロックサイクル速い内部クロック信号の非活性化区間でワード信号及びモード選択信号に応答して相補的な論理状態の選択信号を発生するステップと、
前記シングルワードモードで、前記選択信号に応答して前記感知されたデータのうちの一部を出力バッファ回路に伝達し、残りのデータを連続的に前記出力バッファ回路に伝達するステップと、
を含むことを特徴とする同期型メモリ装置の連続読出方法。
【請求項１０】
前記モード選択信号は前記シングルワードモードと前記ダブルワードモードのうちいずれか一つを選択するための信号で、前記ワード信号は前記下位ワードデータと前記上位ワードデータのうちの一つを選択するための信号であることを特徴とする請求項９記載の連続読出方法。
【請求項１１】
前記読出命令はチップ選択信号及び列アドレスストローブ信号が論理“ロウ”レベルで、行アドレスストローブ信号及びモードレジスタセット信号が論理“ハイ”レベルのときに入力されることを特徴とする請求項９記載の連続読出方法。
【請求項１２】
前記選択信号を発生するステップは、
前記列アドレスストローブ信号に応答してレーテンシフラグ信号を発生するステップと、
前記レーテンシフラグ信号が非活性化されるときにパルス形態のワードラッチ信号を発生するステップと、
前記ワードラッチ信号が活性化されるときに前記ワード信号をラッチするステップと、
前記シングルワードモードの読出動作で、前記ラッチされたワード信号と前記モード選択信号に応答して前記選択信号のうちいずれか一つを活性化させるステップとを含んでおり、
前記レーテンシフラグ信号は前記列アドレスストローブ信号が活性化されるときに活性化され、前記ＣＡＳレーテンシに対応するクロックサイクルより２クロックサイクルが速い内部クロック信号のロウ-ハイ遷移により非活性化されることを特徴とする請求項１１記載の連続読出方法。
【請求項１３】
前記ワードラッチ信号は前記ＣＡＳレーテンシに対応するクロックサイクルより２クロックサイクル速い内部クロック信号のハイ-ロウ遷移時点で活性化され、前記ＣＡＳレーテンシに対応するクロックサイクルより１クロックサイクル速い内部クロック信号のロウ-ハイ遷移時点で非活性化されることを特徴とする請求項１２記載の連続読出方法。
【請求項１４】
前記選択信号は、前記ダブルワードモードの読出動作で前記選択された列に対応するデータが前記選択回路を通じて一度に前記出力バッファ回路に伝達されるように前記ワード信号の論理状態に関係なく同時に活性化されることを特徴とする請求項９記載の連続読出方法。
【請求項１５】
前記出力バッファ回路は、前記内部クロック信号のロウ-ハイ遷移のみで前記選択回路を通じて伝達されるデータを受け入れることを特徴とする請求項９記載の連続読出方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、より詳細にはクロック信号に同期して動作する同期型メモリ装置及びその連続読出方法に関するものである。
【０００２】
【従来の技術】
一般には、半導体メモリ装置として不揮発性データ記憶貯蔵媒体としてのマスクＲＯＭ装置があり、使用されてきている。そのようなマスクＲＯＭ装置のビット構造は可変可能で、１９９５年２月に発行されたデータブックに「KM23V16205CSG」及び「KM23V32005BG」との題目で開示されている。ここに開示されたように、マスクＲＯＭ装置は非同期式メモリ装置で、出力データのビット数にしたがってシングルワードモード（×１６）とダブルワードモード（×３２）を有する。このシングルワードモードとダブルワードモードは前記装置に提供されるＷＯＲＤ／バーピンの電圧レベルによりスイッチされる。
【０００３】
非同期型マスクＲＯＭ装置はデータを貯蔵するためのメモリセルアレイを含む。この非同期型マスクＲＯＭ装置がダブルワードモードで動作するとき、メモリセルアレイから読み出されたダブルワードデータ（すなわち、３２データビット）は一度の読出命令により同時に出力される。一方、一般のマスクＲＯＭ装置がシングルワードモードで動作するとき、メモリセルアレイから読み出されたダブルワードデータは２度の読出命令により２回にかけて出力される。すなわち、前記読み出されたダブルワードデータのうち上位（または下位）ワードデータが出力される。その次に、以前の読出命令に関するデータとの衝突を避けるために所定時間が経た後、この読み出されたダブルワードデータのうち下位（または上位）ワードデータが出力される。
【０００４】
半導体メモリ装置の高速動作が徐々に求められている傾向にある。マスクＲＯＭ装置が具現されるシステムで使用されるシステムクロック信号をこのマスクＲＯＭ装置に提供することにより、そのような要求（高速動作）を満足させうる。クロック信号に同期して動作するマスクＲＯＭ装置が上記したシングルワードモードで動作する場合、上位（または下位）ワードデータを出力した後、下位（または上位）ワードデータを連続的に（切れることなく、またはデータ間の衝突なしに）出力することで、より速い動作速度（または外部との通信速度）が得られる。
【０００５】
【発明が解決しようとする課題】
したがって本発明の目的は、シングルワードモードで連続的読出動作が可能な同期型メモリ装置と、それに含まれる同期型マスクＲＯＭ装置を提供することにある。
【０００６】
【課題を解決するための手段】
このような目的を達成するために本発明は次のような手段を用いる。
（１）外部クロック信号１サイクルでダブルワードデータが出力されるダブルワードモードと、前記外部クロック信号１サイクルでシングルワードデータが出力されるシングルワードモードとを有する同期型メモリ装置において、それぞれデータを貯蔵し、行と列のマトリックス形態に配列された複数のメモリセルのアレイと、前記列を通じて前記アレイからデータを感知する感知増幅回路と、読出命令の入力時に提供される列アドレスに応答して前記列のうちの一部を選択する列選択回路と、前記シングルワードモードの読出動作で、前記読出命令の入力後所定のＣＡＳレーテンシに対応するクロックサイクルより２クロックサイクル速い内部クロック信号の非活性化区間でワード信号をラッチし、前記ラッチされたワード信号とモード選択信号に応答して相補的な論理状態の選択信号を発生するワードデコーディング回路と、前記シングルワードモードの読出動作で、前記列選択回路により選択された列に対応するデータを受け入れ、前記選択信号に応答して前記データのうち上位/下位ワードデータを出力バッファ回路に伝達し、前記データのうち下位/上位ワードデータを連続的に出力バッファ回路に伝達する選択回路と、を含んで構成して同期型メモリ装置とした。
【０００７】
（２）前記モード選択信号は前記シングルワードモードと前記ダブルワードモードのうちの一つを選択するための信号で、前記ワード信号は前記下位ワードデータと前記上位ワードデータのうちの一つを選択するための信号である同期型メモリ装置とした。
（３）前記読出命令はチップ選択信号及び列アドレスストローブ信号が論理“ロウ”レベルで、行アドレスストローブ信号及びモードレジスタセット信号が論理“ハイ”レベルのときに入力される同期型メモリ装置とした。
【０００８】
（４）前記ワードデコーディング回路は前記列アドレスストローブ信号に応答してレーテンシフラグ信号を発生し、前記列アドレスストローブ信号が活性化されるときに前記レーテンシフラグ信号を活性化させ、前記ＣＡＳレーテンシに対応するクロックサイクルより２クロックサイクル速い内部クロック信号のロウ-ハイ遷移により前記レーテンシフラグ信号を非活性化させるレーテンシ信号発生部と、前記レーテンシフラグ信号が非活性化されるとき、パルス形態のワードラッチ信号を発生するラッチ信号発生部と、前記ワードラッチ信号が活性化されるとき前記ワード信号をラッチし、前記シングルワードモードの読出動作で前記ラッチされたワード信号と前記モード選択信号に応答して前記選択信号のうちいずれか一つを活性化させる選択信号発生部と、を含む同期型メモリ装置とした。
【０００９】
（５）前記ワードラッチ信号は前記ＣＡＳレーテンシに対応するクロックサイクルより２クロックサイクル速い内部クロック信号のハイ-ロウ遷移時点で活性化され、前記ＣＡＳレーテンシに対応するクロックサイクルより１クロックサイクル速い内部クロック信号のロウ-ハイ遷移時点で非活性化される同期型メモリ装置とした。
【００１０】
（６）前記選択信号発生部は、前記ダブルワードモードの読出動作で前記選択された列に対応するデータが、前記選択回路を通じて一度に前記出力バッファ回路に伝達されるように、前記ワード信号の論理状態に関係なく前記選択信号を同時に活性化させる同期型メモリ装置とした。
（７）前記出力バッファ回路は、前記内部クロック信号のロウ-ハイ遷移のみで、前記選択回路を通じて伝達されるデータを受け入れる同期型メモリ装置とした。
このような装置によると、シングルワードモードの読出動作で下位（または上位）ワードデータを出力し、下位（または上位）ワードデータとの衝突なしに（以前データ出力に影響を及ぼすことなく）連続的に上位（または下位）ワードデータを出力することができる。
（８）前記同期型メモリ装置は、マスクＲＯＭ装置を含んでいる。
【００１１】
（９）外部クロック信号１サイクルでダブルワードデータが出力されるダブルワードモードと、前記外部クロック信号１サイクルでシングルワードデータが出力されるシングルワードモードとを有する同期型メモリ装置の連続読出方法において、前記同期型メモリ装置の情報貯蔵領域からデータを感知するステップ（段階）と、前記シングルワードモードで、読出命令の入力後所定のＣＡＳレーテンシに対応するクロックサイクルより２クロックサイクル速い内部クロック信号の非活性化区間でワード信号及びモード選択信号に応答して相補的な論理状態の選択信号を発生するステップ（段階）と、前記シングルワードモードで、前記選択信号に応答して前記感知されたデータのうちの一部を出力バッファ回路に伝達し、残りのデータを連続的に前記出力バッファ回路に伝達するステップ（段階）と、を備える同期型メモリ装置の連続読出方法とした。
【００１２】
（１０）前記モード選択信号は前記シングルワードモードと前記ダブルワードモードのうちいずれか一つを選択するための信号で、前記ワード信号は前記下位ワードデータと前記上位ワードデータのうちの一つを選択するための信号である連続読出方法とした。
（１１）前記読出命令はチップ選択信号及び列アドレスストローブ信号が論理“ロウ”レベルで、行アドレスストローブ信号及びモードレジスタセット信号が論理“ハイ”レベルのときに入力されるの連続読出方法とした。
【００１３】
（１２）前記選択信号を発生するステップは、前記列アドレスストローブ信号に応答してレーテンシフラグ信号を発生するステップと、前記レーテンシフラグ信号が非活性化されるときにパルス形態のワードラッチ信号を発生するステップと、前記ワードラッチ信号が活性化されるときに前記ワード信号をラッチするステップと、前記シングルワードモードの読出動作で、前記ラッチされたワード信号と前記モード選択信号に応答して前記選択信号のうちいずれか一つを活性化させるステップと、を含んでおり、前記レーテンシフラグ信号は前記列アドレスストローブ信号が活性化されるときに活性化され、前記ＣＡＳレーテンシに対応するクロックサイクルより２クロックサイクルが速い内部クロック信号のロウ-ハイ遷移により非活性化される連続読出方法とした。
【００１４】
（１３）前記ワードラッチ信号は前記ＣＡＳレーテンシに対応するクロックサイクルより２クロックサイクル速い内部クロック信号のハイ-ロウ遷移時点で活性化され、前記ＣＡＳレーテンシに対応するクロックサイクルより１クロックサイクル速い内部クロック信号のロウ-ハイ遷移時点で非活性化される連続読出方法とした。
（１４）前記選択信号は、前記ダブルワードモードの読出動作で前記選択された列に対応するデータが前記選択回路を通じて一度に前記出力バッファ回路に伝達されるように前記ワード信号の論理状態に関係なく同時に活性化される連続読出方法とした。
（１５）前記出力バッファ回路は、前記内部クロック信号のロウ-ハイ遷移のみで前記選択回路を通じて伝達されるデータを受け入れる連続読出方法とした。
【００１５】
【発明の実施の形態】
以下、本発明の望ましい実施の形態を、添付の図面を参照して詳細に説明する。
本発明によるマスクＲＯＭ装置は外部から印加されるクロック信号ＣＬＫ（例えば、システムクロック信号）に同期して動作する同期型マスクＲＯＭ装置であり、この分野でよく知られているバースト読出動作を支援する。そして、本発明の同期型マスクＲＯＭ装置は、シングル(single)ワードモードとダブル(double)ワードモードを有し、ＷＯＲＤ／バーピンの極性にしたがってシングルワードモードとダブルワードモードのうちいずれか一つのモードで動作する。シングルワードモードで動作するとき、読出動作で同期型マスクＲＯＭ装置の情報貯蔵領域から読み出されたデータビット（例えば、ダブルワードに対応するデータビット）のうち半分は読出命令（read command）が入力され、ＣＡＳレーテンシ（Column Address Strobe Latency：ＣＬ）に対応するクロックサイクルが経過した後、バースト長さ(Burst Length：以下、ＢＬ）にしたがって順次に出力され、残りのデータビットは次の読出命令に入力され、ＣＡＳレーテンシに対応するクロックサイクルが経過した後にバースト長さにしたがって順次に出力される。
【００１６】
すなわち、本発明によるバーストタイプの同期型マスクＲＯＭ装置は連続読出動作（gapless read operation）を支援する。そして、ダブルワードモードで動作するとき、読出動作で同期型マスクＲＯＭ装置の情報貯蔵領域で読み出されたデータビット（例えば、ダブルワードに対応するデータビット）は読出命令が入力され、ＣＡＳレーテンシに対応するクロックサイクルが経過した後、バースト長さにしたがって順次に出力される。これに対する動作は、以下に詳細に説明する。
【００１７】
図１に、上記に説明した連続読出動作を達成するための本発明による同期型マスクＲＯＭ装置のブロック図を示す。外部（例えば、メモリ装置が適用されるシステム）から同期型マスクＲＯＭ装置に印加されるすべての信号ＷＯＲＤ／バー、ＲＡＳ／バー、ＣＡＳ／バー、ＭＲ／バー、アドレス信号などはシステムクロック信号ＣＬＫの立ち上がりエッジ（rising edge）でラッチ（またはサンプル）される。本発明による同期型マスクＲＯＭ装置は情報貯蔵領域としてメモリセルアレイ１１０を含んでおり、図示しないが、行に沿って伸張するワードライン、列に沿って伸張するビットライン、そして行と列の交差領域に配列されたメモリセルを含む。行選択回路１２０はバッファ２４０を通じて提供される行アドレスにより行、すなわちワードラインのうちいずれか一つのワードラインを選択し、感知増幅回路１３０はビットラインを通じてメモリセルアレイ１１０からデータビットを感知してラッチする。そして、列選択回路１４０はバッファ２５０を通じて提供される列アドレスにしたがって感知増幅回路１３０にラッチされたデータビットのうち一部（例えば、ダブルワード単位の３２データビット）を選択回路１５０に伝達する。
【００１８】
前記列選択回路１４０には、図示しないが、列アドレスを初期列アドレスとして使用してバースト長さＢＬにより内部的に一連のバーストアドレスを発生するバーストアドレス発生回路（またはバーストカウンタ）が提供されることは、当該分野で通常の知識を有する者には自明なことである。バーストアドレス発生回路の例が、米国特許番号第５,３１９,７５９の「BURST ADDRESS SEQUENCE GENERATOR」、米国特許番号第５,４５２,２６１の「SERIAL ADDRESS  GENERATOR FOR BURST MEMORY」、米国特許番号第５,５９４,７６５の「INTERLEAVED AND  SEQUENTIAL COUNTER」、米国特許番号第５,７０８,６８８の「HIGH SPEED PROGRAMMABLE BURST ADDRESS GENERATION CIRCUIT」にそれぞれ開示されている。
【００１９】
選択回路１５０は同期型マスクＲＯＭ装置がダブルワードモードで動作するとき、選択信号ＣＡ_ＷＯＲＤ、ｎＣＡ_ＷＯＲＤに応答して列選択回路１４０から伝達されたダブルワード単位のデータビットを一度に（または同時に）出力バッファ回路１６０に伝達する。そして、選択回路１５０は同期型マスクＲＯＭ装置がシングルワードモードで動作するとき、選択信号ＣＡ_ＷＯＲＤ、ｎＣＡ_ＷＯＲＤに応答して前記ダブルワード単位のデータビットのうち上位（または下位）ワードデータを出力バッファ回路１６０に伝達し、その次に連続的に下位（または上位）ワードデータを出力バッファ回路１６０に伝達する。シングルワードモードで動作する場合、連続読出動作を達成するためには上位（または下位）ワードデータが出力バッファ回路１６０に伝達され、連続的に（切れることなく）そして上位（または下位）ワードデータとの衝突なしに下位（または上位）ワードデータが出力バッファ回路１６０に伝達されなければならない。
【００２０】
図２は、図１の選択回路の望ましい実施例を示すものである。同図において、図１の選択回路１５０は列選択回路１４０を通じて伝達されるダブルワード単位の３２データビットＳＡＯＵＴ〈０〉〜ＳＡＯＵＴ〈３１〉を受け入れる。３２データビットのうち、下位データビットはＳＡＯＵＴ〈０〉〜ＳＡＯＵＴ〈１５〉にそれぞれ対応し、上位データビットはＳＡＯＵＴ〈１６〉〜ＳＡＯＵＴ〈３１〉にそれぞれ対応する。図２には、下位データビットのうちの一つのＳＡＯＵＴ〈０〉と上位データビットのうちの一つのＳＡＯＵＴ〈１６〉に対応する構成要素が図示されている。図２の選択回路１５０はそれぞれが２つのインバータで構成される４つのラッチ１５１〜１５４、それぞれがインバータとＮＭＯＳ及びＰＭＯＳトランジスタで構成される３つの伝送ゲート１５５、１５６、１５７、そして２つのインバータ１５８、１５９で構成され、図２に示すように連結されている。残りの下位データビットＳＡＯＵＴ〈１〉〜ＳＡＯＵＴ〈１５〉と残りの上位データビットＳＡＯＵＴ〈１７〉〜ＳＡＯＵＴ〈３１〉も図２に示すような同一の方法で構成される。
【００２１】
選択回路１５０の動作を説明すれば、次の通りである。同期型マスクＲＯＭ装置がシングルワードモードで動作し（ＷＯＲＤＦ信号が論理“ハイ”レベルとなることを意味する）、選択信号ＣＡ_ＷＯＲＤが論理“ロウ”レベルで、選択信号ｎＣＡ_ＷＯＲＤが論理“ハイ”レベルと仮定する。この仮定によると、伝送ゲート１５５、１５７が活性化され、伝送ゲート１５６は非活性化され、その結果、ラッチ１５１にラッチされる下位データビットＳＡＯＵＴ〈０〉は伝送ゲート１５５を通じてラッチ１５３に伝達され、ラッチ１５２にラッチされる上位データビットＳＡＯＵＴ〈１６〉は遮断される。同時に、下位データビットＳＡＯＵＴ〈０〉は伝送ゲート１５５、１５７を通じてラッチ１５４に伝達される。
【００２２】
同期型マスクＲＯＭ装置がシングルワードモードで動作し（ＷＯＲＤＦ信号が論理“ハイ”レベルとなることを意味する）、選択信号ＣＡ_ＷＯＲＤが論理“ハイ”レベルで、選択信号ｎＣＡ_ＷＯＲＤが論理“ロウ”レベルと仮定する。このような仮定によると、伝送ゲート１５６、１５７が活性化され、伝送ゲート１５５は非活性化される。これは、ラッチ１５２にラッチされる上位データビットＳＡＯＵＴ〈１６〉が伝送ゲート１５６を通じてラッチ１５４に伝達されるようにし、ラッチ１５１にラッチされる下位データビットＳＡＯＵＴ〈０〉が遮断されるようにする。これと同時に、上位データビットＳＡＯＵＴ〈１６〉は伝送ゲート１５６、１５７を通じてラッチ１５３に伝達される。
【００２３】
同期型マスクＲＯＭ装置がダブルワードモード（ＷＯＲＤＦ信号が論理“ロウ”レベルとなることを意味する）で動作するとき、選択信号ＣＡ_ＷＯＲＤ、ｎＣＡ_ＷＯＲＤは同時に活性化される。この仮定によれば、伝送ゲート１５５、１５６は活性化され、伝送ゲート１５７は非活性化される。したがって、下位データビットＳＡＯＵＴ〈０〉は対応する伝送ゲート１５５を通じてラッチ１５３に伝達され、上位データビットＳＡＯＵＴ〈１６〉は対応する伝送ゲート１５６を通じてラッチ１５４に伝達される。
【００２４】
上記の説明から分かるように、同期型マスクＲＯＭ装置がシングルワードモードで動作する場合、ワードデコーディング回路２００から出力される選択信号ＣＡ_ＷＯＲＤ、ｎＣＡ_ＷＯＲＤの論理状態により、下位（または上位）データビットの伝送経路と上位（または下位）データビットの伝送経路のうちの伝送経路のみが形成される。すなわち、シングルワードモードの読出動作で上位ワードデータと下位ワードデータのうちいずれか一つが伝達されるように前記選択信号ＣＡ_ＷＯＲＤ、ｎＣＡ_ＷＯＲＤは相補的な論理状態を有する。
【００２５】
続けて図１を参照すれば、上記の連続読出動作の条件を満足させるための選択信号ＣＡ_ＷＯＲＤ、ｎＣＡ_ＷＯＲＤはワードデコーディング回路２００により生成される。本発明の同期型マスクＲＯＭ装置がダブルワードモードで動作するとき、このワードデコーディング回路２００はダブルワード単位のデータビットが同時に出力バッファ回路１６０に伝達されるように選択信号ＣＡ_ＷＯＲＤ、ｎＣＡ_ＷＯＲＤを同時に活性化させる。同期型マスクＲＯＭ装置がシングルワードモードで動作するとき、ワードデコーディング回路２００は選択信号ＣＡ_ＷＯＲＤ、ｎＣＡ_ＷＯＲＤのうちの一つを活性化させ、その次にバースト長さに相応するクロックサイクル後に他の一つを活性化させる。これは、ダブルワードデータのうちの上位（または下位）ワードデータが出力され、連続して下位（または上位）ワードデータが出力されるようにする。本発明によるワードデコーディング回路２００はレーテンシ信号発生部１７０、ラッチ信号発生部１８０、そして選択信号発生部１９０を含む。
【００２６】
レーテンシ信号発生部１７０は行アドレスストローブ信号ＣＡＳ／バー、ＣＡＳレーテンシを示す信号ＣＬ、そしてクロックバッファ２１０からのクロック信号ＰＣＬＫ（システムクロック信号に同期した内部クロック信号）に応答してレーテンシフラグ信号ＣＬ-２_Ｆｌａｇを発生する。このレーテンシフラグ信号ＣＬ-２_Ｆｌａｇはバースト読出命令（信号ＣＡＳ／バー、ＣＳ／バーが論理“ロウ”レベルで、信号ＭＲ／バーが論理“ハイ”レベルのときに印加される）が印加されるクロック信号ＰＣＬＫ４の立ち上がりエッジに同期して活性化され、ＣＡＳレーテンシＣＬのクロックサイクルより２クロックサイクルが速いクロック信号ＰＣＬＫの立ち下がりエッジ(falling edge)に同期して非活性化される。例えば、同期型マスクＲＯＭ装置のＣＡＳレーテンシＣＬが５のとき、レーテンシフラグ信号ＣＬ-２_Ｆｌａｇは３のＣＡＳレーテンシＣＬに対応するクロックサイクル（３クロックサイクル）の間に活性化される信号である（図６を参照）。レーテンシ信号発生回路１７０はカウンタで構成される。
【００２７】
ラッチ信号発生部１８０は、レーテンシフラグ信号ＣＬ-２_Ｆｌａｇ及びクロック信号ＰＣＬＫに応答して、パルス形態のワードラッチ信号ＷＯＲＤ_ＬＣＨを発生する。図３を参照すれば、本発明のラッチ信号発生部１８０はパルス発生器１８１、パルス幅遅延回路１８２、インバータ３８、４２、４４及びＮＯＲゲート４０で構成される。このパルス発生器１８１は、レーテンシフラグ信号ＣＬ-２_Ｆｌａｇのハイ-ロウ遷移に応答してショートパルス信号ＳＰを発生し、遅延回路１８２は、このショートパルス信号ＳＰのハイ-ロウ遷移時点を所定時間だけ遅延させた信号ＳＰＤを出力する。ＮＯＲゲート４０は、インバータ３８を通じて印加される信号ＳＰＤとクロック信号ＰＣＬＫに応答して、インバータ４２、４４を通じてパルス形態のワードラッチ信号ＷＯＲＤ_ＬＣＨを出力する。
【００２８】
ラッチ信号発生部１８０によると、ＣＡＳレーテンシ５を有する同期型マスクＲＯＭ装置において、ワードラッチ信号ＷＯＲＤ_ＬＣＨは図６に示すように、ＣＡＳレーテンシ３を対応するクロックサイクルのクロック信号ＰＣＬＫ７、ＣＬＫ７が論理“ロウ”レベルとなる時点と、ＣＡＳレーテンシ４に対応するクロックサイクルのクロック信号ＰＣＬＫ７、ＣＬＫ８が論理“ハイ”レベルとなる時点との間でロウ-ハイレベルを有する。
【００２９】
図１を参照すれば、選択信号発生部１９０はワードラッチ信号ＷＯＲＤ_ＬＣＨが活性化されるとき、上位ワードデータと下位ワードデータのうちの一つを選択するためのワード信号ＰＣＡ_ＷＯＲＤをラッチし、シングルワードモードとダブルワードモードのうちの一つを示すモード選択信号ＷＯＲＤＦとラッチされたワード信号ＰＣＡ_ＷＯＲＤに応答して選択信号ＣＡ_ＷＯＲＤ、ｎＣＡ_ＷＯＲＤを発生する。ここで、信号ＰＣＡ_ＷＯＲＤは読出命令が印加されるときに提供されるワードアドレスＡ１を受け入れるバッファ２３０の出力信号である。選択信号発生部１９０は、図４に示すように連結された伝送ゲート１９１、ラッチ１９２、インバータ５０、５６、５８、６０、６２、ＮＭＯＳトランジスタ６４、そしてＮＡＮＤゲート５０、５２で構成される。
【００３０】
選択信号発生部１９０の動作を説明すれば、次のようである。同期型マスクＲＯＭ装置がシングルワードモード（ＷＯＲＤＦ信号が論理“ハイ”レベルに維持されることを意味する）で動作すると仮定する。この仮定下で、ワードラッチ信号ＷＯＲＤ_ＬＣＨが論理“ハイ”レベルに活性化されるとき、所定の論理状態を有するワード信号ＰＣＡ_ＷＯＲＤは伝送ゲート１９１を通じてラッチ１９２に伝達される。もし、ワード信号ＰＣＡ_ＷＯＲＤが倫理“ハイ”レベルであれば、ＮＡＮＤゲート５２の出力、すなわち選択信号ｎＣＡ_ＷＯＲＤは論理“ロウ”レベルとなり、ＮＡＮＤゲート５４の出力、すなわち選択信号ＣＡ_ＷＯＲＤは論理“ハイ”レベルとなる（これは、ＷＯＲＤＦ信号が論理“ハイ”レベルに維持されるからである）。これは上位ワードデータが選択回路１５０を通じて出力バッファ回路１６０に伝達されるようになる。もし、ワード信号ＰＣＡ_ＷＯＲＤが論理“ロウ”レベルであれば、ＮＡＮＤゲート５２の出力、すなわち選択信号ｎＣＡ_ＷＯＲＤは論理“ハイ”レベルとなり、ＮＡＮＤゲート５４の出力、すなわち選択信号ＣＡ_ＷＯＲＤは論理“ロウ”レベルとなる。これは、下位ワードデータが前記選択回路１５０を通じて出力バッファ回路１６０に伝達されるようにする。もし、同期型マスクＲＯＭ装置がダブルワードモード（ＷＯＲＤＦ信号が論理“ロウ”レベルに維持されることを意味する）で動作すれば、ワード信号ＰＣＡ_ＷＯＲＤの論理状態に関係なく選択信号ＣＡ_ＷＯＲＤ、ｎＣＡ_ＷＯＲＤはすべて論理“ハイ”レベルに活性化される。これにより、ダブルワードデータが選択回路１５０を通じて出力バッファ回路１６０に伝達されるようにする。
【００３１】
本発明によると、シングルワードモードの連続読出動作を遂行するためには選択回路１５０のデータ伝送経路を転換しなければならない。データ伝送経路の転換時間は、以前読出動作に関連したワードデータＱａ３が出力バッファ回路１６０に伝達されるクロック信号ＰＣＬＫ１１のハイ-ロウ遷移と、次の読出動作に関連したワードデータＱｂ０が出力バッファ回路１６０に伝達されるクロック信号ＰＣＬＫ１２のロウ-ハイ遷移との間に制限されている（図６を参照）。したがって、レーテンシ信号発生部１７０で生成されたレーテンシフラグ信号ＣＬ-２_Ｆｌａｇを利用してワード信号ＰＣＡ_ＷＯＲＤをラッチするためのワードラッチ信号ＷＯＲＤ_ＬＣＨを生成することにより、以前データ出力に影響を及ぼすことなく選択回路１５０のデータ伝送経路を転換することができる。
【００３２】
図５を参照すれば、本発明の望ましい実施例による出力バッファ回路１６０は図示のように、インバータ６６、７６、７８、８０、８６、８８、９０、９２、１０２、１０４、１０６、１１４、１１６、ＰＭＯＳトランジスタ６８、７０、９４、９６、ＮＭＯＳトランジスタ７２、７４、９８、１００、ＮＯＲゲート８２、１０８、及びＮＡＮＤゲート８４、１１２で構成されている。このような回路構成によると、クロック信号ＰＣＬＫが論理“ハイ”レベルとなるとき、図２の選択回路１５０から出力される信号ＳＡＯＵＴ〈０〉’、ＳＡＯＵＴ〈１６〉’は出力バッファ回路１６０にラッチされて出力される。具体的に、クロック信号ＰＣＬＫが論理“ハイ”レベルのとき、ＮＭＯＳトランジスタ７２、９８とＰＭＯＳトランジスタ７０、９６がターンオンされる。このとき、信号ＳＡＯＵＴ〈０〉’、ＳＡＯＵＴ〈１６〉’の論理状態にしたがってインバータ７６、７８、そして１０２、１０４で構成されるラッチ１６１、１６２のラッチ状態が決定される。クロック信号ＰＣＬＫが論理“ロウ”レベルのとき、信号ＳＡＯＵＴ〈０〉’、ＳＡＯＵＴ〈１６〉’は出力バッファ回路１６０にラッチされない。その理由は、ＮＭＯＳトランジスタ７２、９８とＰＭＯＳトランジスタ７０、９６がターンオフされるからである。
【００３３】
図１の列選択回路１４０により選択されるダブルワードデータの上位ワードデータと下位ワードデータが、シングルワードモードの連続読出動作で衝突なしに連続的に出力される本発明による読出動作が、図６のタイミング図に基づいて、以下に詳細に説明される。図６において、信号ＣＫＥはクロックエネーブル信号で、信号ＣＳ／バーはチップ選択信号である。信号ＷＯＲＤ／バーはシングルワードモードとダブルワードモードを選択するための信号で、信号ＭＲ／バーはモードレジスタセット信号である。ＲＡＳレーテンシが２クロックサイクルで、ＣＡＳレーテンシが５クロックサイクルで、バースト長さＢＬが４と仮定し、本発明による同期型マスクＲＯＭ装置の読出動作を説明する。
【００３４】
本発明によるシングルワードモードの読出動作を概略的に説明すれば、次の通りである。図６を参照すれば、行アクティブ命令が入力され、２クロックサイクル後に読出命令が入力されると、５クロックサイクル後に４回にかけて上位（または下位）ワードデータが順次に出力される。そして、以前の読出命令が入力され、４クロックサイクル後に読出命令が更に入力される。これにより、第１読出命令に対応する上位（または下位）ワードデータが４回出力された後、連続的に次の読出命令に対応する下位（または上位）ワードデータが４回出力される。以下に、これに対する動作を詳細に説明する。
【００３５】
まず、信号ＣＫＥ／バー、ＣＡＳ／バー、ＭＲ／バーが論理“ハイ”レベルで、信号ＣＳ／バー、ＲＡＳ／バーが論理“ロウ”レベルのとき、行アクティブ命令、すなわち行アクセス及びラッチ命令がシステムクロック信号ＣＬＫ２の立ち上がりエッジに同期してＲＯＭ装置内に提供される。行選択回路１２０は行アクティブ命令の入力時に提供される行アドレスＲＡａに応答してメモリセルアレイ１１０の行のうちいずれか一つを駆動し、感知増幅回路１３０はそのように駆動された行に関連したビットラインを通じてメモリセルアレイ１１０からデータビットを感知してラッチする。
【００３６】
その次に、ＲＡＳレーテンシに対応する２クロックサイクルが経過した後、信号ＣＫＥ／バー、ＲＡＳ／バー、ＭＲ／バーが論理“ハイ”レベルとなり、信号ＣＳ／バー、ＣＡＳ／バーが論理“ロウ”レベルとなるとき、読出命令、すなわち列アクセス及びラッチ命令がシステムクロック信号ＣＬＫ４の立ち上がりエッジに同期して提供される。列選択回路１４０は読出命令の入力時に提供される列アドレスＣＡａに応答して感知増幅回路１３０にラッチされたデータビットのうちの一部（例えば、ダブルワードデータ）を選択する。読出命令の入力と同時に、シングルワードモード及びダブルワードモードを選択するための論理“ロウ”レベルの信号ＷＯＲＤ／バーと上位ワードデータと下位ワードデータを選択するための論理“ロウ”レベルの信号Ａ１は、信号ＰＣＬＫ、ＣＡＳ／バーに応答して対応するバッファ２２０、２３０にそれぞれラッチされる。このとき、図６に示すように、バッファ２２０、２３０の出力信号ＷＯＲＤＦ、ＰＣＡ_ＷＯＲＤは、それぞれ論理“ハイ”レベルと論理“ロウ”レベルとなる。論理“ハイ”レベルの信号ＷＯＲＤＦは同期型マスクＲＯＭ装置がシングルワードモードで動作することを示し、論理“ロウ”レベルの信号ＰＣＡ_ＷＯＲＤは列選択回路１３０から出力されるダブルワードデータのうち下位ワードデータが選択されることを示す。
【００３７】
システムクロック信号ＣＬＫ４の立ち上がりエッジに同期して読出命令が入力されるとき、すなわち列アドレスストローブ信号ＣＡＳ／バーがシステムクロック信号ＣＬＫ４に同期して論理“ロウ”レベルに遷移するとき、ワードデコーディング回路２００のレーテンシ信号発生部１７０は、信号ＣＡＳ／バーのハイ-ロウ遷移に応答してレーテンシフラグ信号ＣＬ-２_Ｆｌａｇを活性化させる。その次に、レーテンシフラグ信号ＣＬ-２_Ｆｌａｇは３クロックサイクル後のクロック信号ＰＣＬＫ７、ＣＬＫ７の立ち上がりエッジに同期して非活性化される。または、信号ＣＬ-２_ＦｌａｇはＣＡＳレーテンシ５に対応する５クロックサイクルより２クロックサイクルが速いクロック信号ＰＣＬＫ７、ＣＬＫ７の立ち上がりエッジに同期して非活性化される。
【００３８】
ワードデコーディング回路２００のラッチ信号発生部１９０は、レーテンシフラグ信号ＣＬ-２_Ｆｌａｇのハイ-ロウ遷移に応答してパルス形態のワードラッチ信号ＷＯＲＤ_ＬＣＨを発生する。図６に示すように、ワードラッチ信号ＷＯＲＤ_ＬＣＨはクロック信号ＰＣＬＫ７のハイ-ロウ遷移時点で活性化され、クロック信号ＰＣＬＫ８のロウ-ハイ遷移時点で非活性化される。
【００３９】
ワードラッチ信号ＷＯＲＤ_ＬＣＨが活性化されるとき、選択信号発生部１９０は論理“ロウ”レベルの信号ＰＣＡ_ＷＯＲＤをラッチし、論理“ハイ”レベルの信号ＷＯＲＤＦとラッチされた論理“ロウ”レベルの信号ＰＣＡ_ＷＯＲＤに応答して、論理“ハイ”レベルの選択信号ｎＣＡ_ＷＯＲＤ及び論理“ロウ”レベルの選択信号ＣＡ_ＷＯＲＤを出力する。これは、選択回路１５０の伝達ゲート１５５、１５７が活性化されるようにし（信号ＷＯＲＤＦが論理“ハイ”レベルなので）、その伝達ゲート１５６が非活性化されるようにする。したがって、列選択回路１４０から出力されるダブルワードデータのうち下位ワードデータＱａ０が選択回路１５０により選択され、この選択された下位ワードデータＱａ０はクロック信号ＰＣＬＫ８の立ち上がりエッジに同期して出力バッファ回路１６０にラッチされる。その次に、出力バッファ回路１６０にラッチされた下位ワードデータＱａ０は、システムクロック信号ＣＬＫ９の立ち上がりエッジに同期して外部に出力される。
【００４０】
この後、バースト長さにしたがって連続的にダブルワードデータが列選択回路１４０を通じて選択回路１５０に伝達され、その伝達された下位ワードデータは上記と同一の方法で出力バッファ回路１６０を通じて外部に出力される。その結果、バースト長さに対応する４つの下位ワードデータＱａ０、Ｑａ１、Ｑａ２、Ｑａ３がクロック信号に同期して順次に出力される。
【００４１】
図６を参照すれば、システムクロック信号ＣＬＫ８の立ち上がりエッジに同期して次の読出命令が印加されることが分かる。このとき、読出命令の入力と同時に論理“ロウ”レベルの信号ＷＯＲＤ／バーと論理“ハイ”レベルの信号Ａ１が対応するバッファ２２０、２３０にそれぞれラッチされる。このとき、図６に示すように、バッファ２２０、２３０の出力信号ＷＯＲＤＦ、ＰＣＡ_ＷＯＲＤはすべて論理“ハイ”レベルとなる。論理“ハイ”レベルの信号ＰＣＡ_ＷＯＲＤは列選択回路１３０から出力されるダブルワードデータのうち上位ワードデータが選択されることを示す。これは、以前のバースト読出動作により出力されるワードデータが下位ワードデータであり、次のバースト読出動作により出力されるワードデータが上位ワードデータであることを意味する。
【００４２】
システムクロック信号ＣＬＫ８の立ち上がりエッジに同期して読出命令が入力されるとき、すなわち列アドレスストローブ信号ＣＡＳ／バーがシステムクロック信号ＣＬＫ８に同期して論理“ロウ”レベルに遷移するとき、ワードデコーディング回路２００のレーテンシ信号発生部１７０は信号ＣＡＳ／バーに応答してレーテンシフラグ信号ＣＬ-２_Ｆｌａｇを活性化させる。その次に、レーテンシフラグ信号ＣＬ-２_Ｆｌａｇはクロック信号ＰＣＬＫ１１、ＣＬＫ１１の立ち上がりエッジに同期して非活性化される。または、信号ＣＬ-２_ＦｌａｇはＣＡＳレーテンシ５に対応するクロックサイクル（５クロックサイクル）より２クロックサイクルが速いクロック信号ＰＣＬＫ１１、ＣＬＫ１１の立ち上がりエッジに同期して非活性化される。
【００４３】
その次に、ワードデコーディング回路２００のラッチ信号発生部１９０はレーテンシフラグ信号ＣＬ-２_Ｆｌａｇのハイ-ロウ遷移に応答してパルス形態のワードラッチ信号ＷＯＲＤ_ＬＣＨを発生する。図６に示すように、ワードラッチ信号ＷＯＲＤ_ＬＣＨはクロック信号ＰＣＬＫ１１のハイ-ロウ遷移時点で活性化され、クロック信号ＰＣＬＫ１２のロウ-ハイ遷移時点で非活性化される。ワードラッチ信号ＷＯＲＤ_ＬＣＨが活性化されるとき、選択信号発生部１９０は論理“ハイ”レベルの信号ＰＣＡ_ＷＯＲＤをラッチし、論理“ハイ”レベルの信号ＷＯＲＤＦとラッチされた論理“ハイ”レベルの信号ＰＣＡ_ＷＯＲＤに応答して論理“ロウ”レベルの選択信号ｎＣＡ_ＷＯＲＤ及び論理“ハイ”レベルの選択信号ＣＡ_ＷＯＲＤを出力する。これにより、選択回路１５０の伝達ゲート１５６、１５７は活性化され、その伝達ゲート１５５は非活性化される。すなわち、クロック信号ＰＣＬＫ１１のハイ-ロウ遷移時点とクロック信号ＰＣＬＫ１２のロウ-ハイ遷移時点との間で、選択回路１５０のデータ伝送経路が転換される。このとき、以前の読出動作に関連した下位ワードデータＱａ３は、クロック信号ＰＣＬＫ１１の立ち上がりエッジに同期して出力バッファ回路１６０にラッチされるので、下位ワードデータと上位ワードデータの衝突なしに（以前データ出力に影響せず）、選択回路のデータ伝送経路を転換することができる。
【００４４】
上記に説明したようなデータ伝送経路の転換結果として、選択回路１５０は列選択回路１３０から出力されるダブルワードデータのうち上位ワードデータを出力バッファ回路１６０に伝達する。出力バッファ回路１６０はクロック信号ＰＣＬＫ１２が論理“ハイ”レベルとなるとき、選択回路１５０から出力される上位ワードデータをラッチし、このラッチされたデータはクロック信号ＰＣＬＫ１３の立ち上がりエッジに同期して外部に出力される。このような一連の過程を通じてバースト長さによる４つの上位ワードデータＱｂ０、Ｑｂ１、Ｑｂ２、Ｑｂ３がクロック信号に同期して順次に出力される。
【００４５】
【発明の効果】
上述したように、シングルワードモードの読出動作を遂行するとき、上位（または下位）ワードデータを出力し、下位（または上位）ワードデータを連続的に出力するために、ＣＡＳレーテンシに対応するクロックサイクルより２クロックサイクルが速いクロック信号の非活性化区間で活性化されるワードラッチ信号ＷＯＲＤ_ＬＣＨを生成し、この生成されたワードラッチ信号ＷＯＲＤ_ＬＣＨを用いて選択回路１５０のデータ伝送経路を制御することにより、下位（または上位）ワードデータと上位（または下位）ワードデータの衝突なしに（以前データ出力に影響を及ぼすことなく）選択回路１５０のデータ伝送経路を転換することができる効果がある。
【図面の簡単な説明】
【図１】本発明による同期型メモリ装置に含まれる同期型マスクＲＯＭ装置を示すブロック図。
【図２】図１における選択回路の望ましい実施例を示す図。
【図３】図１におけるラッチ信号発生部の望ましい実施例を示す図。
【図４】図１における選択信号発生部の望ましい実施例を示す図。
【図５】図１における出力バッファ回路の望ましい実施例を示す図。
【図６】本発明のシングルワードモードによる連続読出動作を説明するためのタイミング図。
【符号の説明】
１１０    メモリセルアレイ
１２０    行選択回路
１３０    感知増幅回路
１４０    列選択回路
１５０    選択回路
１６０    出力バッファ回路
１７０    レーテンシ信号発生部
１８０    ラッチ信号発生部
１９０    選択信号発生部
２００    ワードコーディング回路
２１０、２２０、２３０    バッファ
【図１】
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【図２】
0003685709.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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