(57)【特許請求の範囲】
【請求項１】
ゲート、ソース及びドレインを有して前記ソースと前記ドレインとの間にチャネル領域が形成されるとともに、電荷蓄積層を有する半導体記憶素子を備えた多値型の半導体記憶装置において、
ｎを自然数として、前記チャネル領域に各々濃度が異なり、順次高い濃度に不純物が導入されてなる２ｎ種の前記半導体記憶素子を備え、
前記各半導体記憶素子には、前記電荷蓄積層に蓄積される電荷量に対応した各々異なるしきい値電圧が設定されており、前記半導体記憶素子の全体で前記各しきい値電圧により区別される（２ｎ×２ｎ）個の異なる記憶状態が構成されることを特徴とする半導体記憶装置。
【請求項２】
前記電荷蓄積層が島状の浮遊ゲートであり、前記浮遊ゲートが前記チャネル領域とトンネル絶縁膜を介して対向するとともに前記ゲートとゲート絶縁膜を介して対向しており、前記ゲートが前記浮遊ゲートに蓄積される電荷量を調節する制御ゲートとして機能することを特徴とする請求項１に記載の半導体記憶装置。
【請求項３】
前記電荷蓄積層が窒化膜であり、前記窒化膜が前記チャネル領域と絶縁膜を介して対向しており、前記窒化膜と前記絶縁膜との界面に電荷が蓄積されることを特徴とする請求項１に記載の半導体記憶装置。
【請求項４】
ゲート、ソース及びドレインを有して前記ソースと前記ドレインとの間にチャネル領域が形成されるとともに、電荷蓄積層を有し、ｎを自然数として、前記チャネル領域に各々濃度が異なり、順次高い濃度に不純物が導入されてなる２ｎ種の前記半導体記憶素子を備えた多値型の半導体記憶装置の書き込み方法であって、
前記各半導体記憶素子に対して、前記ゲート、ソース線及びビット線に所定電圧を印加し、前記所定電圧に対応した各々異なる２ｎ段階のしきい値電圧を設定し、前記半導体記憶素子の全体で２ｎ段階のしきい値電圧を設定することにより、（２ｎ×２ｎ）個の異なる記憶状態を構成することを特徴とする半導体記憶装置の書き込み方法。
【請求項５】
前記電荷蓄積層が島状の浮遊ゲートであり、前記浮遊ゲートが前記チャネル領域とトンネル絶縁膜を介して対向するとともに前記ゲートとゲート絶縁膜を介して対向しており、前記ゲートが前記浮遊ゲートに蓄積される電荷量を調節する制御ゲートとして機能することを特徴とする請求項４に記載の半導体記憶装置の書き込み方法。
【請求項６】
前記電荷蓄積層が窒化膜であり、前記窒化膜が前記チャネル領域と絶縁膜を介して対向しており、前記窒化膜と前記絶縁膜との界面に電荷が蓄積されることを特徴とする請求項４に記載の半導体記憶装置の書き込み方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、２ビット以上のデータが記憶可能である多値記憶型の半導体記憶装置及び製造方法並びに書き込み方法に関する。
【０００２】
【従来の技術】
各種携帯用電子機器や家電製品の多機能化に伴い、１チップマイコンに代表されるロジックＬＳＩに、電源との接続を断っても記憶データが保持されるＥＥＰＲＯＭ等の不揮発性半導体メモリを集積する技術の重要度が増している。このロジックＬＳＩには、製造時にデータの記憶がなされ、記憶データが固定されてなるマスクＲＯＭが不揮発性半導体メモリとともに内蔵される場合も多い。
【０００３】
一方、半導体記憶素子の更なる高集積化の要請に応えるため、１つのメモリセルに“０”と“１”の２種類の記憶状態しか与えておらず、従って、１つのメモリセルの記憶容量が１ビット（＝２値）である従来の２値型の半導体記憶素子に代わって、１つのメモリセルの記憶容量が２ビット以上の多値型の半導体記憶素子が提案されている。
【０００４】
具体的には、例えばマスクＲＯＭとしては、特開平６−１６３８５５号公報に開示されているように、ＭＯＳトランジスタのチャネル領域領域に異なる濃度及び深さとなるように不純物をイオン注入して、しきい値電圧を変えて多値化を実現させるマスクＲＯＭが案出されている。
【０００５】
ところで、チャネル領域に不純物を導入する技術は、例えば特開平５−２１８３５５号公報に開示されており、ここでは窒素を導入することによりトランジスタの駆動能力の向上が図られる。
【０００６】
【発明が解決しようとする課題】
しかしながら、上述のように不揮発性半導体メモリとマスクＲＯＭとを同一のチップ内に集積する場合、必然的にチップサイズの増大化を招き、特に大容量のデータを格納する必要のある場合には深刻な問題となる。これは、上述の特開平６−１６３８５５号公報の技術のように、マスクＲＯＭの多値化のみでは対処が困難な問題である。
【０００７】
そこで、本発明の目的は、同一のメモリセルに、不揮発性半導体メモリとしてのデータとマスクＲＯＭとしてのデータを同時に記憶することを可能とし、チップサイズが縮小化されて更なる高集積化を実現する半導体記憶装置及び製造方法並びに書き込み方法を提供することである。
【０００８】
【課題を解決するための手段】
本発明の半導体記憶装置は、ゲート、ソース及びドレインを有して前記ソースと前記ドレインとの間にチャネル領域が形成されるとともに、電荷蓄積層を有する半導体記憶素子を備えた半導体記憶装置であって、前記チャネル領域に各々濃度の異なる不純物が導入されてなる少なくとも２種の前記半導体記憶素子を備えている。
【０００９】
本発明の半導体記憶装置の一態様例においては、前記電荷蓄積層が島状の浮遊ゲートであり、前記浮遊ゲートが前記チャネル領域とトンネル絶縁膜を介して対向するとともに前記ゲートとゲート絶縁膜を介して対向しており、前記ゲートが前記浮遊ゲートに蓄積される電荷量を調節する制御ゲートとして機能する。
【００１０】
本発明の半導体記憶装置の一態様例においては、前記電荷蓄積層が窒化膜であり、前記窒化膜が前記チャネル領域と絶縁膜を介して対向しており、前記窒化膜と前記絶縁膜との界面に電荷が蓄積される。
【００１１】
本発明の半導体記憶装置は、ゲート、ソース及びドレインを有して前記ソースと前記ドレインとの間にチャネル領域が形成されるとともに、電荷蓄積層を有する半導体記憶素子を備えた多値型の半導体記憶装置において、ｎを自然数として、前記チャネル領域に各々濃度が異なり、順次高い濃度に不純物が導入されてなる２ｎ種の前記半導体記憶素子を備え、前記各半導体記憶素子には、前記電荷蓄積層に蓄積される電荷量に対応した各々異なるしきい値電圧が設定されており、前記半導体記憶素子の全体で前記各しきい値電圧により区別される（２ｎ×２ｎ）個の異なる記憶状態が構成される。
【００１２】
本発明の半導体記憶装置の一態様例においては、前記電荷蓄積層が島状の浮遊ゲートであり、前記浮遊ゲートが前記チャネル領域とトンネル絶縁膜を介して対向するとともに前記ゲートとゲート絶縁膜を介して対向しており、前記ゲートが前記浮遊ゲートに蓄積される電荷量を調節する制御ゲートとして機能する。
【００１３】
本発明の半導体記憶装置の一態様例においては、前記電荷蓄積層が窒化膜であり、前記窒化膜が前記チャネル領域と絶縁膜を介して対向しており、前記窒化膜と前記絶縁膜との界面に電荷が蓄積される。
【００１４】
本発明の半導体記憶装置の書き込み方法は、ゲート、ソース及びドレインを有して前記ソースと前記ドレインとの間にチャネル領域が形成されるとともに、電荷蓄積層を有し、前記チャネル領域に各々濃度の異なる不純物が導入されてなる少なくとも２つの前記半導体記憶素子を備えた半導体記憶装置の書き込み方法であって、前記各半導体記憶素子に対して、前記ゲートに異なる所定電圧を印加し、前記所定電圧に対応した各々異なるしきい値電圧を設定する。
【００１５】
本発明の半導体記憶装置の書き込み方法は、ゲート、ソース及びドレインを有して前記ソースと前記ドレインとの間にチャネル領域が形成されるとともに、電荷蓄積層を有し、ｎを自然数として、前記チャネル領域に各々濃度が異なり、順次高い濃度に不純物が導入されてなる２ｎ種の前記半導体記憶素子を備えた多値型の半導体記憶装置の書き込み方法であって、前記各半導体記憶素子に対して、前記ゲート、ソース線及びビット線に所定電圧を印加し、前記所定電圧に対応した各々異なる２ｎ段階のしきい値電圧を設定し、前記半導体記憶素子の全体で２ｎ段階のしきい値電圧を設定することにより、（２ｎ×２ｎ）個の異なる記憶状態を構成する。
【００１６】
本発明の半導体記憶装置の書き込み方法の一態様例においては、前記電荷蓄積層が島状の浮遊ゲートであり、前記浮遊ゲートが前記チャネル領域とトンネル絶縁膜を介して対向するとともに前記ゲートとゲート絶縁膜を介して対向しており、前記ゲートが前記浮遊ゲートに蓄積される電荷量を調節する制御ゲートとして機能する。
【００１７】
本発明の半導体記憶装置の書き込み方法の一態様例においては、前記電荷蓄積層が窒化膜であり、前記窒化膜が前記チャネル領域と絶縁膜を介して対向しており、前記窒化膜と前記絶縁膜との界面に電荷が蓄積される。
【００１８】
本発明の半導体記憶装置の製造方法は、ゲート、ソース及びドレインを有して前記ソースと前記ドレインとの間にチャネル領域が形成されるとともに、電荷蓄積層を有する少なくとも２種の半導体記憶素子を備えた半導体記憶装置の製造方法であって、半導体基板上に前記半導体記憶素子の種別に対応するように互いに電気的に分離されてなる各素子領域を画定する工程と、前記各素子領域に前記半導体記憶素子の種別に対応するように種別毎に異なる濃度に不純物を導入する工程と、前記各素子領域にそれぞれ前記半導体記憶素子を形成する工程とを有する。
【００１９】
本発明の半導体記憶装置の製造方法の一態様例においては、ｎを自然数として、２ｎ種の前記素子領域を画定し、各々の前記素子領域に対応した２ｎ種の半導体記憶素子を形成する。
【００２０】
【作用】
本発明の半導体記憶装置は、チャネル領域に各々異なる濃度に不純物が導入されてなる複数の半導体記憶素子が配設されて構成されている。ここで、各半導体記憶素子は、その電荷蓄積層に蓄積される電荷量に対応してしきい値電圧が規定されて複数の記憶状態が可能とされている。それとともに、各々の半導体記憶素子は、そのチャネル領域の不純物濃度が異なるため、それに対応して更に異なるしきい値電圧が規定されている。即ち、この半導体記憶装置においては、各半導体記憶素子が電荷蓄積状態に対応した複数の記憶状態を有するとともに、各々の半導体記憶素子がチャネル領域の異なる不純物濃度による当該半導体記憶素子の個数に対応した記憶状態を有している。従って、例えば、ｎを自然数として、２ｎ個の半導体記憶素子がそれぞれ電荷蓄積状態に対応した２ｎ個の記憶状態を有していれば、全体で（２ｎ×２ｎ）個の異なる記憶状態が構成されることになり、小さなサイズのチップに極めて高い集積度をもつ半導体記憶装置が実現される。
【００２１】
【発明の実施の形態】
以下、本発明のいくつかの好適な実施形態について図面を参照しながら詳細に説明する。
【００２２】
（第１の実施形態）
初めに、第１の実施形態について説明する。ここでは、１つのメモリセルに不揮発性半導体記憶メモリであるフラッシュメモリとマスクＲＯＭとが一体化された半導体記憶装置において、２ビット（４値）の記憶を可能とする半導体記憶装置について例示する。図１は、第１の実施形態の半導体記憶装置の主要構成を示す概略断面図であり、図２は、この半導体記憶装置の記憶状態を示す模式図、図３は、この半導体記憶装置のしきい値電圧の様子を示す特性図である。また、図４は、この半導体記憶装置の製造方法を工程順に示す概略断面図である。
【００２３】
この第１の実施形態の半導体記憶装置は、その各メモリセルが、２種の半導体記憶素子１，２のいずれか一方を有して構成されている。
【００２４】
半導体記憶素子１は、通常のフラッシュメモリであり、ｐ型のシリコン半導体基板１１上において、フィールド酸化膜等の素子分離構造により画定された素子活性領域２１に形成されたトンネル酸化膜１２と、このトンネル酸化膜１２上にパターン形成された島状の浮遊ゲート１３と、浮遊ゲート１３上に形成された誘電体膜１４と、浮遊ゲート１３と誘電体膜１４を介して対向するようにパターン形成された制御ゲート１５と、制御ゲート１５上に形成されたキャップ絶縁膜１９と、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜１４、制御ゲート１５及びキャップ絶縁膜１９の側面を覆うサイドウォール２０とを有している。更に、この半導体記憶素子１は、制御ゲート１５の両側のシリコン半導体基板１１の表面領域にｎ型の不純物が導入されて形成された高濃度の一対の不純物拡散層であるソース１６及びドレイン１７とを有し、ソース１６と接続されるソース線３及びドレイン１７と接続されるビット線４を備えて構成されている。
【００２５】
半導体記憶素子２は、半導体記憶素子１と同様の構成に加えて、ソース１６−ドレイン１７間のシリコン半導体基板１１の領域、即ちチャネル領域にｐ型不純物がシリコン半導体基板１１の不純物濃度に比して高濃度、ここでは１×１０16〜１０18（１／ｃｍ3 ）程度の濃度に導入されてなる拡散層１８を有している。
【００２６】
ここで、半導体記憶素子１のチャネル領域にも、しきい値電圧を制御（ＶT コントロール）するためにｐ型不純物が導入されてなる拡散層を形成してもよい。この場合、半導体記憶素子１のチャネル領域に導入する不純物は１×１０15〜１０17（１／ｃｍ3 ）程度の濃度とすることが必要である。即ち、半導体記憶素子１，２のしきい値電圧を明確に区別することを考慮して、半導体記憶素子１のチャネル領域の不純物濃度は、半導体記憶素子２のそれに比して１桁以上低いオーダーの濃度とすることが好適である。
【００２７】
第１の実施形態の半導体記憶装置においては、以下に示す４つのメモリセル形態が形成される。即ち、
（１）チャネル領域に不純物が導入されたメモリセル（即ち、半導体記憶素子２）：Ｍ１
（２）チャネル領域に不純物が導入されていないメモリセル（即ち、半導体記憶素子１）：Ｍ０
（３）後述する電気的な書き込み動作により、しきい値電圧（ＶT ）の値が正方向にシフトしたメモリセル：Ｆ１
（４）しきい値電圧（ＶT ）の値が正方向にシフトしていないメモリセル：Ｆ０
の４形態である。
【００２８】
ここで、Ｍ１は、メモリセルのマスクＲＯＭとしてのデータが”１”である場合を、Ｍ０は、メモリセルのマスクＲＯＭとしてのデータが”０”である場合をそれぞれ表す。また、Ｆ１は、フラッシュメモリとしてのデータが”１”である場合を、Ｆ０は、フラッシュメモリとしてのデータが”０”である場合をそれぞれ表す。これらのメモリセル形態のうち、「Ｍ１或いはＭ０」と「Ｆ１或いはＦ０」は相互に組み合わせることが可能であり、図２に示すように４つの記憶形態が実現される。
【００２９】
図２において、浮遊ゲート１３に電荷が注入されていない状態（＝Ｆ０）の半導体記憶素子１（＝Ｍ０）がデータ”００”を示し、浮遊ゲート１３に電荷が注入されている状態（＝Ｆ１）の半導体記憶素子１（＝Ｍ０）がデータ”１０”を示す。また、浮遊ゲート１３に電荷が注入されていない状態（＝Ｆ０）の半導体記憶素子２（＝Ｍ１）がデータ”０１”を示し、浮遊ゲート１３に電荷が注入されている状態（＝Ｆ１）の半導体記憶素子２（＝Ｍ１）がデータ”１１”を示す。即ち、この半導体記憶装置は、各メモリセルを用いて、”００”、”０１”、”１０”、”１１”の２ビット（４値）のデータを記憶することができる。
【００３０】
以下、この半導体記憶装置へのデータの書き込み方法について説明する。
【００３１】
先ず、データ”１１”を書き込む場合、半導体記憶素子２（＝Ｍ１）のビット線４に６Ｖ程度、ソース線３及びシリコン半導体基板１１を接地電位、制御ゲート１５に１２Ｖ程度を印加する。このとき、ドレイン１７の近傍で熱的に励起された電子（ホットエレクトロン）がトンネル酸化膜１２を通して浮遊ゲート１３に注入され（＝Ｆ１）、しきい値電圧（ＶT ）が正方向へシフトする。この記憶状態を”１１”とする。
【００３２】
次に、データ”１０”を書き込む場合、半導体記憶素子１（＝Ｍ０）のビット線４に６Ｖ程度、ソース線３及びシリコン半導体基板１１を接地電位、制御ゲート１５に１２Ｖ程度を印加する。このとき、ドレイン１７の近傍で熱的に励起された電子（ホットエレクトロン）がトンネル酸化膜１２を通して浮遊ゲート１３に注入され（＝Ｆ１）、しきい値電圧（ＶT ）が正方向へシフトする。この記憶状態を”１０”とする。
【００３３】
次に、データ”０１”を書き込む場合、半導体記憶素子２（＝Ｍ１）のソース線３に８Ｖ程度、制御ゲート１５に−８Ｖ程度、シリコン半導体基板を接地電位、ビット線４を開放状態とする。このとき、浮遊ゲート１３中に蓄積された電子がトンネル酸化膜１２を通してソース１６へ引き抜かれ、しきい値電圧（ＶT ）が低下する。この記憶状態を”０１”とする。
【００３４】
次に、データ”００”を書き込む場合、半導体記憶素子１（＝Ｍ０）のソース線３に８Ｖ程度、制御ゲート１５に−８Ｖ程度、シリコン半導体基板１１を接地電位、ビット線４を開放状態とする。このとき、浮遊ゲート１３中に蓄積された電子がトンネル酸化膜２を通してソース１６へ引き抜かれ、しきい値電圧（ＶT ）が低下する。この記憶状態を”００”とする。
【００３５】
以下、この半導体記憶装置におけるデータの読み出し方法について説明する。
【００３６】
ここで、第１の実施形態の半導体記憶装置においては、図３に示すように、しきい値電圧（ＶT ）が４つのピーク（４値）をもった分布を示す。図３中で、”Ｍ０”と表示された範囲にしきい値電圧ＶT が検出された場合にはマスクＲＯＭとしての記憶状態が”０”であり、”Ｍ１”と表示された範囲にしきい値電圧ＶT が検出された場合にはマスクＲＯＭとしての記憶状態が”１”である。また、”Ｆ０”と表示された範囲にしきい値電圧ＶT が検出された場合にはフラッシュメモリとしての記憶状態が”０”であり、”Ｆ１”と表示された範囲にしきい値電圧ＶT が検出された場合にはフラッシュメモリとしての記憶状態が”１”である。
【００３７】
従って、先ず、フラッシュメモリとしての状態が”Ｆ０”と”Ｆ１”との何れであるかを判定する。即ち、制御ゲート１５に中央値である電圧Ｖ２を印加し、ドレイン電流を所定のセンスアンプで検出し、しきい値電圧ＶT と電圧Ｖ２との大小関係を判定する。このとき、しきい値電圧ＶT が電圧Ｖ２より大きい場合には”Ｆ１”であると判定され、しきい値電圧ＶT が電圧Ｖ２より小さい場合には”Ｆ０”であると判定される。
【００３８】
続いて、しきい値電圧ＶT が電圧Ｖ２より大きい場合には、同様の読み出し動作を電圧Ｖ３で行い、しきい値電圧ＶT が電圧Ｖ２より小さい場合には、同様の読み出し動作を電圧Ｖ１で行う。この読み出し動作で電圧Ｖ１或いは電圧Ｖ３よりしきい値電圧ＶT が大きい場合には、マスクＲＯＭとしての状態が”Ｍ１”であり、電圧Ｖ１或いは電圧Ｖ３よりしきい値電圧ＶT が小さい場合には、マスクＲＯＭとしての状態が”Ｍ０”であると判定される。
【００３９】
即ち、この半導体記憶装置のデータは２回の読み出し動作により判定されることになる。具体的には、しきい値電圧ＶT が電圧Ｖ２より小さく且つ電圧Ｖ１より小さければ書き込まれたデータは”００”であり、しきい値電圧ＶT が電圧Ｖ２より小さく且つ電圧Ｖ１より大きければ書き込まれたデータは”０１”、しきい値電圧ＶT が電圧Ｖ２より大きく且つ電圧Ｖ３より小さければ書き込まれたデータは”１０”であり、しきい値電圧ＶT が電圧Ｖ２より大きく且つ電圧Ｖ１より大きければ書き込まれたデータは”１１”であると判定される。
【００４０】
以下、第１の実施形態の半導体記憶装置の製造方法について説明する。ここでは、半導体記憶装置の構成要素である２種の半導体記憶素子１，２を同時形成する場合について例示する。
【００４１】
先ず、図４（ａ）に示すように、ｐ型のシリコン半導体基板１１を用意し、このシリコン半導体基板１１上にフィールド酸化膜等の図示しない素子分離構造を形成して素子形成領域２１，２２を画定する。
【００４２】
次に、図４（ｂ）に示すように、シリコン半導体基板１１の全面にフォトレジスト３１を塗布し、フォトリソグラフィーによりこのフォトレジスト３１を素子形成領域２１のみを覆う形状にパターニングする。
【００４３】
続いて、フォトレジスト３１をマスクとして、素子形成領域２２の表面領域のみにｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが１０（ｋｅＶ）〜３０（ｋｅＶ）、ドーズ量が１×１０12（１／ｃｍ2 ）程度の条件でイオン注入する。
【００４４】
ここで、半導体記憶素子１のチャネル領域にも、しきい値電圧を制御（ＶT コントロール）するためにｐ型不純物を導入してもよい。この場合、半導体記憶素子１のチャネル領域に形成される拡散層の不純物濃度は１×１０15〜１０17（１／ｃｍ3 ）程度とすればよい。
【００４５】
次に、図４（ｃ）に示すように、素子形成領域２１，２２に、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜１４、制御ゲート１５及びキャップ絶縁膜１９をそれぞれパターン形成する。
【００４６】
具体的には、先ず、７００℃〜１１００℃の酸素又は水蒸気雰囲気中で素子形成領域２１，２２の表面を熱処理することにより、後にトンネル酸化膜１２となる膜厚６０Å〜１５０Å程度のシリコン酸化膜を形成する。
【００４７】
続いて、後に浮遊ゲート１３となる多結晶シリコン膜を減圧ＣＶＤ法により膜厚１０００Å〜３０００Å程度に全面に堆積形成する。この場合、多結晶シリコン膜をノンドープのものとし、堆積形成した後にリン（Ｐ）や砒素（Ａｓ）をイオン注入するか、或いは堆積形成時に例えばＰＨ3 ガスを流してリン添加する。
【００４８】
続いて、減圧ＣＶＤ法により多結晶シリコン膜上にシリコン酸化膜、シリコン窒化膜及びシリコン酸化膜を順次堆積して、後に誘電体膜１４となる３層構造のＯＮＯ膜を形成する。ここで、ＯＮＯ膜のうち最下層のシリコン酸化膜は熱酸化法でも形成可能である。
【００４９】
続いて、後に制御ゲート１５となる多結晶シリコン膜を減圧ＣＶＤ法により膜厚１０００Å〜３０００Å程度に全面に堆積形成する。この場合、多結晶シリコン膜をノンドープのものとし、堆積形成した後にリン（Ｐ）や砒素（Ａｓ）をイオン注入するか、或いは堆積形成時に例えばＰＨ3 ガスを流してリン添加する。
【００５０】
続いて、減圧ＣＶＤ法により多結晶シリコン膜上にキャップ絶縁膜１９となるシリコン酸化膜を堆積形成する。
【００５１】
続いて、フォトリソグラフィー及びそれに続くドライエッチングにより、シリコン半導体基板１１上のシリコン酸化膜、多結晶シリコン膜、ＯＮＯ膜、多結晶シリコン膜及びシリコン酸化膜を一括してパターニングし、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜４、制御ゲート１５及びキャップ絶縁膜１９を素子形成領域２１，２２にそれぞれ同時形成する。
【００５２】
そして、全面にシリコン酸化膜を堆積し、このシリコン酸化膜の全面を異方性エッチングすることにより、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜４、制御ゲート１５及びキャップ絶縁膜１９の側面のみにシリコン酸化膜を残してサイドウォール２０を形成する。
【００５３】
次に、図４（ｄ）に示すように、キャップ絶縁膜１９及びサイドウォール２０をマスクとして、キャップ絶縁膜１９の両側のシリコン半導体基板１１の表面領域にリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物を１×１０14（１／ｃｍ2 ）程度のドーズ量でイオン注入して、シリコン半導体基板１１に７００℃〜１０００℃で熱処理を施すことにより、一対の不純物拡散層であるソース１６及びドレイン１７を素子形成領域２１，２２にそれぞれ同時形成するとともに、不純物濃度が１×１０16〜１０18（１／ｃｍ3 ）程度とされた拡散層１８を素子形成領域２２のチャネル領域に形成する。
【００５４】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、第１の実施形態の半導体記憶装置を完成させる。
【００５５】
第１の実施形態の半導体記憶装置は、チャネル領域に不純物が導入されていない半導体記憶素子１（或いは、半導体記憶素子２に比して１桁以下の不純物の濃度差がある半導体記憶素子１）と、チャネル領域にｐ型不純物が導入されてなる半導体記憶素子２とからなる２種の半導体記憶素子が配設されて構成されている。ここで、半導体記憶素子１，２は、その浮遊ゲート１３に蓄積される電荷量に対応してしきい値電圧が規定されて２つの記憶状態が可能とされている。それとともに、各々の半導体記憶素子１，２は、そのチャネル領域の不純物濃度が異なるため、それに対応して更に異なるしきい値電圧が規定されている。即ち、この半導体記憶装置においては、各半導体記憶素子１，２が電荷蓄積状態に対応した２つの記憶状態を有するとともに、各々の半導体記憶素子１、２がチャネル領域の異なる不純物濃度に対応した２つの記憶状態を有している。従って、この半導体記憶装置においては、全体で（２×２）個、即ち、”００”、”０１”、”１０”、”１１”の４値の異なる記憶状態が構成されることになり、小さなサイズのチップに極めて高い集積度をもつ半導体記憶装置が実現される。
【００５６】
このように、第１の実施形態の半導体記憶装置によれば、同一のメモリセルに、フラッシュメモリとしてのデータとマスクＲＯＭとしてのデータを同時に記憶することが可能となり、チップサイズが縮小化されて更なる高集積化が実現される。
【００５７】
（変形例）
続いて、第１の実施形態の半導体記憶装置の変形例について説明する。この変形例の半導体記憶装置は、第１の実施形態のそれとほぼ同様の構成を有するが、フラッシュメモリの代わりにＭＮＯＳトランジスタを備え、ＭＮＯＳトランジスタとマスクＲＯＭとを兼ねた構成を有している点で相違する。図５は、この変形例の半導体記憶装置の構成要素である２種の半導体記憶素子４１，４２を示す概略断面図である。なお、第１の実施形態の半導体記憶装置に対応する構成部材等については同符号を記して説明を省略する。
【００５８】
この変形例の半導体記憶装置は、その各メモリセルが、２種の半導体記憶素子４１，４２のいずれか一方を有して構成されている。
【００５９】
半導体記憶素子４１は、通常のＭＮＯＳトランジスタであり、ｐ型のシリコン半導体基板１１上において、フィールド酸化膜等の素子分離構造により画定された素子活性領域５１に形成されたシリコン酸化膜４３と、このシリコン酸化膜４３上に形成されたシリコン窒化膜４４と、シリコン窒化膜４４上に形成され、シリコン酸化膜４３及びシリコン窒化膜４４を介して対向するようにパターン形成されたゲート４５と、ゲート４５上に形成されたキャップ絶縁膜４９と、シリコン酸化膜４３、シリコン窒化膜４４、ゲート４５及びキャップ絶縁膜４９の側面を覆うサイドウォール５０とを有している。更に、この半導体記憶素子４１は、ゲート４５の両側のシリコン半導体基板１の表面領域にｎ型の不純物が導入されて形成された高濃度の一対の不純物拡散層であるソース４６及びドレイン４７とを有し、ソース４６と接続されたソース線３及びドレイン４７と接続されたビット線４を備えてて構成されている。
【００６０】
半導体記憶素子４２は、半導体記憶素子４１と同様の構成に加えて、素子形成領域５２において、ソース１６−ドレイン１７間のシリコン半導体基板１１の領域、即ちチャネル領域にｐ型不純物がシリコン半導体基板１１の不純物濃度に比して高濃度、ここでは１×１０16〜１０18（１／ｃｍ3 ）程度の濃度に導入されてなる拡散層４８を有している。
【００６１】
ここで、半導体記憶素子４１のチャネル領域にも、しきい値電圧を制御（ＶT コントロール）するためにｐ型不純物が導入されてなる拡散層を形成してもよい。この場合、半導体記憶素子４１のチャネル領域に導入する不純物は１×１０15〜１０17（１／ｃｍ3 ）程度の濃度とすることが必要である。即ち、半導体記憶素子４１，４２のしきい値電圧を明確に区別することを考慮して、半導体記憶素子４１のチャネル領域の不純物濃度は、半導体記憶素子４２のそれに比して１桁以上低いオーダーの濃度とすることが好適である。
【００６２】
この変形例においては、シリコン窒化膜４４に電荷が捕獲されていない状態の半導体記憶素子４１がデータ”００”を示し、シリコン窒化膜４４に電荷が捕獲されている状態の半導体記憶素子４１がデータ”１０”を示す。また、シリコン窒化膜４４に電荷が捕獲されていない状態の半導体記憶素子４２がデータ”０１”を示し、シリコン窒化膜４４に電荷が捕獲されている状態の半導体記憶素子４２がデータ”１１”を示す。即ち、この半導体記憶装置は、第１の実施形態の場合と同様に、各メモリセルを用いて、”００”、”０１”、”１０”、”１１”の２ビット（４値）のデータを記憶することができる。
【００６３】
第１の実施形態の変形例の半導体記憶装置は、チャネル領域に不純物が導入されていない半導体記憶素子４１（或いは、半導体記憶素子４２に比して１桁以下の不純物の濃度差がある半導体記憶素子４１）と、チャネル領域にｐ型不純物が導入されてなる半導体記憶素子４２とからなる２種の半導体記憶素子が配設されて構成されている。ここで、半導体記憶素子４１，４２は、そのシリコン窒化膜４４に捕獲される電荷量に対応してしきい値電圧が規定されて２つの記憶状態が可能とされている。それとともに、各々の半導体記憶素子４１，４２は、そのチャネル領域の不純物濃度が異なるため、それに対応して更に異なるしきい値電圧が規定されている。即ち、この半導体記憶装置においては、各半導体記憶素子４１，４２が電荷捕獲状態に対応した２つの記憶状態を有するとともに、各々の半導体記憶素子４１、４２がチャネル領域の異なる不純物濃度に対応した２つ記憶状態を有している。従って、この半導体記憶装置においては、全体で（２×２）個、即ち、”００”、”０１”、”１０”、”１１”の４値の異なる記憶状態が構成されることになり、小さなサイズのチップに極めて高い集積度をもつ半導体記憶装置が実現される。
【００６４】
このように、第１の実施形態の変形例の半導体記憶装置によれば、同一のメモリセルに、ＭＮＯＳトランジスタとしてのデータとマスクＲＯＭとしてのデータを同時に記憶することが可能となり、チップサイズが縮小化されて更なる高集積化が実現される。
【００６５】
（第２の実施形態）
続いて、本発明の第２の実施形態について説明する。この第２の実施形態の半導体記憶装置は、ここでは、１つのメモリセルに不揮発性半導体記憶メモリであるフラッシュメモリとマスクＲＯＭとが一体化された半導体記憶装置において、４ビット（１６値）の記憶を可能とする半導体記憶装置について例示する。図６は、第２の実施形態の半導体記憶装置の主要構成を示す概略断面図であり、図７は、この半導体記憶装置の記憶状態を示す模式図、図８は、この半導体記憶装置のしきい値電圧の様子を示す特性図である。また、図９及び図１０は、この半導体記憶装置の製造方法を工程順に示す概略断面図である。なお、第１の実施形態の半導体記憶装置に対応する部材等については同符号を記して説明を省略する。
【００６６】
この第２の実施形態の半導体記憶装置は、その各メモリセルが、４種の半導体記憶素子６１〜６４のいずれか一種を有して構成されている。
【００６７】
半導体記憶素子６１は、通常のフラッシュメモリであり、ｐ型のシリコン半導体基板１１上において、フィールド酸化膜等の素子分離構造により画定された素子活性領域９１に形成されたトンネル酸化膜１２と、このトンネル酸化膜１２上にパターン形成された島状の浮遊ゲート１３と、浮遊ゲート１３上に形成された誘電体膜１４と、浮遊ゲート１３と誘電体膜１４を介して対向するようにパターン形成された制御ゲート１５と、制御ゲート１５上に形成されたキャップ絶縁膜１９と、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜１４、制御ゲート１５及びキャップ絶縁膜１９の側面を覆うサイドウォール２０を有している。更に、この半導体記憶素子６１は、浮遊ゲート１３の両側のシリコン半導体基板１１の表面領域にｎ型の不純物が導入されて形成された高濃度の一対の不純物拡散層であるソース１６及びドレイン１７とを有し、ソース１６と接続されたソース線及びドレイン１７と接続されたビット線４を備えて構成されている。
【００６８】
半導体記憶素子６２は、半導体記憶素子６１と同様の構成に加えて、ソース１６−ドレイン１７間のシリコン半導体基板１１の領域、即ちチャネル領域にｐ型不純物がシリコン半導体基板１１の不純物濃度に比して高濃度、ここでは２×１０15〜２×１０17（１／ｃｍ3 ）程度の濃度に導入されてなる拡散層７１を有している。
【００６９】
半導体記憶素子６３は、半導体記憶素子６１と同様の構成に加えて、ソース１６−ドレイン１７間のシリコン半導体基板１１の領域、即ちチャネル領域にｐ型不純物が拡散層７１よりは高濃度に、ここでは５×１０15〜５×１０17（１／ｃｍ3 ）程度の濃度に導入されてなる拡散層７２を有している。
【００７０】
半導体記憶素子６４は、半導体記憶素子６１と同様の構成に加えて、ソース１６−ドレイン１７間のシリコン半導体基板１１の領域、即ちチャネル領域にｐ型不純物が拡散層７２よりは高濃度に、ここでは１×１０16〜１×１０18（１／ｃｍ3 ）程度の濃度に導入されてなる拡散層７３を有している。
【００７１】
ここで、半導体記憶素子１のチャネル領域にも、しきい値電圧を制御（ＶT コントロール）するためにｐ型不純物が導入されてなる拡散層を形成してもよい。この場合、半導体記憶素子１のチャネル領域に導入する不純物は２×１０16〜２×１０18（１／ｃｍ3 ）程度の濃度とすることが必要である。即ち、半導体記憶素子６１〜６４のしきい値電圧を明確に区別することを考慮して、半導体記憶素子６１のチャネル領域の不純物濃度は、半導体記憶素子６２のそれに比して１桁以上低いオーダーの濃度とすることが好適である。
【００７２】
第２の実施形態の半導体記憶装置においては、以下に示す８個のメモリセル形態が形成される。即ち、
（１）チャネル領域に不純物が導入されていないメモリセル（即ち、半導体記憶素子６１）：Ｍ００
（２）チャネル領域に不純物が導入されたメモリセル（即ち、半導体記憶素子６２）：Ｍ０１
（３）チャネル領域に（２）の場合よりは高濃度に不純物が導入されたメモリセル（即ち、半導体記憶素子６３）：Ｍ１０
（４）チャネル領域に（３）の場合よりは高濃度に不純物が導入されたメモリセル（即ち、半導体記憶素子６４）：Ｍ１１
（５）しきい値電圧（ＶT ）の値が正方向にシフトしていないメモリセル：Ｆ００
（６）しきい値電圧（ＶT ）の値が所定量だけ正方向にシフトしているメモリセル：Ｆ０１
（７）しきい値電圧（ＶT ）の値が（６）の場合よりは大きい所定量だけ正方向にシフトしているメモリセル：Ｆ０１
（８）しきい値電圧（ＶT ）の値が（７）の場合よりは大きい所定量だけ正方向にシフトしているメモリセル：Ｆ１１
の４形態である。
【００７３】
ここで、Ｍ００は、メモリセルのマスクＲＯＭとしてのデータが”００”である場合を示し、Ｍ０１は、メモリセルのマスクＲＯＭとしてのデータが”０１”である場合を、Ｍ１０は、メモリセルのマスクＲＯＭとしてのデータが”１０”である場合を、Ｍ１１は、メモリセルのマスクＲＯＭとしてのデータが”１１”である場合をそれぞれ表す。また、Ｆ００は、フラッシュメモリとしてのデータが”００”である場合を示し、Ｆ０１は、フラッシュメモリとしてのデータが”０１”である場合を、Ｆ１０は、フラッシュメモリとしてのデータが”１０”である場合を、Ｆ１１は、フラッシュメモリとしてのデータが”１１”である場合をそれぞれ表す。これらのメモリセル形態のうち、「Ｍ００、Ｍ０１、Ｍ１０、或いはＭ１」と「Ｆ００、Ｆ０１、Ｆ１０、或いはＦ１１」は相互に組み合わせることが可能であり、図７に示すように１６個の記憶形態が実現される。
【００７４】
図７において、浮遊ゲート１３に電荷が注入されていない状態（＝Ｆ００）の半導体記憶素子６１（＝Ｍ００）がデータ”００００”を示し、浮遊ゲート１３に電荷が注入されていない状態（＝Ｆ００）の半導体記憶素子６２（＝Ｍ０１）がデータ”０００１”を、浮遊ゲート１３に電荷が注入されていない状態（＝Ｆ００）の半導体記憶素子６３（＝Ｍ１０）がデータ”００１０”を、浮遊ゲート１３に電荷が注入されていない状態（＝Ｆ００）の半導体記憶素子６４（＝Ｍ１１）がデータ”００１１”を示す。
【００７５】
また、浮遊ゲート１３に電荷が低密度に注入されている状態（＝Ｆ０１）の半導体記憶素子６１（＝Ｍ００）がデータ”０１００”を示し、浮遊ゲート１３に電荷が低密度に注入されている状態（＝Ｆ０１）の半導体記憶素子６２（＝Ｍ０１）がデータ”０１０１”を、浮遊ゲート１３に電荷が低密度に注入されている状態（＝Ｆ０１）の半導体記憶素子６３（＝Ｍ１０）がデータ”０１１０”を、浮遊ゲート１３に電荷が低密度に注入されている状態（＝Ｆ０１）の半導体記憶素子６４（＝Ｍ１１）がデータ”０１１１”をそれぞれ示す。
【００７６】
また、浮遊ゲート１３に電荷がＦ０１の状態よりは高密度に注入されている状態（＝Ｆ１０）の半導体記憶素子６１（＝Ｍ００）がデータ”１０００”を示し、浮遊ゲート１３に電荷がＦ０１の状態よりは高密度に注入されている状態（＝Ｆ１０）の半導体記憶素子６２（＝Ｍ０１）がデータ”１００１”を、浮遊ゲート１３に電荷がＦ０１の状態よりは高密度に注入されている状態（＝Ｆ１０）の半導体記憶素子６３（＝Ｍ１０）がデータ”１０１０”を、浮遊ゲート１３に電荷がＦ０１の状態よりは高密度に注入されている状態（＝Ｆ１０）の半導体記憶素子６４（＝Ｍ１１）がデータ”１０１１”をそれぞれ示す。
【００７７】
また、浮遊ゲート１３に電荷がＦ１０の状態よりは高密度に注入されている状態（＝Ｆ１１）の半導体記憶素子６１（＝Ｍ００）がデータ”１１００”を示し、浮遊ゲート１３に電荷がＦ１０の状態よりは高密度に注入されている状態（＝Ｆ１１）の半導体記憶素子６２（＝Ｍ０１）がデータ”１１０１”を、浮遊ゲート１３に電荷がＦ１０の状態よりは高密度に注入されている状態（＝Ｆ１１）の半導体記憶素子６３（＝Ｍ１０）がデータ”１１１０”を、浮遊ゲート１３に電荷がＦ１０の状態よりは高密度に注入されている状態（＝Ｆ１１）の半導体記憶素子６４（＝Ｍ１１）がデータ”１１１１”をそれぞれ示す。
【００７８】
即ち、この半導体記憶装置は、各メモリセルを用いて、”００００”、”０００１”、”００１０”、”００１１”、”０１００”、”０１０１”、”０１１０”、”０１１１”、”１０００”、”１００１”、”１０１０”、”１０１１”、”１１００”、”１１０１”、”１１１０”、”１１１１”の４ビット（１６値）のデータを記憶することができる。
【００７９】
以下、この半導体記憶装置へのデータの書き込み方法について説明する。
【００８０】
先ず、データ”１１００”を書き込む場合、半導体記憶素子６１（＝Ｍ００）のビット線４を接地し、ソース線３を開放状態とし、制御ゲートに１０Ｖ〜１５Ｖ程度を印加する。このとき、ドレイン１７の近傍で熱的に励起された電子（ホットエレクトロン）が浮遊ゲート１３とドレイン１７との電位差に応じてトンネル酸化膜１２を通して浮遊ゲート１３に注入され（＝Ｆ１１）、しきい値電圧（ＶT ）が７Ｖ程度に上昇する。この記憶状態を”１１００”とする。
【００８１】
次に、データ”１０００”を書き込む場合、半導体記憶素子６１（＝Ｍ００）のビット線４に１Ｖ程度を印加し、他の条件は上述の場合と同様にする。このとき、しきい値電圧（ＶT ）が５Ｖ程度となり、この記憶状態を”１０００”とする。
【００８２】
次に、データ”０１００”を書き込む場合、半導体記憶素子６１（＝Ｍ００）のビット線４に２Ｖ程度を印加し、他の条件は上述の場合と同様にする。このとき、しきい値電圧（ＶT ）が３Ｖ程度となり、この記憶状態を”０１００”とする。
【００８３】
次に、データ”００００”を書き込む場合、半導体記憶素子６１（＝Ｍ００）のビット線４に３Ｖ程度を印加し、他の条件は上述の場合と同様にする。このとき、しきい値電圧（ＶT ）が１Ｖ程度となり、これは初期のしきい値電圧（消去レベル）から殆ど変化していない。この記憶状態を”００００”とする。
【００８４】
そして、データ”１１０１”、”１００１”、”０１０１”、”０００１”を書き込む場合には、半導体記憶素子６２（＝Ｍ０１）を用いて上述の各操作を行えばよく、データ”１１１０”、”１０１０”、”０１１０”、”００１０”を書き込む場合には、半導体記憶素子６３（＝Ｍ１０）を用いて上述の各操作を、データ”１１１１”、”１０１１”、”０１１１”、”００１１”を書き込む場合には、半導体記憶素子６４（＝Ｍ１１）を用いて上述の各操作を適宜行えばよい。
【００８５】
以下、この半導体記憶装置におけるデータの読み出し方法について説明する。
【００８６】
ここで、第２の実施形態の半導体記憶装置においては、図８に示すように、しきい値電圧（ＶT ）が１６個のピーク（１６値）をもった分布を示す。図８中で、”Ｍ００”と表示された範囲にしきい値電圧ＶT が検出された場合にはマスクＲＯＭとしての記憶状態が”００”であり、”Ｍ０１”と表示された範囲にしきい値電圧ＶT が検出された場合にはマスクＲＯＭとしての記憶状態が”０１”、”Ｍ１０”と表示された範囲にしきい値電圧ＶT が検出された場合にはマスクＲＯＭとしての記憶状態が”１０”、Ｍ１１”と表示された範囲にしきい値電圧ＶT が検出された場合にはマスクＲＯＭとしての記憶状態が”１１”である。
【００８７】
また、”Ｆ００”と表示された範囲にしきい値電圧ＶT が検出された場合にはフラッシュメモリとしての記憶状態が”００”であり、”Ｆ０１”と表示された範囲にしきい値電圧ＶT が検出された場合にはフラッシュメモリとしての記憶状態が”０１”、”Ｆ１０”と表示された範囲にしきい値電圧ＶT が検出された場合にはフラッシュメモリとしての記憶状態が”１０”、”Ｆ１１”と表示された範囲にしきい値電圧ＶT が検出された場合にはフラッシュメモリとしての記憶状態が”１１”である。
【００８８】
従って、先ず、フラッシュメモリとしての状態が”Ｆ００”或いは”Ｆ０１”と”Ｆ１０”或いは”Ｆ１１”との何れであるかを判定する。即ち、制御ゲート１５に中央値の電圧Ｖ８を印加し、ドレイン電流を所定のセンスアンプで検出し、しきい値電圧ＶT と電圧Ｖ８との大小関係を判定する。このとき、しきい値電圧ＶT が電圧Ｖ８より大きい場合には”Ｆ１０”或いは”Ｆ１１”であると判定され、しきい値電圧ＶT が電圧Ｖ２より小さい場合には”Ｆ００”或いは”Ｆ０１”であると判定される。
【００８９】
続いて、しきい値電圧ＶT が電圧Ｖ８より大きい場合には、同様の読み出し動作を電圧Ｖ１２で行い、しきい値電圧ＶT が電圧Ｖ１２より大きい場合には”Ｆ１１”、電圧Ｖ１２より小さい場合には”Ｆ１０”であると判定される。
【００９０】
ここで、しきい値電圧ＶT が電圧Ｖ１２より大きい場合には、同様の読み出し動作を電圧Ｖ１４で行い、しきい値電圧ＶT が電圧Ｖ１４より大きい場合にはマスクＲＯＭとしての状態が”Ｍ１１”或いは”Ｍ１０”であり、電圧Ｖ１４より小さい場合には”Ｍ０１”或いは”Ｍ００”であると判定される。
【００９１】
続いて、しきい値電圧ＶT が電圧Ｖ１４より大きい場合には、同様の読み出し動作を電圧Ｖ１５で行い、しきい値電圧ＶT が電圧Ｖ１５より大きい場合にはマスクＲＯＭとしての状態が”Ｍ１１”であってデータは”１１１１”と判定され、電圧Ｖ１５より小さい場合には”Ｍ１０”であってデータは”１１１０”と判定される。
【００９２】
一方、しきい値電圧ＶT が電圧Ｖ１４より小さい場合には、同様の読み出し動作を電圧Ｖ１３で行い、しきい値電圧ＶT が電圧Ｖ１３より大きい場合にはマスクＲＯＭとしての状態が”Ｍ０１”であってデータは”１１０１”と判定され、電圧Ｖ１３より小さい場合には”Ｍ００”であってデータは”１１００”と判定される。
【００９３】
また、しきい値電圧ＶT が電圧Ｖ１２より小さい場合には、同様の読み出し動作を電圧Ｖ１０で行い、しきい値電圧ＶT が電圧Ｖ１０より大きい場合にはマスクＲＯＭとしての状態が”Ｍ１１”或いは”Ｍ１０”であり、電圧Ｖ１０より小さい場合には”Ｍ０１”或いは”Ｍ００”であると判定される。
【００９４】
続いて、しきい値電圧ＶT が電圧Ｖ１０より大きい場合には、同様の読み出し動作を電圧Ｖ１１で行い、しきい値電圧ＶT が電圧Ｖ１１より大きい場合にはマスクＲＯＭとしての状態が”Ｍ１１”であってデータは”１０１１”と判定され、電圧Ｖ１１より小さい場合には”Ｍ１０”であってデータは”１０１０”と判定される。
【００９５】
一方、しきい値電圧ＶT が電圧Ｖ１０より小さい場合には、同様の読み出し動作を電圧Ｖ９で行い、しきい値電圧ＶT が電圧Ｖ９より大きい場合にはマスクＲＯＭとしての状態が”Ｍ０１”であってデータは”１００１”と判定され、電圧Ｖ９より小さい場合には”Ｍ００”であってデータは”１０００”と判定される。
【００９６】
また、しきい値電圧ＶT が電圧Ｖ８より小さい場合には、同様の読み出し動作を電圧Ｖ４で行い、しきい値電圧ＶT が電圧Ｖ４より大きい場合には、フラッシュメモリとしての状態が”Ｆ０１”、電圧Ｖ４より小さい場合には”Ｆ００”であると判定される。
【００９７】
続いて、しきい値電圧ＶT が電圧Ｖ４より大きい場合には、同様の読み出し動作を電圧Ｖ６で行い、しきい値電圧ＶT が電圧Ｖ６より大きい場合にはマスクＲＯＭとしての状態が”Ｍ１１”或いは”Ｍ１０”であると、電圧Ｖ６より小さい場合には”Ｍ０１”或いは”Ｍ００”であると判定される。
【００９８】
ここで、しきい値電圧ＶT が電圧Ｖ６より大きい場合には、同様の読み出し動作を電圧Ｖ７で行い、しきい値電圧ＶT が電圧Ｖ７より大きい場合にはマスクＲＯＭとしての状態が””Ｍ１１”であってデータは”０１１１”と判定され、電圧Ｖ７より小さい場合には”Ｍ１０”であってデータは”０１１０”と判定される。
【００９９】
一方、しきい値電圧ＶT が電圧Ｖ６より小さい場合には、同様の読み出し動作を電圧Ｖ５で行い、しきい値電圧ＶT が電圧Ｖ５より大きい場合にはマスクＲＯＭとしての状態が””Ｍ０１”であってデータは”０１０１”と判定され、電圧Ｖ５より小さい場合には”Ｍ００”であってデータは”０１００”と判定される。
【０１００】
また、しきい値電圧ＶT が電圧Ｖ４より小さい場合には、同様の読み出し動作を電圧Ｖ２で行い、しきい値電圧ＶT が電圧Ｖ２より大きい場合にはマスクＲＯＭとしての状態が”Ｍ１１”或いは”Ｍ１０”であると、電圧Ｖ２より小さい場合には”Ｍ０１”或いは”Ｍ００”であると判定される。
【０１０１】
ここで、しきい値電圧ＶT が電圧Ｖ２より大きい場合には、同様の読み出し動作を電圧Ｖ３で行い、しきい値電圧ＶT が電圧Ｖ３より大きい場合にはマスクＲＯＭとしての状態が””Ｍ１１”であってデータは”００１１”と判定され、電圧Ｖ３より小さい場合には”Ｍ１０”であってデータは”００１０”と判定される。
【０１０２】
一方、しきい値電圧ＶT が電圧Ｖ２より小さい場合には、同様の読み出し動作を電圧Ｖ１で行い、しきい値電圧ＶT が電圧Ｖ１より大きい場合にはマスクＲＯＭとしての状態が””Ｍ０１”であってデータは”０００１”と判定され、電圧Ｖ１より小さい場合には”Ｍ００”であってデータは”００００”と判定される。
【０１０３】
以下、第２の実施形態の半導体記憶装置の製造方法について説明する。ここでは、半導体記憶装置の構成要素である４種の半導体記憶素子６１〜６４を同時形成する場合について例示する。
【０１０４】
先ず、図９（ａ）に示すように、ｐ型のシリコン半導体基板１１を用意し、このシリコン半導体基板１１上にフィールド酸化膜等の図示しない素子分離構造を形成して素子形成領域９１〜９４を画定する。
【０１０５】
次に、シリコン半導体基板１１の全面にフォトレジスト８１を塗布し、フォトリソグラフィーによりこのフォトレジスト８１を素子形成領域９２のみを露出させる形状にパターニングする。
【０１０６】
続いて、フォトレジスト８１をマスクとして、素子形成領域９２の表面領域のみにｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが１０（ｋｅＶ）〜３０（ｋｅＶ）、ドーズ量が７×１０11（１／ｃｍ2 ）程度の条件でイオン注入する。
【０１０７】
次に、図９（ｂ）に示すように、フォトレジスト８１を灰化処理等により除去した後、シリコン半導体基板１１の全面にフォトレジスト８２を塗布し、フォトリソグラフィーによりこのフォトレジスト８２を素子形成領域９３のみを露出させる形状にパターニングする。
【０１０８】
続いて、フォトレジスト８２をマスクとして、素子形成領域９３の表面領域のみにｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが１０（ｋｅＶ）〜３０（ｋｅＶ）、ドーズ量が１×１０12（１／ｃｍ2 ）程度の条件でイオン注入する。
【０１０９】
次に、図９（ｃ）に示すように、フォトレジスト８２を灰化処理等により除去した後、シリコン半導体基板１１の全面にフォトレジスト８３を塗布し、フォトリソグラフィーによりこのフォトレジスト８３を素子形成領域９４のみを露出させる形状にパターニングする。
【０１１０】
続いて、フォトレジスト８３をマスクとして、素子形成領域９４の表面領域のみにｐ型不純物、ここではホウ素（Ｂ）を加速エネルギーが１０（ｋｅＶ）〜３０（ｋｅＶ）、ドーズ量が１．３×１０12（１／ｃｍ2 ）程度の条件でイオン注入する。
【０１１１】
そして、第１の実施形態の場合と同様に、図１０に示すように、素子形成領域９１〜９４に、トンネル酸化膜１２、浮遊ゲート１３、誘電体膜１４、制御ゲート１５及びキャップ絶縁膜１９をパターン形成し、サイドウォール２０を形成する。その後、制御ゲート１５の両側のシリコン半導体基板１１の表面領域にリン（Ｐ）や砒素（Ａｓ）等のｎ型不純物を１×１０14（１／ｃｍ2 ）程度のドーズ量でイオン注入して、シリコン半導体基板１１をアニール処理することにより、一対の不純物拡散層であるソース１６及びドレイン１７を素子形成領域９１〜９４にそれぞれ同時形成するとともに、素子形成領域９２には不純物濃度が５×１０15〜５×１０17（１／ｃｍ3 ）程度とされた拡散層７１を、素子形成領域９３には不純物濃度が１×１０16〜１×１０18（１／ｃｍ3 ）程度とされた拡散層７２を、素子形成領域９４には不純物濃度が２×１０16〜２×１０18（１／ｃｍ3 ）程度とされた拡散層７３をそれぞれ同時形成する。
【０１１２】
しかる後、種々の配線形成工程や層間絶縁膜の形成工程等を経て、第２の実施形態の半導体記憶装置を完成させる。
【０１１３】
なお、第２の実施形態においても、第１の実施形態の変形例と同様に、フラッシュメモリの代わりにＭＮＯＳトランジスタを備え、ＭＮＯＳトランジスタとマスクＲＯＭとを兼ねた構造に半導体記憶装置を構成してもよい。
【０１１４】
第２の実施形態の半導体記憶装置は、チャネル領域に不純物が導入されていない半導体記憶素子６１（或いは、半導体記憶素子２に比して１桁以下の不純物の濃度差がある半導体記憶素子６１）と、チャネル領域に順次高い濃度に不純物が導入されてなる半導体記憶素子６２〜６４とからなる４種の半導体記憶素子が配設されて構成されている。ここで、半導体記憶素子６１〜６４は、その浮遊ゲート１３に蓄積される電荷量に対応してしきい値電圧が規定されて４つの記憶状態が可能とされている。それとともに、各々の半導体記憶素子６１〜６４は、そのチャネル領域の不純物濃度が異なるため、それに対応して更に異なるしきい値電圧が規定されている。
【０１１５】
即ち、この半導体記憶装置においては、各半導体記憶素子６１〜６４が電荷蓄積状態に対応した２つの記憶状態を有するとともに、各々の半導体記憶素子６１〜６４がチャネル領域の異なる不純物濃度に対応した４つの記憶状態を有している。従って、この半導体記憶装置においては、全体で（４×４）個、即ち、”００００”、”０００１”、”００１０”、”００１１”、”０１００”、”０１０１”、”０１１０”、”０１１１”、”１０００”、”１００１”、”１０１０”、”１０１１”、”１１０１”、”１１１０”、”１１１１”の１６値の異なる記憶状態が構成されることになり、小さなサイズのチップに極めて高い集積度をもつ半導体記憶装置が実現される。
【０１１６】
このように、第２の実施形態の半導体記憶装置によれば、同一のメモリセルに、フラッシュメモリとしてのデータとマスクＲＯＭとしてのデータを同時に記憶することが可能となり、チップサイズが縮小化されて更なる高集積化が実現される。
【０１１７】
なお、本発明は、上述の第１及び第２の実施形態に限定されるものではない。例えば、フラッシュメモリのみならず、これらの代わりにＥＥＰＲＯＭ、紫外線消去型のＥＰＲＯＭ、ＦＲＡＭ等の不揮発性記憶機能を有する全ての半導体記憶素子や、更に揮発性記憶機能を有するＤＲＡＭ等にも適用することができる。
【０１１８】
また、上述の第１及び第２の実施形態においては、４値及び１６値の多値型の半導体記憶装置について例示したが、本発明はこれらに限定されることなく、原理的には、ｎを自然数として、（２ｎ×２ｎ）値の多値型の半導体記憶装置に適用することができる。
【０１１９】
【発明の効果】
本発明によれば、同一のメモリセルに、不揮発性半導体メモリとしてのデータとマスクＲＯＭとしてのデータを同時に記憶することが可能となり、チップサイズが縮小化されて更なる高集積化が実現される。
【図面の簡単な説明】
【図１】本発明の第１の実施形態の半導体記憶装置を示す概略断面図である。
【図２】本発明の第１の実施形態の半導体記憶装置における記憶状態を示す模式図である。
【図３】本発明の第１の実施形態の半導体記憶装置のしきい値電圧の様子を示す特性図である。
【図４】本発明の第１の実施形態の半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図５】本発明の第１の実施形態の半導体記憶装置の変形例を示す概略断面図である。
【図６】本発明の第２の実施形態の半導体記憶装置を示す概略断面図である。
【図７】本発明の第２の実施形態の半導体記憶装置における記憶状態を示す模式図である。
【図８】本発明の第２の実施形態の半導体記憶装置のしきい値電圧の様子を示す特性図である。
【図９】本発明の第２の実施形態の半導体記憶装置の製造方法を工程順に示す概略断面図である。
【図１０】図９に続いて、本発明の第２の実施形態の半導体記憶装置の製造方法を工程順に示す概略断面図である。
【符号の説明】
１，２，４１，４２，６１〜６４  半導体記憶素子
１１  シリコン半導体基板
１２  トンネル酸化膜
１３  浮遊ゲート
１４  誘電体膜
１５  制御ゲート
１６  ソース
１７  ドレイン
１８，７１〜７３  拡散層
２１，２２，５１，５２，９１〜９４  素子形成領域
【図１】
0003653373.tif 000002
【図２】
0003653373.tif 000003
【図３】
0003653373.tif 000004
【図４】
0003653373.tif 000005
【図５】
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【図６】
0003653373.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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