(57)【特許請求の範囲】
【請求項１】
局部発振器のクロック信号周波数を受信したバイナリデータ信号のデータレートに合わせて追従調整するための周波数検出方法において、
周波数に関して分周係数４によりあらかじめ分周されたクロック信号と受信したデータ信号を、それぞれ等しい分周係数で分周し、
分周された両方の信号の周波数を、同時に両方の信号についてカウンタにおいて並行して進行する計数過程により求め、それらをそのつどのカウンタ計数状態の差を求める減算器（１０）を用いて比較し、
該減算器により求められたカウンタ計数状態の差を、局部発振器のクロック信号周波数を調整するためのアナログ出力信号に変換し、
前記減算器（１０）の最終状態からリセット信号を導出し、該リセット信号により並行して動作するカウンタをリセットして減算器のオーバーフローを防止することを特徴とする、
周波数検出方法。
【請求項２】
局部発振器におけるクロック信号の周波数追従調整を行った後、局部発振器のクロック信号位相を、位相検出器（１６）とループローパスフィルタ（１５）の設けられたＰＬＬ（Phase Locked Loop）位相制御ループにより、受信したデータ信号の位相と比較して追従調整する、請求項１記載の周波数検出方法。
【請求項３】
前記アナログ出力信号を、加算器（１４）を介してＰＬＬ位相制御ループのループローパスフィルタ（１５）に導き、これにより局部発振器のクロック信号周波数を、受信したデータ信号のデータレートが適応されるまで変化させる、請求項１または２記載の周波数検出方法。
【請求項４】
決められた個数のクロック信号パルスの後、プレシオクロナスカウンタ（１３）と称するカウンタからリセットパルスを送出し、該リセットパルスにより、並行して動作するカウンタをリセットして周波数調整過程を新たに開始する、請求項１または２記載の周波数検出方法。
【請求項５】
ＰＬＬ位相制御ループがロックインしたときにロックイン信号（"Lock"）を導出し、該ロックイン信号を並行して動作する各カウンタにリセット信号として供給し、周波数調整過程を終わらせる、請求項２または３記載の周波数検出方法。
【請求項６】
請求項１から５のいずれか１項記載の方法を実施するための周波数検出回路において、
クロック信号経路（１）中で局部発振器のクロック信号を分周して小さくするためにまずはじめに１：４分周器（２）が設けられており、それに続いて前置カウンタ（５）が、ついでリングカウンタ（９）が設けられており、
データ信号経路（３）中で受信したバイナリデータ信号を分周して小さくするために、前記クロック信号経路中に設けられた前置カウンタと同じ前置カウンタ（４）が設けられており、それに続いて前記クロック信号経路中に設けられたリングカウンタと同じリングカウンタ（８）が設けられており、
前記の両方のリングカウンタの出力側は、減算器（１０）における２つの入力側（Ａ，Ｂ）のそれぞれ一方と接続されており、
前記減算器において差を出力する出力側（Ｄ）がディジタル／アナログ変換器（１１）に接続されており、該ディジタル／アナログ変換器（１１）は前記の差をアナログ電圧値に変換し、
該ディジタル／アナログ変換器（１１）の出力側に、局部発振器のクロック信号周波数を調整するためのアナログ信号が発生することを特徴とする、
周波数検出回路。
【請求項７】
クロック信号経路（１）中にもデータ信号経路（３）中にもそれぞれ前置カウンタ（５，４）とリングカウンタ（９，８）の間にリセット可能な１：２分周器（７，６）が挿入接続されている、請求項６記載の周波数検出回路。
【請求項８】
前記減算器（１０）は、その両方の入力側（Ａ，Ｂ）に加わる計数値の差をオーバーフロー限界を超えても形成するように構成されている、請求項６または７記載の周波数検出回路。
【請求項９】
前記減算器（１０）は別の出力側（Ｅ）を有しており、前記減算器が正または負の規定最終状態に達したとき、該別の出力側にリセット信号が生じる、請求項６から８のいずれか１項記載の周波数検出回路。
【請求項１０】
前記クロック信号経路（１）中の前置カウンタ（５）の出力側に続いてプレシオクロナスカウンタ（１３）が設けられており、該プレシオクロナスカウンタ（１３）は前記前置カウンタにおける分周後のクロック信号パルスを計数し、計数されたクロック信号パルスが所定数に達したときに該プレシオクロナスカウンタ（１３）の出力側からリセット信号が発生する、請求項６から９のいずれか１項記載の周波数検出回路。
【請求項１１】
前記リセット信号は、前記の両方のリングカウンタ（８，９）と両方の１：２分周器（６，７）のリセット入力側（Ｒ）にそれぞれ送出される、請求項９または１０記載の周波数検出回路。
【請求項１２】
前記リセット信号は、前記の両方の前置カウンタ（４，５）のリセット入力側にも付加的に送出される、請求項１１記載の周波数検出回路。
【請求項１３】
前記リセット信号および場合によっては、局部発振器におけるクロック信号周波数の周波数追従調整終了に続いてロックインしたときに位相制御ループから送出されるロックイン信号（"Lock"）が、前記リングカウンタ（８，９）および分周器（６，７）のリセット入力側（Ｒ）に供給される前に付加的にＯＲゲート（１２）を介して導かれる、請求項９から１２のいずれか１項記載の周波数検出回路。
【請求項１４】
前記アナログ／ディジタル変換器（１１）は、前記減算器（１０）の出力側から取り出されたディジタル形式の差分値をアナログ電圧に変換し、ここで最上位ビットは極性符号ビットとみなされる、請求項６から１３のいずれか１項記載の周波数検出回路。
【請求項１５】
前記の両方の前置カウンタ（４，５）はそれぞれｇ／４まで計数するように設計されており、ここでｇはデータ信号における相前後する等しいビットについて予期される個数である、請求項６から１４のいずれか１項記載の周波数検出回路。
【請求項１６】
通信ネットワークおよびデータ伝送ネットワークの伝送区間終端における受信機回路で使用される、請求項６から１５のいずれか１項記載の周波数検出回路。
【発明の詳細な説明】
【０００１】
本発明は、局部発振器のクロック信号周波数を受信したバイナリデータ信号のデータレートに合わせて追従調整するための周波数検出方法に関する。さらに本発明は、この方法を実施するための周波数検出回路に関する。
【０００２】
クロック信号同期合わせのためにＰＬＬ（Phase Locked Loop）位相制御ループを使用することが多く、この場合、位相検出器により局部発振器のクロック信号位相が受信したデータ信号の位相と比較されて追従調整される。局部発振器の周波数がデータレートから過度に隔たっていると位相制御ループがロックインしないので、発振器周波数をまえもって合わせる周波数比較も行わなければならない。
【０００３】
これに関連する方法については、A. Pottbaecker 等による論文 "A Si Bipolar Phase and Frequency Detector IC for Clock Extraction up to 8 Gb/s", "IEEE J. Sol. -State Circuits", Vol. 27, No. 12, 12. 1992, p. 1747-1751、および D. G. Messerschmitt による論文 "Frequency Detectors for PLL Acquisition in Timing and Carrier Recovery",  "IEEE Trans. Comm" , Vol. COM-27, No. 9, 9. 1979, p. 1288-1295 に記載されており、このような方法はシーケンシャルな回路たとえば回転周波数検出器において使用され、これは周波数情報を得るため通常の信号クロックと直交信号クロックすなわち９０゜だけ遅延された信号クロックをデータ信号によりサンプリングする。
【０００４】
受信されたデータ信号は通常、程度の差こそあれかなりのジッタをもっているので、この方法は実践においては制約されたかたちでしか適していない。その理由は、ジッタが強いと周波数検出器は誤った情報を供給してしまうからであり、キャプチャ過程が行われた後でもクロック信号同期合わせを妨害してしまう可能性があるからである。
【０００５】
このような問題を回避するため、別のアプローチによれば水晶精度の基準信号が用いられ、これによって局部発振器が位相制御ループのキャプチャレンジ内に調整される。このような方法の欠点、たとえば Sam Yinshang Sun による論文 "A High Speed High Jitter Tolerant Clock and Data Recovery Circuit Using Crystal Based Dual PLL", IEEE 1991 Bipolar Circuits and Technology Meeting p. 293-26 により知られている方法の欠点は、基準信号を供給しなければならずつまり水晶によって発生させなければならないことである。
【０００６】
したがって本発明の課題は、受信したデータ信号のデータレートと局部発振器のクロック信号周波数との間の周波数比較を、受信データ信号のジッタが強くても、水晶精度の基準信号を供給したり水晶によって発生させる必要なく、確実かつ障害なく行えるようにすることである。
【０００７】
本発明によればこの課題は、冒頭で述べた形式の周波数検出方法において、周波数に関して分周係数４によりあらかじめ分周されたクロック信号と受信したデータ信号を、それぞれ等しい分周係数で分周し、分周された両方の信号の周波数を、同時に両方の信号についてカウンタにおいて並行して進行する計数過程により求め、それらをそのつどのカウンタ計数状態の差を求める減算器を用いて比較し、該減算器により求められたカウンタ計数状態の差を、局部発振器のクロック信号周波数を調整するためのアナログ出力信号に変換し、前記減算器（１０）の最終状態からリセット信号を導出し、該リセット信号により並行して動作するカウンタをリセットして減算器のオーバーフローを防止することにより解決される。
【０００８】
伝送システムにおいては、有効情報がたいていスクランブルされる。なぜならばこれにより、伝送のためにデータ信号のスペクトル特性が改善されるからである。この場合、データ信号ビットの状態が可能な時点で変化する確率は１／２である。本発明によれば、周波数情報を得るためにこの特性が用いられ利用されている。
【０００９】
有利には、減算器の最終状態からリセット信号が導出され、並行して動作するカウンタがこのリセット信号によりリセットされ、減算器のオーバーフローが回避される。
【００１０】
本発明の１つの有利な実施形態によれば、局部発振器のクロック信号における周波数追従調整が行われた後、局部発振器のクロック信号位相が、位相検出器とループローパスフィルタを備えたＰＬＬ（Phase Locked Loop）位相制御ループにより、受信したデータ信号の位相と比較され追従調整される。アナログ出力信号は周波数追従調整中、加算器を介してＰＬＬ位相制御ループのループローパスフィルタへ供給され、これにより局部発振器のクロック信号周波数が、受信したデータ信号のデータレートが適応されるまで変えられる。
【００１１】
ＰＬＬ位相制御ループがロックインすると有利にはロックイン信号が導出され、このロックイン信号が並行して動作するカウンタへリセット信号として供給され、その結果、周波数調整過程が終了する。その後、ＰＬＬ位相制御ループがその位相制御作業を始める。
【００１２】
本発明による方法の１つの有利な実施形態によれば、規定数のクロック信号パルス後に、プレシオクロナスカウンタと称するカウンタがリセットパルスを送出し、並行して動作するカウンタがこのリセットパルスによりリセットされ、その結果、周波数調整過程が中止される。
【００１３】
さらに前述の課題を解決する周波数検出回路は次のように構成されている。すなわち、クロック信号経路中で局部発振器のクロック信号を分周して小さくするためまずはじめに１：４分周器が設けられており、それに続いて前置カウンタが、ついでリングカウンタすなわち最終状態到達後に再び最初（ゼロ）から計数し始めるカウンタが設けられている。また、データ信号経路中で受信したバイナリデータ信号を分周して小さくするため、クロック信号経路中に設けられた前置カウンタと同様の前置カウンタが設けられており、それに続いてクロック信号経路中に設けられたリングカウンタと同様のリングカウンタが設けられている。さらに、これら両方のリングカウンタの出力側が減算器の２つの入力側の一方とそれぞれ接続されており、この減算器において差を出力する出力側がディジタル／アナログ変換器と接続されている。そしてこのディジタル／アナログ変換器はその差をアナログ値に変換し、ディジタル／アナログ変換器の出力側において局部発振器のクロック信号周波数を調整するためのアナログ出力信号が得られる。
【００１４】
ここで好適には、クロック信号経路中にもデータ信号経路中にもそれぞれ前置カウンタとリングカウンタとの間に１：２分周器が挿入接続されている。
【００１５】
減算器は有利には、その両方の入力側に生じる計数値の差をリングカウンタのオーバーフロー限界を超えても形成するように構成されている。さらにこの減算器は別の出力側を有しており、減算器が正または負の規定最終状態に達したときにこの出力側にリセット信号が生じる。
【００１６】
このリセット信号は、両方のリングカウンタと両方の１：２分周器のリセット入力側へそれぞれ供給される。このリセット信号を、両方の前置カウンタのそれぞれリセット入力側へも付加的に供給することができる。上述のリセット信号および場合によっては、局部発振器におけるクロック信号周波数の周波数追従調整に引き続きロックインしたときに位相制御ループから送出されるロックイン信号（"Lock"）が、カウンタおよび分周器のリセット入力側へ供給する前にＯＲゲートを介して付加的に供給される。
【００１７】
次に、本発明による方法を実施するための周波数検出器回路のブロック図を参照しながら本発明について詳しく説明する。
【００１８】
クロック信号経路１に挿入される局部発振器のクロック信号はまずはじめに、１：４分周器２において分周係数４により分周され、その結果、そのあとで現れる周波数は、１／２のエッジ交番密度をもつ受信したバイナリデータ信号の中心周波数と一致し、これはデータ信号経路３に挿入される。データ信号経路３とクロック信号経路１にはそれぞれ前置カウンタ４もしくは５が設けられている。これら２つの前置カウンタ４，５の目的は、短期間のエッジ交番密度０もしくは１をもつ比較的長い等しい列または０−１列を求めることである。
【００１９】
前置カウンタ４，５の出力信号は１：２分周器６もしくは７においてさらに２で分周され、それぞれ後置接続されているリングカウンタ８もしくは９をインクリメントする。このリングカウンタはたとえば４ｂｉｔをもち０〜１５までカウントし、その後再び０からスタートするものである。これらのうしろに減算器１０が設けられており、この減算器の両方の入力側Ａ，Ｂに、クロック信号経路１もしくはデータ信号経路３における両方のリングカウンタ８または９の出力計数信号が供給される。減算器１０は、U. Tietze, Ch. Schenk による "Halbleiter-Schaltungstechnik" 第７改訂版 Springer-Verlag, Berlin, 1985, p. 247 に記載されているようにして動作する。
【００２０】
減算器１０の出力側Ｄにおいて、入力側Ａ，Ｂに供給されたリングカウンタの計数状態の差がオーバーフロー限界を超えても形成され、たとえば４ｂｉｔ減算器１０において４−１でも２−１５でも３という差が生じる。減算器１０の出力側Ｄに接続されたディジタル／アナログ変換器１１はカウンタの差をアナログ電圧に変換し、この場合、最上位ビットは２の補数について極性符号ビットとして用いられる。以下にその実例を挙げておく：００００＝０ｍＶ，０００１＝１０ｍＶ，０１１０＝６０ｍＶ，１１１１＝−１０ｍＶ，１１００＝−３０ｍＶ。減算器１０の別の出力側Ｅは、計数状態が２ｎ-１−１（たとえば０１１１＝７）もしくは−２ｎ-１（たとえば１０００＝−８）に達したとき、リセット信号を送出する。
【００２１】
このリセット信号はＯＲゲート１２によって、プレシオクロナスカウンタ１３のリセット信号と、場合によっては利用可能なＰＬＬ位相制御ループの "Lock" 信号と結合され、両方の１：２分周器６，７および両方のリングカウンタ８，９へ送出される。なお、プレシオクロナスカウンタ１３と呼ばれる理由は、データ信号とクロック信号の同期がほぼとられているときに、周波数検出器を初期状態にリセットすることによる。
【００２２】
図面には特に示されていない１つの変形実施例によれば、リセット信号を付加的に前置カウンタ４，５へ供給することもできる。加算器１４を経て、アナログ出力電圧がＰＬＬ位相制御ループのループローパスフィルタ１５に供給される。この場合、ＰＬＬ位相制御ループは、局部発振器におけるクロック信号の位相追従調整および位相同期合わせのため位相検出器１６を有している。
【００２３】
図面に示されている周波数追従調整回路に関する以下の動作説明においてはさしあたり、データ信号レートはクロック信号周波数よりも高いものとする。この場合、データ信号経路３中に位置する前置カウンタ４は、クロック信号経路１中に配置された前置カウンタ５よりも高い周波数のパルスを供給する。したがって１：２分周器６によってリングカウンタ８はリングカウンタ９よりも高速に計数し、その結果、減算器１０の出力側Ｄに差分周波数に応じて高められた値が送出されるようになる。
【００２４】
さらにディジタル／アナログ変換器１１は正のアナログ電圧を発生し、これは加算器１４を介してループローパスフィルタ１５へ送出される。このことで局部発振器のクロック周波数が高められ、これはデータ信号レートが適応されるまで高められる。この場合、ＰＬＬ位相制御ループにおける位相検出器１６の信号は何の役割も果たさない。なぜならば、ロックインされていないＰＬＬ制御ループであると平均値０が供給されるからである。
【００２５】
減算器１０が正または負の最終状態たとえば＋７に達すると、あるいは発振器周波数が高すぎるときには−８に達すると、減算器の出力側Ｅにはリセットパルスが発生し、このリセットパルスはリングカウンタ８，９ならびに１：２分周器６，７をそれらのリセット入力側Ｒを介してリセットする。これにより新たな計数過程が開始され、誤った極性符号による差の形成が回避される。
【００２６】
ＰＬＬ位相制御ループが位相検出器１６の信号による周波数追従調整の結果ロックインし、それによりロックイン信号（"Lock"）が発生したとき、その信号を周波数調整過程を終了させるために用いることができる。この場合には、いわゆるプレシオクロナスカウンタ１３を省略できる。ロック（"Lock"）インジケータのための可能な回路はウィンドウコンパレータであって、これは位相検出器１６の電圧が十分に長い期間にわたり所定の限界値を超えていないときに信号を送出する。
【００２７】
ロックイン信号が使えないときには、ＰＬＬ位相制御ループがすでにロックインしているときに位相検出器の妨害動作を防ぐ役割をプレシオクロナスカウンタ１３が担う。統計的に分散されたビット交番頻度または等しい列によって、前置カウンタ４の出力信号は程度の差こそあれ不規則である。リングカウンタ８，９を規則的にリセットしなければ、それらの計数状態はしだいに「散らばっていってしまい」、妨害作用を及ぼす周波数検出器信号が発生してしまう。
【００２８】
したがって所定数のクロックパルス後にプレシオクロナスカウンタ１３を介してリセットパルスが送出され、それによってリングカウンタ８，９がリセットされる。プレシオクロナスカウンタ１３が大きくなればなるほど、周波数調整が精確になる。ひいてはこれと同時に、１／２のエッジ交番密度からのデータ信号の偏差に対する感度が上昇する。
【００２９】
分周されたデータ信号はその特性上、規則的なものではないため、前置カウンタ４，５の出力パルスは相互にランダムのずれを伴って現れる可能性がある。これによって周波数検出器が出力信号を発生するのを回避する目的で１：２分周器６，７が挿入されており、これらはプレシオクロナスカウンタ１３によって、もしくは "Lock"信号によって、あるいは減算器１０の出力側Ｅからの信号によってリセットされる。
【００３０】
次に、図面に示されている周波数調整回路に関するさらにいくつかの基本的な設計ルールについて説明する。
【００３１】
前置カウンタ４，５について：ｇ個の相前後する同一のビットに対し回路に許容性をもたせるため、前置カウンタはｇ／４まで計数しなければならない。
【００３２】
プレシオクロナスカウンタ１３について：入力側に周波数差Δｆが生じたとき、リングカウンタ８と９の差が１になる前に、このカウンタ１３によってリセットパルスが発せられるようにする。各リングカウンタ入力側間のうなり周波数はΔｆ／８ＶＺであり、ここでＶＺは前置カウンタ４，５の前置カウンタステップであり、後述のＰＺはプレシオクロナスカウンタ１３のステップである。
【００３３】
プレシオクロナスカウンタ１３の出力側においてこの周波数を得るためには、（Δｆ／８ＶＺ）・４ＶＺ・ＰＺ＝ｆＴａｋｔ またはＰＺ＝２ｆＴａｋｔ／Δｆでなければならない。たとえばＰＬＬ位相制御ループのキャプチャレンジが１０ＭＨｚに選定されておりクロック周波数ｆＴａｋｔ ＝１ＧＨｚであるならば、プレシオクロナスカウンタ１３は２００まで計数しなければならない。
【００３４】
リングカウンタ８，９について：大きいリングカウンタ８，９によって直線的に動作する周波数制御ループを構成することができる。桁値は差分周波数に比例する。これにより最適な周波数キャプチャ特性が得られる。周波数キャプチャ特性に対する要求が低いときには、簡単な３または４ｂｉｔカウンタで十分である。２ｂｉｔカウンタはリセット出力Ｅゆえに不可能である。
【００３５】
周波数制御ループについて：周波数調整を安定にするため、リングゲインを過度に大きく選定してはならない。したがってディジタル／アナログ変換器１１の出力信号が大きすぎてはならない。ここでは分析的安定性計算は行わない。
【００３６】
本発明による上述の周波数追従調整回路はたとえば、通信ネットワークおよびデータ伝送ネットワークの伝送区間終端における受信機回路で用いられる。
【図面の簡単な説明】
【図１】  本発明による方法を実施するための周波数検出器回路のブロック図である。
【図１】
0003697158.tif 000002