(57)【特許請求の範囲】
【請求項１】
リードオンリメモリ回路と、前記リードオンリメモリ回路に入力するプリチャージ信号を入力とする遅延回路と、前記リードオンリメモリ回路の出力をデータ入力とし、前記遅延回路の出力をクロック入力とするラッチ回路と、前記リードオンリメモリ回路の出力とラッチ回路の出力のいずれかを選択して出力する選択手段とを有し、高速動作時には、前記リードオンリメモリ回路の出力を前記選択手段にて選択して出力し、低速動作時には、前記ラッチ回路の出力を前記選択手段にて選択して出力することを特徴とする低速動作保証リードオンリメモリ。
【請求項２】
選択手段としてマルチプレクサを用いることを特徴とする請求項１記載の低速動作保証リードオンリメモリ。
【請求項３】
抵抗および容量によって遅延回路を構成した請求項１若しくは２のいずれかに記載の低速動作保証リードオンリメモリ。
【請求項４】
インバータによって遅延回路を構成した請求項１若しくは２のいずれかに記載の低速動作保証リードオンリメモリ。
【請求項５】
前記ラッチ回路はクロック入力がハイレベルになるとデータ入力を遅延なくＱ出力として出力する回路構成であることを特徴とする請求項１〜４のいずれかに記載の低速動作保証リードオンリメモリ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、低速動作を必要とするＬＳＩのリードオンリメモリ（以下「ＲＯＭ」という）回路に関するものである。
【０００２】
【従来の技術】
図１１は従来のＲＯＭ回路の回路構成図であり、図１２は従来のＲＯＭ回路の動作タイミングチャートである。
【０００３】
図１１において、ＲＯＭ回路にプリチャージ信号入力端子４からプリチャージ信号ａを入力すると、図１２に示すようにこのタイミングでアドレス信号入力端子６にアドレス信号ｅが入力され、プリチャージ期間中にＲＯＭアドレスが確定する。次に、プリチャージ期間が終了すると、ＲＯＭアドレスの示すデータによりＲＯＭデータ出力ｃは、チャージされた電荷を保持するか、放電するかにより、ハイレベル（以下“Ｈ”という）もしくはロウレベル（以下“Ｌ”という）の信号を出力し、データが判別される。
【０００４】
【発明が解決しようとする課題】
現在、ＬＳＩ組込み機器の消費電力低減を実現するために、ＬＳＩを低速動作させなければならなくなってきている。しかし、高速動作ではなんら問題なく正常に動作しているＲＯＭが、低速動作時において、ＬＳＩ製造時の結晶欠陥などによる微少リーク電流により電荷が保持されず、ＲＯＭ出力が本来“Ｈ”の場合でも“Ｈ”から“Ｌ”に変化し、正常動作をしないという問題を生じている。
【０００５】
本発明はこのような問題に鑑み、微少リークが発生しても、高速から低速まで安定して動作するＲＯＭ回路を提供することを目的とする。
【０００６】
【課題を解決するための手段】
請求項１に記載の低速動作保証ＲＯＭは、リードオンリメモリ回路と、前記リードオンリメモリ回路に入力するプリチャージ信号を入力とする遅延回路と、前記リードオンリメモリ回路の出力をデータ入力とし、前記遅延回路の出力をクロック入力とするラッチ回路と、前記リードオンリメモリ回路の出力とラッチ回路の出力のいずれかを選択して出力する選択手段とを有し、高速動作時には、前記リードオンリメモリ回路の出力を前記選択手段にて選択して出力し、低速動作時には、前記ラッチ回路の出力を前記選択手段にて選択して出力するものである。
【０００７】
また、請求項２記載の低速動作保証ＲＯＭは、請求項１の選択手段としてマルチプレクサを用いたものである。
【０００８】
また、請求項３記載の低速動作保証ＲＯＭは、請求項１若しくは２の遅延回路を抵抗および容量により構成したものである。
【０００９】
また、請求項４記載の低速動作保証ＲＯＭは、請求項１若しくは２の遅延回路をインバータにより構成したものである。
【００１０】
また、請求項５記載の低速動作保証ＲＯＭは、請求項１乃至４のラッチ回路のクロック入力がハイレベルになるとデータ入力を遅延なくＱ出力として出力する回路構成であることを特徴とするものである。
【００１１】
【作用】
請求項１または２記載の構成により、早期に“Ｈ”または“Ｌ”のＲＯＭデータを保持（ラッチ）し、遅延回路の出力に同期してデータを出力するので、たとえリークが発生してもリーク前の安定した状態をＲＯＭデータとして出力することができるとともに、選択手段の選択により、低速動作と高速動作のいずれの場合にも対応することができる。
【００１２】
また、請求項３または４記載の構成では、抵抗や容量の値またはインバータの段数を変えることで任意に遅延時間を調整することができる。
【００１３】
また、請求項５記載の構成では、ラッチ回路はクロック入力がハイレベルのときには入力データを遅延なく出力することができるので、ＲＯＭ回路として低速動作だけでなく高速動作にも対応することができる。
【００１４】
【実施例】
以下、本発明の実施例について図面を参照しながら説明する。
【００１５】
図１は本発明の第１の実施例における低速動作保証ＲＯＭを示す回路図である。
【００１６】
図１において、１はＲＯＭ回路、２は遅延回路、３はラッチ回路、４はプリチャージ信号を入力する入力端子、５はＲＯＭデータを出力する出力端子、６はアドレス信号入力端子である。
【００１７】
本実施例の低速動作保証ＲＯＭの回路動作について、図２のタイミングチャートを参照しながら説明する。図２に示すように、タイミングＴ１でプリチャージ信号入力端子４にプリチャージ信号ａを入れると、プリチャージ信号ａはＲＯＭ回路１に入力してＲＯＭ出力ｃが立ち上がる。一方、遅延回路２にもプリチャージ信号ａは入力して、ここでは幾分か遅れて遅延信号ｂとなる。遅延信号ｂはラッチ回路３のクロックパルス入力ＣＰとなり、“Ｈ”データが入力される。このタイミングでＲＯＭデータ出力ｄが“Ｈ”にセットされる。また、プリチャージ信号ａを入れたタイミングでアドレス信号入力端子６にアドレスデータｅが入力され、ＲＯＭアドレスが決定される。次に、プリチャージ信号ａが“Ｈ”から“Ｌ”に変更されるタイミングで、ＲＯＭ回路のデータに応じて、電荷を保持するか、放電されるかが決定される。放電される場合には、放電時間は容量およびトランジスタのオン抵抗等により決定される。十分に放電された後、タイミングＴ２でプリチャージ信号ａを遅延した信号ｂにより、ＲＯＭデータをラッチする。これにより、ＲＯＭデータの“Ｈ”および“Ｌ”が確定する。このような構成では、ＲＯＭデータ“Ｈ”に対してリークが発生していたとしても、ラッチ回路によりデータはすでに確定しており、後に生じるリークの影響を受けない。つまり、ＬＳＩの動作スピードが遅く、リークが発生したことによりデータを保持できず、ビット線の状態が“Ｈ”から“Ｌ”に変化してしまっても、ラッチ回路３によりリーク発生前の“Ｈ”状態を保持（ラッチ）しているので、ＲＯＭの出力データとしては正確な値“Ｈ”を出力することができる。
【００１８】
なお、本実施例のような構成では遅延回路により生じる遅延時間を適切に選ぶ必要がある。すなわちラッチ回路３によりデータを確定するタイミングが遅すぎると、従来と同じようにリークの影響を受けてしまい、また逆にデータを確定するタイミングが早すぎると十分に放電しきる前にデータを確定してしまうことになるので、いずれにしても誤動作の原因となる。したがって、正しいデータ状態で確定するようにちょうどよい遅延時間を選んでおく必要があるが、従来の構成ではデータ確定のタイミングを調整する手段すらなかった。本発明では遅延回路を調整することにより容易にデータ確定のタイミングを調整できる。
【００１９】
図３は図１におけるラッチ回路３の回路構成の一実施例を示す。
【００２０】
同図において、３ａ，３ｂ，３ｃはインバータ、３ｄ，３ｅはスイッチとして機能するトランスファゲートを示す。その動作を説明すると、クロックパルス入力信号ＣＰが“Ｈ”のときトランスファゲート３ｄが導通状態、トランスファゲート３ｅが非導通状態となるので、入力Ｄはインバータ３ａ，３ｃを介してそのまま出力Ｑとなる。また、クロックパルス入力信号ＣＰが“Ｌ”のときトランスファゲート３ｄが非導通状態、トランスファゲート３ｅが導通状態となるので、以前に入力されたデータがインバータ３ａ，３ｂおよびトランスファゲート３ｅにより形成されるループ上で保持（ラッチ）される。すなわち、クロックパルス入力ＣＰが“Ｈ”のときに入力Ｄがそのまま出力Ｑとなり、クロックパルス入力ＣＰが“Ｌ”のときには以前のデータを出力し続ける。
【００２１】
図３に示す構成のラッチ回路では、トランスファゲート３ｄが導通状態のときには入力Ｄがほとんど遅延なくそのまま出力Ｑとなるので、遅延のあるＤフリップフロップ等を用いた場合と異なり、高速動作にも対応できる。したがって、このラッチ回路を本発明に用いれば、低速動作だけでなく、高速動作にも適応できる汎用性の高いＲＯＭ回路を提供することができる。
【００２２】
図４は、本発明の第２の実施例における低速動作保証ＲＯＭを示す回路図である。
【００２３】
同図において、図１に示したものと同一の構成部分には同一の符号を付けて説明を省略する。また、以下に示す他の実施例の説明においても、同一の構成部分には同一の符号を付けて説明を省略することとする。
【００２４】
図１と異なる構成部分である７は選択手段であり、本実施例ではマルチプレクサを用いている。図１の回路においては、ＲＯＭ回路１の出力は必ずラッチ回路３を通っていた。しかしながら、高速動作においてはラッチ回路を介している分だけ動作スピードが遅くなり、これが不都合となる場合もある。そこで、本実施例ではＲＯＭ回路１のデータそのものと、ラッチ回路３の出力を選択手段であるマルチプレクサ７で選択できるように構成している。このマルチプレクサ７により、ＬＳＩ高速動作時には、ＲＯＭ回路１のデータ出力を選択し、低速動作時には、ラッチ回路３の出力を選択するようにすることで、高速動作から低速動作までを保証するものである。
【００２５】
図５および図６は第３および第４の実施例を示す。これらの実施例では、遅延回路のより詳細な構成を示す。
【００２６】
図５では遅延回路を抵抗８および容量９による充電回路により構成したものである。１０はグラウンドを示す。一般に、充電時間τは、抵抗値をＲ、容量値をＣとすれば、
τ＝Ｒ…Ｃ［ｓ］      ………………  （１）
で表される。したがって、遅延時間は、抵抗もしくは容量の値を調整することで、容易に任意の値に設定できる。
【００２７】
図６は、遅延回路をインバータ１１により構成したものである。
【００２８】
一般に、インバータは、ゲート遅延ｔを持っていることが知られている。したがって、インバータをｎ段構成した遅延時間ｔｄは、
ｔｄ＝ｎ…ｔ          ………………  （２）
で表すことができる。したがって、インバータの段数を変えることで、容易に任意の遅延時間を得ることができる。
【００２９】
図７および図８は第５の実施例を示す。図７はＲＯＭ回路の構成を示し、図８はその回路動作を示すタイミングチャートである。図７において、複数の遅延回路２ａ，２ｂ，……，２ｎが一つの遅延回路群を構成しており、これらの遅延回路２ａ，２ｂ，……，２ｎの出力とプリチャージ信号ａの出力はすべてＯＲ回路（論理和回路）１９の入力となっている。ＯＲ回路１９の出力はラッチ回路３のクロック入力となっている。遅延時間をプリチャージ信号の“Ｈ”期間より長く取ろうとすると、図８に示すように遅延信号ｇは、プリチャージ信号が“Ｈ”から“Ｌ”に変化してから立ち上がることになる。
【００３０】
もし、このような場合に本実施例の構成を使用せずに遅延信号ｇをそのままラッチ回路３のクロック入力として用いると、システム誤動作の原因となる。なぜなら、遅延信号ｇが立ち上がる前にラッチ回路３が保持しているデータは、遅延信号が以前に“Ｈ”であった時のデータであり、ＲＯＭ回路１のデータ出力は以前のアドレスデータを一時的に示すこととなるからである。
【００３１】
そこで、本実施例では遅延時間を細かく分けた遅延回路２ａ〜２ｎの各々の出力を入力とするＯＲ回路の出力を、ラッチ回路のクロック入力とすることにより、ＲＯＭ回路のデータ出力を正規のアドレス（現在のアドレス）が示す値として、安定して出力することができる。
【００３２】
図９は第６の実施例を示し、ＮＯＲ型ＲＯＭ回路における低速動作保証ＲＯＭの一実施例である。
【００３３】
図９において、２０ａ，２０ｂ，２０ｃ，２０ｄはＰチャンネルＭＯＳ型トランジスタ（以下「ＰＭＯＳ」という）、２１-１，２１-２，……，２１-ｎはＲＯＭメモリ用ＮチャンネルＭＯＳ型トランジスタ（以下「ＮＭＯＳトランジスタ」という）、２２ａ，２２ｂ，２２ｃ，２２ｄはＮＭＯＳトランジスタ、２３-１，……，２３-ｋはセレクタ用ＮＭＯＳトランジスタ、２４-１，……，２４-ｋはＮＭＯＳトランジスタである。ＲＯＭデータは、メモリ用ＮＭＯＳトランジスタ２１-１，……，２１-ｎのドレインをノードｆにつなぐか、つながないかにより決定される。つなげば、ＲＯＭ出力は“Ｌ”となり、つながなければ、ＲＯＭ出力は“Ｈ”となる。
【００３４】
また、遅延回路２を構成するトランジスタの配置とＲＯＭ回路を構成するトランジスタの配置をほぼ等しくしており、異なるのはＲＯＭ回路におけるＲＯＭメモリ用ＮＭＯＳトランジスタである２１-１，２１-２，……，２１-ｎを遅延回路２ではＮＭＯＳトランジスタ２２ｂ一つで構成しているところだけである。
【００３５】
ここで、メモリトランジスタ２１-１，……，２１-ｎの各々とＮＭＯＳトランジスタ２２ｂの駆動能力を
２１＞２２ｂ    ………………  （３）
ＮＭＯＳトランジスタ２２ａとＮＭＯＳトランジスタ２２ｃの駆動能力を
２２ａ＞２２ｃ  ………………  （４）
セレクタＮＭＯＳトランジスタ２３-１，……，２３-ｋとＮＭＯＳトランジスタ２４-１，……，２４-Ｋとの駆動能力を
２３＞２４      ………………  （５）
の関係となるように設定する。駆動能力の調整するためにはトランジスタのゲート幅やゲート長さを変えればよい。このようにＲＯＭ回路と遅延回路のそれぞれを構成するトランジスタの配置をほぼ等しくして、かつこれらのトランジスタの駆動能力について、ＲＯＭ回路のトランジスタを遅延回路のトランジスタよりも大きくすれば、同じ信号を遅延回路とＲＯＭ回路にそれぞれ入力しても必ず遅延回路の出力が遅れることになる。たとえば、“Ｈ”から“Ｌ”に変化するプリチャージ信号ａを入力した場合に、遅延出力ｂが“Ｈ”から“Ｌ”に変化する時間はＲＯＭデータｃが“Ｈ”から“Ｌ”に変化する時間よりも必ず遅くなる。したがって、本実施例の構成を用いれば容易に遅延回路を実現することができ、容易に低速動作保証ＲＯＭを提供できる。
【００３６】
なお同図に示す回路では、プリチャージのタイミングと同時にプリチャージトランジスタ２０ｄを介して、遅延出力ｂもプリチャージしているので、遅延時間を長く取ってもプリチャージ信号ａの立ち上がりと同時に遅延出力ｂも立ち上がるので遅延信号の立ち上がりが遅くなることもなく、以前のデータを出力するような誤動作も生じない。
【００３７】
なお、本実施例ではＲＯＭ回路と遅延回路の回路配置をほぼ等しくしてトランジスタの駆動能力を異ならせることとしたが、ＲＯＭ回路と遅延回路の回路配置をほぼ等しくし、かつ遅延回路の容量値をＲＯＭ回路の容量値よりも大きくすることにより遅延時間を作ってもよい。容量値を調整するためには、たとえば拡散容量やトランジスタのゲート容量を変える、あるいは新たに容量を接続することにより実現できる。
【００３８】
図１０は、第７の実施例を示しており、ＮＡＮＤ型ＲＯＭ回路における低速動作保証ＲＯＭの一実施例である。
【００３９】
図１０において、ＲＯＭメモリ用ＮＭＯＳトランジスタをエンハンスメント型トランジスタとするか、ディプレッション型トランジスタとするかにより、ＲＯＭデータが構成される。同図において図９と同一の機能のトランジスタや同一の構成部分には同じ符号を付けて説明を省略する。
【００４０】
同図において、２５ａ，２５ｂはＮＭＯＳトランジスタ、２６-１，……，２６-ｎはＲＯＭメモリ用ＮＭＯＳトランジスタ、２７-１，……，２７-ｎはＮＭＯＳトランジスタである。
【００４１】
ここで、図１０中のうちＮＭＯＳトランジスタ２５ａとＮＭＯＳトランジスタ２５ｂの駆動能力を
２５ａ＞２５ｂ  ………………  （６）
ＮＭＯＳトランジスタ２６-１，……，２６-ｎとＮＭＯＳトランジスタ２７-１，……，２７-ｎの駆動能力を
２６＞２７      ………………  （７）
セレクタＮＭＯＳトランジスタ２３-１，……，２３-ｋとＮＭＯＳトランジスタ２４-１，……，２４-ｋとの駆動能力を
２３＞２４      ………………  （８）
の関係となるように設定するか、あるいは上述の第６の実施例で説明したようにＲＯＭ回路値の容量を遅延回路の容量値よりも小さくすることで、遅延出力ｂは、ＲＯＭ回路の出力ｃよりも必ず遅く立ち下がることとなる。したがって、容易に低速動作保証ＲＯＭを提供できるものである。
【００４２】
なお同図に示す回路では遅延出力ｂも、プリチャージトランジスタ２０ｄによりプリチャージされており、遅延時間を長く取っても、プリチャージ信号ａと遅延信号ｂが同時に立ち上がり、誤動作の原因とならない。
【００４３】
【発明の効果】
各請求項記載の発明にかかる低速動作保証ＲＯＭによれば、それぞれ下記の効果を発揮することができる。
【００４４】
請求項１〜５記載の構成によれば、簡単な回路構成で低速動作時に安定して正確なＲＯＭデータ出力を得ることができ、遅延時間密の制御も簡単で、回路設計が容易であり、製造もしやすい利点がある。さらに、低速動作ＲＯＭの不良増加に伴うコストアップを低減できる。
【００４５】
また、特に請求項１または２記載の構成によれば、高速動作と低速動作の両方で、安定したＲＯＭデータを出力でき、より汎用性の高いＲＯＭ回路を提供することができる。
【００４６】
また、請求項３または４記載の構成によれば、遅延時間の変更調整が容易なＲＯＭ回路を提供することができる。
【００４７】
また、請求項５記載の構成によれば、ラッチ回路はクロック入力がハイレベルのときには、ＲＯＭデータ出力は、遅延なくラッチ回路を通り抜けることができるため、低速時のみならず高速時にも安定して動作が可能となり、簡単な構成で汎用性の高いＲＯＭ回路を提供することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施例における低速動作保証ＲＯＭの構成を示す回路図
【図２】  図１の各要部における入出力信号のタイミングチャート
【図３】  本発明の一実施例におけるラッチ回路の構成図
【図４】  本発明の第２の実施例における低速動作保証ＲＯＭの構成を示す回路図
【図５】  本発明の第３の実施例における低速動作保証ＲＯＭの構成を示す回路図
【図６】  本発明の第４の実施例における低速動作保証ＲＯＭの構成を示す回路図
【図７】  本発明の第５の実施例における低速動作保証ＲＯＭの構成を示す回路図
【図８】  図７の各要部における入出力信号のタイミングチャート
【図９】  本発明の第６の実施例における低速動作保証ＲＯＭの構成を示す回路図
【図１０】  本発明の第７の実施例における低速動作保証ＲＯＭの構成を示す回路図
【図１１】  従来のＲＯＭ構成の説明図
【図１２】  図１１の各要部における入出力信号のタイミングチャート
【符号の説明】
１  ＲＯＭ回路
２  遅延回路
３  ラッチ回路
３ａ〜３ｃ  インバータ
３ｄ，３ｅ  トランスファゲート
４  プリチャージ信号入力端子
５  データ出力端子
６  アドレス信号入力端子
ａ  プリチャージ信号
ｂ  遅延信号
ｃ  ＲＯＭ出力
ｄ  ＲＯＭデータ出力
ｅ  アドレス信号
７  マルチプレクサ
８  抵抗
９  容量
１０  グラウンド
１１  インバータ
１９  ＯＲ回路
２０ａ〜ｄ  ＰＭＯＳ
２１-1〜ｎ  ＲＯＭメモリ用ＮＭＯＳトランジスタ
２２-1〜ｎ  ＮＭＯＳトランジスタ
２３-1〜ｋ  セレクタ用ＮＭＯＳトランジスタ
２４-1〜ｋ  ＮＭＯＳトランジスタ
２５ａ，ｂ  ＮＭＯＳトランジスタ
２６-1〜ｎ  ＲＯＭメモリ用ＮＭＯＳトランジスタ
２７-1〜ｎ  ＮＭＯＳトランジスタ
【図１】
0003723993.tif 000002
【図２】
0003723993.tif 000003
【図３】
0003723993.tif 000004
【図４】
0003723993.tif 000005
【図５】
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【図６】
0003723993.tif 000007
【図７】
0003723993.tif 000008
【図８】
0003723993.tif 000009
【図９】
0003723993.tif 000010
【図１０】
0003723993.tif 000011
【図１１】
0003723993.tif 000012
【図１２】
0003723993.tif 000013