(57)【特許請求の範囲】
【請求項１】
電流が流れることにより溶断するヒューズ素子と、
上記ヒューズ素子に上記電流を流す溶断回路と、
上記ヒューズ素子と上記溶断回路との接続点の電圧に応じた電圧を出力する検知回路とを備えるヒューズ制御回路であって、
上記溶断回路が上記ヒューズ素子に電流を流すとき、上記接続点と上記検知回路とを切断するとともに、上記溶断回路が上記ヒューズ素子に電流を流さないとき、上記接続点と上記検知回路とを接続する分離用素子を備え、
上記ヒューズ制御回路は、第１の電圧を上記溶断回路に供給する第１の電圧源と、第１の電圧より高い第２の電圧を上記検知回路に供給する第２の電圧源とを有しており、
上記溶断回路は、溶断用ＰＭＯＳトランジスタを有しており、
上記検知回路は、検知用ＰＭＯＳトランジスタと否定論理和回路とを有しており、
上記分離用素子は、分離用ＮＭＯＳトランジスタを有しており、
上記溶断用ＰＭＯＳトランジスタのゲートと、上記分離用ＮＭＯＳトランジスタのゲートとには、上記溶断回路に上記電流を流すか否かを指示する溶断指示信号が外部から入力され、
上記溶断用ＰＭＯＳトランジスタのドレインには、第１の電圧が印加され、
上記溶断用ＰＭＯＳトランジスタのソースは、上記分離用ＮＭＯＳトランジスタのドレインと、上記ヒューズ素子の一端とに接続され、
上記ヒューズ素子の他端は、電気的に接地され、
上記分離用ＮＭＯＳトランジスタのソースは、検知用ＰＭＯＳトランジスタのソースと、否定論理和回路の一方の入力に接続され、
上記検知用ＰＭＯＳトランジスタのドレインには、第２の電圧が印加され、
上記否定論理和回路の他方の入力には、リセット信号が入力され、
上記検知用ＰＭＯＳトランジスタのゲートは、上記否定論理和回路の出力に接続されていることを特徴とするヒューズ制御回路。
【請求項２】
上記検知回路はインバータを有しており、
上記否定論理和回路の出力は、上記インバータの入力に接続されていることを特徴とする請求項１に記載のヒューズ制御回路。
【請求項３】
上記検知用ＰＭＯＳトランジスタ、上記否定論理和回路、及び上記分離用ＮＭＯＳトランジスタは、高耐圧プロセスで製造されていることを特徴とする請求項１または２に記載のヒューズ制御回路。
【請求項４】
上記ヒューズ制御回路の電源投入時に、上記否定論理和回路の他方の入力にリセット信号が入力されることを特徴とする請求項３に記載のヒューズ制御回路。
【請求項５】
上記ヒューズ素子は、シリサイド、ポリシリコン、またはメタルで形成されることを特徴とする請求項４に記載のヒューズ制御回路。
【請求項６】
請求項２〜５のいずれか１項に記載のヒューズ制御回路を複数備え、
複数の上記ヒューズ制御回路のそれぞれ毎に、上記溶断指示信号が入力されることを特徴とするヒューズ制御システム。
【請求項７】
上記ヒューズ制御システムは、複数の上記ヒューズ制御回路のそれぞれが１ビットの信号を出力することによって、複数ビットの信号を出力し、
複数の上記ヒューズ制御回路のうち、
最上位ビットに対応する信号を出力する上記ヒューズ制御回路は、当該ヒューズ制御回路が備える上記否定論理和回路から上記１ビットの信号を出力し、
最上位ビット以外のビットに対応する信号を出力する上記ヒューズ制御回路は、当該ヒューズ制御回路が備えるインバータから上記１ビットの信号を出力し、
縦列接続された、上記出力される複数ビットのビット数の累乗抵抗を備え、
上記累乗抵抗のそれぞれの抵抗値は、基準となる基準抵抗値に２のｍ乗を乗じた値であり（ｍは０以上の整数）、
上記累乗抵抗の短絡および開放のいずれかを行なうスイッチが、上記累乗抵抗のそれぞれに設けられており、
上記基準抵抗値に２のｍ乗を乗じた抵抗値を有する上記累乗抵抗に設けられた上記スイッチは、上記出力される複数ビットのｍ番目のビットの信号に従って、上記短絡または上記開放を行なうことを特徴とする請求項６に記載のヒューズ制御システム。
【請求項８】
請求項１〜５のいずれか１項に記載のヒューズ制御回路、もしくは請求項６または７に記載のヒューズ制御システムを備えることを特徴とする照度センサ。
【請求項９】
光学フィルタと樹脂パッケージとを介した光を受光するフォトダイオード、該フォトダイオードから出力されるアナログ電流をデジタル値に変換する制御回路、および、上記制御回路が上記変換を行う時の基準電流を増減する上記ヒューズ制御回路が一体として成ることを特徴とする請求項８に記載の照度センサ。
【請求項１０】
請求項１〜５のいずれか１項に記載のヒューズ制御回路、もしくは請求項６または７に記載のヒューズ制御システムを備えることを特徴とする近接センサ。
【請求項１１】
発光ダイオード、該発光ダイオードを駆動する発光ダイオード駆動回路、上記発光ダイオードから出射される光が樹脂パッケージを介して通過する第１の光学レンズ、上記発光ダイオードから出射される光の反射光が、第２の光学レンズおよび上記樹脂パッケージを介して入射するフォトダイオード、該フォトダイオードから出力されるアナログ電流をデジタル値に変換する制御回路、および、上記制御回路が上記変換を行う時の基準電流を増減する上記ヒューズ制御回路が一体として成ることを特徴とする請求項１０に記載の近接センサ。
【請求項１２】
画面を表示する液晶パネルと、
上記液晶パネルを照射するバックライトと、
上記バックライトの輝度を制御するバックライト制御部と、
請求項８または９に記載の照度センサ、もしくは請求項１０または１１に記載の近接センサとを備え、
上記バックライト制御部は、上記照度センサまたは上記近接センサが有するアナログ−デジタル変換回路の出力信号に基づき、上記バックライトの輝度を制御することを特徴とする携帯電話。
【請求項１３】
画面を表示する液晶パネルと、
上記液晶パネルを照射するバックライトと、
上記バックライトの輝度を制御するバックライト制御部と、
請求項８または９に記載の照度センサ、もしくは請求項１０または１１に記載の近接センサとを備え、
上記バックライト制御部は、上記照度センサまたは上記近接センサが有するアナログ−デジタル変換回路の出力信号に基づき、上記バックライトの輝度を制御することを特徴とするデジタルスチルカメラ。
【請求項１４】
請求項３〜５のいずれか１項に記載のヒューズ制御回路を備えることを特徴とする電源回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ヒューズ制御回路、ヒューズ制御システム、照度センサ、近接センサ、携帯電話、デジタルスチルカメラ、および電源回路に関するものである。
【背景技術】
【０００２】
ヒューズ素子に電流を導通させてヒューズ素子を溶断するか、またはヒューズ素子に電流を導通させずにヒューズ素子を溶断しないかを制御するとともに、ヒューズ素子が溶断されているか否かを検知出来るヒューズ制御回路、即ち、ヒューズ素子をプログラムするヒューズ制御回路が、既に実現されている。このようなヒューズ制御回路は、メモリ回路のリダンダンシや、アナログ回路の電流または抵抗値の調整等に利用されている。
【０００３】
図１３は、特許文献１の図１に対応する図であり、従来のヒューズ制御回路１０１を示す回路図である。図１３のヒューズ制御回路１０１は、ヒューズ素子１０２、溶断用トランジスタＭＮ０、検知用トランジスタＭＰ１、及び出力インバータ回路ＩＮＶ１を備えている。
【０００４】
ヒューズ制御回路１０１では、溶断用トランジスタＭＮ０のソースと、検知用トランジスタＭＰ１のドレインとには、電源電圧ＶＤＤが印加されている。そして、溶断用トランジスタＭＮ０のゲートに入力される溶断指示信号ＴＲＩＭに応じて、溶断用トランジスタＭＮ０がＯＮまたはＯＦＦし、溶断用トランジスタＭＮ０がＯＮすることにより、ヒューズ素子１０２の溶断がなされる。
【０００５】
【表１】
0005501801.tif 000002
【０００６】
図１３のヒューズ制御回路１０１における、検知モード及び溶断モードを表１に示す。ヒューズ素子１０２の溶断後に、ヒューズ制御回路１０１は、検知用トランジスタＭＰ１と出力インバータ回路ＩＮＶ１とによって、ヒューズ素子１０２が溶断されているか否か（溶断／非溶断）を検知する。
【０００７】
表１に示すように、検知モードの時、ＴＲＩＭ信号は０であり、溶断用トランジスタＭＮ０はＯＦＦしている。検知用トランジスタＭＰ１は、ヒューズ素子１０２の再接続を防止する溶断回路となる。
【０００８】
【表２】
0005501801.tif 000003
【０００９】
図１３のヒューズ制御回路１０１において、ヒューズ素子１０２が溶断または非溶断しているときの、出力インバータ回路ＩＮＶ１の出力ＯＵＴの電圧を表２に示す。ヒューズ素子１０２が溶断していない場合（非溶断）、ノードＡの電圧はＬｏ電圧となり、出力ＯＵＴからは、ＨＩ電圧が出力される。一方、ヒューズ素子１０２が溶断している場合、ノードＡがハイインピーダンス状態（表２のＨｉｚ）となる。このため、ノードＡの電圧は不定になり、出力ＯＵＴから出力される電圧は、Ｌｏ電圧かＨＩ電圧か判断できない状態になる。
【００１０】
図１４は、特許文献２の図２に対応する図であり、従来のヒューズ制御回路１０３を示す回路図である。図１４のヒューズ制御回路１０３は、ヒューズ素子Ｆ１、溶断用トランジスタＭＮ０、定電流回路ＭＮ３、フィードバックスイッチＭＮ４、及びＮＡＮＤ回路１０４を備えている。
【００１１】
ヒューズ制御回路１０３では、溶断用トランジスタＭＮ０のソースには、電源電圧ＶＤＤ１が印加されている。そして、溶断用トランジスタＭＮ０のゲートに入力される溶断指示信号ＴＲＩＭに応じて、溶断用トランジスタＭＮ０がＯＮまたはＯＦＦし、溶断用トランジスタＭＮ０がＯＮすることにより、ヒューズ素子Ｆ１の溶断がなされる。
【００１２】
【表３】
0005501801.tif 000004
【００１３】
図１４のヒューズ制御回路１０３における、検知モード及び溶断モードを表３に示す。ヒューズ素子Ｆ１の溶断後に、ヒューズ制御回路１０３は、定電流回路ＭＮ３とフィードバックスイッチＭＮ４とによって、ヒューズ素子Ｆ１が溶断されているか否か（溶断／非溶断）を検知する。表３に示すように、検知モードの時、ＴＲＩＭ信号は０であり、溶断用トランジスタＭＮ０はＯＦＦしている。
【００１４】
図１４のヒューズ制御回路１０３において、ヒューズ素子Ｆ１が溶断していない場合（非溶断）、ノードＡの電圧はＨＩ電圧（＝電源電圧ＶＤＤ１）となる。この時、後述するリセット信号ＲＥＳＥＴもＨＩ電圧とすると、出力ＯＵＴからは、Ｌｏ電圧が出力される。
【００１５】
一方、ヒューズ素子Ｆ１が溶断している場合、ノードＡがハイインピーダンス状態（Ｈｉｚ）となる。このため、ノードＡの電圧は不定になり、出力ＯＵＴから出力される電圧は、Ｌｏ電圧かＨＩ電圧か判断できない状態になる。
【００１６】
このため、図１４のヒューズ制御回路１０３では、ＮＡＮＤ回路１０４の一方の入力がノードＡに接続されているとともに、ＮＡＮＤ回路１０４の他方の入力にはリセット信号ＲＥＳＥＴが入力される。リセット信号ＲＥＳＥＴがＬｏ電圧またはＨＩ電圧のときの、ＮＡＮＤ回路１０４の出力ＯＵＴの電圧を表４に示す。
【００１７】
【表４】
0005501801.tif 000005
【００１８】
表４に示すように、リセット信号ＲＥＳＥＴがＬｏ電圧の時、出力ＯＵＴは強制的にＨＩ電圧になる。これにより、フィードバックスイッチＭＮ４がＯＮする。そして、定電流回路ＭＮ３に入力される信号ＶＢ１により定電流回路ＭＮ３がＯＮすると、ノードＡの電圧は、Ｌｏ電圧となる。
【００１９】
その後、リセット信号ＲＥＳＥＴがＨＩ電圧になっても、ノードＡの電圧はＬｏ電圧に保持され、出力ＯＵＴから出力される電圧は、ＨＩ電圧を保持する。リセット信号ＲＥＳＥＴとフィードバックスイッチＭＮ４とにより、ノードＡがハイインピーダンス状態となることを改善している。
【００２０】
ヒューズ制御回路をアナログ回路のチューニングに使う場合、ヒューズ制御回路はデジタル回路であるため、低い電源電圧で動作させる。一方、アナログ回路は、ヒューズ制御回路用の低い電源電圧よりも高い電源電圧で動作させる。このため、ヒューズ制御回路用の低い電源電圧からアナログ回路用の高い電源電圧に変換する回路、例えばレベルシフト回路が必要となる。
【００２１】
図１５は、レベルシフト回路１０５の回路図である。レベルシフト回路１０５は、インバータ回路ＩＮＶ２、及びトランジスタＭＮ５，ＭＮ６，ＭＰ５，ＭＰ６を備えている。インバータ回路ＩＮＶ２の電源電圧は、より低い電源電圧ＶＤＤ１である。また、トランジスタＭＰ５のドレインと、トランジスタＭＰ６のドレインとには、より高い電源電圧ＶＤＤ２が印加されている。
【００２２】
図１３のヒューズ制御回路１０１の出力ＯＵＴ、または、図１４のヒューズ制御回路１０３の出力ＯＵＴと、図１５のレベルシフト回路１０５の入力ＩＮとを接続する。これにより、ヒューズ制御回路用の低い電源電圧からアナログ回路用の高い電源電圧に変換するレベルシフトを行う。
【先行技術文献】
【特許文献】
【００２３】
【特許文献１】特開２０００−３１２８３号公報（２０００年１月２８日公開）
【特許文献２】米国特許第６６５４３０４号明細書（２００３年１１月２５日特許）
【発明の概要】
【発明が解決しようとする課題】
【００２４】
上述したように、ヒューズ制御回路をアナログ回路のチューニング（調整）に使う場合、ヒューズ制御回路はデジタル回路であるため、低い電源電圧で動作させる。一方、アナログ回路は、ヒューズ制御回路用の低い電源電圧よりも高い電源電圧で動作させる。このため、ヒューズ制御回路用の低い電源電圧からアナログ回路用の高い電源電圧に変換する、例えばレベルシフト回路が必要となる。
【００２５】
図１３のヒューズ制御回路１０１において、溶断回路である溶断用トランジスタＭＮ０の電源電圧をＶＤＤ１、検知回路である検知用トランジスタＭＰ１電源電圧をＶＤＤ２と異ならせた場合（ＶＤＤ１＜ＶＤＤ２）、ノードＡの電圧は、ヒューズ素子１０２の溶断時にＨＩ電圧（電源電圧ＶＤＤ２）まで上昇することができない。
【００２６】
図１４のヒューズ制御回路１０３において、溶断回路である溶断用トランジスタＭＮ０の電源電圧をＶＤＤ１、検知回路である、定電流回路ＭＮ３及びフィードバックスイッチＭＮ４の電源電圧をＶＤＤ２と異ならせた場合（ＶＤＤ１＜ＶＤＤ２）、ノードＡの電圧は、ヒューズ素子の非溶断時にＨＩ電圧（電源電圧ＶＤＤ２）まで上昇することができない。
【００２７】
このため、一般的には、ヒューズ制御回路用の低い電源電圧からアナログ回路用の高い電源電圧に変換するレベルシフト回路（図１５）が必要となる。
【００２８】
また、ヒューズ素子が溶断されているか否かを検知する場合に、検知する信号がハイインピーダンス状態となるため不定になり、ヒューズ素子が溶断されているか否かを判断できない状態になる。
【００２９】
図１３のヒューズ制御回路１０１、及び図１４のヒューズ制御回路１０３では、ヒューズ素子溶断後の状態は、ヒューズ素子を溶断しないと確認できない。ウェハテスト工程や製品テスト工程でアナログ回路の調整を行う場合に、ヒューズ素子溶断前の状態を測定し、ヒューズ素子溶断後の状態を予測して、ヒューズ素子の溶断を行うことになる。ヒューズ素子溶断後の状態を測定し、調整範囲から外れている場合は不良品となる。
【００３０】
本発明は、上記従来の問題点に鑑みなされたものであって、その目的は、従来のヒューズ制御回路よりも回路規模が低減されたヒューズ制御回路、照度センサ、近接センサ、携帯電話、デジタルスチルカメラ、および電源回路を提供することにある。
【課題を解決するための手段】
【００３１】
本発明の一態様に係るヒューズ制御回路は、電流が流れることにより溶断するヒューズ素子と、上記ヒューズ素子に上記電流を流す溶断回路と、上記ヒューズ素子と上記溶断回路との接続点の電圧に応じた電圧を出力する検知回路とを備えるヒューズ制御回路であって、上記溶断回路が上記ヒューズ素子に電流を流すとき、上記接続点と上記検知回路とを切断するとともに、上記溶断回路が上記ヒューズ素子に電流を流さないとき、上記接続点と上記検知回路とを接続する分離用素子を備え、上記ヒューズ制御回路は、第１の電圧を上記溶断回路に供給する第１の電圧源と、第１の電圧より高い第２の電圧を上記検知回路に供給する第２の電圧源とを有しており、上記溶断回路は、溶断用ＰＭＯＳトランジスタを有しており、上記検知回路は、検知用ＰＭＯＳトランジスタと否定論理和回路とを有しており、上記分離用素子は、分離用ＮＭＯＳトランジスタを有しており、上記溶断用ＰＭＯＳトランジスタのゲートと、上記分離用ＮＭＯＳトランジスタのゲートとには、上記溶断回路に上記電流を流すか否かを指示する溶断指示信号が外部から入力され、上記溶断用ＰＭＯＳトランジスタのドレインには、第１の電圧が印加され、上記溶断用ＰＭＯＳトランジスタのソースは、上記分離用ＮＭＯＳトランジスタのドレインと、上記ヒューズ素子の一端とに接続され、上記ヒューズ素子の他端は、電気的に接地され、上記分離用ＮＭＯＳトランジスタのソースは、検知用ＰＭＯＳトランジスタのソースと、否定論理和回路の一方の入力に接続され、上記検知用ＰＭＯＳトランジスタのドレインには、第２の電圧が印加され、上記否定論理和回路の他方の入力には、リセット信号が入力され、上記検知用ＰＭＯＳトランジスタのゲートは、上記否定論理和回路の出力に接続される。
本発明のヒューズ制御回路は、上記課題を解決するために、電流が流れることにより溶断するヒューズ素子と、上記ヒューズ素子に上記電流を流す溶断回路と、上記ヒューズ素子と上記溶断回路との接続点の電圧に応じた電圧を出力する検知回路とを備えるヒューズ制御回路であって、上記溶断回路が上記ヒューズ素子に電流を流すとき、上記接続点と上記検知回路とを切断するとともに、上記溶断回路が上記ヒューズ素子に電流を流さないとき、上記接続点と上記検知回路とを接続する分離用素子を備えることを特徴とする。
【００３２】
上記発明によれば、上記ヒューズ制御回路は、上記分離用素子を備えている。上記分離用素子により、上記溶断回路が上記ヒューズ素子に電流を流すとき、上記接続点と上記検知回路とを切断するとともに、上記溶断回路が上記ヒューズ素子に電流を流さないとき、上記接続点と上記検知回路とを接続することが出来るので、第１の電圧を上記溶断回路に供給するとともに、上記第１の電圧より高い第２の電圧を上記検知回路に供給することが出来る。
【００３３】
従って、従来のヒューズ制御回路が必要としていた、より低い電源電圧からより高い電源電圧に変換するレベルシフト回路が不要となるので、従来のヒューズ制御回路よりも回路規模が低減されたヒューズ制御回路を提供出来る。
【００３４】
上記ヒューズ制御回路では、第１の電圧を上記溶断回路に供給する第１の電圧源と、第１の電圧より高い第２の電圧を上記検知回路に供給する第２の電圧源とを有しており、上記溶断回路は、溶断用ＰＭＯＳトランジスタを有しており、上記検知回路は、検知用ＰＭＯＳトランジスタと否定論理和回路とを有しており、上記分離用素子は、分離用ＮＭＯＳトランジスタを有しており、上記溶断用ＰＭＯＳトランジスタのゲートと、上記分離用ＮＭＯＳトランジスタのゲートとには、上記溶断回路に上記電流を流すか否かを指示する溶断指示信号が外部から入力され、上記溶断用ＰＭＯＳトランジスタのドレインには、第１の電圧が印加され、上記溶断用ＰＭＯＳトランジスタのソースは、上記分離用ＮＭＯＳトランジスタのドレインと、上記ヒューズ素子の一端とに接続され、上記ヒューズ素子の他端は、電気的に接地され、上記分離用ＮＭＯＳトランジスタのソースは、検知用ＰＭＯＳトランジスタのソースと、否定論理和回路の一方の入力に接続され、上記検知用ＰＭＯＳトランジスタのドレインには、第２の電圧が印加され、上記否定論理和回路の他方の入力には、リセット信号が入力され、上記検知用ＰＭＯＳトランジスタのゲートは、上記否定論理和回路の出力に接続されてもよい。
【００３５】
上記発明によれば、上記溶断指示信号に応じて上記溶断用ＰＭＯＳトランジスタがＯＮすると、上記ヒューズ素子の溶断がなされる。
【００３６】
上記ヒューズ素子の溶断後は、上記検知用ＰＭＯＳトランジスタと上記否定論理和回路とにより、上記ヒューズ素子が溶断されているか否かを検知する。
【００３７】
上記溶断指示信号が１の場合、上記溶断用ＰＭＯＳトランジスタはＯＦＦしている。上記ヒューズ素子が溶断していない場合、上記否定論理和回路の一方の入力の電圧はＬｏ電圧となり、上記リセット信号がＬｏ電圧であれば、上記否定論理和回路からＨＩ電圧が出力される。
【００３８】
上記ヒューズ素子が溶断している場合、上記否定論理和回路の一方の入力はハイインピーダンス状態となるため不定になり、上記否定論理和回路から出力される電圧は、Ｌｏ電圧かＨＩ電圧か判断できない状態になる。このため、上記否定論理和回路からの他方の入力に上記リセット信号を入力する。
【００３９】
上記リセット信号がＨＩ電圧の時、上記否定論理和回路の出力電圧は強制的にＬｏ電圧になり、上記検知用ＰＭＯＳトランジスタがＯＮすると、上記否定論理和回路の一方の入力の電圧はＨＩ電圧となる。その後、上記リセット信号がＬｏ電圧になっても、上記否定論理和回路の一方の入力の電圧はＨＩ電圧に保持され、上記否定論理和回路の出力電圧はＬｏ電圧に保持される。上記リセット信号と上記検知用ＰＭＯＳトランジスタとにより、上記否定論理和回路の一方の入力がハイインピーダンス状態となることを防止している。
【００４０】
また、上記発明によれば、上記分離用素子は、分離用ＮＭＯＳトランジスタで構成されている。このため、デジタル信号である上記溶断指示信号により制御でき、上記ヒューズ素子の溶断後の状態を、上記ヒューズ素子を溶断することなく、確認することが可能となる。
【００４１】
具体的には、上記ヒューズ制御回路において、上記溶断指示信号が１の時、上記分離用ＮＭＯＳトランジスタはＯＮしている。上記分離用ＮＭＯＳトランジスタがＯＮしているので、上記否定論理和回路の一方の入力の電圧はＬｏ電圧となる。上記否定論理和回路の出力電圧はＨＩ電圧となる。
【００４２】
上記溶断指示信号が０の時、上記分離用ＮＭＯＳトランジスタはＯＦＦしている。上記分離用ＮＭＯＳトランジスタがＯＦＦしているので、上記否定論理和回路の他方の入力に、上記リセット信号を入力してリセットすると、上記否定論理和回路の一方の入力の電圧はＨＩ電圧となる。上記否定論理和回路の出力電圧はＬｏ電圧となる。このとき、上記溶断用ＰＭＯＳトランジスタがＯＮしても上記ヒューズ素子を溶断しないようにするため、より低い電源電圧として０Ｖの電圧を、溶断用ＰＭＯＳトランジスタのドレインに印加するようにする。
【００４３】
このように、上記溶断指示信号により、上記ヒューズ素子の溶断前に上記否定論理和回路の出力電圧を制御できるので、上記ヒューズ素子の溶断後の状態を確認できる。
【００４４】
ウェハテスト工程や製品テスト工程においてアナログ回路を流れる電流の調整（または、抵抗値の調整）を行う場合に、ヒューズ素子の溶断前にヒューズ素子溶断後の状態を測定し、ヒューズ素子の溶断を行うことができる。ヒューズ素子溶断後の状態を事前に確認できるため、調整範囲から外れてヒューズ素子を溶断してしまうことがなくなる。
【００４５】
上記ヒューズ制御回路では、上記検知回路はインバータを有しており、上記否定論理和回路の出力は、上記インバータの入力に接続されてもよい。これにより、上記ヒューズ制御回路の出力電圧として、上記否定論理和回路の出力電圧と、上記否定論理和回路の出力電圧を反転した電圧とを用いることが出来る。
【００４６】
上記ヒューズ制御回路では、上記検知用ＰＭＯＳトランジスタ、上記否定論理和回路、及び上記分離用ＮＭＯＳトランジスタは、高耐圧プロセスで製造されてもよい。これにより、上記ヒューズ回路を高耐圧の製品、例えばＬＥＤドライバや電源回路等に適用することが可能である。
【００４７】
上記ヒューズ制御回路では、上記ヒューズ制御回路の電源投入時に、上記否定論理和回路の他方の入力にリセット信号が入力されてもよい。これにより、上記否定論理和回路の一方の入力が電源投入時にハイインピーダンス状態となることを防止できる。
【００４８】
上記ヒューズ制御回路では、上記ヒューズ素子は、シリサイド、ポリシリコン、またはメタルで形成されてもよい。これにより、一般的な半導体プロセスで上記ヒューズ素子を形成可能である。
【００４９】
本発明のヒューズ制御システムは、上記いずれかのヒューズ制御回路を複数備え、複数の上記ヒューズ制御回路のそれぞれ毎に、上記溶断指示信号が入力されてもよい。これにより、アナログ回路を流れる電流の調整（または、抵抗値の調整）について、より広範囲の調整を行うことが可能である。
【００５０】
上記ヒューズ制御システムでは、上記ヒューズ制御システムは、複数の上記ヒューズ制御回路のそれぞれが１ビットの信号を出力することによって、複数ビットの信号を出力し、複数の上記ヒューズ制御回路のうち、最上位ビットに対応する信号を出力する上記ヒューズ制御回路は、当該ヒューズ制御回路が備える上記否定論理和回路から上記１ビットの信号を出力し、最上位ビット以外のビットに対応する信号を出力する上記ヒューズ制御回路は、当該ヒューズ制御回路が備えるインバータから上記１ビットの信号を出力し、縦列接続された、上記出力される複数ビットのビット数の累乗抵抗を備え、上記累乗抵抗のそれぞれの抵抗値は、基準となる基準抵抗値に２のｍ乗を乗じた値であり（ｍは０以上の整数）、上記累乗抵抗の短絡および開放のいずれかを行なうスイッチが、上記累乗抵抗のそれぞれに設けられており、上記基準抵抗値に２のｍ乗を乗じた抵抗値を有する上記累乗抵抗に設けられた上記スイッチは、上記出力される複数ビットのｍ番目のビットの信号に従って、上記短絡または上記開放を行なってもよい。
【００５１】
上記複数ビットの信号が、４ビットの信号である場合を考える。この場合、最上位ビットは第３ビットであり、最下位ビットは第０ビットである。また上記基準抵抗値をＲとする。
【００５２】
上記ヒューズ制御システムにおいて、最上位ビットに対応する信号を出力する上記ヒューズ制御回路は、当該ヒューズ制御回路が備える上記否定論理和回路から上記１ビットの信号を出力し、最上位ビット以外のビットに対応する信号を出力する上記ヒューズ制御回路は、当該ヒューズ制御回路が備える上記インバータから上記１ビットの信号を出力する。
【００５３】
全ての上記ヒューズ制御回路においてヒューズが溶断されていない場合、上記複数ビットの信号は、「１０００」となる。１である最上位ビット（第３ビット）に対応する信号が入力される上記スイッチが、基準抵抗値Ｒに２の３乗を乗じた抵抗値を有する上記累乗抵抗（抵抗値８Ｒ）の両端を開放する時は、０である最上位ビット以外のビット（第０ビット、第１ビット、第２ビット）に対応する信号が入力される上記スイッチが、それぞれの信号に対応する抵抗（基準抵抗値Ｒに２の０乗を乗じた抵抗値を有する上記累乗抵抗（抵抗値Ｒ）、基準抵抗値Ｒに２の１乗を乗じた抵抗値を有する上記累乗抵抗（抵抗値２Ｒ）、基準抵抗値Ｒに２の２乗を乗じた抵抗値を有する上記累乗抵抗（抵抗値４Ｒ））の両端を短絡する。よって、直列に接続された、複数の上記累乗抵抗は、合成抵抗値が７Ｒとなる。
【００５４】
同様に、上記複数ビットの信号が、「００００」から「１１１１」まで変化した場合を考えると、上記合成抵抗値は、１５Ｒ〜０Ｒまで変化する。
【００５５】
従って、全ての上記ヒューズ素子が溶断していない状態、即ち上記合成抵抗値が７Ｒである状態を、抵抗値（または電流値）の調整範囲の基準とすることができる。従って、上記ヒューズ素子をいずれも溶断する必要がなくなるので、サンプルである上記ヒューズ素子にダメージを与えることがなく、またテスト工程の短縮化を図ることができる。
【００５６】
本発明の照度センサは、上記いずれかのヒューズ制御回路、または上記いずれかのヒューズ制御システムを備えるので、測定する照度のばらつきの小さい照度センサを構成できる。
【００５７】
上記照度センサでは、光学フィルタと樹脂パッケージとを介した光を受光するフォトダイオード、該フォトダイオードから出力されるアナログ電流をデジタル値に変換する制御回路、および、上記制御回路が上記変換を行う時の基準電流を増減する上記ヒューズ制御回路が一体として成ってもよい。上記ヒューズ制御回路により上記制御回路の基準電流を調整することで、上記光学フィルタの透過率のばらつき、上記樹脂パッケージの透過率のばらつき、上記フォトダイオードの変換効率のばらつき、上記基準電流のばらつき等の複数の要因による製造ばらつきを補正することが可能である。
【００５８】
本発明の近接センサは、上記いずれかのヒューズ制御回路、または上記いずれかのヒューズ制御システムを備えるので、検知結果のばらつきの小さい近接センサを構成できる。
【００５９】
上記近接センサでは、発光ダイオード、該発光ダイオードを駆動する発光ダイオード駆動回路、上記発光ダイオードから出射される光が樹脂パッケージを介して通過する第１の光学レンズ、上記発光ダイオードから出射される光の反射光が、第２の光学レンズおよび上記樹脂パッケージを介して入射するフォトダイオード、該フォトダイオードから出力されるアナログ電流をデジタル値に変換する制御回路、および、上記制御回路が上記変換を行う時の基準電流を増減する上記ヒューズ制御回路が一体として成ってもよい。上記ヒューズ制御回路により上記制御回路の基準電流を調整することで、上記フォトダイオードの変換効率のばらつき、上記基準電流のばらつき、上記発光ダイオードの駆動電流ばらつき等の複数の要因による製造ばらつきを補正することが可能である。
【００６０】
本発明の携帯電話は、画面を表示する液晶パネルと、上記液晶パネルを照射するバックライトと、上記バックライトの輝度を制御するバックライト制御部と、上記いずれかの照度センサ、または上記いずれかの近接センサとを備え、上記バックライト制御部は、上記照度センサまたは上記近接センサが有するアナログ−デジタル変換回路の出力信号に基づき、上記バックライトの輝度を制御することを特徴とする。
【００６１】
また、本発明のデジタルスチルカメラは、画面を表示する液晶パネルと、上記液晶パネルを照射するバックライトと、上記バックライトの輝度を制御するバックライト制御部と、上記いずれかの照度センサ、または上記いずれかの近接センサとを備え、上記バックライト制御部は、上記照度センサまたは上記近接センサが有するアナログ−デジタル変換回路の出力信号に基づき、上記バックライトの輝度を制御することを特徴とする。
【００６２】
これらの発明によれば、携帯電話の液晶パネルにおけるバックライトの輝度の制御、及びデジタルスチルカメラの液晶パネルにおけるバックライトの輝度の制御が可能となる。
【００６３】
本発明の電源回路は、上記いずれかのヒューズ制御回路を備えているので、高耐圧の電源回路として用いることが出来る。
【発明の効果】
【００６４】
本発明のヒューズ制御回路は、以上のように、溶断回路がヒューズ素子に電流を流すとき、接続点と検知回路とを切断するとともに、上記溶断回路が上記ヒューズ素子に電流を流さないとき、上記接続点と上記検知回路とを接続する分離用素子を備えるものである。
【００６５】
それゆえ、従来のヒューズ制御回路よりも回路規模が低減されたヒューズ制御回路、照度センサ、近接センサ、携帯電話、デジタルスチルカメラ、および電源回路を提供するという効果を奏する。
【図面の簡単な説明】
【００６６】
【図１】本発明の実施形態に係るヒューズ制御回路を示すブロック図である。
【図２】本発明の実施形態に係るヒューズ制御回路の実施例を示すブロック図である。
【図３】パワーオンリセット回路を備えるヒューズ制御回路を示すブロック図である。
【図４】本発明の実施形態に係るヒューズ制御回路を複数有するヒューズ制御回路のブロック図である。
【図５】本発明の実施形態に係る定電流回路の回路図である。
【図６】本発明の実施形態に係る、積分型のアナログ−デジタル変換回路を用いた照度センサを示すブロック図である。
【図７】本発明の実施形態に係る、積分型のアナログ−デジタル変換回路を用いた照度センサの動作を示す波形図である。
【図８】光学フィルタと樹脂パッケージとを介した光を受光するフォトダイオード、該フォトダイオードから出力されるアナログ電流をデジタル値に変換する制御回路、および、上記制御回路が上記変換を行う時の基準電流を増減する上記ヒューズ制御回路が一体として成る照度センサの例を示す正面図である。
【図９】一般的な近接センサの構成を示す正面図である。
【図１０】（ａ）は、一般的な近接センサに検知物が近接している時の波形図であり、（ｂ）は、一般的な近接センサに検知物が近接していない時の波形図である。
【図１１】発光ダイオード、該発光ダイオードを駆動する発光ダイオード駆動回路、上記発光ダイオードから出射される光が樹脂パッケージを介して通過する第１の光学レンズ、上記発光ダイオードから出射される光の反射光が、第２の光学レンズおよび上記樹脂パッケージを介して入射するフォトダイオード、該フォトダイオードから出力されるアナログ電流をデジタル値に変換する制御回路、および、上記制御回路が上記変換を行う時の基準電流を増減する上記ヒューズ制御回路が一体として成る近接センサの例を示す正面図である。
【図１２】本発明の実施形態に係る液晶表示装置のブロック図である。
【図１３】特許文献１の図１に対応する図であり、従来のヒューズ制御回路を示す回路図である。
【図１４】特許文献２の図２に対応する図であり、従来の他のヒューズ制御回路を示す回路図である。
【図１５】レベルシフト回路の回路図である。
【発明を実施するための形態】
【００６７】
本発明の一実施形態について図１〜図１２に基づいて説明すれば、以下の通りである。
【００６８】
図１は、本実施形態に係るヒューズ制御回路１を示すブロック図である。ヒューズ制御回路１は、ヒューズ素子Ｆ１に電流を導通させてヒューズ素子Ｆ１を溶断するか、またはヒューズ素子Ｆ１に電流を導通させずにヒューズ素子Ｆ１を溶断しないかを制御するとともに、ヒューズ素子が溶断されているか否かを検知出来るヒューズ制御回路である。
【００６９】
ヒューズ制御回路１は、電流が流れることにより溶断するヒューズ素子Ｆ１と、ヒューズ素子Ｆ１に上記電流を流すヒューズ溶断回路２（溶断回路）と、ヒューズ素子Ｆ１とヒューズ溶断回路２との接続点であるノードＢの電圧に応じた電圧を出力するヒューズ溶断検知回路３（検知回路）とを備えるヒューズ制御回路であって、ヒューズ溶断回路２がヒューズ素子Ｆ１に電流を流すとき、ノードＢとヒューズ溶断検知回路３とを切断するとともに、ヒューズ溶断回路２がヒューズ素子Ｆ１に電流を流さないとき、ノードＢとヒューズ溶断検知回路３とを接続する分離用素子４を備える。
【００７０】
ヒューズ制御回路１は、分離用素子４を備えている。分離用素子４により、ヒューズ溶断回路２がヒューズ素子Ｆ１に電流を流すとき、ノードＢとヒューズ溶断検知回路３とを切断するとともに、ヒューズ溶断回路２がヒューズ素子Ｆ１に電流を流さないとき、ノードＢとヒューズ溶断検知回路３とを接続することが出来るので、電源電圧ＶＤＤ１（第１の電圧）をヒューズ溶断回路２に供給するとともに、電源電圧ＶＤＤ１より高い電源電圧ＶＤＤ２（第２の電圧）をヒューズ溶断検知回路３に供給することが出来る。
【００７１】
従って、従来のヒューズ制御回路が必要としていた、より低い電源電圧（ＶＤＤ１）からより高い電源電圧（ＶＤＤ２）に変換するレベルシフト回路が不要となるので、従来のヒューズ制御回路よりも回路規模が低減されたヒューズ制御回路１を提供出来る。
【００７２】
〔ヒューズ制御回路１の実施例〕
図２は、本実施形態に係るヒューズ制御回路１の実施例を示すブロック図である。上述したように、ヒューズ制御回路１は、ヒューズ溶断回路２と、ヒューズ溶断検知回路３と、分離用素子４とを備えており、電源電圧ＶＤＤ１をヒューズ溶断回路２に供給する電圧源５１（第１の電圧源）と、電源電圧ＶＤＤ１より高い電源電圧ＶＤＤ２をヒューズ溶断検知回路３に供給する電圧源５２（第２の電圧源）とを有している。
【００７３】
ヒューズ溶断回路２は、溶断用トランジスタＭＰ０（溶断用ＰＭＯＳトランジスタ）を有している。ヒューズ溶断検知回路３は、検知用トランジスタＭＰ１（検知用ＰＭＯＳトランジスタ、プルアップ用トランジスタ）とＮＯＲ回路ＮＯＲ１（否定論理和回路）とを有している。分離用素子４は、分離用トランジスタＭＮ１（分離用ＮＭＯＳトランジスタ）を有している。なお、ヒューズ溶断検知回路３は、後述する出力ＯＵＴ＿Ｂを反転させるためのインバータ回路ＩＮＶ１（インバータ）をさらに有している。
【００７４】
ヒューズ溶断回路２において、溶断用トランジスタＭＰ０のゲートと、分離用トランジスタＭＮ１のゲートとには、ヒューズ溶断回路２に上記電流を流すか否かを指示する溶断指示信号ＴＲＩＭが、外部から入力される。溶断用トランジスタＭＰ０のドレインには、電源電圧ＶＤＤ１が印加されている。溶断用トランジスタＭＰ０のソースと、分離用トランジスタＭＮ１のドレインと、ヒューズ素子Ｆ１の一端とは、ノードＢに接続されている。ヒューズ素子Ｆ１の他端は、電気的に接地されている。
【００７５】
分離用トランジスタＭＮ１のソースは、ノードＡに接続されている。ノードＡは、検知用トランジスタＭＰ１のソースと、ＮＯＲ回路ＮＯＲ１の一方の入力に接続されている。検知用トランジスタＭＰ１のドレインには、電源電圧ＶＤＤ２が印加されている。ＮＯＲ回路ＮＯＲ１の他方の入力には、リセット信号ＲＥＳＥＴが入力される。
【００７６】
検知用トランジスタＭＰ１のゲートは、ＮＯＲ回路ＮＯＲ１の出力と、インバータ回路ＩＮＶ１（インバータ）の入力とに接続されており、出力ＯＵＴ＿Ｂとなる。インバータ回路ＩＮＶ１の出力は、出力ＯＵＴとなる。
【００７７】
【表５】
0005501801.tif 000006
【００７８】
図２のヒューズ制御回路１における、検知モード及び溶断モードを表５に示す。溶断指示信号ＴＲＩＭに応じて溶断用トランジスタＭＰ０がＯＮまたはＯＦＦし、溶断用トランジスタＭＰ０がＯＮする溶断モードにおいてヒューズ素子Ｆ１の溶断がなされる。
【００７９】
ヒューズ素子Ｆ１の溶断後は、検知用トランジスタＭＰ１とＮＯＲ回路ＮＯＲ１とにより、ヒューズ素子Ｆ１が溶断されているか否か（溶断／非溶断）を検知する（検知モード）。
【００８０】
検知モードのとき、溶断指示信号ＴＲＩＭは１とし、溶断用トランジスタＭＰ０はＯＦＦしている。ヒューズ素子Ｆ１が非溶断の場合、ノードＡの電圧はＬｏ電圧となり、後述するリセット信号ＲＥＳＥＴがＬｏ電圧であれば、出力ＯＵＴ＿ＢからはＨＩ電圧が出力される。
【００８１】
ヒューズ素子Ｆ１が溶断している場合、ノードＡはハイインピーダンス状態となるため不定になり、出力ＯＵＴ＿Ｂから出力される電圧は、Ｌｏ電圧かＨＩ電圧か判断できない状態になる。このため、ＮＯＲ回路ＮＯＲ１の他方の入力にリセット信号ＲＥＳＥＴを入力する。リセット信号ＲＥＳＥＴがＬｏ電圧またはＨＩ電圧のときの、ノードＡの電圧及び出力ＯＵＴ＿Ｂ，ＯＵＴの電圧を表６に示す。
【００８２】
【表６】
0005501801.tif 000007
【００８３】
リセット信号ＲＥＳＥＴがＨＩ電圧の時、出力ＯＵＴ＿Ｂは強制的にＬｏ電圧になり、検知用トランジスタＭＰ１がＯＮすると、ノードＡの電圧はＨＩ電圧となる。その後、リセット信号ＲＥＳＥＴがＬｏ電圧になっても、ノードＡの電圧はＨＩ電圧に保持され、出力ＯＵＴ＿ＢはＬｏ電圧に保持される。リセット信号ＲＥＳＥＴと検知用トランジスタＭＰ１とにより、ノードＡがハイインピーダンス状態となることを防止している。
【００８４】
また、図２のヒューズ制御回路１によれば、分離用素子４は、ＭＯＳトランジスタである分離用トランジスタＭＮ１で構成されている。このため、デジタル信号である溶断指示信号ＴＲＩＭにより制御でき、ヒューズ素子Ｆ１の溶断後の状態を、ヒューズ素子Ｆ１を溶断することなく、確認することが可能となる。
【００８５】
具体的には、図２のヒューズ制御回路１において、溶断指示信号ＴＲＩＭが１の時、分離用トランジスタＭＮ１はＯＮしている。分離用トランジスタＭＮ１がＯＮしているので、ノードＡの電圧はＬｏ電圧となる。出力ＯＵＴ＿Ｂの電圧はＨＩ電圧となる。
【００８６】
溶断指示信号ＴＲＩＭが０の時、分離用トランジスタＭＮ１はＯＦＦしている。分離用トランジスタＭＮ１がＯＦＦしているので、ヒューズ溶断検知回路３が有するＮＯＲ回路ＮＯＲ１の他方の入力に、リセット信号ＲＥＳＥＴを入力してリセットすると、ノードＡの電圧はＨＩ電圧となる。出力ＯＵＴ＿Ｂの電圧はＬｏ電圧となる。このとき、溶断用トランジスタＭＰ０がＯＮしてもヒューズ素子Ｆ１を溶断しないようにするため、電源電圧ＶＤＤ１として０Ｖの電圧を、溶断用トランジスタＭＰ０のドレインに印加するようにする。
【００８７】
このように、溶断指示信号ＴＲＩＭにより、ヒューズ素子Ｆ１の溶断前に出力ＯＵＴ＿Ｂの電圧を制御できるので、ヒューズ素子Ｆ１の溶断後の状態を確認できる。
【００８８】
ウェハテスト工程や製品テスト工程においてアナログ回路の調整を行う場合に、ヒューズ素子の溶断前にヒューズ素子溶断後の状態を測定し、ヒューズ素子の溶断を行うことができる。ヒューズ素子溶断後の状態を事前に確認できるため、調整範囲から外れてヒューズ素子を溶断してしまうことがなくなる。
【００８９】
上記実施の形態では、ヒューズ制御回路１を、ヒューズ溶断回路２とヒューズ溶断検知回路３とで異なる電源電圧を供給するレベルシフト機能内蔵ヒューズ制御回路として説明した。しかし、従来のヒューズ制御回路と同様に、ヒューズ溶断回路２とヒューズ溶断検知回路３との電源電圧は同じ電源電圧ＶＤＤ２としてもよい。そして、ヒューズ溶断回路２とヒューズ溶断検知回路３との間に分離用素子４（分離用トランジスタＭＮ１）を挿入し、分離用素子４をＯＮまたはＯＦＦする。こうすることで、製品テスト工程において、ヒューズ素子の溶断前に、ヒューズ素子が溶断されている状態とヒューズ素子が溶断されていない状態とを設定することもできる。
【００９０】
ヒューズ制御回路をアナログ回路のチューニングに使う場合、ヒューズ制御回路はデジタル回路であるため、低い電源電圧で動作させる。一方、アナログ回路は、ヒューズ制御回路用の低い電源電圧よりも高い電源電圧で動作させる。このため、ヒューズ制御回路用の低い電源電圧からアナログ回路用の高い電源電圧に変換する回路、例えばレベルシフト回路が必要となる。
【００９１】
図２のヒューズ制御回路１は、分離用素子４を備えている。このため、ヒューズ溶断回路２の電源電圧ＶＤＤ１とヒューズ溶断検知回路３の電源電圧ＶＤＤ２とが異なる場合でも、ノードＡの電圧は、ヒューズ素子Ｆ１の溶断時にＨＩ電圧（電源電圧ＶＤＤ２）までレベルシフトすることが可能である。
【００９２】
ここで、分離用素子４及びヒューズ溶断検知回路３に、高耐圧プロセスで製造したトランジスタを用いることで、ヒューズ回路１を高耐圧の製品、例えばＬＥＤドライバや高耐圧の電源回路等に適用することが可能である。
【００９３】
半導体プロセスでは、ゲート材料としてポリシリコン上に金属材料をシリサイドして形成し、ゲート材料を低抵抗化するプロセスは既に一般的である。ゲート材料に電流を流すことにより、シリサイド層を溶断し、高抵抗化することを利用したヒューズ素子の技術がある。ヒューズ素子を、シリサイド、ポリシリコン、またはメタルで形成することにより、一般的な半導体プロセスでヒューズ素子を形成可能である。
【００９４】
〔パワーオンリセット回路６〕
図３は、パワーオンリセット回路６を備えるヒューズ制御回路５を示すブロック図である。ヒューズ制御回路５は、ヒューズ制御回路１と、パワーオンリセット回路６と、ＯＲ回路ＯＲ１とを備えている。
【００９５】
ＯＲ回路ＯＲ１の一方の入力には、リセット信号ＲＥＳＥＴが入力される。ＯＲ回路ＯＲ１の他方の入力には、パワーオンリセット信号ＰＯＮ＿ＲＥＳＥＴが入力される。ＯＲ回路ＯＲ１の出力は、ヒューズ制御回路１のＮＯＲ回路ＮＯＲ１の他方の入力に接続されている。
【００９６】
図３のヒューズ制御回路５は、電源投入時にレジスタの状態を初期値に設定するパワーオンリセット回路６を備えている。電源投入時に、パワーオンリセット信号ＰＯＮ＿ＲＥＳＥＴが、パワーオンリセット回路６から出力される。パワーオンリセット信号ＰＯＮ＿ＲＥＳＥＴを、ヒューズ制御回路１に入力されるリセット信号ＲＥＳＥＴに付加することにより、ヒューズ制御回路１のノードＡが電源投入時にハイインピーダンス状態となることを防止できる。
【００９７】
〔ヒューズ制御回路１を複数有するヒューズ制御システム７〕
図４は、本実施形態に係るヒューズ制御回路１を複数有するヒューズ制御システム７のブロック図である。ヒューズ制御システム７は、複数のヒューズ制御回路１のそれぞれ毎に１ビットの信号を出力することにより、複数ビットの信号を出力するヒューズ制御回路であって、ヒューズ制御回路１であるヒューズ制御回路＜０＞〜＜３＞を有している。ヒューズ制御回路＜０＞〜＜３＞には、それぞれに対応した溶断指示信号ＴＲＩＭ＜０＞〜ＴＲＩＭ＜３＞が入力される。
【００９８】
ヒューズ制御回路＜０＞〜＜３＞には、共通のリセット信号ＲＥＳＥＴが入力されるとともに、共通の電源電圧ＶＤＤ１，ＶＤＤ２が供給される。
【００９９】
ヒューズ制御回路＜０＞の出力は、出力ＯＵＴ＿Ｂ＜０＞，ＯＵＴ＜０＞となる。同様に、ヒューズ制御回路＜１＞の出力は、出力ＯＵＴ＿Ｂ＜１＞，ＯＵＴ＜１＞となり、ヒューズ制御回路＜２＞の出力は、出力ＯＵＴ＿Ｂ＜２＞，ＯＵＴ＜２＞となり、ヒューズ制御回路＜３＞の出力は、出力ＯＵＴ＿Ｂ＜３＞，ＯＵＴ＜３＞となる。
【０１００】
図４のヒューズ制御システム７に示すように、ヒューズ制御回路１を複数設けることで、アナログ回路を流れる電流の調整（または、抵抗値の調整）について、より広範囲の調整を行うことが可能である。
【０１０１】
〔ヒューズ制御システム７を備える定電流回路８〕
図５は、本実施形態に係る定電流回路８の回路図である。定電流回路８は、オペアンプ回路ＯＰＡＭＰ１、定電流源トランジスタＭＰ２，ＭＰ３、抵抗Ｒ１〜Ｒ５、調整用スイッチトランジスタＭＮ５，ＭＮ６，ＭＮ７，ＭＮ８、及びヒューズ制御システム７を備えている。
【０１０２】
定電流回路８において、ヒューズ制御システム７は、ヒューズ制御回路＜３：０＞、即ちヒューズ制御回路＜０＞〜＜３＞を有しており、溶断指示信号ＴＲＩＭ＜３：０＞、即ち溶断指示信号ＴＲＩＭ＜０＞〜ＴＲＩＭ＜３＞が入力される。ヒューズ制御システム７には、ヒューズ制御回路＜０＞〜＜３＞において共通のリセット信号ＲＥＳＥＴが入力されるとともに、共通の電源電圧ＶＤＤ１，ＶＤＤ２が供給される。
【０１０３】
ヒューズ制御システム７の出力ＯＵＴ＿Ｂ＜３＞は、調整用スイッチトランジスタＭＮ８のゲートに接続されている。同様に、出力ＯＵＴ＜２＞は、調整用スイッチトランジスタＭＮ７のゲートに接続されており、出力ＯＵＴ＜１＞は、調整用スイッチトランジスタＭＮ６のゲートに接続されており、出力ＯＵＴ＜０＞は、調整用スイッチトランジスタＭＮ５のゲートに接続されている。
【０１０４】
調整用スイッチトランジスタＭＮ５のドレインと、抵抗Ｒ５の一端とは、電気的に接地されている。調整用スイッチトランジスタＭＮ５のソースと、抵抗Ｒ５の他端と、調整用スイッチトランジスタＭＮ６のドレインと、抵抗Ｒ４の一端とは、互いに接続されている。調整用スイッチトランジスタＭＮ６のソースと、抵抗Ｒ４の他端と、調整用スイッチトランジスタＭＮ７のドレインと、抵抗Ｒ３の一端とは、互いに接続されている。調整用スイッチトランジスタＭＮ７のソースと、抵抗Ｒ３の他端と、調整用スイッチトランジスタＭＮ８のドレインと、抵抗Ｒ２の一端とは、互いに接続されている。
【０１０５】
調整用スイッチトランジスタＭＮ８のソースと、抵抗Ｒ２の他端とは、抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端は、オペアンプ回路ＯＰＡＭＰ１の非反転入力端子（＋）と、定電流源トランジスタＭＰ２のソースとに接続されている。
【０１０６】
オペアンプ回路ＯＰＡＭＰ１の反転入力端子（−）には、基準電圧ＶＲＥＦ（定電圧）が入力される。オペアンプ回路ＯＰＡＭＰ１の出力は、定電流源トランジスタＭＰ２のゲートと、定電流源トランジスタＭＰ３のゲートとに接続されている。定電流源トランジスタＭＰ２のドレインと、定電流源トランジスタＭＰ３のドレインとには、電源電圧ＶＤＤ２が入力される。
【０１０７】
抵抗Ｒ１の抵抗値は１６Ｒである。同様に、抵抗Ｒ２の抵抗値は８Ｒであり、抵抗Ｒ３の抵抗値は４Ｒであり、抵抗Ｒ４の抵抗値は２Ｒであり、抵抗Ｒ５の抵抗値はＲである。
【０１０８】
このような定電流回路８において、定電流源トランジスタＭＰ３のソースから出力される基準電流ＩＲＥＦ（定電流）は、以下に示す（１）式で求められる。
ＩＲＥＦ＝ＶＲＥＦ／Ｒ＿ｔｏｔａｌ    （１）
（１）式において、ＶＲＥＦは上述したように基準電圧（定電圧）である。また、Ｒ＿ｔｏｔａｌは、ヒューズ制御システム７により調整された後の、抵抗Ｒ１の他端と抵抗Ｒ５の一端との間の抵抗値であり、１６Ｒ〜３１Ｒまで調整可能である。
【０１０９】
半導体プロセスを用いて構成した抵抗の抵抗値には、±２０％程度の製造ばらつきが生じている。ヒューズ制御回路１を複数設けたヒューズ制御システム７を用いることで、抵抗値を広い範囲で調整することが可能であり、高精度に調整することもできる。
【０１１０】
以下に示す表７では、ヒューズ素子の非溶断を０、ヒューズ素子の溶断を１として、ヒューズ制御回路＜３＞〜ヒューズ制御回路＜０＞のヒューズ素子の状態を、Ｆｕｓｅ＜３：０＞で表すこととする。
【０１１１】
【表７】
0005501801.tif 000008
【０１１２】
ヒューズ制御システム７では、ヒューズ制御システム７は、複数のヒューズ制御回路１のそれぞれが１ビットの信号を出力することによって、複数ビットの信号を出力し、複数のヒューズ制御回路１のうち、最上位ビットに対応する信号を出力するヒューズ制御回路１は、当該ヒューズ制御回路１が備えるＮＯＲ回路ＮＯＲ１から上記１ビットの信号を出力し、最上位ビット以外のビットに対応する信号を出力するヒューズ制御回路１は、当該ヒューズ制御回路１が備えるインバータ回路ＩＮＶ１から上記１ビットの信号を出力し、縦列接続された、上記出力される複数ビットのビット数の抵抗Ｒ２〜Ｒ５を備え、抵抗Ｒ２〜Ｒ５のそれぞれの抵抗値は、基準となる基準抵抗値Ｒに２のｍ乗を乗じた値であり（ｍは０以上の整数）、抵抗Ｒ２〜Ｒ５の短絡および開放のいずれかを行なう調整用スイッチトランジスタＭＮ８，ＭＮ７，ＭＮ６，ＭＮ５が、抵抗Ｒ２〜Ｒ５のそれぞれに設けられており、基準抵抗値Ｒに２のｍ乗を乗じた抵抗値を有する抵抗Ｒ２〜Ｒ５に設けられた調整用スイッチトランジスタＭＮ８，ＭＮ７，ＭＮ６，ＭＮ５は、上記出力される複数ビットのｍ番目のビットの信号に従って、上記短絡または上記開放を行なってもよい。
【０１１３】
表７において上記複数ビットの信号が、４ビットの信号である場合を考える。この場合、最上位ビットは第３ビットであり、最下位ビットは第０ビットである（ｍ＝０，１，２，３）。また、上記基準抵抗値をＲとする。
【０１１４】
ヒューズ制御システム７において、最上位ビットに対応する信号を出力するヒューズ制御回路１は、当該ヒューズ制御回路が備えるＮＯＲ回路ＮＯＲ１から１ビットの信号を出力し、最上位ビット以外のビットに対応する信号を出力するヒューズ制御回路１は、当該ヒューズ制御回路１が備えるインバータ回路ＩＮＶ１から１ビットの信号を出力する。
【０１１５】
全てのヒューズ制御回路１においてヒューズが溶断されていない場合、上記複数ビットの信号は、「１０００」となる。１である最上位ビット（第３ビット）に対応する信号が入力される上記スイッチ（調整用スイッチトランジスタＭＮ８）が、基準抵抗値Ｒに２の３乗を乗じた抵抗値を有する上記累乗抵抗（抵抗値８Ｒ、抵抗Ｒ２）の両端を開放する時は、０である最上位ビット以外のビット（第０ビット、第１ビット、第２ビット）に対応する信号が入力される上記スイッチ（調整用スイッチトランジスタＭＮ５〜Ｍ７）が、それぞれの信号に対応する抵抗（基準抵抗値Ｒに２の０乗を乗じた抵抗値を有する上記累乗抵抗（抵抗値Ｒ、抵抗Ｒ５）、基準抵抗値Ｒに２の１乗を乗じた抵抗値を有する上記累乗抵抗（抵抗値２Ｒ、抵抗Ｒ４）、基準抵抗値Ｒに２の２乗を乗じた抵抗値を有する上記累乗抵抗（抵抗値４Ｒ、抵抗Ｒ３））の両端を短絡する。よって、直列に接続された、複数の上記２のｍ乗を乗じた抵抗は、合成抵抗値が７Ｒとなる。
【０１１６】
同様に、上記複数ビットの信号が、「００００」から「１１１１」まで変化した場合を考えると、上記合成抵抗値（抵抗Ｒ２〜Ｒ５までの合成抵抗値）は、１５Ｒ〜０Ｒまで変化する。この場合、全てのヒューズ制御回路１においてヒューズが溶断されていない場合、上記複数ビットの信号が「１０００」である状態が、抵抗値（または電流値）の調整範囲の基準となる（抵抗値は７Ｒ）。
【０１１７】
ヒューズ制御システム７を用いる定電流回路８では、抵抗Ｒ２〜Ｒ５に対してさらに抵抗Ｒ１（抵抗値１６Ｒ）が直列に接続されている。よって、上記複数ビットの信号が、「００００」から「１１１１」まで変化した場合、抵抗Ｒ１〜Ｒ５までの合成抵抗値は、３１〜１６Ｒまで変化する（Ｒ＿ｔｏｔａｌ）。この場合においても、全てのヒューズ制御回路１においてヒューズが溶断されていない場合、上記複数ビットの信号が「１０００」である状態が、抵抗値（または電流値）の調整範囲の基準となる（抵抗値は２３Ｒ）。
【０１１８】
このように、ヒューズ制御システム７の最上位ビット（most significant bit：ＭＳＢ）の出力として、出力ＯＵＴ＜３＞を反転した出力ＯＵＴ＿Ｂ＜３＞を用いることで、全てのヒューズ素子が溶断していない状態、即ちＦｕｓｅ＜３：０＞＝００００を、抵抗値（または電流値）の調整範囲の基準とすることができる。これにより、ヒューズ素子の溶断が必要ない場合、サンプルであるヒューズ素子にダメージを与えることがなく、またテスト工程の短縮化を図ることができる。
【０１１９】
〔アナログ−デジタル変換回路１１を用いた照度センサ２１〕
照度センサ（照度センサ装置）は、太陽光、蛍光灯などの光をフォトダイオードで電流に変換し、積分型のアナログ−デジタル変換回路でデジタル出力する方式が一般的である。図６は、本実施形態に係る、積分型のアナログ−デジタル変換回路１１を用いた照度センサ２１を示すブロック図である。
【０１２０】
照度センサ２１は、アナログ−デジタル変換回路１１と、フォトダイオードＰＤ１とを備えている。
【０１２１】
アナログ−デジタル変換回路１１は、大略的には、充電回路１２、比較回路１３、制御回路１４、及び放電回路１６を備えている。
【０１２２】
充電回路１２は、容量Ｃ１及び差動増幅器ＡＭＰ１を有している。比較回路１３は、コンパレータＣＭＰ１、スイッチＳＷ１、電圧源Ｖ１及びスイッチ制御回路１７を有している。電圧源Ｖ１は、基準電圧ｖｒｅｆを出力する。制御回路１４は、ＤフリップフロップＤ−ＦＦ及びカウンタ１８を有している。放電回路１６は、電流源Ｉ１及びスイッチＳＷ２を有している。
【０１２３】
アナログ−デジタル変換回路１１では、電流源Ｉ１の入力には、電源電圧Ｖｄｄが印加されている。電流源Ｉ１の出力は、スイッチＳＷ２の一端に接続されている。スイッチＳＷ２の他端、容量Ｃ１の一端、差動増幅器ＡＭＰ１の反転入力端子（−）、及びフォトダイオードＰＤ１のカソードは、互いに接続されている。フォトダイオードＰＤ１のアノードは、電気的に接地されている。フォトダイオードＰＤ１には、入力電流Ｉｉｎが流れる。
【０１２４】
容量Ｃ１の他端、差動増幅器ＡＭＰ１の出力、コンパレータＣＭＰ１の非反転入力端子（＋）及びスイッチＳＷ１の一端は、互いに接続されている。差動増幅器ＡＭＰ１の出力からは、出力電圧ｖｓｉｇが出力される。スイッチＳＷ１の他端は、コンパレータＣＭＰ１の反転入力端子（−）及び電圧源Ｖ１の出力に接続されている。
【０１２５】
コンパレータＣＭＰ１の出力は、ＤフリップフロップＤ−ＦＦの入力に接続されている。コンパレータＣＭＰ１の出力からは、比較信号ｃｏｍｐが出力される（比較回路３の出力）。ＤフリップフロップＤ−ＦＦの出力は、カウンタ１８の入力に接続されている。スイッチＳＷ２の開閉を制御する信号は、ＤフリップフロップＤ−ＦＦからスイッチＳＷ２の制御入力に出力される。
【０１２６】
そして、差動増幅器ＡＭＰ１の非反転入力端子（＋）及び電圧源Ｖ１の入力は、電気的に接地されている。
【０１２７】
アナログ−デジタル変換回路１１は、入力電流Ｉｉｎの電流量をデジタル変換して出力するアナログ−デジタル変換回路であり、入力電流Ｉｉｎに応じた電荷を蓄える容量Ｃ１を有する充電回路１２を備え、蓄えた電荷を放電する放電回路１６を備え、充電回路１２の出力電圧ｖｓｉｇと基準電圧ｖｒｅｆとを比較する比較回路１３を備え、電圧源Ｖ１の出力と充電回路１２の出力との間を開閉するスイッチＳＷ１を備える。また、アナログ−デジタル変換回路１１は、スイッチＳＷ１の開閉を制御するスイッチ制御信号をスイッチＳＷ１に出力するスイッチ制御回路１７を備え、比較回路１３から出力される比較信号ｃｏｍｐから放電回数に応じたデジタル値を出力する制御回路１４を備える。
【０１２８】
アナログ−デジタル変換回路１１を用いることで、積分型のアナログ−デジタル変換回路が備えている、広いダイナミックレンジ及び高い分解能でのアナログ−デジタル変換が可能である。
【０１２９】
アナログ−デジタル変換回路１１の動作開始時は、スイッチ制御回路１７からのスイッチ制御信号によりスイッチＳＷ１が閉じている。このため、積分回路である充電回路１２の出力電圧ｖｓｉｇは、基準電圧ｖｒｅｆに充電されている。充電期間（データ変換時間）ｔ＿ｃｏｎｖの間、スイッチ制御回路１７からのスイッチ制御信号によりスイッチＳＷ１が開くことで、入力電流Ｉｉｎにより容量Ｃ１に電荷が充電され、アナログ−デジタル変換される。アナログ−デジタル変換回路１１の詳細な動作を以下に示す。
【０１３０】
まず、放電回路１６により、一定の電荷Ｉｒｅｆ＊ｔ＿ｃｌｋを放電させる（プリチャージ動作）。ここで、Ｉｒｅｆは電流源Ｉ１から出力される基準電流であり、ｔ＿ｃｌｋはクロック信号（クロック信号）ｃｌｋの周期である。
【０１３１】
この後、積分回路である充電回路１２（積分器）は入力電流Ｉｉｎにより充電され、充電回路１２の出力電圧ｖｓｉｇが基準電圧ｖｒｅｆを超えると、比較回路１３から出力される比較信号ｃｏｍｐがＨＩ電圧になる。
【０１３２】
比較信号ｃｏｍｐは、ＤフリップフロップＤ−ＦＦにより遅延され、電荷信号ｃｈａｒｇｅとなる。電荷信号ｃｈａｒｇｅは、入力された回数だけＨＩとなる。
【０１３３】
電荷信号ｃｈａｒｇｅが放電回路のスイッチＳＷ２に入力されてスイッチＳＷ２が閉じると、放電回路１６において一定の電荷（Ｉｒｅｆ＊ｔ＿ｃｌｋ）が放電される。カウンタ１８により所定の時間の放電回数を数えることで、入力された電荷量に応じた値がデジタル出力（ＤＯＵＴ）される。
【０１３４】
図７は、本実施形態に係る、積分型のアナログ−デジタル変換回路１１を用いた照度センサ２１の動作を示す波形図である。入力電流Ｉｉｎによる総充電電荷量と、Ｉｒｅｆ＊ｔ＿ｃｌｋによる総放電電荷量とが、等しくなるように動作するので、以下に示す（２）式及び（３）式が成立する。
総充電電荷量＝Ｉｉｎ＊ｔ＿ｃｏｎｖ    （２）
総放電電荷量＝Ｉｒｅｆ＊（ｔ＿ｃｌｋ）＊ｃｏｕｎｔ    （３）
総充電電荷量＝総放電電荷量より、以下に示す（４）式が成立する。
ｃｏｕｎｔ＝（Ｉｉｎ＊ｔ＿ｃｏｎｖ）／（Ｉｒｅｆ＊ｔ＿ｃｌｋ）    （４）
（２）式〜（４）式において、ｔ＿ｃｌｋはクロック信号ｃｌｋの周期、ｔ＿ｃｏｎｖは充電期間（データ変換時間）、ｃｏｕｎｔは放電回数をカウントした値（カウント数）、Ｉｒｅｆは基準電流である。
【０１３５】
（４）式より、アナログ−デジタル変換回路１１の最小分解能は、（Ｉｒｅｆ＊ｔ＿ｃｌｋ）で決定されることになる。
【０１３６】
ここで、
充電期間ｔ＿ｃｏｎｖ＝ｔ＿ｃｌｋ＊２＾ｎ（ｎは分解能）    （５）
としてｔ＿ｃｌｋ＊２＾ｎの期間充電するように設定すると、（４）式から以下に示す（６）式が導出される。
ｃｏｕｎｔ＝Ｉｉｎ／（Ｉｒｅｆ）＊２＾ｎ    （６）
例えば、分解能ｎ＝１６ビットの場合、カウント数ｃｏｕｎｔは、入力電流Ｉｉｎに応じた値を、０〜６５５３５の範囲で出力することになる。
【０１３７】
電流源Ｉ１から出力される基準電流Ｉｒｅｆがばらつくことにより、カウント数ｃｏｕｎｔがばらつく。カウント数ｃｏｕｎｔがばらつくことにより、照度センサで測定する照度がばらつく。
【０１３８】
測定する照度がばらつくことを防ぐためには、電流源Ｉ１として、ばらつきの小さい基準電流源が求められる。ヒューズ制御システム７により、電流源Ｉ１の基準電流Ｉｒｅｆを調整することで、測定する照度のばらつきの小さい照度センサを構成できる。
【０１３９】
なお、ヒューズ制御システム７に代えて、ヒューズ制御回路１，５により基準電流Ｉｒｅｆを調整してもよい。
【０１４０】
図８は、光学フィルタ２３と樹脂パッケージ２４とを介した光を受光するフォトダイオードＰＤ１、フォトダイオードＰＤ１から出力されるアナログ電流をデジタル値に変換する制御回路２２、および、制御回路２２が上記変換を行う時の基準電流Ｉｒｅｆを増減するヒューズ制御システム７が一体として成る照度センサ２１の例を示す正面図である。フォトダイオードＰＤ１、制御回路２２、及びヒューズ制御システム７は、通常１つの集積回路（ＩＣ：Integrated Circuit）で構成される。
【０１４１】
照度センサ２１に入射した光は、光学フィルタ２３及び樹脂パッケージ２４を透過し、フォトダイオードＰＤ１で電流に変換される。フォトダイオードＰＤ１で変換された電流（アナログ電流）は、制御回路２２、一般的には上記のような積分型のアナログ−デジタル変換回路１１でデジタル値に変換され出力される。
【０１４２】
ここで、複数の要因による製造ばらつきにより、出力されるデジタル値はばらつきを持ったものになる。複数の要因とは、光学フィルタ２３の透過率のばらつき、樹脂パッケージ２４の透過率のばらつき、フォトダイオードＰＤ１の変換効率のばらつき、アナログ−デジタル変換回路１１の基準電流Ｉｒｅｆのばらつきであり、それぞれ±１０％〜１５％程度のばらつきがあるとすると、出力されるデジタル値は、２乗平均で±２０％〜３０％のばらつきを持つことになる。
【０１４３】
フォトダイオードＰＤ１、制御回路２２、ヒューズ制御システム７は集積回路として一体化されて製造される。ウェハテスト工程で特定の光源を入力とし、アナログ−デジタル変換回路１１の出力値を測定することによって、フォトダイオードＰＤ１の変換効率のばらつき、及びアナログ−デジタル変換回路１１の基準電流Ｉｒｅｆのばらつき等の複数の要因による製造ばらつきを含めて出力値を測定できる。
【０１４４】
その後、ヒューズ制御システム７によりアナログ−デジタル変換回路１１の基準電流Ｉｒｅｆを調整することで、フォトダイオードＰＤ１の変換効率のばらつき、及びアナログ−デジタル変換回路１１の基準電流Ｉｒｅｆのばらつき等の複数の要因による製造ばらつきを補正することが可能である。
【０１４５】
フォトダイオードＰＤ１、制御回路２２、ヒューズ制御システム７、光学フィルタ２３、及び樹脂パッケージ２４は、１つのパッケージとして一体化されて製造される。製品テスト工程で特定の光源を入力とし、アナログ−デジタル変換回路１１の出力値を測定することによって、光学フィルタ２３の透過率のばらつき、樹脂パッケージ２４の透過率のばらつき、フォトダイオードＰＤ１の変換効率のばらつき、アナログ−デジタル変換回路１１の基準電流Ｉｒｅｆのばらつき等の複数の要因による製造ばらつきを含めて測定できる。
【０１４６】
その後、ヒューズ制御システム７によりアナログ−デジタル変換回路１１の基準電流Ｉｒｅｆを調整することで、光学フィルタ２３の透過率のばらつき、樹脂パッケージ２４の透過率のばらつき、フォトダイオードＰＤ１の変換効率のばらつき、アナログ−デジタル変換回路１１の基準電流Ｉｒｅｆのばらつき等の複数の要因による製造ばらつきを補正することが可能である。例えば、４ビット分のヒューズ制御システム７で基準電流Ｉｒｅｆを調整すると、１６段階の調整が可能であるので±２．５％〜３．７５％のばらつきに補正できる。
【０１４７】
〔アナログ−デジタル変換回路１１を用いた近接センサ３１〕
近接センサ（近接センサ装置）は、積分型のアナログ−デジタル変換回路、発光ダイオードの駆動回路を備える方式が、近年、採用されている。
【０１４８】
図９は、一般的な近接センサ１３１の構成を示す正面図である。近接センサ１３１は、フォトダイオードＰＤ１、発光ダイオードＬＥＤ（Light Emitting Diode）、制御回路１３２、及びＬＥＤ駆動回路１３３を備えている。ＬＥＤ駆動回路１３３から発光ダイオードＬＥＤを駆動し、受光用のフォトダイオードＰＤ１で電流に変換し、制御回路１３２で検知する。
【０１４９】
図１０（ａ）は、一般的な近接センサ１３１に検知物１３４が近接している時の波形図である。図１０（ｂ）は、一般的な近接センサ１３１に検知物１３４が近接していない時の波形図である。発光ダイオードＬＥＤを駆動している期間のデータ（Ｄａｔａ１）と、発光ダイオードＬＥＤを駆動していない期間のデータ（Ｄａｔａ２）との差分を、近接データ（Ｄａｔａ１−Ｄａｔａ２）とする。
【０１５０】
検知物１３４がある場合、検知物１３４からの反射光１３５が強いため、フォトダイオードＰＤ１の電流は大きくなり、近接データ（Ｄａｔａ１−Ｄａｔａ２）が制御回路１３２の閾値Ｄａｔａ＿ｔｈを越えるので、近接と判断される（図１０（ａ））。
【０１５１】
検知物１３４がない場合、検知物１３４からの反射光１３５が弱いため、フォトダイオードＰＤ１の電流は小さく、近接データ（Ｄａｔａ１−Ｄａｔａ２）が制御回路１３２の閾値Ｄａｔａ＿ｔｈを越えないので、非近接と判断される（図１０（ｂ））。
【０１５２】
制御回路１３２は、例えば積分型のアナログ−デジタル変換回路であるが、ヒューズ制御システム７により、積分型のアナログ−デジタル変換回路の基準電流を調整することで、検知結果のばらつきの小さい近接センサを構成できる。
【０１５３】
図１１は、発光ダイオードＬＥＤ、発光ダイオードＬＥＤを駆動するＬＥＤ駆動回路３３（発光ダイオード駆動回路）、発光ダイオードＬＥＤから出射される光が樹脂パッケージ３６を介して通過する光学レンズ３４（第１の光学レンズ）、発光ダイオードＬＥＤから出射される光の反射光が、光学レンズ３５（第２の光学レンズ）および樹脂パッケージ３６を介して入射するフォトダイオードＰＤ１、フォトダイオードＰＤ１から出力されるアナログ電流をデジタル値に変換する制御回路３２、および、制御回路３２が上記変換を行う時の基準電流Ｉｒｅｆを増減するヒューズ制御システム７が一体として成る近接センサ３１の例を示す正面図である。フォトダイオードＰＤ１、制御回路３２、ヒューズ制御システム７、ＬＥＤ駆動回路３３は、通常１つの集積回路（ＩＣ）で構成される。
【０１５４】
近接センサ３１に入射した光は、光学レンズ３５、樹脂パッケージ３６を透過し、フォトダイオードＰＤ１で電流に変換される。フォトダイオードＰＤ１で変換された電流は、制御回路３２、一般的には上記のような積分型のアナログ−デジタル変換回路１１でデジタル値に変換され出力される。
【０１５５】
ここで、複数の要因による製造ばらつきにより、出力されるデジタル値はばらつきを持ったものになる。複数の要因とは、光学レンズ３４，３５の透過率、樹脂パッケージ３６の透過率、フォトダイオードＰＤ１の変換効率のばらつき、アナログ−デジタル変換回路１１の基準電流Ｉｒｅｆのばらつき、発光ダイオードＬＥＤの駆動電流のばらつき、発光ダイオードＬＥＤの変換効率のばらつきであり、それぞれ±１０％〜１５％程度ばらつきがあるとすると、出力されるデジタル値は、２乗平均で±２４％〜３６％のばらつきを持つことになる。
【０１５６】
フォトダイオードＰＤ１、制御回路３２、ヒューズ制御システム７、ＬＥＤ駆動回路３３は、集積回路として一体化されて製造される。ウェハテスト工程で特定の光源を入力とし、アナログ−デジタル変換回路１１の出力値を測定することによって、フォトダイオードＰＤ１の変換効率のばらつき、アナログ−デジタル変換回路１１の基準電流Ｉｒｅｆのばらつき等の複数の要因による製造ばらつきを含めて測定できる。
【０１５７】
また、発光ダイオードＬＥＤの駆動電流についても、ウェハテスト工程で測定可能である。その後、ヒューズ制御システム７によりアナログ−デジタル変換回路１１の基準電流Ｉｒｅｆを調整することで、フォトダイオードＰＤ１の変換効率のばらつき、アナログ−デジタル変換回路の基準電流Ｉｒｅｆのばらつき、発光ダイオードＬＥＤの駆動電流ばらつき等の複数の要因による製造ばらつきを補正することが可能である。
【０１５８】
フォトダイオードＰＤ１、制御回路３２、ヒューズ制御システム７、ＬＥＤ駆動回路３３、発光ダイオードＬＥＤ、光学レンズ３４，３５、及び樹脂パッケージ３６は、パッケージとして一体化されて製造される。製品テスト工程で特定の距離に置いた検知物体の反射光を入力とし、アナログ−デジタル変換回路１１の出力値を測定することによって、光学レンズ３４，３５の透過率、樹脂パッケージ３６の透過率、フォトダイオードＰＤ１の変換効率のばらつき、アナログ−デジタル変換回路１１の基準電流Ｉｒｅｆのばらつき、発光ダイオードＬＥＤの駆動電流のばらつき、発光ダイオードＬＥＤの変換効率のばらつき等の複数の要因による製造ばらつきを含めて測定できる。
【０１５９】
その後、ヒューズ制御システム７によりアナログ−デジタル変換回路１１の基準電流Ｉｒｅｆを調整することで、光学レンズ３４，３５の透過率、樹脂パッケージ３６の透過率、フォトダイオードＰＤ１の変換効率のばらつき、アナログ−デジタル変換回路１１の基準電流Ｉｒｅｆのばらつき、発光ダイオードＬＥＤの駆動電流のばらつき、発光ダイオードＬＥＤの変換効率のばらつき等の複数の要因による製造ばらつきを補正することが可能である。例えば、４ビット分のヒューズ制御システム７で調整すると、１６段階の調整が可能であるので、±３．０％〜４．５％のばらつきに補正できる。
【０１６０】
図１２は、本実施形態に係る液晶表示装置４１のブロック図である。液晶表示装置４１は、画面を表示する液晶パネル４２と、液晶パネル４２を照射するバックライト４３と、バックライト４３の輝度を制御するバックライト制御部４４と、照度センサ４５（または近接センサ４５）とを備えており、バックライト制御部４４は、照度センサ４５（または近接センサ４５）が有するアナログ−デジタル変換回路１１の出力信号に基づき、バックライト４３の輝度を制御する。
【０１６１】
図１２の液晶表示装置４１を用いることにより、携帯電話の液晶パネルにおけるバックライトの輝度の制御や、デジタルスチルカメラの液晶パネルにおけるバックライトの輝度の制御が可能となる。
【０１６２】
なお、本発明は、上記実施の形態にかかわらず、デジタル−アナログ混載回路に用いるヒューズ制御回路や、デジタル回路に用いるヒューズ制御回路等、何れの分野においても、適用可能であることは言うまでもない。
【０１６３】
本発明は上述した各実施形態に限定されるものではなく、請求項に示した範囲で種々の変更が可能であり、異なる実施形態にそれぞれ開示された技術的手段を適宜組み合わせて得られる実施形態についても本発明の技術的範囲に含まれる。
【産業上の利用可能性】
【０１６４】
本発明のヒューズ制御回路は、従来のヒューズ制御回路よりも回路規模が低減されているので、照度センサ、近接センサ、携帯電話、デジタルスチルカメラ、電源回路に好適に用いることが出来る。
【符号の説明】
【０１６５】
１，５  ヒューズ制御回路
２  ヒューズ溶断回路（溶断回路）
３  ヒューズ溶断検知回路（検知回路）
４  分離用素子
６  パワーオンリセット回路
７  ヒューズ制御システム
８  定電流回路
１１  アナログ−デジタル変換回路
１２  充電回路
１３  比較回路
１４  制御回路
１６  放電回路
１７  スイッチ制御回路
１８  カウンタ
２１  照度センサ
２２  制御回路
２３  光学フィルタ
２４  樹脂パッケージ
３１  近接センサ
３２  制御回路
３３  ＬＥＤ駆動回路（発光ダイオード駆動回路）
３４  光学レンズ（第１の光学レンズ）
３５  光学レンズ（第２の光学レンズ）
３６  樹脂パッケージ
４１  液晶表示装置
４２  液晶パネル
４３  バックライト
４４  バックライト制御部
４５  照度センサ
Ａ  ノード
Ｂ  ノード（接続点）
ＡＭＰ１  差動増幅器
Ｃ１  容量
ＣＭＰ１  コンパレータ
Ｄ−ＦＦ  Ｄフリップフロップ
Ｆ１  ヒューズ素子
Ｉ１  電流源
ＩＮＶ１  インバータ回路（インバータ）
ＩＲＥＦ  基準電流
Ｉｉｎ  入力電流
Ｉｒｅｆ  基準電流
ＬＥＤ  発光ダイオード
ＭＮ１  分離用トランジスタ（分離用ＮＭＯＳトランジスタ）
ＭＮ５，ＭＮ６，ＭＮ７，ＭＮ８  調整用スイッチトランジスタ
ＭＰ０  溶断用トランジスタ（溶断用ＰＭＯＳトランジスタ）
ＭＰ１  検知用トランジスタ（検知用ＰＭＯＳトランジスタ）
ＭＰ２，ＭＰ３  定電流源トランジスタ
ＭＰ５  トランジスタ
ＭＰ６  トランジスタ
ＮＯＲ１  ＮＯＲ回路（否定論理和回路）
ＯＰＡＭＰ１  オペアンプ回路
ＯＲ１  ＯＲ回路
ＰＤ１  フォトダイオード
ＰＯＮ＿ＲＥＳＥＴ  パワーオンリセット信号
Ｒ  基準抵抗値
Ｒ１  抵抗
Ｒ２〜Ｒ５  抵抗（累乗抵抗）
ＲＥＳＥＴ  リセット信号
ＳＷ１，ＳＷ２  スイッチ
ＴＲＩＭ  溶断指示信号
Ｖ１  電圧源
ＶＤＤ１  電源電圧（第１の電圧）
ＶＤＤ２  電源電圧（第２の電圧）
ＶＲＥＦ  基準電圧
Ｖｄｄ  電源電圧
ｃｈａｒｇｅ  電荷信号
ｃｌｋ  クロック信号
ｃｏｍｐ  比較信号
ｃｏｕｎｔ  カウント数
ｎ  分解能
ｔ  充電期間
ｖｒｅｆ  基準電圧
ｖｓｉｇ  出力電圧
【図１】
0005501801.tif 000009
【図２】
0005501801.tif 000010
【図３】
0005501801.tif 000011
【図４】
0005501801.tif 000012
【図５】
0005501801.tif 000013
【図６】
0005501801.tif 000014
【図７】
0005501801.tif 000015
【図８】
0005501801.tif 000016
【図９】
0005501801.tif 000017
【図１０】
0005501801.tif 000018
【図１１】
0005501801.tif 000019
【図１２】
0005501801.tif 000020
【図１３】
0005501801.tif 000021
【図１４】
0005501801.tif 000022
【図１５】
0005501801.tif 000023