(57)【特許請求の範囲】
【請求項１】
２次元に配列されたメモリセルアレイのワード線に対して、該ワード線の選択、非選択を決定する入力アドレス信号に基づいて、消去、書き込み及び読み出しの各場合に対応した動作電圧を供給するデコーダ回路において、
上記アドレス信号に基づいて、上記場合のうち消去及び書き込みそれぞれに対応した正または負の高電圧をワード線に供給する消去／書き込み時電圧供給回路と、
上記消去／書き込み時電圧供給回路と別個に設けられ、上記アドレスに信号に基づいて上記場合のうち読み出しのみに対応した電圧をワード線に供給する回路であり、消去／書き込み時の電圧の絶対値より低い電圧をワード線に供給する読み出し時電圧供給回路と、
消去および書き込み時の選択ワード線に対応して、上記読み出し時電圧供給回路を上記消去／書き込み時電圧供給回路から遮断するスイッチング回路とを備えたことを特徴とするデコーダ回路。
【請求項２】
上記読み出し時電圧供給回路が上記各場合の選択、非選択を示すアドレス信号に基づいて、ドライバ回路を制御するレベルシフト回路と、
該レベルシフト回路の出力に応じて、上記各場合に対応した電圧を電圧切換回路よりワード線に供給する上記ドライバ回路とを備えた請求項１に記載のデコーダ回路。
【請求項３】
上記消去／書き込み時電圧供給回路が上記各場合の選択、非選択を示すアドレス信号に基づいて、ドライバ回路を制御するレベルシフト回路と、
該レベルシフト回路の出力に応じて、上記各場合に対応した電圧を電圧切換回路よりワード線に供給する上記ドライバ回路とを備えた請求項１に記載のデコーダ回路。
【請求項４】
上記消去／書き込み時電圧供給回路のドライバ回路が、少なくとも消去時の選択ワード線に対応してオンとなる第１のスイッチ素子と、少なくとも書込み時の選択ワード線に対応してオンとなる第２のスイッチ素子と、消去時の選択ワード線に対応するときのみオンとなって上記第１のスイッチ素子の出力をワード線に供給する第３のスイッチ素子とを備えた請求項３に記載のデコーダ回路。
【請求項５】
消去時に正の高電圧、書込み時に負の高電圧を扱うＦＮ書込み／ＦＮ消去に適用される請求項１〜４のいずれかに記載のデコーダ回路。
【請求項６】
書込み時に正の高電圧、消去時に負の高電圧を扱うＣＨＥ書込み／ＦＮ消去に適用される請求項１〜３のいずれかに記載のデコーダ回路。
【請求項７】
書込み時に正の高電圧、消去時に負の高電圧を扱うＣＨＥ書込み／ＦＮ消去に適用されるとともに、上記第１と第３のスイッチ素子を書込み時に対応させ、第２のスイッチ素子を消去時に対応させた請求項４に記載のデコーダ回路。
【請求項８】
２次元に配列されたメモリセルアレイのワード線に対して、該ワード線の選択、非選択を決定する入力アドレス信号に基づいて消去、書き込み及び読み出しの各場合に対応した動作電圧を供給するデコーダ回路において、
上記アドレス信号に基づいて、上記場合のうち書き込みのみに対応した負の高電圧をワード線に供給する負高耐圧書き込み時電圧供給回路と、
上記負高耐圧書き込み時電圧供給回路と別個に設けられ、上記アドレス信号に基づいて、上記場合のうち読み出し及び消去それぞれに対応した正の電圧をワード線に供給する正高圧読み出し／消去時電圧供給回路と、
読み出し及び消去時のワード線に対応して、上記正高圧読み出し／消去時電圧供給回路を上記負高耐圧書き込み時電圧供給回路から遮断するスイッチング回路とを備えたことを特徴とするデコーダ回路。
【請求項９】
２次元に配列されたメモリセルアレイのワード線に対して、該ワード線の選択、非選択を決定する入力アドレス信号に基づいて、消去、書き込み、読み出しに対応した動作電圧を供給するデコーダ回路において、
上記アドレス信号に基づいて、電源電圧と書き込み時の負の高電圧を切り換えて出力する第１のレベルシフト回路と、
上記第１のレベルシフト回路の出力に基づいて読み出しおよび消去時の正電圧と、上記書き込み時の負の高電圧とを切り換えて出力する第２のレベルシフト回路と、
上記第２のレベルシフト回路の出力に基づいて、少なくとも読み出しおよび消去時にオンとなって、正の高電圧を供給する電圧切換回路より読み出し及び消去電圧をワード線に供給するとともに、上記第２のレベルシフト回路の出力に基づいて少なくとも書き込時にオンとなって、負の高電圧を供給する電圧切換回路より書き込み電圧をワード線に供給するドライバ回路とよりなるデコーダ回路。
【請求項１０】
正の高電圧を書込み時に、負の高電圧を消去時に使用して、ＣＨＥ書込み／ＦＮ消去に適用される請求項９に記載のデコーダ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、メモリセルアレイに対する電圧制御を行うデコーダ回路に関し、特にメモリセルアレイを構成するメモリセルのワード線電圧を制御するデコーダ回路に関するものである。
【０００２】
【従来の技術】
図７は従来のデコーダ回路を示すものである。
以下、図７に示す回路の構成を動作とともに説明する。先ず、読み出し時の選択ワード線８０８に対応するにはＮＡＮＤゲート８０１のゲートの入力Ｓ１〜Ｓ３に５ｖを印加し、その出力を０ｖにする。これにより、Ｐchトランジスタ８０２の出力がオンとなり正高電圧切換回路の出力Ｖrdec（５ｖ）がトリプルウェル高耐圧Ｎchトランジスタ８０４のゲートに印加される。このとき、プリデコーダ出力は図７の下の表から明らかなように５ｖであるので、Ｎchトランジスタ８０４はオフになる。一方、Ｐchトランジスタ８０５は上記ＮＡＮＤゲート８０１の出力によってオンとなり、ワード線にプリデコーダ出力８１０の電位５ｖがＰchトランジスタ８０５を介して出力される。
【０００３】
一方、非選択ワード線に対応するＮＡＮＤゲートの入力Ｓ１〜Ｓ３は上記選択ワード線と同じ５ｖとなるが、これにより上記読み出し時と同様、Ｐchトランジスタ８０２の出力がオンとなり正高電圧切換回路の出力Ｖrdecの５ｖがトリプルウェル高耐圧Ｎchトランジスタ８０４のゲートに印加される。但しこのとき、プリデコーダ出力は０ｖであるので、トランジスタ８０４はオンになる。一方、Ｐchトランジスタ８０５は上記ＮＡＮＤゲート８０１の出力とプリデコーダ出力とによってオフとなり、ワード線にプリデコーダ出力８１０の電位０ｖがＮchトランジスタ８０４を介して出力される。
【０００４】
書き込み時も上記読み出し時と同じ動作となるが、正電位が１０．５ｖと高圧になる。消去時にはＮＡＮＤゲート８０１のゲートの入力Ｓ１〜Ｓ３に５ｖを印加し、その出力を０ｖにする。このとき負高電圧Ｖｂｂが−１０ｖであり、正高電圧Ｖrdecが０ｖであるので、高耐圧Ｎchトランジスタ８０３がオン、Ｐchトランジスタ８０２がオフとなり、高耐圧Ｎchトランジスタ８０４はオフとなる。更に、高耐圧Ｐchトランジスタ８０５はオフ、トリプルウェル高耐圧Ｎchトランジスタ８０６はオンになる。
【０００５】
これにより、負高電圧Ｖｂｂ（−１０ｖ）がワード線に印加されることになる。
【０００６】
【発明が解決しようとする課題】
上記のような構成では、選択信号として書き込み時に高圧の１０．５ｖを用いる関係上、論理セル（ＮＡＮＤゲート８０１）内部も高耐圧トランジスタで構成する必要があり、またプリデコーダ出力８１０、正高電圧切換回路の出力８１１、負高電圧Ｖｂｂ出力８１２に対して電圧を供給する回路にも高耐圧トランジスタが必要となる。高耐圧トランジスタは通常のトランジスタに比して電流容量が少なく、従って、読み出し時のアクセス速度が遅くなる傾向にあり、電流容量を大きくしようとすると、デコーダ部の面積が増大することになる。
【０００７】
また、消去時に選択消去を行う場合、前記論理セル内部に選択時ワード線電圧（この場合ー１０ｖ）を０ｖから−１０ｖまで切り換える構成が必要となり、この種の切り換えを行う電圧切換回路の構成が困難であり、さらに１０．５ｖからー１０ｖの変化に耐えられるトランジスタはコスト面でのデメリットが大きくなるという問題点を有していた。
【０００８】
本発明は上記問題点に鑑みて提案されたものであって、比較的低い電圧を扱う読み出し時電圧供給回路（あるいは読み出し／消去時電圧供給回路）を書き込み時、あるいは消去時電圧供給回路（あるいは書き込み時電圧供給回路）から分離することで、前記読み出し時電圧供給回路（読み出し／消去時電圧供給回路）を低耐圧のトランジスタで構成し、読み出しアクセスの高速化を実現することを目的とする。また高耐圧トランジスタのみで構成する場合も、レベルシフト回路を２段用いることで周辺制御回路点数を削減し、面積の増大を抑制し、選択消去を可能としたデコーダ回路を提供することを目的とするものである。
【０００９】
【課題を解決するための手段】
上記問題点を解決するために本発明のデコーダ回路は、以下のように構成されている。
【００１０】
すなわち、本発明は２次元に配列されたメモリセルアレイのワード線に対して、該ワード線１０４の選択、非選択を決定する入力アドレス信号に基づいて、消去、書き込み、読み出しに対応した動作電圧を供給するデコーダ回路を前提とする。
【００１１】
上記デコーダ回路において本発明は、上記アドレス信号に基づいて消去又は書き込み時に正または負の高電圧をワード線に供給する消去／書き込み時電圧供給回路１０２と、上記アドレス信号に基づいて読み出し時に消去／書き込み時の電圧の絶対値より低い電圧をワード線に供給する読み出し時電圧供給回路１０３と、消去又は書き込み時の選択ワード線に対応して、上記読み出し時電圧供給回路を上記消去／書き込み時電圧供給回路から遮断するスイッチング回路１００とを備えた構成にしている。
【００１２】
この構成において、正高電圧の消去時電圧あるいは、負高電圧の書き込み電圧が読み出し時電圧供給回路１０２に印加されることはなく、しかも、読み出し電圧としては３ｖ程度の電圧で足りるので、読み出し時電圧供給回路１０３としては該３ｖ程度の標準電圧を扱う回路とすることたりる。従って、電流容量を大きくとることができ、動作速度を早くすることができる。
【００１３】
上記、消去／書き込み時電圧供給回路１０３はレベルシフト回路２０８と、ドライバ回路２０７の組み合わせで構成されるが、該上記消去／書き込み時電圧供給回路1 １０３のドライバ回路２０７が、少なくとも消去時の選択ワード線１０４に対応してオンとなる第１のスイッチ素子５２１と、少なくとも書込み時の選択ワード線１０４に対応してオンとなる第２のスイッチ素子５２３と、消去時の選択ワード線１０４に対応するときのみオンとなって上記第１のスイッチ素子５２１の出力をワード線１０４に供給する第３のスイッチ素子５２２とを備える構成とすることによって、選択消去が可能となる。
【００１４】
また、正高電圧を扱う、正高圧読み出し／消去時電圧供給回路６０２と、上記の負高電圧を扱う負高耐圧書き込み時電圧供給回路６０３とをスイッチング回路２００で分離する構成としても同様の効果を得ることが可能となる。
【００１５】
更に、アドレス信号に基づいて、電源電圧と書き込み時の負の高電圧を切り換えて出力する第１のレベルシフト回路７０８と、上記第１のレベルシフト回路７０８の出力に基づいて読み出しおよび消去時の正電圧と、上記書き込み時の負の高電圧とを切り換えて出力する第２のレベルシフト回路７０７と、上記第２のレベルシフト回路７０７の出力に基づいて、少なくとも読み出しおよび消去時にオンとなって、正の高電圧を供給する正昇圧回路７０６より読み出し及び消去電圧をワード線に供給するとともに、上記第２のレベルシフト回路７０７の出力に基づいて少なくとも書き込時にオンとなって、負の高電圧を供給する負高電圧昇圧回路７１０より書き込み電圧をワード線に供給するドライバ回路とを備えた構成とすることによって、電圧切換回路の数を少なくすることが可能となり、また、選択消去が可能となる。
【００１６】
【発明の実施の形態】
（実施の形態１）
図１は本発明の第１の実施の形態におけるデコーダ回路の回路図を示すものであり、図２は、図１に示す１ワード線についての詳細を示したものである。
【００１７】
読み出し時電圧供給回路１０２はドライバ回路２０５とレベルシフト回路２０６とよりなり、該レベルシフト回路２０６はアドレス信号に基づいて選択ワード線に対して読み出し電圧Ｖpr（例えば３ｖ）、非選択ワード線に対して０ｖの電圧が印加されるように次段のドライバ回路２０５を制御するようになっている。更に、上記読み出し時電圧供給回路１０２のドライバ回路２０５の出力は、Ｎchトランジスタ１０７を介してメモリセルのワード線１０４と接続されている。このＮchトランジスタ１０７のソースとバルクは前記読み出し時電圧供給回路１０２のドライバ回路２０５の出力に接続されており、ドレインは前記ワード線１０４に接続されている。
【００１８】
書き込み／消去時電圧供給回路１０３はドライバ回路２０７とレベルシフト回路２０８とよりなり、該レベルシフト回路２０８はアドレス信号に基づいて書き込み時の選択ワード線１０４に負高電圧Ｖbb（例えば−８Ｖ）を、また非選択ワード線に０ｖを印加できるように次段のドライバ回路２０７を制御し、また、消去時には正高電圧Ｖpp（例えば８Ｖ）をワード線１０８に印加できるようにドライバ回路２０７を制御する。また、上記ドライバ回路２０７の出力は上記Ｎchトランジスタ１０７のドレインすなわちワード線１０４に直接接続されている。
【００１９】
上記Ｎchトランジスタ１０７のゲートには電圧切換回路１０８の出力が接続されてスイッチング回路１００を構成し、読み出し時に該電圧切換回路１０８より正高電圧Ｖppを出力してＮchトランジスタ１０７をオンとするとともに、上記アドレス信号に基づいて、選択ワード線１０４に対応して上記読み出し時電圧供給回路１０２より上記のように読み出し電圧Ｖpr（Ｖpr＜Ｖpp）を出力する。
【００２０】
これによって、選択ワード線１０４に読み出し電圧Ｖprを出力することになる。また、非選択ワード線１０４に対応して上記読み出し時電圧供給回路１０２より上記のように０ｖを出力して、該Ｎchトランジスタを介して、該０ｖがワード線に印加されることになる。
【００２１】
読み出し電圧は最新のメモリセルでは３ｖ強で足りるので、上記読み出し電圧Ｖprとして３ｖ強の電圧を用いる。従って、この構成に係る読み出し時電圧供給回路１０２は３ｖ程度の比較的低い耐圧のトランジスタ（以下標準トランジスタという）で構成することが可能となり、従って、読み出し時電圧供給回路１０２の電流供給能力が高くなり、高速読み出しが可能となる。
【００２２】
また、正負の高電圧を必要とする消去／書き込み時には高圧切換回路１０８よりＮchトランジスタ１０７をオフにする電圧を印加することによって、読み出し時電圧供給回路１０２内部の標準トランジスタにワード線１０４よりの高電圧が印加されるのを防ぎ、従って、該標準トランジスタにおける電流リークパスも抑制する構成となっている。
【００２３】
また、以上ＦＮ書き込み／ＦＮ消去（書き込み時負高電圧、消去時正高電圧）を用いた場合について説明したが、書き込みと消去時のワード線への印加電圧が逆（書き込み時にワード線に正高電圧、消去時にワード線に負高電圧を印加）となるＣＨＥ書き込み／ＦＮ消去方式の場合は、書き込みと消去の上記動作を置き換えることにより適用可能である。
【００２４】
（実施の形態２）
図３は本発明の第２の実施の形態におけるデコーダ回路の回路図を示すものである。図１、図２に示す実施の形態１と異なる点はスイッチング回路１００を構成するＮchトランジスタ１０７に代えてＰchトランジスタ３０７を用いた点にある。
【００２５】
すなわち、実施の形態１に示すように読み出し時電圧供給回路１０２は、更に、ドライバ回路２０５とレベルシフト回路２０６とよりなり、また、書き込み／消去時電圧供給回路は更にドライバ回路２０７とレベルシフト回路２０８とよりなる。上記ドライバ回路２０５の出力はＰchトランジスタ３０７を介して、ワード線１０４に接続されており、該Ｐchトランジスタ３０８のソースとバルクをワード線１０４に接続し、ドレインを読み出し時電圧供給回路１０２の出力１０５に接続している。
【００２６】
この構成において、読み出し時にアドレス信号１０９に基づいて読み出し電圧供給回路１０２を起動してドライバ回路２０５より読み出し電圧Ｖprを出力するとともに、電圧切換回路３０８より、Ｐchトランジスタ３０７のゲートに０ｖを印加することによって、該Ｐchトランジスタ３０７をオンにする。これにより、選択ワード線１０４に対応して、読み出し電圧Ｖprがワード線１０４に印加されることになる。一方非選択ワード線１０４に対応し読み出し電圧供給回路１０２を起動しないようにしてワード線１０４に０ｖを印加することになる。
【００２７】
この場合も読み出し時電圧供給回路１０２は標準トランジスタで構成されているため、トランジスタの電流供給能力も高く高速読み出しが可能となり、消去／書き込み時にはＰchトランジスタ３０７のゲートに該Ｐchトランジスタをオフにする電圧を印加し、読み出し時電圧供給回路１０２内部の標準トランジスタに高電圧が印加されるのを防ぎ、電流リークパスも抑制する構成となっている。
【００２８】
（実施の形態３）
上記実施の形態１の具体的な実施例は種々考えることができ、特に、選択消去機能を持たない場合（一括消去機能しか持たない場合）は上記読み出し時電圧供給回路１０２を構成する読み出しドライバ回路２０５、レベルシフト回路２０６、上記書き込み消去時電圧供給回路１０３を構成するドライバ回路２０７、レベルシフト回路２０８に従来より使用されている同種の機能を備えた回路を用いることによって実現することができるが、選択消去機能を持たす場合には、例えば図４に示すように構成することができる。
【００２９】
ここでは書き込み／消去時電圧供給回路１０３のドライバ回路２０７を以下に説明するように構成し、選択消去を可能としている。すなわち、書き込み／消去時電圧供給回路１０３のレベルシフト回路２０８としては従来よりのレベルシフト回路の構成を用い、該レベルシフト回路１０３の入力として、消去Ｅ、書込みＰ、読み出しＲの選択、非選択に対応して、電源電圧Ｖdd又は０ｖの電圧となるアドレス信号５１３を用いる。レベルシフト回路２０８は選択時（消去Ｅ、書込みＰ、読み出しＲともアドレス信号は電源電圧Ｖdd）に電源電圧Ｖddを選択して出力し、また、非選択時（消去、書込み、読み出しともアドレス信号は０ｖ）には負高電圧昇圧回路５１９を選択して出力する。これによって、当該レベルシフト回路２０８は消去、書き込み、読み出しの各場合の選択時、非選択時に下記の表１のような電圧を出力をする。尚、レベルシフト回路２０８自体の構成は公知であるのでここでは説明を省略する。
【００３０】
【表１】
0003693453.tif 000002
【００３１】
書き込み／消去時電圧供給回路１０３のドライバ回路２０７は直列に接続された３つのトランジスタ５２１、５２２、５２３より構成される。Ｐchトランジスタ５２１はソースを電圧切換回路５１５の出力に接続し、ドレインをＰchトランジスタ５２２のソースに接続し、ゲートをレベルシフト回路２０８の出力に接続し、バルクを電圧切換回路５１８の出力に接続している。また、Ｐchトランジスタ５２２は上記のようにソースをＰchトランジスタ５２１のドレインに接続し、ゲートを電圧切換回路５１６の出力に接続し、ドレインをＮchトランジスタ５２３のドレインに接続し、更にバルクを電圧切換回路５１８に接続している。更にＮchトランジスタ５２３は、ソースを電圧切換回路５１７の出力に接続し、ドレインを上記のようにＰchトランジスタ５２２のドレインに接続し、ゲートを上記Ｎchトランジスタ５２３のゲートと共通にしてレベルシフト回路２０８の出力に接続し、バルクを負高電圧昇圧回路５１９の出力に接続する。
【００３２】
このようにドライバ回路２０７を構成するとともに、消去時の選択ワード線に対応して、電圧切換回路５１５の出力を高正電圧Ｖppとし電圧切換回路５１６の出力を電源電圧Ｖdd（Ｖpp＞Ｖdd）とし、電圧切換回路５１７の出力を電源電圧Ｖddとすることによって（このときのレベルシフト回路２０８の出力は表１より電源電圧Ｖdd）、Ｐchトランジスタ５２１をオン、Ｐchトランジスタ５２２をオン、Ｎchトランジスタ５２３をオフにし、ワード線に高正電圧Ｖppを印加することになる。
【００３３】
一方、消去時の非選択ワード線１０４に対応して、電圧切換回路５１５の出力を高正電圧Ｖppとし、電圧切換回路５１６の出力を高正電圧Ｖppとし、電圧切換回路５１７の出力を電源電圧Ｖddとすることによって（このときのレベルシフト回路２０８の出力は０ｖ）、Ｐchトランジスタ５２１をオン、Ｐchトランジスタ５２２をオフ、Ｎchトランジスタ５２３もオフにし、ワード線に０ｖを印加することになり、これによって選択消去が可能となる。
【００３４】
上記消去時において、Ｐchトランジスタ５２１、５２２のバルクに接続された電圧切換回路５１８の出力は正高電圧Ｖppであり、ソースあるいはドレインに印加された電圧と同電位（非選択時のＰchトランジスタ５２２のドレイン電圧のみ０ｖ、従ってバルクドレイン間は逆バイアス）であるので、電流リークはないことになる。また、Ｎchトランジスタ５２３のバルクに接続された負高電圧昇圧５１９の出力は０ｖであり、ソースあるいはドレインとバルクとの間は逆バイアス（非選択時のドレイン電圧のみ０ｖ、従ってバルクドレイン間は同電位）であるので、電流リークはないことになる。
【００３５】
書き込み時は選択ワード線に対応して、電圧切換回路５１５の出力を０ｖとし電圧切換回路５１６の出力を負高電圧Ｖbbとし、電圧切換回路５１７の出力も負高電圧Ｖbbとする。このとき、上記レベルシフト回路２０８の出力は電源電圧Ｖddであるので、Ｐchトランジスタ５２１をオン、Ｐchトランジスタ５２２をオフ、Ｎchトランジスタ５２３をオンにし、ワード線に負高電圧Ｖbbを印加することになる。
【００３６】
一方、書き込み時の非選択ワード線に対応して、電圧切換回路５１５、電圧切換回路５１６、電圧切換回路５１７の出力のそれぞれを上記選択時と同様にする。このとき、上記レベルシフト回路２０８の出力は負高電圧Ｖbbであるので、Ｐchトランジスタ５２１はオフ、Ｐchトランジスタ５２２もオフ、Ｎchトランジスタ５２３もオフになって、ワード線に電圧切換回路５１５の出力０ｖを印加することになる。
【００３７】
上記書き込み時において、Ｐchトランジスタ５２１のバルクに接続された電圧切換回路５１８の出力は電源電圧Ｖddであり、ソースあるいはドレインに印加される電圧は０ｖであるので逆バイアスとなる。また、Ｐchトランジスタ５２２のバルクへの印加電圧は上記電源電圧Ｖddであり、ソースに印加される電圧は０ｖ、ドレインに印加される電圧は選択時負高電圧Ｖbb、非選択時０ｖであるので、いずれの場合も逆バイアスとなる。更に、上記書き込み時において、Ｎchトランジスタ５２３のバルクに接続された負高電圧昇圧回路５１９の出力は負高電圧Ｖbbであり、ソースあるいはドレインに印加される電圧も選択時負高電圧Ｖbbまたは非選択時０ｖであるので同電位あるいは逆バイアスとなる。従って、電流リークはないことになる。
【００３８】
更に、読み出し時は選択ワード線に対応して、電圧切換回路５１５の出力を０ｖとし電圧切換回路５１６の出力を読み出し電圧Ｖprとし、電圧切換回路５１７の出力も読み出し電圧Ｖprとする。このとき、上記レベルシフト回路２０８の出力は電源電圧Ｖddであるので、Ｐchトランジスタ５２１をオフ、Ｐchトランジスタ５２２もオフ、Ｎchトランジスタ５２３もオフにする。また、読み出し時の非選択ワード線に対応して、電圧切換回路５１５、電圧切換回路５１６、電圧切換回路５１７の出力のそれぞれを上記選択時と同様にする。このとき、上記レベルシフト回路２０８の出力は０ｖであるので、Ｐchトランジスタ５２１はオフ、Ｐchトランジスタ５２２はオフ、更にＮchトランジスタ５２３もオフになる。
【００３９】
またこのときに各Ｐchトランジスタ５２１、５２２およびＮchトランジスタ５２３のバルクには電圧切換回路５１８、５１７より読み出し電圧Ｖprが印加されており、該各トランジスタ５２１、５２２、５２３のソースあるいはドレインに印加された電圧と同電位あるいは逆バイアスの関係にあるので、電流リークは発生しない。
【００４０】
尚、以上の記述を表としてまとめると下記の２表のごとくになる。図５及び表２において読み出し電圧Ｖprとの関係はＶpr＞Ｖddである。
【００４１】
【表２】
0003693453.tif 000003
【００４２】
次に読み出し時のワード線への電圧制御はレベルシフト回路２０６と読み出し時ドライバ回路２０５で行うようになっている。レベルシフト回路２０６は入力を選択、非選択に応じて電源電圧Ｖddと０ｖのいずれかの位をとる上記アドレス信号５１３、又はその反転信号とし、該アドレス信号に基づいて正昇圧回路５０９と、接地電圧を選択するようになっている。ここで、正昇圧回路５０９の出力を消去／書き込み／読み出しに応じて、電源電圧Ｖdd／電源電圧Ｖdd／読み出し電圧Ｖprとする。これによって、レベルシフト回路２０６の出力は、選択、非選択に対応して、下記表３のごとくになる。尚、レベルシフト回路２０６自体の構成は公知であるので説明を省略する。
【００４３】
【表３】
0003693453.tif 000004
【００４４】
次段のドライバ回路２０５は、高耐圧のＰchトランジスタとＮchトランジスタのドレインを相互に接続するとともに、Ｐchトランジスタのソースとバルクに正昇圧回路５０９の出力を接続し、Ｎchトランジスタのソースを接地し、更に両トランジスタのゲート上に上記レベルシフト回路２０６の出力が接続される構成となっている。
【００４５】
上記構成において基本的には、消去、書込み時の選択時には上記レベルシフト回路２０６よりＰchトランジスタ、およびＮchトランジスタのゲートに０ｖを与えて当該Ｐchトランジスタをオン、Ｎchトランジスタをオフにするが、このとき以下に説明するように、ワード線に接続されたＮchトランジスタ１０７がオフとなっているので、該ワード線に印加されている正または負の高圧が当該ドライバ回路２０５に印加されることはない。また、読み出し時の選択時にも上記同様、レベルシフト回路２０６よりＰchトランジスタ、およびＮchトランジスタのゲートに０ｖを与えて当該Ｐchトランジスタをオン、Ｎchトランジスタをオフにする。このときはワード線に接続されたＮchトランジスタ１０７がオンとなっているので、読出し電圧Ｖprがワード線に印加されることになる。
【００４６】
尚、消去、書込み、読み出しの各場合における非選択の場合には、上記レベルシフト回路２０５の出力は正昇圧回路５０９の各場合の出力と同じになるので、ドライバ回路２０５のＰchトランジスタはオフ、およびＮchトランジスタはオンになって、ワード線は接地される。以上をまとめると以下の表４のようになる。
【００４７】
【表４】
0003693453.tif 000005
【００４８】
ここで、電圧切換回路１０８よりＮchトランジスタ１０７のゲートに対して、消去時に電源電圧Ｖdd（ソース電圧Ｖddと同じ電位であって、ワード線１０４に印加される高正電圧Ｖppより低い電圧）が印加されるので、該Ｎchトランジスタ１０７はオフとなる。また書き込み時には負高電圧Ｖbb（ソース電圧Ｖddより低い電圧であって、ワード線１０４に印加される高正電圧Ｖbbと同じ電位）が印加されるので、該Ｎchトランジスタ１０７は上記消去時と同様オフとなる。
【００４９】
また、上記実施の態様１と同様に、書き込みと消去時のワード線への印加電圧が逆（書き込み時にワード線に正高電圧、消去時にワード線に負高電圧を印加）となるＣＨＥ書き込み／ＦＮ消去方式の場合は、書き込みと消去の上記動作を置き換えることにより本回路の適用が可能である。
【００５０】
（実施の形態４）
図５は本発明の実施の形態４におけるデコーダ回路の回路図を示すものである。メモリセルアレイ１０１と正高圧読み出し／消去時電圧供給回路６０２はＮchトランジスタ６０７を介して接続され、該Ｎchトランジスタ６０７はドレインをワード線１０４に、ソースとバルクは正高圧読み出し／消去時電圧供給回路６０２の出力６０５に接続される。負高耐圧書き込み時電圧供給回路６０３の出力６０６は、前記メモリセルアレイ１０１のワード線１０４、すなわち前記Ｎchトランジスタ６０７のドレインに接続されている。
【００５１】
更に、上記Ｎchトランジスタ６０７のゲートは、電圧切換回路６０８の出力に接続され、該Ｎchトランジスタ６０７と電圧切換回路６０８で、上記正高圧読み出し／消去時電圧供給回路６０２と負高耐圧書き込み時電圧供給回路６０３との間を遮断するスイッチング回路２００を構成する。
【００５２】
また、入力アドレス信号６０９は正高圧読み出し／消去時電圧供給回路６０２と負高耐圧書き込み時電圧供給回路６０３に同時に入力され、各動作時（読み出し／消去／書き込み）のアドレス信号に応じて、上記正高圧読み出し／消去時電圧供給回路６０２と負高耐圧書き込み時電圧供給回路６０３が必要な電圧をワード線１０４に出力するようになっている。上記電圧切換回路６０８は、読み出し／消去時には正高電圧（Ｖｐｐ）をＮchトランジスタ６０７のゲートに印加し該Ｎchトランジスタ６０７をオンさせる。書き込み時には、Ｎchトランジスタ６０７のゲートにワード線と上記読み出し／消去時電圧供給回路を遮断する電圧を印加することによって当該Ｎchトランジスタ６０７をオフさせ、これによって、正高圧読み出し／消去時電圧供給回路６０２と負高耐圧書き込み時電圧供給回路６０３を遮断して、正高圧読み出し／消去時電圧供給回路６０２への電流リークパスをカットする。
【００５３】
また、正高耐圧読み出し／消去時電圧供給回路６０２において、消去時にワード線に印加される電圧Ｖppが５ｖ程度であれば、該正高耐圧読み出し／消去時電圧供給回路６０２には高耐圧（十数ボルト程度の耐圧）トランジスタを不要とし、５ｖ程度の耐圧の電流供給能力の比較的高いトランジスタで構成することが可能となり、読み出し時の高速アクセスが可能となる。
【００５４】
上記はＦＮ書き込み／ＦＮ読み出し（書き込み時負高電圧、消去時正高電圧）を用いているが、実施の形態１と同様に、書き込みと消去時のワード線への印加電圧が逆（書き込み時正高電圧、消去時負高電圧を印加）となるＣＨＥ書き込み／ＦＮ消去方式の場合は、書き込みと消去の上記動作を置き換えることにより適用可能である。すなわち、書込み時（電子注入時）にはさほど高い正電圧を必要としない（５ｖ程度）ので上記と同様の効果を得ることができる。
【００５５】
さらに図５においては分離トランジスタとしてＮchトランジスタ６０７の構成例を示しているが、実施の形態２と同様にＰchトランジスタでも構成可能である。
【００５６】
（実施の形態５）
図６は本発明の実施の形態５におけるデコーダ回路の回路図を示すものであり、以下その構成を作用とともに説明する。尚、レベルシフト回路７０７、７０８自体の構成は公知であるので、ここでは説明を省略する。
【００５７】
図６において、レベルシフト回路７０８には選択と非選択に応じて電源電圧Ｖｄｄと０ｖの組合せよりなるアドレス信号７０９またはその反転信号を入力する（アドレス信号７０９は選択、非選択の各電圧が消去Ｅ、書込みＰ、読み出しＲにおいて変化している点に注意）。これによって、表５に示すように、レベルシフト回路７０８の出力は消去／書き込み／読み出しに応じて電源電圧Ｖｄｄかあるいは、負高電圧昇圧回路７１０の出力（消去時０ｖ、書き込み時Ｖbb、読み出し時０ｖ）を選択することになる。
【００５８】
【表５】
0003693453.tif 000006
【００５９】
上記、レベルシフト回路７０８の出力あるいはその反転信号を受けて、レベルシフト回路７０７の出力は、消去／書き込み／読み出しに応じて正昇圧回路７０６（消去時Ｖpp、書き込み時Ｖdd、読み出し時Ｖpr）と負高電圧昇圧回路７１０のいずれかの電圧を下記表６に示すように出力する。
【００６０】
【表６】
0003693453.tif 000007
【００６１】
上記のレベルシフト回路７０７の出力を受けて、ドライバ回路７０５は正昇圧回路７０６の出力か負高電圧昇圧回路７１０の出力かのいずれかを選択することになる。
【００６２】
ドライバ回路７０５は、高耐圧のＰchトランジスタとＮchトランジスタのドレインを相互に接続しするとともに、Ｐchトランジスタのソースとバルクに正昇圧回路７０６の出力を接続し、Ｎchトランジスタのソースとバルクに負電圧切換回路７１０の出力を接続する構成となっている。
【００６３】
上記の構成により、消去時の選択ワード線に対応して、ドライバ回路７０５の出力が０ｖであるので、Ｐchトランジスタがオン、Ｎchトランジスタがオフとなって正昇圧回路７０６の出力すなわち正高電圧Ｖppがワード線１０４に出力される。逆に消去時の選択ワード線に対応して、ドライバ回路７０５の出力が正高電圧Ｖppであるので、Ｐchトランジスタがオフ、Ｎchトランジスタがオンとなって負電圧切換回路７１０の出力すなわち０ｖがワード線１０４に出力される。
【００６４】
また、書込み時の選択ワード線に対応して、ドライバ回路７０５の出力が０ｖであるが、このときの正昇圧回路７０６の出力が０ｖでありまた負電圧切換回路７１０の出力が負高電圧Ｖbbであるので、Ｐchトランジスタがオフ、Ｎchトランジスタがオンとなって負電圧切換回路７１０の出力すなわち負高電圧Ｖbbがワード線１０４に出力される。逆に書込みの選択ワード線に対応して、ドライバ回路７０５の出力が負高電圧Ｖbbであるので、Ｐchトランジスタがオン、Ｎchトランジスタがオフとなって正昇圧回路７０６の出力すなわち０ｖがワード線１０４に出力される。
【００６５】
更に、読み出し時の選択ワード線に対応して、ドライバ回路７０５の出力が０ｖであるので、Ｐchトランジスタがオン、Ｎchトランジスタが オフとなって正昇圧回路７０６の出力すなわち読み出し電圧Ｖprがワード線１０４に出力される。逆に消去時の選択ワード線に対応して、ドライバ回路７０５の出力が正高電圧Ｖppであるので、Ｐchトランジスタがオフ、Ｎchトランジスタがオンとなって負電圧切換回路７１０の出力すなわち０ｖがワード線１０４に出力される。
【００６６】
以上の記述をまとめると下記の表７に示すようになる。
【００６７】
【表７】
0003693453.tif 000008
【００６８】
上記したように、この回路構成によって、消去時のドライバ回路７０５の出力を選択／非選択に対応して０ｖ／Ｖｐｐにレベルシフトすることになり、消去時の選択／非選択を入力アドレス信号に対応させることになり、選択・消去が可能となる。さらに、回路構成が簡素となり、例えば図４に示したように多くの電圧切換回路を用いる必要がなく、面積の縮小が可能となる。
【００６９】
また、実施の形態１と同様に、書き込みと消去時のワード線への印加電圧が逆（書き込み時にワード線に正高電圧、消去時にワード線に負高電圧を印加）となるＣＨＥ書き込み／ＦＮ消去方式の場合は、書き込みと消去の上記動作を置き換えることによりこの回路を適用することが可能である。
【００７０】
【発明の効果】
以上説明したように本発明は、読み出し時電圧供給回路を消去あるいは書き込み電圧供給回路とスイッチング回路で分離することによって、該読み出し時電圧供給回路を３ｖと程度の低い耐圧のトランジスタのみで構成することができるので読み出しが高速となり、また回路面積を小さくすることができる。
【００７１】
また、正電圧を扱う消去／読み出し時電圧供給回路と負高電圧を扱う書き込み時電圧供給回路とをスイッチング回路で分離するようにすると消去電圧は高正電圧を扱うにしても書き込み時に扱う正電圧はさほど高い電圧は必要でないので（例えば５ｖ程度）、上記同様読み出し消去時の高速化及び回路面積を小さくできる効果がある。この効果は書込み時と読み出し時に正電圧を、また、消去時に負電圧を扱うようにしても消去時に扱う正電圧はさほど高い電圧は必要でないので同じとなる。
【００７２】
更に、２つのレベルシフト回路とドライバ回路を組合わせることによって電圧切換回路の数を少なくでき、この場合も回路面積を小さくすることができる効果がある。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態におけるデコーダ回路の回路図
【図２】本発明の第１の実施の形態におけるデコーダ回路の回路図
【図３】本発明の第２の実施の形態におけるデコーダ回路の回路図
【図４】本発明の第４の実施の形態におけるデコーダ回路およびドライバ回路の回路図
【図５】本発明の第５の実施の形態におけるデコーダ回路の回路図
【図６】本発明の第６の実施の形態におけるデコーダ回路の回路図
【図７】従来のデコーダ回路の回路図および各動作時の印加電圧表
【符号の説明】
１００、２００    スイッチング回路
１０１    メモリセルアレイ
１０２    読み出し時電圧供給回路
１０３    書き込み／消去時電圧供給回路
１０４    ワード線
１０５    読み出し時電圧供給回路の出力
１０６    書き込み／消去時電圧供給回路の出力
１０７、３０７    高耐圧Ｎchトランジスタ
１０８  ３０８、６０８  電圧切換回路
１０９、５１３、６０９  入力アドレス
１１０  メモリセル
２０５  読み出し時電圧供給回路のドライバ回路
２０６  読み出し時電圧供給回路のレベルシフト回路
２０７  書き込み／消去時電圧供給回路のドライバ回路
２０８  書き込み／消去時電圧供給回路のレベルシフト回路
３０７  高耐圧Ｐchトランジスタ
５０９、７０６  正昇圧回路
５１５、５１６、５１７、５１８、５２０  電圧切換回路
５１９、７１０  負高電圧昇圧回路
５２１、５２２  高耐圧Ｐchトランジスタ
５２３  高耐圧Ｎchトランジスタ
６０２  正高圧読み出し／消去時電圧供給回路
６０３  負高耐圧書き込み時電圧供給回路
６０５  読み出し／消去時電圧供給回路の出力
６０６  書き込み時電圧供給回路の出力
７０５  ドライバ回路
７０７、７０８  レベルシフト回路
【図１】
0003693453.tif 000009
【図２】
0003693453.tif 000010
【図３】
0003693453.tif 000011
【図４】
0003693453.tif 000012
【図５】
0003693453.tif 000013
【図６】
0003693453.tif 000014
【図７】
0003693453.tif 000015