(57)【特許請求の範囲】
【請求項１】
不揮発性半導体メモリデバイスであって、
各々が少なくとも２つのビットのデータを表わすしきい値電圧を有する複数の不揮発性メモリセルであって、そのしきい値電圧が、相互に異なるプログラミング状態を示すとともに、消去状態を示すしきい値レベルとは異なる少なくとも３つのしきい値の間でシフト可能となっている、不揮発性メモリセルと、
第１のプログラミング基準信号パラメータ、第１の読出し基準パラメータ、第２のプログラミング基準パラメータ、第２の読出し基準パラメータ、第３のプログラミング基準パラメータおよび第３の読出し基準パラメータを発生するパラメータ発生回路と、
１つの不揮発性メモリセルのしきい値電圧を表わすパラメータ、該第１のプログラミング基準信号パラメータ、該第１の読出し基準パラメータ、該第２のプログラミング基準パラメータ、該第２の読出し基準パラメータ、該第３のプログラミング基準パラメータおよび該第３の読出し基準パラメータを受信する検知／プログラム検証回路と、
を備え、
該第１の読出し基準パラメータは、該消去状態に対応するレベルと該第１のプログラミング基準パラメータの間で配分され、該第２の読出し基準パラメータは、該第１のプログラミング基準パラメータと該第２のプログラミング基準パラメータの間で配分され、および該第３の読出し基準パラメータは、該第２のプログラミング基準パラメータと該第３のプログラム基準パラメータの間で配分されており、
該検知／プログラム検証回路は、該１つの不揮発性メモリセルのしきい値電圧により表わされる少なくとも２つのビットのデータを発生し、該１つの不揮発性メモリセルのしきい値電圧が、該プログラミング状態のうちの選択された１つを示すしきい値レベルにシフトされているかどうかを検証し、そして該１つの不揮発性メモリセルのしきい値電圧がそのしきい値レベルにシフトされたことが検証されるまで、該１つの不揮発性メモリセルをプログラムし、
該第１のプログラミング基準パラメータは、不揮発性メモリセルのしきい値電圧が該３つのしきい値レベルのうちの第１のしきい値レベルにシフトされているかどうかを検証するために用いられ、該第１の読出し基準パラメータは、不揮発性メモリセルのしきい値電圧が該第１のしきい値レベル、もしくは該消去状態を示すしきい値レベルに対して近づいているかどうかを検出するために用いられ、および該第１のプログラミング基準パラメータおよび第１の読出し基準パラメータのうちの一方は、他方からそれに従属してシフトされており、
該第２のプログラミング基準パラメータは、不揮発性メモリセルのしきい値電圧が該３つのしきい値レベルのうちの第２のしきい値レベルにシフトされているかどうかを検証するために用いられ、該第２の読出し基準パラメータは、不揮発性メモリセルのしきい値電圧が該第２のしきい値レベルもしくは該第１のしきい値レベルに対して近づいているかどうかを検出するために用いられ、および該第２のプログラミング基準パラメータおよび該第２の読出し基準パラメータのうちの一方は、他方からそれに従属してシフトされており、および
該第３のプログラミング基準パラメータは、不揮発性メモリセルのしきい値電圧が該３つのしきい値レベルのうちの第３のしきい値レベルにシフトされているかどうかを検証するために用いられ、該第３の読出し基準パラメータは、不揮発性メモリセルのしきい値電圧が該第３のしきい値レベルもしくは該第２のしきい値レベルに対して近づいているかどうかを検出するために用いられ、および該第３のプログラム基準パラメータおよび該第３の読出し基準パラメータのうちの一方は、他方からそれに従属してシフトされている、
ことを特徴とする不揮発性半導体メモリデバイス。
【請求項２】
請求項１に記載の不揮発性半導体メモリデバイスにおいて、
該対応する他の基準パラメータからの該１つの基準パラメータ各々のシフト量が、該対応する他の基準パラメータに従属するものである不揮発性半導体メモリデバイス。
【請求項３】
請求項１に記載の不揮発性メモリデバイスにおいて、
各読出し基準パラメータが、該対応するプログラミングパラメータに従属するものである不揮発性半導体メモリデバイス。
【請求項４】
請求項１に記載の不揮発性半導体メモリデバイスにおいて、
該１つの不揮発性メモリセルの電気伝導度の値が該消去状態を示すしきい値レベル、該第１のしきい値レベル、該第２のしきい値レベルおよび第３のしきい値レベルの順番に現象するようになっており、および
バイト、ブロックおよびチップレベルのうちの１つの不揮発性メモリセルのしきい値電圧が、消去動作による消去状態を示すしきい値レベルにシフトされ得るようになっている不揮発性半導体メモリデバイス。
【請求項５】
請求項４に記載の不揮発性半導体メモリデバイスにおいて、
該複数の不揮発性メモリセルの各々が、電子をホット電子注入によりチャンネルから注入することのできるフローティングゲートを有している不揮発性半導体メモリデバイス。
【請求項６】
請求項４に記載の不揮発性半導体メモリデバイスにおいて、
該複数の不揮発性メモリセルの各々が、電子をフロウラー・ノードへイム  トンネリングによりチャンネルから注入することのできるフローティングゲートを有している不揮発性半導体メモリデバイス。
【請求項７】
請求項２に記載の不揮発性半導体メモリデバイスにおいて、
該１つの不揮発性メモリセルの電気伝導度の値が該消去状態を示すしきい値レベル、該第１のしきい値レベル、該第２のしきい値レベルおよび該第３のしきい値レベルの順番で減少するようになっており、および
バイト、ブロックおよびチップレベルのうちの１つの不揮発性メモリセルのしきい値電圧が、消去動作による消去状態を示すしきい値レベルにシフトされ得るようになっている不揮発性半導体メモリデバイス。
【請求項８】
請求項７に記載の不揮発性半導体メモリデバイスにおいて、
該複数の不揮発性メモリセルの各々が、電子をホット電子注入によりチャンネルから注入することのできるフローティングゲートを有している不揮発性半導体メモリデバイス。
【請求項９】
請求項７に記載の不揮発性半導体メモリデバイスにおいて、
該複数の不揮発性メモリセルの各々が、電子をフロウラー・ノードへイム  トンネリングによりチャンネルから注入することのできるフローティングゲートを有している不揮発性半導体メモリデバイス。
【請求項１０】
請求項３に記載の不揮発性半導体メモリデバイスにおいて、
該１つの不揮発性メモリセルの電気伝導度の値が該消去状態を示すしきい値レベル、該第１のしきい値レベル、該第２のしきい値レベルおよび第３のしきい値レベルの順番で減少するようになっており、および
バイト、ブロックおよびチップレベルのうちの１つの不揮発性メモリセルのしきい値電圧が、消去動作による消去状態を示すしきい値レベルにシフトされ得るようになっている不揮発性半導体メモリデバイス。
【請求項１１】
請求項１０に記載の不揮発性半導体メモリデバイスにおいて、
該複数の不揮発性メモリセルの各々が、電子をホット電子注入によりチャンネルから注入することのできるフローティングゲートを有している不揮発性半導体メモリデバイス。
【請求項１２】
請求項１０に記載の不揮発性半導体メモリデバイスにおいて、
該複数の不揮発性メモリセルの各々が、電子をフロウラー・ノードへイム  トンネリングによりチャンネルから注入することのできるフローティングゲートを有している不揮発性半導体メモリデバイス。
【請求項１３】
請求項１に記載の不揮発性半導体メモリデバイスにおいて、
該第１、第２および第３の読出し基準パラメータが、それぞれ該第１、第２および第３のプログラミング基準パラメータに従属するものである不揮発性半導体メモリデバイス。
【発明の詳細な説明】
【０００１】
【技術分野】
本発明は、不揮発性メモリ素子に関し、詳しくは、複数ビットの電気的可変不揮発性メモリ（ＥＡＮＶＭ）セルの記憶状態分界およびプログラミング基準信号発生に関する新規の概念に基づく一定の装置と方法に関するものである。
【０００２】
【背景技術】
従来の１セルにつき１ビットのメモリ素子では、メモリセルは、２つの情報記憶状態、すなわち、「オン」状態と「オフ」状態のいずれかの状態であるとされている。この「オン」または「オフ」の組み合わせにより、１ビットの情報が定義されている。 したがって、このような１ビットのセルを用いたメモリ素子は、ｎビットのデータ（ｎは、０を上回る整数）を記憶する際に、ｎ個の別々のメモリセルを必要とする。
【０００３】
１セルにつき１ビットのメモリ素子に記憶可能なビット数を増やせば、記憶されるデータのビット数に対して１対１の割合でメモリセルの数も増えることになる。これまで１メモリ素子内のメモリセル数を増やす方法は、より多くのメモリセルを含むより大きいチップを製造する技術や、より多くのメモリセルを１チップ上の所定の領域に配置できるより小さいメモリセル（例えば、高解像度リソグラフィ）を製造する高度な製造技術に依存してきた。
【０００４】
１セルにつき１ビットの方法に代わるものとして、１メモリセルに複数ビットデータを記憶するものがある。１セルにつき複数ビットの不揮発性メモリ素子を実現するこれまでの方法では、通常、マスクプログラマブル読出し専用メモリ（ＲＯＭ）を使用してきた。このような方法の一つに、メモリセルのチャネル幅および／または長さを、２nの異なる状態に対応する２nの異なる導電率の値が得られるように変化させることによって、ｎビットのデータを１メモリセルによって記憶できるようにするものがある。また、別の方法では、メモリセルが、２nの異なる状態に対応する２nの異なる導電率レベルに対応した２nの異なる電圧しきい値（Ｖｔ）を有するように、しきい値電圧のイオン注入を変化させることにより、ｎビットのデータを１メモリセルによって記憶できるようにしている。このような種類のメモリ素子の例は、クレイクラフトの米国特許第４、１９２、０１４号、コイケの米国特許第４、５８６、１６３号、スタークの米国特許第４、２８７、５７０号、ウーの米国特許第４、３２７、４２４号、およびコバタケの米国特許第４、８４７、８０８号に開示されている。
【０００５】
さらに、１セルにつき複数ビットのデータを記憶できる電気的可変不揮発性メモリ素子が周知である。このような素子では、セルの複数の記憶状態が、互いに隣接する記憶状態の間の境界を定める既定の基準信号レベルによって分界される。セルからの信号と基準信号とを比較してメモリセルが読み出され、セル信号と基準信号の相対的なレベルが判断される。この比較結果は、セル信号レベルが各記憶状態の境界を超えているかあるいは下回っているかを示すものであり、したがって、記憶されたデータに対応するセルのプログラムされた状態を一括して示している。この比較結果をエンコードすることにより、記憶されたデータが再生され、セルの読出し動作が完了する。一般に、ｎビットのデータを記憶するｎ個の記憶状態の分界に必要な基準レベル数は、２n−１である。例えば、最高または最低の記憶状態がいずれの側も限界に達しようとしている場合は、この数字がこれよりも大きくなることもある。
【０００６】
複数ビットのＥＡＮＶＭセルをプログラムするこれまでの方法は、セルをプログラミングして読み出すサイクルの繰り返しに基づいている。セルは、プログラミングパルスを使用して漸増的にプログラムされ、プログラミング処理中に、上記のようにセルの記憶状態を読み出すことによって、セルのプログラミング後の状態が繰り返しチェックされ、プログラミングの到達レベルを検証できる。プログラミングは、目標とする記憶状態に達するまで継続され、この状態は、セルの読出しによって示される。
【０００７】
読出しエラーが発生する可能性を最小限度に抑えるためには、複数ビットのＥＡＮＶＭセルのプログラミングレベルが、基準信号レベルまたは目標記憶状態の境界を定めるレベルに対してある一定のマージンで設定されなければならない。このプログラミングマージンは、温度、システム電圧、または単なる時間の経過などの条件の変化に伴って起きるセルの動作特性の変動による読出しエラーを回避するのに充分なものでなくてはならない。さらに詳しくは、セルが記憶状態の境界に近すぎる位置にプログラムされている場合、動作特性のわずかな変動によって、状態境界レベルに対してセルの信号レベルがシフトしたために、次に行なわれるセルの読出しにエラーが生じることもあり得る。
【０００８】
１セルにつき１ビットのメモリ素子の場合、わずかに２つの記憶状態しかなく中間の記憶状態がないことから、プログラムのマージン設定は、特に問題となるものではない。セルをオーバプログラムすることによって目標とする状態をオーバシュートすることは不可能なことから、セルを、単に、２つの記憶状態の境界を定める基準レベルからできるだけ離れたセル信号レベルを設定するようにプログラミングするだけでもよい。
【０００９】
逆に、１またはそれ以上の中間記憶状態がある場合、中間記憶状態は、２つの境界レベル、すなわち、それを上回る状態と下回る状態の両方の状態を備えた中間記憶状態の各境界から適度に離れたプログラミングマージンを必要とすることから、プログラムマージンは、１セル当たり複数ビットの素子の場合と重大な関係がある。セルをいずれか一方のレベルに近すぎる状態にプログラミングした場合、読出しエラーが生じる可能性がある。また、さらに、オーバプログラミングとアンダープログラミングの両方を回避して、目標とする中間状態のオーバシュートやアンダーシュートが起きないようにしなければならない。
【００１０】
従来のプログラムマージン技法には、プログラミング上の目的により、通常のメモリ読出し中に、セル信号レベルまたは基準信号レベルをその価値に応じてシフトさせる方法がある。いずれの場合も、セルに関する所定のプログラミング量に対して、通常の読出し動作中よりもプログラミング中の方が、セルが違った状態に読み出されるという効果がある。この違いは、セル信号または基準信号のシフト量に対応しており、その違いによってプログラミングマージンが設定される。以上の技法例は、メーロトラその他の米国特許第５、１７２、３３８号や、ベリカーその他の「浮遊ゲートメモリセルを用いた４状態ＥＥＰＲＯＭ」（固体回路ＩＥＥＥジャーナル、第ＳＣ‐２２、Ｎｏ．３、１９８７年６月、ｐｐ．４６０‐４６３）に記載されている。
【００１１】
別のマージン技法に、状態分界基準レベルの中間レベルを有する補足的基準信号を設ける方法がある。この中間基準レベルは、状態分界レベルと共に、プログラムマージンの範囲を定める働きをしている。セルが目標記憶状態に達すると、状態分界信号との比較によって明らかなように、セル信号と１つまたはそれ以上の中間基準信号との比較に基づいてプログラミングが続行され、プログラミングマージンが設けられる。この技法例は、デヴィンの米国特許第４、９６４、０７９号に記載されている。
【００１２】
１セルにつき複数ビットのＥＡＮＶＭ素子をプログラムする上記の方法において、プログラミング速度（セルを目標状態にプログラムする時間の合計）は、プログラミング処理中のメモリセルの読出しを繰り返し行なわなければならないことから、実質的に制限されている。さらに、前述のプログラムマージン設定技法は、セル信号レベルまたは状態分界基準信号レベルをシフトさせなければならないことや、状態分界基準信号レベルと共にプログラムマージン範囲を設定するための中間基準レベルを設けなければならないことから、全体的な回路設計が実質上複雑なものとなっている。さらに、これらのマージン設定技法では、セルの動作特性の変動全般に対して最適なプログラミングマージンを確保できないが、これは、動作特性に影響を与える条件の変化に伴って起きる変動を正確に追跡していないことによるものである。
【００１３】
【発明の開示】
本願の基礎となっている先願では、１セルにつき複数ビットのＥＡＮＶＭプログラミングとは全く異なった方法が開示されている（この方法は、本書でも詳しく説明されている）。この方法によれば、プログラミング制御方式上、目標記憶状態に対応するプログラミング基準信号を用いてメモリセルをプログラムするものであり、プログラミング中にセルの記憶状態を読み出す必要はない。
【００１４】
本願に記載されている本発明は、前記の方法に比べて、大きな利点が得られる記憶状態分界およびプログラミング基準信号の発生に関する新規の概念に基づくものである。これらの概念の第１の概念によれば、複数のプログラミング基準信号（または、その信号に実質的に対応するように設定されている信号）を使用して、状態分界基準信号を発生する。これは、各プログラミング基準信号（または対応して設定されている信号）ごとに、対応する記憶状態に特有のレベルを有するように行なわれる。以下の詳しい説明によってさらによく理解できる通り、このようにして状態分界基準信号を発生することによって、プログラミング動作中にセルの記憶状態を読み出さなくても、複数ビットのＥＡＮＶＭセルをプログラムすることができると同時に、前記のこれまでのマージン設定技法にあるような複雑さを伴わずに、効果的なプログラムマージンを提供できる。
【００１５】
したがって、広義の態様の一つによれば、本発明により、３つ以上の記憶状態を有するＥＡＮＶＭセルの記憶状態を分界する装置が実現できる。この装置は、セルの記憶状態に対応する複数の信号を発生する基準信号発生回路から成り、各信号は、対応する記憶状態に特有なレベルであるとともに、対応する記憶状態にセルのプログラミングを制御するためのプログラミング基準レベルとほぼ同じレベルを有している。基準信号発生回路は、複数の信号を用いて、セルの記憶状態の境界を構成するレベルを備えた基準信号を発生する。
【００１６】
さらに、本発明は、プログラム可能な複数レベルの記憶装置を提供するものであり、この装置は、すでに述べた通り、３つ以上の記憶状態を有するＥＡＮＶＭセルと、ＥＡＮＶＭセルをプログラムするプログラミング回路と、基準信号発生回路とから成る。
【００１７】
広義の別の態様によれば、本発明は、３つ以上の記憶状態を有するＥＡＮＶＭセルの記憶状態を分界する装置を提供するものであり、この装置は、セルの記憶状態の境界を構成するレベルを有する基準信号を発生する基準信号発生回路から成る。この基準信号は、セルのプログラミングを制御するプログラミング基準レベルに実質的に対応して設定される複数の信号レベルに応じて生成されるものであり、各プログラミング基準レベルは、セルの種々の記憶状態に対して特有のレベルである。
【００１８】
さらに、本発明は、プログラム可能な複数レベルの記憶装置を提供するものであり、この装置は、３つ以上の記憶状態を有するＥＡＮＶＭセルと、セルをプログラムするプログラミング回路と、先程述べた基準信号発生回路とから成る。
【００１９】
本発明の好適な実施例によれば、状態の境界を定める基準信号を発生する際に用いられる複数の信号が、動作特性に影響を与える条件の変化に伴って起きるＥＡＮＶＭセルの動作特性の変化を実質的に追跡する基準セルによって生成される。この基準セルは、ＥＡＮＶＭセルとほぼ同じ構成を有しており、ＥＡＮＶＭセルと同じ集積回路の素子として、同じ加工処理によってＥＡＮＶＭセルと同時に製造される。したがって、状態分界基準信号の発生に用いられる信号は、ＥＡＮＶＭセルの動作特性の変化を高い精度で追跡できる。これにより、ＥＡＮＶＭセルの動作特性の変動全般に対して最適なプログラミングマージンを維持できるようになる。
【００２０】
本発明の別の新規概念は、プログラミング基準信号の発生に関するものであり、詳しくは、そのための基準セルの使用に関するものである。この概念によれば、前記第１の概念と共に用いた場合（ただし、必ずしも一緒に用いる必要はない）、プログラミング基準信号は、動作特性に影響を与える条件の変化に伴って起きるＥＡＮＶＭセルの動作特性の変化を実質的に追跡する対応基準セルによって生成される。これにより、セル信号レベルとプログラミング基準信号レベルとの安定した関係を確保することができ、プログラミングの整合性の向上につながる。
【００２１】
さらに別の広義の態様によれば、本発明は、３つ以上の記憶状態を有するＥＡＮＶＭセルと、プログラミング基準信号発生回路と、プログラミング回路とから成るプログラム可能な複数レベルの記憶装置を提供するものである。このプログラミング基準信号発生回路は、動作特性に影響を与える条件の変化に伴って起きるＥＡＮＶＭセルの動作特性の変化を実質的に追跡する複数の基準セルを具備している。また、この基準セルには、各記憶状態ごとに対応する基準セルがあり、各基準セルは、プログラミング基準信号発生回路が、対応する記憶状態に特有なレベルを持つプログラミング基準信号を発生するようにプログラムされている。このプログラミング回路は、各プログラミング基準セルのレベルに応じて、ＥＡＮＶＭセルを選択的にプログラムする。
【００２２】
本発明のさらに別の態様は、前記の原理に基づく複数レベルＥＡＮＶＭセルの記憶状態を分界する方法に関するものである。
以上述べてきた本発明の原理と、その種々の態様と、特色と、利益とは、添付図面を参照しながら、以下の詳細な説明を読めば、充分に理解できるであろう。
【００２３】
【発明を実施するための最良の形態】
添付図面に示されるいくつかの好適な実施例に基づいて、本発明を以下に詳細に説明する。ただし、この実施例は、単に例示のためになされたものであり、本発明の範囲は、添付したクレームによって定義され、代替、修正、およびこれに相当する広い範囲を含むものであり、本書に記載された基本的な原理と矛盾することなく実現できることは言うまでもない。
【００２４】
概要を述べると、本書に記載されている本発明により、複数ビットの情報を効率的かつ確実に電気的可変不揮発性メモリ（ＥＡＮＶＭ）に記憶し読み出すことができる。本発明の好適な実施例によれば、「Ｋ」が使用されている数体系の基数を表し（２進法の場合、Ｋ＝２）、かつｎが１セルにつき記憶されているビット数（ｎ=２）であるとした場合、このことは、Ｋn導電率の範囲内のいずれか一つの範囲内にある浮遊ゲートＦＥＴのチャネルの導電率を電気的に変えることによって実現される。次に、この導電率の範囲は、導電率範囲の各境界に対応する基準信号レベルに基づき検知ならびにエンコードされ、メモリセルが読み出される。浮遊ゲートＦＥＴ導電率は、所望の導電率の水準が得られるまで浮遊ゲートに電子を漸増的に蓄積するプログラム／検証制御サイクルによりＥＡＮＶＭメモリ素子に適正な信号を供給するプログラミングハードウェアとアルゴリズムを用いて、電気的に修正される。例示上の目的から、本書に説明されるシステムは、１メモリセルにつき２ビットを記憶する２進システムであるものとする。
【００２５】
Ｉ．従来の１ビットＥＡＮＶＭ素子
本発明の内容について詳しい検討に入る前に、全体的な把握のため、従来の１セルにつき１ビットのＥＡＮＶＭ素子について説明を行なう。
【００２６】
図１は、不揮発性浮遊ゲートＦＥＴメモリセル１０の概略図である。
ＦＥＴメモリセル１０は、読出しを行なうメモリセルの選択に用いられるか、あるいは、プログラミング処理中に浮遊ゲート１４への電子の注入に用いられる制御ゲート１２を具備している。浮遊ゲート１４は、電子を無限に蓄積できる電気的絶縁構造体である。ＦＥＴのドレイン領域１６は、チャネル領域１９によってソース領域１８に連結されている。浮遊ゲート１４上に電子が存在するか否かによって、メモリセル１０の電圧しきい値が変化し、その結果、そのチャネル領域の導電率も変化する。浮遊ゲート１４が完全に消去され、制御ゲート１２が選択されると、チャネル領域１９は、完全に「オン」の状態、すなわち、導電率の高い状態となる。浮遊ゲート１４が完全にプログラムされると、チャネル領域１９が完全に「オフ」の状態、すなわち、導電率の低い状態になる。
【００２７】
図２は、従来の１ビットＥＡＮＶＭメモリシステム３０のブロック図である。メモリシステム３０は、ＥＡＮＶＭセル（ＦＥＴ）３２の１ビットの情報を記憶する。セル３２は、図１のＦＥＴ１０と同じ構造を有しており、１行または１語の選択信号が制御ゲート端末装置３４に用いられた時点で、読出しまたは書込みを行なうために選択される。セル３２の電源端末３６は、基準接地電位に接続され、また、ドレイン端末３８は、プルアップ装置（抵抗器）３９を介して、端末４０の電圧Ｖｐｕｌｌ‐ｕｐに接続されている。端末３８は、セル３２の出力端末として使用できる。セル３２が「０」ビットを記憶している場合、ＦＥＴのチャネルは、導電率が低く、すなわち、インピーダンスが高い状態にあり、端末３８の電圧は、端末４０の電圧レベルであるＶｐｕｌｌ‐ｕｐまで引き上げられる。セル３２が「１」ビットを記憶している場合、ＦＥＴのチャネルは導電率が高く、すなわち、インピーダンスが低い状態にあり、端末３８の電圧は、端末３６の接地電位によって引き下げられる。
【００２８】
セル３２に記憶されている１ビットの値を読み出すために、読出し増幅器４２は、端末３８の電圧と端末４３の基準電圧Ｒｅｆを比較する。「０」がＥＡＮＶＭセル３２に記憶されている場合、セルは、導電率の低い状態にあることから、端末３８の電圧が、端末４３の基準電圧を上回っている。読出し増幅器４２の出力端末４４は低電圧であり、電圧は、出力バッファ４６を介して端末４８に送信された後、論理「０」として入出力端末５０に連結される。「１」がＥＡＮＶＭセル３２に記憶されている場合、セルは導電率の高い状態にあることから、端末３８の電圧は、端末４３の基準電圧を下回っている。読出し増幅器４２の出力は、高電圧であり、電圧は、論理「１」として入出力端末５０に送信される。
【００２９】
セル３２の情報ビットの値を書き込む際に、セル３２は、当初、論理「１」に相当する消去された状態すなわち完全に「オン」の状態であるものとする。入出力端末５０は、入力ラッチ／バッファ５２の入力端末に接続されている。入力ラッチ／バッファ５２の出力は、プログラム電圧スイッチ５６のイネーブル／ディスエーブル端末５４に接続されている。このプログラム電圧スイッチ５６により、端末３８に接続されている信号線５８にビット線プログラム電圧が供給される。プログラム電圧スイッチ５６からの別の出力は、信号線６２への語線プログラム電圧であり、この信号線６２は、ＥＡＮＶＭセル３２の制御ゲート端末３４に接続されている。入力ラッチ／バッファ５２の出力からプログラム電圧スイッチ５６の端末５４が論理「０」になっているとともに、プログラム電圧スイッチ５６が、ＰＧＭ／Ｗｒｉｔｅ（プログラム／書込み）信号によって起動されるプログラムパルス発生器６６からの信号線６４のプログラムパルスによって起動されると、プログラム電圧スイッチ５６により、端末６８からＥＡＮＶＭセル３２の制御ゲート端末３４へ、信号線６２を介して、プログラム電圧Ｖｐｐ（通常、１２ボルト）が供給される。さらに、プログラム電圧スイッチ５６は、ＥＡＮＶＭセル３２のドレインを、幾分そのＶｐｐよりも低い電圧、通常、約８〜９ボルトにバイアスをかける働きもする。このような条件のもとで、ホットエレクトロン注入として周知の現象によって、電子が浮遊ゲートに注入される。このプログラミング手順により、ＥＡＮＶＭセルの電圧しきい値が上昇し、ソースドレインインピーダンスが高くなる。この状態は、ＦＥＴメモリセル３２が、事実上、「０」状態に相当するオフになるまで継続する。入力ラッチ／バッファ５２の出力から端末５４が「１」となるとともにＰＧＭ／Ｗｒｉｔｅ信号がイネーブルになると、信号線５８がローとなり、「１」すなわち消去状態が維持されるようにプログラミングが禁止される。
【００３０】
図３は、メモリセルが完全に消去された「１」の状態から完全にプログラムされた「０」の状態にプログラムされているときの語線およびビット線のプログラミング電圧の制御下にあるＥＡＮＶＭセル３２の電圧しきい値の変化を示したタイミングチャートである。図を簡潔にするために、ＰＧＭ／Ｗｒｉｔｅ信号によって制御される語線およびビット線のプログラミング電圧は、単一のパルスで示されている。ＰＧＭ／Ｗｒｉｔｅパルスの継続時間中に、ビット線および語線のプログラム電圧は、それぞれ、ビット線端末３８を介してメモリセル３２のドレインに、あるいは、メモリセル３２の制御ゲート端末３４を介して制御ゲートに印加される。また、電子が浮遊ゲートに注入されると、メモリセルの電圧しきい値が上昇し始める。この電圧しきい値が上昇して水平の破線で示されたある一定のしきい値を超えると、メモリセル３２は、「０」状態にプログラムされる。
【００３１】
ホットエレクトロン注入の代わりに、ファウラー‐ノルドハイムのトンネル方式を用いて、電子を浮遊ゲートに配置することもできる。本書に記載する複数ビットＥＡＮＶＭ素子は、いずれのメモリセルプログラミング技法によっても機能する。従来のプログラミングアルゴリズムおよび回路は、いずれのプログラミング方式でも、できるだけ短い時間で、できるだけ大きいマージンにより１ビットのセルをプログラムするよう設計されている。１ビットメモリセルの場合、マージンは、プログラムされたセルが、その時間を通じて、記憶された値を確実に維持するうえで必要な補足的電圧しきい値として定義されている。
【００３２】
図４は、メモリ読出し動作中に時間の関数としての端末３８のビット線電圧を示すタイミングチャートである。この例では、時間ｔ１よりも前の時点において、ビット線がＶｐｕｌｌ‐ｕｐ状態まで帯電されている。ただし、ビット線が、時間ｔ１以前に他の任意の電圧レベルから開始してもよい。ｔ１の時点では、ＥＡＮＶＭセル３２が選択され、セル３２が消去された状態すなわち「１」の状態であれば、セル３２によって、インピーダンスの低い接地経路となる。その結果、ビット線の電位は、図２の端末３６で得られる接地電位付近まで引き下げられる。ＥＡＮＶＭセル３２が「０」状態すなわち完全にプログラムされた状態であれば、ビット線電圧は、時間ｔ１後に、Ｖｐｕｌｌ‐ｕｐ電圧を維持する。ビット線端末３８の電圧と端末４３の基準電圧Ｒｅｆが、読出し増幅器によって比較され、そのバッファ出力によって入力出力端末５０が駆動される。基準電圧がビット線電圧よりも高い場合、入出力端末５０の出力は、論理「１」となり、基準電圧がビット線電圧よりも低い場合は、入出力端末５０の出力は論理「０」となる。
【００３３】
ＩＩ．複数ビットＥＡＮＶＭシステムのメモリ配列
図５は、本発明による１セルにつき複数ビットのＥＡＮＶＭシステム１００を示すブロック図であり、ここでは、ＥＡＮＶＭセルのＭ×Ｎ配列が使用されている。各セルは、図１について説明されたものと同じ構成を有する浮遊ゲートＦＥＴセル１０２として示されている。システムの全体的な配置は、従来の１セルにつき１ビットのメモリ素子に採用されたものとよく似ているが、その詳細な点において、後の説明から明らかなように、１セルにつき複数ビットの実装に関連する大きな違いがある。
【００３４】
図５の各セル１０２は、配列の１行および１列に属しており、接地基準電位に接続されたソースと、対応する列のビット線１０６に接続されたドレインを有している。その列のビット線は、ブロック１０５により一括して示されている対応するプルアップ素子に接続されている。また、１行のセルの全制御ゲートは、対応する行選択または語線１０４に接続されている。通常、行は行選択回路１０８によって選択され、列は列選択回路１１０によって選択される。行および列アドレス信号は、対応するアドレスバス１０３Ａおよび１０３Ｂを通じて提供される。読出し増幅器１１２は、配列の各列に対して設けられている。さらに、デコード／エンコード回路１１４およびｎビット入力／出力ラッチ／バッファ１１６が設けられている（１セルにつき２ビットのシステムの場合、ｎ＝２）。 また、ＰＧＭ／Ｗｒｉｔｅ信号が、モード制御回路１２０と時限回路１２２を起動する入力端末１１８に供給される。１セルにつき１ビットの実装と比較して、この１セルにつき複数ビットのシステム１００が持つ大きな利点は、ｎが個々の複数ビットのメモリセルに記憶できるビット数であるとした場合、記憶密度が係数ｎによって増加する点である。
【００３５】
ＩＩＩ．複数ビットメモリセルの基本読出しモード／回路
図６は、複数ビット浮遊ゲートメモリセル１０２の状態を読み出すための２進システム１５０を示している。この例では、１セル（ｎ）当たりのビット数が２であるとみなし、メモリセルの４つの状態のうちの１つが検出されなければならないようになっている。この４つの想定可能な状態とは、（０、０）、（０、１）、（１、０）、および（１、１）である。どの状態がプログラムされているかを検出するために、４レベルの読出し増幅器１５２が設けられている。この増幅器には、３つの読出し増幅器１５４、１５６、１５８があり、それぞれ、メモリセル１０２の出力端末１３８に接続された負極の入力端末を有している。読出し増幅器１５４は、その正極の入力端末に基準電圧Ｒｅｆ３が接続され、読出し増幅器１５６は、その正極の入力端末に基準電圧Ｒｅｆ２が接続され、読出し増幅器１５８は、その正極の入力端末に基準電圧Ｒｅｆ１が接続されている。これらの基準電圧により、セル１０２の４つの記憶状態の境界が定められ、Ｖｐｕｌｌ‐ｕｐ＞Ｒｅｆ３＞Ｒｅｆ２＞Ｒｅｆ１の関係を満たすように設定されている（各基準電圧の好適な発生技法については、後で説明する）。３つの読出し増幅器の各出力信号Ｓ３、Ｓ２、Ｓ１によって、エンコード論理回路１６０が駆動され、この論理回路によって、検知された信号Ｓ３、Ｓ２、Ｓ１が、適正な２ビットデータ形式にエンコードされる。さらに、入出力端末１６２にビット０が設定され、入出力端末１６４にビット１が設定される。エンコード論理回路１６０の真理値表は、以下の通りである。
Ｓ３    Ｓ２    Ｓ１    Ｉ／Ｏ１  Ｉ／Ｏ０      状態
Ｌ      Ｌ      Ｌ        ０        ０        （０、０）
Ｈ      Ｌ      Ｌ        １        ０        （１、０）
Ｈ      Ｈ      Ｌ        ０        １        （０、１）
Ｈ      Ｈ      Ｈ        １        １        （１、１）
【００３６】
複数ビットメモリセル１０２の読出し動作中に、読出し増幅器１５４、１５６、１５８の各出力信号Ｓ３、Ｓ２、Ｓ１のレベルが、（後述する）プログラミング動作中にメモリセルが設定された導電率の値によって決まる。ＥＡＮＶＭセル１０２は、完全に消去されているときは、そのしきい値電圧は最低の状態、すなわち、導電率が最高の状態となる。その結果、基準電圧は、すべて端末１３８のビット線電圧よりも高くなり、（１、１）となる。完全にプログラムされているときは、ＥＡＮＶＭセル１０２のしきい値電圧は最高の状態すなわち、導電率が最低の状態となる。その結果、すべての電圧は、端末１３８のビット線電圧よりも低くなり、（０、０）状態となる、中間しきい値状態は、論理回路１６０の前記真理値表に示されるようにエンコードされている。
【００３７】
図７は、メモリセル１０２の読出しサイクル中の時間関数としての端末１３８のビット線電圧を示している。例示上の目的から、メモリセルの４つの想定可能なプログラムされた状態に対応する４つの想定可能な電圧信号がそれぞれ示されている。読出しサイクル中に、ＥＡＮＶＭセルの実際のプログラムされた状態に対応する信号のみが発生する。例えば、ＥＡＮＶＭメモリセル１０２が（１、０）状態にプログラムされたとする。時間ｔ１より以前には、ＥＡＮＶＭセル１０２がまだ選択すなわち起動されていないことから、ビット線１０６は、Ｖｐｕｌｌ‐ｕｐに引き上げられる。時間ｔ１になると、標準メモリアドレスデコーディング法により、ＥＡＮＶＭセルが選択される。浮遊ゲートへの帯電によってＥＡＮＶＭセルがある特定の導電率レベルにプログラムされていることから、ビット線は、セルがこの特定の導電率のレベルまで低下する可能性のある電流量に対応した特定の電圧レベルまで引き下げられる。時間ｔ２でこの地点に達すると、ビット線電圧は、基準電圧Ｒｅｆ３とＲｅｆ２の間の電圧レベルＶｒｅｆ３で安定し、（１、０）状態となる。ＥＡＮＶＭセル１０２が非選択の場合は、ビット線電圧がプルアップ状態に戻る。同様に、ビット線電圧は、Ｖｒｅｆ２で安定して（０、１）状態となるか、０ボルトの（１、１）状態となる。
【００３８】
ＩＶ．複数ビットＥＡＮＶＭセルのプログラムおよび読出し回路
図８は、メモリセル１０２のプログラミングおよび読出しを行なう回路２００のブロック図である。例示上の目的により、１セルにつき２ビットの２進システムが示されているが、ＥＡＮＶＭセルの状態が３つ以上存在するどのようなシステムにも、本発明の原理を同様に適用できることは言うまでもない。例えば、２進以外のシステムでは、記憶状態は、３またはそれ以外の複数の非２進数に基づいていてもよい。
【００３９】
システム２００は、ビット線出力端末１３８を備えたメモリセル１０２を具備している。読出しモードの動作用に、読出し基準電圧Ｒｅｆ１、Ｒｅｆ２、Ｒｅｆ３が送信される４レベルの読出し増幅器１５２と、エンコーダ１６０が設けられている。読出しデータは、ビット０の入出力端末１６２とビット１の入出力端末１６４に送信される。また、書込みモードの動作用に、検証基準選択回路２２２によって、アナログコンパレータ２０２の１入力端末に対し、アナログプログラミング電圧基準レベル信号Ｘが送信される。ビット線１０６のビット線電圧が目標記憶状態に対応するプログラミング基準電圧レベルに達するとすぐに、ＥＡＮＶＭセル１０２がこの目標記憶状態に対応する適正なしきい値に設定されるように、プログラミング基準電圧の選択が行なわれる。プログラミング基準電圧であるＶｒｅｆ１、Ｖｒｅｆ２、Ｖｒｅｆ３、Ｖｒｅｆ４は、Ｖｒｅｆ４がＲｅｆ３を上回り、Ｖｒｅｆ３がＲｅｆ３とＲｅｆ２の間にあり、Ｖｒｅｆ２がＲｅｆ１とＲｅｆ２の間にあり、また、Ｖｒｅｆ１がＲｅｆ１を下回るように設定される。いずれの中間記憶状態の通常の読出し動作中も、ビット線電圧は、中間状態の境界を定める両方の読出し基準電圧のほぼ中間で安定することにより、メモリ内容の正確な読出しが確実に行なわれる。
【００４０】
検証基準選択回路２２２は、入出力端末１６２および１６４からの２進入力ビットを受信する２ビット入力ラッチ／バッファ回路２２４からの２出力ビットによって制御される。また、アナログコンパレータ２０２のＹ信号入力端末は、複数レベルのメモリセル１０２のビット線出力端末１３８に接続されている。アナログコンパレータからの出力信号は、プログラム電圧スイッチ２２０のイネーブル／ディスエーブル信号として、信号線２０４により送信される。
【００４１】
また、プログラム電圧スイッチ２２０から出ている出力信号線２０６によって、ＥＡＮＶＭセル１０２の制御ゲートに語線プログラム電圧が供給される。さらに、別の出力信号線１０６によって、ＥＡＮＶＭセル１０２のビット線端末１３８にビット線プログラミング電圧が供給される。
【００４２】
ＰＧＭ／Ｗｒｉｔｅ端末２１４から出ている信号線２１２のＰＧＭ／Ｗｒｉｔｅ信号によってプログラム／検証時限回路２０８がイネーブルになった後、時限回路２０８により、一連のプログラム／検証時限パルスが、信号線２１０のプログラム電圧スイッチ２２０に供給される。このパルス幅は、ＥＡＮＶＭセル１０２の電圧しきい値が、ＥＡＮＶＭセルの浮遊ゲートへの電荷の注入を制御することによって漸増的に変更されるようプログラミング処理の制御が行なわれるように設定される。プログラミングサイクルごとに電圧しきい値が変わることから、メモリセル１０２の導電率もその都度変化する。各内部プログラムサイクルの終了後、「ハイ」状態になる信号線２１０で示されるように、プログラム電圧スイッチ２２０によって与えられるプログラム電圧が除去されるとともに、検証サイクルが開始する。次に、コンパレータ２０２を用いてメモリセル１０２の電圧しきい値が判断され、端末１３８のビット線電圧と、検証基準選択回路２２２からの選択プログラミング基準電圧とを比較する。ビット線電圧が、検証基準選択回路２２２によって加えられるプログラミング基準電圧のレベルに達すると、信号線２０４上のコンパレータからの出力信号によって、プログラム電圧スイッチ２２０がディスエーブルとなり、プログラミングサイクルが終了する。
【００４３】
本発明の本実施例の場合、書込み動作中に、現行メモリセルアナログ内容と、メモリセル１０２上でプログラムされるアナログ情報との比較が、アナログコンパレータ２０２によって行なわれる。検証基準選択回路２２２のアナログ出力電圧Ｘは、２ビット入力ラッチ／バッファ２２４の出力をデコーディングすることによって判断が下される。アナログコンパレータ２０２へのＹの入力信号は、直接ビット線端末１３８から入力される。ただし、４レベルの読出し／エンコード回路１５２および１６０と検証基準選択回路２２２は、図に示すように完全に独立していてもよい。また、代わりに、交互に時分割により処理される共通の回路部品として、双方が互いに連結されていてもよい。４レベルの読出し／エンコード回路１５２および１６０が、読出しモードの動作に使用されるのに対し、検証基準選択回路２２２が、書込み／検証モードの動作でのみ用いられることから、このようなことが可能となる。
【００４４】
Ｖ．複数ビットＥＡＮＶＭセルの基本書込みモード
書込みモードでは、セルＥＡＮＶＭシステムごとの２進複数ビットにより、メモリセルを電気的にプログラミングして、２ｎの独自に異なるしきい値レベル（ｎ＝セルとごのビット数）を提供できなければならない。セルごとに２ビットの実装を行なう場合、セルが消去（１、１）状態から開始したとすると、３つの非消去状態に対応する３つの別のしきい値のプログラミングを行なうだけでよい。このようなしきい値の最初のしきい値は、読出しモードのとき、ビット線電圧がＲｅｆ１とＲｅｆ２の間になるように決定される。また、もう一つの別のしきい値は、読出しモードのとき、ビット線電圧がＲｅｆ２とＲｅｆ３の間にくるように定められる。さらに、３番目のしきい値は、読出しモードのとき、ビット線電圧がＲｅｆ３よりも大きくなるように決められる。
【００４５】
図９は、浮遊ゲートが消去（１、１）しきい値状態から３つの別の予想可能な状態のうちのいずれか一つに帯電する際に、これに伴って起きる４レベルすなわち２ビットのＥＡＮＶＭセルの電圧しきい値の変化を示している（図の簡素化のため、帯電は継続的に行なわれたものとして示されている）。図９のＶｔ１、 Ｖｔ２、 Ｖｔ３は、それぞれ読出し基準レベルのＲｅｆ１、Ｒｅｆ２、Ｒｅｆ３に対応するしきい値である。（０、１）、（１、０）、および（０、０）で示されている各図は、３つの非消去状態である各状態のプログラミングしきい値に相当する。２つの状態しかない従来の単一ビットのメモリセルの場合、その設計上の目的は、図３に示すように、セルの電圧しきい値が必ず最大限に高い値にプログラムされるよう充分に浮遊ゲートを帯電することにある。１セルにつき１ビットのシステムでは、上限しきい値がないことから、セルをオーバプログラミングしても、間違ったデータをメモリセルに記憶することがない。
【００４６】
図９から明らかなように、１セルにつき複数ビットのシステムでは、電圧しきい値がある特定の電圧しきい値の範囲内にくるような地点まで、メモリセルを帯電させなければならない。例えば、セルが（１、０）状態にプログラムされているものとした場合、適正なしきい値の範囲は、しきい値レベルＶｔ２を上回り、かつしきい値レベルＶｔ３を下回る範囲として定義される。この複数レベルのプログラミングを実現するために、従来のＥＡＮＶＭ回路が、図８に示す配置に修正されている。ついでに述べれば、図８のコンパレータは、図に示すようにアナログ式であることが好ましいが、デジタルコンパレータであってもよい。
【００４７】
図１０は、浮遊ゲートが９０、０）状態から消去される際に見られる４レベルすなわち２ビットのＥＡＮＶＭセルの電圧しきい値を示している（図の簡素化のため、消去が継続的に行なわれる状態が示されている）。ＥＡＮＶＭプログラミング動作手順では、メモリセルがプログラムされる前に消去されてもよい。この消去は、バイト、ブロック、またはチップレベルで実行することができるとともに、電気や紫外線による手段等の手段によっても行なえる。この種のシステムでは、プログラミングサイクルを開始する前に、セルは、（１、１）状態に完全に消去されている。システムが個々のメモリセルを消去することができる場合、プログラミング動作を開始する前に、グループのセルをすべて消去する必要はない。したがって、個々のメモリセルを、（１、０）、（０、１）、および（１、１）として図に示されている電圧しきい値のうちの適正な１つの値にプログラムする必要が生じた時点で、漸増的に消去することができる。
【００４８】
図１１は、図８のシステムが、２ビットのＥＡＮＶＭセル１０２を、時限回路２０８を用いて、消去（１、１）状態から（１、０）状態に消去し、固定幅タイミングパルスを発生する様子を示した電圧しきい値タイミングチャートである。信号線２１２のＰＧＭ／Ｗｒｉｔｅ信号が低論理レベル状態になると、時限回路２０８がイネーブルになる。時限回路２０８は、時間ｔ１でイネーブルとなった後、信号線２１０の内部固定幅低レベル内部ＰＧＭタイミングパルスをプログラム電圧スイッチ２２０に供給する。このパルスは、図１２に関してこれから説明される初期検証サイクルの後に出力される。初期ＰＧＭタイミングパルスがローの状態になっている間、回線１０６および２０６のビット線と語線のプログラム電圧出力は、図１１に示すように、各プログラミング電圧レベルまで引き上げられる。このプログラミング処理中は、メモリセル１０２の浮遊ゲートに電荷が加えられる。時限回路２０８からの内部ＰＧＭタイミングパルスがハイ状態から切り換えられると、プログラミング電圧が取り除かれて、検証サイクルが開始する。この例では、検証基準電圧Ｖｒｅｆ３が、ビット線電圧と比較される。この内部制御プログラム／検証サイクルは、端末１３８のビット線電圧がＶｒｅｆ３に達するまで繰り返し行なわれる。このとき、ｔ２のＥＡＮＶＭセル１０２が、（１、０）状態にプログラムされたかどうか検証されるとともに、信号線２０４のディスエーブル信号をプログラム電圧スイッチ２２０に提供するコンパレータ２２２によって、プログラミングが停止される。
【００４９】
図１２は、固定幅プログラムパルスを用いて、完全に消去された状態、すなわち、完全に「オン」の状態（１、１）から部分的に「オフ」の状態（１、０）にプログラムされたときの２ビットＥＡＮＶＭセル１０２のビット線電圧を示している。外部に適用されているＰＧＭ／Ｗｒｉｔｅパルスがｔ１の時点で使用されると、プログラム／検証時限回路２０８は、まず初めに検証サイクルを開始して、メモリセル１０２の現行状態を判断する。このことは、ビット線電圧が、本例の場合、Ｖｐｕｌｌ‐ｕｐから（消去状態に相当する）接地状態まで低下することによって示される。ただし、時間ｔ１の前の時点では、ビット線電圧が、どのような電圧レベルに設定されていてもよい。セルが消去状態であると判断されると、第１のプログラムサイクルが開始する。このことは、ビット線電圧がＶｐｒｏｇｒａｍに上昇することによって示される。また、第１の固定幅プログラミングパルスが終了すると、検証サイクルが開始する。このことは、ビット線電圧が、接地電位とＲｅｆ１との中間点まで低下することによって示される。各連続的な検証サイクル中に、ビット線電圧が漸増的に増加する様子が見られる。このプログラム／検証サイクルは、ビット線電圧が選択されたプログラミング基準電圧に達するまで継続し、この場合、選択されるプログラミング基準電圧は、Ｖｒｅｆ３であり、この値は、時間ｔ２における（１、０）の記憶状態を示している。
【００５０】
図１３は、可変幅のプログラミングパルスを発生する時限回路２０８を用いて、２ビットＥＡＮＶＭセル１０２が消去（１、１）状態から（１、０）状態にどのようにプログラムされるかを示している。この実装を行なうための内部ＰＧＭパルスは、図１１および図１２に示される固定幅の実装時よりも長いロー状態から開始する。このロー状態のパルス幅は、メモリセルが目標とする電圧しきい値に近付くにつれて、次第に短くなる。この方法は、固定幅を用いる方法に比べてより正確な制御を必要とするが、平均してプログラミング時間を大幅に短縮できる。
【００５１】
図１４は、可変長プログラムパルスを用いて、完全な消去状態すなわち完全な「オン」状態である（１、１）から部分的に「オフ」の状態（１、０）にプログラムされているセル１０２のビット線電圧を示している。外部的に加えられているＰＧＭ／Ｗｒｉｔｅパルスが、時間ｔ１の時点でアクティブローの水準に達した場合、プログラム／検証時限回路２０８は、まず初めに検証サイクルを開始して、メモリセル１０２の現行状況を判断する。このことは、本例において、Ｖｐｕｌｌ‐ｕｐから（消去状態に相当する）接地状態までのビット線電圧の低下によって示されているが、時間ｔ１よりも前の時点では、ビット線電圧は、任意の電圧レベルに予め設定されていてもよい。セルが消去状態であると判断されると、最初のプログラムサイクルが開始する。このことは、ビット線電圧のＶｐｒｏｇｒａｍへの低下によって示されている。最初の可変長プログラミングパルスが終了すると、別の検証サイクルが開始する。この開始は、Ｒｅｆ１とＲｅｆ２との中間点に至るビット線電圧の低下によって示されている。各々の連続的な検証サイクル中に、ビット線電圧が増加している様子が観測される。このプログラム／検証サイクルは、ビット線電圧が選択されたプログラミング基準電圧に達するまで継続する。この選択プログラミング基準電圧は、この場合、Ｖｒｅｆ３であり、時間ｔ２の時点で（１、０）の記憶状態を示している。
【００５２】
すでに説明した通り、１セルにつき複数ビットのＥＡＮＶＭに対するプログラミング処理では、プログラム／検証サイクルを用いて、セルを漸増的にプログラムしていくが、このようなサイクルの継続時間は、タイミングチャート２０８によって決まる。本システムの重要な要素として、メモリセル１０２の正確なプログラミングを実現可能にするプログラミング構成があるが、これは、時限回路２０８のタイミングパルスのパルス幅を使用中のＥＡＮＶＭセルのプログラム時間と一致させることによって行なわれる。図１１〜図１３から明らかなように、所望の電圧しきい値が、実際にしきい値電圧の範囲内に存在している。プログラムパルスが長すぎると、メモリセル１０２の浮遊ゲートに過度の電荷が追加される。その結果、目標電圧しきい値のオーバーシュートが発生し、間違ったデータがメモリセルに記憶される。
【００５３】
このプログラミングパルス幅は、（Ｎ−１）番目のプログラミングパルス後のセル１０２の電圧しきい値が、目標電圧しきい値をちょうど下回った地点にある場合に、（Ｎ）番目すなわち最終のプログラムパルスによって、メモリセルが過度にプログラムされた状態を引き起こすオーバーシュートが発生しないように設定される。
【００５４】
ＶＩ．プログラミングおよび記憶状態の分界用に基準電圧の設定を行なう実施例
図８のプログラムおよび読出し回路は、ビット線コンパレータに供給される選択可能プログラミング基準電圧信号を用いて、複数ビットメモリセルのプログラミングを制御する。プログラミングは、セルを読み出さずに実施される。このことは、プログラミング処理中にセルの記憶状態を繰り返し読み出さなければならない従来のシステムに比べて、プログラミング時間が大幅に短縮するよう考慮したことによるものである。
【００５５】
以下の説明では、本発明による基準信号の発生に関する好適な態様を示している。原則として、図８のシステムは、プログラミングおよび読出し基準信号の設定方法について限定的に示されたものではない。しかしながら、本項に述べる各実施例は、記憶状態の分界とプログラミング制御における重要な新規の概念を実現し、本システムの信頼性を高めるものである。
【００５６】
記憶状態の分界を対象にした各実施例は、プログラミング基準信号やプログラミング基準信号にほぼ相当する信号を用いて読出し基準信号を発生する新規の概念に基づいている。したがって、読出し基準信号は、プログラミング基準信号に事実上依存している。このような依存性があることにより、本システム設計では、２組の信号とプログラムマージンの既定の関係との緊密な一致が確実に得られる。例えば、実施例に示されるように、２つの隣接する記憶状態のプログラミング基準電圧は、分圧処理を行なって、割込み読出し基準電圧を発生させてもよい。この読出し基準電圧は、２つのプログラミング基準電圧の間の中間の電圧である。その結果、２つのプログラミング基準電圧は、読出し基準電圧から等しいマージンを有している。
【００５７】
プログラミング制御に関する各実施例は、特に、プログラミング基準電圧の発生を対象にしている。これらの実施例では、温度、システム電圧、または単に時間の経過などの動作特性に影響を与える条件の変化に伴って起きるメモリセル（およびそのビット線信号）の動作特性の変化を実質的に追跡する基準セルを採用している。好ましくはメモリセルと同じ（少なくとも大体同じ）構成を有しているこのような基準セルを使用することにより、プログラミング基準電圧とメモリセルの動作特性との関係は、確実に安定する。
【００５８】
プログラム電圧発生用の基準セルを使用して、読出し基準電圧も発生させる場合、読出し基準電圧によって、メモリセルの動作特性の変化を詳しく追跡することもできる。このことから、長時間にわたってメモリセルに記憶されていたデータを正確に読み出すことが確実に行なえる。この目的によりプログラミング基準セルを使用する代わりに、基準セルの個別のグループを用いて、プログラミング基準電圧と実質的に同じ電圧を発生させる方法がある。個別グループのセルによる電圧を用いて読出し基準電圧を発生させた場合、読出し基準電圧の似たような追跡効果が得られる。
【００５９】
図１５は、読出し基準電圧Ｒｅｆ１、Ｒｅｆ２、Ｒｅｆ３を発生させる回路を示す簡易図である。図の形式によれば、読出し基準電圧は、回路の対応する列１２１０、１２１１、１２１２によって発生し、各列は、分圧器に接続された１対の基準セルから成り、対応する読出し基準信号を発生する。列１２１０は、電圧Ｒｅｆ１を発生する第１の対の基準セル１２０３、１２０４を有している。また、列１２１１には、電圧Ｒｅｆ２を発生する第２の対の基準セル１２０５、１２０６があり、列１２１２には、電圧Ｒｅｆ３を発生する第３の対の基準セル１２０７、１２０８がある。さらに、図１５に示されるように、ビット線の列１２０９がある。このビット線列は、主メモリセル配列の一部を形成し、その中にメモリセル１２０２が含まれている。
【００６０】
読出し基準電圧が、この主配列内のメモリセルの動作特性に影響を与える条件の変化に伴って起きるメモリセルビット線信号の変化を正確に追跡するように、基準電圧発生回路の基準セル１２０３〜１２０８が、好適な１態様において、主配列の関連するメモリセル（例えば、セル１２０２）と同じ種類であるとともに同じ構成を有している。したがって、図１５のセル１２０２〜１２０８のいずれも、前記した通り、浮遊ゲートＦＥＴのＥＡＮＶＭセルであり、いずれも同じ構成を有していると考えられる。基準セルと、実際には基準列が、その配列と同じ集積回路の一部として、主配列の列と同じ方法で同時に作製されることが好ましい。代わりに、基準列を、主メモリセル配列と同じ方法ではあるが、異なる時間に、および／または、異なる集積回路の部品として作製されてもよい。
【００６１】
図１５の基準セル１２０３〜１２０８の各々は、メモリセル１２０２と、共通語（行選択）線１２４３を共有している。さらに、各基準セルは、ビット線上で、関連する選択トランジスタ（ＦＥＴ）１２０１および１２１３を介して、列プルアップ電圧Ｖｐｕｌｌ‐ｕｐと関連する列出力端末に連結されており、この選択トランジスタは、例えば、ＮＭＯＳまたはＰＭＯＳ素子であってもよい。選択トランジスタ１２０１は、各選択線１２１４´を介して制御され、選択トランジスタ１２１３は、各選択線１２１５´を介して制御される。各１対の基準セルのビット線は、図のように互いに接続されており、各分圧器を形成している。メモリセル１２０２は、さらに、それぞれ選択線１２１４および１２１５によって制御される１対の選択トランジスタ１２０１および１２１３を介して、列プルアップ電圧および関連する列ビット線出力にも連結されている。
【００６２】
基準セル１２０３〜１２０８は、プログラミング基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４に対応する電圧しきい値に、工場で予めプログラムされている。詳しく言えば、基準セル１２０３および１２０４を、それぞれ電圧しきい値Ｖ１およびＶ２にプログラムすることにより、各ビット線上でプログラミング基準電圧Ｖｒｅｆ１とＶｒｅｆ２に等しい電圧が生成される。さらに、基準セル１２０５および１２０６を、それぞれ電圧しきい値Ｖ２およびＶ３にプログラムすることにより、プログラミング基準電圧Ｖｒｅｆ２およびＶｒｅｆ３に等しい電圧が生成される。また、基準セル１２０７および１２０８を、それぞれ電圧しきい値Ｖ３およびＶ４にプログラムすることにより、プログラミング基準電圧Ｖｒｅｆ３およびＶｒｅｆ４に等しい電圧が生成される。この基準セルのプログラミングは、任意の適切な方法で実行可能である。例えば、標準的な基準電圧を外部使用するための専用ピンをメモリ素子に設けることにより、セルを充電してもよい。また、別の方法として、メモリ素子に、所望のプログラミング基準電圧に対応するビット線電圧を提供するための注入量を有する１組の内蔵型ＲＯＭセルが組み込まれていてもよい。ＲＯＭビット線電圧は、最初にＥＡＮＶＭ基準セルをプログラムするためのプログラミング基準電圧として使用される。ＥＡＮＶＭ基準セルをプログラム検証コンパレータ２０２（図８）に選択的に連結することによって信号Ｙを発生することができ、ＲＯＭビット線電圧を信号Ｘとしてコンパレータに選択的に加えることにより、すでに述べた通り、プログラミング動作によってＥＡＮＶＭ基準セルをプログラムすることができる。また、幅の狭いプログラミングパルスを使用すれば、基準セルの極めて正確なプログラミングが行なえる。さらに、ＲＯＭセルを使用して、ＥＡＮＶＭ基準セルを（既定の標準的な状態で）プログラムし直すことにより、基準セルの電圧しきい値をリストアし、必要に応じて各値を設計することも可能である。
【００６３】
連続するプログラミング基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を等間隔で設定するとともに、これに対応して基準セルの電圧しきい値をプログラムすることにより、図１５に示す基準信号発生回路によって、図１６に示すようなプログラミング基準電圧と読出し基準電圧との関係が形成される。特定の記憶状態をプログラミング基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４に割り当てることは不可欠な要素ではないが、良好な設計の実例から、本記憶システムを通じて、この割当てが一貫して行なわれている方がよい。エラー補正を採用しているシステムでは、２進シーケンスからの記憶状態を割り当てて、エラー検出および補正アルゴリズムを最適化しやすくした方が有利である。ここでは、記憶状態が、非２進シーケンスのプログラミング基準電圧に割り当てられるものとする。詳しく述べると、記憶状態（１、１）を第１（最低）プログラミング基準電圧Ｖｒｅｆ１に割り当て、記憶状態（０、１）を第２のプログラミング基準電圧Ｖｒｅｆ２に割り当て、記憶状態（１、０）を第３のプログラミング基準電圧Ｖｒｅｆ３に割り当て、記憶状態（０、０）を第４（最高）プログラミング基準電圧Ｖｒｅｆ４に割り当てる。
【００６４】
図１６に示すように、各読出し基準電圧は、すぐ上の記憶状態とすぐ下の記憶状態のプログラミング基準電圧が、その読出し基準電圧に対して等しいマージンを有するように設定されている。さらに詳しく言えば、読出し基準電圧は、次のように定義される。
Ｒｅｆ１＝（Ｖｒｅｆ１＋Ｖｒｅｆ２）／２
Ｒｅｆ２＝（Ｖｒｅｆ２＋Ｖｒｅｆ３）／２
Ｒｅｆ３＝（Ｖｒｅｆ３＋Ｖｒｅｆ４）／２
【００６５】
前記の関係により、各読出し基準レベルは、プログラミング基準レベルの間の中間地点において、隣接するプログラミング基準レベルに対して常に最適なマージンが設定される。さらに、基準セルの動作特性が、動作特性に影響を与える条件の変化に伴って起きるメモリセルの動作特性の変動に追随することから、このような変動が起きている間、図１６に示す関係が維持される。これにより、データ記憶時と比べて、読出し時に温度やシステム電圧等が変化したにもかかわらず、長時間にわたってメモリセルに記憶されたデータを正確に読み出すことができる。セルがプログラミング基準電圧Ｖｒｅｆ１にプログラムされるものとした場合、図１６に示す曲線は、読出し中のメモリセルのビット線電圧を示している。
【００６６】
実際上は、基準電圧列１２１０、１２１１、１２１２の出力に見られる電圧が、設計上の値から若干ずれる可能性がある。例えば、集積回路を最大限に小型化するために通常行なわれている回路部品の物理的配置の非対称性により、値にずれが生じることがある。このような非対称性により、例えば、ある一定の対の個々の基準セルに対して、回線の長さやキャパシタンスの効果に違いが生じることがある。このようなずれは、標準的なコンピュータシミュレーション技法を使用して、回路のコンピュータシミュレーションにより予め判断することができる。したがって、読出し基準線上に適正な信号引上げ素子を加えて、基準セルの分割された出力を設計値まで引き上げることにより、このようなずれを相殺することが可能である。このような素子は、主配列のメモリセルビット線上に、同じような理由で設けられてもよい。
【００６７】
図１７は、今述べたような読出し基準信号発生回路を示している。この回路は、前記の信号引上げ素子を追加したこと以外は、図１５の回路と同じである。このような素子は、図に示すように電界効果トランジスタ１２２０〜１２２３によって、あるいは、キャパシタと抵抗器との組合せ等の同じ目的を持つ他の適正な種類の素子によって構成されている。この信号引上げ素子は、読出し基準信号（およびメモリビット線信号）がメモリセルを読み出す複数レベルの読出し増幅器に入力される地点からできるだけ近い位置に接続されることが好ましい。このような配置によって、読出し増幅器に供給される電圧値の設計値に対する精度を最適化される。このことは、精度の高いプログラムマージンやメモリ読出しという観点からしても望ましいことは言うまでもない。
【００６８】
図１８は、読出し基準信号Ｒｅｆ１、Ｒｅｆ２、およびＲｅｆ３を発生する回路１２００”の別の実施例を示す簡易図である。この回路は、図１７の回路設計に基づいたものであるが、高い方の値の基準セルと各基準列の信号引上げ素子が対応する信号プルアップ素子１３２１、１３２２、または１３２３で置き換えられ、図のような分圧器が設けられている。図１８の個々の読出し基準回線上のプルアップ素子は、読出し基準電圧が、図１６に示すようなプログラミング基準電圧に対して同じ関係を持つように設定された各信号引上げ能力を有している。ただし、本実施例は、メモリセルの追跡に関する観点からすれば、図１７の配列ほど好適とは言えず、これは、読出し基準回線上のプルアップ素子１３２１、１３２２、１３２３が、動作条件の変化に伴って基準セルほど密にメモリセル１２０２を追跡しないことによるものである。
【００６９】
図１９は、図１５の基準信号発生回路がどのようにメモリ配列に適用できるかを示すさらに一般的な図である。図１９では、便宜上、必ずしも必要ではないがエネルギー消費を削減するうえで好ましい選択回線１２１４と選択トランジスタ１２０１を、例えば、列プルアップ（として示されている）による包括的なネットワークによって置き換えている。
【００７０】
図１９に示すように、この配列のメモリセルの各行には、前記の通り、対応する１組の基準セル１２０３〜１２０８が接続され、分圧器を形成している。各組（行）の基準セルの選択は、それぞれ、主配列の対応する行のメモリセル読出しに用いられる基準列ビット線に信号を供給するために行なわれる。配列の全メモリセルに対して１組の基準セルを用いることは、本発明の原理に反するものではないが（この場合、基準セルは、配列の任意行の語線を共有しなくてもよい）、配列の各行の複数の組による専用基準セルを使用した方が、正確さの点で好ましい。さらに詳しく言えば、専用の基準セルを使用することにより、メモリ回路全体の中でメモリセルの対応する行に対して基準セルの各組を配列する際に、より均整のとれた配列を行なうことができる。例えば、図２０のメモリ配列の行Ｍの基準セルのビット線端末と基準列出力との間に接続されている構成部品の数と種類は、そのビット線端末と列ビット線出力との間の対応するメモリセル１２０２と同じである。さらに、基準セルのビット線端末から基準列出力までの回線の長さは、各対応するメモリセルのビット線端末からその関連する列のビット線出力までの回線長に近いか同じ長さにすることができる。信号引上げ素子は、図１７と同様にビット線および読出し基準線に追加されてもよい。この場合、各素子の信号引上げ能力は、コンピュータシミュレーション処理中に適正な計算を行なうことによって判断されることにより、本システムの各列内の異なるセルによって得られる信号レベルについて、全般的に最良の精度が得られる。
【００７１】
図２０は、プログラミング基準電圧Ｖｒｅｆ１〜Ｖｒｅｆ４を発生する回路１５００（破線より上側）と、プログラム検証用の選択信号Ｘを出力する関連する検証基準選択回路２２２（破線より下側）とを示す簡易図である。図２０に示すように、メモリ配列の各行は、メモリセルと同じ構成を有する１組の基準セル１５０３〜１５０６に連結されている。この基準セルは、メモリ配列と同じ集積回路の一部でなくてもよいが、上に説明した理由から、同じ集積回路の一部として、その配列と同時に同じ製法によって作製されることが好ましい。配列の各行ごとに専用のプログラミング基準セルの組を使用することについては、図２０の配列について説明したときと同じ理由から好ましい。プログラミング基準信号Ｖｒｅｆ１〜Ｖｒｅｆ４を発生する基準セルは、対応する列１５１１〜１５１４に配置され、そのビット線端末は、通常、対応するビット線と列プルアップ（として示されている）ネットワークに接続されている。基準セルの各組（行）は、関連する語線１５４３経由で、ひとつずつ選択され、主メモリ配列の対応する行のメモリセルのプログラミング検証を行なうため、対応する列ビット線に信号を供給する。
【００７２】
列１５１１の各基準セル１５０３は、（例えば、図１５についてすでに説明した通り）工場において電圧しきい値Ｖ１に予めプログラムされており、列ビット線上で電圧Ｖｒｅｆ１を生成する。列１５１２の各基準セル１５０４は、電圧しきい値Ｖ２に予めプログラムされており、列ビット線上で電圧Ｖｒｅｆ２を生成する。列１５１３の各基準セルは、電圧しきい値Ｖ３に予めプログラムされており、列ビット線上で電圧Ｖｒｅｆ３を生成する。列１５１４の各基準セルは、電圧しきい値Ｖ４に予めプログラムされており、列ビット線上で電圧Ｖｒｅｆ４を生成する。信号引上げ素子は、必要に応じて、前記した通り列ビット線上に追加されてもよく、これにより、配列の非対称性等の影響によって生じた列ビット線電圧のずれを補正できる。
【００７３】
列１５１１〜１５１４のビット線は、検証基準選択回路２２２の対応する選択トランジスタ（例えば、ＦＥＴ）２７１〜２７４に連結されている。これらの選択トランジスタは、例えば、ＮＭＯＳやＰＭＯＳ素子であってもよく、図２０に示すような論理回路ＬＣなどの簡単な論理回路によって制御可能である。図２０の回路ＬＣは、以下の真理値表によって動作する。ただし、信号Ｉ／Ｏ０とＩ／Ｏ１は、入力ラッチ／バッファ２２４（図８を参照）からの入力として与えられる。
I/O0    I/O1    Vref1選択  Vref2選択  Vref3選択  Vref4選択
０      ０        Ｌ          Ｌ          Ｌ          Ｈ
１      ０        Ｌ          Ｌ          Ｈ          Ｌ
０      １        Ｌ          Ｈ          Ｌ          Ｌ
１      １        Ｈ          Ｌ          Ｌ          Ｌ
【００７４】
図２１Ａ〜図２１Ｄは、４つの記憶状態の各々に対するプログラミング後の図２０に示す選択メモリセルのビット線電圧レベルを示す読出しタイミングチャートである。各図とも、時間ｔ０の時点で、ビット線電圧がＶｐｕｌｌ‐ｕｐのプリチャージ後の値となっており、この値は、Ｖｒｅｆ４の値と同じか極めて近い値である。時間ｔ１の時点では、電圧レベルが、プログラムされた状態のＶｒｅｆレベル周辺に集中している２本の近接した線で示されている範囲まで低下している。この２本の線は、メモリセルからの読出し中にプログラミング電圧基準レベルに対するビット線電圧レベルについて、若干の許容差があることを示している。図２１Ａは、メモリセルが、プログラミング基準レベルであるＶｒｅｆ１に対応する電圧しきい値Ｖ１にプログラムされたときのビット線電圧を示している。また、図２１Ｂは、メモリセルが、プログラミング基準レベルであるＶｒｅｆ２に対応する電圧しきい値Ｖ２にプログラムされたときのビット線電圧を示している。さらに、図２１Ｃは、メモリセルが、プログラミング基準レベルであるＶｒｅｆ３に対応する電圧しきい値Ｖ３にプログラムされたときのビット線電圧を示している。また、図２１Ｄは、メモリセルが、プログラミング基準レベルであるＶｒｅｆ４に対応する電圧しきい値Ｖ４にプログラムされたときのビット線電圧を示している。
【００７５】
以上、読出し基準およびプログラミング基準発生回路が、個別の回路として例示しながら説明されてきたが、各回路は、図２２に示すように、容易に組み合わせて部品を共有することができる。このようなことは、プログラミング基準信号と読出し基準信号を同時に使用する必要がないことから可能である。さらに詳しく述べると、メモリセルプログラミング動作中は、プログラミング基準信号を使用するだけでよいのに対し、メモリセル読出し動作中は、読出し基準信号を使用するだけでよい。
【００７６】
図２２に示す回路は、図１９に示す回路の修正態様である。図２２の回路では、基準セル１２０３のビット線が接続されることによりプログラミング基準電圧Ｖｒｅｆ１が供給され、基準セル１２０４のビット線が接続されることによりプログラミング基準電圧Ｖｒｅｆ２が供給され、基準セル１２０７のビット線が接続されることによりプログラミング基準電圧Ｖｒｅｆ３が供給され、基準セル１２０８のビット線が接続されることによりプログラミング基準電圧Ｖｒｅｆ４が供給される。選択トランジスタ２７１〜２７４は、図２０に示される各選択トランジスタに対応している。
【００７７】
図２３は、図２２の回路の修正態様を示しており、この図では、ＥＡＮＶＭ基準セル１２０３〜１２０８が、それぞれＲＯＭセル２２０３〜２２０８で置き換えられている。ＲＯＭセルを基準セルとして使用した場合に有利であるが、それは、主配列のＥＡＮＶＭセルに対する基準信号の追跡効果がある程度は減少するものの、ＥＡＮＶＭ基準セルの初期のプログラミング要件がなくなるからである。追跡効果を最大にするために、ＲＯＭセルとＥＡＮＶＭセルの対応箇所を同じ製法によって作製することができる。また、例えば、ＥＡＮＶＭ浮遊ゲートおよびＲＯＭしきい値への注入の際に個別の製造工程を用いて、ＥＡＮＶＭセルとＲＯＭセルのソース、ドレイン、チャネル領域および制御ゲートをこのように作製してもよい。
【００７８】
前記の通り、以上述べてきた実施例は、単に説明のためのものであり、数多くの変更や修正を行なっても、本発明の原理に反することはない。例えば、本発明は、メモリセルや基準セルからの電圧信号を用いる電圧ベースのメモリシステムによって説明がなされてきたが、本発明の原理は、電圧レベルではなく電流レベルを用いた電流ベースのメモリシステムに同様に適用することが可能である。
【図面の簡単な説明】
【図１】  不揮発性浮遊ゲートメモリセルの概略図である。
【図２】  従来の１ビットメモリシステムを示すブロック図である。
【図３】  消去された「１」の状態からプログラム後の「０」の状態にプログラムされた従来の１セルにつき１ビットのＥＡＮＶＭシステムの電圧しきい値のタイミングチャートである。
【図４】  読出し動作中の従来の１セルにつき１ビットのＥＡＮＶＭのビット線電圧のタイミングチャートである。プログラムされた状態と消去された状態の両方に対する電圧信号を示している。
【図５】  １セルにつき複数ビットのＥＡＮＶＭシステムを実現するＭ×Ｎメモリ配列を示すブロック図である。
【図６】  複数ビットのＥＡＮＶＭセルを読み出すための回路を示すブロック図である。
【図７】  想定可能な４つの状態（０、０）、（１、０）、（０、１）、完全に消去された状態（１、１）のうちのいずれか１つにプログラムされた１セルにつき２ビットのＥＡＮＶＭの読出しサイクル中の時間関数としてのビット線電圧を示す図である。この図では、４つの別々の電圧レベルが示されており、それぞれ、４つの想定可能な状態のうちのいずれかを表している。このいずれか１つだけが、所定の読出し動作に対して現れることになる。
【図８】  プログラム／検証および読出し回路を組み合わせた１セルにつき複数ビットのシステムを示すブロック図である。
【図９】  完全に消去された（１、１）状態から残りの３つの想定可能な状態のうちのいずれかにプログラムされた２ビットのＥＡＮＶＭセルの電圧しきい値を示したタイミングチャートである。
【図１０】  完全にプログラムされた（０、０）状態から残りの３つの想定可能な状態の一つに消去された２ビットのＥＡＮＶＭセルの電圧しきい値を示したタイミングチャートである。
【図１１】  一定幅のプログラムパルスを用いたプログラム／検証サイクル中の２ビットＥＡＮＶＭセルの電圧しきい値を示したタイミングチャートである。
【図１２】    一定幅のプログラムパルスを用いたプログラム／検証処理中の２ビットＥＡＮＶＭセルのビット線電圧を示したタイミングチャートである。
【図１３】  可変幅のプログラムパルスを用いたプログラム／検証サイクル中の２ビットＥＡＮＶＭセルの電圧しきい値を示したタイミングチャートである。
【図１４】  可変幅のプログラムパルスを用いたプログラム／検証処理中の２ビットＥＡＮＶＭセルのビット線電圧を示したタイミングチャートである。
【図１５】  本発明による１セルにつき２ビットのＥＡＮＶＭの記憶状態を分界するための読出し基準電圧を生成する回路の簡易図である。
【図１６】  図１５の回路を用いたメモリシステム内の読出し基準電圧とプログラミング基準電圧との関係を示す図である。
【図１７】  図１５の回路の変更態様を示す図である。
【図１８】  読出し基準電圧を生成する別の回路を示す図である。
【図１９】  図１６の回路が、どのようにして１セルにつき２ビットのＥＡＮＶＭ配列に利用できるのかを示したより一般的な図である。
【図２０】  本発明によるプログラミング基準電圧を生成する回路の簡易図である。この回路は、プログラミング基準電圧の中から選択する検証基準選択回路に接続されている状態が示されている。
【図２１Ａ】  ４つの想定可能な記憶状態の各々に対するプログラミング基準信号によりプログラムされる２ビットＥＡＮＶＭセルの読出し中のビット線電圧のタイミングチャートである。
【図２１Ｂ】  ４つの想定可能な記憶状態の各々に対するプログラミング基準信号によりプログラムされる２ビットＥＡＮＶＭセルの読出し中のビット線電圧のタイミングチャートである。
【図２１Ｃ】  ４つの想定可能な記憶状態の各々に対するプログラミング基準信号によりプログラムされる２ビットＥＡＮＶＭセルの読出し中のビット線電圧のタイミングチャートである。
【図２１Ｄ】  ４つの想定可能な記憶状態の各々に対するプログラミング基準信号によりプログラムされる２ビットＥＡＮＶＭセルの読出し中のビット線電圧のタイミングチャートである。
【図２２】  本発明による読出し基準電圧とプログラミング基準電圧の両方を生成するための組み合わせ回路を示す簡易図である。
【図２３】  図２２と似ているが、基準セルがＲＯＭセルの形式を有していることを特徴とする図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１Ａ】
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【図２１Ｂ】
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【図２１Ｃ】
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【図２１Ｄ】
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【図２２】
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【図２３】
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