(57)【特許請求の範囲】
【請求項１】
第１の信号と第２の信号の周波数及び位相を比較する位相周波数比較回路において、
前記第１の信号の立ち上がり又は立ち下がりのエッジで、前記第２の信号をサンプルして出力する第１の順序論理回路と、
前記第２の信号を所定の位相遅延させる遅延回路と、
前記第１の信号の立ち上がり又は立ち下がりのエッジで、前記遅延回路で遅延された第２の信号をサンプルして出力する第２の順序論理回路と、
前記第２の順序論理回路の出力と前記遅延回路で遅延された第２の信号との論理積出力の立ち上がり又は立ち下がりのエッジで、前記第１の順序論理回路の出力をサンプルして出力する第３の順序論理回路と、
を備えたことを特徴とする位相周波数比較回路。
【請求項２】
第１の信号と第２の信号の周波数及び位相を比較する位相周波数比較回路において、
前記第１の信号の立ち上がり又は立ち下がりのエッジで、前記第２の信号をサンプルして出力する第１の順序論理回路と、
前記第２の信号を所定の位相遅延させる遅延回路と、
前記第１の信号の立ち上がり又は立ち下がりのエッジで、前記遅延回路で遅延された第２の信号をサンプルして出力する第２の順序論理回路と、
前記第１及び第２の順序論理回路の出力を入力し、前記第２の順序論理回路の出力の信号レベルが第１の値のとき、前記第１の順序論理回路の出力をそのまま出力し、前記第２の順序論理回路の出力信号レベルが第２の値のとき直前の値を保持する第３の順序論理回路と、
を備えたことを特徴とする位相周波数比較回路。
【請求項３】
前記第１の順序論理回路乃至前記第３の順序論理回路が、それぞれ、クロック入力端に入力される信号の立ち上がり又は立ち下がりのエッジで、データ入力端に入力される信号をサンプルする第１のフリップフロップ乃至第３のフリップフロップよりなる、ことを特徴とする請求項１記載の位相周波数比較回路。
【請求項４】
前記第１の順序論理回路乃び前記第２の順序論理回路が、それぞれ、クロック入力端に入力される信号の立ち上がり又は立ち下がりのエッジで、データ入力端に入力される信号をサンプルする第１のフリップフロップ乃び第２のフリップフロップよりなり、
前記第３の順序論理回路が、クロック入力端に入力される信号レベルが第１の値のとき、データ入力端に入力される信号を出力端からそのまま出力し、クロック入力端に入力される信号レベルが第２の値のとき、出力端から直前の値を出力保持するラッチ回路よりなる、ことを特徴とする請求項２記載の位相周波数比較回路。
【請求項５】
前記遅延回路が、前記第２の信号のパルス幅の半分に相当する位相遅延させる、ことを特徴とする請求項１乃至４のいずれか一に記載の位相周波数比較回路。
【請求項６】
前記遅延回路が、前記第２の信号を９０度遅延させる、ことを特徴とする請求項１乃至４のいずれか一に記載の位相周波数比較回路。
【請求項７】
前記第３の順序論理回路の出力の平均値を検出して出力する平均値検出回路をを備えたことを特徴とする請求項１乃至６のいずれか一に記載の位相周波数比較回路。
【請求項８】
前記平均値検出回路が、前記平均値検出回路に入力される信号が所定の期間内に第１の値又は第２の値をとる時間の長さを表す直流電圧を、前記平均値として出力する、ことを特徴とする請求項７記載の位相周波数比較回路。
【請求項９】
請求項７又は８に記載の位相周波数比較回路と、
周波数制御端子に入力される周波数制御信号に基づき発振周波数が可変され該発振周波数のクロックを出力する、電圧制御発振器又は電流制御発振器よりなる信号発振器と、を備え、
前記信号発振器からの出力されるクロックを、前記位相周波数比較回路に前記第２の信号として供給し、受信データ信号を、前記位相周波数比較回路に前記第１の信号として供給し、前記平均値検出回路の出力を、前記周波数制御信号として前記信号発振器の前記周波数制御端子に供給し、
前記信号発振器から前記受信データ信号に同期したクロックが出力される、ことを特徴とするクロック再生回路。
【請求項１０】
請求項７又は８に記載の位相周波数比較回路と、
周波数制御端子に入力される周波数制御信号に基づき発振周波数が可変され該発振周波数のクロックを出力する、電圧制御発振器又は電流制御発振器よりなる信号発振器と、を備え、
前記信号発振器からの出力されるクロックを、前記位相周波数比較回路に前記第２の信号として供給し、
光信号を受信する光電気変換手段を介して電気信号に変換された受信データ信号を、前記位相周波数比較回路に前記第１の信号として供給し、前記平均値検出回路の出力を、前記周波数制御信号として前記信号発振器の前記周波数制御端子に供給し、
前記信号発振器から前記受信データ信号に同期したクロックが出力される、ことを特徴とする光受信装置。
【請求項１１】
請求項１乃至６のいずれか一に記載の位相周波数比較回路と、
周波数制御端子に入力される周波数制御信号に基づき発振周波数が可変され該発振周波数のクロックを出力する、電圧制御発振器又は電流制御発振器よりなる信号発振器と、を備え、
前記信号発振器からの発振クロック、又は該発振クロックを分周回路で分周したクロックを、前記位相周波数比較回路に前記第２の信号として供給し、
入力される基準信号を前記位相周波数比較回路に前記第１の信号として供給し、
前記位相周波数比較回路の前記第３の順序論理回路の出力をループフィルタを介して前記周波数制御信号として、前記信号発振器の前記周波数制御端子に供給し、前記信号発振器、又は前記分周回路より、前記基準信号に同期したクロックが出力される、ことを特徴とするＰＬＬ回路。
【請求項１２】
周波数制御端子を有し該周波数制御端子に供給される制御電圧に応じた周波数で発振する電圧制御発振器と、
前記電圧制御発振器のクロック出力がデータ入力端に入力され、入力するデータ信号がクロック入力端に入力され、前記データ信号の立ち上がり又は立ち下がりのエッジで、前記電圧制御発振器のクロック出力をサンプルして出力端から出力する第１のフリップフロップと、
前記電圧制御発振器のクロック出力を所定位相遅延させて出力する遅延回路と、
前記遅延回路で遅延されたクロックがデータ入力端に入力され、前記データ信号がクロック入力端に入力され、前記遅延回路で遅延されたクロックを前記データ信号の立ち上がり又は立ち下がりのエッジでサンプルして出力端から出力する第２のフリップフロップと、
前記第２のフリップフロップの出力と前記遅延回路で遅延されたクロックとの論理積をとった値を出力する論理積回路と、
前記第１のフリップフロップの出力がデータ入力端に入力され、前記論理積回路の出力がクロック入力端に入力され、前記論理積回路の出力の立ち上がり又は立ち下がりのエッジで、前記第１のフリップフロップの出力をサンプルして出力端から出力する第３のフリップフロップと、
前記第３のフリップフロップの出力の平均値を検出する平均値検出回路と、
を備え、
前記平均値検出回路から出力される平均値を、前記電圧制御発振器の周波数制御端子に帰還入力することで、前記電圧制御発振器の発振周波数を制御し、前記データ信号に同期した、クロックを発生させる、ことを特徴とするクロック再生回路。
【請求項１３】
周波数制御端子を有し該周波数制御端子に供給される制御電圧に応じた周波数で発振する電圧制御発振器と、
前記電圧制御発振器のクロック出力がデータ入力端に入力され、入力するデータ信号がクロック入力端に入力され、前記データ信号の立ち上がり又は立ち下がりのエッジで、前記電圧制御発振器のクロック出力をサンプルして出力端から出力する第１のフリップフロップと、
前記電圧制御発振器のクロック出力を所定位相遅延させて出力する遅延回路と、
前記遅延回路で遅延されたクロックがデータ入力端に入力され、前記データ信号がクロック入力端に入力され、前記遅延回路で遅延されたクロックを前記データ信号の立ち上がり又は立ち下がりのエッジでサンプルして出力端から出力する第２のフリップフロップと、
前記第１のフリップフロップの出力と、前記第２のフリップフロップの出力とを入力とし、前記第２のフリップフロップの出力レベルが第１の値のとき、前記第１のフリップフロップの出力をそのまま出力端から出力し、前記第２のフリップフロップの出力レベルが第２の値のとき出力端からの出力は直前の値を保持するラッチ回路と、
前記第３のフリップフロップの出力の平均値を検出する平均値検出回路と、
を備え、
前記平均値検出回路から出力される平均値を、前記電圧制御発振器の周波数制御端子に帰還入力することで、前記電圧制御発振器の発振周波数を制御し、前記データ信号に同期した、クロックを発生させる、ことを特徴とするクロック再生回路。
【請求項１４】
前記遅延回路が、前記クロックのパルス幅の半分に相当する位相遅延させる、ことを特徴とする請求項１２又は１３記載のクロック再生回路。
【請求項１５】
前記遅延回路が、前記クロックを９０度遅延させる、ことを特徴とする請求項１２又は１３記載のクロック再生回路。
【請求項１６】
前記平均値検出回路が、前記平均値検出回路に入力される信号が所定の期間内に第１の値又は第２の値をとる時間長さを表す直流電圧を、前記平均値として出力する、ことを特徴とする請求項１２又は１３記載のクロック再生回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、位相周波数比較回路に関し、特に、クロック再生回路の位相周波数比較回路に関する。
【０００２】
【従来の技術】
光通信分野においては、データを読み込むタイミングを得るのに、入力したデータ信号からタイミング成分（クロック）を抽出して用いている。従来より、ＳＡＷ（表面弾性波）フィルタのような帯域通過フィルタが用いられていたが、近年の集積回路化に伴い、ＬＳＩ内部の素子で実現できる電圧制御発振器（ＶＣＯ）を用いたクロック再生方法が多く用いられている。
【０００３】
従来の光受信装置のクロック再生回路は、受信したデータ信号を入力とする位相周波数比較回路（Ｐｈａｓｅ  Ｆｒｅｑｕｅｎｃｙ  Ｃｏｍｐａｒａｔｏｒ）と、位相周波数比較回路の電圧を平滑化するループフィルタと、ループフィルタの出力を制御電圧として入力する電圧制御発振器とを備えたＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ；位相同期ループ）回路で構成されている。光受信装置において、光信号はフォトダイオード等の光電気変換回路で電気信号（電流）に変換され電圧に変換されて増幅された受信データ信号は位相周波数比較回路に入力され、位相周波数比較回路にて電圧制御発振器からのクロックと周波数、位相が比較され、電圧制御発振器から受信データ信号に同期したクロックが生成される。なお、位相比較回路とループフィルタと電圧制御発振器からなる帰還ループに、周波数比較回路とループフィルタを位相比較回路に並列に挿入し、二つのループフィルタの出力を加算したものを電圧制御発振器に制御電圧として入力し、電圧制御発振器の出力を、位相比較回路と周波数比較回路に帰還入力し、周波数比較回路側で周波数同期検出後、位相比較回路で位相同期させるという構成も知られている。
【０００４】
【発明が解決しようとする課題】
従来のクロック再生回路においては、周波数比較回路の回路規模が大きいという問題点を有している。
【０００５】
また位相比較回路において、正しく検出可能な位相の範囲（レンジ）を広げることも求められている。
【０００６】
したがって、本発明は、上記課題に鑑みて創案されたものであって、その目的は、回路規模の縮減を図る、位相周波数比較回路を提供することにある。
【０００７】
また、本発明は、位相差の検出範囲を拡大する、位相周波数比較回路を提供することもその目的としている。
【０００８】
さらに、本発明の他の目的は、上記位相周波数比較回路を備え、周波数の比較結果に基づき制御信号を供給し電圧制御発振器から受信データと同期したクロックを生成するクロック再生回路及び受信装置並びに光受信装置を提供することにある。
【０００９】
【課題を解決するための手段】
前記目的を達成する本発明は、第１の信号と第２の信号の周波数を比較する位相周波数比較回路において、前記第１の信号の立ち上がり又は立ち下がりのエッジで、前記第２の信号をサンプルする第１の順序論理回路と、前記第２の信号を所定の位相遅延させる遅延回路と、前記第１の信号の立ち上がり又は立ち下がりのエッジで、前記遅延回路で遅延された第２の信号をサンプルする第２の順序論理回路と、前記第２の順序論理回路の出力と前記遅延回路で遅延された第２の信号との論理積出力の立ち上がり又は立ち下がりのエッジで、前記第１の順序論理回路の出力をサンプルする第３の順序論理回路と、を備える。本発明において、前記第３の順序論理回路の出力の平均値を検出して出力する平均値検出回路を備える。
【００１０】
本発明は、第１の信号の立ち上がり又は立ち下がりのエッジで、第２の信号をサンプルする第１の順序論理回路と、第２の信号を所定の位相遅延させる遅延回路と、前記第１の信号の立ち上がり又は立ち下がりの遷移エッジで、前記遅延回路で遅延された第２の信号をサンプルする第２の順序論理回路と、前記第２の順序論理回路の出力が第１の値のとき、前記第１の順序論理回路の出力をそのまま出力し、前記第２の順序論理回路の出力が第２の値のとき直前の値を保持する第３の順序論理回路と、を備えた構成としてもよい。本発明において、前記第３の順序論理回路の出力の平均値を検出して出力する平均値検出回路を備える。
【００１１】
【発明の実施の形態】
本発明の実施の形態について説明する。本発明は、その好ましい一実施の形態において、周波数制御端子を有し該制御端子に印加される制御電圧に応じた発振周波数で発振する電圧制御発振器（ＶＣＯ）又は電流制御発振器（ＩＣＯ）よりなる信号発振器（１）と、信号発振器（１）の出力クロックを、入力されるデータ信号の立ち下がり又は立ち上がりエッジでサンプルする第１のフリップフロップ（２）と、信号発振器（１）の出力クロックを、所定位相（９０度）遅延させる遅延回路（３）と、遅延回路（３）で遅延されたクロックを、データ信号の立ち下がり又は立ち上がりエッジでサンプルする第２のフリップフロップと、第２のフリップフロップの出力と遅延回路（３）で９０°遅延させたクロック出力（ＣＬＫ９０）との論理積（ＡＮＤ）をとる論理積回路（５）と、第１のフリップフロップの出力を、論理積回路（５）の出力の立ち下がり又は立ち上がりエッジでサンプルする第３のフリップフロップ（６）とを備え、さらに、第３のフリップフロップ（６）の出力の平均値を検出する平均値検出回路（７）を備え、平均値検出回路（７）の出力電圧を、信号発振器（１）の周波数制御端子に帰還入力することで、信号発振器（１）の発振周波数を制御し、信号発振器（１）から、データ信号に同期したクロックを発生させるようにしたものである。
【００１２】
本発明においては、論理積回路（５）と、エッジトリガ型の第３のフリップフロップ（６）の代わりに、ラッチ回路（８）（レベルセンシティブ・ラッチ）を設ける構成としてもよい。すなわち、第１のフリップフロップ（２）の出力と、第２のフリップフロップ（４）の出力とを入力とし、第２のフリップフロップ（４）の出力が第１の値のとき、第１のフリップフロップ（１）の出力をそのまま出力し、前記第２のフリップフロップ（４）の出力が第２の値のとき直前の値を保持するラッチ回路（８）を備え、平均値検出回路（７）は、ラッチ回路（８）の出力の平均値を検出する。
【００１３】
【実施例】
上記した本発明の実施の形態についてさらに詳細に説明すべく、本発明の実施例について図面を参照して以下に説明する。図１は、本発明の一実施例の構成を示す図である。
【００１４】
図１を参照すると、本発明の一実施例をなす位相周波数比較回路は、周波数制御端子を有する電圧制御発振器１と、電圧制御発振器１から出力されるクロックＣＬＫをデータ端子Ｄに入力し、入力されるデータ信号をクロック端子Ｃに入力する第１のフリップフロップ２と、電圧制御発振器１から出力されるクロックを９０°遅延させて出力する遅延回路３と、遅延回路３の出力端がデータ端子Ｄに接続され、データ信号をクロック端子Ｃ端子に入力する第２のフリップフロップ４と、第２のフリップフロップ４の出力と遅延回路３のクロック出力の論理積を出力するＡＮＤ回路５と、ＡＮＤ回路５の出力端がクロック端子Ｃに接続され、第１のフリップフロップ２の出力端子Ｑがデータ端子Ｄに接続されている第３のフリップフロップ６と、を備え、検出された周波数差、位相差を、電圧制御発振器１の周波数制御端子に制御電圧として帰還入力するため、第３のフリップフロップ６の出力Ｑの時間平均値を検出して出力する平均値検出回路７を備えており、平均値検出回路７の出力（平均値）を、電圧制御発振器（１）の周波数制御端子に帰還することにより、電圧制御発振器１の周波数を制御して、データ信号に同期したクロックを発生させる。第１乃至第３のフリップフロップ２、４、６は、クロック端子Ｃの信号の立ち上がり又は立ち下がりエッジで、データ端子Ｄの入力をサンプルするＤ型フリップフロップからなる。なお電圧制御発振器１（ＶＣＯ）は、制御信号電圧を電流に変換し、該電流値に基づき、その発振周波数が可変される電流制御発振器（ＩＣＯ）としてもよい。
【００１５】
図１に示した回路は、受信装置等において、受信データからクロックを再生するクロックリカバリ回路として用いられ、光受信装置において、光信号はフォトダイオード等の光電気変換回路で電気信号（電流）に変換され電圧に変換され、必要な論理振幅に増幅された受信データ信号は、図１のデータ信号として、第１、第２のフリップフロップ２、４のクロック端子Ｃに入力される。
【００１６】
図２乃至図８は、本発明の一実施例の動作を説明するためのタイミング図である。
【００１７】
電圧制御発振器１の出力クロックＣＬＫを、遅延回路３により９０°遅延したクロックを「ＣＬＫ９０」という。
【００１８】
また、電圧制御発振器１の発振周波数（クロックＣＬＫの周波数）をｆｖｃｏ、受信データ信号の基本周波数をｆｄａｔａとする。
【００１９】
図２は、周波数同期時の動作、すなわちｆｖｃｏ＝ｆｄａｔａのときの動作を示すタイミング図である。
【００２０】
周波数同期時は、クロックＣＬＫの立ち上がり、又は立下がりは、常に、データ信号のクロスポイントに一致している。本実施例では、クロックＣＬＫの立下がりが、データ信号のクロスポイントに一致している場合について説明する。
【００２１】
第１のフリップフロップ２は、クロック端子Ｃに入力されるデータ信号の遷移エッジで、データ端子Ｃに入力されるクロックＣＬＫの遷移エッジをサンプルすることになり、その出力Ｑは、セットアップタイム及びホールドタイムの関係からも、Ｈｉｇｈ又はＬｏｗレベルのランダム・パターンとなる。
【００２２】
第２のフリップフロップ４は、ＣＬＫ９０のＨｉｇｈレベルＶＨをサンプルするため、その出力Ｑは、常に、ＨｉｇｈレベルＶＨとなる。
【００２３】
第２のフリップフロップ４の出力Ｑと遅延回路３により９０°遅延したＣＬＫ９０の論理積をとるＡＮＤ回路５は、第２のフリップフロップ４の出力ＱがＨｉｇｈレベルであるため、ＣＬＫ９０をそのまま出力する。
【００２４】
図３に示すように、第３のフリップフロップ６のクロック端子Ｃには、遅延回路３により９０°（度）遅延したＣＬＫ９０が入力されることになり、第１のフリップフロップ６の出力Ｑ（ＨｉｇｈとＬｏｗのランダムパターン）をデータ端子Ｄに入力とする第３のフリップフロップ６の出力Ｑは、第１のフリップフロップ２の出力から、９０°遅延したランダムパターンとなる。
【００２５】
したがって、第３のフリップフロップ６の出力Ｑの時間平均をとる平均値検出回路７の出力Ｖａｖ（平均値電圧）は、ＨｉｇｈレベルＶＨとＬｏｗレベルＶＬの中間値の（ＶＨ＋ＶＬ）／２となる。
【００２６】
平均値検出回路７は、所定期間におけるフリップフロップ２の出力端子Ｑの出力信号のＨｉｇｈレベルの時間の長さを、直流電圧レベルに変換することで時間平均を出力するものであり、例えば、所定の長さに時定数が設定されたＣＲ回路よりなる低域通過フィルタで構成してもよく、あるいは、フリップフロップ２の出力端子Ｑからの出力信号がＨｉｇｈレベルの間、容量を定電流で充電し、Ｌｏｗレベルの期間充電を停止するか、放電する構成とし、所定期間経過時点で、容量の端子電圧を時間平均値として出力するチャージポンプ等で構成してもよい。
【００２７】
図４は、電圧制御発振器１のクロック周波数ｆｖｃｏが、データ信号の基本周波数ｆｄａｔａよりも大きい時（ｆｖｃｏ＞ｆｄａｔａ）の動作を示すタイミング図である。
【００２８】
電圧制御発振器１のクロック周波数ｆｖｃｏが、データ信号の基本周波数ｆｄａｔａよりも大きい時、電圧制御発振器１の出力クロックＣＬＫに対して、データ信号のクロスポイントは、図４において、右側にずれていく。すなわちデータ信号の周期の方が、クロックＣＬＫの周期よりも長いため、データ信号のクロスポイントが、サイクル毎に、クロックＣＬＫの立ち下がりの遷移に対して遅れていく。
【００２９】
したがって、第１のフリップフロップ２において、データ信号の変化点（遷移エッジ）で、クロックＣＬＫをサンプルする位置が、サイクル毎に、遅れていく（図４の時間軸上右側にずれていく）ことになり、クロックＣＬＫのＨｉｇｈレベルＶＨをデータ信号の遷移エッジでサンプルしている間は、第１のフリップフロップ２の出力ＱはＨｉｇｈレベルＶＨとなり、クロックＣＬＫのＬｏｗレベルＶＬを、データ信号の遷移エッジでサンプルしている間は、第１のフリップフロップ２の出力ＱはＬｏｗレベルＶＬとなる。このため、第１のフリップフロップ２の出力ＱのＨｉｇｈレベルＶＨがつづいたあと、ＬｏｗレベルＶＬがつづき、第１のフリップフロップ２の出力ＱのＨｉｇｈレベルＶＨとＬｏｗレベルＶＬは交互に現れ、一巡する周波数は、データ信号の周波数ｆｄａｔａとクロックＣＬＫの周波数ｆｖｃｏの差の周波数に等しい周波数となる。
【００３０】
また、第１のフリップフロップ２の出力Ｑの立ち下がりのタイミングは、常に、第２のフリップフロップ４の出力の立ち下がりのタイミングよりも、先にくる。クロックＣＬＫをデータ信号の遷移エッジでサンプルする第１のフリップフロップ２の出力Ｑは、サイクルｔ２でＬｏｗレベルとなり、ＣＬＫ９０を、データ信号の遷移エッジでサンプルする第２のフリップフロップ４の出力Ｑは、サイクルｔ３でＬｏｗレベルとなる。
【００３１】
さらに、図５を参照して、本発明の一実施例において、クロック周波数がデータ信号の周波数よりも大きい（ｆｖｃｏ＞ｆｄａｔａ）場合の動作について説明する。ＡＮＤ回路５の出力は、第２のフリップフロップ４の出力ＱがＨｉｇｈレベルＶＨのときだけ、ＣＬＫ９０を出力するので、第３のフリップフロップ６は、第１のフリップフロップ２の出力Ｑ及び第２のフリップフロップ４の出力ＱがともにＨｉｇｈレベルＶＨのときだけＨｉｇｈレベルＶＨとなる。
【００３２】
ＡＮＤ回路５がＣＬＫ９０を出力せず（図５ではＬｏｗレベル状態を出力）、第３のフリップフロップ６のクロック端子Ｃにクロックが供給されないときは、第３のフリップフロップ６は、直前の状態を保持する。
【００３３】
図５からもわかるように、第１のフリップフロップ２の出力Ｑの立ち下がりのタイミングは、常に、第２のフリップフロップ４の出力Ｑの立ち下がりのタイミングよりも先にきている。言い換えれば、ＣＬＫ９０をデータ信号の遷移エッジでサンプルする第２のフリップフロップ４の出力Ｑは、クロックＣＬＫをデータ信号でサンプルする第１のフリップフロップ２の出力Ｑから、９０°遅れて立ち上がるので、第３のフリップフロップ６の出力Ｑは、そのＨｉｇｈレベルＶＨの時間が少ないクロックとなり、平均値検出回路７から出力される平均値は、（ＶＨ＋ＶＬ）／２と、ＶＬの間の値となる（図５参照）。
【００３４】
電圧制御発振器１は、平均値検出回路７から出力される平均値を、周波数制御端子から受け取り、該制御信号にしたがって、その発振周波数を下げる。これにより、電圧制御発振器１の出力クロックの周波数ｆｖｃｏと受信データの周波数ｆｄａｔａと一致する。
【００３５】
図６は、電圧制御発振器１のクロック周波数ｆｖｃｏが、データ信号の基本周波数をｆｄａｔａよりも小さい（ｆｖｃｏ＜ｆｄａｔａ）場合の動作を示すタイミング図である。
【００３６】
電圧制御発振器１のクロックＣＬＫの周波数ｆｖｃｏが、データ信号の基本周波数ｆｄａｔａよりも小さい時、クロックＣＬＫに対し、データのクロスポイントは、サイクル毎に、図６において、時間軸の左側にずれていく。すなわち、クロック信号ＣＬＫの周期の方が、データ信号の周期よりも長いため、データ信号のクロスポイントは、サイクル毎に、クロックＣＬＫの立ち下がりの遷移に対して進む。
【００３７】
したがって、第１のフリップフロップ２において、データ信号の遷移エッジで、クロックＣＬＫをサンプルするタイミングが、サイクル毎に、時間軸上、前方（左側）にずれていくことになり、クロックＣＬＫのＨｉｇｈレベルＶＨをデータ信号の遷移エッジでサンプルする間は、第１のフリップフロップ２の出力ＱはＨｉｇｈレベルＶＨとなり、クロックＣＬＫのＬｏｗレベルＶＬをデータ信号の遷移エッジでサンプルする間は、第１のフリップフロップ２の出力ＱはＬｏｗレベルＶＬとなる。第１のフリップフロップ２の出力ＱのＶＨとＶＬとは交互に現れ、一巡する周波数は、データ信号の周波数ｆｄａｔａとクロックＣＬＫの周波数ｆｖｃｏの差の周波数に等しくなる。
【００３８】
また、第１のフリップフロップ２の出力Ｑの立ち下がりのタイミングは、常に、第２のフリップフロップ４の出力Ｑの立ち下がりのタイミングよりも遅れる。
【００３９】
さらに、図７を参照して、クロック周波数ｆｖｃｏが、データ信号の基本周波数をｆｄａｔａよりも小さい（ｆｖｃｏ＜ｆｄａｔａ）場合の動作についてさらに説明する。ＡＮＤ回路５の出力は、第２のフリップフロップ４の出力がＨｉｇｈレベルＶＨのときだけ、ＣＬＫ９０を出力するので、第３のフリップフロップ６は、第１のフリップフロップ２の出力及び第２のフリップフロップ４の出力がともにＨｉｇｈレベルＶＨのときだけ、ＨｉｇｈレベルＶＨとなる。ＡＮＤ回路５が、ＣＬＫ９０を出力しないときは（第２のフリップフロップ４の出力がＬｏｗレベルＶＬのとき）、第３のフリップフロップ６は、直前の状態を保持する。
【００４０】
図７からもわかるように、今度は、第１のフリップフロップ２の出力の方が、第２のフリップフロップ４の出力よりも、９０°遅れて立ち上がるので、第３のフリップフロップ６の出力は、ＨｉｇｈレベルＶＨの時間が多いクロックとなり、その平均値は、中間値（ＶＨ＋ＶＬ）／２と、ＨｉｇｈレベルＶＨの間の値となる。この時間平均値を、制御信号として、電圧制御発振器１に入力すると、電圧制御発振器１の発振周波数ｆｖｃｏは高くなる。
【００４１】
周波数制御端子の制御電圧が、常に、中間値（ＶＨ＋ＶＬ）／２を保つように電圧制御発振器１を制御することにより、データ信号の基本周波数ｆｄａｔａに等しいた周波数のクロックＣＬＫを発生させることができる。
【００４２】
次に、データ信号の周波数ｆｄａｔａと電圧制御発振器１の発振クロックの周波数ｆｖｃｏは一致しているが、位相が一致していない場合、すなわち、データ信号の変化点と、クロックＣＬＫの立ち下がりが一致していない場合の動作について、図１及び図８を参照して、説明する。
【００４３】
図８（ｂ）は、図１に示した回路構成において、第１のフリップフロップ２と第２のフリップフロップ４の出力と、第３のフリップフロップ６の出力との関係を示す真理値表であり、図８（ａ）は、データ信号ＤＡＴＡと、クロックＣＬＫと、遅延回路３で９０度遅延されたクロックＣＬＫ９０のタイミング波形と、データ信号ＤＡＴＡとクロックＣＬＫの位相差（０で位相一致）と第３のフリップフロップ６の出力値との関係を示す図である。
【００４４】
区間Ａ（第１のフリップフロップ２の出力ＱがＬｏｗ、第２のフリップフロップ４の出力ＱがＨｉｇｈ）にある場合は、第３のフリップフロップ６の出力は、ＬｏｗレベルＶＬである。
【００４５】
区間Ｂ（第１のフリップフロップ２の出力Ｑ、第２のフリップフロップ４の出力ＱがともにＬｏｗ）、及び区間Ｃ（第１のフリップフロップ２の出力ＱがＨｉｇｈ、第２のフリップフロップ４の出力ＱがＬｏｗ）では、第３のフリップフロップ６の出力は、直前の状態を保持（Ｈｏｌｄ）して、ＨｉｇｈレベルＶＨ、又はＬｏｗレベルＶＬとなる。図８（ａ）に、クロックＣＬＫとデータ信号ＤＡＴＡとの位相差と第３のフリップフロップ６の出力との関係として示したように、クロックＣＬＫがデータ信号ＤＡＴＡに対して位相が遅れている場合も進んでいる場合も、区間Ａから区間Ｂに移行する場合、第３のフリップフロップ６の出力は、区間Ａの状態であるＬｏｗレベルを保持し、さらに区間Ｂから区間Ｃへ推移する場合に、第３のフリップフロップ６の出力は、区間Ｂの状態であるＬｏｗレベルを保持する。
【００４６】
区間Ｄ（第１のフリップフロップ２の出力Ｑ、第２のフリップフロップ４の出力ＱがともにＨｉｇｈ）ではＨｉｇｈレベルＶＨとなる。この場合も、第３のフリップフロップ６の出力Ｑの平均値は、中間値（ＶＨ＋ＶＬ）／２とは異なるため、第３のフリップフロップ６の出力Ｑの時間平均値が、（ＶＨ＋ＶＬ）／２に一致するよう制御され、周波数、位相とも、データ信号に同期した、クロックを得ることができる。
【００４７】
区間Ｄから区間Ｃに移行する場合、第３のフリップフロップ６の出力は、区間Ｄの状態であるＨｉｇｈレベルを保持し、区間Ｃから区間Ｂへ推移する場合に、第３のフリップフロップ６の出力は、区間Ｃの状態であるＨｉｇｈレベルを保持し、区間Ｂから区間Ａに移行すると、第３のフリップフロップ６の出力は、Ｌｏｗレベルとなる。
【００４８】
このように、本発明の実施例において、位相差とその比較結果を出力する第３のフリップフロップ６の出力値との関係は、図８（ａ）に示すようなヒステリシス特性を有している。すなわち、検出される位相（クロックＣＬＫとデータ信号ＤＡＴＡとの位相差）と第３のフリップフロップ６の出力値の遷移に方向性（矢印で示す）を有し、第３のフリップフロップ６の出力値のＬｏｗレベルからＨｉｇｈレベルへの遷移の位相差（−２７０°、９０°（＝−２７０°＋３６０°））と、ＨｉｇｈレベルからＬｏｗレベルへの遷移点の位相（−９０°、２７０°（＝−９０°＋３６０°））の間に幅（＝１８０°）があり、さらに、±２７０度の範囲の位相差まで正しく検出することができ、位相検出可能な範囲を拡大したことにより、データ信号のノイズ、ジッタに対する耐性を高めている。
【００４９】
これに対して、比較例として、クロックＣＬＫとデータ信号ＤＡＴＡとの位相差の検出を、１つのフリップフロップ（例えば図１の第２のフリップフロップ２のみ）で行う構成とした場合、このフリップフロップの出力値のＬｏｗレベルからＨｉｇｈレベルへの遷移の位相（±１８０度）と、ＨｉｇｈレベルからＬｏｗレベルへの遷移点の位相（±１８０度）とは一致し、ヒステリシス特性を有さず、±１８０度の未満の位相差までしか、正しく検出することができない、ことになる。
【００５０】
次に本発明の第２の実施例について説明する。図９は、本発明の第２の実施例の構成を示す図である。図９を参照すると、この実施例においては、前記した実施例と相違して、ＡＮＤ回路５と、第３のフリップフロップ６（エッジトリガ型のＤ型フリップフロップ）の代わりに、ラッチ回路８を用いていることである。ラッチ回路８は、レベルセンス型のＤラッチから構成され、その動作は、図３の真理値表に示されているように、クロック端子ＣがＬｏｗレベル（Ｌ）の時は、直前の状態を保持（Ｈｏｌｄ）し、クロック端子ＣがＨｉｇｈレベル（Ｈ）のときは、データ端子Ｄに入力される値がそのまま出力される。
【００５１】
ラッチ回路８は、図１におけるＡＮＤ回路５と、第３のフリップフロップ６の組み合わせたものと、同等の動作をする。また、ラッチ回路８は、第３のフリップフロップ６の半分の回路規模で実現できるので、小型化と低消費電力化に有効である。本実施例も前記実施例と同様、ラッチ回路８の出力値のＬｏｗレベルからＨｉｇｈレベルへの遷移の位相と、ＨｉｇｈレベルからＬｏｗレベルへの遷移点の位相の間に幅があり、±２７０度の範囲の位相差まで正しく検出することができる。
【００５２】
以上説明したように、本発明の構成によれば、二つの信号が周波数同期しているか否か検出し、電圧制御発振器又は電流制御発振器よりなる信号発振器に対して、制御信号にて帰還入力することで、二つの信号の周波数を一致させるという周波数比較機能と、周波数が一致した二つの信号の位相差を検出し、この検出結果を、信号発振器に対して、制御信号にて帰還入力することで、位相が一致するように制御するという位相比較機能を併せ持つ。
【００５３】
なお、本発明は、受信装置以外にも、基準クロックを入力し該基準クロックに同期した信号を出力するＰＬＬ回路の位相周波数比較回路として、そのまま適用することができる。すなわち、前記実施例で説明した第１のフリップフロップ２、遅延回路３、第２のフリップフロップ４、ＡＮＤ回路５、第３のフリップフロップ６よりなる回路、または、第１のフリップフロップ２、遅延回路３、第２のフリップフロップ４、ラッチ回路８よりなる回路において、第３のフリップフロップ６又はラッチ回路８の出力を、ループフィルタ（あるいは平均値検出回路７）で平滑化した直流電圧を、制御信号として、電圧制御発振器に供給し、電圧制御発振器の出力クロックをそのまま、もしくは、分周回路で分周したクロックを、クロックＣＬＫとして位相周波数比較回路の第１のフリップフロップ２のデータ端子Ｄに入力し、入力される基準信号（クロック）を第１、第２のフリップフロップ２、４のクロック端子Ｃに入力する構成としたＰＬＬ回路において、電圧制御発振器の出力又は分周回路の出力から基準信号に同期したクロックを得ることができる。
【００５４】
【発明の効果】
以上説明したように、本発明によれば、データ信号の立ち下がり又は立ち上がりエッジで、電圧制御発振器のクロック出力をサンプルする第１のフリップフロップと、データ信号の立ち下がり又は立ち上がりエッジで、所定位相分遅延させたクロック出力をサンプルする第２のフリップフロップと、第２のフリップフロップの出力と遅延されたクロック出力のＡＮＤ信号の遷移エッジで、第１のフリップフロップの出力をサンプルする第３のフリップフロップと、第３のフリップフロップの出力の平均値を検出する平均値検出回路とから位相周波数比較回路を構成したことで、回路構成を簡易化する、という効果を奏する。本発明によれば、平均値検出回路の出力を電圧制御発振器の周波数制御端子に帰還する構成とし、電圧制御発振器の発振周波数を制御して、データ信号に同期したクロックを発生させることができる。
【００５５】
また、本発明によれば、データ信号の周波数と電圧制御発振器の発振周波数が等しいが、データ信号の遷移点と、クロックの立ち上がり又は立ち下がりエッジのタイミングが一致していない場合（すなわち位相がずれている場合）でも、両者の位相が一致するように、位相同期の制御を行うことができる。
【００５６】
さらに、本発明によれば、二つの信号の位相差を正しく検出可能な位相差の範囲（レンジ）を拡大している。
【図面の簡単な説明】
【図１】本発明の一実施例の構成を示す図である。
【図２】本発明の一実施例の動作（ｆｖｃｏ＝ｆｄａｔａ）を示すタイミング図である。
【図３】本発明の一実施例の動作（ｆｖｃｏ＝ｆｄａｔａ）を示すタイミング図である。
【図４】本発明の一実施例の動作（ｆｖｃｏ＞ｆｄａｔａ）を示すタイミング図である。
【図５】本発明の一実施例の動作（ｆｖｃｏ＞ｆｄａｔａ）を示すタイミング図である。
【図６】本発明の一実施例の動作（ｆｖｃｏ＜ｆｄａｔａ）を示すタイミング図である。
【図７】本発明の一実施例の動作（ｆｖｃｏ＜ｆｄａｔａ）を示すタイミング図である。
【図８】本発明の一実施例の動作（周波数同期時、ただし位相ずれ有り）を示すタイミング図である。
【図９】本発明の別の実施例の構成を示す図である。
【符号の説明】
１  電圧制御発振器
２  第１のフリップフロップ
３  遅延回路
４  第２のフリップフロップ
５  ＡＮＤ回路
６  第３のフリップフロップ
７  平均値検出回路
８  ラッチ回路
【図１】
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【図２】
0003630092.tif 000003
【図３】
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【図４】
0003630092.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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