(57)【特許請求の範囲】
【請求項１】
互いに異なるオン抵抗を有し第１電源電圧が印加される第１電源端子と出力端子との間に並列形態に接続された２のｎ乗個の第１導電型電界効果トランジスタと、互いに異なるオン抵抗を有し出力端子と第２電源電圧が印加される第２電源端子との間に並列形態に接続された２のｎ乗個の第２導電型電界効果トランジスタと、内部回路よりｎビットのデータ信号を受けて上記電界効果トランジスタを選択的にオン状態にする信号を形成する出力制御回路とにより構成された出力回路を送信側の半導体集積回路に設けるとともに、上記出力端子と受信側の半導体集積回路の入力端子との間に接続される伝送線路の受信側端部に当該伝送線路とほぼ同一のインピーダンスを有する終端抵抗の一端を接続し、この終端抵抗の他端を上記第１電源電圧および第２電源電圧の中間レベルとされる外部電源電圧端子に接続して上記送信側の半導体集積回路の出力回路より多値レベルの信号を形成して送信するようにしたことを特徴とする多値信号伝送方法。
【請求項２】
互いに異なるオン抵抗を有し第１電源電圧が印加される第１電源端子と出力端子との間に並列形態に接続された２のｎ乗個の第１導電型電界効果トランジスタと、互いに異なるオン抵抗を有し出力端子と第２電源電圧が印加される第２電源端子との間に並列形態に接続された２のｎ乗個の第２導電型電界効果トランジスタと、内部回路よりｎビットのデータ信号を受けて上記電界効果トランジスタを選択的にオン状態にする信号を形成する出力制御回路とにより構成された出力回路を備えた半導体集積回路と、該半導体集積回路からの信号を受信しレベルに応じてデータを復元する入力回路を備えた半導体集積回路と、上記出力回路を備えた半導体集積回路の出力端子と上記受信側の半導体集積回路の入力端子との間に接続される伝送線路と、該伝送線路とほぼ同一のインピーダンスを有し伝送線路の受信側端部と上記第１電源電圧および第２電源電圧の中間レベルとされる外部電源電圧端子との間に接続された終端抵抗とを備えてなることを特徴とする多値信号伝送システム。
【請求項３】
上記入力回路は、受信した信号のレベルを所定のしきい値を有する複数の差動回路で弁別する入力レベル弁別回路と、弁別された信号に基づいてデータ復元する論理ゲート回路からなるデータ復元回路とにより構成されていることを特徴とする請求項２に記載の多値信号伝送システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路間のデータ伝送技術さらにはディジタル集積回路間の多値レベルの信号伝送に適用して特に有効な技術に関する。
【０００２】
【従来の技術】
従来、ロジックＬＳＩ（大規模半導体集積回路）のようなディジタル集積回路間のデータ伝送は、“１”，“０”の２つの論理レベルを有する信号による伝送が一般的であった。しかしながら、かかる２値信号によるデータ伝送方式では、１本の信号線で１ビットの情報しか伝送できないため、ＡＳＩＣ（特殊用途向け半導体集積回路）のようなカスタムＬＳＩにおいては、信号線の数および入出力ピンの本数が非常に多くなる。
【０００３】
そこで、１本の信号線に多値レベルの信号をのせて送受信する方式が提案されている（特開平５−３３６１７４号、特開平６−２７０６８７号等）。かかる多値信号方式によれば、例えば１本の信号線に４値レベルの信号をのせることにより、１本の信号線で２ビットのデータを伝送できるため信号線の本数およびＬＳＩの入出力ピン数を大幅に減らすことができる。
【０００４】
【発明が解決しようとする課題】
しかしながら、従来提案されている多値信号を用いたデータ伝送方式は、信号の送信側のバッファ回路が複数の電源電圧で動作する回路方式であった。例えば４値の場合には４つの電源電圧、８値の場合には８つの電源電圧を必要とする。そのため、ＬＳＩに対して外部から複数の電源電圧を供給するか内部に電源回路を設けることが必要となり、外部に電源回路を設ける方式では実装密度が低下してしまうとともに、内部電源回路方式ではチップサイズが増大してしまうという問題点があることが明らかになった。
【０００５】
この発明は上記のような問題点に着目してなされたものでその目的とするところは、信号を送信する側の出力バッファ回路が複数の電源電圧を必要とせず一つの電源電圧で動作して多値レベルの信号を送信可能なデータ伝送技術を提供することにある。
【０００６】
この発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添附図面から明らかになるであろう。
【０００７】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を説明すれば、下記のとおりである。
【０００８】
すなわち、互いに異なるオン抵抗を有し第１電源電圧端子と出力端子との間に並列形態に接続された複数（２のｎ乗）のＰチャネルＭＯＳＦＥＴと、互いに異なるオン抵抗を有し出力端子と第２電源電圧端子との間に並列形態に接続された複数のＮチャネルＭＯＳＦＥＴと、内部回路より複数ビット（ｎビット）のデータ信号を受けて上記ＭＯＳＦＥＴを選択的にオン状態にする信号を形成する出力制御回路とにより送信側の出力バッファ回路を構成するとともに、上記出力端子と受信側の入力端子との間に接続される伝送線路の受信側端部に当該伝送線路とほぼ同一のインピーダンスを有する終端抵抗の一端を接続し、この終端抵抗の他端を上記第１電源電圧および第２電源電圧の中間レベルとされた外部電源電圧端子に接続するようにしたものである。
【０００９】
上記した手段によれば、第１電源電圧端子と出力端子との間および出力端子と第２電源電圧端子との間に接続された複数のＭＯＳＦＥＴが、出力されるｎビットのデータに応じていずれかがオン状態とされ、そのオン状態のＭＯＳＦＥＴの抵抗と伝送線路終端の終端抵抗との比によって外部電源電圧を分圧した電位が受信側のＬＳＩの入力バッファ回路に入力されることにより１本の信号線で多値レベルの信号を送信することができる。このとき送信側のＬＳＩの出力バッファ回路の電源電圧は２値信号の伝送時と同じく２電源であるため、内部電源回路が不用となり、チップサイズを低減することができるとともに、消費電力も抑えることができる。
【００１０】
また、外部電源電圧もひとつで良いため外付けの電源回路も簡単な回路で済むという利点がある。さらに、伝送線路の終端と外部電源電圧端子との間に伝送線路とほぼ同一のインピーダンスを有する終端抵抗が接続されているため、伝送線路終端での信号の反射を防止しつつ受信側のＬＳＩに入力される信号のノイズを吸収することができ、回路の誤動作を防止することができる。
【００１１】
【発明の実施の形態】
以下、本発明の好適な実施例を図面に基づいて説明する。
【００１２】
図１において、１００はデータ送信側のＬＳＩ、１０はそのＬＳＩ１００に設けられた出力バッファ回路、２００はデータ受信側のＬＳＩ、２０はそのＬＳＩ２００に設けられた入力バッファ回路で、これらのＬＳＩ１００，２００は特に制限されないが１枚のプリント基板の所定の位置に実装される。また３００は、上記プリント基板に形成されたプリント配線または同軸ケーブル等からなり、上記ＬＳＩ１００および２００間を接続する伝送線路としての信号線である。なお、図示しないが、上記ＬＳＩ間で双方向のデータ送信を可能にする場合には、ＬＳＩ１００にＬＳＩ２００の入力バッファ回路２０と同様な入力バッファ回路が、またＬＳＩ２００にはＬＳＩ１００の出力バッファ回路１０と同様な出力バッファ回路が設けられる。
【００１３】
この実施例における出力バッファ回路は、例えば３．３Ｖのような電源電圧端子ＶDDと出力端子ＯＵＴとの間に並列形態に接続された２個のＰチャネルＭＯＳＦＥＴ  Ｑ１およびＱ２と、出力端子ＯＵＴと電源電圧端子ＶSS（接地電位）との間に並列形態に接続された２個のＮチャネルＭＯＳＦＥＴ  Ｑ３，Ｑ４とからなる出力段１１と、上記各ＭＯＳＦＥＴ  Ｑ１〜Ｑ４のゲートを制御して内部回路から供給される２ビットの出力データ信号Ｓ１，Ｓ２に応じて選択的にオン状態にする信号を形成する出力制御回路１２とから構成されている。
【００１４】
特に制限されないが、上記出力制御回路１２は出力データ信号Ｓ１，Ｓ２を入力信号とするＯＲゲート回路Ｇ１および同じく出力データ信号Ｓ１，Ｓ２を入力信号とするＡＮＤゲート回路Ｇ２とから構成されており、ＯＲゲート回路Ｇ１の出力信号は上記出力段１１のＰチャネルＭＯＳＦＥＴ  Ｑ２のゲート端子に、またＡＮＤゲート回路Ｇ２の出力信号は上記Ｎチャネル出力ＭＯＳＦＥＴ  Ｑ４のゲート端子にそれぞれ供給されている。一方、上記出力段１１のＭＯＳＦＥＴ  Ｑ１，Ｑ３のゲート端子には上記出力データ信号Ｓ１，Ｓ２のうちの一方の信号Ｓ１が供給されるように構成されている。
【００１５】
これによって、出力バッファ回路１０は、その真理値を示す表１のように、出力データ信号Ｓ１，Ｓ２に応じて、出力ＭＯＳＦＥＴ  Ｑ１，Ｑ２がオンでＱ３，Ｑ４がオフの出力状態ａと、出力ＭＯＳＦＥＴ  Ｑ１がオンでＱ２〜Ｑ４がオフの出力状態ｂと、出力ＭＯＳＦＥＴ  Ｑ３がオンでＱ１，Ｑ２，Ｑ４がオフの出力状態ｃと、出力ＭＯＳＦＥＴ  Ｑ３，Ｑ４がオンでＱ１，Ｑ２がオフの出力状態ｄとされるように制御される。
【００１６】
【表１】
0003693214.tif 000002
一方、上記ＬＳＩ２００の入力バッファ回路２０は、各々異なる参照電圧Ｖref1,Ｖref2,Ｖref3がしきい値として差動入力端子の一方に印加された３個のセンスアンプＳＡ１，ＳＡ２，ＳＡ３からなる入力レベル弁別回路２１と、これらのセンスアンプのうちＳＡ２の出力信号を反転するインバータＧ１１およびこのインバータＧ１１の出力とセンスアンプＳＡ１の出力信号とを入力信号とするＡＮＤゲート回路Ｇ１２、該ＡＮＤゲート回路Ｇ１２の出力信号と上記センスアンプＳＡ３の出力信号とを入力信号とするＯＲゲート回路Ｇ１３とからなるデータ復元回路２２とによって構成されており、上記センスアンプＳＡ２とＯＲゲート回路Ｇ１３の出力信号が復元されたデータ信号として内部回路に供給されるように構成されている。上記センスアンプＳＡ１，ＳＡ２，ＳＡ３およびゲート回路Ｇ１１，Ｇ１２，Ｇ１３は、送信側のＬＳＩ１００の出力バッファ回路１０と同一の電源電圧ＶDDとＶSS（接地電位）によって動作する。
【００１７】
また、送信側ＬＳＩ１００の出力バッファ回路が接続された外部出力端子ＯＵＴと、受信側ＬＳＩ２００の入力バッファ回路２０が接続された入力端子ＩＮとの間に接続された伝送線路としての信号線３００の受信側端部に当該伝送線路とほぼ同一のインピーダンスを有する終端抵抗Ｒｅの一端が接続され、この終端抵抗Ｒｅの他端は上記第１電源電圧ＶDDおよび第２電源電圧ＶSSとしての接地電位との中間レベルとされた外部電源電圧端子ＶTTに接続されている。
【００１８】
この実施例においては、３．３Ｖの電源電圧ＶDDに対し外部電源電圧ＶTTは、ＶDD／２である約１．６５Ｖとされている。また、終端抵抗Ｒｅは伝送線路３００のインピーダンスに合わせて例えば５０Ωとされている。出力バッファ回路２０を構成するＭＯＳＦＥＴ  Ｑ１〜Ｑ４のうちＱ１はゲート端子にＶSS（０Ｖ）が印加されたオン状態の抵抗Ｒq1onが１２１Ω、Ｑ２はオン抵抗Ｒq2onが１９Ω、Ｑ３はゲート端子にＶDD（３．３Ｖ）が印加されたオン状態の抵抗Ｒq3onが１２１Ω、Ｑ４はオン抵抗Ｒq4onが１９Ωとなるように、それぞれの素子定数が設定されている。
【００１９】
これによって、ＭＯＳＦＥＴ  Ｑ１，Ｑ２がオン、Ｑ３，Ｑ４がオフされた状態では、電源電圧ＶDDからＱ１，Ｑ２−信号線３００−終端抵抗Ｒｅを通って電源電圧ＶTTへ電流が流れ、受信側のＬＳＩ２００の入力端子ＩＮの電位Ｖｉは約２．８９Ｖのような電位となる。これが伝送される信号の最も高いレベルＶHHである。次に、ＭＯＳＦＥＴ  Ｑ２がオン、Ｑ１，Ｑ３，Ｑ４がオフされた状態では、電源電圧ＶDDからＱ２−信号線３００−終端抵抗Ｒｅを通って電源電圧ＶTTへ電流が流れ、受信側のＬＳＩ２００の入力端子ＩＮの電位Ｖｉは約２．０６Ｖのような電位となる。これが伝送される信号の２番目に高いレベルＶHLである。
【００２０】
また、ＭＯＳＦＥＴ  Ｑ３がオン、Ｑ１，Ｑ２，Ｑ４がオフされた状態では、電源電圧ＶTTから終端抵抗Ｒｅ−信号線３００−Ｑ３を通って電源電圧ＶSSへ電流が流れ、受信側のＬＳＩ２００の入力端子ＩＮの電位Ｖｉは約１．２４Ｖのような電位となる。これが伝送される信号の３番目のレベルＶLHである。次に、ＭＯＳＦＥＴ  Ｑ３，Ｑ４がオン、Ｑ１，Ｑ２がオフされた状態では、電源電圧ＶTTから終端抵抗Ｒｅ−信号線３００−Ｑ１，Ｑ２を通って電源電圧ＶDDへ電流が流れ、受信側のＬＳＩ２００の入力端子ＩＮの電位Ｖｉは約０．４１Ｖのような電位となる。これが伝送される信号の最も低いレベルＶLLである。
【００２１】
一方、受信側のＬＳＩ２００の入力バッファ回路２０は、図３に示すように、しきい値としての参照電圧Ｖref1がＶHHとＶHLの中間の２．４７５Ｖ、Ｖref2がＶHLとＶLHの中間の１．６５Ｖ（＝ＶTT）、Ｖref3がＶLHとＶLLの中間の０．８２５Ｖとされている。
【００２２】
上記のような値に設定されることによって、受信側ＬＳＩ２００の入力バッファ回路２０においては、表１に示すように、入力電圧Ｖｉが、ＶHHのときはすべてのセンスアンプＳＡ１，ＳＡ２，ＳＡ３の出力ｂ１，ｂ２，ｂ３がロウレベル、ＶｉがＶHLのときはセンスアンプＳＡ１の出力ｂ１のみがハイレベルでＳＡ２，ＳＡ３の出力はロウレベル、ＶｉがＶLHのときはセンスアンプＳＡ１，ＳＡ２の出力ｂ１，ｂ２がハイレベルでＳＡ２，ＳＡ３の出力はロウレベル、ＶｉがＶLLのときはすべてのセンスアンプＳＡ１，ＳＡ２，ＳＡ３の出力がハイレベルとなる。その結果、内部回路に供給される２ビットの入力データ信号Ｔ１，Ｔ２は、送信側ＬＳＩ１００において出力バッファ回路１０に供給される出力データ信号Ｓ１，Ｓ２と同一の組合せとなり、伝送データが復元される。
【００２３】
なお、上記実施例において例として上げた終端抵抗Ｒｅや出力ＭＯＳＦＥＴ  Ｑ１〜Ｑ４のオン抵抗の数値は一例であり、以下の条件を満たしていればよい。すなわち、
ＶDD＞Ｖref1＞Ｖref2＞Ｖref3＞ＶSS，ＶDD＞ＶTT＞ＶSS
ＶHH＝（ＶDD−ＶTT）×（Ｒｅ＋Ｒq1on//Ｒq2on）＞Ｖref3
ＶHL＝（ＶDD−ＶTT）×（Ｒｅ＋Ｒq1on）＞Ｖref2
ＶHH＝ＶTT×Ｒq3on／（Ｒｅ＋Ｒq3on）＞Ｖref1
ＶHH＝ＶTT×（Ｒqon3//Ｒq4on）／（Ｒｅ＋Ｒq3on//Ｒq4on）＜Ｖref1
である。
【００２４】
上記実施例におけるセンスアンプＳＡ１〜ＳＡ３は、図２（Ａ），（Ｂ）に示すような差動増幅回路を用いて構成することができる。また、外部電源電圧ＶTTは電源電圧ＶDDを抵抗分割することにより形成することができる。
【００２５】
なお、終端抵抗Ｒｅは外付け抵抗とする代わりにＬＳＩ内部に形成してもよい。また、実施例ではしきい値を与える参照電圧Ｖref1,Ｖref2,Ｖref3をＬＳＩの外部から印加するようにしているが、ＬＳＩ内部において抵抗分割による方法等で形成するようにしてもよい。さらに、出力バッファ回路１０内の出力制御回路を構成するＯＲゲートの代わりにＮＡＮＤゲートを、またＡＮＤゲートの代わりにＮＯＲゲートを用いることができる。出力制御回路を工夫して、出力の可否を示すイネーブル信号に基づいて出力ＭＯＳＦＥＴ  Ｑ１〜Ｑ４が全てオフ状態となる出力ハイインピーダンス状態をとり得るように出力バッファ回路を構成して、外部端子を入力と出力とで共用できるようにしてもよい。
【００２６】
また、実施例においては、センスアンプＳＡ１〜ＳＡ３および論理ゲートＧ１１〜Ｇ１３からなる入力バッファ回路１０を受信側のＬＳＩ２００内に設けているが、図１に示されているような入力バッファ回路を半導体チップ上に複数個形成したインタフェース用チップを用意して、受信側のＬＳＩの外部入力端子に外付けするようにしてもよい。
【００２７】
さらに、実施例では、４値レベルの信号を伝送する方式を例にとって説明したが、本発明はそれに限定されず、８値信号など２のｎ段階のレベルを有する信号に変換して出力することも可能である。
【００２８】
以上説明したように、上記実施例は、互いに異なるオン抵抗を有し第１電源電圧端子と出力端子との間に並列形態に接続された２個のＰチャネルＭＯＳＦＥＴと、互いに異なるオン抵抗を有し出力端子と第２電源電圧端子との間に並列形態に接続された２個のＮチャネルＭＯＳＦＥＴと、内部回路より２ビットのデータ信号を受けて上記ＭＯＳＦＥＴを選択的にオン状態にする信号を形成する出力制御回路とにより送信側の出力バッファ回路を構成するとともに、上記出力端子と受信側の入力端子との間に接続される伝送線路の受信側端部に当該伝送線路とほぼ同一のインピーダンスを有する終端抵抗の一端を接続し、この終端抵抗の他端を上記第１電源電圧および第２電源電圧の中間レベルとされた外部電源電圧端子に接続するようにしたので、第１電源電圧端子と出力端子との間および出力端子と第２電源電圧端子との間に接続された複数のＭＯＳＦＥＴが、出力される２ビットのデータに応じていずれかがオン状態とされ、そのオン状態のＭＯＳＦＥＴの抵抗と伝送線路終端の終端抵抗との比によって外部電源電圧を分圧した電位が受信側のＬＳＩの入力バッファ回路に入力されることにより１本の信号線で４値レベルの信号を送信することができるとともに、このとき送信側のＬＳＩの出力バッファ回路の電源電圧は２値信号の伝送時と同じく２電源であるため、内部電源回路が不用となり、チップサイズを低減することができるとともに、消費電力も抑えることができるという効果がある。
【００２９】
また、外部電源電圧もひとつで良いため外付けの電源回路も簡単な回路で済むとともに、伝送線路の終端と外部電源電圧端子との間に伝送線路とほぼ同一のインピーダンスを有する終端抵抗が接続されているため、伝送線路終端での信号の反射を防止しつつ受信側のＬＳＩに入力される信号のノイズを吸収することができ、回路の誤動作を防止することができるという効果がある。
【００３０】
以上本発明を実施例に基づき具体的に説明したが、本発明は上記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば上記実施例では、ＰチャネルＭＯＳＦＥＴ  Ｑ１，Ｑ２を同時にオンするか、Ｑ１のみをオンさせるか、ＮチャネルＭＯＳＦＥＴ  Ｑ３，Ｑ４を同時にオンするか、Ｑ３のみをオンさせるかしているが、出力すべきデータＳ１，Ｓ２に応じて出力ＭＯＳＦＥＴ  Ｑ１〜Ｑ４のいずれか一つをオン状態にするように制御してもよい。また、入力バッファ回路２０のデータ復元回路２２も、実施例のインバータＧ１１，ＡＮＤゲートＧ１２およびＯＲゲートＧ１３に限定されず、入力電圧Ｖｉに基づいて出力データＳ１，Ｓ２に対応したデータＴ１，Ｔ２を復元できるものであればどのような回路構成であってもよい。
【００３１】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００３２】
すなわち、信号を送信する側の出力バッファ回路が複数の電源電圧を必要とせず一つの電源電圧で動作して多値レベルの信号を送信可能なデータ伝送システムを実現することができる。
【図面の簡単な説明】
【図１】本発明に係る多値信号の伝送システムの一実施例を示す回路構成図である。
【図２】入力バッファ回路を構成するセンスアンプの具体例を示す回路図である。
【図３】電源電圧と受信側の入力電圧レベルとしきい値レベルとの関係を示す説明図である。
【符号の説明】
１０  出力バッファ回路
１１  出力段
１２  出力制御回路
２０  入力バッファ回路
２１  入力レベル弁別回路
２２  データ復元回路
１００  送信側ＬＳＩ
２００  受信側ＬＳＩ
３００  伝送線路
Ｒｅ  終端抵抗
【図１】
0003693214.tif 000003
【図２】
0003693214.tif 000004
【図３】
0003693214.tif 000005