(57)【特許請求の範囲】
【請求項１】
シリコン基板上に、互いに平行に配置されたビット線と、該ビット線の間に該ビット線の長さ方向に隣接する複数個のメモリーセルが配置された不揮発性半導体記憶装置において、メモリーセルが、シリコン基板側からトンネルゲート酸化膜、フローティングゲート、絶縁膜及びコントロールゲートからなるゲート電極を少なくとも有し、チャネル幅方向において、フローティングゲートとトンネルゲート酸化膜とが接する幅が、フローティングゲートと絶縁膜とが接する幅の０．９５倍以下であり、コントロールゲートがチャネル長方向に延在し、フローティングゲートと絶縁膜とが接する幅の０．９５倍以下であり、チャネル幅方向のフローティングゲートの端部のシリコン基板を等方性エッチングして形成されたトレンチに埋め込まれた熱酸化膜を備えていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
シリコン基板上に、互いに平行に配置されたビット線と、該ビット線の間に該ビット線の長さ方向に隣接する複数個のメモリーセルが配置された不揮発性半導体記憶装置において、メモリーセルが、シリコン基板側からトンネルゲート酸化膜、フローティングゲート、絶縁膜及びコントロールゲートからなるゲート電極を少なくとも有し、チャネル幅方向において、フローティングゲートとトンネルゲート酸化膜とが接する幅が、フローティングゲートと絶縁膜とが接する幅より小さく、コントロールゲートがチャネル長方向に延在する不揮発性半導体記憶装置の製造方法であって、シリコン基板上に、互いに平行に配置されたビット線と、該ビット線の間にシリコン基板側からトンネルゲート酸化膜、フローティングゲート、絶縁膜及びチャネル長方向に延在するコントロールゲートからなるゲート電極を有し、該ビット線の長さ方向に隣接するように複数個配置されたメモリーセルを形成した後、コントロールゲートの側壁部にシリコン窒化膜からなるサイドウォールスペーサーを形成し、次いで熱酸化することで、コントロールゲートとフローティングゲート間の絶縁膜に接するフローティングゲートの上部を酸化せず、トンネルゲート酸化膜に接するフローティングゲートの下部のシリコン基板を酸化することで、チャネル幅方向において、フローティングゲートとトンネルゲート酸化膜とが接する幅を、フローティングゲートと絶縁膜とが接する幅より小さくすることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項３】
サイドウォールスペーサーを形成した後、熱酸化する前に、コントロールゲート上に予め形成した酸化膜及びサイドウォールスペーサーをマスクとして、エッチングすることでシリコン基板にトレンチを形成することを特徴とする請求項２に記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置及びその製造方法に関し、さらに詳しくは、互いに平行に配置されたビット線を有し、該ビット線の間にビット線の長さ方向に隣り合うように複数個のメモリーセルが配置された不揮発性半導体記憶装置及びその製造方法に関し、ゲートカップリング比を確保した上で、スケーリングが容易な不揮発性半導体記憶装置及びその製造方法に係るものである。
【０００２】
【従来の技術】
従来技術による不揮発性半導体記憶装置の平面図を図１２に、また図１２のＸ−Ｘ’（ビット線に平行）方向及びＹ−Ｙ’（ビット線に垂直）方向の断面を図１０の左図及び右図に示す。
【０００３】
以下に、上記不揮発性半導体記憶装置の製造工程を順に説明する。
【０００４】
シリコン基板１に、トンネルゲート酸化膜２として８〜１０ｎｍ程度の膜を例えば熱酸化法により形成し、続いて、例えばＣＶＤ法によりフローティングゲート形成用膜として５０〜１５０ｎｍ程度のポリシリコン膜を堆積する。
【０００５】
次に、シリコン窒化膜を１０〜３０ｎｍ程度堆積する。
【０００６】
次に、フォトリソグラフィ技術によりレジストマスクを形成し、ドライエッチ技術を用いてポリシリコン膜をパターニングし、フローティングゲート下層膜１６を形成する。
【０００７】
次に、上記レジストマスク、シリコン窒化膜、フローティングゲート下層膜をマスクに斜め方向より砒素をイオン注入してＮ-拡散層１０を形成し、その砒素イオン注入部の一部分を覆うレジストマスクをフォトリソグラフィ技術により形成し、さらに高濃度の砒素をイオン注入してビット線となるＮ+拡散層９を形成する。
【０００８】
次に、フローティングゲート下層膜１６上のシリコン窒化膜をマスクに熱酸化を行い、フローティングゲート下層膜側壁部に１０〜４０ｎｍの酸化膜を形成した後、例えばＣＶＤ法により酸化膜を更に堆積し、ＣＭＰ法により酸化膜を研磨することで、フローティングゲート下層膜間を酸化膜４ａで埋め込む。
【０００９】
続いて、シリコン窒化膜をリン酸により除去した後、露出したフローティングゲート下層膜１６上にＣＶＤ法により５０ｎｍ程度のポリシリコン膜を堆積し、リンをイオン注入する。
【００１０】
次に、フォトリソグラフィ技術及びエッチング技術を用いて、ポリシリコン膜をパターンニングし、高いゲートカップリング比を確保するためのフローティングゲート上層膜１７を形成する。
【００１１】
その後、ＣＶＤ法により酸化膜を堆積した後、ＣＭＰ法により酸化膜を研磨することで、フローティングゲート上層膜１７間を酸化膜４ｂで埋め込む。
【００１２】
次に、このフローティングゲート上層膜１７の上に、熱酸化法等によるＳｉＯ2膜を、続いて減圧ＣＶＤ法等によるシリコン窒化膜を、さらに減圧ＣＶＤ法等によるＳｉＯ2膜を順次形成することで、絶縁膜であるＯＮＯ膜５を形成する。
【００１３】
次いで、このＯＮＯ膜上に減圧ＣＶＤ法により１５０ｎｍ程度のポリシリコン膜を堆積する。次に、このポリシリコン膜にリンをイオン注入した後、抵抗を下げるために、例えばタングステンシリサイド膜７をデポする。
【００１４】
次に、フォトリソグラフィ技術により、先のフローティングゲートパターン上層膜と下層膜に直交する方向の所定のパターンのレジストマスクを形成し、このレジストマスクを用いて、例えば反応性イオンエッチング等によりタングステンシリサイド膜７、コントロールゲート６、ＯＮＯ膜５、フローティングゲート下層膜１６及び上層膜１７をエッチングすることで、図１０に示されるようなメモリーセルが形成される。
【００１５】
係る不揮発性半導体記憶装置において、ＦＮ電流による書き込み消去動作を行うには、高いゲートカップリング比を確保する必要がある。ゲートカップリング比（ＧＣＲ）は、以下の式で表される。
【００１６】
ＧＣＲ＝Ｃ１／（Ｃ１＋Ｃ２）
ここでＣ１はフローティングゲート−コントロールゲート間の容量、Ｃ２はフローティングゲート−基板、及びフローティングゲート−ビット線間の容量の和である。
【００１７】
従来の不揮発性半導体記憶装置において、フローティングゲートを２層のポリシリコン膜で形成して、ゲートカップリング比を高めているが、２層のポリシリコン膜をフォトエッチング工程により形成するので、メモリーセルのビット線幅は、フローティングゲート上層膜１７を形成する際のフォトリソグラフィ技術での最小加工寸法＋フローティングゲート下層膜１６とのアライメント余裕以上とする必要があり、メモリーセルの微細化を進め、ビット線幅を加工限界寸法とした時、大きなＣ１を確保するのが困難となる。また、フローティングゲート−コントロールゲート間の絶縁膜には、通常、ＯＮＯ膜（シリコン酸化膜ＳｉＯ2／シリコン窒化膜／シリコン酸化膜ＳｉＯ2の３層）が用いられ、絶縁耐圧、データの保持特性から、トンネルゲート酸化膜に比べ、厚い膜厚が必要であり薄膜化によりＣ１を大きくすることも難しい。
【００１８】
この問題点を解決するため、例えば特開平６−２０７２９３号公報に示されているように、フローティングゲートを不純物濃度の低いポリシリコン膜（フローティングゲート上層膜）１９と不純物濃度の高いポリシリコン膜（フローティングゲート下層膜）１８の２層のポリシリコン構造として、コントロールゲートとフローティングゲート間の絶縁膜に接するフローティングゲート上層膜１９に比べ、トンネルゲート酸化領域に接する不純物濃度の高いポリシリコンからなるフローティングゲート下層膜１８を厚く酸化し（高濃度ポリシリコン膜による増速酸化のため）、メモリーセルのチャネル長を短くすることでＣ２を小さくし、ゲートカップリング比を大きく設定している（図１１参照）。図中、２０はメモリーセルのソースドレイン領域、２１は熱酸化膜をそれぞれ意味する。
【００１９】
【発明が解決しようとする課題】
しかしながら、上記した不揮発性半導体記憶装置では、フローティングゲートが２層のポリシリコン膜からなり、フローティングゲート下層膜の濃度を高める必要があるため、フローティングゲートを構成するポリシリコン膜のグレインバウンダリー部にオキサイドリッジ領域が形成され、不純物（例えばリン）が偏析することで、トンネルゲート酸化膜のバリアハイトが低くなり、ＦＮトンネル電流がばらつく。その結果、ＦＮトンネル電流による書き込み消去特性がばらつくほか、データの保持特性が劣化するという問題がある。さらにフローティングゲート下層膜の酸化を行うとメモリーセルの実行チャネル長が短くなるので、セル縮小をしていく上で、ショートチャネル効果によりセル特性がばらつくという問題がある。
【００２０】
【課題を解決するための手段】
本発明は、上述の課題を解消するためになされたものであり、メモリーセルのコントロールゲートを形成した後、コントロールゲートの側壁部にシリコン窒化膜のサイドウォールスペーサーを形成し、次いで、熱酸化することで、コントロールゲートとフローティングゲート間の絶縁膜に接するフローティングゲート上部が酸化されるのを防いだ上で、トンネルゲート酸化膜に接するフローティングゲートの下部のシリコン基板を、メモリーセルのチャネル幅を小さくするように、厚く酸化することを特徴とするものである。
【００２１】
かくして本発明によれば、シリコン基板上に、互いに平行に配置されたビット線と、該ビット線の間に該ビット線の長さ方向に隣接する複数個のメモリーセルが配置された不揮発性半導体記憶装置において、メモリーセルが、シリコン基板側からトンネルゲート酸化膜、フローティングゲート、絶縁膜及びコントロールゲートからなるゲート電極を少なくとも有し、チャネル幅方向において、フローティングゲートとトンネルゲート酸化膜とが接する幅が、フローティングゲートと絶縁膜とが接する幅の０．９５倍以下であり、コントロールゲートがチャネル長方向に延在し、フローティングゲートと絶縁膜とが接する幅の０．９５倍以下であり、チャネル幅方向のフローティングゲートの端部のシリコン基板を等方性エッチングして形成されたトレンチに埋め込まれた熱酸化膜を備えていることを特徴とする不揮発性半導体記憶装置が提供される。
【００２２】
更に、本発明によれば、シリコン基板上に、互いに平行に配置されたビット線と、該ビット線の間に該ビット線の長さ方向に隣接する複数個のメモリーセルが配置された不揮発性半導体記憶装置において、メモリーセルが、シリコン基板側からトンネルゲート酸化膜、フローティングゲート、絶縁膜及びコントロールゲートからなるゲート電極を少なくとも有し、チャネル幅方向において、フローティングゲートとトンネルゲート酸化膜とが接する幅が、フローティングゲートと絶縁膜とが接する幅より小さく、コントロールゲートがチャネル長方向に延在する不揮発性半導体記憶装置の製造方法であって、シリコン基板上に、互いに平行に配置されたビット線と、該ビット線の間にシリコン基板側からトンネルゲート酸化膜、フローティングゲート、絶縁膜及びチャネル長方向に延在するコントロールゲートからなるゲート電極を有し、該ビット線の長さ方向に隣接するように複数個配置されたメモリーセルを形成した後、コントロールゲートの側壁部にシリコン窒化膜からなるサイドウォールスペーサーを形成し、次いで熱酸化することで、コントロールゲートとフローティングゲート間の絶縁膜に接するフローティングゲートの上部を酸化せず、トンネルゲート酸化膜に接するフローティングゲートの下部のシリコン基板を酸化することで、チャネル幅方向において、フローティングゲートとトンネルゲート酸化膜とが接する幅を、フローティングゲートと絶縁膜とが接する幅より小さくすることを特徴とする不揮発性半導体記憶装置の製造方法が提供される。
【００２３】
【発明の実施の形態】
実施の形態１
本発明による不揮発性半導体記憶装置の平面図を図９に示す。以下に本発明の不揮発性半導体記憶装置の製造方法について説明する。
【００２４】
図１（ａ）〜図２（ｄ）は、本発明の製造方法による第１の実施例を説明する工程断面図であり、左図は図９のＸ−Ｘ’（ビット線に平行）方向及び右図はＹ−Ｙ’（ビット線に垂直）方向の断面を示す。以下に工程順に説明する。
【００２５】
まず、シリコン基板１に、トンネルゲート酸化膜２を８〜１０ｎｍ程度で、例えば熱酸化法により形成し、続いて、例えばＣＶＤ法によりフローティングゲート形成用膜として５０〜１５０ｎｍ程度のポリシリコン膜を堆積する。
【００２６】
次に、シリコン窒化膜を１０〜３０ｎｍ程度を堆積する。
【００２７】
次に、フォトリソグラフィ技術及びドライエッチ技術を用いてこれら膜をパターニングし、フローティングゲート３を形成する。
【００２８】
次に砒素をイオン注入してＮ-拡散層１０を形成し、その砒素イオン注入部の一部分を覆うレジストマスクをフォトリソグラフィ技術により形成し、さらに高濃度の砒素をイオン注入し、ビット線となるＮ+拡散層９を形成する。なお、砒素以外にもリンを使用してもよい。
【００２９】
次に、フローティングゲート３上のシリコン窒化膜をマスクに熱酸化を行い、フローティングゲート側壁部に１０〜４０ｎｍの酸化膜を形成した後、例えばＣＶＤ法により更に酸化膜を堆積し、ＣＭＰ法により酸化膜を研磨することで、フローティングゲート間を酸化膜４で埋め込む。
【００３０】
次にフローティングゲート上のシリコン窒化膜をリン酸により除去した後、次に、このフローティングゲート３の上に、熱酸化法等によるＳｉＯ2膜を、続いて減圧ＣＶＤ法等によるシリコン窒化膜を、さらに減圧ＣＶＤ法等によるＳｉＯ2膜を順次形成し、コントロールゲートとフローティングゲート間の絶縁膜であるＯＮＯ膜５を形成する。さらに、このＯＮＯ膜５上に減圧ＣＶＤ法により１５０ｎｍ程度のポリシリコン膜を堆積する。
【００３１】
次に、このポリシリコン膜にリンをイオン注入した後、抵抗を下げるために、例えばタングステンシリサイド膜７をデポし、次いで、例えばＣＶＤ法によりＳｉＯ2膜８をデポする。
【００３２】
次に、フォトリソグラフィ技術により先のフローティングゲートパターンに直交する方向に所定のパターンを有するレジストマスクを形成し、このレジストマスクを用いて、例えば反応性イオンエッチング等によりＳｉＯ2膜８、タングステンシリサイド膜７、コントロールゲート６、ＯＮＯ膜５、フローティングゲート３を順次エッチングする（図１（ａ））。
【００３３】
次に、例えば減圧ＣＶＤ法等によるシリコン窒化膜１１を１０〜２０ｎｍ程度堆積し（図１（ｂ））、例えば反応性イオンエッチング等によりエッチバックし、コントロールゲート側面にサイドウォールスペーサー１２を形成する（図２（ｃ））。
【００３４】
ここで形成したサイドウォールスペーサー１２をマスクにコントロールゲート間に、熱酸化を施す。この時、コントロールゲート及びフローティングゲートの側面をサイドウォールスペーサー１２により覆うことで、コントロールゲートとフローティングゲート間の絶縁膜に接するフローティングゲート上部が酸化されるのを防いだ上で、トンネルゲート酸化膜に接するフローティングゲートの下部のシリコン基板が、メモリーセルのチャネル幅を小さくするように、厚く酸化される（図２（ｄ））。
【００３５】
なお、この実施の形態において、フローティングゲートの上部と下部の幅はほぼ同一である。また、フローティングゲートとトンネルゲート酸化膜とが接する幅は、フローティングゲートと絶縁膜とが接する幅の０．９５倍以下であることが好ましく、０．６〜０．８倍であることがより好ましい。
上記工程により不揮発性半導体記憶装置を製造することができる。
【００３６】
実施の形態２
次に、本発明の第２の実施例を説明する。図３（ａ）、図３（ｂ）に示すように、前述の実施の形態１と同じ工程により、コントロールゲート側面にシリコン窒化膜のサイドウォールスペーサー１２を形成する（図４（ｃ））。
【００３７】
次に、コントロールゲート上のＳｉＯ2膜８及び側面のサイドウォールスペーサー１２をマスクに、コントロールゲート間のシリコン基板１を、例えば反応性イオンエッチング等により異方性エッチングして、シリコン基板にトレンチ１４を形成する（図４（ｄ））。
【００３８】
次に、サイドウォールスペーサー１２をマスクにコントロールゲート間に、熱酸化を施す。この時、コントロールゲート側面をサイドウォールスペーサー１２により覆うことで、コントロールゲートとフローティングゲート間の絶縁膜に接するフローティングゲート上部が酸化されるのを防いだ上で、トンネルゲート酸化領域に接するフローティングゲートの下部のシリコン基板が、メモリーセルのチャネル幅を小さくするように、厚く酸化される（図５（ｅ））。
上記工程により不揮発性半導体記憶装置を製造することができる。
【００３９】
実施の形態３
次に、本発明の第３の実施の形態を説明する。図６（ａ）、図６（ｂ）に示すように、前述の実施の形態１、２と同じ工程により、コントロールゲート側面にシリコン窒化膜のサイドウォールスペーサー１２を形成する（図７（ｃ））。
【００４０】
次に、コントロールゲート上のＳｉＯ2膜８及び側面のサイドウォールスペーサー１２をマスクに、コントロールゲート間のシリコン基板１を、例えばケミカルドライエッチング等により等方性エッチングして、シリコン基板にトレンチ１５を形成する（図７（ｄ））。
【００４１】
次に、サイドウォールスペーサー１２をマスクにコントロールゲート間に、熱酸化を施す。この時、コントロールゲート側面をサイドウォールスペーサー１２により覆うことで、コントロールゲートとフローティングゲート間の絶縁膜に接するフローティングゲート上部が酸化されるのを防いだ上で、トンネルゲート酸化領域に接するフローティングゲートの下部のみを、すなわちメモリーセルのチャネル幅を小さくするように、厚く酸化される（図８（ｅ））。
【００４２】
上記工程により不揮発性半導体記憶装置を製造することができる。
【００４３】
以上、フローティングゲート下部の寸法をチャネル幅方向に小さくする３つの実施例について述べたが、その効果は、実施の形態１＜実施の形態２＜実施の形態３の順であった。
【００４４】
なお、上記実施の形態は、単なる例示であって、不揮発性半導体記憶装置を構成する各要素及びそれを形成するための方法は、当該分野で公知の要素及び方法をいずれも使用することができる。また、各要素の厚さ等の構造も、所望の不揮発性半導体記憶装置の特性に応じて適宜決定することができる。
【００４５】
【発明の効果】
本発明によれば、メモリーセルの縮小を進め、ビット線幅を加工寸法限界まで縮小しても、ショートチャネル効果による特性不良を引き起こすこともなく、ＦＮトンネル電流による書き込み消去動作に必要な高いゲートカップリング比を持つ高信頼性の不揮発性半導体記憶装置が得られる。
【図面の簡単な説明】
【図１】本発明の不揮発性半導体装置の製造方法の一実施の形態を示す概略断面図である。
【図２】本発明の不揮発性半導体装置の製造方法の一実施の形態を示す概略断面図である。
【図３】本発明の不揮発性半導体装置の製造方法の一実施の形態を示す概略断面図である。
【図４】本発明の不揮発性半導体装置の製造方法の一実施の形態を示す概略断面図である。
【図５】本発明の不揮発性半導体装置の製造方法の一実施の形態を示す概略断面図である。
【図６】本発明の不揮発性半導体装置の製造方法の一実施の形態を示す概略断面図である。
【図７】本発明の不揮発性半導体装置の製造方法の一実施の形態を示す概略断面図である。
【図８】本発明の不揮発性半導体装置の製造方法の一実施の形態を示す概略断面図である。
【図９】本発明の不揮発性半導体装置の概略平面図である。
【図１０】従来の不揮発性半導体装置の概略断面図である。
【図１１】従来の不揮発性半導体装置の概略断面図である。
【図１２】従来の不揮発性半導体装置の概略平面図である。
【符号の説明】
１  シリコン基板
２  トンネルゲート酸化膜
３  フローティングゲート
４、４ａ、４ｂ  酸化膜
５  ＯＮＯ膜
６  コントロールゲート
７  タングステンシリサイド膜
８  ＳｉＯ2膜
９  Ｎ+拡散層
１０  Ｎ-拡散層
１１  シリコン窒化膜
１２  サイドウォールスペーサー
１３、２１  熱酸化膜
１４、１５  トレンチ
１６、１８  フローティングゲート下層膜
１７、１９  フローティングゲート上層膜
２０  メモリーセルのソースドレイン領域
２１  熱酸化膜
【図１】
0003645156.tif 000002
【図２】
0003645156.tif 000003
【図３】
0003645156.tif 000004
【図４】
0003645156.tif 000005
【図５】
0003645156.tif 000006
【図６】
0003645156.tif 000007
【図７】
0003645156.tif 000008
【図８】
0003645156.tif 000009
【図９】
0003645156.tif 000010
【図１０】
0003645156.tif 000011
【図１１】
0003645156.tif 000012
【図１２】
0003645156.tif 000013