(57)【特許請求の範囲】
【請求項１】
制御電圧を受け取り、前記制御電圧に比例した周波数をそれぞれもつ出力信号及び相補出力信号を発生する低電圧、低ジッター電圧制御発振器であって、前記電圧制御発振器は、
入力端子、相補入力端子、出力端子、相補出力端子、及び電圧制御端子をそれぞれ有する第１の遅延ユニット、第２の遅延ユニット、及び第３の遅延ユニットを備え、前記第１の遅延ユニットの前記入力端子と前記相補入力端子とが、前記第３の遅延ユニットの前記相補出力端子と前記出力端子とに電気的に接続され、前記第２の遅延ユニットの前記入力端子と前記相補入力端子とが、前記第１の遅延ユニットの前記相補出力端子と前記出力端子とに電気的に接続され、前記第３の遅延ユニットの前記入力端子と前記相補入力端子とが、前記第２の遅延ユニットの前記相補出力端子と前記出力端子とに電気的に接続され、それぞれの遅延ユニットの前記入力及び前記相補入力端子と前記出力及び前記相補出力端子との間の遅延時間を制御する為に前記制御電圧が、それぞれの遅延ユニットの前記電圧制御端子に印加され、それぞれの遅延ユニットは、
ソースが電源に電気的に接続された第１のＭＯＳ  ＦＥＴと、
ソースが前記電源に電気的に接続され、ゲートが前記第１のＭＯＳ  ＦＥＴのドレインに電気的に接続され、ドレインが前記第１のＭＯＳ  ＦＥＴのゲートに電気的に接続された第２のＭＯＳ  ＦＥＴと、
両方の端子が、それぞれ前記第１のＭＯＳ  ＦＥＴの前記ソース及び前記ドレインに電気的に接続された第１の負荷デバイスと、
両方の端子が、それぞれ前記第２のＭＯＳ  ＦＥＴの前記ソース及び前記ドレインに電気的に接続された第２の負荷デバイスと、
ソースが前記電源に電気的に接続され、ドレインが前記第１のＭＯＳ  ＦＥＴの前記ドレインに電気的に接続され、ゲートがそれぞれの遅延ユニットの前記入力端子として働く第３のＭＯＳ  ＦＥＴと、
ソースが前記電源に電気的に接続され、ドレインが前記第２のＭＯＳ  ＦＥＴの前記ドレインに電気的に接続され、ゲートが前記遅延ユニットの前記相補入力端子として働く第４のＭＯＳ  ＦＥＴと、
第１の端子及び第２の端子の間に前記制御電圧に比例する電流を発生する為に前記第１の端子、前記第２の端子、及び制御端子を含み、前記第１の端子が前記第１のＭＯＳ  ＦＥＴの前記ドレインに電気的に接続され、前記第２の端子が接地され、前記制御端子が前記制御電圧を受け取る為の前記電圧制御端子として働く第１の電流源と、
第１の端子及び第２の端子の間に前記制御電圧に比例する電流を発生する為に前記第１の端子、前記第２の端子、及び制御端子を含み、前記第１の端子が前記第２のＭＯＳ  ＦＥＴの前記ドレインに電気的に接続され、前記第２の端子が接地され、前記制御端子が前記制御電圧を受け取る為の前記電圧制御端子として働く第２の電流源と
を有することを特徴とする電圧制御発振器。
【請求項２】
制御電圧を受け取り、前記制御電圧に比例した周波数をそれぞれもつ出力信号及び相補出力信号を発生する低電圧、低ジッター電圧制御発振器であって、前記電圧制御発振器は、
入力端子、相補入力端子、出力端子、相補出力端子、及び電圧制御端子をそれぞれ有する第１の遅延ユニット、第2の遅延ユニット、及び第3の遅延ユニットを備え、前記第１の遅延ユニットの前記入力端子と前記相補入力端子とが、前記第３の遅延ユニットの前記相補出力端子と前記出力端子とに電気的に接続され、前記第２の遅延ユニットの前記入力端子と前記相補入力端子とが、前記第１の遅延ユニットの前記相補出力端子と前記出力端子とに電気的に接続され、前記第３の遅延ユニットの前記入力端子と前記相補入力端子とが、前記第２の遅延ユニットの前記相補出力端子と前記出力端子とに電気的に接続され、前記出力信号及び前記相補出力信号が、前記第３の遅延ユニットの前記出力端子及び前記相補出力端子から出力され、それぞれの遅延ユニットの前記入力及び相補入力端子と前記出力及び相補出力端子との間の遅延時間を制御する為に前記制御電圧が、それぞれの遅延ユニットの前記電圧制御端子に印加され、それぞれの遅延ユニットは、
ソースが電源に電気的に接続された第１のＭＯＳ  ＦＥＴと、
ソースが前記電源に電気的に接続され、ゲートが前記第１のＭＯＳ  ＦＥＴのドレインに電気的に接続され、ドレインが前記ＭＯＳ  ＦＥＴのゲートに電気的に接続された第２のＭＯＳ  ＦＥＴと、
ソースが前記電源に電気的に接続され、ドレインが前記第１のＭＯＳ  ＦＥＴの前記ドレインに電気的に接続され、ゲートがそれぞれの遅延ユニットの前記入力端子として働く第３のＭＯＳ  ＦＥＴと、
ソースが前記電源に電気的に接続され、ドレインが前記第２のＭＯＳ  ＦＥＴの前記ドレインに電気的に接続され、ゲートがそれぞれの遅延ユニットの前記相補入力端子として働く第４のＭＯＳ  ＦＥＴと、
ゲートがそれ自身のドレインに電気的に接続され、ソースが前記電源に電気的に接続され、ドレインが前記第１のＭＯＳ  ＦＥＴの前記ドレインに電気的に接続された、第１の負荷として働く第５のＭＯＳ  ＦＥＴと、
ゲートがそれ自身のドレインに電気的に接続され、ソースが前記電源に電気的に接続され、ドレインが前記第２のＭＯＳ  ＦＥＴのドレインに電気的に接続された、第２の負荷として働く第６のＭＯＳ  ＦＥＴと、
ゲートが前記電圧制御端子として働き、ドレインが前記第１のＭＯＳ  ＦＥＴの前記ドレインに電気的に接続され、ソースが接地された、第１の電流源として働く第７のＭＯＳ  ＦＥＴと、
ゲートが前記電圧制御端子として働き、ドレインが前記第２のＭＯＳ  ＦＥＴの前記ドレインに電気的に接続され、ソースが接地された、第２の電流源として働く第8のＭＯＳ  ＦＥＴと
を有することを特徴とする電圧制御発振器。
【請求項３】
制御電圧を受け取り、前記制御電圧に比例した周波数をそれぞれもつ出力信号及び相補出力信号を発生する低電圧、低ジッター電圧制御発振器であって、前記電圧制御発振器は、
入力端子、相補入力端子、出力端子、相補出力端子、及び電圧制御端子をそれぞれ有する第１の遅延ユニット、第2の遅延ユニット、及び第3の遅延ユニットを備え、前記第１の遅延ユニットの前記入力端子と前記相補入力端子とが、前記第３の遅延ユニットの前記相補出力端子と前記出力端子とに電気的に接続され、前記第２の遅延ユニットの前記入力端子と前記相補入力端子とが、前記第１の遅延ユニットの前記相補出力端子と前記出力端子とに電気的に接続され、前記第３の遅延ユニットの前記入力端子と前記相補入力端子とが、前記第２の遅延ユニットの前記相補出力端子と前記出力端子とに電気的に接続され、それぞれの遅延ユニットの前記入力及び前記相補入力端子と前記出力及び前記相補出力端子との間の遅延時間を制御する為に前記制御電圧が、それぞれの遅延ユニットの前記電圧制御端子に印加され、それぞれの遅延ユニットは、
ソースが電源に電気的に接続された第１のＭＯＳ  ＦＥＴと、
ソースが前記電源に電気的に接続され、ゲートが前記第１のＭＯＳ  ＦＥＴのドレインに電気的に接続され、ドレインが前記第１のＭＯＳ  ＦＥＴのゲートに電気的に接続された第２のＭＯＳ  ＦＥＴと、
ソースが前記電源に電気的に接続され、ドレインが前記第１のＭＯＳ  ＦＥＴの前記ドレインに電気的に接続され、ゲートがそれぞれの遅延ユニットの前記入力端子として働く第３のＭＯＳ  ＦＥＴと、
ソースが前記電源に電気的に接続され、ドレインが前記第２のＭＯＳ  ＦＥＴの前記ドレインに電気的に接続され、ゲートがそれぞれの遅延ユニットの前記相補入力端子として働く第４のＭＯＳ  ＦＥＴと、
ゲートがそれ自身のドレインに電気的に接続され、ソースが前記電源に電気的に接続され、ドレインが前記第１のＭＯＳ  ＦＥＴのドレインに電気的に接続された、第１の負荷として働く第５のＭＯＳ  ＦＥＴと、
ゲートがそれ自身のドレインに電気的に接続され、ソースが前記電源に電気的に接続され、ドレインが前記第２のＭＯＳ  ＦＥＴの前記ドレインに電気的に接続された、第２の負荷として働く第６のＭＯＳ  ＦＥＴと、
ゲートが固定バイアス電圧に電気的に接続され、ドレインが前記第１のＭＯＳＦＥＴの前記ドレインに電気的に接続された第７のＭＯＳ  ＦＥＴと、
ゲートが前記電圧制御端子として働き、ドレインが前記第７のＭＯＳ  ＦＥＴの前記ソースに電気的に接続され、ソースが接地された第8のＭＯＳ  ＦＥＴと、
ゲートが固定バイアス電圧に電気的に接続され、ドレインが前記第２のＭＯＳＦＥＴの前記ドレインに電気的に接続された第９のＭＯＳ  ＦＥＴと、
ゲートが前記電圧制御端子として働き、ドレインが前記第９のＭＯＳ  ＦＥＴの前記ソースに電気的に接続され、ソースが接地された第１０のＭＯＳ  ＦＥＴと有し、
前記第７のＭＯＳ  ＦＥＴ及び前記第８のＭＯＳ  ＦＥＴが、第１の電流源として働き、前記第９のＭＯＳ  ＦＥＴ及び前記第１０のＭＯＳ  ＦＥＴが、第２の電流源として働くこと
を特徴とする電圧制御発振器。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、電圧制御発振器に関する。特に本発明は、低電圧、低ジッター電圧制御発振器に関する。
【０００２】
【従来の技術】
半導体技術の大きな進歩により、現代のコンピューターの操作速度は速くなってきている。しかしながら、操作速度の増加は、電力消費の増加に帰着する。電力消費を効率的に減少するために、現代のコンピューターの操作電圧は、徐々に５Ｖから３．３Ｖ又は２．５Ｖ、さらに２．０Ｖよりも低い電圧にまで低められている。操作電圧の低下に伴って、のように低電圧状態において働けるように多くの数の回路、例えばクロック信号を与える発振器、が更に改良されなければならない。更に、現在のコンピューターシステムにおいて用いられるクロック信号は、異なる周波数を有する。異なる周波数をもつ大部分のクロック信号は、多数のサブシステムが使用する為に、フェイズロックループ回路によって基準クロック信号に基づいて比例して発生される。コンピュターシステム内の電圧制御発振器は、フェイズロックループ回路の性能に影響する主要因の一つである。更に、電圧制御発振器の性能は、長期ジッター、短期ジッター、及び電源電圧の変動による影響に基づいて評価することができる。
【０００３】
図１は、従来の電圧制御発振器の回路図を示す。
【０００４】
図１を参照して、従来の電圧制御発振器は、閉ループ回路であり、直列に電気的に接続された３つのインバーター１１１，１１２，及び１１３を含む。制御電圧ＶＣは、入力端子と出力端子との間の信号遅延時間を決定して各インバーターを制御する為に用いられる。したがって、発生された出力信号ＶＯの周波数は、遅延時間を制御することにより決定できる。
【０００５】
図２は、ＭＯＳ  ＦＥＴにより構成される従来の電圧制御発振器２００の回路図を示す。
【０００６】
図２に示すように、電圧制御発振器２００は、それぞれＭＯＳ  ＦＥＴ２１１，２２１、ＭＯＳ  ＦＥＴ２１２，２２２、及びＭＯＳ  ＦＥＴ２１３，２２３によって構成された３つのインバーターからなる閉ループ回路である。制御電圧ＶＣは、それぞれのインバーターの応答時間を制御する為にＭＯＳ  ＦＥＴ２１１，２１２，及び２１３のゲートに入力され、それによって閉ループ回路の出力信号ＶＯの周波数を決定する。
【０００７】
以上に説明したように、電圧制御発振器２００によって発生された出力信号ＶＯの周波数は、制御電圧ＶＯによって制御されることができる。しかしながら電圧制御発振器の特性は、それぞれのインバーターが２つのＭＯＳ  ＦＥＴだけからなるので電源Ｖｐｓの変動によって容易に影響されて出力信号の周波数が変動する。
【０００８】
図３は，他の従来の電圧制御発振器の遅延ユニット３００の回路図を示す。同様に、従来の電圧制御発振器もまた、３つのインバーターからなる閉ループ回路である。
【０００９】
１つの入力端子及び１つの出力端子だけを有する前のインバーターと比較すると、図３に示す遅延ユニット３００は、入力端子ＩＮ及び出力端子ＯＵＴばかりでなく、電源Ｖｐｓの変動に対する感度を減少する為の相補入力端子／ＩＮ（ここで／は、相補を示す）及び相補出力端子／ＯＵＴをも有する。遅延ユニット３００においてＭＯＳ  ＦＥＴ３１１及び３１２は、ラッチ回路を構成する。ＭＯＳ  ＦＥＴ３２１及び３３２は、ダイオードの形態に接続され、能動負荷デバイスとして働く。ＭＯＳ  ＦＥＴ３３１及び３３２は、差動入力の為に用いられ、ここでそれらのゲートは、入力端子ＩＮ及び相補入力端子／ＩＮとして働く。ＭＯＳ  ＦＥＴ３４０は、制御電圧ＶＣにちょうど比例したドレイン電流（電流源）を供給する為に、制御電圧ＶＣによって制御され、それによって遅延ユニットの遅延時間を決定する。したがって、複数の遅延ユニットからなる閉ループ回路によって発生された発振信号の周波数は、制御電圧によって制御されることができる。
【００１０】
遅延ユニット３００からなる電圧制御発振器がより良い性能を有するにもかかわらず、電源Ｖｐｓ及び接地との間で互いに積み重ねられた３層のＭＯＳ  ＦＥＴは、より高い操作電圧を必要とする。各ＭＯＳ  ＦＥＴのドレイン電流は、
【数１】
0003723957.tif 000002
によって与えられることができる。
【００１１】
遅延ユニット３００に必要な最低の操作電圧は、２Ｖｔ＋３ΔＶであり、ここでΔＶ＝Ｖｇｓ−Ｖｔｎである。
【００１２】
以上に示されるように、必要な操作電圧は、ΔＶ＝０．３Ｖ、及びＶｔ＝０．９Ｖの場合、２．７Ｖより大きくなければならない。しかしながら、現在のコンピューターシステムの電源は、２．５Ｖの低さにでき、２．０Ｖより低い電圧にも低くできるので、遅延ユニット３００は、この場合通常に操作できない。
【００１３】
したがって、従来技術は以下の欠点を有する。
１．  第１の従来の電圧制御発振器は、単純な構造を有する。しかし、発生された発振信号の周波数は、電源の変動により容易に影響される。
２．  第２の従来の電圧制御発振器は、より良い性能を有する。しかしながら、それはより高い操作電圧を必要とするので、低い電源電圧を用いるコンピューターシステムの要求を満たすことができない。
【００１４】
【発明が解決しようとする課題】
そこで本発明は、上記の課題を解決することのできる低電圧、低ジッター電圧制御発振器を提供することを目的とする。上記の目的を達成する為に、制御電圧を受け取り、制御電圧に比例した周波数の出力信号及び相補出力信号を発生する低電圧、低ジッター電圧制御発振器が提供される。
【００１５】
【課題を解決するための手段】
電圧制御発振器は、
【００１６】
入力端子、相補入力端子、出力端子、相補出力端子、及び電圧制御端子をそれぞれ有する第１の遅延ユニット、第2の遅延ユニット、及び第3の遅延ユニットを備え、第１の遅延ユニットの入力端子と相補入力端子とが、第３の遅延ユニットの相補出力端子と出力端子とに電気的に接続され、第２の遅延ユニットの入力端子と相補入力端子とが、第１の遅延ユニットの相補出力端子と出力端子とに電気的に接続され、第３の遅延ユニットの入力端子と相補入力端子とが、第２の遅延ユニットの相補出力端子と出力端子とに電気的に接続され、出力信号及び相補出力信号が、第３の遅延ユニットの出力端子及び相補出力端子から出力され、それぞれの遅延ユニットの入力及び相補入力端子と出力及び相補出力端子との間の遅延時間を制御する為に制御電圧が、それぞれの遅延ユニットの電圧制御端子に印加される。
【００１７】
それぞれの遅延ユニットは、第１のＭＯＳ  ＦＥＴ、第２のＭＯＳ  ＦＥＴ、第１の負荷デバイス、第２の負荷デバイス、第３のＭＯＳ  ＦＥＴ、第４のＭＯＳ  ＦＥＴ、第１の電流源及び第２の電流源を備える。
【００１８】
第１のＭＯＳ  ＦＥＴのソースと第２のＭＯＳ  ＦＥＴのソースとが電源に電気的に接続される。第２のＭＯＳ  ＦＥＴのゲートは第１のＭＯＳ  ＦＥＴのドレインに電気的に接続される。第２のＭＯＳ  ＦＥＴのドレインは第１のＭＯＳＦＥＴのゲートに電気的に接続される。
【００１９】
第１の負荷デバイスの両方の端子は、それぞれ第１のＭＯＳ  ＦＥＴのソース及びドレインに電気的に接続される。
【００２０】
第２の負荷デバイスの両方の端子は、それぞれ第２のＭＯＳ  ＦＥＴのソース及びドレインに電気的に接続される。
【００２１】
第３のＭＯＳ  ＦＥＴは、電源に電気的に接続されるソース、第１のＭＯＳ  ＦＥＴのドレインに電気的に接続されるドレイン、及びそれぞれの遅延ユニットの入力端子として働くゲートを有する。
【００２２】
第４のＭＯＳ  ＦＥＴは、電源に電気的に接続されるソース、第２のＭＯＳ  ＦＥＴのドレインに電気的に接続されるドレイン、及びそれぞれの遅延ユニットの相補入力端子として働くゲートを有する。
【００２３】
第１の電流源は、第１の端子及び第２の端子の間に制御電圧に比例する電流を発生する為に第１の端子、第２の端子、及び制御端子を有する。第１の端子は、第１のＭＯＳ  ＦＥＴのドレインに電気的に接続される。第２の端子は、接地される。制御端子は、制御電圧を受け取る為の電圧制御端子として働く。
【００２４】
第２の電流源は、第１の端子及び第２の端子の間に制御電圧に比例する電流を発生する為に第１の端子、第２の端子、及び制御端子を有する。第１の端子は、第２のＭＯＳ  ＦＥＴのドレインに電気的に接続される。第２の端子は、接地される。制御端子は、制御電圧を受け取る為の電圧制御端子として働く。
【００２５】
本発明の実施形態によれば、第１の負荷デバイスは、ゲートがそれ自身のドレインに電気的に接続され、ソースが電源に電気的に接続され、ドレインが第１のＭＯＳ  ＦＥＴのドレインに電気的に接続されたＭＯＳ  ＦＥＴである。第２の負荷デバイスは、ゲートがそれ自身のドレインに電気的に接続され、ソースが電源に電気的に接続され、ドレインが第２のＭＯＳ  ＦＥＴのドレインに電気的に接続されたＭＯＳ  ＦＥＴである。
【００２６】
更に、第１の電流源は、ゲートが制御端子として働き、ドレインが第１のＭＯＳ  ＦＥＴのドレインに電気的に接続され、ソースが接地されたＭＯＳ  ＦＥＴである。同様に、第２の電流源は、ゲートが制御端子として働き、ドレインが第２のＭＯＳ  ＦＥＴのドレインに電気的に接続され、ソースが接地されたＭＯＳＦＥＴである。
【００２７】
また、第１の電流源は、第５のＭＯＳ  ＦＥＴ及び第６のＭＯＳ  ＦＥＴを備える。第５のＭＯＳ  ＦＥＴは、第１のＭＯＳ  ＦＥＴのドレインに電気的に接続されたドレイン及び固定バイアス電圧に電気的に接続されたゲートを有する。第６のＭＯＳ  ＦＥＴは、接地されたソース、第５のＭＯＳ  ＦＥＴのソースに電気的に接続されたドレイン、及び制御ゲートとして働くゲートを有する。同様に、第２の電流源は、第７のＭＯＳ  ＦＥＴ及び第８のＭＯＳ  ＦＥＴを備える。第７のＭＯＳ  ＦＥＴは、第２のＭＯＳ  ＦＥＴのドレインに電気的に接続されたドレイン及び固定バイアス電圧に電気的に接続されたゲートを有する。第８のＭＯＳ  ＦＥＴは、接地されたソース、第７のＭＯＳ  ＦＥＴのソースに電気的に接続されたドレイン、及び制御端子として働くゲートを有する。
【００２８】
なお上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではなく、これらの特徴群のサブコンビネーションも又発明となりうる。
【００２９】
【発明の実施の形態】
図４は、本発明による電圧制御発振器４００のブロック回路図を示す。図４に示すように、電圧制御発振器４００は、制御電圧に比例した周波数の出力信号ＶＯを発生する為に制御電圧ＶＣによって制御される。
【００３０】
電圧制御発振器４００は、閉ループ回路を形成する遅延ユニット４１１，４１２、及び４１３ばかりでなく、遅延ユニット４１３に続く遅延ユニット４１４及びレベルシフター４２０をも含む。遅延ユニット４１４は、出力信号ＶＯが閉ループ回路（遅延ユニット４１１，４１２、及び４１３を含む）にはね返って発振周波数を変えるのを防ぐことができる。レブルシフター４２０は、遅延ユニット４１４から出力された差分信号を単一の終端出力信号ＶＯに変換するのに用いられる。
【００３１】
同一の回路構造及び特性を有するそれぞれの遅延ユニット４１１,４１２,及び４１３は、入力端子ＩＮ、相補入力端子／ＩＮ、出力端子ＯＵＴ、相補出力端子／ＯＵＴ、及び電圧制御端子ＶＣを有する。入力端子ＩＮの信号状態は、相補入力端子／ＩＮの信号状態の相補であり、一方、出力端子ＯＵＴの信号状態は、相補出力端子／ＯＵＴの信号状態の相補である。更に、各遅延ユニットが安定した状態にあるとき、入力端子ＩＮの信号状態は、相補出力端子／ＯＵＴと逆の信号状態である。例えば、入力端子ＩＮが、高いポテンシャルであるとき、相補出力端子／ＯＵＴは、低いポテンシャルであり、逆もまた同様である。同様に、相補入力端子／ＩＮの信号状態もまた、出力端子ＯＵＴと逆の信号状態である。各遅延ユニットの出力端子における信号状態は、入力端子における信号状態の変化にしたがって変化する。出力端子における信号状態の変化率は、電圧制御端子におけるポテンシャルにより決められる。したがって、入力端子と出力端子との間の遅延時間が制御されることができる。
【００３２】
遅延ユニット４１１,４１２，及び４１３を直列に接続する方法が、以下に示される。遅延ユニット４１１の出力端子ＯＵＴ及び相補出力端子／ＯＵＴは、遅延ユニット４１２の相補入力端子／ＩＮ及び入力端子ＩＮにそれぞれ電気的に接続される。遅延ユニット４１２の出力端子ＯＵＴ及び相補出力端子／ＯＵＴは、遅延ユニット４１３の相補入力端子／ＩＮ及び入力端子ＩＮにそれぞれ電気的に接続される。遅延ユニット４１３の出力端子ＯＵＴ及び相補出力端子／ＯＵＴは、遅延ユニット４１１の相補入力端子／ＩＮ及び入力端子ＩＮに電気的に接続される。以上に明らかに見ることができるように、遅延ユニット４１１、４１２、及び４１３は、閉ループ発振回路を形成する為に電気的に直列に接続される。更に、制御電圧ＶＣは、入力及び相補入力端子ＩＮ，／ＩＮと出力及び相補出力端子ＯＵＴ，／ＯＵＴとの間の遅延時間を制御する為にそれぞれの遅延ユニットの電圧制御端子に入力される。
【００３３】
図５は、図４の遅延ユニットの回路図を示す。ここで、遅延ユニットには異なる符号５００が与えられている。遅延ユニット５００は、ＭＯＳ  ＦＥＴ５１１、５１２、５３１、及び５３２と、電流源５４１及び５４２と、負荷デバイス５２１及び５２２とを含む。ＭＯＳ  ＦＥＴ５１１、５１２、５３１、及び５３２は、Ｐ型ＭＯＳ  ＦＥＴである。
【００３４】
図５に示すように、ＭＯＳ  ＦＥＴ５１１及び５１２は、互いに電気的に接続されてラッチ回路を形成する。負荷デバイス５２１の両方の端子は、ＭＯＳ  ＦＥＴ５１１のソース及びドレインに電気的に接続され、一方、負荷デバイス５２２の両方の端子は、ＭＯＳ  ＦＥＴ５１２のソース及びドレインに電気的に接続される。
【００３５】
ＭＯＳ  ＦＥＴ５３１のソース及びドレインは、ＭＯＳ  ＦＥＴ５１１のソース及びドレインに電気的に接続される。ＭＯＳ  ＦＥＴ５３１のゲートは，入力端子ＩＮとして働く。同様に、ＭＯＳ  ＦＥＴ５３２のソース及びドレインは、ＭＯＳ  ＦＥＴ５１２のソース及びドレインに電気的に接続される。ＭＯＳ  ＦＥＴ５３２のゲートは，相補入力端子／ＩＮとして働く。
【００３６】
出力端子ＯＵＴは、ＭＯＳ  ＦＥＴ５１２のドレインから出力され、一方、相補出力端子／ＯＵＴは、ＭＯＳ  ＦＥＴ５１１のドレインから出力される。
【００３７】
更に、電流源５４１は、ＭＯＳ  ＦＥＴ５１１のドレインと接地との間に電気的に接続され、一方、電流源５４２は、ＭＯＳ  ＦＥＴ５１２のドレインと接地との間に電気的に接続される。電流源５４１及び５４２の両方は、制御電圧ＶＣに比例した電流を発生する為に制御電圧ＶＣによって制御される。遅延ユニット５００の信号遅延は、制御電圧ＶＣによって完全に制御され、それによって、遅延ユニット５００を備える電圧制御発振器によって発生される発振信号の周波数を変える。更に、電圧制御発振器の発振周波数が制御電圧ＶＣのみによって制御されるという、もう1つの利点がある。すなわち、発振周波数は、発生された電流のみによって決められ、電源電圧には依存しない。すなわち、電流源として働くＭＯＳ  ＦＥＴが飽和領域内で操作できる限り、対応する電流は一定であり、発振周波数は、制御電圧ＶＣのみによって決定され、電源Ｖｐｓには依存しない。
【００３８】
実際の適用においては、遅延ユニット５００の負荷デバイス５２１、５２２、及び電流源５４１、５４２は、ＭＯＳ  ＦＥＴであってもよい。図６は、図５の遅延ユニットの詳細な回路図である。図６から見ることができるように、負荷デバイス５２１，５２２と電流源５４１及び５４２とがＭＯＳ  ＦＥＴに置き換えられたのを除いて、遅延ユニット６００の他の部分は、同じ符号で示された遅延ユニット５００の他の部分と同様である。
【００３９】
図６を参照して、ＭＯＳ  ＦＥＴ６２１のゲートは、それ自身のドレインに電気的に接続されてダイオードの形態をした能動負荷デバイスを形成する。ＭＯＳＦＥＴ６２１は、ＭＯＳ  ＦＥＴ５１１のソースとドレインとの間に電気的に接続された負荷デバイス５２１と置き換えられる為に用いられる。同様に、ＭＯＳ  ＦＥＴ６２２のゲートは、それ自身のドレインに電気的に接続されてダイオードの形態をした能動負荷デバイスを形成する。ＭＯＳ  ＦＥＴ６２２は、ＭＯＳ  ＦＥＴ５１２のソースとドレインとの間に電気的に接続された負荷デバイス５２２と置き換えられる為に用いられる。
【００４０】
ＭＯＳ  ＦＥＴ６４１は、電流源５４１として機能する。制御電圧ＶＣは、ＭＯＳ  ＦＥＴ６４１のゲートに電気的に接続される。ＭＯＳ  ＦＥＴ６４１のドレイン電流は，制御電圧ＶＣの２乗にちょうど比例する。同様に、ＭＯＳ  ＦＥＴは、電流源５４２として機能する。制御電圧ＶＣもまた、ＭＯＳ  ＦＥＴ６４２のゲートに電気的に接続される。ＭＯＳ  ＦＥＴ６４２のドレイン電流もまた，制御電圧ＶＣの２乗にちょうど比例する。遅延ユニット６００の信号遅延は、制御電圧ＶＣによって完全に制御されるので、遅延ユニット６００を備えた電圧制御発振器によって発生される発振信号の周波数は，変えられる。
【００４１】
図７は，図５の遅延ユニットの他の詳細な回路図を示す。
【００４２】
図７に示すように、各遅延ユニットの特性を更に改善する為に、２つのＭＯＳＦＥＴ７４１、６４１は、電流源５４１として機能する直列電流源を形成するために直列に電気的に接続される。同様に、２つのＭＯＳ  ＦＥＴ７４２、６４２は、電流源５４２として機能する直列電流源を形成するために直列に電気的に接続される。その上、ＭＯＳ  ＦＥＴ７４１，７４２のゲートは，固定バイアス電圧Ｖｂｉａｓに電気的に接続される。制御電圧ＶＣは、発生された電流の振幅を制御する為にＭＯＳ  ＦＥＴ６４１，６４２のゲートに入力される。直列に電気的に接続された２つのＭＯＳ  ＦＥＴは、更に高い出力インピーダンスを有するので、それらは理想的な電流源として考えられる。したがって、発生された電流は、更に安定することができるので、電源Ｖｐｓ及び制御電圧ＶＣの変動に容易に影響されない安定した発振周波数となる。本発明による電圧制御発振器において、それぞれの遅延ユニットは対称的な差動構造を有する。それぞれの遅延ユニットの等価的な回路は、図３のそれと同様である。したがって、発生された発振信号の周波数が電源電圧の変動に影響されなくなり、低ジッターを有するばかりでなく、２つのＦＥＴだけが電源と接地との間に形成されているので電源の操作電圧がＶｔ＋２ΔＶに減少される。
【００４３】
前に仮定したのと同様に、ΔＶが０．３Ｖであり、Ｖｔが０．９Ｖであると、操作電圧は、通常の操作で１．５Ｖの低さにまで低減されることができる。したがって，発明の電圧制御発振器は、低電圧操作の要求を満たす。
【００４４】
従来技術と比較すると、発明の電圧制御発振器は、以下の利点を有する。
（１）  発生された発振信号の周波数が電源の変動によって影響されるのを防ぐ為に対象差動構造が採用された。
（２）  電圧制御発振器に含まれる遅延ユニットは、性能に少しの影響も与えずに低い操作電圧において操作できる。したがって、電圧制御発振器は、低電圧電源において操作されるコンピュターの要求を満たす。
【００４５】
以上、本発明を実施形態を使って説明したが、本発明の適用範囲は上述の実施形態に限定されるものではない。本発明の範囲は上述の実施形態に様々な修正や変更を加えた形態を含む事が当業者には明白である。従って、特許請求の範囲はこのような修正や変更を加えた形態を含む最も広義の解釈を与えられるべきものである。
【００４６】
【発明の効果】
上記説明から明らかなように、本発明の電圧制御発振器は、発振信号の周波数が、電源の変動に影響されにくく、低い電源電圧で操作できる。
【図面の簡単な説明】
【図１】図１は、一般の電圧制御発振器の回路図を示す。
【図２】図２は、ＭＯＳ  ＦＥＴにより構成される従来の電圧制御発振器の回路図を示す。
【図３】図３は，他の従来の電圧制御発振器の遅延ユニットの回路図を示す。
【図４】図４は、本発明の電圧制御発振器のブロック回路図を示す。
【図５】図５は、図４の遅延ユニットの回路図を示す。
【図６】図６は、図５の詳細な回路図である。
【図７】図７は，図５の他の詳細な回路図を示す。
【符号の説明】
ＶＣ  制御電圧
ＶＯ  出力信号
１１１、１１２，１１３  インバーター
２００  従来の電圧制御発振器
Ｖｐｓ  電源
３００、４１１，４１２，４１３，４１４、５００、６００、７００  遅延ユニット
２１１，２１２，２１３，２２１，２２２，２２３、３１１，３１２，３２１、３２２，３３１，３３２，３４０、５１１，５１２，５３１，５３２、６２１，６２２、６４１，６４２、７４１，７４２  ＭＯＳ  ＦＥＴ
ＯＵＴ  出力電圧
／ＯＵＴ  相補出力電圧
ＩＮ  入力電圧
／ＩＮ  相補入力電圧
４００  本発明の電圧制御発振器
４２０  レベルシフター
５２１，５２２  負荷デバイス
５４１，５４２  電流源
Ｖｂｉａｓ  固定バイアス電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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