(57)【特許請求の範囲】
【請求項１】
所定の局所領域に複数の接続端子を有する半導体集積回路素子と、配線と、前記複数の接続端子の一部または全部の接続端子と前記配線とを電気的に接続するための金属バンプとを有する半導体装置の製造方法であって、
前記局所領域のインピーダンスの入力点と出力点との間のインピーダンス値を測定するインピーダンス値測定工程と、
前記インピーダンス値と設計仕様値との差が許容範囲内にあるかどうかを判定するインピーダンス値判定工程と、
前記インピーダンス値判定工程での判定結果に基づいて、前記複数の接続端子のうち、金属バンプを形成すべき接続端子の位置を決定するバンプ位置決定工程と、
前記バンプ位置決定工程において位置が決定された前記接続端子上に、前記金属バンプを形成するバンプ形成工程と、
前記バンプ形成工程の後、前記半導体集積回路素子を覆うように絶縁層を形成する絶縁層形成工程と、
前記絶縁層上に前記配線を形成する配線形成工程と、を有し、
前記局所領域のインピーダンスの入力点と出力点は、前記複数の接続端子に含まれる一対の接続端子であり、
前記インピーダンス値判定工程で前記差が許容範囲を超えたと判定された場合に、測定された前記インピーダンス値は所定のインピーダンス値に変換され、
前記バンプ位置決定工程では、前記所定のインピーダンス値が設計仕様値に対して許容範囲内となるように、前記金属バンプを形成すべき前記接続端子の位置を決定することを特徴とする半導体装置の製造方法。
【請求項２】
前記バンプ位置決定工程では、前記局所領域のインピーダンスの入力点と出力点との間のインピーダンス値が所望の値となるように、前記金属バンプを形成すべき前記接続端子の位置を決定することを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記所望の値は、所望の抵抗値を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項４】
前記所望の値は、所望のキャパシタンス値を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項５】
前記所望の値は、所望のインダクタンス値を含むことを特徴とする請求項２記載の半導体装置の製造方法。
【請求項６】
前記バンプ形成工程において、ワイヤボンダ装置を使用することを特徴とする請求項１乃至５の何れか一項記載の半導体装置の製造方法。
【請求項７】
前記配線上に外部接続端子を形成する工程を含む請求項１乃至６の何れか一項記載の半導体装置の製造方法。
【請求項８】
前記配線は、前記金属バンプを形成すべき前記接続端子の位置を決定後、前記金属バンプ上に形成される請求項１乃至７の何れか一項記載の半導体装置の製造方法。
【請求項９】
前記金属バンプを形成すべき前記接続端子の位置を決定後に配線構造が決定される請求項１乃至８の何れか一項記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体集積回路の製造過程において、集積回路の抵抗値等の回路の特性値の調整をするため、集積回路の要素のトリミング加工が行われている。トリミング加工は、集積回路面と同一平面にあるトリミング用素子の、回路が開放した状態または短絡した状態を、変化させることにより行われる。例えば、回路にツェナーダイオードを使用して、開放状態から短絡状態に変化させるツェナーザップ法、ポリシリコンのヒューズを、短絡状態から開放状態に変化させるポリシリコンヒューズ法、または、レーザカット法等の加工法が用いられている。
【０００３】
図１は、従来のトリミング加工の方法を模式的に例示した図である。図１の（ａ）は、ツェナーザップ法によるトリミング加工を示す図である。上段の図においてＰＮ接合ダイオード１１に逆電圧をかけ、過電圧によりツェナー降伏を生じさせると、下段の図のように、ダイオードの箇所１２が恒久的に導通状態となるので、集積回路の配線の所定の箇所の導通状態を要する場合には、その箇所にＰＮ接合ダイオード１１を設けておき、トリミング加工を行うことができる。
【０００４】
図１の（ｂ）は、ポリシリコンヒューズ法によるトリミング加工を示す図である。ポリシリコンヒューズ法は、シリコン酸化膜上に形成されたポリシリコンの抵抗体１３に過電流を流して、融点以上に加熱することによって、下段の図のように、溶断するものである。集積回路の配線の所定の箇所の開放状態を要する場合には、その箇所にポリシリコンヒューズ１３を設けておき、トリミング加工を行うことができる。
【０００５】
図１の（ｃ）は、レーザカット法によるトリミング加工を示す図である。集積回路の配線の一部に設けられたヒューズ素子１４を選択してレーザビーム照射１５により切断し、開放状態とするトリミング加工を行うことができる（例えば、特許文献１参照）。
【０００６】
図２は、従来の、レーザカット法によるトリミング加工の方法を示す図である。図中のヒューズのＮｏ．２とＮｏ．４を溶断することによって開放して、半導体集積回路素子における抵抗値を、設計許容値に収めることができる。
【０００７】
また、ヒューズ等の加熱溶断以外の方法としては、半導体集積回路において抵抗間の接続配線を新たに形成して、抵抗値等を調整する技術がある。すなわち、半導体集積回路素子の製造プロセスの中途において、拡散、蒸着等による半導体素子の形成後、測定した集積回路素子の抵抗値等に基づいて、抵抗値等を調整するために、複数種のマスクの中から選択したマスクを用いて、層間絶縁膜、スルーホール等の形成及びアルミニウム膜の蒸着・加工を行って、抵抗間の接続配線を、集積回路素子上に形成する技術が開示されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００１−２３０３７４号公報
【特許文献２】特開２００７−２２７４７８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
従来のツェナーザップ法、ポリシリコンヒューズ法等のトリミング加工の方法は、半導体集積回路と同一面に形成されたトリミング素子に対して、高電圧を印加し、また、大電流を流すことにより、素子の電気的破壊等を生じさせるものである。これらのトリミング素子の集積回路における配置に関しては、他の回路素子への電気的、熱的影響を避けるため、十分な間隔をとる等の配慮を要し、半導体集積回路の面積が広くなり、高密度集積化を十分に行えないことがあった。
【００１０】
また、レーザカット法においては、素子の要素の破壊のための高電圧、大電流は要しないものの、半導体集積回路面との同一面上に、レーザ照射のための位置合せ用領域、レーザ光線通過のための開口等の集積回路以外の領域が必要で、半導体集積回路素子の面積を十分には小さくすることができなかった。また、トリミング加工用設備の導入や、トリミング加工の工程を要するため、製造コストの低減、生産工程の簡素化において困難を生じる場合があった。加熱溶断以外の方法を使用する場合であっても、例えば、半導体集積回路において、抵抗間のアルミニウム等の接続配線を新たに形成する製造方法等においては、複数のマスクの準備及び配線工程を要するので、製造コスト、生産工程の簡素化の点で問題が生じることがあった。
【００１１】
さらに、半導体集積回路素子を実装して、ウエハレベルパッケージ（ＷＬＰ）のようなパッケージを形成して、再配線の構造を変える方法がある。しかし、再配線の構造を変えて、特性値を設計値の許容範囲に収めようとする場合には、複数のマスクの準備及びめっき等の配線工程を要するので、製造コストの低減が難しく、また、工程の簡素化が困難な場合があった。
【００１２】
本発明は、これらの問題点を解決するためになされたものであって、製品品質の向上、生産工程の簡素化及び製造コストの低減を目的とする。
【課題を解決するための手段】
【００１３】
本半導体装置の製造方法は、所定の局所領域に複数の接続端子を有する半導体集積回路素子と、配線と、前記複数の接続端子の一部または全部の接続端子と前記配線とを電気的に接続するための金属バンプとを有する半導体装置の製造方法であって、前記局所領域のインピーダンスの入力点と出力点との間のインピーダンス値を測定するインピーダンス値測定工程と、前記インピーダンス値と設計仕様値との差が許容範囲内にあるかどうかを判定するインピーダンス値判定工程と、前記インピーダンス値判定工程での判定結果に基づいて、前記複数の接続端子のうち、金属バンプを形成すべき接続端子の位置を決定するバンプ位置決定工程と、前記バンプ位置決定工程において位置が決定された前記接続端子上に、前記金属バンプを形成するバンプ形成工程と、前記バンプ形成工程の後、前記半導体集積回路素子を覆うように絶縁層を形成する絶縁層形成工程と、前記絶縁層上に前記配線を形成する配線形成工程と、を有し、前記局所領域のインピーダンスの入力点と出力点は、前記複数の接続端子に含まれる一対の接続端子であり、前記インピーダンス値判定工程で前記差が許容範囲を超えたと判定された場合に、測定された前記インピーダンス値は所定のインピーダンス値に変換され、前記バンプ位置決定工程では、前記所定のインピーダンス値が設計仕様値に対して許容範囲内となるように、前記金属バンプを形成すべき前記接続端子の位置を決定することを要件とする。
【発明の効果】
【００１４】
製品品質の向上、生産工程の簡素化及び製造コストの低減を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】従来の、トリミング加工の方法を示す図である。
【図２】従来の、レーザカット法によるトリミング加工の方法を示す図である。
【図３】本発明の第１の実施の形態に係る、半導体装置の製造方法を例示する図である。
【図４】本発明の第１の実施の形態に係る、パッケージ内バンプ位置決定工程を例示する図である。
【図５】本発明の第１の実施の形態に係る、半導体装置の製造方法の、各ステップにおける代表的なウエハレベルパッケージの形状を例示する図である。
【図６】本発明の第１の実施の形態に係る、半導体集積回路素子における端子及びウエハレベルパッケージにおける接続バンプ位置を例示する図である。
【図７】本発明の第２の実施の形態に係る、半導体装置の製造方法により形成されたウエハレベルパッケージの構造を例示する図である。
【図８】本発明の第３の実施の形態に係る、半導体装置の製造方法により形成されたウエハレベルパッケージの構造を例示する図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して、本発明を実施するための最良の実施の形態を説明する。なお、各図の説明において、各図に共通している同一構成部分については、その部分に同一の符号を付し、重複する場合にはその説明を省く。
【００１７】
〈第１の実施の形態〉
（製造方法のステップ）
図３は、本発明の第１の実施の形態に係る半導体装置の製造方法を例示する図である。半導体装置の製造方法の工程は、パッケージ内バンプ位置決定工程（Ｓ１０１）、バンプ形成工程（Ｓ１０２）及び配線層形成工程（Ｓ１０３）を有する。
【００１８】
図４は、Ｓ１０１の工程におけるステップの詳細を示す。また、図４においては、各ステップにおいて得られるデータ、情報（Ｄ４０１〜Ｄ４０５）を示している。
【００１９】
図５は、ウエハレベルパッケージ（ＷＬＰ）の製造方法の各ステップにおける、代表的なＷＬＰの形状を例示する図である。
【００２０】
図６は、半導体集積回路素子における端子及びＷＬＰにおける接続バンプ位置を例示する図である。図中の端子群は、半導体集積回路の局所領域のインピーダンス値に関連している端子の集合である。
【００２１】
以下、図５のＷＬＰの形状と図６の端子群の配置等を参照しながら、図３及び図４に示す各製造工程の詳細を説明する。
【００２２】
（Ｓ１０１．パッケージ内バンプ位置決定工程）
図３のパッケージ内バンプ位置を決定する工程（Ｓ１０１）の詳細ステップは、図４の、インピーダンス値修正要否判定ステップ（Ｓ１０１１）、ＷＬＰのパッケージの領域毎のインピーダンス値への変換演算ステップ（Ｓ１０１２）、修正領域情報のボンディング条件情報への変換演算ステップ（Ｓ１０１３）、ワイヤボンダ装置プログラム設定ステップ（Ｓ１０１４）を有している。
【００２３】
（Ｓ１０１１．インピーダンス値修正要否判定ステップ）
図４のＳ１０１１は、インピーダンス値修正要否判定ステップを示している。修正要否を判定する基となるインピーダンス値は、半導体集積回路素子のファイナル・テスト（ＦＴ）において、対象の各領域における２端子の対毎に測定されたインピーダンス値である。各領域は、設計仕様の詳細に基づいて、インピーダンス値等の設計特性値が定められている。それぞれの端子の属する測定対象の局所領域Ｅ（ｍ）（自然数ｍは、局所領域の番号を示す。）における、半導体集積回路のインピーダンス値Ｒ（ｍ）と、半導体集積回路の設計仕様値Ｓ（ｍ）とを比較し、許容範囲に基づきインピーダンス値の修正要否を判定する。設計仕様値Ｓ（ｍ）に対する許容範囲は、半導体素子の物性、半導体集積回路素子の使用条件等に基づいて設定される。設計仕様値Ｓ（ｍ）に対する許容値ε（ｍ）に対して、例えば、
｜Ｒ（ｍ）−Ｓ（ｍ）｜≦ε（ｍ）．（式１）
等の判定式を使用して、局所領域のインピーダンス値の修正要否を判定する。（式１）を満たさない場合、すなわち、ある局所領域Ｅ（ｍａ）におけるＦＴのインピーダンス値ＲＸ（ｍａ）と、設計仕様値Ｓ（ｍａ）との差が、許容範囲ε（ｍａ）を超える場合には、その局所領域Ｅ（ｍａ）におけるインピーダンス値ＲＸ（ｍａ）を、修正を要する局所領域のインピーダンス値のリストとして、要修正のインピーダンス値情報（Ｄ４０２）に格納する。
【００２４】
なお、「局所領域」Ｅ（ｍ）の「局所」の語句については、半導体集積回路を構成するそれぞれの回路素子が、「それぞれの領域において固有のインピーダンス値を有する」意味を強調して用いた。単に「領域」と表現する場合においても、特に限定しない限り、「局所領域」と同様の意味を有するものとする。
【００２５】
情報Ｄ４０２は、次のステップＳ１０１２におけるＷＬＰの領域毎のインピーダンス値への変換演算に使用される。また、ある領域のＦＴインピーダンス値が、設計仕様値の許容範囲内にある場合には、修正が不要なインピーダンスの値Ｒ（ｃ）のリストとして、設計仕様内のインピーダンス値情報（Ｄ４０３）に格納する。
【００２６】
（Ｓ１０１２．ＷＬＰのパッケージの領域毎のインピーダンス値への変換演算ステップ）
図４のＳ１０１２は、要修正のインピーダンス値情報（Ｄ４０２）に基づいて、ＷＬＰのパッケージの領域毎のインピーダンス値への変換演算を行うステップを示している。ここに、「ＷＬＰのパッケージの領域」とは、インピーダンス値を測定した半導体集積回路素子の測定対象の局所領域Ｅ（ｍ）に対応する、ＷＬＰの配線構造を介して生じるインピーダンス値を有する、ＷＬＰの個々の局所的部分を指している。
【００２７】
図６の（ａ）は、ウエハ５１上の半導体集積回路５２における端子の例である。Ｍ行、Ｎ列の格子状に配置された端子のうち、２つの端子Ｐ１（ｉ，ｊ）及びＰ２（ｋ，ｌ）の間について、ＦＴのインピーダンス値Ｒ（ｍ）が測定される（０≦ｉ，ｋ≦Ｎ−１，０≦ｊ，ｌ≦Ｍ−１）。ここに、端子Ｐ１（ｉ，ｊ），Ｐ２（ｉ，ｊ）は、局所領域Ｅ（ｍ）のインピーダンス値を測定するために設けられた測定端子である。下段の図は、上段の図の矢視Ｘ−Ｘの断面図である。
【００２８】
図６の（ｂ）は、半導体集積回路５２を実装して得られるウエハレベルパッケージ（ＷＬＰ）５０における端子及び接続バンプを例示する図である。下段の図は、上段の図の矢視Ｙ−Ｙの位置における、ＷＬＰ全体の断面図である。Ｍ行、Ｎ列の格子状に配置された２端子Ｑ１（ｐ，ｑ），Ｑ２（ｒ，ｓ）が、配線接続用の端子である。図６の（ｂ）において、ＷＬＰの形態において所定のインピーダンス値を得るために、金属バンプＢ１（ｐ，ｑ），Ｂ２（ｒ，ｓ）が、端子Ｑ１（ｐ，ｑ），Ｑ２（ｒ，ｓ）に接続されている（０≦ｐ，ｒ≦Ｎ−１，０≦ｑ，ｓ≦Ｍ−１）。なお、設計条件等によって、半導体集積回路の測定端子と、ＷＬＰのパッケージにおける接続端子とは同一の場合も、異なる場合も生じうる。
【００２９】
図６の（ｃ）は、（ｂ）のＡ部の詳細を示している。端子Ｑ１（ｐ，ｑ），Ｑ２（ｒ，ｓ）は、金属バンプＢ１（ｐ，ｑ），Ｂ２（ｒ，ｓ）を介して、配線５８と接続されることにより、ＷＬＰのパッケージ形態において、端子Ｑ１，Ｑ２の間の所定のインピーダンスが構成される。ＷＬＰのパッケージ形態におけるこのインピーダンス値が、設計仕様値を満足するように、金属バンプを形成する。
【００３０】
半導体集積回路素子における測定対象の局所領域Ｅ（ｍ）のインピーダンス値と、ＷＬＰのパッケージにおける各領域のインピーダンス値との対応は、具体的には、以下のように、対応づけることができる。すなわち、半導体集積回路素子上の（Ｍ行、Ｎ列）の格子状に配置された端子のうちの、２端子間のインピーダンス値と、ＷＬＰのパッケージにおける（Ｍ行、Ｎ列）の格子状に配置された端子のうちの、２端子間のインピーダンス値との対応関係を、配線構造等の設計条件に応じて、１対１対応させて、数式等によって表現することができる。半導体集積回路素子とＷＬＰのそれぞれの、２端子の対は、同一であっても、異なっていてもよい。この対応関係に従って、半導体集積回路素子の測定対象の局所領域Ｅ（ｍ）毎のインピーダンス値と、ＷＬＰの配線構造によって生じる領域毎のインピーダンス値とを、相互に変換することができる。このように、金属バンプを用いて、ＷＬＰのパッケージにおける配線の構造を変えることによって、ＷＬＰにおける半導体集積回路素子のインピーダンス値を変えることができる。
【００３１】
なお、上述の端子等の設定、配置については、格子状の配置に限る必要はなく、半導体集積回路素子及びＷＬＰの設計条件に応じて、適切な形態の設定、配置が可能である。
【００３２】
以上のような（Ｓ１０１２）の変換演算によって、要修正のインピーダンス値情報Ｄ４０２における各値ＲＸ（ｍ）から、パッケージ内の要修正の領域のインピーダンス値Ｂ（ｎ）（自然数ｎは、ＷＬＰの領域の番号を示す。）を得ることができ、要修正の領域の情報Ｄ４０４が得られる。
【００３３】
（Ｓ１０１３．修正領域情報のボンディング条件情報への変換演算ステップ）
図４のＳ１０１３は、要修正の領域の情報（Ｄ４０４）に基づいて、ＷＬＰのパッケージ内の金属バンプ位置を決定するステップである。要修正の領域のインピーダンス値Ｂ（ｎ）に基づいて、変換演算によって、修正領域のボンディング位置ＢＤ（ｉ，ｊ）を求める（０≦ｉ≦Ｎ−１，０≦ｊ≦Ｍ−１）。変換演算は、配線構造等の設計条件に応じて、ＷＬＰのパッケージの配線構造のインピーダンス等を反映した関係式を用いて行うことができる。
【００３４】
（Ｓ１０１４．パッケージ内ボンディングプログラム設定ステップ）
図４のＳ１０１４は、ステップ（Ｓ１０１３）で得られた、修正領域のボンディング位置ＢＤ（ｉ，ｊ）の情報（Ｄ４０５）に基づいて、ＷＬＰのバンプボンディングプログラムを設定するステップである。金属バンプ位置は、図５の（ａ）の半導体集積回路５２上の接続端子５３の位置のうち、後に形成される配線５８（図５の（ｄ））と接続すべき位置を指している。金属バンプ接続による配線接続の構造の変化によって、半導体集積回路素子のインピーダンス値を、設定すべき値にすることができる。
【００３５】
半導体集積回路素子の局所領域のインピーダンス値に対応して、ＷＬＰのパッケージ内における領域に関わるバンプ接合をすべき位置が、Ｄ４０５により確定するので、ワイヤボンダ装置の作動プログラムに、ボンディング位置Ｐ（ｉ，ｊ）を設定する。ステップ（Ｓ１０１４）の終了で、パッケージ内バンプ位置決定工程（Ｓ１０１）が終了する。
【００３６】
（Ｓ１０２．バンプ形成工程）
図３のＳ１０２は、バンプ形成工程を示している。作動プログラムにボンディング位置Ｐ（ｉ，ｊ）（図４のＳ１０１４）が設定されたワイヤボンダ装置を使用して、ＷＬＰの目標のバンプ位置に、ボール形状の金属バンプを形成する。
【００３７】
金属バンプの形状は、例えば、円筒形を重ねた形状をしている。図５の（ａ）の、ウエハ５１上の半導体集積回路５２における、所定の接続端子５３の位置に形成された金属バンプ５５のように形成される。素材には、金のボンディングワイヤ等が用いられる。接続端子５３には、アルミニウムの材質等が使用される。
【００３８】
（Ｓ１０３．配線層形成工程）
図３のＳ１０３は、配線層形成工程を示している。配線層の形成は、周知の、絶縁層の形成、配線の形成、外部接続端子形成を行うことに得られる。配線層形成工程における製造の各ステップにおけるＷＬＰの代表的な形状を、図５の（ｂ）〜（ｅ）に示す。
【００３９】
図５の（ｂ）は、絶縁層５６を、半導体集積回路５２を保護するパッシベーション膜５４の上に積層形成した状態を示している。絶縁層５６の材質としては、例えば、エポキシ系またはポリイミド系の樹脂等を使用する。絶縁層５６の形成は、液状樹脂のコーティング、または、フィルム状樹脂のラミネーション等により行う。金属板等（図示せず）を樹脂面に押圧して、金属バンプ５５の頂点の部分５５ａを樹脂表面に露出させ、平坦化させることができる。同時に、樹脂の表層を平坦に形成することができる。
【００４０】
図５の（ｃ）は、シード層を形成した状態を示している。絶縁層５６の表面に、スパッタ装置等を用いて、配線を形成するための電解めっき用のシード層５７ａを形成する。
【００４１】
図５の（ｄ）は、フォトレジスト層と配線が形成された状態を示している。シード層５７ａ上に、電解めっきにより配線５８を形成する。配線５８は、シード層５７ａ上に、フォトレジスト層５７ｂを塗布し、配線を形成すべき空間を設けるための露光・現像・剥離を施した後、得られた空間に、銅等の金属材料を電解めっきすることにより、形成する。
【００４２】
図５の（ｅ）は、配線５８の形状を示している。配線５８の形状は、図（ｄ）に示すフォトレジスト５７ｂを剥離した後、配線５８の箇所以外のシード層５７ａを剥離して、形成することができる。
【００４３】
図５の（ｆ）は、外部接続端子６０が形成されたウエハレベルパッケージ（ＷＬＰ）５０のパッケージ全体の状態を示している。前述の図（ｅ）における配線５８上に、さらに、ソルダレジスト層５９を形成し、外部接続端子６０のための空間を開口し、外部接続端子６０を設けて、ウエハ５１上の半導体集積回路５２をパッケージ化したＷＬＰを形成する。
【００４４】
〈第１の実施の形態の効果〉
半導体集積回路素子の素子形成の過程において測定されたインピーダンス値が、半導体集積回路におけるある局所領域において、製品の設計仕様の値の許容範囲から外れている場合であっても、本発明によって、ＷＬＰのパッケージ化の過程において、インピーダンス値を許容範囲内の値に修正することが可能となった。すなわち、半導体集積回路素子を実装するＷＬＰのパッケージ実装工程において、半導体集積回路素子とパッケージの配線とを接続する金属バンプの設定位置を適切に選んでパッケージ内の配線構造を定め、パッケージ後の半導体集積回路の製品インピーダンス値を、製品の設計値の許容範囲に収めることができる。金属バンプの設定位置を選択して、配線構造を決定する製造方法により、従来の工程で必要とした、配線のための新たな複数のマスクの準備や、新たなめっき工程を省けることとなった。従って、生産工程の簡素化及び製造コストの低減を図ることができる。また、従来のトリミング方法に見られるような、電気的または熱的な影響を半導体回路素子に与えることがないので、半導体装置の製品品質の向上を図ることができる。
【００４５】
〈第２の実施の形態〉
図７は、本発明の第２の実施の形態に係る、半導体装置の製造方法により形成されたＷＬＰの構造を例示する図である。
【００４６】
図７の（ａ）は、半導体素子のＷＬＰの、金属バンプ７７を含む切断面における、パッケージの断面図である。ウエハ７１上に形成された半導体集積回路７２の抵抗値について、半導体集積回路の形成過程を経た後であっても、ＷＬＰのパッケージ形成過程において、端子７３と端子７４の間の抵抗値を、設計仕様値の許容範囲の値に、選択し設定することができる。
【００４７】
図７の（ｂ）は、半導体集積回路の局所領域における抵抗値の等価回路図を示している。半導体集積回路上においては、端子７３と端子７４の間に、抵抗Ｒ１，Ｒ２，Ｒ３及びＲ４と、接続端子７５ａ，７５ｂ，７５ｃ及び７５ｄが設けられている。実製品の局所領域のインピーダンス（抵抗）値が、設計仕様値の許容範囲に収まるように、調整代として設けられた複数の接続端子のうちから、適した接続端子を選択してパッケージ内に接続し、抵抗値を定める。接続端子７５ａ〜７５ｄは、それぞれ、金属バンプを接合することができる接続端子の形態を有している。破線７６は、半導体素子を実装するＷＬＰのパッケージにおける配線の一部を示している。なお、端子７３，７４，７５ａ，７５ｂ，７５ｃ，７５ｄ及び配線７６が、この箇所のインピーダンス（抵抗）に関する局所領域に含まれる。
【００４８】
ＷＬＰのパッケージ全体から見た、この局所領域のインピーダンス（抵抗）の入力点及び出力点は、端子７３及びパッケージの配線７６となる。図７の（ｂ）において、接続端子７５ｂの位置におけるＷＬＰの金属バンプ７７の接続によって、半導体集積回路素子の端子７３と端子７４の間の抵抗値を、ＷＬＰのパッケージにおける、端子７３と端子７５ｂとの製品抵抗値（Ｒ１＋Ｒ２）に設定することができる。同様にして、金属バンプを７５ａ，７５ｃ又は７５ｄの位置において接続すれば、半導体集積回路素子のＷＬＰのパッケージにおける製品抵抗値を、Ｒ１，（Ｒ１＋Ｒ２＋Ｒ３）又は（Ｒ１＋Ｒ２＋Ｒ３＋Ｒ４）に設定することができる。局所領域のインピーダンス（抵抗）の、実測値と設計仕様値の許容範囲との比較に基づき、これらの抵抗値から最も適した値を選択して、対応する金属バンプ位置を設定することができる。
【００４９】
なお、抵抗素子の値の範囲、精度、個数は、対象となる半導体集積回路の使用条件等設計条件に応じて、自由に設計することができる。また、図７においては、端子７３，７４と接続端子７５ａ，７５ｂ等とを区別して示したが、半導体集積回路の設計、使用条件によっては、端子と接続端子を同一視して使用する場合もある。
【００５０】
〈第２の実施の形態の効果〉
半導体集積回路素子の素子形成過程において形成された回路抵抗値を、次工程であるＷＬＰのパッケージの形成過程において金属バンプを形成して、修正することによって、所定の実製品抵抗値を設定することができる。従来の工程で必要とした、配線のための新たな複数のマスクの準備や、新たなめっき工程を省くことができるので、生産工程の簡素化及び製造コストの低減を図ることができる。また、従来のトリミング方法において見られるような、電気的または熱的な影響を半導体回路素子に与えることがないので、半導体装置の製品品質の向上を図ることができる。
【００５１】
〈第２の実施の形態の変形例〉
図７の（ｃ）は、本発明の第２の実施の形態の変形例に係る、半導体装置の製造方法により形成されたＷＬＰパッケージの構造を例示する図である。前出の図７の（ｂ）の抵抗Ｒ１〜Ｒ４の直列配置に対して、図（ｃ）は、局所領域の抵抗に関し、抵抗Ｒ５，Ｒ６及びＲ７を並列に配置した例を示している。図（ｃ）のように、ＷＬＰのパッケージにおいて、金属バンプ７８を接続端子７５ｇにおいて形成する場合には、半導体集積回路素子の局所領域の製品抵抗値を、Ｒ７と設定することができる。また、例えば、金属バンプを、接続端子７５ｅ，７５ｆ及び７５ｇの全てに形成する場合には、これら３つの抵抗の並列配置の回路として設定されるので、ＷＬＰのパッケージ後の半導体集積回路の製品抵抗値を、１／（１／Ｒ５＋１／Ｒ６＋１／Ｒ７）と定めることができる。
【００５２】
〈第２の実施の形態の変形例の効果〉
抵抗値の並列配置を使用し、ＷＬＰのパッケージにおける金属バンプを形成することにより、ＷＬＰのパッケージ後の半導体集積回路の製品抵抗値を、きめ細かく設定することができ、製品品質の向上、製造コスト低減及び生産性の向上を図ることができる。
【００５３】
〈第３の実施の形態〉
図８は、本発明の第３の実施の形態に係る、半導体装置の製造方法により形成されたＷＬＰのパッケージの構造を例示する図である。
【００５４】
図８の（ａ）は、半導体集積回路素子のＷＬＰの、金属バンプ８７を含む切断面における、パッケージの断面図である。ウエハ８１上に形成された半導体集積回路８２のキャパシタンスについて、半導体集積回路の形成過程後であっても、ＷＬＰのパッケージ形成過程において、コンデンサの端子８３と端子８４の間の製品キャパシタンス値を、設計仕様値の許容値範囲に収めるよう、選択し設定することができる。
【００５５】
図８の（ｂ）は、局所領域におけるコンデンサの構造の等価回路図を示している。半導体集積回路８２上のコンデンサの端子８３と端子８４の間に、コンデンサＣ１，Ｃ２，Ｃ３及びＣ４と、それぞれの端部に接続端子８５ａ，８５ｂ，８５ｃ及び８５ｄとが設けられている。実製品の局所領域のインピーダンス（キャパシタンス）値が、設計仕様値の許容範囲に収まるように、調整代として設けられた複数の接続端子のうちから、適した接続端子選択してパッケージ内に接続し、キャパシタンス値を定める。接続端子８５ａ〜８５ｄは、それぞれ、金属バンプを接合することができる接続端子の形態を有している。破線８６は、半導体素子を実装するＷＬＰのパッケージにおける配線の一部を示している。端子８３，８４，８５ａ，８５ｂ，８５ｃ，８５ｄ及び配線８６が、この箇所のインピーダンス（キャパシタンス）に関する局所領域に含まれる。ＷＬＰのパッケージ全体から見た、この局所領域のインピーダンス（キャパシタンス）の入力点及び出力点は、端子８３及びパッケージの配線８６となる。図８の（ｂ）において、接続端子８５ｂの位置におけるＷＬＰの金属バンプ８７の接続によって、集積回路素子の端子８３と端子８４の間の製品キャパシタンス値を、端子８３と８５ｂとの製品キャパシタンス値（１／（１／Ｃ１＋１／Ｃ２）に設定することができる。同様にして、金属バンプを８５ａ，８５ｃ又は８５ｄの位置において接続すれば、集積回路素子の製品キャパシタンス値をＣ１，１／（１／Ｃ１＋１／Ｃ２＋１／Ｃ３）又は１／（１／Ｃ１＋１／Ｃ２＋１／Ｃ３＋１／Ｃ４）に設定することができる。局所領域のインピーダンス（キャパシタンス）の、実測値と設計仕様値の許容範囲との比較に基づき、これらのキャパシタンス値から最も適した値を選択して、対応する金属バンプ位置を設定することができる。
【００５６】
なお、第２及び第３の実施に例示した、抵抗素子に関する配置及びコンデンサ素子に関する配置以外にも、半導体集積回路素子のインピーダンス値の状況に応じて、他の種類の素子の配置が可能である。例えば、半導体集積回路素子の形成過程において、他の誘導コイル素子を配置し、これらの誘導コイル，コンデンサまたは抵抗の素子を配置し、または、その複合した組合せの状態で配置した後、ＷＬＰのパッケージの形成過程において金属バンプを選択的に形成して、これらの素子の特性を発揮させることができる。従って、半導体集積回路素子が、ＷＬＰのパッケージに実装される過程において、当初の設計インピーダンス値を有することができる。
【００５７】
なお、各インピーダンス素子等の値の範囲、精度、個数は、対象となる半導体集積回路の使用条件等の設計条件に応じて、自由に設計することができる。
【００５８】
〈第３の実施の形態の効果〉
半導体集積回路素子の素子形成過程において形成された回路キャパシタンス値を、次工程のＷＬＰのパッケージの工程において、修正または変更して、パッケージ後の半導体集積回路の製品キャパシタンス値を設定することができるので、製品品質の向上、製造コスト低減及び生産性の向上を図ることができる。
【００５９】
〈本発明に係る他の実施の形態〉
以上、本発明に係る好ましい実施の形態について説明したが、本発明は、上述した実施の形態に制限されることはなく、本発明の範囲を逸脱することなく、上述した実施の形態に種々の変形及び置換を加えることができる。
【００６０】
（複数の配線層を有する半導体集積回路素子のパッケージ）
ＷＬＰのパッケージについて、ウエハ形状のシリコン基板上の再配線の形態が、１層の配線層である場合について例示したが、半導体集積回路素子上に、絶縁層及び配線層を交互に積層し、各配線層を、ビアまたは金属バンプにより接続する、複数の配線層を有する半導体集積回路素子のパッケージの形態としてもよい。この場合、インピーダンス値等について、より自由度の高い選択的設定を行うことができる。
【００６１】
（パッケージ側への素子形成）
前述した実施の形態においては、半導体集積回路上に形成された抵抗、コンデンサ等の素子を、金属バンプによって選択的に接続し、所定のインピーダンス値を得る例を示したが、抵抗等の素子を、半導体集積回路素子のパッケージ側に形成してもよい。金属バンプをパッケージ側の素子に選択的に接続して、所定のインピーダンス値を得ることができる。
【符号の説明】
【００６２】
１１              ＰＮ接合ダイオード
１３              ポリシリコンヒューズ
１４              ヒューズ素子
１５              レーザビーム照射
５０              ウエハレベルパッケージ（ＷＬＰ）
５１，７１，８１  ウエハ
５２，７２，８２  半導体集積回路
５３，７５ａ，７５ｂ，７５ｃ，７５ｄ，７５ｅ，７５ｆ，７５ｇ，８５ａ，８５ｂ，８５ｃ，８５ｄ  接続端子
５４              パッシベーション膜
５５，７７，７８  金属バンプ
５５ａ            金属バンプ５５の頂点の部分
５６              絶縁層
５７ａ            シード層
５７ｂ            フォトレジスト
５８              配線
５９              ソルダレジスト層
６０              外部接続端子
７３，７４，８３，８４    端子
７６              半導体素子を実装するＷＬＰパッケージにおける配線の一部
８６              半導体素子を実装するＷＬＰパッケージにおける配線の一部
Ｃ１，Ｃ２，Ｃ３，Ｃ４    製品のキャパシタンス
Ｅ（ｍ）          測定対象の局所領域
Ｒ１，Ｒ２，Ｒ３，Ｒ４，Ｒ５，Ｒ６，Ｒ７    製品の抵抗
【図１】
0005383460.tif 000002
【図２】
0005383460.tif 000003
【図３】
0005383460.tif 000004
【図４】
0005383460.tif 000005
【図５】
0005383460.tif 000006
【図７】
0005383460.tif 000007
【図８】
0005383460.tif 000008
【図６】
0005383460.tif 000009