(57)【特許請求の範囲】
【請求項１】
超伝導体集積回路において非同期チップ間通信を提供するための受信機であって、
入力信号を非同期で受信する検出器回路と、
前記入力信号と実質上同じ第１の信号を生成するために、前記検出器回路に接続されたスプリッタ回路と、
時間的に遅延された前記入力信号と実質上同じ遅延した信号を生成するために、前記スプリッタ回路から前記第１の信号を受信する遅延回路と、
単一磁束量子（ＳＦＱ）出力パルスを生成するために、前記スプリッタ回路から前記第１の信号を、前記遅延回路から前記遅延した信号を受信するレジスタ回路と、
を備えた受信機。
【請求項２】
前記検出器回路は、
電流源と、
前記電流源をバイアスするために、前記電流源と直列に接続されたバイアス抵抗と、
前記入力信号が所定のレベルより大きいときに、少なくとも１つのＳＦＱパルスを生成するジョセフソン接合と、
をさらに備える請求項１に記載の受信機。
【請求項３】
前記入力信号、および前記スプリッタ回路によって生成される第１の信号は、実質上同じ電圧振幅を有する請求項１に記載の受信機。
【請求項４】
前記遅延した信号は、前記入力信号を、前記入力信号のデータ速度の周期の半分だけ時間的に遅延されたものと実質上同じである請求項１に記載の受信機。
【請求項５】
前記レジスタ回路はリセット／セット（ＲＳ）ラッチである請求項１に記載の受信機。
【請求項６】
前記ＲＳラッチは、
前記ＲＳラッチを「１」の状態にセットするために、前記スプリッタ回路から前記第１の信号を受信するセット・ポートと、
前記ＲＳラッチを「０」の状態にセットするために、前記遅延回路から前記遅延した信号を受信するリセット・ポートと、
前記ＲＳラッチが「１」から「０」の状態に切り替わる際に、前記ＳＦＱ出力パルスを生成するための出力ポートと、
をさらに備える請求項５に記載の受信機。
【請求項７】
前記レジスタ回路によって生成される前記ＳＦＱ出力パルスは、前記入力信号の前記データ速度の周期の半分だけ遅延される請求項５に記載の受信機。
【請求項８】
前記レジスタ回路は、非破壊読出し（ＮＤＲＯ）ゲートである請求項１に記載の受信機。
【請求項９】
前記スプリッタ回路から前記第１の信号を受信し、第２の信号を生成する第２のスプリッタ回路をさらに備える請求項８に記載の受信機。
【請求項１０】
前記第２の信号および前記入力信号は、実質上同じ電圧振幅を有する請求項９に記載の受信機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、概括的にはマルチチップ導体回路のための受信機に関し、より詳細には、単一磁束量子（ＳＦＱ：Single-Flux-Quantum）論理（ロジック）に関連する超伝導体集積回路のためのチップ間通信を提供する高感度自己クロック式受信機に関する。
【０００２】
【従来の技術】
最近の超伝導体技術の開発では、ジョセフソン効果に基づくさらに進んだ超伝導体デバイス（素子）が、高性能および低電力を目的とした半導体技術に基づく従来のデバイスと置き換わりつつある。超伝導体技術を用いるデジタル回路は多くの場合に、これらのデバイスによって非常に低い電力レベルで高速の論理（ロジック）を実現することができ、同等の半導体デバイスに比べて、非常にコンパクトなシステムで大量の計算能力を可能にするので望ましい。超伝導デバイスの他の利点に、信号の減衰および雑音が少ない信号伝送が含まれる。超伝導体デバイスを用いるデジタル回路は、１０〜１００ＧＨｚの周波数範囲内のクロック速度で動作することができる。
【０００３】
回路速度が高くなると、信号を全く損失することなく十分なチップ間通信を実現することが非常に難しくなってくる。なぜなら、非常に感度が高く、非同期で動作する受信機が必要になるためである。従来、オンチップ通信を提供し、その隣接する回路上のドライバから狭いパルス幅の信号を受信するために、超伝導体デジタル回路においてジョセフソン伝送線（ＪＴＬ）が用いられている。しかしながら、この方法は、データ速度の数倍になる信号伝送帯域幅を必要とする。チップ間通信の場合、帯域幅は制限要因になる。図１は、そのタイプの受信機を表す超伝導ジョセフソン伝送線（ＪＴＬ）１０の概略図である。ＪＴＬ１０は、ＪＴＬ１０に沿って所定の間隔で離隔して配置される一連のジョセフソン接合１２および１４を備える。ジョセフソン接合１２および１４は、基準グランドと分離インダクタ１６との間に並列に接続され、入力信号を受信する際に、各段において単一磁束量子（ＳＦＱ）パルスを再生成する。またＪＴＬ１０は、隣接する接合間の誘導性分離を提供し、ＳＦＱパルスが伝搬できるようにするために、隣接するジョセフソン接合１２と１４との間に直列に接続される一連の分離インダクタ１６も備える。バイアス用抵抗１８が、各接合のフェーズ（位相）を設定するために、各ジョセフソン接合１２および１４に等量の電流を分配する電流源２０に接続される。
【０００４】
ＪＴＬ１０のジョセフソン接合１２および１４は、酸化物絶縁体層によって分離される２つの相対する超伝導性フィルムを含むトンネル効果デバイスとして機能する。入力信号あるいは入力電流がある接合に衝当すると、その入力信号は、概ね等量の電流を有することができる２つの信号に分割される。一方の信号は分離インダクタ１６に進み、関連する接合内の超伝導性フィルムを変化させる。他方の信号はジョセフソン接合１２および１４内に進み、その信号によって、その接合は内部の自由度を１８０°だけ切り替える、すなわちフリップ（反転）できるようになる。入力信号が２つの信号に分離するので、ジョセフソン接合を反転させるために必要とされる入力電流は、その電流が２つの信号に分離しない場合に、ジョセフソン接合が反転するために通常必要とされる電流の２倍の大きさになる。したがって、従来のアプローチは、多量の電流を有する入力信号の場合のみ許容可能であり、それゆえ結果として、デバイスの感度が低くなる。
【０００５】
さらに、接合が反転するとき、各ジョセフソン接合は、固定された時間積分面積と、その接合の特性によって決定される高さとを有する電圧パルスを生成する。その接合に所定の閾値未満の電流が流れる場合に、そのジョセフソン接合は、入力電流を認識せず、電圧パルスを再生することができない。一方、その接合に所定の閾値より大きい電流が流れる場合には、ジョセフソン接合は、１つのパルスしか期待されない場合でも、パルス列あるいは多数の電圧パルスを立て続けに放出する電圧状態になり、結果として、そのデバイスに誤りが生じるようになる。それゆえ、非常に小さな入力電流あるいは非常に大きな入力電流のいずれかを正確に認識するだけの十分な感度を有し、かつ全ての誤りを含む結果を最小限に抑える受信機を提供することが必要とされる。
【０００６】
ＳＦＱコンパレータあるいは磁束量子パラメトロンを組み込むことにより、高受信機感度に対する要求に対処するためにいくつかの試みがなされている。しかしながら、そのようなデバイスは、デバイスを同期させる外部クロックを必要とし、取り扱いが面倒である。同期デバイスは、伝送されることになる信号のための余分な待ち時間を必要とする。なぜなら、そのデバイスは、外部クロック信号の立ち上がりエッジあるいは立ち下がりエッジのいずれかで入力信号を伝送するためである。さらに、クロック再生あるいはタイミング調整に関するいくつかの方法は、クロックとデータとを同期させることを必要とする。したがって、同期受信機は、高速デバイスのためには適していない。一方、非同期デバイスは、信号が到達すると直ちに入力信号を伝送するため、入力信号は、伝送されることになるクロック信号の到達を待つ必要はなく、タイミング問題は解消される。
【０００７】
【発明が解決しようとする課題】
したがって、非同期であり、外部クロックを用いることなく、マルチチップ超伝導集積回路において、あるチップから別のチップへの信号を感知するのに十分な感度を有する受信機が必要とされる。それゆえ、本発明の目的は、信号を損失することなく、マルチチップ超伝導集積回路のためにチップ間通信できるようにする、そのような受信機を提供することである。
【０００８】
【課題を解決するための手段】
本発明の教示によれば、超伝導体集積回路においてチップ間通信を提供するための受信機が提供される。その受信機は、入力電流を非同期で受信するための検出器回路と、第１の信号を生成するために、検出器回路から入力電流を受信するスプリッタ回路と、遅延した信号を生成するために、スプリッタ回路から入力電流を受信する遅延回路と、ＳＦＱ（単一磁束量子）パルスを生成するために、スプリッタ回路から第１の信号を受信し、遅延回路から遅延した信号を受信するレジスタ回路とを備える。その受信機は、外部ＲＦクロックを用いることなく、低入力電流を有するマルチチップ超伝導集積回路間の非同期チップ間通信を提供する。
【０００９】
本発明のさらに別の目的、利点および特徴は、以下の説明、および添付の図面および請求の範囲から、当業者には明らかになるであろう。
【００１０】
【発明の実施の形態】
ＳＦＱ（単一磁束量子）論理に関連付けられる超伝導体集積回路のためのチップ間通信を提供する高感度自己クロック式受信機に関する好ましい実施形態についての以下の説明は実際には単なる例示であり、本発明あるいはその応用形態または使用形態を制限するものではない。
【００１１】
図２および図３はそれぞれ、本発明による、マルチチップモジュールを通して非同期チップ間通信を提供する単一接合受信機５０に関するブロック図および概略回路図である。受信機５０は、入力電流を認識し、それをスプリッタ回路６０に伝送するための検出器回路５２を備える。スプリッタ回路６０は、入力電流を再生する。また受信機５０は、スプリッタ回路６０から入力電流を受信し、入力電流を時間的に遅延させたものに等しい遅延した信号を生成するために、スプリッタ回路６０に接続される遅延回路６２も備える。さらに、受信機５０は、ＳＦＱ出力パルスを生成するために、スプリッタ回路６０から再生された信号を受信し、遅延回路６２から遅延した信号を受信するレジスタ回路６４を備える。本発明の一実施形態によれば、レジスタ回路６４としてリセット／セット（ＲＳ）ラッチが用いられる。スプリッタ回路６０からの第１の信号は、ＲＳラッチ６４のセット・ポート６６に供給され、遅延回路６２からの遅延した信号は、ＲＳラッチ６４のリセット・ポート６５に供給される。
【００１２】
検出器回路５２は、電流源５４と、電流源５４に直列に接続されるバイアス用抵抗５６とを備える。また検出器回路５２は、ノードＡにおいてバイアス用抵抗５６に接続されるジョセフソン接合５８も備える。またノードＡは、隣接するチップのドライバから、入力信号、すなわち入力電流を受信する受信機５０の入力ポートにも接続される。入力電流が受信機５０に到達する際に、全ての入力電流は、ジョセフソン接合５８に入って基準グランドに進む。入力電流が所定の閾値を超える場合には、ジョセフソン接合５８はＳＦＱパルス、あるいはＳＦＱパルス列を生成し、その後そのパルスはスプリッタ回路６０に伝送される。本発明の一実施形態では、ジョセフソン接合の臨界電流は０．１００ｍＡに設定され、バイアス電流は０．０８ｍＡに設定される。
【００１３】
図１に示されるＪＴＬ１０の従来の接合とは異なり、検出器回路５２は、２つの隣接するジョセフソン接合間に接続される分離抵抗３００を含まない。それゆえ、検出器回路５２は、入力電流を２つの経路に分割しない、即ち半分はジョセフソン接合１２内に進み、残りの半分は分離インダクタ１６に進む２つの経路に分割しない。代わりに、全ての入力電流が、ＤＣにおいてジョセフソン接合５８に向けられる。それゆえ、本発明は、ジョセフソン接合５８によってＳＦＱパルスを生成するために必要とされる入力電流を半分の量だけ低減する。より具体的には、本発明は、ＳＦＱパルスをスイッチングし（切り替え）、生成するためにジョセフソン接合をトリガするのに必要とされる入力電流の最小量を、約０．０２０ｍＡまで低減する。しかしながら、信号の立ち上がり時間が非常に短い場合には、抵抗３００を省略することが好ましい場合がある。これにより、受信機感度の劣化をわずかに抑えながら、回路の動作マージンを増加させることができる。
【００１４】
ＳＦＱパルスがジョセフソン接合５８によって再生成されるとき、ＳＦＱパルスは、スプリッタ回路６０に伝送される。その後、スプリッタ回路６０は、パルス電圧の振幅を全く減少させることなく、その入力パルスを第１の信号として再生する。次に、スプリッタ回路６０は、その入力電流を遅延回路６２に、第１の信号をＲＳラッチ６４のセット・ポート６６に分配する。遅延回路６２は、その第１の信号を、入力電流のデータ速度の周期の半分だけ遅延させる。たとえば、そのデータ速度が１０Ｇビット／秒に設定される、すなわちデータ速度の周期が１００ｐ秒に等しくなる場合には、遅延回路６２は５０ｐ秒だけ第１の信号を遅延させる。その後、遅延した信号はＲＳラッチ６４のリセット・ポート６５に供給される。
【００１５】
図４は、本発明による、ＲＳラッチ６４の位相および状態遷移を示すＲＳラッチ６４の状態図である。スプリッタ回路６０からＲＳラッチ６４のセット・ポート６６に第１の信号が供給されるとき、第１の信号の第１パルスがＲＳラッチ６４をセットし、そのフェーズ（位相）を「０」から「１」の状態に変化させる（ステップ１０２）。第１の信号が２つ以上のパルスを含むとき、ＲＳラッチ６４は、第１のＳＦＱパルスにおいて、その位相を「０」から「１」の状態に切り替え、第１の信号の後続のパルスは拒否（無視）され、その後リセットパルスが受信されない限り、ＲＳラッチ６４の状態は変化しない（ステップ１０４）。第１の信号を時間的に遅延させた信号と同じである遅延した信号が、ＲＳラッチ６４のリセット・ポート６５に到達するとき、遅延した信号はＲＳラッチ６４の状態を「１」から「０」にセットし、出力ＳＦＱパルスを生成する（ステップ１０６）。遅延した信号がＳＦＱパルス列を含むとき、遅延した信号の第１のパルスがＲＳラッチ６４の状態を「１」から「０」にリセットし、その後続のパルスはＲＳラッチ６４を「０」の状態に保持する（ステップ１０８）。ＲＳラッチ６４がその位相を「０」から「１」の状態に切り替えるとき、ＲＳラッチ６４は１つのＳＦＱ出力パルスを生成する。第１の信号および遅延した信号の後続のＳＦＱパルスは、受信機５０に対する入力電流の持続時間が遅延回路６２の遅延時間（τ）より小さい限り、拒否される。
【００１６】
図５は、本発明による受信機５０の動作領域を示す典型的なタイミング図である。受信機５０によって入力電流が受信されるとき、検出器回路５２のジョセフソン接合５８はＳＦＱパルス列を再生成し、それをスプリッタ回路６０に伝送する。スプリッタ回路６０がＳＦＱパルス列を再生すると、第１の信号が、ＲＳラッチ６４のセット・ポートに供給される。第１の信号の第１のパルスはＲＳラッチ６４をセット、すなわちＲＳラッチ６４を「０」から「１」の状態に変化させ、後続のパルスは拒否される、すなわちＲＳラッチ６４を「１」の状態に保持する。スプリッタ回路６０はその入力電流を遅延回路６２に伝送し、遅延回路６２はその入力信号をτだけ時間的に遅延させ、遅延した信号を生成する。τは、入力電流の持続時間より長く、かつデータ速度の周期の半分以下の任意の周期から選択することができるが、入力電流のデータ速度の周期の半分の周期であることがより好ましい。これは、受信された信号のデューティサイクルが半分を超えてはならないことを意味する。遅延回路６２は、遅延した信号を、ＲＳラッチ６４のリセット・ポート６５に伝送する。遅延信号を認識すると、ＲＳラッチ６４の状態は、「１」から「０」にリセット、すなわち切り替わり、ＲＳラッチ６４はＳＦＱ出力信号を生成する。遅延した信号が２つ以上のＳＦＱパルスを含むとき、遅延した信号の第１のパルスがＲＳラッチ６４をリセットし、後続のパルスは拒否される。ＳＦＱ出力信号は、入力信号の立ち上がりエッジからτだけ遅延された１つのＳＦＱパルスの形をとり、ＲＳラッチ６４がリセットされるとき、出力ゲート６７がＳＦＱ出力パルスを出力する。
【００１７】
図１のＪＴＬ１０に対して、受信機５０は、非同期のチップ間通信を提供し、本発明により約０．０２０ｍＡの改善された感度を有する。また受信機５０は自己クロック式であり、クロック周期は内部遅延線によって決定される。本発明は、高性能ジョセフソン論理（ロジック）を用いるマルチチップの任意のシステムに適用することができる。より具体的には、本発明は、単一磁束量子信号に基づく論理ゲートを用いるマルチチップシステムに適用することができる。
【００１８】
図６は、上記のようにしてマルチチップモジュールを通してチップ間通信を提供する、本発明による別の実施形態の高周波数自己クロック式受信機１００を示す。受信機１００は、図２の受信機５０のＲＳラッチ６４の代わりに、非破壊読出し（ＮＤＲＯ：non-destructive read out）ゲート１１６および第２のスプリッタ回路１１４を用いる。さらに受信機１００は、先に記載されたのと同じように機能する、検出器回路１０２と、第１のスプリッタ回路１１０と、遅延回路１１２とを備える。第１のスプリッタ回路１１０は入力電流を第２のスプリッタ回路１１４に伝送し、第２のスプリッタ回路１１４は入力電流の別の複製、すなわち第２の信号を再生成する。第２のスプリッタ回路１１４は第２の信号をＮＤＲＯゲート１１６に、入力電流を遅延回路１１２に伝送する。遅延回路１１２は、入力電流をτだけ時間的に遅延させたものに概ね等しい遅延した信号を生成する。τは、入力信号の持続時間より長く、データ速度の周期の半分以下である任意の時間から選択することができる。本発明では、τは、入力電流のデータ速度の周期の半分によって定義されることが好ましい。また第１および第２のスプリッタ回路１１０および１１４は、第１および第２の信号をそれぞれ、ＮＤＲＯゲート１１６のリード（読み出し：read）ポート１１８およびリセット・ポート１１７に伝送する。遅延回路１１２は、遅延した信号を、ＮＤＲＯゲート１１６のセット・ポート１１９に伝送する。
【００１９】
図７および図８はそれぞれ、本発明による、回路構成要素およびその動作を示すＮＤＲＯゲート１１６の概略図および状態図である。最初に、ＮＤＲＯゲート１１６は、任意のデータ転送前のテスト信号によって、「１」の状態に設定される。第１の信号が第１のスプリッタ回路１１０からリード・ポート１１８に供給されるとき、ＮＤＲＯゲート１１６は、１つのＳＦＱ出力パルスを生成し、第１の信号が２つ以上のＳＦＱパルスを含むときには、そのパルス列の後続する部分を拒否する（ステップ２０８）。第１の信号がリード・ポート１１８に供給されたことを認識すると、出力ポート１２０が、次のチップ上に実装されるゲートの入力ポートにＳＦＱ出力パルスを出力する。次に、第２のスプリッタ１１４からの第２の信号がＮＤＲＯゲート１１６のリセット・ポート１１７に供給され、それに応じて、ＮＤＲＯゲート１１６は、「１」から「０」の状態にＮＤＲＯゲート１１６の位相をリセットする（ステップ２０４）。入力信号が２つ以上のＳＦＱパルスを含むとき、第１および第２の信号の第１のパルスに後続するパルスは拒否され、ＮＤＲＯゲート１１６は、アイドル状態のままになるか、あるいはその時点の状態にとどまる（ステップ２１０および２１２）。ＮＤＲＯゲート１１６のリセット・ポート１１７に供給される入力電流は、ＮＤＲＯゲート１１６のリード・ポート１１８に供給される入力電流に対して、わずかな時間だけ暗黙的に遅延される。また、遅延回路１１２からの遅延した信号は、ＮＤＲＯゲート１１６のセット・ポート１１９に供給され、それにより、ＮＤＲＯゲート１１６は、「０」から「１」の状態にセットされる（ステップ２０２）。多数のＳＦＱパルスが伝送されるとき、遅延した信号の第１のパルスがＮＤＲＯゲート１１６の状態を切り替え、後続のパルスは拒否される。さらに、ＮＤＲＯゲート１１６の位相はアイドル状態（変化しない）を維持する（ステップ２０６）。その後、ＮＤＲＯゲート１１６は、次の入力電流の到達を待つ。
【００２０】
この実施形態の重要な利点は、受信機１００の出力のレイテンシー（待ち時間）が低いことである。その出力信号は、入力信号を反映（ミラー）しており、ＮＤＲＯゲート１１６が「１」の状態にあり、リード・ポート１１８に供給される第１の信号によってトリガされるときに生成される。それゆえ、その出力信号は、遅延した信号がＲＳラッチ６４をトリガし、ＳＦＱ出力パルスを生成する受信機５０の出力信号のようにτ時間だけ遅延されない。この実施形態は、限定はしないが、隣接するチップ間で、より少ない遅延時間のデータ転送を必要とするデバイスの場合に特定の応用形態を有する。
【００２１】
上記の説明は、単に本発明の典型的な実施形態を記載するにすぎない。当業者は、特許請求の範囲において規定されるような本発明の精神および範囲から逸脱することなく、種々の改変、変更および変形がなされることを容易に理解するであろう。
【図面の簡単な説明】
【図１】従来の受信機を表すジョセフソン伝送線の概略図である。
【図２】本発明による高感度自己クロック式受信機のブロック図である。
【図３】本発明による、図２に示される高感度自己クロック式受信機の概略図である。
【図４】本発明による、図２および図３に示されるリセット−セットラッチゲートの状態図である。
【図５】本発明による、高感度自己クロック式受信機のタイミング図である。
【図６】本発明による、高感度自己クロック式受信機の別の実施形態のブロック図である。
【図７】本発明による、図６に示される非破壊読出しスイッチゲートの概略図である。
【図８】本発明による、図７に示される非破壊読出しスイッチゲートの状態図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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