(57)【特許請求の範囲】
【請求項１】
下部ソース／ドレイン領域と上部ソース／ドレイン領域を分離する垂直方向のチャンネルと、
前記チャンネル上に具備されるゲート絶縁パターンと、
前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極／連結ラインと、を含み、
前記一体型ゲート電極／連結ラインは前記ゲート絶縁パターンと隣接するように具備され、前記下部ソース／ドレイン領域の一部と少なくともオーバーレイ（ｏｖｅｒｌａｙ）されるディセンディングリップ領域（ｄｅｓｃｅｎｄｉｎｇ ｌｉｐ ｐｏｒｔｉｏｎ）を含み、
埋め込みビットライン構造はオフセットステップ領域（ｏｆｆｓｅｔ ｓｔｅｐ ｒｅｇｉｏｎ）を含み、
前記下部ソース／ドレイン領域は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含むマルチレベルソース／ドレイン領域であり、前記第１ソース／ドレイン領域は前記オフセットステップ領域の上部領域に配置され、前記第２ソース／ドレイン領域は前記オフセットステップ領域の下部領域に配置されている
ことを特徴とするアクセス素子。
【請求項２】
前記絶縁膜パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース／ドレイン領域から前記ディセンディングリップ領域を分離している
ことを特徴とする請求項１記載のアクセス素子。
【請求項３】
前記一体型ゲート電極／連結ラインは一体型ゲート電極／ワードラインであり、前記下部ソース／ドレイン領域は埋め込みビットライン構造（ｂｕｒｉｅｄ ｂｉｔ ｌｉｎｅ ｓｔｒｕｃｔｕｒｅ）内に配置されている
ことを特徴とする請求項１記載のアクセス素子。
【請求項４】
前記下部ソース／ドレイン領域は第１ソース／ドレイン領域及び第２ソース／ドレインを含み、前記第１ソース／ドレインは前記チャンネルを少なくとも一部取り囲む周辺領域に配置され、前記第２ソース／ドレイン領域は前記埋め込みビットラインの長手方向に延長する側面領域に配置されている
ことを特徴とする請求項３記載のアクセス素子。
【請求項５】
前記上部ソース／ドレイン領域と電気的に連結されたコンタクトパッドを更に含む
ことを特徴とする請求項４記載のアクセス素子。
【請求項６】
前記チャンネルはシリコン物質の垂直ピラーを含み、前記コンタクトパッドは前記シリコン物質からエピタキシャル成長させたシリコンコンタクトパッドである
ことを特徴とする請求項５記載のアクセス素子。
【請求項７】
前記一体型ゲート電極／連結ラインは一体型ゲート電極／ワードラインであり、前記下部ソース／ドレイン領域は埋め込みビットライン内に配置され、
前記一体型ゲート電極／ワードライン、前記チャンネル、前記下部ソース／ドレイン及び前記上部ソース／ドレインは、メモリセル内電界効果トランジスタ（ＦＥＴ）として結合され駆動する
ことを特徴とする請求項１記載のアクセス素子。
【請求項８】
前記一体型ゲート電極／連結ラインは、前記チャンネルの少なくとも一部を完全に取り囲む
ことを特徴とする請求項１記載のアクセス素子。
【請求項９】
基板上に隣接するように配置され、下部ソース／ドレイン領域及び上部ソース／ドレイン領域を分離する垂直方向のチャンネル及び前記チャンネル上に形成されるゲート絶縁パターンを含む第１アクセス素子及び第２アクセス素子と、
前記基板上に配置され、前記第１及び第２アクセス素子を分離する第１層間絶縁膜と、
前記第１層間絶縁膜上に具備され、前記第１及び第２アクセス素子のチャンネルを連結する一体型ゲート電極／連結ラインと、を含み、
前記一体型ゲート電極／連結ラインはディセンディングリップ領域を含み、前記ディセンディングリップ領域は前記第１又は第２アクセス素子のゲート絶縁パターンと隣接するように配置され前記第１又は第２アクセス素子の結合された前記下部ソース／ドレイン領域の少なくとも一部とオーバーレイされ、
前記下部ソース／ドレイン領域は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含むマルチレベルソース／ドレイン領域であり、前記第１ソース／ドレイン領域は埋め込みビットライン構造が有するオフセットステップ領域の上部領域に形成され、前記第２ソース／ドレイン領域は前記オフセットステップ領域の下部領域に形成されている
ことを特徴とする半導体素子。
【請求項１０】
前記ゲート絶縁パターンは前記チャンネルから延長し、前記下部ソース／ドレイン領域から前記一体型ゲート電極／連結ラインのディセンディングリップ領域を分離する下部側面領域を含む
ことを特徴とする請求項９記載の半導体素子。
【請求項１１】
前記半導体素子は半導体メモリ素子であり、前記一体型ゲート電極／連結ラインは一体型ゲート電極／ワードラインであり、それぞれの前記下部ソース／ドレイン領域はそれぞれの埋め込みビットライン構造内に配置される
ことを特徴とする請求項９記載の半導体素子。
【請求項１２】
それぞれの前記下部ソース／ドレイン領域は第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含み、前記第１ソース／ドレイン領域は前記チャンネルを少なくとも一部取り囲む周辺領域に形成され、前記第２ソース／ドレイン領域は埋め込みビットラインの長手方向に延長される側面領域に形成されている
ことを特徴とする請求項９記載の半導体素子。
【請求項１３】
前記それぞれの一体型ゲート電極／連結ラインはゲート電極／ワードラインであり、それぞれの前記下部ソース／ドレインは埋め込みビットライン構造内に配置され、前記第１及び第２アクセス素子は各メモリセルの電界効果トランジスタとして動作する
ことを特徴とする請求項９記載の半導体素子。
【請求項１４】
前記半導体素子は、ＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、ＮＯＲ型フラッシュメモリ、及びＮＡＮＤ型フラッシュメモリで構成されたグループから選択された１つである
ことを特徴とする請求項１３記載の半導体素子。
【請求項１５】
メモリの作動を制御するために前記メモリと連結されるメモリコントローラを含み、
前記メモリはメモリセル領域を含み、前記メモリセル領域はメモリセルアレイを含み、前記アレイ内のそれぞれのメモリセルはアクセス要素及び保存要素を含み、それぞれの前記アクセス要素は、下部ソース／ドレイン領域及び上部ソース／ドレイン領域を分離する垂直方向のチャンネル、前記チャンネル上に配置されるゲート絶縁パターン及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極／ワードラインを含み、前記一体型ゲート電極／ワードラインは前記ゲート絶縁パターンと隣接するように具備され前記下部ソース／ドレイン領域に少なくとも一部オーバーレイされたディセンディングリップ領域を含み、
前記下部ソース／ドレイン領域は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含むマルチレベルソース／ドレイン領域であり、前記第１ソース／ドレイン領域は埋め込みビットライン構造が有するオフセットステップ領域の上部領域に形成され、前記第２ソース／ドレイン領域は前記オフセットステップ領域の下部領域に形成されている
ことを特徴とするメモリシステム。
【請求項１６】
前記ゲート絶縁パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース／ドレイン領域から前記一体型ゲート電極／ワードラインのディセンディングリップ領域を分離している
ことを特徴とする請求項１５記載のメモリシステム。
【請求項１７】
前記下部ソース／ドレイン領域は、オフセットステップ領域を含む埋め込みビットライン構造内に配置されている
ことを特徴とする請求項１５記載のメモリシステム。
【請求項１８】
第一層間絶縁膜上に形成された前記一体型ゲート電極／連結ラインは、
前記ゲート絶縁パターンに直接当接配置された垂直端と前記チャンネルから離間して前記下部ソース／ドレイン領域の少なくとも一部と重畳されるように前記垂直端から延伸された下部横方向端とを備える前記ディセンディングリップ領域と、前記チャンネルから離間するように前記ディセンディングリップ領域から横方向に延伸されて前記第一層間絶縁膜上に配置された平坦な横方向表面を有する横方向部分と、を備え、
前記下部ソース／ドレイン領域の上部面は、前記第一層間絶縁膜の上部面よりも低い  ことを特徴とする請求項１に記載のアクセス素子。
【請求項１９】
第一層間絶縁膜上に形成された前記一体型ゲート電極／連結ラインは、
前記ゲート絶縁パターンに直接当接配置された垂直端と前記チャンネルから離間して前記下部ソース／ドレイン領域の少なくとも一部と重畳されるように前記垂直端から延伸された下部横方向端とを備える前記ディセンディングリップ領域と、前記チャンネルから離間するように前記ディセンディングリップ領域から横方向に延伸されて前記第一層間絶縁膜上に配置された平坦な横方向表面を有する横方向部分と、を備え、
前記下部ソース／ドレイン領域の上部面は、前記第一層間絶縁膜の上部面よりも低い
ことを特徴とする請求項９に記載の半導体素子。
【請求項２０】
第一層間絶縁膜上に形成された前記一体型ゲート電極／ワードラインは、
前記ゲート絶縁パターンに直接当接配置された垂直端と前記チャンネルから離間して前記下部ソース／ドレイン領域の少なくとも一部と重畳されるように前記垂直端から延伸された下部横方向端とを備える前記ディセンディングリップ領域と、前記チャンネルから離間するように前記ディセンディングリップ領域から横方向に延伸されて前記第一層間絶縁膜上に配置された平坦な横方向表面を有する横方向部分と、を備え、
前記下部ソース／ドレイン領域の上部面は、前記第一層間絶縁膜の上部面よりも低い  ことを特徴とする請求項１５記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アクセス装置、これを含む半導体装置、及びアクセス装置を製造する方法に関する。より詳細には、垂直方向のチャンネルを有するアクセス装置、これを含む半導体装置、及びアクセス装置を製造する方法に関する。
【背景技術】
【０００２】
現代電子機器の作動は、半導体装置を形成するために配置されたそれぞれの要素の遂行能力で主に予見される。ＤＲＡＭは、過去から現在まで半導体装置の代表例である。ＤＲＡＭは、データを保存するためにコンピュータシステムと他の消費電子機器で幅広く常用される。ＤＲＡＭとして機能する要素が、機能的低下なしに実質的に減少したサイズを有することにより、電子機器のデータ保存能力は十数年間顕著に増加している。
【０００３】
ＤＲＡＭは広大なメモリセルアレイとして理解されることができる。メモリセルアレイは横単位（ｒｏｗ−ｗｉｓｅ）ワードライン及び縦単位（ｃｏｌｕｍｎａｒ）ビットラインを含むマトリックスの交差点にそれぞれ配置される。それぞれのメモリセルは電界効果トランジスタ（ＦＥＴ）を含み、前記電界効果トランジスタはキャパシタのような保存要素と連結される。アクセス要素のゲート領域に印加される制御電圧によってリード／ライト動作を行う間、アクセス要素はストレージ要素から／への電荷の移動を許容する。
【０００４】
ＤＲＡＭの単位サイズ毎に保存能力は、メモリセルアレイを形成するメモリセルのための可能な最大集積密度によって主に決定される。即ち、アクティブ要素及び保存要素のサイズ（即ち、占める面積）は、可能な最大集積密度によって決定される。従って、アクセス要素と保存要素のサイズを最小化し、集積密度を改善させるための試みが行われ続けている。
【０００５】
半導体装置の集積密度の実際的な問題は、半導体装置を製造するために使用される技術によって制限される。即ち、半導体装置の製造に適用される可能な技術は、半導体装置を形成するそれぞれの要素の物理的スケールを限定する。このようなスケール又はフィーチャーサイズ（ｆｅａｔｕｒｅ  ｓｉｚｅ）「Ｆ」は、要素の最小形状を指名するために使用され、主に完成される半導体装置の最大集積密度を決定する。例えば、図１は、デザインルールが小さくなることと多様なＤＲＡＭデザインファミリーとの間の連関性を説明するためのグラフである。−□−は減少するデザインルールを示し、−△−、−▽−、及び−○−はそれぞれ多様なＤＲＡＭデザインファミリーを示す。−△−、−▽−、及び−○−はそれぞれ８Ｆ２ファミリー、６Ｆ２ファミリー、４Ｆ２ファミリーを示す。
【０００６】
製造ウェーハ当たり、実際及び推定されるダイ（ｄｉｅ）総計は、２００２年から２０１０年までの期間によって各デザインファミリーを示す。例えば、半導体装置は４Ｆ２は製造ウェーハ毎に生産されたダイの数量が大幅増加したことを明白に示している。
【０００７】
しかし、４Ｆ２スケールを有して信頼性ある半導体素子を形成するために、考慮しなければならない追加的な注意点は、機能性の損失なしに構成要素のサイズを最小化することである。このような具合で、それぞれのメモリセルがメモリセルマトリックスで占める領域は、水平方向のアクセス要素は垂直方向のアクセス要素に代替することにより減少させることができる。水平方向のアクセス要素は、Ｘ／Ｙ平面に重要チャンネルを有し、垂直方向のアクセス要素は、Ｘ／Ｙ平面と直交するＺ平面に重要チャンネルを有する。勿論、Ｘ、Ｙ、及びＺ方向の指定は基板の作業面に対して典型的になされる任意的なものである。下記では、Ｘ及びＹ方向はそれぞれ基板の表面を横切るワードライン及びビットラインの延長方向で、Ｚ方向はＸ／Ｙ平面の垂直方向である。即ち、Ｘ／Ｙ平面は「水平方向」で、Ｚ平面は「垂直方向」であり得る。
【０００８】
図２、図３、及び図４は、従来技術による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための図である。
【０００９】
図２乃至図４を参照すると、それぞれのアクセス要素は、埋め込みビットライン構造からストレージノード５に向かうＺ方向に延長する垂直方向のチャンネルを含む。埋め込みビットラインは、基板の絶縁領域１上に形成され、ストレージノード５はワードライン４上に形成される。垂直チャンネルを、基板から上方に延長するシリコンピラーとして提供することができる。垂直チャンネルに沿って電荷の移動はゲートによって制御される。「ピラー」という用語においては、水平方向に配置された基板が、この基板から垂直方向に（Ｚ方向に）延長する円柱又はピラー形状の構造物で占められていることが想定される。又、ピラーには所定の縦横比を有する垂直構造物が含まれる。
【００１０】
図２及び図３を参照すると、垂直方向のチャンネルを含むそれぞれのメモリセルを、水平方向のチャンネルを含む従来のメモリセルと比較する時よりも密集して具備することができる。即ち、図２を参照すると、メモリセルアレイは２Ｆ×２Ｆメモリ配置を有するピラーアクティブパターンによって限定される。図３を参照すると、メモリセルアレイは、ワードライン４、ビットライン２、及び絶縁酸化スペーサを含む。
【００１１】
しかし、垂直方向のチャンネルを含む従来のアクセス素子では、工程遂行回数と製造による問題が発生する。前記問題のうち、最も大きな問題はワードライン４のような連結ライン４の形成に関連した問題である。従来には、ワードライン４のような連結ライン４と、アクセス要素と連結されるゲート電極３が分離され形成された。単純に２段階の製造工程を行うという問題のみならず、連結ライン４とゲート電極３との間に自然酸化物又は他の汚染膜によって起こす連結ライン４の抵抗が上昇するという問題も共に発生する。
【００１２】
他の問題は、垂直方向のチャンネルを有するアクセス要素と、保存要素のような後続して形成される連結部材間のコンタクト抵抗である。前記アクセス要素と後続して形成される連結部材間にも前述したように自然酸化物、汚染膜、及び物質膜等によってコンタクト抵抗が増加することになる。
【００１３】
少なくともＲＡＭ素子で、垂直方向のチャンネルを有するアクセス要素では、高い水準のＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）現象が発生する場合がある。ＧＩＤＬ現象は、アクセス要素を含むメモリ素子のリフレッシュ速度及び消耗電力に対する負の効果を有する。
【００１４】
垂直方向のアクセス要素が有する更に他の問題は、埋め込みビットライン（２）構造の自然的で幾何学的方向及び整列に関する。埋め込みビットライン（２）構造と関係する下部ソース／ドレインは、ＬＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ）構造を有することが好ましい。しかし、ＬＤ構造の下部ソース／ドレイン領域は形成するのが容易ではなく、多くの工程段階が要求され、整列に関連した問題もある。
【００１５】
このような問題点と垂直方向のチャンネルを有するアクセス要素を含む半導体装置のデザイン及び製造に連関された他の問題点は、適切な費用と信頼性期待を有する装置を製造するのにおける多くの困難性である。
【特許文献１】米国特許第５８８５８６４号明細書
【特許文献２】米国特許出願公開第２００６／０１１８８４６号明細書
【発明の開示】
【発明が解決しようとする課題】
【００１６】
前述した問題点を解決するための本発明の一目的は、前記問題を解決して信頼できるデザイン及び製造工程で形成された垂直方向のチャンネルを有するアクセス素子を提供することにある。
【００１７】
本発明の他の目的は、前記アクセス素子を含む半導体装置を提供することにある。
【００１８】
本発明の更に他の目的は、前記アクセス素子を形成する方法を提供することにある。
【課題を解決するための手段】
【００１９】
前述した本発明の目的を達成するために、本発明の実施例によるアクセス素子は、下部ソース／ドレイン領域と上部ソース／ドレイン領域を分離する垂直方向のチャンネル、前記チャンネル上に具備されるゲート絶縁パターン、及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極／連結ラインを含み、前記一体型ゲート電極／連結ラインは前記ゲート絶縁パターンと隣接するように具備され、前記下部ソース／ドレインの一部と少なくともオーバーレイ（ｏｖｅｒｌａｙ）されるディセンディングリップ（ｄｅｓｃｅｎｄｉｎｇ  ｌｉｐ）領域を含むことができる。
【００２０】
本発明の一実施例によると、前記絶縁膜パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース／ドレイン領域から前記ディセンディングリップ領域を分離することができる。
【００２１】
本発明の他の実施例によると、前記一体型ゲート電極／連結ラインは一体型ゲート電極／ワードラインであり、前記下部ソース／ドレイン領域を埋め込みビットライン（ｂｕｒｉｅｄ  ｂｉｔ  ｌｉｎｅ）構造内に配置することができる。
【００２２】
本発明の更に他の実施例によると、前記埋め込みビットライン構造はオフセットステップ領域を含むことができる。
【００２３】
本発明の更に他の実施例によると、前記下部ソース／ドレイン領域は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含むマルチレベルソース／ドレイン領域であり、前記第１ソース／ドレインは前記オフセットステップ領域の上部領域に配置され、前記第２ソース／ドレイン領域は前記オフセットステップ領域の下部領域に配置され得る。
【００２４】
本発明の更に他の実施例によると、前記下部ソース／ドレイン領域は第１ソース／ドレイン領域及び第２ソース／ドレインを含み、前記第１ソース／ドレインは前記チャンネルを少なくとも一部取り囲む周辺領域に配置され、前記第２ソース／ドレイン領域は前記埋め込みビットラインの長手方向に延長する側面領域に配置され得る。
【００２５】
本発明の更に他の実施例によると、前記アクセス素子は、前記上部ソース／ドレイン領域と電気的に連結されるコンタクトパッドを更に含むことができる。
【００２６】
本発明の更に他の実施例によると、前記チャンネルはシリコン物質の垂直ピラーを含み、前記コンタクトパッドは前記シリコン物質からエピタキシャル成長されたシリコンコンタクトパッドであり得る。
【００２７】
本発明の更に他の実施例によると、前記一体型ゲート電極／連結ラインは一体型ゲート電極／ワードラインであり、前記下部ソース／ドレイン領域は埋め込みビットライン内に配置され、前記一体型ゲート電極／ワードライン、前記チャンネル、前記下部ソース／ドレイン及び前記上部ソース／ドレインは、メモリセル内電界効果トランジスタとして結合され駆動することができる。
【００２８】
本発明の更に他の実施例によると、前記一体型ゲート電極／連結ラインは、前記チャンネルの少なくとも一部を完全に取り囲むことができる。
【００２９】
前述した本発明の目的を達成するために、本発明の実施例による半導体装置は、基板上に隣接するように配置され、下部ソース／ドレイン及び上部ソース／ドレインを分離する垂直方向のチャンネル及び前記チャンネル上に形成されるゲート絶縁パターンを含む第１アクセス素子及び第２アクセス素子、前記基板上に配置され、前記第１及び第２アクセス素子を分離する第１層間絶縁膜、及び前記第１層間絶縁膜上に具備され、前記第１及び第２アクセス素子のチャンネルを連結する一体型ゲート電極／連結ラインを含み、前記一体型ゲート電極／連結ラインはディセンディングリップ領域を含み、前記ディセンディングリップ領域は前記第１又は第２アクセス素子のゲート絶縁パターンと隣接するように配置され前記第１又は第２アクセス素子の結合された下部ソース／ドレインの少なくとも一部とオーバーレイされ得る。
【００３０】
本発明の一実施例によると、前記ゲート絶縁パターンは前記チャンネルから延長し、前記下部ソース／ドレイン領域から前記一体型ゲート電極／連結ラインのディセンディングリップ領域を分離する下部側面領域を含むことができる。
【００３１】
本発明の他の実施例によると、前記半導体素子は半導体メモリ素子であり、前記一体型ゲート電極／連結ラインは一体型ゲート電極／ワードラインであり、それぞれの前記下部ソース／ドレイン領域はそれぞれの埋め込みビットライン構造内に配置され得る。
【００３２】
本発明の更に他の実施例によると、前記それぞれの下部ソース／ドレイン領域は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含むマルチレベルソース／ドレインであり、前記第１ソース／ドレインはオフセットステップ領域の上部領域に形成され、前記第２ソース／ドレインは前記オフセットステップ領域の下部領域に形成され得る。
【００３３】
本発明の更に他の実施例によると、前記それぞれの下部ソース／ドレイン領域は第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含み、前記第１ソース／ドレイン領域は前記チャンネルを少なくとも一部取り囲む周辺領域に形成され、前記第２ソース／ドレイン領域は埋め込みビットラインの長手方向に延長される側面領域に形成され得る。
【００３４】
本発明の更に他の実施例によると、前記それぞれの一体型ゲート電極／連結ラインはゲート電極／ワードラインで、それぞれの下部ソース／ドレインは埋め込みビットライン構造内に配置され、前記第１及び第２アクセス素子は各メモリセルの電界効果トランジスタとして動作することができる。
【００３５】
本発明の更に他の実施例によると、前記半導体素子は、ＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、ＮＯＲ型フラッシュメモリ、及びＮＡＮＤ型フラッシュメモリで構成されたグループから選択された１つであり得る。
【００３６】
前述した本発明の目的を達成するために、本発明の実施例によるメモリシステムは、メモリの作動を制御するために前記メモリと連結されるメモリコントローラを含み、前記メモリはメモリセル領域を含み、前記メモリセル領域はメモリセルアレイを含み、前記アレイ内のそれぞれのメモリセルはアクセス要素及び保存要素を含み、それぞれのアクセス要素は、下部ソース／ドレイン領域及び上部ソース／ドレイン領域を分離する垂直方向のチャンネル、前記チャンネル上に配置されるゲート絶縁パターン及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体型ゲート電極／ワードラインを含み、前記一体型ゲート電極／ワードラインは前記ゲート絶縁パターンと隣接するように具備され前記下部ソース／ドレイン領域に少なくとも一部オーバーレイされるディセンディングリップ領域を含むことができる。
【００３７】
本発明の一実施例によると、前記ゲート絶縁パターンは下部側面領域を含み、前記下部側面領域は前記チャンネルから延長され、前記下部ソース／ドレイン領域から前記一体型ゲート電極／ワードラインのディセンディングリップ領域を分離することができる。
【００３８】
本発明の更に他の実施例によると、前記下部ソース／ドレイン領域は、オフセットステップ領域を含む埋め込みビットライン構造内に配置され得る。
【００３９】
本発明の更に他の実施例によると、前記下部ソース／ドレイン領域は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含むマルチレベルソース／ドレインであり、前記第１ソース／ドレイン領域は前記オフセットステップ領域の上部領域に配置され、前記第２ソース／ドレイン領域は前記オフセットステップ領域の下部領域に配置され得る。
【００４０】
本発明の更に他の実施例によると、前記下部ソース／ドレイン領域は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含み、前記第１ソース／ドレイン領域は、前記チャンネルの少なくとも一部を取り囲む周辺領域に配置され、前記第２ソース／ドレイン領域は前記埋め込みビットライン構造の長手方向に延長する側面領域に配置され得る。
【００４１】
本発明の更に他の実施例によると、前記メモリは、ＤＲＡＭ、ＳＲＡＭ、ＰＲＡＭ、ＮＯＲ型フラッシュメモリ、及びＮＡＮＤ型フラッシュメモリで構成されたグループから選択された１つであり得る。
【００４２】
本発明の更に他の実施例によると、前記メモリは周辺領域を更に含み、前記周辺領域は、第１ソース／ドレイン及び第２ソース／ドレインを分離する水平方向のチャンネルを含む第１タイプアクセス素子、及び下部ソース／ドレイン及び上部ソース／ドレインを分離する垂直方向のチャンネル、前記チャンネル上に具備されるゲート絶縁パターン、及び前記ゲート絶縁パターンを横切って前記チャンネルを連結する一体のゲート電極／ワードラインを含む第２タイプアクセス素子を含み、前記一体のゲート電極／ワードラインは前記ゲート絶縁パターンに隣接するように配置され、前記下部ソース／ドレイン領域の少なくとも一部にオーバーレイされるディセンディングリップ領域を含むことができる。
【００４３】
前述した本発明の目的を達成するために、本発明の実施例によるアクセス素子の形成方法において、基板表面から垂直方向に延長する垂直ピラーを形成する。前記垂直ピラーの側面上にゲート絶縁パターンを形成する。自己整列された下部ソース／ドレイン領域を形成するために前記ゲート絶縁パターン上に形成される犠牲ゲートスペーサを利用する。前記犠牲ゲートスペーサを一体型ゲート電極／連結ラインに交換する。
【００４４】
本発明の一実施例によると、前記垂直ピラーは、前記基板上にピラーマスクパターンを形成し、前記ピラーマスクを利用して前記基板をエッチングすることにより形成され得る。
【００４５】
本発明の他の実施例によると、前記ゲート絶縁パターンは、前記チャンネルから延長して前記下部ソース／ドレイン領域から前記一体型ゲート電極／連結ラインのディセンディングリップ領域を分離する下部側面領域を含むことができる。
【００４６】
本発明の更に他の実施例によると、前記自己整列された下部ソース／ドレインを形成するために前記ゲート絶縁パターン上に形成された犠牲ゲートスペーサを利用する段階及び前記犠牲ゲートスペーサを前記一体型ゲート電極／連結ラインに交換する段階は、前記基板に形成され、前記犠牲ゲートスペーサ下に延長される第１ソース／ドレイン膜を形成することができる。
【００４７】
本発明の更に他の実施例によると、前記基板に第１ソース／ドレイン膜を形成することは、前記基板に不純物を注入し、前記ゲート絶縁パターン上に犠牲ゲートスペーサを形成することができる。
【００４８】
本発明の更に他の実施例によると、前記基板に前記第１ソース／ドレイン膜を形成することは、前記ゲート絶縁パターン上に犠牲ゲートスペーサを形成し、前記基板に不純物を注入し、前記不純物を犠牲ゲートスペーサ下に熱拡散させることができる。
【００４９】
本発明の更に他の実施例によると、前記犠牲ゲートスペーサ及び第１オフセットリセス下に第１ソース／ドレイン領域を形成するために、前記犠牲ゲートスペーサの外部に露出された第１ソース／ドレイン膜の部分を含む基板を除去し、前記第１オフセットリセスに第２ソース／ドレイン膜を形成するために前記基板をドーピングすることができる。
【００５０】
本発明の更に他の実施例によると、前記犠牲ゲートスペーサの側面上にハードマスクを形成し、前記ハードマスクパターン下に第２ソース／ドレイン領域を形成し、絶縁リセスを形成するために、前記犠牲ゲートスペーサ及びハードマスクパターンの外部に露出された第２ソース／ドレイン膜の部分を含む基板を除去し、前記ハードマスクパターンを除去し、前記絶縁リセスに第１層間絶縁膜を形成することができる。
【００５１】
本発明の更に他の実施例によると、前記第１層間絶縁膜は、前記犠牲膜ゲートスペーサを少なくとも一部埋め立て、前記第１ソース／ドレイン領域より高く位置する上部表面を有することができる。
【００５２】
本発明の更に他の実施例によると、前記犠牲ゲートスペーサを除去し、前記一体型ゲート電極／連結ラインの空間を形成することができる。
【００５３】
本発明の更に他の実施例によると、前記一体型ゲート電極／連結ライン上に第２層間絶縁膜を形成し、前記垂直ピラーの上部に上部ソース／ドレイン領域を形成することができる。
【００５４】
本発明の更に他の実施例によると、選択的エピタキシャル成長工程を利用して、前記上部ソース／ドレイン領域と電気的に連結されるコンタクトノードを形成することができる。
【００５５】
本発明の更に他の実施例によると、前記下部ソース／ドレイン領域及び前記上部ソース／ドレイン領域の少なくとも一部は低い濃度領域を含むことができる。
【００５６】
本発明の更に他の実施例によると、前記一体型ゲート電極／連結ラインは一体型ゲート電極／ワードラインで、前記下部ソース／ドレイン領域は埋め込みビットライン構造内に配置され得る。
【００５７】
本発明の更に他の実施例によると、前記埋め込みビットライン構造は、第１及び第２ソース／ドレイン領域と前記絶縁リセスによって形成されるオフセットステップ領域を含むことができる。
【００５８】
本発明の更に他の実施例によると、前記下部ソース／ドレイン領域は第１ソース／ドレイン領域及び第２ソース／ドレイン領域を含み、前記第１ソース／ドレイン領域は前記垂直ピラーの少なくとも一部を取り囲む周辺領域に配置され、前記第２ソース／ドレイン領域は前記埋め込みビットライン構造の長手方向に延長する側面領域に配置され得る。
【００５９】
本発明の更に他の実施例によると、前記垂直ピラーは、楕円の断面を有することができる。
【発明の効果】
【００６０】
前述した本発明によると、一体型ゲート電極／連結ラインを含むアクセス素子は連結ラインの抵抗上昇を抑制することができる。又、アクセス素子の垂直ピラー上にコンタクトプラグが選択的エピタキシャル成長工程によって形成されることにより、垂直ピラー及びコンタクトプラグ間の抵抗上昇も抑制することができる。そして、埋め込みビットラインがオフセット領域を有することで、埋め込みビットラインが垂直ピラーと自己整列構造を有することができる。
【発明を実施するための最良の形態】
【００６１】
本発明の実施例によるアクセス素子、これを含む半導体装置、及びアクセス素子を形成する方法について、添付図面を参照して詳細に説明する。
【００６２】
本発明の実施例によるアクセス素子について詳細に説明する。
【００６３】
図５は、本発明の一実施例による半導体素子を説明するための斜視図で、図６は、図５に図示された半導体素子を説明するための断面図である。
【００６４】
図５を参照すると、半導体素子は、多数のワードライン１８０、多数のビットライン１７０、及び多数のアクセス素子１９０を含む。この際、図５は、ＤＲＡＭのようなメモリ素子のメモリセルアレイ部分を図示した図である。ここで、「アクセス素子１９０」は、半導体素子で使用されるアクティブ要素を含む。アクセス素子１９０は、ソース／ドレイン領域によって分離されるチャンネル領域を含む。例えば、水平アクセス素子１９０は、第１ソース／ドレイン領域及び第２ソース／ドレイン領域によって分離される水平方向のチャンネル領域を含む。垂直アクセス素子１９０は、下部ソース／ドレイン領域１３０及び上部ソース／ドレイン領域１４０によって分離される垂直方向のチャンネル領域を含む。又、アクティブ要素は、電子又は正孔のような電荷が１つのソース／ドレイン領域から他のソース／ドレイン領域に又は１つのソース／ドレインから他のアクセス要素と連結された要素にフロー又は移動することを制御する。
【００６５】
ワードライン１８０は第１方向に延長し、ビットライン１７０は第２方向に延長する。一実施例によると、第１方向及び第２方向は、垂直方向であり得る。即ち、ワードライン１８０はＸ方向に延長し、ビットライン１７０はＹ方向に延長することができる。
【００６６】
アクセス素子１９０を、ワードライン１８０及びビットライン１７０が交差する交差点に配置することができる。アクセス素子１９０は、垂直ピラー１０２、下部ソース／ドレイン領域１３０、及び上部ソース／ドレイン領域１４０を含み、垂直ピラー１０２は、下部ソース／ドレイン領域１３０及び上部ソース／ドレイン領域１４０を分離する垂直方向のチャンネル領域を含むことができる。ここで、「垂直」は「水平」と幾何学的に区分されることを意味する。例えば、基板１００の表面と９０°をなす場合、これは明白に垂直である。しかし、本発明では基板１００の表面と９０°乃至４５°をなす場合に拡張することも「垂直」を意味するものである。
【００６７】
上部ソース／ドレイン領域１４０は、コンタクトパッド１４５と連結される。コンタクトパッド１４５を、選択的エピタキシャル成長工程によって形成することができるが、本発明はコンタクトパッド１４５の形成工程を限定するものではない。
【００６８】
図６を参照すると、多数のワードライン１８０は、一体型ゲート電極／ワードライン１８０構造を有する。ここで、「一体型」は垂直方向のチャンネルを取り囲むゲート電極と連結ラインに対応するもの（即ち、ワードライン）とを全部含む単一導電構造を意味する。本発明の実施例によると、一体型ゲート電極／ワードライン１８０はワードラインとして機能し、メモリセルのワードライン１８０に印加された電圧によって垂直方向のチャンネルを形成することができる。
【００６９】
それぞれの一体型ゲート電極／ワードライン１８０は、ゲート絶縁パターン１０６によって絶縁される。ゲート絶縁パターン１０６は、アクセス素子１９０の垂直方向のチャンネルのために形成された多数の垂直ピラー１０２に具備される。ゲート絶縁パターン１０６は、一体型ゲート電極／ワードライン１８０のディセンディングリップ（ｄｅｓｃｅｎｄｉｎｇ  ｌｉｐ）領域１８１を絶縁する。ディセンディングリップ領域１８１は、下部ソース／ドレイン領域１３０の少なくとも一部とオーバーレイ（ｏｖｅｒｌａｙ）される。
【００７０】
前記のようにゲート電極及びワードライン１８０が一体型である場合、ゲート電極及び連結ライン（即ち、ワードライン）間の抵抗が増加することを抑制することができる。又、一体型ゲート電極／ワードライン１８０は同一工程によって形成される。従って、半導体素子の製造工程をより単純化することができる。
【００７１】
隣接したアクセス要素と隣接したアクセス要素の埋め込みビットライン１７０領域は、絶縁リセス１５１内に部分的に形成された第１層間絶縁膜１５５によって分離される。絶縁リセス１５１は、基板１００の隣接したアクセス要素間に形成される。不純物がドーピングされた絶縁領域１５８は、絶縁リセス１５１の下及び／又は隣接した基板１００に選択的に提供されることができる。不純物がドーピングされた絶縁領域１５８には、隣接したアクセス要素のために追加的に電気的絶縁を行うことができる。
【００７２】
下部ソース／ドレイン領域１３０は、オフセットステップ領域１３４と隣接するように形成されたドーピング領域を含む。ここで、「オフセットステップ領域１３４」は、少なくとも１つの物質が実質的な垂直から水平にそして水平から垂直に、又は実質的に水平から垂直にそして垂直から水平に連結されることを意味する。より詳細には、下部ソース／ドレイン領域１３０は、オフセット領域と関連したマルチレベルＬＤ（ｍｕｌｔｉ−ｌｅｖｅｌ  ｌｉｇｈｔｌｙ  ｄｏｐｅｄ）ソース／ドレイン領域を含む。「ＬＤ」はドーピングされる不純物の濃度が互いに異なる２つを有する領域を意味する。前記の区分は不純物の種類、イオン注入エネルギー、不純物密度、イオン注入領域等によって多様である。例えば、ＬＤソース／ドレイン領域を形成する工程は同一か、他の条件下で行われる分離されたドーピング工程によって形成されることができる。
【００７３】
「マルチレベル」は、下部ソース／ドレイン領域１３０が互いに基板１００の表面上に互いに異なる垂直レベルに形成された互いに異なるドーピング領域を含むことを意味する。例えば、マルチレベル下部ソース／ドレイン領域１３０は、第１ソース／ドレイン領域１１４及び第２ソース／ドレイン領域１２４を形成する。第１ソース／ドレイン領域１１４は、第１不純物をオフセットステップ領域１３４の上部領域にドーピング（又は、イオン注入）することにより、第２ソース／ドレイン領域１２４は第２不純物をオフセットステップ領域１３４の下部領域にドーピング（又は、イオン注入）することにより形成されることができる。オフセットステップ領域１３４に第１及び第２ソース／ドレイン領域１１４、１２４を含む単一下部ソース／ドレイン領域１３０を形成する。即ち、第１及び第２ソース／ドレイン領域１１４、１２４は、オフセットステップ領域１３４の互いに異なる垂直レベルに形成されるが、互いに電気的に連結される。
【００７４】
下部ソース／ドレイン領域１３０は、垂直のチャンネルを形成する間に、「自己整列」される。下部ソース／ドレイン領域１３０は、追加的なマスキング又はエッチバック工程なしに整列される。又、下部ソース／ドレイン領域１３０は、ＬＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ）構造を有する。又、自己整列された下部ソース／ドレイン領域１３０を、一体型ゲート電極／連結ライン１８０を形成する間に形成することができる。
【００７５】
一体型ゲート電極／ワードライン１８０構造は、特異な幾何学構造を有する。従来の垂直方向のチャンネルを有するアクセス要素は、一定の厚みを有するワードライン１８０によって連結される（特許文献１、特許文献２を参照）。この際、ワードライン１８０は、基板１００の上部表面又は基板１００上に形成されたゲート絶縁パターン１０６を横切って延長される。反面、本発明の実施例による一体型ゲート電極／ワードライン１８０は、一定ではない厚みを有する。より詳細には、一体型ゲート電極／ワードライン１８０は、それぞれの垂直ピラー１０２を取り囲む（或いは、部分的に取り囲む）ゲート絶縁パターン１０６上に形成されたディセンディングリップ領域１８１を含む。ディセンディングリップ領域１８１は、下部ソース／ドレイン領域１３０の少なくとも一部とオーバーレイされ、ディセンディングリップ領域１８１は、ゲート絶縁パターン１０６によって下部ソース／ドレイン領域１３０から分離される。ディセンディングリップ領域１８１は、ゲート絶縁パターン１０６及び第１層間絶縁膜１５５の間に配置される。この際、第１層間絶縁膜１５５は、下部ソース／ドレイン領域１３０の上部面とゲート絶縁パターン１０６の下部側面領域１１６より高い上部面を有し、一方向に延長する。
【００７６】
本発明の実施例において、一体型ゲート電極／ワードライン１８０のディセンディングリップ領域１８１は、自己整列された下部ソース／ドレイン領域１３０と関連した工程方法による結果である。即ち、垂直ピラー１０２と連関された自己整列された下部ソース／ドレイン領域１３０の形成と、垂直ピラー１０２を取り囲む一体型ゲート電極／ワードライン１８０の形成は、下部ソース／ドレイン領域１３０の一部とオーバーレイされる一体型ゲート電極／ワードライン１８０のディセンディングリップ領域１８１形成の結果である。
【００７７】
図７乃至図２４は、本発明の実施例によるアクセス素子を形成する方法を説明するための図である。特に、ＤＲＡＭのような半導体素子タイプを実施例で説明する。しかし、本発明のアクセス素子の形成方法は、垂直方向のチャンネルを含むアクセス要素を含む他の形態の半導体素子の製造工程に適用されることができる。
【００７８】
図７を参照すると、所定の第１導電型の基板２００を部分的にエッチングして多数の垂直方向のピラー２０２を形成する。前記第１導電型はＮ型又はＰ型の導電型であり得る。一実施例によると、部分的なエッチングは初期基板２００上に形成されたピラーマスクパターン２０４によって行われることができる。ピラーマスクパターン２０４は、シリコン窒化物のような窒化物又は絶縁物を含むことができる。
【００７９】
本発明の実施例によると、垂直ピラー２０２を、エッチングされた基板２００の上部表面上に約１５０ｎｍ乃至約２５０ｎｍの高さ及び約４０ｎｍの幅に形成することができる。垂直ピラー２０２を、四角形、円形、楕円形等の断面を有するように形成することができる。例えば、垂直ピラー２０２は円形又は楕円形の断面を有することが好ましい。これは、四角断面を有する垂直ピラー２０２は角部位に電場が集中され、前記電場は製造工程で悪い影響を及ぼす虞があるためである。
【００８０】
垂直ピラー２０２を形成するための基板２００をエッチングする工程は、垂直ピラー２０２の高さ、幅、及び断面的の形状のみならず、基板２００が含む物質、目的するピラーマスクパターン２０４の幾何学的構造によって多様である。一実施例において、前記エッチング工程は、ＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ，反応性イオンエッチング）及び／又は等方性エッチングを使用することができる。
【００８１】
図８及び図９を参照すると、垂直ピラー２０２を形成した後、基板２００上にゲート絶縁膜２０６ａを形成する。ゲート絶縁膜２０６ａは、ピラーマスクパターン２０４によってマスキングされた垂直ピラー２０２の側面及び露出された基板２００の上部表面を覆うように形成される。
【００８２】
第１ソース／ドレイン膜２１０を形成するために、第１ドーピング工程２０８を行う。第１ドーピング工程２０８の例としては、イオン注入工程が挙げられる。
【００８３】
垂直ピラー２０２の側面に犠牲ゲートスペーサ２１２を形成する。犠牲ゲートスペーサ２１２は、第１蒸着工程によって犠牲膜を基板２００上に形成する。犠牲膜を、垂直ピラー２０２、ピラーマスクパターン２０４、及び基板２００のプロファイルに沿って連続的に形成することができる。犠牲膜を、ポリシリコン、シリコン窒化物、シリコンゲルマニウム等を利用して形成することができる。一実施例において、犠牲膜を約２００Åの厚みに形成することができる。その後、犠牲膜の側面部位を除去するために、ＲＩＥ工程のような選択的エッチバック工程を行って犠牲ゲートスペーサ２１２を形成する。犠牲ゲートスペーサ２１２は垂直ピラー２０２の側面上に形成され、予め設定された側面幅を有する。
【００８４】
ゲート絶縁膜２０６ａ及び／又は犠牲ゲートスペーサ２１２及び第１ドーピング工程２０８の工程順序は選択的であり得る。一実施例において、第１ドーピング工程２０８を、ゲート絶縁膜２０６ａを蒸着する前又は後に行うことができるが、犠牲ゲートスペーサ２１２を形成する前に形成される。第１ドーピング工程２０８は、第１ソース／ドレイン膜２１０を限定するために、１つ又はその以上の第２導電型を有する不純物を利用して約１０ＫｅＶ以下のエネルギーで行われる。第２導電型を有する不純物は、基板２００に含まれた第１導電型と反対の導電型を有することができる。前記第２導電型を有する不純物は、ホウ素（Ｂ）、リン（Ｐ）、又はヒ素（Ａｓ）を含むことができる。
【００８５】
選択的に、第１ソース／ドレイン膜２１０は、第１犠牲ゲートスペーサ２１２をマスクとして第１ドーピング工程２０８を行うことで形成されることができ、続いて、熱拡散工程を行うことができる。熱拡散工程は、目的する不純物の分配と基板２００の上部表面（特に、犠牲ゲートスペーサ２１２の下に配置される基板２００の上部表面）に第１ソース／ドレイン膜の濃度を限定するために使用される。
【００８６】
本発明の一実施例によると、第１ソース／ドレイン膜２１０を、基板２００の上部表面に約２００Åの厚みに形成することができる。他の実施例によると、第１ソース／ドレイン膜２１０を、基板２００の表面部位に約１０００Å以下の厚みに形成することができる。第１ドーピング工程２０８は、目的する不純物分布、濃度、及び注入の深さを達成するために、イオン注入及び／又は多数の熱拡散工程を含むことができる。
【００８７】
ゲート絶縁膜２０６ａは、シリコン酸化物又は高誘電率物質を含む。高誘電率物質の例としては、ハフニウム酸化物又はタンタル酸化物が挙げられる。ゲート絶縁膜２０６ａを、約４０Å又はそれ以下の厚みに形成することができる。ゲート絶縁膜２０６ａを、第１ドーピング工程２０８前又は後に形成することができる。
【００８８】
図１０を参照すると、ゲート絶縁膜２０６ａ、第１ソース／ドレイン膜２１０、及び犠牲ゲートスペーサ２１２を形成した後、第１オフセットステップリセス２１８を形成するために、ピラーマスクパターン２０４及び犠牲ゲートスペーサ２１２によって露出された基板２００部位及び前記露出された基板２００部位に形成されたゲート絶縁膜２０６ａをＲＩＥ工程のようなエッチング工程を利用して除去する。第１オフセットステップリセス２１８の垂直厚みは、第１ソース／ドレイン膜２１０のイオン注入深さより実質的に小さいことがある。前記除去工程によって基板２００上にゲート絶縁パターン２０６及び第１ソース／ドレイン領域２１０を形成することができる。ゲート絶縁パターン２０６は、犠牲ゲートスペーサ２１２の下部表面と犠牲ゲートスペーサ２１２の下に形成された第１ソース／ドレイン領域２１０を分離する下部側方領域を含む。
【００８９】
第１ソース／ドレイン領域２１０の側面領域の幅は、垂直ピラー２０２上に形成された犠牲ゲートスペーサ２１２の厚みと連関している。即ち、第１ソース／ドレイン領域２１０が垂直ピラー２０２に対して自己整列方式で形成されることができる。
【００９０】
従って、第１ソース／ドレイン領域２１０を形成するために、追加的なフォト工程が必要ではない。そして、それぞれの第１ソース／ドレイン領域２１０は、不純物の濃度、物理的サイズ、及び垂直ピラー２０２に対して整列に関して正確に定義される。第１ソース／ドレイン領域２１０は、垂直ピラー２０２に形成される垂直方向チャンネルの一端が形成される下部ソース／ドレイン領域２３８の一部として機能することができる。自己整列された下部ソース／ドレイン領域２３８は、埋め込みビットライン構造内に配置され得る。又、このような自己整列された下部ソース／ドレイン領域２３８を、同じ物質を利用して優秀に制御されるドーピング工程を利用して形成することができる。
【００９１】
図１１及び図１２を参照すると、第２ドーピング工程２１７は、ピラーマスクパターン２０４及び犠牲ゲートスペーサ２１２をドーピングマスクとして使用して行われる。第２ドーピング工程２１７は、第２ソース／ドレイン膜２２０を形成するために、基板２００（特に、基板の第１オフセットリセス）に第２導電型の不純物を追加的にイオン注入することにより行われる。第２ソース／ドレイン膜２２０のドーピング深さは、約２００Å乃至約５００Åを有することができる。第２ソース／ドレイン膜２２０は、第１ソース／ドレイン膜２１０と電気的に連結されるように形成される。「電気的連結」という用語は、第１ソース／ドレイン領域２１０及び第２ソース／ドレイン領域が含む第２導電型の不純物は、アクセス素子の作動中、任意的な電荷のプールとして機能することができるということを意味する。それで、第１及び第２ソース／ドレイン領域は下部ソース／ドレインを効果的に形成する。
【００９２】
図１２を参照すると、第２ソース／ドレイン領域は、前記第２ソース／ドレイン膜２２０から形成される。犠牲ゲートスペーサ２１２の側面上にハードマスクパターン２３０を形成する。ハードマスクパターン２３０、基板２００の表面上にハードマスク膜を蒸着し、ピラーマスクパターン２０４及び／又は犠牲ゲートスペーサ２１２を研磨阻止膜として使用してハードマスク膜の上部表面を平坦化工程を行った後、フォトレジストパターンをハードマスク膜上に形成し、フォトレジストパターンをエッチングマスクとして使用してＲＩＥエッチング工程を行うことにより形成されることができる。前記フォトレジストパターンは除去される。
【００９３】
犠牲ゲートスペーサ２１２の側面に形成されたハードマスクパターン２３０を、第２ソース／ドレイン領域の側面厚みを限定するのに使用することができる。ハードマスクパターン２３０をマスクとして使用して露出された基板２００をＲＩＥ工程等を利用してエッチングして、絶縁リセス２３２を形成する。絶縁リセス２３２は、第１層間絶縁膜２５０と共に、隣接したアクセス要素を分離して電気的に絶縁させる。絶縁リセス２３２を形成する工程を行う間、前記ハードマスクパターン２３０の外部に露出された第２ソース／ドレイン膜２２０がエッチングされ、ハードマスクパターン２３０の下に第２ソース／ドレイン領域が形成される。絶縁リセス２３２は約２５００Åの深さに形成される。
【００９４】
絶縁リセス２３２が形成された後、第３ドーピング工程で基板２００に絶縁領域２４０を選択的に形成する。絶縁領域２４０は、隣接したアクセス要素を追加的に電気的絶縁させるための追加的な特徴部である。絶縁領域２４０を、絶縁リセス２３２に第１導電型を有する不純物をイオン注入することにより形成することができる。絶縁領域２４０を、埋め込みビットライン１７０構造の下で絶縁リセス２３２の底に形成することができる。絶縁領域２４０の必要性は、基板２００を構成する物質、隣接したアクセス要素間の離隔距離及び多様な要素と領域の導電型濃度によって決定されるものである。例えば、基板２００がＳＯＩ基板２００である場合、絶縁領域２４０は必要ではない。
【００９５】
絶縁領域２４０を形成した後、ハードマスクパターン２３０は寄生ゲート絶縁膜２０６ａから除去される。前記除去工程で選択的エッチング工程を使用することができる。エッチング選択比は、ハードマスクパターン２３０に含まれた物質と犠牲ゲートスペーサ２１２に含まれた物質との関数である。
【００９６】
図１３を参照すると、ハードマスクパターン２３０を除去し、第２ソース／ドレイン領域及び絶縁リセス２３２を形成した後、第１層間絶縁膜２５０を基板２００上に連続的に蒸着する。第１層間絶縁膜２５０を、ＦＯＸ（Ｆｌｏｗａｂｌｅ  Ｏｘｉｄｅ）、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｌａｓｍａ）酸化物、ＢＰＳＧ（Ｂｏｒｏ−Ｐｈｏｓｐｈｏｕｓ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）、ＵＳＧ（Ｕｎｄｏｐｅｄ  Ｓｉｌｉｃｏｎ  Ｇｌａｓｓ）等を利用して形成することができる。基板２００上に第１層間絶縁膜２５０を形成した後、ピラーマスクパターン２０４を研磨阻止膜として使用し、第１層間絶縁膜２５０が均一な第１厚み２５１を有するように第１層間絶縁膜２５０の上部を研磨する。
【００９７】
図１４を参照すると、均一な第１厚み２５１を有する第１層間絶縁膜２５０を第１厚み２５１より小さい第２厚み２５２を有するようにエッチバックして、第１層間絶縁膜パターン２５５を完成する。第１層間絶縁膜のエッチングは、ＨＦ又はＬＡＬのような物質を使用して、所定の時間でウェットエッチング工程及び／またはドライエッチングを利用して行われることができる。前記エッチング工程を、第１層間絶縁膜に含まれた物質がピラーマスクパターン２０４及び犠牲ゲートスペーサ２１２に含まれた物質と選択エッチング比を有することにより行うことができる。
【００９８】
図５、図６、及び図１４によると、埋め込みビットラインは、第２方向に延長する。第２方向は、ワードラインの第１方向と垂直方向である。図１４を参照すると、埋め込みビットラインはオフセットステップ領域を含む。オフセットステップ領域は、下部ソース／ドレイン領域２３８を含む。下部ソース／ドレイン領域２３８は、オフセットステップ領域の多層垂直レベルに形成される。即ち、第１下部ソース／ドレイン領域２１４をオフセットステップ領域の上部レベルに位置するように形成され、第２下部ソース／ドレイン領域２２４は、オフセットステップ領域の下部レベルに位置するように形成される（前述したように、第１及び第２下部ソース／ドレイン領域２１４、２２４は電気的に連結されるように形成される）。
【００９９】
図５、図１７、及び図１８を参照すると、下部ソース／ドレイン領域２３８は、第１ソース／ドレイン領域２１０及び第２ソース／ドレイン領域を含む。第１ソース／ドレイン領域２１０は、垂直ピラー２０２の少なくとも一部を取り囲む埋め込みビットラインの周辺領域に配置されるように形成され、第２ソース／ドレイン領域は、埋め込みビットライン構造の長手方向に延長する側面領域に具備されるように形成される。
【０１００】
第１層間絶縁膜パターン２５５は、第１下部ソース／ドレインを完全に埋め立てることができる厚みを有するように形成される。第１層間絶縁膜パターン２５５は、ゲート絶縁パターン２０６の下部側面領域より高く、下部側面領域と垂直である方向に延長する上部面を有する。又、第１層間絶縁膜パターン２５５は、前記第１下部ソース／ドレイン領域２１４の最高レベルより高い上部面を有する。
【０１０１】
下部ソース／ドレイン領域２３８を完全に埋め立てるように形成された第１層間絶縁膜パターン２５５は、ＧＩＤＬ（Ｇａｔｅ  Ｉｎｄｕｃｅｄ  Ｄｒａｉｎ  Ｌｅａｋａｇｅ）現象を抑制することができる。ＧＩＤＬ効果は、ドレインとゲート要素との間が不完全に絶縁されるようにオーバーラップする場合に発生される。ＧＩＤＬは、ロジック素子又は他の形態の半導体素子に深刻な問題を発生させるものではないが、メモリ素子の遂行速度に良くない影響を及ぼす。図７乃至図２４を参照すると、第１層間絶縁膜パターン２５５は下部ソース／ドレイン領域２３８上で延長する。
【０１０２】
図１５を参照すると、第１層間絶縁膜パターン２５５を形成した後、犠牲ゲートスペーサ２１２は垂直ピラー２０２から除去され、ゲート絶縁パターン２０６を露出させる。犠牲ゲート絶縁膜の選択的な除去は、等方性ウェットエッチング工程によって行われる。例えば、犠牲ゲートスペーサ２１２が窒化物を含む場合、リン酸（Ｈ３ＰＯ４）を使用するウェットエッチングで犠牲ゲートスペーサ２１２を除去することができる。しかし、犠牲ゲートスペーサ２１２がポリシリコン又はシリコン酸化物を含む場合、他のウェットエッチング液を利用して除去する。
【０１０３】
図１６を参照すると、犠牲ゲートスペーサ２１２を除去した後、基板２００上に導電膜２６０を連続的に蒸着し、導電膜２６０が均一な第１厚みを有するように導電膜２６０をピラーマスクパターン２０４を研磨阻止膜として使用する化学機械研磨工程を行って平坦化する。導電膜２６０は、ポリシリコン又は不純物がドーピングされたポリシリコン、タングステンのような金属、タンタル窒化物のような金属窒化物、金属シリサイド又はこれらの混合物を利用して形成されることができる。導電物質を薄膜状態で積層させて多層構造の導電膜２６０を形成することができる。
【０１０４】
図１７及び図１８を参照すると、導電膜２６０を平坦化した後、導電膜２６０が第１厚みより小さい第２厚みを有するように導電膜２６０をエッチバックする。目的とする第２厚みを有する導電膜２６０は、一体型ゲート電極／ワードライン２８０として機能する。一体型ゲート電極／ワードライン２８０は、導電膜２６０の物質によって多様な工程によって形成されることができる。しかし、本発明の実施例によると、導電膜２６０をＲＩＥ工程又は選択的ウェット工程によって形成することができる。
【０１０５】
垂直ピラー２０２の上部の一部が露出される。露出された垂直ピラー２０２の上部の一部は、エッチング工程によって一体型ゲート電極／ワードライン２８０の上部に位置する。垂直ピラー２０２の上部は、上部ソース／ドレイン領域２９０が形成される程度の領域だけ露出される。垂直ピラー２０２の上部は、一体型ゲート電極／ワードライン２８０の上部から約１００ｎｍ程度露出され、一体型ゲート電極／ワードライン２８０構造は約１５０ｎｍの厚みを有する。
【０１０６】
上部ソース／ドレイン領域２９０を形成する。例えば、ピラーマスクパターン２０４は除去される。露出された垂直ピラー２０２の上部に垂直に選択された不純物をドーピングさせる。しかし、後続の第２層間絶縁膜３００を形成する段階で、ピラーマスクパターン２０４が継続して具備されることが有利である。このような場合、上部ソース／ドレイン領域２９０は、大きい角度のイオン注入工程、プラズマが追加されたイオン注入工程又は他のドーピング工程２９２を行うことにより、垂直ピラー２０２の上部に形成される。上部ソース／ドレイン領域２９０を形成する工程は熱拡散工程を含むことができ、前記熱拡散工程はピラーアクティブパターンの除去なしに、上部ソース／ドレイン領域２９０を形成する場合に使用される。実施例によると、上部ソース／ドレイン領域２９０はＬＤ構造を有することができる。
【０１０７】
図１９を参照すると、上部ソース／ドレインを形成した後、第２層間絶縁膜３００を基板２００上に形成し、ピラーマスクパターン２０４を研磨阻止膜として使用する平坦化工程を行って、均一な第１厚みを有する第２層間絶縁膜３００を形成する。第２層間絶縁膜パターン３１０は、ＦＯ、ＨＤＰ酸化物、ＢＰＳＧ、ＵＳＧ等を含むことができる。
【０１０８】
図２０を参照すると、第２層間絶縁膜３００を研磨した後、垂直ピラー２０２の上部表面を研磨阻止膜として使用する化学的機械的研磨工程を使用して、目的する第２厚みを有する層間絶縁膜を形成する。第２厚みは第１厚みより小さい。化学機械研磨工程は、ピラーマスクパターン２０４及び第２層間絶縁膜３００の上部を共に除去することができる。これによって、第２層間絶縁膜パターン３１０を形成する。選択的に、第２層間絶縁膜３００の上部をエッチングする前に、ハードマスクパターン２３０を選択的に除去することができる。
【０１０９】
図２１によると、上部ソース／ドレインは後続して形成される保存要素のような要素によって直接的に電気的に連結されるように露出される。選択的に、導電性金属ライン又はこれと類似な構造を上部ソース／ドレイン領域２９０に連結することができる。
【０１１０】
図２２を参照すると、キャパシタのような保存要素と連結される上部ソース／ドレイン領域２９０を形成するためにコンディショニングインプラント（ｃｏｎｄｉｔｉｏｎｉｎｇ  ｉｍｐｌａｎｔ）又は他の復帰（ｒｅｈａｂｉｌｉｔａｔｉｎｇ  ｆａｂｒｉｃａｔｉｏｎ）工程３２０が行われる。コンディショニングインプラント３２０は、ピラーマスクパターン２０４を除去する工程及び／又は第２層間絶縁膜３００の上部をエッチングを工程で発生された損傷をキュアリング（ｃｕｒｉｎｇ）する工程であり得る。付加的に、第２層間絶縁膜パターン３１０を形成する前上部ソース／ドレイン領域２９０を形成することに代えて、第２層間絶縁膜３００の上部がマスキングされて、垂直ピラー２０２の上部に不純物を選択的に注入することができる。
【０１１１】
図２３及び図２４を参照すると、上部ソース／ドレイン領域２９０と上部連結要素との間に低いコンタクト抵抗を得るために、選択的エピタキシャル成長工程を使用して上部ソース／ドレイン領域２９０上にコンタクトノード３３０を形成することができる。前記上部連結要素として保存要素等が挙げられる。上部コンタクトノード３３０は顕著に低いコンタクト抵抗を提供することができる。
【０１１２】
本発明の多様な実施例は、ＬＤ構造を有するソース／ドレイン領域を図示化している。下部ソース／ドレイン領域２３８（図６及び図７参照）と上部ソース／ドレイン領域２９０はＬＤ構造から恩恵を受ける。ＬＤソース／ドレイン領域構造の利点は、前述したので省略する。しかし、本発明の実施例のソース／ドレイン領域は、ＬＤ構造のソース／ドレイン領域に限定されない。例えば、コントロールロジック装置に連関されたアクセス要素は、ＬＤ構造のソース／ドレイン領域を使用しなくてもよい。
【０１１３】
本発明の実施例による半導体メモリ装置では、従来の水平に配置されたアクセス要素のＧＩＤＬの発生を大幅減少させるか、防止する能力は注目に値する。従来技術の水平方向のアクセス要素とに関連するゲート酸化膜及び／又はソース／ドレイン領域の不純物濃度での工程の多様性は時々ＧＩＤＬの発生を主導する。本発明の実施例による工程によって形成された垂直方向のチャンネルを有するアクセス要素と類似な要素の特異な配置はこのような問題を抑制する。
【０１１４】
後述する本発明の実施例によるアクセス素子の形成方法は、一体型ゲート電極／連結ライン２８０の形成と関連した「犠牲代替ゲート（ｓａｃｒｉｆｉｃｉａｌ  ｒｅｐｌａｃｅｍｅｎｔ  ｇａｔｅ）を開示する。即ち、一体型ゲート電極／連結ライン２８０のディセンディングリップ領域で側面幅を限定する犠牲ゲートスペーサ２１２の形成、除去、及び代替は、自己整列された下部ソース／ドレイン領域２３８を精巧に形成することができ、ゲート電極及び連結ラインを別途に形成しなくてもよい。
【０１１５】
「インプラント」又は「インプランテーション（ｉｍｐｌａｎｔａｔｉｏｎ）」は、直接的なエネルギーフィールドを有して行われる不純物を注入する製造工程に限定されない。「インプランテーション」又は「インプランティング（ｉｍｐｌａｎｔｉｎｇ）」段階は、選択された不純物を有してターゲット物質で「ドーピング」する全ての工程を含む。
【０１１６】
上部／下部、上に／下に、水平の／垂直の等のような幾何学的又は空間的に記載された用語は、実施例によって記載されたことと関連した文脈によって使用される。このような用語は文字面通りに解されるものではない。Ｘ、Ｙ、及びＺ方向とその方向の関連した平面のような用語は、図示された実施例の脈絡で関連した方向に区別される。
【０１１７】
幾つかのＤＲＡＭの例は、本発明の実施例を記載するための手段として使用される。しかし、他の形態の半導体メモリ装置も本発明によって形成された垂直方向のチャンネルを有するアクセス要素（例えば、トランジスタ）から効果を得ることができる。他の形態のメモリの例としては、ＳＲＡＭ、ＰＲＡＭ、ＮＯＲ型フラッシュメモリ、ＮＡＮＤ型フラッシュメモリ等が挙げられる。ロジック回路も本発明の実施例によって製造された垂直方向のチャンネルを有するアクセス要素（例えば、トランジスタ）から効果を得ることができる。
【０１１８】
図２５を参照すると、メモリシステムは、メモリコントローラ５００及びメモリ５０２を含む。メモリ５０２はアクセス要素を含み、アクセス要素は垂直方向のチャンネルを含む。図２６を参照すると、メモリはメモリセル領域５１０と１つ又はその以上の周辺領域５１２を含む。メモリセル領域５１０に形成されるメモリアレイの密度は、垂直方向のチャンネルを有するアクセスの要素によって適合させることができる。しかし、周辺領域５１２のアクセス領域は、本発明の実施例によるデザイン及び製造工程から恩恵を受けることができる。
【０１１９】
周辺領域５１２は、水平方向のチャンネルを有するアクセス要素と垂直方向のチャンネルを有するアクセス要素を混合して含むことができる。例えば、このように混合されたアクセス要素を、周辺領域に形成された少なくとも１つ以上のデコーダー回路に使用することができる。デコーダー回路は、メモリセル領域５１０でメモリアレイを横切って延長するワードラインに制御信号としてワードライン電圧を提供する。周辺領域５１２は、メモリセル領域より広く、隣接したアクセス要素間の離隔間隔がより広くなることができ、図７に図示された絶縁領域２４０のような電気的絶縁工程を減少させることができる。
【０１２０】
図２７は、本発明の一実施例による半導体素子を説明するための概略的な斜視図で、図２８は、図２７に図示された半導体素子をＩ−Ｉ’に沿って切断した断面図である。
【０１２１】
図２７及び図２８を参照すると、半導体素子は、基板６００上に具備されたアクティブパターン６１４、前記アクティブパターン６１４を互いに隔離させるためのフィールド絶縁膜パターン６２２と、不純物領域と、ゲート絶縁膜パターン６１６及び導電パターン６２６を含む。
【０１２２】
基板６００としては、シリコン又はゲルマニウムを含む半導体基板又はＳＯＩ基板を使用することができる。
【０１２３】
アクティブパターン６１４は基板６００上に具備される。それぞれのアクティブパターン６１４は、第１幅を有する第１パターン６０４と前記第１パターン６０４の下部に前記第１パターン６０４より広い幅を有する第２パターン６１２を含む。
【０１２４】
それぞれの第１パターン６０４は柱（ｐｉｌｌａｒ）形状を有し、それぞれの第２パターン６１２は一方向に延長するフィン（ｆｉｎ）形状を有する。前記第１パターン６０４は前記第２パターン６１２上に一列に具備され、前記それぞれの第２パターン６１２の延長方向と垂直方向にも一列に具備されてもよい。
【０１２５】
フィールド絶縁膜パターン６２２は、前記アクティブパターン６１４を隔離させる機能を行う。それぞれのフィールド絶縁膜パターン６２２は、前記第２パターン６１２の側壁と接して具備され、前記第２パターン６１２が上部面より高い上部面を有する。そして、図示されたように、それぞれのフィールド絶縁膜パターン６２２と前記第１パターン６０４は接しなく離隔して位置する。図示されたように、前記離隔された部位に導電パターン６２６が具備される。
【０１２６】
前記それぞれのフィールド絶縁膜パターン６２２は酸化物を含み、前記酸化物の例としては、シリコン酸化物及びシリコン酸窒化物等がある。前記シリコン酸化物として、ＢＰＳＧ（ｂｏｒｏ−ｐｈｏｓｐｈｏ−ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＴＯＳＺ（Ｔｏｎｅｎ  Ｓｉｌａｚｅｎｅ）、ＵＳＧ（ｕｎｄｏｐｅｄ  ｓｉｌｉｃａｔｅ  ｇｌａｓｓ）、ＳＯＧ（ｓｐｉｎ  ｏｎ  ｇｌａｓｓ）、ＦＯＸ（ｆｌｏｗａｂｌｅ  ｏｘｉｄｅ）、ＴＥＯＳ（ｔｅｔｒａ−ｅｔｈｙｌ−ｏｒｔｈｏ−ｓｉｌｉｃａｔｅ）又はＨＤＰ−ＣＶＤ（ｈｉｇｈ  ｄｅｎｓｉｔｙ  ｐｌａｓｍａ−ＣＶＤ）酸化物等が挙げられる。
【０１２７】
それぞれのフィールド絶縁膜パターン６２２の下部には、以後に説明される第１不純物領域６１８の不純物拡散を抑制するために、前記第１不純物領域６１８と反対導電型の不純物がドーピングされた拡散抑制領域６２０を具備することができる。例えば、前記第１不純物領域６１８が１３族元素を含むと、前記拡散抑制領域６２０は１５族元素を含むことができる。
【０１２８】
ゲート絶縁膜パターン６１６は、アクティブパターン６１４と導電パターン６２６を絶縁する機能を行う。それぞれのゲート絶縁膜パターン６１６は、前記第１パターン６０４の側面及び第２パターン６１２の上部面上に具備される。即ち、前記ゲート絶縁膜パターン６１６は、柱形状の第１パターン６０４を囲んで具備され、前記第２パターン６１２の上部面上に具備される。
【０１２９】
前記それぞれのゲート絶縁膜パターン６１６は、酸化物又は高誘電率物質を含むことができる。前記酸化物の例としては、シリコン酸化物（ＳｉＯ２）が挙げられ、高誘電率物質としては、Ｙ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｎｂ２Ｏ５、ＢａＴｉＯ３、ＳｒＴｉＯ３等が挙げられる。
【０１３０】
導電パターン６２６は、トランジスタのゲート電極及びワードラインの機能を行うことになる。それぞれの導電パターン６２６は、ゲート絶縁膜パターン６１６と接して下部に突出した第１領域と、前記第１領域から延長され前記第１領域と同一位置の上部面を有して前記第１領域より狭い幅を有する第２領域を含む。特に、第１領域は前述したように、前記第１パターン６０４及びフィールド絶縁膜パターン６２２間の離隔した部位に具備されることにより、下部に突出した部位を有することになる。
【０１３１】
そして、前記第１領域は、前記ゲート絶縁膜パターン６１６が具備された第１パターン６０４を囲んで具備され、前記第２領域は隣接した第１領域と電気的に連結する。従って、前記第１領域は、トランジスタのゲート電極として機能し、前記第２領域は、トランジスタのワードラインとして機能する。
【０１３２】
又、前記導電パターン６２６の上部面は、前記第１パターン６０４の上部面より低いことがある。前記導電パターン６２６が具備されない第１パターン６０４の上部部位には第２不純物領域６３４が具備される。
【０１３３】
前記導電パターン６２６は不純物がドーピングされたポリシリコン、金属、金属窒化物、又は金属シリサイド等を含むことができる。
【０１３４】
前記のようにそれぞれの導電パターン６２６が下部に突出した第１領域及び前記第１領域と段差を有する第２領域を形成することにより、前記導電パターン６２６を含む半導体素子の工程段階を減少させることができ、より容易に半導体素子を形成することができる。又、前記半導体素子の信頼性を向上させることができる。
【０１３５】
不純物領域は、前記第２パターン６１２の上部に具備される第１不純物領域６１８と、前記第１パターン６０４の上部に具備される第２不純物領域６３４を含む。
【０１３６】
第１不純物領域６１８は、トランジスタのソース／ドレインとして機能する同時に、一方向に延長するビットラインとしても機能することができる。特に、第１不純物領域６１８がビットラインとして機能する時、前記ビットラインがトランジスタの下部に具備されることにより、埋め込みビットラインと称される。
【０１３７】
それぞれの第１不純物領域６１８は、第２パターン６１２の上部に具備される。即ち、前記第１不純物領域６１８は、前記第２パターン６１２の延長方向と同一方向に延長して具備される。そして、前記それぞれの第１不純物領域６１８は、前記第１パターン６０４と自己整列された（ｓｅｌｆ−ａｌｉｇｎｅｄ）状態に具備される。
【０１３８】
前記第１不純物領域６１８は第１ドーズ量の第１不純物を含み、前記第１不純物はホウ素（Ｂ）等のような１３族元素又は窒素（Ｎ）及びリン（Ｐ）のような１５族元素を含むことができる。
【０１３９】
前記のように前記第１不純物領域６１８が前記第１パターン６０４によって自己整列されることにより、ゲート電極及びワードラインを一体に含む導電パターン６２６を容易にコントロールすることができ、これにより、半導体素子の信頼性を向上させることができる。
【０１４０】
第２不純物領域６３４は、前記第１不純物領域６１８と共にトランジスタのソース／ドレインとして機能する。前記第１不純物領域６１８及び第２不純物領域６３４が前記第１パターン６０４の上部及び下部に具備されることにより、前記第１パターン６０４の内側面に沿ってチャンネル領域が生成されることができる。即ち、前記チャンネル領域が前記基板６００の表面を基準として垂直方向に生成される。
【０１４１】
前記第２不純物領域６３４は第２ドーズ量の第２不純物を含み、前記第２不純物はホウ素（Ｂ）等のような１３族元素又は窒素（Ｎ）及びリン（Ｐ）のような１５族元素を含むことができる。又、前記第２不純物は、前記第１不純物と実質的に同じであり得る。
【０１４２】
一実施例によると、前記第２不純物領域６３４は、低濃度領域６２８及び高濃度領域６３２を含むことができる。前記低濃度領域６２８は、前記第１パターン６４０の上部側面に位置し、前記高濃度領域６３２は前記第１パターン６０４の上部表面に位置する。
【０１４３】
又、前記半導体素子は、前記導電パターン６２６をキャパシタ又は導電配線と絶縁させる層間絶縁膜パターン６３０と、第２不純物領域６３４と電気的に連結されるキャパシタ（図示せず）及び導電配線（図示せず）と、前記第２不純物領域６３４と前記キャパシタ及び導電配線を電気的に連結させるパッド６３６を更に含むことができる。
【０１４４】
前記層間絶縁膜パターン６３０は前記導電パターン６２６上に具備され、前記第１パターン６０４の上部面と同じ位置の上部面を有する。
【０１４５】
前記パッド６３６は前記第２不純物領域６３４と接して具備され、前記第２不純物領域６３４より広い断面積を有することができる。又、前記パッド６３６は、前記第１パターン６０４と実質的に同じ格子構造を有することができる。
【０１４６】
前記キャパシタを、前記第２不純物領域６３４と接して具備させるか、前記パッド６３６上に具備させることもできる。前記キャパシタは円筒型、平板型、又は凹型等多様な構造を有することができる。
【０１４７】
前記導電配線は、前記第２不純物領域６３４と接して具備されるか、前記パッド６３６上に具備されることもある。
【０１４８】
前記半導体素子の導電パターン６２６がゲート電極及びワードラインを一体に含むことにより、前記半導体素子の工程段階を簡素化することができる。又、前記第１不純物領域６１８が前記第１パターン６０４によって自己整列されることにより、前記導電パターン６２６をより容易に制御することができる。そして、前記第２不純物領域６３４上に具備されたパッド６３６が前記第２不純物領域６３４より広い断面積を有し、前記第２不純物領域６３４と同じ格子を有することにより、前記パッド６３６の抵抗が低くなることができ、前記半導体素子の速度を向上させることができる。
【０１４９】
図２９乃至図３７は、図２７に図示された半導体素子を一実施例によって形成する方法を説明するための概略的な工程斜視図で、図３８乃至図４６は、図２８に図示された半導体素子を一実施例によって形成する方法を説明するための概略的な工程断面図である。
【０１５０】
図２９及び図３８を参照すると、基板６００上にマスクパターン６０２を形成する。
【０１５１】
前記基板６００としては、シリコン又はゲルマニウムを含む半導体基板又はＳＯＩ基板を使用することができる。前記マスクパターン６０２は六方体構造を有し、窒化物を含む。前記窒化物の例としては、シリコン窒化物が挙げられる。
【０１５２】
詳細に図示されていないが、前記基板６００とマスクパターン６２０との間の応力を抑制するために、前記基板６００上にパッド酸化膜（図示せず）を更に形成することができる。前記パッド酸化膜を熱酸化又は化学気相蒸着工程によって形成することができる。
【０１５３】
その後、前記マスクパターン６０２をエッチングマスクとして使用して前記基板６００をエッチングする。前記エッチング工程によって柱形状を有して第１幅を有する第１パターン６０４が形成される。
【０１５４】
図３０及び図３９を参照すると、前記第１パターン６０４の側面及び基板６００上にゲート絶縁膜６０６を形成する。特に、前記ゲート絶縁膜６０６は、前記第１パターン６０４及び基板６００の表面のプロファイルに沿って連続的に形成される。
【０１５５】
前記ゲート絶縁膜６０６は、酸化物又は高誘電率物質を含む。前記酸化物の例としてはシリコン酸化物が挙げられ、前記シリコン酸化物を含むゲート絶縁膜６０６を、熱酸化又は化学気相蒸着工程によって形成することができる。
【０１５６】
前記高誘電率物質の例としては、Ｙ２Ｏ３、ＨｆＯ２、ＺｒＯ２、Ｎｂ２Ｏ５、ＢａＴｉＯ３、ＳｒＴｉＯ３等が挙げられ、化学気相蒸着工程又は原子層積層工程等によって形成することができる。
【０１５７】
その後、前記第１パターン６０４によって限定される半導体基板６００表面部位に第１不純物をイオン注入して、予備第１不純物領域６０８を形成する。
【０１５８】
前記第１不純物は１３族元素又は１５族元素を含み、第１ドーズ量で前記基板６００表面部位に注入される。
【０１５９】
その後、詳細に図示されていないが、前記予備第１不純物領域６０８を形成した後、拡散工程を更に行うことができる。前記拡散工程によって前記予備第１アクティブパターン６０８が前記第１パターン６０４の中心方向に拡散されることができる。
【０１６０】
図３１及び図４０を参照すると、前記ゲート絶縁膜６０６が形成された第１パターン６０４の側壁に交替パターン６１０をそれぞれ形成する。
【０１６１】
前記交替パターン６１０は、それぞれ前記ゲート絶縁膜が形成された第１パターン６０４を囲み、一方向に延長されるフィン形状を有する。前記交替パターン６１０は、前記マスクパターン６０２と異なるエッチング選択比を有する物質を含み、例えば、前記交替パターン６１０はポリシリコンを含むことができる。
【０１６２】
前記交替パターン６１０を、以後エッチング工程でエッチングマスクとして使用することもでき、導電パターン６２６を形成するのにおいて導電パターン６２６のプロファイルを決定することになる。これについての説明は、以後に詳細に説明する。
【０１６３】
図３２及び図４１を参照すると、前記交替パターン６１０をエッチングマスクとして使用して前記基板６００をエッチングする。この際、前記基板６００上にはゲート絶縁膜６０６及び予備第１不純物領域６０８が形成されている。
【０１６４】
前記エッチング工程によって前記第１パターン６０４の下部には、前記第１幅より広い第２幅を有し、前記交替パターン６１０と同じ方向に延長する第２パターン６１２が形成される。この際、前記第１幅と第２幅の差異は、前記交替パターン６１０の線幅と実質的に同じである。前記第２パターン６１２上には前記第１パターン６０４が等間隔に一列に離隔して形成され、前記第２パターン６１２の延長方向と垂直方向にも前記第１パターン６０４が一列に形成される。
【０１６５】
又、前記エッチング工程によって前記ゲート絶縁膜６０６からゲート絶縁膜パターン６１６が形成される。前記ゲート絶縁膜パターン６１６は、前記第１パターン６０４の側面及び前記第２パターン６１２の上部面上に形成される。
【０１６６】
そして、前記エッチング工程によって前記予備第１不純物領域６０８から第１不純物領域６１８が形成される。前記第１不純物領域６１８は前記第２パターン６１２の上部側面に形成され、前記第１パターン６０４によって自己整列され形成される。前記第１不純物領域６１８を、前記第２パターン６１２の延長方向と同一方向に延長して形成することができる。特に、前記第１不純物領域６１８は、完成されるトランジスタのソース／ドレインとして機能する同時に、埋め込みビットラインとしても機能することになる。
【０１６７】
これにより、前記基板６００上に第１パターン６０４及び第２パターン６１２を含むアクティブパターン６１４と、ゲート絶縁膜パターン６１６と、第１不純物領域６１８を形成することができる。
【０１６８】
図３３及び図４２を参照すると、前記アクティブパターン６１４によって露出された基板６００に第２不純物をイオン注入して拡散抑制領域６２０を形成する。
【０１６９】
前記拡散抑制領域６２０は、前記第１不純物領域６１８の第１不純物が拡散されることを抑制する機能を行う。従って、前記第２不純物は前記第１不純物と異なる。例えば、前記第１不純物が１３族元素を含む場合、前記第２不純物は１５族元素を含むことができる。
【０１７０】
図３４及び図４３を参照すると、アクティブパターン６１４、ゲート絶縁膜パターン６１６、交替パターン６１０、第１不純物領域６１８、及び拡散抑制領域６２０が形成された基板６００上にフィールド絶縁膜（図示せず）を形成する。
【０１７１】
前記フィールド絶縁膜は酸化物を含み、前記酸化物の例としては、ＢＰＳＧ、ＴＯＳＺ、ＵＳＧ、ＳＯＧ、ＦＯＸ、ＴＥＯＳ、又はＨＤＰ−ＣＶＤ酸化物等が挙げられる。
【０１７２】
その後、前記フィールド絶縁膜の上部をエッチングしてフィールド絶縁膜パターン６２２を形成する。前記フィールド絶縁膜パターン６２２は、前記アクティブパターン６１４の第２パターン６１２の側壁と接して、前記交替パターン６１０の下部側面と接して形成される。即ち、前記フィールド絶縁膜パターン６２２の上部面が前記第２パターン６１２の上部面より高く形成される。
【０１７３】
図３５及び図４４を参照すると、前記交替パターン６１０を除去して前記第１パターン６０４及びフィールド絶縁膜パターン６２２間にギャップ６２４を生成する。
【０１７４】
前記交替パターン６１０はシリコンを含み、前記マスクパターン６０２は窒化物を含み、前記フィールド絶縁膜パターン６２２は酸化物を含むことにより、シリコンのみを選択的にエッチングするエッチング剤を利用したウェットエッチングを行って前記交替パターン６１０を除去することができる。
【０１７５】
又、前記交替パターン６１０を除去することにより、前記ゲート絶縁膜パターン６１６が露出される。
【０１７６】
図３６及び図４５を参照すると、前記ギャップ６２４を埋め立てながら、前記ゲート絶縁膜パターン６１６及びフィールド絶縁膜パターン６２２上に導電膜（図示せず）を形成する。
【０１７７】
前記導電膜は不純物がドーピングされたシリコン、金属、金属窒化物、又は金属シリサイド等を含むことができる。
【０１７８】
その後、前記導電膜の上部一部をエッチングして導電パターン６２６を形成する。前記導電パターン６２６は、前記第１パターン６０４の上部一部を露出させるように前記第１パターン６０４の上部面より低い上部面を有するように形成される。
【０１７９】
前記導電パターン６２６は、図示されたように前記ギャップ６２４を埋め立て下部に突出した第１領域と、前記第１領域から延長され狭い幅を有する第２領域を含む。前記第１領域及び第２領域についての詳細な説明は図２で説明したので、省略する。
【０１８０】
図３７及び図４６を参照すると、前記導電パターン６２６、マスクパターン６０２、及び第１パターン６０４上に層間絶縁膜（図示せず）を形成する。前記層間絶縁膜は酸化物を含むことができ、前記酸化物の例としては、ＢＰＳＧ、ＴＯＳＺ、ＵＳＧ、ＳＯＧ、ＦＯＸ、ＴＥＯＳ、又はＨＤＰ−ＣＶＤ酸化物等が挙げられる。
【０１８１】
その後、前記層間絶縁膜の上部をエッチングして前記マスクパターン６０２の上部面を露出させる。そして、前記マスクパターン６０２は除去して前記層間絶縁膜の上部を持続的にエッチングして前記第１パターン６０４の上部面を露出させて前記第１パターン６０４の上部面と同じ高さの上部面を有する層間絶縁膜パターン６３０を形成する。
【０１８２】
前記露出された第１パターン６０４上部表面に第３不純物をイオン注入して前記第２不純物領域６３４を形成することができる。前記第３不純物は１３族元素又は１５族元素を含むことができ、前記第１不純物と実質的に同じである。
【０１８３】
一実施例によると、前記第２不純物領域６３４が低濃度領域６２８及び高濃度領域６３２を含むことができる。前記の場合、前記層間絶縁膜を形成する前、前記導電パターン６２６によって露出された第１パターン６０４の側面に第３不純物を一次イオン注入して低濃度領域６２８を形成する。前記一次イオン注入は、前記第１パターン６０４の上部面に対して傾いた状態で行われる。その後、前記層間絶縁膜パターン６３０を形成した後、前記露出された第１パターン６０４上部面に第３不純物を二次イオン注入して高濃度領域６３２を形成する。前記二次イオン注入は、前記第１パターン６０４の上部面と垂直方向で行われる。
【０１８４】
図２７及び図２８を更に参照すると、第２不純物領域６３４が形成された第１パターン６０４上にパッド６３６を形成する。
【０１８５】
より詳細に説明すると、前記第１パターン６０４をシード（ｓｅｅｄ）として使用して選択的エピタキシャル成長工程によって前記第１パターン６０４上にパッド６３６を形成する。前記パッド６３６は前記第１パターン６０４と実質的に同じ格子を有する。
【０１８６】
そして、前記選択的エピタキシャル成長工程を行う間に注入される反応ソースによって前記パッド６３６内に含まれる物質を異ならせることができる。例えば、前記基板６００が単結晶シリコン基板６００である場合、前記第１パターン６０４は前記単結晶シリコンを含む。そして、選択的エピタキシャル成長工程時、シリコンを含む反応ソースを注入した場合、前記パッド６３６は単結晶シリコンを含む。この場合、反応ソースには不純物として、１３族元素又は１５族元素が更に含まれることができる。
【０１８７】
又、前記選択的エピタキシャル成長工程は、上方のみに成長することではなく、前記第１パターン６０４から成長したエピ層は両側方にも成長することになる。このような現象で成長したパッド６３６は、前記第１パターン６０４より広い断面積を有することができる。
【０１８８】
前記パッド６３６の断面積を広くするために、前記層間絶縁膜パターンの上部一部をエッチングして前記第１パターン６０４の側面一部を露出させた後、選択的エピタキシャル成長工程を行うこともできる。
【０１８９】
詳細に図示されていないが、前記パッド６３６上には導電配線又はキャパシタを形成することができる。
【産業上の利用可能性】
【０１９０】
本発明によると、一体型ゲート電極／連結ラインを含むアクセス素子は、連結ラインの抵抗上昇を抑制することができる。又、アクセス素子の垂直ピラー上にコンタクトプラグが選択的エピタキシャル成長工程によって形成されることにより、垂直ピラー及びコンタクトプラグの間の抵抗上昇も抑制することができる。そして、埋め込みビットラインがオフセット領域を有することにより、埋め込みビットラインが垂直ピラーと自己整列構造を有することができる。
【０１９１】
以上、本発明の実施例によって詳細に説明したが、本発明はこれに限定されず、本発明が属する技術分野において通常の知識を有するものであれば本発明の思想と精神を離れることなく、本発明を修正または変更できる。
【図面の簡単な説明】
【０１９２】
【図１】時間によるデザインルールの減少と工程ウェーハ毎にダイの数量間の関係を説明するためのグラフである。
【図２】従来技術による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための図である。
【図３】従来技術による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための図である。
【図４】従来技術による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための図である。
【図５】本発明の実施例による垂直方向のチャンネルを有するアクセス素子を含むメモリセルアレイを説明するための斜視図である。
【図６】図５に図示されたメモリセルアレイを説明するための断面図である。
【図７】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図８】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図９】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図１０】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図１１】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図１２】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図１３】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図１４】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図１５】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図１６】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図１７】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図１８】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図１９】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図２０】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図２１】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図２２】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図２３】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図２４】本発明の実施例による垂直方向のチャンネルを有するアクセス素子の形成方法を説明するための図である。
【図２５】本発明の実施例によってデザインされ製造されたメモリシステムを説明するための図である。
【図２６】本発明の実施例によってデザインされ製造されたメモリシステムを説明するための図である。
【図２７】本発明の実施例による半導体素子を説明するための斜視図である。
【図２８】図２７に図示された半導体素子を説明するためのＩ−Ｉ’に沿って切断した断面図である。
【図２９】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図３０】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図３１】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図３２】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図３３】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図３４】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図３５】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図３６】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図３７】本発明の実施例による半導体素子の形成方法を説明するための工程斜視図である。
【図３８】図２９に図示された半導体素子の形成方法を説明するための工程断面図である。
【図３９】図３０に図示された半導体素子の形成方法を説明するための工程断面図である。
【図４０】図３１に図示された半導体素子の形成方法を説明するための工程断面図である。
【図４１】図３２に図示された半導体素子の形成方法を説明するための工程断面図である。
【図４２】図３３に図示された半導体素子の形成方法を説明するための工程断面図である。
【図４３】図３４に図示された半導体素子の形成方法を説明するための工程断面図である。
【図４４】図３５に図示された半導体素子の形成方法を説明するための工程断面図である。
【図４５】図３６に図示された半導体素子の形成方法を説明するための工程断面図である。
【図４６】図３７に図示された半導体素子の形成方法を説明するための工程断面図である。
【符号の説明】
【０１９３】
１００  基板
１０２  垂直ピラー
１０６  ゲート絶縁パターン
１３０  下部ソース／ドレイン領域
１４０  上部ソース／ドレイン領域
１４５  コンタクトパッド
１７０  ビットライン
１８０  ワードライン
１９０  アクセス素子
【図１】
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【図２】
0005383049.tif 000003
【図３】
0005383049.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
0005383049.tif 000010
【図１０】
0005383049.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
0005383049.tif 000031
【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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