(57)【特許請求の範囲】
【請求項１】
絶縁構造体により分離された論理装置領域とメモリ装置領域とを有するシリコン基板を準備する工程と、
前記シリコン基板上の全面に酸化物層、さらにはポリシリコン層を形成する工程と、
前記ポリシリコン層と前記酸化物層をパターニングして、前記論理装置領域に第１のＭＯＳトランジスタのゲート構造体、前記メモリ装置領域に第２のＭＯＳトランジスタのゲート構造体を形成する工程と、
前記各ゲート構造体をマスクとして前記基板に低濃度不純物のドーピングを行い、さらに前記各ゲート構造体の両側壁にスペーサを形成した後、このスペーサと前記各ゲート構造体とをマスクとして前記基板に高濃度不純物のドーピングを行って、前記各ゲート構造体の両側にＬＤＤ構造のソース／ドレイン領域を形成することにより、前記論理装置領域にＬＤＤ構造の第１のＭＯＳトランジスタ、前記メモリ装置領域にＬＤＤ構造の第２のＭＯＳトランジスタを完成させる工程と、
前記第１、第２のＭＯＳトランジスタが完成した前記シリコン基板上の全面に、前記各ゲート構造体を覆って絶縁層を形成する工程と、
前記絶縁層をエッチバックして、前記第１、第２のＭＯＳトランジスタのゲート構造体のポリシリコン層表面を露出させる工程と、
その後、論理装置領域の残存前記絶縁層を除去して、前記論理装置領域の第１のＭＯＳトランジスタの前記ソース／ドレイン領域表面を露出させる一方、メモリ装置領域の第２のＭＯＳトランジスタの前記ソース／ドレイン領域表面は残存前記絶縁層で覆われたままとする工程と、
その後、前記シリコン基板上の全面にセルフアライン・ケイ化化合物層形成用金属層を形成し、熱処理を行うことにより、露出して前記金属層に接している前記第１のＭＯＳトランジスタのソース／ドレイン領域表面、および前記第１、第２のＭＯＳトランジスタのゲート構造体ポリシリコン層表面にセルフアライン・ケイ化化合物層を形成する工程と、
その後、残存金属層を除去する工程と
を具備することを特徴とする埋込み形ダイナミック・ランダム・アクセス・メモリの製造方法。
【請求項２】
請求項１記載の方法において、
前記第１のＭＯＳトランジスタが、相互に隣接するＰ+タイプのＭＯＳトランジスタとＮ+タイプのＭＯＳトランジスタとを備えたことを特徴とする方法。
【請求項３】
請求項１記載の方法において、
前記第２のＭＯＳトランジスタが、相互に隣接するＰ+タイプのＭＯＳトランジスタとＮ+タイプのＭＯＳトランジスタとを備えたことを特徴とする方法。
【請求項４】
請求項１記載の方法において、
前記絶縁層が酸化物であることを特徴とする方法。
【請求項５】
請求項１記載の方法において、
前記基板上の全面に前記絶縁層を形成するステップが化学蒸着法（ＣＶＤ）であることを特徴とする方法。
【請求項６】
請求項１記載の方法において、
前記基板上の全面に前記絶縁層を形成した後、平坦化プロセスが行われることを特徴とする方法。
【請求項７】
請求項６記載の方法において、
前記平坦化プロセスが化学的機械的研磨（ＣＭＰ）プロセスであることを特徴とする方法。
【請求項８】
請求項１記載の方法において、
前記金属層がチタンであることを特徴とする方法。
【請求項９】
請求項１記載の方法において、
前記金属層がチタンと窒化チタンとであることを特徴とする方法。
【請求項１０】
請求項１記載の方法において、
前記金属層がコバルトであることを特徴とする方法。
【請求項１１】
請求項１記載の方法において、
前記金属層がコバルトおよび窒化コバルトであることを特徴とする方法。
【請求項１２】
請求項１記載の方法において、
前記セルフアライン・ケイ化化合物層がケイ化チタンであることを特徴とする方法。
【請求項１３】
請求項１記載の方法において、
前記セルフアライン・ケイ化化合物層がケイ化コバルトであることを特徴とする方法。
【請求項１４】
請求項１記載の方法において、
前記熱処理が急速加熱処理（ＲＴＰ）であることを特徴とする方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体の製造方法に係り、特に埋込み形ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）の製造におけるセルフアライン・ケイ化化合物（サリサイド）技術を含む半導体製造方法に関する。
【０００２】
【従来の技術】
一般に電子装置は、それぞれ異なる個々の半導体基板に別々に製造された論理回路装置とメモリ装置とを含む。半導体製造技術が進歩するにつれて、動作速度を上げるために、単一の基板に論理回路装置とメモリ装置とを製造する新しい傾向が生まれた。この種の装置レイアウトは埋込み形ＤＲＡＭと呼ばれ、この場合、前記ＤＲＡＭは一つの基板に論理回路装置と一緒に形成される。
【０００３】
しかし、論理装置およびメモリ装置の製造プロセスは異なる。主に論理動作用に使用される論理装置は、高速なデータ伝送速度を必要とし、それ故、シート抵抗を減らすために、相互に交換することができるソース／ドレイン領域上に形成されたケイ化チタンのようなセルフアライン・ケイ化化合物（サリサイド）を必要とする。
【０００４】
主として情報データを記憶するのに使用するメモリ装置は、データの変化を起こす恐れがある漏洩電流を防止する必要があり、そのため相互に交換することができるソース／ドレイン領域は、ケイ化化合物を含んでいてはならない。
【０００５】
図１〜図５は、埋込み形ＤＲＡＭの従来の製造プロセスの概略を示す斜視／断面図である。図６〜図８は、図５の続きの断面図である。図１は、シリコン基板のような半導体基板１００を示す。この基板１００は、絶縁フィールド酸化物層１０１により論理装置領域１０３とメモリ装置領域１０５とに分割される。酸化物層１０２が、基板１００上に形成される。その後、ドーピングされていないポリシリコン層１０４が基板１００上に形成される。Ｐタイプの金属−酸化物半導体（ＭＯＳ）トランジスタ、すなわち、ＰＭＯＳトランジスタおよびＮタイプのＭＯＳ（ＮＭＯＳ）トランジスタを形成するために、相補形金属−酸化物半導体（ＣＭＯＳ）製造プロセスが実行される。この製造プロセスは二重ゲートの形成からスタートする。
【０００６】
図２においては、一部が露出状態のままになるように、マスク層１０８’が、ドーピングしていないポリシリコン層１０４上に形成される。ポリシリコン層１０４の露出している部分は、Ｎ+ タイプのドーパント１０７’によりドーピングされ、ドーピングされたポリシリコン層１０４’が形成される。Ｎ+ タイプのポリシリコン１０４’は、ＮＭＯＳトランジスタを形成するために使用される。
【０００７】
図３においては、マスク層１０８’を除去した後、マスク層１０８”がＮ+ タイプのポリシリコン層１０４’上に形成される。Ｐ+ タイプのドーパント１０７”が、図２のドーピングしていない、ポリシリコン層１０４にドーピングされ、その結果、Ｐ+ タイプのポリシリコン層１０４”が基板１００上に形成される。Ｐ+ タイプのポリシリコン層１０４”は、ＰＭＯＳトランジスタを形成するために使用される。相互に隣接しているＮ+ タイプのポリシリコン層１０４’、およびＰ+ タイプのポリシリコン層１０４”は、その後二重ゲート構造体を形成する。
【０００８】
図４においては、データ送信速度を増大するために、Ｎ+ タイプのポリシリコン層１０４’およびＰ+ タイプのポリシリコン層１０４”を覆うために、基板上にポリサイド層１１４が形成される。
【０００９】
図５においては、一方が論理装置領域１０３であり、他方がメモリ装置領域１０５である二つの別々の二重ゲート構造体を形成するために、ポリサイド層１１４、Ｎ+ タイプのポリシリコン層１０４’、Ｐ+ タイプのポリシリコン層１０４”、およびパッド酸化物１０２がパターン形成される。論理装置領域１０３においては、二重ゲートは酸化物層１０２ａ、Ｎ+ タイプのポリシリコン層１０４’ａ、Ｐ+ タイプのポリシリコン層１０４”ａおよびポリサイド層１１４ａを含む。
【００１０】
同様に、メモリ装置領域１０５の二重ゲート構造体は、酸化物層１０２ｂ、Ｎ+ タイプのポリシリコン層１０４’ｂ、Ｐ+ タイプのポリシリコン層１０４”ｂおよびポリサイド層１１４ｂを含む。
【００１１】
この従来のプロセスにおいては、ポリサイド層１１４は容易にエッチングされない。
【００１２】
図６においては、二重ゲート構造体および絶縁構造体１０１をマスクとして使用して、軽度にドーピングされたドレイン（ＬＤＤ）構造体を持つ相互に交換することができるソース／ドレイン領域を形成するために、シリコン基板１００が軽度にドーピングされる。このソース／ドレイン領域は、下記プロセスにより形成される。
【００１３】
軽度にドーピングされた領域は、二重ゲート構造体の両側に形成される。ドーピング・マスクの働きをするスペーサ１０６は、二重ゲート構造体の各側面上に形成される。その後、重度にドーピングされた領域が、軽度にドーピングされた領域を重度にドーピングすることにより形成される。ドーピングしたドーパントを、確実に均一の分布させるための急速な加熱処理（ＲＴＰ）を行った後で、ＬＤＤ構造の相互に交換することができるソース／ドレイン領域が形成される。このＬＤＤ構造体は、スペーサ１０６の下に、浅いドーピング深さを持つ軽度にドーピングされた領域１０９を含み、深いドーピング深さを持つ重度にドーピングされた領域１１９を含む。
【００１４】
上記の説明中、急速加熱処理は、相互に交換することができる、ソース／ドレイン領域１０９および１１９を形成するために使用される。この急速加熱処理により、ポリサイド層１１４ａを通して、Ｎ+ タイプのポリシリコン層１０４’、およびＰ+ タイプのポリシリコン層１０４”ａとの間のインターフェースにおいて、層間拡散が行われる。同様に、ポリサイド層１１４ｂを通して、Ｎ+ タイプのポリシリコン層１０４’ｂ、およびＰ+ タイプのポリシリコン層１０４”ｂとの間のインターフェースにおいて、層間拡散が行われる。さらに、ポリサイド層１１４ａ、１１４ｂは熱能力が低い。例えば、ＲＴＰが行われると、いわゆるグレイン集合現象によりグレインが集合し、その結果、ポリサイド１１４ａ、１１４ｂまたは任意の他の種類のケイ化化合物層は容易にヒビ割れを起こす。このようなヒビ割れが起こると導電率が低下する。
【００１５】
図７においては、酸化物層１１２ｂが、メモリ装置領域１０５に形成されたすべての金属−酸化物半導体（ＭＯＳ）トランジスタを保護するために、メモリ装置領域１０５上だけに形成される。図８においては、セルフアライン・ケイ化チタン層１２４ａが、論理装置領域１０３の相互に交換することができるソース／ドレイン領域１１９上に形成される。
【００１６】
埋込み形ＤＲＡＭを形成するための残りの製造プロセスは、当業者にとっては周知であるので、ここでの説明は省略する。
【００１７】
【発明が解決しようとする課題】
要するに、埋込み形ＤＲＡＭの従来の製造方法は、いくつかの問題を抱えている。メモリ装置領域１０５の相互に交換することができるソース／ドレイン領域１１９は、論理装置の抵抗を減らすために、論理装置領域領域１０３のセルフアライン・ケイ化化合物層１２４ａのように、ケイ化化合物層を持つことができないので、ポリシリコン層がこの目的のために使用される。反対に、セルフアライン・ケイ化化合物層１２４ａは、論理装置領域１０３の相互に交換することができるソース／ドレイン領域１１９上に形成することが望ましい。それ故、セルフアライン・ケイ化化合物層１２４ａを形成する前に、メモリ装置領域１０５上に酸化物層１１２ｂを形成する必要がある。そのため、製造プロセスがさらに複雑になる。さらに、ポリサイド１１４は容易にエッチングすることができない。
【００１８】
ポリサイド１１４は、またＮ+ タイプのポリシリコン層１０４’ａ、およびＰ+ タイプのポリシリコン層１０４”ａの間で層間拡散を行い、Ｎ+ タイプのポリシリコン層１０４’ｂとＰ+ タイプのポリシリコン層１０４”ｂの間にインターフェースを形成する。さらに、ポリサイド層１１４は熱能力が低く、そのためヒビ割れを生じ、その結果抵抗が増大する。
【００１９】
それ故、本発明の一つの目的は、ポリサイドの熱的不安定性によるいくつかの問題を回避するために、セルフアライン・ケイ化化合物製造プロセスを含む埋込み形ＤＲＡＭを製造するための方法を提供することである。
【００２０】
本発明の他の目的は、二重ゲート構造体の、二つの異なるドーピング・タイプの領域間のインターフェースにおける層間拡散を防止するために、セルフアライン・ケイ化化合物製造プロセスを含む埋込み形ＤＲＡＭの製造方法を提供することである。
【００２１】
【課題を解決するための手段】
本発明の上記および他の目的に従って、本発明は、新規のセルフアライン・ケイ化化合物（サリサイド）製造プロセスを含む埋込み形ＤＲＡＭの改良型製造方法を提供する。例えば、この改良型の方法は、第一のＭＯＳトランジスタおよび第二のＭＯＳトランジスタを含む半導体基板に適している。この第一および第二のＭＯＳトランジスタは、それぞれ、埋込み形ＤＲＡＭの論理装置領域およびメモリ装置領域内に位置している。第一の（第二の）ＭＯＳトランジスタは、第一のゲート構造体、第一の（第二の）ゲート構造体の各側壁上の第一（第二の）のスペーサ、および第一の（第二の）ＬＤＤ構造を持った相互に交換することができるソース／ドレイン領域を含む。例えば、第一の（第二の）ゲート構造体は、二つの異なるドーピング・タイプの領域を含んでいるので、二重ゲート構造体になる。
【００２２】
また、この改良型の方法は、絶縁層が、第一および第二のＭＯＳトランジスタの両方を覆うような基板上の絶縁層の形成を含む。第一および第二のゲート構造体の頂部を露出させるために、この絶縁層の頂部が除去される。第一のＭＯＳトランジスタを露出させるために、第一のＭＯＳトランジスタを覆っている絶縁層の一部が除去される。マスクとしての第二のＭＯＳトランジスタ上の残りの絶縁層を使用して、第一の相互に交換することができるソース／ドレイン領域、および第一および第二のポリシリコン・ゲート構造体の露出している頂面上に、セルフアライン・ケイ化化合物層を形成するためにサリサイド製造プロセスが行われる。
【００２３】
結論としては、本発明は、従来はその上にポリサイド層が形成されていた第一および第二のゲート構造体上にポリサイド層を形成していないので、ポリサイドによる問題は起こらない。それどころか、本発明は、ゲート構造体の導電率を高めるために、第一および第二のゲート構造体上にセルフアライン・ケイ化化合物層を同時に形成する。それ故、製造プロセスが簡単になる。ゲート構造体の、二つの異なるドーピング・タイプの領域間の層間拡散を効果的に防止することができる。何故なら、相互に交換することができるソース／ドレイン領域を形成した後で、サリサイド層が形成されるからである。熱バジェット（ｔｈｅｒｍａｌ  ｂｕｄｇｅｔ）によるサリサイド層の集合も発生しない。何故なら、このサリサイド層は、相互に交換することができるソース／ドレイン領域の焼きなましのための急速加熱処理後に形成されるからである。
【００２４】
【発明の実施の形態】
図９〜図１２は、本発明の好適な実施形態の埋込み形ＤＲＡＭの製造プロセスを概略示す斜視図／断面図である。図９は、シリコン基板のような半導体基板２００を示す。前記基板２００は、ローカル酸化物酸化（ＬＯＣＯＳ）構造体または浅いトレンチ絶縁（ＳＴＩ）構造体のような絶縁構造体２０１により、論理装置領域２０３とメモリ装置領域２０５とに分割される。酸化物層２０２が、基板２００上に形成される。ドーピングされていないポリシリコン層２０４が基板２００上に形成される。Ｐタイプの金属−酸化物半導体（ＭＯＳ）トランジスタ、すなわち、ＰＭＯＳトランジスタおよびＮタイプのＭＯＳ（ＮＭＯＳ）トランジスタを形成するために、例えば、相補金属−酸化物半導体（ＣＭＯＳ）製造プロセスが実行される。この製造プロセスは二重ゲートの形成からスタートする。
【００２５】
図１０においては、一部が露出状態のままになるようにマスク層２０８’が、図９のドーピングしていないポリシリコン層２０４上に形成される。ポリシリコン層２０４の露出している部分は、例えば、Ｎ+ タイプのドーパント２０７’によりドーピングされ、ドーピングされたポリシリコン層２０４’が形成される。このドーピング・プロセスは、例えば、イオン導入プロセスを含む。Ｎ+ タイプのポリシリコン層２０４’は、ＮＭＯＳトランジスタを形成するために使用される。
【００２６】
図１１においては、マスク層２０８’が除去される。マスク層２０８”が、Ｎ+ タイプのポリシリコン層２０４’上に形成される。Ｐ+ タイプのドーパント２０７”が、図１０のドーピングしていないポリシリコン層２０４にドーピングされ、その結果、Ｐ+ タイプのポリシリコン層２０４”が基板２００上に形成される。このドーピング・プロセスは、例えば、イオン導入プロセスを含む。Ｐ+ タイプのポリシリコン層２０４”は、ＰＭＯＳトランジスタを形成するために使用される。相互に隣接しているＮ+ タイプのポリシリコン層２０４’、およびＰ+ タイプのポリシリコン層２０４”は、その後二重ゲート構造体を形成する。二重ゲート構造体は、また最初に、Ｐ+ タイプのポリシリコン層２０４”を形成し、その次にＮ+ タイプのポリシリコン層２０４’を形成することによっても形成することができる。
【００２７】
図１２においては、論理領域２０３に第一の二重ゲート構造体をメモリ装置領域２０５に第二の二重ゲート構造体を形成するために、Ｎ+ タイプのポリシリコン層２０４’、Ｐ+ タイプのポリシリコン層２０４”、およびパッド酸化物２０２がパターン形成される。必要な相互に交換することができるソース／ドレイン領域を形成するための領域として基板２００の一部が露出される。論理装置領域２０３においては、第一の二重ゲート構造体は、酸化物層２０２ａ、Ｎ+ タイプのポリシリコン層２０ａ’４およびＰ+ タイプのポリシリコン層２０４”ａを含む。同様に、メモリ装置領域２０５の二重ゲート構造体は、酸化物層２０２ｂ、Ｎ+ タイプのポリシリコン層２０４’ｂ、およびＰ+ タイプのポリシリコン層２０４”ｂを含む。ポリサイド１１４ａ、１１４ｂを用いた図５に示す従来のものとは異なり、図１２の構造体は、ポリサイドを含んでいない。
【００２８】
本発明は、図５のポリサイド１１４ａ、１１４ｂを含んでいないので、以降の熱処理はいくつかの利点を持つ。この利点とは、例えば、熱的不安定によるポリサイド層１１４ａ、１１４ｂのヒビ割れの発生が防止できること、および層間拡散によるいくつかの問題を回避できることである。
【００２９】
図１３〜図１６は、本発明の好適な実施形態の図１２の続きの断面図である。図１３においては、二重ゲート構造体および絶縁構造体２０１をマスクとして使用して、露出している基板２００を軽度にドーピングするために、イオン導入のようなドーピング・プロセスが行われる。スペーサ２０６が、二重ゲート構造体の各側面上に形成される。スペーサ２０６の形成は、基板２００上への酸化物層（図示せず）の形成と、この酸化物層を除去するためのエッチング・バック・プロセスを含む。
【００３０】
二重ゲート構造体の各側壁上の残りの酸化物層は、スペーサ２０６を形成する。スペーサ２０６、絶縁構造体２０１、および二重ゲート構造体を使用して、重度イオン導入のような重度ドーピング・プロセスが露出している基板２００をドーピングするために実行される。導入イオンのようなドーパントを内部に打ち込むために、急速加熱処理（ＲＴＰ）のような熱プロセスを行った後で、基板２００の二重ゲートの各側面上に、相互に交換することができるソース／ドレイン領域２２９が形成される。それ故、前記相互に交換することができるソース／ドレイン領域２２９は、基板２００の露出している領域内に、スペーサ２０６の下に浅い深さの軽度にドーピングされた領域２０９と、深い深さの重度にドーピングされた領域２１９を含む、軽度にドーピングされたドレイン（ＬＤＤ）構造体を持つ。
【００３１】
第一の二重ゲートをゲートとして使用する第一のＭＯＳトランジスタが、論装置領域２０３内に形成され、第二の二重ゲート構造体をそのゲートとして使用する第二のＭＯＳトランジスタが、メモリ装置領域２０５内に形成される。第一のＭＯＳトランジスタは、少なくとも、例えば、Ｎ+ タイプのポリシリコン層２０４’ａ，２０４’ｂ、Ｐ+ タイプのポリシリコン層２０４”ａ，２０４”ｂにより、ＰＭＯＳおよびＮＭＯＳトランジスタを含む。
【００３２】
図１４においては、例えば、酸化物を含む絶縁材２１２が、第一および第二のＭＯＳ  トランジスタを少なくとも覆うために、例えば、化学蒸着法（ＣＶＤ）により基板２００上に形成される。好適には、絶縁層上での平坦化プロセスを行うことが好ましい。平坦化プロセスは、例えば、化学的機械的研磨（ＣＭＰ）を含む。
【００３３】
図１５においては、二重ゲート構造体の頂部を露出させる目的で、図１４の絶縁層２１２の頂部を除去するために、エッチング・バックプロセスが行われる。スペーサ２０６も頂部と一緒に露出させることができる。絶縁層２１２は、論理装置領域２０３内で絶縁層２１２ａになり、メモリ装置領域２０５で絶縁層２１２ｂになる。
【００３４】
図１６においては、論理装置の一部材である、第一のＭＯＳトランジスタを露出させるために、例えば、フォトリソグラフィーおよびエッチングにより、絶縁層２１２ａがさらに除去される。高速伝送速度を得るために、第一のＭＯＳトランジスタの相互に交換することができるソース／ドレイン領域２２９は、この目的を達成するためにサリサイドを必要とする。さらに、第一および第二の二重ゲート構造体もサリサイドを必要とする。サリサイド形成プロセスは、第一のＭＯＳトランジスタの相互に交換することができるソース／ドレイン領域２２９および二重ゲート構造体上にサリサイド層２２４を形成するために行われる。絶縁層２１２ｂは、メモリ装置領域２０５内の第二のＭＯＳトランジスタの相互に交換することができるソース／ドレイン領域２２９を覆っているので、絶縁層は、その上にサリサイドを持っていない。そのため、第二のＭＯＳトランジスタは、メモリ装置でメモリ素子としての働きをする。サリサイド形成プロセスは、例えば、基板２００上でのチタン、コバルトまたは類似の特性を持つ他の材料の形成、反応によりサリサイド層２２４を形成するための熱処理の実行、および残りの金属層の除去を含む。この金属層は、また好適には、チタンまたはコバルト上に、それぞれ、窒化チタンまたは窒化コバルトを含むことが好ましい。熱処理は、好適にはＲＴＰを含むことが好ましい。
【００３５】
この段階で、改良型の構造を持つ埋込み形ＤＲＡＭで使用した、第一のＭＯＳトランジスタおよび第二のトランジスタが形成される。埋込み形ＤＲＡＭの残りの製造プロセスは、当業者にとっては周知であるので、これ以上の説明は省略する。サリサイド層２２４は、熱処理を含む相互に交換することができるソース／ドレイン領域２２９が形成された後で生成される。そのため、ドーパントの層間拡散現象が、インターフェースのところで発生しない。このインターフェースは、Ｎ+ タイプのポリシリコン層２０４’ａと、Ｐ+ タイプのポリシリコン層２０４”ａとの間、またはＮ+ タイプのポリシリコン層２０４’ｂと、Ｐ+ タイプのポリシリコン層２０４”ｂとの間に位置する。さらに、ポリサイドを含んでいないので、ポリサイドの熱不安定による、図５に示すポリサイド層１１４ａ、１１４ｂのヒビ割れを心配する必要はない。
【００３６】
【発明の効果】
要するに、本発明は、下記のいくつかの特徴を持つ。
【００３７】
１．本発明は、二重ゲート構造体上に、ポリサイド上のポリサイド層１１４ａ、１１４ｂの形成を含まない。それどころか、二重ゲート構造体、および第一のゲート構造体の相互に交換することができるソース／ドレイン領域２２９上に、サリサイド層２２４が同時に形成される。それ故、製造プロセスが簡単になり、必要な導電率が維持される。
【００３８】
２．サリサイド層２２４は、熱処理を含む相互に交換することができるソース／ドレイン領域２２９が形成された後で生成される。そのため、ドーパントの層間拡散現象が、インターフェースのところで発生しない。
【００３９】
３．本発明は、ポリサイド層１１４ａ、１１４ｂの形成を含んでいないので、ポリサイドの熱不安定による、ポリサイド層１１４ａ、１１４ｂのヒビ割れを心配する必要はない。
【００４０】
例示としての実施形態を使用して本発明を説明してきた。しかし、本発明の範囲は、上記実施形態に制限されるものでないことを理解されたい。反対に、上記説明は、種々の修正および類似の装置を含むことを意図している。それ故、上記すべての修正および類似の装置を含むように、特許請求の範囲を最も広義に解釈すべきである。
【図面の簡単な説明】
【図１】埋込み形ＤＲＡＭの従来の製造プロセスの概略を示す斜視／断面図である（その１）。
【図２】埋込み形ＤＲＡＭの従来の製造プロセスの概略を示す斜視／断面図である（その２）。
【図３】埋込み形ＤＲＡＭの従来の製造プロセスの概略を示す斜視／断面図である（その３）。
【図４】埋込み形ＤＲＡＭの従来の製造プロセスの概略を示す斜視／断面図である（その４）。
【図５】埋込み形ＤＲＡＭの従来の製造プロセスの概略を示す斜視／断面図である（その５）。
【図６】埋込み形ＤＲＡＭの従来の製造プロセスの概略を示す斜視／断面図である（その６）。
【図７】埋込み形ＤＲＡＭの従来の製造プロセスの概略を示す斜視／断面図である（その７）。
【図８】埋込み形ＤＲＡＭの従来の製造プロセスの概略を示す斜視／断面図である（その８）。
【図９】本発明の好適な実施形態の埋込み形ＤＲＡＭの製造プロセスを概略示す斜視図／断面図である（その１）。
【図１０】本発明の好適な実施形態の埋込み形ＤＲＡＭの製造プロセスを概略示す斜視図／断面図である（その２）。
【図１１】本発明の好適な実施形態の埋込み形ＤＲＡＭの製造プロセスを概略示す斜視図／断面図である（その３）。
【図１２】本発明の好適な実施形態の埋込み形ＤＲＡＭの製造プロセスを概略示す斜視図／断面図である（その４）。
【図１３】本発明の好適な実施形態の埋込み形ＤＲＡＭの製造プロセスを概略示す斜視図／断面図である（その５）。
【図１４】本発明の好適な実施形態の埋込み形ＤＲＡＭの製造プロセスを概略示す斜視図／断面図である（その６）。
【図１５】本発明の好適な実施形態の埋込み形ＤＲＡＭの製造プロセスを概略示す斜視図／断面図である（その７）。
【図１６】本発明の好適な実施形態の埋込み形ＤＲＡＭの製造プロセスを概略示す斜視図／断面図である（その８）。
【符号の説明】
２００    基板
２０１    絶縁構造体
２０２    パッド酸化物
２０３    論理装置領域
２０４    ポリシリコン層
２０４’    Ｎ+ タイプのポリシリコン層
２０４”    Ｐ+ タイプのポリシリコン層
２０４’ａ    Ｎ+ タイプのポリシリコン層
２０４”ａ    Ｐ+ タイプのポリシリコン層
２０４’ｂ    Ｎ+ タイプのポリシリコン層
２０４”ｂ    Ｐ+ タイプのポリシリコン層
２０５    メモリ装置領域
２１２    絶縁層
２１２ａ    絶縁層
２１２ｂ    絶縁層
２２４    サリサイド層
【図１】
0003697358.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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