(57)【特許請求の範囲】
【請求項１】
浮遊ゲート電極を有する記憶素子に接続されたソース領域に電圧を印加し、該ソース領域と浮遊ゲート電極とのオーバーラップ部から、浮遊ゲート電極中に蓄積された電荷をトンネル電流によって抜き取ることにより消去を行うメモリトランジスタ、周辺回路を構成する周辺トランジスタ、および入出力回路を構成する入出力トランジスタから成る不揮発性半導体記憶装置であって、
メモリトランジスタは、そのソース領域（５０）が、メモリトランジスタのドレイン領域の拡散深さ、周辺トランジスタおよび入出力トランジスタのソース領域（５５，５７）およびドレイン領域（５６，５８）の拡散深さよりも深い高濃度の不純物層からなるＥＳＤ耐性を確保する拡散深さを有し、
また入出力トランジスタは、そのソース領域（５５）に隣接するソースコンタクト領域（５１）とドレイン領域（５６）に隣接するドレインコンタクト領域（５２）を具えて、該ソースコンタクト領域（５１）とドレインコンタクト領域（５２）とは、メモリトランジスタの前記ソース領域（５０）の拡散深さとほぼ同じ高濃度の不純物層からなるＥＳＤ耐性を確保する拡散深さを有し、
さらにメモリトランジスタの前記ソース領域（５０）と入出力トランジスタの前記ソースコンタクト領域（５１）と入出力トランジスタの前記ドレインコンタクト領域（５２）とは、前記高濃度の不純物層からなるＥＳＤ耐性を確保する拡散深さの深い部分と、より高濃度の不純物層からなる拡散深さの浅い部分とを有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置において、
さらに上記構造のメモリトランジスタ、周辺トランジスタ、および入出力トランジスタの全面を覆うように表面が平坦な層間絶縁膜が設けられ、上記メモリトランジスタのソース領域（５０）およびドレイン領域（５４）と、入出力トランジスタのソースコンタクト領域（５１）およびドレインコンタクト領域（５２）と、周辺トランジスタのソース領域およびドレイン領域とは該層間絶縁膜に形成された窓を通して金属配線と接続されている
ことを特徴とする不揮発性半導体記憶装置。
【請求項３】
浮遊ゲート電極を有する記憶素子に接続されたソース領域に電圧を印加し、該ソース領域と浮遊ゲート電極とのオーバーラップ部から、浮遊ゲート電極中に蓄積された電荷をトンネル電流によって抜き取ることにより消去を行うメモリトランジスタ、周辺回路を構成する周辺トランジスタ、および入出力回路を構成する入出力トランジスタから成る不揮発性半導体記憶装置の製造方法であって、 
第１段階として、メモリトランジスタのソース領域（５０）、入出力トランジスタのソース領域（５５）に隣接するソースコンタクト領域（５１）および入出力トランジスタのドレイン領域（５６）に隣接するドレインコンタクト領域（５２）に、不純物添加によりＥＳＤ耐性を確保するように高濃度の不純物層を深く形成した後に、
第２段階として、メモリトランジスタのドレイン領域、周辺トランジスタおよび入出力トランジスタのソース領域（５５，５７）およびドレイン領域（５６，５８）に、不純物添加により高濃度の不純物層を浅く形成するとともに、
同時にメモリトランジスタの前記ソース領域（５０）、入出力トランジスタの前記ソースコンタクト領域（５１）、および入出力トランジスタの前記ドレインコンタクト領域（５２）に再び不純物を添加して、メモリトランジスタの前記ソース領域（５０）、入出力トランジスタの前記ソースコンタクト領域（５１）および入出力トランジスタの前記ドレインコンタクト領域（５２）の前記ＥＳＤ耐性を確保するように高濃度の不純物層を深く形成した部分の表面の浅い部分に、より高濃度の不純物層を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置の製造方法において、
さらに上記メモリトランジスタ、周辺トランジスタ、および入出力トランジスタの全面を覆うように平坦な表面の層間絶縁膜を形成して、該層間絶縁膜にメモリトランジスタのソース領域（５０）およびドレイン領域（５４）と、入出力トランジスタのソースコンタクト領域（５１）およびドレインコンタクト領域（５２）と、周辺トランジスタのソース領域およびドレイン領域を露出させる窓を開口させ、該窓を通して金属配線を設ける
ことを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、浮遊ゲート電極と制御ゲート電極とを備えた、ＥＥＰＲＯＭ、フラッシュ型ＥＰＲＯＭ、フラッシュ型ＥＥＰＲＯＭなどの不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置の大容量化、高集積化に伴い、微細加工が必須となってきている。露光・エッチングの微細加工技術のみならず、トランジスタのソース領域およびドレイン領域の接合深さを浅く保つために、工程内の熱処理の低温化も押し進められている。
【０００３】
【発明が解決しようとする課題】
熱処理の低温化は、不純物拡散層の拡がりを抑えるので微細加工には有利である。しかし、その反面、高耐圧を必要とする入出力トランジスタのＥＳＤ（ Electrostatic Discharge )耐性が低下する、という問題があった。
【０００４】
こために、ＥＳＤ耐性が熱処理低温化の律則条件となる、という問題を生じていた。
【０００５】
本発明は、上記の問題点を解決して、工程の低温化を維持したままＥＳＤ耐性を確保することのできる不揮発性半導体記憶装置およびその製造方法を提供することを目的とする。
【０００６】
【課題を解決するための手段】
上記の目的を達成するために、本発明に係る不揮発性半導体記憶装置とその製造方法は、以下のように構成される。
（１）浮遊ゲート電極を有する記憶素子に接続されたソース領域に電圧を印加し、該ソース領域と浮遊ゲート電極とのオーバーラップ部から、浮遊ゲート電極中に蓄積された電荷をトンネル電流によって抜き取ることにより消去を行うメモリトランジスタ、周辺回路を構成する周辺トランジスタ、および入出力回路を構成する入出力トランジスタから成る不揮発性半導体記憶装置であって、
メモリトランジスタは、そのソース領域（５０）が、メモリトランジスタのドレイン領域の拡散深さ、周辺トランジスタおよび入出力トランジスタのソース領域（５５，５７）およびドレイン領域（５６，５８）の拡散深さよりも深い高濃度の不純物層からなるＥＳＤ耐性を確保する拡散深さを有し、
また入出力トランジスタは、そのソース領域（５５）に隣接するソースコンタクト領域（５１）とドレイン領域（５６）に隣接するドレインコンタクト領域（５２）を具えて、該ソースコンタクト領域（５１）とドレインコンタクト領域（５２）とは、メモリトランジスタの前記ソース領域（５０）の拡散深さとほぼ同じ高濃度の不純物層からなるＥＳＤ耐性を確保する拡散深さを有し、
さらにメモリトランジスタの前記ソース領域（５０）と入出力トランジスタの前記ソースコンタクト領域（５１）と入出力トランジスタの前記ドレインコンタクト領域（５２）とは、前記高濃度の不純物層からなるＥＳＤ耐性を確保する拡散深さの深い部分と、より高濃度の不純物層からなる拡散深さの浅い部分とを有することを特徴とする不揮発性半導体記憶装置の構成。
（２）前項（１）に記載の不揮発性半導体記憶装置において、
さらに上記構造のメモリトランジスタ、周辺トランジスタ、および入出力トランジスタの全面を覆うように表面が平坦な層間絶縁膜が設けられ、上記メモリトランジスタのソース領域（５０）およびドレイン領域（５４）と、入出力トランジスタのソースコンタクト領域（５１）およびドレインコンタクト領域（５２）と、周辺トランジスタのソース領域およびドレイン領域とは該層間絶縁膜に形成された窓を通して金属配線と接続されている
ことを特徴とする不揮発性半導体記憶装置の構成。
（３）浮遊ゲート電極を有する記憶素子に接続されたソース領域に電圧を印加し、該ソース領域と浮遊ゲート電極とのオーバーラップ部から、浮遊ゲート電極中に蓄積された電荷をトンネル電流によって抜き取ることにより消去を行うメモリトランジスタ、周辺回路を構成する周辺トランジスタ、および入出力回路を構成する入出力トランジスタから成る不揮発性半導体記憶装置の製造方法であって、 
第１段階として、メモリトランジスタのソース領域（５０）、入出力トランジスタのソース領域（５５）に隣接するソースコンタクト領域（５１）、および入出力トランジスタのドレイン領域（５６）に隣接するドレインコンタクト領域（５２）に、不純物添加によりＥＳＤ耐性を確保するように高濃度の不純物層を深く形成した後に、
第２段階として、メモリトランジスタのドレイン領域、周辺トランジスタおよび入出力トランジスタのソース領域（５５，５７）およびドレイン領域（５６，５８）に、不純物添加により高濃度の不純物層を浅く形成するとともに、
同時にメモリトランジスタの前記ソース領域（５０）、入出力トランジスタの前記ソースコンタクト領域（５１）、および入出力トランジスタの前記ドレインコンタクト領域（５２）に再び不純物を添加して、メモリトランジスタの前記ソース領域（５０）、入出力トランジスタの前記ソースコンタクト領域（５１）、および入出力トランジスタの前記ドレインコンタクト領域（５２）の前記ＥＳＤ耐性を確保するように高濃度の不純物層を深く形成した部分の表面の浅い部分に、より高濃度の不純物層を形成する
ことを特徴とする不揮発性半導体記憶装置の製造方法の構成。
（４）前項（３）に記載の不揮発性半導体記憶装置の製造方法において、
さらに上記メモリトランジスタ、周辺トランジスタ、および入出力トランジスタの全面を覆うように平坦な表面の層間絶縁膜を形成して、該層間絶縁膜にメモリトランジスタのソース領域（５０）およびドレイン領域（５４）と、入出力トランジスタのソースコンタクト領域（５１）およびドレインコンタクト領域（５２）と、周辺トランジスタのソース領域およびドレイン領域を露出させる窓を開口させ、該窓を通して金属配線を設ける
ことを特徴とする不揮発性半導体記憶装置の製造方法の構成。
【０００７】
【作用】
(1)一般に、半導体装置の製造において、微細加工および熱処理の高温側の温度を律則するのは、トランジスタのソース領域およびドレイン領域の接合深さである。このため、微細加工を必要とする場合には、トランジスタのソース・ドレイン領域形成工程後の熱処理を抑える必要がある。
【０００８】
(2)  また、トランジスタのＥＳＤ耐性は、ソース・ドレイン領域の接合深さが深い方が高い。特に、金属配線層とのコンタクト窓下のソース・ドレイン領域には、高電圧の印加によって金属配線層を構成する金属のスパイクが発生し、ソース・ドレイン接合を破壊するため、金属配線層とのコンタクト窓下のソース・ドレイン領域の接合深さは、深い方が良い。
【０００９】
(1) および(2) に述べたことから、入出力トランジスタのソース・ドレイン領域に接続される金属配線層のコンタクト窓下に、ソース・ドレイン領域の接合深さより深い拡散層を形成すれば、ＥＳＤ耐性を確保することが可能になることがわかる。しかも、入出力トランジスタのソース・ドレイン領域は、コンタクト窓下の拡散層と独立に、浅く形成することができるので、不揮発性半導体記憶装置の微細加工が可能となる。
【００１０】
しかしながら、上記の方法は、入出力トランジスタのソース・ドレイン領域に接続された金属配線層とのコンタクト窓下の拡散層を形成するために、フォトリソグラフィ工程とイオン注入工程とが増加することとなるので、製造コストの増大を招く。
【００１１】
一方、浮遊ゲート電極を有する記憶素子に接続されたソース領域またはドレイン領域に電圧を印加し、ソース領域またはドレイン領域と浮遊ゲート電極とのオーバーラップ部から、浮遊ゲート電極中に蓄積された電荷をトンネル電流によって抜き取ることにより消去を行うメモリトランジスタにおいては、消去の際に高電圧がソース領域またはドレイン領域に印加されるので、接合の耐圧を確保するため、ソース領域またはドレイン領域の接合深さを深く、かつ滑らかに形成している。
【００１２】
本発明は、メモリトランジスタのソース・ドレイン領域形成工程の際に、入出力トランジスタのソース・ドレイン領域に接続される金属配線層とのコンタクト窓下の拡散層を同時に形成することにより、上記問題点を解決したものである。
【００１３】
その結果、マスク工程の増加を招くことなく、従来工程のままで、入出力トランジスタのソース・ドレイン領域に接続される金属配線層とのコンタクト窓下の拡散層の接合深さを深く形成することができ、ＥＳＤ耐性を確保することが可能となった。
【００１４】
【実施例】
（実施例１）
図１は、実施例１を示す図である。
【００１５】
同図において、１１はｐ−Ｓｉ基板、１４はメモリトランジスタの浮遊ゲート電極、１８はメモリトランジスタの制御ゲート電極、２０はメモリトランジスタのソース領域、２１はメモリトランジスタのドレイン領域、２２は入出力トランジスタのソースコンタクト領域、２３は入出力トランジスタのドレインコンタクト領域、２５は入出力トランジスタのソース領域、２６は入出力トランジスタのドレイン領域、２７は周辺トランジスタのソース領域、２８は周辺トランジスタのドレイン領域、２９は絶縁膜、３０はメモリトランジスタのソース電極、３１はメモリトランジスタのドレイン電極、３２は入出力トランジスタのソース電極、３３は入出力トランジスタのドレイン電極、３４は周辺トランジスタのソース電極、３５は周辺トランジスタのドレイン電極である。
【００１６】
図に示すように、入出力トランジスタのソースコンタクト領域２２およびドレインコンタクト領域２３と、メモリトランジスタのソース領域２０およびドレイン領域２１とは、接合深さが同じ深さに深く形成されている。これにより、入出力トランジスタのソース電極３２とソースコンタクト領域２２との接続、およびドレイン電極３３とドレインコンタクト領域２３との接続が良好になされ、ＥＳＤ耐性を確保することができる。
【００１７】
次に、図１に至る製造工程を説明する。
【００１８】
［工程１，図２］
ｐ−Ｓｉ基板１１上にＬＯＣＯＳ法によりフィールド酸化膜１２を形成する。
【００１９】
トランジスタ形成領域に１００〜２００Åの厚さのゲート酸化膜１３を形成する。
【００２０】
［工程２，図３］
全面に１０００〜３０００Åの厚さにポリＳｉを堆積した後パターニングして、メモリトランジスタの浮遊ゲート電極１４、入出力トランジスタのゲート電極１５、および周辺トランジスタのゲート電極１６を形成する。
【００２１】
メモリトランジスタの浮遊ゲート電極１４上に１００〜３００Åの厚さのＳｉＯ2 から成る層間絶縁膜１７を介して、３０００〜５０００Åの厚さのポリＳｉから成る制御ゲート電極１８を形成する。
【００２２】
［工程３，図４］
全面に第１レジスト１９を塗布した後、入出力トランジスタのソース・ドレイン形成領域、および周辺トランジスタ形成領域を覆うようにパターニングする。
【００２３】
第１レジスト１９をマスクとし、加速エネルギー６０〜１００ｋｅＶ、ドーズ量１０13〜１０16ｃｍ-2の条件で、Ｐ+ もしくはＡｓ+ をイオン注入して、メモリトランジスタのソース領域２０およびドレイン領域２１、入出力トランジスタのソースコンタクト領域２２およびドレインコンタクト領域２３を形成する。
【００２４】
［工程４，図５］
全面に第２レジスト２４を塗布した後、メモリトランジスタを覆うようにパターニングする。
【００２５】
第２レジスト２４をマスクとし、加速エネルギー６０〜１００ｋｅＶ、ドーズ量１０13〜１０16ｃｍ-2の条件で、Ｐ+ もしくはＡｓ+ をイオン注入して、入出力トランジスタのソース領域２５およびドレイン領域２６、周辺トランジスタのソース領域２７およびドレイン領域２８を形成する。
【００２６】
［工程５，図１］
全面に厚さ３０００〜８０００ÅのＰＳＧから成る絶縁膜２９を形成する。
【００２７】
絶縁膜２９の所定部分を開口した後、全面にＡｌを堆積する。
【００２８】
Ａｌをパターニングして、メモリトランジスタのソース電極３０、メモリトランジスタのドレイン電極３１、入出力トランジスタのソース電極３２、入出力トランジスタのドレイン電極３３、周辺トランジスタのソース電極３４、および周辺トランジスタのドレイン電極３５を形成する。
【００２９】
以上の各工程を経て、本実施例の不揮発性半導体記憶装置が完成する。
【００３０】
（実施例２）
図６は、実施例２を示す図である。
【００３１】
同図において、４１はｐ−Ｓｉ基板、４４はメモリトランジスタの浮遊ゲート電極、４８はメモリトランジスタの制御ゲート電極、５０はメモリトランジスタのソース領域、５１は入出力トランジスタのソースコンタクト領域、５２は入出力トランジスタのドレインコンタクト領域、５４はメモリトランジスタのドレイン領域、５５は入出力トランジスタのソース領域、５６は入出力トランジスタのドレイン領域、５７は周辺トランジスタのソース領域、５８は周辺トランジスタのドレイン領域、５９は絶縁膜、６０はメモリトランジスタのソース電極、６１はメモリトランジスタのドレイン電極、６２は入出力トランジスタのソース電極、６３は入出力トランジスタのドレイン電極、６４は周辺トランジスタのソース電極、６５は周辺トランジスタのドレイン電極である。
【００３２】
本実施例は、メモリトランジスタの消去用の高電圧をソース領域５０のみに印加するものである。したがって、メモリトランジスタのドレイン領域５４は浅く形成されている。
【００３３】
図に示すように、入出力トランジスタのソースコンタクト領域５１およびドレインコンタクト領域５２と、メモリトランジスタのソース領域５０とは、接合深さが同じ深さに深く形成されている。これにより、入出力トランジスタのソース電極６２とソースコンタクト領域５１との接続、およびドレイン電極６３とドレインコンタクト領域５２との接続が良好になされ、ＥＳＤ耐性を確保することができる。
【００３４】
次に、図６に至る製造工程を説明する。
【００３５】
［工程１，図７］
ｐ−Ｓｉ基板４１上にＬＯＣＯＳ法によりフィールド酸化膜４２を形成する。
【００３６】
トランジスタ形成領域に１００〜２００Åの厚さのゲート酸化膜４３を形成する。
【００３７】
全面に１０００〜３０００Åの厚さにポリＳｉを堆積した後パターニングして、メモリトランジスタの浮遊ゲート電極４４、入出力トランジスタのゲート電極４５、および周辺トランジスタのゲート電極４６を形成する。
【００３８】
メモリトランジスタの浮遊ゲート電極４４上に１００〜３００Åの厚さのＳｉＯ2 から成る層間絶縁膜４７を介して、３０００〜５０００Åの厚さのポリＳｉから成る制御ゲート電極４８を形成する。
【００３９】
全面に第１レジスト４９を塗布した後、メモリトランジスタのドレイン形成領域、入出力トランジスタのソース・ドレイン形成領域、および周辺トランジスタ形成領域を覆うようにパターニングする。
【００４０】
第１レジスト４９をマスクとし、加速エネルギー６０〜１００ｋｅＶ、ドーズ量１０13〜１０16ｃｍ-2の条件で、Ｐ+ もしくはＡｓ+ をイオン注入して、メモリトランジスタのソース領域５０、入出力トランジスタのソースコンタクト領域５１およびドレインコンタクト領域５２を形成する。
【００４１】
次の工程２には、２通りの方法がある。工程２ａ、工程２ｂとして区別する。
【００４２】
［工程２ａ，図８］
全面に第２レジスト５３を塗布した後、メモリトランジスタのソース領域５０を覆うようにパターニングする。
【００４３】
第２レジスト５３をマスクとし、加速エネルギー６０〜１００ｋｅＶ、ドーズ量１０13〜１０16ｃｍ-2の条件で、Ｐ+ もしくはＡｓ+ をイオン注入して、メモリトランジスタのドレイン領域５４、入出力トランジスタのソース領域５５およびドレイン領域５６、周辺トランジスタのソース領域５７およびドレイン領域５８を形成する。
【００４４】
［工程２ｂ，図９］
加速エネルギー６０〜１００ｋｅＶ、ドーズ量１０13〜１０16ｃｍ-2の条件で、Ｐ+ もしくはＡｓ+ をイオン注入して、メモリトランジスタのドレイン領域５４、入出力トランジスタのソース領域５５およびドレイン領域５６、周辺トランジスタのソース領域５７およびドレイン領域５８を形成する。メモリトランジスタのソース領域５０は、２度のイオン注入により低抵抗化される。
【００４５】
［工程３，図６］
全面に厚さ３０００〜８０００ÅのＰＳＧから成る絶縁膜５９を形成する。
【００４６】
絶縁膜５９の所定部分を開口した後、全面にＡｌを堆積する。
【００４７】
Ａｌをパターニングして、メモリトランジスタのソース電極６０、メモリトランジスタのドレイン電極６１、入出力トランジスタのソース電極６２、入出力トランジスタのドレイン電極６３、周辺トランジスタのソース電極６４、および周辺トランジスタのドレイン電極６５を形成する。
【００４８】
以上の各工程を経て、本実施例の不揮発性半導体記憶装置が完成する。
【００４９】
【発明の効果】
本発明によれば、入出力トランジスタのソース領域およびドレイン領域と金属配線層との接続を、ソース領域およびドレイン領域に隣接して、不純物を深く拡散して形成されたソースコンタクト領域およびドレインコンタクト領域を介して行うことができるので、ＥＳＤ耐性を確保することが可能となる。しかも、入出力トランジスタ以外のトランジスタのソース領域およびドレイン領域の接合深さは浅く形成できるので、不揮発性半導体記憶装置の微細加工が可能となる。
【００５０】
さらに、マスク工程数の増加はなく従来工程のままであるので、不揮発性半導体記憶装置の大容量化、性能向上、および低コスト化を実現できる。
【図面の簡単な説明】
【図１】  実施例１を示す図である。
【図２】  実施例１の工程１を示す図である。
【図３】  実施例１の工程２を示す図である。
【図４】  実施例１の工程３を示す図である。
【図５】  実施例１の工程４を示す図である。
【図６】  実施例２を示す図である。
【図７】  実施例２の工程１を示す図である。
【図８】  実施例２の工程２ａを示す図である。
【図９】  実施例２の工程２ｂを示す図である。
【符号の説明】
１１  ｐ−Ｓｉ基板
１４  メモリトランジスタの浮遊ゲート電極
１８  メモリトランジスタの制御ゲート電極
２０  メモリトランジスタのソース領域
２１  メモリトランジスタのドレイン領域
２２  入出力トランジスタのソースコンタクト領域
２３  入出力トランジスタのドレインコンタクト領域
２５  入出力トランジスタのソース領域
２６  入出力トランジスタのドレイン領域
２７  周辺トランジスタのソース領域
２８  周辺トランジスタのドレイン領域
２９  絶縁膜
３０  メモリトランジスタのソース電極
３１  メモリトランジスタのドレイン電極
３２  入出力トランジスタのソース電極
３３  入出力トランジスタのドレイン電極
３４  周辺トランジスタのソース電極
３５  周辺トランジスタのドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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