(57)【特許請求の範囲】
【請求項１】
入力信号から入力信号と同位相である第１の出力信号と、該第１の出力信号と変化が逆相の電圧関係にある第２の出力信号とを得る入力増幅手段と、前記入力増幅手段の第１の出力信号が一端に入力され、サンプル期間は閉成されホールド期間は開放される第１のスイッチング手段と、前記入力増幅手段の第２の出力信号が一端に入力され、常に開放状態の第２のスイッチング手段と、前記第１のスイッチング手段の他端を一方の入力端子に、また前記第２のスイッチング手段の他端を他方の入力端子に接続した加算手段と、該加算手段の出力端子と第１の基準電圧源間に接続され、サンプル電圧を保持するコンデンサとを具備したことを特徴とするサンプル・ホールド回路。
【請求項２】
前記第１のスイッチング手段は、ベースに前記第１の出力信号が入力され、コレクタを第２の基準電圧源に接続し、エミッタを第１の抵抗の一端と他端が第３の基準電圧源に接続された第１の定電流源の一端に接続した第１のトランジスタと、ベースを前記第１の抵抗の他端に接続し、コレクタを第２の基準電圧源に接続した第２のトランジスタと、ベースを第１の制御信号の入力端子に、コレクタを前記第２のトランジスタのベースに接続し、エミッタを他端が第３の基準電圧源に接続された第２の定電流源の一端に接続した第３のトランジスタと、ベースを前記第１の制御信号と電圧変化が逆相の第２の制御信号の入力端子に、コレクタを前記第２のトランジスタのエミッタに、エミッタを前記第２の定電流源の一端に接続した第４のトランジスタとで構成され、前記第２のスイッチング手段は、ベースに前記第２の出力信号が入力され、コレクタを第２の基準電圧源に接続し、エミッタを第２の抵抗の一端と他端が第３の基準電圧源に接続された第３の定電流源の一端に接続した第５のトランジスタと、ベースを前記第２の抵抗の他端に接続し、コレクタを第２の基準電圧源に接続した第６のトランジスタと、ベースを第４の基準電圧源に接続し、コレクタを前記第６のトランジスタのベースに接続し、エミッタを他端が第３の基準電圧源に接続された第４の定電流源の一端に接続した第７のトランジスタと、ベースを第５基準電圧源に接続し、コレクタを前記第６のトランジスタのエミッタに接続し、エミッタを前記第４の定電流源の一端に接続した第８のトランジスタとで構成され、前記加算手段は、前記第２のトランジスタのエミッタに一端を接続し他端を前記コンデンサに接続した第３の抵抗と、前記第６のトランジスタのエミッタに一端を接続し他端を前記コンデンサに接続した第４の抵抗とで構成されていることを特徴とする請求項１記載のサンプル・ホールド回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、サンプル・ホールド回路に関わり、特にモノリシックＩＣで構成するのに適するサンプル・ホールド回路に関する。
【０００２】
【従来の技術】
従来、サンプル・ホールド回路としては、図３に示すような構成のものが知られている。このサンプル・ホールド回路は、次のように構成されている。すなわち、信号入力端子20はＮＰＮトランジスタＱ20のベースに接続されており、トランジスタＱ20のコレクタは電源ＶCCに、またエミッタは定電流源Ｉ20に接続されている。定電流源Ｉ20はトランジスタＱ20のバイアス電流を決めるためのものである。またトランジスタＱ20のエミッタは、抵抗Ｒ20を介してトランジスタＱ23のベースに接続されている。そしてトランジスタＱ23のコレクタは電源ＶCCに、またエミッタはコンデンサＣ20及びバッファアンプ23の入力に接続されている。トランジスタＱ21とトランジスタＱ22はエミッタ結合されており、その共通接続点に定電流源Ｉ21が接続されている。またトランジスタＱ21のコレクタはトランジスタＱ23のベースに、トランジスタＱ22のコレクタはトランジスタＱ23のエミッタに接続され、そしてトランジスタＱ21，Ｑ22の各ベースに接続された端子21，端子22に入力される制御信号／φ，φによって定電流源Ｉ21に流れ込む電流の経路を切り換えるようになっている。そして、トランジスタＱ23のエミッタにはコンデンサＣ20が接続されると共に、バッファアンプ23を介して出力端子24が接続されている。
【０００３】
また、特公平６−３２２３７号には図４に示すような構成のサンプル・ホールド回路が開示されている。なお、図４においては、図３に示した従来例と同一又は対応する部材には同一符号を付して示し、その説明を省略する。図３に示した従来例と異なる点は、コレクタを電源電圧ＶCCに接続し、ベースを抵抗Ｒ21とツェナーダイオードＺＤに接続し、エミッタをトランジスタＱ23のベースに接続したトランジスタＱ24を設けている点である。
【０００４】
次に、図３に示した従来のサンプル・ホールド回路の動作について説明する。端子21，端子22に印加される制御信号／φ，φは互いに電圧変化が逆相の信号であり、／φがＬレベル、φがＨレベルの場合、図３に示した回路はサンプルモードに、また／φがＨレベル、φがＬレベルの場合、ホールドモードに設定される。まずサンプル期間において、サンプルモードに設定されると、トランジスタＱ21はオフ、トランジスタＱ22はオンとなり、定電流源Ｉ21はトランジスタＱ23のバイアス電流となり、トランジスタＱ23もオンとなる。これにより信号入力端子20に印加された入力信号ＶINは、トランジスタＱ20，抵抗Ｒ20及びトランジスタＱ23を介してコンデンサＣ20に印加される。すなわちトランジスタがオンの時のベース・エミッタ間電圧をＶBEとし、またトランジスタＱ23のベース電流による抵抗Ｒ20の電圧降下を無視すると、コンデンサＣ20には、次式（１）で表される電圧が印加される。
ＶIN−ＶBE(Q20) −ＶBE(Q23)   ・・・・・・・・・・・（１）
したがって、入力信号ＶINを直流的にレベルシフトした信号がバッファアンプ23を介して出力端子24より出力される。
【０００５】
次に、ホールド期間において、ホールドモードに設定されると、トランジスタＱ21はオン、トランジスタＱ22はオフとなり、定電流源Ｉ21の電流はトランジスタＱ20−抵抗Ｒ20−トランジスタＱ21の経路を流れ、トランジスタＱ23はオフとなる。したがって、トランジスタＱ22，トランジスタＱ23が共にオフなので、コンデンサＣ20における電流の流入出はなく、コンデンサＣ20において、サンプル期間からホールド期間に変化する直前の電位が保持される。
【０００６】
ここでコンデンサＣ20に保持された保持電圧をＶHCとしたとき、
ＶIN−ＶBE(Q20) −Ｉ21・Ｒ20＜ＶHC  ・・・・・・・・（２）
上記（２）式を満足するように、定電流源Ｉ21，抵抗Ｒ20の値Ｉ21，Ｒ20を設定すれば、ホールド期間中にトランジスタＱ23は常に逆バイアスとなり、保持電圧ＶHCは入力信号ＶINの変化によらず一定電圧となり、バッファアンプ23を介して出力端子24より出力される。
【０００７】
次に、図４に示した従来例の動作の図３に示したものとの差異について説明する。トランジスタＱ24のベースは、制御信号／φがＨレベルのときのＶH と、トランジスタＱ24がオンするに必要なベース・エミッタ間電圧ＶBE(Q24) との和に設定される。このように設定することにより、ホールド期間中入力信号ＶINのレベルが下がり接続点Ｎ20の電位がＶH となると、トランジスタＱ24がオンとなり、接続点Ｎ20がＶH 以下になろうとしても、トランジスタＱ24によりＶH 一定に保たれる。したがってトランジスタＱ21は飽和しない。
【０００８】
またホールド期間中トランジスタＱ23がオンにならないためには、コンデンサＣ20における保持電圧ＶHCがＶH 以上となる必要がある。したがって入力信号ＶINの最低電圧ＶINMIN は、次式（３）となる。
ＶINMIN ＝ＶBE(Q20) ＋ＶBE(Q23) ＋ＶH   ・・・・・・（３）
また図３に示した従来例における入力信号ＶINの最低電圧ＶINMIN は、次式（４）となる。
ＶINMIN ＝ＶBE(Q20) ＋Ｉ21・Ｒ20＋ＶH   ・・・・・・（４）
ここで、Ｉ21・Ｒ20は、常にＶBE(Q23) 以上に設定されているので、次式（５）が成立する。
ＶBE(Q20) ＋Ｉ21・Ｒ20＋ＶH ＞ＶBE(Q20) ＋ＶBE(Q23) ＋ＶH ・・（５）
したがって、図３に示した従来例より図４に示す従来例の方が入力電圧の最低電圧を低くすることができ、その結果ダイナミックレンジを拡大することができる。
【０００９】
【発明が解決しようとする課題】
ところで、図３に示したサンプル・ホールド回路では、ホールド期間にトランジスタＱ23をオフとし、また逆バイアスにすることによってコンデンサＣ20における保持電圧ＶHCを、入力信号ＶINによらず一定にしようとするものである。しかし、トランジスタのベース・エミッタ間に存在する接合容量の影響により、実際には入力信号ＶINに従って変化する接続点Ｎ20の電圧の変化が、トランジスタＱ23のベース・エミッタ間の接合容量を介して僅かながらもコンデンサＣ20に印加され、これがバッファアンプ23を介して出力されるため、ホールド期間における重要な特性の一つであるフィードスルー除去比を悪化させる。また図４に示したサンプル・ホールド回路においても、ダイナミックレンジの拡大の改善はなされているが、フィードスルー低減に関しては、同様に改善はなされていない。
【００１０】
本発明は、従来のサンプル・ホールド回路の上記問題点を解消するためになされたもので、請求項１記載の発明は、フィードスルーを低減できるようにしたサンプル・ホールド回路を提供することを目的とする。また請求項２記載の発明は、フィードスルーを低減し且つトランジスタの特性が揃い易いモノリシックＩＣ化に好適なサンプル・ホールド回路を提供することを目的とする。
【００１１】
【課題を解決するための手段及び作用】
上記問題点を解決するため、請求項１記載の発明は、入力信号から入力信号と同位相である第１の出力信号と、該第１の出力信号と変化が逆相の電圧関係にある第２の出力信号とを得る入力増幅手段と、前記入力増幅手段の第１の出力信号が一端に入力され、サンプル期間は閉成されホールド期間は開放される第１のスイッチング手段と、前記入力増幅手段の第２の出力信号が一端に入力され、常に開放状態の第２のスイッチング手段と、前記第１のスイッチング手段の他端を一方の入力端子に、また前記第２のスイッチング手段の他端を他方の入力端子に接続した加算手段と、該加算手段の出力端子と第１の基準電圧源間に接続され、サンプル電圧を保持するコンデンサとでサンプル・ホールド回路を構成するものである。
【００１２】
このように構成されたサンプル・ホールド回路においては、サンプル期間には第１のスイッチング手段がオン状態となり、入力増幅手段から出力される第１の出力信号は加算手段の一方の入力端子に入力される。第２のスイッチング手段はオフ状態であるので、第１の出力信号が加算手段を介して出力され、コンデンサに保持される。またホールド期間には第１のスイッチング手段がオフ状態となり、コンデンサにおいてサンプル電圧が保持されるが、このとき第１の出力信号のうち第１のスイッチング手段が開放時の漏れ成分もコンデンサに伝達され、入力信号の変化による影響が現れることになる。しかし第２のスイッチング手段はサンプル期間、ホールド期間に拘わらず常にオフ状態であり、第２の出力信号のうち第２のスイッチング手段がオフ時の漏れ成分のみがコンデンサに伝達される。したがって、第１のスイッチング手段と第２のスイッチング手段とを同様な構成とすることにより、第１の出力信号と第２の出力信号とは互いに変化が逆相な電圧関係であるので、ホールド期間にスイッチング手段からの漏れ成分は互いに相殺され、コンデンサにおいて入力信号の変化による影響は現れず、フィードスルー除去比を向上させることができる。
【００１３】
請求項２記載の発明は、請求項１記載のサンプル・ホールド回路において、前記第１のスイッチング手段を、ベースに前記第１の出力信号が入力され、コレクタを第２の基準電圧源に接続し、エミッタを第１の抵抗の一端と他端が第３の基準電圧源に接続された第１の定電流源の一端に接続した第１のトランジスタと、ベースを前記第１の抵抗の他端に接続し、コレクタを第２の基準電圧源に接続した第２のトランジスタと、ベースを第１の制御信号の入力端子に、コレクタを前記第２のトランジスタのベースに接続し、エミッタを他端が第３の基準電圧源に接続された第２の定電流源の一端に接続した第３のトランジスタと、ベースを前記第１の制御信号と電圧変化が逆相の第２の制御信号の入力端子に、コレクタを前記第２のトランジスタのエミッタに、エミッタを前記第２の定電流源の一端に接続した第４のトランジスタとで構成し、前記第２のスイッチング手段を、ベースに前記第２の出力信号が入力され、コレクタを第２の基準電圧源に接続し、エミッタを第２の抵抗の一端と他端が第３の基準電圧源に接続された第３の定電流源の一端に接続した第５のトランジスタと、ベースを前記第２の抵抗の他端に接続し、コレクタを第２の基準電圧源に接続した第６のトランジスタと、ベースを第４の基準電圧源に接続し、コレクタを前記第６のトランジスタのベースに接続し、エミッタを他端が第３の基準電圧源に接続された第４の定電流源の一端に接続した第７のトランジスタと、ベースを第５基準電圧源に接続し、コレクタを前記第６のトランジスタのエミッタに接続し、エミッタを前記第４の定電流源の一端に接続した第８のトランジスタとで構成し、前記加算手段を、前記第２のトランジスタのエミッタに一端を接続し他端を前記コンデンサに接続した第３の抵抗と、前記第６のトランジスタのエミッタに一端を接続し他端を前記コンデンサに接続した第４の抵抗とで構成するものである。
【００１４】
このように構成したサンプル・ホールド回路においては、第１のスイッチング手段と第２のスイッチング手段とが同一の回路構成であり、特性が揃うことが望ましいので、モノリシックＩＣ化に好適なサンプル・ホールド回路を実現することができる。
【００１５】
【実施例】
次に実施例について説明する。図１は本発明係るサンプル・ホールド回路の基本的な実施例を示すブロック構成図で、請求項１記載の発明に対応するものである。図１において、１は信号入力端子で、２は入力増幅部であり、信号入力端子１から入力された入力信号ＶINを受け、該入力信号ＶINと同位相の第１の出力信号Ｖ1 と、第１の出力信号Ｖ1 と変化が逆相の電圧関係にある第２の出力信号Ｖ2 とを出力する。３は入力増幅部２の第１の出力信号Ｖ1 の出力端子に接続された第１のスイッチング部で、サンプル期間は閉成状態、ホールド期間は開放状態となるように動作するものであり、４は同じく入力増幅部２の第２の出力信号Ｖ2 の出力端子に接続された第２のスイッチング部で、サンプル期間及びホールド期間に拘わらず開放状態となっているものである。５は第１及び第２のスイッチング部３，４の出力端子に接続された加算部で、該加算部５の出力端子には、一端を第１の基準電圧源（ＧＮＤ）に接続したコンデンサＣ１とバッファアンプ６が接続され、バッファアンプ６の出力側は信号出力端子７に接続されている。
【００１６】
次に、このように構成されたサンプル・ホールド回路の動作について説明する。まず、信号入力端子１に入力信号ＶINを入力する。信号入力端子１に入力された入力信号ＶINは入力増幅部２に入力され、入力増幅部２は互いに変化が逆相の電圧関係にある第１の出力信号Ｖ1 と、第２の出力信号Ｖ2 とを出力する。第１の出力信号Ｖ1 は第１のスイッチング部３に入力され、第１のスイッチング部３は、サンプル期間は閉成、ホールド期間は開放状態となるように動作する。一方、第２の出力信号Ｖ2 は第２のスイッチング部４に入力される。第２のスイッチング部４は、サンプル期間及びホールド期間に拘わらず常に開放状態になっている。したがって、サンプル期間においては、第１の出力信号Ｖ1 が第１のスイッチング部３を介して加算部５に印加され、また第２の出力信号Ｖ2 のうち第２のスイッチング部４の漏れ成分が加算部５に印加される。加算部５の出力はコンデンサＣ１及びバッファアンプ６に接続される。第１の出力信号Ｖ1 と第２の出力信号Ｖ2 とは、互いに変化が逆相の電圧関係になっているので、第２のスイッチング部４からの漏れ成分は、入力信号ＶINに対し利得を下げる影響を与えるが、これは入力増幅部２あるいはバッファアンプ６において利得を調整すれば、補正することが可能である。したがって、サンプル期間においては入力信号ＶINがバッファアンプ６より出力される。
【００１７】
一方、ホールド期間においては、第１のスイッチング部３及び第２のスイッチング部４が共に開放状態なので、コンデンサＣ１にはサンプル期間からホールド期間に変化する直前の電圧ＶHCが保持される。しかし、加算部５には第１の出力信号Ｖ1 のうち第１のスイッチング部３からの漏れ成分が印加され、コンデンサＣ１において保持された電圧ＶHCが入力信号ＶINの変化の影響を受け、ホールド期間におけるフィードスルーの増大をもたらす。ところが、本実施例では第２の出力信号Ｖ2 のうち第２のスイッチング部４からの漏れ成分も加算部５を介してコンデンサＣ１に印加される。そして、第１の出力信号Ｖ1 と第２の出力信号Ｖ2 とは互いに変化が逆相の電圧関係にあるので、第２のスイッチング部４からの漏れ成分は第１のスイッチング部３からの漏れ成分と相殺し合うことになる。結局、コンデンサＣ１に保持された電圧ＶHCは、入力信号ＶINの影響で変化することなく、バッファアンプ６を介して出力され、ホールド期間でのフィードスルーを低減することが可能となる。
【００１８】
以上のように、この実施例においては、ホールド期間に、入力信号の変化が保持電圧に与える影響を、逆位相の変化により相殺することによって、フィードスルーを低減することができる。
【００１９】
次に、本発明の具体的な実施例を図２に基づいて説明する。この実施例は請求項２記載の発明に対応するもので、図１に示した第１実施例と同一又は対応する部材には同一符号を付して示している。この実施例のサンプル・ホールド回路は、入力増幅部２からの第１の出力信号Ｖ1 は第１のトランジスタＱ１のベースに入力され、前記第１のトランジスタＱ１のコレクタは第２の基準電圧源ＶCCに接続され、エミッタは第１の抵抗Ｒ１の一端と第１の定電流源Ｉ１の一端に接続され、前記第１の定電流源Ｉ１の他端は第３の基準電圧源ＶEEに接続されている。前記第１の抵抗Ｒ１の他端は第２のトランジスタＱ２のベースと第３のトランジスタＱ３のコレクタに接続され、前記第２のトランジスタＱ２のエミッタは第４のトランジスタＱ４のコレクタに接続され、前記第３のトランジスタＱ３のエミッタと第４のトランジスタＱ４のエミッタは第２の定電流源Ｉ２の一端に共通に接続され、前記第２の定電流源Ｉ２の他端は前記第３の基準電圧源ＶEEに接続されている。そして前記第３のトランジスタＱ３のベースには、端子８からの第１の制御信号／φが入力され、前記第４のトランジスタＱ４のベースには、端子９からの前記第１の制御信号／φと電圧変化が逆相の第２の制御信号φが入力されるようになっており、以上の構成により第１のスイッチング部を構成している。
【００２０】
次に、前記入力増幅部２からの第２の出力信号Ｖ2 は第５のトランジスタＱ５のベースに入力され、前記第５のトランジスタＱ５のコレクタは第２の基準電圧源ＶCCに接続され、前記第５のトランジスタＱ５のエミッタは第２の抵抗Ｒ２の一端と第３の定電流源Ｉ３の一端に接続され、前記第３の定電流源Ｉ３の他端は第３の基準電圧源ＶEEに接続されている。前記第２の抵抗Ｒ２の他端は第６のトランジスタＱ６のベースと第７のトランジスタＱ７のコレクタ接続され、前記第６のトランジスタＱ６のコレクタは前記第２の基準電圧源ＶCCに接続され、前記第６のトランジスタＱ６のエミッタは第８のトランジスタＱ８のコレクタに接続され、前記第７のトランジスタＱ７のエミッタと第８のトランジスタＱ８のエミッタは第４の定電流源Ｉ４の一端に共通に接続され、前記第４の定電流源Ｉ４の他端は前記第３の基準電圧源ＶEEに接続されている。そして前記第７のトランジスタＱ７のベースには該トランジスタＱ７を常にオンとする第４の基準電圧源Ｖ3 が接続され、前記第８のトランジスタＱ８のベースには該トランジスタＱ８を常にオフとする第５の基準電圧源Ｖ4 が接続されており、以上の構成により第２のスイッチング部を構成している。
【００２１】
また前記第２のトランジスタＱ２のエミッタには第３の抵抗Ｒ３の一端が接続され、前記第６のトランジスタＱ６のエミッタには第４の抵抗Ｒ４の一端が接続され、前記第３の抵抗Ｒ３の他端と前記第４の抵抗Ｒ４の他端を、一端がＧＮＤに接続されたコンデンサＣ１の他端に接続して加算部を構成している。
【００２２】
次に、このように構成された具体的な第２実施例の動作について説明する。端子８，端子９にそれぞれ印加される制御信号／φ，φは互いに電圧変化が逆相である。／φがＬレベル、φがＨレベルの場合はサンプルモードとして動作し、また／φがＨレベル、φがＬレベルの場合はホールドモードとして動作する。まず、サンプル期間においては、トランジスタＱ３はオフ、トランジスタＱ４はオンとなる。したがって定電流源Ｉ２の電流はトランジスタＱ２に流れ、トランジスタＱ２はオンとなりエミッタフォロワとして動作する。入力信号ＶINは入力増幅部２に信号入力端子１から入力される。入力増幅部２は入力信号ＶINに従い変化する第１の出力信号Ｖ1 と、第１の出力信号Ｖ1 と変化が逆相の電圧関係にある第２の出力信号Ｖ2 を出力する。第１の出力信号Ｖ1 は、定電流源Ｉ１によりエミッタフォロワ動作をするトランジスタＱ１及び抵抗Ｒ１を介してトランジスタＱ２のベースに入力される。ここでトランジスタＱ２はエミッタフォロワ動作をするので、接続点Ｎ２（トランジスタＱ２のエミッタ）には第１の出力信号Ｖ1 からトランジスタＱ１，トランジスタＱ２のオン動作時におけるベース・エミッタ間電圧を差し引いた電圧、すなわち次式（６）で表される電圧が発生する。
Ｖ1 −ＶBE(Q1)−ＶBE(Q2)  ・・・・・・・・・・・・・（６）
ただし、ここではトランジスタＱ２のベース電流による抵抗Ｒ１の電圧降下は無視している。
【００２３】
一方、第２の出力信号Ｖ2 は定電流源Ｉ３によりエミッタフォロワ動作をするトランジスタＱ５及び抵抗Ｒ２を介してトランジスタＱ６のベースに入力される。しかし、エミッタ結合された１対のトランジスタＱ７，Ｑ８においては、サンプル期間、ホールド期間に拘わらず常にトランジスタＱ７がオン、トランジスタＱ８がオフとなるように基準電圧源Ｖ3 及び基準電圧源Ｖ4 が設定されている。よって、定電流源Ｉ４の電流は、トランジスタＱ５−抵抗Ｒ２−トランジスタＱ７の経路を流れ、トランジスタＱ６はオフとなる。
Ｖ2 −ＶBE(Q5)−Ｉ4 ・Ｒ2 ＜Ｖ1 −ＶBE(Q1)−ＶBE(Q2)  ・・・（７）
また上記（７）式を満たすように、定電流源Ｉ４及び抵抗Ｒ２の値Ｉ4 ，Ｒ2 を設定すれば、トランジスタＱ６は常に逆バイアスとなる。よって接続点Ｎ４（トランジスタＱ６のエミッタ）には、第２の出力信号Ｖ2 の変化分が、トランジスタＱ６のベース・エミッタ間の接合容量を介して現れる。
【００２４】
したがって、接続点Ｎ５（抵抗Ｒ３と抵抗Ｒ４の共通接続点）には、接続点Ｎ２と接続点Ｎ４に発生した信号が、それぞれ抵抗Ｒ３，抵抗Ｒ４を介して現れる。ここで接続点Ｎ４に現れる第２の出力信号Ｖ2 のうち、遮断されたトランジスタＱ６の接合容量から漏れる成分は、第１の出力信号Ｖ1 と第２の出力信号Ｖ2 が互いに変化が逆相の電圧関係にあることから、接続点Ｎ５で利得を下げる影響を及ぼす。しかし、これは入力増幅部２又はバッファアンプ６において利得を調整すれば、補正が可能である。
【００２５】
次にホールド期間においては、トランジスタＱ３はオン、トランジスタＱ４はオフとなる。したがって定電流源Ｉ２の電流はトランジスタＱ１−抵抗Ｒ１−トランジスタＱ３の経路を流れ、トランジスタＱ２はオフとなる。ここでトランジスタＱ２，Ｑ４及びトランジスタＱ６，Ｑ８は全てオフであり、またバッファアンプ６の入力バイアス電流を無視すると、コンデンサＣ１には電流の流入出がない。したがって、コンデンサＣ１はサンプル期間からホールド期間に切り替わる直前の電圧が保持される。この保持された電圧をＶHCとすると、
Ｖ1 −ＶBE(Q1)−Ｉ2 ・Ｒ1 ＜ＶHC  ・・・・・・・・・（８）
上記（８）式を満たすように定電流源Ｉ２及び抵抗Ｒ１の値Ｉ2 ，Ｒ1 を設定すれば、トランジスタＱ２は逆バイアスとなり、第１の出力信号Ｖ1 は接続点Ｎ２に現れない。しかし、実際にはトランジスタＱ２のベース・エミッタ間の接合容量の影響で、僅かながらも第１の出力信号Ｖ1 の変化分が漏れ、接続点Ｎ２に現れる。これにより、ホールド期間中に入力信号ＶINの変化に従って変化する第１の出力信号Ｖ1 の変化が、保持電圧ＶHCを変化させ、これがバッファアンプ６を介して出力されるため、入力信号の変化が出力に影響するフィードスルーの問題が発生する。
【００２６】
ところが本実施例においては、トランジスタＱ６，Ｑ７，Ｑ８及び抵抗Ｒ２により構成される常に遮断状態の第２のスイッチング部が設けられており、この第２のスイッチング部においては、サンプル期間の説明で述べたように、トランジスタＱ６のベース・エミッタ間容量の影響で接続点Ｎ４に第２の出力信号Ｖ2 の変化の影響が現れる。ここで第１の出力信号Ｖ1 と第２の出力信号Ｖ2 は、互いに変化が逆相の電圧関係である。よって遮断されたトランジスタＱ２から接続点Ｎ２に漏れる第１の出力信号Ｖ1 の変化と、遮断されたトランジスタＱ６から接続点Ｎ４に漏れる第２の出力信号Ｖ2 の変化とは、互いに逆位相の関係になり、これらは相殺するように働く。更に第１のスイッチング部と第２のスイッチング部とは同一の回路構成であり、また（７），（８）式を満足する範囲で定電流源Ｉ２と定電流源Ｉ４とを、また抵抗Ｒ１と抵抗Ｒ２とを同じ値に設定することにより、接続点Ｎ２と接続点Ｎ４に現れる入力信号ＶINの変化は同振幅になり、接続点Ｎ５には入力信号ＶINの変化による影響は現れず、保持電圧ＶHCがホールド期間中保持され、これがバッファアンプ６を介して出力端子７に出力されるので、フィードスルーを低減することができる。更にモノリシックＩＣ化すれば各トランジスタの特性を揃えることが容易であり、より良好なフィードスルー低減が可能となる。
【００２７】
【発明の効果】
以上実施例に基づいて説明したように、請求項１記載の発明によれば、サンプル・ホールド回路において、ホールド期間中に入力信号の変化が保持電圧に与える影響を逆位相の変化により相殺することによって、フィードスルーを低減することができる。また請求項２記載の発明によれば、第１，第２のスイッチング部が同一の回路構成からなり、また特性が揃うことが望ましいので、モノリシックＩＣ化に好適なサンプル・ホールド回路を実現することができる。
【図面の簡単な説明】
【図１】本発明に係るサンプル・ホールド回路の基本的な実施例を示すブロック構成図である。
【図２】本発明の具体的な実施例を示す回路構成図である。
【図３】従来のサンプル・ホールド回路の構成例を示す回路構成図である。
【図４】従来のサンプル・ホールド回路の他の構成例を示す回路構成図である。
【符号の説明】
１  信号入力端子
２  入力増幅部
３  第１のスイッチング部
４  第２のスイッチング部
５  加算部
６  バッファアンプ
７  出力端子
【図１】
0003725580.tif 000002
【図２】
0003725580.tif 000003
【図３】
0003725580.tif 000004
【図４】
0003725580.tif 000005