(57)【特許請求の範囲】
【請求項１】
シフトレジスタと、
前記シフトレジスタの各段にそれぞれ設けられた前記シフトレジスタからのパルスに基づいて複数のパルスを出力するパルス出力回路を有し、
前記パルス出力回路は、前記シフトレジスタからのパルスの電圧範囲を変換するレベル変換回路を含み、前記レベル変換回路は、貫通電流を抑制する貫通電流抑制回路を有し、前記パルス出力回路は、異なる電圧範囲を有する複数のパルスを出力することを特徴とする走査回路。
【請求項２】
前記レベルシフト回路は、相補性インバ−タを含んでおり、前記貫通電流抑制回路は、該相補性インバータを貫通する電流を抑制することを特徴とする請求項１に記載の走査回路。
【請求項３】
前記貫通電流抑制回路は、前記相補性インバ−タと電源の間に直列に接続されたトランジスタを含み、前記トランジスタは、前記パルス出力回路で生成されたレベルの変換後のパルスによって制御されることを特徴とする請求項２に記載の走査回路。
【請求項４】
入射光を電気信号に変換して蓄積する光電変換部と、前記光電変換部からの信号を増幅して出力する増幅トランジスタと、前記光電変換部に蓄積されている前記電気信号を前記増幅トランジスタに転送する転送トランジスタと、前記増幅トランジスタの制御電極をリセットするためのリセットトランジスタとをそれぞれ含む複数の画素と、
前記転送トランジスタをオフに切り替えるための、前記転送トランジスタの制御電極に印加する信号レベルを、前記リセットトランジスタをオフに切り替えるための、前記リセットトランジスタの制御電極に印加する信号レベルよりも低くするように制御する走査回路とを有し、
前記走査回路は、シフトレジスタと、前記シフトレジスタの各段にそれぞれ設けられた前記シフトレジスタからのパルスに基づいて複数のパルスを出力するパルス出力回路を有し、前記パルス出力回路は、前記シフトレジスタからのパルスの電圧範囲を変換するレベル変換回路を含み、前記レベル変換回路は、貫通電流を抑制する貫通電流抑制回路を有し、前記パルス出力回路は、異なる電圧範囲を有する複数のパルスを出力することを特徴とする撮像装置。
【請求項５】
前記走査回路は、前記転送トランジスタの制御電極と前記リセットトランジスタの制御電極に同振幅のパルスを印加することを特徴とする請求項４に記載の撮像装置。
【請求項６】
入射光を電気信号に変換して蓄積する光電変換部と、前記光電変換部からの信号を増幅して出力する増幅トランジスタと、前記増幅トランジスタの制御電極をリセットするためのリセットトランジスタと前記増幅トランジスタから信号を出力するように前記増幅トランジスタに所定の電位を供給するための選択トランジスタとをそれぞれ含む複数の画素と、
前記選択トランジスタをオンに切り替えるための、前記選択トランジスタの制御電極に印加する信号レベルを、前記リセットトランジスタをオンに切り替えるための、前記リセットトランジスタの制御電極に印加する信号レベルよりも高くするように制御する走査回路とを有し、
前記走査回路は、シフトレジスタと、前記シフトレジスタの各段にそれぞれ設けられた前記シフトレジスタからのパルスに基づいて複数のパルスを出力するパルス出力回路を有し、前記パルス出力回路は、前記シフトレジスタからのパルスの電圧範囲を変換するレベル変換回路を含み、前記レベル変換回路は、貫通電流を抑制する貫通電流抑制回路を有し、前記パルス出力回路は、異なる電圧範囲を有する複数のパルスを出力することを特徴とする撮像装置。
【請求項７】
前記走査回路は、前記転送トランジスタの制御電極と前記リセットトランジスタの制御電極に同振幅のパルスを印加することを特徴とする請求項６に記載の撮像装置。
【請求項８】
前記複数の画素に光を結像されるレンズと、前記複数の画素からの信号をディジタル信号に変換するためにアナログ・ディジタル変換回路と、前記アナログ・ディジタル変換回路からの信号を処理する信号処理回路とを有することを特徴とする請求項４乃至７のいずれか１項に記載の撮像装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、シフトレジスタとパルス出力回路から構成される走査回路及びその走査回路を用いたデジタルスチルカメラ、ビデオカムコーダ等の撮像装置に関するものである。
【０００２】
【従来の技術】
近年、光電変換信号をＣＣＤ（電荷結合素子）ではなく、ＭＯＳＦＥＴトランジスタによって読み出すＣＭＯＳ型イメージセンサと呼ばれるイメージセンサの研究開発が活発となっている。ＣＭＯＳ型イメージセンサはＣＭＯＳロジックＬＳＩプロセスとの親和性により周辺回路のオンチップ化が容易であること、低電圧駆動、低消費電力などの点から、とくに携帯用途向けのイメージセンサとして期待されている。
【０００３】
ＣＭＯＳ型イメージセンサの画素に蓄積された光信号を読み出す方法としては、シフトレジスタを基本とする走査回路によって読み出す方法が一般的である。例えば特開平１１−１１２０１６には、シフトレジスタの各段出力と外部入力パルスの論理演算によって制御信号を生成し、１水平行ごとに画素部のトランジスタに制御信号を印加し、信号蓄積部に読みだすという方法が開示されている。
【０００４】
この従来の走査回路を図１２に示す。図１２の走査回路においては、シフトレジスタの出力φＳＲによって画素エリアの任意の１行が選択され、外部入力パルスφＳＥＬ’との論理演算によって、制御信号φＳＥＬ、φＲＥＳを生成している。φＳＥＬは画素のソースフォロワのオン・オフを制御する選択スイッチ５に供給され、φＲＥＳはソースフォロワの入力ノードをリセットするリセットスイッチ4に供給されている。
【０００５】
【発明が解決しようとする課題】
図１２に示されている従来技術の走査回路においては、シフトレジスタおよびパルス出力回路が同一な電源電圧で動作しているため、出力される複数の制御信号φＳＥＬ、φＲＥＳが同一の電圧範囲の出力パルスとなっている。このため、従来の固体撮像素子においては、さまざまな制約が存在していた。
【０００６】
【課題を解決するための手段】
上記課題を解決するために、本発明の一手段では、シフトレジスタと、前記シフトレジスタの各段にそれぞれ設けられた前記シフトレジスタからのパルスに基づいて複数のパルスを出力するパルス出力回路を有し、
前記パルス出力回路は、前記シフトレジスタからのパルスの電圧範囲を変換するレベル変換回路を含み、前記レベル変換回路は、貫通電流を抑制する貫通電流抑制回路を有し、前記パルス出力回路は、異なる電圧範囲を有する複数のパルスを出力することを特徴とする走査回路を提供する。
【０００７】
また、他の手段では、入射光を電気信号に変換して蓄積する光電変換部と、前記光電変換部からの信号を増幅して出力する増幅トランジスタと、前記光電変換部に蓄積されている前記電気信号を前記増幅トランジスタに転送する転送トランジスタと、前記増幅トランジスタの制御電極をリセットするためのリセットトランジスタとをそれぞれ含む複数の画素と、
前記転送トランジスタをオフに切り替えるための、前記転送トランジスタの制御電極に印加する信号レベルを、前記リセットトランジスタをオフに切り替えるための、前記リセットトランジスタの制御電極に印加する信号レベルよりも低くするように制御する走査回路とを有し、
前記走査回路は、シフトレジスタと、前記シフトレジスタの各段にそれぞれ設けられた前記シフトレジスタからのパルスに基づいて複数のパルスを出力するパルス出力回路を有し、前記パルス出力回路は、前記シフトレジスタからのパルスの電圧範囲を変換するレベル変換回路を含み、前記レベル変換回路は、貫通電流を抑制する貫通電流抑制回路を有し、前記パルス出力回路は、異なる電圧範囲を有する複数のパルスを出力することを特徴とする撮像装置を提供する。
【０００８】
また、他の手段では、入射光を電気信号に変換して蓄積する光電変換部と、前記光電変換部からの信号を増幅して出力する増幅トランジスタと、前記増幅トランジスタの制御電極をリセットするためのリセットトランジスタと前記増幅トランジスタから信号を出力するように前記増幅トランジスタに所定の電位を供給するための選択トランジスタとをそれぞれ含む複数の画素と、
前記選択トランジスタをオンに切り替えるための、前記選択トランジスタの制御電極に印加する信号レベルを、前記リセットトランジスタをオンに切り替えるための、前記リセットトランジスタの制御電極に印加する信号レベルよりも高くするように制御する走査回路とを有し、
前記走査回路は、シフトレジスタと、前記シフトレジスタの各段にそれぞれ設けられた前記シフトレジスタからのパルスに基づいて複数のパルスを出力するパルス出力回路を有し、前記パルス出力回路は、前記シフトレジスタからのパルスの電圧範囲を変換するレベル変換回路を含み、前記レベル変換回路は、貫通電流を抑制する貫通電流抑制回路を有し、前記パルス出力回路は、異なる電圧範囲を有する複数のパルスを出力することを特徴とする撮像装置を提供する。
【００１２】
【発明の実施の形態】
本発明の実施形態について以下に詳細に説明する。なお、以下の実施の形態において、ＭＯＳ型電界効果トランジスタをＭＯＳＦＥＴと記載する。
【００１３】
（実施形態１）
本発明の実施形態１について説明する。
【００１４】
図１は、複数段からなる走査回路の第ｎ段の単位ブロックを示している。シフトレジスタ単位ブロック２１を複数段接続することによって走査回路を構成する。
【００１５】
パルス出力回路２２は、シフトレジスタ単位ブロック２１の出力φＳＲ(ｎ)と、外部入力パルスφＢ０を入力として、出力パルスφＡ（ｎ）、φＢ（ｎ）を生成する。
【００１６】
ここで、φＳＲ(ｎ)、φＢ０、φＡ（ｎ）は、ハイレベルが共通正電源ＶＤＤ、ローレベルが共通負電源ＶＳＳのパルスであり、φＢ(ｎ)はハイレベルがＶＢＨ、ローレベルがＶＢＬのパルスである。
【００１７】
φＢ（ｎ）が生成される過程を説明する。φＳＲ(ｎ)とφＢ０の論理積φＢ１がレベル変換回路２３に入力され、ＶＤＤ〜ＶＳＳの電圧範囲からＶＢＨ〜ＶＢＬの電圧範囲のパルスφＢ２に変換される。φＢ２がバッファ２４に入力され、最終的に出力パルスφＢ（ｎ）として出力される。バッファ２４はＶＢＨ、ＶＢＬの２電源によって動作するため、φＢ（ｎ）はＶＢＨ〜ＶＢＬのパルスである。
【００１８】
一方φＡ（ｎ）は、φＳＲ(ｎ)を反転したφＡ１をバッファに入力し、最終的な出力パルスφＡ（ｎ）となったもので、生成される過程においてパルス電圧範囲のレベル変換はされない。
【００１９】
パルス出力回路２２中にレベル変換回路２３を設けたことにより、電圧範囲の異なる出力パルスφＡ（ｎ）、φＢ（ｎ）が生成でき、走査される回路において、特殊な回路動作が可能となる。また、シフトレジスタは単一で済むため、チップ面積縮小につながる。
【００２０】
（実施形態２）
本発明の実施形態２について説明する。
【００２１】
図２は、複数段からなる走査回路の第ｎ段の単位ブロックを示している。
【００２２】
正電源ＶＤＤ、負電源ＶＳＳで動作する前段回路２６は、少なくともシフトレジスタ単位ブロックを含むロジック回路である。一方後段回路２７は、正電源ＶＤＤ、負電源ＶＬで動作するロジック回路で、最終的な出力パルスを発生するが、レベル変換回路２３が十分な駆動能力を持つ場合は、省略可能である。ここで、２つの負電源の電圧関係は、ＶＳＳ＞ＶＬに設定されている。
【００２３】
前段回路２６から入力される反転入力φＩＮＢは、ＰＭＯＳＦＥＴ２８とＮＭＯＳＦＥＴ２９で構成されるインバータの入力ゲートに印加されており、さらに負電源ＶＬとの間に直列接続されたＮＭＯＳＦＥＴ３０のゲートには、φＩＮＢと同相であるがレベル変換後の出力φＯＵＴＢが帰還されている。
【００２４】
φＩＮＢのローレベルはＶＳＳであり、ＶＬより高い電圧のため、単純なＣＭＯＳインバータだとＮＭＯＳＦＥＴ２９が完全にオフしないため、貫通電流が流れてしまう。
【００２５】
本実施形態のレベル変換回路２３では、ローレベルがＶＬであるφOUTBを帰還入力されているＮＭＯＳＦＥＴ３０が直列接続されていることにより、貫通電流が遮断される。正転入力φＩＮが入力されるＰＭＯＳＦＥＴ３１とＮＭＯＳＦＥＴ３２によって構成されるＣＭＯＳインバ−タも、ＮＭＯＳＦＥＴ３３が直列に接続され、ＮＭＯＳＦＥＴ３３のゲ−トにφＯＵＴを入力するようにしたことによって、同様な原理で貫通電流が遮断される。
【００２６】
したがって、このレベル変換回路２３において、ＮＭＯＳＦＥＴ３０とＮＭＯＳＦＥＴ３１からなる貫通電流抑制回路を設けたことにより、貫通電流による消費電力の増大はなくなる。正電源側でレベルが異なる場合も、本実施例と同様な回路構成によって、貫通電流を抑止できることは明らかである。この貫通電流抑制効果は、多画素の固体撮像素子の走査回路のように、走査回路の段数が多くなればなるほど効果がある。
【００２７】
（実施形態３）
本発明の実施形態３を説明する。
【００２８】
複数段からなる走査回路の第ｎ段の単位ブロックを示している。
【００２９】
上記の実施形態２の走査回路に含まれるレベル変換回路は、貫通電流抑制効果は高いものの、帰還用の配線が必要なため、走査回路全体の面積が大きくなってしまうという問題がある。
【００３０】
本発明の実施形態３はこの点を改善したものであり、ＰＭＯＳＦＥＴ２８とＮＭＯＳＦＥＴ２９で構成されるインバータと負電源ＶＬ間に直列接続された、ゲート電極とドレイン電極を直結したＮＭＯＳＦＥＴ３０によって貫通電流抑制回路を構成している。このように構成することによって、ＮＭＯＳＦＥＴ３０は貫通電流に対して抵抗として作用する。
【００３１】
素子数が少ないことと帰還用の配線が削減できるため、チップ面積縮小効果と貫通電流抑制効果の両立が図れる。
【００３２】
なお、本実施形態のレベル変換回路はインバータであるが、インバータを基本とした派生ゲートであるＮＡＮＤ、ＮＯＲも、図４（ａ）、（ｂ）に示すように構成することができる。
【００３３】
（実施形態４）
本発明の実施形態４について説明する。
【００３４】
本実施形態は、図５の走査回路を垂直走査回路として用いた固体撮像素子（図８）に関するものである。図５の走査回路内のレベルシフト回路は、上記で説明した実施形態１から３の走査回路内に含まれるレベルシフト回路２３である。
【００３５】
図８は、固体撮像素子をあらわし、図５の走査回路を垂直走査回路として駆動したもので、固体撮像素子のダイナミックレンジを改善したものである。
【００３６】
図８は単位画素４つ分の配列を図示しているが、画素の個数に特に制限はなく、また２次元的な配列でなくともよい。
【００３７】
単位画素中には、光電変換部としてフォトダイオード１、光電変換部で発生した信号を増幅する増幅用ＭＯＳＦＥＴ２、フォトダイオード１から増幅用ＭＯＳＦＥＴ２の入力に信号電荷を転送する転送用ＭＯＳＦＥＴ３が図のように接続されている。
【００３８】
また、増幅用ＭＯＳＦＥＴ２の入力をリセットするリセットＭＯＳＦＥＴ４、画素の出力をオン・オフする選択用ＭＯＳＦＥＴ５が設けられている。
【００３９】
図１０の駆動パルスタイミングを用いて、本実施形態の固体撮像素子の動作を説明する。本実施形態の固体撮像素子は、垂直走査回路６によって、一行ごとに行選択パルスφＳＥＬがハイレベルとなることで、ある行の画素と定電流源９で構成されるソースフォロワ回路が動作状態となり、対応する出力が垂直出力線７上にあらわれる。
【００４０】
蓄積期間中リセットパルスφＲＥＳはハイレベルとなっており、増幅用ＭＯＳＦＥＴ２の入力はリセットされた状態にあるが、画素の選択期間の間、リセットＭＯＳＦＥＴ４はオフとなり、増幅用ＭＯＳＦＥＴ２の入力はフローティングの状態になる。
【００４１】
固定パターンノイズ除去のため、まずリセット直後の出力が転送ゲート８ａを介して信号蓄積部１０に記憶される。つづいて、転送パルスφＴＸがハイレベルとなり、光信号電荷がフォトダイオード１から増幅用ＭＯＳＦＥＴ２の入力に転送される。信号転送後の出力は、転送ゲート８ｂを介して信号蓄積部９に記憶される。リセット直後の出力と信号転送後の出力の差分をとることで、固体パターンノイズの除去が可能である。
【００４２】
この固体撮像素子の画素エリアでのダイナミックレンジを考えると、ダイナミックレンジ上限を規定するリセットレベルは、リセットＭＯＳＦＥＴ4のゲートハイレベルをＶＲＥＳＨ、ＭＯＳＦＥＴのしきい値をＶｔｈ、画素ソースフォロワ電源を含む共通正電源をＶＤＤとすると、リセットＭＯＳＦＥＴ4が５極管領域でリセット動作をしている場合、すなわちＶＲＥＳＨ−Ｖｔｈ＜ＶＤＤの関係が成り立っている場合はＶＲＥＳＨ−Ｖｔｈで表される。
【００４３】
一方、３極管領域でリセット動作している場合、すなわちＶＲＥＳＨ−Ｖｔｈ＞ＶＤＤの関係が成り立っている場合はリセットレベルはＶＤＤとなる。従来技術の走査回路においてはＶＲＥＳＨ＝ＶＤＤであるので、リセットレベルはＶＤＤ−Ｖｔｈまでしか上げることができなかったが、本発明の走査回路では、レベル変換回路を内蔵しているため、φＲＥＳを電圧範囲ＶＲＥＳＨ〜ＶＳＳのパルスにして従来よりもリセットレベルを高く設定し、ダイナミックレンジを拡大することが可能である。
【００４４】
また、電源電圧の異なる複数の走査回路を用いた場合と比較して、チップ面積が大幅に縮小されることは言うまでもない。
【００４５】
（実施形態５）
本発明の実施形態５について説明する。
【００４６】
本実施形態は、本実施形態は、図６の走査回路を垂直走査回路としてい用いた固体撮像素子（図８）に関するものである。図６の走査回路内のレベルシフト回路は、上記で説明した実施形態１から３の走査回路内に含まれるレベルシフト回路２３である。
【００４７】
図８は、固体撮像素子をあらわし、図６の走査回路を垂直走査回路として駆動したもので、固体撮像素子の暗電流特性を改善したものである。
【００４８】
以下に暗電流特性について説明する。
【００４９】
図８に示す単位画素中には、光電変換部としてフォトダイオード１、光電変換部で発生した信号を増幅する増幅用ＭＯＳＦＥＴ２、フォトダイオード１から増幅用ＭＯＳＦＥＴ２の入力に信号電荷を転送する転送用ＭＯＳＦＥＴ３が図のように接続されている。また、増幅用ＭＯＳＦＥＴ２の入力をリセットするリセットＭＯＳＦＥＴ４、画素の出力をオン・オフする選択用ＭＯＳＦＥＴ５が設けられている。
【００５０】
図８の画素構造における暗電流特性を考えた場合、フォトダイオード１内で発生する暗電流成分だけでなく、転送用ＭＯＳＦＥＴ３のゲート電極下で発生する暗電流成分もＳ／Ｎ比に関わってくる。
【００５１】
なぜなら、転送用ＭＯＳＦＥＴ３のゲート酸化膜のＳｉ−ＳｉＯ２界面あるいはそれより下の空乏層で蓄積期間中発生した発生電荷は、フォトダイオード１側に拡散してしまい、信号電荷読み出しの際に信号電荷に重畳され、偽信号として影響するため、Ｓ／Ｎ比を劣化させる。したがって一般に、光電変換部に隣接してスイッチ用のトランジスタを設ける形式のイメージセンサにおいては、スイッチ部での暗電流を抑制することが画質向上のために必要である。
【００５２】
ゲート電極近傍で発生する暗電流を抑制する方法としては、転送スイッチであるＭＯＳＦＥＴトランジスタのしきい値を高く設定し、蓄積期間中ゲート電極近傍を十分にホール蓄積状態にすることが考えられる。
【００５３】
しかし、しきい値制御のための追加のチャネルドープが必要となりコスト増となるだけでなく、フォトダイオードから転送スイッチ近傍の不純物プロファイルに影響を与えるため、フォトダイオードからの電荷転送特性が悪化し、残像等の問題が発生することがある。とくに、転送直後にフォトダイオードを空乏化させるタイプのＣＭＯＳイメージセンサでは、一層影響が大きく、フォトダイオード・転送スイッチ近傍のデバイス構造の設計を困難にしていた。
【００５４】
また、通常フォトダイオードに隣接するスイッチ部のＭＯＳＦＥＴトランジスタと、それ以外のＭＯＳＦＥＴトランジスタは同時に形成されるため、他のトランジスタのしきい値をも上げることになり、回路設計上の困難を増加させる。また、画素ソースフォロワのダイナミックレンジを考えた場合、ＭＯＳＦＥＴのしきい値をＶｔｈ、共通な正電源をＶＤＤとすると、ダーク時の出力電圧に相当する垂直出力線上の電圧上限は、ＶＤＤ−２＊Ｖｔｈで規定される。
【００５５】
ここでしきい値Ｖｔｈが高くなると、この上限は低下するため、垂直出力線上でとり得る信号振幅は圧迫される。
【００５６】
ＭＯＳＦＥＴトランジスタの微細化が進むにつれて、回路に供給される電源電圧は低くなるため、この問題の影響はさらに顕著になってくる。
【００５７】
本実施形態においては、転送用ＭＯＳＦＥＴ３のゲートに印加するパルスφＴＸ(ｎ)は、ＶＤＤ〜ＶＳＳの電圧範囲からＶＤＤ〜ＶＴＸＬにレベル変換してある。
【００５８】
ここで、ＶＴＸＬは共通負電源ＶＳＳより低く設定してある。これにより、露光・蓄積期間中の転送用ＭＯＳＦＥＴ３のゲート電極下のポテンシャルをコントロールし、ゲート電極下をホール蓄積状態にすることが容易にでき、ゲート電極下で発生する暗電流成分を抑制することができる。
【００５９】
一方、φＲＥＳ（ｎ）)のローレベルはＶＳＳのままであるため、次のような効果がある。リセットＭＯＳＦＥＴ３がオフする瞬間に、リセットＭＯＳＦＥＴ３のゲート・ソース間容量結合によるクロックリークによって、実施形態４で述べたリセットレベルは、詳細にはＶＲＥＳＨ−ＶｔｈよりさらにΔＣＫだけ低くなる。このクロックリークによる低下分ΔＣＫは、φＲＥＳのローレベルが低くなるとφＲＥＳの振幅が大きくなるため増加する。本実施形態のように、ローレベルがＶＳＳのままであれば、ΔＣＫが大きくなることはなく、ダイナミックレンジの低下は回避される。
【００６０】
また、全行においてφＴＸがローレベルである蓄積期間中、あるいは１行を除く全行においてφＴＸがローレベルである読み出し期間において、レベル変換部の貫通電流は無視できない。したがって、実施形態２または３で示したような貫通電流抑制回路を内蔵したレベル変換回路を採用することで、低消費電力化が実現でき、特に効果が高い。
【００６１】
（実施形態６）
本発明の実施形態６について説明する。
【００６２】
本実施形態は、図７の走査回路を垂直走査回路として用いた固体撮像素子（図９）に関するものである。図７の走査回路内のレベルシフト回路は、上記で説明した実施形態１から３の走査回路内に含まれるレベルシフト回路２３である。
【００６３】
図９は、固体撮像素子をあらわし、図７の走査回路を垂直走査回路として駆動したもので、リニアリティおよびダイナミックレンジ改善の手法を具体化したものである。選択用ＭＯＳＦＥＴ５が、増幅用ＭＯＳＦＥＴ２と画素部電源ＶＤＤの間に接続されている固体撮像素子においては、選択用ＭＯＳＦＥＴ５に印加するゲートハイレベル（ＶＳＥＬＨ）を、リセットＭＯＳＦＥＴ4のゲートハイレベル（ＶＤＤ）より高くすることで、低輝度側のリニアリティが改善し、有効なダイナミックレンジが拡大する。本実施形態においては、図７の走査回路を用いることで、走査回路部分の面積を縮小できる。
【００６４】
上記の実施形態４から６では、信号電荷が電子である場合を説明したが、信号電荷がホールである場合でも、極性を反対にすることで同様の効果が得られることは明らかである。また、上記の実施形態４から６で挙げた回路構成または電圧値等に限定されるものではないが、特に電源電圧の低い微細化プロセスになるほど、顕著な効果を持つ。
【００６５】
（実施形態７）
図１１に基づいて、上記で説明した実施形態４〜６で説明した固体撮像素子を用いた撮像装置について説明する。
【００６６】
図１１において、１０１はレンズのプロテクトとメインスイッチを兼ねるバリア、１０２は被写体の光学像を固体撮像素子１０４に結像させるレンズ、１０３はレンズ１０２を通った光量を可変するための絞り、１０４はレンズ１０２で結像された被写体を画像信号として取り込むための固体撮像素子、１０５は、固体撮像素子１０４から出力される画像信号を増幅するゲイン可変アンプ部及びゲイン値を補正するためのゲイン補正回路部等を含む撮像信号処理回路、１０６は固体撮像素子１０４より出力される画像信号のアナログーディジタル変換を行うＡ／Ｄ変換器、１０７はＡ／Ｄ変換器１０６より出力された画像データに各種の補正を行ったりデータを圧縮する信号処理部、１０８は固体撮像素子１０４、撮像信号処理回路１０５、Ａ／Ｄ変換器１０６、信号処理部１０７に、各種タイミング信号を出力するタイミング発生部、１０９は各種演算とスチルビデオカメラ全体を制御する全体制御・演算部、１１０は画像データを一時的に記憶する為のメモリ部、１１１は記録媒体に記録または読み出しを行うためのインターフェース部、１１２は画像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体、１１３は外部コンピュータ等と通信する為のインターフェース部である。
【００６７】
次に、前述の構成における撮影時の撮像装置の動作について説明する。
【００６８】
バリア１がオープンされるとメイン電源がオンされ、次にコントロール系の電源がオンし、更にＡ／Ｄ変換器６などの撮像系回路の電源がオンされる。
【００６９】
それから、露光量を制御する為に、全体制御・演算部１０９は絞り１０３を開放にし、固体撮像素子１０４から出力された信号はＡ／Ｄ変換器１０６で変換された後、信号処理部１０７に入力される。そのデータを基に露出の演算を全体制御・演算部９で行う。
【００７０】
この測光を行った結果により明るさを判断し、その結果に応じて全体制御・演算部９は絞りを制御する。
【００７１】
次に、固体撮像素子１０４から出力された信号をもとに、高周波成分を取り出し被写体までの距離の演算を全体制御・演算部１０９で行う。その後、レンズを駆動して合焦か否かを判断し、合焦していないと判断した時は、再びレンズを駆動し測距を行う。
【００７２】
そして、合焦が確認された後に本露光が始まる。
【００７３】
露光が終了すると、固体撮像素子１０４から出力された画像信号はＡ／Ｄ変換器１０６でＡ／Ｄ変換され、信号処理部１０７を通り全体制御・演算部１０９によりメモリ部に書き込まれる。
【００７４】
その後、メモリ部１１０に蓄積されたデータは、全体制御・演算部１０９の制御により記録媒体制御Ｉ／Ｆ部を通り半導体メモリ等の着脱可能な記録媒体１１２に記録される。
【００７５】
また、外部Ｉ／Ｆ部１１３を通り直接コンピュータ等に入力して画像の加工を行ってもよい。
【００７６】
【発明の効果】
以上説明したように、本発明の走査回路は、レベル変換機能を内蔵し電圧範囲の異なる複数のパルスを出力することができることで、走査される対象の回路に対して特別な動作をさせることが可能となる。
【００７７】
特にこのような走査回路を固体撮像素子に適用した本発明の固体撮像素子においては、ダイナミックレンジ、暗電流特性の改善された高画質な固体撮像素子が実現できる。
【図面の簡単な説明】
【図１】本発明の実施形態１の走査回路の単位ブロックを示す図である。
【図２】本発明の実施形態２の走査回路の単位ブロックを示す図である。
【図３】本発明の実施形態３の走査回路の単位ブロックを示す図である。
【図４】本発明の実施形態３の走査回路のレベル変換回路と同様な機能を有する他のレベル変換回路を示す図である。
【図５】本発明の実施形態４の走査回路の単位ブロック２段分を示す図である。
【図６】本発明の実施形態５の走査回路の単位ブロック２段分を示す図である。
【図７】本発明の実施形態６の走査回路の単位ブロック２段分を示す図である。
【図８】本発明の実施形態４、実施形態５の固体撮像素子を示す図である。
【図９】本発明の実施形態６の固体撮像素子を示す図である。
【図１０】実施形態４の固体撮像素子を駆動する際の駆動タイミングの一部を示した図である。
【図１１】実施形態４から５の固体撮像素子を用いた撮像装置を示す図である。
【図１２】従来技術の走査回路を示す図である。
【符号の説明】
１  フォトダイオード
２  増幅用ＭＯＳＦＥＴ
３  転送用ＭＯＳＦＥＴ
４  リセットＭＯＳＦＥＴ
５  選択用ＭＯＳＦＥＴ
６  垂直走査回路
７  垂直出力線
８ａ、８ｂ  転送ゲート
９  定電流源
１０  信号蓄積部
１１  水平走査回路
２１  シフトレジスタの単位ブロック
２２  パルス出力回路
２３  レベル変換回路
２４、２５  バッファ回路
２６  レベル変換回路の前段回路
２７  レベル変換回路の後段回路
２８  インバータを構成するＰＭＯＳＦＥＴ
２９  インバータを構成するＮＭＯＳＦＥＴ
３０  貫通電流抑制回路を構成するＮＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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