(57)【特許請求の範囲】
【請求項１】
半導体基板上に幅広領域と幅の狭い領域とを有する配線を設けてなる半導体集積回路装置の製造方法であって、以下の工程を有することを特徴とする半導体集積回路装置の製造方法：
（ａ）前記半導体基板上に配線形成用の導体膜を堆積した後、その導体膜上にフォトレジスト膜を堆積する工程、
（ｂ）前記配線を転写するために設けられ、幅広領域と幅の狭い領域とを有する光透過領域を備えてなるフォトマスクであって、前記光透過領域の幅広領域の一部に遮光領域を配置するとともに、前記光透過領域を取り囲む遮光領域において、前記光透過領域の幅広領域と幅の狭い領域との境界領域の近傍に、その光透過領域を透過する光とは逆位相の光を形成するような微細な光透過領域からなる補助パターンを配置してなるフォトマスクを用意する工程、
（ｃ）前記フォトレジスト膜に、前記フォトマスクを介して露光光を照射することにより、前記配線のパターンを転写する工程、
（ｄ）前記フォトレジスト膜に転写された配線のパターンをマスクとして、前記配線形成用の導体膜をパターニングすることにより、前記配線を形成する工程。
【請求項２】
半導体基板上にメモリセル選択ＭＩＳＦＥＴのゲート電極を構成するワード線と、前記ワード線の上層に前記ワード線の延在方向に直交するように延在されて配置されたビット線とを備えたＤＲＡＭを有する半導体集積回路装置の製造方法であって、以下の工程を有することを特徴とする半導体集積回路装置の製造方法：
（ａ）前記半導体基板上にビット線形成用の導体膜を堆積した後、その導体膜上にフォトレジスト膜を堆積する工程、
（ｂ）前記ビット線を転写するために設けられ、幅広領域と幅の狭い領域とを有する光透過領域を複数備え、かつ、互いに隣接する光透過領域を透過した光が逆相となる機能を有するフォトマスクであって、前記光透過領域の幅広領域の一部に遮光領域を配置するとともに、前記光透過領域を取り囲む遮光領域において、前記光透過領域の幅広領域と幅の狭い領域との境界領域の近傍に、その光透過領域を透過する光とは逆位相の光を形成するような微細な光透過領域からなる補助パターンを配置してなるフォトマスクを用意する工程、
（ｃ）前記フォトレジスト膜に、前記フォトマスクを介して露光光を照射することにより、前記ビット線のパターンを転写する工程、
（ｄ）前記フォトレジスト膜に転写されたビット線のパターンをマスクとして、前記ビット線形成用の導体膜をパターニングすることにより、前記ビット線を形成する工程。
【請求項３】
半導体基板上に形成したメモリセル選択ＭＩＳＦＥＴのゲート電極を構成するワード線と、前記ワード線の上層に前記ワード線の延在方向に直交するように延在されて配置されたビット線とを備え、前記ビット線の上層に情報蓄積用のキャパシタを設けてなるキャパシタ・オーバー・ビットライン構造のメモリセルを備えたＤＲＡＭを有する半導体集積回路装置の製造方法であって、以下の工程を有することを特徴とする半導体集積回路装置の製造方法：
（ａ）前記半導体基板上にワード線形成用の導体膜を堆積した後、その導体膜をパターニングすることによりワード線を形成する工程、
（ｂ）前記ワード線の上面および側面を窒化シリコンからなる第１キャップ絶縁膜および第１側壁絶縁膜によって被覆する工程、
（ｃ）前記半導体基板上に、前記窒化シリコンよりもエッチング速度の速い材料からなる上面の平坦な第１絶縁膜を形成して、前記第１キャップ絶縁膜および第１側壁絶縁膜を被覆する工程、
（ｄ）前記第１絶縁膜の上面に、その第１絶縁膜よりもエッチング速度の遅い材料からなる第２マスク膜を堆積した後、その第２マスク膜のうち、互いに隣接するワード線間に位置するビット線用接続孔の形成領域を開口する工程、
（ｅ）前記第２マスク膜の開口領域から露出する第１絶縁膜部分をエッチング除去することにより、前記メモリセル選択ＭＩＳＦＥＴの一方の半導体領域が露出するようなビット線用接続孔を、前記第１キャップ絶縁膜および第１側壁絶縁膜によって自己整合的に規定した状態で穿孔する工程、
（ｆ）前記ビット線用接続孔を形成した後の半導体基板上に、第２導体膜を堆積した後、その第２導体膜上にフォトレジスト膜を堆積する工程、
（ｇ）前記ビット線を転写するために設けられ、幅広領域と幅の狭い領域とを有する光透過領域を複数備え、かつ、互いに隣接する光透過領域を透過した光が逆相となる機能を有するフォトマスクであって、前記光透過領域の幅広領域の一部に遮光領域を配置するとともに、前記光透過領域を取り囲む遮光領域において、前記光透過領域の幅広領域と幅の狭い領域との境界領域の近傍に、その幅広領域を透過する光と逆位相の光を形成するような微細な光透過領域からなる補助パターンを配置してなるフォトマスクを用意する工程、
（ｈ）前記フォトレジスト膜に、前記フォトマスクを介して露光光を照射することにより、前記ビット線のパターンを転写する工程、
（ｉ）前記フォトレジスト膜に転写されたビット線のパターンをマスクとして、前記第２導体膜をパターニングすることにより、前記ビット線を形成する工程。
【請求項４】
半導体基板上に形成したメモリセル選択ＭＩＳＦＥＴのゲート電極を構成するワード線と、前記ワード線の上層に前記ワード線の延在方向に直交するように延在されて配置されたビット線とを備え、前記ビット線の上層に情報蓄積用のキャパシタを設けてなるキャパシタ・オーバー・ビットライン構造のメモリセルを備えたＤＲＡＭを有する半導体集積回路装置の製造方法であって、以下の工程を有することを特徴とする半導体集積回路装置の製造方法：
（ａ）前記半導体基板上にワード線形成用の導体膜を堆積した後、その導体膜上に第１フォトレジスト膜を堆積する工程、
（ｂ）前記ワード線のパターンを転写するために設けられた互いに平行となるように延在する複数の光透過領域を備え、かつ、互いに隣接する光透過領域を透過した光が逆相となる機能を有する第１フォトマスクであって、前記互いに隣接する光透過領域の間に、その光透過領域の延在方向に沿って常に一定の間隔を形成するような遮光領域を設けてなる第１フォトマスクを用意する工程、
（ｃ）前記第１フォトレジスト膜に、前記第１フォトマスクを介して露光光を照射することにより、前記ワード線のパターンを転写する工程、
（ｄ）前記第１フォトレジスト膜に転写されたワード線のパターンをマスクとして、前記ワード線形成用の導体膜をパターニングすることによりワード線を形成する工程、
（ｅ）前記ワード線の上面および側面を窒化シリコンからなる第１キャップ絶縁膜および第１側壁絶縁膜によって被覆する工程、
（ｆ）前記半導体基板上に、前記窒化シリコンよりもエッチング速度の速い材料からなる上面の平坦な第１絶縁膜を形成して、前記第１キャップ絶縁膜および第１側壁絶縁膜を被覆する工程、
（ｇ）前記第１絶縁膜の上面に、その第１絶縁膜よりもエッチング速度の遅い材料からなる第２マスク膜を堆積した後、その第２マスク膜のうち、互いに隣接するワード線間に位置するビット線用接続孔の形成領域を開口する工程、
（ｈ）前記第２マスク膜の開口領域から露出する第１絶縁膜部分をエッチング除去することにより、前記メモリセル選択ＭＩＳＦＥＴの一方の半導体領域が露出するようなビット線用接続孔を、前記第１キャップ絶縁膜および第１側壁絶縁膜によって自己整合的に規定した状態で穿孔する工程、
（ｉ）前記ビット線用接続孔を形成した後の半導体基板上に、第２導体膜を堆積した後、その第２導体膜上に第２フォトレジスト膜を堆積する工程、
（ｊ）前記ビット線を転写するために設けられ、幅広領域と幅の狭い領域とを有する光透過領域を複数備え、かつ、互いに隣接する光透過領域を透過した光が逆相となる機能を有する第２フォトマスクであって、前記光透過領域の幅広領域の一部に遮光領域を配置するとともに、前記光透過領域を取り囲む遮光領域において、前記光透過領域の幅広領域と幅の狭い領域との境界領域の近傍に、微細な光透過領域からなる補助パターンを配置してなる第２フォトマスクを用意する工程、
（ｋ）前記第２フォトレジスト膜に、前記第２フォトマスクを介して露光光を照射することにより、前記ビット線のパターンを転写する工程、
（ｌ）前記第２フォトレジスト膜に転写されたビット線のパターンをマスクとして、前記第２導体膜をパターニングすることにより、前記ビット線を形成する工程。
【請求項５】
半導体基板上に形成したメモリセル選択ＭＩＳＦＥＴのゲート電極を構成するワード線と、前記ワード線の上層に前記ワード線の延在方向に直交するように延在されて配置されたビット線とを備え、前記ビット線の上層に情報蓄積用のキャパシタを設けてなるキャパシタ・オーバー・ビットライン構造のメモリセルを備えたＤＲＡＭを有する半導体集積回路装置の製造方法であって、以下の工程を有することを特徴とする半導体集積回路装置の製造方法：
（ａ）前記半導体基板上にワード線形成用の導体膜を堆積した後、その導体膜上にフォトレジスト膜を堆積する工程、
（ｂ）前記ワード線のパターンを転写するために設けられた互いに平行となるように延在する複数の光透過領域を備え、かつ、互いに隣接する光透過領域を透過した光が逆相となる機能を有するフォトマスクであって、前記互いに隣接する光透過領域の間に、その光透過領域の延在方向に沿って常に一定の間隔を形成するような遮光領域を設けてなるフォトマスクを用意する工程、
（ｃ）前記フォトレジスト膜に、前記フォトマスクを介して露光光を照射することにより、前記ワード線のパターンを転写する工程、
（ｄ）前記フォトレジスト膜に転写されたワード線のパターンをマスクとして、前記ワード線形成用の導体膜をパターニングすることによりワード線を形成する工程、
（ｅ）前記ワード線の上面および側面を窒化シリコンからなる第１キャップ絶縁膜および第１側壁絶縁膜によって被覆する工程、
（ｆ）前記半導体基板上に、前記窒化シリコンよりもエッチング速度の速い材料からなる上面の平坦な第１絶縁膜を形成して、前記第１キャップ絶縁膜および第１側壁絶縁膜を被覆する工程、
（ｇ）前記第１絶縁膜の上面に、その第１絶縁膜よりもエッチング速度の遅い材料からなる第１マスク膜を堆積した後、その第１マスク膜のうち、互いに隣接するワード線間に位置する第１キャパシタ用接続孔形成領域を開口する工程、
（ｈ）前記第１マスク膜の開口領域から露出する第１絶縁膜部分をエッチング除去することにより、前記メモリセル選択ＭＩＳＦＥＴの一方の半導体領域が露出するような第１キャパシタ用接続孔を、前記第１キャップ絶縁膜および第１側壁絶縁膜によって自己整合的に規定した状態で穿孔する工程、
（ｉ）前記第１キャパシタ用接続孔を形成した後の半導体基板上に、第１導体膜を堆積した後、その第１導体膜をエッチバックすることにより、前記第１キャパシタ用接続孔内に第１導体膜を埋め込む工程、
（ｊ）前記第１導体膜の埋め込み工程後、前記第１絶縁膜上に第２絶縁膜を堆積する工程、
（ｋ）前記第２絶縁膜上に、前記第１絶縁膜および前記第２絶縁膜よりもエッチング速度の遅い材料からなる第２マスク膜を堆積した後、その第２マスク膜のうち、互いに隣接するワード線間に位置するビット線用接続孔形成領域を開口する工程、
（ｌ）前記第２マスク膜の開口領域から露出する第２絶縁膜および第１絶縁膜をエッチング除去することにより、前記メモリセル選択ＭＩＳＦＥＴの他方の半導体領域が露出するようなビット線用接続孔を、前記第１キャップ絶縁膜および第１側壁絶縁膜によって自己整合的に規定した状態で穿孔する工程、
（ｍ）前記ビット線用接続孔を形成した後の半導体基板上に、第２導体膜を堆積した後、その第２導体膜上に第２フォトレジスト膜を堆積する工程、
（ｎ）前記ビット線を転写するために設けられ、幅広領域と幅の狭い領域とを有する光透過領域を複数備え、かつ、互いに隣接する光透過領域を透過した光が逆相となる機能を有する第２フォトマスクであって、前記光透過領域の幅広領域の一部に遮光領域を配置するとともに、前記光透過領域を取り囲む遮光領域において、前記光透過領域の幅広領域と幅の狭い領域との境界領域の近傍に、微細な光透過領域からなる補助パターンを配置してなる第２フォトマスクを用意する工程、
（ｏ）前記第２フォトレジスト膜に、前記第２フォトマスクを介して露光光を照射することにより、前記ビット線のパターンを転写する工程、
（ｐ）前記第２フォトレジスト膜に転写されたビット線のパターンをマスクとして、前記第２導体膜をパターニングすることにより、前記ビット線を形成する工程。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の製造技術に関し、特に、露光処理に際して位相シフト・リソグラフィ技術を用いる半導体集積回路装置の製造方法に適用して有効な技術に関するものである。
【背景技術】
【０００２】
フォトマスク上の回路パターンをｇ線（４３６ｎｍ）やｉ線（３６５ｎｍ）等のような光を使用して半導体基板上に転写するフォトリソグラフィ技術においては、半導体集積回路装置の素子集積度の向上に伴って、良好に転写することのできるパターンの最小加工寸法に限界が生じつつある。
【０００３】
この良好に転写可能なパターンの最小加工寸法を小さくする方法として、露光光の波長をさらに短くすることが考えられるが、現実には、様々な問題があり、簡単に光の波長を短くすることはできない。
【０００４】
そこで、露光波長を変えることなく解像度を向上させるために露光装置における光学系の開口数（ＮＡ）を大きくする技術がある。しかし、この場合、ＮＡの増大や短波長の光の使用に伴い、焦点深度が極端に浅くなる問題があった。
【０００５】
このため、焦点深度を浅くすることなく解像度の向上を図る様々な露光技術が検討されており、その代表的な手段として位相シフト・マスクを用いる位相シフト・リソグラフィ技術がある。
【０００６】
位相シフト・リソグラフィ技術は、位相シフトマスク（レチクルも含む）を透過する光の位相を操作することによって、投影像の分解能およびコントラストを向上させる技術であり、位相シフトマスク上の所定の位置には透過光に位相差を生じさせる位相シフタが形成されている。
【０００７】
例えば、特公昭６２−５９２９６号公報（特許文献１）には、遮光領域を挾んで互いに隣接する一対の光透過領域の一方に透明膜を設けることにより、露光処理に際して、これら２つの光透過領域を透過した光の間に位相差を生じさせ、その干渉光が半導体ウエハ上の遮光領域となる個所で弱め合うように操作する位相シフト技術が開示されている。
【０００８】
また、特開昭６２−６７５１４号公報（特許文献２）には、マスクの遮光領域の一部を除去して微細な開口パターンを形成した後、この開口パターンまたはその近傍に存在する光透過領域のいずれか一方に透明膜を設けることにより、透光領域を透過した光と開口パターンを透過した光との間に位相差を生じさせ、透光領域を透過した光の振幅分布が横方向に広がるのを防止する位相シフト技術が開示されている。
【０００９】
また、特開平２−１４０７４３号公報（特許文献３）には、マスクの透光領域の一部に位相シフタを設けることにより、透過光に位相差を生じさせ、位相シフタ境界部を強調させる位相シフト技術が開示されている。
【特許文献１】特公昭６２−５９２９６号公報
【特許文献２】特開昭６２−６７５１４号公報
【特許文献３】特開平２−１４０７４３号公報
【発明の開示】
【発明が解決しようとする課題】
【００１０】
ところが、位相シフト・リソグラフィ技術においては、単純な繰り返しパターンの転写に適用する場合は問題ないが、半導体集積回路装置を構成するパターン等のような複雑なパターンの転写に適用する場合には、位相シフタの配置の仕方等が難しく、パターンを良好に転写することができない場合が生じる問題がある。
【００１１】
例えばＤＲＡＭの互いに隣接するワード線間において、ビット線用の接続孔やキャパシタ用の接続孔が配置される領域は、その接続孔の合わせ余裕等をとる関係上、そのワード線同士の間隔が他のワード線隣接領域における間隔よりも広くなる箇所がある。
【００１２】
このようなワード線を位相シフトマスクを用いて転写する場合、互いに隣接する光透過領域（ワード線転写用）のいずれか一方の上に位相シフタを配置するが、上述したように、隣接する光透過領域間に間隔の異なる領域があると、その箇所で光の位相を良好に操作することができなくなる結果、本来幅広となってほしい箇所が細ってしまったり、細くていい箇所が太ってしまったりする等、形状や寸法等が設計通りにできなくなり、パターンを良好に転写することができない場合が生じる。
【００１３】
また、例えばＤＲＡＭにおいては、全体のメモリ容量が増大する傾向にあり、素子集積度の向上が図られているが、素子集積度の向上に伴って隣接するキャパシタパターンの間隔も狭くなっている。
【００１４】
このため、キャパシタ用の接続孔を位相シフトマスクを用いて転写する場合、接続孔を開けるための光透過領域の周囲に補助パターンを配置するが、上述するように隣接するキャパシタパターンの間隔が狭くなるにつれて、ただ単に補助パターンを配置したのでは、隣接する補助パターン同士を透過した光の干渉等によってその補助パターンの間に当たる位置、すなわち、本来パターンが形成されないはずの領域にパターンが形成されてしまう場合が生じる。
【００１５】
本発明の目的は、位相シフタを有するフォトマスクを用いて所定のパターンを転写する場合において、転写パターンの形状および寸法を設計パターンに忠実に転写することのできる技術を提供することにある。
【００１６】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１７】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１８】
すなわち、本発明は、半導体基板上に互いに平行に延在する複数の配線を設けてなる半導体集積回路装置の製造方法であって、以下の工程を有するものである：
（ａ）前記半導体基板上に配線形成用の導体膜を堆積した後、その導体膜上にフォトレジスト膜を堆積する工程；
（ｂ）前記複数の配線を転写するために設けられた互いに平行に延在する複数の光透過領域を備え、かつ、前記複数の光透過領域のうち、互いに隣接する光透過領域のいずれか一方に透過光の位相を変える位相シフタを配置してなるフォトマスクであって、前記互いに隣接する光透過領域の間に、その光透過領域の延在方向に沿って常に一定の間隔を形成するような遮光領域を設けてなるフォトマスクを用意する工程；
（ｃ）前記フォトレジスト膜に、前記フォトマスクを介して露光光を照射することにより、前記複数の配線のパターンを転写する工程；
（ｄ）前記フォトレジスト膜に転写された配線のパターンをマスクとして、前記配線形成用の導体膜をパターニングすることにより、前記複数の配線を形成する工程。
【００１９】
また、本発明は、半導体基板上に幅広領域と幅の狭い領域とを有する配線を設けてなる半導体集積回路装置の製造方法であって、以下の工程を有するものである：
（ａ）前記半導体基板上に配線形成用の導体膜を堆積した後、その導体膜上にフォトレジスト膜を堆積する工程；
（ｂ）前記配線を転写するために設けられ、幅広領域と幅の狭い領域とを有する光透過領域を備えてなるフォトマスクであって、前記光透過領域の幅広領域の一部に遮光領域を配置するとともに、前記光透過領域を取り囲む遮光領域において、前記光透過領域の幅広領域と幅の狭い領域との境界領域の近傍に、その光透過領域を透過する光とは逆位相の光を形成するような微細な光透過領域からなる補助パターンを配置してなるフォトマスクを用意する工程；
（ｃ）前記フォトレジスト膜に、前記フォトマスクを介して露光光を照射することにより、前記配線のパターンを転写する工程；
（ｄ）前記フォトレジスト膜に転写された配線のパターンをマスクとして、前記配線形成用の導体膜をパターニングすることにより、前記配線を形成する工程。
【００２０】
また、本発明の半導体集積回路装置の製造方法は、半導体基板上に所定の層間を接続する複数の接続孔を有する半導体集積回路装置の製造方法であって、以下の工程を有するものである：
（ａ）前記半導体基板上にフォトレジスト膜を堆積する工程；
（ｂ）前記複数の接続孔を転写するために設けられた複数の光透過領域と、その各々の光透過領域の周囲に設けられた補助パターンとを備え、かつ、前記複数の光透過領域または前記補助パターンのいずれか一方に透過光の位相を変える位相シフタを配置してなるフォトマスクであって、前記複数の光透過領域の各々に、周囲の環境に応じて非対称的に補助パターンを配置してなるフォトマスクを用意する工程；
（ｃ）前記フォトレジスト膜に、前記フォトマスクを介して露光光を照射することにより、前記複数の接続孔のパターンを転写する工程；
（ｄ）前記フォトレジスト膜に転写された接続孔のパターンをマスクとして接続孔を穿孔する工程。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
(1)．上記した本発明によれば、例えば互いに隣接するワード線転写用の光透過領域の間隔を、各々の間隔ラインの中で一定としたことにより、互いに隣接する光透過領域を透過した光の位相差操作を、その双方の光透過領域間の全領域において設計通り（誤差を含む）に良好に行うことが可能となる。この結果、転写パターン（ワード線ＷＬ）の形状および寸法を設計通り忠実に形成することが可能となる。
(2).上記した本発明によれば、例えばビット線形成用の各光透過領域の幅広領域内に微細な遮光領域を配置するとともに、周囲の遮光領域において光透過領域の幅広領域と幅の狭い領域との境界領域の近傍に補助パターンを配置したことにより、その光透過領域の幅広領域と幅の狭い領域との面積比の違いに起因する透過光の大幅な変動を抑えることができるので、光透過領域の幅広領域および幅の狭い領域を設計通りに良好に転写することが可能となる。この結果、転写パターン（ビット線ＢＬ）の形状および寸法を設計通りに形成することが可能となる。
(3)．上記した本発明によれば、例えばキャパシタ用の接続孔形成用の光透過領域の配置状態に応じて、その四辺に配置される補助パターンをその寸法を変える等、非対称的に配置することにより、無用なパターンを転写することなく、その接続孔用の光透過領域を良好に転写することが可能となる。この結果、キャパシタ用の接続孔の形状および寸法を設計通りに形成することが可能となる。
【発明を実施するための最良の形態】
【００２２】
以下、本発明の実施の形態を図面に基づいて詳細に説明する（なお、実施の形態を説明するための全図において同一機能を有するものは同一の符号を付し、その繰り返しの説明は省略する）。
【００２３】
（実施の形態１）
本実施の形態１の半導体集積回路装置は、例えば６４ＭビットＤＲＡＭである。ただし、ワードビット構成はこれに限定されるものではなく種々変更可能である。このＤＲＡＭが形成された半導体チップの要部の回路ブロック構成を図１に示す。
【００２４】
半導体チップに配置されたメモリセル領域Ｍには、複数個のメモリセルＭＣが図１の縦横方向に敷き詰められている。このメモリセルＭＣは、Ｈｉｇｈ（以下、単に“Ｈ”と略す）信号レベルまたはＬｏｗ（以下、単に“Ｌ”と略す）信号レベルの２値データのうち、いずれか一方を記憶するメモリの最小単位であり、１つのメモリセル選択ＭＯＳ・ＦＥＴＱｓと、１つのキャパシタＣとから構成されている。
【００２５】
このようなメモリセルＭＣは、相補形のビット線ＢＬ,/ＢＬと、これに直交して延在するワード線ＷＬとの交点近傍に配置されている。なお、/ＢＬの“/”はアクティブロウを示している。また、ビット線ＢＬ,/ＢＬに接続されたメモリセルＭＣのキャパシタＣの一方の端子は、例えば電源電圧ＶDD/2の電位に設定されている。
【００２６】
この相補形のビット線ＢＬ,/ＢＬは、図１の縦方向にｍ列配置されており、個々のビット線ＢＬ,/ＢＬには、ｎ個のメモリセルＭＣが電気的に接続されている。そして、この相補形のビット線ＢＬ,/ＢＬは、図１の横方向に延在され、センスアンプ回路ＳＡおよび列選択ＭＯＳ・ＦＥＴＱｙを介してカラムデコーダ回路ＣＤおよびカラムドライバ回路と電気的に接続されている。
【００２７】
センスアンプ回路ＳＡは、ビット線ＢＬに伝送された微小電圧（または電流）を検知して増幅する回路であり、データ入出力信号配線Ｉ／Ｏ,/Ｉ／Ｏを介してメインアンプＭＡに接続され、さらにデータ出力バッファ回路ＤOBと電気的に接続されている。なお、/ＢＬの“/”はアクティブロウを示している。
【００２８】
すなわち、ビット線ＢＬ,/ＢＬの微小信号は、ローカル入出力信号配線Ｉ／Ｏ,/Ｉ／Ｏを介してメインアンプＭＡに伝わり、メインアンプＭＡで増幅され、さらに、データ出力信号配線ＤOL,/ＤOLを介してデータ出力バッファ回路ＤOBに伝送されるようになっている。
【００２９】
データ出力バッファ回路ＤOBは、メモリセルＭＣから読み出された信号を途中の配線経路で減衰させずに外部装置に伝送できるように増幅するための回路であり、出力端子Ｄout と電気的に接続されている。なお、/ＤOLの“/”はアクティブロウを示している。
【００３０】
また、カラムデコーダ回路ＣＤは、カラムアドレスバッファ回路からの信号を受けて所定の１本の列選択信号配線ＹＳＬを選択する回路である。カラムドライバ回路は、カラムデコーダ回路ＣＤからの信号により所定の１本のカラム選択配線に選択パルス電圧を供給する回路である。
【００３１】
また、カラムアドレスバッファ回路は、複数のアドレス信号を、タイミング発生回路からのカラム選択信号にしたがって取り込み保持するとともに、これらのカラムアドレス信号をもとに相補内部アドレス信号Ａを形成する回路である。
【００３２】
一方、ワード線ＷＬは、図１の横方向にｎ行配置されており、個々のワード線ＷＬには、ｍ個のメモリセルＭＣが電気的に接続されている。そして、このワード線ＷＬは、図１の縦方向に延在され、ロウデコーダ回路およびロウドライバ回路と電気的に接続されている。
【００３３】
ロウデコーダ回路は、ロウアドレスバッファ回路からの信号を受けて所定の１本のワード線ＷＬを選択する回路である。ロウデコーダ回路には、ロウアドレスバッファ回路からｉ+1ビットの相補内部アドレス信号が供給される。
【００３４】
ロウアドレスバッファ回路は、アドレスマルチプレクサ回路から伝送されるロウアドレス信号を、タイミング発生回路から供給されるタイミング信号にしたがって取り込み保持する。また、ロウドライバ回路は、ロウデコーダ回路からの信号により所定の１本のワード線ＷＬに選択パルス電圧を供給する回路である。なお、このＤＲＡＭの電源電圧は、例えば３.３Ｖ程度、接地電圧は、例えば０Ｖ程度である。
【００３５】
このＤＲＡＭのメモリセル領域における要部断面図および要部平面図を図２および図３〜図６に示す。また、このＤＲＡＭの周辺回路領域における要部断面図を図７に示す。なお、図２のメモリセル領域Ｍは図３〜図６のＩＩ−ＩＩ線における断面図を示している。
【００３６】
ＤＲＡＭを構成する半導体基板１ｓは、例えばｐ−形のシリコン（Ｓｉ）単結晶からなり、その上部には、素子分離用のフィールド絶縁膜２が形成されている。
【００３７】
このフィールド絶縁膜２は、例えば二酸化シリコン（ＳｉＯ２）からなり、図３に示すように、フィールド絶縁膜２に囲まれた領域が素子の活性領域Ａとなる。
【００３８】
この活性領域Ａは、例えば平面逆Ｖ字状に形成されている。この活性領域Ａは、図３の横方向に沿って、所定の距離を隔てて配置されている。ただし、図３の縦方向に隣接する活性領域Ａ，Ａ同士は、その横方向長さの半分だけ横方向に相対的にずれた状態で配置されている。なお、長さＬ1は、例えば0.４μｍ程度、また、長さＬ2 は、例えば0.３５μｍ程度である。
【００３９】
また、メモリセル領域Ｍにおける半導体基板１ｓの上部には、ｐウエル３ｐが形成されている。このｐウエル３ｐには、例えばｐ形不純物のホウ素が導入されている。そして、このｐウエル３ｐ上には、上記したメモリセルＭＣが形成されている。
【００４０】
このメモリセルＭＣは、１つのメモリセル選択ＭＯＳ・ＦＥＴ（以下、選択ＭＯＳという）４（上記回路図上のＱｓにあたる）と、１つのキャパシタ５（上記回路図上のＣにあたる）とから構成されている。この１個のメモリセルＭＣのサイズは、例えば1．１５μｍ２程度である。
【００４１】
選択ＭＯＳ４は、半導体基板１ｓの上部に互いに離間して形成された一対の半導体領域４ａ, ４ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜４ｃと、ゲート絶縁膜４ｃ上に形成されたゲート電極４ｄとを有している。
【００４２】
半導体領域４ａ,４ｂは、選択ＭＯＳ４のソース領域およびドレイン領域を形成するための領域であり、この半導体領域４ａ,４ｂには、例えばｎ形不純物のリンまたはヒ素（Ａｓ）が導入されている。なお、この半導体領域４ａ,４ｂの間に選択ＭＯＳ４のチャネル領域が形成されている。
【００４３】
なお、選択ＭＯＳ４のゲート電極４ｄ下のチャネル領域は、平面で見たときに屈折した上辺と下辺とを有しているが、その屈折角度は１３５°以上に設計されているので、チャネル領域の上辺と下辺でほぼ同じバーズビークの伸びおよびフィールド絶縁膜２の端部の形状が得られるようになっている。
【００４４】
これにより、本実施の形態１によれば、選択ＭＯＳ４のチャネル領域の表面に段差が形成され難くなるので、チャネル領域の全面にほぼ同じ深さに不純物をイオン注入により導入することが可能となっている。このため、均一な不純物濃度分布を有するチャネル領域を得ることができるので、選択ＭＯＳ４のしきい値電圧の変動を防ぐことが可能となっている。
【００４５】
ゲート絶縁膜４ｃは、例えばＳｉＯ２からなる。また、ゲート電極４ｄは、例えば低抵抗ポリシリコン膜からなる導体膜４ｄ1 上に、例えばタングステンシリサイド（ＷＳｉ２）からなる導体膜４ｄ2 を堆積して形成されている。この導体膜４ｄ2 により、ゲート電極４ｄの低抵抗化を図っている。ただし、ゲート電極４ｄは、低抵抗ポリシリコンの単体膜で形成しても良いし、タングステン等のような所定の金属でも良い。
【００４６】
このゲート電極４ｄは、ワード線ＷＬの一部でもある。このワード線ＷＬは、図４に示すように、上記した活性領域Ａの延在方向に対して直交する方向に直線状に延在するように形成されている。
【００４７】
ワード線ＷＬのうち、活性領域Ａと交差する部分は、選択ＭＯＳ４のゲート電極４ｄを構成する部分であり、所定のしきい値電圧を得るために必要な一定の幅（Ｌｇ）を有し、ワード線ＷＬの他の部分よりも幅広となっている。このワード線ＷＬの幅広部分の幅Ｌｇは、例えば0.４４μｍ程度である。また、ワード線ＷＬの幅の狭い部分の幅Ｌ3 は、例えば0.３μｍ程度である。
【００４８】
このワード線ＷＬの幅広部分は、ワード線ＷＬの一部がワード線ＷＬの一方の側面から突出することで形成されている。ただし、その突出部が向かい合うように互いに隣接するワード線ＷＬ同士は、その突出部の位置が図４の縦方向に互いにずれるように、すなわち、その隣接するワード線ＷＬの突出部と凹部とがかみ合うように配置されている。なお、Ｌｇの寸法を有するワード線ＷＬの領域は、少なくとも製造プロセスにおけるマスク合わせ余裕寸法に相当する分、活性領域Ａの幅よりも広く設けられている。
【００４９】
ところで、本実施の形態１においては、その突出部が向かい合うように互いに隣接するワード線ＷＬの間隔Ｌ４ａ1,Ｌ４ａ2 が、ワード線ＷＬの延在方向において常に一定となっており、例えば0.３μ程度に設定されている。また、突出部の無い側が向かい合うように互いに隣接するワードＷＬの間隔Ｌ４ｂも、ワード線ＷＬの延在方向において常に一定となっており、例えば0.３μｍ程度に設定されている。
【００５０】
すなわち、本実施の形態１においては、互いに隣接するワード線ＷＬの間隔Ｌ４ａ1,Ｌ４ａ2 および間隔Ｌ４ｂが各々の間隔ラインの中で常に一定になるように設定されている。また、互いに隣接するワード線ＷＬの間隔Ｌ４およびワード線ＷＬの細い部分の幅Ｌ３が同一になっている。
【００５１】
このゲート電極４ｄ（ワード線ＷＬ）の上面および側面は、絶縁膜６ａ,６ｂを介してキャップ絶縁膜（第１キャップ絶縁膜）７ａおよびサイドウォール（第１側壁絶縁膜）７ｂによって被覆されている。これらのキャップ絶縁膜７ａおよびサイドウォール７ｂは、層間絶縁膜８ａ〜８ｃによって被覆されている。
【００５２】
そして、層間絶縁膜８ａ〜８ｃには、半導体基板１ｓの上層部の半導体領域４ａが露出するような接続孔９ａ1が形成され、層間絶縁膜８ａ,８ｂには、半導体基板１ｓの上層部の半導体領域４ｂが露出するような接続孔９ｂ1 が形成されている。これら接続孔９ａ1,９ｂ1の寸法は、例えば０.３６μｍ×０.３６μ程度である。
【００５３】
絶縁膜６ａ, ６ｂは、例えばＳｉＯ２からなる。また、本実施の形態１においては、キャップ絶縁膜７ａおよびサイドウォール７ｂが、例えば窒化シリコンからなる。
【００５４】
絶縁膜６ａ,６ｂは、例えば次の２つの機能を有している。すなわち、第１は、キャップ絶縁膜７ａおよびサイドウォール７ｂを形成する際にその成膜処理装置内が導体膜４ｄ２の構成金属元素で汚染されるのを防止する機能である。第２は、半導体集積回路装置の製造工程における熱処理等に際し、熱膨張差に起因してキャップ絶縁膜７ａおよびサイドウォール７ｂに加わるストレスを緩和する機能である。
【００５５】
キャップ絶縁膜７ａおよびサイドウォール７ｂは、層間絶縁膜８ａ,８ｂに接続孔９ａ1,９ｂ1を形成する際にエッチングストッパとして機能し、互いに隣接するワード線ＷＬ間に接続孔９ａ1,９ｂ1を自己整合的に形成するための膜として機能している。すなわち、キャップ絶縁膜７ａおよびサイドウォール７ｂは、ワード線ＷＬの幅方向における接続孔９ａ1,９ｂ1 の寸法を規定している。
【００５６】
このため、例えば接続孔９ａ1,９ｂ1がワード線ＷＬの幅方向（図３の左右方向）に多少ずれたとしても、キャップ絶縁膜７ａおよびサイドウォール７ｂがエッチングストッパとして機能するので、その接続孔９ａ1,９ｂ1からワード線ＷＬの一部が露出するようなこともない。したがって、接続孔９ａ1,９ｂ1の位置合わせ余裕を小さくすることができる。
【００５７】
なお、接続孔９ａ1,９ｂ1がワード線ＷＬの長手方向（図３の上下方向）にずれたとしても、ここでは層間絶縁膜８ａ,８ｂの厚さがある程度確保されているので、接続孔９ａ1,９ｂ1から半導体基板１ｓの上面が露出することもない。
【００５８】
層間絶縁膜８ａは、例えばＳｉＯ２からなり、層間絶縁膜８ｂは、例えばＢＰＳＧ（Boro Phospho Silicate Glass)からなる。この層間絶縁膜８ａは、その上層の層間絶縁膜８ｂ中のホウ素またはリンが下層の半導体基板１ｓに拡散するのを防止する機能を有している。
【００５９】
また、層間絶縁膜８ｂは、配線層の下地を平坦にする機能を有している。これにより、フォトリソグラフィのマージンを確保することができ、接続孔９ａ1,９ｂ1や配線のパターン転写精度を向上させることができるようになっている。
【００６０】
層間絶縁膜８ｂ上には、例えばＳｉＯ２からなる層間絶縁膜８ｃが形成されている。この層間絶縁膜８ｃは、後述するビット線形成工程時等において、層間絶縁膜８ｂからキャップ絶縁膜７ａの一部が露出していると、その露出部分がエッチングされてワード線ＷＬが露出してしまう場合があるので、それを防止するための膜である。したがって、そのような問題が生じない場合には、設けなくても良い。
【００６１】
層間絶縁膜８ｃ上には、ビット線ＢＬが形成されている。このビット線ＢＬは、例えば低抵抗ポリシリコンからなる導体膜（第２導体膜）ＢＬ1の上層に、例えばＷＳｉ２からなる導体膜（第２導体膜）ＢＬ2が堆積されてなり、接続孔９ａ1を介して半導体領域４ａと電気的に接続されている。
【００６２】
導体膜ＢＬ1と層間絶縁膜８ｃとの間には、接続孔９ａ1を形成する際にエッチングマスクとなったマスク膜（第２マスク膜）１０ｂが残されている。このマスク膜１０ｂは、接続孔９ａ1形成時におけるエッチング選択比を高くするための膜で、例えば低抵抗ポリシリコンからなり、ビット線ＢＬの一部でもある。
【００６３】
ビット線ＢＬおよび接続孔９ａ1の平面図を図５に示す。ビット線ＢＬは、ワード線ＷＬの延在方向に直交するように図５の横方向に直線状に延在している。ビット線ＢＬにおいて、活性領域Ａの中央に位置する部分には突出部が形成されており、この突出部にビット線用の接続孔９ｂ1が配置されている。
【００６４】
ビット線ＢＬの中心線は、ビット線用の接続孔９ａ1の中心に必ずしも一致させる必要はないが、一致させない場合には、ビット線ＢＬはキャパシタ用の接続孔９ｂ1,９ｂ2（図２参照）を完全に囲むための突出部を必要とする。
【００６５】
なお、ビット線ＢＬに上記突出部を形成すると、その突出部と、その突出部側に隣接するビット線ＢＬとの間で短絡不良が生じる可能性がある。このため、その隣接するビット線ＢＬのうち、突出部が向かい合う部分を突出部から離れるように少し屈曲させている。      
【００６６】
このビット線ＢＬの幅Ｌ5 は、例えば0.２８μｍ程度、ビット線ＢＬの突出部とそれに隣接するビット線ＢＬとの間隔Ｌ６は、例えば0.３μｍ程度、互いに隣接するビット線ＢＬの間隔Ｌ7は、例えば0.５８μｍ程度である。
【００６７】
ビット線ＢＬの上面および側面は、絶縁膜６ｃ,６ｄを介してキャップ絶縁膜（第２キャップ絶縁膜）１１ａおよびサイドウォール（第２側壁絶縁膜）１１ｂによって被覆されている。このキャップ絶縁膜１１ａおよびサイドウォール１１ｂは、層間絶縁膜８ｃ等に接続孔９ｂ2を形成する際にエッチングストッパとして機能し、互いに隣接するビット線ＢＬ間に接続孔９ｂ2を自己整合的に形成するための膜として機能している。すなわち、キャップ絶縁膜１１ａおよびサイドウォール１１ｂは、ビット線ＢＬの幅方向における接続孔９ｂ1,９ｂ2の寸法を規定している。
【００６８】
したがって、例えば接続孔９ｂ1,９ｂ2がビット線ＢＬの幅方向（図の上下方向）に多少ずれたとしても、キャップ絶縁膜１１ａおよびサイドウォール１１ｂがエッチングストッパとして機能するので、その接続孔９ｂ1,９ｂ2が素子分離領域に入り込み過ぎることもない。このため、接続孔９ｂ1,９ｂ2の位置合わせ余裕を小さくすることができる。
【００６９】
さらに、このキャップ絶縁膜１１ａおよびサイドウォール１１ｂは、絶縁膜１２によって被覆されている。この絶縁膜１２は、キャパシタ５を形成した後の下地の絶縁膜を除去する際にエッチングストッパとして機能する膜であり、例えば窒化シリコンからなる。
【００７０】
この絶縁膜１２の厚さは、例えば１００〜５００Å、好ましくは２５０Å程度に設定されている。これ以上厚いと、ダングリングボンドを終端するための最終的な水素アニール処理時に、水素が窒化シリコン膜で捕縛あるいは水素の移動が阻止されてしまい、充分な終端効果が得られなくなってしまうからである。
【００７１】
このビット線ＢＬの上層には、例えば円筒形のキャパシタ５が形成されている。すなわち、本実施の形態１のＤＲＡＭは、ＣＯＢ（Capacitor Over Bitline）構造となっている。キャパシタ５は、第１電極（第３導体膜）５ａ上にキャパシタ絶縁膜５ｂを介して第２電極５ｃが形成され構成されている。
【００７２】
第１電極５ａは、例えば低抵抗ポリシリコンからなり、接続孔９ｂ1 内に埋め込まれた導体膜（第１導体膜）１３を通じて選択ＭＯＳ４の一方の半導体領域４ｂと電気的に接続されている。導体膜１３は、例えば低抵抗ポリシリコンからなる。
【００７３】
このキャパシタ５の第１電極５ａおよびキャパシタ５用の接続孔９ｂ1,９ｂ2の平面図を図６に示す。第１電極５ａは、ビット線ＢＬ用の接続孔９ａ1の両側に１個ずつ配置されている。個々の第１電極５ａは、例えば互いに隣接する２つのワード線ＷＬをまたぐように長方形状に形成されており、その横方向の長さは、例えば1.１４μｍ程度、縦方向の長さは、例えば0.５６μｍ程度である。
【００７４】
キャパシタ絶縁膜５ｂは、例えば窒化シリコン膜上にＳｉＯ２膜が堆積されて形成されている。また、第２電極５ｃは、例えば低抵抗ポリシリコンからなり、所定の配線と電気的に接続されている。
【００７５】
なお、キャパシタ５の第１電極５ａの下部のマスク膜（第３マスク膜）１０ｃは、接続孔９ｂ2 を穿孔する際にマスクとして用いた膜である。このマスク膜１０ｃは、例えば低抵抗ポリシリコンからなり、キャパシタ５の第１電極５ａの一部となっている。
【００７６】
一方、図７に示すように、周辺回路領域Ｐにおける半導体基板１ｓの上部には、ｐウエル３ｐおよびｎウエル３ｎが形成されている。このｐウエル３ｐには、例えばｐ形不純物のホウ素が導入されている。また、ｎウエル３ｎには、例えばｎ形不純物のリンまたはＡｓが導入されている。そして、このｐウエル３ｐ上およびｎウエル３ｎ上には、例えばｎＭＯＳ１４およびｐＭＯＳ１５が形成されている。
【００７７】
これらのｎＭＯＳ１４およびｐＭＯＳ１５によって、ＤＲＡＭのセンスアンプ回路、カラムデコーダ回路、カラムドライバ回路、ロウデコーダ回路、ロウドライバ回路、Ｉ／Ｏセレクタ回路、データ入力バッファ回路、データ出力バッファ回路および電源回路等のような周辺回路が形成されている。
【００７８】
ｎＭＯＳ１４は、ｐウエル３ｐの上部に互いに離間して形成された一対の半導体領域１４ａ,１４ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１４ｃと、ゲート絶縁膜１４ｃ上に形成されたゲート電極１４ｄとを有している。
【００７９】
半導体領域１４ａ,１４ｂは、ｎＭＯＳ１４のソース領域およびドレイン領域を形成するための領域であり、この半導体領域１４ａ,１４ｂには、例えばｎ形不純物のリンまたはＡｓが導入されている。なお、この半導体領域１４ａ,１４ｂの間にｎＭＯＳ１４のチャネル領域が形成されている。
【００８０】
ゲート絶縁膜１４ｃは、例えばＳｉＯ２からなる。また、ゲート電極１４ｄは、例えば低抵抗ポリシリコンからなる導体膜１４ｄ1 上にＷＳｉ２からなる導体膜１４ｄ2 が堆積されてなる。ただし、ゲート電極１４ｄは、例えば低抵抗ポリシリコンの単体膜で形成しても良いし、金属で形成しても良い。
【００８１】
ゲート電極１４ｄの上面および側面には、絶縁膜６ａ,６ｂを介してキャップ絶縁膜７ａおよびサイドウォール７ｂが形成されている。絶縁膜６ａ,６ｂは、上記したメモリセル領域Ｍの絶縁膜６ａ,６ｂと同一の機能を有しており、例えばＳｉＯ２からなる。
【００８２】
また、キャップ絶縁膜７ａおよびサイドウォール７ｂは、例えば窒化シリコンからなる。ただし、この場合のサイドウォール７ｂは、主としてＬＤＤ（Lightly Doped Drain)構造を構成するための膜である。
【００８３】
ｐＭＯＳ１５は、ｎウエル３ｎの上部に互いに離間して形成された一対の半導体領域１５ａ,１５ｂと、半導体基板１ｓ上に形成されたゲート絶縁膜１５ｃと、ゲート絶縁膜１５ｃ上に形成されたゲート電極１５ｄとを有している。
【００８４】
半導体領域１５ａ,１５ｂは、ｐＭＯＳ１５のソース領域およびドレイン領域を形成するための領域であり、この半導体領域１５ａ,１５ｂには、例えばｐ形不純物のホウ素が導入されている。なお、この半導体領域１５ａ,１５ｂの間にｐＭＯＳ１５のチャネル領域が形成されている。
【００８５】
ゲート絶縁膜１５ｃは、例えばＳｉＯ２からなる。また、ゲート電極１５ｄは、例えば低抵抗ポリシリコンからなる導体膜１５ｄ1上にＷＳｉ２からなる導体膜１５ｄ2が堆積されてなる。ただし、ゲート電極１５ｄは、例えば低抵抗ポリシリコンの単体膜で形成しても良いし、金属で形成しても良い。
【００８６】
ゲート電極１５ｄの上面および側面には、絶縁膜６ａ,６ｂを介してキャップ絶縁膜７ａおよびサイドウォール７ｂが形成されている。絶縁膜６ａ,６ｂは、上記したメモリセル領域Ｍの絶縁膜６ａ,６ｂと同一の機能を有しており、例えばＳｉＯ２からなる。
【００８７】
また、キャップ絶縁膜７ａおよびサイドウォール７ｂは、例えば窒化シリコンからなる。ただし、この場合のサイドウォール７ｂは、主としてＬＤＤ構造を構成するための膜である。
【００８８】
このｎＭＯＳ１４およびｐＭＯＳ１５は、上記した層間絶縁膜８ａ〜８ｃによって被覆されており、その層間絶縁膜８ｃ上には、上記した絶縁膜１２が堆積されている。さらに、このようなメモリセル領域Ｍおよび周辺回路領域Ｐにおいて、絶縁膜１２上には、層間絶縁膜８ｄが形成されており、これによってキャパシタ５の第２電極５ｂが被覆されている。
【００８９】
層間絶縁膜８ｄは、例えばＳｉＯ２からなる絶縁膜８ｄ1上に、例えばＢＰＳＧからなる絶縁膜８ｄ2が堆積されて形成されている。絶縁膜８ｄ1は、その上層の絶縁膜８ｄ2中のホウ素またはリンがキャパシタ５の第２電極５ｃ側等に拡散するのを防止する機能を有している。
【００９０】
次に、本実施の形態１の半導体集積回路装置の製造工程である露光工程で用いるフォトマスク（レチクルを含む）を図８〜図２１によって説明する。ここで、図８、図１０、図１３、図１５および図１９においては、図面を見易くするため、遮光領域を斜線で示し、位相シフタが配置された領域を点によるハッチングで示してある。なお、この遮光領域は、例えばクロム（Ｃｒ）膜等によって形成されている。また、マスク基板は、例えば合成石英等からなる。
【００９１】
図８は上記したＤＲＡＭのメモリセル領域Ｍのフィールド絶縁膜２や活性領域Ａ（図２および図３参照）を形成する際に用いるフォトマスクＰＭ1 の要部平面図である。
【００９２】
このフォトマスクＰＭ1 には、例えば平面逆Ｖ字状の複数個の光透過領域Ｐ1が規則的に配置されている。この光透過領域Ｐ1は、図８の横方向に沿って、所定の距離を隔てて配置されている。ただし、図８の縦方向に隣接する光透過領域Ｐ1 同士は、その各々の中心がその横方向長さの半分だけ図８の横方向に相対的にずれた状態で配置されている。なお、長さＬｍ1は、例えば２μｍ程度、また、長さＬｍ2は、例えば1.７５μｍ程度である。
【００９３】
また、図８の縦方向に並んでいる光透過領域Ｐ1 の行には一行おきに位相シフタＰＳ1が各の光透過領域Ｐ1に重なるように配置されている。この位相シフタＰＳ1は、透過光の位相差を変える機能部であり、例えば二酸化シリコン等のような透明な絶縁膜をＳＯＧ法等によってフォトマスクＰＭ1上に堆積した後、その絶縁膜をフォトリソグラフィ技術およびドライエッチング技術によってパターニングすることによって形成されている。
【００９４】
このようなフォトマスクＰＭ1によってポジ形のフォトレジスト膜に転写されたパターンを図９に示す。点によるハッチング部分はフォトレジスト膜ＰＲ1が残されている部分、白抜き部分はフォトレジスト膜ＰＲ1が除去された部分である。なお、フォトレジスト膜ＰＲ1をネガ形にすることで、図９の白抜き部分にフォトレジスト膜が残るようにすることもできる。
【００９５】
次いで、図１０は上記したＤＲＡＭのメモリセル領域Ｍのワード線ＷＬ（図２および図４参照）を形成する際に用いるフォトマスクＰＭ2の要部平面図である。また、図１１は図１０のＸＩ−ＸＩ線の断面図である。
【００９６】
このフォトマスクＰＭ2には、例えば直線状の複数の光透過領域Ｐ2が図１０の横方向に沿って規則的に並んで配置されている。また、図１０の横方向に並んでいる光透過領域Ｐ2 の列には一列おきに位相シフタＰＳ2が各の光透過領域Ｐ2に重なるように配置されている。この位相シフタＰＳ2の機能、材料および形成方法は上記した位相シフタＰＳ1（図８参照）と同じである。
【００９７】
この光透過領域Ｐ2には、その延在方向の所定間隔毎に、その一方の側面から図１０の横方向に突出して他の部分よりも幅広となっている領域が形成されている。ただし、図１０の横方向に隣接する光透過領域Ｐ2同士は、その突出領域の位置が図１０の縦方向に互いにずれあうように配置されている。光透過領域Ｐ2の幅広領域の幅Ｌｍ3は、例えば２.２μｍ程度、細い領域の幅Ｌｍ4は、例えば1.５μｍ程度である。
【００９８】
ところで、本実施の形態１においては、その突出部が向き合うように互いに隣接する光透過領域Ｐ2の間隔Ｌｍ5a（Ｌｍ5a1,Ｌｍ5a2）がその間隔ラインの中で一定になっており、例えば１.５μｍ程度に設定されている。
【００９９】
また、突出部が無い側が向き合うように互いに隣接する光透過領域Ｐ2の間隔Ｌｍ5bもその間隔ラインの中で一定になっており、例えば1.５μｍ程度に設定されている。
【０１００】
すなわち、本実施の形態１においては、互いに隣接する光透過領域Ｐ2の間隔Ｌｍ5a,Ｌｍ5bが各々の間隔ラインの中で一定となっている。また、互いに隣接する光透過領域Ｐ2の間隔Ｌｍ5a,Ｌｍ5bおよび光透過領域Ｐ2の細い部分の幅Ｌｍ4が等しくなっている。
【０１０１】
これらにより、互いに隣接する光透過領域Ｐ2を透過した光の位相差操作を、その双方の光透過領域Ｐ2間の全領域において設計通り（誤差を含む）に良好に行うことが可能となる。この結果、転写パターンの形状および寸法を設計通り（誤差を含む）に形成することが可能となっている。
【０１０２】
このようなフォトマスクＰＭ2によってネガ形のフォトレジスト膜に転写されたパターンを図１２に示す。点によるハッチング部分がフォトレジスト膜ＰＲ2が残されている部分である。ここには、所定間隔毎に幅広領域を有するような直線状のフォトレジスト膜ＰＲ2 のパターンが形成されている。
【０１０３】
また、白抜き部分がフォトレジスト膜が除去された部分である。なお、フォトレジスト膜ＰＲ2をポジ形にすることで、図１２の白抜き部分にフォトレジスト膜が残るようにすることもできる。
【０１０４】
次いで、図１３は上記したＤＲＡＭのメモリセル領域Ｍのビット線用の接続孔９ａ1（図２および図５参照）を形成する際に用いるフォトマスクＰＭ3の要部平面図である。
【０１０５】
フォトマスクＰＭ3には、例えば正方形状の複数の光透過領域Ｐ3 が規則的に配置されている。個々の光透過領域Ｐ3の寸法は、例えば1.８μｍ×1.８μｍ程度である。
【０１０６】
この各々の光透過領域Ｐ3には位相シフタＰＳ3が重なるように配置されている。この位相シフタＰＳ3の機能、材料および形成方法は上記した位相シフタＰＳ1（図８参照）と同じである。
【０１０７】
また、その各々の光透過領域Ｐ3の四辺近傍には、補助パターンＰＡ1 が配置されている。補助パターンＰＡ1は、主となる光透過領域Ｐ3と、補助パターンＰＡ1 とを透過した各々の光に位相差を生じさせることで、転写パターンのエッジのコントラストを増大させて良好なパターンを転写するための機能部であり、例えば長方形状の光透過領域からなる。
【０１０８】
主となる光透過領域Ｐ3と、その四辺近傍の各々の補助パターンＰＡ1との間隔Ｌｍ6は透過光の位相を良好に操作するために等しくなっており、例えば0.８μｍ程度に設定されている。また、各補助パターンＰＡ1 の大きさも全て等しく、例えば1.０μｍ×1.７μｍ程度である。
【０１０９】
このようなフォトマスクＰＭ3 によってポジ形のフォトレジスト膜に転写されたパターンを図１４に示す。点によるハッチング部分がフォトレジスト膜ＰＲ3が残されている部分、正方形状の白抜き部分がフォトレジスト膜が除去された部分である。なお、フォトレジスト膜ＰＲ3をネガ形にすることで、図１４の白抜き部分にフォトレジスト膜が残るようにすることもできる。
【０１１０】
次いで、図１５は上記したＤＲＡＭのメモリセル領域Ｍのビット線ＢＬ（図２および図５参照）を形成する際に用いるフォトマスクＰＭ4 の要部平面図である。また、図１６（ａ），（ｂ）はそれぞれ図１５のＸＶＩａ−ＸＶＩａ線およびＸＶＩｂ−ＸＶＩｂ線の断面図である。
【０１１１】
フォトマスクＰＭ4には、例えば直線状の複数の光透過領域Ｐ4が図１５の縦方向に沿って並んで配置されている。そして、図１５の縦方向に並ぶ光透過領域Ｐ4の行の一行おきに位相シフタＰＳ4がその光透過領域Ｐ4に重なるように配置されている。この位相シフタＰＳ4の機能、材料および形成方法は上記した位相シフタＰＳ1（図８参照）と同じである。
【０１１２】
各光透過領域Ｐ4には所定の間隔毎に幅広領域が形成されている。各光透過領域Ｐ4の幅広部分の幅Ｌｍ7aは、例えば2.９５μｍ程度、幅Ｌｍ7bは、例えば３μｍ程度、細い部分の幅Ｌｍ8は、例えば1.４μｍ程度である。また、間隔Ｌｍ9aは、例えば2.９μｍ程度、間隔Ｌｍ9bは、例えば1.５μｍ程度である。
【０１１３】
ところで、本実施の形態１においては、各光透過領域Ｐ4の幅広領域内に、例えば正方形状の遮光領域Ｓ1 が配置されている。この遮光領域Ｓ1の寸法は、例えば０.２μｍ×０.２μｍ程度であり、幅広領域の端からの距離は、例えば１μｍ程度である。
【０１１４】
また、周囲の遮光領域において光透過領域Ｐ4の幅広領域と幅の狭い領域との境界領域の近傍には補助パターンＰＡ2が配置されている。この補助パターンＰＡ２は、一つの光透過領域Ｐ4 の幅広領域と幅の狭い領域とで面積が大幅に異なることに起因し、その境界領域にあたる転写パターン部分が細るのを防止するための機能部であり、例えば長方形状の光透過領域からなる。
【０１１５】
なお、光透過領域Ｐ４とその近傍の補助パターンＰＡ2 とでは透過光が逆相になるようになっている。すなわち、位相シフタＰＳ4 の配置された光透過領域Ｐ4の近傍の補助パターンＰＡ2 には、位相シフタＰＳ4 が配置されていない。また、位相シフタＰＳ4の配置されていない光透過領域Ｐ4の近傍の補助パターンＰＡ2には、位相シフタＰＳ4が配置されている。
【０１１６】
各補助パターンＰＡ2の寸法は、例えば０.１μｍ×０.２μｍ程度である。また、各補助パターンＰＡ2と光透過領域Ｐ4との間隔Ｌｍ10は透過光の位相を良好に操作するために等しくなっており、例えば０.１μｍ程度に設定されている。
【０１１７】
このようなフォトマスクＰＭ4 を透過した光の分布を図１７に示す。矩形体ＬBLは、レイアウト設計段階におけるビット線ＢＬ（図５参照）を示し、矩形体ＬPAは、レイアウト設計段階における補助パターンＰＡ2（図１５参照）を示し、矩形体ＬS1は、レイアウト設計段階における遮光領域Ｓ1（図１５参照）を示している。そして、曲線が透過光の分布を示している。
【０１１８】
このようなフォトマスクＰＭ4 によってネガ形のフォトレジスト膜に転写されたパターンを図１８に示す。点によるハッチング部分がフォトレジスト膜ＰＲ4が残されている部分である。
【０１１９】
本実施の形態１においては、光透過領域Ｐ4（図１５参照）の幅広領域および幅の狭い領域が良好な形で転写される。すなわち、上層からキャパシタ５（図２参照）用の接続孔を形成するために、高い合わせ精度と、設計パターンに忠実なパターン形成が特に必要とされるビット線ＢＬ（図５参照）の形成状態を向上させることが可能となっている。
【０１２０】
また、白抜き部分は、フォトレジスト膜ＰＲ4が除去された部分である。なお、フォトレジスト膜ＰＲ4 をポジ形にすることで、図１７の白抜き部分にフォトレジスト膜が残るようにすることもできる。
【０１２１】
図１９は上記したＤＲＡＭのメモリセル領域におけるキャパシタ用の接続孔９ｂ1,９ｂ2（図２および図６参照）を形成する際に用いるフォトマスクＰＭ5の要部平面図である。また、図２０は、図１９のＸＸ−ＸＸ線の断面図である。
【０１２２】
このフォトマスクＰＭ5 には、例えば正方形状の複数の光透過領域Ｐ5 が規則的に配置されている。この光透過領域Ｐ5 の寸法は、例えば1.８μｍ×1.８μｍ程度である。
【０１２３】
この各々の光透過領域Ｐ5 には、位相シフタＰＳ5 が重なるように配置されている。この位相シフタの機能、材料および形成方法は上記した位相シフタＰＳ3（図１３参照）と同じである。
【０１２４】
また、その各々の光透過領域ＰＳ5の四辺近傍には補助パターンＰＡ3a〜ＰＡ3dが配置されている。補助パターンＰＡ3a〜ＰＡ3dは、主となる光透過領域Ｐ５を透過した光と、補助パターンＰＡ３ａ〜ＰＡ3dを透過した光との間に位相差を生じさせることによって、転写パターンのエッジ部分のコントラストを増大させて良好なパターンを転写する機能部であり、例えば長方形状の光透過領域からなる。
【０１２５】
ただし、図１９の縦方向に隣接する光透過領域Ｐ5 の間の補助パターンＰＡ3a,ＰＡ3cは、その隣接する光透過領域Ｐ5 の双方に共通のパターンになっている。図１９の縦方向に隣接する光透過領域Ｐ5 の間隔Ｌｍ11は、例えば0.５μｍ程度である。また、補助パターンＰＡ3a, ＰＡ3cの寸法は、例えば0.２２μｍ×0.４μｍ程度である。
【０１２６】
また、図１９の横方向に隣接する光透過領域Ｐ５の間隔Ｌｍ12と間隔Ｌｍ13とでは長さが異なっており、間隔Ｌｍ13の方が長くなっている。間隔Ｌｍ12は、例えば0.９２μｍ程度、間隔Ｌｍ13は、例えば1.０４μｍ程度である。
【０１２７】
そして、この間隔Ｌｍ12,Ｌｍ13のうち、比較的狭い方（Ｌｍ12）の間に配置された補助パターンＰＡ3dと、比較的広い方（Ｌｍ13）の間に配置された補助パターンＰＡ3bとでは、大きさが異なっており、補助パターンＰＡ3dの方が小さく形成されている。
【０１２８】
比較的小さい補助パターンＰＡ3dの寸法は、例えば0.３２μｍ×０.１６μｍ程度、比較的大きい補助パターンＰＡ3bの寸法は、例えば０.３６μｍ×０.２μ程度である。
【０１２９】
これは、例えば狭い方の間隔Ｌｍ12側に大きな寸法の補助パターンＰＡ3bを配置すると、隣接する補助パターンＰＡ3bを透過した光の干渉によって、隣接する補助パターンＰＡ3bの間にあたる、本来パターンが形成されてはいけない領域に、無用なパターンが形成されてしまうのを防止するためである。
【０１３０】
すなわち、本実施の形態１では、光透過領域Ｐ5の配置状態に応じてその四辺に配置される補助パターンＰＡ3a〜ＰＡ3dを共有させたり、寸法を変えたりすることにより、無用なパターンを転写することなく、光透過領域Ｐ5を転写することができ、キャパシタ５用の接続孔の形状および寸法を設計通り（誤差を含む）に形成することが可能となっている。
【０１３１】
なお、光透過領域Ｐ5と各補助パターンＰＡ3a〜ＰＡ3dとの間隔Ｌｍ14は、全て等しい値に設定されており、例えば0.１４μｍ程度である。
【０１３２】
このようなフォトマスクＰＭ5によってポジ形のフォトレジスト膜に転写されたパターンを図２１に示す。点によるハッチング部分がフォトレジスト膜ＰＲ5が残されている部分、正方形状の白抜き部分がフォトレジスト膜が除去された部分である。なお、フォトレジスト膜をネガ形にすることで、図２１の白抜き部分にフォトレジスト膜が残るようにすることもできる。
【０１３３】
次に、本実施の形態１の半導体集積回路装置の製造工程である露光工程で用いる露光装置の一例を図２２によって説明する。
【０１３４】
本実施の形態１の露光装置ＥＸは、例えばレンズ式ステップアンドリピート方式の５：１縮小投影露光装置であり、例えば日本光学（Ｎｉｋｏｎ）のｉ線ステッパＮＲＳ−１７５５ｉ７Ａ（例えばＮＡ＝0.５、露光エリア＝１7.５ｍｍ角）を基本として構成されている。
【０１３５】
露光光源ＥＸ1には、例えば高圧水銀ランプが用いられている。露光光源ＥＸ1から放射された露光光は、集光ミラーＥＸ2によって集められ第１平面反射鏡ＥＸ3aに照射されるようになっている。
【０１３６】
第１平面反射鏡ＥＸ3aに照射された露光光は、シャッタＥＸ4、フライアイレンズＥＸ5 、アパーチャＥＸ6およびショートカットフィルタＥＸ7を介して第２平面反射鏡ＥＸ3bに照射されるようになっている。
【０１３７】
このアパーチャＥＸ6は、コヒーレンスファクタσを調整するための構成部であり、本実施の形態１においては、例えばσ＝0.３とした。また、ショートカットフィルタＥＸ7は、露光光にｉ線（３６５ｎｍ）を用いる場合に、そのｉ線よりも短波長の遠紫外側をカットするためのフィルタである。
【０１３８】
第２平面反射ＥＸ3bに照射された露光光は、マスクブラインドＥＸ8、コンデンサレンズＥＸ9、フォトマスクＰＭおよび縮小投影レンズ（投影光学系）ＥＸ10を介して半導体ウエハ１ｗに照射されるようになっている。
【０１３９】
このマスクブラインドＥＸ8は、転写領域の範囲を設定するための構成部であり、着脱自在になっている。コンデンサレンズＥＸ10は、ケーラー（Ｋｏｅｈｌｅｒ）照明を形成するためのレンズである。
【０１４０】
フォトマスクＭＡは、上記したフォトマスクＰＭ1〜ＰＭ5（図８、図１０、図１３、図１５および図１９）等および位相シフタの配置されていない通常のフォトマスクである。このフォトマスクＰＭは、マスク載置台ＥＸ11上に取り外し可能な状態で載置されている。
【０１４１】
縮小投影レンズＥＸ10は、多数のレンズ群からなる両テレセントリックなレンズである。半導体ウエハ１ｗは、例えば直径５インチから８インチ程度のＳｉ単結晶からなり、ウエハ吸着台ＥＸ12上に載置されている。
【０１４２】
ウエハ吸着台ＥＸ12の下方には、Ｚ軸移動台ＥＸ13aが設置されている。Ｚ軸移動台ＥＸ13aは、半導体ウエハ１ｗを高さ方向に移動するための移動台であり、駆動部ＥＸ14aと機械的に接続され、これによってその移動動作が行われるようになっている。
【０１４３】
Ｚ軸移動台ＥＸ13aの下方には、ＸＹステージＥＸ13bが設置されている。ＸＹステージＥＸ13bは、Ｘ軸移動台13b1とＹ軸移動台13b2とから構成されている。Ｘ軸移動台13b1は、半導体ウエハ１ｗを図１の横方向に水平移動する移動台であり、Ｙ軸移動台ＥＸ13b2は、半導体ウエハ１ｗを図２２の前後方向に水平移動する移動台である。Ｘ軸移動台ＥＸ13b1およびＹ軸移動台ＥＸ13b2は、それぞれ駆動部ＥＸ14b,ＥＸ14cと機械的に接続され、これによってその移動動作が行われるようになっている。
【０１４４】
駆動部ＥＸ14a〜ＥＸ14cは、それぞれ主制御部ＥＸ15と電気的に接続されており、その動作が主制御部ＥＸ15によって制御されている。主制御部ＥＸ15は、露光装置ＥＸの全体動作を制御するための構成部である。
【０１４５】
次に、本実施の形態１の半導体集積回路装置の製造方法を図２３〜図５０によって説明する。
【０１４６】
まず、図２３に示すように、ｐ−形Ｓｉ単結晶からなる半導体基板１ｓの表面に熱酸化処理を施して、例えば厚さ１３５Å程度のＳｉＯ２からなる絶縁膜１６を形成した後、その上面に、例えば厚さ１４００Å程度の窒化シリコンからなる絶縁膜１７をＣＶＤ法等により堆積する。
【０１４７】
続いて、絶縁膜１７のうち、素子分離領域に位置する部分をフォトリソグラフィ技術およびドライエッチング技術によって除去することにより、その絶縁膜１７をパターニングする。このフォトリソグラフィ工程に際しては、図８に示したマスクＰＭ1を用いる。
【０１４８】
その後、このパターニングされた絶縁膜１７をマスクにして選択酸化処理を施すことにより、図２４に示すように、半導体基板１ｓの主面に素子分離用のフィールド絶縁膜２を形成する。このフィールド絶縁膜２は、例えばＳｉＯ２からなり、その膜厚は約４０００Åである。
【０１４９】
なお、この処理後のメモリセル領域Ｍにおける平面図が上記した図３である。
【０１５０】
次いで、絶縁膜１７を熱リン酸溶液等により除去した後、フォトレジストをマスクにして、例えばｐ形不純物のホウ素をイオン注入により半導体基板１ｓの所定位置に導入し、そのフォトレジストを除去した後に、半導体基板１ｓに熱拡散処理を施すことによりｐウエル３ｐを形成する。
【０１５１】
また、フォトレジストをマスクにして、例えばｎ形不純物のリンをイオン注入により半導体基板１ｓの所定位置に導入し、そのフォトレジストを除去した後に、半導体基板１ｓに熱拡散処理を施すことによりｎウエル３ｎを形成する。
【０１５２】
次いで、半導体基板１ｓの表面の絶縁膜１６をフッ酸溶液でエッチング除去した後に、半導体基板１ｓの表面に、例えば厚さ約１００Å程度のＳｉＯ２からなる絶縁膜（図示せず）を形成する。
【０１５３】
その後、チャネル領域での不純物濃度を最適化することで、各ＭＯＳのしきい値電圧を得るために、活性領域の主面に、所定の不純物をイオン注入する。
【０１５４】
次いで、図２５に示すように、半導体基板１ｓの表面の絶縁膜をフッ酸溶液でエッチング除去した後に、半導体基板１ｓの表面に選択ＭＯＳのゲート絶縁膜４ｃおよび周辺回路を構成するＭＯＳのゲート絶縁膜１４ｃ,１５ｃを形成する。このゲート絶縁膜４ｃは、例えば熱酸化法で形成され、その膜厚は約９０Åである。
【０１５５】
続いて、図２６に示すように、半導体基板１の上面に、例えばリンが導入された低抵抗ポリシリコンからなる導体膜１８ｄ1およびＷＳｉ２からなる導体膜１８ｄ2を順次堆積する。この導体膜１８ｄ1,１８ｄ2は、例えばＣＶＤ法で形成され、これらの膜厚は、例えばそれぞれ７００Åおよび１５００Åである。
【０１５６】
その後、上層の導体膜１８ｄ2上に、例えばＳｉＯ２からなる絶縁膜６ａおよび窒化シリコンからなるキャップ絶縁膜７ａを順次堆積する。この絶縁膜６ａおよびキャップ絶縁膜７ａは、例えばＣＶＤ法で形成される。
【０１５７】
絶縁膜６ａは、キャップ絶縁膜７ａ形成に際してその成膜装置内が導体膜１８ｄ2の構成金属で汚染されるのを防止するとともに、熱処理等に際してキャップ絶縁膜７ａに加わる応力を緩和するための膜であり、その厚さは、例えば１００〜５００Å程度である。
【０１５８】
また、キャップ絶縁膜７ａは、後述する接続孔形成工程に際して、エッチングストッパとして機能する膜であり、その厚さは、例えば２０００Å程度である。
【０１５９】
次いで、図２７に示すように、フォトレジストをマスクにして、そのフォトレジストから露出するキャップ絶縁膜７ａ、絶縁膜６ａおよび導体膜１８ｄ2,１８ｄ1を順次エッチング除去することにより、メモリセル領域Ｍおよび周辺回路領域Ｐにゲート電極４ｄ（ワード線ＷＬ）,１４ｄ,１５ｄを形成する。
【０１６０】
このフォトリソグラフィ工程に際しては、上記した図１０のフォトマスクＰＭ2を用いる。なお、この処理後のメモリセル領域Ｍにおける平面図が上記した図４である。
【０１６１】
続いて、上記したフォトレジストを除去した後、半導体基板１ｓに熱酸化処理を施すことにより、ゲート電極４ｄ,１４ｄ,１５ｄの側面に、例えばＳｉＯ２からなる薄い絶縁膜６ｂを形成する。
【０１６２】
その後、図２８に示すように、周辺回路領域ＰのｎＭＯＳ形成領域およびｐＭＯＳ形成領域にそれぞれｎ形不純物のリンおよびｐ形不純物のホウ素をゲート電極１４ｄ,１５ｄをマスクとしてイオン注入することにより、低不純物濃度の半導体領域１４ａ1,１４ｂ1,１５ａ1,１５ｂ1を形成する。
【０１６３】
次いで、メモリセル領域Ｍの選択ＭＯＳ形成領域にｎ形不純物のリンをゲート電極４ｄをマスクとしてイオン注入し、このｎ形不純物を引き伸ばし拡散することにより、選択ＭＯＳ４のソース領域およびドレイン領域を構成する半導体領域４ａ,４ｂを形成する。半導体領域４ａ,４ｂは、それぞれ後にビット線およびキャパシタが接続される。
【０１６４】
続いて、半導体基板１ｓ上に、例えば窒化シリコンからなる絶縁膜をＣＶＤ法により堆積した後、その絶縁膜をＲＩＥ（Reactive Ion Etching）等のような異方性ドライエッチング法によってエッチバックすることにより、選択ＭＯＳ４のゲート電極４ｄの側面にサイドウォール７ｂを形成する。
【０１６５】
なお、このようなサイドウォール７ｂを形成した後、ｐウエル３ｐの主面に、上記したｎ形不純物のリンよりも高濃度にヒ素（Ａｓ）をイオン注入することにより、選択ＭＯＳ４のソース領域およびドレイン領域をＬＤＤ（Lightly Doped Drain)構造としても良い。
【０１６６】
その後、周辺回路領域ＰのｎＭＯＳ形成領域およびｐＭＯＳ形成領域にそれぞれｎ形不純物のリンおよびｐ形不純物のホウ素をサイドウォール７ｂをマスクとしてイオン注入することにより、高不純物濃度の半導体領域１４ａ2,１４ｂ2,１５ａ2,１５ｂ2を形成する。これにより、周辺回路領域ＰのｎＭＯＳ１４およびｐＭＯＳ１５の半導体領域１４ａ,１４ｂ,１５ａ,１５ｂを形成する。
【０１６７】
次いで、図２９に示すように、半導体基板１ｓ上に、例えばＳｉＯ２からなる層間絶縁膜８ａをＣＶＤ法等で堆積した後、その層間絶縁膜８ａ上に、例えばＢＰＳＧ等からなる層間絶縁膜８ｂをＣＶＤ法等によって堆積する。
【０１６８】
続いて、その層間絶縁膜８ｂの上面を化学的機械研磨（Chemical Mechanical Polishing；ＣＭＰ）法によって平坦化した後、その層間絶縁膜８ｂ上に、例えばリンが導入された低抵抗ポリシリコンからなるマスク膜（第１マスク膜）１０ａをＣＶＤ法等によって堆積する。
【０１６９】
その後、フォトレジストをマスクにして、マスク膜１０ａをドライエッチング法等によってパターニングすることにより、選択ＭＯＳ４の一方の半導体領域４ｂの上方が開口するようなマスク膜１０ａのパターンを形成する。
【０１７０】
この際、本実施の形態１においては、マスク膜１０ａの下地の層間絶縁膜８ｂの上面を平坦にしているので、充分なフォトリソグラフィマージンを確保することができ、良好なパターン転写が可能である。なお、このフォトリソグラフィ工程では、図１８に示したフォトマスクＰＭ5を用いる。また、周辺回路領域Ｐにおいては、層間絶縁膜８ｂ上面の全面がマスク膜１０ａによって覆われている。
【０１７１】
ここで、マスク膜１０ａとして低抵抗ポリシリコンを用いたのは、以下の理由からである。第１に、後述するキャパシタ５用の接続孔形成工程に際して、窒化シリコン膜とのエッチング選択比を高くできるからである。第２に、その接続孔内に導体膜を埋め込んだ後、その導体膜のエッチバック処理に際して下層のマスク膜１０ａも同時に除去してしまうことができるからである。
【０１７２】
ただし、マスク膜１０ａの構成材料は、ポリシリコンに限定されるものではなく種々変更可能であり、例えば窒化シリコンでも良い。
【０１７３】
次いで、そのマスク膜１０ａをエッチングマスクとして、マスク膜１０ａから露出する層間絶縁膜８ａ,８ｂを、例えばドライエッチング法によって除去することにより、図３０に示すように、選択ＭＯＳ４の半導体領域４ｂが露出するような接続孔（第１キャパシタ用接続孔）９ｂ1を形成する。接続孔９ｂ1の直径は、例えば０.３６μｍ程度である。
【０１７４】
この際、本実施の形態１においては、キャップ絶縁膜７ａおよびサイドウォール７ｂを窒化シリコンで形成しているので、ドライエッチング処理における窒化シリコンに対する選択比を高く設定することで、キャップ絶縁膜７ａおよびサイドウォール７ｂがエッチングストッパとなり、微細な接続孔９ｂ1を自己整合的に高い位置合わせ精度で形成することができる。
【０１７５】
例えばマスク膜１０ａの開口部の位置が多少ワード線ＷＬの幅方向（図３０の左右方向）にずれたとしても、キャップ絶縁膜７ａおよびサイドウォール７ｂが窒化シリコンからなりエッチングストッパとして機能するようになっているので、そのマスク膜をエッチングマスクとして形成した接続孔からワード線ＷＬの一部が露出することもない。
【０１７６】
また、マスク膜１０ａの開口部の位置がワード線ＷＬの延在する方向にずれたとしても、その場合は、下層のフィールド絶縁膜２の厚さが充分厚いので、そのマスク膜をエッチングマスクとして形成した接続孔が半導体基板１ｓの上部にまで到達することもない。
【０１７７】
したがって、本実施の形態１においては、位置合わせずれを考慮して多めに確保していた接続孔９ｂ1の位置合わせ余裕を小さくすることができるので、メモリセル領域Ｍの面積を縮小することが可能になっている。
【０１７８】
この際のドライエッチング条件は、例えば以下の通りである。選択比は、例えば１０〜１５である。反応ガスは、例えばＣ４Ｆ８／ＣＦ４／ＣＯ／Ａｒガスで、それぞれ例えば３／５／２００／５５０ｓｃｃｍ程度である。圧力は、例えば１００ｍＴｏｒｒ程度、高周波電力（ＲＦ Ｐｏｗｅｒ）は、例えば１０００ｗａｔｔｓ程度である。処理温度は、上部電極／壁面／下部電極においてそれぞれ、例えば２０／６０／−１０度程度である。
【０１７９】
続いて、図３１に示すように、半導体基板１ｓ上に、例えばリンが導入された低抵抗ポリシリコンからなる導体膜１３をＣＶＤ法等によって堆積した後、その導体膜１３をドライエッチング法等によってエッチバックすることにより、図３２に示すように、接続孔９ｂ1 内のみに導体膜１３を埋め込む。このエッチバック処理の際に、下層のマスク膜１０ａ（図３１参照）も除去してしまう。
【０１８０】
その後、図３３に示すように、半導体基板１ｓ上に、例えばＳｉＯ２からなる層間絶縁膜８ｃをＣＶＤ法等によって堆積する。この層間絶縁膜８ｃの厚さは、例えば５００〜１０００Å程度である。
【０１８１】
次いで、その層間絶縁膜８ｃ上に、例えば低抵抗ポリシリコンからなるマスク膜１０ｂをＣＶＤ法等によって堆積する。このマスク膜１０ｂの厚さは、例えば３０００〜６０００Å程度である。
【０１８２】
続いて、フォトレジストをマスクとして、そのマスク膜１０ｂをドライエッチング処理によってパターニングする。このフォトリソグラフィ工程で用いるマスクは、図１３で示したフォトマスクＰＭ3を用いる。
【０１８３】
この処理より、マスク膜１０ｂにおいて半導体領域４ａの上方を開口した後、その開口部から露出する領域の層間絶縁膜８ａ〜８ｃをドライエッチング処理によってエッチング除去する。
【０１８４】
これにより、図３４に示すように、選択ＭＯＳ４の半導体領域４ａが露出するような接続孔９ａ1を穿孔する。この接続孔９ａ1の直径は、例えば０.３６μｍ程度である。
【０１８５】
この際、本実施の形態１においては、キャップ絶縁膜７ａおよびサイドウォール７ｂを窒化シリコンで形成しているので、ドライエッチング処理における窒化シリコンに対する選択比を高く設定することで、キャップ絶縁膜７ａおよびサイドウォール７ｂがエッチングストッパとなり、微細な接続孔９ａ1を自己整合的に高い位置合わせ精度で形成することができる。
【０１８６】
例えばマスク膜１０ｂの開口部の位置が多少ワード線ＷＬの幅方向（図３４の左右方向）にずれたとしても、キャップ絶縁膜７ａおよびサイドウォール７ｂが窒化シリコンからなりエッチングストッパとして機能するようになっているので、そのマスク膜をエッチングマスクとして形成した接続孔からワード線ＷＬの一部が露出することもない。
【０１８７】
また、マスク膜１０ｂの開口部の位置がワード線ＷＬの延在する方向にずれたとしても、その場合は、下層のフィールド絶縁膜２の厚さが充分厚いので、そのマスク膜をエッチングマスクとして形成した接続孔が半導体基板１ｓの上部にまで到達することもない。
【０１８８】
したがって、本実施の形態１においては、位置合わせずれを考慮して多めに確保していた接続孔９ａ1の位置合わせ余裕を小さくすることができるので、メモリセル領域Ｍの面積を縮小することが可能になっている。
【０１８９】
この際のドライエッチング処理条件は、例えば以下の通りである。選択比は、例えば１０〜１５である。反応ガスは、例えばＣ４Ｆ８／ＣＦ４／ＣＯ／Ａｒガスで、それぞれ例えば３／５／２００／５５０ｓｃｃｍ程度である。圧力は、例えば１００ｍＴｏｒｒ程度、高周波電力（ＲＦ Ｐｏｗｅｒ）は、例えば１０００ｗａｔｔｓ程度である。処理温度は、上部電極／壁面／下部電極においてそれぞれ、例えば２０／６０／−１０度程度である。
【０１９０】
その後、図３５に示すように、半導体基板１ｓ上に、例えばリンが導入された低抵抗ポリシリコンからなる導体膜ＢＬ1およびＷＳｉ２からなる導体膜ＢＬ2をＣＶＤ法等によって順次堆積し、続いて、その導体膜ＢＬ2上にＳｉＯ２からなる絶縁膜６ｃおよび窒化シリコンからなるキャップ絶縁膜１１ａをＣＶＤ法等によって順次堆積する。このキャップ絶縁膜１１ａの厚さは、例えば２０００Å程度である。
【０１９１】
次いで、キャップ絶縁膜１１ａ上に、ビット線形成領域を被覆するようなフォトレジスト１９ａを形成する。このフォトリソグラフィ工程で用いるマスクは、上記した図１５に示したフォトマスクＰＭ4である。
【０１９２】
続いて、そのフォトレジスト１９ａをエッチングマスクとして、そのマスクから露出するキャップ絶縁膜１１ａ、絶縁膜６ｃ、導体膜ＢＬ2,ＢＬ1およびマスク膜１０ｂを順次エッチング除去する。
【０１９３】
これにより、図３６に示すように、導体膜ＢＬ1,ＢＬ2、マスク膜１０ｂからなるビット線ＢＬを形成する。ビット線ＢＬは、接続孔９ａ1を通じて選択ＭＯＳ４の一方の半導体領域４ａと電気的に接続されている。なお、この処理後のメモリセル領域Ｍにおける平面図が上記した図５である。
【０１９４】
続いて、フォトレジスト１９ａ（図３５参照）を除去した後、半導体基板１に対して熱酸化処理を施すことによリ、図３７に示すように、ビット線ＢＬを構成する導体膜ＢＬ1,ＢＬ2およびマスク膜１０ｂの側面に、例えばＳｉＯ２からなる薄い絶縁膜６ｄを形成する。
【０１９５】
その後、半導体基板１ｓ上に、例えば窒化シリコンからなる絶縁膜をＣＶＤ法で堆積した後、その絶縁膜をＲＩＥ等の異方性ドライエッチング法でエッチング除去することにより、ビット線ＢＬの側面にサイドウォール１１ｂを形成する。
【０１９６】
次いで、半導体基板１ｓ上に、例えば厚さ１００〜５００Å程度、好ましくは２５０Å程度の窒化シリコン等からなる絶縁膜１２をＣＶＤ法で堆積する。この絶縁膜１２は、後述するキャパシタ形成処理後の下地絶縁膜のウエットエッチング除去工程におけるエッチングストッパとしての機能を有している。
【０１９７】
続いて、図３８に示すように、半導体基板１ｓ上に、例えばＳｉＯ２からなる絶縁膜２０をＣＶＤ法で堆積した後、その絶縁膜２０の上面を、例えばＣＭＰ法によって平坦化する。
【０１９８】
その後、半導体基板１ｓ上に、例えばリンが導入された低抵抗ポリシリコンからなるマスク膜１０ｃをＣＶＤ法で堆積する。この場合のマスク膜１０ｃの厚さは、例えば５００〜２０００Å程度である。
【０１９９】
次いで、このマスク膜１０ｃにおいてキャパシタ用接続部形成領域をフォトリソグラフィ技術およびドライエッチング技術によって開口する。この際に用いるマスクは、上記した図１８のフォトマスクＰＭ5である。
【０２００】
続いて、そのマスク膜１０ｃをエッチングマスクとして、そのマスク膜１０ｃから露出する領域の絶縁膜２０、絶縁膜１２および層間絶縁膜８ｂをエッチング除去することにより、図３９に示すように、導体膜１３に達するような接続孔９ｂ2を形成する。この接続孔９ａ2の直径は、例えば０.３６μｍ程度である。
【０２０１】
この際、本実施の形態１においては、ビット線ＢＬを被覆するキャップ絶縁膜１１ａおよびサイドウォール１１ｂを窒化シリコンで形成しているので、ドライエッチング処理における窒化シリコンに対する選択比を高く設定することで、キャップ絶縁膜１１ａおよびサイドウォール１１ｂがエッチングストッパとなり、微細な接続孔（第２キャパシタ用接続孔）９ｂ2を自己整合的に高い位置合わせ精度で形成することができる。
【０２０２】
ここで、この段階におけるメモリセル領域Ｍの要部平面図を図４０に示し、そのXXXXI−XXXXI線およびXXXXII−XXXXII線の断面図を図４１および図４２に示す。
【０２０３】
本実施の形態１の場合、例えばマスク膜１０ｃの開口部の位置が多少ビット線ＢＬの幅方向（図４０の上下方向）にずれたとしても、図４２から判るように、キャップ絶縁膜１１ａおよびサイドウォール１１ｂが窒化シリコンからなりエッチングストッパとして機能するので、そのマスク膜をエッチングマスクとして形成した接続孔からビット線ＢＬの一部が露出することもない。
【０２０４】
また、マスク膜１０ｃの開口部の位置がビット線ＢＬの延在する方向（図４０の左右方向）にずれたとしても、その場合は、図４１から判るように、下層のワード線ＷＬを被覆するキャップ絶縁膜７ａおよびサイドウォール７ｂが窒化シリコンからなりエッチングストッパとして機能するので、そのマスク膜をエッチングマスクとして形成した接続孔からワード線ＷＬが露出してしまうこともない。
【０２０５】
すなわち、本実施の形態１においては、図４０に示すように、キャパシタ用の接続孔９ｂ1,９ｂ2 （図３９参照）は、ワード線ＷＬとビット線ＢＬで囲まれた領域Ａの範囲内に位置決めされて形成されるようになっている。なお、図４０の領域Ｂは、素子分離領域との合わせを考慮した合わせ余裕範囲等のような他の合わせ余裕を考慮した接続孔９ｂ1,９ｂ2の形成範囲を示している。
【０２０６】
この際のドライエッチング処理条件は、例えば以下の通りである。選択比は、例えば１０〜１５である。反応ガスは、例えばＣ４Ｆ８／ＣＦ４／ＣＯ／Ａｒガスで、それぞれ例えば３／５／２００／５５０ｓｃｃｍ程度である。圧力は、例えば１００ｍＴｏｒｒ程度、高周波電力（ＲＦ Ｐｏｗｅｒ）は、例えば１０００ｗａｔｔｓ程度である。処理温度は、上部電極／壁面／下部電極においてそれぞれ、例えば２０／６０／−１０度程度である。
【０２０７】
次いで、マスク膜１０ｃ上に、例えばリンが導入された低抵抗ポリシリコンからなる厚さ５００〜１０００Å程度の導体膜を堆積した後、その上面に、例えばＳｉＯ２からなる厚さ３０００〜６０００Å程度の絶縁膜をプラズマＣＶＤ法等によって堆積する。
【０２０８】
なお、この導体膜は接続孔９ｂ1,９ｂ2内にも堆積されて、導体膜１３を通じて選択ＭＯＳ４の他方の半導体領域４ｂと電気的に接続されている。
【０２０９】
また、この導体膜上の絶縁膜は、下層のＢＰＳＧからなる絶縁膜２０よりもウエットエッチング処理におけるエッチレートの高い絶縁膜で形成されている。これは、この絶縁膜のエッチングレートが絶縁膜２０よりも低いと、後の工程でその絶縁膜と絶縁膜２０とを同時に除去する際に、その絶縁膜が第１電極５ａの中央の狭い窪みの中にも埋設されていることから、その絶縁膜が充分除去されないうちに、絶縁膜２０が除去されてしまい、下層の素子に悪影響を与える場合があるからである。
【０２１０】
続いて、その絶縁膜、導体膜およびマスク膜１０ｃにおいて、フォトレジストから露出する部分をドライエッチング法等によってエッチング除去することにより、図４３に示すように、キャパシタの第１電極５ａの下部５ａ1および絶縁膜２１を形成する。
【０２１１】
その後、半導体基板１ｓ上に、低抵抗ポリシリコンからなる導体膜をＣＶＤ法で堆積した後、その導体膜をＲＩＥなどの異方性ドライエッチング法によってエッチバックすることにより、図４４に示すように、絶縁膜２１の側面にキャパシタの第１電極５ａの側部５ａ2を形成する。
【０２１２】
次いで、例えばフッ酸溶液を用いたウエットエッチングにより、絶縁膜２０,２１を除去することにより、図４５に示すように、円筒形のキャパシタの第１電極５ａを形成する。この際、層間絶縁膜８ｃ上に形成された絶縁膜１２がウエットエッチングのストッパとして機能するため、その下層の層間絶縁膜８ｃは除去されない。
【０２１３】
続いて、半導体基板１ｓ上に窒化シリコン膜（図示せず）をＣＶＤ法で堆積した後、その窒化シリコン膜に対して酸化処理を施すことにより、図４６に示すように、窒化シリコン膜の表面にＳｉＯ２膜を形成して、窒化シリコン膜およびＳｉＯ２膜からなるキャパシタ絶縁膜５ｂを形成する。
【０２１４】
その後、半導体基板１ｓ上に、例えば低抵抗ポリシリコンからなる導体膜をＣＶＤ法で堆積し、この導体膜をフォトレジストをマスクにしてエッチングすることにより、キャパシタ５の第２電極５ｃを形成し、キャパシタ５を形成する。
【０２１５】
次いで、半導体基板１ｓ上に、例えばＳｉＯ２からなる層間絶縁膜８ｄ1をＣＶＤ法等によって堆積した後、その層間絶縁膜８ｄ1上に、例えばＢＰＳＧ等からなる層間絶縁膜８ｄ2を堆積し、この層間絶縁膜８ｄ2 の上面を、例えばＣＭＰ法によって平坦化する。
【０２１６】
続いて、配線形成工程に移行する。この配線形成工程を図４７〜図５０によって説明する。なお、図４７〜図５０は配線形成工程を説明するために、図２３〜図４６とは異なる部分の断面を示しているが、同じＤＲＡＭの要部断面図である。
【０２１７】
まず、図４７に示すように、半導体基板１ｓ上に、例えばＳｉＯ２からなる層間絶縁膜８ｅをＣＶＤ法等によって堆積する。これにより、キャパシタ５を被覆する。
【０２１８】
続いて、その層間絶縁膜８ｅに、フォトレジストをマスクとして、キャパシタ５の第２電極５ｃのパッド部が露出するような接続孔２２ａを形成するとともに、周辺回路領域ＰにおけるＭＯＳ・ＦＥＴ２３の一方の半導体領域２３ａが露出するような接続孔２２ｂをドライエッチング処理によって形成する。
【０２１９】
その後、半導体基板１ｓ上に、例えばチタン（Ｔｉ）からなる導体膜をスパッタリング法等によって堆積した後、その上面に、例えばタングステン等からなる導体膜をＣＶＤ法等によって堆積し、さらに、その上面に、例えば窒化チタン（ＴｉＮ）等からなる導体膜をスパッタリング法等によって堆積する。
【０２２０】
次いで、その積層導体膜を、フォトレジストをマスクとしてドライエッチング法等によってパターニングすることにより、図４８に示すように、第１層配線２４ａを形成する。
【０２２１】
続いて、半導体基板１ｓ上に、例えばＳｉＯ２からなる層間絶縁膜８ｆをＣＶＤ法等によって堆積して第１層配線２４ａを被覆した後、その層間絶縁膜８ｆにフォトレジストをマスクにしてドライエッチング処理を施すことにより、第１層配線２４ａの一部が露出するような接続孔２２ｃを形成する。
【０２２２】
その後、図４９に示すように、層間絶縁膜８ｆ上に第２層配線２４ｂを形成する。この第２層配線２４ｂは、例えば次のようにして形成されている。
【０２２３】
まず、例えばタングステン等からなる導体膜をＣＶＤ法等によって堆積した後、その上面に、例えばアルミニウム（Ａｌ）等からなる導体膜をスパッタリング法によって堆積し、さらに、その上面に、例えばＴｉＮ等からなる導体膜をスパッタリング法によって堆積する。その後、その積層導体膜を第１層配線２４ａと同様にパターニングすることによって形成する。
【０２２４】
次いで、層間絶縁膜８ｆ上に、例えばＳｉＯ２からなる層間絶縁膜８ｇをＣＶＤ法等によって堆積して第２層配線２４ｂを被覆した後、その層間絶縁膜８ｇにフォトレジストをマスクにしてドライエッチング処理を施すことにより、第２層配線２４ｂが露出するような接続孔２２ｄを形成する。
【０２２５】
続いて、図５０に示すように、層間絶縁膜８ｇ上に第３層配線２４ｃを形成する。第３層配線２４ｃは第２層配線２４ｂと同一材料で同一方法で形成されている。
【０２２６】
最後に、半導体基板１ｓ上に、例えばＳｉＯ２からなる表面保護膜２５をＣＶＤ法等によって堆積し、第３層配線２４ｃを被覆することにより、本実施の形態１のＤＲＡＭのウエハプロセスを終了する。
【０２２７】
このように本実施の形態１によれば、以下の効果を得ることが可能となる。
(1).互いに隣接するワード線転写用の光透過領域Ｐ2の間隔を、各々の間隔ラインの中で一定としたことにより、互いに隣接する光透過領域Ｐ2を透過した光の位相差操作を、その双方の光透過領域Ｐ2間の全領域において設計通り（誤差を含む）に良好に行うことが可能となる。この結果、転写パターン（ワード線ＷＬ）の形状および寸法を設計通り（誤差を含む）に形成することが可能となる。
(2).互いに隣接するワード線転写用の光透過領域Ｐ2の間隔および光透過領域Ｐ2の細い部分の幅を等しくしたことにより、互いに隣接する光透過領域Ｐ2を透過した光の位相差操作性をさらに向上させることができるので、転写パターン（ワード線ＷＬ）の形状および寸法の忠実度を向上させることが可能となる。
(3).ビット線形成用の各光透過領域Ｐ4の幅広領域内に微細な遮光領域Ｓ1 を配置するとともに、周囲の遮光領域において光透過領域Ｐ4 の幅広領域と幅の狭い領域との境界領域の近傍に補助パターンＰＡ2 を配置したことにより、光透過領域Ｐ4 の幅広領域と幅の狭い領域との面積比の違いに起因する透過光の大幅な変動を抑えることができるので、光透過領域Ｐ4 の幅広領域および幅の狭い領域を設計通り（誤差を含む）に良好に転写することが可能となる。この結果、転写パターン（ビット線ＢＬ）の形状および寸法を設計通り（誤差を含む）に形成することが可能となる。
(4).キャパシタ５用の接続孔形成用の光透過領域Ｐ5の配置状態に応じて、その四辺に配置される補助パターンＰＡ3a〜ＰＡ3dを共有させたり、寸法を変えたりすることにより、無用なパターンを転写することなく、光透過領域Ｐ4 を良好に転写することが可能となる。この結果、キャパシタ５用の接続孔９ｂ1,９ｂ2 の形状および寸法を設計通り（誤差を含む）に形成することが可能となる。
(5).上記した(1)〜(4)により、所定層間の合わせ余裕を小さくすることができるので、半導体集積回路装置を構成する半導体チップの寸法を縮小することが可能となる。
(6).上記した(1)〜(4)により、所定層間の合わせ精度を向上させることができるので、半導体集積回路装置の歩留まりおよび信頼性を向上させることが可能となる。
【０２２８】
（実施の形態２）
図５１は本発明の他の実施の形態である半導体集積回路装置のメモリセル領域の要部断面図である。
【０２２９】
図５１に示す本実施の形態２の半導体集積回路装置は、キャパシタ５用の接続孔９ｂ1内に前記実施の形態１で示した埋め込み用の導体膜が設けられていない場合を示している。
【０２３０】
この場合の接続孔９ｂ1は、例えば次のように形成する。まず、前記実施の形態１と同様に、ビット線ＢＬおよびこれを被覆する絶縁膜６ｃ,６ｄ、キャップ絶縁膜１１ａ、サイドウォール１１ｂおよび絶縁膜１２を形成する。
【０２３１】
続いて、その絶縁膜１２上に絶縁膜を堆積した後、その絶縁膜の上面を平坦化する。その後、その絶縁膜上に、例えば低抵抗ポリシリコンからなるマスク膜１０ｂを堆積する。
【０２３２】
その後、そのマスク膜１０ｂを前記実施の形態１と同様にパターニングする。この際に用いるフォトマスクは、前記図１９のフォトマスクＰＭ5 を用いる。
【０２３３】
次いで、そのパターニングされたマスク膜１０ｂをマスクとして、その絶縁膜、絶縁膜１２および層間絶縁膜８ａ〜８ｃに、半導体基板１ｓ上の半導体領域４ｂが露出するような接続孔９ｂ1をドライエッチング法によって穿孔する。
【０２３４】
この際、本実施の形態２においても、ワード線ＷＬを被覆するキャップ絶縁膜７ａおよびサイドウォール７ｂと、ビット線ＢＬを被覆するキャップ絶縁膜１１ａおよびサイドウォール１１ｂを窒化シリコンで形成することにより、接続孔９ｂ1を自己整合的に形成することができる。
【０２３５】
このような本実施の形態２の半導体集積回路装置の製造方法でも前記実施の形態１と同じ効果を得ることが可能となっている。
【０２３６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態１，２に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２３７】
例えば前記実施の形態１，２においては、ステップアンドリピート方式の露光装置を用いた場合について説明したが、これに限定されるものではなく、例えば露光ステージが移動することで露光領域を縮小光学系の下に移動（ステップ）させた後、マスク（レチクル）と露光ステージとが所定の速度比で動かしながら露光（スキャン）する、いわゆるステップ・アンド・スキャン方式の露光装置を用いても良い。
【０２３８】
また、前記実施の形態１，２においては、メモリセルのキャパシタを円筒形とした場合について説明したが、これに限定されるものではなく種々変更可能であり、例えばフィン形としても良い。
【０２３９】
また、前記実施の形態１，２においては、ビット線を低抵抗ポリシリコン上にシリサイド層を設けて構成した場合について説明したが、これに限定されるものではなく、例えばシリサイド層のみで形成しても良い。この場合、ビット線ＢＬを薄くすることが可能となる。
【０２４０】
以上の説明では主として本発明者によってなされた発明をその背景となった利用分野であるＣＯＢ構造を有するＤＲＡＭに適用した場合について説明したが、それに限定されるものではなく種々適用可能であり、例えばビット線の下方にキャパシタを設けた通常のＤＲＡＭ、ＳＲＡＭ（Static RAM）、ＲＯＭ（Read Only Memory）、論理回路または半導体メモリ回路と論理回路とを同一半導体基板上に設けた他の半導体集積回路装置等に適用できる。
【産業上の利用可能性】
【０２４１】
本発明は、半導体集積回路装置の製造業に適用できる。
【図面の簡単な説明】
【０２４２】
【図１】本発明の一実施例である半導体集積回路装置の構成を示す回路ブロック図である。
【図２】図１の半導体集積回路装置のメモリセル領域の要部断面図である。
【図３】図２のメモリセル領域の活性領域層における要部平面図である。
【図４】図２のメモリセル領域のワード線層における要部平面図である。
【図５】図２のメモリセル領域のビット線層における要部平面図である。
【図６】図２のメモリセル領域のキャパシタ第１電極層における要部平面図である。
【図７】図１の半導体集積回路装置の周辺回路領域の要部断面図である。
【図８】図１の半導体集積回路装置の製造工程である露光工程において用いるフォトマスクの要部平面図である。
【図９】図８のフォトマスクによって転写されたパターンの平面図である。
【図１０】図１の半導体集積回路装置の製造工程である露光工程においてワード線パターンを転写する際に用いるフォトマスクの要部平面図である。
【図１１】図１０のＸＩ−ＸＩ線の断面図である。
【図１２】図１０のフォトマスクによって転写されたパターンの平面図である。
【図１３】図１の半導体集積回路装置の製造工程である露光工程においてビット線用の接続孔パターンを転写する際に用いるフォトマスクの要部平面図である。
【図１４】図１３のフォトマスクによって転写されたパターンの平面図である。
【図１５】図１の半導体集積回路装置の製造工程である露光工程においてビット線パターンを転写する際に用いるフォトマスクの要部平面図である。
【図１６】（ａ）は図１５のＸＶＩa−ＸＶＩa線の断面図、（ｂ）は図１５のＸＶＩb−ＸＶＩb線の断面図である。
【図１７】図１５のフォトマスクを用いた場合の透過光の分布を説明する説明図である。
【図１８】図１５のフォトマスクによって転写されたパターンの平面図である。
【図１９】図１の半導体集積回路装置の製造工程である露光工程においてキャパシタ用の接続孔パターンを転写する際に用いるフォトマスクの要部平面図である。
【図２０】図１９のＸＩＸ−ＸＩＸ線の断面図である。
【図２１】図１９のフォトマスクによって転写されたパターンの平面図である。
【図２２】図１の半導体集積回路装置の製造工程である露光工程で用いる露光装置の構成の説明図である。
【図２３】図１の半導体集積回路装置の製造工程中における要部断面図である。
【図２４】図１の半導体集積回路装置の図２３に続く製造工程中における要部断面図である。
【図２５】図１の半導体集積回路装置の図２４に続く製造工程中における要部断面図である。
【図２６】図１の半導体集積回路装置の図２５に続く製造工程中における要部断面図である。
【図２７】図１の半導体集積回路装置の図２６に続く製造工程中における要部断面図である。
【図２８】図１の半導体集積回路装置の図２７に続く製造工程中における要部断面図である。
【図２９】図１の半導体集積回路装置の図２８に続く製造工程中における要部断面図である。
【図３０】図１の半導体集積回路装置の図２９に続く製造工程中における要部断面図である。
【図３１】図１の半導体集積回路装置の図３０に続く製造工程中における要部断面図である。
【図３２】図１の半導体集積回路装置の図３１に続く製造工程中における要部断面図である。
【図３３】図１の半導体集積回路装置の図３２に続く製造工程中における要部断面図である。
【図３４】図１の半導体集積回路装置の図３３に続く製造工程中における要部断面図である。
【図３５】図１の半導体集積回路装置の図３４に続く製造工程中における要部断面図である。
【図３６】図１の半導体集積回路装置の図３５に続く製造工程中における要部断面図である。
【図３７】図１の半導体集積回路装置の図３６に続く製造工程中における要部断面図である。
【図３８】図１の半導体集積回路装置の図３７に続く製造工程中における要部断面図である。
【図３９】図１の半導体集積回路装置の図３８に続く製造工程中における要部断面図である。
【図４０】図１の半導体集積回路装置の図３９の製造工程中における要部平面図である。
【図４１】図４０のXXXXI−XXXXI線の断面図である。
【図４２】図４０のXXXXII−XXXXII線の断面図である。
【図４３】図１の半導体集積回路装置の図３９に続く製造工程中における要部断面図である。
【図４４】図１の半導体集積回路装置の図４３に続く製造工程中における要部断面図である。
【図４５】図１の半導体集積回路装置の図４４に続く製造工程中における要部断面図である。
【図４６】図１の半導体集積回路装置の図４５に続く製造工程中における要部断面図である。
【図４７】図１の半導体集積回路装置の図４６に続く製造工程中における要部断面図である。
【図４８】図１の半導体集積回路装置の図４７に続く製造工程中における要部断面図である。
【図４９】図１の半導体集積回路装置の図４８に続く製造工程中における要部断面図である。
【図５０】図１の半導体集積回路装置の図４９に続く製造工程中における要部断面図である。
【図５１】本発明の他の実施例である半導体集積回路装置のメモリセル領域の要部断面図である。
【符号の説明】
【０２４３】
１ｓ  半導体基板
１ｗ  半導体ウエハ
２  フィールド絶縁膜
３ｐ  ｐウエル
３ｎ  ｎウエル
４  メモリセル選択ＭＯＳ・ＦＥＴ
４ａ,４ｂ  半導体領域
４ｃ  ゲート絶縁膜
４ｄ  ゲート電極
４ｄ1,４ｄ2  導体膜
５  キャパシタ
５ａ  第１電極（第３導体膜）
５ｂ  キャパシタ絶縁膜
５ｃ  第２電極
６ａ〜６ｄ  絶縁膜
７ａ  キャップ絶縁膜（第１キャップ絶縁膜）
７ｂ  サイドウォール（第１側壁絶縁膜）
８ａ〜８ｇ  層間絶縁膜
８ｄ1,８ｄ2  絶縁膜
９ａ1  接続孔
９ｂ1  接続孔（第１キャパシタ用接続孔）
９ｂ2  接続孔（第２キャパシタ用接続孔）
１０ａ  マスク膜（第１マスク膜）
１０ｂ  マスク膜（第２マスク膜）
１０ｃ  マスク膜（第３マスク膜）
１１ａ  キャップ絶縁膜（第２キャップ絶縁膜）
１１ｂ  サイドウォール（第２側壁絶縁膜）
１２  絶縁膜
１３  導体膜（第１導体膜）
１４  ｎチャネル形のＭＯＳ・ＦＥＴ
１４ａ,１４ｂ  半導体領域
１４ｃ  ゲート絶縁膜
１４ｄ  ゲート電極
１４ｄ1,１４ｄ2  導体膜
１５  ｐチャネル形のＭＯＳ・ＦＥＴ
１５ａ,１５ｂ  半導体領域
１５ｃ  ゲート絶縁膜
１５ｄ  ゲート電極
１５ｄ1,１５ｄ2  導体膜
１６  絶縁膜
１７  絶縁膜
１８ｄ1,１８ｄ2  導体膜
１９ａ  フォトレジスト
２０  絶縁膜
２１  絶縁膜
２２ａ〜２２ｄ  接続孔
２３  ＭＯＳ・ＦＥＴ
２３ａ  半導体領域
２４ａ  第１層配線
２４ｂ  第２層配線
２４ｃ  第３層配線
Ｍ  メモリセル領域
Ｐ  周辺回路領域
Ａ  活性領域
ＭＣ  メモリセル
Ｑｓ  メモリセル選択ＭＯＳ・ＦＥＴ
Ｃ  キャパシタ
ＷＬ  ワード線
ＢＬ  ビット線
ＢＬ1,ＢＬ2  導体膜（第２導体膜）
ＳＡ  センスアンプ回路
ＣＤ  カラムデコーダ回路
Ｉ／Ｏ  データ入出力信号配線
ＤOL  データ出力信号配線
ＹＳＬ  列選択信号配線
ＤOB  データ出力バッファ回路
Ｄout  出力端子
ＶDD  電源電圧
Ｐ1〜Ｐ5  光透過領域
ＰＭ,ＰＭ1〜ＰＭ5  フォトマスク
ＰＳ1〜ＰＳ5  位相シフタ
ＰＲ1〜ＰＲ5  フォトレジスト膜
ＰＡ1,ＰＡ2,ＰＡ3a〜ＰＡ3d  補助パターン
Ｓ1  遮光領域
ＥＸ  露光装置
ＥＸ1  露光光源
ＥＸ2  集光ミラー
ＥＸ3a  第１平面反射鏡
ＥＸ3b  第２平面反射鏡
ＥＸ4  シャッタ
ＥＸ5  フライアイレンズ
ＥＸ6  アパーチャ
ＥＸ7  ショートカットフィルタ
ＥＸ8  マスクブラインド
ＥＸ9  コンデンサレンズ
ＥＸ10  縮小投影レンズ（投影光学系）
ＥＸ11  マスク載置台
ＥＸ12  ウエハ吸着台
ＥＸ13a  Ｚ軸移動台
ＥＸ13b  ＸＹステージ
ＥＸ13b1  Ｘ軸移動台
ＥＸ13b2  Ｙ軸移動台
ＥＸ14a〜ＥＸ14c  駆動部
ＥＸ15  主制御部
【図１】
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【図２】
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【図３】
0003729843.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
0003729843.tif 000008
【図８】
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【図９】
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【図１０】
0003729843.tif 000011
【図１１】
0003729843.tif 000012
【図１２】
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【図１３】
0003729843.tif 000014
【図１４】
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【図１５】
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【図１６】
0003729843.tif 000017
【図１７】
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【図１８】
0003729843.tif 000019
【図１９】
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【図２０】
0003729843.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
0003729843.tif 000041
【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
0003729843.tif 000048
【図４８】
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【図４９】
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【図５０】
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【図５１】
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