(57)【特許請求の範囲】
【請求項１】
絶縁層上に形成され、この絶縁層に達する素子分離絶縁膜としてのシリコン酸化膜により、互いに分離された複数の島状半導体層を有する半導体装置において、
前記複数の島状半導体層は、ｐｎ接合部を有し、かつ該ｐｎ接合部の端部が前記絶縁層および前記シリコン酸化膜に接する複数の第１の島状半導体層と、素子が形成されていない第２の島状半導体層とから構成され、かつ、該第２の島状半導体層と前記第１の島状半導体層との間に介在する素子分離絶縁膜は前記シリコン酸化膜のみであり、
かつ前記第１の島状半導体層の前記ｐｎ接合部の端部が存在する面と、この面に接する前記シリコン酸化膜の面との界面における断面形状が、前記複数の第１の島状半導体層において、全てほぼ同じであり、
かつ前記シリコン酸化膜は、前記複数の島状半導体層が形成されるように、前記絶縁層上に形成された半導体層を酸化して形成したものであることを特徴とする半導体装置。
【請求項２】
絶縁層上に形成され、この絶縁層に達し、分離幅の異なる素子分離絶縁膜としてのシリコン酸化膜により、互いに分離され、ｐｎ接合部を有する複数の島状半導体層を有する半導体装置において、
前記シリコン酸化膜は、前記島状半導体層となる半導体層上にマスクパターンを形成し、このマスクパターンで覆われていない部分を酸化により絶縁化したものであり、
前記島状半導体層の前記ｐｎ接合部の端部が存在する面と、この面に接する前記シリコン酸化膜の面との界面における断面形状が、前記複数の島状半導体層において、全てほぼ同じなるように、前記シリコン酸化膜および前記島状半導体層の各々のパターンが選ばれていることを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＳＯＩ基板を用いた半導体装置に関する。
【０００２】
【従来の技術】
近年、半導体集積回路の高密度化、低消費電力化が進み、それに伴って回路を構成する個々の素子の微細化、動作電圧の低電圧化が強く求められている。従来のバルク平面型素子においては、いくつかの素子縮小則に従い素子の微細化が行なわれてきた。しかし、素子の微細化がある程度進むと、いくつかの物理的限界が顕在化し、さらなる微細化が困難となる。
【０００３】
そこで、よりいっそうの微細化を達成するために、新たな素子構造がいくつか提案されている。その１つとして、絶縁膜上に半導体層が形成されてなる基板、いわゆるＳＯＩ基板に形成したＳＯＩ型素子があげられる。
【０００４】
図７に、ＳＯＩ基板を用いて形成した従来のＭＯＳトランジスタ（ＳＯＩ型ＭＯＳトランジスタ）の断面図を示す。
図中、８１はシリコン基板を示しており、このシリコン基板８１上には、シリコン酸化膜（ＳｉＯ2 膜）８２を介して、単結晶シリコンからなるシリコン活性層８３（ＳＯＩ層）が設けられている。
【０００５】
このシリコン活性層８３上にはゲート酸化膜８４を介してゲート電極８５が配設されている。このゲート電極８５を挟むようにシリコン活性層８３には、ソース・ドレイン拡散層８６，８７が形成されている。
【０００６】
また、シリコン活性層８３には、シリコン酸化膜８２に達する素子分離絶縁膜８８が形成されている。
この種のＳＯＩ型ＭＯＳトランジスタにおいては、素子の電気特性を向上させるために、シリコン活性層８３の厚さは１５０ｎｍ程度以下になっている。このようなＳＯＩ型ＭＯＳトランジスタを集積形成する場合には、個々の素子を絶縁体分離にて電気的に分離する手法が通常用いられている。
【０００７】
ここで、素子分離幅の異なるような絶縁体分離をＬＯＣＯＳ法により行なう場合には、以下のような問題がある。
素子分離幅が狭い素子分離領域のＳＯＩ層には酸化剤が供給され難く、酸化量が減少し、素子分離が不完全になる。そこで、通常、素子分離幅が狭い領域に十分な量の酸化剤が供給されるような酸化を行なう。
【０００８】
この場合、素子分離幅が広い素子分離領域のＳＯＩ層には、酸化剤が過剰に供給されることになる。その結果、素子形成領域のＳＯＩ層と素子分離領域のＳＯＩ層との界面においては、素子分離領域のＳＯＩ層の表面から供給される過剰な酸化剤が下地のシリコン酸化膜にまで達し、ＳＯＩ層の下部からも酸化が進む。
【０００９】
したがって、このようなＬＯＣＯＳ法により素子分離を行なうと、図８に示すように、通常とは異なる断面形状の素子分離絶縁膜８８が形成され、シリコン活性層８３の端部に寄生素子８９が発生する。
【００１０】
寄生素子８９が形成されたトランジスタのしきい値電圧は、所定の値からずれたものとなる。さらに、素子分離幅が異なれば、異なる特性の寄生素子が形成される。これにより、しきい値電圧等の素子特性にばらつきが生じる。
【００１１】
また、ＳＯＩ層の下部からの酸化による体積膨張により、シリコン活性層８３に歪みが生じる。この歪みが生じている部分に応力が集中し、シリコン活性層８３に結晶欠陥が誘起される。この結晶欠陥は、ソース・ドレイン拡散層８６，８７とシリコン活性層８３とによるｐｎ接合の本来の整流特性を失わせ、リーク電流をもたらす原因となる。
【００１２】
【発明が解決しようとする課題】
上述の如く、従来のＬＯＣＯＳ法を用いて分離幅の異なる素子分離絶縁膜を形成する場合、素子分離幅の狭い素子分離領域のＳＯＩ層が完全に酸化される量の酸化剤を用いていた。
【００１３】
この結果、分離幅が広い素子分離領域のＳＯＩ層には過剰な酸化剤が供給され、酸化が強く進み、素子形成領域のＳＯＩ層と接する部分の断面形状が、通常とは異なる形状の素子分離絶縁膜が形成される。
【００１４】
また、このような素子分離絶縁膜に接した部分の素子形成領域のＳＯＩ層は、酸化の際の体積膨張により、結晶欠陥が誘起される。
したがって、このような素子分離を用いてＳＯＩ型ＭＯＳトランジスタを集積形成した半導体装置においては、断面形状の違いによるしきい値電圧等の素子特性のばらつきや、結晶欠陥によるリーク電流等の素子特性の劣化が生じるという問題があった。
【００１５】
本発明は、上記事情を考慮してなされたもので、その目的とするところは、ＳＯＩ層を酸化して素子分離絶縁膜を形成しても、素子特性のばらつきや劣化を抑制できるｐｎ接合部を有する半導体装置を提供することにある。
【００１６】
【課題を解決するための手段】
［構成］
上記目的を達成するために、本発明に係る半導体装置（請求項１）は、絶縁層上に形成され、この絶縁層に達する素子分離絶縁膜としてのシリコン酸化膜により、互いに分離された複数の島状半導体層を有する半導体装置において、前記複数の島状半導体層は、ｐｎ接合部を有し、かつ該ｐｎ接合部の端部が前記絶縁層および前記シリコン酸化膜に接する複数の第１の島状半導体層と、素子が形成されていない第２の島状半導体層とから構成され、かつ、該第２の島状半導体層と前記第１の島状半導体層との間に介在する素子分離絶縁膜は前記シリコン酸化膜のみであり、かつ前記第１の島状半導体層の前記ｐｎ接合部の端部が存在する面と、この面に接する前記シリコン酸化膜の面との界面における断面形状が、前記複数の第１の島状半導体層において、全てほぼ同じであり、かつ前記シリコン酸化膜は、前記複数の島状半導体層が形成されるように、前記絶縁層上に形成された半導体層を酸化して形成したものであることを特徴とする。
【００１７】
また、本発明に係る他の半導体装置（請求項２）は、絶縁層上に形成され、この絶縁層に達し、分離幅の異なる素子分離絶縁膜としてのシリコン酸化膜により、互いに分離され、ｐｎ接合部を有する複数の島状半導体層を有する半導体装置において、前記シリコン酸化膜は、前記島状半導体層となる半導体層上にマスクパターンを形成し、このマスクパターンで覆われていない部分を酸化により絶縁化したものであり、前記島状半導体層の前記ｐｎ接合部の端部が存在する面と、この面に接する前記シリコン酸化膜の面との界面における断面形状が、前記複数の島状半導体層において、全てほぼ同じなるように、前記シリコン酸化膜および前記島状半導体層の各々のパターンが選ばれていることを特徴とする。
【００１８】
［作用］
本発明（請求項１）は、素子が形成されていない第２の島状半導体層を用いることにより、素子分離絶縁膜の形成工程に起因する、素子特性のばらつきや劣化を防止するというものである。
【００１９】
具体的には、複数の第１の島状半導体層（ｐｎ接合部を有する素子が形成される島状半導体層）だけでは、第１の島状半導体層の素子分離幅は異なるが、第１の島状半導体層と第２の島状半導体層の間では、素子分離幅が同じになるようにする。
【００２０】
したがって、上記第１、第２の島状半導体層のパターンを有するレジストパターンをＳＯＩ層上に形成し、このレジストパターンをマスクにして、ＳＯＩ層を酸化して素子分離絶縁膜を形成すれば、断面形状は、複数の第１の島状半導体層において、実質的に全て同じになり、断面形状の違いによる素子特性のばらつきを防止できる。また、分離幅が同じであるので、酸化剤の量を適当に選べば、ｐｎ接合部の端部が過剰に酸化されることはなく、素子特性の劣化も防止できる。
【００２１】
また、本発明（請求項２）は、上記発明（請求項１）のように従来ないもの（第２の島状半導体層）を用いるのではなく、もともとある素子分離絶縁膜、島状半導体層のパターン（平面形状や幅）を工夫することにより、素子特性のばらつきや劣化を防止するものである。
【００２２】
具体的には、ｐｎ接合部の端部となる領域の部分に供給される酸化剤の量が、各島状半導体層に対応したそれぞれの断面形状の全てが同じ形状かつ正常の形状（寄生素子が形成されない形状）となるようなパターンを選ぶ。
【００２３】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態（以下、実施形態という）を説明する。
（第１の実施形態）
図１は、本発明の第１の実施形態に係るＳＯＩ型ＭＯＳトランジスタを示す平面図である。また、図２、図３は、それぞれ図１のＳＯＩ型ＭＯＳトランジスタのＡ−Ａ´断面図、Ｂ−Ｂ´断面図である。また、図４は素子形成前のＳＯＩ基板を示している。
【００２４】
これを製造工程に従って説明すると、まず、図４に示すような、シリコン基板１、埋め込み酸化膜（ＳｉＯ2 膜）２およびシリコン活性層３からなるＳＯＩ基板を形成する。
【００２５】
このようなＳＯＩ基板は、例えば、ＳＩＭＯＸ法または張り合わせ法を用いて形成する。また、シリコン活性層３は、熱酸化法とＮＨ4 Ｆを用いて、元のＳＯＩ層の表面を除去したもので、その厚さは１５０ｎｍ程度である。
【００２６】
次にシリコン活性層３上にマスクパターンを形成する。このマスクパターンは、図１に示すように、ＳＯＩ型ＭＯＳトランジスタが形成される領域の島状のシリコン活性層３ａ、および素子が形成されない疑似的な素子形成領域の島状のシリコン活性層（以下、ダミーシリコン活性層という）３ｂ以外の領域を覆うパターンである。
【００２７】
ダミーシリコン活性層３ｂは、図中丸で囲まれたｐｎ接合部（ソース・ドレイン拡散層とチャネル領域のシリコン活性層との接合部）の端部７が形成される領域のシリコン活性層３ａの面と対向する部分に形成される。ダミーシリコン活性層３ｂとｐｎ接合部の端部７が形成される領域のシリコン活性層３ａの面との間の距離（分離幅）は、最小加工寸法Ｆである。
【００２８】
図には示していないが、このようなシリコン活性層３ａとダミーシリコン活性層３ｂを必要な数だけ形成し、かつ２つのシリコン活性層３ａの間の距離が異なるものがある。２つのシリコン活性層３ａの間の距離がＦであるとこにはダミーシリコン活性層３ｂは形成しない。すなわち、各２つのシリコン層の間の距離がＦになるようにダミーシリコン活性層３ｂを形成する。
【００２９】
ダミーシリコン活性層３ｂのチャネル方向の寸法は、シリコン活性層３ａのそれよりも小さくてもよい。要は、ダミーシリコン活性層３ｂとｐｎ接合部の端部７が形成される領域のシリコン活性層３ａとの間の距離がＦとなればよい。したがって、ｐｎ接合部の端部７が形成されない領域のシリコン活性層３ａとその隣の他のシリコン活性層３ａとの間の距離は必ずしもＦである必要はない。
【００３０】
次に上記マスクパターンをマスクにし、シリコン活性層３ａとダミーシリコン活性層３ｂとの間のシリコン層が完全に酸化され、かつ過剰に酸化されない程度の量の酸化剤を用いて、素子分離絶縁膜４ａ，４ｂを形成する。
【００３１】
このような酸化であれば、前記ダミーシリコン活性層３ｂと対向した部分のシリコン活性層３ａと、この部分のシリコン活性層３ａに接した素子分離絶縁膜４ｂとの界面における断面形状（以下、単に断面形状という）は正常通りになり、かつ各ＳＯＩ型ＭＯＳトランジスタに対応した上記断面形状は全てほぼ等しくなる。
【００３２】
これにより、寄生素子（ハンプ現象）による素子特性のばらつきや、ｐｎ接合部の端部に結晶欠陥が発生し、ｐｎ接合が劣化することによるリーク電流の増大等の素子特性の劣化を防止できるようになる。
【００３３】
次にシリコン活性層３ａのチャネル領域に、しきい値電圧を調整するための不純物イオンを注入した後、シリコン活性層３ａ上にゲート酸化膜５、ゲート電極６を順次形成する。
【００３４】
次にゲート電極６をマスクにして、シリコン活性層３ａに不純物イオンを注入した後、ＴＲＡ等のアニールにより、シリコン活性層３ａに注入した不純物イオンを活性化し、ソース・ドレイン電極８，９を形成する。
【００３５】
最後に、全面に層間絶縁膜１０を形成した後、ゲート配線１１、ソース・ドレイン電極（不図示）を形成して完成する。
本実施形態のプロセスは、基本的には、酸化により素子分離絶縁膜を形成する際のマスクパターンが従来と異なるだけ、工程数が増加したり、工程が複雑になることはない。
【００３６】
したがって、本実施形態によれば、ＳＯＩ層を酸化して素子分離絶縁膜を形成し、素子間の距離が異なるＳＯＩ型ＭＯＳトランジスタを形成しても、素子特性のばらつきや劣化が抑制されたＳＯＩ型ＭＯＳトランジスタが集積形成されてなる半導体装置を容易に実現できるようになる。
【００３７】
なお、本実施形態ではチャネルのタイプについては特に規定しなかったが、ｐチャネル、ｎチャネルどちらのタイプでも本発明は有効である。また、本実施形態では、ダミーシリコン活性層内に素子が形成されていない場合について説明したが、素子のｐｎ接合が素子分離絶縁膜に接しない構造であれば、ダミーシリコン活性層内に素子が形成されていても良い。
（第２の実施形態）
図５は、本発明の第２の実施形態に係るＳＯＩ型ＭＯＳトランジスタを示す平面図である。
【００３８】
第１の実施形態では、従来構造にはないダミーシリコン活性層を追加することにより、素子特性のばらつきや劣化を防止したが、本実施形態では、シリコン活性層および素子分離絶縁膜のパターン（平面形状、幅など）を工夫することにより、素子特性のばらつきや劣化を防止する。
【００３９】
すなわち、本実施形態の特徴は、隣り合う２つの島状のシリコン活性層２１で挟まれた素子分離絶縁膜２２のチャネル幅方向の幅Ｗ１を、隣り合う２つの島状のシリコン活性層２１で挟まれた素子分離絶縁膜２２のチャネル長方向の幅Ｗ２よりも小さくしたことにある。微細化のためには、幅Ｗ１はＦであることが好ましい。
【００４０】
なお、図中、２３はゲート電極配線、２４はゲートコンタクト、１６，１７はソース・ドレインコンタクトを示している。
このようなパターンであれば、図中丸で囲んだシリコン活性層２１のｐｎ接合部の端部２７が存在する面１９と、この面に接する素子分離絶縁膜２２の面との界面における断面形状（以下、単に断面形状という）を正常通り、かつ各ＳＯＩ型ＭＯＳトランジスタのそれぞれの断面形状を全てほぼ同じにできる。
【００４１】
すなわち、シリコン活性層２１となる領域のＳＯＩ層を選択的に覆うマスクパターンを形成し、このマスクパターンをマスクして、素子分離領域のＳＯＩ層が完全に絶縁化され、かつ過剰に酸化されない程度の量の酸化剤を用いて酸化を行なえば、断面形状を正常通り、かつ各ＳＯＩ型ＭＯＳトランジスタのそれぞれの断面形状を全てほぼ同じにできる。
【００４２】
本実施形態のプロセスは、基本的には、酸化により素子分離絶縁膜を形成する際のマスクパターンが従来と異なるだけ、工程数が増加したり、工程が複雑になることはない。
【００４３】
したがって、本実施形態によれば、ＳＯＩ層を酸化して素子分離絶縁膜を形成する場合において、素子特性のばらつきや劣化が抑制されたＳＯＩ型ＭＯＳトランジスタからなる半導体装置を容易に実現できるようになる。
【００４４】
なお、幅Ｗ１を広くすることによっても、各断面形状を同じ形状で正常通りのものとすることができる。
例えば、シリコン活性層１３の厚さが１００ｎｍであれば、各幅Ｗ１の各々を１μｍ以上とすればよい。１μｍ以上であれば、各シリコン活性層２１間の幅Ｗ１の値が異なっても、酸素の供給量は最終的には同じになるので、各断面形状のを同じ形状で正常通りのものとすることができる。
（第３の実施形態）
図６は、本発明の第３の実施形態に係るＳＯＩ型ＭＯＳトランジスタを示す平面図である。
【００４５】
本実施形態が第２の実施形態と異なる点は、素子分離絶縁膜２２がシリコン活性層１３により部分的に囲まれたような領域２０を有し、この領域２０にｐｎ接合部の端部２７が存在することにある。
【００４６】
第２の実施形態と同様に、シリコン活性層２１となる領域のＳＯＩ層を選択的に覆うマスクパターンを形成し、このマスクパターンをマスクして、酸化剤を用いて酸化を行なうと、上記マスクパターンによって領域２０には酸化剤が供給され難くなり、過剰な酸化を防止できる。この結果、各断面形状を同じ形状、かつ正常通りのものとすることが可能となり、第２の実施形態と同様な効果が得られる。
【００４７】
なお、本発明は、上記実施形態に限定されるものではない。例えば、上記実施形態では、ＳＯＩ型素子がＳＯＩ型ＭＯＳトランジスタの場合について説明したが、本発明は、ＳＯＩ型バイポーラトランジスタやＳＯＩ型ＭＥＳ素子などの他のＳＯＩ型素子の場合にも適用できる。
【００４８】
また、上記実施形態では、半導体層の主成分がシリコン、絶縁膜の主成分がＳｉＯ2 であるＳＯＩ基板の場合について説明したが、本発明は他の材料系のＳＯＩ(Semiconductor On Insulator)基板にも適用可能である。また、ＳＯＳ基板のように、埋め込み酸化膜のないタイプのＳＯＩ基板を用いてもよい。
【００４９】
【発明の効果】
以上詳述したように本発明によれば、ＳＯＩ層を酸化して素子分離絶縁膜を形成しても、素子特性のばらつきや劣化を抑制できる半導体装置を実現できるようになる。
【図面の簡単な説明】
【図１】本発明の第１の実施形態に係るＳＯＩ型ＭＯＳトランジスタを示す平面図
【図２】図１のＳＯＩ型ＭＯＳトランジスタのＡ−Ａ´断面図
【図３】図１のＳＯＩ型ＭＯＳトランジスタのＢ−Ｂ´断面図
【図４】図１のＳＯＩ型ＭＯＳトランジスタの作成に用いるＳＯＩ基板を示す断面図
【図５】本発明の第２の実施形態に係るＳＯＩ型ＭＯＳトランジスタを示す平面図
【図６】本発明の第３の実施形態に係るＳＯＩ型ＭＯＳトランジスタを示す平面図
【図７】従来のＳＯＩ型ＭＯＳトランジスタを示す断面図
【図８】従来のＳＯＩ型ＭＯＳトランジスタの問題点を説明するための断面図
【符号の説明】
１…シリコン基板
２…埋め込み酸化膜
３ａ…シリコン活性層
３ｂ…ダミーシリコン活性層
４ａ…素子分離絶縁膜
４ｂ…素子分離絶縁膜
５…ゲート酸化膜
６…ゲート電極
７…ｐｎ接合部の端部
８…ソース・ドレイン拡散層
９…ソース・ドレイン拡散層
１０…層間絶縁膜
１１…ゲート配線
２１…シリコン活性層
２２…素子分離絶縁膜
２３…ゲート電極配線
２４…ゲートコンタクト
２５…ソース・ドレイン拡散層
２６…ソース・ドレイン拡散層
２７…ｐｎ接合部の端部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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