(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置において、
多数本のワードラインを駆動するワードライン駆動ブロックと、
前記半導体メモリ装置がウェーハバーンインモードに設定されると、ウェーハバーンインイネーブル信号に応答するバーンイン制御部と、
このバーンイン制御部及び前記ワードライン駆動ブロックに接続され、前記半導体メモリ装置がウェーハバーンインモードに設定されると、前記バーンイン制御部に応答して前記ワードライン駆動ブロックを制御する多数個のワードラインイネーブル信号を活性化させるローデコーディングブロックとを具備し、
前記バーンイン制御部は、前記ローデコーディングブロックのデコーディング動作を制御するマスタクロック信号がさらに入力され、
前記半導体メモリ装置がウェーハバーンインモードに設定されると、前記マスタクロック信号及びウェーハバーンインイネーブル信号はイネーブルされ、前記ローデコーディングブロックは、前記バーンイン制御部の出力が入力されて多数個のノーマルワードライン信号をイネーブルさせることにより前記多数本のワードラインが活性化されることを特徴とする半導体メモリ装置。
【請求項２】
前記ローデコーディングブロックは多数個のメインローデコーダを具備し、多数個のメインローデコーダはそれぞれ、
前記バーンイン制御部に接続され、マスタクロック信号及び多数個のプリデコーディング信号が入力され、前記マスタクロック信号がイネーブルされると前記多数個のプリデコーディング信号をデコーディングするメインローデコーディング部と、
このメインローデコーディング部及び前記ワードライン駆動ブロックに接続され、デコーダプリチャージング信号が入力され、前記多数個のワードラインイネーブル信号のいずれかを発生させ、前記デコーダプリチャージング信号がイネーブルされると、前記いずれかのワードラインイネーブル信号を非活性化させ、前記ウェーハバーンインモード時には、前記バーンイン制御部の出力に応答して前記ワードラインイネーブル信号を活性化させるワードラインイネーブル信号発生部とを具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記バーンイン制御部は、前記ウェーハバーンインモード時に接地電圧を出力することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項４】
多数本のワードラインを駆動するワードライン駆動ブロック及び外部から入力されるローアドレスをプリデコーディングして多数個のプリデコーディング信号を発生させるプリデコーダを具備する半導体メモリ装置において、
前記半導体メモリ装置をウェーハバーンインモードに設定するウェーハバーンインイネーブル信号が入力されるバーンイン制御部と、
このバーンイン制御部及び前記ワードライン駆動ブロックに接続され、前記ワードライン駆動ブロックを制御するための多数個のワードラインイネーブル信号を発生させるローデコーディングブロックとを具備し、
前記ローデコーディングブロックは多数個のメインローデコーダを具備し、多数個のメインローデコーダはそれぞれ、
前記バーンイン制御部に接続され、マスタクロック信号及び前記多数個のプリデコーディング信号のうち上位のプリデコーディング信号が入力されて前記上位のプリデコーディング信号をデコーディングするメインローデコーディング部と、
このメインローデコーディング部及び前記ワードライン駆動ブロックに接続され、デコーダプリチャージング信号及び前記多数個のプリデコーディング信号のうち下位のプリデコーディング信号が入力されて前記多数個のノーマルワードラインイネーブル信号の一部を発生させ、前記デコーダプリチャージング信号がイネーブルされると前記一部のワードラインイネーブル信号を非活性化させ、前記ウェーハバーンインモード時には、前記下位のプリデコーディング信号及び前記バーンイン制御部の出力に応答して前記ワードラインイネーブル信号の一部を制御する少なくとも４つのワードラインイネーブル信号発生部とを具備することを特徴とする半導体メモリ装置。
【請求項５】
前記ウェーハバーンインモード時に、前記下位のプリデコーディング信号及び前記ウェーハバーンインイネーブル信号はイネーブルされ、前記少なくとも４つのワードラインイネーブル信号発生部は活性化されて、前記ワードラインイネーブル信号の一部をイネーブルさせることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項６】
前記バーンイン制御部は、前記ローデコーディングブロックのデコーディング動作を制御するマスタクロック信号がさらに入力されることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項７】
前記半導体メモリ装置がウェーハバーンインモードに設定されると、前記マスタクロック信号及び前記ウェーハバーンインイネーブル信号はイネーブルされ、前記少なくとも４つのワードラインイネーブル信号発生部は、前記バーンイン制御部の出力が入力されて前記ワードラインイネーブル信号の一部をイネーブルさせることにより、前記多数個のワードラインが活性化されることを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記バーンイン制御部は、前記ウェーハバーンインモード時に接地電圧を出力することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項９】
前記デコーダプリチャージング信号は、前記半導体メモリ装置が待ち状態に設定されるとイネーブルされることを特徴とする請求項４に記載の半導体メモリ装置。
【請求項１０】
前記バーンイン制御部は、前記ウェーハバーンインモード時に冗長ワードラインをイネーブルさせるか否かを制御することを特徴とする請求項４に記載の半導体メモリ装置。
【請求項１１】
半導体メモリ装置は多数個のローデコーダ及びバーンイン制御器並びに多数本のワードラインを具備し、前記各ローデコーダは、
外部アドレスが前記多数本のワードラインのうちいずれかを指定するときに前記ローデコーダを活性化させるメインデコーディング装置と、
前記ローデコーダが活性化される時に、それぞれ前記多数本のワードラインのうち対応するいずれかのワードラインを制御するワードラインイネーブル信号を発生させる多数個のワードラインイネーブル信号発生器とを具備し、
前記バーンイン制御器は前記多数個のローデコーダに接続され、前記半導体メモリ装置がウェーハバーンインモードの時に前記多数個のローデコーダを活性化させ、
前記メインデコーディング装置は第１ノードと第１電圧との間に接続された１対の直列トランジスタを具備し、前記１対の直列トランジスタが活性化されて前記第１ノードを前記第１電圧にプルアップする時に前記ローデコーダを活性化させ、前記バーンイン制御器は前記ローデコーダの前記第１ノードに接続され、
前記バーンイン制御器は多数個のトランジスタを具備し、前記多数個のトランジスタはそれぞれ前記第１電圧と前記第１ノードのうち対応するいずれかのノードとの間に接続され、前記メインデコーディング装置の直列接続されたトランジスタより大きいことを特徴とする半導体メモリ装置。
【請求項１２】
前記多数個のワードラインイネーブル信号発生器はそれぞれ第２電圧と前記多数個のワードラインイネーブル信号発生器を含む前記ローデコーダの第１ノードとの間に接続される素子を含み、前記直列接続されたトランジスタのそれぞれは、前記ワードラインイネーブル信号発生器の素子のいずれかが前記第１ノードを前記第２電圧にプルアップさせる電流を流す時に前記対応する第１ノードを前記第１電圧にプルアップできる強度を有し、前記バーンイン制御器のトランジスタのそれぞれは、前記ワードラインイネーブル信号発生器の多数個の素子が前記第１ノードを前記第２電圧にプルアップさせる電流を流す時に前記対応する第１ノードを前記第１電圧にプルアップできる強度を有することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記半導体メモリ装置は外部アドレスから上位のプリデコーディング信号及び下位のプリデコーディング信号を発生させるプリデコーダをさらに具備し、前記各メインデコーディング装置は、前記上位のプリデコーディング信号に応答して対応するローデコーダを活性化させ、前記ワードラインイネーブル信号発生器は、前記上位のプリデコーディング信号に応答して前記ワードラインイネーブル信号を活性化させることを特徴とする請求項１１に記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特に、駆動能力が小さいローデコーダを具備した場合であっても、ウェーハバーンイン中に多数本のワードラインを十分駆動することのできる半導体メモリ装置に関する。
【０００２】
【従来の技術】
半導体装置の使用量が増大するにつれて、半導体装置の小型化が進んでいる。特に、コンピュータの発達に伴い大容量半導体メモリ装置の需要が急激に高まりつつあり、これにより半導体メモリ装置の小型化及び大容量化が広がっている。この理由から前記半導体メモリ装置のメモリ機能を司るメモリセルの寸法も次第に小さくなり、これにより前記メモリセルを選択するローデコーダの寸法も小さくなりつつある。ローデコーダの寸法が小さくなるにつれて、ローデコーダに具備されて入力されるローアドレスをデコーディングするＮＭＯＳトランジスタの寸法も小さくなり、このためにローデコーダの駆動能力も小さくなる。
【０００３】
半導体メモリ装置の信頼性を向上させるために、多数個の半導体メモリ装置が形成されたウェーハはバーンインテスト工程を受けることになる。ウェーハバーンインテスト工程時には、まず前記ウェーハにバーンインストレスを加え、このバーンインストレスの加わったウェーハの半導体メモリ装置を機能的にテストする。このように、ウェーハにバーンインストレスを加える間に、前記半導体メモリ装置に具備される多数本のワードラインは順次または同時に活性化される。
【０００４】
【発明が解決しようとする課題】
多数本のワードラインを活性化させるためには、ローデコーダの駆動能力が大きい必要がある。ところが、前記メモリセルの寸法が小さくなるにつれてローデコーダの寸法も小さくなった状態では前記ローデコーダの駆動能力が小さいため、前記ローデコーダはウェーハバーンイン中に多数本のワードラインを駆動できなくなる。これは、不完全なウェーハバーンインテストの原因となり、その結果半導体メモリ装置の信頼性が低下する。
【０００５】
本発明は上記の問題を解決するためになされたものであって、その目的は、ローデコーダの駆動能力が小さい半導体メモリ装置において、該半導体メモリ装置のウェーハバーンインテスト工程時に、半導体メモリ装置に具備される多数本のワードラインが十分駆動可能となる半導体メモリ装置を提供することにある。
【０００６】
【課題を解決するための手段】
前記課題を解決し前記目的を達成するために、本発明は、多数本のワードラインを駆動するワードライン駆動ブロック及び外部から入力されるローアドレスをプリデコーディングして多数個のプリデコーディング信号を発生させるプリデコーダを具備する半導体メモリ装置において、この半導体メモリ装置をウェーハバーンインモードに設定するウェーハバーンインイネーブル信号が入力されるバーンイン制御部と、このバーンイン制御部及び前記ワードライン駆動ブロックに接続され、前記ワードライン駆動ブロックを制御するための多数個のワードラインイネーブル信号を発生させるローデコーディングブロックとを具備する半導体メモリ装置とする。
【０００７】
さらに本発明は、多数本のワードラインを駆動するワードライン駆動ブロック及び外部から入力されるローアドレスをプリデコーディングして多数個のプリデコーディング信号を発生させるプリデコーダを具備する半導体メモリ装置において、この半導体メモリ装置をウェーハバーンインモードに設定するウェーハバーンインイネーブル信号が入力されるバーンイン制御部と、このバーンイン制御部及び前記ワードライン駆動ブロックに接続され、前記ワードライン駆動ブロックを制御するための多数個のワードラインイネーブル信号を発生させるローデコーディングブロックとを具備し、前記ローデコーディングブロックは多数個のメインローデコーダを具備し、前記多数個のメインローデコーダはそれぞれ、前記バーンイン制御部に接続され、マスタクロック信号及び前記多数個のプリデコーディング信号のうち上位のプリデコーディング信号が入力されて前記上位のプリデコーディング信号をデコーディングするメインローデコーディング部と、このメインローデコーディング部及び前記ワードライン駆動ブロックに接続され、デコーダプリチャージング信号及び前記多数個のプリデコーディング信号のうち下位のプリデコーディング信号が入力されて前記多数個のノーマルワードラインイネーブル信号の一部を発生させ、前記デコーダプリチャージング信号がイネーブルされると前記一部のワードラインイネーブル信号を非活性化させ、前記ウェーハバーンインモード時には、前記下位のプリデコーディング信号及び前記バーンイン制御部の出力に応答して前記ワードラインイネーブル信号の一部を制御する少なくとも４つのワードラインイネーブル信号発生部とを具備することを特徴とする半導体メモリ装置とする。
【０００８】
本発明によると、半導体メモリ装置は、ローデコーダの駆動能力が小さい場合であっても、ウェーハバーンイン中に多数本のワードラインを十分駆動可能となる。
【０００９】
【発明の実施の形態】
以下、添付した図面に基づき、本発明の好適な実施形態について詳細に説明する。各図面で同一の部材には同一の参照番号を使用した。
図１を参照すると、本発明に係る半導体メモリ装置１０１は、バーンイン制御部１１１、ローデコーディングブロック１２１、ワードライン駆動ブロック１３１、メモリセルアレイ１４１及びプリデコーダ１６１を具備する。前記メモリセルアレイ１４１は多数本のワードラインＷＬ０〜ＷＬｎを具備し、このメモリセルアレイ１４１としてはＤＲＡＭセルアレイなど、従来のメモリセルアレイを採用可能である。
【００１０】
前記バーンイン制御部１１１は、マスタクロック信号ＰＮＷＥ及びウェーハバーンインイネーブル信号ＰＷＢＥが入力される。ウェーハバーンインイネーブル信号ＰＷＢＥは、半導体メモリ装置１０１がウェーハバーンインモードに設定された場合に第１電圧レベル例えば、論理ハイにイネーブルされる。前記マスタクロック信号ＰＮＷＥは、前記ローデコーディングブロック１２１を活性化したい場合に論理ハイにイネーブルされる。
【００１１】
図２を参照すると、前記バーンイン制御部１１１は、ＮＡＮＤゲート２１１、インバータ２２１及び多数のＮＭＯＳトランジスタＮＱ１〜ＮＱｎを具備する。前記ＮＡＮＤゲート２１１は、前記マスタクロック信号ＰＮＷＥ及び前記ウェーハバーンインイネーブル信号ＰＷＢＥが入力されてこれらを否定論理積する。すなわち、前記ＮＡＮＤゲート２１１は前記マスタクロック信号ＰＮＷＥ及び前記ウェーハバーンインイネーブル信号ＰＷＢＥが共に論理ハイの時に論理ローを出力し、前記マスタクロック信号ＰＮＷＥまたは前記ウェーハバーンインイネーブル信号ＰＷＢＥのうちいずれか一方でも論理ローの時には論理ハイを出力する。
【００１２】
前記インバータ２２１は、前記ＮＡＮＤゲート２１１の出力を反転させる。
前記多数のＮＭＯＳトランジスタＮＱ１〜ＮＱｎのドレインはメタルライン１５１−１〜１５１−ｎを通って第１〜第ｎメインローデコーダ（図３のＲＤ１〜ＲＤｎ）に接続され、ソースはいずれも接地される。前記第１〜第ｎメインローデコーダ（図３のＲＤ１〜ＲＤｎ）については、図３を参照して詳細に後述する。前記多数のＮＭＯＳトランジスタＮＱ１〜ＮＱｎのゲートはいずれもノードＮ１に接続される。従って、前記多数のＮＭＯＳトランジスタＮＱ１〜ＮＱｎは前記マスタクロック信号ＰＮＷＥ及び前記ウェーハバーンインイネーブル信号ＰＷＢＥが共に論理ハイの時にターンオンされて、第１〜第ｎメインローデコーダ（図３のＲＤ１〜ＲＤｎ）に接地電圧Ｖｓｓを供給する。もし、前記マスタクロック信号ＰＮＷＥまたは前記ウェーハバーンインイネーブル信号ＰＷＢＥのうちいずれか一方でも論理ローの時には前記多数のＮＭＯＳトランジスタＮＱ１〜ＮＱｎはいずれもターンオフされるため、前記バーンイン制御部１１１は第１〜第ｎメインローデコーダ（図３のＲＤ１〜ＲＤｎ）にまったく影響しない。
【００１３】
前記多数のＮＭＯＳトランジスタＮＱ１〜ＮＱｎの個数は、前記半導体メモリ装置１０１の特性に即して可変でき、他のスイッチング手段、例えば伝送ゲートまたはＰＭＯＳトランジスタに代えることもできる。さらに、前記ＮＡＮＤゲート２１１及び前記インバータ２２１も各種の論理回路にて構成できる。
【００１４】
図１を参照すると、前記ローデコーディングブロック１２１はメタルライン１５１を通って前記バーンイン制御部１１１と接続される。前記ローデコーディングブロック１２１は、多数個のプリデコーディング信号ＤＲＡｊｋ、デコーダプリチャージング信号ＰＤＰＸＰ及びマスタクロック信号ＰＮＷＥが入力されて、多数個のノーマルワードラインイネーブル信号ＮＷＥｉを発生させる。ローアドレスＲＡＤＤＲが外部から半導体メモリ装置１０１に入力されると、前記半導体メモリ装置１０１は前記ローアドレスＲＡＤＤＲをプリデコーディングして多数個のプリデコーディング信号ＤＲＡｉｊｋを発生させる。この多数個のプリデコーディング信号ＤＲＡｉｊｋは前記ローアドレスＲＡＤＤＲの大きさに即してその数が可変する。すなわち、前記ローアドレスＲＡＤＤＲを構成するローアドレスビットの数が多ければ、前記プリデコーディング信号ＤＲＡｉｊｋの数も多くなる。
【００１５】
図３を参照すると、前記ローデコーディングブロック１２１は、第１〜第ｎメインローデコーダＲＤ１〜ＲＤｎを具備する。第１〜第ｎメインローデコーダＲＤ１〜ＲＤｎはそれぞれデコーダプリチャージング信号ＰＤＰＸＰ、マスタクロック信号ＰＮＷＥ及び多数個のプリデコーディング信号が入力される。多数個のプリデコーディング信号は、下位のプリデコーディング信号（例えば、ＤＲＡ２Ｂ３Ｂ、ＤＲＡ２Ｂ３、ＤＲＡ２３Ｂ，ＤＲＡ２３、以下、ＤＲＡｉ）及び上位のプリデコーディング信号（例えば、第１メインローデコーダＲＤ１のＤＲＡ４５、ＤＲＡ６７）を含む。前記第１〜第ｎメインローデコーダＲＤ１〜ＲＤｎはそれぞれ多数個のノーマルワードラインイネーブル信号ＮＷＥ０、ＮＷＥ１、ＮＷＥ２、ＮＷＥ３を発生させて、それぞれに接続されたワードラインに供給する。前記第１〜第ｎメインローデコーダＲＤ１〜ＲＤｎはそれぞれその構成及び動作が同様である。ここでは説明の重複を避けるために、第１メインローデコーダＲＤ１についてのみ説明する。
【００１６】
第１メインローデコーダＲＤ１は、メインローデコーディング部３６１及び第１〜第４ノーマルワードラインイネーブル信号発生部３５１〜３５４を具備する。前記メインローデコーディング部３６１は、ＮＭＯＳトランジスタ３２１、３２２、３２３を具備する。ＮＭＯＳトランジスタ３２１、３２２は多数個のプリデコーディング信号ＤＲＡ２Ｂ３Ｂ、ＤＲＡ２Ｂ３、ＤＲＡ２３Ｂ、ＤＲＡ２３、ＤＲＡ４５、ＤＲＡ６７のうち上位のプリデコーディング信号ＤＲＡ４５、ＤＲＡ６７によってゲートされ、ＮＭＯＳトランジスタ３２３はマスタクロック信号ＰＮＷＥによってゲートされる。前記マスタクロック信号ＰＮＷＥが論理ハイにイネーブルされると、前記メインローデコーディング部３６１は活性化される。前記マスタクロック信号ＰＮＷＥがイネーブルされた状態で前記上位のプリデコーディング信号ＤＲＡ４５、ＤＲＡ６７が共に論理ハイにイネーブルされると、前記ＮＭＯＳトランジスタ３２１、３２２、３２３がいずれもターンオンされるので、ノードＮ３は接地電圧Ｖｓｓレベルまで下がる。すなわち、前記メインローデコーディング部３６１は、前記上位のプリデコーディング信号ＤＲＡ４５、ＤＲＡ６７が前記第１メインローデコーダＲＤ１に接続されたワードラインを指定する時に前記上位のプリデコーディング信号をデコーディングして接地電圧Ｖｓｓを出力する。
【００１７】
前記第１〜第４ノーマルワードラインイネーブル信号発生部３５１〜３５４は、デコーダプリチャージング信号ＰＤＰＸＰ及び前記多数個のプリデコーディング信号ＤＲＡ２Ｂ３Ｂ、ＤＲＡ２Ｂ３、ＤＲＡ２３Ｂ、ＤＲＡ２３、ＤＲＡ４５、ＤＲＡ６７のうち下位のプリデコーディング信号ＤＲＡ２Ｂ３Ｂ、ＤＲＡ２Ｂ３、ＤＲＡ２３Ｂ、ＤＲＡ２３が入力されて多数個のノーマルワードラインイネーブル信号ＮＷＥ０、ＮＷＥ１、ＮＷＥ２、ＮＷＥ３を発生させる。この第１〜第４ノーマルワードラインイネーブル信号発生部３５１〜３５４は、ＰＭＯＳトランジスタ３３１〜３３８及びインバータ３４１〜３４４を具備する。図３に示されたように、第１〜第４ノーマルワードラインイネーブル信号発生部３５１〜３５４はその構成及び動作が同様なので、ここでは第１ノーマルワードラインイネーブル信号発生部３５１についてのみ説明する。
【００１８】
第１ノーマルワードラインイネーブル信号発生部３５１は、ＰＭＯＳトランジスタ３３１、３３２、インバータ３４１及びＮＭＯＳトランジスタ３１１を具備する。前記ＰＭＯＳトランジスタ３３１はデコーダプリチャージング信号ＰＤＰＸＰによってゲートされる。すなわち、前記ＰＭＯＳトランジスタ３３１はデコーダプリチャージング信号ＰＤＰＸＰが論理ローにイネーブルされるとターンオンされて、ノードＮ２を電源電圧Ｖｃｃレベルにプリチャージさせる。前記ノードＮ２が電源電圧Ｖｃｃレベルにプリチャージされると、前記ノーマルワードラインイネーブル信号ＮＷＥ０は論理ローにディセーブルされる。前記ＰＭＯＳトランジスタ３３２は前記インバータ３４１の出力によってゲートされる。このＰＭＯＳトランジスタ３３２及び前記インバータ３４１はラッチ機能を有する。すなわち、前記ノードＮ２が前記ＰＭＯＳトランジスタ３３１によって電源電圧Ｖｃｃレベルに一度プリチャージされると前記ノードＮ２の電圧は前記インバータ３４１によって反転されてインバータ３４１の出力は論理ローとなり、これは前記ＰＭＯＳトランジスタ３３２をターンオンさせるので、これにより前記ノードＮ２は続けて電源電圧Ｖｃｃレベルに保持される。すなわち、前記ノードＮ２はプリチャージされる。これにより前記ノーマルワードラインイネーブル信号ＮＷＥ０は論理ローにディセーブルされる。以降は、デコーダプリチャージング信号ＰＤＰＸＰが論理ハイにディセーブルされても前記ノードＮ２は電源電圧Ｖｃｃレベルにラッチされる。
【００１９】
前記ＮＭＯＳトランジスタ３１１は下位のプリデコーディング信号ＤＲＡ２Ｂ３Ｂによってゲートされる。すなわち、下位のプリデコーディング信号ＤＲＡ２Ｂ３Ｂが論理ハイになると、前記ＮＭＯＳトランジスタ３１１はターンオンされる。ノードＮ３が接地されている状態で下位のプリデコーディング信号ＤＲＡ２Ｂ３Ｂが論理ハイになると、前記ノードＮ２は接地電圧Ｖｓｓレベルに下がり、これにより前記ノーマルワードラインイネーブル信号ＮＷＥ０は論理ハイにイネーブルされる。前記デコーダプリチャージング信号ＰＤＰＸＰが先にディセーブルされてから下位のプリデコーディング信号ＤＲＡ２Ｂ３Ｂがイネーブルされる場合、前記ノードＮ２はしばらくの間浮遊されることがある。前記ノードＮ２が浮遊されると前記ノーマルワードラインイネーブル信号ＮＷＥ０は定義されなくなり、これにより前記半導体メモリ装置１０１が誤動作するおそれがある。これを防止するために、前記ＰＭＯＳトランジスタ３３２はラッチ機能を有する。すなわち、前記デコーダプリチャージング信号ＰＤＰＸＰがディセーブルされても前記ノードＮ２は前記ＰＭＯＳトランジスタ３３２によって電源電圧Ｖｃｃレベルとなり、続けてプリチャージ状態に保持される。
【００２０】
前記ノードＮ３にバーンイン制御部１１１が接続される。バーンイン制御部１１１の出力電圧レベルが接地電圧Ｖｓｓレベルであれば、前記ノードＮ３は上位のプリデコーディング信号ＤＲＡ４５、ＤＲＡ６７によらずに接地電圧Ｖｓｓレベルに下がる。したがって、前記バーンイン制御部１１１は第１〜第ｎメインローデコーダＲＤ１〜ＲＤｎを同時に活性化させる。下位のプリデコーディング信号ＤＲＡ２Ｂ３Ｂが論理ハイになると、ノーマルワードラインイネーブル信号ＮＷＥ０はイネーブルされる。さらに、プリデコーダ１６１は、バーンインテストのために、いずれの下位プリデコーディング信号ＤＲＡｉを同時に活性化させる。バーンインテスト中にいずれの下位プリデコーディング信号ＤＲＡｉが活性化されるので、前記第１メインローデコーダＲＤ１の電源電流はＰＭＯＳトランジスタ３３２、３３４、３３６、３３８及びＮＭＯＳトランジスタ３１１、３１２、３１３、ＮＱ１（図２参照）に通って流れる。ＮＭＯＳトランジスタＮＱ１〜ＮＱｎは、バーンインテスト中に多数本のワードラインを同時にイネーブルさせるのに十分な電流を供給できるように作られる。これに対し、ＰＭＯＳトランジスタ３２１、３２２、３２３はその寸法が小さく、ノーマルメモリアクセス中に単一のワードラインをイネーブルさせるのに十分である。
【００２１】
このように、ウェーハバーンイン中に第１〜第４ノーマルワードラインイネーブル信号発生部３５１〜３５４はバーンイン制御部によって制御されるので、ＮＭＯＳトランジスタ３２１、３２２、３２３の寸法が小さくても、すなわち、駆動能力が小さい場合であっても、多数本のワードラインを十分駆動できる。これにより、半導体メモリ装置１０１のバーンインテストが正確になされるので、半導体メモリ装置１０１の信頼性が向上する。
【００２２】
図３には１つのメインローデコーダに４つのノーマルワードラインイネーブル信号発生部が接続されていることを示したが、その数は半導体メモリ装置１０１の特性に即して可変できる。例えば、１つのメインローデコーダに８つのノーマルワードラインイネーブル信号発生部を接続させることもできる。
さらに図３にはバーンイン制御部がノードＮ３に接続されていることを示したが、ノードＮ２に接続された場合にも前記図３と同一の効果が得られる。このとき、ＮＭＯＳトランジスタ３１１〜３１４はメインローデコーディング部３６１に含まれる。従って、メインローデコーディング部３６１はプリデコーディング信号ＤＲＡ２３、ＤＲＡ４５、ＤＲＡ６７及びマスタクロック信号ＰＮＷＥによって制御される。
バーンイン制御部は冗長ワードラインイネーブル信号を発生させて冗長ワードラインを制御するローデコーディングブロックにも前述と同様の方法を適用できる。
【００２３】
ワードライン駆動ブロック１３１は、ノーマルワードラインイネーブル信号ＮＷＥｉに応答して多数本のワードラインＷＬ０〜ＷＬｎを制御する。すなわち、ノーマルワードラインイネーブル信号ＮＷＥｉがイネーブルされると多数本のワードラインＷＬ０〜ＷＬｎが活性化される。
【００２４】
前述のように、本発明によると、バーンイン制御部１１１を具備することによりノーマルワードラインイネーブル信号発生部の駆動能力が向上する。従って、メインローデコーダに具備されてプリデコーディング信号をデコーディングするＮＭＯＳトランジスタの寸法が小さくなった場合であっても、半導体メモリ装置１０１のウェーハバーンイン中にワードラインＷＬ０〜ＷＬｎが十分活性化できる。
【００２５】
図面及び明細書には最適な実施形態が開示されている。ここで、特定の用語が使用されたが、これは単に本発明を説明するための目的で使用されたものであり、意味限定や特許請求の範囲に記載された本発明の範囲を制限するために使用されたものではない。よって、本技術分野の通常の知識を有した者なら、これより様々な変形及び均等な他の実施形態が可能なことは理解できる筈である。よって、本発明の真の技術的保護範囲は特許請求の範囲の技術的な思想によって定まるべきである。
【図面の簡単な説明】
【図１】本発明の好適な実施形態による半導体メモリ装置のブロック図である。
【図２】図１に示されたローデコーディングブロックの回路図である。
【図３】図１に示されたバーンイン制御部の回路図である。
【符号の説明】
１０１    半導体メモリ装置
１１１    バーンイン制御部
１２１    ローデコーディングブロック
１３１    ワードライン駆動ブロック
１４１    メモリセルアレイ
ＷＬ０〜ＷＬｎ    ワードライン
１５１    メタルライン
【図１】
0003693553.tif 000002
【図２】
0003693553.tif 000003
【図３】
0003693553.tif 000004