(57)【特許請求の範囲】
【請求項１】
ダブルポリシリコンエミツタベースセルフアラインバイポーラトランジスタの製造方法において、
第二導電型の基板にコレクタ形成用拡散のための第一導電型半導体層をなす第一導電型埋込み層を形成する工程と、
前記第一導電型埋込み層を形成した基板上の全面に第一導電型のエピタキシャル層を形成する工程と、
コレクタ取り出しプラグを形成する工程と、
前記第一導電型埋込み層及び前記第一導電型のエピタキシャル層上に薄い酸化膜をＣＶＤし、第一の開口部であるトランジスタの活性領域を形成する部分の窓明けを行う工程と、
前記窓明けを行った薄い酸化膜の全面にグラフトベース電極となる第一の導電膜であるポリシリコンを形成する工程と、
前記ポリシリコンに第二導電型不純物のイオン注入を行う工程と、
前記第一の導電膜であるポリシリコンを、グラフトベースの引き出し電極形成のために必要とする部分を残してパターニングする工程と、
その後第一の絶縁膜である酸化膜を全面に形成する工程と、
前記第一の絶縁膜と前記第一の導電膜とからなる積層膜に第二の開口部であるエミッタ用活性領域形成用窓開けを行う工程と、
前記第二の開口部内にベース構成用の第二導電型の第二の不純物領域をイオン注入により形成する工程と、
アニールによる前記第一の導電膜からの第一導電型の不純物拡散によりグラフトベースを形成する工程と、
前記第二の開口部側壁に第二の絶縁膜をサイドウォール状に形成することにより開口幅を狭めた第三の開口部を形成する工程と、
その後エミッタ拡散源となる第二の導電膜であるポリシリコンを形成し、第一導電型不純物のイオン注入を行う工程と、
前記第二の導電膜であるポリシリコンからの不純物拡散により前記第二導電型の第二の不純物領域内に第一導電型のエミッタ拡散領域を形成する工程と、
前記第二の導電膜の少なくとも前記サイドウォール状の第二の絶縁膜及び前記第三の開口部をカバーする領域を残して除去することによりエミッタ電極を構成するとともに、この際前記エミッタ電極を構成する前記第二の導電膜のパターンエッジを加工して、前記第二の導電膜のエッジを正テーパー状に加工する工程と、
その後前記コレクタ取り出しプラグに至る前記コレクタの電極窓及び前記第一の導電膜に至る前記ベースの電極窓を前記第一の絶縁膜に形成する工程と、
前記エミッタ電極を構成する前記第二の導電膜上を覆い、また、前記ベースの電極窓とコレクタの電極窓上のそれぞれを覆うように、バリアメタル及び金属配線材料の積層膜を形成することにより、エミッタ部において前記第二の導電膜と、前記バリアメタルと、前記金属配線材料とは順次接触した積層構成をなしている構造とする工程と、
その後前記エミッタ部における前記第二の導電膜上の前記バリアメタル及び金属配線材料をRIE加工によりパターニングし、その際前記エミッタ部における前記第二の導電膜も同時にRIE加工によりパターニングすることにより、前記第二の導電膜の配線のために引き出す部分以外は前記バリアメタル及び金属配線材料と同様にRIE加工によりパターニングされ、前記第二の導電膜の配線のために引き出す部分は正テーパー状をなす構造にする工程
とを備えることを特徴とするダブルポリシリコンエミツタベースセルフアラインバイポーラトランジスタの製造方法。
【請求項２】
請求項１に記載されたダブルポリシリコンエミツタベースセルフアラインバイポーラトランジスタの製造方法により製造されたことを特徴とするダブルポリシリコンエミツタベースセルフアラインバイポーラトランジスタ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイポーラトランジスタの製造方法及び該製造方法により製造されたバイポーラトランジスタに関する。本発明は、導電膜からの不純物拡散によってエミッタを形成するバイポーラトランジスタのエミッタ−ベース接合歩留りと、その導電膜上のメタル配線のカバレッジを改善したバイポーラトランジスタの製造方法、及び該製造方法により製造されたバイポーラトランジスタとして、好適に利用することができる。
【０００２】
【従来の技術】
バイポーラトランジスタのエミッタは、ウォッシュトエミッタ対応や浅い接合形成が可能なこと、界面の自然酸化膜（Ｎａｔｉｖｅ  ｏｘｉｄｅ）の存在によりｈFEを大きくできること等から、一般にポリシリコンからの拡散により形成している。
【０００３】
【発明が解決しようとする課題】
一般的な高速バイポーラトランジスタとして、図２４に示すようなダブルポリシリコンエミッタベースセルフアライン構造が採用されている。図示したように、エミッタのポリシリコンＥｍＰｏｌｙＳｉはその上のバリアメタル及びＡｌの積層電極よりも大きくし、積層電極の加工時に同時に加工する方法が取られている。エミッタポリシリコンのマスク上のトレランスが大きく取れるからである。
【０００４】
エミッタポリシリコンはメタル形成前に、プラズマエッチングやＲＩＥによりあらかじめ積層電極より大きめに加工されている。エミッタポリシリコン用のポリシリコン膜Ａのエッジ部分の断面形状は、図２５に示すように一般にはほぼ垂直になるが、下地の段差形状や加工時のオーバーエッチング量によっては、図２６に示すポリシリコン膜Ａ′のように逆テーパー状になる場合がある。その場合、その上にバリアメタル／Ａｌ積層膜をスパッタにより形成すると、図２７に示すように、段差部におけるバリアメタルＢのカバレッジ不良（１）、バリアメタルＢ上のＡｌ膜Ｃのカバレッジ不良（２）、Ａｌ中へのボイドＶの生成（３）、それらが原因となったストレスマイグレーションやエレクトロマイグレーションの発生や、図３０に示すようなエミッタポリシリコンＡ2 へのＡｌの侵入Ｄによるエミッタ−ベース接合不良（４）等が発生する恐れがあった。本発明は、上記したような問題点を解決して、エミッタポリシリコンの段差部でのバリアメタル及びＡｌ等の金属配線材料のカバレッジ不良、断切れ、エレクトロマイグレーション、ストレスマイグレーションやバリアメタルの破れによるＡｌの侵入等を防ぐことができ、高歩留りを実現できるバイポーラトランジスタを提供することを目的とし、また、かかる構造を有する半導体装置の製造方法を提供することを目的としている。
【０００５】
【課題を解決するための手段】
請求項１の発明は、
ダブルポリシリコンエミツタベースセルフアラインバイポーラトランジスタの製造方法において、
第二導電型の基板にコレクタ形成用拡散のための第一導電型半導体層をなす第一導電型埋込み層を形成する工程と、
前記第一導電型埋込み層を形成した基板上の全面に第一導電型のエピタキシャル層を形成する工程と、
コレクタ取り出しプラグを形成する工程と、
前記第一導電型埋込み層及び前記第一導電型のエピタキシャル層上に薄い酸化膜をＣＶＤし、第一の開口部であるトランジスタの活性領域を形成する部分の窓明けを行う工程と、
前記窓明けを行った薄い酸化膜の全面にグラフトベース電極となる第一の導電膜であるポリシリコンを形成する工程と、
前記ポリシリコンに第二導電型不純物のイオン注入を行う工程と、
前記第一の導電膜であるポリシリコンを、グラフトベースの引き出し電極形成のために必要とする部分を残してパターニングする工程と、
その後第一の絶縁膜である酸化膜を全面に形成する工程と、
前記第一の絶縁膜と前記第一の導電膜とからなる積層膜に第二の開口部であるエミッタ用活性領域形成用窓開けを行う工程と、
前記第二の開口部内にベース構成用の第二導電型の第二の不純物領域をイオン注入により形成する工程と、
アニールによる前記第一の導電膜からの第一導電型の不純物拡散によりグラフトベースを形成する工程と、
前記第二の開口部側壁に第二の絶縁膜をサイドウォール状に形成することにより開口幅を狭めた第三の開口部を形成する工程と、
その後エミッタ拡散源となる第二の導電膜であるポリシリコンを形成し、第一導電型不純物のイオン注入を行う工程と、
前記第二の導電膜であるポリシリコンからの不純物拡散により前記第二導電型の第二の不純物領域内に第一導電型のエミッタ拡散領域を形成する工程と、
前記第二の導電膜の少なくとも前記サイドウォール状の第二の絶縁膜及び前記第三の開口部をカバーする領域を残して除去することによりエミッタ電極を構成するとともに、この際前記エミッタ電極を構成する前記第二の導電膜のパターンエッジを加工して、前記第二の導電膜のエッジを正テーパー状に加工する工程と、
その後前記コレクタ取り出しプラグに至る前記コレクタの電極窓及び前記第一の導電膜に至る前記ベースの電極窓を前記第一の絶縁膜に形成する工程と、
前記エミッタ電極を構成する前記第二の導電膜上を覆い、また、前記ベースの電極窓とコレクタの電極窓上のそれぞれを覆うように、バリアメタル及び金属配線材料の積層膜を形成することにより、エミッタ部において前記第二の導電膜と、前記バリアメタルと、前記金属配線材料とは順次接触した積層構成をなしている構造とする工程と、
その後前記エミッタ部における前記第二の導電膜上の前記バリアメタル及び金属配線材料をRIE加工によりパターニングし、その際前記エミッタ部における前記第二の導電膜も同時にRIE加工によりパターニングすることにより、前記第二の導電膜の配線のために引き出す部分以外は前記バリアメタル及び金属配線材料と同様にRIE加工によりパターニングされ、前記第二の導電膜の配線のために引き出す部分は正テーパー状をなす構造にする工程
とを備えることを特徴とするダブルポリシリコンエミツタベースセルフアラインバイポーラトランジスタの製造方法
であって、これにより上記目的を達成するものである。
【０００６】
請求項２の発明は、
請求項１に記載されたダブルポリシリコンエミツタベースセルフアラインバイポーラトランジスタの製造方法により製造されたことを特徴とするダブルポリシリコンエミツタベースセルフアラインバイポーラトランジスタ
であって、これにより上記目的を達成するものである。
【００１９】
【作用】
本発明によれば、エミッタ用導電膜（ポリサイドあるいはポリシリコン膜等）のパターンエッジを正テーパー状に形成したので、本発明によるバイポーラトランジスタ及び半導体装置の製造方法では、バリアメタル／配線（Ａｌ等）積層膜の段差部におけるバリアメタルのカバレッジ不良、また配線（Ａｌ等）膜のカバレッジ不良が防止され、配線（Ａｌ等）中へのボイドの発生、更にそれらが原因となったストレスマイグレーションやエレクトロマイグレーションの発生やエミッタポリシリコンへの配線（Ａｌ等）の侵入によるエミッタ−ベース接合不良等の発生を低減することが可能となった。
【００２０】
【実施例】
以下本発明の実施例について説明する。但し当然のことではあるが、本発明は実施例により限定されるものではない。
【００２１】
実施例１
本発明の実施例を、図１（最終構造）及び図２ないし図２３に示すダブルポリシリコンエミッタベースセルフアラインバイポーラトランジスタの工程フローに従って説明する。本実施例のバイポーラトランジスタは、図１に示すように、第一導電型半導体基板１のコレクタ上に第二導電型不純物領域のベースＢが形成され、該第二導電型不純物領域内に第一導電膜からの第一導電型不純物が拡散されてエミッタＥが形成され、コレクタ、ベースＢ、エミッタＥの各電極にバリアメタル及び金属２６が形成されたバイポーラトランジスタにおいて、少なくとも第一導電膜１８のエッジがエミッタ上のバリアメタル及び金属２６よりはみ出すように、特にテーパー状に（図２３参照）形成されたものである。
【００２２】
次に本実施例における製造プロセスを説明する。
図２を参照する。Ｐ型基板１にコレクタ形成用拡散の拡散マスクとするための酸化膜２を３００〜５００ｎｍ形成する。
次に、符号３で示すように窓開けを行い、酸化膜２をエッチングする。
このコレクタ窓開け３された酸化膜２をマスクとして、Ｎ+ 埋込み層４を約１２００℃のＳｂの気相拡散にて形成する。この時ρｓは、例えば２０〜４０Ω／□、Ｘｊは１〜２μｍ程度にする。
【００２３】
次に図３を参照する。酸化膜２を全てエッチングし、Ｎ型のエピタキシャル層５を形成する。この時ρは、例えば０．３〜２Ωｃｍ、厚さは１〜１．５μｍ程度にする。
【００２４】
次に図４を参照する。ＬＯＣＯＳのバッファー酸化膜６を酸化にて約２０〜４０ｎｍ形成し、その上にＬＯＣＯＳのマスクとなるＳｉ3 Ｎ4 膜７を約５０〜１００ｎｍの膜厚になるよう減圧ＣＶＤにて形成する。
【００２５】
次に図５を参照する。ＬＯＣＯＳ窓開け８を行い、フォトレジストＰＲ１を用いて、Ｓｉ3 Ｎ4 膜７、酸化膜６及びＮ−Ｅｐｉ層５の一部をＲＩＥする。Ｓｉのエッチング量は３００〜６００ｎｍ程度である。
【００２６】
次に図６を参照する。９５０〜１１００℃でＬＯＣＯＳ酸化を約６００〜１２００ｎｍ行ってＬＯＣＯＳ領域９を形成し、熱リン酸にて酸化マスクのＳｉ3 Ｎ4 膜７をエッチング除去する。
【００２７】
図７を参照する。フォトレジストＰＲ２を用い、コレクタ取り出しプラグ形成のための窓開け１０を行い、Ｐｈｏｓ+ を５０〜１００ＫｅＶで１Ｅ１５〜１Ｅ１６ｃｍ-2でのイオン注入１０ａを行う。
【００２８】
図８を参照する。酸化膜１１を３００ｎｍ程ＣＶＤし、約１０００〜１１００℃で３０〜６０分のアニールを行う。ＬＯＣＯＳバーズヘッド平滑化のための、平滑化レジスト１２を塗布する。
【００２９】
次に図９を参照する。レジスト／酸化膜の選択比が約１〜２で、バーズヘッド部が平坦になる条件を選んで、ＲＩＥする。ＬＯＣＯＳ領域９以外の酸化膜をウェットエッチングにて除去する。
【００３０】
次に図１０を参照する。９００℃の酸化で、１０〜３０ｎｍの薄い酸化膜１３（ＳｉＯ2 ）を形成する。フォトレジストＰＲ３を用い、アイソレーション形成用Ｐ+ イオン注入用窓１４を開け、Ｂｏｒｏｎ+ を約３００〜５００ＫｅＶで１Ｅ１３〜１Ｅ１４ｃｍ-2イオン注入１４ａする。
【００３１】
次に図１１を参照する。５０〜２００ｎｍの薄い酸化膜１５（ＳｉＯ２）をＣＶＤし、フォトレジストＰＲ４を用い、トランジスタの活性領域を形成する部分を窓開け１６し、酸化膜１３及び１５をＲＩＥする。
【００３２】
次に図１２を参照する。ベース電極となる１００〜３００ｎｍのポリシリコン１７をＣＶＤし、ＢＦ２■＋を３０〜７０ＫｅＶで１Ｅ１５のオーダーでのイオン注入１７ｂを行う。このポリシリコン１７を抵抗とも併用する場合は、高抵抗は低ドーズ、低抵抗は高ドーズと、イオン注入の打ち分けを行う。
【００３３】
次に図１３を参照する。フォトレジストＰＲ５を用い、ポリシリコン１７の窓開け１７ａを行い、必要部分以外のポリシリコン１７をＲＩＥする。
【００３４】
次に図１４を参照する。酸化膜１８を３００〜５００ｎｍＣＶＤし、フォトレジストＰＲ６を用いてエミッタを形成する活性領域を窓開け１９し、酸化膜１８とポリシリコン１７をＲＩＥする。
【００３５】
次に図１５を参照する。９００℃にて１０〜３０ｎｍ酸化し、活性領域形成用窓１９を利用してベースイオン注入１９ａを行う。条件は、例えばＢＦ2 + ３０〜１００ＫｅＶ、１Ｅ１３〜１Ｅ１４ｃｍ-2のオーダーが良い。これで図１５のＰ領域を形成する。
【００３６】
次に図１６を参照する。サイドウォールを形成するための酸化膜２０（ＳｉＯ2 ）を約３００〜８００ｎｍＣＶＤにて形成する。ベースのアニールを、８５０〜９５０℃で３０〜６０分行う。
【００３７】
次に図１７を参照する。ＲＩＥを行い、酸化膜のサイドウォール２１を形成する。
【００３８】
次に図１８を参照する。エミッタ形成用ポリシリコン２２を５０〜２００ｎｍＣＶＤし、エミッタ形成用イオン注入２２ａを行う。条件は、例えばＡｓ+ を３０〜１００ＫｅＶ、１Ｅ１５〜１Ｅ１６のオーダーで行う。
【００３９】
次に図１９を参照する。酸化膜２３を約３００ｎｍＣＶＤし、エミッタアニールを９００〜１１００℃で５秒から３０分行う。
【００４０】
次に図２０を参照する。フォトレジストPR７を用い、ウェットエッチングにて酸化膜２３（図１９参照）をエッチングし、エミッタのみにポリシリコンを残すための窓開け２４を行う。この時、残すポリシリコン２２の大きさは、図２２に示すエミッタ部の第1層Ａｌ（アルミニウム電極）２６よりも大きくなるようにする。ポリシリコン２２はエッチングにより、正テーパーになるようにする（拡大図である図２３参照）。そのことにより、エミッタ部より第1層Ａｌ電極を引き出したとしても、ポリシリコン２２の段差部で、バリアメタル、Ａｌの断切れやエレクトロマイグレーション等が起こることは無くなる。
【００４１】
次に図２１を参照する。フォトレジストＰＲ８を用い、ベース及びコレクタの取り出しのための窓開け２５し、ＲＩＥする。
【００４２】
次に図２２を参照する。バリアメタル及びＡｌ２６をスパッタで形成し、フォトレジストＰＲ９を用いてＡｌ窓開け２７を行う。バリアメタル及びＡｌをＲＩＥする。この時、図のようにＡｌパターンよりはみ出したポリシリコンも同時にエッチングするようにすると、バリアメタル及びＡｌから見ると、ポリシリコンの段差部は配線のために引き出した部分（図示せず）のみになる。
【００４３】
シンターを行い、以降は多層配線の工程とし、図１の構造を得る。
【００４４】
本実施例によれば、エミッタポリシリコンの段差部でのバリアメタル及びＡｌのカバレッジ不良、断切れ、エレクトロマイグレーション、ストレスマイグレーションやバリアメタルの破れによるＡＬの侵入等を防ぐことができ、高歩留りが実現できる。
【００４５】
【発明の効果】
上述の如く、本発明によれば、エミッタポリシリコンの段差部でのバリアメタル及びＡｌ等の金属配線材料のカバレッジ不良、断切れ、エレクトロマイグレーション、ストレスマイグレーションやバリアメタルの破れによるＡｌの侵入等を防ぐことができ、高歩留りを実現できるバイポーラトランジスタを提供することができ、また、かかる構造を有する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【図１】実施例１のバイポーラトランジスタを示す断面図である。
【図２】実施例１の工程を示す（１）。
【図３】実施例１の工程を示す（２）。
【図４】実施例１の工程を示す（３）。
【図５】実施例１の工程を示す（４）。
【図６】実施例１の工程を示す（５）。
【図７】実施例１の工程を示す（６）。
【図８】実施例１の工程を示す（７）。
【図９】実施例１の工程を示す（８）。
【図１０】実施例１の工程を示す（９）。
【図１１】実施例１の工程を示す（１０）。
【図１２】実施例１の工程を示す（１１）。
【図１３】実施例１の工程を示す（１２）。
【図１４】実施例１の工程を示す（１３）。
【図１５】実施例１の工程を示す（１４）。
【図１６】実施例１の工程を示す（１５）。
【図１７】実施例１の工程を示す（１６）。
【図１８】実施例１の工程を示す（１７）。
【図１９】実施例１の工程を示す（１８）。
【図２０】実施例１の工程を示す（１９）。
【図２１】実施例１の工程を示す（２０）。
【図２２】実施例１の工程を示す（２１）。
【図２３】図２０の部分拡大図である。
【図２４】従来技術、及びその問題点を示す図である。
【図２５】従来技術、及びその問題点を示す図である。
【図２６】従来技術、及びその問題点を示す図である。
【図２７】従来技術、及びその問題点を示す図である。
【図２８】従来技術、及びその問題点を示す図である。
【図２９】従来技術、及びその問題点を示す図である。
【図３０】従来技術、及びその問題点を示す図である。
【符号の説明】
１    基板
Ｂ    ベース
Ｅ    エミッタ
１８    第１導電膜（エミッタ形成用ポリシリコン）
２６    バリアメタル及び金属
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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