(57)【特許請求の範囲】
【請求項１】
行及び列列デコーダに提供されるアドレス信号に応答してアクセスされる多数のメモリセルを含んだメモリセルアレイを有する半導体メモリ装置において、
メモリセルアレイの列とデータ入出力ピンとの間に設けられ、読出及び書込の制御信号に応答して、メモリセルアレイから提供されたデータをデータ入出力ピンに伝送し、またバーンインテストでデータ入出力ピンから提供されるテスト用データをメモリセルアレイに伝送するＩ／Ｏ制御回路と、Ｉ／Ｏ制御回路に提供する書込エネーブル信号に伴って書込バーンイン信号を発生する読出／書込制御回路と、Ｉ／Ｏ制御回路からテスト用データ及び読出／書込制御回路書込バーンイン信号を受け、これらに基づいて行及び列デコーダにバーンイン信号を供給することによりパッケージ後のバーンインテストを可能とするバーンイン制御回路と、を備え、
該バーンイン制御回路は、Ｉ／Ｏ制御回路を通じて供給されるテスト用データを受けてこれに応じた出力信号を、読出／書込制御信号の書込バーンイン信号に応答して出力する入力スイッチング部と、入力スイッチング部の出力信号に応じて切断可能とされたヒューズをもち、該ヒューズの切断によりバーンイン信号を発生するバーンイン制御部とからなることを特徴とする半導体メモリ装置。
【請求項２】
バーンイン制御回路はバーンイン信号をすべての行及び列デコーダに供給するようにされ、バーンインテストでメモリセルアレイのすべてのメモリセルのバーンインテストが同時に行われるようになっている請求項１記載の半導体メモリ装置。
【請求項３】
多数のメモリセルを行と列方向に配列したメモリセルアレイと、メモリセルアレイの行を選択する行デコーダと、メモリセルアレイの列を選択する列デコーダと、データ入出力ピンとメモリセルアレイの列との間に設けられ、データ入出力ピンを通じて入出力されるデータの伝送を行うＩ／Ｏ制御回路と、メモリセルアレイに対するデータ入出力を制御するための読出及び書込の制御信号をＩ／Ｏ制御回路に供給する読出／書込制御回路と、を備えた半導体メモリ装置において、
Ｉ／Ｏ制御回路を通じて供給されるデータを受けてこれに応じたバーンインモードエネーブル信号を、読出／書込制御回路から書込エネーブル信号を基に提供される書込バーンイン信号に応答して出力するバーンインモードエネーブル部と、Ｉ／Ｏ制御回路を通じて供給されるデータを受けてこれに応じたノーマルモードエネーブル信号を、書込バーンイン信号に応答して出力するノーマルモードエネーブル部と、バーンインモードエネーブル信号に応じて切断される第１ヒューズをもち、この第１ヒューズの切断によりバーンイン信号を発生して行デコーダ及び列デコーダに供給するバーンイン信号発生部と、ノーマルモードエネーブル信号に応じて切断される第２ヒューズをもち、この第２ヒューズの状態に応じてバーンイン制御信号を発生してバーンインモードエネーブル部及びノーマルモードエネーブル部に供給するバーンイン制御信号発生部と、を備えることを特徴とする半導体メモリ装置。
【請求項４】
バーンイン信号発生部はバーンイン信号をすべての行デコーダ及び列デコーダに供給するようにされ、バーンインテストでメモリセルアレイのすべてのメモリセルのバーンインテストが同時に行われるようになっている請求項３記載の半導体メモリ装置。
【請求項５】
第１ヒューズがバーンインモードエネーブル信号により切断されるときにバーンインテストが行われ、第２ヒューズがノーマルエネーブル信号により切断されるときにノーマルモードに進行するようになっている請求項３記載の半導体メモリ装置。
【請求項６】
第１ヒューズ及び第２ヒューズが切断されないときもノーマルモードに進行する請求項５記載の半導体メモリ装置。
【請求項７】
バーンインモードエネーブル部は、入力されるデータのうちのいずれかを入力とする第１ＮＯＲゲートと、残りのデータを入力とする第２ＮＯＲゲートと、書込バーンイン信号及び第１、第２ＮＯＲゲートの各出力信号を入力とする第１ＮＡＮＤゲートと、第１ＮＡＮＤゲートの出力信号を反転する第１インバータと、バーンイン制御信号及び第１インバータの出力信号を入力とする第２ＮＡＮＤゲートと、第２ＮＡＮＤゲートの出力信号を反転する第２インバータと、第２インバータの出力信号を遅延させる遅延回路と、第２インバータの出力信号及び遅延回路の出力信号を入力とする第３ＮＡＮＤゲートと、第３ＮＡＮＤゲートの出力信号を反転してバーンインモードエネーブル信号として出力する第３インバータと、から構成される請求項３記載の半導体メモリ装置。
【請求項８】
ノーマルモードエネーブル部は、入力されるデータのうちのいずれかを入力とする第１ＮＯＲゲートと、残りのデータを入力とする第２ＮＯＲゲートと、書込バーンイン信号及び第１、第２ＮＯＲゲートの各出力信号を入力とする第１ＮＡＮＤゲートと、第１ＮＡＮＤゲートの出力信号を反転する第１インバータと、バーンイン制御信号及び第１インバータの出力信号を入力とする第２ＮＡＮＤゲートと、第２ＮＡＮＤゲートの出力信号を反転する第２インバータと、第２インバータの出力信号を遅延させる遅延回路と、第２インバータの出力信号及び遅延回路の出力信号を入力とする第３ＮＡＮＤゲートと、第３ＮＡＮＤゲートの出力信号を反転してノーマルモードエネーブル信号として出力する第３インバータと、から構成される請求項３記載の半導体メモリ装置。
【請求項９】
バーンイン信号発生部は、電源電圧端と第１接続ノードとの間に設けられた第１ヒューズと、第１接続ノードと接地電源端との間にチャネルが接続され、ゲート端子にバーンインモードエネーブル信号を受ける第１トランジスタと、第１接続ノードの信号を反転する第１インバータと、第１接続ノードと接地電圧端との間にチャネルが接続され、ゲート端子に第１インバータの出力信号を受ける第２トランジスタと、第１インバータの出力信号を反転する第２インバータと、第２インバータの出力信号を１つの入力とするＮＯＲゲートと、該ＮＯＲゲートの出力信号を反転してバーンイン信号として出力する第３インバータと、から構成される請求項３記載の半導体メモリ装置。
【請求項１０】
バーンイン制御信号発生部は、電源電圧端と第２接続ノードとの間に設けられた第２ヒューズと、第２接続ノードと接地電源端との間にチャネルが接続され、ゲート端子にノーマルモードエネーブル信号を受ける第３トランジスタと、第２接続ノードの信号を反転してバーンイン制御部のＮＯＲゲートのもう１つの入力として出力する第４インバータと、第２接続ノードと接地電圧端との間にチャネルが接続され、ゲート端子に第４インバータの出力信号を受ける第４トランジスタと、第４インバータの出力信号及びバーンイン信号発生部の第１インバータの出力信号を入力とするＮＡＮＤゲートと、該ＮＡＮＤゲートの出力信号を受けてバーンイン制御信号として出力する２つのインバータと、から構成される請求項９記載の半導体メモリ装置。
【請求項１１】
多数のメモリセルを行と列方向に配列したメモリセルアレイと、メモリセルアレイの行を選択する行デコーダと、メモリセルアレイの列を選択する列デコーダと、データ入出力ピンとメモリセルアレイの列との間に設けられ、データ入出力ピンを通じて入出力されるデータの伝送を行うＩ／Ｏ制御回路と、メモリセルアレイに対するデータ入出力を制御するための読出及び書込の制御信号をＩ／Ｏ制御回路に供給する読出／書込制御回路と、を備えた半導体メモリ装置において、
Ｉ／Ｏ制御回路を通じて供給されるデータを受けてこれに応じた出力信号を、読出／書込制御回路の出力信号に応じて出力する入力スイッチング部と、入力スイッチング部の出力信号に応じて切断されるヒューズをもち、ヒューズ状態に応じてバーンインを制御する信号を発生するバーンイン制御部と、を有してなるバーンイン制御回路、及び、第１パッドと第２パッドとの間に電流経路を形成する第１ダイオード群及びその電流経路をバーンイン制御回路から提供される信号に応じて開閉する第１スイッチと、第１パッドと第３パッドとの間に電流経路を形成する第２ダイオード群及びその電流経路をバーンイン制御回路から提供される信号に応じて開閉する第２スイッチと、からなり、各パッド間の漏洩電流によりバーンインモードを判別するモード判別回路を備えることを特徴とする半導体メモリ装置。
【請求項１２】
バーンイン制御回路はバーンインを制御する信号をすべての行デコーダ及び列デコーダに供給するようにされ、バーンインテストでメモリセルアレイのすべてのメモリセルのバーンインテストが同時に行われるようになっている請求項１１記載の半導体メモリ装置。
【請求項１３】
入力スイッチング部は、Ｉ／Ｏ制御回路を通じて供給されるデータを受けてこれに応じたバーンインモードエネーブル信号を、読出／書込制御回路の出力信号に応答して出力するバーンインモードエネーブル部と、Ｉ／Ｏ制御回路を通じて供給されるデータを受けてこれに応じたノーマルモードエネーブル信号を、読出／書込制御回路の出力信号に応答して出力するノーマルモードエネーブル部と、から構成される請求項１１記載の半導体メモリ装置。
【請求項１４】
バーンイン制御部は、バーンインモードエネーブル信号に応じて切断される第１ヒューズをもち、この第１ヒューズの切断によりバーンイン信号を発生して行デコーダ及び列デコーダに供給するバーンイン信号発生部と、ノーマルモードエネーブル信号に応じて切断される第２ヒューズをもち、この第２ヒューズの状態に応じてバーンイン制御信号を発生してバーンインモードエネーブル部及びノーマルモードエネーブル部に供給するバーンイン制御信号発生部と、から構成される請求項１３記載の半導体メモリ装置。
【請求項１５】
第１ダイオード群及び第２ダイオード群を、直列接続した多数のＮＭＯＳトランジスタで構成した請求項１１記載の半導体メモリ装置。
【請求項１６】
多数のメモリセルを行と列方向に配列したメモリセルアレイと、メモリセルアレイの行を選択する行デコーダと、メモリセルアレイの列を選択する列デコーダと、データ入出力ピンとメモリセルアレイの列との間に設けられ、データ入出力ピンを通じて入出力されるデータの伝送を行うＩ／Ｏ制御回路と、メモリセルアレイに対するデータの入出力を制御するための読出及び書込の制御信号をＩ／Ｏ制御回路に供給する読出／書込制御回路と、を有する半導体メモリ装置のバーンインテスト方法において、
Ｉ／Ｏ制御回路を通じて供給されるデータをバーンインモードエネーブル部で受け、これに応じてバーンインモードエネーブル信号を発生し、そして読出／書込制御回路の出力信号に応答して出力する第１過程と、Ｉ／Ｏ制御回路を通じて供給されるデータをノーマルモードエネーブル部で受け、これに応じてノーマルモードエネーブル信号を発生し、そして読出／書込制御回路の出力信号に応答して出力する第２過程と、バーンイン信号発生部に設けた第１ヒューズをバーンインモードエネーブル信号に応じて切断することでバーンイン信号を発生し、行デコーダ及び列デコーダに供給する第３過程と、バーンイン制御信号発生部に設けた第２ヒューズをノーマルモードエネーブル信号に応じて切断することでバーンイン制御信号を発生し、バーンインモードエネーブル部及びノーマルモードエネーブル部に供給する第４過程と、を含み、パッケージ後にバーンインテストを遂行するようにしたことを特徴とするバーンインテスト方法。
【請求項１７】
バーンイン信号発生部で発生したバーンイン信号をすべての行デコーダ及び列デコーダに供給してすべてのメモリセルのバーンインテストを同時に行うようにした請求項１６記載のバーンインテスト方法。
【請求項１８】
バーンインモードエネーブル信号に応じて第１ヒューズを切断することでバーンインテストを行い、ノーマルモードエネーブル信号に応じて第２ヒューズを切断することでノーマルモードを行うようにした請求項１６記載のバーンインテスト方法。
【請求項１９】
第１ヒューズ及び第２ヒューズを切断しないときにもノーマルモードを行うようにした請求項１８記載のバーンインテスト方法。
【請求項２０】
多数のメモリセルを行と列方向に配列したメモリセルアレイと、メモリセルアレイの行を選択する行デコーダと、メモリセルアレイの列を選択する列デコーダと、データ入出力ピンとメモリセルアレイの列との間に設けられ、データ入出力ピンを通じて入出力されるデータの伝送を行うＩ／Ｏ制御回路と、メモリセルアレイに対するデータ入出力を制御するための読出及び書込の制御信号をＩ／Ｏ制御回路に供給する読出／書込制御回路と、を有する半導体メモリ装置のバーンインテスト方法において、
Ｉ／Ｏ制御回路を通じて供給されるデータをバーンインモードエネーブル部で受け、これに応じてバーンインモードエネーブル信号を発生し、そして読出／書込制御回路の出力信号に応答して出力する第１過程と、Ｉ／Ｏ制御回路を通じて供給されるデータをノーマルモードエネーブル部で受け、これに応じてノーマルモードエネーブル信号を発生し、そして読出／書込制御回路の出力信号に応答して出力する第２過程と、バーンイン信号発生部に設けた第１ヒューズをバーンインモードエネーブル信号に応じて切断することでバーンイン信号を発生し、行デコーダ及び列デコーダに供給する第３過程と、バーンイン制御信号発生部に設けた第２ヒューズをノーマルモードエネーブル信号に応じて切断することでバーンイン制御信号を発生し、バーンインモードエネーブル部及びノーマルモードエネーブル部に供給する第４過程と、第１パッドと第２パッドとの間に、第１ダイオード群及びバーンイン信号発生部の制御を受けるスイッチにより電流経路を形成し、さらに、第１パッドと第３パッドとの間に、第２ダイオード群及びバーンイン信号発生部の制御を受けるスイッチにより電流経路を形成し、そして各パッド間に電圧を加えて漏洩電流の発生を検査してバーンインモードを判別する第５過程と、含んでなることを特徴とするバーンインテスト方法。
【請求項２１】
バーンイン信号発生部で発生したバーンイン信号をすべての行デコーダ及び列デコーダに供給してすべてのメモリセルのバーンインテストを同時に行うようにした請求項２０記載のバーンインテスト方法。
【請求項２２】
バーンインモードエネーブル信号に応じて第１ヒューズを切断することでバーンインテストを行い、ノーマルモードエネーブル信号に応じて第２ヒューズを切断することでノーマルモードを行うようにした請求項２０記載のバーンインテスト方法。
【請求項２３】
第１ヒューズ及び第２ヒューズを切断しないときにもノーマルモードを行うようにした請求項２２記載のバーンインテスト方法。
【請求項２４】
パッケージ後のバーンインテストを可能とするための半導体メモリ装置のバーンイン制御回路であって、
入力データがテスト用であるかどうかを判別してテスト用であった場合に、書込エネーブル信号に伴って発生される書込バーンイン信号に応答してバーンインテストモードエネーブル信号を発生するバーンインテストモードエネーブル部と、入力データがテスト用であるかどうかを判別してテスト用でなかった場合に、書込バーンイン信号に応答してノーマルモードエネーブル信号を発生するノーマルモードエネーブル部と、からなる入力スイッチング部、及び、バーンインテストモードエネーブル信号の発生により切断されるヒューズをもち、該ヒューズが切断されたときにバーンイン信号を発生して行及び列デコーダへ供給しアドレス信号の入力を無視させるバーンイン信号発生部と、ノーマルモードエネーブル信号の発生により切断されるヒューズをもち、該ヒューズが切断されたときにバーンイン信号の発生を抑止すると共にバーンイン制御信号を発生して入力スイッチング部に供給し入力スイッチング部の動作を抑止するバーンイン制御信号発生部と、からなるバーンイン制御部を備えてなることを特徴とするバーンイン制御回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置に関し、特に、ＳＲＡＭにおける信頼性テストのためのバーンイン（Burn−in）テスト方法とそのための回路に関する。
【０００２】
【従来の技術】
ＤＲＡＭやＳＲＡＭ等の半導体メモリ装置の場合、後工程前又はその後に、内部回路の信頼性をテストするバーンインテストが実施される。このバーンインテストは、形成されたメモリセルの不良検出や耐性試験を行うもので、各メモリセルに外部供給電源、あるいはそれ以上の高電圧を長時間印加することにより実行される。バーンインテストを行う各製造元では、メモリのコストダウン等の面から、より効率的にバーンインテストを実施するための改良を積み重ねている。
【０００３】
バーンインテストは、ＤＲＡＭとＳＲＡＭとでバーンイン方法が異なる。これは、ＤＲＡＭのメモリセル構造とＳＲＡＭのメモリセル構造とが異なることに起因している。すなわち、ＤＲＡＭのメモリセルは、１つのストレージキャパシタと１つのアクセストランジスタとから構成されるのに対し、ＳＲＡＭのメモリセルは、６個のトランジスタ、あるいは２個の抵抗及び４個のトランジスタから構成される。したがって、ＤＲＡＭの場合は、データの放電現像が発生するので一定間隔でリフレッシュが必要となる。ところがＳＲＡＭの場合は、メモリセルがラッチ形態の構造を有するのでリフレッシュは必要ない。その結果、ＤＲＡＭで実施されるバーンインテストとＳＲＡＭで実施されるバーンインテストとは異なったものになる。これについて次に詳細に説明する。
【０００４】
まず、ＤＲＡＭのようなメモリセル構造を有する半導体メモリ装置でのバーンインに関する技術について、Robert J Proebsting による１９８３年４月１９日付米国特許第４，３８０，８０５号『ＴＡＰＥ  ＢＵＲＮ−ＩＮ  ＣＩＲＣＵＩＴ』に開示されているものがある。この技術の特徴は、ウェーハ状態でバーンインを実施することによりバーンインテストに必要なバーンイン時間を減少させる点にある。すなわち、多数の付加パッド(extra  ＰＡＤ) を備えておいてこれら付加パッドに信号を印加し、そしてリフレッシュ機能を利用して多数の付加パッドに印加した信号により行と列をすべてエネーブルさせる。これによりウェーハ状態でチップ内のすべてのメモリセルを選択してバーンインを実施できる。したがって、バーンインに必要な時間が大幅に減少するという長所がある。
【０００５】
しかしながら、このようにウェーハ状態でのバーンインテストを行うには別途の専用装置を備えなければならず、このような装置は高額であるためコストアップにつながる。また、多数の付加パッドを余分に設けて使用しなければならないので、テスト手順が煩雑になっている。
【０００６】
また、この技術はＤＲＡＭのリフレッシュ機能を応用して可能となる技術であって、ＳＲＡＭには適当でない。すなわち、ＳＲＡＭの場合はリフレッシュ機能をもたないので、メモリセルへのアクセスは通常の読出／書込を通してしかできないためである。無理にでもＳＲＡＭに適用しようとすると、書込回路に接続させるメモリセルの数が多くなりすぎて通常の書込動作に支障をきたすことになる。したがって、上記技術の効果が発揮されるだけのバーンインを行うことは実質的に不可能である。これは、集積度が増すほど影響する。
【０００７】
したがって、現在のＳＲＡＭでは、バーンインテストに際して同時にエネーブル可能な行と列とを所定数選んでバーンインテストを実施する方法が主流をなしている。そのため、ウェーハ状態でバーンインテストを実施する場合、特別な専用装置が必要となる等の問題がありコストアップの原因となっているため改善が望まれている。
【０００８】
【発明が解決しようとする課題】
このような従来技術に鑑み、本発明では、半導体メモリ装置について、パッケージ状態でのバーンインテストを可能とし、高額なテスト装置を備えずともすむようなバーンインテスト方法とそのためのバーンイン制御回路を提供することを目的とする。また、ＳＲＡＭにおいてもすべてのメモリセルの同時テストを可能とするようなバーンインテスト方法とそのためのバーンイン制御回路を提供することを更なる目的とする。
【０００９】
【課題を解決するための手段】
このような目的を達成するために本発明は、入力データがテスト用であるかどうかを判別してテスト用であった場合に、書込エネーブル信号に伴って発生される書込バーンイン信号に応答してバーンインテストモードエネーブル信号を発生するバーンインテストモードエネーブル部と、入力データがテスト用であるかどうかを判別してテスト用でなかった場合に、書込バーンイン信号に応答してノーマルモードエネーブル信号を発生するノーマルモードエネーブル部と、からなる入力スイッチング部、及び、バーンインテストモードエネーブル信号の発生により切断されるヒューズをもち、該ヒューズが切断されたときにバーンイン信号を発生して行及び列デコーダへ供給しアドレス信号の入力を無視させるバーンイン信号発生部と、ノーマルモードエネーブル信号の発生により切断されるヒューズをもち、該ヒューズが切断されたときにバーンイン信号の発生を抑止すると共にバーンイン制御信号を発生して入力スイッチング部に供給し入力スイッチング部の動作を抑止するバーンイン制御信号発生部と、からなるバーンイン制御部を備えてなるバーンイン制御回路を提供し、パッケージ後のバーンインテストを簡単な手順で可能とし、またその際の全メモリセルの同時テストも可能とするものである。
【００１０】
すなわち、本発明のバーンインテスト方法は、データ入出力ピンを通じて入出力されるデータのメモリセルに対する伝送を行うＩ／Ｏ制御回路と、メモリセルアレイに対するデータの入出力を制御するための読出及び書込の制御信号をＩ／Ｏ制御回路に供給する読出／書込制御回路と、上記のようなバーンイン制御回路と、を利用し、Ｉ／Ｏ制御回路を通じて供給されるデータをバーンインモードエネーブル部で受け、これに応じてバーンインモードエネーブル信号を発生し、そして読出／書込制御回路の出力信号に応答して出力する第１過程と、Ｉ／Ｏ制御回路を通じて供給されるデータをノーマルモードエネーブル部で受け、これに応じてノーマルモードエネーブル信号を発生し、そして読出／書込制御回路の出力信号に応答して出力する第２過程と、バーンイン信号発生部に設けた第１ヒューズをバーンインモードエネーブル信号に応じて切断することでバーンイン信号を発生し、行デコーダ及び列デコーダに供給する第３過程と、バーンイン制御信号発生部に設けた第２ヒューズをノーマルモードエネーブル信号に応じて切断することでバーンイン信号の発生を止めると共に、バーンイン制御信号を発生してバーンインモードエネーブル部及びノーマルモードエネーブル部に供給し、その動作を抑止する第４過程と、を含み、パッケージ後にバーンインテストを遂行するようにしたものである。
【００１１】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。尚、図中の同じ部分には可能な限り同じ符号を使用する。
【００１２】
本発明のより全般的な理解を助けるために、下記の説明において各種回路の具体的構成例を示すが、本発明はそれらに限定されるものではない。また、以下に出てくる“読出／書込制御回路”は、メモリセルアレイに配列されたメモリセルに対する読出及び書込を制御するための回路であって、これは当該技術分野で一般的に用いられている用語である。
【００１３】
図１は、本発明によるバーンインテスト方法を行えるようになった半導体メモリ装置の概略構成を示すブロック図である。同図に示す部分は、メモリセルアレイ１２及びメモリセルアレイ１２に対してデータ読出／書込を行うための関連回路である。特に重要なのはバーンイン制御回路１０で、このバーンイン制御回路１０は、読出／書込制御回路４から制御信号を、そしてＩ／Ｏ制御回路（入出力制御回路）６からデータを受けて、これらに応じて行デコーダ２及び列デコーダ８を制御する。
【００１４】
この半導体メモリ装置におけるバーンインテスト方法の特徴は、パッケージ工程が済んでからでもバーンイン制御回路１０を動作させてバーンインテストを行えるようにし、また、その際に全部のメモリセルを同時テスト可能とした点にある。すなわち、入力されるテスト用データを利用してバーンイン制御回路１０でバーンインを判断してバーンインモード（burn-in mode）を設定し、その際、バーンイン制御回路１０により、メモリセルアレイ１２の行及び列を選択する行デコーダ２及び列デコーダ８を制御する。バーンイン制御回路１０により制御される行デコーダ２及び列デコーダ８は、バーンインモードでメモリセルアレイ１２内のメモリセルをすべて同時に選択する一方で、バーンインテストが終わるとノーマルモードとなって、通常の選択的な読出／書込の動作を行う。以下、このような動作について詳細に説明する。尚、以下の説明では、８個のＩ／Ｏピンを有したＳＲＡＭの場合について説明する。したがって、反転信号も含めると内部的には１６ビットのデータがＩ／Ｏピンを通じて入力される。
【００１５】
バーンイン制御回路１０は、入力スイッチング部と、この入力スイッチング部の出力信号に応じてバーンイン信号及びバーンイン制御信号を発生するバーンイン制御部と、から構成される。図２に入力スイッチング部の回路例を、図３にバーンイン制御部の回路例をそれぞれ示す。
【００１６】
図２に示すように、入力スイッチング部は、入力データがテスト用であるかどうかを判断してテスト用の場合にバーンインモードをエネーブルさせるためのバーンインモードエネーブル部２０と、入力データがテスト用であるかどうかを判断してテスト用でない場合にノーマルモードをエネーブルさせるためのノーマルモードエネーブル部５８と、から構成される。
【００１７】
バーンインモードエネーブル部２０は、８個のＩ／Ｏピンから入力されるデータのうちの４ビットを入力とするＮＯＲゲート２２と、残りの４ビットを入力とするＮＯＲゲート２４と、読出／書込制御回路４で通常の書込エネーブル信号バーＷＥを基に発生されてバーンインモード実行を示す書込バーンイン信号ＷＥＢＩ及びＮＯＲゲート２２、２４の各出力信号を入力とするＮＡＮＤゲート２６と、ＮＡＮＤゲート２６の出力信号を反転するインバータ２８と、バーンイン制御信号ＣＢＩ（control burn−in）及びインバータ２８の出力信号を入力とするＮＡＮＤゲート３０と、ＮＡＮＤゲート３０の出力信号を入力とするインバータ３２と、インバータ３２の出力信号を遅延させる遅延回路３４と、インバータ３２の出力信号及び遅延回路３４の出力信号を入力とするＮＡＮＤゲート３６と、ＮＡＮＤゲート３６の出力信号を反転してバーンインモードエネーブル信号ＥＢ１を出力するインバータ３８と、からなる。
【００１８】
ノーマルモードエネーブル部５８は、８個のＩ／Ｏピンから入力されるデータのうち、前記ＮＯＲゲート２２、２４に入力されるものとは異なる、この例ではＮＯＲゲート２２、２４に入力されるデータの反転データの４ビットを入力とするＮＯＲゲート４０と、残りの４ビットを入力とするＮＯＲゲート４２と、書込バーンイン信号ＷＥＢＩ及びＮＯＲゲート４０、４２の各出力信号を入力とするＮＡＮＤゲート４４と、ＮＡＮＤゲート４４の出力信号を反転するインバータ４６と、バーンイン制御信号ＣＢＩ及びインバータ４６の出力信号を入力とするＮＡＮＤゲート４８と、ＮＡＮＤゲート４８の出力信号を反転するインバータ５０と、インバータ５０の出力信号を遅延させる遅延回路５２と、インバータ５０の出力信号及び遅延回路５２の出力信号を入力とするＮＡＮＤゲート５４と、ＮＡＮＤゲート５４の出力信号を反転してノーマルモードエネーブル信号ＥＢ２を出力するインバータ５６と、からなる。
【００１９】
この入力スイッチング部のＮＯＲゲート２２、２４、４０、４２等については、テスト用データとして決定されるデータの論理を考慮して適宜その他の論理演算を行うゲートでも可能である。また、遅延回路３４、５２については、インバータチェーン（inverter chain）等の一般的な回路構成で容易に実施し得る。
【００２０】
図３に示すようにバーンイン制御部は、バーンイン信号バーＢＩを出力するバーンイン信号発生部７９と、バーンイン制御信号ＣＢＩを出力するバーンイン制御信号発生部９９と、から構成される。
【００２１】
バーンイン信号発生部７９は、電源電圧ＶＣＣ端と接続ノード６２との間に設けられた第１ヒューズ６０と、接続ノード６２と接地電圧ＧＮＤ端との間にチャネルが接続され、ゲート端子に信号ＥＢ１を受けるＮＭＯＳトランジスタ６４と、接続ノード６２の信号を反転するインバータ７２と、接続ノード６２と接地電圧ＧＮＤ端との間にチャネルが接続され、ゲート端子にインバータ７２の出力信号を受けるＮＭＯＳトランジスタ７０と、インバータ７２の出力信号を反転するインバータ７４と、インバータ７４の出力信号を１つの入力とするＮＯＲゲート７６と、ＮＯＲゲート７６の出力信号を反転してバーンイン信号バーＢＩを出力するインバータ７８と、から構成される。尚、接続ノード６２には、供給される電圧レベルを安定させるために、一端を接地したキャパシタ６６及び抵抗６８が接続されている。
【００２２】
バーンイン制御信号発生部９９は、電源電圧ＶＣＣ端と接続ノード８２との間に設けられた第２ヒューズ８０と、接続ノード８２と接地電圧ＧＮＤ端との間にチャネルが接続され、ゲート端子に信号ＥＢ２を受けるＮＭＯＳトランジスタ８４と、接続ノード８２の信号を反転して前記ＮＯＲゲート７６のもう１つの入力として供給するインバータ９２と、接続ノード８２と接地電圧端ＧＮＤとの間にチャネルが接続され、ゲート端子にインバータ９２の出力信号を受けるＮＭＯＳトランジスタ９０と、インバータ９２の出力信号及び前記インバータ７２の出力信号を入力とするＮＡＮＤゲート９４と、ＮＡＮＤゲート９４の出力信号を反転するインバータ９６と、インバータ９６の出力信号を反転してバーンイン制御信号ＣＢＩを出力するインバータ９８と、から構成されている。尚、接続ノード８２には、供給される電圧レベルを安定化させるために、一端を接続したキャパシタ８６及び抵抗８８が接続されている。このバーンイン制御信号発生部９９から出力されるバーンイン制御信号ＣＢＩは、図２に示したＮＡＮＤゲート３０、４８の１入力として供給される。
【００２３】
このバーンイン制御部の第１ヒューズ６０及び第２ヒューズ８０は、信号ＥＢ１、ＥＢ２が論理“ハイ”レベルで入力されるとき、瞬間的に流れる過電流により切断される電気ヒューズである。これについては特に説明するまでもなく、すでによく知られた技術である。
【００２４】
図４に、行デコーダ２、列デコーダ８の一例を部分的に示す。同図より分かるように、通常のデコーダ構成にバーンイン信号バーＢＩの論理を組合せるようにして制御している。すなわち、アドレス信号ＡｉＰ、ＡｊＰを入力とするＮＡＮＤゲート１００と、ＮＡＮＤゲート１００の出力信号及びバーンイン信号バーＢＩを入力とするＮＡＮＤゲート１０２と、ＮＡＮＤゲート１０２の出力信号を反転して行又は列を選択する選択信号ＡＢＣＤバーｉを出力するインバータ１０４と、から構成される。したがって、バーンイン信号バーＢＩが論理“ロウ”レベルでＮＡＮＤゲート１０２に入力されると、選択信号ＡＢＣＤバーｉはアドレス信号ＡｉＰ、ＡｊＰの状態に関係なく論理“ロウ”レベルで出力されるので、すべての行及び列を選択することが可能となる。
【００２５】
ここで、図２〜図４の構成によるバーンイン方法を説明する。パッケージ終了後のバーンイン過程は、予備バーンイン（pre-burnin）テスト、実質的なバーンインテスト、そしてポストバーンイン（post−burnin）テストで構成される。すなわち、予備バーンインテストにおいてパッケージ状態やワイヤボンディングについての不良を検査してバーンインテストを行う対象を抽出し、そして、ポストバーンインテストにおいてバーンインテストで不良のあったチップに対し冗長を行って救済する。この場合に、予備バーンインテストをクリアしたデバイスに対しバーンイン制御回路１０を動作させてバーンインテストを行う。
【００２６】
このとき、テスト用の入力データについては予め限定されている。すなわち、８個のＩ／Ｏピンを通じて、例えば〔００００００００〕、〔１１１１１１１１〕、〔１０１０１０１０〕、〔０１０１０１０１〕のようなデータを入力するように決められている。本実施例のバーンイン制御回路１０は、このようなテスト用データを利用して動作開始する。つまり、テスト用データが印加されると第１ヒューズ６０が切断されてバーンインモードを実行し、すべての行と列をエネーブルさせる。一方、テスト用データとは異なるデータが入力されると、第２ヒューズ８０が切断されてノーマルモードが実行される。そして、第１ヒューズ６０及び第２ヒューズ８０が両方とも切断された後には、バーンイン制御回路１０は動作しないようになっている。尚、第１ヒューズ６０及び第２ヒューズ８０が両方とも切断されない場合もノーマルモードが実行される。
【００２７】
図２を参照して説明すると、バーンインテストを行うためテスト用データとして例えば〔００００００００〕が入力されるとする。この入力データはＮＯＲゲート２２、２４で論理演算される。書込エネーブル信号バーＷＥを基に発生される信号ＷＥＢＩは、書込時に論理“ハイ”、読出時に論理“ロウ”レベルになる。したがって、バーンインテストにおいてＮＯＲゲート２２、２４の各出力信号と信号ＷＥＢＩはすべて論理“ハイ”となる。そして、これらを入力とするＮＡＮＤゲート２６の出力信号は論理“ロウ”になり、インバータ２８の出力は論理“ハイ”になる。バーンイン制御信号ＣＢＩは、図３のバーンイン制御信号発生部９９により生成されるため、第２ヒューズ８０が切断されていなければ、すなわちバーンイン前及びバーンインの最中には論理“ハイ”に維持される。したがって、インバータ２８の出力信号及びバーンイン制御信号ＣＢＩが論理“ハイ”のため、ＮＡＮＤゲート３０の出力信号は論理“ロウ”になり、インバータ３２の出力は論理“ハイ”になる。そして、この信号が遅延回路３４、ＮＡＮＤゲート３６、インバータ３８を経る結果、バーンインモードエネーブル信号ＥＢ１が論理“ハイ”になる。
【００２８】
信号ＥＢ１が論理“ハイ”になると、図３に示したＮＭＯＳトランジスタ６４が導通し、第１ヒューズ６０が過電流で切断される。これにより、接続ノード６２が論理“ロウ”に遷移し、したがって、インバータ７２の出力信号が論理“ハイ”、インバータ７４の出力信号が論理“ロウ”になる。このとき、接続ノード８２は、図２に示したＮＯＲゲート４０、４２の出力信号が論理“ロウ”で信号ＥＢ２が論理“ロウ”に維持されて第２ヒューズ８０がつながったままなので、論理“ハイ”に維持される。そのためインバータ９２の出力信号は論理“ロウ”である。そしてインバータ７４、９２の各論理“ロウ”を受けるＮＯＲゲート７６の出力信号は論理“ハイ”になり、その結果、インバータ７８を通じてバーンイン信号バーＢＩは論理“ロウ”で出力される。このバーンイン信号バーＢＩが、図４に示したデコーダに入力され、すべての行及び列をエネーブルさせることができる。
【００２９】
すなわち、図４に示すＮＡＮＤゲート１００、１０２、インバータ１０４は、アドレスバッファ（図示着）の出力信号を入力とするプリデコーダを構成しており、アドレス信号ＡｉＰ、ＡｊＰが両方とも論理“ハイ”の場合に論理“ロウ”の選択信号ＡＢＣＤバーｉを発生して行又は列を選択する。そして、バーンイン信号バーＢＩが論理“ロウ”で入力されると、選択信号ＡＢＣＤバーｉはアドレス信号ＡｉＰ、ＡｊＰの状態に関係なく、常に論理“ロウ”を出力し、すべての行又は列をエネーブルさせることができる。これにより、一度にすべてのメモリセルへテストデータを書込むことが可能となる。
【００３０】
このようにしてバーンインテストを行った後、ポストバーンインテストへの進行に先立ってテスト用ではない入力データ、例えば〔１１１１１１１１〕が印加されると、図２に示したＮＯＲゲート４０、４２には〔００００００００〕が入力されて各出力信号が論理“ハイ”になる。すると、ＮＡＮＤゲート４４の出力信号が論理“ロウ”、インバータ４６の出力信号が論理“ハイ”、ＮＡＮＤゲート４８の出力信号が論理“ロウ”、そしてインバータ５０の出力信号が論理“ハイ”となるので、ＮＡＮＤゲート５４及びインバータ５６を通じて信号ＥＢ２は論理“ハイ”で出力される。
【００３１】
論理“ハイ”の信号ＥＢ２により図３に示した第２ヒューズ８０が切断され、接続ノード８２は論理“ロウ”になる。したがってインバータ９２の出力信号が論理“ハイ”となり、ＮＯＲゲート７６の出力信号は論理“ロウ”となるのでインバータ７８を通じてバーンイン信号バーＢＩは論理“ハイ”で出力され、ノーマルモードに復帰する。また、ＮＡＮＤゲート９４への入力信号がすべて論理“ハイ”になるので、インバータ９６、９８を通じてバーンイン制御信号ＣＢＩは論理“ロウ”になる。このバーンイン制御信号ＣＢＩは図２に示したＮＡＮＤゲート３０、４８の入力になるので、結果的に、バーンイン制御回路１０の再動作は抑止される。
【００３２】
このように、バーンイン制御回路１０を設けることで、パッケージ状態で容易にバーンインテストを遂行できる。そのとき、バーンイン信号バーＢＩによりアドレス信号の入力を無視とできるので、すべてのメモリセルのバーンインテストを同時に行えることになる。
【００３３】
図５は、予備バーンインテストにあるのか、バーンインテストを経た状態にあるのかを判読するためのモード判別回路の実施例を示す回路図である。その構成は次のようなものである。
【００３４】
このモード判別回路は、パッドＡにドレイン端子及びゲート端子が接続されたＮＭＯＳトランジスタ１１０と、ＮＭＯＳトランジスタ１１０のソース端子にドレイン端子及びゲート端子が接続されたＮＭＯＳトランジスタ１１２と、ＮＭＯＳトランジスタ１１２のソース端子にドレイン端子及びゲート端子が接続されたＮＭＯＳトランジスタ１１４と、ＮＭＯＳトランジスタ１１４のソース端子が接続された接続ノード１１６と、接続ノード１１６にドレイン端子及びゲート端子が接続されたＮＭＯＳトランジスタ１１８と、ＮＭＯＳトランジスタ１１８のソース端子とパッドＢとの間にチャネルが形成され、ゲート端子に制御信号ＳＩＧ−Ａを受けるＮＭＯＳトランジスタ１２０と、接続ノード１１６にドレイン端子及びゲート端子が接続されたＮＭＯＳトランジスタ１２２と、ＮＭＯＳトランジスタ１２２のソース端子とパッドＣとの間にチャネルが形成され、ゲート端子にインバータ１２６を介したバーンイン信号バーＢＩを受けるＮＭＯＳトランジスタ１２４と、から構成される。パッドＡ、Ｂ、Ｃは、チップに形成されたパッドで、これは、チップに形成した多数のパッド中の３個のパッドを適当に利用すればよい。また、供給される制御信号ＳＩＧ−Ａは図３に示したインバータ７４の出力信号である。
【００３５】
このような構成によれば、ＮＭＯＳトランジスタ１１０〜１１８、１２２（これらＮＭＯＳトランジスタはダイオードとして動作する）を通じる電流を検査することで予備バーンインテスト、バーンインテスト、ポストバーンインテストのいずれであるかを判別できる。例えば、バーンインテスト前の第１ヒューズ６０がつながれた状態にある場合は制御信号ＳＩＧ−Ａが論理“ハイ”で入力されるので、ＮＭＯＳトランジスタ１２０が導通し、ピンからピンへの漏洩電流（leakage  current）、すなわちパッドＢを接地電圧ＧＮＤとすると共にパッドＡを所定の電圧とすることでパッドＡからパッドＢへの漏洩電流が発生し、これを検出することで予備バーンインテストを判別できる。また、バーンインテストにある場合はバーンイン信号バーＢＩが論理“ロウ”になるので、ＮＭＯＳトランジスタ１２４が導通し、パッドＣを接地電圧ＧＮＤとすると共にパッドＡを所定の電圧とすることでパッドＡからパッドＣへの漏洩電流が発生し、これを検出することでバーンインテストを判別できる。そして、バーンインテストの後には、ＮＭＯＳトランジスタ１２０、１２４がＯＦＦとなるので、漏洩電流はなくなり、ポストバーンインテストを判別できる。
【００３６】
以上の実施例は本発明の最適な例であるが、当該技術分野で通常の知識を有する者ならば、信号論理やデバイス特性等を考慮して変形を加えることも可能であることは当然理解できよう。また、ピン数が８個の場合を例にあげて説明したが、これに限らられるものではないことも容易に理解できよう。さらに、バーンイン信号バーＢＩを全デコーダに入力してすべてのメモリセルでバーンインテストを同時に遂行する場合を説明しているが、バーンイン制御回路を複数設けると共にテスト用入力データを複数設定しておいて、適宜デコーダを制御するようにして所定数ずつのメモリセルを検査していくようにもできる。
【００３７】
【発明の効果】
以上述べてきたように本発明によれば、テスト用データの入力だけという簡単な手順でパッケージ後のバーンインテストを可能としたうえに、ＳＲＡＭ系のメモリでもバーンインテストですべてのメモリセルの同時テストが可能となるので、ウェーハ状態でのテストのように別途の高額な装置を容易せずともよくコストダウンにつながり、また、テスト時間を大幅に減少させられるという効果がある。
【図面の簡単な説明】
【図１】本発明に係る半導体メモリ装置の概略構成を示すブロック図。
【図２】バーンイン制御回路の入力スイッチング部の構成例を示す回路図。
【図３】バーンイン制御回路のバーンイン制御部の構成例を示す回路図。
【図４】バーンイン信号により制御されるデコーダの一例を示す回路図。
【図５】テストモード判別のためのモード判読回路の例を示す回路図。
【符号の説明】
１０  バーンイン制御回路
２０  バーンインモードエネーブル部
５８  ノーマルモードエネーブル部
７９  バーンイン信号発生部
９９  バーンイン制御信号発生部
ＢＩ  バーンイン信号
ＣＢＩ  バーンイン制御信号
ＥＢ１  バーンインモードエネーブル信号
ＥＢ２  ノーマルモードエネーブル信号
【図１】
0003645296.tif 000002
【図２】
0003645296.tif 000003
【図３】
0003645296.tif 000004
【図４】
0003645296.tif 000005
【図５】
0003645296.tif 000006