(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板に形成された第２導電型の第１拡散層と、
前記半導体基板上に形成された第１半導体層と、
前記第１半導体層中に形成され、前記第１拡散層と接続するように形成された第２導電型の第２拡散層と、
前記第１半導体層上に形成された第２半導体層と、
分離層として機能する前記第１拡散層および前記第２拡散層により前記半導体基板から電気的に分離された前記第２半導体層に、前記半導体基板から電気的に分離されて形成されたトランジスタと
を有する半導体装置。
【請求項２】
前記第１半導体層が複数の半導体層の積層体であり、
前記第２拡散層が前記複数の半導体層中のそれぞれに形成された第２導電型の複数の拡散層から構成される
請求項１記載の半導体装置。
【請求項３】
前記トランジスタとして、前記分離層の上層に形成されたコレクタ領域となる第１導電型の埋め込み層と、前記第１導電型の埋め込み層と接続するように形成された第１導電型のウェルと、前記ウェル中に形成された第２導電型のベース領域と、前記ベース領域中に形成された第１導電型のエミッタ領域とを有するバイポーラトランジスタが形成されている
請求項１記載の半導体装置。
【請求項４】
前記トランジスタとして、前記第２半導体層の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極と、前記ゲート電極の両側部の前記第２半導体層中に形成されたソース・ドレイン領域とを有する電界効果トランジスタが形成されている
請求項１記載の半導体装置。
【請求項５】
第１導電型の半導体基板に第２導電型の第１拡散層を形成する工程と、
前記半導体基板上に第１半導体層を形成する工程と、
前記第１半導体層中に前記第１拡散層と接続するように第２導電型の第２拡散層を形成する工程と、
前記第１半導体層の上層に第２半導体層を形成する工程と、
分離層として機能する前記第１拡散層および前記第２拡散層により前記半導体基板から電気的に分離された前記第２半導体層に、前記半導体基板から電気的に分離されたトランジスタを形成する工程と
を有する
半導体装置の製造方法。
【請求項６】
前記第１半導体層を形成する工程および前記第２拡散層を形成する工程においては、半導体層の形成および前記半導体層中への第２導電型の拡散層の形成を２回以上繰り返すことにより、複数の半導体層の積層体である第１半導体層と、前記複数の半導体層中のそれぞれに形成された第２導電型の複数の拡散層から構成される第２拡散層とを形成する
請求項５記載の半導体装置の製造方法。
【請求項７】
前記第２拡散層を形成する工程の後、前記第２半導体層を形成する工程の前に、コレクタ領域となる第１導電型の埋め込み層を形成する工程をさらに有し、
前記第２半導体層を形成する工程の後に、前記第１導電型の埋め込み層と接続するように第１導電型のウェルを形成する工程と、前記ウェル中に第２導電型のベース領域を形成する工程と、前記ベース領域中に第１導電型のエミッタ領域を形成する工程とをさらに有し、
前記トランジスタとしてバイポーラトランジスタを形成する
請求項５記載の半導体装置の製造方法。
【請求項８】
前記第２半導体層を形成する工程の後に、前記第２半導体層の上層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層にゲート電極を形成する工程と、前記ゲート電極の両側部の前記第２半導体層中にソース・ドレイン領域を形成する工程とを有し、
前記トランジスタとして電界効果トランジスタを形成する
請求項５記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置およびその製造方法に関し、特にバイポーラトランジスタを有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
半導体装置に用いられるトランジスタとしては、ＭＯＳ電界効果トランジスタ（ＭＯＳＦＥＴ）を用いるものと、バイポーラトランジスタを用いるものに大別される。ＭＯＳＦＥＴとしては、ｎチャネルＭＯＳＦＥＴ、ｐチャネルＭＯＳＦＥＴ、およびその両方を用いるＣＭＯＳＦＥＴとが用いられている。一方、バイポーラトランジスタとしては、ｎｐｎ接合型およびｐｎｐ接合型が用いられている。バイポーラトランジスタは、バイポーラトランジスタ自体が高速で動作し、さらにバイポーラトランジスタの伝達コンダクタンスが大きく、容量性負荷に対する駆動能力が大きいために、ＭＯＳＦＥＴと比較して高速動作が可能となっている。
【０００３】
上記のバイポーラトランジスタのうち、従来例として、高耐圧縦型ｐｎｐ接合型バイポーラトランジスタの断面図を図６（ａ）に示す。ｐ型半導体基板１の上層にｎ型エピタシシャル層２０が形成されており、絶縁膜４０により被覆されている。ｐ+ 型埋め込み層１１およびｐ+ 型分離層２３により素子間の電気的な絶縁（分離）がされた領域において、ｐ型半導体基板１とｎ型エピタキシャル層２０の界面近傍からｐ型半導体基板１のかけてｎ- 型ポケット２が形成されており、その上層にｐ+ 型埋め込み層１０が形成され、ｎ型エピタシシャル層２０の表面からｐ+ 型埋め込み層１０に達するｐ型ウェル２１と接続している。ｐ型ウェル２１中にはｎ+ 型グラフトベース２４およびｎ型ベース２５が形成され、絶縁膜４０の開口部からベース取り出し電極Ｂに接続している。また、ｎ型ベース２５中にはｐ+ 型エミッタ２６が形成されており、エミッタ取り出し電極Ｅに接続している。一方、ｐ型ウェル２１中には、ｐ+ 型埋め込み層１０に接続するようにｐ+ 型プラグ２２が形成されており、その中にｐ+ 型コレクタ２７が形成されており、コレクタ取り出し電極Ｃに接続している。
【０００４】
上記の高耐圧縦型ｐｎｐ接合型バイポーラトランジスタにおいては、実用上、ｎ- 型ポケット２には電源電圧、ｐ型半導体基板１には接地電圧、コレクタ部となるｐ+ 型埋め込み層１０には接地電圧〜電源電圧がそれぞれ印加されて使用される。高い電源電圧で使用するためには、ｎ- 型ポケット２とｐ+ 型埋め込み層１０の間、ｐ型半導体基板１とｐ+ 型埋め込み層１０の間、およびｎ- 型ポケット２とｐ型半導体基板１の間の接合におけるブレークダウン耐圧を高く設定する必要がある。
【０００５】
ここで、各層における導電性不純物の相対濃度を図６（ｂ）に示す。コレクタ部となるｐ+ 型埋め込み層１０は、コレクタ電流の大部分が流れる領域であり、コレクタ抵抗を下げるために通常ｐ型導電性不純物を高濃度に含有するように形成される。また、ｐｎ接合においてはｐ側あるいはｎ側の一方の導電性不純物濃度を低くするほどブレークダウン耐圧が高くなることから、ｎ- 型ポケット２はｎ型導電性不純物を低濃度に含有させて形成される。
【０００６】
さらに、ｐ型半導体基板１とｐ+ 型埋め込み層１０の間の耐圧は、その間に形成されているｎ- 型ポケット２の含有する導電性不純物量の総計により左右され、導電性不純物量の総計が少ないほどパンチスルーが起きやすく、耐圧が下がってしまう。従って、ｎ- 型ポケット２としては、導電性不純物を低濃度に含有させながら導電性不純物量の総計を上げる必要があり、このために深さ方向に幅を広くして形成する必要がある。例えば、１００Ｖクラスの耐圧を満足するためには、ｎ- 型ポケット２のピーク濃度を１×１０16/ cm-3程度にして深さ方向の幅を７〜９μｍ以上にする必要がある。
【０００７】
上記の高耐圧縦型ｐｎｐ接合型バイポーラトランジスタの製造方法について説明する。まず、図７（ａ）に示すように、ｐ型半導体基板１にｎ型の導電性不純物をイオン注入し、ｎ- 型ポケット２を形成する。
【０００８】
次に、図７（ｂ）に示すように、例えば１２００℃で１００時間の高温長時間の熱処理により、少なくともｐ型半導体基板１の表面から１４〜１６μｍの深さまで達するようにｎ- 型ポケット２中の導電性不純物を拡散させる。これにより、後工程でｐ+ 型埋め込み層を拡散形成した時のｎ- 型ポケット２の深さ方向の幅を７〜９μｍ以上とすることができる。
【０００９】
次に、図７（ｃ）に示すように、ｐ型の導電性不純物をイオン注入して熱処理により拡散させることで、ｎ- 型ポケット２中にｐ+ 型埋め込み層１０を、また、素子分離領域に素子分離用のｐ+ 型埋め込み層１１を拡散形成する。
【００１０】
次に、図８（ｄ）に示すように、ｐ型半導体基板１の上層にエピタキシャル成長法により、ｎ型のエピタキシャル層２０を形成する。
【００１１】
次に、図８（ｅ）に示すように、ｐ型の導電性不純物をイオン注入して熱処理により拡散させることで、ｎ型エピタシシャル層２０の表面からｐ+ 型埋め込み層１０に達するｐ型ウェル２１を形成し、さらにｐ型ウェル２１中にｐ+ 型埋め込み層１０に達するｐ+ 型プラグ２２を、素子分離領域にｐ+ 型埋め込み層１１に達するｐ+ 型分離層２３をそれぞれ形成する。
【００１２】
以降の工程としては、例えばｐ型ウェル２１中にはｎ+ 型グラフトベース２４およびｎ型ベース２５を形成し、ｎ型ベース２５中にｐ+ 型エミッタ２６を形成し、また、ｐ+ 型プラグ２２中にｐ+ 型コレクタ２７を形成して、それぞれに接続するベース取り出し電極Ｂ、エミッタ取り出し電極Ｅおよびコレクタ取り出し電極Ｃを形成して、図６（ａ）に示す高耐圧縦型ｐｎｐ接合型バイポーラトランジスタが形成される。
【００１３】
【発明が解決しようとする課題】
しかしながら、上記の従来の高耐圧縦型ｐｎｐ接合型バイポーラトランジスタの製造方法においては、導電性不純物を低濃度に含有し、深さ方向に幅を広くしてｎ- 型ポケット２を形成するために、例えば１２００℃で１００時間という高温長時間の熱処理工程が必要であり、完成までの期間が増加し、拡散炉の処理能力が減少するために生産性が著しく悪い。
【００１４】
上記の長い熱処理工程時間を短縮するために、熱処理温度を上げる方法が考えられるが、通常の石英炉芯管では高温処理による変形が生じやすくなるので交換頻度が増加し、生産性が下がってしまう。また、変形しにくい炉芯管として炭化シリコン（ＳｉＣ）を用いる方法が考えられるが、現状では大口径化が難しいという問題がある。
【００１５】
本発明は上記の問題点を鑑みてなされたものであり、従って、本発明は、生産性を改善して製造することが可能な深さ方向に広い幅を有する分離層（拡散層）を有する半導体装置およびその製造方法を提供することを目的とする。
【００１６】
【課題を解決するための手段】
上記の目的を達成するため、本発明の半導体装置は、第１導電型の半導体基板と、前記半導体基板に形成された第２導電型の第１拡散層と、前記半導体基板上に形成された第１半導体層と、前記第１半導体層中に形成され、前記第１拡散層と接続するように形成された第２導電型の第２拡散層と、前記第１半導体層上に形成された第２半導体層と、分離層として機能する前記第１拡散層および前記第２拡散層により前記半導体基板から電気的に分離された前記第２半導体層に、前記半導体基板から電気的に分離されて形成されたトランジスタとを有する。
【００１７】
上記の本発明の半導体装置は、第１導電型の半導体基板と第１半導体層中に形成された第２導電型の第１拡散層および第２拡散層を、半導体基板と第２半導体層を分離する分離層として機能させることができる。これは、逆バイアスされたｐｎ接合が高抵抗を示すことを利用したものである。従来の深さ方法に幅の広い分離層を第１拡散層および第２拡散層の２つに分けて形成することができるので、第１拡散層と第２拡散層のそれぞれを浅く形成することが可能となる。第１拡散層および第２拡散層は、従来の分離層を形成する工程よりも短時間で形成することができるので、分離層を形成するための製造工程時間を短縮することが可能となり、生産性を向上することができる。熱処理温度を上げる必要がないので、炉芯管が変形しやすくなるといいう問題などを生じない。
【００１８】
上記の本発明の半導体装置は、好適には、前記第１半導体層が複数の半導体層の積層体であり、前記第２拡散層が前記複数の半導体層中のそれぞれに形成された第２導電型の複数の拡散層から構成される。これにより、第２拡散層を構成する個々の拡散層はさらに浅くして形成することが可能となり、第１拡散層および第２拡散層からなる分離層を形成するための熱処理量を削減し、低温化とともに処理時間をさらに短縮できる。
【００１９】
上記の本発明の半導体装置は、好適には、前記トランジスタとして、前記分離層の上層に形成されたコレクタ領域となる第１導電型の埋め込み層と、前記第１導電型の埋め込み層と接続するように形成された第１導電型のウェルと、前記ウェル中に形成された第２導電型のベース領域と、前記ベース領域中に形成された第１導電型のエミッタ領域とを有するバイポーラトランジスタが形成されている。コレクタ領域、ベース領域およびエミッタ領域を有して、バイポーラトランジスタを構成することができる。
【００２０】
上記の本発明の半導体装置は、好適には、前記トランジスタとして、前記第２半導体層の上層に形成されたゲート絶縁膜と、前記ゲート絶縁膜の上層に形成されたゲート電極と、前記ゲート電極の両側部の前記第２半導体層中に形成されたソース・ドレイン領域とを有する電界効果トランジスタが形成されている。ゲート絶縁膜、ゲート電極およびソース・ドレイン領域を有して、電界効果トランジスタを構成することができる。
【００２１】
さらに、上記の目的を達成するため、本発明の半導体装置の製造方法は、第１導電型の半導体基板に第２導電型の第１拡散層を形成する工程と、前記半導体基板上に第１半導体層を形成する工程と、前記第１半導体層中に前記第１拡散層と接続するように第２導電型の第２拡散層を形成する工程と、前記第１半導体層の上層に第２半導体層を形成する工程と、分離層として機能する前記第１拡散層および前記第２拡散層により前記半導体基板から電気的に分離された前記第２半導体層に、前記半導体基板から電気的に分離されたトランジスタを形成する工程とを有する。
【００２２】
上記の本発明の半導体装置の製造方法は、第１導電型の半導体基板に第２導電型の第１拡散層を形成し、半導体基板上に第１半導体層を形成し、第１半導体層中に第１拡散層と接続するように第２導電型の第２拡散層を形成する。次に、第１半導体層の上層に第２半導体層を形成して、第１拡散層および第２拡散層を半導体基板と第２半導体層の分離層とする。さらに、分離層として機能する第１拡散層および第２拡散層により半導体基板から電気的に分離された第２半導体層に、半導体基板から電気的に分離されたトランジスタを形成する。
【００２３】
上記の本発明の半導体装置の製造方法によれば、従来の深さ方法に幅の広い分離層を第１拡散層および第２拡散層の２つに分けて形成することができるので、第１拡散層と第２拡散層のそれぞれを浅く形成することが可能となる。従来の分離層を形成する工程よりも短時間で第１拡散層および第２拡散層を形成することができ、分離層を形成するための製造工程時間を短縮することが可能となり、生産性を上げることができる。熱処理温度を上げる必要がないので、炉芯管が変形しやすくなるといいう問題などを生じない。
【００２４】
上記の本発明の半導体装置の製造方法は、好適には、前記第１半導体層を形成する工程および前記第２拡散層を形成する工程においては、半導体層の形成および前記半導体層中への第２導電型の拡散層の形成を２回以上繰り返すことにより、複数の半導体層の積層体である第１半導体層と、前記複数の半導体層中のそれぞれに形成された第２導電型の複数の拡散層から構成される第２拡散層とを形成する。これにより、第２拡散層を構成する個々の拡散層はさらに浅くして形成することが可能となり、第１拡散層および第２拡散層からなる分離層を形成するための熱処理量を削減し、低温化とともに処理時間をさらに短縮できる。
【００２５】
上記の本発明の半導体装置の製造方法は、好適には、前記第２拡散層を形成する工程の後、前記第２半導体層を形成する工程の前に、コレクタ領域となる第１導電型の埋め込み層を形成する工程をさらに有し、前記第２半導体層を形成する工程の後に、前記第１導電型の埋め込み層と接続するように第１導電型のウェルを形成する工程と、前記ウェル中に第２導電型のベース領域を形成する工程と、前記ベース領域中に第１導電型のエミッタ領域を形成する工程とをさらに有し、前記トランジスタとして、バイポーラトランジスタを形成する。これにより、第２半導体層に、コレクタ領域、ベース領域およびエミッタ領域を有するバイポーラトランジスタを形成することができる。
【００２６】
上記の本発明の半導体装置の製造方法は、好適には、前記第２半導体層を形成する工程の後に、前記第２半導体層の上層にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜の上層にゲート電極を形成する工程と、前記ゲート電極の両側部の前記第２半導体層中にソース・ドレイン領域を形成する工程とを有し、前記トランジスタとして、電界効果トランジスタを形成する。これにより、第２半導体層に、ゲート絶縁膜、ゲート電極およびソース・ドレイン領域を有する電界効果トランジスタを形成することができる。
【００２７】
【発明の実施の形態】
以下に、本発明の半導体装置およびその製造方法の実施の形態について図面を参照して下記に説明する。
【００２８】
第１実施形態
図１（ａ）は本実施形態の高耐圧縦型ｐｎｐ接合型バイポーラトランジスタを有する半導体装置の断面図である。ｐ型半導体基板１の上層に第１ｎ型エピタシシャル層（第１半導体層）３および第２ｎ型エピタシシャル層（第２半導体層）２０が積層して形成されており、絶縁膜４０により被覆されている。ｐ+ 型埋め込み層１１およびｐ+ 型分離層２３により素子間の電気的な絶縁（分離）がされた領域において、ｐ型半導体基板１と第１ｎ型エピタキシャル層３の界面近傍からｐ型半導体基板１のかけて第１ｎ- 型ポケット２が形成されており、第１ｎ型エピタキシャル層３中に第２ｎ- 型ポケット４が形成されており、第１ｎ- 型ポケット２と第２ｎ- 型ポケット４は互いに重なり合う領域を有して接続している。
【００２９】
また、第２ｎ- 型ポケット４の上層にｐ+ 型埋め込み層１０が形成され、第２ｎ型エピタシシャル層２０の表面からｐ+ 型埋め込み層１０に達するｐ型ウェル２１と接続している。ｐ型ウェル２１中にはｎ+ 型グラフトベース２４およびｎ型ベース２５が形成され、絶縁膜４０の開口部からベース取り出し電極Ｂに接続している。また、ｎ型ベース２５中にはｐ+ 型エミッタ２６が形成されており、エミッタ取り出し電極Ｅに接続している。一方、ｐ型ウェル２１中には、ｐ+ 型埋め込み層１０に接続するようにｐ+ 型プラグ２２が形成されており、その中にｐ+ 型コレクタ２７が形成されており、コレクタ取り出し電極Ｃに接続している。
【００３０】
上記の高耐圧縦型ｐｎｐ接合型バイポーラトランジスタを有する本実施形態の半導体装置においては、ｐ型半導体基板１と第１ｎ型エピタキシャル層３中に形成された第１ｎ- 型ポケット２と第２ｎ- 型ポケット４を、ｐ型半導体基板１と第２ｎ型エピタシシャル層２０を分離する分離層として機能させることができる。これは、逆バイアスをかけたｐｎ接合が高抵抗を示すことを利用したものである。例えば、第１ｎ- 型ポケット２および第２ｎ- 型ポケット４には電源電圧、ｐ型半導体基板１には接地電圧、コレクタ部となるｐ+ 型埋め込み層１０には接地電圧〜電源電圧がそれぞれ印加されて使用される。
【００３１】
ここで、各層における導電性不純物の相対濃度を図１（ｂ）に示す。コレクタ部となるｐ+ 型埋め込み層１０は、コレクタ電流の大部分が流れる領域であり、コレクタ抵抗を下げるために通常ｐ型導電性不純物を高濃度に含有するように形成される。また、ｐｎ接合においてはｐ側あるいはｎ側の一方の導電性不純物濃度を低くするほどブレークダウン耐圧が高くなることから、第１ｎ- 型ポケット２および第２ｎ- 型ポケット４はｎ型導電性不純物を低濃度に含有させて形成される。
【００３２】
また、ｐ型半導体基板１とｐ+ 型埋め込み層１０の間の耐圧は、その間に形成されている第１ｎ- 型ポケット２および第２ｎ- 型ポケット４の含有する導電性不純物量の総計により左右されるが、第１ｎ- 型ポケット２と第２ｎ- 型ポケット４から構成される分離層は深さ方向に広い幅を有しており、第１ｎ- 型ポケット２と第２ｎ- 型ポケット４の中に含有される導電性不純物の総計を十分な値以上にすることが可能となり、パンチスルー耐圧を向上することができる。例えばピーク濃度を１×１０16/ cm-3程度にして、第１ｎ- 型ポケット２の深さ方向の幅を７〜９μｍ以上とすることで、１００Ｖクラスの耐圧を満足することができる。
【００３３】
上記の本実施形態の半導体装置の製造方法について説明する。まず、図２（ａ）に示すように、ｐ型半導体基板１にｎ型の導電性不純物をイオン注入し、熱処理により導電性不純物を拡散させて第１ｎ- 型ポケット２を形成する。
【００３４】
次に、図２（ｂ）に示すように、エピタキシャル成長法によりｐ型半導体基板１の上層に第１ｎ型エピタシシャル層（第１半導体層）３を形成する。
【００３５】
次に、図２（ｃ）に示すように、第１ｎ型エピタシシャル層３にｎ型の導電性不純物をイオン注入し、熱処理により導電性不純物を拡散させて、第１ｎ- 型ポケット２と接続するように第２ｎ- 型ポケット４を形成する。このとき、第１ｎ型エピタシシャル層３の膜厚を７μｍとすると、例えば１２００℃２０時間程度の熱処理により拡散させることができる。
【００３６】
次に、図２（ｄ）に示すように、ｐ型の導電性不純物をイオン注入して熱処理により拡散させることで、第２ｎ- 型ポケット４中にｐ+ 型埋め込み層１０を、また、素子分離領域に素子分離用のｐ+ 型埋め込み層１１を拡散形成する。
【００３７】
次に、図３（ｅ）に示すように、第１ｎ型エピタシシャル層３の上層にエピタキシャル成長法により、第２ｎ型エピタキシャル層２０を形成する。
【００３８】
次に、図３（ｆ）に示すように、ｐ型の導電性不純物をイオン注入して熱処理により拡散させることで、第２ｎ型エピタシシャル層２０の表面からｐ+ 型埋め込み層１０に達するｐ型ウェル２１を形成し、さらにｐ型ウェル２１中にｐ+ 型埋め込み層１０に達するｐ+ 型プラグ２２を、素子分離領域にｐ+ 型埋め込み層１１に達するｐ+ 型分離層２３をそれぞれ形成する。このときの熱処理においては、ｐ+ 型埋め込み層１０およびｐ+ 型埋め込み層１１に含有される不純物なども第２ｎ型エピタキシャル層２０中に拡散して、図面に示すような拡散層の形状となる。
【００３９】
以降の工程としては、例えばｐ型ウェル２１中にはｎ+ 型グラフトベース２４およびｎ型ベース２５を形成し、また、ｐ+ 型プラグ２２中にｐ+ 型コレクタ２７を形成して、例えばＣＶＤ（Chemical Vapor Deposition ）法により酸化シリコンの絶縁膜４０を形成し、不純物の活性化のために熱処理により拡散を行い、その後でｎ型ベース２５中にｐ+ 型エミッタ２６を形成し、絶縁膜４０にベース領域、エミッタ領域およびコレクタ領域を選択的に開口してそれぞれに接続するベース取り出し電極Ｂ、エミッタ取り出し電極Ｅおよびコレクタ取り出し電極Ｃを形成して、図１（ａ）に示す高耐圧縦型ｐｎｐ接合型バイポーラトランジスタが形成される。その後にさらに上層配線などを形成して所望の半導体装置をすることができる。
【００４０】
上記の本実施形態の高耐圧縦型ｐｎｐ接合型バイポーラトランジスタを有する半導体装置は、従来の深さ方法に幅の広い分離層を第１ｎ- 型ポケット２および第２ｎ- 型ポケット４の２つに分けて形成することができるので、第１ｎ- 型ポケット２および第２ｎ- 型ポケット４のそれぞれを浅く形成することが可能となる。第１ｎ- 型ポケット２および第２ｎ- 型ポケット４は、従来の分離層を形成する工程よりも短時間で形成することができるので、分離層を形成するための製造工程時間を短縮することが可能となり、生産性を向上することができる。熱処理温度を上げる必要がないので、炉芯管が変形しやすくなるといいう問題などを生じない。
【００４１】
第２実施形態
図４は本実施形態の高耐圧縦型ｐｎｐ接合型バイポーラトランジスタを有する半導体装置の断面図であり、実質的に第１実施形態の半導体装置と同様であり、第１実施形態の半導体装置と異なる点として、ｐ型半導体基板１の上層に形成されている第１半導体層が下側第１ｎ型エピタシシャル層３および上側第１ｎ型エピタシシャル層５の積層体となっており、下側第１ｎ型エピタキシャル層３中に下側第２ｎ- 型ポケット４が形成されており、上側第１ｎ型エピタキシャル層５中に上側第２ｎ- 型ポケット６が形成されており、第１ｎ- 型ポケット２、下側第２ｎ- 型ポケット４および上側第２ｎ- 型ポケット６は重なり合う領域を有して接続している。
【００４２】
上記の本実施形態の半導体装置においても、第１実施形態と同様に、第１ｎ- 型ポケット２、下側第２ｎ- 型ポケット４および上側第２ｎ- 型ポケット６を、ｐ型半導体基板１と第２ｎ型エピタシシャル層２０を分離する分離層として機能させることができる。
【００４３】
上記の本実施形態の半導体装置の製造方法としては、ｐ型半導体基板１の上層に下側第１ｎ型エピタシシャル層３を形成した後にイオン注入して熱処理により拡散させることで下側第２ｎ- 型ポケット４を形成し、その上層に上側第１ｎ型エピタシシャル層５を形成し、イオン注入して熱処理により拡散させることで上側第２ｎ- 型ポケット６を形成する。この他の工程は、実質的に第１実施形態の製造方法と同様である。
【００４４】
上記の本実施形態の半導体装置の製造方法によれば、下側第２ｎ- 型ポケット４および上側第２ｎ- 型ポケット６の拡散のための熱処理工程において、下側第１ｎ型エピタシシャル層３を５μｍ、上側第１ｎ型エピタシシャル層５を５μｍの膜厚とすると、例えば１２００℃で６〜７時間程度の短時間の熱処理により拡散させることができる。この場合、上側第１ｎ型エピタシシャル層５の形成工程においては、表面濃度が１×１０16/ cm-3程度となるように不純物量を選定でき、拡散時間は１０００℃で３０分程度とすることができる。
【００４５】
第３実施形態
図５は本実施形態の高耐圧型の電界効果ＭＯＳトランジスタを有する半導体装置の断面図であり、ｐ型半導体基板１の上層に第１ｎ型エピタシシャル層（第１半導体層）３および第２ｎ型エピタシシャル層（第２半導体層）２０が積層して形成されており、絶縁膜４０により被覆されている。ｐ+ 型埋め込み層１１、ｐ+ 型分離層２３および素子分離絶縁膜４１により素子間の電気的な絶縁（分離）がされた領域において、ｐ型半導体基板１と第１ｎ型エピタキシャル層３の界面近傍からｐ型半導体基板１のかけて第１ｎ- 型ポケット２が形成されており、第１ｎ型エピタキシャル層３中に第２ｎ- 型ポケット４が形成されており、第１ｎ- 型ポケット２と第２ｎ- 型ポケット４は互いに重なり合う領域を有して接続している。
【００４６】
また、第２ｎ- 型ポケット４の上層にｐ+ 型埋め込み層１０が形成され、第２ｎ型エピタシシャル層２０の表面からｐ+ 型埋め込み層１０に達するｐ型ウェル２１と接続している。ｐ型ウェル２１上にゲート絶縁膜４２を介してゲート電極Ｇが形成されている。ゲート電極Ｇの一方の側部のｐ型ウェル２１中にはｐ+ 拡散層２８とｎ+ 拡散層２９からなるソース領域が形成されており、ソース電極Ｓに接続している。また、ゲート電極Ｇの他方の側部の第２ｎ型エピタシシャル層２０には、ｎ型拡散層３０が形成され、その中にｎ+ 拡散層３１が形成され、ドレイン電極Ｄに接続している。以上で、ゲート絶縁膜４２の下部にあたるｐ型ウェル２１領域がチャネル形成領域となる電界効果トランジスタとなる。
【００４７】
上記の本実施形態の半導体装置は、ゲート電極Ｇやソース・ドレイン領域を除いて、第１実施形態と同様にして形成することができ、従来の分離層を形成する工程よりも短時間で第１ｎ- 型ポケット２および第２ｎ- 型ポケット４を形成することができ、分離層を形成するための製造工程時間を短縮することが可能となり、生産性を上げることができる。
【００４８】
本発明の半導体装置およびその製造方法は、上記の実施の形態に限定されない。例えば、バイポーラトランジスタとしてｐｎｐ接合型について説明しているが、ｎｐｎ接合型でもよい。この場合は、ｎ型不純物とｐ型不純物を入れ替えることで形成することができる。また、第１半導体層としては、実施形態においてはｎ型としているが、ｐ型でもよい。その他、本発明の要旨を逸脱しない範囲で、種々の変更が可能である。
【００４９】
【発明の効果】
本発明の半導体装置によれば、第１導電型の半導体基板と第１半導体層中に形成された第２導電型の第１拡散層および第２拡散層を、半導体基板と第２半導体層を分離する分離層として機能させることができる。従来の深さ方法に幅の広い分離層を第１拡散層および第２拡散層の２つに分けて形成することができるので、第１拡散層と第２拡散層のそれぞれを浅く形成することが可能となる。第１拡散層および第２拡散層は、従来の分離層を形成する工程よりも短時間で形成することができるので、分離層を形成するための製造工程時間を短縮することが可能となり、生産性を向上することができる。
【００５０】
本発明の半導体装置の製造方法によれば、従来の深さ方法に幅の広い分離層を第１拡散層および第２拡散層の２つに分けて形成することができるので、第１拡散層と第２拡散層のそれぞれを浅く形成することが可能となる。従来の分離層を形成する工程よりも短時間で第１拡散層および第２拡散層を形成することができ、分離層を形成するための製造工程時間を短縮することが可能となり、生産性を上げることができる。熱処理温度を上げる必要がないので、炉芯管が変形しやすくなるという問題などを生じない。
【図面の簡単な説明】
【図１】図１（ａ）は本発明の第１実施形態にかかる半導体装置の断面図であり、図１（ｂ）は図１（ａ）に示す半導体装置の拡散層中の相対的な不純物の濃度のプロファイルを示す模式図である。
【図２】図２は本発明の第１実施形態にかかる半導体装置の製造方法の製造工程を示す断面図であり、（ａ）は第１ｎ- 型ポケットの形成工程まで、（ｂ）は第１ｎ型エピタキシャル層の形成工程まで、（ｃ）は第２ｎ- 型ポケットの形成工程まで、（ｄ）はｐ+ 型埋め込み層の形成工程までを示す。
【図３】図３は図２の続きの工程を示す断面図であり、（ｅ）は第２ｎ型エピタキシャル層の形成工程まで、（ｆ）はｐ+ 型プラグおよびｐ+ 型分離層の形成工程までを示す。
【図４】図４は本発明の第２実施形態にかかる半導体装置の断面図である。
【図５】図５は本発明の第３実施形態にかかる半導体装置の断面図である。
【図６】図６（ａ）は従来例にかかる半導体装置の断面図であり、図６（ｂ）は図６（ａ）に示す半導体装置の拡散層中の相対的な不純物の濃度のプロファイルを示す模式図である。
【図７】図７は従来例にかかる半導体装置の製造方法の製造工程を示す断面図であり、（ａ）はｎ- 型ポケットの形成工程まで、（ｂ）はｎ- 型ポケットの拡散工程まで、（ｃ）はｐ+ 型埋め込み層の形成工程までを示す。
【図８】図８は図７の続きの工程を示す断面図であり、（ｄ）はｎ型エピタキシャル層の形成工程まで、（ｅ）はｐ+ 型プラグおよびｐ+ 型分離層の形成工程までを示す。
【符号の説明】
１…ｐ型半導体基板、２…第１ｎ- 型ポケット、３…（下側）第１ｎ型エピタキシャル層、４…（下側）第２ｎ- 型ポケット、５…上側第１ｎ型エピタシシャル層、６…上側第２ｎ- 型ポケット、１０，１１…ｐ+ 型埋め込み層、２０…第２ｎ型エピタシシャル層、２１…ｐ型ウェル、２２…ｐ+ 型プラグ、２３…ｐ+ 型分離層、２４…ｎ+ 型グラフトベース、２５…ｎ型ベース、２６…ｐ+ 型エミッタ、２７…ｐ+ 型コレクタ、２８…ｐ+ 拡散層、２９…ｎ+ 拡散層、３０…ｎ型拡散膜、３１…ｎ+ 拡散層、４０…絶縁膜、４１…素子分離絶縁膜、４２…ゲート絶縁膜、Ｅ…エミッタ取り出し電極、Ｂ…ベース取り出し電極、Ｃ…コレクタ取り出し電極、Ｇ…ゲート電極、Ｓ…ソース電極、Ｄ…ドレイン電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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