(57)【特許請求の範囲】
【請求項１】
複数のメモリブロックに分割化されたメモリセルアレイを有し、各メモリブロックについてＳＡＭポート及びＲＡＭポートを備えるデュアルポートメモリ装置において、
複数のメモリブロックのそれぞれの一方の側にＳＡＭポートが配置され、他方の側にＲＡＭポートが配置され、かつ、隣接する２つのメモリブロックがそれらの間に配置されたＳＡＭポート又はＲＡＭポートを共有することを特徴とするデュアルポートメモリ装置。
【請求項２】
各ＲＡＭポートは、
データ感知増幅を行うセンスアンプと、
データを出力するメモリブロックを選択するための分離信号により制御されてメモリブロックのビット線対とセンスアンプを選択的に接続させる第１のスイッチ手段と、
カラム選択のためのカラム選択信号により制御され、選択されてセンスアンプにつながれたビット線対とデータ入出力線対を接続させる第２のスイッチ手段と、
を含むことを特徴とする請求項１記載のデュアルポートメモリ装置。
【請求項３】
各ＳＡＭポートは、
データをラッチするラッチ手段と、
データ転送するメモリブロックを選択するためのデータ転送信号により制御されてメモリブロッのビット線対とラッチ手段を選択的に接続させる第１のスイッチ手段と、
カラム選択のためのＳＡＭカラム選択信号により制御されてラッチ手段とシリアルデータ入出力線対を接続させる第２のスイッチ手段と、
を含むことを特徴とする請求項１又は請求項２記載のデュアルポートメモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はマルチポートメモリ装置に関し、特に、多数のメモリブロックの間にシリアルデータ入出力を担当するＳＡＭポートとランダムデータ入出力を担当するＲＡＭポートとを有するデュアルポートメモリ装置に関する。
【０００２】
【従来の技術】
近年のメモリ装置の大容量化に伴って、メモリセルアレイを多数のメモリブロックに分割して駆動することにより動作電流を減少させる方式が開発されてきている。このようなメモリ装置では、入力されるアドレス信号によりメモリブロックが選択されて活性化され、メモリブロックに提供されたセンスアンプ及び入出力線を通じてデータアクセスが遂行される。したがって、メモリセルアレイが更に多くのメモリブロックに細分化されるほどデータ入出力に関係するセンスアンプ及び入出力線も一層増加することになり、これらが占める面積が大きくなるという短所がある。この点が大容量化されるにつれより深刻になってきているため、これを解決するために、隣接するメモリブロックがセンスアンプ及び入出力線を共有するようにした技術が１９９１年の米国特許第５，０１４，２４６号に開示されている。
【０００３】
このような傾向の下、シリアルデータ入出力動作を遂行するＳＡＭ（Serial Access Memory）ポートとランダムデータ入出力動作を遂行するＲＡＭ（Random Access Memory）ポートとを有するデュアルポートメモリ装置においてもブロック化が進められている。デュアルポートメモリ装置をブロック単位で分割して動作させるためには、ＳＡＭポート及びＲＡＭポートの両者を各メモリブロックごとに提供しておく必要がある。これに関して、隣接する２つのメモリブロックがＳＡＭポートを共有する技術が１９９１年の米国特許第４，９８４，２１４号に開示されている。
【０００４】
図３は、このような従来のデュアルポートメモリ装置のメモリブロックについて示すブロック構成図で、隣接するメモリブロックがＳＡＭポートを共有した構成をもつデュアルポートメモリ装置について示している。同図を参照して従来のＳＡＭポート共有技術に関して説明する。
【０００５】
このデュアルポートメモリ装置は、隣接する２つのメモリブロック１０、１２がＳＡＭポート１４、すなわちＳＡＭ及びシリアルデータ入出力線を共有している。一方、ＲＡＭポート１６、１８は、各メモリブロック１０、１２に対しそれぞれ設けられている。つまり、メモリブロック１０は、ＲＡＭポート１６を通じてランダムアクセスを実行し、ＳＡＭポート１４を通じてシリアルアクセスを実行する。そしてメモリブロック１２は、ＲＡＭポート１８を通じてランダムアクセスを実行し、隣接するメモリブロック１０と共有するＳＡＭポート１４を通じてシリアルアクセスを実行する。
【０００６】
この構成によれば、デュアルポートメモリ装置は、ＲＡＭポートをそれぞれ１つずつ備えた２つのメモリブロックがＳＡＭポートを共有する構成をもち、この構成が反復されてメモリ装置全体が構成されている。したがって、ＳＡＭポートの数はメモリブロック数の半分に減少する。
【０００７】
しかしながら一方では、各メモリブロックに１対１でＲＡＭポートが設けられるので、ＳＡＭポートの減少という利点はあるもののＲＡＭポートの占める面積が未だ大きく、より高集積化されるメモリ装置に適用するには改善の余地が残されている。
【０００８】
【発明が解決しようとする課題】
したがって本発明の目的は、周辺回路の占める面積を更に減少させて集積度を高められるようにしたデュアルポートメモリ装置を提供することにある。
【０００９】
【課題を解決するための手段】
このような目的を達成するために、本発明によるデュアルポートメモリ装置は、ＳＡＭポート及びＲＡＭポートを少なくとも２つのメモリブロックで共有化することを大きな特徴とする。
【００１０】
そして特に、１つのメモリブロックが、一方の側で隣接するメモリブロックとＳＡＭポートを共有すると共に他方の側で隣接するメモリブロックとＲＡＭポートを共有するように構成することを特徴とする。この構成によれば、メモリブロックの各間にＳＡＭポートとＲＡＭポートとを交互に配置させる形態とできるので、レイアウトしやすく、回路構成も簡単なものですむ。
【００１１】
【実施例】
以下、本発明の好適な実施例を添付の図面を参照して詳細に説明する。ただし、以下に説明する特定の詳細、例えばメモリブロックの数等は、本発明の全般的な理解を助けるために提示するもので、本発明はこれらに限定されるものではない。
【００１２】
図１に、本発明によるデュアルポートメモリ装置のメモリセルアレイの一実施例をブロック図で示す。この例に示す多数のメモリブロックは、同じ半導体基板上に形成したものであり、１つのメモリブロックが、一方の側で隣接するメモリブロックとＳＡＭポートを共有すると共に他方の側で隣接するメモリブロックとＲＡＭポートを共有する構成を有している。また、図２に示すのは、図１に示す構成を可能とする回路の具体例である。
【００１３】
メモリセルアレイは８個のメモリブロックＭＢ１〜ＭＢ８に分割されており、各メモリブロックの一方の側にはＳＡＭポートＳＰ１〜ＳＰ５が配置され、他方の側にはＲＡＭポートＲＰ１〜ＲＰ５が配置されている。各ＳＡＭポートＳＰ１〜ＳＰ５はＳＡＭカラムデコーダ２０により共通制御され、また各ＲＡＭポートＲＰ１〜ＲＰ５はＲＡＭカラムデコーダ２２により共通制御される。
【００１４】
より具体的には、第１メモリブロックＭＢ１の一方の側にはＲＡＭポートＲＰ１が配置され、他方の側、すなわち第１メモリブロックＭＢ１と第２メモリブロックＭＢ２との間にはＳＡＭポートＳＰ１が配置される。さらに第２メモリブロックＭＢ２と第３メモリブロックＭＢ３との間にはＲＡＭポートＲＰ２が配置され、そして第３メモリブロックＭＢ３と第４メモリブロックＭＢ４との間にはＳＡＭポートＳＰ２が配置されている。つまり、図１に示すメモリセルアレイは、ＲＡＭポート→メモリブロック→ＳＡＭポート→メモリブロック→ＲＡＭポート→  ……の順序で配置されている。そのために、第２メモリブロックＭＢ２は、第１メモリブロックＭＢ１とＳＡＭポートＳＰ１を共有すると共に第３メモリブロックＭＢ３とＲＡＭポートＲＰ２を共有する。そして、第３メモリブロックＭＢ３は、第４メモリブロックＭＢ４とＳＡＭポートＳＰ２を共有する。以下のメモリブロックも同様とされる。ただし、端部に位置する第１メモリブロックＭＢ１及び第８メモリブロックＭＢ８にはそれぞれ専用のＲＡＭポートＲＰ１、ＲＰ５が配置され、それによりランダムアクセスが実行される。尚、ＳＡＭポートの位置とＲＡＭポートの位置を相互に置換えて構成することも可能である。
【００１５】
このようにメモリセルアレイは、全体的にみると８個のメモリブロックに分割され、そして、分割されたメモリブロックは４個のＳＡＭポートのいずれかを通じてシリアルアクセスを実行し、５個のＲＡＭポートのいずれかを通じてランダムアクセスを実行する。したがって、ＳＡＭポート数だけでなくＲＡＭポート数をも減少させられるので集積化に有利で、メモリセルアレイが更に多くのブロックに分割化される高集積のメモリ装置に非常に有用となる。
【００１６】
このようなＲＡＭポート及びＳＡＭポートの共有化を可能とする具体的な回路例について図２を参照して説明する。尚、同図は一部分のみを代表的に示したものである。
【００１７】
メモリブロック４０は、一方の側で、隣接したメモリブロック４２とＳＡＭポート４６を共有すると共に、他方の側で、隣接したメモリブロック４４とＲＡＭポート４８を共有している。例えば、メモリブロック４０は図１の第３メモリブロックＭＢ３に相当し、ＳＡＭポート４６は図１のＳＡＭポートＳＰ２、ＲＡＭポート４８は図１のＲＡＭポートＲＰ２に相当する。
【００１８】
ＳＡＭポート４６は、１対の入出力線に出力端子及び入力端子が互い違いに接続されてラッチ手段として動作する２つのインバータＩＮＶ１、ＩＮＶ２からなるＳＡＭ（シリアルアクセスメモリ）５０と、データ転送信号ＤＴＰＬ、ＤＴＰＲをゲートに受けて制御され、チャネルを通じてメモリブロック４０、４２のビット線対ＢＬ・バーＢＬをＳＡＭ５０の入出力線対に選択的に接続させるスイッチ手段としてのＮチャネルトランジスタＮ１、Ｎ２、Ｎ３、Ｎ４と、カラムを選択指定するためにＳＡＭカラムデコーダ２０から出力されるＳＡＭカラム選択信号ＳＣＳＬをゲートに受けて制御され、チャネルを通じてＳＡＭ５０の入出力線対をシリアルデータ入出力線対ＳＩ／Ｏ・バーＳＩ／Ｏに接続させるスイッチ手段としてのＮチャネルトランジスタＮ５、Ｎ６と、から構成される。
【００１９】
ＮチャネルトランジスタＮ１、Ｎ２を制御する第１データ転送信号ＤＴＰＬとＮチャネルトランジスタＮ３、Ｎ４を制御する第２データ転送信号ＤＴＰＲとは、データ転送を行うメモリブロックを選択するために発生される信号で、この例の場合は相補的に活性化され、したがって、メモリブロック４２又はメモリブロック４０から出力されるデータは選択的にＳＡＭ５０でラッチされる。
【００２０】
ＲＡＭポート４８は、メモリブロック４０、４４のデータ感知増幅を行うＰＭＯＳセンスアンプ５２、５４及びＮＭＯＳセンスアンプ５６と、分離信号ＩＳＯＬ、ＩＳＯＲをゲートに受けて制御され、メモリブロック４０、４４のビット線対ＢＬ・バーＢＬを選択的にＮＭＯＳセンスアンプ５６に接続させるスイッチ手段としての分離トランジスタＮ７、Ｎ８、Ｎ９、Ｎ１０と、カラムを選択指定するためにＲＡＭカラムデコーダ２２から出力されるカラム選択信号ＣＳＬをゲートに受けて制御され、チャネルを通じて、ＮＭＯＳセンスアンプ５６につながれたビット線対ＢＬ・バーＢＬをデータ入出力線対Ｉ／Ｏ・バーＩ／Ｏに接続させるスイッチ手段としてのＮチャネルトランジスタＮ１１、Ｎ１２と、から構成される。
【００２１】
メモリブロック４０用のＰＭＯＳセンスアンプ５２とＮＭＯＳセンスアンプ５６との間に位置する分離トランジスタＮ７、Ｎ８のゲートには第１分離信号ＩＳＯＬが、メモリブロック４４用のＰＭＯＳセンスアンプ５４とＮＭＯＳセンスアンプ５６との間に位置する分離トランジスタＮ９、Ｎ１０のゲートには第２分離信号ＩＳＯＲが、それぞれ印加される。これら分離信号ＩＳＯＬ、ＩＳＯＲは、データ出力を行うメモリブロックを選択するために発生される信号で、この例の場合は相補的に活性化される。したがってデータ入出力線対Ｉ／Ｏ・バーＩ／Ｏには、メモリブロック４０から出力されるデータ又はメモリブロック４４から出力されるデータが選択的に送られる。
【００２２】
次に、メモリブロック４０が選択される場合を一例として、このデュアルポートメモリ装置のデータアクセスを説明する。
【００２３】
まず、シリアルアクセスについて説明する。このときは、メモリブロック４０のビット線対ＢＬ・バーＢＬとＳＡＭ５０の入出力線対を接続し、メモリブロック４２のビット線対ＢＬ・バーＢＬとＳＡＭ５０の入出力線対を分離しなければならないので、第１データ転送信号ＤＴＰＬは論理“ロウ”レベル（以下、ロウレベル）、第２データ転送信号ＤＴＰＲは論理“ハイ”レベル（以下、ハイレベル）でそれぞれ印加される。したがって、ＮチャネルトランジスタＮ１、Ｎ２がＯＦＦ、ＮチャネルトランジスタＮ３、Ｎ４がＯＮとなるので、ＳＡＭ５０の入出力線対とメモリブロック４０のビット線対ＢＬ・バーＢＬが接続される。そして、ＳＡＭカラム選択信号ＳＣＳＬがハイレベルで印加されるとＮチャネルトランジスタＮ５、Ｎ６がＯＮとなり、これにより、シリアルデータ入出力線対ＳＩ／Ｏ・バーＳＩ／ＯとＳＡＭ５０との間でデータアクセスが実行される。
【００２４】
続いてランダムアクセスについて説明する。このときは、メモリブロック４０のアクセスを行うために、第１分離信号ＩＳＯＬがハイレベル、第２分離信号ＩＳＯＲがロウレベルで印加され、したがって、分離トランジスタＮ７、Ｎ８がＯＮとなる一方、分離トランジスタＮ９、Ｎ１０がＯＦＦとなる。そして、カラム選択信号ＣＳＬがハイレベルで印加されるとＮＭＯＳトランジスタＮ１１、Ｎ１２がＯＮとなり、これにより、メモリブロック４０のビット線対ＢＬ・バーＢＬはデータ入出力線Ｉ／Ｏ・バーＩ／Ｏと接続される。これに際して、ビット線対ＢＬ・バーＢＬの間に接続されているＰＭＯＳセンスアンプ５２及びＮＭＯＳセンスアンプ５６は、各制御信号ＰＳＬ、ＮＳの論理レベルに応答して感知増幅動作を実行する。
【００２５】
このようにして、１つのメモリブロックが一方の側で隣接するメモリブロックとＳＡＭポートを共有すると共に他方の側で隣接するメモリブロックとＲＡＭポートを共有した構成をもってデータアクセスが可能とされる。尚、メモリブロックのうち、端部にそれぞれ位置した２つのメモリブロックについては、専用の（すなわち共有しない）ＲＡＭポート（又はＳＡＭポート）によりアクセスが実行される。
【００２６】
【発明の効果】
以上述べてきたように本発明の構成によれば、ＳＡＭポート及びＲＡＭポートを共に共有させるようにしたので、ＳＡＭポートに加えてＲＡＭポートの数も大幅に減少させることが可能となり、周辺回路の専有面積を更に減らすことができ集積化に非常に有利である。これは特に、集積化が進められメモリセルアレイが更に細分化されてメモリブロック数が増えるほど有用である。
【図面の簡単な説明】
【図１】  本発明によるデュアルポートメモリ装置の実施例を説明するメモリセルアレイのブロック図。
【図２】  図１に示すメモリセルアレイにおける各メモリブロックとＳＡＭポート及びＲＡＭポートとの接続部分の具体例を示す回路図。
【図３】  従来におけるデュアルポートメモリ装置を説明するメモリセルアレイのブロック図。
【符号の説明】
ＭＢ１〜ＭＢ８  メモリブロック
ＲＰ１〜ＲＰ５  ＲＡＭポート
ＳＰ１〜ＳＰ４  ＳＡＭポート
２０  ＳＡＭカラムデコーダ
２２  ＲＡＭカラムデコーダ
４０、４２、４４  メモリブロック
４６  ＳＡＭポート
４８  ＲＡＭポート
【図１】
0003729280.tif 000002
【図２】
0003729280.tif 000003
【図３】
0003729280.tif 000004