(57)【特許請求の範囲】
【請求項１】
各アームに電圧駆動型半導体素子を直列接続してなる電力変換装置に対し、その電圧駆動型半導体素子のスイッチングを制御する制御装置と、この制御装置からの信号に基づき前記各電圧駆動型半導体素子をオン，オフ駆動する駆動回路と、前記電圧駆動型半導体素子に印加される電圧を検出し過電圧かどうかを判断する過電圧判別回路と、前記電圧駆動型半導体素子のターンオフ時に再び電圧駆動型半導体素子をオンさせる再オン回路とを設け、
前記各直列接続された電圧駆動型半導体素子のターンオフタイミングの差により、各電圧駆動型半導体素子の印加電圧にアンバランスが発生したときは、過電圧を検出し、過電圧が印加された電圧駆動型半導体素子を再オンさせることにより、電圧駆動型半導体素子への過電圧印加およびそれにもとづく素子破壊を防止することを特徴とする電圧駆動型半導体素子のゲート駆動回路。
【請求項２】
再オン時のゲート電圧を、前記電圧駆動型半導体素子のしきい値付近の値の電圧レベルに設定することにより、再オン時の発生損失を低減することを特徴とする請求項１に記載の電圧駆動型半導体素子のゲート駆動回路。
【請求項３】
前記各電圧駆動型半導体素子のターンオフ時のゲート電圧を、しきい値電圧と逆バイアス電圧との間の任意の電圧に一定時間クランプするクランプ回路を付加し、再オンまでの時間を高速化したことを特徴とする請求項１に記載の電圧駆動型半導体素子のゲート駆動回路。
【請求項４】
各アームに電圧駆動型半導体素子を直列接続してなる電力変換装置に対し、その電圧駆動型半導体素子のスイッチングを制御する制御装置と、この制御装置からのオン，オフ信号に基づき前記各電圧駆動型半導体素子をオン，オフ駆動する駆動回路と、前記電圧駆動型半導体素子に印加される電圧を検出し過電圧かどうかを判断する過電圧判別回路と、前記電圧駆動型半導体素子のターンオフ時に再び電圧駆動型半導体素子を活性領域内でオンさせる再オン回路と、この再オン回路の動作を停止させる再オン停止回路と、電圧駆動型半導体素子のゲート電圧を放電させるリセット回路と、前記制御装置からのオン信号による電圧駆動型半導体素子のオン動作を一定時間遅らせるタイマー回路とを設け、
前記制御装置からオフ信号が発せられたときに前記各直列接続された電圧駆動型半導体素子のターンオフタイミングの差により、各電圧駆動型半導体素子の印加電圧にアンバランスが発生したときは、過電圧を検出し、過電圧が印加された電圧駆動型半導体素子を活性領域内で再オンさせて、該電圧駆動型半導体素子への過電圧印加およびそれにもとづく素子破壊を防止している期間中に
前記制御装置からオン信号が発せられたときには、前記再オン停止回路とリセット回路とを同時に動作させて前記電圧駆動型半導体素子のゲート電圧を放電させた後に、前記電圧駆動型半導体素子をオン動作を開始させることにより、前記各直列接続された電圧駆動型半導体素子のターンオンタイミングの差による各電圧駆動型半導体素子への過電圧印加およびそれにもとづく素子破壊を防止することを特徴とする電圧駆動型半導体素子のゲート駆動回路。
【請求項５】
各アームに電圧駆動型半導体素子を直列接続してなる電力変換装置に対し、その電圧駆動型半導体素子のスイッチングを制御する制御装置と、この制御装置からのオン，オフ信号に基づき前記各電圧駆動型半導体素子をオン，オフ駆動する駆動回路と、前記電圧駆動型半導体素子に印加される電圧を検出し過電圧かどうかを判断する過電圧判別回路と、前記電圧駆動型半導体素子のターンオフ時に再び電圧駆動型半導体素子を活性領域内でオンさせる再オン回路と、この再オン回路の動作を監視する再オン動作監視回路と、前記再オン回路が動作したときには次のターンオフタイミングを所定の時間遅らせるタイミング調整回路とを設け、
前記制御装置からオフ信号が発せられたときに前記各直列接続された電圧駆動型半導体素子のターンオフタイミングの差により、各電圧駆動型半導体素子の印加電圧にアンバランスが発生したときは、過電圧を検出し、過電圧が印加された電圧駆動型半導体素子を活性領域内で再オンさせ、この再オン動作後、該制御装置から次のオフ信号が発せられたときには、このオフ信号にもとづくターンオフタイミングを所定の時間遅らせることにより、前記各直列接続された電圧駆動型半導体素子それぞれの電圧分担を均一化させて、各電圧駆動型半導体素子への過電圧印加およびそれにもとづく素子破壊を防止することを特徴とする電圧駆動型半導体素子のゲート駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電力変換装置における電圧駆動型半導体素子のゲート駆動回路、特に電力変換回路を高電圧化するために各アームに電圧駆動型半導体素子を直列接続して構成された電力変換装置における、電圧駆動型半導体素子のゲート駆動回路に関する。
【０００２】
【従来の技術】
図８に、電力変換装置で高電圧化を図るために、ＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）を各アームに直列接続した場合の従来例で、ＩＧＢＴを直列接続したインバータ１相分の回路を示す。
【０００３】
図示のように、この回路はＩＧＢＴＱ１，Ｑ２（上アーム）とＱ３，Ｑ４（上アーム）、直流電源Ｅｄ、スナバコンデンサＣｓ１，Ｃｓ２、スナバダイオードＤｓ１，Ｄｓ２、スナバ抵抗Ｒｓ１，Ｒｓ２、および各ＩＧＢＴ対応の充放電スナバ回路（ＲＣＤスナバ回路）などから構成される。
【０００４】
ＧＤＵ１〜ＧＤＵ４はＱ１〜Ｑ４のゲート駆動回路で、具体的には例えば図９に示すように、ＩＧＢＴをオン，オフさせるためのトランジスタＴＲ１，ＴＲ２およびインターフェイス回路ＩＦなどから構成される。
【０００５】
図１０に図８，９の動作波形図を示す。
図１０はＱ１がターンオフしてから、時間Δｔ時間だけ遅れてＱ２がターンオフ動作を開始した場合を示している。すなわち、ＩＧＢＴを直列接続して運転する場合、図１０に示すように、素子特性のばらつき等により、ＩＧＢＴのターンオフタイミングに違いが生じると、各ＩＧＢＴの電圧分担にアンバランスが発生する。これは、Ｑ１が早くオフしてしまうと、Ｑ２はオンしているために、Ｑ１だけに電圧が印加されてしまうためである。このようなわけで電圧アンバランスが発生するが、その対策として、各ＩＧＢＴ対応に充放電スナバ回路（図８ではＲＣＤスナバ回路）を付加することによって、Ｑ１（先にオフしたＩＧＢＴ）の電圧変化率（ｄｖ／ｄｔ）を低減させ、Ｑ２（遅れてオフするＩＧＢＴ）がオフするまでの期間（Δｔ）にＱ１に印加される電圧を抑制する。
【０００６】
【発明が解決しようとする課題】
ＩＧＢＴを直列接続して用いる場合、上述のように、各ＩＧＢＴに充放電スナバ回路を付加することにより、ターンオフタイミングがずれた場合の電圧アンバランスによる過電圧印加やそれによる素子破壊を防ぐことができるが、許容し得る時間差を増加させようとすると、付加するスナバのコンデンサ容量を大きくしなければならず、そうすると発生損失が増大するために抵抗Ｒの形状が大きくなり、装置自体も大きくなるなどの問題がある。
したがって、この発明の課題はスナバ回路のコンデンサ容量を大きくすることなく、ＩＧＢＴの高速な保護と再オン時の損失低減を図ることにある。
【０００７】
【課題を解決するための手段】
このような課題を解決するために、請求項１の発明では、各アームに電圧駆動型半導体素子を直列接続してなる電力変換装置に対し、その電圧駆動型半導体素子のスイッチングを制御する制御装置と、この制御装置からの信号に基づき前記各電圧駆動型半導体素子をオン，オフ駆動する駆動回路と、前記電圧駆動型半導体素子に印加される電圧を検出し過電圧かどうかを判断する過電圧判別回路と、前記電圧駆動型半導体素子のターンオフ時に再び電圧駆動型半導体素子をオンさせる再オン回路とを設け、
前記各直列接続された電圧駆動型半導体素子のターンオフタイミングの差により、各電圧駆動型半導体素子の印加電圧にアンバランスが発生したときは、過電圧を検出し、過電圧が印加された電圧駆動型半導体素子を再オンさせることにより、電圧駆動型半導体素子への過電圧印加およびそれにもとづく素子破壊を防止するようにしている。
【０００８】
上記請求項１の発明においては、再オン時のゲート電圧を、前記電圧駆動型半導体素子のしきい値付近の値の電圧レベルに設定することにより、再オン時の発生損失を低減することができ（請求項２の発明）、または、前記各電圧駆動型半導体素子のターンオフ時のゲート電圧を、しきい値電圧と逆バイアス電圧との間の任意の電圧に一定時間クランプするクランプ回路を付加し、再オンまでの時間を高速化することができる（請求項３の発明）。
【０００９】
また請求項４の発明では、各アームに電圧駆動型半導体素子を直列接続してなる電力変換装置に対し、その電圧駆動型半導体素子のスイッチングを制御する制御装置と、この制御装置からのオン，オフ信号に基づき前記各電圧駆動型半導体素子をオン，オフ駆動する駆動回路と、前記電圧駆動型半導体素子に印加される電圧を検出し過電圧かどうかを判断する過電圧判別回路と、前記電圧駆動型半導体素子のターンオフ時に再び電圧駆動型半導体素子を活性領域内でオンさせる再オン回路と、この再オン回路の動作を停止させる再オン停止回路と、電圧駆動型半導体素子のゲート電圧を放電させるリセット回路と、前記制御装置からのオン信号による電圧駆動型半導体素子のオン動作を一定時間遅らせるタイマー回路とを設け、
前記制御装置からオフ信号が発せられたときに前記各直列接続された電圧駆動型半導体素子のターンオフタイミングの差により、各電圧駆動型半導体素子の印加電圧にアンバランスが発生したときは、過電圧を検出し、過電圧が印加された電圧駆動型半導体素子を活性領域内で再オンさせて、該電圧駆動型半導体素子への過電圧印加およびそれにもとづく素子破壊を防止している期間中に
前記制御装置からオン信号が発せられたときには、前記再オン停止回路とリセット回路とを同時に動作させて前記電圧駆動型半導体素子のゲート電圧を放電させた後に、前記電圧駆動型半導体素子をオン動作を開始させることにより、前記各直列接続された電圧駆動型半導体素子のターンオンタイミングの差による各電圧駆動型半導体素子への過電圧印加およびそれにもとづく素子破壊を防止するようにしている。
【００１０】
さらに請求項５の発明では、各アームに電圧駆動型半導体素子を直列接続してなる電力変換装置に対し、その電圧駆動型半導体素子のスイッチングを制御する制御装置と、この制御装置からのオン，オフ信号に基づき前記各電圧駆動型半導体素子をオン，オフ駆動する駆動回路と、前記電圧駆動型半導体素子に印加される電圧を検出し過電圧かどうかを判断する過電圧判別回路と、前記電圧駆動型半導体素子のターンオフ時に再び電圧駆動型半導体素子を活性領域内でオンさせる再オン回路と、この再オン回路の動作を監視する再オン動作監視回路と、前記再オン回路が動作したときには次のターンオフタイミングを所定の時間遅らせるタイミング調整回路とを設け、
前記制御装置からオフ信号が発せられたときに前記各直列接続された電圧駆動型半導体素子のターンオフタイミングの差により、各電圧駆動型半導体素子の印加電圧にアンバランスが発生したときは、過電圧を検出し、過電圧が印加された電圧駆動型半導体素子を活性領域内で再オンさせ、この再オン動作後、該制御装置から次のオフ信号が発せられたときには、このオフ信号にもとづくターンオフタイミングを所定の時間遅らせることにより、前記各直列接続された電圧駆動型半導体素子それぞれの電圧分担を均一化させて、各電圧駆動型半導体素子への過電圧印加およびそれにもとづく素子破壊を防止するようにしている。
【００１１】
【発明の実施の形態】
図１はこの発明の第１の実施の形態を示す構成図で、図８と同じく上，下アームにＩＧＢＴを２直列接続した例である。すなわち、外見上は各ＩＧＢＴのＲＣＤスナバ回路がＲＣスナバ回路になった程度であるが、ゲート駆動装置ＧＤＵが図２に示すように、図９に示すゲート駆動回路に対して過電圧判別回路ＯＶと再オン回路ＲＯとを付加した点で異なっている。過電圧判別回路ＯＶは、検出抵抗Ｒｄによって検出された電圧が過電圧かどうかを判別するものであり、再オン回路ＲＯは、ＩＧＢＴのターンオフ時にこれを再オンさせるものである。
【００１２】
図１，図２の動作について図３を参照して説明する。
いま、Ｑ１が先にターンオフすると、Ｑ１のコレクタ・エミッタ間電圧ＶCEが上昇を始め、検出抵抗Ｒｄによって検出される電圧が過電圧検知レベルに達すると、過電圧判別回路ＯＶにて過電圧と判断される。これにより再オン回路ＲＯが動作するので、Ｑ１をターンオン（再オン）させる。Ｑ１が再オンすると、Ｑ１のコレクタ・エミッタ間電圧ＶCEが下降して行くので、Ｑ２がターンオフするまでの時間Δｔの間、Ｑ１に過電圧が印加されるのを防止することができる。
【００１３】
図４はこの発明の第２の実施の形態を説明するための説明図である。
これは、再オン回路ＲＯにおける再オン時のゲート電圧ＶGEを、電圧駆動型半導体素子のしきい値付近の電圧とするものである。図４の実線がこの場合のゲート電圧ＶGEを示し、再オンレベルが高い点線の場合と比べて、再オン終了後に逆バイアス電圧に戻すまでの時間が低減できるため、再オン期間中のコレクタ電流の増加を低減することができる。また、図５の再オン動作時のＩＧＢＴ動作軌跡に示すように、再オン時のゲート電圧ＶGEを電圧駆動型半導体素子のしきい値付近の電圧とすることで、素子の活性領域内で再オン動作をすることになるので、流し得るコレクタ電流がゲート電圧で制限され、再オン動作時の電流を低減できる。図５において、この発明のようにしたときの再オン電圧値ＶGE1 、再オン電圧値が高い場合をＶGE2 としたときのそれぞれの電流制限値をＩC1，ＩC2とすると、ＩC1＜ＩC2となり、流し得るコレクタ電流が低減されることが分かる。その結果、損失の増加を阻止することができる。
【００１４】
図６はこの発明の第３の実施の形態を示す構成図で、図２に示すものに対し、さらにゲート電圧クランプ回路ＧＣを付加して構成される。図７にこのようなゲート電圧クランプ回路ＧＣがある場合と無い場合の動作波形を比較して示す。すなわち、ＩＧＢＴのコレクタ・エミッタ間電圧ＶCEが過電圧検知レベルに達してから、再オン回路ＲＯが働いてゲート電圧がしきい値になり、ＩＧＢＴが再オン動作を開始するまでの時間は、ゲート電圧クランプ回路ＧＣがある場合はＴ３、ない場合はＴ４で、Ｔ３＜Ｔ４となり、ＩＧＢＴ再オン動作の高速化を図ることができる。これにより、電圧変化率（ｄｖ／ｄｔ）の高い素子の過電圧印加による素子破壊を防ぐことができる。
【００１５】
図２に示した構成で、この電力変換装置がパルス幅変調（ＰＷＭ）制御によりＩＧＢＴをオン，オフさせる場合に、前記制御装置からオフ信号が発せられ、前述の如く一方のＩＧＢＴのコレクタ・エミッタ間電圧ＶCEが過電圧検知レベルに達してから、再オン回路ＲＯが働いてゲート電圧がしきい値付近となり、このＩＧＢＴが活性領域内で再オンし、他方のＩＧＢＴのゲート電圧は逆バイアスＮ１５の状態で、前記制御装置からオン信号が発せられるときには、双方のＩＧＢＴのターンオンタイミングがずれ、その結果、他方のＩＧＢＴに過電圧が印加され素子破壊を招く恐れがあった。
【００１６】
図１１は上述の問題点を解決するこの発明の第４の実施の形態を示す構成図で、図２に示すものに対し、さらに再オン停止回路ＲＦとリセット回路ＧＲとタイマー回路ＯＴとを付加して構成される。図１２にこれらの回路が付加されたときの動作波形を示す。
【００１７】
図１，図１１の動作について図１２を参照して説明する。
いま、直列接続された電圧駆動形半導体素子Ｑ１のゲート電圧ＶGEがＱ１のしきい値付近の値に制御され、これに対して電圧駆動形半導体素子Ｑ２のゲート電圧ＶGEは通常のオフ状態である逆バイアスＮ１５になっている状態で、前記制御装置からオン信号が発せられると、タイマー回路ＯＴによりＩＧＢＴのターンオン動作を一定の時間Δｔ２だけ遅らせ、このΔｔ２の間に、再オン停止回路ＲＦにより再オン回路ＲＯの動作を停止させつつ、リセット回路ＧＲによりＩＧＢＴのゲート電圧を逆バイアスＮ１５までさげる。
【００１８】
従って、前記Δｔ２経過直前では双方のＩＧＢＴのゲート電圧は共に逆バイアスＮ１５の状態にあり、該Δｔ２経過後からＩＧＢＴのターンオン動作を開始することにより、Ｑ１，Ｑ２間のターンオンタイミングの差がより小さくでき、過電圧印加とそれによる素子破壊を防止することができる。
【００１９】
また、図２に示した構成で、この電力変換装置がパルス幅変調（ＰＷＭ）制御によりＩＧＢＴをオン，オフさせる場合に、前記制御装置からオフ信号が発せられ、前述の如く一方のＩＧＢＴのコレクタ・エミッタ間電圧ＶCEが過電圧検知レベルに達してから、再オン回路ＲＯが働いてゲート電圧がしきい値付近となり、このＩＧＢＴが活性領域内で再オンさせる。しかしながら、この再オン動作を前述のオフ信号に基づくターンオフ動作毎に繰り返すと、当該するＩＧＢＴの損失が増大するという難点があった。
【００２０】
図１３は上述の問題点を解決するこの発明の第５の実施の形態を示す構成図で、図２に示すものに対し、さらに再オン動作監視回路ＣＫとタイミング調整回路ＴＣとを付加して構成される。図１４にこれらの回路が付加されたときの動作波形を示す。
【００２１】
図１，図１３の動作について図１４を参照して説明する。
いま、直列接続された電圧駆動型半導体素子Ｑ１，Ｑ２のターンオフタイミング差Δｔ３によりＱ１のコレクタ・エミッタ電圧間電圧ＶCEが過電圧検出レベルに到達すると、再オン回路ＲＯによりＱ１のゲート電圧ＶGEがＱ１のしきい値付近の値に制御される。このとき、再オン動作監視回路ＣＫにより再オン回路ＲＯが動作したことをタイミング調整回路ＴＣに伝達され、タイミング調整回路ＴＣでは、前記制御装置からの次のオフ信号にもとづくターンオフタイミングを所定の時間遅らせるように制御し、その結果、Ｑ１，Ｑ２のターンオフタイミング差Δｔ４（＜Δｔ３）となり、Ｑ１，Ｑ２それぞれのコレクタ・エミッタ電圧間電圧ＶCEがより等しくなり、上述の再オン動作が繰り返すことを防止でき、したがって、Ｑ１の損失も軽減される。
なお、以上では電圧駆動形半導体素子としてＩＧＢＴについて説明したが、この発明はこれ以外の素子についても適用できるのは勿論である。
【００２２】
【発明の効果】
この発明によれば、各アームに電圧駆動型半導体素子が直列接続されて構成される電力変換装置で、各素子のターンオフタイミング差による電圧アンバランスが発生した場合、過電圧が印加された素子を再オンさせることで、素子破壊を防止できる利点が得られる。また、再オンの素子のゲート電圧を素子のしきい値付近の電圧レベルとすることで、再オン時の発生損失を低減することができる。さらに、素子のターンオフ時の電圧を、素子のしきい値電圧と逆バイアス電圧との間の任意の電圧に一定期間クランプさせる回路を付加することで、素子を再オンさせるまでの時間の高速化を図ることが可能となる。
【００２３】
さらに、再オン停止回路とリセット回路とタイマー回路とを付加すること、または、再オン動作監視回路とタイミング調整回路とを負荷することにより、ＰＷＭ制御される電力変換装置に好適なゲート駆動回路になる。
【図面の簡単な説明】
【図１】この発明の第１の実施の形態を示す全体構成図
【図２】この発明によるゲート駆動装置を示す構成図
【図３】図１，２の動作説明図
【図４】この発明の第２の実施の形態を説明するための説明図
【図５】再オン動作時のＩＧＢＴ軌跡の説明図
【図６】この発明の第３の実施の形態を示す構成図
【図７】図６の動作説明図
【図８】電力変換装置の従来例を示す構成図
【図９】図８で用いられるゲート駆動装置の従来例を示す構成図
【図１０】図８，９の動作を説明するための波形図
【図１１】この発明の第４の実施の形態を示す構成図
【図１２】図１１の動作を説明するための波形図
【図１３】この発明の第５の実施の形態を示す構成図
【図１４】図１３の動作を説明するための波形図
【符号の説明】
Ｑ…絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）、ＧＤＵ…ゲート駆動装置、Ｅｄ…直流電源、Ｒ…抵抗、Ｃ…コンデンサ、Ｄ…ダイオード、ＴＲ…トランジスタ、ＩＦ…インターフェイス回路、ＯＶ…過電圧判別回路、ＲＯ…再オン回路、ＧＣ…ゲート電圧クランプ回路、ＲＦ…再オン停止回路、ＧＲ…リセット回路、ＯＴ…タイマー回路、ＣＫ…再オン動作監視回路、ＴＣ…タイミング調整回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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