(57)【特許請求の範囲】
【請求項１】
炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の一層のみからなる半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域と、溝が形成されていない前記エピタキシャル層の一主面上の所定領域に、前記エピタキシャル層に接触するように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料により形成されたゲート半導体領域と、前記ソース領域に接触するソース電極と、前記ゲート半導体領域に電圧を印加するゲート電極と、前記炭化珪素半導体基板もしくは前記エピタキシャル層中に形成されたドレイン領域に接するドレイン電極とを備えたことを特徴とする炭化珪素半導体装置。
【請求項２】
炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の一層のみからなる半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝と、前記溝内に該溝の側壁及び底面に接するように充填され、かつ、該溝の外側の前記エピタキシャル層の一部の表面に設けられ、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料により形成されたゲート半導体領域と、前記ソース領域に接触するソース電極と、前記ゲート半導体領域に電圧を印加するゲート電極と、前記炭化珪素半導体基板もしくは前記エピタキシャル層中に形成されたドレイン領域に接するドレイン電極とを備えたことを特徴とする炭化珪素半導体装置。
【請求項３】
炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一の溝と、前記溝内に充填され、かつ、該溝の外側の前記エピタキシャル層の一部の表面に設けられ、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料により形成されたゲート半導体領域と、前記エピタキシャル層の表層部の所定領域に、前記ソース領域を貫通して形成され、所定深さを有する第二の溝と、前記第二の溝内に形成されるソース電極と、前記ゲート半導体領域に電圧を印加するゲート電極と、前記炭化珪素半導体基板もしくは前記エピタキシャル層中に形成されたドレイン領域に接するドレイン電極とを備えたことを特徴とする炭化珪素半導体装置。
【請求項４】
前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする請求項１乃至３のいずれか記載の炭化珪素半導体装置。
【請求項５】
前記ゲート半導体領域が、不純物濃度の異なる領域を持つことを特徴とする請求項１乃至４のいずれか記載の炭化珪素半導体装置。
【請求項６】
請求項１記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の表面のみ酸化する工程と、前記酸化した酸化膜をマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記酸化膜を除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項７】
請求項１記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の端部にサイドウォールを設ける工程と、前記ゲート半導体材料層及び前記サイドウォールをマスクとした不純物注入により、前記第一導電型のソース領域を形成する工程と、前記サイドウォールを除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項８】
請求項１記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層をマスクとした不純物注入により、前記第一導電型のソース領域を形成する工程と、前記ゲート半導体材料層端の前記ソース領域と接触する部位に高抵抗層を形成する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項９】
請求項２または３記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、所定深さを有する溝を形成する工程と、前記溝及び前記エピタキシャル層を覆うように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の表面のみ酸化する工程と、前記酸化した酸化膜をマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記酸化膜を除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１０】
請求項２または３記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、所定深さを有する溝を形成する工程と、前記溝及び前記エピタキシャル層を覆うように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の端部にサイドウォールを設ける工程と、前記ゲート半導体材料層及び前記サイドウォールをマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記サイドウォールを除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１１】
請求項２または３記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、所定深さを有する溝を形成する工程と、前記溝及び前記エピタキシャル層を覆うように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層をマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記ゲート半導体材料層端の前記ソース領域と接触する部位に高抵抗層を形成する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする炭化珪素半導体装置の製造方法。
【請求項１２】
前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかからなることを特徴とする請求項６乃至１１のいずれか記載の炭化珪素半導体装置の製造方法。
【請求項１３】
前記ゲート半導体材料層に、不純物濃度の異なる領域を形成する工程を有することを特徴とする請求項６乃至１２のいずれか記載の炭化珪素半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、炭化珪素半導体装置及びその製造方法に関する。
【０００２】
【従来の技術】
炭化珪素（ＳｉＣ）を用いたショットキー接合を利用したＭＥＳＦＥＴの従来例としては、特開平７−９９３２５号公報に記載されたものがある。
図２２に示すショットキー接合を用いた耐圧１０００ＶクラスのＳｉＣ縦型ＭＥＳＦＥＴでは、Ｎ＋型ＳｉＣ基板１９上に、１０１６ｃｍ−３程度の不純物濃度で厚さ数μｍのＮ型エピタキシャル層２９、それより低不純物濃度で厚さ１μｍ程度のＮ−型エピタキシャル層１１０が形成され、エピタキシャル層１１０の表面層には、Ｎ＋型ソース領域３９が形成される。また、エピタキシャル層１１０の露出面には、ＳｉＣとショットキー接合を形成する電極１２０が接触している。
そのＦＥＴの動作は、ドレイン電極７９に電圧を印加した時に、ドレイン電極７９からソース領域３９をへてソース電極６９へと流れる電流を、ショットキー接合によりＳｉＣ側に広がる空乏層で制限する。空乏層の広がりはショットキー電極１２０へ印加するゲート電圧により制御できる。
【０００３】
【発明が解決しようとする課題】
図２２のＭＥＳＦＥＴは、非常に単純な構造でＦＥＴ動作のＳｉＣデバイスを作製することができる。しかも、ＳｉＣ  ＭＯＳＦＥＴでは酸化膜／ＳｉＣ界面に多量に存在する界面準位の影響により、チャネルを通るキャリアの移動度が非常に小さく、チャネル抵抗が大きいという問題があるが、ＭＥＳＦＥＴにはＭＯＳ構造がなく、キャリアはバルク内部を通るため、ＭＯＳＦＥＴに比べて素子のオン抵抗を減らすことができる。しかし、その構造と作製方法には次に示すような問題点が存在する。
ＭＥＳＦＥＴの作製方法について、図２３に製造工程を示す。まず、（ａ）に示すように、Ｎ＋型ＳｉＣ基板上に、Ｎ型エピタキシャル層２９、エピタキシャル層２９よりも濃度の薄いＮ−型エピタキシャル層１１０を順に積層する。
次に、例えばＣＶＤ酸化膜からなるマスク材１３７をパターニングして形成し、このマスク材１３７を利用してイオン注入を行うことで、エピタキシャル層１１０の表層領域に選択的にＮ＋型ソース領域３９を形成する。
その後、マスク材１３７を除去し、イオン注入した原子を活性化するためのアニールを行う。
次に、（ｂ）に示すように、例えばＮｉ等の金属をパターニングすることでショットキー電極１２０を形成する。
最後に、（ｃ）に示すように、ソース電極６９、ドレイン電極７９をそれぞれ形成して、図２２に示すＭＥＳＦＥＴが完成する。
【０００４】
すなわち、従来ＭＥＳＦＥＴの作製方法においては、ソース領域３９とショットキー電極１２０の形成において、別々にフォトプロセスによるパターニングを用いる必要があった。ソース領域３９とショットキー電極１２０は接触すると、電気的に導通してしまうため、これらを別々のパターニングで形成する場合には、２つのパターンが重ならないように十分注意して設計しなくてはならない。このため、フォトプロセスの精度の限界により、しきい値の制御や電流容量を増すためのパターンの微細化に限界（図２２のチャネル幅１５８の微細化に限界）があり、作製されたＭＥＳＦＥＴのしきい値は負電圧になりやすく、ノーマリーオフ特性を得ることが難しいという問題があった。また、ＭＥＳＦＥＴに用いられるショットキー接合では、金属の種類による固有の仕事関数が決まっているため、同じ金属では接合に形成されるビルトインポテンシャルを変えることができず、ノーマリーオフ特性を有するＭＥＳＦＥＴの作製を困難なものにしていた。  本発明は、低オン抵抗の高耐圧炭化珪素半導体装置を提供することを目的とする。特に、ゲート半導体領域に対して、ソース領域がセルフアライン方式により形成可能で、チャネルを含むパターンの微細制御が容易な製造方法を有し、ゲート半導体領域から広がる空乏層によりドレイン電流の制御を行うことのできる、チャネルオフ性に優れた炭化珪素半導体装置を提供することを目的とする。
【０００５】
【課題を解決するための手段】
上記課題を解決するため、本発明においては特許請求の範囲に記載するような構成をとる。
すなわち、請求項１記載の炭化珪素半導体装置は、炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の一層のみからなる半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域と、溝が形成されていない前記エピタキシャル層の一主面上の所定領域に、前記エピタキシャル層に接触するように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料により形成されたゲート半導体領域と、前記ソース領域に接触するソース電極と、前記ゲート半導体領域に電圧を印加するゲート電極と、前記炭化珪素半導体基板もしくは前記エピタキシャル層中に形成されたドレイン領域に接するドレイン電極とを備えたことを特徴とする。
また、請求項２記載の炭化珪素半導体装置は、炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の一層のみからなる半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝と、前記溝内に該溝の側壁及び底面に接するように充填され、かつ、該溝の外側の前記エピタキシャル層の一部の表面に設けられ、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料により形成されたゲート半導体領域と、前記ソース領域に接触するソース電極と、前記ゲート半導体領域に電圧を印加するゲート電極と、前記炭化珪素半導体基板もしくは前記エピタキシャル層中に形成されたドレイン領域に接するドレイン電極とを備えたことを特徴とする。
また、請求項３記載の炭化珪素半導体装置は、炭化珪素半導体基板上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一の溝と、前記溝内に充填され、かつ、該溝の外側の前記エピタキシャル層の一部の表面に設けられ、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料により形成されたゲート半導体領域と、前記エピタキシャル層の表層部の所定領域に、前記ソース領域を貫通して形成され、所定深さを有する第二の溝と、前記第二の溝内に形成されるソース電極と、前記ゲート半導体領域に電圧を印加するゲート電極と、前記炭化珪素半導体基板もしくは前記エピタキシャル層中に形成されたドレイン領域に接するドレイン電極とを備えたことを特徴とする。
また、請求項４記載の炭化珪素半導体装置は、請求項１乃至３のいずれか記載の炭化珪素半導体装置において、前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にある半導体材料が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする。
また、請求項５記載の炭化珪素半導体装置は、請求項１乃至４のいずれか記載の炭化珪素半導体装置において、前記ゲート半導体領域が、不純物濃度の異なる領域を持つことを特徴とする。
また、請求項６記載の炭化珪素半導体装置の製造方法は、請求項１記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の表面のみ酸化する工程と、前記酸化した酸化膜をマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記酸化膜を除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする。
また、請求項７記載の炭化珪素半導体装置の製造方法は、請求項１記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の端部にサイドウォールを設ける工程と、前記ゲート半導体材料層及び前記サイドウォールをマスクとした不純物注入により、前記第一導電型のソース領域を形成する工程と、前記サイドウォールを除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする。
また、請求項８記載の炭化珪素半導体装置の製造方法は、請求項１記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層をマスクとした不純物注入により、前記第一導電型のソース領域を形成する工程と、前記ゲート半導体材料層端の前記ソース領域と接触する部位に高抵抗層を形成する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする。
また、請求項９記載の炭化珪素半導体装置の製造方法は、請求項２または３記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、所定深さを有する溝を形成する工程と、前記溝及び前記エピタキシャル層を覆うように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の表面のみ酸化する工程と、前記酸化した酸化膜をマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記酸化膜を除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする。
また、請求項１０記載の炭化珪素半導体装置の製造方法は、請求項２または３記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、所定深さを有する溝を形成する工程と、前記溝及び前記エピタキシャル層を覆うように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層の端部にサイドウォールを設ける工程と、前記ゲート半導体材料層及び前記サイドウォールをマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記サイドウォールを除去する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする。
また、請求項１１記載の炭化珪素半導体装置の製造方法は、請求項２または３記載の炭化珪素半導体装置の製造方法において、前記エピタキシャル層の一主面の所定の領域に、所定深さを有する溝を形成する工程と、前記溝及び前記エピタキシャル層を覆うように、炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層を堆積する工程と、前記ゲート半導体材料層に不純物を導入する工程と、前記ゲート半導体材料層を選択的にエッチングする工程と、前記ゲート半導体材料層をマスクとする不純物注入により、前記第一導電型のソース領域を形成する工程と、前記ゲート半導体材料層端の前記ソース領域と接触する部位に高抵抗層を形成する工程と、前記ゲート半導体材料層にゲート電極を接続する工程とを少なくとも含むことを特徴とする。
また、請求項１２記載の炭化珪素半導体装置の製造方法は、請求項６乃至１１のいずれか記載の炭化珪素半導体装置の製造方法において、前記炭化珪素に対してバンドギャップが狭く、かつ伝導帯が低い位置にあるゲート半導体材料層が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかからなることを特徴とする。
また、請求項１３記載の炭化珪素半導体装置の製造方法は、請求項６乃至１２のいずれか記載の炭化珪素半導体装置の製造方法において、前記ゲート半導体材料層に、不純物濃度の異なる領域を形成する工程を有することを特徴とする。
【０００６】
【発明の効果】
本発明の請求項１記載の炭化珪素半導体装置では、炭化珪素と異なるバンドギャップを有する半導体材料により形成されたゲート半導体領域と、炭化珪素エピタキシャル領域との接触面には、いわゆるヘテロ接合が形成される。ドレイン電極に高電圧を印加した時は、このヘテロ接合から炭化珪素エピタキシャル領域へと空乏層が広がり、ドレイン電界を緩和するので、高ドレイン耐圧素子が得られる。また、この空乏層の広がりは、ゲート電極を通してヘテロ接合に電圧を印加することで制御できる。本炭化珪素半導体装置では、空乏層がドレイン電流を遮断しないオン時には、キャリアはバルク中を通過するため、同じく炭化珪素を用いたＭＯＳＦＥＴに比べてオン抵抗を低減することができる。さらに、ゲート半導体領域の材料は、炭化珪素と異なるバンドギャップを有しているため、ゲート半導体領域と炭化珪素エピタキシャル層の接触界面には障壁が形成され、ゲート電圧を印加しても、炭化珪素エピタキシャル領域へと電流が流れない設計を容易に行うことができる。一方で、オン時にゲート半導体領域にゲート電圧を印加して、ゲート半導体領域を通ってキャリアをエピタキシャル層に注入することで伝導度変調を行い、さらなるオン抵抗の低減が図れるように設計することも可能である。以上より、請求項１記載の炭化珪素半導体装置によれば、オン抵抗が極めて小さい高耐圧炭化珪素半導体装置を得ることができる。
また、請求項２記載の炭化珪素半導体装置によれば、溝ゲート型構造としたことで、請求項１記載の炭化珪素半導体装置による効果に加え、より狭い表面積で低オン抵抗化でき、高いチャネル密度とすることができる。また、炭化珪素エピタキシャル層を溝ゲートで挟み込む構造にできるため、挟まれたエピタキシャル層は、溝内に形成された炭化珪素と異なるバンドギャップを有する半導体材料と、炭化珪素エピタキシャル層の接合に形成されるビルトインポテンシャルにより、ゲート電圧を印加していない状態でエピタキシャル層に空乏層が形成されやく、ノーマリーオフの素子特性を具しやすい。
また、請求項３記載の炭化珪素半導体装置によれば、第二の溝を形成し、その中にソース電極を形成することができるため、請求項１および２記載の炭化珪素半導体装置による効果に加え、より高耐圧用途のデバイス設計を図ることができる。また、ソース領域に接続するショットキーダイオードを内蔵した素子を提供できるため、使途の応用範囲が広い。
また、請求項４記載の炭化珪素半導体装置では、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料として、単結晶シリコン、アモルファスシリコンまた、多結晶シリコンの少なくともいずれかを用いる。これらの材料は、炭化珪素よりもバンドギャップが小さく、炭化珪素とこれらの材料による接合においては、あたかもショットキー接合のごとき特性が得られる。このため、請求項１乃至３のいずれか記載の炭化珪素半導体装置において、ゲート半導体材料にこれらの材料を用いると、上記記載の効果が容易に得られやすい。
また、請求項５記載の炭化珪素半導体装置によれば、ゲート半導体領域の内部で不純物濃度の異なる領域を任意に設定できるという利点があり、素子の応用範囲を広めることができる（下記実施の形態４にて詳細に説明）。
また、請求項６記載の炭化珪素半導体装置の製造方法によれば、請求項１記載の炭化珪素半導体装置による効果に加え、パターンの微細化が可能（図１のチャネル幅１５０が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。というのは、ゲート半導体材料層を酸化して形成された酸化膜をマスクに、不純物を炭化珪素エピタキシャル層へ注入してソース領域を形成できる。その結果、ソース領域とゲート半導体領域の、セルフアライン方式による形成が可能となるからである。
なお、この場合、ソース領域とゲート半導体材料層とが接触するように形成される。ゲート半導体領域端でソース領域と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域とゲート半導体領域とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン（ゲート電流に対するドレイン電流の利得）の大きい条件にて実用に供される。
また、請求項７記載の炭化珪素半導体装置の製造方法によれば、請求項１記載の炭化珪素半導体装置による効果に加え、パターンの微細化が可能（図１のチャネル幅１５０が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。というのは、ゲート半導体材料層の端部にサイドウォールを形成し、ゲート半導体材料層及びサイドウォールをマスクに、不純物を炭化珪素エピタキシャル層へ注入してソース領域を形成できる。その結果、ソース領域とゲート半導体領域の、セルフアライン方式による形成が可能となるからである。
また、請求項８記載の炭化珪素半導体装置の製造方法によれば、請求項１記載の炭化珪素半導体装置による効果に加え、パターンの微細化が可能（図４のチャネル幅１５９が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。というのは、ゲート半導体材料層をマスクに、不純物を炭化珪素エピタキシャル層へ注入してソース領域を形成できる。その結果、ソース領域とゲート半導体領域の、セルフアライン方式による形成が可能となるからである。
また、請求項９記載の炭化珪素半導体装置の製造方法によれば、請求項２または３記載の炭化珪素半導体装置による効果に加え、パターンの微細化が可能（図６のチャネル幅１５１、図１２のチャネル幅１５４、図１４のチャネル幅１５６が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。というのは、ゲート半導体材料層を酸化して形成された酸化膜をマスクに、不純物を炭化珪素エピタキシャル層へ注入してソース領域を形成できる。その結果、ソース領域とゲート半導体領域の、セルフアライン方式による形成が可能となるからである。
なお、この場合、ソース領域とゲート半導体材料層とが接触するように形成される。ゲート半導体領域端でソース領域と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域とゲート半導体領域とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン（ゲート電流に対するドレイン電流の利得）の大きい条件にて実用に供される。
また、請求項１０記載の炭化珪素半導体装置の製造方法によれば、請求項２または３記載の炭化珪素半導体装置による効果に加え、パターンの微細化が可能（図６のチャネル幅１５１、図１２のチャネル幅１５４、図１４のチャネル幅１５６が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。というのは、ゲート半導体材料の端部にサイドウォールを形成し、ゲート半導体材料及びサイドウォールをマスクに、不純物を炭化珪素エピタキシャル層へ注入してソース領域を形成できる。その結果、ソース領域とゲート半導体領域の、セルフアライン方式による形成が可能となるからである。
また、請求項１１記載の発明によれば、請求項２または３記載炭化珪素半導体装置による効果に加え、パターンの微細化が可能（図１０のチャネル幅１５３、図１７のチャネル幅１５５、図１９のチャネル幅１５７が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。というのは、ゲート半導体材料をマスクに、不純物を炭化珪素エピタキシャル層へ注入してソース領域を形成できる。その結果、ソース領域とゲート半導体領域の、セルフアライン方式による形成が可能となるからである。
なお、この場合、ソース領域とゲート半導体材料層とが接触するように形成される。ゲート半導体領域端でソース領域と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域とゲート半導体領域とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン（ゲート電流に対するドレイン電流の利得）の大きい条件にて実用に供される。
また、請求項１２記載の炭化珪素半導体装置の製造方法では、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料として、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかを用いる。これらの材料は、炭化珪素よりもバンドギャップが小さく、炭化珪素とこれらの材料による接合においては、あたかもショットキー接合のごとき特性が得られる。このため、単結晶シリコン、アモルファスシリコン、または多結晶シリコンにおいては、炭化珪素基板上への堆積、または酸化、パターニング、選択的エッチング、選択的伝導度制御等が容易に行うことができるため、請求項６乃至１１記載の炭化珪素半導体装置の製造方法において、これらの材料を用いることは効果的である。
また、請求項１３記載の炭化珪素半導体装置の製造方法によれば、ゲート半導体材料層の内部で不純物濃度の異なる領域を任意に設定できるという利点があり、素子の応用範囲を広めることができる（下記実施の形態４にて詳細に説明）。
【０００７】
【発明の実施の形態】
以下、本発明の実施の形態について図面に従って説明する。なお、以下の実施の形態では、ゲート半導体材料に多結晶シリコンを用いた例で説明したが、ゲート半導体材料はこの限りではない。また、ここで用いられる炭化珪素（ＳｉＣ）のポリタイプは４Ｈが代表的であるが、６Ｈ、３Ｃ等その他のポリタイプでも構わない。さらに、本発明の主旨を逸脱しない範囲での変形を含むことは言うまでもない。
実施の形態１
プレーナ型多結晶シリコン（Ｐｏｌｙ−Ｓｉ）ゲートＭＥＳＦＥＴ…図１
図１は、本発明の実施の形態１におけるＳｉＣプレーナ型多結晶シリコンゲートＭＥＳＦＥＴを示す図である。図１は、構造単位セルが３つ連続した断面図であり、ドレイン領域となるＮ＋型ＳｉＣ基板１０上に、Ｎ−型エピタキシャル領域（エピタキシャル層）２０が積層されたウエハにおいて、Ｎ−型エピタキシャル領域２０の所定の領域に、Ｎ＋型ソース領域３０が形成されている。そして、エピタキシャル領域２０の一主面上の所定領域には、多結晶シリコンからなるゲート半導体領域（多結晶シリコン層）４０が配置され、ゲート半導体領域４０は、層間絶縁膜５０にて覆われている。Ｎ＋型ソース領域３０上には、ソース電極６０が形成されるとともに、Ｎ＋型ＳｉＣ基板１０の裏面には、ドレイン電極７０が形成されている。なお、ゲート半導体領域４０は、図示されないところでゲート電極と接続されている。
なお、本実施の形態１の構造は、特許請求の範囲の請求項１に対応する。すなわち、炭化珪素半導体基板（Ｎ＋型ＳｉＣ基板１０）上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層（Ｎ−型エピタキシャル領域２０）と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域（Ｎ＋型ソース領域３０）と、前記エピタキシャル層の一主面上の所定領域に、前記エピタキシャル層に接触するように、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料により形成されたゲート半導体領域（４０）と、前記ソース領域に接触するソース電極（６０）と、前記ゲート半導体領域に電圧を印加するゲート電極（図示省略）と、ドレイン電極（７０）とを備えたことを特徴とする。
また、本実施の形態１の構造は、特許請求の範囲の請求項４にも対応する。すなわち、前記炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする。ここでは、多結晶シリコンの場合である。
【０００８】
次に、本実施の形態１のＳｉＣプレーナ型多結晶シリコンゲートＭＥＳＦＥＴの製造方法の一例を、図２の（ａ）〜（ｆ）、さらに図３の（ａ）〜（ｆ）の断面図を用いて説明する。
図２：多結晶シリコン層の酸化によるセルフアライン
まず、図２の（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１０の上に、例えば不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域２０が形成されている。
図２（ｂ）の工程においては、エピタキシャル領域２０に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコン層を厚さ例えば０．１〜１０μｍ程度、減圧ＣＶＤ法を用いてエピタキシャル領域２０上に堆積する。
次に、多結晶シリコン層に所望の不純物を導入する。不純物の導入方法としては、堆積した多結晶シリコン層のさらに上に、高濃度にドーピングされた堆積膜を堆積し、９００〜１０００℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン層中に導入してもよい。さらに、気相からの不純物の導入も可能である。この場合には、一般的な気相拡散法を用いることができる。具体的には、拡散炉において、不純物をガスとしてキャリアガスとともに導入する。ガスの比率は、マスフローコントローラを用いたガス混合装置により精密に制御できる。キャリアガスは通常アルゴンなどの不活性ガスが用いられる。
その後、多結晶シリコン層のパターニングを行って、ゲート半導体領域４０を形成する。なお、本例では、多結晶シリコン層を堆積した直後に、不純物を多結晶シリコン層中にドーピングする例で説明したが、例えば多結晶シリコン層のパターニングを先に行ってから不純物をドーピングしてもよい。
図２（ｃ）の工程においては、多結晶シリコン層が例えば５０００Å程度酸化されるような酸化条件（例えば１１００℃のウエット酸化なら９０分程度）下に試料を投じ、多結晶シリコン層４０の表層に、例えば厚さ５０００Åの多結晶シリコン酸化膜８０を形成する。このときＳｉＣエピタキシャル領域２０の、多結晶シリコン層４０が堆積されていないむきだしの部分は、ほとんど酸化されない。その後、この酸化膜８０をマスクに用いて、例えば燐イオンを注入し、Ｎ＋型ソース領域３０を形成する。Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図２（ｄ）の工程においては、多結晶シリコン酸化膜８０を例えばＨＦ溶液等で除去した後に、イオン注入した不純物を活性化させるために１２００℃程度のアニールを行う。
以上により、ゲート半導体領域４０に対してソース領域３０がセルフアライン方式で形成された。
なお、従来のＭＥＳＦＥＴでは、ゲート半導体領域にショットキー金属を用いているため、作製プロセスにおいて５００℃程度以上の高温にさらすことができない。このため、ソース領域をイオン注入で形成した後のアニール処理を金属の付いた試料では行うことができないので、従来のＭＥＳＦＥＴでは、セルフアラインできない。一方で、本発明によるＭＥＳＦＥＴでは、ゲート半導体領域に、炭化珪素と異なるバンドギャップを有する、例えば多結晶シリコンを用いているため、このようなセルフアラインプロセスが可能となる。活性化アニールの温度については、ＳｉＣ中のＮ型不純物に対しては１２００℃程度で十分活性化可能であり、ソース領域を形成できる。なお、ＳｉＣ中のＰ型不純物に対しては１６００℃以上の熱処理温度が必要である。
図２（ｅ）の工程においては、層間絶縁膜５０を形成した後に、コンタクトホールを開孔し、Ｎ＋型ソース領域３０上にソース電極６０を形成する。
図２（ｆ）の工程においては、ＳｉＣ基板１０の裏面にドレイン電極７０として金属膜を蒸着し、例えば６００〜１３００℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域４０はゲート電極と接続される。
このようにして、図１に示す炭化珪素半導体装置が完成する。
なお、本実施の形態１のこの製造方法は、特許請求の範囲の請求項６に対応する。すなわち、前記エピタキシャル層（Ｎ−型エピタキシャル領域２０）の一主面の所定の領域に、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層（多結晶シリコン層４０）を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層を酸化する工程と、前記酸化した酸化膜（多結晶シリコン酸化膜８０）をマスクとする不純物注入により、前記第一導電型のソース領域（Ｎ＋型ソース領域３０）を形成する工程と、前記酸化膜を除去する工程と、前記半導体材料層にゲート電極（図示省略）を接続する工程とを少なくとも含むことを特徴とする。
また、本実施の形態１のこの製造方法は、特許請求の範囲の請求項１２にも対応する。すなわち、前記炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料が、単結晶シリコン、アモルファスシリコン、多結晶シリコンの少なくともいずれかであることを特徴とする。ここでは、多結晶シリコンの場合である。
【０００９】
図３：サイドウォール利用によるセルフアライン
図３の（ａ）、（ｂ）の工程は、図２（ａ）、（ｂ）の工程と同じである。  図３（ｃ）の工程においては、例えば厚さ５０００Å程度のＣＶＤ酸化膜９０を堆積し、図３（ｄ）の工程においては、例えば四フッ化炭素（ＣＦ４）と酸素（Ｏ２）との混合ガスを用いた異方性の反応性イオンエッチングによりＣＶＤ酸化膜９０をエッチングし、多結晶シリコン層４１の端部にサイドウォール９０を残す。その後、このサイドウォール９０をマスクに用いて、例えば燐イオンを注入し、Ｎ＋型ソース領域３１を形成する。Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図３（ｅ）の工程においては、サイドウォール９０を例えばＨＦ溶液等で除去した後に、イオン注入した不純物を活性化させるために１２００℃程度のアニールを行う。
以上により、ゲート半導体領域４１に対してソース領域３１がセルフアライン方式で形成された。
図３（ｆ）の工程においては、層間絶縁膜５１を形成した後にコンタクトホールを開孔し、Ｎ＋型ソース領域３１上にソース電極６１を形成する。また、ＳｉＣ基板１１裏面にドレイン電極７１として金属膜を蒸着し、例えば６００〜１３００℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域４１はゲート電極と接続される。
このようにして、図１に示す炭化珪素半導体装置が完成する。
なお、本実施の形態１のこの製造方法は、特許請求の範囲の請求項７に対応する。すなわち、前記エピタキシャル層（Ｎ−型エピタキシャル領域２１）の一主面の所定の領域に、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層（多結晶シリコン層４１）を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層の端部にサイドウォール（９０）を設ける工程と、前記半導体材料層及び前記サイドウォールをマスクとした不純物注入により、前記第一導電型のソース領域（Ｎ＋型ソース領域３１）を形成する工程と、前記サイドウォールを除去する工程と、前記半導体材料層にゲート電極（図示省略）を接続する工程とを少なくとも含むことを特徴とする。
以上説明してきたように、この発明によれば、多結晶シリコン層４０を酸化して形成された酸化膜８０をマスクに、または多結晶シリコン層４１の端部に形成されたサイドウォール９０をマスクに、ソース領域３０、３１をセルフアライン方式にて形成できるため、パターンの微細化が可能（図１のチャネル幅１５０が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
【００１０】
次に、この炭化珪素半導体装置の動作について説明する。多結晶シリコン層からなるゲート半導体領域４０とＳｉＣエピタキシャル領域２０との接合界面には、それぞれのバンドギャップ、フェルミレベルと電子親和力を反映した障壁が形成される。そして、この障壁からバルク内部へ形成される空乏層の広がりは、接合に印加する電圧により制御することができる。すなわち、ドレイン電極７０とソース電極６０との間に電圧が印加された状態で、ゲート半導体領域４０とＳｉＣエピタキシャル領域２０との接合から広がる空乏層がキャリアを遮断すれば、素子はオフ状態になる。一方で、ゲート電圧を変化させ、キャリアがソース電極６０からドレイン電極７０へと流れ込むように空乏層の広がりを抑えることで、素子はオン状態にスイッチングされる。オン時には、キャリアはバルク中を通過するため、同じく炭化珪素を用いたＭＯＳＦＥＴに比べてオン抵抗を低減することができる。なお、このとき、素子の耐圧は、ゲート半導体領域４０とＳｉＣエピタキシャル領域２０の接合に形成される障壁の高さと、エピタキシャル領域２０の濃度、深さの条件にて決まるため、接合に形成される障壁の高さを十分大きく取れば、エピタキシャル領域２０の濃度と厚さで決まるアバランシェブレークダウンまでドレイン耐圧を大きくすることができる。
【００１１】
実施の形態２
プレーナ型多結晶シリコンゲートＭＥＳＦＥＴ改…図４
図４は、本発明の実施の形態２におけるＳｉＣプレーナ型多結晶シリコンゲートＭＥＳＦＥＴを示す図である。図１との相違は、Ｎ＋型ソース領域３がゲート半導体領域４に接触するように形成されていることである。
次に、本実施の形態２のＳｉＣプレーナ型多結晶シリコンゲートＭＥＳＦＥＴの製造方法の一例を、図５の（ａ）〜（ｆ）を用いて説明する。
図５：多結晶シリコン層によるセルフアライン
図５の（ａ）、（ｂ）の工程は、図２（ａ）、（ｂ）の工程と同じである。  図５（ｃ）の工程においては、多結晶シリコン層４をマスクに用いて、例えば燐イオンを注入し、Ｎ＋型ソース領域３を形成する。Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
【００１２】
図５（ｄ）の工程においては、多結晶シリコン層４端のソース領域３と接触する部位に高抵抗多結晶シリコン層１６０を形成する。方法としては、マスク材１７０を用いて、高濃度にドーピングされた堆積膜を堆積し、９００〜１０００℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層１６０中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン層１６０中に導入してもよい。さらに、気相からの不純物の導入も可能である。なお、導入される不純物種とその量は、多結晶シリコン層１６０が高抵抗となるように選択される。
図５（ｅ）の工程においては、層間絶縁膜５を形成した後にコンタクトホールを開孔し、Ｎ＋型ソース領域３上にソース電極６を形成する。
図５（ｆ）の工程においては、ＳｉＣ基板１裏面にドレイン電極７として金属膜を蒸着し、例えば６００〜１３００℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域４はゲート電極と接続される。
このようにして、図４に示す炭化珪素半導体装置が完成する。
なお、本実施の形態２のこの製造方法は、特許請求の範囲の請求項８に対応する。すなわち、前記エピタキシャル層（Ｎ−型エピタキシャル領域２１）の一主面の所定の領域に、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層（多結晶シリコン層４）を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層をマスクとした不純物注入により、前記第一導電型のソース領域（Ｎ＋型ソース領域３）を形成する工程と、前記半導体材料層端の前記ソース領域と接触する部位に高抵抗層（高抵抗多結晶シリコン層１６０）を形成する工程と、前記半導体材料層にゲート電極（図示省略）を接続する工程とを少なくとも含むことを特徴とする。
以上説明してきたように、この発明によれば、多結晶シリコン層４をマスクにソース領域３をセルフアライン方式にて形成できるため、パターンの微細化が可能（図４のチャネル幅１５９が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について説明する。図１との相違は、Ｎ＋型ソース領域３がゲート半導体領域４に接触するように形成されている点である。このため、本実施の形態２における炭化珪素半導体装置は、ゲート半導体領域４端でソース領域３と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域３とゲート半導体領域４とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン（ゲート電流に対するドレイン電流の利得）の大きい条件にて実用に供される。
【００１３】
実施の形態３
溝（トレンチ）型多結晶シリコンゲートＭＥＳＦＥＴ…図６
図６は、本発明の実施の形態３におけるＳｉＣ溝型多結晶シリコンゲートＭＥＳＦＥＴを示す図である。図６は、構造単位セルが３つ連続した断面図であり、ドレイン領域となるＮ＋型ＳｉＣ基板１２上に、Ｎ−型エピタキシャル領域２２が積層されたウエハにおいて、Ｎ−型エピタキシャル領域２２の所定の領域にＮ＋型ソース領域３２が形成されている。そして、エピタキシャル領域２２の一主面上の所定領域には、所定深さを有する溝１００が形成され、多結晶シリコン層からなるゲート半導体領域（多結晶シリコン層）４２が溝１００内に充填されている。ゲート半導体領域４２は、層間絶縁膜５２にて覆われている。Ｎ＋型ソース領域３２上にはソース電極６２が形成されるとともに、Ｎ＋型ＳｉＣ基板１２の裏面にはドレイン電極７２が形成されている。なお、ゲート半導体領域４２は図示されないところでゲート電極と接続されている。
なお、本実施の形態３の構造は、特許請求の範囲の請求項２に対応する。すなわち、炭化珪素半導体基板（Ｎ＋型ＳｉＣ基板１２）上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層（Ｎ−型エピタキシャル領域２２）と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域（Ｎ＋型ソース領域３２）と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する溝（１００）と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料により形成されたゲート半導体領域（４２）と、前記ソース領域に接触するソース電極（６２）と、前記ゲート半導体領域に電圧を印加するゲート電極（図示省略）と、ドレイン電極（７２）とを備えたことを特徴とする。
【００１４】
次に、本実施の形態３のＳｉＣ溝型多結晶シリコンゲートＭＥＳＦＥＴの製造方法の一例を、図７の（ａ）〜（ｆ）を用いて説明する。
図７：多結晶シリコン層の酸化によるセルフアライン
まず、図７の（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１２の上に、例えば不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域２２が形成されている。
図７（ｂ）の工程においては、マスク材１３０を用いて例えば０．１〜１０μｍの深さの溝１００を形成する。
図７（ｃ）の工程においては、溝１００形成後のエピタキシャル領域２２に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコン層を例えば０．１〜１０μｍ程度、減圧ＣＶＤ法を用いてエピタキシャル領域２２上に堆積する。このとき、溝１００内には多結晶シリコン層が充填される。
次に、多結晶シリコンに所望の不純物を導入する。方法としては、堆積した多結晶シリコン層のさらに上に、高濃度にドーピングされた堆積膜を堆積し、９００〜１０００℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン中に導入してもよい。さらに、気相からの不純物の導入も可能である。
その後、多結晶シリコン層のパターニングを行って、ゲート半導体領域４２を形成する。なお、本例では、多結晶シリコン層を堆積した直後に、不純物を多結晶シリコン層中にドーピングする例で説明したが、例えば多結晶シリコンのパターニングを先に行ってから不純物をドーピングしてもよい。
図７（ｄ）の工程においては、多結晶シリコン層が例えば５０００Å程度酸化されるような酸化条件（例えば１１００℃のウエット酸化なら９０分程度）下に試料を投じ、多結晶シリコン層４２の表層に、例えば厚さ５０００Åの多結晶シリコン酸化膜８１を形成する。このとき、ＳｉＣエピタキシャル領域２２の、多結晶シリコン層が堆積されていないむきだしの部分は、ほとんど酸化されない。その後、この酸化膜８１をマスクに用いて、例えば燐イオンを注入し、Ｎ＋型ソース領域３２を形成する。Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図７（ｅ）の工程においては、多結晶シリコン酸化膜８１を例えばＨＦ溶液等で除去した後に、イオン注入した不純物を活性化させるために１２００℃程度のアニールを行う。
以上により、ゲート半導体領域４２に対してソース領域３２がセルフアライン方式で形成された。
図７（ｆ）の工程においては、層間絶縁膜５２を形成した後に、コンタクトホールを開孔し、Ｎ＋型ソース領域３２上にソース電極６２を形成する。また、ＳｉＣ基板１２の裏面にドレイン電極７２として金属膜を蒸着し、例えば６００〜１３００℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域４２はゲート電極と接続される。
このようにして、図６に示す炭化珪素半導体装置が完成する。
なお、本実施の形態３のこの製造方法は、特許請求の範囲の請求項９に対応する。すなわち、前記エピタキシャル層（Ｎ−型ＳｉＣエピタキシャル領域２２）の一主面の所定の領域に、所定深さを有する溝（１００）を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層（多結晶シリコン層４２）を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層を酸化する工程と、前記酸化した酸化膜（多結晶シリコン酸化膜８１）をマスクとする不純物注入により、前記第一導電型のソース領域（Ｎ＋型ソース領域３２）を形成する工程と、前記酸化膜を除去する工程と、前記半導体材料層にゲート電極（図示省略）を接続する工程とを少なくとも含むことを特徴とする。
なお、本製造方法の実施の形態では、多結晶シリコン層を酸化し、形成された酸化膜をマスクにソース領域をセルフアライン方式にて形成する方法で説明したが、多結晶シリコン層の端部にサイドウォールを形成し、そのサイドウォールをマスクにソース領域をセルフアライン方式で形成してもよい。
なお、本実施の形態３において、多結晶シリコン層の端部にサイドウォールを形成する場合は、特許請求の範囲の請求項１０に対応する。すなわち、前記エピタキシャル層（Ｎ−型ＳｉＣエピタキシャル領域２２）の一主面の所定の領域に、所定深さを有する溝（１００）を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層（多結晶シリコン層４２）を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層の端部にサイドウォール（図示省略。実施の形態１の図３参照）を設ける工程と、前記半導体材料層及び前記サイドウォールをマスクとする不純物注入により、前記第一導電型のソース領域（Ｎ＋型ソース領域３２）を形成する工程と、前記サイドウォールを除去する工程と、前記半導体材料層にゲート電極（図示省略）を接続する工程とを少なくとも含むことを特徴とする。
以上説明してきたように、この発明によれば、多結晶シリコン層４２を酸化して形成された酸化膜８１をマスクに、ソース領域３２をセルフアライン方式にて形成できるため、パターンの微細化が可能（図６のチャネル幅１５１が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について説明する。
溝１００内に充填される多結晶シリコンからなるゲート半導体領域４２と、ＳｉＣエピタキシャル領域２２との接合界面には、それぞれのバンドギャップ、フェルミレベルと電子親和力を反映した障壁が形成される。そして、この障壁からバルク内部へ形成される空乏層の広がりは、接合に印加する電圧により制御することができる。すなわち、ドレイン電極７２とソース電極６２との間に電圧が印加された状態で、ゲート半導体領域４２とＳｉＣエピタキシャル領域２２との接合から広がる空乏層がキャリアを遮断すれば、素子はオフ状態になる。特に、本発明により、図６のチャネル幅１５１が縮小可能となり、ゲート半導体領域４２とエピタキシャル領域２２との接合に生じるビルトインポテンシャルによりチャネル幅１５１が容易に空乏化されるため、ゲートに電圧を印加していなくてもドレイン電流を遮断できる、いわゆるノーマリーオフ特性が得られやすい。一方で、ゲート電圧を変化させ、キャリアがソース電極６２からドレイン電極７２へと流れ込むように空乏層の広がりを抑えることで、素子はオン状態にスイッチングされる。オン時には、キャリアはバルク中を通過するため、同じく炭化珪素を用いたＭＯＳＦＥＴに比べてオン抵抗を低減することができる。なお、このとき素子の耐圧は、ゲート半導体領域４２とＳｉＣエピタキシャル領域２２の接合に形成される障壁の高さと、エピタキシャル領域２２の濃度、深さの条件にて決まるため、接合に形成される障壁の高さを十分大きく取れば、エピタキシャル領域２２の濃度と厚さで決まるアバランシェブレークダウンまでドレイン耐圧を大きくすることができる。
【００１５】
実施の形態４
溝型多結晶シリコンゲートＭＥＳＦＥＴ改…図８
図８は、本発明の実施の形態４におけるＳｉＣ溝型多結晶シリコンゲートＭＥＳＦＥＴを示す図である。図６との相違は、溝１０１内に充填される多結晶シリコン層が不純物濃度の異なる領域を有していることであり、溝１０１の下部にはＮ−型多結晶シリコン層４３が、溝上部にはＰ＋型多結晶シリコン層４４が充填されている。
なお、本実施の形態４の構造は、特許請求の範囲の請求項５に対応する。すなわち、前記ゲート半導体領域が、不純物濃度の異なる領域（Ｎ−型多結晶シリコン層４３とＰ＋型多結晶シリコン層４４）を持つことを特徴とする。
次に、本実施の形態のＳｉＣ溝型多結晶シリコンゲートＭＥＳＦＥＴの製造方法の一例を、図９の（ａ）〜（ｆ）を用いて説明する。
図９：多結晶シリコン層の酸化によるセルフアライン
図９の（ａ）、（ｂ）の工程は、図７（ａ）、（ｂ）の工程と同じである。  図９（ｃ）の工程においては、溝１０１形成後のＮ−型ＳｉＣエピタキシャル領域２３に対して犠牲酸化を行い、その犠牲酸化膜を除去した後に、多結晶シリコン層を例えば０．１〜１０μｍ程度、減圧ＣＶＤ法を用いてエピタキシャル領域２３上に堆積する。このとき、溝１０１内には多結晶シリコン層が充填される。
次に、多結晶シリコン層に所望の不純物を導入し、Ｎ−型多結晶シリコン層となるようにする。方法としては、堆積した多結晶シリコンのさらに上に、燐ドープされた堆積膜を堆積し、９００〜１０００℃程度の熱処理により堆積膜中の不純物を多結晶シリコン中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン中に導入してもよい。さらに、気相からの不純物の導入も可能である。
その後、多結晶シリコン層のパターニングを行って、Ｎ−型多結晶シリコン層４３を形成する。なお、本例では、多結晶シリコン層を堆積した直後に、不純物を多結晶シリコン層中にドーピングする例で説明したが、例えば多結晶シリコン層のパターニングを先に行ってから不純物をドーピングしてもよい。
図９（ｄ）の工程においては、多結晶シリコン層が例えば５０００Å程度酸化されるような酸化条件（例えば１１００℃のウエット酸化なら９０分程度）下に試料を投じ、多結晶シリコン層４３の表層に、例えば厚さ５０００Åの多結晶シリコン酸化膜８２を形成する。このとき、ＳｉＣエピタキシャル領域２３の、多結晶シリコン層が堆積されていないむきだしの部分は、ほとんど酸化されない。その後、この酸化膜８２をマスクに用いて、例えば燐イオンを注入し、Ｎ＋型ソース領域３３を形成する。Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図９（ｅ）の工程においては、多結晶シリコン酸化膜８２を例えばＨＦ溶液等で除去した後に、イオン注入した不純物を活性化させるために１２００℃程度のアニールを行う。
以上により、Ｎ−型多結晶シリコン層４３に対してソース領域３３がセルフアライン方式で形成された。
次に、Ｎ−型多結晶シリコン層４３にＰ型不純物を導入し、Ｐ＋型多結晶シリコン層４４を形成する。方法としては、堆積した多結晶シリコンのさらに上に、Ｂ（ボロン）ドープされた堆積膜を堆積し、９００〜１０００℃程度の熱処理により堆積膜中の不純物を多結晶シリコン中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン中に導入してもよい。さらに、気相からの不純物の導入も可能である。
なお、本例では、不純物を活性化させるためのアニールを行ってから多結晶シリコン層中にドーピングする順番で説明したが、多結晶シリコン層中にドーピングを行ってからアニールを行ってもよい。また、本例では、Ｎ−型多結晶シリコン層４３を先に形成し、Ｎ−型多結晶シリコン層４３にドーピングを行ってＰ＋型多結晶シリコン層４４を形成したが、作製方法はこの限りではない。多結晶シリコン層の不純物濃度については、本例では、溝下部にＮ−型多結晶シリコン層４３が、溝上部にはＰ＋型多結晶シリコン層４４が充填される例で説明したが、この他にも任意に設計できることは言うまでもない。
図９（ｆ）の工程においては、層間絶縁膜５３を形成した後に、コンタクトホールを開孔し、Ｎ＋型ソース領域３３上にソース電極６３を形成する。また、ＳｉＣ基板１３の裏面にドレイン電極７３として金属膜を蒸着し、例えば６００〜１３００℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域４４はゲート電極と接続される。
このようにして、図８に示す炭化珪素半導体装置が完成する。
なお、本実施の形態４のこの製造方法は、特許請求の範囲の請求項９に対応する。すなわち、前記エピタキシャル層（Ｎ−型ＳｉＣエピタキシャル領域２３）の一主面の所定の領域に、所定深さを有する溝（１０１）を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層（Ｎ−型多結晶シリコン層４３）を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層を酸化する工程と、前記酸化した酸化膜（多結晶シリコン酸化膜８２）をマスクとする不純物注入により、前記第一導電型のソース領域（Ｎ＋型ソース領域３３）を形成する工程と、前記酸化膜を除去する工程と、前記半導体材料層にゲート電極（図示省略）を接続する工程とを少なくとも含むことを特徴とする。
また、本実施の形態４のこの製造方法は、特許請求の範囲の請求項１３にも対応する。すなわち、前記半導体材料層に、不純物濃度の異なる領域を形成する工程（Ｎ−型多結晶シリコン層４３にドーピングを行ってＰ＋型多結晶シリコン層４４を形成する工程）を有することを特徴とする。
なお、本製造方法の実施の形態では、多結晶シリコン層を酸化し、形成された酸化膜をマスクにソース領域をセルフアライン方式にて形成する方法で説明したが、多結晶シリコン層の端部にサイドウォールを形成し、そのサイドウォールをマスクにソース領域をセルフアライン方式で形成してもよい。
以上説明してきたように、この発明によれば、多結晶シリコン層４３を酸化して形成された酸化膜８２をマスクに、ソース領域３３をセルフアライン方式にて形成できるため、パターンの微細化が可能（図８のチャネル幅１５２が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について説明する。図６との相違は、溝１０１内に充填される多結晶シリコン層が不純物濃度の異なる領域を有している点であり、溝下部にＮ−型多結晶シリコン層４３が、溝上部にはＰ＋型多結晶シリコン層４４が充填されている。Ｎ−型多結晶シリコン層４３は、例えばＮ−型ＳｉＣとの接合に形成される障壁が大きいため、ドレイン耐圧を大きく設計できる。また、Ｐ＋型多結晶シリコン層４４は、Ｎ−型ＳｉＣとの接合に形成されるビルトインポテンシャルが大きいため、チャネル幅１５２のオフ性に優れ、ノーマリーオフ特性が得られやすい。
本実施の形態４は、ゲート半導体材料内部で不純物濃度の異なる領域を任意に設定できるという本発明の利点をいかした例であり、素子の性能を向上させることができる。
【００１６】
実施の形態５
溝型多結晶シリコンゲートＭＥＳＦＥＴ改…図１０
図１０は、本発明の実施の形態５におけるＳｉＣ溝型多結晶シリコンゲートＭＥＳＦＥＴを示す図である。図６との相違は、Ｎ＋型ソース領域３４がゲート半導体領域４５に接触するように形成されていることである。
次に、本実施の形態のＳｉＣ溝型多結晶シリコンゲートＭＥＳＦＥＴの製造方法の一例を、図１１の（ａ）〜（ｆ）を用いて説明する。
図１１：多結晶シリコン層によるセルフアライン
図１１の（ａ）〜（ｃ）の工程は、図７（ａ）〜（ｃ）の工程と同じである。
図１１（ｄ）の工程においては、多結晶シリコン層４５をマスクに用いて、例えば燐イオンを注入し、Ｎ＋型ソース領域３４を形成する。Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図１１（ｅ）の工程においては、多結晶シリコン層４５端のソース領域３４と接触する部位に高抵抗多結晶シリコン層１６１を形成する。方法としては、マスク材１７１を用いて、高濃度にドーピングされた堆積膜を堆積し、９００〜１０００℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層１６１中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン層１６１中に導入してもよい。さらに、気相からの不純物の導入も可能である。なお、導入される不純物種とその量は、多結晶シリコン層１６１が高抵抗となるように選択される。
図１１（ｆ）の工程は、図７（ｆ）の工程と同じである。
このようにして、図１０に示す炭化珪素半導体装置が完成する。
以上説明してきたように、この発明によれば、多結晶シリコン層４５をマスクに、ソース領域３４をセルフアライン方式にて形成できるため、パターンの微細化が可能（図１０のチャネル幅１５３が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
なお、本実施の形態５のこの製造方法は、特許請求の範囲の請求項１１に対応する。すなわち、前記エピタキシャル層（Ｎ−型ＳｉＣエピタキシャル層２４）の一主面の所定の領域に、所定深さを有する溝（１０２）を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層（多結晶シリコン層４５）を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層をマスクとする不純物注入により、前記第一導電型のソース領域（Ｎ＋型ソース領域３４）を形成する工程と、前記半導体材料層端の前記ソース領域と接触する部位に高抵抗層（高抵抗多結晶シリコン層１６１）を形成する工程と、前記半導体材料層にゲート電極（図示省略）を接続する工程とを少なくとも含むことを特徴とする。
次に、この炭化珪素半導体装置の動作について説明する。図６との相違は、Ｎ＋型ソース領域３４がゲート半導体領域４５に接触するように形成されている点である。このため、本実施の形態５における炭化珪素半導体装置は、ゲート半導体領域４５端でソース領域３４と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域３４とゲート半導体領域４５とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン（ゲート電流に対するドレイン電流の利得）の大きい条件にて実用に供される。
【００１７】
実施の形態６
溝型多結晶シリコンゲートＪＦＥＴ…図１２
図１２は、本発明の実施の形態６におけるＳｉＣ溝型多結晶シリコンゲートＪＦＥＴを示す図である。図１２は、構造単位セルが２つ連続した断面図であり、ドレイン領域となるＮ＋型ＳｉＣ基板１５上に、Ｎ−型エピタキシャル領域２５が積層されたウエハにおいて、Ｎ−型エピタキシャル領域２５の所定の領域にＮ＋型ソース領域３５が形成されている。そして、エピタキシャル領域２２の一主面上の所定領域には、所定深さを有する第一の溝１０３が形成され、多結晶シリコンからなるゲート半導体領域４６が溝１０３内に充填されている。ゲート半導体領域４６は、層間絶縁膜６５にて覆われている。同じくエピタキシャル領域２５の一主面上の所定領域には、第一の溝１０３よりも深い第二の溝１０４が、ソース領域３５を貫通するように形成されている。そして、ソース電極６５が、溝１０４内に充填されて、なおかつ、ソース領域３５に接触するように形成されている。Ｎ＋型ＳｉＣ基板１５の裏面には、ドレイン電極７５が配置される。なお、ゲート半導体領域４６は図示されないところでゲート電極と接続されている。
なお、本実施の形態６の構造は、特許請求の範囲の請求項３に対応する。すなわち、炭化珪素半導体基板（Ｎ＋型ＳｉＣ基板１５）上に形成され、前記基板よりも低いドーパント濃度の第一導電型の半導体エピタキシャル層（Ｎ−型エピタキシャル領域２５）と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一導電型のソース領域（Ｎ＋型ソース領域３５）と、前記エピタキシャル層の表層部の所定領域に形成され、所定深さを有する第一の溝（１０３）と、この溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有する半導体材料により形成されたゲート半導体領域（４６）と、前記エピタキシャル層の表層部の所定領域に、前記ソース領域を貫通して形成され、所定深さを有する第二の溝（１０４）と、この溝内に形成されるソース電極（６５）と、前記ゲート半導体領域に電圧を印加するゲート電極（図示省略）と、ドレイン電極（７５）とを備えたことを特徴とする。
次に、本実施の形態６のＳｉＣ溝型多結晶シリコンゲートＪＦＥＴの製造方法の一例を、図１３の（ａ）〜（ｆ）を用いて説明する。
図１３：多結晶シリコン層の酸化によるセルフアライン
まず、図１３の（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１５の上に、例えば不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域２５が形成されている。
図１３（ｂ）の工程においては、例えば０．１〜１０μｍの深さの溝１０３を形成する。その後、犠牲酸化を行い、犠牲酸化膜を除去した後に、多結晶シリコン層を厚さ例えば０．１〜１０μｍ程度、減圧ＣＶＤ法を用いてエピタキシャル領域２５上に堆積する。このとき、溝１０３内には多結晶シリコン層が充填される。
次に、多結晶シリコン層に所望の不純物を導入する。方法としては、堆積した多結晶シリコン層のさらに上に、高濃度にドーピングされた堆積膜を堆積し、９００〜１０００℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン層中に導入してもよい。さらに、気相からの不純物の導入も可能である。
その後、多結晶シリコン層のパターニングを行って、ゲート半導体領域４６を形成する。なお、本例では、多結晶シリコンを堆積した直後に、不純物を多結晶シリコン層中にドーピングする例で説明したが、例えば多結晶シリコン層のパターニングを先に行ってから不純物をドーピングしてもよい。
図１３（ｃ）の工程においては、多結晶シリコン層が例えば５０００Å程度酸化されるような酸化条件（例えば１１００℃のウエット酸化なら９０分程度）下に試料を投じ、多結晶シリコン層４６の表層に、例えば厚さ５０００Åの多結晶シリコン酸化膜８３を形成する。このとき、ＳｉＣエピタキシャル領域２５の、多結晶シリコン層が堆積されていないむきだしの部分は、ほとんど酸化されない。その後、この酸化膜８３をマスクに用いて、例えば燐イオンを注入し、Ｎ＋型ソース領域３５を形成する。Ｎ型不純物としては燐の他に窒素、ヒ素などを用いてもよい。
図１３（ｄ）の工程においては、多結晶シリコン酸化膜８３を例えばＨＦ溶液等で除去した後に、イオン注入した不純物を活性化させるために１２００℃程度のアニールを行う。
以上により、ゲート半導体領域４６に対してソース領域３５がセルフアライン方式で形成された。
図１３（ｅ）の工程においては、層間絶縁膜５５を形成した後に、この層間膜５５をマスクに用いて、溝１０３よりも深い溝１０４、例えば深さ０．１〜２０μｍを、ソース領域３５を貫通するように形成する。
図１３（ｆ）の工程においては、ＳｉＣとショットキー接合するような例えばＮｉ（ニッケル）やＷ（タングステン）等を用いて、ソース電極６５を、溝１０４内に充填して、なおかつ、ソース領域３５に接触するように形成する。また、ＳｉＣ基板１５の裏面にドレイン電極７５として金属膜を蒸着し、例えば６００〜１３００℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域４６はゲート電極と接続される。
このようにして図１２に示す炭化珪素半導体装置が完成する。
なお、本実施の形態６のこの製造方法は、特許請求の範囲の請求項９に対応する。すなわち、前記エピタキシャル層（Ｎ−型ＳｉＣエピタキシャル領域２５）の一主面の所定の領域に、所定深さを有する溝（１０３）を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層（多結晶シリコン層４６）を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層を酸化する工程と、前記酸化した酸化膜（多結晶シリコン酸化膜８３）をマスクとする不純物注入により、前記第一導電型のソース領域（Ｎ＋型ソース領域３５）を形成する工程と、前記酸化膜を除去する工程と、前記半導体材料層にゲート電極（図示省略）を接続する工程とを少なくとも含むことを特徴とする。
なお、本製造方法の実施の形態では多結晶シリコンを酸化し、形成された酸化膜をマスクにソース領域をセルフアライン方式にて形成する方法で説明したが、多結晶シリコンの端部にサイドウォールを形成し、そのサイドウォールをマスクにソース領域をセルフアライン方式で形成してもよい。
以上説明してきたように、この発明によれば、多結晶シリコン層４６を酸化して形成された酸化膜８３をマスクにソース領域３５をセルフアライン方式にて形成できるため、パターンの微細化が可能（図１２のチャネル幅１５４が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について説明する。チャネル幅１５４は、多結晶シリコンからなるゲート半導体領域４６とＳｉＣエピタキシャル領域２５との接合に生じるビルトインポテンシャルと、ショットキーソース６５とＳｉＣエピタキシャル領域２５との接合に生じるビルトインポテンシャルにより空乏化されるため、素子はノーマリーオフ特性を有する。ここで、溝１０３内に充填される多結晶シリコン層４６と、ＳｉＣエピタキシャル領域２５の接合界面には、それぞれのバンドギャップ、フェルミレベルと電子親和力を反映した障壁が形成される。そして、この障壁からバルク内部へ形成される空乏層の広がりは、接合に印加する電圧により制御することができる。すなわち、ドレイン電極７５とソース電極６５との間に電圧が印加された状態で、ゲート半導体領域４６とＳｉＣエピタキシャル領域２２との接合から広がる空乏層と、ショットキーソース６５とＳｉＣエピタキシャル領域２５との接合に生じるビルトインポテンシャルにより形成される空乏層がキャリアを遮断すれば、素子はオフ状態になる。特に、本発明により、図１２のチャネル幅１５４が縮小可能となるため、ノーマリーオフ特性が得られやすい。一方で、ゲート電圧を変化させ、キャリアがソース電極６５からドレイン電極７５へと流れ込むように空乏層の広がりを抑えることで、素子はオン状態にスイッチングされる。オン時には、キャリアはバルク中を通過するため、同じく炭化珪素を用いたＭＯＳＦＥＴに比べてオン抵抗を低減することができる。なお、このとき素子の耐圧は、溝１０４内に充填されたショットキーソース６５とエピタキシャル領域２５とのショットキー接合によりドレイン電圧を保持できるため、素子の高耐圧化が容易である。
上記請求項３の効果に記載の、「第二の溝を形成し、その中にソース電極を形成することができるため、請求項１または２に記載の発明の効果に加え、より高耐圧用途のデバイス設計を図ることができる。」とは、具体的には、例えばゲート半導体領域１０３はＰ＋型多結晶シリコンにより形成し、素子がオンの時は、このゲート半導体領域１０３からＮ−型エピタキシャル領域２５へとホールを注入して伝導度変調を行い、エピタキシャル領域２５の抵抗を下げることができる。すなわち、エピタキシャル領域２５は、高耐圧用途のため、厚さは厚く、濃度は薄く設計されているため、抵抗が大きい。また、Ｐ＋型多結晶シリコンとＮ−型ＳｉＣのダイオード耐圧は、Ｎ−型多結晶シリコンとＮ−型ＳｉＣのダイオード耐圧に比べて小さいため、例えば図６に示される実施の形態３の構造で、ゲート半導体領域４２をＰ＋型多結晶シリコンにして伝導度変調を行おうとすると、素子耐圧が大きくできない場合がある。一方で、素子がオフの時は、溝１０４内に充填されたショットキーソース６５とエピタキシャル領域２５とのショットキー接合によりドレイン電圧を保持できるため、素子の高耐圧化が容易である。また、本実施の形態６では、ソース領域に接続するショットキーダイオードを内蔵しており使途の応用範囲が広い。
【００１８】
実施の形態７
溝型多結晶シリコンゲートＪＦＥＴ改…図１４
図１４は、本発明の実施の形態７におけるＳｉＣ溝型多結晶シリコンゲートＪＦＥＴを示す図である。図１２との相違は、ショットキーソース領域が、図１２の断面図では図示されない領域に形成された溝の内部に充填されるように形成されていることである。
次に、本実施の形態７のＳｉＣ溝型多結晶シリコンゲートＪＦＥＴの製造方法の一例を、図１５の（ａ）〜（ｃ）及び図１６の（ｄ）〜（ｆ）を用いて説明する。
図１５：多結晶シリコン層の酸化によるセルフアライン
図１５の（ａ）、（ｂ）の工程は、図７（ａ）、（ｂ）の工程と同じである。
図１５（ｃ）の工程においては、溝１０７形成後のエピタキシャル領域２７に対して犠牲酸化を行い、犠牲酸化膜を除去した後に、多結晶シリコン層を例えば０．１〜１０μｍ程度、減圧ＣＶＤ法を用いてエピタキシャル領域２７上に堆積する。このとき、溝１０７内には多結晶シリコン層が充填される。
次に、多結晶シリコン層に所望の不純物を導入し、パターニングを行って、ゲート半導体領域４８を形成する。
次に、多結晶シリコン層が例えば５０００Å程度酸化されるような酸化条件（例えば１１００℃のウエット酸化なら９０分程度）下に試料を投じ、多結晶シリコン層４８の表層に、例えば厚さ５０００Åの多結晶シリコン酸化膜８４を形成する。このとき、ＳｉＣエピタキシャル領域２７の、多結晶シリコン層が堆積されていないむきだしの部分は、ほとんど酸化されない。その後、この酸化膜８４をマスクに用いて、例えば燐イオンを注入し、Ｎ＋型ソース領域３７を形成する。
図１５（ｄ）の工程においては、多結晶シリコン酸化膜８４を例えばＨＦ溶液等で除去した後に、イオン注入した不純物を活性化させるために１２００℃程度のアニールを行う。
以上により、ゲート半導体領域４８に対してソース領域３７がセルフアライン方式で形成された。
図１５（ｅ）の工程においては、マスク材１３４を用いて溝１０７よりも深い溝１４０、例えば深さ０．１〜２０μｍを、ソース領域３７を貫通するように形成する。
図１５（ｆ）の工程においては、層間絶縁膜５７を形成した後に、ＳｉＣとショットキー接合するような例えばＮｉ（ニッケル）やＷ（タングステン）等を用いて、ソース電極６７を、溝１４０内に充填して、なおかつ、ソース領域３７に接触するように形成する。また、ＳｉＣ基板１７の裏面にドレイン電極７７として金属膜を蒸着し、例えば６００〜１３００℃程度で熱処理してオーミック電極とする。特に図示しないが、ゲート半導体領域４８はゲート電極と接続される。
このようにして、図１４に示す炭化珪素半導体装置が完成する。
なお、本実施の形態７のこの製造方法は、特許請求の範囲の請求項９に対応する。すなわち、前記エピタキシャル層（Ｎ−型ＳｉＣエピタキシャル領域２７）の一主面の所定の領域に、所定深さを有する溝（１０７）を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層（多結晶シリコン層４８）を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層を酸化する工程と、前記酸化した酸化膜（多結晶シリコン酸化膜８４）をマスクとする不純物注入により、前記第一導電型のソース領域（Ｎ＋型ソース領域３７）を形成する工程と、前記酸化膜を除去する工程と、前記半導体材料層にゲート電極（図示省略）を接続する工程とを少なくとも含むことを特徴とする。
なお、本製造方法の実施の形態では、多結晶シリコンを酸化し、形成された酸化膜をマスクにソース領域をセルフアライン方式にて形成する方法で説明したが、多結晶シリコンの端部にサイドウォールを形成し、そのサイドウォールをマスクにソース領域をセルフアライン方式で形成してもよい。
以上説明してきたように、この発明によれば、多結晶シリコン層４８を酸化して形成された酸化膜８４をマスクにソース領域３７をセルフアライン方式にて形成できるため、パターンの微細化が可能（図１４のチャネル幅１５６が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について。動作は図１２に示される実施の形態７の炭化珪素半導体装置と同じである。図１２との相違は、ショットキーソース領域が、図１２の断面図では図示されない領域に形成された溝１４０の内部に充填されるように形成されている点である。この図１４に図示されるようなショットキーソース領域形成がもたらすメリットは、デバイス面積に対する素子効率を高め、電流密度を上げられることである。
【００１９】
実施の形態８
溝型多結晶シリコンゲートＪＦＥＴ改…図１７
図１７は、本発明の実施の形態８におけるＳｉＣ溝型多結晶シリコンゲートＪＦＥＴを示す図である。図１２との相違は、Ｎ＋型ソース領域３６がゲート半導体領域４７に接触するように形成されていることである。
次に、本実施の形態のＳｉＣ溝型多結晶シリコンゲートＪＦＥＴの製造方法の一例を、図１８の（ａ）〜（ｄ）を用いて説明する。
図１８：多結晶シリコン層によるセルフアライン
まず、図１８の（ａ）の工程においては、Ｎ＋型ＳｉＣ基板１６の上に、例えば不純物濃度が１０１４〜１０１８ｃｍ−３、厚さが１〜１００μｍのＮ−型ＳｉＣエピタキシャル領域２６が形成されている。
図１８（ｂ）の工程においては、例えば０．１〜１０μｍの深さの溝１０５を形成する。その後、犠牲酸化を行い、犠牲酸化膜を除去した後に、多結晶シリコン層を例えば０．１〜１０μｍ程度、減圧ＣＶＤ法を用いてエピタキシャル領域２６上に堆積する。このとき、溝１０５内には多結晶シリコン層が充填される。
次に、多結晶シリコン層に所望の不純物を導入し、パターニングを行って、ゲート半導体領域４７を形成する。
その後、多結晶シリコン層４７をマスクに用いて、例えば燐イオンを注入し、Ｎ＋型ソース領域３６を形成する。次に、イオン注入した不純物を活性化させるために１２００℃程度のアニールを行う。
以上により、ゲート半導体領域４７に対してソース領域３６がセルフアライン方式で形成された。
図１８の（ｃ）の工程においては、多結晶シリコン層４７端のソース領域３６と接触する部位に高抵抗多結晶シリコン層１６２を形成する。方法としては、マスク材１７２を用いて、高濃度にドーピングされた堆積膜を堆積し、９００〜１０００℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層１６２中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン層１６２中に導入してもよい。さらに、気相からの不純物の導入も可能である。なお、導入される不純物種とその量は、多結晶シリコン層１６２が高抵抗となるように選択される。
図１８の（ｄ）、（ｅ）の工程は、図１３の（ｅ）、（ｆ）の工程と同じである。
このようにして、図１７に示す炭化珪素半導体装置が完成する。
なお、本実施の形態８のこの製造方法は、特許請求の範囲の請求項１１に対応する。すなわち、前記エピタキシャル層（Ｎ−型ＳｉＣエピタキシャル層２６）の一主面の所定の領域に、所定深さを有する溝（１０５）を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層（多結晶シリコン層４７）を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層をマスクとする不純物注入により、前記第一導電型のソース領域（Ｎ＋型ソース領域３６）を形成する工程と、前記半導体材料層端の前記ソース領域と接触する部位に高抵抗層（高抵抗多結晶シリコン層１６２）を形成する工程と、前記半導体材料層にゲート電極（図示省略）を接続する工程とを少なくとも含むことを特徴とする。
以上説明してきたように、この発明によれば、多結晶シリコン層４７をマスクに、ソース領域３６をセルフアライン方式にて形成できるため、パターンの微細化が可能（図１７のチャネル幅１５５が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について説明する。図１２との相違は、Ｎ＋型ソース領域３６がゲート半導体領域４７に接触するように形成されている点である。このため、本実施の形態における炭化珪素半導体装置は、ゲート半導体領域４７端でソース領域３６と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域３６とゲート半導体領域４７とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン（ゲート電流に対するドレイン電流の利得）の大きい条件にて実用に供される。
【００２０】
実施の形態９
溝型多結晶シリコンゲートＪＦＥＴ改…図１９
図１９は、本発明の実施の形態９におけるＳｉＣ溝型多結晶シリコンゲートＪＦＥＴを示す図である。図１４との相違は、Ｎ＋型ソース領域３８がゲート半導体領域４９に接触するように形成されていることである。
次に、本実施の形態９のＳｉＣ溝型多結晶シリコンゲートＪＦＥＴの製造方法の一例を、図２０の（ａ）〜（ｃ）、及び図２１（ｄ）〜（ｅ）を用いて説明する。
図２０：多結晶シリコン層によるセルフアライン
図２０の（ａ）、（ｂ）の工程は、図１５（ａ）、（ｂ）の工程と同じである。
図２０（ｃ）の工程においては、溝１０８形成後のエピタキシャル領域２８に対して犠牲酸化を行い、犠牲酸化膜を除去した後に、多結晶シリコン層を例えば０．１〜１０μｍ程度、減圧ＣＶＤ法を用いてエピタキシャル領域２８上に堆積する。このとき、溝１０８内には多結晶シリコン層が充填される。
次に、多結晶シリコン層に所望の不純物を導入し、パターニングを行って、ゲート半導体領域４９を形成する。
その後、多結晶シリコン層４９をマスクに用いて、例えば燐イオンを注入し、Ｎ＋型ソース領域３８を形成する。次に、イオン注入した不純物を活性化させるために１２００℃程度のアニールを行う。
以上により、ゲート半導体領域４９に対してソース領域３８がセルフアライン方式で形成された。
図２１の（ｄ）の工程においては、多結晶シリコン層４９端のソース領域３８と接触する部位に高抵抗多結晶シリコン層１６３を形成する。方法としては、マスク材１７３を用いて、高濃度にドーピングされた堆積膜を堆積し、９００〜１０００℃程度の熱処理により堆積膜中の不純物を多結晶シリコン層１６３中に熱拡散させるか、またはイオン注入により不純物を直接多結晶シリコン層１６３中に導入してもよい。さらに、気相からの不純物の導入も可能である。なお、導入される不純物種とその量は、多結晶シリコン層１６３が高抵抗となるように選択される。
図２１（ｅ）、（ｅ）の工程は、図１６の（ｅ）、（ｆ）の工程と同じである。
このようにして、図１９に示す炭化珪素半導体装置が完成する。
なお、本実施の形態９のこの製造方法は、特許請求の範囲の請求項１１に対応する。すなわち、前記エピタキシャル層（Ｎ−型ＳｉＣエピタキシャル層２８）の一主面の所定の領域に、所定深さを有する溝（１０８）を形成する工程と、前記溝内に前記エピタキシャル層の表面に接触するように充填される、炭化珪素のバンドギャップと異なるバンドギャップを有するゲート半導体材料層（多結晶シリコン層４９）を堆積する工程と、前記半導体材料層に不純物を導入する工程と、前記半導体材料層を選択的にエッチングする工程と、前記半導体材料層をマスクとする不純物注入により、前記第一導電型のソース領域（Ｎ＋型ソース領域３８）を形成する工程と、前記半導体材料層端の前記ソース領域と接触する部位に高抵抗層（高抵抗多結晶シリコン層１６３）を形成する工程と、前記半導体材料層にゲート電極（図示省略）を接続する工程とを少なくとも含むことを特徴とする。
以上説明してきたように、この発明によれば、多結晶シリコン層４９をマスクに、ソース領域３８をセルフアライン方式にて形成できるため、パターンの微細化が可能（図１９のチャネル幅１５７が縮小可能）になり、ノーマリーオフ特性が得られやすい、という優れた効果が得られる。
次に、この炭化珪素半導体装置の動作について説明する。図１４との相違は、Ｎ＋型ソース領域３８がゲート半導体領域４９に接触するように形成されている点である。このため、本実施の形態における炭化珪素半導体装置は、ゲート半導体領域４９端でソース領域３８と接触する部分は、他のゲート半導体領域と異なり、高抵抗層となっており、ソース領域３８とゲート半導体領域４９とが電気的に導通してしまわない、または電気的に導通したとしても、若干のゲート電流に対して大きいドレイン電流を流せるような、ゲイン（ゲート電流に対するドレイン電流の利得）の大きい条件にて実用に供される。
なお、上記実施の形態１〜９ではすべて、ドレイン電極をＳｉＣ基板の裏面に形成し、ソース電極をエピタキシャル層の表面に配置して、電流を縦型に流す構造の炭化珪素半導体装置で説明したが、例えばドレイン電極を、ソース電極と同じくエピタキシャル層の表面に配置して、電流を横型に流す構造の炭化珪素半導体装置でも本発明が適用可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態１の断面図（プレーナ型ＭＥＳＦＥＴ）
【図２】（ａ）〜（ｆ）は、本発明の実施の形態１の製造工程を示す断面図（多結晶シリコン層の酸化によるセルフアライン）
【図３】（ａ）〜（ｆ）は、本発明の実施の形態１の製造工程を示す断面図（サイドウォールの利用によるセルフアライン）
【図４】本発明の実施の形態２の断面図（プレーナ型ＭＥＳＦＥＴ改）
【図５】（ａ）〜（ｆ）は、本発明の実施の形態２の製造工程を示す断面図（単に多結晶シリコン層によるセルフアライン）
【図６】本発明の実施の形態３の断面図（溝型ＭＥＳＦＥＴ）
【図７】（ａ）〜（ｆ）は、実施の形態３の製造工程を示す断面図（多結晶シリコン層の酸化によるセルフアライン）
【図８】本発明の実施の形態４の断面図（溝型ＭＥＳＦＥＴ改１）
【図９】（ａ）〜（ｆ）は、本発明の実施の形態４の製造工程を示す断面図（多結晶シリコン層の酸化によるセルフアライン）
【図１０】本発明の実施の形態５の断面図（溝型ＭＥＳＦＥＴ改２）
【図１１】（ａ）〜（ｆ）は、本発明の実施の形態５の製造工程を示す断面図（単に多結晶シリコン層によるセルフアライン）
【図１２】本発明の実施の形態６の断面図（ショットキーソース接続のＪＦＥＴ）
【図１３】（ａ）〜（ｆ）は、本発明の実施の形態６の製造工程を示す断面図（多結晶シリコン層の酸化によるセルフアライン）
【図１４】本発明の実施の形態７の断面図（ショットキーソース接続のＪＦＥＴ改１）
【図１５】（ａ）〜（ｃ）は、本発明の実施の形態７の製造工程を示す断面図（多結晶シリコン層の酸化によるセルフアライン）
【図１６】（ｄ）〜（ｆ）は、本発明の実施の形態７の製造工程を示す断面図（多結晶シリコン層の酸化によるセルフアライン）
【図１７】本発明の実施の形態８の断面図（ショットキーソース接続のＪＦＥＴ改２）
【図１８】（ａ）〜（ｄ）は、本発明の実施の形態８の製造工程を示す断面図（単に多結晶シリコン層によるセルフアライン）
【図１９】本発明の実施の形態９の断面図（ショットキーソース接続のＪＦＥＴ改３）
【図２０】（ａ）〜（ｃ）は、本発明の実施の形態９の製造工程を示す断面図（単に多結晶シリコンのセルフアライン）
【図２１】（ａ）〜（ｃ）は、本発明の実施の形態９の製造工程を示す断面図（単に多結晶シリコンのセルフアライン）
【図２２】従来のＳｉＣプレーナ型ＭＥＳＦＥＴの断面図
【図２３】（ａ）〜（ｃ）は、従来のＭＥＳＦＥＴの製造工程を示す断面図
【符号の説明】
１…Ｎ＋型ＳｉＣ基板
２…Ｎ−型ＳｉＣエピタキシャル領域
３…Ｎ＋型ソース領域
４…多結晶シリコンゲート半導体領域
５…層間膜
６…ソース電極
７…ドレイン電極
１０、１１、１２、１３、１４、１５、１６、１７、１８、１９…Ｎ＋型ＳｉＣ基板
２０、２１、２２、２３、２４、２５、２６、２７、２８、２９…Ｎ−型ＳｉＣエピタキシャル領域
３０、３１、３２、３３、３４、３５、３６、３７、３８、３９…Ｎ＋型ソース領域
４０、４１、４２、４５、４６、４７、４８、４９…多結晶シリコンゲート半導体領域
４３…Ｎ−型多結晶シリコン層
４４…Ｐ＋型多結晶シリコン層
５０、５１、５２、５３、５４、５５、５６、５７、５８…層間膜
６０、６１、６２、６３、６４、６５、６６、６７、６８、６９…ソース電極
７０、７１、７２、７３、７４、７５、７６、７７、７８、７９…ドレイン電極
８０、８１、８２、８３、８４…多結晶シリコン酸化膜
９０…ＣＶＤ酸化膜
１００、１０１、１０２、１０３、１０４、１０５、１０６、１０７、１０８…溝
１１０…（２９よりも濃度の薄い）Ｎ−型ＳｉＣエピタキシャル領域
１２０…ショットキーゲート
１３０、１３１、１３２、１３３、１３４、１３５、１３６、１３７…マスク材
１４０、１４１…ショットキーソース形成領域（溝）
１５０、１５１、１５２、１５３、１５４、１５５、１５６、１５７、１５８、１５９…チャネル幅、
１６０、１６１、１６２、１６３…高抵抗多結晶シリコン層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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