(57)【特許請求の範囲】
【請求項１】
コンピュータで実現される、Ｔ−コイル回路網を備える回路設計を生成する方法であって、
複数のインダクタのインダクタンスおよび前記Ｔ−コイル回路網の寄生ブリッジ容量を決定するステップを備え、
前記寄生ブリッジ容量を決定するステップは、前記Ｔ−コイル回路網内の終端抵抗の、ＣTMで示される寄生容量と、前記Ｔ−コイル回路網の入力に結合される入出力パッドの、ＣPDで示される寄生容量と、前記複数のインダクタの、ＣBIで示される巻線間容量とに従って、前記寄生ブリッジ容量を決定するステップを含み、
前記方法は、
前記寄生ブリッジ容量を、前記Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準と比較するステップと、
前記回路設計における前記Ｔ−コイル回路網の前記出力に結合された静電放電素子の保護量、または、前記Ｔ−コイル回路網の前記複数のインダクタのパラメータを、前記寄生ブリッジ容量と前記負荷容量基準との前記比較に従って、選択的に調整するステップと、
前記回路設計を出力するステップとを備え、前記回路設計は、前記複数のインダクタのインダクタンスと、前記静電放電素子の前記保護量と、前記複数のインダクタの巻線の幅とをさらに備える、方法。
【請求項２】
前記選択的に調整するステップは、
前記負荷容量基準に対する前記寄生ブリッジ容量の比率を、前記Ｔ−コイルの入力ノードにおける物理的キャパシタを用いずに調整するステップを備える、請求項１に記載の方法。
【請求項３】
前記寄生ブリッジ容量を、
ＣB＝［（ＣTM×ＣPD）／（ＣTM＋ＣPD）］＋ＣBI
に従って算出するステップをさらに備え、ＣBは、前記寄生ブリッジ容量を示す、請求項１または２に記載の方法。
【請求項４】
前記選択的に調整するステップは、
前記ブリッジ容量が前記負荷容量基準未満である場合に、前記複数のインダクタの前記巻線の幅を増加させるステップを備える、請求項１または３に記載の方法。
【請求項５】
前記選択的に調整するステップは、
前記ブリッジ容量が前記負荷容量基準を超える場合に、前記静電放電素子の前記保護量を増加させるステップを備える、請求項１または３に記載の方法。
【請求項６】
前記負荷容量基準を、前記負荷の前記寄生容量の１／１２に選択するステップをさらに備える、請求項１〜５のいずれか１項に記載の方法。
【請求項７】
コンピュータに、方法の各ステップを実行させるためのプログラムを記録した、コンピュータ読取可能な記録媒体であって、
前記方法は、
複数のインダクタのインダクタンスおよび前記Ｔ−コイル回路網の寄生ブリッジ容量を決定するステップを備え、
前記寄生ブリッジ容量を決定するステップは、前記Ｔ−コイル回路網内の終端抵抗の、ＣTMで示される寄生容量と、前記Ｔ−コイル回路網の入力に結合される入出力パッドの、ＣPDで示される寄生容量と、前記複数のインダクタの、ＣBIで示される巻線間容量とに従って、前記寄生ブリッジ容量を決定するステップを含み、
前記方法は、
前記寄生ブリッジ容量を、前記Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準と比較するステップと、
前記回路設計における前記Ｔ−コイル回路網の前記出力に結合された静電放電素子の保護量、または、前記Ｔ−コイル回路網の前記複数のインダクタのパラメータを、前記寄生ブリッジ容量と前記負荷容量基準との前記比較に従って、選択的に調整するステップと、
前記回路設計を出力するステップとを備え、前記回路設計は、前記複数のインダクタのインダクタンスと、前記静電放電素子の前記保護量と、前記複数のインダクタの巻線の幅とをさらに備える、記録媒体。
【請求項８】
Ｔ−コイル回路網であって、
第１のインダクタと、
前記第１のインダクタに結合された第２のインダクタと、
前記第２のインダクタに結合された終端抵抗とを備え、
前記Ｔ−コイル回路網の出力には静電放電素子が結合されており、
前記第１のインダクタと前記第２のインダクタとのパラメータ、および前記静電放電素子の保護量は、寄生ブリッジ容量が、前記Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準に等しくなるように規定され、
前記寄生ブリッジ容量は、前記Ｔ−コイル回路網内の前記終端抵抗の、ＣTMで示される寄生容量と、前記Ｔ−コイル回路網の入力に結合される入出力パッドの、ＣPDで示される寄生容量と、前記第１および第２のインダクタの、ＣBIで示される巻線間容量とから算出される、Ｔ−コイル回路網。
【請求項９】
前記寄生ブリッジ容量は、
ＣB＝［（ＣTM×ＣPD）／（ＣTM＋ＣPD）］＋ＣBI
に従って算出され、ＣBは、前記寄生ブリッジ容量を示す、請求項８に記載のＴ−コイル回路網。
【請求項１０】
前記終端抵抗は、ほぼ５０オームの抵抗値を有する、請求項８または９に記載のＴ−コイル回路網。
【請求項１１】
前記負荷容量基準は、前記寄生ブリッジ容量の１／１２である、請求項８〜１０のいずれか１項に記載のＴ−コイル回路網。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
この明細書内に開示された１以上の実施形態は集積回路装置（ＩＣ）に関する。より特定的には、１以上の実施形態は、ＩＣの高周波数の入力または出力で用いるためのＴ−コイル回路網を備える回路の設計に関する。
【背景技術】
【０００２】
集積回路装置（ＩＣ）に与えられる入力または出力（以後「入出力」と呼ぶ）信号の周波数は、長い期間をかけて確実に増加してきた。入出力信号の周波数が無線周波数（ＲＦ）領域に達してギガヘルツ領域に近づくにつれて、入出力ノードにおける複素インピーダンスがしばしば生じる。ＩＣ入出力ノードの複素インピーダンスは、入出力信号のソースとＩＣの入出力ノードとの間にインピーダンス整合の問題を生じさせ得る。インピーダンスの不整合は、一般的なＩＣでなくとも、入出力ノードの性能を低下させ得る。
【０００３】
複素インピーダンスは、ＩＣの入出力ノードに結合される素子に関連する多数の小さな容量およびインダクタンスの関数である。これら小さな容量およびインダクタンスは、ゲート容量、配線に関連するインダクタンスおよび容量、パッケージのボンディングワイヤのインダクタンス、入出力パッドに関連する容量、静電放電構造に関連する容量などを含み得る。
【０００４】
入出力信号のソースとＩＣの入出力ノードとの間のインピーダンス不整合は、入出力信号の電力のうちのある割合が、入出力ノードから入出力信号のソースへと反射して戻るため、入出力ノードへの信号電力の非効率的な伝達をもたらす。さらに、小さなインダクタンスおよび容量が、高周波数においてより重要となるために、インピーダンス不整合は入出力ノードの帯域における減少をもたらす。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
信号電力の損失を避けるために、ＲＦシステムは、純粋な抵抗性インピーダンスを各々のＲＦ入出力およびＲＦ出力において生成することを目指している。ＩＣ入出力ノードにおける複素インピーダンスを弱めるために、複素インピーダンスを相殺することを求める整合回路が、ＩＣの入出力ノードにおいて実現可能である。整合回路がない場合、多くのＩＣ入出力は、所望の入出力信号の周波数範囲よりもかなり低い最大動作周波数で帯域制限されるであろう。
【課題を解決するための手段】
【０００６】
概要
この明細書の中で開示される１以上の実施の形態は、集積回路装置（ＩＣ）に関し、より特定的には、ＩＣの高周波入出力で用いるためのＴ−コイル回路網を備える回路を設計することに関し得る。１つの実施形態は、プロセッサとメモリとを備えるシステムを用いて、Ｔ−コイル回路網を備える回路設計を生成する方法を含み得る。方法は、インダクタのインダクタンスおよびＴ−コイル回路網の寄生ブリッジ容量を決定するステップと、寄生ブリッジ容量を、Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準と比較するステップとを含み得る。Ｔ−コイル回路網の出力に結合された回路設計の静電放電（ＥＳＤ）保護の量、および／またはＴ−コイル回路網のインダクタのパラメータが、その比較に従って選択的に調整され得る。インダクタのインダクタンスを特定し得る回路設計、ＥＳＤ保護の量、および／またはインダクタの巻線の幅が出力され得る。
【０００７】
この方法において、選択的に調整するステップは、寄生ブリッジ容量の比率を、Ｔ−コイルの入力ノードにおける物理的キャパシタを含まない負荷容量基準で調整するステップを含み得る。寄生ブリッジ容量を決定するステップは、Ｔ−コイル回路網内の終端抵抗の、ＣTMで示される寄生容量と、Ｔ−コイル回路網の入力に結合される入出力パッドの、ＣPDで示される寄生容量と、インダクタの、ＣBIで示される巻線間容量とに従って、寄生ブリッジ容量を決定するステップを備え得る。
【０００８】
この方法は、さらに、ＣB＝［（ＣTM×ＣPD）／（ＣTM＋ＣPD）］＋ＣBIに従って寄生ブリッジ容量を算出するステップを含み、ＣBは寄生ブリッジ容量である。選択的に調整するステップは、ブリッジ容量が負荷容量基準未満である場合に、インダクタの巻線の幅を増加させるステップを備え得る。選択的に調整するステップは、ブリッジ容量が負荷容量基準を超える場合に、静電放電保護の量を増加させるステップを備え得る。インダクタのインダクタンスおよびＴ−コイル回路網の寄生ブリッジ容量を決定するステップは、Ｔ−コイル回路網内の終端抵抗の、ＣTMで示される寄生容量の初期値と、Ｔ−コイル回路網の入力に結合される入出力パッドの、ＣPDで示される寄生容量の初期値と、負荷の寄生容量の初期値とを決定するステップ；インダクタの初期値を評価するステップ；インダクタの初期値に従って、インダクタの、ＣBIで示される巻線間容量の初期値を決定するステップ；およびＣBで示される寄生ブリッジ容量の初期値を決定するステップを備え得るが、寄生ブリッジ容量は、ＣTM，ＣPD，ＣBIの各々に依存する。
【０００９】
この方法は、さらに、寄生ブリッジ容量の初期値を用いてインダクタの更新値を算出するステップ；インダクタの更新値を用いて、インダクタの巻線間容量の更新値を決定するステップ；および巻線間容量の更新値に従って寄生ブリッジ容量の更新値を算出するステップを備え得る。加えて、方法は、負荷容量基準を、負荷の寄生容量の１／１２に選択するステップをさらに備え得る。
【００１０】
別の実施の形態は、Ｔ−コイル回路網を備える回路設計を生成するためのシステムを含み得る。システムは、プログラムコードを記憶するメモリと、メモリに結合されて、プログラムコードを実行すると、複数の動作を実行するように構成されたプロセッサとを含み得る。動作は、インダクタのインダクタンスおよびＴ−コイル回路網の寄生ブリッジ容量を決定するステップと、寄生ブリッジ容量を、Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準と比較するステップとを含み得る。プロセッサは、さらに、Ｔ−コイル回路網の出力に結合された回路設計のＥＳＤ保護の量、またはＴ−コイル回路網のインダクタのパラメータを、寄生ブリッジ容量と負荷容量基準との比較に従って選択的に調整するように構成され得る。プロセッサは、回路設計を出力し得る。回路設計は、インダクタのインダクタンス、ＥＳＤ保護の量、およびインダクタの巻線の幅を特定し得る。
【００１１】
このシステムにおいて、選択的に調整するステップは、寄生ブリッジ容量の比率を、Ｔ−コイルの入力ノードにおける物理的キャパシタを含まない負荷容量基準で調整するステップを含み得る。寄生ブリッジ容量を決定するステップは、Ｔ−コイル回路網内の終端抵抗の、ＣTMで示される寄生容量と、Ｔ−コイル回路網の入力に結合される入出力パッドの、ＣPDで示される寄生容量と、インダクタの、ＣBIで示される巻線間容量とに従って、寄生ブリッジ容量を決定するステップを備える。システムは、ＣB＝［（ＣTM×ＣPD）／（ＣTM＋ＣPD）］＋ＣBIに従って寄生ブリッジ容量を算出するステップをさらに含み得るが、ＣBは、寄生ブリッジ容量を示す。選択的に調整するステップは、ブリッジ容量が負荷容量基準未満である場合に、インダクタの巻線の幅を増加させるステップを備え得る。選択的に調整するステップは、ブリッジ容量が負荷容量基準を超える場合に、静電放電保護の量を増加させるステップを備え得る。
【００１２】
別の実施の形態は、プロセッサとメモリとを備えるシステムによって使用可能なデータ記憶媒体を含む装置を含み得る。データ記憶媒体は、システムによって実行されるときに、実行可能な動作をシステムに実行させるプログラムコードを保存し得る。実行可能な動作は、インダクタのインダクタンスおよびＴ−コイル回路網の寄生ブリッジ容量を決定するステップを含み得るとともに、寄生ブリッジ容量を、Ｔ−コイル回路網の出力に結合された負荷の寄生容量に依存する負荷容量基準と比較するステップを含み得る。実行可能な動作は、さらに、Ｔ−コイル回路網の出力に結合された回路設計のＥＳＤ保護の量、または、Ｔ−コイル回路網のインダクタのパラメータを、寄生ブリッジ容量と負荷容量基準との比較に従って、選択的に調整するステップを含み得る。加えて、実行可能な動作は、回路設計を出力するステップをさらに含み得る。回路設計は、インダクタのインダクタンス、ＥＳＤ保護の量、およびインダクタの巻線の幅を含み得る。
【００１３】
この装置において、選択的に調整するステップは、寄生ブリッジ容量の比率を、Ｔ−コイルの入力ノードにおける物理的キャパシタを含まない負荷容量基準で調整するステップを含み得る。寄生ブリッジ容量を決定するステップは、Ｔ−コイル回路網内の終端抵抗の、ＣTMで示される寄生容量と、Ｔ−コイル回路網の入力に結合される入出力パッドの、ＣPDで示される寄生容量と、インダクタの、ＣBIで示される巻線間容量とに従って、寄生ブリッジ容量を決定するステップを備え得る。システムは、ＣB＝［（ＣTM×ＣPD）／（ＣTM＋ＣPD）］＋ＣBIに従って、寄生ブリッジ容量を算出するステップを含む、実行可能な動作を実行し得るが、ＣBは寄生ブリッジ容量を示す。選択的に調整するステップは、ブリッジ容量が負荷容量基準未満である場合に、インダクタの巻線の幅を増加させるステップ；およびブリッジ容量が負荷容量基準を超える場合に、静電放電保護の量を増加させるステップを備え得る。
【図面の簡単な説明】
【００１４】
【図１】１つの実施の形態に従う、集積回路装置（ＩＣ）内の実現例のためのＴ−コイル回路網を設計するためのシステムを示すブロック図である。
【図２】別の実施の形態に従う、Ｔ−コイル回路網を備える例示的な回路を示した回路図である。
【図３】別の実施の形態に従う、ＩＣのためのＴ−コイル回路網を設計する方法を示したフローチャートである。
【発明を実施するための形態】
【００１５】
図面の詳細な説明
明細書は、新規と見なされる１以上の実施の形態の特徴を定義する特許請求の範囲で結論付けられるが、その実施の形態は、図面とともに明細書を考慮することによってよりよく理解されるであろう。要求されるように、本明細書では詳細な実施の形態が開示される。しかしながら、開示された実施の形態は、発明の構成の単なる例であって、さまざまな他の形態で実現可能である。したがって、本明細書で開示された具体的な構造上および機能上の詳細は、限定するものと解釈されるべきではなく、単に、特許請求の範囲の基礎、および、本発明の構成が仮想的に、任意の適切に詳細な構造でさまざまに採用されることを当業者に教示するための代表的な基礎として解釈されるべきである。さらに、本明細書で用いられる用語および文言は、制限することを意図するものではなく、１以上の実施の形態の理解できる説明を提供することを意図するものである。
【００１６】
この明細書内に開示される１以上の実施の形態は、半導体集積回路装置（ＩＣ）に関する。より特定的には、１以上の実施の形態は、ＩＣの入出力ノードで用いるためのＴ−コイル回路網を設計することに関する。この明細書内に開示された発明の構成に従うと、Ｔ−コイル回路網設計技術は、従来の設計技術では見落とされる容量を考慮することを提供する。１以上の実施の形態は、さらに、Ｔ−コイル設計の局面を、より多くの静電放電（ＥＳＤ）素子を追加すること、および／またはＴ−コイル回路網のインダクタのコイルの幅のような、Ｔ−コイル回路網のインダクタのパラメータを変更することによって変更して、異なる容量の量を釣り合わせる。両方のアプローチは、Ｔ−コイル回路網の帯域を最大化して歪みを最小化するのに役立つだけでなく、ＩＣの入出力ノードに設けられるＥＳＤ保護を増加させる機能を果たす。
【００１７】
図１は、１つの実施の形態に従う、ＩＣ内の実現例のためのＴ−コイル回路網を設計するためのシステム１００を示すブロック図である。１つの局面において、システム１００は、ＩＣ内での実体化のための１つ以上のＴ−コイル回路網設計を生成可能である。
【００１８】
図１に図示されるように、システム１００は、システムバス１１５を通じてメモリ素子１１０に結合される少なくとも１つのプロセッサ１０５を含み得る。したがって、システム１００は、メモリ素子１１０内にプログラムコードを記憶することができる。プロセッサ１０５は、システムバス１１５を介してメモリ素子１１０からアクセスされたプログラムコードを実行する。１つの局面において、たとえば、システム１００は、プログラムコードを記憶および／または実行するのに適しているコンピュータとして実現可能である。しかしながら、システム１００は、この明細書内で説明される機能を実行することが可能な、プロセッサおよびメモリを備える任意のシステムの形態で実現可能であるということが理解されるべきである。
【００１９】
メモリ素子１１０は、たとえば、ローカルメモリ１２０および１以上のバルク記憶装置１２５のような１つ以上の物理記憶装置を含み得る。ローカルメモリ１２０は、プログラムコードの実際の実行の間に一般的に用いられる、ランダムアクセスメモリまたは他の非永続型のメモリ素子と呼ばれる。バルク記憶装置１２５は、ハードドライブまたは他の永続型データ記憶装置として実現可能である。システム１００は、また、１以上のキャッシュメモリ（図示せず）を含み得るが、そのキャッシュメモリは、実行の間にバルク記憶装置１２５から読出される必要があるプログラムコードの読出回数を減少させるために、少なくともいくつかのプログラムコードの一時的な記憶を提供する。
【００２０】
入出力（Ｉ／Ｏ）装置、たとえばキーボード１３０、ディスプレイ１３５およびポインティング装置（図示せず）が任意選択的にシステム１００に結合可能である。Ｉ／Ｏ装置は、システム１００に直接的に、または介在するＩ／Ｏコントローラを通じてのいずれかによりシステム１００に結合可能である。ネットワークアダプタもまたシステム１００に結合可能であり、システム１００が介在するプライベートネットワークまたは公共ネットワークを通じて他のシステム、コンピュータシステム、リモートプリンタ、および／またはリモート記憶装置に結合されることを可能にする。モデム、ケーブルモデムおよびイーサネット（登録商標）カードが、システム１００で用いられることが可能な異なる種類のネットワークアダプタの例である。
【００２１】
メモリ素子１１０は、回路設計モジュール１４０を含み得る。回路設計モジュール１４０は、実行可能なプログラムコードの形態で実現されるが、システム１００によって実行可能である。回路設計モジュール１４０は、Ｔ−コイル回路網を備える回路の設計仕様を受けることができる。回路設計モジュール１４０は、さらに、１以上の要素、回路設計の局面、および／またはそのような回路設計に含まれるＴ−コイル回路網に対する抽出された要素の値を決定および／または取得する（たとえば読出す）ことができるが、その要素の値はメモリ素子１１０の中に記憶される。Ｔ−コイル回路網は、一般的に２つのインダクタを含み、それら２つのインダクタは直列に入出力負荷に結合され、入出力負荷はその２つのインダクタの間の結合点においてＴ−コイル回路網に結合される。Ｔ−コイル回路網は、ＩＣ入出力における容量性負荷に関連する複素インピーダンスを減少または相殺することができる。ＩＣの入出力ノードにおけるＴ−コイル回路網の実現例は、入出力ノードの帯域を増加させることができる。この改善は、たとえば、リターンロスの低減、ビットエラーレートの減少、またはパワーゲインの増加によって入出力ノードのよりよいＲＦシステム性能をもたらす。
【００２２】
設計仕様および抽出された要素の値を用いて、回路設計モジュール１４０は、ＣBとして示される、Ｔ−コイル回路網内の２つのインダクタの間の全ブリッジ容量の第１の推定値を決定することができる。回路設計モジュール１４０は、Ｌ1およびＬ2として示される、Ｔ−コイル回路網内の２つのインダクタの各々の値を、ＣBの第１の値と、ＣL／１２として示される、Ｔ−コイル回路網の出力ノードにおいて見た負荷容量基準とのうちの大きい方を用いて算出することができる。回路設計モジュール１４０は、Ｌ1およびＬ2の値を用いて導かれた巻線間容量を用いてＣBの第２の値を決定することができる。
【００２３】
回路設計モジュール１４０は、ＣBの値を、ＣLの値に依存する基準、たとえば負荷容量基準と比較して、ＣBの値またはＣLの値のいずれかを、それら２つの値が等しくなるか、またはほぼ等しくなる（たとえば互いに所定の範囲または許容度内に入る）まで増加させる。たとえば、Ｌ1およびＬ2の巻線間容量を増加することによって、ＣBを増加させることができる。たとえば、Ｔ−コイル回路網の出力ノードに印加されるＥＳＤ保護の量を増加させることによって、ＣLを増加することができる。
【００２４】
ＣB，ＣL，Ｌ1およびＬ2の値のような結果としてのパラメータ、用いられるＥＳＤ保護の量、および、たとえばインダクタの巻線の幅のようなインダクタＬ1およびＬ2に関する他のパラメータが、回路設計１４５から出力されあるいはその中に含まれるとともに、メモリ素子１１０内に記憶されることができる。本明細書で用いられるように、「出力している（outputting）」および／または「出力する（output）」は、メモリ素子１１０内に記憶すること、たとえば、メモリ素子１１０内に記憶されるファイルを書込むこと、ディスプレイ１３５または他の周辺出力装置に書込むこと、音での通知を行なうこと、他のシステムに送信または転送すること、エクスポートすることなどを意味することができる。
【００２５】
図２は、他の実施の形態に従うＴ−コイル回路網を備える例示的な回路２００を示す回路図である。回路２００は、ＩＣの入出力ノードを示している。示されるように、Ｔ−コイル回路網は、ＩＣの入出力に入出力信号を与えるソースの出力のインピーダンスで、ＩＣの入出力ノードのインピーダンスの整合を改善するように実現されてきた。回路２００は、入出力装置２０５と、入出力パッド２１０と、ＥＳＤ素子２１５および２２０と、Ｔ−コイル回路網２２５とを含み得る。
【００２６】
入出力素子２０５は、外部の高周波信号を入出力として受けるように構成された、ＩＣ内の任意の入出力素子であり得る。入出力素子２０５は、ＩＣ内の追加の入出力回路に結合可能である。追加の入出力回路は、入出力パッド２１０を介して受信された入出力信号を処理するための入出力素子２０５に結合可能な、追加の素子または回路を表わす。
【００２７】
入出力信号は入出力パッド２１０に与えられる。入出力信号は、無線周波数（ＲＦ）入出力信号であり、たとえば高速デジタル信号であり得る。入出力パッド２１０は、ＩＣ製造プロセス内で適用可能な任意のパッド構造であり得て、ＩＣの外部の信号をＩＣの内部回路に与えることができる。入出力パッド２１０は、Ｔ−コイル入出力ノード（入出力ノード）２３５においてＴ−コイル回路網２２５に結合される。入出力パッド２１０は、入出力信号を入出力素子２０５に結合させる信号経路の一部であり得る。
【００２８】
ＥＳＤ素子２１５および２２０はＴ−コイル出力ノード（出力ノード）２４０に結合される。出力ノード２４０は、入出力素子２０５に信号を与える。図２において、ＥＳＤ素子２１５および２２０はＥＳＤダイオードとして実現される。しかしながら、ＥＳＤ素子２１５および２２０は、ＩＣ製造プロセス内において、ＥＳＤ事象からの保護を入出力素子２０５に与えることが可能な任意の素子であり得る。たとえば、ＥＳＤ素子２１５および２２０は、ダイオードであり得るが、ＥＳＤ素子２１５および２２０は、ダイオードのみに限定されるものではない。
【００２９】
Ｔ−コイル回路網２２５は、Ｌ２５０およびＬ２５５として示される２つのインダクタと、ＲTM２６０として示される終端抵抗とを含み得る。Ｔ−コイル回路網２２５は、複数の寄生容量を含み得る。寄生容量は、現実の回路要素ではないが、図２においては、ＣL２４５，ＣBI２６５，ＣTM２７０およびＣPD２７５として表わされている。
【００３０】
ＣL２４５は、出力ノード２４０、すなわち、入出力素子２０５の入出力ノードに現れる寄生容量の和を示す。したがって、ＣL２４５は、Ｔ−コイル回路網２２５から見た負荷容量を表わす。ＣL２４５は、出力ノード２４０に結合される素子に関連するさまざまな寄生容量を含み得る。たとえば、ＣL２４５は、入出力素子２０５に関連付けられるゲート容量、出力ノード２４０に素子を結合させる配線に関連付けられる容量、ＥＳＤ素子２１５および２２０に関連付けられる容量などを含み得る。ＣL２４５は、ＩＣおよびＩＣパッケージに関連付けられるさまざまな寄生インダクタおよび寄生容量とともに、高周波入出力信号を入出力素子２０５に与えるソースに対して複素インピーダンスを生成し得る。
【００３１】
ＣBI２６５はインダクタＬ２５０およびＬ２５５に関連付けられる巻線間容量を表わす。この明細書内で用いられるように、「巻線間容量」は、接近して配置されたインダクタの巻線の間の容量性結合によって生じる寄生容量を指す。巻線間容量は、インダクタの巻線の幅が増大するにつれて増大する。それに対して、巻線間容量は、巻線の幅が減少するに従って減少する。すなわち、ＣBI２６５の値は、Ｌ２５０およびＬ２５５の各々の巻線の幅が増大するにつれて増大する。ＣBI２６５の値は、Ｌ２５０およびＬ２５５の各々の巻線の幅が減少するにつれて減少する。Ｌ２５０、Ｌ２５５の値は一致しているので、ＣＢＩの値は、場合によっては、Ｌ２５０およびＬ２５５の一方または両方の幅に従って増大または減少するということができる。
【００３２】
インダクタの巻線の幅は、インダクタおよびＴ−コイル回路網の変更されるべき１つのパラメータとして挙げられているが、インダクタの経路に関する他のパラメータも、同様に、変更され得て、インダクタＬ２５０およびＬ２５５の巻線間容量ＣBI２６５における変化の効果をもたらすということが理解されるべきである。たとえば、インダクタＬ２５０および２５５の巻線間の間隔、たとえば距離が変更され得る。別の例において、接地された金属シールドがＴ−コイルの真下に配置され得る。シールドの局面がさらに変更され得て巻線間容量ＣBIに影響を与える。
【００３３】
ＣTM２７０は、終端抵抗ＲTM２６０と関連付けられたさまざまな容量を表わし得る。たとえばＣTM２７０は、ＩＣの下地基板層の上にＲTM２６０を実現するために用いられるポリシリコン層の間の容量性結合によって生成された寄生容量を表わし得る。ＣPD２７５は、入出力パッド２１０に関連付けられたさまざまな容量を表わし得る。たとえば、ＣPD２７５は、入出力パッド２１０を実現するために用いられる金属層と、ＩＣの下地基板層との間の容量性結合によって生成される寄生容量を表わし得る。
【００３４】
寄生容量ＣBI２６５，ＣTM２７０およびＣPD２７５は、集合的に、Ｔ−コイル回路網２２５のブリッジ容量と呼ばれ得る。１つの実施の形態において、ＣBとして示されるブリッジ容量は、概して、ＣPD２７５とＣTM２７０との直列の結果の量とＣBI２６５との並列を考慮することによって決定され得る。この関係は、ＣB＝［（ＣTM×ＣPD）／（ＣTM＋ＣPD）］＋ＣBIという式で書き直すことができる。明確さの目的のため、図２の参照符号は、書き直された式から排除されている。
【００３５】
入出力ノードにおいて実現された場合、Ｔ−コイル回路網２２５は、入出力素子２０５と関連付けられる複素インピーダンスを相殺することができるとともに、高周波入出力信号を生成して入出力素子２０５を駆動するソースに、主として抵抗性のインピーダンスを与えることができる。典型的には、ＲＦシステムの入出力ノードは、５０オームの整合特性インピーダンスを有するように設計される。したがって、ソース抵抗（Ｒsource）およびＲTM２６０の各々は、ほぼ５０オームの特性インピーダンスで実現可能である。Ｔ−コイル回路網２２５は、適切に実現された場合には、入出力信号を生成するソースの出力から見た複素インピーダンスを相殺するという効果を有し得て、その結果、このソースから見て、ＩＣの入出力ノードは、ＲTM２６０にほぼ等しいソース抵抗（Ｒsource）を有する、純粋な抵抗性となる。
【００３６】
従来のＴ−コイル回路網設計技術は、ＣBIを評価して、ＣBIがキャンセル方程式によって要求されるよりも小さいかどうかを決定し、その評価に基づいて、物理的キャパシタＣBLを付加して相殺の要求を満たすというものである。より特定的には、ＣBIの評価に基づいて、従来のＴ−コイル回路網設計技術は、物理的キャパシタＣBLを取入れるが、その物理的容量は入出力ノード２３５およびノード２９８と結合されるであろう。そのような技術は、入出力信号を生成するソースが適切に駆動可能な許容値へと、ＣL２４５を減少することを要求するものである。ＣL２４５に影響を与える他の考慮は、たとえば、望まれるＥＳＤ保護の量およびＩＣの入出力ノードにおける帯域の最大許容損失である。すなわち、処理は、理想的な仮定より小さいところから始まる。Ｌ２５０およびＬ２５５の値はＣL２４５の関数として算出される。ｋの値は、Ｌ２５０とＬ２５５との間の相互インダクタンスであるが、０．５±０．１に設定される。次にＣBI２６５はＬ２５０およびＬ２５５を以前に算出された値に設定して、電磁（ＥＭ）シミュレーションを用いて抽出される。ＣB＝ＣBI＋ＣBLの関係を用いて、ＣBLは、ＣB＝ＣL／１２となるまで増大し得て、帯域を最大化させる。
【００３７】
上記のような従来のＴ−コイル回路設計技術は、図２においてモデル化された、ＣTM２７０およびＣPD２７５によって生成されるループバック容量を考慮していない。従来のＴ−コイル回路網設計技術から、ＣTM２７０およびＣPD２７５を排除し、あるいは無くすことは、Ｔ−コイル回路網と、入出力信号を生成するソースとの不正確なインピーダンス整合をもたらす。従来のＴ−コイル回路網設計技術の範囲内では、ブリッジ容量ＣBは、したがって、ＣB＝ＣBI＋ＣBLとして定義される。従来のＴ−コイル回路網設計技術は、さらに、ＣL２４５の値に従って、Ｌ２５０およびＬ２５５の値と、Ｌ２５０およびＬ２５５のパラメータとを決定する。ＣB＝ＣL／１２でＩＣの入出力ノードの帯域を最大化するという条件を達成するために、上述のように、物理的キャパシタＣBLが典型的に含まれる。
【００３８】
この明細書内に開示された発明の構成に従うと、ＣBおよびＣL／１２が比較されて、インダクタを設計することができる。ループバック容量ＣPD２７５およびＣTM２７０は、その設計技術においてモデル化されるとともに含まれる。ＣTM２７０およびＣPD２７５は、計算によって決定され得るが、その計算はシリコンデータ、レイアウトデータベースから抽出された二次元または三次元のＥＭシミュレーション、またはＲTM２６０および入出力パッド２１０に関連付けられた寄生容量を導出する任意の他の方法に基づく。そのような技術を用いることにより、インダクタＬ２５０およびＬ２５５のためのＣBI２６５の初期評価がなされ得る。たとえば、ＣBI２６５は、インダクタＬ２５０およびＬ２５５の値を用いて初めに評価され得るが、その値はＩＣの入出力ノードに対する所望の帯域を与える。本明細書に開示される１つ以上の実施の形態に従う、Ｔ−コイル回路網の設計に関するさらなる詳細が、図３を参照して与えられる。
【００３９】
図３は、別の実施の形態に従う、ＩＣ内の使用のためのＴ−コイル回路網を設計する方法３００を示すフローチャートである。方法３００は、図１を参照して記述されたようなシステムを用いて実現され得る。概して、方法３００は、ＩＣ入出力ノードにおける帯域およびＥＳＤ性能を増大させるためのＴ−コイル回路網設計の方法を記述する。そのように行なう際に、方法３００は、図２を参照してモデル化されるとともに記述された回路デザインを利用する。
【００４０】
ステップ３０５において開始されると、システムは終端抵抗の寄生容量ＣTMと、入出力ノードのパッドの寄生容量ＣPDと、負荷容量ＣLとの値を決定する。この情報は、たとえばデータベースから得ることができ、パッド、Ｔ−コイル抵抗および入出力素子の容量の特性は既知である。それらの値は、たとえば、先立つシミュレーション、または同じ製造プロセスを用いて先に実現されたＩＣの、測定された特性から決定可能または決定されたものであるだろう。
【００４１】
ステップ３１０において、システムは、Ｔ−コイル回路網の各々のインダクタを表わすＬの値を評価し得る。まず、Ｌの値は、さまざまな要因に基づいて評価され得るが、その要因とは、たとえばＩＣの入出力の所望の帯域、用いられるＥＳＤ素子の数および種類に関するＥＳＤ保護の量などである。ステップ３１５において、インダクタの物理的記述が生成され得る。インダクタの物理的記述は、図２を参照して説明されるようにモデル化され得るとともに、インダクタのさまざまなパラメータの各々の物理的モデルを含み得る。インダクタの物理的記述は、ステップ３１０において決定されたＬの値を用いて決定可能である。たとえば、ステップ３１０において決定されたＬの初期値が与えられると、システムは自動的にインダクタの物理的記述を生成可能であるが、その物理的記述は、ＥＭシミュレーションを実行するためのＥＭシミュレータを用いて、ステップ３１０において決定されたＬの初期値を与えることが見込まれるものである。生成された物理的記述は、たとえば、これに限定されないが、各々のインダクタの巻線の数、巻線の初期の幅、ｋの値などを特定し得る。これらのパラメータは、インダクタンスＬの初期決定された値に基づいて決定可能である。
【００４２】
ステップ３２０において、システムは、巻線間容量ＣBIの初期値を決定し得る。ＣBI１として示されるＣBIの初期値は、ステップ３１５において記述されるＴ−コイル回路網の回路設計に従って決定され得るが、ステップ３１０からのＬの評価値は、図２を参照して説明されるような、Ｔ−コイル回路網の物理的レイアウトを特定する回路設計に挿入される。１つの実施形態において、ＣBI１として示されるＣBIの初期値は、ＥＭシミュレータによって決定され得るとともにＥＭシミュレーションから抽出され得る。ＥＭシミュレーションは、システムまたは別の電気自動設計ツールによって実行可能であり、システムに提供可能である。１つの局面において、ステップ３１５および３２０を参照して説明されるＥＭシミュレーションは、１つの（たとえば単一の）ＥＭシミュレーションであり得るが、そのシミュレーションから、インダクタのパラメータおよびＣBIの初期値が決定される。
【００４３】
ステップ３２５において、ステップ３２０において決定された巻線間容量ＣBIを用いて、ＣB１として示されるＣBの初期値が決定される。図２を参照して示されるように、ＣB＝［（ＣTM×ＣPD）／（ＣTM＋ＣPD）］＋ＣBIである。ステップ３３０において、システムは、ステップ３２５において決定されたＣBIの値を用いて、Ｔ−コイル回路網のインダクタのためのＬの目標値を算出し得る。Ｌの目標値は、Ｌ＝４×（Ｃmax×ＲTM＾２）との式を用いて決定され得るが、ここでＣmaxはＣBまたはＣL／１２の値のうちのいずれか大きい方を表わす。この例において、ＣBは、ＣB1で置換可能である。ＣLの値は、ステップ３０５において決定された値であり得る。
【００４４】
ステップ３３０において算出されたＬの目標値を用いて、ステップ３３５において、システムは、ＣBI2として示されるＣBIの更新値を決定し得る。１つの実施形態において、ＣBI2の値は、三次元ＥＭシミュレータを用いて算出され得るが、シミュレータはＴ−コイル回路網の物理的レイアウトを特定する回路設計上で動作し、そのＴ−コイル回路網はステップ３３０において決定されたＬの値を取込む。Ｌの目標値が用いられるので、Ｔ−コイル回路網の物理的モデル中のインダクタの１以上の他のパラメータが、システムによって、たとえば自動的に、あるいはそのような更新パラメータを特定するユーザの入出力に応答して、変更および／または更新されて、ステップ３３０において算出されたＬの目標値を与える、ということが理解されるべきである。ステップ３４０において、システムは、ＣB2として示されるＣBの更新値を決定し得る。ＣB2は、以前に示したＣB2＝［（ＣTM×ＣPD）／（ＣTM＋ＣPD）］＋ＣBIとの式に従って決定可能であり、ＣBIに代えてＣBI2が用いられる。
【００４５】
ステップ３４５において、システムは、ＣBの最新値、たとえばＣB2を負荷容量基準と比較し得る。１つの実施の形態において、負荷容量基準は、ＣL／１２として定義され得る。したがって、ＣBの最新値、たとえばＣB2は、ＣL／１２と比較され得て、ＣBが負荷容量基準未満であるかどうかが決定される。ＣBの値がＣL／１２の値未満である場合、方法３００は、ステップ３５０へと進むことができる。ステップ３５０において、インダクタの１以上のパラメータが調整され得る。たとえば示されるように、回路設計の物理的レイアウトにおいて特定される、Ｔ−コイル回路網内のインダクタの巻線が、ＣBの値を変更するために調整され得る。より特定的には、Ｔ−コイル回路網のインダクタの巻線の幅が増加し得る。Ｔ−コイル回路網のインダクタの巻線の幅を増加させることは、ＣBIの巻線間容量を増加させるが、それはしたがってＣBの値を増加させる。Ｔ−コイル回路網のインダクタの巻線の幅を増加させることは、また、インダクタＬを通じた直列抵抗を減少させるが、それはＴ−コイル回路網のＥＳＤ性能を増大させる。したがって、ステップ３５０の後で、方法３００はステップ３３５に戻って処理を継続することができる。
【００４６】
ＣBの値が負荷容量基準（この場合はＣL／１２）以上である場合、方法３００はステップ３５５に進むことができる。ＣLの値を１２で割った値（たとえば負荷容量基準）がＣB2と等しい場合に、回路設計によって特定されたＴ−コイル回路網を利用する入出力ノードの帯域が最大化されるということが理解されるべきである。より特定的には、均一時間遅延応答の帯域が最大化される。
【００４７】
ステップ３５５において、システムは負荷容量基準ＣL／１２の値がＣBの値に等しいかどうかを決定し得る。ＣL／１２の値がＣBの値に等しい場合、方法３００はステップ３６５に進むことができ、したがって均一時間遅延応答の帯域が最大化される。均一時間遅延応答を最大化することは、受信したデジタル信号の歪みを効果的に最小化する。ＣL／１２の値がＣBの値と等しくない場合、たとえばＣBの値がＣL／１２の値より大きい場合、方法３００はステップ３６０に進むことができる。ステップ３６０において、ＩＣの入出力ノードに与えられたＥＳＤ保護の量が増加し得る。Ｔ−コイル回路網の物理的レイアウトを特定する回路設計が更新され得て、増大したＥＳＤ保護を含む。たとえば、多数のＥＳＤ素子が増加するか、またはＴ−コイル回路網の出力におけるＥＳＤ素子のサイズが増大し得る。述べられたような、ＥＳＤ保護の量を増大させることは寄生容量ＣLを増大させる。方法３００は繰返し可能であり、したがって、ステップ３５５において決定されるように、ＣL／１２がＣBの値と等しくなる、または、ある所定の許容度または範囲内においてほぼ等しくなるまでＣLが増大し続ける。
【００４８】
ステップ３６５において、回路設計が出力され得る。回路設計は、Ｔ−コイル回路網の物理的レイアウトを特定し得るが、したがって、インダクタの値、インダクタの巻線の幅、負荷容量、寄生ブリッジ容量、ＥＳＤ保護の量などを含むがこれらに限定されないパラメータを特定し得る。
【００４９】
この明細書の中で開示された１以上の実施の形態は、ＩＣの入出力ノードでの使用のためのＴ−コイル回路網の設計に関する。１以上の実施の形態は、Ｔ−コイル回路網のブリッジ容量を決定するための、より正確なモデルと処理とを与える。本明細書において開示されるＴ−コイル回路網設計処理は、本質的に繰返されるものであり、Ｔ−コイル回路網のインダクタのループ幅を変化させる、および／または、ＩＣの入出力ノードに与えられるＥＳＤ保護を増大させることによって、Ｔ−コイル回路網の帯域を最大化することを求めるものである。本明細書に開示された１つ以上の実施の形態は、従来のＴ−コイル回路網設計技術が行なうように、帯域を最大化するために物理的キャパシタＣBLを含むということを必要とするものではない。
【００５０】
さらに、この明細書の中で開示された１以上の実施の形態は、設計／最適化の実行または技術の一部として、あるいはその中で用いられ得るものであり、Ｔ−コイル回路網の性能を最大化するための助言を与えるものである。１つ以上のステップが、手動で実行可能であるとともに入出力としてシステムに与えられることができる。たとえば、シミュレーションの使用に代えて、回路設計者がテストＩＣを製造することができる、そのテストＩＣから、寄生容量の値および／またはＴ−コイル回路網の他のパラメータを決定することができる。回路設計者は、この明細書の中で述べられたような値の調整の多数の繰返しと、シミュレーションに代わるさらなるテストＩＣの作製を通じて、インダクタおよび／またはＴ−コイル回路網を最適化することを継続できる。
【００５１】
図におけるフローチャートは、１以上の実施の形態に従う、システム、方法およびコンピュータプログラム製品の、可能な実現のアーキテクチャ、機能および動作を示す。この点において、フローチャートにおける各々のブロックは、モジュール、セグメントまたはコードの一部を表わし得るが、それらは具体化された論理機能を実現する実行可能なプログラムコードの１つ以上の部分を備える。
【００５２】
いくつかの代わりの実現例において、ブロックに示された機能は、図に示された順番と異なる順番で行なわれ得るということが理解されるべきである。たとえば、連続的に示されている２つのブロックが、実際には、実質的に同時に実行され可能であり、あるいは、複数のブロックが、含まれる機能に依存して、逆の順番で実行されることも可能である。また、フローチャートで示す各々のブロック、およびフローチャートで示す複数のブロックの組合せは、特定の機能または動作を実行する、特定目的のハードウェアベースのシステム、あるいは特定の目的のハードウェアおよび実行可能な指示の組合せによって実行可能であるということも理解されるべきである。
【００５３】
１つ以上の実施形態は、ハードウェア、または、ハードウェアおよびソフトウェアの組合せにおいて実現可能である。１つ以上の実施形態は、１つのシステムに集中した方式、あるいは異なる要素がいくつかの相互接続されたシステムに広がる分散方式において実現可能である。任意の種類のデータ処理システムまたは本明細書で説明された方法を実行するように適合された他の装置が適している。
【００５４】
１つ以上の実施形態は、さらに、コンピュータプログラム製品のような装置に実装可能であるが、コンピュータプログラム製品は、本明細書において開示された方法の実行を可能にするすべての特徴を備える。装置は、データ記憶媒体を含み得るが、データ記憶媒体は、たとえばコンピュータ利用可能またはコンピュータ読取可能な媒体であり、メモリおよびプロセッサを備えるシステムにおいてロードされて実行されたときに、システムに、本明細書において開示された機能を実行させるプログラムコードを記憶する。データ記憶媒体の例は、これらに限定されないが、光学媒体、磁気媒体、磁気光学媒体、ランダムアクセスメモリまたはハードディスクのようなコンピュータメモリなどを含み得る。
【００５５】
「コンピュータプログラム」、「ソフトウェア」、「アプリケーション」、「コンピュータ利用可能なプログラムコード」、「プログラムコード」、「実行可能なコード」、それらの変形および／または組合せは、この文脈において、任意の言語、コードまたは記述において、情報処理能力を有するシステムに、特定の機能を実行させることを意図する一連の指示の任意の表現を意味し、特定の機能は、直接的に、または、以下の一方あるいは両方の後に実行される：ａ）別の言語、コードまたは記述への変換；ｂ）異なるものの形態への再生。たとえば、プログラムコードは、サブルーチン、機能、プロシージャ、オブジェクト方法、オブジェクト実現、実行可能なアプリケーション、アプレット、サーブレット、ソースコード、オブジェクトコード、シェアードライブラリ／ダイナミックロードライブラリ、および／またはコンピュータシステムにおいて実行するために設計された他の指示のシーケンスを含み得るがこれらに限定されない。
【００５６】
本明細書に用いられる「１つの」（「a」，「an」）との用語は、１以上として定義される。本明細書において用いられる「複数」との用語は、２以上として定義される。本明細書において用いられる「他の」との用語は、少なくとも２番目あるいはそれ以上として定義される。本明細書において用いられる「含む（including）」および／または「有する（having）」との用語は、「備える（comprising）」すなわち開放的記載として用いられる。本明細書において用いられる「結合される（coupled）」との用語は、接続として定義されるが、介在する要素なく直接的であるか、１以上の介在する要素によって間接的であるかは、指定されない限りはどちらも含む。２つの要素は、また、機械的に、電気的に、あるいは通信チャネル、経路、ネットワークまたはシステムを通じて通信可能に結合され得る。
【００５７】
本明細書において開示された１以上の実施の形態は、その精神または本質的な属性を逸脱することなく他の形態で実施され得る。したがって、本発明の実施の形態の範囲を示すように、以上の明細書ではなく、以下に続く特許請求の範囲を参照すべきである。
【図１】
0005501471.tif 000002
【図２】
0005501471.tif 000003
【図３】
0005501471.tif 000004