(57)【特許請求の範囲】
【請求項１】
素子が形成された半導体基板と、
前記半導体基板上に形成された３以下の比誘電率を有する低誘電率絶縁膜と、
前記低誘電率絶縁膜中に埋め込まれたプラグおよび配線層を含む導電材料層とを具備し、
前記低誘電率絶縁膜と前記導電材料層間のうち、前記低誘電率絶縁膜と前記プラグの間のみに、前記プラグ側面に接して形成されたヤング率が１５ＧＰａ以上の高ヤング率絶縁膜を有することを特徴とする半導体装置。
【請求項２】
前記高ヤング率絶縁膜は、シリコン酸化膜またはシリコン窒化膜からなり、前記プラグは、表面にバリアメタル層を有することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記低誘電率絶縁膜上に形成され、ヤング率が１５ＧＰａ以上の高ヤング率絶縁膜からなるキャップ層をさらに具備することを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記高ヤング率絶縁膜は、Ｔａ、Ｔｉ、Ｎｂ、およびＡｌからなる群から選択される少なくとも１種の金属を含む金属酸化物層であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記高ヤング率絶縁膜は、Ｔａ、Ｔｉ、およびＮｂからなる群から選択される少なくとも１種の金属を含む金属酸化物層であり、前記プラグは、表面にバリアメタル層を有することを特徴とする請求項４に記載の半導体装置。
【請求項６】
前記高ヤング率絶縁膜はアルミナからなり、前記プラグはＣｕからなることを特徴とする請求項４に記載の半導体装置。
【請求項７】
前記低誘電率絶縁膜は、１５ＧＰａ未満のヤング率を有することを特徴とする請求項１ないし６のいずれか１項に記載の半導体装置。
【請求項８】
前記プラグ側面に接して形成された前記高ヤング率絶縁膜の膜厚は、１ｎｍ以上１００ｎｍ以下であることを特徴とする請求項１ないし７のいずれか１項に記載の半導体装置。
【請求項９】
素子が形成された半導体基板と、前記半導体基板上に形成された３以下の比誘電率を有する低誘電率絶縁膜と、前記低誘電率絶縁膜中に埋め込まれたプラグおよび配線層を含む導電材料層とを具備し、前記低誘電率絶縁膜と前記導電材料層間のうち、前記低誘電率絶縁膜と前記プラグの間のみに、前記プラグ側面に接して形成されたヤング率が１５ＧＰａ以上の高ヤング率絶縁膜を有する半導体装置の製造方法であって、
素子が形成された半導体基板上に、絶縁膜を介して下部配線層を形成する工程と、
前記下部配線層上に３以下の比誘電率を有する低誘電率絶縁膜を形成する工程と、
前記低誘電率絶縁膜にビアホールを形成する工程と、
前記ビアホールの側面に、１５ＧＰａ以上のヤング率を有する高ヤング率絶縁膜を形成する工程と、
側面に前記高ヤング率絶縁膜が形成されたビアホールを有する前記低誘電率絶縁膜に配線溝を形成する工程と、
前記下部配線層と電気的に接続するように、前記ビアホールおよび配線溝が形成された前記低誘電率絶縁膜の全面にバリアメタルおよび導電性材料を順次堆積する工程と、
前記低誘電率絶縁膜上の前記バリアメタルおよび前記導電性材料を除去して、表面にバリアメタル層を有するプラグおよび上部配線層を、前記ビアホール内および前記配線溝内にそれぞれ形成する工程とを具備することを特徴とする半導体装置の製造方法。
【請求項１０】
前記ビアホールを形成後、前記ビアホールの側面に前記高ヤング率絶縁膜を形成する前の前記低誘電率絶縁膜に、フッ酸によるウェットエッチング処理を施す工程をさらに具備することを特徴とする請求項９に記載の半導体装置の製造方法。
【請求項１１】
前記高ヤング率絶縁膜は、前記ビアホールの側面に加えて前記低誘電率絶縁膜上に形成されることを特徴とする請求項９または１０に記載の半導体装置の製造方法。
【請求項１２】
前記ビアホールの側面に形成された前記高ヤング率絶縁膜は、シリコン酸化膜またはシリコン窒化膜からなることを特徴とする請求項９ないし１１のいずれか１項に記載の半導体装置の製造方法。
【請求項１３】
素子が形成された半導体基板上に、絶縁膜を介して下部配線層を形成する工程と、
前記下部配線層上に３以下の比誘電率を有する低誘電率絶縁膜を形成する工程と、
前記低誘電率絶縁膜にビアホールおよび配線溝を形成する工程と、
前記ビアホールおよび配線溝が形成された前記低誘電率絶縁膜の表面に、Ｔａ、Ｔｉ、およびＮｂからなる群から選択される少なくとも１種の金属を含む金属酸化物からなり、１５ＧＰａ以上のヤング率を有する高ヤング率絶縁膜を形成する工程と、
前記下部配線層と電気的に接続するように、前記高ヤング率絶縁膜が形成された前記低誘電率絶縁膜の全面に導電性材料を堆積する工程と、
前記低誘電率絶縁膜上の前記導電性材料を除去して、前記ビアホール内および前記配線溝内にプラグおよび上部配線層をそれぞれ形成する工程とを具備し、
前記金属酸化物は、前記ビアホールおよび配線溝が形成された前記低誘電率絶縁膜の表面にＴａ、Ｔｉ、およびＮｂからなる群から選択される少なくとも１種の金属を３００℃以上の高温で堆積して前記低誘電率絶縁膜と反応させることにより形成されることを特徴とする半導体装置の製造方法。
【請求項１４】
前記低誘電率絶縁膜の全面に前記導電性材料を堆積する前に、バリアメタルを堆積する工程をさらに具備し、前記プラグおよび前記上部配線層は表面にバリアメタル層を有して前記ビアホール内および前記配線溝内に形成されることを特徴とする請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記低誘電率絶縁膜は、１５ＧＰａ未満のヤング率を有することを特徴とする請求項９ないし１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記高ヤング率絶縁膜は、１ｎｍ以上１００ｎｍ以下の膜厚で形成されることを特徴とする請求項９ないし１４のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低誘電率層間絶縁膜を用いた多層配線構造を有する半導体装置、およびその製造方法に関する。
【０００２】
【従来の技術】
近年、ＬＳＩの動作を高速化するために、３以下の低い比誘電率を有する材料が層間絶縁膜として使用されている。このような低誘電率絶縁膜は、一般にヤング率が１０ＧＰａ前後からそれ以下と低い。配線材料として用いられるＣｕの線膨張係数は約１６ｐｐｍと大きいが、Ｃｕ配線を形成する場合には、ＴａやＴｉといった高融点金属やその化合物からなるバリアメタル層が、層間絶縁膜との間に形成される。バリアメタルの線膨張係数は１０ｐｐｍ以下とＣｕと比較して小さいため、アニールやシンターといった高温プロセス中に、Ｃｕとの線膨張係数差に起因して、バリアメタル層には大きな熱応力が生じてしまう。
【０００３】
低誘電率絶縁膜のヤング率が十分に大きければ、Ｃｕの熱膨張を抑制して、バリアメタル層にかかる応力を抑えることが可能である。しかしながら、上述したように、低誘電率絶縁膜のヤング率は１０ＧＰａ前後からそれ以下と小さい。このため、バリアメタル層にかかる熱応力は大きくなり、その熱応力に起因して低誘電率絶縁膜にクラックが発生する。
【０００４】
こうしたクラックの発生が最も起こりやすいのが、ビアホール周辺である。図１４を参照して、従来の半導体装置の配線構造におけるこの問題について説明する。
【０００５】
まず、図１４（ａ）に示すように、低誘電率絶縁膜１ａと破壊強度の高いキャップ絶縁膜１ｂとの積層構造からなる絶縁膜１を半導体基板２４上に形成し、その中にバリアメタル層９を介して下部配線層２を埋め込み形成する。さらに、エッチングストッパー絶縁膜３、低誘電率絶縁膜４、および破壊強度の高いキャップ絶縁膜５を順次形成する。次に、図１４（ｂ）に示すように、下部配線層２に接続するビアホール６および配線溝７を、絶縁膜３、４および５にＲＩＥ（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）加工により形成する。このとき、低誘電率絶縁膜４の表面はＲＩＥによりダメージを受けて、破壊強度の小さいダメージ層８が形成される。
【０００６】
続いて、図１４（ｃ）に示すように、バリアメタルをスパッタリングによりビアホール６および配線溝７の全面に堆積する。ビアホール６の側壁部に形成されるバリアメタル層９は、配線溝７側壁、配線溝７およびビアホール６底面に比べると膜厚が薄い。続いて、Ｃｕ等の導電性材料１０を堆積した後、アニールが行なわれる。高温でのアニール中には、線膨張係数差による引張り応力がバリアメタル層９に働く。
【０００７】
特に、ビアホール６側壁部ではバリアメタル層９の膜厚が薄いため、この引張り応力によってバリアメタル層９にクラックが生じるおそれがある。バリアメタル層９に接して存在しているダメージ層８の破壊強度が低く、バリアメタル層９で生じたクラックは、ダメージ層８を経て低誘電率絶縁膜４内にまで進展することがある。その結果、高温で圧縮応力状態にあるＣｕ等の導電性材料１０が、クラックによる亀裂に突出することに起因して、ショート不良が発生することになる。
【０００８】
【発明が解決しようとする課題】
そこで本発明は、ショート不良が生じず、高速で動作可能な半導体装置およびその製造方法を提供すること目的とする。
【０００９】
【課題を解決するための手段】
上記課題を解決するために、本発明は、素子が形成された半導体基板と、前記半導体基板上に形成された３以下の比誘電率を有する低誘電率絶縁膜と、前記低誘電率絶縁膜中に埋め込まれたプラグおよび配線層を含む導電材料層とを具備し、前記低誘電率絶縁膜と前記導電材料層間のうち、前記低誘電率絶縁膜と前記プラグの間のみに、前記プラグ側面に接して形成されたヤング率が１５ＧＰａ以上の高ヤング率絶縁膜を有することを特徴とする半導体装置を提供する。
【００１０】
また本発明は、素子が形成された半導体基板と、前記半導体基板上に形成された３以下の比誘電率を有する低誘電率絶縁膜と、前記低誘電率絶縁膜中に埋め込まれたプラグおよび配線層を含む導電材料層とを具備し、前記低誘電率絶縁膜と前記導電材料層間のうち、前記低誘電率絶縁膜と前記プラグの間のみに、前記プラグ側面に接して形成されたヤング率が１５ＧＰａ以上の高ヤング率絶縁膜を有する半導体装置の製造方法であって、
素子が形成された半導体基板上に、絶縁膜を介して下部配線層を形成する工程と、
前記下部配線層上に３以下の比誘電率を有する低誘電率絶縁膜を形成する工程と、
前記低誘電率絶縁膜にビアホールを形成する工程と、
前記ビアホールの側面に、１５ＧＰａ以上のヤング率を有する高ヤング率絶縁膜を形成する工程と、
側面に前記高ヤング率絶縁膜が形成されたビアホールを有する前記低誘電率絶縁膜に配線溝を形成する工程と、
前記下部配線層と電気的に接続するように、前記ビアホールおよび配線溝が形成された前記低誘電率絶縁膜の全面にバリアメタルおよび導電性材料を順次堆積する工程と、
前記低誘電率絶縁膜上の前記バリアメタルおよび前記導電性材料を除去して、表面にバリアメタル層を有するプラグおよび上部配線層を、前記ビアホール内および前記配線溝内にそれぞれ形成する工程とを具備することを特徴とする半導体装置の製造方法を提供する。
【００１１】
さらに本発明は、素子が形成された半導体基板上に、絶縁膜を介して下部配線層を形成する工程と、前記下部配線層上に３以下の比誘電率を有する低誘電率絶縁膜を形成する工程と、前記低誘電率絶縁膜にビアホールおよび配線溝を形成する工程と、前記ビアホールおよび配線溝が形成された前記低誘電率絶縁膜の表面に、Ｔａ、Ｔｉ、およびＮｂからなる群から選択される少なくとも１種の金属を含む金属酸化物からなり、１５ＧＰａ以上のヤング率を有する高ヤング率絶縁膜を形成する工程と、前記下部配線層と電気的に接続するように、前記高ヤング率絶縁膜が形成された前記低誘電率絶縁膜の全面に導電性材料を堆積する工程と、前記低誘電率絶縁膜上の前記導電性材料を除去して、前記ビアホール内および前記配線溝内にプラグおよび上部配線層をそれぞれ形成する工程とを具備し、前記金属酸化物は、前記ビアホールおよび配線溝が形成された前記低誘電率絶縁膜の表面にＴａ、Ｔｉ、およびＮｂからなる群から選択される少なくとも１種の金属を３００℃以上の高温で堆積して前記低誘電率絶縁膜と反応させることにより形成されることを特徴とする半導体装置の製造方法を提供する。
【００１２】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を詳細に説明する。
【００１３】
（実施例１）
図１は、本発明の実施例１に係る半導体装置における配線構造を示す断面図である。
【００１４】
図示するように、半導体基板２４上には、バリアメタル層１８を介して下部配線層１２が埋め込み形成された絶縁層１１が設けられている。絶縁層１１は、以下に説明するような低誘電率絶縁膜１１ａと、シリコン酸化膜、シリコン窒化膜、シリコン炭化膜などの破壊強度が高くキャップ層として機能する高強度絶縁膜１１ｂとの積層構造から形成されているが、単層で形成することもできる。絶縁層１１上には、エッチングストッパー層として作用するシリコン窒化膜１３（比誘電率＝７．０、ヤング率＝１００ＧＰａ）および低誘電率絶縁膜１４が順次形成される。低誘電率絶縁膜１４としては、例えば、ＳｉＯ（ＣＨ3）x（比誘電率＝２．５、ヤング率＝１０ＧＰａ以下）を用いることができる。また、ハイドロジェンシルセスキオキサン、カーボン含有ＳｉＯ2膜（ＳｉＯＣ）、多孔質シリカ膜、高分子膜、アモルファスカーボン膜（Ｆドープ）等を用いて低誘電率絶縁膜１４を形成してもよい。これらの材料のヤング率は、いずれも１０ＧＰａ以下程度である。
【００１５】
低誘電率絶縁膜１４には、上部配線層１９ｂが埋め込み形成され、この上部配線層１９ｂはプラグ１９ａにより下部配線層１２に接続されている。なお、上部配線層１９ｂおよびプラグ１９ａは、その表面にバリアメタル層１８を有している。バリアメタル層１８は、Ｔａ、Ｔｉ、Ｎｂ、それらを含む合金、それらの化合物、またはそれらの積層膜から構成することができる。また、上部配線層１９ｂおよびプラグ１９ａといった導電材料層１９は、Ｃｕ、Ａｌまたはそれらを含む合金から構成することができる。
【００１６】
プラグ１９ａ側面のバリアメタル層１８と低誘電率層間絶縁膜１４との間には、ヤング率１５ＧＰａ以上の高ヤング率絶縁膜１６が形成されている。高ヤング率絶縁膜１６としては、例えば、シリコン酸化膜（比誘電率＝４．０、ヤング率＝６０ＧＰａ）、シリコン窒化膜（比誘電率＝７．０、ヤング率＝１００ＧＰａ）を用いることができる。さらに、シリコン酸窒化膜（比誘電率＝４．０〜５．０、ヤング率＝８０〜１００ＧＰａ）、シリコン炭窒化膜（比誘電率＝４．０〜５．０、ヤング率＝１００ＧＰａ）を用いてもよい。
【００１７】
ここで、図２のグラフに、ビア側壁のバリアメタル層に働く応力のシミュレーションによる計算結果を示す。バリアメタル層に接する絶縁層のヤング率が１５ＧＰａ未満になると、バリアメタル層に働く応力が急激に増加することが図２のグラフに表わされている。この応力集中によって、バリアメタル層にクラックが生じる。
【００１８】
そこで、本発明の実施の形態においては、１５ＧＰａ以上のヤング率を有する高ヤング率絶縁膜をビアホールの側面に設けることによって、バリアメタル層での応力の増加を防止することを可能にした。しかも、高ヤング率絶縁膜は高い破壊強度を有しているので、仮にバリアメタル層でクラックが発生したところで、このクラックが低誘電率絶縁膜まで進展することは避けられる。
【００１９】
ビアホールの側面に形成される高ヤング率絶縁膜の膜厚は、少なくとも１ｎｍであればその効果を顕著に発揮することができる。ただし、過剰に厚く形成された場合には、層間絶縁膜の誘電率の上昇という不都合を生じるおそれがあるので、その上限は１００ｎｍ程度にとどめることが望まれる。
【００２０】
なお、図１に示される配線構造においては、前述と同様の高ヤング率絶縁膜１６は、低誘電率絶縁膜１４上にも形成されてキャップ層として機能する。こうした高ヤング率絶縁膜１６および上部配線層１９ｂ上には、シリコン窒化膜２０が配設される。
【００２１】
図３（ａ）〜（ｅ）を参照して、図１に示した配線構造の形成方法を説明する。
【００２２】
まず、図３（ａ）に示すように、半導体基板２４上に、低誘電率絶縁膜１１ａおよび高強度絶縁層１１ｂを順次堆積して絶縁膜１１を形成し、表面にバリアメタル層１８を有する下部配線層１２を絶縁膜１１に埋め込み形成する。さらに、エッチングストッパー膜として作用するシリコン窒化膜１３をプラズマＣＶＤ法により形成した後、例えばＳｉＯ（ＣＨ3）xを用いて低誘電率絶縁膜１４をスピン塗布法により形成する。
【００２３】
次に、図３（ｂ）に示すように、低誘電率絶縁膜１４にビアホール１５をＲＩＥ加工によって形成する。このとき、低誘電率絶縁膜１４表面にはＲＩＥによるダメージ層２１が形成される。
【００２４】
こうして生じたダメージ層２１を、フッ酸を用いたウェットエッチングにより除去した後、ビアホール１５が形成された低誘電率絶縁膜１４の全面に、図３（ｃ）に示すように、高ヤング率絶縁膜１６としてのシリコン酸化膜をプラズマＣＶＤ法により形成する。ここで形成されたシリコン酸化膜は、ヤング率６０ＧＰａ、膜厚５０ｎｍである。
【００２５】
さらに、図３（ｄ）に示すように、低誘電率絶縁膜１４および高ヤング率絶縁膜１６のビアホール１５を含む領域に、配線溝１７をＲＩＥ加工により形成する。配線溝１７のＲＩＥ加工によって、ビアホール１５底部の高ヤング率絶縁膜１６は除去されるが、低誘電率絶縁膜１４上の高ヤング率絶縁膜１６はそのまま残り、これはキャップ層として機能する。配線溝１７の側壁および底面の低誘電率絶縁膜１４表面には、ＲＩＥによるダメージ層２１が生じるが、これは特に問題とならない。その後、ビアホール１５底部のシリコン窒化膜１３をＲＩＥにより除去して、下部配線層１２の表面を露出させる。
【００２６】
次に、図３（ｅ）に示すように、全面にＴａ、Ｔｉ、Ｎｂ、ＴａＮ、ＴｉＮ、ＮｂＮのいずれか、あるいは２種類以上を含む積層膜を１５０℃程度で堆積して、バリアメタル層１８を形成する。さらに、めっきのシードとなるＣｕを堆積した後、導電材料としてのＣｕをめっき法により堆積して、ビアホール１５および配線溝１７の内部に導電材料層１９を埋め込む。その後、フォーミングガス中で４００℃程度のアニールを行なう。
【００２７】
最後に、低誘電率絶縁膜１４上の配線溝１７以外の領域に堆積されたバリアメタル層１８および導電材料層１９をＣＭＰ法により除去し、プラズマＣＶＤ法を用いてシリコン窒化膜２０を全面に形成することによって、図１に示した配線構造が得られる。
【００２８】
こうして形成された配線構造を有する半導体装置の一部を図４に示す。図示する半導体装置における半導体基板２４には、素子分離絶縁膜３２に囲まれた領域にソース・ドレイン領域３１ａ、３１ｂが離間して形成され、その間にゲート絶縁膜３３を介してゲート電極３４が形成されている。こうして能動素子３０が形成された半導体基板２４上に、図１に示したものと同様の配線構造が設けられている。
【００２９】
図４に示す半導体装置の配線構造においては、すでに説明したように、最もクラックの発生しやすいビア側壁部分は、ヤング率が１５ＧＰａ以上の高ヤング率絶縁膜１６によって覆われている。このため、バリアメタル層１８にかかる熱応力が抑制される。しかも、ダメージ層は除去されているので、破壊強度の低い領域はビア側壁部分には存在しない。このビア側壁部分に形成された高ヤング率絶縁膜１６は、上述したように高い破壊強度を有することに起因して、アニールやその後のシンター工程を経ても、低誘電率絶縁膜１４にクラックが発生することはなかった。
【００３０】
（実施例２）
図５（ａ）〜（ｆ）は、本発明の実施例２に係る半導体装置の配線構造の形成方法を示す断面図である。
【００３１】
まず、前述の実施例１と同様の手法により、絶縁膜１１に埋め込まれた下部配線層１２、エッチングストッパー膜として作用するシリコン窒化膜１３、および低誘電率絶縁膜１４を、図５（ａ）に示すように半導体基板２４上に順次形成する。
【００３２】
次に、図５（ｂ）に示すように、レジストパターン２２をエッチングマスクとしたＲＩＥ加工により、ビアホール１５を低誘電率絶縁膜１４に形成する。低誘電率絶縁膜１４表面には、ＲＩＥによるダメージ層２１が形成される。
【００３３】
レジストパターン２２を除去する前に、図５（ｃ）に示すように、１５ＧＰａ以上のヤング率を有する高ヤング率絶縁膜１６をプラズマＣＶＤ法により全面に形成する。高ヤング率絶縁膜１６としては、すでに説明したようにシリコン酸化膜あるいはシリコン窒化膜を用いることができる。高ヤング率絶縁膜１６を形成する前に、低誘電率絶縁膜１４表面のダメージ層２１を実施例１で説明したような手法により除去してもよい。
【００３４】
レジストパターン２２およびその上に形成された高ヤング率絶縁膜１６を図５（ｄ）に示すようにリフトオフにより除去した後、図５（ｅ）に示すように、低誘電率絶縁膜１４に配線溝１７をＲＩＥ加工により形成する。配線溝１７の側壁および底面の低誘電率絶縁膜１４には、ＲＩＥによるダメージ層２１が形成されるが、これは問題にはならない。その後、ビアホール１５底部のシリコン窒化膜１３をＲＩＥにより除去して、下部配線層１２の表面を露出させる。
【００３５】
さらに、実施例１の場合と同様の手法により、ビアホール１５および配線溝１７内にバリアメタル層１８および導電材料層１９を埋め込んだ後、シリコン窒化膜２０を全面に形成することによって、図５（ｆ）に示すような配線構造が得られる。
【００３６】
こうして形成された配線構造を有する半導体装置においては、最もクラックの発生しやすいビア側壁部分は、ヤング率が１５ＧＰａ以上の高ヤング率絶縁膜１６によって覆われている。このため、バリアメタル層１８にかかる熱応力が抑制される。しかも、高ヤング率絶縁膜１６は破壊強度が高いため、アニールやその後のシンター工程を経ても、低誘電率絶縁膜１４にクラックが発生することはなかった。
【００３７】
（実施例３）
図６に、実施例３に係る半導体装置における配線構造の断面図を示す。
【００３８】
図示する配線構造においては、半導体基板２４上には下部配線層１２が埋め込み形成され、低誘電率絶縁膜１１ａと高強度絶縁膜１１ｂとの積層構造からなる絶縁層１１が設けられている、この絶縁層１１上には、エッチングストッパー層としてのシリコン窒化膜１３（比誘電率＝７．０、ヤング率＝１００ＧＰａ）および低誘電率絶縁膜１４が順次形成される。低誘電率絶縁膜１４としては、例えば、ＳｉＯ（ＣＨ3）x（比誘電率＝２．５、ヤング率＝１０ＧＰａ以下）を用いることができる。さらに、ハイドロジェンシルセスキオキサン、カーボン含有ＳｉＯ2膜（ＳｉＯＣ）、および多孔質シリカといった酸化物系の材料を用いて本実施例における低誘電率絶縁膜１４を形成してもよい。
【００３９】
低誘電率絶縁膜１４には、上部配線層１９ｂが埋め込み形成され、この上部配線層１９ｂはプラグ１９ａにより下部配線層１２に接続されている。なお、上部配線層１９ｂおよびプラグ１９ａは、その表面にバリアメタル層１８を有している。低誘電率絶縁膜１４とバリアメタル層１８との界面には、金属酸化物層からなる１５ＧＰａ以上のヤング率を有する高ヤング率絶縁膜２３’が形成されている。
【００４０】
高ヤング率絶縁膜２３’として用いられる金属酸化物層は、Ｔａ、Ｔｉ、およびＮｂからなる群から選択される少なくとも１種の金属を含有する酸化物である。この金属酸化物層は、以下に説明するように、高温でスパッタ成膜することにより、あるいは金属膜を形成した後アニールを施すことによって形成することができる。こうした金属を含有する酸化物層は、１００〜２００ＧＰａ程度の高いヤング率を有しているため、ビアホールの側面に設けることによってバリアメタル層の応力の増加を防止することができる。しかも、ここで形成される金属酸化物層は、シリコン酸化膜やシリコン窒化膜と同様に高い破壊強度を有しているので、仮にバリアメタル層１８でクラックが発生したところで、このクラックが低誘電率絶縁膜１４まで進展することは避けられる。
【００４１】
すでに説明したような理由から、金属酸化物からなる高ヤング率絶縁膜２３’の膜厚は１ｎｍ以上１００ｎｍ以下とすることが望まれる。
【００４２】
図６に示される配線構造においては、低誘電率絶縁膜１４上にはシリコン酸化膜２５およびシリコン窒化膜２０が配設される。
【００４３】
図７（ａ）〜（ｅ）を参照して、図６に示した配線構造の形成方法を説明する。
【００４４】
まず、実施例１と同様の手法により、図７（ａ）に示すように、絶縁膜１１に埋め込まれた配線層１２、エッチングストッパーとして作用するシリコン窒化膜１３、および低誘電率絶縁膜１４を形成する。低誘電率絶縁膜１４上には、キャップ層として作用するシリコン酸化膜２５をプラズマＣＶＤ法により形成する。
【００４５】
次に、シリコン窒化膜１３、低誘電率絶縁膜１４およびシリコン酸化膜２５を含む絶縁層に、図７（ｂ）に示すように、下部配線層１２に接続するビアホール１５および配線溝１７をＲＩＥ加工により形成する。このとき、低誘電率絶縁膜１４の表面には、ＲＩＥによるダメージ層２１が形成される。
【００４６】
このダメージ層２１の領域に、図７（ｃ）に示すようにＴａ、Ｔｉ、またはＮｂを含む金属酸化物層からなる高ヤング率絶縁膜２３’を形成する。Ｔａ、ＴｉまたはＮｂを含む金属酸化物層は、真空中、３００〜４５０℃程度でスパッタ成膜することにより形成することができる。高温でのスパッタにより、こうした金属は低誘電率絶縁膜１４のダメージ層２１中に拡散し、この低誘電率絶縁膜１４と反応して金属酸化物層からなる高ヤング率絶縁膜２３’が形成される。高ヤング率絶縁膜２３’は、Ａｌを含む金属酸化物層により構成することもできる。Ａｌを含む金属酸化物層は、スパッタ法やＭＯＣＶＤ法によりＡｌ膜を成膜した後、１００〜４５０℃程度でアニールを行なうことにより形成される。この際の雰囲気は限定されず、真空中、フォーミングガス中で行なうことができる。アニールによって、Ａｌは低誘電率絶縁膜１４のダメージ層２１中に拡散し、この低誘電率絶縁膜１４と反応して金属酸化物層からなる高ヤング率絶縁膜２３’が形成される。
【００４７】
こうした高ヤング率絶縁膜２３’が低誘電率絶縁膜１４表面に形成されることによって、ダメージ層２１は消失したといえる。いずれの場合も、ビアホール１５の底部およびシリコン酸化膜２５表面といった低誘電率絶縁膜１４以外の部分では、上述したような金属の反応が生じないので図７（ｃ）に示されるように金属膜２３が形成される。
【００４８】
Ｔａ、ＴｉおよびＮｂは、単体でＣｕバリア性を有しているので、金属酸化物を形成する際に膜厚を制御して、その表面に金属膜を残した場合には、バリアメタル層として用いることができる。なお、Ａｌは、アルミナの状態でＣｕバリア性を有しているので、金属酸化物層自体をバリア層として用いることができる。したがって、堆積されたＡｌ膜を全膜厚にわたって酸化してアルミナ層を形成した場合には、バリアメタル層を別途形成せずにＣｕ配線を埋め込むことが可能となる。必要な膜厚が確保されれば、金属酸化物層の表面に金属Ａｌ層が残留してもよい。
【００４９】
次に、実施例１の場合と同様の手法により、ビアホール１５および配線溝１７内に、必要に応じて形成されるバリアメタル層１８および導電材料層１９を埋め込んだ後、フォーミングガス中でアニールを行なうことにより、図７（ｄ）に示すような構造が得られる。
【００５０】
最後に、シリコン酸化膜２５上の配線溝１７以外の領域に堆積されたバリアメタル層１８、導電材料層１９および未反応の金属膜２３をＣＭＰにより除去し、全面にプラズマＣＶＤ法を用いてシリコン窒化膜２０を全面に形成することによって、図７（ｅ）に示すような配線構造が形成される。
【００５１】
こうして形成された配線構造を有する半導体装置においては、最もクラックの発生しやすいビア側壁部分は、ヤング率が１５ＧＰａ以上の金属酸化物からなる高ヤング率絶縁膜２３’によって覆われている。このため、バリアメタル層１８にかかる熱応力が抑制される。ここでの高ヤング率絶縁膜２３’は、破壊強度の低いダメージ層２１中に金属が拡散することにより形成されるので、ダメージ層２１は消失して、高い破壊強度を有する高ヤング率絶縁膜２３’がバリアメタル層１８に接触して配置される。したがって、アニールやその後のシンター工程を経ても、低誘電率絶縁膜１４にクラックが発生することはなかった。
【００５２】
すでに説明したように、図７（ｃ）における高ヤング率絶縁膜２３’を形成する際、Ａｌ膜を堆積し全膜厚にわたって酸化してアルミナ層を形成した場合には、別途バリアメタル層を形成する必要はない。すなわち、バリア層としても用いられる高ヤング率絶縁膜を一度の工程で形成することが可能である。この場合の配線構造を図８に示す。図示する配線構造は、バリアメタル層を形成しない以外は前述と同様の手法により形成することができ、プラグ１９ａの側面には、Ａｌを含有する金属酸化物（アルミナ）層からなる高ヤング率絶縁膜２６が接触して設けられている。
【００５３】
こうした配線構造を有する半導体装置においても、最もクラックの発生しやすいビア側壁部分ではダメージ層２１が消失して、高い破壊強度を有するとともにヤング率が１５ＧＰａ以上のアルミナ層からなる高ヤング率絶縁膜２６によって覆われている。したがって、アニールやその後のシンター工程を経ても、低誘電率絶縁膜１４にクラックが発生することはなかった。
【００５４】
図８に示した配線構造は、図９に示すように変更することができる。
【００５５】
図示する配線構造においては、半導体基板２４上には下部配線層４２が埋め込み形成された絶縁層４１が設けられている。この絶縁層４１は、低誘電率絶縁膜と高強度絶縁膜との積層構造から構成することもできる。また、下部配線層４２は、表面にバリアメタル層が設けられていてもよい。あるいは、この下部配線層４２に接する絶縁層４１の表面をアルミナ層とすることもできる。
【００５６】
絶縁層４１上には、シリコン炭化膜からなるストッパー絶縁膜４３、多孔質有機シリコン酸化膜からなる低誘電率絶縁膜４４、シリコン炭化膜からなるミッドストッパー層４５、多孔質有機シリコン酸化膜からなる低誘電率絶縁膜４６、および有機シリコン酸化膜からなるキャップ絶縁膜４７が順次積層される。
【００５７】
このような積層構造には、上部配線層４９ｂが埋め込み形成され、この上部配線層４９ｂはプラグ４９ａにより下部配線層４２に接続されている。なお、上部配線層４９ｂおよびプラグ４９ａと低誘電率絶縁膜４４，４６およびキャップ絶縁膜４７との間には、アルミナからなる高ヤング率絶縁膜４８が形成されている。
【００５８】
図１０（ａ）〜（ｅ）を参照して、図９に示した配線構造の形成方法を説明する。
【００５９】
まず、絶縁層４１に埋め込まれた配線層４２、シリコン炭化膜からなるストッパー絶縁膜４３、多孔質有機シリコン酸化膜からなる低誘電率絶縁膜４４、シリコン炭化膜からなるミッドストッパー層４５、および多孔質有機シリコン酸化膜からなる低誘電率絶縁膜４６を順次形成する。低誘電率絶縁膜４６上には、キャップ層として作用する有機シリコン酸化膜４７を形成する。
【００６０】
次に、ストッパー絶縁膜４３およびミッドストッパー層４５を、それぞれエッチングストッパーとして、下部配線層４２に接続するビアホールおよび配線溝をＲＩＥ加工によりこれらの絶縁膜に形成する。低誘電率絶縁膜４４および４６の表面には、すでに説明したようにダメージ層（図示せず）が形成される。なおここでは、ビアホール底部のストッパー絶縁膜４３を除去する際に、配線溝底面のミッドストッパー層４５も併せて除去される。その後、実施例３と同様の手法により、図１０（ａ）に示すように全面にＡｌ膜５０を形成する。
【００６１】
続くアニールによって、低誘電率絶縁膜４４、４６とＡｌ膜５０との界面には、図１０（ｂ）に示すようにアルミナ層からなる高ヤング率絶縁膜４８が形成される。また、キャップ絶縁膜４７が有機シリコン酸化膜から構成されているので、その上面および側面にもアルミナ層からなる高ヤング率絶縁膜４８が形成される。
【００６２】
次いで、ウェットエッチングにより未反応のＡｌを除去して、図１０（ｃ）に示すようにアルミナ層からなる高ヤング率絶縁膜４８を露出する。このとき、配線溝およびビアホールの側面には、ストッパー層４３および４５が露出する領域が存在するが、これらもＣｕバリア性を有している。
【００６３】
その後、全面にＣｕシード膜（図示せず）を形成し、図１０（ｄ）に示すように導電材料層４９をＣｕ電解めっきにより埋め込み形成する。溝以外の領域に堆積された導電材料層４９をＣＭＰにより図１０（ｅ）に示すように除去する。最後に、キャップ層４７上面の高ヤング率絶縁膜４８をＣＭＰによりさらに除去することによって、図９に示すような配線構造が得られる。
【００６４】
こうした構造は、配線溝の底面にアルミナ層からなる高ヤング率絶縁膜４８が形成されているので、これに起因して上層配線層４９ｂと層間絶縁膜との密着性が向上する。しかも、図８に示した配線構造と比較すると、ビアホール底部にＡｌ膜が存在しないので、次のような利点が得られる。すなわち、下部配線層４２とビアプラグとの界面抵抗が低下するとともに、上下層の配線の導電材料が異種材料によって分断されないため、エレクトロマイグレーション耐性およびストレスボイド耐性が向上する。
【００６５】
さらに、図１１に示すような構造に変更することも可能である。
【００６６】
図１１に示す配線構造は、上層配線層４９ｂの底面にシリコン炭化膜からなるミッドストッパー層４５が存在する以外は、図９に示したものと同様である。
【００６７】
図１２（ａ）〜（ｅ）を参照して、図１１に示した配線構造の形成方法を説明する。
【００６８】
まず、ミッドストッパー層４５の膜厚を厚く形成する以外は、図１０（ａ）の場合と同様に、各絶縁層４１、４３、４４、４５、４６および４７を形成し、ＲＩＥ加工によりビアホールおよび配線溝を形成する。このとき、ミッドストッパー層４５は、ビアホール底部のストッパー絶縁膜４３の除去の際にも、膜厚が厚いために完全には除去されず残留する。その後、前述と同様の手法により、図１２（ａ）に示すように全面にＡｌ膜５０を形成する。
【００６９】
続くアニールによって、低誘電率絶縁膜４４、４６とＡｌ膜５０との界面には、図１２（ｂ）に示すようにアルミナ層からなる高ヤング率絶縁膜４８が形成される。また、キャップ絶縁膜４７が有機シリコン酸化膜から構成されているので、その上面および側面にもアルミナ層からなる高ヤング率絶縁膜４８が形成される。
【００７０】
次いで、ウェットエッチングにより未反応のＡｌを除去して、図１２（ｃ）に示すようにアルミナ層からなる高ヤング率絶縁膜４８を露出する。さらに、前述と同様の手法により図１２（ｄ）に示すように導電材料層４９を形成し、溝以外の領域に堆積された導電材料層４９を図１２（ｅ）に示すように除去する。最後に、キャップ層４７上面の高ヤング率絶縁膜４８を除去することによって、図１１に示すような配線構造が得られる。
【００７１】
こうした配線構造は、配線溝の底面にシリコン炭化膜からなるミッドストッパー層４５が存在する。このシリコン炭化膜は、アルミナより低誘電率であるので、ＬＳＩ動作の高速化に有利である。
【００７２】
またさらに、図１３に示すような構造に変更することもできる。
【００７３】
図示する配線構造は、低誘電率絶縁膜５２および５３を芳香族炭化水素ポリマーから構成し、Ｃｕ導電材料層４９との界面に炭化アルミニウムからなる高ヤング率絶縁膜５４が形成された以外は、図９に示したものと同様である。すなわち、芳香族炭化水素ポリマーを用いて低誘電率絶縁膜を形成する以外は、図１０（ａ）〜（ｅ）と同様の手法により形成することができる。Ａｌは、芳香族炭化水素ポリマーと反応して、炭化アルミニウムからなる高ヤング率絶縁膜５４が形成される。
【００７４】
このような炭化アルミニウムについても、アルミナと同様、１５ＧＰａ以上のヤング率を有するとともに、単体でバリア性を有しており、Ｃｕ配線のバリア層として用いることができる。
【００７５】
【発明の効果】
以上詳述したように、本発明によれば、ショート不良が生じず、高速で動作可能な半導体装置およびその製造方法が提供される。
【００７６】
本発明は、低誘電率層間絶縁膜を用いた多層配線構造の形成に極めて有効に用いられ、その工業的価値は絶大である。
【図面の簡単な説明】
【図１】実施例１の半導体装置における配線構造を表わす断面図。
【図２】ビア側壁のバリアメタル層に働く応力のシミュレーションによる計算結果を示すグラフ図。
【図３】実施例1の半導体装置における配線構造の製造工程を表わす断面図。
【図４】実施例１の半導体装置の一部を表わす断面図。
【図５】実施例２の半導体装置における配線構造の製造工程を表わす断面図。
【図６】実施例３の半導体装置における配線構造の一例を表わす断面図。
【図７】実施例３の半導体装置における配線構造の製造工程を表わす断面図。
【図８】  参考例の配線構造の一例を表わす断面図。
【図９】  図８に示した配線構造の他の例を表わす断面図。
【図１０】図９に示した配線構造の製造工程を表わす断面図。
【図１１】  図８に示した配線構造の他の例を表わす断面図。
【図１２】図１１に示した配線構造の製造工程を表わす断面図。
【図１３】  図８に示した配線構造の他の例を表わす断面図。
【図１４】従来の半導体装置における配線構造の製造工程を表わす断面図。
【符号の説明】
１ａ…低誘電率絶縁層
１ｂ…高強度絶縁層
２…配線層
３…エッチングストッパー絶縁層
４…低誘電率絶縁膜
５…キャップ絶縁層
６…ビアホール
７…配線溝
８…ダメージ層
９…バリアメタル層
１０…導電材料層
１１ａ…低誘電率絶縁層
１１ｂ…高強度絶縁層
１２…配線層
１３…シリコン窒化膜
１４…低誘電率絶縁膜
１５…ビアホール
１６…高ヤング率絶縁膜
１７…配線溝
１８…バリアメタル層
１９…導電材料層
１９ａ…プラグ
１９ｂ…配線層
２０…シリコン窒化膜
２１…ダメージ層
２２…レジストパターン
２３…金属膜
２３’…金属酸化物からなる高ヤング率絶縁膜
２４…半導体基板
２５…シリコン酸化膜
２６…アルミナからなる高ヤング率絶縁膜
３０…能動素子
３１ａ，３１ｂ…ソース・ドレイン領域
３２…素子分離絶縁膜
３３…ゲート絶縁膜
３４…ゲート電極
４１…絶縁層
４２…下部配線層
４３…シリコン炭化膜からなるストッパー絶縁膜
４４…多孔質有機シリコン酸化膜からなる低誘電率絶縁膜
４５…シリコン炭化膜からなるミッドストッパー層
４６…多孔質有機シリコン酸化膜からなる低誘電率絶縁膜
４７…有機シリコン酸化膜からなるキャップ絶縁膜
４８…アルミナからなる高ヤング率絶縁膜
４９…導電材料層
４９ａ…プラグ
４９ｂ…配線層
５０…Ａｌ膜
５２，５３…芳香族炭化水素ポリマーからなる低誘電率絶縁膜
５４…炭化アルミニウムからなる高ヤング率絶縁膜
【図１】
0003648480.tif 000002
【図２】
0003648480.tif 000003
【図３】
0003648480.tif 000004
【図４】
0003648480.tif 000005
【図５】
0003648480.tif 000006
【図６】
0003648480.tif 000007
【図７】
0003648480.tif 000008
【図８】
0003648480.tif 000009
【図９】
0003648480.tif 000010
【図１０】
0003648480.tif 000011
【図１１】
0003648480.tif 000012
【図１２】
0003648480.tif 000013
【図１３】
0003648480.tif 000014
【図１４】
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