(57)【特許請求の範囲】
【請求項１】
シリコンまたはシリコン・ゲルマニウムを含む非強磁性半導電性材料により構成される細長いチャネルと、
半導電性材料よりも高い導電率を有する非強磁性材料により構成され、前記チャネルの長手方向を境にして第１の側に前記チャネルに沿って形成された、前記チャネルの少なくとも２つの区間を接続する、導体と、
前記チャネルの前記第１の側とは反対側の第２の側に前記チャネルに沿って形成され、前記チャネルに接続されチャネルに沿って間隔がとられている３本以上のリードと、
前記チャネルに電場を印加するゲート誘電体により前記チャネルから分離されているゲート電極により構成されるゲート構造と、
を有する磁気抵抗素子。
【請求項２】
請求項１に記載の素子であって、前記チャネルはドープされないかまたは１×１０１６ｃｍ−３以下の濃度の不純物がドープされた素子。
【請求項３】
請求項１または２のいずれかの項に記載の素子であって、前記導体は前記チャネルに対して横方向に配置され、かつ／もしくは前記導体は前記チャネルに沿って延びている素子。
【請求項４】
請求項１から３のいずれかの項に記載の素子であって、前記導体は半導電性材料を含み、随意的には前記導体はシリコンを含む素子。
【請求項５】
請求項４に記載の素子であって、前記導体は少なくとも１×１０１９ｃｍ−３の濃度を有する不純物によりドープされた素子。
【請求項６】
請求項１から５のいずれかの項に記載の素子であって、前記チャネルおよび前記導体は同一平面内である素子。
【請求項７】
請求項６に記載の素子であって、前記チャネルおよび前記導体は半導電性材料の層内に設けられた素子。
【請求項８】
請求項６に記載の素子であって、前記チャネルおよび前記導体は半導体基板内のその表面に設けられた素子。
【請求項９】
請求項１から８のいずれかの項に記載の素子であって、前記ゲート構造は前記ゲート誘電体が前記チャネル上に配置され、前記ゲート電極が前記ゲート誘電体上に配置されるトップ・ゲート構造である素子。
【請求項１０】
請求項１から９のいずれかの項に記載の素子であって、前記ゲート電極は前記半導電性材料を含み、随意的には前記半導電性材料はシリコンを含む素子。
【請求項１１】
請求項１から１０のいずれかの項に記載の素子であって、それはハードディスク・ドライブ用読取ヘッドである素子。
【請求項１２】
請求項１から１１のいずれかの項に記載の素子と、
磁場源と、を含む装置であって、
前記磁場源および素子は、素子に磁場が印加される時に、磁場が前記ゲート電極および前記チャネルを実質的に直角に貫通する線に沿うように配向される装置。
【請求項１３】
シリコンまたはシリコン・ゲルマニウムを含む非強磁性半導電性材料を含む細長いチャネルと、半導電性材料よりも高い導電率を有し、前記チャネルの長手方向を境にして第１の側に前記チャネルに沿って形成された、前記チャネルの少なくとも２つの区間を接続する非強磁性材料を含む導体と、前記チャネルの前記第１の側とは反対側の第２の側に前記チャネルに沿って形成され、前記チャネルに接続されチャネルに沿って間隔がとられている３本以上のリードと、前記チャネルに電場を印加するゲート誘電体により前記チャネルから分離されたゲート電極とを含むゲート構造とを有する磁気抵抗素子の作動方法であって、
前記非強磁性半導電性材料内に反転層が形成されるように適切な極性および十分な大きさのバイアスを印加するステップを含む方法。
【請求項１４】
請求項１３に記載の方法であって、さらに、
２本のリード間で電流を駆動するステップと、
２本のリード間に現れた電圧を測定するステップと、
を含む方法。
【請求項１５】
磁気抵抗素子の作製方法であって、
非強磁性半導電性材料層を設けるステップと、
前記半導電性材料層上に絶縁材料層を設けるステップと、
前記絶縁材料層上に導電性材料層を設けるステップと、
前記絶縁材料層および導電性材料層をパターン化して第１のマスクを形成し、前記半導電性材料層の第１のマスクされない領域を画定するステップと、
前記半導電性材料層の前記第１のマスクされない領域内にイオンを注入して、ドープしていない非強磁性半導電性材料により構成されるチャネルと、前記チャネル上の自己整合ゲート構造と、前記チャネルの両側の前記半導電性材料層のドープされた領域とを画定するステップと、
前記自己整合ゲート構造と前記半導電性材料層の前記ドープされた領域との上に第２のマスクを形成するステップと、
前記半導電性材料層のマスクされていない領域をエッチングして、ドープした非強磁性材料により構成され、前記チャネルの長手方向を境にして第１の側に前記チャネルに沿って形成された、前記チャネルの少なくとも２つの区間を接続する分流器と、前記チャネルの前記第１の側とは反対側の第２の側に前記チャネルに沿って形成され、前記チャネルに接続されチャネルに沿って間隔がとられている３本以上のリードとを画定するステップと
を含む方法。
【請求項１６】
請求項１５に記載の方法であって、前記非強磁性半導電性材料の層を設けるステップは、下層絶縁層上に前記層を設けるステップを含む方法。
【請求項１７】
磁気抵抗素子の作製方法であって、
非強磁性半導電性材料層を設けるステップと、
前記半導電性材料層上に絶縁材料層を設けるステップと、
前記絶縁材料層上に導電性材料層を設けるステップと、
前記絶縁材料層および導電性材料層をパターン化して第１のマスクを形成し、前記半導電性材料層のマスクされない領域を画定するようにするステップと、
前記半導電性材料層の前記マスクされない領域の上に第２のマスクを形成して露出された領域を残すステップと、
前記導電性材料層の前記露出された領域内にイオンを注入して、ドープしていない非強磁性半導電性材料により構成されるチャネルと、前記チャネル上の自己整合ゲート構造と、ドープした非強磁性材料により構成され、前記チャネルの長手方向を境にして第１の側に前記チャネルに沿って形成された、前記チャネルの少なくとも２つの区間を接続する分流器と、前記チャネルの前記第１の側とは反対側の第２の側に前記チャネルに沿って形成され、前記チャネルに接続されチャネルに沿って間隔がとられている３本以上のリードとを画定するステップと、
を含む方法。
【請求項１８】
請求項１７に記載の方法であって、前記非強磁性半導電性材料層を設けるステップは、ドープされていない基板を供給するステップを含む方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、他を除外するものではないが、特に磁場センサまたはハードディスク・ドライブ内の読取ヘッドとして使用する磁気抵抗素子に関連する。
【背景技術】
【０００２】
ハードディスク・ドライブ（ＨＤＤ）は高密度情報記憶に広く使用されている。ＨＤＤはサーバおよびディスクトップ・コンピュータ等のこの種の記憶装置を伝統的に内臓するコンピュータ・システム内でよく見かけられる。しかしながら、音楽プレーヤやデジタル・カメラ等のハンドヘルド電子装置では、２５．４ｍｍ（１インチ）ドライバ等のより小さいフォームファクタを有するＨＤＤも見かけられる。
【０００３】
記憶密度を高めることによりＨＤＤ内のより高い記憶容量を達成することができる。記憶密度は現在ほぼ毎年２倍となっており、磁気記録媒体内に縦方向に配置されるビットセル内にデータを記録し、いわゆる「スピンバルブ」読取ヘッドを使用してデータを読み取るような、従来の技術を使用して現在達成できる最高記憶密度はおよそ１５．５Ｇｂ／ｃｍ２（１００Ｇｂ／平方インチ）である。
【０００４】
しかしながら、ＨＤＤ内の記憶密度が増加し続けると、記憶媒体および読取ヘッドは超常磁性効果の問題に遭遇する。
【０００５】
超常磁性効果は強磁性粒子のサイズが十分低減されて粒子の磁化方向を変えるのに必要なエネルギが熱エネルギに匹敵する場合に生じる。このように、粒子の磁化は変動しやすくデータの破損につながる。
【０００６】
記録媒体に対して、この問題に対する解決策が示されており、それは記録媒体の表面に直角に（経度方向ではなく）ビットセルを配列することを含んでおり、それにより各ビットセルは十分大きくなって超常磁性効果を回避することができる。
【０００７】
読取ヘッド内のこの問題に取り組むために、いかなる強磁性材料の使用も回避し、いわゆる異常磁気抵抗（ＥＭＲ）効果を利用することが提案されている。
【０００８】
ＥＭＲ効果を示す素子が非特許文献１に記載されている。この素子はｖａｎ  ｄｅｒ  Ｐａｕｗ構成とされ、非磁性インジウム・アンチモン（ＩｎＳｂ）のディスク内に同心的に埋め込まれた高導電性金不均質物を含んでいる。ゼロ印加磁場（Ｈ＝０）において電流は金不均質物中を流れる。しかしながら、非ゼロ印加磁場（Ｈ≠０）において、電流は金不均質物周りで環を通って磁場線分布に直角に偏向される。それによりコンダクタンスの低下を生じる。
【０００９】
しかしながら、この素子にはいくつかの欠点があり、そのため読取ヘッドとして使用するのに適さない。たとえば、この素子はより小さい大きさへ縮小するのに適さず、重度に空乏化され、強い境界および界面散乱を示す。さらに、インジウム・アンチモンは高価な材料であり機械的性質が劣り、信頼性の高い長持ちするセンサを加工し提供するのが困難となる。
【００１０】
現在、インジウム・アンチモン（３００°Ｋにおいてμｎ＝７×１０４ｃｍ２Ｖ−１ｓ−１）、インジウム・ヒ素（３００°Ｋにおいてμｎ＝３×１０４ｃｍ２Ｖ−１ｓ−１）およびガリウム・ヒ素（３００°Ｋにおいてμｎ＝８．５×１０３ｃｍ２Ｖ−１ｓ−１）等のキャリア密度の低い高移動度狭ギャップ半導体はＥＭＲに基礎をおく読取ヘッドに対する最善の候補に思われる。しかしながら、これらの材料も高価な材料となる傾向があり機械的性質が劣る。
【００１１】
特許文献１にはシリコンにより形成されたチャネルを有する異常磁気抵抗効果を示す素子が記載されている。チタンシリサイドまたは高濃度ドープシリコンにより形成された導体は分流器として働き、チャネルの一方側に沿ってチャネルに接続される。チャネルの反対側でリードがチャネルに接続されチャネルに沿って間隔がとられている。
【００１２】
シリコンはインジウム・アンチモン等の高移動度材料よりも廉価で、加工が容易である。しかしながら、シリコンは移動度が低いため素子の性能はより劣る傾向がある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】欧州特許第ＥＰ−Ａ−１８６８２５４号
【非特許文献】
【００１４】
【非特許文献１】“Ｅｎｈａｎｃｅｄ  Ｒｏｏｍ−Ｔｅｍｐｅｒａｔｕｒｅ  Ｇｅｏｍｅｔｒｉｃ  Ｍａｇｎｅｔｏｒｅｓｉｓｔａｎｃｅ  ｉｎ  Ｉｎｈｏｍｏｇｅｎｅｏｕｓ  Ｎａｒｒｏｗ−Ｇａｐ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒｓ”，ｂｙ  Ｓ．Ａ．Ｓｏｌｉｎ，Ｔ．Ｔｈｉｏ，Ｄ．Ｒ．Ｈｉｎｅｓ  ａｎｄ  Ｊ．Ｊ．Ｈｅｒｅｍａｎｓ，Ｓｃｉｅｎｃｅ，ｖｏｌ．２８９，ｐ．１５３０（２０００）
【発明の概要】
【発明が解決しようとする課題】
【００１５】
本発明は改良された磁気抵抗素子を提供しようとするものである。
【課題を解決するための手段】
【００１６】
本発明の第１の態様に従って、非強磁性半導電性材料を含むチャネル、半導電性材料よりも高い導電率を有する非強磁性材料により構成されチャネルの少なくとも２つの区画を接続する導体、チャネルに接続されチャネルに沿って間隔のとられた複数のリードおよびチャネルに電場を印加するゲート誘電体によりチャネルから分離されたゲート電極を含むゲート構造を有する磁気抵抗素子が提供される。
【００１７】
ゲート構造は非ドープまたは低濃度ドープ半導電性材料内のチャネル内に反転層を形成するのに使用することができるが、それは、そうでなければ素子の抵抗を低減するために必要となるであろう高濃度ドープ半導電性材料より高い移動度を有し、そのため素子性能を改善する。
【００１８】
チャネルはシリコンまたはシリコン・ゲルマニウムを含んでもよい。
【００１９】
チャネルは非ドープでも、またはおよそ１×１０１６ｃｍ−３までの濃度を有する不純物でドープされていてもよい。
【００２０】
導体はチャネルに対して横方向に配列してもよく、かつ／または導体はチャネルに沿って延びる。
【００２１】
導体はシリコンまたはシリコン・ゲルマニウム等の半導電性材料を含んでもよい。導体は少なくともおよそ１×１０１９ｃｍ−３の濃度を有する不純物がドープされていてもよい。
【００２２】
チャネルおよび導体は同一平面内であってもよい。チャネルおよび導体は絶縁層上に配置された半導電性材料の層内に設けてもよい。チャネルおよび導体はその半導体基板内の表面に設けてもよい。
【００２３】
絶縁領域はチャネル上に配置してもよく、ゲート電極は絶縁領域上に配置してもよい。ゲート構造は、ゲート誘電体がチャネル上に配置されゲート電極がゲート誘電体上に配置されるトップ・ゲート構造としてもよい。ゲート電極はドープしたシリコン等のドープした半導電性材料、アルミニウム等の金属、または金属合金を含んでもよい。
【００２４】
素子はハードディスク・ドライブ用読取ヘッドとすることができる。
【００２５】
本発明の第２の態様によれば、素子および磁場ソースが提供され、磁場ソースおよび素子は、素子に磁場が印加される時に、磁場がゲート電極およびチャネルを貫通する線に沿って揃えられるように配置される。
【００２６】
本発明の第２の態様に従って、非強磁性半導電性材料により構成されるチャネル、半導電性材料よりも高い導電率を有する非強磁性材料により構成されチャネルの少なくとも２つの区画を接続する導体、チャネルに接続されチャネルに沿って間隔のとられた複数のリード、および絶縁領域によりチャネルから分離されたゲート電極を有する磁気抵抗素子の作動方法が提供され、この方法は非強磁性半導電性材料内に反転層が形成されるように適切な極性で十分な大きさのバイアスを加えるステップを含んでいる。
【００２７】
この方法は、さらに、２本のリード間で電流を駆動してその間に現われた電圧を測定するステップを含んでもよい。
【００２８】
本発明の第３の態様によれば、磁気抵抗素子の作製方法が提供され、この方法は非強磁性半導電性材料の層を設けるステップと、半導電性材料層上に絶縁材料の層を設けるステップと、絶縁材料層の上に導電性材料の層を設けるステップと、半導電性材料層のマスク領域を形成し、マスクされない領域を画定するように、前記絶縁材料層および導電性材料層をパターン化するステップと、半導電性材料層のマスクされない領域中にイオンを注入するステップと、を含んでいる。
【００２９】
非強磁性半導電性材料の層を設けるステップは、ドープした基板を設けるステップまたは下層の絶縁層上に層を設けるステップを含んでいてもよい。
【図面の簡単な説明】
【００３０】
【図１】本発明による磁気抵抗素子の第１の実施例の平面図である。
【図２】Ａ−Ａ’線に沿った図１に示す素子の断面図である。
【図３】図１に示す素子を作動させる回路構成の略図である。
【図４】ａ、ｂは図１に示す素子内の反転層の形成を例示する図である。
【図５】印加磁場が存在しない場合の３つの異なるゲート電圧における図１に示す素子の電流−電圧特性を例示する図である。
【図６】固定電流およびゲート電圧における図１に示す素子の電圧−磁場特性を例示する図である。
【図７】３つの異なる磁場値において固定ゲート電圧における図１に示す素子の電圧−電流特性を例示する図である。
【図８】（ａ）〜（ｊ）は作製中の異なる段階における図１に示す素子を例示する図である。
【図９】本発明による磁気抵抗素子の第２の実施例の平面図である。
【図９ａ】分流器およびリードとゲート構造とのアライメントを例示する図である。
【図１０】Ｂ−Ｂ’線に沿った図９に示す素子の断面図である。
【図１１】本発明による磁気抵抗素子の第３の実施例の平面図である。
【図１２】本発明による磁気抵抗素子の第４の実施例の平面図である。
【図１３】本発明による磁気抵抗素子の第５の実施例の平面図である。
【図１４】Ｃ−Ｃ’線に沿った図１３に示す素子の断面図である。
【図１５】（ａ）〜（ｈ）は作製中の異なる段階における図１３に示す素子を例示する図である。
【図１６】本発明による磁気抵抗素子の第６の実施例の平面図である。
【図１７】Ｄ−Ｄ’線に沿った図１６に示す素子の断面図である。
【図１８】本発明による磁気抵抗素子の第７の実施例の平面図である。
【図１９】Ｅ−Ｅ’線に沿った図１８に示す素子の断面図である。
【図２０】本発明による磁気抵抗素子の第８の実施例の平面図である。
【図２１】Ｆ−Ｆ’線に沿った図２０に示す素子の断面図である。
【図２２】図２０に示す素子を作動させる回路構成の略図である。
【図２３】本発明による磁気抵抗素子の第９の実施例の平面図である。
【図２４】Ｇ−Ｇ’線に沿った図２３に示す素子の断面図である。
【図２５】図２３に示す素子を作動させる回路構成の略図である。
【図２６】本発明による磁気抵抗素子を含むハードディスク・ドライブの略図である。
【発明を実施するための形態】
【００３１】
次に、例として、本発明の実施例を添付図を参照して説明する。
【実施例１】
【００３２】
図１および２に、本発明による磁気抵抗素子１の第１の実施例が示されている。
【００３３】
素子１はおよそ５０ｎｍの厚さｔ１を有し非ドープ単結晶シリコン（Ｓｉ）により形成されたチャネル２を含んでいる。チャネル２は第１および第２のポイント（ここでは「端」または「部分」とも呼ばれる）間を延びており、第１の側に沿って、およそ５０ｎｍの厚さｔ２を有する高濃度ドープ単結晶シリコンにより形成された導体または領域６がそれに接続されている。チャネル２の第２の反対側で、第１、第２、第３および第４のリード８１、８２、８３、８４がチャネル２に接続されそれに沿って間隔がとられている。リード８１、８２、８３、８４はおよそ５０ｎｍの厚さｔ３を有する高濃度ドープ単結晶シリコンにより形成されている。第１、第２、第３および第４のリード８１、８２、８３、８４はチャネル２に沿って順次配列され第１のリード８１は第１の端（図１は左側の縁として示す）に最も近く、第４のリード８４は他方（すなわち、第２）の端に最も近い。
【００３４】
高濃度ドープ単結晶シリコン領域６はチャネル２の少なくとも２つの部分を接続し、ここでは「分流器」と呼ばれる。チャネル２、分流器６およびリード８１、８２、８３、８４はおよそ５０ｎｍの厚さｔ４を有する二酸化シリコン（ＳｉＯ２）の埋込層の形で絶縁層９上に配列される。絶縁層９はおよそ１０Ωｃｍの導電率を有するｐ型シリコン基板１０上に配置される。図１では、例示する目的で、絶縁層９は下層基板１０が現れるように一部切り取って示されている。
【００３５】
チャネル２、分流器６およびリード８１、８２、８３、８４は共面であり単結晶シリコン３１の同一層から形成される（図８（ａ））。このように、分流器６およびリード８１、８２、８３、８４はチャネル２の５、７側、すなわち横方向に接続され、このケースでは同じ厚さを有する、すなわち、ｔ１＝ｔ２＝ｔ３である。
【００３６】
チャネル２はおよそ１０１５ｃｍ−３以下の不純物濃度を有するように非ドープとされる。いくつかの実施例では、チャネルは非ドープとするか、または不純物濃度が１０１６ｃｍ−３以下となるように低ドープしてもよい。分流器６およびリード８１、８２、８３、８４はおよそ１×１０２０ｃｍ−３の濃度までヒ素（Ａｓ）の形のｎ型不純物でドープされる。後述するように、分流器６およびリード８１、８２、８３、８４は選択的にドープされ、チャネル２はマスクされたイオン注入の使用によりドープされない。
【００３７】
チャネル２は細長く、およそ１７μｍの有効長ｌ１およびおよそ１μｍの幅ｗ１を有する。分流器６も細長く、平面図は長方形でおよそ１７．５μｍの長さｌ２およびおよそ４μｍの幅ｗ２を有する。リード８１、８２、８３、８４は各々がおよそ５００ｎｍの幅ｌ３、すなわちチャネル２に沿った長さを有する。第１および第２のリード８１、８２は間隔がとられており、およそ９μｍの間隔ｓ１を有する。第２、第３および第４のリード８２、８３、８４は間隔がとられており、およそ３μｍの間隔ｓ２を有する。リード８１、８２、８３、８４はより細くすることができ、狭い間隔とすることができる。たとえば、素子は第２、第３および第４のリード８２、８３、８４がおよそ２０−３０ｎｍの間隔ｓ２を有して間隔がとられるように、テラバイト（ＴＢ）のデータを格納することができるハードディスク・ドライブ内の読取ヘッドに使用するために縮小することができる。図１において、チャネル２の縦および横軸は、それぞれ、ｘ軸およびｙ軸として示されており、結晶成長軸はｚ軸として示されている。
【００３８】
作動において、磁気抵抗素子１は異常磁気抵抗（ＥＭＲ）効果を示し、チャネル２および分流器６がある平面、すなわち、ｘ−ｙ平面を通過する、またはそれに直角な軸に沿って方向づけられた成分を有する磁場１１を検出するのに使用することができる。
【００３９】
素子１はトップ・ゲート構造１２を含んでいる。ゲート構造１２はおよそ１００ｎｍの厚さｔ５を有するドープした多結晶シリコン（Ｓｉ）の層により形成されたゲート電極１３、およびおよそ２ｎｍの厚さｔ６を有する二酸化シリコン（ＳｉＯ２）の層から形成されたゲート誘電体１４を含んでいる。後述するように、ゲート電極１３は注入用マスクを提供する。このように、適切なマスクを提供するゲート電極１３はより厚くまたは薄くすることができる。ゲート誘電体１４はゲート電極１３をチャネル２から分離し電気的に絶縁する。ゲート電極１３は、素子１が適切に使用される時に、印加磁場１１に直角となるように配置される。図１には、例示する目的で、ゲート電極１３は一部切り取って下層のゲート誘電体１４を現わすように示されており、ゲート誘電体１４も一部切り取って下層チャネル２を現わすように示されている。
【００４０】
後述するように、ゲート構造１２を使用してチャネル２に十分高い電場を印加し、分流器６およびリード８１、８２、８３、８４間でチャネル２内に反転層１９を形成することができる（図４ａおよび図４ｂ）。このように、ゲート構造１２は、たとえば、±５０ｍＴにおいて０．１ｍＶ、１ｍＶまたはそれ以上の高い出力信号を供給する適当な抵抗と、たとえば、１０−７Ωｃｍ−２程度の低い接触抵抗を有する低ドープ・シリコンをチャネル２内で使用することができる。
【００４１】
図３には、磁気抵抗素子１を作動させる回路構成１５が示されている。回路構成１５は第１のリード８１および第３のリード８３間でチャネル２中に電流Ｉを駆動するように構成された電流源１６と、第２および第４のリード８２、８４間に現れる電圧Ｖを測定するように構成された電圧計１７を含んでいる。この構成は「ＩＶＩＶ」構成、ジオメトリまたは配置と呼ばれる。電圧源１８がゲート電極１３へバイアスＶＧを印加するのに使用される。
【００４２】
図４ａおよび図４ｂにおいて、閾値電圧Ｖｔｈを超えるがゲート誘電体破壊電圧Ｖｂを超えない十分大きな電圧ＶＧがゲート電極１３に印加される時に、ゲート誘電体１４およびチャネル２の界面２０に隣接する反転層１９がチャネル２内に形成される。閾値電圧Ｖｔｈおよびゲート誘電体破壊電圧Ｖｂの値は、定常的な実験により見つけることができる。通常、この値はチャネル２およびゲート誘電体１４のために選択された材料およびゲート電極１４の厚さによって決まる。
【００４３】
特に図４ｂを参照すると、ゲート電極１３に電圧を印加すると界面２０に電場２１が発生してチャネル２内の伝導帯２２および価電子帯２３を曲げる。十分大きな電圧ＶＧがゲート電極１３に印加されると、電場２１により伝導帯２２はフェルミ準位２４よりも下へ曲げられて自由電子が蓄積できるポテンシャルの井戸２５を形成する、すなわち反転層１９を形成する。
【００４４】
図４ａおよび図４ｂは電子の蓄積を生じるバンド湾曲を例示している。反対極性の十分大きなゲート電圧が印加され、それがもう１つの閾値電圧を超える場合、これはホール蓄積を生じる。しかしながら、電子の移動度は通常ホールの移動度よりも高く、すなわちμｅ＞μｈであり、そのため電子蓄積に基づく素子性能がここで使用される。
【００４５】
図５は印加磁場が無い、すなわち、Ｂ＝０ｍＴである時の３つの異なるゲート電圧、すなわち、ＶＧ＝１Ｖ、２Ｖおよび３Ｖにおける素子１（図１）の電流−電圧特性２６１、２６２、２６３を示す。図５は印加磁場が無い、すなわち、Ｂ＝０ｍＴである時の３つの異なるゲート電圧におけるおよそ５ｎｍのゲート誘電体厚を有する類似素子（図示せず）の対応する電流−電圧特性２７１、２７２、２７３をも示している。測定は室温、すなわち約３００°Ｋで行われる。
【００４６】
測定は図３に示す回路構成１５を使用して行われ、第１および第３のリード８１、８３間の電圧Ｖが第２および第４のリード８２、８４間の電流Ｉおよびゲート電圧ＶＧの関数として測定される。しかしながら、第１および第４のタブ８１、８４間を電流が流れ第２および第３のタブ８２、８３間の電圧が感知されるいわゆる「ＩＶＶＩ」ジオメトリを使用して測定を行うことができる。
【００４７】
図５には、原点近くのほぼ線形領域内で測定された、異なるゲート電圧に対する微分抵抗ｄＶ／ｄＩの値も示されている。図５から判るように、およそ１−３Ｖのゲート電圧が印加されると、第１および第３の電極８１、８３間の抵抗は２−３ｋΩである。分流器６および電極リード８１、８２、８３、８４の接触抵抗は無視できる。
【００４８】
図６は第１および第３のリード８１、８３間で駆動される１つのゲート電圧、すなわちＶＧ＝３Ｖ、および１つの電流、すなわちＩ＝３００μＡにおける素子１（図１）の電圧−磁場特性２８を示す。測定は同じ構成を使用して行われ、電圧Ｖが第２および第４のリード８２、８４間で感知され、掃引磁場（チャネルの平面に直角に印加される）は−５０ｍＴおよび＋５０ｍＴ間である。
【００４９】
図６から判るように、素子１は類似チャネル・ジオメトリを有する類似サイズの特許文献１に記載された素子よりもおよそ２桁大きな信号を出力する。
【００５０】
図７は１つのゲート電圧、すなわちＶＧ＝３Ｖおよび３つの異なる印加磁場、すなわちＢ＝０ｍＴ、＋５０ｍＴおよび−５０ｍＴにおける素子１（図１）の電圧−電流特性２９１、２９２、２９３を例示している。測定は同じ構成を使用して行われ、第１および第３のリード８１、８３間でチャネル２中に駆動される電流Ｉを２８０−３００μＡ間で掃引しながら、電圧Ｖが第２および第４のリード８２、８４間で感知される。
【００５１】
図７から判るように、出力電圧Ｖは電流Ｉにほぼ比例する。
【００５２】
このように、素子１は磁場、言い換えると磁気抵抗の変化により出力信号が変化する、すなわち、Ｉ＝３ｍＡおよびＶＧ＝３Ｖに対してΔＢ＝５０ｍＴにおいてΔＶ＝１ｍＶとなる。
【００５３】
次に、図８（ａ）−８（ｊ）を参照しながら素子１の作製方法について説明する。
【００５４】
特に図８（ａ）を参照すると、結晶シリコン層３１、埋込二酸化シリコン層９および結晶シリコン基板１０を有するシリコン・オン・インシュレータ・ウェーハ３０が提供される。シリコン層３１はおよそ５０ｎｍの厚さを有する。二酸化シリコン層９はおよそ１５０ｎｍの厚さを有する。通常「表面酸化物」と呼ばれるシリコン層３１の上層の自然形成二酸化シリコン層は、明確のため図８（ａ）から省かれている。
【００５５】
ウェーハ３０は次のように処理される。
【００５６】
ウェーハは３：１のＨ２ＳＯ４：Ｈ２Ｏ２（ピラニア・エッチ液として広く知られている）を使用して洗浄される。次に、表面酸化物（図示せず）が２：５：３のＮＨ２Ｆ：Ｃ２Ｈ４Ｏ２：Ｈ２Ｏ（「ＳＩＬＯＸエッチ」としても知られる）中で短時間のディップにより除去され反応室（図示せず）内にロードされる。
【００５７】
特に図８（ｂ）を参照すると、２ｎｍの厚さを有する二酸化シリコン（ＳｉＯ２）の層３２がおよそ８００°Ｃにおいて湿式酸化（すなわちＨ２Ｏ中での酸化）により成長され、続いて１００ｎｍの厚さを有するｎ＋多結晶シリコンの層３３が化学蒸着法（ＣＶＤ）により成長される。
【００５８】
この段階においてウェーハ３４はチップに分割することができる。ウェーハ３４は、さらに次のように処理することができる。
【００５９】
ウェーハはピラニア・エッチ液を使用して洗浄され、続いてＳＩＬＯＸエッチ液中に浸漬される。ＰＭＭＡの層（図示せず）がウェーハ３４の上面３５に塗布され（たとえばスピン・オン）、ベーキングにより硬化される。
【００６０】
ＰＭＭＡ層（図示せず）は走査電子ビームの使用によりパターン化され、ＩＰＡと水の混合液を使用して現像されパターン化されたＰＭＭＡ層（図示せず）を残す。チップには、たとえば３分間の短い酸素プラズマ・アッシュが与えられ、次に、アルミニウムの３０ｎｍ厚さの層がチップのパターン化されたＰＭＭＡ表面上で熱蒸着される。現像されたレジストはアセトン中で「リフト・オフ」され、次にＩＰＡ中でリンスされて、図８（ｃ）に示すように、アルミニウム・エッチ・マスク（いわゆる「ハード・エッチ・マスク」を提供する）およびマスクされない領域３７を残す。
【００６１】
図８（ｄ）を参照すると、マスクされない領域３７内で、シリコン層３２および二酸化シリコン層３３の領域３８、３９が四塩化炭素と四塩化シリコンの混合物（ＣＦ４：ＳｉＣｌ４）を原料ガスとして使用する反応性イオン・エッチング４０によりエッチングされる。
【００６２】
（ＣＨ３）４ＮＯＨ等の塩基を使用してアルミニウム・エッチマスク３６が除去される。
【００６３】
ある実施例では、電子ビーム・レジスト等のソフト・エッチマスクを使用することができる。ポジティブ・レジストの代わりにネガティブ・レジストを使用してもよい。
【００６４】
図８（ｅ）に、プロセスのこの段階における素子の構造を示す。パターン化されたシリコン層４１および同一の広がりを持つ下層の二酸化シリコン層４２が非ドープ多結晶シリコン層３１の上面４３上にある。
【００６５】
パターン化されたシリコン層４１および二酸化シリコン層４２は、マスクされない一部がパターン化されたウェーハ４５の領域４４を残す注入マスクを提供する。
【００６６】
図８（ｆ）を参照にすると、ウェーハ４５は洗浄されイオン注入室（図示せず）内へロードされる。およそ５ｋｅＶのヒ素（Ａｓ）イオン４６がパターン化された（マスクされない）シリコン層４１および結晶シリコン層３１のマスクされない領域４７内へ注入される。ウェーハ４５は、ここではレーザ・アニーリングによりアニールされて注入を活性化させる。
【００６７】
図８（ｇ）を参照にすると、注入によりドープした領域４９および非ドープ領域５０を有する多結晶シリコンの層４８およびドープした多結晶シリコン・ゲート電極１３が残される。多結晶シリコンの４８の非ドープ領域４９はチャネル２に対応する。
【００６８】
ウェーハ５１はアセトンおよびＩＰＡを使用して洗浄される。光レジストの層（図示せず）がスピン・オンされる。光レジスト層（図示せず）がマスク（レチクルとも呼ばれる）およびＵＶ光源を使用してパターン化され、光レジスト現像剤を使用して現像される。
【００６９】
図８（ｈ）を参照にすると、光リソグラフィー段階は分流器６（図１）およびリード８１、８２、８３、８４（図１）を画定するパターン化された光レジスト層５２を残し露光されない領域５３を残す。
【００７０】
図８（ｉ）を参照にすると、非マスク領域５４内で、多結晶シリコン４８の領域５４が四塩化炭素と四塩化シリコン（ＣＦ４：ＳｉＣｌ４）の混合気を原料ガスとして使用する反応性イオン・エッチング液５５によりエッチングされる。
【００７１】
図８（ｊ）を参照にすると、エッチングによりチャネル２と共面の分流器６およびリード８が画定される。ゲート電極１３、ゲート誘電体１４およびチャネル２は自己整合される。
【００７２】
ウェーハ５６はさらに処理されてリード８およびゲート電極１３を接合させる、たとえばアルミニウムで形成されたオーミック接合／接合パッド（図示せず）を形成する。
【００７３】
まだチップに分割されていなければ、ウェーハ５６はこの段階でチップに分割されチップはパッケージ化される。後述するように、素子１はハードディスク・ドライブ内の読取ヘッド内で使用することができる。
【実施例２】
【００７４】
図９ａに、チャネルＣ、トップ・ゲート構造Ｇ、分流器ＳおよびリードＬを有する磁気抵抗素子の平面図が示される。素子は前述したのと類似のプロセスを使用して作製され、修正されたゲート構造がなぜ使用できるかの説明の助けに使用される。
【００７５】
分流器ＳおよびリードＬを画定するエッチ・マスクをゲート構造Ｇに関して揃える時に、ｙ軸のアライメント・エラー（Δｙ）が特に大きければ、エッチ・マスクはその目的の位置α（破線輪郭内に示す）からオフセットすることができる。これにより、分流器ＳおよびリードＬを形成するのに使用された材料の高濃度ドープ非エッチ部分は、リードＬと同じ側のチャネルＣに沿って残され、リードＬ間に一つ以上の短絡Ｘを形成する。短絡Ｘが十分低抵抗であると、これは素子をセンサとして不安定にし得る。
【００７６】
１つの解決策はより広いゲート構造Ｇを使用してより大きなプロセス許容誤差を許すことである。しかしながら、それにより抵抗が低すぎる素子となることがある。
【００７７】
図９および図１０に、本発明による磁気抵抗素子１０１の第２の実施例が示されている。
【００７８】
第２の磁気抵抗素子１０１は前述した第１の磁気抵抗素子１（図１および２）に類似している。第２の磁気抵抗素子１０１は第１および第２の端１０３、１０４間を延びるチャネル１０２を含んでいる。チャネル１０２には第１の側に沿って分流器１０６が、およびチャネル１０２の第２の反対側１０７に沿って第１、第２、第３および第４のリード１０８１、１０８２、１０８３、１０８４が接続されている。素子１０１はゲート電極１１３およびゲート誘電体１１４からなるトップ・ゲート構造１１２も含んでいる。チャネル１０２、分流器１０６およびリード１０８１、１０８２、１０８３、１０８４は前述したのと同じようにｐ型シリコン基板１１０上に配置された二酸化シリコン層１０９上に配列される。
【００７９】
チャネル１０２、分流器１０６、リード１０８１、１０８２、１０８３、１０８４、ゲート電極１１３およびゲート誘電体１１４は実質的に同じ層厚さおよび大きさを有し、前述したチャネル１０２（図１）、分流器１０６（図１）およびリード８１、８２、８３、８４（図１）、電極１１３（図１）およびゲート誘電体１４（図１）と同じプロセスを使用して同じ材料から形成される。
【００８０】
素子１０１は図３に示したのと同じ回路構成１５を使用して制御される。作動において、素子１０１はＥＭＲ効果を示し、その中にチャネル１０２および分流器１０６が形成される層に直角な磁場１１１を検出するのに使用することができる。
【００８１】
特に図９を参照すると、第２の素子１０１はゲート構造１１２がより広く（すなわちｗ１がより大きい）かつその長さに沿って（すなわちｘ軸に沿って）リード１０８１、１０８２、１０８３、１０８４とほぼ揃えられている溝１５７１、１５７２、１５７３、１５７４を有する点で第１の素子１（図１）とは異なっている。
【００８２】
分流器１０６およびリード１０８１、１０８２、１０８３、１０８４さらにはゲート構造１１２の範囲すなわち輪郭を画定するエッチ・マスク（図示せず）の主要部の下縁１５６が図９に示されている。エッチ・マスク（図示せず）は完成した素子１０１の一部を形成しないことが理解される。
【００８３】
エッチ・マスク（図示せず）をパターン化する時、エッチ・マスクの主要部の下縁１５６は溝１５７１、１５７２、１５７３、１５７４と交差する、言い換えると、溝１５７１、１５７２、１５７３、１５７４の上下境界間に入るように揃えられる（ｙ方向に）。エッチ・マスク（図示せず）のリード部は溝１５７１、１５７２、１５７３、１５７４と一致するように揃えられる（ｘ方向に）。
【００８４】
溝１５７１、１５７２、１５７３、１５７４は各々が幅ｌ４、すなわちチャネル１０２に沿った方向の幅と長さｖ、すなわちチャネル１０２を横切る方向の長さを有する。図９に示すように、溝１５７１、１５７２、１５７３、１５７４はリード１０８１、１０８２、１０８３、１０８４よりも狭い、すなわち、ｌ３＞ｌ４である。しかしながら、ある実施例では、溝１５７１、１５７２、１５７３、１５７４はリード１０８１、１０８２、１０８３、１０８４よりも広い、すなわち、ｌ４＞ｌ３である。溝１５７１、１５７２、１５７３、１５７４は長さｖを有し、それはチャネル／ゲート幅ｗ１の比率であり、たとえば、ｖ≒０．５ｗ１である。この例では、チャネル１０２はおよそ２μｍの幅ｗ１を有し、リード１０８１、１０８２、１０８３、１０８４はおよそ５００ｎｍの幅ｌ３を有する。
【実施例３】
【００８５】
図１１に、本発明による磁気抵抗素子２０１の第３の実施例が示されている。
【００８６】
第３の磁気抵抗素子２０１は前述した第１の磁気抵抗素子１（図１および図２）に類似している。第２の素子２０１は少なくとも第１および第２のポイント２０３、２０４間を延びるチャネル２０２を含んでいる。チャネル２０２には、第１の側２０５に沿って、分流器２０６および、チャネル２０２の第２の反対の有効（すなわち「オープン」）側２０７に沿って、第１、第２、第３および第４のリード２０８１、２０８２、２０８３、２０８４が接続されている。素子２０１はゲート電極２１３およびゲート誘電体（図示せず）からなるトップ・ゲート構造２１２も含んでいる。チャネル２０２、分流器２０６およびリード２０８１、２０８２、２０８３、２０８４は前述したのと同じようにｐ型シリコン基板２１０上に配置された二酸化シリコン層２０９上に配列される。
【００８７】
チャネル２０２、分流器２０６、リード２０８１、２０８２、２０８３、２０８４、ゲート電極２１３およびゲート誘電体２１４は実質的に同じ層厚さを有し、前述したチャネル２（図１）、分流器６（図１）およびリード８１、８２、８３、８４（図１）、電極１３（図１）およびゲート誘電体１４（図１）と同じ材料から形成される。
【００８８】
第３の素子２０１はチャネル２０２、分流器２０６、リード２０８１、２０８２、２０８３、２０８４およびゲート構造２１２がより小さくかつ幾分異なる配列を有する点で第１の素子１（図１）とは異なっている。
【００８９】
分流器２０６およびリード２０８１、２０８２、２０８３、２０８４は電子ビーム・リソグラフィ等の比較的高解像度のリソグラフィ、およびホトリソグラフィ等の比較的低解像度のリソグラフィの両方により画定される。それにより、リード２０８１、２０８２、２０８３、２０８４は幅ｌ３を有し、チャネル２０２に沿って僅か２０ｎｍまたはそれ以下で間隔をとることができる、すなわち、ｌ３≒ｓ２≒２０ｎｍである。しかしながら、チャネル２０２からさらに離れたゲート構造２１２の異なる部分間で、リード２０８１、２０８２、２０８３、２０８４はおよそ１００ｎｍの幅ｌ３’を有し、ゲート構造２１２を超えてチャネル２０２からさらに離れると、リード２０８１、２０８２、２０８３、２０８４はおよそ５００ｎｍの幅ｌ３”を有する。
【００９０】
素子２０１は図３に示したのと同じ回路構成１３を使用して制御される。作動において、素子２０１はＥＭＲ効果を示し、その中にチャネル２０２および分流器２０６が置かれる平面を通る、またはそれに直角な軸に沿って方向づけられた成分を有する磁場２１１を検出するのに使用することができる。
【実施例４】
【００９１】
図１２に、本発明による磁気抵抗素子３０１の第４の実施例が示されている。
【００９２】
第４の磁気抵抗素子３０１は前述した第１の磁気抵抗素子１（図１および図２）に類似している。第２の素子３０１は第１および第２の端３０３、３０４間を延びるチャネル３０２を含んでいる。チャネル３０２には、第１の側３０５に沿って、分流器３０６および、チャネル３０２の第２の反対の有効側３０７に沿って、第１、第２、第３および第４のリード３０８１、３０８２、３０８３、３０８４が接続されている。素子３０１はゲート電極３１３およびゲート誘電体３１４からなるトップ・ゲート構造３１２も含んでいる。チャネル３０２、シャント３０６およびリード３０８１、３０８２、３０８３、３０８４は前述したのと同じようにｐ型シリコン基板３１０上に配置された二酸化シリコン層３０９上に配列される。
【００９３】
チャネル３０２、分流器３０６、リード３０８１、３０８２、３０８３、３０８４、ゲート電極３１３およびゲート誘電体３１４は実質的に同じ厚さを有し、前述のチャネル２（図１）、分流器６（図１）およびリード８１、８２、８３、８４（図１）、電極１３（図１）およびゲート誘電体１４（図１）と同じプロセスを使用して同じ材料から形成される。
【００９４】
第４の素子３０１はチャネル３０２、分流器３０６、リード３０８１、３０８２、３０８３、３０８４およびゲート構造３１２がより小さくかつ幾分異なる配列を有する点で第１の素子１（図１）とは異なっている。
【００９５】
第２、第３および第４のリード３０８２、３０８３、３０８４は間隔がとられ、およそ２０ｎｍの間隔ｓ２を有する。
【００９６】
ここでは、ゲート構造３１３の異なる部分間を通るリード３０８１、３０８２、３０８３、３０８４はおよそ５００ｎｍの幅ｌ３”を有する。
【００９７】
素子３０１は図３に示したのと同じ回路構成１３を使用して制御される。作動において、素子３０１はＥＭＲ効果を示し、その中にチャネル３０２および分流器３０６が置かれる平面を通る、または、それに直角な軸に沿った方向の成分を有する磁場３１１を検出するのに使用することができる。
【００９８】
前述した実施例では、チャネル、分流器およびリードは同じシリコン・オン・インシュレータ層から形成される。しかしながら、次に詳細に説明するように、異なる方法で共面構成を達成することができる。
【実施例５】
【００９９】
図１３および図１４に、本発明による磁気抵抗素子４０１の第５の実施例が示されている。
【０１００】
第５の素子４０１は非ドープ単結晶シリコン（Ｓｉ）により形成されるチャネル４０２を含む。チャネル４０２は第１および第２の端４０３、４０４間およびそれを超えて延びており、第１の側４０５に沿って、およそ２０ｎｍの厚さｔ２を有する高濃度ドープ単結晶シリコンにより形成された分流器４０６がそれに接続されている。チャネル４０２の第２の反対側４０７で、第１、第２、第３および第４のリード４０８１、４０８２、４０８３、４０８４がチャネル４０２に接続され、それに沿って間隔がとられている。リード４０８１、４０８２、４０８３、４０８４は高濃度ドープ単結晶シリコンにより形成される。第１、第２、第３および第４のリード４０８１、４０８２、４０８３、４０８４はチャネル４０２に沿って順次配列され、第１のリード４０８１は第１の端４０３（図１３に左側縁として示す）に最も近く、第４のリード４０８４は他方（すなわち第２）の端４０４に最も近い。
【０１０１】
分流器４０６はチャネル４０２の少なくとも２つの部分を接続する。チャネル４０２、分流器４０６およびリード４０８１、４０８２、４０８３、４０８４はバルク・非ドープ・シリコン基板４５９内に設けられる。分流器４０６およびリード４０８１、４０８２、４０８３、４０８４はチャネル４０２の４０５、４０７側に接続される、すなわち横方向に接続される。
【０１０２】
チャネル４０２はドープされず、分流器４０６およびリード４０８１、４０８２、４０８３、４０８４はヒ素（Ａｓ）の形のｎ型不純物でおよそ１×１０２０ｃｍ−３の濃度までドープされる。分流器４０６およびリード４０８１、４０８２、４０８３、４０８４は選択的にドープされ、チャネル４０２はマスク・イオン注入の使用によりドープされない。
【０１０３】
素子４０１はトップ・ゲート構造４１２を含んでいる。ゲート構造４１２はおよそ５０ｎｍの厚さｔ５を有するドープした多結晶シリコン（Ｓｉ）の層により形成されたゲート電極４１３、およびおよそ２ｎｍの厚さｔ６を有する二酸化シリコン（ＳｉＯ２）の層により形成されたゲート誘電体４１４を含んでいる。ゲート誘電体４１４はゲート電極４１３をチャネル４０２から分離し電気的に絶縁する。ゲート電極４１３は、素子１が作動している時に印加磁場４１１と直角になるように配置される。
【０１０４】
チャネル４０２、分流器４０６、リード４０８１、４０８２、４０８３、４０８４、ゲート電極４１３およびゲート誘電体４１４は前述したチャネル２（図１）、分流器６（図１）およびリード８１、８２、８３、８４（図１）、電極１１３（図１）およびゲート誘電体１４（図１）と実質的に同じ大きさを有する。
【０１０５】
素子４０１は図３に示すのと同じ回路構成１３を使用して制御される。
【０１０６】
素子４０１は、必要なプロセス・ステップが少ないため、前述した素子１０１（図１）、２０１（図１１）、３０１（図１２）よりも作製が容易かつ低廉である可能性がある。
【０１０７】
図１５（ａ）から図１５（ｈ）を参照にして、次に素子４０１の作製方法を説明する。
【０１０８】
特に図１５（ａ）を参照すると、非ドープシリコン・ウェーハ４６０が供給される。通常「表面酸化物」と呼ばれるシリコン・ウェーハ４６０の上層の自然形成二酸化シリコン層は、明確のため図１５（ａ）から省かれている。
【０１０９】
ウェーハ４６０は次のように処理される。
【０１１０】
ウェーハ４６０はピラニア・エッチを使用して洗浄される。次に、表面酸化物（図示せず）がＳＩＬＯＸエッチ液中への短時間のディップにより除去され、化学蒸着（ＣＶＤ）反応室（図示せず）内へロードされる。
【０１１１】
特に図１５（ｂ）を参照すると、２ｎｍの厚さを有する二酸化シリコン（ＳｉＯ２）の層４６１が熱酸化により成長され、続いて１００ｎｍの厚さを有するドープした多結晶シリコンの層４６２が成長される。非ドープ多結晶シリコンを使用することができる。
【０１１２】
この段階において、ウェーハ４６３はチップに分割することができる。ウェーハ４６３（またはチップ）は、さらに次のように処理することができる。
【０１１３】
ウェーハ４６３はピラニア・エッチングを使用して洗浄され、続いてＳＩＬＯＸエッチ液中に浸漬される。ポリメチルメタクリレート（ＰＭＭＡ）の層（図示せず）がウェーハ４６３の上面４６４に塗布され（たとえばスピン・オン）ベーキングにより硬化される。
【０１１４】
ＰＭＭＡ層（図示せず）は走査電子ビームを使用してパターン化され、ＩＰＡと水の混合液を使用して現像されパターン化されたＰＭＭＡ層（図示せず）を残す。チップには、たとえば３分間の短い酸素プラズマ・アッシュが与えられ、次にアルミニウムの３０ｎｍ厚さの層が、チップのＰＭＭＡをパターン化した表面上に熱蒸着される。現像されたレジストはアセトン中で「リフト・オフ」され、次にＩＰＡ中でリンスされて、図１５（ｃ）に示すように、アルミニウム・エッチ・マスク４６５およびウェーハ４６３のマスクされない領域４６６が残される。
【０１１５】
図１５（ｄ）を参照すると、マスクされない領域４６６内で、シリコン層４６１および二酸化シリコン層４６２の領域４６７、４６８が四塩化炭素と四塩化シリコン（ＣＦ４：ＳｉＣｌ４）の混合物を原料ガスとして使用する反応性イオン・エッチング４６９によりエッチングされる。
【０１１６】
（ＣＨ３）４ＮＯＨ等の塩基を使用してアルミニウム・エッチマスク４６９が除去される。
【０１１７】
図１５（ｅ）に、処理のこの段階における素子の構造を示す。パターン化されたシリコン層４７０および同一の広がりを持つ下層の二酸化シリコン層４７１が非ドープ多結晶シリコン基板４６０の上面４７２上にある。
【０１１８】
パターン化されたシリコン層４７０および二酸化シリコン層４７１が、マスクされないシリコン基板４６０の領域４７４を残す注入マスクを提供する。
【０１１９】
図１５（ｆ）を参照すると、光リソグラフィー段階で、分流器４０６（図１）およびリード４０８１、４０８２、４０８３、４０８４（図１３）を画定するパターン化された光レジスト層４７４が残され、露光された領域４７５が残される。
【０１２０】
図１５（ｇ）を参照すると、ウェーハ４６０は洗浄されイオン注入室（図示せず）内へロードされる。およそ５ｋｅＶのヒ素（Ａｓ）イオン４７６がパターン化されたシリコン層４７０（マスクされない）およびシリコン基板４６０のマスクされない領域４７７内へ注入される。ウェーハは注入を活性化させるためレーザ・アニールされる。
【０１２１】
図１５（ｈ）を参照すると、注入により分流器４０６およびリード４０８に対応するｎ型ウェル４７８、チャネル４０２に対応する非ドープ領域４７９、およびドープした多結晶シリコン・ゲート電極４１３が残される。
【０１２２】
ウェーハはさらに処理されてリード４０８およびゲート電極４１３が接合される、たとえばアルミニウムで形成されたオーミック接合／接合パッド（図示せず）が形成される。
【０１２３】
まだチップに分割されていなければ、ウェーハはこの段階でチップに分割されパッケージ内に置かれる。
【０１２４】
シリコン・オン・インシュレータとは反対に、バルク・シリコンから形成され、分流器およびリードは非選択注入と選択エッチングではなく、選択（たとえばマスクによる）注入により画定される素子は作製がより簡単になり得る。
【実施例６】
【０１２５】
図１６および図１７に、本発明による磁気抵抗素子５０１の第６の実施例が示されている。
【０１２６】
第６の磁気抵抗素子５０１は前述した第５の磁気抵抗素子４０１（図１３および図１４）に類似している。第６の素子５０１は少なくとも第１および第２のポイント５０３、５０４間を延びるチャネル５０２を含んでいる。チャネル５０２には第１の側５０５に沿って、シャント５０６およびチャネル５０２の第２の反対有効側５０７に沿って、第１、第２、第３および第４のリード５０８１、５０８２、５０８３、５０８４が接続されている。チャネル５０２、分流器５０６およびリード５０８１、５０８２、５０８３、５０８４は非ドープ・シリコン基板５５９内に配置される。素子５０１はゲート電極５１３およびゲート誘電体５１４からなるトップ・ゲート構造５１２も含んでいる。
【０１２７】
チャネル５０２、シャント５０６、リード５０８１、５０８２、５０８３、５０８４、ゲート電極５１３およびゲート誘電体５１４は実質的に同じ厚さを有し、前述したチャネル４０２（図１３）、分流器４０６（図１３）およびリード４０８１、４０８２、４０８３、４０８４（図１３）、電極４１３（図１３）およびゲート誘電体４１４（図１３）と同じプロセスを使用して同じ材料から形成される。
【０１２８】
第６の素子５０１はチャネル５０２、分流器５０６、リード５０８１、５０８２、５０８３、５０８４およびゲート構造５１２がより小さくかつ幾分異なる配列を有する点で第５の素子４０１（図１３）とは異なるが、サイズおよび配列の点では第２の素子２０１（図１１）に類似している。
【０１２９】
素子５０１は図３に示したのと同じ回路構成１３を使用して制御される。作動において、素子５０１はＥＭＲ効果を示し、その中にチャネル５０２および分流器５０６が形成される層に直角な磁場５１１を検出するのに使用することができる。
【０１３０】
前述した実施例では、チャネル、分流器およびリードはシリコンから形成される。しかしながら、次に詳細に説明するように、シリコン・ゲルマニウムまたは、歪シリコン・オン・インシュレータ等の歪シリコンを使用することができる。
【実施例７】
【０１３１】
図１８および図１９に、本発明による磁気抵抗素子６０１の第７の実施例が示されている。
【０１３２】
第７の磁気抵抗素子６０１は前述した第６の磁気抵抗素子５０１（図１４および図１５）に類似している。第７の素子６０１は第１および第２のポイント６０３、６０４間を延びるチャネル６０２を含んでいる。チャネル６０２には、第１の側６０５に沿って分流器６０６、およびチャネル６０２の第２の反対開放側６０７に沿って第１、第２、第３および第４のリード６０８１、６０８２、６０８３、６０８４が接続されている。
【０１３３】
チャネル６０２、分流器６０６およびリード６０８１、６０８２、６０８３、６０８４は非ドープ・シリコン基板６５９上のシリコン・ゲルマニウム６７８のエピタキシャル成長層内に配置される。シリコン・ゲルマニウム６７８はおよそ２０ｎｍの厚さを有しＳｉ１−ｘＧｅｘにより構成されｘはおよそ０．１である。
【０１３４】
素子６０１はゲート電極６１３およびゲート誘電体６１４からなるトップ・ゲート構造６１２も含んでいる。
【０１３５】
チャネル６０２、分流器６０６、リード６０８１、６０８２、６０８３、６０８４、ゲート電極６１３およびゲート誘電体６１４は実質的に同じ層厚さを有し、シリコン・ゲルマニウムの使用を除けば、前述したチャネル４０２（図１３）、分流器４０６（図１３）およびリード４０８１、４０８２、４０８３、４０８４（図１３）、電極４１３（図１３）およびゲート誘電体４１４（図１３）と同じプロセスを使用して同じ材料から形成される。
【０１３６】
第７の素子６０１はチャネル６０２、分流器６０６、リード６０８１、６０８２、６０８３、６０８４およびゲート構造６１２がより小さくかつ幾分異なる配列を有する点で第６の素子５０１（図１５）とは異なっている。
【０１３７】
素子６０１は図３に示したのと同じ回路構成１３を使用して制御される。作動において、素子６０１はＥＭＲ効果を示し、チャネル６０２および分流器６０６が形成される層と直角な磁場６１１を検出するのに使用することができる。
【０１３８】
前述した実施例では、素子を作動させるのに４本のリードが使用される。特に、別個の電流および電圧リードが使用される。しかしながら、素子はより少数のリードでもよく、および／または１本以上のリードを共有してより小さい素子を作ることができる。
【実施例８】
【０１３９】
図２０および図２１に、本発明による磁気抵抗素子７０１の第８の実施例が示されている。
【０１４０】
第８の磁気抵抗素子７０１は前述した第２の磁気抵抗素子１０１（図９および図１０）に類似している。第８の素子７０１は第１および第２の端７０３、７０４間を延びるチャネル７０２を含んでいる。チャネル７０２には、第１の側７０５に沿って分流器７０６が、そしてチャネル７０２の第２の反対有効側７０７に沿って第１、第２、第３および第４のリード７０８１、７０８２、７０８３、７０８４が接続されている。素子７０１はゲート電極７１３およびゲート誘電体７１４からなるトップ・ゲート構造７１２も含んでいる。チャネル７０２、分流器７０６およびリード７０８１、７０８２、７０８３、７０８４は前述したのと同じようにｐ型シリコン基板７１０上に配置された二酸化シリコン層７０９上に配列される。
【０１４１】
チャネル７０２、分流器７０６、リード７０８１、７０８２、７０８３、７０８４、ゲート電極７１３およびゲート誘電体７１４は実質的に同じ厚さおよび大きさを有し、前述したチャネル２（図１）、分流器６（図１）およびリード８１、８２、８３、８４（図１）、電極１３（図１）およびゲート誘電体１４（図１）と同じプロセスを使用して同じ材料から形成される。リード７０８１、７０８２、７０８３、７０８４の配列により、チャネル７０２の有効長はより短くなっている。
【０１４２】
素子はシリコン・オン・インシュレータを使用して形成する必要はなく、前述したように、注入を使用してバルク・シリコン内に形成することができる。
【０１４３】
図２２には、磁気抵抗素子７０１を作動させる回路構成７１５が示されている。回路構成７１５は第１のリード７０８１および第３のリード７０８３間でチャネル７０２中に電流Ｉを駆動するように構成された電流源７１６と、第２および第３のリード７０８２、７０８３間に現れる電圧Ｖを測定するように構成された電圧計７１７を含んでいる。電圧源７１８はゲート電極７１３へバイアスＶＧを印加するのに使用される。
【０１４４】
回路構成７１５を使用して、４本のリードを有する前述した素子の１つを、その中の１本、たとえば第４のリードは使用しないで作動させることができる。
【実施例９】
【０１４５】
図２３および図２４に、本発明による磁気抵抗素子８０１の第９の実施例が示されている。
【０１４６】
第９の磁気抵抗素子８０１は前述した第５の磁気抵抗素子４０１（図１３および図１４）に類似している。磁気抵抗素子８０１は第１および第２の端８０３、８０４間を延びるチャネル８０２を含んでいる。チャネル８０２には、第１の側８０５に沿って分流器８０６が接続され、チャネル８０２の第２の反対側８０７に第１および第２のリード８０８２、８０８３が接続されている。チャネル８０２、分流器８０６およびリード８０８２、８０８３は非ドープ・シリコン基板８５９上に配列される。素子８０１もゲート電極８１３およびゲート誘電体８１４からなるトップ・ゲート構造８１２を含んでいる。
【０１４７】
チャネル８０２、分流器８０６、リード８０８２、８０８３、ゲート電極８１３およびゲート誘電体８１４は実質的に同じ厚さおよび大きさを有し、前述したチャネル２（図１）、分流器６（図１）およびリード８２、８３（図１）、電極１３（図１）およびゲート誘電体１４（図１）と同じプロセスを使用して同じ材料から形成される。
【０１４８】
素子はシリコン・オン・インシュレータを使用して形成する必要はなく、前述したように、注入を使用してバルク・シリコン内に形成することができる。
【０１４９】
図２５には、磁気抵抗素子８０１を作動させる回路構成８１５が示されている。回路構成８１５は、第２のリード８０８２および第３のリード８０８３間でチャネル８０２中に電流Ｉを駆動するように構成された電流源８１６と、第２および第３のリード８０８２、８０８３間に現れる電圧Ｖを測定するように構成された電圧計８１７を含んでいる。電圧源８１８はゲート電極８１３へバイアスＶＧを印加するのに使用される。
【０１５０】
回路構成８１５を使用して、４本のリードを有する前述した素子の１つを、その中の２本、たとえば第１および第４のリードは使用しないで作動させることができる。
【０１５１】
図２６について、素子１、１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１はハードディスク・ドライブ９７９内で読取ヘッドとして使用することができる。スライダ９８０が素子１、１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１（たとえば、図２に示す構成に関して反転されている）および書込ヘッド９８１を回転可能なプラテン９８２上に支持する。素子１、１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１は、その下を通る直角配置ビットセル９８４により作り出される磁場９８３を測定する。素子１、１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１は縦配置ビットセルを有するハードディスク・ドライブ内で使用することができる。
【０１５２】
これまでに記載された実施例には、多くの修正を加えられることは理解されよう。
【０１５３】
ゲート電極がゲート誘電体の下にあり、ゲート誘電体がチャネルの下にあるボトム・ゲート構造を使用してもよい。
【０１５４】
ゲート電極は少なくともおよそ１×１０１９ｃｍ−３、たとえば、１×１０２１ｃｍ−３の濃度を有する不純物（ｎ型またはｐ型）をドープしてもよい。
【０１５５】
ゲート電極はシリコンを含む必要はなく、アルミニウム（Ａｌ）または金（Ａｕ）等の金属、または金属合金から形成してもよい。ゲート電極は一つ以上の層を含んでいてもよい。たとえばゲート電極は二重層、たとえばチタン（Ｔｉ）および金（Ａｕ）としてもよい。
【０１５６】
素子はシリコンを基本にした素子としてもよい。たとえば、チャネル、分流器および／またはリードは、シリコン・ゲルマニウム（たとえば、Ｓｉ０．９Ｇｅ０．１）等のシリコン含有材料により構成してもよい。素子の異なる部分で異なるシリコン含有材料を使用してもよい。チャネルはシリコン・ゲルマニウムにより構成してもよい。ゲルマニウムのような他の元素半導体を使用することができる。ガリウム・ヒ素（ＧａＡｓ）、インジウム・ヒ素（ＩｎＡｓ）およびインジウム・アンチモン（ＩｎＳｂ）等の化合物半導体を使用してもよく、また他の二元半導体および三元および四元半導体を使用してもよい。ＡｌＧａＡｓ／ＧａＡｓ等のヘテロ構造を使用してもよい。
【０１５７】
チャネル、分流器および／またはリードを単結晶シリコン（または他の半導体材料）内に形成することができる。
【０１５８】
チャネルはドープしないか、およそ１×１０１５ｃｍ−３の濃度まで、およそ１×１０１６ｃｍ−３の濃度まで、またはおよそ１×１０１７ｃｍ−３の濃度まで不純物（ｎ型またはｐ型）をドープしてもよい。
【０１５９】
分流器および／またはリードは少なくともおよそ１×１０１９ｃｍ−３、たとえばおよそ１×１０２１ｃｍ−３の濃度を有する不純物（ｎ型またはｐ型）でドープしてもよく、かつ／または一つ以上のδドープ層により構成してもよい。
【０１６０】
チャネルおよび／または分流器および／またはリードは、１つの層または前述した層とは異なる厚さを有する各層内に設けてもよい。たとえば、チャネルおよび／または分流器および／またはリードは、およそ５−５０ｎｍの厚さまたはおよそ５０−１００ｎｍの厚さを有するようにしてもよい。さらに、チャネル、分流器およびリードは異なる厚さを有するようにしてもよい。たとえば、チャネルは分流器およびリードよりも薄くしてもよい。異なる厚さの層を堆積させたりマスク・エッチングにより異なる厚さを達成してもよい。
【０１６１】
分流器はチャネルの一部、すなわちチャネルの全長よりも短い長さに延ばしてもよい。分流器は矩形である必要はない。
【０１６２】
各リードは５０ｎｍよりも薄い厚さとすることができる。チャネルは１００ｎｍよりも小さい幅（すなわちｗ１）および／または１０μｍよりも短い長さ（すなわちｌ１）としてもよい。分流器は５００ｎｍまでの幅（すなわちｗ２）および／または１０μｍよりも短い長さ（すなわちｌ２）としてもよく、それはチャネルの長さと同じであってもなくてもよい。各リードは２００ｎｍまでの幅（すなわちｌ３）を有し、この幅はチャネルに対する長さに対応する方向である。リードはチャネルに関して直角に配列する必要はない。エンド・リード、たとえば第１および第６リード８１、８４（図１）は、横からではなく、チャネルの端、たとえば、端３、４（図１）からチャネル、たとえば、チャネル２（図１）に近づくように配列してもよい。少なくともいくつかのリードはチャネルの上および／または下に配列することができる、すなわちチャネル下層および／または上層とすることができる。分流器およびリードはチャネルの両側（すなわち両面）に配列する必要はない。
【０１６３】
電気的絶縁を提供する絶縁層は１５０ｎｍよりも薄くても厚くてもよい。
【０１６４】
エッチ液および現像剤に対する他の濃度および混合物を使用してもよい。他のエッチ液、レジストおよび現像剤を使用してもよい。エッチング、露光および現像時間は変えることができ、定常的な実験で見出すことができる。アニール温度も定常的な実験で見出してもよい。
【符号の説明】
【０１６５】
１、１０１、２０１、３０１、４０１、５０１、６０１、７０１、８０１  磁気抵抗素子
２、１０２、２０２、３０２、４０２、５０２、６０２、７０２、８０２  チャネル
３、４、１０３、１０４、２０３、２０４、３０３、３０４、４０３、４０４、５０３、５０４、６０３、６０４、７０３、７０４、８０３、８０４  ポイント（端または部分）
５、２０５、３０５、４０５、５０５、６０５、７０５、８０５  第１側
６、１０６、２０６、３０６、４０６、５０６、６０６、７０６、８０６  分流器
７、１０７、２０７、３０７、４０７、５０７、６０７、７０７、８０７  第２側
８１、８２、８３、８４、１０８１、１０８２、１０８３、１０８４、２０８１、２０８２、２０８３、２０８４、３０８１、３０８２、３０８３、３０８４、４０８１、４０８２、４０８３、４０８４、５０８１、５０８２、５０８３、５０８４、６０８１、６０８２、６０８３、６０８４、７０８１、７０８２、７０８３、７０８４、８１０８２、８０８３、  リード
９、３２、４２、１０９、２０９、３０９、４６２、４７１、７０９  二酸化シリコン層
１０、１１０、２１０、３１０、４６０、７１０  シリコン基板
１１、４１１、５１１、６１１、９８３  磁場
１２、１１２、２１２、３１２、４１２、５１２、６１２、７１２  トップ・ゲート構造
１３、１１３、２１３、３１３、４１３、５１３、６１３、７１３、８１３  ゲート電極
１４、１１４、３１４、４１４、５１４、６１４、７１４、８１４  ゲート誘電体
１５、７１５、８１５  回路構成
１６、７１６、８１６  電流源
１７、７１７、８１７  電圧計
１８、７１８、８１８  電圧源
１９  反転層
２０  インターフェイス
２１  電場
２２  伝導帯
２３  価電子帯
２４  フェルミ準位
２５  ポテンシャル井戸
２６１、２６２、２６３、２７１、２７２、２７３  電流−電圧特性
２８  電圧−磁場特性
２９１、２９２、２９３  電圧−電流特性
３０、３４、５１、５６、４６３  ウェーハ
３１、４６１、４７０  シリコン層
３３、４８、４６２  多結晶シリコン層
３５、４３、４６４、４７２  上面
３６、４６５  エッチマーク
３７、４７、５４、４６６  マスクされない領域
３８、３９、４４、４６７、４６８  領域
４０、５５、４６９  反応イオン・エッチング
４１、４７０  パターン化されたシリコン層
４５  パターン化されたウェーハ
４６、４７６  ヒ素イオン
４９  ドープされた領域
５０、４７９  非ドープ領域
５２、４７４  パターン化された光レジスト層
５３  露光されない領域
１５７１、１５７１、１５７３、１５７４溝
１５６  下縁
４５９、５５９、６５９  非ドープ・シリコン基板
４６０  非ドープ・シリコン・ウェーハ
４７５  露光された領域
４７７  マスクされない領域
４７８  ｎ型井戸
６７８  シリコン・ゲルマニウム・エピタキシャル成長層
９８０  スライダ
９８１  書込ヘッド
９８２  回転可能プラテン
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図１０】
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【図１４】
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【図１５】
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【図１７】
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【図１９】
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【図２１】
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【図２２】
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【図２４】
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【図２５】
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【図２６】
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【図１】
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【図９】
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【図９ａ】
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【図１１】
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【図１２】
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【図１３】
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【図１６】
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【図１８】
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【図２０】
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【図２３】
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