(57)【特許請求の範囲】
【請求項１】
出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
（１）出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
（２）出力信号の変化を検出する出力信号状態変化検出部と、
（３）出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
連続可変部は、出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを低インピーダンスから高インピーダンスへ連続的に変化させるように出力インピーダンス可変部を制御することを特徴とするデジタル信号出力回路。
【請求項２】
連続可変部は、出力信号の変化のタイミングに合わせて、出力インピーダンスを低インピーダンスから高インピーダンスへ連続的に変化させ、その後低インピーダンスに戻すように出力インピーダンス可変部を制御することを特徴とする請求項１記載のデジタル信号出力回路。
【請求項３】
出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
（１）出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
（２）出力信号の変化を検出する出力信号状態変化検出部と、
（３）出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
連続可変部は、出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを高インピーダンスから低インピーダンスへ連続的に変化させるように出力インピーダンス可変部を制御することを特徴とするデジタル信号出力回路。
【請求項４】
連続可変部は、出力信号の変化のタイミングに合わせて、出力インピーダンスを高インピーダンスから低インピーダンスへ連続的に変化させ、その後高インピーダンスに戻すように出力インピーダンス可変部を制御することを特徴とする請求項３記載のデジタル信号出力回路。
【請求項５】
出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
（１）出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
（２）出力信号の変化を検出する出力信号状態変化検出部と、
（３）出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
出力バッファは、出力制御信号を入力し、出力制御信号が有意の場合に、出力信号を信号線に出力し、
出力信号状態変化検出部は、次サイクルに出力バッファが信号線に出力する信号である次出力信号と、現サイクルの信号線の信号である現信号と、出力制御信号を検出し、
連続可変部は、出力制御信号が有意であって、次出力信号と現信号が異なる場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御することを特徴とするデジタル信号出力回路。
【請求項６】
出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
（１）出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
（２）出力信号の変化を検出する出力信号状態変化検出部と、
（３）出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
出力インピーダンス可変部は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとを組み合わせた回路を有し、
連続可変部は、ＮＭＯＳトランジスタに出力する信号と逆位相の信号を、ＰＭＯＳトランジスタに出力することを特徴とするデジタル信号出力回路。
【請求項７】
出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
（１）出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
（２）出力信号の変化を検出する出力信号状態変化検出部と、
（３）出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
連続可変部は、抵抗と、コンデンサとを有する積分回路を有することを特徴とするデジタル信号出力回路。
【請求項８】
積分回路は、更に、アンプを有することを特徴とする請求項７記載のデジタル信号出力回路。
【請求項９】
出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
（１）出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
（２）出力信号の変化を検出する出力信号状態変化検出部と、
（３）出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
出力インピーダンス可変部は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとを組み合わせた組み合わせ回路を複数有し、
連続可変部は、各組み合わせ回路について、ＮＭＯＳトランジスタに出力する信号と逆位相の信号を、ＰＭＯＳトランジスタに出力し、各組み合わせ回路を異なる信号によって制御することを特徴とするデジタル信号出力回路。
【請求項１０】
出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
（１）出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
（２）出力信号の変化を検出する出力信号状態変化検出部と、
（３）出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
連続可変部は、出力インピーダンスの上限値を、信号線のインピーダンスと等しい値に合わせるように出力インピーダンス可変部を制御することを特徴とするデジタル信号出力回路。
【請求項１１】
連続可変部は、出力インピーダンスの上限値を、保持させるように出力インピーダンス可変部を制御することを特徴とする請求項１０記載のデジタル信号出力回路。
【請求項１２】
出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
（１）出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
（２）出力信号の変化を検出する出力信号状態変化検出部と、
（３）出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部と、
（４）出力インピーダンス可変部が変化させる出力インピーダンスの範囲を、デジタル信号出力回路の外部から入力し、設定する可変範囲設定入力部とを有し、
出力インピーダンス可変部は、設定された範囲で出力インピーダンスを変化させることを特徴とするデジタル信号出力回路。
【請求項１３】
出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
（１）出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
（２）出力信号の変化を検出する出力信号状態変化検出部と、
（３）出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部と、
（４）出力インピーダンス可変部と並列に設けられる出力インピーダンス調整部と、
（５）出力インピーダンス可変部と出力インピーダンス調整部との間の接続を切り替える出力インピーダンス調整スイッチとを有することを特徴とするデジタル信号出力回路。
【請求項１４】
出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
（１）出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
（２）出力信号の変化を検出する出力信号状態変化検出部と、
（３）出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部とを有し、
連続可変部は、出力インピーダンスの上限値を、信号線のインピーダンスの半分の値に合わせるように出力インピーダンス可変部を制御することを特徴とするデジタル信号出力回路。
【請求項１５】
出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、
（１）出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部と、
（２）出力信号の変化を検出する出力信号状態変化検出部と、
（３）出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部と、
（４）出力負荷を自動的に検出する出力負荷検出部と、
（５）検出した出力負荷に基づいて、出力インピーダンス可変部が変化させる出力インピーダンスの範囲を設定する可変範囲設定入力部とを有し、
出力インピーダンス可変部は、設定された範囲で出力インピーダンスを変化させることを特徴とするデジタル信号出力回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、信号配線へ信号を出力する信号出力回路に関わり、特に高速化により問題となる信号線上での波形歪みを抑制するための信号出力方式に関する。
【０００２】
【従来の技術】
例えば、図１７は、特開平１０−２６１９４８号による出力インピーダンス自己補正回路付半導体集積回路に関するものである。
【０００３】
図１７の出力インピーダンス自己補正回路付半導体集積回路では、半導体集積回路１０７の内部回路１０５は、出力回路１０１と接続され、出力端子１０２は、ケーブルまたはプリント配線版などのインピーダンスを有する伝送線路１０９を介して受信回路１０８と接続されている。受信回路１０８の入力は、この従来技術によると終端処理をする必要は無い。入力インピーダンス無限大としている。
【０００４】
この従来技術では、半導体集積回路１０７の電源を立ち上げた直後において、出力回路１０１の初期状態を出力インピーダンスが最大、つまり駆動能力が最小となるように設定しておき、出力インピーダンスの調整シーケンスを開始する。
【０００５】
内部回路１０５は、出力端子１０２がＬｏｗレベル→Ｈｉｇｈレベル→Ｌｏｗレベル→Ｈｉｇｈレベル→Ｌｏｗレベル→Ｈｉｇｈレベルを繰り返し出力するテストパターン信号を出力回路１０１へ送る。
【０００６】
出力がＬｏｗレベルからＨｉｇｈレベルに遷移する時に特定のサンプリングタイミングで出力回路１０１の出力の初期振幅電圧を出力電圧検出回路１０３で検出する。検出した出力の初期振幅電圧が、出力振幅最大値の１／２程度となる電圧、すなわち、出力インピーダンスが伝送線路１０９のインピーダンスと等しくなるまで出力回路１０１の出力インピーダンスをインピーダンス制御信号生成回路１０４で変化させながらテストを繰り返し、この時の値をインピーダンス制御信号生成回路１０４内に保持させ、信号出力時には出力回路１０１の出力インピーダンスがその値になるように制御する。
【０００７】
図１８は、この従来技術による信号波形を示したものである。出力端子波形１１０は、図１７の出力端子１０２での信号波形を、受信回路入力波形１１１は、受信回路１０８への入力端子（図示せず）での信号波形を示したものである。
【０００８】
出力回路１０１から出力された信号は受信回路１０８にて反射されるが、出力回路１０１の出力インピーダンスが伝送線路１０９の特性インピーダンスと整合しているため出力端子１０２で再反射されることがなく不要なリンギング等は発生しない。
【０００９】
従来の信号出力方式は以上のように構成されているため、以下のような問題がある。
図１９は、一般的なバス配線を示したもので、Ｎｏ．１デバイス２０１〜Ｎｏ．６デバイス２０６をバス配線２０７へ分岐配線２０８を介して接続するものである。バス配線２０７および分岐配線２０８は、すべて特性インピーダンス５０Ωで、配線長を５ｃｍとする。
【００１０】
図１９において、各デバイスに前述のバッファを適用すると、出力インピーダンスは５０Ω程度に自動調整される。
図２０は、Ｎｏ．１デバイス２０１から２００ＭＨｚ（５ｎｓｅｃ）周期でトグル状に変化させた信号を出力した場合のＮｏ．２デバイス２０２とＮｏ．６デバイス２０６の入力波形を回路シミュレータ（ＳＰＩＣＥ）にてシミュレーションした結果である。図中、実線で示した波形がＮｏ．２デバイス２０２への入力波形、点線で示した波形がＮｏ．６デバイス２０６への入力波形である。Ｎｏ．２デバイス２０２の様に出力ドライバ（この場合は、Ｎｏ．１デバイス２０１）に近い位置に接続されるデバイスほど、出力端から離れた位置に接続されるデバイスよりも、反射の影響により信号の立ち上がりが遅れ、図に示した例ではセットアップタイムが７００ｐｓｅｃ程度しか確保されていない。これは、図１７にも示した従来技術の原理に基づくものであり高速化の妨げとなるとともに、配線設計の自由度を著しく狭めるものである。
【００１１】
【発明が解決しようとする課題】
この発明は、上記のような問題点を解消するためになされたもので、信号出力時に出力インピーダンスをダイナミックに制御して低インピーダンスから高インピーダンス、または、高インピーダンスから低インピーダンスへ変化させることにより、高速信号伝送時に発生する波形歪みを抑制し、バスの動作速度を高めることができること、および、配線設計時の自由度も損なうことのないこと、および、信号出力時に出力インピーダンスを高インピーダンスにすることにより出力電流を抑えることができることを実現する信号出力方式を提供することを目的とする。
【００１２】
【課題を解決するための手段】
この発明に係るデジタル信号出力回路は、出力バッファを介して、出力信号を信号線に出力するデジタル信号出力回路であって、以下の要素を有することを特徴とする。
（１）出力バッファと、信号線との間に接続され、出力インピーダンスを変化させる出力インピーダンス可変部、
（２）出力信号の変化を検出する出力信号状態変化検出部、
（３）出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御する連続可変部。
【００１３】
また、連続可変部は、出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを低インピーダンスから高インピーダンスへ連続的に変化させるように出力インピーダンス可変部を制御することを特徴とする。
【００１４】
また、連続可変部は、出力信号の変化のタイミングに合わせて、出力インピーダンスを低インピーダンスから高インピーダンスへ連続的に変化させ、その後低インピーダンスに戻すように出力インピーダンス可変部を制御することを特徴とする。
【００１５】
また、連続可変部は、出力信号状態変化検出部により出力信号の変化を検出した場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを高インピーダンスから低インピーダンスへ連続的に変化させるように出力インピーダンス可変部を制御することを特徴とする。
【００１６】
また、連続可変部は、出力信号の変化のタイミングに合わせて、出力インピーダンスを高インピーダンスから低インピーダンスへ連続的に変化させ、その後高インピーダンスに戻すように出力インピーダンス可変部を制御することを特徴とする。
【００１７】
また、出力バッファは、出力制御信号を入力し、出力制御信号が有意の場合に、出力信号を信号線に出力し、
出力信号状態変化検出部は、次サイクルに出力バッファが信号線に出力する信号である次出力信号と、現サイクルの信号線の信号である現信号と、出力制御信号を検出し、
連続可変部は、出力制御信号が有意であって、次出力信号と現信号が異なる場合に、出力信号の変化のタイミングに合わせて、出力インピーダンスを連続的に変化させるように出力インピーダンス可変部を制御することを特徴とする。
【００１８】
また、出力インピーダンス可変部は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとを組み合わせた回路を有し、
連続可変部は、ＮＭＯＳトランジスタに出力する信号と逆位相の信号を、ＰＭＯＳトランジスタに出力することを特徴とする。
【００１９】
また、連続可変部は、抵抗と、コンデンサとを有する積分回路を有することを特徴とする。
【００２０】
また、積分回路は、更に、アンプを有することを特徴とする。
【００２１】
また、出力インピーダンス可変部は、ＰＭＯＳトランジスタと、ＮＭＯＳトランジスタとを組み合わせた組み合わせ回路を複数有し、
連続可変部は、各組み合わせ回路について、ＮＭＯＳトランジスタに出力する信号と逆位相の信号を、ＰＭＯＳトランジスタに出力し、各組み合わせ回路を異なる信号によって制御することを特徴とする。
【００２２】
また、連続可変部は、出力インピーダンスの上限値を、信号線のインピーダンスと等しい値に合わせるように出力インピーダンス可変部を制御することを特徴とする。
【００２３】
また、連続可変部は、出力インピーダンスの上限値を、保持させるように出力インピーダンス可変部を制御することを特徴とする。
【００２４】
また、デジタル信号出力回路は、出力インピーダンス可変部が変化させる出力インピーダンスの範囲を、デジタル信号出力回路の外部から入力し、設定する可変範囲設定入力部を有し、
出力インピーダンス可変部は、設定された範囲で出力インピーダンスを変化させることを特徴とする。
【００２５】
また、デジタル信号出力回路は、出力インピーダンス可変部と並列に設けられる出力インピーダンス調整部と、
出力インピーダンス可変部と出力インピーダンス調整部との間の接続を切り替える出力インピーダンス調整スイッチとを有することを特徴とする。
【００２６】
また、連続可変部は、出力インピーダンスの上限値を、信号線のインピーダンスの半分の値に合わせるように出力インピーダンス可変部を制御することを特徴とする。
【００２７】
また、デジタル信号出力回路は、出力負荷を自動的に検出する出力負荷検出部と、
検出した出力負荷に基づいて、出力インピーダンス可変部が変化させる出力インピーダンスの範囲を設定する可変範囲設定入力部とを有し、
出力インピーダンス可変部は、設定された範囲で出力インピーダンスを変化させることを特徴とする。
【００２８】
【発明の実施の形態】
実施の形態１．
図１は、実施の形態１における回路構造を示す図である。
図において、１は信号を出力する出力バッファ、２はインピーダンスを可変制御可能な出力インピーダンス可変部、５は信号線、３は前記出力インピーダンス可変部２を制御する連続可変部、４は前記出力バッファ１への入力を監視し前記連続可変部３を制御する出力信号状態変化検出部である。
【００２９】
図２は、実施の形態１における出力インピーダンスと出力信号波形の関係を示す波形図である。
６は信号線５へ入力される出力信号、７は出力インピーダンス可変部２の制御されたインピーダンス値を示す出力インピーダンスである。
【００３０】
出力信号状態変化検出部４は、出力バッファ１への入力を監視し、次サイクルに出力する信号値が前サイクルの信号値から変化することを検知すると、連続可変部３へ出力インピーダンスを変化させる必要があることを通知する。連続可変部３は、出力信号状態変化検出部４から通知を受けると出力インピーダンス可変部２のインピーダンス値を連続的に変化させるための制御信号を生成し、出力インピーダンス可変部２を制御する。この連続的な制御信号は、出力信号が変化開始する時点（時刻ｔ１）では出力インピーダンス可変部２のインピーダンス値が低く設定するために、出力バッファ１は信号線５へ十分に電流を供給でき、信号の立ち上がりは早くなる。その後、徐々に出力インピーダンス可変部２のインピーダンス値が高くなるように制御することにより、出力バッファ１から信号線５へ供給できる電流値が徐々に減少し、出力波形は図２の出力信号６のような波形となる。
【００３１】
なお、図２に点線で示した波形６ａは、出力インピーダンス固定時の出力信号波形で、例えば、図１において、出力インピーダンス可変部２が無く、出力バッファ１が信号線５に直結されたような場合の時の信号波形で、波形のエッジが鋭く非常に高い周波数成分を含み、信号線５の先に接続されるデバイスや信号線の分岐などのインピーダンスの不連続点があった場合に、大きな信号反射が発生し、波形を歪ませ正常な信号伝送を妨げる要因となり得る。
【００３２】
本発明による出力信号６では出力インピーダンスを制御することにより図２に示したように波形を整形し、信号に含まれる高い周波数成分を大幅に減少できるため信号反射を小さく抑えることができる。
【００３３】
実施の形態２．
本実施の形態では、例えばクロック信号などのように一方方向にのみ信号を出力する場合について説明する。
図３は、実施の形態２における出力インピーダンスと出力信号波形の関係を示す波形図である。
図２と同様に、６は出力バッファ１から出力される出力信号、７は出力インピーダンス可変部２の制御されたインピーダンス値を示す出力インピーダンスである。
【００３４】
図３に示したように、信号が変化を開始する時点（図３中にｔ１で示した時刻）には低インピーダンス値とし、信号が変化を終了する時点（図３にｔ２で示した時刻）には高インピーダンス値となるように、出力インピーダンス可変部２のインピーダンス値を連続的に変化させる。
【００３５】
実施の形態３．
本実施の形態では、双方向バッファへ適用する形態について説明する。
図４は、実施の形態３における回路構成を示す図である。
図４において、８は出力イネーブル／ディスエーブル制御機能を有した出力バッファ、９は入力バッファ、１０は前記出力バッファ８へ入力する出力データ、出力制御信号（出力イネーブル／ディスエーブル制御信号）、および入力バッファ９が出力する入力信号を監視し、連続可変部３を制御する出力信号状態変化検出部である。出力インピーダンス可変部２、連続可変部３、信号線５は、図１と同様である。
【００３６】
図５は、実施の形態３における出力インピーダンスと出力信号波形の関係を示す波形図である。
１１は同期動作させるためのクロック信号、１２は出力バッファ８の出力イネーブル／ディスエーブルを制御する出力制御信号、１３は出力バッファ８から出力される出力信号、１４は出力インピーダンス可変部２の制御された出力インピーダンスである。
【００３７】
前述の実施の形態とは異なり、本実施の形態では、双方向バッファに適用しているため、出力信号状態変化検出部１０が監視する信号が増える。具体的には、前サイクルのバス状態として入力バッファが出力する入力信号と、出力バッファ８へ入力する出力データと、出力制御信号を監視する。次サイクルで出力バッファ８が信号出力することを出力制御信号より検知し（出力イネーブル／ディスエーブル制御信号１２が有意になっていること、図５中では“Ｌｏｗ”）、かつ、出力バッファ８へ入力する出力データより次サイクルの信号値を検出し（図５には図示せず）、その検出した次サイクルの信号値が入力バッファ９から検出した入力信号の信号値（現サイクルのバスの信号値）と異なる時にのみ、出力インピーダンス可変部２への制御を行なう。
例えば、現在のサイクルでのバスの信号レベルが“Ｈｉｇｈ”で次サイクルに出力バッファ８が出力する信号レベルも“Ｈｉｇｈ”であった場合、現サイクルと次サイクルとでバスの信号レベルが“Ｈｉｇｈ”→“Ｈｉｇｈ”で変化しないため、出力インピーダンスの制御は不要となる。従って、このような条件下で各素子を動作させることは無駄な消費電力を発生させることになるため、上記条件下では出力インピーダンス制御を抑制して無駄な電力消費を防止する。
【００３８】
実施の形態４．
本実施の形態では、実施の形態１から実施の形態３で用いた出力インピーダンス可変部２について説明する。
図６は、実施の形態４における出力インピーダンス可変部の構成を含む回路構成を示す図である。
１５はＰＭＯＳトランジスタ、１６はＮＭＯＳトランジスタ、１７は連続可変部である。
【００３９】
出力インピーダンス可変部２は、図６に示すように構成されている。
連続可変部１７は、ＰＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ１６のゲート電圧を制御して、ＰＭＯＳトランジスタ１５およびＮＭＯＳトランジスタ１６のソース−ドレイン間のインピーダンス値を制御する。それぞれのゲートを制御する信号は逆位相の信号とする。
【００４０】
実施の形態５．
本実施の形態では、実施の形態１から実施の形態３で用いた連続可変部３，１７について説明する。
図７は、実施の形態５における連続可変部の構成と制御信号生成用信号と制御信号を示す図である。
１９は抵抗、２０はコンデンサ、１８は制御信号を生成するために連続可変部３，１７に入力する制御信号生成用信号、２１は連続可変部により生成された制御信号である。
【００４１】
連続可変部３，１７は、図７に示すように、抵抗１９およびコンデンサ２０により積分回路を形成するように構成されている。これにより、図１７に示す制御信号生成用信号１８から同図に示す制御信号２１を生成するように動作する。
【００４２】
実施の形態６．
本実施の形態では、実施の形態１から実施の形態３で用いた連続可変部３，１７について実施の形態５とは異なるような形態を説明する。
図８は、実施の形態６における連続可変部の構成と制御信号生成用信号と制御信号を示す図である。
２２は抵抗、２３はコンデンサ、２４はアンプである。１８は図７と同様に制御信号生成用信号であり、２５は図７の制御信号２１と同様に制御信号である。
【００４３】
連続可変部３，１７は、図８に示すように、抵抗２２、コンデンサ２３、アンプ２４により積分回路を形成するように構成されている。これにより、制御信号生成用信号１８から同図に示す制御信号２５を生成するように動作する。
【００４４】
実施の形態７．
本実施の形態は、実施の形態４で説明した出力インピーダンス可変部を改良した出力インピーダンス可変部について説明する。
図９は、実施の形態７における出力インピーダンス可変部の構成を含む回路構成を示す図である。
２６，２７，２８はＰＭＯＳトランジスタ、２９，３０，３１はＮＭＯＳトランジスタである。
【００４５】
出力インピーダンス可変部は、図９に示すように、複数のＰＭＯＳトランジスタ２６，２７，２８とＮＭＯＳトランジスタ２９，３０，３１を並列に配置している。各トランジスタの大きさは、全て同一サイズでも、或いは、全て異なるサイズでも良い。
【００４６】
ＰＭＯＳトランジスタとＮＭＯＳトランジスタの組み合わせ回路を個別に制御することによって、詳細な出力インピーダンス制御を実現する。例えば、図１０に示すような複雑な制御が必要な場合、図６に示したような一組の出力インピーダンス可変部では、複雑な制御信号波形を生成し、制御する必要がある。
しかし、本実施の形態の出力インピーダンス可変部では、個別にそれぞれのトランジスタを単純な制御信号で時間差を付けて制御することによってトランジスタ群による合成出力インピーダンスとして図１０に示すような複雑な制御を行うことができる。従って、複雑な制御信号波形生成手段が不要となる。
【００４７】
また、別の効果として、非常に速い速度で出力インピーダンスを高インピーダンスから低インピーダンス（又はその逆）へ変化させる場合、大型のトランジスタ１つで構成していると、応答速度が遅くなり、所望の特性を得るのが困難な場合があるが、小型のトランジスタ群を並列に接続している方では応答速度が速くでき、所望の特性を得やすい場合がある。
【００４８】
実施の形態８．
本実施の形態では、出力インピーダンス可変部２の可変範囲の上限を信号線５の特性インピーダンスＺ0 とする形態について説明する。
図１１は、実施の形態８における出力インピーダンス可変部と信号線を示す図である。
図１２，図１３は、実施の形態８において、出力インピーダンス可変部２を制御した結果のインピーダンス値を示した波形の図である。
【００４９】
図６中のトランジスタのソース−ドレイン間のＯＮ抵抗を利用して、ゲートに印加する電圧を調整することによって可変範囲の上限をＺ0 とする。
【００５０】
図１２の例では、時刻ｔ２に出力インピーダンスがＺ0 になっている。
図１２の場合の効果は、例えば、特定の出力バッファから数サイクル連続してバスへ信号出力を行う場合には、次サイクル出力までに出力インピーダンスを低インピーダンス状態に戻しておく必要がある。しかし、図１２のように、徐々に戻さずに、時間ｔ２ですぐに低インピーダンス状態に戻すと、バス内のインピーダンス不整合により発生した反射波がバスと出力バッファの接続点で再度大きく反射し、信号波形に大きな波形歪みを生じさせ、正常な信号伝送の妨げとなる。そこで、図１２のように、徐々に低インピーダンスに戻すと、バス側からの反射波がバスと出力バッファの接続点に戻ってきた時点では、まだ出力インピーダンスがバスインピーダンスＺ0 に近いインピーダンスを持っているため、大きな反射波を防止し、大きな波形歪みを抑制することができる。また、図１２のような三角波上の信号は、図７や図８のような簡単な回路で生成することができるため、簡単、かつ、安価に実現することができる。
【００５１】
図１３の例では、時刻ｔ２から継続して出力インピーダンスがＺ0 になっている。
図１３に示したような波形になるように出力インピーダンス可変部２を制御すれば、信号線５の先に接続される配線やデバイス等の負荷によって反射波が発生して戻ってきても、信号の送信端である出力インピーダンス可変部２にて信号線５と整合がとられることになるため、信号の再反射を防止し、信号波形の歪みを更に小さく抑えることが可能となる。
【００５２】
実施の形態９．
本実施の形態では、出力インピーダンス可変部の可変範囲の設定について説明する。
図１４は、実施の形態９における出力インピーダンス可変部の可変範囲を設定する構成を示す図である。
３２は出力インピーダンス可変部２の可変範囲を制御する可変範囲設定入力部である。例えば、本発明による回路が搭載されるＬＳＩ等の外部からピンプログラマブルに可変範囲を設定するように構成されている。可変範囲設定入力部３２に、可変範囲設定情報を入力することによって、出力インピーダンス可変部２の可変範囲を制御するように動作する。
【００５３】
なお、出力負荷をパワーオン起動時などに自動的に検出し、その結果に基づき、可変範囲を設定する構成も考えられる。
【００５４】
実施の形態１０．
本実施の形態では、出力インピーダンスの変化範囲の上限をＳＷ（スイッチ）によって切り換える形態について説明する。
図１５は、実施の形態１０における出力インピーダンス可変部の構成を示す図である。
３３は主出力インピーダンス可変部、３４は出力インピーダンス調整部、３５は前記出力インピーダンス調整部３４の有効／無効を制御する出力インピーダンス調整ＳＷである。
【００５５】
次に、動作について説明する。
例えば、図１９に示したようなバス構成の場合、バスの端ではなく中間に接続されるＮｏ．３デバイス２０３やＮｏ．４デバイス２０４については、これらのデバイスから送信を行なう際に、負荷のインピーダンスが配線のインピーダンスの半分程度に低下する。従って、バスの中間に接続されるデバイスについては、出力インピーダンスの変化範囲の上限を負荷のインピーダンスに合致するように調整する。具体的には、出力インピーダンス調整ＳＷ３５を有効にして出力インピーダンス調整部３４を主出力インピーダンス可変部３３に並列に接続するようにする。これによって、出力インピーダンスの上限が低くなるように動作する。
【００５６】
図１９のＮｏ．３デバイス２０３やＮｏ．４デバイス２０４などの位置のように、バス配線の端ではなく、中間からバスをドライブしようとした場合、見かけ上その位置からは特性インピーダンスＺ0 の配線が２本並列に出ていることになり、その位置から見た特性インピーダンスはＺ0 ／２に低下する。
従って、その位置に接続されるドライバは、本来想定される特性インピーダンスＺ0 よりも重い負荷（Ｚ0 ／２）をドライブせねばならず、バス端に接続された場合と同等のスピードで信号を変化させようとすると、バス端に接続された場合よりも大きなドライブ能力を要求されることになる。
ところが、前述の実施の形態のように、出力インピーダンス可変部２を出力信号変化時にバスの特性インピーダンスと同じＺ0 まで上げてしまうと、出力バッファのドライブ電流を制限することと等価となるため、結果的に信号の変化スピードを低下させ、高速化の妨げとなる。
そこで、本実施の形態では、出力インピーダンス可変部２の上限をＺ0 ／２に制限し、バス配線の中間に接続された場合に最適なドライブ能力を発揮させ、バス端に接続された場合と同等の信号変化スピードを維持し、高速化を実現することができる。
【００５７】
実施の形態１１．
図１６は、実施の形態１１における出力インピーダンス可変部の構成と出力インピーダンス可変部の可変範囲を設定する構成を示す図である。
３６は出力インピーダンス可変部２の可変範囲を制御する可変範囲設定入力部である。例えば、本発明による回路が搭載されるＬＳＩ等の外部からピンプログラマブルに可変範囲を設定可能とするものである。
【００５８】
なお、図２１は、本発明による信号出力方式を用いた場合に、図１８と同一条件でシミュレーションした結果で、従来技術による方法よりも早く信号が変化し、セットアップタイムが２ｎｓｅｃ程度確保されており、信号速度の高速化に適していることがわかる。
なお、図１９に示した回路構成で、図１９中のＮｏ．１デバイス２０１から出力する信号として、図３に示した出力信号６を用い、Ｎｏ．１デバイス２０１の可変出力インピーダンスが図３に示した出力インピーダンス７の状態になるように設定した。
【００５９】
実施の形態１２．
図２２、２３、２４、２５は実施の形態１、２、３の変形例を説明する図であり、前記実施の形態１，２，３において、出力インピーダンス可変部２のインピーダンス値を、信号出力時に低インピーダンスから高インピーダンスに変化させる替わりに、高インピーダンスから低インピーダンスに変化させるようにしたものである。
【００６０】
バスの形態によっては本実施の形態による方が、反射歪による出力信号波形の歪を低減する効果が高い場合がある。
【００６１】
図２５は、本実施の形態による方式を用いた場合のシミュレーション結果で、セットアップタイムが２ｎｓｅｃ以上確保されていることがわかる。
【００６２】
【発明の効果】
本発明による出力信号６では出力インピーダンスを制御することにより図２に示したように波形を整形し、信号に含まれる高い周波数成分を大幅に減少できるため信号反射を小さく抑えることができる。
【００６３】
また、この発明によれば、不要な出力インピーダンスの制御を抑制し、無駄な電力消費を防止することができる。
【００６４】
また、この発明によれば、連続可変信号群は、並列に接続したトランジスタ群による出力インピーダンス可変手段を個別に制御することにより、複雑な出力インピーダンスの制御を実現することができる。
【００６５】
また、この発明によれば、信号線５の先に接続される配線やデバイス等の負荷によって反射波が発生して戻ってきても、信号の送信端である出力インピーダンス可変部２にて信号線５と整合がとられることになるため、信号の再反射を防止し、信号波形の歪みを更に小さく抑えることが可能となる。
【００６６】
また、この発明によれば、変化させる出力インピーダンスの範囲を外部から入力し設定することによって、調整を容易にすることができる。
【００６７】
また、この発明によれば、出力インピーダンス調整ＳＷを切り換えることによって、出力インピーダンスの上限を低くし、バスの中間に接続されるデバイスについて、負荷のインピーダンスに合致するように調整することができる。
【００６８】
また、この発明によれば、バスの形態に応じて、反射歪による出力信号波形の歪を低減することができる。
【図面の簡単な説明】
【図１】  実施の形態１における回路構造を示す図である。
【図２】  実施の形態１における出力インピーダンスと出力信号波形の関係を示す波形図である。
【図３】  実施の形態２における出力インピーダンスと出力信号波形の関係を示す波形図である。
【図４】  実施の形態３における回路構成を示す図である。
【図５】  実施の形態３における出力インピーダンスと出力信号波形の関係を示す波形図である。
【図６】  実施の形態４における出力インピーダンス可変部の構成を含む回路構成を示す図である。
【図７】  実施の形態５における連続可変部の構成と制御信号生成用信号と制御信号を示す図である。
【図８】  実施の形態６における連続可変部の構成と制御信号生成用信号と制御信号を示す図である。
【図９】  実施の形態７における出力インピーダンス可変部の構成を含む回路構成を示す図である。
【図１０】  実施の形態７における複雑な出力インピーダンス特性を示す図である。
【図１１】  実施の形態８における出力インピーダンス可変部と信号線を示す図である。
【図１２】  実施の形態８において出力インピーダンス可変部を制御した結果のインピーダンス値を示した波形の図である。
【図１３】  実施の形態８において出力インピーダンス可変部を制御した結果のインピーダンス値を示した波形の図である。
【図１４】  実施の形態９における出力インピーダンス可変部の可変範囲を設定する構成を示す図である。
【図１５】  実施の形態１０における出力インピーダンス可変部の構成を示す図である。
【図１６】  実施の形態１１における出力インピーダンス可変部の構成と出力インピーダンス可変部の可変範囲を設定する構成を示す図である。
【図１７】  出力インピーダンス自己補正回路付半導体集積回路の図である。
【図１８】  従来技術による信号波形を示した図である。
【図１９】  一般的なバス配線を示した図である。
【図２０】  従来技術における回路を回路シミュレータにてシミュレーションした結果の図である。
【図２１】  本発明における回路を回路シミュレータにてシミュレーションした結果の図である。
【図２２】  実施の形態１２における出力インピーダンスと出力信号波形の関係を示す波形図である。
【図２３】  実施の形態１２における出力インピーダンスと出力信号波形の関係を示す波形図である。
【図２４】  実施の形態１２における出力インピーダンスと出力信号波形の関係を示す波形図である。
【図２５】  本発明における回路を回路シミュレータにてシミュレーションした結果の図である。
【符号の説明】
１  出力バッファ、２  出力インピーダンス可変部、３  連続可変部、４  出力信号状態変化検出部、５  信号線、６  出力信号、７  出力インピーダンス、６ａ  出力インピーダンス固定時の出力信号波形、８  出力バッファ、９  入力バッファ、１０  出力信号状態変化検出部、１１  クロック信号、１２  出力制御信号、１３  出力信号、１４  出力インピーダンス、１５  ＰＭＯＳトランジスタ、１６  ＮＭＯＳトランジスタ、１７  連続可変部、１８  制御信号生成用信号、１９  抵抗、２０  コンデンサ、２１  制御信号、２２  抵抗、２３  コンデンサ、２４  アンプ、２５  制御信号、２６  ＰＭＯＳトランジスタ、２７ＰＭＯＳトランジスタ、２８  ＰＭＯＳトランジスタ、２９  ＮＭＯＳトランジスタ、３０  ＮＭＯＳトランジスタ、３１  ＮＭＯＳトランジスタ、３２  可変範囲設定入力、３３  主出力インピーダンス可変部、３４  出力インピーダンス調整部、３５  出力インピーダンス調整ＳＷ、３６  可変範囲設定入力、１０１  出力回路、１０２  出力端子、１０３  出力電圧検出回路、１０４  インピーダンス制御信号生成回路、１０５  内部回路、１０６  クロック端子、１０７半導体集積回路、１０８  受信回路、１０９  伝送線路、１１０  出力端子波形、１１２  受信回路入力波形、２０１  Ｎｏ．１デバイス、２０２  Ｎｏ．２デバイス、２０３  Ｎｏ．３デバイス、２０４  Ｎｏ．４デバイス、２０５  Ｎｏ．５デバイス、２０６  Ｎｏ．６デバイス、２０７  バス配線、２０８  分岐配線。
【図１】
0003693877.tif 000002
【図２】
0003693877.tif 000003
【図３】
0003693877.tif 000004
【図４】
0003693877.tif 000005
【図５】
0003693877.tif 000006
【図６】
0003693877.tif 000007
【図７】
0003693877.tif 000008
【図８】
0003693877.tif 000009
【図９】
0003693877.tif 000010
【図１０】
0003693877.tif 000011
【図１１】
0003693877.tif 000012
【図１２】
0003693877.tif 000013
【図１３】
0003693877.tif 000014
【図１４】
0003693877.tif 000015
【図１５】
0003693877.tif 000016
【図１６】
0003693877.tif 000017
【図１７】
0003693877.tif 000018
【図１８】
0003693877.tif 000019
【図１９】
0003693877.tif 000020
【図２０】
0003693877.tif 000021
【図２１】
0003693877.tif 000022
【図２２】
0003693877.tif 000023
【図２３】
0003693877.tif 000024
【図２４】
0003693877.tif 000025
【図２５】
0003693877.tif 000026