(57)【特許請求の範囲】
【請求項１】
記録媒体から再生された再生クロック信号と基準クロック信号との周波数のずれである速度エラーを検出する速度エラー検出手段と、
上記再生クロック信号と基準クロック信号との位相のずれである位相エラーを検出する位相エラー検出手段と、
上記速度エラーの検出信号及び位相エラーの検出信号からサーボ信号を生成するサーボ信号生成手段とを有するサーボ回路において、
上記位相エラー検出手段を、上記速度エラー検出手段の速度エラーゲインの変更に応じて分周比を切り換え、上記再生クロック信号と基準クロック信号との夫々を分周する第１，第２の分周手段と、
分周された再生クロック信号と分周された基準クロック信号との位相エラーを検出する位相比較手段とより構成したことを特徴とするサーボ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はサーボ回路に関し、速度制御系と２つの位相制御系とを持つサーボ回路に関する。
【０００２】
【従来の技術】
図６は従来のサーボ回路のブロック図を示す。同図中、端子１０，１１夫々には速度検出値、位相検出値夫々が入来する。速度検出値は加算器１２で速度基準値を減算され、速度エラー値が得られる。速度エラー値は乗算器１３で係数Ｋ1 を乗算された後、加算器１４に供給される。位相検出値は加算器１５で位相基準値を減算され位相エラー値が得られる。速度エラー値は乗算器１６で係数Ｋ2 を乗算されて加算器１４に供給され、加算器１４はサーボエラー値を生成して端子１７から出力する。
【０００３】
記録可能な光ディスクでは、回転制御のための同期信号とアドレス信号などの制御信号だけを予めディスクに記録しておくことが行われている。その方式として、レコーダブル・コンパクト・ディスク・システム（ＣＤ−Ｒ）の規格であるオレンジブック（ＯＲＡＮＧＥ  ＢＯＯＫ）にあるように、グルーブを蛇行させて形成することによって同期信号を記録するという方法がある。このようにグルーブを蛇行させることによってディスク上に記録された信号をＷＢＬ（ウォブル）信号と呼ばれる。
【０００４】
このＷＢＬ信号はディスクのアドレス等の情報であるバイフェーズコードの変調信号ＢＩＤＡＴＡでＦＳＫ変調された信号であり、ディスク回転が規定の線速度のときＷＢＬ周波数ｆWBL は22.05 ±１ｋＨｚである。上記のアドレス等の情報であるＡＴＩＰ信号は同期信号（ＡＴＩＰsyc ）と、アドレスと、誤り検出符号ＣＲＣとより構成され、同期信号の繰り返し周波数は７５Ｈｚである。
【０００５】
図７（Ａ）はディスクより再生されたＷＢＬ信号をＦＳＫ復調して得たＢＩＤＡＴＡ信号を示す。このＢＩＤＡＴＡ信号をＰＬＬ回路に供給して図７（Ｂ）に示す如きクロック信号を生成する。上記のＢＩＤＡＴＡ信号でパルス幅１Ｔ，２Ｔの繰り返しはアドレス及びＣＲＣであり、同期信号はアドレス及びＣＲＣと区別するために、パルス幅３Ｔ，１Ｔ，１Ｔ，３Ｔのパターンとされている。
【０００６】
上記のＣＤ−Ｒでデータを記録する際にはＢＩＤＡＴＡ信号から生成されるクロック信号が基準クロック信号と同期するように速度制御及び位相制御する他に、記録データに含まれる同期信号（繰り返し周波数７５Ｈｚ）とディスクから再生したＡＴＩＰ信号の同期信号（ＡＴＩＰsyc ）との位相を合わせる必要がある。
【０００７】
しかし、ＡＴＩＰ信号の同期信号（ＡＴＩＰsyc ）と記録データの同期信号（ＳＢＳＹ：サブコードシンク）との位相誤差値を求め、図６に示す端子１０，１１にはＢＩＤＡＴＡ信号から生成したクロック信号の速度検出値、位相検出値を供給した上で、上記の同期信号の位相誤差値に所定の係数を乗算して加算器１４に供給するような構成とした場合、例えばクロック信号の位相誤差値は正の値であるのに同期信号の位相誤差値は負の値になるような場合が生じ、適正なサーボを行うことができないという問題が生じる。
【０００８】
これを解決するために、本出願人は特願平８−１０９６５４号等により記録媒体から再生されたクロック信号と基準クロック信号との周波数のずれである速度エラーを検出する速度エラー検出手段と、上記クロック信号と基準クロック信号との位相のずれである位相エラーを検出する第１の位相エラー検出手段と、上記速度エラー及び位相エラーを補正するサーボ信号を生成するサーボ信号生成手段Ｍ３とを有するサーボ回路において、上記クロック信号とは別に記録媒体から再生された同期信号と基準同期信号との位相ずれである位相エラーを検出する第２の位相エラー検出手段と、上記第２の位相エラー検出手段で検出した位相エラーに基づいて上記基準クロック信号の位相を可変する基準位相可変手段を有するサーボ回路を提案した。
【０００９】
このサーボ回路では、記録媒体から再生された同期信号の位相エラーに基づいてクロック信号の位相エラーを検出するための基準クロック信号の位相が可変されるため、見掛け上は位相系のサーボループは１つだけとなり、クロック信号の位相エラーと同期信号の位相エラーとを重畳した形でサーボ信号が生成され、上記２系統の位相エラーを同時に補正することが可能となる。
【００１０】
【発明が解決しようとする課題】
従来装置では速度エラーに対応するパルス幅の矩形波である速度エラー信号と、位相エラーに対応するパルス幅の矩形波である位相エラー信号を生成し、これらのエラー信号夫々を低域フィルタで積分し、アナログ的に加算することにより、サーボ信号を得てスピンドルモータに供給している。
【００１１】
ここで、ＣＤ−Ｒの動作速度（倍速比）を１倍速，２倍速，４倍速と可変するために、速度エラーのループゲインを１倍，４倍，１６倍と可変すると、位相エラーのループゲインも１倍，４倍，１６倍と可変して、速度エラー，位相エラー夫々のループゲインが同率となるようにしなければならない。
このために、従来装置では位相差検出用の２つのカウンタのカウント値を保持する２つのレジスタと、減算器と、この減算器出力により位相エラー信号のデューティ比を可変するパルス幅変調回路を必要とし、回路規模が大きくなるという問題があった。
【００１２】
本発明は上記の点に鑑みなされたもので、速度エラーゲインの変更に応じて位相エラーゲインを変更でき、回路構成が簡単で回路規模を小さくできるサーボ回路を提供することを目的とする。
【００１３】
【課題を解決するための手段】
請求項１に記載の発明は、記録媒体から再生された再生クロック信号と基準クロック信号との周波数のずれである速度エラーを検出する速度エラー検出手段と、
上記再生クロック信号と基準クロック信号との位相のずれである位相エラーを検出する位相エラー検出手段と、
上記速度エラーの検出信号及び位相エラーの検出信号からサーボ信号を生成するサーボ信号生成手段とを有するサーボ回路において、
上記位相エラー検出手段を、上記速度エラー検出手段の速度エラーゲインの変更に応じて分周比を切り換え、上記再生クロック信号と基準クロック信号との夫々を分周する第１，第２の分周手段と、
分周された再生クロック信号と分周された基準クロック信号との位相エラーを検出する位相比較手段とより構成する。
【００１４】
このように速度エラーゲインの変更に応じて再生クロック信号と基準クロック信号の分周比を切り換えることにより位相エラーの検出周期を変更し、これによって位相エラーゲインを上記の速度エラーゲインに応じて変更でき、従来のようにパルス幅変調回路等を必要とせず、回路構成が簡単となり、回路規模を小さくできる。
【００１５】
【発明の実施の形態】
図２は本発明回路を適用したＣＤ−Ｒの記録系サーボシステムの一実施例のブロック図を示す。同図中、光ディスク２０（記録媒体）はスピンドルモータ２２によって回転される。光ピックアップ２４はディスク２０から図３（Ｂ）に示すウォブル信号を再生し、これを２値化した同図（Ｃ）に示すＷＢＬ信号を出力する。
【００１６】
上記のＷＢＬ信号はＦＳＫ復調回路２６に供給され、図７（Ａ）に示す如き、ＢＩＤＡＴＡ信号が復調され、更に同期信号（ＡＴＩＰsyc ）が検出される。ディジタルＰＬＬ回路３０は供給されるＢＩＤＡＴＡ信号に同期したクロック信号を生成してスイッチ３２に供給する。スイッチ３２は始動時に再生されたＷＢＬ信号を選択し、光ディスク２０の回転が安定するとディジタルＰＬＬ回路３０の出力するクロック信号を選択してスピンドルサーボ回路３４に供給する。スピンドルサーボ回路３４はスイッチ３２から供給されるＷＢＬ信号を１／３．５分周した信号、又はクロック信号及びＦＳＫ復調回路２６よりの同期信号に基づいてスピンドルモータ２２の回転制御を行い、ディスク２０の線走度が一定となるようにする。
【００１７】
図１はスピンドルサーボ回路の一実施例のブロック図を示す。同図中、端子４０にはディジタルＰＬＬ回路３０の出力する記録媒体から再生された再生クロック信号ＰＬＬＣＬＫが入来し、エッジ検出器（ＥＤＧ）４２に供給される。このクロック信号は動作速度が１倍速で周波数6.3 ｋＨｚ，２倍速で周波数12.6ｋＨｚ，４倍速で周波数25.2ｋＨｚとなる信号である。エッジ検出器４２はクロック信号の立上りエッジを検出したパルスを生成する。
【００１８】
カウンタ４４はこのエッジ検出パルスを供給されたとき、基準値−１３７１をロードして、その後、端子４８から供給されるシステムクロックＣＬＫをカウントアップする。システムクロックＣＬＫは動作速度が１倍速で周波数8.64ＭＨ，２倍速で周波数17.29 ＭＨｚ，４倍速で34.57 ＭＨｚである。このため、カウンタ４４は通常、エッジ検出パルスが入来する時点で、クロック信号ＰＬＬＣＬＫに速度エラーがなければ零で、クロック信号ＰＬＬＣＬＫが速ければ負、クロック信号ＰＬＬＣＬＫが遅ければ正となる速度エラーに応じたカウント値を出力する。
【００１９】
このカウント値はレジスタ（ＲＥＧ）５０に供給されてエッジ検出パルスの入来時に格納される。レジスタ５０に格納されたカウント値は平均化回路５２で先行する所定回数分のカウント値と平均化された後オーバーサンプリング回路（ＯＶＳ）５４に供給される。
また、エッジ検出パルスはタイミング回路５５でシステムクロックと同期合わせされて逓倍回路５６に供給され、逓倍回路５６はこのエッジ検出パルスを４逓倍する。オーバーサンプリング回路５４はエッジ検出パルスを逓倍回路５６で４逓倍したクロックを供給されており、このクロックを用いて平均化回路５２出力のオーバーサンプリングを行い、平均化回路５２出力の略１／４の値を得て速度ゲイン回路５７に供給する。
【００２０】
速度ゲイン回路５７はＣＤ−Ｒの制御部から端子５５を通してゲインデータを供給されている。このゲインデータは例えば動作速度が１倍速のとき分周比１／１６、２倍速のとき分周比１／４、４倍速のとき分周比１を指示しており、速度ゲイン回路５７はオーバーサンプリング回路５４から供給された値に上記のゲインデータを乗算して加算器５８に供給する。これにより、動作速度が１倍速のときの速度ループゲインを１としたとき、２倍速のゲインは４倍、４倍速のゲインは１６倍となる。加算器５８はオーバーサンプリング出力にオフセット値１７２を加算してＰＷＭ（パルス幅変調）回路６０に供給する。なお、オフセット値１７２は５０％デューティに対応する値である。
【００２１】
ＰＷＭ回路６０は逓倍回路５６の出力するクロックでリセットされて端子６２より供給されるシステムクロックＣＬＫをカウントし、カウント値が零から加算器５８の出力値となるまでハイレベル（＋５Ｖ）で、その後ローレベル（０Ｖ）の速度エラー信号としての矩形波信号を生成して加算回路６４に供給する。上記のカウンタ４４，レジスタ５０が速度エラー検出手段に対応する。
【００２２】
一方、加算器７０には基準値６７６と加算値制御回路７２の出力値が供給され、これらの加算値がカウンタ７４に供給される。なお、加算値制御回路７２の出力値は当初ゼロリセットされている。カウンタ７４は１１ビットのカウンタであり、自ら出力するキャリーをロード端子にフィードバックしており、キャリー出力タイミングで加算器７０の出力値をロードし、端子７６から供給されるシステムクロックＣＬＫをカウントアップする。つまり、通常は基準値６７６をロードした後システムクロックＣＬＫが１３７２パルス入来する毎にキャリーを出力して自走する。このキャリーは１倍速の場合周波数6.3 ｋＨｚであり、基準信号（基準クロック信号）Ｔref としてカウンタ７８に供給される。
【００２３】
第１の分周手段としてのカウンタ７８は端子８０より供給されるシステムクロックＣＬＫに同期しており、端子８２より供給される分周データの指示に従って基準信号Ｔref を分周し、信号ＲＥＦを出力する。即ち、動作速度が１倍速のとき基準信号Ｔref を１／１６分周してＴref の８周期は値０で次の８周期は値１となる信号ＲＥＦを出力し、２倍速のとき基準信号Ｔref を１／４分周してＴref の２周期は値０で次の２周期は値１となる信号ＲＥＦを出力する。同様に、第２の分周手段としてのカウンタ８４はシステムクロックＣＬＫに同期しており、分周データに従って、端子８６より供給されるクロック信号（再生クロック信号）ＰＬＬＣＬＫを分周し信号ＤＢＣＫを出力する。
【００２４】
カウンタ７８の出力する信号ＲＥＦは位相比較器９２の端子Ｓに供給され、また、カウンタ８４の出力する信号ＤＢＣＫは位相比較器９２の端子Ｒに供給される。位相比較手段としての位相比較器９２はＳＲ型フリップフロップとイクスクルーシブオア回路とで構成されており、信号ＲＥＦの立上りエッジでセットされ信号ＤＢＣＫの立上りエッジでリセットされるフリップフロップのＱ出力が位相データとしてトライステートバッファ９４に供給される。また信号ＲＥＦと信号ＤＢＣＫ夫々の立上り時の排他的論理和（両信号の立下り時の排他的論理和を除く）がイネーブル信号としてトライステートバッファ９４の制御端子に供給される。この排他的論理和は値１のときイネーブル信号をローレベルにして、値０のときイネーブル信号をハイレベルにする。
【００２５】
これによって、例えば信号ＲＥＦ，ＤＢＣＫが図４（Ａ），（Ｂ）夫々に示すような場合、図４（Ｃ）に示す位相データが得られる。また、信号ＲＥＦ，ＤＢＣＫが図５（Ａ），（Ｂ）夫々に示すような場合、図５（Ｃ）に示す位相データが得られる。トライステートバッファ９４はイネーブル信号がローレベルのとき出力状態となり、ハイレベルのときハイインピーダンス状態となる。このため、図４（Ｃ）ではローレベルの位相データのみ、図５（Ｃ）ではハイレベルの位相データのみがトライステートバッファ９４より位相エラー信号として加算回路６４に供給される。なお、トライステートバッファ６４の出力電圧はハイレベルが５Ｖ、ローレベルが０Ｖである。
【００２６】
このように分周データによる速度エラーゲインの変更に応じて再生クロック信号と基準クロック信号の分周比を切り換えることにより位相エラーの検出周期を変更し、これによって位相エラーゲインを上記の速度エラーゲインに応じて変更でき、従来のようにパルス幅変調回路等を必要とせず、回路構成が簡単となり、回路規模を小さくできる。
【００２７】
加算回路６４は低域フィルタを内蔵し、アナログ電圧の加算を行う。ＰＷＭ回路６０から供給される０Ｖ，５Ｖの速度エラー信号は低域フィルタで積分されＤＣ成分が得られ、またトライステートバッファ９４から供給される０Ｖ，５Ｖの位相エラー信号は低域フィルタでハイインピーダンス状態を例えば2.5 Ｖとして積分されＤＣ成分が得られ、上記速度エラー信号と位相エラー信号夫々のＤＣ成分の加算信号がサーボ信号として端子９６よりスピンドルモータ２２に供給される。
【００２８】
上記のカウンタ７８，８４，位相比較器９２が位相エラー検出手段に対応し、平均化回路５２，ＯＶＳ５４，速度ゲイン回路５７，加算器５８，ＰＷＭ回路６０，トライステートバッファ９４，加算回路６４がサーボ信号生成手段に対応する。
上記の説明は、光ディスク２０から再生されたＢＩＤＡＴＡ信号より抽出したクロック信号ＰＬＬＣＬＫをシステムクロックＣＬＫより生成した基準信号Ｔref 等に対して周波数（速度）及び位相が一致するように動作するサーボである。次に光ディスク２０から再生した周波数略７５Ｈｚの同期信号（ＡＴＩＰsyc ）を、記録データに含まれる周波数７５Ｈｚの同期信号（サブコードシンク）と位相合わせする回路について説明する。
【００２９】
端子１１０には記録データの同期信号ＳＢＳＹが入来し、エッジ検出器１１２はその立上りエッジを検出して位相差検出器１１４に供給する。また、端子１１６には光ディスクから再生された同期信号ＡＴＩＰsyc が入来し、エッジ検出器１１８はその立上りエッジを検出して位相差検出器１１４及びレジスタ１２０に供給する。また、端子１２４より入来するシステムクロックＣＬＫは分周器１２６で１／４分周されて位相差検出器１１４及びレジスタ１２０に供給される。
【００３０】
位相差検出器１１４は同期信号ＳＢＳＹ（又はＡＴＩＰsyc ）の立上り時に零をロードされ、その後同期信号ＡＴＩＰsyc 又はＳＢＳＹが立上り時までの位相差を１／４分周システムクロックでカウントし、そのカウント値をレジスタ１２０に供給する。このカウント値はＡＴＩＰsyc が遅い場合を正、ＳＢＳＹが遅い場合を負とする。レジスタ１２０は同期信号ＡＴＩＰsyc の立上り時に供給される位相差のカウント値を格納してコンパレータ１２８及びＡＴＩＰ位相ゲイン回路１３２に供給する。
【００３１】
コンパレータ１２８にはクロック信号ＰＬＬＣＬＫの１周期に相当する値±３４３が供給されており、上記カウント値が−３４３未満、又は＋３４３を越えて位相差がＰＬＬＣＬＫの１周期より大なるとき、オンとなり、−３４３以上から＋３４３未満のときオフとなるフラグ信号を選択回路１３４及び加算値制御回路７２に供給する。一方、カウント値が−３４３以上から＋３４３未満までで位相差がＰＬＬＣＬＫの１周期以内のときはＡＴＩＰ位相ゲイン回路１３２にトリガ信号を供給する。
【００３２】
選択回路１３４は位相差がクロック信号ＰＬＬＣＬＫの１周期より大となってオンのフラグ信号を供給されるとレジスタ１３０に設定されている位相移動データを選択し、オフのフラグ信号を供給されるとＡＴＩＰ位相ゲイン回路１３２の出力する位相誤差データを選択し、選択した値を加算値制御回路７２に供給する。上記レジスタ１３０にはＣＤ−Ｒの制御部から位相を高速に移動させるための位相移動データが設定されている。位相移動データは例えば１倍速で８０程度、２倍速で４０程度の値である。
【００３３】
また、ＡＴＩＰ位相ゲイン回路１３２はコンパレータ１２８よりトリガ信号を供給されると、レジスタ１２０から供給される位相差のカウント値に所定ゲイン（１未満の正の値、又は０）を乗算して位相誤差データを生成し選択回路１３４に供給している。通常、この位相誤差データの最大値は位相移動データの値よりも小さい。
【００３４】
加算値制御回路７２は端子１３６から分周データを供給されており、コンパレータ１２８よりフラグ信号を供給されている。加算値制御回路７２は分周データが１／Ｎ分周を指定するとき、基準信号Ｔref のＮ周期に１回の割合いで選択回路１３４から供給される位相移動データ又は位相誤差データを加算器７０に供給する。つまり、分周データに応じて加算器７０に供給する加算値を可変制御している。また、加算値制御回路７２はＡＴＩＰ位相ゲイン回路１３２のゲインが０で位相差が０のときフラグ信号がオフとなった後、基準信号Ｔref の６４周期の期間は１未満のゲインの位相誤差データを自動的に選択し、６５周期以降で０のゲインの位相誤差データを選択する機能を持っている。これは、フラグ信号がオフとなった直後に位相誤差データを０とするとＡＴＩＰsyc とＳＢＳＹとの立上りエッジが一致しない状態となるので、これを避けるためである。
【００３５】
つまり、位相差がクロック信号ＰＬＬＣＬＫの１周期以内のときは位相誤差データ、ＰＬＬＣＬＫの１周期を越えるときは位相移動データに基づき、かつ、速度エラーのループゲインに対応する位相エラーのループゲインとされた加算値が求められて加算器７０に供給されることにより、基準信号Ｔref の発生タイミングが可変されて同期信号ＡＴＩＰsyc が同期信号ＳＢＳＹに同期するようサーボがかけられる。
【００３６】
ところで、前述のマイクロプロセッサは装置始動時には、スイッチ３２にＷＢＬ信号を選択させ、光ディスク２０の回転が安定するとスイッチ３２にクロック信号ＰＬＬＣＬＫを選択させる。この時点で同期信号ＡＴＩＰsyc と同期信号ＳＢＳＹの位相制御がオンに指示されていれば、信号ＲＥＦと信号ＤＢＣＫの位相制御が同時に行われ、同期信号ＡＴＩＰsyc と同期信号ＳＢＳＹは同期する。あるいは同期信号ＡＴＩＰsyc と同期信号ＳＢＳＹの位相制御がオフに指示されていれば、同期信号ＡＴＩＰsyc と同期信号ＳＢＳＹの位相制御は行われず、その後オンに指示されれば同期信号ＡＴＩＰSYC と同期信号ＳＢＳＹは同期する。
【００３７】
【発明の効果】
上述の如く、請求項１に記載の発明は、記録媒体から再生された再生クロック信号と基準クロック信号との周波数のずれである速度エラーを検出する速度エラー検出手段と、
上記再生クロック信号と基準クロック信号との位相のずれである位相エラーを検出する位相エラー検出手段と、
上記速度エラーの検出信号及び位相エラーの検出信号からサーボ信号を生成するサーボ信号生成手段とを有するサーボ回路において、
上記位相エラー検出手段を、上記速度エラー検出手段の速度エラーゲインの変更に応じて分周比を切り換え、上記再生クロック信号と基準クロック信号との夫々を分周する第１，第２の分周手段と、
分周された再生クロック信号と分周された基準クロック信号との位相エラーを検出する位相比較手段とより構成する。
【００３８】
このように速度エラーゲインの変更に応じて再生クロック信号と基準クロック信号の分周比を切り換えることにより位相エラーの検出周期を変更し、これによって位相エラーゲインを上記の速度エラーゲインに応じて変更でき、従来のようにパルス幅変調回路等を必要とせず、回路構成が簡単となり、回路規模を小さくできる。
【図面の簡単な説明】
【図１】本発明回路のブロック図である。
【図２】本発明を適用した装置のブロック図である。
【図３】本発明を説明するための信号波形図である。
【図４】本発明を説明するための信号波形図である。
【図５】本発明を説明するための信号波形図である。
【図６】従来回路のブロック図である。
【図７】本発明を説明するための信号波形図である。
【符号の説明】
２０  光ディスク
２２  スピンドルモータ
２４  光ピックアップ
２６  ＦＳＫ復調回路
３０  ディジタルＰＬＬ回路
３２  スイッチ
３４  スピンドルサーボ回路
４２，１１２，１１８  エッジ検出器
４４，７４，７８，８４  カウンタ
５０，１２０，１３０  レジスタ
５２  平均化回路
５４  オーバーサンプリング回路
５６  逓倍回路
５８，７０  加算器
６０  ＰＷＭ回路
６４  加算回路
７２  加算値制御回路
９４  トライステートバッファ
１１４  位相差検出器
１２８  コンパレータ
１３２  ＡＴＩＰ位相ゲイン回路
１３４  選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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