(57)【特許請求の範囲】
【請求項１】
入力される接続要求に含まれる宛先情報に対応する複数の方路に対して送信すべきデータを保持しうるメモリと、
該メモリに接続され、該送信すべきデータを複数のバイト単位に分割して該メモリに書き込むとともに、該送信すべきデータを書き込みしたアドレスの先頭部分を示すバッファポインタを接続可能な方路を示す方路情報ごとに該メモリに書き込みうるメモリ書き込み制御部と、
該メモリと該メモリ書き込み制御部とにそれぞれ接続され、該メモリ書き込み制御部から該バッファポインタを入力され、該送信すべきデータと該メモリ書き込み制御部からの該バッファポインタに基づく該接続要求とを、該複数の方路側に出力するとともに、該複数の方路側から出力された返答信号に含まれる該方路情報に基づき該メモリから該バッファポインタを読み出し１対１通信のユニキャストと１対多通信のマルチキャストとを識別し、該マルチキャストの該バッファポインタが受信されると、該マルチキャストのデータを優先して送信するメモリ読み出し制御部とをそなえて構成されたことを特徴とする、通信装置。
【請求項２】
該メモリ書き込み制御部が、
同一の方路宛の他のバッファポインタを該メモリに書き込むべく、該方路情報ごとに複数のメモリ面を割り当てるように構成されたことを特徴とする、請求項１記載の通信装置。
【請求項３】
該メモリ書き込み制御部が、
該バッファポインタに有効／無効を示す情報を付すように構成されたことを特徴とする、請求項１記載の通信装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、例えばシリアルクロスポイント通信に用いて好適な、通信装置に関する。
【０００２】
【従来の技術】
高速かつ大容量のルーティング技術等における信号処理の手法は、一般的に、その主信号自身を装置の内部に取り込むように処理されている。図２５は通信システムを概略的に示す構成図であり、この図２５に示す通信システム７００は、データを送受信するシステムであって、１６のデータ送受信装置（＃０）７００ａ〜データ送受信装置（＃１５）７００ｅと、ルーティング装置７１０とをそなえて構成され、データ送受信装置７００ａ〜７００ｅのそれぞれは、送信すべきデータを送受信するようになっている。
【０００３】
図２６は通信装置の概略的な構成図である。この図２６に示す通信装置５００は、送信装置５００ａと、受信装置５００ｂ〜５００ｄとを有する。そして、送信装置５００ａは、これらの受信装置５００ｂ〜５００ｄが送信した主信号を受信した場合、その主信号についてのフォーマット等を変更し、その変更した主信号をそのまま送信する。また、送信装置５００ａは、主信号を受信した場合、その主信号に対応した読み出し信号を出力するようになっている。これにより、一連の通信が行なわれる。
【０００４】
図２７は通信装置の送受信シーケンスを示す図であって、この図２７に示すシーケンスは、送信装置５００ａと受信装置５００ｂとの間で送受信されるものである。以下、送信装置５００ａを送信側と称し、受信装置５００ｂを受信側と称して説明する。ここで、図２７に示すＡ，Ｂと付したものは、それぞれ、お互いの相手方通信装置を表し以下、相手方と称する。α，βと付したものは、それぞれ、送信すべきデータを表す。なお、送信装置５００ａと受信装置５００ｃ又は５００ｄとの間におけるシーケンスについても、同様である。
【０００５】
まず、送信側が相手方Ａに対して接続要求を送信し（ステップ▲１▼）、受信側がＡと接続できる接続許可を送信してから（ステップ▲２▼）、送信側が本来送信すべきデータαを受信側に対して送信する（ステップ▲３▼）。その後、送信が完了すると、送信側は、相手方Ａに対して接続断要求を送信し（ステップ▲４▼）、一連の動作が終了する。また、異なる宛先や同一宛先に再度接続する場合も、同様に、送信側は、相手方Ｂに対して接続要求を送信し（ステップ▲５▼）、受信側がＢと接続できる接続許可を送信してから（ステップ▲６▼）、送信側がデータβを受信側に対して送信し（ステップ▲７▼）、送信完了により送信側は相手方Ｂに対して接続断要求を送信する（ステップ▲８▼）。
【０００６】
ここで、同一の宛先に対して再送する場合には、これらの手順が繰り返されるので、その手間が煩雑となる。さらに、同時に複数の宛先に対して送信要求を送信できるようにはなっていないので、宛先の数に応じた手順が必要となる。
次に、上記通信装置５００が送受信するフレームについて説明する。通信装置５００は、送信すべきデータを複数のフレームに分割し、そのフレーム単位で送信するようになっている。すなわち、この通信装置５００は、フレーム単位でのみ、データを取り扱えるのである。
【０００７】
図２８はフレーム分割されたデータの送信について説明するための図であり、この図２８に示す制御信号は、例えば’Ｈ’のときに、送信側はそのフレームの送信を停止するようになっている。
図２９は通信装置５００をより詳細に示したブロック図である。この図２９に示す送信装置５００ａは、ＦＩＦＯメモリ５０１ｂと、ＦＩＦＯ書き込み部５０１ａと、ＦＩＦＯ読み出し部５０１ｃと、一致検出部５０１ｄと、送信宛先部（送信宛先）５０１ｅと、受信宛先部（受信宛先）５０１ｆとをそなえて構成されている。
【０００８】
ここで、ＦＩＦＯメモリ５０１ｂは、データを保持しうるものであり、このＦＩＦＯメモリ５０１ｂを設けることにより、読み出し信号を受信した後で、主信号を送信する前に、ＦＩＦＯ書き込み部５０１ａが別の主信号を受信した場合でも、その受信した別の主信号を保持することができ、また、主信号が保護されるようになっている。
【０００９】
ＦＩＦＯ書き込み部５０１ａは、ＦＩＦＯメモリ５０１ｂにデータを書き込むものであり、また、ＦＩＦＯ読み出し部５０１ｃは、ＦＩＦＯメモリ５０１ｂからデータを読み出すものである。そして、送信宛先部５０１ｅは、送信すべきデータに、宛先を付与して受信装置５００ｂに対して送信するとともに、送信した宛先の送信履歴を保持しうるものであり、受信宛先部５０１ｆは、受信装置５００ｂから送信されたデータを受信するものであり、一致検出部５０１ｄは、送信宛先部５０１ｅに保持された送信宛先と、受信宛先部５０１ｆにて受信された宛先とを比較して、一致しているか否かを検出しうるものである。
【００１０】
これにより、送信宛先部５０１ｅが、ＦＩＦＯ読み出し部５０１ｃにより読み出された信号に基づき主信号を送信する。
そして、次々に到来する元の主信号（大本の主信号）に対して、送信装置５００ａは、読み出しタイミングの時間的なずれを利用して、主信号の破損を防止するが、送信装置５００ａが、その手法を用いた場合には、返信信号（以下、ＡＣＫと称する）に含まれる、宛先に対応した元の主信号を読み出す必要がある。
【００１１】
ところで、後続して到来する別の元の主信号は、シリアルに次々とＦＩＦＯメモリ５０１ｂ等の記憶装置に蓄積されていくため、受信データを処理するに際して、その受信データの読み飛ばし等はできない。
図２９に示す通信装置５００が運用されているときに、送信装置５００ａは、接続要求（Ａ接続要求）を受信装置５００ｂに対して送信している。ここで、受信側が送信側に対して送信したデータは、伝送路のノイズ等により、ＡＣＫデータが変化することがある。そのため、送信側は、接続要求（Ａ接続要求）に含まれる宛先と異なる宛先を含む接続応答（Ｂ接続許可）を受信することがある。
【００１２】
次に、読み出し信号と主信号の送信とのタイミングを調整するためのバッファリングについて説明する。
図３０は受信データの読み出しタイミングを説明するための図である。この図３０に示す３段のデータは上から、バッファポインタ，書き込みカウンタ，送信すべきデータである。そして、例えばバッファポインタ値がＡのときは、そのＡに対応するアドレスに、送信すべきデータが書き込まれ、書き込まれる度に書き込みカウンタがインクリメントされる。
【００１３】
また、図３０に示すバッファポインタとして、無効なＥが入力されると、このＦＩＦＯメモリにおける読み出しおよび書き込みの制御について、全てリセットされてしまう。このため、有効なバッファポインタＣ，Ｄまでもが、リセットされてしまい、非効率的である。さらに、リセットされないように回路が設計されても、書き込みカウンタが、無効なバッファポインタ分だけ、デクリメントする等の処理が増加するので回路が複雑化する。
【００１４】
加えて、書き込み側と読み出し側とが独立してメモリへの読み書きを行なう装置は、一般的にＦＩＦＯ構成を採用している。
図３１はＦＩＦＯメモリの書き込みを説明するための図である。受信した元の主信号は、この図３１に示すＦＩＦＯ書き込み部５０１ａによって、ＦＩＦＯメモリ５０１ｂに書き込まれ、所定の読み出しタイミングにより、そのデータが読み出されるようになっている。
【００１５】
さらに、図３２は異なるクロックを有する回路を説明するための図である。この図３２に示すＦＩＦＯ書き込み部５０１ａには、書き込みクロックＷＣＬＫと、ユーザが出力したデータとが入力され、また、ＦＩＦＯ読み出し部５０１ｃには、読み出しクロックＲＣＬＫが入力され、読み出されたデータが出力されるようになっている。また、書き込みカウンタ５１０ａと、読み出しカウンタ５１０ｂとが、別々に設けられ、これらＦＩＦＯ書き込み部５０１ａとＦＩＦＯ読み出し部５０１ｃとのそれぞれには、ＦＩＦＯ制御部５２０が接続されている。
【００１６】
図３３（ａ），（ｂ）はいずれもカウント動作の概念図である。これらの図３３（ａ），（ｂ）にそれぞれ示すＦＩＦＯメモリ５０１ｂは、図３３の左側が低アドレス値を有し、図３３の右側が高アドレス値を有する。そして、書き込みカウンタ５１０ａの値ＷＣＮＴと読み出しカウンタ５０１ｂの値ＲＣＮＴとは、それぞれ、絶対アドレスを示している。
【００１７】
ここで、図３３（ａ）に示すように、ＷＣＮＴがＲＣＮＴ以上のときと、図３３（ｂ）に示すように、ＷＣＮＴがＲＣＮＴよりも小さいときとにおいて、それぞれ、処理の手法が異なる。
【００１８】
【発明が解決しようとする課題】
しかしながら、図２８においては、送信側が送信すべきデータを送信している間に、受信側がその送信すべきデータを受信処理できなくなった場合は、送信側は、データの送信ができなくなり、受信側が処理できるようになるまで待機しなければならない。また、通信装置は、フレーム単位による制御のみしか対応していないため送受信効率が非常に悪い。
【００１９】
さらに、通信装置は、送信すべきデータの間に接続要求を優先的に割り込ませて送信することができない。加えて、送信すべきデータであるか否かについての判断が、特定の回路モジュールでしか行なわれず、やはり送受信効率が悪い。
また、図２９において、特定のデータについてのみ、最優先で送信しなければならないときに、送信すべきデータに、優先度を付して送信することは困難である。
【００２０】
そのうえ、送信装置５００ａは、送信履歴に基づく宛先と、送信された宛先とを比較するだけなので、異なる宛先が送信されると、送信側はその接続応答を受け付けない。加えて、送信側は、送信した宛先と受信した宛先との対応を記録しておらず、また、送信すべきデータが入力されると、送信装置５００ａがリセットされるようになっており、このため、やはり、効率が悪いという課題がある。
【００２１】
また、図３１において、ＦＩＦＯメモリ５０１ｂに蓄積されるときに、ＦＩＦＯメモリ５０１ｂは、異なる宛先を有する他のデータの全てと一緒に書き込まれる。このため、先入れ先出しを実現するためには、書き込み側と読み出し側との制御がいずれも非常に複雑となり、さらに、書き込まれているデータ容量の残量を算出するために、複雑な演算回路を設ける必要がある。すなわち、各宛先ごとにデータを管理すると、複雑な回路になるという課題がある。
【００２２】
そして、図３２において、書き込み側のクロックと読み出し側のクロックとが異なるので、そのクロック変換（クロック乗り換え）するための回路等が必要となり、回路規模が大きくなるという課題がある。
加えて、図３３（ａ），（ｂ）において、所望のフレーム長を有するデータを送受信する場合は、送信する可能性のあるフレーム長のうち最大の長さを有するフレームに対応するメモリやカウンタ等が必要となり、効率的に回路規模を設計できないという課題がある。
【００２３】
本発明は、このような課題に鑑み創案されたもので、ルーティング技術において、接続相手の宛先ごとにバッファポインタを振り分けて管理し、また、通信装置の送信部分と方路に接続されたクロスコネクト装置との間にＦＩＦＯメモリを設けることにより、有効なバッファポインタの欠落を回避でき、回路構成の効率化が図れかつ最小化でき、また、スムーズな通信が行なえる通信装置を提供することを目的とする。
【００２４】
【課題を解決するための手段】
このため、本発明の通信装置は、入力される接続要求に含まれる宛先情報に対応する複数の方路に対して送信すべきデータを保持しうるメモリと、メモリに接続され、送信すべきデータを複数のバイト単位に分割してメモリに書き込むとともに、送信すべきデータを書き込みしたアドレスの先頭部分を示すバッファポインタを接続可能な方路を示す方路情報ごとにメモリに書き込みうるメモリ書き込み制御部と、メモリとメモリ書き込み制御部とにそれぞれ接続され、メモリ書き込み制御部からバッファポインタを入力され、送信すべきデータとメモリ書き込み制御部からのバッファポインタに基づく接続要求とを、複数の方路側に出力するとともに、複数の方路側から出力された返答信号に含まれる方路情報に基づきメモリからバッファポインタを読み出し１対１通信のユニキャストと１対多通信のマルチキャストとを識別し、マルチキャストのバッファポインタが受信されると、マルチキャストのデータを優先して送信するメモリ読み出し制御部とをそなえて構成されたことを特徴としている（請求項１）。
【００２５】
また、メモリ書き込み制御部は、同一の方路宛の他のバッファポインタをメモリに書き込むべく、方路情報ごとに複数のメモリ面を割り当てるように構成されてもよく（請求項２）、バッファポインタに有効／無効を示す情報を付すように構成されてもよい（請求項３）。
【００２６】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態を説明する。
（Ａ）本発明の一実施形態の説明
図１は本発明の一実施形態に係る通信システムの模式図である。この図１に示す通信システム２１０は、データを送受信するシステムであって、１６基のデータ送受信装置（＃０）２００ａ〜データ送受信装置（＃１５）２００ｅと、クロスコネクト部８８０（以下、ＶＳＣ８８０と称することがある）とをそなえて構成されている。これらのデータ送受信装置２００ａ〜２００ｅのそれぞれは、相互に送信すべきデータを送受信するものであり、ＶＳＣ８８０は、１６の方路（出方路）のそれぞれと接続され、入力される接続要求（ＣＲＱ：Ｃｏｎｎｅｃｔ  Ｒｅｑｕｅｓｔ）に含まれる宛先情報（以下、宛先コードと称することがある）に対応する１６方路に対して送信すべきデータを出力するとともに、方路情報を出力するものである。これらの宛先コードと方路情報とは、いずれも接続する相手方の方路の値を意味する。また、接続要求とは、データに含まれるコード部分に書き込まれたものを意味する。
【００２７】
すなわち、このＶＳＣ８８０は、１６ポートのインターフェースを有し、各ポートは、それぞれ、後述するインターフェース部（ＶＳＣ８７０、図２等参照）を介して、データ送受信装置２００ａ〜２００ｅのそれぞれと接続され、データが送受信されるようになっている。そして、ＶＳＣ８７０からの接続要求に含まれる宛先ポートに対し、方路接続することにより、クロスポイントスイッチが実現されるようになっている。また、ＶＳＣ８８０は、ＶＳＣ８７０からのＡＣＫ（返答信号）を受信することにより、ＶＳＣ８７０に対するデータ送信を制御するようになっている。
【００２８】
これにより、データ送受信装置２００ａ〜２００ｅのそれぞれにて、所定の宛先を付与されたデータが、ＶＳＣ８８０を介して、相互に送受信されるようになっている。
図２は本発明の一実施形態に係るデータ送受信装置２００ａのブロック図であり、この図２に示すデータ送受信装置２００ａは、通信装置１００とインターフェース部８７０（以下、ＶＳＣ８７０と称することがある）とをそなえて構成されており、また、ユーザ端末６０と接続されている。
【００２９】
ここで、ＶＳＣ８７０は、ＶＳＣ８８０に接続され、ＶＳＣ８８０に対して、宛先コードを含む接続要求とその宛先コードに対応するアドレスに保持されたメモリから送信フォーマットデータを出力するとともに、ＶＳＣ８８０が出力した接続可能な宛先コードを付加されたＡＣＫを出力しうるものである。すなわち、ＶＳＣ８７０は、トランシーバーの役目を担い、一連の通信を行なっている。
【００３０】
また、ＶＳＣ８７０は、送信フォーマットデータに関し、そのフォーマットチェックをし、ＶＳＣ８８０の状態に基づいてアクセス調停を制御している。具体的には、ＶＳＣ８７０は、ビットパターンにて表示されている接続要求に含まれる宛先情報とデータとをＶＳＣ８８０に送信する。このとき、ＶＳＣ８８０が接続可能ならばデータ送信要求に対応するＡＣＫをＶＳＣ８７０に出力する。なお、このＡＣＫは、先頭にＦトップビットと下位４ビットのバイナリコード（０−１５）で示される接続ポート情報を表示したものである。
【００３１】
さらに、図２に示す通信装置１００は、ＶＳＣ８７０に接続され、ＶＳＣ８７０に対して送信すべきデータと接続要求とをシリアル通信路を介して送信しうるものである。この通信装置１００は、ＶＳＣ８７０からのＡＣＫを受信することにより、ＶＳＣ８７０に対してデータ送受信の制御を行ない、ルータの一部として機能している。
【００３２】
そして、ユーザ端末６０（以下、単にユーザと称することがある）は、通信装置１００に対して、送信すべきデータ等を出力するものである。
これにより、１６の方路に対して、データに含まれる接続要求用のコード部分に、接続要求が書き込まれ（設定され）、その書き込まれたコード部分を有するデータが、ＶＳＣ８７０に対して送信される。そして、送信フォーマットデータと接続要求とは、それぞれ、通信装置１００から、ＶＳＣ８７０に対してシリアル通信路にて送信され、さらに、ＶＳＣ８７０にて、相手方のアドレスを含む接続要求がＶＳＣ８８０に対して出力され、ＶＳＣ８８０にて、その相手方と接続されると、ＶＳＣ８８０が出力したＡＣＫは、ＶＳＣ８７０を介して、通信装置１００に入力され、相手方が送信したＡＣＫがＶＳＣ８７０に対して出力されるのである。そして、通信が開始され、送信フォーマットデータが、ＶＳＣ８７０から、ＶＳＣ８８０に対して送信される。
【００３３】
なお、図２に示すデータ送受信装置２００ｂ，２００ｃと、図１に示すデータ送受信装置２００ｄ〜２００ｅは、いずれも、データ送受信装置２００ａと同一なので、これらについての重複した説明を省略する。
以下、通信装置１００について、図３から図２４を参照して詳述する。
図３は本発明の一実施形態に係る通信装置１００のブロック図である。この図３に示す通信装置１００は、外部メモリ（メモリ）５０と、外部メモリ書き込み制御部（メモリ書き込み制御部）３０と、外部メモリ読み出し制御部（メモリ読み出し制御部）１０とをそなえて構成されている。また、この通信装置１００は、外部メモリ読み出し制御部１０に接続され、送信すべきデータを複数に分割して保持し、先入れ先出し式の外部ＦＩＦＯ部（外部先入れ先出しメモリ）５１をさらにそなえている。
【００３４】
ここで、外部メモリ５０は、入力される接続要求に含まれる宛先情報に対応する１６方路に対して送信すべきデータを保持しうるものであり、ＲＡＭ（Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）等によりその機能が発揮される。
また、外部ＦＩＦＯ部５１は、送信すべきデータにフレーム情報と接続要求とを付加した送信フォーマットデータを保持する先入れ先出し式のメモリであり、この機能は例えばバッファメモリにより実現される。この外部ＦＩＦＯ部５１に書き込まれたデータは、ＶＳＣ８７０に出力されるように管理されている。
【００３５】
図４（ａ）は本発明の一実施形態に係る送信フレームデータを説明するための図であり、この図４（ａ）に示すフレームデータ（フレーム）が、クロック単位で、送信を制御されるようになる。
さらに、外部メモリ書き込み制御部３０（図３参照）は、外部メモリ５０に接続され、送信すべきデータを外部メモリ５０に書き込むとともに、送信すべきデータを書き込みしたアドレスを示すバッファポインタを方路情報ごとに書き込みうるものである。
【００３６】
そして、外部メモリ読み出し制御部１０は、外部メモリ５０と外部メモリ書き込み制御部３０とにそれぞれ接続され、送信すべきデータと外部メモリ書き込み制御部３０から出力されるバッファポインタに基づく接続要求とを、１６の方路側に出力するとともに、１６の方路側から出力されたＡＣＫに含まれる方路情報に基づき外部メモリ５０からバッファポインタを読み出すものである。これら外部メモリ読み出し制御部１０および外部メモリ書き込み制御部３０とは、それぞれ、例えばＩＣ（Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）により実現されるようになっている。
【００３７】
また、本通信装置１００（以下、本装置と称することがある）は、ＶＳＣ８７０に対して送信すべきデータを出力する一方、外部ＦＩＦＯ部５１に書き込みしたデータをｎバイト単位（ｎは２以上の自然数）にブロック分割した絶対アドレスを管理している。
次に、図３に示す信号名について説明する。データ（Ｄａｔａ）は送信すべきデータであり、フレーム先頭（ＳＯＦ：Ｓｔａｒｔ  Ｏｆ  Ｆｒａｍｅ）はフレームの先頭を表すトリガデータであり、イネーブル（Ｅｎａｂｌｅ）は送信バッファポインタの動作可能信号を表す。
【００３８】
また、外部メモリ書き込み制御部３０から外部メモリ読み出し制御部１０に対して送信バッファポインタ，イネーブル，エンドパルス（Ｅｎｄ  Ｐｕｌｓｅ），方路情報（ＣＢＩＴ），マルチキャスト（Ｍｕｌｔ），無効信号（Ｉｎｖａｌｉｄ）のそれぞれが出力される。なお、これらのうち、フレーム先頭，イネーブル，方路情報，マルチキャスト，無効信号の各情報は、フレームデータと称される。
【００３９】
この送信バッファポインタは、外部メモリ書き込み制御部３０によって、送信すべきデータが書き込まれた外部メモリ５０の上位アドレスを表す。また、イネーブルは動作可能を表し、エンドパルスは送信バッファポインタの最後の位置を示す信号である。また、方路情報は送信バッファポインタの出力先の宛先を表す情報であり、無効信号は送信バッファポインタを無効にする信号であり、外部メモリ書き込み制御部３０が、バッファポインタに有効／無効を示す情報を付すようになっている。
【００４０】
マルチキャストは、送信すべきデータを複数の方路に対して同一データを出力することを表す信号である。ここで、同一データを含むフレームは、マルチキャストフレームと呼ばれる。このマルチキャストとは１対多通信を意味し、１対１通信のユニキャストと識別されるために出力されるようになっている。そして、ユニキャストのデータの場合は、ユーザからの方路情報はある一方路のみを表示し、マルチキャストのデータである場合は、ユーザからの方路情報は１６の方路を表示するようになっている。
【００４１】
一方、外部メモリ読み出し制御部１０から外部メモリ書き込み制御部３０に対して、返却バッファポインタ、イネーブル、抑制信号（ＷＳＴ：Ｗａｉｔ  Ｓｔａｔｕｓ）がそれぞれ出力される。この返却バッファポインタは外部メモリ５０からデータを読み出して不要となった送信バッファポインタを表し、イネーブルはその動作可能を表す。また、抑制信号はある方路に所定量を超える送信バッファポインタが蓄積されたときに、バッファポインタ管理メモリ３０ａに送信し、その方路に対しては送信バッファポインタの出力を停止させる信号である。
【００４２】
また、ＶＳＣ８７０から外部メモリ読み出し制御部１０に対して、ＡＣＫとイネーブル信号（ＲＴＭ：Ｒｅｔｒａｎｓｍｉｔ  Ｍｏｄｅ）とが出力されるようになっている。これらのＡＣＫとイネーブル信号とは、それぞれ、ＶＳＣ８７０が外部メモリ読み出し制御部１０から出力された接続要求を受信すると、その接続要求に対応する方路が接続可能なときに出力されるものである。
【００４３】
なお、外部ＦＩＦＯ部５１から外部メモリ読み出し制御部１０に対して送信すべきデータの記憶容量が飽和したことを示す飽和信号（ＦＩＦＯ飽和信号，ＸＡＦ［Ｘ  Ａｌｍｏｓｔ  Ｆｕｌｌ］）を出力するようになっている。
この飽和信号が’Ｈ’である場合、有効と判断され、一時的に送信バッファポインタが蓄積される。なお、以下の説明では、特に断らない限り、’Ｈ’と’Ｌ’との２種類の論理のうち、’Ｈ’であるとき（’Ｈ’にアサートされたとき）に有効と判断する。
【００４４】
図４（ｂ）は本発明の一実施形態に係るバッファポインタを説明するための図である。この図４（ｂ）には、ｎバイトごとに分割された主信号と、それらｎバイトごとに分割された各主信号にそれぞれ割り当てられた外部メモリ５０の上位アドレス（Ａ，Ｂ，Ｃと付したもの）および外部メモリ５０の下位アドレス（０，１，…，３０，３１と付されたもの）とが示されている。
【００４５】
そして、外部メモリ書き込み制御部３０（図３参照）は、主信号をｎバイトごとに分割して外部メモリ５０に書き込むと同時に、外部メモリ５０の上位アドレスをバッファポインタとして、外部メモリ読み出し制御部１０に対して送信する。また、外部メモリ読み出し制御部１０は、ユーザからのバッファポインタを後述する仮想キュー部１１で管理し、外部メモリ５０からその分割されて保持された主信号を読み出しする際に、そのバッファポインタに下位アドレスを付与し、絶対アドレスを得る。この絶対アドレスを管理することにより、管理信号の容量を軽減できる。
【００４６】
このように、ＶＳＣ８７０に対して送信すべきデータは、ｎバイト単位にブロック分割されて管理され、また、バッファポインタが用いられているので、外部メモリ５０を効率よく使用でき、また、本装置が送信すべきデータを受信するためのインターフェース部分の単純化が可能となり、回路構成の効率化が図れかつ最小化できるようになる。
【００４７】
これにより、送信すべきデータは、外部メモリ書き込み制御部３０に入力され、外部メモリ書き込み制御部３０にて、送信すべきデータは、外部メモリ５０に書き込まれ、同時に、その送信すべきデータを書き込みしたアドレスを示すバッファポインタが、外部メモリ読み出し制御部１０に対して入力される。そして、外部メモリ読み出し制御部１０は、接続要求をＶＳＣ８７０に対して送信し、そのＡＣＫに含まれる方路情報に基づき外部メモリ５０からバッファポインタが読み出され、送信すべきデータが、外部ＦＩＦＯ部５１に出力され、送信フォーマット形式にされた状態で保持されるのである。
【００４８】
次に、外部メモリ読み出し制御部１０の詳細について説明する。図３において、外部メモリ読み出し制御部１０は、仮想キュー部１１と、データ生成部２１と、２面ＦＩＦＯ部（複数面先入れ先出しメモリ部）３１とをそなえて構成されている。
仮想キュー部１１は、外部メモリ書き込み制御部３０から出力されたバッファポインタに含まれる方路情報に基づき面蓄積情報を出力するとともに、ＡＣＫに含まれる方路情報に対応するバッファポインタを出力しうるものであり、仮想的に先入れ先出し機能を発揮するようになっている。データ生成部２１は、仮想キュー部１１に接続され、接続要求がないことを示す無効接続要求と接続要求を示す有効接続要求とを含む送信フォーマット形式のデータを生成するものであり、２面ＦＩＦＯ部３１は、仮想キュー部１１に接続され、複数のバッファポインタのそれぞれに対応する読み出しアドレスを出力しうるものである。
【００４９】
図５は本発明の一実施形態に係る仮想キュー部１１のブロック図である。この図５に示す仮想キュー部１１は、読み出し側方路情報・イネーブル信号生成部１５と、仮想キューメモリ１４と、面蓄積情報管理部１２と、書き込み側方路情報・イネーブル信号生成部１３とをそなえて構成されている。この読み出し側方路情報・イネーブル信号生成部１５は、１６の方路側に設けられ、ＡＣＫに含まれる読み出しアドレスに関する情報を出力しうるものである。
【００５０】
また、仮想キューメモリ１４は、読み出し側方路情報・イネーブル信号生成部１５に接続され、バッファポインタを保持しうるものであり、各方路に応じてそれぞれ４面のメモリ面（メモリ領域）を有し、１７方路×４面を用意されている。また、面蓄積情報管理部１２は、読み出し側方路情報・イネーブル信号生成部１５と仮想キューメモリ１４とに接続され、読み出しアドレスに関する情報に対応する読み出し面に関する面蓄積情報を出力しうるものであり、１７方路を有する。さらに、書き込み側方路情報・イネーブル信号生成部１３は、外部メモリ書き込み制御部３０に接続され、外部メモリ書き込み制御部３０から出力されたデータを入力され、バッファポインタに関する情報を面蓄積情報管理部１２に書き込むものである。
【００５１】
図４（ｃ）は本発明の一実施形態に係る仮想キューメモリ１４の概念図であるが、この図４（ｃ）に示す仮想キューメモリ１４は、４個のＦＩＦＯメモリ１４ａを有し、書き込み側方路情報・イネーブル信号生成部１３は、これら４個のＦＩＦＯメモリ１４ａのいずれかに、データを書き込みうるようになっている。
図６は本発明の一実施形態に係る面蓄積情報管理部１２のブロック図である。この図６に示す面蓄積情報管理部１２は、接続制御部１７（Ｃｏｎｎｅｃｔｉｏｎ  ｍｕｌｔ）と、１６方路のそれぞれに対応して設けられた１６個の接続制御部１６（Ｃｏｎｎｅｃｔｉｏｎ＃０〜Ｃｏｎｎｅｃｔｉｏｎ＃１５）とをそなえるとともに、複数のデコーダ（ＤＥＣ）９０ａ，９０ｂと、２個のセレクタ（ＳＥＬ）９１が設けられている。また、複数のデコーダ９０ａ，９０ｂのうちの２個は、これらの出力が、２個のセレクタ９１に入力されるようになっており、それ以外のデコーダ９０ａ，９０ｂは、これらの出力が、接続制御部１６，１７に入力されるようになっている。
【００５２】
ここで、デコーダ９０ａは、エンドパルス、書き込みアドレスの一部、書き込みイネーブルの３種類の信号を入力され、所定のデコードをして、そのデコードにより、得られた値を上記の接続制御部１６又は１７に入力するものである。そして、デコーダ９０ｂは、読み出しアドレスの一部と、読み出しイネーブルとをそれぞれ入力されて、所望のアドレスを接続制御部１６又は１７に出力するものである。
【００５３】
また、１６個の接続制御部１６は、それぞれ、上記１６方路のうちの一つに対応し、書き込み側に設けられた複数面のメモリ面を管理するとともに、面蓄積情報を出力しうるものであって、第１接続制御部として機能しており、書き込み側面管理部１６ａと、読み出し側面管理部１６ｂと、面蓄積情報生成部１６ｃと、使用面数管理部１６ｄとをそなえて構成されている。
【００５４】
この書き込み側面管理部１６ａは、４面分のメモリ面の書き込みを管理し、設定信号（ＳＥＴ）を出力するものであり、読み出し側面管理部１６ｂは、４面分のメモリ面の読み出しを管理し、リセット信号（ＲＥＳＥＴ）を出力するものである。また、面蓄積情報生成部（マルチキャスト面蓄積情報生成部）１６ｃは、これら書き込み側面管理部１６ａと読み出し側面管理部１６ｂとに接続され、マルチキャストに関する面蓄積情報を生成して出力しうるものである。さらに、使用面数管理部１６ｄは、書き込み側面管理部１６ａの入力側と読み出し側面管理部１６ｂの入力側とのそれぞれに接続され、４面のメモリ面が使用されている数を保持しうるものである。すなわち、使用面数管理部１６ｄは、デコーダ９０ａ，９０ｂのそれぞれに接続され、これらのものから出力される信号に基づいて、使用されているメモリ面の数を管理するものである。
【００５５】
これにより、図５において、面蓄積情報管理部１２は、面蓄積情報＃０〜＃１５と、マルチキャスト面蓄積情報と、マルチキャストイネーブルとを出力するのである。次に、図７、図８を用いて、面蓄積情報管理部１２の読み出し／書き込みについて説明し、図９〜図１１を用いてマルチキャストにおける面蓄積情報管理部１２について説明する。
【００５６】
図７は本発明の一実施形態に係る面蓄積情報管理部１２のタイムチャートであり、この図７に示すタイムチャートは、面蓄積情報管理部１２が同一方路（Ｃｏｎｎｅｃｔｉｏｎ＃０）のみに対して書き込み／読み出しを行なっている場合のものである。ここで、図７に示すエンドパルス信号には、▲１▼，▲２▼を付してある。ここで、▲１▼および▲２▼は、書き込みアドレス［１０：６］で指定された方路について、書き込みイネーブルとエンドパルスとがいずれも有効である時点を表す。そして、これら▲１▼および▲２▼の各時点にて、書き込みアドレス［５：４］の２ビット値と蓄積面カウンタとがそれぞれインクリメントされる。ここで、蓄積面カウンタが０の場合は面蓄積情報＃０が’Ｈ’にされる。次に、時点▲２▼にて、蓄積面カウンタが３になると、抑制信号が時点▲３▼に’Ｈ’にされる。
【００５７】
そして、時点▲３▼は、読み出しアドレス［１０：６］で指定された方路に対して、読み出しイネーブルが有効である時点である。そして、これらの時点▲３▼にて、読み出しアドレス［５：４］がインクリメントされ、また、蓄積面カウンタがデクリメントされる。蓄積面カウンタが０になった場合は、面蓄積情報＃０が’Ｌ’にされる。
【００５８】
従って、バッファポインタは、いったん各宛先ごとに振り分けて管理され、本装置がＶＳＣ８７０からＡＣＫを受信することにより、ＡＣＫに含まれるバッファポインタが読み出され、その後、ＶＳＣ８７０に対してデータを送信する。これにより、ユーザが通信装置１００に各宛先ごとのバッファポインタを出力し、通信装置１００がそのバッファポインタを受信すると、通信装置１００は、ＶＳＣ８７０に対して有効接続要求を送信し、ＶＳＣ８７０がそのＡＣＫを通信装置１００に送信し、通信装置１００がそのＡＣＫに含まれる返却バッファポインタを抽出してはじめて、そのバッファポインタが使用される。一方、通信装置１００がＶＳＣ８７０に対してバッファポインタを送信しても、ＶＳＣ８７０が通信装置１００に対してその返却バッファポインタを含むＡＣＫを送信しない場合は、通信装置１００が送信したバッファポインタは、依然として保持される。
【００５９】
このため、ユーザにより入力されたバッファポインタが、本装置にて溢れることが回避され、バッファポインタの欠落を回避でき、かつ、バッファポインタの書き込みと、ＡＣＫによる読み出しとの時間ずれにかかわらず、スムーズな通信が可能となる。
また、同一宛先に対するバッファポインタが、連続していても、後にユーザからのバッファポインタの欠落を回避できる。
【００６０】
次に、図８を用いて、面蓄積情報管理部１２が無効信号を受信した場合の動作について説明する。図８は本発明の一実施形態に係る面蓄積情報管理部１２の他のタイムチャートであり、この図８に示す信号名は、図７に示すそれと同一である。また、この図８に▲１▼と付した時点においては、書き込みアドレス［１０：６］で指定された方路に対し、書き込みイネーブルとエンドパルスとがいずれも’Ｈ’であり、かつ、無効信号が’Ｈ’である。そして、これらの時点においては、書き込みアドレス［５：４］の２ビットと蓄積面カウンタとはいずれもインクリメントされない。さらに、抑制信号は’Ｌ’のままである。
【００６１】
なお、実用的には、同一方路のみならず、それ以外の方路に対して順番もランダムに受信し、制御が各方路に対して行なわれるようになっている。
このように、ユーザからのバッファポインタが、２ビットを用いて、各方路ごとにそれぞれ４面に振り分けて保持されることにより面管理されているので、ユーザからのバッファポインタの途中からバッファポインタ無効信号が受信されたときにも、その面に書き込みしている最中のバッファポインタが全て無効であることが容易に認識できる。従って、有効なバッファポインタを破損させることなく、シンプルな回路構成になりかつスムーズな通信が可能となる。
【００６２】
また、図６に示す接続制御部１７は、上記１６方路のそれぞれに対応し、書き込み側に設けられた複数面のメモリ面を管理するとともに、面蓄積情報を出力しうるものであって、第２接続制御部として機能している。さらに、接続制御部１７は、マルチキャスト用の制御回路としても機能している。
図９は本発明の一実施形態に係る接続制御部１７のブロック図である。この図９に示す接続制御部１７は、書き込み側面管理部１６ａと、読み出し側面管理部１６ｂと、面蓄積情報生成部１６ｃと、使用面数管理部１６ｄとをそなえるほか、接続制御部１７の入力側にはＥＸＯＲゲート１６ｅが設けられ、このＥＸＯＲゲート１６ｅに接続されたマルチキャスト用方路情報面管理書き込みカウンタ１６ｆ（以下、書き込みカウンタ１６ｆと称することがある）と、マルチキャスト用方路情報ＦＩＦＯメモリ（方路情報先入れ先出しメモリ）１６ｇと、マルチキャスト用方路情報面管理読み出しカウンタ１６ｈ（以下、読み出しカウンタ１６ｈと称することがある）とをそなえ、さらに、この読み出しカウンタ１６ｈには、ＥＸＯＲゲート１６ｉが接続されている。加えて、この接続制御部１７の入力側には、デコーダ９０ａおよび９０ｂが、それぞれ、接続されている。なお、これらのうち、上述したものと同一の符号を有するものは同一のもの又は同様の機能を有するものなので、重複した説明を省略する。
【００６３】
ここで、ＥＸＯＲゲート１６ｅは、マルチキャスト信号とデコーダ９０ａの出力とをＥＸＯＲ演算してその結果を出力するものであり、この機能は、例えばゲート回路によって実現される。そして、マルチキャスト用方路情報ＦＩＦＯメモリ１６ｇは、１６の方路情報を保持しうるものであり、方路情報を入力され、４面分の方路情報を保持しうるものであり、例えばＲＡＭ等を用いてこの機能が発揮される。書き込みカウンタ１６ｆは、マルチキャスト用方路情報ＦＩＦＯメモリ１６ｇに接続され、書き込みしたアドレスをカウントするものであり、また、ＥＸＯＲゲート１６ｅから出力された信号をカウントするようにもなっている。
【００６４】
また、ＥＸＯＲゲート１６ｉは、デコーダ９０ｂの出力と、面蓄積情報生成部１６ｃの出力とにそれぞれ接続され、これらの出力についてＥＸＯＲ演算をしてその結果を読み出しカウンタ１６ｈに出力するものである。読み出しカウンタ１６ｈは、ＥＸＯＲゲート１６ｉと、マルチキャスト用方路情報ＦＩＦＯメモリ１６ｇとに接続され、読み出したアドレスをカウントするものであり、ＥＸＯＲゲート１６ｉから出力された信号をカウントする。
【００６５】
さらに、面蓄積情報生成部１６ｃは、マルチキャストを受信したときは、優先的にそれらの処理をする。次に、図１０を用いて、書き込みカウンタ１６ｆ，読み出しカウンタ１６ｈ，マルチキャスト用方路情報ＦＩＦＯメモリ１６ｇについて説明する。ここで、図９に示す▲１▼，▲２▼，▲３▼の各番号は、それぞれ、図１０に示すものと対応している。
【００６６】
図１０は本発明の一実施形態に係るマルチキャストの優先処理を説明するためのタイムチャートである。なお、このタイムチャートの信号名で、上述したものと同一の符号を有するものは同一のものを表す。この図１０において、入力される方路情報は、Ｃ１，Ｃ２，Ｃ３，Ｃ４であって、この順番に、入力されている。この図１０に示す▲１▼と付したマルチキャスト用方路情報面管理書き込みカウンタは、エンドパルスが’Ｈ’にされたときに、インクリメントされる。そして、上記のＣ１〜Ｃ４のデータは、出力データとして、接続要求に、挿入されている。
【００６７】
また、▲２▼と付したマルチキャスト用方路情報面管理読み出しカウンタは、ＶＳＣ８７０から出力されたＡＣＫを本装置が受信したときに、インクリメントされる。そして、このときに読み出されるデータは、▲３▼と付したマルチキャスト方路情報である。また、その下側には、出力データ（送信フォーマット）が示されており、この出力データには、Ｃ１〜Ｃ４がそれぞれ挿入されている。
【００６８】
このように、マルチキャストのときは、方路情報が入力された順番に、Ｃ１〜Ｃ４がそれぞれ出力されるので、先入れ先出し機能が実現されるのである。
図１１は本発明の一実施形態に係る面蓄積情報管理部１２のタイムチャートであり、面蓄積情報管理部１２がマルチキャストを受信したときの処理を示している。なお、このタイムチャートの信号名で、上述したものと同一の符号を有するものは同一のものを表す。
【００６９】
図１０と同様に、図１１に示すエンドパルスが、データ取り込み完了のタイミングを表し、このエンドパルスが’Ｈ’になっているところにてトリガがかけられている。そして、面蓄積情報管理部１２は、方路情報［１５：０］を監視して、＃０〜＃１５までのいずれかを宛先とする送信バッファポインタが出力されたか否かを知るのである。また、この図１１には、付した数字は時点を表し、接続制御部１６のうち＃０を単に＃０と略記して説明する。
【００７０】
まず、方路情報［１５：０］の値１（＃０を表す）の出力により、１と付した時点（以下、時点１のように表現する）にて、＃０宛の面蓄積情報が出力され、時点２にて、面蓄積情報管理部１２は、接続要求［１５：０］に１を出力し、時点３にて、＃０の読み出し要求（ＡＣＫ）が受信される。ここで、マルチキャストの面蓄積情報を見ると、時点４では、’Ｌ’であって未だマルチキャストが受信されていない。このため、面蓄積情報管理部１２は、時点５の読み出しイネーブルにより、時点６にて＃０を読み出す。
【００７１】
続いて、時点７にて、方路情報［１５：０］の値２（＃１を表す）の出力により、時点８にて、＃１宛の面蓄積情報が出力され、時点９にて、＃１の読み出し要求（ＡＣＫ）が受信される。
次に、時点１０においては、マルチキャストが’Ｈ’になっているので、時点１１にて、マルチキャストの面蓄積情報が出力され、また、この時点１０においては、＃０，＃１への読み出し要求（ＡＣＫ＝０，１）が受信されている。このため、時点１２において、マルチキャストが優先的に読み出される。
【００７２】
また、時点１３，１４，１５は、マルチキャストが受信されていないので、＃０および＃１への読み出し要求が出力され、各方路が読み出される。
続いて、時点１６においては、書き込みイネーブルとエンドパルスとがいずれも有効であり、かつ、マルチキャストが有効なので、書き込みアドレス［１０：６］により指定された方路に対し、時点１７にて、マルチキャスト面蓄積情報が出力される。そして、時点１８にてそのときの方路情報がマルチキャスト接続要求として出力され、時点１９にて、マルチキャストが読み出される。
【００７３】
このように、マルチキャストのデータである場合は、同一データが複数の方路に送信されるため、通信可能な情報量を考慮すると、ユニキャストのデータが本装置に残っている場合でも、マルチキャストのデータを優先的に送信することにより通信効率が向上する。
次に、図５に示す書き込み側方路情報・イネーブル生成部１３について、図１２を用いて説明する。
【００７４】
図１２は本発明の一実施形態に係る書き込み側方路情報・イネーブル生成部１３のブロック図である。この図１２に示す書き込み側方路情報・イネーブル生成部１３は、上位書き込みアドレス生成部１３ａと、下位書き込みアドレス生成カウンタ１３ｂと、書き込みイネーブル生成部１３ｃと、５個のタイミング調整部１３ｄとをそなえて構成されている。
【００７５】
ここで、上位書き込みアドレス生成部１３ａは、書き込みアドレス［１０：６］を生成し出力するものであり、下位書き込みアドレス生成カウンタ１３ｂは、書き込みアドレス［３：０］を生成して出力するものであり、また、書き込みイネーブル生成部１３ｃは、書き込みイネーブルを生成して出力するものである。さらに、５個のタイミング調整部１３ｄは、いずれも、入力データのタイミングを調整して出力するものである。
【００７６】
これにより、入力データである無効信号，マルチキャスト，エンドパルスおよび送信バッファポインタのそれぞれについては、タイミング調整部１３ｄにて、タイミングを調整され、無効信号，マルチキャスト，エンドパルスおよび書き込みデータとして出力される。また、方路情報は、タイミング調整部１３ｄにてタイミングを調整されて出力されるとともに、上位書き込みアドレス生成部１３ａにて書き込みアドレス［１０：６］が生成され出力される。さらに、イネーブルは、下位書き込みアドレス生成カウンタ１３ｂに入力され、このイネーブルに基づいて書き込みアドレス［３：０］が生成され、書き込みイネーブル生成部１３ｃにて、書き込みイネーブルが生成されて出力される。
【００７７】
次に、図５の読み出し側方路情報・イネーブル信号生成部１５について、図１３を用いて説明する。図１３は本発明の一実施形態に係る読み出し側方路情報・イネーブル信号生成部１５のブロック図であり、この図１３に示す読み出し側方路情報・イネーブル信号生成部１５は、ＡＣＫデコード処理部１５ａと、送信接続要求履歴情報生成部１５ｂと、マルチキャスト優先処理・一致比較処理部１５ｃと、一致接続先読み出しアドレス送出部１５ｄと、受信ＡＣＫエラー検出部１５ｅとをそなえて構成されている。
【００７８】
ここで、ＡＣＫデコード処理部１５ａは、ＶＳＣ８７０から送信されるイネーブルが有効なときに、ＡＣＫをデコードしてマルチキャスト優先処理・一致比較処理部１５ｃに対して出力するものである。
そして、送信接続要求履歴情報生成部１５ｂは、有効接続要求の送信履歴を保持し方路情報の値やその最小値等の履歴情報を生成して出力するものである。また、未接続の方路を設定した有効接続要求が、ＶＳＣ８７０に対して送信されると、ＶＳＣ８７０は接続要求コード１５を示して送信するようになっている。
【００７９】
従って、ＶＳＣ８７０が通信装置１００に対して、未接続の相手先であるにもかかわらず、ＡＣＫを送信し、通信装置１００がそのままＡＣＫの示す方路のバッファポインタを読み出した場合でも、バッファポインタの管理情報が不一致となることが防止される。
また、マルチキャスト優先処理・一致比較処理部１５ｃは、ＡＣＫデコード処理部１５ａと、送信接続要求履歴情報生成部１５ｂとのそれぞれに接続され、保持された特定値とＡＣＫに含まれる方路情報が示す特定値とに基づいて、送信接続要求履歴情報生成部１５ｂに保持された最小値に対応する方路に対応したバッファポインタを読み出すものである。
【００８０】
さらに、このマルチキャスト優先処理・一致比較処理部１５ｃは、１対１通信のユニキャストと１対多通信のマルチキャストとを識別し、マルチキャストのバッファポインタが受信されると、マルチキャストのデータを優先して送信するようになっている。
このユニキャストと、マルチキャストとの切り替えは、本装置が、ＶＳＣ８７０に対して出力するデータに、いずれかを選択して設定することによって、行なわれる。ここで、ユニキャストの場合は、その接続宛先は、ある一方路を示し、マルチキャストの場合は、その接続宛先が複数方路を示している。このため、マルチキャストの場合は、同一データを複数の方路に送信しなければならず、通信可能な情報量を考慮すると、ユニキャストのデータが本装置に残っている場合においても、優先的にマルチキャストのデータを送信することにより通信効率が向上する。
【００８１】
図１４は本発明の一実施形態に係るマルチキャスト優先処理・一致比較処理部１５ｃを説明するためのフローチャートである。
まず、ＡＣＫがデコードされ（ステップＳ１）、ステップＳ２において、マルチキャストの面蓄積情報が有効の場合は有効と付されたルートを通り、ステップＳ４において、デコードされたＡＣＫにかかわらず、その方路の読み出し要求が出力され、ステップＳ４ｚにおいて、マルチキャストのバッファポインタが読み出される。
【００８２】
また、ステップＳ２において、マルチキャストに対する面蓄積情報が無効の場合、無効と付したルートを通り、ステップＳ３において、接続要求履歴情報（＃０−＃１５）と、デコードされたＡＣＫ（＃０−＃１５）とが比較される。これらが一致すれば、一致と付されたルートを通り、ステップＳ４、ステップＳ４ｚの処理が行なわれ、ステップＳ３において、比較結果が一致しなければ、不一致と付されたルートを通る。従って、マルチキャストの場合は、優先的に処理される。
【００８３】
さらに、ステップＳ５において、デコードされたＡＣＫが未接続コードを示す１５と一致するか否かが比較され、ここで、一致すれば、ステップＳ５の一致と付されたルートを通り、ステップＳ６において、最小値の方路の読み出し要求が出力され、送信接続要求履歴情報（＃０−＃１４）のうち、最小値が割り当てられた方路に対してバッファポインタが読み出される。
【００８４】
ステップＳ５において、一致するコードがない場合は、未接続コード１５のＡＣＫと判断され、不一致ルートを通り、ステップＳ７において、デコードされたＡＣＫと、送信接続要求履歴情報（＃０−＃１５）とが不一致であり、ＡＣＫエラーと検出されて、アラームが出力される。
さらに、一致接続先読み出しアドレス送出部１５ｄ（図１３参照）は、読み出しアドレス［１０：６］と読み出しアドレス［３：０］とデータラッチパルスとを出力するものであり、受信ＡＣＫエラー検出部１５ｅは、ＡＣＫエラーを検出してＡＣＫエラーを出力するものである。そして、このＡＣＫエラーは、エラー通知部（図示省略）により検出されて、エラー処理が行なわれる。
【００８５】
このように、自動的に未接続であった接続要求の履歴に保持された最小値の相手方に対応したバッファポインタが読み出され、ＶＳＣ８７０からの異常ＡＣＫを受信したときにも本装置が異常動作を起こさずに、正常なバッファポインタを欠落させることなく、スムーズな通信が可能となる。
また、このように、マルチキャストのバッファポインタを入力されると、本装置に、未だ、ユニキャストのデータが残っていても、マルチキャストのデータを優先的に送信するので、マルチキャストの有効接続要求が、強制的に送信される。
【００８６】
これにより、図５において書き込み手順は、まず、書き込み側方路情報・イネーブル信号生成部１３が、送信バッファポインタを受信すると、同時に受信した方路情報に基づいて書き込みアドレスの上位（書き込みアドレス［１０：６］）と、書き込みアドレスの下位（書き込みアドレス［３：０］）と、書き込みイネーブルとをそれぞれ仮想キューメモリ１４に対して出力する。
【００８７】
そして、面蓄積情報管理部１２において、書き込みアドレス［１０：６］と書き込みイネーブルとに基づいて、その方路に対する書き込み使用面情報（書き込みアドレス［５：４］）と、１６方路のそれぞれに対応した面蓄積情報＃０〜＃１５と、マルチキャスト面蓄積情報とが出力される。
また、３面以上のメモリにデータが書き込まれている場合は、その方路に対して抑制信号が接続先の通信装置に出力される。これにより、その相手方通信装置が、その方路に対する送信バッファポインタの送信を停止させる。
【００８８】
このように、送信バッファポインタが、仮想キューメモリ１４に方路ごとに４面管理されて書き込まれる。
一方、図５において読み出し手順は、まず、ＶＳＣ８７０から出力されたＡＣＫが、イネーブルが有効時に受信したとき、読み出し側方路情報・イネーブル生成部１５は受信したＡＣＫをデコードし、読み出し上位アドレス（以下、読み出しアドレス［１０：６］と称することがある）、読み出し下位アドレス（以下、読み出しアドレス［３：０］と称することがある）、イネーブル（以下、読み出しイネーブルと称することがある）をそれぞれ出力する。
【００８９】
そして、読み出しアドレス［１０：６］と読み出しイネーブルとに基づいて面蓄積情報管理部１２にて、その方路について読み出すメモリ面蓄積情報（以下、読み出しアドレス［５：４］と称することがる）を仮想キューメモリ１４に対して出力する。
このように、仮想キューメモリ１４からバッファポインタが方路ごとに読み出される。
【００９０】
図１５は本発明の一実施形態に係るデータ生成部２１のブロック図である。この図１５に示すデータ生成部２１は、パリティチェック部２１ａと、フレーム挿入部（ＭＵＸ）２１ｂと、セレクタ（ＳＥＬ）２１ｃと、固定値出力部（固定値）２１ｄとをそなえて構成されている。ここで、パリティチェック部２１ａはデータ（主信号）を入力され、パリティチェックし、その結果をＳＴとしてフレーム挿入部２１ｂに出力するものである。また、セレクタ２１ｃは仮想キュー部１１から入力されたデータ送受信装置（図１参照）を識別する信号として、面蓄積情報＃０〜＃１５の各信号と、マルチキャスト接続要求とのいずれかを選択し接続要求としてフレーム挿入部２１ｂに出力するものである。さらに、固定値出力部２１ｄは、フレームの切れ目を表す固定値ヘッダをフレーム挿入部２１ｂに入力するものである。
【００９１】
また、フレーム挿入部２１ｂは、状態信号（ＳＴ：Ｓｔａｔｕｓ），固定値ヘッダ，接続要求のそれぞれを入力され、これらをフレームに挿入し、さらに、ビットが全て’０’である無効な接続要求（以下、無効接続要求と称することがある）を出力した後に有効な接続要求（以下、有効接続要求と称することがある）を受信したときは、直ちにその有効接続要求を自ら送信する機能をも有する。
【００９２】
その無効接続要求を送信する２種類のタイミングについて、図１６に示すタイムチャートを参照して説明する。図１６および図１７はそれぞれ本発明の一実施形態に係る無効接続要求の送信時のタイムチャートである。ここで、図１６に示すものは、ユーザ側から送信されたデータフレームを受信中に、有効接続要求を送信する場合のものであり、図１７に示すものは、データフレームを相手方に送信後に、有効接続要求を送信する場合のものである。なお、これらの図１６，図１７のそれぞれに示すＰ０〜Ｐ３と付したものは、４ビットデータを表し、これら４ビットにより、方路情報＃０〜＃１５までの１６宛先が決定されるのである。さらに、図１７に示す＃ｋ−１（ｋは１以上１６以下の自然数）は、＃０以外の残りの通信装置１００を意味する。
【００９３】
この図１６に示す方路０（＃０）宛先の送信フォーマット形式は、所定の方路に対するデータに挿入する接続要求に設定すべき方路情報がなく、無効接続要求を送信した直後のとき、あるいは、データの送信が完了していないときのものである。そして、データ（Ｄａｔａ）のほか、全てが０の無効接続要求と方路１（＃１）宛先の有効接続要求とを有する。また、方路１（＃１）宛先のフレームは、全てが０の無効接続要求を有する。
【００９４】
そして、相手方において、その受信部（図示省略）が、この送信されたフレームを受信すると、このデータに含まれる、無効接続要求と有効接続要求との２領域を論理和するようになっている。これにより、送信側は、無効接続要求が送信された場合において、有効接続要求を重畳して送信できるようになる。
図１７に示す送信フォーマット形式は、ユーザから、本装置が新たにバッファポインタを入力されたとき、無効接続要求を送信した直後のものであって、データを全て送出し切っていない場合のものである。
【００９５】
従って、データ生成部２１が、１６方路に対して送信すべきデータを送信できるように構成され、送信すべきデータを出力しているときに受信した他のバッファポインタが含む方路に対して接続要求を出力するように構成されたことになる。
これにより、接続要求に示されている接続方路の接続状況を確認して、本装置は、ＶＳＣ８７０に対してＡＣＫを送信できる。また、このようなシーケンスにより、本装置にバッファポインタが全くない状態において、本装置がユーザからの所定宛先のバッファポインタを入力されると、本装置は自らバッファポインタの蓄積状態を検出し、その接続要求先を設定した有効接続要求を自己発生によりＶＳＣ８７０に対して送信する。
【００９６】
そして、このように、再度方路を設定した有効接続要求をデータ中に挿入し、ＶＳＣ８７０に対して送信することにより、接続が一度遮断されることなくスムーズかつ効率のよい通信が行なえる。また、このように、早期に接続要求し、ＡＣＫを受信することでスムーズな通信が可能となる。
次に、図３に示す２面ＦＩＦＯ部３１を、図１８により説明する。
【００９７】
図１８は本発明の一実施形態に係る２面ＦＩＦＯ部３１のブロック図である。この図１８に示す２面ＦＩＦＯ部３１は、仮想キュー部１１に接続され、２種類のバッファポインタのそれぞれに対応する読み出しアドレスを出力しうるものであって、第１面メモリ３１ａ，第２面メモリ３１ｂ，書き込み側面切り替え部３１ｃ，読み出し側面切り替え部３１ｄ，２面ＦＩＦＯ書き込みアドレスカウンタ３１ｅ，デコーダ３１ｆ，３１ｈ，２面ＦＩＦＯ読み出しアドレスカウンタ３１ｇ，セレクタ（ＳＥＬ）３１ｉ，ＥＸＯＲゲート３１ｊをそなえて構成されている。なお、２面ＦＩＦＯ部３１の機能もメモリ等により実現される。
【００９８】
ここで、第１面メモリ３１ａと第２面メモリ３１ｂとは、それぞれ、バッファポインタを保持しうるものであり、例えばＲＡＭを用いて複数の面メモリとしてその機能が実現される。そして、デコーダ３１ｆ，３１ｈは、それぞれ、カウンタ値をデコードして所望の値を出力するものであり、セレクタ３１ｉは，第１面メモリ３１ａおよび第２面メモリ３１ｂのうちの一方からデータを選択して出力するものであり、また、ＥＸＯＲゲート３１ｊは、セレクタ３１ｉとデコード３１ｈとに接続され、これらの出力をＥＸＯＲして出力するものである。
【００９９】
そして、書き込み側面切り替え部３１ｃは、これら第１面メモリ３１ａ，第２面メモリ３１ｂにそれぞれ接続され、データを書き込むべく、これらの面メモリを切り替えうるものである。具体的には、書き込み側面切り替え部３１ｃは、第１面メモリ３１ａに第１面書き込み側面切り替え信号を入力し、また、第２面メモリ３１ｂに第２面書き込み側面切り替え信号を入力するものである。これにより、書き込み側面切り替え部３１ｃは、バッファポインタを書き込むメモリ面を切り替え制御するのである。
【０１００】
具体的には、書き込み側面切り替え部３１ｃは、ＡＣＫを受信すると、第１面書き込み側面切り替え信号，第２面書き込み側面切り替え信号を交互に有効にし、いずれかのメモリ面を有効にし、その有効にしたメモリ面にバッファポインタを書き込むのである。また、書き込み側面切り替え部３１ｃは、ヘッダを送信した場合、’Ｈ’になっているメモリ面についてのイネーブルを’Ｌ’にする。
【０１０１】
さらに、読み出し側面切り替え部３１ｄは、第１面メモリ３１ａ，第２面メモリ３１ｂのそれぞれに接続され、データを読み出すべく、これらの面メモリを切り替えうるものであり、具体的には、第１面メモリ３１ａに第１面読み出し側面切り替え信号を入力し、また、第２面メモリ３１ｂに第２面読み出し側面切り替え信号を入力するようになっている。これにより、読み出し側面切り替え部３１ｄは、バッファポインタから読み出すメモリ面を切り替え制御するのである。
【０１０２】
そして、２面ＦＩＦＯ書き込みアドレスカウンタ３１ｅは、書き込み側面切り替え部３１ｃに接続され、書き込みしたアドレスをカウントするものである。また、２面ＦＩＦＯ読み出しアドレスカウンタ３１ｇは、読み出し側面切り替え部３１ｄに接続され、読み出したアドレスをカウントし、外部メモリ読み出し制御部１０に対して送信すべきデータの記憶容量が飽和したことを示す飽和信号に基づきこれらの面メモリのうちのいずれか一つの読み出しを停止しうるものであり、外部ＦＩＦＯ部５１から飽和信号を入力されるようになっている。
【０１０３】
図１９は２面ＦＩＦＯ部３１の動作を説明するためのタイムチャートである。この図１９の最上段には、ＶＳＣ８７０に対して出力されたフレームの内容が示されている。
そして、２面ＦＩＦＯ書き込みアドレスカウンタ３１ｅは、この飽和信号が’Ｌ’（ＦＩＦＯが飽和状態）になった場合、第１面メモリ３１ａと第２面メモリ３１ｂとのうちのバッファポインタが残っている方のメモリ動作を停止させる。また、このフレームの最後尾にあるヘッダが送信し終わると、図１９に▲１▼と付された時点において、’Ｈ’になっている第２メモリについての２面イネーブルが、’Ｌ’にされる。これにより、外部メモリ５０に保持されたデータの読み出しが停止する。
【０１０４】
また、読み出しを停止させた状態において、接続要求の送信後に停止した場合は、ＶＳＣ８７０からＡＣＫが送信され、仮想キュー部１１からバッファポインタが読み出される。従って、現在使用しているメモリ面とは異なるメモリ面のイネーブルを有効にすることによりデータの欠落を回避している。
さらに、時点▲２▼において、飽和信号が、’Ｌ’になり、外部ＦＩＦＯ部５１から出力される飽和信号に、バッファポインタが残っている側のＦＩＦＯメモリが全て停止し、図３に示す外部メモリ５０からの読み出しが停止される。この状態にて、接続要求が送信された後に、停止した場合は、ＶＳＣ８７０から本装置に対してＡＣＫが送信され、仮想キュー部１１からバッファポインタが読み出される。ここで、現在使用されている面とは異なる面のイネーブルが有効になるようにされている。
【０１０５】
ＶＳＣ８７０にデータが出力されてデータＦＩＦＯ部３０ｂ（図８参照）に空き容量が生じれば、飽和信号が有効となり、通常動作に戻る。
図２０は２面ＦＩＦＯ部３１の動作を説明するための他のタイムチャートである。この図２０に示すバッファポインタは、Ａ，Ｂ，Ｃ，Ｄ，Ｅの５種類であって、２面ＦＩＦＯ部３１に入力されたときの信号が表示されている。ここで、Ａ，Ｂ，Ｃの３種類は、１面に書き込まれており、Ａ，Ｂ，Ｃのエンドパルスが入力されると、書き込み切り替え信号が２面に切り替わり（▲１▼，▲２▼と付したところ参照）、Ｄ，Ｅは、２面に書き込まれる（▲３▼，▲４▼と付したところ参照）。なお、読み出し面切り替え信号は、１面が’Ｈ’で２面は’Ｌ’となっており、返却バッファポインタのＢ，Ｃが受信されたときも同様である。
【０１０６】
そして、この図２０の下部に示す返却バッファポインタのＡが受信されると、Ａが書き込まれている１面のデータが読み出される。また、Ｐと付したところにおいては、出力データの接続要求には、Ａ，Ｂ，Ｃが挿入されている。なお、ＣＲＱが挿入されるときに、下位アドレスのカウンタが１ビットだけ停止される。さらに、返却バッファポインタのＤが受信されると、読み出し面は、２面に切り替わる。そして、Ｑと付したところにおいては、出力データの接続要求には、Ｄ，Ｅが挿入される。なお、飽和信号が’Ｈ’にされている間は、下位アドレスのカウンタが停止される。
【０１０７】
また、バッファポインタが示すデータが、送信フォーマットのフレームに変換されるのが終了すると、そのバッファポインタは返却バッファポインタとして、外部メモリ書き込み制御部３０に対して送信される。
このように、本装置は、ＡＣＫに含まれる、読み出されたバッファポインタが、さらに、２面ＦＩＦＯ部３１内のメモリが２面設けられて管理され、読み出しに使用されていないバッファポインタが残っている面以外のメモリ面に対しては、ＡＣＫに含まれる読み出されたバッファポインタが書き込まれる。
【０１０８】
そして、このように、バッファポインタの欠落が回避され、スムーズな通信が行なえるようになる。
さらに、図３に示す外部メモリ書き込み制御部３０を図２１により説明する。図２１は本発明の一実施形態に係る外部メモリ書き込み制御部３０のブロック図である。この図２１に示す外部メモリ書き込み制御部３０は、同一の方路宛の他のバッファポインタを外部メモリ５０に書き込むべく、方路情報ごとに４面のメモリ面を割り当てるようになっている。
【０１０９】
そして、外部メモリ書き込み制御部３０は、１６の方路の側から出力されたＡＣＫに含まれるバッファポインタに関する情報を保持するバッファポインタ管理メモリ３０ａを設け、このバッファポインタ管理メモリ３０ａに基づき読み出されていないバッファポインタに関する情報を保持する先入れ先出し方式に用いたメモリ面に、ＡＣＫに含まれるバッファポインタを書き込むようになっている。
【０１１０】
この外部メモリ書き込み制御部３０は、バッファポインタ管理メモリ３０ａと、データＦＩＦＯ部３０ｂと、分割読み出しカウンタ３０ｃと、デコーダ３０ｄ，３０ｅと、分割書き込みカウンタ３０ｆと、制御信号生成部３０ｇとをそなえて構成されている。なお、図３にはバッファポインタ管理メモリ３０ａのみが表示されている。
【０１１１】
ここで、バッファポインタ管理メモリ３０ａは、使用されたポインタと未使用のポインタとを管理するものであり、具体的には外部メモリ読み出し制御部１０の仮想キュー部１１から入力される返却バッファポインタを保持するとともに、仮想キュー部１１に対して送信バッファポインタを入力するものである。
また、データＦＩＦＯ部３０ｂは、送信すべきデータを一時的に保持し、所定のタイミングにて外部メモリ５０に書き込みデータを出力するものであり、分割読み出しカウンタ３０ｃは、外部メモリ５０に対して書き込みアドレス（下位）を出力する３２進カウンタである。
【０１１２】
デコーダ３０ｄ，３０ｅは、それぞれ、値を変換して出力するものである。分割書き込みカウンタ３０ｆは、フレーム先頭信号（ＳＯＦ）を入力され、書き込みした値をカウントする３２進カウンタである。そして、このフレーム先頭信号の受信により、分割書き込みカウンタ３０ｆがカウントを開始し、イネーブルが有効になっている期間、カウントがインクリメントされるようになっている。また、分割書き込みカウンタ３０ｆは、デコーダ３０ｄにてデコードされ、そのデコード値に基づいて、上記フレームデータの中から、方路情報，マルチキャストが選択されて、本装置に対して出力されるのである。
【０１１３】
具体的には、分割値（例えば３２ビットごと）になると、イネーブルとバッファポインタとが出力されるようになっている。
従って、外部メモリ書き込み制御部３０が、バッファポインタとして、送信すべきデータをｎバイト単位に分割して書き込みしたアドレスの先頭部分を割り当てるように構成されたことになる。
【０１１４】
換言すれば、本装置においては、送信すべきデータは、内部に取り込まれて管理されておらず、外部に設けられたメモリに書き込まれ、そして、本装置はその外部のメモリをｎバイト単位にブロック分割したときのメモリ絶対アドレスの先頭のみ（バッファポインタ）を受信し、そのバッファポインタを接続方路情報ごとに保持している。
【０１１５】
加えて、書き込み制御信号生成部３０ｇは、データＦＩＦＯ部３０ｂに接続され、方路情報とマルチキャストと無効信号とをそれぞれ生成して出力するものである。
また、この図２１には、▲１▼〜▲４▼と付されたものが、表示されており、これらについて、マルチキャストフレームを検出したときの動作例を、図２２に示すタイムチャートを用いて説明する。
【０１１６】
図２２は本発明の一実施形態に係るマルチキャストフレーム検出時のタイムチャートである。この図２２に示す信号名のうち、バッファポインタ管理書き込みカウンタ▲１▼は、バッファポインタ管理メモリ３０ａにバッファポインタが書き込まれるごとに、カウントされる。また、分割書き込みカウンタ▲２▼は、書き込みするごとにカウントし続ける。さらに、バッファポインタ管理読み出しカウンタ▲３▼は、読み出しするごとにカウントされる。また、分割読み出しカウンタ値が３１になったところで、イネーブルが有効にされ、このときのバッファポインタ管理読み出しカウンタの値が、バッファポインタとして出力される。ここで、同時に、方路情報と、マルチキャストとが出力される。なお、抑制信号が有効にされると（Ｒと付したところ）、その期間は、読み出し動作が一時的に停止される。そして、このバッファポインタは、送信された後は、返却バッファポインタとして返却される。
【０１１７】
このように、ＶＳＣ８７０を介してデータを送信するときの制御用の情報が、最小かつ単純でシンプルになる。従って、回路構成の効率化が実現され、また、スムーズな通信ができるようになる。
さらに、ＶＳＣ８７０に対する送信データが、ｎバイト単位にブロック分割されて管理されるので、送信データを本装置にて受信するためのインターフェースの単純化ができ、やはり回路の最小化が行なえる。
【０１１８】
このように、本装置が、バッファポインタを送信すると、そのバッファポインタと同一値を有する返却バッファポインタが受信されるまで、その送信したバッファポインタは使用されない。
上述の構成により、本発明の通信装置１００の動作を、図２３，図２４を参照して詳述する。図２３は本発明の一実施形態に係る通信装置１００の動作を説明するための図である。まず、図２３に示す外部メモリ書き込み制御部３０のバッファポインタ管理メモリ３０ａがフレームデータを入力されると、外部メモリ５０にそのフレームデータを書き込むための書き込みアドレスを生成し、外部メモリ５０にフレームデータを書き込む。
【０１１９】
そして、外部メモリ読み出し制御部１０に対してフレームデータを書き込んだ上位アドレスを示す送信バッファポインタと、送信バッファポインタのイネーブルと、エンドパルスと、送信バッファポインタの方路情報と、マルチキャストと、無効信号とがそれぞれ出力される。
一方、外部メモリ読み出し制御部１０の仮想キュー部１１が，これらの送信バッファポインタ／イネーブル／エンドパルス／方路情報／マルチキャストを受信すると、その方路情報に示された方路に対する面蓄積情報が直ちに送信され、データ生成部２１から外部ＦＩＦＯ部５１を介してＶＳＣ８７０に対して、接続要求が送信される。
【０１２０】
ここで、外部メモリ読み出し制御部１０が受信した送信バッファポインタは方路ごとに面管理されて仮想キュー部１１の内部メモリに蓄積される。また、ある方路に一定以上の数の送信バッファポインタが蓄積されると、抑制信号がバッファポインタ管理メモリ３０ａに送信され、これにより、バッファポインタ管理メモリ３０ａに対して、その方路への送信バッファポインタを出力しないように通知する。
【０１２１】
さらに、ＶＳＣ８７０が外部メモリ読み出し制御部１０から出力された接続要求を受信すると、その接続要求に対応する方路が接続可能なときは、その方路に対するＡＣＫと有効なイネーブルとを本装置に送信する。
外部メモリ読み出し制御部１０の仮想キュー部１１がＡＣＫを受信すると、その方路に対する送信バッファポインタが内部メモリより読み出され、その送信バッファポインタが２面ＦＩＦＯ部３１に対して出力される。また、外部メモリ５０から読み出されて読み出しアドレスとして使用した送信バッファポインタは、返却バッファポインタとして、仮想キュー部１１からバッファポインタ管理メモリ３０ａに対して送信される。
【０１２２】
また、２面ＦＩＦＯ部３１は、仮想キュー部１１から出力された送信バッファポインタを受信すると、外部メモリ５０に対して読み出しアドレスを出力する。また、ＦＩＦＯ飽和信号が有効である場合、２面ＦＩＦＯ部３１は、一時的に送信バッファポインタを蓄積する。
そして、外部メモリ５０にて読み出されたデータは、外部メモリ読み出し制御部１０のデータ生成部２１にて、フレーム情報と接続要求とが付加されて、外部ＦＩＦＯ部５１に対して送信される。
【０１２３】
図２４は本発明の一実施形態に係る通信装置１００とＶＳＣ８７０との間の送受信シーケンスを示す図であり、この図２４に示す▲１▼〜▲３▼は、図２３に示す▲１▼〜▲３▼に対応している。このシーケンスは、送信側の外部メモリ書き込み制御部３０と、受信側の外部ＦＩＦＯ部５１との間におけるものである。また、この図２４に示すＡ，Ｂと付したものは、それぞれ、相手方通信装置を表し、α，βと付したものは、それぞれ、送信すべきデータを表す。
【０１２４】
まず、送信側の外部メモリ書き込み制御部３０が受信側の外部ＦＩＦＯ部５１に対して接続要求を送信し（ステップ▲１▼）、外部ＦＩＦＯ部５１がＡと接続できる接続許可を送信してから（ステップ▲２▼）、外部メモリ書き込み制御部３０が本来送信すべきデータαを外部ＦＩＦＯ部５１に対して送信する（ステップ▲３▼）。その後、送信が完了すると、外部メモリ書き込み制御部３０は、接続相手方Ａに対して接続断要求を送信し（ステップ▲４▼）、一連の動作が終了する。また、異なる宛先や同一宛先に再度接続する場合も、同様に、外部メモリ書き込み制御部３０は、接続相手方Ｂに対して接続要求を送信し（ステップ▲５▼）、外部ＦＩＦＯ部５１が接続相手方Ｂと接続できるＡＣＫ（Ｂ接続許可）を送信してから（ステップ▲６▼）、外部メモリ書き込み制御部３０がデータβを外部ＦＩＦＯ部５１に対して送信し（ステップ▲７▼）、送信完了により外部メモリ書き込み制御部３０は接続相手方Ｂに対して接続断要求を送信する（ステップ▲８▼）。
【０１２５】
このように、再度、異なる宛先や同一宛先に接続要求するときにも、同一手順を省くことができ、大幅に煩雑さが解消される。
また、本装置は、接続要求を送信する場合にも、送信データの間に優先させて出力することができる。
このように、バッファポインタがいったん、各宛先ごとに振り分けて管理され、ＡＣＫに含まれるバッファポインタを読み出して、ＶＳＣ８７０に対して有効接続要求を送信し、その後、ＶＳＣ８７０から送信されたその接続要求に対するＡＣＫを受信したときにはじめて、送信フォーマットのデータが本装置からＶＳＣ８７０に対して送信される。また、本装置が、ＶＳＣ８７０に対して有効接続要求を送信し、そのＡＣＫが送信されない場合には、そのバッファポインタは使用されないので、バッファポインタが溢れることなく処理できる。
【０１２６】
このため、ユーザからのバッファポインタの欠落を回避でき、かつ、バッファポインタの書き込みと、ＡＣＫによる読み出しとの時間ずれにかかわらず、スムーズな通信が可能となる。また、同一宛先に対するバッファポインタが、連続していても、後にユーザからのバッファポインタの欠落を回避できる。
また、このように、同一の方路宛のバッファポインタを保持するメモリが、さらに、方路情報ごとに複数のメモリ面が割り当てられるので、やはり、ユーザからのバッファポインタの欠落を回避でき、バッファポインタの書き込みと、ＡＣＫによる読み出し時間とのずれにかかわらず、スムーズに通信できるようになる。
【０１２７】
そして、このようにして、本装置は、ＶＳＣ８７０，ＶＳＣ８８０を用いたシリアルクロスポイント通信をし、また、ＶＳＣ８８０はクロスポイント通信を行ない、ＶＳＣ８７０がデータの送受信により、シリアルクロスポイント通信が可能となる。
（Ｂ）その他
本発明は上述した実施態様に限定されるものではなく、本発明の趣旨を逸脱しない範囲で、種々変形して実施することができる。
【０１２８】
上述の論理は正論理として説明したが、この論理は負論理としたり、あるいは、単に、論理を変更しただけのものに対して本発明の優位性は損なわれない。
また、方路数は１６であったが、これは例示であって、その数は変更されうる。
ＥＸＯＲは排他的論理和を意味する。図１３にてｋはビット数を表し、１以上１６以下の自然数である。図１６にて、ａｌｌはすべてであることを意味する。
【０１２９】
（Ｃ）付記
（付記１）  入力される接続要求に含まれる宛先情報に対応する複数の方路に対して送信すべきデータを保持しうるメモリと、
該メモリに接続され、該送信すべきデータを該メモリに書き込むとともに、該送信すべきデータを書き込みしたアドレスを示すバッファポインタを接続可能な方路を示す方路情報ごとに書き込みうるメモリ書き込み制御部と、
該メモリと該メモリ書き込み制御部とにそれぞれ接続され、該送信すべきデータと該メモリ書き込み制御部から出力される該バッファポインタに基づく該接続要求とを、該複数の方路側に出力するとともに、該複数の方路側から出力された返答信号に含まれる該方路情報に基づき該メモリから該バッファポインタを読み出すメモリ読み出し制御部とをそなえて構成されたことを特徴とする、通信装置。
【０１３０】
（付記２）  該メモリ書き込み制御部が、
同一の方路宛の他のバッファポインタを該メモリに書き込むべく、該方路情報ごとに複数のメモリ面を割り当てるように構成されたことを特徴とする、付記１記載の通信装置。
（付記３）  該メモリ書き込み制御部が、
該バッファポインタに有効／無効を示す情報を付すように構成されたことを特徴とする、付記１記載の通信装置。
【０１３１】
（付記４）  該メモリ読み出し制御部に接続され、該送信すべきデータを複数に分割して保持し、先入れ先出し式の外部先入れ先出しメモリをさらにそなえて構成されたことを特徴とする、付記１記載の通信装置。
（付記５）  該メモリ書き込み制御部が、
該複数の方路側から出力された該返答信号に含まれる該バッファポインタに関する情報を保持する先入れ先出し方式を用いたメモリを複数設け、
読み出されていないバッファポインタに関する情報が格納されたメモリ面以外のメモリ面に、該返答信号に含まれる該バッファポインタを書き込むように構成されたことを特徴とする、付記２記載の通信装置。
【０１３２】
（付記６）  該外部先入れ先出しメモリが、
外部メモリ読み出し制御部に対して該送信すべきデータの記憶容量が飽和したことを示す飽和信号を出力するように構成されたことを特徴とする、付記４記載の通信装置。
（付記７）  該外部メモリ読み出し制御部が、
該メモリ書き込み制御部から出力された該バッファポインタに含まれる該方路情報に基づき面蓄積情報を出力するとともに、該返答信号に含まれる該方路情報に対応する該バッファポインタを出力しうる仮想キュー部と、
該仮想キュー部に接続され、該接続要求がないことを示す無効接続要求と接続要求を示す有効接続要求とを含むデータを生成するデータ生成部と、
該仮想キュー部に接続され、複数のバッファポインタのそれぞれに対応する読み出しアドレスを出力しうる複数面先入れ先出しメモリ部とをそなえて構成されたことを特徴とする、付記１記載の通信装置。
【０１３３】
（付記８）  該データ生成部が、該複数の方路に対して該送信すべきデータを送信できるように構成され、
該送信すべきデータを出力しているときに受信した他のバッファポインタが含む方路に対して該接続要求を出力するように構成されたことを特徴とする、付記７記載の通信装置。
【０１３４】
（付記９）  該仮想キュー部が、
該複数の方路側に設けられ、該返答信号に含まれる読み出しアドレスに関する情報を出力しうる読み出し側方路情報・イネーブル信号生成部と、
該読み出し側方路情報・イネーブル信号生成部に接続され、該バッファポインタを保持しうる仮想キューメモリと、
該読み出し側方路情報・イネーブル信号生成部と該仮想キューメモリとに接続され、該読み出しアドレスに関する情報に対応する読み出し面に関する面蓄積情報を出力しうる面蓄積情報管理部と、
該メモリ書き込み制御部に接続され、該メモリ書き込み制御部から出力されたデータを入力され、該バッファポインタに関する情報を該面蓄積情報管理部に書き込む書き込み側方路情報・イネーブル信号生成部とをそなえて構成されたことを特徴とする、付記７記載の通信装置。
【０１３５】
（付記１０）  該読み出し側方路情報・イネーブル信号生成部が、
該有効接続要求の送信履歴を保持し所望の履歴情報を生成して出力する送信接続要求履歴情報生成部と、
該送信接続要求履歴情報生成部に接続され、保持された特定値と該返答信号に含まれる該方路情報が示す特定値とに基づいて、該送信接続要求履歴情報生成部に保持された最小値に対応する方路に対応したバッファポインタを読み出すマルチキャスト優先処理・一致比較処理部とをそなえて構成されたことを特徴とする、付記９記載の通信装置。
【０１３６】
（付記１１）  該マルチキャスト優先処理・一致比較処理部が、
１対１通信のユニキャストと１対多通信のマルチキャストとを識別し、該マルチキャストの該バッファポインタが受信されると、該マルチキャストのデータを優先して送信すように構成されたことを特徴とする、付記１０記載の通信装置。
（付記１２）  該メモリ書き込み制御部が、
該バッファポインタとして、該送信すべきデータを複数のバイト単位に分割して書き込みした該アドレスの先頭部分を割り当てるように構成されたことを特徴とする、付記２記載の通信装置。
【０１３７】
（付記１３）  該面蓄積情報管理部が、
上記複数の方路のうちの一つに対応し、書き込み側に設けられた複数面のメモリ面を管理するとともに、該面蓄積情報を出力しうる第１接続制御部と、
上記複数の方路のそれぞれに対応し、書き込み側に設けられた複数面のメモリ面を管理するとともに、該面蓄積情報を出力しうる第２接続制御部とをそなえて構成されたことを特徴とする、付記９記載の通信装置。
【０１３８】
（付記１４）  該第１接続制御部と該第２接続制御部とが、それぞれ、
複数のメモリ面の書き込みを管理する書き込み管理部と、
該複数のメモリ面の読み出しを管理する読み出し管理部と、
該書き込み管理部と該読み出し管理部とに接続され、マルチキャストに関する面蓄積情報を生成して出力しうるマルチキャスト面蓄積情報生成部と、
該書き込み管理部の入力側と該読み出し管理部の入力側とのそれぞれに接続され、該複数のメモリ面が使用されている数を保持しうる使用面数管理部とをそなえて構成されたことを特徴とする、付記１３記載の通信装置。
【０１３９】
（付記１５）  該第２接続制御部が、さらに、
複数の方路情報を保持しうる方路情報先入れ先出しメモリと、
該方路情報先入れ先出しメモリに接続され、書き込みしたアドレスをカウントする書き込みカウンタと、
該方路情報先入れ先出しメモリに接続され、読み出したアドレスをカウントする読み出しカウンタとをそなえて構成されたことを特徴とする、付記１４記載の通信装置。
【０１４０】
（付記１６）  該複数面先入れ先出しメモリ部が、
該バッファポインタを保持しうる複数の面メモリと、
該複数の面メモリに接続され、該データを書き込むべく、該複数の面メモリを切り替えうる書き込み側面切り替え部と、
該複数の面メモリに接続され、該データを読み出すべく、該複数の面メモリを切り替えうる読み出し側面切り替え部と、
該書き込み側面切り替え部に接続され、書き込みしたアドレスをカウントする書き込みカウンタと、
該読み出し側面切り替え部に接続され、該読み出したアドレスをカウントし、外部メモリ読み出し制御部に対して該送信すべきデータの記憶容量が飽和したことを示す飽和信号に基づき該複数の面メモリのうちのいずれか一つの読み出しを停止しうる読み出しカウンタとをそなえて構成されたことを特徴とする、付記７記載の通信装置。
【０１４１】
【発明の効果】
以上詳述したように、本発明の通信装置によれば、入力される接続要求に含まれる宛先情報に対応する複数の方路に対して送信すべきデータを保持しうるメモリと、メモリに接続され、送信すべきデータを複数のバイト単位に分割してメモリに書き込むとともに、送信すべきデータを書き込みしたアドレスの先頭部分を示すバッファポインタを接続可能な方路を示す方路情報ごとにメモリに書き込みうるメモリ書き込み制御部と、メモリとメモリ書き込み制御部とにそれぞれ接続され、メモリ書き込み制御部からバッファポインタを入力され、送信すべきデータとメモリ書き込み制御部からのバッファポインタに基づく接続要求とを、複数の方路側に出力するとともに、複数の方路側から出力された返答信号に含まれる方路情報に基づきメモリからバッファポインタを読み出し１対１通信のユニキャストと１対多通信のマルチキャストとを識別し、マルチキャストのバッファポインタが受信されると、マルチキャストのデータを優先して送信するメモリ読み出し制御部とをそなえて構成されているので、同一の宛先に対するバッファポインタが連続するような場合に対しても、後にユーザからのバッファポインタの欠落をなくし、スムーズかつ効率のよい通信が可能となり、また、管理信号の容量を軽減できる利点がある（請求項１）。
【０１４２】
また、メモリ書き込み制御部は、同一の方路宛の他のバッファポインタをメモリに書き込むべく、方路情報ごとに複数のメモリ面を割り当てるように構成されてもよく、バッファポインタに有効／無効を示す情報を付すように構成されてもよく、このようにすれば、確実にバッファポインタに応じたデータを送信できるため、バッファポインタの飽和を回避できる利点があり、また、ユーザからのバッファポインタの欠落をなくし、バッファポインタの書き込みとＡＣＫによる読み出しの時間のずれを吸収し、スムーズな通信が可能となる利点がある（請求項２、請求項３）。
【図面の簡単な説明】
【図１】本発明の一実施形態に係る通信システムの模式図である。
【図２】本発明の一実施形態に係るデータ送受信装置のブロック図である。
【図３】本発明の一実施形態に係る通信装置のブロック図である。
【図４】（ａ）は本発明の本発明の一実施形態に係る送信フレームデータを説明するための図であり、（ｂ）は本発明の一実施形態に係るバッファポインタを説明するための図であり、（ｃ）は本発明の一実施形態に係る仮想キューメモリの概念図である。
【図５】本発明の一実施形態に係る仮想キュー部のブロック図である。
【図６】本発明の一実施形態に係る面蓄積情報管理部のブロック図である。
【図７】本発明の一実施形態に係る面蓄積情報管理部のタイムチャートである。
【図８】本発明の一実施形態に係る面蓄積情報管理部の他のタイムチャートである。
【図９】本発明の一実施形態に係る接続制御部のブロック図である。
【図１０】本発明の一実施形態に係るマルチキャストの優先処理を説明するためのタイムチャートである。
【図１１】本発明の一実施形態に係る面蓄積情報管理部のタイムチャートである。
【図１２】本発明の一実施形態に係る書き込み側方路情報・イネーブル生成部のブロック図である。
【図１３】本発明の一実施形態に係る読み出し側方路情報・イネーブル信号生成部のブロック図である。
【図１４】本発明の一実施形態に係るマルチキャスト優先処理・一致比較処理部を説明するためのフローチャートである。
【図１５】本発明の一実施形態に係るデータ生成部のブロック図である。
【図１６】本発明の一実施形態に係る無効接続要求の送信時のタイムチャートである。
【図１７】本発明の一実施形態に係る無効接続要求の送信時のタイムチャートである。
【図１８】本発明の一実施形態に係る２面ＦＩＦＯ部のブロック図である。
【図１９】２面ＦＩＦＯ部の動作を説明するためのタイムチャートである。
【図２０】２面ＦＩＦＯ部の動作を説明するための他のタイムチャートである。
【図２１】本発明の一実施形態に係る外部メモリ書き込み制御部のブロック図である。
【図２２】本発明の一実施形態に係るマルチキャストフレーム検出時のタイムチャートである。
【図２３】本発明の一実施形態に係る通信装置の動作を説明するための図である。
【図２４】本発明の一実施形態に係る通信装置とＶＳＣとの間の送受信シーケンスを示す図である。
【図２５】通信システムを概略的に示す構成図である。
【図２６】通信装置の概略的な構成図である。
【図２７】通信装置の送受信シーケンスを示す図である。
【図２８】フレーム分割されたデータの送信について説明するための図である。
【図２９】通信装置をより詳細に示したブロック図である。
【図３０】受信データの読み出しタイミングを説明するための図である。
【図３１】ＦＩＦＯメモリの書き込みを説明するための図である。
【図３２】異なるクロックを有する回路を説明するための図である。
【図３３】（ａ），（ｂ）はいずれもカウント動作の概念図である。
【符号の説明】
１０  外部メモリ読み出し制御部
１１  仮想キュー部
１２  面蓄積情報管理部
１３  書き込み側方路情報・イネーブル信号生成部
１３ａ  上位書き込みアドレス生成部
１３ｂ  下位書き込みアドレス生成カウンタ
１３ｃ  書き込みイネーブル生成部
１３ｄ  タイミング調整部
１４  仮想キューメモリ
１４ａ  ＦＩＦＯメモリ
１５  読み出し側方路情報・イネーブル信号生成部
１５ａ  ＡＣＫデコード処理部
１５ｂ  送信接続要求履歴情報生成部
１５ｃ  マルチフレーム用優先処理・一致比較処理部
１５ｄ  一致接続先読み出しアドレス送出部
１５ｅ  受信ＡＣＫエラー検出部
１６，１７  接続制御部
１６ａ  書き込み側面管理部
１６ｂ  読み出し側面管理部
１６ｃ  面蓄積情報生成部
１６ｄ  使用画数管理部
１６ｅ，１６ｉ，３１ｊ  ＥＸＯＲゲート
１６ｆ  マルチフレーム用方路情報面管理書き込みカウンタ
１６ｇ  マルチフレーム用方路情報ＦＩＦＯメモリ
１６ｈ  マルチフレーム用方路情報面管理読み出しカウンタ
２１  データ生成部
２１ａ  パリティチェック部
２１ｂ  フレーム挿入部
２１ｄ  固定値出力部
３０  外部メモリ書き込み制御部
３０ａ  バッファポインタ管理メモリ
３０ｂ  データＦＩＦＯ部
３０ｃ  分割読み出しカウンタ
３０ｄ，３０ｅ  デコーダ
３０ｆ  分割書き込みカウンタ
３０ｇ  制御信号生成部
３１  ２面ＦＩＦＯ部
３１ａ  第１面メモリ
３１ｂ  第２面メモリ
３１ｃ  書き込み側面切り替え部３１ｃ
３１ｄ  読み出し側面切り替え部３１ｄ
３１ｅ  ２面ＦＩＦＯ部書き込みアドレスカウンタ
３１ｆ，３１ｈ，９０ａ，９０ｂ  デコーダ
２１ｃ，３１ｉ，９１  セレクタ
５１  外部ＦＩＦＯ部
６０  ユーザ端末
１００  通信装置
２１０  通信システム
２００ａ〜２００ｅ  データ送受信装置
８７０，８８０  ＶＳＣ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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