(57)【特許請求の範囲】
【請求項１】
主面を有する半導体基板と、
前記半導体基板内に形成された第１導電型の第１不純物領域と、
前記半導体基板内に前記主面に沿って形成された、第２導電型のリサーフ層と、
前記半導体基板内の前記リサーフ層の隣に前記主面に沿って形成された、第２導電型のウエル層と、
前記半導体基板内に前記第１不純物領域を介して前記リサーフ層に接するように前記主面に沿って形成された、第１導電型のチャネルストッパと、
前記ウエル層と前記リサーフ層との境界を含む領域である第１境界領域の上、及び前記リサーフ層と前記第１不純物領域との境界を含む領域である第２境界領域の上とを一体的に覆うように前記主面上に形成された絶縁膜と、
前記絶縁膜中に複数形成された下部フィールドプレートと、を備え、
前記下部フィールドプレートはすべてが前記第１境界領域の直上及び前記第２境界領域の直上を避けて形成されたことを特徴とする半導体素子。
【請求項２】
前記ウエル層と接し、かつ前記絶縁膜上であって前記第１境界領域の直上に伸びるように形成されたエミッタ電極と、
前記チャネルストッパと接し、かつ前記絶縁膜上であって前記第２境界領域の直上に伸びるように形成されたチャネルストッパ電極と、
を備えたことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記絶縁膜上に複数形成された上部フィールドプレートを備え、
前記下部フィールドプレートのうち前記第１境界領域に最も近い第１下部フィールドプレートと前記エミッタ電極で形成される第１静電容量、及び前記下部フィールドプレートのうち前記第２境界領域に最も近い第２下部フィールドプレートと前記チャネルストッパ電極で形成される第２静電容量は、前記下部フィールドプレートのいずれか１つと前記上部フィールドプレートのいずれか１つで形成される第３静電容量よりも大きいことを特徴とする請求項２に記載の半導体素子。
【請求項４】
前記リサーフ層は、複数の第２導電型の領域で形成されたことを特徴とする請求項１乃至３のいずれか１項に記載の半導体素子。
【請求項５】
前記リサーフ層は、前記ウエル層側から前記チャネルストッパ側へかけて徐々に第２導電型の不純物濃度が低減するように形成されたことを特徴とする請求項１乃至４のいずれか１項に記載の半導体素子。
【請求項６】
前記ウエル層の前記リサーフ層と隣り合う部分には、前記ウエル層と前記リサーフ層との第２導電型の不純物濃度勾配を緩和するように濃度勾配緩和部が形成されたことを特徴とする請求項１乃至５のいずれか１項に記載の半導体素子。
【請求項７】
主面を有する半導体基板と、
前記半導体基板内に形成された第１導電型の第１不純物領域と、
前記半導体基板内に前記主面に沿って形成された、第２導電型のリサーフ層と、
前記半導体基板内の前記リサーフ層の隣に前記主面に沿って形成された、第２導電型のウエル層と、
前記ウエル層の前記リサーフ層と隣り合う部分に、前記ウエル層と前記リサーフ層との第２導電型の不純物濃度勾配を緩和するように形成された濃度勾配緩和部と、
前記濃度勾配緩和部の直上領域に形成されたゲート配線と、
を備えたことを特徴とする半導体素子。
【請求項８】
前記濃度勾配緩和部の直上領域に形成された、エミッタ電極と接続されたエミッタ接地電極を備えたことを特徴とする請求項７に記載の半導体素子。
【請求項９】
前記半導体基板はワイドバンドギャップ半導体によって形成されていることを特徴とする請求項１乃至８のいずれか１項に記載の半導体素子。
【請求項１０】
前記ワイドバンドギャップ半導体は、炭化珪素、窒化ガリウム系材料、又はダイヤモンドであることを特徴とする請求項９に記載の半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、例えば電力変換や電力制御などに用いられる半導体素子に関する。
【背景技術】
【０００２】
特許文献１には、フィールドプレート構造とリサーフ層が形成された半導体素子が開示されている。フィールドプレート構造とリサーフ層は、半導体素子の耐圧を高めるために、半導体素子の外周に形成される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２４５２８１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
半導体素子は、十分な耐圧を維持した上でできるだけ小型化することが好ましい。そのため、十分な耐圧を維持した上で、特許文献１に開示の半導体素子よりも小型化できる半導体素子が望まれている。
【０００５】
本発明は、上述のような課題を解決するためになされたもので、十分な耐圧を維持しつつ、小型化に好適な半導体素子を提供することを目的とする。
【課題を解決するための手段】
【０００６】
本願の発明に係る半導体素子は、主面を有する半導体基板と、該半導体基板内に形成された第１導電型の第１不純物領域と、該半導体基板内に該主面に沿って形成された、第２導電型のリサーフ層と、該半導体基板内の該リサーフ層の隣に該主面に沿って形成された、第２導電型のウエル層と、該半導体基板内に該第１不純物領域を介して該リサーフ層に接するように該主面に沿って形成された、第１導電型のチャネルストッパと、該ウエル層と該リサーフ層との境界を含む領域である第１境界領域の上、及び該リサーフ層と該第１不純物領域との境界を含む領域である第２境界領域の上とを一体的に覆うように該主面上に形成された絶縁膜と、該絶縁膜中に複数形成された下部フィールドプレートと、を備え、該下部フィールドプレートはすべてが該第１境界領域の直上及び該第２境界領域の直上を避けて形成されたことを特徴とする。
【０００８】
本願の発明に係る他の半導体素子は、主面を有する半導体基板と、該半導体基板内に形成された第１導電型の第１不純物領域と、該半導体基板内に該主面に沿って形成された、第２導電型のリサーフ層と、該半導体基板内の該リサーフ層の隣に該主面に沿って形成された、第２導電型のウエル層と、該ウエル層の該リサーフ層と隣り合う部分に、該ウエル層と該リサーフ層との第２導電型の不純物濃度勾配を緩和するように形成された濃度勾配緩和部と、該濃度勾配緩和部の直上領域に形成されたゲート配線と、を備えたことを特徴とする。
【発明の効果】
【０００９】
本発明によれば、リサーフ層における電界強度を略均一にするため、十分な耐圧を維持しつつ小型化に好適な半導体素子を製造できる。
【図面の簡単な説明】
【００１０】
【図１】本発明の実施の形態１に係る半導体素子の平面図である。
【図２】図１のＩＩ−ＩＩ線に沿う断面図である。
【図３】主面に沿った、リサーフ層とその周辺の電界強度を示す図である。
【図４】本発明の実施の形態１に係る半導体素子の変形例を示す断面図である。
【図５】図４に示す半導体素子の静電容量を示す図である。
【図６】本発明の実施の形態２に係る半導体素子の断面図である。
【図７】ウエル層とリサーフ層を同一工程で形成することを示す断面図である。
【図８】本発明の実施の形態３に係る半導体素子の断面図である。
【図９】本発明の実施の形態３に係るリサーフ層の形成方法を示す断面図である。
【図１０】本発明の実施の形態４に係る半導体素子の断面図である。
【図１１】本発明の実施の形態４に係るリサーフ層の形成方法を示す断面図である。
【図１２】本発明の実施の形態５に係る半導体素子の断面図である。
【図１３】本発明の実施の形態６に係る半導体素子の断面図である。
【図１４】図１０に示すリサーフ層を採用した半導体素子の断面図である。
【図１５】図１２に示すリサーフ層を採用した半導体素子の断面図である。
【図１６】本発明の実施の形態７に係る半導体素子の断面図である。
【図１７】図１０に示すリサーフ層を採用した半導体素子の断面図である。
【図１８】図１２に示すリサーフ層を採用した半導体素子の断面図である。
【図１９】本発明の実施の形態８に係る半導体素子の断面図である。
【図２０】本発明の実施の形態８に係る半導体素子の変形例を示す断面図である。
【発明を実施するための形態】
【００１１】
以下、本発明の実施の形態について、図面に基づいて説明する。なお、各実施の形態における半導体素子は、ＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ  Ｇａｔｅ  Ｂｉｐｏｌａｒ  Ｔｒａｎｓｉｓｔｏｒ）をその具体例として説明する。
実施の形態１．
図１は、本発明の実施の形態１に係る半導体素子の平面図である。半導体素子１０は、チップ中央部分に素子形成領域が設けられ、その表面にはエミッタ電極１２とゲート電極パッド１４が形成されている。この素子形成領域を囲むように、つまりチップの外周部分に電界緩和領域が設けられ、その表面をパッシベーション膜１６で覆っている。
【００１２】
図２は、図１のＩＩ−ＩＩ線に沿う断面図であって、主に電界緩和領域を示している。半導体素子１０は、半導体基板２０を備えている。半導体基板２０は、Ｓｉで形成されている。半導体基板２０の内には、ｎ型の第１不純物領域２１(以後、ｎ型領域２１と称する)が形成されている。また、半導体基板２０の内には、半導体基板２０の主面２０ａに沿ってｐ型のリサーフ(Ｒｅｓｕｒｆ：Ｒｅｄｕｃｅｄ  Ｓｕｒｆａｃｅ  Ｆｉｅｌｄ)層２４が形成されている。リサーフ層２４の不純物濃度と深さ（厚さ）は、リサーフ層２４が完全空乏化する条件（リサーフ条件）に設定されている。半導体基板２０の内のリサーフ層２４の隣には、主面２０ａに沿うようにp型のウエル層２２が形成され、更にその隣にはｐ型のベース層（ｐベース層）２９が形成されている。ｐウエル層２２の深さは、ｐベース層２９より深いか同程度とし、ｐベース層２９の外周部における電界強度を緩和する機能を持つ。またｐベース層２９は複数のＭＯＳ（Ｍｅｔａｌ−Ｏｘｉｄｅ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）構造が形成されておりチャネルが生じる領域としての機能を持つ。そしてｐウエル層２２とリサーフ層２４との境界を含む領域を第１境界領域２３と称する。なお、図示はしないが、上述のＭＯＳ構造については、たとえば、半導体基板表面からｎ型領域に達するトレンチが形成され、その側壁上にゲート酸化膜を介在させて埋め込まれたポリシリコンからなるゲート電極と、基板表面から所定の深さにわたりトレンチの側面に沿って形成されたｎ＋エミッタ層を有している。またＩＧＢＴのオン／オフ動作は、このゲート電極に印加される電圧に応じて発生するチャネルを制御することでその状態が決定される。
【００１３】
半導体基板２０の内には、主面２０ａに沿ってｎ型のチャネルストッパ２６が形成されている。チャネルストッパ２６は、ｐウエル層２２と離れ、かつｎ型領域２１を介してリサーフ層２４に接する場所であり、半導体素子１０の端部（外周部）に形成されている。リサーフ層２４とｎ型領域２１との境界を含む領域を第２境界領域２５と称する。主面２０ａの上には、第１境界領域２３の上、及び第２境界領域２５の上を一体的に覆うように絶縁膜３０が形成されている。絶縁膜３０は、例えばＣＶＤ法によって堆積されたシリコン酸化膜などである。
【００１４】
絶縁膜３０の中には、複数の下部フィールドプレート３２が形成されている。複数の下部フィールドプレート３２は、下部フィールドプレート３２ａ、３２ｂ、３２ｃ、及び３２ｄを備えている。下部フィールドプレート３２ａ、３２ｂ、３２ｃ、及び３２ｄは、第１境界領域２３の直上及び第２境界領域２５の直上を避けて形成されている。なお複数の下部フィールドプレート３２は平面視環状（同心）であり、本発明における部材はドープトポリシリコンである。
【００１５】
絶縁膜３０の上には、複数の上部フィールドプレート３４が形成されている。複数の上部フィールドプレート３４は、上部フィールドプレート３４ａ、３４ｂ、及び３４ｃを備えている。上部フィールドプレート３４ａ、３４ｂ、及び３４ｃは第１境界領域２３の直上及び第２境界領域２５の直上を避けて形成されている。複数の上部フィールドプレート３４は下部フィールドプレート３２同様、平面視環状（同心）である。
【００１６】
ｐウエル層２２の上には、エミッタ電極１２が形成されている。エミッタ電極１２は、ｐベース層２９及びｐウエル層２２と接し、かつ絶縁膜３０上であって第１境界領域２３の直上に伸びるように形成されている。すなわち、第１境界領域２３の直上には絶縁膜３０を介してエミッタ電極１２が形成されている。
【００１７】
チャネルストッパ２６の上には、チャネルストッパ電極３６が形成されている。チャネルストッパ電極３６は、チャネルストッパ２６と接し、かつ絶縁膜３０上であって第２境界領域２５の直上に伸びるように形成されている。すなわち、第２境界領域２５の直上には絶縁膜３０を介してチャネルストッパ電極３６が形成されている。なお、上部フィールドプレート３４、エミッタ電極１２、及びチャネルストッパ電極３６のそれぞれは、例えばアルミニウムなどの金属膜で形成されている。そして絶縁膜３０上の上部フィールドプレート３４、エミッタ電極１２、及びチャネルストッパ電極３６と絶縁膜３０中の下部フィールドプレート３２とは絶縁膜３０を挟んで一部が互いに重なるように配置され、所望の静電容量を生じるように構成されている。
【００１８】
電界緩和領域１６を覆うようにパッシベーション膜１６が形成されている。半導体基板２０の主面２０ａと反対側には、ｎ型領域２１と接するように、ｎ型のバッファ層３８が形成されている。バッファ層３８と接するようにp型のコレクタ層４０が形成されている。コレクタ層４０と接するように金属膜などからなるコレクタ電極４２が形成されている。本発明の実施の形態１に係る半導体素子１０は上述の構成を備えている。
【００１９】
ところで、半導体素子の耐圧を高めるためには、主面に沿ったリサーフ層表面及びその近傍の電界強度は均一であることが好ましい。ところが、第１境界領域と第２境界領域において特に電界強度が高くなり、半導体素子の耐圧を高めることができないことがあった。リサーフ層とその近傍の電界強度について図３を参照して説明する。図３は、主面２０ａに沿った、リサーフ層２４表面とその近傍の電界強度を示す図である。破線は、従来の半導体素子として第１境界領域と第２境界領域の直上に絶縁膜を介して下部フィールドプレートを配置した場合の電界強度分布を示す。実線は、本発明の実施の形態１に係る半導体素子１０の電界強度分布を示す。
【００２０】
第１境界領域の直上と第２境界領域の直上に絶縁膜を介して下部フィールドプレートを配置すると、第１境界領域に最も近い下部フィールドプレート（第１下部フィールドプレートと称する）と、第２境界領域に最も近い下部フィールドプレート（第２下部フィールドプレートと称する）のエッジ付近（近傍）の電界が強くなる。これにより、図３の破線に示すように電界強度が特に高い部分が生じ、かつリサーフ層及びその近傍の電界強度が不均一となる。そこで、絶縁膜を厚くして第１下部フィールドプレートと第１境界領域との距離、及び第２下部フィールドプレートと第２境界領域との距離を大きくすることも考えられる。しかしながら、絶縁膜を厚くすると半導体基板上の段差が増加し、半導体素子の製造が難しくなるので、各膜の成膜コストが増加する。
【００２１】
ところが、本発明の実施の形態１に係る半導体素子によれば、電界強度が高い部分の発生を抑制し、かつリサーフ層及びその近傍の電界強度を略均一とすることができる。本発明の実施の形態１に係る半導体素子１０の複数の下部フィールドプレート３２は、第１境界領域２３の直上及び第２境界領域２５の直上を避けて形成されている。よって、第１下部フィールドプレート３２ａと第１境界領域２３との距離、及び第２下部フィールドプレート３２ｄと第２境界領域２５との距離を十分確保できるので、第１下部フィールドプレート３２ａと第２下部フィールドプレート３２ｄのエッジ付近（近傍）の電界を低減できる。つまり、第１境界領域２３と第２境界領域２５における電界強度を低減して半導体素子の耐圧を高めることができる。
【００２２】
また、本発明の実施の形態１に係る半導体素子１０のエミッタ電極１２は、絶縁膜３０を介して第１境界領域２３の直上に形成され、下部フィールドプレート３２ａの一部と重なる位置まで伸びている。これにより、電界強度のピークをリサーフ層２４の中央側にシフトしつつ電界強度を低減できる。さらに、チャネルストッパ電極３６は、絶縁膜３０を介して第２境界領域２５の直上に形成され、下部フィールドプレート３２ｃの一部と重なる位置まで伸びているので、電界強度のピークをリサーフ層２４の中央側にシフトしつつ電界強度を低減できる。このように、本発明の実施の形態１に係る電界緩和領域は耐圧を高める効果が高いため、十分な耐圧を維持しつつ、小型化に好適な半導体素子を製造できる。
【００２３】
図４は、本発明の実施の形態１に係る半導体素子の変形例を示す断面図である。変形例の半導体素子は、下部フィールドプレート５０ａ、５０ｂ、５０ｃ、及び５０ｄを有する複数の下部フィールドプレート５０を備えている。この半導体素子は、第１下部フィールドプレート５０ａと第２下部フィールドプレート５０ｄの配置場所に特徴がある。第１下部フィールドプレート５０ａとエミッタ電極１２で形成される第１静電容量、及び第２下部フィールドプレート５０ｄとチャネルストッパ電極３６で形成される第２静電容量は、複数の下部フィールドプレート５０のいずれか１つと複数の上部フィールドプレート３４のいずれか１つで形成される第３静電容量よりも大きい。このような静電容量の大小関係は、第１下部フィールドプレート５０ａとエミッタ電極１２の重なり幅「ａ」と、第２下部フィールドプレート５０ｄとチャネルストッパ電極３６の重なり幅「ｃ」が、複数の上部フィールドプレート３４のいずれか１つと複数の下部フィールドプレート５０のいずれか１つの重なり幅「ｂ」より大きいことで実現されている。図５は、図４に示す半導体素子の静電容量を示す図である。上述のように重なり幅が調整された結果、静電容量Ｃ１とＣ８は、Ｃ２、Ｃ３、Ｃ４、Ｃ５、Ｃ６，又はＣ７よりも大きくなっている。
【００２４】
上述した変形例の構成によれば、Ｃ１とＣ８の静電容量が大きいので、第１下部フィールドプレート５０ａと第２下部フィールドプレート５０ｄが分担する電位を低減することができる。よって、上述した半導体素子１０の効果を高めることができる。
【００２５】
本発明の実施の形態１に係る半導体素子は、上述の変形例の他にも様々な変形が可能である。例えば、エミッタ電極１２を第１境界領域２３の直上に設け、チャネルストッパ電極３６を第２境界領域２５の直上に設けることは必須の構成要件ではない。
【００２６】
実施の形態２．
図６は、本発明の実施の形態２に係る半導体素子の断面図である。本発明の実施の形態２に係る半導体素子は、実施の形態１に係る半導体素子と共通点が多い。そのため、以後、実施の形態１に係る半導体素子との相違点を説明する。
【００２７】
実施の形態２によるリサーフ層５２は、半導体基板２０の主面２０ａに複数のp型の領域を導入し、その後、熱処理を行うことで形成されている。複数のp型の領域は熱処理を施すことにより全体として１つのp型の領域を形成している。リサーフ層５２は完全空乏化する条件（リサーフ条件）を満たしている。リサーフ層５２を複数のp型の領域で形成するメリットは、ｐウエル層２２とリサーフ層５２を同一工程で形成できることである。この点について説明する。
【００２８】
図７は、ｐウエル層とリサーフ層を同一工程で形成することを示す断面図である。その中で図７（ａ）はイオン注入工程直後における電界緩和領域を図示したものであり、図７（ｂ）は熱処理を加えイオン注入された不純物を拡散させた状態での電界緩和領域を図示したものである。まず、一般的な半導体製造技術を用いてｎ型領域２１の上に絶縁膜５３ａを形成して、その上に写真製版技術等を用いレジスト５３ｂを形成する。レジスト５３ｂには、Ｗ１〜Ｗ１３で示される幅を有する開口が形成されている。Ｗ１〜Ｗ１３は等しい。このレジスト５３ｂをマスクとしてイオン注入し、ｐ型の領域が半導体基板２０の主面２０ａに形成された直後の状態を図７（ａ）では表している。その後、レジスト５３ｂを除去し、熱処理を行うことで複数のｐ型の領域（不純物）は拡散されることになり、ｐウエル層２２とリサーフ層５２を同時に形成でき図７（ｂ）のような状態となる。このような形成方法を用いることで、低コストで耐圧を確保しつつ、小型化に好適な半導体素子を製造できる。
【００２９】
実施の形態３．
図８は、本発明の実施の形態３に係る半導体素子の断面図である。本発明の実施の形態３に係る半導体素子は、実施の形態１に係る半導体素子と共通点が多い。そのため、以後、実施の形態１に係る半導体素子との相違点を説明する。
【００３０】
実施の形態３によるリサーフ層６０は、ｐウエル層２２側で密になりチャネルストッパ２６側で疎となるように配置された複数のp型の領域を半導体基板２０の主面２０ａに導入し、その後、熱処理を行うようにすることで形成されている。熱処理された後のリサーフ層６０は、p型の領域が密に配置されたｐウエル層２２側で不純物濃度が高く、p型の領域が疎となるように配置されたチャネルストッパ２６側で不純物濃度が低くなっている。リサーフ層６０は完全空乏化する条件（リサーフ条件）を満たすように形成されている。
【００３１】
主面２０ａの上には、第１境界領域２３及び第２境界領域２５を覆うように絶縁膜６２が形成されている。絶縁膜６２の中には複数の下部フィールドプレート６４が形成されている。複数の下部フィールドプレート６４は下部フィールドプレート６４ａ、６４ｂ、６４ｃ、及び６４ｄを備えている。下部フィールドプレート６４ａはエミッタ電極１２と接続されている。下部フィールドプレート６４ｄはチャネルストッパ電極３６と接続されている。
【００３２】
次いで、リサーフ層６０の形成方法について具体的に説明する。図９は、本発明の実施の形態３に係るリサーフ層の形成方法を示す断面図であり、図９（ａ）はイオン注入工程直後における電界緩和領域を、図９（ｂ）は熱処理を加えイオン注入された不純物を拡散させた状態での電界緩和領域をそれぞれ図示したものである。ｎ型領域２１の上に絶縁膜６３ａを形成する。絶縁膜６３ａの上にレジスト６３ｂを形成する。レジスト６３ｂは、レジスト部Ｒ１〜Ｒ１３を備えており、これらによりＷ１〜Ｗ１３で示される幅を有する開口が形成されている。Ｗ１〜Ｗ１３は等しい。そして、レジストＲ１〜Ｒ１３は、Ｒ１の幅＜Ｒ２の幅＜Ｒ３の幅＜Ｒ４の幅＜Ｒ５の幅＜Ｒ６の幅＜Ｒ７の幅＜Ｒ８の幅＜Ｒ９の幅＜Ｒ１０の幅＜Ｒ１１の幅＜Ｒ１２の幅＜Ｒ１３の幅、を満たすように形成されている。このレジスト６３ｂをマスクとしてイオン注入し、ｐ型の領域が半導体基板２０の主面２０ａに形成された直後の状態を図９（ａ）では表している。その後、レジスト６３ｂを除去し、熱処理を行うことで複数のｐ型の領域（不純物）は拡散されることになり、ｐウエル層２２とリサーフ層６０を同時に形成して図９（ｂ）のような状態となる。
【００３３】
本発明の実施の形態３に係る半導体素子によれば、リサーフ層６０のエミッタ側では不純物濃度が高いので、空乏化しにくくなる(空乏層が伸びにくくなる)。これによりｐウエル層２２とリサーフ層６０の境界（第１境界領域）の電圧（等電位線）の間隔が広くなりこの部分の電界強度を低減できる。一方、リサーフ層６０のチャネルストッパ側では不純物濃度が低いので、空乏化しやすくなる。これによりこの部分の電界強度を低減できる。こうして、主面２０ａに沿ったリサーフ層６０の電界強度を略均一化でき半導体素子の耐圧を向上させることができる。よって本発明の実施の形態３に係る半導体素子によれば、十分な耐圧を維持しつつ、小型化に好適な半導体素子を製造できる。また、ｐウエル層２２とリサーフ層６０を同時形成できるので、低コストで上記効果を得ることができる。
【００３４】
本発明の実施の形態３に係る半導体素子は、リサーフ層６０の不純物濃度をエミッタ側で濃く、チャネルストッパ側で薄く形成することでリサーフ及びその近傍の電界強度ピークを緩和することを特徴とする。よって、複数の下部フィールドプレート６４及び複数の上部フィールドプレート３４は省略してもよい。
【００３５】
実施の形態４．
図１０は、本発明の実施の形態４に係る半導体素子の断面図である。本発明の実施の形態４に係る半導体素子は、実施の形態３に係る半導体素子と共通点が多い。そのため、以後、実施の形態３に係る半導体素子との相違点を説明する。
【００３６】
実施の形態４によるリサーフ層７０は、ｐウエル層２２側からチャネルストッパ２６側へかけて徐々に面積が小さくなる複数のp型の領域を半導体基板２０の主面２０ａに導入し、その後、熱処理を行うようにすることで形成されている。具体的には、リサーフ層７０は、ｐウエル層と接する第１領域７０ａ、第１領域７０ａと接する第２領域７０ｂ、及び第２領域７０ｂと接する第３領域７０ｃを備えている。第１領域７０ａ、第２領域７０ｂ、及び第３領域７０ｃはそれぞれの領域ごとに同じ面積の複数のp型層を備えている。
【００３７】
第２領域７０ｂのp型層の面積は、第１領域７０ａのp型層の面積より小さい。第３領域７０ｃのp型層の面積は、第２領域７０ｂのp型層の面積より小さい。第２領域７０ｂのp型層の主面２０ａからの深さは、第１領域７０ａのp型層の同深さより浅い。第３領域７０ｃのp型層の主面２０ａからの深さは、第２領域７０ｂのp型層の同深さより浅い。p型の不純物濃度は、高い方から、第１領域７０ａのp型層、第２領域７０ｂのp型層、第３領域７０ｃのp型層となっている。
【００３８】
次いで、リサーフ層７０の形成方法について説明する。図１１は、本発明の実施の形態４に係るリサーフ層の形成方法を示す断面図であり、図１１（ａ）はイオン注入工程直後における電界緩和領域を、図１１（ｂ）は熱処理を加えイオン注入された不純物を拡散させた状態での電界緩和領域をそれぞれ図示したものである。ｎ型領域２１の上に絶縁膜７３ａを形成する。絶縁膜７３ａの上にレジスト７３ｂを形成する。レジスト７３ｂには、Ｗ１〜Ｗ１３で示される幅を有する開口が形成されている。Ｗ１〜Ｗ４は等しく、Ｗ５〜Ｗ８は等しく、Ｗ９〜Ｗ１３は等しい。そして、Ｗ１＞Ｗ５＞Ｗ９の大小関係を満たす。レジスト７３ｂをマスクとしてイオン注入し、その後、レジスト７３ｂを除去して、熱処理を行うことでｐウエル層２２とリサーフ層７０を同時に形成する。
【００３９】
本発明の実施の形態４に係る半導体素子によれば、本発明の実施の形態３に係る半導体素子と同じ効果を得ることができる。本発明の実施の形態４に係る半導体素子は、レジストの開口幅を変えてリサーフ層の不純物濃度勾配を作る点が実施の形態３に係る半導体素子と異なる。なお、本発明の実施の形態４に係る半導体素子は、実施の形態３と同様に、複数の下部フィールドプレート６４及び複数の上部フィールドプレート３４を省略してもよい。
【００４０】
実施の形態５．
図１２は、本発明の実施の形態５に係る半導体素子の断面図である。本発明の実施の形態５に係る半導体素子は、実施の形態３に係る半導体素子と共通点が多い。そのため、以後、実施の形態３に係る半導体素子との相違点を説明する。
【００４１】
リサーフ層８０は、第１領域８０ａ、第２領域８０ｂ、及び第３領域８０ｃを備えている。p型の不純物濃度は、高い方から、第１領域８０ａ、第２領域８０ｂ、第３領域８０ｃである。リサーフ層８０の製造方法は、第１領域８０ａ形成のための不純物導入及び熱処理、第２領域８０ｂ形成のための不純物導入及び熱処理、第３領域８０ｃ形成のための不純物導入及び熱処理を順番に実施していくものである。なお、不純物導入の順番はこれに限定されるものではなく、また熱処理は不純物導入の都度行うのではなく、最後に一括して行うようにしてもよい。
【００４２】
本発明の実施の形態５に係る半導体素子によれば、実施の形態３及び４の半導体素子と同様の効果を得ることができるほか、実施の形態３及び４に比べ、リサーフ層の濃度を高精度に制御・形成できるので、特性のバラツキが少ない半導体素子を得ることができる。実施の形態３、４、及び５ではリサーフ層に横方向（主面２０ａと平行方向）の濃度勾配を設けることについて説明したが、リサーフ層は、「ｐウエル層側からチャネルストッパ側へかけて徐々にp型の不純物濃度が低減するように形成される」限りこれらの構成に限定されない。
【００４３】
実施の形態６．
図１３は、本発明の実施の形態６に係る半導体素子の断面図である。本発明の実施の形態６に係る半導体素子は、半導体基板２０の上の構成は本発明の実施の形態１に係る半導体素子と同様であり、リサーフ層の構成は本発明の実施の形態３に係る半導体素子と同様である。
【００４４】
本発明の実施の形態６に係る半導体素子によれば、耐圧向上の効果を高めることができる。なお、リサーフ層６０はｐウエル層２２側からチャネルストッパ２６側へかけて徐々にp型の不純物濃度が低減するように形成されれば耐圧向上の効果を得ることができる。実施の形態６の変形例として、他のリサーフ層を採用する半導体素子を図１４と図１５に示す。図１４は、実施の形態４として図１０に示したリサーフ層７０を採用する半導体素子の断面図である。図１５は、実施の形態５として図１２に示したリサーフ層８０を採用する半導体素子の断面図である。
【００４５】
実施の形態７．
図１６は、本発明の実施の形態７に係る半導体素子の断面図である。本発明の実施の形態７に係る半導体素子は、図１３に示す実施の形態６に係る半導体素子と共通点が多い。そのため、以後、実施の形態６に係る半導体素子との相違点を説明する。
【００４６】
ｐウエル層２２のリサーフ層６０と隣り合う部分には、濃度勾配緩和部９０が形成されている。濃度勾配緩和部９０のp型の不純物の濃度は、ｐウエル層２２の一部分としてリサーフ層６０とのp型の不純物濃度勾配を緩和するように設定されている。濃度勾配緩和部９０はp型の領域９０ａ、９０ｂ、及び９０ｃを備えている。なお、濃度勾配緩和部９０を含むｐウエル層２２、及びリサーフ層６０は同一工程で形成される。
【００４７】
本発明の実施の形態７に係る半導体素子によれば、濃度勾配緩和部９０により横方向（主面２０ａと平行方向）の不純物濃度勾配を緩和することができる。これにより、ｐウエル層２２の曲率部の曲率半径が大きくなることでこの曲率部に加わる電界を緩和できるため，半導体素子の耐圧を向上させることができる。なお、濃度勾配緩和部９０の表面濃度は一定の領域を設けて適切な濃度傾斜（例えば、ガウス分布）で作成すれば前述の効果を得ることができる。
【００４８】
本発明の実施の形態７に係る半導体素子は、濃度勾配緩和部９０を設けてｐウエル層２２の曲率部に加わる電界を緩和することを特徴とする。この特徴を失わない範囲で様々な変形が可能である。例えば、図１７及び図１８に示すようにリサーフ層を変形してもよい。図１７は、実施の形態４として図１０に示したリサーフ層７０を採用する半導体素子の断面図である。図１８は、実施の形態５として図１２に示したリサーフ層８０を採用する半導体素子の断面図である。
【００４９】
実施の形態８．
図１９は、本発明の実施の形態８に係る半導体素子の断面図である。本発明の実施の形態８に係る半導体素子は、図６に示す実施の形態２に係る半導体素子と共通点が多い。そのため、以後、実施の形態２に係る半導体素子との相違点を説明する。
【００５０】
ｐウエル層２２のリサーフ層５２と隣り合う部分には、濃度勾配緩和部９２が形成されている。濃度勾配緩和部９２のp型の不純物の濃度は、ｐウエル層２２の一部分としてリサーフ層５２とのp型の不純物濃度勾配を緩和するように設定されている。濃度勾配緩和部９２はp型の領域９２ａ、９２ｂ、９２ｃ、及び９２ｄを備えている。濃度勾配緩和部９２の上には絶縁膜１００が形成されている。濃度勾配緩和部９２においてリサーフ層５２の反対側にあたるｐ型領域９２ａ、９２ｂ、９３ｃの直上領域には、絶縁膜１００を介してゲート配線１０４が形成されている。ゲート配線１０４は、ポリシリコン１０４ａとアルミ１０４ｂを備えている。
【００５１】
また濃度勾配緩和部９２においてリサーフ層５２側にあたるｐ型領域９２ｄの直上領域にはエミッタ接地電極１０６が形成されている。エミッタ接地電極１０６は、エミッタ電極１２と接続されておりこれと同電位となっている。エミッタ接地電極１０６は、ｐウエル層２２の濃度勾配緩和部９２と接し、かつ絶縁膜３０上であって第１境界領域２３の直上に伸びるように形成されている。複数の下部フィールドプレート３２は、第１境界領域２３の直上を避けて形成されている。上述のとおり、第１境界領域２３の直上には絶縁膜３０を介してエミッタ接地電極１０６が形成されているので、第１境界領域２３において、本発明の実施の形態１で説明した電界強度低減の効果を得ることができる。
【００５２】
ところで、一般に、ゲート配線の電位を安定させるためにゲート配線の直下にはｐウエル層又はその延長領域を形成することが多い。ゲート配線の電位を安定させるために形成された部分をｐウエル層延長部と称する。ｐウエル層延長部を形成する場合、その分のスペースを要するので半導体素子を小型化できないことがあった。ところが、本発明の実施の形態８に係る半導体素子によれば、濃度勾配緩和部９２の直上領域にゲート配線１０４を形成したため、ｐウエル層延長部を形成する必要はない。よって小型化に好適な半導体素子を製造できる。
【００５３】
しかも、横方向電界（主面２０ａ平行方向の電界）はリサーフ層で緩和されるものであり、濃度勾配緩和部９２では横方向電位差はない。そのため、ゲート配線１０４の電位を安定させることができる。このように、本発明の実施の形態８に係る濃度勾配緩和部９２は、前述のとおりｐウエル層２２の曲率部に加わる電界を緩和しつつ、加えてｐウエル層延長部としても機能するものである。
【００５４】
図２０は、本発明の実施の形態８に係る半導体素子の変形例を示す断面図である。ｐ型の領域９４ａ、及び９４ｂを備える濃度勾配緩和部９４の上には、絶縁膜１１０を介してゲート配線１０５が形成されている。ゲート配線１０５は、ポリシリコン１０５ａとアルミ１０５ｂを備えている。アルミ１０５ｂは、絶縁膜１１０上であって第１境界領域２３の直上に伸びるように形成されている。変形例の半導体素子ではエミッタ接地電極は形成されていない。
【００５５】
変形例の半導体素子によれば、本発明の実施の形態８に係る半導体素子と同様の効果を得ることができる。また、エミッタ接地電極を第１境界領域の直上に配置するためだけに形成していた場合は、これに代えてゲート配線を第１境界領域の直上に配置することで、エミッタ接地電極形成時と同等の効果を得ることができる。そして、削減したエミッタ接地電極の分だけ半導体素子を小型化できる。
【００５６】
上述した本発明の実施の形態に示した半導体素子の特徴を適宜組み合わせれば、半導体素子の小型化及び高耐圧化の効果を高めることができる。
【００５７】
上述のとおり本発明の特徴は電界緩和領域にあるため、素子形成領域の構成は特に限定されない。よって、半導体素子としては、耐圧維持のために電界緩和領域が形成されるものであれば特に限定されず、ＩＧＢＴのほかにも、例えば、ＭＯＳＦＥＴ、バイポーラトランジスタ、ダイオードなどで構成してもよい。また、本発明の実施の形態では、半導体素子の各部分の導電型を特定したが、第１導電型と第２導電型のいずれかであれば特に上述の導電型に限定されない。
【００５８】
本発明の各実施の形態では半導体基板としてＳｉを用いたが、Ｓｉに比べてバンドギャップが大きいワイドバンドギャップ半導体によって半導体基板を形成してもよい。ワイドバンドギャップ半導体としては、例えば、炭化珪素、窒化ガリウム系材料、又はダイヤモンドがある。
【符号の説明】
【００５９】
１２  エミッタ電極、  １４  ゲート電極パッド、  ２０  半導体基板、  ２１  ｎ型領域、  ２２  ｐウエル層、  ２３  第１境界領域、  ２４  リサーフ層、  ２５  第２境界領域、  ２６  チャネルストッパ、  ３０  絶縁膜、  ３２  複数の下部フィールドプレート、  ３４  複数の上部フィールドプレート、  ３６  チャネルストッパ電極、  ９０,９２,９４  濃度勾配緩和部、  １００  絶縁膜、  １０４  ゲート配線、  １０６  エミッタ接地電極
【図１】
0005640969.tif 000002
【図２】
0005640969.tif 000003
【図３】
0005640969.tif 000004
【図４】
0005640969.tif 000005
【図５】
0005640969.tif 000006
【図６】
0005640969.tif 000007
【図７】
0005640969.tif 000008
【図８】
0005640969.tif 000009
【図９】
0005640969.tif 000010
【図１０】
0005640969.tif 000011
【図１１】
0005640969.tif 000012
【図１２】
0005640969.tif 000013
【図１３】
0005640969.tif 000014
【図１４】
0005640969.tif 000015
【図１５】
0005640969.tif 000016
【図１６】
0005640969.tif 000017
【図１７】
0005640969.tif 000018
【図１８】
0005640969.tif 000019
【図１９】
0005640969.tif 000020
【図２０】
0005640969.tif 000021