(57)【特許請求の範囲】
【請求項１】
半導体基板上に少なくともＳｉおよびＮを含む絶縁膜を形成する工程と、
上記絶縁膜に開口を形成する工程と、
上記半導体基板を不純物を含む雰囲気中で熱処理することにより上記絶縁膜の上記開口を通じて上記半導体基板中に上記不純物を拡散させてゲート拡散層を形成する工程とを有する接合ゲート型電界効果トランジスタの製造方法において、
少なくとも上記ゲート拡散層を形成する工程の前までに、上記開口の近傍の部分における上記絶縁膜に溝を形成しておく
ことを特徴とする接合ゲート型電界効果トランジスタの製造方法。
【請求項２】
上記半導体基板はＧａＡｓ基板であることを特徴とする請求項１記載の接合ゲート型電界効果トランジスタの製造方法。
【請求項３】
上記絶縁膜はＳｉＮ膜またはＳｉＯＮ膜であることを特徴とする請求項１記載の接合ゲート型電界効果トランジスタの製造方法。
【請求項４】
上記不純物はＺｎであり、上記雰囲気は少なくともジエチル亜鉛を含むことを特徴とする請求項１記載の接合ゲート型電界効果トランジスタの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、接合ゲート型電界効果トランジスタの製造方法に関する。
【０００２】
【従来の技術】
従来、ＧａＡｓＪＦＥＴの主要部分は、次のような手順によって形成されていた。すなわち、まず、図１４に示すように、半絶縁性ＧａＡｓ基板１０１にイオン注入法を用いて選択的にＳｉを導入した後、活性化アニールを行うことによってｎ型チャネル層１０２を形成する。
【０００３】
次に、図１５に示すように、ＣＶＤ法により全面にＳｉＮ膜１０３を３００ｎｍの膜厚で形成した後、このＳｉＮ膜１０３上にゲート領域に対応する部分に開口を有するレジストパターン（図示せず）をリソグラフィ工程により形成する。そして、このレジストパターンをマスクとして、反応性イオンエッチング（ＲＩＥ）法により、ＣＦ4 にＨ2 またはＯ2 を添加した混合ガスを用いて、ゲート領域のＳｉＮ膜１０３をエッチングし、開口１０４を形成する。
【０００４】
次に、レジストパターンを除去した後、半絶縁性ＧａＡｓ基板１０１を拡散炉（図示せず）内に入れ、ジエチル亜鉛（ＤＥＺ）を含む雰囲気中で６００℃前後の温度に加熱することによりｐ型不純物であるＺｎをＳｉＮ膜１０３の開口１０４を通じてｎ型チャネル層１０２中に拡散させて、ｐ型のゲート拡散層１０５を形成する。
【０００５】
この後、図１６に示すように、ＳｉＮ膜１０３の開口１０４を通じてゲート拡散層１０５上にＴｉ／Ｐｔ／Ａｕ膜からなるゲート電極１０６を形成するとともに、ＳｉＮ膜１０３の所定部分をエッチング除去して、開口１０７、１０８を形成し、これらの開口１０７、１０８を通じて、ｎ型チャネル層１０２上にそれぞれＡｕＧｅ／Ｎｉ膜からなるソース電極１０９およびドレイン電極１１０を形成する。
【０００６】
【発明が解決しようとする課題】
しかしながら、本発明者の知見によれば、上述のようにして製造される従来のＧａＡｓＪＦＥＴにおいては、しきい値電圧（ＶTH）がゲート電極１０６の寸法や形状に依存して変化してしまうという問題があった。
【０００７】
例えば、ゲート長が０．４μｍのＧａＡｓＪＦＥＴのＶTHは、ゲート長が１００μｍのＧａＡｓＪＦＥＴのＶTHと比べ、正の向きに約１Ｖもずれてしまう。そのため、例えば、ゲート長が０．４μｍのＧａＡｓＪＦＥＴとゲート長が１００μｍのＧａＡｓＪＦＥＴ（例えば、ＶTHモニター用に用いられる）とを同一基板上に形成する場合において、ゲート長が０．４μｍのＧａＡｓＪＦＥＴのＶTHを適正に制御しようとすると、ゲート長が１００μｍのＧａＡｓＪＦＥＴではゲート拡散層１０５の深さが浅すぎてしまい、接合耐圧の低下や接合障壁電位の低下（ショットキー化）というような問題が生じてしまう。
【０００８】
したがって、この発明の目的は、上述のようなＧａＡｓＪＦＥＴに代表される接合ゲート型電界効果トランジスタ、すなわち、半導体基板上にＳｉＮ膜などの絶縁膜を形成し、この絶縁膜に形成した開口を通じて、半導体基板中にＺｎなどの不純物を拡散させることにより拡散層を形成する接合ゲート型電界効果トランジスタにおいて、ＶTHなどの特性が、半導体基板上の絶縁膜の開口の寸法や形状に依存しない接合ゲート型電界効果トランジスタの製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明者は、従来技術が有する上述の問題を解決すべく、鋭意検討を行った結果、ＧａＡｓＪＦＥＴにおける上述のようなＶTHのずれが、ゲート拡散層１０５の拡散深さの相違によって発生することを見い出した。さらに、このような拡散深さの相違が、ゲート電極１０６が形成されるＳｉＮ膜１０３の開口１０４の寸法が微細になるほどＺｎの拡散係数が増加するために生じること、および、この拡散係数の増加は、ＳｉＮ膜１０３の開口１０４の寸法が微細になるにしたがって、ＳｉＮ膜１０３によってその開口１０４の部分における半絶縁性ＧａＡｓ基板１０１に生じる応力が増加することが原因となっていることを見い出した。
【００１０】
すなわち、ＧａＡｓＪＦＥＴのＶTHが、ゲート電極１０６が形成されるＳｉＮ膜１０３の開口１０４の寸法や形状に依存するという問題は、ＳｉＮ膜１０３によってその開口１０４の部分における半絶縁性ＧａＡｓ基板１０１に生じる応力がその開口１０４の寸法や形状に依存することが根本的な原因となっている。
【００１１】
したがって、ＳｉＮ膜１０３の開口１０４の部分における半絶縁性ＧａＡｓ基板１０１に生じる応力が、その開口１０４の寸法や形状に依存しないようにすれば、Ｚｎの拡散係数が開口１０４の寸法や形状に依存しないようにすることができ、ゲート拡散層１０５の拡散深さを一定の深さにすることができ、これによって、ＧａＡｓＪＦＥＴのＶTHが開口１０４の寸法や形状に依存しないようにすることができる。そして、そのためには、最も大きな応力が生じるＳｉＮ膜１０３の開口１０４の部分においても、Ｚｎの拡散係数への影響を無視することができる程度にまで応力を全体的に低減するか、あらゆる開口１０４の部分で応力を均一化するのが有効である。具体的には、少なくとも開口１０４の周辺の部分におけるＳｉＮ膜１０３の膜厚を１５０ｎｍ以下、好適には１００ｎｍ以下にするのが有効である。
【００１２】
一方、基板上にストライプ状の薄膜が設けられている場合に、そのストライプ状の薄膜の端部における基板に生じる応力の解析がなされている（例えば、J.Appl.Phys.,Vol.38, No.7(1967)pp.2913-2919)。この解析によると、ストライプ状の薄膜の幅が増加するにしたがって、この薄膜の端部の基板の部分に生じる応力の大きさが増加する。このことから考えると、ＳｉＮ膜１０３に開口１０４とは別の開口を設けた場合、それらの間の距離によって、開口１０４の部分における半絶縁性ＧａＡｓ基板１０１に生じる応力は変化し、それらの間の距離が小さいほどその応力は小さくなる。したがって、開口１０４の近傍の部分におけるＳｉＮ膜１０３に別の開口を設けることにより、開口１０４の部分における半絶縁性ＧａＡｓ基板１０１に生じる応力を低減することができ、これによって応力の均一化を図ることができる。また、開口１０４の近傍の部分におけるＳｉＮ膜１０３に別の開口を設ける代わりに、この部分のＳｉＮ膜１０３の膜厚を十分に小さくすることによっても同様の効果を得ることができる。
【００１３】
この発明は、以上の検討に基づいて案出されたものである。
【００１４】
すなわち、上記目的を達成するために、この発明は、
半導体基板上に少なくともＳｉおよびＮを含む絶縁膜を形成する工程と、
絶縁膜に開口を形成する工程と、
半導体基板を不純物を含む雰囲気中で熱処理することにより絶縁膜の開口を通じて半導体基板中に不純物を拡散させてゲート拡散層を形成する工程とを有する接合ゲート型電界効果トランジスタの製造方法において、
少なくともゲート拡散層を形成する工程の前までに、開口の近傍の部分における絶縁膜に溝を形成しておく
ことを特徴とするものである。
【００１７】
この第３の発明においては、典型的には、溝は絶縁膜に設けられた開口の両側に設けられる。
【００１９】
この第４の発明においては、典型的には、溝は絶縁膜に設けられた開口の両側に形成する。
【００２０】
この発明において、典型的には、半導体基板はＧａＡｓ基板であり、絶縁膜はＳｉＮ膜またはＳｉＯＮ膜であり、拡散層はＺｎの拡散層である。
【００２１】
上述のように構成されたこの発明の第１の発明および第２の発明によれば、少なくとも開口の周辺の部分における絶縁膜の膜厚を１５０ｎｍ以下にしていることにより、絶縁膜によりその開口の部分における半導体基板に生じる応力が全体的に低減され、応力の変化による不純物の拡散係数の変化を無視できるほど小さくすることができ、あらゆる寸法や形状の開口の部分において、不純物の拡散係数を均一化することができる。
【００２２】
また、上述のように構成されたこの発明の第３の発明および第４の発明によれば、開口の近傍の部分における絶縁膜に溝を設けていることにより、絶縁膜によりその開口の部分における半導体基板に生じる応力が全体的に低減され、応力の変化による不純物の拡散係数の変化を無視できるほど小さくすることができ、あらゆる寸法や形状の開口の部分において、不純物の拡散係数を均一化することができる。
【００２３】
【発明の実施の形態】
以下、この発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態においては、同一または対応する部分には同一の符号を付す。
【００２４】
図１は、この発明の第１の実施形態によるＧａＡｓＪＦＥＴの主要部分の断面図を示す。
【００２５】
図１に示すように、この第１の実施形態によるＧａＡｓＪＦＥＴにおいては、例えば半絶縁性ＧａＡｓ基板１の上部にｎ型チャネル層２が設けられており、半絶縁性ＧａＡｓ基板１の全面に例えばＳｉＮ膜３が設けられている。このＳｉＮ膜３の膜厚は１５０ｎｍ以下に選ばれる。また、このＳｉＮ膜３は、後述のようにゲート拡散層を形成する際の拡散マスクとして用いられるため、その膜厚は例えば１０ｎｍ以上にするのが望ましい。ここでは、このＳｉＮ膜３の膜厚は例えば１４０ｎｍに選ばれる。また、ｎ型チャネル層２中には、Ｚｎが拡散されたｐ型のゲート拡散層４が形成されている。このゲート拡散層４の上の部分のＳｉＮ膜３には開口５が設けられている。この開口５を通じて、例えばＴｉ／Ｐｔ／Ａｕ膜からなるゲート電極６がその下層のゲート拡散層４とオーミック接触して設けられている。ここで、ゲート電極６の幅（ゲート幅）は例えば１５０μｍである。また、ゲート電極６の両側の部分におけるＳｉＮ膜３には開口７、８が設けられており、これらの開口７、８を通じて、それぞれ例えばＡｕＧｅ／Ｎｉ膜からなる電極９および電極１０が下層のｎ型チャネル層２とオーミック接触して設けられている。
【００２６】
次に、上述のように構成されたこの第１の実施形態によるＧａＡｓＪＦＥＴの製造方法について説明する。
【００２７】
この第１の実施形態によるＧａＡｓＪＦＥＴの製造方法においては、まず、図２に示すように、半絶縁性ＧａＡｓ基板１に例えばイオン注入法を用いて選択的にＳｉを導入し、続いて活性化アニールを行うことによってｎ型チャネル層２を形成する。
【００２８】
次に、図３に示すように、例えばＣＶＤ法により半絶縁性ＧａＡｓ基板１上にＳｉＮ膜３を形成する。すでに述べたように、このＳｉＮ膜３の膜厚は１５０ｎｍ以下、例えば１４０ｎｍに選ばれる。
【００２９】
次に、リソグラフィ工程により、ＳｉＮ膜３上にゲート領域に対応する部分に開口を有するレジストパターン（図示せず）を形成する。次に、このレジストパターンをマスクとして、例えばＲＩＥ法により、例えばＣＦ4 にＨ2 またはＯ2 を添加した混合ガスを用いて、ゲート領域のＳｉＮ膜３をエッチングし、開口５を形成する。
【００３０】
次に、レジストパターンを除去した後、半絶縁性ＧａＡｓ基板１を拡散炉（図示せず）内に入れ、例えばＤＥＺを含む雰囲気中で例えば６００℃前後の温度に加熱することにより、ＳｉＮ膜３の開口５を通じてｎ型チャネル層２中にＺｎを例えば１５０ｓ以上の時間をかけて拡散させて、ｐ型のゲート拡散層４を形成する。
【００３１】
次に、ＳｉＮ膜３の全面に例えば真空蒸着法によりＴｉ／Ｐｔ／Ａｕ膜を形成した後、その上にリソグラフィ工程により、ゲート電極６に対応する形状のレジストパターン（図示せず）を形成する。その後、このレジストパターンをマスクとしてＴｉ／Ｐｔ／Ａｕ膜を例えばイオンミリング法によりパターニングする。これによって、図１に示すように、ＳｉＮ膜３の開口５の部分にゲート電極６が形成される。
【００３２】
次に、リソグラフィ工程により、ＳｉＮ膜３上に電極９および電極１０の形成領域に対応する部分に開口を有するレジストパターン（図示せず）を形成する。このレジストパターンの膜厚は、後に形成する電極９および電極１０の膜厚よりも十分に厚くする。次に、このレジストパターンをマスクとして、例えばＲＩＥ法により、例えばＣＦ4 にＨ2 またはＯ2 を添加した混合ガスを用いて、ＳｉＮ膜３をエッチングし、開口７、８を形成する。
【００３３】
次に、全面に例えば真空蒸着法によりＡｕＧｅ／Ｎｉ膜を形成する。その後、レジストパターンを溶解除去することにより、その上に形成されたＡｕＧｅ／Ｎｉ膜を除去する。これによって、開口７、８の部分にそれぞれ電極９および電極１０が形成される。
【００３４】
図４は、ＳｉＮ膜３の開口５を通じて半絶縁性ＧａＡｓ基板１にＺｎを拡散させる場合におけるＺｎの拡散係数（Ｄ）のＳｉＮ膜３の膜厚依存性を、開口５の寸法（＝ゲート長）を０．４μｍと１５０μｍとに変えて測定した結果を示す。また、図５は、同様な場合において、開口５の部分における半絶縁性ＧａＡｓ基板１に生じる応力のＳｉＮ膜３の膜厚依存性を、開口５の寸法（＝ゲート長）を０．４μｍと１５０μｍとに変えて測定した結果を示す。ただし、いずれもゲート幅は１５０μｍである。
【００３５】
図４および図５より、ＳｉＮ膜３の膜厚の減少とともに、半絶縁性ＧａＡｓ基板１に生じる応力は減少し、ＳｉＮ膜３の膜厚が１４０ｎｍである場合には、開口５の寸法が０．４μｍのときも１５０μｍのときもＺｎの拡散係数Ｄはほぼ同一の値になっていることがわかる。すなわち、ＳｉＮ膜３の膜厚を１４０ｎｍにすることによって、開口５の寸法によらず、Ｚｎの拡散係数を均一化することができることがわかる。
【００３６】
図６は、同一の半絶縁性ＧａＡｓ基板１上にゲート長が０．４μｍのＧａＡｓＪＦＥＴとゲート長が１５０μｍのＧａＡｓＪＦＥＴとを形成する場合におけるこれらのＧａＡｓＪＦＥＴのＶTHの差ΔＶTH（ゲート長が０．４μｍのＧａＡｓＪＦＥＴのＶTHから、ゲート長が１５０μｍのＧａＡｓＪＦＥＴのＶTHを引いた値）のＺｎの拡散時間依存性を、ＳｉＮ膜３の膜厚を１４０ｎｍ、２４０ｎｍ、３３０ｎｍおよび４５０ｎｍの４水準に変えて測定した結果を示す。ただし、これらのＧａＡｓＪＦＥＴのゲート幅は１５０μｍである。
【００３７】
図６より、ＳｉＮ膜３の膜厚が１４０ｎｍである場合には、Ｚｎの拡散時間によらず、ΔＶTHは０．１〜０．２５Ｖに抑えられており、Ｚｎの拡散時間を例えば１５０ｓ以上に長くしてもΔＶTHを十分に小さくすることができることがわかる。
【００３８】
以上のように、この第１の実施形態によれば、拡散マスクとなるＳｉＮ膜３の膜厚を１５０ｎｍ以下、具体的には１４０ｎｍにしていることにより、開口５の部分における半絶縁性ＧａＡｓ基板１に生じる応力を低減することができる。このため、開口５の寸法や形状によらずＺｎの拡散係数を均一化することができ、ゲート拡散層４の拡散深さを均一化することができる。そして、例えば、ゲート長が０．４μｍのＧａＡｓＪＦＥＴとゲート長が１５０μｍのＧａＡｓＪＦＥＴとを同一の半絶縁性ＧａＡｓ基板１上に形成する場合において、ゲート拡散層４を形成するためのＺｎの拡散時間を１５０ｓ以上にしても、これらのＧａＡｓＪＦＥＴのΔＶTHを０．１〜０．２５Ｖと、他の諸要因によって生じ得るＶTHのばらつきと同程度の、許容し得る大きさに抑えることができる。これによって、互いにゲート長が異なる二種類以上のＧａＡｓＪＦＥＴを、それらのＶTHを適正に制御しつつ同一の半絶縁性ＧａＡｓ基板１上に集積化した半導体集積回路を実現することができる。また、上述のように開口５の寸法や形状によらずゲート拡散層４の拡散深さを均一化することができるので、ゲート電極６のパターン設計においてＦＥＴ特性への影響を考慮する必要がなく、したがってゲート電極６のパターン設計の自由度が高くなる。
【００３９】
図７は、この発明の第２の実施形態によるＧａＡｓＪＦＥＴの主要部を示す断面斜視図である。
【００４０】
図７に示すように、この第２の実施形態によるＧａＡｓＪＦＥＴにおいては、開口５の両側で、かつこの開口５の近傍の部分におけるＳｉＮ膜３に溝１１、１２が設けられている。これらの溝１１、１２と開口５との間の距離およびこれらの溝１１、１２の部分におけるＳｉＮ膜３の膜厚は、開口５の部分における半絶縁性ＧａＡｓ基板１に生じる応力が十分に低減されるように選ばれる。これらの溝１１、１２以外の部分におけるＳｉＮ膜３の膜厚は例えば３００ｎｍである。その他の構成は第１の実施形態によるＧａＡｓＪＦＥＴと同様であるので、説明を省略する。
【００４１】
次に、上述のように構成された第２の実施形態によるＧａＡｓＪＦＥＴの製造方法について説明する。
【００４２】
この第２の実施形態によるＧａＡｓＪＦＥＴの製造方法においては、第１の実施形態と同様にしてＳｉＮ膜３の形成まで終了した後、図８に示すように、このＳｉＮ膜３に溝１１、１２と開口５とを形成する。すなわち、例えば、まず、ＳｉＮ膜３上に、溝形成領域に対応する部分に開口を有するレジストパターン（図示せず）をリソグラフィ工程により形成する。次に、このレジストパターンをマスクとして、例えばＲＩＥ法により、例えばＣＦ4 にＨ2 またはＯ2 を添加した混合ガスを用いてＳｉＮ膜３を所定深さまでエッチングし、溝１１、１２を形成する。ここで、後述のように、ＳｉＮ膜３はＺｎの拡散において拡散マスクとして用いられることから、溝１１、１２の部分においても拡散マスクとして機能するようにするために、これらの溝１１、１２の部分におけるＳｉＮ膜３の膜厚は１０ｎｍ以上にするのが望ましい。次に、このレジストパターンを除去した後、第１の実施形態と同様な方法で、ＳｉＮ膜３に開口５を形成する。
【００４３】
この後、第１の実施形態と同様にして、ゲート拡散層４の形成以降の工程を進めて、図７に示すＧａＡｓＪＦＥＴを製造する。
【００４４】
以上のように、この第２の実施形態によれば、開口５の近傍の部分におけるＳｉＮ膜３に溝１１、１２を設けていることにより、ＳｉＮ膜３により開口５の部分における半絶縁性ＧａＡｓ基板１に生じる応力を緩和することができる。これによって、第１の実施形態と同様の利点を得ることができる。
【００４５】
図９は、この発明の第３の実施形態による半導体装置を示す断面図である。
【００４６】
図９に示すように、この第３の実施形態による半導体装置においては、半絶縁性ＧａＡｓ基板１上に、第１の実施形態と同様な構造のゲート長が例えば０．４μｍでゲート幅が例えば１５０ｎｍのＧａＡｓＪＦＥＴに加えて、ｎ−ｐ−ｎ型保護ダイオードが形成されている。すなわち、保護ダイオード部における半絶縁性ＧａＡｓ基板１の上部に、ｎ型領域１３、ｐ型領域１４およびｎ型領域１５が順次隣接して設けられ、これらのｎ型領域１３、ｐ型領域１４およびｎ型領域１５によりｎ−ｐ−ｎ型保護ダイオードが構成されている。ここで、ｐ型領域１４は矩形の平面形状を有し、その短辺（ＧａＡｓＪＦＥＴのゲート長方向に平行な辺）の長さは例えば２０μｍである。
【００４７】
第１の実施形態におけると同様に、半絶縁性ＧａＡｓ基板１上に設けられたＳｉＮ膜３の膜厚は１５０ｎｍ以下、具体的には１４０ｎｍに選ばれる。
【００４８】
保護ダイオード部においては、ｐ型領域１４の上の部分のＳｉＮ膜３に開口１６が設けられている。また、ｎ型領域１３およびｎ型領域１５の上の部分のＳｉＮ膜３にそれぞれ開口１７、１８が設けられている。そして、これらの開口１７、１８を通じて、それぞれ例えばＡｕＧｅ／Ｎｉ膜からなる電極１９、２０が、それぞれ下層のｎ型領域１３およびｎ型領域１５とオーミック接触して設けられている。
【００４９】
ＧａＡｓＪＦＥＴの電極９、１０およびｎ−ｐ−ｎ型保護ダイオードの電極１９、２０には例えばＴｉ／Ａｕ膜からなる配線２１が接続されている。この配線２１を構成するＴｉ／Ａｕ膜におけるＴｉ膜およびＡｕ膜の膜厚は例えばそれぞれ５０ｎｍおよび４００ｎｍである。なお、ＧａＡｓＪＦＥＴのゲート電極６を構成するＴｉ／Ｐｔ／Ａｕ膜におけるＴｉ膜、Ｐｔ膜およびＡｕ膜の膜厚は例えばそれぞれ３０ｎｍ、５０ｎｍおよび１２００ｎｍである。
【００５０】
また、ＪＦＥＴ部および保護ダイオード部の表面は不活性化ＳｉＮ膜２２に覆われている。この不活性化ＳｉＮ膜２２の膜厚は例えば３００ｎｍである。
【００５１】
次に、上述のように構成された第３の実施形態による半導体装置の製造方法について説明する。
【００５２】
この第３の実施形態による半導体装置の製造方法においては、まず、図１０に示すように、半絶縁性ＧａＡｓ基板１に例えばイオン注入法により選択的にＳｉを導入し、続いて活性化アニールを行うことによって、ＪＦＥＴ部のｎ型チャネル層２と保護ダイオード部のｎ型領域１３、１５とを同時に形成する。
【００５３】
次に、図１１に示すように、半絶縁性ＧａＡｓ基板１上にＳｉＮ膜３を形成した後、第１の実施形態と同様な方法で、ｎ型チャネル層２の上の部分のＳｉＮ膜３に開口５を形成すると同時に、ｎ型領域１３、１５の間の部分の上のＳｉＮ膜３に開口１６を形成する。
【００５４】
次に、図１２に示すように、第１の実施形態と同様な方法で、ＳｉＮ膜３の開口５、１６を通じてＺｎを拡散させることにより、ゲート拡散層４およびｐ型領域１４を同時に形成する。このとき、拡散マスクとなるＳｉＮ膜３の膜厚が１５０ｎｍ以下、例えば１４０ｎｍに選ばれていることにより、開口５の寸法が例えば０．４μｍ、開口１６の寸法が例えば２０μｍと互いに大きく異なるにもかかわらず、ゲート拡散層４およびｐ型領域１４の拡散深さを互いにほぼ等しくすることができる。これによって、ＪＦＥＴ部の微細なゲート拡散層４の拡散深さに比べて、保護ダイオード部の広いｐ型領域１４の拡散深さが浅くなるのを防止することができ、このｐ型領域１４での接合耐圧が低下するなどの現象が発生するのを防止することができる。
【００５５】
次に、図１３に示すように、第１の実施形態と同様な方法で、開口５の両側の部分のＳｉＮ膜３に開口７、８を形成すると同時に、ｎ型領域１３、１５の上の部分のＳｉＮ膜３にそれぞれ開口１７、１８を形成する。この後、これらの開口７、８、１７、１８の部分にそれぞれＡｕＧｅ／Ｎｉ膜からなる電極９、１０、１９、２０を形成し、続いて開口５の部分にＴｉ／Ｐｔ／Ａｕ膜からなるゲート電極６を形成する。
【００５６】
次に、図９に示すように、Ｔｉ／Ａｕ膜からなる配線２１を形成した後、例えばＣＶＤ法により全面に活性化ＳｉＮ膜２２を形成する。
【００５７】
以上のように、この第３の実施形態によれば、拡散マスクとなるＳｉＮ膜３の膜厚を１５０ｎｍ以下、例えば１４０ｎｍに選んでいることにより、ゲート拡散層４およびｐ型領域１４の拡散深さを互いにほぼ等しくすることができる。これによって、半絶縁性ＧａＡｓ基板１上にＧａＡｓＪＦＥＴとｎ−ｐ−ｎ型保護ダイオードとを形成する半導体装置の製造において、第１の実施形態と同様の利点を得ることができる。
【００５８】
以上、この発明の実施形態について具体的に説明したが、この発明は、上述の実施形態に限定されるものではなく、この発明の技術的思想に基づく各種の変形が可能である。
【００５９】
例えば、上述の実施形態において挙げた数値はあくまでも例に過ぎず、必要に応じてこれと異なる数値を用いてもよい。
【００６０】
また、上述の第１の実施形態および第３の実施形態においては、ＳｉＮ膜３の膜厚を全面にわたって１５０ｎｍ以下にしているが、必要に応じて、開口５の周辺部のＳｉＮ膜３だけを１５０ｎｍ以下にするようにしてもよい。また、ＳｉＮ膜３の膜厚は、Ｚｎを半絶縁性ＧａＡｓ基板１中に拡散する時点で、少なくとも開口５の周辺の部分において１５０ｎｍ以下になっていればよく、したがって、例えば、ＳｉＮ膜３を１５０ｎｍよりも大きい膜厚で形成した後、開口５の周辺部のＳｉＮ膜３を１５０ｎｍ以下の膜厚に薄膜化するようにしてもよい。
【００６１】
さらに、第２の実施形態において、溝１１、１２の直下の部分の半絶縁性ＧａＡｓ基板１中にＺｎを拡散することが許容される場合には、これらの溝１１、１２を半絶縁性ＧａＡｓ基板１が露出するまで貫通して形成してもよい。この場合には、これらの溝１１、１２は開口５と同時に形成することができる。
【００６２】
【発明の効果】
以上説明したように、この発明によれば、拡散マスクとなる絶縁膜の少なくとも開口の周辺の部分における膜厚を１５０ｎｍ以下にし、あるいは、少なくとも開口の近傍の部分における絶縁膜に溝を設けていることにより、絶縁膜によりその開口の部分における半導体基板に生じる応力が全体的に低減され、応力の変化による不純物の拡散係数の変化を無視できるほど小さくすることができ、あらゆる寸法や形状の開口の部分において、不純物の拡散係数を均一化することができる。これによって、ＶTHなどの特性が、半導体基板上の絶縁膜の開口の寸法や形状に依存しない半導体装置を得ることができる。
【図面の簡単な説明】
【図１】この発明の第１の実施形態によるＧａＡｓＪＦＥＴの主要部分を示す断面図である。
【図２】この発明の第１の実施形態によるＧａＡｓＪＦＥＴの製造方法を説明するための断面図である。
【図３】この発明の第１の実施形態によるＧａＡｓＪＦＥＴの製造方法を説明するための断面図である。
【図４】ＳｉＮ膜の膜厚に対するＺｎの拡散係数の依存性を示すグラフである。
【図５】ＳｉＮ膜の開口の部分における半絶縁性ＧａＡｓ基板に生じる応力に対するＺｎの拡散係数の依存性を示すグラフである。
【図６】Ｚｎの拡散時間に対するΔＶTHの依存性を示すグラフである。
【図７】この発明の第２の実施形態によるＧａＡｓＪＦＥＴの主要部分を示す断面斜視図である。
【図８】この発明の第２の実施形態によるＧａＡｓＪＦＥＴの製造方法を説明するための断面斜視図である。
【図９】この発明の第３の実施形態による半導体装置の主要部分を示す断面図である。
【図１０】この発明の第３の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１１】この発明の第３の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１２】この発明の第３の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１３】この発明の第３の実施形態による半導体装置の製造方法を説明するための断面図である。
【図１４】従来のＧａＡｓＪＦＥＴの製造方法を説明するための断面図である。
【図１５】従来のＧａＡｓＪＦＥＴの製造方法を説明するための断面図である。
【図１６】従来のＧａＡｓＪＦＥＴの製造方法を説明するための断面図である。
【符号の説明】
１・・・半絶縁性ＧａＡｓ基板、２・・・ｎ型チャネル層、３・・・ＳｉＮ膜、４・・・ゲート拡散層、５、７、８、１６、１７、１８・・・開口、６・・・ゲート電極、９、１０、１９、２０・・・電極、１１、１２・・・溝、１３、１５・・・ｎ型領域、１４・・・ｐ型領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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