(57)【特許請求の範囲】
【請求項１】
半導体基板の上に形成された半導体回路装置において誘電体（１３）ならびに第１（１１）および第２（１２）のコンデンサ電極を有するコンデンサ（９）を製造するための方法において、
半導体回路装置の基板の上に被覆された層（１６）にトレンチ（１８）を形成する工程と、トレンチ（１８）の側壁にトレンチ（１８）の内側の第２のコンデンサ電極（１２）に対する導電性層（１９）を少なくとも部分的に同形析出する工程と、第２のコンデンサ電極（１２）に対する導電性層（１９）の上にトレンチ（１８）の内側に誘電体（１３）に対するスペーサとしての役割をする補助層（２０）を同形析出する工程と、補助層（２０）の上にトレンチ（１８）の内側に第１のコンデンサ電極（１１）に対する導電性層（２３）を同形析出する工程と、補助層（２０）を少なくとも部分的に除去し、またそれにより第１および第２のコンデンサ電極に対する両導電性層（１９、２３）の間の少なくとも１つの部分範囲に中空層（２５）を露出させる工程と、第１および第２のコンデンサ電極に対する両導電性層（１９、２３）の間の露出された中空層（２５）に誘電体（１３）を析出する工程とを含んでいることを特徴とするコンデンサの製造方法。
【請求項２】
誘電性層を析出する工程がスピンオン技術により実行されることを特徴とする請求項１記載のコンデンサの製造方法。
【請求項３】
誘電体（１３）が溶剤に入れられた、レジスト状の粘性を有する物質として被覆され、またはスピンオンされることを特徴とする請求項１記載のコンデンサの製造方法。
【請求項４】
誘電体（１３）が強誘電性のゲルであることを特徴とする請求項１記載のコンデンサの製造方法。
【請求項５】
強誘電性のゲルが鉛‐ジルコン‐チタン酸塩（ＰＺＴ）および／またはストロンチウム‐タンタル酸塩化合物を有することを特徴とする請求項４記載のコンデンサの製造方法。
【請求項６】
誘電体（１３）に対するスペーサとしての役割をする補助層（２０）がＳｉＯ2を有することを特徴とする請求項１記載のコンデンサの製造方法。
【請求項７】
トレンチ（１８）の深さが層（１６）の厚みに一致していることを特徴とする請求項１記載のコンデンサの製造方法。
【請求項８】
半導体基板の上に配置された多数のメモリセル（１）を有しその各々が半導体基板表面の平面（２１）に配置され、かつそれぞれゲート端子（８）ならびに第１の電極端子（５）および第２の電極端子（６）を有する選択トランジスタ（３）と、選択トランジスタ（３）に対応付けられかつこの選択トランジスタにより駆動可能で強誘電性の誘電体（１３）ならびに第１のコンデンサ電極（１１）および第２のコンデンサ電極（１２）を有するメモリコンデンサ（９）とを有し、前記選択トランジスタ（３）の各ゲート端子（８）が半導体メモリデバイスのワード線（７）と、選択トランジスタ（３）の各第１の電極端子（５）がビット線（４）と、そしてメモリコンデンサ（９）の各第１のコンデンサ電極（１１）が導電性材料から成る共通の導体層（１０）とそれぞれ接続されている半導体メモリデバイスを製造するための方法において、
選択トランジスタ（３）に対応付けられ、かつ強誘電性の誘電体（１３）を有するメモリコンデンサ（９）が、選択トランジスタ（３）ならびにワードおよびビット線（４、７）の接続のためのその付属の金属化層の製造後に、半導体基板の表面に対して平行に配置された選択トランジスタ（３）の平面（２１）に向かって突出している配置において以下に述べる工程、即ち、
強誘電性の誘電体（１３）を有するメモリコンデンサ（９）が選択トランジスタ（３）の完成後に、絶縁性のカバー層（１５）を全面被覆する工程と、選択トランジスタ（３）の第２の電極端子（６）への接触金属化層（１６）を形成する工程と、絶縁性のカバー層（１５）まで達するトレンチ（１８）を接触金属化層（１６）の内側にエッチングする工程と、トレンチ（１８）の内側の第２のコンデンサ電極（１２）に対する導電性層（１９）をトレンチ（１８）の側壁に同形析出する工程と、第２のコンデンサ電極（１２）に対する導電性層（１９）の上にトレンチ（１８）の内側に強誘電性の誘電体（１３）に対するスペーサとしての役割をする補助層（２０）を同形析出する工程と、補助層（２０）の上にトレンチ（１８）の内側に第１のコンデンサ電極（１１）に対する導電性層（２３）を同形析出する工程と、補助層（２０）を少なくとも部分的に除去し，かつそれにより第１および第２のコンデンサ電極に対する両導電性層（１９、２３）の間の中空層（２５）を露出させる工程と、第１および第２のコンデンサ電極に対する両導電性層（１９、２３）の間の露出された中空層（２５）のなかに強誘電性の誘電体（１３）を析出する工程とを経て製造され、
その際に強誘電性の誘電体（１３）を有するメモリコンデンサ（９）が選択トランジスタ（３）の第２の電極端子（６）に対する接触金属化層（１６）に形成されたトレンチ（１８）のなかに配置され、トレンチ（１８）の深さが接触金属化層（１６）の層厚みに一致していることを特徴とする半導体メモリデバイスの製造方法。
【請求項９】
強誘電性の誘電体（１３）を有する誘電性層を析出する工程がスピンオン技術により実行されることを特徴とする請求項８記載の半導体メモリデバイスの製造方法。
【請求項１０】
トレンチ（１８）の内側輪郭に対して同形析出された第２のコンデンサ電極（１２）に対する導電性層（１９）が、少なくとも第２のコンデンサ電極に対する導電性層（１９）のトレンチの外側の平らに析出された部分（２４）が除去されるまで、バックエッチングされることを特徴とする請求項８記載の半導体メモリデバイスの製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体基板の上に形成された半導体回路装置において誘電体ならびに第１および第２のコンデンサ電極を有するコンデンサを製造するための方法、および半導体基板の上に配置された多数のメモリセルを有しその各々が半導体基板の表面に対してほぼ平行に延びている平面のなかに配置されまたそれぞれゲート端子ならびに第１の電極端子および第２の電極端子を有する選択トランジスタと、選択トランジスタに対応付けられまたこの選択トランジスタにより駆動可能で強誘電性の誘電体ならびに第１のコンデンサ電極および第２のコンデンサ電極を有するメモリコンデンサとを有し、その際に選択トランジスタの各ゲート端子が半導体メモリデバイスのワード線と、選択トランジスタの各第１の電極端子がビット線と、またメモリコンデンサの各第１のコンデンサ電極が導電性材料から成る共通の導体層と接続されている半導体メモリデバイスに関し、またこのような半導体メモリデバイスを製造するための方法に関する。
【０００２】
【従来の技術】
強誘電性の誘電体を有するメモリコンデンサを有するこのような半導体メモリデバイス（いわゆるＦＲＡＭ）はたとえばモアザミ（R.Moazzami）ほか著「ＶＬＳＩテクノロジー・シンポジウム論文集(Symposium on VLSI Technoloyg Digestof Technical Papers)１９９４」第５５頁以降およびタツミ・スミほか著「ＩＥＥＥ国際固体回路会議(IEEE International Solid-State Circuits Conference)１９９４」第２６８頁以降から知られている。これらの半導体メモリデバイスでは強誘電性の誘電体を有するメモリコンデンサが平らに構成されており、また配線に基づいてビットあたり大きなセル面積を有するが、このことは要望される高い集積密度を考慮すると欠点であると考えられる。まだ問題が残されてはいるが、強誘電性メモリまたはＦＲＡＭは大きな将来性が期待されている。それらは現在の半導体メモリ（ＤＲＡＭ、ＳＲＡＭ、ＥＥＰＲＯＭ、フラッシュＥＥＰＲＯＭ）を完全に押し退けることができよう。ＦＲＡＭの利点はなかんずく短いプログラミング時間（＞２０ｎｓ）、低いプログラミング電圧（集積回路の約３Ｖの供給電圧以下）、プログラミングの際の低いエネルギー消費（電荷ポンプを必要としない）ならびに頻繁なプログラミング可能性（ＥＥＰＲＯＭにおける１０5 にくらべて１０12が実証され、１０15が期待される）にある。強誘電性層に対して特に今日の時点で有望と思われる材料はたとえば鉛‐ジルコン‐チタン酸塩、ストロンチウム‐タンタル酸塩またはそれらの化合物である。ＦＲＡＭの急速な導入を妨げている問題の一つは、集積回路の製造プロセスとの両立性がまだ解決されていないことである。特に、強誘電性のメモリキャパシタンスに白金電極を必要とすること、また強誘電性のゲルの被覆のために比較的大きな層厚み、従ってまた面積をとるキャパシタンスと結び付けられている現時点で通常の遠心技術を必要とすることは半導体テクノロジーでの正当化可能な使用を妨げており、従ってＦＲＡＭの製造のための量産に適したプロセスはこれまでに知られていない。ここで、強誘電性の誘電体に対する比較的複雑な材料の析出およびそれと関連して満足できかつプロセスに適したソースの問題、さらに、ひび割れ、漏れ電流、温度の影響および電極付着に基づく層の不十分な品質がプロセス集積の問題に関係することも考慮に入れなければならない。その際に特にこれまでに知られている強誘電性の材料は水素に特に敏感に反応し、これは半導体メモリデバイスの公知の製造方法ではほとんど抑制され得ず、またそこに特にプラズマ析出プロセスおよびプラズマエッチングプロセスの際に問題となる。
【０００３】
これらのＦＲＡＭセルとならんで、メモリコンデンサの誘電体に対する従来からの材料を有する高密度に集積されたＤＲＡＭ半導体メモリも知られている。その際に、現在約２５６メガバイトまでのメモリ容量を有するＤＲＡＭ半導体メモリを実現するため、セル面積が小さくなる際にもたとえばセルあたり２０ｆＦよりも大きい十分なキャパシタンスを達成するために、高い誘電定数を有する誘電体が使用される。この目的に対して今日までたいていの場合にＯＮＯ層が使用されるが、しかしその際には、漏れ電流が厚みの一層の減少の際に予め定められた限界値を越えて上昇し、また十分なキャパシタンス（面積）がトレンチまたはスタックコンデンサのような高コストの構造によってのみ得られるので、テクノロジー的な限界がしばしば認められる。これらの理由から、ますますメモリコンデンサの誘電体に対して十分に高い誘電定数を有する新しい材料が使用されているが、これまでに知られている代替的な誘電性材料は半導体メモリデバイスを製造するために従来使用される方法で生ずる通常の負荷、特にプロセス温度に対する安定性、望ましくない化学的反応などに非常に敏感である。
【０００４】
【発明が解決しようとする課題】
このような従来技術から出発して、本発明の課題は半導体回路装置におけるコンデンサを製造するための方法、ならびに相応に高い信頼性および品質において従来からのＤＲＡＭ回路にほぼ比較可能な集積密度を有する強誘電性のメモリキャパシタンスを有する半導体メモリデバイスを提供すること、またこのような半導体メモリデバイスを製造するための方法であって、比較的わずかなコストで既存のプロセスラインにおいて集積可能であり、量産に適しており、すなわちできるだけ少ない早期故障において強誘電性のメモリコンデンサを有する完成した半導体メモリデバイスの高い収率を可能にする方法を提供することである。
【０００５】
【課題を解決するための手段】
これらの課題は、本発明によれば、請求項１によるコンデンサの製造方法、請求項８による半導体メモリデバイスの製造方法および請求項１２による半導体メモリデバイスにより解決される。
【０００６】
請求項１によるコンデンサの製造方法において誘電性層を析出する工程は好ましくはスピン‐オン技術により実行される。本発明の原理に従って、粘性のあるレジスト状のコンシステンシーに基づいて好ましくはスピン‐オン技術で被覆され得る誘電性層がナノメートル範囲内の厚みで被覆され得る。
【０００７】
その際にスピン‐オン技術により、好ましくは溶剤のなかに入れられた物質として存在している誘電体の材料が第１および第２のコンデンサ電極に対する両導電性層の間の露出された中空層のなかに析出され得る。
【０００８】
本発明の好ましい実施態様では、誘電体はスピン‐オン技術により被覆される強誘電性のゲルである。さらに、誘電体はスピン‐オン技術で被覆すべき必ずしも強誘電性ではない他の物質、すなわち既知の物質にくらべて大きい誘電定数を有する誘電体に対する物質であってもよい。
【０００９】
本発明によればさらに、請求項８に記載した種類の半導体メモリデバイスにおいて、選択トランジスタに対応付けられまた強誘電性の誘電体を有するメモリコンデンサが基板表面の平面に向かって突出している配置を有する。その際に強誘電性の誘電体を有するメモリコンデンサは選択トランジスタの第２の電極端子まで達するトレンチの内側に配置されており、その際にトレンチの深さは接触金属化層の層厚みと一致している。突出している配置のなかに強誘電性の誘電体を有するメモリコンデンサを構成することは、ＦＲＡＭセルの面積ができるだけ小さい場合にも十分なキャパシタンスを達成することを可能にし、その際に基板表面の平面に向かって突出している強誘電性のメモリコンデンサの配置を有する本発明による構成、すなわち所望の高い集積密度に関して臨界的とみなすべき強誘電体の構成は、この点に関してそれほど臨界的でないメモリセルの構成部分、すなわち電極を含めて完全な金属化層を有する選択トランジスタの完全な製造後に、好ましくはスピン‐オン技術により被覆すべき強誘電性のゲルが両コンデンサ電極の間に形成される薄い中空層の内側に入れられ、その際に中空層が同じく基板表面の平面に向かって突出している配置を有することにより可能にされる。
【００１０】
本発明の原理に従って、基板表面の平面に向かって突出しているメモリコンデンサの配置はほぼ円筒対称に構成されており、基板表面の平面に対して少なくとも近似的に垂直に延びている円筒中心軸線を有する。
【００１１】
トレンチの内側に形成されたメモリコンデンサの第２のコンデンサ電極はトレンチの垂直な側壁に同形析出された金属スペーサとして構成されていてよい。
【００１２】
さらに好ましい実施態様では、メモリコンデンサの第１のコンデンサ電極が、トレンチの内側に形成されており、トレンチの長手方向と同軸にまた第２のコンデンサ電極と向かい合って延びている電極部分を有し、また強誘電性の誘電体が少なくとも第１のコンデンサ電極の電極部分と第２のコンデンサ電極との間に配置されている。その際に、メモリコンデンサの第１のコンデンサ電極はコップ状に第２のコンデンサ電極の内側に構成されていてよい。
【００１３】
本発明による方法では、選択トランジスタに対応付けられまた強誘電性の誘電体を有するメモリコンデンサが選択トランジスタならびにそのワードおよびビット線の接続のための付属の金属化層の製造後に、半導体基板の表面に対してほぼ平行に配置された選択トランジスタの平面に向かって突出している配置において製造される。その際に強誘電性の誘電体を有するメモリコンデンサは選択トランジスタの第２の電極端子に対するいずれにせよ存在している接触金属化層に形成されたトレンチのなかに配置されており、その際にトレンチの深さは接触金属化層の層厚みに一致している。
【００１４】
本発明による方法の基礎となっているものは先ず、強誘電性の材料が半導体メモリデバイスを製造するためのプロセス工程において、選択トランジスタに対応付けられているすべての電極を含めて完全な金属層と一緒に完全に構成された選択トランジスタの完成後に初めて誘電性の材料が被覆され、また必要な結晶化の実行のために熱処理を受けることにより、半導体メモリデバイスまたはその製造のためのプロセス工程に成功裡に組み入れられ得るという認識である。
【００１５】
本発明による方法は、ＲＡＭセルと同様に占有面積の小さいＦＲＡＭメモリデバイスの製造を既存のプロセス工程に組み入れ可能なプロセス工程により可能にする。その際に強誘電性の誘電体の層厚みは好ましくはナノメートル範囲内に正確に設定され得る。
【００１６】
本発明の原理に従って、強誘電性の誘電体を有するメモリコンデンサを有する半導体メモリデバイスを製造するための方法は選択トランジスタの完成後に、絶縁性のカバー層を全面被覆する工程と、選択トランジスタの第２の電極端子への接触金属化層を形成する工程と、絶縁性のカバー層まで達するトレンチを接触金属化層の内側にエッチングする工程と、トレンチの内側の第２のコンデンサ電極に対する導電性層をトレンチの側壁に同形析出する工程と、第２のコンデンサ電極に対する導電性層の上にトレンチの内側に強誘電性の誘電体に対するスペーサとしての役割をする補助層を同形析出する工程と、補助層の上にトレンチの内側に第１のコンデンサ電極に対する導電性層を同形析出する工程と、補助層を少なくとも部分的に除去し，またそれにより第１および第２のコンデンサ電極に対する両導電性層の間の中空層を露出させる工程と、第１および第２のコンデンサ電極に対する両導電性層の間の露出された中空層に強誘電性の誘電体を析出する工程とにより製造される。
【００１７】
強誘電性の誘電体を誘電体誘電性層を析出する工程はスピン‐オン技術により実行されると有利である。
【００１８】
本発明による方法の特に好ましいプロセス工程は、トレンチの内側輪郭に対して同形析出された第２のコンデンサ電極に対する導電性層が、少なくとも第２のコンデンサ電極に対する導電性層のトレンチの外側の平らに析出された部分が除去されるまで、バックエッチングされることを特徴とする。こうして両コンデンサ電極の電気的短絡の危険が避けられる。
【００１９】
本発明による半導体メモリデバイスおよびその製造方法の特に好ましい実施態様では、強誘電性の誘電体は、特に鉛‐ジルコン‐チタン酸塩（ＰＺＴ）および／またはストロンチウム‐タンタル酸塩化合物を有する強誘電性のゲルである。
【００２０】
さらに、第１および／または第２のコンデンサ電極に対する層の材料は好ましくはチタンおよび／または白金を有し、その際に第１および／または第２のコンデンサ電極に対する層は多重層として、好ましくはチタン／チタン窒化物／白金またはチタン／チタン窒化物／タングステンの層列を有する多重層として構成することができる。
【００２１】
【実施例】
以下、図面に示されている実施例により本発明を一層詳細に説明する。
【００２２】
図１の等価回路によるＦＲＡＭセル１を有する半導体メモリデバイスは、半導体基板２の上に構成されており、タングステンまたはポリサイドから製造されたビット線４に接続されている第１の電極端子５（ソース）、第２の電極端子６（ドレイン）およびｎ+ ‐ポリ‐Ｓｉまたはポリサイドから製造されたワード線７に接続されているゲート端子８を有する好ましくはＭＯＳ形式の選択トランジスタ３と、共通の導体層１０（フィールドプレート）と接続されている第１のコンデンサ電極１１、選択トランジスタ３の第２の電極端子６と接続されている第２のコンデンサ電極１２および第１および第２のコンデンサ電極の間に入れられた強誘電性の誘電体１３を有するメモリコンデンサ９とを有する。
【００２３】
半導体メモリデバイスを製造するための本発明による方法の図２ないし図４に示されている実施例の出発点は、ビット線４の製造を含めてそれ自体はＤＲＡＭプロセスから公知の工程により製造された図２に示されている配置である。この配置では、全面にプレーナ化された絶縁性のカバー層１５、たとえばＢＰＳＧ流動ガラスが析出され、また選択トランジスタ３のｎ+ ドープされたドレイン領域１７の端子（第２の電極端子６）に対する自己調節される（重なり合う）接触金属化層１６が形成されている。接触金属化層１６はその際に好ましくは約０．７μｍの厚みを有するｎ+ ポリＳｉ層として同形析出されている。
【００２４】
それに続いて、接触金属化層１６のなかに異方性エッチングにより、基板表面の平面２１に向かって突出して構成され選択トランジスタ３の範囲のすぐ上側に配置されてまたＢＰＳＧ層１５まで達するトレンチ１８が形成される。
【００２５】
それに続いて、図３のように、トレンチ１８の垂直な側壁に導電性層１９、すなわち金属から成る間隔ホルダー（スペーサ）が同形析出およびそれに続く導電性層１９の異方性エッチングにより形成される。スペーサは好ましくはＴｉ／ＴｉＮ／ＰｔまたはＴｉ／ＴｉＮ／Ｗの層列を有する。
【００２６】
こうして生じた配置の上に、図３のように、強誘電性の誘電体に対するスペーサとしての役割をするＳｉＯ2 から成る補助層２０が導電性層１９の上にトレンチ１８の内側に同形析出され、その際にＳｉＯ2 補助層２０の厚みは後の強誘電性層の厚みに一致している。ＳｉＯ2 補助層２０の上に共通のコンデンサプレート１０を形成するため、たとえば白金またはタングステンのような高温度安定な金属から成る導電性層２３が同形析出される。トレンチ１８のなかに残留する空所は適当な充填材料２２で満たされ、その際にたとえばポリＳｉから成る充填材料２２が同形析出され、また好ましくは異方性にバックエッチングされる。こうして図３に示されている配置が生ずる。
【００２７】
それに続く工程で、白金またはタングステンから成る導電性層２３が、少なくとも水平な範囲の上に配置された導電性層２３の部分２４が除去されるまで、バックエッチングされる。
【００２８】
熱処理の実行およびそれによるすべてのそれ以前のプロセス工程の回復後に、強誘電性の誘電体に対するスペーサとしての役割をする補助層２０の材料が、図４中に示されているように、少なくともコンデンサ電極１１および１２に対する両層１９および２６の間に基板表面の平面２１に対してほぼ垂直に向けられた中空層２５が形成されるまで、好ましくは湿式化学的に露出エッチングされ、この中空層のなかにそれに続いて強誘電性ゲルの薄い膜がスピン‐コーティングにより被覆される。その際に両コンデンサ板１９および２３の間の空所は強誘電性ゲルにより満たされる。強誘電性の誘電体の結晶形成のために、これは熱処理を受ける。補助層２０の材料の湿式化学的エッチングの際に放置された底２６はトレンチ１８の内側に同軸に配置された第１のコンデンサ電極２３を機械的に支持する役割をする。
【００２９】
それに続いて、図４のように、好ましくはＳｉＯ2 から成るパッシベーション層２７が全面に析出される。それに、たとえば金属化のためのそれ自体は公知の別のプロセス工程が続く。
【図面の簡単な説明】
【図１】ＦＲＡＭセルを有する本発明による半導体メモリデバイスの等価回路図。
【図２】本発明による半導体メモリデバイスの一製造工程を示す概略図。
【図３】本発明による半導体メモリデバイスの一製造工程を示す概略図。
【図４】本発明による半導体メモリデバイスの一製造工程を示す概略図。
【符号の説明】
１    ＦＲＡＭセル
２    半導体基板
３    選択トランジスタ
４    ビット線
５    第１の電極端子（ソース）
６    第２の電極端子（ドレイン）
７    ワード線
８    ゲート端子
９    メモリコンデンサ
１０    導体層（フィールドプレート）
１１    第１のコンデンサ電極
１２    第２のコンデンサ電極
１３    強誘電性の誘電体
１５    絶縁性カバー層
１６    接触金属化層
１８    トレンチ
１９    導電性層
２０    補助層
２１    基板表面の平面
２２    充填材料
２３    導電性層
【図１】
0003645357.tif 000002
【図２】
0003645357.tif 000003
【図３】
0003645357.tif 000004
【図４】
0003645357.tif 000005