(57)【特許請求の範囲】
【請求項１】
第２タイプの導電性を有する半導体基板（１）上に成長した第１タイプの導電性のエピタキシャル層（２）中に集積され、該エピタキシャル層中にドレーン領域（４）を有する横型ＲＥＳＵＲＦ  ＬＤＭＯＳトランジスタにおいて、
前記基板（１）と同じタイプの導電性と該基板より高いドーピングレベルを有する埋設領域（５）を、前記トランジスタの前記ドレーン領域（４）の下方にあるゾーンの前記基板（１）と前記エピタキシャル層（２）間に含み、
前記埋設領域（５）は、エピタキシャル層を通るピンチスルーブレークダウン電圧に関する限り影響を与えないように、トランジスタのソース領域（３）から十分な分離距離を有する
ことを特徴とする横型ＲＥＳＵＲＦ  ＬＤＭＯＳトランジスタ。
【請求項２】
前記エピタキシャル層（２）と前記基板（１）間の界面の前記埋設領域（５）が、前記エピタキシャル層中へよりも大きな割合の厚さで、前記基板中（１）に広がっていることを特徴とする請求項１記載の横型ＲＥＳＵＲＦ  ＬＤＭＯＳトランジスタ。
【請求項３】
前記基板（１）が、ｐ−タイプの導電性を有し、
前記エピタキシャル層（２）が、ｎ−タイプの導電性を有し、
前記埋設領域（５）が、ｐタイプの導電性を有する
ことを特徴とする請求項１記載の横型ＲＥＳＵＲＦ  ＬＤＭＯＳトランジスタ。
【請求項４】
前記トランジスタが、ソース領域（３）の複数のフィンガとインターディジットしているドレーン領域の複数のフィンガの下に広がる櫛状構造を有する少なくとも１つの埋設領域（５）を有する
ことを特徴とする請求項１記載の横型ＲＥＳＵＲＦ  ＬＤＭＯＳトランジスタ。
【請求項５】
前記櫛状埋設領域（５）が、トランジスタの集積構造の全周に渡って環状構造で広がり、
前記環状構造部が、前記エピタキシャル層（２）の全厚を通して縦に広がる周辺分離領域まで放射状に広がる
ことを特徴とする請求項４記載の横型ＲＥＳＵＲＦ  ＬＤＭＯＳトランジスタ。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、高電圧集積回路（ＨＶＩＣ’ｓ）に特に適した改良されたブレーグダウン特性を有する横型の二重拡散トランジスタ（例えばＬＤＭＯＳ）に関する。
【０００２】
【従来技術及びその問題点】
高電圧集積回路（ＨＶＩＣ’ｓ）は典型的には同じチップ上に１又は２以上の高電圧パワートランジスタを低電圧シグナルプロセシング回路とともに有している。このタイプの集積回路の使用は多くの用途において複数の別個の回路の使用が実行可能な代替手段として徐々に広がっている。
これらの集積回路では横型の二重拡散ＭＯＳトランジスタ（ＬＤＭＯＳ）が能動パワーデバイスとして広く使用されている。
【０００３】
横型トランジスタの電圧取扱能を改良する一法は所謂ＲＥＳＵＲＦ（Reduced Surface Field の頭字語) 技術に本来備わっている。この特殊な技術は、「Phillips J. Res.  35, 1-13, 1980」のＪ．Ａ．アペルスらの記事に開示されている。ＲＥＳＵＲＦ  ＬＤＭＯＳトランジスタの物理的構造は図１及び２に示されているように、従来のＬＤＭＯＳトランジスタの構造と実質的に同一である。２種類のデバイス間の主たる相違は、ＲＥＳＵＲＦ  ＬＤＭＯＳの構造が従来の高電圧デバイスよりかなり薄いエピタキシャル層中に形成されていることである。この理由により、例えばｎ- 導電性であるエピタキシャル層と例えばｐ- 導電性である基板層間の接合に関する底側部空乏域がＲＥＳＵＲＦタイプＬＤＭＯＳ構造の場合の高電圧耐性能に対する大きな効果を有している。
ＲＥＳＵＲＦ  ＬＤＭＯＳ構造のブレーグダウン機構をより良く表示するために図３、４及び５を示す。ここでは空乏域がドリフト域（電荷チャージが電界の影響下で移動する領域）へ変化する進行状況が定性的及び概略的に示されている。
【０００４】
ソースが接地された形態のトランジスタのドレーンターミナル（Ｄ）に印加される電圧の上昇に伴うドリフト領域中での進行の状況が図３、４及び５に示されここでは空乏域は交差するハッチングで特定されている。デバイスのドレーンターミナルに印加される比較的低い電圧つまり「ピンチオフ」電圧より低い電圧（Ｖd ＜ＶPO) により特徴付けられる動作条件が図３に示されている。図から分かるように、このような低いドレーン電圧条件では、ゲート構造（Ｇ）の下で成長する表面空乏域と、基板とエピタキシャル層の間の接合を通って成長する底側部空乏域（より簡単に言うと底空乏域）の間には実質的な相互作用は存在しない。これらの条件では構造の表面領域に関する電界は従来タイプのＬＤＭＯＳ構造（つまり比較的厚いエピタキシャル層中に形成された類似のトランジスタ構造）のそれと類似の値を有する。
【０００５】
トランジスタのドレーン（Ｄ）に印加される電圧の上昇後にこのような電圧が「ピンチオフ」値に達すると（Ｖd ＝ＶPO) 、２種類の空乏域（表面及び底部域）が一体化する。この「ピンチオフ」条件が図４に概略的に示されている。ドリフト領域の空乏域の広がりのため、ゲート電極の端部下の電界強度の増加が従来のＬＤＭＯＳ構造の場合より小さくなる傾向にある。
デバイスのドレーン（Ｄ）に印加される電圧がピンチオフ電圧より大きくなると（Ｖd ＞ＶPO) 、表面空乏域がドレーン領域（図示の場合ｎ+ 領域）に向かって広がる傾向にあり、最終的には全ドリフト領域が完全に空乏域となる。これは、表面空乏域のこのような横方向の広がりの間のゲート電極の端部の下に広がる電界が臨界的な電界より低いまま維持される限り生ずる。図５に概略的に示すこの条件下では、ゲート電極の端部の下のドリフト領域はドレーン領域から実質的に分離され、従ってドレーン電圧が更に上昇しても局部的な電界強度はほぼ一定に維持される。
【０００６】
この前提によると接地されたソースの形態では、デバイスのブレーグダウン機構は、ドレーン拡散部（ｎ+ ）近傍又は基板とエピタキシャル層間の接合における強い電界の存在のみにより決定される。
他方パワートランジスタを設計する際の主目的はその内部抵抗（ＯＮ抵抗）を減少させること及び可能な限り高いブレーグダウン電圧を達成することである。
これら２種類の目的は、臨界強度の電界がゲート電極の端部の下に成長する直前にドリフト領域が完全に空乏化すると達成される。これは、デバイスが図５に示された作動条件つまりドリフト領域中のある電荷密度で得られる最良のアバランシェブレーグダウン電圧を決定する条件にあることを確保する。換言すると最適なＲＥＳＵＲＦ構造が、ドレーンターミナルに印加される電圧がピンチオフ電圧に達するかそれより僅かに上昇したときに（Ｖd ＝ＶPO) 、実質的に完全に空乏化した条件下で動作する。
【０００７】
従来技術によると、これらの目的は、例えばエピタキシャル層のドーピングレベル、基板層のドーピングレベル、電界酸化物の厚さ及び特にエピタキシャル層の厚さ及び抵抗のような共通の設計パラメータを正確に調節することにより達成されあるいはアプローチできる。従って一面から見るとドリフト領域の完全な空乏域化が好ましく、又他面から見ると構造がピンチスルー条件下で例えばソース領域ｐ+ と基板ｐ- 間の電圧ブレーグダウンに耐える能力を保持すべきであるため、構造の最適化は非常に重要なプロセスとなる。
【０００８】
【発明の目的】
この従来技術及びその限界に鑑みて、本発明は臨界的でない手法でＲＥＳＵＲＦトランジスタの集積構造を最適化する手法を提供する。
【０００９】
【発明の構成】
実際に構造を設計する付加的な自由度を与えることにより、本発明は、集積構造のソース領域と基板間のピンチスルー機構に関するブレーグダウン耐性の考慮（トランジスタがソースフォロワコンフィギュレーションで機能する場合に顕著に生ずるブレーグダウン条件）にかかわらず、ドリフト領域の完全な空乏化を達成することを許容する。
本発明によると、これは、基板とエピタキシャル層間にドレーン領域の下に投影される基板のドーピングレベルより高いドーピングレベルを有する埋設領域を形成することにより得られる。この埋設領域はソース領域から十分大きい距離に維持し、これにより（極度に限定的な形態でも、埋設領域が誘発する湾曲効果のため）ソース領域及び埋設領域間のピンチスルーが設計電圧でデバイスが機能する限定的なパラメータとならないようにする。
【００１０】
この埋設領域は、一般に埋設層を形成しかつエピタキシャル層の成長を起こすこれらのデバイスの標準的な製造プロセスの通常のステップを行う前に、限定されたエリア内で基板をイオンインプラントすることにより形成できる。
この埋設領域は基板中にその「厚さ」の主要部分が広がり、他の領域又は導電層とのオーム性接触路はない。
【００１１】
実際にこの埋設領域は、他のゾーン特に前記構造のソース領域の下に位置するゾーンとは異なりデバイスのドレーン領域の下に位置する重要なソース中のエピタキシャル層と基板間の接合に沿って空乏化を「調節」することを許容する。この手法により、水平接合から表面までのドレーン端のドリフト領域の完全な空乏化を、集積構造の他の物理的パラメータの値を必然的に修正することなく、例えばその両者がピンチスルーに関して決定的であるエピタキシャル層の厚さを更に減少させることなく又はエピタキシャル層のドーピングレベルを増加させることなく、有利にすることができる。
【００１２】
本発明の異なった特徴及び利点が添付図面を参照して行う幾つかの態様の引き続く説明により更に明瞭になるであろう。
図１は既知タイプの集積されたＬＤＭＯＳ構造の概略部分断面図であり、
図２はＬＤＭＯＳ構造のチャンネル領域の拡大図であり、
図３、４及び５は上述通り、ドレーンに印加される電圧の上昇に従って起こる集積ＬＤＭＯＳ構造のソース領域とドレーン領域間のドリフト領域の空乏ゾーンの成長を概略的に示す断面図であり
図６は本発明に従って形成された集積ＬＤＭＯＳ構造の部分概略断面図であり、
図７及び８は本発明に従って形成されたＲＥＳＵＲＦ  ＬＤＭＯＳトランジスタのレイアウト図である。
【００１３】
図６は本発明に係わるＬＤＭＯＳ構造を例示するもので、ｎ+ 領域４及びｎDDD 領域（この文字ＤＤＤはDouble Diffused Drain の頭字語である) により表示されるデバイスのドレーン領域の下に位置するゾーンの基板１中にその主要部分に渡って広がる埋設領域５が存在することを特徴としている。
該埋設領域５は基板１と同じタイプの導電性及び該基板のドーパント濃度より僅かに高いドーパント濃度を有している。例えば100 から150 Ωｃｍの体抵抗を有するｐ- 基板の典型的な場合には、前記埋設領域５は、前記基板を、硼素を80ＫｅＶで６×1011原子（硼素）／ｃｍ2 のドースでインプラントすることにより実現できる。
【００１４】
一般に前記埋設領域５は、エピタキシャル層２の成長を行う前にマスクにより限定されたエリア内の基板１表面を所望のドーパントの原子でインプラントすることにより形成できる。このように形成された領域５の拡散プロフィールは、基板１自身中よりも比較的少ない度合いで基板１上に成長しているエピタキシャル層２中へ広がる。実際にインプラントされたドーパントの拡散は成長しているエピタキシャル層２中よりも基板１中でより顕著である。これは、埋設領域５とエピタキシャル層間に形成される接合の湾曲を最小にする少なくない有利な効果を決定する。従って本発明による埋設領域５の形成は、実質的に無視できる湾曲効果の導入のため、生成する構造のブレーグダウン特性に負の影響を与えない。
【００１５】
他方埋設領域５の存在は、底部空乏域（図６中に交差ハッチングのエリアＤbottとして特定）のつまり接合Ｎepi ／ｐ基板に関する空乏域のシフトを生じさせる顕著な効果を有する。該底部空乏域は接合のエピタキシャル層側に向かってシフトする。これにより埋設領域５に対応して、エピタキシャル層（Ｄepi ）中の空乏域の「厚さ」は実質的に増加し、一方基板中の空乏域（Ｄsub ）の「厚さ」は比例的に減少する。
【００１６】
底部空乏域の上方に位置するドレーン領域（ｎ+ ）４に向かう局部的な「シフト」の結果として、デバイスのソース領域とドレーン領域間のドリフト領域の残っているが未だ空乏化されてないドレーン端部の完全な空乏化が大きく進行する。これは、トランジスタのドレーンＤに印加される電圧がドリフト領域中のピンチオフ電圧のレベル（Ｖd ≧ＶPO）に達したとき、つまり表面空乏域Ｄsurf及び底部空乏域Ｄbottの相互作用（一体化）が起こるときに、起こる。
【００１７】
本発明の対象である改良されたＲＥＳＵＲＦ構造は、図中で全体をＡで表示したソース領域に対応して、底部空乏域Ｄbottが基板全体１への一貫した深さの比較的著しい広がりを維持し、これにより高いピンチスルーブレーグダウン電圧を保持する。逆に図中で全体をＢで表示したドレーン領域では、底部空乏域Ｄbott全体としてエピタキシャル層２中へより深く比例的にシフトし、そのドレーン端でドリフト領域の完全な空乏化を有利にしかつそれを生成する。
【００１８】
これにより埋設領域５とエピタキシャル層間に形成される接合により生ずる湾曲効果が実質的に無視できるため、集積構造のブレーグダウンは次の因子のみにより決定される。
−接地されたソースコンフィギュレーションのドレーン領域（ｎ+ ）近傍の電界強度
−ソースフォロワコンフィギュレーションのソース領域（ｐ+ ）３ａと基板１間のピンチスルー電圧。
【００１９】
新規なＲＥＳＵＲＦ構造は、本発明の構造を特徴付ける埋設領域５のない従来の構造と比較して、起こり得るブレーグダウン機構の観点からはその危険性が遙かに小さいことが明らかである。
更に、前記埋設領域５は、強い表面電界に関してブレーグダウン電圧の実質的に全ての不安定性を除去することに加えて、パワーデバイスに典型的であるインターディジィト集積構造のフィンガのソース／ドレーンターミネーションの三次元効果に起因する所謂早期ブレーグダウンの発生の可能性も減少させることが見出された。
【００２０】
パワーＬＤＭＯＳトランジスタの典型的なインターディジィトレイアウト中のドレーン領域の下の埋設領域５の配置は、図７に示した10フィンガトランジスタの簡略化したレイアウト中に示されている。
前記埋設領域５は、既知技術に従って集積トランジスタ構造により占有されるエリアを完全に囲みかつエピタキシャル層の全厚を通して広がる分離拡散部の内「壁部」までそれを放射状に拡げることにより、集積ＬＤＭＯＳトランジスタ構造の全周に沿って広げることもできる。この代替態様が図８の簡略化したレイアウトに概略的に示されている。
本発明の典型的な態様によると、本発明により形成できる集積ＲＥＳＵＲＦＬＤＭＯＳ構造を特徴付ける異なった領域は表１に示すような特性を有する。
【００２１】
【表１】
0003653595.tif 000002
【００２２】
集積高電圧構造の外界との接続は、このタイプのパワーデバイス用の特別に考案された技術を使用することにより設定できる。特に本出願人が1992年４月17日出願のヨーロッパ特許出願第92830190.2号に開示した通り、ソース接続についてセグメント化されたキャパシタンス−チェーン技術及びドレーン接続について単純なキャパシタンス−チェーン技術を使用することが可能である。上述の先行特許出願に含まれる適切な記載は参照することにより本開示に含まれる。
本発明の構造により生ずる利益ある効果と前記先行出願に開示された技術による集積トランジスタの電気的接続を設定することにより得られる利益ある効果の組合せは極度に高い電圧に耐えられるパワートランジスタを集積することを可能にする。
【図面の簡単な説明】
【図１】既知タイプの集積されたＬＤＭＯＳ構造の概略部分断面図。
【図２】ＬＤＭＯＳ構造のチャンネル領域の拡大図であり、
【図３】ドレーンに印加される電圧の上昇に従って起こる集積ＬＤＭＯＳ構造のソース領域とドレーン領域間のドリフト領域の空乏ゾーンの成長の第１段階を概略的に示す断面図。
【図４】同じく第２段階を概略的に示す断面図。
【図５】同じく第３段階を概略的に示す断面図。
【図６】本発明に従って形成された集積ＬＤＭＯＳ構造の部分概略断面図。
【図７】本発明に従って形成されたＲＥＳＵＲＦ  ＬＤＭＯＳトランジスタのレイアウトを示す図。
【図８】同じく他のレイアウトを示す図。
【符号の説明】
１・・・基板  ２・・・エピタキシャル層  ３ａ・・・ソース領域  ４・・・ドレーン領域  ５・・・埋設領域
【図１】
0003653595.tif 000003
【図２】
0003653595.tif 000004
【図３】
0003653595.tif 000005
【図４】
0003653595.tif 000006
【図５】
0003653595.tif 000007
【図６】
0003653595.tif 000008
【図７】
0003653595.tif 000009
【図８】
0003653595.tif 000010