(57)【特許請求の範囲】
【請求項１】
ミラー位相補償容量を用いた複数段型演算増幅器と複数の初期化手段とを備え、入力信号を標本化するサンプルホールド回路であって、
前記複数段型演算増幅器は少なくとも第１の増幅器と、
前記第１の増幅器の出力を入力とする第２の増幅器とを有し、
前記第２の増幅器の出力は前記ミラー位相補償容量の一端に接続され、
前記第１の増幅器の出力は前記ミラー位相補償容量の他端に接続され、
前記他端に前記複数の初期化手段の一つが接続され、
前記第２の増幅器の出力に前記複数の初期化手段の他の一つが接続され、
前記複数の初期化手段は、前記サンプルホールド回路のリセット時に前記複数段型演算増幅器の各段の出力を各々初期化することを特徴とするサンプルホールド回路。
【請求項２】
請求項１記載のサンプルホールド回路であって、該サンプルホールド回路は、刻々変化する入力信号の瞬間値を抜き出し標本化する閉・ループ型であることを特徴とするサンプルホールド回路。
【請求項３】
請求項１または２記載のサンプルホールド回路であって、前記複数段型演算増幅器は、２段型演算増幅器からなり、前記初期化手段で前記サンプルホールド回路のリセット時に前記２段型演算増幅器の１段目出力と２段目出力とを各々初期化することを特徴とするサンプルホールド回路。
【請求項４】
請求項１〜３のいずれか１項に記載のサンプルホールド回路であって、前記複数段型演算増幅器は、完全差動増幅回路からなり、前記初期化手段は、前記完全差動増幅回路の各段の差動出力のそれぞれを初期化することを特徴とするサンプルホールド回路。
【請求項５】
請求項４記載のサンプルホールド回路であって、前記初期化手段は、前記サンプルホールド回路のリセット時に前記差動増幅回路の各段の差動出力を相互に接続して、該各段の差動出力のそれぞれの初期化を行なうことを特徴とするサンプルホールド回路。
【請求項６】
請求項１〜５のいずれか１項に記載のサンプルホールド回路であって、前記初期化手段は、アナログスイッチからなることを特徴とするサンプルホールド回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、ＡＤ変換器やＤＡ変換器、あるいは、スイッチド・キャパシタフィルタなど、アナログ集積回路を用いるサンプリングシステムに幅広く活用される高精度な閉・ループ型のサンプルホールド回路に係り、特に、複数段型の演算増幅器を用いて低電圧化を図ると共に、高速動作と低消費電力化を図るのに好適なサンプルホールド回路に関するものである。
【０００２】
【従来の技術】
サンプルホールド回路の構成としては、一般に、開・ループ型と、演算増幅器を用いる閉・ループ型がある。
サンプルホールド回路が高精度を求められる場合、図５に示される演算増幅器を採用する閉・ループ型が用いられる。その詳細については「S.H.Lewis, et al., "A Pipelined 5ーMsample/s 9ーbit AnalogーtoーDigital Converter," IEEE Journal of SolidーState Circuits, VOL. SCー22, NO. 6, pp. 954ー961, December 1987」に述べられている。
以下、上記記載の従来技術を図面に基づいて詳細に説明する。
【０００３】
図５は、従来の閉・ループ型サンプルホールド回路の構成例を示す回路図である。
本サンプルホールド回路は、完全差動型でかつ低電圧化に適した２段型の演算増幅器を用いたものであり、図中、Ｓ１〜Ｓ１１はアナログスイッチ、Ｃ１、Ｃ２はサンプル容量、Ｃ３、Ｃ４はホールド容量、１ｂは完全差動型かつ２段型の演算増幅器、２はグランド端子、３、４はサンプルホールド回路の差動入力端子、５、６は差動サンプリング端子、７、８は演算増幅器の差動入力端子、９、１０はサンプルホールド回路の差動出力端子、１１ｂ、１２ｂは演算増幅器の差動出力端子であり、また、φ１〜φ２は、図２に示すように、相互に位相を反転したクロックである。
【０００４】
以下、このような構成のサンプルホールド回路の各部動作を説明する。
サンプルホールド回路の差動入力端子３、４から入力されたアナログ信号は、クロックφ１によりアナログスイッチＳ４、Ｓ５を介してそれぞれサンプル容量Ｃ１、Ｃ２にサンプルされる。同時に、クロックφ１によりサンプルホールド回路内部の各端子７〜１２ｂ（演算増幅器の差動入力端子７、８、サンプルホールド回路の差動出力端子９、１０、演算増幅器の差動出力端子１１ｂ、１２ｂ）は、アナログスイッチＳ６〜Ｓ１１によりグランド端子２に接続され、サンプルホールド回路を所定値に初期化、すなわち、回路的にリセットをする。
ホールド時には、クロックφ２により、アナログスイッチＳ６〜Ｓ１１がオフされ、リセットが解除される。同時に、アナログスイッチＳ１〜Ｓ３がオンし、サンプル容量Ｃ１、Ｃ２に保持された入力信号は、電荷としてホールド容量Ｃ３、Ｃ４に移動し、サンプル容量Ｃ１、Ｃ２、ホールド容量Ｃ３、Ｃ４のそれぞれの容量の比率により電圧増幅され、サンプルホールド回路の差動出力端子９、１０に出力される。
【０００５】
このように、従来技術によれば、サンプル時のリセットは、高インピーダンス端子の各差動出力（差動出力端子９〜１２ｂ）を、アナログスイッチＳ６〜Ｓ１１を介して適当な所定電源（本例においてはグランド）に接続することにより達成される。
しかし、サンプルホールド回路の演算増幅器１ｂに、図３に詳細な達成が示される２段型の演算増幅器を採用しているので、図３におけるミラー位相補償容量Ｃ５，Ｃ６に保持される出力電圧により、演算増幅器１ｂの１段目出力のリセットが遅れ、サンプルホールド回路全体の高速化が著しく制限されてしまう。
【０００６】
このようなサンプルホールド回路の１段目出力のリセットを高速化させるためには、例えば、「P. R. Gray, et al., Analysis and Design of Analog Integrated Circuits, 2nd Edition, John Wiley & Sons, 1984,pp.749」に詳細が述べられているように、演算増幅器１のスルーレートを向上させることが有効である。この技術により、サンプルホールド回路の低電圧での高速化が可能である。
しかし、この技術では、演算増幅器１全体の定常電流（図３におけるＩ１〜Ｉ５）を増やす必要があり、低消費電力で高速動作を行うのは極めて難しい。また、定常電流の増加により演算増幅器の利得が下がり、サンプルホールド回路全体の精度が著しく劣化する。
【０００７】
【発明が解決しようとする課題】
解決しようとする問題点は、従来の、演算増幅器のスルーレートを向上させてサンプルホールド回路の低電圧での高速化を図る技術では、全体消費電力が大幅に増えてしまい、また、演算増幅器の利得の低下に伴いサンプルホールド回路全体の精度が劣化してしまい、サンプルホールド回路の高速化と共に、低電力化および高精度化を図ることができない点である。
本発明の目的は、これら従来技術の課題を解決し、低電圧化と低消費電力化が可能で、かつ、高精度で高速動作が可能なサンプルホールド回路を提供することである。
【０００８】
【課題を解決するための手段】
上記目的を達成するため、本発明のサンプルホールド回路は、（１）ミラー位相補償容量（図３におけるＣ５およびＣ６）を用いた複数段型演算増幅器１，１ａを備え、入力信号を標本化するサンプルホールド回路であって、前記サンプルホールド回路のリセット時に前記複数段型増幅器の各段の出力を各々初期化する複数の初期化手段を設けることを特徴とする。
具体的には、（２）前記サンプルホールド回路は、刻々変化する入力信号の瞬間値を抜き出し標本化する閉・ループ型であることを特徴とする。
また、（３）前記（１）または（２）のサンプルホールド回路であって、複数段型演算増幅器は、２段型演算増幅器１からなり、初期化手段（初期化回路１５、１５ａ）を少なくとも１つ具備し、この初期化手段（初期化回路１５，１５ａ）で、サンプルホールド回路のリセット時に、２段型演算増幅器の１段目出力を初期化することを特徴とする。
また、（４）前記（１）〜（３）のいずれか１項に記載のサンプルホールド回路であって、複数段型演算増幅器（２段型演算増幅器１）は、図３に示す完全差動増幅回路からなり、初期化手段（初期化回路１５）は、完全差動増幅回路の各段の差動出力（１段目の差動出力端子１３、１４）のそれぞれを初期化することを特徴とする。
また、（５）前記（４）に記載のサンプルホールド回路であって、初期化手段（初期化回路１５）は、サンプルホールド回路のリセット時に差動増幅回路の各段の差動出力（１段目の差動出力端子１３、１４）を相互に接続してそれぞれの初期化を行うことを特徴とする。
さらに、（６）前記（１）〜（５）のいずれか１項に記載のサンプルホールド回路であって、初期化手段（初期化回路１５，１５ａ）は、アナログスイッチ（Ｓ１２）からなることを特徴とする。
【０００９】
【作用】
本発明においては、複数段型の演算増幅器を用いて構成されたサンプルホールド回路のリセット時に、複数段型演算増幅器の各段の出力、例えば、２段型演算増幅器の１段目出力をアナログスイッチを介して所定電圧に接続して、ミラー位相補償容量に保持される出力電圧を初期化する。このことにより、容易な構成で、ミラー位相補償容量に保持される出力電圧による１段目出力のリセットの遅れを回避でき、サンプルホールド回路全体の高速化の制限を回避できる。
【００１０】
【実施例】
以下、本発明の実施例を、図面により詳細に説明する。
図１は、本発明のサンプルホールド回路の本発明に係る構成の第１の実施例を示す回路図である。
本実施例のサンプルホールド回路は、完全差動型および２段型の演算増幅器を用いたものであり、図中、Ｓ１〜Ｓ１２はアナログスイッチ、Ｃ１、Ｃ２はサンプル容量、Ｃ３、Ｃ４はホールド容量、１は完全差動型２段型の演算増幅器、２はグランド端子、３、４はサンプルホールド回路の差動入力端子、５、６は差動サンプリング端子、７、８は演算増幅器の差動入力端子、９、１０はサンプルホールド回路の差動出力端子、１１、１２は演算増幅器１の２段目の差動出力端子、１３、１４は演算増幅器１の１段目の差動出力端子、１５は演算増幅器１の１段目の差動出力をリセットする本発明に係る初期化回路である。また、φ１〜φ２は、図２に示すように、相互に位相を反転したクロックであり、クロックφ１によりアナログスイッチＳ４〜Ｓ１２が、クロックφ２によりアナログスイッチＳ１〜Ｓ３がそれぞれオン・オフする。
【００１１】
以下、このような構成のサンプルホールド回路の各部動作を説明する。
サンプルホールド回路の差動入力端子３、４から入力されたアナログ信号は、クロックφ１によりアナログスイッチＳ４、Ｓ５を介してそれぞれサンプル容量Ｃ１、Ｃ２にサンプルされる。同時に、クロックφ１により、サンプルホールド回路内部の各端子７〜１２（演算増幅器の差動入力端子７、８、サンプルホールド回路の差動出力端子９、１０、２段目の差動出力端子１１、１２）は、アナログスイッチＳ６〜Ｓ１１によりグランド端子２に接続され、サンプルホールド回路がリセットされる。
ホールド時には、クロックφ２により、アナログスイッチＳ６〜Ｓ１１がオフされ、リセットが解除される。同時に、アナログスイッチＳ１〜Ｓ３がオンし、サンプル容量Ｃ１、Ｃ２に保持された入力信号は、電荷としてホールド容量Ｃ３、Ｃ４に移動し、サンプル容量Ｃ１、Ｃ２、および、ホールド容量Ｃ３、Ｃ４のそれぞれの容量の比率により電圧増幅され、サンプルホールド回路の差動出力端子９、１０に出力される。
【００１２】
このようなリセットの手順は、演算増幅器１に存在する高インピーダンス端子が２段目の差動出力端子１１、１２だけの場合、つまり、１段型の演算増幅器をサンプルホールド回路に採用する場合に効果がある。しかし、図３に詳細が示される２段型の演算増幅器をサンプルホールド回路に採用する場合、高インピーダンス端子が１段目の差動出力端子１３、１４にも存在するために、リセットが遅れる。
本実施例のサンプルホールド回路では、初期化回路１５を設け、１段目の差動出力端子１３、１４を、クロックφ１により、アナログスイッチＳ１２を介して互いに接続する。このことにより、演算増幅器の定常電流を上げずに、リセット時間を短縮することができる。
【００１３】
図４は、本発明のサンプルホールド回路の本発明に係る構成の第２の実施例を示す回路図である。
本第２の実施例のサンプルホールド回路は、完全差動型でない２段型の演算増幅器を用いたものであり、図中、Ｓ１、Ｓ２、Ｓ４、Ｓ６、Ｓ８、Ｓ１０、Ｓ１２はアナログスイッチ、Ｃ１はサンプル容量、Ｃ３はホールド容量、１ａは２段型の演算増幅器、２はグランド端子、３ａはサンプルホールド回路の入力端子、５ａはサンプリング端子、７ａは演算増幅器の入力端子、９ａはサンプルホールド回路の出力端子、１１ａは演算増幅器１ａの２段目の出力端子、１３ａは演算増幅器１ａの１段目の出力端子、１４ａは所定の初期化値電源端子、１５ａは演算増幅器１ａの１段目出力をリセットする本発明に係る初期化回路である。また、φ１〜φ２は、図２に示すように、相互に位相を反転したクロックであり、クロックφ１によりアナログスイッチＳ４、Ｓ６、Ｓ８、Ｓ１０、Ｓ１２が、クロックφ２によりアナログスイッチＳ１、Ｓ２がそれぞれオン・オフする。
【００１４】
このような構成のサンプルホールド回路は、図１における構成の第１の実施例のサンプルホールド回路と同様にして、クロックφ１においては、アナログスイッチＳ４によるサンプル容量Ｃ１へのサンプリング動作と各アナログスイッチＳ６、Ｓ８、Ｓ１０による各端子（７ａ、９ａ、１１ａ）の初期化、また、クロックφ２においては、アナログスイッチＳ１、Ｓ２によるホールド容量Ｃ３へのホールド動作を行う。
また、初期化回路１５ａは、高インピーダンスな１段目の出力端子１３ａを、クロックφ１により、アナログスイッチＳ１２を介して、所定の初期化値電源端子１４ａに接続する。尚、所定の初期化値電源端子１４ａの電位は、２段目の演算増幅回路の出力がグラウンド値になるような値である。
【００１５】
以上、図１〜図４を用いて説明したように、本実施例のサンプルホールド回路では、２段型演算増幅器を用いて構成されたサンプルホールド回路のリセット時に、２段型演算増幅器の１段目出力をアナログスイッチを介して所定電圧に接続して初期化することにより、ミラー位相補償容量に保持される出力電圧による１段目出力のリセットの遅れを回避できる。このことにより、２段型演算増幅器を用いたサンプルホールド回路の動作速度を、消費電力を増加させることなく、かつ、精度を低下させることなく、簡易な回路規模で、高めることができる。
尚、本発明は、図１〜図４を用いて説明した実施例に限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能である。例えば、本実施例では、２段型の演算増幅器における例を示したが、３段型等、複数段型の演算増幅器を用いたサンプルホールド回路に適用可能である。
【００１６】
【発明の効果】
本発明によれば、複数段型の演算増幅器を用いたサンプルホールド回路の動作速度を、消費電力を増加させることなく、かつ、精度を低下させることなく、簡易な回路規模で、高めることができ、サンプルホールド回路の性能を向上させることが可能である。
【図面の簡単な説明】
【図１】本発明のサンプルホールド回路の本発明に係る構成の第１の実施例を示す回路図である。
【図２】図１におけるサンプルホールド回路のクロック波形を示す説明図である。
【図３】図１における２段型演算増幅器の構成例を示す回路図である。
【図４】本発明のサンプルホールド回路の本発明に係る構成の第２の実施例を示す回路図である。
【図５】従来の閉・ループ型サンプルホールド回路の構成例を示す回路図である。
【符号の説明】
１、１ａ、１ｂ  演算増幅器
２  グラウンド端子
３、４  サンプルホールド回路の差動入力端子
３ａ  サンプルホールド回路の入力端子
５、６  差動サンプリング端子
５ａ  サンプリング端子
７、８  演算増幅器の差動入力端子
７ａ  演算増幅器の入力端子
９、１０  サンプルホールド回路の差動出力端子
９ａ  サンプルホールド回路の出力端子
１１、１２  演算増幅器の２段目の差動出力端子
１１ａ  ２段目の出力端子
１１ｂ、１２ｂ  演算増幅器の差動出力端子
１３、１４  演算増幅器の１段目の差動出力端子
１３ａ  １段目の出力端子
１４ａ  所定の初期化値電源端子
１５，１５ａ  初期化回路
Ｃ１、Ｃ２  サンプル容量
Ｃ３、Ｃ４  ホールド容量
Ｃ５、Ｃ６  ミラー位相補償容量
Ｓ１〜Ｓ１２  アナログスイッチ
φ１〜φ２  クロック
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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