(57)【特許請求の範囲】
【請求項１】
等しいデータ・インターバルおよび等しくないデータ間オーバヘッド情報インターバルを含む直列データ・フィールドを表すデジタル・データストリームを送信するシステムであって、
一定で均一なデータ・レートのデータストリームを供給するデータ・プロセッサ（１４）と、
前記均一なレートのデータストリームを前記データ・プロセッサから受信するビデオ記録再生装置（１５）と、
前記ビデオ記録／再生装置からの出力データストリームに応答して、前記オーバヘッド情報を前記データストリームの前記等しくないデータ間のオーバヘッド・インターバルに、前記データストリームを中断することなく挿入し、直列データ・フィールドを表す前記フィールド構造データストリームを形成するデータ・フィールド発生装置（１７）と
を備えることを特徴とするシステム。
【請求項２】
等しいデータ・インターバルおよび等しくないデータ間オーバヘッド情報インターバルを含む直列データ・フィールドを表すデジタル・データストリームを受信するシステムであって、
前記受信したフィールド構造デジタル・データストリームの応答して、データストリームを中断することなくオーバヘッド情報を前記データストリームから取り除くデータ・プロセッサ（７２，７５）と、
前記データ・プロセッサからの出力データストリームを出力端子に一定で均一なデータ・レートで伝達する手段（８４）と、
均一なレートを有するデータストリームを前記出力端子から受信するビデオ記録／再生装置と
を備えることを特徴とするシステム。
【請求項３】
請求項２に記載のシステムにおいて、
前記データストリームがＭＰＥＧ互換である
ことを特徴とするシステム。
【請求項４】
請求項２に記載のシステムにおいて、さらに
前記ビデオ記録／再生装置からの出力データストリームに応答し、かつ、一定で均一なデータ・レートで中断することなく作動して、デコードされた均一なデータ・レートの出力データストリームを供給するデータ・デコーダ（８６）を含む
ことを特徴とするシステム。
【請求項５】
等しいデータ・インターバルおよび等しくないデータ間オーバヘッド情報インターバルを含む直列データ・フィールドを表すフィールド構成デジタル・データストリームを受信するシステムにおけるビデオ信号を記録する方法であって、
（ａ）前記データストリームを中断することなく、非均一なデータ・レートを有するデータストリームを生成するために、前記データストリームからオーバヘッド情報を取り除く（７５）ステップと、
（ｂ）処理ステップ（ａ）で生成された前記データストリームを、記録／再生装置へ一定で均一なデータ・レートで伝達する（８４）ステップと
を備えることを特徴とする方法。
【請求項６】
請求項５に記載の方法において、さらに、
（ｃ）ステップ（ｂ）における前記記録／再生装置からの出力データを、一定で均一なデータ・レートで中断することなくデコードする（８６）ステップ
を備えることを特徴とする方法。
【請求項７】
請求項５に記載の方法において、
前記データストリームがＭＰＥＧ互換である
ことを特徴とするシステム。
【請求項８】
等しいデータ・インターバルおよび等しくないデータ間オーバヘッド情報インターバルを含む直列データ・フィールドを表すデジタル・データストリームを送信するシステムであって、
一定で均一なデータ・レートのデータストリームを供給するデータ・プロセッサ（１４）と、
前記均一なレートのデータストリームを前記データ・プロセッサから受信するビデオ記録再生装置（１５）と、
前記ビデオ記録／再生装置からの出力データストリームに応答して、前記オーバヘッド情報を前記データストリームの前記等しくないデータ間のオーバヘッド・インターバルに、前記データストリームを中断することなく挿入し、直列データ・フィールドを表す前記フィールド構造データストリームを形成するデータ・フィールド発生装置（１７）と、
前記データ・フィールド発生装置からの前記データストリームに応答し、送信のための残留側波帯（ＶＳＢ）変調信号を生成する変調器とを備え、
前記オーバヘッド情報は、それぞれ等しくない継続期間を占有するデータ・オーバヘッド情報とフィールドｓｙｎｃオーバヘッド情報とを含む
ことを特徴とするシステム。
【請求項９】
請求項８記載のシステムにおいて、
前記フィールド構成データストリームは、（ａ）データ・インターバルとオーバヘッド・インターバルとをそれぞれ含む複数のデータ・セグメントと、（ｂ）前記複数のデータ・セグメントの前に置かれた前記フィールドｓｙｎｃオーバヘッド情報を含むフィールドｓｙｎｃセグメントと、をそれぞれ含む一連のフィールドを備える
ことを特徴とするシステム。
【発明の詳細な説明】
発明の分野
本発明はデジタル信号処理の分野に関する。特に、本発明はビデオ記録／再生動作を簡単にし、同時に高品位テレビジョン（ＨＤＴＶ）情報を伝達するのに適したフィールド構造データストリームの処理を行うシステムに関する。
発明の背景
ビデオ信号処理分野での最近の発展で、デジタル高品位テレビの処理および伝送のためのシステムが製作された。このようなシステムの１つがアカンポラらの米国特許出願第５，１６８，３５６号（US Patent 5,168,356-Acampora et al.）に記載されている。このシステムでは、既知のＭＰＥＧデータ圧縮規格と互換性のあるコードワード（codeword）を含むコードワード・データストリームが伝送プロセッサへ伝達される。伝送プロセッサの主な機能は可変長コードワード・データをパック化データワードへパックすることである。パックしたデータワードのかたまりはデータ・パケットまたはデータセルと呼ばれ、情報の中でも特に関連データワードを識別する情報を含むヘッダが先頭に付加される。つまり、伝送プロセッサからの出力はパケット化したデータストリームで、伝送パケットのシーケンスを含む。伝送パケットのフォーマットは、例えば伝送チャンネルの擾乱による信号の中断後に、受信器側での再同期と信号復元の長所を拡大する。これは、ヘッダ・データを提供することにより達成され、これから、受信器は、送信されたデータの損失や擾乱に対するデータストリームへの再入ポイント（re-entry point）を提供することができる。
米国において、グランド、アライアンス（Grand Alliance）ＨＤＴＶシステムとして最近提案された、高品位テレビジョン（high definition television：ＨＤＴＶ）地上波放送システムは、所定のデータフィールド構造を有するパケット化データストリームを伝送するためのフォーマットとして、残留側波帯（vestigial sideband：ＶＳＢ）デジタル伝送フォーマットを使用している。グランド・アライアンスＨＤＴＶシステムは米国内では連邦通信委員会（ＦＣＣ）の先進テレビジョン・サービス諮問委員会（ＡＣＡＴＳ）で検討中の伝送規格草案である。ＡＣＡＴＳ技術分科会（ACATS Technical Subgroup）へ１９９４年２月２２日付で提出されたグランド・アライアンスＨＤＴＶシステムの説明（試案文書）は米国放送協会１９９４年度総会、第４８回放送エンジニアリング会議議事録、１９９４年３月２４日付に記載されている。
グランド・アライアンス・システムでは、データはデータフィールドのシーケンスとして構成される。各フィールド構造は３１３セグメントを含み、フィールドｓｙｎｃセグメント（ペイロード・データを含まない）に３１２個のデータセグメントが続く。各データ・セグメントはデータ要素（data component）とフォワード・エラー訂正（forward error correction：ＦＥＣ）要素とを含む。同期（ｓｙｎｃ）要素は各データ・セグメントに前置される。伝送プロセッサは送信プロセッサへ固定長１８８バイトのパケットを提供し、送信プロセッサは各パケットの各種の符号化機能を実行して、出力送信チャンネルへ伝達する出力シンボル・セグメントを作成する。各バイトは所定数のシンボル、例えば４シンボルを含む。データ・パケットはＩＳＯ−ＭＰＥＧ（Internation al Standards Organization-Moving Pictures Experts Group：国際標準化機構動画エキスパート・グループ）のＭＰＥＧ−２データ圧縮規格に準拠したデータを含む。伝送プロセッサは送信プロセッサへデータ・パケットだけを提供するので、送信プロセッサがオーバヘッドＦＥＣエラー検出訂正要素を各セグメントに、かつ、オーバヘッド・フィールドｓｙｎｃセグメントを各データ・フィールドの先頭に、即ち各データ・フィールド・セグメントのグループ間に付加する。データフローのレートは、これらの演算を実行するように調整する必要がある。これは、後に分かるように、オーバヘッドＦＥＣ要素とオーバヘッド・フィールドｓｙｎｃセグメントは異なる時刻に発生し、しかも異なる持続時間を示すことからである。
パケットは、各データセグメント（例えばＦＥＣデータ）が送信プロセッサによりデータストリームへ挿入されるのに必要とするオーバヘッドができるようなインターバルで分離される。しかし、持続時間が長く他のパケットのようなデータ・ペイロードを含まないフィールドｓｙｎｃセグメントがデータストリームに挿入されるべき時に、パケット・データストリームは、セグメント・インターバルに等しい時間間隔に渡って割り込み遅延を受ける必要がある。異なる持続時間のオーバヘッド情報（ＦＥＣおよびフィールドｓｙｎｃ）を異なる時刻に割り込み、かつ挿入する必要性から作成されたデータストリームが図３に図示してある。このデータストリームは、後述するように、フィールドｓｙｎｃインターバルの間の３１２パケット・バイトとＦＥＣインターバルとで、構成されている。
発明の要約
本発明の発明者は、前述したような割り込みを受けたデータストリームがデータ・スループット・レートを望ましくなく減少するだけではなく、データ・パケット間に不均一なインターバルを発生させることを発見した。このような不均一なパケット間インターバルの発生は信号処理要件を有意に複雑にするものである。
特に、本発明の発明者は、割り込みを受けたデータストリームが、伝送プロセッサと送信器の送信プロセッサの間で、特にデータ同期に関して、またパケット化データストリームを記録するためのあらゆるシステム間で、インタフェースの要件を望ましくなく複雑にすることを発見した。ＨＤＴＶデータストリームが、スタジオまたは民生用機器のどちらかで記録されることは非常に有り得ることである。ＭＰＥＧのタイミング要件を満たすには、記録システムがパケット間のあらゆる不均一なギャップを含めて忠実にパケット・タイミングを再現する必要があり、このようなギャップが発生した通りにパケット間の不均一性が維持されなければならない。この要件は、記録および再生システムとインタフェースするのに必要な回路の複雑さを十分に増加させる。さらに、このような送信処理で発生したあらゆるギャップが受信機内の復調器で維持される必要がある。
本発明は、所定のシーケンシャル・データ・フィールド構造を表わすパケット化データストリームを処理することを意図したシステムにおいて有利に用いられる。本発明によるシステムでは、既に説明したようなグランド・アライアンスＨＤＴＶシステムで用いられているもの等の、異なる種類の非データ・オーバヘッド情報の異なる持続時間のために不均一なデータ・レートを示すタイプであるデータ・フィールド構造を整列させる必要性を排除するものである。
送信器において、伝送プロセッサ（例えば関連ヘッダをつけてデータ・パケットを形成するためのプロセッサ）は、異なる持続時間の非データ・オーバヘッド情報をデータストリームに挿入して所定のシーケンシャル・データ・フィールド構造を形成するシステムにおいて、割り込みのない一定で均一なデータ・レートで動作する。伝送プロセッサは、有利にも所定のオリジナルのデータ・フィールド構造を変更する必要なく、このような一定で均一のデータ・レートで動作する。送信器における本発明の原理によれば、ビデオ記録／再生装置は、伝送プロセッサ出力からの一定で均一なデータ・レートのデータストリーム・パスに配置される。
受信機側の対応する伝送プロセッサ／デコーダも同様に、一定した均一なデータ・レートで中断なしの動作を行う。ビデオ記録／再生装置は、伝送プロセッサ／デコーダの入力パス（経路）中の一定で均一なデータ・レートのストリーム中に配置されている。
開示した本発明の送信器の実施例では、伝送プロセッサは、３／８ＳＣシンボル・クロックに応じて均一なデータ・レートでバッファ・インタフェース・ネットワークへバイトデータを提供するため、割り込みなしの一定で均一なデータ・レートで動作する。バッファは３／８ＳＣクロックに応じてデータを書き込み、３／８ＳＣクロックに応じて不均一なレートでデータ・フィールド構築ネットワークへデータを読み出す。フィールド構築ネットワークは、不均一なデータ・レートで動作し、バイトデータと非データ・オーバヘッド情報に応じて出力シンボル・フィールド構造のシーケンスを作成する。データ・フィールド構築ネットワークは、データを不均一なレートで要求する。インタフェース・ネットワークがこの要求を伝送プロセッサへの均一なデータ・レートの要求に変換する。
開示した本発明の受信器の実施例では、受信シンボル・データストリームはシーケンシャルなデータ・フィールド構造を示す。データ・フィールド・プロセッサは、不均一なデータ・レートで受信シンボル・データ・フィールド構造を処理して、不均一なデータ・レートで出力データを発生する。バッファ・インタフェース・ネットワークは、３／８ＳＣ読み込みクロックに応答して、このデータを一定で均一なデータ・レートを示す出力ＭＰＥＧバイト・データストリームに変換する。このデータストリームは、３／８ＳＣクロックに応じて一定で均一なデータ・レートで、中断なしの動作を行う伝送デコーダにより処理される。ビデオ記録／再生装置は、インタフェース・ネットワークと伝送デコーダとの間の信号経路に配置されている。
【図面の簡単な説明】
図面において、
図１は、同期（ｓｙｎｃ）およびデータセグメントを含むシーケンシャル・データ・フィールド構造を示す。
図２は、パケット化データストリームを処理するための装置を一般的に示すブロック図である。
図３は、データ・パケット間に不均一なオーバヘッド・インターバルを有するパケット化データストリームを示す。
図４は、本発明によるバッファ／インタフェース・ネットワークと、ビデオ記録装置における使用に適したデータ・フィールド構造化ネットワークとを含む送信エンコーダのブロック図である。
図５は、図４のシステムで提供される出力データを伝達するために使用できるテレビチャンネル・スペクトルを従来のＮＴＳＣテレビチャンネル・スペクトルとの関連で示す。
図６から図１６は、図４に図示した送信システムの動作に関連する波形を示す。
図１７は、出力バイト・データを伝送プロセッサへ提供するための、本発明によるビデオ記録装置との使用に適したベースバンド・データ・フィールド・プロセッサおよびバッファ／インタフェース・ネットワークを含む受信器デコーダのブロック図である。
図１８から図２７は、図１７に図示した受信器システムの動作に関連した波形を示す。
図２８と図２９は、図４および図１７のシステムの更なる詳細を各々示す。
図３０から図３２は、本発明の動作を理解する上で有用な波形を示す。
図３３と図３４は、本発明の原理によるビデオ録画／再生装置と共に図４および図１７に開示した装置をそれぞれ示す。
図面の詳細な説明
図１は、パケット化データストリームを処理するためのシステムにおいて、米国でのグランド・アライアンスＨＤＴＶシステムにおける使用が提案されているデータ・フィールド構造を示す。データ・フィールド構造を表わす出力シンボルデータストリームは、先行する伝送プロセッサからの入力データ・パケットに応じて送信プロセッサで作成する。送信プロセッサと伝送プロセッサは図４との関連で説明する。各々のデータ・フィールド構造は、先行するオーバヘッド・フィールドｓｙｎｃセグメント（ペイロード・データを含まない）と、これに後続し各々が関連するｓｙｎｃ要素を有するフィールドデータ・セグメントのグループを含む。各フィールド・データセグメントは１８７バイトのデータ・パケット要素と、各データセグメントに前置される１バイトのｓｙｎｃ要素と、データに後続するフォワード・エラー訂正（ＦＥＣ）要素を含む。各セグメントに関連して、各データ・パケット間のデータ・ディスエーブル・インターバルを定義するインターバル「Ｙ」が存在する。伝送プロセッサは、１８８バイトの入力データとセグメントｓｙｎｃからなるパケットを送信プロセッサへ提供する。送信プロセッサは、ＦＥＣ符号化およびフィールドｓｙｎｃオーバヘッド情報を追加し、出力送信チャンネルへ伝達するシンボル形態で出力セグメントを作成する。
各セグメントに付随するｓｙｎｃ要素とフィールドｓｙｎｃ要素により極端な雑音干渉のある条件下で、受信機側のパケットおよびシンボル・クロック取得と位相ロックが容易に行える。４シンボルのｓｙｎｃ成分は、パケットおよびクロック復元の耐久性をつけるためバイナリ（２レベル）であり、ユニークなレートで定常的に反復するパターンを示し、雑音および干渉のある条件下で受信機側において信頼のある検出ができる。ｓｙｎｃシンボルは、リードソロモン符号またはトレリス符号化（trellis coded）しておらず、インタリーブもされていない。フィールドｓｙｎｃ要素は、擬似ランダム・シーケンスを含むことができ、幾つかの目的に用いる。これは、各データ・フィールドの開始を決定するための手段を提供し、受信器でイコライザがトレーニング基準信号として用いて、干渉のシンボル間（intersymbol）およびその他の形態を除去するために用いることもできる。また、これは、受信器が干渉排除フィルタを使用すべきか否かを決定するための手段も提供し、信号対雑音特性やチャンネル応答を測定するなどの診断目的に使用することもできる。フィールドｓｙｎｃ要素はまた、受信器で位相追跡ネットワークが位相制御ループ・パラメータの決定に使用できる。ｓｙｎｃ要素と同様に、フィールドｓｙｎｃ要素はエラー符号化、トレリス符号化、またはインタリーブされていない。本実施例では、データ・フィールドは、ＮＴＳＣテレビジョン信号の画面フレームを含むインタレース画面フィールドに対応する必要はない。
図２は、一般的な形態における図４の送信プロセッサと出力プロセッサ・ユニットによるデータ・フィールドセグメント２２の１種類の処理を示している。このセグメントは、合計８３２シンボルからなる所定のデータ・フィールドの３１２データセグメントの１つである。図２に図示したセグメントは、１バイトのｓｙｎｃ要素が先行し、リードソロモン・パリティ２０バイトを含む関連ＦＥＣ要素が後続するする、１８７バイトのＭＰＥＧ−２伝送データ・パケットを含む。グランド・アライアンスＨＤＴＶシステムで使用しているような各伝送パケットは４バイトのリンク・ヘッダを含み、これの第１バイトはパケット同期を容易にするためのｓｙｎｃバイトである。これに続いてオプションの適応ヘッダがあり、パケットの残りはＭＰＥＧデータ・ペイロードである。１バイトのｓｙｎｃ要素は、２ＶＳＢ変調される前に、４シンボルにマッピングされる。１８７バイトのＭＰＥＧパケット・セグメントとＦＥＣ符号化要素は、２／３トレリス符号化し、８ＶＳＢ変調される前に８２８シンボルにマッピングされる。このような２ＶＳＢおよび８ＶＳＢ変調を実行するための技術は周知となっている。出力チャンネルへ伝達される得られた出力フィールド・セグメント２４は、ＭＰＥＧデータとＦＥＣデータを含む８２８シンボル・データ・フィールド要素が続く４シンボルｓｙｎｃ要素を含む。
図３は、図１に図示したデータ・フィールド構造に準拠したパケット化データストリームを表わす。各データ・フィールドは、各々がｓｙｎｃ、データおよびＦＥＣ要素を含む３１２セグメントを有する。さらに特定すると、各データ・フィールド・セグメントは、ｓｙｎｃ（「パケット・バイト」）を含む１８８データバイトを囲むインターバルと２０ＦＥＣバイトを囲むインターバルとを含む。各セグメントの１８８データバイトは、１８８クロック・インターバル（サイクル）が付随し、各セグメントの２０ＦＥＣバイトは、２０クロック・インターバル（サイクル）が付随する。フィールドｓｙｎｃセグメントを挿入する時刻になったときに、データ／ＦＥＣセグメントの送信は、セグメント・クロック・インターバル（即ち２０＋１８８＋２０クロック・サイクル）に対応する２２８クロック・サイクル・インターバルに渡り禁止される。フィールドｓｙｎｃセグメントは、各パケットデータ・セグメントに含まれているようなデータ・ペイロードを含まない。データフローのこのような中断は、望ましくない不均一なインターバル、またはギャップを、図３に図示したようなパケット間に発生する。このような中断されたデータフローと不均一なパケット間ギャップは、送信器および受信器双方で伝送および送信プロセッサの間のインタフェースに関して、信号制御およびハードウェア要件を大幅に複雑にする上、データのスループット・レートも減少させる。さらに、録音済み素材を再生するときに、データ・フィールド構造に同期させるのが困難である。パケット間の不均一なギャップは、発生した通りにこれを維持する必要があるため、即ち録音機器は忠実にＭＰＥＧパケット・タイミングを再現する必要があるため、スタジオまたは民生用録音機器でのパケット化データストリームの録音作業が大幅に複雑になる。さらに、不均一なギャップは受信機側復調器で発生する出力信号において維持されなければならない。
不規則なオーバヘッド・データに関連した不均一なパケット間ギャップにより発生する前述の問題は、本発明によるシステムで対処し解決される。開示のシステムでは、伝送プロセッサが使用するデータ変調方式の関数として選択したクロックに応じて、一定で均一なデータ・レートでデータ・パケットを処理する。このクロックはまた、伝送プロセッサと所定のデータ・フィールド構造に従ってデータを処理する送信層との間に配置されたバッファ／インタフェース・ネットワークの動作も制御する。開示したシステムの利点は、所望の一定で均一なデータ・レート動作を実現するためにオリジナルのデータ・フィールド構造を変更する必要がないことである。さらに、シンボル・レート、セグメントのインタリーブ、リードソロモンエラー符号化、および同期要素等のパラメータは影響されない。
本発明による図４の送信システムでは、伝送プロセッサ１４は中断されない一定の均一なデータ・レートで動作して、均一なデータ・レートでバッファ・インタフェース・ネットワーク１６へＭＰＥＧバイトデータを提供する。ＭＰＥＧバイトデータ・パスは、本発明の原理によるビデオ記録／再生装置を含み、それは、後で説明される図３３に関連して参照され説明される。インタフェース１６は、不均一レートで出力バイトデータをデータ・フィールド構築ネットワーク兼コーダ１７へ提供する。ネットワーク１７は、不均一データ・レートで動作し、バイトデータおよび非データ・オーバヘッド情報（ＦＥＣおよびフィールドｓｙｎｃ）に応答して出力シンボル・フィールド構造のシーケンスを作成する。ネットワーク１７は、データ・フィールド・パケット要求信号経由により不均一なレートでデータを要求する。インタフェース・ネットワーク１６は、この要求を均一なデータ・レートの要求信号（Packet Request To Transport）に変換して伝送プロセッサ１４へ供給する。
さらに特定すると、伝送プロセッサ１４はシステム・トランスポート層に含まれ、ネットワーク１７は、インタフェース１６によりトランスポート層から分離されているシステム送信層（これは出力プロセッサ１８も含む）に含まれる。データソース１２はＭＰＥＧ互換データ圧縮ネットワークを含み、ＭＰＥＧ−２バイトデータを伝送プロセッサ１４へ提供する。伝送プロセッサ１４は、ＭＰＥＧバイトを固定長データワードにパックし、最終的に固定長（１８８バイト）のデータ・パケットを形成する。各パケットには、プログラム・ソース、サービス種別、その他の付随するパケット・ペイロード・データ内のデータを記述し、これに関連する情報を例示的に名付けている情報を含むヘッダが前置される。伝送プロセッサ１４は、各パケットの先頭に１バイトのＭＰＥＧパケットｓｙｎｃも挿入する。送信プロセッサ１０は、入力のバッファリング、ＦＥＣエラー検出／訂正符号化、フィールドｓｙｎｃ挿入、トレリス符号化を含む演算を実行してキャリア対雑音比を向上し、インタリーブを行ってデータ・バースト送信エラーのインパクトを減少し、かつ、シンボル・マッピングを行う。
ネットワーク１７はデータ・フィールド構築機能を実行し、入力データ・パケットは、既に説明したように、データ、ＦＥＣ、フィールドｓｙｎｃ要素を含むデータ・フィールド構造に形成される。データ・パケットは、インタフェース・ネットワーク１６からネットワーク１７へ一定で均一なパケット間ギャップとともに提供されて、データ・フィールドが継目なく、データストリームの中断なしにネットワーク１７で形成されるようにする。図４の送信システムは、後述するようにシンボル・クロックＳＣと、ここから取り出したクロックとに応じて動作する。適したシンボル・クロック周波数は１０．７６２２３７ＭＨｚである。
本発明による開示のシステムは、オリジナルのデータ・フィールド構造、例えば３１２データセグメントごとに１フィールドｓｙｎｃセグメントを変更せずに、３１３セグメントのフィールドを用いて均一なデータフローを発生させ、伝送プロセッサの均一なデータ・レート動作を実現する。さらに、データ・フィールド間にフィールドｓｙｎｃオーバヘッド情報を挿入するため、データストリームに割り込む必要がない。
図４の送信システムは、１／４ＳＣクロックと３／８ＳＣクロックを使用する。ここで、ＳＣはシステム・シンボル・クロック（system symbol clock）を表わす。後に分かるように、１／４ＳＣクロックは、１バイト（８ビット）が２ビット／シンボルで４シンボルを含むことに由来している。３／８ＳＣクロックは８ＶＳＢシステムにおいて好ましく、一方３／４ＳＣクロックは、これも本発明の範囲内に含まれるが、さらに高速なデータ・レートの１６ＶＳＢシステムにおいて好ましい。説明するシステムでは、インタフェース１６は、伝送プロセッサ１４とデータ・フィールド構築ネットワーク１７の入力との間のＦＩＦＯバッファ４６を含む。伝送プロセッサ１４からのバイトデータ・パケットは、伝送プロセッサ１４から読み出されて、３／８ＳＣクロックに応答してバッファ４６へ書き込まれ、データ・パケットは１／４ＳＣクロックに応答してバッファ４６から符号器１７へ読み出される。これらのクロックはどちらも、もっと高価なフェーズ・ロックド・ループ・ネットワークではなく、デジタル・マシンで生成される。３／８ＳＣ信号は、伝送プロセッサ１４とバッファ４６との両方をクロックし、伝送プロセッサとバッファの間で同期してデータが転送されるようにする。同様な要件が後述するように受信器にも適用される。
図６〜図９を参照すると、シンボルクロックＳＣ（図６）とこれから誘導した同期クロック１／４ＳＣ（図７）は、ネットワーク１７のタイミング制御ネットワーク４０例えばマイクロプロセッサで生成される。ネットワーク４０は、シンボルクロックＳＣに同期したデータ・フィールド・パケット要求信号（Data Field Packet Request Signal）も生成するが、これは１／４ＳＣクロックを用いてデータ・フィールドパケット要求を生成しているためである。ネットワーク１６内のタイミング信号ジェネレータ４２は、タイミング・ネットワーク４０からのＳＣおよび１／４ＳＣクロックと同期した３／８ＳＣクロック（図８）を生成する。図９（参考のためにだけ図示してある）は、全てのデータ・パケットの先頭で第１バイトとして表われる１バイトのｓｙｎｃパルスの存在に関連した１バイト幅のパルスを表わしている。
３／８ＳＣクロックはシンボルクロックＳＣのサイクルをカウントすることで生成する。ユニット４２はシンボルクロックＳＣの８パルスごとに３つの出力パルスを生成する。図７と図８では、１／４ＳＣクロックと３／８ＳＣクロックの間で考えられる関連性の１つを示している。８クロックパルス・インターバル内部の３クロックパルスの何らかの組み合せを用いて、３／８ＳＣクロックを発生することができるが、３つのパルスは１／４ＳＣクロックに対して位相の固定した関連性を有する必要があり、同じ関係が送信器および受信器での３／８ＳＣクロックと１／４ＳＣクロックの間に維持される必要がある。図８に図示した３／８ＳＣクロックの構成は、この信号が簡単に生成できｓｙｎｃバイト（各パケットの先頭で簡単に検出できる）と整列（アライメント）でき、また受信器で複製するのが簡単な点で有利である。類似したことが、特に１６ＶＳＢ信号用３／４ＳＣクロックを発生させるため、８シンボルクロックのうちのいずれか６つを用いることにも言える。図示したクロック間の図示した関連性は、パケットｓｙｎｃバイトをバッファ４６から出力させる１／４ＳＣクロックの立ち上がり端でカウンタをリセットすることにより、タイミング制御ネットワーク４０中に生成される。シンボルクロックは０から７までカウントされ、０はバッファ４６から出力されるパケットｓｙｎｃバイトと同期している。シンボルクロックＳＣの８カウントのいずれか３つを用いることができるが、同じ３つを受信器／デコーダ側でも用いる必要がある。
タイミング制御ネットワーク４０は、３１２データ・セグメントと１フィールドｓｙｎｃセグメントを含むデータ・フィールド構造の生成を容易にする。タイミング制御ネットワーク４０からのデータ・フィールドパケット要求信号（Data Field Packet Request signal）（図１０，図１３参照）は、１／４ＳＣクロックに応答して、１８８バイトに対して論理高レベルを示し、２０バイトについて論理低レベルを示す。制御装置４０（図１０）からのデータ・フィールド・パケット要求信号は不均一なパケット間ギャップを示す。データ・フィールドの一部、特定すると、１つのデータ・フィールドの最後の２つのデータセグメント３１１と３１２、次のデータ・フィールドの先頭にあるフィールドｓｙｎｃセグメント３１３、および次のデータ・フィールドの第１のデータセグメントが図示してある。この信号は、（１８８個の１／４ＳＣシンボルクロックと同期した１８８個のデータバイトを各々が含む）データが要求されたときにデータ「イネーブル」インターバル、ＦＥＣ情報をデータストリームに追加するときにデータ「ディスエーブル」インターバル（各々が２０個の１／４ＳＣシンボルクロック・インターバルを含む）、または、データ・フィールド間にフィールドｓｙｎｃ情報を追加するときに２２８個の１／４ＳＣシンボルクロックインターバルを示す。この信号は、インタフェース１６に付随するシステム制御ネットワーク４４への自由動作（free-running）入力である。
制御ネットワーク４４は、３／８ＳＣおよび１／４ＳＣクロックに応答して図１１に図示したように、出力パケット伝送要求信号（output Packet Request to Transport signal）を生成する。この信号は、１８８バイトのデータ・パケットを伝送プロセッサ１４から３／８ＳＣクロックの３１３番目のクロック周期ごとに要求する。このパケット要求信号は、均一なデータ・レートと中断されないデータフローを発生するため、パケット要求間に一定で均一なギャップを含んでいる。パケット要求間の１２５サイクルの３／８ＳＣクロックの一定で均一なギャップは、ＦＥＣ情報等のオーバヘッドデータや、ネットワーク１７によるデータストリームへのデータ・フィールド間のフィールドｓｙｎｃの中断されない継目なしの挿入を容易にして、この後で説明するようにデータ・フィールド構造を作成する。
開示のシステムは、フィールドｓｙｎｃセグメントとこれに続く３１２データ・フィールド・セグメントから構成されるフィールド当たり３１３セグメントのフィールド構造を有するデータストリームの処理に関するものである。これにおいて、開示のシステムは３／８ＳＣバイトクロックの倍数で、例えば８ＶＳＢや１６ＶＳＢを含むデータ変調方式において、例えば３／４ＳＣ、３／２ＳＣ、および３ＳＣを含む速いクロックで動作する。これらのオプションは、図１０および図１１を図３０，図３１，図３２に関連させる以下の説明の後でさらに良く理解されるであろう。この説明から、本発明の原理が他の種類のデータ・フィールド構造にも適用可能であることが明らかにされるであろう。
図１０の波形は、説明した３１３セグメントのデータ・フィールド構造における開示の実施例で一定している。図１１の波形の構造は以下のような要因の関数として変化することがある。図３０は図１１に対応し、８ＶＳＢ信号に対する３／８ＳＣバイトクロックに応答して、制御ネットワーク４４により伝送プロセッサ１４へ送信される均一なデータ・レートのパケット要求（Packet Request）を表わしている。３／４ＳＣクロックの２倍のクロックを同じ８ＶＳＢ変調に使用する場合、伝送プロセッサ１４へのパケット要求は図３１に図示したように構成される。各データ・パケットの大きさは１８８バイトに固定されているので、データ・パケット・インターバルは３／４ＳＣクロックの１８８サイクルで変化しない。しかし、パケット間データ・ディスエーブル・インターバルは大幅に増加し、３／４ＳＣバイトクロック４３８サイクルになる。この実施例では、各データセグメントのサイクル数が、３／４ＳＣバイトクロックの２倍のため、６２６（直前の実施例の２倍多い）まで増加している。言い替えれば、
626セグメント・クロック−188データクロック（固定）＝438クロック
バイト／セグメントの数は増加しているが、データ・パケットの構造は変化しない。データ・フィールドの構造も、各データ・フィールドにはフィールドｓｙｎｃセグメントが前置された各々１８８バイトのデータ・パケットを含む３１２セグメントを未だ含んでいるため、変化しない。類似のことが３／２ＳＣまたは３ＳＣ等他の高速なクロック倍数にも見られ、この場合データ・パケット間のインターバルのバイトクロック数は比例して増加することになる。３／８ＳＣクロックは、３１３セグメント・データ・フィールドでの３１３バイト／セグメントをクロックするためのもっとも低いレートのクロックであることが分かっている。
図３２は、データ・レートの高い１６ＶＳＢ変調システムで高速な３／４ＳＣクロックの使用を示している。結果は図３０と同じである。１６ＶＳＢの場合、シンボルクロック周波数（ＳＣ）は２倍になり、８ＶＳＢシステムに比べて単位時間当たりのスループットが２倍多いパケットとなる。１８８バイト・クロック・データ・インターバルと１２５バイト−クロックのデータ間ディスエーブル・インターバルは、関連する変調形式のクロック速度とデータ・レートの間の関係のため８ＶＳＢの場合と同じである。低速な３／８ＳＣクロックはデータ・レートが低速な８ＶＳＢ変調に対するもので、高速な３／４ＳＣクロックはデータ・レートの高い１６ＶＳＢ変調に対するものである。
所望するシンボル・クロックの関係（例えば３／８ＳＣ、３／４ＳＣ等）をフィールドごとシンボルを関連させる以下の式に従って導き出せることを示すことができる：
ＮＸ（１８８＋Ｙ）＝Ｓ（Ｘ＋１）
ここで、
Ｘ（１８８＋Ｙ）とＳ（Ｘ＋１）はどちらもシンボル／フィールドを表わす（１８８＋Ｙ）はシンボル／データセグメントを表わす
（Ｘ＋１）はセグメント／フィールド（例えば３１３）を表わす
Ｓはシンボル／セグメント（例えば８３２）を表わす
Ｘはデータセグメント／フィールド（例えば３１２）を表わす
Ｎは決定しようとする係数を表わす
Ｎは、８ＶＳＢシステムにおける３／８ＳＣクロックの場合に８／３であり、また３／４ＳＣクロックの場合に４／３となる。
伝送プロセッサ１４は、３／８ＳＣクロックでクロックされてデータを読み取り、図１２に示したように、３／８ＳＣクロックの１８８サイクルの間にＭＰＥＧデータ・パケット１８８バイトを供給することで、ユニット４４からのパケット要求信号に応答する。図１２は、１８８バイトのデータ・パケットと同時に伝送プロセッサ１４から出力されるデータ有効信号（Data Valid signal）を実際に表わしたものである。データ有効信号はパケット伝送要求信号（図１１）の形態を示している。タイミング制御ネットワーク回路４０からのデータ・フィールド・パケット要求（図１０）は、ネットワーク４４からのパケット伝送要求信号（図１１）と同期していない。
伝送プロセッサ１４からのデータ・パケット（Data）はインタフェース１６のバッファ４６へ印加される。バッファは、比較的小さく深さ数パケットである。バッファ４６は書き込みイネーブル（Write Enable：ＷＥＮ）入力でデータ有効信号（Data Valid）も受信して、３／８ＳＣ書き込みクロック（Write clock：ＷＣＫ）に応答してバッファ４６へのデータ・パケットの書き込みを行えるようにする。バッファ４６は伝送プロセッサ１４からのパケット開始（Stant of Packet：ＳＯＰ）フラグも受信する。このフラグは、各データ・パケットに前置されるｓｙｎｃバイトと一致して、各データ・パケットの先頭に生成される。インタフェース１６を介したネットワーク１７へのデータ・パケット送出の伝送プロセッサ１４に対する要求は、バッファ４６が所定の満杯レベル、例えば半分満杯に達するまで考慮されない。バッファ４６の満杯レベルは満杯フラグ（Fullness flag）で表わされ、制御ネットワーク４４の制御入力に印加される。
１８８バイトのデータ・パケットが３／８ＳＣクロックの１８８／３１３サイクルごとにバッファ４６へクロックされる（図１１および図１２）。３／８ＳＣクロックの残り１２５サイクルの間は、ＦＩＦＯ４６へはデータがクロックされない。バッファ４６への入力データ・レートは均一で、バッファ４６からの出力データ・レートと正確に一致する。出力データ・レートは回路４０からのデータフレーム・パケット要求信号（Data Frame Packet Request signal）によって制御される。データフレーム・パケット要求信号とパケット伝送要求信号とは同期していないが、３／８ＳＣと１／４ＳＣクロックの関係により関連している。
制御装置４４は、３／８ＳＣクロック、データ・フィールド・パケット要求信号、バッファ４６からのバッファ満杯フラグ（図１５）、バッファ４６経由でアライメント・ネットワーク４５から受信したパケット開始（ＳＯＰ）信号に応答する論理ネットワークを含む。制御装置４４は、バッファ４６の読み込みイネーブル（Read Enable：ＲＥＮ）入力へ制御信号（図１４）を提供して、バッファリングした伝送パケットデータを適切な時刻にネットワーク１７へ読み出せるようにする。これは、図１３から図１６を参照し、以下のように行われるものである。図１３の信号は図１０で既に説明した信号と類似している。
通常の場合、読み込みイネーブル信号（図１４）はフィールドデータ・パケット要求信号（図１３）と同期している。通常は、各データ・パケットの先頭に表われるＳＯＰフラグは、バッファ４６がデータの読み込みを停止するようにバッファ４６のＲＥＮ入力への出力を制御装置４４に提供させる。さらに詳しくは、制御装置４４は１８８バイトをバッファ４６から読み出すことでＳＯＰフラグに応答し、次に２０バイトのＦＥＣインターバルでバッファ読み出しを停止するようにプログラムしてある。これによって、送信符号器１７のＦＥＣネットワーク５０は、バッファ４６に保持されている現在のパケットの直前にあるパケットについてのエラー符号化情報を計算する。このエラー符号化情報は、２０バイトＦＥＣオーバヘッド・インターバルの間に、先行パケット終端でデータストリームへ挿入される。データ・フィールド・パケット要求（図１３）と存在する場合にはバッファ読み込みイネーブル信号（図１４）との両方が、ネットワーク１７のユニット５０による２０バイトのＦＥＣオーバヘッド情報挿入と、ユニット５８による持続時間の長いフィールドｓｙｎｃオーバヘッド情報挿入に必要な不均一パケット間ギャップ構造を表わす。オーバヘッド情報の挿入はデータストリームを中断せずに実現される。
図４を参照すると、データストリームを停止または中断することなくフィールドｓｙｎｃセグメント挿入することは、所定のバッファ満杯レベルとの組み合せによるバッファ４６の読み込み／書き込みクロックの方法で行うことができる。パケットは、伝送プロセッサからバッファ４６へパケットが要求されると、連続的に書き込まれる。１つのデータ・フィールド区間に渡って、データ・フィールドを構成するために必要とされるデータの正確なバイト数が伝送プロセッサ１４からバッファ４６へ転送される。バッファ４６は比較的小さく、この実施例では４データ・パケットに対応できる大きさである。所定のバッファ満杯レベルは２データ・パケットだが、このレベルは特定のシステムの要件により変化することがある。実際には、任意のシステムでの既知のデータ・インターバルおよびデータ・ディスエーブル・インターバルについて、バッファ読み出しが停止したときにバッファがオーバフローせずにオーバヘッド情報をデータ・ストリームに書き込めるように、またそれ以外の時刻には空にならないようにこのレベルを決定すべきである。バッファ読み出しを一時的に停止してオーバヘッド情報（例えばフィールドｓｙｎｃ）をデータストリームへ挿入する場合、データ・パケットは一定の均一なレートで（図１１）バッファ４６へ書き込み続けられる。この時間の間バッファ４６は完全に満たされない。データ・パケット間の一定で均一なギャップ（図１１）により、オーバヘッド挿入のため読み出しが一時的に無効になる間、バッファ４６をまた満たすのには充分な時間ができる。オーバヘッドが読み込みディスエーブル・インターバルの間に挿入された後、データはまたバッファ４６から読み出される。この時間全ての間、伝送プロセッサ１４はデータ・パケットをバッファ４６へ連続的に送出し、これにより、中断なしにデータストリームが流れるのと共に、伝送プロセッサ１４が中断なしにデータ・パケットを処理する。
高速のバイトクロック、例えば３／４ＳＣまたは３／２ＳＣを用いる場合、バッファ４６は、８ＶＳＢモードでのパケット間インターバルがさらに長いため、空にならない。これによって、バッファを伝送プロセッサから埋めるための更なる時間ができる。
バッファ４６読み取りイネーブル（Read Enable）も、バッファ満杯フラグが論理低レベルを示す場合には制御装置４４によって無効にされ、バッファ４６が所定数のデータ・パケット以下しか含まないことを表わす。この時点で、ネットワーク４４からのデータ有効信号（図１６）は「低」（存在しない）になるが、これはバッファ４６からの読み出しが無効になったためである。この条件は、例えば、システム動作が開始されたときまたはシステムリセットの後例えば時刻Ｔ１で発生することがある。代表的には、データ・フィールド構造は放送日の冒頭で開始され、データ・パケットの送信は、それ以降放送局が放送日の最後に送信停止するまで中断されずに継続する。この間、バッファ４６の読み出しが無効になる間、伝送プロセッサ１４は、制御装置４４からのパケット伝送要求信号に応じて、バッファ４６へデータ・パケットを送信し続ける。所定数のパケットが格納されバッファ満杯条件が満たされると、満杯フラグ（図１５）が状態変化して論理高レベルを示す。バッファ４６はまた、データ・パケットを出力するための読み取りイネーブル信号を受信する。バッファ読み取りイネーブル動作は、満杯条件が満たされたことに応じて、満杯フラグが高値になった後で現われる第１のデータ・イネーブル・インターバルの立ち上がり端で開始される。その結果、時刻Ｔ２で、データ・パケットの第１の（ｓｙｎｃ）バイトがデータ・フィールド・パケット要求信号（図１３）からのパケット要求の先頭およびデータ有効信号（図１６）の先頭と整列する。
図４のアライメント回路４５は、図１３から図１６で図示してある上記の説明の動作を容易にする。回路４５は、図４のネットワーク１７，４２，４４および４６とともに図２８に図示してある。アライメント回路４５は、カスケード接続した「Ｄ型」フリップフロップ（レジスタ）１０２および１０４を含み、それは、バッファ４６の１／４ＳＣ読み出しクロックでクロックされ、システム制御装置４４からバッファ４６へ供給される読み出しイネーブル入力（ＲＥＮ）により有効になる。バッファ４６からのデータは、フリップフロップ１０２，１０４経由で送信符号器１７へ伝達される。制御装置４４は、フリップフロップ１０２の出力からパケット開始（Start of Pocket：ＳＯＰ）フラグ（入力パケット開始信号をレジスタ遅延した信号）に応答して、バッファ読み出しイネーブル信号を発生する。パケット開始信号は、バッファ４６へ入力されるＳＯＰ信号をバッファ遅延した信号である。
図４に続けて、ネットワーク４５からの出力８バイト並列データ・パケットとデータ有効信号（図１６）とが、送信符号器（transmission coder）１７のＦＥＣユニット５０の各々の入力へ印加される。ＦＥＣユニット５０は、図１６の波形に従って各データ・パケット・インターバル間のデータが「有効でない」オーバヘッド・インターバルの間に、２０バイトのＦＥＣデータをデータストリームへ追加する。ＦＥＣユニット５０からのデータストリームはパラレル−シリアル・データコンバータ５２へ印加される。ユニット５２は並列８ビットの各バイトを、直列出力される４個の２ビットワードのグループに変換する。周知の技術を用いると、ユニット５２からのデータをユニット５４で２／３トレリス符号化し、２入力ビットごとに３出力ビットを発生（２情報ビットと１誘導冗長ビット）し、信号対雑音性能を改善する。これらのビットは所定のアルゴリズムに従って供給され、その例は従来技術で公知である。符号器５４は所定のアルゴリズムに従って第３ビットを提供するビット・ジェネレータ・ユニット５６との組み合せで動作する。
トレリス符号器５４の出力は３ビットトレリス符号化ワードのシーケンスを含み、４個の３ビットワードでバイトを構成する。シンボル・マッパ５８は、符号器５４からの３ビット入力ワード各々を１出力シンボルにマッピングし、これらの出力シンボルをユニット６０からの所定値のフィールドｓｙｎｃ要素で時間多重化して出力シンボル・データストリームを作成する。ユニット５８のマッピング機能において、ユニット５４からの８つの漸増的に増加する数値バイナリ出力、０００、００１、０１０から１１１までが次の８シンボルレベルに各々変換される：
−７  −５  −３  −１  ＋１  ＋３  ＋５  ＋７
フィールドｓｙｎｃジェネレータ６０とマッパ５８の制御信号はタイミング制御ネットワーク４０、例えばマイクロプロセッサが提供する。ネットワーク４０はフィールドｓｙｎｃジェネレータ６０の動作を制御し、ユニット６０が隣接するデータ・フィールドの間に作成された所定の持続時間のインターバルの間に、即ち前述した３１２データ・セグメントの後で、フィールドｓｙｎｃセグメント情報を出力できるようにする。各フィールドｓｙｎｃセグメントは、バッファ４６の動作に関して既に説明したように、データフローを中断せずフィールドデータのグループ間でデータストリームへ予測的に多重化される。マルチプレクサ５８はまた、ユニット１８での出力処理の前に、各パケットの先頭にあるＭＰＥＧｓｙｎｃ要素をセグメントｓｙｎｃと置換する。
ユニット５８からの８レベルのシンボル・データ信号は出力プロセッサ１８へ供給され、ここで小さいパイロット信号を追加してＲＦキャリアを抑圧し、難しい受信条件下で受信器における強力なキャリア復元ができるようにする。既知の信号処理技術を用いて、プロセッサ１８内部の８ＶＳＢ変調器は、トレリス符号化複合データ信号を受信し標準的な６ＭＨｚテレビジョンチャンネルへ送信するため、信号をフィルタおよびスペクトル整形し、データ信号を中間周波数（ＩＦ）キャリアへ変調（アップコンバージョン）し、得られた信号をＲＦキャリアに変換する。図５には、上側の図に、この例のベースバンドＶＳＢ変調信号のスペクトルを、下側の図に示した６ＭＨｚの標準ＮＴＳＣチャンネルスペクトルと比較して図示してある。
図１７は本発明の原理を組み込んだＶＳＢ受信器を示す。プリプロセッサ７２からのベースバンド変調シンボルデータ・データストリームは、既に説明したようなシーケンシャル・データ・フィールド構造で不均一なデータ・レートを示す。データ・フィールド・プロセッサ７５は、システムの送信層に関連して、シンボル・データ・フィールド構造を不均一なデータ・レートで処理して、不均一なデータ・レートで出力データを作成する。バッファ・インタフェース・ネットワーク８４は、一定で均一なデータ・レートを示すＭＰＥＧバイト・データストリームにこのデータを変換する。このデータストリームは、一定で均一なデータ・レートで中断なしの動作を行う伝送デコーダ８６で処理され、復号したバイト・データを出力プロセッサ８８へ供給する。伝送デコーダ８６はシステム・トランスポート層に付随する。ＭＰＥＧバイトデータ・パスは、本発明の原理によるビデオ記録／再生装置を含み、それは、後で説明される図３３に関連して参照され説明される。
さらに詳しくは、送信チャンネルから受信した信号は、チャンネル選択およびミキサー回路を含むＲＦチューナ７０で処理されて、周波数ダウンコンバージョンした信号を発生する。この信号に対して、ＩＦフィルタと既知の信号処理技術を用いたプリプロセッサ・ユニット７２による同期検出を行って、ベースバンド信号を発生する。ユニット７２は、送信チャンネルの振幅および位相変動を補償するためのイコライザも含む。ユニット７２からのシンボル・データ出力信号（Symbol Data output signal）はこの後で、図４の送信システムで実行した処理の逆の方法で、トレリス復号、フォワード・エラー検出／訂正およびその他の信号処理を受ける。
シンボルクロックＳＣと、導き出されたクロック１／４ＳＣおよび３／８ＳＣとは、送信器の対応するクロックと同一である。つまり伝送プロセッサ／デコーダ８６に供給される出力データストリーム（ＭＰＥＧバイトデータ）は、図４の送信システムにおける伝送プロセッサ１４から提供されたデータストリーム（ＭＰＥＧバイトデータ）に対応している。シンボル・マッパとデマルチプレクサ（de-mux）ユニット７４に印加される入力シンボル・データは、図４のネットワーク１７からの出力シンボル・データに対応する。入力シンボル・データ・データストリームは、各々隣接するデータ・フィールドを定義する短い持続時間のデータ・パケットグループ（図１および図３）間に、比較的長い持続時間のフィールドｓｙｎｃ要素を含む。このように、受信器入力シンボル・データストリームは不均一なデータ・レートを示す。受信器伝送プロセッサ８６に印加する前に、この不均一なレートの入力シンボル・データストリームは、均一なパケット間ギャップで隔てられた一定の均一なデータ・レートで発生するデータ・パケットを含む（ネットワーク８４からの）ＭＰＥＧバイトデータ出力信号に変換される。このような一定で均一レートのデータストリームは、伝送デコーダ８６によるデータ処理およびデータ・デマルチプレクシングをとても容易にし、伝送デコーダはデータストリームを中断させることなく動作することができる。
さらに詳しくは、復調およびイコライゼーションの後で生成された不均一レートのベースバンド入力シンボルデータストリームは、シンボル・マッパおよびデマルチプレクサ７４へ印加され、デマルチプレクサは図４のマッパ５８で実行した演算の逆を実行する。ユニット７４は、ユニット７８に関連するトレリス復号器７６により、２ビット・ワードにトレリス復号される３ビットワードへ各シンボルをマッピングする。ユニット７４はまた、各セグメント・パケットの先頭でセグメントｓｙｎｃをＭＰＥＧパケットｓｙｎｃと置換する。ユニット７４で処理するシンボル・データストリームはユニット９０でモニタして、フィールドｓｙｎｃインターバルの間に存在する制御情報、例えば、ユニット７２の先行するイコライザで使用するいわゆる「トレーニング」信号情報、モード選択情報、およびその他の情報等の出現を検出する。この情報をユニット９０が抽出し、特定システムの要件にあわせて先行する回路へ伝達する。
４個の２ビット・データ・ワードからなるトレリス復号器７６からの出力グループは、直列形態から８ビット（１バイト）並列の形態に直並列コンバータ８０で変換する。コンバータ８０からの直列ワードがエラー検出兼訂正ユニット８２例えばリードソロモン・デコーダへ印加される。ユニット８２からのエラー訂正されたデータ信号は、データ有効信号、クロックＳＣおよび１／４ＳＣ、制御装置９２からのパケット開始信号とともに、受信器バッファ／インタフェース・ネットワーク８４へ印加される。ＳＣシンボル・クロックと１／４ＳＣクロックは同期しており、制御装置９２の局部発振回路から発生する。パケット開始信号は各パケットの先頭にあるｓｙｎｃバイトの出現に応答して生成される。ＦＥＣユニット８２はパケット開始信号に応答してデータ有効信号を生成する。
バッファ／インタフェース・ネットワーク８４は、送信器ネットワーク１６に類似しており図２９に図示してある。図２９のインタフェース・ネットワークはＦＩＦＯバッファ１００、システム制御装置１２０、３／８ＳＣクロック・ジェネレータ１２２およびアライメント回路１４５を含み、これらの要素の全部が図２８に図示してある送信器ネットワーク１６の対応する要素の特性と類似した特性を示す。図２９のバッファ１００は基本的に図４の送信器バッファ・ネットワーク１６にあるＦＩＦＯバッファ４６と同じだが、読み込みおよび書き込みクロックが交換されている点で異なっている。さらに詳しくは、バッファ１００の書き込みクロック入力（Write Clock input）ＷＣＫは１／４ＳＣクロックに応答し、バッファ１００の読み込みクロック入力（Road Clock input）ＲＣＫは３／８ＳＣクロックに応答する。図２９では、レジスタ１１０へのＳＯＰ入力信号はパケット開始信号をバッファリングした信号であり、伝送プロセッサ８６へのＳＯＰ入力はレジスタ１１０へのＳＯＰ信号を遅延した信号である。
図１７を続けると、ネットワーク８４からのパケット化ベースバンドＭＰＥＧバイト・データストリームは伝送プロセッサ／デコーダ８６で処理される。伝送プロセッサは基本的に送信器（図４）の伝送プロセッサ１４で実行する演算の逆を実行する。伝送プロセッサ８６はデータをその構成要素へ復号する。プロセッサ８６はヘッダ・アナライザ、ヘッダ情報に応答する信号ルータ、ＭＰＥＧ展開ネットワーク、および図１７のビデオ／オーディオ・プロセッサ８８で必要とされるようなフォーマットがなされた信号を供給するその他の画像とオーディオのデータ・プロセッサを含む各種データ処理兼デマルチプレクシング回路を含む。ビデオおよびオーディオのデータは伝送デコーダ８６で復元され各々ユニット８８のビデオとオーディオのネットワークで処理されて再生に適した画像および音響情報を提供する。
ネットワーク７５の検出器９０はまた、制御回路９２にフィールド・マーカ信号（Field Marker signal）を供給する。フィールド・マーカは制御装置９２に対してバッファ・ネットワーク８４へフィールドｓｙｎｃセグメントを書き込まないように指令し、これによって得られた出力データストリームはフィールドｓｙｎｃ要素が欠如する。バッファ・ネットワーク８４からの出力データ・パケットはフィールドｓｙｎｃ要素の欠如した単一のデータストリームを形成するので、ネットワーク８４からのＭＰＥＧバイト・データ・データストリームは、一定で均一なデータ・レートと、一定で均一なパケット間ギャップを示す。
データストリームを停止または中断することなくオーバヘッド・フィールドｓｙｎｃセグメントを除去するのは、所定のバッファ満杯レベルとの組み合せによるバッファ８４の読み込み・書き込みクロックの方法で容易に行える。パケットが利用可能である間、パケットは連続的にバッファ４６から伝送プロセッサへ読み出される。１つのデータ・フィールド区間に渡り、データ・フィールドを構成するのに必要とされる正確なデータバイト数がバッファ８４から伝送プロセッサ８６へ転送される。バッファ８４は送信器のバッファ４６と同じ大きさで同じ満杯要件である。バッファ８４への書き込みが一時的に無効になってオーバヘッド情報（例えばフィールドｓｙｎｃ）をデータストリームから除去するとき、データ・パケットは一定で均一なレートで伝送プロセッサ８６へ読み出され続ける。このときにバッファ８４は完全に空にはならない。データ・パケット間の一定で均一なギャップのためバッファが部分的に空になるまでに充分な時間がとれ、それと共に、書き込みが一時的に無効になりデータストリームからオーバヘッド情報を除去する。オーバヘッド情報を書き込み無効インターバルの間に除去した後、データはまたバッファ８４に書き込まれる。この時間の全ての間、伝送プロセッサ８６はバッファ８４からデータ・パケットを連続的に受信し続けるので、中断なくデータストリームがフローし、一方で伝送プロセッサ８６は中断なしにデータ・パケットを処理する。
図１８〜図２７に図示した波形は受信器動作に関するものである。受信器でのクロック同期は、既に述べたように、全てのデータ・パケットの第１バイトにあるパケットｓｙｎｃバイトを用いて実現する。送信器の場合と同様に、パケットの先頭にあるｓｙｎｃバイトを検出してから（図２１）、シンボルクロックＳＣ（図１８）および相互に同期した１／４ＳＣクロック（図１９）を生成する。また送信器の場合と同様に、カウンタは、受信器３／８ＳＣクロックを発生するための１／４ＳＣクロックのサイクルをカウントするのに用いられる（図２０）。このカウンタは各パケットのｓｙｎｃバイトと同期してゼロにリセットされる。送信器における３／８ＳＣシンボルクロックの構造と特性に関して既に行った考察は、受信器での３／８ＳＣクロックにも適用される。１／４ＳＣクロックと３／８ＳＣクロックは送信器と受信器で同一であるべきである。
図２２は、プロセッサ７５からのデータ信号と同期してネットワーク７５のユニット８２で生成する出力データ有効タイミング信号（output Data Valid timing signal）を示している。データ有効信号の形態はプロセッサ７５からのデータ信号の形態に対応する。このデータ有効タイミング信号は不均一なパケット間ギャップによる不均一な特性を示し、データ信号に挿入されたＦＥＣデータに対応する２０（クロック）カウントのギャップと、データ信号に挿入したフィールドｓｙｎｃに対応する大幅に広い２２８カウントギャップとを含む。データ信号のデータ・パケットは、データ有効信号のプラスに向う１８８カウント・インターバルの間に出現する。つまりネットワーク８２からのデータ信号はパケットデータに対して不均一なデータフローを示す。対応する図２２の送信器のデータ有効信号は図３と図１０に図示してある。
対照的に、バッファ・ネットワーク８４から伝送プロセッサ／デコーダ８６（図２３）へ供給されたデータ有効信号は均一なパケット間ギャップを有する均一な構造を示す。この信号は、バッファ・ネットワーク８４からのＭＰＥＧバイトデータ・データストリームが一定で均一なデータ・パケット（３／８ＳＣクロックの１８８カウントの「データ・イネーブル」インターバル）の間の一定で均一なパケット間ギャップ（３／８ＳＣクロック１２５カウントの「データ・ディスエーブル」インターバル）で構成されることが特徴である。即ち、ＭＰＥＧバイト・データ・データストリームは一定で均一なデータフローを示し伝送プロセッサ８６の中断されない動作が行える。図２３のデータ有効信号に応答して、伝送プロセッサ８６は中断されないデータフローに基づいて各１８８カウントのクロック・インターバルの間に処理するためのデータ・パケットを取得する。図２３のデータ有効信号の送信機側で対応する信号が図１１と図１２に図示してある。
受信器のバッファ／インタフェース・ネットワーク８４は図２８に図示した対応する送信器ネットワークのそれと同様の方法で動作する。既に述べたように、各々のＦＩＦＯバッファは読み込みおよび書き込みクロック入力に対応して異なっている。また、図２８の送信システム制御装置４４は、データ・フィールド・パケット要求に応答してパケット伝送要求信号を供給するが、図２９の対応する受信器ネットワークは受信器の伝送プロセッサ８６にＳＯＰ信号を送出して新規パケットの開始を表わす。送信器における対応するバッファ４６の場合と同様に、図２９の受信器バッファ１００は受信器システムがリセットされる度にクリアされ所定のレベルまで埋められる。バッファ１００はデータが読み出しできるようになる前に所定の「満杯」レベルまで到達する必要がある。この動作が図２４から図２７に図示してあり図１３から図１６について既に説明した送信器の関連動作と同様である。
制御装置１２０は図２４の破線で図示した自由動作（free-running）の内部タイミング波形を生成する。この信号は一定で均一な構造を示す。さらに詳しくは、この信号は、３／８ＳＣクロック１８８カウントの一定で均一なインターバル（データ・パケットデータ・イネーブル・インターバルに対応する）間の、３／８ＳＣクロック１２５カウントの一定で均一なインターバル（パケット間のデータ・ディスエーブル・インターバルに対応する）で構成される。この信号から制御装置１２０は、バッファ１００に対するＦＩＦＯ読み込み・イネーブル信号（FIFO Read Enable signal）（図２５）と伝送プロセッサ８６に対するデータ有効信号（Data Valid signal）（図２７）とを発生し、どちらの信号も一定で均一な構造を有している。これらの信号はバッファ満杯信号（図２６）とレジスタ１１０へのＳＯＰフラグ入力に応答して発生する。このフラグはパケット開始信号をバッファリングし遅延した信号である。レジスタ１１０の（レジスタ遅延した）ＳＯＰ出力は、ユニット１２０の制御入力と伝送プロセッサ８６とへ印加される。バッファ満杯信号はバッファ１００が所定の満杯量にあるときに生成される。バッファ読み込みイネーブル動作は、バッファ満杯条件が満たされたことに応答して満杯信号が高値になった後で表われる第１の（プラスに向う）データ・イネーブル・インターバルの立ち上がり端で開始する。その結果、時刻Ｔ２で、データ・パケットの第１の（ｓｙｎｃ）バイトはデータ有効信号の有効データ・インターバルの先頭と整列する（図２７）。
バッファ８４のフリップフロップと読み込みクロック（ＲＣＫ）入力の双方は、既に説明したＳＣおよび１／４ＳＣクロックに応答して、ユニット１２２で局部的に生成される３／８ＳＣクロックによりクロックされる。３／８ＳＣクロックは制御装置１２０にも印加される。ＭＰＥＧバイトデータは、フリップフロップ１１０、１１２が制御装置１２０で発生した読み取りイネーブル信号により有効になったときに、これらのフリップフロップを経由して伝送プロセッサ８６のデータ入力へ伝達される。同時に、ＳＯＰフラグが制御装置１２０からのデータ有効信号（図２７）と一緒に伝送プロセッサ８６へ伝達される。データ有効信号は、伝送プロセッサ８６へ供給されて、有効パケット・データが存在するときにインターバル間のデータを伝送プロセッサが取得できるようにする。
伝送プロセッサとネットワーク１７を含む送信プロセッサとの間のインタフェースは多くの用途で重要である。例えばテレビジョン放送では、送信プロセッサは、送信が開始されたら中断なしにデータ・フィールドを生成出力するように要求される。テレビ受像機は同期を維持するため、フィールドｓｙｎｃセグメントを含むデータ・フィールドの中断されないストリームに依存している。放送中におけるデータ・フィールド・レートまたは構造の何らかの変化は、受信器での同期不良を発生させる。放送スタジオは、時間的に正確な方法で適当なソース素材に自動的に切り換るように予めプログラムしてあるビデオテープ・プレーヤを複数バンク有するのが普通である。これらのテーププレーヤは、伝送ストリーム情報を含む伝送パケットを出力する。各テーププレーヤは出力を送信プロセッサへのデータ・フローに同期させており、送信プロセッサがフィールド・レートまたはフィールド構造を送信プロセッサを改変することは許容されない。伝送プロセッサから送信プロセッサへのパケットのフローにおける不均一なギャップは、パケットおよびデータ・フィールド構造の両方を有するインタフェースにおけるデータフローのアーチファクト（artifact：欠陥）を送信データ・フィールド構造に作成するという影響がある。各スタジオのレコーダは、テープ出力をパケットおよびフィールド境界の双方に同期させる複雑なインタフェースを、望ましくはないが持つ必要がある。フィールド構造についての追加情報は、インタフェースを通過する必要があるか、またはインタフェースにおけるデータフローをモニタすることにより発生させる必要がある。テープ・インタフェースは、パケットｓｙｎｃ検出、フィールド検出、およびデータ・フィールド構造をバッファするための充分なメモリの提供を含む。更なる複雑さは、録音済みテープおよびローカルなプログラミングとコマーシャルの挿入で発生する。これらの複雑さやその他の困難は図３３および図３４に図示してあるように本発明の原理を用いる録画／再生システムによりうまく解消されるものである。
図３３および図３４は図４と図１７に図示した送信および受信システムであるが、図３３および図３４のシステムには、ビデオ・レコーダ装置が含まれる点で異なっている。図３３では、ビデオテープ録画再生装置１５が伝送プロセッサ１４から均一なデータ・レートのデータストリームを受信し、符号器とデータ・フィールド構築ネットワーク１７へバッファ／インタフェース１６を経由して、均一なレートで再生データを提供する。図４のシステムの場合と同様に、図３３のシステムはトランスポート層と送信層の間のインタフェースで均一なデータフローを示す。この例では、データソース１２は放送スタジオのビデオカメラと、伝送プロセッサ１４でパケット化する前にカメラ出力信号を符号化するためのＭＰＥＧ符号器とを含む。
ビデオ・レコーダ１５は、例えばパナソニック（Panasonic（登録商標））Ｄ３ビデオテープ・レコーダ等、テープへバイト単位の録画を提供する商用装置とすることができる。幾つかのビデオレコーダ設計では、インタフェース１６がレコーダ装置自体に含まれることがある。レコーダ１５は、スタジオからの各種のプログラム素材の送信を容易にすることで知られている、放送スタジオで共通に用いられる数台のビデオレコーダのバンクの１つを含むことがある。
図３４において、ビデオテープ録画再生装置８５は、インタフェース／バッファ８４からの（オーバヘッド情報を取り除いてある）均一なデータ・レートのデータストリームを受信処理して、伝送プロセッサ／デコーダ８６へ均一なレートで再生データを供給する。図３４のシステムはまた、送信層とトランスポート層の間のインタフェースで均一なデータフローを示す。本システムでは、レコーダ８５が放送以外も録画可能な、または図３３のユニット１５の特性を有する装置で既に録画してあるような、再生素材のための民生用装置（ＶＴＲ）を表わしている。ユニット８５は、システム内の独立ユニットとすることができ、部材７２，７５，８４および８６がテレビ受像機に含まれる。この他、部材７２，７５，８４および８６は全てレコーダ８５に含めることができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図１７】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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