(57)【特許請求の範囲】
【請求項１】
複数の画素セルが形成されているディスプレイパネルを映像信号に応じて駆動するディスプレイパネルの駆動方法であって、
単位表示期間を為す複数の分割表示期間各々の内の先頭の分割表示期間のみにおいて全ての前記画素セルを発光セルの状態に初期化するリセット行程と、
前記分割表示期間各々の内のいずれか１の分割表示期間のみにおいて前記画素セル各々を前記映像信号に対応した画素データに応じて選択的に非発光セルの状態に設定する書込行程と、
前記分割表示期間各々において前記発光セルの状態にある前記画素セルのみを前記分割表示期間各々の重み付けに対応して割り当てられた発光回数だけ発光させる発光行程と、
前記単位表示期間毎にこの単位表示期間内での前記映像信号における輝度範囲を測定しこの輝度範囲に応じて前記分割表示期間各々に割り当てられている前記発光回数を変更する発光回数変更行程と、を有し、
前記発光回数変更行程では、前記先頭の分割表示期間に割り当てられている前記発光回数を前記輝度範囲における最低輝度レベルが大なるほど大なる発光回数に変更することを特徴とするディスプレイパネルの駆動方法。
【請求項２】
前記単位表示期間内での前記発光回数の総数は前記輝度範囲における最大輝度レベルに対応した回数であることを特徴とする請求項１記載のディスプレイパネルの駆動方法。
【請求項３】
前記輝度範囲が比較的狭い場合には前記単位表示期間内において分割する前記分割表示期間の数を減らすことを特徴とする請求項１記載のディスプレイパネルの駆動方法。
【請求項４】
前記画素データに対して誤差拡散処理及び／又はディザ処理からなる多階調化処理を施すことを特徴とする請求項１記載のディスプレイパネルの駆動方法。
【請求項５】
前記輝度範囲が比較的狭い場合には前記多階調化処理によって圧縮される前記画素データのビット数を減らすことを特徴とする請求項４記載のディスプレイパネルの駆動方法。
【請求項６】
複数の画素セルが形成されているディスプレイパネルを映像信号に応じて駆動するディスプレイパネルの駆動方法であって、
単位表示期間を為す複数の分割表示期間各々の内の先頭の分割表示期間のみにおいて全ての前記画素セルを発光セルの状態に初期化するリセット行程と、
前記分割表示期間各々の内のいずれか１の分割表示期間のみにおいて前記画素セル各々を前記映像信号に対応した画素データに応じて選択的に非発光セルの状態に設定する書込行程と、
前記１の分割表示期間に後続する少なくとも１の分割表示期間において前記非発光セルの状態に設定された前記画素セルを再び前記非発光セルの状態に設定する再書込行程と、
前記分割表示期間各々において前記発光セルの状態にある前記画素セルのみを前記分割表示期間各々の重み付けに対応して割り当てられた発光回数だけ発光させる発光行程と、
前記単位表示期間毎にこの単位表示期間内での前記映像信号における輝度範囲を測定しこの輝度範囲に応じて前記分割表示期間各々に割り当てられている前記発光回数を変更する発光回数変更行程と、を有し、
前記発光回数変更行程では、前記先頭の分割表示期間に割り当てられている前記発光回数を前記輝度範囲における最低輝度レベルが大なるほど大なる発光回数に変更することを特徴とするディスプレイパネルの駆動方法。
【発明の詳細な説明】
【０００１】
【発明が属する技術分野】
本発明は、マトリクス表示方式のディスプレイパネルの駆動方法に関する。
【０００２】
【背景技術】
近年、薄型平面のマトリクス表示方式のディスプレイパネルとして、プラズマディスプレイパネル（以下、ＰＤＰと称する）、及びエレクトロルミネセントディスプレイパネル（以下、ＥＬＤＰと称する）等が実用化されてきた。これらＰＤＰ及びＥＬＤＰにおける発光素子は、”発光”及び”非発光”の２状態しかもたない為、入力された映像信号に対応した中間調の輝度を得るべく、サブフィールド法を用いた階調駆動を実施する。
【０００３】
サブフィールド法では、入力された映像信号を各画素毎にＮビットの画素データに変換し、このＮビットのビット桁各々に対応させて、１フィールドの表示期間をＮ個のサブフィールドに分割する。各サブフィールドには、上記画素データのビット桁各々に対応した発光回数が夫々割り当ててあり、上記Ｎビット中の１つのビット桁の論理レベルが例えば”１”である場合には、そのビット桁に対応したサブフィールドにおいて、上述の如く割り当てた回数分だけ発光を実行する。一方、上記１つのビット桁の論理レベルが”０”である場合には、そのビット桁に対応したサブフィールドでは発光を行わない。かかる駆動方法によれば、１フィールド表示期間内における全てのサブフィールドで実行した発光回数の合計により、入力映像信号に対応した中間調の輝度が表現されるのである。
【０００４】
【発明が解決しようとする課題】
本発明は、上述した如きサブフィールド法を用いてマトリクス表示方式のディスプレイパネルを階調駆動するにあたり、低消費電力にて良好な中間輝度を得ることが出来る駆動方法を提供することを目的とする。
【０００５】
【課題を解決するための手段】
本発明によるディスプレイパネルの駆動方法は、複数の画素セルが形成されているディスプレイパネルを映像信号に応じて駆動するディスプレイパネルの駆動方法であって、単位表示期間を為す複数の分割表示期間各々の内の先頭の分割表示期間のみにおいて全ての前記画素セルを発光セルの状態に初期化するリセット行程と、前記分割表示期間各々の内のいずれか１の分割表示期間のみにおいて前記画素セル各々を前記映像信号に対応した画素データに応じて選択的に非発光セルの状態に設定する書込行程と、前記分割表示期間各々において前記発光セルの状態にある前記画素セルのみを前記分割表示期間各々の重み付けに対応して割り当てられた発光回数だけ発光させる発光行程と、前記単位表示期間毎にこの単位表示期間内での前記映像信号における輝度範囲を測定しこの輝度範囲に応じて前記分割表示期間各々に割り当てられている前記発光回数を変更する発光回数変更行程と、を有し、前記発光回数変更行程では、前記先頭の分割表示期間に割り当てられている前記発光回数を前記輝度範囲における最低輝度レベルが大なるほど大なる発光回数に変更する。
【０００６】
【発明の実施の形態】
以下、本発明の実施例を図を参照しつつ説明する。
図１は、本発明による駆動方法に基づいてマトリクス表示方式のディスプレイパネルとしてのプラズマディスプレイパネルを駆動して画像表示を行うプラズマディスプレイ装置の概略構成を示す図である。
【０００７】
図１に示されるように、かかるプラズマディスプレイ装置は、プラズマディスプレイパネルとしてのＰＤＰ１０と、これを駆動する駆動部と、から構成されている。
ＰＤＰ１０は、アドレス電極としてのｍ個の列電極Ｄ１〜Ｄｍと、これら列電極各々と交叉して配列されている夫々ｎ個の行電極Ｘ１〜Ｘｎ及び行電極Ｙ１〜Ｙｎを備えている。この際、行電極Ｘ及び行電極Ｙは、これら一対にてＰＤＰ１０における１行分に対応した行電極を形成している。列電極Ｄ、行電極Ｘ及びＹは、放電空間に対して誘電体層で被覆されており、各行電極対と列電極との交点にて１画素に対応した放電セルが形成される構造となっている。
【０００８】
一方、駆動部における同期検出回路３は、予めガンマ補正処理が施されているアナログの入力映像信号中から垂直同期信号を検出した時には垂直同期検出信号Ｖを発生し、これを駆動制御回路２及びピーク輝度測定回路２０に夫々供給する。又、同期検出回路３は、かかる入力映像信号中から水平同期信号を検出した時には水平同期検出信号Ｈを発生してこれを駆動制御回路２に供給する。
【０００９】
Ａ／Ｄ変換器１は、駆動制御回路２から供給されるクロック信号に応じて、上記入力映像信号をサンプリングして、１画素毎の画素データＤに変換し、これをデータ変換回路３０に供給する。尚、かかる画素データＤは、”０”〜”２５５”なる２５６階調分の輝度を表現し得る８ビットデータである。
ピーク輝度測定回路２０は、上記垂直同期検出信号Ｖにて区切られる１フィールド分の入力映像信号毎に、この１フィールド分の入力映像信号中から最大の輝度レベルを測定し、その輝度レベルを示すピーク輝度データＰＤをピーク輝度ランク判定回路２１に供給する。ピーク輝度ランク判定回路２１は、上記ピーク輝度データＰＤによって示されるピーク輝度レベルが”０”〜”９１”、”９２”〜”１８２”、及び”１８３”〜”２５５”のいずれの範囲内にあるかを判別する。ここで、かかるピーク輝度レベルが”０”〜”９１”内にあると判別した場合、ピーク輝度ランク判定回路２１は、低輝度ランクに属することを示す”０１”なるピーク輝度ランク信号ＰＬを、駆動制御回路２及びデータ変換回路３０各々に供給する。又、ピーク輝度ランク判定回路２１は、上記ピーク輝度データＰＤによって示されるピーク輝度レベルが”９２”〜”１８２”内にあると判別した場合、中輝度ランクに属することを示す”１０”なるピーク輝度ランク信号ＰＬを、駆動制御回路２及びデータ変換回路３０の各々に供給する。又、上記ピーク輝度データＰＤによって示されるピーク輝度レベルが”１８３”〜”２５５”内にあると判別した場合には、ピーク輝度ランク判定回路２１は、高輝度ランクに属することを示す”１１”なるピーク輝度ランク信号ＰＬを、駆動制御回路２及びデータ変換回路３０の各々に供給する。
【００１０】
図２は、かかるデータ変換回路３０の内部構成を示す図である。
図２において、第１データ変換回路３２は、８ビットで”０”〜”２５５”なる２５６階調の輝度を表現し得る上記画素データＤのデータ値を”０”〜”２２４”なる範囲内に調整した調整画素データＤＰに変換し、これを多階調化処理回路３３に供給する。尚、かかる第１データ変換回路３２における画素データＤから調整画素データＤＰへの変換特性は、上記ピーク輝度ランク信号ＰＬに応じたものである。
【００１１】
図３は、かかる第１データ変換回路３２の内部構成を示す図である。
図３において、データ変換回路３２１は、上記画素データＤを図４に示されるが如き変換特性に従って８ビットで”０”〜”２２４”なる輝度範囲の画素データＤＡに変換し、これをセレクタ３２２に供給する。データ変換回路３２３は、上記画素データＤを図５に示されるが如き変換特性に従って８ビットで”０”〜”２２４”なる輝度範囲の画素データＤＢに変換し、これをセレクタ３２２に供給する。データ変換回路３２４は、上記画素データＤを図６に示されるが如き変換特性に従って８ビットで”０”〜”２２４”なる輝度範囲の画素データＤＣに変換し、これをセレクタ３２２に供給する。セレクタ３２２は、上記画素データＤＡ、ＤＢ、及びＤＣの内から、上記ピーク輝度ランク信号ＰＬに応じた１つを選択し、これを調整画素データＤＰとして出力する。すなわち、セレクタ３２２は、上記ピーク輝度ランク信号ＰＬが”０１”、つまり、低輝度ランクに属することを示す場合には上記画素データＤＡ、ＤＢ、及びＤＣの内から画素データＤＣを択一的に選択してこれを調整画素データＤＰとして出力する。又、セレクタ３２２は、上記ピーク輝度ランク信号ＰＬが”１０”、つまり、中輝度ランクに属することを示す場合には画素データＤＢを択一的に選択し、これを調整画素データＤＰとして出力する。又、セレクタ３２２は、上記ピーク輝度ランク信号ＰＬが”１１”、つまり、高輝度ランクに属することを示す場合には画素データＤＡを択一的に選択し、これを調整画素データＤＰとして出力するのである。
【００１２】
図２における多階調化処理回路３３は、上記多階調化前段処理回路３２から供給された８ビットの画素データＤＰに対して誤差拡散処理及びディザ処理等を施すことにより、視覚上における輝度の階調表現数を略２５６階調に維持しつつもそのビット数を４ビットに圧縮した多階調化画素データＤＳを求める。
先ず、上記誤差拡散処理では、画素データＤＰ中の上位６ビット分を表示データ、残りの下位２ビット分を誤差データとして夫々分離し、周辺画素各々に対応した画素データＤＰから求められた誤差データを夫々重み付け加算したものを、上記表示データに反映させるようにしている。かかる動作により、原画素における下位２ビット分の輝度が上記周辺画素により擬似的に表現され、それ故に８ビットよりも少ないビット数、すなわち６ビット分の表示データにて、上記８ビット分の画素データと同等の輝度階調表現が可能になるのである。
【００１３】
次に、かかる誤差拡散処理によって得られた６ビットの誤差拡散処理画素データにディザ処理を施すことにより、この誤差拡散処理画素データと同等な輝度階調レベルを維持しつつもビット数を４ビットに減らした多階調化画素データＤＳを生成する。この際、ディザ処理とは、隣接する複数個の画素により１つの中間表示レベルを表現するものである。例えば、８ビットの画素データの内の上位６ビットの画素データを用いて８ビット相当の階調表示を行う場合、左右、上下に互いに隣接する４つの画素を１組とし、この１組の各画素に対応した画素データ各々に、互いに異なる係数値からなる４つのディザ係数ａ〜ｄを夫々割り当てて加算する。かかるディザ処理によれば、４画素で４つの異なる中間表示レベルの組み合わせが発生することになる。よって、例え画素データのビット数が６ビットであっても、視覚される輝度階調レベルは４倍、すなわち、８ビット相当の中間調表示が可能となるのである。
【００１４】
かかる多階調化処理回路３３によって生成された多階調化画素データＤＳは、第２データ変換回路３４に供給される。
第２データ変換回路３４は、かかる多階調化画素データＤＳを、図７に示されるが如き変換テーブルに従って１画素の駆動を為す１４ビット（第１〜第１４ビット）の駆動画素データＨＤに変換し、これをメモリ４に供給する。
【００１５】
メモリ４は、駆動制御回路２から供給された書込信号に従って上記駆動画素データＨＤを順次書き込む。かかる書込動作によりＰＤＰ１０における１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の駆動画素データＨＤ１１−ｎｍを各ビット桁毎に、
ＤＢ１１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１ビット目
ＤＢ２１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第２ビット目
ＤＢ３１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第３ビット目
ＤＢ４１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第４ビット目
ＤＢ５１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第５ビット目
ＤＢ６１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第６ビット目
ＤＢ７１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第７ビット目
ＤＢ８１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第８ビット目
ＤＢ９１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第９ビット目
ＤＢ１０１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１０ビット目
ＤＢ１１１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１１ビット目
ＤＢ１２１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１２ビット目
ＤＢ１３１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１３ビット目
ＤＢ１４１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１４ビット目
の如く１４分割した駆動画素データビットＤＢ１１１−ｎｍ〜ＤＢ１４１１−ｎｍとして捉え、これらＤＢ１１１−ｎｍ、ＤＢ２１１−ｎｍ、・・・・、ＤＢ１４１１−ｎｍ各々を、駆動制御回路２から供給された読出信号に従って１行分毎に順次読み出してアドレスドライバ６に供給する。
【００１６】
駆動制御回路２は、上記水平同期信号Ｈ及び垂直同期信号Ｖに同期して、上記Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込及び読出信号を発生する。
更に、駆動制御回路２は、図８（ａ）〜図８（ｃ）に示される発光駆動フォーマットの内から上記ピーク輝度ランク信号ＰＬに応じた１つを選択し、このフォーマットに従ってＰＤＰ１０を駆動すべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８の各々に供給する。
【００１７】
尚、これら図８（ａ）〜図８（ｃ）に示される発光駆動フォーマットは、いづれも１フィールドの表示期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個のサブフィールドに分割して、各サブフィールド内において以下に説明するが如き動作を実行させるものである。つまり、各サブフィールド内において、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って”発光セル”及び非発光セル”の設定を行う画素データ書込行程Ｗｃと、上記”発光セル”のみを図８に示される回数（期間）分だけ発光させてその発光状態を維持させる発光維持行程Ｉｃとを実行する。更に、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の全放電セル内の壁電荷量を初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ１４のみで、全放電セル内の壁電荷を一斉に消去する消去行程Ｅを実行するのである。
【００１８】
アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々は、これら一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、発光維持行程Ｉｃ、消去行程Ｅ各々での上記動作を実現すべく、ＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に各種駆動パルスを印加する。
図９は、かかる駆動パルスの印加タイミングの一例を示す図である。
【００１９】
先ず、先頭のサブフィールドＳＦ１の一斉リセット行程Ｒｃにおいて、第１サスティンドライバ７及び第２サスティンドライバ８は、負極性のリセットパルスＲＰｘ及び正極性のリセットパルスＲＰＹを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに同時に印加する。これらリセットパルスＲＰｘ及びＲＰＹの印加により、ＰＤＰ１０中の全ての放電セルがリセット放電され、各放電セル内には一様に所定の壁電荷が形成される。すなわち、ＰＤＰ１０における全ての放電セルは、一旦、”発光セル”に初期設定されるのである。
【００２０】
次に、各サブフィールドの画素データ書込行程Ｗｃでは、アドレスドライバ６が、上記メモリ４から供給された駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを生成し、これを１行分毎に順次列電極Ｄ１−ｍに印加して行く。すなわち、先ず、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、上記駆動画素データビットＤＢ１１１−ｎｍの内から第１行目に対応した分、つまりＤＢ１１１−１ｍを抽出し、これらＤＢ１１１−１ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１１を生成して列電極Ｄ１−ｍに印加する。次に、かかる駆動画素データビットＤＢ１１１−ｎｍの内の第２行目に対応した分であるＤＢ１２１−２ｍを抽出し、これらＤＢ１２１−２ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１２を生成して列電極Ｄ１−ｍに印加する。以下、同様にして、サブフィールドＳＦ１の画素データ書込行程Ｗｃ内では、１行分毎の画素データパルス群ＤＰ１３〜ＤＰ１ｎを順次列電極Ｄ１−ｍに印加して行く。サブフィールドＳＦ２の画素データ書込行程Ｗｃ内では、先ず、上記駆動画素データビットＤＢ２１１−ｎｍの内から第１行目に対応した分、つまりＤＢ２１１−１ｍを抽出し、これらＤＢ２１１−１ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２１を生成して列電極Ｄ１−ｍに印加する。次に、かかる駆動画素データビットＤＢ２１１−ｎｍの内の第２行目に対応した分であるＤＢ２２１−２ｍを抽出し、これらＤＢ２２１−２ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２２を生成して列電極Ｄ１−ｍに印加する。以下、同様にして、サブフィールドＳＦ２の画素データ書込行程Ｗｃ内では、１行分毎の画素データパルス群ＤＰ２３〜ＤＰ２ｎを順次列電極Ｄ１−ｍに印加して行く。以下、サブフィールドＳＦ３〜ＳＦ１４各々での画素データ書込行程Ｗｃにおいても同様に、アドレスドライバ６は、駆動画素データビットＤＢ３１１−ｎｍ〜ＤＢ１４１１−ｎｍ各々に基づいて生成した画素データパルス群ＤＰ３１−ｎ〜ＤＰ１４１−ｎ各々をサブフィールドＳＦ３〜ＳＦ１４各々に割り当て、これらを列電極Ｄ１−ｍに印加して行くのである。尚、アドレスドライバ６は、駆動画素データビットＤＢの論理レベルが”１”である場合には高電圧の画素データパルスを生成し、”０”である場合には低電圧（０ボルト）の画素データパルスを生成するものとする。
【００２１】
更に、各サブフィールドの画素データ書込行程Ｗｃでは、第２サスティンドライバ８が、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図９に示されるが如き負極性の走査パルスＳＰを発生し、これを行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。すなわち、図７に示されるが如き駆動画素データＨＤにおける第１ビット〜第１４ビット各々の論理レベルが、サブフィールドＳＦ１〜ＳＦ１４各々での画素データ書込行程Ｗｃにおいて選択消去放電を生起するか否かを決定しているのである。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて”発光セル”の状態に初期化された放電セルは、”非発光セル”に推移する。尚、上記高電圧の画素データパルスが印加されなかった”列”に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり”発光セル”の状態が保持される。すなわち、各サブフィールドで実施される画素データ書込行程Ｗｃにより、その直後の発光維持行程Ｉｃにおいて維持放電が生起される”発光セル”と、維持放電が生起されない”非発光セル”とが、画素データに応じて択一的に設定されるのである。
【００２２】
次に、各サブフィールドの発光維持行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して図９に示されるように交互に正極性の維持パルスＩＰＸ及びＩＰＹを印加する。ここで、各サブフィールドの発光維持行程Ｉｃにおいて印加すべき維持パルスＩＰの回数は、ピーク輝度ランク信号ＰＬに応じて用いられる発光駆動フォーマットによって異なる。
【００２３】
すなわち、ピーク輝度ランク判定回路２１から供給されたピーク輝度ランク信号ＰＬが高輝度ランクを示す”１１”である場合には、図８（ａ）に示される発光駆動フォーマットに従った駆動が為される。よって、この際、各サブフィールドの発光維持行程Ｉｃにおいて印加する維持パルスＩＰの回数は、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：７
ＳＦ５：１１
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ１０：２５
ＳＦ１１：２９
ＳＦ１２：３１
ＳＦ１３：３５
ＳＦ１４：３９
である。
【００２４】
又、かかるピーク輝度ランク信号ＰＬが中輝度ランクを示す”１０”である場合には、図８（ｂ）の発光駆動フォーマットに従った駆動が為されるので、各サブフィールドの発光維持行程Ｉｃにおいて印加する維持パルスＩＰの回数は、
ＳＦ１：０
ＳＦ２：２
ＳＦ３：２
ＳＦ４：４
ＳＦ５：５
ＳＦ６：６
ＳＦ７：８
ＳＦ８：９
ＳＦ９：１０
ＳＦ１０：１２
ＳＦ１１：１４
ＳＦ１２：１５
ＳＦ１３：１７
ＳＦ１４：１８
である。
【００２５】
又、かかるピーク輝度ランク信号ＰＬが低輝度ランクを示す”０１”である場合には、図８（ｃ）の発光駆動フォーマットに従った駆動が為されるので、各サブフィールドの発光維持行程Ｉｃにおいて印加する維持パルスＩＰの回数は、
ＳＦ１：０
ＳＦ２：０
ＳＦ３：０
ＳＦ４：１
ＳＦ５：１
ＳＦ６：１
ＳＦ７：２
ＳＦ８：２
ＳＦ９：２
ＳＦ１０：３
ＳＦ１１：３
ＳＦ１２：３
ＳＦ１３：４
ＳＦ１４：４
である。
【００２６】
かかる維持パルスＩＰの印加により、上記画素データ書込行程Ｗｃにて壁電荷が残留したままとなっている放電セル、すなわち”発光セル”のみが上記維持パルスＩＰＸ及びＩＰＹが印加される度に維持放電し、上記回数（期間）分だけその放電による発光状態を維持する。この際、各サブフィールドＳＦ１〜ＳＦ１４で実行すべき維持放電の回数の比は逆ガンマ比率になっており、入力映像信号に対応した画素データＤに施されているガンマ特性が解除される。
【００２７】
最後に、最後尾のサブフィールドＳＦ１４での消去行程Ｅでは、アドレスドライバ６が、図９に示されるが如き消去パルスＡＰを発生してこれを列電極Ｄ１−ｍに印加する。第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが”非発光セル”になるのである。
【００２８】
図１０は、図７に示されるが如き第２データ変換回路３４のデータ変換テーブルと、駆動画素データＨＤに基づいて図８に示される発光駆動フォーマットに従った駆動を実施した場合における発光駆動パターンと、を示す図である。
かかる駆動画素データＨＤによれば、図１０の黒丸に示されるように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドでの画素データ書込行程Ｗｃにおいてのみで選択消去放電が生起される。よって、先頭サブフィールドＳＦ１の一斉リセット行程Ｒｃで形成された壁電荷は上記選択消去放電が生起されるまでの間残留し、各放電セルは”発光セル”の状態を維持する。従って、その間に存在するサブフィールド各々（白丸にて示す）の維持発光行程Ｉｃにおいて、発光を伴う維持放電が生起されることになる。この際、図１０に示される発光駆動パターンでは、一旦、選択消去放電が生起されて壁電荷の消滅した放電セル、すなわち”非発光セル”を、それ以降のサブフィールド（１フィールド期間内での）において再び”発光セル”に推移させるパターンを禁止している。これにより、１フィールド期間内で、発光状態にある期間と非発光状態にある期間とが互いに反転する放電セルが存在しなくなるので、ＰＤＰ１０の画面上において視覚される偽輪郭の発生が抑制される。
【００２９】
ここで、各維持発光行程Ｉｃで生起された維持放電の回数（１フィールド期間中での）によって、ＰＤＰ１０において表現出来る表示輝度が決定する。
例えば、１フィールド分の入力映像信号中におけるピーク輝度が比較的高輝度な範囲内”１８３”〜”２５５”にある場合には、図８（ａ）に示される発光駆動フォーマットに従った駆動が為されるので、図１０の発光駆動パターンによって得られる表示輝度は、
｛０、１、４、９、１６、２７、４０、５６、７５、９７、１２２、１５１、１８２、２１７、２５６｝
なる１５段階分となる。
【００３０】
すなわち、１フィールド分の入力映像信号中におけるピーク輝度が”１８３”〜”２５５”なる輝度範囲内にあるということは、その１フィールド分の入力映像信号における輝度は、”０”〜”２５５”なる範囲内にあると想定出来る。そこで、この際、１４個のサブフィールドＳＦ１〜ＳＦ１４により、”０”〜”２５５”なる全ての輝度範囲を対象とした１５段階の階調駆動を実施するのである。
【００３１】
一方、１フィールド分の入力映像信号中におけるピーク輝度が比較的中輝度な範囲内”９２”〜”１８２”にある場合には、図８（ｂ）に示される発光駆動フォーマットに従った駆動が為されるので、得られる表示輝度は、
｛０、２、４、８、１３、１９、２７、３６、４６、５８、７２、８７、１０４、１２２｝
なる１４段階分となる。
【００３２】
すなわち、１フィールド分の入力映像信号中におけるピーク輝度が”９２”〜”１８２”なる輝度範囲内にある場合には、その１フィールド分の入力映像信号における輝度が”０”〜”１８２”なる範囲内にあると想定出来る。そこで、この際、１４個のサブフィールドＳＦ１〜ＳＦ１４により、”０”〜”１８２”なる輝度範囲だけを対象とした１４段階の階調駆動を実施するのである。
【００３３】
又、１フィールド分の入力映像信号中におけるピーク輝度が比較的低輝度な範囲内”０”〜”９１”にある場合には、図８（ｃ）に示される発光駆動フォーマットに従った駆動が為されるので、得られる表示輝度は、
｛０、１、２、３、４、６、８、１０、１３、１６、１９、２３、２７｝
なる１３段階分となる。
【００３４】
すなわち、１フィールド分の入力映像信号中におけるピーク輝度が”０”〜”９１”なる輝度範囲内にある場合には、その１フィールド分の入力映像信号における輝度範囲も”０”〜”９１”にあると想定出来る。そこで、この際、１４個のサブフィールドＳＦ１〜ＳＦ１４により、”０”〜”９１”なる輝度範囲だけを対象とした１３段階の階調駆動を実施するのである。
【００３５】
以上の如く、本発明においては、１フィールド分の入力映像信号中におけるピーク輝度に応じて、各サブフィールドの発光維持行程Ｉｃにおいて実行すべき発光回数を図８（ａ）〜図８（ｃ）に示されるが如く変更することにより、このピーク輝度によって想定される所定の輝度範囲内（”０”〜”９１”、又は”９２”〜”１８２”）だけを対象とした階調駆動を行うようにしたのである。
【００３６】
かかる駆動方法によれば、各階調間の輝度差を少なくすることが出来るので、良好な中間輝度が得られるようになる。
尚、上記実施例においては、入力映像信号のピーク輝度のランクを”０”〜”９１”、”９２”〜”１８２”、”１８２”〜”２５５”なる３ランクに識別し、各ランクに応じて図８（ａ）〜図８（ｃ）に示されるが如き３系統の発光駆動を択一的に実施するようにしているが、これに限定されるものではない。要するに、入力映像信号のピーク輝度ランクを４ランク以上で識別し、１フィールド期間内での維持放電の回数を互いに異ならせた４系統以上の発光駆動の内の１つをこの識別したピーク輝度ランクに応じて択一的に実施させるようにすれば良いのである。
【００３７】
又、上記実施例においては、サブフィールドＳＦ１〜ＳＦ１４の内のいずれか１の画素データ書込行程Ｗｃにおいて、走査パルスＳＰと高電圧の画素データパルスとの同時印加により選択消去放電を生起させるようにしている。しかしながら、放電セル内に残留する荷電粒子の量が少ないと、例えこれらのパルスが印加されても選択消去放電が生起されず、画素データの書き込みが正常に為されなくなるという場合が生じる。そこで、図１０に示されているデータ変換テーブル及び発光駆動パターンに代わり、図１１に示されるデータ変換テーブル及び発光駆動パターンを採用するようにしても良い。尚、図１１に示されている”＊”は、駆動画素データＨＤにおける各ビットが論理レベル”１”又は”０”のいずれでも良いことを示し、三角印は、かかる”＊”が論理レベル”１”である場合に限り選択消去放電を生起させることを示している。要するに、初回の選択消去放電では画素データの書込を失敗する恐れがあるので、それ以降に存在するサブフィールドの内の少なくとも１つで、再度、選択消去放電を生起させることにより、画素データの書込を確実にするのである。
【００３８】
又、上記実施例では、図８（ａ）〜図８（ｃ）のいずれの発光駆動フォーマットにおいても、１フィールドを１４個のサブフィールドに分割しているが、分割するサブフィールド数は１４に限定されず、更に、１フィールド中における入力映像信号のピーク輝度ランク毎に、このサブフィールド数を異ならせても良い。
例えば、１フィールド中における入力映像信号のピーク輝度が低い場合、すなわちピーク輝度ランク信号ＰＬが低輝度ランクを示す”０１”である場合には、図８（ｃ）の発光駆動フォーマットに代わり、図１２に示されるが如き１フィールドを５分割した発光駆動フォーマットを採用してＰＤＰ１０に対する駆動を行う。
【００３９】
図１２に示される発光駆動フォーマットでは、１フィールドの表示期間をサブフィールドＳＦ１〜ＳＦ５なる５個のサブフィールドに分割して、図８の場合と同様に、一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、発光維持行程Ｉｃ、及び消去行程Ｅ各々を実行する。この際、図３に示されるが如き第１データ変換回路３２におけるデータ変換回路３２４は、図６に示されるが如き変換特性に代わり図１３に示される変換特性を用いて、画素データＤを調整画素データＤＰに変換する。多階調化処理回路３３は、かかる調整画素データＤＰに対して前述した如き多階調化処理を施して多階調化画素データＤＳを求める。第２データ変換回路３４は、図１２に示される発光駆動フォーマットに従った駆動を行う際に限り、図７又は図１０に示される変換テーブルに代わり図１４に示される変換テーブルを用いて上記多階調化画素データＤＳを５ビットからなる駆動画素データＨＤに変換し、これをメモリ４に供給する。この際、メモリ４は、駆動制御回路２から供給された書込信号に従って上記駆動画素データＨＤを順次書き込む。かかる書込動作によりＰＤＰ１０における１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の駆動画素データＨＤ１１−ｎｍを各ビット桁毎に５分割、例えば、
ＤＢ１１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１ビット目
ＤＢ２１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第２ビット目
ＤＢ３１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第３ビット目
ＤＢ４１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第４ビット目
ＤＢ５１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第５ビット目
の如き駆動画素データビットＤＢ１１１−ｎｍ〜ＤＢ５１１−ｎｍにて５分割したものとして捉え、これらＤＢ１１１−ｎｍ、ＤＢ２１１−ｎｍ、・・・・、ＤＢ５１１−ｎｍ各々を、駆動制御回路２から供給された読出信号に従って１行分毎に順次読み出してアドレスドライバ６に供給する。
【００４０】
従って、１フィールド分の入力映像信号中におけるピーク輝度を示すピーク輝度ランク信号ＰＬが低輝度ランクを示す”０１”である場合に、図８（ｃ）に示される発光駆動フォーマットに代わり、図１２に示される発光駆動フォーマットを用いて駆動を行うと、
｛０、１、５、１４、３０、５７｝
なる６段階にて中間調の表示輝度が得られる。
【００４１】
このように、分割するサブフィールドの数を１４から５に減らすことにより、消費電力の低減を図るのである。
又、上記実施例における多階調化処理回路３３では、８ビットの調整画素データＤＰに対して誤差拡散及びディザ処理を施すことにより、そのビット数を４ビットに圧縮した多階調化画素データＤＳを求めるようにしている。しかしながら、１フィールド分の入力映像信号中におけるピーク輝度が低い場合には、多階調化処理回路３３における誤差拡散及びディザ処理によるビット圧縮数を減らして、ノイズ低減を図るようにしても良い。
【００４２】
図１５は、多階調化処理回路３３での誤差拡散及びディザ処理によるビット圧縮数を４ビットから２ビットに減らした場合に、上記データ変換回路３２４で用いられる変換特性を示す図であり、図１６は、第２データ変換回路３４で用いられるデータ変換テーブルを示す図である。
又、上記実施例においては、図８（ａ）〜図８（ｃ）に示されるが如き発光駆動フォーマットの内から、１フィールド分の入力映像信号中におけるピーク輝度に応じた１つを選択し、この選択した発光駆動フォーマットに基づいてＰＤＰ１０を駆動するようにしている。しかしながら、このピーク輝度に代わり、１フィールド分の入力映像信号中におけるダイナミックレンジによって、発光駆動フォーマットを選択するようにしても良い。
【００４３】
図１７は、かかる点に鑑みて為されたプラズマディスプレイ装置の他の構成を示す図である。尚、図１７に示されるプラズマディスプレイとしてのＰＤＰ１０の構成は、図１に示されるものと同一なので、その詳細な説明は省略する。
図１７において、Ａ／Ｄ変換器１は、予めガンマ補正処理が施されているアナログの入力映像信号を、駆動制御回路２００から供給されるクロック信号に応じてサンプリングして１画素毎の画素データＤに変換し、これをデータ変換回路３００に供給する。尚、かかる画素データＤは、”０”〜”２５５”なる２５６階調分の輝度を表現し得る８ビットデータである。
【００４４】
同期検出回路３は、上記入力映像信号中から垂直同期信号を検出した時には垂直同期検出信号Ｖを発生し、これをダイナミックレンジ測定回路２５及び駆動制御回路２００に夫々供給する。又、同期検出回路３は、かかる入力映像信号中から水平同期信号を検出した時には水平同期検出信号Ｈを発生してこれを駆動制御回路２００に供給する。
【００４５】
ダイナミックレンジ測定回路２５は、上記入力映像信号に対して１フィールド分毎に、最大及び最小の輝度レベルを夫々検出することにより、１フィールド分毎のダイナミックレンジを測定し、測定したダイナミックレンジを示すダイナミックレンジ信号ＤＤをダイナミックレンジ判定回路２６に供給する。ダイナミックレンジ判定回路２６は、かかるダイナミックレンジ信号ＤＤにて示されるダイナミックレンジが"９１"〜"１４６"なる輝度範囲内に収まる場合には、狭輝度レンジを示す"０１"なるダイナミックレンジ判定信号ＤＲを駆動制御回路２００及びデータ変換回路３００の各々に供給する。又、上記ダイナミックレンジ信号ＤＤにて示されるダイナミックレンジが"５５"〜"１８２"なる輝度範囲内に収まる場合には、中輝度レンジを示す"１０"なるダイナミックレンジ判定信号ＤＲを駆動制御回路２００及びデータ変換回路３００の各々に供給する。更に、上記ダイナミックレンジ信号ＤＤにて示されるダイナミックレンジが"０"〜"２５５"の如き全輝度範囲におよぶ場合には、広輝度レンジを示す"１１"なるダイナミックレンジ判定信号ＤＲを駆動制御回路２００及びデータ変換回路３００の各々に供給する。
【００４６】
図１８は、かかるデータ変換回路３００の内部構成を示す図である。
図１８において、第１データ変換回路３５は、８ビットで”０”〜”２５５”なる２５６階調の輝度を表現し得る上記画素データＤのデータ値を”０”〜”２２４”なる範囲内に調整した調整画素データＤＰに変換し、これを多階調化処理回路３３に供給する。尚、かかる第１データ変換回路３５における画素データＤから調整画素データＤＰへの変換特性は、上記ダイナミックレンジ判定信号ＤＲに応じたものである。
【００４７】
図１９は、かかる第１データ変換回路３５の内部構成を示す図である。
図１９において、データ変換回路３５１は、上記画素データＤを図２０に示されるが如き変換特性に従って８ビットで”０”〜”２２４”なる輝度範囲の画素データＤＡに変換し、これをセレクタ３５２に供給する。データ変換回路３５３は、上記画素データＤを図２１に示されるが如き変換特性に従って８ビットで”０”〜”２２４”なる輝度範囲の画素データＤＢに変換し、これをセレクタ３５２に供給する。データ変換回路３５４は、上記画素データＤを図２２に示されるが如き変換特性に従って８ビットで”０”〜”２２４”なる輝度範囲の画素データＤＣに変換し、これをセレクタ３５２に供給する。セレクタ３５２は、上記画素データＤＡ、ＤＢ、及びＤＣの内から、上記ダイナミックレンジ判定信号ＤＲに応じた１つを選択し、これを調整画素データＤＰとして出力する。すなわち、セレクタ３５２は、上記ダイナミックレンジ判定信号ＤＲが”０１”、つまり、入力映像信号のダイナミックレンジが輝度範囲”９１”〜”１４６”に収まる場合には、上記画素データＤＡ、ＤＢ、及びＤＣの内から画素データＤＣを択一的に選択してこれを調整画素データＤＰとして出力する。又、セレクタ３５２は、上記ダイナミックレンジ判定信号ＤＲが”１０”、つまり、入力映像信号のダイナミックレンジが輝度範囲”５５”〜”１８２”に収まる場合には、画素データＤＢを択一的に選択し、これを調整画素データＤＰとして出力する。又、セレクタ３５２は、上記ダイナミックレンジ判定信号ＤＲが”１１”、つまり、入力映像信号のダイナミックレンジが全輝度範囲”０”〜”２５５”におよぶ場合には画素データＤＡを択一的に選択し、これを調整画素データＤＰとして出力するのである。
【００４８】
図１８に示される多階調化処理回路３３は、８ビットデータである上記調整画素データＤＰに対して誤差拡散処理及びディザ処理等を施すことにより、視覚上での輝度階調表現数を略２５６階調に維持しつつもそのビット数を４ビットに圧縮した多階調化画素データＤＳを求め、これを第２データ変換回路３４に供給する。第２データ変換回路３４は、かかる多階調化画素データＤＳを、図７に示されるが如き変換テーブルに従って１画素の駆動を為す１４ビット（第１〜第１４ビット）の駆動画素データＨＤに変換し、これをメモリ４に供給する。
【００４９】
メモリ４は、駆動制御回路２００から供給された書込信号に従って上記駆動画素データＨＤを順次書き込む。かかる書込動作によりＰＤＰ１０における１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の駆動画素データＨＤ１１−ｎｍを各ビット桁毎に、
ＤＢ１１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１ビット目
ＤＢ２１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第２ビット目
ＤＢ３１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第３ビット目
ＤＢ４１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第４ビット目
ＤＢ５１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第５ビット目
ＤＢ６１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第６ビット目
ＤＢ７１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第７ビット目
ＤＢ８１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第８ビット目
ＤＢ９１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第９ビット目
ＤＢ１０１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１０ビット目
ＤＢ１１１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１１ビット目
ＤＢ１２１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１２ビット目
ＤＢ１３１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１３ビット目
ＤＢ１４１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１４ビット目
の如く１４分割した駆動画素データビットＤＢ１１１−ｎｍ〜ＤＢ１４１１−ｎｍとして捉え、これらＤＢ１１１−ｎｍ、ＤＢ２１１−ｎｍ、・・・・、ＤＢ１４１１−ｎｍ各々を、駆動制御回路２から供給された読出信号に従って１行分毎に順次読み出してアドレスドライバ６に供給する。
【００５０】
駆動制御回路２００は、同期検出回路３から供給された上記水平同期信号Ｈ及び垂直同期信号Ｖに同期して、Ａ／Ｄ変換器１に対するクロック信号、及びメモリ４に対する書込及び読出信号を発生する。更に、駆動制御回路２００は、図２３（ａ）〜図２３（ｃ）に示される発光駆動フォーマットの内から、上記ダイナミックレンジ判定信号ＤＲに応じた１つを選択し、このフォーマットに従ってＰＤＰ１０を駆動すべき各種タイミング信号をアドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８の各々に供給する。
【００５１】
尚、これら図２３（ａ）〜図２３（ｃ）に示される発光駆動フォーマットでは、１フィールドの表示期間をサブフィールドＳＦ１〜ＳＦ１４なる１４個のサブフィールドに分割し、各サブフィールド内において以下に説明するが如き動作を実行させるものである。つまり、各サブフィールド内において、ＰＤＰ１０の各放電セルに対して画素データの書き込みを行って”発光セル”及び非発光セル”の設定を行う画素データ書込行程Ｗｃと、上記”発光セル”のみを図２３に示される回数（期間）分だけ発光させてその発光状態を維持させる発光維持行程Ｉｃとを実行する。更に、先頭のサブフィールドＳＦ１のみで、ＰＤＰ１０の全放電セル内の壁電荷量を初期化せしめる一斉リセット行程Ｒｃを実行し、最後尾のサブフィールドＳＦ１４のみで、全放電セル内の壁電荷を一斉に消去する消去行程Ｅを実行するのである。
【００５２】
アドレスドライバ６、第１サスティンドライバ７及び第２サスティンドライバ８各々は、これら一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、発光維持行程Ｉｃ、消去行程Ｅ各々での上記動作を実現すべく、ＰＤＰ１０の列電極Ｄ１〜Ｄｍ、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎ各々に各種駆動パルスを印加する。
図２４は、かかる駆動パルスの印加タイミングの一例を示す図である。
【００５３】
先ず、先頭のサブフィールドＳＦ１の一斉リセット行程Ｒｃにおいて、第１サスティンドライバ７及び第２サスティンドライバ８は、負極性のリセットパルスＲＰｘ及び正極性のリセットパルスＲＰＹを行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに同時に印加する。これらリセットパルスＲＰｘ及びＲＰＹの印加により、ＰＤＰ１０中の全ての放電セルがリセット放電され、各放電セル内には一様に所定の壁電荷が形成される。すなわち、ＰＤＰ１０における全ての放電セルは、一旦、”発光セル”に初期設定されるのである。
【００５４】
次に、各サブフィールドの画素データ書込行程Ｗｃでは、アドレスドライバ６が、上記メモリ４から供給された駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを生成し、これを１行分毎に順次列電極Ｄ１−ｍに印加して行く。すなわち、先ず、サブフィールドＳＦ１の画素データ書込行程Ｗｃでは、上記駆動画素データビットＤＢ１１１−ｎｍの内から第１行目に対応した分、つまりＤＢ１１１−１ｍを抽出し、これらＤＢ１１１−１ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１１を生成して列電極Ｄ１−ｍに印加する。次に、かかる駆動画素データビットＤＢ１１１−ｎｍの内の第２行目に対応した分であるＤＢ１２１−２ｍを抽出し、これらＤＢ１２１−２ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１２を生成して列電極Ｄ１−ｍに印加する。以下、同様にして、サブフィールドＳＦ１の画素データ書込行程Ｗｃ内では、１行分毎の画素データパルス群ＤＰ１３〜ＤＰ１ｎを順次列電極Ｄ１−ｍに印加して行く。サブフィールドＳＦ２の画素データ書込行程Ｗｃ内では、先ず、上記駆動画素データビットＤＢ２１１−ｎｍの内から第１行目に対応した分、つまりＤＢ２１１−１ｍを抽出し、これらＤＢ２１１−１ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２１を生成して列電極Ｄ１−ｍに印加する。次に、かかる駆動画素データビットＤＢ２１１−ｎｍの内の第２行目に対応した分であるＤＢ２２１−２ｍを抽出し、これらＤＢ２２１−２ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ２２を生成して列電極Ｄ１−ｍに印加する。以下、同様にして、サブフィールドＳＦ２の画素データ書込行程Ｗｃ内では、１行分毎の画素データパルス群ＤＰ２３〜ＤＰ２ｎを順次列電極Ｄ１−ｍに印加して行く。以下、サブフィールドＳＦ３〜ＳＦ１４各々での画素データ書込行程Ｗｃにおいても同様に、アドレスドライバ６は、駆動画素データビットＤＢ３１１−ｎｍ〜ＤＢ１４１１−ｎｍ各々に基づいて生成した画素データパルス群ＤＰ３１−ｎ〜ＤＰ１４１−ｎ各々をサブフィールドＳＦ３〜ＳＦ１４各々に割り当て、これらを列電極Ｄ１−ｍに印加して行くのである。尚、アドレスドライバ６は、駆動画素データビットＤＢの論理レベルが”１”である場合には高電圧の画素データパルスを生成し、”０”である場合には低電圧（０ボルト）の画素データパルスを生成するものとする。
【００５５】
更に、各サブフィールドの画素データ書込行程Ｗｃでは、第２サスティンドライバ８が、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図２４に示されるが如き負極性の走査パルスＳＰを発生し、これを行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電（選択消去放電）が生じ、その放電セル内に残存していた壁電荷が選択的に消去される。すなわち、図７に示されるが如き駆動画素データＨＤにおける第１ビット〜第１４ビット各々の論理レベルが、サブフィールドＳＦ１〜ＳＦ１４各々での画素データ書込行程Ｗｃにおいて、選択消去放電を生起するか否かを決定しているのである。かかる選択消去放電により、上記一斉リセット行程Ｒｃにて”発光セル”の状態に初期化された放電セルは、”非発光セル”に推移する。尚、上記高電圧の画素データパルスが印加されなかった”列”に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり”発光セル”の状態が保持される。すなわち、各サブフィールドで実施される画素データ書込行程Ｗｃにより、その直後の発光維持行程Ｉｃにおいて維持放電が生起される”発光セル”と、維持放電が生起されない”非発光セル”とが、画素データに応じて択一的に設定されるのである。
【００５６】
次に、各サブフィールドの発光維持行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して図２４に示されるように交互に正極性の維持パルスＩＰＸ及びＩＰＹを印加する。
ここで、各サブフィールドの発光維持行程Ｉｃにおいて印加すべき維持パルスＩＰの回数は、上記ダイナミックレンジ判定信号ＤＲに応じて用いられる発光駆動フォーマットによって異なる。
【００５７】
すなわち、かかるダイナミックレンジ判定信号ＤＲが、高輝度レンジを示す”１１”である場合には、図２３（ａ）に示される発光駆動フォーマットに従った駆動が為されので、この際、各サブフィールドの発光維持行程Ｉｃにおいて印加する維持パルスＩＰの回数は、
ＳＦ１：１
ＳＦ２：３
ＳＦ３：５
ＳＦ４：７
ＳＦ５：１１
ＳＦ６：１３
ＳＦ７：１６
ＳＦ８：１９
ＳＦ９：２２
ＳＦ１０：２５
ＳＦ１１：２９
ＳＦ１２：３１
ＳＦ１３：３５
ＳＦ１４：３９
となる。
【００５８】
又、かかるダイナミックレンジ判定信号ＤＲが、中輝度レンジを示す”１０”である場合には、図２３（ｂ）の発光駆動フォーマットに従った駆動が為されるので、各サブフィールドの発光維持行程Ｉｃにおいて印加する維持パルスＩＰの回数は、
ＳＦ１：９
ＳＦ２：４
ＳＦ３：４
ＳＦ４：５
ＳＦ５：７
ＳＦ６：７
ＳＦ７：７
ＳＦ８：９
ＳＦ９：９
ＳＦ１０：１１
ＳＦ１１：１１
ＳＦ１２：１２
ＳＦ１３：１３
ＳＦ１４：１４
となる。
【００５９】
又、かかるダイナミックレンジ判定信号ＤＲが、狭輝度レンジを示す”０１”である場合には、図２３（ｃ）の発光駆動フォーマットに従った駆動が為されるので、各サブフィールドの発光維持行程Ｉｃにおいて印加する維持パルスＩＰの回数は、
ＳＦ１：２７
ＳＦ２：２
ＳＦ３：３
ＳＦ４：３
ＳＦ５：４
ＳＦ６：３
ＳＦ７：４
ＳＦ８：３
ＳＦ９：４
ＳＦ１０：４
ＳＦ１１：４
ＳＦ１２：５
ＳＦ１３：４
ＳＦ１４：５
である。
【００６０】
かかる維持パルスＩＰの印加により、上記画素データ書込行程Ｗｃにて壁電荷が残留したままとなっている放電セル、すなわち”発光セル”のみが上記維持パルスＩＰＸ及びＩＰＹが印加される度に維持放電し、上記回数（期間）分だけその放電による発光状態を維持する。この際、各サブフィールドＳＦ１〜ＳＦ１４で実行すべき維持放電の回数の比は逆ガンマ比率になっており、入力映像信号に対応した画素データＤに施されているガンマ特性が解除される。
【００６１】
最後に、最後尾のサブフィールドＳＦ１４での消去行程Ｅでは、アドレスドライバ６が、図２４に示されるが如き消去パルスＡＰを発生してこれを列電極Ｄ１−ｍに印加する。第２サスティンドライバ８は、かかる消去パルスＡＰの印加タイミングと同時に消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。これら消去パルスＡＰ及びＥＰの同時印加により、ＰＤＰ１０における全放電セル内において消去放電が生起され、全ての放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが”非発光セル”になるのである。
【００６２】
図２５は、図７に示されるが如き駆動画素データＨＤを用いて、図２３に示される発光駆動フォーマットに基づく駆動を行った場合におけるＰＤＰ１０の発光駆動パターンを示す図である。
かかる駆動画素データＨＤによれば、図２５の黒丸に示されるように、サブフィールドＳＦ１〜ＳＦ１４の内の１つのサブフィールドでの画素データ書込行程Ｗｃにおいてのみで選択消去放電が生起される。よって、先頭サブフィールドＳＦ１の一斉リセット行程Ｒｃで形成された壁電荷は上記選択消去放電が生起されるまでの間残留し、各放電セルは”発光セル”の状態を維持する。従って、その間に存在するサブフィールド各々（白丸にて示す）の維持発光行程Ｉｃにおいて、発光を伴う維持放電が生起されることになる。この際、図２５に示される発光駆動パターンでは、一旦、選択消去放電が生起されて壁電荷の消滅した放電セル、すなわち”非発光セル”を、それ以降のサブフィールド（１フィールド期間内での）において再び”発光セル”に推移させるパターンを禁止している。これにより、１フィールド期間内で、発光状態にある期間と非発光状態にある期間とが互いに反転する放電セルが存在しなくなるので、ＰＤＰ１０の画面上において視覚される偽輪郭の発生が抑制される。
【００６３】
ここで、各維持発光行程Ｉｃで生起された維持放電の回数（１フィールド期間中での）によって、ＰＤＰ１０において表現出来る輝度が決定する。
例えば、１フィールド分の入力映像信号におけるダイナミックレンジが、”０”〜”２５５”なる全範囲に及ぶような広輝度レンジである場合には、図２３（ａ）に示される発光駆動フォーマットに従った駆動が為されるので、図２５に示される発光駆動パターンによって得られる表示輝度は、
｛０、１、４、９、１６、２７、４０、５６、７５、９７、１２２、１５１、１８２、２１７、２５６｝
なる１５段階分となる。
【００６４】
一方、１フィールド分の入力映像信号におけるダイナミックレンジが、”５５”〜”１８２”なる輝度範囲に収まるような中輝度レンジである場合には、図２３（ｂ）に示される発光駆動フォーマットに従った駆動が為されるので、得られる表示輝度は、
｛０、９、１３、１７、２２、２９、３５、４３、５２、６１、７２、８３、９５、１０８、１２２｝
なる１５段階分となる。
【００６５】
又、１フィールド分の入力映像信号におけるダイナミックレンジが、”９１”〜”１４６”なる輝度範囲に収まるような狭輝度レンジである場合には、図２３（ｃ）に示される発光駆動フォーマットに従った駆動が為されるので、得られる表示輝度は、
｛０、２７、２９、３２、３５、３９、４２、４６、４９、５３、５７、６１、６６、７０、７５｝
なる１５段階分となる。
【００６６】
以上の如く、図１７に示されるプラズマディスプレイ装置では、１フィールド分毎に入力映像信号のダイナミックレンジ（輝度範囲）を検出し、そのダイナミックレンジに応じて、各サブフィールドの発光維持行程Ｉｃにおいて実行すべき発光回数を図２３（ａ）〜図２３（ｃ）に示されるが如く変更する。これにより、かかるダイナミックレンジで示される輝度範囲内だけを対象にした１５段階の階調駆動が実施されるので、各階調間の輝度差が少なくなり、良好な中間調輝度が得られるようになるのである。
【００６７】
尚、図２５に示される発光駆動パターンにおいては、サブフィールドＳＦ１〜ＳＦ１４の内のいずれか１の画素データ書込行程Ｗｃにおいて、走査パルスＳＰと高電圧の画素データパルスとの同時印加により選択消去放電を生起させるようにしている。しかしながら、放電セル内に残留する荷電粒子の量が少ないと、例えこれらのパルスが印加されても選択消去放電が生起されず、画素データの書き込みが正常に為されなくなるという場合が生じる。そこで、図２５に示されているデータ変換テーブル及び発光駆動パターンに代わり、図２６に示されるデータ変換テーブル及び発光駆動パターンを採用してＰＤＰ１０に対する駆動を行うようにする。尚、図２６に示されている”＊”は、駆動画素データＨＤにおける各ビットが論理レベル”１”又は”０”のいずれでも良いことを示し、三角印は、かかる”＊”が論理レベル”１”である場合に限り選択消去放電を生起させることを示している。要するに、初回の選択消去放電では画素データの書込を失敗する恐れがあるので、それ以降に存在するサブフィールドの内の少なくとも１つで、再度、選択消去放電を生起させることにより、画素データの書込を確実にするのである。
【００６８】
又、図２３（ａ）〜図２３（ｃ）に示される発光駆動フォーマットでは、１フィールドを１４個のサブフィールドに分割しているが、分割するサブフィールド数は１４に限定されず、更に、１フィールド分の入力映像信号におけるダイナミックレンジに応じて、分割するサブフィールドの数を異ならせても良い。
例えば、ダイナミックレンジ判定信号ＤＲが”０１”である場合、すなわち１フィールド分の入力映像信号におけるダイナミックレンジが”９１”〜”１４６”なる輝度範囲内に収まる場合には、図２３（ｃ）に代わり、図２７に示されるが如き１フィールドを４分割した発光駆動フォーマットを採用してＰＤＰ１０に対する駆動を行う。図２７に示される発光駆動フォーマットでは、１フィールドの表示期間をサブフィールドＳＦ１〜ＳＦ４なる４個のサブフィールドに分割して、前述した如き一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、発光維持行程Ｉｃ、及び消去行程Ｅを夫々実行する。この際、図１９に示される第１データ変換回路３５におけるデータ変換回路３５４は、図２２に示されるが如き変換特性に代わり図２８に示される変換特性を用いて、画素データＤを調整画素データＤＰに変換する。多階調化処理回路３３は、かかる調整画素データＤＰに対して前述した如き多階調化処理を施して多階調化画素データＤＳを求める。第２データ変換回路３４は、図２７に示される発光駆動フォーマットに従った駆動を行う際に限り、図７に示される変換テーブルに代わり図２９に示される変換テーブルを用いて上記多階調化画素データＤＳを４ビットからなる駆動画素データＨＤに変換し、これをメモリ４に供給する。この際、メモリ４は、駆動制御回路２から供給された書込信号に従って上記駆動画素データＨＤを順次書き込む。かかる書込動作によりＰＤＰ１０における１画面（ｎ行、ｍ列）分の書き込みが終了すると、メモリ４は、この１画面分の駆動画素データＨＤ１１−ｎｍを各ビット桁毎に４分割、例えば、
ＤＢ１１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第１ビット目
ＤＢ２１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第２ビット目
ＤＢ３１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第３ビット目
ＤＢ４１１−ｎｍ：駆動画素データＨＤ１１−ｎｍの第４ビット目
の如き駆動画素データビットＤＢ１１１−ｎｍ〜ＤＢ４１１−ｎｍにて４分割したものとして捉え、これらＤＢ１１１−ｎｍ、ＤＢ２１１−ｎｍ、ＤＢ３１１−ｎｍ、及びＤＢ４１１−ｎｍ各々を、駆動制御回路２から供給された読出信号に従って１行分毎に順次読み出してアドレスドライバ６に供給する。
【００６９】
従って、１フィールド分の入力映像信号におけるダイナミックレンジが”９１”〜”１４６”なる輝度範囲内に収まる場合に、図２３（ｃ）に示される発光駆動フォーマットに代わり、図２７に示される発光駆動フォーマットを用いて駆動を行うと、
｛０、２７、４０、５６、７５｝
なる５段階にて中間調の表示輝度が得られる。
【００７０】
このように、分割するサブフィールドの数を１４から４に減らすことにより、消費電力の低減を図るのである。この際、多階調化処理回路３３での誤差拡散及びディザ処理によるビット圧縮数を４ビットから２ビットに減らしてノイズ低減を図る場合には、図１９に示されるデータ変換回路３５４では図３０に示されるが如き変換特性を採用し、第２データ変換回路３４では図３１に示されるが如きデータ変換テーブルを採用する。
【００７１】
尚、上記実施例においては、画素データの書込方法として、各駆動期間の先頭において予め各放電セルに壁電荷を形成させて全放電セルを”発光セル”に設定しておき、画素データに応じて選択的にその壁電荷を消去することにより画素データの書込を為す、いわゆる選択消去アドレス法を採用した場合について述べた。しかしながら、本発明は、画素データの書込方法として、画素データに応じて選択的に壁電荷を形成するようにした、いわゆる選択書込アドレス法を採用した場合についても同様に適用可能である。
【００７２】
図３２（ａ）〜図３２（ｃ）は、図１に示されるプラズマディスプレイ装置を、上記選択書込アドレス法を採用して駆動する際に用いられる発光駆動フォーマットを示す図である。
図３２（ａ）〜図３２（ｃ）に示されるように、選択書込アドレス法を採用した場合における発光駆動フォーマットは、図８（ａ）〜図８（ｃ）に示されるが如き選択消去アドレス法を採用した場合における発光駆動フォーマットでのサブフィールドの配列を反転させたものである。すなわち、サブフィールドＳＦ１４を先頭サブフィールドにし、サブフィールドＳＦ１を最後尾のサブフィールドにしたのである。尚、各サブフィールドにおいて、前述した如き一斉リセット行程Ｒｃ、画素データ書込行程Ｗｃ、発光維持行程Ｉｃ、及び消去行程Ｅを夫々実行する実施する点は、図８（ａ）〜図８（ｃ）に示されるが如き選択消去アドレス法を採用した場合と同様である。
【００７３】
図３３は、かかる選択書込アドレス法を採用した場合に、図１に示されるプラズマディスプレイ装置のアドレスドライバ６、第１サスティンドライバ７、及び第２サスティンドライバ８各々がＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
図３３に示されるように、先ず、先頭のサブフィールドＳＦ１４での一斉リセット行程Ｒｃでは、第１サスティンドライバ７及び第２サスティンドライバ８各々が、ＰＤＰ１０の行電極Ｘ及びＹに夫々リセットパルスＲＰｘ及びＲＰＹを同時に印加する。これにより、ＰＤＰ１０中の全ての放電セルをリセット放電せしめ、各放電セル内に強制的に壁電荷を形成させる（Ｒ１）。その直後に、第１サスティンドライバ７は、消去パルスＥＰをＰＤＰ１０の行電極Ｘ１〜Ｘｎに一斉に印加することにより、全放電セル内に形成された上記壁電荷を消去させる消去放電を生起せしめる（Ｒ２）。すなわち、図３３に示される一斉リセット行程Ｒｃの実行によれば、ＰＤＰ１０における全ての放電セルは、”非発光セル”の状態に初期化されるのである。
【００７４】
次に、各サブフィールド内で実施される画素データ書込行程Ｗｃでは、アドレスドライバ６が、メモリ４から読み出された駆動画素データビットＤＢの論理レベルに対応した電圧を有する画素データパルスを生成し、これを１行分毎に順次列電極Ｄ１−ｍに印加して行く。すなわち、先ず、サブフィールドＳＦ１４の画素データ書込行程Ｗｃでは、上記駆動画素データビットＤＢ１４１１−ｎｍの内から第１行目に対応した分、つまりＤＢ１４１１−１ｍを抽出し、これらＤＢ１４１１−１ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１４１を生成して列電極Ｄ１−ｍに印加する。次に、かかる駆動画素データビットＤＢ１４１１−ｎｍの内の第２行目に対応した分であるＤＢ１４２１−２ｍを抽出し、これらＤＢ１４２１−２ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１４２を生成して列電極Ｄ１−ｍに印加する。以下、同様にして、サブフィールドＳＦ１４の画素データ書込行程Ｗｃ内では、１行分毎の画素データパルス群ＤＰ１４３〜ＤＰ１４ｎを順次列電極Ｄ１−ｍに印加して行く。次のサブフィールドＳＦ１３の画素データ書込行程Ｗｃ内では、先ず、上記駆動画素データビットＤＢ１３１１−ｎｍの内から第１行目に対応した分、つまりＤＢ１３１１−１ｍを抽出し、これらＤＢ１３１１−１ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１３１を生成して列電極Ｄ１−ｍに印加する。次に、かかる駆動画素データビットＤＢ１３１１−ｎｍの内の第２行目に対応した分であるＤＢ１３２１−２ｍを抽出し、これらＤＢ１３２１−２ｍ各々の論理レベルに対応したｍ個分の画素データパルスからなる画素データパルス群ＤＰ１３２を生成して列電極Ｄ１−ｍに印加する。以下、同様にして、サブフィールドＳＦ１３の画素データ書込行程Ｗｃ内では、１行分毎の画素データパルス群ＤＰ１３３〜ＤＰ１３ｎを順次列電極Ｄ１−ｍに印加して行く。以下、サブフィールドＳＦ１２〜ＳＦ１各々での画素データ書込行程Ｗｃにおいても同様に、アドレスドライバ６は、駆動画素データビットＤＢ１２１１−ｎｍ〜ＤＢ１１１−ｎｍ各々に基づいて生成した画素データパルス群ＤＰ１２１−ｎ〜ＤＰ１１−ｎ各々をサブフィールドＳＦ１２〜ＳＦ１各々に割り当て、これらを列電極Ｄ１−ｍに印加して行くのである。尚、アドレスドライバ６は、駆動画素データビットＤＢの論理レベルが”１”である場合には高電圧の画素データパルスを生成し、”０”である場合には低電圧（０ボルト）の画素データパルスを生成するものとする。
【００７５】
更に、各サブフィールドの画素データ書込行程Ｗｃでは、第２サスティンドライバ８が、上述した如き画素データパルス群ＤＰの各印加タイミングと同一タイミングにて、図３３に示されるが如き負極性の走査パルスＳＰを発生し、これを行電極Ｙ１〜Ｙｎへと順次印加して行く。この際、走査パルスＳＰが印加された”行”と、高電圧の画素データパルスが印加された”列”との交差部の放電セルにのみ放電（選択書込放電）が生じ、その放電セル内に壁電荷が形成される。すなわち、図３１に示されるが如き駆動画素データＨＤにおける第１４ビット〜第１ビット各々の論理レベルが、サブフィールドＳＦ１４〜ＳＦ１各々での画素データ書込行程Ｗｃにおいて、選択書込放電を生起するか否かを決定しているのである。かかる選択書込放電によれば、上記一斉リセット行程Ｒｃにて”非発光セル”の状態に初期化された放電セルは、”発光セル”の状態に推移する。尚、上記高電圧の画素データパルスが印加されなかった”列”に形成されている放電セルには放電が生起されず、上記一斉リセット行程Ｒｃにて初期化された状態、つまり”非発光セル”の状態が保持される。
【００７６】
次に、各サブフィールドの発光維持行程Ｉｃでは、第１サスティンドライバ７及び第２サスティンドライバ８が、行電極Ｘ１〜Ｘｎ及びＹ１〜Ｙｎに対して図３３に示されるように交互に正極性の維持パルスＩＰＸ及びＩＰＹを印加する。尚、各サブフィールドの発光維持行程Ｉｃにおいて印加すべき維持パルスＩＰの回数は、前述した選択消去アドレス法を採用した場合と同一である。かかる維持パルスＩＰの印加により、上記画素データ書込行程Ｗｃにおいて壁電荷が形成された放電セル、すなわち”発光セル”のみが上記維持パルスＩＰＸ及びＩＰＹが印加される度に維持放電し、図３２に記述されている回数分だけその放電による発光状態を維持する。この際、各サブフィールドＳＦ１４〜ＳＦ１で実行すべき維持放電の回数の比は逆ガンマ比率になっており、入力映像信号に対応した画素データＤに施されているガンマ特性が解除される。
【００７７】
最後に、最後尾のサブフィールドＳＦ１での消去行程Ｅでは、第２サスティンドライバ８が、消去パルスＥＰを発生してこれを行電極Ｙ１〜Ｙｎ各々に印加する。かかる消去パルスＥＰの印加により、全放電セルで消去放電が生起され、その放電セル内に残存している壁電荷が消滅する。すなわち、かかる消去放電により、ＰＤＰ１０における全ての放電セルが”非発光セル”になるのである。
【００７８】
図３４は、この選択書込アドレス法を採用してＰＤＰ１０に対する駆動を行う場合に第２データ変換回路３４で用いるデータ変換テーブルと、この変換テーブルに従って変換出力された駆動画素データＨＤに応じて実施される発光駆動の全パターンを示す図である。
尚、図３４中に示される黒丸は、そのサブフィールドでの画素データ書込行程Ｗｃにおいて上述した如き選択書込放電が生起されることを示す。すなわち、駆動画素データＨＤにおける論理レベル”１”のビット桁に対応したサブフィールドＳＦにおいてのみで選択書込放電が生起される。この選択書込放電が実施されたサブフィールド及びそれ以降に存在するサブフィールド（白丸にて示す）各々での発光維持行程Ｉｃにおいて、図３２に記述されている回数分だけ発光が繰り返される。
【００７９】
従って、１フィールド分の入力映像信号中におけるピーク輝度が比較的高輝度な範囲内”１８３”〜”２５５”にある場合には、図３２（ａ）に示される発光駆動フォーマットに従った駆動が為されるので、図３４に示される発光駆動パターンによって得られる表示輝度は、
｛０、１、４、９、１６、２７、４０、５６、７５、９７、１２２、１５１、１８２、２１７、２５６｝
なる１５段階分となる。
【００８０】
一方、１フィールド分の入力映像信号中におけるピーク輝度が比較的中輝度な範囲内”９２”〜”１８２”にある場合には、図３２（ｂ）に示される発光駆動フォーマットに従った駆動が為されるので、得られる表示輝度は、
｛０、２、４、８、１３、１９、２７、３６、４６、５８、７２、８７、１０４、１２２｝
なる１４段階分となる。
【００８１】
又、１フィールド分の入力映像信号中におけるピーク輝度が比較的低輝度な範囲内”０”〜”９１”にある場合には、図３２（ｃ）に示される発光駆動フォーマットに従った駆動が為されるので、得られる表示輝度は、
｛０、１、２、３、４、６、８、１０、１３、１６、１９、２３、２７｝
なる１３段階分となる。
【００８２】
以上の如く、画素データ書込方法として選択書込アドレス法を採用した場合においても、１フィールド分の入力映像信号が所定の輝度範囲内にある場合には、その輝度範囲内だけを対象として階調駆動を実行することにより、各階調間の輝度差が少なくなり、良好な画像表示が為されるようになるのである。
尚、図３４に示される駆動画素データＨＤによれば、サブフィールドＳＦ１４〜ＳＦ１の内のいずれか１の画素データ書込行程Ｗｃにおいて、走査パルスＳＰと高電圧の画素データパルスとの同時印加により選択書込放電が生起される。しかしながら、放電セル内に残留する荷電粒子の量が少ないと、例えこれらのパルスが同時印加されても正常に選択書込放電が生起されない場合があり、画素データの書き込みが正常に為されなくなるという問題が生じる。そこで、図３４に示されているデータ変換テーブル及び発光駆動パターンに代わり、図３５に示されるデータ変換テーブル及び発光駆動パターンを採用する。尚、図３５に示されている”＊”は、駆動画素データＨＤにおける各ビットが論理レベル”１”又は”０”のいずれでも良いことを示している。要するに、初回の選択書込放電では画素データの書込を失敗する恐れがあるので、それ以降に存在するサブフィールドの内の少なくとも１つで、再度、選択書込放電を生起させることにより、画素データの書込を確実にするのである。
【００８３】
【発明の効果】
以上詳述した如く、本発明によるプラズマディスプレイパネルの駆動方法においては、入力映像信号のピーク輝度に応じて、各サブフィールドの発光維持行程において実行すべき発光回数を変更することにより、このピーク輝度によって想定される所定の輝度範囲内だけを対象とした階調駆動を行うようにしたのである。
【００８４】
よって、かかる駆動方法によれば、各階調間の輝度差を少なくすることが出来るので、良好な中間輝度が得られるようになる。
【図面の簡単な説明】
【図１】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成を示す図である。
【図２】データ変換回路３０の内部構成を示す図である。
【図３】第１データ変換回路３２の内部構成を示す図である。
【図４】データ変換回路３２１における変換特性を示す図である。
【図５】データ変換回路３２３における変換特性を示す図である。
【図６】データ変換回路３２４における変換特性を示す図である。
【図７】第２データ変換回路３４におけるデータ変換テーブルの一例を示す図である。
【図８】本発明の駆動方法に基づく発光駆動フォーマットを示す図である。
【図９】ＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
【図１０】第２データ変換回路３４のデータ変換テーブルと、駆動画素データＨＤに基づいて図８に示される発光駆動フォーマットに従った駆動を実施した際の発光駆動パターンと、を示す図である。
【図１１】図１０に示されるデータ変換テーブル及び発光駆動パターンの他の一例を示す図である。
【図１２】図８（ｃ）に示される発光駆動フォーマットの他の実施例を示す図である。
【図１３】図１２に示される発光駆動フォーマットに基づく駆動を行う際におけるデータ変換回路３２４の変換特性を示す図である。
【図１４】図１２に示される発光駆動フォーマットに基づく駆動を行う際に、第２データ変換回路３４で用いられるデータ変換テーブル、及び発光駆動パターンを示す図である。
【図１５】多階調化処理回路３３によるビット圧縮数を４ビットから２ビットに減らした場合にデータ変換回路３２４で用いられる変換特性を示す図である。
【図１６】多階調化処理回路３３によるビット圧縮数を４ビットから２ビットに減らした場合に第２データ変換回路３４で用いられるデータ変換テーブルを示す図である。
【図１７】本発明による駆動方法に従ってプラズマディスプレイパネルを駆動するプラズマディスプレイ装置の概略構成の他の一例を示す図である。
【図１８】図１７に示されるプラズマディスプレイ装置におけるデータ変換回路３００の内部構成を示す図である。
【図１９】第１データ変換回路３５の内部構成を示す図である。
【図２０】データ変換回路３５１における変換特性を示す図である。
【図２１】データ変換回路３５３における変換特性を示す図である。
【図２２】データ変換回路３５４における変換特性を示す図である。
【図２３】図１７に示されるプラズマディスプレイ装置における発光駆動フォーマットを示す図である。
【図２４】図１７に示されるプラズマディスプレイ装置のＰＤＰ１０に印加する各種駆動パルスの印加タイミングを示す図である。
【図２５】図１７に示されるプラズマディスプレイ装置の第２データ変換回路３４のデータ変換テーブル、及び発光駆動パターンを示す図である。
【図２６】図２５に示されるデータ変換テーブル及び発光駆動パターンの他の一例を示す図である。
【図２７】図２３（ｃ）に示される発光駆動フォーマットの他の実施例を示す図である。
【図２８】図２７に示される発光駆動フォーマットに従った駆動を行う場合におけるデータ変換回路３５４の変換特性を示す図である。
【図２９】図２７に示される発光駆動フォーマットに従った駆動を行う際に、第２データ変換回路３４で用いられるデータ変換テーブル、及び発光駆動パターンを示す図である。
【図３０】多階調化処理回路３３によるビット圧縮数を４ビットから２ビットに減らした場合におけるデータ変換回路３５４の変換特性を示す図である。
【図３１】多階調化処理回路３３によるビット圧縮数を４ビットから２ビットに減らした場合に第２データ変換回路３４で用いられるデータ変換テーブル、及び発光駆動パターンを示す図である。
【図３２】選択書込アドレス法を採用して駆動を行う場合に実施される発光駆動パターンの一例を示す図である。
【図３３】選択書込アドレス法を採用して駆動を行う場合におけるＰＤＰ１０に対する各種駆動パルスの印加タイミングを示す図である。
【図３４】選択書込アドレス法を採用して駆動を行う場合に第２データ変換回路３４で用いられるデータ変換テーブル、及び発光駆動パターンを示す図である。
【図３５】選択書込アドレス法を採用して駆動を行う場合に第２データ変換回路３４で用いられるデータ変換テーブル、及び発光駆動パターンの他の例を示す図である。
【主要部分の符号の説明】
２，  ２００  駆動制御回路
６  アドレスドライバ
７  第１サスティンドライバ
８  第２サスティンドライバ
１０  ＰＤＰ
３０，  ３００  データ変換回路
２０  ピーク輝度測定回路
２１  ピーク輝度ランク判定回路
２５  ダイナミックレンジ測定回路
２６  ダイナミックレンジ判定回路
３２，  ３５  第１データ変換回路
３３  多階調化処理回路
３４  第２データ変換回路
【図１】
0003630584.tif 000002
【図２】
0003630584.tif 000003
【図３】
0003630584.tif 000004
【図４】
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【図５】
0003630584.tif 000006
【図６】
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【図７】
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【図８】
0003630584.tif 000009
【図９】
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【図１０】
0003630584.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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