(57)【特許請求の範囲】
【請求項１】
予め準備されたライブラリから選択された論理構成を有するメガセルの信号出力部において、このメガセルの出力信号毎に対応して配置され、出力クロック信号に同期してメガセルの複数の出力信号を、メガセル外部に送出する複数のフリップフロップを有し、
スキャンクロックに基づいて、前記各フリップフロップの状態を、あるフリップフロップから別のフリップフロップに、順次直列に伝達するテスト用のスキャンパスが形成されており、
前記スキャンパスの先頭段のフリップフロップに任意のデータパターンを外部から入力すると共に前記スキャンパスの最終段のフリップフロップの状態を外部に出力し、併せて、前記スキャンパスをスキャン動作させるべく前記各フリップフロップに与えるためのクロック信号を外部から供給する入出力端子群を備えることを特徴とする半導体集積回路装置。
【請求項２】
前記各フリップフロップの信号の出力側に、信号の出力を制御するべく設けられたゲート手段を備える請求項１の半導体集積回路装置。
【請求項３】
前記メガセルの出力信号と接続される論理ブロックにおいて、
この論理ブロック内に配置される複数のフリップフロップの状態を、順次、あるフリップフロップから別のフリップフロップに転送させる論理ブロック側スキャンパスと、
前記論理ブロック側スキャンパスの先頭段又はメガセルのスキャンパスの先頭段のフリップフロップに、前記メガセルのスキャンパスを構成する最終段又は論理ブロックのスキャンパスの最終段のフリップフロップからの信号を送出する信号パスと、
前記スキャンパスの最終段のフリップフロップの状態を外部に出力する論理ブロック側出力端子と、
を備える請求項１の半導体集積回路装置。
【請求項４】
前記メガセルからの出力信号に接続される論理ブロックにおいて、
この論理ブロック内に配置される複数のフリップフロップの状態を、順次、あるフリップフロップから別のフリップフロップに転送させる論理ブロック側スキャンパスと、
前記論理ブロック側スキャンパスの先頭段のフリップフロップに外部から任意の信号を入力し、前記スキャンパスの最終段のフリップフロップの状態を外部に出力すると共に、前記論理ブロックスキャンパスをスキャン動作させるべく前記各フリップフロップに与えるためのクロック信号を外部から供給する論理ブロック側入出力端子群と、
を備える請求項１の半導体集積回路装置。
【請求項５】
前記論理ブロックが、予め準備されたライブラリから選択された論理構成を有する他のメガセルである、請求項３または請求項４の半導体集積回路装置。
【請求項６】
予め準備されたライブラリから選択された論理構成を有する少なくとも１つのメガセルの信号出力部において、
このメガセルの出力信号毎に対応して配置されて、出力クロック信号に同期してメガセルの複数の出力信号をメガセル外部に送出する複数のフリップフロップの状態を、順次、あるフリップフロップから別のフリップフロップに、直列に転送するテスト用のメガセル側スキャンパスが形成されており、
前記メガセルとは別に配置される少なくとも１つの論理ブロックにおいて、
この論理ブロックの内部に配置される複数のフリップフロップの状態を、順次、あるフリップフロップから別のフリップフロップに直列に転送させるテスト用の論理ブロック側スキャンパスと、
少なくとも１つの前記メガセル側スキャンパスと、少なくとも１つの前記論理ブロック側スキャンパスとを、直列に接続して構成される統合スキャンパスと、
前記統合スキャンパスの先頭段のフリップフロップに任意の信号を外部から入力すると共に前記統合スキャンパスの最終段のフリップフロップの状態を外部に出力し、併せて、前記総合スキャンパスをスキャン動作させるべく前記統合スキャンパスを構成する各フリップフロップに与えるためのクロック信号を外部から供給する入出力端子群と、
を備えることを特徴とする半導体集積回路装置。
【請求項７】
前記論理ブロックが、予め準備されたライブラリから選択された論理構成を有する他のメガセルである、請求項６の半導体集積回路装置。
【請求項８】
メガセル自身のテスト手法に関わらず、複数の同期用且つスキャン用フリップフロップと複数の出力バッファを有する論理ブロックを出力部に持ち、配置配線および遅延とタイミングの調整が終了しているメガセルにおいて、
その論理ブロック内部のあるスキャン用フリップフロップの出力が、同じ論理ブロック内部の別のスキヤン用フリップフロップの入力に接続されることにより、メガセル内部でテスト用のスキャンパスが形成されており、このスキャンパスの先頭のスキャンデータ入力とスキャンパスの最終段のスキャンデータ出力、およびスキャン用クロック信号がこのメガセルの外部端子として定義されており、スキャン信号を制御することにより、このメガセルからの出力信号を任意に制御できるようにしたことを特徴とする半導体集積回路装置。
【請求項９】
請求項８のメガセルを使用した半導体集積回路装置において、このメガセルの前記出力信号をスキャン用信号によって制御することにより、このメガセル外部のスキャン設計された論理回路群のテスト実行時に、メガセルの出力からテストの対象となる論理回路群内部のスキャン用フリップフロップの入力までに存在する、ロジックゲート部の信号を制御可能としたことを特徴とする半導体集積回路装置。
【請求項１０】
請求項８のメガセルを使用した半導体集積回路装置において、このメガセル内部に形成されるスキャンパスと、このメガセルの外部の論理回路内に形成されたスキャンパスを接続し、メガセルの外部の論理回路のテスト実行時に、メガセルからの出力信号を任意に制御することにより、メガセルの出力からテストの対象となる論理回路内のスキャン用フリップフロップの入力までの間に存在するロジックゲート部の信号を、任意に制御可能としたことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置に係り、特にメガセルと呼ばれる論理ブロックを用いた論理回路の故障検出テストの容易化を実現する回路の構成に関する。
【０００２】
【従来の技術】
近年の、半導体集積回路製造技術の進歩、特に微細化技術の進歩により、ひとつのＬＳＩチップ上に、大規模かつ複雑なシステムを構築できるようになってきている。
【０００３】
このような回路の大規模化、複雑化に伴い、ＬＳＩチップのピン数も増加してきている。ところが、ひとつのＬＳＩに設置できるピン数は、ＬＳＩチップの外形サイズによって制限される。このため、現在は、ピンごとにゲート回路を設けて、ピンに複数の機能を割り当てているが、その結果、１ピンあたりのゲート数が増加する傾向にある。
【０００４】
以上のような背景から、半導体集積回路を試験するための、テスト回路の作成および追加、テストプログラムの作成など、ＬＳＩを試験するために必要な準備作業は膨大なものとなり、そのためのコスト、労力の削減が大きな課題となっている。
【０００５】
このような課題は、ＡＳＩＣの場合も例外ではない。
【０００６】
ＡＳＩＣ開発において、ユーザはメガセルやＩＰと呼ばれる様々な機能を実現するための論理ブロックを組み合わせて希望する回路機能を実現するようになっている。
【０００７】
最近では、これらのメガセルにユーザが設計する論理回路を組み合わせて、ユーザが希望するシステムを１チップのＬＳＩ上に構築するシステムＡＳＩＣも提供されるようになってきている。
【０００８】
このようなシステムＡＳＩＣの場合、その構成の複雑さから、テスト方法が繁雑化しがちである。したがって、テスト時の故障検出率の向上は大きな課題とされてきた。
【０００９】
図５は、一般的なメガセルの回路ブロック図であり、特に同期設計されたメガセルの出力部の構成を示すものである。
【００１０】
図において示すように、メガセル１には、当該メガセル１の信号を外部に導出するためのメガセル出力部２が組み込まれている。
【００１１】
このメガセル出力部２には、メガセル１から出力されるべきデータＤ１〜Ｄ４が与えられ、フリップフロップ８１、８２、８３、８４のデータ入力端子Ｄに入力される。
【００１２】
フリップフロップ８１、８２、８３、８４のクロック端子ＣＬＫには、クロック信号ＣＰが与えられており、データＤ１〜Ｄ４はクロック信号ＣＰに同期した信号として、フリップフロップ８１、８２、８３、８４のデータ出力端子Ｑから出力される。
【００１３】
フリップフロップ８１、８２、８３、８４の出力信号は、それぞれ出力バッファ３１、ゲーテッド出力バッファ３２、出力バッファ３３、ゲーテッド出力バッファ３４を通じて、出力端子４１、４２、４３、４４を通じて出力信号ＯＵＴ１〜４として出力される。
【００１４】
なお、ゲーテッド出力バッファ３２、３４にはゲート信号Ｇ２、Ｇ４が与えられており、信号の出力の可否を制御されている。
【００１５】
また、フリップフロップ８１、８２、８３、８４のリセット端子Ｒは、必要に応じてリセット信号ＲＥＳＥＴが与えられると、その状態をクリアできるようになっている。
【００１６】
図５に示したメガセルでは、メガセル出力部２において、メガセル１から出力されるべきデータＤ１〜Ｄ４が、フリップフロップ８１、８２、８３、８４において、クロック信号ＣＰにより同期を取られ、出力バッファ３１、ゲーテッド出力バッファ３２、出力バッファ３３、ゲーテッド出力バッファ３４を通じて、出力信号ＯＵＴ１〜４として出力される。なお、先にも述べたように、出力信号ＯＵＴ２、ＯＵＴ４については、それぞれゲート信号Ｇ２、Ｇ４によりその出力の可否を制御される。
【００１７】
さて、以上のような構成を有するメガセル１において、その出力信号ＯＵＴ１〜４を、ランダムロジックで構成される外部回路に与えるようなシステムＡＳＩＣを考える。この場合、メガセル１の出力信号を外部から任意にコントロールできることが望ましい。
【００１８】
以上のように、メガセル自体を外部からの制御信号により動作させ、メガセルから出力される信号を制御する方式では、故障検出率の高いシステムを実現できるが、反面、メガセル自体のテストではないにも関わらず、メガセルに対して、ＬＳＩチップの外部から信号を入力し、メガセルを動作させなければならないという問題が内在する。つまり、メガセル外部の論理回路のテストプログラムとは別に、メガセルを動作させるためのテストプログラムが必要になってしまう。したがって、更に規模が大きく、複雑な機能を持ったメガセルの場合は、メガセルを制御するテストプログラムも長大かつ複雑になるという問題点がある。特に、ＣＰＵのようなメガセルの場合は、メガセルの出力を任意に制御するようなテストプログラムを作成することは非常に困難である。
【００１９】
以上のような問題点を解消するべく考えられるのが、メガセル外部の論理回路のみを動作させて、スキャン手法によってテストするようにした方式である。図７は上述したような手法を実現するための、従来例１の半導体集積回路装置である。
【００２０】
図６においてメガセル１の出力端子４１、４２、４３、４４から出力される出力信号ＯＵＴ１〜４は、メガセル１の外部回路であるランダムロジック部１７のロジックゲート部１８に出力される。メガセル１からの出力信号ＯＵＴ１〜４のうち、出力信号ＯＵＴ１、ＯＵＴ２は、ロジックゲート部１８のデコータ回路１９に与えられ、出力信号ＯＵＴ３、４は、ロジックゲート部１８のマルチプレックス回路２０に与えられている。
【００２１】
ロジックゲート部１８からは、デコータ回路１９の出力として、データＯＤ１、ＯＤ２が出力され、それぞれフリップフロップ１８６、１８７のデータ入力端子Ｄに与えられる。一方、マルチプレックス回路２０の出力としては、データＯＤ３、ＯＤ４が出力され、それぞれフリップフロップ１８８、１８９のデータ入力端子Ｄに与えられる。
【００２２】
フリップフロップ１８６、１８７、１８８、１８９のクロック端子ＣＬＫには、クロック信号ＣＰが与えられており、データＯＤ１〜ＯＤ４はクロック信号ＣＰに同期した信号として、フリップフロップ１８６、１８７、１８８、１８９のデータ出力端子Ｑから、出力信号Ｏ１〜Ｏ４として出力される。
【００２３】
また、フリップフロップ１８６、１８７、１８８、１８９のリセット端子Ｒには、リセット信号ＲＩが与えられており、その状態をクリアできるようになっている。
【００２４】
さて、フリップフロップ１８６、１８７、１８８、１８９であるが、スキャン入力データ端子ＳＩとスキャン出力データ端子ＳＯが設けられており、スキャンクロック端子ＳＣ１、ＳＣ２に与えられるクロックにより制御されて、スキャン入力データ端子ＳＩ又はＤ端子に与えられた信号を、スキャン出力データ端子ＳＯに出力する機能を有する。各フリップフロップのスキャンクロック端子ＳＣ１には、スキャン用クロックＳＣ１Ｉが与えられており、スキャンクロック端子ＳＣ２には、スキャン用クロックＳＣ２Ｉが与えられている。
【００２５】
フリップフロップ１８６のスキャン入力データ端子ＳＩに対しては、スキャン入力データＳＤＩがその入力となる。
【００２６】
フリップフロップ１８６のスキャン出力データ端子ＳＯは、フリップフロップ１８７のスキャン入力データ端子ＳＩに接続される。つまり、フリップフロップ１８６のスキャン入力データ端子ＳＩに入力されたスキャン入力データＳＤＩは、スキャン用クロックＳＣ１Ｉ、ＳＣ２Ｉに制御されスキャン出力データ端子ＳＯに出力され、次の段のフリップフロップ１８７のスキャン入力データ端子ＳＩに転送される。
【００２７】
同様に、フリップフロップ１８７のスキャン出力データ端子ＳＯは、図示しない途中段のフリップフロップを経由して、フリップフロップ１８８のスキャン入力データ端子ＳＩに転送される。同様に、フリップフロップ１８８のスキャン出力データ端子ＳＯは、フリップフロップ１８９のスキャン入力データ端子ＳＩにというように、順次接続されており、スキャンデータは、スキャン用クロック端子ＳＣ１Ｉ、ＳＣ２Ｉに制御され、フリップフロップ１８６、１８７、途中段フリップフロップ、フリップフロップ１８８、１８９を順次スキャンするように転送される。
【００２８】
フリップフロップ１８９のスキャン出力データ端子ＳＯから出力されたスキャンデータは、スキャン出力データＳＤＯとして出力される。
【００２９】
以上のような構成を通じて、スキャン入力データＳＤＩが、スキャン用クロックＳＣ１Ｉ、ＳＣ２Ｉに制御され動作するフリップフロップ１８６、１８７、途中段フリップフロップ、フリップフロップ１８８、１８９を通じて、出力データＳＤＯとして出力されるまでのスキャンパスが形成される。
【００３０】
しかしながら、図６に示したような回路構成の場合、メガセル１と、外部のランダムロジック部１７に含まれるフリップフロップ１８６、１８７・・・１８８、１８９との間に存在する、ロジックゲート部１８の故障、つまりデコータ回路１９やマルチプレックス回路２０の故障まではカバーできず、この部分の故障検出率の低下が問題となってくる。
【００３１】
このような問題点を解消するためには、ロジックゲート部１８の内部の信号を任意に活性化できる必要がある。このためには、メガセル１からランダムロジック部１７のロジックゲート部１８に与えられる信号を任意に制御できるようにすればよい。
【００３２】
このために考えられたのが、図７に示す従来例２の半導体集積回路装置である。図７の構成の、図６の構成と異なる点は、メガセル１とランダムロジック部１７の間に、テスト用回路２１を挿入して、メガセル１からランダムロジック部１７のロジックゲート部１８に送られる信号を、外部から任意に制御できるようにしたことである。
【００３３】
図７のような構成によれば、ロジックゲート部１８に外部から制御可能な任意のテスト信号を与えることができるので、ロジックゲート部１８の故障検出という観点のみから見れば効果的である。
【００３４】
しかし、ゲート数の増大や、メガセルから出力される信号の遅延特性を劣化させるという問題点がある。加えて、テスト用回路２１自体は、外部の論理回路であるロジックゲート部１８の構成に応じて、ＬＳＩチップの設計の度に、個別に設計する必要がある。更に、マルチプレックサによって構成されるテスト用回路２１においては、メガセル１とロジックゲート部１８の間でやり取りされる内部信号を制御すべく、必要な信号線を新たにＬＳＩチップの外部端子に接続する必要があるため、限られたピン数の中で、これを収容するには大変な困難を伴うという問題点もある。
【００３５】
したがって、本発明は、上述したような従来技術の問題点を解消し、比較的簡単な回路構成において、メガセルと外部論理回路によるシステムＡＳＩＣ構成で、故障検出の向上が容易な、またテストパターン作成やテスト回路設計にかかわる作業の軽減に効果的な、半導体集積回路装置を提供することを目的とする。
【００３６】
【課題を解決するための手段】
上記目的を達成するために、本発明は、請求項１に記載の半導体集積回路装置として、予め準備されたライブラリから選択された論理構成を有するメガセルの信号出力部において、このメガセルの出力信号毎に対応して配置され、クロック信号に同期してメガセルの出力信号を、メガセル外部に送出する複数のフリップフロップを有し、スキャンクロック又はクロック信号に基づいて、前記各フリップフロップの状態を、あるフリップフロップから別のフリップフロップに、順次直列に伝達するスキャンパスが形成されており、前記スキャンパスの先頭段のフリップフロップに任意の信号を外部から入力すると共に前記スキャンパスの最終段のフリップフロップの状態を外部に出力し、併せて、前記スキャンパスをスキャン動作させるべく前記各フリップフロップに与えるためのクロック信号を外部から供給する入出力端子群を備える半導体集積回路装置を提供するものである。
【００３７】
上記目的を達成するために、本発明は、更に、請求項６に記載の半導体集積回路装置として、予め準備されたライブラリから選択された論理構成を有する少なくとも１つのメガセルの信号出力部において、このメガセルの出力信号毎に対応して配置される複数のフリップフロップの状態を、順次、あるフリップフロップから別のフリップフロップに、直列に転送するメガセル側スキャンパスと、前記メガセルとは別に配置される少なくとも１つの論理ブロックの内部において、この論理ブロックの内部に配置される複数のフリップフロップの状態を、順次、あるフリップフロップから別のフリップフロップに直列に転送させる論理ブロック側スキャンパスと、少なくとも１つの前記メガセル側スキャンパスと、前記統合スキャンパスの先頭段のフリップフロップに任意の信号を外部から入力すると共に前記統合スキャンパスの最終段のフリップフロップの状態を外部に出力し、併せて、前記総合スキャンパスをスキャン動作させるべく前記統合スキャンパスを構成する各フリップフロップに与えるためのスキャンクロックを外部から供給する入出力端子群と、を備える半導体集積回路装置を提供するものである。
【００３８】
【発明の実施の形態】
以下、図面を参照しながら、本発明の実施形を説明する。
【００３９】
実施形１．
図１は、本発明の実施形１の半導体集積回路装置の回路ブロック図であり、特に、メガセル自体にその出力を任意に変更できるような機能を持たせ、メガセル自体のテスト機能に加え、外部回路に任意のテスト用の信号を出力できるようにした構成を例示するものである。
【００４０】
図１の構成の図５に示した一般的な構成と大きく異なるところは、フリップフロップ８１、８２、８３、８４の代わりに、スキャン用のフリップフロップ１８１、１８２、１８３、１８４を採用したことである。
【００４１】
図において示すように、メガセル１には、メガセル出力部２が組み込まれる。このメガセル出力部２には、メガセル１から出力されるべきデータＤ１〜Ｄ４が与えられ、フリップフロップ１８１、１８２、１８３、１８４のデータ入力端子Ｄに入力される。
【００４２】
フリップフロップ１８１、１８２、１８３、１８４のクロック端子ＣＬＫには、クロック信号ＣＰが与えられており、データＤ１〜Ｄ４はクロック信号ＣＰに同期した信号として、フリップフロップ１８１、１８２、１８３、１８４のデータ出力端子Ｑから出力される。
【００４３】
フリップフロップ１８１、１８２、１８３、１８４の出力信号は、それぞれ出力バッファ３１、ゲーテッド出力バッファ３２、出力バッファ３３、ゲーテッド出力バッファ３４を通じて、出力端子４１、４２、４３、４４から出力信号ＯＵＴ１〜４として出力される。
【００４４】
なお、ゲーテッド出力バッファ３２、３４にはゲート信号が与えられ、その信号の出力を制御される。これらのゲート信号は、それぞれテストゲート１１２、１１４に与えられるテスト制御信号ＴＥＳＴと、ＳＣＡＮ  ＦＩＦによって制御されるゲート信号Ｇ２、Ｇ４との論理条件に基づき生成される。
【００４５】
また、フリップフロップ１８１、１８２、１８３、１８４のリセット端子Ｒには、リセット信号ＲＥＳＥＴが与えられており、その状態をクリアできるようになっている。
【００４６】
さて、フリップフロップ１８１、１８２、１８３、１８４であるが、スキャン入力データ端子ＳＩとスキャン出力データ端子ＳＯが設けられており、スキャンクロック端子ＳＣ１、ＳＣ２に与えられるクロックにより制御されて、スキャン入力データ端子ＳＩに与えられた信号を、スキャン出力データ端子ＳＯに出力する機能を有する。各フリップフロップのスキャンクロック端子ＳＣ１には、入力端子１４２を通じて入力されるスキャン用クロックＣＰＳ１が与えられており、スキャンクロック端子ＳＣ２には、入力端子１４３を通じて入力されるスキャン用クロックＣＰＳ２が与えられている。
【００４７】
フリップフロップ１８１のスキャン入力データ端子ＳＩには、入力端子１４１が接続される。この入力端子１４１には、スキャン入力データＳＩＤが送り込まれており、このスキャン入力データＳＩＤがフリップフロップ１８１のスキャン入力データ端子ＳＩに対する入力となる。
【００４８】
フリップフロップ１８１のスキャン出力データ端子ＳＯは、フリップフロップ１８２のスキャン入力データ端子ＳＩに接続される。つまり、フリップフロップ１８１のスキャン入力データ端子ＳＩに入力されたスキャン入力データＳＩＤは、スキャン用クロックＣＰＳ１、ＣＰＳ２に制御され、スキャン出力データ端子ＳＯに出力され、次の段のフリップフロップ１８２のスキャン入力データ端子ＳＩに転送される。
【００４９】
同様に、フリップフロップ１８２のスキャン出力データ端子ＳＯは、図示しない途中段のフリップフロップを経由して、フリップフロップ１８３のスキャン入力データ端子ＳＩに転送される。更に、フリップフロップ１８３のスキャン出力データ端子ＳＯは、フリップフロップ１８４のスキャン入力データ端子ＳＩにというように、順次接続されており、スキャンデータは、スキャン用クロックＣＰＳ１、ＣＰＳ２に制御され、フリップフロップ１８１、１８２、途中段のフリップフロップ、フリップフロップ１８３、１８４を順次スキャンするように転送される。
【００５０】
フリップフロップ１８４のスキャン出力データ端子ＳＯから出力されたスキャンデータは、出力端子４５を通じて、スキャン出力データＳＯＤとして出力される。
【００５１】
以上のような構成を通じて、入力端子１４１に与えられたスキャン入力データＳＩＤが、出力端子４５から出力データＳＯＤとして出力されるまでのスキャンパスが形成される。
【００５２】
図１に示したような半導体集積回路装置において、メガセル出力部２に形成された一段目のフリップフロップ１８１へのスキャン入力データＳＩＤ、各フリップフロップ１８１、１８２、１８３、１８４に与えられるスキャン用クロックＣＰＳ１、ＣＰＳ２、最終段のフリップフロップ１８４からのスキャン出力データＳＯＤは、それぞれメガセル１の外部端子である入力端子１４１、１４２、１４３および出力端子４５により、外部に通じており、メガセル１外部からのスキャン入力データＳＩＤ、スキャン用クロックＣＰＳ１、ＣＰＳ２の入力に対応して任意に制御可能なスキャン出力データＳＯＤが、メガセル１外部に出力可能となっている。
【００５３】
メガセルのスキャンパスを使用してＯＵＴ１〜４を任意にコントロールすることができる。
【００５４】
つまり半導体集積回路装置を本実施例１のように構成し、メガセル１の出力信号ＯＵＴ１〜４を、メガセル１の外部回路に与えることにより、メガセル１に接続された外部回路のテスト実行時に、メガセル１からテストの対象となる外部論理回路に与えられる信号を任意に活性化することができる。その結果、メガセル１を構成するメガセル出力部２のフリップフロップ１８１、１８２、１８３、１８４の出力信号から、外部論理回路のスキャン用フリップフロップの入力までに存在する論理ゲート部の故障検出率を向上させることが可能となる。
【００５５】
更に、この時に、ＡＴＰＧ（自動テストプログラム抽出）を使用すれば、テスト対象の外部論理回路のテストプログラムの作成において、容易により故障検出率の高いものを実現することができる。
【００５６】
更に、メガセル１のスキャンパスを、メガセル１の外部のスキャンパスと接続することにより、メガセル１のスキャンパスに接続された外部回路のテスト実行時に、テスト用にチップ外部に設ける端子（ピン）を節約することが可能である。
【００５７】
実施形２．
図２は、本発明の実施形２の半導体集積回路装置の回路ブロック図である。
図において示すように、メガセル１には、データＤ１〜Ｄ４が与えられ、それぞれフリップフロップ１８１、１８２、１８３、１８４のデータ入力端子Ｄに入力される。
【００５８】
フリップフロップ１８１、１８２、１８３、１８４のクロック端子ＣＬＫには、クロック信号ＣＰが与えられており、データＤ１〜Ｄ４はクロック信号ＣＰに同期した信号として、フリップフロップ１８１、１８２、１８３、１８４のデータ出力端子Ｑから出力される。
【００５９】
フリップフロップ１８１、１８２、１８３、１８４の出力信号は、それぞれ出力バッファ３１、ゲーテッド出力バッファ３２、出力バッファ３３、ゲーテッド出力バッファ３４を通じて、出力端子４１、４２、４３、４４から出力信号ＯＵＴ１〜４として出力される。
【００６０】
なお、ゲーテッド出力バッファ３２、３４にはスキャンＦＩＦのＱに接続されたゲート信号Ｇ２、Ｇ４が与えられる。
【００６１】
また、フリップフロップ１８１、１８２、１８３、１８４のリセット端子Ｒには、リセット信号ＲＥＳＥＴが与えられており、その状態をクリアできるようになっている。
【００６２】
さて、フリップフロップ１８１、１８２、１８３、１８４であるが、スキャン入力データ端子ＳＩとスキャン出力データ端子ＳＯが設けられており、スキャンクロック端子ＳＣ１、ＳＣ２に与えられるクロックにより制御されて、スキャン入力データ端子ＳＩに与えられた信号を、スキャン出力データ端子ＳＯに出力する機能を有する。各フリップフロップのスキャンクロック端子ＳＣ１には、入力端子１４３を通じて入力されるスキャン用クロックＣＰＳ１が与えられており、スキャンクロック端子ＳＣ２には、スキャン用クロック信号線１６２から入力端子１４２を通じて入力されるスキャン用クロックＣＰＳ２が与えられている。
【００６３】
フリップフロップ１８１のスキャン入力データ端子ＳＩには、入力端子１４１が接続される。この入力端子１４１には、スキャン入力データ線１３からスキャン入力データＳＩＤが送り込まれており、このスキャン入力データＳＩＤがフリップフロップ１８１のスキャン入力データ端子ＳＩに対する入力となる。
【００６４】
フリップフロップ１８１のスキャン出力データ端子ＳＯは、フリップフロップ１８２のスキャン入力データ端子ＳＩに接続される。つまり、フリップフロップ１８１のスキャン入力データ端子ＳＩに入力されたスキャン入力データＳＩＤは、スキャン用クロックＣＰＳ１、ＣＰＳ２に同期して、スキャン出力データ端子ＳＯに出力され、次の段のフリップフロップ１８２のスキャン入力データ端子ＳＩに転送される。
【００６５】
同様に、フリップフロップ１８２のスキャン出力データ端子ＳＯは、図示しないフリップフロップを経由して、フリップフロップ１８３のスキャン入力データ端子ＳＩに転送される。同様に、フリップフロップ１８３のスキャン出力データ端子ＳＯは、フリップフロップ１８４のスキャン入力データ端子ＳＩにというように、順次接続されており、スキャンデータは、スキャン用クロックＣＰＳ１、ＣＰＳ２に同期して、フリップフロップ１８１、１８２・・・１８３、１８４を順次スキャンするように転送される。
【００６６】
フリップフロップ１８４のスキャン出力データ端子ＳＯから出力されたスキャンデータは、出力端子４５を通じて、スキャン出力データＳＯＤとして出力される。
【００６７】
以上のような構成を通じて、入力端子１４１に与えられるスキャン入力データＳＩＤが、出力端子４５から出力データＳＯＤとして出力されるまでのスキャンパスが形成される。
【００６８】
一方、メガセル１の出力端子４１、４２、４３、４４からの出力信号ＯＵＴ１〜４は、メガセル１の外部回路であるランダムロジック部１７のロジックゲート部１８に与えられる。メガセル１からの出力信号ＯＵＴ１〜４のうち、出力信号ＯＵＴ１、ＯＵＴ２は、ロジックゲート部１８のデコータ回路１９に与えられ、出力信号ＯＵＴ３、４は、ロジックゲート部１８のマルチプレックス回路２０に与えられる。
【００６９】
ロジックゲート部１８からは、データＯＤ１、ＯＤ２、ＯＤ３が出力され、それぞれフリップフロップ１８６、１８７、１８９のデータ入力端子Ｄに与えられる。
【００７０】
フリップフロップ１８６、１８７、１８９のクロック端子ＣＬＫには、ロジックゲート部１８からクロック信号ＣＰＯが与えられており、データＯＤ１、ＯＤ２、ＯＤ４はクロック信号ＣＰＯに同期した信号として、フリップフロップ１８６、１８７、１８９のデータ出力端子Ｑから、出力信号Ｏ１、Ｏ２、Ｏ４として出力される。
【００７１】
また、フリップフロップ１８６、１８７、１８９のリセット端子Ｒには、ロジックゲート部１８からリセット信号ＲＯが与えられており、その状態をクリアできるようになっている。
【００７２】
さて、フリップフロップ１８６、１８７、１８９であるが、スキャン入力データ端子ＳＩとスキャン出力データ端子ＳＯが設けられており、スキャンクロック端子ＳＣ１、ＳＣ２に与えられるクロックにより制御されて、スキャン入力データ端子ＳＩに与えられた信号を、スキャン出力データ端子ＳＯに出力する機能を有する。各フリップフロップのスキャンクロック端子ＳＣ１、ＳＣ２には、それぞれスキャン用クロックＣＰＳ１、ＣＰＳ２が与えられている。
【００７３】
さて、メガセル１のフリップフロップ１８４のスキャン出力データ端子ＳＯから出力されたスキャン出力データＳＯＤは、フリップフロップ１８９のスキャン入力データ端子ＳＩに与えられる。
【００７４】
フリップフロップ１８９のスキャン出力データ端子ＳＯは、図示しないフリップフロップを経由して、フリップフロップ１８７のスキャン入力データ端子ＳＩに接続される。つまり、フリップフロップ１８９のスキャン入力データ端子ＳＩに入力されたスキャン入力データＳＩＤは、スキャン用クロックＣＰＳ１、ＣＰＳ２に同期してスキャン出力データ端子ＳＯに出力され、途中段のフリップフロップを経由して、更に次の段にあるフリップフロップ１８７のスキャン入力データ端子ＳＩに転送される。
【００７５】
同様に、フリップフロップ１８７のスキャン出力データ端子ＳＯは、フリップフロップ１８６のスキャン入力データ端子ＳＩに転送される。
【００７６】
以上のように、同様の構成を有するフリップフロップのスキャン出力データ端子ＳＯとスキャン入力データ端子ＳＩは、順次接続されており、スキャンデータは、スキャン用クロック端子ＣＰＳ１、ＣＰＳ２に同期して、フリップフロップ１８９・・・１８７、１８６を順次スキャンするように転送される。
【００７７】
フリップフロップ１８６のスキャン出力データ端子ＳＯから出力されたスキャンデータは、スキャン出力データＳＯＤＯとして出力される。
【００７８】
以上のような構成を通じて、スキャン入力データＳＩＤは、スキャン用クロックＣＰＳ１、ＣＰＳ２に同期して動作するフリップフロップ１８１〜１８４、１８９〜１８６を通じて、出力データＳＯＤとして出力されるまでのスキャンパスが形成される。
【００７９】
図２からも明らかなように、メガセル１の出力部のフリップフロップ１８１、１８２、１８３、１８４には、メガセル１自体のテスト方法に関わりなく、スキャン用のシリアル構成が適用されており、メガセル１内部でスキャンパスを形成している。
【００８０】
スキャンパスの先頭のフリップフロップ１８１のスキャン入力データ端子ＳＩに与えられるスキャン入力データＳＩＤは、メガセル１の外部端子として定義される入力端子１４１を通じて、チップの外部から与えられる。
【００８１】
一方、メガセル１内部のスキャンパスを通じて生成され、フリップフロップ１８４のスキャン出力データ端子ＳＯから出力端子４５を通じて送出されたスキャン出力データＳＯＤは、外部に導出されるだけでなく、メガセル１の外部回路として定義されるランダムロジック部１７に設けられたスキャン用のフリップフロップ１８６、１８７・・・１８９の中の、フリップフロップ１８９のスキャン入力データ端子ＳＩに与えられる。スキャンパス同志が接続される必要はないので、端子４５からの信号が外部に出力されるだけでも効果が変わらない。
【００８２】
メガセル１の内部のスキャン用フリップフロップ１８１、１８２、１８３、１８４に入力端子１４３、１４２を通じて与えられるスキャン用クロックＣＰＳ１、ＣＰＳ２も、メガセル１の外部信号として定義されており、メガセル１の外部から供給される。
【００８３】
つまり、メガセル１の出力信号は、スキャン用クロックＣＰＳ１、ＣＰＳ２と、スキャン入力データＳＩＤにより、場合によってはフリップフロップ１８１、１８２、１８３、１８４の出力側に設けた出力バッファ３１、ゲーテッド出力バッファ３２、出力バッファ３３、ゲーテッド出力バッファ３４をトライステート制御することにより、メガセル１自体を動作させることなく、またメガセル１の外部にテスト用の余分の回路を付加することなく、任意に制御することが可能となる。
【００８４】
また、ランダムロジック部１７のフリップフロップ１８６、１８７・・・１８９もスキャンパスを形成するため、これも任意の信号を出力できるように制御することができる。
【００８５】
以上述べたような構成を通じて、メガセル１や、ランダムロジック部１７のテストにおいて、メガセル１やランダムロジック部１７などの従来の故障検出対象に加えて、ランダムロジック部１７のメガセル１側に配置された、ロジックゲート部１８の故障検出率を大幅に向上することができる。
【００８６】
実施形３．
図３は、本発明の実施形３の半導体集積回路装置の回路ブロック図である。
図において示すように、メガセル１には、メガセル出力部２が組み込まれる。このメガセル出力部２には、メガセル１から出力されるべきデータＤ１〜Ｄ４が与えられ、フリップフロップ１８１、１８２、１８３、１８４のデータ入力端子Ｄに入力される。
【００８７】
フリップフロップ１８１、１８２、１８３、１８４のクロック端子ＣＬＫには、クロック信号ＣＰが与えられており、データＤ１〜Ｄ４はクロック信号ＣＰに同期した信号として、フリップフロップ１８１、１８２、１８３、１８４のデータ出力端子Ｑから出力される。
【００８８】
フリップフロップ１８１、１８２、１８３、１８４の出力信号は、それぞれ出力バッファ３１、ゲーテッド出力バッファ３２、出力バッファ３３、ゲーテッド出力バッファ３４を通じて、出力端子４１、４２、４３、４４から出力信号ＯＵＴ１〜４として出力される。
【００８９】
なお、ゲーテッド出力バッファ３２、３４にはゲート信号が与えられ、その信号の出力を制御される。これらのゲート信号は、それぞれテストゲート１１２、１１４に与えられるテスト制御信号ＴＥＳＴと、ＳＣＡＮパスによって制御されるゲート信号Ｇ２、Ｇ４の論理条件に基づき生成される。
【００９０】
また、フリップフロップ１８１、１８２、１８３、１８４のリセット端子Ｒには、リセット信号ＲＥＳＥＴが与えられており、その状態をクリアできるようになっている。
【００９１】
さて、フリップフロップ１８１、１８２、１８３、１８４であるが、スキャン入力データ端子ＳＩとスキャン出力データ端子ＳＯが設けられており、スキャンクロック端子ＳＣ１、ＳＣ２に与えられるクロックにより制御されて、スキャン入力データ端子ＳＩに与えられた信号を、スキャン出力データ端子ＳＯに出力する機能を有する。各フリップフロップのスキャンクロック端子ＳＣ１、ＳＣ２には、それぞれ入力端子１４３、１４２を通じて入力されるスキャン用クロックＣＰＳ１、ＣＰＳ２が与えられている。
【００９２】
フリップフロップ１８１のスキャン入力データ端子ＳＩには、入力端子１４１が接続される。この入力端子１４１には、スキャン入力データＳＩＤが送り込まれており、このスキャン入力データＳＩＤがフリップフロップ１８１のスキャン入力データ端子ＳＩに対する入力となる。
【００９３】
フリップフロップ１８１のスキャン出力データ端子ＳＯは、フリップフロップ１８２のスキャン入力データ端子ＳＩに接続される。つまり、フリップフロップ１８１のスキャン入力データ端子ＳＩに入力されたスキャン入力データＳＩＤは、スキャン用クロックＣＰＳ１、ＣＰＳ２に同期して、スキャン出力データ端子ＳＯに出力され、次の段のフリップフロップ１８２のスキャン入力データ端子ＳＩに転送される。
【００９４】
同様に、フリップフロップ１８２のスキャン出力データ端子ＳＯは、図示しない途中段のフリップフロップを経由して、フリップフロップ１８３のスキャン入力データ端子ＳＩに、フリップフロップ１８３のスキャン出力データ端子ＳＯは、フリップフロップ１８４のスキャン入力データ端子ＳＩにというように、順次接続されており、スキャンデータは、スキャン用クロックＣＰＳ１、ＣＰＳ２に同期して、フリップフロップ１８１、１８２、途中段のフリップフロップ、フリップフロップ１８３、１８４を順次スキャンするように転送される。
【００９５】
フリップフロップ１８４のスキャン出力データ端子ＳＯから出力されたスキャンデータは、出力端子４５を通じて、スキャン出力データＳＯＤとして出力される。
【００９６】
以上のような構成を通じて、入力端子１４１に与えられたスキャン入力データＳＩＤが、出力端子４５から出力データＳＯＤとして出力されるまでのスキャンパスが形成される。
【００９７】
一方、メガセル１の出力端子４１、４２、４３、４４にからの出力信号ＯＵＴ１〜４は、メガセル１の外部回路として位置付けられる他のメガセル１７１の入力端子２２、２３、２４、２５を通じて、ロジックゲート部１８に接続される。メガセル１からの出力信号ＯＵＴ１〜４のうち、出力信号ＯＵＴ１、ＯＵＴ２は、ロジックゲート部１８のデコータ回路１９に与えられ、出力信号ＯＵＴ３、４は、ロジックゲート部１８のマルチプレックス回路２０に与えられる。
【００９８】
ロジックゲート部１８からは、デコータ回路１９の出力として、データＯＤ１、ＯＤ２が出力され、それぞれフリップフロップ１８６、１８７のデータ入力端子Ｄに与えられる。一方、マルチプレックス回路２０の出力としては、データＯＤ３、ＯＤ４が出力され、それぞれフリップフロップ１８８、１８９のデータ入力端子Ｄに与えられる。
【００９９】
フリップフロップ１８６、１８７、１８８、１８９のクロック端子ＣＬＫには、クロック信号ＣＰＯが与えられており、データＯＤ１〜ＯＤ４はクロック信号ＣＰＯに同期した信号として、フリップフロップ１８６、１８７、１８８、１８９のデータ出力端子Ｑから、出力信号Ｏ１〜Ｏ４として出力される。
【０１００】
また、フリップフロップ１８６、１８７、１８８、１８９のリセット端子Ｒには、リセット信号ＲＯが与えられており、その状態をクリアできるようになっている。
【０１０１】
さて、フリップフロップ１８６、１８７、１８８、１８９であるが、ス  ャン入力データ端子ＳＩとスキャン出力データ端子ＳＯが設けられており、スキャンクロック端子ＳＣ１、ＳＣ２に与えられるクロックにより制御されて、スキャン入力データ端子ＳＩに与えられた信号を、スキャン出力データ端子ＳＯに出力する機能を有する。各フリップフロップのスキャンクロック端子ＳＣ１には、スキャン用クロックＣＰＳＯ１が与えられており、スキャンクロック端子ＳＣ２には、スキャン用クロックＣＰＳＯ２が与えられている。
【０１０２】
フリップフロップ１８６のスキャン入力データ端子ＳＩに対しては、スキャン入力データＳＩＤＯがその入力となる。
【０１０３】
フリップフロップ１８６のスキャン出力データ端子ＳＯは、フリップフロップ１８７のスキャン入力データ端子ＳＩに接続される。つまり、フリップフロップ１８６のスキャン入力データ端子ＳＩに入力されたスキャン入力データＳＩＤは、スキャン用クロックＣＰＳＯ１、ＣＰＳＯ２に同期してスキャン出力データ端子ＳＯに出力され、次の段のフリップフロップ１８７のスキャン入力データ端子ＳＩに転送される。
【０１０４】
同様に、フリップフロップ１８７のスキャン出力データ端子ＳＯは、図示しない途中段のフリップフロップを経由して、フリップフロップ１８８のスキャン入力データ端子ＳＩに、フリップフロップ１８８のスキャン出力データ端子ＳＯは、フリップフロップ１８９のスキャン入力データ端子ＳＩにというように、順次接続されており、スキャンデータは、スキャン用クロック端子ＣＰＳＯ１、ＣＰＳＯ２に同期して、フリップフロップ１８６、１８７、途中段フリップフロップ、フリップフロップ１８８、１８９を順次スキャンするように転送される。
【０１０５】
フリップフロップ１８９のスキャン出力データ端子ＳＯから出力されたスキャンデータは、スキャン出力データＳＯＤＯとして出力される。
【０１０６】
以上のような構成を通じて、スキャン入力データＳＩＤＯが、スキャン用クロックＣＰＳＯ１、ＣＰＳＯ２に同期して動作するフリップフロップ１８６、１８７、途中段フリップフロップ、フリップフロップ１８８、１８９を通じて、出力データＳＯＤＯとして出力されるまでのスキャンパスが形成される。
【０１０７】
以上のような構成によっても、メガセル１に組み込まれるフリップフロップ１８１、１８２、１８３、１８４はスキャン設計されており、メガセル１７１に組み込まれるフリップフロップ１８６、１８７、１８８、１８９もスキャン設計されているので、いずれのメガセル１、１７１においてもそれぞれの出力は、外部から任意に制御可能であり、メガセル１７１のテスト実行時に、メガセル１の出力を制御して、メガセル１７１の入力側に配置されたロジックゲート部１８の故障検出を行わせることにより、この部分の故障検出率を向上することが可能となる。
【０１０８】
実施形４．
図４は、本発明の実施形４の半導体集積回路装置の回路ブロック図であり、特に、メガセル１、１７１を用いて設計されたＬＳＩチップの内部構造を例示するものである。
【０１０９】
図において示すように、ＬＳＩは、メガセル１、１７１およびランダムロジック部１７、メモリ６２により構成されており、それぞれの回路ブロックは、データ・アドレスバス６４で相互に接続されると共に、外部インターフェース６１を通じてＬＳＩチップの外部に接続される。
【０１１０】
メガセル１は、図１に示されたと同様の内部構造、つまりシリーズ接続されるスキャンフリップフロップブロック６３、６８を備えており、スキャン信号によりその出力を任意に制御可能に構成される。
【０１１１】
一方、メガセル１７１およびランダムロジック部１７も、図２のランダムロジック部１７に示されたと同様の内部構造を有しており、外部からスキャン信号を入力され、スキャンパスを通じて外部に送出する機能により、自身の故障テストが可能な構造となっている。
【０１１２】
メガセル１からの出力は、バス６６を通じてメガセル１７１に出力され、バス６７を通じてランダムロジック部１７に出力される。
【０１１３】
一方、メガセル１のスキャンフリップフロップブロック６３、６８には、ＬＳＩ外部から外部インターフェース６１を介してスキャン信号が与えられる。一方、スキャンフリップフロップブロック６３、６８のスキャン出力は、ランダムロジック部１７の内部スキャンパス、メガセル１７１の内部スキャンパスを経由するスキャンパス６５を通じて転送され、外部インターフェース６１からＬＳＩの外部に導出される。
【０１１４】
本実施例４の構成によれば、メガセル１、ランダムロジック部１７、メガセル１７１を混載した、システムＡＳＩＣにおいて、テスト用のスキャンパスが、メガセル１、ランダムロジック部１７、メガセル１７１をシリーズに経由して形成されるので、ＬＳＩの故障テストにおいて、それぞれの出力状態を任意に活性化可能である。このため、個別に故障検出のためのしくみやプログラムを作成する必要がなく、またテスト用に個別にテストピンを割り当てる必要もないので、システム構成を簡略化でき、併せて故障検出率の向上を図ることが可能である。
【０１１５】
以上、本発明の実施形を説明してきたが、いずれもメガセル１自身のテスト方式に関わらず、配置、配線および遅延、タイミングの調整が終了しているメガセル１の出力部、つまりメガセル出力部２をスキャン用のフリップフロップと出力バッファにより構成し、メガセル１の出力部にスキャンパスを形成することによって、メガセル１の周辺回路のテスト時に、メガセル１の外部にテスト用回路を追加する必要がなくなり、メガセル１から出力される信号を任意に制御可能とすることにより、外部回路の故障検出率を大幅に向上することができる。
【０１１６】
また、外部回路に任意の信号を与える場合にも、メガセル１自体を動作させる必要がないので、そのためのプログラム作業を簡略化できる。
【０１１７】
更に、メガセル１の外部にテスト用回路を配置しなくてよいので、ＬＳＩ自体のゲート数を抑制可能であり、テスト回路がＬＳＩの本来の機能に与える悪影響、例えば遅延の影響などを除外できる。また、テスト回路は、外部回路毎に個別に設計する必要のある性格のものであるが、これを不要にすれば、テスト回路の設計に係る労力、費用を低減でき、ＬＳＩの効率的な開発が可能となる。
【０１１８】
一方、メガセル１のスキャンパスと、周辺回路のスキャンパスを接続し、メガセルの出力信号を任意に制御可能としたために、自動テストプログラム抽出により、容易に故障検出率の高いテストプログラムを作成することが可能となり、テストの準備、テストの実行に係る労力、時間、コストを低減し、しかも故障検出率を向上させることができる。
【０１１９】
【発明の効果】
以上述べたように、本発明の半導体集積回路装置は、特性の判明しているメガセルの出力部の同期用フリップフロップに、スキャンパスとゲートを構成し、外部からその動作を任意に制御可能としたので、メガセルの周辺に配置される外部回路に、テスト用の任意の信号を与えることが可能となり、更に外部回路内部に配置されるスキャンパスをシリーズ接続することで、外部からＬＳＩ内部の状態を包括的に任意制御可能としてテストの用に供することが可能となったので、少ない準備と少ない労力でシステムＡＳＩＣの故障検出率を向上でき、効果的なＬＳＩテストが可能になるという効果がある。さらに、テスト用外部端子の削減ができ、また、メガセルと外部回路との間の、テスト回路追加によるタイミング調整の必要がない。
【図面の簡単な説明】
【図１】本発明の実施形１の半導体集積回路装置の回路ブロック図である。
【図２】本発明の実施形２の半導体集積回路装置の回路ブロック図である。
【図３】本発明の実施形３の半導体集積回路装置の回路ブロック図である。
【図４】本発明の実施形４の半導体集積回路装置の回路ブロック図である。
【図５】一般的なメガセルの構成を説明するための回路ブロック図である。
【図６】従来例１の半導体集積回路装置の回路ブロック図である。
【図７】従来例２の半導体集積回路装置の回路ブロック図である。
【符号の説明】
１、１７１  メガセル
２  メガセル出力部
３１、３３  出力バッファ
３２、３４  ゲーテッド出力バッファ
４１、４２、４３、４４、４５  出力端子
８１、８２、８３、８４  フリップフロップ
１１２  １１４  テストゲート
１４１、１４２、１４３  入力端子
１７  ランダムロジック部
１８  ロジックゲート部
１８１、１８２、１８３、１８４  フリップフロップ
１８６、１８７、１８８、１８９  フリップフロップ
１９  デコータ回路
２０  マルチプレックス回路
２１  テスト用回路
２２、２３、２４、２５  入力端子
６１  外部インターフェース
６２  メモリ
６３、６８  スキャンフリップフロップブロック
６４  データ・アドレスバス
６５  スキャンパス
６６、６７  データバス
【図１】
0003645456.tif 000002
【図２】
0003645456.tif 000003
【図３】
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【図４】
0003645456.tif 000005
【図５】
0003645456.tif 000006
【図６】
0003645456.tif 000007
【図７】
0003645456.tif 000008