(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁層膜が積層されて、該絶縁層膜に複数の論理素子が直列または並列に多段接続されており、該多段接続された論理素子の出力がバッファ回路を介して出力される半導体集積回路であって、
前記論理素子がそれぞれＳＯＩ構造のＮ型ＭＯＳＦＥＴであり、
前記多段接続された論理素子が、複数段に接続された２つの部分に分割されて、分割された各部分の間にバッファ回路が接続されており、
該バッファ回路が、前記絶縁層膜にそれぞれ形成されたＳＯＩ構造のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとから形成される１つのＣＭＯＳインバータのみによって構成されており、
前記ＣＭＯＳインバータのＰ型ＭＯＳＦＥＴのスレッショルド電圧が、他のＭＯＳＦＥＴのスレッショルド電圧よりも高い電圧値に設定されていることを特徴とする半導体集積回路。
【請求項２】
半導体基板上に絶縁層膜が積層されて、該絶縁層膜に複数の論理素子が直列または並列に多段接続されており、該多段接続された論理素子の出力がバッファ回路を介して出力される半導体集積回路であって、
前記論理素子がそれぞれＳＯＩ構造のＰ型ＭＯＳＦＥＴであり、
前記多段接続された論理素子が、複数段に接続された２つの部分に分割されて、分割された各部分の間にバッファ回路が接続されており、
該バッファ回路が、前記絶縁層膜にそれぞれ形成されたＳＯＩ構造のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとから形成される１つのＣＭＯＳインバータのみによって構成されており、
前記ＣＭＯＳインバータのＮ型ＭＯＳＦＥＴのスレッショルド電圧が、他のＭＯＳＦＥＴのスレッショルド電圧よりも高い電圧値に設定されていることを特徴とする半導体集積回路。
【請求項３】
半導体基板上に絶縁層膜が積層されて、該絶縁層膜に複数の論理素子が直列または並列に多段接続されており、該多段接続された論理素子の出力がバッファ回路を介して出力される半導体集積回路であって、
前記論理素子がＳＯＩ構造のＮ型ＭＯＳＦＥＴであり、
前記多段接続された論理素子が、複数段に接続された２つの部分に分割されて、分割された各部分の間にバッファ回路が接続されており、
該バッファ回路が、前記絶縁層膜にそれぞれ形成されたＳＯＩ構造のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとから形成される１つのＣＭＯＳインバータと、前記絶縁層膜にそれぞれ形成されたＳＯＩ構造のプルアップ用Ｐ型ＭＯＳＦＥＴとによって構成されており、
該プルアップ用Ｐ型ＭＯＳＦＥＴのソース端子が電源に接続され、該プルアップ用Ｐ型ＭＯＳＦＥＴのドレイン端子およびゲート端子がそれぞれ前記ＣＭＯＳインバータの入力端子および出力端子に接続されていることを特徴とする半導体集積回路。
【請求項４】
前記ＣＭＯＳインバータのＰ型ＭＯＳＦＥＴのスレッショルド電圧が、他のＭＯＳＦＥＴのスレッショルド電圧よりも高い電圧値に設定されている請求項３に記載の半導体集積回路。
【請求項５】
半導体基板上に絶縁層膜が積層され、該絶縁層膜に複数の論理素子が直列または並列に多段接続されており、該多段接続された論理素子の出力がバッファ回路を介して出力される半導体集積回路であって、
前記論理素子がＳＯＩ構造のＰ型ＭＯＳＦＥＴであり、
前記多段接続された論理素子が、複数段に接続された２つの部分に分割されて、分割された各部分の間にバッファ回路が接続されており、
該バッファ回路が、前記絶縁層膜にそれぞれ形成されたＳＯＩ構造のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとから形成される１つのＣＭＯＳインバータと、前記絶縁層膜に形成されたＳＯＩ構造のプルダウン用Ｎ型ＭＯＳＦＥＴとによって構成されており、
該プルダウン用Ｎ型ＭＯＳＦＥＴのソース端子がＧＮＤ線に接続され、該プルダウン用Ｎ型ＭＯＳＦＥＴのドレイン端子およびゲート端子がそれぞれ前記ＣＭＯＳインバータの入力端子および出力端子に接続されていることを特徴とする半導体集積回路。
【請求項６】
前記ＣＭＯＳインバータのＮ型ＭＯＳＦＥＴのスレッショルド電圧が、他のＭＯＳＦＥＴのスレッショルド電圧よりも高い電圧値に設定されている請求項５に記載の半導体集積回路。
【請求項７】
半導体基板上に絶縁層膜が積層され、該絶縁層膜に複数の論理素子が直列または並列に多段接続されており、該多段接続された論理素子の出力がバッファ回路を介して出力される半導体集積回路であって、
前記論理素子が、それぞれ、ＳＯＩ構造のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとから形成されるＣＭＯＳ伝送ゲートであり、
前記多段接続された論理素子が、複数段に接続された２つの部分に分割されて、分割された各部分の間にバッファ回路が接続されており、
該バッファ回路が、前記絶縁層膜にそれぞれ形成されたＳＯＩ構造のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとから形成される１つのＣＭＯＳインバータを有することを特徴とする半導体集積回路。
【請求項８】
前記ＣＭＯＳインバータのＰ型ＭＯＳＦＥＴのスレッショルド電圧が、他のＭＯＳＦＥＴのスレッショルド電圧よりも高い電圧値に設定されている請求項７に記載の半導体集積回路。
【請求項９】
前記ＣＭＯＳインバータのＮ型ＭＯＳＦＥＴのスレッショルド電圧が、他のＭＯＳＦＥＴのスレッショルド電圧よりも高い電圧値に設定されている請求項７に記載の半導体集積回路。
【請求項１０】
前記ＣＭＯＳインバータには、ＳＯＩ構造のプルアップ用Ｐ型ＭＯＳＦＥＴが設けられている、請求項７〜９のいずれかに記載の半導体集積回路。
【請求項１１】
前記ＣＭＯＳインバータには、ＳＯＩ構造のプルダウン用Ｎ型ＭＯＳＦＥＴが設けられている、請求項７〜９のいずれかに記載の半導体集積回路。
【請求項１２】
前記バッファ回路は、前記ＣＭＯＳインバータに直列接続された第２のＣＭＯＳインバータをさらに有する非反転バッファ回路である請求項１に記載の半導体集積回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、低電圧で高速動作が可能な半導体集積回路に関し、特にＦＥＴのパストランジスタゲートの組み合わせによりロジック回路を構成するパストランジスタ論理回路を用いた半導体集積回路に関する。
【０００２】
【従来の技術】
従来のパストランジスタ論理回路については、Ｌｏｗ−Ｖｏｌｔａｇｅ／Ｌｏｗ−Ｐｏｗｅｒ Ｉｎｔｅｇｒａｔｅｄ Ｃｉｒｃｕｉｔｓ ａｎｄ Ｓｙｓｔｅｍｓ，ＩＥＥＥ ＰＲＥＳＳ，ｐｐ２０２−２０４および特開平１０一１３５８１４号公報に開示されている。
【０００３】
図１６は、従来のパストランジスタ論理回路の一例を示す。パストランジスタ論理回路は、バッファ回路５９およびパストランジスタネットワーク６０を有しており、パストランジスタネットワーク６０は、接続配線５０ａを介してバッファ回路５９に接続されている。
【０００４】
バッファ回路５９は、Ｐ型ＭＯＳＦＥＴ５９ｂおよびＮ型ＭＯＳＦＥＴ５９ｃを有するＣＭＯＳインバータ５９ａとプルアップ用Ｐ型ＭＯＳＦＥＴ５９ｄとによって構成されいる。Ｐ型ＭＯＳＦＥＴ５９ｂのソース端子は、電源線５０に接続され、Ｐ型ＭＯＳＦＥＴ５９ｂのドレイン端子およびゲート端子は、それぞれＮ型ＭＯＳＦＥＴ５９ｃドレイン端子およびゲート端子に接続されており、Ｎ型ＭＯＳＦＥＴ５９ｃのソース端子は、ＧＮＤ線５１に接地されている。そして、Ｐ型ＭＯＳＦＥＴ５９ｂおよびＮ型ＭＯＳＦＥＴ５９ｃのゲート端子およびドレイン端子が、それぞれ入力端子５０ｃ、出力端子５８に対応する。Ｐ型ＭＯＳＦＥＴ５９ｄのソース端子は、電源線５０に接続され、Ｐ型ＭＯＳＦＥＴ５９ｄのゲート端子およびドレイン端子はそれぞれ出力端子５８、入力端子５０ｃに接続される。
【０００５】
パストランジスタネットワーク６０は、４個のＮ型ＭＯＳＦＥＴ５２、５３、５６，５７によってパストランジスタツリーが構成されている。Ｎ型ＭＯＳＦＥＴ５２のドレイン端子とＮ型ＭＯＳＦＥＴ５７のドレイン端子とが接続され、Ｎ型ＭＯＳＦＥＴ５７のゲート端子およびソース端子は、それぞれ制御用入力端子５７ａ、入力端子５５ｂに接続される。Ｎ型ＭＯＳＦＥＴ５２のゲート端子およびソース端子は、それぞれ制御用入力端子５２ａ、Ｎ型ＭＯＳＦＥＴ５３およびＮ型ＭＯＳＦＥＴ５６のドレイン端子に接続される。同様に、Ｎ型ＭＯＳＦＥＴ５３のゲート端子およびソース端子は、それぞれ制御用入力端子５３ａ、入力端子５４ａに接続され、Ｎ型ＭＯＳＦＥＴ５６のゲート端子およびソース端子は、それぞれ制御用入力端子５６ａ、入力端子５５ｂに接続される。３個のＮ型ＭＯＳＦＥＴ５３、５６、５７の各ソース端子に接続されている入力端子５４ａ、５５ａ、５５ｂに入力された信号は、４個のＮ型ＭＯＳＦＥＴ５２，５３，５６，５７の各ゲート端子に接続されている制御用入力端子５２ａ、５３ａ、５６ａ、５７ａに印加される信号に基づいて所定の論理演算が行われ、２個のＮ型ＭＯＳＦＥＴ５２、５７の各ドレイン端子の接続部分５０ｂより、論理演算された信号が接続配線５０ａを介してバッファ回路５９のＣＭＯＳインバータ５９ａの入力端子５０ｃに入力されている。ＣＭＯＳインバータ５９ａにおいては、増幅および波形整形されてＣＭＯＳインバータ５９ａの出力端子５８から外部回路へ出力される。
【０００６】
図１６に示すパストランジスタネットワーク６０では、例としてパストランジスタツリーの多段接続は、直列接続での２段であるが、さらに複雑な論理回路においては、この直列接続が２段以上の多段接続状態となる。このような場合のパストランジスタネットワーク６０の一例を図１７に示す。
【０００７】
図１７は、６個のＮ型ＭＯＳＦＥＴ６１ｍ〜６６ｍが直列接続されたパストランジスタネットワーク８０と、バッファ回路５９と同様にＣＭＯＳインバータおよびプルアップ用Ｐ型ＭＯＳＦＥＴを有するバッファ回路６８とによって構成されたパストランジスタ論理回路を示している。パストランジスタ論理回路のパストランジスタネットワーク８０を構成する各Ｎ型ＭＯＳＦＥＴ６１ｍ〜６６ｍは、隣接するＮ型ＭＯＳＦＥＴの一方のドレイン端子と他方のソース端子とがそれぞれ接続されており、６段目のＮ型ＭＯＳＦＥＴ６６ｍのドレイン端子はバッファ回路６８の入力端子（ＣＭＯＳインバータの入力端子）に接続されている。パストランジスタネットワーク８０は、制御用入力端子６１〜６６および入力端子６７を有しており、制御用入力端子６１〜６６は、Ｎ型ＭＯＳＦＥＴ６１ｍ〜６６ｍのゲート端子にそれぞれ接続されており、入力端子６７がＮ型ＭＯＳＦＥＴ６１ｍのソース端子に接続されている。パストランジスタネットワーク８０の入力端子６７より入力された信号は、パストランジスタネットワーク８０の制御用入力端子６１〜６６に印加される信号に基づいて、パストランジスタネットワーク８０内で所定の論理演算が行われ、Ｎ型ＭＯＳＦＥＴ６６ｍのドレイン端子より論理演算された信号がバッファ回路６８のＣＭＯＳインバータの入力端子に入力されＣＭＯＳインバータにおいて、増幅および波形整形されてＣＭＯＳインバータの出力端子に接続されているバッファ回路６８の出力端子６９から外部回路へ出力される。
【０００８】
図１８は、図１７に示すパストランジスタ論理回路の入出力電圧の遅延特性を示すグラフであり、横軸に時間および縦軸に入出力電圧値を表示している。図１８のグラフにおける入力電圧Ｉｎ−６８は、パストランジスタネットワーク８０の入力端子６７へ入力されたＬＯＷレベルからＨＩＧＨレベルへ周期的に変化する信号電圧が６段直列接続されたＮ型ＭＯＳＦＥＴ６１ｍ〜６６ｍを通過してバッファ回路６８の入力端子へ入力され、出力電圧Ｏｕｔ−６８は、バッファ回路６８の出力端子６９より出力される。入力電圧Ｉｎ−６８は、時間経過とともに、ＧＮＤレベルより電源電圧Ｖｄｄに向かって増加し、それに対して出力電圧Ｏｕｔ−６８は、ＣＭＯＳインバータによって反転され電源電圧ＶｄｄよりＯＦＦ状態となる電圧値まで低下する。
【０００９】
この場合、パストランジスタネットワーク８０は、６個のＮ型ＭＯＳＦＥＴ６１ｍ〜６６ｍにより形成されているので、バッファ回路６８の入力電圧がＬＯＷレベルからＨＩＧＨレベルに変化する時、電圧レベルは、電源電圧Ｖｄｄの電位まで上昇せず、電源電圧ＶｄｄからＮ型ＭＯＳＦＥＴのスレッショルド電圧分だけ低下した電圧レベルまでしか達しない。入力電圧波形入力電圧Ｉｎ−６８は、時間経過とともに上昇し、各Ｎ型ＭＯＳＦＥＴ６１ｍ〜６６ｍのドレイン端子−ソース端子間電圧およびゲート端子−ソース端子間電圧が低くなるために、各Ｎ型ＭＯＳＦＥＴ６１ｍ〜６６ｍの増幅度はオフ領域（飽和領域）に近づき、バッファ回路６８の入力電圧がＬＯＷレベルからＨＩＧＨレベルに変化する立ち上がりの傾きは緩くなる。さらに、時間が経過して、入力電圧Ｉｎ−６８が入力電圧値Ｖｉおよび時間ｔ０になると、バッファ回路６８のＣＭＯＳインバータにより出力端子６９からの出力電圧値ＶｏがＶｄｄに対してＰ型ＭＯＳＦＥＴのスレッショルド電圧分だけ低下する。これにより、とＰ型ＭＯＳＦＥＴは、ＯＮ状態となり、入力電圧Ｉｎ−６８が電源電圧Ｖｄｄまで引き上げられる（プルアップされる）。この入力電圧Ｉｎ−６８がバッファ回路６８に入力されバッファ回路６８の出力端子６９より出力電圧として出力電圧波形Ｏｕｔ−６８が出力される。
【００１０】
図１７のパストランジスタネットワーク８０のように、入力端子６７への入力信号は、６段に直列接続されたＮ型ＭＯＳＦＥＴを通過することによって、ＬＯＷレベルからＨＩＧＨレベルへの立ち上がり時間が非常に緩やかになり、信号の伝搬時間が増加する。ＣＭＯＳインバータを有するバッファ回路６８は、入力電圧のＬＯＷレベルからＨＩＧＨレベルへの立ち上がり時間が遅くなると、信号の反転レベル（スレッショルド電圧）に達するまでに、伝搬時間の大きな遅延を生じる。また、信号の反転レベルに達するまでの過渡状態が長いために、この間に多くの貫通電流が流れて消費電流を増加させることになる。さらに、パストランジスタゲート８０からバッファ回路６８への入力信号によっては、バッファ回路６８に設けられたＣＭＯＳインバータの反転レベルを満足できずに、バッファ回路６８の動作が停止する場合がある。
【００１１】
また、図１７のパストランジスタネットワーク８０を構成する６個のＮ型ＭＯＳＦＥＴ６１ｍ〜６６ｍおよびバッファ回路６８を構成するプルアップ用Ｐ型ＭＯＳＦＥＴ、ＣＭＯＳインバータには、通常のバルクプロセスを用いてデバイス設計が行われている。
【００１２】
図１９にそのＣＭＯＳインバータの構造の一例を示す。このＣＭＯＳインバータは、半導体基板８１上にＰ型ＭＯＳＦＥＴ８１ａを形成するＮ型ウェル層８２と、Ｎ型ウェル層８２と隣接してＮ型ＭＯＳＦＥＴ８１ｂを形成するＰ型ウェル層８３とが、各々の表面が均一になるように、形成されている。Ｎ型ウェル層８２には、Ｐ型ＭＯＳＦＥＴ８１ａのソース領域となるＰ型層８４およびドレイン領域となるＰ型層８６が、各々の表面とＮ型ウェル層８２の表面とが均一になるように、埋め込まれて形成されており、Ｐ型層８４およびＰ型層８６の間にチャネル部８５が形成されている。Ｎ型ウェル層８２に隣接するＰ型ウェル層８３には、Ｎ型ＭＯＳＦＥＴ８１ｂのドレイン領域となるＮ型層８７およびソース領域となるＮ型層８９が、各々の表面とＰ型ウェル層８３の表面とが均一になるように、埋め込まれて形成されており、Ｎ型層８７およびＮ型層８９の間にチャネル部８８が形成されている。Ｎ型ウェル層８２およびＰ型ウェル層８３の表面上には、酸化膜９２が積層されており、Ｎ型ウェル層８２のチャネル部８５上の酸化膜９２の内部には、Ｐ型ＭＯＳＦＥＴ８１ａのゲート電極９０が形成され、Ｐ型ウェル層８３のチャネル部８８上の酸化膜９２の内部には、Ｎ型ＭＯＳＦＥＴ８１ｂのゲート電極９１が形成されている。
【００１３】
このような、通常のバルクプロセスにおけるデバイス設計では、Ｐ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴ等の各デバイスがＰ型ウェル層およびＮ型ウェル層に形成されるために、それぞれソース領域およびドレイン領域において大きな接合容量を生じることとなり、この接合容量によって、各デバイスの動作時に、各デバイスの消費電流および信号伝搬における遅延時間が増加するという問題がある。同様に、このプロセスにおけるデバイス設計では、Ｎ型ＭＯＳＦＥＴのスレッショルド電圧が低くできないために、前述した電源電圧Ｖｄｄからの電圧降下により論理振幅が小さくなり、低電圧動作の実現を妨げている。
【００１４】
また、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）回路技術を用いてデバイス設計を行い、ＳＯＩ技術により設計されたデバイスを有するパストランジスタネットワークおよびバッファ回路によって構成されたパストランジスタ論理回路の一例が特開平１０−１３５８１４号公報に開示されている。
【００１５】
図２０Ａ、図２０Ｂには、それぞれパストランジスタ論理回路の開示内容の一例を示す。図２０Ａは、ロジックを決定するゲート端子とボディ（バルク基板を用いたＭＯＳ構造での基板部分に相当する）とを結線したＳＯＩ−ＮＭＯＳパストランジスタネットワーク７１およびＣＭＯＳインバータ７２ａ、７２ｂを有するバッファ回路７２から構成されるパストランジスタ論理回路を示している。
ＣＭＯＳインバータ７２ａおよび７２ｂは、それぞれのゲート端子とボディとを結線した各Ｐ型ＭＯＳＦＥＴ７２ｃ、７２ｅおよび各Ｎ型ＭＯＳＦＥＴ７２ｄ、７２ｆによって、それぞれ構成されている。ＳＯＩ−ＮＭＯＳパストランジスタネットワーク７１は、ドレイン端子同士を結線して相互に並列接続された２個のＮ型ＭＯＳＦＥＴ７１ａ、７１ｂから構成されており、それぞれのソース端子がＳＯＩ−ＮＭＯＳパストランジスタネットワーク７１の入力端子７５ａおよび７５ｂに接続され、それぞれのゲート端子がＳＯＩ−ＮＭＯＳパストランジスタネットワーク７１の入力端子７５ｃに接続され、また、互いに結線されたドレイン端子は、ＳＯＩ−ＮＭＯＳパストランジスタネットワーク７１の出力端子７６ａおよび相補出力端子７６ｂに接続されている。
【００１６】
ＳＯＩ−ＮＭＯＳパストランジスタネットワーク７１の出力端子７６ａは、バッファ回路７２を構成するＰ型ＭＯＳＦＥＴ７２ｃおよびＮ型ＭＯＳＦＥＴ７２ｄから成るＣＭＯＳインバータ７２ａの入力端子に接続され、ＳＯＩ−ＮＭＯＳパストランジスタネットワーク７１の相補出力端子７６ｂは、バッファ回路７２を構成するＰ型ＭＯＳＦＥＴ７２ｅおよびＮ型ＭＯＳＦＥＴ７２ｆから成るＣＭＯＳインバータ７２ｂの入力端子に接続されている。
【００１７】
図２０Ｂは、ロジックを決定するゲート端子とボディとを結線したＳＯＩ−ＮＭＯＳパストランジスタネットワーク７１と、ボディ制御ＰＭＯＳフィードバック型のバッファ回路７３とを有するパストランジスタ論理回路である。ＳＯＩ−ＮＭＯＳパストランジスタネットワーク７１は、図２０（ａ）と同一の構成である。バッファ回路７３は、一対のＰ型ＭＯＳＦＥＴ７３ａ、７３ｃおよび一対のＮ型ＭＯＳＦＥＴ７３ｂ、７３ｄを有し、各Ｐ型ＭＯＳＦＥＴ７３ａ、７３ｃのボディがそれぞれＳＯＩ−ＮＭＯＳパストランジスタネットワーク７１の出力端子７６ａおよび相補出力端子７６ｂに結線されている。また、Ｐ型ＭＯＳＦＥＴ７３ａ、７３ｃのソース端子は、電源線に接続されており、２個のＰ型ＭＯＳＦＥＴ７３ａ、７３ｃのドレイン端子は、Ｎ型ＭＯＳＦＥＴ７３ｂ、７３ｄのドレイン端子それぞれ接続され、Ｎ型ＭＯＳＦＥＴ７３ｂおよびＮ型ＭＯＳＦＥＴ７３ｄのソース端子がＧＮＤに接地されている。一方のＰ型ＭＯＳＦＥＴ７３ａまたはＰ型ＭＯＳＦＥＴ７３ｃのゲート端子は、それぞれ他方のＰ型ＭＯＳＦＥＴ７３ｃ、７３ａのドレイン端子とＮ型ＭＯＳＦＥＴ７３ｄ、７３ｂのドレイン端子との接続点に接続され、２個のＮ型ＭＯＳＦＥＴ７３ｂ、７３ｄのゲート端子がそれぞれ接続されているＰ型ＭＯＳＦＥＴ７３ａ、７３ｃのボディに接続されるとともに、ＳＯＩ−ＮＭＯＳパストランジスタネットワーク７１の出力端子７６ａまたは相補出力端子７６ｂに接続されている。それぞれのＰ型ＭＯＳＦＥＴ７３ａ、７３ｃのゲート端子の接続点がバッファ回路７３の出力端子または相補出力端子となる。
【００１８】
図２０Ａ、図２０Ｂに示すバッファ回路７２および７３は、部分空乏型のＳＯＩデバイスであるＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴのボディ電位を制御することによって、スレッショルド電圧を制御して貫通電流の抑制による消費電流の削減を図っている。
【００１９】
図２１は、ＳＯＩ（Ｓｉｌｉｃｏｎ ｏｎ Ｉｎｓｕｌａｔｏｒ）技術を用いたＣＭＯＳインバータの一例を示す。半導体基板９３上には、所定の膜厚の酸化膜９４が積層されており、その酸化膜９４中にＰ型ＭＯＳＦＥＴ９３ａおよびＮ型ＭＯＳＦＥＴ９３ｂが一定の間隔を置いて、各々の表面と酸化膜９４との表面が均一になるように形成されている。Ｐ型ＭＯＳＦＥＴ９３ａの形成部分には、ソース領域となるＰ型層９５およびドレイン領域となるＰ型層９７、Ｐ型層９５およびＰ型層９７間のチャネル部においてボディとなるＮ型層９６が、各々の表面と酸化膜９４との表面とが均一になるように形成され、Ｐ型ＭＯＳＦＥＴ９３ａの形成部分と一定の間隔を置いたＮ型ＭＯＳＦＥＴ９３ｂの形成部分には、ドレイン領域となるＮ型層９８およびのソース領域となるＮ型層１００、Ｎ型層９８およびＮ型層１００間のチャネル部においてボディとなるＰ型層９９が、各々の表面と酸化膜９４との表面とが均一になるように形成されている。Ｐ型ＭＯＳＦＥＴの形成部分およびＮ型ＭＯＳＦＥＴの形成部分ならびに酸化膜９４の表面上には、所定の膜厚の酸化膜１０３が積層され、Ｐ型ＭＯＳＦＥＴの形成部分のボディとなるＮ型層９６上の酸化膜１０３の内部には、Ｐ型ＭＯＳＦＥＴのゲート電極１０１が形成され、Ｎ型ＭＯＳＦＥＴの形成部分のボディとなるＰ型層９９上の酸化膜１０３の内部には、Ｎ型ＭＯＳＦＥＴのゲート電極１０２が形成されている。
【００２０】
このような、ＳＯＩ技術を用いたＣＭＯＳインバータの構造では、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴの各デバイスが酸化膜９４により半導体基板９３と一定の間隔を置いて分離されているので、バルクプロセスによりデバイス設計されたＣＭＯＳインバータに生じる大きな接合容量は発生しない。ＳＯＩ技術によるＭＯＳＦＥＴは、バルクプロセスによるＭＯＳＦＥＴに比較して、ＯＮ電流とＯＦＦ電流との比を大きくできるため、急峻なサブスレッショルド特性を有しており、低スレッショルド電圧での駆動および信号に対する応答時間の短縮が可能となる。このため、ＳＯＩ技術を用いたデバイスによりパストランジスタ論理回路を構成すると、低電圧駆動および高速動作が可能となる。
【００２１】
【発明が解決しようとする課題】
しかしながら、ＳＯＩ回路技術を用いたＭＯＳＦＥＴによって回路構成した図２０Ａに示すパストランジスタ論理回路のバッファ回路では、バルクプロセスを用いて設計されたＭＯＳＦＥＴによって構成された図１７のパストランジスタ論理回路と同様に、信号の遅延時間が長い、消費電流の低減ができない等の問題がある。また、ＳＯＩ回路技術を用いたＭＯＳＦＥＴによって回路構成した図２０Ｂに示すパストランジスタ論理回路のバッファ回路回路では、ボディ制御ＰＭＯＳフィードバック型バッファ回路の回路動作により反転レベルを越えた信号がプルアップされるために、貫通電流を抑制することにより消費電流の削減効果はあるが、多段接続されたパストランジスタネットワークにおける信号の遅延による信号波形の鈍りを改善することはできない。
【００２２】
本発明は、このような課題を解決するものであり、その目的は、パストランジスタ論理回路での信号伝搬における信号波形の鈍りを抑制し遅延時間の短縮を図る半導体集積回路を提供することである。
【００２３】
【課題を解決するための手段】
本発明の半導体集積回路は、半導体基板上に絶縁層膜が積層されて、該絶縁層膜に複数の論理素子が直列または並列に多段接続されており、該多段接続された論理素子の出力がバッファ回路を介して出力される半導体集積回路であって、前記論理素子がそれぞれＳＯＩ構造のＮ型ＭＯＳＦＥＴであり、前記多段接続された論理素子が、複数段に接続された２つの部分に分割されて、分割された各部分の間にバッファ回路が接続されており、該バッファ回路が、前記絶縁層膜にそれぞれ形成されたＳＯＩ構造のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとから形成される１つのＣＭＯＳインバータのみによって構成されており、前記ＣＭＯＳインバータのＰ型ＭＯＳＦＥＴのスレッショルド電圧が、他のＭＯＳＦＥＴのスレッショルド電圧よりも高い電圧値に設定されていることを特徴とする。
【００２４】
また、本発明の半導体集積回路は、半導体基板上に絶縁層膜が積層されて、該絶縁層膜に複数の論理素子が直列または並列に多段接続されており、該多段接続された論理素子の出力がバッファ回路を介して出力される半導体集積回路であって、前記論理素子がそれぞれＳＯＩ構造のＰ型ＭＯＳＦＥＴであり、前記多段接続された論理素子が、複数段に接続された２つの部分に分割されて、分割された各部分の間にバッファ回路が接続されており、該バッファ回路が、前記絶縁層膜にそれぞれ形成されたＳＯＩ構造のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとから形成される１つのＣＭＯＳインバータのみによって構成されており、前記ＣＭＯＳインバータのＮ型ＭＯＳＦＥＴのスレッショルド電圧が、他のＭＯＳＦＥＴのスレッショルド電圧よりも高い電圧値に設定されていることを特徴とする。
【００２５】
また、本発明の半導体集積回路は、半導体基板上に絶縁層膜が積層されて、該絶縁層膜に複数の論理素子が直列または並列に多段接続されており、該多段接続された論理素子の出力がバッファ回路を介して出力される半導体集積回路であって、前記論理素子がＳＯＩ構造のＮ型ＭＯＳＦＥＴであり、前記多段接続された論理素子が、複数段に接続された２つの部分に分割されて、分割された各部分の間にバッファ回路が接続されており、該バッファ回路が、前記絶縁層膜にそれぞれ形成されたＳＯＩ構造のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとから形成される１つのＣＭＯＳインバータと、前記絶縁層膜にそれぞれ形成されたＳＯＩ構造のプルアップ用Ｐ型ＭＯＳＦＥＴとによって構成されており、該プルアップ用Ｐ型ＭＯＳＦＥＴのソース端子が電源に接続され、該プルアップ用Ｐ型ＭＯＳＦＥＴのドレイン端子およびゲート端子がそれぞれ前記ＣＭＯＳインバータの入力端子および出力端子に接続されていることを特徴とする。
【００２６】
前記ＣＭＯＳインバータのＰ型ＭＯＳＦＥＴのスレッショルド電圧が、他のＭＯＳＦＥＴのスレッショルド電圧よりも高い電圧値に設定されていてもよい。
【００２７】
また、本発明の半導体集積回路は、半導体基板上に絶縁層膜が積層され、該絶縁層膜に複数の論理素子が直列または並列に多段接続されており、該多段接続された論理素子の出力がバッファ回路を介して出力される半導体集積回路であって、前記論理素子がＳＯＩ構造のＰ型ＭＯＳＦＥＴであり、前記多段接続された論理素子が、複数段に接続された２つの部分に分割されて、分割された各部分の間にバッファ回路が接続されており、該バッファ回路が、前記絶縁層膜にそれぞれ形成されたＳＯＩ構造のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとから形成される１つのＣＭＯＳインバータと、前記絶縁層膜に形成されたＳＯＩ構造のプルダウン用Ｎ型ＭＯＳＦＥＴとによって構成されており、該プルダウン用Ｎ型ＭＯＳＦＥＴのソース端子がＧＮＤ線に接続され、該プルダウン用Ｎ型ＭＯＳＦＥＴのドレイン端子およびゲート端子がそれぞれ前記ＣＭＯＳインバータの入力端子および出力端子に接続されていることを特徴とする。
【００２８】
前記ＣＭＯＳインバータのＮ型ＭＯＳＦＥＴのスレッショルド電圧が、他のＭＯＳＦＥＴのスレッショルド電圧よりも高い電圧値に設定されていてもよい。
【００２９】
また、本発明の半導体集積回路は、半導体基板上に絶縁層膜が積層され、該絶縁層膜に複数の論理素子が直列または並列に多段接続されており、該多段接続された論理素子の出力がバッファ回路を介して出力される半導体集積回路であって、前記論理素子が、それぞれ、ＳＯＩ構造のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとから形成されるＣＭＯＳ伝送ゲートであり、前記多段接続された論理素子が、複数段に接続された２つの部分に分割されて、分割された各部分の間にバッファ回路が接続されており、該バッファ回路が、前記絶縁層膜にそれぞれ形成されたＳＯＩ構造のＰ型ＭＯＳＦＥＴとＮ型ＭＯＳＦＥＴとから形成される１つのＣＭＯＳインバータを有することを特徴とする。
【００３０】
前記ＣＭＯＳインバータのＰ型ＭＯＳＦＥＴのスレッショルド電圧が、他のＭＯＳＦＥＴのスレッショルド電圧よりも高い電圧値に設定されていてもよい。
【００３１】
前記ＣＭＯＳインバータのＮ型ＭＯＳＦＥＴのスレッショルド電圧が、他のＭＯＳＦＥＴのスレッショルド電圧よりも高い電圧値に設定されていてもよい。
【００３２】
前記ＣＭＯＳインバータには、ＳＯＩ構造のプルアップ用Ｐ型ＭＯＳＦＥＴが設けられていてもよい。
【００３３】
前記ＣＭＯＳインバータには、ＳＯＩ構造のプルダウン用Ｎ型ＭＯＳＦＥＴが設けられていてもよい。
前記バッファ回路は、前記ＣＭＯＳインバータに直列接続された第２のＣＭＯＳインバータをさらに有する非反転バッファ回路であってもよい。
【００３４】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態を説明する。
【００３５】
図１は、本発明の実施形態であるパストランジスタ論理回路を示す。本発明のパストランジスタ論理回路は、第１パストランジスタネットワーク８ａと第１パストランジスタネットワーク８ａに接続された第１バッファ回路１０と、第２パストランジスタネットワーク８ｂと第２パストランジスタネットワーク８ｂに接続された第２バッファ回路１１とを有しており、第１バッファ回路１０の出力端子と第２パストランジスタネットワーク８ｂの入力端子とが直列接続されている。
第１パストランジスタネットワーク８ａおよび第２パストランジスタネットワーク８ｂは、それぞれ論理演算を行うＮ型ＭＯＳＦＥＴ１ｍ〜３ｍおよびＮ型ＭＯＳＦＥＴ４ｍ〜６ｍが３段に直列接続されたＳＰＬ（シングルレール・パストランジスタ・ロジック）回路によって、構成されている。
【００３６】
第１パストランジスタネットワーク８ａを構成する各Ｎ型ＭＯＳＦＥＴ１ｍ〜３ｍの接続は、隣接するＮ型ＭＯＳＦＥＴの一方のドレイン端子と他方のソース端子とが接続されており、３段目のＮ型ＭＯＳＦＥＴ３ｍのドレイン端子が第１バッファ回路１０の入力端子に接続されている。第１パストランジスタネットワーク８ａの制御用入力端子１〜３は、それぞれＮ型ＭＯＳＦＥＴ１ｍ〜３ｍのゲート端子に接続されており、入力端子７は、Ｎ型ＭＯＳＦＥＴ１ｍのソース端子に接続されている。第１パストランジスタネットワーク８ａの入力端子７より入力された信号は、制御用入力端子１〜３に印加される信号に基づいて、第１パストランジスタネットワーク８ａ内で所定の論理演算が行われ、Ｎ型ＭＯＳＦＥＴ３ｍのドレイン端子より論理演算信号が出力され、第１バッファ回路１０の入力端子へ入力され第１バッファ回路１０内で増幅および波形整形等の処理をされて、第１バッファ回路１０の出力端子から第２パストランジスタネットワーク８ｂの入力端子へ出力される。
【００３７】
第１バッファ回路１０の出力端子から出力された論理演算信号は、第２パストランジスタネットワーク８ｂの入力端子であるＮ型ＭＯＳＦＥＴ４ｍのソース端子に入力される。第２パストランジスタネットワーク８ｂを構成する各Ｎ型ＭＯＳＦＥＴ４ｍ〜６ｍの接続は、第１パストランジスタネットワーク８ａと同様に、隣接するＮ型ＭＯＳＦＥＴの一方のドレイン端子と他方のソース端子とが接続されており、３段目のＮ型ＭＯＳＦＥＴ６ｍのドレイン端子が第２バッファ回路１１の入力端子に接続されている。第２パストランジスタネットワーク８ｂを構成する各Ｎ型ＭＯＳＦＥＴ４ｍ〜６ｍのゲート端子が第２パストランジスタネットワーク８ｂの制御用入力端子４〜６になっている。第２パストランジスタネットワーク８ｂのＮ型ＭＯＳＦＥＴ４ｍのソース端子より入力された第１パストランジスタネットワーク８ａからの論理演算信号は、制御用入力端子４〜６に印加される信号に基づいて、さらに、第２パストランジスタネットワーク８ｂ内で所定の論理演算が行われ、Ｎ型ＭＯＳＦＥＴ６ｍのドレイン端子より論理演算信号が第２バッファ回路１１の入力端子へ入力され第２バッファ回路１１内でさらに増幅および波形整形等の処理をされて、第２バッファ回路１１の出力端子９から外部回路へ出力される。
【００３８】
図２は、図１の第１バッファ回路１０、第２バッファ回路１１の具体例を示す。図２のバッファ回路は、ＳＯＩ技術を用いて形成されたＰ型ＭＯＳＦＥＴ８ｍおよびＮ型ＭＯＳＦＥＴ７ｍを有するＣＭＯＳインバータである。Ｐ型ＭＯＳＦＥＴ８ｍのソース端子は、電源線１２に接続され、Ｐ型ＭＯＳＦＥＴ８ｍのドレイン端子およびゲート端子は、それぞれＮ型ＭＯＳＦＥＴ７ｍのドレイン端子およびゲート端子に接続されており、Ｎ型ＭＯＳＦＥＴ７ｍのソース端子は、ＧＮＤ線１３に接地されている。そして、Ｐ型ＭＯＳＦＥＴ８ｍおよびＮ型ＭＯＳＦＥＴ７ｍのゲート端子およびドレイン端子が、それぞれ入力端子１４、出力端子１５に対応している。また、Ｐ型ＭＯＳＦＥＴ８ｍおよびＮ型ＭＯＳＦＥＴ７ｍは、ＳＯＩ技術を用いて形成されており、急峻なサブスレッショルド特性を有しており、この結果、スレッショルド電圧を低下させて、Ｐ型ＭＯＳＦＥＴ８ｍおよびＮ型ＭＯＳＦＥＴ７ｍの低電圧駆動が可能となる。
【００３９】
図３は、図１に示すパストランジスタ論理回路の第１バッファ回路１０，第２バッファ回路１１における入出力電圧の遅延特性を示すグラフであり、横軸に時間および縦軸に入出力電圧値を表示している。図３のグラフにおける入力電圧Ｉｎ−１０は、第１パストランジスタネットワーク８ａの入力端子７へ入力されたＬＯＷレベルからＨＩＧＨレベルへ周期的に変化する信号電圧が３段直列接続されたＮ型ＭＯＳＦＥＴ１ｍ〜３ｍを通過して第１バッファ回路１０の入力端子へ入力される入力電圧、出力電圧Ｏｕｔ−１０は、第１バッファ回路１０の出力端子より出力される出力電圧である。入力電圧Ｉｎ−１０は、時間経過とともに、ＧＮＤレベルより電源電圧Ｖｄｄに向かって増加し、それに対して出力電圧Ｏｕｔ−１０は、第１バッファ回路１０のＣＭＯＳインバータによって反転され電源電圧ＶｄｄよりＯＦＦ状態となる電圧値まで低下する。
【００４０】
この場合、第１パストランジスタネットワーク８ａは、Ｎ型ＭＯＳＦＥＴ１ｍ〜３ｍにより形成されているので、第１バッファ回路１０の入力電圧がＬＯＷレバルからＨＩＧＨレベルに変化する時、電圧レベルは、電源電圧Ｖｄｄの電位まで上昇せず、電源電圧ＶｄｄからＮ型ＭＯＳＦＥＴ１ｍ〜３ｍのスレッショルド電圧分だけ低下した電圧レベルまでしか達しない。時間経過とともに、入力電圧値は上昇し、Ｎ型ＭＯＳＦＥＴ１ｍ〜３ｍのドレイン端子−ソース端子間電圧およびゲート端子−ソース端子間電圧が低くなるために、Ｎ型ＭＯＳＦＥＴ１ｍ〜３ｍの増幅度はオフ領域（飽和領域）に近づき、第１バッファ回路１０の入力電圧がＬＯＷレベルからＨＩＧＨレベルに変化する立ち上がりの傾きは緩くなる。この時、第１パストランジスタネットワーク８ａのＮ型ＭＯＳＦＥＴ１ｍ〜３ｍは、３段直列接続であり、図１７に示す従来のパストランジスタネットワーク８０が６段直列接続であることから、従来のパストランジスタネットワーク８０に比較して信号の遅延時間は短くなり、第１バッファ回路１０の入力電圧がＬＯＷレベルからＨＩＧＨレベルに変化する立ち上がりの傾きへの影響は緩和される。この入力電圧Ｉｎ−１０が第１バッファ回路１０に入力され、第１バッファ回路１０の出力端子から出力電圧Ｏｕｔ−１０が出力される。出力電圧Ｏｕｔ−１０は、第１バッファ回路１０により波形整形されているため急峻な過渡特性を示す。
【００４１】
さらに、出力電圧Ｏｕｔ−１０は、第２パストランジスタネットワーク８ｂのＮ型ＭＯＳＦＥＴ４ｍのソース端子７へ入力され、ＨＩＧＨレベルからＬＯＷレベルへ変化する信号電圧が３段直列接続されたＮ型ＭＯＳＦＥＴ４ｍ〜６ｍを通過して、第２バッファ回路１１の入力端子に入力電圧Ｉｎ−１１として入力される。ここで、Ｎ型ＭＯＳＦＥＴ４ｍ〜６ｍは、ソース端子（入力）からドレイン端子（出力）へ信号電圧が伝達されるため、入出力前後において、出力電圧Ｏｕｔ−１０の信号電圧は、信号電圧の反転が起こらず同相状態で伝達されるとともに、ＨＩＧＨレベルからＬＯＷレベルへに変化するために、ゲート端子−ソース端子間電圧の変化が起こらず、ＨＩＧＨレベルからＬＯＷレベルに変化する立ち下がりの傾きは緩くならない。この結果、入力電圧Ｉｎ−１１は、出力電圧Ｏｕｔ−１０がＮ型ＭＯＳＦＥＴ４ｍ〜６ｍを通過分の遅延による信号電圧波形の鈍りはあるが、出力電圧Ｏｕｔ−１０と同相状態で第２バッファ回路１１へ入力される。そして、入力電圧Ｉｎ−１１は、第２バッファ回路１１において、増幅、波形整形等を施され、急峻な立ち上がり特性を有する出力電圧Ｏｕｔ−１１として、外部回路へ出力される。
【００４２】
したがって、図１に示すパストランジスタ論理回路は、図１７に示す従来の６段直列接続のＮ型ＭＯＳＦＥＴ６１ｍ〜６６ｍを有するパストランジスタ論理回路と比較して、３段直列接続のＮ型ＭＯＳＦＥＴ１ｍ〜３ｍと３段直列接続のＮ型ＭＯＳＦＥＴ４ｍ〜６ｍとの中間に第１バッファ回路１０を挿入することによって、第２バッファ回路１１から出力される信号電圧の立ち上がりおよび立ち下がりが急峻となり、信号電圧波形の過渡特性である信号電圧波形の鈍りが改善できる。これにより、図１に示すパストランジスタ論理回路では、信号電圧の遅延時間の短縮による信号伝搬の高速化および貫通電流の抑制による消費電流の低減が可能となる。
【００４３】
このように、パストランジスタ論理回路では、Ｎ型ＭＯＳＦＥＴ等が多段接続されて使用されるパストランジスタネットワークにおいて、各デバイスの特性を考慮して、適宜、所定の段数毎にバッファ回路を挿入することにより、信号電圧の伝搬特性の改善および消費電流の低減が可能となる。
【００４４】
尚、本発明のパストランジスタ論理回路を構成するＰ型ＭＯＳＦＥＴ８ｍ、Ｎ型ＭＯＳＦＥＴ１ｍ〜７ｍ等の各デバイスは、ＳＯＩ技術によるＳＯＩ構造を有しており、ＣＭＯＳインバータで構成されるバッファ回路の負荷容量となるソース領域およびドレイン領域の接合容量が非常に小さくなるために、出力電圧波形が立ち上がりおよび立ち下がりの急峻な過渡特性を持っており、信号伝搬の高速化および消費電流の低減が可能となるとともに、バルクプロセスにおいて必要なＰ型ウェル層およびＮ型ウェル層が不要となり、従来のバルク構造に比較してバッファ回路を追加しても基板上の占有面積の増加を最小に抑えることができる。
【００４５】
図４は、図１のパストランジスタ論理回路を構成する第１バッファ回路１０、第２バッファ回路１１の第２に実施形態である。図４のバッファ回路２は、ＳＯＩ技術を用いて形成された高スレッショルド電圧のＰ型ＭＯＳＦＥＴ１３ｍおよびＳＯＩ技術を用いて形成されたＮ型ＭＯＳＦＥＴ１４ｍを有するＣＭＯＳインバータと、プルアップ用Ｐ型ＭＯＳＦＥＴ１５ｍとによって構成されている。Ｐ型ＭＯＳＦＥＴ１３ｍのソース端子は、電源線２２に接続され、Ｐ型ＭＯＳＦＥＴ１３ｍのドレイン端子およびゲート端子は、それぞれＮ型ＭＯＳＦＥＴ１４ｍのドレイン端子およびゲート端子に接続されており、Ｎ型ＭＯＳＦＥＴ１４ｍのソース端子は、ＧＮＤ線２３に接地されている。そして、Ｐ型ＭＯＳＦＥＴ１３ｍおよびＮ型ＭＯＳＦＥＴ１４ｍのゲート端子およびドレイン端子が、それぞれ入力端子２４、出力端子２５に対応する。Ｐ型ＭＯＳＦＥＴ１５ｍのソース端子は、電源線２２に接続され、Ｐ型ＭＯＳＦＥＴ１５ｍのゲート端子およびドレイン端子はそれぞれ出力端子２５、入力端子２４に接続される。また、Ｐ型ＭＯＳＦＥＴ１３ｍが高スレッショルド電圧であるというのは、ＳＯＩ技術を用いて形成された他のＭＯＳＦＥＴのスレッショルド電圧と比較してのことであり、バルクプロセス用いて形成されたＭＯＳＦＥＴのスレッショルド電圧と比べると非常に低い電圧である。
【００４６】
図５は、図４のバッファ回路２が図１の第１バッファ回路１０に使用された場合の入出力電圧の遅延特性を示すグラフであり、横軸に時間および縦軸に入出力電圧値を表示している。図５のグラフにおける入力電圧Ｉｎ−２は、第１パストランジスタネットワーク８ａの入力端子７に入力されたＬＯＷレベルからＨＩＧＨレベルへ周期的に変化する信号電圧が３段直列接続されたＮ型ＭＯＳＦＥＴを通過してバッファ回路２の入力端子２５へ入力される入力電圧、出力電圧Ｏｕｔ−２はバッファ回路２の出力端子２５より出力される出力電圧である。時間経過とともに、入力電圧Ｉｎ−２は、ＧＮＤレベルから電源電圧Ｖｄｄに向かって増加し、それに対して出力電圧Ｏｕｔ−２は、ＣＭＯＳインバータによって反転され電源電圧ＶｄｄよりＯＦＦ状態となる電圧値まで低下する。
【００４７】
この場合、第１パストランジスタネットワーク８ａは、Ｎ型ＭＯＳＦＥＴ１ｍ〜３ｍにより形成されているので、バッファ回路２の入力電圧がＬＯＷレベルからＨＩＧＨレベルに変化する時、電圧レベルは、電源電圧Ｖｄｄの電位まで上昇せず、電源電圧ＶｄｄからＮ型ＭＯＳＦＥＴ１ｍ〜３ｍのスレッショルド電圧分だけ低下した電圧レベルまでしか達しない。時間経過とともに、入力電圧Ｉｎ−２は上昇し、Ｎ型ＭＯＳＦＥＴ１ｍ〜３ｍのドレイン端子−ソース端子間電圧およびゲート端子−ソース端子間電圧が低くなるために、Ｎ型ＭＯＳＦＥＴ１ｍ〜３ｍの増幅度はオフ領域（飽和領域）に近づき、バッファ回路２の入力電圧がＬＯＷレベルからＨＩＧＨレベルに変化する立ち上がりの傾きは緩くなる。さらに、時間が経過し、入力電圧Ｉｎ−２が入力電圧値Ｖｉ２、時間がｔ２になると、バッファ回路２のＣＭＯＳインバータの出力端子２５から入力電圧値を反転させた出力電圧値Ｖｏ２が出力される。そして、出力電圧値Ｖｏ２が電源電圧Ｖｄｄに対してＰ型ＭＯＳＦＥＴ１５ｍのスレッショルド電圧に相当する電圧値だけ低い値であればＰ型ＭＯＳＦＥＴ１５ｍは、ＯＮ状態となり、入力電圧Ｉｎ−２を電源電圧Ｖｄｄまで引き上げる（プルアップする）。この入力電圧Ｉｎ−２がバッファ回路２に入力されバッファ回路２の出力端子２５より出力電圧Ｏｕｔ−２が出力される。
【００４８】
したがって、図４のバッファ回路２は、Ｐ型ＭＯＳＦＥＴ１５ｍの入力電圧値を電源電圧Ｖｄｄまで引き上げるプルアップ効果により、貫通電流の抑制による消費電流の低減および信号電圧波形の過渡特性である信号電圧波形の鈍りが改善でき遅延時間の短縮が可能となる。
【００４９】
尚、本実施形態においては、Ｐ型ＭＯＳＦＥＴ１３ｍの高スレッショルド電圧によるカットオフ特性により、バッファ回路２と電源電圧間にトランジスタを挿入し、スタンバイ時にバッファ回路２を強制的にＯＦＦにする制御であるスタンバイモードの設定をしなくても、信号変化がない時のリーク電流の抑制も可能となる。
【００５０】
図６は、図１のパストランジスタ論理回路を構成する第１バッファ回路１０、第２バッファ回路１１の第３の実施形態である。図６のバッファ回路３は、ＳＯＩ技術を用いて形成された高スレッショルド電圧のＰ型ＭＯＳＦＥＴ１６ｍおよびＳＯＩ技術を用いて形成されたＮ型ＭＯＳＦＥＴ１７ｍを有するＣＭＯＳインバータにより構成されている。Ｐ型ＭＯＳＦＥＴ１６ｍのソース端子は、電源線２６に接続され、Ｐ型ＭＯＳＦＥＴ１６ｍのドレイン端子およびゲート端子は、それぞれＮ型ＭＯＳＦＥＴ１７ｍのドレイン端子およびゲート端子に接続されており、Ｎ型ＭＯＳＦＥＴ１７ｍのソース端子は、ＧＮＤ線２７に接地されている。そして、Ｐ型ＭＯＳＦＥＴ１６ｍおよびＮ型ＭＯＳＦＥＴ１７ｍのゲート端子およびドレイン端子が、それぞれ入力端子２８、出力端子２９に対応する。
【００５１】
図７は、図６のバッファ回路３が図１の第１バッファ回路１０に使用された場合の入出力電圧の遅延特性を示すグラフであり、横軸に時間および縦軸に入出力電圧値を表示している。図７のグラフにおける入力電圧Ｉｎ−３は、第１パストランジスタネットワーク８ａの入力端子７に入力されたＬＯＷレベルからＨＩＧＨレベルへ周期的に変化する信号電圧が３段直列接続されたＮ型ＭＯＳＦＥＴを通過してバッファ回路３の入力端子２８へ入力される入力電圧、出力電圧Ｏｕｔ−３はバッファ回路３の出力端子２９より出力される出力電圧である。時間経過とともに、入力電圧Ｉｎ−３は、ＧＮＤレベルから電源電圧Ｖｄｄに向かって増加し、それに対して出力電圧Ｏｕｔ−３は、ＣＭＯＳインバータによって反転され電源電圧ＶｄｄよりＯＦＦ状態となる電圧値まで低下する。
【００５２】
この場合、第１パストランジスタネットワーク８ａは、Ｎ型ＭＯＳＦＥＴ１ｍ〜３ｍにより形成されているので、バッファ回路３の入力電圧がＬＯＷレベルからＨＩＧＨレベルに変化する時、電圧レベルは、電源電圧Ｖｄｄの電位まで上昇せず、電源電圧ＶｄｄからＮ型ＭＯＳＦＥＴ１ｍ〜３ｍのスレッショルド電圧分だけ低下した電圧レベルまでしか達しない。入力電圧Ｉｎ−３は上昇し、時間経過とともに、Ｎ型ＭＯＳＦＥＴ１ｍ〜３ｍのドレイン端子−ソース端子間電圧およびゲート端子−ソース端子間電圧が低くなるために、Ｎ型ＭＯＳＦＥＴ１ｍ〜３ｍの増幅度はオフ領域（飽和領域）に近づき、バッファ回路３の入力電圧がＬＯＷレベルからＨＩＧＨレベルに変化する立ち上がりの傾きは緩くなる。ここで、Ｐ型ＭＯＳＦＥＴ１６ｍは、高スレッショルド電圧であるので、入力電圧Ｉｎ−３が電源電圧ＶｄｄからＮ型ＭＯＳＦＥＴのスレッショルド電圧分だけ低下した電圧レベルまでしか達しない場合でも、この入力電圧Ｉｎ−３は、電源電圧ＶｄｄからＰ型ＭＯＳＦＥＴ１６ｍの高スレッショルド電圧だけ低い電圧レベルを越えるので、Ｐ型ＭＯＳＦＥＴ１６ｍは、完全にＯＦＦ状態となり、バッファ回路３における貫通電流が抑制され消費電流が低減できる。
【００５３】
また、本実施形態においても、Ｐ型ＭＯＳＦＥＴ１６ｍの高スレッショルド電圧によるカットオフ特性により、バッファ回路３と電源電圧間にトランジスタを挿入し、スタンバイ時にバッファ回路３を強制的にＯＦＦにする制御であるスタンバイモードの設定をしなくても、信号変化がない時のリーク電流の抑制も可能となる。
【００５４】
以上、パストランジスタ論理回路を構成する第１パストランジスタネットワーク８ａ、第２パストランジスタネットワーク８ｂおいて、第１パストランジスタネットワーク８ａ、第２パストランジスタネットワーク８ｂをＮ型ＭＯＳＦＥＴにより構成する例を説明したが、このＮ型ＭＯＳＦＥＴをＰ型ＭＯＳＦＥＴに代えて第１パストランジスタネットワーク８ａ、第２パストランジスタネットワーク８ｂを構成しても、Ｎ型ＭＯＳＦＥＴを使用する場合と同様に、バッファ回路の挿入によってパストランジスタ論理回路における信号の伝搬特性の改善および消費電流の低減が可能となる。
【００５５】
第１パストランジスタネットワーク８ａ、第２パストランジスタネットワーク８ｂをＰ型ＭＯＳＦＥＴにより構成する場合には、Ｎ型ＭＯＳＦＥＴの場合と電圧関係が反転しているために、Ｎ型ＭＯＳＦＥＴとは逆に入力信号電圧がＬＯＷレベルになる時の電圧レベルの伝搬がクリティカルな状態になり、ＬＯＷレベルの入力信号電圧がＧＮＤレベルまで低下せず、Ｐ型ＭＯＳＦＥＴのスレッショルド電圧だけＧＮＤレベルから高い電圧値までしか達しない。これについては、バッファ回路を追加することと、バッファ回路の構成デバイスの組み合わせを変更することによって、第１パストランジスタネットワーク８ａ、第２パストランジスタネットワーク８ｂをＮ型ＭＯＳＦＥＴにより構成する場合と同様の効果が得られる。
【００５６】
図８は、図１のパストランジスタ論理回路を構成する第１パストランジスタネットワーク８ａ、第２パストランジスタネットワーク８ｂのＮ型ＭＯＳＦＥＴをＰ型ＭＯＳＦＥＴに置き換えた場合の第１バッファ回路１０、第２バッファ回路１１の第４の実施形態である。図８のバッファ回路４は、ＳＯＩ技術を用いて形成されたＰ型ＭＯＳＦＥＴ１８ｍおよびＳＯＩ技術を用いて形成された高スレッショルド電圧Ｎ型ＭＯＳＦＥＴ１９ｍを有するＣＭＯＳインバータとプルダウン用Ｎ型ＭＯＳＦＥＴ２０ｍとによって構成されている。Ｐ型ＭＯＳＦＥＴ１８ｍのソース端子は、電源線３０に接続され、Ｐ型ＭＯＳＦＥＴ１８ｍのドレイン端子およびゲート端子は、それぞれＮ型ＭＯＳＦＥＴ１９ｍのドレイン端子およびゲート端子に接続されており、Ｎ型ＭＯＳＦＥＴ１９ｍのソース端子は、ＧＮＤ線３１に接地されている。そして、Ｐ型ＭＯＳＦＥＴ１８ｍおよびＮ型ＭＯＳＦＥＴ１９ｍのゲート端子およびドレイン端子が、それぞれ入力端子３２、出力端子３３に対応する。Ｎ型ＭＯＳＦＥＴ２０ｍのソース端子は、ＧＮＤ線３１に接続され、Ｎ型ＭＯＳＦＥＴ２０ｍのゲート端子およびドレイン端子はそれぞれ出力端子３３、入力端子３２に接続される。
【００５７】
図９は、図８のバッファ回路４が図１の第１バッファ回路１０に使用された場合の入出力電圧の遅延特性を示すグラフであり、横軸に時間および縦軸に入出力電圧値を表示している。図９のグラフにおける入力電圧Ｉｎ−４は、第１パストランジスタネットワーク８ａの入力端子７に入力されたＨＩＧＨレベルからＬＯＷレベルへ周期的に変化する信号電圧が３段直列接続されたＰ型ＭＯＳＦＥＴを通過してバッファ回路４の入力端子３２へ入力される入力電圧、出力電圧Ｏｕｔ−４はバッファ回路４の出力端子３３より出力される出力電圧である。入力電圧Ｉｎ−４は、時間経過とともに、電源電圧ＶｄｄよりＯＦＦ状態となる電圧値まで低下し、それに対して出力電圧Ｏｕｔ−４は、ＣＭＯＳインバータによって反転されＯＦＦ状態となる電圧値から電源電圧Ｖｄｄに向かって増加する。
【００５８】
この場合、第１パストランジスタネットワーク８ａは、Ｐ型ＭＯＳＦＥＴにより形成されているので、バッファ回路４の入力電圧がＨＩＧＨレベルからＬＯＷレベルに変化する時、ＬＯＷレベルの入力電圧値は、ＧＮＤレベルまで低下せず、Ｐ型ＭＯＳＦＥＴのスレッショルド電圧だけＧＮＤレベルから高い電圧値までしか達しない。入力電圧Ｉｎ−４は上昇し、時間経過とともに、Ｐ型ＭＯＳＦＥＴのドレイン端子−ソース端子間電圧およびゲート端子−ソース端子間電圧が低くなるために、Ｐ型ＭＯＳＦＥＴの増幅度はオフ領域（飽和領域）に近づき、バッファ回路４の入力電圧がＨＩＧＨレベルからＬＯＷレベルに変化する立ち下がりの傾きは緩くなる。
さらに、時間が経過し、バッファ回路４のＣＭＯＳインバータの出力端子３３から入力電圧値を反転させた出力電圧Ｏｕｔ−４が出力され、出力電圧Ｏｕｔ−４がＧＮＤレベルに対してＮ型ＭＯＳＦＥＴ２０ｍのスレッショルド電圧に相当する電圧値より高い値であればＮ型ＭＯＳＦＥＴ２０ｍは、ＯＮ状態となり、入力電圧Ｉｎ−４をＧＮＤレベルまで引き下げる（プルダウンする）。この入力電圧Ｉｎ−４がバッファ回路４に入力されバッファ回路４の出力端子３３より出力電圧として出力電圧Ｏｕｔ−４が出力される。
【００５９】
したがって、図８のバッファ回路４は、Ｎ型ＭＯＳＦＥＴ２０ｍの入力電圧値をＧＮＤレベルまで引き下げるプルダウン効果により、貫通電流の抑制による消費電流の低減および信号電圧波形の過渡特性である信号電圧波形の鈍りが改善でき遅延時間の短縮が可能となる。
【００６０】
尚、本実施形態においては、Ｎ型ＭＯＳＦＥＴ１９ｍの高スレッショルド電圧によるカットオフ特性により、バッファ回路４と電源電圧間にトランジスタを挿入し、スタンバイ時にバッファ回路４を強制的にＯＦＦにする制御であるスタンバイモードの設定をしなくても、信号変化がない時のリーク電流の抑制も可能となる。
【００６１】
図１０は、図１のパストランジスタ論理回路を構成する第１パストランジスタネットワーク８ａ、第２パストランジスタネットワーク８ｂのＮ型ＭＯＳＦＥＴをＰ型ＭＯＳＦＥＴに置き換えた場合の第１バッファ回路１０、第２バッファ回路１１の第５の実施形態である。図１０のバッファ回路５は、ＳＯＩ技術を用いて形成されたＰ型ＭＯＳＦＥＴ２１ｍおよびＳＯＩ技術を用いて形成された高スレッショルド電圧Ｎ型ＭＯＳＦＥＴ２２ｍを有するＣＭＯＳインバータによって構成されている。Ｐ型ＭＯＳＦＥＴ２１ｍのソース端子は、電源線３４に接続され、Ｐ型ＭＯＳＦＥＴ２１ｍのドレイン端子およびゲート端子は、それぞれＮ型ＭＯＳＦＥＴ２２ｍのドレイン端子およびゲート端子に接続されており、Ｎ型ＭＯＳＦＥＴ２２ｍのソース端子は、ＧＮＤ線３５に接地されている。そして、Ｐ型ＭＯＳＦＥＴ２１ｍおよびＮ型ＭＯＳＦＥＴ２２ｍのゲート端子およびドレイン端子が、それぞれ入力端子３６、出力端子３７に対応する。
【００６２】
図１１は、図１０のバッファ回路５が図１の第１バッファ回路１０に使用された場合の入出力電圧の遅延特性を示すグラフであり、横軸に時間および縦軸に入出力電圧値を表示している。図１１のグラフにおける入力電圧Ｉｎ−５は、第１パストランジスタネットワーク８ａの入力端子７に入力されたＨＩＧＨレベルからＬＯＷレベルへ周期的に変化する信号電圧が３段直列接続されたＰ型ＭＯＳＦＥＴを通過してバッファ回路５の入力端子３６へ入力される入力電圧、出力電圧Ｏｕｔ−５はバッファ回路５の出力端子３７より出力される出力電圧である。時間経過とともに、入力電圧Ｉｎ−５は、電源電圧ＶｄｄよりＯＦＦ状態となる電圧値まで低下し、それに対して出力電圧Ｏｕｔ−５は、ＣＭＯＳインバータによって反転されＯＦＦ状態となる電圧値から電源電圧Ｖｄｄに向かって増加する。
【００６３】
この場合、第１パストランジスタネットワーク８ａは、Ｐ型ＭＯＳＦＥＴにより形成されているので、バッファ回路５の入力電圧がＨＩＧＨレベルからＬＯＷレベルに変化する時、ＬＯＷレベルの入力電圧値は、ＧＮＤレベルまで低下せず、Ｐ型ＭＯＳＦＥＴのスレッショルド電圧だけＧＮＤレベルから高い電圧値までしか達しない。時間経過とともに、入力電圧Ｉｎ−４は上昇し、Ｐ型ＭＯＳＦＥＴのドレイン端子−ソース端子間電圧およびゲート端子−ソース端子間電圧が低くなるために、Ｐ型ＭＯＳＦＥＴの増幅度はオフ領域（飽和領域）に近づき、バッファ回路５の入力電圧がＨＩＧＨレベルからＬＯＷレベルに変化する立ち下がりの傾きは緩くなる。ここで、Ｎ型ＭＯＳＦＥＴ２２ｍは、高スレッショルド電圧であるので、入力電圧Ｉｎ−５がＧＮＤレベルからＰ型ＭＯＳＦＥＴのスレッショルド電圧だけＧＮＤレベルから高い電圧値までしか達しない場合でも、
この入力電圧Ｉｎ−５は、ＧＮＤレベルからＮ型ＭＯＳＦＥＴ２２ｍの高スレッショルド電圧以下の電圧値となるために、Ｎ型ＭＯＳＦＥＴ２２ｍは、完全にＯＦＦ状態となり、バッファ回路５における貫通電流が抑制され消費電流が低減できる。
【００６４】
また、本実施形態においても、Ｎ型ＭＯＳＦＥＴ２２ｍの高スレッショルド電圧によるカットオフ特性により、バッファ回路５と電源電圧間にトランジスタを挿入し、スタンバイ時にバッファ回路５を強制的にＯＦＦにする制御であるスタンバイモードの設定をしなくても、信号変化がない時のリーク電流の抑制も可能となる。
【００６５】
次に、図１の第１パストランジスタネットワーク８ａ、第２パストランジスタネットワーク８ｂをＣＭＯＳ伝送ゲートにより構成したパストランジスタ論理回路を図１２に示す。図１２のパストランジスタ論理回路は、第１パストランジスタネットワーク４８ａと第１パストランジスタネットワーク４８ａに接続された第１バッファ回路４８と、第２パストランジスタネットワーク４９ａと第２パストランジスタネットワーク４９ａに接続された第２バッファ回路４９とを有しており、第１バッファ回路４８の出力端子と第２パストランジスタネットワーク４９ａの入力端子とによって、直列接続されている。
第１パストランジスタネットワーク４８ａおよび第２パストランジスタネットワーク４９ａは、それぞれ論理演算を行うＣＭＯＳ伝送ゲート４１〜４３およびＣＭＯＳ伝送ゲート４４〜４６が３段に直列接続されたＳＰＬ（シングルレール・パストランジスタ・ロジック）回路によって、構成されている。
【００６６】
第１パストランジスタネットワーク４８ａを構成するＣＭＯＳ伝送ゲート４１〜４３は、Ｎ型ＭＯＳＦＥＴ３０ｍ、３２ｍ、３４ｍとＰ型ＭＯＳＦＥＴ３１ｍ、３３ｍ、３５ｍとが対をなし、それぞれのドレイン端子同士およびソース端子同士が接続されている。そして、ソース端子側を入力、ドレイン端子側を出力とする。各ＣＭＯＳ伝送ゲート４１〜４３の接続は、隣接するＣＭＯＳ伝送ゲートの一方のドレイン端子側と他方のソース端子側とが接続されており、３段目のＣＭＯＳ伝送ゲート４３のドレイン端子側が第１バッファ回路４８の入力端子に接続されている。第１パストランジスタネットワーク４８ａに設けられている制御用入力端子４１ａ〜４３ａは、それぞれＣＭＯＳ伝送ゲート４１〜４３のＮ型ＭＯＳＦＥＴ３０ｍ、３２ｍ、３４ｍのゲート端子に接続されており、制御用反転入力端子４１ｂ〜４３ｂは、それぞれＣＭＯＳ伝送ゲート４１〜４３のＰ型ＭＯＳＦＥＴ３１ｍ、３３ｍ、３５ｍのゲート端子に接続されており、入力端子４０は、ＣＭＯＳ伝送ゲート４１のソース端子側に接続されている。第１パストランジスタネットワーク４８ａの入力端子４０より入力された信号は、制御用入力端子４１ａ〜４３ａおよび制御用反転入力端子４１ｂ〜４３ｂに印加される信号に基づいて、第１パストランジスタネットワーク４８ａ内で所定の論理演算が行われ、ＣＭＯＳ伝送ゲート４３のドレイン端子側より論理演算信号として出力され、第１バッファ回路４８の入力端子へ入力され第１バッファ回路４８内で増幅および波形整形等の処理をされて、第１バッファ回路４８の出力端子から第２パストランジスタネットワーク４９ａの入力端子へ出力される。
【００６７】
第１バッファ回路４８の出力端子より出力された論理演算信号は、第２パストランジスタネットワーク４９ａの入力端子であるＣＭＯＳ伝送ゲート４４のソース端子側に入力される。
【００６８】
第２パストランジスタネットワーク４９ａを構成するＣＭＯＳ伝送ゲート４４〜４６は、Ｎ型ＭＯＳＦＥＴ３６ｍ、３８ｍ、４０ｍとＰ型ＭＯＳＦＥＴ３７ｍ、３９ｍ、４１ｍとが対をなし、それぞれのドレイン端子同士およびソース端子同士が接続されている。そして、ソース端子側を入力、ドレイン端子側を出力とする。
各ＣＭＯＳ伝送ゲート４４〜４６の接続は、第１パストランジスタネットワーク４８ａと同様に、隣接するＣＭＯＳ伝送ゲートの一方のドレイン端子側と他方のソース端子側とが接続されており、３段目のＣＭＯＳ伝送ゲート４６のドレイン端子側が第２バッファ回路４９の入力端子に接続されている。第２パストランジスタネットワーク４９ａを構成するそれぞれのＣＭＯＳ伝送ゲート４４〜４６のＮ型ＭＯＳＦＥＴ３６ｍ、３８ｍ、４０ｍのゲート端子が第２パストランジスタネットワーク４９ａの制御用入力端子４４ａ〜４６ａに接続されており、制御用反転入力端子４４ｂ〜４６ｂは、それぞれＣＭＯＳ伝送ゲート４４〜４６のＰ型ＭＯＳＦＥＴ３７ｍ、３９ｍ、４１ｍのゲート端子に接続されている。第２パストランジスタネットワーク４９ａのＣＭＯＳ伝送ゲート４４のソース端子側より入力された第１パストランジスタネットワーク４８ａからの論理演算信号は、制御用入力端子４４ａ〜４６ａおよび制御用反転入力端子４４ｂ〜４６ｂに印加される信号に基づいて、さらに、第２パストランジスタネットワーク４９ａ内で所定の論理演算が行われ、ＣＭＯＳ伝送ゲート４６のドレイン端子側より論理演算信号として出力され、第２バッファ回路４９の入力端子へ入力され第２バッファ回路４９内でさらに増幅および波形整形等の処理をされて、第２バッファ回路４９の出力端子から外部回路へ出力される。
【００６９】
また、第１バッファ回路４８、第２バッファ回路４９には、図２、図４、図６、図８、図１０に示すバッファ回路のいずれを用いても良く、これらの回路を構成するＰ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴは、ＳＯＩ技術を用いて形成されているため、急峻なサブスレッショルド特性を有しており、この結果、スレッショルド電圧が通常より低く設定されており、Ｐ型ＭＯＳＦＥＴおよびＮ型ＭＯＳＦＥＴを有するバッファ回路の低電圧駆動が可能となる。
【００７０】
図１３は、図１２に示すパストランジスタ論理回路の第１バッファ回路４８，第２バッファ回路４９における入出力電圧の遅延特性を示すグラフであり、横軸に時間および縦軸に入出力電圧値を表示している。図１３のグラフにおける入力電圧Ｉｎ−４８は、入力端子４０へ入力されたＨＩＧＨレベルからＬＯＷレベルへ周期的に変化する信号電圧が３段直列接続されたＣＭＯＳ伝送ゲート４１〜４３を通過して第１バッファ回路４８の入力端子へ入力される入力電圧、出力電圧Ｏｕｔ−４８は、第１バッファ回路４８の出力端子より出力される出力電圧である。入力電圧Ｉｎ−４８は、時間経過とともに、電源電圧ＶｄｄからＧＮＤレベルに向かって低下し、それに対して出力電圧Ｏｕｔ−４８は、第１バッファ回路４８のＣＭＯＳインバータによって反転されＧＮＤレベルから電源電圧Ｖｄｄに向かって増加する。
【００７１】
この場合、第１パストランジスタネットワーク４８ａは、ＣＭＯＳ伝送ゲート４１〜４３により形成されているので、第１バッファ回路４８の入力電圧がＬＯＷレベルからＨＩＧＨレベルに変化する時、電圧レベルは、ＧＮＤレベルから電源電圧Ｖｄｄの電圧値まで増加し、第１バッファ回路４８の入力電圧がＬＯＷレベルからＨＩＧＨレベルに変化する立ち上がりの傾きは緩くならない。この入力電圧Ｉｎ−４８が入力電圧として第１バッファ回路４８に入力され第１バッファ回路４８の出力端子より出力電圧として出力電圧Ｏｕｔ−４８が出力される。出力電圧Ｏｕｔ−４８は、第１バッファ回路４８により波形整形されているため急峻な過渡特性を示す。
【００７２】
さらに、出力電圧Ｏｕｔ−４８は、第２パストランジスタネットワーク４９ａのＣＭＯＳ伝送ゲート４４のソース端子側に入力され、ＨＩＧＨレベルからＬＯＷレベルへ周期的に変化する信号電圧が３段直列接続されたＣＭＯＳ伝送ゲート４４〜４６を通過して、第２バッファ回路４９の入力端子に入力電圧Ｉｎ−４９として入力される。入力電圧Ｉｎ−４９は、ＨＩＧＨレベルからＬＯＷレベルに変化する時、電圧レベルは、ＧＮＤレベルの電圧値まで低下して、ＨＩＧＨレベルからＬＯＷレベルに変化する立ち下がりの傾きは緩くならない。この結果、入力電圧Ｉｎ−４９は、出力電圧Ｏｕｔ−４８がＣＭＯＳ伝送ゲート４４〜４６を通過分の遅延はあるが、信号電圧波形の鈍りはほとんどない状態で第２バッファ回路４９へ入力される。そして、入力電圧Ｉｎ−４９は、第２バッファ回路４９において、増幅、波形整形等を施され、急峻な立ち上がり特性を有する出力電圧Ｏｕｔ−４９として、外部回路へ出力される。
【００７３】
したがって、図１２に示すパストランジスタ論理回路は、図１７に示す従来の６段直列接続のＮ型ＭＯＳＦＥＴ６１ｍ〜６６ｍを有するパストランジスタ論理回路と比較して、Ｎ型ＭＯＳＦＥＴの代わりにＣＭＯＳ伝送ゲートを使用したことおよび３段直列接続のＣＭＯＳ伝送ゲート４１〜４３と３段直列接続のＣＭＯＳ伝送ゲート４４〜４６との中間に第１バッファ回路４８を挿入することによって、第２バッファ回路４９から出力される信号電圧の立ち上がりおよび立ち下がりが急峻となり、信号電圧波形の過渡特性である信号電圧波形の鈍りが改善できる。これにより、図１２に示すパストランジスタ論理回路では、図１のパストランジスタ論理回路と同様に信号電圧の遅延時間の短縮による信号伝搬の高速化および貫通電流の抑制による消費電流の低減が可能となる。
【００７４】
このように、図１２のパストランジスタ論理回路では、ＣＭＯＳ伝送ゲートが多段接続されて使用されるパストランジスタネットワークにおいて、適宜、所定の段数毎にバッファ回路を挿入することにより、パストランジスタ論理回路の信号電圧の伝搬特性である信号電圧波形の鈍りの改善および消費電流の低減が可能となる。
【００７５】
前述の図１および、図１２の本発明の実施形態であるパストランジスタ論地回路においては、パストランジスタネットワークに挿入するバッファ回路がインバータ（反転出力）タイプであるので、挿入するバッファ回路の前段のパストランジスタネットワークは所定のネットワーク論理に対して負論理出力となるように構成しなければならない。ここで、非反転バッファ回路の実施形態を図１４に示す。図１４のＢｕｆ−１は、前述したインバータタイプのバッファ回路（図２、図４、図６、図８、図１０に相当）であり、さらに、Ｂｕｆ−２のインバータ回路を追加して非反転バッファ回路とするものである。Ｂｕｆ−２の回路は、図２またはリーク電流の抑制対策として図６、図１０のバッファ回路を用いる。非反転バッファ回路回路を使用することによって、パストランジスタネットワークは、構成内容を変更することなく各デバイスの多段接続部の中間にバッファ回路を挿入できる。
【００７６】
図１５は、パストランジスタネットワーク内において、６段直列接続されたＮ型ＭＯＳＦＥＴおよびＣＭＯＳ伝送ゲートの中間部での非反転バッファ回路の有無に対して、遅延時間および消費電流を比較したシミュレーション結果を示す。ここで、消費電流は、パストランジスタネットワークがＮ型ＭＯＳＦＥＴであり、中間バッファ回路なしを場合を基準にしている。
【００７７】
パストランジスタネットワークがＮ型ＭＯＳＦＥＴの場合は、前述したように中間バッファ回路を挿入することによって、中間バッファ回路への入力電圧値が電源電圧Ｖｄｄに対して、Ｎ型ＭＯＳＦＥＴのスレッショルド電圧だけ電圧降下する影響は改善され、遅延時間が短縮され高速動作が可能となるとともに、消費電流も削減できる。
【００７８】
同様に、バストランジスタネットワークがＣＭＯＳ伝送ゲートの場合には、中間バッファ回路がなしでも、信号電圧の振幅も低下することなく遅延時間の短縮による高速化が図られ、消費電流も低減できる。さらに、中間バッファ回路を挿入することによって、遅延時間の短縮および消費電流の低減が図られる。
【００７９】
このように、パストランジスタ論理回路では、ＣＭＯＳ伝送ゲート、Ｎ型ＭＯＳＦＥＴ等が多段接続されて使用されるパストランジスタネットワークにおいて、各デバイスの特性を考慮して、適宜、所定の段数毎にバッファ回路を挿入することにより、信号電圧の伝搬特性の改善および消費電流の低減が可能となる。
【００８０】
尚、本発明のパストランジスタ論理回路を構成するＰ型ＭＯＳＦＥＴ、Ｎ型ＭＯＳＦＥＴ、ＣＭＯＳ伝送ゲート等の各デバイスは、ＳＯＩ技術によるＳＯＩ構造を有しており、ＣＭＯＳインバータで構成されるバッファ回路の負荷容量となるソース領域およびドレイン領域の接合容量が非常に小さくなるために、出力電圧波形が立ち上がりおよび立ち下がりの急峻な過渡特性を持っており、信号伝搬の高速化および消費電流の低減が可能となる。また、バルクプロセスにおいて必要なＰ型ウェル層およびＮ型ウェル層が不要となり、従来のバルク構造に比較して、パストランジスタネットワークがＣＭＯＳ伝送ゲートにより構成されたりバッファ回路を追加しても基板上の占有面積の増加は最小に抑えることができる。このバッファ回路は、パストランジスタネットワークがＰ型ＭＯＳＦＥＴまたはＮ型ＭＯＳＦＥＴの多段接続で構成されている場合にも適応できる。
【００８１】
【発明の効果】
以上より本発明の半導体集積回路は、半導体基板上に絶縁層膜を形成して、その絶縁層膜上に素子を形成したＳＯＩ基板において、論理素子であるＮ型ＭＯＳＦＥＴ１ｍ〜６ｍ等が直列に多段接続されており、多段接続されたＮ型ＭＯＳＦＥＴ３ｍと多段接続されたＮ型ＭＯＳＦＥＴ４ｍとの間に、ＣＭＯＳインバータ等のバッファ回路１０が接続されることによって、信号電圧波形の過渡特性である信号電圧波形の鈍りが改善でき、これにより信号電圧の遅延時間の短縮による信号伝搬の高速化および貫通電流の抑制による消費電流の低減が可能となる。
【図面の簡単な説明】
【図１】本発明の実施形態であるパストランジスタ論理回路を示す。
【図２】本発明のパストランジスタ論理回路を構成するバッファ回路である。
【図３】図２のバッファ回路における入出力電圧の遅延特性を示すグラフである。
【図４】本発明のパストランジスタ論理回路を構成するバッファ回路の第２の実施形態である。
【図５】図４のバッファ回路における入出力電圧の遅延特性を示すグラフである。
【図６】本発明のパストランジスタ論理回路を構成するバッファ回路の第３の実施形態である。
【図７】図６のバッファ回路における入出力電圧の遅延特性を示すグラフである。
【図８】本発明のパストランジスタ論理回路を構成するバッファ回路の第４の実施形態である。
【図９】図８のバッファ回路における入出力電圧の遅延特性を示すグラフである。
【図１０】本発明のパストランジスタ論理回路を構成するバッファ回路の第５の実施形態である。
【図１１】図１０のバッファ回路における入出力電圧の遅延特性を示すグラフである。
【図１２】本発明の実施形態であるパストランジスタネットワークをＣＭＯＳ伝送ゲートによって構成されたパストランジスタ論理回路を示す。
【図１３】バッファ回路における入出力電圧の遅延特性を示すグラフである。
【図１４】本発明の実施形態である非反転バッファ回路を示す。
【図１５】パストランジスタネットワークをＮ型ＭＯＳＦＥＴまたはＣＭＯＳ伝送ゲートによって構成した場合の遅延時間と消費電流のシミュレーション結果を示す表である。
【図１６】従来のパストランジスタ論理回路の一例を示す。
【図１７】従来のパストランジスタネットワークがＮ型ＭＯＳＦＥＴの多段直列接続されているパストランジスタ論理回路の一例を示す。
【図１８】図１７のバッファ回路における入出力電圧の遅延特性を示すグラフである。
【図１９】従来のバルクプロセスを用いたＣＭＯＳインバータの概略断面図である。
【図２０Ａ】従来のＳＯＩ技術を用いたパストランジスタ論理回路の一例を示す。
【図２０Ｂ】従来のＳＯＩ技術を用いたパストランジスタ論理回路の他の例を示す。
【図２１】ＳＯＩ技術を用いたＣＭＯＳインバータの概略断面図である。
【符号の説明】
１〜６  制御用入力端子
１ｍ〜６ｍ  Ｎ型ＭＯＳＦＥＴ
７      入力端子
７ｍ    Ｎ型ＭＯＳＦＥＴ
８ａ    第１パストランジスタネットワーク
８ｂ    第２パストランジスタネットワーク
８ｍ    Ｐ型ＭＯＳＦＥＴ
９      出力端子
１０    第１バッファ回路
１１    第２バッファ回路
１２    電源線
１３    ＧＮＤ線
１３ｍ  高スレッショルド電圧のＰ型ＭＯＳＦＥＴ
１４    入力端子
１４ｍ  Ｎ型ＭＯＳＦＥＴ
１５    出力端子
１５ｍ  Ｐ型ＭＯＳＦＥＴ
１６ｍ  高スレッショルド電圧のＰ型ＭＯＳＦＥＴ
１７ｍ  Ｎ型ＭＯＳＦＥＴ
１８ｍ  Ｐ型ＭＯＳＦＥＴ
１９ｍ  高スレッショルド電圧のＮ型ＭＯＳＦＥＴ
２０ｍ  Ｎ型ＭＯＳＦＥＴ
２１ｍ  Ｐ型ＭＯＳＦＥＴ
２２    電源線
２２ｍ  高スレッショルド電圧のＮ型ＭＯＳＦＥＴ
２３    ＧＮＤ線
２４    入力端子
２５    出力端子
２６    電源線
２７    ＧＮＤ線
２８    入力端子
２９    出力端子
３０    電源線
３０ｍ  Ｎ型ＭＯＳＦＥＴ
３１    ＧＮＤ線
３１ｍ  Ｐ型ＭＯＳＦＥＴ
３２    入力端子
３２ｍ  Ｎ型ＭＯＳＦＥＴ
３３    出力端子
３３ｍ  Ｐ型ＭＯＳＦＥＴ
３４    電源線
３４ｍ  Ｎ型ＭＯＳＦＥＴ
３５    ＧＮＤ線
３５ｍ  Ｐ型ＭＯＳＦＥＴ
３６    入力端子
３６ｍ  Ｎ型ＭＯＳＦＥＴ
３７    出力端子
３７ｍ  Ｐ型ＭＯＳＦＥＴ
３８ｍ  Ｎ型ＭＯＳＦＥＴ
３９ｍ  Ｐ型ＭＯＳＦＥＴ
４０    入力端子
４０ｍ  Ｎ型ＭＯＳＦＥＴ
４１〜４６  ＣＭＯＳ伝送ゲート
４１ａ〜４６ａ  制御用入力端子
４１ｂ〜４６ｂ  制御用反転入力端子
４１ｍ  Ｐ型ＭＯＳＦＥＴ
４７    出力端子
４８    第１バッファ回路
４８ａ  第１パストランジスタネットワーク
４９ａ  第２パストランジスタネットワーク
４９    第２バッファ回路
５０    電源線
５０ａ  接続配線
５０ｃ  入力端子
５０ｂ  ドレイン端子の接続部分
５１    ＧＮＤ線
５２    Ｎ型ＭＯＳＦＥＴ
５２ａ  制御用入力端子
５３    Ｎ型ＭＯＳＦＥＴ
５３ａ  制御用入力端子
５４ａ  入力端子
５５ａ  入力端子
５５ｂ  入力端子
５６    Ｎ型ＭＯＳＦＥＴ
５６ａ  制御用入力端子
５７    Ｎ型ＭＯＳＦＥＴ
５７ａ  制御用入力端子
５８    出力端子
５９    バッファ回路
５９ａ  ＣＭＯＳインバータ
５９ｂ  Ｐ型ＭＯＳＦＥＴ
５９ｃ  Ｎ型ＭＯＳＦＥＴ
５９ｄ  Ｐ型ＭＯＳＦＥＴ
６０    パストランジスタネットワーク
６１〜６６  制御用入力端子
６１ｍ〜６６ｍ  Ｎ型ＭＯＳＦＥＴ
６７    入力端子
６８    バッファ回路
６９    出力端子
７１    パストランジスタネットワーク
７１ａ  Ｎ型ＭＯＳＦＥＴ
７１ｂ  Ｎ型ＭＯＳＦＥＴ
７２    バッファ回路
７２ａ  ＣＭＯＳインバータ
７２ｃ  Ｐ型ＭＯＳＦＥＴ
７２ｄ  Ｎ型ＭＯＳＦＥＴ
７２ｂ  ＣＭＯＳインバータ
７２ｅ  Ｐ型ＭＯＳＦＥＴ
７２ｆ  Ｎ型ＭＯＳＦＥＴ
７３    バッファ回路
７３ａ  Ｐ型ＭＯＳＦＥＴ
７３ｂ  Ｎ型ＭＯＳＦＥＴ
７３ｃ  Ｐ型ＭＯＳＦＥＴ
７３ｄ  Ｎ型ＭＯＳＦＥＴ
７５ａ  入力端子
７５ｂ  入力端子
７５ｃ  入力端子
７６ａ  出力端子
７６ｂ  相補出力端子
８０    パストランジスタネットワーク
８１    半導体基板
８１ａ  Ｐ型ＭＯＳＦＥＴ
８１ｂ  Ｎ型ＭＯＳＦＥＴ
８２    Ｎ型ウェル層
８３    Ｐ型ウェル層
８４    ソース領域となるＰ型層
８５    チャネル部
８６    ドレイン領域となるＰ型層
８７    ドレイン領域となるＮ型層
８８    チャネル部
８９    ソース領域となるＮ型層
９０    ゲート電極
９１    ゲート電極
９２    酸化膜
９３    半導体基板
９３ａ  Ｐ型ＭＯＳＦＥＴ
９３ｂ  Ｎ型ＭＯＳＦＥＴ
９４    酸化膜
９５    ソース領域となるＰ型層
９６    ボディとなるＮ型層
９７    ドレイン領域となるＰ型層
９８    ドレイン領域となるＮ型層
９９    ボディとなるＰ型層
１００  ソース領域となるＮ型層
１０１  ゲート電極
１０２  ゲート電極
１０３  酸化膜
【図１】
0003685479.tif 000002
【図２】
0003685479.tif 000003
【図３】
0003685479.tif 000004
【図４】
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【図５】
0003685479.tif 000006
【図６】
0003685479.tif 000007
【図７】
0003685479.tif 000008
【図８】
0003685479.tif 000009
【図９】
0003685479.tif 000010
【図１０】
0003685479.tif 000011
【図１１】
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【図１２】
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【図１３】
0003685479.tif 000014
【図１４】
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【図１５】
0003685479.tif 000016
【図１６】
0003685479.tif 000017
【図１７】
0003685479.tif 000018
【図１８】
0003685479.tif 000019
【図１９】
0003685479.tif 000020
【図２０Ａ】
0003685479.tif 000021
【図２０Ｂ】
0003685479.tif 000022
【図２１】
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