(57)【特許請求の範囲】
【請求項１】
電源電圧よりも絶対値が低い電圧の入力信号がドレイン端子に入力され、ゲート端子に第１の中間電圧が印加される第１の第１導電型トランジスタと、
前記電源電圧がソース端子に接続され、前記第１の第１導電型トランジスタのソース端子がゲート端子に接続される第２の第１導電型トランジスタと、
前記電源電圧がソース端子に接続され、前記第２の第１導電型トランジスタのドレイン端子がゲート端子に接続され、前記第１の第１導電型トランジスタのソース端子がドレイン端子に接続される第３の第１導電型トランジスタと、
前記第１の中間電圧がゲート端子に接続され、前記第２の第１導電型トランジスタのドレイン端子がソース端子に接続される第４の第１導電型トランジスタと、
前記入力信号がゲート端子に入力され、ソース端子が接地されている第１の第２導電型トランジスタと、
前記第１の第２導電型トランジスタのドレイン端子がソース端子に接続され、ゲート端子に第２の中間電圧が印加され、ドレイン端子が前記第４の第１導電型トランジスタのドレイン端子と接続される第２の第２導電型トランジスタと、
を備え、
前記第４の第１導電型トランジスタのドレイン端子及び前記第２の第２導電型トランジスタのドレイン端子を出力端子とすることを特徴とする出力回路。
【請求項２】
前記第１乃至第４の第１導電型トランジスタ及び前記第１乃至第２の第２導電型トランジスタは、いずれも前記入力信号の電圧系である低電圧系で動作する低耐圧トランジスタであり、前記電源電圧は、前記低電圧系の電圧より絶対値が大きい電圧である請求項１の出力回路。
【請求項３】
前記入力信号は、反転回路を介して前記第１の第１導電型トランジスタのドレイン端子及び前記第１の第２導電型トランジスタのゲート端子に供給される請求項１又は２の出力回路。
【請求項４】
前記第１の中間電圧は、前記電源電圧の実質的に半分の電圧の絶対値から前記第１の導電型トランジスタの閾値電圧の絶対値に相当する電圧を引いた電圧に等しく、前記第２の中間電圧は、前記電源電圧の実質的に半分の電圧に等しい請求項１乃至３いずれか一に記載の出力回路。
【請求項５】
前記第１の中間電圧と前記第２の中間電圧は実質的に等しい電圧である請求項１乃至３いずれか一に記載の出力回路。
【請求項６】
さらに、前記電源電圧から前記第１の中間電圧及び前記第２の中間電圧を生成する中間電圧生成回路を備えた請求項５の出力回路。
【請求項７】
前記電源電圧は、前記接地に対して正の電圧値を有し、前記第１導電型トランジスタがＰチャンネル型ＭＯＳトランジスタ、前記第２導電型トランジスタがＮチャンネル型ＭＯＳトランジスタである請求項１乃至６いずれか一に記載の出力回路。
【請求項８】
前記電源電圧は、前記接地に対して負の電圧値を有し、前記第１導電型トランジスタがＮチャンネル型ＭＯＳトランジスタ、前記第２導電型トランジスタがＰチャンネル型ＭＯＳトランジスタである請求項１乃至６いずれか一に記載の出力回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、出力回路に関する。特に、トランジスタの耐圧より高電圧の信号を出力可能な出力回路に関する。
【背景技術】
【０００２】
近年、製造プロセスの微細化に伴い、高耐圧トランジスタの製造が困難になってきている。例えば、ホットキャリアやＮＢＴＩ（Ｎｅｇａｔｉｖｅ  Ｂｉａｓ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｉｎｓｔａｂｉｌｉｔｙ）等による劣化が著しく、高耐圧トランジスタが製造できたとしても、従来と同等の信頼性保証が困難である。
【０００３】
一方で、１．８Ｖと３．３Ｖの様に耐圧の異なるトランジスタを混載できないプロセスにおいて、１．８Ｖのインターフェイスと３．３Ｖのインターフェイスの両方が同一チップ上で必要になる場合がある。この場合、１．８Ｖのインターフェイスを３．３Ｖ耐圧のトランジスタで実現するか、又は、３．３Ｖのインターフェイスを１．８Ｖ耐圧のトランジスタで実現しなければならない。
【０００４】
上述のように、高耐圧トランジスタの製造が困難な状況下で、電圧レベルの異なるインターフェイスを同一チップで混載させる場合には、低耐圧トランジスタを用いているにも関わらず、高電圧の信号を出力できる回路が必要になる。このような、低耐圧トランジスタを用いて高電圧出力回路を実現する方法として、トランジスタの定格を超えてオーバードライブすることが考えられるが、信頼性保証の観点から適切ではない場合もある。
【０００５】
そこで、トランジスタの耐圧を超えずに、耐圧以上の高電圧の信号を出力する回路に関する技術が開発されている。図２は、特許文献１の図１である。図２では、Ｎチャンネル型トランジスタＮ１１及びＮ１３のゲート端子に印加される中間電圧Ｖｒｅｆ１を、電源電圧の半分よりもトランジスタの閾値電圧だけ高く設定すると共に、Ｐチャンネル型トランジスタＰ１１及びＰ１３のゲート端子に印加される中間電圧Ｖｒｅｆ２を、電源電圧の半分よりもトランジスタの閾値電圧だけ低い電圧に設定する出力回路が開示されている。このような構成を採用することで、各トランジスタの端子に印加される電圧を電源電圧の半分程度に抑えることができる。その結果、電源電圧の半分程度の耐圧を持つトランジスタを用いて、電源電圧に相当する高電圧の信号出力を可能にしている。なお、特許文献１の実施形態５乃至７には、上記出力回路をレベルシフト回路に用いる例が記載されている（特許文献１の図６、図７参照）。特許文献１には図示されていないが、図２のトランジスタＰ１２に相当するトランジスタＰ２１のゲート端子には、ロウレベルが１／２Ｖｄｄ、ハイレベルがＶｄｄである論理信号Ｖｉｎ２を低電圧系の信号Ｖｉｎ１（ロウレベルが０Ｖ、ハイレベルが１／２Ｖｄｄ）からレベルシフトさせる回路が必要になる。
【０００６】
さらに、特許文献２では、３Ｖ耐圧のトランジスタを用いながら、レベルシフタ２を使用することで、５Ｖの振幅を持つ信号の出力が可能な回路が開示されている。図３に、特許文献２のＦＩＧ１を示す。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００５−０３９５６０号公報
【特許文献２】米国特許第５５５９４６４号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以下の分析は、本発明の観点からなされたものである。
【０００９】
しかし、特許文献１に記載された出力回路は、入力信号の振幅は電源電圧と同じ大きさの振幅であることを前提としている。そのため、入力信号の振幅が電源電圧より低い場合、具体的には、電源電圧の半分程度の振幅である場合においては、トランジスタＰ１２のゲート端子にトランジスタＰ１２のソース・ドレイン間の電流を遮断するような電圧を与えることができず、ロウレベルがＧＮＤの出力振幅を得ることができない。
【００１０】
また、特許文献１の実施形態５乃至７や特許文献２に開示された出力回路は、レベルシフタ２が必要であり、図２に示す特許文献１に記載された出力回路と比較し、必要な構成要素が多く、レイアウト面積が増大する問題がある。
【００１１】
以上のとおり、従来技術には、解決すべき問題点が存在する。
【００１２】
本発明の一側面において、入力信号の振幅が電源電圧の半分程度である場合に、低耐圧のトランジスタを用いて電源電圧に相当する電圧の振幅を持つ信号の出力が可能な出力回路を小規模な回路構成で実現することが、望まれる。
【課題を解決するための手段】
【００１３】
本発明の第１の視点によれば、電源電圧よりも絶対値が低い電圧の入力信号がドレイン端子に入力され、ゲート端子に第１の中間電圧が印加される第１の第１導電型トランジスタと、前記電源電圧がソース端子に接続され、前記第１の第１導電型トランジスタのソース端子がゲート端子に接続される第２の第１導電型トランジスタと、前記電源電圧がソース端子に接続され、前記第２の第１導電型トランジスタのドレイン端子がゲート端子に接続され、前記第１の第１導電型トランジスタのソース端子がドレイン端子に接続される第３の第１導電型トランジスタと、前記第１の中間電圧がゲート端子に接続され、前記第２の第１導電型トランジスタのドレイン端子がソース端子に接続される第４の第１導電型トランジスタと、前記入力信号がゲート端子に入力され、ソース端子が接地されている第１の第２導電型トランジスタと、前記第１の第２導電型トランジスタのドレイン端子がソース端子に接続され、ゲート端子に第２の中間電圧が印加され、ドレイン端子が前記第４の第１導電型トランジスタのドレイン端子と接続される第２の第２導電型トランジスタと、を備え、前記第４の第１導電型トランジスタのドレイン端子及び前記第２の第２導電型トランジスタのドレイン端子を出力端子とする出力回路が提供される。
【発明の効果】
【００１４】
本発明の各視点によれば、入力信号の振幅が電源電圧の半分程度である場合に、低耐圧のトランジスタを用いて電源電圧に相当する電圧の振幅を持つ信号の出力が可能な出力回路を小規模な回路構成で実現することができる。
【図面の簡単な説明】
【００１５】
【図１】本発明の概要を説明するための図である。
【図２】従来の、低耐圧トランジスタを用いた出力回路の回路図の一例である。
【図３】従来の、低耐圧トランジスタを用いたレベルシフト回路の一例である。
【図４】本発明の第１の実施形態に係る出力回路の回路構成を示す図である。
【図５】図４の出力回路において、入力信号Ｖｉが０Ｖから１．８Ｖに変化した際の各ノードの電圧及び各トランジスタの状態を示す図である。
【図６】図４の出力回路において、入力信号Ｖｉが１．８Ｖから０Ｖに変化した際の各ノードの電圧及び各トランジスタの状態を示す図である。
【図７】第１の実施形態に係る出力回路のシミュレーション結果の一例である。
【図８】第１の実施形態に係る出力回路のシミュレーション結果の一例である。
【図９】第１の実施形態に係る出力回路のシミュレーション結果の一例である。
【図１０】特許文献１に記載の出力回路に、電源電圧の半分程度の振幅を持つ信号を入力した際のシミュレーション結果の一例である。
【図１１】本発明の第２の実施形態に係る出力回路の回路構成を示す図である。
【図１２】第２の実施形態に係る出力回路のシミュレーション結果の一例である。
【図１３】第２の実施形態に係る出力回路のシミュレーション結果の一例である。
【図１４】第２の実施形態に係る出力回路のシミュレーション結果の一例である。
【図１５】本発明の第３の実施形態に係る出力回路の回路構成を示す図である。
【発明を実施するための形態】
【００１６】
初めに、図１を用いて本発明の概要について説明する。なお、この概要に付記した図面参照符号は、理解を助けるための一例として各要素に便宜上付記したものであり、本発明を図示の態様に限定することを意図するものではない。上述のように、特許文献１に記載された出力回路は、入力信号の振幅は電源電圧と同じ大きさの振幅であることを前提としている。そのため、入力信号が電源電圧の半分程度の振幅であると、電源電圧の半分から上の電圧を持つ信号を生成することができず、電源電圧の半分の電圧を入力信号とし、電源電圧と等しい電圧を出力信号とする場合には特許文献１に記載された回路を採用することはできない。すなわち、特許文献１に記載された回路では、低電圧系の信号を高電圧系の信号にレベル変換して出力することはできない。
【００１７】
そこで、図１に示すように第３の第１導電型トランジスタを備える出力回路を考える。第１の中間電圧は、例えば電源電圧の半分に相当する電圧から、第１の導電型トランジスタの閾値電圧に相当する電圧の絶対値を引いた電圧に設定する。第２の中間電圧は、例えば電源電圧の半分に相当する電圧に設定する。図１に示す出力回路において、入力信号が電源電圧の半分程度まで上昇すると、第１及び第２の第２導電型トランジスタはオン状態になる。すると、出力信号は０Ｖに向かって低下を始める。その際に、第３の第１導電型トランジスタが存在しないと、第２の第１導電型トランジスタのゲート端子に第２の第１導電型トランジスタをオフするような電圧を与えることができない。その結果、入力信号がハイレベルであっても、電源電圧から第２の第１導電型トランジスタと第４の第１導電型トランジスタを介して出力信号に電流が流れ、出力信号が電源電圧の影響を受け完全に０Ｖの信号を出力することができなくなる。
【００１８】
しかし、第３の第１導電型トランジスタを備えていれば、出力信号の低下に伴って第３の第１導電型トランジスタがオン状態になり、第２の第１導電型トランジスタをオフすることができる。その結果、出力信号に対する電源電圧の影響を排除することが可能になり、出力信号は０Ｖを出力することが可能になる。
【００１９】
また、第１乃至第４の第１導電型トランジスタ及び第１乃至第２の第２導電型トランジスタは、いずれも入力信号の電圧系である低電圧系で動作する低耐圧トランジスタであり、電源電圧は、低電圧系の電圧より絶対値が大きい電圧であっても良い。
【００２０】
また、入力信号は、反転回路を介して第１の第１導電型トランジスタのドレイン端子及び第１の第２導電型トランジスタのゲート端子に供給されても良い。
【００２１】
また、第１の中間電圧は、電源電圧の実質的に半分の電圧の絶対値から第１の導電型トランジスタの閾値電圧の絶対値に相当する電圧を引いた電圧に等しく、第２の中間電圧は、電源電圧の実質的に半分の電圧に等しくしても良い。
【００２２】
また、第１の中間電圧と第２の中間電圧は実質的に等しい電圧であっても良い。
【００２３】
また、さらに、電源電圧から第１の中間電圧及び第２の中間電圧を生成する中間電圧生成回路を備えても良い。
【００２４】
また、電源電圧は、接地に対して正の電圧値を有し、第１導電型トランジスタがＰチャンネル型ＭＯＳトランジスタ、第２導電型トランジスタがＮチャンネル型ＭＯＳトランジスタであっても良い。
【００２５】
また、電源電圧は、接地に対して負の電圧値を有し、第１導電型トランジスタがＮチャンネル型ＭＯＳトランジスタ、第２導電型トランジスタがＰチャンネル型ＭＯＳトランジスタであっても良い。
【００２６】
［第１の実施形態］
次に、本発明の第１の実施形態について、図４を用いてより詳細に説明する。図４は本実施形態に係る出力回路の回路構成を示す図である。
【００２７】
図４に示す第１の実施形態に係る出力回路は、１．８Ｖの振幅を持つ入力信号を３．３Ｖ振幅の出力信号に変換するものである。本実施形態に係る出力回路は、Ｐチャンネル型トランジスタＰＭＯＳ１１乃至ＰＭＯＳ１４、Ｎチャンネル型トランジスタＮＭＯＳ１１及びＮＭＯＳ１２、及びインバータＩＮＶ１から構成されている。Ｐチャンネル型トランジスタＰＭＯＳ１１乃至ＰＭＯＳ１４、Ｎチャンネル型トランジスタＮＭＯＳ１１及びＮＭＯＳ１２はそれぞれＭＯＳトランジスタであり、ソース・ドレイン間の耐圧は１．８Ｖとする。また、電源電圧ＶＤＤ１８は１．８Ｖの電圧であり、電源電圧ＶＤＤ３３は３．３Ｖの電圧である。中間電圧Ｖｍ１は、Ｖｍ１＝ＶＤＤ３３／２−｜Ｖｔｐ｜に設定されている。中間電圧Ｖｍ２は、Ｖｍ２＝ＶＤＤ３３／２に設定されている。ここで、ＶｔｐはＰチャンネル型トランジスタの閾値電圧であり、Ｖｍ１は電源電圧ＶＤＤ３３の半分に相当する電圧からＶｔｐの絶対値に相当する電圧を引いた電圧である。
【００２８】
トランジスタＰＭＯＳ１１のゲート端子は、中間電圧Ｖｍ１に接続されており、ドレイン端子はインバータＩＮＶ１の出力端子に接続されている。さらに、トランジスタＰＭＯＳ１１のソース端子は、トランジスタＰＭＯＳ１２のゲート端子及びトランジスタＰＭＯＳ１３のドレイン端子と接続されている。トランジスタＰＭＯＳ１２のソース端子は電源電圧ＶＤＤ３３に接続され、ドレイン端子はトランジスタＰＭＯＳ１４のソース端子及びトランジスタＰＭＯＳ１３のゲート端子に接続されている。トランジスタＰＭＯＳ１４のゲート端子は中間電圧Ｖｍ１に接続され、ドレイン端子はトランジスタＮＭＯＳ１２のドレイン端子と共通接続され、出力信号Ｖｏを出力する端子として用いる。トランジスタＰＭＯＳ１３のソース端子は電源電圧ＶＤＤ３３に接続されている。インバータＩＮＶ１の出力端子はトランジスタＰＭＯＳ１１のドレイン端子に接続されると共に、トランジスタＮＭＯＳ１１のゲート端子に接続される。トランジスタＮＭＯＳ１１のドレイン端子は、トランジスタＮＭＯＳ１２のソース端子に接続され、ソース端子はグランド（ＧＮＤ）に接続される。トランジスタＮＭＯＳ１２のゲート端子は、中間電圧Ｖｍ２に接続されている。
【００２９】
本実施形態に係る出力回路の動作の詳細な説明については後述するが、その際に各トランジスタの端子の電圧を用いるため、説明に必要な接続点をノードとして定義する。インバータＩＮＶ１の出力端子とトランジスタＰＭＯＳ１１のドレイン端子及びトランジスタＮＭＯＳ１１のゲート端子との接続点をノードＳ１とする。トランジスタＰＭＯＳ１２のゲート端子とトランジスタＰＭＯＳ１３のドレイン端子の接続点をノードＳ２とする。トランジスタＰＭＯＳ１２のドレイン端子、トランジスタＰＭＯＳ１４のソース端子、トランジスタＰＭＯＳ１３のゲート端子、それぞれの接続点をノードＳ３とする。トランジスタＮＭＯＳ１１のドレイン端子及びトランジスタＮＭＯＳ１２のソース端子との接続点をノードＳ４とする。
【００３０】
次に、図４に示す出力回路の動作について説明する。初めに、入力信号Ｖｉの電圧が０Ｖから１．８Ｖに変化した場合について説明する。図５は、図４に示す出力回路において、入力信号Ｖｉが０Ｖから１．８Ｖに変化した際の各ノードの電圧及びトランジスタの状態を示す図である。縦軸に、入力信号Ｖｉ、ノードＳ１乃至Ｓ４、トランジスタＰＭＯＳ１２及びＰＭＯＳ１３、トランジスタＮＭＯＳ１１を表記する。
【００３１】
入力信号Ｖｉが０Ｖから１．８Ｖに変化すると、インバータＩＮＶ１の出力電圧は１．８Ｖから０Ｖに向かって変化を始める。ここで、低下を始めた時点でのトランジスタＰＭＯＳ１１のソース電圧（ノードＳ２の電圧）を考える。トランジスタＰＭＯＳ１３の状態については後述するが、この場合にはトランジスタＰＭＯＳ１３はオン状態である。すると、ノードＳ２の電圧は電源電圧ＶＤＤ３３の電圧と等しくなるはずであるが、実際にはトランジスタＰＭＯＳ１１を通して電流が流れ若干の電圧降下が生じる。それでも、トランジスタＰＭＯＳ１１のゲート電圧である中間電圧Ｖｍ１（ＶＤＤ３３／２−｜Ｖｔｐ｜）よりは高電圧であって、トランジスタＰＭＯＳ１１のゲート・ソース間の電圧はトランジスタＰＭＯＳ１１の閾値電圧を超えており、トランジスタＰＭＯＳ１１はオン状態となる。
【００３２】
トランジスタＰＭＯＳ１１がオン状態であるので、ノードＳ２の電圧はノードＳ１の電圧の低下に伴い徐々に低下する。ノードＳ２の電圧はトランジスタＰＭＯＳ１２のゲート電圧でもあるので、トランジスタＰＭＯＳ１２のゲート・ソース間電圧がトランジスタＰＭＯＳ１２の閾値電圧を超えた時点でトランジスタＰＭＯＳ１２はオン状態になる（時刻ｔ１）。
【００３３】
トランジスタＰＭＯＳ１２がオン状態になると、ノードＳ３の電圧は電源電圧ＶＤＤ３３に向かって上昇する。ノードＳ３の電圧はトランジスタＰＭＯＳ１３のゲート電圧であるので、トランジスタＰＭＯＳ１３のゲート・ソース間電圧がトランジスタＰＭＯＳ１３の閾値電圧を下回った時点でトランジスタＰＭＯＳ１３はオフ状態になる（時刻ｔ２）。
【００３４】
また、ノードＳ１の電圧の低下につれてトランジスタＰＭＯＳ１１のソース・ドレイン間を流れる電流によってノードＳ２の電圧も徐々に低下する。しかし、トランジスタＰＭＯＳ１１のソース電圧であるノードＳ２とトランジスタＰＭＯＳ１１のゲート電圧である中間電圧Ｖｍ１との差がトランジスタＰＭＯＳ１１の閾値電圧の絶対値（｜Ｖｔｐ｜）に等しくなるまでノードＳ２の電圧が低下すると、トランジスタＰＭＯＳ１１のソース・ドレイン間にはそれ以上電流が流れなくなる。従って、Ｖｍ１＝ＶＤＤ３３／２−｜Ｖｔｐ｜であるので、ノードＳ２の電圧は、ほぼＶＤＤ３３／２までは低下するが、中間電圧Ｖｍ１を下回ることはない。従って、出力信号Ｖｏにハイレベルを出力する際に、トランジスタＰＭＯＳ１２のゲート・ソース間に過大な電圧が印加されることを防ぐことができる。
【００３５】
また、トランジスタＰＭＯＳ１２はオン状態であるため、ノードＳ３の電圧は電源電圧ＶＤＤ３３と等しくなる。さらに、トランジスタＰＭＯＳ１４のゲート電圧はＶｍ１であり、トランジスタＰＭＯＳ１４のソース電圧とノードＳ３の電圧は等しいため、トランジスタＰＭＯＳ１４のゲート・ソース間電圧は、ＶＤＤ３３−Ｖｍ１＝ＶＤＤ３３／２＋｜Ｖｔｐ｜で表すことができ、トランジスタＰＭＯＳ１４の閾値電圧を超えるため、トランジスタＰＭＯＳ１４はオン状態となる。
【００３６】
次に、トランジスタＮＭＯＳ１１の動作について説明する。インバータＩＮＶ１の出力端子はトランジスタＮＭＯＳ１１のゲート端子に接続されているため、ノードＳ１の電圧がトランジスタＮＭＯＳ１１の閾値電圧を下回った時点でトランジスタＮＭＯＳ１１はオフ状態になる（時刻ｔ３）。トランジスタＮＭＯＳ１１がオフ状態になるとノードＳ４の電圧は上昇するが、ノードＳ４の電圧の上昇につれて、トランジスタＮＭＯＳ１２のゲート・ソース間電圧は減少する。トランジスタＮＭＯＳ１２のゲート・ソース間電圧が、トランジスタＮＭＯＳ１２の閾値電圧まで減少するとトランジスタＮＭＯＳ１２がオフ状態となり、ノードＳ４の電圧の上昇は停止する。従って、出力信号Ｖｏの電圧が上昇しても、トランジスタＮＭＯＳ１１及びＮＭＯＳ１２のドレイン・ソース間の電圧をそれぞれ電源電圧の半分程度に抑制することができる。
【００３７】
よって、出力信号Ｖｏは３．３Ｖまで上昇する。また、出力信号Ｖｏがハイレベルとなり３．３Ｖまで上昇したときの各トランジスタＰＭＯＳ１１、ＰＭＯＳ１２、ＰＭＯＳ１３、ＰＭＯＳ１４、ＮＭＯＳ１１、ＮＭＯＳ１２のゲート・ソース間電圧、ゲート・ドレイン間電圧、ドレイン・ソース間電圧の絶対値をいずれも高々電源電圧の半分程度に抑制することができる。
【００３８】
続いて、入力信号Ｖｉの電圧が１．８Ｖから０Ｖに変化した場合について説明する。図６は、図４に示す出力回路において、入力信号Ｖｉが１．８Ｖから０Ｖに変化した際の各ノードの電圧及びトランジスタの状態を示す図である。縦軸の項目は図５と同様である。
【００３９】
入力信号Ｖｉが１．８Ｖから０Ｖに変化すると、インバータＩＮＶ１の出力電圧は０Ｖから１．８Ｖに向かって変化を始める。インバータＩＮＶ１の出力電圧とノードＳ１の電圧は等しいので、ノードＳ１の電圧は０Ｖから上昇を始める。ノードＳ１の電圧はトランジスタＮＭＯＳ１１のゲート電圧に等しいので、ノードＳ１の電圧がトランジスタＮＭＯＳ１１の閾値電圧を超えた時点でトランジスタＮＭＯＳ１１はオン状態になる（時刻ｔ４）。
【００４０】
トランジスタＮＭＯＳ１１がオン状態になると、ノードＳ４の電圧は０Ｖに向かって低下し始める。ノードＳ４の電圧の低下に伴って、トランジスタＮＭＯＳ１２のゲート・ソース間電圧がトランジスタＮＭＯＳ１２の閾値電圧を超えるとトランジスタＮＭＯＳ１２はオン状態になり、トランジスタＰＭＯＳ１４は、オン状態を維持しているので、ノードＳ３の電圧も低下を始める。
【００４１】
ノードＳ３の電圧は３．３Ｖから低下を始めるが、ノードＳ３の電圧とトランジスタＰＭＯＳ１３のゲート電圧は等しいので、ノードＳ３の電圧がＶＤＤ３３−｜Ｖｔｐ｜まで低下した時点で、トランジスタＰＭＯＳ１３のゲート・ソース間電圧が閾値電圧を超えるのでトランジスタＰＭＯＳ１３はオン状態になる（時刻ｔ５）。
【００４２】
トランジスタＰＭＯＳ１３がオン状態に遷移すると、ノードＳ２の電圧は電源電圧ＶＤＤ３３に向かって上昇を始める。ノードＳ２の電圧の上昇に伴い、トランジスタＰＭＯＳ１１のゲート・ソース間電圧がトランジスタＰＭＯＳ１１の閾値電圧を超えるとトランジスタＰＭＯＳ１１はオン状態になる。さらに、ノードＳ２の電圧が上昇し、トランジスタＰＭＯＳ１２のゲート・ソース間電圧が、トランジスタＰＭＯＳ１２の閾値電圧を下回ると、トランジスタＰＭＯＳ１２はオフ状態になる（時刻ｔ６）。
【００４３】
その結果、出力信号Ｖｏは０Ｖまで低下する。このときのノードＳ３の電圧は、トランジスタＰＭＯＳ１２がオフ状態になるので出力信号Ｖｏの低下に伴って低下するが、ノードＳ３の電圧の低下に伴って、トランジスタＰＭＯＳ１４のゲート・ソース間電圧が低下する。ノードＳ３の電圧が電源電圧ＶＤＤ３３の半分程度の電圧まで低下すると、トランジスタＰＭＯＳ１４はオフ状態になるので、ノードＳ３の電圧はそれ以上低下しない。従って、出力信号Ｖｏが０Ｖまで低下しても、トランジスタＰＭＯＳ１２、ＰＭＯＳ１４のドレイン・ソース間電圧をそれぞれ電源電圧ＶＤＤ３３の半分程度の電圧に抑制することができる。また、出力回路の構成するいずれのトランジスタのゲート・ソース間電圧、ゲート・ドレイン間電圧、ドレイン・ソース間電圧の絶対値を高々電源電圧の半分程度に抑制することができる。
【００４４】
図７乃至図９は、本実施形態に係る出力回路に、１．８Ｖの振幅を持つ信号を入力した場合のシミュレーション結果である。図７には、入力信号Ｖｉ、出力信号Ｖｏ、中間電圧Ｖｍ１、中間電圧Ｖｍ２を示している。図８には、ノードＳ１の電圧、ノードＳ２の電圧、中間電圧Ｖｍ１、中間電圧Ｖｍ２を示している。図９には、ノードＳ３の電圧、ノードＳ４の電圧、中間電圧Ｖｍ１、中間電圧Ｖｍ２を示している。図７乃至図９から、入力信号として１．８Ｖの振幅を持つ信号を入力し、３．３Ｖの振幅を持つ出力信号が出力可能であることが分かる。
【００４５】
ここで、本実施形態に係る出力回路が、図２を用いて説明した特許文献１に記載された出力回路のようにトランジスタＰＭＯＳ１３を持たない場合に、０〜１．８Ｖの信号を入力する際の出力信号を検証する。図１０は、図２を用いて説明した特許文献１に記載の出力回路に、電源電圧Ｖｄｄの半分程度の振幅を持つ信号を入力した際のシミュレーション結果である。この場合には、入力信号Ｖｉｎが０Ｖの場合にノードＤ（図４のノードＳ２に相当）の電圧が３．３Ｖ近辺まで上昇することができず、トランジスタＰ１２をオフ状態とすることができない。そのため、電源電圧ＶｄｄがトランジスタＰ１２及びＰ１３を介して影響し、出力信号Ｖｏｕｔのロウレベルを０Ｖまで低下させることができず、出力回路として正しく動作しない。図１０のシミュレーション結果からは、出力信号Ｖｏｕｔのロウレベルは０．５Ｖ程度上昇してしまうのが分かる。
【００４６】
一方、出力回路の構成を図４のようにすることによって、入力信号Ｖｉが０Ｖのときに、トランジスタＰＭＯＳ１３をオン状態にすることが可能になり、ノードＳ２の電圧が３．３Ｖまで引きあがる。その結果、トランジスタＰＭＯＳ１２がオフ状態になり、出力信号Ｖｏの電圧を０Ｖまで低下させることが可能になる（図７参照）。
【００４７】
このように、本実施形態に係る出力回路であれば、低耐圧のトランジスタを用いて高電圧の出力が可能になる。同時に、特許文献１の図１のトランジスタＮ１１に相当するトランジスタも不要であるのでコストダウン及び回路面積が縮小可能という利点がある。さらに、特許文献２で開示された出力回路（図３）と比較して、小数の構成要素と低耐圧のトランジスタを用いて、小振幅の信号を入力し、電源電圧に相当する振幅を持つ信号を出力可能であることが分かる。
【００４８】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。図１１は本実施形態に係る出力回路の回路構成を示す図である。図１１において図４と同一構成要素には、同一の符号を表し、その説明を省略する。図１１に示す出力回路と図４に示す出力回路の相違点は、図４の中間電圧Ｖｍ２及びＶｍ１を一つの中間電圧Ｖｍに集約した点である。ここで、中間電圧ＶｍはＶＤＤ３３／２に相当する電圧に設定している。
【００４９】
図４の出力回路では、Ｖｍ１＝ＶＤＤ３３／２−｜Ｖｔｐ｜、Ｖｍ２＝ＶＤＤ３３／２として、２種類の中間電圧を供給していたが、Ｐチャンネル型トランジスタの閾値電圧Ｖｔｐが回路動作に与える影響が十分小さい場合、Ｖｍ２≒Ｖｍ１とすることができる。ここで、Ｖｔｐが回路動作に与える影響とは、Ｖｔｐが十分小さく、ノードＳ２の電圧がＶｔｐに相当する電圧だけ高くなったとしても、出力回路の動作やトランジスタの信頼性に影響を与えない場合である。この場合には、中間電圧Ｖｍ１及びＶｍ２を一つに纏めることが可能になり、中間電圧生成回路を簡略化できる。
【００５０】
そこで、中間電圧をＶｍ＝ＶＤＤ３３／２と設定すると、トランジスタＰＭＯＳ１１及びＰＭＯＳ１４のゲート電圧が第１の実施形態におけるノードＳ２の電圧と比較して、Ｐチャンネルトランジスタの閾値電圧（Ｖｔｐ）に相当する電圧だけ高くなる。トランジスタＰＭＯＳ１１及びＰＭＯＳ１４のゲート電圧がＰチャンネルトランジスタの閾値電圧（Ｖｔｐ）に相当する電圧だけ高くなると以下のような問題が発生することが考えられる。第１には、入力信号Ｖｉがロウレベルで出力信号Ｖｏがロウレベルを出力するときに、ノードＳ３の電圧が第１の実施形態より｜Ｖｔｐ｜だけ上昇するので、トランジスタＰＭＯＳ１４のソース・ドレイン間オフ耐圧がＶＤＤ３３／２以上の耐圧が必要となる。第２には、入力信号Ｖｉがハイレベルで出力信号Ｖｏがハイレベルを出力するときに、トランジスタＰＭＯＳ１１のゲート電圧が第１の実施形態より｜Ｖｔｐ｜だけ高くなるので、ゲート電圧が高くなることに伴って、トランジスタＰＭＯＳ１１のソース電圧であるノードＳ２の電圧も高くなる。ノードＳ２の電圧が高くなると、トランジスタＰ１２のゲート・ソース間電圧が減少するので、トランジスタＰＭＯＳ１２のオン抵抗が増大する。また、このときは、ノードＳ１の電圧が０Ｖであるので、ノードＳ２の電圧が高くなることに伴って、トランジスタＰＭＯＳ１１のソース・ドレイン間にＶＤＤ３３／２より大きな電圧が印加されることになる。従って、トランジスタＰＭＯＳ１２の駆動能力と、トランジスタＰＭＯＳ１１、ＰＭＯＳ１４のソース・ドレイン間の耐圧に余裕があれば、全体の動作には影響を与えないので、出力回路全体の動作は第１の実施形態に係る出力回路と同様になる。
【００５１】
図１２乃至図１４は、本実施形態に係る出力回路に、１．８Ｖの振幅を持つ信号を入力した場合のシミュレーション結果である。図１２には、入力信号Ｖｉ、出力信号Ｖｏ、中間電圧Ｖｍを示している。図１３には、ノードＳ１の電圧、ノードＳ２の電圧、中間電圧Ｖｍを示している。図１４には、ノードＳ３の電圧、ノードＳ４の電圧、中間電圧Ｖｍを示している。図１２乃至図１４から、本実施形態に係る出力回路においても、低耐圧のトランジスタを用いて高振幅な信号の出力が可能であることが分かる。また、図１３から、本実施形態におけるノードＳ２のロウレベルは、第１の実施形態におけるノードＳ２のロウレベルよりも高電圧であることが分かる。
【００５２】
以上のように、中間電圧を一つに纏めることによって、出力回路全体の規模が縮小し、コストダウンに寄与することができる。
【００５３】
［第３の実施形態］
続いて、第３の実施形態について図面を参照して詳細に説明する。図１５は本実施形態に係る出力回路の回路構成を示す図である。図１５において図１１と同一構成要素には、同一の符号を表し、その説明を省略する。図１５に示す出力回路と図１１に示す出力回路との相違点は、中間電圧生成回路１０を有している点である。
【００５４】
第２の実施形態に係る出力回路は、各トランジスタに印加される電圧がトランジスタの耐圧を超えることがないように、中間電圧Ｖｍを印加するタイミングを制御する必要がある。より具体的には、中間電圧Ｖｍを電源電圧ＶＤＤ３３と同時か、若しくは電源電圧ＶＤＤ３３の立ち上がりよりも先に印加する必要がある。逆に、中間電圧Ｖｍの供給を停止する場合は、電源電圧ＶＤＤ３３の供給停止と同時か、若しくは電源電圧ＶＤＤ３３の供給の停止よりも後に行うことが必要になる。従って、中間電圧Ｖｍの適切なタイミングでの制御が必要になる。
【００５５】
そこで、本実施形態に係る出力回路では、電源電圧ＶＤＤ３３を利用して中間電圧Ｖｍを生成する中間電圧生成回路１０を備えることとする。この中間電圧生成回路１０により、中間電圧Ｖｍの供給・停止を電源電圧ＶＤＤ３３の供給・停止に同期させる。なお、本実施形態に係る出力回路の動作は第２の実施形態において説明した出力回路と同様である。そのため、動作の説明は省略する。特に、中間電圧生成回路１０を低電圧の電源であるＶＤＤ１８を用いずに、相対的に高電圧である電源電圧ＶＤＤ３３から生成することにより、たとえ、電源電圧ＶＤＤ３３のみが供給され、電源電圧ＶＤＤ１８が供給されていないようなことがあっても、出力回路を構成する各トランジスタに過大な電圧が印加されることを防ぐことができる。
【００５６】
以上のように、中間電圧生成回路１０を用いることにより、電源電圧ＶＤＤ３３から中間電圧Ｖｍを生成することが可能になり、中間電圧Ｖｍを生成するための煩雑な制御等が不要になる。
【００５７】
また、上記第１乃至第３の実施形態では、接地に対して電源が正電圧である場合について好適な実施形態として説明した。しかし、本発明は、電源が正電圧である場合に限られず、電源電圧が負電圧である出力回路に用いることもできる。そのような場合は、第１乃至第３の実施形態において、ＰＭＯＳトランジスタとＮＭＯＳトランジスタをすべて入れ替えて用いれば良い。
【００５８】
なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００５９】
１０  中間電圧生成回路
ＩＮＶ１  インバータ
ＮＭＯＳ１１、ＮＭＯＳ１２  Ｎチャンネル型トランジスタ
ＰＭＯＳ１１〜ＰＭＯＳ１４  Ｐチャンネル型トランジスタ
【図１】
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【図２】
0005501196.tif 000003
【図３】
0005501196.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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