(57)【特許請求の範囲】
【請求項１】
基板（１）上に、または基板（１）中に別個に形成されたメモリを検査するためのテストデバイス（４）であって、複数のメモリセル（２）を備え、前記テストデバイスは検査プログラムに従って前記メモリの検査を実施し、
前記テストデバイス（４）は、テストされるべき前記メモリに格納されている前記検査プログラムに従って前記メモリを作動およびテストするインタープリターデバイスを備える、テストデバイス。
【請求項２】
前記テストデバイス（４）は前記基板（１）上に、または基板（１）中に別個に形成される、請求項１に記載のテストデバイス。
【請求項３】
前記検査の終了後に分離されることが可能な数個の同じメモリまたは独立した別個のメモリは、前記基板（１）上に、または基板（１）中に別個に形成される、請求項１に記載のテストデバイス。
【請求項４】
前記基板（１）上に、または基板（１）中に別個に形成された各メモリは、自身のテストデバイス（４）を有する、請求項３に記載のテストデバイス。
【請求項５】
１個の共通のテストデバイス（４）がすべてのメモリに割り当てられる、請求項３に記載のテストデバイス。
【請求項６】
前記テストデバイス（４）は前記基板（１）上に、または基板（１）中に別個に形成される、請求項５に記載のテストデバイス。
【請求項７】
前記インタープリターデバイスは制御デバイス（４０）を備え、前記制御デバイス（４０）は、前記検査プログラムの個々のテスト命令（４１ａ）に従ってあるテストデータパターン（４０ａ）をテストされるべき前記メモリセルフィールド（２）の複数のメモリセルのうちの一つへそれぞれ書き込み、前記データパターンを予想されるデータ（４０ｄ）として提供する、請求項１〜６のいずれか一項に記載のテストデバイス。
【請求項８】
テスト命令読み出しデバイス（４２）が、テストされるべき前記メモリセルフィールド（２）から前記検査プログラムの個々のテスト命令 （２ａ）を現在読み出し、前記テスト命令（２ａ）を前記テスト命令読み出しデバイス（４２）の出力において個々のテスト命令（４２ａ）として提供する、請求項１〜７のいずれか一項に記載のテストデバイス。
【請求項９】
レジスタ（４１）が、前記テスト命令読み出しデバイス（４２）によって提供された個々のテスト命令（４２ａ）を中間的に一時的に格納している、請求項１〜８のいずれか一項に記載のテストデバイス。
【請求項１０】
前記検査プログラムの複数の個々のテスト命令（４２ａ）のための複数のレジスタ（４１）が提供される、請求項１〜９のいずれか一項に記載のテストデバイス。
【請求項１１】
前記制御デバイス（４０）は、前記レジスタ（４１および４１１）からの個々のテスト命令（４１ａ）を連続的に供給される、請求項１０に記載のテストデバイス。
【請求項１２】
前記テストデバイス（４）は、テストされるべき前記メモリの前記メモリセルから読み出したものとしての前記データ（ＲＤ1-N）を予測されるデータ（４０ｄ）と比較する比較手段（４３）を有し、比較の結果等しくない場合、結果（４３ａ）を送る、請求項１〜１１のいずれか一項に記載のテストデバイス。
【請求項１３】
前記比較デバイス（４３）により送られた前記結果（４３ａ）は、欠陥メモリセルのアドレスである、請求項１２に記載のテストデバイス。
【請求項１４】
結果レジスタ（４４）が、前記比較デバイス（４３）の前記結果（４３ａ）を一時的に格納するために提供される、請求項１２または１３に記載のテストデバイス。
【請求項１５】
複数のレジスタ（４４１および４４）が、前記比較デバイス（４３）の前記結果（４３ａ）を連続的に格納するために提供される、請求項１２〜１４のいずれか一項に記載のテストデバイス。
【請求項１６】
書き込みデバイス（４５）が、前記比較デバイス（４３）の前記結果を結果メモリ中へ書き込むために提供される、請求項１２〜１５のいずれか一項に記載のテストデバイス。
【請求項１７】
前記結果メモリが、前記基板（１）上に形成されたテストメモリまたは外部メモリによって形成される、請求項１６に記載のテストデバイス。
【請求項１８】
前記結果メモリが、テストされるべき前記メモリの複数のメモリセルによって形成される、請求項１６に記載のテストデバイス。
【請求項１９】
前記書き込みデバイス（４５）は、前記複数のメモリセルのうちの少なくとも１つが欠陥メモリセルである場合でも前記複数のメモリセルに格納されたデータの確実な読み出しが可能となるように、前記比較デバイス（４３）の前記結果（４５ａ）の前記結果メモリへの書き込みが実行されるための構造を有している、請求項１８に記載のテストデバイス。
【請求項２０】
テストされるべき前記メモリに格納された前記テスト命令が、前記メモリの複数のメモリセルのうちの少なくとも１つが欠陥メモリセルである場合でも確実に読み出されるように、前記テスト命令読み出しデバイス（４２）が形成される、請求項８に記載のテストデバイス。
【請求項２１】
共通の基板（１）上に形成された複数の回路（特に、メモリ）（１ａ）であって、前記基板が前記回路の間に前記回路を分離するためのスペース（５５）を含む、複数の回路を備える、回路手段であって、
前記スペース（５５）において、個々の回路（１ａ）を互いにおよび／あるいは一つまたは複数のさらなる回路と接続するライン（５１）が形成され、前記さらなる回路のうちの一つが、請求項１〜２０のいずれか一項に記載のテストデバイスによって形成される、回路手段。
【請求項２２】
前記テストデバイスが、前記個々の回路（１ａ）を含む前記基板（１）のスペース（５５）またはエッジ部（５６）に形成される、請求項２１に記載の回路手段。
【請求項２３】
前記さらなる回路の１以上は、前記基板（１）上に形成されたテストメモリによって形成されており、
前記テストメモリは、前記テストデバイスのテスト手段およびプログラムメモリのうちの少なくとも一方によって得られたデータを収容するためのものであり、前記プログラムメモリは、前記テストデバイスがプログラムに従って検査するようにそのプログラムの命令を格納したものであり、
前記１以上のさらなる回路は、前記ライン（５１）によってテストされるべき前記複数の回路のうちの１つおよび前記テストデバイスのうちの少なくとも一方に接続されている、請求項２１または２２に記載の回路手段。
【請求項２４】
前記テストメモリおよび／または前記プログラムメモリが、前記個々の回路（１ａ）を含む前記基板（１）のスペース（５５）またはエッジ部（５６）に形成される、請求項２３に記載の回路手段。
【請求項２５】
前記テストメモリおよび／または前記プログラムメモリが、不揮発性メモリまたは揮発性メモリによって形成される、請求項２３または２４に記載の回路手段。
【請求項２６】
接触領域（５２）は、前記個々の回路（１ａ）を含む前記基板（１）のスペース（５５）またはエッジ部（５６）に提供され、それにより前記基板（１）上に設けられた前記回路（１ａ）と電気的接触をする、請求項２１〜２５のいずれか一項に記載の回路手段。
【請求項２７】
メモリをテストするための方法であって、
テストされるべきメモリの複数のメモリセルによってプログラムメモリを形成する工程と、
前記プログラムメモリから一つまたは複数の個々のテスト命令（４２ａ）を読み出す工程と、
制御デバイス（４０）によって前記個々のテスト命令（単数または複数）（４２ａ）を解釈する工程と、
テストされるべきメモリセルフィールド（２）の一つまたは複数のメモリセル中へ、一つまたは複数の個々のテスト命令によって規定されるテストデータパターン（４０ａ）を書き込む工程と、
前記テストデータパターン（４０ａ）とともに書き込まれたテストされるべき前記メモリセルフィールド（２）の前記メモリセルの格納状態（ＲＤ1-N）を読み出す工程と、
前記格納状態（ＲＤ1-N）を前記テストデータパターン（４０ａ）によって規定された予測されるデータ（４０ｄ）と比較する工程と、
前記格納状態（ＲＤ1-N）と前記テストデータパターン（４０ａ）によって規定された前記予測されるデータ（４０ｄ）とが等しくない場合、テストされるべき前記メモリの前記メモリセルフィールド（２）の書き込まれたメモリセルのアドレス（ＡＤＲ1-M）を結果メモリ中へ格納する工程と、
前記プログラムメモリから一つまたは複数の個々のテスト命令（４２ａ）を更新して読み出す工程と
を包含する、方法。
【請求項２８】
テストされるべき前記メモリのメモリセルによって前記結果メモリを形成する工程を包含する、請求項２７に記載の方法。
【請求項２９】
前記テストを開始する前に、前記個々のテスト命令を含む前記テストプログラムがテストされるべき前記メモリに格納される、請求項２７または２８に記載の方法。
【請求項３０】
基板化合物（ウェハ化合物）に存在する複数のメモリがテストされる、請求項２７〜２９のいずれか一項に記載の方法。
【請求項３１】
前記欠陥メモリセルの前記アドレス（ＡＤＲ1-M）を格納する工程および／または前記個々のテスト命令（４２ａ）を読み出す工程が、前記複数のメモリセルのうちの少なくとも１つが欠陥メモリセルである場合でも前記複数のメモリセルに格納されたデータの確実な読み出しが可能となるように実施される、請求項２７〜３０のいずれか一項に記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、メモリ（特に、半導体ランダムアクセスメモリ）を検査するためのテストデバイスに関する。このメモリは、ビットラインが結合する複数のメモリセルを含み、このビットラインはメモリから引かれる入力／出力ラインと制御回路によって接続され得、このテストデバイスは検査プログラムに従って複数の個々のテストからなるメモリの検査を実施する。本発明はさらに、共通の基板上に形成されたテストされるべき複数の回路を含む回路手段と同様に十分にメモリをテストする方法に関する。この回路は連続的な製造工程の中で単一のユニットへ分離される。
【０００２】
半導体メモリのメモリセルアレイはますます大きくなり、世代変化はますます速くなってきているために（例えば、３年毎に性能は４倍（例えば、６４ＭビットＤＲＡＭ世代から２５６ＭビットＤＲＡＭ世代へ）になっていることを考慮する必要がある）、半導体メモリのメモリセルのテストが必要である。この理由は、ある環境下で、たった一つの欠陥のあるメモリセルが半導体メモリ全体の完全な欠陥となり得るからである。この理由のため、ほとんどの半導体メモリは余分なメモリセルを備えており、これは欠陥のあるメモリセルの代わりにアドレスされ得る。しかし、このケースにおいてさえ、機能性についてメモリ全体（すなわち、各半導体メモリセル）を検査する必要がある。これは、最終的にこのように欠陥として特定されたメモリセルを、余分なメモリセルで置き換えることができるためである。現在まで、いわゆる「テスター」は上記の目的のために用いられていた。このテスターは、微小な針をその接触表面に突き刺すことでウェハ化合物中に存在する半導体チップと接触する。さらに、既に封入された、または配線された半導体チップと接触するテスターもある。テスターによって半導体チップと接触させた後、メモリセルアレイのうちのすべてのメモリセルがテストされ、欠陥のあるメモリセルのアドレスが外部に（すなわち、テスターに）格納され、そして余剰の評価について機能性のテスト後に使用される。この評価のために、余剰のメモリセルは欠陥のあるメモリセルのアドレスへ割り当てられる。
【０００３】
現在達成されたメモリセルアレイのサイズは２５６Ｍビットまたは１Ｇビットの記憶容量を有するため、メモリセルのテスト手順はメモリのサイズに比例して顕著な費用につながり、それによりメモリチップ世代に対して指数関数的な関係となる。この理由は、このテスト手順はそれぞれ製造された半導体メモリのためにさらに時間が必要だからである。１Ｇビットの世代に関して現在その１Ｇビット世代へのアプローチは、テスト費用が製造コスト全体に対して既に３０％になろうとしていると見積もられている。
【０００４】
高価なテスターがそれぞれの新世代のハードウェアに適合される必要があり、これは次に相当なコスト高につながるので、必要なテストを最小限に減らそうと試みられている。複数のチップのテストを同時に並行して行うことは、今日の常識である最大６４個のメモリの同時検査において、または同時検査によってこれ以上拡大できない。この理由は、このアプローチは、チップに適用されるテスターの接触針の数によって限定されるからである。テストに必要な適用される接触針を可能な限り少なくしても、メモリセルアレイ全体が、セル毎にテスターによって検査される必要がある。
【０００５】
テストそれ自体の後、このテストにより得られたデータの評価は、欠陥のあるメモリセルの位置またはアドレスを経て、テスターまたはさらなる外部デバイスのハードウェアおよびソフトウェアによって実施される。この目的のために、余剰のメモリセルを欠陥のあるメモリセルのアドレスへ割り当てる余剰の分析が実施される。これらの割り当てデータは一時的に格納されるか、またはチップ上に割り当てを「配線（ｗｉｒｉｎｇ）する」デバイスへ直接導入される。これは、軌道または経路を溶かすレーザビームにより、いわゆるヒューズまたは抗ヒューズまたは他の適切な手段によって実施され得る。
【０００６】
テストプログラムは、固定回路の形態で、外部テスターに通常含まれる。あるいは、プログラム可能なユニットによって高額で生成される。テストプログラムの変更またはテストを実施するデバイスの変更は、大量生産において非常に高くつく遅れの原因となり、これはしばしば、回復不可能な時間のロスを意味する。
【０００７】
本発明の目的は、広く使用することが可能なテストデバイスを提供することである。すなわち、本発明のテストデバイスは、異なるメモリサイズ（テストされるべきメモリアレイのサイズとは無関係のようなもの）および異なるメモリのタイプで使用するための構成の変更を全く必要とせず、構成の介入を行う必要なしで変更の検査プログラムへ迅速に適合されることができ、テスト期間が低減される。
【０００８】
本発明の目的の解決は、請求項１のテストデバイスと請求項２１の回路手段と請求項２７のメモリをテストするための方法に基づく。
【０００９】
本発明は、テストされるべきメモリに格納された検査プログラムに従って、そのメモリを作動およびテストするインタープリターデバイスを備えるテストデバイスを提供する。
【００１０】
本発明は、検査プログラムに従って作動するテストデバイスを提供することを提案する。このテストデバイスには、上記検査プログラムのコマンドまたは命令コードが、テストされるべきメモリチップのまだテストされていないメモリセルアレイに格納されている。本発明のテストデバイスの利点は、とりわけ、テストデバイス自身がチップ世代の変わりゆくハードウェア特性または製造ラインそれぞれに、もはや合わせる必要がないという事実にある。この理由は、チップのタイプにそれぞれ適合される検査プログラムが、検査されるべき各メモリ自身に変更可能なコードとして格納されるからである。このことにより、同じテストデバイスを用いて複数のメモリチップのタイプを検査することがさらに可能である。その上、メモリチップ用のテストプログラムの迅速な適合は、テストデバイスへの介入を必要とすることなく可能である。テスターの変更および／あるいはこれらのテスターまたは種々のメモリのタイプ用にこれらの更新された格納を制御するプログラムの変更および／あるいはメモリチップの回路の変更に費やす時間はもはや必要ではない。高価なテスター用のテスト時間とそれにともなうコストの指数関数的な増加が防止される。程ほどのコストを有する個々にプログラム可能なテストデバイスの新しいアプローチにより、メモリセルアレイに関するすべてのテストは、再度より広範に実施され得る。これは、欠陥のあるチップまたはそれらのエラーの原因のより正確な分析による開発の顕著な向上を示す。本発明の利点は、特にテストデバイスを柔軟に使用することができ、変更する検査プログラム、不必要なメモリの回路の構成の変更、および低減されるテストに必要な合計時間に迅速に適合できるという事実にある。
【００１１】
本発明の特に好ましい実施形態によれば、テストデバイスは基板上に、または基板中に別個に形成される。これは、メモリの基板に突き刺された接触針による外部接触が、もはや必要ないという利点をもたらす。これにより、外部装置の使用を最小限または不必要にし、ウェハ化合物中に既に存在するテストが可能となる。
【００１２】
本発明のさらに好ましい実施形態によれば、複数の等価なまたは別個のメモリが基板に形成される。これらのメモリは検査の終了後、可能であれば実行された測定の結果の後に分離される。この工程の利点は、個々のメモリチップが上または中に別個に形成されるウェハは、複数の個々のメモリチップとして実質的により容易に扱うことができ、そしてウェハ上に製造されたすべてのチップについて同時に並行してテストを実施することができるという事実にある。
【００１３】
好ましい実施形態によれば、本発明は、それぞれ個々のメモリは基板上に、または基板中に別個に形成された自身のテストデバイスを有する。それにより、種々のメモリのタイプが単一のウェハ上に形成されることができ、および／または種々の検査プログラムを個々のメモリのために使用することができる。
【００１４】
さらに有利な実施形態によれば、本発明は、単一の共通のテストデバイスがすべてのメモリに結合するということを提供する。これにより、必要なチップ領域は最小化され、個々のメモリチップのために一度だけ必要なテストデバイス用の基板領域が失われることはない。
【００１５】
本発明の好ましい実施形態によれば、インタープリターデバイスは制御デバイスを備え、この制御デバイスは、検査プログラムの個々のテストコマンドに従って所定のテストデータパターンを、テストされるべきメモリのメモリセルフィールドの一つまたは複数のメモリセルに書き込み、このテストデータパターンを予測されるデータとして提供する。その結果、本発明のさらなる利点、そしてそれによる好ましい実施形態によれば、比較デバイスが提供され、この比較デバイスは、テストされるべきメモリのメモリセルから読み出されたデータを提供された予測されたデータと比較し、比較の結果等しくない場合に結果を送る。それにより、個々のメモリセルの有効で簡単な機能の検査が得られる。
【００１６】
さらに、テスト命令読み出しデバイスが有利に提供される。このテスト命令読み出しデバイスは、テストされるべきメモリセルフィールドから検査プログラムの個々のテスト命令を読み出し、そのテスト命令を個々のテストコマンドとして制御デバイスに提供する。これにより、制御デバイスは必要性とは無関係に作動し、テストされるべきメモリセルフィールドから個々のテスト命令を引き出し得る。
【００１７】
その結果、有利なことには、個々のテスト命令を一時的に格納する一つまたは複数のレジスタが提供され、その結果、個々のテスト命令は制御デバイスによりレジスタから順に得ることができる。それにより、得られた利点は、テスト命令読み出しデバイスの速度、および制御デバイスによる個々のテスト命令の処理速度とは無関係であるということである。
【００１８】
本発明の好ましい実施形態によれば、比較デバイスの結果を結果メモリへ書き込む書き込みデバイスが提供される。その結果、有利なことに、個々の結果を一時的に格納する一つまたは複数のレジスタが提供される。この結果は書き込みデバイスによりレジスタから読み出される。それにより得られた利点は、比較デバイスの速度および書き込みデバイスによる結果の記憶速度とは無関係であることである。
【００１９】
本発明のさらに好ましい実施形態によれば、結果メモリが外部メモリまたは基板上に形成されたテストメモリにより形成される。これにより、結果が余剰の分析の間の後の時点において格納され、評価され得る。
【００２０】
本発明の好ましい実施形態によれば、結果メモリはテストされるべきメモリのメモリセルにより形成される。これにより、さらなるテストメモリのスペースおよび／または基板上の外部メモリへ結果を伝達する接触が適用可能となる。その結果、書き込みデバイスは、テストされるべきメモリのメモリセルへの比較デバイスの結果の書き込みが冗長に実施されるこのような様式（すなわち、欠陥のあるメモリセルに対する耐性がある）で、有利に形成される。
【００２１】
さらなる局面によれば、本発明は、共通の基板上に形成された複数の回路（特に、メモリ）が提供される回路手段に関する。これらの回路は回路間にスペースを含んでおり、回路の分離を可能にする。このスペースにおいては、個々の回路を互いに接続するライン、および／あるいは一つまたは複数のさらなる回路と接続するラインが形成される。これにより、半導体化合物中になお存在する共通基板上の回路間の電気的接触が可能となるが、しかし、必要なライン経路は、それゆえ回路に使用可能な基板上のスペースを占めることはない。これらのラインは、回路を分離する間になくなるこの基板の領域に形成され、それゆえ回路のために使用することはできない。
【００２２】
さらに、本発明はメモリをテストするための方法に関する。特に好ましい手順は下記のとおりである：
プログラムメモリから一つまたは複数の個々のテスト命令を読み出す；
制御デバイスによって個々のテスト命令（単数または複数）を解釈する；
テストされるべきメモリセルフィールドの一つまたは複数のメモリセル中へ、一つまたは複数の個々のテスト命令によって規定されるテストデータパターンを書き込む；
テストデータパターンとともに書き込まれたテストされるべきメモリセルフィールドのメモリセルの格納状態を読み出す；
格納状態をテストデータパターンによって予め規定された予測されるデータと比較する；
格納状態とテストデータパターンによって予め規定された予測されるデータとが等しくない場合、テストされるべきメモリセルフィールドの書き込まれたメモリセルのアドレスを結果メモリ中へ記憶する；および
プログラムメモリから一つまたは複数の個々のテスト命令を更新して読み出す。
【００２３】
プログラムメモリおよび／または結果メモリは、好ましい実施形態に従って、テストされるべきメモリのメモリセルにより形成されるような様式で、形成される。
【００２４】
さらに、特に有利な、そしてそれゆえ好ましい方法の工程は、複数のメモリが基板化合物（ウェハ化合物）においてテストされることを提供する。これにより、個々のメモリを分離する前に検査がまだ実施されるので、メモリは特に効果的に、適度のコストでテストされる。
【００２５】
従って、テストされるべきメモリ（単数または複数）における個々のテスト命令を含む検査プログラムのファイリング（格納）は、特に好ましい方法の工程に従ってテストが開始される前に実施される。
【００２６】
欠陥のあるメモリセルのアドレスの格納および／または個々のテスト命令の読み出しが、さらに特に好ましいプロセスの工程に従って冗長に実施される。これにより、検査プログラムならびに／または欠陥のあるメモリセルのアドレスの形態となるその結果の格納および引き続く読み出しは、テストされるべきメモリの欠陥のあるメモリセルに対する耐性があり得る。
【００２７】
本発明のさらなる利点、特徴、および適切な実施形態は、さらなる従属請求項から明らかとなる。
【００２８】
引き続いて、本発明は図面に関して説明される。図面の概略の詳細を示す。
【００２９】
図１において、基板１が示され、メモリセルアレイ２に形成された複数のメモリセルを含むメモリがこの基板上または基板中にそれぞれ形成され、このメモリセルはアドレスビットライン５ａおよびデータビットライン６ａにより、アドレスドライバ回路５およびデータドライバ回路６と接続されている。メモリの外部接続のために、入力／出力ドライバ回路３が提供され、接触領域３１を介して外部に接触され得る。さらに、基板１の上または基板１の中にそれぞれ形成された本発明のテストデバイス４が示される。このテストデバイス４は、入力／出力ドライバ回路３とライン４ａにより接続されている。テストデバイス４は、検査プログラムに従って書き込み工程および読み取り工程により、通常の動作時のようにメモリを作動し、このことに従って異なるテスト工程が実行される。同様に、テストデバイス４のアドレスドライバ回路５およびデータドライバ回路６との接続、あるいはアドレスビットライン５ａおよびデータビットライン６ａとの直接接続が可能である。実施形態に示されるようなテストデバイス４の入力／出力ドライバ回路３との接続により、有利なことにはアドレスドライバ回路５およびデータドライバ回路６はメモリテストと同時にテストされる。
【００３０】
本発明の原理に従って、テストデバイス４は以下のようにして、書き込み工程および読み出し工程によりメモリを作動させる。それは、テストデバイスによってメモリセルフィールド２中へ書き込まれたデータＷＤ1-Nをメモリセルフィールド２から再度読み出された読み出しデータＲＤ1-Nと比較することにより、比較が可能となり、このことに従って、メモリセルは欠陥または機能的なものとして分類することができ、欠陥のあるメモリセルに関連するアドレスＡＤＲ1-Mは、さらなる評価のために格納され得る。テストによって得られたこの欠陥のあるメモリセルのアドレスは、これらのデータを用いた以下の冗長分析に提供される。非常に複雑で、テスターの作動に費用と時間の掛かるテスト工程。この理由は、欠陥のあるメモリチップのアドレスリストは、この冗長なメモリセルを割り当てるデバイスへ直接送信されるからである。
【００３１】
これにより、欠陥のあるメモリセルのアドレスの格納は、外部メモリ、不揮発性メモリセルまたは揮発性メモリセルにより形成され得るテストデータメモリに記憶され得る。さらに、メモリ自身がテストされるべきそのメモリ中のアドレスの格納が可能である。その結果、追加のメモリは必要ではない。
【００３２】
本発明のテストデバイス４は、図２により詳細に説明される。このテストデバイス４は、テスト命令読み出しユニット４２、検査プログラムの個々の命令の一時的な格納のために、そのテスト命令読み出しユニット４２に関連したレジスタ４１および４１１、メモリセルに書き込むための制御デバイス４０、予測されるデータ４０ｄとテストされるべきメモリセルフィールド２から読み出されたデータＲＤ1-Nとを比較するための比較デバイス４３、比較デバイス４３の結果または欠陥のあるメモリセルのアドレス４０ｅの一時的な格納のための比較デバイスに関連した結果レジスタ４４および４４１、ならびに上記レジスタ４４および４４１に一時的に格納されたデータ４４ａを結果メモリへ書き込み／ファイル４５ａするための書き込みデバイス４５を含む。制御デバイス４０は、上記の検査プログラムによって予め決定されたパターンに従って、メモリセルフィールドのメモリセルへ書き込みを行い、同様に予測されるメモリセルのメモリ状態４０ｄに対応する上記のテストデータパターンを比較回路４３に提供する。比較回路４３は、テストされるべきメモリセルから読み出されたデータＲＤ1-Nと予測されるメモリ状態４０ｄとの間の比較を実行し、正しいメモリ状態を含まないメモリセルのアドレスＡＤＲ1-Mに対応する結果と等しくない場合に送信を行い、あるいはレジスタ４４および４４１のうちの１つにおいてアドレスＡＤＲ1-Mの格納を制御する。これにより、メモリセルに書き込むを行うため、および比較デバイス４３により読み出しを行うために、メモリセルフィールドのビットラインは直接アクセスされることができ、あるいは入力／出力デバイス３はアドレスされることができ、後者の場合では、アドレスドライバ５またはデータドライバ６は、それぞれテストに含まれる。
【００３３】
複数の個々のステップからなる検査プログラムは、そのプログラムに従って制御デバイス４０が作動し、これによりハードウェアにコード化された回路の形態でファイルせずに、メモリ中にプログラム可能にランダムにファイルされる。本発明によればこの目的に対して、付随するプログラムデータメモリが提供されることができ、またはこの検査プログラムはテストされるべきメモリにファイルされ、そして個々の工程はテストデバイス４により上記のメモリから読み出される。プログラムデータのためにテストされるべきメモリセルフィールド２を使用する場合では、格納はまだテストされていないメモリセルを用いて実施されるので、本発明に従って、格納の個々の工程は冗長に実行される。これにより、たとえ単一の欠陥のあるメモリセルを有していたとしても、プログラムの個々の工程を確実に読み出すことが可能となる。
【００３４】
この目的のために、テスト命令読み出しユニット４２は本発明に従って以下のように構成される。すなわち、テストされるべきメモリセルフィールドから冗長に個々の命令を自動的に読み出し、その個々の命令をレジスタ４１および４１１に順に格納する。レジスタ４１および４１１から、テスト命令は制御デバイス４０に個々に供給されるか、または信号４０ｃとともに制御デバイス４０により要求される。同様に、メモリセルフィールド２内の欠陥のあるメモリセルのアドレスＡＤＲ1-Mの形態の比較ユニット４３の欠陥の格納は、冗長に実施され得る。この欠陥のあるメモリセルのアドレスは、初めはレジスタ４４および４４１中にファイルされており、そして自動的に作動する書き込みデバイス４５によって、テストされるべきメモリセルフィールド中へ冗長に書き込まれる。この場合、データはテストされるべきメモリにファイルされる必要はなく、上記データは別個のテストデータメモリの外部メモリにファイルされ得る。
【００３５】
図３は本発明の回路手段の複数の回路１ａを示す。好ましいメモリは、共通の基板１中に、または基板１上に別個に形成される。上記の回路１ａは、上記回路間においてそれぞれ基板１中に、または基板１上に形成されたライン５１によって互いに接続される。これにより、ライン５１によって占められた基板１上の回路１ａ間のスペース５５の領域は、回路１ａによって占められない必要性はない。この理由は、スペース５５の領域は切断エッジ５４に沿って個々の回路１ａの分離を可能にするように機能するからである。ライン５１は後に実施される分離（切断エッジ５４に沿った回路１ａと共通の基板１の分解）によって破壊され、そしてこれ以上は必要とされない。ライン５１による回路１ａとの接触に関して、接触領域５２は基板１上に形成された回路と電気的に接触するために、個々の回路１ａを含む基板１のスペース５５またはエッジ部分５６に提供される。
【００３６】
この結果、ウェハ化合物にメモリによって形成された回路１ａの電源が可能となる。これにより、メモリのテストは、ウェハディスクに検査プログラムに従って動作するテストデバイスによる動作電圧を供給することにより、自動的に実施され得る。上記のテストデバイスはメモリ毎にそれぞれ形成されているか、またはすべてのメモリに共通の単一のテストデバイスの形態で形成されている。ここでそれぞれのメモリがテスターと接触することはもはや必要ではない。検査プログラムは、そのプログラムに従ってテストデバイスが作動し、テストされるべき１つまたは複数のメモリ、あるいは特に先に提供されたプログラムメモリにファイルされる。
【００３７】
ライン５１により、回路またはテストデバイス（単数または複数）は、それぞれ異なるシステムクロックに接続され得、システムクロックは、特に入力／出力インターフェイスと同期化をとる機能制御に関して、メモリチップをテストする際に特に必要であり得る。
【００３８】
テストにより得られたデータの格納は、基板１上に、または基板１中に別個に形成された追加のメモリの１つにより形成されたテストメモリにおいて起こり得る。上記のテストメモリはライン５１で１つまたは複数のテストされるべき回路および／またはテストデバイスに接続されており、このテストメモリは追加の回路のうちの１つによっても形成され得る。電圧を提供される揮発性メモリまたは不揮発性メモリによって形成され得るテストメモリ、および／またはテストデバイスは、スペース５５に形成され得るか、または個々の回路１ａを含む基板１のエッジ部５６に形成され得る。
【００３９】
本発明に従って、テストにより得られたデータはテストデバイス自身または外部デバイスにより、例えば冗長分析の形態で評価され得る。基板上に形成されたテストデバイスにより評価を行うことに特に利点があり、この場合、冗長分析の結果が基板上に形成された不揮発性メモリに格納され得る。従来のテストプロセスとは対照的に、この基板上に形成されたテストデバイスを用いた本発明のアプローチの場合、外部デバイスとの接触（特に、テスターの形態における）は、テストの開始時に一度だけ、および多くてもテストの終了時に一度必要である。テストの開始時においては必要であれば検査プログラムをメモリチップへ格納するためであり、テストの終了時においては必要であれば得られたデータを送信するためである。一回のテストには、そのテスト期間中に必要である動作電圧供給だけのより長い時間が掛かり得る。それゆえ、このようなテストは、外部デバイスとまったく接触することなく実施することができる。
【００４０】
検査プログラムおよび／またはその結果がテストされるべきメモリに格納される場合、格納された情報を再配置するためにテスト期間中にコピー工程が必要であり、その後まだテストされるべきであるメモリセル領域から既にテストされたメモリセル領域までテストを行う可能性がある。
【００４１】
最終的に、外部デバイスまたはテストデバイスの冗長分析の結果が、冗長なメモリセルを欠陥のあるメモリセルに不可逆的に割り当てるために使用される。
【図面の簡単な説明】
【図１】  図１は、基板上のメモリとともに形成された本発明のテストデバイスの好ましい実施形態の模式図である。
【図２】  図２は、実施形態に従うテストデバイスの模式図である。
【図３】  図３は、基板として機能し、まだ分離される状態の複数の回路を含むウェハであり、これらの回路はラインにより互いに接続されていることを示す。
【図１】
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【図２】
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【図３】
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