(57)【特許請求の範囲】
【請求項１】
出力画像の縮小倍率ｍを設定する倍率設定手段と、
前記倍率設定手段の縮小倍率ｍに応じて夫々の水平ラインに対応した制御係数ｋを発生する係数発生手段と、
複数の被補間映像信号に対し前記制御係数ｋに応じた補間演算を行い、補間映像信号を生成する補間演算手段と、
順次走査方式の入力映像信号に対しライン単位で並列化を行う直列並列変換手段と、
前記直列並列変換手段から出力された映像信号をライン単位で遅延する遅延手段と、
前記補間演算手段に与える前記被補間映像信号を、前記直列並列変換手段の出力及び前記遅延手段の出力から選択する信号選択手段と、
前記補間演算手段で生成された補間映像信号を少なくともフィールド単位で記憶する記憶手段と、
前記記憶手段に対して前記補間映像信号の書き込みを制御すると共に、前記記憶手段に対して前記縮小倍率ｍの出力映像信号の読み出しを制御するメモリ制御手段と、を具備し、
前記直列並列変換手段は、順次走査方式に対応したクロックと、インタレース走査方式に対応したクロックの両方を用いて動作し、前記倍率設定手段、前記係数発生手段、前記補間演算手段、前記遅延手段、前記信号選択手段は、夫々インタレース走査方式に対応したクロックで動作すると共に、前記信号選択手段における被補間映像信号の選択動作、及び前記メモリ制御手段の読み書き動作が、前記係数発生手段の発生する制御係数ｋに応じて制御されることを特徴とする画像縮小装置。
【請求項２】
前記信号選択手段は、
前記係数発生手段が発生する制御係数ｋの小数部が第１の基準値ａ（０≦ａ＜１）以上か否かで被補間映像信号の選択方法を変更し、
前記メモリ制御手段は、
前記係数発生手段が発生する制御係数ｋが第２の基準値ｂ（ｂ≧０）以上の場合に、前記補間映像信号の書き込みを停止することを特徴とする請求項１記載の画像縮小装置。
【請求項３】
出力画像の縮小倍率ｍを設定する倍率設定手段と、
前記倍率設定手段の縮小倍率ｍに応じて夫々の水平ラインに対応した制御係数ｋを発生する係数発生手段と、
複数の被補間映像信号に対し前記制御係数ｋに応じた補間演算を行い、補間映像信号を生成する補間演算手段と、
インタレース走査の入力映像信号を順次走査の映像信号に変換すると共に、ライン単位で並列化を行う走査変換手段と、
前記走査変換手段から出力された映像信号をライン単位で遅延する遅延手段と、
前記補間演算手段に与える前記被補間映像信号を、前記走査変換手段の出力及び前記遅延手段の出力から選択する信号選択手段と、
前記補間演算手段で生成された補間映像信号を少なくともフィールド単位で記憶する記憶手段と、
前記記憶手段に対して前記補間映像信号の書き込みを制御すると共に、前記記憶手段に対して前記縮小倍率ｍの出力映像信号の読み出しを制御するメモリ制御手段と、を具備し、
前記倍率設定手段、前記係数発生手段、前記補間演算手段、前記走査変換手段、前記遅延手段は、夫々インタレース走査方式に対応したクロックで動作すると共に、前記信号選択手段における被補間映像信号の選択動作、及び前記メモリ制御手段の読み書き動作が、前記係数発生手段の発生する制御係数ｋに応じて制御されることを特徴とする画像縮小装置。
【請求項４】
前記信号選択手段は、
前記係数発生手段が発生する制御係数ｋの小数部が第１の基準値ａ（０≦ａ＜１）以上か否かで被補間映像信号の選択方法を変更し、
前記メモリ制御手段は、
前記係数発生手段が発生する制御係数ｋが第２の基準値ｂ（ｂ≧０）以上の場合に、前記補間映像信号の書き込みを停止することを特徴とする請求項３記載の画像縮小装置。
【請求項５】
出力画像の縮小倍率ｍを設定する倍率設定手段と、
前記倍率設定手段の縮小倍率ｍに応じて夫々の水平ラインに対応した制御係数ｋを発生する第１の係数発生手段と、
前記第１の係数発生手段が発生した制御係数ｋに基づいて、縮小倍率ｍの大小に応じて異なる系列の補間係数ｗを発生する第２の係数発生手段と、
前記第２の係数発生手段の発生する複数系列の補間係数ｗから１系列の補間係数を選択する補間係数選択手段と、
前記複数の被補間映像信号に対し前記補間係数選択手段で選択された補間係数を用いて補間演算を行い、補間映像信号を生成する補間演算手段と、
順次走査方式の入力映像信号に対しライン単位で並列化を行う直列並列変換手段と、
前記直列並列変換手段から出力された映像信号をライン単位で遅延する遅延手段と、
前記補間演算手段に与える前記被補間映像信号を、前記直列並列変換手段の出力及び前記遅延手段の出力から選択する信号選択手段と、
前記補間演算手段で生成された補間映像信号を少なくともフィールド単位で記憶する記憶手段と、
前記記憶手段に対して前記補間映像信号の書き込みを制御すると共に、前記記憶手段に対して前記縮小倍率ｍの出力映像信号の読み出しを制御するメモリ制御手段と、を具備し、
前記直列並列変換手段は、順次走査方式に対応したクロックと、インタレース走査方式に対応したクロックの両方を用いて動作し、前記倍率設定手段、前記第１の係数発生手段、前記第２の係数発生手段、前記補間演算手段、前記遅延手段、前記信号選択手段は、夫々インタレース走査方式に対応したクロックで動作すると共に、前記補間係数選択手段は、前記倍率設定手段で設定された縮小倍率ｍに応じて補間係数ｗを選定し、前記信号選択手段は、前記第１の係数発生手段の発生する制御係数ｋ及び前記倍率設定手段で設定された縮小倍率ｍに応じて前記被補間映像信号を選択し、前記メモリ制御手段は、前記第１の係数発生手段の発生する制御係数ｋの値に応じて映像信号の書き込みを制御することを特徴とする画像縮小装置。
【請求項６】
前記補間係数選択手段は、
前記倍率設定手段の設定した縮小倍率ｍが第３の基準値ｃ（０≦ｃ＜１）以上か否かで補間係数ｗの選択方法を変更し、
前記信号選択手段は、
前記第１の係数発生手段が発生する制御係数ｋの小数部が第１の基準値ａ（０≦ａ＜１）以上か否か、又は縮小倍率ｍが第３の基準値ｃ（０≦ｃ＜１）以上か否かで前記被補間映像信号の選択方法を変更し、
前記メモリ制御手段は、
前記第１の係数発生手段が発生する制御係数ｋが第２の基準値ｂ（ｂ≧０）以上の場合に、前記補間映像信号の書き込みを停止することを特徴とする請求項５記載の画像縮小装置。
【請求項７】
出力画像の縮小倍率ｍを設定する倍率設定手段と、
前記倍率設定手段の縮小倍率ｍに応じて夫々の水平ラインに対応した制御係数ｋを発生する第１の係数発生手段と、
前記第１の係数発生手段が発生した制御係数ｋに基づいて、縮小倍率ｍの大小に応じて異なる系列の補間係数ｗを発生する第２の係数発生手段と、
前記第２の係数発生手段の発生する複数系列の補間係数ｗから１系列の補間係数を選択する補間係数選択手段と、
前記複数の被補間映像信号に対し前記補間係数選択手段で選択された補間係数を用いて補間演算を行い、補間映像信号を生成する補間演算手段と、
インタレース走査の入力映像信号を順次走査の映像信号に変換すると共に、ライン単位で並列化を行う走査変換手段と、
前記走査変換手段から出力された映像信号をライン単位で遅延する遅延手段と、
前記補間演算手段に与える前記被補間映像信号を、前記走査変換手段の出力及び前記遅延手段の出力から選択する信号選択手段と、
前記補間演算手段で生成された補間映像信号を少なくともフィールド単位で記憶する記憶手段と、
前記記憶手段に対して前記補間映像信号の書き込みを制御すると共に、前記記憶手段に対して前記縮小倍率ｍの出力映像信号の読み出しを制御するメモリ制御手段と、を具備し、
前記倍率設定手段、前記第１の係数発生手段、前記第２の係数発生手段、前記補間演算手段、前記遅延手段、前記信号選択手段は、夫々インタレース走査方式に対応したクロックで動作すると共に、前記補間係数選択手段は、前記倍率設定手段で設定された縮小倍率ｍに応じて補間係数ｗを選定し、前記信号選択手段は、前記第１の係数発生手段の発生する制御係数ｋ及び前記倍率設定手段で設定された縮小倍率ｍに応じて前記被補間映像信号を選択し、前記メモリ制御手段は、前記第１の係数発生手段の発生する制御係数ｋの値に応じて映像信号の読み書き制御を行うことを特徴とする画像縮小装置。
【請求項８】
前記補間係数選択手段は、
前記倍率設定手段の設定した縮小倍率ｍが第３の基準値ｃ（０≦ｃ＜１）以上か否かで補間係数ｗの選択方法を変更し、
前記信号選択手段は、
前記第１の係数発生手段が発生する制御係数ｋの小数部が第１の基準値ａ（０≦ａ＜１）以上か否か、又は縮小倍率ｍが第３の基準値ｃ（０≦ｃ＜１）以上か否かで前記被補間映像信号の選択方法を変更し、
前記メモリ制御手段は、
前記第１の係数発生手段が発生する制御係数ｋが第２の基準値ｂ（ｂ≧０）以上の場合に、前記補間映像信号の書き込みを停止することを特徴とする請求項７記載の画像縮小装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、インタレース走査方式又は順次走査方式の映像信号を任意の倍率で縮小し、インタレース走査方式で映像信号を出力する画像縮小装置に関するものである。
【０００２】
【従来の技術】
従来の画像縮小装置としては、例えば特開平２−２６６８３１号公報で開示されているようなものが一般的である。この装置は入力映像信号としてインタレース走査方式の映像信号を想定している。しかし、近年、順次走査方式の映像信号を出力できる固体撮像素子（以下、ＣＣＤという）などがデジタルカメラなどで用いられるようになり、順次走査方式の映像信号に対してズーム処理を行った後、テレビジョンに表示させるためにインタレース方式の映像信号に変換して出力する装置も考案されている。そのような装置を搭載した例としては、例えば特開平５−２６０４４７号公報の「テレビジョン受像機」などがある。以下に順次走査方式の映像信号を入力とし、インタレース方式の映像信号を出力とした従来の画像縮小装置について、図面を参照しながら説明する。
【０００３】
図１９は、垂直方向に縮小ズームを行う従来の画像縮小装置の全体構成を示すブロック図である。入力映像信号Ｓ１はまず、１ライン周期（以下、１Ｈという）の遅延時間を有する複数のラインメモリ（１ＨＤＬ）１９０１ａ，１９０１ｂ・・・１９０１ｎのうちの初段のラインメモリ１９０１ａと、補間演算回路１９０２とに入力される。ここで入力映像信号Ｓ１は、例えば順次走査ＣＣＤから出力された順次走査方式アナログ映像信号が、アナログ−ディジタル変換器（以下、Ａ／Ｄ変換器という）などで変換されたディジタル映像信号とする。また２段目のラインメモリ１９０１ｂ、・・・ｎ段目のラインメモリ１９０１ｎの出力も補間演算回路１９０２に入力される。
【０００４】
補間演算回路１９０２は、倍率設定回路１９０７が設定する縮小倍率ｍを基に、補間係数発生回路１９０６により発生された補間係数ｗを用いて、入力信号に対して補間演算を行い、映像信号Ｓ２を出力する。そしてこの映像信号Ｓ２は、フレームメモリ１９０３に書き込まれる。このフレームメモリ１９０３は、順次走査方式の映像信号の１フィールド分、即ちインタレース走査方式映像信号の１フレーム分の画像を記憶できる。次にフレームメモリ１９０３から読み出された映像信号Ｓ３はインタレース変換回路１９０４に入力されてインタレース走査方式に変換され、出力映像信号Ｓ４として出力される。
【０００５】
メモリ制御回路１９０５は、補間係数ｗの値に応じて、フレームメモリ１９０３への信号の読み出し及び書き込みの際のアドレスを制御する。またクロック発生器１９０８は、ラインメモリ１９０１、補間演算回路１９０２、インタレース変換回路１９０４、メモリ制御回路１９０５、補間係数発生回路１９０６に対してクロックＣＬＫ１を与え、インタレース変換回路１９０４に対してクロックＣＬＫ２を与える。
【０００６】
ここで、クロックＣＬＫ１の周波数は順次走査方式である入力映像信号Ｓ１の水平画素のサンプリング周波数に等しく、クロックＣＬＫ２の周波数はインタレース走査方式の出力映像信号Ｓ４の水平画素のサンプリング周波数と等しい。１フィールド期間内のライン数を比較すると、順次走査方式のライン数がインタレース方式のライン数の倍となるため、クロックＣＬＫ１の周波数はクロックＣＬＫ２の周波数の２倍となる。
【０００７】
また、補間演算回路１９０２で行う補間演算は、補間関数としてサンプリング定理で現れる標本化関数、即ちｓｉｎπｘ／πｘを用いて、かつ無限個の画素に基づき補間することが望ましいが、そのためにはラインメモリが無限個必要となるので実質的に不可能となる。このため、実際には簡単化した補間演算方法として、例えば線形補間法などが用いられる。線形補間法は、補間画素をｙとし、ｙの前後の画素を夫々ｘi ，ｘi+1 とし、補間係数をｗとすると、補間関数Ｌ（ｗ）は次の（１）式で与えられる。
Ｌ（ｗ）＝１−｜ｗ｜  ただし、０≦｜ｗ｜＜１
Ｌ（ｗ）＝０          ただし、｜ｗ｜≧１  ・・・（１）
この補間関数Ｌ（ｗ）から補間画素ｙは次の（２）式が得られる。
ｙ＝Ｌ（ｗ）ｘi ＋Ｌ（１−ｗ）ｘi+1 ・・・（２）
【０００８】
図１９の画像縮小装置が行うズーム動作として、５／８倍に縮小する場合を例にして図２０を用いて説明する。図２０は補間演算方法として線形補間法を用いたときの縮小ズーム動作の原理を示す説明図である。この場合、入力映像信号Ｓ１における縮小前の画像の８つのラインを、夫々ｋ，ｋ＋１，ｋ＋２，ｋ＋３，ｋ＋４，ｋ＋５，ｋ＋６，ｋ＋７とすると、これらのラインから５つの補間ラインｋ’，（ｋ＋１）’，（ｋ＋２）’，（ｋ＋３）’，（ｋ＋４）’を生成する。縮小前のライン間隔を１とすると、図２０の映像信号Ｓ２の部分に示すように、縮小後のライン間隔は８／５となり、縮小後の画像は縮小前に比べて５／８倍になる。
【０００９】
縮小前の画像は、順次走査方式の入力映像信号Ｓ１として図１９の補間演算回路１９０２及びラインメモリ１９０１ａ〜１９０１ｎに入力され、補間演算回路１９０２は映像信号Ｓ１として入力されるラインと、ラインメモリ１９０１ｉ（ｉはａ〜ｎのいずれか）で遅らせたラインに対し、補間係数発生回路１９０６が倍率ｍに応じて発生する補間係数ｗを用いて線形補間演算を行う。そして生成された補間ラインの信号が順次走査方式の映像信号Ｓ２としてフレームメモリ１９０３に書き込まれる。
【００１０】
ここで補間係数発生回路１９０６が発生する補間係数ｗは、１ライン前の補間演算の際に用いた補間係数に対して、縮小倍率ｍの逆数８／５＝１．６を加算した結果の小数部が用いられる。そして加算結果が２．０を超えた場合、メモリ制御回路１９０５がフレームメモリ１９０３に対して書き込み停止制御を行う。従ってこの場合の補間ラインは間引かれることになる。そして加算結果の小数部が、引き続き次の補間演算の際の補間係数ｗとして用いられる。この結果、図２０の点線部で示すように、補間ライン８ラインから（ｋ＋２）”、（ｋ＋４）”、（ｋ＋５）”の３ラインが間引かれ、映像信号Ｓ３の部分に示すように、残りの５ラインがフレームメモリ１９０３に書き込まれることになる。
【００１１】
メモリ制御回路１９０５によってフレームメモリ１９０３から補間ラインの映像信号Ｓ３が１ラインずつ読み出される。インタレース変換回路１９０４は映像信号Ｓ３のうち、奇数フィールドではｋ’，（ｋ＋２）’，（ｋ＋４）’のラインを出力し、偶数フィールドでは（ｋ＋１）’，（ｋ＋３）’，（ｋ＋５）’のラインを出力する。こうして順次走査方式の入力映像信号Ｓ１を垂直方向に縮小したインタレース走査方式の出力映像信号Ｓ４が得られる。
【００１２】
ここで、縮小ズーム動作のうちラインの補間演算は、垂直フィルタリングに等しいと言える。一般に順次走査方式の映像信号における垂直ラインサンプリング周波数は、インタレース走査方式における映像信号の垂直ラインサンプリング周波数の倍である。このため、順次走査方式の入力信号に対して縮小処理を行う従来の画像縮小装置による縮小画像は、インタレース走査方式の入力映像信号に対して縮小処理を行う画像縮小装置による縮小画像に比べ、より高い周波数成分を残した画像となる。縮小処理はサンプリング周波数が小さくなることと等価であり、縮小前画像中に高周波数成分が含まれていると、縮小処理後に折り返し現象が発生し、画質の劣化が生じてしまう。
【００１３】
しかしながら、例えば画角比が４：３の画像から１６：９の画像を作成するときは３／４倍の縮小となる。このように縮小倍率ｍがｍ＞１／２となる場合は、垂直ラインのサンプリング周波数が縮小処理前の１／２以下にはならない。また垂直ラインのサンプリング周波数が順次走査方式の映像信号の１／２であるインタレース走査方式の映像信号では、縮小処理後の画像において折り返し成分が多くなる。従って順次走査方式の入力信号の縮小画像の方が高画質といえる。
【００１４】
上記の従来例では、順次走査方式の映像信号が入力されるものとしたが、インタレース走査方式の映像信号についても、奇数フィールド画像と偶数フィールド画像とを同時化し、倍速変換を施すことで順次走査方式に変換することができる。その場合、インタレース走査方式の入力映像信号が、奇数偶数フィールド間で動きがない画像、例えば静止画像や２フィールド毎に動きが生じる静止画連写画像であれば、入力が順次走査方式の場合と同等画質の縮小画像となる。特に縮小倍率ｍ＞１／２であれば、前述のように高画質の縮小画像が得られる。
【００１５】
【発明が解決しようとする課題】
しかしながら上記従来の画像縮小装置には、次のような問題点がある。すなわち、順次走査方式の入力映像信号Ｓ１に対してはそのままの方式で縮小ズームを行い、インタレース走査方式の入力映像信号に対しては順次走査方式に変換した後で縮小ズームを行っている。そして順次走査方式の縮小後画像Ｓ３を得た後でインタレース走査方式に変換するため、順次走査入力から縮小後画像Ｓ３を得るまでの回路は全てクロックＣＬＫ１で動作している。仮にインタレース走査方式の入力映像信号に対して、その方式のままで画像縮小を行う場合は、クロックＣＬＫ１の１／２周波数であるクロックＣＬＫ２で動作させればよいといえる。このようなクロックＣＬＫ１を主として用いる方式では、回路全般のクロック周波数が高くなってしまう。
【００１６】
一般にディジタル回路で消費される電力は、その回路を駆動するクロックの周波数と、回路規模に比例する。このため上記従来の画像縮小装置は、インタレース走査方式の映像信号に対しズーム処理を行う画像縮小装置に比べて、消費電力が大幅に増加するという問題点があった。
【００１７】
本発明は、このような従来の問題点に鑑みてなされたものであって、順次走査方式の映像信号やインタレース走査方式の映像信号に対し、従来の画像縮小装置と同等な画質の縮小画像を出力することができ、かつ、従来に比べ消費電力を大幅に減らすことのできる画像縮小装置を実現することを目的とする。
【００１８】
【課題を解決するための手段】
本願の請求項１の発明は、出力画像の縮小倍率ｍを設定する倍率設定手段と、前記倍率設定手段の縮小倍率ｍに応じて夫々の水平ラインに対応した制御係数ｋを発生する係数発生手段と、複数の被補間映像信号に対し前記制御係数ｋに応じた補間演算を行い、補間映像信号を生成する補間演算手段と、順次走査方式の入力映像信号に対しライン単位で並列化を行う直列並列変換手段と、前記直列並列変換手段から出力された映像信号をライン単位で遅延する遅延手段と、前記補間演算手段に与える前記被補間映像信号を、前記直列並列変換手段の出力及び前記遅延手段の出力から選択する信号選択手段と、前記補間演算手段で生成された補間映像信号を少なくともフィールド単位で記憶する記憶手段と、前記記憶手段に対して前記補間映像信号の書き込みを制御すると共に、前記記憶手段に対して前記縮小倍率ｍの出力映像信号の読み出しを制御するメモリ制御手段と、を具備し、前記直列並列変換手段は、順次走査方式に対応したクロックと、インタレース走査方式に対応したクロックの両方を用いて動作し、前記倍率設定手段、前記係数発生手段、前記補間演算手段、前記遅延手段、前記信号選択手段は、夫々インタレース走査方式に対応したクロックで動作すると共に、前記信号選択手段における被補間映像信号の選択動作、及び前記メモリ制御手段の読み書き動作が、前記係数発生手段の発生する制御係数ｋに応じて制御されることを特徴とするものである。
【００１９】
本願の請求項２の発明は、請求項１の画像縮小装置において、前記信号選択手段は、前記係数発生手段が発生する制御係数ｋの小数部が第１の基準値ａ（０≦ａ＜１）以上か否かで被補間映像信号の選択方法を変更し、前記メモリ制御手段は、前記係数発生手段が発生する制御係数ｋが第２の基準値ｂ（ｂ≧０）以上の場合に、前記補間映像信号の書き込みを停止することを特徴とするものである。
【００２０】
本願の請求項３の発明は、出力画像の縮小倍率ｍを設定する倍率設定手段と、前記倍率設定手段の縮小倍率ｍに応じて夫々の水平ラインに対応した制御係数ｋを発生する係数発生手段と、複数の被補間映像信号に対し前記制御係数ｋに応じた補間演算を行い、補間映像信号を生成する補間演算手段と、インタレース走査の入力映像信号を順次走査の映像信号に変換すると共に、ライン単位で並列化を行う走査変換手段と、前記走査変換手段から出力された映像信号をライン単位で遅延する遅延手段と、前記補間演算手段に与える前記被補間映像信号を、前記走査変換手段の出力及び前記遅延手段の出力から選択する信号選択手段と、前記補間演算手段で生成された補間映像信号を少なくともフィールド単位で記憶する記憶手段と、前記記憶手段に対して前記補間映像信号の書き込みを制御すると共に、前記記憶手段に対して前記縮小倍率ｍの出力映像信号の読み出しを制御するメモリ制御手段と、を具備し、前記倍率設定手段、前記係数発生手段、前記補間演算手段、前記走査変換手段、前記遅延手段は、夫々インタレース走査方式に対応したクロックで動作すると共に、前記信号選択手段における被補間映像信号の選択動作、及び前記メモリ制御手段の読み書き動作が、前記係数発生手段の発生する制御係数ｋに応じて制御されることを特徴とするものである。
【００２１】
本願の請求項４の発明は、請求項３の画像縮小装置において、前記信号選択手段は、前記係数発生手段が発生する制御係数ｋの小数部が第１の基準値ａ（０≦ａ＜１）以上か否かで被補間映像信号の選択方法を変更し、前記メモリ制御手段は、前記係数発生手段が発生する制御係数ｋが第２の基準値ｂ（ｂ≧０）以上の場合に、前記補間映像信号の書き込みを停止することを特徴とするものである。
【００２２】
本願の請求項５の発明は、出力画像の縮小倍率ｍを設定する倍率設定手段と、前記倍率設定手段の縮小倍率ｍに応じて夫々の水平ラインに対応した制御係数ｋを発生する第１の係数発生手段と、前記第１の係数発生手段が発生した制御係数ｋに基づいて、縮小倍率ｍの大小に応じて異なる系列の補間係数ｗを発生する第２の係数発生手段と、前記第２の係数発生手段の発生する複数系列の補間係数ｗから１系列の補間係数を選択する補間係数選択手段と、前記複数の被補間映像信号に対し前記補間係数選択手段で選択された補間係数を用いて補間演算を行い、補間映像信号を生成する補間演算手段と、順次走査方式の入力映像信号に対しライン単位で並列化を行う直列並列変換手段と、前記直列並列変換手段から出力された映像信号をライン単位で遅延する遅延手段と、前記補間演算手段に与える前記被補間映像信号を、前記直列並列変換手段の出力及び前記遅延手段の出力から選択する信号選択手段と、前記補間演算手段で生成された補間映像信号を少なくともフィールド単位で記憶する記憶手段と、前記記憶手段に対して前記補間映像信号の書き込みを制御すると共に、前記記憶手段に対して前記縮小倍率ｍの出力映像信号の読み出しを制御するメモリ制御手段と、を具備し、前記直列並列変換手段は、順次走査方式に対応したクロックと、インタレース走査方式に対応したクロックの両方を用いて動作し、前記倍率設定手段、前記第１の係数発生手段、前記第２の係数発生手段、前記補間演算手段、前記遅延手段、前記信号選択手段は、夫々インタレース走査方式に対応したクロックで動作すると共に、前記補間係数選択手段は、前記倍率設定手段で設定された縮小倍率ｍに応じて補間係数ｗを選定し、前記信号選択手段は、前記第１の係数発生手段の発生する制御係数ｋ及び前記倍率設定手段で設定された縮小倍率ｍに応じて前記被補間映像信号を選択し、前記メモリ制御手段は、前記第１の係数発生手段の発生する制御係数ｋの値に応じて映像信号の書き込みを制御することを特徴とするものである。
【００２３】
本願の請求項６の発明は、請求項５の画像縮小装置において、前記補間係数選択手段は、前記倍率設定手段の設定した縮小倍率ｍが第３の基準値ｃ（０≦ｃ＜１）以上か否かで補間係数ｗの選択方法を変更し、前記信号選択手段は、前記第１の係数発生手段が発生する制御係数ｋの小数部が第１の基準値ａ（０≦ａ＜１）以上か否か、又は縮小倍率ｍが第３の基準値ｃ（０≦ｃ＜１）以上か否かで前記被補間映像信号の選択方法を変更し、前記メモリ制御手段は、前記第１の係数発生手段が発生する制御係数ｋが第２の基準値ｂ（ｂ≧０）以上の場合に、前記補間映像信号の書き込みを停止することを特徴とするものである。
【００２４】
本願の請求項７の発明は、出力画像の縮小倍率ｍを設定する倍率設定手段と、前記倍率設定手段の縮小倍率ｍに応じて夫々の水平ラインに対応した制御係数ｋを発生する第１の係数発生手段と、前記第１の係数発生手段が発生した制御係数ｋに基づいて、縮小倍率ｍの大小に応じて異なる系列の補間係数ｗを発生する第２の係数発生手段と、前記第２の係数発生手段の発生する複数系列の補間係数ｗから１系列の補間係数を選択する補間係数選択手段と、前記複数の被補間映像信号に対し前記補間係数選択手段で選択された補間係数を用いて補間演算を行い、補間映像信号を生成する補間演算手段と、インタレース走査の入力映像信号を順次走査の映像信号に変換すると共に、ライン単位で並列化を行う走査変換手段と、前記走査変換手段から出力された映像信号をライン単位で遅延する遅延手段と、前記補間演算手段に与える前記被補間映像信号を、前記走査変換手段の出力及び前記遅延手段の出力から選択する信号選択手段と、前記補間演算手段で生成された補間映像信号を少なくともフィールド単位で記憶する記憶手段と、前記記憶手段に対して前記補間映像信号の書き込みを制御すると共に、前記記憶手段に対して前記縮小倍率ｍの出力映像信号の読み出しを制御するメモリ制御手段と、を具備し、前記倍率設定手段、前記第１の係数発生手段、前記第２の係数発生手段、前記補間演算手段、前記遅延手段、前記信号選択手段は、夫々インタレース走査方式に対応したクロックで動作すると共に、前記補間係数選択手段は、前記倍率設定手段で設定された縮小倍率ｍに応じて補間係数ｗを選定し、前記信号選択手段は、前記第１の係数発生手段の発生する制御係数ｋ及び前記倍率設定手段で設定された縮小倍率ｍに応じて前記被補間映像信号を選択し、前記メモリ制御手段は、前記第１の係数発生手段の発生する制御係数ｋの値に応じて映像信号の読み書き制御を行うことを特徴とするものである。
【００２５】
本願の請求項８の発明は、請求項７の画像縮小装置において、前記補間係数選択手段は、前記倍率設定手段の設定した縮小倍率ｍが第３の基準値ｃ（０≦ｃ＜１）以上か否かで補間係数ｗの選択方法を変更し、前記信号選択手段は、前記第１の係数発生手段が発生する制御係数ｋの小数部が第１の基準値ａ（０≦ａ＜１）以上か否か、又は縮小倍率ｍが第３の基準値ｃ（０≦ｃ＜１）以上か否かで前記被補間映像信号の選択方法を変更し、前記メモリ制御手段は、前記第１の係数発生手段が発生する制御係数ｋが第２の基準値ｂ（ｂ≧０）以上の場合に、前記補間映像信号の書き込みを停止することを特徴とするものである。
【００２６】
【発明の実施の形態】
以下、本発明の各実施の形態における画像縮小装置について、図面を参照しつつ説明する。
（実施の形態１）
本発明の実施の形態１による画像縮小装置の基本構成を図１のブロック図に示す。同図において、直列／並列変換回路１０１は順次走査方式の入力映像信号Ｓ１に対して２ライン単位で並列化して出力する直列並列変換手段である。ラインメモリ（１ＨＤＬ）１０２は直列／並列変換回路１０１から出力された映像信号を１Ｈ期間遅延させる遅延手段である。信号選択回路１０３は補間演算回路１０４への信号Ｓ３ａ，Ｓ３ｂを、直列／並列変換回路の出力信号Ｓ２ａ，Ｓ２ｂ及びラインメモリ１０２の出力信号Ｓ２ｃから夫々選択し、被補間映像信号を出力する信号選択手段である。
【００２７】
補間演算回路１０４は信号選択回路１０３の出力信号Ｓ３ａ，Ｓ３ｂから補間演算を行い、映像信号Ｓ４を補間映像信号として出力する補間演算手段である。フィールドメモリ１０５は補間演算回路１０４からの出力信号Ｓ４を一時記憶し、出力映像信号Ｓ５を出力する記憶手段である。メモリ制御回路１０６はフィールドメモリ１０５への信号の書き込み及び読み出しを出力画像の縮小倍率ｍに応じて制御するメモリ制御手段である。倍率設定回路１０７は出力画像の縮小倍率ｍを設定する倍率設定手段である。制御係数発生回路１０８は倍率設定回路１０７で設定された倍率ｍに基づいて、夫々の水平ラインに対応した制御係数ｋを発生させる係数発生手段である。補間係数算出回路１０９は制御係数ｋから補間演算回路１０４が補間演算を行う際に用いる補間係数ｗを算出する補間係数算出手段である。クロック発生器１１０は本実施の形態による画像縮小装置の夫々の回路に供給されるクロックＣＬＫ１及びクロックＣＬＫ２を発生させるクロック発生手段である。
【００２８】
図２は図１に示した直列／並列変換回路１０１の具体的な構成例を示すブロック図である。同図において、ラインメモリ２０２，２０３は１ラインの映像信号を一時保持するメモリである。セレクタ２０１は入力映像信号Ｓ１をライン毎にラインメモリ２０２又はラインメモリ２０３に振り分ける回路である。書込制御回路２０４はラインメモリ２０２，２０３の書き込み動作を制御する回路である。読出制御回路２０５はラインメモリ２０２，２０３の読み出し動作を制御する回路である。ラインメモリ２０２，２０３の書き込みはクロックＣＬＫ１に同期して行われ、読み出しはクロックＣＬＫ２に同期して行われる。
【００２９】
図３は図１に示した補間演算回路１０４の具体的な構成例を示すブロック図である。同図において、係数演算回路３０１は補間係数算出回路１０９から与えられる補間係数ｗに基づき、乗算器３０２ａ，３０２ｂで乗ずるための係数を演算する回路である。乗算器３０２ａ，３０２ｂは信号選択回路１０３からの出力信号Ｓ３ａ，Ｓ３ｂに対して係数演算回路３０１によって演算された係数を夫々乗じる回路である。加算器３０３は乗算器３０２ａ，３０２ｂからの出力信号を加算し、加算結果を映像信号Ｓ４として出力する回路である。
【００３０】
図１の入力映像信号Ｓ１は順次走査されたデジタル映像信号であり、例えば順次走査ＣＣＤからのアナログ映像信号をＡ／Ｄ変換器によってデジタル信号に変換した映像信号とする。また、クロックＣＬＫ１の周波数は、順次走査方式であるディジタル映像信号Ｓ１の水平画素サンプリング周波数と等しい。クロックＣＬＫ２の周波数は、本実施の形態の画像縮小装置の出力であるインタレース走査方式のディジタル映像信号Ｓ５の水平画素サンプリング周波数に等しい。１フィールド期間内のライン数を比較すると、順次走査方式がインタレース方式の倍のライン数となるため、クロックＣＬＫ１の周波数はクロックＣＬＫ２の周波数の２倍となる。
【００３１】
以上のように構成された本実施の形態による画像縮小装置の動作について説明する。まず入力映像信号Ｓ１が、直列／並列変換回路１０１に入力されると、２ライン単位で並列化変換された信号Ｓ２ａ、Ｓ２ｂが生成される。図４は直列／並列変換回路１０１の動作を表す模式図である。図４（ａ）に示すように、順次走査水平同期信号ＨＤ１に同期して入力映像信号Ｓ１が入力される。各ライン０，１，２，３，４、５の映像信号は直列／並列変換回路１０１内のセレクタ２０１によってライン毎に振り分けられ、奇数ライン１，３，５はラインメモリ２０２に書き込まれ、偶数ライン０，２，４はラインメモリ２０３に書き込まれる。
【００３２】
そして、読出制御回路２０５の読み出し制御によって、ライン０と１、次にライン２と３、そしてライン４と５がそれぞれ同時に出力され、図４（ｂ）に示すようにインタレース走査の水平同期信号ＨＤ２に同期した信号Ｓ２ａ，Ｓ２ｂが生成される。即ち、奇数ライン１，３，５は信号Ｓ２ａとなり、偶数ライン０，２，４は信号Ｓ２ｂとなる。この際、映像信号のラインメモリへの書き込みはクロックＣＬＫ１に同期して行われ、読み出しはクロックＣＬＫ２に同期して行われる。
【００３３】
変換された映像信号Ｓ２ａ，Ｓ２ｂは図１の信号選択回路１０３に入力され、そのうちの信号Ｓ２ａはラインメモリ１０２にも入力される。ラインメモリ１０２は入力信号を１Ｈ期間遅延させて信号選択回路１０３に与える。信号選択回路１０３は、制御係数発生回路１０８により発生された制御係数ｋに応じて２通りの信号選択状態をとる。図５は信号選択回路１０３のとる信号選択状態を表した説明図である。
【００３４】
図５（ａ）の信号選択状態１では、ラインメモリ１０２の出力信号Ｓ２ｃが補間演算回路１０４の入力Ｓ３ａに、直列／並列変換回路１０１の出力信号Ｓ２ｂが補間演算回路１０４の入力Ｓ３ｂになるように信号の選択が行われる。図５（ｂ）の信号選択状態２では、直列／並列変換回路１０１の出力信号Ｓ２ａが補間演算回路１０４の入力Ｓ３ｂに，直列／並列変換回路１０１の出力信号Ｓ２ｂが補間演算回路１０４の入力Ｓ３ａになるように信号の選択が行われる。信号選択回路１０３は制御係数ｋの小数部の値が第１の基準値ａ未満の場合は選択状態１となり、第１の基準値ａ以上の場合は選択状態２となる。ここではａの値を０．５とする。
【００３５】
ここで制御係数ｋは、倍率設定回路１０７の設定する縮小倍率をｍとすると、制御係数発生回路１０８の内部において、ある初期値ｄ（１＞ｄ≧０）に１／ｍを加算し、それ以降は１Ｈ前の制御係数ｋの小数部に対し１／ｍを加算することを１Ｈ毎に行った結果として出力されるものである。加算の結果、制御係数ｋが２以上となった場合は、次の加算の際には１／ｍの加算を行わず、−１を加算する。
【００３６】
補間演算回路１０４では、入力信号Ｓ３ａ，Ｓ３ｂに対し線形補間演算を行う。即ち信号Ｓ３ａ，Ｓ３ｂが図３の乗算器３０２ａ，３０２ｂに入力されると、補間係数算出回路１０９が出力した補間係数ｗ（０≦ｗ＜１）をもとに、係数演算回路３０１が求めた係数ｗ，１−ｗが夫々掛けられる。その乗算結果は加算器３０３で加算され、映像信号Ｓ４として出力される。補間係数算出回路１０９は入力される制御係数ｋを２倍し、その小数部を次の新たな補間係数ｗとして出力する。
【００３７】
このような映像信号Ｓ４はフィールドメモリ１０５に書き込まれる。ここでメモリ制御回路１０６は、制御係数発生回路１０８が発生した制御係数ｋが第２の基準値ｂ以上の場合、１Ｈ期間の書き込み停止制御を行う。ここではｂの値を２とする。そのため、制御係数ｋが２以上のときに書き込まれるはずのラインは間引かれることになる。フィールドメモリ１０５に書き込まれた映像信号は、メモリ制御回路１０６によって順次読み出され、出力映像信号Ｓ５として出力される。
【００３８】
以下、本実施の形態の画像縮小装置の行う画像縮小動作に関して、さらに詳しく図６〜図８を用いて説明する。図６は縮小倍率ｍ＝５／８倍の場合を例にして、入力映像信号Ｓ１、映像信号Ｓ２ａ、映像信号Ｓ２ｂ、映像信号Ｓ４、出力映像信号Ｓ５の関係を模式的に示した説明図である。
【００３９】
まず、奇数フィールド時の動作について述べる。図７は画像縮小動作のうち、制御係数ｋ及び補間係数ｗの発生、直列／並列変換回路１０２の出力Ｓ２ａ、Ｓ２ｂ、信号選択回路１０３の動作、補間演算、補間ライン、メモリ制御回路１０６の動作について夫々まとめたものである。奇数フィールド時、制御係数発生回路１０８は、まず初期値ｄをｄ＝０．０とし、この初期値ｄに１／ｍ＝８／５（＝１．６）を加算し、制御係数ｋを０．０，１．６のように発生する。そしてそれ以降は、１Ｈ前の制御係数ｋの小数部に１／ｍを加算していくが、加算結果において、制御係数ｋが２以上となった１Ｈ後の加算では、１／ｍではなく−１を加算する。このようにして制御係数発生回路１０８は引き続き制御係数ｋとして２．２，１．２，１．８，２．４，１．４のように発生する。また補間係数算出回路１０９は制御係数ｋから、補間係数ｗを０．０，０．２，０．４，０．４，０．６，０．８，０．８のように発生させる。
【００４０】
入力映像信号Ｓ１は、直列／並列変換回路１０１によってＳ２ａ，Ｓ２ｂに変換され、まず信号Ｓ２ａとしてライン▲１▼、次にライン▲２▼が信号選択回路１０３に入力され、信号Ｓ２ｂとしてライン▲１▼’、次にライン▲２▼’が信号選択回路１０３に入力される。画像縮小処理は信号Ｓ２ａ，Ｓ２ｂとしてライン▲２▼、▲２▼’が信号選択回路１０３に入力されるときから開始される。このとき制御係数ｋの初期値ｄは０．０であるので、信号選択回路１０３は選択状態１となる。この状態では信号Ｓ３ａとして信号Ｓ２ｃ、即ち信号Ｓ２ａの１Ｈ前のライン▲１▼が選択され、信号Ｓ３ｂとして信号Ｓ２ｂ、即ちライン▲２▼’が選択される。そして補間演算回路１０４は信号Ｓ３ａ，Ｓ３ｂから補間係数ｗ＝０．０を用いて、（１−０．０）×▲１▼＋０．０×▲２▼’＝▲１▼の補間演算を行い、図６に示す補間後ライン（ａ）を映像信号Ｓ４としてフィールドメモリ１０５へ出力する。ここでは制御係数ｋが２未満であるため、メモリ制御回路１０６は通常の書き込み動作を行い、補間後ライン（ａ）はフィールドメモリ１０５に書き込まれる。
【００４１】
次に直列／並列変換回路１０１からはライン▲３▼、▲３▼’が出力される。このとき制御係数ｋ＝０．０＋１．６＝１．６であるので、信号選択回路１０３は信号選択状態２となる。この状態では信号Ｓ３ａ，Ｓ３ｂとして、ライン▲３▼’、▲３▼が出力される。補間演算回路１０４はｗ＝０．２を用いて、（１−０．２）×▲３▼’＋０．２×▲３▼＝０．２×▲３▼＋０．８×▲３▼’の補間演算を行い、補間後ライン（ｂ）の映像信号Ｓ４をフィールドメモリ１０５へ出力する。ここでは制御係数ｋが２未満であるため、メモリ制御回路１０６は通常の書き込み動作を行い、補間後ライン（ｂ）はフィールドメモリ１０５に書き込まれる。
【００４２】
次に直列／並列変換回路１０１からはライン▲４▼、▲４▼’が出力される。このとき制御係数ｋ＝０．６＋１．６＝２．２となるので、信号選択回路１０３は信号選択状態１となり、信号Ｓ３ａ，Ｓ３ｂとして、ライン▲３▼、▲４▼’が出力される。補間演算回路１０４はｗ＝０．４を用いて、（１−０．４）×▲３▼＋０．４×▲４▼’＝０．６×▲３▼＋０．４×▲４▼’の補間演算を行い、補間後ライン（ｃ）の映像信号Ｓ４をフィールドメモリ１０５へ出力する。しかしここでは制御係数ｋが２以上であるので、メモリ制御回路１０６は書き込み停止制御を行い、補間後ライン（ｃ）はフィールドメモリに書き込まれず、間引かれることになる。
【００４３】
次に直列／並列変換回路１０１からはライン▲５▼、▲５▼’が出力される。１Ｈ前の制御係数ｋが２以上であったので、このときの制御係数ｋは１Ｈ前の制御係数に−１を加算したもの、つまりｋ＝２．２−１＝１．２となる。信号選択回路１０３は信号選択状態１のままであり、この状態では信号Ｓ３ａ，Ｓ３ｂとして、ライン▲４▼、▲５▼’が出力される。補間演算回路１０４はｗ＝０．４を用いて、（１−０．４）×▲４▼＋０．４×▲５▼’＝０．６×▲４▼＋０．４×▲５▼’の補間演算を行い、補間後ライン（ｄ）の映像信号Ｓ４をフィールドメモリ１０５へ出力する。ここでは制御係数は再び２未満になるため、メモリ制御回路１０６は通常の書き込み動作を行い、補間後ライン（ｄ）はフィールドメモリ１０５に書き込まれる。
【００４４】
以下、同様な動作を繰り返すことにより、図６及び図７に示すような補間ライン（ｅ），（ｆ），（ｇ）がフィールドメモリ１０５へ出力される。そのうち補間後ライン（ｆ）がメモリ制御回路１０６の書き込み停止制御により間引かれ、それ以外の補間後ライン（ｅ），（ｇ）がフィールドメモリ１０５に書き込まれる。フィールドメモリ１０５に全ての補間後ラインが書き込まれた後で、メモリ制御回路１０６は読み出し制御を行い、補間後ラインの出力映像信号Ｓ５を出力する。
【００４５】
次に偶数フィールド時の動作について述べる。図８は偶数フィールド時の動作における、制御係数ｋ及び補間係数ｗの発生、直列／並列変換回路１０２の出力、信号選択回路１０３の動作、補間演算、補間後のライン、メモリ制御回路１０６の動作についての説明図である。この場合、図１の制御係数発生回路１０８は奇数フィールドの初期値ｄ及び縮小倍率ｍを用いて、偶数フィールドの初期値ｄ’＝ｄ＋（１／２ｍ）＋２＝２．８を求める。この初期値ｄ’から制御係数ｋを図８に示したように発生する。
【００４６】
また補間係数算出回路１０９は、制御係数ｋから補間係数ｗを図８に示したように発生させる。これらの制御係数ｋ及び補間係数ｗを用いて補間ライン（ａ）’，（ｂ）’，（ｃ）’，（ｄ）’，（ｅ）’，（ｆ）’，（ｇ）’，（ｈ）’，（ｉ）’を出力する動作については、奇数フィールド時と同様なので具体的な説明は省略する。このようにして出力された偶数フィールド時の補間ラインに対しても、奇数フィールド時と同様にフィールドメモリの書き込み停止制御が行われ、図６及び図８に示すように補間ライン（ａ）’，（ｃ）’，（ｅ）’，（ｈ）’ラインが間引かれ、フィールドメモリ１０５からは補間ライン（ｂ）’，（ｄ）’，（ｆ）’，（ｇ）’，（ｉ）’が出力される。
【００４７】
これらのラインは、奇数フィールド時にフィールドメモリ１０５から出力される補間ライン（ａ），（ｂ），（ｄ），（ｅ），（ｇ）とインタレースの関係になる。さらに奇数フィールド及び偶数フィールドを合わせた補間ラインの間隔は、順次走査方式である入力映像信号Ｓ１のライン間隔を１とすると、８／５となり、出力画像は縮小前の入力画像に比べ５／８倍になる。しかも、入力が順次走査方式の映像信号だったのに対し、出力映像信号Ｓ５としてインタレース走査方式の映像信号が得られる。
【００４８】
以上のような動作によって、順次走査方式の入力映像信号Ｓ１に対して、特定の順次走査の各ラインとその隣接する走査ラインを用いて補間ライン、即ち縮小画像を出力することになるため、周波数の高いクロックＣＬＫ１を主として用いる従来の画像縮小装置と同等の画質を有する縮小画像が得られる。さらに本装置においては、直列／並列変換回路１０１以降の回路は全て周波数の低いクロックＣＬＫ２で動作できる。このため、従来の画像縮小装置の大半の回路が、ＣＬＫ２の２倍の周波数であるクロックＣＬＫ１で動作するので消費電力が増加するのに対し、本実施の形態の画像縮小装置では、消費電力を大幅に削減することができる。そして従来の画像縮小装置ではフレームメモリを必要としたが、本装置ではフィールドメモリでよく、メモリ容量も削減できる。尚、図１ではラインメモリ１０２の段数を１段としたが、被補間映像信号の選択が２Ｈ以上の期間にまたがる場合は、ラインメモリの段数は２段以上必要とする。このことは以下の実施の形態においても同様である。
【００４９】
（実施の形態２）
次に本発明の実施の形態２における画像縮小装置について説明する。図９は、実施の形態２による画像縮小装置の全体構成を示すブロック図である。図９の画像縮小装置には、実施の形態１と同様に、ラインメモリ（１ＨＤＬ）１０２、信号選択回路１０３、補間演算回路１０４、フィールドメモリ１０５、メモリ制御回路１０６、倍率設定回路１０７、制御係数発生回路１０８、補間係数算出回路１０９が設けられている。これらのブロックについては図１に示すものと同じ符号を付け、詳しい説明は省略する。
【００５０】
ＩＰ変換回路９０１はインタレース走査された入力映像信号Ｓ１に対し、インタレース走査信号から順次走査信号へ変換すると共に、ライン単位で並列化を行う走査変換手段である。クロック発生器９０２は画像縮小装置の各回路に供給するクロックＣＬＫを発生させるクロック発生手段である。
【００５１】
図１０はＩＰ変換回路９０１の具体的な構成例を示すブロック図である。同図において、セレクタ１００１はインタレース走査された入力映像信号Ｓ１に対し、１フィールド毎に入力映像信号Ｓ１を切り換え、映像信号Ｓ１ａ又は映像信号Ｓ１ｂとして出力する回路である。フィールドメモリ１００２ａ，１００２ｂはセレクタ１００１から出力される映像信号Ｓ１ａ，Ｓ１ｂを夫々一時記憶し、信号Ｓ２ａ，Ｓ２ｂを被補間映像信号として信号選択回路１０３へ出力するメモリである。メモリ制御回路１００３はフィールドメモリ１００２ａ，１００２ｂへの信号の書き込み及び読み出しを夫々制御する回路である。
【００５２】
入力映像信号Ｓ１は前述したように、インタレース走査されたデジタル映像信号であり、例えばＣＣＤからのアナログ映像信号をＡ／Ｄ変換器によってデジタル信号に変換した映像信号や、順次走査ディジタル信号をインタレース変換回路によってインタレース走査信号に変換した映像信号などが考えられる。また、クロックＣＬＫの周波数は実施の形態１におけるクロックＣＬＫ２の周波数、すなわち本装置の出力であるインタレース走査方式におけるディジタル映像信号Ｓ５の水平画素サンプリング周波数に等しいものとする。
【００５３】
次に本実施の形態の画像縮小装置における画像縮小動作について説明する。入力映像信号Ｓ１がＩＰ変換回路９０１に入力されると、ＩＰ変換回路９０１はまず入力映像信号Ｓ１をセレクタ１００１に与え、偶数フィールド時には映像信号Ｓ１ａとして切り換え、奇数フィールド時には映像信号Ｓ１ｂとして切り換えて出力する。これらの映像信号は夫々フィールドメモリ１００２ａ、１００２ｂに書き込まれる。この結果、フィールドメモリ１００２ａには偶数フィールドの画像が書き込まれ、フィールドメモリ１００２ｂには奇数フィールドの画像が書き込まれる。
【００５４】
次に、フィールドメモリ１００２ａ，１００２ｂに書き込まれた画像は、メモリ制御回路１００３によって読み出され、映像信号Ｓ２ａ，Ｓ２ｂとして出力される。これによって、奇数及び偶数フィールドの信号が同時化され順次走査信号が得られ、図９の信号選択回路１０３及びラインメモリ１０２に入力される。信号選択回路１０３に入力された被補間映像信号は、その後、補間演算回路１０４よって補間映像信号に変換され、フィールドメモリ１０５に対して映像信号Ｓ４として出力される。この際のメモリ制御回路１０６のフィールドメモリ１０５に対して行う書き込み制御、及び信号選択回路１０３、補間演算回路１０４、制御係数発生回路１０８、補間係数算出回路１０９の動作は、前述した実施の形態１と同様であるので説明を省略する。
【００５５】
以上のような動作によって、入力映像信号Ｓ１が奇数フィールドと偶数フィールド間で動きがない画像、例えば静止画像や、２フィールド毎に動きが生じる静止画連写画像である場合、実施の形態１と同等な画質を有する縮小画像が得られる。加えて、全ての回路は実施の形態１におけるクロックＣＬＫ２と等しい低周波数のクロックＣＬＫで動作するため、実施の形態１の画像縮小装置よりも更に消費電力を削減できる。
【００５６】
（実施の形態３）
次に本発明の実施の形態３における画像縮小装置について説明する。図１１は実施の形態３による画像縮小装置の全体構成を示すブロック図である。図１１において、実施の形態１又は実施の形態２と同じ機能を有する回路については、同じ符号を付けてそれらの詳しい説明は省略する。この画像縮小装置には、実施の形態１と同様に、直列／並列変換回路１０１、ラインメモリ１０２、信号選択回路１１０１、補間演算回路１０４、フィールドメモリ１０５、メモリ制御回路１０６、倍率設定回路１０７、制御係数発生回路１１０４、補間係数算出回路１１０２、クロック発生器１１０が設けられている。
【００５７】
信号選択回路１１０１は補間演算回路１０４への信号Ｓ３ａ，Ｓ３ｂを与えるため、直列／並列変換回路の出力信号Ｓ２ａ，Ｓ２ｂ及びラインメモリ１０２の出力信号Ｓ２ｃから被補間映像信号を選択する信号選択手段である。この信号選択回路１１０１が実施の形態１及び２の信号選択回路１０３と機能で異なるのは、倍率設定回路１０７の設定する縮小倍率ｍが１／２以下の場合、実施の形態１及び２で述べた信号選択状態１，２以外の信号選択状態、即ち第３の信号選択状態をとる点である。
【００５８】
また、制御係数発生回路１１０４は倍率設定回路１０７で設定された縮小倍率ｍに基づいて、夫々の水平ラインに対応した制御係数ｋを発生させる第１の係数発生手段である。補間係数算出回路１１０２は制御係数ｋをもとに、補間係数選択回路１１０３へ出力する２種類の補間係数ｗ１，ｗ２を算出する第２の係数発生手段である。補間係数選択回路１１０３は倍率設定回路１０７の設定した縮小倍率ｍの値に応じて、補間演算回路１０４へ出力する補間係数として、補間係数算出回路１１０２が算出した２種類の補間係数から一方の補間係数を選択する係数選択手段である。尚、入力映像信号Ｓ１、及びクロックＣＬＫ１，ＣＬＫ２については、実施の形態１における信号と同じであるため、説明は省略する。
【００５９】
次に、実施の形態３の画像縮小装置における画像縮小動作について、図１１〜図１７を用いて説明する。まず図１１の倍率設定回路１０７が設定した縮小倍率ｍが１＞ｍ＞１／２の場合について説明する。この場合、入力映像信号Ｓ１は実施の形態１と同様に処理される。即ち入力映像信号Ｓ１は直列／並列変換回路１０１に入力され、２ライン単位で並列化変換され、信号Ｓ２ａ、Ｓ２ｂとして出力される。そして変換された映像信号Ｓ２ａ，Ｓ２ｂは信号選択回路１１０１に入力され、信号Ｓ２ａはラインメモリ１０２にも入力される。ラインメモリ１０２は入力信号を１Ｈ期間遅延させた信号Ｓ２ｃを信号選択回路１１０１に出力する。信号選択回路１１０１は制御係数発生回路１１０４が発生させる制御係数ｋに応じて３通りの信号選択状態をとる。
【００６０】
制御係数発生回路１１０４も実施の形態１と同様に制御係数ｋを発生させ、信号選択回路１１０１と、補間係数算出回路１１０２と、メモリ制御回路１０６とに出力する。そして補間係数算出回路１１０２は制御係数ｋを元に２種類の補間係数ｗ１、ｗ２を発生する。即ち、補間係数ｗ１は制御係数ｋを２倍したその小数部として求め、補間係数ｗ２は制御係数ｋの小数部として求める。ここで補間係数ｗ１は実施の形態１において補間係数算出回路１０９が発生する補間係数ｗと等しい。補間係数選択回路１１０３は倍率設定回路１０７が設定した縮小倍率ｍが第３の基準値ｃを越える場合、例えばｃの値を１／２とすると、ｍ＞１／２の場合はｗ１を選択する。即ち実施の形態１における補間係数ｗを選択する。また倍率ｍがｍ≦ｃ＝１／２の場合は、補間係数ｗ２を選択する。こうして補間係数選択回路１１０３は選択したものを補間係数ｗとして補間演算回路１０４に与える。
【００６１】
補間演算回路１０４ではこの補間係数ｗに基づいて、入力信号Ｓ３ａ，Ｓ３ｂに対し線形補間演算を行う。この場合、フィールドメモリ１０５へ出力される信号Ｓ４は実施の形態１と同じものとなる。また、メモリ制御回路１０６も実施の形態１と同じ動作を行う。以上のように縮小倍率ｍ＞１／２の場合は、本装置は実施の形態１と全く同様の動作を行う。
【００６２】
次に、倍率設定回路１０７が設定した縮小倍率ｍが、ｍ≦ｃ＝１／２となる場合について説明する。この場合も、入力映像信号Ｓ１が直列／並列変換回路１０１及びラインメモリ１０２を通って信号選択回路１１０１に入力される点は、縮小倍率ｍ＞１／２の場合と同じである。しかし信号選択回路１１０１は縮小倍率ｍ≦１／２の場合、即ち実施の形態１で述べた信号選択状態１，２以外の第３の信号選択状態をとる。図１２は信号選択回路１１０１がとる信号選択状態３を示す説明図である。信号選択状態３では、ラインメモリ１０２の出力信号Ｓ２ｃが補間演算回路１０４の入力信号Ｓ３ａとして選択され、直列／並列変換回路１０１の出力信号Ｓ２ａが補間演算回路１０４の入力信号Ｓ３ｂとして選択される。
【００６３】
制御係数発生回路１１０４は実施の形態１と同じ制御係数ｋを発生させる。そして補間係数算出回路１１０２は縮小倍率ｍ＞１／２の場合と同じく制御係数ｋを元に２種類の補間係数ｗ１、ｗ２を発生させる。ここでは縮小倍率ｍ≦１／２であるので、補間係数選択回路１１０３は補間演算回路１０４へ出力する補間係数ｗとして補間係数ｗ２を選択する。
【００６４】
補間演算回路１０４ではこの補間係数ｗに基づいて入力信号Ｓ３ａ，Ｓ３ｂに対し線形補間演算を行い、フィールドメモリ１０５へ映像信号Ｓ４を出力する。フィールドメモリ１０５及びメモリ制御回路１０６は実施の形態１と同じ動作を行うため、詳細は省略する。以下、本装置の行う画像縮小動作に関して更に詳しく説明する。
【００６５】
図１３は縮小倍率ｍ＝２／５（≦１／２）倍の場合を例にして、本装置が行う画像縮小動作を模式的に示した説明図である。まず、奇数フィールド時の動作について述べる。図１４は奇数フィールドにおける画像縮小動作のうち、制御係数ｋ及び補間係数ｗの発生、補間演算、補間後のライン、フィールドメモリの制御についてまとめたものである。縮小倍率ｍ≦１／２の場合、信号選択回路１１０１は信号選択状態３のみをとり、その場合、直列／並列変換回路１０１の出力Ｓ２ｂは使用されないため、図１４において直列／並列変換回路１０１の出力及び信号選択回路１１０１の動作の説明は省略した。
【００６６】
制御係数発生回路１１０４は、まず初期値ｄを０．０にし、ｄ＝０．０に１／ｍ＝５／２（＝２．５）を加算し、制御係数ｋを０．０，２．５のように発生する。そしてそれ以降は、１Ｈ前の制御係数ｋの小数部に１／ｍを加算していくが、加算結果で制御係数ｋが２以上となった１Ｈ後の加算では、１／ｍではなく−１を加算する。このようにして制御係数発生回路１０８は引き続き制御係数ｋを１．５，３．０，２．０，１．０，２．５のように発生する。また補間係数算出回路１１０２はこれらの制御係数ｋから、補間係数ｗ１を０．０，０．０，０．０，０．０，０．０，０．０，０．０のように発生し、補間係数ｗ２を０．０，０．５，０．５，０．０，０．０，０．０，０．５のように発生する。そして補間係数選択回路１１０３は、現在の倍率ｍが１／２以下であることから、補間係数ｗとしてｗ２を選択し、補間演算回路１０４へ出力する。
【００６７】
入力映像信号Ｓ１は、直列／並列変換回路１０１によってＳ２ａ，Ｓ２ｂに変換される。図１３に示すように、信号Ｓ２ａとしてまずライン▲１▼が、次に▲２▼が被補間映像信号として信号選択回路１１０１に入力される。画像縮小処理は信号Ｓ２ａとしてライン▲２▼が信号選択回路１１０１に入力される時点から開始される。信号選択回路１１０１は信号選択状態３であるので、信号Ｓ３ａとして信号Ｓ２ｃ、即ち信号Ｓ２ａの１Ｈ前のライン▲１▼を選択し、信号Ｓ３ｂとして信号Ｓ２ａ、即ちライン▲２▼を出力する。そして図１４に示すように、補間演算回路１０４は信号Ｓ３ａ，Ｓ３ｂに対して補間係数ｗ＝０．０を用いて、（１−０．０）×▲１▼＋０．０×▲２▼＝▲１▼の補間演算を行う。そして補間後ライン（ａ）の補間映像信号としてフィールドメモリ１０５へ出力する。ここでは制御係数ｋが２未満であるため、メモリ制御回路１０６は通常の書き込み動作を行い、補間後ライン（ａ）はフィールドメモリ１０５に書き込む。
【００６８】
次に信号選択回路１１０１からはライン▲２▼、▲３▼が出力される。補間演算回路１０４はｗ＝０．５を用いて、（１−０．５）×▲２▼＋０．５×▲３▼＝０．５×▲２▼＋０．５×▲３▼の補間演算を行い、補間後ライン（ｂ）をフィールドメモリ１０５へ出力する。ここで制御係数ｋが２．５、即ち２以上であるので、メモリ制御回路１０６は書き込み停止制御を行い、補間後ライン（ｂ）をフィールドメモリに書き込まず、間引くことになる。
【００６９】
次に信号選択回路１１０１からはライン▲３▼、▲４▼が出力される。補間演算回路１０４はｗ＝０．５を用いて、（１−０．５）×▲３▼＋０．５×▲４▼＝０．５×▲３▼＋０．５×▲４▼の補間演算を行い、補間後ライン（ｃ）をフィールドメモリ１０５へ出力する。ここで制御係数ｋは１．５となって２未満の値に戻るので、メモリ制御回路１０６は書き込み動作を行い、補間後ライン（ｃ）をフィールドメモリ１０５に書き込む。
【００７０】
以下、同様な動作を繰り返すことにより、補間ライン（ｄ），（ｅ），（ｆ），（ｇ）がフィールドメモリ１０５へ出力され、そのうち補間後ライン（ｄ），（ｅ），（ｇ）がメモリ制御回路１０６の書き込み停止制御により間引かれ、それ以外の補間後ライン（ｆ）がフィールドメモリ１０５に書き込まれる。フィールドメモリ１０５に全ての補間後ラインが書き込まれた後で、メモリ制御回路１０６は読み出し制御を行い、補間後ラインの信号を出力映像信号Ｓ５として出力する。
【００７１】
次に偶数フィールド時の動作について述べる。図１５は偶数フィールド時の動作における、制御係数ｋ及び補間係数ｗの発生、補間演算、補間後のライン、フィールドメモリの制御についてまとめたものである。この場合、制御係数発生回路１１０４は奇数フィールドの初期値ｄ及び縮小倍率ｍを用いて、偶数フィールドの初期値ｄ’＝ｄ＋（１／２ｍ）＋１＝２．２５を求め、このｄ’から制御係数ｋを図１５に示したように発生する。また補間係数算出回路１１０２は制御係数ｋから補間係数ｗ１を０．５，０．５，０．５，０．５，０．５，０．５，０．５のように発生し、補間係数ｗ２を０．２５，０．２５，０．７５，０．７５，０．２５，０．２５，０．２５のように発生する。そして補間係数選択回路１１０３は縮小倍率ｍが１／２以下であることから、補間係数ｗとしてｗ２を選択して補間演算回路１０４へ出力する。
【００７２】
これらの制御係数ｋ及び、補間係数ｗを用いて、図１５に示すような補間ライン（ａ）’，（ｂ）’，（ｃ）’，（ｄ）’，（ｅ）’，（ｆ）’，（ｇ）’を出力する。これらの動作については奇数フィールド時と同様なので説明を省略する。このようにして出力された偶数フィールド時の補間ラインに対しても、奇数フィールド時と同様にフィールドメモリの書き込み停止制御が行われ、補間ライン（ａ）’，（ｃ）’，（ｅ）’，（ｆ）’ラインが間引かれ、フィールドメモリ１０５からは補間ライン（ｂ）’，（ｄ）’，（ｇ）’が出力される。これらのラインは、奇数フィールド時にフィールドメモリ１０５から出力される補間ライン（ａ），（ｃ），（ｆ）とインタレースの関係になる。さらに奇数フィールド及び偶数フィールドを合わせた補間ラインの間隔は、順次走査方式である入力映像信号Ｓ１のライン間隔を１とすると、５／２となり、出力画像は縮小前に比べ２／５倍になる。しかも入力が順次走査方式の映像信号だったのに対し、出力映像信号Ｓ５はインタレース走査方式の映像信号となる。
【００７３】
以上のような動作によって、奇数及び偶数フィールド共に、縮小倍率ｍがｍ＞１／２か、又はｍ≦１／２かによって、ライン補間処理時の周波数特性が変化する。即ち縮小倍率ｍがｍ＞１／２の場合は、実施の形態１と同じく順次走査方式の入力映像信号Ｓ１に対して、全てのラインＳ２ａ及びＳ２ｂを用いたライン線形補間を行うため、入力映像信号Ｓ１の垂直ラインサンプリング周波数をｆｓとすると、その周波数特性は図１６のように、ｆｓ／２に零点を持つ周波数特性となる。
【００７４】
一方、ｍ≦１／２の場合は、順次走査方式の入力映像信号Ｓ１に対して、１ラインおきの信号Ｓ２ａだけを用いたライン線形補間を行うため、ライン補間処理時の周波数特性は図１７のようにｆｓ／４に零点を持つ周波数特性となる。縮小倍率ｍが１／２であるということは、垂直ラインサンプリング周波数がｆｓ／２になるということと同等であり、ｆｓ／４以上の周波数成分は縮小処理後に折り返しとして現れる。しかしながら本装置では、縮小倍率ｍ≦１／２の場合は前述のようにライン補間処理時の周波数特性が図１７のようになり、ｆｓ／４以上の周波数成分が十分抑えられるので、折り返し劣化が軽減される。縮小倍率がｍ＞１／２の場合は、図１７のようにｆｓ／４以上の周波数成分を抑える必要がないため、図１６のような周波数特性でも問題なく、またその場合、高周波数成分が残っているため高画質な縮小画像となる。
【００７５】
以上のように本実施の形態では、縮小倍率ｍ＞１／２の場合は実施の形態１と同等な高画質の縮小画像が得られる。更に縮小倍率ｍ≦１／２の場合でも、折り返し劣化が軽減された良好な縮小画像を得ることができる。
【００７６】
また、本実施の形態では、実施の形態１と同様、直列／並列変換回路１０１以降の回路は全てクロックＣＬＫ２で動作する。このため、ＣＬＫ２の２倍の周波数であるクロックＣＬＫ１で大半の回路が動作する従来の画像縮小装置に比べ、大幅に消費電力を削減することができる。また従来の画像縮小装置ではフレームメモリを必要としたが、本装置ではフィールドメモリでよく、メモリ容量も削減できる。
【００７７】
（実施の形態４）
次に本発明の実施の形態４における画像縮小装置について説明する。図１８は、実施の形態４による画像縮小装置の全体構成を示すブロック図である。図１８において、実施の形態３と同じ機能を有する回路については、同じ符号を付けてそれらの詳しい説明は省略する。この画像縮小装置には、実施の形態２と同様のＩＰ変換回路９０１とクロック発生器９０２とが設けられ、実施の形態３と同様のラインメモリ１０２、信号選択回路１１０１、補間演算回路１０４、フィールドメモリ１０５、メモリ制御回路１０６、倍率設定回路１０７、制御係数発生回路１１０４、補間係数算出回路１１０２、補間係数選択回路１１０３が設けられている。
【００７８】
入力映像信号Ｓ１はインタレース走査されたデジタル映像信号であり、例えばＣＣＤからのアナログ映像信号をＡ／Ｄ変換器によってデジタル信号に変換した映像信号や、順次走査ディジタル信号をインタレース変換回路によってインタレース走査信号に変換した映像信号などが考えられる。また、クロックＣＬＫの周波数は実施の形態３におけるクロックＣＬＫ２の周波数、即ち本装置の出力であるインタレース走査方式におけるディジタル映像信号Ｓ５の水平画素サンプリング周波数に等しい。
【００７９】
次に本実施の形態の画像縮小動作について説明する。入力映像信号Ｓ１はＩＰ変換回路９０１に入力される。ＩＰ変換回路では実施の形態２と同様に、奇数及び偶数フィールドの信号が同時化された順次走査信号Ｓ２ａ，Ｓ２ｂを生成し、被補間映像信号を信号選択回路１１０１に出力する。信号選択回路１１０１で選択された被補間映像信号は補間演算回路１０４で補間映像信号に変換され、フィールドメモリ１０５に映像信号Ｓ４として出力される。この際のメモリ制御回路１０６のフィールドメモリ１０５に対して行う書き込み制御や、信号選択回路１１０１、補間演算回路１０４、制御係数発生回路１１０４、補間係数算出回路１１０２、補間係数選択回路１１０３の各動作は、実施の形態３と同じであるので説明を省略する。
【００８０】
以上のような動作によって、入力映像信号Ｓ１が奇数フィールドと偶数フィールド間で動きがない画像、例えば静止画像や、２フィールド毎に動きが生じる静止画連写画像である場合でも、縮小倍率ｍ＞１／２であれば、実施の形態１又は３と同等な高画質の縮小画像が得られる。縮小倍率ｍ≦１／２でも、実施の形態３と同等な折り返し成分が軽減された良好な縮小画像が得られる。加えて、全ての回路は実施の形態１におけるクロックＣＬＫ２と等しい低周波数のクロックＣＬＫで動作するため、実施の形態３よりもさらに消費電力を削減できる。
【００８１】
なお、以上の各実施の形態では、補間演算回路１０４で用いる補間法として線形補間法を用いているが、これに限定されるものではなく、要は隣接する２ラインを用いた補間法であればよい。
【００８２】
【発明の効果】
請求項１及び２記載の画像縮小装置によれば、例えば順次走査方式の入力映像信号に対して、順次の各ラインとそれに隣接するラインを用いて補間ラインを生成し、縮小画像を出力することができる。このため、従来の順次走査方式の映像信号を入力とする画像縮小装置と同等の画質の縮小画像を、低周波数のクロック信号を用いて得ることができる。こうして装置内の大半の回路が従来に比べて半分の周波数のクロックで動作できるため、消費電力を大幅に削減することができる。更に必要とするメモリ容量も従来より少なくてすむ。
【００８３】
請求項３及び４記載の画像縮小装置によれば、例えば入力映像信号が奇数偶数フィールド間で動きがない画像、例えば静止画像や、２フィールド毎に動きが生じる静止画連写画像である場合、請求項１記載の画像縮小装置と同等な画質の縮小画像が得ることができ、消費電力も削減できる。
【００８４】
請求項５及び６記載の画像縮小装置によれば、縮小倍率が１に近い場合は、従来の順次走査方式の映像信号を入力とする画像縮小装置と同等の画質の縮小画像を、低周波数のクロック信号を用いて得ることができる。更に縮小倍率をより小さくする場合でも、折り返し劣化が軽減された良好な縮小画像を得ることができる。また請求項１と同様に消費電力を大幅に削減でき、必要とするメモリ容量も従来より少なくてすむ。
【００８５】
請求項７及び８記載の画像縮小装置によれば、例えば入力映像信号が奇数偶数フィールド間で動きがない画像、例えば静止画像や、２フィールド毎に動きが生じる静止画連写画像である場合など、請求項６記載の画像縮小装置と同等な画質の縮小画像を得ることができる。また消費電力も削減できる。
【図面の簡単な説明】
【図１】本発明の実施の形態１による画像縮小装置の全体構成を示すブロック図である。
【図２】実施の形態１の画像縮小装置に用いられる直列／並列変換回路の構成例を示すブロック図である。
【図３】実施の形態１の画像縮小装置に用いられる補間演算回路の構成例を示すブロック図である。
【図４】実施の形態１における直列／並列変換回路の動作を表す模式図である。
【図５】実施の形態１における信号選択回路の信号選択状態１，２を表す模式図である。
【図６】実施の形態１における縮小処理動作を示す説明図である。
【図７】実施の形態１における縮小処理動作において、奇数フィールド時の動作説明図である。
【図８】実施の形態１における縮小処理動作において、偶数フィールド時の動作説明図である。
【図９】本発明の実施の形態２による画像縮小装置の全体構成を示すブロック図である。
【図１０】実施の形態２の画像縮小装置に用いられるＩＰ変換回路の構成例を示すブロック図である。
【図１１】本発明の実施の形態３による画像縮小装置の全体構成を示すブロック図である。
【図１２】実施の形態３における信号選択回路の信号選択状態３を表す模式図である。
【図１３】実施の形態３における縮小処理動作を示す説明図である。
【図１４】実施の形態３における縮小処理動作において、奇数フィールド時の動作説明図である。
【図１５】実施の形態３における縮小処理動作において、偶数フィールド時の動作説明図である。
【図１６】実施の形態３における補間処理時（その１）の周波数特性図である。
【図１７】実施の形態３における補間処理時（その２）の周波数特性図である。
【図１８】本発明の実施の形態４による画像縮小装置の全体構成を示すブロック図である。
【図１９】従来の画像縮小装置の構成例を示すブロック図である。
【図２０】従来の画像縮小装置における縮小処理動作を表す模式図である。
【符号の説明】
１０１  直列／並列変換回路
１０２  ラインメモリ（１ＨＤＬ）
１０３，１１０１  信号選択回路
１０４  補間演算回路
１０５，１００２ａ，１００２ｂ  フィールドメモリ
１０６，１００３  メモリ制御回路
１０７  倍率設定回路
１０８，１１０４  制御係数発生回路
１０９，１１０２  補間係数算出回路
１１０，９０２  クロック発生器
２０１，１００１  セレクタ
２０２，２０３  ラインメモリ
２０４  書込制御回路
２０５  読出制御回路
３０１  係数演算回路
３０２ａ，３０２ｂ  乗算器
３０３  加算器
１１０３  補間係数選択回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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