(57)【特許請求の範囲】
【請求項１】
表裏面に貫通する複数の貫通電極を有する半導体装置において、
上記複数の貫通電極は、上記表裏面に対して斜めに交差すると共に、平面に垂直な方向から見て互いに重複しない位置に配置された表裏面の電極を接続する斜め貫通電極であり、
互いに隣接する上記斜め貫通電極は、一方の斜め貫通電極が接続する裏面電極と、他方の斜め貫通電極が接続する表面電極とが、平面に垂直な方向から見て互いに重複していることを特徴とする半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
上記表裏面に対して直交する垂直貫通電極を有することを特徴とする半導体装置。
【請求項３】
請求項１または２に記載の半導体装置を２個以上積層して、少なくとも上記斜め貫通電極によって上記半導体装置を互いに電気的に接続したことを特徴とする３次元積層半導体装置。
【請求項４】
請求項２に記載の半導体装置を２個以上積層して、上記斜め貫通電極および垂直貫通電極によって、上記半導体装置を互いに電気的に接続したことを特徴とする３次元積層半導体装置。
【請求項５】
請求項３又は４に記載の３次元積層半導体装置において、
上記２個以上の半導体装置が有する上記斜め貫通電極は、平面に垂直な方向から見て互いに同じ位置に形成されていることを特徴とする３次元積層半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、表裏面に貫通する電極を有する例えばＬＳＩ（大規模集積回路）を、厚み方向に積層してなる３次元積層半導体装置に関する。
【０００２】
【従来の技術】
従来、３次元積層半導体装置としては、図３に示すようなものがある。この３次元積層半導体装置は、表裏面に貫通する貫通電極５１Ａ，５１Ｂ，５１Ｃ・・・を有する第１乃至第３半導体チップ５１，５２，５３を、厚み方向に積層して形成されている。上記貫通電極５１Ａ，５１Ｂ，５１Ｃ・・・は、半導体チップ５１，５２，５３の表裏面に対して直交するように、かつ上記半導体チップ５１，５２，５３に関して、図３において互いに同じ横方向位置に形成されている。そして、第１乃至第３半導体チップ５１，５２，５３の同じ横方向位置にある貫通電極５１Ａ，５２Ａ，５３Ａ；５１Ｂ，５２Ｂ，５３Ｂ；５１Ｃ，５２Ｃ，５３Ｃを接続して、第１乃至第３半導体チップ５１，５２，５３を互いに電気的に接続している。
【０００３】
【発明が解決しようとする課題】
しかしながら、上記従来の３次元積層半導体装置は、上記貫通電極５１Ａ，５１Ｂ，５１Ｃ・・・は、半導体チップ５１，５２，５３の表裏面に対して直交するように、かつ半導体チップ５１，５２，５３において互いに同じ横方向位置に形成されているので、貫通電極５１Ａ，５１Ｂ，５１Ｃのいずれの貫通電極も第３半導体チップ５３に接続しているから、例えばコントロール信号などを１つの半導体チップ５１，５２，５３のみに直接印加できないという問題があった。
【０００４】
そこで、積層された半導体チップのうちの１つの半導体チップのみに信号を印加するために、図４に示すような３次元積層半導体装置が提案されている。この３次元積層半導体装置は、第１の半導体チップ５５に３個の貫通電極５５Ａ，５５Ｂ，５５Ｃを設け、第２半導体チップ５６に２個の貫通電極５６Ａ，５６Ｂを設け、第３半導体チップ５７に１個の貫通電極５７Ａを設けている。そして、貫通電極５５Ｃを介して第１半導体チップ５５に信号を印加して、貫通電極５５Ｂと、貫通電極５６Ｂとを介して第２半導体チップ５６に信号を印加して、貫通電極５５Ａと、貫通電極５６Ａと、貫通電極５７Ａとを介して第３半導体チップ５７に信号を印加するようにしている。
【０００５】
しかしながら、上記３次元積層半導体装置は、互いに異なる数の貫通電極を有して貫通電極構造が異なる半導体チップ５５，５６，５７を夫々作る必要があるので、生産コストが大幅に上昇するという問題がある。
【０００６】
そこで、図５に示すように、互いに同じ貫通電極構造を有する半導体チップ６１，６２，６３を用いて、積層された第１乃至第３半導体チップ６１，６２，６３のうちの１つの半導体チップ６１，６２，６３のみに信号を印加するようにした３次元積層半導体装置がある。この３次元積層半導体装置は、第１半導体チップ６１に配線６１ｅを設け、第２半導体チップ６２に配線６２ｅを設け、第３半導体チップ６３に配線６３ｅを設けて、上記配線６１ｅ,６２ｅ,６３ｅによって、各々の半導体チップのみに信号を印加するようにしている。
【０００７】
しかしながら、上記３次元積層半導体装置は、第１乃至第３半導体チップ６１，６２，６３に、互いに異なる配線６１ｅ，６２ｅ，６３ｅを施すために、互いに異なるパターニング工程が必要になるので、第１乃至第３半導体チップ６１，６２，６３を製造するための工程が煩雑になると同時に、生産歩留りが低下して生産コストが上昇するという問題がある。
【０００８】
そこで、本発明の目的は、互いに同じ位置に貫通電極を有して同一の電極構造を有するにも拘わらず、積層されて３次元積層半導体装置を形成した場合に半導体装置毎に信号を印加でき、しかも構造が簡単で安価な半導体装置と、それを用いた３次元積層半導体装置を提供することにある。
【０００９】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、表裏面に貫通する複数の貫通電極を有する半導体装置において、
上記複数の貫通電極は、上記表裏面に対して斜めに交差すると共に、平面に垂直な方向から見て互いに重複しない位置に配置された表裏面の電極を接続する斜め貫通電極であり、
互いに隣接する上記斜め貫通電極は、一方の斜め貫通電極が接続する裏面電極と、他方の斜め貫通電極が接続する表面電極とが、平面に垂直な方向から見て互いに重複していることを特徴としている。
【００１０】
本発明の半導体装置によれば、上記斜め貫通電極が半導体装置の表裏面に対して斜めに交差しているので、この斜め貫通電極は、表面と裏面とで異なる位置の例えば端子などを接続する。したがって、この半導体装置は、従来のように別個に引き回し用の配線を設けることなく、半導体装置の表面と裏面とで異なる位置の例えば端子などが接続される。
【００１１】
１実施形態の半導体装置は、上記表裏面に対して直交する垂直貫通電極を有することを特徴としている。
【００１２】
１実施形態の半導体装置によれば、半導体装置の表裏面に対して斜めに交差する斜め貫通電極を有すると共に、半導体装置の表裏面に対して直交する垂直貫通電極も有するので、上記斜め貫通電極と垂直貫通電極とが、上記半導体装置の表面と裏面とにおいて、同じ位置と異なる位置の例えば端子などを接続する。したがって、この半導体装置は、上記斜め貫通電極と垂直貫通電極の配置位置および配置個数を変えることによって、半導体装置の表面と裏面との間で所定の接続パターンが得られる。
【００１３】
本発明の3次元積層半導体装置は、上記半導体装置を２個以上積層して、少なくとも上記斜め貫通電極によって上記半導体装置を互いに電気的に接続したことを特徴としている。
【００１４】
本発明の3次元積層半導体装置によれば、上記斜め貫通電極が上記２個以上積層された半導体装置の異なる位置を接続する。したがって、同じ位置に斜め貫通電極または垂直貫通電極を有して同じ電極構造を有する半導体装置を２個以上積層しても、上記斜め貫通電極は、積層された２個以上の半導体装置の全てを接続しないで、積層された２個以上の半導体装置のうちの所定の半導体装置のみを接続する。その結果、異なる電極構造の半導体装置を用いたり、半導体装置にさらに配線を施すことなく、所定の半導体装置のみに信号を印加できる３次元積層半導体装置が得られる。
【００１５】
本発明の３次元積層半導体装置は、上記半導体装置を２個以上積層して、上記斜め貫通電極および垂直貫通電極によって、上記半導体装置を互いに電気的に接続したことを特徴としている。
【００１６】
本発明の３次元積層半導体装置によれば、上記斜め貫通電極および垂直貫通電極によって、斜め貫通電極および垂直貫通電極を有する２個以上積層された半導体装置の間を接続する。したがって、垂直貫通電極が上記２個以上積層された半導体装置の全てを接続する一方、斜め貫通電極が上記２個以上積層された半導体装置のうちのいずれかのみを接続する。その結果、同一の電極構造を有する半導体装置を積層するにも拘らず、全ての半導体装置に信号を印加する一方、所定の半導体装置のみにも信号を印加できる３次元積層半導体装置が得られる。
【００１７】
一実施形態の３次元積層半導体装置は、上記２個以上の半導体装置が有する上記斜め貫通電極は、平面に垂直な方向から見て互いに同じ位置に形成されていることを特徴としている。
【００１８】
本実施形態の３次元積層半導体装置によれば、３次元積層半導体装置の生産コストを大幅に削減することができる。
【００１９】
【発明の実施の形態】
以下、本発明を図示の実施の形態により詳細に説明する。
【００２０】
図１は、本発明の一実施形態に係る半導体装置としての半導体チップを示す断面図である。この半導体チップ１は、表面２にＡｕ（金）からなる突起電極４ａ，４ｂ，４ｃ，４ｄ，４ｅ・・・を備え、裏面３にＡｕからなる突起電極５ａ，５ｂ，５ｃ，５ｄ，５ｅ・・・を備える。
【００２１】
上記表面２の突起電極４ｂ，４ｃ，４ｄと、裏面３の突起電極５ａ，５ｂ，５ｃは、上記表面２および裏面３に対して斜めに交差するＣｕ（銅）からなる斜め貫通電極７Ａ，７Ｂ，７Ｃによって電気的に接続されている。より詳しくは、表面２の突起電極４ｂと裏面３の突起電極５ａとが斜め貫通電極７Ａによって、表面２の突起電極４ｃと裏面３の突起電極５ｂとが斜め貫通電極７Ｂによって、表面２の突起電極４ｄと裏面３の突起電極５ｃとが斜め貫通電極７Ｃによって接続されている。すなわち、上記斜め貫通電極７Ａ，７Ｂ，７Ｃは、半導体チップ１の表裏面２，３において、電極を１ピッチだけシフトして接続している。
【００２２】
一方、半導体チップ１の表面２の突起電極４ｅと、裏面３の突起電極５ｅは、半導体チップ１の表裏面２，３に対して直交する垂直貫通電極８によって電気的に接続されている。上記斜め貫通電極７Ａ，７Ｂ，７Ｃと垂直貫通電極８は、周面が絶縁性半導体酸化皮膜で覆われている。
【００２３】
上記半導体チップ１は、以下のようにして製造する。
【００２４】
まず、５０μｍの厚みを有する半導体部１ａの表面２側から、この表面２の法線に対して２１．８度の角度をなして、炭酸ガスレーザーもしくはＹＡＧレーザーによって小径スポットのレーザ光を照射する。そうして、半導体部１ａの表裏面２，３に対して斜めに交差する直径１０μｍの貫通穴を形成する。上記２１．８度の傾きによって、上記貫通穴の表面２側端と裏面３側端との間に、図１において横方向に２０μｍのずれを生じさせる。その後、上記貫通穴の内面に熱酸化膜を形成し、その内側にＣｕめっきを施して斜め貫通電極７Ａ，７Ｂ，７Ｃを形成する。そして、上記半導体部１ａの表面２に、Ａｕめっきによって突起電極４ａ，４ｂ，４ｃ，４ｄを２０μｍの間隔をおいて形成する。また、上記半導体部１ａの裏面３に、上記表面２の突起電極４ａ，４ｂ，４ｃ，４ｄの直下に、突起電極５ａ，５ｂ，５ｃ，５ｄを形成する。ここにおいて、上記表面２の突起電極４ｂ，４ｃ，４ｄと、裏面３の突起電極５ａ，５ｂ，５ｃとが、上記斜め貫通電極７Ａ，７Ｂ，７Ｃによって各々接続されるようにする。
【００２５】
さらに、上記半導体部分１ａの表面２側から、上記表面２に対して直角をなして小径スポットのレーザ光を照射して、半導体部分１ａの表裏面２，３に対して直交する直径１０μｍの貫通穴を形成する。この貫通穴の内面に熱酸化膜を形成し、その内側にＣｕめっきを施して、垂直貫通電極８を形成する。上記半導体部分１ａの表面２および裏面３の上記垂直貫通電極８の両端部に、Ａｕめっきによって夫々突起電極４ｅ，５ｅを形成する。
【００２６】
図２は、本発明の実施形態における３次元積層半導体装置を示す断面図であり、上記半導体チップ１と同一の構造を有する半導体チップ１０，２０，３０を厚み方向に積層して形成されている。
【００２７】
この３次元積層半導体装置は、第１半導体チップ１０と第２半導体チップ２０との間において、第１半導体チップ１０の表面１２に形成された突起電極１４ａ，１４ｂ，１４ｃ，１４ｄと、第２半導体チップ２０の表面２３に形成された突起電極２５ａ，２５ｂ，２５ｃ，２５ｄとを、Ａｕ−Ａｕの固相拡散接合によって各々接合している。また、第２半導体チップ２０の表面２２に形成された突起電極２４ａ，２４ｂ，２４ｃ，２４ｄと、第３半導体チップ３０の裏面３３に形成された突起電極３５ａ，３５ｂ，３５ｃ，３５ｄとを、Ａｕ−Ａｕの固相拡散接合によって各々接合している。また、第１半導体チップ１０の表面１２の突起電極１４ｅ，１４ｅ・・・と第２半導体チップ２０の裏面２３の突起電極２５ｅ，２５ｅ・・・と、かつ、第２半導体チップ２０の表面２２の突起電極２４ｅ，１４ｅ・・・と第３半導体チップ３０の裏面３３の突起電極３５ｅ，５３ｅ・・・とを、Ａｕ−Ａｕの固相拡散接合によって各々接合している。ここにおいて、Ａｕ−Ａｕの固相拡散接合の他に、単に圧接した状態で接着剤を硬化させて導通を得る方法や、異方性導電接着剤を用いて接合してもよく、常温接合を用いてもよい。
【００２８】
この３次元積層半導体装置は、第１半導体チップ１０の裏面１３の突起電極１５ａ，１５ｂ，１５ｃが、斜め貫通電極１７Ａ，１７Ｂ，１７Ｃ・・・を介して、互いに異なる半導体チップ１０，２０，３０に夫々接続している。すなわち、上記突起電極１５ｃが、斜め貫通電極１７Ｃを介して、第１半導体チップ１０の表面１２の突起電極１４ｄに接続している。上記突起電極３５ｂは、斜め貫通電極１７Ｂと斜め貫通電極２７Ｃとを介して、半第２導体チップ２０の表面２２の突起電極２４ｄに接続している。さらに、斜め貫通電極１７Ａと斜め貫通電極２７Ｂと斜め貫通電極３７Ｃとを介して、上記突起電極１５ａが、第３半導体チップ３０の表面３２の突起電極３４ｄに接続している。
【００２９】
上記第１半導体チップ１０の突起電極１４ｄには第１半導体チップ１０のセレクト信号線を、第2半導体チップ２０の突起電極２４ｄには第２半導体チップ２０のセレクト信号線を、第3半導体チップ３０の突起電極３４ｄには第３半導体チップ３０のセレクト信号線を連結している。
【００３０】
上記構成の３次元積層半導体装置において、上記第１半導体チップ１０の裏面１３の突起端子１５ａ，１５ｂ，１５ｃに、（１，０，０）の論理信号を印加する。そうすると、上記突起端子１５ａに接続された第３半導体チップ３０のみに信号が印加されて、第３半導体チップ３０に形成された回路が能動状態になる。また、（０，１，０）および、（０，０，１）の各論理信号に対しては、夫々第２半導体チップ２０および、第１半導体チップ１０の各々に形成された回路が夫々排他的に能動状態になる。
【００３１】
一方、第１半導体チップ１０の表面１３の突起端子１５ｅ，１５ｅ・・・に信号を印加すると、第１乃至第３半導体チップ１０，２０，３０の全てに信号が印加される。
【００３２】
このように、上記３次元積層半導体装置は、図４に示した従来の３次元積層半導体装置におけるような互いに異なる貫通電極構造を有する半導体チップ５５，５６，５７を積層することなく、同一の貫通電極構造を有する半導体チップ１０，２０，３０を積層して、この半導体チップ１０，２０，３０に個別に信号を印加できるので、３次元積層半導体装置の生産コストを大幅に削減することができる。
【００３３】
また、図５に示した従来の３次元積層半導体装置におけるように、半導体チップ６１，６２，６３に、互いに異なるパターンの引き回し用配線６１ｅ，６２ｅ，６３ｅを形成する必要がないため、従来よりも工程を簡素化できて、生産歩留りを向上できると共に生産効率を向上でき、その結果、３次元積層半導体装置の生産コストを低減できる。
【００３４】
上記実施形態の３次元積層半導体装置は、斜め貫通電極１７Ａ，１７Ｂ，１７Ｃ・・・を図２において右側に３個づつ設けたが、斜め貫通電極を配置する位置はどこでもよく、また、斜め貫通電極と垂直貫通電極とを交互に配置してもよい。また、斜め貫通電極および垂直貫通電極の個数は何個でもよく、全てが斜め貫通電極であってもよい。全ての貫通電極が斜め貫通電極の場合、同一の電極構造を有する半導体装置を積層したにも拘らず、積層された半導体装置に個別に信号を印加できる3次元積層半導体装置が得られる。
【００３５】
上記実施形態の３次元積層半導体装置は、半導体チップ１０，２０，３０を３個積層したが、積層する半導体装置チップは２個以上の何個でもよい。
【００３６】
【発明の効果】
以上より明らかなように、本発明の半導体装置によれば、複数の貫通電極が、半導体装置の表裏面に対して斜めに交差すると共に、平面に垂直な方向から見て互いに重複しない位置に配置された表裏面の電極を接続する斜め貫通電極であり、互いに隣接する上記斜め貫通電極は、一方の斜め貫通電極が接続する裏面電極と、他方の斜め貫通電極が接続する表面電極とが、平面に垂直な方向から見て互いに重複しているので、従来におけるような引き回し用の配線を設けることなく、上記斜め貫通電極によって、半導体装置の表面と裏面とで異なる位置の例えば端子などを接続できる。
【００３７】
１実施形態の半導体装置によれば、上記表裏面に対して直交する垂直貫通電極を有するので、上記斜め貫通電極と垂直貫通電極とが上記半導体装置の表面と裏面の同じ位置と異なる位置を接続するから、上記斜め貫通電極と垂直貫通電極の配置位置および配置個数を変えることによって、半導体装置の表面と裏面との間で所定の接続パターンを得ることができる。
【００３８】
本発明の3次元積層半導体装置は、上記半導体装置を２個以上積層して、少なくとも上記斜め貫通電極によって上記半導体装置を互いに電気的に接続したので、同じ電極構造を有する半導体装置を２個以上積層しても、上記斜め貫通電極が２個以上の半導体装置のうちの所定の半導体装置を接続するから、異なる電極構造の半導体装置を用いたり、半導体装置にさらに配線を施すことなく、積層された２個以上の半導体装置のうちの所定の半導体装置のみに信号を印加できる３次元積層半導体装置を得ることができる。
【００３９】
本発明の３次元積層半導体装置は、上記半導体装置を２個以上積層して、上記斜め貫通電極および垂直貫通電極によって、上記半導体装置を互いに電気的に接続したので、同一の電極構造を有する半導体装置を積層するにも拘らず、全ての半導体装置に信号を印加する一方、所定の半導体装置のみにも信号を印加できる３次元積層半導体装置を得ることができる。
【００４０】
一実施形態の３次元積層半導体装置は、上記２個以上の半導体装置が有する上記斜め貫通電極は、平面に垂直な方向から見て互いに同じ位置に形成されているので、３次元積層半導体装置の生産コストを大幅に削減することができる。
【図面の簡単な説明】
【図１】  この発明の実施形態の半導体装置を示す断面図である。
【図２】  図１に示した半導体装置を３個積層して形成した３次元積層半導体装置を示す断面図である。
【図３】  従来の同一の電極構造を有する半導体装置を積層して形成した３次元積層半導体装置を示す断面図である。
【図４】  従来の互いに異なる電極構造を有する半導体装置を積層して形成した３次元積層半導体装置を示す断面図である。
【図５】  従来の、同一の電極構造を有する半導体装置を積層すると共に、互いに異なる配線を施した３次元積層半導体装置を示す断面図である。
【符号の説明】
１０  第１半導体チップ
１２  第１半導体チップの表面
１３  第１半導体チップの裏面
１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ  第１半導体チップの表面の突起電極
１５ａ，１５ｂ，１５ｃ，１５ｄ，１５ｅ  第１半導体チップの裏面の突起電極
１７Ａ，１７Ｂ，１７Ｃ  第１半導体チップの斜め貫通電極
１８  第１半導体チップの垂直貫通電極
２０  第２半導体チップ
２４ａ，２４ｂ，２４ｃ，２４ｄ，２４ｅ  第２半導体チップの表面の突起電極
２５ａ，２５ｂ，２５ｃ，２５ｄ，２５ｅ  第２半導体チップの裏面の突起電極
２７Ａ，２７Ｂ，２７Ｃ  第２半導体チップの斜め貫通電極
２８  第２半導体チップの垂直貫通電極
３０  第３半導体チップ
３４ａ，３４ｂ，３４ｃ，３４ｄ，３４ｅ  第３半導体チップの表面の突起電極
３５ａ，３５ｂ，３５ｃ，３５ｄ，３５ｅ  第３半導体チップの裏面の突起電極
３７Ａ，３７Ｂ，３７Ｃ  第３半導体チップの斜め貫通電極
３８  第３半導体チップの垂直貫通電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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