(57)【特許請求の範囲】
【請求項１】
絶縁膜が絶縁破壊に至るまでの総注入電子量（ＱＢＤ）を測定する第１の工程と、前記総注入電子量（ＱＢＤ）とリテンション劣化に至るまでの総注入電子量（ＱμＢ）との比を求める第２の工程と、前記比と前記総注入電子量（ＱＢＤ）とを用い、前記リテンション劣化に至るまでの総注入電子量（ＱμＢ）を求める、半導体装置の評価方法。
【請求項２】
絶縁膜がリテンション劣化に至るまでの総注入電子量（ＱμＢ）のワイブルスロープβμＢとして、絶縁破壊に至るまでの総注入電子量（ＱＢＤ）のワイブルスロープβＢＤとは異なる値を用い、リテンション劣化に至るまでの電子量（ＱμＢ）の統計的分布を求める、請求項１に記載の半導体装置の評価方法。
【請求項３】
絶縁膜がリテンション劣化に至るまでの総注入電子量（ＱμＢ）のワイブルスロープβμＢとして、０．５から２までの値を用いる、請求項２に記載の半導体装置の評価方法。
【請求項４】
絶縁膜が絶縁破壊に至るまでの絶縁膜中総欠陥量（ＮＢＤ）を求める第１の工程と、リテンション劣化に至るまでの絶縁膜中総欠陥量（ＮμＢ）を求める第２の工程とにより、絶縁膜が絶縁破壊に至るまでの総注入電子量（ＱＢＤ）とリテンション劣化に至るまでの総注入電子量（ＱμＢ）との前記比を求める、請求項１に記載の半導体装置の評価方法。
【請求項５】
請求項１に記載の半導体装置の評価方法により、絶縁膜がリテンション劣化に至るまでの総注入電子量（ＱμＢ）を求める第１の工程と、前記総注入電子量（ＱμＢ）とメモリーセルの１動作あたりの絶縁膜の通過電荷量Ｑｍとより、絶縁膜がリテンション劣化に至るまでの動作回数Ｎを求める第２の工程とよりなる、半導体装置の評価方法。
【請求項６】
絶縁膜がリテンション劣化に至るまでの動作回数Ｎとして、ＱμＢ  ／Ｑｍを用いる、請求項５に記載の半導体装置の評価方法。
【請求項７】
絶縁破壊に至るまでの総注入電子量（ＱＢＤ）のワイブルプロットを求める第１の工程と、前記ワイブルプロットから特定の絶縁破壊の発生率（Ｗ０）での総注入電子量（ＱＢＤ（Ｗ０））を求める第２の工程と、パーコレートシミュレーションによりＷ０での前記総注入電子量（ＱＢＤ（Ｗ０））とリテンション劣化に至るまでの総注入電子量（ＱμＢ（Ｗ０））との比を求める第３の工程と、ワイブルスロープβμＢと、Ｗ０、総注入電子量（ＱμＢ（Ｗ０））から、任意のＷでのリテンション劣化に至るまでの総注入電子量（ＱμＢ（Ｗ））を求める、半導体装置の評価方法。
【請求項８】
絶縁膜がリテンション劣化に至るまでの総注入電子量（ＱμＢ）のワイブルスロープβμＢとして、絶縁破壊に至るまでの総注入電子量（ＱＢＤ）のワイブルスロープβＢＤとは異なる値を用い、リテンション劣化に至るまでの電子量（ＱμＢ）の統計的分布を求める、請求項７に記載の半導体装置の評価方法。
【請求項９】
絶縁膜がリテンション劣化に至るまでの総注入電子量（ＱμＢ）のワイブルスロープβμＢとして、０．５から２までの値を用いる、請求項７に記載の半導体装置の評価方法。
【請求項１０】
絶縁膜が絶縁破壊に至るまでの絶縁膜中総欠陥量（ＮＢＤ）を求める第１の工程と、リテンション劣化に至るまでの絶縁膜中総欠陥量（ＮμＢ）を求める第２の工程とにより、絶縁膜が絶縁破壊に至るまでの総注入電子量（ＱＢＤ）とリテンション劣化に至るまでの総注入電子量（ＱμＢ）との前記比を求める、請求項７に記載の半導体装置の評価方法。
【請求項１１】
請求項７に記載の半導体装置の評価方法により、任意のリテンション劣化の発生率（Ｗ）に至るまでの総注入電子量（ＱμＢ）を求める第１の工程と、前記総注入電子量（ＱμＢ）とメモリセルの１動作あたりの絶縁膜の通過電荷量Ｑｍとより、リテンション劣化の発生率（Ｗ）に至るまでの動作回数Ｎを求める第２の工程よりなる、半導体装置の評価方法。
【請求項１２】
絶縁膜がリテンション劣化に至るまでの動作回数Ｎとして、ＱμＢ／Ｑｍを用いる、請求項１１に記載の半導体装置の評価方法。
【請求項１３】
パーコレートシミュレーションを用いる、請求項１、２、４、８、１０のいずれかに記載の半導体装置の評価方法。
【請求項１４】
絶縁破壊に至るまでに印加するＰ／Ｅ回数（ｎＢＤ）のワイブルプロットを求める第１の工程と、前記ワイブルプロットから特定の絶縁破壊の発生率（Ｗ０）でのＰ／Ｅ回数（ｎＢＤ（Ｗ０））を求める第２の工程と、パーコレートシミュレーションによりＷ０での前記Ｐ／Ｅ回数（ｎＢＤ（Ｗ０））とリテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ（Ｗ０））との比を求める第３の工程と、リテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ）のワイブルスロープβμＢと、Ｗ０、Ｐ／Ｅ回数（ｎμＢ（Ｗ０））から、任意のＷでのリテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ（Ｗ））を求める、半導体装置の評価方法。
【請求項１５】
絶縁膜がリテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ）のワイブルスロープβμＢとして、絶縁破壊に至るまでのＰ／Ｅ回数（ｎＢＤ）のワイブルスロープβＢＤとは異なる値を用い、リテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ）の統計的分布を求める、請求項１４に記載の半導体装置の評価方法。
【請求項１６】
絶縁膜がリテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ）のワイブルスロープβμＢとして、０．５から２までの値を用いる、請求項１５に記載の半導体装置の評価方法。
【請求項１７】
絶縁膜が絶縁破壊に至るまでの絶縁膜中総欠陥量（ＮＢＤ）を求める第１の工程と、リテンション劣化に至るまでの絶縁膜中総欠陥量（ＮμＢ）を求める第２の工程とにより、絶縁膜が絶縁破壊に至るまでのＰ／Ｅ回数（ｎＢＤ）とリテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ）との前記比を求める、請求項１４に記載の半導体装置の評価方法。
【請求項１８】
絶縁膜を備えた半導体装置完成体を用意する工程と、
請求項１から１７のいずれかに記載の半導体装置の評価方法を用いて、前記半導体装置完成体について良品・不良品の判定をする工程と
を包含する、半導体装置の製造方法。
【請求項１９】
請求項１から１７のいずれかに記載の半導体装置の評価方法を実施するための評価装置であって、
評価対象の絶縁膜が形成された試料を保持するホルダと、
ホルダ上に置かれた試料に電気的に接触するプローブと、
プローブを介して試料に電気的ストレスを印加し、電流・電圧の測定を実行するための測定部と、
前記測定部によって得られたデータを解析するための解析部と
を備えた評価装置。
【請求項２０】
コンピュータが有する入力部の入力に応じて、評価対象の絶縁膜に所定値の電圧または電流を印加する指令を出力するステップ（ａ）と、
前記絶縁膜における電流量または電圧をモニターし、コンピュータが有する表示部へ出力するステップ（ｂ）と、
前記電流量または電圧が予め定められた値に達したときにおけるそれまでの累積時間（Ｔ）、または当該累積時間（Ｔ）と電流密度（Ｊ）との関係（∫Ｊ（ｔ）ｄｔにおいて０からＴまでの積分）から得られる総注入電子量（Ｑ）を、コンピュータが有する記憶部に格納するステップ（ｃ）と、
前記ステップ（ａ）から（ｃ）を、用意した試料の個数分繰り返して、前記試料の個数分についての累積時間（Ｔ）または総注入電子量（Ｑ）を前記記憶部に格納するステップ（ｄ）と、
前記記憶部に格納された前記試料の個数分についての前記累積時間（Ｔ）または総注入電子量（Ｑ）を、コンピュータが有する演算処理部を用いて統計処理し、所定の発生率（Ｆ）で前記絶縁膜が絶縁破壊に至るまでの時間（ＴＢＤ）または総注入電子量（ＱＢＤ）を算出するステップ（ｅ）と、
前記演算処理部を用いて、前記時間（ＴＢＤ）または総注入電子量（ＱＢＤ）から、リテンション劣化に至るまでの時間（ＴμＢ）または総注入電子量（ＱμＢ）を算出するステップ（ｆ）と
をコンピュータに実行させるための、半導体装置の評価プログラム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置の評価方法、半導体装置の製造方法、ならびに、半導体装置の評価装置および評価プログラムに関する。特に、絶縁膜を精度良く短時間で評価できる方法に関する。
【０００２】
【従来の技術】
近年、半導体装置の高機能化に伴い、フラッシュメモリの需要が増大している。フラッシュメモリでは、絶縁膜（トンネル酸化膜）を通して電子のやり取りを行うため、絶縁膜の特性がデバイス特性に大きな影響を及ぼす。
【０００３】
図１（ａ）にフラッシュメモリの代表的なセル構造の断面図を示す。シリコン基板１０上に、トンネル酸化膜１１を介してフローティングゲート１２が形成され、さらにその上には、容量絶縁膜１３を介してコントロールゲート１４が形成されている。このフローティングゲートに電子を蓄積することにより情報の記録を行っている。フラッシュメモリではフローティングゲートに電子を蓄積後、時間の経過とともにフローティングゲートから電子が抜けてしまうために閾値電圧の変動が見られ、これをリテンション特性と呼んでいる。
【０００４】
図１（ｂ）はこのようなリテンション特性の代表的な挙動を示しており、横軸は時間（ＬＯＧスケール）であり、縦軸はしきい値電圧である。この図のカーブａは典型的な挙動を示しており、時間の経過とともにフローティングゲートから電子が抜け、しきい値が徐々に低下していることがわかるが、ほとんどのビットにおいてはこのような挙動を示す。これに対してカーブｂでは、急激に電子がぬけてしまうことによるしきい値電圧の急激な低下が発生しており、リテンション特性の劣化が著しいことがわかる。このような現象は極少数のビットで観察されており、このような現象を特にリテンション不良と呼んでいる。このようなリテンション不良の発生原因としてはいろいろと考えられるが、そのひとつとして、トンネル酸化膜を通しての異常リーク電流（Ａｎｏｍａｌｏｕｓ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ、  ＡＬＣ）も考えられている。ここでは、このような異常リーク電流をμＢ−ＳＩＬＣ  （ｍｉｃｒｏ  Ｂ−ｍｏｄｅ  Ｓｔｒｅｓｓ  Ｉｎｄｕｃｅｄ  Ｌｅａｋａｇｅ  Ｃｕｒｒｅｎｔ）と呼ぶこととし、異常リーク電流に基づくリテンション不良の発生をリテンション劣化と呼ぶこととする。
【０００５】
従来ではこのリテンション劣化を測定するためには図２に示すような方法を用いていた。
【０００６】
図２はトンネル酸化膜におけるリテンション劣化（図１のカーブｂ）の発生の評価の方法を示している。
【０００７】
まず（ａ）においてメモリセル全数（たとえば１６Ｍｂｉｔ）に対して、所定の回数（ここでは１万回）プログラム／消去（Ｐ／Ｅ）を実施する。これにより絶縁膜にはストレスが印加される。Ｐ／Ｅ後、（ｂ）において、メモリセル全数にプログラム処理を行う。
【０００８】
次に（ｃ）においてメモリセル全数におけるプログラム後のしきい値電圧（Ｖｔｈ値）を記録する。その後（ｄ）において、所定の時間（ここでは１００時間）メモリセル全数を放置する。１００時間の放置終了後、（ｅ）においてメモリセル全数のＶｔｈ値を再度測定し、（ｆ）において、（ｃ）で記録したプログラム直後のＶｔｈ値と比較を行い、放置中におけるＶｔｈ値変動量を計算する。これを必要に応じ、種々の放置時間に対して実施し、試料におけるμＢ−ＳＩＬＣ電流の発生数やこの電流が発生するまでの時間などを確認する。
【０００９】
【発明が解決しようとする課題】
このような方法では、（ａ）におけるストレス印加に膨大な時間を要するということ、（ｃ）および（ｅ）において非常に多くのメモリセルの情報を記録し、比較しなければならないこと、またリテンション劣化の精度を高めるためには、（ｄ）における放置時間が数１００時間から数１０００時間になるという問題点があった。さらに、膜質を改善して高品質になるほど不良が発生しにくくなるため、評価に必要な試料数が多くなるとともに時間を長くすることが必要になってしまうと問題点もあった。
【００１０】
前記に鑑み、本発明は、フラッシュメモリ等の半導体装置のリテンション劣化を、少ない測定数で、短時間、かつ精度良く測定する方法を提供することを目的とする。
【００１１】
【課題を解決するための手段】
前記の目的を達成するため、本発明に係る半導体装置の評価方法は、絶縁破壊に至るまでの電荷量（ＱＢＤ）を測定し、前記電荷量（ＱＢＤ）とリテンション劣化に至るまでの電荷量（ＱμＢ）との比を求め、前記比と前記電荷量（ＱＢＤ）とを用い、前記リテンション劣化に至るまでの電荷量（ＱμＢ）を求めるというものである。
【００１２】
ある好適な実施形態では、絶縁膜がリテンション劣化に至るまでの総注入電子量（ＱμＢ）のワイブルスロープβμＢとして、絶縁破壊に至るまでの総注入電子量（ＱＢＤ）のワイブルスロープβＢＤとは異なる値を用い、リテンション劣化に至るまでの電子量（ＱμＢ）の統計的分布を求める。
【００１３】
ある実施形態においては、絶縁膜がリテンション劣化に至るまでの総注入電子量（ＱμＢ）のワイブルスロープβμＢとして、０．５から２までの値を用いる
ある好適な実施形態では、絶縁膜が絶縁破壊に至るまでの絶縁膜中総欠陥量（ＮＢＤ）を求める第１の工程と、リテンション劣化に至るまでの絶縁膜中総欠陥量（ＮμＢ）を求める第２の工程とにより、絶縁膜が絶縁破壊に至るまでの総注入電子量（ＱＢＤ）とリテンション劣化に至るまでの総注入電子量（ＱμＢ）との前記比を求める。
【００１４】
ある実施形態における半導体装置の評価方法は、上記半導体装置の評価方法により、絶縁膜がリテンション劣化に至るまでの総注入電子量（ＱμＢ）を求める第１の工程と、前記総注入電子量（ＱμＢ）とメモリーセルの１動作あたりの絶縁膜の通過電荷量Ｑｍとより、絶縁膜がリテンション劣化に至るまでの動作回数Ｎを求める第２の工程とよりなる。
【００１５】
ある実施形態では、絶縁膜がリテンション劣化に至るまでの動作回数Ｎとして、ＱμＢ  ／Ｑｍを用いる。
【００１６】
本発明に係る他の半導体装置の評価方法は、絶縁破壊に至るまでの総注入電子量（ＱＢＤ）のワイブルプロットを求める第１の工程と、前記ワイブルプロットから特定の絶縁破壊の発生率（Ｗ０）での総注入電子量（ＱＢＤ（Ｗ０））を求める第２の工程と、パーコレートシミュレーションによりＷ０での前記総注入電子量（ＱＢＤ（Ｗ０））とリテンション劣化に至るまでの総注入電子量（ＱμＢ（Ｗ０））との比を求める第３の工程と、ワイブルスロープβμＢと、Ｗ０、総注入電子量（ＱμＢ（Ｗ０））から、任意のＷでのリテンション劣化に至るまでの総注入電子量（ＱμＢ（Ｗ））を求める。
【００１７】
ある好適な実施形態では、絶縁膜がリテンション劣化に至るまでの総注入電子量（ＱμＢ）のワイブルスロープβμＢとして、絶縁破壊に至るまでの総注入電子量（ＱＢＤ）のワイブルスロープβＢＤとは異なる値を用い、リテンション劣化に至るまでの電子量（ＱμＢ）の統計的分布を求める。
【００１８】
ある実施形態においては、絶縁膜がリテンション劣化に至るまでの総注入電子量（ＱμＢ）のワイブルスロープβμＢとして、０．５から２までの値を用いる。
【００１９】
ある好適な実施形態では、絶縁膜が絶縁破壊に至るまでの絶縁膜中総欠陥量（ＮＢＤ）を求める第１の工程と、リテンション劣化に至るまでの絶縁膜中総欠陥量（ＮμＢ）を求める第２の工程とにより、絶縁膜が絶縁破壊に至るまでの総注入電子量（ＱＢＤ）とリテンション劣化に至るまでの総注入電子量（ＱμＢ）との前記比を求める。
【００２０】
ある実施形態における半導体装置の評価方法は、上記半導体装置の評価方法により、任意のリテンション劣化の発生率（Ｗ）に至るまでの総注入電子量（ＱμＢ）を求める第１の工程と、前記総注入電子量（ＱμＢ）とメモリセルの１動作あたりの絶縁膜の通過電荷量Ｑｍとより、リテンション劣化の発生率（Ｗ）に至るまでの動作回数Ｎを求める第２の工程よりなる。
【００２１】
ある実施形態では、絶縁膜がリテンション劣化に至るまでの動作回数Ｎとして、ＱμＢ／Ｑｍを用いる。
【００２２】
ある好適な実施形態では、パーコレートシミュレーションを用いる。
【００２３】
本発明に係る更に他の半導体装置の評価方法は、絶縁破壊に至るまでに印加するＰ／Ｅ回数（ｎＢＤ）のワイブルプロットを求める第１の工程と、前記ワイブルプロットから特定の絶縁破壊の発生率（Ｗ０）でのＰ／Ｅ回数（ｎＢＤ（Ｗ０））を求める第２の工程と、パーコレートシミュレーションによりＷ０での前記Ｐ／Ｅ回数（ｎＢＤ（Ｗ０））とリテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ（Ｗ０））との比を求める第３の工程と、リテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ）のワイブルスロープβμＢと、Ｗ０、Ｐ／Ｅ回数（ｎμＢ（Ｗ０））から、任意のＷでのリテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ（Ｗ））を求める。
【００２４】
ある好適な実施形態では、絶縁膜がリテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ）のワイブルスロープβμＢとして、絶縁破壊に至るまでのＰ／Ｅ回数（ｎＢＤ）のワイブルスロープβＢＤとは異なる値を用い、リテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ）の統計的分布を求める。
【００２５】
ある実施形態においては、絶縁膜がリテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ）のワイブルスロープβμＢとして、０．５から２までの値を用いる。
【００２６】
ある好適な実施形態では、絶縁膜が絶縁破壊に至るまでの絶縁膜中総欠陥量（ＮＢＤ）を求める第１の工程と、リテンション劣化に至るまでの絶縁膜中総欠陥量（ＮμＢ）を求める第２の工程とにより、絶縁膜が絶縁破壊に至るまでのＰ／Ｅ回数（ｎＢＤ）とリテンション劣化に至るまでのＰ／Ｅ回数（ｎμＢ）との前記比を求める。
【００２７】
本発明に係る半導体装置の製造方法は、絶縁膜を備えた半導体装置完成体を用意する工程と、上記半導体装置の評価方法を用いて、前記半導体装置完成体について良品・不良品の判定をする工程とを包含する。
【００２８】
本発明に係る半導体装置の評価装置は、上記半導体装置の評価方法を実施するための評価装置であって、評価対象の絶縁膜が形成された試料を保持するホルダと、ホルダ上に置かれた試料に電気的に接触するプローブと、プローブを介して試料に電気的ストレスを印加し、電流・電圧の測定を実行するための測定部と、前記測定部によって得られたデータを解析するための解析部とを備えている。
【００２９】
本発明に係る半導体装置の評価プログラムは、コンピュータが有する入力部の入力に応じて、評価対象の絶縁膜に所定値の電圧または電流を印加する指令を出力するステップ（ａ）と、前記絶縁膜における電流量または電圧をモニターし、コンピュータが有する表示部へ出力するステップ（ｂ）と、前記電流量または電圧が予め定められた値に達したときにおけるそれまでの累積時間（Ｔ）、または当該累積時間（Ｔ）と電流密度（Ｊ）との関係（∫Ｊ（ｔ）ｄｔにおいて０からＴまでの積分）から得られる総注入電子量（Ｑ）を、コンピュータが有する記憶部に格納するステップ（ｃ）と、前記ステップ（ａ）から（ｃ）を、用意した試料の個数分繰り返して、前記試料の個数分についての累積時間（Ｔ）または総注入電子量（Ｑ）を前記記憶部に格納するステップ（ｄ）と、前記記憶部に格納された前記試料の個数分についての前記累積時間（Ｔ）または総注入電子量（Ｑ）を、コンピュータが有する演算処理部を用いて統計処理し、所定の発生率（Ｆ）で前記絶縁膜が絶縁破壊に至るまでの時間（ＴＢＤ）または総注入電子量（ＱＢＤ）を算出するステップ（ｅ）と、前記演算処理部を用いて、前記時間（ＴＢＤ）または総注入電子量（ＱＢＤ）から、リテンション劣化に至るまでの時間（ＴμＢ）または総注入電子量（ＱμＢ）を算出するステップ（ｆ）とをコンピュータに実行させるための、半導体装置の評価プログラムである。
【００３０】
前記半導体装置の評価プログラムは、記録媒体に記録された形態であってもよい。また、前記半導体装置の評価プログラムは、伝送波で伝送される形態であってもよい。
【００３１】
【発明の実施の形態】
従来のメモリセルのリテンション劣化（μＢ−ＳＩＬＣ電流の発現）の評価に比べて、絶縁破壊の検出は非常に容易、かつ短時間で実施することができる。しかしながら絶縁破壊とμＢ−ＳＩＬＣ電流の発現（リテンション劣化）との相関が明らかになっていないため、絶縁破壊に関する情報をリテンション劣化の評価に結びつけて利用することができない。本発明では、絶縁破壊とリテンション劣化（μＢ−ＳＩＬＣ電流の発現）との相関を明らかにし、容易に短時間で評価が可能な絶縁破壊に関する結果から、リテンション劣化の時間、統計を推定する方法を提供する。
【００３２】
（μＢ−ＳＩＬＣ発現と絶縁破壊との相関）
本発明の発明者は、フラッシュメモリにおけるリテンション不良の原因となる異常リーク電流（μＢ−ＳＩＬＣ）の原因を、トンネル酸化膜の局所領域において２個以上の欠陥が膜厚方向に並んだ状態であると考え、μＢ−ＳＩＬＣの発生時間（もしくは総注入電子量）はトンネル酸化膜の局所領域において２個以上の欠陥が膜厚方向に並ぶまでの時間（もしくは総注入電子量）であると考えた。
【００３３】
そしてトンネル酸化膜の局所領域において２個以上の欠陥が膜厚方向に並ぶというμＢ−ＳＩＬＣ発生要件と、トンネル酸化膜の局所領域において酸化膜の両界面間をつなぐように多数の欠陥が膜厚方向に並ぶという絶縁破壊の発生要件（Ｒ．  Ｄｅｇｒａｅｖｅら、  ＩＥＥＥ  Ｔｒａｓ．  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ４５  （１９９８）  ｐｐ．９０４−９１０．参照）とのアナロジーに着目した。そして、絶縁破壊を調べるために一般に使用されているパーコレートシミュレーション（Ｒ．  Ｄｅｇｒａｅｖｅら、  ＩＥＥＥ  Ｔｒａｓ．  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ４５  （１９９８）  ｐｐ．９０４−９１０．参照）により、μＢ−ＳＩＬＣ発生までの時間（もしくは総注入電子量）を、さらにμＢ−ＳＩＬＣ発生までの時間（もしくは総注入電子量）と絶縁破壊発生までの時間（もしくは総注入電子量）との相関関係をもパーコレートシミュレーションにより求めることができるのではないかと考えた。
【００３４】
パーコレートシミュレーションとは絶縁膜の絶縁破壊発生時間、または絶縁膜の絶縁破壊発生までの総欠陥量や総電子注入量などの統計分布を調べる手法（Ｒ．Ｄｅｇｒａｅｖｅら、ＩＥＥＥ  Ｔｒａｓ．  ｏｎ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  ４５  （１９９８）  ｐｐ．９０４−９１０．参照）であり、絶縁膜中にどれくらいの欠陥を置いていくと絶縁破壊が起こるのかについてその統計分布を見るものである。
【００３５】
図３は絶縁破壊（Ｂｒｅａｋｄｏｗｎ）、μＢ−ＳＩＬＣ発現（μＢ−ＳＩＬＣ）までに要する欠陥（トラップ）の数をパーコレートシミュレーションを用いて計算したものであり、横軸に欠陥の数をとり、縦軸に絶縁破壊およびμＢ−ＳＩＬＣの累積発生率Ｆから計算した値（  ｌｎ（−ｌｎ（１−Ｆ））  ）をとったワイブルプロットである。この図の右側には、シリコン酸化膜の膜厚がそれぞれ、５ｎｍ、７ｎｍ、９ｎｍ、１５ｎｍの絶縁破壊（Ｂｒｅａｋｄｏｗｎ）グラフを示しており、このグラフから、それぞれの膜厚における任意の累積発生率までの総欠陥数（横軸）を求めることができる。また図の左側にも右側と同様にそれぞれ、５ｎｍ、７ｎｍ、９ｎｍ、１５ｎｍの膜厚のグラフを示しているがグラフがからみあっていることから、膜厚への依存性は少なく、そして、各膜厚のシリコン酸化膜におけるμＢ−ＳＩＬＣ発現までの総欠陥量ＮμＢが横軸から読みとれる。
【００３６】
ここでＮＢＤ（絶縁破壊までの総欠陥数）は膜厚に依存して変化しているのに対し、ＮμＢ（μＢ−ＳＩＬＣ発現までの総欠陥量）はほとんど依存していないことがわかる。これは、絶縁破壊は、トンネル酸化膜の局所領域において酸化膜の両界面間をつなぐように多数の欠陥が膜厚方向に並ぶことにより発生し得るので、ＮＢＤは膜厚に依存することを表し、一方、μＢ−ＳＩＬＣは、２個以上の欠陥が膜厚方向に並ぶことにより発現し得るので、膜厚にはほとんど依存しないということを表しているものと考えることができる。この依存性の差から、絶縁膜の薄膜化とともにμＢ−ＳＩＬＣ発現および絶縁破壊発生までに必要な「総欠陥量の差（比）」、言いかえれば「総電子注入量の差（比）」が小さくなることが示される。これを示しているのが図４である。
【００３７】
図４（ａ）では、横軸にシリコン酸化膜の膜厚を取り、左側縦軸には欠陥の数、右側縦軸には総欠陥量の比（ＮμＢ／ＮＢＤ）を取っている。なお、同一膜においては、総欠陥量の比（ＮμＢ／ＮＢＤ）は、総電子注入量の比（ＱμＢ／ＱＢＤ）と電荷注入量の比と等価であると考えられる。すなわち、左側縦軸の数値から計算することができる。図４（ｂ）では、右側縦軸に総電子注入量の比（ＱμＢ／ＱＢＤ）を取ったグラフを示している。
【００３８】
図５は同様に、図３のシミュレーションから得られたワイブルスロープの膜厚依存性を示している。絶縁破壊においては薄膜化とともにワイブルスロープが減少していくのに対し、μＢ−ＳＩＬＣ発現ではワイブルスロープはほぼ一定（約１．４）である。図中には、実測により得られたワイブルスロープもプロットしている。白丸は５ｎｍ、９ｎｍ厚トンネル酸化膜で実測した絶縁破壊までの総電子注入量のワイブルスロープを示しており、白四角はＦ．  Ａｒａｉらの文献中のデータ（Ｆ．Ａｒａｉら、  １９９８  ＩＥＥＥ  Ｉｎｔ．  Ｒｅｌｉａｂｉｌｉｔｙ  Ｐｈｙｓｉｃｓ  Ｓｙｍｐｏｓｉｕｍ、  ｐｐ．３７８−３８２、Ｆｉｇ．５）を示している。いずれのデータもシミュレーションデータとよく一致している。
【００３９】
以上のように、「絶縁破壊の発生までの総電子注入量（ＱＢＤ）」もしくは「絶縁破壊発生までの時間（ＴＢＤ）」と、「μＢ−ＳＩＬＣ  発現までの総電子注入量（ＱμＢ）」もしくは「μＢ−ＳＩＬＣ  発現までの時間（ＴμＢ）」とはパーコレートシミュレーションを用いることによって再現、もしくは予測することができる。したがって、μＢ−ＳＩＬＣの発現を観察することなく、絶縁破壊の発生をモニタしてその統計を得ることによって、μＢ−ＳＩＬＣの発現の時間およびその分布を知ることができる。
【００４０】
（第１の実施形態）
上述した通り、絶縁破壊発生までの総電子注入量（ＱＢＤ）、およびパーコレートシミュレーションを用いることで、リテンション劣化までの総電子注入量（総電子注入量（ＱμＢ））を推定することができる。つまり、まず（１）ＱＢＤを実測し、（２）シミュレーションにより、ＱＢＤとＱμＢとの比を求め、最後に（３）ＱμＢを求めるのである。具体的には以下のように行う。
【００４１】
図６は本発明の第１の実施形態のフローを示すものである。（ａ）において、トンネル酸化膜（膜厚：７ｎｍ、シリコン酸化膜）を有する試料にあらかじめ決定した電流密度  Ｊ  ［Ａ／ｃｍ２］の定電流ストレスを印加し、絶縁破壊発生時にその時間Ｔ［ｓ］を記録する。次に（ｂ）において、Ｊ、  Ｔより前記試料における絶縁破壊までの総電子注入量  Ｑ［Ｃ／ｃｍ２］を計算（Ｊ  ×  Ｔ）により得る。（ｃ）において、たとえば試料数、１００個が終わるまで（ａ）、（ｂ）を繰り返し行う。ここでたとえばＪは１０ｍＡ／ｃｍ２であり、このとき、Ｔ＝１００ｓの場合にはＱ＝１Ｃ／ｃｍ２となる。ここで試料は、評価したいトンネル酸化膜と同時に形成、もしくは同等の膜質を有する、通常構造を有するトランジスタ、キャパシタ、もしくはフローティングゲートの電位を制御可能な構造を有するセルトランジスタなどである。
【００４２】
（ｄ）において、このようにして得られた１００個分のＱをワイブルプロットし、図７に示すように、統計的に６３．２％（Ｗ＝０）の試料で絶縁破壊が発生することが予想される総電子注入量QBDおよびワイブルスロープβBDを得る。ここで、６３．２％の試料で絶縁破壊が発生するというのはワイブルプロットにおける縦軸Ｗ（Ｗ＝ln(-ln(1-F))、Ｆ：絶縁破壊発生率）が０になる時（不良率＝６３．２％)である。ここまでは実測であり、これにより「QBD」が得られた。
【００４３】
次にパーコレートシミュレーションを用いる。このシミュレーションにより、（ｅ）において、シミュレーションを用いて統計的に６３．２％の試料でμＢ−ＳＩＬＣが発生することが予想される総電子注入量ＱμＢ、およびＱμＢのワイブルスロープβμＢを求める。ここでパーコレートシミュレーションとは、絶縁膜中に任意に欠陥を配置していき、欠陥をどの程度配置したときに絶縁破壊やリテンション劣化が起こるのかを計算する手法である。
【００４４】
その後、（ｆ）において、総電子注入量ＱμＢ、ワイブルスロープβμＢにより、所望のリテンション劣化発生率Ｆに至るまでの総電子注入量ＱμＢ（Ｆ）を求める。
【００４５】
図８（ａ）は横軸に絶縁破壊が起こるまでに置いた欠陥の数（ＮＢＤ）であり、縦軸は絶縁破壊発生率を示す、いわゆるワイブルプロットである。この図では欠陥が膜厚方向に１０個並んだときに絶縁破壊が起こると仮定している。この図から分布と、傾きβＢＤがわかる。
【００４６】
同様に、図８（ｂ）には横軸にリテンション劣化（μＢ−ＳＩＬＣ発現）が起こるまでに置いた欠陥の数（ＮμＢ）であり、縦軸はリテンション劣化発生率を示す、いわゆるワイブルプロットである。この図では欠陥が膜厚方向に２個並んだときにリテンション劣化が起こると仮定している。この図から分布と、傾きβμＢがわかる。
【００４７】
図８（ｃ）は、図８（ａ）と図８（ｂ）とを合体させたものである。すなわち、横軸に欠陥の数、縦軸に絶縁破壊発生率、リテンション劣化発生率を示したワイブルプロットである。この図８（ｃ）の縦軸のＷ０（発生率：６３．２％）のところを見ると、それぞれのＮμＢ（Ｗ０）、ＮＢＤ（Ｗ０）がわかる。つまり、ＮμＢ（Ｗ０）とＮＢＤ（Ｗ０）との比がわかり、ＮμＢ（Ｗ０）／ＮＢＤ（Ｗ０）＝ｍとなる。なお、図８（ｃ）からわかるように、傾きβμＢは、傾きβＢＤとは異なる値となっている。これは、上述したように、膜厚方向に並ぶ必要のある欠陥の数のちがいに起因している。
【００４８】
また欠陥数Ｎと電荷注入量Ｑとの間には、「ＮμＢ（Ｗ０）／ＮＢＤ（Ｗ０）＝（ＱμＢ／ＱＢＤ）α＝ｍ」の関係がある（αは任意の数、例えば０．５６）。ＱμＢはリテンション劣化までの注入電荷量であり、ＱＢＤは絶縁破壊が起こるまでの注入電荷量である。ＮμＢ（Ｗ０）／ＮＢＤ（Ｗ０）はシミュレーションにより求まり、またＱＢＤは実測により求まっているので、累積発生率がＷ０であるときの、ＱμＢが求まる。
【００４９】
図９を作成する。横軸に注入電荷量をとり、縦軸にリテンション劣化発生率としたワイブルプロットを取る。図８（ｂ）で求めた傾き（βμＢ）と、先ほど求めた累積発生率がＷ０であるときの、ＱμＢとからグラフを描くことができる。このグラフの縦軸にリテンション劣化の発生率１ｐｐｍとすることにより、リテンション発生率が１ｐｐｍであるときの注入電荷量ＱμＢ（１ｐｐｍ）を求めることができる。
【００５０】
以上のように、この実施形態では、シミュレーションを用いることにより、絶縁破壊までの注入電荷量（ＱＢＤ）を実測するだけで、簡単にリテンション発生率に対する注入電荷量（ＱμＢ）を求めることができる。
【００５１】
（第２の実施形態）
第２の実施形態はＱμＢの別の求め方について説明したものである。なお、説明の簡略化のため、上記第１の実施形態と同様の説明は省略する。
【００５２】
前述したように、パーコレートシミュレーションで求めた図３の計算結果からすでに図４が求まっている。図４では各シリコン酸化膜の膜厚毎に、ＱμＢ／ＱＢＤ比（計算値）がわかっている。たとえば図４より、膜厚７ｎｍにおけるＱμＢ／ＱＢＤ比は約５Ｅ−４であることがわかっており、実測によりＱＢＤが、ＱＢＤ＝１Ｃ／ｃｍ２の場合には、このＱμＢ／ＱＢＤ比から、ＱμＢ＝約５Ｅ−４Ｃ／ｃｍ２となる。本明細書において「Ｅ−Ｘ」は、１０−Ｘのことを表しており、例えば、「５Ｅ−４」は、５×１０−４を表している。
【００５３】
なお、ここでは、図４よりＱμＢ／ＱＢＤ  比をシリコン酸化膜の膜厚に基づいて求めたが、ＱＢＤの測定時に得られたβ値から、図５に基づいて実効的なシリコン酸化膜厚を求め、このようにして求めた実効的な膜厚に基づいて図４からＱμＢ／ＱＢＤ  比を求めることも可能である。β値は膜厚以外にも酸化膜中における欠陥の分布にも依存しているため、物理的な膜厚のみからＱμＢ／ＱＢＤ比を求めるよりも、実測により得られたβ値に基づいてＱμＢ／ＱＢＤ比を求めた方が精度は高いことが期待される。
【００５４】
なお、ここではβμＢを図５のようにパーコレートシミュレーションに基づいて決めることができるが、他の方法により決定してもよい。また、一定値としてもよい。たとえば、より高精度なパーコレートシミュレーションもしくは他のシミュレーションを用いて決定したり、もしくは実デバイスにおける不良発生の統計より得られた値である。またβμＢは小さいほど分布のばらつきが大きくなって厳しくなることから、例えば０．５〜２の範囲、安全を見込んで１程度にしておくことも可能である。
【００５５】
以上のように統計的に６３．２％の試料でμＢ−ＳＩＬＣが発生することが予想される総電子注入量ＱμＢ、およびＱμＢのワイブルスロープβμＢが求まると、所望の不良発生率Ｆ（たとえば１ｐｐｍ）になるまでの総電子注入量ＱμＢ（Ｆ）を下記式に基づいて計算により求めることが可能である。ここで、
【００５６】
【数１】
0003631472.tif 000002
【００５７】
である。たとえばＱμＢ＝１．３Ｅ−３  Ｃ／ｃｍ２、βμＢ＝１、Ｆ＝１ｐｐｍのとき、ＱμＢ  （１ｐｐｍ）＝１．３  ｎＣ／ｃｍ２が得られる。
【００５８】
以上のように本実施形態によれば、従来の評価に比べて簡便かつ非常に短時間にトンネル酸化膜を評価することが可能となり、かつ従来は推定することが非常に困難であったフラッシュメモリにおけるμＢ−ＳＩＬＣ電流に起因する不良発生に対する信頼性寿命を求めることが可能となる。
【００５９】
（第３の実施形態）
図１０は本発明の第３の実施形態のフローを示すものであり、フラッシュメモリのメモリセルを用いて測定する方法である。（ａ）において、評価したいメモリセル群の第１の試料（メモリセル）へ移動（セット）する。（ｂ）において、実デバイスで使用される条件、もしくは、評価用の条件を用いて、メモリセルのプログラムおよび消去動作（Ｐ／Ｅ）を印加する。
【００６０】
（ｃ）において、メモリセルのトンネル酸化膜が絶縁破壊したかどうかの判定を行う。絶縁破壊していなければ再度（ｂ）へ戻り、絶縁破壊するまでこれを繰り返す。（ｃ）において絶縁破壊した場合には（ｄ）において、絶縁破壊に至るまでに印加したＰ／Ｅ回数ｎを記録する。（ｅ）において規定の試料数を完了していない場合には（ｆ）において次の試料へ移動（セット）して（ｂ）〜（ｄ）を実施する。これを規定の試料（メモリセル）数実施し、完了した場合には（ｇ）において、全試料における絶縁破壊に至るまでに印加したＰ／Ｅ回数ｎをワイブルプロットし、所定の割合Ｆ（たとえば５０％もしくは６３．２％）の試料で絶縁破壊が発生するまでのＰ／Ｅ回数ｎＢＤおよびワイブルスロープβを得る。
【００６１】
次に、（ｈ）において、パーコレートシミュレーションにより得られた結果に基づき、ｎＢＤおよびβから、所定の割合Ｆの試料でリテンション劣化が発生するまでのＰ／Ｅ回数ｎｍＢおよびそのワイブルスロープβｍＢを得る。最後に（ｉ）において、上記ｎｍＢおよびβｍＢより、所望のリテンション劣化発生率Ｆ’に至るまでのＰ／Ｅ回数ｎｍＢ（Ｆ’）を求めることができる。
【００６２】
以上のように、この実施形態では、シミュレーションを用いることにより、絶縁破壊に至るまでに印加するＰ／Ｅ回数（ｎＢＤ）を実測するだけで、簡単にリテンション発生率に対するＰ／Ｅ回数（ｎμＢ）を求めることができる。
【００６３】
本実施形態は、得られたＱμＢからＰ／Ｅ回数に換算する手間を要しないという点で第１の実施形態よりも優れている。また、絶縁破壊が発生するまでＰ／Ｅを繰り返すため、必要なＰ／Ｅ回数が従来の実施形態よりも増えてしまうものの、Ｐ／Ｅ実施後に長時間の放置試験を実施する必要がないため、総合的な時間を短縮することが可能であるという点で、従来の実施形態よりも優れている。
【００６４】
なお、本実施形態においては１つのメモリセルで絶縁破壊が発生後に次のメモリセルの測定を行っていたが、一群のメモリセルすべてにＰ／Ｅを実施した後、個々のメモリセルにおける絶縁破壊の発生を判定することも可能である。また、Ｐ／Ｅ回数を１回ずつ増やしているが、たとえば１００回ずつ、もしくは、１０倍ずつ（たとえば、１、１０、１００、１０００、１００００、．．．回）ふやしていくように実施することも可能である。もちろん、２ｎ回ずつ（ｎは自然数）ふやしていくように実施することも可能である。
【００６５】
以上第１〜第３の実施形態では半導体装置としてフラッシュメモリを例にあげて説明したが、ＭＯＳ型電界効果トランジスタ等の半導体装置に用いる絶縁膜の評価にも応用できる。また、上記各実施形態によれば、公知の半導体製造プロセスを用いて半導体装置の完成体（例えば、フラッシュメモリやＭＯＳ型電界効果トランジスタの評価前のデバイス）を製造した後、その完成体が有する絶縁膜の評価を精度良く、短時間に行うことができるため、結果として、製造される半導体装置のコストを下げることが可能となる。そして、従来においては推定することが非常に困難であった半導体装置（フラッシュメモリ等）におけるμＢ−ＳＩＬＣ電流に起因する不良発生に対する信頼性寿命を求めることもできるため、十分に信頼性が確保された半導体装置を効率良く製造することが可能となる。なお、本発明の実施形態による評価方法により、半導体装置の良品・不良品を判定する際には、μＢ−ＳＩＬＣ電流の発生だけでなく、その発生するμＢ−ＳＩＬＣ電流の電流量まで考慮して、判定する方が現実の判定としてより好ましいものとなると思われる。
【００６６】
（評価装置および評価プログラム）
以下に、図１１を参照しながら、本発明の評価方法の実施のために用いる評価装置およびプログラムについて説明する。
【００６７】
図示されている評価装置は、試料１００を保持するサンプルホルダ２０と、サンプルホルダ２０上に置かれた試料１００に電気的に接触するプローブ（探針）２１と、プローブ２１を介して試料１０に電気的ストレスの印加と電流・電圧の測定を実行するための測定部２２と、得られたデータを解析するための解析部２６とを備えている。
【００６８】
試料１００は、例えば、公知の半導体製造プロセスにより製造された半導体装置（フラッシュメモリや、ＭＯＳ型電界効果トランジスタなど）である。図１１に示した試料１００は、シリコン基板１１０と、基板１１０上に形成されたゲート酸化膜１１１と、ゲート酸化膜１１１上に形成されたゲート電極１１２とを有するものを例示している。この試料１００を保持するホルダ２０は、ストレス印加工程中に試料１００を加熱することができるようにヒータを備えていることが好ましい。ホルダ２０は、試料１００のシリコン基板１１０に電気的に接触するとともに、接地されている。測定部２２は、電圧印加部２３と、電流測定部２４と、記録部２５とを備えており、記録部２５は、電気的に解析部２６と接続されている。なお、記録部２５と解析部２６とは、例えば赤外線によって光学的に接続されていてもよい。本構成において、プローブ２１は複数存在し得る。また、ホルダ２０も複数存在し得る。
【００６９】
定電圧ストレス印加の場合、試料１００の所定部位（例えば、一つまたは複数の電極、基板など）にプローブ２１を接触させた後、電圧印加部２３を動作させて、プローブ２１およびホルダ２０に電圧を印加して一定の電流を流し、その後、絶縁破壊時間発生時間Ｔ（ｓ）を測定して、記録部２５で記録する。ここで、定電流ストレスを印加する場合には、図１１の構成において、不図示の定電流供給部から定電流が試料１００に供給される。
【００７０】
記録部２５で記録されたデータは、解析部２６に出力されて、解析部２６において、例えば図６中の（ｄ）〜（ｆ）のステップが実行される。図６中の（ｂ）のステップは、記録部２５で実行してもよいし、解析部２６で実行してもよい。もちろん、第１の実施形態の手法だけでなく、第２および３の実施形態の手法にも、本構成の評価装置は、適用可能であり、各実施形態の手法に応じて記録部２５および解析部２６を構築してもよいし、いずれの実施形態にも対応できるように記録部２５および解析部２６を構築してもよい。
【００７１】
上記第１および２の実施形態では、絶縁破壊発生までの総電子注入量（ＱＢＤ）を実測し、上記第３の実施形態では、絶縁破壊に至るまでに印加するＰ／Ｅ回数（ｎＢＤ）を実測したが、ＱＢＤおよびｎＢＤの他に、絶縁破壊寿命（ＴＢＤ）、絶縁破壊発生までの総ホール注入量（Ｑｐ）、トランジスタのしきい値電圧（Ｖｔ）、所定の電気的ストレス印加時もしくは印加後の電流量（ＦＮトンネル電流、ストレス誘起リーク電流などの電流量）（Ｉ）をパラメータ項目として利用することも可能である。ここで、トランジスタのしきい値電圧（Ｖｔ）、所定電圧印加時の電流量（Ｉ）をパラメータ項目として利用する場合には、その変動量に規定値を設け、その規定値に達するまでの時間を観測して利用すればよい。また、総電子注入量（ＱＢＤ）、総ホール注入量（Ｑｐ）、Ｐ／Ｅ回数（ｎＢＤ）などについては、電気ストレス印加前後における変動量を指標とするやり方で、それらをパラメータ項目として利用することも可能である。
【００７２】
電気的ストレスの印加の手法としては、一定電圧を印加する定電圧印加法、一定電流を供給する低電流印加方法の他、時間とともに階段状に印加電圧を上げていくステップ電圧印加方法を採用してもよい。絶縁破壊を起こすことができるこれらの手法はいずれも、明確な判定を行える点で優れている。これは、絶縁破壊ではドラスティックな変化が生じるので、それゆえ、その判定を明確に行うことができるからである。
【００７３】
上記第１から３の実施形態の評価方法は、プログラムを利用して、コンピュータにより実行させることも可能である。典型的なコンピュータの構成を図１２に模式的に示す。図１２に示したコンピュータは、演算処理部（ＣＰＵ）３０と、演算処理部３０に接続された記憶装置３５を備えており、演算処理部（ＣＰＵ）３０は、入力装置４０、表示装置５０、出力装置６０にそれぞれ接続されている。演算処理部３０および記憶装置３５は、例えば図１１中の解析部２６内に配置されている。もちろん、インターネットやイントラネットを用いれば、演算処理部３０および／または記憶装置３５を物理的に離れた場所に配置することも可能である。同様に、入力装置４０、表示装置５０、出力装置６０についても物理的に離れた場所に配置することも可能である。
【００７４】
記憶装置３５は、例えば、磁気記録媒体（ハードディスクなど）、ＲＡＭ（メモリ）、光記録媒体または光磁気記録媒体などを使用することができる。記憶装置３５内に、上記第１から３の実施形態の評価方法を実行するためのプログラムが格納されている。なお、当該プログラムは、記録媒体に記録された形態だけでなく、伝送媒体により伝送される形態としても存在し得る。入力装置４０は、例えば、キーボード、マウスなどであり、表示装置５０は、ＣＲＴ、液晶ディスプレー、有機ＥＬディスプレーなどであり、出力装置６０は、例えば、プリンターである。
【００７５】
本実施形態の評価方法のためのプログラムは、次の各ステップを実行する
まず、コンピュータが有する入力装置４０の入力に応じて、所定値の電圧または電流を印加する指令を出力するステップ（ａ）を実行する。このステップ（ａ）を実行する際には、図１１に示すように、評価対象の絶縁膜１１１が形成された試料１００をホルダ２０上にセットする。そして、ステップ（ａ）を実行することにより、ホルダ２０上の試料１００に電気的に接触するプローブ２１とホルダ２０との間に、所定値の電圧または電流が印加される。入力装置４０であるマウスやキーボードで開始（スタート）の入力だけをすればよいように、プログラムが構築されていてもよいし、電気ストレスの印加手法の選択、電流・電圧の値の設定、試料サンプル数などの各種設定を個別または一括して入力できるように、プログラムが構築されていてもよい。
【００７６】
次に、ホルダ２０およびプローブ２１における電流量または電圧をモニターし、そのモニター結果を、コンピュータが有する表示装置５０へ出力するステップ（ｂ）を実行する。このステップ（ｂ）において、評価中に異常が発生すれば、その異常を警告する表示を出力できるように、プログラムを構築してもよい。また、予想終了時間等を表示できるようにプログラムを構築してもよい。
【００７７】
次に、電流量または電圧が予め定められた値に達したときにおけるそれまでの累積時間（Ｔ）、または当該累積時間（Ｔ）と電流密度（Ｊ）との関係（∫Ｊ（ｔ）ｄｔにおいて０からＴまでの積分）から得られる総注入電子量（Ｑ）を、コンピュータが有する記憶装置３５に格納するステップ（ｃ）を実行する。累積時間（Ｔ）および総注入電子量（Ｑ）は、図１１に示した測定部２２中の記録部２５で一旦記録した後、記憶装置３５に格納させてもよいし、記録部２５の機能の一部および全部を記憶装置３５と統合してもよい。総注入電子量（Ｑ）は、演算処理部３０を動作させて算出させるようにすればよい。
【００７８】
次に、上記ステップ（ａ）から（ｃ）を、用意した試料１００の個数分（例えば、１００個分）繰り返して、試料１００の個数分についての累積時間（Ｔ）または総注入電子量（Ｑ）を、記憶装置３５に格納するステップ（ｄ）を実行する。
【００７９】
次に、記憶装置３５に格納された全試料についての累積時間（Ｔ）または総注入電子量（Ｑ）（例えば１００個分のデータ）から、所定の発生率（Ｆ）で絶縁膜１１１が絶縁破壊に至るまでの時間（ＴＢＤ）または総注入電子量（ＱＢＤ）を算出するステップ（ｅ）を実行する。このステップ（ｅ）は、演算処理部３０を用いて統計処理（例えば、ワイバルプロット）することにより行われる。所定の発生率とは、例えば５０％とか、６３．２％である。
【００８０】
次に、演算処理部３０を用いて、時間（ＴＢＤ）または総注入電子量（ＱＢＤ）から、リテンション劣化に至るまでの時間（ＴμＢ）または総注入電子量（ＱμＢ）を算出するステップ（ｆ）を実行する。この算出手法自体は、上記各実施形態で示したものをソフトウエア的に実行させればよい。なお、ＱＢＤとＱμｂとの相関を求めるシュミュレーションは毎回測定ごとに実施する必要はないので、そのシュミュレーション処理は、他のものを援用して省略することもできる。プログラムを利用してソフトウエア的に評価方法を実行すれば、自動的に処理できる工程が増えるので、さらに、半導体装置の評価が容易になる。
【００８１】
なお、算出されたリテンション劣化に至るまでの時間（ＴμＢ）または総注入電子量（ＱμＢ）を、表示装置５０へ表示させるプログラムや、出力装置６０へ出力させるステップをこのプログラムに含めておけばさらに利便性が向上する。また、第３の実施形態の手法をソフトウエア的に実行することも可能である。さらに、上述したように、パラメータ項目としては、総電子注入量（ＱＢＤ）、Ｐ／Ｅ回数（ｎＢＤ）、絶縁破壊寿命（ＴＢＤ）、絶縁破壊発生までの総ホール注入量（Ｑｐ）、トランジスタのしきい値電圧（Ｖｔ）、所定の電気的ストレス印加時もしくは印加後の電流量（ＦＮトンネル電流、ストレス誘起リーク電流などの電流量）（Ｉ）からなる群の物理量の少なくとも一つを利用することが可能である。
【００８２】
【発明の効果】
本発明に係る半導体装置の評価方法によると、絶縁膜の評価を精度良く、短時間に行うことができる。また推定することが非常に困難であったフラッシュメモリ等の半導体装置におけるμＢ−ＳＩＬＣ電流に起因する不良発生に対する信頼性寿命を求めることもできる。
【図面の簡単な説明】
【図１】（ａ）フラッシュメモリのセル構造を示す構造断面図
（ｂ）時間経過としきい値電圧の変化を示す特性図
【図２】従来のリテンション劣化の測定方法を示す図
【図３】種々膜厚におけるＱＢＤ、ＱμＢのワイブルプロットのシミュレーション結果を示す図
【図４】ＮＢＤ、ＮμＢおよびＮＢＤ／ＮμＢの膜厚依存性のシミュレーション結果を示す図
【図５】ワイブルスロープの膜厚依存性のシミュレーション結果を示す図
【図６】本実施形態におけるリテンション劣化の測定方法を示す図
【図７】本実施形態におけるリテンション劣化の測定方法を示す図
【図８】ＮＢＤ、ＮμＢのワイブルプロットのシミュレーション結果を示す図
【図９】ＱμＢのワイブルプロットの計算結果を示す図
【図１０】本発明の第３の実施形態に係るフラッシュメモリのメモリセルを用いて測定する方法を示す図
【図１１】本発明の実施形態に係る評価装置の構成を模式的に示す図
【図１２】本発明の実施形態に係る半導体装置の評価プログラムを実行するためのコンピュータ構成を模式的に示す図
【符号の説明】
１０  シリコン基板
１１  トンネル酸化膜
１２  フローティングゲート
１３  容量絶縁膜
１４  コントロールゲート
２０  試料ホルダ
２１  プローブ
２２  測定部
２３  電圧印加部
２４  電流測定
２５  記録部
２６  解析部
３０  演算処理部（ＣＰＵ）
３５  記憶装置
４０  入力装置
５０  表示装置
１  出力装置
１００  試料
１１０  シリコン基板
１１１  絶縁膜
１１２  ゲート電極
【図１】
0003631472.tif 000003
【図２】
0003631472.tif 000004
【図３】
0003631472.tif 000005
【図４】
0003631472.tif 000006
【図５】
0003631472.tif 000007
【図６】
0003631472.tif 000008
【図７】
0003631472.tif 000009
【図８】
0003631472.tif 000010
【図９】
0003631472.tif 000011
【図１０】
0003631472.tif 000012
【図１１】
0003631472.tif 000013
【図１２】
0003631472.tif 000014