(57)【特許請求の範囲】
【請求項１】
光を吸収し、制御電圧に応じた光電流を正または負の出力信号として外部に取り出す受光素子と、前記出力信号を制御するミラー回路からなる差動増幅器とを備えた受光素子回路であって、前記ミラー回路内の正出力用端子の接続される素子に直列に配設され、前記ミラー回路からの出力に同期して制御される読み出し制御手段とを備えたことを特徴とする受光素子回路。
【請求項２】
ミラー回路内の負出力用端子の接続される素子に直列に第２の読み出し制御手段を備えたことを特徴とする請求項１に記載の受光素子回路。
【請求項３】
差動増幅器が、少なくともソースが基板電位に固定されたｎ−ＭＯＳトランジスタを有した第１のミラー回路と、ソースが電源電位に固定されたｐ−ＭＯＳトランジスタを有した第２及び第３のミラー回路とから構成される多段のミラー回路を備えたことを特徴とする請求項１または２に記載の受光素子回路。
【請求項４】
光を吸収し、制御電圧に応じた光電流を正または負の出力信号として外部に取り出す受光素子と、前記出力信号を制御する差動増幅器とを備えた受光素子回路であって、前記受光素子の電位を、前記受光素子に直列に配設されたリセット電位調整手段により調整された電位に設定するリセット手段を備えたことを特徴とする受光素子回路。
【請求項５】
光を吸収し、制御電圧に応じた光電流を正または負の出力信号として外部に取り出す受光素子と、前記出力信号を制御する差動増幅器とを備えた受光素子回路であって、前記受光素子の電位をリセットするリセット手段のタイミングを調整する手段を備えたことを特徴とする請求項１乃至４のいずれか１項に記載の受光素子回路。
【請求項６】
光を吸収し、制御電圧に応じた光電流を正または負の出力信号として外部に取り出す受光素子と、前記出力信号を制御する制御回路とを備えた受光素子回路であって、前記制御回路は外部からの制御信号により制御される複数の出力端子へ複数の出力信号を送出する回路を備えたことを特徴とする受光素子回路。
【請求項７】
受光素子は、接地電位あるいは電源電位に接続された拡散領域により囲まれたことを特徴とする請求項１乃至６のいずれか１項に記載の受光素子回路。
【請求項８】
受光素子は、複数のコンタクトホールを有し、該コンタクトホール間は互いに接続されることを特徴とする請求項１乃至６のいずれか１項に記載の受光素子回路。
【請求項９】
受光素子の電位をリセットするリセット手段と並列に、前記受光素子に蓄積される過剰電子除去手段を備えたことを特徴とする請求項１乃至６のいずれか１項に記載の受光素子回路。
【請求項１０】
受光素子の電位をリセットするリセット手段に接続される電源電位と、制御回路に接続される電源電位とを独立させることを特徴とする請求項１乃至６のいずれか１項に記載の受光素子回路。
【請求項１１】
制御回路は絶縁膜を介して金属膜で遮蔽されることを特徴とする請求項１乃至１０のいずれかに記載の受光素子回路。
【請求項１２】
請求項１乃至３のいずれかに記載の受光素子回路を２次元アレイ状に配置し、水平方向に配列する前記各受光素子回路のリセット手段に接続される接続端子と、正出力用端子と、負出力用端子とを１行毎に共有させて垂直走査差回路に接続し、垂直方向に配列する前記各受光素子回路の読み出し制御手段に接続される読み出し制御用端子を１列毎に共有させて水平走査回路に接続し、垂直方向に配列する前記各受光素子回路の出力端子を１列毎に共有させ、前記水平走査回路により制御されるトランスミッションゲートを介してアレイ出力端子に接続したことを特徴とする受光素子回路アレイ。
【請求項１３】
光を吸収し、制御電圧に応じた光電流を正または負の出力信号として外部に取り出す受光素子と、前記出力信号を制御する制御回路と、前記光吸収の量に応じて受光素子に発生した電位を格納する手段とを備えた受光素子回路を２次元アレイ状に配置し、水平方向に配列する前記各受光素子回路のリセット手段に接続される接続端子と、正出力用端子と、負出力用端子と、受光素子に発生した電位を格納する手段に接続されるメモリ制御用端子とを１行毎に共有させて垂直走査差回路に接続し、垂直方向に配列する前記各受光素子回路の出力端子を１列毎に共有させ、水平走査回路により制御されるトランスミッションゲートを介してアレイ出力端子に接続したことを特徴とする受光素子回路アレイ。
【請求項１４】
請求項６に記載の受光素子回路を２次元アレイ状に配置し、水平方向に配列する前記各受光素子回路のリセット手段に接続される接続端子と、正出力用端子と、負出力用端子とを１行毎に共有させて垂直走査差回路に接続し、垂直方向に配列する前記各受光素子回路の複数の出力端子をそれぞれ１列毎に共有させ、該共有された出力端子からなる複数の出力端子ラインを１列毎に、水平走査回路によって制御される相殺回路を介してアレイ出力端子に接続したことを特徴とする受光素子回路アレイ。
【請求項１５】
受光素子回路に光吸収の量に応じて受光素子に発生した電位を格納する手段を備え、前記受光素子に発生した電位を格納する手段に接続されるメモリ制御用端子とを１行毎に共有させて垂直走査差回路に接続したことを特徴とする請求項１４に記載の受光素子回路アレイ。
【請求項１６】
相殺回路は、ソースが電源電位に固定されたｐ−ＭＯＳトランジスタを有し、垂直方向に配列する受光素子回路の複数の出力端子ラインを入力し、読み出しが水平走査回路により制御されるミラー回路と、該ミラー回路からの出力側に接続され、水平走査回路により制御されるトランスミッションゲートとを備えたことを特徴とする請求項１４または１５に記載の受光素子回路アレイ。
【請求項１７】
相殺回路は、ソースが基板電位に固定されたｎ−ＭＯＳトランジスタを有した第１のミラー回路と、ソースが電源電位に固定されたｐ−ＭＯＳトランジスタを有した第２及び第３のミラー回路とから構成され、垂直方向に配列する受光素子回路の複数の出力端子ラインを入力し、読み出しが水平走査回路により制御される多段のミラー回路と、該ミラー回路からの出力側に接続され、水平走査回路により制御されるトランスミッションゲートとを備えたことを特徴とする請求項１４または１５に記載の受光素子回路アレイ。
【請求項１８】
相殺回路は、ソースが基板電位に固定されたｎ−ＭＯＳトランジスタを有し、垂直方向に配列する受光素子回路の複数の出力端子ラインを入力し、読み出しが水平走査回路により制御されるミラー回路と、該ミラー回路からの出力側に接続され、水平走査回路により制御されるトランスミッションゲートとを備えたことを特徴とする請求項１４または１５に記載の受光素子回路アレイ。
【請求項１９】
相殺回路の入力側に、受光素子回路を予めチャージするためのプリチャージラインを設けたことを特徴とする請求項１４または１５に記載の受光素子回路アレイ。
【請求項２０】
プリチャージラインと読み出しの接続のタイミングを調整する手段をさらに設けたことを特徴とする請求項１９に記載の受光素子回路アレイ。
【請求項２１】
水平走査回路を複数配置したことを特徴とする請求項１３乃至１５のいずれか１項に記載の受光素子回路アレイ。
【請求項２２】
出力がアレイ出力端子に接続される受光素子の電位の補正回路を設けたことを特徴とする請求項１２乃至１５のいずれか１項に記載の受光素子回路アレイ。
【請求項２３】
アレイ出力端子に電流電圧変換回路を設けたことを特徴とする請求項１２乃至１５のいずれか１項に記載の受光素子回路アレイ。
【請求項２４】
さらにアナログ電圧をデジタル値に変換する回路を備えたことを特徴とする請求項２３に記載の受光素子回路アレイ。
【請求項２５】
受光素子回路アレイは、電源電位または接地電位に接続された拡散領域で囲まれたことを特徴とする請求項１２乃至１５のいずれか１項に記載の受光素子回路アレイ。
【請求項２６】
受光素子回路の受光素子をリセットする手段がｎ−ＭＯＳトランジスタから構成され、前記ｎ−ＭＯＳトランジスタを制御し、垂直走査回路から送出されるパルス信号の電位が前記ｎ−ＭＯＳトランジスタしきい値電圧により規定されること特徴とする請求項１２乃至１５のいずれか１項に記載の受光素子回路アレイ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、光電変換素子を備えた受光素子と制御回路により光電変換素子の受光感度を可変にするとともに高感度化を可能とすることを特徴とする受光素子回路、及びその受光素子回路を複数個並べた受光素子回路アレイに関するものである。
【０００２】
【従来の技術】
図４６に特願平７−７５０８２号明細書に記載の従来の感度可変受光素子回路の構造図の１例を示したもので、単位画素1221の構造を示したものである。図において、光電変換素子1203からの出力は差動増幅器のバイアス電流用MOSトランジスタ1204のゲート端子に入力される。差動増幅器はカレントミラー用MOSトランジスタ1218、1219、正出力用MOSトランジスタ1217、負出力用MOSトランジスタ1216、バイアス電流用MOSトランジスタ1204により構成されている。また、1202はリセットスイッチ用MOSトランジスタ、1213は接地、1214は電源電圧、1220は出力端子である。
【０００３】
次に動作について説明する。光入射により光電変換素子1203に電荷が蓄積されるとバイアス電流用MOSトランジスタ1204のコンダクタンスが変化する。ここで、MOSトランジスタ1216がオンとなれば、MOSトランジスタ1204による出力電流は、ミラー回路によって反転された後、出力端子1220から電流を引き込む向きに出力（負出力）され、MOSトランジスタ1217がオンとなれば、MOSトランジスタ1204による出力電流は出力端子1220から電流を掃き出す向きに出力（正出力）される。これにより、感度可変受光素子回路は光電荷の蓄積、増幅を行うとともに、正負両極性での読み出しが実現できる。また、このとき、光電変換素子の電位は光が強いほど下がり、その電位が差動増幅器のバイアス用p-MOSトランジスタに導かれるため、光が強いほど出力電流値の絶対値も増えるような構成にすることが出来る。
【０００４】
また図４７は、上記図４６の従来の感度可変受光素子回路を複数個アレイ状に並べて構成した従来の感度可変受光素子回路によるアレイの構造図である。1221は感度可変受光素子回路による単位画素で、その構造は例えば、図４６のような回路である。1222は単位画素1221の制御端子に信号を送り込むことで感度可変受光素子回路アレイの動作を制御するための制御回路であり、画素のリセット用端子1224が、例えば図４６のリセットスイッチ1202を制御し、負出力用端子1225が、例えば図４６の負出力用MOSトランジスタ1216を制御し、正出力用端子1226が、例えば図４６の正出力用MOSトランジスタ1217を制御する。また横方向の一つのライン上に並ぶ感度可変受光素子回路1221のスイッチ用端子は、これらの制御端子1224、1225、1226を共有しており、各行毎に一組、制御端子1224、1225、1226が割り当てられる。1223は単位画素1221からの出力電流を取り出すための出力回路であり、出力ライン1227を通じて、例えば図４６の出力端子1220に接続される。また縦方向の一つのライン上に並ぶ感度可変受光素子回路1221の出力端子は、この出力ライン1227を共有しており、各列に一本出力ライン1227が割り当てられる。
【０００５】
従来の感度可変受光素子回路アレイは上記のように構成されているため、各行内の感度可変受光素子回路1221は同じ感度、同じ極性を持ち、出力された電流は縦方向に足し合わせながら取り出されるため、一次元または二次元の光パターンを同時に、並列に、かつ縦方向の画素間演算を行いながら取り出すことが出来る。
【０００６】
また図４８は、特願平７ー９５２２３号の明細書に記載の従来の感度可変受光素子回路によるアレイの構造図であり、図４７の制御回路1222、出力回路1223の具体的な構造が示されている。1228はセンサセルアレイで、その単位画素は図４７の感度可変受光素子回路1221である。また制御回路1229は、図４７の３つの制御端子1224、1225、1226に対し一本ずつスキャナが割り当てられた構造で、出力回路は各列の出力ライン1227から入ってくる電流をマルチプレクスするためのマルチプレクサ1230になっている。
【０００７】
次に動作について説明する。まず、スキャナｒからのパルスがある行に印加されると、その行にある画素セル内の光電変換素子が初期電位にリセットされる。正画像を読み出すためには、一定の蓄積時間の後にスキャナｐからのパルスをその行にかけつつ、各画素からの出力電流をマルチプレクサで水平方向にスキャンする。このときｐ、ｎのスキャナからセンサセルアレイ1228にあるパターンを与えると、そのパターンによって各行の出力電流の極性が決まり、各センサセルから出力された電流は縦方向に足し合わせながら取り出され、それがマルチプレクスされるため、マルチプレクサ1230からの出力は、自動的に縦方向の画素間演算を行いながら取り出した結果となる。これにより、照射された光パターンを画素間演算を行いながら取り出す機能が簡単な回路構成により実現できる。
【０００８】
なお、出願人は特開平８−５６０１１号公報で示されるような図４６とは異なる、トライステートスイッチを用いた受光素子回路1212を既に提案しており、この回路を図４９に示す。この回路も単一画素として図４７あるいは図４８のセンサに用いることができる。なお、図中1201はバイアス端子である。
【０００９】
【発明が解決しようとする課題】
従来の、感度可変受光素子回路は上記のように構成されているので、例えば図４９においては画素内の出力用スイッチングトランジスタ1211を駆動するラインが必要となり、画素構造が複雑になってしまうという問題点があった。また、出力用スイッチングトランジスタ1211にはn-MOSやp-MOSが用いられるため、出力端子1209の電位によっては出力トランジスタ1211の抵抗による電位変動が無視できないという問題点があった。
【００１０】
また、画素の出力回路として一段の差動増幅器を用いているため、作製上のばらつきや温度変化によってトランジスタの特性が変化したときに、正負の出力電流の大きさにずれが生じ易いという問題点があった。
【００１１】
また、上記の構造と動作では、光が強い程光電変換素子の電位は下がり、その電位が差動増幅器のバイアス用n-MOSトランジスタに導かれる。このため、光が０の状態でオフセット出力を持ち、光が強い程出力電流値がそこから下がっていくことになり、画素間演算においてこのオフセットを除去する操作がチップ外部で必要になるという問題点があった。また上記図４８のように、差動増幅器のバイアス用トランジスタとしてp-MOSを用いた場合でも、光電変換素子1203の初期電位が1214の電源電位に等しい場合、光電変換素子1203の電位がp-MOSトランジスタ1215の閾値電圧分だけ下がるまでは電流が流れず、光の弱いところでは応答が無くなってしまうという問題点があった。
【００１２】
また、上記図４６のように、光電変換素子1203のリセット用バイアス電源と読み出し回路用の電源を共通にすると、ある画素でリセット動作を行っているときに、電源ラインを共有する他の画素で読み出しを行っていると、出力電流値に応じた電位降下が電源ラインに起こり、光電変換素子1203が完全に電源電位まで上がらないという問題があった。
【００１３】
また、上記画素構成では、トランジスタ1206、1216がオンとなっている間は、たとえ出力端子に流れる電流を０にしていても、ミラー回路の入力段には電流が流れ続けるため、消費電力が上がってしまうという問題点があった。
【００１４】
また、上記の構成では画素内に何らメモリ機構を持たないため、画像の時間変化を検出することが出来ないという問題点があった。
【００１５】
また、上記の構成では画素内のトランジスタ数が多いため、画素の面積を小さくすることが困難であるという問題点があった。
【００１６】
また、上記の構成では、光電変換素子の電位を安定化させるための方策や、光電変換素子に強い光が当たって光電荷が過剰に発生したときの対策が考慮されていないという問題点があった。
【００１７】
また従来の感度可変受光素子回路アレイは上記のように構成されているので、縦方向の画素間演算は出来ても横方向の画素間演算は出来ないという問題点があった。
【００１８】
また上記の感度可変受光素子回路アレイでは、画素のリセットはスキャナｒからのパルスにより一つの行内で同時に行われるのに対し、読み出しはｐまたはｎスキャナからのパルスを加えながら水平方向にマルチプレクサでスキャンするため、同じ行内の画素でもマルチプレクスにかかる時間分だけ蓄積時間に差が出てしまうという問題点があった。
【００１９】
この発明は、かかる問題点を解決するためになされたものであり、受光素子回路及び受光素子回路アレイについて、画素構造を単純化し、画素間の特性の均一性を上げるとともに信頼性を上げ、正負の出力のずれを少なくし、出力されるデータからオフセットを無くし、消費電力を抑え、かつ機能を付加することを目的とする。
【００２０】
【課題を解決するための手段】
本発明の請求項１に係わる受光素子回路は、光を吸収し、制御電圧に応じた光電流を正または負の出力信号として外部に取り出す受光素子と、前記出力信号を制御するミラー回路からなる差動増幅器とを備えた受光素子回路であって、前記ミラー回路内の正出力用端子の接続される素子に直列に配設され、前記ミラー回路からの出力に同期して制御される読み出し制御手段とを備えたものである。
【００２１】
本発明の請求項２に係わる受光素子回路は、請求項１において、さらに、ミラー回路内の負出力用端子の接続される素子に直列に第２の読み出し制御手段を備えたものである。
【００２２】
本発明の請求項３に係わる受光素子回路は、請求項１または２において、差動増幅器が、少なくともソースが基板電位に固定されたｎ−ＭＯＳトランジスタを有した第１のミラー回路と、ソースが電源電位に固定されたｐ−ＭＯＳトランジスタを有した第２及び第３のミラー回路とから構成される多段のミラー回路を備えたものである。
【００２３】
本発明の請求項４に係わる受光素子回路は、光を吸収し、制御電圧に応じた光電流を正または負の出力信号として外部に取り出す受光素子と、前記出力信号を制御する差動増幅器とを備えた受光素子回路であって、前記受光素子の電位を、前記受光素子に直列に配設されたリセット電位調整手段により調整された電位に設定するリセット手段を備えたものである。
【００２４】
本発明の請求項５に係わる受光素子回路は、請求項１乃至４のいずれかにおいて、光を吸収し、制御電圧に応じた光電流を正または負の出力信号として外部に取り出す受光素子と、前記出力信号を制御する差動増幅器とを備えた受光素子回路であって、前記受光素子の電位をリセットするリセット手段のタイミングを調整する手段を備えたものである。
【００２５】
本発明の請求項６に係わる受光素子回路は、光を吸収し、制御電圧に応じた光電流を正または負の出力信号として外部に取り出す受光素子と、前記出力信号を制御する制御回路とを備えた受光素子回路であって、前記制御回路は外部からの制御信号により制御される複数の出力端子へ複数の出力信号を送出する回路を備えたものである。
【００２６】
本発明の請求項７に係わる受光素子回路は、請求項１乃至６のいずれかにおいて、受光素子は、接地電位あるいは電源電位に接続された拡散領域により囲まれたものである。
【００２７】
本発明の請求項８に係わる受光素子回路は、請求項１乃至６のいずれかにおいて、受光素子は、複数のコンタクトホールを有し、該コンタクトホール間は互いに接続されるものである。
【００２８】
本発明の請求項９に係わる受光素子回路は、請求項１乃至６のいずれかにおいて、受光素子の電位をリセットするリセット手段と並列に、前記受光素子に蓄積される過剰電子除去手段を備えたものである。
【００２９】
本発明の請求項１０に係わる受光素子回路は、請求項１乃至６のいずれかにおいて、受光素子の電位をリセットするリセット手段に接続される電源電位と、制御回路に接続される電源電位とを独立させるものである。
【００３０】
本発明の請求項１１に係わる受光素子回路は、請求項１乃至１０のいずれかにおいて、制御回路は絶縁膜を介して金属膜で遮蔽されるものである。
【００３１】
本発明の請求項１２に係わる受光素子回路アレイは、請求項１乃至３のいずれかに記載の受光素子回路を２次元アレイ状に配置し、水平方向に配列する前記各受光素子回路のリセット手段に接続される接続端子と、正出力用端子と、負出力用端子とを１行毎に共有させて垂直走査差回路に接続し、垂直方向に配列する前記各受光素子回路の読み出し制御手段に接続される読み出し制御用端子を１列毎に共有させて水平走査回路に接続し、垂直方向に配列する前記各受光素子回路の出力端子を１列毎に共有させ、前記水平走査回路により制御されるトランスミッションゲートを介してアレイ出力端子に接続したものである。
【００３２】
本発明の請求項１３に係わる受光素子回路アレイは、光を吸収し、制御電圧に応じた光電流を正又は負の出力信号として外部に取り出す受光素子と、前記出力信号を制御する制御回路と、前記光吸収の量に応じて受光素子に発生した電位を格納する手段とを備えた受光素子回路を２次元アレイ状に配置し、水平方向に配列する前記各受光素子回路のリセット手段に接続される接続端子と、正出力用端子と、負出力用端子と、受光素子に発生した電位を格納する手段に接続されるメモリ制御用端子とを１行毎に共有させて垂直走査差回路に接続し、垂直方向に配列する前記各受光素子回路の出力端子を１列毎に共有させ、水平走査回路により制御されるトランスミッションゲートを介してアレイ出力端子に接続したものである。
【００３３】
本発明の請求項１４に係わる受光素子回路アレイは、請求項６に記載の受光素子回路を２次元アレイ状に配置し、水平方向に配列する前記各受光素子回路のリセット手段に接続される接続端子と、正出力用端子と、負出力用端子とを１行毎に共有させて垂直走査差回路に接続し、垂直方向に配列する前記各受光素子回路の複数の出力端子をそれぞれ１列毎に共有させ、該共有された出力端子からなる複数の出力端子ラインを１列毎に、水平走査回路によって制御される相殺回路を介してアレイ出力端子に接続したものである。
【００３４】
本発明の請求項１５に係わる受光素子回路アレイは、請求項１４において、受光素子回路に光吸収の量に応じて受光素子に発生した電位を格納する手段を備え、前記受光素子に発生した電位を格納する手段に接続されるメモリ制御用端子とを１行毎に共有させて垂直走査差回路に接続したものである。
【００３５】
本発明の請求項１６に係わる受光素子回路アレイは、請求項１４または１５において、相殺回路は、ソースが電源電位に固定されたｐ−ＭＯＳトランジスタを有し、垂直方向に配列する受光素子回路の複数の出力端子ラインを入力し、読み出しが水平走査回路により制御されるミラー回路と、該ミラー回路からの出力側に接続され、水平走査回路により制御されるトランスミッションゲートとを備えたものである。
【００３６】
本発明の請求項１７に係わる受光素子回路アレイは、請求項１４または１５において、相殺回路は、ソースが基板電位に固定されたｎ−ＭＯＳトランジスタを有した第１のミラー回路と、ソースが電源電位に固定されたｐ−ＭＯＳトランジスタを有した第２及び第３のミラー回路とから構成され、垂直方向に配列する受光素子回路の複数の出力端子ラインを入力し、読み出しが水平走査回路により制御される多段のミラー回路と、該ミラー回路からの出力側に接続され、水平走査回路により制御されるトランスミッションゲートとを備えたものである。
【００３７】
本発明の請求項１８に係わる受光素子回路アレイは、請求項１４または１５において、相殺回路は、ソースが基板電位に固定されたｎ−ＭＯＳトランジスタを有し、垂直方向に配列する受光素子回路の複数の出力端子ラインを入力し、読み出しが水平走査回路により制御されるミラー回路と、該ミラー回路からの出力側に接続され、水平走査回路により制御されるトランスミッションゲートとを備えたものである。
【００３８】
本発明の請求項１９に係わる受光素子回路アレイは、請求項１４または１５において、相殺回路の入力側に、受光素子回路を予めチャージするためのプリチャージラインを設けたものである。
【００３９】
本発明の請求項２０に係わる受光素子回路アレイは、請求項１９において、プリチャージラインと読み出しの接続のタイミングを調整する手段をさらに設けたものである。
【００４０】
本発明の請求項２１に係わる受光素子回路アレイは、請求項１３乃至１５のいずれかにおいて、水平走査回路を複数配置したものである。
【００４１】
本発明の請求項２２に係わる受光素子回路アレイは、請求項１２乃至１５のいずれかにおいて、出力がアレイ出力端子に接続される受光素子の電位の補正回路を設けたものである。
【００４２】
本発明の請求項２３に係わる受光素子回路アレイは、請求項１２乃至１５のいずれかにおいて、アレイ出力端子に電流電圧変換回路を設けたものである。
【００４３】
本発明の請求項２４に係わる受光素子回路アレイは、請求項２３において、さらにアナログ電圧をデジタル値に変換する回路を備えたものである。
【００４４】
本発明の請求項２５に係わる受光素子回路アレイは、請求項１２乃至１５のいずれかにおいて、受光素子回路アレイは、電源電位または接地電位に接続された拡散領域で囲まれたものである。
【００４５】
本発明の請求項２６に係わる受光素子回路アレイは、請求項１２乃至１５のいずれかにおいて、受光素子回路の受光素子をリセットする手段がｎ−ＭＯＳトランジスタから構成され、前記ｎ−ＭＯＳトランジスタを制御し、垂直走査回路から送出されるパルス信号の電位が前記ｎ−ＭＯＳトランジスタしきい値電圧により規定されるものである。
【００４６】
【発明の実施の形態】
実施の形態１．
以下、この発明の一実施の形態を図について説明する。図１はこの発明の一実施の形態の１画素の受光素子回路の構成を示す図である。図において、光電変換素子３からの出力は差動増幅器のバイアス電流用n-MOSトランジスタ４のゲート端子に入力される。差動増幅器は、このn-MOSトランジスタ４、負出力用端子(Ｖn)14によって制御される負出力用n-MOSトランジスタ５、正出力用端子(Ｖp)15によって制御される正出力用n-MOSトランジスタ６、ミラー回路用p-MOSトランジスタ７、８、読み出し制御用端子(Ｖ0)16によって制御される読み出し制御用MOSトランジスタ９、10で構成されている。１は電源ライン、２はリセット端子(Ｖr)13によって制御される、光電変換素子３のリセット用MOSトランジスタ、11は接地ライン、12は基板コンタクト、17は画素の出力端子(Ｖout)である。なお、点線で囲まれた部分が１画素単位である。
【００４７】
次に、動作について説明する。最初に読み出し制御用MOSトランジスタ９、10が含まれない場合の動作を説明する。まず、MOSトランジスタ２を通じて光電変換素子３が電源ライン１の電源電位までリセットされる。光入射により光電変換素子３に電荷が蓄積されると、n-MOSトランジスタ４のコンダクタンスが変化する。これにより光電変換素子の出力は増幅され、Ｓ／Ｎ比を向上することが可能となる。ここで負出力用端子(Ｖn)14から入力があると、n-MOSトランジスタ４からの出力電流は、出力端子（Ｖout）17から電流を引き込む向きに出力（負出力）され、正出力用端子（Ｖp）15から入力があると、n-MOSトランジスタ４からの出力電流はミラー回路によって反転された後、出力端子（Ｖout）17から電流を掃き出す向きに出力（正出力）される。
【００４８】
これにより、感度可変受光素子回路は光電荷の蓄積、増幅を行うとともに、正負両極性での読み出しが実現できる。
【００４９】
また図では、リセット用MOSトランジスタ２としてp-MOSを用いているが、n-MOS等のスイッチでも良い。
【００５０】
リセット用MOSトランジスタ２としてp-MOSを用いた場合には、リセット端子（Ｖr）１３から与える電圧パルスを、電源ライン１の電位より高くしなくても、光電変換素子３を１の電源電位までリセットすることが出来る。
【００５１】
ここで、n-MOSトランジスタ４とミラー回路の入力側トランジスタ７との間に、正出力用n-MOSトランジスタ６と直列に、読み出し制御用MOSトランジスタ９を挿入し、これを出力端子17へのアクセスに合わせて制御する。すると、正出力用端子15から入力があるときでも、出力端子17から電流を出力するとき以外はミラー回路の入力側に電流が流れないため、消費電力を小さくすることが出来る。
【００５２】
更に、n-MOSトランジスタ４とその出力端子17との間に、負出力用n-MOSトランジスタ５と直列に、読み出し制御用MOSトランジスタ10を挿入し、これを出力端子17へのアクセスに合わせて制御する。すると、正負の出力回路が共に、n-MOSトランジスタを３個ずつ含みことになり、回路の対称性が良くなるので、正負の出力電流の大きさを等しくすることが容易になる。
【００５３】
また図では、読み出し制御用MOSトランジスタ９、10としてn-MOSを用いているが、p-MOSを用いても同様の効果を有する。
【００５４】
また図では、読み出し制御用MOSトランジスタ９、10は、出力用n-MOSトランジスタ５、６よりミラー回路に近い側に挿入されているが、これの上下を反転した図２のような構造であっても同様の効果を有する。
【００５５】
実施の形態２．
以下、この発明の別の実施の形態を図について説明する。上記実施の形態１では、二つの読み出し制御用MOSトランジスタ９、10を正負の読み出し回路に挿入したが、図３のように、n-MOSトランジスタ４に隣接して直列に一つのトランジスタ９ａを挿入し、読み出し制御用端子16でこれを制御しても、同様の効果を有することは言うまでもない。
【００５６】
なお、図３中、図１中に相当するものは同一符号を付している。
【００５７】
実施の形態３．
以下、この発明の一実施の形態を図について説明する。図４はこの発明の一実施の形態の受光素子回路の構成を示す図である。図において、符号１〜６及び９〜17は図１と同じである。本実施の形態の差動増幅器は、バイアス電流用n-MOSトランジスタ４、負出力用n-MOSトランジスタ５、正出力用n-MOSトランジスタ６、及び出力側が画素の出力端子17に接続された第１のミラー回路を構成するn-MOSトランジスタ18、19、出力側が画素の出力端子17に接続された第２のミラー回路を構成するp-MOSトランジスタ20、21、出力側が上記第１のミラー回路の入力側に接続された第３のミラー回路を構成するp-MOSトランジスタ22、23、読み出し制御用MOSトランジスタ９、10で構成されている。
【００５８】
光電変換素子３のリセット動作、及びn-MOSトランジスタ４による出力の増幅については上記実施の形態１と同様である。最初に読み出し制御用MOSトランジスタ９、10が含まれない場合の出力動作を説明する。
【００５９】
負出力用端子14から入力があると、n-MOSトランジスタ４からの出力電流は、まず第３のミラー回路の入力側p-MOSトランジスタ22に流れる。対応する出力側p-MOSトランジスタ23からの電流が第１のミラー回路の入力側n-MOSトランジスタ18に流れ、その対応する出力側n-MOSトランジスタ19により、出力電流は出力端子17から電流を引き込む向きに出力（負出力）される。一方、正出力用端子15から入力があると、n-MOSトランジスタ４からの出力電流は第２のミラー回路の入力側p-MOSトランジスタ20に流れ、その出力側p-MOSトランジスタ21により、出力電流は出力端子17から電流を掃き出す向きに出力（正出力）される。
【００６０】
上記のように、感度可変受光素子回路は光電荷の蓄積、増幅を行うとともに、正負両極性での読み出しが実現できる。
【００６１】
また、このようにミラー回路を多段に重ねることにより、作製上のばらつきや温度変化によってトランジスタの特性が変化したときに、正負の出力電流の大きさにずれが生じにくくなる。
【００６２】
さらに、上記実施の形態ではミラー回路を３段用いた場合について説明したが、更に多段に重ねた場合にも同様の効果が得られることは言うまでもない。
【００６３】
ここで、n-MOSトランジスタ４と第２のミラー回路の入力側トランジスタ20との間に、正出力用n-MOSトランジスタ６と直列に、読み出し制御用MOSトランジスタ９を挿入し、またn-MOSトランジスタ４と第３のミラー回路の入力側トランジスタ22との間に、負出力用n-MOSトランジスタ５と直列に、読み出し制御用MOSトランジスタ10を挿入して、MOSトランジスタ９、10を出力端子17へのアクセスに合わせて制御する。すると、正負の出力用端子15、14から入力があるときでも、出力端子から電流を流すとき以外はミラー回路の入力側に電流が流れないため、消費電力を小さくすることが出来る。
【００６４】
また図では、読み出し制御用MOSトランジスタ９、10としてn-MOSを用いているが、p-MOSを用いても同様の効果を有する。
【００６５】
また図では、読み出し制御用MOSトランジスタ９、10は、出力用n-MOSトランジスタ５、６よりミラー回路に近い側に挿入されているが、これの上下を反転して、図５のようにしても同様の効果を有する。
【００６６】
さらに、二つの読み出し制御用MOSトランジスタ９、10を正負の読み出し回路に挿入する代わりに、図６のように、n-MOSトランジスタ４の上または下に直列に一つのトランジスタ９ｂを挿入し、読み出し制御用端子16でこれを制御しても、同様の効果を有することは言うまでもない。
【００６７】
実施の形態４．
以下、この発明の一実施の形態を図について説明する。図７はこの発明の一実施の形態の受光素子回路の構成を示す図である。図において、符号１〜３、９〜13、16、17は図１と同じである。本実施の形態では光電変換素子３からの出力は差動増幅器のバイアス電流用p-MOSトランジスタ24のゲート端子に入力される。差動増幅器は、このp-MOSトランジスタ24、負出力用端子29によって制御される負出力用p-MOSトランジスタ25、正出力用端子30によって制御される正出力用p-MOSトランジスタ26、ミラー回路用n-MOSトランジスタ27、28、読み出し制御用MOSトランジスタ９、10で構成されている。また、31は光電変換素子３のリセット電位を調整するためのダイオード接続p-MOSトランジスタである。
【００６８】
最初に読み出し制御用MOSトランジスタ９、10、及びリセット電位調整用のp-MOSトランジスタ31が含まれない場合の出力動作について説明する。
【００６９】
光電変換素子３のリセット動作は実施の形態１と同様である。光入射により光電変換素子３に電荷が蓄積されると、p-MOSトランジスタ24のコンダクタンスが変化する。ここで負出力用端子（Ｖn）29から入力があると、p-MOSトランジスタ24からの出力電流はミラー回路によって反転された後、出力端子17から電流を引き込む向きに出力（負出力）され、正出力用端子（Ｖp）30から入力があると、p-MOSトランジスタ24からの出力電流は出力端子17から電流を掃き出す向きに出力（正出力）される。
【００７０】
以上の動作で、感度可変受光素子回路は光電荷の蓄積、増幅を行うとともに、正負両極性での読み出しが実現できる。
【００７１】
ここで光電変換素子３としては、例えば基板電位に固定したｐウエル中のｎソースドレイン等、光が強いほど電位が下がるものを用いた場合を考える。実施の形態１乃至３では、この光電変換素子３の電位がゲートに入力されたn-MOSトランジスタ４によって出力電流が制御される。この、出力電流と光照射時間（光の蓄積時間）との関係を図８に示す。図からわかるように、出力電流はリセットの状態でオフセット値を持ち、光が強く、蓄積時間が長いほどそこから下がる、ネガ型の読み出しになっている。そのため、読み出し時には、このオフセット値を外部に記憶しておき、出力電流値との差を取る操作が必要になる。このことは、温度変化等によってオフセット値がずれたときに画像の劣化が起こったり、画素間で電流を足し合わせながら取り出すときにオフセット値が変わってしまうということを意味している。
【００７２】
これに対し、本実施の形態においては、光電変換素子３の電位をp-MOSトランジスタ24に入力し、これよって出力電流を制御する場合には、出力電流値は、リセットの状態で０であり、光が強く、蓄積時間が長いほどそこから上がる、ポジ型の読み出しになる。従って読み出し時にオフセットの除去操作が必要なくなる。
【００７３】
一方、この構成においては、光電変換素子３をまず電源電位までリセットし、そこからの電位変化をp-MOSトランジスタ24の出力電流値によってモニタしようとした場合、光電変換素子３の電位が電源電位よりもp-MOSトランジスタ24の閾値電圧分だけ下がるまでは出力電流が０のまま変化しない、即ちたとえ光が当たっていてもそれが弱く、蓄積時間が十分に長くない場合には出力信号が出ない、という問題が懸念される。
【００７４】
そこで、本実施の形態においては、リセット用MOSトランジスタ２と直列に、ダイオード接続したp-MOSトランジスタ31を挿入した。これにより、光電変換素子３の電位は電源電位よりもp-MOSトランジスタ31の閾値電圧分低い電位までしかリセットされないから、光が弱い場合でも出力信号が出てくるようにすることが出来る。図９に、このような構造の違いによる光量と出力電流の関係を示す。p-MOSトランジスタ31を挿入した場合に低光量でも出力電流が得られることがわかる。
【００７５】
更に、p-MOSトランジスタ31のゲート長、ゲート幅をp-MOSトランジスタ24のものと同じにすれば、その閾値電圧を完全に同じにすることが出来るので、図９で、ダイオード接続がついたものの出力電流が立ち上がる点を完全に原点に一致させることができ、受光素子回路としての精度が向上する。
【００７６】
また、本実施の形態の構成では、p-MOSトランジスタ24の閾値がチップ内でばらついても、そのばらつきを光電変換素子３のリセット電位で補償することになるので、固定パターンノイズの低減を図ることができる。
【００７７】
また、図７においては、p-MOSトランジスタ31をリセット用MOSトランジスタ２よりも電源に近い側に配置したが、これの上下を入れ替えた図１０のような構造であっても同様の効果を奏することは言うまでもない。
【００７８】
ここで、図７のようにp-MOSトランジスタ24とミラー回路の入力側トランジスタ27との間に、負出力用p-MOSトランジスタ25と直列に、読み出し制御用MOSトランジスタ10を挿入し、これを出力端子17へのアクセスに合わせて制御する。すると、負出力用端子29から入力があるときでも、出力端子から電流を流すとき以外はミラー回路の入力側に電流が流れないため、消費電力を小さくすることが出来る。
【００７９】
更に、p-MOSトランジスタ24とその出力端子17との間に、正出力用p-MOSトランジスタ26と直列に、読み出し制御用MOSトランジスタ９を挿入し、これを出力端子17へのアクセスに合わせて制御する。すると、正負の出力回路の対称性が良くなるので、正負の出力電流の大きさを等しくすることが容易になる。
【００８０】
また図７では、読み出し制御用MOSトランジスタ９、10としてn-MOSを用いているが、p-MOSを用いても同様の効果を有する。
【００８１】
また図７では、読み出し制御用MOSトランジスタ９、10は、出力用p-MOSトランジスタ26、25よりミラー回路に近い側に挿入されているが、これを図１１のように上下を反転しても同様の効果を有する。
【００８２】
更に二つの読み出し制御用MOSトランジスタ９、10を正負の読み出し回路に挿入する代わりに、図１２のようにp-MOSトランジスタ24の上または下に直列に一つのトランジスタ９ａを挿入し、読み出し制御用端子16でこれを制御しても、同様の効果を有することは言うまでもない。
【００８３】
またこの構造においても、実施の形態３のようにミラー回路を多段に重ねることで、作製上のばらつきや温度変化によってトランジスタの特性が変化したときに、正負の出力電流の大きさにずれを生じにくくさせることが出来る。
【００８４】
実施の形態５．
以下、この発明の一実施の形態を図について説明する。図１３はこの発明の一実施の形態の受光素子回路アレイの構成を示す図である。図において、32は上記実施の形態１乃至４で説明した受光素子回路の単位画素である。単位画素中のＶrはリセット端子13、Ｖnは負出力用端子14あるいは29、Ｖpは正出力用端子１５あるいは30、Ｖoは読み出し制御用端子16、OUTは画素の出力端子17を示す。33は単位画素32の制御端子に信号を送り込むことで感度可変受光素子回路アレイの動作を制御するための垂直走査回路であり、画素のリセット用ライン35が Ｖrを、負出力用ライン36がＶn を、正出力用ライン37がＶp を制御する。また横方向の一つのライン上に並ぶ感度可変受光素子回路32の制御端子は、これらの制御ライン35、36、37を共有しており、各行毎に一組、制御ライン35、36、37が割り当てられる。また縦方向の一つのライン上に並ぶ感度可変受光素子回路32の出力端子17は、出力ライン38を共有しており、各列に一本出力ライン38が割り当てられる。34は単位画素32からの出力電流を取り出すための水平走査回路であり、読み出し制御用ライン39がＶoを制御し、また出力ライン38は、この読み出し制御用ライン39によって制御されるトランスミッションゲート40を介してアレイの出力端子41につながっている。なお、垂直走査回路、水平走査回路としては、シフトレジスタ等により構成した一本または複数本のスキャナ、ランダムロジック回路等を用いればよい。
【００８５】
次に動作について説明する。まず、垂直走査回路33によりある行のリセット用ライン35がアクティブになると、その行にある画素セル32内の光電変換素子３が初期電位にリセットされる。正画像を読み出すためには、一定の蓄積時間の後に垂直走査回路33によりその行の正出力用ライン37をアクティブにしつつ、水平走査回路34のスキャンによって読み出し制御用ライン39をアクティブにし、トランスミッションゲート40によって各行からの出力電流をアレイの出力端子41に出力する。負画像も同様に、負出力用ライン36をアクティブにして読み出せばよい。このとき各行の負出力用ライン36、正出力用ライン37にあるパターンを与えると、そのパターンによって各行の出力電流の極性が決まり、各画素セル32から出力された電流は縦方向に足し合わせながら取り出されるため、アレイの出力端子41からの出力は、自動的に縦方向の画素間演算を行いながら取り出した結果となる。
【００８６】
ここで、各画素に読み出し制御用端子Ｖoは画素内のミラー回路の入出力を制御するものであるから、各列でトランスミッションゲート40が開いているとき以外は読み出し制御用ライン39によりミラー回路の入力側に電流が流れないため、消費電力を小さくすることが出来る。
【００８７】
これにより、照射された一次元または二次元の光パターンを同時に、並列に、かつ縦方向の画素間演算を行いながら取り出すことが出来る。
【００８８】
また、出力する列の選択用にトランスミッションゲート40を用いているため、出力端子41の電位に係わらず、この出力スイッチの部分での電圧降下を小さく抑えることが出来る。
【００８９】
トランスミッションゲートの部分は、n-MOSまたはp-MOSであっても基本的な機能に違いはない。特に出力端子電位が低い場合にはn-MOSだけでも、高い場合にはp-MOSだけでも十分にオン抵抗が低くなる。
【００９０】
実施の形態６．
以下、この発明の一実施の形態を図について説明する。図１４はこの発明の一実施の形態を示す受光素子回路のブロック構成図である。図中１〜３及び12、13、17は図１と同じである。光電変換素子３の電位は、第一の出力制御端子45によって制御される、電位を電流に変換する第一の回路49を通して電流出力端子17に接続されると同時に、メモリ用制御端子52によって制御される接続用回路51を通して、容量50に接続される。更に容量50は、第二の出力制御端子46によって制御される、電位を電流に変換する第二の回路53を通して電流出力端子17に接続される。ここで回路53か回路49のどちらかには電流反転回路を含み、出力電流の向きが逆向きになるようにしている。また、容量50の容量は、光電変換素子３の容量よりも十分に小さいものとする。
【００９１】
更に図１５は、図１４の回路を図１３のようなアレイ状に並べたものである。図中33〜38及び40、41は図１３と同じである。また55はメモリ用制御ライン、54は図１４中点線で囲まれた感度可変受光素子回路による単位画素で、Ｖrはリセット端子13、Ｖnは第二の出力制御端子46（または第一の出力制御端子45）、Ｖpは第一の出力制御端子45（または第二の出力制御端子46）、Ｖmはメモリ用制御端子52、OUTは画素の出力端子17を示す。また図１３と同様に、横方向の一つのライン上に並ぶ感度可変受光素子回路54の制御端子は制御ライン35、36、37、55を、縦方向の一つのライン上に並ぶ感度可変受光素子回路54の出力端子17は出力ライン38を共有している。
【００９２】
次にこの回路を用いた時間微分動作について説明する。光電変換素子３のリセット動作は実施の形態５と同様である。光入射により光電変換素子３に電荷が蓄積されると、光電変換素子３の電位がこれに応じて下がる。この電位を、Ｖpからのアクセスにより回路49を通じて読み出した後、リセット動作の前にＶmからのアクセスにより、接続用回路51を通じて容量50に記憶させる。次にリセット、蓄積の動作を行った後は、Ｖp及びＶnを同時にアクティブにすると、出力端子17からは、容量50に記憶された前フレームの電位と光電変換素子３の電位の差に相当する電流が出力されることになる。
【００９３】
これにより、フレーム間での光量の時間変化を出力することが出来る。
【００９４】
次にこの回路を用いた、（実施の形態１乃至４に準ずる回路と同様な）出力動作について説明する。メモリ用制御端子52を常にアクティブにしておくとこの回路は、光電変換素子３の電位を電流に変換して出力端子17に接続する回路49と、光電変換素子３の電位を、回路49とは逆向きの電流に変換して出力端子17に接続する回路53によって構成されているのと等価になる。従ってその出力動作は実施の形態１乃至４のものと同様になる。
【００９５】
次にこの回路を用いた、固定パターンノイズの除去動作について説明する。光電変換素子３のリセット動作は実施の形態５と同様である。光入射により光電変換素子３に電荷が蓄積されると、光電変換素子３の電位がこれに応じて下がる。この電位をまず、Ｖmからのアクセスにより接続用回路51を通じて容量50に記憶させた後、Ｖr、Ｖp、Ｖn を同時にアクティブにすると、出力端子17からは、容量50に記憶された光電変換素子３の電位と、リセット電位の差に相当する電流が出力されることになる。
【００９６】
この動作によれば、各画素の蓄積時間は、各行に含まれる光電変換素子３をＶrでリセットしてからＶmのアクセスをするまでの時間となるため、蓄積時間を行の中で完全に一致させることが出来る。
【００９７】
また、もしも光電変換素子３のリセット電位にアレイ内でのばらつきがあっても、出力信号値は光電変換素子３の電位の変化分であるから、リセット電位のばらつきを補償するのと同じ効果がある。
【００９８】
これにより、固定パターンノイズの少ない出力が可能となる。
【００９９】
次に、この回路を用いた電子シャッター動作について説明する。光電変換素子３のリセット動作は実施の形態５と同様である。光入射により光電変換素子３に電荷が蓄積されると、光電変換素子３の電位がこれに応じて下がる。この電位をまず、Ｖmからのアクセスにより接続用回路51を通じて容量50に記憶させ、続いてＶnからのアクセスにより、第二の出力制御端子46をアクティブにすると、出力端子17からは光電変換素子３の電位に相当する電流が出力される。
【０１００】
リセット端子13によるリセット動作、及びメモリ用端子52による光電変換素子電位の容量50への転送を、このアレイの中の全ての画素にそれぞれ同時に行えば、全ての画素の蓄積時間は等しくなり、またメモリ用端子52へのアクセスを行った時点での画像がこのアレイから読み出されることになる。
【０１０１】
これにより、電子シャッター的な動作が可能となる。
【０１０２】
実施の形態７．
以下、この発明の一実施の形態を図について説明する。図１６はこの発明の一実施の形態の受光素子回路の構成を示す図である。図において、１〜３及び12、13は図１と同じである。ここでは画素57の中に差動増幅器の構造を設けるかわりに、光電変換素子３の電位を、電位を電流に変換する回路42に入力し、その出力電流を、第一の出力制御端子45によって制御される第一の出力回路43を通して第一の出力端子47に、また第二の出力制御端子46によって制御される第二の出力回路44を通して第二の出力端子48に出力する。
【０１０３】
この回路構成の具体例を示したのが図１７である。図１６の電位を電流に変換する回路42としてn-MOSトランジスタ４を用い、その出力電流を負出力用MOSトランジスタ５及び正出力用MOSトランジスタ６を介して、第一の出力端子47、及び第二の出力端子48に出力する。すなわち、図１６中第一の出力回路43、第二の出力回路44はそれぞれ図１７中負出力用MOSトランジスタ５及び正出力用MOSトランジスタ６に相当する。
【０１０４】
このような構造を取ることにより、図１６における電位を電流に変換する回路42、第一の出力回路43、第二の出力回路44を、３つのn-MOSトランジスタ４、５、６という簡単な回路構成により実現できる。
【０１０５】
また実施の形態１と同様な効果を単純な回路により実現できる。また、画素内には読み出し回路用の電源を供給する必要がなく、出力電流用の電源ラインと、光電変換素子３のリセット用の電源ライン１を完全に分けることが出来るため、信頼性を高めることが出来る。
【０１０６】
またリセット用MOSトランジスタ２としてn-MOSを用いた場合には、画素内を全てn-MOSのトランジスタで構成することが出来るので、画素の構造を単純化し、画素面積を小さくすることが出来るようになる。
【０１０７】
実施の形態８．
以下、この発明の別の実施の形態を図について説明する。上記実施の形態においては図１６の具体的構成として図１７の構造を例に示したが、他の例として図１８に示すような構造でもよい。図１８において、１〜３及び11〜13、24〜26、29〜31は図７と同じである。ここでは図７の構造において、画素の中に差動増幅器の構造を設けるかわりに、p-MOSトランジスタ24からの出力電流を、負出力用MOSトランジスタ25及び正出力用トランジスタ26を介して、第一の出力端子47、及び第二の出力端子48に出力する。
【０１０８】
このような構造を取ることにより、図１６における電位を電流に変換する回路42、第一の出力回路43、第二の出力回路44を、３つのp-MOSトランジスタ24、25、26という簡単な回路構成により実現できる。
【０１０９】
また実施の形態４と同様の効果を単純な回路により実現できる。
【０１１０】
実施の形態９．
以下、この発明の一実施の形態を図について説明する。図１９は、実施の形態７、８の画素57をアレイ状に配列した受光素子回路アレイの構成を示したものである。図において、33〜37及び41は図１６と同じである。また57は図１７の感度可変受光素子回路による単位画素で、OUT1、OUT2 は画素の二つの出力端子47、48を示す。また図１３と同様に、横方向の一つのライン上に並ぶ感度可変受光素子回路54の制御端子は制御ライン35、36、37を、縦方向の一つのライン上に並ぶ感度可変受光素子回路57の出力端子47、48はそれぞれの出力ライン58、59を共有している。また60は、二つの入力端子を持ち、一方の入力端子からの入力電流の向きを変えずにトランスミッションゲートを介して出力端子41に接続するMOSトランジスタ回路、及びもう一方の入力端子からの入力電流の向きを反転させて、上記トランスミッションゲートを介して出力端子41に接続するMOSトランジスタ回路とによって構成される相殺読み出し回路であり、水平走査回路34によって制御される。
【０１１１】
このようにして、出力電流の反転回路を画素の外に設けることにより、図１３の感度可変受光素子アレイが持つ機能を保ったまま、画素の構造を単純化し、画素面積を小さくすることが可能となる。
【０１１２】
また光電変換素子のリセット用電源は画素57のアレイ部にのみ供給され、出力電流用の電源は相殺読み出し回路60のみに供給されるので、二種類の電源を完全に分けることが出来、信頼性を高めることが可能となる。
【０１１３】
実施の形態１０．
以下、この発明の一実施の形態を図について説明する。図２０は、この発明の一実施の形態の受光素子回路57aの構成を示す図である。図において、１〜３及び12、13は図１と、45〜48は図１６と、49〜52は図１４と同じである。光電変換素子３の電位は、第一の出力制御端子45によって制御される、電位を電流に変換する第一の回路49を通して電流出力端子47に接続されると同時に、メモリ用制御端子52によって制御される接続用回路51を通して、容量50に接続される。更に容量50は、第二の出力制御端子46によって制御される、電位を電流に変換する第二の回路56を通して電流出力端子48に接続される。ここで回路56か回路49のどちらかには電流反転回路を含み、出力電流の向きが逆向きになるようにしている。また、容量50の容量は、光電変換素子３の容量よりも十分に小さいものとする。図１６との違いは、47、48の二つの電流出力端子を設け、容量50の電位を電流に変換する第二の回路56にも第一の回路49にも電流反転回路を含めないことである。
【０１１４】
次に、この図２０の回路構成の具体例を図２１に示す。ここでは図２１の構造において、回路51をn-MOSトランジスタ61により構成し、回路49を光電変換素子３の電位をゲートに導いたn-MOSトランジスタ62と、出力制御端子45によって制御される第一の出力用トランジスタ64によって構成し、回路56を容量50の電位をゲートに導いたn-MOSトランジスタ63と、出力制御端子46によって制御される第二の出力用トランジスタ65によって構成している。このような構造により、図２０の構造を簡単な回路構成により実現できる。
【０１１５】
このようにして、出力電流の反転回路を画素の外に設けることにより、画素の構造を単純化し、画素面積を小さくすることが出来るようになる。
【０１１６】
また、画素内には読み出し回路用の電源を供給する必要がなく、出力電流用の電源ラインと、光電変換素子３のリセット用の電源ライン１を完全に分けることが出来るため、信頼性を高めることが出来る。
【０１１７】
また図では、リセット用MOSトランジスタ２としてp-MOSを用いているが、n-MOS等のスイッチでも良い。
【０１１８】
また実施の形態６と同様の効果を単純な回路により実現できる。
【０１１９】
実施の形態１１．
以下、この発明の一実施の形態を図について説明する。図２２は、上記実施の形態１０の画素57aをアレイ状に配列した受光素子回路アレイの構成を示したものである。図において、33〜37及び41、55は図２１と同じである。また57は図１７の感度可変受光素子回路による単位画素で、OUT1、OUT2 は画素の二つの出力端子47、48を示す。また図１３と同様に、横方向の一つのライン上に並ぶ感度可変受光素子回路54の制御端子は制御ライン35、36、37、55を、縦方向の一つのライン上に並ぶ感度可変受光素子回路57aの出力端子47、48はそれぞれの出力ライン58、59を共有している。また60は、二つの入力端子を持ち、一方の入力端子からの入力電流の向きを変えずにトランスミッションゲートを介して出力端子41に接続するMOSトランジスタ回路、及びもう一方の入力端子からの入力電流の向きを反転させて、上記トランスミッションゲートを介して出力端子41に接続するMOSトランジスタ回路とによって構成される相殺読み出し回路であり、水平走査回路34によって制御される。
【０１２０】
また、実施の形態６の図１５のように、制御ライン55に接続されるメモリ用制御端子52を有しており、実施の形態６と同様にメモリ機能を有してフレーム間での光量の時間変化を出力することができる。
【０１２１】
このようにして、出力電流の反転回路を画素の外に設けることにより、図１３の感度可変受光素子アレイが持つ機能を保ったまま、画素の構造を単純化し、画素面積を小さくすることが可能となる。
【０１２２】
また光電変換素子のリセット用電源は画素57aのアレイ部にのみ供給され、出力電流用の電源は相殺読み出し回路60のみに供給されるので、二種類の電源を完全に分けることが出来、信頼性を高めることが可能となる。
【０１２３】
実施の形態１２．
以下、この発明の一実施の形態を図について説明する。図２３は上記実施の形態９の図１９、実施の形態１１の図２２中相殺回路60に用いられる回路構成の具体例を示したものである。図において、１及び７〜10は図１と同じである。66は負出力用の入力端子、67は正出力用の入力端子で、それぞれ図１９、２２の出力ライン58、59に接続される。また68はトランスミッションゲート、69は図１９、２２の出力端子41に接続される相殺回路からの出力端子である。また、読み出し制御用端子16ａは図１の16に相当するもので、水平走査回路34に接続される。
【０１２４】
ここで正出力用の入力端子67とミラー回路の入力側トランジスタ７との間に、読み出し制御用MOSトランジスタ９を挿入し、これをトランスミッションゲート68へのアクセスに合わせて制御すると、出力端子69から電流を流すとき以外はミラー回路の入力側に電流が流れないため、消費電力を小さくすることが出来る。
【０１２５】
更に負出力用の入力端子66とトランスミッションゲート68との間に、読み出し制御用MOSトランジスタ10を挿入し、これをトランスミッションゲート68へのアクセスに合わせて制御すると、正負の出力回路の対称性が良くなるので、正負の出力電流の大きさを等しくすることが容易になる。
【０１２６】
また図では、読み出し制御用MOSトランジスタ９、10としてn-MOSを用いているが、p-MOSを用いても同様の効果を有する。
【０１２７】
実施の形態１３．
以下、この発明の別の実施の形態を図について説明する。図２４は上記実施の形態９の図１９、実施の形態１１の図２２中相殺回路60に用いられる回路構成の別の具体例を示したものである。図において、１及び７〜10、18〜23は図１と同じである。また、16ａ、66〜69は図２３と同じである。
【０１２８】
このように図２２のミラー回路を多段にする構造を有することにより、相殺読み出し回路60を簡単な回路構成により実現できる。また、このようにミラー回路を多段に重ねることにより、作製上のばらつきや温度変化によってトランジスタの特性が変化したときに、正負の出力電流の大きさにずれが生じにくくなる。
【０１２９】
また、ミラー回路を更に多段に重ねた場合にも同様の効果が得られることは言うまでもない。
【０１３０】
ここで正出力用の入力端子67とミラー回路２の入力側トランジスタ20との間に、読み出し制御用MOSトランジスタ９を、負出力用の入力端子66とミラー回路３の入力側トランジスタ22との間に、読み出し制御用MOSトランジスタ10を挿入し、これらをトランスミッションゲート68へのアクセスに合わせて制御すると、出力端子69から電流を流すとき以外はミラー回路の入力側に電流が流れないため、消費電力を小さくすることが出来る。
【０１３１】
また図では、読み出し制御用MOSトランジスタ９、10としてn-MOSを用いているが、p-MOSを用いても同様の効果を有する。
【０１３２】
実施の形態１４．
以下、この発明の別の実施の形態を図について説明する。図２５は上記実施の形態９の図１９、実施の形態１１の図２２中相殺回路60に用いられる回路構成の別の具体例を示したものである。図において、９〜11、27、28は図７と同様である。また、16ａ、66〜69は図２３、２４と同様である。このような構造を有することにより、相殺読み出し回路60を簡単な回路構成により実現できる。
【０１３３】
ここで負出力用の入力端子66とミラー回路の入力側トランジスタ27との間に、読み出し制御用MOSトランジスタ10を挿入し、これをトランスミッションゲート68へのアクセスに合わせて制御すると、出力端子69から電流を流すとき以外はミラー回路の入力側に電流が流れないため、消費電力を小さくすることが出来る。
【０１３４】
更に正出力用の入力端子67とトランスミッションゲート68との間に、読み出し制御用MOSトランジスタ９を挿入し、これをトランスミッションゲート68へのアクセスに合わせて制御すると、正負の出力回路の対称性が良くなるので、正負の出力電流の大きさを等しくすることが容易になる。
【０１３５】
また図では、読み出し制御用MOSトランジスタ９、10としてn-MOSを用いているが、p-MOSを用いても同様の効果を有する。
【０１３６】
またこの構造においても、ミラー回路を多段に重ねて、図２４のようにすることで、作製上のばらつきや温度変化によってトランジスタの特性が変化したときに、正負の出力電流の大きさにずれが生じにくくなる。
【０１３７】
実施の形態１５．
以下、この発明の一実施の形態を図について説明する。図２６は上記実施の形態９の図１９、実施の形態１１の図２２の回路に一部付加する回路構成を示したもので、上記実施の形態１２の図２３、実施の形態１３の図２４、実施の形態１４の図２５を上記実施の形態９の図１９、実施の形態１１の図２２中相殺回路60に適用した場合の読み出し速度を改善するものである。図中34及び41、57〜60は図１９、２２と同じである。70は画素アレイ中の配線をプリチャージするためのMOSトランジスタであり、水平走査回路がある列に読み出しのアクセスをしているときに、次のクロックで読み出す列の配線の電位を一定の電位までプリチャージしておく。また71はプリチャージ用の電源ラインである。
【０１３８】
例えば、実施の形態１２の図２３のように相殺読み出し回路60の中に読み出し制御用MOSトランジスタ９、10を挿入したときの読み出し速度を考える。図２３の回路の端子67から画素アレイに電流を流そうとする場合、端子16ａを通じて水平走査回路からのアクセスがあった瞬間にまず、７及び９のトランジスタによって画素アレイの配線を読み出し電位まで充電しなければならない。ここでミラー回路の入力側トランジスタ７はダイオード接続されているため駆動能力が比較的弱く、画素数が多い場合には充電に時間がかかって高速の読み出しが出来ない場合がある。逆に例えば図２３の回路の端子66から画素アレイに電流を流そうとする場合、トランスミッションゲート68及びトランジスタ10がオープンになった瞬間に、大きな容量を持つ出力端子の電位が画素アレイ中の配線に伝わるため、電流が大きくオーバーシュートしてしまい、安定するまでに時間がかかってしまう場合がある。
【０１３９】
図２６のような構成にすることにより、相殺読み出し回路自身では配線の充電をしなくて良く、また予め画素アレイ中の配線の電位を安定させてからトランスミッションゲートを開くような駆動にすることができるため、高速の読み出しが出来るようになる。
【０１４０】
また図では、プリチャージ用MOSトランジスタ70としてn-MOSトランジスタを用いているが、p-MOSトランジスタでも良い。
【０１４１】
実施の形態１６．
以下、この発明の一実施の形態を図について説明する。上記実施の形態の図２６では、単純に次のクロックで読み出されるラインを常にプリチャージする構成になっている。この構成は、水平走査回路が一つの列しかアクセスしない場合には充分である。本実施の形態では、隣り合う２列に同時にアクセスする場合に、出力端子41とプリチャージ用電源端子71の両方に接続される列がないようにしたものである。これを考慮したものが図２７である。ここで用いられる相殺読み出し回路151は、図２６の60の回路にタイミングを調節するための回路をつけ加えたものである。
【０１４２】
図２８に図２７中の相殺読み出し回路151の具体例示す。図において、１及び７〜10、16ａ、66〜69は図２３と同じである。また152は一つ前の列への読み出し制御信号が入ってくる端子、153はプリチャージライン71に接続される端子である。この回路構成ではトランジスタ９、10は、16か152のどちらかの端子にアクセスがあればオープンとなる。これによりまず、画素アレイ中で端子67につながる配線がトランジスタ７自身によってプリチャージされる。また152にアクセスがあれば端子66はプリチャージ用端子153に接続されるようになっているが、16からのアクセスがあればこれを禁止するような構成になっている。これにより、次のクロックで読み出される列をプリチャージし、かつ出力を行っている列はプリチャージラインにつながらないようにすることが出来る。
【０１４３】
さらに、図２９は図２７中の相殺読み出し回路151の別の具体例示す。図において、１及び９〜11、16、18〜23、66〜69は図２４と同様である。図２８と同様に、トランジスタ９、10は、16か152のどちらかの端子にアクセスがあればオープンとなるから、66、67に接続される配線が、それぞれ22、20のトランジスタ自身によってプリチャージされる。この構造では、66、67の端子は共にミラー回路を介して出力端子69につながるため、図２８の153及び図２７の71のようなプリチャージ端子及びプリチャージラインは不要となる。
【０１４４】
なお、上記図２８、図２９において、トランジスタ９、10をp-MOSにすれば、これに接続されるインバータを一つ省略することが出来るため、構造を単純化することが出来る。
【０１４５】
なお、上記図２８、図２９の様な論理構造は図２５やその他の相殺読み出し回路にも適用できる。また、論理構造が同じであれば異なる回路を用いても良いことは言うまでもない。
【０１４６】
実施の形態１７．
以下、この発明の一実施の形態を図について説明する。図３０はこの発明の一実施の形態による受光素子アレイ回路の構成を示した図で、各画素54からの出力ライン38は２方向に接続される。図において、33及び38、54は図１５と同様である。出力ライン38は、第一の水平走査回路74によって制御される第一のトランスミッションゲート72を介して第一の出力端子76に接続されると共に、第二の水平走査回路75によって制御される第二のトランスミッションゲート73を介して第二の出力端子77にも接続される。なお、78は図１５における35、36、37、55の制御ラインを便宜的に一つにまとめて表示している。
【０１４７】
このような構成にすると、各列の電流値は第一の水平走査回路74によって第一の出力端子76に読み出すか、第二の水平走査回路75によって第二の出力端子77に読み出すかの選択が出来る。従って第一の出力端子76から出力をする列と、第二の出力端子77から出力をする列の選択にパターンを与え、第一の出力端子76からの出力に正の重み、第二の出力端子77からの出力に負の重みを与えて足し合わせながら取り出せば、実施の形態５と同様、その出力は自動的に、列選択のパターンによって決まる横方向の画素間演算をした結果となる。
【０１４８】
これにより、照射された一次元または二次元の光パターンを同時に、並列に、かつ横方向の画素間演算を行いながら取り出すことが出来る。
【０１４９】
また、垂直走査回路による縦方向の演算と組み合わせれば、二つのベクトルのかけ算によって定義することの出来る二次元フィルタであれば、その結果を自動的に演算しながら取り出すことが出来る。
【０１５０】
実施の形態１８．
以下、この発明の別の実施の形態を図について説明する。図３１はこの発明の一実施の形態による受光素子アレイ回路の構成を示した図で、各画素57からの２本の出力ライン58、59は２方向に接続される。図中33及び57〜59は図１９、２１と、74〜78は図３０と同様である。出力ライン58、59は、第一の水平走査回路74によって制御される第一の相殺回路79を介して第一の出力端子76に接続されると共に、第二の水平走査回路75によって制御される第二の相殺回路80を介して第二の出力端子77にも接続される。
【０１５１】
このようにして、出力電流の反転回路を画素の外に設けることにより、感度可変受光素子アレイが持つ機能を保ったまま、画素の構造を単純化し、画素面積を小さくすることが出来る。
【０１５２】
また、光電変換素子のリセット用電源は画素57のアレイ部にのみ供給され、出力電流用の電源は相殺読み出し回路79、80のみに供給されるので、二種類の電源を完全に分けることが出来、信頼性を高めるられる。
【０１５３】
実施の形態１９．
以下、この発明の一実施の形態を図について説明する。図３２はこの発明の一実施の形態による受光素子アレイ回路の一部構成を示した図で、特に出力端子付近の構造を示した図で、アレイ構造が図１５の場合である。図中34〜38及び40、41、54、55は図１５と同様である。また81は、光電変換素子の電位を電源電位に固定した、例えば図１〜４のような画素と同様なゼロ点補正回路である。
【０１５４】
次に、動作について説明する。上記実施の形態４において説明したように、通常出力電流は、リセットの状態でオフセット値を持ち、光が強く、蓄積時間が長いほどそこから下がる、ネガ型の読み出しになっている。そのため、オフセット値のずれが画素情報の精度を左右することが懸念されていた。本実施の形態では、ゼロ点補正回路81を用いてこの問題を解決した。例えば、一つの画素から正出力電流が出力端子41に流れているとき、ゼロ点補正回路81の一つにVn のアクセスをする。ここからは負の飽和電流が流れるため、出力端子41から取り出される電流値は出力電流値の飽和電流値からの変化分となる。即ち出力電流はリセットの状態で０、光が強く、蓄積時間が長いほどそこから上がる、ポジ型の読み出しが実現できる。
【０１５５】
また、リセット時のオフセット値を外部に記憶しておき、出力電流値との差を外部で取る操作をする場合と違い、温度変化等によってオフセット値がずれても、相殺回路で同じだけずれるので画像の劣化が起こりにくい。また画素間で電流を足し合わせながら取り出すときには、アクセスする画素数分だけゼロ点補正回路81にもアクセスすれば、オフセット値も変わらずに済む。
【０１５６】
また、ゼロ点補正回路81は画素と同じ構造を用いて光電変換素子の電位を電源に接続しても良いが、出力回路の部分のみを用いても良い。
【０１５７】
さらに、ゼロ点補正回路81を行毎に設けてもよい。この場合、アクセスする画素数をカウントしなくてよくなる。
【０１５８】
実施の形態２０．
以下、この発明の別の実施の形態を図について説明する。図３３はこの発明の一実施の形態による受光素子アレイ回路の一部構成を示した図で、特に出力端子付近の構造を示した図で、アレイ構造が図２２の場合である。図中34〜37及び41、55、57〜60は図２２と同じである。また82は、光電変換素子の電位を電源電位に固定した、図１７、２１のような画素から成るゼロ点補正回路であり、83はゼロ点補正のイネーブル端子である。ここでは、ゼロ点補正回路82をアレイの横に並べ、Ｖp とＶn の端子をアレイ中とは逆にしている。
【０１５９】
次に動作について説明する。まず、この構成による正出力について説明する。正出力のアクセスをした行にあるゼロ点補正回路は、自動的に負出力のアクセス状態となり、ここからは負の飽和電流が流れるため、端子83によってこの出力をイネーブル状態にすると、結局出力端子41から取り出される電流値は出力電流値の飽和電流値からの変化分となる。即ち、出力電流はオフセット値が除去され、リセットの状態で０、光が強く、蓄積時間が長いほどそこから上がる、ポジ型の読み出しが実現できる。この構成による負出力の場合、負出力のアクセスをした行にあるゼロ点補正回路は、自動的に正出力のアクセス状態となり、同様にオフセット値が除去されて読み出しが実現する。
【０１６０】
また、本実施の形態においては、行毎にゼロ点補正回路82が設置されているため、アクセスすべきゼロ点補正回路の数を外から指定しなくてもよい。
【０１６１】
さらに、このように相殺回路を含む場合でも、上記実施の形態１９のようにゼロ点補正回路をアレイを切り離して配置しても良い。
【０１６２】
実施の形態２１．
以下、この発明の一実施の形態を図について説明する。図３４はこの発明の一実施の形態による受光素子アレイ回路の一部構成を示した図で、特に出力端子付近の構造を示した図で、アレイ構造が図１５の場合である。図中34及び40、41は図１５と同様である。また84は出力電流を電圧に変換するアンプ、85はアンプのアナログ電圧をデジタル値に変換する回路、86はアンプ84の参照電圧端子87はアンプ84からの電圧出力端子、88はデジタル出力端子である。すなわち図１５のアレイ構造に電流／電圧変換アンプ84を設けた例を示している。
【０１６３】
このように内部に電流／電圧変換アンプ84を設けると、アレイからの出力を電流ではなく電圧とすることができる。そのため、後段で出力電流を電圧に変換する必要が無くなり、データの扱いが容易になる。すなわち、後段での信号処理が容易となる信号を出力することが可能となる。
【０１６４】
更に、内部にアナログ／デジタル変換回路85を設けると、アレイからの出力をアナログ電圧ではなくデジタル値とすることができるため、後段でデジタルに変換する必要が無くなり、データの扱いが容易になる。
【０１６５】
実施の形態２２．
上記実施の形態５、６、９、１１、１７、１８の、それぞれの実施の形態で示された受光素子回路アレイ（図１３、１５、１９、２２、３０、３１）において、例えば垂直走査回路から全ての行にＶp のアクセスを行うと、各列内の全ての画素からの電流の総和、即ち各列に照射された光量の総和に相当するデータが出力されてしまう。この時、二次元の画素アレイに照射された光パターンを水平走査回路に投影した一次元射影を得ることが出来る。ただし、各列の中の全ての画素から出力電流を取り出す場合、通常の読み出しよりも画素数分多くの電流を消費することになってしまうため、これを回避するためには、このような射影読み出しを行うときには一画素毎の出力電流値を小さく抑えればよい。
【０１６６】
画素毎の出力電流値を小さく抑える一つの方法としては、例えば図１のような画素を用いた図１３及び図１５のアレイや、図２３の相殺読み出し回路を用いた図１９、２１及び図３１のアレイにおいて、出力端子41の電位を通常よりも下げて、ミラー回路を通らない経路で出力すればよい。
【０１６７】
一方、例えば図７の画素を用いた図１３及び図３０のアレイや、図２５の相殺読み出し回路を用いた図１９、２２及び図３１のアレイにおいて、出力端子41の電位を通常よりも上げ、ミラー回路を通らない経路で出力すればよい。
【０１６８】
実施の形態２３．
以下、この発明の一実施の形態を図について説明する。図３５はこの発明の一実施の形態を説明するための図で、画素の基本的な回路構成を示した概念図である。図中、１〜３及び12は図１と同様である。まずリセットスイッチ２を通じて電源端子１により光電変換素子３がバイアスされる。光入射により光電変換素子３に電荷が蓄積されると光電変換素子３の電位が変化し、その電位が光電変換素子の電位を電流に変換する回路89に入力され、出力端子90から電流が出力される。光電変換素子３の接地電位を確実に固定するための具体的構造を以下に示す。
【０１６９】
図３６は、この発明の一実施の形態を示す回路レイアウト図で、特に光電変換素子３のレイアウトを示した平面図及び断面図である。91は光電変換素子３のｎ型拡散領域、92は電位を接地にとったｐ型拡散領域、93は電位を電源にとったｎ型拡散領域である。
【０１７０】
図３６において、電位を接地にとったｐ型拡散領域92により、光電変換素子91の接地側の電位を確実に接地に固定することができる。
【０１７１】
ここで、光電変換素子91が強い光を受けて電子が大量に発生しすぎた場合、制御回路あるいは隣接画素の光電変換素子に影響を及ぼすことがある。電源に電位をとったｎ型拡散領域93は、光電変換素子91で発生した余剰電子が、画素内の制御回路あるいは隣接画素へ侵入することを防ぐことが可能となる。
【０１７２】
逆に、電源に電位をとったｎ型拡散領域93によって、隣接画素で発生した余剰電子が光電変換素子91へ侵入し、偽の画像情報を出力するのを防ぐことも可能となる。
【０１７３】
実施の形態２４．
以下、この発明の別の実施の形態を図について説明する。図３７はこの発明の別の実施の形態を示す回路レイアウト図で、図３５における光電変換素子３の別のレイアウトである。図において、94はコンタクトホール、95はアルミ配線である。光電変換素子３のｎ型拡散領域部分91は、ｐウエルとの接合によりフォトダイオードを形成している。この拡散領域91の内部にコンタクトホール94を複数個設け、アルミ配線95で接続する。
【０１７４】
ここで、拡散領域91の内部の電位がばらついている場合、拡散領域91とリセットスイッチ用トランジスタ２の接続点、拡散領域91と光電変換素子の電位を電流に変換し出力する回路89との接続点、及びフォトダイオードの内部が、それぞれ異なる電位になる可能性がある。図３７のように拡散領域91の内部に複数のコンタクトホールを設け、それらをアルミ配線で接続すれば、そのような電位のばらつきを防ぐことができる。
【０１７５】
なお、コンタクトホールの配置は図のような形状に限らなくとも良いことは言うまでもない。
【０１７６】
実施の形態２５．
以下、この発明の別の実施の形態を図について説明する。図３８は、この実施の形態を示す回路構成図である。図中96は単位画素回路であり、97は単位画素回路96を二次元的に配置した画素アレイである。また、98は画素アレイ97を垂直に走査する回路、99は画素アレイ97を水平に走査する回路、100は接地に電位をとったｎ型拡散領域、101は電源に電位をとったｐ型拡散領域である。
【０１７７】
ここで、画素アレイ97の周囲に、電位を接地にとったｐ型拡散領域100を設けることにより、画素アレイ内の光電変換素子３の接地側の電位を確実に接地電位に固定することができる。
【０１７８】
また画素アレイ97の周囲に、電位を電源にとったｎ型拡散領域101を設けることにより、画素アレイ内の光電変換素子３に強い光が当たった場合にあふれ出た余剰電子を、画素アレイ外にあふれさせる前に、電位を電源にとったｎ型拡散領域101に吸収させることができる。
【０１７９】
逆に、画素アレイ外の回路で発生したノイズの受光素子アレイ内への侵入も防ぐことができる。
【０１８０】
なお、上記実施の形態２２乃至２５においては、ｐウェル上にｎ型拡散領域を形成して光電変換素子とすることを前提としているが、ｎとｐ及び接地電位と電源電位を逆にすれば、ｎウェル上にｐ型拡散領域を形成して光電変換素子とする場合にも有効な発明であることは明らかである。また基板上に形成したフォトダイオードでも同様である。
【０１８１】
実施の形態２６．
以下、この発明の一実施の形態を図について説明する。図３９は、この実施の形態に係わる回路構成を示した図である。図中１ないし３、及び12、90は図３５と同じである。また、102はダイオード接続したp-MOSトランジスタ、103は光電変換素子３の電位を電流に変換するp-MOSトランジスタ、104は外部からの制御信号により電流を出力する回路である。出力信号は、光電変換素子３に入射した光量に応じて光電変換素子３の電位が下がり、それがp-MOSトランジスタ103のゲートに入力されて発生した電流として得られる。
【０１８２】
ダイオード接続したp-MOSトランジスタ102が無い場合、光電変換素子３は電源電位までリセットされる。そこからの電位変化をp-MOSトランジスタ24の出力電流値によってモニタしようとした場合、光電変換素子３の電位が電源電位よりもp-MOSトランジスタ103の閾値電圧分だけ下がるまでは出力電流が０のまま変化しない、即ちたとえ光が当たっていてもそれが弱く、蓄積時間が十分に長くない場合には出力信号が出ない、という問題がある。
【０１８３】
そこで、ダイオード接続したp-MOSトランジスタ102を、光電変換素子３をリセットするMOSトランジスタ２に直列につなぎ、光電変換素子３の電位が電源電位よりもp-MOSトランジスタ102の閾値電圧分低い電位までしかリセットされないにすると、入射光量が少ない場合でも、図９のように出力電流が現れるようにすることが出来る。
【０１８４】
更に、p-MOSトランジスタ102のゲート長、ゲート幅をp-MOSトランジスタ103のものと同じにすれば、その閾値電圧を完全に同じにすることが出来るので、図９で、ダイオード接続がついたものの出力電流が立ち上がる点を完全に原点に一致させることが出来る。
【０１８５】
またこの構成では、p-MOSトランジスタ103の閾値電圧がチップ内でばらついても、そのばらつきを光電変換素子３のリセット電位の形で補償することになるので、固定パターンノイズの低減を図ることができる。
【０１８６】
また図においては、p-MOSトランジスタ102をリセット用MOSトランジスタ２よりも電源に近い側に配置したが、これの上下を入れ替えても同様の効果を奏することは言うまでもない。
【０１８７】
なお、上記実施の形態４の図７において、具体的回路を示しているが、図７の回路に限定されるものではない。
【０１８８】
実施の形態２７．
以下、この発明の一実施の形態を図について説明する。図４０は、この実施の形態に係わる回路構成を示した図である。図中１ないし３、12、89、90は図３５と同じである。また105は、受光素子アレイを構成したときに水平走査回路により制御されるスイッチングトランジスタである。
【０１８９】
図１３、図１５、図１９、図２２、図３０、図３１、及び図３８のような画素回路アレイにおいて、各画素にスイッチングトランジスタ105が無い場合、画素のリセットは垂直走査回路98からのリセットパルスにより一つの行内で同時に行われるのに対し、読み出しは垂直走査回路98からの読み出しパルスを加えながら、水平走査回路99で出力を列方向に読みとっていくため、同じ行内の画素でもマルチプレクスにかかる時間分だけ蓄積時間に差が出てしまう。即ち、行の左側の画素は蓄積時間が短く、行の右側の画素は蓄積時間が長くなる。このことは蓄積時間の短い場合において特に顕著となる。
【０１９０】
そこで、図４０のように光電変換素子３をリセットするトランジスタと直列に、水平走査回路からの信号により制御されるスイッチングトランジスタ105を接続すると、光電変換素子３のリセットのタイミングが列方向にも制御できることになり、同一行内での蓄積時間の差を無くすことが出来る。
【０１９１】
また図においては、スイッチングトランジスタ105をリセット用MOSトランジスタ２よりも電源から遠い側に配置したが、これの上下を入れ替えても同様の効果を奏することは言うまでもない。
【０１９２】
実施の形態２８．
以下、この発明の一実施の形態を図について説明する。図４１は、この実施の形態に係わる回路構成を示す図である。図中１〜３、12、89、90は図３５と同じである。図において、106はドレインが光電変換素子３に、ソースが電源電位に接続されたn-MOSトランジスタであり、ゲートはその閾値電圧の１〜３倍の電位に固定されている。
【０１９３】
また図４２は、図４１のn-MOSトランジスタ106を含む部分の断面図及び電子のエネルギ図である。図中１及び106は図４１と、91は図３６と同じである。光電変換素子３に強い光が当たる程多くの電子が発生するが、光が強く電子が発生しすぎた場合、オーバーフローした電子が周辺回路や他の画素の光電変換素子に入り込む可能性がある。
【０１９４】
そこで、n-MOSトランジスタ106を接続し、ゲートにその閾値電圧の１〜３倍の電位を印加してやれば、図４２のように、電子があふれる前に電源電位へと誘導吸収することができる。
【０１９５】
実施の形態２９．
以下、この発明の一実施の形態を図について説明する。図４３は、この実施の形態に係わる回路構成を示す図である。図中96ないし98は図３８と同じである。また、107はパルスレベルの変換回路、108は電源電圧とリセットスイッチの閾値電圧の和以上の電圧を与える電源、109はリセットスイッチの閾値電圧の１〜３倍の電圧を与える電源である。図の中では108は７Ｖ、109は１Ｖの電源として描かれているが、上記の条件を満たせばいかなる電圧でも良い。
【０１９６】
この回路では、リセット用トランジスタ２としてn-MOSを用い、垂直走査回路からの０Ｖ−５Ｖのパルスを１Ｖ−７Ｖに変換して画素96中のリセット用n-MOSトランジスタのゲートに加えている。即ち、垂直走査回路からのアクセスが無い、蓄積時間中の状態では、閾値電圧の１〜３倍の電圧をゲートに印加してオーバーフローした電子を吸収できるようにし、光電変換素子３をリセット動作させるときには電源電位と閾値の和以上の電圧をゲートに印加することにより、光電変換素子３を確実に電源電位までリセットする。
【０１９７】
また、このようにリセット用トランジスタとしてn-MOSを用いた場合には、例えば図11のように出力回路もn-MOSのみで構成すれば、画素内を全てn-MOSのトランジスタで構成することが出来るので、画素の構造を単純化し、画素面積を小さくすることが出来るようになる。
【０１９８】
実施の形態３０．
以下、この発明の一実施の形態を図について説明する。図４４は、この実施の形態に係わる単位画素回路構成示した図である。図中１、３、12、89、90は図３５と同じである。110は読み出し回路用の電源である。光電変換素子３のリセット用バイアス電源１と読み出し回路用の電源110として共通の電源線を用いた場合、ある画素でリセット動作を行っているときに、電源ラインを共有する他の画素で読み出しを行っていると、出力電流値に応じた電位降下が電源ラインに起こり、光電変換素子３が完全に電源電位まで上がらないことがある。このことは、次のサイクルで読み出すときに前の画像情報が残ったまま読み出されることを意味し、いわゆるゴースト現象の原因となる。
【０１９９】
この問題はリセット用電源１と読み出し回路用の電源110を分けることにより回避することができる。
【０２００】
実施の形態３１．
以下、この発明の一実施の形態を図について説明する。図４５は、この実施の形態に係わる受光素子回路における画素の断面図である。図中１ないし３は図１と、50、63は図２１と同じである。また111は遮光用の金属膜、112はｐウエルである。
【０２０１】
このようにメモリ用の容量50をｐｎダイオードにより作製すると、n-MOSトランジスタのドレインがそのまま容量として利用できるので、画素の構造を単純化し、画素面積を小さくすることが出来るようになる。
【０２０２】
また、光電変換部以外の部分を遮光用の金属膜111で覆うことにより、回路の部分で余計な光電荷が発生して偽の信号を出力したり、容量50が放電するのを避けることが出来る。
【０２０３】
【発明の効果】
以上のように、本発明の請求項１に係わる受光素子回路は、光を吸収し、制御電圧に応じた光電流を正または負の出力信号として外部に取り出す受光素子と、前記出力信号を制御するミラー回路からなる差動増幅器とを備えた受光素子回路であって、前記ミラー回路内の正出力用端子の接続される素子に直列に配設され、前記ミラー回路からの出力に同期して制御される読み出し制御手段とを備えたので、正出力用端子からの入力があるときでも、出力端子から電流を出力するとき以外はミラー回路の入力側に電流が流れないため、消費電力を小さくすることができる。
【０２０４】
また、本発明の請求項２に係わる受光素子回路は、請求項１において、さらに、ミラー回路内の負出力用端子の接続される素子に直列に第２の読み出し制御手段を備えたので、ミラー回路の対称性がよくなり、正負の出力電流の大きさを等しくすることができる。
【０２０５】
また、本発明の請求項３に係わる受光素子回路は、請求項１または２において、差動増幅器が、少なくともソースが基板電位に固定されたｎ−ＭＯＳトランジスタを有した第１のミラー回路と、ソースが電源電位に固定されたｐ−ＭＯＳトランジスタを有した第２及び第３のミラー回路とから構成される多段のミラー回路を備えたので、作製上のばらつきや温度変化によってトランジスタの特性が変化したときに、正負の出力電流の大きさにずれが生じにくくなる。
【０２０６】
また、本発明の請求項４に係わる受光素子回路は、光を吸収し、制御電圧に応じた光電流を正または負の出力信号として外部に取り出す受光素子と、前記出力信号を制御する差動増幅器とを備えた受光素子回路であって、前記受光素子の電位を、前記受光素子に直列に配設されたリセット電位調整手段により調整された電位に設定するリセット手段を備えたので、光が弱い場合でも出力信号が出てくるようなポジ型読み出しにすることが出来る。
【０２０７】
また、本発明の請求項５に係わる受光素子回路は、請求項１乃至４のいずれかにおいて、光を吸収し、制御電圧に応じた光電流を正または負の出力信号として外部に取り出す受光素子と、前記出力信号を制御する差動増幅器とを備えた受光素子回路であって、前記受光素子の電位をリセットするリセット手段のタイミングを調整する手段を備えたので、アレイ構造にした時にリセットのタイミングを列方向にも制御できることになり、同一行内での蓄積時間の差を無くすことができ、精度の高い受光素子回路が実現できる。
【０２０８】
また、本発明の請求項６に係わる受光素子回路は、光を吸収し、制御電圧に応じた光電流を正または負の出力信号として外部に取り出す受光素子と、前記出力信号を制御する制御回路とを備えた受光素子回路であって、前記制御回路は外部からの制御信号により制御される複数の出力端子へ複数の出力信号を送出する回路を備えたので、制御回路を簡便な構造にすることができ、画素構造が単純化され、画素の信頼向上が可能となる。
【０２０９】
また、本発明の請求項７に係わる受光素子回路は、請求項１乃至６のいずれかにおいて、受光素子は、接地電位あるいは電源電位に接続された拡散領域により囲まれた構造であるので、受光素子で発生した余剰電子が画素内の制御回路あるいは隣接画素へ侵入するのを防止でき、画素の信頼性が向上する。
【０２１０】
また、本発明の請求項８に係わる受光素子回路は、請求項１乃至６のいずれかにおいて、受光素子は、複数のコンタクトホールを有し、該コンタクトホール間は互いに接続されるので、受光素子の電位のばらつきが防止でき、受光素子回路の信頼性が向上する。
【０２１１】
また、本発明の請求項９に係わる受光素子回路は、請求項１乃至６のいずれかにおいて、受光素子の電位をリセットするリセット手段と並列に、前記受光素子に蓄積される過剰電子除去手段を備えたので、受光素子で発生した余剰電子を周辺回路や他の画素に侵入しないように電源電位に誘導できる。
【０２１２】
また、本発明の請求項１０に係わる受光素子回路は、請求項１乃至６のいずれかにおいて、受光素子の電位をリセットするリセット手段に接続される電源電位と、制御回路に接続される電源電位とを独立させたので、出力電流に依存した電位降下が電源ラインに生じても、受光素子のリセットは十分行うことができる。
【０２１３】
また、本発明の請求項１１に係わる受光素子回路は、請求項１乃至１０のいずれかにおいて、制御回路は絶縁膜を介して金属膜で遮蔽されるので、受光部以外で発生した光電荷によるノイズを回避できる。
【０２１４】
本発明の請求項１２に係わる受光素子回路アレイは、請求項１乃至３のいずれかに記載の受光素子回路を２次元アレイ状に配置し、水平方向に配列する前記各受光素子回路のリセット手段に接続される接続端子と、正出力用端子と、負出力用端子とを１行毎に共有させて垂直走査差回路に接続し、垂直方向に配列する前記各受光素子回路の読み出し制御手段に接続される読み出し制御用端子を１列毎に共有させて水平走査回路に接続し、垂直方向に配列する前記各受光素子回路の出力端子を１列毎に共有させ、前記水平走査回路により制御されるトランスミッションゲートを介してアレイ出力端子に接続したので、照射された一次元または二次元の光パターンを同時に、並列に、かつ縦方向の画素間演算を行いながら取り出す際に、各列でトランスミッションゲートが開いているとき以外はミラー回路の入力側に電流が流れないため、消費電力を小さくすることが出来る。
【０２１５】
また、本発明の請求項１３に係わる受光素子回路アレイは、光を吸収し、制御電圧に応じた光電流を正又は負の出力信号として外部に取り出す受光素子と、前記出力信号を制御する制御回路と、前記光吸収の量に応じて受光素子に発生した電位を格納する手段とを備えた受光素子回路を２次元アレイ状に配置し、水平方向に配列する前記各受光素子回路のリセット手段に接続される接続端子と、正出力用端子と、負出力用端子と、受光素子に発生した電位を格納する手段に接続されるメモリ制御用端子とを１行毎に共有させて垂直走査差回路に接続し、垂直方向に配列する前記各受光素子回路の出力端子を１列毎に共有させ、水平走査回路により制御されるトランスミッションゲートを介してアレイ出力端子に接続したので、フレーム間での光量の時間変化の出力や、固定パターンノイズの少ない出力が可能となり、また、電子シャッター的動作も実現できる。
【０２１６】
また、本発明の請求項１４に係わる受光素子回路アレイは、請求項６に記載の受光素子回路を２次元アレイ状に配置し、水平方向に配列する前記各受光素子回路のリセット手段に接続される接続端子と、正出力用端子と、負出力用端子とを１行毎に共有させて垂直走査差回路に接続し、垂直方向に配列する前記各受光素子回路の複数の出力端子をそれぞれ１列毎に共有させ、該共有された出力端子からなる複数の出力端子ラインを１列毎に、水平走査回路によって制御される相殺回路を介してアレイ出力端子に接続したので、出力電流の反転回路を画素の外に設けることにより、画素（受光素子）の構造を単純化し、画素面積を小さくすることが可能となる。
【０２１７】
また、本発明の請求項１５に係わる受光素子回路アレイは、請求項１４において、受光素子回路に光吸収の量に応じて受光素子に発生した電位を格納する手段を備え、前記受光素子に発生した電位を格納する手段に接続されるメモリ制御用端子とを１行毎に共有させて垂直走査差回路に接続したので、出力電流の反転回路を画素の外に設けることにより、画素（受光素子）の構造を単純化し、画素面積を小さくするとともに、アレイがメモリ機能を有してフレーム間での光量の時間変化を出力することができる。
【０２１８】
また、本発明の請求項１６に係わる受光素子回路アレイは、請求項１４または１５において、相殺回路は、ソースが電源電位に固定されたｐ−ＭＯＳトランジスタを有し、垂直方向に配列する受光素子回路の複数の出力端子ラインを入力し、読み出しが水平走査回路により制御されるミラー回路と、該ミラー回路からの出力側に接続され、水平走査回路により制御されるトランスミッションゲートとを備えたので、出力端子から電流を流すとき以外はミラー回路の入力側に電流が流れないようにできるため、消費電力を小さくすることが出来る。
【０２１９】
また、本発明の請求項１７に係わる受光素子回路アレイは、請求項１４または１５において、相殺回路は、ソースが基板電位に固定されたｎ−ＭＯＳトランジスタを有した第１のミラー回路と、ソースが電源電位に固定されたｐ−ＭＯＳトランジスタを有した第２及び第３のミラー回路とから構成され、垂直方向に配列する受光素子回路の複数の出力端子ラインを入力し、読み出しが水平走査回路により制御される多段のミラー回路と、該ミラー回路からの出力側に接続され、水平走査回路により制御されるトランスミッションゲートとを備えたので、相殺回路において、作製上のばらつきや温度変化によってトランジスタの特性が変化したときに、正負の出力電流の大きさにずれが生じにくくなる。
【０２２０】
また、本発明の請求項１８に係わる受光素子回路アレイは、請求項１４または１５において、相殺回路は、ソースが基板電位に固定されたｎ−ＭＯＳトランジスタを有し、垂直方向に配列する受光素子回路の複数の出力端子ラインを入力し、読み出しが水平走査回路により制御されるミラー回路と、該ミラー回路からの出力側に接続され、水平走査回路により制御されるトランスミッションゲートとを備えたので、出力端子から電流を流すとき以外はミラー回路の入力側に電流が流れないようにできるため、消費電力を小さくすることが出来る。
【０２２１】
また、本発明の請求項１９に係わる受光素子回路アレイは、請求項１４または１５において、相殺回路の入力側に、受光素子回路を予めチャージするためのプリチャージラインを設けたので、相殺読み出し回路自身では配線の充電をしなくて良く、また予め画素アレイ中の配線の電位を安定させて駆動することができるため、高速の読み出しが出来るようになる。
【０２２２】
また、本発明の請求項２０に係わる受光素子回路アレイは、請求項１９において、プリチャージラインと読み出しの接続のタイミングを調整する手段をさらに設けたので、隣り合う２列に同時にアクセスすることができるようになる。
【０２２３】
また、本発明の請求項２１に係わる受光素子回路アレイは、請求項１３乃至１５のいずれかにおいて、水平走査回路を複数配置したので、照射された一次元または二次元の光パターンを同時に、並列に、かつ横方向の画素間演算を行いながら取り出すことが出来る。
【０２２４】
また、本発明の請求項２２に係わる受光素子回路アレイは、請求項１２乃至１５のいずれかにおいて、出力がアレイ出力端子に接続される受光素子の電位の補正回路を設けたので、読み出しがポジ型とすることができ、受光素子回路アレイの精度が向上する。
【０２２５】
また、本発明の請求項２３に係わる受光素子回路アレイは、請求項１２乃至１５のいずれかにおいて、アレイ出力端子に電流電圧変換回路を設けたので、アレイからの出力を電流ではなく電圧とすることができる。そのため、後段で出力電流を電圧に変換する必要が無くなり、データの扱いが容易になる。すなわち、後段での信号処理が容易となる信号を出力することが可能となる。
【０２２６】
また、本発明の請求項２４に係わる受光素子回路アレイは、請求項２３において、さらにアナログ電圧をデジタル値に変換する回路を備えたので、アレイからの出力をアナログ電圧ではなくデジタル値とすることができるため、後段でデジタルに変換する必要が無くなり、データの扱いが容易になる。
【０２２７】
また、本発明の請求項２５に係わる受光素子回路アレイは、請求項１２乃至１５のいずれかにおいて、受光素子回路アレイは、電源電位または接地電位に接続された拡散領域で囲まれたので、画素アレイ内の受光素子の接地側の電位を確実に接地電位に固定することができる。また、画素アレイ内の受光素子に強い光が当たった場合にあふれ出た余剰電子を、画素アレイ外にあふれさせる前に、電位を電源にとった拡散領域に吸収させることができる。さらに、画素アレイ外の回路で発生したノイズの受光素子アレイ内への侵入も防ぐことができる。
【０２２８】
また、本発明の請求項２６に係わる受光素子回路アレイは、請求項１２乃至１５のいずれかにおいて、受光素子回路の受光素子をリセットする手段がｎ−ＭＯＳトランジスタから構成され、前記ｎ−ＭＯＳトランジスタを制御し、垂直走査回路から送出されるパルス信号の電位が前記ｎ−ＭＯＳトランジスタしきい値電圧により規定されるので、垂直走査回路からのアクセスが無い、蓄積時間中の状態では、閾値電圧の１〜３倍の電圧をゲートに印加してオーバーフローした電子を吸収できるようにし、光電変換素子３をリセット動作させるときには電源電位と閾値の和以上の電圧をゲートに印加することにより、光電変換素子３を確実に電源電位までリセットする。
【図面の簡単な説明】
【図１】  本発明の実施の形態１による受光素子回路の構成図である。
【図２】  本発明の実施の形態１による別の受光素子回路の構成図である。
【図３】  本発明の実施の形態２による受光素子回路の構成図である。
【図４】  本発明の実施の形態３による受光素子回路の構成図である。
【図５】  本発明の実施の形態３による別の受光素子回路の構成図である。
【図６】  本発明の実施の形態３による別の受光素子回路の構成図である。
【図７】  本発明の実施の形態４による受光素子回路の構成図である。
【図８】  実施の形態１乃至３による受光素子回路の光照射時間（蓄積時間）と出力電流の関係を説明する図である。
【図９】  本発明の実施の形態４による受光素子回路の光照射時間（光量）と出力電流の関係（出力特性）を説明する図である。
【図１０】  本発明の実施の形態４による別の受光素子回路の構成図である。
【図１１】  本発明の実施の形態４による別の受光素子回路の構成図である。
【図１２】  本発明の実施の形態４による別の受光素子回路の構成図である。
【図１３】  本発明の実施の形態５による受光素子回路アレイの構成図である。
【図１４】  本発明の実施の形態６による受光素子回路の構成を示したブロック図である。
【図１５】  本発明の実施の形態６による受光素子回路アレイの構成図である。
【図１６】  本発明の実施の形態７による受光素子回路の構成を示したブロック図である。
【図１７】  本発明の実施の形態７による受光素子回路の構成図で、図１６の具体例を示した図である。
【図１８】  本発明の実施の形態８による受光素子回路の構成図である。
【図１９】  本発明の実施の形態９による受光素子回路アレイの構成図である。
【図２０】  本発明の実施の形態１０による受光素子回路の構成を示したブロック図である。
【図２１】  本発明の実施の形態１０による受光素子回路の構成図で、図２０の具体例を示した図である。
【図２２】  本発明の実施の形態１１による受光素子回路アレイの構成図である。
【図２３】  本発明の実施の形態１２による受光素子回路アレイに用いられる相殺回路の構成図である。
【図２４】  本発明の実施の形態１３による受光素子回路アレイに用いられる相殺回路の構成図である。
【図２５】  本発明の実施の形態１４による受光素子回路アレイに用いられる相殺回路の構成図である。
【図２６】  本発明の実施の形態１５による受光素子回路アレイの一部概略構成図である。
【図２７】  本発明の実施の形態１６による受光素子回路アレイの一部概略構成図である。
【図２８】  図２７中相殺回路の具体的構成を示した図である。
【図２９】  図２７中相殺回路の別の具体的構成を示した図である。
【図３０】  本発明の実施の形態１７による受光素子回路アレイの構成図である。
【図３１】  本発明の実施の形態１８による受光素子回路アレイの構成図である。
【図３２】  本発明の実施の形態１９による受光素子回路アレイの一部概略構成図である。
【図３３】  本発明の実施の形態２０による受光素子回路アレイの一部概略構成図である。
【図３４】  本発明の実施の形態２１による受光素子回路アレイの一部概略構成図である。
【図３５】  本発明の実施の形態２３による受光素子回路の構成を示したブロック図である。
【図３６】  本発明の実施の形態２３による具体的受光素子のレイアウトを示した平面及び断面図である。
【図３７】  本発明の実施の形態２４による具体的受光素子のレイアウトを示した平面図である。
【図３８】  本発明の実施の形態２５による具体的受光素子回路アレイのレイアウトを示した平面図である。
【図３９】  本発明の実施の形態２６による受光素子回路の構成を示したブロック図である。
【図４０】  本発明の実施の形態２７による受光素子回路の構成を示したブロック図である。
【図４１】  本発明の実施の形態２８による受光素子回路の構成を示したブロック図である。
【図４２】  本発明の実施の形態２８による受光素子回路の効果を説明するためのエネルギ図である。
【図４３】  本発明の実施の形態２９による受光素子回路の構成を示したブロック図である。
【図４４】  本発明の実施の形態３０による受光素子回路の構成を示したブロック図である。
【図４５】  本発明の実施の形態３１による受光素子回路の構成を示した断面図である。
【図４６】  従来の受光素子回路の構成を示した図である。
【図４７】  従来の受光素子回路アレイの構成を示した図である。
【図４８】  従来の受光素子回路アレイ及び周辺回路の構成を示した図である。
【図４９】  従来の別の受光素子回路の構成を示した図である。
【符号の説明】
１  電源ライン、  ２  光電変換素子のリセット用MOSトランジスタ、  ３  光電変換素子、  ４  差動増幅器のバイアス電流用n-MOSトランジスタ、  ５  負出力用n-MOSトランジスタ、  ６  正出力用n-MOSトランジスタ、  ７  カレントミラー回路の入力側p-MOSトランジスタ、  ８  カレントミラー回路の出力側p-MOSトランジスタ、  ９  正出力側の読み出し制御用MOSトランジスタ、  10  負出力側の読み出し制御用MOSトランジスタ、  11  接地ライン、  12  基板コンタクト、  13  リセット端子、  14  負出力用端子、  15  正出力用端子、  16、16ａ  読み出し制御用端子、  17  画素の出力端子、  18  カレントミラー回路１の入力側n-MOSトランジスタ、  19  カレントミラー回路１の出力側n-MOSトランジスタ、  20  カレントミラー回路２の入力側n-MOSトランジスタ、  21  カレントミラー回路２の出力側n-MOSトランジスタ、  22  カレントミラー回路３の入力側n-MOSトランジスタ、  23  カレントミラー回路３の出力側n-MOSトランジスタ、  24  差動増幅器のバイアス電流用p-MOSトランジスタ、  25  負出力用p-MOSトランジスタ、  26  正出力用p-MOSトランジスタ、  27  カレントミラー回路の入力側n-MOSトランジスタ、  28  カレントミラー回路の出力側n-MOSトランジスタ、  29  負出力用端子、  30  正出力用端子、  31  光電変換素子のリセット電位を調整するためのダイオード接続p-MOSトランジスタ、  32  感度可変受光素子回路による単位画素、  33  垂直走査回路、  34  水平走査回路、  35  画素のリセット用ライン、  36  負出力用ライン、  37  正出力用ライン、  38  出力ライン、  39  読み出し制御用ライン、  40  トランスミッションゲート、  41  アレイの出力端子、  42  光電変換素子の電位を電流に変換する回路、  43  第一の出力回路、  44  第二の出力回路、  45  第一の出力制御端子、  46  第二の出力制御端子、  47  第一の出力端子、  48  第二の出力端子、  49  電位を電流に変換する第一の回路、  50  容量、  51  光電変換素子の電位を容量に接続する回路、  52  メモリ用制御端子、  53  電位を電流に変換する第二の回路、  54  感度可変受光素子回路による単位画素、  55  メモリ用制御ライン、  56  電位を電流に変換する第二の回路、  57、57a  感度可変受光素子回路による単位画素、  58  第一の出力ライン、  59  第二の出力ライン、  60  相殺読み出し回路、  61  光電変換素子の電位を容量に接続するn-MOSトランジスタ、  62  光電変換素子の電位をゲートに導いたn-MOSトランジスタ、  63  容量50の電位をゲートに導いたn-MOSトランジスタ、  64  第一の出力用トランジスタ、  65  第二の出力用トランジスタ、  66  負出力用の入力端子、  67  正出力用の入力端子、  68  トランスミッションゲート、  69  相殺回路からの出力端子、  70  画素アレイ配線プリチャージ用のMOSトランジスタ、  71  プリチャージ用の電源、  72  第一のトランスミッションゲート、  73  第二のトランスミッションゲート、  74  第一の水平走査回路、  75  第二の水平走査回路、  76  第一の出力端子、  77  第二の出力端子、  78  図８における35、36、37、55の制御ライン、  79  第一の相殺読み出し回路、  80  第二の相殺読み出し回路、  81  ゼロ点補正回路、  82  ゼロ点補正回路、  83  ゼロ点補正のイネーブル端子、  84  出力電流を電圧に変換するアンプ、  85  アナログ／デジタル変換回路、  86  参照電圧端子、  87  電圧出力端子、  88  デ���タル出力端子、  89  光電変換素子の電位を電流に変換する回路、  90  出力端子、  91  光電変換素子のｎ型拡散領域、  92  電位を接地にとったｐ型拡散領域、  93  電位を電源にとったｎ型拡散領域、  94  コンタクトホール、  95  アルミ配線、  96  拡散領域9内部のコンタクトホール、  95  アルミ配線、  96  単位画素回路、  97  画素アレイ、  98  画素アレイを垂直に走査する回路、  99  画素アレイを水平に走査する回路、  100  接地に電位をとったｎ型拡散領域、  101  電源に電位をとったｐ型拡散領域、  102  ダイオード接続したp-MOSトランジスタ、  103  光電変換素子の電位を電流に変換するp-MOSトランジスタ、  104  外部からの制御信号により電流を出力する回路、  105  水平走査回路により制御されるスイッチングトランジスタ、  106  ゲートが閾値電圧の１〜３倍の電位に固定されたn-MOSトランジスタ、  107  パルスレベルの変換回路、  108  電源電圧とリセットスイッチの閾値電圧の和以上の電圧を与える電源、  109  リセットスイッチの閾値電圧の１〜３倍の電圧を与える電源、  110  読み出し回路用の電源。
【図１】
0003675984.tif 000002
【図２】
0003675984.tif 000003
【図３】
0003675984.tif 000004
【図４】
0003675984.tif 000005
【図５】
0003675984.tif 000006
【図６】
0003675984.tif 000007
【図７】
0003675984.tif 000008
【図８】
0003675984.tif 000009
【図９】
0003675984.tif 000010
【図１０】
0003675984.tif 000011
【図１１】
0003675984.tif 000012
【図１２】
0003675984.tif 000013
【図１３】
0003675984.tif 000014
【図１４】
0003675984.tif 000015
【図１５】
0003675984.tif 000016
【図１６】
0003675984.tif 000017
【図１７】
0003675984.tif 000018
【図１８】
0003675984.tif 000019
【図１９】
0003675984.tif 000020
【図２０】
0003675984.tif 000021
【図２１】
0003675984.tif 000022
【図２２】
0003675984.tif 000023
【図２３】
0003675984.tif 000024
【図２４】
0003675984.tif 000025
【図２５】
0003675984.tif 000026
【図２６】
0003675984.tif 000027
【図２７】
0003675984.tif 000028
【図２８】
0003675984.tif 000029
【図２９】
0003675984.tif 000030
【図３０】
0003675984.tif 000031
【図３１】
0003675984.tif 000032
【図３２】
0003675984.tif 000033
【図３３】
0003675984.tif 000034
【図３４】
0003675984.tif 000035
【図３５】
0003675984.tif 000036
【図３６】
0003675984.tif 000037
【図３７】
0003675984.tif 000038
【図３８】
0003675984.tif 000039
【図３９】
0003675984.tif 000040
【図４０】
0003675984.tif 000041
【図４１】
0003675984.tif 000042
【図４２】
0003675984.tif 000043
【図４３】
0003675984.tif 000044
【図４４】
0003675984.tif 000045
【図４５】
0003675984.tif 000046
【図４６】
0003675984.tif 000047
【図４７】
0003675984.tif 000048
【図４８】
0003675984.tif 000049
【図４９】
0003675984.tif 000050