(57)【特許請求の範囲】
【請求項１】
昇圧セルがｎ段（ｎは２以上の整数）直列に接続され、
前記ｎ段の昇圧セルのうち少なくとも最終段の昇圧セルは、
前段からの出力電圧を入力して後段に転送するための電荷転送トランジスタと、
前記電荷転送トランジスタの出力側に一方の電極が接続され、他方の電極に所定の位相を有する第１クロック信号が入力される出力電圧昇圧用容量と、
前記電荷転送トランジスタのゲートに一方の電極が接続され、他方の電極に所定の位相を有する第２クロック信号が入力されるゲート電圧昇圧用容量と、
前記電荷転送トランジスタのゲートをその入力端子に接続するためのスイッチングトランジスタとを有する昇圧回路において、
制御信号を受け、この制御信号に基づいて、少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧を電源電圧よりも絶対値の高い所定リセット電位にリセットするリセット手段を備えた
ことを特徴とする昇圧回路。
【請求項２】
前記制御信号は、少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧が前記電荷転送トランジスタの入力電圧よりも常に所定電圧以上高くなる時に出力され、
この時に前記リセット手段により少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧を所定リセット電位にリセットする
ことを特徴とする請求項１記載の昇圧回路。
【請求項３】
前記制御信号は、少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧が前記電荷転送トランジスタの入力電圧及び出力電圧よりも常に所定電圧以上高くなる時に出力される
ことを特徴とする請求項２記載の昇圧回路。
【請求項４】
前記所定電圧は、前記電荷転送トランジスタのしきい値電圧に等しい電圧である
ことを特徴とする請求項２又は３記載の昇圧回路。
【請求項５】
前記制御信号は、特定のモード遷移時に前記リセット手段に出力され、
この特定のモード遷移時に前記リセット手段により少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧を所定リセット電位にリセットする
ことを特徴とする請求項２、３又は４記載の昇圧回路。
【請求項６】
前記制御信号は、昇圧回路の起動時に前記リセット手段に出力され、
この起動時に前記リセット手段により少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧を所定リセット電位にリセットする
ことを特徴とする請求項２、３又は４記載の昇圧回路。
【請求項７】
前記電荷転送トランジスタのゲート電圧の所定リセット電位は、昇圧動作が正電圧方向に行われる場合には、電源電圧よりも高い電圧値に設定される
ことを特徴とする請求項１記載の昇圧回路。
【請求項８】
前記リセット手段による電荷転送トランジスタのゲート電圧の所定リセット電位へのリセットは、複数段の昇圧セルにおいて行われ、
前記複数段の昇圧セルでの電荷転送トランジスタのゲート電圧の所定リセット電位は、昇圧動作が正電圧方向に行われる場合には、前段の昇圧セルでの所定リセット電位以上の電位に設定されている
ことを特徴とする請求項１又は７記載の昇圧回路。
【請求項９】
前記リセット手段は、
前記制御信号を入力し、この制御信号の振幅を増幅して出力するブースト手段と、
前記ブースト手段の出力を入力して、少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧を、電源電圧を越える所定リセット電位にリセットするリセット回路とを備える
ことを特徴とする請求項７記載の昇圧回路。
【請求項１０】
前記リセット手段は、
前記制御信号に基づいて、少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧を、前記電荷転送トランジスタに入力される電圧と同電位の所定リセット電位にリセットする
ことを特徴とする請求項１記載の昇圧回路。
【請求項１１】
昇圧回路の制御用として元々生成される所定制御信号を入力し、この所定制御信号の遷移を検知して、前記制御信号を設定時間だけ活性化し、この制御信号を前記リセット手段に出力する制御信号生成手段を備えた
ことを特徴とする請求項１、７、８、９又は１０記載の昇圧回路。
【請求項１２】
昇圧セルがｎ段（ｎは２以上の整数）直列に接続され、
前記ｎ段の昇圧セルのうち少なくとも最終段の昇圧セルは、
前段からの出力電圧を入力して後段に転送するための電荷転送トランジスタと、
前記電荷転送トランジスタの出力側に一方の電極が接続され、他方の電極に所定の位相を有する第１クロック信号が入力される出力電圧昇圧用容量と、
前記電荷転送トランジスタのゲートに一方の電極が接続され、他方の電極に所定の位相を有する第２クロック信号が入力されるゲート電圧昇圧用容量と、
前記電荷転送トランジスタのゲートをその入力端子に接続するためのスイッチングトランジスタとを有する昇圧回路において、
前記電荷転送トランジスタのゲート電圧と入力電圧との電圧差が所定電位差よりも大きいとき、前記電荷転送トランジスタのゲート電圧を所定リセット電位にリセットする自動リセット手段を備えた
ことを特徴とする昇圧回路。
【請求項１３】
前記自動リセット手段は、
電荷転送トランジスタのゲートをその入力端子に接続するスイッチ手段と、
前記電荷転送トランジスタのゲート電圧と入力電圧とを比較し、その電圧差が所定電位差よりも大きいとき、前記スイッチ手段を動作させて、前記電荷転送トランジスタのゲートをその入力端子に接続する制御回路とを備える
ことを特徴とする請求項１２記載の昇圧回路。
【請求項１４】
昇圧回路は、昇圧動作を負電圧の方向に行う
ことを特徴とする請求項１、２、３、４、５、６、９、１０、１１、１２又は１３記載の昇圧回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体メモリや半導体集積回路に使用される昇圧回路に関するものである。
【０００２】
【従来の技術】
近年、不揮発性半導体記憶装置、例えばフラッシュＥＥＰＲＯＭでは、書き込み、消去及び読出し時において種々の高電圧を供給する昇圧回路が広く利用されている。この昇圧回路では、特に、低電圧動作及び昇圧効率の点で優れる４相のクロック信号で駆動されるしきい値相殺型の昇圧回路が広く用いられている。
【０００３】
以下、従来の４相クロック駆動のしきい値相殺型昇圧回路を図２１に基づいて説明する。同図は、４基の昇圧セル１a〜１ｄが直列に接続された４段の昇圧回路であって、最終段（４段目）の昇圧セル１ｄの出力側には整流用トランジスタＭｄが接続され、この整流用トランジスタＭｄから出力電圧ＶＰＰが出力される。前記整流用トランジスタＭｄの出力側には、リミッタ回路２及び平滑容量Ｃｏが接続される。前記リミッタ回路２は、読み出し時に使用するブレークダウン電圧が５Ｖの読出し用ツェナーダイオードｄＺ１と、ブレークダウン電圧が１０Ｖの書き込み/消去時に使用する書換え用ツェナーダイオードｄＺ２と、切換スイッチ３とにより構成されており、切換制御信号ＡＣＴＨに基づいて切換スイッチ３を制御して、出力電圧ＶＰＰを１０Ｖ又は５Ｖに切り換える構成である。
【０００４】
前記各昇圧セル１a〜１ｄは、図２２に示すように、各々、位相の異なる２つの昇圧クロック信号（ＣＬＫ１とＣＬＫ３、又はＣＬＫ２とＣＬＫ４）により駆動される構成となっている。これらのクロック信号ＣＬＫ１〜ＣＬＫ４は所定の“Ｈ”及び“Ｌ”の期間と周期を持つ方形波である。前記各昇圧セル１a〜１ｄは互いに同一構成であり、その構成は特許文献１に開示される。最終段の昇圧セル１ｄの内部構成を図２３に例示する。同図において、昇圧セル１ｄは、Ｎチャネル型の電荷転送トランジスタＭ１と、Ｎチャネル型のスイッチングトランジスタＭ２と、２つの昇圧容量Ｃ１、Ｃ２から構成されており、クロック端子ＣＬＫＳにクロック信号ＣＬＫ４を受け、他のクロック端子ＣＬＫＭにクロック信号ＣＬＫ２の反転信号ＮＣＬＫ２を受け、入力端子ＶＩＮに前段の昇圧回路１ｃからの昇圧電圧を受け、出力端子ＶＯから昇圧電圧を整流用トランジスタＭｄに出力する。
【０００５】
以上のように構成された従来の昇圧回路について、以下、その動作を説明する。図２１に示した昇圧回路は、１段目の昇圧セル１ａの昇圧容量Ｃ１から、２段目、３段目、４段目と順に昇圧容量Ｃ１に電荷を蓄積して、任意の高電圧を得るものである。例えば３段目の昇圧セル１ｃの昇圧容量Ｃ１からその昇圧動作後の電圧を４段目の昇圧セル１ｄの昇圧容量Ｃ１に転送する際に、４段目の昇圧セル１ｄでは、図２２のタイミングＴ６において、昇圧容量Ｃ２に入力される昇圧クロック信号ＣＬＫ４を接地電位から電源電位に変化させることにより、電荷転送トランジスタＭ１のゲート電圧を十分に高くして、３段目から転送された昇圧電圧が電荷転送トランジスタＭ１を経て昇圧容量Ｃ１に転送される際の電圧降下を抑制する構成である。その後、昇圧容量Ｃ１に転送された昇圧電圧は、クロック端子ＣＬＫＭに入力される反転クロック信号ＮＣＬＫ２をタイミングＴ８において接地電位から電源電位に（クロック信号ＣＬＫ２を電源電位から接地電位に）変化させることにより、更に昇圧される。この昇圧動作を１段目〜４段目まで順次繰り返すことにより、電源電圧ＶＣＣよりも高い昇圧電圧を発生させることができる。４段目の昇圧セル１ｄでは、次周期のタイミングＴ８において、４段目の昇圧セル１ｄのクロック端子ＣＬＫＭに入力される反転クロック信号ＮＣＬＫ２が接地電位から電源電位に（クロック信号ＣＬＫ２が電源電位から接地電位に）変化することにより、スイッチングトランジスタＭ２はそのゲート- ソース間電圧Ｖｇｓがしきい値電圧Ｖｔｈを越えて導通状態となるので、電荷転送トランジスタＭ１のゲートの電荷が入力端子ＶＩＮに引き抜かれ、そのゲート電圧を下げる。
【０００６】
リミッタ回路２は、切換制御信号ＡＣＴＨに応じて、出力電圧ＶＰＰを所定の電圧に切換えて使用することができる。具体的には、高電圧を必要とする書換え時には、切換制御信号ＡＣＴＨを活性化することにより、昇圧回路の出力端子に書換え用ツェナーダイオードｄＺ２を接続して、出力電圧ＶＰＰを１０Ｖにクランプし、一方、低い昇圧電圧が必要な読出し時には、切換制御信号ＡＣＴＨを非活性化することにより、昇圧回路の出力端子に読出し用ツェナーダイオードｄＺ１を接続して、出力電圧ＶＰＰを５Ｖにクランプする。このように、動作モードに応じて、昇圧回路の出力電圧ＶＰＰは切換えて使用される。
【０００７】
【特許文献１】
特開２００１−２６８８９３号公報
【０００８】
【発明が解決しようとする課題】
しかしながら、今後、電源の低電圧化が進行すると、出力される昇圧電圧が高電圧から低電圧に急激に切換わる場合、例えばデータの書換えモードから読出しモードへの遷移時や、書換えモードからプログラムベリファイモードへの遷移時のような特定のモード遷移時の場合、更には電源の瞬間停止時の場合には、前記従来の昇圧回路では、次の欠点があることが判った。
【０００９】
すなわち、前記のような特定のモード遷移時や電源の瞬間停止時には、図２４に示すように、４段目の昇圧セル１ｄ内のＯＮ状態の電荷転送トランジスタＭ１では、昇圧電圧が低電圧に切換わるために、ソース電圧Ｖｓが急激に低下し、これに伴いそのドレイン電圧Ｖｄも急激に低下して、そのソース電圧Ｖｓとドレイン電圧Ｖｄとがほぼ同電位になり、スイッチングトランジスタＭ２のゲート電圧Ｖｇとそのソース電圧Ｖｓ（即ち、電荷転送トランジスタＭ１のドレイン電圧Ｖｄ）とが同電位になる。その結果、スイッチングトランジスタＭ２はカットオフし、電荷転送トランジスタＭ１のゲートには高電圧が残存することになる。
【００１０】
ここで、電源が高電圧である場合、つまり、昇圧クロックＣＬＫ１〜ＣＬＫ４の振幅が大きい場合には、４段目の昇圧セル１ｄの端子ＣＬＫＭに昇圧クロックＣＬＫ２の反転クロックＮＣＬＫ２が入力されると、この反転クロックＮＣＬＫ２のＨレベルによりスイッチングトランジスタＭ２のゲート電圧Ｖｇが十分に高くなり、そのゲート- ソース間電圧Ｖｇｓがしきい値電圧を越えて、スイッチングトランジスタＭ２がＯＮする。その結果、電荷転送トランジスタＭ１のゲートの電荷は放出されて、高電圧が残存したままになることはない。
【００１１】
これに対し、電源が低電圧である場合には、昇圧クロックＣＬＫ１〜ＣＬＫ４の振幅が小さく、このため、昇圧クロックＣＬＫ２の反転クロックＮＣＬＫ２が入力されても、その反転クロックＮＣＬＫ２のＨレベルによってはスイッチングトランジスタＭ２のゲート電圧Ｖｇは十分に高められず、そのゲート- ソース間電圧Ｖｇｓはしきい値電圧Ｖｔを越えない場合がある。この場合には、スイッチングトランジスタＭ２は、昇圧クロック信号ＣＬＫ２、ＣＬＫ４の変化に拘わらず、常にカットオフ状態になって、電荷転送トランジスタＭ１は、そのゲートに高電圧が残存したままとなる。その結果、電荷転送トランジスタＭ１のゲート- ソース間電圧Ｖｇｓは常にしきい値電圧Ｖｔ（=０．５１Ｖ）よりも大きくなって、常に導通状態になるため、所望の昇圧動作が行われなくなって、昇圧回路の電流供給能力が低下し、昇圧電圧ＶＰＰが低下して、この昇圧電圧の供給先の回路の正常動作を良好に確保することができない場合が生じる。
【００１２】
このように、前記従来の構成では、電源の低電圧化により昇圧クロック信号ＣＬＫ１〜ＣＬＫ４の振幅が小さくなると、前記のような特定モードの遷移後や、電源の瞬間停止後の再起動時には、正常な昇圧動作が行われず、昇圧回路の電流供給能力が低下する場合があるという問題がある。
【００１３】
本発明は前記従来の問題点を解決するものであり、その目的は、低電圧の電源を使用した場合に、高い昇圧電圧を出力するモードから低い昇圧電圧を出力するモードに遷移した際や、電源の瞬間停止後の再起動時等であっても、電荷転送トランジスタのＯＮ、ＯＦＦを所期通りに確保して、安定した昇圧動作を行うことができる高い信頼性の昇圧回路を提供することにある。
【００１４】
【課題を解決するための手段】
前記目的を達成するために、本発明では、電荷転送トランジスタのゲート電圧を強制的に電源電圧よりも絶対値の高い所定リセット電位にリセットすることとする。
【００１５】
すなわち、請求項１記載の発明の昇圧回路は、昇圧セルがｎ段（ｎは２以上の整数）直列に接続され、前記ｎ段の昇圧セルのうち少なくとも最終段の昇圧セルは、前段からの出力電圧を入力して後段に転送するための電荷転送トランジスタと、前記電荷転送トランジスタの出力側に一方の電極が接続され、他方の電極に所定の位相を有する第１クロック信号が入力される出力電圧昇圧用容量と、前記電荷転送トランジスタのゲートに一方の電極が接続され、他方の電極に所定の位相を有する第２クロック信号が入力されるゲート電圧昇圧用容量と、前記電荷転送トランジスタのゲートをその入力端子に接続するためのスイッチングトランジスタとを有する昇圧回路において、制御信号を受け、この制御信号に基づいて、少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧を電源電圧よりも絶対値の高い所定リセット電位にリセットするリセット手段を備えたことを特徴とする。
【００１６】
請求項２記載の発明は、前記請求項１記載の昇圧回路において、前記制御信号は、少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧が前記電荷転送トランジスタの入力電圧よりも常に所定電圧以上高くなる時に出力され、この時に前記リセット手段により少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧を所定リセット電位にリセットすることを特徴とする。
【００１７】
請求項３記載の発明は、前記請求項２記載の昇圧回路において、前記制御信号は、少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧が前記電荷転送トランジスタの入力電圧及び出力電圧よりも常に所定電圧以上高くなる時に出力されることを特徴とする。
【００１８】
請求項４記載の発明は、前記請求項２又は３記載の昇圧回路において、前記所定電圧は、前記電荷転送トランジスタのしきい値電圧に等しい電圧であることを特徴とする。
【００１９】
請求項５記載の発明は、前記請求項２、３又は４記載の昇圧回路において、前記制御信号は、特定のモード遷移時に前記リセット手段に出力され、この特定のモード遷移時に前記リセット手段により少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧を所定リセット電位にリセットすることを特徴とする。
【００２０】
請求項６記載の発明は、前記請求項２、３又は４記載の昇圧回路において、前記制御信号は、昇圧回路の起動時に前記リセット手段に出力され、この起動時に前記リセット手段により少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧を所定リセット電位にリセットすることを特徴とする。
【００２１】
請求項７記載の発明は、前記請求項１記載の昇圧回路において、前記電荷転送トランジスタのゲート電圧の所定リセット電位は、昇圧動作が正電圧方向に行われる場合には、電源電圧よりも高い電圧値に設定されることを特徴とする。
【００２２】
請求項８記載の発明は、前記請求項１又は７記載の昇圧回路において、前記リセット手段による電荷転送トランジスタのゲート電圧の所定リセット電位へのリセットは、複数段の昇圧セルにおいて行われ、前記複数段の昇圧セルでの電荷転送トランジスタのゲート電圧の所定リセット電位は、昇圧動作が正電圧方向に行われる場合には、前段の昇圧セルでの所定リセット電位以上の電位に設定されていることを特徴としている。
【００２３】
請求項９記載の発明は、前記請求項７記載の昇圧回路において、前記リセット手段は、前記制御信号を入力し、この制御信号の振幅を増幅して出力するブースト手段と、前記ブースト手段の出力を入力して、少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧を、電源電圧を越える所定リセット電位にリセットするリセット回路とを備えることを特徴とする。
【００２４】
請求項１０記載の発明は、前記請求項１記載の昇圧回路において、前記リセット手段は、前記制御信号に基づいて、少なくとも最終段の昇圧セルの電荷転送トランジスタのゲート電圧を、前記電荷転送トランジスタに入力される電圧と同電位の所定リセット電位にリセットすることを特徴とする。
【００２５】
請求項１１記載の発明は、前記請求項１、７、８、９又は１０記載の昇圧回路において、昇圧回路の制御用として元々生成される所定制御信号を入力し、この所定制御信号の遷移を検知して、前記制御信号を設定時間だけ活性化し、この制御信号を前記リセット手段に出力する制御信号生成手段を備えたことを特徴とする。
【００２６】
また、請求項１２記載の発明の昇圧回路は、昇圧セルがｎ段（ｎは２以上の整数）直列に接続され、前記ｎ段の昇圧セルのうち少なくとも最終段の昇圧セルは、前段からの出力電圧を入力して後段に転送するための電荷転送トランジスタと、前記電荷転送トランジスタの出力側に一方の電極が接続され、他方の電極に所定の位相を有する第１クロック信号が入力される出力電圧昇圧用容量と、前記電荷転送トランジスタのゲートに一方の電極が接続され、他方の電極に所定の位相を有する第２クロック信号が入力されるゲート電圧昇圧用容量と、前記電荷転送トランジスタのゲートをその入力端子に接続するためのスイッチングトランジスタとを有する昇圧回路において、前記電荷転送トランジスタのゲート電圧と入力電圧との電圧差が所定電位差よりも大きいとき、前記電荷転送トランジスタのゲート電圧を所定リセット電位にリセットする自動リセット手段を備えたことを特徴とする。
【００２７】
請求項１３記載の発明は、前記請求項１２記載の昇圧回路において、前記自動リセット手段は、電荷転送トランジスタのゲートをその入力端子に接続するスイッチ手段と、前記電荷転送トランジスタのゲート電圧と入力電圧とを比較し、その電圧差が所定電位差よりも大きいとき、前記スイッチ手段を動作させて、前記電荷転送トランジスタのゲートをその入力端子に接続する制御回路とを備えることを特徴とする。
【００２８】
請求項１４記載の発明は、前記請求項１、２、３、４、５、６、９、１０、１１、１２又は１３記載の昇圧回路において、昇圧回路は、昇圧動作を負電圧の方向に行うことを特徴とする。
【００２９】
以上により、請求項１〜請求項６記載の発明では、低電圧の電源を使用した場合において、例えばモード遷移時や電源の瞬間停止時等のように、昇圧回路の出力電圧が高い昇圧電圧から低い昇圧電圧に急に変化した時には、スイッチングトランジスタが常にカットオフ状態となって、電荷転送トランジスタはそのゲート電圧に高電圧が残存し、その電荷転送トランジスタのゲート電圧と入力電圧との電位差が電荷転送トランジスタのしきい値電圧以上高くなり、電荷転送トランジスタは常に導通状態になる懸念があるが、そのモード遷移後や再起動時には、制御信号がリセット手段に出力されて、このリセット手段が前記電荷転送トランジスタのゲート電圧を強制的に電源電圧よりも絶対値の高い所定リセット電位にリセットする。従って、電荷転送トランジスタが常に導通状態になる不具合が防止されて、モードの遷移後や再起動時にも正常な昇圧動作が確保されるので、安定した電流供給能力が発揮されて、高い信頼性の昇圧回路が実現されることになる。
【００３０】
また、請求項７記載の発明では、特に、正電圧を昇圧する正昇圧回路において、電荷転送トランジスタのゲート電圧のリセット電位が正電源電圧よりも高い正電圧に設定されるので、リセット動作による正昇圧電荷の浪費を抑えることができて、昇圧動作の定常状態に至るまでの時間を短縮できるので、低消費電力化及び電圧安定までの待ち時間の短縮が図られる。
【００３１】
更に、請求項８記載の発明では、特に、電荷転送トランジスタのゲート電圧のリセット電位が、後段の昇圧セルほど、前段の昇圧セルのリセット電位以上の電位に設定されているので、リセット動作による昇圧電荷の浪費を更に抑制できると共に、昇圧動作の定常状態に至るまでの時間を更に短縮でき、更なる低消費電力化及び電圧安定までの待ち時間の短縮が可能である。
【００３２】
加えて、請求項９記載の発明では、特に、電荷転送トランジスタのゲート電圧のリセット電位が電源電位以上の電圧であるので、リセット動作時に電荷転送トランジスタのゲートに残存する電荷が電源端子に戻されて、消費電流が更に低減される。
【００３３】
更に加えて、請求項１０記載の発明では、特に、電荷転送トランジスタのゲート電圧のリセット電位がその電荷転送トランジスタの入力電圧と同電位であるので、リセット動作による昇圧電荷の浪費が最小限に抑えられると共に、昇圧動作の定常状態に至るまでの時間を最も短縮でき、効果的に低消費電力化及び電圧安定までの待ち時間の短縮化が可能である。
【００３４】
また、請求項１１記載の発明では、特に、既存の制御信号を利用して電荷転送トランジスタのゲート電圧のリセット動作が行われるので、そのリセット動作を簡易な回路構成で行うことができる。
【００３５】
更に、請求項１２及び１３記載の発明では、特に、電荷転送トランジスタのゲート電圧と入力電圧との差電圧が所定電位よりも大きくなれば、この時点で自動リセット手段が自動的に動作して、その電荷転送トランジスタのゲート電圧をその入力電圧に自動的にリセットする。従って、昇圧回路のモード遷移時や電源の瞬間停止時などのように出力電圧が高い昇圧電圧から低い昇圧電圧に急激に変化した際であっても、その際に生じ易い電荷転送トランジスタの常時導通状態を確実に防止できると共にリセット動作による昇圧電荷の浪費が抑えられるので、モード遷移後や再起動時にも低消費電力でもって正常な昇圧動作が確保されて、安定した電流供給能力が発揮され、高い信頼性の昇圧回路が実現される。
【００３６】
加えて、請求項１４記載の発明では、特に、昇圧動作が負電圧の方向に行われる場合に、モードの遷移時や電源の瞬間停止時のように出力電圧が深い負昇圧電圧から浅い負昇圧電圧に急激に変化する際であっても、請求項１と同様に、電荷転送トランジスタが常に導通状態になる不具合が防止されて、モードの遷移後や再起動時にも正常な昇圧動作が確保される。
【００３７】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照しながら説明する。
【００３８】
（第１の実施の形態）
図１は本発明の第１の実施の形態のしきい値相殺型昇圧回路の構成を示す図である。同図の昇圧回路は、直列に接続された４段の昇圧セル１１〜１４と、最終段（４段目）の昇圧セル１４の出力側に接続された整流用トランジスタＭｄと、この整流用トランジスタＭｄの出力側に接続されたリミッタ回路２及び平滑容量Ｃｏとを備える。前記リミッタ回路２は、読み出し時に使用するブレークダウン電圧が５Ｖの読出し用ツェナーダイオードｄＺ１と、ブレークダウン電圧が１０Ｖの書き込み/消去時に使用する書換え用ツェナーダイオードｄＺ２と、切換スイッチ３とにより構成される。切換スイッチ３は、切換制御信号ＡＣＴＨに基づいて読出し用ツェナーダイオードｄＺ１側と書換え用ツェナーダイオードｄＺ２側とに切り換わる。前記各昇圧セル１１〜１４は、図２２に示すように、各々、位相の異なる２つの昇圧クロック信号（ＣＬＫ１とＣＬＫ３又はＣＬＫ２とＣＬＫ４）により駆動される。これらのクロック信号ＣＬＫ１〜ＣＬＫ４は所定の“Ｈ”及び“Ｌ”の期間と周期を持つ方形波である。
【００３９】
本実施の形態の特徴の１つは、前記各昇圧セル１１〜１４に設けたリセット端子Ｒにゲート電圧リセット信号ＡＣＴＲが入力される点である。前記各昇圧セル１１〜１４は互いに同一構成である。最終段の昇圧セル１４を図２に例示してその内部構成を説明する。
【００４０】
同図の昇圧セル１４は、Ｎチャネル型の電荷転送トランジスタＭ１と、Ｎチャネル型のスイッチングトランジスタＭ２と、出力電圧昇圧用容量Ｃ１と、ゲート電圧昇圧用容量Ｃ２とを有する。前記電荷転送トランジスタＭ１は、前段の昇圧セル１３の出力電圧を入力して後段（即ち、整流用トランジスタＭｄ）に転送するものである。また、出力電圧昇圧用容量Ｃ１は、その一方の電極が前記電荷転送トランジスタＭ１の出力側（ソース電極）に接続され、他方の電極がクロック端子ＣＬＫＭに接続されて、クロック信号ＣＬＫ２の反転信号（第１クロック信号）ＮＣＬＫ２が入力される。前記ゲート電圧昇圧用容量Ｃ２は、その一方の電極が前記電荷転送トランジスタＭ１のゲート電極に接続され、他方の電極がクロック端子ＣＬＫＳに接続されて、クロック信号（第２クロック信号）ＣＬＫ４が入力される。更に、スイッチングトランジスタＭ２は、前記電荷転送トランジスタＭ１のゲート端子と入力端子（昇圧回路１４の入力端子ＶＩＮに接続されたドレイン端子）とに接続されて、そのＯＮ時に電荷転送トランジスタＭ１のゲート電圧と入力端子の電圧とを同電位にする役目を果たす。最終段の昇圧セル１４は、既述の通り、クロック端子ＣＬＫＳにクロック信号ＣＬＫ４を受け、他のクロック端子ＣＬＫＭにクロック信号ＣＬＫ２の反転信号ＮＣＬＫ２を受けると共に、入力端子ＶＩＮに前段の昇圧回路１３からの昇圧電圧を受け、出力端子ＶＯから昇圧電圧を整流用トランジスタＭｄに出力する。以上の構成は図２３に示した従来の昇圧セルの構成と同様である。
【００４１】
本実施の形態の昇圧セル１１〜１４の特徴点は、図２に示した最終段の昇圧セル１４の内部構成に例示するように、電圧リセット回路（リセット手段）４を有する点である。この電圧リセット回路４は、その入力端子ＶＩＮＲに昇圧セル１４のリセット端子Ｒが接続され、出力端子ＶＯＲは前記電荷転送トランジスタＭ１とゲート電圧昇圧用容量Ｃ２との間に接続される。
【００４２】
前記電圧リセット回路４の内部構成の一例を図３に示す。同図の電圧リセット回路４は、１つのＮチャネル型ＭＯＳトランジスタＭ３により構成され、このトランジスタＭ３のソース端子は接地（電位Ｖｓｓ）され、ドレイン端子は出力端子ＶＯＲに接続され、ゲート端子には入力端子ＶＩＮＲを介してゲート電圧リセット信号ＡＣＴＲが入力される。このゲート電圧リセット信号（制御信号）ＡＣＴＲは、電荷転送トランジスタＭ１のゲート電圧、入力電圧及び出力電圧の相互関係において、ゲート電圧が入力電圧よりも常に所定電圧（例えば、電荷転送トランジスタＭ１のしきい値電圧）以上高くなって導通する時、又はゲート電圧が入力電圧及び出力電圧よりも常に前記所定電圧以上高くなって導通する時、例えば、データの書換えモードから読出しモードへの遷移時や、書換えモードからプログラムベリファイモードへの遷移時のようなモード遷移時（以下、特定モード遷移時という）や、電源の瞬間停止後の再起動時に、活性化され、出力される。従って、電圧リセット回路４では、前記特定のモード遷移時や再起動時にゲート電圧リセット信号ＡＣＴＲが出力されると、トランジスタＭ３が導通状態となって、電荷転送トランジスタＭ１のゲート電極に存在する電荷を強制的に接地に引き抜いて、電荷転送トランジスタＭ１のゲート電位Ｖｇを接地電位Ｖｓｓに等しい所定リセット電位にリセットする。
【００４３】
尚、本実施の形態では、各昇圧セル１１〜１４の電荷転送トランジスタＭ１及びスイッチングトランジスタＭ２は、その各基板をドレインに接続しているが、各基板を接地端子と接続してもよい。また、昇圧セル１１〜１４を構成する電荷転送トランジスタＭ１、スイッチングトランジスタＭ２及び昇圧容量Ｃ１、Ｃ２のサイズは、各昇圧セル１１〜１４間で一致している必要はない。
【００４４】
以上のように構成された本実施の形態の昇圧回路について、以下、その動作を図４に基づいて説明する。
【００４５】
図４において、切換制御信号ＡＣＴＨが“Ｈ”から“Ｌ”に変化して、例えば高電圧を出力する書換え動作モードから低い昇圧電圧を出力する読み出し動作モードに急激に遷移した場合には、４段目の昇圧セル１４を構成する電荷転送トランジスタＭ１のソース電圧Ｖｓ及びドレイン電圧Ｖｄが急激に低下して、ほぼ同電位になる。このため、スイッチングトランジスタＭ２が昇圧クロック信号ＣＬＫ２、ＣＬＫ４の変化に拘わらず常にカットオフ状態になって、電荷転送トランジスタＭ１のゲート電圧Ｖｇには高電圧が残存したままとなる場合がある。
【００４６】
しかし、この時、ゲート電圧リセット信号ＡＣＴＲが、非活性状態（“Ｌ”）から、設定時間（例えば１０ｎｓ）のみ、活性状態（“Ｈ”）にされる。これにより、その設定時間（１０ｎｓ）の間では、電圧リセット回路４を構成するＮＭＯＳトランジスタＭ３のゲート- ソース間電圧（＝電源電圧Ｖcc（例えばＶｃｃ=２．５Ｖ））がＮＭＯＳトランジスタのしきい値電圧Ｖｔ（例えば０．５１Ｖ）を超えて、ＮＭＯＳトランジスタＭ３が導通し、各昇圧セル１１〜１４の電荷転送トランジスタＭ１のゲート電圧Ｖｇが強制的に接地電位Ｖｓｓにリセットされて、電荷転送トランジスタＭ１が常時導通状態となることが防止される。
【００４７】
リセット動作の終了後、ゲート電圧リセット信号ＡＣＴＲが活性状態（“Ｈ”）から非活性状態（“Ｌ”）にされる。これにより、ＮＭＯＳトランジスタＭ３が非導通状態となり、以後、モード遷移後の読み出しモード時において、電荷転送トランジスタＭ１のゲート電圧が徐々に昇圧されても、昇圧電荷を損失することなく、正常な昇圧動作が行なわれる。
【００４８】
以上のように、本実施の形態では、特定のモード遷移時や電源の瞬間停止後の再起動時などのように、昇圧電圧が高電圧から低電圧に急激に変化した場合には、電荷転送トランジスタＭ１のゲート電位を電圧リセット回路４により強制的に接地電位Ｖｓｓにリセットしたので、電荷転送トランジスタＭ１が常に導通状態になる昇圧動作不具合を防止でき、特定のモード遷移後や起動後も安定した電流供給能力を発揮でき、信頼性の高い昇圧回路を実現できる。
【００４９】
尚、本実施の形態では、全ての昇圧セル１１〜１４に対して電圧リセット回路４を設けて、各段の電荷転送トランジスタＭ１のゲート電位Ｖｇを接地電位Ｖｓｓにリセットしたが、必要に応じて、最終段を含む一部の昇圧セルに対してのみ電荷転送トランジスタＭ１のゲート電圧Ｖｇをリセットする構成を採用しても良い。この場合には、同時に引き抜く昇圧電荷量が低減されて、昇圧電荷の浪費を低減できるので、低消費電力化が可能となる。更に、電圧リセット回路４が少なくなるので、小面積化が可能となる。
【００５０】
尚、本実施の形態では、電圧リセット回路４を各昇圧セル１１〜１４内に配置したが、昇圧セル外に配置しても良いのは勿論である。
【００５１】
（第２の実施の形態）
図５は本発明の第２の実施の形態の昇圧回路の各昇圧セルに備える電圧リセット回路の構成を示す図である。本実施の形態の昇圧回路の全体構成は図１と、昇圧回路に備える各段の昇圧セルの内部構成は図２と各々同一であるので、その図示及び説明は省略する。
【００５２】
本実施の形態の特徴は、各昇圧セル１１〜１４の電荷転送トランジスタＭ１のゲート電圧のリセット電位を電源電圧よりも高い電圧値に設定した点にある。電圧リセット回路４’は、図５に示すように、入力端子ＶＩＮＲにゲート端子が接続されてゲート電圧リセット信号ＡＣＴＲを受けるＮＭＯＳトランジスタＭ３と、５つのダイオード接続されたＮＭＯＳトランジスタＭ４〜Ｍ８とを直列に接続し、ダイオード接続されたＮＭＯＳトランジスタＭ８のドレイン端子を出力端子ＶＯＲを介して電荷転送トランジスタＭ１のゲート端子に接続する構成である。
【００５３】
従って、本実施の形態では、特定モード遷移時や電源の瞬間停止後の再起動時にゲート電圧リセット信号ＡＣＴＲを非活性状態（“Ｌ”）から設定時間（１０ｎｓ）のみ活性状態（“Ｈ”）にすると、その設定時間のみ、電圧リセット回路４’のＮＭＯＳトランジスタＭ３のゲート- ソース間電圧（＝電源電圧Ｖcc）がＮＭＯＳトランジスタのしきい値電圧（=０．５１Ｖ）を超えて、ＮＭＯＳトランジスタＭ３が導通する。
【００５４】
ここで、各昇圧セル１１〜１４の電荷転送トランジスタＭ１のゲート端子は、電圧リセット回路４’内のダイオード接続された５つのＮＭＯＳトランジスタＭ４〜Ｍ８を介して接地と接続されるので、これらの５つのＮＭＯＳトランジスタＭ４〜Ｍ８のしきい値電圧ＶｔｄをＶｔｄ=０．５１Ｖとし、電源電圧ＶｃｃをＶｃｃ=２．５Ｖとすると、各電荷転送トランジスタＭ１のゲート電圧Ｖｇは電源電圧Ｖｃｃ（=２．５Ｖ）よりも高い電圧値（=５×Ｖtｄ＝５×０．５１Ｖ=２．５５Ｖ）に等しい所定リセット電位にリセットされることになる。
【００５５】
従って、本実施の形態では、前記第１の実施の形態と同様に各昇圧回路１１〜１４の電荷転送トランジスタＭ１が常に導通状態になることに起因する昇圧動作不具合を防止して、特定モード遷移後や再起動後も安定した電流供給能力を発揮でき、高信頼性の昇圧回路を実現できるのに加えて、各電荷転送トランジスタＭ１のゲート電圧のリセット電位を電源電圧よりも高い電圧値に設定したので、このゲート電圧のリセット動作による昇圧電荷の浪費を小さく抑えることができると共に、昇圧動作の定常状態に至るまでの時間を短縮でき、低消費電力化及び電圧安定までの待ち時間の短縮化が可能である。
【００５６】
尚、本実施の形態では、全段の昇圧セル１１〜１４の電荷転送トランジスタＭ１のゲート電圧Ｖｇを電源電圧Ｖｃｃよりも高い電圧値にリセットしたが、必要に応じて、最終段を含む一部の昇圧セルに対してのみ電荷転送トランジスタＭ１のゲート電圧Ｖｇをリセットする構成を採用しても良いのは前記第１の実施の形態と同様である。
【００５７】
更に、電荷転送トランジスタＭ１のゲート電圧の所定リセット電位は、リセット動作が有効な範囲内で、電源電圧Ｖｃｃよりもかなり高い電圧値であっても良いのは勿論である。この場合には、ゲート電圧のリセット動作による昇圧電荷の浪費の低減効果、及び昇圧動作の定常状態に至るまでの時間の短縮効果が顕著になる。
【００５８】
（第３の実施の形態）
次に、本発明の第３の実施の形態を説明する。本実施の形態では、各段の昇圧セルに対応して電圧リセット回路を設ける点は前記第１及び第２の実施の形態と同様であるが、各段の昇圧セルの電荷転送トランジスタＭ１のゲート電圧Ｖｇのリセット電位を各段で個別に設定したものである。本実施の形態の全体構成及び各昇圧セルの内部構成は図１及び図２と同様である。図６及び図７は本実施の形態の電圧リセット回路４’、４’’の内部構成を示す。
【００５９】
図６に示した電圧リセット回路４’は、１段目及び２段目の昇圧セル１１、１２に含まれる電圧リセット回路の内部構成を示す。この電圧リセット回路４’は、既述した図５の電圧リセット回路４’と同一の回路構成である。
【００６０】
一方、図７に示した電圧リセット回路４’’は、３段目及び４段目の昇圧セル１３、１４に含まれる電圧リセット回路の内部構成を示す。この電圧リセット回路４’’は、ダイオード接続されたＮＭＯＳトランジスタの個数が多く、図６に示したＮＭＯＳトランジスタＭ４〜Ｍ８よりも１つ多い６つのダイオード接続されたＮＭＯＳトランジスタＭ４〜Ｍ９を有している。追加された１個のＮＭＯＳトランジスタＭ９は、他の５つのＮＭＯＳトランジスタＭ４〜Ｍ８と同一のしきい値電圧Ｖｔｈ（＝０．５１Ｖ）を持つ。
【００６１】
従って、本実施の形態では、特定モード遷移時や電源の瞬間停止後の再起動時において、ゲート電圧リセット信号ＡＣＴＲが活性状態（”Ｈ”状態）にされて、１段目及び２段目の昇圧セル１１、１２内の電圧リセット回路４’のＮＭＯＳトランジスタＭ３がＯＮすると、既述の通り、１段目及び２段目の昇圧セル１１、１２内の電荷転送トランジスタＭ１のゲート電圧は電源電圧Ｖｃｃよりも高い電圧値（=５×Ｖtｄ＝５×０．５１Ｖ=２．５５Ｖ）に等しい所定リセット電位にリセットされる。一方、３段目及び４段目の昇圧セル１３、１４内の電圧リセット回路４’’のＮＭＯＳトランジスタＭ３がＯＮすると、３段目及び４段目の昇圧セル１３、１４内の電荷転送トランジスタＭ１のゲート電圧は、前記電源電圧Ｖｃｃよりも高い電圧値（=２．５５Ｖ）よりも更に高い電圧値（６×Ｖtｄ＝６×０．５１Ｖ=３．０６Ｖ）である所定リセット電位にリセットされる。
【００６２】
このように、本実施の形態では、電荷転送トランジスタＭ１のゲート電圧のリセット電位は、１段目及び２段目の昇圧セル１１、１２では電源電圧（２．５Ｖ）よりも高い電圧値（=２．５５Ｖ）にリセットし、３段目及び４段目の昇圧セル１３、１４では更に高い電圧値（３．０６Ｖ）に設定される。従って、本実施の形態では、前記第１及び第２の実施の形態の作用効果に加えて、特に、各昇圧セル１１〜１４での昇圧電圧が後段ほど高くなるのに合わせて、電荷転送トランジスタＭ１のゲート電圧のリセット電位が後段になるほど同一又は高い電圧値になるので、前記第１及び第２の実施の形態よりも更に、リセット動作による昇圧電荷の浪費を抑制できると共に、昇圧動作の定常状態に至るまでの時間を短縮できる。
【００６３】
尚、本実施の形態では、全ての昇圧セル１１〜１４の電荷転送トランジスタＭ１のゲート電圧Ｖｇを所定リセット電位にリセットしたが、必要に応じて、最終段を含む一部の複数の昇圧セルに対してのみリセットする構成を採用しても良いのは既述の実施の形態と同様である。
【００６４】
（第４の実施の形態）
続いて、本発明の第４の実施の形態を図８〜図１０に基づいて説明する。本実施の形態では、電荷転送トランジスタＭ１のゲートの電荷をそのゲート電位のリセット時に電源に戻すようにしたものである。本実施の形態の全体構成及び各昇圧セルの内部構成は図１及び図２と同様である。図８は本実施の形態の電圧リセット回路の内部構成を示す。
【００６５】
図８の電圧リセット回路５は、電荷転送トランジスタＭ１のゲート電圧Ｖｇを、電源電圧Ｖｃｃよりも高い所定リセット電位にリセットするものであって、ブースト回路７と、電圧リセット回路（リセット回路）６とを備える。前記ブースト回路７は、入力端子ＶＩＮＢに入力されるゲート電圧リセット信号ＡＣＴＲの振幅を、図１０に示すように２倍に増幅して出力端子ＶＢＯから出力する。また、電圧リセット回路６は、前記ブースト回路７により増幅された振幅を持つゲート電圧リセット信号が入力される。この電圧リセット回路６は、図９に示すように、入力端子ＶＩＮＲに前記ブースト回路７からの出力された増幅されたゲート電圧リセット信号をゲート端子に受けるＮＭＯＳトランジスタＭ３と、１つのダイオード接続されたＮＭＯＳトランジスタＭ４とが直列に接続されて成る。このダイオード接続されたＮＭＯＳトランジスタＭ４のしきい値電圧Ｖtｄは例えばＶtｄ=０．５１Ｖである。このダイオード接続されたＮＭＯＳトランジスタＭ４のドレイン端子は電荷転送トランジスタＭ１のゲート端子に接続され、前記ＮＭＯＳトランジスタＭ３のソース端子は電源端子（Ｖｃｃ）に接続される。この電圧リセット回路５は、各段の昇圧セル１１〜１４毎に備えられる。
【００６６】
従って、本実施の形態では、ゲート電圧リセット信号ＡＣＴＲが非活性状態（“Ｌ”）から設定時間（１０ｎｓ）のみ活性状態（“Ｈ”）になると、この設定時間の間で、このゲート電圧リセット信号ＡＣＴＲの振幅がブースト回路７により２倍に増幅され、この増幅後のリセット信号が電圧リセット回路６のＮＭＯＳトランジスタＭ３のゲートに入力される。その結果、そのゲート- ソース間電圧が電源電圧Ｖｃｃ（＝２×Ｖｃｃ−Ｖｃｃ＝Ｖｃｃ=２．５Ｖ）になって、そのしきい値電圧（=０．５１Ｖ）を超えるので、ＮＭＯＳトランジスタＭ３が導通し、各昇圧セル１１〜１４の電荷転送トランジスタＭ１のゲート電圧Ｖｇが電源電圧Ｖｃｃよりもやや高い電圧値（=Ｖｃｃ＋Ｖtｄ＝２．５Ｖ＋０．５１Ｖ=３．０１Ｖ）のリセット電位にリセットされる。
【００６７】
従って、電荷転送トランジスタＭ１が常時導通状態となる昇圧動作不具合は発生しない。しかも、各昇圧セル１１〜１４の電荷転送トランジスタＭ１のゲートに存在する昇圧電荷は、そのゲート電位のリセット時に電源電圧端子Ｖｃｃに戻されるので、消費電流を低減することができる。
【００６８】
尚、本実施の形態では、全ての昇圧セル１１〜１４の電荷転送トランジスタＭ１のゲート電圧Ｖｇを電源電圧よりもやや高い電圧（=Ｖｃｃ＋Ｖtｄ＝２．５Ｖ＋０．５１Ｖ=３．０１Ｖ）にリセットしているが、必要に応じて、一部の昇圧セルに対してのみ電荷転送トランジスタＭ１のゲート電圧Ｖｇをリセットする構成を採用しても良い。このように、同時に引き抜く昇圧電荷量を低減することにより、昇圧電荷の浪費を低減できるので、低消費電力化が可能となる。更に、電圧リセット回路６を構成するＮＭＯＳトランジスタＭ３、Ｍ４の素子数及びブースト回路７を削減することができるので、小面積化が可能である。
【００６９】
尚、本実施の形態では、各昇圧セル１１〜１４毎の電圧リセット回路５にブースト回路７を設けたが、このブースト回路７は各電圧リセット回路５で共有化しても良い。この場合には、更に小面積化が可能である。
【００７０】
（第５の実施の形態）
図１１及び図１２は本発明の第５の実施の形態の昇圧回路の構成を示す図である。本実施の形態では、電荷転送トランジスタＭ１のゲート電圧Ｖｇの所定リセット電位を、その電荷転送トランジスタＭ１に入力される昇圧電圧に設定したものである。
【００７１】
すなわち、図１１に示した昇圧回路を構成する各昇圧セル８１〜８４は、同一内部構成であって、図１２に昇圧セル８４の内部構成を例示するように、電圧リセットスイッチ９を有する。この電圧リセットスイッチ９は、電荷転送トランジスタＭ１のゲート端子と入力端子（ドレイン端子）とに接続されると共に、リセット端子Ｒを介してゲート電圧リセット信号ＡＣＴＲを受け、このゲート電圧リセット信号ＡＣＴＲの活性時には、対応する昇圧セル８１〜８４の電荷転送トランジスタＭ１のゲート端子と入力端子（ドレイン端子）とを導通状態にすることにより、電荷転送トランジスタＭ１のゲート電位Ｖｇをドレイン電位Ｖｄと同電位のリセット電位にリセットする。
【００７２】
従って、本実施の形態では、特定モード遷移時や電源の瞬間停止後の再起動時には、ゲート電圧リセット信号ＡＣＴＲが設定時間のみ活性状態（“Ｈ”）にされて、各昇圧セル８１〜８４の電圧リセットスイッチ９が導通状態となって、各昇圧セル８１〜８４の電荷転送トランジスタＭ１のゲート電位Ｖｇがそのドレイン電位（前段の昇圧セルから次段の電荷転送トランジスタＭ１に入力される昇圧電圧）Ｖｄと同電位の所定リセット電位にリセットされる。
【００７３】
よって、本実施の形態では、特定モード遷移時や電源の瞬間停止後の再起動時には、電圧リセットスイッチ９により、電荷転送トランジスタＭ１のゲート電位Ｖｇをそのドレイン電位Ｖｄに強制的にリセットしたので、電荷転送トランジスタＭ１が常時導通状態となる昇圧動作不具合を防止して、正常な昇圧動作を確保できると共に、リセット動作による昇圧電荷の浪費を最小限に抑えることができ、更には昇圧動作の定常状態に至るまでの時間を最も短縮でき、非常に効果的に低消費電力化及び電圧安定待ち時間の短縮化を図ることができる。
【００７４】
尚、本実施の形態では、全ての昇圧セル８１〜８４の電荷転送トランジスタＭ１のゲート電圧Ｖｇをそのドレイン電圧Ｖｄと同電位にリセットしたが、必要に応じて、最終段を含む一部の昇圧セルに対してのみ電荷転送トランジスタＭ１のゲート電圧Ｖｇをリセットする構成を採用しても良い。
【００７５】
（第６の実施の形態）
次に、本発明の第６の実施の形態の昇圧回路を説明する。
【００７６】
図１３〜図１５は本実施の形態の昇圧回路の構成を示す。本実施の形態の特徴は、切換制御信号ＡＣＴＨの活性状態から非活性状態への遷移時、つまり出力電圧ＶＰＰの急激な低下時には、その切換制御信号ＡＣＴＨを検知して、その検知後の設定時間だけ自動的にゲート電圧リセット信号ＡＣＴＲを活性状態にするモード検知回路１０を備えたことである。本実施の形態では、図１３に示した昇圧回路に備える各昇圧セル８１〜８４には、図１２に示した電圧リセット回路９が備えられる。
【００７７】
図１４は、前記モード検知回路１０の内部構成を示す。同図のモード検知回路（制御信号生成手段）１０は、遅延素子ＤＬＹ１〜ＤＬＹ３と、排他的論理和素子ＥＯ１と、ＡＮＤ素子ＡＤ１とを備え、その内部の各ノードＮ１〜Ｎ５の電位変化を示した図１５のタイミングチャートから判るように、入力された切換制御信号（所定制御信号）ＡＣＴＨの立下りのみを検知し、その検知後の設定時間（例えば１０ｎｓ）の間だけ、ノードＮ５においてゲート電圧リセット信号（制御信号）ＡＣＴＲを活性状態にして出力端子ＯＵＴから出力するように構成されている。
【００７８】
従って、本実施の形態では、特定モード遷移時には、切換制御信号ＡＣＴＨが活性状態から非活性状態へ遷移するが、この時、モード検知回路１０は、前記切換制御信号ＡＣＴＨの活性状態から非活性状態への遷移を検知して、ゲート電圧リセット信号ＡＣＴＲを非活性状態から設定時間（約１０ｎｓ）のみ活性状態にする。従って、その設定時間の間は、このゲート電圧リセット信号ＡＣＴＲを受けた電圧リセットスイッチ９が導通状態となって、各昇圧セル８１〜８４の電荷転送トランジスタＭ１のゲート電位Ｖｇがそのドレイン電位Ｖｄと同電位の所定リセット電位にリセットされる。
【００７９】
本実施の形態では、特に、図１４に示したモード検知回路１０の簡易な回路構成でもって、既存のモード信号（切換制御信号ＡＣＴＨ）に基づいてゲート電位リセット信号ＡＣＴＲを発生させることができるので、各昇圧セル８１〜８４の電荷転送トランジスタＭ１のゲート電位Ｖｇのリセット動作を簡易な回路構成で行うことができる。
【００８０】
尚、本実施の形態では、全ての昇圧セル８１〜８４の電荷転送トランジスタＭ１のゲート電位Ｖｇをドレイン電位Ｖｄと同電位にリセットしたが、必要に応じて、最終段を含む一部の昇圧セルに対してのみ電荷転送トランジスタＭ１のゲート電圧Ｖｇをリセットする構成を採用しても良い。
【００８１】
（第７の実施の形態）
次に、本発明の第７の実施の形態を図１６〜図１８に基づいて説明する。本実施の形態では、電荷転送トランジスタＭ１のゲート電圧とドレイン電圧との電位差が所定の電位差よりも大きくなると、自動的に電荷転送トランジスタＭ１のゲート端子をドレイン端子に接続してゲート電位をリセットするようにしたものである。
【００８２】
図１６において、１段目、２段目及び３段目の昇圧セル１ａ〜１ｃは、図２３に示した従来の昇圧セル１ｄと同一構成である。本実施の形態では、４段目の昇圧セル１１４において、図１７に示すように、電圧検知回路１２４と、電圧リセットスイッチ９４とが備えられる。電圧リセットスイッチ（スイッチ手段）９４は、昇圧セル１１４の電荷転送トランジスタＭ１のゲート端子をドレイン端子に接続する。また、前記電圧検知回路（制御回路）１２４は、図１８に内部構成を示すように、端子ＶＨを介した昇圧セル１１４の電荷転送トランジスタＭ１のゲート端子と接地端子間に直列に接続された２個の抵抗Ｒ１、Ｒ２と、差動増幅器を用いた電圧比較回路１２５とを備えている。
【００８３】
前記電圧比較回路１２５は、前記両抵抗Ｒ１、Ｒ２間のノードＮ６の電位ＶＮ６が非反転入力端子に入力され、電荷転送トランジスタＭ１のドレイン電位Ｖｄが端子ＶＬを介して反転入力端子に入力されており、ノードＮ６の電位と電荷転送トランジスタＭ１のドレイン電位Ｖｄとの比較演算を行って、ゲート電圧リセット信号ＡＣＴＲを出力端子ＶＯＤから電圧リセット回路９４に出力するものである。この電位の比較演算を説明すると、例えば、抵抗Ｒ１と抵抗Ｒ２との抵抗値が等しいとする。このとき、ノードＮ６の電位ＶＮ６は、電荷転送トランジスタＭ１のゲート電位をＶｇとすると、（１／２）×Ｖｇとなるので、例えば電位ＶＮ６が、ＶＮ６＞Ｖｄの時には、電圧比較回路１２５はゲート電圧リセット信号ＡＣＴＲとして“Ｈ”レベルを出力する。電圧リセットスイッチ９４はこの“Ｈ”レベルの信号を受けて導通状態となり、電荷転送トランジスタＭ１のゲート端子をドレイン端子に接続して、そのゲート電位Ｖｇをドレイン電位Ｖｄと等しい所定リセット電位にリセットする。その結果、ＶＮ６＝（１／２）×Ｖｄ＜Ｖｄとなるので、電圧比較回路１２５はゲート電圧リセット信号ＡＣＴＲとして“Ｌ”レベルを出力し、電圧リセットスイッチ９４は非導通状態となる。
【００８４】
前記電圧リセットスイッチ９４及び電圧検知回路１２４により、電荷転送トランジスタＭ１のゲート電位Ｖｇとドレイン電位Ｖｄとの電圧差が所定電位差よりも大きくなる（（１／２）×Ｖｇ−Ｖｄ＞０）と、電荷転送トランジスタＭ１のゲート電位Ｖｇをドレイン電位Ｖｄと同電位の所定リセット電位にリセットするようにした自動リセット手段１００を構成している。
【００８５】
従って、本実施の形態では、例えば電荷転送トランジスタＭ１のゲート電圧Ｖｇが１１．４Ｖ、ドレイン電圧Ｖｄが５．５Ｖとした場合には、電位ＶＮ６が、ＶＮ６=５．７Ｖ＞５．５Ｖ＝Ｖｄとなるので、電圧比較回路１２５はゲート電圧リセット信号ＡＣＴＲとして“Ｈ”レベルを出力し、電圧リセットスイッチ９４が導通状態となって、電荷転送トランジスタＭ１のゲート電位Ｖｇがドレイン電位Ｖｄにリセットされる。その結果、ＶＮ６＝（１／２）×Ｖｄ＜Ｖｄとなるので、電圧比較回路１２５はゲート電圧リセット信号ＡＣＴＲとして“Ｌ”レベルを出力し、電圧リセットスイッチ９４が非導通状態となる。よって、電荷転送トランジスタＭ１が常時導通状態となるような昇圧動作不具合を防止できる。
【００８６】
以上のように、本実施の形態では、特定モード遷移時や電源の瞬間停止後の再起動時のように、電荷転送トランジスタＭ１のゲート電圧がその入力電圧よりも常に前記電荷転送トランジスタＭ１のしきい値電圧以上高くなって導通する時には、電圧検知回路１２４により電圧リセットスイッチ９４が導通状態に制御されて、電荷転送トランジスタのゲート電位Ｖｇが入力電位（ドレイン電位Ｖｄ）と同電位に自動的にリセットされるので、この電荷転送トランジスタが常に導通状態になる昇圧動作不具合を抑えることができて、モード遷移後や再起動後においても安定した電流供給能力を発揮でき、高い信頼性の昇圧回路を実現できる。
【００８７】
尚、本実施の形態では、最終段（４段目）の昇圧セル１１４の電荷転送トランジスタＭ１のゲート電圧Ｖｇをドレイン電圧Ｖｄと同電位に自動リセットしたが、必要に応じて、電圧リセットスイッチ９４及び電圧検知回路１２５を設ける昇圧セルの数を増やしても良いのは勿論である。
【００８８】
更に、本実施の形態では、昇圧セル１１４の電荷転送トランジスタＭ１のゲート電圧Ｖｇをドレイン電圧Ｖｄと同電位に自動リセットしたが、接地電位ＶＳＳや電源電位ＶＣＣ、又はそれ以外の所定電位にリセットしても良いのは言うまでもない。
【００８９】
（第８の実施の形態）
図１９及び図２０は本発明の第８の実施の形態の昇圧回路の構成を示す図である。本実施の形態の特徴は、昇圧動作を負方向に行って負方向に高電圧を発生させる負昇圧回路を提供するものである。
【００９０】
図１９に示す昇圧回路の構成は、基本的には図１３と同様であるが、負電圧を出力するために、各昇圧セル１４１〜１４４の内部では、最終段の昇圧セル１４４を図２０に例示するように、電荷転送トランジスタがＰチャネルトランジスタＭｐ１で構成され、スイッチングトランジスタもＰチャネルトランジスタＭｐ２で構成されている。また、図１９に示した整流トランジスタもＰチャネルトランジスタＭｐｄで構成されている。更に、リミッタ回路１５に備える２つのツェナーダイオードＤＺ３、ＤＺ４の極性も逆転されている点が大きく相違する。
【００９１】
図１９は、４段の昇圧セル１４１〜１４４が互いに直列に接続された４段の負昇圧回路であって、最終段（４段目）の昇圧セル１４４の出力には、整流用トランジスタＭｐｄが接続され、その出力側には、切換制御信号ＡＣＴＨに応じて出力電圧ＶＢＢを切換えるリミッタ回路１５及び平滑容量Ｃｏが備えられる。各昇圧セル１４１〜１４４は、図２２に示すように、各々、位相の異なる２つの昇圧クロック信号（ＣＬＫ１及びＣＬＫ３、又はＣＬＫ２及びＣＬＫ４）により駆動される構成である。
【００９２】
各昇圧セル１４１〜１４４は互いに同一構成であり、具体的には、最終段の昇圧セル１４４について図２０に例示するような内部回路を持つが、各昇圧セル１４１〜１４４は、各々、既述の通りＰチャネルの電荷転送トランジスタＭｐ１、ＰチャネルのスイッチングトランジスタＭｐ２、出力電圧昇圧用容量Ｃ３、ゲート電圧昇圧用容量Ｃ４、及び電圧リセットスイッチ１７を備える。前記電圧リセットスイッチ１７は、リセット端子Ｒを経てゲート電圧リセット信号ＡＣＴＲを入力し、このゲート電圧リセット信号ＡＣＴＲの活性時には、各昇圧セル１４１〜１４４の電荷転送トランジスタＭ１のゲート端子とドレイン端子を導通状態にすることにより、電荷転送トランジスタＭ１のゲート電位Ｖｇをドレイン電位Ｖｄと同電位にリセットし、一方、ゲート電圧リセット信号ＡＣＴＲの非活性時には、各昇圧セル１４１〜１４４の電荷転送トランジスタＭ１のゲート端子とドレイン端子とを非導通状態にする。
【００９３】
また、図１９に示したリミッタ回路１５は、書込み時に使用する書込み用ツェナーダイオードｄＺ３と、消去時に使用する消去用ツェナーダイオードｄＺ４と、切換スイッチ１６とにより構成されている。前記書込み用ツェナーダイオードｄＺ３のブレークダウン電圧は−５Ｖであり、前記消去用ツェナーダイオードｄＺ４のブレークダウン電圧は−１０Ｖである。またモード検知回路１０は、既述した図１４の内部構成を有し、その各ノードＮ１〜Ｎ５の電位変化は既述した図１５のタイミングチャートで示される。本実施の形態では、昇圧セル１４１〜１４４を構成する電荷転送トランジスタＭｐ１、スイッチングトランジスタＭｐ２、出力電圧昇圧用容量C３、及びゲート電圧昇圧用容量C４の各サイズは、各昇圧セル１４１〜１４４で一致している必要はない。
【００９４】
以上のように構成された本実施の形態の負昇圧回路について、以下、その動作を説明する。
【００９５】
図１９に示した昇圧クロック信号ＣＬＫ１及びＣＬＫ２は、各々、各昇圧セル１４１〜１４４の入力信号であり、また、昇圧クロック信号ＣＬＫ３及びＣＬＫ４は、論理が反転された後に、反転昇圧クロック信号ＮＣＬＫ３及びＮＣＬＫ４として、各々、各昇圧セル１４１〜１４４の入力信号となる。これらの昇圧クロック信号ＣＬＫ１〜ＣＬＫ４は、図２２に示したように、所定の“Ｈ”、“Ｌ”の期間と周期を持つ方形波である。
【００９６】
図１９に示した負昇圧回路は、１段目の昇圧セル１４１の出力電圧昇圧用容量Ｃ３から、２段目、３段目、４段目と、順に、出力電圧昇圧用容量Ｃ３に負電荷を蓄積して、任意の負の高電圧を得るものである。既述した正昇圧回路と同様に、前段の昇圧セルの出力電圧昇圧用容量Ｃ３から負昇圧動作後の電圧を次段の昇圧セルの出力電圧昇圧用容量Ｃ３に転送する際に、所定のタイミングで、次段の昇圧セルのゲート電圧昇圧用容量Ｃ４に入力される反転昇圧クロック信号ＮＣＬＫ３又はＮＣＬＫ４を電源電位から接地電位に変化させることにより、前段の昇圧セルから転送される負昇圧電圧の電位上昇を抑制する構成である。
【００９７】
その後、前段の昇圧セルから次段の昇圧セルに転送された昇圧電圧は、入力される昇圧クロック信号ＣＬＫ１又はＣＬＫ２を電源電位から接地電位に変化させることにより、更に負昇圧される。この動作により、前段の昇圧セルで負昇圧された電位よりも更に所定電位だけ負昇圧させることができる。この一連の動作の繰返しにより、接地電位Ｖｓｓよりも低い負昇圧電圧を発生させることができる。
【００９８】
この時、リミッタ回路１５は、受けた切換制御信号ＡＣＴＨに応じて、出力電圧ＶＢＢを所定の電圧に切換える。例えば、深い負電圧を必要とする消去時には、切換制御信号ＡＣＴＨを活性化することにより、負昇圧回路の出力端子に消去用ツェナーダイオードｄＺ４を接続して、出力電圧ＶBBを−１０Ｖにクランプし、一方、浅い負電圧が必要な書込み時には、切換制御信号ＡＣＴＨを非活性化することにより、負昇圧回路の出力端子に書込み用ツェナーダイオードｄＺ３を接続して、出力電圧ＶＢＢを−５Ｖにクランプする。このように、動作モードに応じて負昇圧回路の出力電圧ＶBBを切換えて使用することができる。
【００９９】
今、切換制御信号ＡＣＴＨが“Ｈ”から“Ｌ”に変化して、例えば深い負昇圧電圧を出力する消去動作モードから浅い負昇圧電圧を出力する書込み動作モードに急激に遷移した場合には、正昇圧回路と同様の原理で、４段目の昇圧セル１４４を構成する電荷転送トランジスタＭｐ１のソース電圧Ｖｓ及びドレイン電圧Ｖｄが急激に上昇し、ほぼ同電位になるため、スイッチングトランジスタＭｐ２が昇圧クロック信号ＣＬＫ２及びＣＬＫ４に拘わらず、常にカットオフ状態になり、電荷転送トランジスタＭｐ１のゲート電圧Ｖｇには深い負電圧が残存したままとなる。
【０１００】
この時、モード検知回路１０は、切換制御信号ＡＣＴＨの活性状態から非活性状態への遷移を検知して、ゲート電圧リセット信号ＡＣＴＲを非活性状態から設定時間（=約１０ｎｓ）の間だけ活性状態にするので、その設定時間のみ電圧リセットスイッチ１７が導通状態となって、各昇圧セル１４１〜１４４の電荷転送トランジスタＭｐ１のゲート電位Ｖｇはドレイン電位Ｖｄと同電位にリセットされる。
【０１０１】
このリセット動作終了後、ゲート電圧リセット信号ＡＣＴＲが活性状態から非活性状態になると、電圧リセットスイッチ１７が非導通状態となって、以後は、電荷転送トランジスタＭｐ１のゲート電圧が徐々に負昇圧されても、負昇圧電荷を損失することなく、正常な負昇圧動作を行うことが可能である。従って、電荷転送トランジスタＭｐ１が常時導通状態となる昇圧動作不具合は発生しない。
【０１０２】
以上のように、本実施の形態では、負方向の高電圧を発生させる負昇圧回路においても、モード遷移時に出力電圧が深い負昇圧電圧から浅い負昇圧電圧に急激に変化した場合には、強制的に電荷転送トランジスタＭｐ１のゲート電位Ｖｇをドレイン電位Ｖｄと同電位にリセットして、電荷転送トランジスタＭｐ１が常に導通状態になる昇圧動作不具合を防止できるので、このモード遷移後においても安定した電流供給能力を発揮でき、高い信頼性の昇圧回路を実現できる。
【０１０３】
更に、リセット後の電荷転送トランジスタＭｐ１のゲート電圧がドレイン電圧と同電位にリセットされるので、このリセット動作による負昇圧電荷の浪費を最小限に抑えることができると共に、負昇圧動作の定常状態に至るまでの時間を最も短縮でき、非常に効果的に低消費電力化及び電圧安定の待ち時間の短縮化を図ることができる。
【０１０４】
加えて、モード検知回路１０でもって、既存のモード信号（切換制御信号）ＡＣＴＨを利用しつつ、容易に所定のモード遷移時にリセット動作を行うことができるので、そのリセット動作を簡易な回路構成で行うことができる。
【０１０５】
尚、本実施の形態では、全ての昇圧セル１４１〜１４４の電荷転送トランジスタＭｐ１のゲート電位をドレイン電位と同電位にリセットしたが、必要に応じて、最終段を含む一部の昇圧セルに対してのみ電荷転送トランジスタＭｐ１のゲート電圧Ｖｇをリセットする構成を採用しても良い。この場合には、電圧リセットスイッチ１７の個数を減らすことができ、面積の削減と低コスト化が可能である。
【０１０６】
また、以上説明した第１〜第８の全ての実施の形態では、昇圧セルの段数を４段として説明したが、昇圧セルの段数は４段に限定するものではない。その他、本発明は種々の変形例を含む。
【０１０７】
【発明の効果】
以上説明したように、請求項１〜６及び１２〜１４記載の発明の昇圧回路によれば、モード遷移や電源の瞬間停止によって電荷転送トランジスタが常に導通状態になる懸念が生じても、そのモード遷移後や再起動時には、その電荷転送トランジスタのゲート電圧を強制的に電源電圧よりも絶対値の高い所定リセット電位にリセットしたので、モード遷移後や再起動時にも正常な昇圧動作を確保できて、高い信頼性の昇圧回路が得られる。
【０１０８】
特に、請求項７〜１０記載の発明によれば、リセット動作による昇圧電荷の浪費を抑えることができると共に、昇圧動作の定常状態に至るまでの時間を短縮できて、低消費電力化及び電圧安定までの待ち時間の短縮化が可能である。
【０１０９】
更に、請求項１１記載の発明によれば、既存の制御信号を利用して電荷転送トランジスタのゲート電圧のリセット動作を行ったので、そのリセット動作を簡易な回路構成で行うことができる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態の昇圧回路の構成を示すブロック図である。
【図２】同昇圧回路に備える昇圧セルの内部構成を示す回路図である。
【図３】同昇圧セルに備える電圧リセット回路の構成の一例を示す回路図である。
【図４】同実施の形態の昇圧回路の動作を説明するタイミングチャート図である。
【図５】本発明の第２の実施の形態の昇圧回路に備える電圧リセット回路の構成の一例を示す図である。
【図６】本発明の第３の実施の形態の昇圧回路に備える１段目及び２段目の電圧リセット回路の構成の一例を示す図である。
【図７】同昇圧回路に備える３段目及び４段目の電圧リセット回路の構成の一例を示す図である。
【図８】本発明の第４の実施の形態の昇圧回路に備える電圧リセット回路の構成の一例を示すブロック図である。
【図９】同電圧リセット回路に備えるリセット回路の構成の一例を示す回路図である。
【図１０】同電圧リセット回路に備えるブースト回路の入出力信号のタイミングチャートを示す図である。
【図１１】本発明の第５の実施の形態の昇圧回路の構成を示すブロック図である。
【図１２】同昇圧回路に備える昇圧セルの内部構成を示すブロック図である。
【図１３】本発明の第６の実施の形態の昇圧回路の構成を示すブロック図である。
【図１４】同昇圧回路に備えるモード検知回路の構成の一例を示す回路図である。
【図１５】同モード検知回路の各ノードの電位変化のタイミングチャートを示す図である。
【図１６】本発明の第７の実施の形態の昇圧回路の構成を示すブロック図である。
【図１７】同昇圧回路に備える昇圧セルの内部構成を示すブロック図である。
【図１８】同昇圧セルに備える電圧検知回路の構成の一例を示す回路図である。
【図１９】本発明の第８の実施の形態の負昇圧回路の構成を示すブロック図である。
【図２０】同昇圧回路に備える昇圧セルの構成を示すブロック図である。
【図２１】従来の昇圧回路の構成を示すブロック図である。
【図２２】昇圧回路を駆動する昇圧クロック信号のタイミングチャートを示す図である。
【図２３】従来の昇圧回路に備える昇圧セルの内部構成を示す回路図である。
【図２４】従来の昇圧回路の動作を説明するタイミングチャート図である。
【符号の説明】
１１〜１４、８１〜８４
１４１〜１４４        昇圧セル
２、１５                リミッタ回路
３、１６                切換スイッチ
４、４’、４’’、５    電圧リセット手段（リセット手段）
６                      リセット回路
７                      ブースト回路（ブースト手段）
９                      電圧リセットスイッチ
１０                    モード検知回路（制御信号生成手段）
９４                    電圧リセットスイッチ（スイッチ手段）
１００                  自動リセット手段
１２４                  電圧検知回路（制御回路）
１２５                  電圧比較回路
ＣＬＫ１〜ＣＬＫ４      昇圧クロック信号
Ｍｄ、Ｍpｄ             整流用のトランジスタ
Co                      平滑容量
ＡＣＴＨ                切換制御信号（所定制御信号）
ＶＰＰ、ＶＢＢ          出力電圧
Ｍ１                    電荷転送トランジスタ
Ｍ２                    スイッチングトランジスタ
Ｃ１                    出力電圧昇圧用容量
Ｃ２                    ゲート電圧昇圧用容量
ｄＺ１                  読出し用ツェナーダイオード
ｄＺ２                  書換え用ツェナーダイオード
ｄＺ３                  書込み用ツェナーダイオード
ｄＺ４                  消去用ツェナーダイオード
ＡＣＴＲ                ゲート電圧リセット信号
Ｍ３~Ｍ９               ＮＭＯＳトランジスタ
ＤＬＹ１〜３            遅延素子
EO１                    排他的論理和素子
Aｄ１                   ＡＮＤ素子
ＡＣＴＲ                ゲート電圧リセット信号（制御信号）
ＮＣＬＫ１、ＮＣＬＫ２  第１クロック信号
ＣＬＫ３、ＣＬＫ４      第２クロック信号
【図１】
0003670642.tif 000002
【図２】
0003670642.tif 000003
【図３】
0003670642.tif 000004
【図４】
0003670642.tif 000005
【図５】
0003670642.tif 000006
【図６】
0003670642.tif 000007
【図７】
0003670642.tif 000008
【図８】
0003670642.tif 000009
【図９】
0003670642.tif 000010
【図１０】
0003670642.tif 000011
【図１１】
0003670642.tif 000012
【図１２】
0003670642.tif 000013
【図１３】
0003670642.tif 000014
【図１４】
0003670642.tif 000015
【図１５】
0003670642.tif 000016
【図１６】
0003670642.tif 000017
【図１７】
0003670642.tif 000018
【図１８】
0003670642.tif 000019
【図１９】
0003670642.tif 000020
【図２０】
0003670642.tif 000021
【図２１】
0003670642.tif 000022
【図２２】
0003670642.tif 000023
【図２３】
0003670642.tif 000024
【図２４】
0003670642.tif 000025