(57)【特許請求の範囲】
【請求項１】
半導体メモリ装置において、
テストモード動作時に入力されるマルチビットテストデータに対して同一なデータパターンの第１出力と第２出力とを有し、前記第１出力は第１セルブロックに供給されるＡ形テストデータ書込回路と、
マルチテスト動作時に入力される前記Ａ形テストデータ書込回路の第２出力のデータパターンに対し、所定のパターン選択信号に応答して同一なデータパターンと相異なるデータパターンの中選択された何れか１つを第２セルブロックに供給する第１Ｃ形テストデータ書込回路を具備し、
マルチビットテストモード時にテストデータを隣接したセルブロックに同一なデータパターンと相異なるデータパターンの中選択された何れか１つのパターンでテストしうるマルチビットテスト回路を具備することを特徴とする半導体メモリ装置。
【請求項２】
前記Ａ形テストデータ書込回路は、テストモード動作時に前記マルチビットテストデータを伝送する伝送手段と、
テストモード動作時に前記伝送手段により伝送されたマルチビットテストデータをラッチさせるラッチ手段と、
前記ラッチ手段によりラッチされたデータをバッファリングして前記Ａ形テストデータ書込回路の第１出力信号を発生する第１バッファ手段と、
前記ラッチされたデータをバッファリングして前記第２出力信号を発生する第２バッファ手段とを具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項３】
前記ラッチ手段は、前記伝送手段により伝送されたマルチビットテストデータを反転させ前記ラッチ手段の出力信号を発生する第１反転手段と、
前記第１反転手段の出力信号を反転させる第２反転手段と、
テストモード動作時に前記第２反転手段の出力を前記第１反転手段の入力端に伝送する伝送ゲートとを具備することを特徴とする請求項２記載の半導体メモリ装置。
【請求項４】
前記第１バッファ手段は、前記ラッチ手段の出力を反転させ前記Ａ形テストデータ書込回路の第１出力信号を発生する反転手段を具備することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項５】
前記第２バッファ手段は、前記伝送手段により伝送されたマルチビットテストデータを非反転させ前記Ａ形テストデータ書込回路の第２出力信号を発生する非反転手段を具備することを特徴とする請求項２に記載の半導体メモリ装置。
【請求項６】
前記第１Ｃ形テストデータ書込回路は、正常モード時の入力データとマルチテスト動作時の前記Ａ形テストデータ書込回路の第２出力の中何れか１つを選択する選択手段と、
前記パターン選択信号に応答して前記選択手段により選択されたデータパターンに対して相等しいデータパターンと相反のデータパターンの中何れか１つを選択的にラッチするラッチ手段と、
前記ラッチされたデータをバッファリングして前記第１Ｃ形テストデータ書込回路の出力信号を発生するバッファ手段とを具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項７】
前記選択手段は、テストモード動作時にイネーブルされマルチテスト動作時に応答する論理和反転手段と、
正常モード時の入力データを伝送する第１伝送ゲートと、
マルチテスト動作時に前記Ａ形テストデータ書込回路の第２出力を伝送する第２伝送ゲートを具備することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項８】
前記ラッチ手段は、前記選択手段により選択されたデータを反転させ前記ラッチ手段の出力信号を発生する第１反転手段と、
前記第１反転手段の出力を反転させる第２反転手段と、
テストモード動作時に前記第２反転手段の出力を前記第１反転手段の入力端に伝送する第３伝送ゲートと、
前記Ａ形テストデータ書込回路の第２出力信号を前記第１反転手段の入力端と前記第１反転手段の出力端の中前記パターン選択信号に選択された何れか１つに供給するパターン選択手段とを具備することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項９】
前記パターン選択手段は、同一パターンマルチテスト動作時に前記Ａ形テストデータ書込回路の第２出力信号を前記第１反転手段の入力端に伝送する第４伝送ゲートと、
相反のパターンマルチテスト動作時に前記Ａ形テストデータ書込回路の第２出力信号を前記第１反転手段の出力端に伝送する第５伝送ゲートとを具備することを特徴とする請求項８に記載の半導体メモリ装置。
【請求項１０】
前記バッファ手段は、前記ラッチ手段の出力信号を反転させ前記第１Ｃ形テストデータ書込回路の出力信号を発生する反転手段を具備することを特徴とする請求項６に記載の半導体メモリ装置。
【請求項１１】
前記マルチビットテスト回路は、所定のモード情報信号によりイネーブルされ、所定の調整信号に応答して前記パターン選択信号を発生する制御回路をさらに具備することを特徴とする請求項１に記載の半導体メモリ装置。
【請求項１２】
前記制御回路は、前記モード情報信号がアクティブされる時、イネーブルされて前記調整信号に応答する論理和反転手段と、
前記制御回路の出力信号に応答して前記論理和反転手段の出力信号を伝送する第１伝送ゲートと、
前記第１伝送ゲートにより伝送された前記論理和反転手段の出力信号を反転させる第１反転手段と、
前記第１反転手段の出力信号をラッチさせるラッチ手段と、
前記第１反転手段の出力信号を反転させ前記制御回路の出力信号を発生させる第２反転手段と、
テストモード動作開始時に前記第１反転手段の入力端をプリチャージさせる第１プリチャージ手段と、
テストモード動作開始時に前記制御回路の出力端をプリチャージさせる第２プリチャージ手段とを具備することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１３】
前記第１プリチャージ手段は、前記モード情報信号を反転させる第３反転手段と、
前記調整信号と前記第３反転手段との出力信号及び前記制御回路の出力端の信号の論理積手段と、
前記論理積手段の出力信号がゲートに接続され、ソースが接地電圧に接続され、ドレインは前記第１反転手段の入力端に接続されるＮＭＯＳトランジスターとを具備することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１４】
前記第２プリチャージ手段は、所定の初期化信号がゲートに接続され、ソースが接地電圧に接続され、ドレインは前記制御回路の出力端に接続されるＮＭＯＳトランジスターを具備することを特徴とする請求項１２に記載の半導体メモリ装置。
【請求項１５】
前記マルチビットテスト回路は、マルチテスト動作時に入力される前記Ａ形テストデータ書込回路の第２出力のデータパターンに対し、同一なデータパターンを第３セルブロックに供給するＢ形テストデータ書込回路と、
マルチテスト動作時に入力される前記Ａ形テストデータ書込回路の第２出力のデータパターンに対し、所定のパターン選択信号に応答して同一なデータパターンと相異なるデータパターンの中選択された何れか１つを第４セルブロックに供給する第２Ｃ形テストデータ書込回路と、
マルチテスト動作時にイネーブルされ、前記パターン選択信号に応答して前記第１、第２、第３及び第４セルブロック等をテストした出力のデータを比較判定する判定回路とをさらに具備することを特徴とする請求項１１に記載の半導体メモリ装置。
【請求項１６】
前記Ｂ形テストデータ書込回路は、正常モード時の入力データとマルチテスト動作時の前記Ａ形テストデータ書込回路の第２出力との中何れか１つを選択する選択手段と、
マルチテスト動作時に前記選択手段により選択されたデータをラッチするラッチ手段と、
前記ラッチ手段によりラッチされたデータをバッファリングして前記Ｂ形テストデータ書込回路の出力信号を発生するバッファ手段とを具備することを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項１７】
前記選択手段は、テストモード動作時にイネーブルされ、マルチテスト動作時に応答する論理和反転手段と、
正常モード時に入力データを伝送する第１伝送ゲートと、
マルチテスト動作時に前記Ａ形テストデータ書込回路の第２出力を伝送する第２伝送ゲートとを具備することを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１８】
前記ラッチ手段は、前記伝送手段により伝送されたデータを反転させ前記ラッチ手段の出力信号を発生する第１反転手段と、
前記第１反転手段の出力を反転させる第２反転手段と、
マルチテスト動作時に前記第２反転手段の出力を前記第１反転手段の入力端に伝送する第３伝送ゲートとを具備することを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項１９】
前記バッファ手段は、前記ラッチ手段の出力信号を反転させ前記Ｂ形テストデータ書込回路の出力信号を発生する反転手段を具備することを特徴とする請求項１６に記載の半導体メモリ装置。
【請求項２０】
前記判定回路は、マルチテスト動作時にイネーブルされ、前記第１セルブロックをテストした第１テスト信号と前記第２セルブロックをテストした第２テスト信号が相等しい論理状態を有し、前記第３セルブロックをテストした第３テスト信号と前記第４セルブロックをテストした第４テスト信号が相等しい論理状態を有する時、応答する同一テスト回路と、
マルチテスト動作時にイネーブルされ、前記第１セルブロックをテストした第１テスト信号と前記第２セルブロックをテストした第２テスト信号が相反の論理状態を有し、前記第３セルブロックをテストした第３テスト信号と前記第４セルブロックをテストした第４テスト信号が相反の論理状態を有する時、応答する相反テスト回路と、
同一パターンマルチテスト動作時に前記同一テスト回路の出力信号を伝送する第１伝送ゲートと、
相反パターンマルチテスト動作時に前記相反テスト回路の出力信号を伝送する第２伝送ゲートと、
前記第１伝送ゲートにより伝送された前記同一テスト回路の出力信号と前記第２伝送ゲートにより伝送された前記相反テスト回路の出力信号の中選択された何れか１つを反転させ前記判定回路の出力を発生する反転手段とを具備することを特徴とする請求項１５に記載の半導体メモリ装置。
【請求項２１】
複数個のセルブロックを有する半導体メモリ装置のマルチビットテスト回路において、
テストモード動作時にイネーブルされ、マルチテスト動作時に応答する論理和反転手段と、正常モード時の入力データを伝送する第１伝送ゲートと、前記テストデータを伝送する第２伝送ゲートとを具備して、正常モード時の入力データとマルチテスト動作時に入力されるテストデータの中何れか１つを選択する選択手段と、
所定のパターン選択信号に応答して前記選択手段により選択されたデータパターンに対して相等しいデータパターンと相反のデータパターンの中何れか１つを選択的にラッチするラッチ手段と、
前記ラッチされたデータをバッファリングして前記テストデータ書込回路の出力信号を発生するバッファ手段とを具備し、
マルチテスト動作時に入力されるテストデータのパターンに対し、所定のパターン選択信号に応答して同一なデータパターンと相異なるデータパターンの中選択された何れか１つをセルブロックに供給するテストデータ書込回路を具備することを特徴とする半導体メモリ装置のマルチビットテスト回路。
【請求項２２】
前記ラッチ手段は、前記選択手段により選択されたデータを反転させ前記ラッチ手段の出力信号を発生する第１反転手段と、
前記第１反転手段の出力を反転させる第２反転手段と、
テストモード動作時に前記第２反転手段の出力を前記第１反転手段の入力端に伝送する第３伝送ゲートと、
前記テストデータを前記第１反転手段の入力端と前記第１反転手段の出力端との中前記パターン選択信号に選択された何れか１つに供給するパターン選択手段とを具備することを特徴とする請求項２１に記載の半導体メモリ装置のマルチビットテスト回路。
【請求項２３】
前記パターン選択手段は、同一パターンマルチテスト動作時にテストデータを前記第１反転手段の入力端に伝送する第４伝送ゲートと、
相反パターンマルチテスト動作時にテストデータを前記第１反転手段の出力端に伝送する第５伝送ゲートとを具備することを特徴とする請求項２２に記載の半導体メモリ装置のマルチビットテスト回路。
【請求項２４】
前記バッファ手段は、前記ラッチ手段の出力信号を反転させ前記テストデータ書込回路の出力信号を発生する反転手段を具備することを特徴とする請求項２１に記載の半導体メモリ装置のマルチビットテスト回路。
【請求項２５】
複数個のセルブロックを有する半導体メモリ装置のマルチビットテスト回路において、
マルチテスト動作時にイネーブルされ、第１セルブロックをテストした第１テスト信号と前記第２セルブロックをテストした第２テスト信号が相等しい論理状態を有し、前記第３セルブロックをテストした第３テスト信号と前記第４セルブロックをテストした第４テスト信号が相等しい論理状態を有する時、応答する同一テスト回路と、
マルチテスト動作時にイネーブルされ、前記第１セルブロックをテストした第１テスト信号と前記第２セルブロックをテストした第２テスト信号が相反の論理状態を有し、前記第３セルブロックをテストした第３テスト信号と前記第４セルブロックをテストした第４テスト信号が相反の論理状態を有する時、応答する相反テスト回路と、
同一パターンマルチテスト動作時に前記同一テスト回路の出力信号を伝送する第１伝送ゲートと、
相反パターンマルチテスト動作時に前記相反テスト回路の出力信号を伝送する第２伝送ゲートと、
前記第１伝送ゲートにより伝送された前記同一テスト回路の出力信号と前記第２伝送ゲートにより伝送された前記相反テスト回路の出力信号の中選択された何れか１つを反転させ前記判定回路の出力を発生する反転手段とを具備し、
パターン選択信号に応答して入力テストデータパターンに対して相等しいデータパターンと相反のデータパターンの中選択される何れか１つのパターンで前記セルブロックをテストした出力のデータを比較判定する判定回路を具備することを特徴とする半導体メモリ装置のマルチビットテスト回路。
【請求項２６】
マルチビットテスト回路をリセットするリセット段階と、
前記リセット段階後マルチビットテストモードをセッティングするセッティング段階と、
同一データをテストするかを決定するパターン決定段階と、前記パターン決定段階で同一データをテストすることに決定した場合、マルチビットテストセッティング後の最初テストサイクルかを判別する最初サイクル判別段階と、前記最初サイクル判別段階で判別した結果、最初テストサイクルでない場合マルチビットに同一データをセッティングする同一データセッティング段階と、前記パターン決定段階で相異なるデータをテストすることに決めた場合、マルチビットに相異なるデータをセッティングする相反データセッティング段階とを具備し、前記セッティング段階後マルチビットにテストデータのパターンをセッティングするテストデータパターンセッティング段階と、
前記テストデータパターンセッティング段階でセッティングされたテストデータをセルに書込む書込段階と、
前記書込段階でセルに書込まれたデータを読出す読出段階とを具備することを特徴とする半導体メモリ装置のマルチビットテスト方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体メモリ装置に係り、特にテストデータ入力端からデータを受取ってテストする隣接したセルブロック等のテストデータのビットパターンを選択しうるマルチビットテスト回路及びそのテスト方法に関する。
【０００２】
【従来の技術】
最近、半導体メモリ装置は入出力方式が４ビット、８ビット、１６ビット及び３２ビット等にマルチビット化されている。そして、マルチビット半導体メモリ装置のテスト時間及びコストの負担を減らすため多数のビットを同時にテストする方式が使用されている。
【０００３】
図８は従来の技術のマルチビットテスト回路のブロック図である。これを参照すれば、従来の技術のマルチビットテスト回路はテストモード選択信号であるＭＤＱＥＮが“ハイ”の場合、前記Ｂ形テストデータ書込回路１３、１５、１７の個別マルチビットモード時の入力ＷＩ０２、ＷＩ０３及びＷＩ０４が遮断される。そしてマルチビットテストデータがＷＩ０１で入力され前記Ａ形テストデータ書込回路１１により統合された１つのビットＤＩＮＭとなってＢ形テストデータ書込回路１３、１５、１７によりテストデータＤＩＮ２、ＤＩＮ３、ＤＩＮ４で第２、第３及び第４セルブロックに入力されテストするようになっている。
【０００４】
しかし、従来の技術のマルチビットテスト方式では統合された入出力ビットとしてセルブロック等をテストする場合、隣接したセルブロック間に同一なデータパターンでのみテストが実行できる。従って、従来の技術のマルチビットテスト方式は各セルブロックに入力される統合された入出力ビット間に相異なるデータパターンを使用する際発生しうる不良が全然発見できない。よって、実質的なテスト適用時に、従来の技術のマルチビットテスト方式は可能性のある全ての不良が検出できないものである。
【０００５】
図９は図８の判定回路３０を示した図面である。前記判定回路３０は従来の技術のマルチビット回路で前記第１、第２、第３及び第４セルブロックをテストした結果の出力データＲＤＯ１、ＲＤＯ２、ＲＤＯ３及びＲＤＯ４を比較判定する回路である。
【０００６】
具体的には、図９を参照すれば、前記ＲＤＯ１、ＲＤＯ２、ＲＤＯ３及びＲＤＯ４を比較して全て同一な場合、前記判定回路の出力ＰＩＤＩＦＦが“ロー”となる。そして、前記ＲＤＯ１、ＲＤＯ２、ＲＤＯ３及びＲＤＯ４を比較して同一でないデータを含む場合、前記判定回路の出力ＰＩＤＩＦＦは“ハイ”となる。そして、前記ＰＩＤＩＦＦが“ハイ”の場合は、前記比較器３２が前記第１セルブロックをテストして出力したデータのＲＤＯ１が出力されることを遮断させることにより不良と判断されるようにする。
【０００７】
【発明が解決しょうとする課題】
しかし、従来の技術のマルチビットテスト回路では次のような問題点がある。まず、第１、第２、第３及び第４セルブロックに同一なテストデータパターンのみを書込、読出すに因してビット間接続による不良が検出できない。
【０００８】
次に、従来の技術の判定回路は、比較されるＲＤＯ対のＲＤＯ１−ＲＤＯ３対とＲＤＯ２ーＲＤＯ４対とが同時に不良（FAIL）の場合にはその不良が認識できない。例えば、前記第１セルブロックと第３セルブロックとに存在すると仮定した時、マルチビットテストデータを“ハイ”に書込むと、前記ＲＤＯ１とＲＤＯ３とが両方“ロー”となる。この場合にも前記判定回路の出力信号ＰＩＤＩＦＦは“ロー”となって不良が検出できない。
【０００９】
本発明の目的は従来の技術の問題点を克服してテストデータテスト方式で同一なデータパターンと相異なるデータパターンでセルブロックに入出力することによりテストでの不良率の発見を飛躍的に向上したマルチビットテスト回路を提供することにある。
【００１０】
本発明の他の目的は前記マルチビットテスト回路に適したテスト方法を提供することにある。
【００１１】
【課題を解決するための手段】
前記のような本発明の目的を達成するため、請求項１記載の第１の発明は、半導体メモリ装置において、マルチビットテストモード時にテストデータを隣接したセルブロックに同一なデータパターンと相異なるデータパターンの中選択された何れか１つのパターンでテストしうるマルチビットテスト回路を具備することを要旨とする。従って、テストデータテスト方式で同一なデータパターンと相異なるデータパターンでセルブロックに入出力することによりテストでの不良率の発見を飛躍的に向上できる。
【００１２】
請求項２記載の第２の発明は、前記マルチビットテスト回路は、テストモード動作時に入力されるマルチビットテストデータに対して同一なデータパターンの第１出力と第２出力とを有し、前記第１出力は第１セルブロックに供給されるＡ形テストデータ書込回路と、マルチテスト動作時に入力される前記Ａ形テストデータ書込回路の第２出力のデータパターンに対し、所定のパターン選択信号に応答して同一なデータパターンと相異なるデータパターンの中選択された何れか１つを第２セルブロックに供給する第１Ｃ形テストデータ書込回路を具備することを要旨とする。
【００１３】
請求項３記載の第３の発明は、前記Ａ形テストデータ書込回路は、テストモード動作時に前記マルチビットテストデータを伝送する伝送手段と、テストモード動作時に前記伝送手段により伝送されたマルチビットテストデータをラッチさせるラッチ手段と、前記ラッチ手段によりラッチされたデータをバッファリングして前記Ａ形テストデータ書込回路の第１出力信号を発生する第１バッファ手段と、前記ラッチされたデータをバッファリングして前記第２出力信号を発生する第２バッファ手段とを具備することを要旨とする。
【００１４】
請求項４記載の第４の発明は、前記ラッチ手段は、前記伝送手段により伝送されたマルチビットテストデータを反転させ前記ラッチ手段の出力信号を発生する第１反転手段と、前記第１反転手段の出力信号を反転させる第２反転手段と、テストモード動作時に前記第２反転手段の出力を前記第１反転手段の入力端に伝送する伝送ゲートとを具備することを要旨とする。
【００１５】
請求項５記載の第５の発明は、前記第１バッファ手段は、前記ラッチ手段の出力を反転させ前記Ａ形テストデータ書込回路の第１出力信号を発生する反転手段を具備することを要旨とする。
【００１６】
請求項６記載の第６の発明は、前記第２バッファ手段は、前記伝送手段により伝送されたマルチビットテストデータを非反転させ前記Ａ形テストデータ書込回路の第２出力信号を発生する非反転手段を具備することを要旨とする。
【００１７】
請求項７記載の第７の発明は、前記第１Ｃ形テストデータ書込回路は、正常モード時の入力データとマルチテスト動作時の前記Ａ形テストデータ書込回路の第２出力の中何れか１つを選択する選択手段と、
前記パターン選択信号に応答して前記選択手段により選択されたデータパターンに対して相等しいデータパターンと相反のデータパターンの中何れか１つを選択的にラッチするラッチ手段と、
前記ラッチされたデータをバッファリングして前記第１Ｃ形テストデータ書込回路の出力信号を発生するバッファ手段とを具備することを要旨とする。
【００１８】
請求項８記載の第８の発明は、前記選択手段は、テストモード動作時にイネーブルされマルチテスト動作時に応答する論理和反転手段と、正常モード時の入力データを伝送する第１伝送ゲートと、マルチテスト動作時に前記Ａ形テストデータ書込回路の第２出力を伝送する第２伝送ゲートを具備することを要旨とする。
【００１９】
請求項９記載の第９の発明は、前記ラッチ手段は、前記選択手段により選択されたデータを反転させ前記ラッチ手段の出力信号を発生する第１反転手段と、前記第１反転手段の出力を反転させる第２反転手段と、テストモード動作時に前記第２反転手段の出力を前記第１反転手段の入力端に伝送する第３伝送ゲートと、前記Ａ形テストデータ書込回路の第２出力信号を前記第１反転手段の入力端と前記第１反転手段の出力端の中前記パターン選択信号に選択された何れか１つに供給するパターン選択手段とを具備することを要旨とする。
【００２０】
請求項１０記載の第１０の発明は、前記パターン選択手段は、同一パターンマルチテスト動作時に前記Ａ形テストデータ書込回路の第２出力信号を前記第１反転手段の入力端に伝送する第４伝送ゲートと、相反のパターンマルチテスト動作時に前記Ａ形テストデータ書込回路の第２出力信号を前記第１反転手段の出力端に伝送する第５伝送ゲートとを具備することを要旨とする。
【００２１】
請求項１１記載の第１１の発明は、前記バッファ手段は、前記ラッチ手段の出力信号を反転させ前記第１Ｃ形テストデータ書込回路の出力信号を発生する反転手段を具備することを要旨とする。
【００２２】
請求項１２記載の第１２の発明は、前記マルチビットテスト回路は、所定のモード情報信号によりイネーブルされ、所定の調整信号に応答して前記パターン選択信号を発生する制御回路をさらに具備することを要旨とする。
【００２３】
請求項１３記載の第１３の発明は、前記制御回路は、前記モード情報信号がアクティブされる時、イネーブルされて前記調整信号に応答する論理和反転手段と、前記制御回路の出力信号に応答して前記論理和反転手段の出力信号を伝送する第１伝送ゲートと、前記第１伝送ゲートにより伝送された前記論理和反転手段の出力信号を反転させる第１反転手段と、前記第１反転手段の出力信号をラッチさせるラッチ手段と、前記第１反転手段の出力信号を反転させ前記制御回路の出力信号を発生させる第２反転手段と、テストモード動作開始時に前記第１反転手段の入力端をプリチャージさせる第１プリチャージ手段と、テストモード動作開始時に前記制御回路の出力端をプリチャージさせる第２プリチャージ手段とを具備することを要旨とする。
【００２４】
請求項１４記載の第１４の発明は、前記第１プリチャージ手段は、前記モード情報信号を反転させる第３反転手段と、前記調整信号と前記第３反転手段との出力信号及び前記制御回路の出力端の信号の論理積手段と、前記論理積手段の出力信号がゲートに接続され、ソースが接地電圧に接続され、ドレインは前記第１反転手段の入力端に接続されるＮＭＯＳトランジスターとを具備することを要旨とする。
【００２５】
請求項１５記載の第１５の発明は、前記第２プリチャージ手段は、所定の初期化信号がゲートに接続され、ソースが接地電圧に接続され、ドレインは前記制御回路の出力端に接続されるＮＭＯＳトランジスターを具備することを要旨とする。
【００２６】
請求項１６記載の第１６の発明は、前記マルチビットテスト回路は、マルチテスト動作時に入力される前記Ａ形テストデータ書込回路の第２出力のデータパターンに対し、同一なデータパターンを第３セルブロックに供給するＢ形テストデータ書込回路と、マルチテスト動作時に入力される前記Ａ形テストデータ書込回路の第２出力のデータパターンに対し、所定のパターン選択信号に応答して同一なデータパターンと相異なるデータパターンの中選択された何れか１つを第４セルブロックに供給する第２Ｃ形テストデータ書込回路と、マルチテスト動作時にイネーブルされ、前記パターン選択信号に応答して前記第１、第２、第３及び第４セルブロック等をテストした出力のデータを比較判定する判定回路とをさらに具備することを要旨とする。
【００２７】
請求項１７記載の第１７の発明は、前記Ｂ形テストデータ書込回路は、正常モード時の入力データとマルチテスト動作時の前記Ａ形テストデータ書込回路の第２出力との中何れか１つを選択する選択手段と、マルチテスト動作時に前記選択手段により選択されたデータをラッチするラッチ手段と、前記ラッチ手段によりラッチされたデータをバッファリングして前記Ｂ形テストデータ書込回路の出力信号を発生するバッファ手段とを具備することを要旨とする。
【００２８】
請求項１８記載の第１８の発明は、前記選択手段は、テストモード動作時にイネーブルされ、マルチテスト動作時に応答する論理和反転手段と、正常モード時に入力データを伝送する第１伝送ゲートと、マルチテスト動作時に前記Ａ形テストデータ書込回路の第２出力を伝送する第２伝送ゲートとを具備することを要旨とする。
【００２９】
請求項１９記載の第１９の発明は、前記ラッチ手段は、前記伝送手段により伝送されたデータを反転させ前記ラッチ手段の出力信号を発生する第１反転手段と、前記第１反転手段の出力を反転させる第２反転手段と、マルチテスト動作時に前記第２反転手段の出力を前記第１反転手段の入力端に伝送する第３伝送ゲートとを具備することを要旨とする。
【００３０】
請求項２０記載の第２０の発明は、前記バッファ手段は、前記ラッチ手段の出力信号を反転させ前記Ｂ形テストデータ書込回路の出力信号を発生する反転手段を具備することを要旨とする。
【００３１】
請求項２１記載の第２１の発明は、前記判定回路は、マルチテスト動作時にイネーブルされ、前記第１セルブロックをテストした第１テスト信号と前記第２セルブロックをテストした第２テスト信号が相等しい論理状態を有し、前記第３セルブロックをテストした第３テスト信号と前記第４セルブロックをテストした第４テスト信号が相等しい論理状態を有する時、応答する同一テスト回路と、マルチテスト動作時にイネーブルされ、前記第１セルブロックをテストした第１テスト信号と前記第２セルブロックをテストした第２テスト信号が相反の論理状態を有し、前記第３セルブロックをテストした第３テスト信号と前記第４セルブロックをテストした第４テスト信号が相反の論理状態を有する時、応答する相反テスト回路と、同一パターンマルチテスト動作時に前記同一テスト回路の出力信号を伝送する第１伝送ゲートと、相反パターンマルチテスト動作時に前記相反テスト回路の出力信号を伝送する第２伝送ゲートと、前記第１伝送ゲートにより伝送された前記同一テスト回路の出力信号と前記第２伝送ゲートにより伝送された前記相反テスト回路の出力信号の中選択された何れか１つを反転させ前記判定回路の出力を発生する反転手段とを具備することを要旨とする。
【００３２】
請求項２２記載の第２２の発明は、複数個のセルブロックを有する半導体メモリ装置のマルチビットテスト回路において、マルチテスト動作時に入力されるテストデータのパターンに対し、所定のパターン選択信号に応答して同一なデータパターンと相異なるデータパターンの中選択された何れか１つをセルブロックに供給するテストデータ書込回路を具備することを要旨とする。
【００３３】
請求項２３記載の第２３の発明は、前記テストデータ書込回路は、正常モード時の入力データとマルチテスト動作時に入力されるテストデータの中何れか１つを選択する選択手段と、所定のパターン選択信号に応答して前記選択手段により選択されたデータパターンに対して相等しいデータパターンと相反のデータパターンの中何れか１つを選択的にラッチするラッチ手段と、前記ラッチされたデータをバッファリングして前記テストデータ書込回路の出力信号を発生するバッファ手段とを具備することを要旨とする。
【００３４】
請求項２４記載の第２４の発明は、前記選択手段は、テストモード動作時にイネーブルされ、マルチテスト動作時に応答する論理和反転手段と、正常モード時の入力データを伝送する第１伝送ゲートと、前記テストデータを伝送する第２伝送ゲートとを具備することを要旨とする。
【００３５】
請求項２５記載の第２５の発明は、前記ラッチ手段は、前記選択手段により選択されたデータを反転させ前記ラッチ手段の出力信号を発生する第１反転手段と、前記第１反転手段の出力を反転させる第２反転手段と、テストモード動作時に前記第２反転手段の出力を前記第１反転手段の入力端に伝送する第３伝送ゲートと、前記テストデータを前記第１反転手段の入力端と前記第１反転手段の出力端との中前記パターン選択信号に選択された何れか１つに供給するパターン選択手段とを具備することを要旨とする。
【００３６】
請求項２６記載の第２６の発明は、前記パターン選択手段は、同一パターンマルチテスト動作時にテストデータを前記第１反転手段の入力端に伝送する第４伝送ゲートと、相反パターンマルチテスト動作時にテストデータを前記第１反転手段の出力端に伝送する第５伝送ゲートとを具備することを要旨とする。
【００３７】
請求項２７記載の第２７の発明は、前記バッファ手段は、前記ラッチ手段の出力信号を反転させ前記テストデータ書込回路の出力信号を発生する反転手段を具備することを要旨とする。
【００３８】
請求項２８記載の第２８の発明は、複数個のセルブロックを有する半導体メモリ装置のマルチビットテスト回路において、パターン選択信号に応答して入力テストデータパターンに対して相等しいデータパターンと相反のデータパターンの中選択される何れか１つのパターンで前記セルブロック等をテストした出力のデータを比較判定する判定回路を具備することを要旨とする。
【００３９】
請求項２９記載の第２９の発明は、前記判定回路は、マルチテスト動作時にイネーブルされ、第１セルブロックをテストした第１テスト信号と前記第２セルブロックをテストした第２テスト信号が相等しい論理状態を有し、前記第３セルブロックをテストした第３テスト信号と前記第４セルブロックをテストした第４テスト信号が相等しい論理状態を有する時、応答する同一テスト回路と、マルチテスト動作時にイネーブルされ、前記第１セルブロックをテストした第１テスト信号と前記第２セルブロックをテストした第２テスト信号が相反の論理状態を有し、前記第３セルブロックをテストした第３テスト信号と前記第４セルブロックをテストした第４テスト信号が相反の論理状態を有する時、応答する相反テスト回路と、同一パターンマルチテスト動作時に前記同一テスト回路の出力信号を伝送する第１伝送ゲートと、相反パターンマルチテスト動作時に前記相反テスト回路の出力信号を伝送する第２伝送ゲートと、前記第１伝送ゲートにより伝送された前記同一テスト回路の出力信号と前記第２伝送ゲートにより伝送された前記相反テスト回路の出力信号の中選択された何れか１つを反転させ前記判定回路の出力を発生する反転手段とを具備することを要旨とする。
【００４０】
請求項３０記載の第３０の発明は、マルチビットテスト回路をリセットするリセット段階と、前記リセット段階後マルチビットテストモードをセッティングするセッティング段階と、前記セッティング段階後マルチビット等にテストデータのパターンをセッティングするテストデータパターンセッティング段階と、前記テストデータパターンセッティング段階でセッティングされたテストデータをセルに書込む書込段階と、前記書込段階でセルに書込まれたデータを読出す読出段階とを具備することを要旨とする。従って、テストデータテスト方式で同一なデータパターンと相異なるデータパターンでセルブロックに入出力することによりテストでの不良率の発見を飛躍的に向上できる。
【００４１】
請求項３１記載の第３１の発明は、前記テストデータパターンセッティング段階は同一データをテストするかを決定するパターン決定段階と、前記パターン決定段階で同一データをテストすることに決定した場合、マルチビットテストセッティング後の最初テストサイクルかを判別する最初サイクル判別段階と、前記最初サイクル判別段階で判別した結果、最初テストサイクルでない場合マルチビット等に同一データをセッティングする同一データセッティング段階と、前記パターン決定段階で相異なるデータをテストすることに決めた場合、マルチビット等に相異なるデータをセッティングする相反データセッティング段階とを具備することを要旨とする。
【００４２】
【発明の実施の形態】
図１は本発明のマルチビットテスト回路の実施例を示したブロック図である。これを参照すれば、本発明のマルチビットテスト回路３０１はＡ、Ｂ及びＣ形テストデータ書込回路１１、１５、１９、２１と制御回路３１７及び判定回路３３２を具備する。
【００４３】
前記Ａ形テストデータ書込回路１１は所定のテスト回路駆動信号のＰＩＣＤがアクティブされテストモードが動作する時、入力されるマルチビットテストデータに対して同一なデータパターンの第１出力ＤＩＮ１と第２出力ＤＩＮＭを有する。そして、前記第１出力ＤＩＮ１は前記第１セルブロック２２に供給される。
【００４４】
そして、前記Ｂ形テストデータ書込回路１５はマルチテスト動作時に入力される前記Ａ形テストデータ書込回路１１の第２出力ＤＩＮＭのデータパターンに対し、同一なデータパターンを前記第３セルブロック２６に供給する。後述するテストモード選択信号ＭＤＱＥＮがアクティブされる際マルチテスト動作が発生する。
【００４５】
前記第１Ｃ形テストデータ書込回路１９はマルチテスト動作時に入力される前記Ａ形テストデータ書込回路１１の第２出力ＤＩＮＭのデータパターンに対し、後述する所定のパターン選択信号ＭＤＱＣＫに応答して同一なデータパターンと相異なるデータパターンとの中選択された何れか１つを前記第２セルブロック２４に供給する。
【００４６】
前記第２Ｃ形テストデータ書込回路２１はマルチテスト動作時に入力される前記Ａ形テストデータ書込回路１１の第２出力ＤＩＮＭのデータパターンに対し、後述する所定のパターン選択信号ＭＤＱＣＫに応答して同一なデータパターンと相異なるデータパターンとの中選択された何れか１つを前記第４セルブロック２８に供給する。
【００４７】
そして、前記制御回路３１７は所定のモード情報信号ＰＩＲＦＨによりイネーブルされ、所定の調整信号ＰＩＤＳＦに応答して前記パターン選択信号ＭＤＱＣＫを出力する。
【００４８】
前記判定回路３３２はマルチテスト動作時にイネーブルされ、前記パターン選択信号ＭＤＱＣＫに応答して前記セルブロック等をテストした出力のデータを比較判定する。
【００４９】
比較器３２は前記判定回路３３２の出力信号ＰＩＤＩＦＦに統合された１つのデータと前記第１セルブロック２２をテストした出力信号ＲＤＯ１を比較して不良と判定される時はその出力を遮断させる。
【００５０】
図２はＡ形テストデータ書込回路１１を示した図面である。これを参照すれば、伝送手段４０１、ラッチ手段４０３、第１バッファ手段４０５及び第２バッファ手段４０７よりなる。
【００５１】
前記伝送手段４０１はテストモード動作時に前記マルチビットテストデータを伝送する。本実施形態においてＰＩＣＤは／ＣＡＤ系の信号であって、“ロー”にイネーブルされる際前記Ａ形テストデータ書込回路１１にマルチビットテストデータを入力させる。そして、前記ラッチ手段４０３はテストモード動作時に前記伝送手段４０１により伝送されたマルチビットテストデータをラッチさせる。
【００５２】
また、前記第１バッファ手段４０５は前記ラッチされたデータをバッファリングして前記第１セルブロック２２に前記Ａ形テストデータ書込回路１１の第１出力信号ＤＩＮ１を供給する。そして、前記第２バッファ手段４０７は前記ラッチされたデータをバッファリングして前記Ａ形テストデータ書込回路１１の第２出力信号ＤＩＮＭを発生する。
【００５３】
そして、前記ラッチ手段４０３は第１反転手段４０９、第２反転手段４１１及び伝送ゲート４１３よりなる。
【００５４】
前記第１反転手段４０９は前記伝送手段４０１により伝送されたマルチビットテストデータを反転させ前記ラッチ手段４０３の出力信号Ｎ４０４を発生する。そして前記第２反転手段４１１は前記第１反転手段４０９の出力信号Ｎ４０４を反転させる。また、前記伝送ゲート４１３はテストモード動作時に前記第２反転手段４１１の出力を前記第１反転手段４０９の入力端Ｎ４０２に伝送する。
【００５５】
前記第１バッファ手段４０５は前記ラッチ手段４０３の出力信号Ｎ４０４を反転させ前記Ａ形テストデータ書込回路１１の第１出力信号ＤＩＮ１を発生する反転手段を具備する。そして、前記第２バッファ手段４０７は前記伝送手段４０１により伝送されたマルチビットテストデータを非反転させ前記Ａ形テストデータ書込回路１１の第２出力信号ＤＩＮＭを発生する非反転手段を具備する。
【００５６】
従って、前記Ａ形テストデータ書込回路１１はマルチビットテストデータを入力してラッチさせる。そして、前記マルチビットテストデータと同一なパターンデータを第１出力信号ＤＩＮ１として第１セルブロック２２に供給し、第２出力信号ＤＩＮＭとしてＢ及びＣ形テストデータ書込回路に供給する。
【００５７】
図３はＢ形テストデータ書込回路１５の実施形態を示した図面である。これを参照すれば、前記Ｂ形テストデータ書込回路１５は選択手段５０１、ラッチ手段５０３、バッファ手段５０５を具備する。
【００５８】
前記選択手段５０１は正常モード時の入力データＷＩ０３とマルチテスト動作時の前記Ａ形テストデータ書込回路の第２出力信号ＤＩＮＭとの中何れか１つを選択する。前記ＭＤＱＥＮが“ハイ”にイネーブルされると、正常モード時の入力データＷＩ０３の入力パスを遮断し、前記Ａ形テストデータ書込回路１１の第２出力信号ＤＩＮＭを入力させる。そして、前記ラッチ手段５０３はマルチテスト動作時に前記選択手段５０１により選択されたデータをラッチする。前記バッファ手段５０５は前記ラッチ手段５０３によりラッチされたデータをバッファリングして前記第３ブロック２６に出力信号ＤＩＮ３を供給する。
【００５９】
そして、前記選択手段５０１は論理和反転手段５０７、第１伝送ゲート５０９及び第２伝送ゲート５１１を具備する。前記論理和反転手段５０７はテストモード動作時にイネーブルされ、マルチテスト動作時に応答する。そして前記第１伝送ゲート５０９は前記論理和反転手段５０７の出力信号Ｎ５０８に応答して正常モード時の入力データＷＩ０３を伝送し、前記第２伝送ゲート５１１はマルチテスト動作時に前記Ａ形テストデータ書込回路１１の第２出力ＤＩＮＭを伝送する。
【００６０】
前記ラッチ手段５０３は第１反転手段５１２、第２反転手段５１３及び第３伝送ゲート５１５を具備する。
【００６１】
前記第１反転手段５１２は前記伝送手段５０９により伝送されたデータを反転させ前記ラッチ手段の出力信号Ｎ５０４を発生し、前記第２反転手段５１３は前記第１反転手段５１２の出力信号Ｎ５０４を反転させる。そして、前記第３伝送ゲート５１５はマルチテスト動作時に前記第２反転手段５１３の出力信号Ｎ５１４を前記第１反転手段５１２の入力端Ｎ５０２に伝送する。
【００６２】
前記バッファ手段５０５は前記ラッチ手段５０３の出力信号Ｎ５０４を反転させ前記第３セルブロック２６に供給される前記Ｂ形テストデータ書込回路１５の出力信号ＤＩＮ３を発生する反転手段を具備する。
【００６３】
前記Ｂ形テストデータ書込回路１５は前記ＰＩＣＤが“ロー”にイネーブルされてから前記ＭＤＱＥＮが“ハイ”にイネーブルされると、正常モード時の入力データＷＩＯｉの入力パスを遮断し、前記Ａ形テストデータ書込回路１１の第２出力ＤＩＮＭを入力させる。そして、前記ラッチ手段５０３は前記選択手段５０１により選択されたデータを前記テストモード選択信号ＭＤＱＥＮに応答してラッチする。そして前記Ｂ形テストデータ書込回路１５の出力信号ＤＩＮ３は前記マルチビットテストデータと同一なデータパターンを有する。従って、前記第３セルブロック２６は前記マルチビットテストデータと同一なデータパターンとしてテストする。
【００６４】
図４はＣ形テストデータ書込回路１９、２１の実施形態を示す図面である。これを参照すれば、前記Ｃ形テストデータ書込回路１９、２１は選択手段６０１、ラッチ手段６０３、バッファ手段６０５を具備する。
【００６５】
前記選択手段６０１は正常モード時の入力データＷＩＯｉとマルチテスト動作時の前記Ａ形テストデータ書込回路１１の第２出力ＤＩＮＭの中何れか１つを選択する。前記ラッチ手段６０３は前記パターン選択信号ＭＤＱＣＫに応答して前記選択手段６０１により選択された前記Ａ形テストデータ書込回路１１の第２出力ＤＩＮＭに対して同一データパターンと相反データパターンの中何れか１つを選択的にラッチする。そして前記バッファ手段６０５は前記ラッチ手段６０３によりラッチされたデータをバッファリングして前記Ｃ形テストデータ書込回路１９、２１の出力信号ＤＩＮｉを発生する。
【００６６】
前記選択手段６０１は論理和反転手段６０７、第１伝送ゲート６０９及び第２伝送ゲート６１１を具備する。前記論理和反転手段６０７はテストモード動作時にイネーブルされ、テスト動作時に応答する。前記第１伝送ゲート６０９は正常モード時の入力データＷＩＯｉを伝送し、前記第２伝送ゲート６１１はマルチテスト動作時に前記Ａ形テストデータ書込回路１１の第２出力ＤＩＮＭを伝送する。
【００６７】
前記選択手段６０１は前記ＰＩＣＤが“ロー”にイネーブルされてから前記ＭＤＱＥＮが“ハイ”にイネーブルされると、正常モード時の入力データＷＩＯｉの入力パスを遮断し、前記Ａ形テストデータ書込回路１１の第２出力ＤＩＮＭを入力する。
【００６８】
前記ラッチ手段６０３は第１反転手段６１２、第２反転手段６１３、第３伝送ゲート６１５及びパターン選択手段６１７で構成されている。
【００６９】
前記第１反転手段６１２は前記選択手段６０１により選択されたデータを反転させ前記ラッチ手段６０３の出力信号Ｎ６０４を発生し、前記第２反転手段６１３は前記第１反転手段６１２の出力信号Ｎ６０４を反転させる。そして、前記第３伝送ゲート６１５はテストモード動作時に前記第２反転手段６１３の出力信号Ｎ６１４を前記第１反転手段６１２の入力端Ｎ６０２に伝送する。パターン選択手段６１７は前記パターン選択信号ＭＤＱＣＫに応答して前記Ａ形テストデータ書込回路１１の第２出力信号ＤＩＮＭを前記第１反転手段６１２の入力端Ｎ６０２と前記第１反転手段６１２の出力端Ｎ６０４の中選択された何れか１つに供給する。
【００７０】
前記パターン選択手段６１７は第４伝送ゲート６１９と第５伝送ゲート６２１を具備する。前記第４伝送ゲート６１９は前記パターン選択信号ＭＤＱＣＫに応答して前記Ａ形テストデータ書込回路１１の第２出力信号ＤＩＮＭを前記第１反転手段６１２の入力端Ｎ６０２に伝送し、前記第５伝送ゲート６２１は前記パターン選択信号ＭＤＱＣＫに応答して前記Ａ形テストデータ書込回路１１の第２出力信号ＤＩＮＭを前記第１反転手段６１２の出力端Ｎ６０４に伝送する。
【００７１】
従って、前記ＭＤＱＣＫの論理状態が“ロー”の場合、前記選択手段６０１により選択された前記Ａ形テストデータ書込回路１１の第２出力信号ＤＩＮＭが前記第４伝送ゲート６１９を通して前記第１反転手段６１２の入力端Ｎ６０２に伝送する。そして、前記ＭＤＱＣＫの論理状態が“ハイ”の場合、前記選択手段６０１により選択された前記Ａ形テストデータ書込回路１１の第２出力信号ＤＩＮＭが前記第５伝送ゲート６２１を通して前記第１反転手段６１２の出力端Ｎ６０４に伝送する。
【００７２】
前記バッファ手段６０５は前記ラッチ手段６０３の出力信号Ｎ６０４を反転させ前記Ｃ形テストデータ書込回路の出力信号ＤＩＮｉを発生する反転手段を具備する。
【００７３】
従って、前記Ｃ形テストデータ書込回路１９、２１は前記ＭＤＱＣＫが“ハイ”にイネーブルされるとＡ形テストデータ書込回路１１の第２出力信号ＤＩＮＭを入力する。
【００７４】
そして、前記ＭＤＱＣＫの論理状態が“ハイ”なら、前記ＤＩＮＭは前記第５伝送ゲート６２１を通して入力される。従って、前記Ｃ形テストデータ書込回路１９、２１の出力信号ＤＩＮｉは前記ＤＩＮＭと相異なるデータパターンを有する。よって、前記ＭＤＱＣＫの論理状態が“ハイ”なら前記ＤＩＮｉがマルチビットテストデータと相異なるデータパターンとして前記第２セルブロック２４と第４セルブロック２８をテストする。
【００７５】
そして、前記ＭＤＱＣＫの論理状態が“ロー”なら、前記ＤＩＮＭは前記第４伝送ゲート６１９を通して入力される。従って、前記Ｃ形テストデータ書込回路１９、２１の出力信号ＤＩＮｉは前記ＤＩＮＭと同一なデータパターンを有する。よって、前記ＭＤＱＣＫの論理状態が“ロー”なら前記ＤＩＮｉがマルチビットテストデータと同一なデータパターンとして前記第２セルブロック２４と第４セルブロック２８をテストする。
【００７６】
図５は図１の制御回路３１７を示した図面である。これを参照すれば、前記制御回路３１７は論理和反転手段７０１、第１伝送ゲート７０３、第１反転手段７０５、ラッチ手段７０７、第２反転手段７０９、第１プリチャージ手段７１１及び第２プリチャージ手段７１３を具備する。
【００７７】
前記論理和反転手段７０１は前記モード情報信号ＰＩＲＦＨによりイネーブルされ前記調整信号ＰＩＤＳＦに応答する。前記第１伝送ゲート７０３は前記制御回路３１７の出力信号ＭＤＱＣＫに応答して前記論理和反転手段７０１の出力信号Ｎ７０２を伝送する。そして前記第１反転手段７０５は前記第１伝送ゲート７０３により伝送された前記論理和反転手段７０１の出力信号Ｎ７０２を反転させる。前記ラッチ手段７０７は前記第１反転手段７０５の出力信号Ｎ７０６をラッチさせる。前記第２反転手段７０９は前記第１反転手段７０５の出力信号Ｎ７０６を反転させ前記制御回路３１７の出力信号ＭＤＱＣＫを発生させる。そして前記第１プリチャージ手段７１１はテストモード動作開始時に前記第１反転手段７０５の入力端Ｎ７０４をプリチャージさせ、前記第２プリチャージ手段７１３はテストモード動作開始時に前記制御回路３１７の出力端ＭＤＱＣＫをプリチャージさせる。
【００７８】
前記第１プリチャージ手段７１１は第３反転手段７１５、論理積手段７１７及びＮＭＯＳトランジスター７１９で構成される。
【００７９】
前記第３反転手段７１５は前記モード情報信号ＰＩＲＦＨを反転させる。そして、前記論理積手段７１７は前記調整信号ＰＩＤＳＦと前記第３反転手段７１５との出力信号Ｎ７１６及び前記制御回路３１７の出力端の信号ＭＤＱＣＫを論理積して出力する。前記ＮＭＯＳトランジスター７１９は前記論理積手段７１７の出力信号Ｎ７１８がゲートに接続され、ソースが接地電圧ＶＳＳに接続され、ドレインは前記第１反転手段７０５の入力端Ｎ７０４に接続される。
【００８０】
また、前記第２プリチャージ手段７１３は所定の初期化信号ＰＩＲＳＴがゲートに接続され、ソースが接地電圧ＶＳＳに接続され、ドレインは前記制御回路の出力端ＭＤＱＣＫに接続されるＮＭＯＳトランジスターを具備する。
【００８１】
本実施形態の制御回路３１７はマルチビットテストデータを各セルブロックに同一または相異なるデータでテストすることを選択する機能をする。即ち、各セルブロックをテストする時、マルチビットテストデータと同一または相異なるデータを選択するパターン選択信号ＭＤＱＣＫを発生させる回路である。
【００８２】
モード情報信号ＰＩＲＦＨはＭＤＱＣＫ信号の状態が選択できるようにする信号である。即ち、前記ＰＩＲＦＨが“ロー”となる場合、前記制御回路３１７はイネーブルされる。そして、調整信号ＰＩＤＳＦは前記ＭＤＱＣＫ信号の状態を選択する信号である。即ち、ＰＩＤＳＦの論理状態が“ハイ”の場合の前記ＭＤＱＣＫの論理状態は“ロー”となる。そして前記ＰＩＤＳＦの論理状態が“ロー”の場合の前記ＭＤＱＣＫの論理状態は“ハイ”となる。
【００８３】
そして、初期化信号ＰＩＲＳＴは初期には各セルブロックに基本的に同一データでテストするように前記ＭＤＱＣＫ信号を“ロー”にする。
【００８４】
前記ラッチ手段７０７は前記ＭＤＱＣＫを持続的にラッチされうるようにする。従って、前記ＭＤＱＣＫは一度テストデータパターンが決定された後には、新たな情報が入力されるまで情報を持続することになる。
【００８５】
図６は図１の判定回路３３０を示した図面である。これを参照すれば、前記判定回路３３０は同一テスト回路８０１、相反テスト回路８０３、第１伝送ゲート８０５、第２伝送ゲート８０７及び反転手段８０９とを具備する。
【００８６】
前記同一テスト回路８０１はマルチテスト動作時にイネーブルされ、前記第１セルブロック２２をテストした第１テスト信号ＲＤＯ１と前記第２セルブロック２４をテストした第２テスト信号ＲＤＯ２が相等しい論理状態を有し、前記第３セルブロック２６をテストした第３テスト信号ＲＤＯ３と前記第４セルブロック２８をテストした第４テスト信号ＲＤＯ４が相等しい論理状態を有する時、応答する。
【００８７】
前記相反テスト回路８０３はマルチテスト動作時にイネーブルされ、前記第１セルブロック２２をテストした第１テスト信号ＲＤＯ１と前記第２セルブロック２４をテストした第２テスト信号ＲＤＯ２が相反の論理状態を有し、前記第３セルブロック２６をテストした第３テスト信号ＲＤＯ３と前記第４セルブロック２８をテストした第４テスト信号ＲＤＯ４が相反の論理状態を有する時、応答する。
【００８８】
そして、前記第１伝送ゲート８０５は同一パターンマルチテスト動作時に前記同一テスト回路８０１の出力信号Ｎ８０２を伝送し、前記第２伝送ゲート８０７は相反パターンマルチテスト動作時に前記相反テスト回路８０３の出力信号Ｎ８０４を伝送する。
【００８９】
また、前記反転手段８０９は前記第１伝送ゲート８０５により伝送された前記同一テスト回路８０１の出力信号Ｎ８０２と前記第２伝送ゲート８０７により伝送された前記相反テスト回路８０３の出力信号Ｎ８０４の中選択された何れか１つを反転させ前記判定回路の出力ＰＩＤＩＦＦを発生する。
【００９０】
本発明の判定回路は従来の技術の図８の判定回路３０を改善したものである。例えば、前記ＭＤＱＣＫが“ハイ”となって各セルブロック間に相異なるデータを選択使用する場合は、前記相反テスト回路８０３を使用してＲＤＯ１≠ＲＤＯ２及びＲＤＯ３≠ＲＤＯ４を判定して正常であれば前記ＰＩＤＩＦＦを“ロー”で出力する。
【００９１】
一方、前記ＭＤＱＣＫが“ロー”となって各セルブロック間に相等しいデータを選択使用する場合は、前記同一テスト回路８０１を使用してＲＤＯ１＝ＲＤＯ２及びＲＤＯ３＝ＲＤＯ４を判定して正常であれば前記ＰＩＤＩＦＦを“ロー”で出力する。
【００９２】
もし、セルブロックから読出したＲＤＯ１、ＲＤＯ２、ＲＤＯ３、ＲＤＯ４が全てマルチビットテストデータをセルブロックに書込むＤＩＮ１、ＤＩＮ２、ＤＩＮ３、ＤＩＮ４に対して反対の論理状態となる場合には前記ＰＩＤＩＦＦを“ロー”で出力する。しかし、前記ＲＤＯ１のデータ自体が期待データと異なって現れるので不良と判定される。
【００９３】
図７は本発明のマルチビットテスト回路を用いたテスト方法を示した流れ図である。これを参照すれば、本発明のマルチビットテスト回路を用いたテスト方法はリセット段階９０１、セッティング段階９０３、テストデータパターンセッティング段階９０５、書込段階９０７及び読出段階９０９を具備している。
【００９４】
前記リセット段階９０１はマルチビットテスト回路をリセットする段階である。前記セッティング段階９０３は前記リセット段階９０１の後マルチビットテストモードをセッティングする段階である。そして、前記テストデータパターンセッティング段階９０５は前記セッティング段階９０３の後マルチビット等にテストデータのパターンをセッティングする段階である。前記書込段階９０７は前記テストデータパターンセッティング段階９０５でセッティングされたテストデータをセルに書込む段階であり、読出段階９０９は前記書込段階９０７でセルに書込まれたデータを読出す段階である。
【００９５】
前記テストデータパターンセッティング段階９０５はパターン決定段階９１１、最初サイクル判別段階９１３、同一データセッティング段階９１５及び相反データセッティング段階９１７を具備している。
【００９６】
前記パターン決定段階９１１は同一データをテストするかを決定する段階である。前記最初サイクル判別段階９１３は前記パターン決定段階９１１で同一データをテストすることに決定した場合、マルチビットテストセッティング後の最初のテストサイクルかを判別する段階である。そして、前記同一データセッティング段階９１５は前記最初サイクル判別段階９１３で判別した結果、最初テストサイクルでない場合マルチビット等に同一データをセッティングする段階である。また、前記相反データセッティング段階９１７は前記パターン決定段階９１１で相異なるデータをテストすることに決めた場合、マルチビット等に相異なるデータをセッティングする段階である。
【００９７】
前記読出段階９０９後、段階９１９で他のテストを続けるかを判断する。判断により、他のテストを続ける場合にはテストデータパターンセッティング段階９０５に戻り、他のテストを続けない場合にはリセット段階９２１に進みマルチビットテスト回路をリセットして処理を終了する。
【００９８】
【発明の効果】
以上説明したように、前記のような本発明のマルチビットテスト回路及びテスト方法により各セルブロックに相等しいデータまたは相反のデータを選択的に書込、読出可能になる。よって、本発明のマルチビットテスト回路及びテスト方法は不良率の発見を向上でき、テスト時間及びコストを低減しうる。
【００９９】
本発明は前記実施例に限定されなく、多くの変更が本発明の技術的思想内で当分野の通常の知識を有する者により可能であることは明白である。
【図面の簡単な説明】
【図１】本発明のマルチビットテスト回路を示したブロック図である。
【図２】Ａ形テストデータ書込回路を示した図面である。
【図３】Ｂ形テストデータ書込回路を示した図面である。
【図４】Ｃ形テストデータ書込回路を示した図面である。
【図５】図１の制御回路を示した図面である。
【図６】図１の判定回路を示した図面である。
【図７】本発明のマルチビットテスト回路を用いたテスト方法を示した流れ図である。
【図８】従来の技術のマルチビットテスト回路を示したブロック図である。
【図９】図８の判定回路を示した図面である。
【符号の説明】
１１  Ａ形テストデータ書込回路
１５  Ｂ形テストデータ書込回路
１９  第１のＣ形テストデータ書込回路
２１  第２のＣ形テストデータ書込回路
２２  第１セルブロック
２４  第２セルブロック
２６  第３セルブロック
２８  第４セルブロック
３２  比較器
３０１  マルチビットテスト回路
３１７  制御回路
３３２  判定回路
４０１  伝送手段
４０３、５０３、６０３、７０３  ラッチ手段
４０５  第１バッファ手段
４０７  第２バッファ手段
５０１、６０１  選択手段
５０５、６０５  バッファ手段
６１７  パターン選択手段
７１１  第１プリチャージ手段
７１３  第２プリチャージ手段
８０１  同一テスト回路
８０３  相反テスト回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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