(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板の素子領域を取り囲む素子分離絶縁層と、前記素子領域上に形成される絶縁膜と、前記絶縁膜上に形成される導電膜とを具備し、前記素子領域の全体、前記絶縁膜及び前記導電膜によりキャパシタを構成し、前記素子領域は、複数の辺及び複数の角を有する多角形を有し、前記導電膜は、前記素子領域の互いに隣接する二つの辺を覆い、かつ、前記素子領域の互いに隣接する二つの辺の交点である角を覆わないことを特徴とする半導体装置。
【請求項２】
半導体基板と、前記半導体基板の素子領域を取り囲む素子分離絶縁層と、前記素子領域上に形成される絶縁膜と、前記絶縁膜上に形成される導電膜とを具備し、前記素子領域の全体、前記絶縁膜及び前記導電膜によりキャパシタを構成し、前記素子領域は、複数の辺及び複数の角を有するリング形状を有し、前記導電膜は、前記リング形状の内側の互いに隣接する二つの辺を覆い、かつ、前記リング形状の内側の互いに隣接する二つの辺の交点である角を覆わないことを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、素子分離領域と素子領域に跨って配置される導電膜を備え、かつ、素子領域で、半導体基板、絶縁層、導電膜からなるキャパシタ構造を有するような半導体装置に関し、特に、ＭＯＳＦＥＴやＭＯＳキャパシタに使用されるものである。
【０００２】
【従来の技術】
・  例１
図３１は、従来のＭＯＳキャパシタのレイアウトの一例を示している。図３２は、図３１のＡ−Ａ’線に沿う断面図である。
【０００３】
シリコン基板１１上には、ＳＴＩ（Shallow Trench Isolation）構造の素子分離絶縁膜１２が形成される。素子分離絶縁膜１２は、素子分離領域となり、素子領域を取り囲んでいる。素子領域は、四角形のレイアウトを有しており、四つの辺と四つの角を有している。
【０００４】
素子領域におけるシリコン基板１１内には、シリコン基板１１の導電型と同じ導電型を有し、かつ、シリコン基板１１の不純物濃度よりも高い不純物濃度を有する拡散層１３が形成される。拡散層１３には、シリコン基板１１の電位を設定するために設けられる配線１４が接続される。
【０００５】
素子領域におけるシリコン基板１１上には、シリコン酸化膜１５が形成される。また、素子分離絶縁膜１２上及びシリコン酸化膜１５上には、導電膜１６が形成される。導電膜１６は、金属や、不純物を含む半導体などから構成される。導電膜１６は、素子分離領域と素子領域に跨って配置され、素子領域では、シリコン基板１１、シリコン酸化膜１５、導電膜１６からなるキャパシタ構造が形成される。また、導電膜１６は、素子領域の三つの辺Ｃと二つの角Ｂを覆っている。
【０００６】
導電膜１６上には、層間絶縁膜（ＴＥＯＳ膜、ＢＰＳＧ膜など）１７が形成される。層間絶縁膜１７上には、配線１４，１８が形成される。配線１４は、コンタクトホール１９を経由して拡散層１３に接続され、配線１８は、コンタクトホール２０を経由して導電膜１６に接続される。
【０００７】
上記構造を有するＭＯＳキャパシタでは、導電膜１６は、素子領域の三つの辺Ｃと二つの角Ｂを覆っている。これは、導電膜１６のパターニング時に合せずれが生じても、最大のキャパシタ面積を確保するためである。
【０００８】
しかし、このような構造では、シリコン基板１１と導電膜１６の間に電圧を加えた場合、図３１の平面で見たときは、導電膜１６に覆われた素子領域の辺Ｃ及び角Ｂの部分、図３２の断面で見たときは、導電膜１６に覆われた素子領域の端Ｄの部分のシリコン酸化膜１５に電界が集中するという問題がある。特に、素子領域の角Ｂにおいては、この電界集中は、顕著に起こる。
【０００９】
素子領域の角Ｂで電界集中が顕著に起こる理由は、素子領域の角Ｂでは、平面的に見ても、また、断面的に見ても、素子領域の縁がテーパ状になっており、かつ、この角Ｂを導電膜１６が覆っているためである。この点については、製造方法の説明で詳述する。
【００１０】
また、素子領域の角Ｂにおいて、ＭＯＳキャパシタのキャパシタ絶縁膜（シリコン酸化膜１５）に電界が集中すると、その角Ｂの部分のキャパシタ絶縁膜の絶縁破壊が発生し易くなる。よって、この電界集中は、半導体装置の信頼性や製造歩留りの低下の原因となる。
【００１１】
以下、図３１及び図３２のＭＯＳキャパシタの製造方法について説明する。
【００１２】
まず、図３３に示すように、熱酸化により、シリコン基板１１上にバッファシリコン酸化膜２１を形成する。また、ＬＰＣＶＤ法により、バッファシリコン酸化膜２１上に、ＣＭＰ（chemical mechanical polishing ）時のマスク材として機能するシリコン窒化膜２２を形成する。
【００１３】
次に、図３４に示すように、フォトリソグラフィ工程により、シリコン窒化膜２２上に、素子分離領域と素子領域を区画するためのレジストパターンを形成し、かつ、このレジストパターンをマスクにして、異方性エッチング（ＲＩＥなど）により、シリコン窒化膜２２、バッファシリコン酸化膜２１及びシリコン基板１１を順次エッチングする。その結果、シリコン基板１１中には、素子分離領域となるトレンチ２３が形成される。この後、レジストパターンは、除去される。
【００１４】
次に、図３５及び図３６に示すように、ＬＰＣＶＤ法により、シリコン基板１１上の全面に、トレンチ２３を完全に満たすシリコン酸化膜を形成する。この後、ＣＭＰにより、シリコン窒化膜２２をストッパとする条件の下で、このシリコン酸化膜を研磨する。その結果、シリコン酸化膜は、トレンチ２３内のみに残存し、ＳＴＩ構造の素子分離絶縁膜１２が形成される。
【００１５】
次に、図３７及び図３８に示すように、ホット燐酸処理により、マスク材であるシリコン窒化膜２２を除去する。また、希弗酸処理により、バッファシリコン酸化膜２１を除去する。
【００１６】
ここで、バッファシリコン酸化膜２１を除去する際に、シリコン酸化膜から構成される素子分離絶縁膜１２の表面部分もエッチングされる。素子分離絶縁膜１２は、バッファシリコン酸化膜２１に比べて十分に厚いため、全て除去されることはないが、特に、平面で見た場合には、素子領域の角の部分、断面で見た場合には、素子領域の端Ｄの部分で素子分離絶縁膜１２が顕著にエッチングされ、この部分が剥き出しになる。
【００１７】
このような現象の発生は、素子分離絶縁膜１２の膜質（密度）に原因があると考えられている。即ち、トレンチ２３内にシリコン酸化膜を埋め込む際、ＣＶＤの堆積条件によっては、素子領域の角の部分のシリコン酸化膜の密度が他の部分よりも低くなることがある。一般に、希弗酸処理によるシリコン酸化膜のエッチング速度は、高密度の部分よりも低密度の部分の方が速くなるため、特に、素子領域の角の部分のシリコン酸化膜が顕著にエッチングされ、素子領域の角が露出し易くなる。
【００１８】
次に、図３９及び図４０に示すように、熱酸化により、素子領域におけるシリコン基板１１上にシリコン酸化膜１５を形成する。
【００１９】
また、図４１及び図４２に示すように、ＬＰＣＶＤ法により、素子分離絶縁膜１２上及びシリコン酸化膜１５上に、導電膜（多結晶シリコン膜など）１６を形成する。フォトリソグラフィによりレジストパターンを形成し、このレジストパターンをマスクにして、異方性エッチングにより導電膜１６をパターニングする。この後、レジストパターンは、剥離される。
【００２０】
ここで、導電膜１６は、素子領域の角をシリコン酸化膜１５を介して覆っている。このため、シリコン基板１１と導電膜１６の間に電圧を印加した場合、素子領域の角の部分のシリコン酸化膜１５に電界が集中し、絶縁破壊が起こり易い状態が生じる。
【００２１】
次に、図４３に示すように、イオン注入法により、シリコン基板１１の導電型と同じ導電型の不純物をシリコン基板１１中に注入し、拡散層１３を形成する。なお、導電膜１６が多結晶シリコン膜から構成される場合、このイオン注入により多結晶シリコン膜中に不純物が導入される。
【００２２】
この後、ＬＰＣＶＤ法により、シリコン基板１１上の全面に、導電膜１６を覆う層間絶縁膜（シリコン酸化膜など）１７を形成する。また、層間絶縁膜１７に、拡散層１３に達するコンタクトホール１９を形成した後、層間絶縁膜１７上及びコンタクトホール１９内に配線１４を形成する。
【００２３】
以上の工程により、図３１及び図３２のＭＯＳキャパシタが完成する。
【００２４】
このような製造方法により形成したＭＯＳキャパシタでは、特に、素子領域の角の部分のシリコン酸化膜に電界が集中し易く、このため、絶縁破壊が発生し、半導体装置の信頼性や歩留りが低下するという問題があった。
【００２５】
・  例２
図４４は、従来のＭＯＳキャパシタのレイアウトの他の例を示している。
【００２６】
このＭＯＳキャパシタのレイアウトは、上述の例１で説明したＭＯＳキャパシタのレイアウトに近似している。即ち、シリコン基板１１上には、素子分離絶縁膜（素子分離領域）１２が形成され、素子分離絶縁膜１２に取り囲まれた素子領域上には、導電膜１６が配置される。導電膜１６は、素子領域の三つの辺及び二つの角を覆っている。
【００２７】
図４５は、従来のＭＯＳＦＥＴのレイアウトの一例を示している。
【００２８】
シリコン基板１１上には、素子分離絶縁膜（素子分離領域）１２が形成され、素子分離絶縁膜１２に取り囲まれた素子領域上には、ゲート絶縁膜を介して導電膜（ゲート電極）１６が形成される。素子領域は、四角形状を有し、導電膜１６は、素子領域を跨ぐように、素子領域の対向する二つの辺に対して垂直方向に延びている。配線１４ａ，１４ｂは、コンタクトホール１９ａ，１９ｂを経由してソース／ドレイン拡散層に接続され、配線１８は、コンタクトホール２０を経由して導電膜１６に接続される。
【００２９】
図４６は、従来のＭＯＳＦＥＴのレイアウトの他の例を示している。
【００３０】
本例は、図４５の例と比べると、導電膜（ゲート電極）１６のレイアウトが大きく相違している。即ち、素子領域の角を覆うように導電膜１６を配置し、トランジスタの縮小化、小型化を図り、集積回路全体のレイアウトを縮小したものである。
【００３１】
図４４のＭＯＳキャパシタ及び図４６のＭＯＳＦＥＴでは、いずれも導電膜１６が素子領域の角を覆うようなレイアウトとなっている。このようなレイアウトは、素子領域の角の部分の絶縁膜（キャパシタ絶縁膜、ゲート絶縁膜）の電界集中により絶縁破壊を発生し易くするため、半導体装置の初期不良率を上昇させ、寿命を短くし、さらには、信頼性や歩留りを悪化させる。
【００３２】
以下、上述のようなレイアウトを採用する場合の素子分離方法に応じた特有の問題点について順次説明する。
【００３３】
i.  ＬＯＣＯＳ法による素子分離方法
まず、図４７に示すように、熱酸化により、シリコン基板１１上にバッファシリコン酸化膜２１を形成する。また、ＬＰＣＶＤ法により、バッファシリコン酸化膜２１上に、素子分離絶縁膜を形成するときのマスク材として機能するシリコン窒化膜２２を形成する。
【００３４】
また、フォトリソグラフィ工程により、シリコン窒化膜２２上に、素子分離領域と素子領域を区画するためのレジストパターン２４を形成し、かつ、このレジストパターン２４をマスクにして、異方性エッチング（ＲＩＥなど）により、シリコン窒化膜２２をエッチングする。
【００３５】
この後、レジストパターン２４が除去されると、図４８に示すように、シリコン窒化膜２２のパターンが形成される。
【００３６】
次に、図４９に示すように、熱酸化により、マスク材としてのシリコン窒化膜２２に覆われていない部分のシリコン基板１１の表面を酸化し、素子分離絶縁膜（フィールド酸化膜）１２を形成する。この後、シリコン窒化膜２２を除去し、さらに、ＮＨ4 Ｆなどのウェットエッチング液を用いてバッファシリコン酸化膜２１を除去すると、図５０に示すように、素子分離絶縁膜１２に取り囲まれた素子領域では、シリコン基板１１が剥き出しになる。
【００３７】
次に、図５１に示すように、熱酸化により、剥き出しになったシリコン基板１１上にシリコン酸化膜１５を形成する。
【００３８】
また、図５２に示すように、ＬＰＣＶＤ法により、素子分離絶縁膜１２上及びシリコン酸化膜１５上に導電膜（例えば、多結晶シリコン膜）１６を形成する。導電膜１６が多結晶シリコン膜から構成される場合、例えば、この多結晶シリコン膜には、ｎ型不純物であるリン（Ｐ）が導入される。
【００３９】
次に、図５３に示すように、フォトリソグラフィ工程により、導電膜１６上にレジストパターンを形成し、かつ、このレジストパターンをマスクにして、異方性エッチング（ＲＩＥなど）により導電膜１６をパターニングする。この後、レジストパターンを除去し、イオン注入法により拡散層１３を形成する。
【００４０】
ＬＯＣＯＳ法による素子分離方法の問題点は、例えば、ＭＯＳＦＥＴのゲート絶縁膜となるシリコン酸化膜１５を形成するに当たって、図５４に示すように、素子領域の端部（辺及び角）のシリコン酸化膜１５が、その中央部のシリコン酸化膜１５よりも薄くなってしまう点にある。
【００４１】
この現象は、シリコン酸化膜（熱酸化膜）１５が、剥き出しになったシリコン基板１１（素子領域）上に選択的に形成されることに起因している。即ち、シリコン基板１１の熱酸化では、熱酸化膜の体積膨張が生じるため、素子領域の端部には、この体積膨張によるストレスが集中し、酸化速度が遅くなる。特に、素子領域の角では、大きなストレスが集中するため、シリコン酸化膜１５の薄膜化が顕著となる。
【００４２】
また、このような事情により、素子領域の角のシリコン酸化膜１５の膜質は悪く、欠陥密度も多くなっている。
【００４３】
よって、素子領域の角を覆うように導電膜１６を形成すると、シリコン基板１１と導電膜１６の間に電圧を印加した場合に、素子領域の角の部分の薄いシリコン酸化膜１５に電界が集中してリーク電流が発生し易くなる。また、このリーク電流は、半導体装置の初期不良率を上昇させ、寿命を短くし、さらには、信頼性や歩留りを悪化させる。
【００４４】
ii. トレンチ素子分離方法（ＳＴＩ）Ｉ
トレンチ素子分離方法は、素子の高集積化及びシリコン基板上の平坦化に優れており、近年における素子分離の主流になりつつある。
【００４５】
まず、図５５に示すように、熱酸化により、シリコン基板１１上にバッファシリコン酸化膜２１を形成する。また、ＬＰＣＶＤ法により、バッファシリコン酸化膜２１上に、ＣＭＰ時のマスク材として機能するシリコン窒化膜２２を形成する。フォトリソグラフィ工程により、シリコン窒化膜２２上に、素子分離領域と素子領域を区画するためのレジストパターン２４を形成し、かつ、このレジストパターン２４をマスクにして、ＲＩＥにより、シリコン窒化膜２２、バッファシリコン酸化膜２１及びシリコン基板１１を順次エッチングする。
【００４６】
この後、レジストパターン２４を除去すると、図５６に示すように、シリコン基板１１中には、素子分離領域となるトレンチ２３が形成される。
【００４７】
次に、図５７に示すように、ＬＰＣＶＤ法又はプラズマＣＶＤ法により、シリコン基板１１上の全面に、トレンチ２３を完全に満たすシリコン酸化膜１２’を形成する。
【００４８】
この後、ＣＭＰにより、シリコン窒化膜２２をストッパとする条件の下で、シリコン酸化膜１２’を研磨すると、図５８に示すように、シリコン酸化膜１２’は、トレンチ２３内のみに残存し、ＳＴＩ構造の素子分離絶縁膜１２が形成される。
【００４９】
そして、例えば、ＲＩＥ、ＣＤＥ（chemical Dry Etching）、ホット燐酸処理などの手法により、マスク材であるシリコン窒化膜２２を除去する。また、例えば、ＨＦ、ＮＨ4 Ｆなどを用いて、バッファシリコン酸化膜２１を除去する。この時、素子分離絶縁膜１２については、図５９に示すように、その表面がシリコン基板１１の表面とほぼ同じになる程度までエッチングする。
【００５０】
次に、図６０に示すように、熱酸化により、素子領域におけるシリコン基板１１上にシリコン酸化膜１５を形成する。
【００５１】
また、図６１に示すように、ＬＰＣＶＤ法により、素子分離絶縁膜１２上及びシリコン酸化膜１５上に、導電膜（多結晶シリコン膜など）１６を形成する。フォトリソグラフィによりレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより、導電膜１６をパターニングする。この後、レジストパターンは、剥離される。
【００５２】
トレンチ素子分離方法における問題点は、バッファシリコン酸化膜２１を除去する際に、素子分離絶縁膜（シリコン酸化膜）１２の表面がシリコン基板１１の表面よりも低くなる場合がある点にある。この場合、特に、素子領域の角を覆うように導電膜１６を形成すると、シリコン基板１１と導電膜１６の間に電圧を印加した場合、素子領域の角の部分のシリコン酸化膜１５に電界が集中し、絶縁破壊が起こり易い状態が生じる。
【００５３】
よって、このような製造方法により形成したＭＯＳキャパシタ及びＭＯＳＦＥＴでは、信頼性や歩留りが低下するという問題があった。
【００５４】
iii.トレンチ素子分離方法（ＳＴＩ）ＩＩ
このトレンチ素子分離方法は、例えば、ＭＯＳＦＥＴのゲート絶縁膜を形成した後に素子分離絶縁膜を形成する点に特徴を有する。
【００５５】
まず、図６２に示すように、熱酸化により、シリコン基板１１上にシリコン酸化膜（ゲート絶縁膜）１５を形成する。また、ＬＰＣＶＤ法により、シリコン酸化膜１５上に、導電膜（例えば、多結晶シリコン膜）１６Ａ及びＣＭＰ時のマスク材として機能するシリコン窒化膜２２を形成する。フォトリソグラフィ工程により、シリコン窒化膜２２上に、素子分離領域と素子領域を区画するためのレジストパターン２４を形成し、かつ、このレジストパターン２４をマスクにして、ＲＩＥにより、シリコン窒化膜２２、導電膜１６Ａ、シリコン酸化膜１５及びシリコン基板１１を順次エッチングする。
【００５６】
この後、レジストパターン２４を除去すると、図６３に示すように、シリコン基板１１中には、素子分離領域となるトレンチ２３が形成される。
【００５７】
次に、図６４に示すように、ＬＰＣＶＤ法又はプラズマＣＶＤ法により、シリコン基板１１上の全面に、トレンチ２３を完全に満たすシリコン酸化膜１２’を形成する。
【００５８】
この後、ＣＭＰにより、シリコン窒化膜２２をストッパとする条件の下で、シリコン酸化膜１２’を研磨すると、図６５に示すように、シリコン酸化膜１２’は、トレンチ２３内のみに残存し、ＳＴＩ構造の素子分離絶縁膜１２が形成される。
【００５９】
次に、図６６に示すように、例えば、ＨＦ、ＮＨ4 Ｆなどを用いて、素子分離絶縁膜１２をエッチングし、素子分離絶縁膜１２の表面を導電膜１６Ａの表面に近づける。これにより、素子分離絶縁膜１２と導電膜１６Ａの段差を緩和し、後に行われる導電膜（ゲート電極）の加工に際して、十分な加工マージンを確保できるようにする。
【００６０】
この後、例えば、ＲＩＥ、ＣＤＥ、ホット燐酸処理などの手法により、マスク材であるシリコン窒化膜２２を除去すると、図６７に示すような構造を得ることができる。
【００６１】
次に、図６８に示すように、導電膜１６Ａの表面に存在する自然酸化膜を除去した後、ＬＰＣＶＤ法により、導電膜１６Ａに積み重ねるようにして、導電膜（多結晶シリコン膜など）１６Ｂを形成する。また、フォトリソグラフィによりレジストパターンを形成し、このレジストパターンをマスクにして、ＲＩＥにより導電膜（ゲート電極）１６Ｂをパターニングする。この後、レジストパターンは、剥離される。
【００６２】
このトレンチ素子分離方法における問題点は、例えば、ＨＦ、ＮＨ4 Ｆなどを用いて、素子分離絶縁膜１２の表面をエッチングする際、素子分離絶縁膜１２とシリコン窒化膜２２の密着性が悪いと、素子分離絶縁膜１２とシリコン窒化膜２２の界面に沿ってエッチングが進行し、シリコン酸化膜（ゲート絶縁膜）１５がエッチングされてしまう点にある。
【００６３】
特に、素子領域の角の部分では、形状が不安定になり易いため、このような現象が発生し易くなっている。よって、素子領域の角を覆うように導電膜１６Ａ，１６Ｂが形成されていると、シリコン基板１１と導電膜１６Ａ，１６Ｂの間に電圧を印加した場合に絶縁破壊が発生したり、また、半導体装置の初期不良の発生頻度を高め、寿命を短くするなどの問題があった。
【００６４】
【発明が解決しようとする課題】
本発明は、上記欠点を解決すべくなされたもので、その目的は、素子分離領域と素子領域に跨って配置される導電膜を備え、かつ、素子領域で、半導体基板、絶縁層、導電膜からなるキャパシタ構造を有するような半導体装置、例えば、ＭＯＳＦＥＴやＭＯＳキャパシタに関して、絶縁破壊を防ぎ、信頼性及び歩留りの向上を図る点にある。
【００６５】
【課題を解決するための手段】
上記目的を達成するため、本発明の半導体装置は、素子領域と、前記素子領域を取り囲む素子分離領域と、前記素子領域上に形成される絶縁膜と、前記絶縁膜上に形成される導電膜とを備え、前記素子領域は、複数の辺及び複数の角を有する多角形を有し、前記導電膜は、前記素子領域の互いに隣接する二つの辺を覆い、かつ、前記素子領域の互いに隣接する二つの辺の交点である角を覆わないようなレイアウトを有している。
【００６６】
本発明の半導体装置は、素子領域と、前記素子領域を取り囲む素子分離領域と、前記素子領域上に形成される絶縁膜と、前記絶縁膜上に形成される導電膜とを備え、前記素子領域は、複数の辺及び複数の角を有するリング形状を有し、前記導電膜は、前記リング形状の内側の互いに隣接する二つの辺を覆い、かつ、前記リング形状の内側の互いに隣接する二つの辺の交点である角を覆わないようなレイアウトを有している。
【００６７】
前記素子分離領域は、ＬＯＣＯＳ構造又はＳＴＩ構造を有する。前記導電膜は、ＭＯＳキャパシタの電極又はＭＯＳＦＥＴのゲート電極である。
【００６８】
本発明の半導体装置は、素子分離領域に取り囲まれた素子領域上に絶縁膜を介して形成される導電膜を備え、前記素子領域が複数の辺及び複数の角を有する多角形を有する場合に前記導電膜が前記素子領域の互いに隣接する二つの辺を覆い、前記素子領域が複数の辺及び複数の角を有するリング形状を有する場合に前記導電膜が前記リング形状の内側の互いに隣接する二つの辺を覆うような半導体素子を複数個有し、前記絶縁膜に電圧が印加されるような半導体集積回路において、前記半導体集積回路を構成する全ての前記半導体素子に関して、前記導電膜は、前記素子領域の互いに隣接する二つの辺の交点である角及び前記リング形状の内側の互いに隣接する二つの辺の交点である角を覆わないようなレイアウトを有している。
【００６９】
【発明の実施の形態】
以下、図面を参照しながら、本発明の半導体装置について詳細に説明する。
【００７０】
図１は、本発明の第１実施の形態に関わるＭＯＳキャパシタのレイアウトを示している。図２は、図１のＡ−Ａ’線に沿う断面図である。
【００７１】
シリコン基板１１上には、ＳＴＩ構造の素子分離絶縁膜１２が形成される。素子分離絶縁膜１２は、素子分離領域となり、素子領域を取り囲んでいる。素子領域は、複数の辺と複数の角を有するレイアウト、例えば、四角形のレイアウトを有している。
【００７２】
素子領域におけるシリコン基板１１内には、シリコン基板１１の導電型と同じ導電型を有し、かつ、シリコン基板１１の不純物濃度よりも高い不純物濃度を有する拡散層１３が形成される。拡散層１３には、シリコン基板１１の電位を設定するために設けられる配線１４が接続される。
【００７３】
本例では、図示する素子領域に対して拡散層１３及び配線１４を設けているが、図示しない他の領域（素子領域を含む）において基板電位設定用の拡散層及び配線を設ける場合には、図示する素子領域に対して拡散層１３及び配線１４を設けなくてもよい。
【００７４】
素子領域におけるシリコン基板１１上には、シリコン酸化膜１５が形成される。また、素子分離絶縁膜１２上及びシリコン酸化膜１５上には、導電膜１６が形成される。導電膜１６は、金属や、不純物を含む半導体などから構成される。導電膜１６は、素子分離領域と素子領域に跨って配置され、素子領域では、シリコン基板１１、シリコン酸化膜１５、導電膜１６からなるキャパシタ構造が形成される。
【００７５】
ここで、導電膜１６は、素子領域の三つの辺Ｓ１，Ｓ２，Ｓ３を覆い、かつ、素子領域の全ての角を避けるようなレイアウトを有している。特に、拡散層１３が設けられない側の素子領域の角Ｃ１，Ｃ２については、従来、導電膜１６に覆われていたが、本発明では、導電膜１６に覆われていない。
【００７６】
導電膜１６上には、層間絶縁膜（ＴＥＯＳ膜、ＢＰＳＧ膜など）１７が形成される。層間絶縁膜１７上には、配線１４，１８が形成される。配線１４は、コンタクトホール１９を経由して拡散層１３に接続され、配線１８は、コンタクトホール２０を経由して導電膜１６に接続される。
【００７７】
上記構造を有するＭＯＳキャパシタでは、導電膜１６が、素子領域の全ての角を覆わないようなレイアウトを有している。よって、素子領域の角の部分のシリコン酸化膜が薄くなったり、又はその膜質が悪くなっても、電界集中による絶縁破壊が生じることがない。よって、本発明のレイアウトによれば、ＭＯＳキャパシタの信頼性や製造歩留りの向上を図ることができる。
【００７８】
以下、図１及び図２のＭＯＳキャパシタの製造方法について説明する。
【００７９】
まず、図３に示すように、熱酸化により、シリコン基板１１上にバッファシリコン酸化膜２１を形成する。また、ＬＰＣＶＤ法により、バッファシリコン酸化膜２１上に、ＣＭＰ時のマスク材として機能するシリコン窒化膜２２を形成する。なお、マスク材としては、シリコン窒化膜の他、シリコン酸化膜とシリコン窒化膜の積層膜を用いることもできる。
【００８０】
次に、図４に示すように、フォトリソグラフィ工程により、シリコン窒化膜２２上に、素子分離領域と素子領域を区画するためのレジストパターンを形成し、かつ、このレジストパターンをマスクにして、異方性エッチング（ＲＩＥなど）により、シリコン窒化膜２２、バッファシリコン酸化膜２１及びシリコン基板１１を順次エッチングする。その結果、シリコン基板１１中には、素子分離領域となるトレンチ２３が形成される。この後、レジストパターンは、除去される。
【００８１】
次に、図５に示すように、ＬＰＣＶＤ法又はプラズマＣＶＤ法により、シリコン基板１１上の全面に、トレンチ２３を完全に満たすシリコン酸化膜を形成する。この後、ＣＭＰにより、シリコン窒化膜２２をストッパとする条件の下で、このシリコン酸化膜を研磨する。その結果、シリコン酸化膜は、トレンチ２３内のみに残存し、ＳＴＩ構造の素子分離絶縁膜１２が形成される。
【００８２】
この後、例えば、ＲＩＥ、ＣＤＥ、ホット燐酸処理などの手法を用いて、マスク材であるシリコン窒化膜２２を除去する。また、例えば、ＨＦ、ＮＨ4 Ｆなどを用いたウェットエッチング、ＲＩＥなどのドライエッチングなどにより、バッファシリコン酸化膜２１を除去する。
【００８３】
ここで、バッファシリコン酸化膜２１を除去する際に、図６に示すように、シリコン酸化膜から構成される素子分離絶縁膜１２の表面部分もエッチングされる。素子分離絶縁膜１２は、バッファシリコン酸化膜に比べて十分に厚いため、全て除去されることはないが、特に、素子領域の角の部分の素子分離絶縁膜１２が顕著にエッチングされるため、素子領域の角の部分のシリコン基板１１が剥き出しになる。
【００８４】
次に、図７に示すように、熱酸化により、素子領域におけるシリコン基板１１上にシリコン酸化膜１５を形成する。
【００８５】
次に、図８に示すように、ＬＰＣＶＤ法により、素子分離絶縁膜１２上及びシリコン酸化膜１５上に、導電膜（多結晶シリコン膜など）１６を形成する。フォトリソグラフィによりレジストパターンを形成し、このレジストパターンをマスクにして、異方性エッチングにより導電膜１６をパターニングする。この後、レジストパターンは、剥離される。
【００８６】
ここで、導電膜１６は、素子領域の角を全て避けるようなレイアウトとなるようにエッチングされる。このため、シリコン基板１１と導電膜１６の間に電圧を印加した場合であっても、素子領域の角の部分のシリコン酸化膜１５に電界が集中することがなく、絶縁破壊も起こらなくなる。
【００８７】
この後、図１及び図２に示すように、イオン注入法により、シリコン基板１１の導電型と同じ導電型の不純物をシリコン基板１１中に注入し、拡散層１３を形成する。また、ＬＰＣＶＤ法により、シリコン基板１１上の全面に、導電膜１６を覆う層間絶縁膜１７を形成する。また、層間絶縁膜１７に、拡散層１３に達するコンタクトホール１９を形成した後、層間絶縁膜１７上及びコンタクトホール１９内に配線１４を形成する。
【００８８】
以上の工程により、図１及び図２のＭＯＳキャパシタが完成する。
【００８９】
このような製造方法により形成したＭＯＳキャパシタでは、素子領域の全ての角が導電膜１６に覆われていないため、絶縁破壊が発生することはなく、半導体装置の信頼性や歩留りの向上が達成できる。
【００９０】
図９乃至図１１は、本発明の第２乃至第４実施の形態に関わるＭＯＳキャパシタのレイアウトを示している。
【００９１】
これら実施の形態に関わるＭＯＳキャパシタは、上述の第１実施の形態に関わるＭＯＳキャパシタと比べると、導電膜１６のパターンが相違している点に特徴を有する。
【００９２】
図９の例では、導電膜１６は、互いに隣接する素子領域の二つの辺Ｓ１，Ｓ２を覆い、かつ、二つの辺Ｓ１，Ｓ２の交点である素子領域の角Ｃ１を覆わないようなレイアウトを有している。即ち、導電膜１６は、素子領域の全ての角を避けるように配置されている。
【００９３】
図１０の例では、導電膜１６は、素子領域の三つの辺Ｓ１，Ｓ２，Ｓ３を覆い、かつ、辺Ｓ１，Ｓ２の交点である素子領域の角Ｃ１及び辺Ｓ２，Ｓ３の交点である素子領域の角Ｃ２上に開口を有するようなレイアウトを有している。本例でも、導電膜１６は、素子領域の全ての角を避けるように配置されている。
【００９４】
図１１の例では、導電膜１６は、素子領域の三つの辺Ｓ１，Ｓ２，Ｓ３を覆い、かつ、辺Ｓ１，Ｓ２の交点である素子領域の角Ｃ１及び辺Ｓ２，Ｓ３の交点である素子領域の角Ｃ２を覆わないようなレイアウトを有している。本例では、素子領域の角Ｃ１，Ｃ２の部分において、導電膜１６の縁のラインと素子領域の辺Ｓ１，Ｓ２，Ｓ３により三角形が形成される。
【００９５】
上記構造を有するＭＯＳキャパシタにおいても、導電膜１６は、素子領域の全ての角を覆わないようなレイアウトを有している。よって、素子領域の角の部分のシリコン酸化膜が薄くなったり、又はその膜質が悪くなっても、電界集中による絶縁破壊が生じることがなく、ＭＯＳキャパシタの信頼性や製造歩留りの向上を図ることができる。
【００９６】
図１２乃至図１５は、本発明の第５乃至第８実施の形態に関わるＭＯＳキャパシタのレイアウトを示している。
【００９７】
これら実施の形態に関わるＭＯＳキャパシタは、上述の第１実施の形態に関わるＭＯＳキャパシタと比べると、導電膜１６のパターンが相違すると共に、シリコン基板に対するコンタクト部が存在しない点に特徴を有する。
【００９８】
図１２の例では、導電膜１６は、素子領域の四つの辺Ｓ１〜Ｓ４を覆い、かつ、四つの角Ｃ１〜Ｃ４を覆わないようなレイアウトを有している。即ち、導電膜１６は、素子領域の全ての角を避けるように配置されている。
【００９９】
図１３の例では、導電膜１６は、素子領域の四つの辺Ｓ１〜Ｓ４を覆い、かつ、四つの角Ｃ１〜Ｃ４上に開口を有するようなレイアウトを有している。各開口は、四角形を有している。本例でも、導電膜１６は、素子領域の全ての角を避けるように配置されている。
【０１００】
図１４の例では、導電膜１６は、素子領域の四つの辺Ｓ１〜Ｓ４を覆い、かつ、四つの角Ｃ１〜Ｃ４を覆わないようなレイアウトを有している。素子領域の四つの角Ｃ１〜Ｃ４に近接する導電膜１６の縁のラインは、円弧状又は曲線となっている。
【０１０１】
図１５の例では、導電膜１６は、素子領域の四つの辺Ｓ１〜Ｓ４を覆い、かつ、四つの角Ｃ１〜Ｃ４上に開口を有するようなレイアウトを有している。本例では、導電膜１６の開口は、円形を有している。
【０１０２】
上記構造を有するＭＯＳキャパシタにおいては、シリコン基板に対するコンタクト部を設けていないため、ＭＯＳキャパシタのキャパシタ面積を、素子領域の大きさに等しくなる程度に大きくすることができる。なお、シリコン基板に対するコンタクト部は、図示する素子領域以外の他の領域に設けられる。
【０１０３】
また、導電膜１６は、素子領域の全ての角を覆わないようなレイアウトを有しているため、キャパシタ絶縁膜の絶縁破壊が生じることがなく、ＭＯＳキャパシタの信頼性や製造歩留りの向上を図ることができる。
【０１０４】
図１６は、本発明の第９実施の形態に関わるＭＯＳキャパシタのレイアウトを示している。
【０１０５】
この実施の形態に関わるＭＯＳキャパシタでは、導電膜１６は、素子領域の四つの辺Ｓ１〜Ｓ４を覆い、かつ、素子領域の全ての角を避けるようなレイアウトを有している。また、素子領域の中央部では、導電膜１６に開口が設けられ、かつ、この開口内にシリコン基板に対するコンタクト部１９が配置されている。
【０１０６】
このような構成によれば、素子領域におけるシリコン基板の電位を安定させることができる。また、導電膜１６が素子領域の全ての角を覆わないレイアウトを有しているため、ＭＯＳキャパシタの信頼性や製造歩留りの向上を図ることができる。
【０１０７】
図１７は、本発明の第１０実施の形態に関わるＭＯＳキャパシタのレイアウトを示している。
【０１０８】
上述の第１乃至第９実施の形態では、素子領域が四角形であることを前提としてきたが、素子領域は、四角形以外の形状でもよい。つまり、本実施の形態は、素子領域が四角形でない場合の導電膜１６のレイアウトに関する。
【０１０９】
本例では、素子領域が複雑な形を有しているが、導電膜１６は、素子領域の全ての角を避けるようなレイアウトを有している。また、導電膜１６の両端側には、シリコン基板に対するコンタクト部２５，２６が設けられている。本例のレイアウトは、ＭＯＳＦＥＴに適用することもできる。例えば、導電膜１６をゲート電極として用い、コンタクト部２５をソース（又はドレイン）に対するコンタクト部とし、コンタクト部２６をドレイン（又はソース）に対するコンタクト部とすればよい。
【０１１０】
なお、素子領域の角Ｃ１は、素子領域側が鈍角になっている。よって、この角部では、電界集中が顕著に起こることはない。しかし、素子領域の角Ｃ１では、素子分離絶縁膜１２の密度が低く、バッファシリコン酸化膜のエッチング時に素子分離絶縁膜１２がエッチングされ、シリコン基板が露出する場合がある。
【０１１１】
よって、素子領域の角Ｃ１上を導電膜１６により覆わないことも、信頼性や歩留りの向上に有効である。
【０１１２】
図１８は、本発明の第１１実施の形態に関わる半導体装置のレイアウトを示している。
【０１１３】
シリコン基板１１上には、格子状の素子分離絶縁膜（素子分離領域）１２が形成されている。素子分離絶縁膜１２に取り囲まれた四角形の領域は、素子領域となり、行列状に配置されている。シリコン基板１１上及び素子分離絶縁膜１２上には、格子状の導電膜１６が形成されている。導電膜１６は、ＭＯＳキャパシタの電極、ＭＯＳＦＥＴのゲート電極や、配線などとして用いられる。
【０１１４】
導電膜１６に取り囲まれた領域、即ち、導電膜１６の開口部は、素子領域の全ての角を含むように配置されている。よって、素子領域の全ての角は、導電膜１６に覆われることがない。
【０１１５】
このような導電膜１６のレイアウトは、通常のフォトリソグラフィ及びＲＩＥなどのドライエッチングにより実現できる。
【０１１６】
素子領域の大きさやピッチが小さくなるに従い、導電膜１６のパターニング時に、導電膜１６のパターン崩れ及びエッチング残さが発生するが、素子領域の全ての角を避けるような導電膜１６のレイアウトにすることで、素子領域の角の部分におけるシリコン基板１１と導電膜１６の短絡を防止できる。
【０１１７】
図１９は、本発明の第１２実施の形態に関わる半導体装置のレイアウトを示している。
【０１１８】
シリコン基板１１上には、格子状の素子分離絶縁膜（素子分離領域）１２が形成されている。素子分離絶縁膜１２に取り囲まれた四角形の領域は、素子領域となり、行列状に配置されている。素子分離絶縁膜１２上には、素子分離絶縁膜１２と同様のレイアウトの格子状の導電膜１６が形成されている。導電膜１６は、配線（ダミー配線を含む）として用いられる。
【０１１９】
導電膜１６に取り囲まれた領域、即ち、導電膜１６の開口部は、素子領域よりも一回り大きく、素子領域の全体を含むように配置されている。よって、素子領域の全ての角は、導電膜１６に覆われることがない。
【０１２０】
このように、素子領域の全ての角を避けるような導電膜１６のレイアウトにすることで、素子領域の角の部分におけるシリコン基板１１と導電膜１６の短絡を防止できる。
【０１２１】
図２０乃至図２２は、本発明の第１３乃至１５実施の形態に関わる半導体装置のレイアウトを示している。
【０１２２】
シリコン基板１１上には、素子分離絶縁膜（素子分離領域）１２が形成されている。素子分離絶縁膜１２に取り囲まれた領域は、素子領域となっている。シリコン基板１１上及び素子分離絶縁膜１２上には、導電膜１６が形成されている。導電膜１６は、ＭＯＳキャパシタの電極や、ＭＯＳＦＥＴのゲート電極などとして用いられる。
【０１２３】
いずれの例においても、素子領域の全ての角は、導電膜１６に覆われることがない。このように、素子領域の全ての角を避けるように、導電膜１６のレイアウトを設定することで、素子領域の角の部分における絶縁破壊を防止し、信頼性や歩留りの向上を図ることができる。
【０１２４】
図２３乃至図２８は、本発明の第１６乃至第２１実施の形態に関わるＭＯＳキャパシタのレイアウトを示している。
【０１２５】
図２３の例では、導電膜１６は、素子領域の三つの辺Ｓ１，Ｓ２，Ｓ３を覆い、かつ、辺Ｓ１，Ｓ２の交点である素子領域の角Ｃ１及び辺Ｓ２，Ｓ３の交点である素子領域の角Ｃ２を覆わないレイアウトを有している。なお、１８は、導電膜１６に対するコンタクト部、１９は、シリコン基板１１に対するコンタクト部である。
【０１２６】
図２４の例では、導電膜１６は、素子領域の三つの辺Ｓ１，Ｓ２，Ｓ３を覆い、かつ、辺Ｓ１，Ｓ２の交点である素子領域の角Ｃ１及び辺Ｓ２，Ｓ３の交点である素子領域の角Ｃ２上に開口を有するようなレイアウトを有している。即ち、導電膜１６は、素子領域の全ての角を避けるように配置されている。
【０１２７】
図２５の例では、素子領域の角の部分での絶縁破壊を防止するため、その素子領域の角を切り落としている。さらに、角を切り落とすことにより、鈍角の部分Ｃ４，Ｃ５が形成されるが、この部分Ｃ４，Ｃ５上に開口を形成し、信頼性及び歩留りの向上を図っている。
【０１２８】
図２６の例は、図２５の例の変形例であり、鈍角の部分Ｃ４，Ｃ５上に開口を設けずに、導電膜１６のパターンを工夫することで、導電膜１６により鈍角の部分Ｃ４，Ｃ５が覆われないようにしている。これにより、ＭＯＳキャパシタの信頼性及び歩留りの向上を図っている。
【０１２９】
図２７の例は、素子領域がリング状であるものに関する。導電膜１６は、リング状の素子領域の全ての角を避けるようなレイアウトを有している。リング状の素子領域の内側の角については、その内側の角上に開口を設け、その内側の角上に導電膜１６が配置されないようにしている。リング状の素子領域の中央部に存在する素子分離絶縁膜１２上には、導電膜１６に対するコンタクト部１８が設けられている。
【０１３０】
図２８の例は、図２７の例の変形例であり、リング状の素子領域の内側の角の部分での絶縁破壊を防止するため、その素子領域の内側の角を切り落としている。さらに、角を切り落とすことにより、鈍角の部分が形成されるが、この鈍角の部分上に開口を形成し、信頼性及び歩留りの向上を図っている。
【０１３１】
図２９及び図３０は、本発明の第２２乃至第２３実施の形態に関わる半導体装置のレイアウトを示している。
【０１３２】
この半導体装置は、ＭＯＳキャパシタを前提としているが、シリコン基板１１に対する二つのコンタクト部１９をそれぞれ異なる配線に接続すれば、ＭＯＳＦＥＴとして機能させることもできる。
【０１３３】
図２９の例では、素子領域が凹形を有し、かつ、導電膜１６は、素子領域の全ての角を避けるようなレイアウトを有している。図３０は、図２９の変形例であり、素子領域の角の一部を切り落としたものである。
【０１３４】
本発明は、メモリＩＣ（ＤＲＡＭ、ＥＥＰＲＯＭ）、ロジックＩＣなどの全ての半導体装置、即ち、素子分離領域と素子領域に跨って配置される導電膜を備え、かつ、素子領域で、半導体基板、絶縁層、導電膜からなるキャパシタ構造を有する半導体装置に適用することができる。
【０１３５】
例えば、メモリＩＣにおいて、周辺回路を構成するＭＯＳＦＥＴやＭＯＳキャパシタに本発明を適用することができる。この場合、ゲート電極又はキャパシタ電極としての導電膜が素子領域の互いに隣接する二つの辺に跨っている全てのＭＯＳＦＥＴ及びＭＯＳキャパシタについて、互いに隣接する二つの辺の交点である角を導電膜により覆わないようにする。
【０１３６】
これにより、メモリＩＣの周辺回路を構成する全てのＭＯＳＦＥＴ及びＭＯＳキャパシタの絶縁破壊を防止でき、メモリＩＣの信頼性及び歩留りの向上を図ることができる。
【０１３７】
なお、絶縁膜に電圧が印加されることによる不都合を防止することのみを考えると、例えば、本発明のＭＯＳＦＥＴ及びＭＯＳキャパシタと同様の構成を有するが、シリコン基板と導電膜が同じ電位に設定されるようなダミー配線には本発明を適用する意義があまりない。但し、製造上の理由などから、本発明を適用しても全く構わない。
【０１３８】
【発明の効果】
以上、説明したように、本発明によれば、素子分離領域と素子領域に跨って配置される導電膜を備え、かつ、素子領域で、半導体基板、絶縁層、導電膜からなるキャパシタ構造を有する半導体装置において、導電膜が、素子領域の全ての角を覆わないようなレイアウトを有している。よって、素子領域の角の部分のシリコン酸化膜が薄くなったり、又はその膜質が悪くなっても、電界集中による絶縁破壊が生じることがなく、信頼性や製造歩留りの向上を図ることができる。
【図面の簡単な説明】
【図１】本発明の第１実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図２】図１のＡ−Ａ’線に沿う断面図。
【図３】図１のＭＯＳキャパシタの製造方法の一工程を示す図。
【図４】図１のＭＯＳキャパシタの製造方法の一工程を示す図。
【図５】図１のＭＯＳキャパシタの製造方法の一工程を示す図。
【図６】図１のＭＯＳキャパシタの製造方法の一工程を示す図。
【図７】図１のＭＯＳキャパシタの製造方法の一工程を示す図。
【図８】図１のＭＯＳキャパシタの製造方法の一工程を示す図。
【図９】本発明の第２実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図１０】本発明の第３実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図１１】本発明の第４実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図１２】本発明の第５実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図１３】本発明の第６実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図１４】本発明の第７実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図１５】本発明の第８実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図１６】本発明の第９実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図１７】本発明の第１０実施の形態に関わる半導体装置のレイアウトを示す図。
【図１８】本発明の第１１実施の形態に関わる半導体装置のレイアウトを示す図。
【図１９】本発明の第１２実施の形態に関わる半導体装置のレイアウトを示す図。
【図２０】本発明の第１３実施の形態に関わる半導体装置のレイアウトを示す図。
【図２１】本発明の第１４実施の形態に関わる半導体装置のレイアウトを示す図。
【図２２】本発明の第１５実施の形態に関わる半導体装置のレイアウトを示す図。
【図２３】本発明の第１６実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図２４】本発明の第１７実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図２５】本発明の第１８実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図２６】本発明の第１９実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図２７】本発明の第２０実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図２８】本発明の第２１実施の形態に関わるＭＯＳキャパシタのレイアウトを示す図。
【図２９】本発明の第２２実施の形態に関わる半導体装置のレイアウトを示す図。
【図３０】本発明の第２３実施の形態に関わる半導体装置のレイアウトを示す図。
【図３１】従来のＭＯＳキャパシタのレイアウトを示す図。
【図３２】図３１のＡ−Ａ’線に沿う断面図。
【図３３】図３１のＭＯＳキャパシタの製造方法の一工程を示す図。
【図３４】図３１のＭＯＳキャパシタの製造方法の一工程を示す図。
【図３５】図３１のＭＯＳキャパシタの製造方法の一工程を示す図。
【図３６】図３５の領域Ｅを拡大して示す図。
【図３７】図３１のＭＯＳキャパシタの製造方法の一工程を示す図。
【図３８】図３７の領域Ｆを拡大して示す図。
【図３９】図３１のＭＯＳキャパシタの製造方法の一工程を示す図。
【図４０】図３９の領域Ｇを拡大して示す図。
【図４１】図３１のＭＯＳキャパシタの製造方法の一工程を示す図。
【図４２】図４１の領域Ｈを拡大して示す図。
【図４３】図３１のＭＯＳキャパシタの製造方法の一工程を示す図。
【図４４】従来のＭＯＳキャパシタのレイアウトを示す図。
【図４５】従来のＭＯＳＦＥＴのレイアウトを示す図。
【図４６】従来のＭＯＳＦＥＴのレイアウトを示す図。
【図４７】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図４８】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図４９】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図５０】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図５１】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図５２】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図５３】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図５４】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図５５】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図５６】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図５７】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図５８】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図５９】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図６０】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図６１】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図６２】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図６３】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図６４】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図６５】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図６６】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図６７】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【図６８】図４４乃至図４６の半導体装置の製造方法の一工程を示す図。
【符号の説明】
１１                          ：シリコン基板、
１２                          ：素子分離絶縁膜、
１３                          ：拡散層、
１４，１８                    ：配線、
１５                          ：シリコン酸化膜、
１６                          ：導電膜、
１７                          ：層間絶縁膜、
１９，２０，２５，２６        ：コンタクト部、
２１                          ：バッファシリコン酸化膜、
２２                          ：シリコン窒化膜、
２３                          ：トレンチ、
２４                          ：レジスト膜。
【図１】
0003725708.tif 000002
【図２】
0003725708.tif 000003
【図３】
0003725708.tif 000004
【図４】
0003725708.tif 000005
【図５】
0003725708.tif 000006
【図６】
0003725708.tif 000007
【図７】
0003725708.tif 000008
【図８】
0003725708.tif 000009
【図９】
0003725708.tif 000010
【図１０】
0003725708.tif 000011
【図１１】
0003725708.tif 000012
【図１２】
0003725708.tif 000013
【図１３】
0003725708.tif 000014
【図１４】
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【図１５】
0003725708.tif 000016
【図１６】
0003725708.tif 000017
【図１７】
0003725708.tif 000018
【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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