(57)【特許請求の範囲】
【請求項１】
第１電圧が供給される第１端子と、出力ノードに接続される第２端子とを有する、第１スイッチング素子と、
前記出力ノードに接続される第１端子と、前記第１電圧よりも低い第２電圧が供給される第２端子とを有する、第２スイッチング素子と、
前記第１スイッチング素子の制御端子に第１制御信号を出力し、前記第２スイッチング素子の制御端子に第２制御信号を出力することにより、前記第１スイッチング素子と前記第２スイッチング素子のオン状態とオフ状態とを制御する制御回路であって、前記第２スイッチング素子をオフ状態からオン状態にする際には、前記出力ノードの電圧をモニターし、この出力ノードの電圧がローレベルになった場合に、前記第１スイッチング素子がオフ状態になったと判断して、前記第２スイッチング素子をオン状態にする、制御回路と、
を備えることを特徴とするＤＣ−ＤＣコンバータ制御回路。
【請求項２】
前記第１検出回路は、
一端が前記出力ノードに接続される、第１抵抗と、
前記第１抵抗の他端に接続される第１端子と、第３電圧が供給される制御端子とを有する、第３スイッチング素子と、
一端が前記第３スイッチング素子の第２端子に接続され、他端に第４電圧が供給される、第２抵抗と、
を備えることを特徴とする請求項１に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項３】
前記制御回路は、前記第１スイッチング素子をオフ状態からオン状態にする際には、前記第２スイッチング素子がオフ状態であることを検出した後に、前記第１スイッチング素子をオン状態にすることを特徴とする請求項１又は請求項２に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項４】
前記制御回路は、前記第２スイッチング素子の制御端子の電圧をモニターし、この制御端子の電圧の変化に基づいて、前記第２スイッチング素子がオフ状態であるかどうかを検出する、第２検出回路を備えることを特徴とする請求項３に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項５】
前記第２検出回路は、前記第２スイッチング素子の制御端子の電圧がローレベルになった場合に、前記第２スイッチング素子がオフ状態になったと判断することを特徴とする請求項４に記載のＤＣ−ＤＣコンバータ制御回路。
【請求項６】
第１電圧が供給される第１端子と、出力ノードに接続される第２端子とを有する、第１スイッチング素子と、
前記出力ノードに接続される第１端子と、前記第１電圧よりも低い第２電圧が供給される第２端子とを有する、第２スイッチング素子と、
前記出力ノードの電圧と、参照電圧とを比較して、この比較結果に基づいて第１制御信号を生成して出力する、フィードバック回路と、
第１制御信号が入力され、この第１制御信号に基づいて、前記第１スイッチング素子の制御端子に出力する第２制御信号と前記第２スイッチング素子の制御端子に出力する第３制御信号とを制御することにより、前記第１スイッチング素子と前記第２スイッチング素子のオン状態とオフ状態とを制御する制御回路であって、前記第２スイッチング素子をオフ状態からオン状態にする際には、前記出力ノードの電圧をモニターし、この出力ノードの電圧がローレベルになった場合に、前記第１スイッチング素子がオフ状態になったと判断して、前記第２スイッチング素子をオン状態にする、制御回路と、
を備えることを特徴とするＤＣ−ＤＣコンバータ。
【請求項７】
前記第１検出回路は、
一端が前記出力ノードに接続される、第１抵抗と、
前記第１抵抗の他端に接続される第１端子と、第３電圧が供給される制御端子とを有する、第３スイッチング素子と、
一端が前記第３スイッチング素子の第２端子に接続され、他端に第４電圧が供給される、第２抵抗と、
を備えることを特徴とする請求項６に記載のＤＣ−ＤＣコンバータ。
【請求項８】
前記制御回路は、前記第１スイッチング素子をオフ状態からオン状態にする際には、前記第２スイッチング素子がオフ状態であることを検出した後に、前記第１スイッチング素子をオン状態にすることを特徴とする請求項６又は請求項７に記載のＤＣ−ＤＣコンバータ。
【請求項９】
前記制御回路は、前記第２スイッチング素子の制御端子の電圧をモニターし、この制御端子の電圧の変化に基づいて、前記第２スイッチング素子がオフ状態であるかどうかを検出する、第２検出回路を備えることを特徴とする請求項８に記載のＤＣ−ＤＣコンバータ。
【請求項１０】
前記第２検出回路は、前記第２スイッチング素子の制御端子の電圧がローレベルになった場合に、前記第２スイッチング素子がオフ状態になったと判断することを特徴とする請求項９に記載のＤＣ−ＤＣコンバータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＣ−ＤＣコンバータ制御回路及びＤＣ−ＤＣコンバータに関し、特に、ハイサイドとローサイドとが同時にオン状態になるのを回避したＤＣ−ＤＣコンバータ制御回路及びＤＣ−ＤＣコンバータに関する。
【０００２】
【従来の技術】
図１は、従来のＤＣ−ＤＣコンバータ制御回路の回路構成を示す図である。この図１に示すように、ＤＣ−ＤＣコンバータ制御回路は、制御回路１０とトランジスタＱ１、Ｑ２とを備えて構成されている。
【０００３】
このＤＣ−ＤＣコンバータは、次のように動作する。まず、（１）入力制御信号ＩＮがローレベルである場合、ＮＡＮＤ回路ＮＤ１の出力はハイレベルである。このＮＡＮＤ回路ＮＤ１の出力は、ハイサイドのレベルシフト回路３０に入力される。ハイサイドのレベルシフト回路３０は、グランド電圧基準の信号を、ノードＬＸの電圧ＶＬＸ基準の信号に昇圧させる回路である。このため、レベルシフト回路３０への入力がハイレベルである場合には、レベルシフト回路３０は電圧ＶＬＸ基準に対してハイレベルの信号を出力する。
【０００４】
したがって、入力制御信号ＩＮがローレベルである場合、レベルシフト回路３０はハイレベルを出力し、トランジスタＱ１１はオフ状態になり、トランジスタＱ１２はオン状態になる。このため、ノードＨＯはローレベルであり、メインのスイッチング素子であるトランジスタＱ１はオフ状態である。
【０００５】
マスク時間設定回路４０は、入力制御信号ＩＮを所定時間だけ遅らせて、ＮＡＮＤ回路ＮＤ１とＮＯＲ回路ＮＲ１に出力する回路である。このため、入力制御信号ＩＮがローレベルの安定状態にある場合には、マスク時間設定回路４０はローレベルの信号を出力している。この結果、ＮＯＲ回路ＮＲ１は、ハイレベルの出力を、インバータ回路ＩＮＶ１に出力している。よって、レベルシフト回路３２への入力は、ローレベルとなる。
【０００６】
レベルシフト回路３２は、ハイサイドのレベルシフト回路３０とのマッチングをとるために設けられている回路であり、入力された信号をそのまま出力する回路である。このため、レベルシフト回路３２の出力はローレベルとなり、トランジスタＱ２１がオン状態となり、トランジスタＱ２２がオフ状態となる。この結果、ノードＬＯはハイレベルとなり、同期整流用のスイッチング素子であるトランジスタＱ２はオン状態である。よって、出力ノードは、トランジスタＱ２を介してグランドに接続され、出力電圧ＯＵＴ１は下降することとなる。出力電圧ＯＵＴ１が下降するので、インダクタンスＬ１と、キャパシタＣ１及び負荷Ｒ１との間の出力電圧ＯＵＴ２も、下降する。
【０００７】
（２）入力制御信号ＩＮがローレベルからハイレベルに変化した場合、ＮＯＲ回路ＮＲ１の出力はローレベルになり、インバータ回路ＩＮＶ１の出力はハイレベルになる。このため、ローサイドのレベルシフト回路３２の出力がハイレベルになり、トランジスタＱ２１がオフ状態となり、トランジスタＱ２２がオン状態となる。したがって、ノードＬＯがローレベルとなり、トランジスタＱ２がオフ状態となる。
【０００８】
一方、ＮＡＮＤ回路ＮＤ１は、マスク時間設定回路４０の出力がハイレベルになるまで、これまでと同様にハイレベルを出力する。したがって、トランジスタＱ１はオフ状態を維持する。そして、所定時間が経過した後、マスク時間設定回路４０の出力がローレベルからハイレベルに変化する。
【０００９】
この結果、ＮＡＮＤ回路ＮＤ１の出力がローレベルになり、レベルシフト回路３０の出力もローレベルになる。このため、トランジスタＱ１１がオン状態となり、トランジスタＱ１２がオフ状態となる。この結果、ノードＨＯがハイレベルになり、トランジスタＱ１がオン状態になる。これにより、出力ノードに、トランジスタＱ１を介して入力電圧ＶＩＮが供給され、出力電圧ＯＵＴ１、ＯＵＴ２が上昇する。
【００１０】
（３）入力制御信号ＩＮがハイレベルからローレベルに変化した場合、ＮＡＮＤ回路ＮＤ１の出力はハイレベルになる。このため、ハイサイドのレベルシフト回路３０の出力がハイレベルになり、トランジスタＱ１１がオフ状態となり、トランジスタＱ１２がオン状態となる。したがって、ノードＨＯがローレベルとなり、トランジスタＱ１がオフ状態となる。
【００１１】
一方、ＮＯＲ回路ＮＲ１は、マスク時間設定回路４０の出力がローレベルになるまで、これまでと同様にハイレベルを出力する。したがって、トランジスタＱ２はオフ状態を維持する。そして、所定時間が経過した後、マスク時間設定回路４０の出力がハイレベルからローレベルに変化する。
【００１２】
この結果、ＮＯＲ回路ＮＲ１の出力がハイレベルになり、インバータ回路ＩＮＶ１の出力がローレベルになる。レベルシフト回路３２の出力もローレベルになり、トランジスタＱ２１がオン状態となり、トランジスタＱ２２がオフ状態となる。この結果、ノードＬＯがハイレベルになり、トランジスタＱ２がオン状態になる。これにより、出力ノードがトランジスタＱ２を介してグランドに接続され、出力電圧ＯＵＴ１が下降する。
【００１３】
図２は、図１に示したＤＣ−ＤＣコンバータ制御回路の動作波形の一例を示す図である。この図２では、入力制御信号ＩＮがハイレベルからローレベルに変化し、その後、ローレベルからハイレベルに変化した場合における、ノードＬＯとノードＨＯのレベル変化を示している。
【００１４】
入力制御信号ＩＮがハイレベルからローレベルに変化する場合、トランジスタＱ１はオン状態からオフ状態になり、トランジスタＱ２はオフ状態からオン状態になる。この場合、トランジスタＱ１とトランジスタＱ２とが同時にオン状態になるのを回避するため、トランジスタＱ１がオフ状態になった後に、トランジスタＱ２がオン状態になる必要がある。このため、入力制御信号ＩＮがハイレベルからローベルになってから、各素子の動作に必要な遅延時間ｔｏｆｆだけ遅れて、ノードＨＯはハイレベルからローレベルになるが、ノードＬＯは、入力制御信号ＩＮがハイレベルからローベルになってから、マスク時間設定回路４０の遅延時間ｔｏｎだけ遅れて、ローレベルからハイレベルになる。
【００１５】
このことは、入力制御信号ＩＮがローレベルからハイレベルに変化する場合にも同様であり、トランジスタＱ２が遅延時間ｔｏｆｆだけ遅れてオフ状態になり、トランジスタＱ１が遅延時間ｔｏｎだけ遅れてオン状態になる。
【００１６】
このようなＤＣ−ＤＣコンバータ制御回路は、例えば、下記の特許文献１乃至特許文献３にも開示されている。
【００１７】
【特許文献１】
特開平９−１１７１３１号公報
【特許文献２】
特開平１１−３２４７７号公報
【特許文献３】
特開平１１−１８７６５１号公報
【００１８】
【発明が解決しようとする課題】
しかしながら、図１に示した回路では、マスク時間設定回路４０の遅延時間は、素子のばらつきを考慮して、十分なマージンを設ける必要がある。すなわち、トランジスタＱ１とトランジスタＱ２とが、同時にオン状態にならないように、マスク時間設定回路４０の遅延時間を、長めに設定しなければならない。
【００１９】
このため、入力制御信号ＩＮのハイレベル／ローレベルが変化してから、トランジスタＱ１又はトランジスタＱ２がオン状態になるまでの時間が長くなり、回路のレスポンスを悪化させるという問題がある。しかし、マスク時間設定回路４０の遅延時間を十分にとらないと、トランジスタＱ１とトランジスタＱ２とが同時にオンしてしまい、消費電力が増大し、最悪の場合には素子を破壊してしまう可能性が生じる。
【００２０】
そこで本発明は、前記課題に鑑みてなされたものであり、ＤＣ−ＤＣコンバータ制御回路及びＤＣ−ＤＣコンバータのレスポンス特性を向上させることを目的とする。
【００２１】
【課題を解決するための手段】
上記課題を解決するため、本発明に係るＤＣ−ＤＣコンバータ制御回路は、
第１電圧が供給される第１端子と、出力ノードに接続される第２端子とを有する、第１スイッチング素子と、
前記出力ノードに接続される第１端子と、前記第１電圧よりも低い第２電圧が供給される第２端子とを有する、第２スイッチング素子と、
前記第１スイッチング素子の制御端子に第１制御信号を出力し、前記第２スイッチング素子の制御端子に第２制御信号を出力することにより、前記第１スイッチング素子と前記第２スイッチング素子のオン状態とオフ状態とを制御する制御回路であって、前記第２スイッチング素子をオフ状態からオン状態にする際には、前記出力ノードの電圧をモニターし、この出力ノードの電圧がローレベルになった場合に、前記第１スイッチング素子がオフ状態になったと判断して、前記第２スイッチング素子をオン状態にする、制御回路と、
を備えることを特徴とする。
【００２２】
本発明に係るＤＣ−ＤＣコンバータは、
第１電圧が供給される第１端子と、出力ノードに接続される第２端子とを有する、第１スイッチング素子と、
前記出力ノードに接続される第１端子と、前記第１電圧よりも低い第２電圧が供給される第２端子とを有する、第２スイッチング素子と、
前記出力ノードの電圧と、参照電圧とを比較して、この比較結果に基づいて第１制御信号を生成して出力する、フィードバック回路と、
第１制御信号が入力され、この第１制御信号に基づいて、前記第１スイッチング素子の制御端子に出力する第２制御信号と前記第２スイッチング素子の制御端子に出力する第３制御信号とを制御することにより、前記第１スイッチング素子と前記第２スイッチング素子のオン状態とオフ状態とを制御する制御回路であって、前記第２スイッチング素子をオフ状態からオン状態にする際には、前記出力ノードの電圧をモニターし、この出力ノードの電圧がローレベルになった場合に、前記第１スイッチング素子がオフ状態になったと判断して、前記第２スイッチング素子をオン状態にする、制御回路と、
を備えることを特徴とする。
【００２３】
【発明の実施の形態】
本実施形態は、ローサイドのトランジスタとハイサイドのトランジスタとを有するＤＣ−ＤＣコンバータ制御回路におけるハイサイドのトランジスタのオン／オフ状態を検出し、ローサイドのトランジスタをオフ状態からオン状態にする際には、ハイサイドのトランジスタがオン状態からオフ状態になったことを検出してから、ローサイドのトランジスタをオン状態にするようにしたものである。より詳しくを、以下に説明する。
【００２４】
図３は、本実施形態に係るＤＣ−ＤＣコンバータ５０の概略的構成を示す図である。この図３に示すように、本実施形態に係るＤＣ−ＤＣコンバータ５０は、トランジスタＱ１、Ｑ２と、制御回路１００と、フィードバック回路１１０と、インダクタンスＬ１とキャパシタＣ１とを備えて構成されている。そして、インダクタンスＬ１とキャパシタＣ１との間には、負荷Ｒ１が接続されている。また、本実施形態においては、制御回路１００とトランジスタＱ１、Ｑ２とが１つのＩＣ６０として形成されており、このＩＣ６０の部分が、本実施形態におけるＤＣ−ＤＣコンバータ制御回路を構成している。
【００２５】
このＤＣ−ＤＣコンバータ５０の入力電圧ＶＩＮが、トランジスタＱ１に入力され、出力電圧ＯＵＴ２が出力される。入力電圧ＶＩＮをどのレベルに電圧シフトして出力電圧ＯＵＴ２として出力するかは、トランジスタＱ１とトランジスタＱ２のオン／オフ比によって定まる。すなわち、制御回路１００が、どの程度の割合でトランジスタＱ１とトランジスタＱ２をオン状態にするかで制御される。
【００２６】
具体的には、図４に示すように、出力電圧ＯＵＴ２は、トランジスタＱ１がオン状態で、トランジスタＱ２がオフ状態である場合には上昇し、逆に、トランジスタＱ１がオフ状態で、トランジスタＱ２がオン状態である場合には下降する。出力電圧ＯＵＴ２の電圧を、フィードバック回路１１０が取得して、参照電圧と比較する。そして、フィードバック回路１１０は、出力電圧ＯＵＴ２が参照電圧より高い場合は、ローレベルの入力制御信号ＩＮを制御回路１００に出力し、出力電圧ＯＵＴ２が参照電圧より低い場合は、ハイレベルの入力制御信号ＩＮを制御回路１００に出力する。制御回路１００は、この入力制御信号ＩＮのレベルに基づいて、トランジスタＱ１及びトランジスタＱ２のオン／オフを制御する。
【００２７】
すなわち、出力電圧ＯＵＴ２が参照電圧よりも高い場合には、制御回路１００は、トランジスタＱ１をオフ状態にし、トランジスタＱ２をオン状態にする。これとは逆に、出力電圧ＯＵＴ２が参照電圧よりも低い場合には、制御回路１００は、トランジスタＱ２をオフ状態にし、トランジスタＱ１をオン状態にする。このような動作を繰り返すことにより、出力電圧ＯＵＴ２の電圧が、参照電圧になるように制御する。
【００２８】
図５は、制御回路１００の回路構成を示す図である。この図５に示すように、本実施形態に係る制御回路１００は、インバータ回路ＩＮＶ２、ＩＮＶ３、ＩＮＶ４と、ＮＯＲ回路ＮＲ２、ＮＲ３と、レベルシフト回路１２０と、第１検出回路１３０と、第２検出回路１４０と、トランジスタＱ１１、Ｑ１２、Ｑ２１、Ｑ２２とを備えて構成されている。
【００２９】
本実施形態においては、トランジスタＱ１１はＰ型のＭＩＳＦＥＴにより構成されており、トランジスタＱ１２はＮ型のＭＩＳＦＥＴにより構成されており、トランジスタＱ２１はＰ型のＭＩＳＦＥＴにより構成されており、トランジスタＱ２２はＮ型のＭＩＳＦＥＴにより構成されている。
【００３０】
トランジスタＱ１１のソース端子には電圧ＢＳＴが供給されており、トランジスタＱ１１のドレイン端子は、トランジスタＱ１２のドレイン端子に接続されている。トランジスタＱ１２のソース端子はノードＬＸに接続されている。トランジスタＱ１２のドレイン端子は、ノードＨＯにも接続されている。トランジスタＱ１１とトランジスタＱ１２のゲート端子には、レベルシフト回路１２０からの出力信号が入力される。
【００３１】
一方、トランジスタＱ２１のソース端子には電圧ＶＤＤが供給されており、トランジスタＱ２１のドレイン端子は、トランジスタＱ２２のドレイン端子に接続されている。トランジスタＱ２２のソース端子はグランドに接続されている。トランジスタＱ２２のドレイン端子は、ノードＬＯにも接続されている。トランジスタＱ２１とトランジスタＱ２２のゲート端子には、インバータ回路ＩＮＶ４からの出力信号が入力される。
【００３２】
レベルシフト回路１２０は、グランド電圧基準の信号を、ノードＬＸの電圧ＶＬＸ基準の信号に昇圧させる回路である。このため、レベルシフト回路３０への入力がハイレベルである場合には、レベルシフト回路１２０は電圧ＶＬＸ基準に対してハイレベルの信号を出力する。
【００３３】
第１検出回路１３０は、ノードＬＸの電圧をモニターすることにより、トランジスタＱ１がオフ状態になったことを検出するための回路である。本実施形態においては、第１検出回路１３０は、抵抗Ｒ１、Ｒ２、Ｒ３と、Ｎ型のＭＩＳＦＥＴにより構成されたトランジスタＱ３０とを備えて構成されている。
【００３４】
具体的には、抵抗Ｒ１の一端はノードＬＸに接続されており、抵抗Ｒ１の他端はトランジスタＱ３０のドレイン端子に接続されている。トランジスタＱ３０のソース端子は、抵抗Ｒ２の一端に接続されており、抵抗Ｒ２の他端はグランドに接続されている。トランジスタＱ３０のゲート端子には、抵抗Ｒ３の一端が接続されており、抵抗Ｒ３の他端には電圧ＶＤＤが供給されている。そして、トランジスタＱ３０と抵抗Ｒ２との間のノードから出力された信号が、ＮＯＲ回路ＮＲ３に入力されている。
【００３５】
第２検出回路１４０は、ノードＬＯの電圧をモニターすることにより、トランジスタＱ２がオフ状態になったことを検出するための回路である。本実施形態においては、第２検出回路１４０は、インバータ回路ＩＮＶ１０、ＩＮＶ１１を直列に接続することにより構成されている。すなわち、第２検出回路１４０は、ノードＬＯの電圧をバッファして出力する回路である。
【００３６】
また、Ｎ型のＭＩＳＦＥＴにより構成されたトランジスタＱ１とトランジスタＱ２は、入力電圧ＶＩＮとグランドとの間に直列に接続されている。すなわち、トランジスタＱ１のドレイン端子には、入力電圧ＶＩＮが供給される。トランジスタＱ１のソース端子は、出力ノードに接続されているとともに、トランジスタＱ２のドレイン端子に接続されている。トランジスタＱ２のソース端子はグランドに接続されている。
【００３７】
トランジスタＱ１のゲート端子は、ノードＨＯに接続されており、このため、トランジスタＱ１のオン／オフ状態は、トランジスタＱ１１及びトランジスタＱ１２のオン／オフ状態により制御される。トランジスタＱ２のゲート端子は、ノードＬＯに接続されており、このため、トランジスタＱ２のオン／オフ状態は、トランジスタＱ２１及びトランジスタＱ２２のオン／オフ状態により制御される。
【００３８】
出力ノードには、インダクタンスＬ１の一端が接続されている。インダクタンスＬ１の他端は、平滑コンデンサであるキャパシタＣ１の一端に接続されている。キャパシタＣ１の他端はグランドに接続されている。これらインダクタンスＬ１とキャパシタＣ１との間のノードに負荷Ｒ１が接続されており、出力電圧ＯＵＴ２が出力される。
【００３９】
このＤＣ−ＤＣコンバータは、次のように動作する。まず、ノードＬＸがハイレベルの場合を想定する。この場合、トランジスタＱ１はオン状態であり、トランジスタＱ２はオフ状態である。
【００４０】
（１）この状態で、入力制御信号ＩＮがハイレベルからローレベルに変化したとする。ハイサイドにおいては、インバータ回路ＩＮＶ２の出力はハイレベルになる。したがって、ＮＯＲ回路ＮＲ２の出力はローレベルであり、インバータ回路ＩＮＶ３の出力はハイレベルであり、レベルシフト回路１２０はハイレベルを出力する。
【００４１】
レベルシフト回路１２０の出力がハイレベルであるので、トランジスタＱ１１はオフ状態になり、トランジスタＱ１２はオン状態になり、ノードＨＯはローレベルになる。したがって、トランジスタＱ１がオン状態からオフ状態に変化する。
【００４２】
一方、ローサイドにおいては、ＮＯＲ回路ＮＲ３に、ローレベルの入力制御信号ＩＮが入力される。このＮＯＲ回路ＮＲ３には、第１検出回路１３０からの出力が入力されているので、この第１検出回路１３０からの出力がローレベルにならないと、ＮＯＲ回路ＮＲ３の出力はハイレベルにならない。
【００４３】
すなわち、ノードＬＸがハイレベルの場合、第１検出回路１３０のＮＯＲ回路ＮＲ３への出力は、電圧ＶＤＤ−Ｖｇｓ（Ｑ３０）＝Ｒ２×Ｉｄｓ（Ｑ３０）となる。ここで、Ｖｇｓ（Ｑ３０）はトランジスタＱ３０のゲート・ソース間の電圧であり、Ｉｄｓ（Ｑ３０）はトランジスタＱ３０のドレイン・ソース間を流れる電流である。
【００４４】
このとき、Ｒ２を大きくすれば、Ｉｄｓ（Ｑ３０）を小さく制限することができる。それによって、Ｖｇｓ（Ｑ３０）も小さくなり、ＮＯＲ回路ＮＲ３への出力はハイレベルになる。
【００４５】
ここで、入力制御信号ＩＮがハイレベルからローレベルに変化して、ハイサイドのトランジスタＱ１がオン状態からオフ状態に変化するまでには、相応の時間が必要となる。したがって、入力制御信号ＩＮがハイレベルからローレベルに変化した時点では、まだトランジスタＱ１がオフ状態になっていないので、ノードＬＸはハイレベルのままである。このため、第１検出回路１３０の出力はハイレベルのままであり、ＮＯＲ回路ＮＲ３の出力はローレベルのままである。この結果、トランジスタＱ２はオフ状態のまま維持される。
【００４６】
相応の時間が経過し、トランジスタＱ１がオン状態からオフ状態に変化すると、ノードＬＸの電圧も低下してくる。ノードＬＸの電圧の低下に伴って、Ｖｄｓ（Ｑ３０）が低下し、トランジスタＱ３０がオン状態からオフ状態になる。ここでＶｄｓ（Ｑ３０）はトランジスタＱ３０のドレイン・ソース間電圧である。トランジスタＱ３０がオフ状態になると、ＮＯＲ回路ＮＲ３への出力電圧は、電圧ＶＬＸ×Ｒ２／（Ｒ１＋Ｒ２）となる。この電圧の値が、ＮＯＲ回路ＮＲ３のしきい値電圧を下回ったときに、ＮＯＲ回路ＮＲ３の出力は、ローレベルからハイレベルに変化する。
【００４７】
ＮＯＲ回路ＮＲ３の出力がハイレベルになると、インバータ回路ＩＮＶ４の出力がローレベルになり、トランジスタＱ２１がオン状態になり、トランジスタＱ２２がオフ状態になる。このため、ノードＬＯがハイレベルになり、トランジスタＱ２がオフ状態からオン状態になる。このことから分かるように、本実施形態においては、トランジスタＱ１がオン状態からオフ状態に変化したことを第１検出回路１３０が検出した後、トランジスタＱ２がオフ状態からオン状態に変化するようにしている。この目的のため、第１検出回路１３０により、フローティング基準で動作しているハイサイドの信号を、グランド基準の信号に変換し、ＮＯＲ回路ＮＲ３に入力している。
【００４８】
（２）次に、この状態から、入力制御信号ＩＮがローレベルからハイレベルに変化したとする。ローサイドにおいては、ハイレベルの入力制御信号ＩＮがＮＯＲ回路ＮＲ３に入力され、ＮＯＲ回路ＮＲ３の出力はローレベルになる。このため、インバータ回路ＩＮＶ４の出力はハイレベルになり、トランジスタＱ２１がオフ状態になり、トランジスタＱ２２がオン状態になり、ノードＬＯがローレベルになる。このため、トランジスタＱ２がオン状態からオフ状態になる。
【００４９】
一方、ハイサイドにおいては、インバータ回路ＩＮＶ２の出力がローレベルになり、ＮＯＲ回路ＮＲ２にローレベルの信号が入力される。このＮＯＲ回路ＮＲ２には、第２検出回路１４０からの出力が入力されているので、この第２検出回路１４０からの出力がローレベルにならないと、ＮＯＲ回路ＮＲ２の出力はハイレベルにならない。
【００５０】
すなわち、ノードＬＯの電圧がハイレベルからローレベルに変化し、トランジスタＱ２がオン状態からオフ状態になった後でないと、ＮＯＲ回路ＮＲ２の出力はハイレベルにならない。ノードＬＯがローレベルになると、ＮＯＲ回路ＮＲ２の出力がハイレベルになり、インバータ回路ＩＮＶ３の出力がローレベルになり、レベルシフト回路１２０の出力もローレベルになる。これにより、トランジスタＱ１１がオン状態になり、トランジスタＱ１２がオフ状態になり、ノードＨＯがハイレベルになる。このため、トランジスタＱ１がオフ状態からオン状態に変化する。
【００５１】
このことから分かるように、本実施形態においては、トランジスタＱ２がオン状態からオフ状態に変化したことを第２検出回路１４０が検出した後、トランジスタＱ１がオフ状態からオン状態に変化するようにしている。すなわち、第２検出回路１４０が、ノードＬＯの電圧をモニターすることにより、トランジスタＱ２がオフ状態になったことを検出しているのである。
【００５２】
図６は、図５に示したＤＣ−ＤＣコンバータ制御回路の動作波形の一例を示す図である。この図６では、入力制御信号ＩＮがハイレベルからローレベルに変化し、その後、ローレベルからハイレベルに変化した場合における、ノードＬＯとノードＨＯのレベル変化を示している。
【００５３】
図２と比較すると分かるように、トランジスタＱ１及びトランジスタＱ２がオフ状態からオン状態に変化する際の遅延時間ｔｏｎが、従来のものより短くなっている。すなわち、入力制御信号ＩＮがハイレベルからローレベルに変化した場合には、ノードＨＯは遅延時間ｔｏｆｆだけ遅れて、ハイレベルからローレベルになるが、ノードＬＯは、遅延時間ｔｏｎだけ遅れて、ローレベルからハイレベルになる。本実施形態に係るＤＣ−ＤＣコンバータ制御回路によれば、この遅延時間ｔｏｎが、従来のＤＣ−ＤＣコンバータ制御回路よりも短くなっている。
【００５４】
このことは、入力制御信号ＩＮがローレベルからハイレベルに変化する場合にも、同様であり、ハイサイドのトランジスタＱ１の遅延時間ｔｏｎが従来のものよりも短くなっている。このため、本実施形態に係るＤＣ−ＤＣコンバータ制御回路及びＤＣ−ＤＣコンバータによれば、高速応答性を実現できる。
【００５５】
また、トランジスタＱ３０のゲート電圧を低電圧電源として利用しているため、微細プロセスのＭＩＳＦＥＴを利用して、本実施形態に係るＤＣ−ＤＣコンバータ制御回路を実現することができるとともに、入力電圧ＶＩＮに対する動作範囲を大きくすることができる。
【００５６】
なお、本発明は上記実施形態に限定されず種々に変形可能である。例えば、上述した実施形態においては、スイッチング素子の一例としてＭＩＳＦＥＴを用いたが、他の素子によりスイッチング素子を実現するようにしてもよい。また、第１検出回路１３０の回路構成も、上述した実施形態の構成に限られるものではなく、他の回路構成により同等の機能を実現するようにしてもよい。
【００５７】
【発明の効果】
以上説明したように、本発明によれば、ＤＣ−ＤＣコンバータ制御回路及びＤＣ−ＤＣコンバータのレスポンス特性を向上させることができる。
【図面の簡単な説明】
【図１】従来のＤＣ−ＤＣコンバータ制御回路の回路構成を示す図である。
【図２】図１のＤＣ−ＤＣコンバータ制御回路の動作波形の一例を示す図である。
【図３】本実施形態に係るＤＣ−ＤＣコンバータの概略構成を示す図である。
【図４】図３のＤＣ−ＤＣコンバータの出力電圧の波形の一例を示す図である。
【図５】本実施形態に係るＤＣ−ＤＣコンバータ制御回路の回路構成を示す図である。
【図６】図５のＤＣ−ＤＣコンバータ制御回路の動作波形の一例を示す図である。
【符号の説明】
ＩＮ  入力制御信号
ＶＩＮ  入力電圧
ＯＵＴ１、ＯＵＴ２  出力電圧
Ｌ１  インダクタンス
Ｃ１  キャパシタ
Ｑ１、Ｑ１  トランジスタ
１００  制御回路
１１０  フィードバック回路
１２０  レベルシフト回路
１３０  第１検出回路
１４０  第２検出回路
【図１】
0003670653.tif 000002
【図２】
0003670653.tif 000003
【図３】
0003670653.tif 000004
【図４】
0003670653.tif 000005
【図５】
0003670653.tif 000006
【図６】
0003670653.tif 000007