(57)【特許請求の範囲】
【請求項１】
配線パターンを含む配線層と、前記配線層上に、前記配線パターンを覆うように形成され、粒子を充填した構造の層間絶縁膜とを備えた半導体装置において、
前記粒子は、５０ｎｍ〜５ｎｍの範囲の粒径を有するＳｉＯ２ 粒子よりなり、前記層間絶縁膜中には、隣接する粒子と粒子との間に、空隙が形成されており、前記層間絶縁膜の空隙率は、1 ３〜４２％の範囲であることを特徴とする半導体装置。
【請求項２】
粒子を充填した構造を有し、隣接する粒子間に空隙を有する層間絶縁膜と、
前記層間絶縁膜上に、前記空隙を実質的に埋めることなく形成されたＣＶＤ酸化膜とを備え、
前記層間絶縁膜は５０ｎｍ〜５ｎｍの範囲の粒径を有するＳｉＯ２ 粒子を充填した構造を有し、前記空隙は前記層間絶縁膜中、隣接する粒子と粒子との間に形成されていることを特徴とする半導体装置。
【請求項３】
前記粒子は、一般式（Ｉ）Ｘｎ Ｓｉ（ＯＲ’）４−ｎ （式中、Ｘは水素原子、フッ素原子または炭素数１〜８のアルキル基、アリル基またはビニル基，Ｒ’は水素原子または炭素数１〜８のアルキル基，アリル基またはビニル基を表し、ｎは０〜３の整数）で示されるアルコキシシランまたはシリカ化合物を加水分解・重縮合して得られるシリカ系超微粒子よりなり、前記層間絶縁膜は、さらに前記ＳｉＯ２ 粒子を互いに接着するバインダ−部をさらに含み、前記バインダは、  前記一般式（Ｉ）で示されるアルコキシシラン、または一般式（II）Ｘｎ ＳｉＸ’４−ｎ （式中、Ｘは水素原子、フッ素原子または炭素数１〜８のアルキル基、アリル基またはビニル基，Ｘ’はフッ素原子、塩素原子、臭素原子またはヨウ素原子などのハロゲン原子、ｎは０〜３の整数）で表されるハロゲン化シランの加水分解物との反応物よりなることを特徴とする請求項１または２記載の半導体装置。
【請求項４】
下地構造上に、ＳｉＯ２ 粒子とバインダとを含む塗布液を塗布する工程と、前記塗布液を塗布した構造を熱処理して、前記ＳｉＯ２ 粒子間に空隙を有する絶縁膜を形成する工程とを含む半導体装置の製造方法において、
前記ＳｉＯ２ 粒子として、粒径が５０〜５ｎｍの範囲の粒子を使い、
前記熱処理工程は、３５０°Ｃ〜４００°Ｃの範囲で、酸素濃度が１％以下の不活性ガス中において行うことを特徴とする半導体装置の製造方法。
【請求項５】
層間絶縁膜を形成する工程と、前記層間絶縁膜上にＣＶＤ絶縁膜を形成する工程とを含む半導体装置の製造方法において、
前記層間絶縁膜を形成する工程は、
粒径が５０〜５ｎｍの範囲のＳｉＯ２ 粒子とバインダとを含む塗布液を塗布する工程と、
前記塗布液を塗布した構造を熱処理して、前記ＳｉＯ２ 粒子間に空隙を有する絶縁膜を形成する工程とを含み、
前記前記ＣＶＤ絶縁膜を形成する工程は、前記ＣＶＤ絶縁膜が前記層間絶縁膜中へしみこむ量が、前記ＳｉＯ2粒子の粒子径の２倍以下となるように実行されることを特徴とする半導体装置の製造方法。
【請求項６】
前記熱処理工程は、３５０°Ｃ〜４００°Ｃの温度で実行されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項７】
前記ＣＶＤ絶縁膜を形成する工程は、ＳｉＨ４ とＮ２ Ｏとを原料としたＣＶＤ−ＳｉＯ２ 膜を形成する工程よりなり、前記ＣＶＤ−ＳｉＯ２ 膜を形成する工程は、前記ＣＶＤ−ＳｉＯ２ 膜を緻密な基板上に形成する場合に最適な条件に対し、圧力および／またはＮ２ Ｏ流量を増加させて実行されることを特徴とする請求項５記載の半導体装置の製造方法。
【請求項８】
第１の前記層間絶縁膜上に第１の前記ＣＶＤ膜を形成する工程と、
前記第１のＣＶＤ膜中に第１の開口部を形成する工程と、
前記第１のＣＶＤ膜上に、第２の前記層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に第２の前記ＣＶＤ膜を形成する工程と、
前記第２のＣＶＤ膜中に、前記第１の開口部に対応して、前記第１の開口部よりも大きい第２の開口部を形成する工程と、
前記第２の層間絶縁膜に対して、前記第２の層間絶縁膜に選択的に作用するドライエッチングを前記第２の開口部を介して行い、前記第２の層間絶縁膜中に、前記第２の開口部に対応する溝を、前記溝が前記第２の層間絶縁膜を貫通するように形成する工程と、
前記第１の層間絶縁膜に対して、前記第１の層間絶縁膜に選択的に作用するドライエッチングを、前記溝および前記第１の開口部を介して行い、前記第１の層間絶縁膜中に、前記第１の開口部に対応するスルーホールを形成する工程と、
前記溝およびスルーホールを導体パターンで埋める工程とを含み、
前記第１の層間絶縁膜中に前記スルーホールを形成する工程は、前記第２の層間絶縁膜中に前記溝を形成する工程に連続して実行されることを特徴とする請求項５〜７記載の半導体装置の製造方法。
【請求項９】
第１の前記層間絶縁膜上に第１の前記ＣＶＤ膜を形成する工程と、
前記第１のＣＶＤ膜上に、第２の前記層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に第２の前記ＣＶＤ膜を形成する工程と、
前記第２のＣＶＤ膜と、その下の前記第２の層間絶縁膜と、その下の前記第１のＣＶＤ膜と、その下の前記第１の層間絶縁膜とを貫通して、スルーホールを形成する工程と、
前記第２のＣＶＤ膜と第２の層間絶縁膜とに対して、前記第２の開口部に対応する溝を、前記第１のＣＶＤ膜をエッチングストッパとしてドライエッチングを行い、前記溝が前記第２の層間絶縁膜を貫通するように形成する工程とを含むことを特徴とする請求項５〜７記載の半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は一般に半導体装置およびその製造に関し、特に高速動作に適した誘電率の低い層間絶縁膜を有する半導体装置およびその製造方法に関する。
【０００２】
【従来の技術】
多数の半導体装置を集積した半導体集積回路装置では、単一の基板上に形成された多数の半導体装置の間を電気的に接続して所望の動作を行う半導体集積回路装置を形成するために、多層配線構造を使う。多層配線構造では、第１層を構成する配線パターンを層間絶縁膜で覆い、かかる層間絶縁膜上に第２層の配線パターンを形成する。さらに、前記第２層目の配線パターン上に第２層目の層間絶縁膜を形成し、その上に第３層目の配線パターンを形成してもよい。
【０００３】
このような多層配線構造を、特に高速動作が要求される論理集積回路や高速記憶装置に適用する場合、層間絶縁膜を構成する絶縁膜の誘電率は可能な限り低いのが望ましい。特に０．３μｍルール以下の超微細化半導体装置では、配線間隔が狭いため配線パターン間の静電誘導によるインピーダンスの増大が生じ、その結果、応答速度の遅れや消費電力の増大等の深刻な問題が生じる。
【０００４】
一方、このような多層配線構造を構成する絶縁膜は、その上に配線パターンが形成されるため、段差によって配線パターンが切断されないように、平坦な構造を形成するのが望ましい。かかる層間絶縁膜の平坦化は、また微細な配線パターンを高解像度露光系を使って形成する場合にも必要である。層間絶縁膜は、下層の配線パターンを埋めるように形成されるため、その凹凸が表面に転写されないように、流動性の高い状態で形成する必要がある。
【０００５】
【発明が解決しようとする課題】
このため、従来よりＳｉＯ2 を、高密度プラズマを使ったプラズマＣＶＤ法により配線パターンを覆うように堆積し、これを必要に応じて化学機械研磨（ＣＭＰ）することにより平坦な層間絶縁膜を形成することが行われているが、このような方法で形成される絶縁膜の比誘電率は、フッ素ドープシリカ膜を使った場合でも３．５程度が限界であり、さらなる誘電率の低下は困難である。
【０００６】
一方、層間絶縁膜として、ＣＶＤシリカ膜の代わりにフッ素添加ポリイミド樹脂膜やフッ素樹脂膜を、塗布法により形成することが公知であるが、かかる方法では、形成される層間絶縁膜の比誘電率は２前後まで低下させうるが、被塗布面との密着性が不十分で、剥離しやすい問題点を有する。また、かかる有機絶縁材料は、配線パターンの微細加工に使われるレジストとの密着性も悪く、さらに耐薬品性あるいは耐酸素プラズマ性においても劣る問題点を有する。
【０００７】
さらに、従来よりアルコキシシランの部分加水分解物からなるシリカ系被膜形成塗布液（いわゆるＳＯＧ）が公知である。かかる塗布液により、比誘電率が２．５程度のシリカ被膜は得られるが、この場合にも得られた被膜は、被塗布面との密着性が悪い問題を克服することができていない。例えば、被膜形成成分としてアルコキシシランまたはハロゲン化シランの加水分解物のみを含む従来の塗布液では、Ｓｉ原子に結合した水素原子、フッ素原子あるいは有機基による被膜中のＳｉ−Ｏ−Ｓｉ結合の架橋密度の低減の結果、ある程度の低誘電率被膜は得られるが、これらの官能基は熱的安定性が乏しく、耐熱性に劣り、安定した低誘電率被膜を提供することができない。さらに、先に述べた被塗布面との密着性が悪い問題を有する。
【０００８】
そこで、本発明は上記の課題を解決した半導体装置およびその製造方法を提供することを概括的課題とする。
本発明のより具体的な課題は、誘電率が低く、しかも被塗布面との密着性に優れ、さらに機械的強度および耐アルカリ性などの耐薬品性、さらには耐クラックに優れ、被塗布面の凹凸を平坦化できる層間絶縁膜を備えた半導体装置、およびかかる半導体装置の製造方法を提供することにある。
【０００９】
【課題を解決するための手段】
本発明は上記の課題を、
請求項１に記載したように、
配線パターンを含む配線層と、前記配線層上に、前記配線パターンを覆うように形成され、粒子を充填した構造の層間絶縁膜とを備えた半導体装置において、
前記粒子は、５０ｎｍ〜５ｎｍの範囲の粒径を有するＳｉＯ２ 粒子よりなり、前記層間絶縁膜中には、隣接する粒子と粒子との間に、空隙が形成されており、前記層間絶縁膜の空隙率は、1 ３〜４２％の範囲であることを特徴とする半導体装置により、または
請求項２に記載したように、
粒子を充填した構造を有し、隣接する粒子間に空隙を有する層間絶縁膜と、
前記層間絶縁膜上に、前記空隙を実質的に埋めることなく形成されたＣＶＤ酸化膜とを備え、
前記層間絶縁膜は５０ｎｍ〜５ｎｍの範囲の粒径を有するＳｉＯ２ 粒子を充填した構造を有し、前記空隙は前記層間絶縁膜中、隣接する粒子と粒子との間に形成されていることを特徴とする半導体装置により、または
請求項３に記載したように、
前記粒子は、一般式（Ｉ）Ｘｎ Ｓｉ（ＯＲ’）４−ｎ （式中、Ｘは水素原子、フッ素原子または炭素数１〜８のアルキル基、アリル基またはビニル基，Ｒ’は水素原子または炭素数１〜８のアルキル基，アリル基またはビニル基を表し、ｎは０〜３の整数）で示されるアルコキシシランまたはシリカ化合物を加水分解・重縮合して得られるシリカ系超微粒子よりなり、前記層間絶縁膜は、さらに前記ＳｉＯ２ 粒子を互いに接着するバインダ−部をさらに含み、前記バインダは、  前記一般式（Ｉ）で示されるアルコキシシラン、または一般式（II）Ｘｎ ＳｉＸ’４−ｎ （式中、Ｘは水素原子、フッ素原子または炭素数１〜８のアルキル基、アリル基またはビニル基，Ｘ’はフッ素原子、塩素原子、臭素原子またはヨウ素原子などのハロゲン原子、ｎは０〜３の整数）で表されるハロゲン化シランの加水分解物との反応物よりなることを特徴とする請求項１または２記載の半導体装置により、または
請求項４に記載したように、
下地構造上に、ＳｉＯ２ 粒子とバインダとを含む塗布液を塗布する工程と、前記塗布液を塗布した構造を熱処理して、前記ＳｉＯ２ 粒子間に空隙を有する絶縁膜を形成する工程とを含む半導体装置の製造方法において、
前記ＳｉＯ２ 粒子として、粒径が５０〜５ｎｍの範囲の粒子を使い、
前記熱処理工程は、３５０°Ｃ〜４００°Ｃの範囲で、酸素濃度が１％以下の不活性ガス中において行うことを特徴とする半導体装置の製造方法により、または
請求項５に記載したように、
層間絶縁膜を形成する工程と、前記層間絶縁膜上にＣＶＤ絶縁膜を形成する工程とを含む半導体装置の製造方法において、
前記層間絶縁膜を形成する工程は、
粒径が５０〜５ｎｍの範囲のＳｉＯ２ 粒子とバインダとを含む塗布液を塗布する工程と、
前記塗布液を塗布した構造を熱処理して、前記ＳｉＯ２ 粒子間に空隙を有する絶縁膜を形成する工程とを含み、
前記前記ＣＶＤ絶縁膜を形成する工程は、前記ＣＶＤ絶縁膜が前記層間絶縁膜中へしみこむ量が、前記ＳｉＯ2粒子の粒子径の２倍以下となるように実行されることを特徴とする半導体装置の製造方法により、または
請求項６に記載したように、
前記熱処理工程は、３５０°Ｃ〜４００°Ｃの温度で実行されることを特徴とする請求項５記載の半導体装置の製造方法により、または
請求項７に記載したように、
前記ＣＶＤ絶縁膜を形成する工程は、ＳｉＨ４ とＮ２ Ｏとを原料としたＣＶＤ−ＳｉＯ２ 膜を形成する工程よりなり、前記ＣＶＤ−ＳｉＯ２ 膜を形成する工程は、前記ＣＶＤ−ＳｉＯ２ 膜を緻密な基板上に形成する場合に最適な条件に対し、圧力および／またはＮ２ Ｏ流量を増加させて実行されることを特徴とする請求項５記載の半導体装置の製造方法により、または
請求項８に記載したように、
第１の前記層間絶縁膜上に第１の前記ＣＶＤ膜を形成する工程と、
前記第１のＣＶＤ膜中に第１の開口部を形成する工程と、
前記第１のＣＶＤ膜上に、第２の前記層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に第２の前記ＣＶＤ膜を形成する工程と、
前記第２のＣＶＤ膜中に、前記第１の開口部に対応して、前記第１の開口部よりも大きい第２の開口部を形成する工程と、
前記第２の層間絶縁膜に対して、前記第２の層間絶縁膜に選択的に作用するドライエッチングを前記第２の開口部を介して行い、前記第２の層間絶縁膜中に、前記第２の開口部に対応する溝を、前記溝が前記第２の層間絶縁膜を貫通するように形成する工程と、
前記第１の層間絶縁膜に対して、前記第１の層間絶縁膜に選択的に作用するドライエッチングを、前記溝および前記第１の開口部を介して行い、前記第１の層間絶縁膜中に、前記第１の開口部に対応するスルーホールを形成する工程と、
前記溝およびスルーホールを導体パターンで埋める工程とを含み、
前記第１の層間絶縁膜中に前記スルーホールを形成する工程は、前記第２の層間絶縁膜中に前記溝を形成する工程に連続して実行されることを特徴とする請求項５〜７記載の半導体装置の製造方法により、または
請求項９に記載したように、
第１の前記層間絶縁膜上に第１の前記ＣＶＤ膜を形成する工程と、
前記第１のＣＶＤ膜上に、第２の前記層間絶縁膜を形成する工程と、
前記第２の層間絶縁膜上に第２の前記ＣＶＤ膜を形成する工程と、
前記第２のＣＶＤ膜と、その下の前記第２の層間絶縁膜と、その下の前記第１のＣＶＤ膜と、その下の前記第１の層間絶縁膜とを貫通して、スルーホールを形成する工程と、
前記第２のＣＶＤ膜と第２の層間絶縁膜とに対して、前記第２の開口部に対応する溝を、前記第１のＣＶＤ膜をエッチングストッパとしてドライエッチングを行い、前記溝が前記第２の層間絶縁膜を貫通するように形成する工程とを含むことを特徴とする請求項５〜７記載の半導体装置の製造方法により、解決する。
【００１０】
以下、本発明の原理を、図１を参照しながら説明する。ただし、図１は、本発明による層間絶縁膜１０の構造を拡大して示す。
図１を参照するに、層間絶縁膜１０は、アルコキシドを加水分解して形成された径が５〜５０ｎｍのシリカ（ＳｉＯ2 ）粒子２を充填した構造を有し、隣接するシリカ粒子２は、互いにやはりシリカよりなる結合部３により結合されている。前記結合部は隣接するシリカ粒子の間において縮径したネック部を形成し、その結果、層間絶縁膜１０中には、三つ以上のシリカ粒子に囲まれた空隙４が形成される。本発明では、層間絶縁膜１０中において空隙４が占める空隙率は約１３〜４２％に達する。換言すると、層間絶縁膜１０は多孔質の構造を有し、かかる空隙の存在により、誘電率が、緻密なＳＯＧ膜の場合よりも大きく低下する。
【００１１】
例えば、ＳｉＯ2 の誘電率を４．２、空隙部分の誘電率を１．０としたとき、膜全体の誘電率が３．０になるためには、空隙率は１３％、２．５になるためには２２％、１．８になるためには４２％となる。膜密度を実測した結果でも、誘電率が２．５の場合に空隙率は２５％となっていることが確認された。
シリカ粒子２は、例えば一般式（Ｉ）Ｘn Ｓｉ（ＯＲ’）4-n （式中、Ｘは水素原子、フッ素原子または炭素数１〜８のアルキル基、アリル基またはビニル基，Ｒ’は水素原子または炭素数１〜８のアルキル基，アリル基またはビニル基を表し、ｎは０〜３の整数）で示されるアルコキシシランまたはシリカ化合物を加水分解・重縮合して得られるシリカ系超微粒子であり、また結合部３は前記一般式（Ｉ）で示されるアルコキシシラン、または一般式（II）Ｘn ＳｉＸ’4-n （式中、Ｘは水素原子、フッ素原子または炭素数１〜８のアルキル基、アリル基またはビニル基，Ｘ’はフッ素原子、塩素原子、臭素原子またはヨウ素原子などのハロゲン原子、ｎは０〜３の整数）で表されるハロゲン化シランの加水分解物との反応物よりなる。
【００１２】
前記シリカ微粒子は、アルコキシシランあるいはハロゲン化シランの加水分解および縮重合を水、有機溶媒および触媒の存在下において行うことにより形成されるが、アルコキシシランとしては、テトラメトキシシラン、テトラエトキシシラン、テトライソプロポキシシラン、テトラブトキシシラン、テトラオクチルシラン、メチルトリメトキシシラン、メチルトリイソプロポキシシラン、エチルトリメトキシシラン、エチルトリエトキシシラン、エチルトリイソプロポキシシラン、オクチルトリメトキシシラン、オクチルトリエトキシシラン、ビニルトリエトキシシラン、フェニルトリエトキシシラン、フェニルトリメトキシシラン、トリメトキシシラン、トリエトキシシラン、トリイソプロポキシシラン、フルオロトリメトキシシラン、フルオロトリエトキシシラン、ジメチルメトキシシラン、ジメチルエトキシシラン、ジメチルメトキシシラン、ジエチルジエトキシシラン、ジメトキシシラン、ジフルオロメトキシシラン、トリフルオロメチルトリメトキシシラン、トリフルオロメチルトリエトキシシラン等を使えばよい。また、有機溶媒としては、アルコール類、ケトン類、エーテル類、エステル類を使うことが可能である。アルコール類には、メタノール、エタノール、プロパノール、ブタノール等が、ケトン類には、メチルエチルケトン、メチルイソブチルケトン等が、エステル類には酢酸メチル、酢酸エチル、乳酸メチル、乳酸エチル等が含まれる。さらにメチルセロソルブ、エチルセロソルブ、プロピレングリコール、ヘキシルグリコール等のグリコール類を使うことも可能である。さらに、触媒としては、アンモニア、アミン、アルカリ金属化合物、第４級アンモニウム化合物、アミン系カップリング剤など、塩基性を示す化合物が使われる。
【００１３】
また、前記シリカ微粒子の形成の際、水は前記アルコキシシランを構成するＳｉ−ＯＲ基１モルあたり０．５〜５０モル、好ましくは１〜２５モルの割合で用いられ、またアンモニアは例えばＳｉＯ2 １モルに対して０．０１〜１モル、好ましくは０．０５〜０．８モルの割合で使われる。また、加水分解反応は、溶媒の沸点以下の温度、好ましくは沸点より５〜１０°Ｃだけ低い温度で実行される。このような低い温度での加水分解の結果、アルコキシシランの重縮合が３次元的に進行し、シリカ微粒子が生々する。生々したシリカ微粒子をさらに上記反応温度あるいはより高い温度で熟成することにより、前記アルコキシシランの重縮合がさらに進行し、得られるシリカ微粒子の内部が緻密になる。
【００１４】
かかるシリカ粒子２と前記結合部３を構成するバインダとは、グリコールエーテルよりなる溶媒中に分散させられ、塗布液が得られる。かかる塗布液を、基板上にスプレー、スピンコート、ディップコートあるいはロールコートすることにより塗布し、さらに前記塗布液を塗布された基板を焼成することにより、絶縁膜１０を比誘電率が３以下になるように形成することができる。
【００１５】
図２は、このようにして形成された絶縁膜１０の比誘電率と、シリカ粒子２の粒径との関係を示す。
図２を参照するに、膜１０の比誘電率は粒径の減少とともに減少するが、１０ｎｍ（１００Å）あたりで増加に転じる。その際、３．０以下の比誘電率は、粒径がおおよそ５ｎｍ（５０Å）以上の範囲において得られる。比誘電率は、シリカ粒子２の粒径が１００ｎｍ（１０００Å）程度まで増加しても３．０以下であるが、粒子２の粒径がこのように大きくなると、膜１の表面の凹凸が激しくなり、このため、膜１０は多層配線構造に使われる層間絶縁膜として適当でなくなる。このため、粒子２の粒径の上限は、層間絶縁膜として一般に許容される５００ｎｍ程度の凹凸の１／１０を目安に、５０ｎｍ（５００Å）以下に設定するのが好ましい。粒子２の粒径は、前記加水分解の際のｐＨ，温度、時間等を制御することにより制御することができる。
【００１６】
先にも説明したように、このようにして形成された被膜はさらに焼成され、かかる焼成に伴って前記バインダが焼結し、強固なネック状の結合部３を形成する。その際、焼成条件を最適化することにより、基板と膜１０との密着性を最大にすることができる。
図３（Ａ），（Ｂ）は、モデル構造について、かかる膜１０の焼成を示す。
【００１７】
図３（Ａ）を参照するに、Ｓｉ基板１上には、基板１に対する密着性を向上させるＴｉＮ膜１Ａを挟んでＡｌ配線パターン１Ｂが形成されており、さらに前記配線パターン１Ｂ上には別のＴｉＮ膜１Ｃが形成されている。さらに、図１に示した絶縁膜１０が、図３（Ａ）の構造上に、例えばスピンコート法により、層間絶縁膜として前記配線パターン１Ｂを埋め込むように形成され、かかる構造をさらに焼成することにより、前記絶縁膜中に空隙４を形成する。
【００１８】
一般に、かかるＳＯＧ被膜の焼成は、４５０°Ｃ以上の温度で行われるが、本発明による層間絶縁膜の場合、焼成をかかる高い温度で行うと、配線パターン１Ｂと層間絶縁膜１０との間の密着性が不良となり、ボイドないし隙間１Ｘが発生してしまうことが見出された。一方、焼成温度が低すぎても、膜１０の反応が進行せず、基板１あるいはパターン１Ｂとの密着が不良になり、ボイドが発生する。
【００１９】
下の表１は、図３（Ｂ）の構造について、様々な温度で焼成を行った場合の、焼成温度と密着力との関係を示す。
【００２０】
【表１】
0003645081.tif 000002
【００２１】
表１を参照するに、焼成温度が３００°Ｃ以下あるいは４８０°Ｃ以上では顕著なボイドの発生が認められ、また焼成温度が４５０°Ｃにおいても多少のボイドの発生が認められる。これに対し、焼成温度を３５０°Ｃ〜４００°Ｃの範囲に設定した場合には、ボイドの発生はなく、膜１０は優れた密着性を示すことが確認された。
【００２２】
さらに、図４は、焼成の際の雰囲気が膜１０の比誘電率に対しておよぼす効果を示す。
図４を参照するに、焼成は窒素雰囲気中において行われるが、窒素雰囲気中の酸素濃度が高くなると膜１０の比誘電率が増大するのが認められた。これは、図１の構造において結合部３を構成するバインダあるいはシリカ粒子２の表面に結合したアルコキシシランあるいはハロゲン化ＳｉＨ4 の加水分解物が酸素により酸化され、水分を吸着しやすい状態となったためと考えられる。
【００２３】
図４の関係より、膜１０の比誘電率を３．０以下に抑えるためには、焼成時の雰囲気中の酸素濃度を１％以下に抑える必要があることがわかる。ただし、図４の関係は、焼成温度を４００°Ｃとした場合のもので、比誘電率の測定は、被膜１０の容量を、水銀プローブを使って測定することにより求めた。
以上をまとめると、本発明によるシリカ系被膜形成用塗布液からシリカ被膜を形成し、これを最適な焼成温度および焼成雰囲気で焼成すると、得られた被膜が、塗布液中に含まれるシリカ粒子の粒界に形成されるボイドにより多孔質になり、さらにかかるボイド表面に結合されたアルコキシシランあるいはハロゲン化シランの加水分解物が、かかるボイドへの水の吸着を阻止するため、比誘電率が３以下の、耐熱性に優れた、安定したシリカ系被膜を得ることができる。また、膜中のシリカ系粒子は下地層に対してアンカー効果を示し、このためシリカ被膜は下地に対しても優れた密着性を示す。また、本発明による被膜は、機械強度に優れ、耐アルカリ性等、耐薬品性にも優れ、さらに優れた耐クラック性を示す。シリカ粒子の径は５０ｎｍ以下であるため、被膜表面は平坦になる。
【００２４】
【発明の実施の形態】
［第１実施例］
図５（Ａ）〜（Ｃ）は、本発明の第１実施例による半導体装置の製造方法、および得られた半導体装置の構造を示す。
図５（Ａ）を参照するに、半導体素子（図示せず）を形成されたＳｉ基板１１上に、Ａｌ，Ｗあるいはポリシリコン等よりなる導体パターン１２が形成され、図５（Ｂ）の工程において、図５（Ａ）の構造上に、例えば一般式（Ｉ）Ｘn Ｓｉ（ＯＲ’）4-n （式中、Ｘは水素原子、フッ素原子または炭素数１〜８のアルキル基、アリル基またはビニル基，Ｒ’は水素原子または炭素数１〜８のアルキル基，アリル基またはビニル基を表し、ｎは０〜３の整数）で示されるアルコキシシランまたはシリカ化合物を加水分解・重縮合して得られるシリカ系超微粒子と、バインダとして、前記一般式（Ｉ）で示されるアルコキシシラン、または一般式（II）Ｘn ＳｉＸ’4-n （式中、Ｘは水素原子、フッ素原子または炭素数１〜８のアルキル基、アリル基またはビニル基，Ｘ’はフッ素原子、塩素原子、臭素原子またはヨウ素原子などのハロゲン原子、ｎは０〜３の整数）で表されるハロゲン化シランの加水分解物とを含むシリカ系被膜形成用塗布液を塗布する。ただし、Ｓｉ基板１１は、図示しないフィールド酸化膜で画成された活性領域中に、様々な拡散領域を形成されており、さらに薄い熱酸化膜で表面を覆われている。前記導体パターン１２は電極あるいは配線パターンを形成する。かかる塗布液の塗布の結果、図５（Ｂ）に示すように、シリカ被膜１３が、前記導体パターン１２を埋める層間絶縁膜として、０．１〜０．２５μｍの厚さに形成される。塗布液は優れた流動性を有し、その結果、層間絶縁膜１３は優れた平坦性を有する。
【００２５】
図５（Ｂ）の構造は、さらに４００°Ｃで３０分間、酸素濃度を１％以下とした窒素あるいはＡｒ等の不活性雰囲気中で焼成され、その結果前記バインダはシリカ粒子の回りで焼結し、図１に示すのと同様なネック状の結合部３を形成する。また、これに伴い、層間絶縁膜１３中には、シリカ粒子の粒界に空隙４が形成される。
【００２６】
さらに、図５（Ｃ）の工程で、前記層間絶縁膜１３中には、導体パターン１２を露出するコンタクトホール１３Ａが形成され、これをＷ等の導体プラグ１４によりに充填する。さらに、前記層間絶縁膜１３上に、第２層目の導体パターン１５を、前記導体プラグ１４にコンタクトするように形成する。
［第２実施例］
図６（Ａ）〜（Ｄ）は、本発明の第２実施例による半導体装置の製造方法、および得られた半導体装置の構造を示す。
【００２７】
図６（Ａ）を参照するに、半導体素子（図示せず）を形成されたＳｉ基板２１上に、Ａｌ，Ｗあるいはポリシリコン等よりなる導体パターン２２が形成され、さらに図６（Ｂ）の工程において、図６（Ａ）の構造上に、ＣＶＤ法により、ＳｉＯ2 膜２３を、前記導体パターン２２を覆うように形成する。
次に、図６（Ｃ）の工程において、図６（Ｂ）の構造上に、前記第１実施例で説明したのと同様のシリカ系被膜形成用塗布液を塗布する。ただし、Ｓｉ基板２１は、図示しないフィールド酸化膜で画成された活性領域中に、様々な拡散領域を形成されており、さらに薄い熱酸化膜で表面を覆われている。前記導体パターン２２は電極あるいは配線パターンを形成する。かかる塗布液の塗布の結果、図６（Ｃ）に示すように、シリカ被膜２４が、前記ＣＶＤ−ＳｉＯ2 膜２３で覆われた前記導体パターン２２を覆う層間絶縁膜として、０．１〜０．２５μｍの厚さに形成される。塗布液は優れた流動性を有し、その結果、層間絶縁膜２４は優れた平坦性を有する。
【００２８】
図６（Ｃ）の構造は、さらに４００°Ｃで３０分間、酸素濃度を１％以下とした窒素あるいはＡｒ等の不活性雰囲気中で焼成され、その結果前記バインダはシリカ粒子の回りで焼結し、図１に示すのと同様なネック状の結合部３を形成する。また、これに伴い、層間絶縁膜２４中には、シリカ粒子の粒界に空隙４が形成される。
【００２９】
さらに、図６（Ｄ）の工程で、前記層間絶縁膜２４中には、導体パターン２２を露出するコンタクトホール２４Ａが形成され、これをＷ等の導体プラグ２５によりに充填する。さらに、前記層間絶縁膜２４上に、第２層目の導体パターン２５を、前記導体プラグ２５にコンタクトするように形成する。
［第３実施例］
図７（Ａ）〜（Ｄ）は、本発明の第３実施例による半導体装置の製造方法、および得られた半導体装置の構造を示す。
【００３０】
図７（Ａ）を参照するに、半導体素子（図示せず）を形成されたＳｉ基板３１上に、Ａｌ，Ｗあるいはポリシリコン等よりなる導体パターン３２が形成され、図７（Ｂ）の工程において、図７（Ａ）の構造上に、前記第１実施例で説明したのと同様のシリカ系被膜形成用塗布液を塗布する。ただし、Ｓｉ基板１１は、図示しないフィールド酸化膜で画成された活性領域中に、様々な拡散領域を形成されており、さらに薄い熱酸化膜で表面を覆われている。前記導体パターン１２は電極あるいは配線パターンを形成する。かかる塗布液の塗布の結果、図７（Ｂ）に示すように、シリカ被膜３３が、前記導体パターン３２を埋める層間絶縁膜として、０．１〜０．２５μｍの厚さに形成される。塗布液は優れた流動性を有し、その結果、層間絶縁膜３３は優れた平坦性を有する。
【００３１】
図７（Ｂ）の構造は、さらに４００°Ｃで３０分間、酸素濃度を１％以下とした窒素あるいはＡｒ等の不活性雰囲気中で焼成され、その結果前記バインダはシリカ粒子の回りで焼結し、図１に示すのと同様なネック状の結合部３を形成する。また、これに伴い、層間絶縁膜３３中には、シリカ粒子の粒界に空隙４が形成される。
【００３２】
さらに、図７（Ｃ）の工程で、前記層間絶縁膜３３上にはＣＶＤ法により、ＳｉＯ2 膜３４が０．１〜０．４μｍの厚さに形成され、図７（Ｄ）の工程で、前記層間絶縁膜３３およびＣＶＤ−ＳｉＯ2 膜３４を貫通して、導体パターン１２を露出するコンタクトホール３３Ａが形成される。形成されたコンタクトホール３３ＡはＷ等の導体プラグ３５によりに充填され、さらに前記ＣＶＤ−ＳｉＯ2 膜３４上には、第２層目の導体パターン３６が、前記導体プラグ３５にコンタクトするように形成される。
［第４実施例］
図８（Ａ）〜（Ｅ）は、本発明の第４実施例による半導体装置の製造方法、および得られた半導体装置の構造を示す。
【００３３】
図８（Ａ）を参照するに、半導体素子（図示せず）を形成されたＳｉ基板４１上に、Ａｌ，Ｗあるいはポリシリコン等よりなる導体パターン４２が形成され、さらに図８（Ｂ）の工程において、図８（Ａ）の構造上に、ＣＶＤ法により、ＳｉＯ2 膜４３を、前記導体パターン４２を覆うように形成する。
次に、図８（Ｃ）の工程において、図８（Ｂ）の構造上に、前記第１の実施例で説明したのと同様なシリカ系被膜形成用塗布液を塗布する。ただし、Ｓｉ基板４１は、図示しないフィールド酸化膜で画成された活性領域中に、様々な拡散領域を形成されており、さらに薄い熱酸化膜で表面を覆われている。前記導体パターン４２は電極あるいは配線パターンを形成する。かかる塗布液の塗布の結果、図６（Ｃ）に示すように、シリカ被膜４４が、前記ＣＶＤ−ＳｉＯ2 膜４３で覆われた前記導体パターン４２を覆う層間絶縁膜として、０．１〜０．２５μｍの厚さに形成される。塗布液は優れた流動性を有し、その結果、層間絶縁膜４４は優れた平坦性を有する。
【００３４】
図８（Ｃ）の構造は、さらに４００°Ｃで３０分間、酸素濃度を１％以下とした窒素あるいはＡｒ等の不活性雰囲気中で焼成され、その結果前記バインダはシリカ粒子の回りで焼結し、図１に示すのと同様なネック状の結合部３を形成する。また、これに伴い、層間絶縁膜４４中には、シリカ粒子の粒界に空隙４が形成される。
【００３５】
次に、図８（Ｄ）の工程で、図８（Ｃ）の構造上に、ＣＶＤ法によりＳｉＯ2 膜４５を、典型的には４００ｎｍの厚さに形成し、さらに、図８（Ｅ）の工程で、前記層間絶縁膜４４および前記ＣＶＤ−ＳｉＯ2 膜４５を貫通するように、導体パターン４２を露出するコンタクトホール４４Ａを形成する。コンタクトホール４４Ａは、Ｗ等の導体プラグ４６によりに充填され、さらに前記層間絶縁膜４５上には、第２層目の導体パターン４７が、前記導体プラグ４６にコンタクトするように形成される。
【００３６】
本発明のいずれの実施例においても、得られる層間絶縁膜は比誘電率が３以下で、従って信号遅延等、半導体動作速度の低下を引き起こす問題を生じない。また、得られる層間絶縁膜は吸湿に対して安定で、また配線パターンを含む下地構造に対して優れた密着性を示す。
先に説明した各実施例は、下地がＳｉ基板であったが、本発明はこのような特定の構造に限定されるものではなく、下地が同様な多層配線構造であってもよい。この場合には、層間絶縁膜の厚さは、平坦化のためにやや厚く、０．３〜２．０μｍ程度に設定するのが好ましい。
［第５実施例］
前記第３および第４実施例においては、前記空隙を有する多孔質層間絶縁膜３３あるいは４５上に層間絶縁膜３４あるいは４５をプラズマＣＶＤ法により形成しているが、ＳｉＯ2 膜をこのような多孔質膜上にプラズマＣＶＤ法により形成する場合には、前記多孔質層間絶縁膜中の空隙にＣＶＤ−ＳｉＯ2 膜が侵入してしまう傾向がある。図９を参照。前記空隙にＣＶＤ−ＳｉＯ2 膜が侵入すると、多孔質層間絶縁膜の誘電率は増大してしまう。
【００３７】
下の表２は、通常のプラズマＣＶＤ法によりＣＶＤ−ＳｉＯ2 膜を前記多孔質層間絶縁膜上に形成する場合の堆積条件を示す。
【００３８】
【表２】
0003645081.tif 000003
【００３９】
表２の条件で前記多孔質層間絶縁膜上にＣＶＤ−ＳｉＯ2 膜を形成した場合、前記多孔質層間絶縁膜自体の誘電率は膜厚が３４０ｎｍにおいて２．４５であり、また前記ＣＶＤ−ＳｉＯ2 膜自体の誘電率は膜厚が２２０ｎｍにおいて４．６９であるのに対し、前記多孔質層間絶縁膜上に前記ＣＶＤ−ＳｉＯ2 膜を形成した構造の誘電率は、合計膜厚が５６０ｎｍの場合に３．９３になることが実験的に見出された。これは、前記ＣＶＤ−ＳｉＯ2 膜自体の誘電率を４．６９とした場合、前記シリカ微粒子の誘電率は実効的に４．５６まで増大していることを示す。これは、先に図９で説明したように、多孔質層間絶縁膜中の空隙に実質的な量のＳｉＯ2 が侵入していることを意味している。
【００４０】
そこで、本実施例では、前記ＣＶＤ−ＳｉＯ2 膜をＳｉＨ4 およびＴＥＯＳを原料として堆積する際に、下の表３に示すように、通常のプラズマＣＶＤ法で使われるのよりも圧力を増大させ、またＮ2 Ｏガスの流量を増大させることにより、多孔質層間絶縁膜中へのＣＶＤ−ＳｉＯ2 膜の侵入を最小化する。
【００４１】
【表３】
0003645081.tif 000004
【００４２】
表３の条件でＣＶＤ−ＳｉＯ2 膜を多孔質層間絶縁膜上に形成した場合、前記多孔質層間絶縁膜自体の誘電率は膜厚が４００ｎｍにおいて２．５０であり、また前記ＣＶＤ−ＳｉＯ2 膜自体の誘電率は膜厚が２００ｎｍにおいて４．５４であるのに対し、前記多孔質層間絶縁膜上に前記ＣＶＤ−ＳｉＯ2 膜を形成した構造の誘電率は、合計膜厚が６００ｎｍの場合に３．１９にしかならないことが見出された。これは、前記ＣＶＤ−ＳｉＯ2 膜自体の誘電率を４．５４とした場合、前記シリカ微粒子の誘電率は２．４５に抑制されていることを示す。これは、多孔質層間絶縁膜中の空隙に実質的な量のＳｉＯ2 が侵入していないことを示す。表３の条件においてＣＶＤ−ＳｉＯ2 膜を堆積した場合、前記ＣＶＤ−ＳｉＯ2 膜の前記多孔質層間絶縁膜中へのしみ込みはシリカ微粒子の粒子径の２倍以下であると考えられる。
【００４３】
勿論、前記多孔質層間絶縁膜上へのＣＶＤ−ＳｉＯ2 膜の形成は、他に高密度プラズマＣＶＤ法を使って行うことも可能である。下の表４は、前記かかる高密度プラズマＣＶＤ法によるＣＶＤ−ＳｉＯ2 膜の形成条件の例を示す。
【００４４】
【表４】
0003645081.tif 000005
【００４５】
表４の条件でＣＶＤ−ＳｉＯ2 膜を多孔質層間絶縁膜上に形成した場合、前記多孔質層間絶縁膜自体の誘電率は膜厚が４００ｎｍにおいて２．５４であり、また前記ＣＶＤ−ＳｉＯ2 膜自体の誘電率は膜厚が２００ｎｍにおいて４．５４であるのに対し、前記多孔質層間絶縁膜上に前記ＣＶＤ−ＳｉＯ2 膜を形成した構造の誘電率は、合計膜厚が６００ｎｍの場合に２．５２にしかならないことが見出された。これは、前記ＣＶＤ−ＳｉＯ2 膜自体の誘電率を４．５４とした場合、前記シリカ微粒子の誘電率が２．４５以下に抑制されていることを示す。これは、多孔質層間絶縁膜中の空隙に実質的な量のＳｉＯ2 が侵入していないことを示す。表４の条件においてＣＶＤ−ＳｉＯ2 膜を堆積した場合、前記ＣＶＤ−ＳｉＯ2 膜の前記多孔質層間絶縁膜中へのしみ込みはシリカ微粒子の粒子径の２倍以下であると考えられる。
［第６実施例］
図１０（Ａ）〜図１１（Ｅ）は、本発明の第６実施例による、ダマシン構造を有する多層配線構造５０の形成方法を説明する図である。
【００４６】
図１０（Ａ）を参照するに、基板５１上には通常のＣＶＤ法によりＳｉＯ2 膜５２Ａが形成され、さらに前記ＳｉＯ2 膜５２Ａ上に先の実施例で説明した空隙４を含む、図１に示す構造を有する多孔質層間絶縁膜５３がスピンコーティングにより塗布される。さらに、前記多孔質層間絶縁膜５３上には、別のＳｉＯ2 膜５２Ｂが、表３で説明した条件で、プラズマＣＶＤ法により形成される。
【００４７】
次に、図１０（Ｂ）の工程で、前記ＳｉＯ2 膜５２Ａおよび５２Ｂ、および前記多孔質層間絶縁膜５３を貫通して、溝５３Ａが形成され、さらに図１０（Ｃ）の工程で、前記溝５３Ａを埋めるように、前記ＣＶＤ絶縁膜５２Ｂ上にＴｉＮ等のバリアメタル膜５４ＡおよびＡｌ, ＣｕあるいはＷよりなる導体膜５４Ｂが堆積される。
【００４８】
さらに、図１１（Ｄ）の工程で、前記ＣＶＤ絶縁膜５２Ｂ上の導体膜５４Ｂおよびバリアメタル膜５４ＡがＣＭＰ法により研磨・除去され、前記層間絶縁膜５３中に実質的に埋め込まれた導体パターン５４が形成される。
さらに、上記の工程を繰り返すことにより、図１１（Ｅ）に示す多層配線構造が形成される。
［第７実施例］
図１２（Ａ）〜図１３（Ｆ）は、本発明の第７実施例によるダマシン構造を有する多層配線構造６０の形成方法を説明する図である。
【００４９】
図１２（Ａ）を参照するに、本実施例では基板６１上にＳｉＯ2 膜６２Ａが通常のＣＶＤ法により、あるいはプラズマＣＶＤ法により形成され、前記ＳｉＯ2 膜６２Ａ上に先の実施例で説明した、空隙４を含む、図１に示した構造の多孔質層間絶縁膜６３が、スピンコーティングにより塗布される。さらに、前記多孔質層間絶縁膜６３上には、先に表３で説明した条件下で、別のＳｉＯ2 膜６２ＢがプラズマＣＶＤ法により形成される。
【００５０】
次に、図１２（Ｂ）の工程で、前記ＳｉＯ2 膜６２Ｂ上に開口部６２Ｃがパターニングされ、さらに図１２（Ｃ）の工程で、前記ＳｉＯ2 膜膜６２Ｂ上に前記開口部６２Ｃを埋めるように別の多孔質層間絶縁膜６４がスピンコーティング法により塗布され、前記多孔質絶縁膜６４上には、別のＳｉＯ2 膜６４Ａが前記ＳｉＯ2 膜６２Ｂと同様に、プラズマＣＶＤ法により形成される。
【００５１】
次に、図１３（Ｄ）の工程で、前記ＳｉＯ2 膜６４Ａ上に開口部を有するレジストパターン６５を形成し、前記レジストパターン６５をマスクに前記ＳｉＯ2 膜６４Ａをパターニングし、開口部６４Ｂを形成する。
次に、前記ＳｉＯ2 膜６４Ａをマスクに、前記多孔質層間絶縁膜６４および６３に順次、連続してドライエッチングを行い、前記層間絶縁膜６４中に、前記開口部６４Ｂに対応した溝６４Ｃを、また前記層間絶縁膜６３中に前記開口部６２Ｃに対応した、より小さな径のスルーホール６３Ａを形成する。その際、前記ＳｉＯ2 膜６２Ｂはエッチングストッパマスクとして作用する。
【００５２】
さらに、前記スルーホール６３Ａおよび溝６４Ｃを埋めるように導体パターンを形成することにより、図１３（Ｆ）に示す構造の多層配線構造が形成される。本実施例では、前記膜６２Ｂはエッチングストッパマスクとして使われるため、ＳｉＯ2 のドライエッチングに対してエッチング耐性を示す例えばＳｉＮ等により形成してもよい。この場合、図１３（Ｅ）のドライエッチング工程は、例えばＣ4 Ｆ8 とＣＨ2 Ｆ2 をエッチングガスとして使い、Ａｒ雰囲気中５ｍｍＴｏｒｒの圧力下、１０００Ｗのバイアスと１０００Ｗのソースパワーで実行するのが好ましい。
［第８実施例］
図１４（Ａ）〜図１５（Ｅ）は、本発明の第８実施例によるダマシン構造を有する多層配線構造７０の形成方法を説明する図である。
【００５３】
図１４（Ａ）を参照するに、本実施例では基板７１上にＳｉＯ2 膜７２Ａが通常のＣＶＤ法により、あるいはプラズマＣＶＤ法により形成され、前記ＳｉＯ2 膜７２Ａ上に先の実施例で説明した、空隙４を含む、図１に示した構造の多孔質層間絶縁膜７３が、スピンコーティングにより塗布される。さらに、前記多孔質層間絶縁膜７３上には、先に表３で説明した条件下で、別のＳｉＯ2 膜７２ＢがプラズマＣＶＤ法により形成され、前記ＳｉＯ2 膜７２Ｂ上には別の多孔質層間絶縁膜７４が、スピンコーティングにより塗布される。
【００５４】
次に、図１４（Ｂ）の工程で、前記多孔質層間絶縁膜膜７３，７４およびＳｉＯ2 膜７２Ｂ，７４Ｂに対してドライエッチングを行い、スルーホール７４Ｃを形成する。
さらに図１４（Ｃ）の工程で、前記ＳｉＯ2 膜７４Ｂ上に開口部７５Ａを有するレジストパターン７５を形成し、次に図１５（Ｄ）の工程で前記レジストパターン７５をマスクに前記層間絶縁膜７４およびその上のＳｉＯ2 マスク７４Ａに、前記層間絶縁膜７３中を延在するスルーホール７４Ｃに連続して溝７４Ｄを形成する。
【００５５】
さらに、前記スルーホール７４Ｃおよび溝７４Ｄを埋めるように導体膜を堆積することにより、図１５（Ｅ）に示す多層配線構造が得られる。
本実施例においても、前記膜７２ＢをＳｉＮ膜としてもよい。その際、図１５（Ｄ）のドライエッチング工程は、ＳｉＮ膜７２Ｂと多孔質層間絶縁膜７４との間に最大の選択比がとれるように、先に説明した条件でドライエッチングを行うのが好ましい。
［第９実施例］
図１６（Ａ）〜図１７（Ｄ）は、本発明の第９実施例によるダマシン構造を有する多層配線構造８０の形成方法を説明する図である。
【００５６】
図１６（Ａ）を参照するに、本実施例では基板８１上にＳｉＯ2 膜８２Ａが通常のＣＶＤ法により、あるいはプラズマＣＶＤ法により形成され、前記ＳｉＯ2 膜８２Ａ上に先の実施例で説明した、空隙４を含む、図１に示した構造の多孔質層間絶縁膜８３が、スピンコーティングにより塗布される。さらに、前記多孔質層間絶縁膜８３上には、先に表３で説明した条件下で、別のＳｉＯ2 膜８２ＢがプラズマＣＶＤ法により形成される。
【００５７】
次に、図１６（Ｂ）の工程で、前記ＳｉＯ2 膜８２Ｂおよびその下の多孔質層間絶縁膜８３にドライエッチングを行い、底面が層８３の底面よりも上に位置する溝８３Ａを、前記層間絶縁膜８３中に形成する。
さらに、図１７（Ｃ）の工程で、図１６（Ｂ）の構造上に前記溝８３Ａに対応した開口部８４Ａを有するレジストパターン８４が形成され、さらに図１７（Ｄ）の工程で前記レジストパターン８４をマスクにドライエッチングを行うことにより、前記溝８３Ａ中にコンタクトホール８２Ｃを形成する。
【００５８】
さらに、前記溝８３Ａおよびコンタクトホール８２Ｃを導体パターンで埋めることにより、先に説明したのと同様な多層配線構造が得られる。
以上、本発明を好ましい実施例について説明したが、本発明はかかる特定の実施例に限定されるものではなく、本発明の要旨内において様々な変形・変更が可能である。
【００５９】
【発明の効果】
請求項１および２記載の本発明の特徴によれば、
配線パターンを含む配線層と、前記配線層上に、前記配線パターンを覆うように形成され、粒子を充填した構造の層間絶縁膜とを備えた半導体装置において、前記粒子を５０ｎｍ〜５ｎｍの範囲の粒径を有するＳｉＯ2 粒子より形成し、前記層間絶縁膜中、隣接する粒子と粒子との間に、空隙を形成し、前記層間絶縁膜の空隙率を1 ３〜４２％の範囲とすることにより、平坦性を損なうことなく層間絶縁膜の誘電率を低下させることが可能になる。
【００６０】
請求項３記載の本発明の特徴によれば、
前記粒子を、一般式（Ｉ）Ｘn Ｓｉ（ＯＲ’）4-n （式中、Ｘは水素原子、フッ素原子または炭素数１〜８のアルキル基、アリル基またはビニル基，Ｒ’は水素原子または炭素数１〜８のアルキル基，アリル基またはビニル基を表し、ｎは０〜３の整数）で示されるアルコキシシランまたはシリカ化合物を加水分解・重縮合して得られるシリカ系超微粒子より構成し、前記層間絶縁膜を、前記ＳｉＯ2 粒子を互いに接着するバインダ−部を含むように構成し、前記バインダを、  前記一般式（Ｉ）で示されるアルコキシシラン、または一般式（II）Ｘn ＳｉＸ’4-n （式中、Ｘは水素原子、フッ素原子または炭素数１〜８のアルキル基、アリル基またはビニル基，Ｘ’はフッ素原子、塩素原子、臭素原子またはヨウ素原子などのハロゲン原子、ｎは０〜３の整数）で表されるハロゲン化シランの加水分解物との反応物より形成することにより、層間絶縁膜中に形成された空隙表面への水分の吸着が抑止され、層間絶縁膜の吸湿による誘電率の増大が回避される。
【００６１】
請求項４記載の本発明の特徴によれば、
下地構造上に、ＳｉＯ2 粒子とバインダとを含む塗布液を塗布する工程と、前記塗布液を塗布した構造を熱処理して、前記ＳｉＯ2 粒子間に空隙を有する絶縁膜を形成する工程とを含む半導体装置の製造方法において、前記ＳｉＯ2 粒子として、粒径が５０〜５ｎｍの範囲の粒子を使い、前記熱処理工程を、３５０°Ｃ〜４００°Ｃの範囲で、酸素濃度が１％以下の不活性ガス中において行うことにより、平坦化された低誘電率層間絶縁膜を、下地構造との密着性良く形成することができる。
【００６２】
請求項５〜７記載の本発明の特徴によれば、
層間絶縁膜を形成する工程と、前記層間絶縁膜上にＣＶＤ絶縁膜を形成する工程とを含む半導体装置の製造方法において、
前記層間絶縁膜を形成する工程に、
粒径が５０〜５ｎｍの範囲のＳｉＯ２ 粒子とバインダとを含む塗布液を塗布する工程と、
前記塗布液を塗布した構造を熱処理して、前記ＳｉＯ２ 粒子間に空隙を有する絶縁膜を形成する工程とを含め、
前記前記ＣＶＤ絶縁膜を形成する工程を、前記ＣＶＤ絶縁膜が前記層間絶縁膜中に実質的にしみ込まないように形成することにより、前記ＣＶＤ絶縁膜を含む層間絶縁膜の誘電率を最小化することができる。
【００６３】
請求項８〜９記載の本発明の特徴によれば、
空隙を含む多孔質層間絶縁膜中に配線パターンあるいはコンタクトホールを埋め込んだ、いわゆるダマシン構造の多層配線構造を得ることができる。
【図面の簡単な説明】
【図１】本発明の原理を説明する図である。
【図２】図１の絶縁膜の誘電率と、絶縁膜を構成するシリカ粒子の粒径との関係を示す図である。
【図３】本発明の絶縁膜の密着性を説明する図である。
【図４】本発明の絶縁膜の誘電率と、キュア工程で使われる雰囲気中の酸素濃度との関係を示す図である。
【図５】本発明の第１実施例による半導体装置の製造方法を説明する図である。
【図６】本発明の第２実施例による半導体装置の製造方法を説明する図である。
【図７】本発明の第３実施例による半導体装置の製造方法を説明する図である。
【図８】本発明の第４実施例による半導体装置の製造方法を説明する図である。
【図９】従来のＣＶＤ法により層間絶縁膜を多孔質層間絶縁膜上に形成した場合に生じるＣＶＤ層間絶縁膜の多孔質層間絶縁膜中へのしみ込みの問題を説明する図である。
【図１０】（Ａ）〜（Ｃ）は、本発明の第６実施例による多層配線構造の形成工程を説明する図（その１）である。
【図１１】（Ｄ）〜（Ｅ）は、本発明の第６実施例による多層配線構造の形成工程を説明する図（その２）である。
【図１２】（Ａ）〜（Ｃ）は、本発明の第７実施例による多層配線構造の形成工程を説明する図（その１）である。
【図１３】（Ｄ）〜（Ｆ）は、本発明の第７実施例による多層配線構造の形成工程を説明する図（その２）である。
【図１４】（Ａ）〜（Ｃ）は、本発明の第８実施例による多層配線構造の形成工程を説明する図（その１）である。
【図１５】（Ｄ）〜（Ｅ）は、本発明の第８実施例による多層配線構造の形成工程を説明する図（その２）である。
【図１６】（Ａ）〜（Ｂ）は、本発明の第９実施例による多層配線構造の形成工程を説明する図（その１）である。
【図１７】（Ｄ）〜（Ｅ）は、本発明の第９実施例による多層配線構造の形成工程を説明する図（その２）である。
【符号の説明】
１．１１．２１．３１．４１，５１，６１，７１，８１  基板
２  ＴｉＮ膜
２Ｘ  空隙
３  Ａｌ膜
１０，１３，２４，３３，４４，５３，６３，６４，７３，７４，８３  多孔質層間絶縁膜
１２，２２，３２，４２，５４  導体パターン
１３Ａ，２４Ａ，３３Ａ，４４Ａ，６３Ａ，７４Ｃ，８２Ｃ  コンタクトホール１４，２５，２５，４６，５４  導体プラグ
２３，３４，４５  ＣＶＤ−ＳｉＯ2 膜
６４Ｃ，７４Ｄ，８３Ａ  溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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