(57)【特許請求の範囲】
【請求項１】
基板側から順に第１の下部電極と、この第１の下部電極上にエピタキシャル成長した結晶性の誘電性材料からなる強誘電体膜と、この強誘電体膜の上に形成された第１の上部電極とを備えた第１の薄膜キャパシタと、この第１の薄膜キャパシタに接続して設けられた第１のスイッチング・トランジスタを有するアクティブ・セル、及び第２の下部電極と、この第２の下部電極上に前記誘電性材料と同一の材料を成長させた多結晶性の誘電性材料からなる常誘電体膜と、この常誘電体膜の上に形成された第２の上部電極とを備えた第２の薄膜キャパシタと、この第２の薄膜キャパシタに接続して設けられた第２のスイッチング・トランジスタを有するダミーセルを具備する不揮発性半導体記憶装置。
【請求項２】
基板側から順に第１の下部電極と、この第１の下部電極上にエピタキシャル成長した結晶性の誘電性材料からなる強誘電体膜と、この強誘電体膜の上に形成された第１の上部電極とからなる第１の薄膜キャパシタと、この第１の薄膜キャパシタに接続して設けられた第１のスイッチング・トランジスタを有するアクティブ・セル、及び第２の下部電極と、この第２の下部電極上に前記強誘電性材料と同一の材料をエピタキシャル成長させた結晶性の誘電体材料からなる常誘電体膜と、この常誘電体膜の上に形成された第２の上部電極とからなる第２の薄膜キャパシタと、この第２の薄膜キャパシタに接続して設けられた第２のスイッチング・トランジスタを有するダミーセルを具備し、前記アクティブセルの第１の下部電極の格子定数が前記ダミーセルの第２の下部電極の格子定数より０．２％以上小さいことを特徴とする不揮発性半導体記憶装置。
【請求項３】
基板側から順に第１の下部電極と、この第１の下部電極上にエピタキシャル成長した結晶性の誘電性材料からなる強誘電体膜と、この強誘電体膜の上に形成された第１の上部電極とからなる第１の薄膜キャパシタと、この第１の薄膜キャパシタに接続して設けられた第１のスイッチング・トランジスタを有するアクティブ・セル、及び第２の下部電極と、この第２の下部電極上に前記強誘電性材料と同一の構成元素からなり、かつ、組成比が異なる材料をエピタキシャル成長させた結晶性の誘電体材料からなる常誘電体膜と、この常誘電体膜の上に形成された第２の上部電極とからなる第２の薄膜キャパシタと、この第２の薄膜キャパシタに接続して設けられた第２のスイッチング・トランジスタを有するダミーセルを具備し、前記アクティブセルの強誘電体膜の本来のキュリー温度がダミーセルの常誘電体膜の本来のキュリー温度より５０℃以上高いことを特徴とする不揮発性半導体記憶装置。
【請求項４】
前記アクティブ・セルの強誘電体膜の本来のキュリー温度が２００℃以下であることを特徴とする請求項１ないし３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記アクティブセルの強誘電体膜はチタン酸バリウムストロンチウムからなり、残留歪みを導入することにより強誘電性を付与されていることを特徴とする請求項１ないし３のいずれか１項に記載の不揮発性半導体記憶装置。
【請求項６】
基板側から順に第１の下部電極と、この第１の下部電極上にエピタキシャル成長した結晶性の誘電体材料からなる第１の誘電体膜と、この第１の誘電体膜の上に形成された第１の上部電極とからなる第１の薄膜キャパシタと、この第１の薄膜キャパシタに接続して設けられた第１のスイッチング・トランジスタを有するアクティブ・セル、及び第２の下部電極と、この第２の下部電極上に前記第１の誘電体膜と同一の材料をエピタキシャル成長させた結晶性の誘電体材料からなる第２の誘電体膜と、この第２の誘電体膜の上に形成された第２の上部電極とからなる第２の薄膜キャパシタと、この第２の薄膜キャパシタに接続して設けられた第２のスイッチング・トランジスタを有するダミーセルを具備し、前記第１の下部電極は、前記第１の誘電体膜が強誘電性を発現するように選定され、前記第２の下部電極は、前記第２の誘電体膜が常強誘電性を発現するように選定されていることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、強誘電体膜を用いたアクティブ・セルと常誘電体膜を用いたダミーセルとを有する不揮発性半導体記憶装置に関する。
【０００２】
【従来の技術】
最近、記憶媒体として強誘電体薄膜を有する強誘電体キャパシタを用いた記憶装置（強誘電体メモリ）の開発が行われており、一部には既に実用化がなされている。強誘電体メモリは不揮発性であり、電源を落とした後も記憶内容が失われない、しかも膜厚が充分薄い場合には自発分極の反転が速く、ＤＲＡＭ並みに高速の書き込み、読み出しが可能であるなどの優れた特徴を有する。また、１ビットのメモリセルを一つのトランジスタと一つの強誘電体キャパシタとで構成することができるため、大容量化にも適している。
【０００３】
強誘電体メモリに適した強誘電体薄膜に必要な特性は、残留分極が大きいこと、残留分極の温度依存性が小さいこと、及び残留分極の長時間保持が可能であること（リテンション）などである。
【０００４】
現在、強誘電体材料としては、主としてジルコン酸チタン酸鉛（ＰＺＴ）が用いられている。ＰＺＴは、ジルコン酸鉛とチタン酸鉛の固溶体であるが、ほぼ１：１のモル比で固溶したものが自発分極が大きく、低い電界でも反転することができ、記憶媒体として優れているものと考えられている。ＰＺＴは、強誘電体相と常誘電体相の間の転移温度（キュリー温度）が３００℃以上と比較的高いため、通常の電子回路が使用される温度範囲（１２０℃以下）では、記憶された内容が熱によって失われる心配は少ない。
【０００５】
しかしながら、ＰＺＴの良質な薄膜は、作成が難しいことが知られている。第１に、ＰＺＴの主成分である鉛は５００℃以上で蒸発しやすく、そのため組成の正確な制御が難しい。第２に、ＰＺＴがペロブスカイト型結晶構造を形成したときにはじめて強誘電性が現れるが、このペロブスカイト型結晶を持つＰＺＴが得にくく、パイロクロアと呼ばれる結晶構造のほうが容易に得られやすいという問題がある。また、シリコンデバイスに応用した場合には、主成分である鉛のシリコン中への拡散を防ぐことが難しいという問題もある。
【０００６】
ＰＺＴ以外ではチタン酸バリウム（ＢａＴｉＯ3 ）が代表的な強誘電体として知られている。チタン酸バリウムは、ＰＺＴと同様にペロブスカイト型結晶を持ち、キュリー温度は約１２０℃であることが知られている。Ｐｂと比べるとＢａは蒸発しにくいので、チタン酸バリウムの薄膜作成においては、組成の制御が比較的容易である。また、チタン酸バリウムが結晶化した場合は、ペロブスカイト型以外の結晶構造をとることは殆どない。
【０００７】
これらの長所にもかかわらず、チタン酸バリウムの薄膜キャパシタが強誘電体メモリの記憶媒体としてさほど検討されていない理由として、チタン酸バリウムはＰＺＴと比べて残留分極が小さく、しかも残留分極の温度依存性が大きいことが挙げられる。この原因は、チタン酸バリウムのキュリー温度が低い（１２０℃）ことにあり、このため強誘電体メモリを作成した場合、１００℃以上の高温にさらされた場合に記憶内容が失われる恐れがあるばかりではなく、通常電子回路が使用される温度範囲（８５℃以下）でも残留分極の温度依存性が大きいため、動作が不安定となる。従って、チタン酸バリウムからなる強誘電体薄膜を使用した薄膜キャパシタは、強誘電体メモリの記憶媒体としての用途に適さないと考えられていた。
【０００８】
【発明が解決しようとする課題】
本発明者らは、新しい強誘電体薄膜として、下部電極（例えばＰｔの（１００）面）の格子定数に比較的近く、やや大きな格子定数を持つ誘電材料（例えば、Ｂａx Ｓｒ1-z ＴｉＯ3 ）を選択し、かつまたＲＦマグネトロン・スパッタ法という成膜過程でミスフィット転位が比較的入りにくい成膜方法を採用して、分極軸であるｃ軸方向にエピタキシャル成長させることにより、膜厚２００ｎｍ以上の比較的厚い膜厚の薄膜においても、エピタキシャル効果により本来の誘電体の格子定数よりも膜厚方向（ｃ軸）に格子定数が伸び、面内方向（ａ軸）の格子定数が縮んだ状態を保つことができることを見出した。
【０００９】
その結果、強誘電キュリー温度を高温側にシフトさせ、室温領域で大きな残留分極を示し、かつ８５℃程度まで温度を上げても十分大きな残留分極を保持できる強誘電体薄膜が実現可能であることを確認した。例えば、下部電極として酸化されにくいＰｔ（格子定数ａ：０．３９２３１）を使用し、誘電体として所定の組成領域のチタン酸バリウムストロンチウム（Ｂａx Ｓｒ1-x ＴｉＯ3 、ｘ＝０．３０−０．９０、以下ＢＳＴと呼ぶ）を用いることにより、本来室温では強誘電性を示さないはずの組成領域（ｘ≦０．７）でも強誘電性が発現し、またもともと室温で強誘電性を示す組成領域（ｘ＞０．７）においては、本来室温以上にあるキュリー温度がさらに上昇するという、実用上好ましい強誘電体特性を実現できることを実験的に確認した。
【００１０】
このようにエピタキシャル成長させた強誘電体薄膜を有する薄膜キャパシタを用いて、不揮発性の半導体メモリを構成することができる。強誘電体薄膜キャパシタを使用した半導体メモリにおけるメモリセルの主な構造として、２種類挙げることができる。通常用いられているのが、１つのメモリセルを２個のトランジスタと２個のキャパシタで構成するもので、等価回路図を図３に、読み出し動作時の原理図を図４に示す。即ち、メモリセル２１として１個のトランジスタと１個のキャパシタで構成される単位セルを２個ペアで使用する。
【００１１】
このような不揮発性半導体メモリの書き込みは、次のようにして行われる。まず、ワード線駆動回路２３により所定のロウアドレスのワード線ＷＬを選択し、選択されたワード線を活性化してこれと結合するスイッチングトランジスタを活性状態にした後、ビット線対ＢＬおよびＢＬ´に“１”あるいは“０”の情報に対応する相補的な電位（例えば５Ｖと０Ｖ）を付与するとともに、ドライブ線駆動回路２２によりドライブ線ＤＬを活性化して、書き込み信号を伝達する。この操作により、１つのメモリセル内の２つのユニットセルの強誘電体キャパシタを逆方向に分極する。
【００１２】
次いで、ワード線の活性化を停止して、スイッチングトランジスタを非活性化状態に戻せば、上述したようなロウアドレスおよびコラムアドレスの積によって選択されるメモリセルに“１”あるいは“０”の情報が蓄積・保持され、情報の書き込みが行われる。その後は、情報が書き込まれたメモリセルと結合するワード線あるいはドライブ線とビット線の一方が活性化されても、書き込まれた情報が消失することはない。
【００１３】
一方、読み出しにあたっては、まず、ワード線駆動回路２３により所定のロウアドレスのワード線ＷＬを選択し、選択されたワード線を活性化してこれと結合するスイッチングトランジスタを活性化状態にする。続いて、所定のコラムアドレスについてビット線対ＢＬ、ＢＬ´をプリチャージしてフローティング状態とした後、ドライブ線駆動回路２２によりドライブ線ＤＬを活性化して所定の電位を付与する。
【００１４】
ここで、上述したようなロウアドレスおよびコラムアドレスの積によって選択される１つのメモリセル内の、逆方向に分極されている２つのキャパシタに蓄積・保持されていた情報は、スイッチングトランジスタを通じてプリチャージされたビット線対に取り出され（図４）、強誘電分極の反転方向と非反転方向の差に応じた電荷量差に基づく微小な電位差がビット線対間に形成される。従って、この電位差をセンスアンプ２４で増幅することで、メモリセル内のキャパシタに蓄積・保持されていた情報の読み出しを行うことが可能になる。さらに、上述したようにして情報の取り出されたメモリセル内の薄膜キャパシタに対しては、その後所定の動作により読み出す前の情報が書き込まれて、情報の再書き込みが行われる。
【００１５】
この方式では、隣接する２つのキャパシタを逆方向に分極させておき、読み出し時には１方向に分極させて蓄積電荷量の差を検出するため、キャパシタによる蓄積電荷のばらつきや疲労による劣化の影響を受けにくいという利点を有しており、現在主流となっている。しかしながら、１個のメモリセルを２個のトランジスタと２個のキャパシタにより構成するために、後述する１個のトランジスタと１個のキャパシタを使用する方法に比べて２倍の面積が必要になるという欠点を有する。
【００１６】
メモリセルの第２の構造は、１個のトランジスタと１個の薄膜キャパシタからなるダミーセルを別途設け、個々のメモリ−セル（アクティブセル）を１個のトランジスタと１個の薄膜キャパシタから構成する方法である。等価回路図を図５に、読み出し動作時の原理図を図６に示す。
【００１７】
すなわち、この方法では、アクティブセルの１個の強誘電体薄膜キャパシタの分極方向を記憶情報とし、読み出し時にはアクティブセルおよびダミーセルのプレート線に電圧を加え、アクティブセルのキャパシタの電荷量とダミーセルのキャパシタの電荷量をビット線を通じてセンスアンプで比較して判断する方法である。従って、２個のトランジスタと２個のキャパシタを使用する場合に比べて、比較に使用できる電荷量は半分以下になるとともに、ダミーセルのキャパシタは多数のアクティブセルのキャパシタに対して参照されるために、分極反転の回数も多くなるため、ダミーセルのキャパシタには高い信頼性・再現性と対疲労性が要求される。
【００１８】
通常、ダミーセルのキャパシタとして、アクティブセルのキャパシタと同じ構造・面積のものを使用し、常に１方向に分極させておき、読み出し時のダミードライブ線の活性化電位を変えることによって、アクティブセルのキャパシタの反転分極時と非反転分極時の中間の電荷量を持たせる方法、さらに同じ構造であるが面積を異なるものを使用し、同一のドライブ線活性化電位で反転分極時と非反転分極時の中間の電荷量を持たせる方法が知られている。
【００１９】
しかしながら、ダミーセルのキャパシタとしてアクティブセルのキャパシタと同じ強誘電体薄膜を使用した場合には、残留分極値の経時変化、繰返し分極による疲労劣化、１方向の分極を継続することによる分極特性の変化（インプリントと呼ぶ）などの、強誘電体薄膜キャパシタ特有の安定性に関する問題があり、信頼性の高い半導体メモリを作成することが困難である。
【００２０】
一方、ダミーセルのキャパシタとして、Ｓｉの熱酸化膜を誘電体膜として使用した、ＭＯＳ（金属／酸化膜／半導体）接合のキャパシタなどを使用することができ、この場合はダミーセルとして高い信頼性のものを作成することができる。しかしながら、熱酸化膜の誘電率は強誘電体膜に比較して２桁程度小さいため、ダミーセルの面積が大きくなったり、縮小するために工程数が非常に多くなるといった、別の欠点が存在する。
本発明は、信頼性が高く、かつ面積の小さなダミーセルを得ることを可能とする不揮発性半導体記憶装置を提供することを目的とする。
【００２１】
【課題を解決するための手段】
上記課題を解決するため、本発明（請求項１）は、基板側から順に第１の下部電極と、この第１の下部電極上にエピタキシャル成長した結晶性の誘電性材料からなる強誘電体膜と、この強誘電体膜の上に形成された第１の上部電極とを備えた第１の薄膜キャパシタと、この第１の薄膜キャパシタに接続して設けられた第１のスイッチング・トランジスタを有するアクティブ・セル、及び第２の下部電極と、この第２の下部電極上に前記誘電性材料と同一の材料を成長させた多結晶性の誘電性材料からなる常誘電体膜と、この常誘電体膜の上に形成された第２の上部電極とを備えた第２の薄膜キャパシタと、この第２の薄膜キャパシタに接続して設けられた第２のスイッチング・トランジスタを有するダミーセルを具備する不揮発性半導体記憶装置を提供する。
【００２２】
また、本発明（請求項２）は、基板側から順に第１の下部電極と、この第１の下部電極上にエピタキシャル成長した結晶性の誘電性材料からなる強誘電体膜と、この強誘電体膜の上に形成された第１の上部電極とからなる第１の薄膜キャパシタと、この第１の薄膜キャパシタに接続して設けられた第１のスイッチング・トランジスタを有するアクティブ・セル、及び第２の下部電極と、この第２の下部電極上に前記強誘電性材料と同一の材料をエピタキシャル成長させた結晶性の誘電体材料からなる常誘電体膜と、この常誘電体膜の上に形成された第２の上部電極とからなる第２の薄膜キャパシタと、この第２の薄膜キャパシタに接続して設けられた第２のスイッチング・トランジスタを有するダミーセルを具備し、前記アクティブセルの第１の下部電極の格子定数が前記ダミーセルの第２の下部電極の格子定数より０．２％以上小さいことを特徴とする不揮発性半導体記憶装置を提供する。
【００２３】
更に、本発明（請求項３）は、基板側から順に第１の下部電極と、この第１の下部電極上にエピタキシャル成長した結晶性の誘電性材料からなる強誘電体膜と、この強誘電体膜の上に形成された第１の上部電極とからなる第１の薄膜キャパシタと、この第１の薄膜キャパシタに接続して設けられた第１のスイッチング・トランジスタを有するアクティブ・セル、及び第２の下部電極と、この第２の下部電極上に前記強誘電性材料と同一の構成元素からなり、かつ、組成比が異なる材料をエピタキシャル成長させた結晶性の誘電体材料からなる常誘電体膜と、この常誘電体膜の上に形成された第２の上部電極とからなる第２の薄膜キャパシタと、この第２の薄膜キャパシタに接続して設けられた第２のスイッチング・トランジスタを有するダミーセルを具備し、前記アクティブセルの強誘電体膜の本来のキュリー温度がダミーセルの常誘電体膜の本来のキュリー温度より５０℃以上高いことを特徴とする不揮発性半導体記憶装置を提供する。
【００２４】
更にまた、本発明（請求項４）は、以上の半導体記憶装置（請求項１〜３）において、前記アクティブ・セルの強誘電体膜の本来のキュリー温度が２００℃以下であることがを特徴とする不揮発性半導体記憶装置を提供する。
【００２５】
また、本発明（請求項５）は、以上の半導体記憶装置（請求項１〜３）において、前記アクティブセルの強誘電体膜はチタン酸バリウムストロンチウムからなり、残留歪みを導入することにより強誘電性を付与されていることを特徴とする不揮発性半導体記憶装置を提供する。
【００２６】
更に、本発明（請求項６）は、基板側から順に第１の下部電極と、この第１の下部電極上にエピタキシャル成長した結晶性の誘電体材料からなる第１の誘電体膜と、この第１の誘電体膜の上に形成された第１の上部電極とからなる第１の薄膜キャパシタと、この第１の薄膜キャパシタに接続して設けられた第１のスイッチング・トランジスタを有するアクティブ・セル、及び第２の下部電極と、この第２の下部電極上に前記第１の誘電体膜と同一の材料をエピタキシャル成長させた結晶性の誘電体材料からなる第２の誘電体膜と、この第２の誘電体膜の上に形成された第２の上部電極とからなる第２の薄膜キャパシタと、この第２の薄膜キャパシタに接続して設けられた第２のスイッチング・トランジスタを有するダミーセルを具備し、前記第１の下部電極は、前記第１の誘電体膜が強誘電性を発現するように選定され、前記第２の下部電極は、前記第２の誘電体膜が常強誘電性を発現するように選定されていることを特徴とする不揮発性半導体記憶装置を提供する。
【００２７】
以下、本発明の原理について詳細に説明する。
本発明は、アクティブセルとダミーセルとで、類似する構造・組成のペロブスカイト系薄膜キャパシタを使用し、強誘電性の誘電体膜をアクティブセルに、常誘電性の誘電体膜をダミーセルに使用すれば、理想的な不揮発性メモリを作成することができるとの知見に基づいている。即ち、本発明者らは、ペロブスカイト系誘電体薄膜が、単結晶であるか多結晶であるかにより、単結晶である場合には成長時に導入される歪量、又は誘電体薄膜の組成を変えることにより、強誘電性を制御できることに着目した。即ち、誘電性材料としてＢａx Ｓｒ1-x ＴｉＯ3 （ＢＳＴ）系を例にとれば、３００ｎｍ程度以下の膜厚では、キュリー温度の最も高いＢａ分率１００％の組成のものを用いても、多結晶膜では強誘電性はみられないのに対し、エピタキシャル成長させた単結晶膜では強誘電体膜になるのである。
【００２８】
従って、同一の組成、厚さのＢＳＴ誘電体を用いて、アクティブセルの薄膜キャパシタには単結晶の誘電体膜を、ダミーセルの薄膜キャパシタには多結晶の誘電体膜を使用することにより、それぞれ強誘電性および常誘電性のメモリセルを作成することが可能である。このときに、白金などの下部電極に単結晶あるいは多結晶のものを使用することにより、その上の誘電体膜も単結晶のものと多結晶のものを作り分けることが可能である。
【００２９】
また、同じエピタキシャル成長させたＢＳＴ系誘電体膜においても、エピタキシャル成長にともない、導入される歪み量の大小により、キュリー温度を変化させて強誘電体膜と常誘電体膜を作り分けることが可能である。即ち、上述したように、ＢＳＴ単結晶の本来のキュリー温度は、Ｂａ分率７０％程度で室温にあるため、それ以上のＢａ分率で強誘電体、それ以下で常誘電体であるが、わずかに格子定数の小さい単結晶白金膜の上にエピタキシャル成長させて面内に２〜３％の圧縮歪みを導入したＢＳＴ膜では、Ｂａ分率３０％以上で強誘電体になることを見出されている。従って、同一の組成、厚さのＢＳＴ誘電体を用いて、格子定数のわずかに異なる単結晶下地電極膜の上にエピタキシャル成長させることにより、強誘電体膜と常誘電体膜を有するメモリセルを作成することができる。
【００３０】
ここで、圧縮歪みを導入するための下地膜として、白金（格子定数０．３９２３ｎｍ）を主とし、場合によりパラジウム（同０．３８９０ｎｍ）やイリジウム（同０．３８３９）を合金化させたものを使用することができる。一方、歪みを与えない、あるいは逆に面内に引っ張り歪を導入するための下地膜として、白金と金（同０．４０７８ｎｍ）の合金などを使用することができる。
【００３１】
また、以上述べてきたように、同一の下地電極を使用して、ＢＳＴ誘電体膜のＢａ分率を変えることにより、強誘電性および常誘電性のメモリセルを作成することができる。１例として下地電極膜に白金を使用した場合、強誘電性誘電体膜としてＢａ分率１００％のエピタキシャル膜を、常誘電性誘電体膜としてＢａ分率２０％のエピタキシャル膜を使用し、それぞれアクティブセルおよびダミーセルを作成することができる。
【００３２】
本発明の不揮発性半導体記憶装置（請求項１）において、アクティブセルの下部電極の格子定数とダミーセルの下部電極の格子定数の差を０．２％以上と規定した理由は、キュリー温度が室温以下にあるダミーセルの常誘電体膜に対して、アクティブセルの下部電極の格子定数差が０．２％以下では、キュリー温度を十分上昇させて大きな残留分極を得るための歪みを導入させることができないからである。
【００３３】
また、本発明の不揮発性半導体記憶装置（請求項３）において、アクティブセルの強誘電体膜の本来のキュリー温度とダミーセルの常誘電体膜の本来のキュリー温度の差を５０℃以上と規定した理由は、キュリー温度が室温以下にあるダミーセルの常誘電体膜に対して、アクティブセルの強誘電体膜のキュリー温度差が５０℃以下では大きな残留分極を得ることができないからである。
【００３４】
更に、本発明の不揮発性半導体記憶装置（請求項４）において、誘電性材料本来のキュリー温度を２００℃以下とした理由は、このようにキュリー温度がさほど高くない誘電性材料では、本発明を適用することによるキュリー温度の上昇による効果が極めて顕著であり、かつ導電性基板の上にエピタキシャル成長させて強誘電性を示す誘電体膜を形成したとき分極軸が膜厚方向に充分に揃って、結果的に分極反転の繰り返しに対する劣化が小さい誘電体膜を形成し得るからである。
【００３５】
即ち、本発明は、上述した通りペロブスカイト型結晶構造を有する格子のａ軸が縮みｃ軸が伸びた誘電体膜を形成するというものであり、このように誘電体膜と下地との格子定数の差異を利用して格子中に所定方向の歪みを強制的に導入することで、キュリー温度が誘電性材料本来の値よりも上昇する。ここで、キュリー温度が２００℃以下の誘電性材料は、一般に室温での結晶の異方性、換言すれば格子の自発的歪みが小さいので、格子中に強制的に導入された歪みが格子の自発的歪みで相殺されることがほとんどなく、格子中への強制的な歪みの導入が非常に有効となる。
【００３６】
しかるにキュリー温度が２００℃を越える誘電性材料は、通常大きな自発的歪みを格子中に有しており、かつ導電性基板の上にエピタキシャル成長させた際には成膜時の応力や反電場を緩和するため、互いに格子の自発的歪みの方向の異なる９０°分域等が誘電体膜中に形成される。従って、格子中に強制的に導入された一方向性を有する歪みが、このように多方向性を有する格子の自発的歪みで相殺されて、キュリー温度の上昇が僅かなものとなる恐れがある。さらに、互いに格子の自発的歪みの方向の異なる９０°分域が誘電体膜中に形成されると、そのうち分極軸が膜面内に向いた分域で、誘電体膜の膜厚方向に電界が印加された際に格子の９０°反転が生じて、分極反転の繰り返しに対する劣化の原因となる。また、キュリー温度が２００℃を越える誘電性材料は通常Ｐｂ，Ｂｉを主成分として含有するため、誘電体膜の成膜時にＰｂ，Ｂｉの蒸発に起因する組成の変動を抑えることが難しく、ひいては良質な誘電体膜を簡略に得ることが困難である。しかも、キュリー温度が２００℃を越える誘電性材料に関してはもともとキュリー温度は充分高いので、そのまま誘電体膜に用いてもキュリー温度については半導体記憶装置のメモリセルのキャパシタ等に適用するうえでさほど支障はなく、本発明によるキュリー温度の上昇が特に有効とはならない。
【００３７】
本発明では、キュリー温度を誘電性材料本来のキュリー温度よりも５０℃以上高くし、かつ残留分極の値や容量を実用的に充分に大きくするために、誘電体膜に用いられる誘電性材料本来の格子定数ａd と誘電体膜の下地となる導電性材料本来の格子定数ａs との比の値を１．００２≦ａd ／ａs ≦１．０１５の範囲に設定し、ペロブスカイト型結晶構造を有する格子のａ軸が縮み、ｃ軸が伸びた誘電体膜を充分な膜厚で形成することが好ましい。
【００３８】
ａd ／ａs の値を１．００２以上に限定した理由は、１．００２より小さいと誘電体膜のキュリー温度が誘電性材料本来のキュリー温度よりも上昇しないか、また上昇してもごく僅かとなってしまうからである。一方、ａd ／ａs の値を１．０１５以下に限定した理由は、１．０１５より大きいと誘電体膜を導電性基板の上にエピタキシャル成長させたときに、途中でミスフィット転移が入るため、膜厚７０ｎｍ以上の厚い誘電体膜についてやはり充分なキュリー温度の上昇が得られないためである。また、ａd ／ａs の値が１．０１５より大きいときは、膜厚７０ｎｍ未満の薄い誘電体膜についてキュリー温度を上昇させることができたとしても、その上昇は僅かなものとなる。さらに、ａd ／ａs の値が１．００２以上１．０１１以下の範囲内の場合、格子定数のミスフィットが小さいため、成膜温度によらず結晶性の良好な誘電体膜を容易にエピタキシャル成長させることが可能となる点でより好ましい。
【００３９】
また、本発明で用いられ得るペロブスカイト型結晶構造を有する誘電性材料としては、チタン酸バリウム（ＢａＴｉＯ3 ），チタン酸ストロンチウム（ＳｒＴｉＯ3 ），チタン酸カルシウム（ＣａＴｉＯ3 ），スズ酸バリウム（ＢａＳｎＯ3 ），ジルコニウム酸バリウム（ＢａＺｒＯ3 ）等の単純ペロブスカイト型酸化物，マグネシウム酸ニオブ酸バリウム（Ｂａ（Ｍｇ1/3 Ｎｂ2/3 ）Ｏ3 ），マグネシウム酸タンタル酸バリウム（Ｂａ（Ｍｇ1/3 Ｔａ2/3 ）Ｏ3 ）等の複合ペロブスカイト型酸化物や、これらの中から複数の酸化物を同時に固溶させた系等が例示され、さらに化学量論比からの多少のずれが許容されることはいうまでもない。
【００４０】
このような誘電性材料からなる誘電体膜を導電性基板の上にエピタキシャル成長させるときの成長方位としては、誘電体膜及び導電性基板の正方晶系の（００１）面あるいは立方晶系の（１００）面が互いに平行となるように成長させることが好ましく、誘電体膜の成膜方法としては、反応性蒸着、ｒｆスパッタリング、レーザアブレーション、ＭＯＣＶＤ等が挙げられるが、７０ｎｍ以上の厚い膜を形成するには特にスパッタリングが好ましい。また誘電体膜の膜厚は、強誘電体メモリに使用されたときに充分な残留分極あるいは実効誘電率を得る観点から７０ｎｍ以上であることが好ましく、実用上は７０ｎｍ以上１μｍ以下の範囲内であることが望まれる。
【００４１】
以上詳述したように、本発明によれば、例えばシリコンプロセスに適合するのに困難な低融点金属である鉛やビスマスを含まず、エピタキシャル成長時に導入される歪により誘起された強誘電体膜をアクティブセルに使用し、また類似の構造、組成の常誘電体膜をダミーセルに使用することにより、信頼性の高い超高集積化した不揮発性半導体記憶素子を作成することが可能になる。
【００４２】
【発明の形態】
以下、本発明を実施例によって説明する。
実施例１
図１及び図２は、本発明の一実施例に係る不揮発性半導体記憶素子の製造工程を示す模式断面図である。アクティブセルにはエピタキシャル成長させたときに生じる不整合歪を利用して歪み誘起強誘電体膜を形成し、一方、ダミーセルには多結晶の常誘電体膜を形成し、強誘電体メモリを作成した例である。
【００４３】
図１（ａ−１），（ａ−２）は、メモリセルのトランジスタ部および層間絶縁膜５を形成した状態を示し、アクティブセル（ａ−１）、ダミーセル（ａ−２）ともに同一の構成である。図１（ａ−１），（ａ−２）において、参照符号１は第１導電型のシリコン基板を示す。この第１導電型シリコン基板１に素子間分離酸化膜２が形成され、この素子間分離酸化膜２により分離されたシリコン基板１の領域上に、ゲート酸化膜３及びワード線４が形成されている。なお、参照符号５は層間絶縁膜、６は第２導電型不純物拡散層をそれぞれ示す。
【００４４】
次いで、図１（ｂ−１），（ｂ−２）に示すように、層間絶縁膜５にコンタクトホール１６，１７を形成した。このとき、アクティブセルのコンタクトホール１６の加工には、まず層間絶縁膜の８０％程度の深さまで反応性イオンエッチング（ＲＩＥ）法を用い、その後フッ酸水溶液によりシリコン基板１の表面までエッチングを行い、シリコンの（１００）面を露出させた。一方、ダミーセルのコンタクトホール１７の加工には、すべてＲＩＥ法を用いてオーバーエッチングを行った。この場合、コンタクトホール１７に露出するシリコン基板１の表面には（１１１）方位のファセットが形成された。
【００４５】
次に、図１（ｃ−１），（ｃ−２）に示すように、シリコンの選択成長ＣＶＤ技術によりコンタクトプラグ１８，１９を形成した。コンタクトプラグは、ジクロルシランを原料ガスとしたＬＰＣＶＤ法により、成長温度８２０℃でシリコンをコンタクトホール１６，１７に選択的に埋め込むことにより形成した。このとき、アクティブセルのコンタクトホールのシリコン（１００）面上には（１００）方位の単結晶コンタクトプラグ１８が成長したが、ダミーセルのコンタクトホールの（１１１）ファセット面上には、多結晶のコンタクトプラグ１９が形成された。
【００４６】
その後、図１（ｄ−１），（ｄ−２）に示すように、フッ酸を使用した湿式選択エッチングによりコンタクトプラグをエッチバックして平坦化した後、バリアメタルとして反応性スパッタ法により６００℃でＴｉＮ膜１２を形成し、引き続き下部電極としてスパッタ法により６００℃で白金の薄膜１３を形成し、更に引き続きＢａのモル分率８０％のＢＳＴ薄膜１４をスパッタ法により６００℃で、１００ｎｍの厚さに成長させた。このとき、層間絶縁膜５の上や、ダミーセルの多結晶コンタクトプラグ１９の上には全て多結晶が成長したが、アクティブセルの単結晶シリコンプラグの上には、ＴｉＮ膜１２、白金薄膜１３、ＢＳＴ誘電体膜１４はすべて（１００）方位にエピタキシャル成長していた。
【００４７】
次に、図２（ａ−１），（ａ−２）に示すように、フォトリソグラフィー及びイオンエッチングにより、ＢＳＴ誘電体膜１４、白金薄膜１３、ＴｉＮ膜１２をパタ−ニングし、誘電体層１４、下部電極層１３、及びバリアメタル層１２を形成した。その後、図２（ｂ−１），（ｂ−２）に示すように、層間絶縁膜７を堆積し、フォトリソグラフィーおよびイオンエッチングにより層間絶縁膜７を開孔し、さらにニッケル上部電極１５を形成した。次いで、図２（ｃ−１），（ｃ−２）に示すように、フォトリソグラフィーおよびイオンエッチングにより層間絶縁膜７を開孔し、ビット線８を形成した。
【００４８】
このようにして形成したアクティブセルの誘電体薄膜キャパシタの特性を測定したところ、残留分極量として０．１２Ｃ／ｍ2 と大きな値が得られ、強誘電体キャパシタとして機能することが確かめられた。一方、ダミーセルの誘電体薄膜キャパシタの特性を測定したところ、強誘電性は認められず、バイアス０Ｖのときの比誘電率３３０の常誘電体であった。また、アクティブセルとダミーセルを組み合わせることにより、不揮発性半導体記憶装置として十分安定に機能することが確かめられた。
【００４９】
実施例２
この実施例は、アクティブセル及びダミ−セル共にエピタキシャル成長させた下部電極と誘電体膜を使用しているが、アクティブセルには下部電極との不整合歪を利用して歪み誘起誘電体膜を形成し、一方、ダミ−セルには格子整合させることにより常誘電体膜を形成し、強誘電体メモリを作成した例である。アクティブセルの構造、組成及び製造工程は、実施例１のアクティブセルと全く同様である。
【００５０】
即ち、白金下部電極（格子定数：０．３９２３ｎｍ）とＢａ分率８０％のＢＳＴ誘電体膜（ａ軸の格子定数：０．３９８２ｎｍ）を１００方位にエピタキシャル成長させることにより、１．５％の格子不整合に応じて強誘電性が誘起され、残留分極量として０．１２Ｃ／ｍ2 を有するキャパシタセルを作成することが出来た。
【００５１】
一方、ダミ−セルの構造及び製造工程はアクティブセルとほぼ同様であるが、下部電極として白金−１５％Ｔａ合金を使用した。白金−１５％Ｔａ合金の格子定数は０．３９７５ｎｍであり、誘電体膜であるＢａ分率８０％のＢＳＴ誘電体膜の格子定数０．３９８２ｎｍと０．１８％しか差がないために、エピタキシャル成長したＢＳＴ誘電体膜に強誘電性は誘起されず、比誘電率３１０の常誘電体であった。
【００５２】
このように製作したアクティブセルとダミ−セルを組合せることにより、不揮発性半導体記憶装置として十分安定に機能することが確かめられた。
実施例３
この実施例は、アクティブセル及びダミ−セル共にエピタキシャル成長させた下部電極と誘電体膜を使用しているが、アクティブセルとダミ−セルに使用する誘電体膜の組成を変えることにより、アクティブセルには強誘電体膜を、ダミ−セルには常誘電体膜を形成し、強誘電体メモリを作成した例である。アクティブセルの構造、組成及び製造工程は、実施例１のアクティブセルと全く同様である。
【００５３】
即ち、白金下部電極（格子定数：０．３９２３ｎｍ）とＢａ分率８０％のＢＳＴ誘電体膜（ａ軸の格子定数：０．３９８２ｎｍ）を１００方位にエピタキシャル成長させることにより、１．５％の格子不整合に応じて誘電体が変形して強誘電性が誘起され、残留分極量として０．１２Ｃ／ｍ2 を有するキャパシタセルを作成することが出来た。
【００５４】
一方、ダミ−セルの構造及び製造工程はアクティブセルとほぼ同様であるが、誘電体膜としてＢａ分率２０％のＢＳＴ誘電体膜を使用した。Ｂａ分率２０％のＢＳＴ誘電体膜の格子定数は０．３９２５ｎｍであり、下部電極の白金と格子定数の差がなく、また本来のキュリ−温度も−１００℃以下の常誘電体であるため、エピタキシャル成長したＢａ分率２０％のＢＳＴ誘電体膜は、比誘電率２８０の常誘電体であった。
このように製作したアクティブセルとダミ−セルを組合せることにより、不揮発性半導体記憶装置として十分安定に機能することが確かめられた。
【００５５】
【発明の効果】
以上説明したように、本発明によれば、例えばシリコンプロセスに適合するのに困難な低融点金属である鉛やビスマスを含まず、エピタキシャル成長時に導入される歪により誘起された強誘電体膜をアクティブセルに使用し、また類似の構造、組成の常誘電体膜をダミーセルに使用することにより、信頼性の高い超高集積化した不揮発性半導体記憶素子の実現が可能になり、本発明の工業的価値は極めて大きい。
【図面の簡単な説明】
【図１】本発明の一実施例に係るメモリセルの製造プロセスを工程順に示す断面図。
【図２】本発明の一実施例に係るメモリセルの製造プロセスを工程順に示す断面図。
【図３】２個のトランジスタと２個のキャパシタで構成したメモリセルの等価回路図。
【図４】図３に示すメモリセルの読み出し及び再書き込みの動作原理を示す図。
【図５】１個のトランジスタと１個のキャパシタで構成したアクティブセルと、１個のトランジスタと１個のキャパシタで構成したダミ−セルとを具備するメモリセルの等価回路図。
【図６】図５に示すメモリセルの読み出し及び再書き込みの動作原理を示す図。
【符号の説明】
１…第１導電型のシリコン基板
２…素子間分離酸化膜
３…ゲート酸化膜
４…ワード線
５，７…層間絶縁膜
６…第２導電型不純物拡散層
８…ビット線
１２…バリアメタル
１３…下部電極層
１４…誘電体層
１５…上部電極層
１６，１７…コンタクトホール
１８…単結晶シリコン・コンタクトプラグ
１９…多結晶シリコン・コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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