(57)【特許請求の範囲】
【請求項１】
制御装置と電源電圧の低下に応じて電圧低下信号を出力する電源電圧監視回路とを備えたパチンコ遊技機において、
前記電源電圧監視回路として第一の電源電圧監視回路と第二の電源電圧監視回路を備えると共に第一の電源電圧監視回路の電圧入力端子には電源回路において生成された第一の作動電圧が入力され、第二の電源電圧監視回路の電圧入力端子には前記電源回路において生成された前記第一の電圧より低い第二の作動電圧が入力されるように構成され、
前記第一の電源電圧監視回路の出力端子を前記制御装置のＮＭＩ端子及び入力ポートに接続して前記第一の電源電圧監視回路から出力された第一の電圧低下信号を前記制御装置のＮＭＩ端子及び入力ポートに入力可能とする一方、前記第二の電源電圧監視回路の出力端子を前記制御装置のリセット端子に接続して前記第二の電源電圧監視回路から出力された第二の電圧低下信号をリセット端子に入力可能とし、
前記制御装置は、前記第一の電圧低下信号の前記ＮＭＩ端子への入力に応じて前記第一の電圧低下信号の有無を前記入力ポートを通じて監視し、前記第一の電圧低下信号が所定の時間に亘って入力されている場合には電源断であるとして前記制御装置を休止状態とするＮＭＩ割込み処理を行い、後に前記第二の電源電圧監視回路から出力された第二の電圧低下信号が前記リセット端子に入力されると前記制御装置のシステムリセットを行う一方、前記第一の電圧低下信号が所定の時間に亘って入力されていない場合には、電源断でないとして前記ＮＭＩ割込みを終えて前記制御装置の正常状態の処理を行うようにされ、
前記ＮＭＩ割込み処理は、前記第一の電圧低下信号が前記制御装置のＮＭＩ端子及び入力ポートに入力されてから前記第二の電圧低下信号が前記制御装置のリセット端子に入力されるまでの時間に行われることを特徴とするパチンコ遊技機。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、制御装置に供給される作動電源（電源電圧）が何らかの原因によって電源断となった場合に備え、電源電圧低下を監視し、所定の電圧以下となると強制割込み（ＮＭＩ割込み）を発生させ、この割込み内で電源断状態になるまでにＲＡＭへの書込みを禁止し、制御装置を休止状態にする処理手段を備えたパチンコ遊技機に関するものである。
【０００２】
【従来の技術】
パチンコ遊技機に搭載される遊技制御ＣＰＵに供給される作動電源（電源電圧）が何らかの原因によって電源断となった場合に備え、電源電圧低下を監視し、所定の電圧以下となると強制割込み（ＮＭＩ割込み）を発生させ、この割込み内で電源断状態になるまでに所定の処理［ＲＡＭへの書込みを禁止し、遊技制御ＣＰＵを休止（ＨＡＬＴ）状態にする処理］を実行するようにしている。
【０００３】
電源電圧低下を監視する場合、ノイズや瞬間的な電圧低下（以下、瞬低という）の発生によっても強制割込み（ＮＭＩ割込み）が発生する場合があり、この場合は、ＲＡＭへの書込みを禁止し、遊技制御ＣＰＵを休止（ＨＡＬＴ）状態にする処理を行うと、作動電源が正常に復帰しているにも拘らず、遊技制御ＣＰＵは休止したままとなって遊技を行うことができない。
【０００４】
【発明が解決しようとする課題】
本発明の目的は、電源断であるか、電源断でないか、即ち、ノイズや瞬間的な電圧低下の発生であるかを判別し、電源断でない場合、作動電源が正常に復帰しているにも拘らず、遊技制御に関わる制御装置が休止したままとなって遊技できないという不具合を回避することができるパチンコ遊技機を提供することにある。
【０００５】
【課題を解決するための手段】
本発明のパチンコ遊技機は、制御装置と電源電圧の低下に応じて電圧低下信号を出力する電源電圧監視回路とを備えたものにおいて、
前記電源電圧監視回路として第一の電源電圧監視回路と第二の電源電圧監視回路を備えると共に第一の電源電圧監視回路の電圧入力端子には電源回路において生成された第一の作動電圧が入力され、第二の電源電圧監視回路の電圧入力端子には前記電源回路において生成された前記第一の電圧より低い第二の作動電圧が入力されるように構成され、
前記第一の電源電圧監視回路の出力端子を前記制御装置のＮＭＩ端子及び入力ポートに接続して前記第一の電源電圧監視回路から出力された第一の電圧低下信号を前記制御装置のＮＭＩ端子及び入力ポートに入力可能とする一方、前記第二の電源電圧監視回路の出力端子を前記制御装置のリセット端子に接続して前記第二の電源電圧監視回路から出力された第二の電圧低下信号をリセット端子に入力可能とし、
前記制御装置は、前記第一の電圧低下信号の前記ＮＭＩ端子への入力に応じて前記第一の電圧低下信号の有無を前記入力ポートを通じて監視し、前記第一の電圧低下信号が所定の時間に亘って入力されている場合には電源断であるとして前記制御装置を休止状態とするＮＭＩ割込み処理を行い、後に前記第二の電源電圧監視回路から出力された第二の電圧低下信号が前記リセット端子に入力されると前記制御装置のシステムリセットを行う一方、前記第一の電圧低下信号が所定の時間に亘って入力されていない場合には、電源断でないとして前記ＮＭＩ割込みを終えて前記制御装置の正常状態の処理を行うようにされ、
前記ＮＭＩ割込み処理は、前記第一の電圧低下信号が前記制御装置のＮＭＩ端子及び入力ポートに入力されてから前記第二の電圧低下信号が前記制御装置のリセット端子に入力されるまでの時間に行われることを特徴とする。
【０００６】
【発明の実施の形態】
以下、本発明の実施の形態を図面を参照して説明する。図１は、本実施形態のパチンコ遊技機に配備された制御系統の一部を示すブロック図である。図１に示す制御装置１、第一の電源電圧監視回路となる電源電圧監視ＩＣ２及び第二の電源電圧監視回路となる電源電圧監視ＩＣ３は、図示していない１つの制御基板上に搭載されているものである。
【０００７】
制御装置１は、ＣＰＵと、該ＣＰＵが行う各制御プログラムを格納したＲＯＭと、随時データの読み出し並びに書込みが可能であるＲＡＭと、外部装置との制御信号やデータの送受を行うための内蔵のＩ／Ｏポート及び内部バス（データバスを含む）等を１チップ内に配備したマイクロコントローラにより構成されている。なお、制御装置１の具体的な内部構成については図示を省略する。
【０００８】
電源電圧監視ＩＣ２及び電源電圧監視ＩＣ３は、例えば、電源断により作動電圧が低下すると、電圧低下信号（リセット信号）をＲＥＳＥＴ端子から出力するものである。電源電圧監視ＩＣ２の電圧入力端子ＶＳＢには、図示していない電源回路において生成された第一の作動電圧ＤＣ１２Ｖが入力されている。また、電源電圧監視ＩＣ３の電圧入力端子ＶＳＢには、同じく電源回路において生成された第一の作動電圧ＤＣ１２Ｖより低い第二の作動電圧ＤＣ５Ｖが入力されている。
【０００９】
電源電圧監視ＩＣ２のＲＥＳＥＴ端子から出力される第一の電圧低下信号１は、信号ラインＬ１及び信号ラインＬ２を通じて制御装置１の内蔵Ｉ／ＯポートのＰＢ０端子に入力される。また、前記電圧低下信号１は、信号ラインＬ１及び信号ラインＬ３を通じて制御装置１のＸＮＭＩ端子（ノンマスカブル割込み端子）にも入力される。
【００１０】
電源電圧監視ＩＣ３のＲＥＳＥＴ端子から出力される第二の電圧低下信号２は、信号ラインＬ４を通じて制御装置１のＸＳＲＳＴ端子（システムリセット端子）に入力されるよう構成されている。なお、図１において、電圧低下信号１及び電圧低下信号２は、ローレベルでアクティブである。ＸＮＭＩ端子及びＸＳＲＳＴ端子の先頭文字「Ｘ」は、その信号が負論理であることを表している。
【００１１】
以上のように構成された実施形態の制御装置１における電源電圧監視ＩＣ２のＲＥＳＥＴ端子から出力される第一の電圧低下信号１に応じたＮＭＩ割込み処理について説明する。なお、電源電圧監視ＩＣ２のＲＥＳＥＴ端子から出力される第一の電圧低下信号１が、電源断によるものであるか、電源断ではないものによるものか、即ち、ノイズや瞬間的な電圧低下の発生によるものであるかの判別は、ＰＢ０端子の入力状態を所定の時間監視することにより判別する。
【００１２】
なお、図２は、電源断となった場合の制御装置１のＰＢ０端子、ＸＮＭＩ端子及びＸＳＲＳＴ端子のレベル状態を示すタイムチャートである。また、図３は、ノイズや瞬間的な電圧低下が発生した場合の制御装置１のＰＢ０端子、ＸＮＭＩ端子及びＸＳＲＳＴ端子のレベル状態を示すタイムチャートである。
【００１３】
まず、電源断である場合について説明する。なお、電源電圧信号１は、ローレベルでアクティブであり、電圧低下信号２はローレベルでアクティブであるので、電源断発生以前では第一の電源電圧信号１及び第二の電圧低下信号２はハイレベルとなっている。
【００１４】
電源断が発生した時（電源電圧の低下が発生した場合）、まず、電源電圧監視ＩＣ２の電圧入力端子ＶＳＤに与えられている電圧が１２ＶからＧＮＤレベル（グランドレベル）に向けて降下していく。電圧入力端子ＶＳＤに与えられている電圧が１２Ｖスレショルドレベルを下回った時点で、電源電圧監視ＩＣ２のＲＥＳＥＴ端子の出力がハイレベルからローレベルとなる。即ち、電源電圧監視ＩＣ２から第一の電圧低下信号１が出力される。
【００１５】
該第一の電圧低下信号１は、制御装置１のＰＢ０端子とＸＮＭＩ端子に入力される。制御装置１では、ＸＮＭＩ端子にローレベルが入力されるとＮＭＩ割込みが発生し、ＮＭＩ割込み処理が起動する。
【００１６】
また、電源電圧監視ＩＣ２のＲＥＳＥＴ端子から第一の電圧低下信号１が出力された後、今度は電源電圧監視ＩＣ３の電圧入力端子ＶＳＤに与えられている電圧が５ＶからＧＮＤレベル（グランドレベル）に向けて降下し始める。そして、電圧入力端子ＶＳＤに与えられている電圧が５Ｖスレショルドレベルを下回った時点で、電源電圧監視ＩＣ３のＲＥＳＥＴ端子の出力がハイレベルからローレベルとなる。即ち、電源電圧監視ＩＣ３から第二の電圧低下信号２が出力される。なお、電源電圧監視ＩＣ３のＲＥＳＥＴ端子から第二の電圧低下信号２が出力される時点で、電源電圧監視ＩＣ２の電圧入力端子ＶＳＤに与えられている電圧がＧＮＤレベル（グランドレベル）にまで降下した状態となる。
【００１７】
電源電圧監視ＩＣ３から出力された第二の電圧低下信号２は、制御装置１のＸＳＲＳＴ端子に入力される。制御装置１では、ＸＳＲＳＴ端子にローレベルが入力されるとシステムリセットが行われる。
【００１８】
制御装置１は、電圧低下信号１がＰＢ０端子とＸＮＭＩ端子に入力された時点でＮＭＩ割込み処理を起動し、この時点から第二の電圧低下信号２がＸＳＲＳＴ端子に入力されるまでの時間Ｔ１に、ＮＭＩ割込み処理においてＲＡＭへの書込みを禁止し、この時点から所定時間に亘ってＰＢ０端子の入力状態を監視し、ＰＢ０端子の入力状態がハイレベルであるか否かを判別するが、電源断である場合はＰＢ０端子の入力がローレベルのままであるから制御装置１を休止（ＨＡＬＴ）状態にする。
【００１９】
次に、電源断でない場合、即ち、ノイズや瞬間的な電圧低下の発生によって電圧低下が起こる場合について説明する。図３に示すように、ノイズや瞬間的な電圧低下の発生による電圧低下である場合にも、電源電圧監視ＩＣ２の電圧入力端子ＶＳＤに与えられている電圧が１２ＶからＧＮＤレベル（グランドレベル）に向けて降下していく。しかし、電源電圧監視ＩＣ２の電圧入力端子ＶＳＤに与えられている電圧がＧＮＤレベル（グランドレベル）にまで降下した状態とはならず、１２Ｖスレショルドレベル以下のある電圧を最低電圧として再び上昇し、正常電圧１２Ｖに戻る。
【００２０】
電源電圧監視ＩＣ２の電圧入力端子ＶＳＤに与えられている電圧が１２Ｖスレショルドレベルを下回った時点で、電源電圧監視ＩＣ２のＲＥＳＥＴ端子の出力がハイレベルからローレベルとなり、電源電圧監視ＩＣ２から第一の電圧低下信号１が出力される。そして、第一の電圧低下信号１は、制御装置１のＰＢ０端子とＸＮＭＩ端子に入力される。したがって、制御装置１では、ＸＮＭＩ端子にローレベルが入力されるとＮＭＩ割込みが発生し、ＮＭＩ割込み処理が起動する。制御装置１は、ＮＭＩ割込み処理においてＲＡＭへの書込みを禁止する。また、電源電圧監視ＩＣ２のＲＥＳＥＴ端子から第一の電圧低下信号１が出力された後、今度は電源電圧監視ＩＣ３の電圧入力端子ＶＳＤに与えられている電圧が５ＶからＧＮＤレベル（グランドレベル）に向けて降下し始める。
【００２１】
その後、電源電圧監視ＩＣ２の電圧入力端子ＶＳＤに与えられている電圧が１２Ｖスレショルドレベル以下のある電圧（最低電圧）に降下した時点で再び上昇に転じ、電圧入力端子ＶＳＤに与えられている電圧が１２Ｖスレショルドレベルを上回った時点で、電源電圧監視ＩＣ２のＲＥＳＥＴ端子の出力がローレベルからハイレベルとなり、電源電圧監視ＩＣ２からの第一の電圧低下信号１の出力がオフとなる。この時点で制御装置１のＰＢ０端子の入力がローレベルからハイレベルとなる。そして、電圧入力端子ＶＳＤに与えられている電圧がさらに上昇して正常電圧１２Ｖに戻る。
【００２２】
制御装置１は、ＮＭＩ割込み処理において、ＲＡＭへの書込みを禁止し、この時点から所定時間に亘ってＰＢ０端子の入力状態を監視し、ＰＢ０端子の入力状態がハイレベルであるか否かを判別する。電源断ではない場合は、ＰＢ０端子の入力がローレベルからハイレベルに転じるから、正規の電源断ではないと判別することができる。この場合は、ＲＡＭへの書込みを許可し、ＮＭＩ割込み処理を終えて正常状態の処理を行うこととなる。
【００２３】
一方、電源電圧監視ＩＣ３の電圧入力端子ＶＳＤに与えられている電圧が５Ｖから降下し始めるが、電圧入力端子ＶＳＤに与えられている電圧が正常電圧１２Ｖに戻る時点で、電源電圧監視ＩＣ３の電圧入力端子ＶＳＤに与えられている電圧が上昇に転じる。電源断でない場合には、電源電圧監視ＩＣ３の電圧入力端子ＶＳＤに与えられている電圧は、５Ｖスレショルドレベルにまで降下することはない。従って、電源電圧監視ＩＣ３のＲＥＳＥＴ端子の出力がハイレベルのまま維持される。そして、電源電圧監視ＩＣ３の電圧入力端子ＶＳＤに与えられている電圧がさらに上昇して正常電圧５Ｖに戻る。
【００２４】
以上に述べた第一の電圧低下信号１に応じた制御装置１の動作をフローチャートに沿って説明する。図４は、制御装置１が行うＮＭＩ割込み処理のフローチャートである。先に述べたように電源断の場合、ノイズあるいは瞬間的な電圧降下が発生した場合の両方の場合、電源電圧監視ＩＣ２から第一の電圧低下信号１が出力され、制御装置１のＰＢ０端子とＸＮＭＩ端子に入力されるから、制御装置１では、ＸＮＭＩ端子にローレベルが入力されてＮＭＩ割込みが発生し、ＮＭＩ割込み処理が起動する。
【００２５】
ＮＭＩ割込み処理を開始すると、制御装置１は、レジスタの待避を行う。すなわち、レジスタの現在の状態（内容）をＲＡＭの所定エリアに書き込む（ステップＳ０１）。次いで、電源断フラグをセットし（ステップＳ０２）、ＲＡＭへの書込みを禁止する（ステップＳ０３）。
【００２６】
次に、制御装置１は、ループカウンタとしてのレジスタにカウント値（所定値）をセットする（ステップＳ０４）。この所定値は、図３の時間Ｔ１に相当する。次いで、制御装置１は、ＰＢ０端子の入力状態がハイレベルであるか否か、即ち、電圧低下信号１の入力がオフとなっているか否かを判別する（ステップＳ０５）。
【００２７】
制御装置１は、ＰＢ０端子の入力状態がハイレベルでない場合には、レジスタにセットしたカウント値を１つ減じ（ステップＳ０６）、減じたカウント値が０より大きいか否かを判別する（ステップＳ０７）。制御装置１は、カウント値が０より大きい場合にはステップＳ０５に戻り、以下、レジスタのカウント値が０に達するまでの間、ステップＳ０５、ステップＳ０６及びステップＳ０７を繰り返し行う。従って、制御装置１は、ＲＡＭへの書込みを禁止した時点から所定時間に亘って（図２の時間Ｔ１に相当する時間）、第一の電圧低下信号１の入力があるかないかを判別する。
【００２８】
前述のように、電源断による電圧低下である場合には、電源電圧監視ＩＣ２からの第一の電圧低下信号１の出力が維持されており、ＰＢ０端子の入力がローレベルのままであって変化しない（図２参照）。従って、電源断による電圧低下である場合にはステップＳ０５の判別結果が常に偽となる。従って、レジスタのカウント値が０に達することとなる。制御装置１はレジスタのカウント値が０に達すると、ステップＳ０７を偽と判別し、無条件ループを行って待機状態となる（休止状態となる）（ステップＳ１１）。
【００２９】
なお、この後、前述のように電源電圧監視ＩＣ３から第二の電圧低下信号２が出力されて制御装置１のＸＳＲＳＴ端子に入力される。制御装置１では、ＸＳＲＳＴ端子にローレベルが入力されると、システムリセットを行う。
【００３０】
一方、電源断でない場合、すなわち、ノイズや瞬間的な電圧低下の発生による電圧低下である場合には、ＸＮＭＩ端子への電圧低下信号１の入力時点から時間Ｔ２だけ経過した時点では、電圧入力端子ＶＳＤに与えられている電圧が上昇に転じて１２Ｖスレショルドレベルを上回り、応じて電源電圧監視ＩＣ２からの第一の電圧低下信号１の出力がオフとなってＰＢ０端子の入力がローレベルに転じる（図３参照）。
【００３１】
従って、ノイズや瞬間的な電圧低下の発生による電圧低下である場合には、ステップＳ０５、ステップＳ０６及びステップＳ０７を繰り返し行う間にステップＳ０５の判別結果が真となる。制御装置１は、ステップＳ０８に移行し、ＲＡＭへの書込みを許可し（ステップＳ０８）、電源断フラグをクリアし（ステップＳ０９）、ＲＡＭの所定エリアに書き込んだレジスタの内容をレジスタにロードして復帰させ（ステップＳ１０）、図示していないメインルーチンに戻り、正常状態の処理を行うこととなる。
【００３２】
以上に述べたように、実施形態の制御装置１は、電源電圧の低下に応じてＮＭＩ割込みを発生させ、ＮＭＩ割込み処理内でＲＡＭへの書込みを禁止し、この時点から所定の時間に亘ってＰＢ０端子の入力状態を監視し、ＰＢ０端子の入力がローレベルのまま変化しない場合には、電源断であるとして制御装置１を休止（ＨＡＬＴ）状態にする一方、ＰＢ０端子の入力がローレベルからハイレベルに転じた場合には、電源断ではないとし、すなわち、ノイズや瞬間的な電圧低下が発生であるとし、ＲＡＭの書込みを許可して正常状態の処理を行うので、ノイズや瞬間的な電圧低下の発生である場合において、作動電源が正常に復帰しているにも拘らず、遊技制御用の制御装置１が休止したままとなって遊技できないという不具合を回避することができる。
【００３３】
なお、実施形態における制御装置１は、パチンコ遊技機に配備される制御装置であればよく種別は問わないものである。即ち、制御装置１は、例えば、パチンコ遊技を総括的に制御する遊技制御用のメイン制御装置としてもよく、また、賞品球の払出制御を行うための払出制御装置としてもよい。
【００３４】
【発明の効果】
本発明のパチンコ遊技機によれば、電源電圧の低下が発生した場合に、電圧低下信号のＮＭＩ端子への入力に応じたＮＭＩ割込みにおいて、電圧低下信号の有無を入力ポートを通じて監視し、電圧低下信号が所定の時間に亘って入力されている場合には電源断であるとして制御装置を休止状態とする一方、電圧低下信号が所定の時間に亘って入力されていない場合には、電源断でないとしてＮＭＩ割込みを終えて制御装置の正常状態の処理を行うので、ノイズや瞬間的な電圧低下の発生である場合において、作動電源が正常に復帰しているにも拘らず、遊技制御に関わる制御装置１が休止したままとなって遊技できないという不具合を回避することができる。
【図面の簡単な説明】
【図１】  本実施形態のパチンコ遊技機に配備された制御系統の一部を示すブロック図
【図２】  電源断となった場合の制御装置のＰＢ０端子、ＸＮＭＩ端子及びＸＳＲＳＴ端子のレベル状態を示すタイムチャート
【図３】  ノイズや瞬間的な電圧低下が発生した場合の制御装置のＰＢ０端子、ＸＮＭＩ端子及びＸＳＲＳＴ端子のレベル状態を示すタイムチャート
【図４】  実施形態における制御装置が行うＮＭＩ割込み処理のフローチャート
【符号の説明】
１  制御装置
２  電源電圧監視ＩＣ
３  電源電圧監視ＩＣ
Ｌ１  信号ライン
Ｌ２  信号ライン
Ｌ３  信号ライン
Ｌ４  信号ライン
【図１】
0003725751.tif 000002
【図２】
0003725751.tif 000003
【図３】
0003725751.tif 000004
【図４】
0003725751.tif 000005