(57)【特許請求の範囲】
【請求項１】
複数の並列の受信チャネル手段と、それぞれの並列の受信チャネルに対する複数の加算器と、複数のディテクタと、制御手段とを有し、
前記複数の並列の受信チャネル手段により、複数のスキャンビーム線路からの超音波エコー信号を検出し、それに応答してそれぞれ複数のディジタルのサンプル信号を生成し、
前記各並列の受信チャネルは、前記受信チャネルと通信するメモリを有し、前記各メモリは、シーケンシャルに前記ディジタルのサンプル信号を受信して記憶し、
各前記メモリは前記加算器と通信し、制御信号に応答して前記ディジタルのサンプル信号を前記加算器に送出し、各前記加算器はさらに、それぞれの他の並列の受信チャネルの対応する加算器とシーケンシャルに通信し、対応する加算器は、所定のスキャンビーム線路に対してディジタルのサンプル信号を処理する一群の加算器を構成し、
前記各ディテクタは、前記対応する加算器群の内の１つと通信してデータを受信し、前記各ディテクタはさらに、前記対応する加算器群の内の各１つから受信されたディジタルのサンプル信号をフィルタリングしてビーム整形器の信号を生成し、
前記制御手段は、前記メモリおよび前記加算器と通信して前記制御信号を供給し、各前記ディテクタは、前記複数のスキャンビーム線路の内の１つに沿って集中したビーム整形器の信号を生成する
ことを特徴とするビーム整形器。
【請求項２】
前記各メモリは、読み出し手段を備えたＦＩＦＯ記憶装置を有し、前記メモリからのデータは、前記制御信号により決定された前記メモリの選択可能なロケーションから、前記加算器の内の１つに送出される請求項１記載のビーム整形器。
【請求項３】
前記ＦＩＦＯ記憶装置から前記加算器へのデータ伝送のタイミングは、前記制御手段により制御され、それぞれの複数のディジタルのサンプル信号に対して、前記フィルタは複数のビーム整形器の信号を生成し、各ビーム整形器の信号は、前記複数のスキャンビーム線路の内の１つに沿って集中され、前記ビーム整形器は、並列処理することにより複数のスキャンビーム線路に対するビーム整形器の信号を生成する請求項２記載のビーム整形器。
【請求項４】
前記スキャンビーム線路は、一群の近隣のスキャンビーム線路を形成し、前記各ＦＩＦＯ記憶装置は、長いＦＩＦＯメモリと複数の短いＦＩＦＯメモリとを有し、
前記長いＦＩＦＯメモリにより、前記ディジタルのサンプル信号をシーケンシャルに受信し前記ディジタルのサンプル信号に長いタイミング遅延を生じさせ、
前記複数の短いＦＩＦＯメモリにより、前記長いＦＩＦＯメモリから、長く遅延したディジタルのサンプル信号を受信し、前記ディジタルのサンプル信号に短いタイミング遅延を生じさせ、前記各短いＦＩＦＯメモリは、前記加算器の内の１つと通信し、前記短く遅延されたディジタルのサンプル信号を前記加算器に送出し、
前記長いＦＩＦＯメモリおよび前記短いＦＩＦＯメモリからの信号の読み出しは、前記制御手段からの制御信号によって制御される請求項３記載のビーム整形器。
【請求項５】
前記各メモリは、１つの書き込みポートと複数の読み出しポートとを備えたマルチポートのランダムアクセスメモリを有する請求項１記載のビーム整形器。
【請求項６】
複数のスキャンビーム線路からの超音波のエコー信号の検出に応答して、複数の受信チャネルからディジタルのサンプル信号を受信し、前記複数のスキャンビーム線路に対するビーム整形器の信号を同時に生成する方法において、前記方法は以下のステップつまり、
前記各受信チャネルからのディジタルのサンプル信号を、一連のロケーションを有するメモリに送出し、前記各メモリは前記ロケーションで、前記ディジタルのサンプル信号をシーケンシャルに受信し、記憶されたサンプル信号として記憶するステップと、
前記記憶されたサンプル信号を各メモリから前記メモリと通信する複数の加算器の内の１つに読み出し、前記各加算器は、加算器出力信号を有し、他の各受信チャネルの加算器と遣り取りしてシーケンシャルに通信し、対応する加算器は、前記スキャンビーム線路の内の１つに対する、各メモリからの記憶されたサンプル信号を処理する一群の加算器を形成するステップと、
前記記憶されたサンプル信号を、他の受信チャネルの対応する加算器からの加算器出力信号と加算するステップと、
各スキャンビーム線路と対応する全ての加算器からの加算された信号をフィルタリングし、前記各スキャンビーム線路に対するビーム整形信号を生成するステップ
とを有することを特徴とするビーム整形器の信号を生成する方法。
【請求項７】
各メモリから記憶されたサンプル信号を読み出すステップは、さらに、前記記憶されたサンプル信号の時間遅延が効果的に生じるように制御される前記メモリのロケーションから、前記記憶されたサンプル信号を読み出すステップを含み、前記スキャンビーム線路の内の１つに対する前記ビーム整形器の信号が、前記対応する加算器群を用いての並列処理により生成される請求項６記載の方法。
【請求項８】
前記メモリのロケーションから記憶されたサンプル信号を読み出すステップは、以下のステップつまり、
前記各信号の長い時間遅延が、効果的に生じるように制御される長いＦＩＦＯメモリのロケーションから、前記記憶されたサンプル信号を読み出すステップと、
前記長いＦＩＦＯメモリからの前記記憶されたサンプル信号の各々を、複数の短いＦＩＦＯメモリに書き込み、前記各短いＦＩＦＯメモリは、前記加算器の内の１つと通信するステップと、
前記各信号の短い時間遅延が効果的に生じるように制御される前記短いＦＩＦＯメモリのロケーションから、前記記憶されたサンプル信号を前記各対応する加算器に読み出すステップ
とを含む請求項７記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
米国特許第０８／０３７７６５号明細書（発明の名称は"DIGITAL BEAMFORMER HAVING MULTI-PHASE PARALLEL PROCESSING" である）、および米国特許第０８／０３８５７２号明細書（発明の名称は"PARTIAL BEAMFORMING" である）は関連技術の明細書である。
【０００２】
本発明は、ディジタル信号処理技術、たとえばアナログ−ディジタル変換器、ディジタルメモリ、加算器、乗算器、フィルタを用いる時間領域の受信用ビーム整形器に関し、詳細には医療用超音波診断システムにおけるディジタルの受信用ビーム整形のための方法および装置に関する。
【０００３】
【従来の技術】
システム内のビーム整形器の目的は、ノイズおよび他の部位からの干渉信号の存在下で、ナロービームを整形し、所望の部位から到達する信号の受信の向上を図ることである。ビーム整形は、エネルギ伝達つまりエネルギ受信中に実施することができる。本発明は受信中のビーム整形に関する。
【０００４】
ビーム整形は、多くの適用分野、たとえばレーダー、ソーナー、通信、地球物理学、天体物理学の分野で用いられている。本発明は超音波影像装置のビーム整形に関する。医療用超音波影像装置を用いて、患者の体内の解剖学的体組織を表示し分析することができる。前記装置は、非常に高い周波数（一般には２ＭＨｚから１０ＭＨｚの周波数）の音波を患者に送出し、検査される体組織から反射されたエコーを処理する。前記装置の目的は、戻ってきたエコーを表示しおよび／または分析することである。医療用超音波診断装置に用いられるディスプレイには多くの種類があるが、最も一般に用いられるタイプは、検査される解剖学的体組織の選択された断面の２次元画像である。この重要な動作モードはエコーモードまたはＢモードと呼ばれる。この動作モードを用いて患者の多くの解剖学的な欠陥部を検出することができる。さらにこれらの欠陥部の大きさを幾分正確に求めることができる。この動作モードでは、選択された断面からの全てのエコーが処理されて表示される。この動作モードの性能に関する最も重大な動作パラメータは、解像セルの大きさである。ダイナミックフォーカスおよび動的フィルタリング（マッチドフィルタリング）を実施することにより、解像セルの大きさを減少させることができる（したがって解像度は増加する）。これらの技術は、アナログのビーム整形器よりディジタルのビーム整形器を用いる方が実行が容易である。
【０００５】
臨床検査の中には、解剖学的な欠陥部が比較的小さく、大きな解剖学的体組織から反射されたエコーによりマスクされるものがある。しかし血管を流れる血液の流速を非常に大きく変化させることにより、欠陥の内または近傍の小さな解剖学的欠陥部をはっきりさせることができる。ドップラーシフトによるエコー処理技術を移動対象の速度を求めるのに用いることができることは公知である。血液の流れに対するドップラーシフトの表示により、比較的小さな解剖学的欠陥部を簡単に検出することができる。たとえばＫｉｍによる米国特許第４８００８９１号明細書に記載のこの動作モード（現在一般にカラーフローと呼称されている）により、血液の流速についてのドップラー情報を、解剖学的体組織の大きく選択された断面から収集することができる。しかし十分に高いフレームレートで、血液の流れの画像の正確で高い解像度を実現するのに十分な超音波データを得ることは困難である。小さな断面領域から血液の流速についての正確なドップラー情報を得るために、たとえばHewlett-Packard Journal に掲載されたHalberg およびThieleによる文献（３５−４０ページ、１９８６年６月版）から公知のドップラー処理技術を用いることができる。この技術を用いて、選択された小さな領域に長い時間を割くことができる。ドップラーデータは通常ＦＦＴ技術で処理され、スペクトルを用いて表示される。ドップラーデータは音響信号としても呈示される。
【０００６】
ビーム整形の質は、超音波影像装置の前述の動作モードでの精度、解像度、および他のパラメータに大きな影響を与える。超音波の音圧場の信号伝搬遅延と整合させるように、従来のビーム整形器は電子的な時間遅延を生じさせ、この時間遅延は、特定の方向に対して超音波用ビーム整形器に生じる。この時間遅延（または空間処理）により、暗騒音および指向性干渉に対してコヒーレントな波先の振幅が強調される。アナログのビーム整形器ではこのことはアナログの遅延線と加算網を用いて行われる。これらのアナログの構成部材は、現代の超音波診断装置を様々に制限するので望ましいものではない。それらは非常に高価で不安定であり、かつ環境条件と使用年数に影響される。さらにアナログの構成部材は、注意深い製造工程とアセンブリ工程を必要とする。アナログの遅延線を使用することにより、現代の超音波装置に望まれる柔軟性が制限される。前述の主要な動作モードをサポートするために、アナログのビーム整形器では多くの妥協をしなければならない。さらにビーム整形器がアナログ処理技術を用いて実施される場合、並列処理の超音波装置（並列処理は実時間のフレームレートを上げるのに必要である）は非常にコスト高である。
【０００７】
性能と信頼性の向上およびディジタルの構成部材のコストの削減により、古典的なアナログのビーム整形と比較してディジタルのビーム整形は、有望な代替手段となる。精度の良さ、安定性、および柔軟性は、ディジタル信号処理技術の主要な利点である。現在の標準のディジタル回路は、３０ＭＨｚを超えるナイキスト速度で動作させることができる。これらのサンプリング周波数は、現代の超音波信号のＲＦサンプリングおよび時間処理に対して十分に高速である。しかしディジタルのビーム整形器内で伝搬遅延と適切に整合させるのに必要なサンプリングレートは、正確な信号の再生のためのナイキスト速度より数倍大きい。つまりそれは１００ＭＨｚより大きい。所要の精度と関連するこれらの処理速度は、今日利用することのできるアナログ−デジタル変換器（ＡＤＣ）の性能レベルをなお上回るものである。標準のディジタルの構成部材を用いて並列処理することにより、残りのディジタル機能（たとえばＡＤＣの機能を除く機能）をこれらの速度で実施することができる。
【０００８】
ＩＥＥＥの会報で公開された文献（第６７巻、第６号、９０４−９１９ページ、１９７９年６月版）でPridham およびMucci により提案された方法は、ディジタルのインターポレート処理を用いることにより、ディジタルのビーム整形をする際にＡＤＣに要求される高速のサンプリングを容易にする。受信されたエコーには、ナイキスト周波数ｆ0 を満足しまたは上回る間隔でサンプリングすることだけが必要である。このＡＤＣのサンプリングレートの低減に対する価値は、ディジタル処理の要件を相応に高くさせることである。ビーム整形に必要な精細な遅延増分が、ディジタルのインターポレート処理を用いて実行される。ディジタルのインターポレート処理では、データは最初に零を補間され（たとえばデータに零を挿入する）、データレートが効果的に増加する。処理の最後にデータレートを元の値に低減するのにディジタルフィルタが用いられる。
【０００９】
Pridham およびMucci は、２つの別のアプローチを提案した。第１のアプローチつまりプレビーム整形インターポレート処理のアプローチでは、各受信チャネルに対する零補間回路およびインターポレート処理用フィルタは、ＡＤＣの後にかつビーム整形回路の前に配設されている。第２のアプローチつまりポストビーム整形インターポレート処理のアプローチでは、インターポレート処理用フィルタはビーム整形回路の後に配設されている。ビーム整形の後でフィルタリングできるのは、ビーム整形が線形動作であるからである。第１のアプローチでは、インターポレート処理用フィルタは各受信チャネルに対して必要であるので、信号処理の要件は最善なものではない。第２のアプローチでは、第１のアプローチに要求される処理と比較して、各チャネルに対する場合と違ってフィルタリングはわずか一度で済むので、インターポレート処理用のフィルタリングに要求されるディジタル処理は低減される。ディジタルのビーム整形器に後置された受信回路のディジタルフィルタにインターポレート処理用フィルタを組み込むことにより、さらにディジタル処理の要件を低減することができる。しかしビーム整形器の処理速度（これらは所要の時間遅延を作るのに必要である）は、信号のナイキスト速度よりずっと高速であるので、ビーム整形用信号処理の要件はこれでも最善のものではない。
【００１０】
【発明が解決しようとする課題】
本発明の課題は、信号のナイキスト速度で動作するディジタル回路を用いてシステムを構築することができるように、信号処理速度を最小にするディジタルのビーム整形のための方法および装置を提供することである。そのような方法または装置を超音波診断システムに組み込むことにより、信号処理のデータレートを最小にし、ディジタルビーム整形の全ての利点、つまり種々の動作モードでの柔軟性、並列のチャネルのビーム整形、ダイナミックフォーカス処理、マッチドフィルタリング等が提供される。
【００１１】
本発明の別の課題は、信号処理が複数の並列の走査ビーム線路（つまり複数のビームが並列に形成される）に対して行われるディジタルのビーム整形のための方法および装置を低供することである。所定の信号処理のデータレートに対してこの課題を達成することにより、ビーム整形器の有効なデータレートを増加させる。
【００１２】
【課題を解決するための手段】
複数の並列の受信チャネル手段と、それぞれの並列の受信チャネルに対する複数の加算器と、複数のディテクタと、制御手段とを有し、
前記複数の並列の受信チャネル手段により、複数のスキャンビーム線路からの超音波エコー信号を検出し、それに応答してそれぞれ複数のディジタルのサンプル信号を生成し、
前記並列の受信チャネルは、前記受信チャネルと通信するメモリを有し、前記各メモリは、シーケンシャルに前記ディジタルのサンプル信号を受信して記憶し、
各前記メモリは前記加算器と通信し、制御信号に応答して前記ディジタルのサンプル信号を前記加算器に送出し、各前記加算器はさらに、それぞれの他の並列の受信チャネルの対応する加算器とシーケンシャルに通信し、対応する加算器は、所定のスキャンビーム線路に対してディジタルのサンプル信号を処理する一群の加算器を構成し、
前記各ディテクタは、前記一群の対応する加算器の内の１つと通信してデータを受信し、前記各ディテクタはさらに、前記一群の対応する加算器の内の各１つから受信されたディジタルのサンプル信号をフィルタリングしてビーム整形器の信号を生成し、
前記制御手段は、前記メモリおよび前記加算器と通信して前記制御信号を供給し、各前記ディテクタは、前記複数のスキャンビーム線路の内の１つに沿って集中したビーム整形器の信号を生成するビーム整形器により本発明の課題は達成される。
【００１３】
本発明の原理によると発明者は、信号データ経路を多相経路とすること、つまりＮ個の並列の加算経路の多相データを処理することにより、ディジタルのビーム整形器のディジタルのハードウェアの動作速度を低減することができることを利用している。この技術によると、従来のポストビーム整形インターポレート処理技術と比較して、所要のビーム整形の遅延を形成する各ディジタル回路の動作速度は増加せず、有効なデータレートはＮ倍に増加し、その結果遅延による量子化誤差が１／Ｎに低減される。さらにインターポレート処理−デシメート処理フィルタが、ビーム整形器の最も有利な部分に挿入されている。正確に言うと、受信チャネル群の一部のビーム整形の後で、かつ最終的なビーム整形の前でビーム整形器に挿入されている。このアプローチにより、最終的なビーム整形を簡単にし、比較的小さなデータレートで実施することができる。さらに受信チャネル群を適切に選択することにより、多相データ処理および後続のインターポレート処理を有利にも単一の集積回路内または回路基板内で実施することができる。
【００１４】
さらにビーム整形器に各受信チャネルの制御された読み出し回路を設けることにより、所定のチャネルの信号データの所定のブロックを、種々の異なる時間で２回以上読み出し、他の受信チャネルの信号データと一緒に処理することができる。このことによりビーム整形器は、並列処理でいくつかのスキャンビーム線路からの信号データを、一度に同時に処理することができ、そのことは有効なデータレートをさらに増加させる。
【００１５】
本発明の他の特徴部分および利点は、実施態様から明らかである。
【００１６】
【発明の実施の形態】
本発明を完全に理解するために、次に添付図面を参照して本発明を詳細に説明する。現代の医療用超音波システムは、多数のトランスデューサ素子を有するプローブを用いており、多数の信号処理用チャネルを備えたビーム整形器が設けられている。チャネル数を６４、１２８にすることができ、２５６にすることさえある。一般に単一の回路基板上にビーム整形器の信号処理用チャネルの全てを設けることは実用に適さない。したがって受信用ビーム整形器は、通常いくつかのグループに分割されている。各グループは、多数の受信チャネル（たとえば８または１６のチャネル）を含むビーム整形器の一部分である。目標からのエコー信号は、プローブのトランスデューサ素子で受信される。各素子は別々の受信チャネルに接続されている。各受信チャネルではトランスデューサ素子からの信号が増幅され、一様なレートｆ0 でディジタル化される。
【００１７】
直列のデータ加算経路を含むビーム整形器を有する電子スキャン超音波診断装置を図１に示す。超音波プローブ１はトランスデューサ素子Ｔ１〜ＴＭのアレーから構成される。説明を簡単にするために前述のＭをＭ＝４と仮定するが、それはずっと大きくすることができる。４つのパルスジェネレータ１０〜１３は、公知のようにトリガ信号によって従来の駆動パルスを発生し、前記素子Ｔ１〜Ｔ４を用いて超音波信号を検査中の生体組織に送出する。検査中の生体内部から反射された超音波のエコー信号は、同一のトランスデューサ素子Ｔ１〜Ｔ４で受信される。エコーに応答して各素子から発生した信号は、増幅器１４〜１７の内のそれぞれ１つの増幅器で増幅され、並列の受信チャネル２〜５内でＡＤＣ２０〜２３の内のそれぞれ１つのＡＤＣにより一様なレートｆ0 でディジタル化される。並列の受信チャネルから受信したディジタルデータは、メモリ２４〜２７にそれぞれ記憶される。加算器３０〜３３を含む直列の加算経路により、メモリ２４〜２７から読み出されたデータは、すぐ上側の並列の受信チャネルからのデータと加算される。加算器の出力側で加算値は、ラッチ３４〜３７により一時的に記憶された後で、次のチャネルに送出される。加算器３０〜３３による直列のデータの加算によって生じる信号処理の時間遅延を考慮しかつ補償するために、メモリ２４〜２７の読み出しまたは書き込みを遅らせることにより遅延時間を発生させる。直列の加算により信号処理のデータ経路が簡単になる。最後の加算器３３の出力側で発生したビーム信号（整形されている）は、ディテクタ６で検出される。ディスプレイ９にデータを表示するためには、公知のようにディジタルスキャンコンバータ（ＤＳＣ）を用いてディジタルのデータ信号をビデオ信号に変換する必要がある。
【００１８】
図２に示すように、組込型の検査手段を並列の受信チャネルの各グループに設ける。データトランスミッタ４４がデータ加算経路の初段に接続され、データレシーバ４５がデータ加算経路の終段に接続されている。コントローラ８はデータトランスミッタ４４に対して、予め求められたディジタル検査データのパターンを設定し、前記パターンはデータ加算経路で処理されデータレシーバ４５で受信される。コントローラ８は受信データを解析して、データ加算後の予測データと一致するかを調べる。ビーム整形モードでは、メモリ２４〜２７からのデータの直列の加算が妨げられないように、零をデータトランスミッタ４４により発生させる。
【００１９】
本発明の１つの実施態様によると、ダイナミックフォーカス時の遅延に対して小さな量子化誤差を達成するために、ビーム整形器の新しいインターポレート処理装置が設けられている。前述のように従来のビーム整形器のインターポレート処理ではデータレートがＮ倍に増加する場合、加算器の処理速度およびクロック周波数は同一倍に増加する。高周波のクロックと高速の加算器の使用を避けるために、ビーム整形器の新しいインターポレート処理装置は、多相メモリの読み出し技術を用いており、それによりビーム整形処理を通して、１）量子化誤差を低減し、２）そのままのクロック周波数ｆ0 を用いることができる。この構成により単一のインターポレータ処理−デシメータ処理フィルタを用いて、受信チャネルのグループを合体させることができ、受信チャネルの各グループを用いて局所的なビームを形成する。
【００２０】
多相メモリの読み出し構成を有する新しいビーム整形器を図３に示す。メモリ２４〜２７に書き込まれたデータは、サンプリングレートつまりｆ0 と同一のレートでクロック同期される。読み出しクロックもｆ0 であるがそれは一様ではない。さらに遅延時間が必要な場合、読み出しは数クロックの間停止される。このことにより１／ｆ0 の遅延時間調整（ここではラフ遅延単位時間と呼称する）が得られる。遅延時間による量子化誤差をさらに低減するために、読み出されたデータはＮ個の並列の加算経路Ｐ１およびＰ２に供給され、遅延時間をラフ遅延単位時間の（ｎ−１）／Ｎ（但しｎ＝１，・・・，Ｎである）に精細に調整する(図３ではＮ＝２である）。各並列の加算経路は読み出されたデータの異なる位相を表している。したがって読み出されたデータを次の位相経路にシフトすることにより、遅延調整が１／（Ｎｆ0 ）に調整される（ここではファイン遅延単位時間と呼称する）。多相の読み出しを用いることにより、ダイナミック受信フォーカスをファイン遅延単位時間を用いて調整することができる。所定のチャネルからの各データのサンプル値は、位相経路Ｐ１およびＰ２の内の１つだけに向けられる。しかしデータを選択された並列の加算経路に向ける前に、近隣のチャネルからのデータのサンプル値と加算する必要がある。セレクタ７０〜７７、５０〜５３、加算器３０〜３３、およびラッチ６０〜６７は、データのサンプル値を並列の加算経路に向けさせ、直列の加算を実施する。たとえばメモリ２５からのデータを位相経路Ｐ１に向けさせる場合、位相経路Ｐ１から出力されるラッチ６０からのデータは、セレクタ５１を介して加算器３１に供給される。同時にセレクタ７５は、ラッチ６４から出力された位相経路Ｐ２からのデータをラッチ６５に供給する。次にセレクタ７１は、加算器３１からのデータを選択し、そのデータをラッチ６１に供給する。コントローラ８０〜８３は、Ｎ個の位相経路の内のどれにメモリ２４〜２７からのデータを向けるべきかを決定し、セレクタを制御し、したがってそれと協動するラッチを制御する。インターポレート処理−デシメート処理フィルタ９０は多相のデータを結合し、システムクロックデータｆ0 で結合データを超音波システムの他の装置に出力する。
【００２１】
図４は、４相のデータ経路（Ｐ１〜Ｐ４）つまりエコーデータに対する４つの並列の加算経路と、ダイナミック遅延時間コントローラ８０とを有するビーム整形器の実施例である。ダイナミック遅延時間コントローラ８０は、メモリ読み出し制御信号線Ｒを介して、それぞれのクロックで各チャネルに必要な位相情報およびセレクタ用制御信号Ｓ１〜Ｓ４を出力する。たとえばある時間に、あるチャネルに対するメモリ読み出しの位相経路が位相経路Ｐ２であるとすると、すぐ上のチャネルからのＰ２の加算経路のデータがセレクタ５０を介して、加算器３０によりチャネルｉからの新しいデータと加算される（それがＦＩＦＯメモリ２８から読み出された時に加算される）。加算器３０からの加算値はセレクタ１７１を介して、次の並列の受信チャネルｉ＋１に供給される。他の並列の加算経路Ｐ１、Ｐ３、Ｐ４は、セレクタ１７０、１７２、１７３、およびラッチ１６０、１６２、１６３を介して直接（次の並列の受信チャネルｉ＋１に）接続され、このことはこれらの他の位相経路のｉ番目のチャネルのエコーデータに零を補間することと等価である。したがって遅延時間コントローラ８０は、各チャネルメモリから読み出された各データのサンプル値に対して位相経路を制御するものである。遅延データメモリ８５（ビーム整形器の全てのチャネルに対してフォーカス用遅延データを記憶するルックアップテーブル８６、クロススイッチ８７、およびシフトレジスタ８８（各チャネルに対して１つのシフトレジスタがある）を含むことができる）は、各チャネルに対して１ビットのデータストリームを出力する。遅延データメモリ８５から出力される’１’（位相シフトパルスと呼称する）は、さらにファイン遅延単位時間が必要であることを示し、位相シフトを生じさせる。５ビットのシフトレジスタ８９（各並列の受信チャネルに対して１つのレジスタがある）は、位相情報セレクタ用制御信号Ｓ１〜Ｓ４を生成し、ＯＲゲート９１、およびｆ0 とクロック同期したＡＮＤゲート９２を介して、メモリ読み出し禁止信号Ｒが生成される。５ビットのレジスタ８９では一度に１ビットだけが’１’に設定され、ｉ番目のチャネルからのデータを４つの位相経路の内のどれに向けるべきかが示される。シフトレジスタがそのような位相シフトパルスを受信するときは常に、’１’は右方向にシフトされ、選択される位相経路を位相経路Ｐ１から位相経路Ｐ２に、または位相経路Ｐ２から位相経路Ｐ３に、または位相経路Ｐ３から位相経路Ｐ４に変化させる。さらに図示するようにＯＲゲート９３およびＡＮＤゲート９４が、シフトレジスタの出力側（Ｐ４側の出力側）とシフトレジスタの入力側との間に接続されている。したがって遅延データメモリ８５からの位相シフトパルスがない場合、セレクタ用制御信号Ｓ１〜Ｓ４は変化しない。シフトレジスタの状態位置０は一時的な状態位置である。位相経路Ｐ４が選択されていた場合、シフトパルスによりシフトレジスタ内で’１’は状態位置４から状態位置０に一時的にシフトされる。シフトレジスタ８９に入力される次のクロックは、状態位置を状態位置０から状態位置１に変化させる。次の位相シフトパルス’１’が入力されるまで、シフトレジスタ８９は状態位置１に���１’がある状態にある。状態位置が０である場合のクロック期間中には、データはメモリ２８から読み出されず、メモリ２８からのデータに対する遅延の長さは１だけ長くなる。このようにこのメカニズムにより、４つのファイン遅延単位時間がラフ遅延単位時間に切り換えられる。
【００２２】
図４の４つの並列の加算経路で加算されたデータは、並列にインターポレート処理−デシメート処理フィルタ９０の入力側に供給される。フィルタ９０は、入力データの調整つまりインターポレート処理およびデシメート処理を実施する。多相の並列入力の特質により、フィルタ９０の有効な入力データレートは、出力データレートつまり並列の加算経路からの入力データのどのレートよりも４倍に大きくなる。
【００２３】
例として図５に、３つの近隣の受信チャネルＣＨ１〜ＣＨ３の３つの連続データのサンプル値を、３つの連続時間間隔ｔ1 、ｔ2 、ｔ3 に対して、図４に示した４つの位相経路Ｐ１〜Ｐ４の内のそれぞれ別々の１つに割り当てる状態を示す。図５では元のデータのサンプル値は、Ｘ（１／ｆ0 のレートで生じるＸである）で示され、零補間を行うための零値のサンプル値は、０（同様に１／４ｆ0 のレートで元のデータのサンプル値に挿入される）で示され、水平方向は時間を示す。図示した３つの並列の受信チャネルに対して、公知のように各時間期間中にビーム整形器のダイナミックフォーカスを実現するのに要求される時間遅延は、垂直に描かれた曲線で示される。このタイミング図からｔ1 の時間間隔中には、チャネル１に対して１つの元のサンプル値（チャネル１の第２のサンプル値）だけが時間遅延曲線に最も近く、それはＰ４の位相経路の直後のサンプル値であるので、Ｐ４の加算経路が、このサンプル値を受信するのに最も適していることが明らかである。他の全ての位相経路Ｐ１〜Ｐ３に対して、零がデータ経路に補間される（図４のセレクタ回路およびラッチ回路により補間される）。時間間隔ｔ1 とｔ2 間の時間期間中に、全ての４つの並列の加算経路からのデータは、チャネル１からチャネル２に供給される（図４のセレクタ回路およびラッチ回路により供給される）。時間間隔ｔ2 中に受信チャネル２に対して、元のデータのサンプル値がメモリから読み出され、位相経路Ｐ１を示す並列の加算経路に向けられる。それはその元のサンプル値が、要求された時間遅延曲線に最も近いからである。同一の時間（ｔ2 ）にはチャネル１に対して、いずれかの時間遅延曲線に最も近い元のサンプル値はない。実際にｔ3 の時間期間中には元のサンプル値（３番目のサンプル値）は、位相経路Ｐ１に最も近いことに注意すべきである。したがってチャネル１に対してｔ2 の時間期間中に全ての４つの位相経路に零が補間される。この”データの供給がないこと”は、シフトレジスタ８９の前述の状態”０”に相当する。次に時間ｔ2 とｔ3 の間にサンプルデータは、受信チャネル２から受信チャネル３に供給され、かつ受信チャネル１から受信チャネル２に供給される。時間ｔ3 中にチャネル１のメモリから読み出された３番目のサンプル値は、位相経路Ｐ１を示す並列の加算経路に供給され（前述のとおりである）、チャネル２のメモリから読み出された２番目のサンプル値は、位相経路Ｐ１を示す並列の加算経路に供給され、チャネル３のメモリから読み出された２番目のサンプル値は、位相経路Ｐ４を示す並列の加算経路に供給される。
【００２４】
本発明の実施例では、短い過渡応答時間と固有の直線位相のため、インターポレート処理−デシメート処理フィルタ９０に、有限長インパルス応答（ＦＩＲ）フィルタを用いると有利である。図６に示すＦＩＲフィルタは、（４相のシステムに対して）８個のタップのローパスフィルタを有し、有利にも対称のインパルス応答を生じる重み付け係数ａ１、ａ２、ａ３、ａ４；ａ４、ａ３、ａ２、ａ１を用いて、必要な乗算器２０１、２０２、２０３、２０４の数を節約する。位相経路Ｐ１、Ｐ２、Ｐ３、Ｐ４を示す加算経路からの”現時点の”位相データは、ラッチ２０５、２０６、２０７、２０８にそれぞれ記憶され、”以前の”位相データを形成する。加算器２１３、２１２、２１１、２１０により”以前の”位相データは、位相経路Ｐ４、Ｐ３、Ｐ２、Ｐ１を示す加算経路に供給される”現時点の”データと適切に加算され、加算器２１４で乗算器２０１、２０２、２０３、２０４の出力を加算することにより、最終的なビーム整形器の出力のサンプル値が生成される。
【００２５】
インターポレート処理−デシメート処理フィルタをビーム整形器の前後に配設できることが、前述のようにPridham およびMucci により提案されている。このフィルタのプレビーム整形の実施には、全てのチャネルにそれ自身のインターポレート処理−デシメート処理フィルタを設けることが必要である。ポストビーム整形の実施によりこの問題は解決されるが、非常に高いサンプリング周波数でビーム整形を行わなければならない。本発明の原理によると、このフィルタは、ビーム整形の前後と言うよりもビーム整形の際に実施される。このアプローチによりフィルタを、全体としてビーム整形器のアーキテクチャにとって最もコストの節約されるものにする。フィルタリングおよびデータレートの低減は、並列の受信チャネルのいくつかの群での一部のビーム整形の後で実施される。たとえば並列の受信チャネルを、２つ、４つ、８つ、、またはそれ以上の群と加算することができる。物理的に、一群のチャネルの一部のビーム整形に用いられる同一の基板上または集積回路（ＩＣ）に、そのフィルタを配設することができる。この技術により、一群のチャネル、回路基板、およびＩＣ間に必要な相互接続の数および／またはデータレートが低減される。一群のチャネルの最終的な加算（つまり一部でビームを整形すること）を、システムのサンプリングレートで、かつ１つのデータ経路だけを用いて実施することができる。
【００２６】
図７は受信用ビーム整形器の全体図であり、本発明のビーム整形の実施例をより明確に示している。各チャネルで目標からのエコー信号は、プローブのトランスデューサ素子で受信される。各トランスデュ−サ素子は、従来の構成のパルサーおよびレシーバ１０２に接続されている。各トランスデュ−サ素子で発生した信号は、一様なレートｆ0 、たとえば３６ＭＨｚでＡＤＣ１０３によりディジタル化される。近隣の並列の受信チャネル群（たとえば８つの受信チャネル）は、一部のビーム整形器１１３を構成するように加算される。従来技術の方法と対照的に、本発明は、各一部のビーム整形器１１３に対してインターポレート処理−デシメート処理フィルタを設けている。全体のビーム整形システムに対して１つだけのインターポレート処理−デシメート処理フィルタを用いることもできるが、図示した図面には、受信チャネルの各群毎に１つのインターポレート処理−デシメート処理フィルタを設けており、前記フィルタにより一部のビーム整形の後のデータレートをサンプリング速度ｆ0 に低減する。正確に言うとｆ0 の信号処理速度が、ビーム整形の前後の両方に用いられるが、ビーム整形器内部では有効なレートは図４に示すようにｆ0 の４倍である。ハードウェアの観点から、これは非常に有利な構成である。それは高く有効な信号レートで単一の回路基板で実施され、または単一の集積回路で実施することができるからであり、システムの相互接続の数および複雑さを低減する。各並列のビーム整形器１１３からの信号は、加算器１１４（ｆ0 で動作する）を用いて直列に加算され、最終的なビームを整形する。直列の加算器１１４によるデータ遅延を考慮するために、メモリ２４〜２７の出力側で設定された遅延値は、補償のために加算される付加遅延を含む。最後の加算器１１４からのビーム信号は、ディテクタ１０７に送出される。Ｄ．Ｓ．Ｃ１２８は、この信号のディジタルスキャンコンバート処理を実施し、ディスプレイ１０９で再生するためにビデオ信号に変換する。
【００２７】
２つの異なるビーム線路に対するデータの並列のビーム整形を行うために、図８に図１の従来のビーム整形器の回路を修正した回路を示し、前記ビーム線路は、図中で”ビーム線路１”およびビーム線路２”と示されている。図１のとおり回路は、トランスデューサＴ１〜Ｔ４からの信号を処理する４つの受信チャネルを有し、これらの４つの受信チャネルはそれぞれ”２”〜”５”とラベリングされている。チャネル２のデータ信号は、増幅器１４を介して増幅され、アナログ−ディジタル（Ａ／Ｄ）コンバータ２０でディジタル化された後、記憶およびそれ以上の時間遅延処理のためにメモリ２４に供給される。類似の増幅器１５、１６、１７、Ａ／Ｄコンバータ（ＡＤＣ）２１、２２、２３、およびメモリ２５、２６、２７は、それぞれ他の受信チャネル３、４、５のものである。
【００２８】
メモリ２４からのデータの時間遅延した読み出しは、制御信号線８０１、８０２を介して図８のダイナミックフォーカス用コントローラ８００により制御される。遅延データは、それぞれデータチャネル２４１、２４２を介して加算器３０、３０´に供給される。より詳細には、制御信号線８０１のダイナミックフォーカス用コントローラ８００からの信号は、加算器３０へのデータの読み出しを制御し、その際に制御信号線８０２の信号は、加算器３０´へのデータの読み出しを制御する。同様にダイナミックフォーカス用コントローラ８００は、制御信号線８１１、８１２を介してメモリ２５のデータの読み出しと、制御信号線８２１、８２２を介してメモリ２６のデータの読み出しと、制御信号線８３１、８３２を介してメモリ２７のデータの読み出しとを制御する。メモリ２５からのデータは、データチャネル２５１、２５２を介して加算器３１、３１´に供給され、メモリ２６からのデータは、データチャネル２６１、２６２を介して加算器３２、３２´に供給され、メモリ２７からのデータは、データチャネル２７１、２７２を介して加算器３３、３３´にそれぞれ供給される。４つの加算器３０、３１、３２、３３は、前述のようにビーム線路１に対してデータを加算し、ラッチ３４、３５、３６、３７を介してディテクタ６に供給する。同様に４つの加算器３０´、３１´、３２´、３３´は、ビーム線路２に対してデータを加算し、ラッチ３４´、３５´、３６´、３７´を介してディテクタ６´に供給する。ディテクタ６、６´は、ディスプレイ９に適切なフォーマットに変換するためのディジタルスキャンコンバータ（ＤＳＣ）に、ビーム整形されたデータを送信する。
【００２９】
各チャネルでのデータ読み出しのための時間遅延制御は、好適にもメモリ２４、２５、２６、２７に対するリードランダムアクセス機能を有する順次記憶装置を利用することにより実施される。たとえばメモリ２４は、信号データのそれぞれの増分が、１つのロケーションを占めるような一連のロケーションを持つ。所定のシステムクロックパルスでデータの増分は、Ａ／Ｄコンバータ２０からメモリ２４に書き込まれ、引き続くロケーションに記憶される。ダイナミックフォーカス用コントローラ８００は、読み出しアドレスを制御することにより、メモリ２４に記憶されたデータのそれぞれの増分に対する遅延時間を制御する。たとえば書き込みアドレスが２０であり、読み出しアドレスが１０であると、メモリ２４に記憶されたデータに対して１０クロックサイクル分の時間遅延が生じる（各リード動作およびライト動作は、各クロックパルスで次の大きなアドレスに移行するものとする）。
【００３０】
一度に２つのビームを整形するために、各データの増分に対して２つの遅延時間が必要になる。本発明の好適な実施例ではこのことは、図８のメモリ２４に対して図９に示した回路により達成される。図９は順次接続のＦＩＦＯメモリを利用しており、リードアドレスおよびライトアドレスを除くデータは、各クロックパルスで１つの位置だけシフトされる。現代のＦＩＦＯメモリは一般に、クロック駆動型アドレスロジックを持つＲＡＭメモリから製造される。２つのビームに対するデータは、長いＦＩＦＯメモリ８０４および２つの短いＦＩＦＯメモリ８０５、８０６により処理される。図８のＡＤＣ２０からのデータは、長いＦＩＦＯメモリ８０４に書き込まれる。図９に示すようにデータは、ＦＩＦＯメモリ８０４から読み出され、短いＦＩＦＯメモリ８０５、８０６の両方に書き込まれる。短いＦＩＦＯメモリ８０５からのデータは、データチャネル２４１に読み出され、短いＦＩＦＯメモリ８０６からのデータは、データチャネル２４２に読み出される。長いＦＩＦＯメモリ８０４および短いＦＩＦＯメモリ８０５、８０６から選択される読み出しデータは、制御信号線８０１、８０２を介するダイナミックフォーカス用コントローラ８００からの制御信号に応答して、ディテクタ８０３からの読み出しクロック信号により決定される。
【００３１】
この実施例は、２つのスキャンビーム線路が近隣にあるので、２つのビーム間の相対時間遅延が小さいということを利用している。図９の実施例では、データの増分に対する遅延時間は、長い遅延と短い遅延とに分割される。長い遅延時間は、共通の長いＦＩＦＯメモリ８０４により生じ、短い遅延時間は短いＦＩＦＯメモリ８０５、８０６により生ずる。したがってビーム線路１のデータの増分に対する全体の遅延時間は、長いＦＩＦＯメモリ８０４に対する遅延と短いＦＩＦＯメモリ８０５に対する遅延との合計である。同様にビーム線路２のデータの増分に対する遅延は、長いＦＩＦＯメモリ８０４に対する遅延と短いＦＩＦＯメモリ８０６に対する遅延との合計である。たとえばビーム線路１に対するデータを１３２クロックサイクルだけ遅延させ、ビーム線路２に対するデータには１３５クロックサイクルの遅延が必要であるとする。ダイナミックフォーカス用コントローラ８００を、長いＦＩＦＯメモリ８０４に対して１２８クロックサイクルの遅延が生ずるようにプログラムする。短いＦＩＦＯ１の遅延は４クロックサイクルであり、短いＦＩＦＯ２の遅延は、７クロックサイクルである。
【００３２】
同様にダイナミックフォーカス用コントローラ８００は、他の各受信チャネル３〜５からのリード動作を、各チャネルの適切な時間遅延で指示し、ビーム線路２にこのビームを整形する。簡単に言うと受信チャネル２〜５からのメモリ２４〜２７の信号データは、ビーム線路１、２の両方にビームを整形するように並列に利用される。全ての受信チャネルからのデータは、ディテクタ６、６´により処理され、両方のスキャンビーム線路に沿ったエコーから画像を表示する出力信号を形成する。
【００３３】
図８は２つのスキャンビーム線路に対する遅延回路を示すが、図から別の並列回路構成、つまり短いＦＩＦＯメモリ、加算器、フィルタ等を付加することにより、同様にして当業者が付加的なスキャンビーム線路に対する信号を処理することができることは明らかである。同時に処理できる受信チャネルの数は、電気回路によってと言うよりもむしろビーム整形器のフォーカス構造の角度応答性により制限される。同時に処理されるスキャンビーム線路の全ては、一連の近隣のビーム線路であるので、それらの間の相対遅延は少量だけ異なるだけであり、各受信チャネルには複数のＦＩＦＯメモリが必要になるだけである。ここに開示した構成は非常に少ないハードウェアしか必要としないので、各ビーム線路のデータに対するフルサイズの長いＦＩＦＯメモリを有するメモリと比較して、この実施例は大きく改善されたものである。
【００３４】
図９に図示した前述のメモリに替えて用いることのできる他のデータ記憶構成がある。たとえば図１０に、長いＦＩＦＯメモリ８０４および短いＦＩＦＯメモリ８０５を用いるメモリ２４の別の構成を示す。双方のＦＩＦＯメモリは、デコーダ８０３からの読み出しクロック信号により制御される。長いＦＩＦＯメモリ８０４と短いＦＩＦＯメモリ８０５の両方からの遅延信号は、クロスバスイッチ８０７に供給され、前記クロスバスイッチ８０７もデコーダ８０３からの信号により制御される。クロスバスイッチにより、遅延信号をデータチャネル２４１または２４２のどちらかに送信することができる。本発明のこの実施例では、長いＦＩＦＯメモリは、１つのスキャンビーム線路に対する信号の時間遅延を決定し、短いＦＩＦＯメモリは、２つのビーム線路間の遅延差を供給する。クロスバスイッチによりシステムは、長いＦＩＦＯメモリから短時間遅延した信号を、必要に応じてビーム線路のどちらか１つに供給することができる。
【００３５】
さらに本発明の図１１に示した別の実施例では、メモリ２４は３ポートＲＡＭ８０９であり、１つのポートはＡＤＣ２０からの書き込みポートであり、他のポートはデータチャネル２４１、２４２への読み出しポートである。ダイナミックフォーカス用コントローラ８００は、制御信号線８０１、８０２を介して読み出し信号をアドレスジェネレータ８０８に送出し、前記アドレスジェネレータ８０８は、２つのビーム線路に対してデータが読み出されるＲＡＭ８０９のロケーションを決定する。この実施例は２つのビーム線路に対して図示されているが、カスコード接続された付加的な３ポートＲＡＭのメモリを設けることにより付加的なビーム線路に適応させることができる。
【００３６】
さらに図８に、単一のデータ加算経路のラッチ３４〜３７を介してメモリ内容を加算することにより、ビーム線路１でビームを整形する一群の加算器として、加算器３０〜３３を示す。ビーム線路２に対する類似のデータ加算経路を図８に示す。双方のビーム線路に対して、今まで説明してきた多相加算経路構成を利用して、データ処理の全体の有効なレートを最大にすることは有利である。
【００３７】
【発明の効果】
別個のスキャンビーム線路の信号を同時に処理する前述のタイミングシステムにより、さらに有効な信号処理レートの事実上の増加が達成される。従来の超音波ビーム整形器のシステムでは、１つ以上の音響パルスが患者の体に送出され、所定のスキャンビーム線路からの集中したエコー信号が、ディスプレイ信号データを生成するために処理される。検査での全体のフィールドが影像化されてフレームを構成するまで、全体のプロセスは、次のスキャンビーム線路等で繰り返される。したがって有効なフレームレートは、送出されるパルスレートにより制限される。一度に複数のスキャンビーム線路信号を処理することにより、つまり各受信チャネルからの信号を用いて、信号に作用する別個のスキャンビーム線路からのエコーに対して画像情報を抽出することにより、本システムはこの制限を克服する。
【００３８】
このように新しいビーム整形の方法および装置を示しかつ説明してきたが、それは求められる全ての目的と利点を満足するものである。しかし当業者にとって、好適な実施例を記載した本明細書および添付図面を検討した後で、本発明のたくさんの変化、修正、変更、他の利用および応用が明らかになる。たとえば４つ未満のデータ加算経路または４つより多くのデータ加算経路を用いることができ、遅延時間コントローラ８０を、様々な別の技術を用いて実現することができる。本発明の要旨および範囲から逸脱することのない全てのそのような変化、修正、変更、他の利用および応用は、クレームによって制限される本発明によりカバーされるものと考えられる。
【図面の簡単な説明】
【図１】従来技術により超音波画像装置を構成する機能ブロック図であり、ディジタルのビーム整形器、および各受信チャネルからのデータのサンプル値の直列の加算経路を有している。
【図２】組込み型検査回路を含むように修正した図１のディジタルのビーム整形器でのデータの直列の加算経路を構成する機能ブロック図である。
【図３】ディジタルのビーム整形器のための新しい多相の並列処理技術を用いた機能ブロック図であり、図１の実施例と比較すると、ビーム整形の精度を２倍にする新しい装置である。
【図４】図３に示したように構成したディジタルのビーム整形器のための新しいダイナミック遅延時間コントローラの詳細なブロック図であり、４相のデータと４つの並列の加算経路を有する。
【図５】ビーム整形を実現するために、３つの近隣の受信チャネルに対する連続するＮ個のデータのサンプル値を、図４に示した４相の加算経路に割り当てる線図である。
【図６】本発明の原理により構成したＦＩＲフィルタの詳細なブロック図であり、図４に示したディジタルのビーム整形器のためのデータのサンプル値の調整、インターポレート処理、およびデシメート処理に用いられる。
【図７】一部のビーム整形器と、各一部のビーム整形器からの信号のサンプル値の直列の加算経路とから構成される本発明の別の実施例により構成されたディジタルのビーム整形器のブロック図である。
【図８】異なる受信チャネルからの信号データを、異なるスキャンビーム線路に対してビーム整形されたデータにする並列のビーム整形を設けるように図１の回路を修正したブロック図である。
【図９】図８に示した１つの受信チャネルのメモリ２４の構成のブロック図である。
【図１０】図９に示した１つの受信チャネルのメモリ２４の構成の別の実施例のブロック図である。
【図１１】図９に示した１つの受信チャネルのメモリ２４の構成の別の実施例のブロック図である。
【符号の説明】
Ｔ１  トランスデューサ素子
Ｔ２  トランスデューサ素子
Ｔ３  トランスデューサ素子
Ｔ４  トランスデューサ素子
Ｐ１  位相経路
Ｐ２  位相経路
Ｐ３  位相経路
Ｐ４  位相経路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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