(57)【特許請求の範囲】
【請求項１】
チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けた第１および第２のＦＥＴと、前記両ＦＥＴのソース電極あるいはドレイン電極に接続された共通入力端子と、前記両ＦＥＴのドレイン電極あるいはソース電極に接続された第１および第２の出力端子と、前記第１のＦＥＴの前記第１の出力端子に所定のバイアスを与えるバイアス手段と、制御端子と前記第２の出力端子とを接続する接続手段と、前記第２のＦＥＴのゲート電極を接地する接地手段と、前記共通入力端子と前記第２のＦＥＴのソース電極あるいはドレイン電極間を直流的に分離する分離手段とを具備し、チップの端部に前記分離手段に接続されたパッド、前記共通入力端子に接続されたパッドおよび前記制御端子に接続されたパッド、前記第１および第２の出力端子に接続されたパッドおよび前記接地手段に接続されたパッドを配列したことを特徴とする化合物半導体スイッチ回路装置。
【請求項２】
前記チップをヘッダーに固着し、前記分離手段に接続されたパッド、前記共通入力端子に接続されたパッドおよび前記制御端子に接続されたパッド、前記第１および第２の出力端子に接続されたパッドは前記ヘッダーに近接したリードに接続され、前記接地手段に接続されたパッドは前記ヘッダーと連結されたリードに接続されることを特徴とする請求項１記載の化合物半導体スイッチ回路装置。
【請求項３】
前記各リードは前記各パッドの配列と揃えて配置したことを特徴とする請求項２記載の化合物半導体スイッチ回路装置。
【請求項４】
前記共通入力端子に接続されたパッドに接続されるリードと前記第１および第２の出力端子に接続されたパッドに接続されるリードとを前記分離手段に接続されたパッドに接続されるリード、前記制御端子に接続されたパッドに接続されるリードおよび前記接地手段に接続されたパッドに接続されるヘッダーとリードとで高周波的に分離することを特徴とする請求項３記載の化合物半導体スイッチ回路装置。
【請求項５】
チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けた第１および第２のＦＥＴと、前記両ＦＥＴのソース電極あるいはドレイン電極に接続された共通入力端子と、前記両ＦＥＴのドレイン電極あるいはソース電極に接続された第１および第２の出力端子と、前記第１のＦＥＴの前記第１の出力端子に所定のバイアスを与えるバイアス手段と、制御端子と前記第２の出力端子とを接続する接続手段と、前記第２のＦＥＴのゲート電極を接地する接地手段と、前記共通入力端子と前記第２のＦＥＴのソース電極あるいはドレイン電極間を直流的に分離する分離手段とを具備し、チップの一端に前記分離手段に接続されたパッド、前記共通入力端子に接続されたパッドおよび前記制御端子に接続されたパッドを配列し、前記チップの他端に両端に前記第１および第２の出力端子に接続されたパッドと中央に前記接地手段に接続されたパッドを配列したことを特徴とする化合物半導体スイッチ回路装置。
【請求項６】
前記チップをヘッダーに固着し、前記分離手段に接続されたパッド、前記共通入力端子に接続されたパッドおよび前記制御端子に接続されたパッド、前記第１および第２の出力端子に接続されたパッドは前記ヘッダーに近接したリードに接続され、前記接地手段に接続されたパッドは前記ヘッダーと連結されたリードに接続されることを特徴とする請求項５記載の化合物半導体スイッチ回路装置。
【請求項７】
前記各リードは前記各パッドの配列と揃えて配置したことを特徴とする請求項６記載の化合物半導体スイッチ回路装置。
【請求項８】
前記共通入力端子に接続されたパッドに接続されるリードと前記第１および第２の出力端子に接続されたパッドに接続されるリードとを前記分離手段に接続されたパッドに接続されるリード、前記制御端子に接続されたパッドに接続されるリードおよび前記接地手段に接続されたパッドに接続されるヘッダーとリードとで高周波的に分離することを特徴とする請求項７記載の化合物半導体スイッチ回路装置。
【請求項９】
前記第１および第２のＦＥＴは前記チャネル層にショットキー接触するゲート電極と、前記チャネル層にオーミック接触するソース及びドレイン電極からなることを特徴とする請求項１または請求項５記載の化合物半導体スイッチ回路装置。
【請求項１０】
前記第１および第２のＦＥＴをＭＥＳＦＥＴで形成されることを特徴とする請求項１または請求項５記載の化合物半導体スイッチ回路装置。
【請求項１１】
前記第１および第２のＦＥＴを同一半導体基板に集積化して形成し、前記バイアス手段および分離手段は外付けで形成されることを特徴とする請求項１または請求項５記載の化合物半導体スイッチ回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、高周波スイッチング用途に用いられる化合物半導体スイッチ回路装置、特に制御端子を１つにする化合物半導体スイッチ回路装置に関する。
【０００２】
【従来の技術】
携帯電話等の移動体用通信機器では、ＧＨｚ帯のマイクロ波を使用している場合が多く、アンテナの切換回路や送受信の切換回路などに、これらの高周波信号を切り替えるためのスイッチ素子が用いられることが多い（例えば、特開平９−１８１６４２号）。その素子としては、高周波を扱うことからガリウム・砒素（ＧａＡｓ）を用いた電界効果トランジスタ（以下ＦＥＴという）を使用する事が多く、これに伴って前記スイッチ回路自体を集積化したモノリシックマイクロ波集積回路（ＭＭＩＣ）の開発が進められている。
【０００３】
図７（Ａ）は、ＧａＡｓ  ＭＥＳＦＥＴの断面図を示している。ノンドープのＧａＡｓ基板１の表面部分にＮ型不純物をドープしてＮ型のチャネル領域２を形成し、チャネル領域２表面にショットキー接触するゲート電極３を配置し、ゲート電極３の両脇にはＧａＡｓ表面にオーミック接触するソース・ドレイン電極４、５を配置したものである。このトランジスタは、ゲート電極３の電位によって直下のチャネル領域２内に空乏層を形成し、もってソース電極４とドレイン電極５との間のチャネル電流を制御するものである。
【０００４】
図7（Ｂ）は、ＧａＡｓ  ＦＥＴを用いたＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物半導体スイッチ回路装置の原理的な回路図を示している。
【０００５】
第１と第２のＦＥＴ１、ＦＥＴ２のソース（又はドレイン）が共通入力端子ＩＮに接続され、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ−１、Ｃｔｌ-２に接続され、そして各ＦＥＴのドレイン（又はソース）が第１と第２の出力端子ＯＵＴ１、ＯＵＴ２に接続されたものである。第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加される信号は相補信号であり、Ｈレベルの信号が印加されたＦＥＴがＯＮして、入力端子ＩＮに印加された信号をどちらか一方の出力端子に伝達するようになっている。抵抗Ｒ１、Ｒ２は、交流接地となる制御端子Ｃｔｌ-１、Ｃｔｌ-２の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【０００６】
図８は、図７（Ｂ）に示す化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
【０００７】
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を中央部に配置し、各ＦＥＴのゲート電極に抵抗Ｒ１、Ｒ２が接続されている。また共通入力端子ＩＮ、出力端子ＯＵＴ１、ＯＵＴ２、制御端子Ｃｔｌ-１、Ｃｔｌ-２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものであり、図８では、パッド金属層と重なるために図示されていない。
【０００８】
図９（Ａ）に図８に示したＦＥＴ１の部分を拡大した平面図を示す。この図で、一点鎖線で囲まれる長方形状の領域が基板１１に形成されるチャネル領域１２である。左側から伸びる櫛歯状の第３層目のパッド金属層３０が出力端子ＯＵＴ１に接続されるソース電極１３（あるいはドレイン電極）であり、この下に第１層目オーミック金属層１０で形成されるソース電極１４（あるいはドレイン電極）がある。また右側から伸びる櫛歯状の第３層目のパッド金属層３０が共通入力端子ＩＮに接続されるドレイン電極１５（あるいはソース電極）であり、この下に第１層目のオーミック金属層１０で形成されるドレイン電極１６（あるいはソース電極）がある。この両電極は櫛歯をかみ合わせた形状に配置され、その間に第２層目のゲート金属層２０で形成されるゲート電極１７がチャネル領域１２上に櫛歯形状に配置されている。
【０００９】
図９（Ｂ）にこのＦＥＴの一部の断面図を示す。基板１１にはｎ型のチャネル領域１２とその両側にソース領域１８およびドレイン領域１９を形成するｎ＋型の高濃度領域が設けられ、チャネル領域１２にはゲート電極１７が設けられ、高濃度領域には第１層目のオーミック金属層１０で形成されるドレイン電極１４およびソース電極１６が設けられる。更にこの上に前述したように３層目のパッド金属層３０で形成されるドレイン電極１３およびソース電極１５が設けられ、各素子の配線等を行っている。
【００１０】
図１０にピン配置を示す。図１０（Ａ）に示すように６ピンのリードフレームで構成され、中央部にヘッダー４０を配置し、このヘッダー４０に化合物半導体チップ４１を固着されている。化合物半導体チップ４１は図８に示すパターンを有している。一端に導出される３本のリード４２、４３、４４には、化合物半導体チップ４１の制御端子Ｃｔｌ-２、入力端子ＩＮおよび制御端子Ｃｔｌ-１のパッドとそれぞれボンディングワイヤーで接続されている。また他端に導出された３本のリード４５、４６、４７の両端のリード４５、４７には、化合物半導体チップ４１の出力端子ＯＵＴ１、ＯＵＴ２のパッドとそれぞれボンディングワイヤーで接続されて、中央のリード４６はヘッダー４０と連結されて接地端子ＧＮＤと供される。更にヘッダー４０は各リード間に割り込ませて、各リード間の信号のセパレーションを確保している。また、接地端子ＧＮＤとなるリード４６はチップが半絶縁性のために接地されなくても動作には影響が無く、積極的に接地を行う必要は無かった。
【００１１】
また図１０（Ｂ）に示すように各リード４２、４３、４４、４５、４６、４７の先端を露出してトランスファモールドにより形成された樹脂層４８でモールドされている。
【００１２】
【発明が解決しようとする課題】
上記した化合物半導体スイッチ回路装置では、各ＦＥＴ１、ＦＥＴ２のゲートが抵抗Ｒ１、Ｒ２を介して第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に接続されているので、相補信号である２つの制御信号を第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２に印加する必要がある。そのために化合物半導体スイッチ回路装置を組み込んだ集積回路では、必ず２つの第１と第２の制御端子Ｃｔｌ-１、Ｃｔｌ-２となる外部リードが必要となり、集積回路の小型パッケージ化を阻害する要因となっていた。これを避けるためにインバータ回路を内蔵させて１制御端子化を実現する方法があるが、インバータ回路を構成する余分なＦＥＴが必要となり、消費電力やパッケージサイズの増加などの問題点がある。
【００１３】
また、各ＦＥＴ１、ＦＥＴ２はＧａＡｓ  ＭＥＳＦＥＴを用いるので、スイッチング動作はゲート電極に電圧を印加しチャネルの空乏層の開閉を制御することにより行う。通常、ＧａＡｓ  ＭＥＳＦＥＴはデプレッション型ＦＥＴであるため、制御電圧として負電圧を必要とする。従って、上記した化合物半導体スイッチ回路装置では負電圧で動作させるために、別途負電圧発生回路を必要とする問題点もあった。
【００１４】
更に、１制御端子化を実現すると、外付け部品のためのリードが必要となり、リード本数の増加によりパッケージ形状が増大する恐れもある。
【００１５】
【課題を解決するための手段】
本発明は上述した諸々の事情に鑑み成されたもので、インバータ回路を用いずに１制御端子化を実現するものである。
【００１６】
すなわち、チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けた第１および第２のＦＥＴと、前記両ＦＥＴのソース電極あるいはドレイン電極に接続された共通入力端子と、前記両ＦＥＴのドレイン電極あるいはソース電極に接続された第１および第２の出力端子と、前記第１のＦＥＴの前記第１の出力端子に所定のバイアスを与えるバイアス手段と、制御端子と前記第２の出力端子とを接続する接続手段と、前記第２のＦＥＴのゲート電極を接地する接地手段と、前記共通入力端子と前記第２のＦＥＴのソース電極あるいはドレイン電極間を直流的に分離する分離手段とを具備し、チップの端部に前記分離手段に接続されたパッド、前記共通入力端子に接続されたパッドおよび前記制御端子に接続されたパッド、前記第１および第２の出力端子に接続されたパッドおよび前記接地手段に接続されたパッドを配列したことを特徴とする。
【００１７】
【発明の実施の形態】
以下に本発明の実施の形態について図１から図６を参照して説明する。
【００１８】
図１は、本発明の化合物半導体スイッチ回路装置を示す回路図である。チャネル層表面にソース電極、ゲート電極およびドレイン電極を設けた第１のＦＥＴ１および第２のＦＥＴ２と、両ＦＥＴ１、２のソース電極（あるいはドレイン電極）に接続された共通入力端子ＩＮと、両ＦＥＴ１、２のドレイン電極（あるいはソース電極）に接続された第１の出力端子ＯＵＴ１および第２の出力端子ＯＵＴ２と、第１のＦＥＴ１の第１の出力端子ＯＵＴ１に所定のバイアスを与えるバイアス手段と、制御端子と第２の出力端子ＯＵＴ２とを接続する接続手段と、第２のＦＥＴ２のゲート電極を接地する接地手段と、共通入力端子ＩＮと第２のＦＥＴ２のソース電極(あるいはドレイン電極)間を直流的に分離する分離手段と、第１のＦＥＴ１のゲート電極のみに制御信号を印加する制御端子Ｃｔｌ−１とから構成される。
【００１９】
第１のＦＥＴ１および第２のＦＥＴ２はＧａＡｓ  ＭＥＳＦＥＴ（デプレッション型ＦＥＴ）で構成され、ＧａＡｓ基板に集積化される（図５参照）。なお、第１のＦＥＴ１および第２のＦＥＴ２は図９（Ａ）（Ｂ）に示す構造と同じであるので、説明を省略する。
【００２０】
バイアス手段は本発明の特徴の１つであり、正の一定の直流電圧、例えば３Ｖを抵抗Ｒを介して常に第１の出力端子ＯＵＴ１に印加する手段である。
【００２１】
接地手段も同様に本発明の特徴の１つであり、第２のＦＥＴ２のゲート電極を抵抗Ｒにより接地する手段であり、第２のＦＥＴ２のゲート電極は常に接地電位に固定される。
【００２２】
接続手段も同様に本発明の特徴の１つであり、制御端子Ｃｔｌ−１と第２の出力端子ＯＵＴ２とを抵抗Ｒで接続する手段である。
【００２３】
分離手段も同様に本発明の特徴の１つであり、共通入力端子ＩＮと第２のＦＥＴ２のソース電極(あるいはドレイン電極)間を直流的に分離する容量Ｃで形成される。この容量Ｃは第１のＦＥＴ１および第２のＦＥＴ２を直流的に分離する働きを有する。
【００２４】
制御端子Ｃｔｌ−１も同様に本発明の特徴の１つであり、１つの端子で形成される。
【００２５】
各ＦＥＴ１、２のゲート電極、接続手段およびバイアス手段にはそれぞれ抵抗Ｒが接続され、交流接地となる制御端子Ｃｔｌ-１の直流電位に対してゲート電極を介して高周波信号が漏出することを防止する目的で配置されている。
【００２６】
次に、図２および図３を参照して本発明の化合物半導体スイッチ回路装置の動作原理について説明する。
【００２７】
ＳＰＤＴスイッチの場合、制御端子を１つにするためには、制御端子に印加される制御電圧が０ＶのときにはどちらかのＦＥＴがオン状態、もう一方のＦＥＴがオフ状態になり、制御電圧が正電圧のときには逆の状態になれば良い。
【００２８】
図２は第２のＦＥＴ２に対応する回路部分である。ＦＥＴは抵抗Ｒを介して接地手段で接地されているので、ゲート電圧は０Ｖに固定されている。このＦＥＴがオン状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間の各々の電位差が等しい状態である。すなわち、Ｖg＝Ｖd＝Ｖsの状態であり、ゲート電圧Ｖgは０Ｖであるので、Ｖg＝Ｖd＝Ｖs＝０ＶのときにＦＥＴはオン状態になる。
【００２９】
逆に、ゲート電圧が０ＶでＦＥＴがオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にＦＥＴがオフする電位差を与えれば良い。従って、この回路では制御端子に０Ｖを印加すればＦＥＴはオン状態となり、正電圧（例えば３Ｖ）を印加すればＦＥＴはオフ状態となる。
【００３０】
図３は第１のＦＥＴ１に対応する回路部分である。ゲート電圧０ＶでＦＥＴがオフ状態になるバイアス条件は、ゲート−ドレイン間およびゲート−ソース間にオフになるような電位差を与えればよい。従って、ソースまたはドレイン側に常時バイアスを掛ける回路（バイアス手段）を接続すればよい。
【００３１】
逆に、バイアス電圧と等しい電位を制御端子からゲートに印加すれば、ＦＥＴがオン状態になる。従って、この回路では制御端子が０ＶでＦＥＴがオフ状態になり、３ＶでＦＥＴがオン状態になる。
【００３２】
この図２と図３の回路を組み合わせたのが、図１に示す本発明の化合物半導体スイッチ回路装置である。容量Ｃで第１のＦＥＴ１および第２のＦＥＴ２を直流的に分離して相互のバイアス条件の干渉を防止し、図２に示した制御端子を接続手段で制御端子Ｃｔｌ−１に接続すれば良い。
【００３３】
図１の回路の特徴は、一方のＦＥＴ（ＦＥＴ２）のゲートを抵抗Ｒを介して接地する点と、ゲートが接地されたＦＥＴ（ＦＥＴ２）のバイアスが他方のＦＥＴ（ＦＥＴ１）の制御端子Ｃｔｌ−１と共通になっている点と、ＦＥＴ（ＦＥＴ１）のバイアスが常に一定電圧Ｅで供給されている点およびＦＥＴ（ＦＥＴ１）とＦＥＴ（ＦＥＴ２）が容量Ｃにより直流的に分離されている点である。
【００３４】
続いて図４（Ａ）、（Ｂ）を参照してその動作結果を説明する。
【００３５】
図４（Ａ）は、制御端子Ｃｔｌ−１の制御電圧ＶCtlが０Ｖのとき、すなわち第１のＦＥＴ１がオン状態のときの共通入力端子ＩＮ−出力端子ＯＵＴ１と共通入力端子ＩＮ−出力端子ＯＵＴ２間の挿入損失(Insertion Loss)およびアイソレーション(Isolation)特性を示す。挿入損失(Insertion Loss)は２．２GHzまで良好であり、アイソレーション(Isolation)も同様である。
【００３６】
図４（Ｂ）は、制御端子Ｃｔｌ−１の制御電圧ＶCtlが３Ｖのとき、すなわち第２のＦＥＴ２がオン状態のときの共通入力端子ＩＮ−出力端子ＯＵＴ２と共通入力端子ＩＮ−出力端子ＯＵＴ１間の挿入損失(Insertion Loss)およびアイソレーション(Isolation)特性を示す。挿入損失(Insertion Loss)は２．８GHzまで良好であり、アイソレーション(Isolation)も同様である。
【００３７】
図５は、図１に示す本発明の化合物半導体スイッチ回路装置を集積化した化合物半導体チップの１例を示している。
【００３８】
ＧａＡｓ基板にスイッチを行うＦＥＴ１およびＦＥＴ２を左右に配置し、上側に容量端子Ｃ、共通入力端子ＩＮおよび１つの制御端子Ｃｔｌ−１を、下側に出力端子ＯＵＴ２、接地端子ＧＮＤおよび出力端子ＯＵＴ２に対応するパッドが基板の周辺に設けられている。なお、点線で示した第２層目の配線は各ＦＥＴのゲート電極形成時に同時に形成されるゲート金属層（Ｔｉ／Ｐｔ／Ａｕ）２０であり、実線で示した第３層目の配線は各素子の接続およびパッドの形成を行うパッド金属層（Ｔｉ／Ｐｔ／Ａｕ）３０である。第１層目の基板にオーミックに接触するオーミック金属層（ＡｕＧｅ／Ｎｉ／Ａｕ）１０は各ＦＥＴのソース電極、ドレイン電極および各抵抗両端の取り出し電極を形成するものである。
【００３９】
なお、容量Ｃは容量端子Ｃと共通入力端子ＩＮ間に外付けで接続され、バイアス手段および抵抗Ｒも出力端子ＯＵＴ１と接地端子ＧＮＤ間に外付けされる。
【００４０】
特に、本発明の化合物半導体スイッチ回路装置では、接続手段である制御端子Ｃｔｌ−１と第２の出力端子ＯＵＴ２とを抵抗Ｒで接続する手段が回路的には第１の出力端子ＯＵＴ１への配線と第２の出力端子ＯＵＴ２への配線とを交差するために、抵抗Ｒの配置によりチップ面積を増加させる恐れがある。
【００４１】
図５に示す本発明の化合物半導体スイッチ回路装置を集積化した化合物半導体チップでは以下に説明する種々の工夫を加えている。
【００４２】
第１に、接続手段の抵抗Ｒの配置では、上側の共通入力端子ＩＮおよび１つの制御端子Ｃｔｌ−１のパッドとＦＥＴ１との間に横方向に直線状に抵抗Ｒを延在させる。そして抵抗Ｒの一端は１つの制御端子Ｃｔｌ−１のパッドに接続し、他端はＦＥＴ２のドレイン電極（あるいはソース電極）に接続する。これにより、抵抗Ｒはちょうど共通入力端子ＩＮおよび１つの制御端子Ｃｔｌ−１のパッドに沿って収まり、チップ面積をほとんど増大させることがない。
【００４３】
第２に、接地手段の抵抗Ｒの配置では、接地端子ＧＮＤのパッドの上側のＦＥＴ１とＦＥＴ２の間のスペースに曲折して配置する。抵抗Ｒの一端は接地端子ＧＮＤのパッドに接続し、他端はＦＥＴ２のゲート電極に接続する。この抵抗Ｒは上述した接続手段の抵抗Ｒの他端に接続されたドレイン電極と交差しており、これによりこの抵抗Ｒをチップの中央部に配置でき、チップの周辺に回すより大幅にチップ面積を小さくできる利点がある。
【００４４】
図６にピン配置を示す。図６（Ａ）に示すように６ピンのリードフレームで構成され、中央部にヘッダー５０を配置し、このヘッダー５０に化合物半導体チップ５１を固着されている。化合物半導体チップ５１は図５に示すパターンを有している。一端に導出される３本のリード５２、５３、５４には、化合物半導体チップ５１の容量端子Ｃ、共通入力端子ＩＮおよび制御端子Ｃｔｌ-１のパッドとそれぞれボンディングワイヤーで接続されている。また他端に導出された３本のリード５５、５６、５７には、化合物半導体チップ５１の出力端子ＯＵＴ２、接地端子ＧＮＤ、出力端子ＯＵＴ１のパッドとそれぞれボンディングワイヤーで接続されて、中央のリード５６はヘッダー５０と連結されている。更にヘッダー５０は各リード間に割り込ませて、各リード間の信号のセパレーションを確保している。
【００４５】
接地端子ＧＮＤと供するリード５６は必ず実装上は接地されるので、容量端子Ｃと接続されるリード５２および制御端子Ｃｔｌ-１と接続されるリード５４とともに直流しか印加されないＤＣピンを構成して高周波的には接地と等価となり、共通入力端子ＩＮとなるリード５３、出力端子ＯＵＴ１となるリード５７および出力端子ＯＵＴ２となるリード５５間のアイソレーションを確保できる。
【００４６】
また図６（Ｂ）に示すように各リード５２、５３、５４、５５、５６、５７の先端を露出してトランスファモールドにより形成された樹脂層５８でモールドされている。このパッケージはＭＣＰＨ６と呼ばれ、２．０mm×１．６mm×０．８５mmと小型化されている。
【００４７】
なお、本発明はリードフレームのみ限定されず、セラミック等の絶縁基板に設けた導電性塗料などから形成されるリードに実装することもでき、直接プリント基板に形成された銅箔等で形成されたリードにベアチップの状態でも実装できる。
【００４８】
【発明の効果】
以上に詳述した如く、本発明に依れば以下の数々の効果が得られる。
【００４９】
第１に、インバータ回路を用いないで１つの制御端子でＧａＡｓ  ＦＥＴを用いたＳＰＤＴ(Single Pole Double Throw)と呼ばれる化合物半導体スイッチ回路装置を実現できる。これによりインバータ回路を制御端子数分用意する必要がなくなり、回路配置が簡素化されてプリント基板の実装面積を小さくできる。
また消費電力の低減も図れる。
【００５０】
第２に、本発明の化合物半導体スイッチ回路装置では制御信号は３Ｖ／０Ｖの単一正電源でスイッチを行え、ＧａＡｓ  ＦＥＴを用いた場合に必要な負電圧発生回路も省け、正電源も１種類で動作できるので実装面積も小さくできる。
【００５１】
第３に、本発明では接地端子ＧＮＤと容量端子Ｃが増加するが、制御端子が１つに減るので、結果的に化合物半導体スイッチ回路装置のチップサイズは現行とほぼ同等にでき、単一の制御端子による取り扱い易さがセットへの実装で大きく寄与できる。
【００５２】
第４に、本発明では従来と同様に６ピンのパッケージに実装でき、従来の制御端子Ｃｔｌ-２を容量端子Ｃとすることで従来と同等のパッケージの大きさを実現できる。
【００５３】
第５に、接地端子ＧＮＤと供するリードは必ず実装上は接地されるので、容量端子Ｃと接続されるリードおよび制御端子Ｃｔｌ-１と接続されるリードとともに直流しか印加されないＤＣピンを構成して高周波的には接地と等価となり、共通入力端子ＩＮとなるリード、出力端子ＯＵＴ１となるリードおよび出力端子ＯＵＴ２となるリード間のアイソレーションを確保できる。
【図面の簡単な説明】
【図１】本発明を説明するための回路図である。
【図２】本発明を説明するための回路図である。
【図３】本発明を説明するための回路図である。
【図４】本発明を説明するための（Ａ）特性図、（Ｂ）特性図である。
【図５】本発明を説明するための平面図である。
【図６】本発明を説明するための平面図である。
【図７】従来例を説明するための（Ａ）断面図、（Ｂ）回路図である。
【図８】従来例を説明するための平面図である。
【図９】従来例を説明するための（Ａ）平面図、（Ｂ）断面図である。
【図１０】従来例を説明するための平面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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