(57)【特許請求の範囲】
【請求項１】
ＬＳＩチップ内の情報を記憶する機能を有する半導体メモリと、
上記半導体メモリの動作及び記憶情報をテストするために上記半導体メモリの記憶情報の読み出し及び書き込みを行うテスト回路と、
上記半導体メモリ及び上記テスト回路に電源電圧を供給する電源電圧端子及び電源配線と、
上記半導体メモリ及び上記テスト回路に基準電圧を供給する基準電圧端子及び基準電圧配線と、
上記電源電圧端子と上記テスト回路とを接続する上記電源配線と、上記基準電圧端子と上記テスト回路とを接続する上記基準電圧配線との間に配置されたトンネル酸化膜を有し、上記電源配線と上記基準電圧配線との間に所定電圧以上の電圧が印加されたとき、上記トンネル絶縁膜を絶縁破壊して上記電源配線と上記基準電圧配線との間を短絡する保護回路と、
を有することを特徴とする半導体装置。
【請求項２】
上記保護回路はトンネル酸化膜を有し、このトンネル酸化膜は上記半導体メモリのトンネル酸化膜と共通の製造工程を用いて製造されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記トンネル酸化膜は、膜厚１００オングストロームの酸化膜で形成されることを特徴とする請求項１又は２に記載の半導体装置。
【請求項４】
上記半導体メモリ、テスト回路及び保護回路は、共通の製造工程を用いて製造されることを特徴とする請求項１乃至３のいずれかに記載の半導体装置。
【請求項５】
情報を記憶する機能を有する半導体メモリと、
上記半導体メモリの機能及び記憶情報をテストするために上記半導体メモリに対して情報の読み出し及び書き込みを行うテスト手段と、
上記半導体メモリ及び上記テスト手段に電源電圧を供給する電源供給配線と、
上記半導体メモリ及び上記テスト手段に基準電圧を供給する基準電圧供給配線と、
上記電源供給配線と上記基準電圧供給配線との間にトンネル絶縁膜を有し、上記電源供給配線と上記基準電圧供給配線間に印加される電圧が所定電圧以上であるとき、上記トンネル絶縁膜を絶縁破壊して上記電源供給配線と上記基準電圧供給配線間を短絡するセキュリティ手段と、
を具備することを特徴とする半導体装置。
【請求項６】
情報を記憶する機能を有する半導体メモリと、
上記半導体メモリの機能及び記憶情報をテストするために上記半導体メモリに対して情報の読み出し及び書き込みを行うテスト回路と、
外部より電源電圧が入力される第１の端子と、
上記第１の端子に接続され、上記半導体メモリ及び上記テスト回路に電源電圧を供給する電源供給配線と、
外部より基準電圧が入力される第２の端子と、
上記第２の端子に接続され、上記半導体メモリ及び上記テスト回路に基準電圧を供給する基準電圧供給配線と、
上記第１の端子と上記テスト回路を結ぶ上記電源供給配線と、上記第２の端子と上記テスト回路を結ぶ上記基準電圧供給配線との間にトンネル絶縁膜を有し、上記電源供給配線と上記基準電圧供給配線間に印加される電圧が所定電圧以上であるとき、上記トンネル絶縁膜を絶縁破壊して上記電源供給配線と上記基準電圧供給配線間を短絡するセキュリティ回路と、
を具備することを特徴とする半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＩＣカードなどに搭載される半導体装置に関し、特にこの半導体装置に記憶された情報を保護するための保護手段を備えた半導体装置に関するものである。
【０００２】
【従来の技術】
近年、半導体装置（ＬＳＩチップ）が組み込まれたＩＣカードが、急速に普及し始めている。特に金融社会においては、利用者の識別用ＩＤナンバーや残高等の情報をＩＣカードに記録させ財布のように利用する、いわゆる電子財布としての需要が高まっている。
【０００３】
このＩＣカードは、半導体メモリ（ＥＥＰＲＯＭ、ＲＯＭ等）とマイクロプロセッサ（ＣＰＵ）等を組み込んだ、いわゆるスマートカードであり、そのカード内にこれらを搭載したＬＳＩチップを備えている。ＬＳＩチップの内部には、上述したようにＥＥＰＲＯＭ、ＲＯＭ、ＲＡＭ及びＣＰＵ等の回路ブロックが形成されており、主にＣＰＵを介してＥＥＰＲＯＭに記録された利用者の識別用ＩＤナンバーや残高等の情報を読み出し、さらに書き込みを行いながら、これらの情報を利用することにより上記ＩＣカードは電子財布として機能している。
【０００４】
通常、上述したＬＳＩチップの内部には、識別用ＩＤナンバーや残高等の情報が記憶されたＥＥＰＲＯＭを検査するためのテスト回路が設けられており、このテスト回路に接続されたテスト用パッドを用いてＥＥＰＲＯＭの回路動作や記憶情報の検査等が行われる。
【０００５】
【発明が解決しようとする課題】
しかしながら、上記テスト用パッドを用いると、ＥＥＰＲＯＭに記憶された情報が比較的容易に読み出し及び書き込みできるようになっているため、上記テスト用パッドから、ＥＥＰＲＯＭに記憶された識別用ＩＤナンバーや残高等の機密情報が不正に解読されたり、書き換えられたりする可能性がある。このような不正が行われると、多大な損害や被害その他の問題を引き起こす恐れがある。
【０００６】
そこで本発明は、上記課題に鑑みてなされたものであり、テスト後にテスト用パッドから検査のためのテスト回路を経てＥＥＰＲＯＭまで接続されるＶＤＤ配線とＶＳＳ配線とを途中で短絡させることにより、ＥＥＰＲＯＭ内の記憶情報の不正な読み出し及び書き込みを防止することができる半導体装置を提供することを目的とする。
【０００７】
【課題を解決するための手段】
本発明の一実施形態の半導体装置は、ＬＳＩチップ内の情報を記憶する機能を有する半導体メモリと、上記半導体メモリの動作及び記憶情報をテストするために上記半導体メモリの記憶情報の読み出し及び書き込みを行うテスト回路と、上記半導体メモリ及び上記テスト回路に電源電圧を供給する電源電圧端子及び電源配線と、上記半導体メモリ及び上記テスト回路に基準電圧を供給する基準電圧端子及び基準電圧配線と、上記電源電圧端子と上記テスト回路とを接続する上記電源配線と、上記基準電圧端子と上記テスト回路とを接続する上記基準電圧配線との間に配置されたトンネル酸化膜を有し、上記電源配線と上記基準電圧配線との間に所定電圧以上の電圧が印加されたとき、上記トンネル絶縁膜を絶縁破壊して上記電源配線と上記基準電圧配線との間を短絡する保護回路とを有することを特徴とする。
【０００８】
本発明の他の実施形態の半導体装置は、情報を記憶する機能を有する半導体メモリと、上記半導体メモリの機能及び記憶情報をテストするために上記半導体メモリに対して情報の読み出し及び書き込みを行うテスト手段と、上記半導体メモリ及び上記テスト手段に電源電圧を供給する電源供給配線と、上記半導体メモリ及び上記テスト手段に基準電圧を供給する基準電圧供給配線と、上記電源供給配線と上記基準電圧供給配線との間にトンネル絶縁膜を有し、上記電源供給配線と上記基準電圧供給配線間に印加される電圧が所定電圧以上であるとき、上記トンネル絶縁膜を絶縁破壊して上記電源供給配線と上記基準電圧供給配線間を短絡するセキュリティ手段とを具備することを特徴とする。
【００１３】
【発明の実施の形態】
以下、図面を参照して本発明の実施の形態について説明する。
まず、本発明の実施の形態のＩＣカードに搭載される半導体装置（ＬＳＩチップ）の構成について説明する。
【００１４】
図１は、本発明の実施の形態の半導体装置（ＬＳＩチップ）の概要を示す模式図である。
このＬＳＩチップ２は、回路集積部４内に、ＥＥＰＲＯＭ６、主にこのＥＥＰＲＯＭ６の機能及び記憶情報を検査するためのテスト回路８、ＥＥＰＲＯＭ６の不正解読、書き換えを防ぐべくこのテスト回路８の動作を不能とするために、上記検査用の電源電圧ＶＤＤ用配線と基準電圧ＶＳＳ用配線とを短絡させることが可能なプロテクト回路１０、演算処理を行うＣＰＵ１２、固定情報が記憶されたＲＯＭ１４、一時的な情報を記憶するＲＡＭ１６等を有している。
【００１５】
さらに、上記ＬＳＩチップ２は、上記回路集積部４の外側に、ＩＣカード利用時にこのＬＳＩチップ２を動作させるために使用される実装用パッド１８ａ、１８ｂ、…、上記テスト回路８を動作させるために使用されるテスト用パッド２０ａ、２０ｂ、…、２０ｘ、２０ｙ、…を有している。
【００１６】
図２は、上記プロテクト回路１０、テスト回路８、ＥＥＰＲＯＭ６の電気的構成を示すブロック図である。
この図２に示すように、テスト用パッド２０ａは、電源電圧ＶＤＤが供給されるべきパッドであり、上記プロテクト回路１０を介してテスト回路８のＶＤＤ入力部、さらには上記ＥＥＰＲＯＭ６のＶＤＤ入力部に接続されている。またテスト用パッド２０ｂは、基準電圧ＶＳＳが供給されるべきパッドであり、上記プロテクト回路１０を介してテスト回路８のＶＳＳ入力部、さらには上記ＥＥＰＲＯＭ６のＶＳＳ入力部に接続されている。
【００１７】
次に、上記ＬＳＩチップ２の実装上の構造について説明する。
図３、図４及び図５は、図１中のＬＳＩチップ２をＡ−Ａにて切断したときの断面構造を示す概略図である。
【００１８】
まず、上記プロテクト回路１０の構造について説明する。図３は、プロテクト回路１０の断面構造を簡単に示している。
この図３に示すように、ｐ形Ｓｉ半導体基板２２にはｎ形拡散領域２４が形成され、このｎ形拡散領域２４上には高耐圧系ＭＯＳトランジスタ（ＴＲ）に用いられるような膜厚４００オングストローム程度の酸化膜２６を介して、ポリシリコンパターン２８が形成されている。そして上記酸化膜２６には、トンネル酸化膜３０と呼ばれる、膜厚が１００オングストローム程度の薄い酸化膜部分が形成されている。さらに、上層には層間絶縁膜３２が形成され、この層間絶縁膜３２上にはＡｌ等からなる配線層３４が形成されている。
【００１９】
次に、上記テスト回路８の構造について説明する。このテスト回路８は主にバッファなどから構成されており、図４はこのバッファの断面構造を簡単に示している。
【００２０】
この図４に示すように、ｐ形半導体基板２２にはソース及びドレインであるｎ形拡散領域３６ａが形成され、上記ソース−ドレイン間上に５Ｖ系ＭＯＳトランジスタ（ＴＲ）に用いられるような膜厚２００オングストローム程度のゲート酸化膜２６ａを介して、ポリシリコンパターンからなるコントロールゲート（ＣＧ）２８ａが形成されている。さらに、上層には層間絶縁膜３２ａが形成されている。
【００２１】
次に、上記ＥＥＰＲＯＭ６の構造について説明する。このＥＥＰＲＯＭ６は膨大な数のメモリセルから構成されており、図５は１つのメモリセルの断面構造を簡単に示している。
【００２２】
図５に示すように、ｐ形半導体基板２２にはソース及びドレインであるｎ形拡散領域３６ｂが形成され、上記ソース−ドレイン間上に膜厚１００オングストローム程度のトンネル酸化膜３０ｂ、及び膜厚４００オングストローム程度のゲート酸化膜２６ｂを介して、ポリシリコンパターンからなるフローティングゲート（ＦＧ）２８ｂが形成されている。さらに、このフローティングゲート（ＦＧ）の上には、絶縁膜を介してコントロールゲート（ＣＧ）２８ａが形成されている。
【００２３】
また、別のソース−ドレイン間上には、膜厚４００オングストローム程度のゲート酸化膜２６ｂを介して、セレクトゲート（ＳＧ）４０が形成されている。
すなわち、上記プロテクト回路１０のｎ形拡散領域２４とポリシリコンパターン２８との間に設けられた酸化膜２６はＥＥＰＲＯＭセルと同様の高耐圧系ＭＯＳＴＲ用の膜厚４００オングストローム程度で形成され、同様に設けられたトンネル酸化膜３０はＥＥＰＲＯＭのメモリセルの書き込み／消去を実行するためのものと同様に膜厚１００オングストローム程度で形成されている。
【００２４】
また、上記ＥＥＰＲＯＭ６内のゲート酸化膜２６ｂは高耐圧系ＭＯＳＴＲ用の膜厚４００オングストローム程度で形成され、ＥＥＰＲＯＭ６内のメモリセルの書き込み／消去を実行するためのトンネル酸化膜３０ｂは膜厚１００オングストローム程度で形成されている。
【００２５】
また、上記テスト回路８、ＣＰＵ１２等を含む他のブロック内のゲート酸化膜２６ａは、主として５Ｖ系ＭＯＳＴＲ用の膜厚２００オングストローム程度で形成されている。
【００２６】
ここで、図２に示したブロック図中のプロテクト回路１０を図３の断面構造を用いて置き換えると、図６に示すようになる。
この図６に示すように、テスト用パッド２０ａは、電源電圧ＶＤＤが供給されるべきパッドであり、配線層３４を介してテスト回路８のＶＤＤ入力部、さらには上記ＥＥＰＲＯＭ６のＶＤＤ入力部に接続されている。またテスト用パッド２０ｂは、基準電圧ＶＳＳが供給されるべきパッドであり、別の配線層を介してテスト回路８のＶＳＳ入力部、さらには上記ＥＥＰＲＯＭ６のＶＳＳ入力部に接続されている。上記配線層３４にはポリシリコンパターン２８が接続され、一方上記別の配線層にはｎ形拡散領域２４が接続されている。そして、上記ポリシリコンパターン２８とｎ形拡散領域２４との間には、膜厚が１００オングストローム程度の上記トンネル酸化膜３０が形成されている。
【００２７】
次に、本発明の特徴である上記プロテクト回路１０の製造方法について説明する。
まず、図７に示すように、比抵抗１０Ω・ｃｍのｐ形Ｓｉ半導体基板２２上に、通常、トンネル酸化膜の形成領域下に設けるシート抵抗１ｋΩ／ロのｎ形拡散領域２４を、リン（Ｐ）あるいはＡｓ（ヒ素）をイオン注入し熱処理して形成する。
【００２８】
続いて、通常の積み増し酸化法により、高耐圧（２０Ｖ）系ＭＯＳＴＲ用の膜厚４００オングストロームのゲート酸化膜２６、膜厚１００オングストロームのトンネル酸化膜３０を順次形成する。このゲート酸化膜２６、トンネル酸化膜３０の形成は、ＥＥＰＲＯＭ６などのゲート酸化膜２６ｂ及びトンネル酸化膜３０ｂの形成と同一の工程を用いて行う。
【００２９】
次に、図８に示すように、ＥＥＰＲＯＭセルのフローティングゲート（ＦＧ）電極材となる膜厚０．４μｍのポリシリコン膜を堆積し、リン（Ｐ）拡散によってシート抵抗２０Ω／ロとする。
【００３０】
その後、ＲＩＥ法により上記ポリシリコン膜をパターニングして、上記プロテクト回路１０のポリシリコンパターン２８をトンネル酸化膜３０上に形成するとともに、上述したＥＥＰＲＯＭのメモリセルのフローティングゲートを形成する。さらに、通常の方法により不図示のＭＯＳＴＲ及びＥＥＰＲＯＭのメモリセルのソース、ドレインとなるシート抵抗２０Ω／ロ及び８０Ω／ロのｎ＋及びｐ＋拡散領域を形成する。
【００３１】
続いて、図３に示すように、ｐ形半導体基板２２の上層に層間絶縁膜３２を成膜し、コンタクト部の開孔を行う。さらに、上層にＡｌ膜を成膜した後パターニングして配線層３４を形成し、各ブロック間及び素子間の接続を行う。
【００３２】
以上の工程により、図６に示すように、ｐ形Ｓｉ半導体基板２２上にｎ形拡散領域２４、トンネル酸化膜３０、及びポリシリコンパターン２８等から構成されるプロテクト回路１０を、上記テスト回路８と、通常５Ｖの電源電圧ＶＤＤを供給するテスト用パッド２０ａ及び０Ｖの基準電圧ＶＳＳを供給するテスト用パッド２０ｂとの間に形成する。このプロテクト回路１０は、上述したようにＬＳＩチップ２上のＥＥＰＲＯＭ６、テスト回路８等のその他のブロックと同様の工程を用いて形成することができる。
【００３３】
次に、本発明の実施の形態の半導体装置（ＬＳＩチップ）の動作について説明する。上述のように構成されたＬＳＩチップ２において、主にＥＥＰＲＯＭ６の機能及び記憶情報を検査するための検査時に、以下のような動作処理を行う。
【００３４】
まず、テスト用パッド２０ａ、２０ｂからそれぞれ電源電圧５Ｖ、基準電圧０Ｖを印加し、テスト用パッド２０ｘ、２０ｙ、…などからテスト用信号の入出力を行ってテスト回路８を動作させ、ＥＥＰＲＯＭ６の機能テストを実行する。このとき、ｎ形拡散領域２４とポリシリコンパターン２８との間に形成されたトンネル酸化膜３０には５ＭＶ／ｃｍの電界強度が印加されるだけであるため、このＥＥＰＲＯＭ６の機能テスト中にトンネル酸化膜３０が破壊されることはない。
【００３５】
続いて、上記機能テスト終了後、テスト用パッド２０ａから、上記トンネル酸化膜３０が破壊される高い電圧、例えば１４Ｖを印加する。上記トンネル酸化膜３０には、１４ＭＶ／ｃｍの極めて高い電界強度が加わる。このため、プロテクト回路１０のｎ形拡散領域２４とポリシリコンパターン２８との間に形成されたトンネル酸化膜３０は直ちに破壊され、ｎ形拡散領域２４とポリシリコンパターン２８とが電気的に導通状態になる。
【００３６】
このように導通状態にすることにより、その後に、上述したようにテスト用パッド２０ａ、２０ｂからそれぞれ電源電圧５Ｖ、基準電圧０Ｖを印加し、その他のテスト用パッドを用いてテスト回路８を動作させようとした場合、上記テスト用パッド２０ａの５Ｖとテスト用パッド２０ｂの０Ｖとがショートして動作不能となる。これにより、ＥＥＰＲＯＭ６の記憶情報の読み出し及び再書き込み等が、テスト用パッド及びテスト回路８を用いて行えないようにする。
【００３７】
なお、５Ｖ系ＭＯＳＴＲ用の膜厚２００オングストローム程度で形成されたゲート酸化膜２６には、１４Ｖを印加したとき、７ＭＶ／ｃｍの電界強度が加わるだけであるため、これらのゲート酸化膜２６ａ、２６ｂが破壊されることはない。
【００３８】
以上説明したように本実施の形態によれば、利用者にＩＣカードを支給する前においてＥＥＰＲＯＭの機能テストが終了した後に、プロテクト回路１０内のＶＤＤ配線とＶＳＳ配線とを絶縁しているトンネル酸化膜を破壊することにより、上記機能テストに用いられた容易に読み出し及び書き込みが可能なテスト用パッドを介して、ＥＥＰＲＯＭの記憶情報の読み出し及び再書き込み等の不正行為が行われるのを防止できる。
【００３９】
なお、上記実施の形態では図６に示すように、プロテクト回路１０を、通常５Ｖの電源電圧ＶＤＤを供給するテスト用パッド２０ａ及び０Ｖの基準電圧ＶＳＳを供給するテスト用パッド２０ｂと上記テスト回路８との間に形成したが、これに限るわけではなく、上記テスト回路８とＥＥＰＲＯＭ６とを接続する配線経路に設けてもよい。また、上記実施の形態では、情報が記憶された媒体をＥＥＰＲＯＭとして説明したが、これに限るわけではなく、ＲＯＭ、ＥＰＲＯＭ、その他の半導体メモリであっても同様に本実施の形態を適用することができる。
【００４０】
次に、上記実施の形態の変形例の半導体装置（ＬＳＩチップ）について説明する。
図９は、この変形例の電気的な構成とプロテクト回路５０の断面構造を示す図である。
【００４１】
この図９に示すように、テスト用パッド２０ａは、電源電圧ＶＤＤが供給されるべきパッドであり、ｐ形Ｓｉ半導体基板２２上に形成された配線層３４、ポリシリコンパターン２８、さらに配線層３４を介してテスト回路８のＶＤＤ入力部、さらには上記ＥＥＰＲＯＭ６のＶＤＤ入力部に接続されている。
【００４２】
また、テスト用パッド２０ｂは、基準電圧ＶＳＳが供給されるべきパッドであり、別の配線層、ｎ形拡散領域２４、さらに上記別の配線層を介してテスト回路８のＶＳＳ入力部、さらには上記ＥＥＰＲＯＭ６のＶＳＳ入力部に接続されている。
【００４３】
そして、上記ポリシリコンパターン２８とｎ形拡散領域２４との間には、膜厚が１００オングストローム程度の上記トンネル酸化膜３０が形成されている。その他の構成については、上記実施の形態と同様であるため、ここに編入するものとしその説明は省略する。
【００４４】
上述のように構成されたＬＳＩチップ２において、主にＥＥＰＲＯＭ６の機能及び記憶情報を検査するための検査時に、上記実施の形態と同様に以下のような動作処理を行う。
【００４５】
まず、テスト用パッド２０ａ、２０ｂからそれぞれ電源電圧５Ｖ、基準電圧０Ｖを印加し、テスト用パッド２０ｘ、２０ｙ、…などからテスト用信号の入出力を行ってテスト回路８を動作させ、ＥＥＰＲＯＭ６の機能テストを実行する。このとき、ｎ形拡散領域２４とポリシリコンパターン２８との間に形成されたトンネル酸化膜３０には５ＭＶ／ｃｍの電界強度が印加されるだけであるため、このＥＥＰＲＯＭ６の機能テスト中にトンネル酸化膜３０が破壊されることはない。
【００４６】
続いて、上記機能テスト終了後、テスト用パッド２０ａから、上記トンネル酸化膜３０が破壊されるのに充分足りる高い電圧、例えば１４Ｖを印加する。上記トンネル酸化膜３０には、１４ＭＶ／ｃｍの極めて高い電界強度が加わる。このため、プロテクト回路５０のｎ形拡散領域２４とポリシリコンパターン２８との間に形成されたトンネル酸化膜３０は直ちに破壊され、ｎ形拡散領域２４とポリシリコンパターン２８とが電気的に導通状態になる。
【００４７】
このように導通状態にすることにより、その後に、上述したようにテスト用パッド２０ａ、２０ｂからそれぞれ電源電圧５Ｖ、基準電圧０Ｖを印加し、その他のテスト用パッドを用いてテスト回路８を動作させようとした場合、上記テスト用パッド２０ａの５Ｖとテスト用パッド２０ｂの０Ｖとがショートして動作不能となる。これにより、ＥＥＰＲＯＭ６の記憶情報の読み出し及び再書き込み等が、テスト用パッド及びテスト回路８を用いて行えないようにする。
【００４８】
なお、５Ｖ系ＭＯＳＴＲ用の膜厚２００オングストローム程度で形成されたゲート酸化膜２６には、１４Ｖを印加したとき、７ＭＶ／ｃｍの電界強度が加わるだけであるため、これらのゲート酸化膜２６ａ、２６ｂが破壊されることはない。
【００４９】
以上説明したようにこの変形例によれば、利用者にＩＣカードを支給する前においてＥＥＰＲＯＭの機能テストが終了した後に、プロテクト回路５０内のＶＤＤ配線とＶＳＳ配線とを絶縁しているトンネル酸化膜を破壊することにより、上記機能テストに用いられた容易に読み出し及び書き込みが可能なテスト用パッドを介して、ＥＥＰＲＯＭの記憶情報の読み出し及び再書き込み等の不正行為が行われるのを防止できる。
【００５０】
なお、上記実施の形態の変形例では図９に示すように、プロテクト回路５０を、通常５Ｖの電源電圧ＶＤＤを供給するテスト用パッド２０ａ及び０Ｖの基準電圧ＶＳＳを供給するテスト用パッド２０ｂと上記テスト回路８との間に形成したが、これに限るわけではなく、上記テスト回路８とＥＥＰＲＯＭ６とを接続する配線経路に設けてもよい。また、上記変形例では、情報が記憶された媒体をＥＥＰＲＯＭとして説明したが、これに限るわけではなく、ＲＯＭ、ＥＰＲＯＭ、その他の半導体メモリであっても同様に本変形例を適用することができる。
【００５１】
【発明の効果】
以上述べたように本発明によれば、テスト用パッドから検査のためのテスト回路を経てＥＥＰＲＯＭまで接続されるＶＤＤ配線とＶＳＳ配線とを途中で短絡させることにより、ＥＥＰＲＯＭ内の記憶情報の不正な読み出し及び書き込みを防止することができる半導体装置を提供することが可能である。
【図面の簡単な説明】
【図１】本発明の実施の形態の半導体装置（ＬＳＩチップ）の概要を示す図である。
【図２】本発明の実施の形態の半導体装置におけるプロテクト回路１０、テスト回路８、ＥＥＰＲＯＭ６の電気的構成を示すブロック図である。
【図３】図１に示す半導体装置をＡ−Ａにて切断したときのプロテクト回路１０の断面構造を示す概略図である。
【図４】図１に示す半導体装置をＡ−Ａにて切断したときのテスト回路８の断面構造を示す概略図である。
【図５】図１に示す半導体装置をＡ−Ａにて切断したときのＥＥＰＲＯＭ６の断面構造を示す概略図である。
【図６】本発明の実施の形態の半導体装置の電気的な構成とプロテクト回路１０の断面構造を示す図である。
【図７】本発明の実施の形態におけるプロテクト回路１０の製造方法を示す各工程の断面図である。
【図８】本発明の実施の形態におけるプロテクト回路１０の製造方法を示す各工程の断面図である。
【図９】本発明の実施の形態の変形例の電気的な構成とプロテクト回路５０の断面構造を示す図である。
【符号の説明】
２…ＬＳＩチップ
４…回路集積部
６…ＥＥＰＲＯＭ
８…テスト回路
１０、５０…プロテクト回路
１２…ＣＰＵ
１４…ＲＯＭ
１６…ＲＡＭ
１８ａ、１８ｂ…実装用パッド
２０ａ、２０ｂ、……、２０ｘ、２０ｙ…テスト用パッド
２２…ｐ形Ｓｉ半導体基板
２４、３６ａ、３６ｂ…ｎ形拡散領域
２６…酸化膜
２６ａ、２６ｂ…ゲート酸化膜
２８…ポリシリコンパターン
２８ａ…コントロールゲート（ＣＧ）
２８ｂ…フローティングゲート（ＦＧ）
３０、３０ｂ…トンネル酸化膜
３２、３２ａ…層間絶縁膜
３４…配線層
３８…コントロールゲート（ＣＧ）
４０…セレクトゲート（ＳＧ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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