(57)【特許請求の範囲】
【請求項１】
それぞれ交互に第１の材料から成る層（４1）および第２の材料から成る層（４2）を含んでいる層列（４）が作られ、その際に第１の材料は電気的に伝導性であり、また第２の材料は第１の材料に対して選択的にエッチング可能であり、
層列（４）が、エッジを有する少なくとも１つの層構造（４’）が生ずるように構造化され、
少なくとも層構造（４’）のエッジを覆う導電性の材料から成る支持構造（５）が形成され、
層構造中に少なくとも１つの開口が形成され、そのなかで第１および第２の材料から成る層（４1、４2）の表面が露出しており、
第２の材料から成る層（４2）が第１の材料から成る層（４1）および支持構造（５）に対して選択的に除去され、
第１の材料（４1）から成る層および支持構造（５）の露出している表面にコンデンサ誘電体（６）が設けられ、
コンデンサ誘電体（６）の表面に対向電極（７）が形成され、
第１の材料から成る層（４1）および支持構造（５）が１０20ｃｍ-3よりも高いドーピング濃度を有するｐ+ドープされたシリコンから、また第２の材料から成る層（４2）が１０20ｃｍ-3よりも低いドーピング濃度を有するｐ-ドープされたシリコンから形成され、
第１の材料から成る層（４1）および第２の材料から成る層（４2）がドープされたポリシリコンの析出により形成され、支持構造（５）がドープされたシリコンからの選択的エピタキシーにより形成され、この際
選択的エピタキシーが７００°と７５０°との間の温度範囲内でＳｉＣｌ2Ｈ2、ＨＣｌ、Ｈ2、Ｂ2Ｈ6の使用のもとに行われる
ことを特徴とする半導体装置用コンデンサの製造方法。
【請求項２】
層構造（４’）中に開口を形成する際に支持構造（５）を有する層構造が間隙により間隔をおかれている２つの部分範囲に分割されることを特徴とする請求項１記載の方法。
【請求項３】
基板（１）が選択トランジスタ（ＡＴ）、ビット線（ＢＬ）、ワード線（ＷＬ）および絶縁層（２）を有する半導体基板を含んでおり、その表面の上に層列（４）が施されることを特徴とする請求項１又は２記載の方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置のためのコンデンサの製造方法に関する。
【０００２】
【従来の技術】
たとえばダイナミックメモリセル装置、アナログ‐ディジタルおよびディジタル‐アナログ変換器ならびにフィルタ回路のような種々の集積回路の形式に対して半導体ベース上にコンデンサが必要とされる。半導体ベース上にコンデンサを製造する際には、集積密度の増大またはチップ面積の減少を顧慮して、キャパシタンスを同一に保ってコンデンサの占有面積を減少するという問題を解決しなければならない。
【０００３】
この問題は、一般に使用される１トランジスタメモリセルの必要面積がメモリ世代毎にメモリ密度の増大と共に減少させられるダイナミック半導体メモリにおいて特に重要である。同時にメモリコンデンサの或る程度の最小キャパシタンスが維持されていなければならない。
【０００４】
ダイナミック半導体メモリ装置（ＤＲＡＭメモリ装置）の１トランジスタメモリセルは読出しトランジスタおよびコンデンサを含んでいる。このコンデンサに情報が論理値０または１を表す電荷の形態で蓄積される。ワード線を介しての読出しトランジスタの駆動によりこの情報がビット線を介して読出される。電荷の確実な蓄積および読出された情報の同時の区別可能性のためにコンデンサは最小キャパシタンスを有していなければならない。メモリコンデンサのキャパシタンスに対する下限は現在のところ２５ｆＦとみられている。
【０００５】
１Ｍｂｉｔ世代までは読出しトランジスタもコンデンサもプレーナ構造のデバイスとして実現された。４Ｍｂｉｔ世代以降はメモリセルの更なる面積減少が読出しトランジスタおよびコンデンサの三次元配置により達成された。そのための１つの方法は、メモリコンデンサをトレンチ内に実現することにある（たとえばヤマダ（K.Yamada) 「国際電子デバイスおよび材料ＩＥＤＭ８５論文集」第７０２頁以降参照）。メモリコンデンサの電極は、この場合トレンチの表面に沿って配置されている。それにより、キャパシタンスが関係するメモリコンデンサの有効面積がトレンチの断面積に相当するメモリコンデンサに対する基板の表面における占有面積にくらべて増大される。
【０００６】
メモリコンデンサの占有面積を同一に保ってまたはこれを減少してメモリキャパシタンスを増大するための別の方法は、メモリコンデンサを積層コンデンサとして構成することにある。その際にワード線を介して基板と接触させられるポリシリコンから成る構造、たとえば冠構造またはシリンダが形成される。このポリシリコン構造はメモリ節点を形成する。この節点はコンデンサ誘電体およびコンデンサ板を設けられる。この構想は、十分に論理プロセスと両立し得るという利点を有する。メモリコンデンサに対して基板表面の上側の自由空間が利用される。その際に、ポリシリコン構造が隣接メモリセルに対して絶縁されているかぎり、セル面積全体がポリシリコン構造により覆われてよい。
【０００７】
ヨーロッパ特許第 0415530B1号明細書から、メモリコンデンサとして積層コンデンサを有するメモリセル装置は公知である。積層コンデンサは少なくとも１つの側部支持部を介して互いに結合されている多数のほぼ平行に重なり合って配置されたポリシリコン層を有するポリシリコン構造を含んでいる。これらの冷却リブ状に配置された層は基板表面上のポリシリコン構造にくらべてポリシリコン構造の表面の明らかな増大に通ずる。ポリシリコン構造は基板の表面上へのポリシリコンおよびそれに対して選択的にエッチング可能なＳｉＯ2 層の交互の析出、これらの層の構造化、層構造の少なくとも１つのエッジにおけるエッジカバーの形成（ポリシリコンから成るスペーサ）およびＳｉＯ2 層の選択的な除去エッチングにより形成される。ポリシリコン構造はその際に砒素によりドープされている。続いて熱酸化によりシリコン酸化物がコンデンサ誘電体として形成され、その上にドープされたポリシリコンから成るセル板が析出される。
【０００８】
【発明が解決しようとする課題】
本発明の課題は、半導体装置、特にＤＲＡＭ装置用のコンデンサの製造方法であって、公知の方法にくらべて減少したプロセス費用において高度な集積密度を達成する方法を提供することにある。
【０００９】
【課題を解決するための手段】
この課題は本発明によれば、請求項１による方法により解決される。本発明の他の実施態様は従来請求項にあげられている。本発明による方法では、基板の上に、それぞれ交互に第１の材料から成る層および第２の材料から成る層を含んでいる層列が作られる。第１の材料は電気的に伝導性である。第２の材料は第１の材料に対して選択的にエッチング可能である。層列は、基板まで達するエッジを有する少なくとも１つの層構造が生ずるように構造化される。少なくとも層構造のエッジを覆う導電性材料から成る支持構造が形成される。続いて層構造に少なくとも１つの開口が形成され、そのなかで第１および第２の材料から成る層の表面が露出している。続いて第２の材料から成る層が第１の材料から成る層および支持構造に対して選択的に除去される。第１の材料から成る層および支持構造の露出表面にコンデンサ誘電体が設けられる。コンデンサ誘電体の表面には対向電極が形成される。
【００１０】
支持構造は第２の材料から成る層の除去エッチングの際に層構造の少なくとも３つのエッジに配置されている。それにより高い機械的安定性が保証され、それにより第２の材料から成る層の除去エッチングの際の第１の材料から成る層の付着が避けられる。この機械的安定性が支持構造により保証されているので、第１の材料から成る層の厚みが第１の材料から成る層への機械的安定性の要求に無関係に選ばれる。第１の材料から成る層は特に２０ないし５０ｎｍの間の厚み範囲内で実現され得る。それによりコンデンサの全体の高さもキャパシタンスを同一に保って減少させられる。
【００１１】
好ましくは、第１の材料から成る層および支持構造は１０20ｃｍ-3よりも高いドーピング濃度を有するｐ+ ドープされたシリコンから、また第２の材料から成る層は１０19ｃｍ-3よりも低いドーピング濃度を有するｐ- ドープされたシリコンから形成される。ザイデル（H.Seidel）ほか「電気化学協会雑誌（J.Electrochem.Soc.) 」第１３７巻（１９９０）第３６２６頁以降から、ｐ- ドープされたシリコンがｐ+ ドープされたシリコンに対して選択的にエッチング可能であることは知られている。１０20ｃｍ-3よりも高い濃度にホウ素によりドープされたシリコンと１０19ｃｍ-3よりも低い濃度にホウ素によりドープされたシリコンとの間で１０００倍までのエッチング率の差異が達成される。
【００１２】
ｐ+ ドープされたシリコンおよびｐ- ドープされたシリコンは同一の反応器のなかで析出することができる。それにより層列が設備の交替なしにプロセスパラメータの切換によってのみ実現され得る。このことはプロセスの明らかな簡単化を意味する。
【００１３】
ドープされたシリコンから成る支持構造は、ドープされたシリコンの選択的なエピタキシーにより、またはポリシリコンのその場でのドープ析出、およびドープされたポリシリコン層の異方性のバックエッチングにより形成される。この両実施例は８００°Ｃ以下の温度範囲で行われ得るので、ｐ+ ドープされたシリコンおよびｐ- ドープされたシリコンから成る層の相互拡散は避けられる。
【００１４】
支持構造は両方の場合に層構造のエッジにおける一定の表面により形成される。それにより、第２の材料から成る層が均等に第１の材料から成る層の間で除去エッチングされることが保証される。このようにすれば、第２の材料から成る層が局部的にまだ除去されないこと、また同時に他の個所において支持面が既に、第１の材料から成る個々の層が除去されるように強く浸食されることが避けられる。
【００１５】
好ましくは、層構造に開口を形成する際に層構造および支持構造が基板の表面まで達する間隙により間隔をおかれている２つの部分範囲に分割される。両部分範囲から２つのコンデンサが形成される。部分範囲の間隔および構造の大きさはそのつど使用される技術により最小の構造サイズＦに相応して形成される。それにより高い集積密度が達成される。
【００１６】
ダイナミックメモリセル装置に対するメモリコンデンサとしてのコンデンサの製造の際にはコンデンサの製造は好ましくは積層コンデンサとして行われる。この場合、基板が選択トランジスタ、ビット線、ワード線および絶縁層を有する半導体基板を含んでおり、その表面の上に層列が被覆される。好ましくは絶縁層は、層列がほぼ平坦な表面の上に形成されるように、平坦化される。
【００１７】
【実施例】
以下、図面に示す実施例により本発明を一層詳細に説明する。
【００１８】
図１に示すように基板１の上に絶縁層２が施される。基板１はたとえばワード線およびビット線を有する選択トランジスタを含んでいる半導体基板、特に単結晶シリコン円板である。絶縁層２はたとえばＳｉＯ2 から形成され、また平坦化法により平坦化される。絶縁層２に接触孔３が開けられ、この孔は導電性の材料、たとえばドープされたポリシリコン、タングステン、タンタル、チタン、チタン窒化物またはタングステン珪化物で満たされる。接触孔３は、それらがそれぞれ基板１の選択トランジスタのうちの１つの選択トランジスタのソース／ドレイン領域に達するように配置される。
【００１９】
絶縁層２の表面の上に、それぞれ交互にｐ+ ドープされたポリシリコン層４1 およびｐ- ドープされたポリシリコン層４2 を含んでいる層列４が施される。ｐ+ ドープされたポリシリコン層４1 はたとえば５×１０20ｃｍ-3のドーパント濃度を有する。ｐ- ドープされたポリシリコン層４2 はたとえば１×１０19ｃｍ-3のドーパント濃度を有する。ｐ+ ドープされたポリシリコン層４1 およびｐ- ドープされたポリシリコン層４2 はたとえばＣＶＤ法によりそれぞれ２０ｎｍの層厚に析出される。層列の最も上側の層はｐ- ドープされたポリシリコン層４2 である。
【００２０】
続いて層列４からマスクの使用のもとに異方性エッチングにより層構造４´が形成される。層構造４´の間で絶縁層２の表面が露出している（図２）。異方性エッチングはたとえばＣＦ4 およびＳＦ6 により行われる。
【００２１】
続いてシリコンからの選択的エピタキシーにより支持構造５が形成される（図３）。選択的エピタキシーは７００°Ｃと７５０°Ｃとの間の温度範囲内でプロセスガスとしてＳｉＣｌ2 Ｈ2 、ＨＣｌ、Ｈ2 、Ｂ2 Ｈ6 を使用したプロセスで行われる。プロセス温度は、ｐ+ ドープされたポリシリコン層４1 およびｐ- ドープされたポリシリコン層４2 の相互拡散を避けるため、この低い温度範囲内に選ばれる。選択的エピタキシーの際に支持構造５がその場でｐ+ ドープされて層構造４´の表面の上に成長する。それに対して絶縁層２の表面の上にはシリコンは成長しない。支持構造５は層構造４´のエッジおよび表面を完全に覆う。
【００２２】
続いて層構造４´およびそれを覆う支持構造５が、ホトリソグラフィにより形成されたマスクの使用のもとにたとえばＣＦ4 およびＳＦ6 による異方性エッチングにより、それぞれ２つの部分範囲が生ずるように構造化される。両部分範囲はそれぞれ間隙により互いに隔てられている。間隙の範囲内の部分範囲は、ｐ- ドープされた層４2 およびｐ+ ドープされた層４1 の表面が露出しているエッジをそれぞれ有する。
【００２３】
続いて、ｐ+ ドープされたポリシリコンおよびＳｉＯ2 に対して選択性のエッチングによりｐ- ドープされたポリシリコン層４2 の残留部分が除去される。選択性エッチングはたとえばエチレンジアミン、カテコール、ピラジンおよび水を含んでいるアルカリ性エッチング溶液中で行われる。好ましくは溶液の濃度は、１リットルのエチレンジアミン、１６０グラムのカテコール、６グラムのピラジンおよび１３３ミリリットルの水の範囲内にある。さらにエッチング溶液として１０ないし５０重量％の範囲内の濃度を有するＫＯＨも使用することができる。このエッチングはｐ+ ドープされたポリシリコンおよびｐ- ドープされたポリシリコンに関して少なくとも１：５００の選択性を有する。
【００２４】
選択性エッチングにより浸食されないｐ+ ドープされた層４1 および支持構造５は機械的および電気的に互いに接続されている。
【００２５】
ｐ+ ドープされた層４1 および支持構造５の表面にはコンデンサ誘電体６が設けられる。コンデンサ誘電体６はたとえば４ｎｍの酸化物等価厚みのＳｉＯ2 、Ｓｉ3 Ｎ4 およびＳｉＯ2 から成る三重層から形成される。
【００２６】
続いて、その場でｐ+ ドープされたポリシリコン層の析出により対向電極７が形成される（図５および図６参照）。
【００２７】
図６に示されている断面図で基板１のなかに選択トランジスタが配置されている。ｐ+ ドープされた層４1 およびそれと結合されている支持構造５はそれぞれメモリコンデンサに対するメモリ節点を形成する。このメモリ節点はその下に配置されている接触孔３を介して選択トランジスタのソース／ドレイン領域８と接続されている。選択トランジスタの他方のソース／ドレイン領域９は接続領域１０を介して隣の選択トランジスタの相応のソース／ドレイン領域９と接続されている。接続領域１０はさらに埋められたビット線接触部１１を介して埋められたビット線１２と接続されている。埋められたビット線１２およびビット線接触部１１は絶縁層２により囲まれている。選択トランジスタのソース／ドレイン領域８と９との間にチャネル領域１３、ゲート誘電体（図示せず）およびワード線１４として作用するゲート電極が配置されている。ワード線１４およびビット線接触部１１はそれぞれドープされたポリシリコンから形成されている。ビット線１２はドープされたポリシリコン、タングステン珪化物またはタングステンから形成される。ソース／ドレイン領域８のビット線１２と反対の側に、隣接する選択トランジスタの間を絶縁するために、それぞれ絶縁構造、たとえば絶縁材料で満たされた平坦なトレンチ１５（シャロートレンチ絶縁）が設けられている。
【００２８】
第２の実施例では基板２１の上に絶縁層２２が施される（図７参照）。基板２１はたとえばワード線およびビット線を有する選択トランジスタを含んでいる半導体基板、特に単結晶シリコン円板である。絶縁層はたとえばＳｉＯ2 から形成される。平坦化法で、たとえば化学的機械的研磨により、または平坦化エッチングにより、絶縁層２２の表面が平坦化される。絶縁層２２内に、それぞれ基板２１内の選択トランジスタのうちの１つの選択トランジスタのソース／ドレイン領域に達する接触孔２３が開けられる。接触孔２３は導電性の材料、たとえばドープされたポリシリコン、タングステン、タンタル、チタン、チタン窒化物またはタングステン珪化物で満たされる。
【００２９】
絶縁層２２の表面の上に、それぞれ交互にｐ+ ドープされたポリシリコン層２４1 およびｐ- ドープされたポリシリコン層２４2 を含んでいる層列２４が施される。ｐ+ ドープされたポリシリコン層２４1 およびｐ- ドープされたポリシリコン層２４2 はその際にそれぞれ２０ｎｍの厚みを有する。ｐ+ ドープされたポリシリコン層２４1 およびｐ- ドープされたポリシリコン層２４2 はＣＶＤ法でその場でのドープ析出により析出される。その際絶縁層２２の表面の上にｐ+ ドープされたポリシリコン層２４1 の１つが配置されている。層列２４の最も上側の層は同じくｐ- ドープされたポリシリコン層２４2 の１つにより形成される。
【００３０】
層列２４からたとえばＣＦ4 およびＳＦ6 による異方性エッチングにより層構造２４´が形成される。層構造２４´の外側で絶縁層２２の表面が露出される（図８参照）。
【００３１】
続いて、その場でドープされたＣＶＤ析出により別のｐ+ ドープされた多結晶のシリコン層２５が析出される。ｐ+ ドープされた多結晶のシリコン層２５はたとえば３０ないし５０ｎｍの厚みを有する。それはほぼ同形のエッジカバーを有する（図９参照）。
【００３２】
たとえばＣＦ4 およびＳＦ6 による異方性バックエッチングにより別のｐ+ ドープされた多結晶のシリコン層２５から支持構造２５´が形成される。支持構造２５´は層構造２４´のエッジを覆う（図１０参照）。支持構造２５´の形成の際に絶縁層２２の表面は支持構造２５´および層構造２４´の外側で露出される。
【００３３】
ホトリソグラフィにより作られたマスクの使用のもとに層構造２４´がたとえばＣＦ4 およびＳＦ6 による異方性エッチングによりそれぞれ２つの部分範囲に構造化される。両部分範囲は間隙により互いに隔てられており、その際に間隙の範囲内では絶縁層２２の表面は露出されている。間隙の方向に部分範囲はそれぞれ、ｐ- ドープされたポリシリコン層２４2 およびｐ+ ドープされたポリシリコン層２４1 の表面が露出しているエッジを有する。
【００３４】
ｐ+ ドープされたポリシリコンおよびＳｉＯ2 に対して選択性のエッチングによりｐ- ドープされたポリシリコン層２４2 の残留する部分が除去される。選択性エッチングはたとえばエチレンジアミン、カテコール、ピラジンおよび水を含んでいるアルカリ性エッチング溶液中で行われる。好ましくは溶液の濃度は、１リットルのエチレンジアミン、１６０グラムのカテコール、６グラムのピラジンおよび１３３ミリリットルの水の範囲内にある。さらにエッチング溶液として１０ないし５０重量％の範囲内の濃度を有するＫＯＨも使用することができる。
【００３５】
このエッチングはｐ+ ドープされたポリシリコンおよびｐ- ドープされたポリシリコンに関して少なくとも１：５００の選択性を有する。従って、このエッチングの際にｐ+ ドープされたポリシリコン層２４1 の残留する部分も支持構造２５´も浸食されない（図１１参照）。ｐ+ ドープされたポリシリコン層２４1 はそのつどの支持構造２５´と機械的および電気的に結合されている。
【００３６】
支持構造２５´およびｐ+ ドープされたポリシリコン層２４1 の表面にはコンデンサ誘電体２６が設けられる。コンデンサ誘電体２６はたとえば４ｎｍの酸化物等価厚のＳｉＯ2 、Ｓｉ3 Ｎ4 およびＳｉＯ2 （いわゆるＯＮＯ）から成る三重層を含んでいる。導電性の層の析出により最後に対向電極２７が形成される。対向電極２７はたとえばその場でｐ+ ドープされたポリシリコン層の析出により形成される。その際に隣接するｐ+ ドープされたポリシリコン層２４1 の間の中間空所は対向電極２７の材料により満たされる（図１２参照）。支持構造２５´と結合されているｐ+ ドープされたポリシリコン層２４1 はそれぞれメモリ節点を形成する。選択トランジスタの配置および図１２中の紙面に対して垂直なメモリコンデンサを通る断面は図６中の配置および断面と一致している。
【００３７】
図１３には本発明による方法により製造されたメモリコンデンサを有するダイナミックメモリセル装置のレイアウトが示されている。このメモリセル装置では互いに垂直にワード線ＷＬおよびビット線ＢＬが延びている。メモリコンデンサＳＰはハッチングを施された長方形として記入されている。選択トランジスタＡＴの位置はそれぞれ太い破線の輪郭として記入されている。製造の際に層構造４´および２４´から成るそれぞれ２つのメモリコンデンサが形成される。図１３のレイアウト中には一点鎖線Ｔとして、層構造４´または２４´をメモリコンデンサＳＰの形状に一致する形状の部分範囲に分割するマスクの分離スリットが記入されている。層構造４´または２４´はこのレイアウト中でスリットのなかに配置されており、その際に隣接するスリットは隣接する層構造４´、２４´の中心点の間の半分の間隔だけ互いにずらされて配置されている。
【００３８】
可能なかぎり高い実装密度を達成するため、正方形の横断面および３Ｆ（ここでＦはそのつど利用される技術において最小に製造可能な構造サイズである）の一辺の長さを有する層構造を形成すると有利である。隣接する層構造４´、２４´の間の間隔はＦである。その場合、ワード線ＷＬおよびビット線ＢＬの幅および間隔もそれぞれＦである。この場合、１つのメモリセルは８Ｆ2 の占有面積を有する。１ＧＢｉｔ世代で予定されているような０．１８μｍの構造サイズにおいてダイナミックメモリセル装置に対して必要な２５ｆＦの最小キャパシタンスを達成するためには、１２のｐ+ ドープされたポリシリコン層４1 または241 が必要である。その際に、ｐ+ ドープされたポリシリコン層４1 または241 およびｐ- ドープされたポリシリコン層４2 または242 の２０ｎｍの層厚では積層の高さは約０．４μｍとなる。
【００３９】
図１４には本発明による方法により製造されたメモリコンデンサを有するダイナミックメモリセル装置の別のレイアウトが示されている。ワード線ＷＬ、ビット線ＢＬ、メモリコンデンサＳＰ、選択トランジスタＡＴとならんで再び分離スリットＴが示されている。このレイアウトは、分離によりメモリコンデンサＳＰに対する部分範囲が形成される層構造４´、２４´が網目状に配置されている点で、図１３に示されているレイアウトと相違している。その際に隣接するスリットは互いにずらされずに配置されている。隣接する分離スリットＴの間隔はこのレイアウトでは、図１３に示されているレイアウトにくらべて２倍の大きさである。それに対して、図１３に示されているレイアウトは図１４に示されているレイアウトにくらべて、分解限界により緩和されたリソグラフィが存在するという利点を有する。これは分離マスク中の一層微細な構造により得られる。
【００４０】
好ましくは、分離マスク中の分離スリットＴはいわゆるＣＡＲＬレジストの使用のもとに形成される。このレジストでは、分離スリットＴがそのつど使用される技術での最小に製造可能な構造サイズよりも小さい幅を有するように、化学的後処理により構造サイズの幅が変更される。
【図面の簡単な説明】
【図１】交互に第１の材料から成る層および第２の材料から成る層を含んでいる層列を有する基板を示す図。
【図２】層構造を有する基板を示す図。
【図３】層構造のエッジを覆う支持構造を形成した後の基板を示す図。
【図４】層構造中に開口の形成し、また第２の材料から成る層を選択的にエッチング除去した後の基板を示す図。
【図５】コンデンサ誘電体および対向電極を形成した後の基板を示す図。
【図６】図５中の線ＶＩ‐ＶＩを通る基板の断面図。
【図７】交互に第１の材料から成る層および第２の材料から成る層を含んでいる層列を有する基板を示す図。
【図８】層列から成る層構造を形成した後の基板を示す図。
【図９】層構造を覆う層を析出した後の基板を示す図。
【図１０】支持構造を形成するため層を異方性にバックエッチングした後の基板を示す図。
【図１１】層構造中に開口を形成し、また第２の材料から成る層を選択的にエッチング除去した後の基板を示す図。
【図１２】コンデンサ誘電体および対向電極を形成した後の基板を示す図。
【図１３】層構造がずらされて配置されているレイアウトを示す図。
【図１４】層構造が網目状に配置されているレイアウトを示す図。
【符号の説明】
１      基板
２      絶縁層
３      接触孔
４      層列
４´    層構造
４1     第１の材料から成る層
４2     第２の材料から成る層
５      支持構造
６      コンデンサ誘電体
７      対向電極
８、９  ソース／ドレイン領域
１０    接続領域
１１    ビット線接触部
１２    ビット線
１３    チャネル領域
１４    ワード線
２１    基板
２２    絶縁層
２３    接触孔
２４    層列
２４´  層構造
２４1   第１の材料から成る層
２４2   第２の材料から成る層
２５    ドープされたポリシリコン層
２５´  支持構造
２６    コンデンサ誘電体
２７    対向電極
ＡＴ    選択トランジスタ
ＢＬ    ビット線
ＳＰ    メモリコンデンサ
Ｔ      分離スリット
ＷＬ    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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