(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成されたＭＩＳＦＥＴと、前記ＭＩＳＦＥＴのソース、ドレイン領域上に形成されたコンタクトホールと、前記コンタクトホールの内部に形成され、前記ソース、ドレイン領域と電気的に接続された導電体と、前記導電体の周囲に形成された第１および第２の絶縁膜とを有する半導体集積回路装置であって、前記第１の絶縁膜は、前記コンタクトホールの底部では、前記導電体の周囲を囲むように形成され、前記コンタクトホールの上部では、少なくとも一部が除去されて前記導電体の高さより低く形成されており、前記第２の絶縁膜は、前記コンタクトホールを内側にして前記第１の絶縁膜を挟むように形成され、前記導電体の高さとほぼ同じで、その膜厚が前記第１の絶縁膜の膜厚より薄く形成されていることを特徴とする半導体集積回路装置。
【請求項２】
請求項１記載の半導体集積回路装置において、前記第１の絶縁膜は、その高さが低くなっている部分では、前記導電体に覆われていることを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、前記ＭＩＳＦＥＴのゲート電極上にキャップ絶縁膜が形成されており、前記第１の絶縁膜の低くなっている部分の高さは、前記ゲート電極の上端部よりも高く、前記キャップ絶縁膜の上端部よりも低いことを特徴とする半導体集積回路装置。
【請求項４】
請求項３記載の半導体集積回路装置において、前記第１の絶縁膜の比誘電率は、前記キャップ絶縁膜の比誘電率よりも小さいことを特徴とする半導体集積回路装置。
【請求項５】
請求項１記載の半導体集積回路装置において、前記第１の絶縁膜は、酸化シリコンを主成分とし、前記第２の絶縁膜は、窒化シリコンを主成分とすることを特徴とする半導体集積回路装置。
【請求項６】
請求項１記載の半導体集積回路装置において、前記第１の絶縁膜の比誘電率は、前記第２の絶縁膜の比誘電率よりも小さいことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体集積回路装置およびその製造技術に関し、特に、ＤＲＡＭ（Dynamic Random Access Memory）を有する半導体集積回路装置の製造に適用して有効な技術に関する。
【０００２】
【従来の技術】
近年のＤＲＡＭは、メモリセルの微細化に伴う情報蓄積用容量素子の蓄積電荷量の減少を補うために、情報蓄積用容量素子をメモリセル選択用ＭＩＳＦＥＴの上方に配置する、いわゆるスタックド・キャパシタ構造を採用している。このスタックド・キャパシタ構造を採用するＤＲＡＭには、大別してビット線の下方に情報蓄積用容量素子を配置するキャパシタ・アンダー・ビットライン（Capacitor Under Bitline；ＣＵＢ）構造（例えば特開平７−１９２７２３号公報、特開平８−２０４１４４号公報など）と、ビット線の上方に情報蓄積用容量素子を配置するキャパシタ・オーバー・ビットライン（Capacitor Over Bitline；ＣＯＢ）構造（例えば特開平７−１２２６５４号公報、特開平７−１０６４３７号公報など）とがある。
【０００３】
上記した２種のスタックド・キャパシタ構造のうち、ビット線の上方に情報蓄積用容量素子を配置するＣＯＢ構造は、ＣＵＢ構造に比べてメモリセルの微細化に適している。これは、微細化された情報蓄積用容量素子の蓄積電荷量を増やそうとすると、その構造を立体化して表面積を増やす必要があるため、情報蓄積用容量素子の上部にビット線を配置するＣＵＢ構造では、ビット線とメモリセル選択用ＭＩＳＦＥＴとを接続するコンタクトホールのアスペクト比が極端に大きくなってしまい、その開孔が困難になるからである。
【０００４】
また、６４メガビット（Ｍbit）あるいは２５６メガビットといった最近の大容量ＤＲＡＭは、微細化されたメモリセル選択用ＭＩＳＦＥＴのゲート電極のスペースにビット線や情報蓄積用容量素子と基板とを接続するためのコンタクトホールを形成する際に、ゲート電極の上部と側壁とを窒化シリコン膜で覆い、酸化シリコン膜と窒化シリコン膜とのエッチングレート差を利用してコンタクトホールをゲート電極のスペースに対して自己整合的に開孔するセルフアライン・コンタクト（Self Align Contact；ＳＡＣ）技術（例えば特開平９−２５２０９８号公報）を採用したり、ゲート電極の低抵抗化を推進するために、ゲート電極をＷ（タングステン）などの高融点金属材料を主体として構成するポリメタルゲート構造（特開平７−９４７１６号公報）を採用したりしている。
【０００５】
【発明が解決しようとする課題】
本発明者は、２５６メガビット(Ｍbit）ＤＲＡＭおよび１ギガビット(Ｇbit）ＤＲＡＭの開発を進めるなかで、リフレッシュ時間間隔を長くするための一対策として、ビット線容量の低減を図ることを検討している。
【０００６】
ビット線容量の成分は、対隣接ビット線、対基板、対蓄積電極、対ワード線および対プレート電極に分けられるが、ビット線の上方に情報蓄積用容量素子を配置するＣＯＢ構造の場合には、対ワード線容量成分が主要な成分となる。従って、ビット線容量を低減するためには、まず対ワード線容量を低減することが最優先課題となる。
【０００７】
前述したように、セルフアライン・コンタクト（ＳＡＣ）技術を採用する従来の製造プロセスでは、ゲート電極の上部と側壁とを酸化シリコン膜に対するエッチング選択比が大きい窒化シリコン膜で覆っている。しかし、窒化シリコン膜の比誘電率は、酸化シリコン膜のそれよりも約２倍程度大きいため、ゲート電極の上部と側壁とを窒化シリコン膜で覆うと、ビット線の対ワード線容量が大きくなってしまう。
【０００８】
本発明の目的は、メモリセルサイズが微細化されたＤＲＡＭにおいて、ビット線容量を低減することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
（１）本発明の半導体集積回路装置は、半導体基板上に形成されたＭＩＳＦＥＴと、前記ＭＩＳＦＥＴのソース、ドレイン領域上に形成されたコンタクトホールと、前記コンタクトホールの内部に形成され、前記ソース、ドレイン領域と電気的に接続された導電体と、前記導電体の周囲に形成された第１の絶縁膜とを有し、前記第１の絶縁膜は、前記コンタクトホールの底部では、前記導電体の周囲を囲むように形成されており、前記コンタクトホールの上部では、少なくとも一部が除去されており、前記導電体の周囲を取り囲むようには形成されていない。
（２）本発明の半導体集積回路装置は、半導体基板上に形成されたＭＩＳＦＥＴと、前記ＭＩＳＦＥＴのソース、ドレイン領域上に形成されたコンタクトホールと、前記コンタクトホールの内部に形成され、前記ソース、ドレイン領域と電気的に接続された導電体と、前記導電体の周囲を囲むように形成された第１の側壁絶縁膜と、前記第１の側壁絶縁膜の周囲を囲むように形成された第２の側壁絶縁膜とを有し、前記第１の側壁絶縁膜は、前記第２の側壁絶縁膜に比べて部分的にまたは全体の高さが低くなっている。
（３）本発明の半導体集積回路装置は、半導体基板上に形成された第１および第２のワード線と、前記第１および第２のワード線上にそれぞれ形成された第１および第２の絶縁膜と、前記第１および第２のワード線の間に形成されたコンタクトホールと、前記コンタクトホールの内部に形成された導電体とを有し、前記第１および第２のワード線の間には、前記コンタクトホールの側壁を構成する第３および第４の絶縁膜が形成されており、前記導電体の周囲には第５の絶縁膜が形成されており、前記第５の絶縁膜の高さは、部分的にまたは全体が前記第３および第４の絶縁膜の上端部よりも低い。
（４）本発明の半導体集積回路装置の製造方法は、以下の工程を有している。
（ａ）半導体基板上に第１の導電体膜を形成した後、前記第１の導電体膜の上部に第１の絶縁膜を形成する工程、
（ｂ）前記第１の導電体膜および第１の絶縁膜をエッチングすることにより、第１および第２のワード線と、前記第１および第２のワード線の上部を覆う第１および第２のキャップ絶縁膜とを形成する工程、
（ｃ）前記第１のワード線の一部をゲート電極とする第１のＭＩＳＦＥＴおよび前記第２のワード線の一部をゲート電極とする第２のＭＩＳＦＥＴを形成する工程、
（ｄ）前記第１および第２のワード線の間を含む前記半導体基板上に第２の絶縁膜を形成した後、前記第２の絶縁膜上にスリット状の開孔部を有するマスクパターンを形成する工程、
（ｅ）前記スリット状の開孔部を有するマスクパターンと、前記第１および第２のキャップ絶縁膜とをマスクに用いて前記第２の絶縁膜をエッチングすることにより、前記第１および第２のＭＩＳＦＥＴのソース、ドレイン領域の一方の上部に第１の開孔部を形成し、前記ソース、ドレイン領域の他方の上部に第２の開孔部を形成する工程、
（ｆ）前記第１および第２の開孔の内部に第２導体膜を形成する工程、
（ｇ）前記第１の開孔を通して前記ソース、ドレイン領域の一方と電気的に接続されるビット線を形成し、前記第２の開孔を通して前記ソース、ドレイン領域の他方と電気的に接続される容量素子を形成する工程。
（５）本発明の半導体集積回路装置の製造方法は、以下の工程を有している。
（ａ）半導体基板上に第１の導電体膜を形成した後、前記第１の導電体膜の上部に第１の絶縁膜を形成する工程、
（ｂ）前記第１の導電体膜および第１の絶縁膜をエッチングすることにより、第１および第２の配線と、前記第１および第２の配線の上部を覆う第１および第２のキャップ絶縁膜とを形成する工程、
（ｃ）前記第１および第２の配線の間を含む前記半導体基板上に第２の絶縁膜を形成した後、前記第２の絶縁膜上に開孔部を有する第１の膜を形成する工程、
（ｄ）前記第１の膜をマスクとし、前記第１および第２のキャップ絶縁膜をエッチングストッパとして前記第２の絶縁膜をエッチングすることにより、前記第２の絶縁膜に開孔部を形成する工程、
（ｅ）前記開孔部の内部に側壁絶縁膜を形成する工程、
（ｆ）前記側壁絶縁膜の一部を除去する工程、
（ｇ）前記側壁絶縁膜が形成された前記開孔部の内部にプラグを形成する工程。
（６）本発明の半導体集積回路装置の製造方法は、以下の工程を有している。
（ａ）半導体基板上に第１の導電体膜を形成した後、前記第１の導電体膜の上部に第１の絶縁膜を形成する工程、
（ｂ）前記第１の絶縁膜上に第２の絶縁膜を形成した後、前記第２の絶縁膜上にフォトレジスト膜を形成する工程、
（ｃ）前記フォトレジスト膜をマスクとして、前記第１および第２の絶縁膜をエッチングする工程、
（ｄ）前記第１の絶縁膜をマスクとして前記第１の導電体膜をエッチングすることにより、第１および第２の配線を形成する工程、
（ｅ）前記第１および第２の配線の間を含む前記半導体基板の主面上に第３の絶縁膜を形成した後、前記第３の絶縁膜上に第１の膜を形成する工程、
（ｆ）前記第１の膜および前記第１の絶縁膜に対するエッチング速度が前記第２の絶縁膜に対するエッチング速度よりも遅い方法で、前記第２の絶縁膜をエッチングすることにより、前記第１および第２の配線の間に開孔部を形成する工程。
【００１１】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。
【００１２】
（実施の形態１）
図１は、本実施形態のＤＲＡＭ（Dynamic Random Access Memory）を形成した半導体チップ１Ａの全体平面図である。
【００１３】
長方形の半導体チップ１Ａの主面には、例えば２５６Ｍbit(メガビット)の記憶容量を有するＤＲＡＭが形成されている。このＤＲＡＭは、複数のメモリアレイ（ＭＡＲＹ）からなる記憶部とそれらの周囲に配置された周辺回路部ＰＣとを有している。また、半導体チップ１Ａの中央部には、ワイヤやバンプ電極などが接続される複数のボンディングパッドＢＰが１列に配置されている。
【００１４】
図２は、上記記憶部の一端部を示す半導体基板（以下、基板という）の断面図である。
【００１５】
例えばｐ型の単結晶シリコンからなる基板１の主面にはｐ型ウエル２が形成されており、ｐ型ウエル２には素子分離溝４が形成されている。この素子分離溝４によって周囲を規定されたｐ型ウエル２のアクティブ領域には複数のメモリセルが形成されている。メモリセルのそれぞれは、ｎチャネル型ＭＩＳＦＥＴ(Metal Insulator Semiconductor Field Effect Transistor)によって構成された一個のメモリセル選択用ＭＩＳＦＥＴＱｔとその上部に形成された一個の情報蓄積用容量素子Ｃとによって構成されている。メモリセル選択用ＭＩＳＦＥＴＱｔは、主としてゲート絶縁膜６、アクティブ領域以外の領域においてワード線ＷＬを構成するゲート電極７および一対のｎ型半導体領域（ソース、ドレイン領域）８によって構成されている。ゲート電極７（ワード線ＷＬ）は、例えばＰ（リン）がドープされたｎ型多結晶シリコン膜、ＷＮ（窒化タングステン）膜およびＷ（タングステン）膜を積層した３層の導電体膜によって構成されている。
【００１６】
図には示さない周辺回路部（ＰＣ）の基板１にはｐ型ウエルおよびｎ型ウエルが形成されている。ｐ型ウエルのアクティブ領域にはｎチャネル型ＭＩＳＦＥＴが形成され、ｎ型ウエルのアクティブ領域にはｐチャネル型ＭＩＳＦＥＴが形成されている。ｎチャネル型ＭＩＳＦＥＴは、主としてゲート絶縁膜、ゲート電極および一対のｎ型半導体領域（ソース、ドレイン領域）によって構成され、ｐチャネル型ＭＩＳＦＥＴは、主としてゲート絶縁膜、ゲート電極および一対のｐ型半導体領域（ソース、ドレイン領域）によって構成されている。すなわち、周辺回路部（ＰＣ）は、ｎチャネル型ＭＩＳＦＥＴとｐチャネル型ＭＩＳＦＥＴとを組み合わせた相補型ＭＩＳＦＥＴによって構成されている。
【００１７】
図２に示すように、メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極７（ワード線ＷＬ）の側壁には、２層の側壁絶縁膜１０、１１が形成されている。これらの側壁絶縁膜１０、１１のうち、外側の第１の側壁絶縁膜１１は、例えば３０ｎｍ程度の膜厚を有する酸化シリコン膜によって構成され、内側の第２の側壁絶縁膜１０は、第１の側壁絶縁膜１１よりも薄い膜厚（例えば１０ｎｍ〜１５ｎｍ程度）の窒化シリコン膜によって構成されている。酸化シリコン膜によって構成された側壁絶縁膜１１の高さは、ゲート電極７（ワード線ＷＬ）の上面よりも高く、かつゲート電極７（ワード線ＷＬ）の上部を覆っているキャップ絶縁膜９の上端部よりも低くなっている。
【００１８】
ゲート電極７のスペースには、上記２層の側壁絶縁膜１０、１１によって周囲を囲まれたコンタクトホール（開孔部）１２、１３が形成されており、コンタクトホール１２、１３の内部には、例えばＰ（リン）がドープされたｎ型多結晶シリコン膜によって構成されるプラグ１４が埋め込まれている。
【００１９】
メモリセル選択用ＭＩＳＦＥＴＱｔの上部には酸化シリコン膜３１が形成されており、酸化シリコン膜３１の上部にはメモリセルのデータを読み出すビット線ＢＬが形成されている。ビット線ＢＬは、例えばＴｉＮ（窒化チタン）膜の上部にＷ（タングステン）膜を積層した導電体膜によって構成されている。ビット線ＢＬは、酸化シリコン膜３１に形成されたスルーホール３２およびその下部の前記コンタクトホール１２を通じてメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン）８の一方と電気的に接続されている。スルーホール３２の内部には、例えばＴｉＮ膜の上部にＷ膜を積層した導電体膜によって構成されるプラグ３３が埋め込まれている。
【００２０】
ビット線ＢＬの上部には酸化シリコン膜３４および窒化シリコン膜３５が形成されており、窒化シリコン膜３５の上部には情報蓄積用容量素子Ｃが形成されている。情報蓄積用容量素子Ｃは、窒化シリコン膜３５の上部の厚い膜厚の酸化シリコン膜３９をエッチングして形成した深い溝４０の内部に形成され、下部電極４１、容量絶縁膜４２および上部電極４３によって構成されている。
【００２１】
情報蓄積用容量素子Ｃの下部電極４１は、例えばＲｕ（ルテニウム）膜によって構成され、スルーホール３６およびその下部のコンタクトホール１３を通じてメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン）８の他方と電気的に接続されている。容量絶縁膜４２は、例えばＢＳＴ（ＢａXＳｒ1-XＴｉＯ3;Barium Strontium Titanate）膜によって構成され、上部電極４３は例えばＲｕ膜によって構成されている。
【００２２】
次に、上記のように構成された本実施形態のＤＲＡＭの製造方法を図３〜図４１を用いて工程順に説明する。
【００２３】
まず、図３（記憶部の一端部を示す平面図）、図４（図３のＡ−Ａ線に沿った断面図）および図５（図３のＢ−Ｂ線に沿った断面図）に示すように、基板１の主面の素子分離領域に素子分離溝４を形成する。素子分離溝４は、基板１の主面をエッチングして深さ３００〜４００ｎｍ程度の溝を形成し、続いてこの溝の内部を含む基板１上にＣＶＤ法で膜厚６００ｎｍ程度酸化シリコン膜５を堆積した後、溝の外部の酸化シリコン膜５を化学機械研磨(Chemical Mechanical Polishing;ＣＭＰ)法で研磨、除去することにより形成する。図３に示すように、この素子分離溝４を形成することにより、周囲が素子分離溝４で囲まれた細長い島状のパターンを有する多数のアクティブ領域Ｌが同時に形成される。
【００２４】
次に、図６および図７に示すように、基板１にＰ（リン）をイオン打ち込みした後、基板１を熱処理してこの不純物を基板１内に拡散させることにより、ｐ型ウエル２を形成する。
【００２５】
次に、図８に示すように、基板１を熱酸化してｐ型ウエル２の表面に膜厚６ｎｍ〜７ｎｍ程度の酸化シリコンからなるゲート絶縁膜６を形成し、続いてゲート絶縁膜６の上部にゲート電極材料である第１の導電体膜７Ａを形成した後、導電体膜７Ａの上部にキャップ絶縁膜材料である第１の絶縁膜９Ａを形成する。
【００２６】
上記導電体膜７Ａを形成するには、例えばＰ（リン）をドープした膜厚７０ｎｍ程度のｎ型多結晶シリコン膜をゲート絶縁膜６上にＣＶＤ法で堆積し、続いてその上部に膜厚５ｎｍ程度のＷＮ（窒化タングステン）膜および膜厚６０ｎｍ程度のＷ（タングステン）膜をスパッタリング法で堆積する。また、絶縁膜９Ａを形成するには、従来のセルフアライン・コンタクト（ＳＡＣ）技術で行われているように、導電体膜９Ａ上にＣＶＤ法で窒化シリコン膜を堆積してもよいが、本実施形態では、例えば膜厚５０ｎｍ程度の酸化シリコン膜、膜厚７０ｎｍ程度の窒化シリコン膜および膜厚８０ｎｍ程度の酸化シリコン膜をＣＶＤ法で堆積する。すなわち、絶縁膜９Ａは、２層の酸化シリコン膜の間に窒化シリコン膜を設けた３層の絶縁膜によって構成される。
【００２７】
次に、図９に示すように、フォトレジスト膜２０をマスクにして絶縁膜９Ａをドライエッチングすることにより、ゲート電極を形成する領域の導電体膜７Ａ上に前述した３層の絶縁膜（絶縁膜９Ａ）によって構成されるキャップ絶縁膜９を形成する。
【００２８】
通常、酸化シリコンは、フォトレジストに対するエッチング選択比（対レジスト選択比）が窒化シリコンよりも大きい（窒化シリコンが約１．３であるのに対し、酸化シリコンは約１．６）。そのため、キャップ絶縁膜材料（絶縁膜９Ａ）を２層の酸化シリコン膜と１層の窒化シリコン膜とで構成した場合は、キャップ絶縁膜材料を１層の窒化シリコン膜だけで構成した場合に比べて対レジスト選択比が大きくなり、その分、フォトレジスト膜２０の膜減りが少なくなるために、キャップ絶縁膜９の加工寸法精度が向上する。
【００２９】
次に、フォトレジスト膜２０を除去した後、図１０に示すように、キャップ絶縁膜９をマスクにして導電体膜７Ａをドライエッチングすることにより、多結晶シリコン膜、ＷＮ膜およびＷ膜によって構成されるゲート電極７（ワード線ＷＬ）を形成する。Ｗ膜と多結晶シリコン膜とを主体として構成される、いわゆるポリメタル構造のゲート電極７（ワード線ＷＬ）は、多結晶シリコン膜やポリサイド膜（高融点金属シリサイド膜と多結晶シリコン膜との積層膜）で構成されたゲート電極に比べて電気抵抗が低いので、ワード線の信号遅延を低減することができる。なお、Ｗ膜と多結晶シリコン膜との間に設けられたＷＮ膜は、高温熱処理時にＷ膜と多結晶シリコン膜とが反応して両者の界面に高抵抗のシリサイド層が形成されるのを防止するバリア層として機能する。バリア層には、ＷＮ膜の他、例えばＴｉＮ（窒化チタン）膜などを使用することもできる。
【００３０】
図１１に示すように、ゲート電極７（ワード線ＷＬ）は、アクティブ領域Ｌの長辺と交差する方向に延在し、そのゲート長は、例えば０．１３μｍ〜１．４μｍ程度、隣接するゲート電極７（ワード線ＷＬ）とのスペースは、例えば０．１２μｍ程度である。
【００３１】
通常、ゲート電極材料（導電体膜７Ａ）の一部を構成するＷ膜は、酸化シリコンに対するエッチング選択比（対酸化シリコン選択比９が窒化シリコン膜に対する選択比（対窒化シリコン選択比）よりも大きい（対窒化シリコン選択比が約１．０であるのに対し、対酸化シリコン選択比は約１．２である）。そのため、キャップ絶縁膜９の最上部を酸化シリコン膜で構成した場合は、最上部を窒化シリコン膜で構成した場合に比べてＷ膜の選択比を大きく取ることができる。これにより、キャップ絶縁膜９の膜減りが少ない状態でゲート電極７を加工することができ、その分、キャップ絶縁膜９の加工寸法精度およびゲート電極７の加工寸法精度を向上させることができるので、キャップ絶縁膜９を１層の窒化シリコン膜だけで構成した場合に比べて、微細なゲート長を有するゲート電極７を高い寸法精度で形成することができる。なお、窒化シリコン膜を挟む２層の酸化シリコン膜のうちのいずれか一方を省略することもできる。
【００３２】
次に、図１２に示すように、ｐ型ウエル２にＡｓ（ヒ素）をイオン打ち込みしてゲート電極７の両側のｐ型ウエル２にｎ型半導体領域（ソース、ドレイン領域）８を形成する。ここまでの工程により、メモリセル選択用ＭＩＳＦＥＴＱｔが略完成する。続いて、基板１上にＣＶＤ法で膜厚１０ｎｍ〜１５ｎｍ程度の薄い窒化シリコン膜１０Ａを堆積する。窒化シリコン膜１０Ａは、後の工程でゲート電極７のスペースにコンタクトホール（開孔部）を形成するためのドライエッチングを行う際、素子分離溝４の内部の酸化シリコン膜５が削られるのを防ぐエッチングストッパとして使用される。従って、酸化シリコン膜５の削れ量が問題とならないような場合は、窒化シリコン膜１０Ａを形成しなくともよい。
【００３３】
次に、図１３に示すように、基板１上にＣＶＤ法で膜厚７０ｎｍ程度の酸化シリコン膜２１を堆積することにより、ゲート電極７（ワード線ＷＬ）のスペースに酸化シリコン膜２１を埋め込む。酸化シリコン膜２１は、周辺回路部のＭＩＳＦＥＴ（ｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴ）をＬＤＤ(lightly Doped Drain)構造にするために使用される。すなわち、図示は省略するが、上記酸化シリコン膜２１を堆積した後、記憶部の基板１上をフォトレジスト膜で覆い、周辺回路部の酸化シリコン膜２１を異方的にエッチングすることにより、周辺回路部のゲート電極の側壁に側壁絶縁膜を形成する。その後、周辺回路部のｐ型ウエルにＡｓまたはＰをイオン打込みして高不純物濃度のｎ+型半導体領域（ソース、ドレイン）を形成し、ｎ型ウエルにＢをイオン打込みして高不純物濃度のｐ+型半導体領域（ソース、ドレイン）を形成する。ここまでの工程により、周辺回路部のｎチャネル型ＭＩＳＦＥＴおよびｐチャネル型ＭＩＳＦＥＴが略完成する。
【００３４】
次に、図１４に示すように、基板１上にＣＶＤ法で膜厚６００ｎｍ程度の厚い酸化シリコン膜２２を堆積した後、この酸化シリコン膜２２を化学機械研磨法で研磨、平坦化することにより、酸化シリコン膜２２の表面の高さを記憶部と図示しない周辺回路部とで均一にする。このとき、キャップ絶縁膜９の一部を構成する窒化シリコン膜を研磨のストッパに用い、酸化シリコン膜２２の表面の高さをキャップ絶縁膜９の上面まで後退させてもよい。
【００３５】
次に、図１５および図１６に示すように、酸化シリコン膜２２の上部にＣＶＤ法で膜厚１０ｎｍ程度の薄い酸化シリコン膜２３を堆積し、続いて酸化シリコン膜２３の上部にＣＶＤ法で膜厚７０ｎｍ程度の多結晶シリコン膜２４Ａを堆積した後、多結晶シリコン膜２４Ａの上部に膜厚６０ｎｍ程度の反射防止膜２５および膜厚４００ｎｍ程度のフォトレジスト膜２６をスピン塗布する。酸化シリコン膜２３は、化学機械研磨法で研磨されたときに生じた下層の酸化シリコン膜２２の表面の微細な傷を補修するために堆積する。
【００３６】
次に、図１７および図１８に示すように、フォトレジスト膜２６をマスクにして反射防止膜２５および多結晶シリコン膜２４Ａのそれぞれの一部をドライエッチングすることにより、耐エッチングマスク２４を形成する。図１９は、多結晶シリコン膜２４Ａによって構成された上記耐エッチングマスク２４のパターン（グレイの着色を施した部分）を示す平面図である。図示のように、耐エッチングマスク２４は、記憶部を横切ってアクティブ領域Ｌの長辺方向に延在する細長いスリット状または溝状の開孔部２７を有している。ゲート電極７のスペースにコンタクトホール（開孔部）１２、１３を形成するための耐エッチングマスク２４にこのようなスリット状（溝状）の開孔部２７を設けた理由については後述する。
【００３７】
次に、フォトレジスト膜２６および反射防止膜２５を除去した後、図２０および図２１に示すように、耐エッチングマスク２４をマスクにして開孔部２７内の酸化シリコン膜２１、２２、２３をドライエッチングすることにより、ｎ型半導体領域（ソース、ドレイン領域）８の上部、すなわちゲート電極７のスペースにコンタクトホール（開孔部）１２、１３を形成する。コンタクトホール１２、１３の一方（コンタクトホール１２）は、ｎ型半導体領域（ソース、ドレイン領域）８の一方とビット線ＢＬとを接続するために使用され、他方（コンタクトホール１３）は、ｎ型半導体領域（ソース、ドレイン領域）８の他方と情報蓄積用容量素子Ｃの下部電極４１とを接続するために使用される。
【００３８】
上記酸化シリコン膜２１、２２、２３のドライエッチングは、窒化シリコン膜１０Ａおよびキャップ絶縁膜９の一部を構成する窒化シリコン膜をエッチングストッパにして行う。これにより、酸化シリコン膜２１、２２、２３をドライエッチングする際に素子分離溝４の内部の酸化シリコン膜５が削られる不具合を防止することができると共に、キャップ絶縁膜９が削られてゲート電極７（ワード線ＷＬ）の上面が露出する不具合を防止することができる。また、ここまでの工程により、ゲート電極７（ワード線ＷＬ）の側壁に窒化シリコン膜１０Ａによって構成される側壁絶縁膜１０が形成される。
【００３９】
次に、図２２および図２３に示すように、基板１上にＣＶＤ法で膜厚３０ｎｍ程度の酸化シリコン膜１１Ａを堆積した後、図２４に示すように、酸化シリコン膜１１Ａを異方的にエッチングすることにより、ゲート電極７（ワード線ＷＬ）の側壁に膜厚３０ｎｍ程度の酸化シリコン膜１１Ａによって構成される側壁絶縁膜１１を形成する。このとき、図２５に示すように、スリット状（溝状）の開孔部２７の延在方向に沿った酸化シリコン膜２２、２１の側壁にも、酸化シリコン膜１１Ａによって構成される側壁絶縁膜１１が形成される。
【００４０】
上記酸化シリコン膜１１Ａの異方性エッチングは、前述した酸化シリコン膜２１、２２、２３のドライエッチングと同様、窒化シリコン膜１０Ａおよびキャップ絶縁膜９の一部である窒化シリコン膜をエッチングストッパにして行う。これにより、ゲート電極７の側壁に形成される側壁絶縁膜１１の高さがキャップ絶縁膜９の上面よりも低くなる（図２４）。このとき側壁絶縁膜１１に対して施される異方性エッチングのエッチング量は、後にキャップ絶縁膜９の窒化シリコン膜をストッパにして行われる化学機械研磨によるキャップ絶縁膜９の膜減りを考慮しても、側壁絶縁膜１１の上端がキャップ絶縁膜９の上面よりも確実に低くなるように、側壁絶縁膜１１の上端とキャップ絶縁膜９の上面との高さの差を確保しておくことが望ましい。一方、酸化シリコン膜２２、２１の側壁に形成される側壁絶縁膜１１は、ゲート電極７の側壁に形成される側壁絶縁膜１１よりも上端部の位置が高くなる（図２５）。
【００４１】
ここまでの工程により、ゲート電極７の側壁には、薄い膜厚の窒化シリコン膜（１０Ａ）とそれよりも厚い膜厚の酸化シリコン膜（１１Ａ）とによって構成される２層の側壁絶縁膜１０、１１が形成される。また、酸化シリコン膜（１１Ａ）によって構成される側壁絶縁膜１１は、ゲート電極７の側壁における高さがキャップ絶縁膜９の上面よりも低いため、ゲート電極７のスペースに形成されたコンタクトホール１２、１３のゲート長方向に沿った断面は、図２４に示すように、上部の径（ａ）が底部の径（ｂ）よりも大きくなる（ａ＞ｂ）。
【００４２】
次に、図２６および図２７に示すように、コンタクトホール１２、１３の底部に残った薄い膜厚の窒化シリコン膜１０Ａをドライエッチングで除去してｎ型半導体領域（ソース、ドレイン領域）８の表面を露出させた後、このドライエッチングでダメージを受けたｎ型半導体領域（ソース、ドレイン領域）８の表面を薄くドライエッチングする。
【００４３】
次に、図２８および図２９に示すように、例えばＰをドープした膜厚１００ｎｍ程度のｎ型多結晶シリコン膜１４ＡをＣＶＤ法で堆積することにより、コンタクトホール１２、１３の内部にｎ型多結晶シリコン膜１４Ａを埋め込む。なお、図示しない周辺回路領域にコンタクトホール１２、１３よりも径の大きいコンタクトホールがある場合は、コンタクトホール内部のｎ型多結晶シリコン膜１４Ａの膜厚が不足し、次の工程でｎ型多結晶シリコン膜１４Ａを研磨したときに周辺回路領域のコンタクトホールの底部の基板１が削れる虞れがあるので、ｎ型多結晶シリコン膜１４Ａの上部に例えばＣＶＤ法で膜厚２００ｎｍ程度の酸化シリコン膜をさらに堆積しておいてもよい。
【００４４】
次に、図３０および図３１に示すように、ｎ型多結晶シリコン膜１４Ａ、多結晶シリコンからなる耐エッチングマスク２４およびその下層の酸化シリコン膜２１、２２、２３を化学機械研磨法で研磨することにより、コンタクトホール１２、１３の外部のｎ型多結晶シリコン膜１４Ａを除去し、コンタクトホール１２、１３の内部にｎ型多結晶シリコン膜１４Ａによって構成されるプラグ１４を形成する。この化学機械研磨は、キャップ絶縁膜９の一部である窒化シリコン膜をストッパにして行う。
【００４５】
このように、本実施形態では、まずアクティブ領域Ｌの長辺方向に延在するスリット状（溝状）の開孔部２７を有する耐エッチングマスク２４を使って酸化シリコン膜２１、２２、２３をドライエッチングすることにより、ゲート電極７のスペースにコンタクトホール（開孔部）１２、１３を形成する。次に、コンタクトホール１２、１３の壁面を構成するゲート電極７の側壁および酸化シリコン膜２２、２１の側壁に酸化シリコン膜１１Ａによって構成される側壁絶縁膜１１を形成した後、コンタクトホール１２、１３の内部にプラグ１４を形成する。
【００４６】
また、本実施形態では、キャップ絶縁膜９の一部を窒化シリコン膜で構成する積層構造とすることにより、前記ｎ型多結晶シリコン膜１４Ａに化学機械研磨を施す際に前記窒化シリコン膜をストッパとして使用することができ、キャップ絶縁膜９の膜厚の制御が容易になる。
【００４７】
さらに、本実施形態のキャップ絶縁膜９は、前記化学機械研磨の際にストッパとして使用される窒化シリコン膜の下層に酸化シリコン膜を設けた積層構造となっているので、前記ゲート電極７の加工の際に対レジスト選択比や対タングステン選択比の観点からは好ましくない窒化シリコン膜の膜厚を抑えつつ、化学機械研磨終了時点でのキャップ絶縁膜９の膜厚を確保することができる。
【００４８】
図３２（ａ）は、上記したスリット状（溝状）の開孔部２７を有する耐エッチングマスク２４を使って形成したコンタクトホール１２の概略平面図である。このコンタクトホール１２の側壁には酸化シリコン膜によって構成される側壁絶縁膜１１が形成されるので、この側壁絶縁膜１１の内側の領域（グレイの着色を施した領域）がコンタクトホール１２の底部に露出したｎ型半導体領域８とプラグ１４とが接触する領域になる。
【００４９】
一方、図３２（ｂ）は、コンタクトホール開孔領域に穴状の開孔部３０を有する耐エッチングマスクを使って形成したコンタクトホール１２の概略平面図である。この場合もコンタクトホール１２の側壁に側壁絶縁膜１１が形成されるので、この側壁絶縁膜１１の内側の領域（グレイの着色を施した領域））がコンタクトホール１２の底部に露出したｎ型半導体領域８とプラグ１４とが接触する領域になる。ところが、このような穴状の開孔部３０を有する耐エッチングマスクを使って形成したコンタクトホール１２は、フォトマスクの合わせずれによって開孔部３０の位置がアクティブ領域Ｌの長辺方向にずれた場合、図３２（ｃ）に示すように、ｎ型半導体領域８とプラグ１４とが接触する領域が小さくなる。これに対し、アクティブ領域Ｌの長辺方向に延在するスリット状（溝状）の開孔部２７を有する耐エッチングマスクを使って形成したコンタクトホール１２の場合は、フォトマスクの合わせずれによって開孔部２７の位置がアクティブ領域Ｌの長辺方向にずれた場合でも、ｎ型半導体領域８とプラグ１４とが接触する領域が小さくなることはない。すなわち、スリット状（溝状）の開孔部２７を有する耐エッチングマスクを使ってコンタクトホール１２を形成する本実施形態によれば、コンタクトホール１２に埋め込んだプラグ１４とｎ型半導体領域８との接触面積を最大限に確保することができるので、プラグ１４とｎ型半導体領域８との間の接触抵抗の増大を抑制することができる。
【００５０】
耐エッチングマスクに形成された開孔部の形状によるプラグ１４とｎ型半導体領域８とのコンタクト面積の差は、従来のセルフアライン・コンタクト（ＳＡＣ）技術で行われているように、ゲート電極の側壁に側壁絶縁膜を形成した後、ゲート電極のスペースにコンタクトホールを形成する場合と、本実施形態のように、ゲート電極のスペースにコンタクトホールを形成した後、ゲート電極の側壁に側壁絶縁膜を形成する場合とで異なってくる。
【００５１】
図３３（ａ）は、ゲート電極の側壁に側壁絶縁膜を形成した後、ゲート電極のスペースにコンタクトホールを形成した場合における、スリット状（溝状）の開孔部２７の幅および穴状の開孔部３０の径と上記コンタクト面積との関係を示すグラフである。図示のように、この場合は、開孔部の形状による接触面積の差は小さい。一方、図３３（ｂ）は、ゲート電極のスペースにコンタクトホールを形成した後、ゲート電極の側壁に側壁絶縁膜を形成した場合における、スリット状（溝状）の開孔部２７の幅および穴状の開孔部３０の径と上記接触面積との関係を示すグラフである。図示のように、この場合は、開孔部の形状による接触面積の差が顕在化し、しかも加工寸法の微細化が進むほど接触面積の差が大きくなる。
【００５２】
次に、図３４〜図３６に示すように、基板１上にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜３１を堆積した後、フォトレジスト膜（図示せず）をマスクにしてコンタクトホール１２の上部の酸化シリコン膜３１をドライエッチングすることにより、後に形成されるビット線ＢＬとコンタクトホール１２とを接続するためのスルーホール３２を形成する。このとき、図示しない周辺回路領域にも、第１層目の配線と素子とを接続するためのコンタクトホールを形成する。なお、コンタクトホール１２の上部の酸化シリコン膜３１をドライエッチングする際にコンタクトホール１２に埋め込んだプラグ１４が削られるのを防ぐ対策として、酸化シリコン膜３１の下層に膜厚１０ｎｍ程度の窒化シリコン膜（図示せず）を堆積し、この窒化シリコン膜をエッチングストッパにして酸化シリコン膜３１をドライエッチングした後、窒化シリコン膜をエッチングしてもよい。
【００５３】
次に、スルーホール３２の内部にプラグ３３を形成する。プラグ３３を形成するには、例えばＣＶＤ法で酸化シリコン膜３１の上部にＴｉＮなどからなるバリアメタル膜を堆積し、続いてバリアメタル膜の上部にＣＶＤ法でＷ膜を堆積することによってスルーホール３２の内部にこれらの膜を埋め込んだ後、スルーホール３２の外部のこれらの膜を化学機械研磨法で除去する。このとき、図示しない周辺回路領域のコンタクトホールの内部にもプラグ３３を形成する。
【００５４】
次に、図３７〜図３９に示すように、酸化シリコン膜３１の上部にビット線ＢＬを形成する。ビット線ＢＬを形成するには、例えば酸化シリコン膜３１の上部にスパッタリング法で膜厚１０ｎｍ程度のＴｉＮ膜（またはＷＮ膜）および膜厚５０ｎｍ程度のＷ膜を堆積した後、フォトレジスト膜をマスクにしてこれらの膜をドライエッチングする。ビット線ＢＬは、スルーホール３２の内部に埋め込まれたプラグ３３およびコンタクトホール１２の内部に埋め込まれたプラグ１４を介してメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン領域）８の一方と電気的に接続される。なお、ビット線ＢＬは、例えば特願平１１−１１５８７１号に記載されているようなダマシン(Damascene)法によって形成することもできる。
【００５５】
このように、本実施形態のＤＲＡＭは、メモリセル選択用ＭＩＳＦＥＴＱｔのゲート電極７の側壁に窒化シリコン膜によって構成される側壁絶縁膜１０と酸化シリコン膜によって構成される側壁絶縁膜１１とを形成し、これらの側壁絶縁膜１０、１１によって周囲を囲まれたゲート電極７のスペース（コンタクトホール１２、１３）にプラグ１４を埋め込む。これにより、酸化シリコン膜よりも比誘電率が大きい窒化シリコン膜だけで側壁絶縁膜を構成する従来のセルフアライン・コンタクト（ＳＡＣ）技術に比べて側壁絶縁膜の実効的な比誘電率を小さくすることができるため、ビット線容量の主要な成分である対ワード線容量成分を小さくすることができる。
【００５６】
また、本実施形態のＤＲＡＭは、ゲート電極７の上部のキャップ絶縁膜９を酸化シリコン膜と窒化シリコン膜との積層膜で構成する。これにより、酸化シリコン膜よりも比誘電率が大きい窒化シリコン膜だけでキャップ絶縁膜を構成する従来のセルフアライン・コンタクト（ＳＡＣ）技術に比べてキャップ絶縁膜の実効的な比誘電率を小さくすることができるため、対ワード線容量成分をさらに小さくすることができる。
【００５７】
次に、図４０に示すように、ビット線ＢＬの上部にＣＶＤ法で膜厚３００ｎｍ程度の酸化シリコン膜３４を堆積した後、その表面を化学機械研磨法で平坦化する。次に、酸化シリコン膜３４の上部にＣＶＤ法で膜厚５０ｎｍ程度の窒化シリコン膜３５を堆積した後、窒化シリコン膜３５および酸化シリコン膜３５、３１をドライエッチングすることによって、前記プラグ１４が埋め込まれたコンタクトホール１３の上部にスルーホール３６を形成する。
【００５８】
次に、スルーホール３６の内部にプラグ３７を形成し、さらにプラグ３７の表面にバリアメタル膜３８を形成する。プラグ３７およびバリアメタル膜３８を形成するには、例えば窒化シリコン膜３５の上部にＰをドープしたｎ型多結晶シリコン膜をＣＶＤ法で堆積することによってスルーホール３６の内部にｎ型多結晶シリコン膜を埋め込んだ後、スルーホール３６の外部のｎ型多結晶シリコン膜をドライエッチングで除去する。このとき、スルーホール３６の内部のｎ型多結晶シリコン膜をオーバーエッチングし、プラグ３７の表面を窒化シリコン膜３５の表面よりも下方に後退させることによって、プラグ３７の上部にバリアメタル膜３８を埋め込むためのスペースを確保する。次に、窒化シリコン膜３５の上部にスパッタリング法でＴｉＮ膜を堆積することにより、スルーホール３６内のプラグ３７の上部にＴａＮ（窒化タンタル）膜を埋め込んだ後、スルーホール３６の外部のＴａＮ膜を化学機械研磨法で除去する。
【００５９】
後の工程でスルーホール３６の上部に形成する情報蓄積用容量素子Ｃの下部電極とプラグ３７との間に介在する上記バリアメタル膜３８は、情報蓄積容量素子Ｃの容量絶縁膜形成工程で行われる高温熱処理の際に、下部電極を構成するＲｕ膜とプラグ３７を構成する多結晶シリコン膜との界面で所望しない反応が生じるのを抑制するために形成する。
【００６０】
前述したように、ゲート電極７の側壁に形成された２層の側壁絶縁膜１０、１１のうち、外側の側壁絶縁膜１１は、ゲート電極７の側壁における高さがキャップ絶縁膜９の上面よりも低いため、ゲート長方向に沿ったコンタクトホール１２、１３の断面は、上部の径が底部の径よりも大きい（図２４参照）。すなわち、コンタクトホール１２、１３の内部に埋め込まれたプラグ１４の径は、コンタクトホール１２、１３の底部よりも上部の方が大きい。
【００６１】
これにより、コンタクトホール１３の上部にスルーホール３６を形成した際、フォトマスクの合わせずれなどによってスルーホール３６の中心がコンタクトホール１３の中心からずれたとしても、コンタクトホール１３の表面積が大きいために、両者の接触面積を十分に確保することができる。
【００６２】
その後、スルーホール３６の上部に下部電極４１、容量絶縁膜４２および上部電極４３によって構成される情報蓄積用容量素子Ｃを形成し、スルーホール３６の内部に埋め込まれたプラグ３７およびコンタクトホール１３の内部に埋め込まれたプラグ１４を介して情報蓄積用容量素子Ｃの下部電極４１とメモリセル選択用ＭＩＳＦＥＴＱｔのｎ型半導体領域（ソース、ドレイン領域）８の他方とを電気的に接続することにより、前記図２に示すＤＲＡＭのメモリセルが完成する。
【００６３】
情報蓄積用容量素子Ｃを形成するには、例えば図４１に示すように、窒化シリコン膜３５の上部にＣＶＤ法で膜厚１μｍ程度の厚い酸化シリコン膜３９を堆積し、続いてフォトレジスト膜をマスクにして酸化シリコン膜３９ドライエッチングすることにより、スルーホール３６の上部に溝４０を形成する。酸化シリコン膜３９のエッチングは、窒化シリコン膜３５をエッチングストッパにして行い、下層の酸化シリコン膜３４が削られないようにする。
【００６４】
次に、フォトレジスト膜を除去した後、溝４０の内部を含む酸化シリコン膜３９の上部にＣＶＤ法で膜厚７０ｎｍ〜８０ｎｍ程度のＲｕ膜を堆積する。次に、溝４０の内部のＲｕ膜が除去されるのを防ぐために溝４０の内部にフォトレジスト膜を埋め込んだ後、このフォトレジスト膜で覆われていない溝４０の外部のＲｕ膜をドライエッチングによって除去し、溝４０の内部に埋め込んだフォトレジスト膜をアッシングで除去することにより、溝４０の側壁および底面にＲｕ膜によって構成される下部電極４１を形成する。
【００６５】
次に、下部電極４１が形成された溝４０の内部を含む酸化シリコン膜３９上に容量絶縁膜４２を形成する。容量絶縁膜４２は、例えばＣＶＤ法で堆積した膜厚は２０ｎｍ程度のＢＳＴ膜によって構成する。容量絶縁膜４２は、ＢＳＴ膜の他、例えばＢａＴｉＯ3（チタン酸バリウム）、ＰｂＴｉＯ3（チタン酸鉛）、ＰＺＴ、ＰＬＴ、ＰＬＺＴなどのペロブスカイト型金属酸化物からなる高（強）誘電体膜によって構成することもできる。次に、容量絶縁膜４２の上部に上部電極４３を形成する。上部電極４３は、例えばＣＶＤ法またはスパッタリング法で堆積した膜厚２００ｎｍ程度のＲｕ膜によって構成する。ここまでの工程により、Ｒｕ膜によって構成される下部電極４１、ＢＳＴ膜によって構成される容量絶縁膜４２およびＲｕ膜によって構成される上部電極４３からなる情報蓄積用容量素子Ｃが完成する。その後、情報蓄積用容量素子Ｃの上部に層間絶縁膜を挟んで２層程度のＡｌ配線を形成し、最上層のＡｌ配線の上部にパッシベーション膜を形成するがそれらの図示は省略する。
【００６６】
（実施の形態２）
本実施形態のＤＲＡＭの製造方法を図４２〜図４５を用いて工程順に説明する。まず、図４２に示すように、前記実施の形態１と同様の方法でメモリセル選択用ＭＩＳＦＥＴＱｔを形成し、続いてその上部に酸化シリコン膜２１〜２３を形成した後、酸化シリコン膜２３の上部に耐エッチングマスク２４を形成する。ここまでの工程は、前記実施の形態１の図３〜図１８に示した工程と同じである。
【００６７】
次に、図４３に示すように、耐エッチングマスク２４をマスクにして酸化シリコン膜２１、２２、２３をドライエッチングすることにより、ゲート電極７のスペースにコンタクトホール（開孔部）１２、１３を形成する。このとき、本実施形態では、ｎ型半導体領域（ソース、ドレイン領域）８の上部を覆っている窒化シリコン膜１０Ａもエッチングし、コンタクトホール（開孔部）１２、１３の底部にｎ型半導体領域（ソース、ドレイン領域）８の表面を露出させる。前記実施の形態１と同様、ここまでの工程により、ゲート電極７（ワード線ＷＬ）の側壁に窒化シリコン膜１０Ａによって構成される側壁絶縁膜１０が形成される。
【００６８】
次に、上記ドライエッチングでダメージを受けたｎ型半導体領域（ソース、ドレイン領域）８の表面を薄くドライエッチングした後、図４４に示すように、基板１上にＣＶＤ法で膜厚３０ｎｍ程度の酸化シリコン膜１１Ａを堆積し、続いて図４５に示すように、酸化シリコン膜１１Ａを異方的にエッチングすることにより、ゲート電極７（ワード線ＷＬ）の側壁に膜厚３０ｎｍ程度の酸化シリコン膜１１Ａによって構成される側壁絶縁膜１１を形成する。その後の工程は、前記実施の形態１と同じである。
【００６９】
このように、本実施形態の製造方法は、コンタクトホール１２、１３の底部の窒化シリコン膜１０Ａを除去した後、ゲート電極７（ワード線ＷＬ）の側壁に側壁絶縁膜１１を形成するので、側壁絶縁膜１１の底部には窒化シリコン膜１０Ａが残らない（図４５）。
【００７０】
一方、ゲート電極７（ワード線ＷＬ）の側壁に側壁絶縁膜１１を形成した後にコンタクトホール１２、１３の底部の窒化シリコン膜１０Ａを除去する前記実施の形態１の製造方法では、側壁絶縁膜１１の底部に窒化シリコン膜１０Ａが残る（図２６）。このように、ゲート電極７（ワード線ＷＬ）の側壁端部に窒化シリコン膜１０Ａが残ると、この窒化シリコン膜１０Ａとその下層のゲート絶縁膜６との界面が帯電し、メモリセルのリーク電流を変動させる要因となる。
【００７１】
従って、ゲート電極７（ワード線ＷＬ）の側壁端部に窒化シリコン膜１０Ａを残さない本実施形態の製造方法によれば、上記した不具合を防止してメモリセルの特性変動を抑制することができる。
【００７２】
以上、本発明者によってなされた発明を発明の実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【００７３】
【発明の効果】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００７４】
本発明によれば、ビット線の容量を低減することができる。これにより、情報蓄積用容量素子に蓄積された電荷（情報）を読み出すときの信号電圧を大きくすることができるので、信号のノイズマージンが大きくなり、リフレッシュサイクルを延ばし、消費電力を低減することができる。
【００７５】
また、一本のビット線に接続するメモリセルの数を増やすことができるので、センスアンプの数を減らすことができ、その分、チップ面積を縮小することができるので、ウエハ当たりのチップ取得数を増やして製造歩留まりを向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施の形態であるＤＲＡＭを形成した半導体チップの全体平面図である。
【図２】本発明の一実施の形態であるＤＲＡＭの構成を示す半導体基板の要部断面図である。
【図３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図１２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図１９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図２０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２２】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２３】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図２９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３２】（ａ）は、スリット状（溝状）の開孔部を有する耐エッチングマスクを使って形成したコンタクトホールの概略平面図、（ｂ）および（ｃ）は、穴状の開孔部を有する耐エッチングマスクを使って形成したコンタクトホールの概略平面図である。
【図３３】（ａ）は、ゲート電極の側壁に側壁絶縁膜を形成した後、ゲート電極のスペースにコンタクトホールを形成した場合における、スリット状（溝状）の開孔部の幅および穴状の開孔部の径とコンタクト面積との関係を示すグラフであり、（ｂ）は、ゲート電極のスペースにコンタクトホールを形成した後、ゲート電極の側壁に側壁絶縁膜を形成した場合における、スリット状（溝状）の開孔部の幅および穴状の開孔部の径とコンタクト面積との関係を示すグラフである。
【図３４】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図３５】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３６】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３７】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部平面図である。
【図３８】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図３９】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４０】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４１】本発明の一実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４２】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４３】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４４】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【図４５】本発明の他の実施の形態であるＤＲＡＭの製造方法を示す半導体基板の要部断面図である。
【符号の説明】
１  半導体基板
１Ａ  半導体チップ
２  ｐ型ウエル
４  素子分離溝
５  酸化シリコン膜
６  ゲート絶縁膜
７  ゲート電極
７Ａ  導電体膜
８  ｎ型半導体領域（ソース、ドレイン）
９  キャップ絶縁膜
９Ａ  絶縁膜
１０  側壁絶縁膜
１０Ａ  窒化シリコン膜
１１  側壁絶縁膜
１１Ａ  窒化シリコン膜
１２、１３  コンタクトホール（開孔部）
１４  プラグ
１４Ａ  ｎ型多結晶シリコン膜
２０  フォトレジスト膜
２１、２２、２３  酸化シリコン膜
２４Ａ  多結晶シリコン膜
２４  耐エッチングマスク
２５  反射防止膜
２６  フォトレジスト膜
２７  開孔部
３０  開孔部
３１  酸化シリコン膜
３２  スルーホール
３３  プラグ
３４  酸化シリコン膜
３５  窒化シリコン膜
３６  スルーホール
３７  プラグ
３８  バリアメタル膜
３９  酸化シリコン膜
４０  溝
４１  下部電極
４２  容量絶縁膜
４３  上部電極
ＢＬ  ビット線
ＢＰ  ボンディングパッド
Ｃ  情報蓄積用容量素子
Ｌ  アクティブ領域
ＭＡＲＹ  メモリアレイ
ＰＣ  周辺回路部
ＷＬ  ワード線
【図１】
0003645463.tif 000002
【図２】
0003645463.tif 000003
【図３】
0003645463.tif 000004
【図４】
0003645463.tif 000005
【図５】
0003645463.tif 000006
【図６】
0003645463.tif 000007
【図７】
0003645463.tif 000008
【図８】
0003645463.tif 000009
【図９】
0003645463.tif 000010
【図１０】
0003645463.tif 000011
【図１１】
0003645463.tif 000012
【図１２】
0003645463.tif 000013
【図１３】
0003645463.tif 000014
【図１４】
0003645463.tif 000015
【図１５】
0003645463.tif 000016
【図１６】
0003645463.tif 000017
【図１７】
0003645463.tif 000018
【図１８】
0003645463.tif 000019
【図１９】
0003645463.tif 000020
【図２０】
0003645463.tif 000021
【図２１】
0003645463.tif 000022
【図２２】
0003645463.tif 000023
【図２３】
0003645463.tif 000024
【図２４】
0003645463.tif 000025
【図２５】
0003645463.tif 000026
【図２６】
0003645463.tif 000027
【図２７】
0003645463.tif 000028
【図２８】
0003645463.tif 000029
【図２９】
0003645463.tif 000030
【図３０】
0003645463.tif 000031
【図３１】
0003645463.tif 000032
【図３２】
0003645463.tif 000033
【図３３】
0003645463.tif 000034
【図３４】
0003645463.tif 000035
【図３５】
0003645463.tif 000036
【図３６】
0003645463.tif 000037
【図３７】
0003645463.tif 000038
【図３８】
0003645463.tif 000039
【図３９】
0003645463.tif 000040
【図４０】
0003645463.tif 000041
【図４１】
0003645463.tif 000042
【図４２】
0003645463.tif 000043
【図４３】
0003645463.tif 000044
【図４４】
0003645463.tif 000045
【図４５】
0003645463.tif 000046