(57)【特許請求の範囲】
【請求項１】
電源端子と出力端子の間に接続され、当該出力端子に接続される負荷に電流を出力する出力トランジスタを、システムの異常時にオフする保護回路であって、
前記出力トランジスタのゲート電極と前記電源端子との間に接続され、前記システムの異常時に、前記ゲート電極の電荷を前記電源端子に放電する第１の放電部と、
前記ゲート電極と前記出力端子との間に接続され、前記システムの異常時に、前記第１の放電部が前記放電を行った後に、前記ゲート電極の電荷を前記出力端子に放電する第２の放電部と、
を有し、
前記第１の放電部は、前記ゲート電極にドレインが接続され、ゲート・ソース間をショートしたデプレッション型トランジスタと、前記デプレッション型トランジスタの前記ゲート・ソースにベースが接続され、前記出力トランジスタの前記ゲート電極にコレクタが接続され、前記電源端子にエミッタが接続された寄生バイポーラトランジスタとを備え、
前記第２の放電部は、前記出力トランジスタの前記ゲート電極にドレインが接続され、前記出力トランジスタのソース電極にソースが接続され、前記システムの異常時にオンするための信号がゲートに与えられるエンハンスメント型トランジスタを備える保護回路。
【請求項２】
前記第１の放電部は、Ｎ型の基板領域にＰ型のウェルが形成され、前記ウェル内に形成されたＮ型トランジスタを含み、前記Ｎ型トランジスタは、前記出力トランジスタの前記ゲート電極にドレインが接続されており、前記寄生バイポーラトランジスタは、前記ドレインをコレクタとし、前記ウェルをベースとし、前記基板領域をエミッタとする第１寄生バイポーラトランジスタにより形成される請求項１記載の保護回路。
【請求項３】
前記Ｎ型トランジスタは、前記ドレインをコレクタとし、前記ウェルをベースとし、ソースをエミッタとする第２寄生バイポーラトランジスタと、前記ソースをコレクタとし、前記ウェルをベースとし、前記基板領域をエミッタとする第３寄生バイポーラトランジスタを更に有し、前記第２及び第３寄生バイポーラトランジスタにより、前記ゲート電極の電荷を前記電源端子に放電する経路が更に形成され、
前記第１の放電部は、更に、前記基板領域に形成されたＰ型トランジスタを含み、前記Ｐ型トランジスタは、前記Ｎ型トランジスタと前記出力端子との間に接続され、ソースをエミッタとし、前記基板領域をベースとし、ドレインをコレクタとする第４寄生バイポーラトランジスタを有し、前記第２及び第４寄生バイポーラトランジスタにより、前記ゲート電極の電荷を前記出力端子に放電する経路が更に形成される請求項２記載の保護回路。
【請求項４】
前記出力トランジスタ、前記デプレッション型トランジスタ及び前記エンハンスメント型トランジスタはＮ型である請求項１乃至３のいずれか１項記載の保護回路。
【請求項５】
前記第１の放電部は、Ｎ型の基板領域にＰ型のウェルが形成され、前記ウェル内に形成されたダイオードを含み、
前記ダイオードは、前記出力トランジスタの前記ゲート電極にカソードが接続され、前記デプレッション型トランジスタの前記ゲート・ソースにアノードが接続されており、前記寄生バイポーラトランジスタは、前記カソードをコレクタとし、Ｐ型のウェルをベースとし、Ｎ型の基板領域をエミッタとする寄生バイポーラトランジスタにより形成される請求項１記載の保護回路。
【請求項６】
前記出力トランジスタの前記ゲート電極と前記ソース電極との間に接続され、前記システムの正常時に前記出力トランジスタをオフする他のデプレッション型トランジスタを更に有する請求項１乃至５のいずれか１項記載の保護回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置に関し、特に異常を検出して急速ターンオフする機能を有する半導体装置に関する。
【背景技術】
【０００２】
近年、自動車用電装部品に代表される、大電流を駆動するようなスイッチ機能を有するシステムに、半導体装置が用いられるようになってきている。また、大電流を駆動するシステムにおいては、例えば負荷がショートし大電流が流れるような異常が発生した場合には、システムを保護するために、過熱や過電流等を検出して、スイッチを自己オフする機能を有する。
【０００３】
異常検出時の自己オフ動作で重要となるのが、ターンオフ時に発生する熱損失を低減することである。なぜなら、異常検出時には既に大きく発熱している可能性が高いため、ターンオフ時の熱損失が大きいと破壊する恐れがあるためである。したがって、異常検出時のオフ動作では、急速にターンオフすることが肝要である。
【０００４】
特許文献１には、急速にターンオフする出力回路の技術が開示されている。図７は特許文献１に記載の技術の出力回路の構成を示す図である。図７に示すように、出力回路３００は、電源端子と出力端子との間に接続された出力ＭＯＳ１００を有する。出力ＭＯＳ１００は回路のスイッチ機能を有するＮ型のエンハンスメントトランジスタである。トランジスタＱ１とトランジスタＱ２はＮ型のデプレッションまたはエンハンスメントトランジスタである。トランジスタＱ３はＮ型のエンハンスメントトランジスタである。抵抗Ｒ１及び抵抗Ｒ２は、それぞれトランジスタＱ１及びトランジスタＱ２と、出力端子との間に接続されている。これにより、出力ＭＯＳ１００のゲート端子と出力端子との間に、それぞれトランジスタＱ１〜Ｑ３により、３つの放電経路が形成されている。放電経路を選択することによって出力ＭＯＳ１００のゲート電極の電荷の放電を制御する、状態判定回路３０４を有する。また、通常時に出力ＭＯＳ１００を制御するブロックとして、制御信号入力回路３０１、昇圧回路３０２及びＲＩＳＥレート３０３を有する。
【０００５】
通常時は、制御信号入力回路３０１に出力ＭＯＳ１００をオンオフする信号が入力され、それに基づいて昇圧回路３０２が昇圧電圧をＲＩＳＥレート３０３を介してＧＡＴＥに出力する。通常時に出力ＭＯＳをオフする際は、制御信号入力回路３０１からの信号に基づき、昇圧回路３０２が動作を停止し、状態判定回路３０４が電源端子と出力端子間の電圧を検出する。出力回路３００は、トランジスタＱ１と抵抗Ｒ１で構成された放電経路と、トランジスタＱ２と抵抗Ｒ２で構成された放電経路と、トランジスタＱ３で構成される放電経路とを有している。状態判定回路３０４から出力される信号に基づき、それぞれの放電経路のいずれか、あるいは複数をアクティブにし、出力ＭＯＳのゲート電荷を出力端子に放電することで、出力ＭＯＳをオフさせる。
【０００６】
状態判定回路３０４は例えば電源端子と出力端子の間の電圧を測定して過電流が流れている否かを検出することで異常を検出する。この場合には、制御信号入力回路３０１にＭＯＳ１００を強制的にオフするためのオフ信号を入力する。また、状態判定回路３０４から出力される信号に基づき、３つの放電経路のいずれか、あるいは複数をアクティブにし、出力ＭＯＳのゲート電荷を出力端子に放電することで、出力ＭＯＳをオフさせる。
【０００７】
通常時のターンオフはトランジスタＱ１をアクティブにする。過電流状態での急速ターンオフはトランジスタＱ３だけ、あるいはトランジスタＱ１及びトランジスタＱ２を同時にアクティブにする。通常時より電流が大きく、過電流より小さいときのターンオフ時には、トランジスタＱ２だけ、あるいはトランジスタＱ１も同時にアクティブにすることで、スルーレートを調整する。
【０００８】
ここで、過電流状態では、特にエンハンスメントトランジスタであるトランジスタＱ３の動作が重要である。出力ＭＯＳのゲート電荷をトランジスタＱ３が急速に放電することで、急速ターンオフを実現する。次に、トランジスタＱ３の動作について具体的に説明する。ここでは、
（１）トランジスタＱ３だけをアクティブにして急速ターンオフ動作を実現する場合
（２）トランジスタＱ１〜Ｑ３を全てアクティブにして急速ターンオフ動作を実現する場合
について説明する。
【０００９】
（１）トランジスタＱ３だけをアクティブにして急速ターンオフ動作を実現する場合
トランジスタＱ３のゲート・ソース間電圧をＶｇｓ３、閾値電圧をＶｔｈｎとすると、トランジスタＱ３をオンさせるには、Ｖｇｓ３＞Ｖｔｈｎとする必要がある。ゲート電圧をＶｘ、Ｑ３の閾値電圧をＶｔｈｎ、出力電圧をＯＵＴとすると、Ｖｘ−ＯＵＴ ＞ ＶｔｈｎよりＶｘ＞ＯＵＴ＋Ｖｔｈｎを満たす電位レベルの信号をゲートに印加する必要があり、その信号を状態判定回路で生成する必要がある。
【００１０】
ここで、ＯＵＴ電位は、電源端子の電圧をＶＣＣとし、出力ＭＯＳのオン抵抗をＲｏｎとし、出力ＭＯＳが駆動している電流をＩｏｕｔとすると、ＯＵＴ＝ＶＣＣ−Ｉｏｕｔ・Ｒｏｎである。１例として、ＶＣＣ＝１２Ｖ、Ｉｏｕｔ＝７０Ａ、Ｒｏｎ＝１０ｍΩ、Ｖｔｈｎ＝１Ｖの場合を考えると、ＯＵＴ＝１２Ｖ−７０Ａ×１０ｍΩ＝１１．３ＶであるからＶｘ＞１１．３Ｖ＋１Ｖ＝１２．３Ｖとなり、Ｖｘは電源電圧ＶＣＣ以上の電位である必要がある。これは一例であり、ＶＣＣ以上の電圧を印加しなくてもトランジスタＱ３はオンしうるが、ＶＣＣ以下の電圧でオンする場合は、ターンオフ動作初期は飽和領域で動作するため、放電開始直後は放電電流が制限される。トランジスタＱ３だけで放電開始直後から急速に放電するには、トランジスタＱ３が十分に電流を駆動できるようにゲートに高い電圧を印加する必要があり、Ｖｘに電源電圧ＶＣＣ以上の電圧を印加しなければならず、ブートストラップなどの昇圧回路が必要となる。
【００１１】
（２）トランジスタＱ１乃至Ｑ３を全てアクティブにして急速ターンオフを実現する場合
トランジスタＱ３のゲートには電源電圧レベルの電位を印加し、同時にＱ１、Ｑ２をアクティブ状態にする。トランジスタＱ１、トランジスタＱ２がデプレッショントランジスタである場合には、電源電圧ＶＣＣもしくは、出力電圧ＯＵＴと同レベルの電位を印加すればトランジスタＱ１とトランジスタＱ２はオンする。トランジスタＱ１とトランジスタＱ２によって出力ＭＯＳのゲート電荷が放電され、一定量の電荷が放電されると、ＯＵＴ電位が低下し始める。すると、Ｑ３もオンできる状態となる。さらに放電が進みＯＵＴが低下して、Ｖｇｓ３＞Ｖｄｓ３−Ｖｔｈｎ、すなわちＶｘ−ＯＵＴ＞ＧＡＴＥ−ＯＵＴ＋Ｖｔｈｎ（ＧＡＴＥは、出力ＭＯＳのゲート電極の電位）を満たすとトランジスタＱ３は線形領域で動作するため、トランジスタＱ３は大きな放電電流を流せるようになる。
【００１２】
このように、トランジスタＱ１〜Ｑ３を用いて急速放電動作を実現する際には、ターンオフ直後はトランジスタＱ３を必ずしもオンする必要は無く、そのためゲートに印加する電圧ＧＡＴＥは電源電圧ＶＣＣでよく、ブートストラップのような特別な回路は必要ない。しかしながら、ターンオフ直後の放電はトランジスタＱ１とトランジスタＱ２が担っており、トランジスタＱ１とトランジスタＱ２はデプレッショントランジスタであるため、放電電流を大きくするにはトランジスタサイズを大きくする必要がある。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２００５−１２３６６６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上述したように、図７に示す従来の出力回路において、トランジスタＱ３のみで急速放電動作を実現するには、ブートストラップのような昇圧回路が必要である。また、トランジスタＱ１〜Ｑ３をオンして急速放電動作を実現するには、オフ動作初期の放電を担うトランジスタＱ１とトランジスタＱ２のトランジスタサイズを大きくする必要がある。いずれも面積が増大するという問題点がある。
【課題を解決するための手段】
【００１５】
本発明に係る保護回路は、電源端子と出力端子の間に接続され、当該出力端子に接続される負荷に電流を出力する出力トランジスタを、システムの異常時にオフする保護回路であって、前記出力トランジスタの前記ゲート電極と前記電源端子との間に接続され、前記システムの異常時に、前記ゲート電極の電位を電源電位と等しくなるまで放電させる第１の放電部と、前記ゲート電極の電位を出力電位と等しくなるまで放電させる第２の放電部とを有する。
【００１６】
本発明に係る出力トランジスタのターンオフ方法は、電源端子と出力端子の間に接続され、当該出力端子に接続される負荷に電流を出力する出力トランジスタを、システムの異常時にターンオフする出力トランジスタのターンオフ方法であって、前記システムの異常を検出したら、前記出力トランジスタの前記ゲート電極を電源電位と等しくなるまで放電させ、前記出力トランジスタのゲート電極の電位を出力電位と等しくなるまで放電させる。
【発明の効果】
【００１７】
寄生バイポーラトランジスタを積極的に活用し、かつ放電初期にゲート電荷を電源端子に放電することで、急速ターンオフ動作を小さな面積で実現できる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態１にかかるハイサイド出力回路の回路図である。
【図２】実施の形態１にかかる保護回路の回路図である。
【図３】実施の形態１にかかるシリコン素子の断面図である。
【図４】実施の形態１に係る制御信号生成回路の回路図である。
【図５】実施の形態２にかかる回路図と、シリコン素子の断面図である。
【図６】実施の形態にかかるハイサイド出力回路を変形した回路図である。
【図７】従来の出力回路を示す回路図である。
【発明を実施するための形態】
【００１９】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。図１（ａ）は、本発明の実施の形態に係るハイサイド出力回路１を示すブロック図である。本実施の形態に係るハイサイド出力回路１は、電源端子１０２と出力端子１０３の間に接続され、出力端子１０３に接続される負荷に電流を出力する出力ＭＯＳ１００を有している。またハイサイド出力回路１は、システムの異常を検出する異常検出回路と、異常検出回路がシステムの異常を検出した場合に、出力ＭＯＳ１００を急速オフする保護回路とを有する。
【００２０】
本実施の形態においては、この保護回路は、放電回路５に含まれる。また、異常検出回路として、電圧センサ７、温度センサ８、及び電流センサ６が設けられている。ハイサイド出力回路１は、その他、内部電源２、制御部３、昇圧回路４等を有している。
【００２１】
放電回路５は、入力がオフ（非アクティブ）になったときや異常検出時に出力ＭＯＳ１００や負荷への通電を遮断するために、出力ＭＯＳ１００のゲート電極と出力端子１０３間の電位差が０Ｖとなるように、出力ＭＯＳ１００のゲート電荷を出力端子１０３に放電する。
【００２２】
昇圧回路４は、通常動作時において出力ＭＯＳ１００のオンオフを行う。内部電源２は外部からの電源電圧を直接受ける必要のない回路に電源を供給する。制御部３は外部からの制御信号と回路内部で検知した異常状態と正常復帰の際に他のブロックをコントロールする。
【００２３】
さらに、ハイサイド出力回路１は、上述したように、システムの異常を検出する異常検出回路として、負荷に流れる負荷電流をモニタする電流センサ６と、出力ＭＯＳ１００の温度をモニタする温度センサ８と、出力端子１０３の電圧ＯＵＴをモニタする電圧センサ７を有する。これらの異常検出回路は、回路内部の異常を検出した場合、すなわち、電流センサ６であれば、負荷に流れる負荷電流の大きさが異常であること、電圧センサ７でれば、出力端子１０３の電圧ＯＵＴが異常であること、温度センサ８であれば、出力ＭＯＳ１００の温度が異常であることを検出すると、異常検出信号を制御部３及び放電回路５に出力する。なお、本実施の形態においては、電流センサ６、電圧センサ７、及び温度センサ８を有するものとして説明するが、システムの異常を検出する手段としてはこれらのうち少なくとも１つ以上を有していればよい。
【００２４】
図１（ｂ）は、ハイサイド出力回路１が正常時にオンオフするときの電位の変化を示すタイミングチャートであり、それぞれ入力電位ＩＮ、出力ＭＯＳ１００のゲート電位ＧＡＴＥ、電源電圧ＶＣＣ、出力電圧ＯＵＴの電位を示している。スイッチＳがオンし入力電圧ＩＮがグランドレベルになると、昇圧回路４が電源電圧ＶＣＣより高い昇圧電圧を生成し、出力ＭＯＳ１００のゲート端子に供給する。これにより、出力ＭＯＳ１００がオンして負荷に電流が流れる。
【００２５】
次に、本実施の形態にかかる放電回路５について詳細に説明する。図２（ａ）は、本発明の実施の形態に係る放電回路５を示す回路図である。図２（ａ）に示すように、放電回路５は、正常時のオフ動作を行う通常オフ回路１０と、異常時に出力ＭＯＳ１００の急速オフ動作を行う保護回路（以下、急速オフ回路という。）２０ａとを有する。
【００２６】
急速オフ回路２０ａは、出力ＭＯＳ１００のゲート電極１０４と電源端子１０２との間に接続され、システムの異常時に、ゲート電極１０４の電位ＧＡＴＥを電源電位ＶＣＣと等しくなるまで放電する第１の放電部と、出力ＭＯＳ１００のゲート電極とソース電極との間に接続され、システムの異常時に、ゲート電極の電荷を出力電圧ＯＵＴと等しくなるまで放電する第２の放電部とを有する。
【００２７】
ここで、図２（ａ）は急速オフ回路２０ａのシリコン素子の表面の要素のみを示した図であるが、図２（ｂ）は、第２トランジスタＭ２１２及び第３トランジスタＭ２１３の寄生バイポーラトランジスタも合わせて示す図である。
【００２８】
第１の放電部は、出力ＭＯＳトランジスタ１００のゲート電極にドレインが接続されゲート・ソース間をショートしたデプレッション型第１トランジスタＭ２１４と、出力ＭＯＳトランジスタ１００のゲート電極にドレインが接続されゲート・ソース間をショートしたエンハンスメントト型第２ランジスタＭ２１２と、第２トランジスタＭ２１２と出力ＭＯＳトランジスタ１００のソース電極の間に接続されたエンハンスメント型第３トランジスタＭ２１３とを有し、第２トランジスタ２１２の寄生バイポーラトランジスタＱ２１〜Ｑ２３により、ゲート電極の電位を電源電位と等しくなるまで放電し、第３トランジスタＭ２１３の寄生バイポーラトランジスタＱ２４により、ゲート電極の電位ＧＡＴＥが出力電圧ＯＵＴと等しくなるまで電荷を放電する。
第２の放電部は、出力ＭＯＳ１００のゲート電極とソース電極との間に接続されたトランジスタＭ２１５を有する。
【００２９】
出力ＭＯＳ１００はＮ型のエンハンスメントトランジスタであり、そのドレインは電源端子１０２に接続され、そのソースは出力端子１０３に接続される。通常オフ回路のトランジスタＭ２１１と、第１トランジスタＭ２１４はＮ型のデプレッショントランジスタであり、ゲート・ソースがショートされており、定電流源として動作する。第２トランジスタＭ２１２はＮ型のエンハンスメントトランジスタであり、寄生バイポーラトランジスタを活用するために配置している。第３トランジスタＭ２１３はＰ型のエンハンスメントトランジスタであり、正常時やターンオン時に第１トランジスタＭ２１４が出力ＭＯＳ１００のゲート電荷を出力端子１０３に放電してしまわないために配置している。トランジスタＭ２１５はＮ型のエンハンスメントトランジスタであり、そのソースは出力端子１０３に接続される。
【００３０】
ＶｄｅｐＢＧ１、ＶｄｅｐＢＧ２、ＶｅｎｈＧは、制御信号を示し、後述する図４（ａ）、（ｂ）、（ｃ）、（ｄ）の各回路を使用して生成される。
【００３１】
次に、寄生バイポーラトランジスタについて説明する。図２（ｂ）には、４つの寄生バイポーラトランジスタＱ２１、Ｑ２２、Ｑ２３、Ｑ２４を示しており、これらは急速オフ時に動作する。
【００３２】
第１乃至第３寄生バイポーラトランジスタＱ２１〜Ｑ２３は、第２トランジスタＭ２１２の寄生バイポーラトランジスタであり、第４寄生バイポーラトランジスタＱ２４は、第３トランジスタ２１３の寄生バイポーラトランジスタである。
【００３３】
第１寄生バイポーラトランジスタＱ２１は、第１トランジスタＭ２１４の電流をベース電流とし出力ＭＯＳ１００のゲート電極の電荷を電源端子１０２に放電する。第２寄生バイポーラトランジスタＱ２２は、第１トランジスタＭ２１４の電流をベース電流とし、第３及び第４寄生バイポーラトランジスタＱ２３、Ｑ２４に電流を供給する。
【００３４】
第３寄生バイポーラトランジスタＱ２３は、第１トランジスタＭ２１４からの電流をベース電流とし、第２寄生バイポーラトランジスタＱ２２からの電流により出力ＭＯＳ１００のゲート電極の電荷を電源端子１０２に放電する。第４寄生バイポーラトランジスタＱ２４は、第２寄生バイポーラトランジスタＱ２２からの電流により出力ＭＯＳ１００のゲート電極の電荷を出力端子１０３に放電する。
【００３５】
一般に、トランジスタの縦方向に形成されるＱ２１、Ｑ２３の増幅度ｈｆｅ１は大きく、横方向に形成されるＱ２２、Ｑ２４のｈｆｅ２は小さい。
【００３６】
図３に、本発明の実施の形態に係るシリコン素子を示す断面図を示す。図３（ａ）は第２トランジスタＭ２１２を示す断面図である。寄生バイポーラトランジスタＱ２１は、トランジスタＭ２１２のドレインをコレクタとし、基板領域であるＮ基板をエミッタとし、Ｎ基板上に形成されたＰウェルをベースとして機能する。また寄生バイポーラトランジスタＱ２３は、第２トランジスタＭ２１２のソースをコレクタとし、Ｎ基板をコレクタとし、Ｐウェルをベースとして機能する。また寄生バイポーラトランジスタＱ２２は第２トランジスタＭ２１２のドレインをコレクタとし、ソースをエミッタとし、Ｐウェルをコレクタとしている。
【００３７】
図３（ｂ）は、第３トランジスタＭ２１３を示す断面図である。寄生バイポーラトランジスタＱ２４は、第３トランジスタＭ２１３のソースをエミッタとし、ドレインをコレクタとし、Ｎ基板をベースとしている。
【００３８】
図３（ｃ）はトランジスタＭ２１１、Ｍ２１４、Ｍ２１５を示す断面図である。トランジスタＭ２１１、Ｍ２１４及びＭ２１５は、Ｎ型トランジスタであるため縦方向の寄生バイポーラトランジスタＱ２５１〜Ｑ２５９が存在する。トランジスタＭ２１４のバックゲート電圧ＶｄｅｐＢＧ２は、トランジスタＭ２１４のソース電位（ＭＯＳ１００のゲート電位ＧＡＴＥ）、及びトランジスタＭ２１４のドレイン電位（電圧Ｖ２）より電位が低いため、この寄生バイポーラトランジスタＱ２５１〜Ｑ２５９は動作しない。トランジスタＭ２１１及びＭ２１５も同様である。
【００３９】
図４（ａ）乃至図４（ｄ）は、本発明の実施の形態に係る制御信号生成回路を示す図である。図４（ａ）は、電源電圧ＶＣＣからＧＮＤＸ電圧を生成する回路を示す。トランジスタＭ２１６及びＭ２１７は、Ｎ型のデプレッショントランジスタである。トランジスタＭ２１８はＮ型のエンハンスメントトランジスタであり、ダイオードＤ２１はツェナーダイオードである。
【００４０】
図４（ｂ）に示す制御信号生成回路は、ＶＣＣ−ＧＮＤＸ間で動作し、入力信号ＳＩＮを受けて、図２（ａ）、（ｂ)のトランジスタＭ２１１のバックゲートを制御する信号ＶｄｅｐＢＧ１を生成する回路である。トランジスタＭ２１９はＮ型のデプレッショントランジスタであり、トランジスタＭ２２０はＰ型のエンハンスメントトランジスタである。
図４（ｃ）に示す制御信号生成回路は、異常検出信号ＯＣを受けて、図２（ａ）、（ｂ)のトランジスタＭ２１４のバックゲートを制御する信号ＶｄｅｐＢＧ２を生成する回路である。トランジスタＭ２２１はＮ型のデプレッショントランジスタであり、トランジスタＭ２２２はＰ型のエンハンスメントトランジスタである。
【００４１】
図４（ｄ）に示す制御信号生成回路は、異常検出信号ＯＣを受けて、図２（ａ）、（ｂ)のトランジスタＭ２１５のゲートを制御する制御信号ＶｅｎｈＧを生成する回路である。トランジスタＭ２２３及びＭ２２５は、Ｐ型のエンハンスメントトランジスタであり、トランジスタＭ２２４及びＭ２２６はＮ型のデプレッショントランジスタである。
【００４２】
次に、各要素の動作について説明する。まず初めに、図４（ａ）、（ｂ）、（ｃ）、（ｄ）の動作について説明する。ここで、入力信号ＳＩＮ、異常検出信号ＯＣについて定義する。
（１）正常オン時（入力がアクティブ、異常検出が非アクティブ）
入力信号ＳＩＮ＝ＩＮ、異常検出信号ＯＣ＝ＩＮ
（２）正常オフ時（入力が非アクティブ、異常検出が非アクティブ）
入力信号ＳＩＮ＝ＶＣＣ、ＯＣ＝ＩＮ（３）異常検出時（入力がアクティブ、異常検出が非アクティブ）
入力信号ＳＩＮ＝ＩＮ、異常検出信号ＯＣ＝ＶＣＣ
【００４３】
（１）正常オン時
図４（ａ）に示すトランジスタＭ２１８は、ゲートに入力の反転信号ＳＩＮ＿Ｂ＝ＶＣＣを受けているためフルオンしており、トランジスタＭ２１６は定電流源として動作している。ダイオードＤ２１のブレークダウン電圧をＶＺｅとすると、ＧＮＤＸ＝ＶＣＣ−ＶＺｅとなる。正常オン時にはトランジスタＭ２１７も定電流を流しており、従ってトランジスタＭ２１６には、トランジスタＭ２１７の定電流とダイオードＤ２１に流れる電流が流れる。
【００４４】
図４（ｂ）に示すトランジスタＭ２１９は定電流として動作している。また、トランジスタＭ２２０はゲートにＳＩＮ＝ＧＮＤをうけてオンしており、ＶｄｅｐＢＧ１は"Ｌ"レベルとなる。ただし、本実施の形態における放電回路は、Ｎ基板上にＰウェルを形成するため、Ｐ型トランジスタのバックゲートであるｎ＋をＮ基板の電位ＶＣＣに接続する必要がある。そのため、トランジスタＭ２２０の接続状態では、バックゲート効果が働き、ＶｄｅｐＢＧ２＝ＧＮＤＸとはならず、例えばＧＮＤＸより２Ｖ程度高い電圧となる。以降、この状態をＶｄｅｐＢＧ２＝ＧＮＤＸ＋αと記載する。
【００４５】
図４（ｃ）に示すトランジスタＭ２２２はＯＣ＝ＩＮを受けており、図４（ｂ）と同様の動作であり、ＶｄｅｐＢＧ２＝ＩＮ＋αとなる。図４ (ｄ)において、トランジスタＭ２２３はＯＣ＝ＩＮを受けており、トランジスタＭ２２３とトランジスタＭ２２４とで構成しているインバータよりＶＣＣ電位が出力される。さらにトランジスタＭ２２５とトランジスタＭ２２６とで構成されているインバータよりＯＵＴ電位が出力される。入力と出力のレベルはいずれも"Ｌ"レベルであるが、入力電圧ＩＮから出力電圧ＯＵＴにレベルシフトされている。
【００４６】
（２）正常オフ時
図４（ａ）に示すトランジスタＭ２１８はゲートに入力反転信号ＳＩＮ＿Ｂ＝ＶＣＣを受けており、トランジスタＭ２１８はカットオフする。従って、トランジスタＭ２１６及びＭ２１７もオフすることになりドレイン・ソース間電圧が０Ｖになる。従ってＧＮＤＸ＝ＶＣＣとなる。図４（ｂ）に示すトランジスタＭ２２０は入力信号ＳＩＮ＝ＩＮを受けておりカットオフする。そのためトランジスタＭ２１９もオフし、Ｖｄｓ＝０Ｖとなるため、ＶｄｅｐＢＧ１＝ＯＵＴとなる。図４（ｃ）及び図４（ｆ）においては、通常オフ時は、通常オン時と状態が変わらずＯＣ＝ＩＮとなるため、ＶｄｅｐＢＧ２＝ＧＮＤＸ＋α、ＶｅｎｈＧ＝ＯＵＴとなる。
【００４７】
（３）異常検出時
図４（ａ）、図４（ｂ）においては、通常オン時と同様にＳＩＮ＿Ｂ＝ＶＣＣ、ＳＩＮ＝ＩＮとなるため、ＧＮＤＸ＝ＶＣＣ−ＶＺｅ、ＶｄｅｐＢＧ１＝ＧＮＤＸ＋αとなる。図４（ｃ）においては、トランジスタＭ２２２がゲートにＯＣ＝ＶＣＣを受けているため、トランジスタＭ２２２がカットオフし、ＶｄｅｐＢＧ２＝ＯＵＴとなる。図４（ｄ）においては、トランジスタＭ２２３がゲートにＯＣ＝ＶＣＣを受け取り、２段のインバータを介して、ＶｅｎｈＧ＝ＶＣＣが出力される。
【００４８】
以上より、正常オン時、正常オフ時、異常検出時、に出力される信号はそれぞれ以下のようになる。
（１）正常オン時
入力信号ＳＩＮ＝ＩＮ、異常検出信号ＯＣ＝ＩＮ
ＶｄｅｐＢＧ１＝ＧＮＤＸ＋α
ＶｄｅｐＢＧ２＝ＩＮ＋α
ＶｅｎｈＧ＝ＯＵＴ
（２）正常オフ時
入力信号ＳＩＮ＝ＶＣＣ、異常検出信号ＯＣ＝ＩＮ
ＶｄｅｐＢＧ１＝ＯＵＴ
ＶｄｅｐＢＧ２＝ＩＮ＋α
ＶｅｎｈＧ＝ＯＵＴ
（３）異常検出時
入力信号ＳＩＮ＝ＩＮ、異常検出信号ＯＣ＝ＶＣＣ
ＶｄｅｐＢＧ１＝ＧＮＤＸ＋α
ＶｄｅｐＢＧ２＝ＯＵＴ
ＶｅｎｈＧ＝ＶＣＣ
【００４９】
次に、これらの信号が入力される図２（ｂ）の放電回路の動作について説明する。
（１）正常オン時
トランジスタＭ２１１はバックゲートにＶｄｅｐＢＧ１＝ＧＮＤＸ＋αを受けているので、バックゲート-ソース間電圧Ｖｂｓ２１１＝ＶｄｅｐＢＧ１−ＯＵＴとなる。通常オン時、出力ＭＯＳトランジスタ１００はフルオンしているため、ＯＵＴ≒ＶＣＣである。よって、Ｖｂｓ２１１＝（ＧＮＤＸ＋α）−ＶＣＣ＝（ＶＣＣ−ＶＺｅ＋α）−ＶＣＣ＝−ＶＺｅ＋αとなる。ＶＺｅ＝５Ｖ、 α＝２ＶとするとＶｂｓ２１１＝−３Ｖとなり、カットオフする。
【００５０】
また、第２トランジスタＭ２１２は、ゲート・ソース間がショートされているため、状態にかかわらずオフする。第３トランジスタＭ２１３は、ゲートにＶＣＣを受けているので、第２トランジスタＭ２１２と同様に、状態に拘わらずオフする。トランジスタＭ２１４は、バックゲートにＩＮ＋αを受けているので、例えば、バックゲート−ソース間電圧Ｖｂｓ２１４＝ＶｄｅｐＢＧ２−ＯＵＴ＝（ＩＮ＋α）−ＶＣＣ＝−ＶＣＣ＋αとなり、ＶＣＣ＝１２Ｖとしα＝２ＶとすればＶｂｓ２１４＝−１０Ｖとなり、カットオフする。
【００５１】
トランジスタＭ２１４がカットオフしているため、寄生バイポーラトランジスタＱ２１〜Ｑ２３のベース電流がゼロであり、オフしている。また、第２トランジスタＭ２１２とトランジスタＭ２１４がカットオフしているため、寄生バイポーラトランジスタＱ２４にも電流が流れず、オフしている。トランジスタＭ２１５はゲートにＶｅｎｈＧ＝ＯＵＴの電位を受けており、ゲート・ソース間電圧Ｖｇｓ２１５＝０Ｖであるからカットオフしている。以上の通り、全てのトランジスタがオフしているため、出力ＭＯＳ１００のゲート電荷は放電されず、正常なオン状態が維持される。
【００５２】
（２）正常時のオフ動作
正常オフ時は、トランジスタＭ２１１はバックゲートにＶｄｅｐＢＧ１＝ＯＵＴの信号を受けているので定電流として動作し、出力ＭＯＳ１００のゲート電荷を出力端子１０３に放電する。第２トランジスタＭ２１２と第３トランジスタＭ２１３とトランジスタＭ２１４とトランジスタＭ２１５は正常オン時と状態が変わらないためオフする。また、寄生バイポーラトランジスタＱ２１〜Ｑ２４もオフする。以上の通り、トランジスタＭ２１１のみが定電流としてオンし、出力ＭＯＳ１００のゲート電荷を放電してオフさせる。このトランジスタＭ２１１の電流能力を調整することで、ターンオフ時のスルーレートを調整することができる。
【００５３】
（３）異常検出時のオフ動作
異常検出時は、トランジスタＭ２１１は通常オン時と同様にカットオフしている。また、第２トランジスタＭ２１２と第３トランジスタＭ２１３は、正常オン時、正常オフ時と同様にカットオフしている。
【００５４】
まず、システムの異常時に、ゲート電位ＧＡＴＥを電源電位ＶＣＣと等しくなるまで放電させる第１の放電部について説明する。第１トランジスタＭ２１４は、バックゲートに出力端子１０３の電位ＯＵＴを受け、定電流として動作する。第１トランジスタＭ２１４の電流は、寄生バイポーラトランジスタＱ２１〜Ｑ２３のベース電流となる。寄生バイポーラトランジスタＱ２１は、第１トランジスタＭ２１４から受けたベース電流をｈｆｅ１倍し、出力ＭＯＳ１００のゲート電荷を電源端子１０２に放電する。
【００５５】
また、寄生バイポーラトランジスタＱ２２も同様にベース電流をｈｆｅ２倍した電流を寄生バイポーラトランジスタＱ２３と寄生バイポーラトランジスタＱ２４に流そうとする。ただし、寄生バイポーラトランジスタＱ２２は横方向のバイポーラトランジスタのため、電流の増幅率は寄生バイポーラトランジスタＱ２３と比較すると低い。寄生バイポーラトランジスタＱ２３も第１トランジスタＭ２１４のベース電流を受けており、寄生バイポーラトランジスタＱ２２の電流の一部を出力ＭＯＳ１００のゲート電荷を電源端子１０２へ放電電流として流す。
【００５６】
また、寄生バイポーラトランジスタＱ２４は、エミッタからベースに寄生バイポーラトランジスタＱ２２の電流の一部が流れるため、寄生バイポーラトランジスタＱ２２の電流の一部を出力ＭＯＳ１００のＧＡＴＥから出力端子１０３へ放電電流として流す。ただし、寄生バイポーラトランジスタＱ２３と寄生バイポーラトランジスタＱ２４が流す電流は、コレクタ側にある寄生バイポーラトランジスタＱ２２によって決まり、Ｑ２２は増幅率が低いため、寄生バイポーラトランジスタＱ２３、Ｑ２４が流せる放電電流は、寄生バイポーラトランジスタＱ２１ほど大きくない。これらの動作より出力ＭＯＳ１００のＧＡＴＥから電源端子１０２に電荷を放電する。
【００５７】
次に、ゲート電極の電位ＧＡＴＥを出力電位ＯＵＴと等しくなるまで放電させる第２の放電部について説明する。第１の放電部が出力ＭＯＳ１００のゲート電荷を電源端子１０２へ放電すると、出力ＭＯＳ１００のゲート電圧ＧＡＴＥが低下し始め、一定量のゲート電荷が放電されるとＯＵＴ電位が低下し始める。トランジスタＭ２１５は、ＶｅｎｈＧ＝ＶＣＣをゲートに受けているため、出力電圧ＯＵＴが低下してトランジスタＭ２１５のゲート・ソース間電圧Ｖｇｓ２１５＝ＶＣＣ−ＯＵＴ＞Ｖｔｈｎとなるとオンし、放電に寄与する。さらに出力電圧ＯＵＴが低下し、Ｖｇｓ２１５＞Ｖｄｓ２１５−Ｖｔｈｎ⇔（ＶＣＣ−ＯＵＴ）＞（ＧＡＴＥ−ＯＵＴ）＞Ｖｔｈｎ となると、トランジスタＭ２１５は線形領域で動作するため、大きな放電電流を流すことができるようになる。こうして第２の放電部は、出力ＭＯＳ１００のゲート電位が出力電圧ＯＵＴの電位と等しくなるまで電荷を放電させる。
【００５８】
以上の異常検出時の動作をまとめると、ターンオフ動作初期は、第１の放電部である寄生バイポーラトランジスタＱ２１〜Ｑ２４が出力ＭＯＳ１００のゲート電荷を電源端子１０２に放電し、出力ＭＯＳ１００のゲート電極の電荷を出力端子１０３に放電することで出力電圧ＯＵＴの電位が低下する。次に第２の放電部であるトランジスタＭ２１５がオンし、残りの出力ＭＯＳ１００のゲート電荷を出力端子１０３に放電することで出力ＭＯＳ１００がオフする。このように、第１の放電部と第２の放電部により、ゲート電荷を放電させるため、急速ターンオフを実現することができる。
【００５９】
なお、トランジスタＭ２１１、Ｍ２１４、Ｍ２１５はＮ型トランジスタであるため縦方向の寄生バイポーラトランジスタＱ２５１〜Ｑ２５９が存在する。しかし、トランジスタＭ２１４のバックゲートの電位ＶｄｅｐＢＧ２は、そのソース端子の電圧ＧＡＴＥ、及びドレイン端子の電圧Ｖ２より電位が低いため、寄生バイポーラトランジスタは動作しない。トランジスタＭ２１１とトランジスタＭ２１５も同様である。
【００６０】
また、ベース電流となる第１トランジスタＭ２１４の電流が寄生バイポーラトランジスタＱ２１〜Ｑ２３のベースにどのように配分されるかは、第１トランジスタＭ２１４のソースから寄生バイポーラトランジスタＱ２１〜Ｑ２３のそれぞれのベースまでの抵抗によって決まる。出力ＭＯＳ１００のＧＡＴＥからの放電電流を大きくするには、電流をより大きく増幅することができる、寄生バイポーラトランジスタＱ２１のベース電流を大きくするのが効果的であり、第１トランジスタＭ２１４のソースから寄生バイポーラトランジスタＱ２１のベースまでの抵抗が小さくなるように考慮することが望ましい。
【００６１】
次に、本実施の形態にかかる変形例について説明する。上述の実施の形態では、図４（ｃ）の制御信号生成回路をＯＵＴ−ＧＮＤ間に設ける構成としたが、ＯＵＴ−ＧＮＤＸ間に構成しても、同様の急速オフ動作の効果は得られる。ただし、ＧＮＤ電圧ではなく、ＧＮＤＸ電圧とすると、通常オフ時にもＶｄｅｐＢＧ２＝ＯＵＴとなるため、第１トランジスタＭ２１４がオンし、寄生バイポーラトランジスタＱ２１〜Ｑ２４が動作し、オフ動作開始直後に急速に放電が進む。
【００６２】
ただし、出力ＭＯＳ１００のゲート電圧ＧＡＴＥが電源電圧ＶＣＣの電位付近まで低下すると、寄生バイポーラトランジスタＱ２１〜Ｑ２３による出力ＭＯＳ１００のゲート電極から電源端子１０２への放電が止まり、寄生バイポーラトランジスタＱ２４のみがゲート電極の電荷ＧＡＴＥを出力端子１０３へ放電し続ける。寄生バイポーラトランジスタＱ２４は増幅率が低いため、第１トランジスタＭ２１４の電流を大きく増幅しない。またトランジスタＭ２１５はゲートにＯＵＴ電圧を受けてカットオフしているため、Ｍ２１５による急速な放電は行われない。寄生バイポーラトランジスタＱ２１〜Ｑ２３の放電が停止した後は寄生バイポーラトランジスタＱ２４とトランジスタＭ２１１によってスルーレートが決まるため、ターンオフ動作の途中からはスルーレートが抑制される。
【００６３】
寄生バイポーラトランジスタＱ２１〜Ｑ２４の動作によりターンオフ初期はスルーレートが高いのでノイズが発生する可能性があるが、アプリケーションによっては特に問題にならない可能性もある。また、図４（ｃ）の回路であれば、ＯＵＴ−ＧＮＤＸ間に構成できる。
【００６４】
実施の形態２
次に、本発明にかかる実施の形態２について説明する。上述の実施の形態１で述べたように、第２トランジスタＭ２１２の寄生バイポーラトランジスタＱ２１を利用して急速放電動作を実現したが、第２トランジスタＭ２１２のチャネル領域は放電動作に寄与しておらず、また寄生バイポーラトランジスタＱ２２〜Ｑ２４によって構成される放電経路は、寄生バイポーラトランジスタＱ２１より電流増幅率が低い。そのため、第１トランジスタＭ２１４の電流は寄生バイポーラトランジスタＱ２２〜Ｑ２４のベースに流さず、寄生バイポーラトランジスタＱ２１のベースに流すことが望ましい。そこで、本実施の形態においては、その点を改良する。
【００６５】
図５（ａ）は、本発明の実施の形態２にかかる放電回路を示す図である。なお、図５（ａ）に示す放電回路において、図２（ｂ）に示す実施の形態１にかかる放電回路と同一の構成要素には、同一の符号を付しその詳細な説明は、省略する。
【００６６】
図５（ａ）に示す放電回路は、正常時のオフ動作を行う通常オフ回路１０と、異常時に出力ＭＯＳ１００の急速オフを実行する急速オフ回路２０ｃを有する。図２（ａ）と同様に、出力ＭＯＳ１００はＮ型のエンハンスメントトランジスタであり、そのドレインは電源端子１０２に接続され、そのソースは出力端子１０３に接続される。トランジスタＭ２１１とトランジスタＭ２１４はＮ型のデプレッショントランジスタであり、ゲート・ソースがショートされており、定電流源として動作する。トランジスタＭ２１５はＮ型のエンハンスメントトランジスタであり、そのソースは出力端子１０３に接続される。ダイオードＤ３２はｐ＋とｎ＋とで構成される。寄生バイポーラトランジスタＱ２６は、ダイオードＤ３２を追加することによって形成される。図５（ａ）におけるＶｄｅｐＢＧ１、ＶｄｅｐＢＧ２、ＶｅｎｈＧは制御信号であり、上述の図４（ａ）、（ｂ）、（ｃ）、（ｄ）の各制御信号生成回路を使用して生成される。
【００６７】
図５（ｂ）は、ダイオードＤ３２を示す断面図である。寄生バイポーラトランジスタＱ２１は、ダイオードＤ３２のカソードをコレクタとし、Ｐウェルをベースとし、Ｎ基板をエミッタとしている。
【００６８】
次に、本実施の形態にかかる放電回路の動作について説明する。本実施の形態における正常時のオフ動作は、実施の形態１のそれと同様である。
【００６９】
次に、異常検出時のオフ動作について示す。実施の形態１と同様、第１トランジスタＭ２１４はバックゲートにＯＵＴ電圧を受け、定電流として作用する。
【００７０】
第１の放電部の動作について説明する。第１トランジスタＭ２１４の電流は、寄生バイポーラトランジスタＱ２６のベース電流となる。寄生バイポーラトランジスタＱ２６は、第１トランジスタＭ２１４からの受けたベース電流をｈｆｅ１倍し、出力ＭＯＳ１００のゲート電荷を電源端子１０２に放電する。
【００７１】
次に、第２の放電部の動作について説明する。第１の放電部が出力ＭＯＳ１００のゲート電極の電荷を電源端子１０２へ放電すると、出力ＭＯＳ１００のゲート電位ＧＡＴＥが低下し始め、一定量のゲート電荷が放電されるとＯＵＴ電位が低下し始める。トランジスタＭ２１５は、ＶｅｎｈＧ＝ＶＣＣをゲートに受けているため、出力端子１０３の電位が低下してトランジスタＭ２１５のゲート・ソース間電圧Ｖｇｓ２１５＝ＶＣＣ−ＯＵＴ＞Ｖｔｈｎとなるとオンし、放電に寄与する。さらにＯＵＴが低下し、Ｖｇｓ２１５＞Ｖｄｓ２１５−Ｖｔｈｎ⇔（ＶＣＣ−ＯＵＴ）＞（ＧＡＴＥ−ＯＵＴ）＞Ｖｔｈｎ となると、トランジスタＭ２１５は線形領域で動作するため、大きな放電電流を流すことが出来るようになる。第２の放電部は、出力ＭＯＳ１００のゲート電極の電位ＧＡＴＥを出力電圧ＯＵＴの電位と等しくなるまで放電させる。
【００７２】
以上の異常検出時の動作をまとめると、ターンオフ動作初期は、第１放電部の第１トランジスタＭ２１４の電流が全て寄生バイポーラトランジスタＱ２６のベース電流となって、寄生バイポーラトランジスタＱ２６が出力ＭＯＳ１００のゲート電荷を電源端子１０２に放電し、出力ＭＯＳ１００のゲート電荷を出力端子１０３に放電することで出力端子１０３の電位が低下する。次に、第２放電部を構成するトランジスタＭ２１５がオンし、残りの出力ＭＯＳ１００のゲート電荷を出力端子１０３に放電することで出力ＭＯＳ１００がオフする。このように、第１放電部及び第２放電部により、ゲート電荷を放電するようにしたので、急速オフを実現することができる。
【００７３】
本実施の形態においては、実施の形態１のように、トランジスタＭ２１２のようなＮ型エンハンスメントトランジスタを配置することで寄生バイポーラトランジスタを得るのではなく、図２（ｂ）中の寄生バイポーラトランジスタＱ２１に相当するバイポーラトランジスタだけを生成できるように、ｐ＋、 ｎ＋で構成されるダイオードＤ３２を配置した。Ｐウェル中に形成されたダイオードを配置することで図２（ｂ）に示した寄生バイポーラトランジスタＱ２１と等価の寄生バイポーラトランジスタＱ２６が得られ、実施の形態１と同様の効果が得られる。また、図２（ｂ）で存在していたトランジスタＭ２１４と出力端子１０３との間に存在していた経路がなくなるため、第３トランジスタＭ２１３も不要になる。
【００７４】
実施の形態２においては、第１の放電経路において、第１トランジスタＭ２１４の電流が全て寄生バイポーラトランジスタＱ２６のベース電流となるため、第１トランジスタＭ２１４の電流が全てｈｆｅ１倍増幅される。したがって、実施の形態１より放電電流を大きくすることが可能となる。また、図２（ｂ）の第３トランジスタＭ２１３や、図３（ａ）に示したトランジスタのチャネル領域や寄生バイポーラトランジスタＱ２３を生成していたｎ＋領域が不要となるため、より小さな面積で急速オフ回路を実現することが可能になる。
【００７５】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、図６（ａ）は、本発明の実施の形態に係る他のシステムを示すブロック図である。図１（ａ）に示すハイサイド出力回路は、ＧＮＤ端子１０６を有していないが、図６（ａ）に示す本実施の形態にかかるハイサイド出力回路は、ＧＮＤ端子を有している。このようなＧＮＤ端子を有する回路であっても、上述と同様の放電回路により、出力ＭＯＳの急速オフ動作を実現することができる。ここで、図６（ａ）に示すハイサイド出力回路は、ＧＮＤ端子を有するため、図４に示す各回路は、入力電圧ＩＮの代わりにＧＮＤ電位を使用することができる。
【符号の説明】
【００７６】
１  ハイサイド出力回路
２  内部電源
３  制御部
４  昇圧回路
５  放電回路
６  電流センサ
７  電圧センサ
８  温度センサ
９  ハイサイド出力回路
１０  通常時の放電回路
２０ａ、２０ｂ、２０ｃ  放電回路
１００  出力ＭＯＳトランジスタ
１０１  入力端子
１０２  電源端子
１０３  出力端子
１０６  ＧＮＤ端子  Ｍ２１１  Ｎ型のデプレッショントランジスタ
Ｍ２１２  Ｎ型のエンハンスメントトランジスタ
Ｍ２１３  Ｐ型のエンハンスメントトランジスタ
Ｍ２１４  Ｎ型のデプレッショントランジスタ
Ｍ２１５  Ｎ型のエンハンスメントトランジスタ
ＶｄｅｐＢＧ１、ＶｄｅｐＢＧ２、ＶｅｎｈＧ  制御信号
Ｑ２１〜Ｑ２６  寄生バイポーラトランジスタ
Ｐウェル  Ｐ型の領域
Ｎ基盤  Ｎ型の基盤領域
ＳＩＮ  入力信号
ＳＩＮ＿Ｂ  入力反転信号
ＯＣ  異常検出信号
Ｓ  スイッチ
３０１  制御信号入力回路
３０２  昇圧回路
３０３  ＲＩＳＥレート
３０４  状態判定回路
Ｑ１、Ｑ２  Ｎ型のデプレッショントランジスタ
Ｑ３  Ｎ型のエンハンスメントトランジスタ
【図１】
0005383353.tif 000002
【図２】
0005383353.tif 000003
【図３】
0005383353.tif 000004
【図４】
0005383353.tif 000005
【図５】
0005383353.tif 000006
【図６】
0005383353.tif 000007
【図７】
0005383353.tif 000008