(57)【特許請求の範囲】
【請求項１】
ＣＭＯＳインバータ回路及び該ＣＭＯＳインバータ回路の各トランジスタに各々直列接続された貫通電流防止用トランジスタから構成したインバータを奇数段リング接続したリング発振回路部と、
前記インバータと同一構成のインバータの偶数個を直列接続して構成され、前記リング発振回路部の何れかのインバータの出力側に接続した遅延回路部とを具備し、
前記リング発振回路部から前記遅延回路部にかけての直列接続の各インバータのうち、最前段のインバータの貫通電流防止用トランジスタを当該インバータより偶数段後段のインバータの出力信号で制御し、
最後段のインバータの貫通電流防止用トランジスタを当該インバータより偶数段前段のインバータの入力信号で制御し、
他のインバータの貫通電流防止用トランジスタを当該インバータより偶数段後段のインバータの出力信号又は偶数段前段のインバータの入力信号で制御するようにしたことを特徴とするリング発振回路。
【請求項２】
前記リング発振回路部のインバータのうちの何れか１個を、ＣＭＯＳインバータ回路と該ＣＭＯＳインバータ回路の各トランジスタに各々直列接続された貫通電流防止用トランジスタを具備する２入力のＮＯＲ回路又はＮＡＮＤ回路に置換し、
該ＮＯＲ回路又はＮＡＮＤ回路の一方の入力端子を前段のインバータの出力端子に接続し、他方の入力端子をリセット端子とし、貫通電流防止用トランジスタを、当該ＮＯＲ回路又はＮＡＮＤ回路より偶数段後段のインバータの出力信号又は偶数段前段のインバータの入力信号で制御するようにしたことを特徴とする請求項１に記載のリング発振回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、貫通電流を防止するとともに動作を高速化したリング発振回路に関するものである。
【０００２】
【従来の技術】
近時のＣＭＯＳデバイスを用いたリング発振回路は、微細化技術の進展に伴い極めて高速な動作が可能になってきている。しかしながら、従来のリング発振回路では、信号反転時にＣＭＯＳを構成するｐＭＯＳとｎＭＯＳのトランジスタが同時に導通して貫通電流が流れるため、構成ゲートの信号振幅が接地電位ＶＳＳから電源電位ＶＤＤまでフルスイングせず、また消費電力が増大する要因となっていた。
【０００３】
特に図５のようにインバータ１，２とＮＯＲ回路３で構成した３段ゲート（以後、インバータや他の回路をゲートと呼ぶこともある。）構成のリング発振回路では、発振周波数ｆが
ｆ＝１／｛２（ｎ・ｔｐｄ）｝            ・・・（１）
で表される（ｎは段数、ｔｐｄは１段当りの遅延時間）ことから、その発振周波数ｆが極めて高くなって限界値に近づくため、この傾向が顕著であった。４はリセット端子、５は出力端子である。
【０００４】
そこで図６に示すように、各ゲートの出力信号を、２個のインバータで構成した遅延素子１０，１１，１２を用いて遅延して、インバータ７，８，ＮＯＲ回路９の電源ラインを制御し、不要な貫通電流を低減する工夫がなされていた。
【０００５】
図７は電源からの貫通電流を防止したインバータ７を示す図であり、（ａ）は具体的な回路図、（ｂ）はシンボルである。このインバータ７は、ｐＭＯＳトランジスタＭＰ１，ｎＭＯＳトランジスタＭＮ１からなるＣＭＯＳインバータ回路の部分と、これに直列接続される貫通電流防止用のｐＭＯＳトランジスタＭＰ２、ｎＭＯＳトランジスタＭＮ２とで構成される。なお、他のインバータ８も同様な構成である。
【０００６】
このインバータ７では、入力端子７０１に「Ｈ」の信号が入力して出力端子７０２の信号が「Ｌ」になったとき、それから遅延素子１０による遅延時間（入力信号が次に反転するまでの時間より短い時間）の後に制御端子７０３が「Ｌ」になってトランジスタＭＰ２がオン、ＭＮ２がオフに予め設定され、その後に入力端子７０１の信号が「Ｌ」に反転したときは、トランジスタＭＰ１がオンになるが、それまでトランジスタＭＮｌがオンとなっていてもトランジスタＭＮ２が遅延素子１０によって予めオフとなっているので、このとき貫通電流は流れない。なお、出力端子７０２では、貫通電流防止用のトランジスタＭＰ２、ＭＮ２で電源ラインが遮断されても、そこに接続される負荷や配線の寄生容量によりそれまでの信号を保持する。
【０００７】
図８は貫通電流を防止したＮＯＲ回路９を示す図であり、（ａ）は具体的な回路図、（ｂ）はシンボルである。ＮＯＲ回路部分はｐＭＯＳトランジスタＭＰ３，ＭＰ４，ｎＭＯＳトランジスタＭＮ３，ＭＮ４で構成され、貫通電流防止部がｐＭＯＳトランジスタＭＰ５、ｎＭＯＳトランジスタＭＮ５で構成される。すなわち、このＮＯＲ回路もトランジスタＭＰ３，ＭＮ３からなるＣＭＯＳインバータ回路の部分をもち、この回路に直列に貫通電流防止用トランジスタＭＰ５，ＭＮ５が接続されている。
【０００８】
【発明が解決しようとする課題】
ところが、リング発振回路では、インバータ偶数段で構成される遅延回路１０〜１２を付加しなければならず、素子数が増大する問題があり、さらにこの遅延回路１０〜１２を構成するインバータについても貫通電流阻止の対策が必要であり、この点でも素子数が増大する。
【０００９】
そこで、図９に示すように、個々のゲート用の専用の遅延回路を使用せず、リング発振回路を構成するインバータ（貫通電流防止用トランジスタ付き）の段数を符号１７〜２０に示すように増加して各インバータやＮＯＲ回路の出力信号を貫通電流防止用信号として２段後ろにフイードバックした構成が考えられたが、この構成は５段以上のリング発振器では実用可能なものの、４段以下では実現できなかった。
【００１０】
したがって、リング発振回路の発振周波数は、前記した式（１）で示したように段数ｎが少なくなるほど高い周波数の発振を実現できるのであるが、５段以上の段数に制限されるので、高速化、つまり高周波発振ができなかった。
【００１１】
本発明は以上のような点に鍍みてなされたものであり、その目的は、貫通電流を抑制でき、且つ動作の高速化が可能となったリング発振回路を提供することである。
【００１２】
【課題を解決するための手段】
上記目的を達成するための第１の発明は、ＣＭＯＳインバータ回路及び該ＣＭＯＳインバータ回路の各トランジスタに各々直列接続された貫通電流防止用トランジスタから構成したインバータを奇数段リング接続したリング発振回路部と、前記インバータと同一構成のインバータの偶数個を直列接続して構成され、前記リング発振回路部の何れかのインバータの出力側に接続した遅延回路部とを具備し、前記リング発振回路部から前記遅延回路部にかけての直列接続の各インバータのうち、最前段のインバータの貫通電流防止用トランジスタを当該インバータより偶数段後段のインバータの出力信号で制御し、最後段のインバータの貫通電流防止用トランジスタを当該インバータより偶数段前段のインバータの入力信号で制御し、他のインバータの貫通電流防止用トランジスタを当該インバータより偶数段後段のインバータの出力信号又は偶数段前段のインバータの入力信号で制御するようにした。
第２の発明は、第１の発明において、前記リング発振回路部のインバータのうちの何れか１個を、ＣＭＯＳインバータ回路と該ＣＭＯＳインバータ回路の各トランジスタに各々直列接続された貫通電流防止用トランジスタを具備する２入力のＮＯＲ回路又はＮＡＮＤ回路に置換し、該ＮＯＲ回路又はＮＡＮＤ回路の一方の入力端子を前段のインバータの出力端子に接続し、他方の入力端子をリセット端子とし、貫通電流防止用トランジスタを、当該ＮＯＲ回路又はＮＡＮＤ回路より偶数段後段のインバータの出力信号又は偶数段前段のインバータの入力信号で制御するようにした。
【００１３】
【発明の実施の形態】
図１は本発明の実施の形態のリング発振回路の構成を示す図である。図６に示したものと同しものには同じ符号を付した。インバータ７，８とＮＯＲ回路９でリング発振回路部を構成し、そのＮＯＲ回路９の出力側に４段のインバータ２１，２２，２３，２４からなる遅延回路部を接続した。この各インバータ２１〜２４は図７に示したものと同様に、ｐＭＯＳ、ｎＭＯＳのトランジスタからなるＣＭＯＳインバータ回路と貫通電流防止用のｐＭＯＳ、ｎＭＯＳのトランジスタを有する構成である。
【００１４】
そして、ここでは、インバータ７の貫通電流防止用トランジスタの制御用としてインバータ２２の出力信号を入力させ、インバータ８の貫通電流防止用トランジスタの制御用としてインバータ２３の出力信号を入力させ、ＮＯＲ回路９の貫通電流防止用トランジスタの制御用としてインバータ２４の出力信号を入力させ、インバータ２１の貫通電流防止用トランジスタの制御用としてインバータ２３の出力信号を入力させ、インバータ２２の貫通電流防止用トランジスタの制御用としてインバータ２４の出力信号を入力させ、インバータ２３の貫通電流防止用トランジスタの制御用としてＮＯＲ回路９の出力信号を入力させ、インバータ２４の貫通電流防止用トランジスタの制御用としてインバータ２１の出力信号を入力させている。
【００１５】
すなわち、リング発振回路部のインバータ７，８とＮＯＲ回路９の貫通電流防止用トランジスタは、それより４段後段のインバータの出力信号で制御し、遅延回路部のインバータ２１〜２４はそれより２段だけ後段のゲートの出力信号で制御し、又はそれより２段だけ前段のゲートの入力信号で制御する。
【００１６】
図２は図１のリング発振回路のタイムチャートである。点線で示す矢印は貫通電流防止用信号の流れを示すものであり、２点鎖線で示す矢印は発振信号の流れを示すものである。リセット端子４が「Ｈ」の間は、ＮＯＲ回路９の他の入力の信号如何に拘わらずその出力信号は「Ｌ」となって、発振を停止している。このリセット端子４を「Ｌ」にすると、このＮＯＲ回路９はインバータとして機能し、他のインバータ７，８とで発振を開始する。
【００１７】
そして、各ゲート７〜９、２１，２２については、そこから出力した信号の論理と同じ論理の信号を若干の遅延の後に貫通電流防止用制御端子に受けるので、出力信号を反転すると若干の時間遅れの後、そのときまでオンしていた貫通電流防止用トランジスタをオフにし、そのときまでオフしていた貫通電流防止用トランジスタをオンして、次の信号反転時には貫通電流は生じない。この時間遅れは、符号７〜９のリング発振部分についてはゲート４段分であり、インバータ２１，２２はゲート２段分である。
【００１８】
また、ゲート２３，２４については、２段前のゲートの入力信号を貫通電流防止用制御端子に受けるので、そのときまでオンしていた貫通電流防止用トランジスタをオフにし、そのときまでオフしていた貫通電流防止用トランジスタをオンする。そして２段のゲートによる遅延の後に、論理信号が当該ゲートのＣＭＯＳインバータ回路に入力するため、その論理信号入力時に貫通電流は生じない。
【００１９】
図３は図１に示したＮＯＲ回路９をＮＡＮＤ回路２５に置換して構成したリング発振回路を示す図である。図４はこのＮＡＮＤ回路２５を示す図であり、その（ａ）は具体的な回路図、（ｂ）はシンボルである。ＮＡＮＤ回路本体はｐＭＯＳトランジスタＭＰ７、ＭＰ８とｎＭＯＳトランジスタＭＮ７、ＭＮ８から構成され、貫通電流防止部がｐＭＯＳトランジスタＭＰ９とｎＭＯＳトランジスタＭＮ９から構成される。すなわち、このＮＡＮＤ回路２５においても、ＣＭＯＳインバータ回路を構成するトランジスタＭＰ７，ＭＮ７に直列に貫通電流防止用トランジスタＭＰ９，ＭＮ９が接続されている。２５０１，２５０２は入力端子、２５０３は出力端子、２５０４は貫通電流防止制御端子である。なお、このＮＡＮＤ回路２５を使用したリング発振回路では、リセット端子４を「Ｌ」にしたとき発振が停止する。
【００２０】
以上のように、この実施の形態のリング発振回路は、貫通電流防止用の信号生成用の遅延回路部を４段のインバータ２１〜２４で構成し、これをリング発振回路部から分離しているので、３段構成のリング発振回路部を構成して高速動作を行わせ高周波発振を実現しながら、同時に貫通電流の阻止を行い、消費電力を削減する。
【００２１】
上記した貫通電流による消費電力は、ＣＭＯＳゲートでは、全体の消費電力の２０〜５０％といわれているが、本発明のリング発振回路では、これを１／２以下に削減できることをシミュレーションで確認した。なお、貫通電流防止用の信号生成用の回路は、４段のインバータに限られるものではなく、リング発振回路の段数に応して、６段以上の偶数段のインバータにしても、また各インバータの間に遅延時間を稼ぐためのトランスファーゲートを介挿してもよい。また、上記ではリセット用にＮＯＲ回路９又はＮＡＮＤ回路２５を使用したが、これは他のインバータ７，９と同様なインバータにしても良い。
【００２２】
【発明の効果】
以上から本発明のリング発振回路によれば、貫通電流が流れない状態で各ゲートの出力信号が反転するので、各構成ゲートがフルスイングし、かつ貫通電流用パスがないため高速動作が可能となる。また構成素子数も少なくて済み、アナログ動作部分が無いため動作も安定化する。さらに、ゲート段数を最低３段にして貫通電流防止ができるので、ＣＭＯＳデバイスの限界に近い発振周波数で動作させながら、消費電力を従来の１／２に削減でき、高速ＰＬＬ、ＤＣ／ＤＣコンバータの発振回路等に簡便な発振回路として、広い適用領域が考えられる。
【図面の簡単な説明】
【図１】  第１の実施の形態のリング発振回路の回路図である。
【図２】  図１の回路の動作のタイムチャートである。
【図３】  図１のリング発振回路の変形例の回路図である。
【図４】  図３で使用したＮＡＮＤ回路の回路図である。
【図５】  従来のリング発振回路の回路図である。
【図６】  従来の貫通電流対策を施したリング発振回路の回路図である。
【図７】  従来の貫通電流対策を施したインバータの画路図である。
【図８】  従来の貫通電流対策を施したＮＯＲ回路の回路図である。
【図９】  従来の貫通電流対策を施したリング発振回路の回路図である。
【符号の説明】
１，２：インバータ
３：ＮＯＲ回路
４：リセット端子
５：出力端子
７，８：貫通電流防止用トランジスタを有すインバータ
９：貫通電流防止用トランジスタを有するＮＯＲ回路
１０〜１２：遅延回路
１７〜２４：貫通電流防止用トランジスタを有すインバータ
２５：貫通電流防止用トランジスタを有するＮＡＮＤ回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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