(57)【特許請求の範囲】
【請求項１】
複数の不揮発性メモリ素子によって構成されたメモリセルアレイを備え、動作モードとして、前記不揮発性メモリへのアクセスを行う複数のアクティブモードと、前記不揮発性メモリ素子へのアクセスを行わずに待機するスタンバイモードと、を有する不揮発性半導体記憶装置に用いられ、電源電圧を昇圧して、前記動作モードに応じた昇圧電圧を出力する昇圧回路であって、
前記メモリセルへ供給可能な電流容量が比較的大きく、前記アクティブモード時に駆動され、前記電源電圧を各アクティブモードに応じた電圧に昇圧して、前記昇圧電圧として出力する第１の昇圧部と、
前記メモリセルへ供給可能な電流容量が前記第１の昇圧部よりも小さく、前記スタンバイモード時に駆動され、前記電源電圧をスタンバイモードに応じたスタンバイ電圧に昇圧して、前記昇圧電圧として出力する第２の昇圧部と、
前記第１および第２の昇圧部の駆動を制御することが可能な駆動制御部と、
を備え、
前記不揮発性半導体記憶装置の電源オン時またはリセット時には、前記駆動制御部は、前記動作モードがスタンバイモードであっても、前記第１の昇圧部を駆動して、前記昇圧電圧を前記スタンバイ電圧まで上昇させることを特徴とする昇圧回路。
【請求項２】
請求項１に記載の昇圧回路において、
前記昇圧電圧が前記スタンバイ電圧に到達したことを検出したら、前記駆動制御部は、前記第１の昇圧部を停止させると共に、前記第２の昇圧部を駆動することを特徴とする昇圧回路。
【請求項３】
請求項１または請求項２に記載の昇圧回路において、
前記昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、１つのワードゲートと、２つのコントロールゲートによって制御されるツインメモリセルを構成していることを特徴とする昇圧回路。
【請求項４】
請求項１または請求項２に記載の昇圧回路において、
前記昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から成り、電荷のトラップサイトとして機能するＯＮＯ膜を備えることを特徴とする昇圧回路。
【請求項５】
請求項１または請求項２に記載の昇圧回路において、
前記駆動制御部は、前記動作モードがアクティブモードである時も、前記第２の昇圧部を駆動することを特徴とする昇圧回路。
【請求項６】
請求項１または請求項２に記載の昇圧回路において、
前記第１および第２の昇圧部は、それぞれ、
発振動作を行って、クロック信号を出力する発振回路と、
該発振回路からの前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
該チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えると共に、
前記駆動制御部は、前記第１または第２の昇圧回路を停止させる際、その昇圧回路の備える前記発振回路の発振動作を停止させることを特徴とする昇圧回路。
【請求項７】
前記不揮発性半導体装置に用いられる電圧発生回路であって、
請求項１または請求項２に記載の昇圧回路と、
該昇圧回路からの前記昇圧電圧から、前記不揮発性メモリ素子に対し前記動作モードに応じた動作を実行させるための制御電圧を生成する制御電圧生成回路と、
を備える電圧発生回路。
【請求項８】
請求項１または請求項２に記載の昇圧回路を備えた不揮発性半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、不揮発性半導体記憶装置の電圧発生回路に係り、特に、電源電圧を動作モードに応じて昇圧させる昇圧回路に関するものである。
【０００２】
【背景技術】
半導体記憶装置においては、一般的に、メモリセルがマトリクス状に配列されて構成されるメモリセルアレイに対して、行方向と列方向のアドレスを指定することで、各メモリセルに対するリード（読み出し）、プログラム（書き込み）、イレース（消去）等を行うようになっている。
【０００３】
各メモリセルに接続された行方向の信号線と列方向の信号線とに印加する電圧を制御することで、特定のメモリセルにアクセスしてリード、プログラム及びイレースのうち所定の動作をすることが可能である。即ち、所定のメモリセルを選択するためには、他のメモリセルに印加する電圧とは異なる電圧を電源電圧から発生させて印加させればよい。
【０００４】
ところで、近年、電気的な消去が可能で不揮発性を有する不揮発性半導体記憶装置として、ＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide-Semiconductorまたは-substrate）型が開発されている。このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposiumon VLSI Technology Digest of Technical Papers p.122-p.123）に詳述されているように、各メモリセルがそれぞれ２つのメモリ素子を有する。
【０００５】
この文献にも記載されているように、このようなＭＯＮＯＳ型不揮発性半導体記憶装置の各メモリ素子に対して、各メモリセルの数に応じた信号線（制御線）でアクセスするためには、各信号線（制御線）に応じた複数種類の電圧値を制御電圧として与える必要がある。しかも、メモリ素子に対する各動作（リード、プログラム、イレースおよびスタンバイ）モード毎に、その動作モードに応じた種々の制御電圧を与える必要がある。
【０００６】
このような制御電圧は、電圧発生回路によって発生される。一般に、電圧発生回路は、電源電圧を各動作モードに応じて昇圧させる昇圧回路と、昇圧した電圧から、各動作モードに応じて、必要な複数種類の制御電圧を生成する制御電圧生成回路と、を備えている。このうち、昇圧回路では、プログラム（書き込み）モード時およびイレース（消去）モード時において、例えば、１．８Ｖの電源電圧を高電圧の８．０Ｖに昇圧して出力し、リード（読み出し）モード時およびスタンバイ（待機）モード時においては、低電圧の５．０Ｖに昇圧して出力する。MONOS型のメモリセルではリード時にも電源電圧よりも高い電圧を必要とする一方、スタンバイ状態からリード状態になる場合のアクセス時間を短くするためにスタンバイ時にも電源電圧よりも高い電圧を発生させておく必要がある。なお、スタンバイモード時におけるこの５．０Ｖの昇圧電圧を、以下、スタンバイ電圧という場合がある。
【０００７】
ところで、上記した動作モードのうち、リードモード，プログラムモード，イレースモードなどのアクティブモード時では、メモリ素子に対するアクセスが発生するので、メモリセルアレイで必要とされる電力は大きいが、メモリ素子に対するアクセスが発生しないスタンバイモード時は、消費電流を抑えることが望ましい。
【０００８】
そこで、負荷（メモリセルアレイなど）に供給可能な電流容量の大きい第１の昇圧部と、第１の昇圧部に比較して、供給可能な電流容量は小さいが、消費電流の少ない第２の昇圧部と、を備えた昇圧回路が提案されており、アクティブモード時には、供給可能な電流容量の大きい第１の昇圧部を用いて、電源電圧を昇圧させることにより、メモリセルアレイで必要とされる電力を十分賄うようにし、スタンバイモード時には、第１の昇圧部は停止させ、供給可能な電流容量は小さいが、消費電流は少ない第２の昇圧部を用いて、電源電圧を昇圧させることにより、スタンバイモード時における昇圧回路での消費電流を低減するようにしていた。
【０００９】
【発明が解決しようとする課題】
しかしながら、このような昇圧回路では、不揮発性半導体記憶装置の電源オン時やリセット時などにおいて、次のような問題があった。
【００１０】
すなわち、不揮発性半導体記憶装置の電源オン時やリセット時の直後は、通常、スタンバイモードであるので、上記した昇圧回路では、第１の昇圧部は停止したままで、第２の昇圧部が駆動されることになる。しかし、電源オン時やリセット時において、昇圧回路から出力される昇圧電圧は初め電源電圧に近い電圧であるので、これを速やかにスタンバイ電圧（例えば、５．０Ｖ）まで上げる必要があるが、第２の昇圧部では、供給可能な電流容量が小さいため、昇圧電圧を電源電圧からスタンバイ電圧まで上げるのに、長時間を要していた。このため、電源オン時やリセット時から、メモリ素子へのアクセスが可能な状態になるまでの時間（初期アクセス可能時間）が長くなってしまうという問題があった。
【００１１】
従って、本発明の目的は、上記した従来技術の問題点を解決し、電源オン時やリセット時などにおける初期アクセス可能時間を短縮させることが可能な不揮発性半導体記憶装置の昇圧回路を提供することにある。
【００１２】
【課題を解決するための手段およびその作用・効果】
上記した目的の少なくとも一部を達成するために、本発明の昇圧回路は、複数の不揮発性メモリ素子によって構成されたメモリセルアレイを備え、動作モードとして、前記不揮発性メモリへのアクセスを行う複数のアクティブモードと、前記不揮発性メモリ素子へのアクセスを行わずに待機するスタンバイモードと、を有する不揮発性半導体記憶装置に用いられ、電源電圧を昇圧して、前記動作モードに応じた昇圧電圧を出力する昇圧回路であって、
前記メモリセルへ供給可能な電流容量が比較的大きく、前記アクティブモード時に駆動され、前記電源電圧を各アクティブモードに応じた電圧に昇圧して、前記昇圧電圧として出力する第１の昇圧部と、
前記メモリセルへ供給可能な電流容量が前記第１の昇圧部よりも小さく、前記スタンバイモード時に駆動され、前記電源電圧をスタンバイモードに応じたスタンバイ電圧に昇圧して、前記昇圧電圧として出力する第２の昇圧部と、
前記第１および第２の昇圧部の駆動を制御することが可能な駆動制御部と、
を備え、
前記不揮発性半導体記憶装置の電源オン時またはリセット時には、前記駆動制御部は、前記動作モードがスタンバイモードであっても、前記第１の昇圧部を駆動して、前記昇圧電圧を前記スタンバイ電圧まで上昇させることを要旨とする。
【００１３】
このように、電源オン時またはリセット時に、前記第１の昇圧部を駆動させ、電源電圧の昇圧を行うことにより、第１の昇圧部は第２の昇圧部に比較して、供給可能な電流容量が大きいため、昇圧電圧を例えば電源電圧からスタンバイ電圧まで急速に上昇させることができる。従って、スタンバイ電圧に到達するまでの時間を非常に短くできるため、電源オン時やリセット時から、メモリ素子へのアクセスが可能な状態になるまでの時間（初期アクセス可能時間）を大幅に短縮することができる。
【００１４】
本発明の昇圧回路において、前記昇圧電圧が前記スタンバイ電圧に到達したことを検出したら、前記駆動制御部は、前記第１の昇圧部を停止させると共に、前記第２の昇圧部を駆動することが好ましい。
【００１５】
昇圧電圧がスタンバイ電圧に到達したら、スタンバイモードの間、このスタンバイ電圧を維持するだけで良いので、供給可能な電流容量の小さい第２の昇圧部を駆動して、電源電圧の昇圧を行わせても、問題はない。しかも、供給可能な電流容量が大きい分、消費電流も大きい第１の昇圧部を停止させて、供給可能な電流容量が小さい分、消費電流も小さい第２の昇圧部を駆動させることにより、スタンバイモード時における昇圧回路での消費電流を低減することができる。
【００１６】
本発明の昇圧回路において、該昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、１つのワードゲートと、２つのコントロールゲートによって制御されるツインメモリセルを構成していても良い。
【００１７】
このような構成によれば、ツインメモリセルによるメモリセルアレイに対して、例えば、リード、プログラムまたはイレースなどの複数の動作モードによる動作が可能である。
【００１８】
本発明の昇圧回路において、該昇圧回路が用いられる前記不揮発性半導体記憶装置は、前記不揮発性メモリ素子が、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）から成り、電荷のトラップサイトとして機能するＯＮＯ膜を備えるようにしても良い。
【００１９】
このような構成によれば、ＭＯＮＯＳ型不揮発性メモリを用いた装置において、電源電圧の昇圧を行うことができる。
【００２０】
本発明の昇圧回路において、前記第１および第２の昇圧部は、それぞれ、
発振動作を行って、クロック信号を出力する発振回路と、
該発振回路からの前記クロック信号に基づいて、前記電源電圧を昇圧し、前記昇圧電圧を出力するチャージポンプ回路と、
該チャージポンプ回路からの前記昇圧電圧が、前記動作モードに応じた所定の設定電圧になるように前記発振回路の発振動作を制御するレベルセンス回路と、
を備えると共に、
前記駆動制御部は、前記第１または第２の昇圧回路を停止させる際、その昇圧回路の備える前記発振回路の発振動作を停止させることが好ましい。
【００２１】
このような構成を採ることにより、昇圧部を必要に応じて容易に停止させることができる。
【００２２】
なお、本発明は、上記した昇圧回路としての態様に限ることなく、その昇圧回路を備えた電圧発生回路としての態様や、その昇圧回路を備えた不揮発性半導体装置としての態様で実現することも可能である。
【００２３】
【発明の実施の形態】
以下、本発明の実施の形態を実施例に基づいて以下の順序で説明する。
Ａ．不揮発性半導体記憶装置の構成および動作：
Ｂ．メモリセルの構成および動作：
Ｃ．電圧発生回路の構成および動作：
Ｄ．昇圧回路の構成および動作：
Ｄ−１．電源オン時またはリセット時の動作：
Ｄ−２．スタンバイ電圧到達後の動作：
Ｄ−３．動作モード切り換え時の動作：
Ｄ−４．実施例の効果：
Ｅ．変形例：
【００２４】
Ａ．不揮発性半導体記憶装置の構成および動作：
図１は一般的な不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。この不揮発性半導体記憶装置１０は、主として、メモリセルアレイ１２と、プリデコーダ１４と、行デコーダ１６と、列デコーダ１８と、列選択回路２０と、Ｉ／Ｏ回路２２と、コントロールロジック２４と、電圧発生回路２６と、を備えている。なお、この他、アドレスバッファ、入出力バッファ、コントロールバッファ、センスアンプ等の種々の回路も備えているが、説明を簡略化するために、図１では省略されている。
【００２５】
プリデコーダ１４と、行デコーダ１６と、列デコーダ１８とは、メモリセルアレイ１２内の選択対象の不揮発性メモリ素子（選択セル）を特定するアドレス信号をデコードするものである。なお、図１では、２１ビットのアドレス信号ＡＤ［２０−０］がプリデコーダ１４に入力される例を示している。
【００２６】
列選択回路２０は、列デコーダ１８によって特定される選択セルに対応するビット線を選択し、Ｉ／Ｏ回路２２内のセンスアンプ等の回路に接続するものである。Ｉ／Ｏ回路２２は、読み出されたデータの出力または書き込みデータの入力を実行するものである。
【００２７】
コントロールロジック２４は、図示しない各種制御入力に基づいて各種制御信号、例えば、電圧発生回路２６に対する制御信号を生成するものである。
【００２８】
電圧発生回路２６は、コントロールロジック２４に制御されて、メモリセルアレイ１２に与えられる複数種類の制御電圧を発生するものである。
【００２９】
Ｂ．メモリセルの構成および動作：
次に、メモリセルアレイ１２を構成する記憶素子として用いられるツインメモリセルの構成及びその動作について説明する。図２はツインメモリセルの構造を模式的に示した断面図である。
【００３０】
図２に示すように、Ｐ型ウェル１０２上には、複数のツインメモリセル１００（…，１００［ｉ］，１００［ｉ＋１］，…：ｉは１以上の正数）がＢ方向（以下、行方向またはワード線方向という）に配列されて構成されている。ツインメモリセル１００は、列方向（図２の紙面に垂直な方向）（以下、ビット線方向ともいう）にも複数配列されており、メモリセルアレイ１２は、ツインメモリセル１００がマトリクス状に配列されて構成される。
【００３１】
各ツインメモリセル１００は、Ｐ型ウェル１０２上にゲート絶縁膜を介して形成されるワードゲート１０４と、第１のコントロールゲート１０６Ａを有する第１のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ａと、第２のコントロールゲート１０６Ｂを有する第２のメモリ素子（ＭＯＮＯＳメモリ素子）１０８Ｂとによって構成される。
【００３２】
第１，第２のメモリ素子１０８Ａ，１０８Ｂの各々は、Ｐ型ウェル１０２上に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層したＯＮＯ膜１０９を有し、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。第１，第２のメモリ素子１０８Ａ，１０８Ｂの各ＯＮＯ膜１０９上には、それぞれ第１，第２のコントロールゲート１０６Ａ，１０６Ｂが形成されている。第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂの動作状態は、ＭＯＮＯＳのＭ（金属）に相当するポリシリコンにて形成される第１，第２のコントロールゲート１０６Ａ，１０６Ｂによって、それぞれ制御される。なお、第１，第２のコントロールゲート１０６Ａ，１０６Ｂは、シリサイドなどの導電材で構成することもできる。
【００３３】
第１，第２のメモリ素子１０８Ａ，１０８Ｂ相互間には、電気的に絶縁されて、例えばポリシリコンを含む材料によって形成されたワードゲート１０４が形成されている。ワードゲート１０４に印加される電圧によって、各ツインメモリセル１００の第１，第２のメモリ素子１０８Ａ，１０８Ｂが選択されるか否かが決定される。
【００３４】
このように、１つのツインメモリセル１００は、スプリットゲート（第１，第２のコントロールゲート１０６Ａ，１０６Ｂ）を備えた第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂを有し、第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂに対して１つのワードゲート１０４が共用される。
【００３５】
第１，第２のＭＯＮＯＳメモリ素子１０８Ａ，１０８Ｂは、独立して電荷のトラップサイトとして機能する。電荷のトラップを制御するワードゲート１０４は、図２に示すように、Ｂ方向（行方向）に間隔をおいて配列されて、ポリサイド等で形成される１本のワード線ＷＬに共通接続されている。ワード線ＷＬに所定の制御電圧を供給することで、同一行の各ツインメモリセル１００の第１及び第２のメモリ素子１０８Ａ，１０８Ｂの少なくとも１つを選択可能とすることができる。
【００３６】
各コントロールゲート１０６Ａ，１０６Ｂは、列方向に沿って延び、同一列に配列された複数のツインメモリセル１００にて共用されて、コントロールゲート線として機能する。行方向に隣接するツインメモリセル１００同士の相互に隣接するコントロールゲート１０６Ａ，１０６Ｂは、サブコントロールゲート線ＳＣＧ（…，ＳＣＧ［ｉ］，ＳＣＧ［ｉ＋１］，…）に共通接続されている。サブコントロールゲート線ＳＣＧは、例えばワードゲート１０４、コントロールゲート１０６Ａ，１０６Ｂ及びワード線ＷＬよりも上層の金属層で形成される。各サブコントロールゲート線ＳＣＧに独立して制御電圧を印加することによって、後述するように、各メモリセル１００の２つのメモリ素子１０８Ａ及びメモリ素子１０８Ｂを独立して制御することができる。
【００３７】
行方向に隣接するメモリセル１００同士の相互に隣接するメモリ素子１０８Ａ，１０８Ｂ相互間には、Ｐ型ウェル１０２内において不純物層１１０（…，１１０［ｉ］，１１０［ｉ＋１］，…）が形成されている。これらの不純物層１１０は、例えばＰ型ウェル１０２内に形成されたｎ型不純物層であり、列方向に沿って延び、同一列に配列された複数のツインメモリセル１００にて共用されて、ビット線ＢＬ（…，ＢＬ［ｉ］，ＢＬ［ｉ＋１］，…）として機能する。
【００３８】
ビット線ＢＬに対する制御電圧の印加及び電流検出によって、ワード線ＷＬ及びサブコントロールゲート線ＳＣＧによって選択された各メモリセル１００の一方のメモリ素子に対して、電荷（情報）のリード（読み出し）及びプログラム（書き込み）が可能となる。
【００３９】
Ｃ．電圧発生回路の構成および動作：
このようなメモリセルアレイに与えられる制御電圧としては、リードモード，プログラムモード，イレースモード，スタンバイモードなどの各動作モードに応じて、異なった種々の電圧が必要となるため、電圧発生回路２６は各動作モードにおいて必要な種々の制御電圧を発生する。
【００４０】
図３は本発明の一実施例としての昇圧回路を含む電圧発生回路２６を示すブロック図である。図３に示すように、電圧発生回路２６は、本実施例の昇圧回路２６０と、制御電圧生成回路２６８とを備えている。
【００４１】
このうち、制御電圧生成回路２６８は、昇圧回路２６０から出力される昇圧電圧ＨＶを利用して、コントロールロジック２４からの制御信号に基づき、各動作モードにおいて必要な複数種類の電圧を生成する。制御電圧生成回路２６８は、種々の一般的なレギュレータ回路（図示せず）により構成される。
【００４２】
一方、昇圧回路２６０は、コントロールロジック２４からの制御信号などに基づいて、電源電圧Ｖｄｄを、各動作モードに応じて昇圧して、所望の昇圧電圧ＨＶを出力する。具体的には、昇圧回路２６０は、プログラム（書き込み）モード時およびイレース（消去）モード時において、例えば、１．８Ｖの電源電圧Ｖｄｄを高電圧の８．０Ｖに昇圧して出力し、リード（読み出し）モード時およびスタンバイ（待機）モード時においては、低電圧の５．０Ｖに昇圧して出力する。
【００４３】
本実施例の昇圧回路２６０は、図３に示すように、ストロングチャージポンプ２６２と、ウィークチャージポンプ２６４と、駆動制御回路２６６と、を備えている。そして、コントロールロジック２４からの制御信号などに基づいて、駆動制御回路２６６が、ストロングチャージポンプ２６２およびウィークチャージポンプ２６４を制御し、リードモード，プログラムモード，イレースモードなどのアクティブモード時には、ストロングチャージポンプ２６２を駆動して、電源電圧Ｖｄｄを各動作モードに応じた電圧にそれぞれ昇圧し、スタンバイモード時には、ウィークチャージポンプ２６４を駆動して、電源電圧Ｖｄｄをスタンバイ電圧に昇圧し、それぞれ、共通の昇圧電圧ＨＶとして出力する。
【００４４】
ストロングチャージポンプ２６２は、負荷に供給可能な電流容量が大きく、リードモード，プログラムモード，イレースモードなどのアクティブモード時に、それぞれ、メモリセルアレイにおいて必要とされる電力を十分に賄うことができる能力を持っている。一方、ウィークチャージポンプ２６４は、ストロングチャージポンプ２６２に比べて供給可能な電流容量が小さく、昇圧電圧としてスタンバイ電圧は維持できるものの、アクティブモード時にメモリセルアレイで必要とされる電力を賄うほどの能力は持っていない。しかしながら、ウィークチャージポンプ２６４は、ストロングチャージポンプ２６２に比べ、供給可能な電流容量が小さい分、消費される電流が少なくて済む。
【００４５】
また、駆動制御回路２６６は、コントロールロジック２４からの制御信号などをチャージポンプ２６２，２６４に与えている。
【００４６】
ところで、前述したとおり、半導体記憶装置の電源オン時やリセット時においては、通常、スタンバイモードであるので、ウィークチャージポンプ２６４の方が駆動されることになるが、ウィークチャージポンプ２６４では、供給可能な電流容量が小さいため、昇圧電圧ＨＶを電源電圧からスタンバイ電圧まで上げるのに、長時間を要することになる。
【００４７】
そこで、本実施例では、駆動制御回路２６６が、電源オン時やリセット時を示す電源オン／リセット信号ＯＮ／ＲＳを外部から入力し、この信号ＯＮ／ＲＳに基づいて、電源オン時やリセット時には、例え、スタンバイモードであっても、ウィークチャージポンプ２６４ではなく、供給可能な電流容量の大きいストロングチャージポンプ２６２を駆動して、昇圧電圧ＨＶを電源電圧からスタンバイ電圧まで速やかに上げるようにしている。
【００４８】
従って、図３におけるストロングチャージポンプ２６２は、本発明の第１の昇圧部に、ウィークチャージポンプ２６４は第２の昇圧部に、駆動制御回路２６６は駆動制御部に、それぞれ相当することになる。
【００４９】
Ｄ．昇圧回路の構成および動作：
図４は図３における昇圧回路２６０の具体的な構成を示す回路図である。図４に示すように、昇圧回路２６０を構成するストロングチャージポンプ２６２は、主として、発振回路３００と、チャージポンプ回路３１０と、レベルセンサ３２０と、を備えている。
【００５０】
このうち、発振回路３００は、アンドゲート３３８からのイネーブル信号ＥＮＢ１に応じて、チャージポンプ回路３１０に供給するクロック信号ＯＳＣＫを出力する。例えば、イネーブル信号ＥＮＢ１がローレベル（非アクティブ）であれば、発振回路３００の発振動作が停止され、イネーブル信号ＥＮＢ１がハイレベル（アクティブ）であれば、発振回路３００の発振動作が開始される。
【００５１】
チャージポンプ回路３１０は、発振回路３００から供給されるクロック信号ＯＳＣＫに基づいて、電源電圧Ｖｄｄを昇圧し、昇圧電圧ＨＶを出力する。このチャージポンプ回路３１０としては、リード，プログラム，イレースモード時などのアクティブモード時に、発生した電圧を後段の負荷（メモリセルアレイ１２など）に供給するだけの十分な電流容量を有するものが用いられている。
【００５２】
レベルセンサ３２０は、コントロールロジック２４から駆動制御回路２６６を介して供給されるリード信号ＲＤ、プログラム信号ＰＧＭおよびイレース信号ＥＲＳと、駆動制御回路２６６から供給される検出信号ＰＷＵＰと、に基づいて、チャージポンプ回路３１０の出力電圧（昇圧電圧）ＨＶが、電源オン時またはリセット時（スタンバイモード時）およびリードモード時には５．０Ｖより高いか低いか、プログラムモード時およびイレースモード時には８．０Ｖより高いか低いかを検出し、その検出信号ＡＣＴをアンドゲート３３８にフィードバックする。
【００５３】
従って、図４における発振回路３００が本発明における発振回路に、チャージポンプ回路３１０が本発明におけるチャージポンプ回路に、レベルセンサ３２０がレベルセンス回路に、それぞれ相当することになる。
【００５４】
レベルセンサ３２０は、コンパレータ３２２を有している。コンパレータ３２２の負入力端子（−）には、基準電圧Ｖｒｆが入力されている。一方、コンパレータ３２２の正入力端子（＋）には、昇圧電圧ＨＶを分圧した検出電圧ＨＶｒｆが入力されている。
【００５５】
検出電圧ＨＶｒｆは、第１の抵抗３２４と、第２の抵抗３２６およびこれに直列に接続された第１のトランジスタ３３０とで構成された第１の分圧回路、または、第１の抵抗３２４と、第３の抵抗３２８およびこれに直列に接続された第２のトランジスタ３３２とで構成された第２の分圧回路によって昇圧電圧ＨＶを分圧した電圧である。
【００５６】
第１のトランジスタ３３０のゲート入力端子には、オアゲート３３４の出力端子に接続されている。オアゲート３３４の入力端子には、リードモード時であることを示すリード信号ＲＤと、後述する駆動制御回路２６６からの検出信号ＰＷＵＰが入力される。第１のトランジスタ３３０は、リード信号ＲＤと、検出信号ＰＷＵＰのいずれかがハイレベル（アクティブ）である場合にオンとなるスイッチとして機能する。同様に、第２のトランジスタ３３２のゲート入力端子には、オアゲート３３６の出力端子が接続されている。オアゲート３３６の入力端子には、プログラムモード時であることを示すプログラム信号ＰＧＭと、イレースモード時であることを示すイレース信号ＥＲＳが入力される。第２のトランジスタ３３２は、プログラム信号ＰＧＭと、イレース信号ＥＲＳのいずれかがハイレベル（アクティブ）である場合にオンとなるスイッチとして機能する。
【００５７】
リード信号ＲＤまたは検出信号ＰＷＵＰがハイレベル（アクティブ）となって、第１のトランジスタ３３０がオンとなった場合には、第１の抵抗３２４と、第２の抵抗３２６によって昇圧電圧ＨＶが分圧されて、検出電圧ＨＶｒｆとしてコンパレータ３２２に入力される。また、プログラム信号ＰＧＭまたはイレース信号ＥＲＳがハイレベル（アクティブ）となって、第２のトランジスタ３３２がオンとなった場合には、第１の抵抗３２４と、第３の抵抗３２８によって昇圧電圧ＨＶが分圧されて、検出電圧ＨＶｒｆとしてコンパレータ３２２に入力される。
【００５８】
発振回路３００と、チャージポンプ回路３１０と、レベルセンサ３２０とで構成されるフィードバック回路は、検出電圧ＨＶｒｆと基準電圧Ｖｒｆとが等しくなるように動作する。
【００５９】
ここで、第１ないし第３の抵抗３２４，３２６，３２８の抵抗値をＲ１，Ｒｒ，Ｒｐとし、第１，第２のトランジスタ３３０，３３２のオン抵抗を無視すると、下式の関係が成立する。
【００６０】
ＨＶ［ｌｏｗ］＝Ｖｒｆ・（１＋Ｒ１／Ｒｒ）  …（１）
ＨＶ［ｈｉｇｈ］＝Ｖｒｆ・（１＋Ｒ１／Ｒｐ）  …（２）
【００６１】
上記（１），（２）式からわかるように、第１ないし第３の抵抗３２４，３２６，３２８の抵抗値Ｒ１，Ｒｒ，Ｒｐを調整することにより、第１のトランジスタ３３０をオンするときの低電圧の昇圧電圧ＨＶ［ｌｏｗ］と、第２のトランジスタ３３２をオンするときの高電圧の昇圧電圧ＨＶ［ｈｉｇｈ］を、独立して設定することができる。本実施例では、前述したとおり、電源オン時またはリセット時（スタンバイモード時）、リードモード時には、第１のトランジスタ３３０をオンとして、低電圧の昇圧電圧ＨＶ［ｌｏｗ］が５．０Ｖとなるように設定している。また、プログラムモード時、イレースモード時には、第２のトランジスタ３３２をオンとして、高電圧の昇圧電圧ＨＶ［ｈｉｇｈ］が８．０Ｖとなるように設定している。
【００６２】
以上のように、昇圧回路２６０は、レベルセンサ３２０によって検出される昇圧電圧ＨＶの電圧レベルに応じて、発振回路３００の発振動作が制御されて、チャージポンプ回路３１０の動作が制御される。これにより、チャージポンプ回路３１０の出力電圧（昇圧電圧）ＨＶが、電源オン時またはリセット時（スタンバイモード時）およびリードモード時に対応する低電圧の昇圧電圧ＨＶ［ｌｏｗ］として５．０Ｖ、プログラムモード時およびイレースモード時に対応する高電圧の昇圧電圧ＨＶ［ｈｉｇｈ］として８．０Ｖとなるように動作する。
【００６３】
一方、昇圧回路２６０を構成するウィークチャージポンプ２６４も、基本的には、ストロングチャージポンプ２６２と同様に、発振回路（図示せず）と、チャージポンプ回路（図示せず）と、レベルセンサ（図示せず）と、を備えている。
【００６４】
但し、ウィークチャージポンプ２６４においては、発振回路は、駆動制御回路２６６のインバータ４０８からのイネーブル信号ＥＮＢ２が入力されており、このイネーブル信号ＥＮＢ２に応じて、チャージポンプ回路に供給するクロック信号を出力する。また、チャージポンプ回路は、ストロングチャージポンプ２６２のチャージポンプ回路３１０に比較し、後段の負荷（メモリセルアレイ１２など）に供給可能な電流容量の小さいものが用いられており、発振回路からのクロック信号に基づいて、電源電圧Ｖｄｄを昇圧して、昇圧電圧ＨＶを出力する。また、レベルセンサは、チャージポンプ回路の出力電圧（昇圧電圧）ＨＶが、単に、スタンバイ電圧（５．０Ｖ）より高いか低いかを検出している。
【００６５】
なお、これらチャージポンプ２６２，２６４の出力端と基準電位点（ＧＮＤ）との間には、プールキャパシタＣｈｖが設けられている。プールキャパシタＣｈｖは、昇圧電圧ＨＶをプールするようになっている。
【００６６】
また、駆動制御回路２６６は、立ち上がり期間検出回路４００と、オアゲート４０２と、インバータ４０４〜４０８を備えている。立ち上がり期間検出回路４００は、外部から供給される電源オン／リセット信号ＯＮ／ＲＳとストロングチャージポンプ２６２から出力され、インバータ４０４を介した検出信号ＡＣＴと、に基づいて、電源オン時またはリセット時から昇圧電圧ＨＶがスタンバイ電圧（５．０Ｖ）になるまでの期間（立ち上がり期間）を検出し、検出信号ＰＷＵＰを出力する。オアゲート４０２は、コントロールロジック２４から出力され、インバータ４０６を介したスタンバイ信号ＳＴＢと、立ち上がり期間検出回路４００からの検出信号ＰＷＵＰとの論理和を取り、ストロングチャージポンプ２６２のアンドゲート３３８に供給すると共に、インバータ４０４〜４０８を介してウィークチャージポンプ２６４にイネーブル信号ＥＮＢ２として供給する。
【００６７】
Ｄ−１．電源オン時またはリセット時の動作：
図５は電源オン時またはリセット時における主要信号のタイミングを示すタイミングチャートである。
【００６８】
図５に示すように、半導体記憶装置が電源オンまたはリセットされたことを示す電源オン／リセット信号ＯＮ／ＲＳが、外部から駆動制御回路２６６に入力されると、立ち上がり期間検出回路４００は、その立ち下がりのタイミング（時刻ｔ１）をとらえて、立ち上がり期間を示す検出信号ＰＷＵＰをハイレベル（アクティブ）にする。また、このように、半導体記憶装置が電源オンまたはリセットされた場合、動作モードはスタンバイモードから始まるので、コントロールロジック２４からは、スタンバイモード時であることを示すスタンバイ信号ＳＴＢがハイレベル（アクティブ）となって、駆動制御回路２６６に入力される。入力されたスタンバイ信号ＳＴＢは、インバータ４０６で反転されてローレベルとなってオアゲート４０２の一方の入力端子に入力されるが、他方の入力端子に入力される検出信号ＰＷＵＰがハイレベルであるため、オアゲート４０２の出力端子からはハイレベルの信号が出力され、ストロングチャージポンプ２６２におけるアンドゲート３３８の一方の入力端子に入力される。
【００６９】
また、電源オンまたはリセットされたことにより、ストロングチャージポンプ２６２のレベルセンサ３２０では、コンパレータ３２２の負入力端子（−）に基準電圧Ｖｒｆが供給される。一方、駆動制御回路２６６からの検出信号ＰＷＵＰがハイレベルになったことにより、レベルセンサ３２０では、第１のトランジスタ３３０がオンとなって、第１の抵抗３２４と、第２の抵抗３２６によって昇圧電圧ＨＶが分圧されて、検出電圧ＨＶｒｆとしてコンパレータ３２２の正入力端子（＋）に入力される。しかしながら、電源オン時またはリセット時には、初め、昇圧電圧ＨＶは電源電圧であるので、検出電圧ＨＶｒｆが基準電圧Ｖｒｆを超えることはなく、従って、コンパレータ３２２から出力される検出信号ＡＣＴはハイレベルとなって、アンドゲート３３８の他方の入力端子に入力される。
【００７０】
この結果、アンドゲート３３８の出力端子からは、イネーブル信号ＥＮＢ１がハイレベル（アクティブ）となって出力されるため、発振回路３００は、その発振動作を開始する。発振動作が開始されると、チャージポンプ回路３１０は、発振回路３００から供給されるクロック信号ＯＳＣＫに基づいて、電源電圧Ｖｄｄの昇圧動作を行うので、ストロングチャージポンプ２６２から出力される昇圧電圧ＨＶは、電源電圧から上昇し始める。このとき、ストロングチャージポンプ２６２のチャージポンプ回路３１０は、ウィークチャージポンプ２６４のチャージポンプ回路に比較して、供給可能な電流容量が大きいため、昇圧電圧ＨＶはスタンバイ電圧である５．０Ｖに向かって急速に上昇する。
【００７１】
一方、オアゲート４０２の出力端子から出力される信号がハイレベルであるため、その信号をインバータ４０８で反転して得られるイネーブル信号ＥＮＢ２は、ローレベルとなってウィークチャージポンプ２６４に入力される。従って、ウィークチャージポンプ２６４の発振回路は、その発振動作を停止したままとなる。
【００７２】
よって、電源オン時またはリセット時には、例え、スタンバイモード時であっても、ウィークチャージポンプ２６４は停止したままで、ストロングチャージポンプ２６２のみが駆動されることになる。
【００７３】
Ｄ−２．スタンバイ電圧到達後の動作：
その後、昇圧電圧ＨＶが上昇し、スタンバイ電圧（５．０Ｖ）を超えると、そのタイミング（時刻ｔ２）で、コンパレータ３２２では、検出電圧ＨＶｒｆが基準電圧Ｖｒｆを超えるので、コンパレータ３２２から出力される検出信号ＡＣＴはローレベルとなる。
【００７４】
ストロングチャージポンプ２６２から出力された検出信号ＡＣＴは、駆動制御回路２６６のインバータ４０４で反転されて、ハイレベルとなって、立ち上がり期間検出回路４００に入力される。立ち上がり期間検出回路４００は、この反転信号の立ち下がりのタイミング（時刻ｔ２）をとらえて、検出信号ＰＷＵＰをローレベル（非アクティブ）にする。この結果、スタンバイ信号ＳＴＢがハイレベル（アクティブ）であって、スタンバイモードが継続していても、オアゲート４０２の出力端子から出力される信号はローレベルとなるため、アンドゲート３３８の出力端子から出力されるイネーブル信号ＥＮＢ１は、ローレベル（非アクティブ）となる。この結果、発振回路３００は、その発振動作を停止する。
【００７５】
一方、オアゲート４０２の出力端子から出力される信号がローレベルとなったことにより、その信号をインバータ４０８で反転して得られるイネーブル信号ＥＮＢ２は、ハイレベルとなってウィークチャージポンプ２６４に入力されるため、ウィークチャージポンプ２６４の発振回路は、その発振動作を開始する。発振動作が開始されると、ウィークチャージポンプ２６４では、チャージポンプ回路が、発振回路から供給されるクロック信号に基づいて、電源電圧Ｖｄｄを昇圧し、昇圧電圧ＨＶをスタンバイ電圧（５．０Ｖ）に維持する。このとき、ウィークチャージポンプ２６４のチャージポンプ回路は、ストロングチャージポンプ２６２のチャージポンプ回路３１０に比較して、供給可能な電流容量が小さいが、メモリセルアレイ１２では、メモリ素子に対するアクセスが発生しておらず、メモリセルアレイ１２で必要される電力は小さいので、電流容量が小さくても問題はない。むしろ、電流容量が小さい分、消費電流も少ないため、スタンバイモード時における昇圧回路２６０での消費電流を低減することができる。
【００７６】
このように、昇圧電圧ＨＶがスタンバイ電圧（５．０Ｖ）に到達すると、通常のスタンバイモード時の動作に戻り、今度は、ストロングチャージポンプ２６２が停止され、ウィークチャージポンプ２６４のみが駆動されることになる。
【００７７】
Ｄ−３．動作モード切り換え時の動作：
その後、或るタイミング（時刻ｔ３）で、動作モードがスタンバイモードから、例えば、プログラムモードに切り換わると、コントロールロジック２４からは、プログラムモード時であることを示すプログラム信号ＰＧＭ（アクティブ）ととなって、駆動制御回路２６６を介してストロングチャージポンプ２６２に入力されると共に、駆動制御回路２６６に入力されているスタンバイ信号ＳＴＢはローレベル（非アクティブ）となる。この結果、スタンバイ信号ＳＴＢは、インバータ４０６で反転されてハイレベルとなって、オアゲート４０２の一方の入力端子に入力されるため、他方の入力端子に入力されている検出信号ＰＷＵＰがローレベルであっても、オアゲート４０２の出力端子からはハイレベルの信号が出力されて、アンドゲート３３８の一方の入力端子に入力される。
【００７８】
また、プログラム信号ＰＧＭがハイレベル（アクティブ）となって入力されたことにより、ストロングチャージポンプ２６２のレベルセンサ３２０では、第２のトランジスタ３３２がオンとなって、第１の抵抗３２４と、第３の抵抗３２８によって昇圧電圧ＨＶが分圧されて、検出電圧ＨＶｒｆとしてコンパレータ３２２に入力される。スタンバイモードからプログラムモードに切り換わった直後は、検出電圧ＨＶｒｆが基準電圧Ｖｒｆを超えることはないため、コンパレータ３２２から出力される検出信号ＡＣＴはハイレベルとなって、アンドゲート３３８の他方の入力端子に入力される。
【００７９】
この結果、アンドゲート３３８の出力端子からは、イネーブル信号ＥＮＢ１がハイレベル（アクティブ）となって出力されるため、発振回路３００は、その発振動作を再び開始する。発振動作が開始されると、チャージポンプ回路３１０は、発振回路３００から供給されるクロック信号ＯＳＣＫに基づいて、電源電圧Ｖｄｄを昇圧するので、ストロングチャージポンプ２６２から出力される昇圧電圧ＨＶは、スタンバイ電圧（５．０Ｖ）から８．０Ｖにに向かって上昇し始める。
【００８０】
一方、オアゲート４０２の出力端子から出力される信号がハイレベルとなったことにより、その信号をインバータ４０８で反転して得られるイネーブル信号ＥＮＢ２は、ローレベルとなってウィークチャージポンプ２６４に入力されるため、ウィークチャージポンプ２６４の発振回路は、その発振動作を停止する。
【００８１】
従って、プログラムモード時には、ストロングチャージポンプ２６２のみが駆動され、ウィークチャージポンプ２６４は停止することになる。
【００８２】
Ｄ−４．実施例の効果：
以上説明したように、本実施例によれば、電源オン時またはリセット時に、ストロングチャージポンプ２６２を駆動させ、電源電圧Ｖｄｄの昇圧を行うことにより、ストロングチャージポンプ２６２はウィークチャージポンプ２６４に比較して、供給可能な電流容量が大きいため、昇圧電圧ＨＶを電源電圧からスタンバイ電圧（５．０Ｖ）まで急速に上昇させることができる。従って、スタンバイ電圧に到達するまでの時間を非常に短くできるため、電源オン時やリセット時から、メモリ素子へのアクセスが可能な状態になるまでの時間（すなわち、初期アクセス可能時間）を大幅に短縮することができる。
【００８３】
また、昇圧電圧ＨＶがスタンバイ電圧に到達した後は、スタンバイモードの間、このスタンバイ電圧を維持するだけで良いので、供給可能な電流容量の小さいストロングチャージポンプ２６２を駆動して、電源電圧Ｖｄｄの昇圧を行わせても、何ら支障はない。しかも、供給可能な電流容量が大きい分、消費電流も大きいストロングチャージポンプ２６２を停止させて、供給可能な電流容量が小さい分、消費電流も小さいウィークチャージポンプ２６４を駆動させることにより、スタンバイモード時における昇圧回路での消費電流を低減することができる。
【００８４】
Ｅ．変形例：
なお、本発明は上記した実施例や実施形態に限られるものではなく、その要旨を逸脱しない範囲において種々の態様にて実施することが可能である。
【００８５】
例えば、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と第１，第２のコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のツインメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【００８６】
また、上記実施例では、昇圧電圧ＨＶをスタンバイモード時およびリードモード時には５．０Ｖ（すなわち、スタンバイ電圧を５．０Ｖ）、プログラムモード時およびイレースモード時には８．０Ｖにしていたが、本発明はこのような値に限定されるものではなく、種々の値を採ることができる。
【００８７】
さらに、上記した実施例においては、駆動制御回路２６６は、コントロールロジック２４とは別体として構成されていたが、駆動制御回路２６６の機能をコントロールロジック２４に持たせるようにしても良い。この場合、コントロールロジック２４が、本発明における駆動制御部に相当することになる。
【図面の簡単な説明】
【図１】一般的な不揮発性半導体記憶装置の全体構成を示す概略ブロック図である。
【図２】ツインメモリセルの構造を模式的に示した断面図である。
【図３】本発明の一実施例としての昇圧回路を含む電圧発生回路２６を示すブロック図である。
【図４】図３における昇圧回路２６０の具体的な構成を示す回路図である。
【図５】電源オン時またはリセット時における主要信号のタイミングを示すタイミングチャートである。
【符号の説明】
１０…不揮発性半導体記憶装置
１２…メモリセルアレイ
１４…プリデコーダ
１６…行デコーダ
１８…列デコーダ
２０…列選択回路
２２…Ｉ／Ｏ回路
２４…コントロールロジック
２６…電圧発生回路
１００…ツインメモリセル
１０２…Ｐ型ウェル
１０４…ワードゲート
１０６Ａ，１０６Ｂ…コントロールゲート
１０８Ａ，１０８Ｂ…不揮発性メモリ素子
１０９…ＯＮＯ膜
１１０…不純物層
２６０…昇圧回路
２６２…ストロングチャージポンプ
２６４…ウィークチャージポンプ
２６６…駆動制御回路
２６８…制御電圧生成回路
３００…発振回路
３１０…チャージポンプ回路
３２０…レベルセンサ
３２２…コンパレータ
３２４…第１の抵抗
３２６…第２の抵抗
３２８…第３の抵抗
３３０…第１のトランジスタ
３３２…第２のトランジスタ
３３４…オアゲート
３３６…オアゲート
３３８…アンドゲート
４００…立ち上がり期間検出回路
４０２…オアゲート
４０４〜４０８…インバータ
ＡＣＴ…検出信号
ＡＤ…アドレス信号
ＢＬ…ビット線
Ｃｈｖ…プールキャパシタ
ＥＲＳ…イレース信号
ＨＶ…昇圧電圧
ＨＶｒｆ…検出電圧
ＯＳＣＫ…クロック信号
ＰＧＭ…プログラム信号
ＰＷＵＰ…検出信号
ＲＤ…リード信号
ＳＣＧ…サブコントロールゲート線
ＳＴＢ…スタンバイ信号
Ｖｄｄ…電源電圧
Ｖｒｆ…基準電圧
ＷＬ…ワード線
ｔ１…時刻
ｔ２…時刻
ｔ３…時刻
【図１】
0003702851.tif 000002
【図２】
0003702851.tif 000003
【図３】
0003702851.tif 000004
【図４】
0003702851.tif 000005
【図５】
0003702851.tif 000006