(57)【特許請求の範囲】
【請求項１】
化合物半導体基板の一方の主面上に、選択エッチング層、コンタクト層、第１のＤＢＲ層、活性層、第２のＤＢＲ層、光吸収層の順にエピタキシャル成長によって積層体を形成した光入出力基板と、
一方の主面上に半導体素子が集積され、かつ電気接続用金属層および放熱用金属層がパタン形成されたシリコン集積回路基板とを、
前記光入出力基板の前記積層体を形成した面と前記シリコン集積回路基板の半導体素子が集積された面とを対向させて有機材料からなる絶縁性の接着層を介して貼り合わせ、前記光入出力基板の前記化合物半導体基板および前記選択エッチング層を研磨および化学エッチング法により除去する第一の工程と、
前記第一の工程に引き続き、前記積層体を加工して発光素子および受光素子とを形成し、当該発光素子および受光素子の各々の電極を形成する第二の工程と、
前記シリコン集積回路基板上の半導体素子と前記発光素子および受光素子の各々の電極とを接続するためのスルーホールを形成し、前記スルーホールを金属で埋めて電気的に接続させる第三の工程とを備え、
前記第二の工程は、前記コンタクト層と前記第１のＤＢＲ層と前記活性層と前記第２のＤＢＲ層とを加工して発光素子部を形成する工程と、形成した発光素子部の前記コンタクト層と前記第２のＤＢＲ層とに電極を形成して発光素子を形成する工程と、前記発光素子部を形成する工程によって露出した前記光吸収層に電極を形成して受光素子を形成する工程とを含む
ことを特徴とする半導体集積回路の製造方法。
【請求項２】
化合物半導体基板の一方の主面上に、選択エッチング層、光吸収層、第１のＤＢＲ層、活性層、第２のＤＢＲ層、コンタクト層の順にエピタキシャル成長によって積層体を形成した光入出力基板の前記積層体を形成した面と石英基板とをワックスを用いて貼り合わせ、前記光入出力基板の前記化合物半導体基板および前記選択エッチング層を研磨および化学エッチング法により除去する第一の工程と、
前記光入出力基板の前記化合物半導体基板および前記選択エッチング層を除去した面と、一方の主面上に半導体素子が集積され、かつ電気接続用金属層および放熱用金属層がパタン形成されたシリコン集積回路基板の半導体素子が集積された面とを対向させて有機材料からなる絶縁性の接着層を介して貼り合わせ、加熱により前記ワックスを溶かして前記石英基板を取り外す第二の工程と、
前記第二の工程に引き続き、前記積層体を加工して発光素子および受光素子とを形成し、当該発光素子および受光素子の各々の電極を形成する第三の工程と、
前記シリコン集積回路基板上の半導体素子と前記発光素子および受光素子の各々の電極とを接続するためのスルーホールを形成し、
前記スルーホールを金属で埋めて電気的に接続させる第四の工程とを備え、
前記第三の工程は、前記コンタクト層と前記第２のＤＢＲ層と前記活性層と前記第１のＤＢＲ層とを加工して発光素子部を形成する工程と、形成した発光素子部の前記コンタクト層と前記第１のＤＢＲ層とに電極を形成して発光素子を形成する工程と、前記発光素子部を形成する工程によって露出した前記光吸収層に電極を形成して受光素子を形成する工程とを含む
ことを特徴とする半導体集積回路の製造方法。
【請求項３】
化合物半導体基板の一方の主面上に、選択エッチング層、光吸収層、第１のＤＢＲ層、活性層、第２のＤＢＲ層、コンタクト層の順にエピタキシャル成長によって積層体を形成し、前記積層体を加工して複数の発光素子および複数の受光素子ならびに各々の電極を形成して光入出力基板を形成する第一の工程と、
前記光入出力基板の前記複数の発光素子および複数の受光素子ならびに各々の電極を形成した面と石英基板とをワックスを用いて貼り合わせ、前記光入出力基板の前記化合物半導体基板および前記選択エッチング層を研磨および化学エッチング法により除去する第二の工程と、
前記光入出力基板の前記化合物半導体基板および前記選択エッチング層を除去した面と、一方の主面上に半導体素子が集積され、かつ電気接続用金属層および放熱用金属層がパタン形成されたシリコン集積回路基板の半導体素子が集積された面とを対向させて、赤外光を用いて位置決めを行い、有機材料からなる絶縁性の接着層を介して貼り合わせ、加熱により前記ワックスを溶かして、前記石英基板を取り外す第三の工程と、
前記シリコン集積回路基板上の半導体素子と前記複数の発光素子および複数の受光素子の各々の電極とを接続するためのスルーホールを形成し、前記スルーホールを金属で埋めて電気的に接続させる第四の工程とを備え、
前記第一の工程は、前記コンタクト層と前記第２のＤＢＲ層と前記活性層と前記第１のＤＢＲ層とを加工して発光素子部を形成する工程と、形成した発光素子部の前記コンタクト層と前記第１のＤＢＲ層とに電極を形成して発光素子を形成する工程と、前記発光素子部を形成する工程によって露出した前記光吸収層に電極を形成して受光素子を形成する工程とを含む
ことを特徴とする半導体集積回路の製造方法。
【請求項４】
化合物半導体基板の一方の主面上に、第１の選択エッチング層、コンタクト層、第１のＤＢＲ層、活性層、第２のＤＢＲ層、第２の選択エッチング層、ＦＥＴ素子構成層、光吸収層の順にエピタキシャル成長によって積層体を形成した光入出力基板と、
一方の主面上に半導体素子が集積され、かつ電気接続用金属層および放熱用金属層がパタン形成されたシリコン集積回路基板とを、
前記光入出力基板の前記積層体を形成した面と前記シリコン集積回路基板の半導体素子が集積された面とを対向させて有機材料からなる絶縁性の接着層を介して貼り合わせ、前記光入出力基板の前記化合物半導体基板および前記第１の選択エッチング層を研磨および化学エッチング法により除去する第一の工程と、
前記第一の工程に引き続き、前記積層体を加工して発光素子およびＦＥＴ素子ならびに受光素子とを形成し、当該発光素子およびＦＥＴ素子ならびに受光素子の各々の電極を形成する第二の工程と、
前記シリコン集積回路基板上の半導体素子と前記発光素子およびＦＥＴ素子ならびに受光素子の各々の電極とを接続するためのスルーホールを形成し、前記スルーホールを金属で埋めて電気的に接続させる第三の工程とを備え、
前記第二の工程は、前記コンタクト層と前記第１のＤＢＲ層と前記活性層と前記第２のＤＢＲ層とを加工して発光素子部を形成するとともに前記第２の選択エッチング層を露出させる工程と、露出した第２の選択エッチング層をエッチングして前記ＦＥＴ素子構成層を露出させ、露出した前記ＦＥＴ素子構成層を加工してＦＥＴ素子部を形成する工程と、形成した発光素子部の前記コンタクト層と前記第２のＤＢＲ層とに電極を形成して発光素子を形成する工程と、形成したＦＥＴ素子部に電極を形成してＦＥＴ素子を形成する工程と、前記ＦＥＴ素子部を形成する工程によって露出した前記光吸収層に電極を形成して受光素子を形成する工程とを含む
ことを特徴とする半導体集積回路の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体集積回路に関し、特に半導体素子が３次元的に集積された半導体集積回路の製造方法に関するものである。
【０００２】
【従来の技術】
半導体素子の３次元集積化は半導体集積回路の集積度を上げるために重要であるとともに、光スイッチアレイの構築にも極めて重要な基本技術である。光スイッチアレイは光信号処理や光情報処理のキーデバイスとしてその開発が非常に望まれている。従来この種の素子としては、例えば文献「IEEE PHOTONICS TECHNOLOGY LETTERS 7 巻、360 頁（1995）」に見られるように、シリコン集積回路基板上に多重量子井戸型ｐｉｎダイオードを半田バンプにより実装し、多重量子井戸型ｐｉｎダイオードを受光素子あるいは光変調器として用いて光の入出力を行い、論理機能をシリコン集積回路に行わせる「ハイブリッド・シード（H-SHEED ）」と呼ばれる素子が提案されている。この素子では、入力用多重量子井戸型ｐｉｎダイオードに入射した入力光信号を電気信号に変換して、シリコン集積回路基板に伝達し電気的に処理した後に、出力用多重量子井戸型ｐｉｎダイオードにかかる電圧を制御する。このとき、出力用多重量子井戸型ｐｉｎダイオードでは電圧変化に応じた量子閉じ込めシュタルク効果により、一定強度でバイアスされた光の反射強度を制御することができる。その構成を図１２に、特性を図１３に示す。
【０００３】
図１２（ａ）に示すように、エピタキシャル基板１０には、ｐ−ＧａＡｓ基板１１上に、ｐ−ＡｌＧａＡｓ層１２、ｉ−ＭＱＷ層１３および（ｎ- −ＧａＡｓ層およびｎ+−ＧａＡｓ層）１４を順次積層し、Ｂｅイオン注入層１５および反射層としてのＴｉ／Ａｕ膜１６を形成した光変調部が構成される。ｐ側およびｎ側の電極は同一平面上にあり、Ｂｅイオン注入層１５およびＴｉ／Ａｕ膜１６上に半田１７が形成されている。一方、表面にＣＭＯＳが形成されているシリコン集積回路基板２０の表面には濡れ性を改善するためのＡｌ：Ｔｉ／Ｐｔ／Ａｕ膜２１が形成され、その上に半田１７が設けられている。この二つの基板を図１２（ｂ）に示すように、半田バンプにより接合して光変調器はシリコン集積回路基板に実装される。接合後、接合部の周囲はエポキシ樹脂１８によって充填され、次いで、ＧａＡｓ基板が除去される。エポキシ樹脂はその後除去することができる。最後に、図１２（ｃ）に示すように、反射防止コーティング１９を施して、シリコンＣＭＯＳと集積化された光変調器が得られる。この従来例は、２入力２出力スイッチ機能を持っている。
【０００４】
図１３はこのようにして作成されたハイブリッド・シード素子におけるゲート−ソース間電圧と反射率の関係を示す。ＣＭＯＳのゲート−ソース間電圧の制御によってスイッチング動作が可能である。
【０００５】
【発明が解決しようとする課題】
ところが、前述した光スイッチアレイには、以下のような問題点があった。
【０００６】
第１に、光変調部として多重量子井戸型ｐｉｎダイオードを用いているために消光比が低く、かつ損失が大きい。
【０００７】
第２に、光変調部にはバイアス光を入射する必要があるので、光学系が複雑になる。
【０００８】
第３に、光変調部の動作電圧が１０Ｖ程度と大きなために、応答速度が遅い。
【０００９】
第４に、量子閉じ込めシュタルク効果を用いた変調器は動作波長が数ｎｍに制限され、さらにシリコン集積回路からの発熱により変調器の動作波長が変動するため、バイアス光の光源への波長の制限が厳しく、さらに、素子を一定温度に制御する必要がある。
【００１０】
一方、前述した従来素子のような半田バンプによる電子素子と光素子の３次元構造の構成方法には以下のような問題がある。
【００１１】
すなわち、例えば受光器と面発光レーザのような異なる層構造を有する光素子を同時にシリコン集積回路上に配置しようとすると、それぞれの光素子が異なる構造を有するため、それらを同一基板上に形成することは困難になり、従って、それぞれの素子を別個に半田バンプによってシリコン集積回路に配置する必要がある。この様な個別搭載には次のような困難が伴う。
【００１２】
第１に半田バンプを複数回行わなければならないので工程が複雑化する。
【００１３】
第２に、光スイッチアレイでは各光素子の相対位置は、予め決められている入出射光の位置関係に一致しなければならないが、半田バンプを個々の光素子毎に行うことにより個々の光素子間の相対位置を正確に定めることは困難である。従って、各光素子の位置関係を入出射光の位置関係に一致させることは困難である。
【００１４】
本発明の目的は、従来の光スイッチアレイにあった上記問題点を解決した半導体集積回路の製造方法を実現することにある。さらに、消光比が大きく、光学系が簡単で、高速な応答速度を有し、動作マージンの大きい光スッチアレイの作製方法を提供することにある。
【００１５】
【課題を解決するための手段】
本発明による半導体集積回路の製造方法は、化合物半導体基板の一方の主面上に、選択エッチング層、コンタクト層、第１のＤＢＲ層、活性層、第２のＤＢＲ層、光吸収層の順にエピタキシャル成長によって積層体を形成した光入出力基板と、一方の主面上に半導体素子が集積され、かつ電気接続用金属層および放熱用金属層がパタン形成されたシリコン集積回路基板とを、前記光入出力基板の前記積層体を形成した面と前記シリコン集積回路基板の半導体素子が集積された面とを対向させて有機材料からなる絶縁性の接着層を介して貼り合わせ、前記光入出力基板の前記化合物半導体基板および前記選択エッチング層を研磨および化学エッチング法により除去する第一の工程と、前記第一の工程に引き続き、前記積層体を加工して発光素子および受光素子とを形成し、当該発光素子および受光素子の各々の電極を形成する第二の工程と、前記シリコン集積回路基板上の半導体素子と前記発光素子および受光素子の各々の電極とを接続するためのスルーホールを形成し、前記スルーホールを金属で埋めて電気的に接続させる第三の工程とを備え、前記第二の工程は、前記コンタクト層と前記第１のＤＢＲ層と前記活性層と前記第２のＤＢＲ層とを加工して発光素子部を形成する工程と、形成した発光素子部の前記コンタクト層と前記第２のＤＢＲ層とに電極を形成して発光素子を形成する工程と、前記発光素子部を形成する工程によって露出した前記光吸収層に電極を形成して受光素子を形成する工程とを含むことを特徴とする。
【００１６】
また、化合物半導体基板の一方の主面上に、選択エッチング層、光吸収層、第１のＤＢＲ層、活性層、第２のＤＢＲ層、コンタクト層の順にエピタキシャル成長によって積層体を形成した光入出力基板の前記積層体を形成した面と石英基板とをワックスを用いて貼り合わせ、前記光入出力基板の前記化合物半導体基板および前記選択エッチング層を研磨および化学エッチング法により除去する第一の工程と、前記光入出力基板の前記化合物半導体基板および前記選択エッチング層を除去した面と、一方の主面上に半導体素子が集積され、かつ電気接続用金属層および放熱用金属層がパタン形成されたシリコン集積回路基板の半導体素子が集積された面とを対向させて有機材料からなる絶縁性の接着層を介して貼り合わせ、加熱により前記ワックスを溶かして前記石英基板を取り外す第二の工程と、前記第二の工程に引き続き、前記積層体を加工して発光素子および受光素子とを形成し、当該発光素子および受光素子の各々の電極を形成する第三の工程と、前記シリコン集積回路基板上の半導体素子と前記発光素子および受光素子の各々の電極とを接続するためのスルーホールを形成し、前記スルーホールを金属で埋めて電気的に接続させる第四の工程とを備え、前記第三の工程は、前記コンタクト層と前記第２のＤＢＲ層と前記活性層と前記第１のＤＢＲ層とを加工して発光素子部を形成する工程と、形成した発光素子部の前記コンタクト層と前記第１のＤＢＲ層とに電極を形成して発光素子を形成する工程と、前記発光素子部を形成する工程によって露出した前記光吸収層に電極を形成して受光素子を形成する工程とを含むことを特徴とする。
【００１７】
また、化合物半導体基板の一方の主面上に、選択エッチング層、光吸収層、第１のＤＢＲ層、活性層、第２のＤＢＲ層、コンタクト層の順にエピタキシャル成長によって積層体を形成し、前記積層体を加工して複数の発光素子および複数の受光素子ならびに各々の電極を形成して光入出力基板を形成する第一の工程と、前記光入出力基板の前記複数の発光素子および複数の受光素子ならびに各々の電極を形成した面と石英基板とをワックスを用いて貼り合わせ、前記光入出力基板の前記化合物半導体基板および前記選択エッチング層を研磨および化学エッチング法により除去する第二の工程と、前記光入出力基板の前記化合物半導体基板および前記選択エッチング層を除去した面と、一方の主面上に半導体素子が集積され、かつ電気接続用金属層および放熱用金属層がパタン形成されたシリコン集積回路基板の半導体素子が集積された面とを対向させて、赤外光を用いて位置決めを行い、有機材料からなる絶縁性の接着層を介して貼り合わせ、加熱により前記ワックスを溶かして、前記石英基板を取り外す第三の工程と、前記シリコン集積回路基板上の半導体素子と前記複数の発光素子および複数の受光素子の各々の電極とを接続するためのスルーホールを形成し、前記スルーホールを金属で埋めて電気的に接続させる第四の工程とを備え、前記第一の工程は、前記コンタクト層と前記第２のＤＢＲ層と前記活性層と前記第１のＤＢＲ層とを加工して発光素子部を形成する工程と、形成した発光素子部の前記コンタクト層と前記第１のＤＢＲ層とに電極を形成して発光素子を形成する工程と、前記発光素子部を形成する工程によって露出した前記光吸収層に電極を形成して受光素子を形成する工程とを含むことを特徴とする。
【００１８】
また、化合物半導体基板の一方の主面上に、第１の選択エッチング層、コンタクト層、第１のＤＢＲ層、活性層、第２のＤＢＲ層、第２の選択エッチング層、ＦＥＴ素子構成層、光吸収層の順にエピタキシャル成長によって積層体を形成した光入出力基板と、一方の主面上に半導体素子が集積され、かつ電気接続用金属層および放熱用金属層がパタン形成されたシリコン集積回路基板とを、前記光入出力基板の前記積層体を形成した面と前記シリコン集積回路基板の半導体素子が集積された面とを対向させて有機材料からなる絶縁性の接着層を介して貼り合わせ、前記光入出力基板の前記化合物半導体基板および前記第１の選択エッチング層を研磨および化学エッチング法により除去する第一の工程と、前記第一の工程に引き続き、前記積層体を加工して発光素子およびＦＥＴ素子ならびに受光素子とを形成し、当該発光素子およびＦＥＴ素子ならびに受光素子の各々の電極を形成する第二の工程と、前記シリコン集積回路基板上の半導体素子と前記発光素子およびＦＥＴ素子ならびに受光素子の各々の電極とを接続するためのスルーホールを形成し、前記スルーホールを金属で埋めて電気的に接続させる第三の工程とを備え、前記第二の工程は、前記コンタクト層と前記第１のＤＢＲ層と前記活性層と前記第２のＤＢＲ層とを加工して発光素子部を形成するとともに前記第２の選択エッチング層を露出させる工程と、露出した第２の選択エッチング層をエッチングして前記ＦＥＴ素子構成層を露出させ、露出した前記ＦＥＴ素子構成層を加工してＦＥＴ素子部を形成する工程と、形成した発光素子部の前記コンタクト層と前記第２のＤＢＲ層とに電極を形成して発光素子を形成する工程と、形成したＦＥＴ素子部に電極を形成してＦＥＴ素子を形成する工程と、前記ＦＥＴ素子部を形成する工程によって露出した前記光吸収層に電極を形成して受光素子を形成する工程とを含むことを特徴とする。
【００１９】
【発明の実施の形態】
図１に、本発明による素子の一実施形態を示す。ＭＯＳＦＥＴ、トランジスタ、ダイオード等の半導体素子が一主面上に集積化された集積回路基板２００上に、絶縁層３００を介して光入出力基板１００が一体化されている。この光入出力基板１００には複数の受光素子１００Ａと垂直共振器型面発光レーザ（以下、面発光レーザと記す）１００Ｂが配置されている。絶縁層３００には窓が設けられ、受光素子１００Ａおよび面発光素子１００Ｂはこの窓を通して配線４００により集積回路基板２００の金属配線２００Ａと接続されている。１００Ｃおよび１００Ｄはそれぞれ受光素子１００Ａおよび面発光素子１００Ｂの配線である。この素子は、受光素子１００Ａが入力した光を電気信号に変換し、その電気信号を集積回路基板２００に集積されている半導体素子で増幅、スイッチング等の処理を行い、処理結果を電流出力として面発光レーザ１００Ｂに伝達し、その動作を制御するすることができる。
【００２０】
図２にこの素子の動作特性を示す。図２の例では、入力信号を同期、増幅および波形整形した結果を示している。本発明の素子の場合、集積回路基板の処理機能により様々な処理が可能となり、この例のほかに２×２のスイッチングや種々の演算処理、画像処理などが挙げられる。
【００２１】
本発明による光スイッチアレイでは、光変調部として垂直共振器型面発光レーザを用いているため、バイアス光が必要なく、高コントラストが得られるため、光学系が簡単になる。また、動作電圧も３Ｖ程度で充分なので、高速動作が実現できる。加えて、本発明の素子を多段に構成し、前段からの出力光を入力光とするような光接続を行って光インターコネクション等の処理を行う場合、面発光レーザは、発振波長が膜厚の揺らぎに対して非常に敏感であり、制御が難しいが、受光部としてｐｉｎダイオード、ＭＳＭフォトダイオード等を用いれば、１００ｎｍ以上の広範囲な波長でほぼ均一な光感度を得られるため、前段の面発光レーザの発振波長に制限がなくなり、多段化に有利であるという特徴も持つ。
【００２２】
以上のような光スイッチアレイを製造しようとすると、垂直共振器型面発光レーザと受光器の層構造が異なるため、一枚の基板上に同時に形成することができないので、上述したように半田バンプ技術が使用できない。この問題を解決するために、本発明は、半導体素子が一方の主面上に集積化された半導体基板上に、絶縁層を介して垂直共振器等の半導体素子を配置し、さらに、この絶縁層に形成された窓を通して半導体基板上に集積化された半導体素子と絶縁層上に配置された垂直共振器等の間に配線を施している。
【００２３】
絶縁層としてはポリイミドやＳｉＯ2等があるが、いずれも適切な工程により、半導体同士を貼り合わせる能力を有する。従って、これらの絶縁層を接着層として用いることにより、半導体素子の立体配置が容易となる。さらに、絶縁性であるためにこの接着層の上には容易に配線が可能になり、従って、集積回路上に配置された素子に必要な配線を施すことができる。例えば、一枚の基板上にレーザのための層構造と受光器のための層構造を積層し、これを絶縁性の接着層により半導体集積回路に貼り合わせると、図１のようにエッチングにより各層構造を必要に応じて露出させた後、必要な配線が容易にできる。
【００２４】
【実施例】
実施例１ 光入出力基板の成長面を集積回路基板側に向けて接着した場合
本発明を光スイッチアレイに適用した第１の具体例を図３および図４に示す。
【００２５】
図３は活性層にＧａＡｓ／ＡｌＧａＡｓ多重量子井戸を用いた場合の光入出力基板の断面図である。半絶縁性ＧａＡｓ基板１０１上に、選択エッチング用ＡｌＡｓ層１０２、ｎ+−ＧａＡｓコンタクト層１０３、ｎ−ＤＢＲ(Distributed Bragg Reflector) 層１０４、活性層１０５、ｐ−ＤＢＲ層１０６およびｉ−ＧａＡｓ光吸収層１０７を、順次分子線エピタキシャル成長法により形成した。ｐ型およびｎ型ドーパントにはそれぞれＢｅおよびＳｉを用いた。ここで、ｎ−ＤＢＲ層はｎ−ＡｌＡｓ（７１．５ｎｍ）／ｎ−Ａｌ0.15Ｇａ0.85Ａｓ（６２．９ｎｍ）を交互に２５周期積層した構造からなり、ｐ−ＤＢＲ層はｐ−ＡｌＡｓ（７１．５ｎｍ）／ｐ−Ａｌ0.15Ｇａ0.85Ａｓ（６２．９ｎｍ）を交互に３０周期積層した構造からなる。
【００２６】
図４に光スイッチの作製法を示す。まず、図４（ａ）のように、光入出力基板１００の成長層１００Ｅをシリコン集積回路基板２００の半導体素子が集積されている主面側に向けて接着剤３００で接着する。この場合、両方の基板の接着面にそれぞれスピンコートにより接着剤としてポリイミドを塗布し気泡が入らないようにする。その後、両基板を貼り合わせ、荷重をかけながら高温で熱処理して硬化させる。貼り合わせの手順は、まず１５０℃程度の温度で仮接着を行い、ここでＧａＡｓ基板１０１を１チップ程度の大きさに分割する。その後３５０℃で最終硬化させる。これは２インチ以上の大きな基板になった場合、シリコンとＧａＡｓの熱膨張係数の違いにより基板が反り割れるのを防ぐためである。この際、集積回路基板２００上に電気接続および冷却用の厚い金属膜２００Ａを作製した場合、金属膜２００Ａ部分は、光入出力基板１００との間に入ったポリイミド３００が接着時に荷重をかけることによって押し出され、その結果、図４（ｂ）に示すように、光入出力基板１００と直接接触するようになる。
【００２７】
その後、ＧａＡｓ基板１０１を厚さ５０μｍ程度まで研磨し、ＰＡ３０溶液（Ｈ2Ｏ2  ：ＮＨ3ＯＨ＝３０：１）によりＧａＡｓ基板１０１のみを選択的にエッチングし、ＡｌＡｓ層１０２でエッチングを止める。次に、塩酸によりＡｌＡｓ層１０２のみを選択的にエッチングし、図４（ｃ）のようにｎ+−ＧａＡｓコンタクト層１０３が表面に露出した状態にする。図４（ｃ′）はこの状態での成長層を示す拡大図である。
【００２８】
次に、図４（ｄ）に示すように光入出力基板を加工し、面発光レーザ１００ＢとＳＭＳフォトディテクタ１００Ａを形成する。図４（ｄ′）は面発光レーザ部の拡大図である。面発光レーザのｐ型電極１１０としてはＡｕＺｎＮｉを、ｎ型電極１１１としてはＡｕＧｅＮｉを用い、フォトディテクタのショットキ電極１１２としてはＴｉ／Ｐｔ／Ａｕを用いた。
その後、図４（ｅ）に示すように、光入出力基板１００の両基板間の電気配線を行う部分にエッチングにより金属膜２００Ａが露出するまでスルーホールを開ける。ＳＭＳフォトディテクタ部分も区画する。
【００２９】
そして、素子間配線用金属４００を鍍金によって形成し、また配線１１３を施して図４（ｆ）に示す構造を得る。
【００３０】
従来例のように、半田バンプを用いる場合は、電極は必ずレーザおよび受光器を積層した基板の表面に形成しなければならないので、どちらか一方の素子への電極の形成が困難になる。例えば、図３のような積層構造を用いると、ｐ−ＤＢＲ層１０６と活性層１０５とｎ−ＤＢＲ層１０４よりなるレーザ構造への電極形成が困難である。しかし、本願発明の構造ではこのような問題は生じない。集積回路基板２００上の厚い金属膜２００Ａは両基板間の電気接続の際の段差を減らす効果と、受光素子、発光素子から集積回路基板への光の入射を防ぐ効果および光入出力基板で発生した熱を金属膜を通して取り除く効果がある。
【００３１】
実際に１ピクセル内にＭＳＭ−ＰＤ、ＭＥＳＦＥＴ３個、および面発光レーザを有する８×８＝６４ピクセルの２次元アレイを作製し、８５０ｎｍ波長帯で、０．１ｍＷ、２００ＭＨｚの入力光をＭＳＤ−ＰＤに入力し１ｍＷの出力光が面発光レーザから出射する動作が全ピクセルで並列になされることが確認された。
【００３２】
また、集積回路内の一つの処理単位（セル）ごとに面発光レーザ、受光素子は一つに限られたものではなく、複数の入出力素子があってもよい。
【００３３】
本実施例では、素子間配線用金属の形成に鍍金を用いたが、これに限るものでなく、例えばタングステン等を用いて選択成長により段差を埋めてもよい。また、両基板の貼り合わせにはポリイミドを用いているが、これに限られるものではなく、エポキシ系などの各種接着剤を用いてもよく、ＳｉＯ2などの誘電体同士の接着なども可能である。
【００３４】
なお、光入出力基板を、半絶縁性ＧａＡｓ基板１０１上に、選択エッチング用ＡｌＡｓ層、ｐ+−ＧａＡｓコンタクト層、ｐ−ＤＢＲ層、ｉ−ＧａＡｓ／ＡｌＧａＡｓ活性層，ｎ−ＤＢＲ層およびｉ−ＧａＡｓ光吸収層の順に積層し、面発光レーザのＤＢＲ層のｐ、ｎの極性を入れ換えてもよい。この場合は、ｐ−ＤＢＲ層は２５周期積層し、ｎ−ＤＢＲ層は３０周期積層した構造とする。これは、集積回路基板側のＤＢＲミラーの反射率を出射側のＤＢＲミラーの反射率よりも高く設定することによって、高い効率で出射側に出力光が得られるようにするためである。このことは以下の実施例でも同様である。
【００３５】
実施例２ 光入出力基板の成長面を集積回路基板側と反対にして接着した場合
（その１）  基板接着後に光入出力基板をプロセスする場合
本発明を光スイッチアレイに適用した第２の具体例を図５から図７に示す。
【００３６】
図５は活性層にＧａＡｓ／ＡｌＧａＡｓ多重量子井戸を用いた場合の光入出力基板の断面図である。半絶縁性ＧａＡｓ基板１０１上に、選択エッチング用ＡｌＡｓ層１０２、ｉ−ＧａＡｓ光吸収層１０７、ｐ−ＤＢＲ層１０６、ｉ−ＧａＡｓ／ＡｌＧａＡｓ活性層１０５、ｎ−ＤＢＲ層１０４、およびｎ+−ＧａＡｓコンタクト層１０３を、順次分子線エピタキシャル成長法により形成した。先の実施例１とは受光素子構成層と発光素子構成層の積層順序が逆になっている。ここで、実施例１と同様に、ｎ−ＤＢＲ層は３０周期積層した構造からなり、ｐ−ＤＢＲ層は２５周期積層した構造からなる。
【００３７】
図６に光スイッチの作成法を示す。まず、図６（ａ）の様に光入出力基板１００を平坦な石英板４００に、成長層１００Ｅを上にしてワックス５００により貼り付ける。
【００３８】
次いで、図６（ｂ）に示すように、ＧａＡｓ基板１０１を厚さ５０μｍ程度まで研磨した後、クエン酸溶液によりＧａＡｓ基板のみをエッチングし、ＡｌＡｓ層１０２でエッチングを止める。次に、塩酸によりＡｌＡｓ層１０２のみを選択的にエッチングする。
【００３９】
次に、図６（ｃ）の様に、ポリイミド３００により集積回路基板２００との貼り合わせを行う。まず、１００℃程度でベーキングを行ってポリイミドを硬化させる。
【００４０】
このとき、石英板４００と光入出力基板１００の間にあったワックスは熱によって溶けるので、図６（ｄ）に示すように、集積回路基板２００と光入出力基板の成長層１００Ｅを一緒に石英板から取り外す。その後、３００℃程度の高温でポリイミドを最終硬化させる。この状態は実施例１の図４（ｃ）と同じ状態であり、以後は実施例１と同様にして素子が作製できる。
【００４１】
この場合、選択エッチングでｉ−ＧａＡｓ光吸収層を露出する必要はなく、半絶縁性ＧａＡｓ基板１０１が残ったままで集積回路基板２００に貼り付けてもよい。この例を図７に示す。
【００４２】
（その２）  光入出力基板をプロセス後に接着する場合
本発明を適用した光スイッチアレイの第３の具体例を図８に示す。光入出力基板は図５に示した第２の具体例と同様である。
【００４３】
図８に光スイッチの作製法を示す。まず、面発光レーザ１００Ｂ、ＭＳＭフォトダイオード１００Ａを半絶縁性ＧａＡｓ基板１０１を処理することなしにプロセスした後、図８（ａ）に示すように、平坦な石英板４００とプロセスした面を向い合わせてワックス５００により貼り合わせる。図８（ａ′）は光入出力基板の拡大図である。
【００４４】
次に、図８（ｂ）に示すように、ＧａＡｓ基板を厚さ５０μｍ程度まで研磨し、次いでＰＡ３０溶液によりＧａＡｓ基板のみをエッチングし、ＡｌＡｓ層でエッチングを止め、さらに、塩酸によりＡｌＡｓ層のみを選択的にエッチングする。
【００４５】
次に、図８（ｃ）に示すように、両方の基板にポリイミド３００を塗布した後、赤外線カメラ（ＣＣＤカメラ）を用いて集積回路基板２００と光入出力基板１００の回路パターンをモニタしながら、微動台６００を用いて両基板の位置合わせを行い、貼り合わせる。
【００４６】
次に、（その１）の場合と同様に、１００℃程度でポリイミドを硬化させ、同時に石英板から両基板を取り外した後、３００℃まで昇温することによりポリイミド３００を最終的に硬化させ、図８（ｄ）に示した構造を得る。この状態は、図４（ｄ）と同様の状態であり、以後は先の具体例と同じプロセスを行う。
【００４７】
この場合、第２の具体例と同様に、選択エッチングでｉ−ＧａＡｓ光吸収層を露出する必要はなく、半絶縁性ＧａＡｓ基板１０１が残ったままで集積回路基板２００に貼り付けてもよい。
【００４８】
実施例３ 光入出力基板にも電気回路を形成した場合
これまでの実施例では光入出力基板１００には面発光レーザとフォトディテクタが構成されていたが、光入出力基板１００にＦＥＴなどの電気回路を構成することも可能である。ここでは、第１の具体例と同様の方法で光スイッチを構成する例を述べる。ＦＥＴは下記の説明のようにエピタキシャル成長によって構成することも、またイオン注入によって構成することも可能である。
【００４９】
図９は活性層にＧａＡｓ／ＡｌＧａＡｓ多重量子井戸を用いた場合の光入出力基板の断面図である。
【００５０】
半絶縁性ＧａＡｓ基板１０１上に、選択エッチング用ＡｌＡｓ層１０２、ｐ+−ＧａＡｓコンタクト層１２０、ｐ−ＤＢＲ層１０６、ｉ−ＧａＡｓ／ＡｌＧａＡｓ活性層１０５、ｎ−ＤＢＲ層１０４、選択エッチング層としてｎ−ＩｎＧａＰ層１２１（１０ｎｍ）、ＦＥＴ用コンタクト層としてｎ+−ＧａＡｓ層１２２（０．４μｍ）、ＦＥＴチャネル層としてｎ- −ＧａＡｓチャネル層１２３（０．２μｍ）およびｉ−ＧａＡｓ光吸収層１０７（２μｍ）を、順次分子線エピタキシャル成長法により形成した。ｐ型およびｎ型ドーパントにはそれぞれＢｅおよびＳｉを用いた。ここで、ｐ−ＤＢＲ層はｐ−ＡｌＡｓ（７１．５ｎｍ）／ｐ−Ａｌ0.15Ｇａ0.85Ａｓ（６２．９ｎｍ）を交互に２５周期積層した構造からなり、ｎ−ＤＢＲ層はｎ−ＡｌＡｓ（７１．５ｎｍ）／ｎ−Ａｌ0.15Ｇａ0.85Ａｓ（６２．９ｎｍ）を交互に３０周期積層した構造からなる。
【００５１】
これを図１０に示すように加工して光スイッチを作製する。
【００５２】
まず、図１０（ａ）に示すように、第１の実施例と同様にして、集積回路基板２００上にポリイミド３００を用いて光入出力基板１００を接着し、その後、研磨とエッチングによりエピタキシャル成長層１００Ｅだけを残す。図１０（ａ′）は成長層の拡大断面図である。
【００５３】
次に、図１０（ｂ）に示すように、面発光レーザ部１００Ｂのメサエッチングを行う。図１０（ｂ′）は面発光レーザ部の拡大断面図である。このとき、選択エッチングによってメサ深さはＩｎＧａＰ層１２１までに達する。
【００５４】
ＦＥＴのプロセスは、図１０（ｃ）に示すように、ＩｎＧａＰ層１２１をエッチングした後、ＦＥＴ１００Ｆのメサエッチングをｉ−ＧａＡｓ光吸収層１０７まで行う。次に、ｎ+−ＧａＡｓコンタクト層１２２にソース、ドレイン電極１２４を作成する。リセスエッチングはｎ- −ＧａＡｓチャネル層１２３まで行い、その後、ゲート電極１２５を作成する。このとき、同時にＭＳＭフォトディテクタ１００Ａの電極も形成する。
【００５５】
最後に図１０（ｄ）に示すように、集積回路基板２００との電気配線４００を施す。
【００５６】
このように、光入出力基板にも電気回路を構成した場合は、Ｓｉに比べて大きなゲインを持つＦＥＴが作成でき、集積回路の方では小さな電圧振幅のみで面発光レーザを駆動できることになり、集積回路基板の負担を軽減でき、より高速な応答が可能となる。
【００５７】
これまでの具体例では受光素子としてＭＳＭフォトダイオードを用いた例を説明したが、これ以外にも受光部としてはｐｉｎフォトダイオード、フォトコンダクタ等を用いても半発明の素子を構成できる。
【００５８】
実施例４
ｐｉｎフォトダイオードを用いて作成した例を図１１に示す。ｐｉｎフォトダイオード１００Ｇは、図示されるように、ｎ−ＧａＡｓ層１３１、ｉ−ＧａＡｓ光吸収層１０７、ｐ−ＧａＡｓ層１３０から構成され、絶縁膜１３２を介してポリイミド３００によって集積回路基板２００に接着され、かつ配線４００によって電気的に接続される。面発光レーザ１００Ｂの構成はすでに説明したとおりである。この場合、ＭＳＭフォトダイオードの場合と異なり、導電層を受光部にも含むため、各受光部を分離する必要があることと、集積回路基板２００と光入出力基板１００とを接着する際に光入出力基板１００の接着する面に絶縁膜１３２を蒸着していることが、これまでの具体例と異なっている。
【００５９】
これまで説明した具体例では、ＧａＡｓ／ＡｌＧａＡｓで光スイッチを構成したが、これに限るものではなく、ＩｎＧａＡｓ／ＩｎＰ、ＩｎＡｌＡｓ／ＩｎＧａＡｓ、ＧａＡｓ／ＩｎＧａＡｓ等の他の材料系も用いることができる。集積回路基板もシリコンのほかに、ＧａＡｓ, ＩｎＰ等使用できることは言うまでもない。
【００６０】
また、以上の実施例では、光スイッチアレイについてのみ記載したが、光スイッチアレイ以外の他の３次元集積回路の構成にも本発明が有効であることは明らかである。なお、本発明は、ポリイミド等の絶縁膜上に集積化される素子がそれぞれ異なる層構造を有しない場合にも、各素子を分離できるので、素子間の電気的分離（アイソレーション）が容易になるという利点がある。
【００６１】
【発明の効果】
以上説明したように、本発明による半導体集積回路の製造方法は、集積回路基板の持つ高速、高機能性と、光入出力基板の持つ高並列、高速性を合わせ持った半導体集積回路を製造できるという特長を持っている。これらの素子を多段に光により接続することにより、将来の光情報処理素子、ＬＳＩの光インターコネクション用素子として非常に有望になる。
【００６２】
また、本発明によると、異なる層構造を有する半導体素子からなる３次元半導体集積回路の形成が可能になる。さらに、素子間のアイソレーションに優れた３次元半導体集積回路の提供も可能になる。
【図面の簡単な説明】
【図１】本発明による素子の断面構造を示す図である。
【図２】本発明の素子の特性を示す図である。
【図３】光入出力基板の一例の断面図である。
【図４】第１の実施例の光スイッチの作製法を示す図である。
【図５】光入出力基板の他の例の断面図である。
【図６】第２の実施例の光スイッチの作製法を示す図である。
【図７】選択エッチングを用いない場合の実施例の断面図である。
【図８】本発明素子の他の具体例の作製法を示す図である。
【図９】電気回路を形成する光入出力基板の断面図である。
【図１０】光入出力基板にも電気回路を形成した実施例の作製法を示す図である。
【図１１】受光素子としてｐｉｎフォトダイオードを用いた具体例の断面図である。
【図１２】従来例の断面図である。
【図１３】従来例の特性図である。
【符号の説明】
１０１  半絶縁性ＧａＡｓ基板
１０２  選択エッチング用ＡｌＡｓ層
１０３  ｎ+−ＧａＡｓコンタクト層
１０４  ｎ−ＤＢＲ層
１０５  活性層
１０６  ｐ−ＤＢＲ層
１０７  ｉ−ＧａＡｓ光吸収層
１１０  ｐ型電極
１１１  ｎ型電極
１１２  ショットキ電極
１１３  配線用金属
１２０  ｐ+−ＧａＡｓコンタクト層
１２１  選択エッチングＩｎＧａＰ層
１２２  ｎ+−ＧａＡｓコンタクト層
１２３  ｎ- −ＧａＡｓチャネル層
１３０  ｐ−ＧａＡｓ層
１３１  ｎ−ＧａＡｓ層
１３２  絶縁膜
【図１】
0003681992.tif 000002
【図２】
0003681992.tif 000003
【図３】
0003681992.tif 000004
【図４】
0003681992.tif 000005
【図５】
0003681992.tif 000006
【図６】
0003681992.tif 000007
【図７】
0003681992.tif 000008
【図８】
0003681992.tif 000009
【図９】
0003681992.tif 000010
【図１０】
0003681992.tif 000011
【図１１】
0003681992.tif 000012
【図１２】
0003681992.tif 000013
【図１３】
0003681992.tif 000014