(57)【特許請求の範囲】
【請求項１】
同一シリコン基板上に第１のMOS FET と第２のMOS FET を形成する際に,
シリコン基板上に第１のゲート絶縁膜を成長し，第２のMOS FET 領域を開口し且つ第１のMOS FET のゲート絶縁膜として使用する領域と第１のMOS FET のドレイン側低濃度拡散層を形成する領域とを除いた領域を開口した第１のレジストパターンを形成する第１工程と，
該第１のレジストパターンをマスクにして, 第１のゲート絶縁膜をエッチング除去し，該第１のレジストパターンを除去する第２工程と，
該シリコン基板上に該第１のゲート絶縁膜より薄い第２のゲート絶縁膜を形成し, 次いで, 第２のMOS FET の第２のゲート絶縁膜上に第２のゲート電極を，第１のMOS FET のドレイン側低濃度拡散層を形成する領域以外の第１のゲート絶縁膜上に第１のゲート電極を，それぞれ形成する第３工程と，
該シリコン基板上に第１のMOS FET 領域を開口した第２のレジストパターンを形成し，イオン注入により該第１のMOS FET 領域の該第１のゲート電極を注入マスクにして該第１のゲート電極が形成されていない領域に低濃度拡散層を形成し，該第２のレジストパターンを除去する第４工程と,
イオン注入により第２のMOS FET 領域の該第２のゲート電極を注入マスクにして第２のMOS FET のソース・ドレイン領域を形成すると同時に，第１のMOS FET 領域の該第１のゲート電極及び該第１のゲート絶縁膜を注入マスクにして該第１のゲート絶縁膜の下を除く第１のMOS FET のソース・ドレイン領域に高濃度拡散層を形成する第５工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
同一シリコン基板上に第１のMOS FET と第２のMOS FET を形成する際に, 
シリコン基板上に第１のゲート絶縁膜を成長し，第２のMOS FET 領域を開口し且つ第１のMOS FET のゲート絶縁膜として使用する領域の一部と第１のMOS FET のドレイン側低濃度拡散層を形成する領域とを除いた領域を開口した第１のレジストパターンを形成する第１工程と，
該第１のレジストパターンをマスクにして, 第１のゲート絶縁膜をエッチング除去し，該第１のレジストパターンを除去する第２工程と，
該シリコン基板上に該第１のゲート絶縁膜より薄い第２のゲート絶縁膜を形成し, 次いで, 第２のMOS FET の第２のゲート絶縁膜上に第２のゲート電極を，第１のMOS FET のドレイン側低濃度拡散層を形成する領域以外の第１のゲート絶縁膜上とソース側の第２のゲート絶縁膜上にまたがって第１のゲート電極を，それぞれ形成する第３工程と，
該シリコン基板上に第１のMOS FET 領域を開口した第２のレジストパターンを形成し，イオン注入により該第１のMOS FET 領域の該第１のゲート電極を注入マスクにして該第１のゲート電極が形成されていない領域に低濃度拡散層を形成し，該第２のレジストパターンを除去する第４工程と,
イオン注入により第２のMOS FET 領域の該第２のゲート電極を注入マスクにして第２のMOS FET のソース・ドレイン領域を形成すると同時に，第１のMOS FET 領域の該第１のゲート電極及び該第１のゲート絶縁膜を注入マスクにして該第１のゲート絶縁膜の下及び該第１のゲート電極の下を除く第１のMOS FET のソース・ドレイン領域に高濃度拡散層を形成する第５工程と
を有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置の製造方法に係り, 特に, 同一基板上に２種類の耐圧が異なるMOS FET を形成する方法に関する。
【０００２】
この場合，２種類の耐圧が異なるMOS FET はゲート絶縁膜（以下ゲート酸化膜と記す）厚が異なり，特に高耐圧のMOS FET はオフセットドレイン構造を有する場合が多い。
【０００３】
【従来の技術】
第２のMOS FET （低耐圧MOS FET と記す）とオフセットドレイン構造の第１のMOS FET （高耐圧のMOS FET と記す）とを有する半導体装置の製造方法の従来例を図２，３を用いて説明する。
【０００４】
図２(A) 〜(E) は従来例１の説明図である。
図で左側に低耐圧MOS FET を, 右側に高耐圧MOS FET を形成する。
図２(A) において，シリコン基板11上にフィールド酸化膜 1を選択成長し，高耐圧用の厚い第１のゲート酸化膜 2を成長し，低耐圧側を開口したレジストパターンαを形成する。
【０００５】
図２(B) において，レジストパターンαをマスクにして, 低耐圧側の第１のゲート酸化膜 2をフッ酸系溶液でエッチング除去し，マスクを除去, 第１のゲート酸化膜 2より薄い第２のゲート酸化膜 3を形成する。
【０００６】
次いで, 低耐圧側及び高耐圧側にゲート電極 4を形成する。
ここで，ソースドレイン形成用のイオン注入を低耐圧側及び高耐圧側で同時に行うと, 厚い方の酸化膜に合わせると薄い方には深く入り過ぎ, 浅い方に合わせると, 厚い方はシリコン基板に届かなくなる。そこで，レジストパターンβ, γを用いて低耐圧側及び高耐圧側で別々にイオン注入を行う。
【０００７】
図２(C) において，高耐圧側を開口したレジストパターンβを形成し，ドーズ量が12〜13乗オーダのイオン注入 5により低濃度拡散層 6を形成する。
図２(D) において，低耐圧側を開口したレジストパターンγを形成し，ドーズ量が15乗オーダのイオン注入 7により高濃度拡散層 8を形成する。
【０００８】
図２(E) において，低耐圧側を覆い且つ高耐圧側のオフセット部を除いた領域を開口したレジストパターンδを形成し，ドーズ量が15乗オーダのイオン注入7'により高濃度拡散層8'を形成する。
【０００９】
図３(A) 〜(E) は従来例２の説明図である。
図で左側に低耐圧MOS FET を, 右側に高耐圧MOS FET を形成する。
この例は，低耐圧部と高耐圧部のソースドレインを一度のイオン注入で形成可能にするため，ゲート電極形成後にフッ酸系溶液を用いて全素子領域の酸化膜を除去してしまう方法である。
【００１０】
図３(A) において，シリコン基板11上にフィールド酸化膜 1を選択成長し，高耐圧用の厚い第１のゲート酸化膜 2を成長し，低耐圧側を開口したレジストパターンαを形成する。
【００１１】
図３(B) において，レジストパターンαをマスクにして, 低耐圧側の第１のゲート酸化膜 2をフッ酸系溶液でエッチング除去し，マスクを除去, 第１のゲート酸化膜 2より薄い第２のゲート酸化膜 3を形成する。
【００１２】
次いで, 低耐圧側及び高耐圧側にゲート電極 4を形成する。
図３(C) において，フッ酸系溶液を用いて，素子領域の酸化膜を除去する。
図３(D) において，イオン注入時のダメージ緩和用の酸化膜を形成し，高耐圧側を開口したレジストパターンβを形成し，ドーズ量が12〜13乗オーダのイオン注入 5により低濃度拡散層 6を形成する。
低耐圧側を開口したレジストパターンγを形成し，ドーズ量が15乗オーダのイオン注入 7により高濃度拡散層 8を形成する。
【００１３】
図３(E) において，低耐圧側を開口し且つ高耐圧側のオフセット部を除いた領域を開口したレジストパターンεを形成し，ドーズ量が15乗オーダのイオン注入 7により低耐圧及び高耐圧側のソースドレイン領域の拡散層 8を形成する。
【００１４】
【発明が解決しようとする課題】
従来例１では工程数が多く，特にCMOSプロセスの場合は両方のチャネルのMOS FET についてこの方法を行うことになり, 冗長なプロセスとなる。
【００１５】
一方, 従来例２では，この問題を回避できるが，ゲート電極をマスクにしてソースドレイン上の酸化膜をフッ酸系溶液で除去するため，ゲート電極端からゲート酸化膜の浸食が発生する。これは後の熱酸化工程等で埋まりはするが，ホットキャリアによる劣化を加速したり，ゲート酸化膜の絶縁破壊耐性を弱める結果となる。
【００１６】
本発明は高低両耐圧MOS FET のソースドレイン形成を１回のイオン注入で行い，且つ高信頼度化を図ることを目的とする。
【００１７】
【課題を解決するための手段】
上記課題の解決は，
１）同一シリコン基板上に第１のMOS FET と第２のMOS FET を形成する際に, シリコン基板上に第１のゲート絶縁膜を成長し，第２のMOS FET 領域を開口し且つ第１のMOS FET のゲート絶縁膜として使用する領域と第１のMOS FET のドレイン側低濃度拡散層を形成する領域とを除いた領域を開口した第１のレジストパターンを形成する第１工程と，該第１のレジストパターンをマスクにして, 第１のゲート絶縁膜をエッチング除去し，該第１のレジストパターンを除去する第２工程と，該シリコン基板上に該第１のゲート絶縁膜より薄い第２のゲート絶縁膜を形成し, 次いで, 第２のMOS FET の第２のゲート絶縁膜上に第２のゲート電極を，第１のMOS FET のドレイン側低濃度拡散層を形成する領域以外の第１のゲート絶縁膜上に第１のゲート電極を，それぞれ形成する第３工程と，該シリコン基板上に第１のMOS FET 領域を開口した第２のレジストパターンを形成し，イオン注入により該第１のMOS FET 領域の該第１のゲート電極を注入マスクにして該第１のゲート電極が形成されていない領域に低濃度拡散層を形成し，該第２のレジストパターンを除去する第４工程と, イオン注入により第２のMOS FET 領域の該第２のゲート電極を注入マスクにして第２のMOS FET のソース・ドレイン領域を形成すると同時に，第１のMOS FET 領域の該第１のゲート電極及び該第１のゲート絶縁膜を注入マスクにして該第１のゲート絶縁膜の下を除く第１のMOS FET のソース・ドレイン領域に高濃度拡散層を形成する第５工程とを有する半導体装置の製造方法，あるいは
２）同一シリコン基板上に第１のMOS FET と第２のMOS FET を形成する際に, シリコン基板上に第１のゲート絶縁膜を成長し，第２のMOS FET 領域を開口し且つ第１のMOS FET のゲート絶縁膜として使用する領域の一部と第１のMOS FET のドレイン側低濃度拡散層を形成する領域とを除いた領域を開口した第１のレジストパターンを形成する第１工程と，該第１のレジストパターンをマスクにして, 第１のゲート絶縁膜をエッチング除去し，該第１のレジストパターンを除去する第２工程と，該シリコン基板上に該第１のゲート絶縁膜より薄い第２のゲート絶縁膜を形成し, 次いで, 第２のMOS FET の第２のゲート絶縁膜上に第２のゲート電極を，第１のMOS FET のドレイン側低濃度拡散層を形成する領域以外の第１のゲート絶縁膜上とソース側の第２のゲート絶縁膜上にまたがって第１のゲート電極を，それぞれ形成する第３工程と，該シリコン基板上に第１のMOS FET 領域を開口した第２のレジストパターンを形成し，イオン注入により該第１のMOS FET 領域の該第１のゲート電極を注入マスクにして該第１のゲート電極が形成されていない領域に低濃度拡散層を形成し，該第２のレジストパターンを除去する第４工程と, イオン注入により第２のMOS FET 領域の該第２のゲート電極を注入マスクにして第２のMOS FET のソース・ドレイン領域を形成すると同時に，第１のMOS FET 領域の該第１のゲート電極及び該第１のゲート絶縁膜を注入マスクにして該第１のゲート絶縁膜の下及び該第１のゲート電極の下を除く第１のMOS FET のソース・ドレイン領域に高濃度拡散層を形成する第５工程とを有することを特徴とする半導体装置の製造方法によって達成される。
【００１８】
本発明によると，高低両耐圧MOS FET のソースドレイン形成を１回のイオン注入で行い，且つゲート電極形成後にフッ酸系溶液による酸化膜除去工程がないため，ゲート酸化膜の浸食現象を防ぐことができるため，デバイスの信頼性が向上する。また，低濃度拡散領域上に残した厚い第１のゲート酸化膜はゲート電極とドレイン上の薄い酸化膜の領域との位置合わせ余裕を提供している。
【００１９】
更に，ゲート電極の形成位置により，高耐圧MOS FET のソース側のゲート酸化膜厚をドレイン側のそれとを同じにもできるし〔図１(C) 参照〕，また薄くする〔図１(D) 参照〕ことができる。後者の場合は耐圧と特性の両面において有利である。従って，デバイス構造の選択の自由度が増す。
【００２０】
【発明の実施の形態】
図１(A) 〜(F) は実施例の説明図である。
図で左側に低耐圧MOS FET を, 右側に高耐圧MOS FET を形成する。
【００２１】
図１(A) において，ｐ型シリコン（p-Si) 基板11上に厚さ 500〜800 nmのフィールド酸化膜 1を選択成長し，厚さ50〜80 nm の高耐圧用の厚い第１のゲート酸化膜 2を成長し，低耐圧側を開口し且つ高耐圧側のゲート酸化膜として使用する領域と低濃度拡散層を形成する領域を除いた領域を開口したレジストパターンα（第１のレジストパターン）を形成する。このレジストパターンαのソース側開口部はゲート電極を形成する領域まで達してもよいし〔図１(C) 〕，また達しなくてもよい〔図１(D) 〕。
【００２２】
図１(B) において，レジストパターンαをマスクにして, 第１のゲート酸化膜 2をフッ酸系溶液でエッチング除去し，マスクを除去する。
図１(C) において，第１のゲート酸化膜 2より薄い厚さ10〜25 nm の第２のゲート酸化膜 3を形成する。
【００２３】
次いで, 低耐圧側及び高耐圧側にゲート電極 4を形成する。
図１(D) は図１(C) と同じ工程で，ゲート電極 4がソース側にずれて形成されたデバイス構造を示す。
【００２４】
図１(E) において，高耐圧側を開口したレジストパターンβ（第２のレジストパターン）を形成し，イオン種；りんイオン(P+ ),エネルギー；50〜100 KeV,ドーズ量；1012〜1013cm-2のイオン注入 5により低濃度拡散層 6を形成する。
【００２５】
図１(F) において，レジストパターンβを除去し，イオン種；砒素イオン     (As+ ) , エネルギー；30〜70 KeV, ドーズ量；〜1015cm-2のイオン注入 7により低耐圧及び高耐圧側のソースドレイン領域の拡散層 8を形成する。
【００２６】
ここで，低濃度拡散層 6上の厚い第１のゲート酸化膜は注入マスクの役目をしている。
このとき，実施例のようにｐチャネルMOS FET かｎチャネルMOS FET のみのデバイスでは, オフセット構造を設ける必要がないので, マスクレス化が可能となる。CMOSプロセスの場合は反対チャネル側を開口しないレジストパターンを通常の場合と同様に形成すればよい。
【００２７】
実施例では, ｎチャネルMOS FET について説明したが，ｐチャネルMOS FET でも同様に本発明は適用可能である。CMOSデバイスではｎチャネルMOS FET の一括ソースドレイン形成マスクと, ｐチャネルMOS FET の一括ソースドレインマスクを用意すればよい。
【００２８】
【発明の効果】
本発明によれば, 高耐圧及び低耐圧MOS FET のソースドレインを１回のイオン注入で行って製造工程数を低減し，且つエッチングによるゲート酸化膜の浸食を防いで高信頼度化を図ることができる。
【図面の簡単な説明】
【図１】  実施例の説明図
【図２】  従来例１の説明図
【図３】  従来例２の説明図
【符号の説明】
1  フィールド酸化膜
2  第１のゲート酸化膜
3  第２のゲート酸化膜
4  ゲート電極
5  低濃度イオン注入
6  低濃度拡散層
7  高濃度イオン注入
8  高濃度拡散層
11  シリコン基板
α〜ε  レジストパターン
【図１】
0003681794.tif 000002
【図２】
0003681794.tif 000003
【図３】
0003681794.tif 000004