(57)【特許請求の範囲】
【請求項１】
半導体メモリ素子とこのメモリ素子に記憶されたデータを処理する中央演算処理素子とが同一半導体基板上に形成された半導体集積回路を有する半導体装置において、
正極及び負極用の接続リードをそれぞれ複数個ずつ備えた電力供給源を有すると共に、
前記半導体集積回路のメモリ情報の少なくとも一部を破壊あるいは少なくとも一部の信号配線を断線させることにより自己破壊を行う破壊回路と、
この破壊回路により自己破壊を行うための電荷を蓄積しておく破壊用キャパシタと、
この破壊用キャパシタに電荷を蓄積する前記電力供給源の正極及び負極用にそれぞれ複数個ずつ設けられた電力供給源接続用端子と、
正極及び負極用の前記電力供給源接続用端子の対毎に設けられ、この端子対の端子間電圧を監視しその電圧低下に応じて検出信号を出力する複数個の電圧変化検出回路と、
通常動作時は前記電力供給源接続用端子を介して前記電力供給源と前記破壊用キャパシタを接続し、少なくとも１つの前記電圧変化検出回路から前記検出信号が出力されたときは、前記接続を遮断して前記破壊用キャパシタと前記破壊回路を接続する制御回路乃至素子とを、それぞれ前記半導体基板上に有し、
前記半導体集積回路の裏面が光学的に遮蔽され、かつこの光学的遮蔽を除去する際には前記電力供給源接続用端子から前記電力供給源の接続リードを取り外すことが必要となるように、前記半導体集積回路が形成された前記半導体基板の素子面の裏側に前記電力供給源を配置することを特徴とする自己破壊型半導体装置。
【請求項２】
半導体メモリ素子とこのメモリ素子に記憶されたデータを処理する中央演算処理素子とが同一半導体基板上に形成された半導体集積回路を有する半導体装置において、
正極及び負極用の接続リードをそれぞれ複数個ずつ備えた電力供給源を有すると共に、
前記半導体集積回路のメモリ情報の少なくとも一部を破壊あるいは少なくとも一部の信号配線を断線させることにより自己破壊を行う破壊回路と、
この破壊回路により自己破壊を行うための電荷を蓄積しておく破壊用キャパシタと、
この破壊用キャパシタに電荷を蓄積する前記電力供給源の正極及び負極用にそれぞれ複数個ずつ設けられた電力供給源接続用端子と、
これらの電力供給源接続用端子のうち、正極及び負極用各々１つずつの前記電力供給源接続用端子間の電圧を分圧する分圧回路と、
正極用の前記電力供給源接続用端子毎に設けられると共に負極用の前記電力供給源接続用端子毎に設けられ、正極用の前記電力供給源接続用端子と前記分圧回路の出力端子の端子間電圧あるいは負極用の前記電力供給源接続用端子と前記分圧回路の出力端子の端子間電圧を監視し、その電圧低下に応じて検出信号を出力する複数個の電圧変化検出回路と、
通常動作時は前記電力供給源接続用端子を介して前記電力供給源と前記破壊用キャパシタを接続し、少なくとも１つの前記電圧変化検出回路から前記検出信号が出力されたときは、前記接続を遮断して前記破壊用キャパシタと前記破壊回路を接続する制御回路乃至素子とを、それぞれ前記半導体基板上に有し、
前記半導体集積回路の裏面が光学的に遮蔽され、かつこの光学的遮蔽を除去する際には前記電力供給源接続用端子から前記電力供給源の接続リードを取り外すことが必要となるように、前記半導体集積回路が形成された前記半導体基板の素子面の裏側に前記電力供給源を配置することを特徴とする自己破壊型半導体装置。
【請求項３】
半導体メモリ素子とこのメモリ素子に記憶されたデータを処理する中央演算処理素子とが同一半導体基板上に形成された半導体集積回路を有する半導体装置において、
正極及び負極用の接続リードをそれぞれ複数個ずつ備えた電力供給源を有すると共に、
前記半導体集積回路のメモリ情報の少なくとも一部を破壊あるいは少なくとも一部の信号配線を断線させることにより自己破壊を行う破壊回路と、
この破壊回路により自己破壊を行うための電荷を蓄積しておく破壊用キャパシタと、
この破壊用キャパシタに電荷を蓄積する前記電力供給源の正極及び負極用にそれぞれ複数個ずつ設けられた電力供給源接続用端子と、
これらの電力供給源接続用端子のうち、正極及び負極用各々１つずつの第１の電力供給源接続用端子間の電圧を分圧する分圧回路と、
正極及び負極用にそれぞれ複数個ずつ設けられた前記電力供給源接続用端子のうち、前記分圧回路が接続されていない正極用の第２の電力供給源接続用端子毎に設けられると共に前記分圧回路が接続されていない負極用の第２の電力供給源接続用端子毎に設けられ、正極用の前記第２の電力供給源接続用端子と前記分圧回路の出力端子の端子間電圧あるいは負極用の前記第２の電力供給源接続用端子と前記分圧回路の出力端子の端子間電圧を監視し、その電圧低下に応じて検出信号を出力する複数個の電圧変化検出回路と、
通常動作時は前記第２の電力供給源接続用端子を介して前記電力供給源と前記破壊用キャパシタを接続し、少なくとも１つの前記電圧変化検出回路から前記検出信号が出力されたときは、前記接続を遮断して前記破壊用キャパシタと前記破壊回路を接続する制御回路乃至素子とを、それぞれ前記半導体基板上に有し、
前記半導体集積回路の裏面が光学的に遮蔽され、かつこの光学的遮蔽を除去する際には前記第１、第２の電力供給源接続用端子から前記電力供給源の接続リードを取り外すことが必要となるように、前記半導体集積回路が形成された前記半導体基板の素子面の裏側に前記電力供給源を配置することを特徴とする自己破壊型半導体装置。
【請求項４】
請求項１又は２記載の自己破壊型半導体装置において、
さらに、第１の外部接続用端子が形成された、前記半導体基板を搭載するための電極基体を有し、
前記半導体基板は、その素子面側に形成された第２の外部接続用端子を有し、
前記電力供給源は、対向する両端部を少なくとも含む複数方向の端部に前記接続リードを備え、この接続リードは、前記半導体基板の端を回るようにして前記半導体基板の素子面側に形成された前記電力供給源接続用端子と接続され、
前記半導体基板の素子面と前記電極基体とが対向するように、前記半導体基板の前記第２の外部接続用端子と前記電極基体の前記第１の外部接続用端子とを接続することを特徴とする自己破壊型半導体装置。
【請求項５】
請求項１又は２記載の自己破壊型半導体装置において、
さらに、第１の外部接続用端子と、正極及び負極用各々複数個ずつの第３の電力供給源接続用端子と、これら第３の電力供給源接続用端子の各々と接続される正極及び負極用各々複数個ずつの第４の電力供給源接続用端子とが形成された、前記半導体基板を搭載するための電極基体を有し、
前記半導体基板は、その素子面側に形成された第２の外部接続用端子を有し、
前記半導体基板の素子面と前記電極基体とが対向するように、前記半導体基板の前記第２の外部接続用端子と前記電極基体の前記第１の外部接続用端子とを接続する共に、前記半導体基板の素子面側に形成された前記電力供給源接続用端子と前記電極基体の前記第３の電力供給源接続用端子とを接続し、
前記電力供給源は、対向する両端部を少なくとも含む複数方向の端部に前記接続リードを備え、この接続リードは、前記電極基体の前記第４の電力供給源接続用端子と接続されることを特徴とする自己破壊型半導体装置。
【請求項６】
請求項３記載の自己破壊型半導体装置において、
さらに、第１の外部接続用端子が形成された、前記半導体基板を搭載するための電極基体を有し、
前記半導体基板は、その素子面側に形成された第２の外部接続用端子を有し、
前記電力供給源は、対向する両端部を少なくとも含む複数方向の端部に前記接続リードを備え、この接続リードは、前記半導体基板の端を回るようにして前記半導体基板の素子面側に形成された前記第１、第２の電力供給源接続用端子と接続され、
前記半導体基板の素子面と前記電極基体とが対向するように、前記半導体基板の前記第２の外部接続用端子と前記電極基体の前記第１の外部接続用端子とを接続することを特徴とする自己破壊型半導体装置。
【請求項７】
請求項３記載の自己破壊型半導体装置において、
さらに、第１の外部接続用端子と、正極及び負極用各々複数個ずつの第３の電力供給源接続用端子と、これら第３の電力供給源接続用端子の各々と接続される正極及び負極用各々複数個ずつの第４の電力供給源接続用端子とが形成された、前記半導体基板を搭載するための電極基体を有し、
前記半導体基板は、その素子面側に形成された第２の外部接続用端子を有し、
前記半導体基板の素子面と前記電極基体とが対向するように、前記半導体基板の前記第２の外部接続用端子と前記電極基体の前記第１の外部接続用端子とを接続する共に、前記半導体基板の素子面側に形成された前記第１、第２の電力供給源接続用端子と前記電極基体の前記第３の電力供給源接続用端子とを接続し、
前記電力供給源は、対向する両端部を少なくとも含む複数方向の端部に前記接続リードを備え、この接続リードは、前記電極基体の前記第４の電力供給源接続用端子と接続されることを特徴とする自己破壊型半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置に関するもので、機密性の高い重要な情報を記憶および処理する半導体集積回路を備えた半導体装置に係わり、特に半導体集積回路のメモリ内容の改ざんに対するセキュリティー技術に関するものである。
【０００２】
【従来の技術】
半導体集積回路（Large-Scale Integrated Circuit;LSI）が形成されている半導体装置のその集積回路の機能、動作方法、回路方式、回路パタン、記憶データなどを解析するため、従来より、図１２に示すように、半導体装置に設けられている外部接続用の電極パッド７（７−１〜７−８）に探査用電源を接続し、電気信号を供給してＬＳＩテスター等で端子の信号の入出力を測定する方法がある。
【０００３】
また、それらの解析のため、半導体装置表面より光学顕微鏡などの形状認識装置を用いて、回路ブロック構成や、回路パタンそのものを観察し、さらに一歩進んで、電子ビームテスター等を用いて電極パッド７に現れない電位信号を集積回路内部の配線上で観測する方法がある。
したがって、現行のＩＣカード１３においては、ＩＣモジュール１１を開放・解剖し、ＩＣチップ１２内部の情報を読み出し、さらにメモリ内容を解析して改ざんすることが可能であり、セキュリテイーの観点から問題である。
【０００４】
図１２は、現行のＩＣカード１３におけるＩＣモジュール１１の構成例を示しており、同図において、（ａ）はＩＣカード１３に搭載された半導体集積回路における回路ブロック配置を示す平面図、（ｂ）は断面図、（ｃ）はＩＣモジュール搭載例を示す断面図である。
図１２（ｃ）に示すように、カード厚０．７６ｍｍのＩＣカード１３には、ホットメルト接着剤３４により、ＩＣモジュール１１が搭載されている。この場合、ＩＣモジュール１１は、接触型ＩＣカードの電極に当たるコンタクトパターン３５を形成したガラスエポキシ基板３６に、ＩＣチップ１２がダイボンディングされ、金ワイヤ３７によって、外部接続用電極パッド７と各コンタクトパターン３５とがワイヤーボンディングされた後、モールド樹脂３８により封止された構造をしている。
【０００５】
図１２（ａ）に示すように、ＩＣチップ１２の上には、暗号コードや認証コードなど、特に重要な情報を記憶しているデータメモリ（ＥＥＰＲＯＭあるいは強誘電体メモリ素子などで構成）１４、およびその書込・消去のための電圧昇圧回路を始めとする周辺回路１５、読み出し専用のプログラムメモリ（ＲＯＭなどで構成）１６、演算や制御を行う中央演算処理部（ＣＰＵ）１７、一時蓄え用のメモリとしてのランダムアクセスメモリ（ＲＡＭ）１８、セキュリティー認証用マイクロプロセッサ（ＭＰＵ）１９が形成されている。そして、これら周辺には、データバスおよび電源供給用の電極配線（図示せず）が施されている。
【０００６】
このようなＩＣカード１３に搭載されたデータメモリ１４やプログラムメモリ１６及び認証用マイクロプロセッサ１９には、通信の際に必要なプロトコル、認証用の番号コード、使用金額、残り度数などの種々の重要なデータが格納されている。
そのため、これらのコードやデータ類、さらには半導体装置を構成する回路ブロック、回路パタンなどの情報は、ＩＣカードの偽造・改ざんを防止する観点から、第三者によって読み出されることを阻止する必要がある。
【０００７】
しかしながら、上記図１２に示すような半導体装置においては、上部からの観測によって回路構成ブロックを始め、機能素子回路、データメモリ１４やプログラムメモリ１６及び認証用マイクロプロセッサ１９の配置を見ることができ、その上、電子ビームを用いたプロービング測定により、メモリ素子の内容を容易に読み出したり、認証用マイクロプロセッサ１９をトリガー暴走させて誤動作させ、認証プロセスそのものをスキップさせたりすることが可能であった。
【０００８】
そこで、上部からの光学的観察を阻止する目的も兼ねて、最近の高密度実装技術においては、ＩＣチップの半導体集積回路の形成されている素子面側に電気的な接続を得るためのバンプ電極を形成し、ＩＣチップを裏返して外部接続用のコンタクト電極が形成された実装基板（電極基体）と接続するフリップチップ実装が頻繁に採用されている。
【０００９】
ところが、半導体集積回路の形成された半導体基板の裏面から、非破壊で、半導体基板表面近傍の回路を観察する手法も故障解析技術等の要請により開発されている。
この手法は、観察光源として半導体基板に吸収されにくい波長の赤外線を用いることにより、半導体基板の透明性を高めて、主に金属からなる配線パタン等を半導体基板裏面側より観察するものである。これにより、最下層のトランジスタのパタンや第一層の配線パタンを非破壊で観察することができる。
【００１０】
フリップチップ実装方法では、チップ裏面が外側に露出するため、ＩＣチップ１２の素子面側よりもむしろ裏面側からのパタン観察が容易となる。勿論、フリップチップ実装する場合には、ＩＣチップ裏面にはチップ保護用のエポキシ樹脂膜がコーティングされている。しかし、これらは化学薬品を用いれば容易に除去可能であるため、保護膜によって裏面側からのパタン観察を阻止することは困難である。
【００１１】
そこで、上記の問題を解決する一手法として、筆者らは、薄型電力供給源を内蔵し、かつ薄型電力供給源をＩＣチップの裏面に搭載することで、裏面からの光学的観察を阻止する自己破壊型半導体装置を提案した（特願平１０−１１０５２７号）。
図１３にその自己破壊型半導体装置の基本的な回路ブロック構成図を示す。半導体基板９上の半導体集積回路１には、前述した図１２に示すように、本来のＩＣカード機能に必要なデータメモリ１４、プログラムメモリ１６、中央演算処理部１７、ランダムアクセスメモリ１８、認証用マイクロプロセッサ１９が形成されているが、ここでは省略している。
【００１２】
本構成では、以上の構成に加えて、破壊回路２として、メモリ情報を破壊する破壊回路、あるいは信号配線経路にヒューズ・アンチヒューズを設けた破壊回路が付加されており、さらに半導体基板９上には、破壊用キャパシタ３、制御用回路乃至素子４、および電圧変化検出回路５が形成されている。
そして、電圧変化検出回路５により端子電圧が常時監視されている端子１０に、薄型の電力供給源６が接続配置されている。
【００１３】
破壊回路２を駆動するための電源としては、半導体基板９上に形成された大容量の破壊用キャパシタ３に蓄積された電荷を用いる。このキャパシタ３には、通常動作状態において、制御回路乃至素子４を介して電力供給源６が接続されており、電力供給源６の出力電圧は、容量結合性の電圧変化検出回路５により、随時、監視されている。
第三者が、ＩＣチップ１２の改ざんを目的として、電力供給源６を外しにかかった場合、容量結合性の電圧変化検出回路５によりその電圧変化が検出され、電圧変化検出回路５からの検出信号によりオン動作した制御回路乃至素子４を介して、破壊用キャパシタ３の電力が上記破壊回路２に印加される。そのため、改ざんしようとする半導体集積回路１のメモリ情報が破壊される。
【００１４】
図１４は上記の自己破壊型半導体装置の基本構成を示しており、（ａ）は平面図、（ｂ）は断面図である。
自己破壊型のＩＣチップ１２が形成された半導体基板９は、ＩＣカード１３としての動作に必要な８つの電極パッド７に加え、電力供給源６と接続するための電極パッド１０が新たに２つ（コンタクトペア）追加されている。薄型の電力供給源６は、図１４（ｂ）に示すように、正極集電体兼端子板２１、正極２２、固体電解質２３、負極２４、負極集電体兼端子板２５の積層構造により形成され、周辺を封止材２６により熱溶着封止されている。
そして、電力供給源の接続リード２８と電力供給源接続用電極パッド１０は、バンプ２７により接続されている。
【００１５】
電力供給源６の搭載方法には、図１４（ａ）に示すように、ＩＣチップ１２に並列に配置することも可能である。
しかし、表面側を電極基体により遮蔽するフェースダウンのフリップチップ実装をする場合には、裏面観察を阻止するために、図１４（ｂ）に示すように裏面側に接着フィルム２０を介して搭載することが好ましい。これにより、裏面側を光学的に遮蔽することができる。
【００１６】
【発明が解決しようとする課題】
図１４（ｂ）に示すような搭載法の場合、薄型の電力供給源６の正極リードと負極リード２８を介して、自己破壊用回路の二つの接続端子１０へ接続される。
しかし、このような接続法では、接続端子１０及びリード２８が第三者に容易に解明できてしまう。第三者は、接着フィルム２０を化学的に除去した後、電力供給源６の接続リード２８を折り曲げることにより、電力供給源６の接続を外すことなく、ＩＣチップ１２の裏面を露出させることが可能である。実際、電力供給源６として薄型リチウム電池を使用した場合、電池の厚さは０．１ｍｍ程度、電池の縦横がそれぞれ１ｃｍ程度、接続リード２８の厚さも０．０３ｍｍ程度なので、容易に折り曲げることが可能である。この場合、電圧変化検出回路５により電圧変化が検出されないまま、電力供給源６による光学的な遮蔽が除去されてしまうので、自己破壊機構が動作せず、重要な情報をＩＣチップの裏面から解析されてしまうという問題点があった。
本発明は、上記課題を解決するためになされたもので、半導体集積回路の重要部分を光学的に遮蔽すると共に、半導体集積回路のメモリ内容の改ざん行為を確実に防止できる自己破壊型半導体装置を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明の自己破壊型半導体装置は、請求項１に記載のように、正極及び負極用の接続リード２８をそれぞれ複数（ｎ；ｎは２以上の整数）個ずつ備えた電力供給源６ａ，６ｂを有すると共に、半導体集積回路１２ａのメモリ情報の少なくとも一部を破壊あるいは少なくとも一部の信号配線を断線させることにより自己破壊を行う破壊回路２と、この破壊回路により自己破壊を行うための電荷を蓄積しておく破壊用キャパシタ３と、この破壊用キャパシタに電荷を蓄積する上記電力供給源の正極及び負極用にそれぞれ複数（ｎ）個ずつ設けられた電力供給源接続用端子１０と、正極及び負極用の前記電力供給源接続用端子の対毎に設けられ、この端子対の端子間電圧を監視しその電圧低下に応じて検出信号を出力する複数（ｎ）個の電圧変化検出回路５−１〜５−ｎと、通常動作時は前記電力供給源接続用端子を介して前記電力供給源と前記破壊用キャパシタを接続し、少なくとも１つの前記電圧変化検出回路から前記検出信号が出力されたときは、上記接続を遮断して前記破壊用キャパシタと前記破壊回路を接続する制御回路乃至素子４ａとを、それぞれ半導体基板９ａ上に有し、上記半導体集積回路の裏面が光学的に遮蔽され、かつこの光学的遮蔽を除去する際には前記電力供給源接続用端子から前記電力供給源の接続リードを取り外すことが必要となるように、前記半導体集積回路が形成された半導体基板の素子面の裏側に上記電力供給源６ａ，６ｂを配置するようにしたものである。
電源供給源６ａ，６ｂは、例えば正極集電体、正極、固体電解質、負極、負極集電体を積層して構成する薄型の電力供給源である。
破壊回路２は、破壊用キャパシタに蓄積された電荷を少なくとも１つのワード線に印加することにより、不揮発性メモリ素子に記憶された一部データビットを消去してメモリ内容を破壊する。また、破壊回路２は、半導体集積回路の一部信号配線経路にヒューズまたはアンチヒューズを設けることにより形成し、このヒューズまたはアンチヒューズに破壊用キャパシタに蓄積された電荷を印加することにより、一部信号配線経路を破壊する。
制御回路乃至素子４ａは、容量終端された１つ以上の半導体素子あるいはマイクロメカニカルスイッチから構成される。
電圧変化検出回路５−１〜５−ｎは、第１の容量、第２の容量、および第１の抵抗の直列接続からなり、この両端に印加された接続端子電圧を第１および第２の容量の接続点から分圧出力する電圧分圧部と、この電圧分圧部の分圧出力がゲート電極に接続されるとともにソース電極に駆動用キャパシタが接続された電界効果型トランジスタ、およびこの電界効果型トランジスタのドレイン電極に接続された第２の抵抗からなる電圧変化検出部とから構成され、定常状態では、電圧分圧部から電界効果型トランジスタがオフする電圧を分圧出力し、接続端子電圧の低下に応じて、電圧分圧出力から電界効果型トランジスタがオンする電圧を分圧出力し、電界効果型トランジスタのオンに応じて駆動用キャパシタからの電荷を第２の抵抗に供給し、第２の抵抗の両端電圧の上昇に応じて検出信号を出力する。
そして、本発明では、電力供給源６ａ，６ｂに正極及び負極用の接続リード２８をそれぞれ複数個ずつ設け、半導体集積回路１２ａ，１２ｂに電力供給源と接続するための接続端子１０を正極及び負極用にそれぞれ複数個ずつ設け、正極及び負極用の接続端子対毎に電圧変化検出回路５−１〜５−ｎを設け、各端子間電圧を常時監視する。半導体集積回路のメモリ内容を改ざんしようとして、電力供給源６ａ，６ｂを外そうとすると、複数対（ｎ対）のコンタクトを外す必要があるが、１つでも外されると、このコンタクトに対応した電圧変化検出回路により電圧低下が検出される。この検出信号により制御回路乃至素子４ａがオン動作し、破壊回路２と破壊用キャパシタ３が接続される。これにより、キャパシタ３に蓄積された電荷が破壊回路２に印加される。そのため、改ざんしようとする集積回路の一部配線ないし必須メモリデータが破壊されるので、改ざんは不可能となる。
【００１８】
また、請求項２（図７）に記載のように、正極及び負極用の接続リード２８をそれぞれ複数（ｎ；ｎは２以上の整数）個ずつ備えた電力供給源６ａ，６ｂを有すると共に、半導体集積回路１２ｂのメモリ情報の少なくとも一部を破壊あるいは少なくとも一部の信号配線を断線させることにより自己破壊を行う破壊回路２と、この破壊回路により自己破壊を行うための電荷を蓄積しておく破壊用キャパシタ３と、この破壊用キャパシタに電荷を蓄積する上記電力供給源の正極及び負極用にそれぞれ複数（ｎ）個ずつ設けられた電力供給源接続用端子１０と、これらの電力供給源接続用端子のうち、正極及び負極用各々１つずつの電力供給源接続用端子間の電圧を分圧する分圧回路８と、正極用の前記電力供給源接続用端子毎に設けられると共に負極用の前記電力供給源接続用端子毎に設けられ、正極用の前記電力供給源接続用端子と前記分圧回路の出力端子の端子間電圧あるいは負極用の前記電力供給源接続用端子と前記分圧回路の出力端子の端子間電圧を監視し、その電圧低下に応じて検出信号を出力する複数（２ｎ）個の電圧変化検出回路５−１〜５−２ｎと、通常動作時は前記電力供給源接続用端子を介して前記電力供給源と前記破壊用キャパシタを接続し、少なくとも１つの前記電圧変化検出回路から前記検出信号が出力されたときは、上記接続を遮断して前記破壊用キャパシタと前記破壊回路を接続する制御回路乃至素子４ｂとを、それぞれ半導体基板９ｂ上に有し、上記半導体集積回路の裏面が光学的に遮蔽され、かつこの光学的遮蔽を除去する際には前記電力供給源接続用端子から前記電力供給源の接続リードを取り外すことが必要となるように、前記半導体集積回路が形成された半導体基板の素子面の裏側に上記電力供給源６ａ，６ｂを配置するようにしたものである。
このように、電力供給源６ａ，６ｂに正極及び負極用の接続リード２８をそれぞれ複数個ずつ設け、半導体集積回路１２ａ，１２ｂに電力供給源接続用端子１０を正極及び負極用にそれぞれ複数個ずつ設け、正極用の電力供給源接続用端子毎及び負極用の電力供給源接続用端子毎に電圧変化検出回路５−１〜５−２ｎを設け、各端子間電圧を常時監視する。半導体集積回路のメモリ内容を改ざんしようとして、電力供給源６ａ，６ｂを外そうとすると、複数対（ｎ対）のコンタクトを外す必要があるが、１つでも外されると、このコンタクトに対応した電圧変化検出回路により電圧低下が検出される。この検出信号により制御回路乃至素子４ｂがオン動作し、破壊回路２と破壊用キャパシタ３が接続される。これにより、キャパシタ３に蓄積された電荷が破壊回路２に印加される。そのため、改ざんしようとする集積回路の一部配線ないし必須メモリデータが破壊されるので、改ざんは不可能となる。
【００１９】
また、請求項３（図６）に記載のように、正極及び負極用の接続リード２８をそれぞれ複数（ｎ＋１；ｎは１以上の整数）個ずつ備えた電力供給源６ａ，６ｂを有すると共に、半導体集積回路１２ｂのメモリ情報の少なくとも一部を破壊あるいは少なくとも一部の信号配線を断線させることにより自己破壊を行う破壊回路２と、この破壊回路により自己破壊を行うための電荷を蓄積しておく破壊用キャパシタ３と、この破壊用キャパシタに電荷を蓄積する上記電力供給源の正極及び負極用にそれぞれ複数（ｎ＋１）個ずつ設けられた電力供給源接続用端子１０と、これらの電力供給源接続用端子のうち、正極及び負極用各々１つずつの第１の電力供給源接続用端子間の電圧を分圧する分圧回路８と、正極及び負極用にそれぞれ複数個ずつ設けられた前記電力供給源接続用端子のうち、前記分圧回路が接続されていない正極用の第２の電力供給源接続用端子毎に設けられると共に前記分圧回路が接続されていない負極用の第２の電力供給源接続用端子毎に設けられ、正極用の前記第２の電力供給源接続用端子と前記分圧回路の出力端子の端子間電圧あるいは負極用の前記第２の電力供給源接続用端子と前記分圧回路の出力端子の端子間電圧を監視し、その電圧低下に応じて検出信号を出力する複数（２ｎ）個の電圧変化検出回路５−１〜５−２ｎと、通常動作時は前記第２の電力供給源接続用端子を介して前記電力供給源と前記破壊用キャパシタを接続し、少なくとも１つの前記電圧変化検出回路から前記検出信号が出力されたときは、上記接続を遮断して前記破壊用キャパシタと前記破壊回路を接続する制御回路乃至素子４ｂとを、それぞれ半導体基板９ｂ上に有し、上記半導体集積回路の裏面が光学的に遮蔽され、かつこの光学的遮蔽を除去する際には前記第１、第２の電力供給源接続用端子から前記電力供給源の接続リードを取り外すことが必要となるように、前記半導体集積回路が形成された半導体基板の素子面の裏側に上記電力供給源６ａ，６ｂを配置するようにしたものである。
【００２０】
また、請求項４に記載のように、さらに、第１の外部接続用端子６２−１〜６２−８が形成された、上記半導体基板を搭載するための電極基体３２を有し、前記半導体基板は、その素子面側に形成された第２の外部接続用端子を有し、上記電力供給源６ａは、対向する両端部を少なくとも含む複数方向の端部に上記接続リード２８を備え、この接続リード２８は、前記半導体基板９ａ，９ｂの端を回るようにして前記半導体基板９ａ，９ｂの素子面側に形成された上記電力供給源接続用端子１０と接続され、前記半導体基板９ａ，９ｂの素子面と前記電極基体３２とが対向するように、前記半導体基板９ａ，９ｂの前記第２の外部接続用端子７−１〜７−８と前記電極基体３２の前記第１の外部接続用端子６２−１〜６２−８とを接続するようにしたものである。
このように、半導体集積回路１２ａ，１２ｂ（半導体基板９ａ，９ｂ）を電極基体３２にフリップチップ実装する。しかも、電力供給源６ａは、対向する両端部を少なくとも含む複数方向の端部に接続リード２８を備えているので、接続リード２８は、半導体基板９ａ，９ｂの両端部を少なくとも含む複数方向の端部と接続される。このため、従来のように電力供給源の接続リードを折り曲げて、電力供給源による光学的な遮蔽を除去することが困難となる。
【００２１】
また、請求項５に記載のように、さらに、第１の外部接続用端子６２−１〜６２−８と、正極及び負極用各々複数（２ｎ；ｎは２以上の整数）個ずつの第３の電力供給源接続用端子６３と、これら第３の電力供給源接続用端子の各々と接続される正極及び負極用各々複数個ずつの第４の電力供給源接続用端子６４とが形成された、上記半導体基板を搭載するための電極基体３２ａを有し、前記半導体基板は、その素子面側に形成された第２の外部接続用端子を有し、前記半導体基板９ａ，９ｂの素子面と前記電極基体３２ａとが対向するように、前記半導体基板９ａ，９ｂの前記第２の外部接続用端子７−１〜７−８と前記電極基体３２ａの前記第１の外部接続用端子６２−１〜６２−８とを接続する共に、前記半導体基板９ａ，９ｂの素子面側に形成された２ｎ個の前記電力供給源接続用端子１０と前記電極基体３２ａの２ｎ個の前記第３の電力供給源接続用端子６３とを接続し、上記電力供給源６ａ，６ｂは、対向する両端部を少なくとも含む複数方向の端部に上記接続リード２８を備え、この接続リード２８は、前記電極基体３２ａの２ｎ個の前記第４の電力供給源接続用端子６４と接続されるものである。
このように、半導体集積回路１２ａ，１２ｂ（半導体基板９ａ，９ｂ）を電極基体３２ａにフリップチップ実装し、電力供給源６ｂを電極基体３２ａの電極パッド６３，６４を介して半導体集積回路１２ａ，１２ｂ（半導体基板９ａ，９ｂ）と接続する。これにより、電力供給源６ｂあるいは電極基体３２ａの何れが取り外されても、自己破壊メカニズムが起動する。
また、本発明の自己破壊型半導体装置は、請求項６に記載のように、さらに、第１の外部接続用端子が形成された、前記半導体基板を搭載するための電極基体を有し、前記半導体基板は、その素子面側に形成された第２の外部接続用端子を有し、前記電力供給源は、対向する両端部を少なくとも含む複数方向の端部に前記接続リードを備え、この接続リードは、前記半導体基板の端を回るようにして前記半導体基板の素子面側に形成された前記第１、第２の電力供給源接続用端子と接続され、前記半導体基板の素子面と前記電極基体とが対向するように、前記半導体基板の前記第２の外部接続用端子と前記電極基体の前記第１の外部接続用端子とを接続するようにしたものである。
また、本発明の自己破壊型半導体装置は、請求項７に記載のように、さらに、第１の外部接続用端子と、正極及び負極用各々複数（２×（ｎ＋１）；ｎは１以上の整数）個ずつの第３の電力供給源接続用端子と、これら第３の電力供給源接続用端子の各々と接続される正極及び負極用各々複数（２×（ｎ＋１））個ずつの第４の電力供給源接続用端子とが形成された、前記半導体基板を搭載するための電極基体を有し、前記半導体基板は、その素子面側に形成された第２の外部接続用端子を有し、前記半導体基板の素子面と前記電極基体とが対向するように、前記半導体基板の前記第２の外部接続用端子と前記電極基体の前記第１の外部接続用端子とを接続する共に、前記半導体基板の素子面側に形成された前記第１、第２の電力供給源接続用端子と前記電極基体の前記第３の電力供給源接続用端子とを接続し、前記電力供給源は、対向する両端部を少なくとも含む複数方向の端部に前記接続リードを備え、この接続リードは、前記電極基体の前記第４の電力供給源接続用端子と接続されるものである。
【００２２】
【発明の実施の形態】
［実施の形態の１］
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の第１の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図、図２（ａ）は図１の自己破壊型半導体装置の配置構成例を示す下面図、図２（ｂ）は図２（ａ）のＡ−Ａ線断面図、図２（ｃ）はこの自己破壊型半導体装置の側面図であり、図１２〜図１４と同等の構成には同一の符号を付してある。
なお、図２（ａ）、図２（ｂ）は後述するフリップチップ実装を行う前の状態を示し、また図２（ｃ）では、モールド樹脂３８、異方性導電接着樹脂６１及び電極基体３２を透視している。
【００２３】
半導体基板９ａ上には、本来のＩＣカード機能に必要な半導体集積回路１として、暗号コードや認証コードなど、特に重要な情報を記憶している不揮発性のデータメモリ（ＥＥＰＲＯＭあるいは強誘電体メモリ素子などで構成）１４、およびその書込・消去のための電圧昇圧回路を始めとする周辺回路１５、読み出し専用のプログラムメモリ（ＲＯＭなどで構成）１６、演算や制御を行う中央演算処理部（ＣＰＵ）１７、一時蓄え用のメモリとしてのランダムアクセスメモリ（ＲＡＭ）１８、セキュリティー認証用マイクロプロセッサ（ＭＰＵ）１９が形成されている。
【００２４】
本発明では、以上の構成に加えて、破壊回路２として、メモリ情報を破壊する破壊回路、あるいは信号配線経路にヒューズ・アンチヒューズを設けた破壊回路が半導体基板９ａ上に付加されており、さらに、破壊用キャパシタ３、制御用回路乃至素子４ａ及び電圧変化検出回路５−１〜５−ｎが付加されている。こうして、自己破壊型のＩＣチップ１２ａが構成されている。
【００２５】
ここで、破壊回路２について、具体例を参考に説明する。例えば、データメモリ１４にフラッシュＥＥＰＲＯＭを利用している場合、そのメモリ情報を消去するには、１２〜１５Ｖの電圧が必要であり、そのような高電圧を発生させる消去用の昇圧回路がデータメモリ１４の周辺回路１５として形成されている。
【００２６】
電力供給源６ａとして現行のリチウム一次電池を使用した場合、出力電圧は３．６Ｖで、厚さは０．１ｍｍである。この場合には、電力供給源６ａを直列接続して数層重ねることにより、必要とする電圧を発生させ、この電力により破壊用キャパシタ３に電荷を蓄積すればよい。また、電力供給源６ａは、リチウム電池に限らず、ペーパー電池等でもよい。
【００２７】
フラッシュＥＥＰＲＯＭでは、２層ポリシリコンによって構成される制御ゲートからなるワード線に対して、パルス的に１２〜１５Ｖの電圧を印加すると、容量結合された浮遊ゲート電極へ基板から電子が注入され、全ビットが等しく「１」または「０」と書き換えられる。こうして、メモリ情報を破壊することができる。
【００２８】
また、データメモリ１４に強誘電体メモリ素子を利用している場合、消去用の電圧は５Ｖ程度と低いので、２つ以上の直列接続された電力供給源６ａより、電荷を蓄積した大容量の破壊用キャパシタ３を直接接続するなど、より簡便に破壊回路２を構成することも可能である。
【００２９】
何れにせよ、本発明では、破壊回路２を駆動するための電力供給源として、半導体基板９ａ上に形成された大容量の破壊用キャパシタ３に蓄積された電荷を用いる。破壊用キャパシタ３は、半導体基板９ａ上に形成した熱酸化膜（Ｓｉ０2 ）を絶縁膜として利用する構造にし、大容量のものとするのが望ましい。
というのは、熱酸化膜の場合、そのリーク電流が極めて少ない等の特徴が利用でき、エネルギー密度の小さな薄型の電力供給源６ａによってキャパシタ３に大量の電荷を蓄積でき、しかもリークによるエネルギー消費が少なくできるからである。
【００３０】
破壊用キャパシタ３に電荷を蓄積するための薄型の電力供給源６ａは、図２に示すように、正極集電体兼端子板２１、正極２２、固体電解質２３、負極２４、負極集電体兼端子板２５の積層構造により形成され、周辺を封止材２６により熱溶着封止されている。
そして、電力供給源６ａには、接続リード２８が２ｎ本（ｎは２以上の整数）、つまり上記端子板２１とつながる正極リードがｎ本、上記端子板２５とつながる負極リードがｎ本設けられている。
【００３１】
これに対して、ＩＣチップ１２ａが形成された半導体基板９ａには、ＩＣカードとしての動作に必要な８つの外部接続用電極パッド７（７−１〜７−８）に加え、電力供給源６ａと接続するための電極パッド１０が２ｎ個、すなわち電力供給源６ａの正極リード用にｎ個、負極リード用にｎ個追加され、電力供給源６ａとのマルチコンタクトを実現している。
【００３２】
正極及び負極用各々１つずつの電極パッド１０からなる電極パッド対ごとに、容量結合性の電圧変化検出回路５−１〜５−ｎが設けられ、破壊用キャパシタ３も少なくともｎ個設けられている。そして、電圧変化検出回路５−１〜５−ｎは、対応する電極パッド対の電圧、すなわち電力供給源６ａの出力電圧を随時、監視している。
【００３３】
制御回路乃至素子４ａは、各電圧変化検出回路５−１〜５−ｎから出力される検出信号の論理和をとるＯＲ論理回路２９と、このＯＲ論理回路２９の出力を制御入力とする２ｎ個のスイッチ３０とを有している。
【００３４】
電力供給源６ａの正極は、通常動作状態において、正極用の電極パッド１０、スイッチ３０を介して破壊用キャパシタ３の一端と接続され、同じく電力供給源６ａの負極は、負極用の電極パッド１０、スイッチ３０を介して破壊用キャパシタ３の他端と接続されている。
【００３５】
ここで、本実施の形態の実装方法を簡単に述べる。
まず、ＩＣチップ１２ａ上の外部接続用電極パッド７−１〜７−８及び電力供給源接続用電極パッド１０に金（Ａｕ）等からなるバンプ２７を形成する。
電力供給源６ａは、ＩＣチップ１２ａの素子面（図２（ａ）における紙面、図２（ｃ）における下面）と対向する裏面に接着フィルム２０によって接着される。そして、電力供給源６ａの接続リード２８とＩＣチップ１２ａの電力供給源接続用電極パッド１０は、上記バンプ２７により接続される。
【００３６】
このように自己破壊メカニズムを起動させた状態で、ＩＣチップ１２ａの外部接続用電極パッド７−１〜７−８は、フリップチップ実装技術により、電極基体３２に形成された、ＩＣカードの電極端子に当たるコンタクトパターン３５（３５−１〜３５−８）と接続される。
【００３７】
図３は電極基体３２上にＩＣチップ１２ａを搭載するフリップチップ実装の様子を示す図である。
ガラスエポキシからなる電極基体３２のＩＣチップ搭載面には、ＩＣチップ１２ａの外部接続用電極パッド７−１〜７−８に対応する外部接続用電極パッド６２−１〜６２−８が形成されている。そして、各電極パッド６２−１〜６２−８は、それぞれスルーホール等によってコンタクトパターン３５−１〜３５−８と接続されている。
【００３８】
フリップチップ実装を行うためには、まず電極基体３２のＩＣチップ搭載面全体に、異方性導電接着樹脂６１を塗布する。異方性導電接着樹脂６１の量は、ＩＣチップ１２ａの体積の１／２〜１／３程度とする。この量は、最終の実装形状において、チップ側面に樹脂６１が吹き上がっている状態がよい。
【００３９】
また、ＩＣチップ１２ａの面積が小さい場合には、ＩＣチップ１２ａの素子面に塗布してもよい。
次いで、ＩＣチップ１２ａの素子面と電極基体３２のＩＣチップ搭載面が対向し、かつＩＣチップ１２ａの外部接続用電極パッド７−１〜７−８と電極基体３２の外部接続用電極パッド６２−１〜６２−８とが接続されるように、電極パッド７−１〜７−８と電極パッド６２−１〜６２−８の位置合わせを行い、ＩＣチップ１２ａの裏面から加圧を行う。
【００４０】
加圧には２つの目的がある。第１の目的は、ＩＣチップ１２ａの素子面と電極基体３２のＩＣチップ搭載面とを揃え、加圧してバンプ２７を押し潰すこと（塑性変形）により、バンプ２７の高さのバラツキを吸収することである。
【００４１】
第２の目的は、電極基体３２上に形成された電極パッド６２−１〜６２−８とＩＣチップ１２ａの電極パッド７−１〜７−８上に形成されたバンプ２７との間に存在する異方性導電接着樹脂６１を押し出し、電極パッド６２−１〜６２−８と電極パッド７−１〜７−８とをバンプ２７を介して電気的に接続することである。
【００４２】
次に、上記のような加圧を行った状態で、異方性導電接着樹脂６１を硬化させる。
異方性導電接着樹脂６１は、硬化時の収縮カにより、電極基体３２上に形成された電極パッド６２−１〜６２−８とＩＣチップ１２ａの電極パッド７−１〜７−８上に形成されたバンプ２７とを圧接するが、このためには異方性導電接着樹脂６１に次式の状態が成立するような特性が必要である。
【００４３】
α，β＞ω＞ρ                                           ・・・（１）
ここで、αはＩＣチップ１２ａと異方性導電接着樹脂６１との接着力、βは電極基体３２と異方性導電接着樹脂６１との接着力、ωは異方性導電接着樹脂６１の硬化時の収縮カ、ρは異方性導電接着樹脂６１自体の熱応力を表す。
【００４４】
異方性導電接着樹脂６１が光硬化性を有する場合には、紫外線を照射して樹脂６１を硬化させる。
光硬化型の樹脂６１を利用する場合、電極基体３２が不透明であるので、ＩＣチップ１２ａ及び電力供給源６ａの側面から紫外線を照射して、チップ側面の樹脂６１から硬化させ、未露光領域の樹脂６１は自然硬化（常温硬化）させる。
【００４５】
また、異方性導電接着樹脂６１が熱硬化性を有する場合には、加熱により樹脂６１を硬化させる。
ただし、固体電解質２３中でのリチウムイオンの伝導がその起電力となっている薄型リチウム電池を電力供給源６ａとして用いる場合、７０℃以上の高温で長時間加熱し続けると、電力供給源６ａの劣化を招くので好ましくない。つまり、この場合に利用可能な熱硬化性の樹脂６１の仕様としては、７０℃以下で硬化する特性を有していなくてはならない。
【００４６】
したがって、紫外線照射により室温でも硬化する光硬化型の樹脂６１を利用する方が、電力供給源６ａとＩＣチップ１２ａとを一体構造として実装する本実施の形態にとっては好ましい。
光硬化型の異方性導電接着樹脂６１を使用すれば、接続時に熱を加えて熱硬化させる必要がなく、ＩＣチップ１２ａや電極基体３２に過剰な熱ストレスを加えずに済み、加熱による電力供給源６ａの破壊を回避することができる。
【００４７】
異方性導電接着樹脂６１の硬化が終了した時点で、加圧を停止する。これで、ＩＣチップ１２ａとコンタクトパターン３５−１〜３５−８との電気的接続及び電極基体３２によるＩＣチップ１２ａの機械的保持が完成する。
こうして、実装されたＩＣモジュール１１ａは、図２（ｃ）のようにモールド樹脂３８により封止され、図１２と同様にホットメルト接着剤によりＩＣカードのプラスティックケースに搭載される。
【００４８】
なお、電力供給源６ａは、破壊回路２、破壊用キャパシタ３、制御回路乃至素子４ａ、電圧変化検出回路５−１〜５−ｎに電力を供給するものであって、破壊回路２を除く半導体集積回路１には、外部接続用電極パッド７のうちの電力供給端子を介して外部から電力が供給される。
【００４９】
ＩＣチップ１２ａの改ざんを目的とする第三者は、まずプラスティックケースよりＩＣモジュール１１ａを外し、次に化学薬品を用いてモールド樹脂３８を除去する。そして、ＩＣチップ１２ａの裏面から観察を行うために、ＩＣチップ１２ａの裏面に搭載された電力供給源６ａを取り外しにかかるが、本実施の形態では、電力供給源６ａとＩＣチップ１２ａとの間が正極及び負極用のｎ対の接続リード２８と電極パッド１０で接続されているので、これらの接続のうち何れか１つでも取り外された場合には、電圧変化検出回路５−１〜５−ｎの何れかにより、その電圧変化が検出される。
【００５０】
電圧変化検出回路５−１〜５−ｎが電圧変化を検出して検出信号を出力すると、この検出信号はＯＲ論理回路２９を介してスイッチ３０の制御入力に与えられる。これにより、スイッチ３０は、破壊用キャパシタ３と破壊回路２とを接続する側に切り替わり、破壊用キャパシタ３の電力が破壊回路２に印加される。
こうして、自己破壊メカニズムが起動し、半導体集積回路１のメモリ情報が破壊される。
【００５１】
なお、メモリ破壊のレベルは、電力供給源６ａの電圧に応じて、単にメモリ情報を消去するレベルから、集積回路内の信号配線路に内蔵したヒューズまたはアンチヒューズを切断することで、半導体集積回路１そのものを破壊するというレベルまであり得る。
【００５２】
例えば電力供給源６ａとして、１つの薄型リチウム一次電池を前提とすると、破壊用キャパシタ３に蓄積される電荷による出力電圧も高々３．６Ｖ程度となり、破壊回路２により実行されるのは、単に一部メモリ情報の消去程度に止まる。この場合は、重要機密情報が消去されるので、第三者にはメモリのビット情報等は洩れない。しかし、正常動作可能なＩＣチップ１２ａは残る。必要なビット情報を別系統の不正行為により入手して新たに書き込んでやれば、ＩＣチップ１２ａは再利用可能である。
【００５３】
ＩＣチップ１２ａの再利用を回避するには、改ざんしようとした半導体集積回路１を確実に破壊する必要がある。
この場合には、複数個の薄型リチウム一次電池を直列接続して電力供給源６ａとして用いることで、破壊用キャパシタ３に蓄積される電荷による出力電圧を３．６Ｖ×電池の段数だけ高め、半導体集積回路１内に設けられたヒューズやアンチヒューズ部分から構成される破壊回路２に電流を流すことで、半導体集積回路１の一部信号配線を非可逆的に破壊することで、ＩＣチップ１２ａの再利用を回避する。
【００５４】
現行のリチウム一次電池を電力供給源６ａとして利用する場合、ＩＣチップ１２の厚さが０．０５ｍｍ、電池厚さが０．１ｍｍであるので、ＩＣカード１３ａの厚さ０．７６ｍｍを越えない条件のもとで、電力供給源６ａとしてリチウムー次電池を５層重ね（３．６×５＝１８Ｖ）しても、合計０．５５ｍｍ（＝０．１ｍｍ×５＋０．０５ｍｍ）程度に納めることが可能である。
【００５５】
［実施の形態の２］
図４は本発明の第２の実施の形態を示す自己破壊型半導体装置の配置構成例を示す下面図、図４（ｂ）はこの自己破壊型半導体装置の断面図、図５はフリップチップ実装の様子を示す図であり、図１〜図３と同等の構成には同一の符号を付してある。なお、図４（ａ）は、フリップチップ実装を行う前の状態を示している。
【００５６】
本実施の形態においても、自己破壊型半導体装置の回路ブロック構成は図１と同様である。
本実施の形態の電極基体３２ａのＩＣチップ搭載面には、実施の形態の１と同様に、ＩＣチップ１２ａの外部接続用電極パッド７−１〜７−８に対応する外部接続用電極パッド６２−１〜６２−８が形成され、各電極パッド６２−１〜６２−８は、それぞれスルーホール等によってコンタクトパターン３５−１〜３５−８と接続されている。
【００５７】
さらに、電極基体３２ａのＩＣチップ搭載面には、ＩＣチップ１２ａの２ｎ個の電力供給源接続用電極パッド１０に対応する２ｎ個（正極及び負極用にｎ個ずつ）の電力供給源接続用電極パッド６３が形成されると共に、電力供給源６ｂの２ｎ本の接続リード２８に対応する２ｎ個（正極及び負極リード用にｎ個ずつ）の電力供給源接続用電極パッド６４が形成されている。
そして、電極パッド６３の各々は、対応する電極パッド６４と配線接続されている。
【００５８】
ここで、本実施の形態の実装方法を簡単に述べる。フリップチップ実装を行うためには、実施の形態の１と同様に、電極基体３２ａのＩＣチップ搭載面全体に異方性導電接着樹脂６１を塗布する。
【００５９】
続いて、図５に示すように、ＩＣチップ１２ａの素子面と電極基体３２ａのＩＣチップ搭載面が対向し、かつＩＣチップ１２ａの電極パッド７−１〜７−８と電極基体３２ａの電極パッド６２−１〜６２−８とが接続され、ＩＣチップ１２ａの電極パッド１０と電極基体３２ａの電極パッド６３とが接続されるように、これらの位置合わせを行い、ＩＣチップ１２ａの裏面から加圧を行う。
【００６０】
次に、加圧を行った状態で、実施の形態の１と同様に、異方性導電接着樹脂６１を硬化させ、樹脂６１の硬化が終了した時点で、加圧を停止する。
このように、ＩＣチップ１２ａの四辺全てを利用して、ＩＣチップ１２ａと電極基体３２ａのフリップチップ実装を行う。
【００６１】
次に、電極基体３２ａにフリップチップ実装されたＩＣチップ１２ａの裏面に、電力供給源６ｂを接着フィルム２０によって接着する。
電力供給源６ｂの接続リード２８と電極基体３２ａの電力供給源接続用電極パッド６４は、バンプ（不図示）により接続される。
【００６２】
このように、本実施の形態における実装方法は、搭載順序が異なる以外は実施の形態の１と同様である。
実施の形態の１では、ＩＣチップ１２ａの改ざんを目的とする第三者が電極基体３２とＩＣチップ１２ａとのフリップチップ実装界面側を最初に外した場合、上述の自己破壊メカニズムが起動しないため、半導体集積回路が動作可能な状態のままとなり、重要な情報を解析されてしまう可能性がある。
【００６３】
これに対し、本実施の形態によれば、実施の形態の１の問題点を回避することができる。すなわち、ＩＣチップ１２ａの改ざんを目的とする第三者は、電力供給源６ｂを取り外さない限り、ＩＣチップ１２ａの裏面を観察することはできず、電極基体３２ａを取り外さない限り、ＩＣチップ１２ａの素子面を観察することもできない。
【００６４】
電力供給源６ｂを取り外すには、２ｎ本の接続リード２８を電極基体３２ａより外す必要があり、これらの接続のうち何れか１つでも取り外された場合には、実施の形態の１と同様に自己破壊メカニズムが起動し、半導体集積回路１のメモリ情報が破壊される。
【００６５】
一方、電力供給源６ｂは、電極基体３２ａの電極パッド６３，６４を介してＩＣチップ１２ａと接続されているので、電極基体３２ａを取り外すと、電力供給源６ｂを外したのと電気的に同じとなり、自己破壊メカニズムが起動して、半導体集積回路１のメモリ情報が破壊される。
つまり、本実施の形態では、電力供給源６ｂあるいは電極基体３２ａの何れを外しても、自己破壊メカニズムが起動する。
【００６６】
［実施の形態の３］
実施の形態の１，２では、自己破壊型半導体装置の回路ブロック構成として図１に示す構成を用いたが、別の構成を用いてもよい。
図６は本発明の第３の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図であり、図１と同等の構成には同一の符号を付してある。
【００６７】
本実施の形態では、実施の形態の１又は２と比べて、電力供給源６ａあるいは６ｂの正極用及び負極用の接続リード２８をそれぞれ１本ずつ増やし、同様に正極用及び負極用の電極パッド１０をそれぞれ１個ずつ増やしている。
【００６８】
新たに増やされた１対の電極パッド１０には、例えば２つのキャパシタを直列に接続した分圧回路８が接続されている。
電圧変化検出回路５−１〜５−ｎは、分圧回路８が接続されていない正極用の電極パッド１０毎に設けられ、電圧変化検出回路５−（ｎ＋１）〜５−２ｎは、分圧回路８が接続されていない負極用の電極パッド１０毎に設けられている。
【００６９】
そして、各電圧変化検出回路５−１〜５−２ｎの一方の入力は分圧回路８の出力端子と接続されている。
制御回路乃至素子４ｂは、各電圧変化検出回路５−１〜５−２ｎから出力される検出信号の論理和をとるＯＲ論理回路２９ａと、このＯＲ論理回路２９ａの出力を制御入力とする２ｎ個のスイッチ３０とを有している。
【００７０】
その他の構成は図１と同様である。本実施の形態では、電力供給源６ｂを分圧回路８に接続することで、内部的にグランド電位を電力供給源６ｂとは別の電位に設定し、このグランド電位（分圧回路８の出力端子の電位）と２ｎ個の電極パッド１０との間の電圧を容量結合性の電圧変化検出回路５−１〜５−２ｎにより個別に検出できるように配置している。
【００７１】
こうして、実施の形態の１と同様の効果を得ることができる。なお、本実施の形態と実施の形態の１は機能的には同じであるが、製造プロセスを考えた場合、例えばＣＭＯＳで作る際には本実施の形態のような構成にした方が作り易いという効果がある。
【００７２】
［実施の形態の４］
実施の形態の３では、実施の形態の１，２に対して接続リード２８と電極パッド１０の数を増やしているが、実施の形態の１と同数でもよい。
この場合には、図７に示すように、正極側の電極パッド１０の何れか１つと負極側の電極パッド１０の何れか１つに分圧回路８を接続すればよい。
【００７３】
［実施の形態の５］
次に、図８を参照して、本発明の第５の実施の形態について説明する。本発明において、電力供給源６ａ，６ｂの出力電圧は、電圧変化検出回路５−１〜５−２ｎにより常時監視されなくてはならない。
しかし、電力供給源６ａ，６ｂとして、薄型リチウム電池を搭載する場合、その容量密度は１．５ｍＡｈ／ｃｍ2 （一段セル、０．１ｍｍ）程度と小さいので、大電流を常時流し続けるような回路構成では、電池寿命が極めて短くなる。
【００７４】
したがって、電圧変化検出回路５−１〜５−２ｎの構成については、その動作に係わる電流経路にリーク経路を合まないような、容量結合性の回路構成とすることが必須条件である。
図８に、そのような容量結合性の電圧変化検出回路の一例を示す。本実施の形態では、電圧変化検出用素子にＭＯＳ電界効果型トランジスタを用いている。
【００７５】
電力供給源６ａ，６ｂの出力電圧は、電圧分圧用容量Ｃ1 ，Ｃ2 および抵抗Ｒ1 により分圧され、電圧分圧用容量Ｃ1 ，Ｃ2 の接続点から電圧変化検出用トランジスタ３１のゲートへ入力される。
この電圧変化検出用のトランジスタ３１の消費電力は微小であるので、破壊用キャパシタ３とは別個に設けた大容量の駆動用キャパシタに蓄積された電圧をその駆動電圧とすることができる。
【００７６】
ＩＣカードの改ざんを目的とする第三者が、電力供給源６ａあるいは６ｂの接続を外すと、トランジスタ３１の閾値電圧近傍に設定されている容量分割された電圧が変動し、これによりトランジスタ３１がオン動作する。
これに応じて、トランジスタ３１のソースとドレインの間に電流が流れ、抵抗Ｒ2 の端子間に電圧降下が生ずる。この電圧降下が、後段増幅回路３３を介して、制御回路乃至素子４ａ，４ｂへ検出信号として出力されることになる。
【００７７】
［実施の形態の６］
次に、図９を参照して、本発明の第６の実施の形態について説明する。搭載する薄型の電力供給源６ａ，６ｂの容量に限りがあることから、制御回路乃至素子４ａ，４ｂ内のスイッチ３０としては、できる限り消費電力の小さいものが望ましい。
通常、スイッチ３０は、トランジスタを組み合わせて構成する半導体スイッチが一般的であるが、この場合、オフ時のサブスレッショルド電流リークによる電力消費を低減することが大きな課題である。
【００７８】
本発明では、そのような低消費電力のスイッチ３０として、可動部を有する微小機械素子の一種で、静電引力を利用して接点の開閉を行うマイクロメカニカルスイッチを用いることも可能である。
図９に、そのような静電引力で接点の開閉を行うマイクロメカニカルスイッチの一例を示す。同図において、（ａ）は断面図、（ｂ）は平面図である。なお、図９は、スイッチ３０の１個分を示している。
【００７９】
図９（ａ）に示すように、マイクロメカニカルスイッチには、可動吸引電極４７は、支持梁４８および接続用電極４９ａを通して設置されている。固定吸引電極５０に電圧を印加しない場合、可動接点電極５１は支持梁４８の弾性力（上向き）により、固定接点電極５２ｂ，５２ｃ側に押しつけられている。
【００８０】
この結果、ＣＯＭＭ入力端子５３は、出力２端子５４ｂと導通している。なお、固定接点電極５２ｂ，５２ｃは、接点電極支持部５５により支持され、それぞれ接続用電極４９ｂ，４９ｃを介してＣＯＭＭ入力端子５３および出力２端子５４ｂに電気的に接続されている。
また、可動接点電極５１は、絶縁膜５７により支持梁４８と電気的に絶縁されているとともに、機械的に支持梁４８に固定されている。
【００８１】
可動接点動作用電源端子５６から固定吸引電極５０に電圧を印加すると、固定吸引電極５０と可動吸引電極４７との間に働く静電引力により、支持梁４８は下がる。すると、可動接点電極５１は固定接点電極５２ｂ，５２ｃ側から離れ、反対側の固定接点電極５２ａ，５２ｄ側に押しつけられる。
この結果、可動接点電極５１を介して、ＣＯＭＭ入力端子５３が出力１端子５４ａと導通する。
【００８２】
固定吸引電極５０への電圧印加を停止すると、支持梁４８の弾性力により、可動接点電極５１は上方に移動する。
この結果、再び可動接点電極５１は、固定接点電極５２ｂ，５２ｃ側に押しつけられ、ＣＯＭＭ入力端子５３は出力２端子５４ｂと導通する。
このようにして、マイクロメカニカルスイッチにより、電流経路の切換が行われる。
【００８３】
なお、図９では、ＯＲ論理回路２９について記載していないが、ＯＲ論理回路２９はＣＭＯＳ等で構成することができ、その出力を可動接点動作用電源端子５６に接続すればよい。
また、破壊用キャパシタ３の一端をＣＯＭＭ入力端子５３に接続し、破壊回路２の一端を出力１端子５４ａに接続し、電極パッド１０を出力２端子５４ｂに接続すればよい。
【００８４】
［実施の形態の７］
次に、図１０を参照して、本発明の第７の実施の形態について説明する。本発明において、破壊回路２の構成は、ＩＣチップ１２ａの再利用を回避するのに重要である。
本発明では、破壊用キャパシタ３に蓄積された電力を用いて、ヒューズあるいはアンチヒューズを含んだ一部回路を破壊することにより、確実に集積回路の機能を破壊する。
【００８５】
破壊すべき回路としては、図１０に示すように、ＩＣチップ１２ａの動作において最も重要なＲＯＭブート回路の読み出し回路などが一例として考えられる。図１０（ａ）では、読み出し回路のアドレス信号のデコーダ入出力線部分、例えば信号線ＣA0，ＣA1，ＣA2、ＣA3、ＲA0，ＲA1，ＲA2、ＲA3の一部にアンチヒューズ３９を設けて、破壊回路２を構成している。
【００８６】
図１０（ｂ）に、各セル部分におけるセル構成の平面パタン図を示す。
行デコーダ４０の入出力は、各セル１００〜１３３を構成するセルトランジスタのゲート電極を構成しているポリシリコンのワード線を介して行われており、これに垂直に第１層Ａｌによるビット線４３（Ｂ0 ，Ｂ1 ，Ｂ2 ，Ｂ3 ）が走っている。
ここでは、行デコーダ４０のゲートＧR1の信号入出力線ＲA1の部分に薄い酸化膜によるアンチヒューズ３９（図中「×」印）を設けてある。
【００８７】
図１１はアンチヒューズの構造を示しており、（ａ）は平面パタン図、（ｂ）はＡ−Ａ’断面図である。
図１１（ｂ）に示すように、通常、Ｐ型のＳｉ半導体基板上に素子分離絶縁膜（ＬＯＣＯＳ）４６により絶縁された状態で、ポリシリコンのワード線４２が走る。アンチヒューズ３９は、素子分離絶縁膜４６を一部形成せず、そこに薄いゲート酸化膜３９ａを形成した後、燐を高濃度に打ち込むことで、Ｎ＋拡散層４５を設け、これをグランドとする。
【００８８】
このゲート酸化膜３９ａで絶縁されたＮ＋拡散層４５上を走るポリシリコンのワード線４２に、電力供給源６からの電荷を蓄積した大容量の破壊用キャパシタ３から電圧を印加すると、ゲート酸化膜３９ａが絶縁破壊され、ワード線４２が基板と短絡する。
この結果、このワード線４２を用いる行デコーダ４０によりアドレッシングされる全てのセル（セル１０１，１１１，１２１，１３１）が読み出し不能となり、ＲＯＭの読み出しが確実に阻止される。
【００８９】
なお、ゲート酸化膜３９ａの膜厚として８ｎｍを用いると、その絶縁溶融破壊には２０ＭＶ／ｃｍもの高電界が必要となる。
この場合、破壊に必要な電圧は１６Ｖとなり、薄型のリチウムー次電池を電力供給源６として用いる場合は、３．６Ｖ×５段＝１８Ｖであるので、４〜５段程直列接続して配置し、この電力を大容量の破壊用キャパシタ３に蓄積することにより、十分な破壊用電力が得られる。
【００９０】
あるいは、信号入出力線ＲA1として動作しているポリシリコンのワード線４２の一部を細線化することにより、その部分をヒューズとすることもできる。
すなわち、その信号線に、電荷を蓄積した大容量の破壊用キャパシタ３より大電流を流し、ポリシリコン配線の細線化した部分を熱溶融により飛散させる。
こうして、信号入出力線ＲA1の途中に設けたヒューズ部分を断線させることで、ＲＯＭブート回路の読み出し回路を破壊させることもできる。
【００９１】
なお、以上の実施の形態では、半導体装置の例としてＩＣカードを挙げているが、本発明をＩＣカード以外に適用するとき、例えばコンピュータ内にＩＣチップを配置するときは、電極基体３２，３２ａがプリント配線板となることは言うまでもない。
【００９２】
また、以上の実施の形態では、電力供給源接続用電極パッド１０，６３，６４、接続リード２８の数を正極と負極で同数としているが、これに限るものではなく、例えばダミーの接続リードや電極パッドを設けることで、正極と負極の数を変えてもよい。
【００９３】
【発明の効果】
本発明によれば、請求項１〜３に記載のように、電力供給源と半導体集積回路との間が正極及び負極用の複数対の接続リードと接続端子とで接続されているので、これらの接続のうち何れか１つでも取り外された場合には、複数個の電圧変化検出回路の何れかにより、その電圧変化が検出される。しかも、半導体集積回路の裏面は、電力供給源によって光学的に遮蔽されているので、裏面の光学的観察を回避することができる。特に、裏面観察のためには遮蔽に用いている電力供給源を半導体集積回路より取り外す必要があるが、半導体集積回路の改ざんを目的とする第三者が電力供給源の取り外しをしようとすれば、破壊回路が確実に動作して、メモリ情報の一部破壊や一部信号配線の断線により、半導体集積回路のメモリ内容の改ざん行為を確実に防止することができる。
【００９４】
また、請求項４に記載のように、半導体基板の素子面と電極基体とが対向するようにして、半導体基板（半導体集積回路）を電極基体にフリップチップ実装することにより、半導体集積回路の裏面だけでなく、半導体集積回路の素子面も光学的に遮蔽することができる。しかも、電力供給源は、対向する両端部を少なくとも含む複数方向の端部に接続リードを備えているので、接続リードは、半導体基板の両端部を少なくとも含む複数方向に配置された電力供給源接続用端子と接続される。これにより、電力供給源の接続を外すことなく半導体集積回路の裏面を露出させることが困難となるので、半導体集積回路の裏面観察を確実に阻止することができる。
【００９５】
また、請求項５に記載のように、半導体基板の素子面と電極基体とが対向するようにして、半導体基板（半導体集積回路）を電極基体にフリップチップ実装することにより、半導体集積回路の裏面だけでなく、半導体集積回路の素子面も光学的に遮蔽することができる。しかも、電力供給源は、対向する両端部を少なくとも含む複数方向の端部に接続リードを備えているので、接続リードは、電極基体の両端部を少なくとも含む複数方向に配置された電力供給源接続用端子と接続される。これにより、電力供給源の接続を外すことなく半導体集積回路の裏面を露出させることが困難となるので、半導体集積回路の裏面観察を確実に阻止することができる。また、電力供給源を電極基体の電力供給源接続用端子を介して半導体基板と接続しているので、電力供給源あるいは電極基体の何れが取り外されても、自己破壊メカニズムを起動させることができ、セキュリティーを更に向上させることができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図である。
【図２】  図１の自己破壊型半導体装置の配置構成例を示す下面図、断面図及び側面図である。
【図３】  本発明の第１の実施の形態におけるフリップチップ実装の様子を示す図である。
【図４】  本発明の第２の実施の形態を示す自己破壊型半導体装置の配置構成例を示す下面図及び断面図である。
【図５】  本発明の第２の実施の形態におけるフリップチップ実装の様子を示す図である。
【図６】  本発明の第３の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図である。
【図７】  本発明の第４の実施の形態を示す自己破壊型半導体装置の回路ブロック構成図である。
【図８】  本発明の第５の実施の形態を示す電圧変化検出回路の構成例を示す回路図である。
【図９】  本発明の第６の実施の形態を示す制御回路乃至素子の構成例を示す断面図および平面図である。
【図１０】  本発明の第７の実施の形態を示すアンチヒューズ用いた破壊回路の構成例を示す説明図である。
【図１１】  アンチヒューズの構成例を示す説明図である。
【図１２】  一般的なＩＣカードの構成例を示す説明図である。
【図１３】  従来の自己破壊型半導体装置の回路ブロック構成図である。
【図１４】  図１３の自己破壊型半導体装置の配置構成例を示す平面図および断面図である。
【符号の説明】
１…半導体集積回路、２…破壊回路、３…破壊用キャパシタ、４ａ、４ｂ…制御回路乃至素子、５−１〜５−２ｎ…電圧変化検出回路、６ａ、６ｂ…電力供給源、７−１〜７−８…外部接続用電極パッド、８…分圧回路、９ａ、９ｂ…半導体基板、１０…電力供給源接続用電極パッド、１１ａ…ＩＣモジュール、１２ａ、１２ｂ…ＩＣチップ、１４…データメモリ、１５…周辺回路、１６…プログラムメモリ、１７…中央演算処理部、１８…ランダムアクセスメモリ、１９…認証用マイクロプロセッサ、２０…接着フィルム、２１…正極集電体兼端子板、２２…正極、２３…固体電解質、２４…負極、２５…負極集電体兼端子板、２６…封止材、２７…バンプ、２８…接続リード、２９、２９ａ…ＯＲ論理回路、３０…スイッチ、３２、３２ａ…電極基体、３５−１〜３５−８…コンタクトパターン、３８…モールド樹脂、６１…異方性導電接着樹脂、６２−１〜６２−８…外部接続用電極パッド、６３、６４…電力供給源接続用電極パッド。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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