(57)【特許請求の範囲】
【請求項１】
非ピクチャ内ピクチャ・テレビジョン・システムのためにマルチスクリーン表示を形成するシステムであって、
正規ビデオ表示モードと、マルチスクリーン表示のためのサイズが縮減されたビデオ表示モード（スケーリング・ビデオ・モード）との間でビデオ表示モードを切り換える信号（「フォーマット変更」信号）及びピクセル選択信号を生成するホスト・プロセッサと、
第１のビデオ・ソースからのＭＰＥＧ信号と、オンスクリーン表示（ＯＳＤ）信号とをフェッチするＤＭＡコントローラと、
フェッチされたＭＰＥＧ信号を格納するためのメモリと、
ハフマン・デコーダ、逆量子化器、動き補償及び内部プロセッサを含むビデオ・デコーダであって、前記メモリからＭＰＥＧ信号を読取り、該ＭＰＥＧ信号をデコードして伸長されたＭＰＥＧ信号を発生し、ここで前記内部プロセッサは、前記デコード・プロセスを制御し及び前記フォーマット変更信号に応答して制御信号を生成して前記ハフマン・デコーダ、逆量子化器、動き補償に夫々送る、ビデオ・デコーダと、
前記伸長されたＭＰＥＧ信号のデータ量を縮減し、及び、スケーリング・ビデオ・モードの場合には、水平及び垂直軸の双方で所定のファクタの水平縮減によりスケーリングをも実行して前記メモリ内のフレーム・バッファに格納するデシメーション・ユニットと、
第２のビデオ・ソースから、アナログ・ビデオ信号を受け取りディジタル化し、及び、同期マスターとして機能する手段と、
前記伸長され、及び、データ量が縮減されたもしくはデータ量が縮減され及びスケーリングされた、ＭＰＥＧ信号と、前記ディジタル化されたアナログ・ビデオ信号とを受け取り、前記ホスト・プロセッサからの前記ピクセル選択信号に基いて、（１）前記伸長されたＭＰＥＧ信号、（２）前記アナログ・ビデオ信号、又は（３）前記スケーリングされたＭＰＥＧ信号及び前記アナログ・ビデオ信号の双方、を選択するマルチプレクサと、
選択された前記信号と、前記オンスクリーン表示信号とを混合してテレビジョン・システムの表示出力インタフェースに送る、表示及びＯＳＤロジックと、
前記内部プロセッサからの制御信号と、前記表示出力インタフェースから垂直同期信号と、前記ビデオ・デコーダから双方向予測符号化ピクチャの反復フィールド信号とを受け取り、いつ新しいフレームの表示を始めるべきかの信号を、前記表示出力インタフェースに送る表示モード切り換えロジックと、
を含み、それによって、複数のピクチャを同時に表示する能力を前記非ピクチャ内ピクチャ・テレビジョン・システムへ提供するシステム。
【請求項２】
前記表示モード切り換えロジックが、いつ新しいフレームのデコードを始めるかを示す信号をデコード・プロセスにおいて使用されるレジスタへ送信する、請求項１記載のシステム。
【請求項３】
前記表示モード切り換えロジックが、ビデオ画像の１フレームを選択的に抑制する信号を表示出力インタフェースに送り、それによって、表示プロセスを撹乱することなく正規ビデオ表示から縮減されたビデオ表示へと切り換えることを可能とする、請求項１または２記載のシステム。
【請求項４】
前記ＭＰＥＧ信号が、ＭＰＥＧ−２標準に従った信号である、請求項１〜３のいずれか１項記載のシステム。
【請求項５】
前記デシメーション・ユニットが、正規ビデオ表示モードにおいては、双方向予測符号化ピクチャのみデータ量の縮減をし、スケーリングビデオ表示モードにおいては、参照ピクチャ及び双方向予測符号化ピクチャの双方のデータ量の縮減をする、請求項１〜４のいずれか１項記載のシステム。
【請求項６】
縮減されたビデオ表示モードにおいて、正規ビデオ表示モードにおける双方向予測符号化ピクチャに割り当てられる１のフレームが、スケーリングされたビデオフレーム３つに割り当てられる、請求項１〜５のいずれか１項記載のシステム。
【請求項７】
フレーム・バッファの前記割り当てを制御するフレーム・バッファ・ポインタ制御をさらに含む、請求項６記載のシステム。
【請求項８】
前記システムが、ディジタル・ビデオ・セット・トップ・ボックス（ＳＴＢ）又はディジタル・ビデオ・ディスク（ＤＶＤ）プレーヤの１つを含む、請求項１〜７のいずれか１項に記載のシステム。
【請求項９】
前記システムが、ネットワーク・インターフェースをさらに含み、前記ＭＰＥＧ信号が、ケーブル又は衛星から前記ネットワーク・インターフェースを介して受け取られる、請求項１〜７のいずれか１項記載のシステム。
【請求項１０】
前記第２のビデオ・ソースが、ケーブル、衛星、ビデオカセットレコーダ、又はチューナ・ソースである、請求項１〜９のいずれか１項記載のシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、一般的にはビデオ信号処理に向けられ、更に具体的には、圧縮されたディジタル・ビデオ信号及び圧縮されていないアナログ・ビデオ信号を受け取って、オンスクリーン表示グラフィックスのオーバーレイを伴うか伴わないで、テレビジョン・システムのピクチャ内ピクチャ（picture-in-picture）表示へマージすることのできる統合されたディジタル・ビデオ処理システムに向けられている。例として、統合されたディジタル・ビデオ処理システムは、ディジタル・ビデオ・セット・トップ・ボックス（ＳＴＢ）又はディジタル・ビデオ・ディスク（ＤＶＤ）プレーヤとして実現されることができる。
【０００２】
【従来の技術】
今日、複数の機能が単一のシステム・チップの上へ普通に統合されている。例えば、セット・トップ・ボックス又はディジタル・ビデオ・ディスク・プレーヤで使用されるディジタル・ビデオ・システム・チップのような統合ディジタル・ビデオ処理システム・チップの市場性を高めるために、外部入力又は機能を統合システム・チップへ結合できることが望ましいであろう。
【０００３】
一般的に、ピクチャ内ピクチャ・テレビジョン・システムは、或るピクチャをメイン・スクリーンとして表示し、相互に同一の画像ソースを有する所与の数のサブスクリーンを、メイン・スクリーン上の所定の場所に配列して表示する。通常、テレビジョン・システムはピクチャ内ピクチャ・モジュールを含む場合と含まない場合があり、後者の場合、テレビジョン・システムは非ピクチャ内ピクチャ（non-picture-in-picture）システムを含む。通常、テレビジョン・システムのピクチャ内ピクチャ特徴は、ハイエンド・テレビジョン・システムをローエンド・テレビジョン・システムから区別する。ピクチャ内ピクチャを提示するシステムは、しばしばピクチャ内ピクチャを有しない同様のテレビジョンよりもかなりの追加費用がかかる。
【０００４】
【発明が解決しようとする課題】
ここで、ディジタル・ビデオ・デコード・セット・トップ・ボックス又はディジタル・ビデオ・ディスク・プレーヤのような統合ディジタル・ビデオ・システムへ、ピクチャ内ピクチャ特徴を最小の追加製品コストで付け加えて、複数のピクチャを同時に表示する能力を、非ピクチャ内ピクチャ・テレビジョン・システムへ提供する商業的欲求が認められる。
【０００５】
【課題を解決するための手段】
簡単に要約すれば、本発明は、１つの様相では、非ピクチャ内ピクチャ・テレビジョン・システムへ提示するためのマルチスクリーン表示を形成する方法を含む。この方法は、圧縮されたディジタル・ビデオ信号を受け取ってデコードし、伸長（圧縮解除）されたディジタル・ビデオ信号を発生すること、圧縮されていないビデオ信号を受け取ること、伸長されたディジタル・ビデオ信号と圧縮されていないビデオ信号とをマージし、テレビジョン・システムのためにマルチスクリーン表示信号を発生し、それによって、複数のスクリーンを同時に表示する能力を、非ピクチャ内ピクチャ・テレビジョン・システムへ提供することを含む。
【０００６】
他の様相では、アナログ・ビデオ信号を処理する方法が提供される。この方法は、ディジタル・ビデオ処理システムへ入力するためアナログ・ビデオ信号をディジタル化すること、及びディジタル・ビデオ処理システムの中で、ディジタル化されたビデオ信号とオンスクリーン表示（ＯＳＤ）グラフィックスとを混合することを含む。
【０００７】
更に、他の様相では、非ピクチャ内ピクチャ・テレビジョン・システムのためにマルチスクリーン表示を形成するシステムが提供される。このシステムは、第１のビデオ・ソースからの圧縮されたディジタル・ビデオ信号をデコードして伸長されたディジタル・ビデオ信号を発生するビデオ・デコーダを含む。更に、システムは、第２のビデオ・ソースからの圧縮されていないビデオ信号をビデオ・デコーダへ受け取るための入力を含む。ビデオ・デコーダは、伸長されたディジタル・ビデオ信号と圧縮されていないビデオ信号とをマージしてテレビジョン・システムのためにマルチスクリーン表示信号を発生し、それによって複数のスクリーンを同時に表示する能力を、非ピクチャ内ピクチャ・テレビジョン・システムへ提供するように適合させられている。
【０００８】
更に他の様相では、アナログ・ビデオ信号を処理するシステムが提供される。このシステムは、ディジタル・ビデオ処理システム、及びディジタル・マルチ・スタンダード（multi-standard）デコーダを含む。ディジタル・マルチ・スタンダード・デコーダは、ディジタル・ビデオ処理システムへ入力するためのアナログ・ビデオ信号をディジタル化する。ディジタル・ビデオ処理システムは、ディジタル化されたビデオ信号をオンスクリーン表示（ＯＳＤ）グラフィックスと混合して、混合されたビデオ信号として出力するように適合化させられている。
【０００９】
更なる様相において、本発明はコンピュータ・プログラム製品を含む製造物を提供する。このコンピュータ・プログラム製品は、非ピクチャ内ピクチャ・テレビジョン・システムのためにマルチスクリーン表示を形成するコンピュータ読み取り可能プログラム・コード手段を含むコンピュータ使用可能媒体を有する。コンピュータ・プログラム製品内のコンピュータ読み取り可能プログラム・コード手段は、圧縮されたディジタル・ビデオ信号をデコードして伸長されたディジタル・ビデオ信号を発生することをコンピュータに行わせるコンピュータ読み取り可能プログラム・コード手段と、圧縮されていないビデオ信号を受け取ることをコンピュータに行わせるコンピュータ読み取り可能プログラム・コード手段と、伸長されたディジタル・ビデオ信号と圧縮されていないビデオ信号とをマージしてテレビジョン・システムのためにマルチスクリーン表示信号を発生し、それによって複数のピクチャを同時に表示する能力を非ピクチャ内ピクチャ・テレビジョン・システムへ提供することをコンピュータに行わせるコンピュータ読み取り可能プログラム・コード手段とを含む。
【００１０】
更なる様相において、本発明はコンピュータ・プログラム製品を含む製造物を含む。このコンピュータ・プログラム製品は、アナログ・ビデオ信号を処理するコンピュータ読み取り可能プログラム・コード手段を含むコンピュータ使用可能媒体を有する。コンピュータ・プログラム製品内のコンピュータ読み取り可能プログラム・コード手段は、アナログ・ビデオ信号をディジタル化することをコンピュータに行わせるコンピュータ読み取り可能プログラム・コード手段と、ディジタル化されたビデオ信号とオンスクリーン表示（ＯＳＤ）グラフィックスとを混合してテレビジョン・システムへ提示することをコンピュータに行わせるコンピュータ読み取り可能プログラム・コード手段とを含む。
【００１１】
言い換えれば、１つの実施形態において、圧縮されたディジタル・ビデオ信号と圧縮されていないアナログ・ビデオ信号とを受け取って、ピクチャ内ピクチャ能力を欠いているテレビジョン・システムのためにピクチャ内ピクチャ表示の中へマージすることのできる統合ディジタル・ビデオ処理システムが、ここに提供される。向上したシステムとして、統合ディジタル・ビデオ処理システムによって発生したピクチャ内ピクチャ表示は、オンスクリーン表示（ＯＳＤ）グラフィックスでオーバーレイすることができる。代替の実施形態では、アナログ・ビデオ信号を受け取って、表示のためにテレビジョン・システムへ提示する前にＯＳＤグラフィックスでオーバーレイすることのできる統合ディジタル・ビデオ処理システムが提供される。
【００１２】
統合ディジタル・ビデオ処理システムは、例えば、ディジタル・ビデオ・セット・トップ・ボックス（ＳＴＢ）又はディジタル・ビデオ・ディスク（ＤＶＤ）プレーヤとして実現することができる。本発明に従えば、ピクチャ内ピクチャ能力、及びＯＳＤグラフィックス・オーバーレイ能力は、最小の追加製品コストでセット・トップ・ボックス・コントローラ・チップを介して追加することができる。結果のピクチャ内ピクチャの一部分を形成する圧縮されていないアナログ・ビデオは、ビデオ・カセット・レコーダ、カムコーダ、テレビジョン・カメラ、レーザ・ディスク、ＤＶＤプレーヤ、ＴＶ出力を有するコンピュータ、ケーブル・テレビジョン信号、衛星アナログ・チャネル、又はチューナ接続アンテナを含む多数のソースの任意の１つから引き出すことができる。有利には、ここに提示された本発明の１つの実施形態において、圧縮されていないビデオと伸長されたビデオとのミキシング／混合は、ビデオ・デコーダのビデオ処理の最後の段階で実行され、従って、ビデオの伸長及びオンスクリーン表示を提供するために必要なロジックは、ビデオの伸長、表示のリフレッシュ、及びビデオのダウンスケールを自由に継続することができる。
【００１３】
【発明の実施の形態】
一般的に言えば、例えば、ディジタル・ビデオ・セット・トップ・ボックス（ＳＴＢ）又はディジタル・ビデオ・ディスク（ＤＶＤ）プレーヤのために、ピクチャ内非ピクチャ・テレビジョン・システムへピクチャ内ピクチャ能力を提供する統合ディジタル・ビデオ・デコード・システムが、ここに提示される。更に、例えば、ケーブル、衛星、ビデオ・カセット・レコーダ、又は外部チューナからの圧縮されていないアナログ入力信号とオンスクリーン表示グラフィックスとを混合することができ、また統合されたディジタル・ビデオ・デコード・システムによって発生された複合マルチスクリーン表示とＯＳＤグラフィックスとを混合する能力を有する統合ディジタル・ビデオ処理システムが、ここに提示される。
【００１４】
アナログ（又は２次のディジタル）ビデオ・ストリームの入力は、例えば、前記の組み込まれた「ディジタル・ビデオ・デコード・システム・チップのプログラム可能外部グラフィックス／ビデオ・ポート」（Programmable External Graphics/Video Port For Digital Video Decode System Chip）と題して同時に出願された特許出願に説明されるような外部グラフィックス／ビデオ（ＥＧＶ）ポートを介して行うことができる。簡単に要約すると、ＥＧＶポートは、ビデオ・デコーダ及び内部ディジタル表示発生器回路を有するビデオ・デコード・システム・チップのためのプログラム可能双方向ポートを含む。ＥＧＶポートは、ビデオ・デコード・システム・チップ上で一定数の信号入力／出力（Ｉ／Ｏ）ピンを使用し、外部グラフィックス・コントローラ、外部ディジタル表示発生器回路、及び外部ディジタル・マルチ・スタンダード・デコーダのための複数の接続構成を、チップのビデオ・デコーダ又は内部ディジタル表示発生器回路へ提供する。ＥＧＶポートは、ピクセル・データ信号及び対応する同期信号を含む複数の入力／出力信号を並列に提供するレシーバ／ドライバ回路を含む。
【００１５】
更に、例えば、通常のテレビジョン・システムの上に表示する縮減サイズの伸長されたビデオ信号を発生する１つの実施形態については、前記の組み込まれた「統合されたスケーリング及び表示機能を有するＭＰＥＧビデオ・デコーダ」（MPEG Video Decoder With Integrated Scaling And Display Functions）と題する特許出願を参照することができる。伸長されたビデオのダウンスケールは、後で図６〜図１２を参照して詳細に説明される。ＯＳＤ領域プロセッサの１つの実施形態は、「４：２：２プロファイル・デコード機能のサポートを有するカラー・マップ及び直接カラーＯＳＤ領域プロセッサ」（Color Mapped And Direct Color OSD Region Processor With Support For 4:2:2 Profile Decode Function）と題する出願に詳細に説明されており、グラフィックスのＯＳＤオーバーレイは、後で更に注意するように商業的に利用可能な能力である。１つの実施形態では、これらの出願で説明される能力は、本発明の原理に従って使用される統合ディジタル・ビデオ・デコード・システムへ組み込まれる。しかし、これら出願の教示は単なる例として組み込まれる。他のアプローチが、ここで提供される説明に基づいて当業者に明らかであろう。
【００１６】
周知のように、ＭＰＥＧ−２標準は、可逆的圧縮を伴う本質的に不可逆的な圧縮によってかなりのバンド幅縮減を生じるディジタル・ビデオ・エンコーディング法を記述している。圧縮されてエンコードされたディジタル・データは、続いてＭＰＥＧ−２デコーダ内で伸長されデコードされる。例として、ＭＰＥＧ−２標準に従ったビデオのデコーディングは、「ビデオ・デコーダ」（Video Decoder）と題する前記の組み込まれた共通譲渡の米国特許第５，５７６，７６５号で詳細に説明されている。
【００１７】
以下で、本発明は、米国特許第５，５７６，７６５号で説明されるようなＭＰＥＧ−２ビデオ・デコーダに関連して説明されるが、本発明はＭＰＥＧ−２デコーダとの使用に限定されず、向上したグラフィックス及び、又はビデオ処理の実現が望まれる任意の統合ビデオ処理システムの中で使用することができる。
【００１８】
背景として、図１は通常のビデオ・デコーダの図を示す。圧縮されたデータは、信号１１として入り、圧縮データ・メモリ１２に記憶される。可変長デコーダ（ＶＬＤ）１４は圧縮されたデータを信号１３として読み取り、動き補償情報を信号１６として動き補償（ＭＣ）ユニット１７へ送り、量子化された係数を信号１５として逆量子化（ＩＱ）ユニット１８へ送る。動き補償ユニットは、参照データを信号１９として参照フレーム・メモリ２０から読み取り、予測されたマクロブロックを形成する。予測されたマクロブロックは、信号２２として加算器２５へ送られる。逆量子化ユニットは量子化されない係数を計算する。この係数は信号２１として逆変換（ＩＤＣＴ）ユニット２３へ送られる。逆変換ユニットは、再構成された差分マクロブロックを、量子化されない係数の逆変換として計算する。再構成された差分マクロブロックは、信号２４として加算器２５へ送られ、そこで予測されたマクロブロックへ加算される。加算器２５は、再構成されたマクロブロックを、再構成された差分マクロブロック及び予測されたマクロブロックの合計として計算する。次に、再構成されたマクロブロックは、信号２６としてデマルチプレクサ２７へ送られ、デマルチプレクサ２７は、マクロブロックが参照ピクチャから来たのであれば、再構成されたマクロブロックを信号２９として参照メモリへ記憶するか、又はそれを信号２８として外部へ（メモリ又はディスプレイへ）送る。参照フレームは信号３０として参照フレーム・メモリから外部へ送られる。
【００１９】
本発明の概念を使用するデコード・システム・チップの部分的実施形態が、大まかに４０として図２に示される。システム４０は、例えば、ＰＣＩバス・インタフェース４４を含み、これはデコード・システム４０をＰＣＩバス４２へ結合する。ＭＰＥＧエンコードされたビデオ・データは、ＤＭＡコントローラ４６によってＰＣＩバス４２からフェッチされ、ＤＭＡコントローラ４６はそのデータをビデオ先入れ先出し（ＦＩＦＯ）バッファ４８へ書き込む。更に、ＤＭＡコントローラは、オンスクリーン表示（ＯＳＤ）及び、又はオーディオ・データをＰＣＩバス４２からフェッチし、ＯＳＤ／オーディオＦＩＦＯ５０へ書き込む。メモリ・コントローラ５２はビデオ・データをダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）５３内の正しいメモリ・バッファへ置く。次に、ＭＰＥＧ圧縮ビデオ・データは、ビデオ・デコーダ５４によってＤＲＡＭ５３から検索され、図１に関連して前述したようにデコードされる。通常、デコードされたビデオ・データは、後続の使用のためにＤＲＡＭ５３のフレーム・バッファへ記憶される。参照フレームが必要であるとき、又はビデオ・データがデコード・システムから出力されるとき、ＤＲＡＭ５３内の記憶されたデータは、メモリ・コントローラによって検索され、表示及びＯＳＤインタフェース５８及びディジタル・ビデオ・エンコーダ／ディジタル・アナログ変換器チップ５９を介して出力されるように転送される。更に、ビデオ・コントローラ５２によって検索されたオーディオ・データは、オーディオ・インタフェース６０を介して出力される。
【００２０】
前に簡単に注意したように、本発明は、１つの様相では、ピクチャ内ピクチャ特徴を実現する能力をディジタル・ビデオ・デコード・システムへ提供することに向けられる。本発明の他の様相は、グラフィックスをアナログ・ビデオ信号の上にオーバーレイする能力をディジタル・ビデオ・デコード・システムへ提供することに向けられる。アナログ・ビデオ信号は、例えば、前記の組み込まれた「ディジタル・ビデオ・デコード・システム・チップのプログラム可能外部グラフィックス／ビデオ・ポート」（Programmable External Graphics/Video Port For Digital Video Decode System Chip）と題して同時に出願された特許出願に説明されるような外部グラフィックス／ビデオ（ＥＧＶ）ポートを介して、ディジタル・ビデオ処理システムへ入力される。本発明は、当初に組み込まれた出願で説明される統合ディジタル・ビデオ・デコード・システムの２つの特徴を使用する。具体的には、本発明は、オンスクリーン表示（ＯＳＤ）グラフィックスとアナログ・ビデオ・チャネルとを混合する前述の能力、及び伸長されたディジタル・ビデオを、フルスクリーン・サイズの部分を含む領域へダウンスケールする能力を使用する。これらの特徴は、この後で、また組み込まれた出願で、更に詳細に説明されている。
【００２１】
図３は、本発明の原理に従って統合ディジタル・ビデオ・デコード・システムによって発生される画像を表示するテレビジョン・システムの表示スクリーン７０の１つの実施形態を示す。周知のように、スクリーン７０は、スクリーンを横切って広がる複数のピクセル７１を介して画像を表示する。スクリーン７０内では、第１のピクチャ７２が、より大きなピクチャ７４の中に配置されて示される。従って、図３は、ピクチャ内ピクチャ又はマルチスクリーン表示の例である。
【００２２】
図４は、本発明の原理を組み込んだディジタル・ビデオ・デコード・システム・チップの１つの実施形態を、大まかに１００で示す。システム１００は、例えば、ケーブル又は衛星ソースのような第１のビデオ・ソースからディジタル・ビデオ信号１０１を受け取る。信号１０１は、ネットワーク・インタフェース・モジュール（ＮＩＭ）１０２を介して転送され、ＮＩＭ１０２は、ＭＰＥＧトランスポート・ストリームを、統合システム１００の一部分を含むトランスポート・ロジック１０３へ出力する。トランスポート１０３は、トランスポート・ストリームをデマルチプレックスし、圧縮されたビデオ・ストリームを、統合システム内のビデオ・デコーダ１０６（図２を参照）へ送る。ビデオ・デコーダは伸長されたＭＰＥＧビデオ信号を発生し、この信号は、内部ディジタル・ビデオ・エンコーダ（ＤＥＮＣ）マクロ１０７へ最終的に転送され、テレビジョン・システム（図示されない）のためにフォーマットされる。ビデオ信号のディジタル・アナログ変換は、テレビジョン・システムへの出力１１０に先立って起こる。
【００２３】
本発明の原理に従えば、伸長されたディジタル・ビデオのサイズを、１つの実施形態では、部分的ピクチャ表示サイズへ縮減して、図３のウィンドウ７２のような２次ウィンドウとしてプレゼンテーションするために、ビデオ・デコーダ１０６のダウンスケール能力（図６〜図１２に関連して以下で詳細に説明される）が使用される。ピクチャ内ピクチャ表示を形成する他のピクチャは、例えば、前記の組み込まれた「ディジタル・ビデオ・デコード・システム・チップのプログラム可能外部グラフィックス／ビデオ・ポート」（Programmable External Graphics/Video Port For Digital Video Decode System Chip）と題する出願で説明される外部グラフィックス／ビデオ・ポートを介して、圧縮されていないビデオ信号として受け取られる。代替的に、当業者は、圧縮されていないビデオ信号を、ビデオ・デコーダを含む統合ディジタル処理システムへ入力するために、専用ポートを構築することができよう。この圧縮されていない信号は、第２のビデオ・ソースから受け取られ、他のディジタル信号又はアナログ信号を含んでよい。
【００２４】
もしアナログ・ビデオ信号１０４が、例えば、ケーブル、衛星、ＶＣＲ、又はチューナ・ソースから受け取られると、ディジタル・マルチ・スタンダード・デコーダ（ＤＭＳＤ）１０５は、アナログ信号をディジタル化して、統合ディジタル・ビデオ・デコード・システム１００へ入力する。ビデオ・デコーダ及び関連する表示及びＯＳＤロジック１０６に対するＤＭＳＤ１０５のインタフェースは、前記の組み込まれたＥＧＶポート出願に説明されている。ＤＭＳＤ１０５は、アナログ・ビデオ信号のディジタル変換を提供すると共に、（１つの実施形態では）ビデオ・デコーダ及び内部ＤＥＮＣへの同期マスターとなることに注意されたい。ＤＭＳＤ１０５は、例えば、水平同期及び垂直同期入力ポート、ＣＣＩＲ−６５６ＳＡＶ／ＥＡＶコード・ワード、又は同様な手段を介して、ビデオ・デコーダの表示／ＯＳＤユニット及び内部ＤＥＮＣの双方へ同期信号を提供する。後者の２つのユニットは、同期情報を解釈してデータを正しく処理することに責任を有する。これを実行する手段は、例えば、同期スレーブ信号を使用する標準動作であることができる。
【００２５】
図５は、本発明に従ってマージ及び混合能力を組み込むために、ビデオ・デコーダ／表示及びＯＳＤロジック１０６を修正する１つの実施形態を示す。この実施形態では、プロセッサから発生した「ピクセル選択制御」信号によって制御される２：１ＭＵＸ２０２が、伸長されたディジタル・ビデオ、即ち、トランスポート１０３を介して受け取られたＭＰＥＧストリームから引き出された伸長ビデオ、又は圧縮されていないビデオ、即ち、ＤＭＳＤ１０５を介して受け取られたアナログ（又はディジタル）信号のいずれかを選択する。１つの実施形態では、「ピクセル選択制御」は、ホスト・プロセッサによってセットされる３つの動作モードを有する。ホスト・プロセッサは、ピクセル選択制御を、（１）伸長されたビデオをディスプレイへ転送する、（２）圧縮されていないビデオをディスプレイへ転送する、又は（３）ピクチャ内ピクチャ表示をサポートするようにセットして、伸長されたビデオ及び圧縮されていないビデオの双方を、表示のためにダイナミックに選択することができる。モード（３）では、伸長されたビデオ及び圧縮されていないビデオを、同時に表示するために切り換えることは、２次ピクチャ７２（図３を参照）の所望の位置に従ったレートで行われる。
【００２６】
１つの実施形態では、伸長されたディジタル・ビデオは、圧縮されていないビデオを含むより大きなピクチャの中にウィンドウを形成するためにダウンスケールされる。従って、「ピクセル選択制御」信号は、表示スクリーン上の上部最左方位置から、伸長されたビデオ又は圧縮されていないビデオからのピクセル情報が、ラスタ・スキャン・ライン内の左から右へ、また表示スクリーンの上部から下部へ進行するように使用されるべきことを命令する。この点に関して、挿入ピクチャの配置、及び挿入ピクチャのサイズは、本発明の教示から逸脱することなく、当業者によって容易に修正され得ることに注意されたい。２：１ＭＵＸ２０２からの結果のビデオ出力は、統合ディジタル・ビデオ・デコード・システム・チップ１００（図４）上のＯＳＤ混合ロジック２０４へ基本入力として送られる。更に、結果のビデオと混合されるＯＳＤグラフィックスがロジック２０４へ入力され、ロジック２０４の出力は、グラフィックスを有する所望のピクチャ内ピクチャである。ＯＳＤ混合ロジック２０４の機能は、ＯＳＤグラフィックスを、伸長されたディジタル・ビデオのみの上に重畳することに関連して既に知られた機能と同じである。
【００２７】
ＯＳＤ混合機能は、ビデオ及びＯＳＤグラフィックス・ソースの間の、ピクセルのルーマ及びクロマ値の加重平均を提供する。この平均は、０から１までの範囲を有する加重係数アルファ（ここでは、'a'によって表される）に基づいている。平均は次のように計算される。
（ビデオ × a）＋（ＯＳＤ ×（1 - a））
更に、大部分の実現形態は、１つ又は複数の領域（矩形）から構成されるＯＳＤグラフィックス区域を提供し、アルファ係数は各領域で個別に選択可能である（即ち、混合はＯＳＤの全体にわたって一定である必要はない）。伸長されたディジタル・ビデオと共に使用されるＯＳＤ混合機能は、ＩＢＭの「ＭＰＥＧ２ＣＳ２２ディジタル・オーディオ／ビデオ・デコーダ」のように、当技術分野の製品で利用可能である。
【００２８】
要約すれば、同時出願され、組み込まれたＥＧＶポート特許出願は、統合ディジタル・ビデオ・デコード・システム（セット・トップ・ボックス又はディジタル・ビデオ・ディスク・プレーヤなど）へ、圧縮されていないビデオ・ストリームを導入し、出力ビデオ／オーディオ・プレゼンテーションをストリームへ同期する能力を説明している。本願では、グラフィックスを出力ビデオ・ストリームへミキシング及び、又は混合する更なる能力が提示される。出力ビデオ・ストリームは、圧縮されていないビデオ・ストリームを含むか、伸長されたディジタル・ビデオ及び圧縮されていないビデオの双方を含むマージされたピクチャ内ピクチャ・ビデオ・ストリームを含んでよい。混合されたストリームは、次に内部ディジタル・ビデオ・エンコーダ（ＤＥＮＣ）マクロへ出力され、テレビジョン・フォーマットへエンコードされる。従って、圧縮されていない（例えば、アナログ）チャネルは、統合ディジタル・デコード・システムを使用する既存のディジタル・チャネルと同じグラフィカル特徴、機能、及びプログラミング・モデル能力を与えられる。圧縮されていないアナログ・ビデオの典型的なソースは、ビデオ・カセット・レコーダ（ＶＣＲ）、カムコーダ、テレビジョン・カメラ、レーザ・ディスク、ディジタル・ビデオ・ディスク・プレーヤ、ＴＶ出力を有するコンピュータ、ケーブル・テレビジョン・アナログ・チャネル、衛星アナログ・チャネル、チューナ接続アンテナ（放送）であろう。これらソースのいずれも、複合テレビジョン又はＳビデオ信号を、ディジタル・マルチ・スタンダード・デコーダ（ＤＭＳＤ）チップへ提供してよく、このチップは、到着するビデオをディジタル化して、ディジタル化されたビデオを統合デコード・システムへ送り、ビデオ信号を混合しグラフィックスをミキシングする。
【００２９】
前に簡単に注意したように、デコードされたディジタル・ビデオのダウンスケールが、好ましい実施形態で更に使用される。この実施形態では、ピクチャ内ピクチャ・ビデオのストリームが生成されて、通常の非ピクチャ内ピクチャ・テレビジョン・システムの上で表示される。伸長されたディジタル・ビデオのダウンスケールは、視聴者がテレビを見ているとき一時的により興味を抱くようなグラフィックス情報のためにテレビジョン表示面領域を自由化するものとして、前記の組み込まれた関連出願で説明されている。グラフィックス情報は、インターネット情報、番組案内情報、又はオーディオ又はビデオ・プレゼンテーションへの任意の調整であってよい。ダウンスケールされたビデオは、スクリーンの様々なロケーションに置くことができる。
【００３０】
本願で説明される非圧縮ビデオのミキシング／混合は、ビデオ処理における最後の段階として実行されるので（図２を参照）、ビデオの伸長及びオンスクリーン表示を提供するために必要な全てのロジックは、ビデオの伸長、表示のリフレッシュ、及びビデオのダウンスケールを自由に継続する。本願では、ＯＳＤグラフィックスと伸長されたディジタル・ビデオ、又は圧縮されていないアナログ・ビデオとの間で、ミキシング／混合が実行されることを提案する。縮減されたピクチャの伸長されたディジタル・ビデオと圧縮されていないビデオ・ソースとの間をダイナミックに切り換える制御をビデオ・ソースの選択に提供することによって、フルスクリーンの圧縮されていないビデオが背景に提示され、縮減されたディジタル・ビデオが前景に提示される。前景ビデオの配置は、縮減された画像が、フルスクリーンのビデオ画像ストリームの重要な部分をブロックしないように、ソフトウェア及びユーザ制御の下で移動することができる。ＯＳＤグラフィックスは、全表示領域をカバーするように双方の画像と混合することができる。ＯＳＤグラフィックスは、望みのままに、縮減された前景画像の周りに境界を置くために使用することができる。
【００３１】
当初に説明したように、本発明は、ＭＰＥＧ−２ビデオ・プレゼンテーションのサイズを、所定の縮減ファクタでスケーリングすることのできる統合スケーリング能力を有するデコーディング・システムを含む。ＭＰＥＧ−２ビデオ・デコーダ市場が、ますます競合的になるにつれて、可能な限りの最低コストで高レベルの特徴集積を行うことが、市場での成功を達成する重要な必要事項となる。本発明は、水平及び垂直軸の双方で２及び、又は４のような所定のファクタで表示ピクチャのサイズを縮減するスケーリング・モードを提供することによって、これに対処する。
【００３２】
図６は、本発明の原理に従ったビデオ・デコード・システムの１つの実施形態を示す。このビデオ・デコード・システムは外部メモリ６５３を含み、これは、示された実施形態では、ＳＤＲＡＭフレーム・バッファ・ストレージを含む。メモリ６５３はメモリ制御ユニット６５２とインタフェースする。メモリ制御ユニット６５２は、デコードされたビデオ・データをビデオ・デコーダ６５４から受け取り、ビデオ表示ユニット６９０を介して表示するビデオ・データを提供する。本発明の原理に従って、ビデオ・デコード・システムは、ビデオ・スケーリング・モード能力を実現する多数の特徴を含む。
【００３３】
例えば、デシメーション・ユニット６８２は、正規ビデオ・デシメーション・モード及びビデオ・スケーリング・モードの双方を含むように修正される。フレーム・バッファ６５３は、デコードされたビデオ・データを、フルフレーム・フォーマット、又はフルフレーム・フォーマットとスケーリングされたビデオ・フォーマットとの組み合わせのいずれかで記憶できるように修正される。正規ビデオ・モードとスケーリング・ビデオ・モードとの間をシームレスに切り換えることを容易にするため、表示モード切り換えロジック６９６がビデオ表示ユニット６９０の中に設けられる。フレーム・バッファ・ポインタ制御６８６は、正規ビデオ・モードにあるとき、及びスケーリング・ビデオ・モードにあるとき、フレーム・バッファの新規な区画化に基づいて正しいフレーム・バッファ・ポインタを与えるように修正される。
【００３４】
動作としては、ＭＰＥＧ入力ビデオ・ソースは、符号化されたＭＰＥＧ−２ビデオ・データとして、メモリ制御ユニット６５２を介してビデオ・デコーダ６５４の入力へ送られる。デコーダ６５４はハフマン・デコーダ６７２、逆量子化器６７４、逆ＤＣＴ６７６、動き補償６７８、及び加算器６８０を含む。これらは図１のビデオ・デコーダに関連して前に説明したように機能する。内部プロセッサ６７０は、ビデオ・デコード・プロセスを監督し、また本発明の原理に従って、例えば、正規ビデオ表示とスケーリングされたビデオ表示との間でビデオ表示を切り換えることをホストが望むとき、常にホスト・システムから信号を受け取る。この信号は、図６では、「ホスト制御フォーマット変更」信号として示される。ホスト・フォーマット変更に応答して、制御信号が、内部プロセッサ６７０からハフマン・デコーダ６７２、逆量子化器６７４、及び動き補償６７８へ送られ、またビデオ・ディスプレイ６９０内のアップサンプル・ロジック６９４、表示フェッチ・ユニット６９２、及び表示モード切り換えロジック６９６へ送られる。再び、これらの制御信号は、例えば、正規ビデオ・モードとスケーリング・ビデオ・モードとの間で表示出力を切り換えるように、本発明の原理に従って（以下で説明するようにして）、ビデオ・デコード・システムを管理する。
【００３５】
デコードされたビデオ・データのフルサイズ・マクロブロックは、ビデオ・デコーダ６５４からデシメーション・ユニット６８２へ順次に出力される。デシメーション・ユニット６８２では、１つの実施形態において、フルサイズ・マクロブロックは２種の圧縮の１種を受ける。最初に、もしフルサイズのビデオが望まれるならば、Ｂ符号化ピクチャのみのデシメーションが、好ましくは実行される。この正規ビデオ・モードにおいて、デシメーションは、結合値を補間又は平均化して補間されたピクセル値を得ることによってデータ量を縮減するプロセスである。補間は、ピクセルの数を縮減し、従って、全体のシステムで必要な外部メモリは小さくなる。第２のモードにおいて、デシメーション・ユニット６８２は、本発明の原理に従ってピクチャのスケーリングを実行する。例として、使用されるスケーリングのタイプは、水平及び垂直軸の双方で２又は４のファクタだけ表示ピクチャの全体のサイズを縮減するかも知れない。
【００３６】
デコードされたフルサイズ・マクロブロックのストリームをデシメーション・ユニット６８２へ提供することに加えて、更にビデオ・デコーダは、線６８３上に「動き補償ユニット・ブロック完了」信号を送る。この信号は、いつマクロブロックが完全にデコードされたかをデシメーション・ユニット６８２に知らせる。同様に、デシメーション・ユニット６８２は、ビデオ・デコーダ６５４の動き補償ユニット６７８へ行く線６８５上に、「デシメータ・ビジー」信号を与える。この「デシメータ・ビジー」信号は、いつデシメーション・ユニットがビジーであるか、及び、いつデシメーション・ユニットがその動作を完了したかを動き補償ユニットに通知する。デシメーション・ユニットの動作が完了した後に、動き補償ユニットは次のマクロブロックへ進むことができる。
【００３７】
ビデオ・デコーダ６５４の動き補償ユニット６７８は、読み取りビデオ・アドレスをメモリ制御ユニット６５２へ直接与え、デコードされたビデオ・データ（フルサイズ）及び、又はスケーリングされたマクロブロックを外部メモリ６５３へ書き込むために書き込みビデオ・アドレスをデシメーション・ユニット６８２へ与える。読み取りビデオ・アドレス及び書き込みビデオ・アドレスと並列に、ポインタが、フレーム・バッファ・ポインタ制御６８６によってメモリ制御ユニットへ与えられる。これらのポインタは、ＳＤＲＡＭ６５３内のどのフレーム・バッファ領域が、（以下で説明するように）本発明に従ったフレーム・バッファ・メモリ空間の区画化に従って、所与の読み取りビデオ・アドレス又は書き込みビデオ・アドレスによってアクセスされるべきかを規定する。これらのポインタは、図６では現在ポインタ及び現在小（small）ポインタとして示される。現在ポインタはフルサイズ・マクロブロックのポインタを含み、現在小ポインタはスケーリングされたマクロブロックのポインタを含む。
【００３８】
デシメーション・ユニット６８２は、デコードされたフルサイズ・マクロブロックを受け取り、情報を内部的にバッファし、もしスケーリング・モードが活性化されていれば、以下で説明するようにしてスケーリングを実行する。正規モードでは、デシメーション・ユニット６８２は、デコードされたビデオ・データのフルサイズ・マクロブロックを、フレーム・バッファ６５３に記憶するためにメモリ制御ユニット６５２へ出力する。スケーリング・モードでは、デシメーション・ユニット６８２は、フルサイズ・マクロブロックをスケーリングし、スケーリングされたマクロブロックを、フレーム・バッファ６５３に記憶するためにメモリ制御ユニット６５２へ出力する。
【００３９】
フレーム・バッファ・ポインタ制御６８６は、重要な働きをし、本発明の原理に従って、正規ビデオ・モード及びビデオ・スケーリング・モードにあるとき、フレーム・バッファのローテーション、即ち、フレーム・バッファの割り当てを制御する（以下で更に説明する）。
【００４０】
前記の組み込まれた出願で説明されるように、更にデシメーション・ユニット６８２は、表示用のデータを検索しているとき、ビデオ表示ユニット６９０の部分として機能する。具体的には、フルサイズのスキャン・ラインを含むデコードされたビデオ・データが、フレーム・バッファ・ストレージ６５３から検索され、ピクチャのＢフレーム再拡張のために、デシメーション・ユニット６８２を介して送られる。これは、ピクチャのグループ内でビデオの一貫性が維持されるようになされ、従って、任意の１つのピクチャの縮減解像度は認知できない。再拡張の後、フルサイズのスキャン・ラインは表示出力インタフェース６９８へ与えられる。
【００４１】
代替的に、ビデオ・スケーリング・モードでは、スケーリングされたスキャン・ラインを含むデコードされたビデオが、フレーム・バッファ・ストレージ６５３から検索され、スキャン・ライン・ビデオ・バッファ６８４へ直接送られる。スキャン・ラインは輝度データとクロミナンス・データに分割され、現在のスキャン・ライン及び先行スキャン・ラインの双方が、スキャン・ライン・ビデオ・バッファ６８４から垂直及び水平アップサンプル・ロジック６９４へ送られる。アップサンプル制御は表示フェッチ・ユニット６９２から受け取られる。表示フェッチ・ユニット６９２はレターボックス・フォーマッティング、ＳＩＦアップサンプリング、４：２：０から４：２：２へのアップサンプリング、及びフリッカ低減を調整する。
【００４２】
表示フェッチ・ユニット６９２は、フレーム・バッファ・ストレージ６５３からスキャン・ラインを検索するために、読み取りビデオ・アドレスを与える。表示用の「現在ポインタ、現在小ポインタ」同期信号は、メモリ制御ユニット６５２によってビデオ表示ユニット６９０の表示モード切り換えロジック６９６から受け取られる。前に注意したように、現在ポインタ、現在小ポインタ信号は、スキャン・ラインが検索されるべき特定のフレーム・バッファ領域を指し、読み取りビデオ・アドレス信号は、そのフレーム・バッファ領域内で検索されるべき特定のスキャン・ラインを指定する。
【００４３】
例えば、スケーリングされたビデオ・モードと正規のビデオ・モードとをシームレスに切り換えることを保証するため、本発明の原理に従って、表示モード切り換えロジック６９６が設けられる。ロジック６９６は、入力として、ビデオ・デコーダ６５４の内部プロセッサ６７０から制御信号を受け取り、また垂直同期（ＶＳＹＮＣ）信号（表示出力インタフェース６９８から）及びビデオ・デコーダ６５４のハフマン・デコーダ６７２からのＢピクチャ「ＭＰＥＧ−２反復フィールド」信号を受け取る。垂直同期は、新しい表示フィールドのスタートを示す外部同期信号である。表示モード切り換えロジック６９６からの出力は、表示用の現在ポインタ、現在小ポインタ同期に加えて、表示フェッチ・ユニット６９２へ送られる「表示用の表示フォーマット同期」信号であり、またデシメーション・ユニット６８２のデコード・ロジックへ送られる「デコード用の表示フォーマット同期」信号である。更に、表示モード切り換えロジック６９６は、「ブロック・ビデオ」信号を表示出力インタフェース６９８へ出力する。この信号は、本発明の原理に従って、表示モードの切り換え中に１つの表示フレームをブロックして表示にノイズを生じさせないために使用される。ビデオ・データは、表示出力インタフェースでアップサンプル・ロジック６９４から受け取られる。デシメーション・ユニット、フレーム・バッファの区画化、フレーム・バッファのポインタ制御、及び表示モード切り換えロジックは、全て本発明の原理に従って実現され、以下で、図７から図１２を参照して詳細に説明される。
【００４４】
先ず、フレーム・バッファを説明する。フレーム・バッファは、表示及び後続ピクチャの予測を目的として、構成されたピクチャを記憶するために使用される。Ｂピクチャは予測に使用されないので、そのフレーム・バッファは、ピクチャが表示された後に使用可能である。Ｉ又はＰピクチャについては、表示の後に、特にＢピクチャを予測するために、フレーム・バッファを保持する必要がある。
【００４５】
図７は、本発明の原理に従った正規ビデオ・モード及びスケーリング・ビデオ・モードの双方に対するフレーム・バッファ７００の割り振りを示す。正規モードでは、デコーディング及び表示プロセスをサポートする３つのフレーム・バッファが存在する。フレーム・バッファ０及びフレーム・バッファ１は、Ｉ及びＰピクチャのために割り振られ、フレーム・バッファ２は、Ｂピクチャへ割り当てられる。フレーム・バッファは、バッファ・ポインタ、即ち、図６のフレーム・バッファ・ポインタ制御６８６からの現在ポインタによってタグされる。
【００４６】
スケーリング・ビデオ・モードでは、少なくとも５つのフレーム・バッファが使用される。フレーム・バッファ０及びフレーム・バッファ１は、再びフルサイズのＩ及びＰピクチャ・ビデオのために使用される。示された例で、フレーム・バッファ２、フレーム・バッファ４、フレーム・バッファ６とラベルを付けられた少なくとも３つの他のバッファは、フレーム・バッファ・ポインタ制御によって発生された小ポインタによってタグされる。これらの小さなバッファは、スケーリング・ビデオ・モードのとき、主に表示目的のために使用される。バッファは、ビデオのスケーリングに適合させるため、小さいサイズである。Ｉ又はＰピクチャをデコードするとき、構成されたピクチャはバッファ０又はバッファ１へ記憶されるが、それはどちらが利用可能であるかに依る。同時に、同じピクチャのスケール・ダウンされたものが、より小さなバッファ、即ち、フレーム・バッファ２、フレーム・バッファ４、又はフレーム・バッファ６の１つへ記憶される。次に、フルサイズのビデオが予測に使用され、小さなフレーム・バッファ内の小サイズのビデオは、スケール・ダウンされたピクチャの表示に使用される。
【００４７】
フレーム・バッファは、ビデオ・デコード・システムの初期化の間に、マイクロコードによって構成される。メモリ・ベース・アドレスが各フレーム・バッファに割り当てられ、これらのメモリ・ベース・アドレスは、フレーム・バッファ・ポインタ制御によって発生されたバッファ・ポインタによって選択される。読み取り及び書き込みビデオ・アドレスは、選択されたフレーム・バッファ内の特定のアドレスを参照する。特別の指示があるときを除いて、「フレーム・バッファ」の用語は、ここでは初期化の間に構成された全てのフレーム・バッファ・メモリを含むものとして使用される。「フレーム・バッファ領域」とは、図７に示された具体的なフレーム・バッファの１つを意味する。
【００４８】
ビデオ・ディスプレイはリアルタイムで動作し、従って、フレーム・バッファ・ポインタは垂直同期タイミングに従って切り換えられる必要がある。デコーディングは、常に表示の前になされるので、デコードされたピクチャを記憶するためフレーム・バッファを使用可能にする必要がある。従って、デコーディングがスタートする前に、フレーム・バッファ・ポインタを切り換える必要がある。表示フレーム・バッファへの攪乱を避けるため、表示バッファ・ポインタのコピーが維持される。バッファ切り換え時間は、各々のピクチャ・デコードの始めである。更に、表示バッファ・ポインタはその時点で変更されるが、それは、ピクチャ表示の始まりである表示ポインタ・コピー時間まで使用されないであろう。正規モード・バッファ・ポインタ・ローテーションの１つの実施形態を、以下で説明する。
【００４９】
以下の説明では、４つのバッファ・ポインタがあり、各ポインタは２つのビットを含んで、３つのフレーム・バッファ（バッファ０、１、及び２）のどれがアクセスされているかを指し示すものと仮定する。
・  現在ポインタ  −  構成中のピクチャに使用されるフレーム・バッファを指し示す。
・  表示ポインタ  −  表示に使用されるフレーム・バッファを指し示す。
・  将来ポインタ  −  逆方向予測に使用されるフレーム・バッファを指し示す。
・  過去ポインタ  −  順方向予測に使用されるフレーム・バッファを指し示す。
【００５０】
開始時に、将来ポインタは「１」へ初期化され、他のポインタは「０」へセットされる。Ｉ又はＰピクチャの開始時に、過去ポインタからの値が現在ポインタへロードされ、将来ポインタからの値が表示ポインタへロードされる。将来ポインタ及び過去ポインタの値は交換される。もしデコード中のピクチャがＢピクチャであれば、現在ポインタ及び表示ポインタは「２」へセットされる。フレーム・バッファ２は、１つの例では、Ｂピクチャのために予約される。将来ポインタ及び過去ポインタは、不変のままに残される。正規モードにおけるポインタ切り換えは、「ＭＰＥＧ−２準拠デコーダのメモリ管理」（Memory Management For An MPEG-2 Compliant Decoder）と題するCheneyらの米国特許第５，６６８，５９９号に詳細に説明されている。この米国特許の全体は、参照してここに組み込まれる。
【００５１】
スケーリング・ビデオ・モードでは、ピクチャの表示時間は、本発明に従った追加のフィールド時間によって遅延される。この遅延の目的は、デコードされてスケーリングされたビデオを、スクリーン上の任意の場所に置くことができるように、デコード・プロセスと表示プロセスとをデカップルすることである。図８は、スケーリング・ビデオ・モードにおける遅延された表示タイミングの１つの例を示す。この表示タイミングは、モード、即ち、正規モードであるかスケーリング・ビデオ・モードであるかに従って、ダイナミックに調節される。本発明に従ってバッファを適切に管理するために、１フィールドの時間遅延が必要である。ビデオ・スケーリング・モードでは、再び、少なくとも５つのバッファが仮定される。前述したように、これら５つのバッファの２つは、フルサイズのフレーム・バッファを含み、図７でフレーム・バッファ０及びフレーム・バッファ１として示される。これらのフルサイズ・フレーム・バッファは、正規ビデオ・モードで使用される対応するバッファと同じである。少なくとも３つの小さなフレーム・バッファ、即ち、フレーム・バッファ２、フレーム・バッファ４、及びフレーム・バッファ６が、正規ビデオ・モードで使用されるフレーム・バッファ２によって占拠される同じメモリ空間の中で割り振られる。これら３つの小さなフレーム・バッファは、前述したアルゴリズムとは異なったアルゴリズムによって制御される。
【００５２】
具体的には、４つの追加ポインタがスケーリング・ビデオ・モードで使用される。これらのポインタは次のとおりである。
・  小現在ポインタ  −  デシメーションされた構成中のピクチャのための小さいバッファを指し示す。
・  小表示ポインタ  −  表示のための小さいバッファを指し示す。
・  小将来ポインタ  −  将来の表示のための小さいバッファを指し示す。
・  小遷移ポインタ  −  遷移のための小さいバッファを指し示す。
【００５３】
デコーダが初期化されるとき、小現在ポインタ、小表示ポインタ、将来ポインタ、及び小遷移ポインタは、それぞれ０、２、４、及び６へセットされる。各ピクチャの各デコーディングの開始時に、小現在ポインタは小遷移ポインタからロードされ、小遷移ポインタは小表示ポインタからロードされる。もしデコード中のピクチャがＢピクチャであれば、小表示ポインタは小遷移ポインタからロードされ、小将来ポインタは不変のまま残される。デコード中のピクチャがＩ又はＰピクチャであれば、小表示ポインタは小将来ポインタからロードされ、小将来ポインタは小遷移ポインタからロードされる。本発明に従った小フレーム・バッファの切り換えの１つの例は、図９に示される。
【００５４】
フルサイズのフレーム・バッファ、フレーム・バッファ０及びフレーム・バッファ１は、デコーダが正規モードで動作しているかのように切り換えられる。これら２つのバッファは、予測のために必要であるが、スケーリング・ビデオ・モードの表示には必要とされない。Ｉ又はＰピクチャがデコードされているとき、ピクチャは現在（フルフレーム）ポインタ及び小現在ポインタによって指し示される双方のバッファに記憶される。Ｂピクチャのデコード中には、現在（フルフレーム）ポインタによって指し示されるフレーム・バッファ２は、使用されないであろう。デシメーションされたピクチャについては、小現在ポインタによって識別される小フレーム・バッファのみが使用される。正規モードでは、表示ポインタが表示のために使用されるが、スケーリング・ビデオ・モードでは、小表示ポインタが使用される。２つのバッファ切り換えアルゴリズムは、ピクチャの各デコードの開始時に同時に動作する。バッファ・ポインタは、デコーダがどのモードにあるかに依存して単純に選択される。
【００５５】
次に、図１０は、本発明に従って使用されるデシメーション・ユニット６８２（図６）の１つの実施形態を示す。
【００５６】
デコード・デシメーション・ユニットの以前の実施形態では、例えば、デシメーション・ユニットは、レターボックス又はメモリの縮減を目的として、Ｂピクチャのみに対する動作へ限定された。しかし、ここで提示されるスケーリング・ビデオ・モードでは、デコード・デシメーシヨン・ユニットは、全てのピクチャ・タイプを処理する。これは、表示時間にメモリ・バンド幅を節約するために望ましい。なぜなら、（１つの実施形態では）スケーリングされたピクチャと多面高解像度ＯＳＤグラフィックスとを、出力でミキシングしてよいからである。
【００５７】
図１０の実施形態では、デシメーション・ユニットはデシメーション・ロジック８００を含む。デシメーション・ロジック８００は、デコードされたビデオ・データをビデオ・デコーダから受け取り、デシメーションされたデータ・フローをデシメーション・バッファ８２０へ出力する。デシメーション・バッファ８２０からの出力は、マルチプレクサ８３０によって、ビデオ・デコーダから受け取られたデコードされデシメーションされないビデオ・データと多重化され、マルチプレクサ８３０が、デコードされたビデオ・データ及びスケーリングされたマクロブロックを出力して、スケーリング・ビデオ・モードにおける前述したフレーム・バッファ０、１、２、４、及び６に記憶されるようにする。ビデオ・デコーダの動き補償ユニットからの書き込みビデオ・アドレスは、デシメーション・ユニット内のメモリ書き込み制御８４０へ送られる。メモリ書き込み制御８４０はデシメーション・バッファ８２０からのデータの書き込みを制御する。更に、書き込みビデオ・アドレスは、デシメーション・スケーリングを伴うか伴わないで、マルチプレクサ８５０を介してメモリ制御ユニット（図６を参照）へ出力される。
【００５８】
マルチプレクサ８３０及び８５０は、デシメーション制御信号８１０によって制御される。デシメーション制御ロジックは、ビデオ・デコーダの動き補償ユニットから「MCU_block_complete」と呼ばれる信号を入力として受け取る。この信号は、いつデシメータがスケーリングされたマクロブロックの書き込みを始めることができるかを示す。デシメータは、「デシメータ・ビジー」のラベルを有する信号を介して、それが現在ビジーであることを動き補償ユニットへ通知する。
【００５９】
所与のマクロブロックについて、２つのフェーズが存在する。１つは、輝度のフェーズであり、他の１つはクロミナンスのフェーズである。再び、スケーリング・ビデオ・モードであると仮定して、各フェーズは、１つのフルサイズ・マクロブロック及び１つのスケーリング・マクロブロックの書き込みを必要とする。
【００６０】
前述したデシメーション・ハードウェア／プロセスへの様々な具体的変更が、ここで意図されている。デシメーション・プロセスのデータ・フローにおける１つの変更は、（１つの実施形態では）４対１水平縮減の追加である。この縮減はデシメーション・ロジックの水平デシメーション機能で実現される。これは、１／１６サイズ・スケーリングをサポートするためである。
【００６１】
他の変更は、デシメーション・バッファ・サイズを３２×３２ビットへ増大することである。Ｉ及びＰピクチャが処理されるにつれて、フルサイズのマクロブロックがメモリへ書き込まれ、デシメータは同時にマクロブロックをスケール・ダウンして、小さなマクロブロックをデシメーション・バッファ８２０に記憶する。フルサイズのマクロブロックがメモリへ書き込まれた後、デシメータはスケーリングされたマクロブロックをメモリ内の他のバッファ・ロケーション（即ち、前記の例では、フレーム・バッファ２、フレーム・バッファ４、又はフレーム・バッファ６）に書き込む。より大きなデシメーション・バッファは、小さなマクロブロックの記憶を可能にする。
【００６２】
再び、スケーリング・ビデオ・モードであると仮定して、デシメーション状態マシン・ロジックは、２つの動作モードを可能とするように更に変更される。最初のモードはＢピクチャ処理であり、第２のモードは参照ピクチャ処理である。Ｂピクチャ処理については、小さなマクロブロックのみが、デシメーション・バッファ８２０を介してメモリへ書き込まれる。データは、動き補償ユニットがそれを引き渡すことができる速度のペースでデシメーション・ユニットへ送られる。なぜなら、デシメーション・バッファはスケーリングされたマクロブロックの全体を保持することができるからである。参照ピクチャの動作については、フルサイズのマクロブロックが、最初にマルチプレクサ８３０を介して書き込まれ、次にスケーリングされたマクロブロックが書き込まれる。これは、データ・フローが、書き込み要求に応答するメモリ制御ユニットのペースであることを必要とする。
【００６３】
ソースの圧縮された画像のサイズは変化してよいので、前記のプロセスには例外が存在する。デシメータが必要となるのは、スケーリングされたピクチャを形成するために或るタイプの縮減が必要なときだけである。或るビデオ・ソースは既に小さなサイズで、１つの次元、又は双方の次元はスケーリングを必要としないかも知れない。例えば、３５２×２４０サイズの画像は普通である（典型的なＭＰＥＧ−１サイズ）。この場合、デシメーションを実行して１／４スケーリングを提供する必要はないであろう。参照フレームについては、フルサイズのマクロブロックを、メモリ内の参照フレーム・バッファへ書き込み、次にメモリ内の表示フレーム・バッファへ書き込むために、動き補償ユニットが必要である。なぜなら、表示プロセスは、スケーリング中に表示フレーム・バッファ上で動作するからである。
【００６４】
同じ画像サイズを１／１６スケーリングへ縮減するためには、デシメーション・ステップが必要であろう。再び、この場合にも例外が存在する。
【００６５】
スケーリング特徴の目的の１つは、インタレース妨害を除去することである。真のＭＰＥＧ−１画像上では、インタレースは存在しない。なぜなら、画像は排他的にフレーム・エンコードされるからである。ＭＰＥＧ−２は同じ解像度（３５２×２４０）のインタレースされた画像を許容することができ、デシメータはトップ・フィールドのピクチャのみを使用して、スケーリングされたマクロブロックを作成する。ボトム・フィールドは廃棄される。従って、参照ピクチャについては、動き補償ユニットは、トップ・フィールド・ピクチャのマクロブロックを参照フレーム・バッファ及び表示バッファの双方へ書き込むことが必要であろう。Ｂピクチャについては、動き補償ユニットは、トップ・フィールド・ピクチャを表示フレーム・バッファへ書き込むことだけが必要となろう。
【００６６】
本発明に従ったビデオ・デコード・システムは、小ピクチャ・モードへ進入及び退出するとき、スムーズな遷移を提供する。フレーム・バッファ２は、ビデオ・スケーリング・モードにあるとき、小ピクチャ画像（参照及びＢピクチャを含む）をキャプチャ及び表示するために使用されるので、表示フォーマットの切り換え時に、デコード・プロセスと表示・プロセスとの間で干渉が起こらないように注意しなければならない。更に、遷移中に起こらなければならない１フィールド・タイムの待ち時間調整が存在する。正規表示モードは、参照ピクチャのデコードと表示との間に１．５フレームの待ち時間を有し、Ｂピクチャのために０．５フレームの待ち時間を有する。小ピクチャ・モードでは、参照フレームの待ち時間は２フレームへ変化し、Ｂフレームの待ち時間は１フレームへ変化する。
【００６７】
表示フォーマットがシームレスに起こるためには、ディスプレイは、遷移が起こるときＢピクチャを表示するプロセスにあってはならない。そうでないと、ピクチャは攪乱されて現れるであろう。従って、遷移は参照ピクチャが表示されているときに起こる必要がある。これは、新しいシーケンスの最初のフレームが参照フレームであり、ディスプレイが前のシーケンスの最後のフレームの上に作用しているとき、シーケンス・ヘッダの間にマイクロコードによって起こるように強制される。
【００６８】
小ピクチャ・モードへの遷移、及び、そこからの遷移の間に、ハードウェアは、デコード又は表示プロセスを攪乱することなく待ち時間の調節を行わなければならない。フレーム同期は新しいモードへ調節される必要がある。更に、フィールド・パリティを維持しなければならない。小ピクチャ・モードへの調節を行った結果として、１フレーム・タイムの遅延が導入される。これはＰＴＳ比較をもたらすかも知れない。その後で、時間差を補うためにスキップされたフレームが必要となるかも知れない。これは、小ピクチャ・モードへ入るときにのみ起こる。小ピクチャ・モードから出るとき、同期は失なわれない。更に、遷移は、ピクチャが既にスキップ又は反復されている時点で生じることになろう。
【００６９】
図１１を参照すると、表示フォーマット変更信号は、ホストによって非同期的に書き込まれる。フォーマットは制御信号として表示フォーマット・レジスタ９１０へ受け取られ、マイクロコードは、情報を表示フォーマット・レジスタ９１０へ書き込む前に、シーケンス・ヘッダを処理するまで待つ。従って、この情報は同期発生器９００、及びレジスタ・ステージ９３０、９４０、９６０によって認識される。「レジスタ・ステージ１」９３０は、次のフレーム同期で情報をキャプチャする。デコード・プロセスはステージ１レジスタ９３０を使用し、表示プロセスはステージ３レジスタ９６０を使用する。
【００７０】
フィールド・カウンタ９２０は、フレーム内のフィールドの開始番号から１の値へ単純にカウント・ダウンし、そして反復する。カウンタ９２０は、図示されるように制御信号を介して同期発生器９００によってロードされる。更に、同期発生器９００は垂直同期信号及びステージ１レジスタ９３０の出力を受け取る。同期発生器９００は３つの信号、即ち、「フレーム同期」信号、「新しいピクチャ」信号、及び「ブロック・ビデオ」信号を作成する。「フレーム同期」信号は、いつ新しいフレームのデコードを始めるかを、デコード・プロセスへ示す。「新しいピクチャ」信号は、いつ新しいフレームの表示を始めるかを、表示プロセスへ示す。「ブロック・ビデオ」は、ビデオ・デコード・システムが正規フレームからスケーリング・フレームへ遷移する間に、ビデオ画像の１フレームを選択的に抑制するために使用される。フレーム同期及び「新しいピクチャ」信号は、２フィールド・タイムごとに１回作成されるパルスである。正規モードでは、信号は１８０°の位相外れを有するが、スケーリング・モードでは、本発明に従って、信号は位相を合わせられる。これは、更に以下で、図１２のフローチャートに関連して説明される。
【００７１】
スケーリング・ピクチャ・モードへの切り換えに関連する全ての場合に、ディスプレイで表示をブロックされる反復フレームが存在する。現在の参照フレームと、現在表示されている参照フレームとの間の衝突に起因して、ブロックが必要である。ビデオがブロックされるとき、デコーダの出力を、黒のような背景色へ強制することができる。
【００７２】
待ち時間の調節は、ステージ１レジスタが変化するや否や実行される。フレーム同期の不在が起こり、これは現在の表示フレームが反復をスケジュールされることを可能にする。従って、同期発生器は、フレーム同期が新しいピクチャと位相を合わせて起こるように調節し、待ち時間調節を生じる。反復された参照フレームの間に、ビデオは１フレーム・タイムの間ブロックされる。
【００７３】
図１２は、同期発生器９００（図１１）によって実現される処理の１つの実施形態のフローチャートである。
【００７４】
初期化（１０００）と共に、処理は新しいフィールドのスタートを表す垂直同期信号を待つ（１０１０）。垂直同期信号を受け取ると、処理は「新しいピクチャ」同期信号を発生し、フィールドが、受け取られたＭＰＥＧ−２シンタクスに基づいて反復されているかどうかを質問する（１０３０）。初期フィールド・カウンタ（ＦＣ）値は、フィールドが反復されるかどうかに依存する。もし３：２プルダウンが使用されると、フィールド・カウンタの初期値は３であり（１０４０）、そうでなければ、正規インタレースが望まれており、フィールド・カウンタは２の値をロードされる。
【００７５】
一度、フィールド・カウンタがセットされると、処理は、スケーリングが実現されるべきか否かを質問する（１０５０及び１０７０）。もしノーであれば、デコード・システムは非スケーリング又は正規ビデオ・モードにある。この場合、処理は次の垂直同期信号を待ち（１０８０）、次にフィールド・カウントが２に等しいかどうかを質問する（１０９０）。もしノーであれば、（例えば、フィールド・カウンタが値３をロードされたため）、フィールド・カウンタが減少され（１１１０）、処理は次の垂直同期信号を待つ（１０８０）。一度、フィールド・カウントが２に等しくなると、「フレーム同期」信号が発生する（１１００）。その後で、フィールド・カウントは減少され（１１１０）、処理はフィールド・カウント値が今や１に等しいかどうかを決定する（１１２０）。もし値が１に等しければ、処理は、新しい垂直同期を待った後で（１０１０）、「新しいピクチャ」信号を発生する（１０２０）。
【００７６】
スケーリング・モードが望まれるものと仮定すると、処理は質問１０５０又は１０７０から進行して、次の垂直同期を待ち（１１３０）、その後でフィールド・カウントが１に等しいかどうかの決定がなされる（１１４０）。もしノーであれば、フィールド・カウンタは減少され、処理は戻って、次の垂直同期を待つ（１１３０）。もしフィールド・カウント値が１であれば、新しいピクチャ同期信号が発生する（１１５０）。その後で、フィールド・カウンタは２の値をロードされ、ブロック・ビデオ信号が発生する（１１６０）。再び、ビデオの次のフレームをブロックするため、ブロック・ビデオ信号が同期発生器から表示出力インタフェース（図６を参照）へ出力される。
【００７７】
ブロック・ビデオ信号を送った後、処理は安定状態へ入り、次の垂直同期信号を待つことによってビデオ・スケーリング・サブプロセスが始まる（１１８０）。１１８０の後で、処理はフィールド・カウントが１に等しいかどうかを決定する（１１９０）。もしノーであれば、処理はフィールド・カウントが２に等しいかどうかを質問し（１２４０）、そして再びノーであれば、処理はフィールド・カウンタを減少し（１２６０）、次の垂直同期信号を待つために戻る（１１８０）。そうでなければ、スケーリング・コマンドが今やホスト・システムによってオフにされたかどうかの決定がなされる（１２５０）。もしノーであれば、フィールド・カウンタは減少され、処理は次の垂直同期信号を待つ（１１８０）。もしスケーリング・モードがオフに切り換えられると、フィールド・カウンタは、前述した非スケーリング・プロセスの命令１１１０で減少される。
【００７８】
もしフィールド・カウントが質問１１９０で１に等しければ、処理は「新しいピクチャ」信号及び「フレーム同期」信号の双方を同じ位相で発生する。再び、スケーリングを実現するためには、デコード・プロセスと表示プロセスとの間の待ち時間を、参照ピクチャのために１．５フレーム・タイムから２フレーム・タイムへ変化させ、新しいピクチャ信号とフレーム同期信号の位相を合わせることが必要である。次に、正規のインタレース又は３：２プルダウンのいずれが望まれるかに依存して、フィールド・カウンタに２（１２３０）又は３（１２２０）の値のロードを決定するために、処理はＭＰＥＧ−２反復フィールドがセットされているかどうかを決定する（１２１０）。これは、任意タイプのフレーム・レート変換を提供するために、待ち時間の調節がなされていても必要である。フィールド・カウンタをセットした後、処理は戻って、次の垂直同期信号を待つ（１１８０）。
【００７９】
本発明は、例えば、コンピュータ使用可能媒体を有する製造物（例えば、１つ又は複数のコンピュータ・プログラム製品）に含めることができる。この媒体は、例えば、本発明の能力を提供及促進するコンピュータ読み取り可能プログラム・コード手段を、その中で具体化している。製造物はコンピュータ・システムの一部分として含めるか、別々に販売することができる。
【００８０】
更に、本発明の能力を実行するために、マシンによって実行可能な命令の少なくとも１つのプログラムを有形的に具体化したマシン読み取り可能な少なくとも１つのプログラム記憶装置を提供することができる。
【００８１】
ここで示された流れ図は、例として提供される。本発明の趣旨から逸脱することなく、これらの図、又は、ここで説明されたステップ（又は動作）に対してバリエーションが存在するかも知れない。例えば、或る場合には、ステップを異なった順序で実行するか、ステップを追加、削除、又は修正してよい。これらバリエーションの全ては、従属項で列挙されるように本発明の一部分を構成するものと考えられる。
【００８２】
本発明は、或る好ましい実施形態に従って、ここで詳細に説明されたが、多くの修正及び変更が当業者によってなされてよい。従って、全てのそのような修正及び変更を、本発明の真の趣旨及び範囲に入るものとしてカバーすることが、従属項によって意図されている。
【００８３】
まとめとして、本発明の構成に関して以下の事項を開示する。
（１）非ピクチャ内ピクチャ・テレビジョン・システムのためにマルチスクリーン表示を形成する方法であって、
圧縮されたディジタル・ビデオ信号を受け取ってデコードし、伸長されたディジタル・ビデオ信号を発生し、
圧縮されていないビデオ信号を受け取り、
伸長されたディジタル・ビデオ信号及び圧縮されていないビデオ信号をマージして、前記テレビジョン・システムのために単一のマルチスクリーン表示信号を発生し、それによって複数のピクチャを同時に表示する能力を前記非ピクチャ内ピクチャ・テレビジョン・システムへ提供する
方法。
（２）さらに、前記伸長されたディジタル・ビデオ信号を、前記圧縮されていないビデオ信号とマージする前にダウンスケールし、
前記伸長されてダウンスケールされたディジタル・ビデオ信号は、前記マルチスクリーン表示の少なくとも１つのスクリーンを含む、上記（１）に記載の方法。
（３）前記圧縮されていないビデオ信号は、圧縮されていないアナログ・ビデオ信号を含む、上記（２）に記載の方法。
（４）前記マージは、前記伸長されたディジタル・ビデオ信号と前記圧縮されていないアナログ・ビデオ信号とを切り換えて、前記テレビジョン・システムで表示する少なくとも幾つかのビデオ・フレームを作成することを含み、前記切り換えは、前記マルチスクリーン表示を作成する、上記（１）に記載の方法。
（５）オンスクリーン表示（ＯＳＤ）グラフィックスを、前記伸長されたディジタル・ビデオ信号、前記圧縮されていないビデオ信号の少なくとも１つと混合することを更に含み、前記マルチスクリーン表示は、前記伸長されたディジタル・ビデオ信号及び前記圧縮されていないビデオ信号を含む、上記（１）に記載の方法。
（６）ディジタル・ビデオ・セット・トップ・ボックス（ＳＴＢ）又はディジタル・ビデオ・ディスク・プレーヤの少なくとも１つの中で前記方法を実現することを含む、上記（１）に記載の方法。
（７）前記圧縮されたディジタル・ビデオ信号が第１のビデオ・ソースから受け取られ、前記圧縮されていないビデオ信号が第２のビデオ・ソースから受け取られる、上記（１）に記載の方法。
（８）アナログ・ビデオ信号を処理する方法であって、
ディジタル・ビデオ処理システムへ入力するためにアナログ・ビデオ信号をディジタル化し、
ディジタル・ビデオ処理システムの中で、ディジタル化されたビデオ信号とオンスクリーン表示（ＯＳＤ）グラフィックスとを混合する
方法。
（９）前記ディジタル化がディジタル・マルチ・スタンダード・デコーダの中で実行され、前記ディジタル・ビデオ処理システムが統合ディジタル・ビデオ・デコード・システムを含む、上記（８）に記載の方法。
（１０）アナログ・テレビジョン・システムで表示するために、前記ディジタル化されて混合されたビデオ信号及びＯＳＤグラフィックスをフォーマットすることを更に含む、上記（９）に記載の方法。
（１１）ディジタル・ビデオ・セット・トップ・ボックス（ＳＴＢ）又はディジタル・ビデオ・ディスク・プレーヤの少なくとも１つの中で前記方法を実現し、アナログ・テレビジョン・システムで表示するために前記ディジタル化されて混合されたビデオ信号及びＯＳＤグラフィックスをフォーマットすることを更に含む、上記（８）に記載の方法。
（１２）非ピクチャ内ピクチャ・テレビジョン・システムのためにマルチスクリーン表示を形成するシステムであって、
第１のビデオ・ソースからの圧縮されたディジタル・ビデオ信号をデコードして、伸長されたディジタル・ビデオ信号を発生するビデオ・デコーダと、
圧縮されていないビデオ信号を、第２のビデオ・ソースから前記ビデオ・デコーダの中へ受け取る入力とを含み、
前記ビデオ・デコーダは前記伸長されたディジタル・ビデオ信号と前記圧縮されていないビデオ信号とをマージして、前記テレビジョン・システムのためにマルチスクリーン表示信号を発生するように適合させられ、それによって複数のピクチャを同時に表示する能力を前記非ピクチャ内ピクチャ・テレビジョン・システムへ提供する
システム。
（１３）前記ビデオ・デコーダは、前記伸長されたディジタル・ビデオ信号を、前記圧縮されていないビデオ信号とマージする前にダウンスケールするように更に適合させられ、前記伸長されてダウンスケールされたディジタル信号は、前記マルチスクリーン表示の少なくとも１つのスクリーンを含む、上記（１２）に記載の方法。
（１４）前記圧縮されていないビデオ信号が、圧縮されていないアナログ・ビデオ信号を含み、前記システムが、前記圧縮されていないアナログ・ビデオ信号を、前記ビデオ・デコーダへ入力する前にディジタル化するディジタル・マルチ・スタンダード・デコーダを更に含む、上記（１３）に記載のシステム。
（１５）前記ビデオ・デコーダが、前記伸長されたディジタル・ビデオ信号と前記圧縮されていないアナログ・ビデオ信号とを切り換えて、前記テレビジョン・システムによってピクチャ内ピクチャ・フォーマットで表示するための少なくとも幾つかのビデオ・フレームを作成するように更に適合させられている、上記（１２）に記載のシステム。
（１６）前記ビデオ・デコーダが、オンスクリーン表示（ＯＳＤ）グラフィックスを、前記テレビジョン・システムへ提示する前に前記マルチスクリーン表示信号と混合するように更に適合させられている、上記（１２）に記載のシステム。
（１７）前記システムが、ディジタル・ビデオ・セット・トップ・ボックス（ＳＴＢ）又はディジタル・ビデオ・ディスク（ＤＶＤ）プレーヤの１つを含む、上記（１２）に記載のシステム。
（１８）非ピクチャ内ピクチャ・テレビジョン・システムのためにマルチスクリーン表示を形成するシステムであって、
圧縮されたディジタル・ビデオ信号を受け取ってデコードし、伸長されたディジタル・ビデオ信号を発生する手段と、
圧縮されていないビデオ信号を受け取る手段と、
伸長されたディジタル・ビデオ信号と圧縮されていないビデオ信号とをマージして、前記テレビジョン・システムのために単一のマルチスクリーン表示信号を発生する手段とを含み、それによって複数のピクチャを同時に表示する能力を前記ピクチャ内非ピクチャ・テレビジョン・システムへ提供する
システム。
（１９）アナログ・ビデオ信号を処理するシステムであって、
ディジタル・ビデオ処理システムと、
アナログ・ビデオ信号を、前記ディジタル・ビデオ処理システムへ入力するためにディジタル化するディジタル・マルチ・スタンダード・デコーダとを含み、
前記ディジタル・ビデオ処理システムは、ディジタル化されたビデオ信号とオンスクリーン表示（ＯＳＤ）グラフィックスとを混合して、混合されたビデオ信号として出力するように適合させられている
システム。
（２０）前記ディジタル・ビデオ処理システムがビデオ・デコーダを含み、前記ビデオ・デコーダが、前記ディジタル化されたビデオ信号と前記ＯＳＤグラフィックスとの前記混合を実行するように適合させられている、上記（１９）に記載のシステム。
（２１）前記システムが、ディジタル・ビデオ・セット・トップ・ボックス（ＳＴＢ）又はディジタル・ビデオ・ディスク（ＤＶＤ）プレーヤの少なくとも１つを含む、上記（２０）に記載のシステム。
（２２）前記ディジタル・ビデオ処理システムが、前記ディジタル化されて混合されたビデオ信号とＯＳＤグラフィックスとを、アナログ・テレビジョン・システムで表示するためにフォーマットするように適合させられている、上記（１９）に記載のシステム。
（２３）アナログ・ビデオ信号を処理するシステムであって、
アナログ・ビデオ信号を、ディジタル・ビデオ処理システムへ入力するためにディジタル化する手段と、
ディジタル・ビデオ処理システムの中で、ディジタル化されたビデオ信号とオンスクリーン表示（ＯＳＤ）グラフィックスとを混合する手段と
を含むシステム。
（２４）コンピュータ・プログラム製品を含む製造物であって、
前記コンピュータ・プログラム製品は、コンピュータ読み取り可能プログラム・コード手段を有するコンピュータ使用可能媒体を含み、前記コンピュータ読み取り可能プログラム・コード手段は、非ピクチャ内ピクチャ・テレビジョン・システムのためにマルチスクリーン表示を形成し、前記コンピュータ・プログラム製品内の前記コンピュータ読み取り可能プログラム・コード手段は、
コンピュータが、圧縮されたディジタル・ビデオ信号をデコードして、伸長されたディジタル・ビデオ信号を発生するようにするコンピュータ読み取り可能プログラム・コード手段と、
コンピュータが、圧縮されていないビデオ信号を受け取るようにするコンピュータ読み取り可能プログラム・コード手段と、
コンピュータが、伸長されたディジタル・ビデオ信号と圧縮されていないビデオ信号とをマージして、前記テレビジョン・システムのためにマルチスクリーン表示信号を発生するようにし、それによって複数のピクチャを同時に表示する能力を前記非ピクチャ内ピクチャ・テレビジョン・システムへ提供するようにするコンピュータ読み取り可能プログラム・コード手段と
を含む製造物。
（２５）コンピュータ・プログラム製品を含む製造物であって、前記コンピュータ・プログラム製品は、コンピュータ読み取り可能プログラム・コード手段を有するコンピュータ使用可能媒体を含み、前記コンピュータ読み取り可能プログラム・コード手段は、アナログ・ビデオ信号を処理し、前記コンピュータ・プログラム製品内の前記コンピュータ読み取り可能プログラム・コード手段は、
コンピュータが、アナログ・ビデオ信号をディジタル化するようにするコンピュータ読み取り可能プログラム・コード手段と、
コンピュータが、ディジタル化されたビデオ信号とオンスクリーン表示（ＯＳＤ）グラフィックとを混合して、テレビジョン・システムへ提示するようにするコンピュータ読み取り可能プログラム・コード手段と
を含む製造物。
【図面の簡単な説明】
【図１】  ビデオ・デコード・ユニットの概略ブロック図である。
【図２】  本発明の原理に従ってオンスクリーン表示（ＯＳＤ）グラフィックス能力と共にピクチャ内ピクチャを実現するビデオ・デコード・システムを示すブロック図である。
【図３】  本発明の原理に従って実現されるマルチスクリーン表示（即ち、ピクチャ内ピクチャ）を示すブロック図である。
【図４】  本発明に従って、統合されたシステムの内部でマージするためのビデオ信号を入力する第１のディジタル・ビデオ・ソース及び第２のアナログ・ビデオ・ソースを有する統合ビデオ・デコード・システムの１つの実施形態を示すブロック図である。
【図５】  本発明の原理に従って、伸長されたディジタル・ビデオ及び圧縮されていないアナログ・ビデオをマルチスクリーン表示へマージする１つの手法を、結果のビデオとオンスクリーン表示（ＯＳＤ）グラフィックスとを混合する能力と共に示す詳細図である。
【図６】  本発明の原理に従ったビデオ・デコード・システムの詳細な実施形態を示す図である。
【図７】  本発明に従った正規モード及びビデオ・スケーリング・モードにおけるフレーム・バッファの分割を示す図である。
【図８】  本発明の原理に従ったビデオ・スケーリング・モードにおける遅延された表示タイミングを示すタイミング図である。
【図９】  本発明に従って、図７の小フレーム・バッファ２、４、６を切り換える１つの例を示す図である。
【図１０】  図６のビデオ・デコード・システムのための、本発明の原理に従ったデシメーション・ユニットの１つの実施形態を示すブロック図である。
【図１１】  図６のビデオ・デコード・システムのための、本発明の原理に従った表示モード切り換えロジックの１つの実施形態を示すブロック図である。
【図１２】  本発明の原理に従って図１１の同期発生器によって実現される処理の１つの実施形態を示すフローチャートである。
【符号の説明】
１１  信号
１２  圧縮データ・メモリ
１３  信号
１４  可変長デコーダ（ＶＬＤ）
１５、１６  信号
１７  動き補償（ＭＣ）ユニット
１８  逆量子化（ＩＱ）ユニット
１９  信号
２０  参照フレーム・メモリ
２１、２２  信号
２３  逆変換（ＩＤＣＴ）ユニット
２４  信号
２５  加算器
２６  信号
２７  デマルチプレクサ
２８、２９、３０  信号
４０  デコード・システム・チップ
４２  ＰＣＩバス
４４  ＰＣＩバス・インタフェース
４６  ＤＭＡコントローラ
４８  ビデオ先入れ先出し（ＦＩＦＯ）バッファ
５０  ＯＳＤ／オーディオＦＩＦＯ
５２  メモリ・コントローラ５２
５３  ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）
５４  ビデオ・デコーダ
５８  表示及びＯＳＤインタフェース
５９  ディジタル・ビデオ・エンコーダ（ＤＥＮＣ）／ディジタル・アナログ変換器チップ
６０  オーディオ・インタフェース
７０  表示スクリーン
７１  ピクセル
７２、７４  ピクチャ
１００  ディジタル・ビデオ・デコード・システム・チップ
１０１  ディジタル・ビデオ信号
１０２  ネットワーク・インタフェース・モジュール（ＮＩＭ）
１０３  トランスポート・ロジック
１０４  アナログ・ビデオ信号
１０５  ディジタル・マルチ・スタンダード・デコーダ（ＤＭＳＤ）
１０６  ビデオ・デコーダ
１０７  内部ディジタル・ビデオ・エンコーダ（ＤＥＮＣ）マクロ
１１０  出力
２０２  ２：１ＭＵＸ
２０４  ＯＳＤ混合ロジック
６５２  メモリ制御ユニット
６５３  外部メモリ
６５４  ビデオ・デコーダ
６７０  内部プロセッサ
６７２  ハフマン・デコーダ
６７４  逆量子化器
６７６  逆ＤＣＴ
６７８  動き補償ユニット
６８０  加算器
６８２  デシメーション・ユニット
６８４  スキャン・ライン・ビデオ・バッファ
６８６  フレーム・バッファ・ポインタ制御
６９０  ビデオ表示ユニット
６９２  表示フェッチ・ユニット
６９４  アップサンプル・ロジック
６９６  表示モード切り換えロジック
６９８  表示出力インタフェース
７００  フレーム・バッファ
８００  デシメーション・ロジック
８１０  デシメーション制御信号
８２０  デシメーション・バッファ
８３０  マルチプレクサ
８４０  メモリ書き込み制御
８５０  マルチプレクサ
９００  同期発生器
９１０  表示フォーマット・レジスタ
９２０  フィールド・カウンタ
９３０、９４０、９６０  レジスタ・ステージ
【図１】
0003685386.tif 000002
【図２】
0003685386.tif 000003
【図３】
0003685386.tif 000004
【図４】
0003685386.tif 000005
【図５】
0003685386.tif 000006
【図６】
0003685386.tif 000007
【図７】
0003685386.tif 000008
【図８】
0003685386.tif 000009
【図９】
0003685386.tif 000010
【図１０】
0003685386.tif 000011
【図１１】
0003685386.tif 000012
【図１２】
0003685386.tif 000013