(57)【特許請求の範囲】
【請求項１】
各々が複数の行および列に配列される複数のメモリセルを有する複数のメモリセルアレイ部分に分割されるメモリセルアレイを含み、各メモリセルアレイ部分における前記複数の行は前記複数の列よりも数が大きく、
（ｓ＋１）ビットの内部アドレス信号に応答して、内部アドレス信号を、ｓビットの行アドレス信号とｔビットの列アドレス信号とに分配してそれらを与えるアドレス分配手段を備え、ここで、ｓおよびｔは整数であり、ｓはｔよりも大きく、
前記アドレス分配手段からのｓビットの行アドレス信号に応答して前記複数のメモリセルアレイ部分から１つのメモリセルアレイ部分における行を選択するための行選択手段と、
前記アドレス分配手段からのｔビットの列アドレス信号に応答して前記行選択手段によって選択された行を有する少なくともメモリセルアレイ部分の列を選択するための列選択手段と、
前記複数のメモリセルアレイ部分に対応して設けられる複数のセンスアンプ群を備え、各々の群は、各々の対応するメモリセルアレイ部分における複数の列に対応して設けられる複数のセンスアンプを含み、センスアンプは前記行選択手段によって選択された行を有するメモリセルアレイ部分に対応するセンスアンプ群において活性化され、かつセンスアンプは前記行選択手段によって選択された行を有するメモリセルアレイ部分以外のメモリセルアレイ部分に対応するセンスアンプ群において非活性化され、それによって、
前記アドレス分配手段によって分配されるべき行アドレスのためのビット数は列アドレスのためのビット数よりも大きく、そのような分配に従って選択されたメモリセルの数は、行アドレスのためのビット数が列アドレスのためのビット数に等しい場合に比べて、小さく、さらに、
前もって記憶されたプログラムに従って複数のビットの行アドレス信号と複数の列アドレス信号との分配を制御するための分配制御信号を発生するための手段をさらに備え、
前記アドレス分配手段は分配制御信号に応答して内部アドレス信号を、複数の行アドレス信号および複数の列アドレス信号に分配する、半導体メモリ装置。
【請求項２】
各々が複数の行および列に配列される複数のメモリセルを各々が有する複数のメモリセルアレイ部分を備えたメモリセルアレイを含み、前記複数の行は前記メモリセルアレイ部分における各々の前記複数の列よりも数が大きく、
（ｓ＋ｔ）ビットの内部アドレス信号に応答して内部アドレス信号を、ｓビットの行アドレス信号とｔビットの列アドレス信号との分配してそれらを与えるアドレス分配手段を備え、ここでｓおよびｔは整数であり、ｓはｔよりも大きく、
前記複数のメモリセルアレイ部分に対応して設けられる複数の行デコーダをさらに備え、各々は、ｓビットの行アドレス信号に応答して前記複数のメモリセルアレイ部分から１つのメモリセルアレイ部分のみの行を選択し、
前記複数のメモリセルアレイ部分に対応して設けられる複数の列デコーダをさらに備え、各々がｔビットの列アドレス信号に応答して対応するメモリセルアレイ部分の列を選択し、かつ
前記複数のメモリセルアレイ部分に対応して設けられる複数のセンスアンプ群をさらに備え、各々の群は対応するメモリセルアレイ部分における複数の列に対応して設けられる複数のセンスアンプを含み、センスアンプは前記複数の行デコーダによって選択された行を有するメモリセルアレイ部分に対応するセンスアンプ群において活性化され、それにより
前記アドレス分配手段によって分配されるべき行アドレスのためのビット数が列アドレスのためのビット数よりも大きいとき、そのような分配に従って選択されたメモリセルの数は、行アドレスのためのビット数が列アドレスのためのビット数と等しい場合と比較して、小さく、さらに
前もって記憶されたプログラムに従って複数のビットの行アドレス信号と複数ビットの列アドレス信号との分配を制御するための分配制御信号を発生するための手段をさらに備え、
前記アドレス分配手段は分配制御信号に応答して内部アドレス信号を複数の行アドレス信号と複数の列アドレス信号とに分配する、半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、一般に半導体メモリ装置およびメモリアクセスシステムに関し、特に、高速動作のために、４状態を有するアドレス信号を使用した半導体メモリ装置に関する。
【０００２】
【従来の技術】
近年、半導体メモリは様々な産業機器において広く使用されている。特に、ダイナミックランダムアクセスメモリ（以下「ＤＲＡＭ」という）は、他の半導体メモリ、たとえばスタティックランダムアクセスメモリ（以下「ＳＲＡＭ」という）と比較して大きな記憶容量を有しているので、コンピュータシステムにおけるデータ記憶のために頻繁に用いられている。すなわち、ＤＲＡＭは、データ記憶におけるビット当たりのコストが安くかつ高い集積度を有しているので、コンピュータシステムにおいてたとえばメインメモリを構成するのに使用される。
【０００３】
近年のＶＬＳＩ設計およびプロセス技術の進歩に伴い、マイクロプロセッサの動作速度がより高くなり、コンピュータシステムにおいてより高速のメモリアクセスが要求されるようになった。すなわち、コンピュータシステムにおいて使用されている半導体メモリ、すなわちＤＲＡＭやＳＲＡＭなどがより高速で動作することが要求されている。このような状況の下で、近年ＤＲＡＭやＳＲＡＭなどの動作速度がより高くなってはいるが、動作速度において近い将来ほぼ限界に達することが予想される。この発明は、より高速のメモリアクセスの目的で、一般に半導体メモリに適用可能であるが、以下の説明では説明を簡単にするためＤＲＡＭについて述べる。
【０００４】
図１４は、コンピュータシステムにおける従来のメモリアクセス回路のブロック図である。図１４を参照して、このメモリアクセス回路は、マイクロプロセッシングユニット（以下「ＭＰＵ」という）１と、ＭＰＵ１によりアクセスされるＤＲＡＭ１１０とを含む。ＭＰＵ１とＤＲＡＭ１１０との間のインタフェースのために、次のような回路が設けられている。尚、以下の説明では、ＤＲＡＭ１１０が１６Ｍビットのメモリ容量を有するものと仮定する。
【０００５】
アドレス拡張回路２は、ＭＰＵ１により直接にアドレッシング可能なアドレス空間を超えるメモリ空間を扱うため、アドレス空間の拡張処理を行なう。アドレス変換器３は、ＭＰＵ１から発生される仮想アドレス信号ＶＡを受け、ＤＲＡＭ１１０をアクセスするためのロウアドレス信号ＲＡ０ないしＲＡ１１およびカラムアドレス信号ＣＡ０ないしＣＡ１１を発生する。アドレスマルチプレクサ１０５は、ロウアドレス信号ＲＡ０ないしＲＡ１１およびカラムアドレス信号ＣＡ０ないしＣＡ１１を受け、アドレスマルチプレクスのためのスイッチング動作を行なう。すなわち、アドレスマルチプレクサ１０５は、タイミングコントローラ１０６から発生されるスイッチング制御信号／ＭＰＸに応答して、ロウアドレス信号ＲＡ０ないしＲＡ１１とカラムアドレス信号ＣＡ０ないしＣＡ１１とを交互にすなわち時分割で出力する。その結果、合計２４ビットの行アドレス信号およびカラムアドレス信号が、時分割処理を行なうことにより１２ビットの時分割されたアドレス信号Ａ０〜Ａ１１として得られる。アドレス信号Ａ０ないしＡ１１は、アドレスバッファ１０７を介してＤＲＡＭ１１０に与えられる。ＭＰＵ１は、ＤＲＡＭ１１０へのアクセスだけでなく、他の記憶装置および入出力装置など（図示せず）にアクセスすることができる。図１４に示したメモリアクセス回路ではＤＲＡＭ１１０をアクセスするための制御信号だけが示されている。ＭＰＵ１がＤＲＡＭ１１０へ読出し動作を要求するとき、ＭＰＵ１はメモリ読出し信号／ＭＲをタイミングコントローラ１０６に与える。他方、ＭＰＵ１がＤＲＡＭ１１０への書込み動作を要求するとき、ＭＰＵ１がメモリ書込み信号／ＭＷをタイミングコントローラ１０６に与える。これに加えて、ＭＰＵ１は、ＭＰＵにおける動作サイクルのステータスを示すための状態信号／Ｓ０および／Ｓ１をタイミングコントローラ１０６に与える。タイミングコントローラ１０６は、ＤＲＡＭ１１０へのメモリアクセス期間において、待ち信号／ＷＡＩＴをＭＰＵ１に与える。タイミングコントローラ１０６は、ＭＰＵ１から与えられた制御信号に応答して、ロウアドレスストローブ信号／ＲＡＳ，カラムアドレスストローブ信号／ＣＡＳおよび書込み可能化信号／ＷＥおよびスイッチング制御信号／ＭＰＸを発生する。信号／ＲＡＳ，／ＣＡＳおよび／ＷＥは、制御信号ドライバ８を介してＤＲＡＭ１１０に与えられる。ＭＰＵ１とＤＲＡＭ１１０との間にデータバッファ９が接続されており、データバッファ９はタイミングコントローラ１０６から発生される書込み制御信号／ＷＲに応答してＤＲＡＭ１１０への／からのデータＤを転送する。
【０００６】
図１５は、図１４に示したメモリアクセス回路における読出しサイクルのタイムチャートである。以下の説明では、ＭＰＵ１が、基準クロック信号ＣＬＫの４周期において読出しサイクルおよび書込みサイクルを行なうものと仮定する。図１５を参照して、メモリアドレスをデコードすることによって発生されたメモリアクセス要求信号／ＣＳと状態信号／Ｓ０および／Ｓ１とが、クロック信号ＣＬＫの立下がりに応答してサンプルされる。クロック信号ＣＬＫの最初の立下がりに応答して、信号／ＲＡＳおよび信号／ＭＰＸが立下げられる。アドレスマルチプレクサ１０５は、最初にロウアドレス信号ＲＡ０ないしＲＡ１１を出力しているが、信号／ＭＰＸの立下がりに応答してスイッチされ、カラムアドレス信号ＣＡ０ないしＣＡ１１を出力する。図１５のタイミングチャートでは、合計１２ビットのアドレス信号Ａ０ないしＡ１１のうち、ｉ番目のビットのみが示される。したがって、信号／ＭＰＸに応答して、ｉ番目のロウアドレス信号ＲＡｉとｉ番目のカラムアドレス信号ＣＡｉとが切換わる。このように各々が時分割された１２ビットのアドレス信号Ａ０ないしＡ１１がアドレスマルチプレクサ１０５から発生される。信号／ＣＡＳは、クロック信号ＣＬＫの第２番目の立上がり（期間Ｔ２）に応答して、立下げられる。時分割されたアドレス信号Ａ０ないしＡ１１はアドレスバッファ１０７を介してＤＲＡＭ１１０に与えられ、そこでＤＲＡＭ１１０の読出し動作が行なわれる。
【０００７】
図１６は、図１４に示したメモリアクセス回路における書込みサイクルのタイムチャートである。書込みサイクルもクロック信号ＣＬＫの４つの周期において行なわれる。図１６を参照して、クロック信号ＣＬＫの最初の立下がりに応答して、信号／ＲＡＳおよび／ＭＰＸが立下げられる。したがって、信号／ＭＰＸに応答して、アドレスマルチプレクサ１０５がロウアドレス信号ＲＡ０ないしＲＡ１１に代えてカラムアドレス信号ＣＡ０ないしＣＡ１１を出力する。時分割されたアドレス信号は、１２ビットのアドレス信号Ａ０ないしＡ１１として、アドレスバッファ１０７を介してＤＲＡＭ１１０に与えられ、そこでＤＲＡＭ１１０の読出し動作が行なわれる。
【０００８】
前述のように、近年マイクロプロセッサ、すなわちＭＰＵの高速化が進むにつれ、ＤＲＡＭの高速化への要求が高まっている。ＤＲＡＭの高速化はＤＲＡＭの世代とともに進行され、４メガビットまたは１６メガビットのメモリ容量を有するＤＲＡＭでは、６０ｎｓまたは１２０ｎｓのサイクルタイムがすでに達成されている。今後もこの傾向は続き、アクセスタイムがさらに短縮されることが予想される。これに伴い、ＭＰＵとＤＲＡＭとの間のアクセス制御のために許される時間長さがより短くなり、アクセス制御タイミングがより複雑化されることが予想される。
【０００９】
図１７は、図１４に示した従来のＤＲＡＭ１１０のブロック図である。図１７を参照して、このＤＲＡＭ１１０は、行および列に配設された多数のメモリセルを含むメモリセルアレイ１１と、メモリセル行を選択するためのロウデコーダ１２と、メモリセル列を選択するためのカラムデコーダ１３と、メモリセルから読出されたデータ信号を増幅するためのセンスアンプ１４とを含む。アドレスバッファ１１５は、前述のアドレスマルチプレクサ１０５によって時分割されたアドレス信号Ａ０ないしＡ１１を受ける。クロック信号発生器１１８は、信号／ＲＡＳ，／ＣＡＳおよび／ＷＥに応答して、ＤＲＡＭ１１０の動作に必要な様々なクロック信号を発生する。データ入力バッファ１６は、書込まれるべきデータ信号Ｄｉｎを受け、それをＩＯバスを介してメモリセルアレイ１１に与える。データ出力バッファ１７は、読出されたデータ信号ＤｏｕｔをＩＯバスを介して受け、それを外部に出力する。
【００１０】
アドレスバッファ１１５に与えられるアドレス信号Ａ０ないしＡ１１は、前述のように時分割されたロウアドレス信号ＲＡ０ないしＲＡ１１とカラムアドレス信号ＣＡ０ないしＣＡ１１とを含んでいるが、クロック信号発生器１１８から発生されるクロック信号により、ロウアドレス信号ＲＡ０ないしＲＡ１１がロウデコーダ１２に与えられ、一方カラムアドレス信号ＣＡ０ないしＣＡ１１がカラムデコーダ１３に与えられることになる。
【００１１】
図１８は、図１７に示したＤＲＡＭの読出し動作を説明するためのタイムチャートである。図１８を参照して、読出し動作は、信号／ＷＥの立上がりから少なくとも時間長さｔRCS が経過した後に、信号／ＣＡＳが立下がることにより規定される。時分割されたアドレス信号Ａｉは、信号／ＲＡＳの立下がりに応答してアドレスバッファ１１５内にラッチされ、ロウアドレス信号ＲＡｉが得られる。これに加えて、アドレス信号Ａｉは、信号／ＣＡＳの立下がりに応答してアドレスバッファ１１５内にラッチされ、カラムアドレス信号ＣＡｉが得られる。アドレスバッファ１１５内にラッチされたロウアドレス信号ＲＡｉおよびカラムアドレス信号ＣＡｉは、ロウデコーダ１２およびカラムデコーダ１３にそれぞれ与えられる。ロウデコーダ１２は、ロウアドレス信号ＲＡ０ないしＲＡ１１に応答して、１本のワード線（図示せず）を活性化させる。センスアンプ１４は、活性化されたワード線に接続されているメモリセルから読出されたデータ信号を増幅する。カラムデコーダ１３は、カラムアドレス信号ＣＡ０ないしＣＡ１１に応答して、１つのビット線対を選択し、増幅されたデータ信号Ｄｏｕｔがデータ出力バッファ１７を介して出力される。なお、図１８では、／ＲＡＳアクセス時間ｔRAC ，／ＣＡＳアクセス時間ｔCAC およびアドレスアクセス時間ｔAAが示される。出力端子Ｄｏｕｔは、通常、高インピーダンス状態（Ｈｉ−Ｚ）にもたらされるが、読出されたデータ信号が出力されるときだけ活性化される。また、図１８において、／ＲＡＳアクティブ時間ｔRAS および／ＲＡＳプリチャージ時間ｔRPが示される。
【００１２】
図１９は、図１７に示したＤＲＡＭの書込み動作を説明するためのタイムチャートである。このタイムチャートでは、アーリーライト動作が示される。すなわち、書込み動作が、信号／ＣＡＳの立下がりの前に信号／ＷＥが立下げられることによって始められる。図１８に示した読出し動作の場合と同様に、時分割されたロウアドレス信号ＲＡｉおよびカラムアドレス信号ＣＡｉがアドレスバッファ１１５内にラッチされ、これらのアドレス信号によって指定されたメモリセルに、データ入力バッファ１６を介して与えられるデータ信号Ｄｉｎが書込まれる。
【００１３】
図２０は、図１７に示したメモリセルアレイ１１およびその周辺回路の回路図である。図２０を参照して、メモリセルＭは、スイッチングのためのＮＭＯＳトランジスタＱｓと、データ信号をストアするためのキャパシタＣｓとを含む。このメモリセルＭは、ｊ番目のビット線ＢＬｊに接続される。トランジスタＱｓは、ゲートがｋ番目のワード線ＷＬｋに接続される。センスアンプ１４は、ＮＭＯＳトランジスタＱ１およびＱ２と、ＰＭＯＳトランジスタＱ３およびＱ４とを含む。このセンスアンプ１４は、センスアンプ活性化信号φN およびφP に応答して活性化される。
【００１４】
図２１は、図２０に示した回路の動作を説明するためのタイムチャートである。図２０および図２１を参照して、以下に読出し動作について説明する。ワード線ＷＬｋがロウデコーダにより立上げられるので、トランジスタＱｓがオンする。したがって、ビット線対ＢＬｊおよび／ＢＬｊ間に微小な電位差が現われる。センスアンプ活性化信号ＳｎおよびＳｐの活性化に応答して、センスアンプ１４が活性化されるので、微小な電位差が増幅される。この増幅は、センスアンプ１４によるビット線対ＢＬｊおよび／ＢＬｊの充放電により行なわれる。次に、カラムデコーダ１３が信号Ｙｊを立上げるので、ゲートトランジスタＱ８およびＱ９がオンし、増幅された信号がＩＯバス線対に与えられる。ＩＯバス線対上のデータ信号は、データ出力バッファ１７を介して出力される。
【００１５】
【発明が解決しようとする課題】
図２２は、図１７に示したアドレスバッファ１１５のブロック図である。この図では、１２ビットのアドレス信号Ａ０ないしＡ１１のうちのｉ番目のビットＡｉを扱う回路だけが示される。図２２を参照して、このアドレスバッファ１１５は、ロウアドレス信号を受けるためのロウアドレス入力回路６０１と、インタロックのためのスイッチング回路６０２と、ロウアドレスラッチ回路６０３と、カラムアドレス信号を受けるためのカラムアドレス入力回路６０４と、インタロックのためのスイッチング回路６０５と、カラムアドレスラッチ回路６０６とを含む。
【００１６】
図２３は、図２２に示したアドレスバッファ１１５の動作を説明するためのタイミングチャートである。図２２および図２３を参照して、次に動作について説明する。なお、制御信号／ＲＡＳＡ，／ＲＡＩ，／ＲＡＬ，／ＣＡＳＡ，／ＣＡＩおよび／ＣＡＬは、図１７に示したクロック信号発生器１８から発生される。
【００１７】
時刻ｔ１において信号／ＲＡＳＡが立下がるので、与えられたアドレス信号Ａｉのうちの前半のロウアドレス信号ＲＡｉがロウアドレス入力回路６０１により受信される。次に、時刻ｔ２において、信号／ＲＡＩが立下がるので、受信された信号がスイッチング回路６０２を介してロウアドレスラッチ回路６０３に与えられる。時刻ｔ３において、信号／ＲＡＬが立下がるので、ロウアドレスラッチ回路６０３が与えられたロウアドレス信号ＲＡｉをラッチする。時刻ｔ４において、アドレス信号Ａｉのうちの後半のカラムアドレス信号ＣＡｉが与えられる。時刻ｔ５において信号／ＣＡＳＡが立下がるので、カラムアドレス信号ＣＡｉがカラムアドレス入力回路６０４により受信される。時刻ｔ６において信号／ＣＡＩが立下がるので、受信されたカラムアドレスＣＡｉがスイッチング回路６０５を介してカラムアドレスラッチ回路６０６に与えられる。時刻ｔ７において信号／ＣＡＩが立下がるので、カラムアドレスラッチ回路６０６がカラムアドレス信号ＣＡｉをラッチする。ラッチ回路６０３および６０６にそれぞれラッチされたロウアドレス信号ＲＡｉおよびカラムアドレス信号ＣＡｉは、ロウデコーダ１２およびカラムデコーダ１３へそれぞれ転送される。
【００１８】
図２３からわかるように、時刻ｔ３において信号／ＲＡＬが立下がった後、時刻ｔ４までの間の期間において、ロウアドレス信号ＲＡｉはロウアドレスラッチ回路６０３内にラッチされなければならない。しかしながら、ＤＲＡＭの動作速度が高速化されるに従って、この期間の時間長さΔｔがますます短くなってきている。時間長さΔｔが短くなるにつれ、この短い時間長さΔｔにおいてロウアドレス信号ＲＡｉを確実にラッチする必要がある。さもなければ、ロウデコーダ１２に正しいアドレス信号が供給されないことになり、誤ったアクセスが引き起こされる。
【００１９】
このような問題は、ＤＲＡＭにおいてアドレスマルチプレクス方式が採用されていることに原因があると考えられる。すなわち、１つのアドレス端子を介してロウアドレスおよびカラムアドレスが時分割で供給されるので、その切換えにおけるタイミング制御が難しいものとなっている。このような問題を避けるため、従来から擬似ＳＲＡＭが開発されている。擬似ＳＲＡＭは、ＤＲＡＭの大容量性とＳＲＡＭの使用容易性とを備えている。すなわち、擬似ＳＲＡＭは、前述のアドレスマルチプレクス方式を採用していないので、前述のような時分割のアドレス信号のラッチタイミングにおける問題が避けられる。しかしながら、ロウアドレス信号およびカラムアドレス信号をそれぞれ受けるためのアドレス入力ピンを必要とするので、同じメモリ容量を有するＤＲＡＭと比較して、２倍のアドレス入力ピンが必要となる。このことは、擬似ＳＲＡＭのパッケージを大きくする必要があることを意味しており、プリント基板上の実装効率の低下を避けることができない。
【００２０】
上記の問題に加えて、ＤＲＡＭの消費電力において次のような問題も指摘される。図２４（Ａ）は、図１７に示したメモリセルアレイ１１のメモリセルサイズを示す概略図である。図１７に示したＤＲＡＭ１１０は、各々１２ビットを有するロウアドレス信号ＲＡ０ないしＲＡ１１およびカラムアドレス信号ＣＡ０ないしＣＡ１１に応答してアクセスされる。ロウアドレスおよびカラムアドレスのビット数が等しいので、メモリセルアレイ１１内の行方向および列方向に同数、すなわち４０９６（＝２12）個のメモリセルが配設される。すなわち、図２４（Ａ）に示すように、１つのワード線ＷＬに沿って、２12個のメモリセルＭＣが置かれ、１つのビット線ＢＬに沿って２12個のメモリセルＭＣが置かれる。言換えると、メモリセルアレイ１１は、ほぼ正方形の形状を有している。
【００２１】
図２５は、従来のＤＲＡＭの消費電流レベルの変化を示す波形図である。図２５を参照して、消費電流Ｉｒｏｗはロウアドレス系回路により消費される最大電流を示しており、電流Ｉａｒｙはメモリセルアレイ１１における読出しにおいて消費される最大電流を示している。電流Ｉｃｕｌは、カラムアドレス系回路により消費される最大電流を示しており、電流Ｉｒｅｓはリセットのために消費される最大電流を示す。図２５から、読出し動作においてメモリセルアレイおよびその周辺回路により消費される電流Ｉａｒｙが他の消費電流と比較してより高いことが指摘される。したがって、この消費電流Ｉａｒｙが電源電位Ｖｃｃから供給されるとき、電圧降下により電源レベルがΔＶだけ低下されることも指摘される。この電圧降下は、このＤＲＡＭにおいて発生するかもしれない誤動作の原因となる。
【００２２】
図２６（Ａ）は、従来のＤＲＡＭの消費電流を示すグラフである図２６（Ａ）を参照して、メモリセルアレイおよびその周辺回路によって消費される電力Ｐａｒｙが全消費電力の半分以上を占め、その残りをカラム系回路の消費電力Ｐｃｕｌおよびロウ系回路の消費電力Ｐｒｏｗが占める。メモリセルアレイおよびその周辺回路により消費される電流が大きい理由は、次のように説明される。
【００２３】
図２０に示したように、メモリセルアレイ１１内の各ビット線にセンスアンプ１４が接続されている。センスアンプ１４は、すでに説明したように、ビット線ＢＬｊおよび／ＢＬｊ間を充放電するのに多くの電流を消費する。したがって、図２６（Ａ）に示した消費電力Ｐａｒｙのうち、センスアンプ１４の消費電力がその大部分を占める。
【００２４】
再び図２４（Ａ）を参照して、ワード線ＷＬに沿って２12個のメモリセルＭＣがワード線ＷＬに接続されているので、２12本のビット線ＢＬに同数（＝２12個）のセンスアンプＳＡ１が接続されている。したがって、読出し動作において２12個のセンスアンプＳＡ１が活性化され、各センスアンプがビット線ＢＬをそれぞれ充放電するので、大きな電力が消費されることが指摘される。
【００２５】
この発明の１つの目的は、半導体メモリ装置において、列の数を行の数よりも小さくして、センスアンプでの消費電力を低減することである。
【００２６】
【課題を解決するための手段】
請求項１に係る半導体メモリ装置は、複数の行および列に配列される複数のメモリセルを有する複数のメモリセルアレイ部分を備えたメモリセルアレイを含む。各メモリセルアレイ部分における前記複数の行は前記複数の列よりも数が大きい。今半導体メモリ装置は、（ｓ＋１）ビットの内部アドレス信号に応答して、内部アドレス信号を、ｓビットの行アドレス信号とｔビットの列アドレス信号とに分配してそれらを与えるアドレス分配手段を備える。ここで、ｓおよびｔは整数であり、ｓはｔよりも大きい。半導体メモリ装置は、さらに、アドレス分配手段からのｓビットの行アドレス信号に応答して複数のメモリセルアレイ部分から１つのメモリセルアレイ部分における行を選択するための行選択手段と、アドレス分配手段からのｔビットの列アドレス信号に応答して行選択手段によって選択された行を有する少なくともメモリセルアレイ部分の列を選択するための列選択手段と、複数のメモリセルアレイ部分に対応して設けられる複数のセンスアンプ群を備える。各々の群は、各々の対応するメモリセルアレイ部分における複数の列に対応して設けられる複数のセンスアンプを含む。センスアンプは行選択手段によって選択された行を有するメモリセルアレイ部分に対応するセンスアンプ群において活性化され、かつセンスアンプは行選択手段によって選択された行を有するメモリセルアレイ部分以外のメモリセルアレイ部分に対応するセンスアンプ群において非活性化され、それによって、アドレス分配手段によって分配されるべき行アドレスのためのビット数は列アドレスのためのビット数よりも大きく、そのような分配に従って選択されたメモリセルの数は、行アドレスのためのビット数が列アドレスのためのビット数に等しい場合に比べて、小さい。この半導体メモリ装置は、さらに、前もって記憶されたプログラムに従って複数のビットの行アドレス信号と複数の列アドレス信号との分配を制御するための分配制御信号を発生するための手段を備える。アドレス分配手段は分配制御信号に応答して内部アドレス信号を、複数の行アドレス信号および複数の列アドレス信号に分配する。
請求項２に係る半導体メモリ装置は、複数の行および列に配列される複数のメモリセルを各々が有する複数のメモリセルアレイ部分を備えたメモリセルアレイを含む。これら複数の行はメモリセルアレイ部分における各々の複数の列よりも数が大きい。この半導体メモリ装置は、さらに、（ｓ＋ｔ）ビットの内部アドレス信号に応答して内部アドレス信号を、ｓビットの行アドレス信号とｔビットの列アドレス信号との分配してそれらを与えるアドレス分配手段を備える。ここでｓおよびｔは整数であり、ｓはｔよりも大きい。この半導体メモリ装置は、さらに、複数のメモリセルアレイ部分に対応して設けられる複数の行デコーダを備える。各々は、ｓビットの行アドレス信号に応答して前記複数のメモリセルアレイ部分から１つのメモリセルアレイ部分のみの行を選択する。この半導体メモリ装置は、さらに、複数のメモリセルアレイ部分に対応して設けられ、各々がｔビットの列アドレス信号に応答して、対応のメモリアレイ部分の列を選択する複数の列デコーダと、複数のメモリセルアレイ部分に対応して設けられる複数のセンスアンプ群をさらに備える。センスアンプ群各々は対応するメモリセルアレイ部分における複数の列に対応して設けられる複数のセンスアンプを含み、センスアンプは複数の行デコーダによって選択された行を有するメモリセルアレイ部分に対応するセンスアンプ群において活性化され、それによりアドレス分配手段によって分配されるべき行アドレスのためのビット数が列アドレスのためのビット数よりも大きいとき、そのような分配に従って選択されたメモリセルの数は、行アドレスのためのビット数が列アドレスのためのビット数と等しい場合と比較して、小さい。この半導体メモリ装置は、さらに、前もって記憶されたプログラムに従って複数のビットの行アドレス信号と複数ビットの列アドレス信号との分配を制御するための分配制御信号を発生するための手段をさらに備える。このアドレス分配手段は分配制御信号に応答して内部アドレス信号を複数の行アドレス信号と複数の列アドレス信号とに分配する。
【００２７】
請求項１および２の半導体メモリ装置では、複数のメモリセルアレイ部分に対応して複数のセンスアンプ群が設けられ、各センスアンプ群が、対応のメモリセルアレイ部分における複数の列に対応して設けられる複数のセンスアンプを含む。センスアンプは、行選択手段によって選択された行を有するメモリセルアレイ部分に対応するセンスアンプ群において活性化され、かつ行選択手段によって選択された行を有するメモリセルアレイ部分以外のメモリセルアレイ部分に対応するセンスアンプにおいて非活性化される。これによって、アドレス分配手段によって分配されるべき行アドレスのためのビット数が列アドレスのためのビット数よりも大きく、そのような分配に従って選択されたメモリセルの数は、行アドレスのためのビット数が列アドレスのためのビット数に等しい場合に比較して小さくなり、消費電流を低減することができる。また、アドレス分配は、前もって記憶されたプログラムに従って設定されており、用途に応じて行アドレスおよび列アドレスのビット数を設定することができる。
【００２８】
【発明の実施の形態】
図１は、この発明の一実施例を示すメモリアクセス回路のブロック図である。図１４に示した従来のメモリアクセス回路と比較して、図１に示したメモリアクセス回路は、各々が４状態を有する４状態アドレス信号ＭＡ０ないしＭＡ１１を発生するための４状態アドレス信号発生器５と、４状態アドレス信号ＭＡ０ないしＭＡ１１に応答して動作するＤＲＡＭ１０とを含む点において、特徴を有している。図１に示したメモリアクセス回路においても、ＤＲＡＭ１０が１６メガビットのメモリ容量を有しているものと仮定する。したがって、アドレス変換器３は、ＭＰＵ１から仮想アドレス信号ＶＡを受け、各々が１２ビットを有する行アドレス信号ＲＡ０ないしＲＡ１１およびカラムアドレス信号ＣＡ０ないしＣＡ１１を発生する。行アドレス信号ＲＡ０ないしＲＡ１１およびカラムアドレスＣＡ０ないしＣＡ１１は、２状態、すなわち「１」および「０」により規定されている。４状態アドレス信号発生器５は、合計２４ビットの行アドレス信号ＲＡ０ないしＲＡ１１およびカラムアドレス信号ＣＡ０ないしＣＡ１１を合計１２の４状態アドレス信号ＭＡ０ないしＭＡ１１に変換する。２状態アドレス信号ＲＡ０ないしＲＡ１１およびＣＡ０ないしＣＡ１１と４状態アドレス信号ＭＡ０ないしＭＡ１１との関係の一例が次の表１に示される。
【００２９】
【表１】
0003702158.tif 000002
【００３０】
表１は、ｉ番目のロウアドレス信号ＲＡｉおよびｉ番目のカラムアドレス信号ＣＡｉとｉ番目の４状態アドレス信号ＭＡｉとの関係を示している。表１からわかるように、４状態アドレス信号ＭＡｉは、４つの電圧レベルを有しており、各電圧レベルによりロウアドレス信号ＲＡｉおよびカラムアドレス信号ＣＡｉの組合わせが決定される。したがって、合計２４ビットの２状態アドレス信号を規定するのに、合計１２の４状態アドレス信号ＭＡ０ないしＭＡ１１で足りる。
【００３１】
４状態アドレス信号ＭＡ０ないしＭＡ１１は、４状態信号のためのアドレスバッファ７に与えられる。アドレスバッファ７は、各４状態アドレス信号ＭＡ０ないしＭＡ１１の負荷駆動能力を増加させた後、増加された４状態アドレス信号ＭＡ０ないしＭＡ１１をＤＲＡＭ１０に与える。
【００３２】
タイミングコントローラ６は、基本的には図１４に示したタイミングコントローラ１０６と同様に動作するのであるが、しかしながら、スイッチング制御信号／ＭＰＸの代わりに、２状態アドレス信号から４状態アドレス信号への変換を能動化するための能動化信号ＭＥを発生し、それを４状態アドレス信号発生器５に与える。ＤＲＡＭ１０の詳細については後で説明される。図１に示した他の回路については、基本的に図１４に示した回路と同様であるので、説明が省略される。
【００３３】
図２は、図１に示したメモリアクセス回路における読出しサイクルのタイムチャートである。図１を参照して、まず、状態信号／Ｓ０および／Ｓ１がクロック信号ＣＬＫの最初の立下がりに応答して保持される。これに加えて、信号／ＲＡＳおよび／ＭＥが立下げられる。変換能動化信号／ＭＥの立下がりに応答して、４状態アドレス信号発生器５が２状態アドレス信号ＲＡｉおよびＣＡｉを４状態アドレス信号ＭＡｉに変換する。したがって、信号／ＭＥが再び立上がるまで、４状態アドレス信号発生器５が有効な４状態アドレス信号ＭＡｉを出力し続ける。各４状態アドレス信号ＭＡ０ないしＭＡ１１は、図２に示したタイミングで発生され、それらはＤＲＡＭ１０に与えられる。
【００３４】
図３は、図１に示したメモリアクセス回路における書込みサイクルのタイムチャートである。図３を参照して、クロック信号ＣＬＫの最初の立下がりに応答して、信号／ＲＡＳおよび／ＭＥが立下げられる。４状態アドレス信号発生器５は、変換能動化信号／ＭＥの立下がりに応答して、有効な４状態アドレス信号ＭＡｉを発生し、信号／ＭＥが再び立上がるまでそれを出力し続ける。
【００３５】
図４は、図１に示した４状態アドレス信号発生器５の回路図である。この図では、ｉ番目のアドレス信号処理を行なうための回路部分のみが示される。すなわち、この回路５ｉは、ｉ番目のロウアドレス信号ＲＡｉおよびｉ番目のカラムアドレス信号ＣＡｉをｉ番目の４状態アドレス信号ＭＡｉに変換する。変換能動化信号ＭＥおよび／ＭＥは、図１に示したタイミングコントローラ６から与えられる。
【００３６】
図４を参照して、電源Ｖｃｃと接地との間に３つの高抵抗４８ないし５０が直列に接続される。したがって、各高抵抗４８ないし５０の両端におけるノードＮ１ないしＮ４が、それぞれＶｃｃ，２Ｖｃｃ／３，Ｖｃｃ／３および０（＝Ｖｓｓ）にもたらされる。すなわち、これらの高抵抗４８ないし５０により、４状態アドレス信号ＭＡｉの４つの状態を規定するための電圧レベルが発生される。インバータ４１および４２と、ＡＮＤゲート４３ないし４６とによって、デコーダ回路が構成される。２状態ロウアドレス信号ＲＡｉおよび２状態カラムアドレス信号ＣＡｉは、このデコーダに供給される。各電圧ノードＮ１ないしＮ４と出力ノードＮ５との間に、スイッチングトランジスタ３４ないし３９が接続される。ＮＭＯＳトランジスタ３４とＰＭＯＳトランジスタ３５とによって構成されたトランスミッションゲートは、ノードＮ１とＮ５との間に接続され、ＡＮＤゲート４３の出力信号に応答して動作する。ノードＮ２とＮ５との間に接続されたＮＭＯＳトランジスタ３７は、ＡＮＤゲート４４からの出力信号に応答して動作する。ノードＮ３とＮ５との間に接続されたＮＭＯＳトランジスタ３８は、ＡＮＤゲート４５からの出力信号に応答して動作する。ノードＮ４とＮ５との間に接続されたＮＭＯＳトランジスタ３９は、ＡＮＤゲート４６からの出力信号に応答して動作する。
【００３７】
前述のデコーダ回路は、変換能動化信号／ＭＥに応答して活性化される。したがって、４つのＡＮＤゲート４３ないし４６のうちの１つが、ロウアドレス信号ＲＡｉおよびカラムアドレス信号ＣＡｉに応答して、高レベルの信号を出力する。したがって、ノードＮ１ないしＮ４における４つの電圧のうちの１つが選択的に出力ノードＮ５に与えられる。ロウアドレス信号ＲＡｉおよびカラムアドレス信号ＣＡｉとノードＮ５の電圧レベル、すなわち４状態アドレス信号ＭＡｉとの関係は、すでに説明した表１のとおりとなる。
【００３８】
上記の機能に加えて、この４状態アドレス信号発生器５ｉは、オーバーシュートおよびリンギングの発生を防止するための回路をさらに含んでいる。すなわち、電源Ｖｃｃと接地Ｖｓｓとの間にＰＭＯＳトランジスタ２４ないし２６が直列に接続される。これに加えて、電源Ｖｃｃと接地との間に、ＰＭＯＳトランジスタ２７，２９，３１とＮＭＯＳトランジスタ２８，３０，３２とが交互にかつ直列に接続されている。各トランジスタ２４，２５，２６，２７，２９および３２は、ゲートが信号ＭＥを受けるように接続される。トランジスタ２８，３０，３２は、ゲートが遅延素子３３により遅延された信号ＭＥＤを受けるように接続される。
【００３９】
図５は、図４に示した回路５ｉにおいて発生するかもしれないオーバーシュートおよびリンギングの防止を説明するためのタイムチャートである。図４および図５を参照して、時刻ｔ１１において変換能動化信号／ＭＥが立下がる。遅延素子３３により遅延された信号ＭＥＤは、時刻ｔ１２において立下がる。時刻ｔ１３において信号／ＭＥが再び立上がる。時刻ｔ１１とｔ１２との間の期間において、すべてのトランジスタ２４ないし３２がオンする。この後、時刻ｔ１２とｔ１３との間の期間において、トランジスタ２８，３０，３２がオフする。時刻ｔ１３の後、すべてのトランジスタ２４ないし３２がオフする。その結果、図５において曲線Ｑにより示された４状態アドレス信号ＭＡｉの出力波形が得られる。なお、曲線Ｐは、上記のオーバーシュートおよびリンギング防止機能がない場合の波形を参考のために示している。
【００４０】
再び図４を参照して、場合によっては、４状態アドレス信号発生器５ｉ内にイコライザ回路４７を設けることが好ましい。イコライザ回路４７は、出力ノードＮ５に接続され、変換能動化信号ＭＥに応答して動作する。
【００４１】
図６および図７は、図４に示したイコライザ回路４７が追加された場合の読出しサイクルおよび書込みサイクルをそれぞれ示すタイムチャートである。図６を参照して、イコライザ回路４７が高レベルの信号ＭＥに応答して動作するので、有効な４状態アドレス信号ＭＡｉが出力される前後において信号ＭＡｉがイコライズされる。すなわち、４状態アドレス信号ＭＡｉの電圧レベルが中間値に保たれる。その結果、イコライズの後、有効な４状態アドレス信号ＭＡｉを素早く出力することが可能となる。図７に示した書込みサイクルの場合においても同様の効果が得られる。
【００４２】
以上の説明により、図１に示したメモリアクセス回路において、ＤＲＡＭ１０にアクセスするのに必要な４状態アドレス信号ＭＡ０ないしＭＡ１１が発生されることが記載された。以下に、ＤＲＡＭ１０についての詳細を記載することにより、様々な利点が得られることについて説明する。
【００４３】
図８は、図１に示したＤＲＡＭ１０のブロック図である。図８を参照して、このＤＲＡＭ１０は、メモリアクセス回路から発生された４状態アドレス信号ＭＡ０ないしＭＡ１１を受けるように接続された２状態アドレス信号発生器１５を含む。２状態アドレス信号発生器１５は、４状態アドレス信号ＭＡ０ないしＭＡ１１を各々が２状態により規定されるロウアドレス信号ＲＡ０ないしＲＡ１１およびカラムアドレス信号ＣＡ０ないしＣＡ１１に変換する。変換されたロウアドレス信号ＲＡ０ないしＲＡ１１は、ロウデコーダ１２に与えられる。一方、２状態カラムアドレス信号ＣＡ０ないしＣＡ１１は、カラムデコーダ１３に与えられる。これに加えて、このＤＲＡＭ１０は、信号／ＣＡＳを必要としないことも指摘される。クロック信号発生器１８は、信号／ＲＡＳおよび／ＷＥに応答して動作し、ＤＲＡＭ１０における動作を制御するのに必要な様々なクロック信号を発生する。
【００４４】
２状態アドレス信号発生器１５は、４状態アドレス信号ＭＡ０ないしＭＡ１１を２状態アドレス信号ＲＡ０ないしＲＡ１１およびＣＡ０ないしＣＡ１１に変換する。４状態アドレス信号と２状態アドレス信号との間の関係は、すでに説明した表１と同じである。すなわち、２状態アドレス信号発生器１５は、ｉ番目の４状態アドレス信号ＭＡｉの電圧レベルに応答して、ｉ番目のロウアドレス信号ＲＡｉおよびｉ番目のカラムアドレス信号ＣＡｉを出力する。
【００４５】
図９は、図８に示したＤＲＡＭ１０の読出し動作を説明するためのタイムチャートである。図９を参照して、信号／ＷＥが立上がった後信号／ＲＡＳが立下がることにより、読出し動作が開始される。２状態アドレス信号発生器１５は、信号／ＲＡＳの立下がりに応答して、４状態アドレス信号ＭＡｉを２状態アドレス信号ＲＡｉおよびＣＡｉに変換する。したがって、ロウアドレス信号ＲＡｉおよびカラムアドレス信号ＣＡｉがほぼ同時に得られ、これらをロウデコーダ１２およびカラムデコーダ１３に供給する。ロウデコーダ１２は、ロウアドレス信号ＲＡ０ないしＲＡ１１に応答して、１本のワード線を活性化させる。センスアンプ１４がメモリセルにストアされたデータ信号を増幅した後、カラムデコーダ１３がカラムアドレス信号ＣＡ０ないしＣＡ１１に応答して１つの列を選択する。したがって、データ出力バッファ１７を介して、読出されたデータＤｏｕｔが出力される。出力データ端子は、有効な出力データＤｏｕｔを出力しない間は、高インピーダンス状態にもたらされる。
【００４６】
図１０は、図８に示したＤＲＡＭ１０の書込み動作を説明するためのタイムチャートである。読出し動作の場合と同様に、２状態アドレス信号発生器１５は、信号／ＲＡＳの立下がりに応答して、４状態アドレス信号ＭＡ０ないしＭＡ１１を２状態アドレス信号ＲＡ０ないしＲＡ１１およびＣＡ０ないしＣＡ１１に変換する。変換された２状態アドレス信号はロウデコーダ１２およびカラムデコーダ１３に供給され、入力データ信号Ｄｉｎが書込まれるべきメモリセルが指定される。
【００４７】
図１１は、図８に示した２状態アドレス信号発生器１５の回路図である。この図においても、ｉ番目のアドレス信号変換を行なう回路部分のみが示される。すなわち、回路１５ｉは、ｉ番目の４状態アドレス信号ＭＡｉをｉ番目の２状態ロウアドレス信号ＲＡｉおよび２状態カラムアドレス信号ＣＡｉに変換する。
【００４８】
図１１を参照して、２状態アドレス信号発生回路１５ｉは、４状態アドレス信号ＭＡｉの電圧レベルと３つの基準電圧レベルＶｒｅ１，Ｖｒｅ２，Ｖｒｅ３とをそれぞれ比較するための３つのコンパレータ１３６，１３７，１３８を含む。ＮＯＲゲート１３９は、電源電圧Ｖｃｃおよびコンパレータ１３６の出力信号を受ける。ＮＯＲゲート１４１は、インバータ１４０およびコンパレータ１３７の出力信号を受ける。ＮＯＲゲート１４３は、インバータ１４２およびコンパレータ１３８の出力信号を受ける。ＮＯＲゲート１４５は、インバータ１４４の出力信号および電源電圧Ｖｃｃを受ける。回路１５ｉは、さらに、２状態ロウアドレス信号ＲＡｉを出力するための信号線１５７と、２状態カラムアドレス信号ＣＡｉを出力するための信号線１５８とを含む。電源Ｖｃｃと信号線１５７との間にＰＭＯＳトランジスタ１４９および１５０が接続される。信号線１５７と接地との間にＮＭＯＳトランジスタ１５１および１５２が接続される。電源Ｖｃｃと信号線１５８との間にＰＭＯＳトランジスタ１５３および１５５が接続される。信号線１５８と接地との間にＮＭＯＳトランジスタ１５４および１５６が接続される。各トランジスタ１４９ないし１５６は、ＮＯＲゲート１３９，１４１，１４３，１４５からの出力信号または反転された出力信号を受けるように接続される。
【００４９】
基準電圧源１４は、３つの基準電圧Ｖｒｅ１，Ｖｒｅ２，Ｖｒｅ３を発生する。これらの基準電圧の電圧レベルは次のように設定されている。電圧Ｖｒｅ１は、Ｖｃｃと２Ｖｃｃ／３との間の中間値に設定される。基準電圧Ｖｒｅ２は、２Ｖｃｃ／３とＶｃｃ／３との間の中間値、すなわちＶｃｃ／２に設定される。基準電圧Ｖｒｅ３は、Ｖｃｃ／３とＶｓｓとの間の中間値、すなわちＶｃｃ／６に設定される。
【００５０】
クロック信号発生器１５は、信号／ＲＡＳの立下がりに応答して、変換能動化信号ＢＥを発生する。コンパレータ１３６，１３７，１３８は、信号ＢＥに応答してそれぞれの比較動作を開始する。すなわち、コンパレータ１３６は、４状態アドレス信号ＭＡｉの電圧レベルと基準電圧Ｖｒｅ１とを比較する。コンパレータ１３７は、信号ＭＡｉの電圧レベルと基準電圧Ｖｒｅ２とを比較する。コンパレータ１３８は、信号ＭＡｉの電圧レベルと電圧Ｖｒｅ３とを比較する。たとえば、４状態アドレス信号ＭＡｉがＶｃｃの電圧レベルを有するとき、各コンパレータ１３６，１３７，１３８が高レベルの電圧を出力する。したがって、すべてのＮＯＲゲート１３９，１４１，１４３，１４５が高レベルの電圧を出力するので、信号線１５７および１５８は高レベルの電圧にもたらされる。その結果、ロウアドレス信号ＲＡｉおよびカラムアドレス信号ＣＡｉとして、いずれも高レベルの信号が出力される。もう１つの例において、２Ｖｃｃ／３の電圧レベルを有する４状態アドレス信号ＭＡｉが与えられたとき、コンパレータ１３６が低レベルの信号を出力し、一方コンパレータ１３７および１３８は高レベルの信号を出力する。したがって、、ＮＯＲゲート１３９および１４１が低レベルの信号を出力し、一方ＮＯＲゲート１４３および１４５が高レベルの信号を出力する。その結果、トランジスタ１５０および１５４がオンするので、信号線１５７が高レベルの電圧にもたらされ、一方信号線１５８が低レベルにもたらされる。すなわち、ロウアドレス信号ＲＡｉとして高レベルの信号が出力され、カラムアドレス信号ＣＡｉとして低レベルの電圧が出力される。
【００５１】
以下に、図８に示したＤＲＡＭ１０が様々な利点を有していることについて説明する。まず、ＤＲＡＭ１０においてアドレスマルチプレクス方式が採用されていないことが指摘される。前述のように、４状態アドレス信号ＭＡ０ないしＭＡ１１がこのＤＲＡＭ１０に供給され、２状態アドレス信号ＲＡ０ないしＲＡ１１およびＣＡ０ないしＣＡ１１に変換されるので、時分割でロウアドレス信号およびカラムアドレス信号を与える必要がなくなった。したがって、従来のＤＲＡＭにおいて生じていたアドレスバッファによるロウアドレス信号をラッチするタイミングにおける困難性を回避することができる。このことは、高速動作の要求の下で、正確なアドレッシングを確保することができることを意味する。これに加えて、ＤＲＡＭ１０においてアドレス入力ピンが増加されていないことも指摘される。従来のＤＲＡＭでは、アドレスノンマルチプレクス方式を採用しようとするとアドレス入力ピンの増加を避けることができなかったが、このＤＲＡＭ１０はアドレス入力ピンの増加を必要としない。したがって、より大きなパッケージが必要とされない。これらの利点に加えて、ＤＲＡＭの電力消費の観点においても利点がもたらされることを以下に説明する。
【００５２】
図１２は、この発明の別の実施例を示すＤＲＡＭ２１０のブロック図である。図１２を参照して、このＤＲＡＭ２１０は、２状態アドレス信号発生器１５と、発生された２状態アドレス信号をロウアドレス信号とカラムアドレス信号とに分配するアドレス分配回路２３０と、分配されたアドレス信号のデコーダへの供給タイミングを制御するロウアドレス制御回路２３３とカラムアドレス制御回路２３２と、複数個に分割されたメモリアレイ２３６，２４０，２４４と、アドレス信号の分配を制御するための制御信号ＤＣを発生する分配制御回路２４５とを含む。
【００５３】
図１３は、図１２に示したアドレス分配回路２３０の回路図である。図１３を参照して、アドレス分配回路２３０は、図１２に示した２状態アドレス信号発生器１５から発生された２４ビットの内部アドレス信号ＩＡ０ないしＩＡ２３をそれぞれ受けるように接続されたスイッチＳＷ０ないしＳＷ２３を含む。図８に示したＤＲＡＭ１０では、２状態アドレス信号発生器１５から合計２４ビットのロウアドレス信号ＲＡ０ないしＲＡ１１およびカラムアドレス信号ＣＡ０ないしＣＡ１１が発生された。一方、図１２に示したＤＲＡＭ２１０では、内部アドレス信号ＩＡ０ないしＩＡ２３の用途は、アドレス分配回路２３０によって決定される。すなわち、各スイッチＳＷ０ないしＳＷ２３は、分配制御回路２４５から与えられるスイッチング制御信号ＤＣ０ないしＤＣ２３によってそれぞれ制御され、これによって用途が決定される。ロウアドレッシングのために使用される内部アドレス信号はロウアドレス制御回路２３３に与えられ、一方カラムアドレッシングのために使用される内部アドレス信号はカラムアドレス制御回路２３２に与えられる。以下の説明では、一例として、合計２４ビットの内部アドレス信号のうち、１３ビットがロウアドレッシングのために使用され、１１ビットがカラムアドレッシングのために使用されるものと仮定する。これに加えて、メモリセルアレイが４つの部分ＭＡ１ないしＭＡ４に分割されているものと仮定する。したがって、１３ビットのロウアドレス信号ＲＡ０ないしＲＡ１２が４つのロウデコーダＲＤ１ないしＲＤ４に供給され、１１ビットのカラムアドレス信号ＣＡ０ないしＣＡ１０が４つのカラムデコーダＣＤ１ないしＣＤ４に供給される。
【００５４】
１つのスイッチ回路、たとえばスイッチ回路ＳＷ２３は図１３に示すように２つのＮＭＯＳトランジスタＱ２３１およびＱ２３２によって構成される。これらのトランジスタＱ２３１およびＱ２３２のうちのいずれかが制御信号ＤＣ２３および／ＤＣ２３に応答してオンし、内部アドレス信号ＩＡ２３がロウアドレス制御回路２３３またはカラムアドレス制御回路２３２のいずれかに与えられる。分配制御回路２４５は、たとえばその中に設けられたプログラム用ヒューズを溶断することにより、スイッチング制御信号ＤＣ０ないしＤＣ２３を発生する。
【００５５】
図９および図１０からわかるように、内部アドレス信号ＩＡ０ないしＩＡ２３は、信号／ＲＡＳが立下がった後すぐに得ることができる。すなわち、アドレスマルチプレクス方式が使われていないので、ロウアドレス信号およびカラムアドレス信号のいずれにも使用することのできる内部アドレス信号が信号／ＲＡＳの立下がりの直後に得られる。したがって、この内部アドレス信号ＩＡ０ないしＩＡ２３は、ロウアドレス信号およびカラムアドレス信号のいずれにも使用することができることが指摘される。
【００５６】
図１３に示した例のように、ロウアドレス信号として１３ビットの信号ＲＡ０ないしＲＡ１２が供給され、カラムアドレス信号として１１ビットの信号ＣＡ０ないしＣＡ１０が供給されるので、１本のワード線に接続されるメモリセルの数が減少される。すなわち、図２４（Ｂ）に示すように、１本のワード線に２11（＝２０４８）個のメモリセルが接続され、１本のビット線に２13（＝８１９２）個のメモリセルが接続される。したがって、図２４（Ａ）の場合と比較して、ワード線方向のメモリセルの数が半分に減少されるので、センスアンプの数も半分に減少される。このことは、１本のワード線の活性化により得られるデータ信号を増幅するのに、図２４（Ａ）の場合と比較して半分の数のセンスアンプＳＡ２が活性化されることを意味する。活性化されるセンスアンプの数が半分に減少されるので、センスアンプにより消費される電力も半分に減少される。
【００５７】
さらに他の実施例において、２４ビットの内部アドレス信号ＩＡ０ないしＩＡ２３が１４ビットのロウアドレス信号ＲＡ０ないしＲＡ１３と、１０ビットのカラムアドレス信号ＣＡ０ないしＣＡ９とに分配される。したがって、この例では、図２４（Ｃ）に示すように、ワード線方向に２10（＝１０２４）個のメモリセルが接続され、ビット線方向に２14（＝１６３８４）個のメモリセルが接続されることになる。したがって、センスアンプＳＡ３の個数が図２４（Ｂ）の場合と比較して半分に減少されるので、メモリセルアレイにおいて消費される電力も、図２６（Ｃ）に示すようにさらに半分に減少される。なお、図２６（Ｄ）は、ワード線方向のメモリセルの数がさらに半分に減少される例についても示している。
【００５８】
図２６（Ａ）ないし（Ｄ）を比較することによって理解されるように、ワード線方向のメモリセルの数を減少させることにより、それに比例してメモリセルアレイにおける消費電力も減少されることが指摘される。前述のように、メモリセルアレイにおける電力消費は大部分がセンスアンプの活性化が占める。したがって、１本のワード線選択に関連して活性化されるセンスアンプの数を減少させることが、ＤＲＡＭにおける合計消費電流を大幅に減少させるのに役立つことが理解される。
【００５９】
１回の読出し動作において消費される電力が減少されることは、図２５に示した最大消費電流Ｉａｒｙの減少をも意味する。したがって、最大消費電流Ｉａｒｙの減少によって電源電圧Ｖｃｃが低下するのが防がれるので、ＤＲＡＭにおいて誤動作が発生するのが防がれる。
【００６０】
以上に説明したように、図１に示したメモリアクセス回路から４状態アドレス信号ＭＡ０ないしＭＡ１１が発生され、それらがＤＲＡＭ１０に供給される。ＤＲＡＭ１０は、図８に示すように、２状態アドレス信号発生器１５を含んでおり、それによって４状態アドレス信号ＭＡ０ないしＭＡ１１が各々２状態を有するロウアドレス信号ＲＡ０ないしＲＡ１１およびカラムアドレス信号ＣＡ０ないしＣＡ１１に変換される。ＤＲＡＭ１０においてアドレスマルチプレクス方式を採用する必要がないので、高速動作が要求される下で、ロウアドレス信号ＲＡ０ないしＲＡ１１およびカラムアドレス信号ＣＡ０ないしＣＡ１１を安定してすなわち正確にロウデコーダ１２およびカラムデコーダ１３に与えることができる。その結果、高速動作の下で正確なアドレッシングが行なわれる。これに加えて、図８に示した２状態アドレス信号発生器１５が、ロウアドレス信号およびカラムアドレス信号のいずれにも使用することのできる２４ビットの内部アドレス信号ＩＡ０ないしＩＡ２３を発生するので、図１３に示したアドレス分配回路２３０によりその用途を制御することができる。したがって、図２４（Ｂ）および（Ｃ）に示すように、１回の読出し動作において活性化されるセンスアンプの数を減少させることができるので、図２６に示すように合計消費電力を減少させることも可能となる。
【００６１】
なお、上記の説明ではこの発明がＤＲＡＭに適用された場合について説明したが、たとえばＳＲＡＭのような他の半導体メモリにも適用可能であることが指摘される。
【００６２】
【発明の効果】
以上のように、この発明によれば、複数の行および複数の列に配列される複数のメモリセルを含むメモリセルアレイにおいて、複数の行を複数の列よりも大きくし、かつアドレス分配手段が、（ｓ＋ｔ）ビットの内部アドレス信号に応答して、内部アドレス信号を、ｓビットの行アドレス信号と、ｓよりも小さいｔビットの列アドレス信号とに分配するようにしたので、センスアンプの数を減少することができ消費電力の低減を図ることができる。
【図面の簡単な説明】
【図１】  この発明の一実施例を示すメモリアクセス回路のブロック図である。
【図２】  図１に示したメモリアクセス回路における読出しサイクルのタイムチャートである。
【図３】  図１に示したメモリアクセス回路における書込みサイクルのタイムチャートである。
【図４】  図１に示した４状態アドレス信号発生器の回路図である。
【図５】  図４に示した回路の動作を説明するためのタイムチャートである。
【図６】  図４に示したイコライザ回路を追加した場合の読出しサイクルのタイムチャートである。
【図７】  図４に示したイコライザ回路を追加した場合の書込みサイクルのタイムチャートである。
【図８】  図１に示したＤＲＡＭのブロック図である。
【図９】  図８に示したＤＲＡＭの読出し動作を説明するためのタイムチャートである。
【図１０】  図８に示したＤＲＡＭの書込み動作を説明するためのタイムチャートである。
【図１１】  図８に示した２状態アドレス信号発生器の回路図である。
【図１２】  この発明の別の実施例を示すＤＲＡＭのブロック図である。
【図１３】  図１２に示したアドレス分配回路の回路図である。
【図１４】  コンピュータシステムにおける従来のメモリアクセス回路のブロック図である。
【図１５】  図１４に示したメモリアクセス回路における読出しサイクルのタイムチャートである。
【図１６】  図１４に示したメモリアクセス回路における書込みサイクルのタイムチャートである。
【図１７】  図１４に示した従来のＤＲＡＭのブロック図である。
【図１８】  図１７に示したＤＲＡＭの読出し動作を説明するためのタイムチャートである。
【図１９】  図１７に示したＤＲＡＭの書込み動作を説明するためのタイムチャートである。
【図２０】  図１７に示したメモリセルアレイおよびその周辺回路の回路図である。
【図２１】  図２０に示した回路の動作を説明するためのタイムチャートである。
【図２２】  図１７に示したアドレスバッファのブロック図である。
【図２３】  図２２に示したアドレスバッファの動作を説明するためのタイムチャートである。
【図２４】  メモリセルアレイに配設されたメモリセルの数を示す概略図である。
【図２５】  従来のＤＲＡＭの消費電流レベルの変化を示す波形図である。
【図２６】  ＤＲＡＭの消費電力を示すグラフである。
【符号の説明】
５  ４状態アドレス信号発生器、１０  ＤＲＡＭ、１５  ２状態アドレス信号発生器、２３０  アドレス分配回路、２４５  分配制御回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
0003702158.tif 000022
【図２１】
0003702158.tif 000023
【図２２】
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【図２３】
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【図２４】
0003702158.tif 000026
【図２５】
0003702158.tif 000027
【図２６】
0003702158.tif 000028