(57)【特許請求の範囲】
【請求項１】
ソース（２１）と、ゲート（１７）と、拡張ドレイン領域（２６）と、前記ゲート（１７）の下にあって前記拡張ドレイン領域（２６）とソース（２１）との間のエンハンスメント型チャンネルとを含む金属酸化物半導体（ＭＯＳ）電界効果トランジスタ（ＦＥＴ）と；
前記ＭＯＳＦＥＴ拡張ドレイン領域（２６）に接続されたソースと、外部高電圧接続用ドレイン（２４）と前記ＭＯＳＦＥＴソース（２１）に接続されたゲート制御層（２７）とを含む接合ＦＥＴ（ＪＦＥＴ）とを単一半導体基板内に含んで成る高電圧トランジスタであって、
前記ゲート（１７）は前記拡張ドレイン領域（２６）上に延びるが前記ドレイン（２４）上には延びず、
前記ＪＦＥＴゲート制御層（２７）が頂上層（２８）の下で前記ＭＯＳＦＥＴ拡張ドレイン領域（２６）内に埋め込まれて前記ＭＯＳＦＥＴチャンネルから分離されており、前記ＭＯＳＦＥＴ拡張ドレイン領域（２６）及び前記頂上層（２８）は前記ＪＦＥＴゲート制御層（２７）に対して対向導電型であって、前記ＪＦＥＴゲート制御層（２７）の上下で平行で平坦な電流通路内に電流を流す前記ＭＯＳＦＥＴ拡張ドレイン領域（２６）内の２つの前記電流通路の電流チャンネルを前記ＪＦＥＴゲート制御層（２７）が制御するように高ドーピング濃度を前記ＭＯＳＦＥＴ拡張ドレイン領域（２６）及び前記頂上層（２８）が持つことにより、
該トランジスタがオンの時は前記２つの電流通路に同時に電流が流れて、該トランジスタのターンオフは、前記拡張ドレイン領域（２６）、前記ゲート制御層（２７）、前記頂上層（２８）のＰＮ接合間に逆バイアスを与えて該拡張ドレイン領域（２６）、頂上層（２８）が空乏化されることにより、前記２つの電流通路の電流が該制御層（２７）の上、下に広がる電荷キャリアの電界効果空乏状態によりピンチオフされることによる、高電圧トランジスタ。
【請求項２】
前記ＭＯＳＦＥＴ拡張ドレイン領域（２６）は前記ＪＦＥＴドレイン（２４）に関して対称に形成されている、請求項１のトランジスタ。
【請求項３】
前記ＭＯＳＦＥＴゲート（１７）は５００オングストローム厚のシリコン酸化物層（１２）によって前記ＭＯＳＦＥＴチャンネルから絶縁されている、請求項１のトランジスタ。
【請求項４】
絶縁ゲート電界効果トランジスタ（ＩＧＦＥＴ）及び接合電界効果トランジスタ（ＪＦＥＴ）の相互接続を持つ半導体デバイスであって、
ドレイン領域（２４）を介してドレイン電極（１６）に結合された第１導電型材料から成って前記ＩＧＦＥＴに関連づけられた拡張ドレイン領域（２６）であって、該ＩＧＦＥＴゲート（１７）は該拡張ドレイン領域（２６）上に延びるが前記ドレイン（２４）上には延びない、該拡張ドレイン領域（２６）と、
該拡張ドレイン領域（２６）内に配置された第２導電型の材料の埋設ＪＦＥＴゲート層（２７）と、
前記埋設ＪＦＥＴゲート層（２７）の上の前記第１導電型の頂上層（２８）とを含み、
前記デバイスがオンの時は、前記埋設ＪＦＥＴゲート層（２７）の上では前記頂上層（２８）を介し、且つまた、前記埋設ＪＦＥＴゲート層（２７）の下では前記拡張ドレイン領域（２６）を介する前記ＩＧＦＥＴから前記ドレイン電極（１６）へ平行平坦通路での電流チャンネルを前記埋設ＪＦＥＴゲート層（２７）が制御するように高ドーピング濃度を前記拡張ドレイン領域（２６）及び前記頂上層（２８）が持つことにより、
該デバイスがオンの時は前記平行平坦通路に同時に電流が流れて、
該デバイスのターンオフは、前記拡張ドレイン領域（２６）、前記ゲート制御層（２７）、前記頂上層（２８）のＰＮ接合間に逆バイアスを与えて該拡張ドレイン領域（２６）、頂上層（２８）が空乏化されることにより、前記平行平坦通路の両方の電流がピンチオフされることによる、半導体デバイス。
【請求項５】
第１の導電型の基板（１１）と、
基板（１１）内に配置された第２の導電型のソース領域（２１）と、
基板（１１）内に配置された第２の導電型の拡張ドレイン領域（２６）と、
前記拡張ドレイン領域（２６）内に配置されたドレイン井戸領域（２４）と
基板（１１）上で前記ソース領域（２１）と前記ドレイン井戸領域（２４）との間に位置した絶縁ゲート（１７）であって拡張ドレイン領域（２６）上に延びるがドレイン井戸領域（２４）上には延びない前記絶縁ゲート（１７）と、
基板（１１）の表面で拡張ドレイン領域（２６）内に配置されてドレイン井戸領域（２４）に接触する頂上層（２８）と、
頂上層（２８）の下に埋設されて前記ドレイン井戸領域（２４）に接触するＪＦＥＴゲート制御層（２７）とを含む電力デバイスであって、
前記ＪＦＥＴゲート制御層（２７）の上では前記頂上層（２８）を通り、且つまた、該ゲート制御層（２７）の下の拡張ドレイン領域（２６）を通る平行平坦通路でドレイン井戸領域（２４）に向って横方向に向う電流チャンネルを該ゲート制御層（２７）が制御するように高ドーピング濃度を前記拡張ドレイン領域（２６）及び前記頂上層（２８）が持つことにより、
該デバイスがオンの時は前記平行平坦通路に同時に電流が流れて、
該デバイスのターンオフは、前記拡張ドレイン領域（２６）、前記ゲート制御層（２７）、前記頂上層（２８）のＰＮ接合間に逆バイアスを与えて該拡張ドレイン領域（２６）、頂上層（２８）が空乏化されることにより、前記平行平坦通路の両方の電流がピンチオフされることによる、電力デバイス。
【請求項６】
前記頂上層（２８）及び拡張ドレイン領域（２６）は横方向においてドレイン井戸領域（２４）を取り囲む、請求項５の電力デバイス。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は、高電圧金属酸化膜半導体（ｍｅｔａｌ−ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ＭＯＳ）トランジスタに関し、特に、高電圧ＭＯＳトランジスタの固有オン抵抗の改善に関連する。
【０００２】
【従来の技術】
絶縁ゲート電界効果トランジスタ（Ｉｎｓｕｌａｔｅｄ  ｇａｔｅ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒＩＧＦＥＴ）やＭＯＳＦＥＴが、高電圧をスイッチでき、低いオン抵抗値を有する結合ディバイスを作り出すために、接合電界効果トランジスタ（Ｊｕｎｃｔｉｏｎ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒＪＦＥＴ）と従来直列に置かれていた。浅くドープされた拡張ドレイン（ｅｘｔｅｎｄｅｄ  ｄｒａｉｎ）  領域は、オフセットゲートにより電圧を維持するために用いられている。このようなディバイスの電圧性能は、基板のドーピングにより、該拡張ドレイン領域の長さにより、また、その中の電荷の実数により決定される。オン抵抗の改善は、該拡張ドレイン領域のドーピンクの程度、長さ、断面域（ｃｒｏｓｓ  ｓｅｃｔｉｏｎａｌ  ａｒｅａ）  によって実質的に制限される。
【０００３】
本発明者であるクラス・Ｈ．エクランド（Ｋｌａｓ    Ｈ．    Ｅｋｌｕｎｄ）に１９８９年３月７日に付与された米国特許４，８１１，０７５において、高電圧ＭＯＳトランジスタを形成する同一チップ上に直列に接続された絶縁ゲート電界効果トランジスタと両面（Ｄｏｕｂｌｅ−ｓｉｄｅｄ）  接合ゲート電界効果トランジスタとが開示されている。拡張ドレイン領域は、反対の導電性物質の基板の頂部に形成されている。該基板と同種の物質の頂部層はイオン注入により形成される。該頂部層が該拡張ドレインの中央部を覆う。該拡張ドレインを流れる電流は、公知の電界効果によって、その間の拡張ドレインをピンチオフする頂部層と基板とによって制御される。
【０００４】
該拡張ドレイン領域は、許容できるレベルの導電性を達成するために高いレベルのドーピンクを必要とする。オンに切り替わるときの該ディバイスの抵抗は、拡張ドレイン領域の大きさとそのドーピンク濃度とに大いに依存する。一般的に、オン抵抗を改善するこれらパラメータの調整は、電圧処理能力を上げ下げする。
【０００５】
ソースホロワの適用の為のラテラル２重拡散ＭＯＳトランジスタディバイスが、セル・コーラック（Ｓｅｌ    Ｃｏｌａｋ）に１９８６年１２月２日に付与された米国特許４，６２６，８７９に記述されている。チャンネル領域と同じ導電タイプの中間半導体層が、該チャンネル領域からディバイスのドレインコンタクト領域の下まで横方向に延在している。コーラック特許は、この中間半導体層が、ディバイスのパンチスルー特性及び電子なだれ降伏特性を改善し、ソースホロワモードでの動作を許容する旨述べている。相対的に低い正規化“オン”抵抗を特徴とするコンパクトな構成がクレームされている。しかしながら、オン抵抗は許容し得るほど低くなかった。コーラック特許の図１は、中間層１６が層１４から層１８を絶縁していることを表している。チャンネル電流は、該中間層１６の上側と下側の両方を流れる機会がない。一方、本発明においては、該中間層の均等物が短絡を止め、二重電流パスを許容し、同時に低いオン抵抗値を許容する。
【０００６】
【発明が解決しようとする課題】
高電圧性能を犠牲にすることなく、非常に低いレベルのオン抵抗を実現することができる改善された高電圧ＭＯＳトランジスタが必要とされている。
【０００７】
従って、本発明の目的は、相対的に低いオン抵抗を有する高電圧ＭＯＳトランジスタを提供することにある。
【０００８】
【課題を解決するための手段】
概略すると、本発明の実施例は、高電圧ＭＯＳトランジスタを形成する同一チップ上に直列に接続された、改善された３面接合ゲート電界効果トランジスタと絶縁ゲート電界効果トランジスタである。拡張ドレイン領域が、反対の導電性物質の基板の頂部に形成される。拡張ドレイン（ｎ型井戸）領域の物質の導電性と反対の導電性の物質の層が、該拡張ドレイン領域内に形成される。基板と同種の物質の該層は、イオン注入により形成される。頂上層が、該拡張ドレインと同じ導電性タイプの物質から形成される。この頂上層は、該拡張ドレイン領域を埋設する。該頂上層は、該埋設層と拡張ドレイン領域の両方を覆い、それ自身シリコン酸化膜層により覆われる。該拡張ドレインを流れる電流は、それらの間で拡張ドレインをピンチオフする電圧が加えられたとき、従来の電界効果の手法により該基板及び埋設層によって制御される。
【０００９】
本発明の利点は、改善されたオン抵抗特性を有するＭＯＳトランジスタディバイスを提供できることにある。
【００１０】
本発明のこれら及び他の目的及び利点は、以下の種々の図に示されている好適な実施例の詳細な記述を読むことによって、当業者に明らかになるであろう。
【００１１】
【実施例】
本発明者に１９８９年３月７日に付与された米国特許４，８１１，０７５が、ここに参照に採り入れられ、完全に公開されているようにこの出願の一部とされる。
【００１２】
図１（ａ）、図１（ｂ）は、総括的な参照番号１０で参照されているｎチャンネル型高電圧ＭＯＳトランジスタを示しており、これはシリコン酸化物層１２で覆られたｐ基板１１上に形成されている。メタルソース接点１４とメタルドレイン接点１６とが、該シリコン酸化物層１２を通って基板１１へ延在している。ポリシリコンゲート１７が、該ソース接点１４とドレイン接点１６との間で、シリコン酸化物層１２が最も薄い（約５００オングストローム）位置に置かれている。ゲート１７は、基板１１から僅かにオフセットし、シリコン酸化物層１２により絶縁されている。この様にして、ＩＧＦＥＴ或いはＭＯＳＦＥＴ型のトランジスタが、ゲート電極として動作するゲート１７と接点１４、１６との近傍の領域に構成されている。
【００１３】
典型的にはシリコン酸化物を含む絶縁層１８は、ゲート１７と層１２とを覆う。ｐ＋  井戸（ｗｅｌｌ）  １９とｎ＋  井戸２１とは、ソース接点１４の下の基板１１に拡散されている。井戸２１は、エンハンスメント型チャンネルへ接続するように延在し、それはゲート１７の下で、該ゲート１７により制御される。ｐ型しきい値電圧注入部（ｉｍｐｌａｎｔ）２２は、トランジスタしきい値電圧を調整するに用いられ、ｐ型パンチスルー注入部２３はパンチスルー電圧降伏を避けるのを補助する。ｎ＋  井戸２４は基板１１内に拡散される。ｎ型拡張ドレイン領域２６は、典型的にはイオン注入により拡散される。領域２６は、略対称で、ゲート１７の下から井戸２４まで延在し、反対側へも同じ距離である。ｐ型ＪＦＥＴゲート制御層２７は、ｎ型頂上層２８の下に埋設される。ドレイン領域２６とｎ型頂上層２８は、埋設された層２７をゲートとして用いるＪＦＥＴトランジスタのためのチャンネルとして動作する。
【００１４】
従来技術と比較して、同様の大きさを与えれば、拡張ドレイン領域２６と電気的に並列であるｎ型頂上層２８を介する付加的な電流パスにより、約半分のオン抵抗が接点１４と１６との間に提供される。この利点は、大きさを減少させて、従来技術と少なくとも同程度のオン抵抗特性を備える小さなディバイスを可能にするために用いることができる。トランジスタ１０のターンオフは、層２６、２７、２８のＰＮ接合間に逆バイアスを加えることから成り、層２６、２８を空にする。空乏の深さは逆バアイアスの電圧に比例するために、層２７の重要な位置によりカットオフが更に容易に成される。トランジスタ１０は、数百ボルトから千ボルトの電圧にて動作することができる。
【００１５】
ゲート１７は、その下を基板１１を介して拡張ドレイン領域２６と頂上層２８へ横方向に流れる電流を、電界効果によって制御する。拡張ドレイン領域２６を流れる電流は、基板１１及び埋設層２７により制御される。それらからの電界効果が、拡張ドレイン領域２６とｎ型頂上層２８の電流をピンチオフする。これによりトランジスタ１０は、３面ＪＦＥＴを伴うＩＧＦＥＴを効率的に保有する。ＩＧＦＥＴは従来のタイプが示されているが、ラテラルＤ−ＭＯＳや空乏ＭＯＳ型に置き換えることもできる。埋設層２７は、それ自身の上の第２のパスを許容し、該拡張ドレイン領域２６とｎ型頂上層２８の電荷の実数を少なくとも３×１０１２／ｃｍ２  に許容し、従来技術と比較して注入部２３と井戸２４との間のＪＦＥＴチャンネルの導電性を改善する。拡張ドレイン領域２６とｎ型頂上層２８とのピンチオフ電圧は、従来技術と比較しトランジスタ１０においててより効果的である。なぜならば、空乏ゾーンがＪＦＥＴチャンネル内から広がっているからである。この、より効果的な構成は、比較できるＪＦＥＴチャンネルの断面領域を有するディバイスのピンチオフ電圧を低減するのに用いることができ、或いは、従来性能レベルのピンチオフ電圧を落とすことなくオン抵抗を改善するために、ＪＦＥＴチャンネルの断面領域を増大させるのに用いることができる。
【００１６】
図２の（ａ）、（ｂ）は、総括的参照番号３０で参照されているｐチャンネル型高電圧ＭＯＳトランジスタを示しており、これはトランジスタ１０のものとコンプリメンタリになっている。ｐチャンネル型トランジスタ３０は、基板１１’内のｎ−  井戸３１内に形成され、シリコン酸化物層３２に覆られ、これはゲート誘電層として働く。メタルソース接点３４とメタルドレイン接点３６とが、該シリコン酸化物層３２を通ってｎ−  井戸３１へ延在する。ポリシリコンゲート３７が、該ソース接点３４とドレイン接点３６との間で、シリコン酸化物層３２の非常に薄い位置に置かれる。ゲート３７は、ｎ−  井戸３１から僅かにオフセットし、シリコン酸化物層３２により絶縁されている。この様にして、図１の（ａ）、（ｂ）の場合と同様に、ＩＧＦＥＴ或いはＭＯＳＦＥＴ型のトランジスタが、ゲート電極として動作するゲート３７と接点３４、３６との近傍の領域に構成される。
【００１７】
典型的にはシリコン酸化物から成る絶縁層３８は、ゲート３７と層３２とを覆う。ｎ＋  井戸３９とｐ＋  井戸４１とは、ソース接点３４の下のｎ−  井戸３１に拡散される。井戸４１は、ちょうどゲート３７の端部の下まで延在する。ｐ＋  井戸４４はｎ−  井戸３１に拡散されている。ｐ型拡張ドレイン領域４６は典型的にはイオン注入により拡散される。領域４６は、略対称で、ゲート３７の下から井戸４４まで延在し、反対側へも近似した距離である。ｎ型ＪＦＥＴゲート制御層４７は、ｐ型頂上層４８の下に埋設される。この様にして、ＰＮ接合が、延在ドレイン領域４６と埋設層４７との間、同様にｐ型頂上層４８と埋設層４７との間に形成される。拡張ドレイン領域４６とｐ型頂上層４８とは、ゲート制御電極用の埋設層４７を有するＪＦＥＴトランジスタにとって、分割パスチャンネルとして動作する。
【００１８】
従来技術と比較して、同様の大きさを与えれば、拡張ドレイン領域４６と電気的に並列であるｐ型頂上層４８を通る付加的な電流パスにより、約半分のオン抵抗が接点３４と３６との間に提供される。この利点は、大きさを減少させて、従来技術と少なくとも同程度のオン抵抗特性を備える、より小さなディバイスを可能にするために用いることができる。トランジスタ３０のターンオフは、層４６、４７、４８のＰＮ接合間に逆バイアスを加えることから成り、層４６、４８を空にする。空乏の深さは逆バアイアスの電圧に比例するために、層４７の重要な位置によりカットオフが更に容易に成される。トランジスタ３０は、数百ボルトから千ボルトの電圧にて動作することができる。
【００１９】
ゲート３７は、その下をｎ−  井戸３１を介して拡張ドレイン領域４６へ横方向に流れる電流を、電界効果によって制御する。拡張ドレイン領域４６を流れる電流は、ｎ−  井戸３１及び埋設層４７により制御される。それらからの電界効果が、埋設層４７の上下へ広がり、拡張ドレイン領域４６とｐ型頂上層４８の電流をピンチオフする。これによりトランジスタ３０は、３面ＪＦＥＴを備えるＩＧＦＥＴを効率的に有する。ｎ−  井戸３１は、ｐ型井戸４４とｎ−  井戸３１との間に降伏現象が発生する前に空にされる。
【００２０】
拡張ドレイン領域を、ここでは本発明の実施例で例示的に用いたが、この代わりに、或いはこの拡張ドレインと共に、拡張ソースを用いても効果がある。層２７、４７と同様の埋設層を、ここに記述されている効果を実現すために、それぞれの拡張ソースにおいて用いることが可能である。
【００２１】
本発明を現時点での好適な実施例によって記述したが、この開示は限定のために解釈されるべきではないことは理解されるであろう。種々の改変及び変更が以上の開示を読むことにより当業者には疑いなく明白になる。従って、添付の特許請求の範囲は、本発明の精神及び範囲内で全ての改変及び変更を含むよう解釈されることを意図している。
【図面の簡単な説明】
【図１】（ａ）は、本発明の実施例のｎ型ＭＯＳトランジスタとＪＦＥＴトランジスタの結合の模式図であり、（ｂ）は、（ａ）のトランジスタ結合を実現する、高電圧ｎ型ＭＯＳトランジスタを含むｐチャンネル基板の断面図である。
【図２】（ａ）は、本発明の実施例のｐ型ＭＯＳトランジスタとＪＦＥＴトランジスタの結合の模式図であり、（ｂ）は、（ａ）のトランジスタ結合を実現する、高電圧ｐ型ＭＯＳトランジスタを含みｎ型井戸を備える基板の断面図である。
【符号の説明】
１０，３０    トランジスタ
１１，１１′基板
１２，３２    シリコン酸化物層
１４，３４    メタルソース接点
１６，３６    メタルドレイン接点
１７，３７    ゲート
２６，４６    拡張ドレイン領域
２７，４７    埋設層
２８，４８    頂上層
【図１】
0003631773.tif 000002
【図２】
0003631773.tif 000003