(57)【特許請求の範囲】
【請求項１】
半導体装置を構成する複数の半導体素子を含むウェハー上に絶縁膜を形成し、該絶縁膜のホールを通して、該複数の半導体素子から引き出された第１の電極と接触する金属膜を形成し、該金属膜をエッチングしてウェハー試験を行うのに適した仮配線層を形成し、該仮配線層から第２の電極を引き出して前記ウェハー上の任意の位置に配置するステップと、
前記第２の電極上に前記ウェハー試験を行うための試験用プローブ針を当てて前記ウェハー内の個々の半導体素子を試験するステップと、
該個々の半導体素子の試験が完了した後に前記仮配線層および前記第２の電極を除去するステップとを有し、
前記ウェハーが、少なくとも一つの前記半導体素子を含む複数のチップにより構成される場合、前記ウェハー内の個々の半導体素子を試験する際に、互いに直交する２つの方向に隣接するチップに対応する前記第２の電極に対し同時に前記試験用プローブ針を当てることができるように、前記第２の電極を配置することを特徴とする半導体装置の試験方法。
【請求項２】
半導体装置を構成する複数の半導体素子を含むウェハー上に絶縁膜を形成し、該絶縁膜のホールを通して、該複数の半導体素子から引き出された第１の電極と接触する金属膜を形成し、該金属膜をエッチングしてウェハー試験を行うのに適した仮配線層を形成し、該仮配線層から第２の電極を引き出して前記ウェハー上の任意の位置に配置するステップと、
前記第２の電極上に前記ウェハー試験を行うための試験用プローブ針を当てて前記ウェハー内の個々の半導体素子を試験するステップと、
該個々の半導体素子の試験が完了した後に前記仮配線層および前記第２の電極を除去するステップとを有し、
前記複数のチップが互いに異なる品種のチップを含む場合、該異なる品種のチップに対し共通の前記試験用プローブ針を使用することができるように、前記第２の電極を同様の位置に配置することを特徴とする半導体装置の試験方法。
【請求項３】
請求項２記載の半導体装置の試験方法において、
古い品種のチップを縮小して新しい品種のチップを製造する場合、該古い品種のチップと該新しい品種のチップについて同様の前記試験用プローブ針を使用することができるように、前記の古い品種のチップの前記第２の電極を、前記の新しい品種のチップの前記第２の電極と同様に縮小して配置しておくことを特徴とする半導体装置の試験方法。
【請求項４】
請求項２記載の半導体装置の試験方法において、
前記の互いに異なる品種のチップ間で機能が共通でない第１の電極が存在する場合、当該第１の電極が配置されていない品種のチップに、当該第１の電極に相当する第２の電極を配置することを特徴とする半導体装置の試験方法。
【請求項５】
半導体装置を構成する複数の半導体素子を含むウェハー上に第１の絶縁膜を形成し、該第１の絶縁膜のホールを通して、該複数の半導体素子から引き出された第１の電極と接触する第１の金属膜を形成し、該第１の金属膜をエッチングしてウェハー試験を行うのに適した第１の仮配線層を形成し、該第１の仮配線層から第２の電極を引き出して前記ウェハー上の任意の位置に配置するステップと、
前記第２の電極を含む第１の金属膜の上に第２の絶縁膜を形成し、該第２の絶縁膜のホールを通して、前記第１の電極と接触する第２の金属膜を形成し、該第２の金属膜をエッチングして前記ウェハー試験を行うのに適した第２の仮配線層を形成し、該第２の仮配線層から第３の電極を引き出して前記ウェハー上の任意の位置に配置するステップと、
前記第２および第３の電極上に前記ウェハー試験を行うための試験用プローブ針を当てて前記ウェハー内の個々の半導体素子を試験するステップと、
該個々の半導体素子の試験が完了した後に、前記第１の仮配線層および前記第２の電極と、前記第２の仮配線層および前記第３の電極とを除去するステップとを有し、
前記第１の仮配線層に含まれる第１の容量電極層と、前記第２の仮配線層に含まれる第２の容量電極層とを用いて前記ウェハー上に容量を形成することを特徴とする半導体装置の試験方法。
【請求項６】
前記第１の容量電極層と前記第２の容量電極層を、それぞれ、前記複数の半導体素子を動作させるための第１の電源に接続される前記第２の電極中の所定の電極と、前記複数の半導体素子を動作させるための第２の電源に接続される前記第３の電極中の所定の電極とに接続することを特徴とする請求項５記載の半導体装置の試験方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、所定の機能を有する半導体装置、すなわち、半導体デバイスを構成する複数の半導体素子を含むウェハーの状態で、複数の半導体素子の各々の試験を行うための半導体装置の試験方法に関する。
通常、一枚のウェハー内には、少なくとも一つの半導体素子を含むチップが多数（例えば、２００〜３００チップ／ウェハー）形成されている。これらのチップの中から良品のチップを選別するために、通常は、ウェハーの状態で個々の半導体素子の試験を行い、良品の半導体素子を含むチップを前記ウェハーから切り出すようにしている。本発明は、ウェハーの状態での試験を比較的短時間で効率良く行うための一手法について言及するものである。
【０００２】
【従来の技術】
図２２は、従来の半導体装置の試験方法を説明するための平面図であり、図２３は、従来の半導体装置の試験方法を説明するための側面図である。ここでは、ウェハーの状態での試験（すなわち、ウェハー試験）を行うのに適した試験用プローブカードおよび試験用プローブ針を用いてウェハー内の複数のチップの各々を試験する場合を説明することとする。
【０００３】
図２２および図２３に示すように、ウェハー２内の各々のチップ１には、後述の第１の電極（例えば、図５参照）として、種々の製品用パッド７−１、７−２が配置されている。これらの製品用パッド７−１、７−２は、チップ内部で半導体素子を形成するための種々の回路に接続されている。これらの製品用パッド７−１、７−２に試験用プローブ針６を当て、これらの試験用プローブ針６を通して試験用プローブカード６０からチップ内の半導体素子へ入出力信号および電源電圧を供給することにより当該半導体素子の試験が実行される。
【０００４】
図２４は、従来の半導体装置の試験方法に従い複数のチップの試験を行う様子を示す平面図である。ここでは、互いに直交する２つの方向、例えば、Ｘ方向およびＹ方向にチップ１が隣接して配置されているウェハー２に対して試験を行う場合を例示する。
ウェハー試験を短時間で効率良く行うために、通常は、ウェハー内の複数のチップの製品用パッド７−１、７−２に対し試験用プローブ針６を同時に当てることによって複数のチップを一度に試験することが要求される。しかしながら、上記の製品用パッドの配置は、通常、チップを実装してパッケージを製造する際のチップアセンブリ工程の容易さを最優先して決定されるものであり、ウェハー試験の容易さのみから決定することはできなかった。さらに、上記の製品用パッドは、当然のことながらウェハー試験後に除去することができないため、製品用パッドが配置される位置や個数等に数々の制約が生ずる。
【０００５】
例えば、図２４に示したような製品用パッド７−１、７−２においては、Ｙ方向には製品用パッド７−１、７−２が規則正しく配置されていない。このため、Ｘ方向からしか試験用プローブ針６を製品用パッド７−１、７−２に同時に当てることができない。したがって、図２４のような製品用パッド７−１、７−２の配置では、試験用プローブカード６０を用いて同時に試験することが可能なチップの数が制限され、効率的なウェハー試験を実施することが難しくなる。
【０００６】
さらに詳しく説明すると、従来の半導体装置の試験方法によりウェハー内の複数のチップの試験を行う際には、次のような制約が生じてくる。
（１）ウェハー内の複数のチップの製品用パッドは、主として、チップ内の半導体素子を形成するための回路配置またはパッケージのリード端子の位置等を考慮して決定されるものであり、ウェハー試験の容易さのみでは決定できなかった。
【０００７】
（２）効率的なウェハー試験の実施を実現するために、上記製品用パッド以外に試験専用パッドを新たに配置するとした場合、これらの試験専用パッドの増加が、そのままチップ面積の増加につながることになる。このため、試験専用パッドの個数が制限されていた。
（３）異なるチップ間をまたぐ配線をウェハー上に設けることができなかった。
【０００８】
【発明が解決しようとする課題】
上記のとおり、従来の半導体装置の試験方法によりウェハー内の複数のチップの試験を行う際には数々の制約があるために、下記のような問題が発生することになる。
（イ）試験用プローブカードを用いて同時に試験できるチップ数を増やすように製品用パッドを配置することが困難になる。
【０００９】
（ロ）互いに異なる品種のチップが存在する場合は、試験用プローブカードをチップの品種毎に別々に用意する必要がある。
（ハ）チップ内部の回路の信号線を試験専用パッドに引き出して、ウェハー試験の際に当該試験専用パッドに直接信号を供給したり測定したりすることが難しかった。
【００１０】
（ニ）ウェハーバーンインのように、ウェハー全体を一括して試験するような場合、ウェハー内の全チップに対し同一の信号を供給するためには、全チップに試験用プローブ針を当てる必要があった。
（ホ）ウェハー試験時に混入する電源ノイズを抑えるためには複数種の電源間に容量を入れる必要がある。この容量は、製品用パッド中の電源供給用パッドのできる限り近くに配置することが望ましいが、従来は、試験用プローブ針の根元に入れることしかできなかったため、電源ノイズを充分に抑えることができなかった。
【００１１】
本発明は上記問題点に鑑みてなされたものであり、ウェハー上に試験専用パッドを新たに設けることなく、試験用プローブカードにより同時に測定できるチップの数をできる限り増やして比較的短時間で効率良くウェハー状態での複数の半導体素子の試験を実施することを可能にするような半導体装置の試験方法を提供することを第１の目的とするものである。
【００１２】
さらに、本発明は、互いに異なる品種のチップが存在する場合等に、試験用プローブカードをチップの品種毎に別々に用意することなく、共用の試験用プローブカードを用いて上記の異なる品種のチップを効率良く試験することを可能にするような半導体装置の試験方法を提供することを第２の目的とするものである。
さらにまた、本発明は、ウェハーバーンイン等のウェハー試験を行う場合に、ウェハー内の全チップに対し同一の信号を供給することによって上記ウェハー試験を効率良く実施することを可能にするような半導体装置の試験方法を提供することを第３の目的とするものである。
【００１３】
さらにまた、本発明は、チップ上の電源供給用パッドのできる限り近くに容量を配置してウェハー試験時に混入する電源ノイズを抑えることにより、ウェハー試験を効率良く実施することを可能にするような半導体装置の試験方法を提供することを第４の目的とするものである。
【００１４】
【課題を解決するための手段】
図１は、本発明の原理に基づく半導体装置の試験方法を説明するための流れ図である。
図１の流れ図に示すように、本発明の半導体装置の試験方法は、半導体装置を構成する複数の半導体素子を含むウェハー上に絶縁膜を形成し、この絶縁膜のホールを通して、これらの複数の半導体素子から引き出された第１の電極と接触する金属膜を形成し、この金属膜をエッチングしてウェハー試験を行うのに適した仮配線層を形成し、この仮配線層から第２の電極を引き出して上記ウェハー上の任意の位置に配置するステップＳ１と、上記第２の電極上に上記ウェハー試験を行うための試験用プローブ針を当てて上記ウェハー内の個々の半導体素子を試験するステップＳ２と、上記個々の半導体素子の試験が完了した後に上記仮配線層および上記第２の電極を除去するステップＳ３とを有する。
【００１５】
好ましくは、上記ウェハーが、少なくとも一つの半導体素子を含む複数のチップにより構成される場合、上記ウェハー内の個々の半導体素子を試験する際に、互いに直交する２つの方向に隣接するチップに対応する上記第２の電極に対し同時に上記試験用プローブ針を当てることができるように、上記第２の電極を配置するようにしている。
【００１６】
さらに、好ましくは、上記複数のチップが互いに異なる品種のチップを含む場合、これらの異なる品種のチップに対し共通の試験用プローブ針を使用することができるように、上記第２の電極を同様の位置に配置するようにしている。
さらに、好ましくは、古い品種のチップを縮小して新しい品種のチップを製造する場合、上記の古い品種のチップと新しい品種のチップについて同様の試験用プローブ針を使用することができるように、上記の古い品種のチップの第２の電極を、上記の新しい品種のチップの第２の電極と同様に縮小して配置しておくようにしている。
【００１７】
さらに、好ましくは、上記の互いに異なる品種のチップ間で機能が共通でない第１の電極が存在する場合、当該第１の電極が配置されていない品種のチップに、当該第１の電極に相当する第２の電極を配置するようにしている。
【００１９】
また一方で、本発明の一つの実施態様は、半導体装置を構成する複数の半導体素子を含むウェハー上に第１の絶縁膜を形成し、この第１の絶縁膜のホールを通して、これらの複数の半導体素子から引き出された第１の電極と接触する第１の金属膜を形成し、この第１の金属膜をエッチングしてウェハー試験を行うのに適した第１の仮配線層を形成し、この第１の仮配線層から第２の電極を引き出して上記ウェハー上の任意の位置に配置するステップと、上記第２の電極を含む第１の金属膜の上に第２の絶縁膜を形成し、この第２の絶縁膜のホールを通して、上記第１の電極と接触する第２の金属膜を形成し、この第２の金属膜をエッチングして上記ウェハー試験を行うのに適した第２の仮配線層を形成し、この第２の仮配線層から第３の電極を引き出して上記ウェハー上の任意の位置に配置するステップと、上記第２および第３の電極上に上記ウェハー試験を行うための試験用プローブ針を当てて上記ウェハー内の個々の半導体素子を試験するステップと、上記個々の半導体素子の試験が完了した後に、上記第１の仮配線層および上記第２の電極と、上記第２の仮配線層および上記第３の電極とを除去するステップとを有する。
【００２０】
好ましくは、本発明の一つの実施態様において、上記第１の仮配線層に含まれる第１の容量電極層と、上記第２の仮配線層に含まれる第２の容量電極層とを用いて上記ウェハー上に容量を形成するようにしている。
さらに、好ましくは、本発明の一つの実施態様において、上記第１の容量電極層と上記第２の容量電極層を、それぞれ、上記複数の半導体素子を動作させるための第１の電源に接続される上記第２の電極中の所定の電極と、上記複数の半導体素子を動作させるための第２の電源に接続される上記第３の電極中の所定の電極とに接続するようにしている。
【００２１】
本発明の半導体装置の試験方法によれば、チップ上に元々存在する第１の電極と電気的に接続されるような仮配線層を形成し、この仮配線層からウェハー上の任意の位置に第２の電極を引き出すことによって、これらの第２の電極を試験用の電極として使用することができる。さらに、個々の半導体素子の試験が完了した後は、上記の仮配線層および第２の電極を除去するようにしているので、従来の試験方法と異なり、試験用の電極が配置される位置や個数等の制限がなくなると共に、試験専用パッド等の追加によるチップ面積の増大を招くこともなくなる。それゆえに、できる限り多くのチップに対し同時に試験用プローブ針が当たるように試験用の電極を配置することができるので、比較的短時間で効率良くウェハー状態での複数の半導体素子の試験を実施することが可能になる。
【００２２】
さらに、本発明の半導体装置の試験方法によれば、互いに異なる品種のチップが存在する場合に、仮配線層を通して共通の試験用の電極を各チップに配置し、この共通の試験用の電極に試験用プローブ針を当てることによって、共用の試験用プローブカードを用いて上記の異なる品種のチップを効率良く試験することが可能になる。
【００２３】
さらにまた、本発明の半導体装置の試験方法によれば、ウェハーバーンインを行う場合に、仮配線層から共通の試験用の電極を引き出し、この共通の試験用の電極からウェハー内の全チップに対し同一の信号を供給することによって、上記ウェハーバーンインを効率良く実施することが可能になる。また一方で、共通の試験用の電極を利用することによってウェハー上の試験用の電極が大幅に節減されるので、ウェハー全体に当たる試験用プローブ針の数が大幅に減少し、チップに加わるストレスが大幅に低減される。
【００２４】
さらにまた、本発明の半導体装置の試験方法によれば、チップ上に元々存在する第１の電極と電気的に接続されるような第１の仮配線層を形成し、上記第１の電極と電気的に接続されると共に絶縁層を介して上記第１の仮配線層と分離されるような第２の仮配線層を形成し、これらの第１および第２の仮配線層内にそれぞれ形成される２つの容量電極層を、２種の電源の電源供給用パッドにそれぞれ接続することによって、電源供給用パッドのごく近傍の位置に容量を配置することができる。これらの２つの容量電極層は、ウェハー試験後に除去されるので、チップ面積を増大させることなくウェハー試験時に混入する電源ノイズを抑えることが可能になる。
【００２５】
換言すれば、本発明の半導体装置の試験方法では、チップ上に元々配置されている製品用パッド等の電極に接続される仮配線層を形成し、試験用のパッドからなる別の電極を上記仮配線層からチップ上の任意の位置に引き出して再配置するＴＲＴ技術（Temporary Rerouting for Test）を利用することにより、ウェハー内の多数のチップを同時に試験して比較的短時間で効率良くウェハー試験を完了させることが可能になる。
【００２６】
【発明の実施の形態】
以下、添付図面（図２〜図２１）を用いて本発明の好適な実施例を説明する。なお、これ以降、前述した構成要素と同様のものについては、同一の参照番号を付して表すこととする。
図２は、本発明の半導体装置の試験方法に係る第１の実施例を説明するための平面図、図３は、本発明の半導体装置の試験方法に係る第１の実施例を説明するための側面図、および、図４は、本発明の第１の実施例に従い、Ｘ方向およびＹ方向に隣接するチップに対し同時に試験を行う様子を示す平面図である。
【００２７】
図２〜図４に示す第１の実施例においては、複数のチップを含むウェハー２内の各々のチップ１から引き出された複数の第１の電極、例えば、製品用パッド７−１、７−２（図２２参照）と接触する金属膜を形成し、この金属膜をエッチングして仮配線層を形成する。さらに、この仮配線層から複数の第２の電極５を引き出してウェハー２上に配置する。この場合、図２〜図４に示すように、互いに直交する２つの方向、例えばＸ方向およびＹ方向に対し、各々のチップ１の中央部付近に規則正しく第２の電極５を配置することによって、隣接するチップに対応する第２の電極５に対し同時に上記試験用プローブ針６を当てることができるようにしている。
【００２８】
それゆえに、上記第１の実施例では、試験用プローブ針６を通して試験用プローブカード６０から多数のチップへ同時に入出力信号および電源電圧を供給することができる。この結果、同時に測定できるチップ数が顕著に増加し、ウェハー２内の全てのチップの試験を完了させるのに要する時間を大幅に短縮することが可能になる。
【００２９】
さらに詳しく説明すると、上記第１の実施例によれば、チップ上に元々存在する製品用パッド等の第１の電極に接続される仮配線層を形成し、この仮配線層から第２の電極５を引き出すことによって、これらの第２の電極５を試験用の電極として使用することができるようにしている（以後、第２の電極を試験用仮パッドと称することもある）。さらに、ウェハー２内の全てのチップの試験が完了した後は、上記仮配線層および第２の電極５を除去するようにしているので、図２２〜図２４に示したような従来の試験方法と異なり、試験用の電極が配置される位置や個数等の制限がなくなる。それゆえに、できる限り多くのチップに対し同時に試験用プローブ針６が当たるように試験用の電極を配置することができるので、比較的短時間で効率良くウェハー試験を実施することが可能になる。
【００３０】
ついで、上記第１の実施例を含む本発明の実施例において、上記第２の電極をチップ上に形成したり除去したりするための具体的なプロセスについて説明する。
図５は、本発明の実施例にて使用される第２の電極と仮配線層の構造を断面にて示す図であり、図６は、本発明の実施例にて使用される第２の電極と仮配線層の構造を示す平面図である。ただし、図６の平面図においては、絶縁膜４１の部分を省略して示す。
【００３１】
図５および図６においては、複数の半導体素子の各々から引き出された基板１０上の第１の電極３を保護するために、下地素子カバー膜４０が形成される。さらに、この下地素子カバー膜４０上には、絶縁膜４１が形成される。さらにまた、絶縁膜４１（図５に示す）上には、スパッターまたは蒸着により付着させた金属膜をエッチングすることによって、仮配線層４および第２の電極５が形成される。
【００３２】
ここで、第２の電極５と電気的に接続された仮配線層４は、絶縁膜４１上に形成されたホールの部分を通して第１の電極上のコンタクト部４２と直接接触するようになっている。上記の第２の電極５は、チップ内の個々の半導体素子の試験を行うための試験用プローブ針６（例えば、第２図参照）が確実に当たるように、第１の電極３よりも充分に大きくなっている（例えば、１００μｍ×１００μｍ）。このような第２の電極５に試験用プローブ針（例えば、直径２０μｍ）６を当てて試験することになるので、試験用プローブ針６と試験用の第２の電極５との接触不良等のおそれはなくなる。
【００３３】
図７は、仮配線層および第２の電極を作製するプロセスを説明するための断面図である。
初めに、図７の（Ａ）部に示す第１のプロセスにおいては、下地素子カバー膜４０の上に絶縁膜４１を形成する。この絶縁膜４１の代表的な形成方法として、次の５つの方法｛ｉ）〜ｖ）｝が挙げられる。
【００３４】
ｉ）下地素子カバー膜４０と絶縁膜４１との強度な密着を阻害するように、下地カバー膜４０に離形作用を有する成分をある濃度に塗布した後に絶縁膜４１を形成する方法。
ｉｉ）下地素子カバー膜４０と絶縁膜４１との強度な密着を阻害するように、絶縁膜４１に離形作用を有する成分をある濃度に塗布した後に絶縁膜４１を形成する方法。
【００３５】
ｉｉｉ）１５０〜３００度（℃）で分解する有機絶縁材料を用い、絶縁膜形成時の温度より高い温度で加熱して絶縁膜材料の一部を分解させ、下地素子カバー膜４０との密着力を弱めて除去可能にした絶縁膜４１の形成方法。
ｉｖ）ある温度で急激に分解する有機絶縁材料を使用し、絶縁膜形成時より高い分解温度にすることで絶縁膜４１を除去可能にした絶縁膜４１の形成方法。
【００３６】
ｖ）絶縁膜４１として、溶剤に溶解する有機絶縁膜を使う方法（例えば、ホトレジスト等）。
次に、図７の（Ｂ）部に示す第２のプロセスにおいては、絶縁膜４１の形成後に、第１の電極３の部分に仮配線層４とのコンタクトを取るための窓を開けてコンタクト部４２を形成する。
【００３７】
さらに、図７の（Ｃ）部に示す第３のプロセスにおいては、上記コンタクト部４２の上からスパッタまたは蒸着によって金属膜を形成する。
さらに、図７の（Ｄ）部に示す第４のプロセスにおいては、上記金属膜をエッチングして希望の形状とすることにより、仮配線層４および第２の電極５（図５および図６参照）を形成する。
【００３８】
図８は、このようにして形成された仮配線層および第２の電極を除去する様子を示す断面図である。
図８においては、チップ内の複数の半導体素子の試験後に、絶縁膜と一緒に金属膜を剥離することにより仮配線層４および第２の電極５（図５および図６参照）を除去する手段を示す。これらの仮配線層および第２の電極を除去する手段として、次の３つの方法｛イ）〜ハ）｝が挙げられる。
【００３９】
イ）下地素子カバー膜４０と上部の絶縁膜４１との密着性が弱いことを利用して機械的に剥離する方法。
ロ）有機絶縁膜の分解温度より高い温度にすることによって除去する方法。
ハ）溶剤で溶かすことによって除去する方法。
図９は、本発明の半導体装置の試験方法に係る第２の実施例を説明するための平面図、図１０は、本発明の半導体装置の試験方法に係る第２の実施例を説明するための側面図、および、図１１は、本発明の第２の実施例に従い、Ｘ方向およびＹ方向に隣接するチップに対し同時に試験を行う様子を示す平面図である。
【００４０】
図９〜図１１に示す第２の実施例においても、前述の第１の実施例の場合と同様に、複数のチップを含むウェハー２内の各々のチップ１から引き出された複数の第１の電極３（例えば、図５参照）と接触する金属膜を形成し、この金属膜をエッチングして仮配線層４（例えば、図５参照）を形成する。さらに、この仮配線層４から複数の第２の電極５′を引き出してウェハー２上に配置する。
【００４１】
この場合、前述の第１の実施例とは異なる位置、すなわち、各々のチップ１の両端部に規則正しく第２の電極５′を配置することによって、隣接するチップに対応する第２の電極５′に対し同時に上記試験用プローブ針６を当てることができるようにしている。
上記第２の実施例によっても、前述の第１の実施例の場合と同様に、試験用プローブ針６を通して試験用プローブカード６０から多数のチップへ同時に入出力信号および電源電圧を供給することができる。この結果、同時に測定できるチップ数が顕著に増加し、ウェハー２内の全てのチップの試験を完了させるのに要する時間を大幅に短縮することが可能になる。
【００４２】
図１２は、本発明の半導体装置の試験方法に係る第３の実施例に従い、機能の異なる２種のチップを共用の試験用仮パッドにより試験する様子を示す平面図である。
図１２に示す第３の実施例においては、互いに機能が異なる２種のチップ（すなわち、品種Ａのチップ１Ａと品種Ｂのチップ１Ｂ）が、それぞれ、位置が少し異なる製品用パッド（すなわち、品種Ａの製品用パッド７Ａ、および品種Ｂの製品用パッド７Ｂ）を有している場合に、共用の試験用仮パッド５０を第２の電極として形成するようにしている。
【００４３】
換言すれば、上記第３の実施例においては、ウェハー内の複数のチップが互いに異なる品種のチップ、例えば、品種Ａのチップ１Ａと品種Ｂのチップ１Ｂを含む場合、これらの２種のチップに対し共通の試験用プローブ針を当てることができるように、同２種のチップ上の位置に共用の試験用仮パッド５０を配置するようにしている。
【００４４】
上記の第３の実施例によれば、製品用パッドに位置が異なる２種のチップに対しても共用の試験用プローブカードおよび試験用プローブ針を用意するだけで済ので、異なる品種のチップを効率良く試験することが可能になると共に、試験設備のコストの低減が図れる。
図１３は、本発明の半導体装置の試験方法に係る第４の実施例に従い、シュリンク前の複数のチップに試験用仮パッドを配置する様子を示す平面図であり、図１４は、同第４の実施例に従い、シュリンク後の複数のチップに試験用仮パッドを配置する様子を示す平面図である。
【００４５】
図１３および図１４に示す第４の実施例においては、将来シュリンク（縮小）することが決まっている半導体デバイスのチップ、すなわち、シュリンク前のチップ（古い品種のチップ）１１について、シュリンク後のチップ（新しい品種のチップ）１２に形成される仮パッド（すなわち、シュリンク後の試験用仮パッド５２）の配置に対応するように試験用仮パッドを配置している。ここでは、一つの試験用プローブカードを用いて４つのチップを同時に試験する場合を例示している。
【００４６】
上記第４の実施例によれば、シュリンク前後のチップに対して共通の試験用プローブカードを使用することができるので、試験設備のコストの低減が図れる。図１５は、本発明の半導体装置の試験方法に係る第５の実施例に従いウェハーバーンインを行う様子を示す平面図である。
図１５に示す第５の実施例においては、製品の出荷前に温度や電圧等を通常よりも高く設定して初期不良を検出するためのウェハーバーンインを行う場合に、複数のチップ内の個々の半導体素子の試験に使用する入出力信号端子または電源端子３１を仮配線層に引き出している。さらに、この仮配線層の仮配線パターン４５を通して、上記入出力信号端子および上記電源端子中の同一の機能を有する端子を共通の試験用仮パッド５３に接続している。すなわち、この場合は、ウェハー上でチップの存在しない場所に、第２の電極としての共通の試験用仮パッド５３を設けている。
【００４７】
このように試験用仮パッド５３を配置することによって、ウェハーバーンインを行う際に試験用プローブ針を当てる本数を大幅に節減することができるので、温度上昇によるウェハーの膨張（伸び縮み）等によって試験用プローブ針の位置がずれる危険性が回避される共に、試験用プローブ針からチップに加わるストレスが低減される。
【００４８】
図１６は、本発明の試験用仮パッドを使用しない場合に製品用パッドおよび試験専用パッドが共存するチップの試験を行う方法を説明するための平面図であり、図１７は、本発明の半導体装置の試験方法に係る第６の実施例に従い、試験用仮パッドのみを使用して試験専用パッドを配置する様子を示す平面図である。
図１６においては、本発明の第６の実施例と比較するために、製品用パッド７−３（Ａの位置）および試験専用パッド７−４（Ｂの位置）が共存した状態で配置されているチップ１に対し従来の半導体装置の試験方法を行う場合を例示している。この場合には、製品用パッド７−３以外の場所に試験専用パッド７−４を配置せざるを得ないので、試験専用パッドが配置される位置や個数に制限が生じ、ウェハー試験を短時間で効率良く行うことが難しい。
【００４９】
これに対し、図１７に示す第６の実施例においては、第２の電極としての試験用仮パッドを用いて試験専用パッド５５（Ｄの位置）を配置すると共に、同試験用仮パッドを用いて製品用パッド５４に対応する位置（Ｃの位置）にも同試験用仮パッドを配置するようにしている。さらに、上記第６の実施例では、製品として出荷するチップには、試験用プローブ針を当てられるサイズの試験専用パッド（例えば、図１６の試験専用パッド７−４）は一切設けないようにしている。
【００５０】
上記のような試験用仮パッドを使用してウェハー試験を実施した後は、製品のチップから上記試験用仮パッドを取り去ることができるので、この試験用仮パッドの分だけチップ面積を縮小することが可能になる。あるいは、チップ面積を増加させることなく比較的多数の試験専用の第２の電極を試験用仮パッドにて形成することができるので、従来よりもはるかに多くの種類の試験を行うことが可能になる。
【００５１】
図１８は、本発明の試験用仮パッドを使用しない場合にロジック部とメモリ部を混載したチップの試験を行う方法を説明するための平面図であり、図１９は、本発明の半導体装置の試験方法に係る第７の実施例に従い、ロジック部とメモリ部を混載したチップの試験を行う方法を説明するための平面図である。
図１８においては、本発明の第７の実施例と比較するために、試験用仮パッドを使用しない状態で、外側の領域に形成されるロジック部１３と内側の領域に形成されるメモリ部１４とを混載したチップに対し従来のウェハー試験を行う場合を例示している。この場合には、チップ１の内側の領域のメモリ部１４から外側の領域のロジック部１３製品用パッド７−５に向かって外部端子（すなわち、試験専用端子）が直接引き出されていないので、、チップ１の外部端子からメモリ部１４を直接試験することはできない。
【００５２】
これに対して、第１９に示す実施例においては、メモリ部１４を試験するための内側試験用仮パッド５６と、ロジック部１３を試験するための外側試験用仮パッド５７とを別個に配置し、上記メモリ部１４の入出力信号端子および電源端子の少なくとも一方を仮配線層に引き出して上記内側試験用仮パッド５６に接続するようにしている。
【００５３】
このようなメモリ部試験専用の試験用仮パッドを設けることにより、メモリ部１４の入出力信号端子および電源端子の少なくとも一方を外部端子として直接引き出すことができるので、チップ面積を増大させることなくチップの内側領域のメモリ部を直接試験することが可能になる。
なお、上記第７の実施例では、ロジック部とメモリ部を混載した混載チップに対し試験用仮パッドを使用する例を示しているが、このような混載チップ以外のチップにおいても、チップ面積を増大させることなくチップ内部の入出力信号線や電源線を外部に引き出して試験を行うことができる。
【００５４】
図２０は、本発明の試験用仮パッドを使用してウェハー内の試験パターン発生用回路と半導体装置とを接続する様子を示すブロック図である。
図２０においては、ウェハー内の半導体装置８を構成する複数の半導体素子の試験を行うための試験用回路として、種々の試験パターンを生成する試験パターン発生用回路１８をウェハー内に予め埋め込んでおくようにしている。さらに、仮配線層４および接続用端子部４６を通して、複数の半導体素子を含む半導体装置８と試験パターン発生用回路１８とを接続し、これらの複数の半導体素子の試験を実施するようにしている。
【００５５】
この場合、試験パターン発生用回路１８は同一チップ内にあってもよいし、複数のチップに対して一個設けてもよい。試験パターン発生用回路１８は、テスタ等では生成することができない高周波の試験パターンを生成する等の用途に使用することが好ましい。
上記のように、試験パターン発生用回路１８をウェハー内予め埋め込んでおくことにより、テスタ等では試験することが難しかった高周波のウェハー試験を簡単な構成でかつ短時間にて実施することが可能になる。
【００５６】
図２１は、本発明の半導体装置の試験方法に係る第８の実施例を説明するための平面図である。
図２１に示す実施例においては、複数のチップを含むウェハー内の各々のチップ１から引き出された複数の第１の電極と接触する第１の金属膜を形成し、この第１の金属膜をエッチングして第１の仮配線層を形成する。さらに、この仮配線層から複数の第２の電極（例えば、ソース電源供給用仮パッド５８を含む試験用仮パッド）を引き出してウェハー上に配置するようにしている。
【００５７】
ついで、上記第２の電極を含む第１の金属膜の上に第２の絶縁膜を形成し、この第２の絶縁膜のホールを通して、上記第１の電極と接触する第２の金属膜を形成し、この第２の金属膜をエッチングして第２の仮配線層を形成し、この第２の仮配線層から複数の第３の電極（例えば、ドレイン電源供給用仮パッド５９を含む試験用仮パッド）を引き出してウェハー上に配置するようにしている。
【００５８】
さらに、上記第８の実施例では、第１の仮配線層に含まれる第１の容量電極層９−１と、第２の仮配線層に含まれる第２の容量電極層９−２とを用いてウェハー上に容量を形成するようにしている。
さらにまた、上記第８の実施例では、ソース電源用仮配線パターン４８を通して上記第１の容量電極層９−１とソース電源供給用仮パッド５８とを接続する。このソース電源供給用仮パッド５８はまた、複数の半導体素子を動作させるためのソース電源に接続されるものである。また一方で、ドレイン電源用仮配線パターン４９を通して上記第２の容量電極層９−２とドレイン電源供給用仮パッド５９とを接続する。このドレイン電源供給用仮パッド５９はまた、複数の半導体素子を動作させるためのドレイン電源に接続されるものである。この場合、上記の２つの電源供給用仮パッドのごく近傍の位置に容量を配置することができるので、ウェハー試験時の電源ノイズを大幅に低減させることができる。
【００５９】
また一方で、上記の第１および第２の容量電極層９−１、９−２は、ウェハー試験後に第１および第２の仮配線層や第２および第３の電極と共に除去されるので、チップ面積を増大させることなくウェハー試験時に混入する電源ノイズを抑えることが可能になる。
なお、これまでの実施例において、仮配線層および第２の電極等を除去した場合に、第１の電極と接触するコンタクト部に、わずかな傷痕が残ることに注意すべきである。ただし、この傷痕はごく小さいものであり、後の工程に影響を及ぼすことはない。
【００６０】
【発明の効果】
以上説明したように、本発明の半導体装置の試験方法によれば、第１番目に、チップ上に元々存在する第１の電極と電気的に接続されるような仮配線層を形成し、この仮配線層からウェハー上の任意の位置に第２の電極を引き出すことによって、これらの第２の電極を試験用の電極として使用することができる。さらに、個々の半導体素子の試験が完了した後は、上記の仮配線層および第２の電極を除去するようにしているので、試験用の電極が配置される位置や個数等の制限がなくなると共に、試験専用パッド等の追加によるチップ面積の増大を招くこともなくなる。それゆえに、比較的短時間で効率良くウェハー状態での複数の半導体素子の試験を実施することが可能になる。
【００６１】
さらに、本発明の半導体装置の試験方法によれば、第２番目に、互いに直交する２つの方向に隣接するチップに対応する第２の電極に対し同時に試験用プローブ針を当てることができるように、上記第２の電極を配置しているので、上記２つの方向に多数のチップが配置されている場合に、試験用プローブカードにより同時に測定できるチップの数をできる限り増やすことによって比較的短時間で効率良くウェハー状態での複数の半導体素子の試験を実施することが可能になる。
【００６２】
さらに、本発明の半導体装置の試験方法によれば、第３番目に、互いに異なる品種のチップが存在する場合に、仮配線層を通して共通の試験用の電極を各チップに配置し、この共通の試験用の電極に試験用プローブ針を当てることによって、共用の試験用プローブカードを用いて上記の異なる品種のチップを効率良く試験することが可能になる。
【００６３】
さらに、本発明の半導体装置の試験方法によれば、第４番目に、シュリンク前の古い品種のチップの第２の電極を、シュリンク後の新しい品種のチップの第２の電極と同様に縮小して配置しているので、シュリンク前後のチップに対して共通の試験用プローブカードを使用することが可能になり、試験設備のコストの低減が図れる。
【００６４】
さらに、本発明の半導体装置の試験方法によれば、第５番目に、ウェハーバーンインを行う場合、仮配線層から共通の試験用の電極を引き出し、この共通の試験用の電極からウェハー内の全チップに対し同一の信号を供給することによって、上記ウェハーバーンインを効率良く実施することが可能になる。また一方で、共通の試験用の電極を利用することによってウェハー上の試験用の電極が大幅に節減されるので、ウェハー全体に当たる試験用プローブ針の数が大幅に減少し、チップに加わるストレスが大幅に低減される。
【００６５】
さらに、本発明の半導体装置の試験方法によれば、第６番目に、第２の電極としての試験用仮パッドのみを用いてウェハー試験を行い、製品として出荷するチップには、試験専用パッドは一切設けないようにしているので、ウェハー試験を実施した後はチップから試験用仮パッドを取り去ることができる。それゆえに、この試験用仮パッドの分だけチップ面積を縮小することが可能になる。また一方で、チップ面積を増加させることなく比較的多数の試験用仮パッドを形成することができるので、従来よりもはるかに多くの種類の試験を行うことが可能になる。
【００６６】
さらに、本発明の半導体装置の試験方法によれば、第７番目に、内側の領域に形成される内部回路と外側の領域に形成される外部回路とを搭載したチップにおいて、内部回路試験用の第２の電極と外部回路試験用の第２の電極とを別個に配置し、仮配線層を通して、内部回路の入出力信号端子や電源端子と内部回路試験用の第２の電極とを接続しているので、チップ面積を増大させることなくチップの内側領域の内部回路を直接試験することが可能になる。
【００６７】
さらに、本発明の半導体装置の試験方法によれば、第８番目に、チップ上に元々存在する第１の電極に接続されるような第１の仮配線層を形成し、上記第１の電極に接続されると共に絶縁層を介して上記第１の仮配線層と分離されるような第２の仮配線層を形成し、これらの第１および第２の仮配線層内にそれぞれ形成される２つの容量電極層を、２種の電源の電源供給用パッドにそれぞれ接続することによって、電源供給用パッドのごく近傍の位置に電源ノイズ抑制用の容量を配置することができる。上記２つの容量電極層は、ウェハー試験後に除去されるので、チップ面積を増大させることなくウェハー試験時に混入する電源ノイズを抑えることが可能になる。
【図面の簡単な説明】
【図１】本発明の原理に基づく半導体装置の試験方法を説明するための流れ図である。
【図２】本発明の半導体装置の試験方法に係る第１の実施例を説明するための平面図である。
【図３】本発明の半導体装置の試験方法に係る第１の実施例を説明するための側面図である。
【図４】本発明の第１の実施例に従い、Ｘ方向およびＹ方向に隣接するチップに対し同時に試験を行う様子を示す平面図である。
【図５】本発明の実施例にて使用される第２の電極と仮配線層の構造を断面にて示す図である。
【図６】本発明の実施例にて使用される第２の電極と仮配線層の構造を示す平面図である。
【図７】仮配線層および第２の電極を作製するプロセスを説明するための断面図である。
【図８】仮配線層および第２の電極を除去する様子を示す断面図である。
【図９】本発明の半導体装置の試験方法に係る第２の実施例を説明するための平面図である。
【図１０】本発明の半導体装置の試験方法に係る第２の実施例を説明するための側面図である。
【図１１】本発明の第２の実施例に従い、Ｘ方向およびＹ方向に隣接するチップに対し同時に試験を行う様子を示す平面図である。
【図１２】本発明の半導体装置の試験方法に係る第３の実施例に従い、機能の異なる２種のチップを共用の試験用仮パッドにより試験する様子を示す平面図である。
【図１３】本発明の半導体装置の試験方法に係る第４の実施例に従い、シュリンク前の複数のチップに試験用仮パッドを配置する様子を示す平面図である。
【図１４】本発明の半導体装置の試験方法に係る第４の実施例に従い、シュリンク後の複数のチップに試験用仮パッドを配置する様子を示す平面図である。
【図１５】本発明の半導体装置の試験方法に係る第５の実施例に従いウェハーバーンインを行う様子を示す平面図である。
【図１６】本発明の試験用仮パッドを使用しない場合に製品用パッドおよび試験専用パッドが共存するチップの試験を行う方法を説明するための平面図である。
【図１７】本発明の半導体装置の試験方法に係る第６の実施例に従い、試験用仮パッドのみを使用して試験専用パッドを配置する様子を示す平面図である。
【図１８】本発明の試験用仮パッドを使用しない場合にロジック部とメモリ部を混載したチップの試験を行う方法を説明するための平面図である。
【図１９】本発明の半導体装置の試験方法に係る第７の実施例に従い、ロジック部とメモリ部を混載したチップの試験を行う方法を説明するための平面図である。
【図２０】本発明の試験用仮パッドを使用してウェハー内の試験パターン発生用回路と半導体装置とを接続する様子を示すブロック図である。
【図２１】本発明の半導体装置の試験方法に係る第８の実施例を説明するための平面図である。
【図２２】従来の半導体装置の試験方法を説明するための平面図である。
【図２３】従来の半導体装置の試験方法を説明するための側面図である。
【図２４】従来の半導体装置の試験方法に従い複数のチップの試験を行う様子を示す平面図である。
【符号の説明】
１…チップ
１Ａ…品種Ａのチップ
１Ｂ…品種Ｂのチップ
２…試験機能選択部
３…第１の電極
４…仮配線層
５、５′…第２の電極
６…試験用プローブ針
７Ａ…品種Ａの製品用パッド
７Ｂ…品種Ｂの製品用パッド
７−１〜７−３…製品用パッド
７−４…試験専用パッド
７−５…製品用パッド
８…半導体装置
９−１…第１の容量電極層
９−２…第２の容量電極層
１０…基板
１１…シュリンク前のチップ
１２…シュリンク後のチップ
１３…ロジック部
１４…メモリ部
１８…試験パターン発生用回路
３０…シュリンク前の製品用パッド
３１…入出力信号端子または電源端子
４０…下地素子カバー膜
４１…絶縁膜
４２…コンタクト部
４５…仮配線パターン
４６…接続用端子部
４８…ソース電源用仮配線パターン
４９…ドレイン電源用仮配線パターン
５０…共用の試験用仮パッド
５２…シュリンク後の試験用仮パッド
５３…共通の試験用仮パッド
５４…製品用パッド
５５…試験専用パッド
５６…内側試験用仮パッド
５７…外側試験用仮パッド
５８…ソース電源供給用仮パッド
５９…ドレイン電源供給用仮パッド
６０…試験用プローブカード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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