(57)【特許請求の範囲】
【請求項１】
トランジスタのしきい値電圧の変動を検知する検知回路と、
前記しきい値電圧の変動を監視し、この変動を制御信号として出力する基準電圧比較回路と
を備え、
前記検知回路は、
ソースが第１の電源に接続され、ドレインがゲートに接続された一導電型の第１のＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された一導電型の第２のＭＯＳトランジスタと、
ソースが第１の抵抗を介して第２の電源に接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続された逆導電型の第３のＭＯＳトランジスタと、
ソースが前記第２の電源に接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第３のＭＯＳトランジスタのソースに接続された逆導電型の第４のＭＯＳトランジスタと、
前記第３のＭＯＳトランジスタのソースに接続された出力信号線と
を備えることを特徴とする電圧参照回路。
【請求項２】
前記基準電圧比較回路は、
ドレインが前記第１の電源に接続され、ソースは直列接続された第４および第５の抵抗を介して前記第２の電源に接続された逆導電型の第５の抵抗を介して前記第２の電源に接続された逆導電型の第５のＭＯＳトランジスタと、
一入力に参照電圧が供給され、他入力に前記第５のＭＯＳトランジスタのソース電圧が供給され、その出力が前記第５のＭＯＳトランジスタのゲートに供給された第１の比較器と、
一入力に前記第４および第５の抵抗の接続点の電圧が供給され、他入力に前記出力信号線が接続され、前記制御信号を出力する第２の比較器と
を備えることを特徴とする請求項１記載の電圧参照回路。
【請求項３】
前記制御信号は、前記検知回路の出力電圧が比較電圧より高い場合にＨレベルとなることを特徴とする請求項２記載の電圧参照回路。
【請求項４】
前記制御信号は、前記検知回路の出力電圧が比較電圧より低い場合にＨレベルとなることを特徴とする請求項２記載の電圧参照回路。
【請求項５】
基準クロックと発振周波数との位相を比較する位相周波数比較器と、
この位相周波数比較器の出力を電流に変換するチャージポンプと、
このチャージポンプの出力電流から電圧を発生するローパスフィルタと、
トランジスタのしきい値電圧、電源電圧の少なくとも一方の変動を検知し、この変動を制御信号として出力する請求項１乃至４いずれか記載の電圧参照回路と、
前記電圧参照回路の制御信号と前記ローパスフィルタの出力電圧とに基づいて、所望の発振周波数の発振出力を生成する発振器と
を備えることを特徴とする半導体回路装置。
【請求項６】
前記発振器は、前記電圧参照回路の制御信号と前記ローパスフィルタの出力電圧とに基づいて、電流を生成する制御電圧生成器と、
前記電流が供給され、所望の発振周波数を生成するオシレータと
を備えることを特徴とする請求項５記載の半導体回路装置。
【請求項７】
前記制御電圧生成器は、
前記ローパスフィルタの出力電圧を対応する電流に変換する電圧電流変換回路と、
この電流を、前記電圧参照回路の制御信号に基づき補正する補正電流生成回路と
を備えることを特徴とする請求項６記載の半導体回路装置。
【請求項８】
前記電圧電流変換回路は、
ソースが前記第１の電源に接続され、ドレインがゲートに接続された一導電型の第６のＭＯＳトランジスタと、
ソースが第６の抵抗を介して前記第２の電源に接続され、ドレインが前記第６のＭＯＳトランジスタのドレインに接続された逆導電型の第７のＭＯＳトランジスタと、
一入力に前記ローパスフィルタの出力電圧が供給され、他入力に前記第７のＭＯＳトランジスタのソース電圧が供給され、その出力を前記第７のＭＯＳトランジスタのゲートに出力する第３の比較器と
を備え、
前記補正電流生成回路は、
ソースが前記第１の電源に接続され、ゲートが前記第６のＭＯＳトランジスタのゲートに接続された一導電型の第８のＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ドレインが前記第８のＭＯＳトランジスタのドレインに接続され、ゲートに参照電圧が供給される一導電型の第９のＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ゲートに前記参照電圧が供給される一導電型の第１０のＭＯＳトランジスタと、
ソースが前記第８のＭＯＳトランジスタのドレインに接続され、ドレインが前記第１０のＭＯＳトランジスタのドレインに接続され、ゲートに第１の制御信号が供給される逆導電型の第１１のＭＯＳトランジスタと、
ソースが前記第１の電源に接続され、ゲートに前記参照電圧が供給される一導電型の第１２のＭＯＳトランジスタと、
ソースが前記第１２のＭＯＳトランジスタのドレインに接続され、ドレインが前記第８のＭＯＳトランジスタのドレインに接続され、ゲートに第２の制御信号が供給される一導電型の第１３のＭＯＳトランジスタと、
ソースが前記第２の電源に接続され、ドレインが前記第８のＭＯＳトランジスタのドレインに接続され、ゲートに流れる電流を出力とする逆導電型の第１４のＭＯＳトランジスタと
を備えることを特徴とする請求項７記載の半導体回路装置。
【請求項９】
前記第１の制御信号は、前記検知回路の出力電圧が比較電圧より高い場合にＨレベルとなり、
前記第２の制御信号は、前記検知回路の出力電圧が比較電圧より低い場合にＨレベルとなることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記第４のＭＯＳトランジスタのしきい値電圧が比較電圧よりも高い場合は、前記第１４のＭＯＳトランジスタに流れる電流を増やすことを特徴とする請求項８記載の半導体回路装置。
【請求項１１】
前記第４のＭＯＳトランジスタのしきい値電圧が比較電圧よりも低い場合は、前記第１４のＭＯＳトランジスタに流れる電流を減らすことを特徴とする請求項８記載の半導体回路装置。
【請求項１２】
トランジスタのしきい値電圧、電源電圧の少なくとも一方の変動を検知し、この変動を制御信号として出力する請求項１乃至４のいずれか記載の電圧参照回路と、
基準クロックから異なる遅延時間を有する複数のクロックを生成する遅延回路と、
前記電圧参照回路の制御信号に基づいて、前記複数のクロックの中から所望のクロックを選択するセレクタと、
前記選択されたクロックが供給される１または複数のフリップフロップと
を備えることを特徴とする半導体回路装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体回路装置に関し、特にプロセス、温度、電源電圧の変動を検知し、回路の動作状態を調整する半導体集積回路に関するものである。
【０００２】
【従来の技術】
半導体集積技術では、動作周波数の向上や高集積化が加速度的に進み、システム・オン・チップの半導体集積回路は、膨大な数のトランジスタ数に起因する消費電力の増大は深刻な問題となっている。これを電源電圧の低電圧化により解決しようとしている。
【０００３】
一方で、電源電圧の低電圧化はリーク電流を増やすことになり消費電力が増大してしまうため、トランジスタのしきい値電圧Vthは十分に下げられない。その結果、回路設計者が使用できる電圧範囲がしきい値電圧Vthの２〜３倍という非常に狭いものになってしまっている。ＯＮ・ＯＦＦのみを考慮すればよいデジタル回路ではこれでも高速動作を可能とするが、チップ内部のクロック生成に欠かせないＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）のような同期回路では、回路の性質上アナログ回路を含み、回路設計者が使用できる電圧範囲の縮小がアナログ回路設計に非常に大きな障害となっている。
【０００４】
図８は、従来のＰＬＬの回路図である。ＰＬＬは、基準クロックＣＬＫに位相および周波数が同期した信号を生成するものである。位相周波数比較器２１では、基準クロックＣＬＫと分周器２５の出力信号との位相差を検出し、その位相差に対応した出力信号を出力し、この出力信号を次段のチャージポンプ２２に入力する。チャージポンプ２２では、位相周波数比較器２１の出力信号に応じた時間だけ、次段のローパスフィルタ２３に対し充放電を行う。ローパスフィルタ２３では、チャージポンプ２２からの充放電信号の高周波数雑音を除去し、その出力信号を次段のＶＣＯ（Ｖｏｌｔａｇｅ  Ｃｏｎｔｒｏｌｌｅｄ  Ｏｓｃｉｌｌａｔｏｒ）２４に入力する。ＶＣＯ２４では、ローパスフィルタ２３の出力電圧に応じて発振周波数を変える。
【０００５】
例えば、位相周波数比較器２１で基準クロックＣＬＫに対し分周器２５の出力信号の位相が遅れていると判断されたら、チャージポンプ２２によりローパスフィルタ２３を充電し、ＶＣＯ２４の発振周波数を上げることで、遅れている位相を進めるように制御される。逆に、基準クロックＣＬＫに対し分周器２５の出力信号の位相が進んでいると判断されたら、チャージポンプ２２によりローパスフィルタ２３を放電し、ＶＣＯ２４の発振周波数を下げることで、進んでいる位相を遅らせるように制御される。これら動作を繰り返すことで、基準クロックＣＬＫと分周器２５の出力信号との位相差が減少していき、やがて同期が確立する。
【０００６】
尚、分周器２５は、基準クロックＣＬＫより高い周波数の信号をＰＬＬで生成する場合に必要となり、その分周比をＮとすれば、ＰＬＬが同期状態に達した時、ＶＣＯ２４の出力信号の周波数は基準クロックＣＬＫのＮ倍となる。
【０００７】
【発明が解決しようとする課題】
このような構成のＰＬＬを設計する時に注意が必要なのは、ＶＣＯ２４の発振特性の傾きで、通常Kvcoで表されるパラメータである。Kvcoは、ローパスフィルタ２３の出力信号の変動に対しＶＣＯ２４の発振周波数がどの程度変わるかを示すもので、ＶＣＯ２４の発振周波数をfvco、ローパスフィルタ２３の出力信号の電圧をvlpfoutとすると、
Kvco = dfvco / dvlpfout
で定義される。電源電圧が5［Ｖ］では、出力信号vlpfoutの範囲として活用できる典型的な範囲は、ローパスフィルタ２３が接地電位を参照している場合、ＮＭＯＳトランジスタのしきい値電圧Vthn〜5［Ｖ］で、概ね4.2［Ｖ］程度となる。この電圧範囲で、ＶＣＯ２４の発振範囲をカバーすることになるが、このプロセスで典型的な200ＭＨｚ帯を達成しようとするなら、プロセス、温度、電源電圧の変動を見込み200ＭＨｚ±30％、すなわち、140〜260ＭＨｚをカバーすることを想定し、Kvco＝120／4.2＝28.6［ＭＨｚ／Ｖ］という値になる。
【０００８】
ところが、電源電圧が1.8［Ｖ］では、出力信号vlpfoutの範囲として活用できる典型的な範囲は、同様の条件下ではVthn〜1.8［Ｖ］で、概ね1.5［Ｖ］程度となる。このプロセスで典型的な１ＧＨｚ帯のＶＣＯ２４を設計しようとするなら、1ＧＨｚの±30％、すなわち、700ＭＨｚ〜1.3ＧＨｚをカバーすることを想定し、Kvco＝600／1.5＝400［ＭＨｚ／Ｖ］という値になる。
【０００９】
これは、実際の設計においてＶＣＯの発振周波数帯は、最低発振周波数と可変発振周波数を定めることにより決定されるが、従来では可変発振周波数帯として非常に広い範囲が要求されてしまい、しかもローパスフィルタの出力信号の有効電圧範囲が狭いということが、ＶＣＯの発振特性の傾きKvcoを非常に大きくしてしまっている。
【００１０】
このようにKvcoの値は、動作周波数の増加と低電源電圧化があいまって劇的に増加するが、Kvcoの値が大きいということは、出力信号vlpfoutのわずかな変動でＶＣＯの発振周波数が大きく変動することを意味する。すなわち、通常のインピーダンスの高いローパスフィルタ出力上の雑音が原因で、ＰＬＬで生成した信号のジッタが増大してしまう。
【００１１】
したがって、ＰＬＬで生成した信号をクロックとして実使用に耐え得るものにするためには、狭いvlpfoutの範囲内で、ＶＣＯの発振特性の傾きKvcoを小さく抑えたほうがよい。
【００１２】
本発明の目的は、プロセス、温度、電源電圧の変動があっても、設計者が使用可能な電圧範囲で所望の動作が可能な半導体装置回路を提供することである。
【００１３】
【課題を解決するための手段】
よって目的を達成するために、本発明による電圧参照回路は、トランジスタのしきい値電圧の変動を検知するプロセス検知回路と、前記しきい値電圧の変動を監視し、この変動を制御信号として出力する基準電圧比較回路とを備え、前記プロセス検知回路は、ソースが第１の電源に接続され、ドレインがゲートに接続された一導電型の第１のＭＯＳトランジスタと、ソースが前記第１の電源に接続され、ゲートが前記第１のＭＯＳトランジスタのゲートに接続された一導電型の第２のＭＯＳトランジスタと、ソースが第１の抵抗を介して第２の電源に接続され、ドレインが前記第１のＭＯＳトランジスタのドレインに接続され、ゲートが前記第２のＭＯＳトランジスタのドレインに接続された逆導電型の第３のＭＯＳトランジスタと、ソースが前記第２の電源に接続され、ドレインが前記第２のＭＯＳトランジスタのドレインに接続され、ゲートが前記第３のＭＯＳトランジスタのソースに接続された逆導電型の第４のＭＯＳトランジスタと、前記第３のＭＯＳトランジスタのソースに接続された出力信号線とを備えることを特徴としている。
【００１４】
また、本発明による半導体回路装置は、基準クロックと発振周波数との位相を比較する位相周波数比較器と、この位相周波数比較器の出力を電流に変換するチャージポンプと、このチャージポンプの出力電流から電圧を発生するローパスフィルタと、トランジスタのしきい値電圧の変動を検知し、この変動を制御信号として出力する電圧参照回路と、前記電圧参照回路の制御信号と前記ローパスフィルタの出力電圧とに基づいて、所望の発振周波数の発振出力を生成する発振器とを備えたことを特徴としている。
【００１５】
【発明の実施の形態】
以下、図面を参照しながら本発明の実施の形態について説明する。
【００１６】
図１は、本発明におけるしきい値電圧参照回路の回路図である。図１のように、しきい値電圧参照回路は、プロセスに基づくＭＯＳトランジスタのプロセス電圧vthrefを出力するプロセス検知回路１０１（検知回路）と、プロセス検知回路１０１により出力されたプロセス電圧vthrefが狙い目のどちらに変動したかを判定し、制御信号を出力する基準電圧比較回路１０２から構成されている。
【００１７】
プロセス検知回路１０１は、ＰＭＯＳトランジスタＰ１１（第１のＭＯＳトランジスタ），Ｐ１２（第２のＭＯＳトランジスタ）と、ＮＭＯＳトランジスタＮ１１（第３のＭＯＳトランジスタ），Ｎ１２（第４のＭＯＳトランジスタ）と、抵抗Ｒ１１（第１の抵抗）から構成されている。ＰＭＯＳトランジスタＰ１１は、ソースに第１の電源が接続され、ドレインにＮＭＯＳトランジスタＮ１１のドレインが接続され、ゲートにドレインが接続されている。ＮＭＯＳトランジスタＮ１１は、ソースに抵抗Ｒ１１を介して第２の電源が接続されている。
【００１８】
また、ＰＭＯＳトランジスタＰ１２は、ソースに第１の電源が接続され、ドレインにＮＭＯＳトランジスタＮ１２のドレインが接続されている。そして、ゲートにＰＭＯＳトランジスタＰ１１のゲートが接続され、ＰＭＯＳトランジスタＰ１１とＰＭＯＳトランジスタＰ１２は、カレント・ミラーを構成している。ＮＭＯＳトランジスタＮ１２は、ソースに第２の電源が接続され、ゲートにＮＭＯＳトランジスタＮ１１と抵抗Ｒ１１の接続点が接続されている。また、ＮＭＯＳトランジスタＮ１１のゲートに、ＰＭＯＳトランジスタＰ１２およびＮＭＯＳトランジスタＮ１２の共通ドレインが接続されている。そして、ＮＭＯＳトランジスタＮ１１と抵抗Ｒ１１との接続点のプロセス電圧vthrefが、基準電圧比較回路１０２に供給される。
【００１９】
ＰＭＯＳトランジスタＰ１１，Ｐ１２がカレント・ミラーを構成していることにより、各ＭＯＳトランジスタと抵抗には同じ電流が流れる。ＮＭＯＳトランジスタＮ１１，Ｎ１２にも同じ電流が流れ、ＮＭＯＳトランジスタＮ１１，Ｎ１２はオン状態となっている。プロセス電圧vthrefが、しきい値電圧Vthよりわずかに大きいところで回路は安定動作するので、プロセス電圧vthrefには、プロセスに基づくしきい値電圧Vthにほぼ等しい電圧値が得られる。
【００２０】
基準電圧比較回路１０２は、比較器Ｃ１１（第１の比較器），Ｃ１２（第２の比較器）およびＣ１３と、ＮＭＯＳトランジスタＮ１３（第５のＭＯＳトランジスタ）と、抵抗Ｒ１２（第４の抵抗），Ｒ１３（第５の抵抗）およびＲ１４から構成されている。参照電圧VrefとＮＭＯＳトランジスタＮ１３のソース電圧とを入力とする比較器Ｃ１１の出力が、ＮＭＯＳトランジスタＮ１３のゲートに供給されている。ＮＭＯＳトランジスタＮ１３のドレインは第１の電源に接続され、ソースは抵抗Ｒ１２，Ｒ１３およびＲ１４を介して第２の電源に接続されている。比較器Ｃ１１により、ＮＭＯＳトランジスタＮ１３のソース電圧は、参照電圧Vrefと等しくなるように制御される。すなわち、抵抗Ｒ１２〜Ｒ１４間にかかる電圧値が一定となるように制御されている。尚、参照電圧Vrefは、プロセス、温度および電源電圧に依存しないものとする。
【００２１】
比較器Ｃ１２は、反転入力端子に抵抗Ｒ１２とＲ１３の接続点の電圧VrefH1を、非反転入力端子にプロセス検知回路１０１のプロセス電圧vthrefを入力とし、信号prcss（第１の制御信号）を生成する。比較器Ｃ１３は、非反転入力端子に抵抗Ｒ１３とＲ１４の接続点の電圧VrefL1を、反転端子にプロセス検知回路１０１のプロセス電圧vthrefを入力とし、信号prcsf（第２の制御信号）を生成する。抵抗Ｒ１２，Ｒ１３およびＲ１４を適当な値とすることにより、抵抗Ｒ１２とＲ１３の接続点の電圧VrefH1と、抵抗Ｒ１３とＲ１４の接続点の電圧VrefL1を所望の値に設定することができる。尚、比較器Ｃ１２，Ｃ１３にヒステリシス特性があれば、雑音による誤動作を防止できる。
【００２２】
ここで、VrefH1＝Vth#center＋0.1［Ｖ］，VrefL1＝Vth#center−0.1［Ｖ］となるように設定した場合を考える。Vth#centerは、しきい値電圧Vthの狙い目（プロセスの中心）を表す。
【００２３】
ここでは、プロセス検知回路１０１のプロセス電圧vthrefは、ＮＭＯＳトランジスタのしきい値電圧Vthnに等しくなるように設定されている。比較器Ｃ１２は、「VthnがVrefH1より高い場合は、信号prcssをＨレベルに設定」し、比較器Ｃ１３は、「VthnがVrefL1より低い場合は、信号prcsfをＨレベルに設定」する。すなわち、しきい値電圧Vthnが狙い目Vth#centerより0.1Ｖ以上高い場合は、信号prcssをＨレベルにし、0.1Ｖ以上低い場合は、信号prcsfをＨレベルにする。つまり、しきい値電圧Vthがどちらに変動したのか、制御信号から判断することができる。
【００２４】
また、プロセス検知回路１０１の抵抗Ｒ１１を適当に選べば、プロセス電圧vthrefの値を温度上昇と共に大きくなるように、すなわち、温度によるしきい値電圧Vthの変動を検知するようにできる。つまり、温度上昇によるトランジスタの駆動力の低下をトランジスタのしきい値電圧の増加として、プロセス電圧vthrefに反映させることができる。
【００２５】
また、トランジスタのしきい値電圧には、トランジスタのチャネル長の変動も現れるので、本発明ではトランジスタのチャネル長の変動も検知することができる。
【００２６】
尚、図１ではＮＭＯＳトランジスタのしきい値電圧を得るプロセス検知回路１０１を示したが、ＰＭＯＳトランジスタについても同様な回路構成により、プロセス、温度に基づく駆動力の変動を検出することができる。
【００２７】
次に、上述したしきい値電圧参照回路を用いたＰＬＬについて説明する。これは、最も典型的なプロセス、温度およびローパスフィルタの出力電圧において所望の周波数で発振するようにした後、プロセス、温度による周波数変動分をローパスフィルタの出力電圧の有効範囲内で調節し、ＶＣＯの発振周波数帯を設定するものである。
【００２８】
図２は、本発明における電圧参照回路を用いたＰＬＬの概略図である。図２のＰＬＬは、位相周波数比較器２１と、チャージポンプ２２と、ローパスフィルタ２３と、ＶＣＯ（発振器）２４と、分周器２５を備え、さらに、定電流源２６と電圧参照回路２７を備えている。定電流源２６は、バンドギャップリファレンス回路のような温度補償機能を有し、その出力は温度と電源電圧に依存しない、また、プロセスにもほとんど依存しないものとする。
【００２９】
位相周波数比較器２１は、基準クロックＣＬＫと分周器２５の出力信号fNとの位相差を検出し、その位相差に対応した出力信号を出力する。チャージポンプ２２は、位相周波数比較器２１からの出力信号を入力とし、その入力に応じた時間だけローパスフィルタ２３に対し充放電を行う。ローパスフィルタ２３は、チャージポンプ２２からの充放電信号の高周波数雑音を除去し、その出力をＶＣＯ２４に供給する。ＶＣＯ２４は、ローパスフィルタ２３の出力電圧vlpfoutに応じて発振周波数fvcoを変えるが、本発明では、電圧参照回路２７により生成された制御信号をもとに発振周波数fvcoの変更を行う。分周器２５は、基準クロックＣＬＫより高い周波数の信号をＰＬＬ回路で生成する場合に必要となり、その分周比をＮとすれば、ＰＬＬ回路が同期状態に達した時、ＶＣＯ２４の発振周波数は基準クロックＣＬＫのＮ倍となる。
【００３０】
本発明のＶＣＯ２４は、制御電圧生成器２４ａおよび差動リングオシレータ２４ｂを備える。制御電圧生成器２４ａは、電圧参照回路２７により生成された制御信号をもとに、差動リングオシレータ２４ｂへ供給する電流を生成する。そして、差動リングオシレータ２４ｂは、制御電圧生成器２４ａからの電流に応じて発振周波数を生成する。例えば、差動リングオシレータ２４ｂは、複数の遅延素子に流す電流を変えることにより発振周波数fvcoを変えるものである。
【００３１】
図３は、本発明における制御電圧生成器の回路図である。制御電圧生成器２４ａは、図３に示すように、ローパスフィルタ２３からの出力電圧vlpfoutをそれに応じた電流に変換する電圧電流変換回路３０１と、電圧参照回路２７の制御信号prcsf，prcssをもとに生成した電流を差動リングオシレータ２４ｂに供給する補正電流生成回路３０２から構成されている。
【００３２】
電圧電流変換回路３０１は、比較器Ｃ３１（第３の比較器）と、第１の電源と第２の電源の間に縦続接続されたＰＭＯＳトランジスタＰ３１（第６のＭＯＳトランジスタ），ＮＭＯＳトランジスタＮ３１（第７のＭＯＳトランジスタ）および抵抗Ｒ３１（第６の抵抗）から構成されている。ＰＭＯＳトランジスタＰ３１は、ソースに第１の電源が接続され、ドレインにＮＭＯＳトランジスタＮ３１のドレインが接続され、また、ゲートとドレインが接続されている。ＮＭＯＳトランジスタＮ３１は、非反転入力端子にローパスフィルタ２３からの出力電圧vlpfoutを、反転入力端子にＮＭＯＳトランジスタＮ３１のソース電圧を入力とする比較器Ｃ３１の出力がゲートに供給され、ソースに抵抗Ｒ３１を介して第２の電源が接続されている。比較器Ｃ３１により、ＮＭＯＳトランジスタＮ３１のソース電圧（抵抗Ｒ３１の両端にかかる電圧）がローパスフィルタ２３からの出力電圧vlpfoutと等しくなるように制御されている。したがって、ＰＭＯＳトランジスタＰ３１に流れる電流値は、（ローパスフィルタの出力電圧）／（抵抗Ｒ３１の抵抗値）となる。
【００３３】
補正電流生成回路３０２は、ＰＭＯＳトランジスタＰ３２（第８のＭＯＳトランジスタ），Ｐ３３（第９のＭＯＳトランジスタ），Ｐ３４（第１０のＭＯＳトランジスタ），Ｐ３５（第１２のＭＯＳトランジスタ）およびＰ３６（第１３のＭＯＳトランジスタ）と、ＮＭＯＳトランジスタＮ３２（第１４のＭＯＳトランジスタ），Ｎ３３（第１１のＭＯＳトランジスタ）から構成されている。ＰＭＯＳトランジスタＰ３２は、ソースに第１の電源が接続され、ドレインにＮＭＯＳトランジスタＮ３２が接続されている。そして、ＰＭＯＳトランジスタＰ３２のゲートには、電圧電流変換回路３０１のＰＭＯＳトランジスタＰ３１のゲートが接続されている。すなわち、ＰＭＯＳトランジスタＰ３１，Ｐ３２はカレント・ミラー構成を成しており、ＰＭＯＳトランジスタＰ３２に流れる電流Icntは、ＰＭＯＳトランジスタＰ３１に流れる電流“（ローパスフィルタ２３の出力電圧）／（抵抗Ｒ３１の抵抗値）”と等しくなる。したがって、電流Icntは、ローパスフィルタ２３の出力電圧vlpfoutに比例する。また、ＮＭＯＳトランジスタＮ３２のソースは第２の電源が接続され、ＮＭＯＳトランジスタＮ３２に流れる電流Ivcoが差動リングオシレータ２４ｂに供給される。
【００３４】
ＶＣＯ２４の発振周波数を決定する電流、すなわち、差動リングオシレータ２４ｂに供給される電流Ivcoは、ＰＭＯＳトランジスタＰ３２に流れる電流Icntに最低発振周波数を決定する電流成分（ＰＭＯＳトランジスタＰ３３〜Ｐ３５に流れる電流）を、電圧参照回路２７の制御信号prcsf，prcssのもと足し合わせることで生成される。
【００３５】
ＰＭＯＳトランジスタＰ３３は、ソースに第１の電源が接続され、ドレインにＮＭＯＳトランジスタＮ３２のゲートおよびドレインが接続されている。そして、ＰＭＯＳトランジスタＰ３３のゲートに定電流源２６の参照電圧Vrefが供給され、電流Ib0が生成される。
【００３６】
ＰＭＯＳトランジスタＰ３４は、ソースに第１の電源が接続され、ドレインにＮＭＯＳトランジスタＮ３３のドレインが接続され、ゲートに定電流源２６の参照電圧Vrefが供給されている。ＮＭＯＳトランジスタＮ３３は、ソースにＮＭＯＳトランジスタＮ３２のゲートおよびドレインが接続され、ゲートに電圧参照回路２７からの制御信号prcssが供給される。制御信号prcssがＨレベルの時、ＮＭＯＳトランジスタＮ３３はオン状態となり、ＰＭＯＳトランジスタＰ３４に流れる電流Ibsが、電流Icntに足し合わされる。
【００３７】
ＰＭＯＳトランジスタＰ３５は、ソースに第１の電源が接続され、ドレインにＰＭＯＳトランジスタＰ３６のソースが接続され、ゲートに定電流源２６の参照電圧Vrefが供給されている。ＰＭＯＳトランジスタＰ３６は、ドレインにＮＭＯＳトランジスタＮ３２のゲートおよびドレインが接続され、ゲートに電圧参照回路２７からの制御信号prcsfが供給される。制御信号prcsfがＬレベルの時、ＰＭＯＳトランジスタＰ３６はオン状態となり、ＰＭＯＳトランジスタＰ３５に流れる電流Ibfが、電流Icntに足し合わされる。
【００３８】
ここで、プロセス（ここでは、ＮＭＯＳトランジスタのしきい値電圧Vthn）の狙い目からある所望の範囲内に仕上がった場合を考える。しきい値電圧VthnがVrefL1＜Vthn＜VrefH1の範囲にある場合、電圧参照回路２７からの制御信号（prcsf，prcss）＝（Ｌ，Ｌ）となる。したがって、ＰＭＯＳトランジスタＰ３６はオン状態となり、電流Ivcoは、電流IcntにＰＭＯＳトランジスタＰ３３を流れる電流Ib0とＰＭＯＳトランジスタＰ３５を流れる電流Ibfを足し合わせた電流となる。この場合の差動リングオシレータ２４ｂに供給される電流Ivcoは、次式で与えられる。
Ivco = (Ib0 + Ibf) + Icnt
次に、プロセスの狙い目から所望の範囲よりも、しきい値電圧Vthnが高く仕上がった場合を考える。すなわち、Vthn＞VrefH1の範囲にある場合、電圧参照回路２７の制御信号（prcsf，prcss）＝（Ｌ，Ｈ）となる。したがって、ＰＭＯＳトランジスタＰ３６およびＮＭＯＳトランジスタＮ３３は共にオン状態となり、電流Ivcoは、電流Icntにすべての最低発振周波数を決定する電流成分が足し合わされた電流となる。
Ivco = (Ib0 + Ibf + Ibs) + Icnt
したがって、しきい値電圧Vthnが高くなって発振周波数が下がる分を、ＶＣＯ２４に流す電流を増やすことにより補うことができる。
【００３９】
次に、プロセスの狙い目から所望の範囲よりも、しきい値電圧Vthnが低く仕上がった場合を考える。すなわち、Vthn＜VrefL1の範囲にある場合、電圧参照回路２７の制御信号（prcsf，prcss）＝（Ｈ，Ｌ）となる。したがって、ＰＭＯＳトランジスタＰ３６およびＮＭＯＳトランジスタＮ３３は共にオフ状態となるので、電流Ivcoは、電流IcntにＰＭＯＳトランジスタＰ３３に流れる電流Ib0のみ足し合わされた電流となる。
Ivco = Ib0 + Icnt
したがって、しきい値電圧Vthnが低くなって発振周波数が上がる分を、ＶＣＯ２４に流す電流を減らすことにより補うことができる。
【００４０】
本発明の電圧参照回路をＰＬＬ回路に用いることにより、プロセスと温度によるしきい値電圧Vthの変動を検知して、ＶＣＯ２４の発振範囲を自動的に切り換えることができ、ＶＣＯ２４の発振範囲として確保すべき周波数帯を削減することが可能となる。
【００４１】
図４は、プロセス等に基づくＶＣＯの発振範囲として確保すべき周波数帯を表した図である。図４中の実線は、設計者があらかじめ定めた範囲内でプロセスが変動した場合、プロセスが狙い目通りに仕上がった場合に、ＰＬＬ回路が所望の周波数帯で同期できるために必要な周波数範囲をカバーしたＶＣＯの発振特性（１）である。図４中の一点鎖線は、設計者があらかじめ定めた値よりもしきい値電圧Vthが大きく仕上がった場合を想定した高周波数帯の発振特性（２）である。また、図４中の二点鎖線は、設計者のあらかじめ定めた値よりもしきい値電圧Vthが小さく仕上がった場合を想定した低周波数帯の発振特性（３）である。
【００４２】
例えば、しきい値電圧Vthがあらかじめ設計者が設定した設定範囲より大きく仕上がった場合、周波数の下がることが予想される。この場合、本発明では電圧参照回路２７からの制御信号（prcsf，prcss）＝（Ｌ，Ｈ）により、ＶＣＯ２４（差動リングオシレータ２４ｂ）に供給する電流を多くしている。これは、しきい値電圧Vthが高いため、発振周波数は低周波数側に移動するが、差動リングオシレータ２４ｂへ供給する電流を大きくして、通常より高い周波数帯の発振特性（２）に切り換え、発振周波数の減少を補っているのである。
【００４３】
同様に、例えば、しきい値電圧Vthがあらかじめ設計者が設定した設定範囲より小さく仕上がった場合、周波数の上がることが予想される。この場合、本発明では電圧参照回路２７からの制御信号（prcsf，prcss）＝（Ｈ，Ｌ）により、ＶＣＯ２４に供給する電流を少なくしている。これは、しきい値電圧Vthが低いため、発振周波数は高周波数側に移動するが、差動リングオシレータ２４ｂへ供給する電流を小さくして、通常より低い周波数帯の発振特性（３）に切り換え、発振周波数の増加を抑制しているのである。
【００４４】
したがって、ＶＣＯ２４の発振範囲は、図４中の実線の発振特性が持つ範囲で十分であり、従来要求されてきた範囲よりも狭くすることができる。その結果、ＶＣＯの発振特性の傾きKvcoを小さくすることができる。このように、ＶＣＯの発振範囲を狭く抑えることが可能となり、プロセス、温度の変動下でも、所望の周波数で同期が取れ、かつ、ジッタが少なく、低電源電圧動作に耐えうるＰＬＬ回路が実現できる。
【００４５】
上記では、電圧参照回路の制御信号に基づいてＶＣＯの発振周波数を決定する電流値を修正する場合について説明したが、同様にチャージポンプにおいても電圧参照回路の制御信号に基づいて修正が可能である。
【００４６】
次に、本発明の電圧参照回路を用い、入力信号とクロック信号を並走して送受信を行うシステムについて説明する。この実施例は、受信クロックの位相を段階的に遅延させて複数のクロック信号を生成し、この中から電圧参照回路の制御信号により適切な遅延を持ったクロック信号を選択するというものである。
【００４７】
図５は、本発明における入力信号とクロック信号を並走して送受信を行うシステムのブロック図である。図５のように、複数のクロック信号が入力されるセレクタ５１と、このセレクタ５１を制御する電圧参照回路５２と、セレクタ５１により選択されたクロック信号が入力され、それに同期してデータの送受信を行う複数のフリップフロップ５３0〜５３nとから構成されている。複数のクロック信号（ＣＬＫ１〜ＣＬＫ４）は、例えば、基準となるクロック信号ＣＬＫ０から偶数個のインバータを介して遅延させることにより生成される（遅延回路）。
【００４８】
図６は、本発明における電圧参照回路の回路図である。複数のクロック信号から所望のクロック信号を選択するために、このシステムでは、電圧参照回路５２として、上記で説明したしきい値電圧参照回路１０の他に、電源電圧がどの範囲にあるかを検知する電源電圧参照回路６０から構成されている。これら電圧参照回路から出力された制御信号に基づいて所望のクロック信号を選択する。
【００４９】
しきい値電圧参照回路１０は、上記した説明のように、プロセス検知回路１０１と、第１の基準電圧比較回路１０２から構成され、しきい値電圧Vthに基づく制御信号prcsf，prcssを生成する。
【００５０】
ここで、VrefH1＝Vth#center＋0.1［Ｖ］，VrefL1＝Vth#center−0.1［Ｖ］となるように設定した場合を考える。比較器Ｃ１２は、「VthがVrefH1より高い場合は、信号prcssをＨレベルに設定」し、比較器Ｃ１３は、「VthがVrefL1より低い場合は、信号prcsfをＨレベルに設定」する。これにより、しきい値電圧Vthがどちらに変動したのか、制御信号prcsf，prcssから判断でき、複数のクロックの中から所望の遅延状態にあるクロックを選択することができる。例えば、vthref＞VrefH1の時、すなわち、しきい値電圧が所定の値より大きい時、トランジスタの駆動力が低く信号伝達が遅くなるので、遅延の大きなクロックを選択すればよい。一方、vthref＜VrefL1の時、すなわち、しきい値電圧が所定の値より小さい時、トランジスタの駆動力が高く信号伝達が早くなるので、遅延の小さなクロックを選択すればよい。
【００５１】
また、プロセス検知回路１０１の抵抗Ｒ１１を適当に選べば、プロセス電圧vthrefの値を温度上昇と共に大きくなるように、すなわち、温度によるしきい値電圧Vthの変動を検知するようにできる。つまり、温度上昇によるトランジスタの駆動力の低下をトランジスタのしきい値電圧の増加として、プロセス電圧vthrefに反映させることができる。
【００５２】
また、トランジスタのしきい値電圧には、トランジスタのチャネル長の変動をも現れるので、本発明ではトランジスタのチャネル長の変動も検知することができる。
【００５３】
電源電圧参照回路６０は、電源電圧Vdd（第１の電源）の変動に基づき、直列接続された抵抗の接続点の電圧を出力する電源電圧検知回路６０１と、電源電圧Vddがどの範囲にあるかを判定し、制御信号を出力する第２の基準電圧比較回路６０２から構成されている。
【００５４】
電源電圧検知回路６０１は、第１の電源と第２の電源の間に抵抗Ｒ６１（第２の抵抗），Ｒ６２（第３の抵抗）が直列に接続されている。したがって、抵抗Ｒ６１とＲ６２の接続点の電圧は、２つの抵抗比により０（第２の電源の電圧）〜電源電圧（第１の電源の電圧）間の所望の値に設定できる。この接続点の電圧（比較電圧Vdcomp）が、第２の基準電圧比較回路６０２に供給される。
【００５５】
第２の基準電圧比較回路６０２は、比較器Ｃ６１（第１の比較器），Ｃ６２（第２の比較器）およびＣ６３と、ＮＭＯＳトランジスタＮ６１（第５のＭＯＳトランジスタ）と、抵抗Ｒ６３（第４の抵抗），Ｒ６４（第５の抵抗）およびＲ６５から構成されている。参照電圧VrefとＮＭＯＳトランジスタＮ６１のソース電圧とを入力とする比較器Ｃ６１の出力が、ＮＭＯＳトランジスタＮ６１のゲートに供給されている。ＮＭＯＳトランジスタＮ６１のドレインは第１の電源に接続され、ソースは抵抗Ｒ６３，Ｒ６４およびＲ６５を介して第２の電源に接続されている。比較器Ｃ６１により、ＮＭＯＳトランジスタＮ６１のソース電圧は、参照電圧Vrefと等しくなるように制御される。すなわち、抵抗Ｒ６３〜Ｒ６５間にかかる電圧値が一定となるように制御されている。尚、参照電圧Vrefは、プロセス、温度および電源電圧にほとんど依存しないもので、例えば、定電流源から供給される。
【００５６】
比較器Ｃ６２は、反転入力端子に抵抗Ｒ６３とＲ６４の接続点の電圧VrefH2を、非反転入力端子に電源電圧検知回路６０１の比較電圧Vdcompを入力とし、制御信号dec1を生成する。比較器Ｃ６３は、非反転入力端子に抵抗Ｒ６４とＲ６５の接続点の電圧VrefL2を、反転入力端子に電源電圧検知回路６０１の比較電圧Vdcompを入力とし、制御信号inc1を生成する。抵抗Ｒ６３，Ｒ６４およびＲ６５を適当な値とすることにより、抵抗Ｒ６３とＲ６４の接続点の電圧VrefH2と、抵抗Ｒ６４とＲ６５の接続点の電圧VrefL2を所望の値に設定することができる。
【００５７】
図６では、しきい値電圧参照回路１０の第１の基準電圧比較回路１０２と、電源電圧参照回路６０の第２の基準電圧比較回路６０２を別々の回路としたが、第１および第２の基準電圧比較回路における抵抗の接続点の電圧、すなわち、比較対照の電圧（VrefH1とVrefH2，VrefL1とVrefL2）を同じ値にすることができれば、電圧を取り出す部分を同一回路にすることができる。ただし、制御信号を出力する比較器は４つ必要となる。
【００５８】
ここで、電源電圧（第１の電源の電圧）Vdd＝1.8［Ｖ］の場合を考える。VrefH2＝1.0［Ｖ］，VrefL2＝0.8［Ｖ］と設定した場合、比較電圧Vdcompが電源電圧Vddの半分、すなわち、0.9［Ｖ］ならば、VrefL2＜Vdcomp＜VrefH2となる。もし、電源電圧が変動し、比較電圧VdcompがVrefL2〜VrefH2の範囲から外れると、比較器Ｃ６２，Ｃ６３がそれを検知し、出力信号dec1，inc1を活性化する。
【００５９】
比較器Ｃ６２は、「VdcompがVrefH2より高い場合は、dec1をＨレベルに設定」し、比較器Ｃ６３は、「VdcompがVrefL2より低い場合は、inc1をＨレベルに設定」する。これにより、電源電圧がどちらに変動したのか、制御信号dec1，inc1から判断でき、複数のクロックの中から所望の遅延状態にあるクロックを選択することができる。例えば、Vdcomp＞VrefH2の時、すなわち、電源電圧が所定の値より大きい時、トランジスタの駆動力が高く信号伝達が早くなるので、遅延の小さなクロックを選択すればよい。一方、Vdcomp＜VrefL2の時、すなわち、電源電圧が所定の値より小さい時、トランジスタの駆動力が低く信号伝達が遅くなるので、遅延の大きなクロックを選択すればよい。
【００６０】
これら電圧参照回路により生成された制御信号を用いてクロックを選択するセレクタの一実施例の回路図を図７に示す。図７のセレクタは、４つの制御信号を入力とする論理回路と、これら論理結果と各クロック信号が入力されるＡＮＤ回路と、２つのインバータから構成されている。
【００６１】
例えば、しきい値電圧Vthが狙い目より小さく、電源電圧が所定の値よりも大きい場合、制御信号（prcss，prcsf，inc1，dec1）＝（Ｌ，Ｈ，Ｌ，Ｈ）となり、電源電圧およびプロセス共にトランジスタの駆動力をあげる方向に変動させる。よって、この場合は、クロック信号ＣＬＫ０を選択する。また、しきい値電圧Vthが狙い目より大きく、電源電圧が所定の値よりも小さい場合、制御信号（prcss，prcsf，inc1，dec1）＝（Ｈ，Ｌ，Ｈ，Ｌ）となり、電源電圧、プロセス共にトランジスタの駆動力を下げる方向に変動させる。この場合は、クロックＣＬＫ３を選択する。制御信号（prcss，prcsf，inc1，dec1）とクロック信号は、下記に示す表１のような関係となる。
【００６２】
【表１】
0003659630.tif 000002
【００６３】
したがって、プロセス、温度、電源電圧の変動があったとしても、受信データと受信クロックの位相差をある範囲内に抑えることが可能となり、フリップフロップでのデータ読み取り等の誤動作を防ぐことができる。
【００６４】
尚、このクロックの位相補正は、全てのフリップフロップに対して行ってもよいし、あるいは、特定のフリップフロップについてのみ行ってもよい。
【００６５】
上記では、ＮＭＯＳトランジスタの場合について説明したが、ＰＭＯＳトランジスタについても同様な回路構成により、プロセス、温度および電源電圧に基づく駆動力の変動を検出することができる。
【００６６】
電圧参照回路では、プロセス検知回路および電源電圧検知回路によりプロセス、温度および電源電圧の変動を検知し、それに基づき補正を行う場合について説明したが、プロセス検知回路による変動分の補正のみでもいいし、あるいは電源電圧検知回路による変動分の補正のみでもよい。同様に、ＰＬＬのＶＣＯでの補正に用いるのも、プロセス検知回路に加えて電源電圧検知回路を用い、電源電圧の変動分の補正をしてもよい。
【００６７】
その他、この発明の要旨を変えない範囲において、種々変形実施可能なことは勿論である。
【００６８】
【発明の効果】
プロセス、温度、電源電圧の変動の検知を制御信号として生成するので、この制御信号によりプロセス等の変動分を補正でき、プロセス等の変動下であっても所望の動作が可能な半導体回路装置を実現できる。
【００６９】
また、プロセス、温度、電源電圧の変動分の補正ができるので、設計時の設定範囲を狭くしても、設計者が使用可能な電圧範囲で所望の動作ができる。また、設定範囲を狭く抑えることが可能となり、発振特性の傾きKvcoを小さくすることができるので、プロセス、温度、電源電圧の変動下でも、所望の動作が可能で、且つ、ジッタが少なく、低電源電圧動作に耐え得ることができる。
【図面の簡単な説明】
【図１】本発明におけるしきい値電圧参照回路の回路図。
【図２】本発明における電圧参照回路を用いたＰＬＬ回路の概略図。
【図３】本発明における制御電圧生成器の回路図。
【図４】プロセス等に基づくＶＣＯの発振範囲として確保すべき周波数帯を表した図。
【図５】本発明における入力信号とクロック信号を平走して送受信を行うシステムのブロック図。
【図６】本発明における電圧参照回路の回路図。
【図７】制御信号を用いてクロックを選択するセレクタの一実施例の回路図。
【図８】従来のＰＬＬの回路図。
【符号の説明】
１０…しきい値電圧参照回路
１０１…プロセス検知回路
１０２…基準電圧比較回路
Ｐ１１，Ｐ１２…ＰＭＯＳトランジスタ
Ｎ１１〜Ｎ１３…ＮＭＯＳトランジスタ
Ｃ１１〜Ｃ１３…比較器
Ｒ１１〜Ｒ１４…抵抗
【図１】
0003659630.tif 000003
【図２】
0003659630.tif 000004
【図３】
0003659630.tif 000005
【図４】
0003659630.tif 000006
【図５】
0003659630.tif 000007
【図６】
0003659630.tif 000008
【図７】
0003659630.tif 000009
【図８】
0003659630.tif 000010