(57)【特許請求の範囲】
【請求項１】
クロック信号が通過モードを示す第１のレベルになる直前にデータ入力端子に入力されたデータ信号を取り込み、前記クロック信号が保持モードを示す第２のレベルのとき前記取り込んだデータ信号を保持するＲＡＭ型ラッチ回路と、
前記クロック信号が前記第１のレベルのとき前記データ信号と前記データ入力端子とを電気的に分離し、前記クロック信号が前記第２のレベルのとき前記データ信号を前記データ入力端子に入力するスイッチ回路とを有し、
前記クロック信号が前記第２のレベルから前記第１のレベルになる直前に前記データ入力端子に入力されたデータ信号を前記ＲＡＭ型ラッチ回路に格納することを特徴とするフリップフロップ回路。
【請求項２】
請求項１記載のフリップフロップ回路において、
前記スイッチ回路は、
ソース端子に前記データ信号の反転信号が入力され、ドレイン端子が第１のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第２のレベルのとき前記入力された反転信号を前記第１のスイッチ出力端子に出力する第１のトランジスタと、
ソース端子に前記データ信号が入力され、ドレイン端子が第２のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第２のレベルのとき前記入力されたデータ信号を前記第２のスイッチ出力端子に出力する第２のトランジスタとからなることを特徴とするフリップフロップ回路。
【請求項３】
請求項１記載のフリップフロップ回路において、
前記スイッチ回路は、
前記クロック信号を反転させるインバータと、
ソース端子に前記データ信号の反転信号が入力され、ドレイン端子が第１のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第２のレベルのとき前記入力された反転信号を前記第１のスイッチ出力端子に出力する第１導電型の第１のトランジスタと、
ソース端子に前記データ信号が入力され、ドレイン端子が第２のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第２のレベルのとき前記入力されたデータ信号を前記第２のスイッチ出力端子に出力する第１導電型の第２のトランジスタと、
ソース端子に前記データ信号の反転信号が入力され、ドレイン端子が前記第１のスイッチ出力端子に接続され、ゲート端子に入力された前記インバータの出力信号が前記第１のレベルのとき前記入力された反転信号を前記第１のスイッチ出力端子に出力する第２導電型の第３のトランジスタと、
ソース端子に前記データ信号が入力され、ドレイン端子が前記第２のスイッチ出力端子に接続され、ゲート端子に入力された前記インバータの出力信号が前記第１のレベルのとき前記入力されたデータ信号を前記第２のスイッチ出力端子に出力する第２導電型の第４のトランジスタとからなることを特徴とするフリップフロップ回路。
【請求項４】
請求項２又は３記載のフリップフロップ回路において、
前記ＲＡＭ型ラッチ回路は、
入力端子が第１のデータ保持端子に接続され、出力端子が第２のデータ保持端子に接続された第１のインバータと、
入力端子が前記第２のデータ保持端子に接続され、出力端子が前記第１のデータ保持端子に接続された第２のインバータと、
ゲート端子が前記スイッチ回路の第１のスイッチ出力端子に接続され、ソース端子が前記第１のデータ保持端子に接続された第５のトランジスタと、
ドレイン端子が前記第５のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第１のレベルのときドレイン端子とソース端子間を接続する第６のトランジスタと、
ゲート端子が前記スイッチ回路の第２のスイッチ出力端子に接続され、ソース端子が前記第２のデータ保持端子に接続された第７のトランジスタと、
ドレイン端子が前記第７のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第１のレベルのときドレイン端子とソース端子間を接続する第８のトランジスタとからなることを特徴とするフリップフロップ回路。
【請求項５】
請求項２又は３記載のフリップフロップ回路において、
前記ＲＡＭ型ラッチ回路は、
入力端子が第１のデータ保持端子に接続され、出力端子が第２のデータ保持端子に接続された第１のインバータと、
一方の入力端子が前記第２のデータ保持端子に接続され、他方の入力端子にクリア信号が入力され、出力端子が前記第１のデータ保持端子に接続された２入力否定論理積回路と、
ゲート端子が前記スイッチ回路の第１のスイッチ出力端子に接続され、ソース端子が前記第１のデータ保持端子に接続された第５のトランジスタと、
ドレイン端子が前記第５のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第１のレベルのときドレイン端子とソース端子間を接続する第６のトランジスタと、
ゲート端子が前記スイッチ回路の第２のスイッチ出力端子に接続され、ソース端子が前記第２のデータ保持端子に接続された第７のトランジスタと、
ドレイン端子が前記第７のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第１のレベルのときドレイン端子とソース端子間を接続する第８のトランジスタとからなり、
前記クリア信号の入力により、前記第１のデータ保持端子と前記第２のデータ保持端子に保持されたデータの論理値を所望の値に固定することを特徴とするフリップフロップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、占有面積の小さいラッチ回路を応用したフリップフロップ回路に関するものである。
【０００２】
【従来の技術】
記憶回路は現在のデジタル集積回路のなかで大きな部分を占めている。デバイスの微細化とともに、多種多様な機能を同一チップ上に盛り込めるようになった結果、それらの中間結果を、高速アクセスできる形で、同一チップ上に保存しておく必要性があるためである。
【０００３】
従来、記憶回路は、ラッチ回路又はフリップフロップ回路で実現されてきた。ラッチ回路は、クロック信号のレベルがハイまたはロウの期間に新規データを取り込む回路である。回路規模は小さいが、データを取り込むタイミング等に十分注意して設計する必要がある。一方、フリップフロップ回路は、クロック信号の立ち上がりエッジまたは立ち下がりエッジで新規データを取り込む回路である。ラッチ回路に比べ回路規模は大きくなるが、タイミング設計が容易であるといった利点がある。
【０００４】
近年、ラッチ回路の小面積性とフリップフロップ回路のタイミング設計容易性を合わせもつ回路形式が提案されている。図６にトランスミッションゲート形式のラッチ回路を用いたフリップフロップ回路を示し、図７に図６のフリップフロップ回路のタイミングチャートを示す。このフリップフロップ回路は、インバータ回路Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１５，Ｇ１６，Ｇ１７，Ｇ１８と、２入力ＮＡＮＤ回路Ｇ１４と、トランスミッションゲートを構成するｐＭＯＳトランジスタＭ１１及びｎＭＯＳトランジスタＭ１２とからなる。
【０００５】
図６のフリップフロップ回路では、インバータ回路Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１５と２入力ＮＡＮＤ回路Ｇ１４とを用いて、図７に示すようにクロック信号ＣＫの立ち上がりエッジに同期した微小時間幅パルス信号ＣＫ＊とその反転信号バーＣＫ＊とを生成する。この微小時間幅パルス信号ＣＫ＊，バーＣＫ＊でＣＭＯＳトランスミッションゲート形式のラッチ回路を駆動することにより、エッジトリガーのフリップフロップ回路として動作させている。しかしながら、図６に示したフリップフロップ回路では、ラッチ回路がトランスミッションゲート方式であるため、回路の小型化が十分でなく、かつ微小時間幅パルス信号ＣＫ＊，バーＣＫ＊の生成のためにインバータ回路Ｇ１１，Ｇ１２，Ｇ１３，Ｇ１５と２入力ＮＡＮＤ回路Ｇ１４とを追加する必要があった。
【０００６】
小型化が可能なラッチ回路としてＲＡＭ型構成のラッチ回路が知られている。ＲＡＭ型ラッチ回路は、ＳＲＡＭ（Static Random Access Memory ）に用いられる記憶要素回路を切り出して、単独の記憶回路としたものである。高密度レイアウトを意識した回路構成により、小型であるのが特徴である。図８にＲＡＭ型ラッチ回路を示し、図９に図８のＲＡＭ型ラッチ回路のタイミングチャートを示す。ＲＡＭ型ラッチ回路は、インバータ回路Ｇ２１，Ｇ２２，Ｇ２３と、ｎＭＯＳトランジスタＭ２１，Ｍ２２，Ｍ２３，Ｍ２４とからなる。
【０００７】
インバータ回路Ｇ２１，Ｇ２２は記憶回路を構成し、データ保持端子ＱＰとＱＮにデータを保持する。トランジスタＭ２１，Ｍ２２，Ｍ２３，Ｍ２４はデータ保持端子ＱＰ，ＱＮにアクセスするためのデバイスである。クロック信号ＣＫがハイレベルの期間は、データ信号Ｄがデータ保持端子ＱＰに転送され、その反転信号がデータ保持端子ＱＮに転送される通過モードとなり、クロック信号ＣＫがロウレベルの期間は、データ保持端子ＱＰとＱＮに転送されたデータ信号Ｄとその反転信号を保持する保持モードとなる。
【０００８】
図８のＲＡＭ型ラッチ回路は小型化が可能な半面、タイミング設計が困難であるという問題がある。つまり、クロック信号ＣＫがハイレベルの期間では、図９に示すように、データ信号Ｄがそのままデータ保持端子ＱＰに転送されるので、記憶データの更新を、ある期間内でなく、ある時点に限定する必要があるエッジトリガーフリップフロップ回路には適さないという問題がある。
【０００９】
図８に示したＲＡＭ型ラッチ回路をマスタースレーブ形式のフリップフロップ回路として構成した回路例を図１０に示し、そのタイミングチャートを図１１に示す。このフリップフロップ回路は、インバータ回路Ｇ３１，Ｇ３２，Ｇ３３，Ｇ３４，Ｇ３５、ｎＭＯＳトランジスタＭ３１，Ｍ３２，Ｍ３３，Ｍ３４，Ｍ３５，Ｍ３６，Ｍ３７，Ｍ３８とからなる。
【００１０】
図１０に示したフリップフロップ回路では、図１１に示すように、クロック信号ＣＫＰの立ち上がりエッジでデータ信号Ｄを取り込むことができるので、図８に示したラッチ回路に比べ、タイミング設計が容易である。しかしながら、図１０に示したフリップフロップ回路では、ＲＡＭ型ラッチ回路を２個必要とするため、個々のラッチ回路が小型であっても、全体として面積的に大きくなり不利である。
【００１１】
【発明が解決しようとする課題】
以上のように従来のフリップフロップ回路では小型化が不十分で、フリップフロップ回路を多用するデジタル回路の面積が大きくなってしまうという問題点があった。
本発明は、上記課題を解決するためになされたもので、その目的は、小型のフリップフロップ回路を提供することにある。
【００１２】
【課題を解決するための手段】
本発明のフリップフロップ回路は、クロック信号が通過モードを示す第１のレベルになる直前にデータ入力端子に入力されたデータ信号を取り込み、前記クロック信号が保持モードを示す第２のレベルのとき前記取り込んだデータ信号を保持するＲＡＭ型ラッチ回路と、前記クロック信号が前記第１のレベルのとき前記データ信号と前記データ入力端子とを電気的に分離し、前記クロック信号が前記第２のレベルのとき前記データ信号を前記データ入力端子に入力するスイッチ回路とを有し、前記クロック信号が前記第２のレベルから前記第１のレベルになる直前に前記データ入力端子に入力されたデータ信号を前記ＲＡＭ型ラッチ回路に格納するものである。本発明では、基本となるラッチ回路をＲＡＭ型構成とし、このラッチ回路のデータ入力端子にスイッチ回路を接続して、データ信号とラッチ回路とを電気的に分離できるようにした。このような構成により、ラッチ回路が通過モードとなったとき、データ信号はラッチ回路から切り離され、ラッチ回路のデータ入力端子はフローティング状態となる。したがって、ラッチ回路が通過モードの期間にデータ信号が更新されたとしても、ラッチ回路が保持するデータには反映されない。ラッチ回路に保持されるデータは、クロック信号が第２のレベルから第１のレベルに変化するとき（立ち下がりエッジ又は立ち上がりエッジ）のみ取り込まれるので、エッジトリガー形式のフリップフロップ回路として動作させることができる。一方、ラッチ回路が通過モードの期間、データ信号はＲＡＭ型ラッチ回路にダイナミックに保持される。このとき、ＲＡＭ型ラッチ回路のデータ保持部はインバータのクロスカップル構造を維持しているため、仮にデータ入力端子の電荷が消失して、駆動するＭＯＳＦＥＴがオフとなっても前サイクルのデータを保持し、誤ったデータの更新を防止することができる。本発明により、小型レイアウトが可能なＲＡＭ型ラッチ回路１つとスイッチ回路で、エッジトリガー形式のＤフリップフロップ回路を実現できる。
【００１３】
また、本発明のフリップフロップ回路の１構成例において、前記スイッチ回路は、ソース端子に前記データ信号の反転信号が入力され、ドレイン端子が第１のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第２のレベルのとき前記入力された反転信号を前記第１のスイッチ出力端子に出力する第１のトランジスタ（図１、図３のＭ１）と、ソース端子に前記データ信号が入力され、ドレイン端子が第２のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第２のレベルのとき前記入力されたデータ信号を前記第２のスイッチ出力端子に出力する第２のトランジスタ（Ｍ２）とからなるものである。
また、本発明のフリップフロップ回路の１構成例において、前記スイッチ回路は、前記クロック信号を反転させるインバータと、ソース端子に前記データ信号の反転信号が入力され、ドレイン端子が第１のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第２のレベルのとき前記入力された反転信号を前記第１のスイッチ出力端子に出力する第１導電型の第１のトランジスタ（図４、図５のＭ１）と、ソース端子に前記データ信号が入力され、ドレイン端子が第２のスイッチ出力端子に接続され、ゲート端子に入力された前記クロック信号が前記第２のレベルのとき前記入力されたデータ信号を前記第２のスイッチ出力端子に出力する第１導電型の第２のトランジスタ（Ｍ２）と、ソース端子に前記データ信号の反転信号が入力され、ドレイン端子が前記第１のスイッチ出力端子に接続され、ゲート端子に入力された前記インバータの出力信号が前記第１のレベルのとき前記入力された反転信号を前記第１のスイッチ出力端子に出力する第２導電型の第３のトランジスタ（Ｍ７）と、ソース端子に前記データ信号が入力され、ドレイン端子が前記第２のスイッチ出力端子に接続され、ゲート端子に入力された前記インバータの出力信号が前記第１のレベルのとき前記入力されたデータ信号を前記第２のスイッチ出力端子に出力する第２導電型の第４のトランジスタ（Ｍ８）とからなるものである。
【００１４】
また、本発明のフリップフロップ回路の１構成例において、前記ＲＡＭ型ラッチ回路は、入力端子が第１のデータ保持端子に接続され、出力端子が第２のデータ保持端子に接続された第１のインバータ（図１、図４のＧ１）と、入力端子が前記第２のデータ保持端子に接続され、出力端子が前記第１のデータ保持端子に接続された第２のインバータ（Ｇ２）と、ゲート端子が前記スイッチ回路の第１のスイッチ出力端子に接続され、ソース端子が前記第１のデータ保持端子に接続された第５のトランジスタ（Ｍ３）と、ドレイン端子が前記第５のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第１のレベルのときドレイン端子とソース端子間を接続する第６のトランジスタ（Ｍ４）と、ゲート端子が前記スイッチ回路の第２のスイッチ出力端子に接続され、ソース端子が前記第２のデータ保持端子に接続された第７のトランジスタ（Ｍ６）と、ドレイン端子が前記第７のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第１のレベルのときドレイン端子とソース端子間を接続する第８のトランジスタ（Ｍ５）とからなるものである。
また、本発明のフリップフロップ回路の１構成例において、前記ＲＡＭ型ラッチ回路は、入力端子が第１のデータ保持端子に接続され、出力端子が第２のデータ保持端子に接続された第１のインバータ（図３、図５のＧ１）と、一方の入力端子が前記第２のデータ保持端子に接続され、他方の入力端子にクリア信号が入力され、出力端子が前記第１のデータ保持端子に接続された２入力否定論理積回路（Ｇ５）と、ゲート端子が前記スイッチ回路の第１のスイッチ出力端子に接続され、ソース端子が前記第１のデータ保持端子に接続された第５のトランジスタ（Ｍ３）と、ドレイン端子が前記第５のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第１のレベルのときドレイン端子とソース端子間を接続する第６のトランジスタ（Ｍ４）と、ゲート端子が前記スイッチ回路の第２のスイッチ出力端子に接続され、ソース端子が前記第２のデータ保持端子に接続された第７のトランジスタ（Ｍ６）と、ドレイン端子が前記第７のトランジスタのドレイン端子に接続され、ソース端子が接地され、ゲート端子に入力された前記クロック信号が前記第１のレベルのときドレイン端子とソース端子間を接続する第８のトランジスタ（Ｍ５）とからなり、前記クリア信号の入力により、前記第１のデータ保持端子と前記第２のデータ保持端子に保持されたデータの論理値を所望の値に固定するものである。
【００１５】
【発明の実施の形態】
［第１の実施の形態］
以下、本発明の実施の形態について図面を参照して詳細に説明する。図１は本発明の第１の実施の形態となるＲＡＭ型ラッチ回路を用いたフリップフロップ回路の回路図である。本実施の形態のフリップフロップ回路は、ＲＡＭ型ラッチ回路とスイッチ回路とインバータ回路Ｇ４とから構成される。ＲＡＭ型ラッチ回路は、ｎＭＯＳトランジスタＭ３，Ｍ４，Ｍ５，Ｍ６と、インバータ回路Ｇ１，Ｇ２，Ｇ３とを有している。スイッチ回路は、ｎＭＯＳトランジスタＭ１，Ｍ２とを有している。
【００１６】
インバータ回路Ｇ１，Ｇ２は、データ保持部を構成している。インバータ回路Ｇ１の入力端子とインバータ回路Ｇ２の出力端子との接続点が第１のデータ保持端子ＱＮとなり、インバータ回路Ｇ１の出力端子とインバータ回路Ｇ２の入力端子との接続点が第２のデータ保持端子ＱＰとなる。なお、データ保持端子ＱＰとその反転端子であるＱＮは本実施の形態のフリップフロップ回路の出力端子となる。
【００１７】
インバータ回路Ｇ３はデータ信号Ｄを入力として、その反転信号を出力する。インバータ回路Ｇ４はクロック信号ＣＫを入力として、その反転信号を出力する。ｎＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６は、データ入力制御部を構成している。トランジスタＭ１，Ｍ２，Ｍ３，Ｍ４，Ｍ５，Ｍ６の各々は、クロック信号ＣＫ、データ信号Ｄ、あるいはそれらの反転信号により制御され、グランド電極にデータ保持部を接続したり、切り離したりする。
【００１８】
トランジスタＭ２，Ｍ１は、ゲート端子に入力されるクロック信号ＣＫによりオンオフが制御され、データ信号Ｄとその反転信号をデータ保持部に転送したり、データ保持部から切り離したりする役割を果たす。トランジスタＭ１は、インバータ回路Ｇ３からソース端子に入力されるデータ信号Ｄの反転信号を、ドレイン端子（第１のスイッチ出力端子）からトランジスタＭ３のゲート端子（ＲＡＭ型ラッチ回路の第１のデータ入力端子）に出力する。トランジスタＭ２は、ソース端子に入力されるデータ信号Ｄを、ドレイン端子（第２のスイッチ出力端子）からトランジスタＭ６のゲート端子（ＲＡＭ型ラッチ回路の第２のデータ入力端子）に出力する。
【００１９】
すなわち、クロック信号ＣＫがハイレベル（第２のレベル）の期間、トランジスタＭ１，Ｍ２はオンとなり、データ信号Ｄの反転信号をトランジスタＭ３のゲート端子に転送すると共に、データ信号ＤをトランジスタＭ６のゲート端子に転送する。一方、クロック信号ＣＫがロウレベル（第１のレベル）の期間、トランジスタＭ１，Ｍ２はオフとなり、トランジスタＭ３，Ｍ６のゲート端子をデータ入力から切り離し、フローティングとする。
【００２０】
トランジスタＭ４，Ｍ５のソース端子はグランド電極と接続され、ドレイン端子はそれぞれトランジスタＭ３，Ｍ６のドレイン端子と接続される。また、トランジスタＭ３，Ｍ６のソース端子はそれぞれデータ保持端子ＱＮ，ＱＰと接続される。トランジスタＭ４，Ｍ５は、インバータ回路Ｇ４からゲート端子に入力されるクロック信号ＣＫの反転信号によりオンオフが制御され、トランジスタＭ３とＭ６を介してデータ保持部のデータ保持端子ＱＮ，ＱＰを強制的にグランド電極と接続したり、グランド電極から切り離したりする役割を果たす。
【００２１】
クロック信号ＣＫがロウレベルの期間、トランジスタＭ４，Ｍ５はオンとなる。その結果、クロック信号ＣＫがロウレベルになる直前のデータ信号Ｄの値によりＱＮまたはＱＰどちらかのデータ保持端子がグランド電極に接続される。このとき、データ信号Ｄがデータ保持部に格納される。この動作の詳細については後述する。また、クロック信号ＣＫがハイレベルの期間、トランジスタＭ４，Ｍ５はオフとなり、インバータ回路Ｇ１，Ｇ２のデータ保持部を保持モードにする。
【００２２】
本実施の形態の動作のタイミングチャートを図２に示す。図２はデータ信号Ｄ、クロック信号ＣＫ及びデータ保持端子ＱＰの信号波形を示している。クロック信号ＣＫの立ち下がりでデータ信号Ｄが取り込まれて保持され、エッジトリガー形式のフリップフロップ回路として動作していることが分かる。
【００２３】
図８のＲＡＭ型ラッチ回路との違いは、トランジスタＭ１，Ｍ２を設けたことにより、ラッチ回路が通過モード、すなわちクロック信号ＣＫがロウレベルとなっている期間、データ信号ＤがトランジスタＭ３，Ｍ６のゲート端子から電気的に切り離されていることである。このため、通過モードの期間中にデータ信号Ｄが更新されたとしても、データ保持部の保持データには反映されない。データ信号Ｄのデータ保持部への取り込みは、クロック信号ＣＫがハイレベルからロウレベルに切り替わるエッジにおいてのみ行われる。
【００２４】
例えば、クロック信号ＣＫがハイレベルの状態で、データ信号Ｄがハイレベルの場合、トランジスタＭ３のゲート端子にはロウレベル、トランジスタＭ６のゲート端子にはハイレベルが与えられる。ここで、クロック信号ＣＫがロウレベルに切り替わると、トランジスタＭ３，Ｍ６のゲート端子がフローティング状態となり、クロック信号ＣＫがロウレベルになる直前のデータ信号Ｄによる電荷がトランジスタＭ３，Ｍ６のゲート端子に保持され、トランジスタＭ３がオフ、トランジスタＭ６がオンの状態が維持される。クロック信号ＣＫがロウレベルになることにより、トランジスタＭ４，Ｍ５がオンとなるので、トランジスタＭ５，Ｍ６を介してデータ保持端子ＱＰがグランド電極に接続され、データ信号Ｄがデータ保持部に格納される。
【００２５】
一方、クロック信号ＣＫがハイレベルの状態で、データ信号Ｄがロウレベルの場合、トランジスタＭ３のゲート端子にはハイレベル、トランジスタＭ６のゲート端子にはロウレベルが与えられる。ここで、クロック信号ＣＫがロウレベルに切り替わると、前記と同様にクロック信号ＣＫがロウレベルになる直前の電荷がトランジスタＭ３，Ｍ６のゲート端子に保持され、トランジスタＭ３がオン、トランジスタＭ６がオフの状態が維持される。そして、トランジスタＭ４，Ｍ５がオンとなることにより、トランジスタＭ３，Ｍ４を介してデータ保持端子ＱＮがグランド電極に接続され、データ信号Ｄがデータ保持部に格納される。
【００２６】
クロック信号ＣＫがロウレベルの期間では、クロック信号ＣＫがロウレベルになる直前のデータ信号Ｄによる電荷がトランジスタＭ３，Ｍ６のゲート端子に保持されているが、この電荷が時間の経過に伴ってリーク電流により消失し、オン状態のトランジスタＭ３又はＭ６がオフとなって、データ保持部のデータを更新する恐れがある。
【００２７】
しかしながら、データ保持部は２対のインバータ回路Ｇ１，Ｇ２で構成されているので、このデータ保持部のデータを反転させるためには大きな電流をデータ保持端子ＱＰ又はＱＮに注入する必要がある。しかし、電荷が消失してなかばオフになろうとしているトランジスタＭ３又はＭ６にはそのような電流供給能力はない。したがって、データ保持部のデータが誤って更新される可能性は非常に小さく、エッジトリガー形式のフリップフロップ回路としての機能を維持することができる。
【００２８】
以上により、本実施の形態では、ＲＡＭ型ラッチ回路の採用でラッチ回路そのものを小型化し、新たな付加回路により、１個のラッチ回路のみでフリップフロップ回路として動作させることができるので、従来より小型なフリップフロップ回路を実現することができる。また、データの取り込み、保持のタイミングを制御性良く行うため、インバータ回路Ｇ４によりフリップフロップ回路の内部で逆相のクロック信号を生成するようにした。
【００２９】
［第２の実施の形態］
図３は、本発明の第２の実施の形態となるＲＡＭ型ラッチ回路を用いたフリップフロップ回路の回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のフリップフロップ回路は、第１の実施の形態のフリップフロップ回路において、インバータ回路Ｇ２の代わりに２入力ＮＡＮＤ回路（２入力否定論理積回路）Ｇ５を使用し、新たにクリア入力信号ＣＬＲを追加して、データ保持部の保持データを強制的にＱＰ＝０、ＱＮ＝１とできるようにしたものである。
【００３０】
インバータ回路Ｇ１と２入力ＮＡＮＤ回路Ｇ５は、データ保持部を構成している。インバータ回路Ｇ１の入力端子と２入力ＮＡＮＤ回路Ｇ５の出力端子との接続点がデータ保持端子ＱＮとなり、インバータ回路Ｇ１の出力端子と２入力ＮＡＮＤ回路Ｇ５の一方の入力端子との接続点がデータ保持端子ＱＰとなる。また、２入力ＮＡＮＤ回路Ｇ５の他方の入力端子にはクリア入力信号ＣＬＲが入力される。
【００３１】
クリア入力信号ＣＬＲをハイレベル、すなわち論理値１に設定した場合、２入力ＮＡＮＤ回路Ｇ５はインバータ回路Ｇ２と同じ動作をする。したがって、このときの動作は第１の実施の形態で説明したとおりである。一方、クリア入力信号ＣＬＲをロウレベル、すなわち論理値０に設定した場合、２入力ＮＡＮＤ回路Ｇ５の出力端子はハイレベルとなり、データ保持端子ＱＮは論理値１に固定され、結果としてデータ保持端子ＱＰは論理値０に固定される。こうして、データ保持部の保持データをＱＰ＝０、ＱＮ＝１に設定することができる。
【００３２】
［第３の実施の形態］
図４は本発明の第３の実施の形態となるＲＡＭ型ラッチ回路を用いたフリップフロップ回路の回路図であり、図１と同一の構成には同一の符号を付してある。本実施の形態のフリップフロップ回路は、第１の実施の形態のフリップフロップ回路にｐＭＯＳトランジスタＭ７，Ｍ８を加えることにより、データ入力とＲＡＭ型ラッチ回路とを接続するｎＭＯＳパストランジスタＭ１，Ｍ２をＣＭＯＳトランスミッションゲートで置き換えたものである。
【００３３】
ｎＭＯＳトランジスタＭ１とｐＭＯＳトランジスタＭ７は第１のＣＭＯＳトランスミッションゲートを構成し、ｎＭＯＳトランジスタＭ２とｐＭＯＳトランジスタＭ８は第２のＣＭＯＳトランスミッションゲートを構成している。トランジスタＭ７のソース端子はインバータ回路Ｇ３の出力端子に接続され、ドレイン端子はトランジスタＭ３のゲート端子に接続される。トランジスタＭ８のソース端子にはデータ信号Ｄが入力され、ドレイン端子はトランジスタＭ６のゲート端子に接続される。
【００３４】
そして、トランジスタＭ７，Ｍ８のゲート端子はインバータ回路Ｇ４の出力端子に接続される。したがって、クロック信号ＣＫがハイレベルの期間、トランジスタＭ１，Ｍ２，Ｍ７，Ｍ８はオンとなり、クロック信号ＣＫがロウレベルの期間、トランジスタＭ１，Ｍ２、Ｍ７、Ｍ８はオフとなるので、フリップフロップ回路としての動作は第１の実施の形態と同じになる。本実施の形態では、ＣＭＯＳトランスミッションゲートを用いることにより、ノードＮ１，Ｎ２（トランジスタＭ３、Ｍ６のゲート端子）での電圧振幅を電源電位とすることができるので、ノイズマージンを大きくすることができる。
【００３５】
［第４の実施の形態］
図５は本発明の第４の実施の形態となるＲＡＭ型ラッチ回路を用いたフリップフロップ回路の回路図であり、図１、図３と同一の構成には同一の符号を付してある。本実施の形態のフリップフロップ回路は、第３の実施の形態のフリップフロップ回路において、インバータ回路Ｇ２の代わりに２入力ＮＡＮＤ回路Ｇ５を使用し、新たにクリア入力信号ＣＬＲを追加して、データ保持部の保持データを強制的にＱＰ＝０、ＱＮ＝１とできるようにしたものである。
【００３６】
インバータ回路Ｇ１と２入力ＮＡＮＤ回路Ｇ５は、データ保持部を構成している。インバータ回路Ｇ１の入力端子と２入力ＮＡＮＤ回路Ｇ５の出力端子との接続点がデータ保持端子ＱＮとなり、インバータ回路Ｇ１の出力端子と２入力ＮＡＮＤ回路Ｇ５の一方の入力端子との接続点がデータ保持端子ＱＰとなる。また、２入力ＮＡＮＤ回路Ｇ５の他方の入力端子にはクリア入力信号ＣＬＲが入力される。
【００３７】
クリア入力信号ＣＬＲを論理値１に設定した場合、２入力ＮＡＮＤ回路Ｇ５はインバータ回路Ｇ２と同じ動作をする。したがって、このときの動作は第３の実施の形態で説明したとおりである。一方、クリア入力信号ＣＬＲを論理値０に設定した場合、データ保持端子ＱＮは論理値１に固定され、データ保持端子ＱＰは論理値０に固定される。こうして、データ保持部の保持データをＱＰ＝０、ＱＮ＝１に設定することができる。
【００３８】
【発明の効果】
本発明によれば、クロック信号が通過モードを示す第１のレベルのときデータ入力端子に入力されたデータ信号を取り込み、クロック信号が保持モードを示す第２のレベルのとき取り込んだデータ信号を保持するＲＡＭ型ラッチ回路と、クロック信号が第１のレベルのときデータ信号とデータ入力端子とを電気的に分離し、クロック信号が第２のレベルのときデータ信号とデータ入力端子とを接続するスイッチ回路とを設けることにより、小型レイアウトが可能なＲＡＭ型ラッチ回路１つとスイッチ回路で、エッジトリガー形式のＤフリップフロップ回路を実現することができる。このため、従来２つのラッチ回路を要した記憶回路を小型化して、エッジトリガーフリップフロップ回路の占有面積を大幅に削減することができ、フリップフロップ回路を多用するデジタル回路全体の占有面積を小さくして、デジタル回路の集積度を高めることができる。その結果、同一面積の半導体チップ上により多くの機能を盛り込んだり、同一機能をより小さい面積で実現でき、半導体の利用効率を高めて、回路の高速化、低消費電力化を図ることができる。
【００３９】
また、第１導電型の第１のトランジスタと第２導電型の第３のトランジスタとから１つのトランスミッションゲートを構成し、第１導電型の第２のトランジスタと第２導電型の第４のトランジスタとからもう１つのトランスミッションゲートを構成することにより、第１のスイッチ出力端子と第２のスイッチ出力端子における電圧振幅を電源電位とすることができるので、ノイズマージンを大きくすることができる。
【００４０】
また、第２のインバータの代わりに、一方の入力端子が第２のデータ保持端子に接続され、他方の入力端子にクリア信号が入力され、出力端子が第１のデータ保持端子に接続された２入力否定論理積回路を用いることにより、クリア信号の設定によってフリップフロップ回路として動作させたり、第１のデータ保持端子と第２のデータ保持端子に保持されたデータの論理値を所望の値に固定したりすることができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態となるＲＡＭ型ラッチ回路を用いたフリップフロップ回路の回路図である。
【図２】  図１のフリップフロップ回路の動作を示すタイミングチャート図である。
【図３】  本発明の第２の実施の形態となるＲＡＭ型ラッチ回路を用いたフリップフロップ回路の回路図である。
【図４】  本発明の第３の実施の形態となるＲＡＭ型ラッチ回路を用いたフリップフロップ回路の回路図である。
【図５】  本発明の第４の実施の形態となるＲＡＭ型ラッチ回路を用いたフリップフロップ回路の回路図である。
【図６】  トランスミッションゲート形式のラッチ回路を用いた従来のフリップフロップ回路の回路図である。
【図７】  図６のフリップフロップ回路の動作を示すタイミングチャート図である。
【図８】  従来のＲＡＭ型ラッチ回路の回路図である。
【図９】  図８のＲＡＭ型ラッチ回路の動作を示すタイミングチャート図である。
【図１０】  ＲＡＭ型ラッチ回路を用いた従来のマスタースレーブ方式のフリップフロップ回路の回路図である。
【図１１】  図１０のフリップフロップ回路の動作を示すタイミングチャート図である。
【符号の説明】
Ｇ１〜Ｇ４…インバータ回路、Ｇ５…２入力ＮＡＮＤ回路、Ｍ１〜Ｍ６…ｎＭＯＳトランジスタ、Ｍ７、Ｍ８…ｐＭＯＳトランジスタ。
【図１】
0003673230.tif 000002
【図２】
0003673230.tif 000003
【図３】
0003673230.tif 000004
【図４】
0003673230.tif 000005
【図５】
0003673230.tif 000006
【図６】
0003673230.tif 000007
【図７】
0003673230.tif 000008
【図８】
0003673230.tif 000009
【図９】
0003673230.tif 000010
【図１０】
0003673230.tif 000011
【図１１】
0003673230.tif 000012