(57)【特許請求の範囲】
【請求項１】
複数のワード線と、
複数のビット線と、
前記複数のワード線の１つと前記複数のビット線の１つとに接続されたメモリセルを複数含むメモリセルアレーと、
前記複数のビット線の少なくとも１つに接続されるコラム線と、
第１および第２のデータ線と、
前記メモリセルアレーの前記メモリセルからのデータの読み出し時には、前記コラム線に前記第１および第２のデータ線の一方を選択して接続し、前記メモリセルアレーの前記メモリセルへのデータの書き込み時には、前記コラム線に前記第１および第２のデータ線を接続するスイッチと、
前記第１および第２のデータ線に接続された読み出し回路と、
前記第１および第２のデータ線に接続された書き込み回路と、
を有することを特徴とする半導体記憶装置。
【請求項２】
前記スイッチは、前記メモリセルアレーの前記メモリセルからのデータの読み出しサイクル毎に、前記第１および第２のデータ線間で選択するデータ線を切り替える、
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記スイッチにより前記第１および第２のデータ線の一方が選択されている時に、前記第１および第２のデータ線の残りの一方をプリチャージするプリチャージ回路を有する、
ことを特徴とする請求項１または２に記載の半導体記憶装置。
【請求項４】
複数のワード線と、
複数の第１および複数の第２のビット線と、
前記複数のワード線の１つと前記複数の第１のビット線の１つとに接続されたメモリセルを複数含む第１のメモリセルアレー部と、
前記複数のワード線の１つと前記複数の第２のビット線の１つとに接続されたメモリセルを複数含む第２のメモリセルアレー部と、
前記複数の第１のビット線の少なくとも１つに接続される第１のコラム線と、
前記複数の第２のビット線の少なくとも１つに接続される第２のコラム線と、
第１および第２のデータ線と、
前記第１のメモリセルアレー部の前記メモリセルからのデータの読み出し時には、前記第１のコラム線に前記第１および第２のデータ線の一方を選択して接続し、前記第１のメモリセルアレー部の前記メモリセルへのデータの書き込み時には、前記第１のコラム線に前記第１および第２のデータ線を接続する第１のスイッチと、
前記第２のメモリセルアレー部の前記メモリセルからのデータの読み出し時には、前記第２のコラム線に前記第１および第２のデータ線の一方を選択して接続し、前記第２のメモリセルアレー部の前記メモリセルへのデータの書き込み時には、前記第２のコラム線に前記第１および第２のデータ線を接続する第２のスイッチと、
前記第１および第２のデータ線に接続された読み出し回路と、
前記第１および第２のデータ線に接続された書き込み回路と、
を有することを特徴とする半導体記憶装置。
【請求項５】
前記第１および第２のスイッチは、前記第１および第２のメモリセルアレー部の前記メモリセルからのデータの読み出しサイクル毎に、第１および第２のデータ線間で選択するデータ線を切り替える、
ことを特徴とする請求項４記載の半導体記憶装置。
【請求項６】
前記第１および第２のスイッチにより前記第１および第２のデータ線の一方が選択されている時に、前記第１および第２のデータ線の残りの一方をプリチャージするプリチャージ回路を有する、
ことを特徴とする請求項４または５記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は、メモリセルを有する半導体記憶装置に関する。
【背景技術】
【０００２】
例えば、フラッシュメモリ等の半導体記憶装置では、メモリセルアレーの各メモリセルに対して、グローバルビット線等のデータ線を介して、データの読み出し、および、データの書き込みが行われる。
【０００３】
このような半導体記憶装置では、データの書き込み時に、データ線の配線抵抗により、ＩＲドロップが発生する。ＩＲドロップが大きいと、データの書き込みに影響する可能性がある。このため、データ線の配線幅は、配線抵抗を小さくするべく、太めに設定されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−４８７０号公報
【特許文献２】特開平１１−８７６６０号公報
【特許文献３】特開２００４−３１８９４１号公報
【特許文献４】特開２００４−３２６９６５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、データ線を太めに設定すると、データ線の寄生容量が増大してしまい、データの読み出し時において、読み出し速度が低下してしまう可能性がある。
【課題を解決するための手段】
【０００６】
発明の一観点によれば、以下のような半導体記憶装置が提供される。
この半導体記憶装置は、複数のワード線と、複数のビット線と、複数のワード線の１つと複数のビット線の１つとに接続されたメモリセルを複数含むメモリセルアレーと、複数のビット線の少なくとも１つに接続されるコラム線と、第１および第２のデータ線と、メモリセルアレーのメモリセルからのデータの読み出し時には、コラム線に第１および第２のデータ線の一方を選択して接続し、メモリセルアレーのメモリセルへのデータの書き込み時には、コラム線に第１および第２のデータ線を接続するスイッチと、第１および第２のデータ線に接続された読み出し回路と、第１および第２のデータ線に接続された書き込み回路と、を有する。
【発明の効果】
【０００７】
開示の半導体記憶装置によれば、データの読み出し速度を向上することが可能となる。
【図面の簡単な説明】
【０００８】
【図１】第１の実施の形態に係る半導体記憶装置の一例を示す回路図である。
【図２】参考例を示す回路図である。
【図３】参考例のフラッシュメモリセルを示す図である。
【図４】参考例のフラッシュメモリの各信号線等の電位を示した図である。
【図５】参考例のフラッシュメモリに発生する配線抵抗および寄生容量を説明する回路図である。
【図６】第２の実施の形態に係るフラッシュメモリの一例を示す回路図である。
【図７】第３の実施の形態に係るフラッシュメモリの一例を示す回路図である。
【図８】第２の実施の形態に係るフラッシュメモリシステムの一例を示す図である。
【図９】第４の実施の形態に係るフラッシュメモリの一例を示す回路図である。
【図１０】第４の実施の形態に係るフラッシュメモリの一例を示す回路図である。
【図１１】第４の実施の形態に係る読み出し動作の一例を示すタイミングチャートである。
【図１２】第４の実施の形態に係る書き込み動作の一例を示すタイミングチャートである。
【図１３】第５の実施の形態に係るフラッシュメモリの一例を示す回路図である。
【図１４】第５の実施の形態に係るフラッシュメモリの一例を示す回路図である。
【図１５】第５の実施の形態に係る読み出し動作の一例を示すタイミングチャートである。
【図１６】第５の実施の形態に係る書き込み動作の一例を示すタイミングチャートである。
【発明を実施するための形態】
【０００９】
以下、実施の形態を図面を参照して説明する。
［第１の実施の形態］
図１は、第１の実施の形態に係る半導体記憶装置の一例を示す回路図である。
【００１０】
半導体記憶装置１は、複数のワード線Ｗ０〜Ｗｎと、複数のビット線Ｂ０〜Ｂｎと、メモリセルアレー１ａと、コラム線１ｂと、スイッチ１ｃと、データ線１ｄ，１ｅと、読み出し回路１ｆと、書き込み回路１ｇとを有している。
【００１１】
メモリセルアレー１ａは、複数のメモリセルＭＣを含んでいる。複数のメモリセルＭＣのそれぞれは、ワード線Ｗ０〜Ｗｎの１つとビット線Ｂ０〜Ｂｎの１つとに接続されている。コラム線１ｂは、ビット線Ｂ０〜Ｂｎの少なくとも１つに接続されている。
【００１２】
スイッチ１ｃは、コラム線１ｂと、データ線１ｄおよびデータ線１ｅとの間に挿入されている。スイッチ１ｃは、メモリセルＭＣからのデータの読み出し時には、コラム線１ｂに、データ線１ｄおよびデータ線１ｅの一方を選択して接続する。また、スイッチ１ｃは、メモリセルＭＣへのデータの書き込み時には、コラム線１ｂに、データ線１ｄおよびデータ線１ｅの両方を接続する。
【００１３】
読み出し回路１ｆは、データの読み出し時に、データ線１ｄおよびデータ線１ｅの一方からデータを読み出す。書き込み回路１ｇは、データの書き込み時に、データ線１ｄおよびデータ線１ｅに同じデータを出力する。
【００１４】
この半導体記憶装置１では、データの読み出し時、スイッチ１ｃが、コラム線１ｂに、データ線１ｄおよびデータ線１ｅの一方を選択して接続する。この状態で、読み出し回路１ｆが、データ線１ｄおよびデータ線１ｅのうちスイッチ１ｃによってコラム線１ｂと接続された一方のデータ線からデータを読み出す。
【００１５】
また、データの書き込み時、スイッチ１ｃが、コラム線１ｂに、データ線１ｄおよびデータ線１ｅの両方を接続する。この状態で、書き込み回路１ｇが、データ線１ｄおよびデータ線１ｅの両方に同じデータを出力する。
【００１６】
このように、半導体記憶装置１では、スイッチ１ｃが、データの読み出し時に、コラム線１ｂに、データ線１ｄおよびデータ線１ｅの一方を選択して接続する。さらに、スイッチ１ｃが、データの書き込み時に、コラム線１ｂに、データ線１ｄおよびデータ線１ｅの両方を接続する。
【００１７】
これによれば、データの読み出し時には、データ線１ｄおよびデータ線１ｅの一方のみが用いられるため、データ線の実質的な配線幅を細くすることができ、寄生容量を低減することができる。これにより、データの読み出し速度を向上することができる。また、データの書き込み時には、データ線１ｄおよびデータ線１ｅの両方が用いられるため、データ線の実質的な配線幅を太くすることができ、ＩＲドロップによる影響を低減することができる。
【００１８】
［第２の実施の形態］
次に、第１の実施の形態の半導体記憶装置１をフラッシュメモリに適用した実施の形態を、第２の実施の形態として説明する。
【００１９】
まず、第２の実施の形態を詳細に説明する前に、フラッシュメモリの読み出しおよび書き込み動作について参考例を用いて説明する。
図２は、参考例を示す回路図である。
【００２０】
参考例のフラッシュメモリ２は、フラッシュメモリセル２ａと、ローカルビット線ＬＢと、ＭＯＳ（Metal Oxide Semiconductor）トランジスタ２ｂ，２ｄと、ノードＮ１，Ｎ２を備えたグローバルビット線ＧＢと、プリチャージ回路２ｃと、読み出し回路２ｅと、書き込み回路２ｆと、出力端子ＯＵＴと、入力端子ＩＮとを有している。
【００２１】
フラッシュメモリセル２ａは、電子がトラップされるフローティングゲート２ａａを有するＭＯＳトランジスタによって構成されている。フラッシュメモリセル２ａは、ローカルビット線ＬＢと接地線ＶＳＳとの間に接続され、ゲート電極がワード線Ｗに接続されている。
【００２２】
ＭＯＳトランジスタ２ｂは、ローカルビット線ＬＢとノードＮ１との間に接続され、ゲート電極が選択信号線Ｓに接続されている。ＭＯＳトランジスタ２ｄは、ノードＮ１とノードＮ２との間に接続され、ゲート電極が選択信号線ＹＳに接続されている。
【００２３】
プリチャージ回路２ｃは、ＭＯＳトランジスタ２ｃａを有している。ＭＯＳトランジスタ２ｃａは、ノードＮ１と電源線ＶＤＤとの間に接続され、ゲート電極がプリチャージ線ＰＲＥに接続されている。
【００２４】
読み出し回路２ｅは、ＭＯＳトランジスタ２ｅａと読み出しアンプ２ｅｂとを有している。ＭＯＳトランジスタ２ｅａは、ノードＮ２と読み出しアンプ２ｅｂとの間に接続され、ゲート電極が信号線ＲＡＴＬ＿ｂに接続されている。読み出しアンプ２ｅｂは、ＭＯＳトランジスタ２ｅａと出力端子ＯＵＴとの間に接続されている。
【００２５】
書き込み回路２ｆは、ＭＯＳトランジスタ２ｆａと書き込みアンプ２ｆｂとを有している。ＭＯＳトランジスタ２ｆａは、ノードＮ２と書き込みアンプ２ｆｂとの間に接続され、ゲート電極が信号線ＷＡｅｎに接続されている。書き込みアンプ２ｆｂは、ＭＯＳトランジスタ２ｆａと入力端子ＩＮとの間に接続されている。
【００２６】
なお、ＭＯＳトランジスタ２ｂ，２ｃａ，２ｄ，２ｅａ，２ｆａは、ｎチャネル型ＭＯＳトランジスタである。
次に、このフラッシュメモリ２の動作について、図２〜図４を用いて説明する。
【００２７】
図３は、参考例のフラッシュメモリセルを示す図である。図４は、参考例のフラッシュメモリの各信号線等の電位を示した図である。最初に、データの読み出し動作について説明する。
【００２８】
まず、ＭＯＳトランジスタ２ｃａをオンし、グローバルビット線ＧＢを、例えば、「Ｈ」にプリチャージする。このとき、ＭＯＳトランジスタ２ｂ，２ｄ，２ｅａ，２ｆａはオフしている。次に、ＭＯＳトランジスタ２ｃａをオフし、ＭＯＳトランジスタ２ｂ，２ｄ，２ｅａをオンし、ワード線Ｗに例えば５Ｖの電位を与える。
【００２９】
このとき、フラッシュメモリセル２ａのフローティングゲート２ａａに電子がトラップされていなければ、図２に示すように、フラッシュメモリセル２ａに電流が流れる。これにより、グローバルビット線ＧＢの電位が「Ｈ」から「Ｌ」に下がり、出力端子ＯＵＴには、例えば、「Ｈ」が出力される。なお、ここでは、フローティングゲート２ａａに電子がトラップされていない状態を、フラッシュメモリセル２ａが消去され「１」を記憶している状態とする。
【００３０】
また、このとき、図３（Ａ）に示すように、フラッシュメモリセル２ａのフローティングゲート２ａａに電子がトラップされていれば、フラッシュメモリセル２ａには電流が流れない。これにより、グローバルビット線ＧＢの電位は「Ｈ」を維持し、出力端子ＯＵＴには、例えば、「Ｌ」が出力される。なお、ここでは、フローティングゲート２ａａに電子がトラップされている状態を、フラッシュメモリセル２ａに「０」が書き込まれている状態とする。
【００３１】
このようにして、フラッシュメモリセル２ａからデータが読み出される。
次に、データの書き込み動作について説明する。
フラッシュメモリセル２ａに、「０」を書き込む際は、図３（Ｂ）に示すように、ローカルビット線ＬＢに例えば５Ｖの電位を与え、ワード線Ｗに例えば９Ｖの電位を与える。これにより、フラッシュメモリセル２ａを流れる電子がフローティングゲート２ａａにトラップする。
【００３２】
また、フラッシュメモリセル２ａを消去する際は、ローカルビット線ＬＢをフローティング状態とし、ワード線Ｗに例えば−９Ｖの電位を与える。これにより、フローティングゲート２ａａの電子が消去される。
【００３３】
図４は、フラッシュメモリ２の、読み出し、「０」書き込み、「０」書き込み（ベリファイ）、消去、消去（ベリファイ）時における、ワード線Ｗ、ウェル、ローカルビット線ＬＢ、および、選択信号線Ｓの電位を示す。
【００３４】
「０」書き込みはワード線および選択信号線により選択されたフラッシュメモリセルに実行される。消去は「０」書き込みと異なり、セクターと呼ばれるメモリブロック単位で複数のフラッシュメモリセルに対して一括して実行されるもので、消去されたメモリブロック内の全フラッシュメモリセルが「１」を記憶した状態となる。「０」書き込みは消去により「１」を記憶した状態のフラッシュメモリセルに対して「０」を記憶させるために実行する。
【００３５】
次に、フラッシュメモリ２に発生する配線抵抗および寄生容量について説明する。
図５は、参考例のフラッシュメモリに発生する配線抵抗および寄生容量を説明する回路図である。
【００３６】
図５（Ａ）に示すように、グローバルビット線ＧＢには、接地線ＶＳＳとの間に、配線容量２ｇが発生する。このため、グローバルビット線ＧＢのデータ伝送速度が低下し、データの読み出し速度が低下する。
【００３７】
また、図５（Ｂ）に示すように、グローバルビット線ＧＢには、配線抵抗２ｈが発生する。このため、データの書き込み時、フラッシュメモリセル２ａを流れる電流に、ＩＲドロップが発生する。
【００３８】
次に、第２の実施の形態に係るフラッシュメモリの詳細について説明する。
図６は、第２の実施の形態に係るフラッシュメモリの一例を示す回路図である。
フラッシュメモリ３は、複数のワード線Ｗ０〜Ｗｎと、複数のローカルビット線ＬＢ００〜ＬＢ０ｎ，ＬＢ１０〜ＬＢ１ｎと、メモリセルアレー部３ａ，３ｂと、コラム線Ｃ０，Ｃ１と、ＭＯＳトランジスタ３ｃ〜３ｆ，３ｉ〜３ｌと、グローバルビット線ＧＢ０Ａ，ＧＢ０Ｂ，ＧＢ１Ａ，ＧＢ１Ｂと、複数のシールド線３ｇと、プリチャージ回路３ｈと、データ線ＲＷＤと、読み出し回路３ｍと、書き込み回路３ｎとを有している。
【００３９】
メモリセルアレー部３ａは、複数のフラッシュメモリセルＭＣを含んでいる。複数のフラッシュメモリセルＭＣのそれぞれは、ワード線Ｗ０〜Ｗｎの１つとローカルビット線ＬＢ００〜ＬＢ０ｎの１つとに接続されている。コラム線Ｃ０は、ローカルビット線ＬＢ００〜ＬＢ０ｎの全てに接続されている。
【００４０】
ＭＯＳトランジスタ３ｃは、コラム線Ｃ０とグローバルビット線ＧＢ０Ａとの間に接続され、ゲート電極が選択信号線ＳＡに接続されている。ＭＯＳトランジスタ３ｄは、コラム線Ｃ０とグローバルビット線ＧＢ０Ｂとの間に接続され、ゲート電極が選択信号線ＳＢに接続されている。グローバルビット線ＧＢ０Ａ，ＧＢ０Ｂは、プリチャージ回路３ｈに接続されている。
【００４１】
ＭＯＳトランジスタ３ｉは、グローバルビット線ＧＢ０Ａとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ０Ａに接続されている。ＭＯＳトランジスタ３ｊは、グローバルビット線ＧＢ０Ｂとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ０Ｂに接続されている。読み出し回路３ｍおよび書き込み回路３ｎは、データ線ＲＷＤに接続されている。
【００４２】
メモリセルアレー部３ｂは、複数のフラッシュメモリセルＭＣを含んでいる。複数のフラッシュメモリセルＭＣのそれぞれは、ワード線Ｗ０〜Ｗｎの１つとローカルビット線ＬＢ１０〜ＬＢ１ｎの１つとに接続されている。メモリセルアレー部３ｂは、メモリセルアレー部３ａと隣り合って配置されている。コラム線Ｃ１は、ローカルビット線ＬＢ１０〜ＬＢ１ｎの全てに接続されている。
【００４３】
ＭＯＳトランジスタ３ｅは、コラム線Ｃ１とグローバルビット線ＧＢ１Ａとの間に接続され、ゲート電極が選択信号線ＳＡに接続されている。ＭＯＳトランジスタ３ｆは、コラム線Ｃ１とグローバルビット線ＧＢ１Ｂとの間に接続され、ゲート電極が選択信号線ＳＢに接続されている。グローバルビット線ＧＢ１Ａ，ＧＢ１Ｂは、プリチャージ回路３ｈに接続されている。
【００４４】
ＭＯＳトランジスタ３ｋは、グローバルビット線ＧＢ１Ａとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ１Ａに接続されている。ＭＯＳトランジスタ３ｌは、グローバルビット線ＧＢ１Ｂとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ１Ｂに接続されている。
【００４５】
シールド線３ｇは、グローバルビット線ＧＢ０Ａ，ＧＢ０Ｂ，ＧＢ１Ａ，ＧＢ１Ｂの間に配置されている。なお、ＭＯＳトランジスタ３ｃ〜３ｆ，３ｉ〜３ｌは、ｎチャネル型ＭＯＳトランジスタである。
【００４６】
次に、フラッシュメモリ３の動作について説明する。
データの読み出し時、選択信号線ＳＡ，ＳＢの一方が「Ｈ」となり、コラム線Ｃ０とグローバルビット線ＧＢ０Ａ，ＧＢ０Ｂの一方が接続し、コラム線Ｃ１とグローバルビット線ＧＢ１Ａ，ＧＢ１Ｂの一方が接続する。さらに、選択信号線ＹＳ０Ａ，ＹＳ０Ｂ，ＹＳ１Ａ，ＹＳ１Ｂのいずれか１つが「Ｈ」となり、グローバルビット線ＧＢ０Ａ，ＧＢ０Ｂ，ＧＢ１Ａ，ＧＢ１Ｂのいずれか１つがデータ線ＲＷＤと接続する。なお、グローバルビット線ＧＢ０Ａ，ＧＢ０Ｂは、プリチャージ回路３ｈにより、プリチャージされている。
【００４７】
さらに、データの読み出しサイクル毎に、選択信号線ＳＡ，ＳＢのうち、「Ｈ」となる信号線が切り替わる。これにより、データを読み出すグローバルビット線が、グローバルビット線ＧＢ０Ａ，ＧＢ１Ａの組と、グローバルビット線ＧＢ０Ｂ，ＧＢ１Ｂの組との間で切り替わる。なお、一方の組に属するグローバルビット線からデータを読み出しているとき、プリチャージ回路３ｈは、他方の組に属するグローバルビット線をプリチャージする。
【００４８】
データの書き込み時、選択信号線ＳＡ，ＳＢの両方が「Ｈ」となり、コラム線Ｃ０とグローバルビット線ＧＢ０Ａ，ＧＢ０Ｂの両方が接続し、コラム線Ｃ１とグローバルビット線ＧＢ１Ａ，ＧＢ１Ｂの両方が接続する。さらに、選択信号線ＹＳ０Ａ，ＹＳ０Ｂの両方、または、選択信号線ＹＳ１Ａ，ＹＳ１Ｂの両方が「Ｈ」となり、グローバルビット線ＧＢ０Ａ，ＧＢ０Ｂの両方、または、グローバルビット線ＧＢ１Ａ，ＧＢ１Ｂの両方がデータ線ＲＷＤと接続する。
【００４９】
このように、フラッシュメモリ３では、データの読み出し時、ＭＯＳトランジスタ３ｃ〜３ｆにより、コラム線Ｃ０とグローバルビット線ＧＢ０Ａ，ＧＢ０Ｂの一方が接続し、コラム線Ｃ１とグローバルビット線ＧＢ１Ａ，ＧＢ１Ｂの一方が接続する。さらに、データの書き込み時、コラム線Ｃ０とグローバルビット線ＧＢ０Ａ，ＧＢ０Ｂの両方が接続し、コラム線Ｃ１とグローバルビット線ＧＢ１Ａ，ＧＢ１Ｂの両方が接続する。
【００５０】
これによれば、データの読み出し時には、グローバルビット線ＧＢ０Ａ，ＧＢ０Ｂの一方、または、グローバルビット線ＧＢ１Ａ，ＧＢ１Ｂの一方のみが用いられるため、グローバルビット線の実質的な配線幅を細くすることができ、寄生容量を低減することができる。これにより、データの読み出し速度を向上することができる。
【００５１】
また、データの書き込み時には、グローバルビット線ＧＢ０Ａ，ＧＢ０Ｂの両方、または、グローバルビット線ＧＢ１Ａ，ＧＢ１Ｂの両方が用いられるため、グローバルビット線の実質的な配線幅を太くすることができ、ＩＲドロップによる影響を低減することができる。
【００５２】
さらに、フラッシュメモリ３では、データの読み出し時、読み出しサイクル毎に、ＭＯＳトランジスタ３ｃ〜３ｆにより、データを読み出すグローバルビット線が、グローバルビット線ＧＢ０Ａ，ＧＢ１Ａの組と、グローバルビット線ＧＢ０Ｂ，ＧＢ１Ｂの組との間で切り替わる。
【００５３】
これによれば、グローバルビット線ＧＢ０Ａ，ＧＢ１Ａの組と、グローバルビット線ＧＢ０Ｂ，ＧＢ１Ｂの組のうち、一方の組に属するグローバルビット線からデータを読み出している間に、他方の組に属するグローバルビット線をプリチャージしておくことで、次の読み出しサイクルにおいて、すぐにデータを読み出すことが可能となる。
【００５４】
［第３の実施の形態］
次に、第１の実施の形態の半導体記憶装置１をフラッシュメモリに適用した他の実施の形態を、第３の実施の形態として説明する。
【００５５】
図７は、第３の実施の形態に係るフラッシュメモリの一例を示す回路図である。
フラッシュメモリ４は、複数のワード線Ｗ０〜Ｗｎと、複数のローカルビット線ＬＢ００〜ＬＢ０ｎ，ＬＢ１０〜ＬＢ１ｎと、メモリセルアレー部３ａ，３ｂと、コラム線Ｃ０，Ｃ１と、ＭＯＳトランジスタ４ａ〜４ｆと、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂと、複数のシールド線３ｇと、プリチャージ回路３ｈと、データ線ＲＷＤと、読み出し回路３ｍと、書き込み回路３ｎとを有している。
【００５６】
フラッシュメモリ４は、第２の実施の形態のフラッシュメモリ３に対して、コラム線Ｃ０，Ｃ１とデータ線ＲＷＤとの間の回路が異なり、他の回路は同様である。
ＭＯＳトランジスタ４ａは、コラム線Ｃ０とグローバルビット線ＧＢ０１Ａとの間に接続され、ゲート電極が選択信号線Ｓ０Ａに接続されている。ＭＯＳトランジスタ４ｂは、コラム線Ｃ１とグローバルビット線ＧＢ０１Ａとの間に接続され、ゲート電極が選択信号線Ｓ１Ａに接続されている。
【００５７】
ＭＯＳトランジスタ４ｃは、コラム線Ｃ１とグローバルビット線ＧＢ０１Ｂとの間に接続され、ゲート電極が選択信号線Ｓ１Ｂに接続されている。ＭＯＳトランジスタ４ｄは、コラム線Ｃ０とグローバルビット線ＧＢ０１Ｂとの間に接続され、ゲート電極が選択信号線Ｓ０Ｂに接続されている。グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂは、プリチャージ回路３ｈに接続されている。
【００５８】
ＭＯＳトランジスタ４ｅは、グローバルビット線ＧＢ０１Ａとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ０１Ａに接続されている。ＭＯＳトランジスタ４ｆは、グローバルビット線ＧＢ０１Ｂとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ０１Ｂに接続されている。
【００５９】
シールド線３ｇは、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂの間に配置されている。なお、ＭＯＳトランジスタ４ａ〜４ｆは、ｎチャネル型ＭＯＳトランジスタである。
次に、フラッシュメモリ４の動作について説明する。
【００６０】
データの読み出し時、選択信号線Ｓ０Ａ，Ｓ０Ｂ，Ｓ１Ａ，Ｓ１Ｂのいずれか１つが「Ｈ」となり、コラム線Ｃ０またはコラム線Ｃ１とグローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂの一方が接続する。さらに、選択信号線ＹＳ０１Ａ，ＹＳ０１Ｂの一方が「Ｈ」となり、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂの一方がデータ線ＲＷＤと接続する。なお、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂは、プリチャージ回路３ｈにより、プリチャージされている。
【００６１】
さらに、データの読み出しサイクル毎に、選択信号線Ｓ０Ａ，Ｓ１Ａの組と、選択信号線Ｓ０Ｂ，Ｓ１Ｂの組との間で、「Ｈ」となる信号線が切り替わる。これにより、データを読み出すグローバルビット線が、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂの間で切り替わる。なお、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂのうち、一方のグローバルビット線からデータを読み出しているとき、プリチャージ回路３ｈは、他方のグローバルビット線をプリチャージする。
【００６２】
データの書き込み時、選択信号線Ｓ０Ａ，Ｓ０Ｂの両方、または、選択信号線Ｓ１Ａ，Ｓ１Ｂの両方が「Ｈ」となり、コラム線Ｃ０またはコラムＣ１とグローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂの両方が接続する。さらに、選択信号線ＹＳ０１Ａ，ＹＳ０１Ｂの両方が「Ｈ」となり、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂの両方がデータ線ＲＷＤと接続する。
【００６３】
このように、フラッシュメモリ４では、データの読み出し時、ＭＯＳトランジスタ４ａ〜４ｄにより、コラム線Ｃ０またはコラム線Ｃ１とグローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂの一方が接続する。さらに、データの書き込み時、コラム線Ｃ０またはコラム線Ｃ１とグローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂの両方が接続する。
【００６４】
これによれば、データの読み出し時には、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂの一方のみが用いられるため、グローバルビット線の実質的な配線幅を細くすることができ、寄生容量を低減することができる。これにより、データの読み出し速度を向上することができる。
【００６５】
また、データの書き込み時には、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂの両方が用いられるため、グローバルビット線の実質的な配線幅を太くすることができ、ＩＲドロップによる影響を低減することができる。
【００６６】
さらに、フラッシュメモリ４では、データの読み出し時、読み出しサイクル毎に、ＭＯＳトランジスタ４ａ〜４ｄにより、データを読み出すグローバルビット線が、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂの間で切り替わる。
【００６７】
これによれば、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂのうち、一方のグローバルビット線からデータを読み出している間に、他方のグローバルビット線をプリチャージしておくことで、次の読み出しサイクルにおいて、すぐにデータを読み出すことが可能となる。
【００６８】
さらに、フラッシュメモリ４では、メモリセルアレー部３ａとメモリセルアレー部３ｂに対して、共通のグローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂが用いられている。これにより、グローバルビット線の本数を低減することができ、フラッシュメモリ４の回路面積を小さくすることができる。
【００６９】
［第４の実施の形態］
次に、第２の実施の形態のフラッシュメモリ３をより具体的にした実施の形態を、第４の実施の形態として説明する。
【００７０】
まず、第４の実施の形態に係るフラッシュメモリシステム２００について説明する。
図８は、第２の実施の形態に係るフラッシュメモリシステムの一例を示す図である。
フラッシュメモリシステム２００は、コマンド生成回路２０１と、テストモード制御回路２０２と、データ入出力回路２０３と、内部電圧生成回路２０４と、ＣＡＭアクセル制御回路２０５と、連想メモリであるＣＡＭ（Content Addressable Memory）２０６と、動作制御回路２０７と、アドレスコントローラ２０８と、アドレス生成回路２０９と、バス制御回路２１０と、Ｘ・Ｙ制御回路２１２と、フラッシュメモリ５とを有している。
【００７１】
フラッシュメモリ５は、メモリセル回路２１１と、Ｙ制御回路２１３と、読み出し書き込みアンプ２１４とを有している。
コマンド生成回路２０１には、入力端子２０１ａ，２０１ｂ，２０１ｃから、チップイネーブル信号ＣＥＸ、ライトイネーブル信号ＷＥＸ、クロック信号ＣＬＫが入力される。さらに、コマンド生成回路２０１には、アドレス端子ＦＡ００−ＦＡ２０からアドレス信号が入力される。
【００７２】
さらに、コマンド生成回路２０１は、テストモード信号ＴＭを生成してテストモード制御回路２０２に出力する。さらに、コマンド生成回路２０１は、リードコマンド信号ＲＤ、プログラムコマンド信号ＰＧＭ、イレースコマンド信号ＥＲＳを生成して、動作制御回路２０７、アドレスコントローラ２０８、ＣＡＭ２０６に出力する。また、コマンド生成回路２０１は、データ入出力回路２０３およびバス制御回路２１０との間でデータの送受信を行う。
【００７３】
テストモード制御回路２０２には、アドレス端子ＦＡ００−ＦＡ２０からアドレス信号が入力される。さらに、テストモード制御回路２０２は、制御信号を内部電圧生成回路２０４、ＣＡＭアクセス制御回路２０５、動作制御回路２０７に出力する。
【００７４】
データ入出力回路２０３は、データ入力端子ＤＩＮ００−ＤＩＮ１５から入力された入力データＤＴｉｎを、バス制御回路２１０に出力する。さらに、データ入出力回路２０３は、バス制御回路２１０から受信した出力信号ＤＴｏｕｔを、データ出力端子ＤＯ００−ＤＯ１５に出力する。
【００７５】
内部電圧生成回路２０４は、内部電圧を生成してＣＡＭ２０６、Ｘ・Ｙ制御回路２１２、メモリセル回路２１１に供給する。ＣＡＭアクセス制御回路２０５は、制御信号をＣＡＭ２０６に出力する。ＣＡＭ２０６は、出力信号を内部電圧生成回路２０４に出力する。
【００７６】
動作制御回路２０７は、メモリコア制御信号をＸ・Ｙ制御回路２１２、Ｙ制御回路２１３、読み出し書き込みアンプ２１４に出力する。具体的には、動作制御回路２０７は、グローバルビット線を選択する選択信号ＹＳＥＬを、Ｙ制御回路２１３に出力し、プリチャージ信号ＰＲＥ、および、データの読み出しと書き込みを切り替える制御信号ＲＡＬＴ＿ｂＳ，ＷＡｅｎＳを読み出し書き込みアンプ２１４に出力する。
【００７７】
アドレスコントローラ２０８は、内部アドレス信号ＩＡをアドレス生成回路２０９に出力する。アドレス生成回路２０９には、アドレス端子ＦＡ００−ＦＡ２０からアドレス信号が入力される。さらに、アドレス生成回路２０９は、アドレス信号ＲＡ，ＣＡを生成して、ＣＡＭ２０６、Ｘ・Ｙ制御回路２１２、読み出し書き込みアンプ２１４に出力する。
【００７８】
Ｘ・Ｙ制御回路２１２は、ワード線を選択する選択信号ＷＬ、ローカルビット線を選択する選択信号ＳＳＥＬ、ローカルビット線とグローバルビット線との接続を選択する選択信号ＳＬを、メモリセル回路２１１に出力する。
【００７９】
Ｙ制御回路２１３は、読み出しデータＲＧＢＬをメモリセル回路２１１から受信し、書き込みデータＷＧＢＬをメモリセル回路２１１に出力する。読み出し書き込みアンプ２１４は、バス制御回路２１０から受信した入力データＤＩを増幅してＹ制御回路２１３に出力し、Ｙ制御回路２１３が受信した読み出しデータＲＧＢＬを増幅してバス制御回路２１０に出力データＤ０として出力する。
【００８０】
次に、フラッシュメモリ５の詳細について説明する。
図９、図１０は、第４の実施の形態に係るフラッシュメモリの一例を示す回路図である。
【００８１】
図９に示すように、フラッシュメモリ５は、複数のワード線ＷＬ０〜ＷＬｎ，ＷＲ０〜ＷＲｎと、複数のローカルビット線ＬＢ００〜ＬＢ０７，ＬＢ１０〜ＬＢ１７，ＬＢ２０〜ＬＢ２７，ＬＢ３０〜ＬＢ３７と、フラッシュメモリセルアレー部１０ａ〜１０ｈと、ＭＯＳトランジスタ１１〜６６と、コラム線Ｃ０Ｌ〜Ｃ３Ｌ，Ｃ０Ｒ〜Ｃ３Ｒと、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａ，ＧＢ０Ｂ〜ＧＢ３Ｂとを有している。
【００８２】
メモリセルアレー部１０ａは、複数のフラッシュメモリセルｍｃを含んでいる。複数のフラッシュメモリセルｍｃのそれぞれは、ワード線ＷＬ０〜ＷＬｎの１つとローカルビット線ＬＢ００〜ＬＢ０３の１つとに接続されている。
【００８３】
ＭＯＳトランジスタ１１は、ローカルビット線ＬＢ００とコラム線Ｃ０Ｌとの間に接続され、ゲート電極が選択信号線ＳＬ０に接続されている。ＭＯＳトランジスタ１２は、ローカルビット線ＬＢ０１とコラム線Ｃ０Ｌとの間に接続され、ゲート電極が選択信号線ＳＬ１に接続されている。ＭＯＳトランジスタ１３は、ローカルビット線ＬＢ０２とコラム線Ｃ０Ｌとの間に接続され、ゲート電極が選択信号線ＳＬ２に接続されている。ＭＯＳトランジスタ１４は、ローカルビット線ＬＢ０３とコラム線Ｃ０Ｌとの間に接続され、ゲート電極が選択信号線ＳＬ３に接続されている。
【００８４】
ＭＯＳトランジスタ１５は、コラム線Ｃ０Ｌと接地線ＶＳＳとの間に接続され、ゲート電極がリセット信号線ＲＳＴＬに接続されている。ＭＯＳトランジスタ１６は、コラム線Ｃ０Ｌとグローバルビット線ＧＢ０Ａとの間に接続され、ゲート電極が選択信号線ＳＬＡに接続されている。ＭＯＳトランジスタ１７は、コラム線Ｃ０Ｌとグローバルビット線ＧＢ０Ｂとの間に接続され、ゲート電極が選択信号線ＳＬＢに接続されている。
【００８５】
メモリセルアレー部１０ｂは、複数のフラッシュメモリセルｍｃを含んでいる。複数のフラッシュメモリセルｍｃのそれぞれは、ワード線ＷＲ０〜ＷＲｎの１つとローカルビット線ＬＢ０４〜ＬＢ０７の１つとに接続されている。
【００８６】
ＭＯＳトランジスタ１８は、ローカルビット線ＬＢ０４とコラム線Ｃ０Ｒとの間に接続され、ゲート電極が選択信号線ＳＲ０に接続されている。ＭＯＳトランジスタ１９は、ローカルビット線ＬＢ０５とコラム線Ｃ０Ｒとの間に接続され、ゲート電極が選択信号線ＳＲ１に接続されている。ＭＯＳトランジスタ２０は、ローカルビット線ＬＢ０６とコラム線Ｃ０Ｒとの間に接続され、ゲート電極が選択信号線ＳＲ２に接続されている。ＭＯＳトランジスタ２１は、ローカルビット線ＬＢ０７とコラム線Ｃ０Ｒとの間に接続され、ゲート電極が選択信号線ＳＲ３に接続されている。
【００８７】
ＭＯＳトランジスタ２２は、コラム線Ｃ０Ｒと接地線ＶＳＳとの間に接続され、ゲート電極がリセット信号線ＲＳＴＲに接続されている。ＭＯＳトランジスタ２３は、コラム線Ｃ０Ｒとグローバルビット線ＧＢ０Ａとの間に接続され、ゲート電極が選択信号線ＳＲＡに接続されている。ＭＯＳトランジスタ２４は、コラム線Ｃ０Ｒとグローバルビット線ＧＢ０Ｂとの間に接続され、ゲート電極が選択信号線ＳＲＢに接続されている。
【００８８】
メモリセルアレー部１０ｃは、複数のフラッシュメモリセルｍｃを含んでいる。複数のフラッシュメモリセルｍｃのそれぞれは、ワード線ＷＬ０〜ＷＬｎの１つとローカルビット線ＬＢ１０〜ＬＢ１３の１つとに接続されている。メモリセルアレー部１０ｃとグローバルビット線ＧＢ１Ａ，ＧＢ１Ｂとの間には、メモリセルアレー部１０ａとグローバルビット線ＧＢ０Ａ，ＧＢ０Ｂとの間と同様の回路が、ＭＯＳトランジスタ２５〜３１により形成されている。
【００８９】
メモリセルアレー部１０ｄは、複数のフラッシュメモリセルｍｃを含んでいる。複数のフラッシュメモリセルｍｃのそれぞれは、ワード線ＷＲ０〜ＷＲｎの１つとローカルビット線ＬＢ１４〜ＬＢ１７の１つとに接続されている。メモリセルアレー部１０ｄとグローバルビット線ＧＢ１Ａ，ＧＢ１Ｂとの間には、メモリセルアレー部１０ｂとグローバルビット線ＧＢ０Ａ，ＧＢ０Ｂとの間と同様の回路が、ＭＯＳトランジスタ３２〜３８により形成されている。
【００９０】
メモリセルアレー部１０ｅは、複数のフラッシュメモリセルｍｃを含んでいる。複数のフラッシュメモリセルｍｃのそれぞれは、ワード線ＷＬ０〜ＷＬｎの１つとローカルビット線ＬＢ２０〜ＬＢ２３の１つとに接続されている。メモリセルアレー部１０ｅとグローバルビット線ＧＢ２Ａ，ＧＢ２Ｂとの間には、メモリセルアレー部１０ａとグローバルビット線ＧＢ０Ａ，ＧＢ０Ｂとの間と同様の回路が、ＭＯＳトランジスタ３９〜４５により形成されている。
【００９１】
メモリセルアレー部１０ｆは、複数のフラッシュメモリセルｍｃを含んでいる。複数のフラッシュメモリセルｍｃのそれぞれは、ワード線ＷＲ０〜ＷＲｎの１つとローカルビット線ＬＢ２４〜ＬＢ２７の１つとに接続されている。メモリセルアレー部１０ｆとグローバルビット線ＧＢ２Ａ，ＧＢ２Ｂとの間には、メモリセルアレー部１０ｂとグローバルビット線ＧＢ０Ａ，ＧＢ０Ｂとの間と同様の回路が、ＭＯＳトランジスタ４６〜５２により形成されている。
【００９２】
メモリセルアレー部１０ｇは、複数のフラッシュメモリセルｍｃを含んでいる。複数のフラッシュメモリセルｍｃのそれぞれは、ワード線ＷＬ０〜ＷＬｎの１つとローカルビット線ＬＢ３０〜ＬＢ３３の１つとに接続されている。メモリセルアレー部１０ｇとグローバルビット線ＧＢ３Ａ，ＧＢ３Ｂとの間には、メモリセルアレー部１０ａとグローバルビット線ＧＢ０Ａ，ＧＢ０Ｂとの間と同様の回路が、ＭＯＳトランジスタ５３〜５９により形成されている。
【００９３】
メモリセルアレー部１０ｈは、複数のフラッシュメモリセルｍｃを含んでいる。複数のフラッシュメモリセルｍｃのそれぞれは、ワード線ＷＲ０〜ＷＲｎの１つとローカルビット線ＬＢ３４〜ＬＢ３７の１つとに接続されている。メモリセルアレー部１０ｈとグローバルビット線ＧＢ３Ａ，ＧＢ３Ｂとの間には、メモリセルアレー部１０ｂとグローバルビット線ＧＢ０Ａ，ＧＢ０Ｂとの間と同様の回路が、ＭＯＳトランジスタ６０〜６６により形成されている。
【００９４】
なお、ＭＯＳトランジスタ１１〜６６は、ｎチャネル型ＭＯＳトランジスタである。また、ワード線ＷＬ０〜ＷＬｎ，ＷＲｎ〜ＷＲ０には、Ｘ・Ｙ制御回路２１２から、選択信号ＷＬが供給される。また、選択信号線ＳＬ０〜ＳＬ３，ＳＲ０〜ＳＲ３には、Ｘ・Ｙ制御回路２１２から、選択信号ＳＳＥＬが供給される。また、選択信号ＳＬＡ，ＳＬＢ，ＳＲＢ，ＳＲＡには、Ｘ・Ｙ制御回路２１２から、選択信号ＳＬが供給される。
【００９５】
さらに、図１０に示すように、フラッシュメモリ５は、ＭＯＳトランジスタ１０１〜１１７，１１９と、データ線ＲＷＤと、読み出しアンプ１１８と、書き込みアンプ１２０と、出力端子ＲＤｏｕｔと、入力端子ＷＴｉｎとを有している。
【００９６】
ＭＯＳトランジスタ１０１は、グローバルビット線ＧＢ０Ａと電源線ＶＤＤとの間に接続され、ゲート電極がプリチャージ信号線ＰＲＥＡに接続されている。ＭＯＳトランジスタ１０２は、グローバルビット線ＧＢ０Ｂと電源線ＶＤＤとの間に接続され、ゲート電極がプリチャージ信号線ＰＲＥＢに接続されている。
【００９７】
ＭＯＳトランジスタ１０３は、グローバルビット線ＧＢ０Ａとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ０Ａに接続されている。ＭＯＳトランジスタ１０４は、グローバルビット線ＧＢ０Ｂとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ０Ｂに接続されている。
【００９８】
ＭＯＳトランジスタ１０５は、グローバルビット線ＧＢ１Ａと電源線ＶＤＤとの間に接続され、ゲート電極がプリチャージ信号線ＰＲＥＡに接続されている。ＭＯＳトランジスタ１０６は、グローバルビット線ＧＢ１Ｂと電源線ＶＤＤとの間に接続され、ゲート電極がプリチャージ信号線ＰＲＥＢに接続されている。
【００９９】
ＭＯＳトランジスタ１０７は、グローバルビット線ＧＢ１Ａとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ１Ａに接続されている。ＭＯＳトランジスタ１０８は、グローバルビット線ＧＢ１Ｂとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ１Ｂに接続されている。
【０１００】
ＭＯＳトランジスタ１０９は、グローバルビット線ＧＢ２Ａと電源線ＶＤＤとの間に接続され、ゲート電極がプリチャージ信号線ＰＲＥＡに接続されている。ＭＯＳトランジスタ１１０は、グローバルビット線ＧＢ２Ｂと電源線ＶＤＤとの間に接続され、ゲート電極がプリチャージ信号線ＰＲＥＢに接続されている。
【０１０１】
ＭＯＳトランジスタ１１１は、グローバルビット線ＧＢ２Ａとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ２Ａに接続されている。ＭＯＳトランジスタ１１２は、グローバルビット線ＧＢ２Ｂとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ２Ｂに接続されている。
【０１０２】
ＭＯＳトランジスタ１１３は、グローバルビット線ＧＢ３Ａと電源線ＶＤＤとの間に接続され、ゲート電極がプリチャージ信号線ＰＲＥＡに接続されている。ＭＯＳトランジスタ１１４は、グローバルビット線ＧＢ３Ｂと電源線ＶＤＤとの間に接続され、ゲート電極がプリチャージ信号線ＰＲＥＢに接続されている。
【０１０３】
ＭＯＳトランジスタ１１５は、グローバルビット線ＧＢ３Ａとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ３Ａに接続されている。ＭＯＳトランジスタ１１６は、グローバルビット線ＧＢ３Ｂとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ３Ｂに接続されている。
【０１０４】
ＭＯＳトランジスタ１１７は、データ線ＲＷＤと読み出しアンプ１１８との間に接続され、ゲート電極が信号線ＲＡＬＴ＿ｂに接続されている。ＭＯＳトランジスタ１１９は、データ線ＲＷＤと書き込みアンプ１２０との間に接続され、ゲート電極が信号線ＷＡｅｎに接続されている。
【０１０５】
読み出しアンプ１１８は、出力端子ＲＤｏｕｔに接続されている。書き込みアンプ１２０は、入力端子ＷＴｉｎに接続されている。なお、ＭＯＳトランジスタ１０１〜１１７，１１９は、ｎチャネル型ＭＯＳトランジスタである。また、選択信号線ＹＳ０Ａ〜ＹＳ３Ａ，ＹＳ０Ｂ〜ＹＳ３Ｂには、動作制御回路２０７から選択信号ＹＳＥＬが供給される。また、プリチャージ信号線ＰＲＥＡ，ＰＲＥＢには、動作制御回路２０７からプリチャージ信号ＰＲＥが供給される。また、信号線ＲＡＬＴ＿ｂ，ＷＡｅｎには、動作制御回路２０７から、信号ＲＡＬＴ＿ｂＳ，ＷＡｅｎＳが供給される。
【０１０６】
次に、フラッシュメモリ５の動作について説明する。
データの読み出し時、選択信号線ＳＬ０〜ＳＬ３，ＳＲ０〜ＳＲ３のいずれか１つが「Ｈ」となり、選択されたローカルビット線が対応するコラム線と接続される。さらに、選択信号線ＳＬＡ，ＳＬＢの一方、または、選択信号線ＳＲＡ，ＳＲＢの一方が「Ｈ」となり、選択されたコラム線が、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａのうち対応するグローバルビット線、または、グローバルビット線ＧＢ０Ｂ〜ＧＢ３Ｂのうち対応するグローバルビット線と接続される。
【０１０７】
なお、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａ，ＧＢ０Ｂ〜ＧＢ３Ｂは、ＭＯＳトランジスタ１０１，１０２，１０５，１０６，１０９，１１０，１１３，１１４により、プリチャージされている。
【０１０８】
さらに、選択信号線ＹＳ０Ａ〜ＹＳ３Ａ，ＹＳ０Ｂ〜ＹＳ３Ｂのいずれか１つが「Ｈ」となり、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａ，ＧＢ０Ｂ〜ＧＢ３Ｂのいずれか１つが、データ線ＲＷＤと接続される。さらに、信号線ＲＡＬＴ＿ｂが「Ｈ」となり、データ線ＲＷＤと読み出しアンプ１１８とが接続される。
【０１０９】
さらに、データの読み出しサイクル毎に、選択信号線ＳＬＡ，ＳＲＡの組と、選択信号線ＳＬＢ，ＳＬＢの組との間で、「Ｈ」となる信号線が切り替わる。これにより、データを読み出すグローバルビット線が、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａの組と、グローバルビット線ＧＢ０Ｂ〜ＧＢ３Ｂの組との間で切り替わる。なお、一方の組に属するグローバルビット線からデータを読み出しているとき、他方の組に属するグローバルビット線は、ＭＯＳトランジスタ１０１，１０５，１０９，１１３、または、ＭＯＳトランジスタ１０２，１０６，１１０，１１４によってプリチャージされる。
【０１１０】
データの書き込み時、選択信号線ＳＬ０〜ＳＬ３，ＳＲ０〜ＳＲ３のいずれか１つが「Ｈ」となり、選択されたローカルビット線が対応するコラム線と接続される。さらに、選択信号線ＳＬＡ，ＳＬＢの両方、または、選択信号線ＳＲＡ，ＳＲＢの両方が「Ｈ」となり、選択されたコラム線が、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａのうち対応するグローバルビット線と、グローバルビット線ＧＢ０Ｂ〜ＧＢ３Ｂのうち対応するグローバルビット線とに接続される。
【０１１１】
さらに、選択信号線ＹＳ０Ａ〜ＹＳ３Ａのいずれか１つ、および、ＹＳ０Ｂ〜ＹＳ３Ｂのいずれか１つが「Ｈ」となり、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａのいずれか１つと、ＧＢ０Ｂ〜ＧＢ３Ｂのいずれか１つとが、データ線ＲＷＤと接続される。さらに、信号線ＷＡｅｎが「Ｈ」となり、データ線ＲＷＤと書き込みアンプ１２０とが接続される。
【０１１２】
次に、フラッシュメモリ５のデータの読み出し動作の一例について説明する。
図１１は、第４の実施の形態に係る読み出し動作の一例を示すタイミングチャートである。
【０１１３】
この例では、１サイクル目に、ワード線ＷＬ９とローカルビット線ＬＢ３２とに接続されたフラッシュメモリセルｍｃ（以下、ｍｃ（１）とする）からデータを読み出し、２サイクル目に、ワード線ＷＬ５とローカルビット線ＬＢ１０とに接続されたフラッシュメモリセルｍｃ（以下、ｍｃ（２）とする）からデータを読み出す。なお、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａ，ＧＢ０Ｂ〜ＧＢ３Ｂは、「ＶＤＤ」にプリチャージされているものとする。
【０１１４】
［タイミングＴ１］クロック信号線ＣＬＫが、「Ｌ」から「Ｈ」に変化する。
［タイミングＴ２］ワード線ＷＬ９が、「ＶＳＳ」から「ＶＤ５」に変化する。選択信号線ＳＬ０〜ＳＬ３のうちＳＬ０，ＳＬ１，ＳＬ３が、「ＶＤ５」から「ＶＳＳ」に変化する。選択信号線ＳＬ２は、「ＶＤ５」を維持する。選択信号線ＳＬＡが、「ＶＳＳ」から「ＶＤ５」に変化する。リセット信号線ＲＳＴＬが、「ＶＤ５」から「ＶＳＳ」に変化する。選択信号線ＹＳ３Ａが、「ＶＳＳ」から「ＶＤ５」に変化する。信号線ＲＡＬＴ＿ｂが、「ＶＳＳ」から「ＶＤ５」に変化する。プリチャージ信号線ＰＲＥＡが、「ＶＤ５」から「ＶＳＳ」に変化する。
【０１１５】
これにより、ローカルビット線ＬＢ３２は、グローバルビット線ＧＢ３Ａと接続し、「ＶＳＳ」から「ＶＤＤ」に向かって変化する。
［タイミングＴ３］ローカルビット線ＬＢ３２が、「ＶＤＤ」になる。ここで、フラッシュメモリセルｍｃ（１）が消去されている場合、フラッシュメモリセルｍｃ（１）に電流が流れ、ローカルビット線ＬＢ３２が、「ＶＤＤ」から「ＶＳＳ」に向かって変化する。これに伴い、グローバルビット線ＧＢ３Ａも、「ＶＤＤ」から「ＶＳＳ」に向かって変化する。
【０１１６】
また、フラッシュメモリセルｍｃ（１）に「０」が書き込まれている場合、フラッシュメモリセルｍｃ（１）に電流が流れないため、ローカルビット線ＬＢ３２と、グローバルビット線ＧＢ３Ａとは、「ＶＤＤ」を維持する。
【０１１７】
［タイミングＴ４］フラッシュメモリセルｍｃ（１）が消去されている場合、グローバルビット線ＧＢ３Ａの電位が下降し、所定の電位となると、出力端子ＲＤｏｕｔは、「ＶＤＤ」となる。また、フラッシュメモリセルｍｃ（１）に「０」が書き込まれている場合、出力端子ＲＤｏｕｔは、「ＶＳＳ」となる。
【０１１８】
［タイミングＴ５］信号線ＲＡＬＴ＿ｂが、「ＶＤ５」から「ＶＳＳ」に変化する。
［タイミングＴ６］ワード線ＷＬ９が、「ＶＤ５」から「ＶＳＳ」に変化する。選択信号線ＳＬ０，ＳＬ１，ＳＬ３が、「ＶＳＳ」から「ＶＤ５」に変化する。選択信号線ＳＬＡが、「ＶＤ５」から「ＶＳＳ」に変化する。リセット信号線ＲＳＴＬが、「ＶＳＳ」から「ＶＤ５」に変化する。選択信号線ＹＳ３Ａが、「ＶＤ５」から「ＶＳＳ」に変化する。プリチャージ信号線ＰＲＥＡが、「ＶＳＳ」から「ＶＤ５」に変化する。
【０１１９】
これにより、ローカルビット線ＬＢ３２は、グローバルビット線ＧＢ３Ａと切り離され、「ＶＤＤ」から「ＶＳＳ」に変化する。または、ローカルビット線ＬＢ３２は、「ＶＳＳ」を維持する。グローバルビット線ＧＢ３Ａは、ＭＯＳトランジスタ１１３によりプリチャージされ、「ＶＳＳ」から「ＶＤＤ」に変化する。または、グローバルビット線ＧＢ３Ａは、「ＶＤＤ」を維持する。
【０１２０】
［タイミングＴ７］クロック信号線ＣＬＫが、「Ｌ」から「Ｈ」に変化する。
［タイミングＴ８］ワード線ＷＬ５が、「ＶＳＳ」から「ＶＤ５」に変化する。選択信号線ＳＬ０〜ＳＬ３のうちＳＬ１〜ＳＬ３が、「ＶＤ５」から「ＶＳＳ」に変化する。選択信号線ＳＬ０は、「ＶＤ５」を維持する。選択信号線ＳＬＢが、「ＶＳＳ」から「ＶＤ５」に変化する。リセット信号線ＲＳＴＬが、「ＶＤ５」から「ＶＳＳ」に変化する。選択信号線ＹＳ１Ｂが、「ＶＳＳ」から「ＶＤ５」に変化する。信号線ＲＡＬＴ＿ｂが、「ＶＳＳ」から「ＶＤ５」に変化する。プリチャージ信号線ＰＲＥＢが、「ＶＤ５」から「ＶＳＳ」に変化する。
【０１２１】
これにより、ローカルビット線ＬＢ１０は、グローバルビット線ＧＢ１Ｂと接続し、「ＶＳＳ」から「ＶＤＤ」に向かって変化する。
［タイミングＴ９］ローカルビット線ＬＢ１０が、「ＶＤＤ」になる。ここで、フラッシュメモリセルｍｃ（２）が消去されている場合、フラッシュメモリセルｍｃ（２）に電流が流れ、ローカルビット線ＬＢ１０が、「ＶＤＤ」から「ＶＳＳ」に向かって変化する。これに伴い、グローバルビット線ＧＢ１Ｂも、「ＶＤＤ」から「ＶＳＳ」に向かって変化する。
【０１２２】
また、フラッシュメモリセルｍｃ（２）に「０」が書き込まれている場合、フラッシュメモリセルｍｃ（２）に電流が流れないため、ローカルビット線ＬＢ１０と、グローバルビット線ＧＢ１Ｂとは、「ＶＤＤ」を維持する。
【０１２３】
［タイミングＴ１０］フラッシュメモリセルｍｃ（２）が消去されている場合、グローバルビット線ＧＢ１Ｂの電位が下降し、所定の電位となると、出力端子ＲＤｏｕｔは、「ＶＤＤ」となる。また、フラッシュメモリセルｍｃ（１）に「０」が書き込まれている場合、出力端子ＲＤｏｕｔは、「ＶＳＳ」となる。
【０１２４】
［タイミングＴ１１］信号線ＲＡＬＴ＿ｂが、「ＶＤ５」から「ＶＳＳ」に変化する。
［タイミングＴ１２］ワード線ＷＬ５が、「ＶＤ５」から「ＶＳＳ」に変化する。選択信号線ＳＬ１〜ＳＬ３が、「ＶＳＳ」から「ＶＤ５」に変化する。選択信号線ＳＬＢが、「ＶＤ５」から「ＶＳＳ」に変化する。リセット信号線ＲＳＴＬが、「ＶＳＳ」から「ＶＤ５」に変化する。選択信号線ＹＳ１Ｂが、「ＶＤ５」から「ＶＳＳ」に変化する。プリチャージ信号線ＰＲＥＢが、「ＶＳＳ」から「ＶＤ５」に変化する。
【０１２５】
これにより、ローカルビット線ＬＢ１０は、グローバルビット線ＧＢ１Ｂと切り離され、「ＶＤＤ」から「ＶＳＳ」に変化する。または、ローカルビット線ＬＢ１０は、「ＶＳＳ」を維持する。グローバルビット線ＧＢ１Ｂは、ＭＯＳトランジスタ１０６によりプリチャージされ、「ＶＳＳ」から「ＶＤＤ」に変化する。または、グローバルビット線ＧＢ１Ｂは、「ＶＤＤ」を維持する。
【０１２６】
次に、フラッシュメモリ５のデータの書き込み動作の一例について説明する。
図１２は、第４の実施の形態に係る書き込み動作の一例を示すタイミングチャートである。
【０１２７】
この例では、ワード線ＷＬ９とローカルビット線ＬＢ３２とに接続されたフラッシュメモリセルｍｃ（１）にデータを書き込む。
［タイミングＴ２１］クロック信号線ＣＬＫが、「Ｌ」から「Ｈ」に変化する。
【０１２８】
［タイミングＴ２２］ワード線ＷＬ９が、「ＶＳＳ」から「ＶＤ９」に変化する。選択信号線ＳＬ０〜ＳＬ３のうちＳＬ０，ＳＬ１，ＳＬ３が、「ＶＤ９」から「ＶＳＳ」に変化する。選択信号線ＳＬ２は、「ＶＤ９」を維持する。選択信号線ＳＬＡ，ＳＬＢが、「ＶＳＳ」から「ＶＤ９」に変化する。リセット信号線ＲＳＴＬが、「ＶＤ９」から「ＶＳＳ」に変化する。選択信号線ＹＳ３Ａ，ＹＳ３Ｂが、「ＶＳＳ」から「ＶＤ９」に変化する。信号線ＷＡｅｎが、「ＶＳＳ」から「ＶＤ９」に変化する。プリチャージ信号線ＰＲＥＡ，ＰＲＥＢが、「ＶＤ５」から「ＶＳＳ」に変化する。
【０１２９】
ここで、フラッシュメモリセルｍｃ（１）に、「０」を書き込む場合、グローバルビット線ＧＢ３Ａ，ＧＢ３Ｂを、「ＶＤ５」に維持する。また、フラッシュメモリセルｍｃ（１）に、「０」を書き込まず、消去されて「１」を記憶した状態のままに保つ場合、グローバルビット線ＧＢ３Ａ，ＧＢ３Ｂを「ＶＤ５」から「ＶＳＳ」に向かって変化させる。
【０１３０】
［タイミングＴ２３］ローカルビット線ＬＢ３２が、グローバルビット線ＧＢ３Ａ，ＧＢ３Ｂと接続し、「ＶＳＳ」から「ＶＤ５」に向かって変化する。または、ローカルビット線ＬＢ３２は、「ＶＳＳ」を維持する。
【０１３１】
［タイミングＴ２４］信号線ＷＡｅｎが、「ＶＤ９」から「ＶＳＳ」に変化する。
［タイミングＴ２５］ワード線ＷＬ９が、「ＶＤ９」から「ＶＳＳ」に変化する。選択信号線ＳＬ０，ＳＬ１，ＳＬ３が、「ＶＳＳ」から「ＶＤ９」に変化する。選択信号線ＳＬＡ，ＳＬＢが、「ＶＤ９」から「ＶＳＳ」に変化する。リセット信号線ＲＳＴＬが、「ＶＳＳ」から「ＶＤ９」に変化する。選択信号線ＹＳ３Ａ，ＹＳ３Ｂが、「ＶＤ９」から「ＶＳＳ」に変化する。プリチャージ信号線ＰＲＥＡ，ＰＲＥＢが、「ＶＳＳ」から「ＶＤ５」に変化する。
【０１３２】
これにより、ローカルビット線ＬＢ３２は、グローバルビット線ＧＢ３Ａ，ＧＢ３Ｂと切り離され、「ＶＤ５」から「ＶＳＳ」に向かって変化する。または、ローカルビット線ＬＢ３２は、「ＶＳＳ」を維持する。グローバルビット線ＧＢ３Ａ，ＧＢ３Ｂは、ＭＯＳトランジスタ１１３，１１４によりプリチャージされ、「ＶＳＳ」から「ＶＤ５」に変化する。または、グローバルビット線ＧＢ３Ａ，ＧＢ３Ｂは、「ＶＤ５」を維持する。
【０１３３】
以上説明してきたように、フラッシュメモリ５では、データの読み出し時、選択されたコラム線が、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａのうち対応するグローバルビット線、または、グローバルビット線ＧＢ０Ｂ〜ＧＢ３Ｂのうち対応するグローバルビット線と接続される。さらに、データの書き込み時、選択されたコラム線が、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａのうち対応するグローバルビット線と、グローバルビット線ＧＢ０Ｂ〜ＧＢ３Ｂのうち対応するグローバルビット線とに接続される。
【０１３４】
これによれば、データの読み出し時には、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａのいずれか１つ、または、グローバルビット線ＧＢ０Ｂ〜ＧＢ３Ｂのいずれか１つのみが用いられるため、グローバルビット線の実質的な配線幅を細くすることができ、寄生容量を低減することができる。これにより、データの読み出し速度を向上することができる。
【０１３５】
また、データの書き込み時には、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａのいずれか１つと、グローバルビット線ＧＢ０Ｂ〜ＧＢ３Ｂのいずれか１つとの両方が用いられるため、グローバルビット線の実質的な配線幅を太くすることができ、ＩＲドロップによる影響を低減することができる。
【０１３６】
さらに、フラッシュメモリ５では、読み出しサイクル毎に、データを読み出すグローバルビット線が、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａの組と、グローバルビット線ＧＢ０Ｂ〜ＧＢ３Ｂの組との間で切り替わる。
【０１３７】
これによれば、グローバルビット線ＧＢ０Ａ〜ＧＢ３Ａの組と、グローバルビット線ＧＢ０Ｂ〜ＧＢ３Ｂの組のうち、一方の組に属するグローバルビット線からデータを読み出している間に、他方の組に属するグローバルビット線をプリチャージしておくことで、次の読み出しサイクルにおいて、すぐにデータを読み出すことが可能となる。
【０１３８】
例えば、図１１に示した例では、タイミングＴ８に示すように、グローバルビット線ＧＢ３Ａのプリチャージが完了する前に、フラッシュメモリセルｍｃ（２）の読み出しを開始することができる。
【０１３９】
［第５の実施の形態］
次に、第３の実施の形態のフラッシュメモリ４をより具体的にした実施の形態を、第５の実施の形態として説明する。
【０１４０】
第５の実施の形態のフラッシュメモリシステムは、図８に示す第４の実施の形態のフラッシュメモリシステム２００と同様である。
図１３、図１４は、第５の実施の形態に係るフラッシュメモリの一例を示す回路図である。
【０１４１】
図１３に示すように、フラッシュメモリ６は、複数のワード線ＷＬ０〜ＷＬｎ，ＷＲ０〜ＷＲｎと、複数のローカルビット線ＬＢ００〜ＬＢ０７，ＬＢ１０〜ＬＢ１７，ＬＢ２０〜ＬＢ２７，ＬＢ３０〜ＬＢ３７と、フラッシュメモリセルアレー部１０ａ〜１０ｈと、ＭＯＳトランジスタ１１〜１５，１８〜２２，２５〜２９，３２〜３６，３９〜４３，４６〜５０，５３〜５７，６０〜６４，７１〜８６と、コラム線Ｃ０Ｌ〜Ｃ３Ｌ，Ｃ０Ｒ〜Ｃ３Ｒと、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂ，ＧＢ２３Ａ，ＧＢ２３Ｂとを有している。
【０１４２】
ここで、ワード線ＷＬ０〜ＷＬｎ，ＷＲ０〜ＷＲｎ、ローカルビット線ＬＢ００〜ＬＢ０７，ＬＢ１０〜ＬＢ１７，ＬＢ２０〜ＬＢ２７，ＬＢ３０〜ＬＢ３７、フラッシュメモリセルアレー部１０ａ〜１０ｈ、ＭＯＳトランジスタ１１〜１５，１８〜２２，２５〜２９，３２〜３６，３９〜４３，４６〜５０，５３〜５７，６０〜６４、コラム線Ｃ０Ｌ〜Ｃ３Ｌ，Ｃ０Ｒ〜Ｃ３Ｒの接続関係は、第５の実施の形態のフラッシュメモリ５と同様である。
【０１４３】
ＭＯＳトランジスタ７１は、コラム線Ｃ０Ｌとグローバルビット線ＧＢ０１Ａとの間に接続され、ゲート電極が選択信号線ＳＬｅＡに接続されている。ＭＯＳトランジスタ７２は、コラム線Ｃ０Ｌとグローバルビット線ＧＢ０１Ｂとの間に接続され、ゲート電極が選択信号線ＳＬｅＢに接続されている。
【０１４４】
ＭＯＳトランジスタ７３は、コラム線Ｃ０Ｒとグローバルビット線ＧＢ０１Ａとの間に接続され、ゲート電極が選択信号線ＳＲｅＡに接続されている。ＭＯＳトランジスタ７４は、コラム線Ｃ０Ｒとグローバルビット線ＧＢ０１Ｂとの間に接続され、ゲート電極が選択信号線ＳＲｅＢに接続されている。
【０１４５】
ＭＯＳトランジスタ７５は、コラム線Ｃ１Ｌとグローバルビット線ＧＢ０１Ｂとの間に接続され、ゲート電極が選択信号線ＳＬｏＢに接続されている。ＭＯＳトランジスタ７６は、コラム線Ｃ１Ｌとグローバルビット線ＧＢ０１Ａとの間に接続され、ゲート電極が選択信号線ＳＬｏＡに接続されている。
【０１４６】
ＭＯＳトランジスタ７７は、コラム線Ｃ１Ｒとグローバルビット線ＧＢ０１Ｂとの間に接続され、ゲート電極が選択信号線ＳＲｏＢに接続されている。ＭＯＳトランジスタ７８は、コラム線Ｃ１Ｒとグローバルビット線ＧＢ０１Ａとの間に接続され、ゲート電極が選択信号線ＳＲｏＡに接続されている。
【０１４７】
ＭＯＳトランジスタ７９は、コラム線Ｃ２Ｌとグローバルビット線ＧＢ２３Ａとの間に接続され、ゲート電極が選択信号線ＳＬｅＡに接続されている。ＭＯＳトランジスタ８０は、コラム線Ｃ２Ｌとグローバルビット線ＧＢ２３Ｂとの間に接続され、ゲート電極が選択信号線ＳＬｅＢに接続されている。
【０１４８】
ＭＯＳトランジスタ８１は、コラム線Ｃ２Ｒとグローバルビット線ＧＢ２３Ａとの間に接続され、ゲート電極が選択信号線ＳＲｅＡに接続されている。ＭＯＳトランジスタ８２は、コラム線Ｃ２Ｒとグローバルビット線ＧＢ２３Ｂとの間に接続され、ゲート電極が選択信号線ＳＲｅＢに接続されている。
【０１４９】
ＭＯＳトランジスタ８３は、コラム線Ｃ３Ｌとグローバルビット線ＧＢ２３Ｂとの間に接続され、ゲート電極が選択信号線ＳＬｏＢに接続されている。ＭＯＳトランジスタ８４は、コラム線Ｃ３Ｌとグローバルビット線ＧＢ２３Ａとの間に接続され、ゲート電極が選択信号線ＳＬｏＡに接続されている。
【０１５０】
ＭＯＳトランジスタ８５は、コラム線Ｃ３Ｒとグローバルビット線ＧＢ２３Ｂとの間に接続され、ゲート電極が選択信号線ＳＲｏＢに接続されている。ＭＯＳトランジスタ８６は、コラム線Ｃ３Ｒとグローバルビット線ＧＢ２３Ａとの間に接続され、ゲート電極が選択信号線ＳＲｏＡに接続されている。
【０１５１】
なお、ＭＯＳトランジスタ７１〜８６は、ｎチャネル型ＭＯＳトランジスタである。また、選択信号線ＳＬｅＡ，ＳＬｅＢ，ＳＬｏＢ，ＳＬｏＡ，ＳＲｅＡ，ＳＲｅＢ，ＳＲｏＢ，ＳＲｏＡには、Ｘ・Ｙ制御回路２１２から選択信号ＳＬが供給される。
【０１５２】
さらに、図１４に示すように、フラッシュメモリ６は、ＭＯＳトランジスタ１１７，１１９，１３１〜１３８と、データ線ＲＷＤと、読み出しアンプ１１８と、書き込みアンプ１２０と、出力端子ＲＤｏｕｔと、入力端子ＷＴｉｎとを有している。
【０１５３】
ＭＯＳトランジスタ１１７，１１９、データ線ＲＷＤ、読み出しアンプ１１８、書き込みアンプ１２０、出力端子ＲＤｏｕｔ、入力端子ＷＴｉｎの接続関係は、第５の実施の形態のフラッシュメモリ５と同様である。
【０１５４】
ＭＯＳトランジスタ１３１は、グローバルビット線ＧＢ０１Ａと電源線ＶＤＤとの間に接続され、ゲート電極がプリチャージ信号線ＰＲＥＡに接続されている。ＭＯＳトランジスタ１３２は、グローバルビット線ＧＢ０１Ａとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ０１Ａに接続されている。
【０１５５】
ＭＯＳトランジスタ１３３は、グローバルビット線ＧＢ０１Ｂと電源線ＶＤＤとの間に接続され、ゲート電極がプリチャージ信号線ＰＲＥＢに接続されている。ＭＯＳトランジスタ１３４は、グローバルビット線ＧＢ０１Ｂとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ０１Ｂに接続されている。
【０１５６】
ＭＯＳトランジスタ１３５は、グローバルビット線ＧＢ２３Ａと電源線ＶＤＤとの間に接続され、ゲート電極がプリチャージ信号線ＰＲＥＡに接続されている。ＭＯＳトランジスタ１３６は、グローバルビット線ＧＢ２３Ａとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ２３Ａに接続されている。
【０１５７】
ＭＯＳトランジスタ１３７は、グローバルビット線ＧＢ２３Ｂと電源線ＶＤＤとの間に接続され、ゲート電極がプリチャージ信号線ＰＲＥＢに接続されている。ＭＯＳトランジスタ１３８は、グローバルビット線ＧＢ２３Ｂとデータ線ＲＷＤとの間に接続され、ゲート電極が選択信号線ＹＳ２３Ｂに接続されている。
【０１５８】
なお、ＭＯＳトランジスタ１３１〜１３８は、ｎチャネル型ＭＯＳトランジスタである。また、選択信号線ＹＳ０１Ａ，ＹＳ０１Ｂ，ＹＳ２３Ａ，ＹＳ２３Ｂには、動作制御回路２０７から選択信号ＹＳＥＬが供給される。
【０１５９】
次に、フラッシュメモリ６の動作について説明する。
データの読み出し時、選択信号線ＳＬ０〜ＳＬ３，ＳＲ０〜ＳＲ３のいずれか１つが「Ｈ」となり、選択されたローカルビット線が対応するコラム線と接続される。さらに、選択信号線ＳＬｅＡ，ＳＬｅＢ，ＳＬｏＡ，ＳＬｏＢ，ＳＲｅＡ，ＳＲｅＢ，ＳＲｏＢ，ＳＲｏＡのいずれか１つが「Ｈ」となり、選択されたコラム線が、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂ，ＧＢ２３Ａ，ＧＢ２３Ｂのいずれか１つと接続する。
【０１６０】
なお、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂ，ＧＢ２３Ａ，ＧＢ２３Ｂは、ＭＯＳトランジスタ１３１，１３３，１３５，１３７により、プリチャージされている。
さらに、選択信号線ＹＳ０１Ａ，ＹＳ０１Ｂ，ＹＳ２３Ａ，ＹＳ２３Ｂのいずれか１つが「Ｈ」となり、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂ，ＧＢ２３Ａ，ＧＢ２３Ｂのいずれか１つが、データ線ＲＷＤと接続される。さらに、信号線ＲＡＬＴ＿ｂが「Ｈ」となり、データ線ＲＷＤと読み出しアンプ１１８とが接続される。
【０１６１】
さらに、データの読み出しサイクル毎に、選択信号線ＳＬｅＡ，ＳＬｏＡ，ＳＲｅＡ，ＳＲｏＡの組と、選択信号線ＳＬｅＢ，ＳＬｏＢ，ＳＲｅＢ，ＳＲｏＢの組との間で、「Ｈ」となる信号線が切り替わる。これにより、データを読み出すグローバルビット線が、グローバルビット線ＧＢ０１Ａ，ＧＢ２３Ａの組と、グローバルビット線ＧＢ０１Ｂ，ＧＢ２３Ｂの組との間で切り替わる。なお、一方の組に属するグローバルビット線からデータを読み出しているとき、他方の組に属するグローバルビット線は、ＭＯＳトランジスタ１３１，１３５、または、ＭＯＳトランジスタ１３３，１３７によってプリチャージされる。
【０１６２】
データの書き込み時、選択信号線ＳＬ０〜ＳＬ３，ＳＲ０〜ＳＲ３のいずれか１つが「Ｈ」となり、選択されたローカルビット線が対応するコラム線と接続される。さらに、選択信号線ＳＬｅＡ，ＳＬｅＢの両方、または、選択信号線ＳＬｏＡ，ＳＬｏＢの両方、または、選択信号線ＳＲｅＡ，ＳＲｅＢの両方、または、選択信号線ＳＲｏＡ，ＳＲｏＢの両方が「Ｈ」となり、選択されたコラム線が、グローバルビット線ＧＢ０１Ａ，ＧＢ２３Ａのうち対応するグローバルビット線と、グローバルビット線ＧＢ０１Ｂ，ＧＢ２３Ｂのうち対応するグローバルビット線とに接続される。
【０１６３】
さらに、選択信号線ＹＳ０１Ａ，ＹＳ０１Ｂの両方、または、選択信号線ＹＳ２３Ａ，ＹＳ２３Ｂの両方が「Ｈ」となり、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂの両方、または、グローバルビット線ＧＢ２３Ａ，ＧＢ２３Ｂの両方が、データ線ＲＷＤと接続される。さらに、信号線ＷＡｅｎが「Ｈ」となり、データ線ＲＷＤと書き込みアンプ１２０とが接続される。
【０１６４】
次に、フラッシュメモリ６のデータの読み出し動作の一例について説明する。
図１５は、第５の実施の形態に係る読み出し動作の一例を示すタイミングチャートである。
【０１６５】
この例では、１サイクル目に、ワード線ＷＬ９とローカルビット線ＬＢ３２とに接続されたフラッシュメモリセルｍｃ（１）からデータを読み出し、２サイクル目に、ワード線ＷＬ５とローカルビット線ＬＢ１０とに接続されたフラッシュメモリセルｍｃ（２）からデータを読み出す。なお、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂ，ＧＢ２３Ａ，ＧＢ２３Ｂは、「ＶＤＤ」にプリチャージされているものとする。
【０１６６】
［タイミングＴ３１］クロック信号線ＣＬＫが、「Ｌ」から「Ｈ」に変化する。
［タイミングＴ３２］ワード線ＷＬ９が、「ＶＳＳ」から「ＶＤ５」に変化する。選択信号線ＳＬ０〜ＳＬ３のうちＳＬ０，ＳＬ１，ＳＬ３が、「ＶＤ５」から「ＶＳＳ」に変化する。選択信号線ＳＬ２は、「ＶＤ５」を維持する。選択信号線ＳＬｏＡが、「ＶＳＳ」から「ＶＤ５」に変化する。リセット信号線ＲＳＴＬが、「ＶＤ５」から「ＶＳＳ」に変化する。選択信号線ＹＳ２３Ａが、「ＶＳＳ」から「ＶＤ５」に変化する。信号線ＲＡＬＴ＿ｂが、「ＶＳＳ」から「ＶＤ５」に変化する。プリチャージ信号線ＰＲＥＡが、「ＶＤ５」から「ＶＳＳ」に変化する。
【０１６７】
これにより、ローカルビット線ＬＢ３２は、グローバルビット線ＧＢ２３Ａと接続し、「ＶＳＳ」から「ＶＤＤ」に向かって変化する。
［タイミングＴ３３］ローカルビット線ＬＢ３２が、「ＶＤＤ」になる。ここで、フラッシュメモリセルｍｃ（１）が消去されている場合、フラッシュメモリセルｍｃ（１）に電流が流れ、ローカルビット線ＬＢ３２が、「ＶＤＤ」から「ＶＳＳ」に向かって変化する。これに伴い、グローバルビット線ＧＢ２３Ａも、「ＶＤＤ」から「ＶＳＳ」に向かって変化する。
【０１６８】
また、フラッシュメモリセルｍｃ（１）に「０」が書き込まれている場合、フラッシュメモリセルｍｃ（１）に電流が流れないため、ローカルビット線ＬＢ３２と、グローバルビット線ＧＢ２３Ａとは、「ＶＤＤ」を維持する。
【０１６９】
［タイミングＴ３４］フラッシュメモリセルｍｃ（１）が消去されている場合、グローバルビット線ＧＢ２３Ａの電位が下降し、所定の電位となると、出力端子ＲＤｏｕｔは、「ＶＤＤ」となる。また、フラッシュメモリセルｍｃ（１）に「０」が書き込まれている場合、出力端子ＲＤｏｕｔは、「ＶＳＳ」となる。
【０１７０】
［タイミングＴ３５］信号線ＲＡＬＴ＿ｂが、「ＶＤ５」から「ＶＳＳ」に変化する。
［タイミングＴ３６］ワード線ＷＬ９が、「ＶＤ５」から「ＶＳＳ」に変化する。選択信号線ＳＬ０，ＳＬ１，ＳＬ３が、「ＶＳＳ」から「ＶＤ５」に変化する。選択信号線ＳＬｏＡが、「ＶＤ５」から「ＶＳＳ」に変化する。リセット信号線ＲＳＴＬが、「ＶＳＳ」から「ＶＤ５」に変化する。選択信号線ＹＳ２３Ａが、「ＶＤ５」から「ＶＳＳ」に変化する。プリチャージ信号線ＰＲＥＡが、「ＶＳＳ」から「ＶＤ５」に変化する。
【０１７１】
これにより、ローカルビット線ＬＢ３２は、グローバルビット線ＧＢ２３Ａと切り離され、「ＶＤＤ」から「ＶＳＳ」に変化する。または、ローカルビット線ＬＢ３２は、「ＶＳＳ」を維持する。グローバルビット線ＧＢ２３Ａは、ＭＯＳトランジスタ１３５によりプリチャージされ、「ＶＳＳ」から「ＶＤＤ」に変化する。または、グローバルビット線ＧＢ２３Ａは、「ＶＤＤ」を維持する。
【０１７２】
［タイミングＴ３７］クロック信号線ＣＬＫが、「Ｌ」から「Ｈ」に変化する。
［タイミングＴ３８］ワード線ＷＬ５が、「ＶＳＳ」から「ＶＤ５」に変化する。選択信号線ＳＬ０〜ＳＬ３のうちＳＬ１〜ＳＬ３が、「ＶＤ５」から「ＶＳＳ」に変化する。選択信号線ＳＬ０は、「ＶＤ５」を維持する。選択信号線ＳＬｏＢが、「ＶＳＳ」から「ＶＤ５」に変化する。リセット信号線ＲＳＴＬが、「ＶＤ５」から「ＶＳＳ」に変化する。選択信号線ＹＳ０１Ｂが、「ＶＳＳ」から「ＶＤ５」に変化する。信号線ＲＡＬＴ＿ｂが、「ＶＳＳ」から「ＶＤ５」に変化する。プリチャージ信号線ＰＲＥＢが、「ＶＤ５」から「ＶＳＳ」に変化する。
【０１７３】
これにより、ローカルビット線ＬＢ１０は、グローバルビット線ＧＢ０１Ｂと接続し、「ＶＳＳ」から「ＶＤＤ」に向かって変化する。
［タイミングＴ３９］ローカルビット線ＬＢ１０が、「ＶＤＤ」になる。ここで、フラッシュメモリセルｍｃ（２）が消去されている場合、フラッシュメモリセルｍｃ（２）に電流が流れ、ローカルビット線ＬＢ１０が、「ＶＤＤ」から「ＶＳＳ」に向かって変化する。これに伴い、グローバルビット線ＧＢ０１Ｂも、「ＶＤＤ」から「ＶＳＳ」に向かって変化する。
【０１７４】
また、フラッシュメモリセルｍｃ（２）に「０」が書き込まれている場合、フラッシュメモリセルｍｃ（２）に電流が流れないため、ローカルビット線ＬＢ１０と、グローバルビット線ＧＢ０１Ｂとは、「ＶＤＤ」を維持する。
【０１７５】
［タイミングＴ４０］フラッシュメモリセルｍｃ（２）が消去されている場合、グローバルビット線ＧＢ０１Ｂの電位が下降し、所定の電位となると、出力端子ＲＤｏｕｔは、「ＶＤＤ」となる。また、フラッシュメモリセルｍｃ（１）に「０」が書き込まれている場合、出力端子ＲＤｏｕｔは、「ＶＳＳ」となる。
【０１７６】
［タイミングＴ４１］信号線ＲＡＬＴ＿ｂが、「ＶＤ５」から「ＶＳＳ」に変化する。
［タイミングＴ４２］ワード線ＷＬ５が、「ＶＤ５」から「ＶＳＳ」に変化する。選択信号線ＳＬ１〜ＳＬ３が、「ＶＳＳ」から「ＶＤ５」に変化する。選択信号線ＳＬｏＢが、「ＶＤ５」から「ＶＳＳ」に変化する。リセット信号線ＲＳＴＬが、「ＶＳＳ」から「ＶＤ５」に変化する。選択信号線ＹＳ０１Ｂが、「ＶＤ５」から「ＶＳＳ」に変化する。プリチャージ信号線ＰＲＥＢが、「ＶＳＳ」から「ＶＤ５」に変化する。
【０１７７】
これにより、ローカルビット線ＬＢ１０は、グローバルビット線ＧＢ０１Ｂと切り離され、「ＶＤＤ」から「ＶＳＳ」に変化する。または、ローカルビット線ＬＢ１０は、「ＶＳＳ」を維持する。グローバルビット線ＧＢ０１Ｂは、ＭＯＳトランジスタ１３３によりプリチャージされ、「ＶＳＳ」から「ＶＤＤ」に変化する。または、グローバルビット線ＧＢ０１Ｂは、「ＶＤＤ」を維持する。
【０１７８】
次に、フラッシュメモリ６のデータの書き込み動作の一例について説明する。
図１６は、第５の実施の形態に係る書き込み動作の一例を示すタイミングチャートである。
【０１７９】
この例では、ワード線ＷＬ９とローカルビット線ＬＢ３２とに接続されたフラッシュメモリセルｍｃ（１）にデータを書き込む。
［タイミングＴ５１］クロック信号線ＣＬＫが、「Ｌ」から「Ｈ」に変化する。
【０１８０】
［タイミングＴ５２］ワード線ＷＬ９が、「ＶＳＳ」から「ＶＤ９」に変化する。選択信号線ＳＬ０〜ＳＬ３のうちＳＬ０，ＳＬ１，ＳＬ３が、「ＶＤ９」から「ＶＳＳ」に変化する。選択信号線ＳＬ２は、「ＶＤ９」を維持する。選択信号線ＳＬｏＡ，ＳＬｏＢが、「ＶＳＳ」から「ＶＤ９」に変化する。リセット信号線ＲＳＴＬが、「ＶＤ９」から「ＶＳＳ」に変化する。選択信号線ＹＳ２３Ａ，ＹＳ２３Ｂが、「ＶＳＳ」から「ＶＤ９」に変化する。信号線ＷＡｅｎが、「ＶＳＳ」から「ＶＤ９」に変化する。プリチャージ信号線ＰＲＥＡ，ＰＲＥＢが、「ＶＤ５」から「ＶＳＳ」に変化する。
【０１８１】
ここで、フラッシュメモリセルｍｃ（１）に、「０」を書き込む場合、グローバルビット線ＧＢ２３Ａ，ＧＢ２３Ｂを、「ＶＤ５」に維持する。また、フラッシュメモリセルｍｃ（１）に「０」を書き込まず、消去されて「１」を記憶した状態のままに保つ場合、グローバルビット線ＧＢ２３Ａ，ＧＢ２３Ｂを「ＶＤ５」から「ＶＳＳ」に向かって変化させる。
【０１８２】
［タイミングＴ５３］ローカルビット線ＬＢ３２が、グローバルビット線ＧＢ３Ａ，ＧＢ３Ｂと接続し、「ＶＳＳ」から「ＶＤ５」に向かって変化する。または、ローカルビット線ＬＢ３２は、「ＶＳＳ」を維持する。
【０１８３】
［タイミングＴ５４］信号線ＷＡｅｎが、「ＶＤ９」から「ＶＳＳ」に変化する。
［タイミングＴ５５］ワード線ＷＬ９が、「ＶＤ９」から「ＶＳＳ」に変化する。選択信号線ＳＬ０，ＳＬ１，ＳＬ３が、「ＶＳＳ」から「ＶＤ９」に変化する。選択信号線ＳＬｏＡ，ＳＬｏＢが、「ＶＤ９」から「ＶＳＳ」に変化する。リセット信号線ＲＳＴＬが、「ＶＳＳ」から「ＶＤ９」に変化する。選択信号線ＹＳ２３Ａ，ＹＳ２３Ｂが、「ＶＤ９」から「ＶＳＳ」に変化する。プリチャージ信号線ＰＲＥＡ，ＰＲＥＢが、「ＶＳＳ」から「ＶＤ５」に変化する。
【０１８４】
これにより、ローカルビット線ＬＢ３２は、グローバルビット線ＧＢ２３Ａ，ＧＢ２３Ｂと切り離され、「ＶＤ５」から「ＶＳＳ」に向かって変化する。または、ローカルビット線ＬＢ３２は、「ＶＳＳ」を維持する。グローバルビット線ＧＢ２３Ａ，ＧＢ２３Ｂは、ＭＯＳトランジスタ１３５，１３７によりプリチャージされ、「ＶＳＳ」から「ＶＤ５」に変化する。または、グローバルビット線ＧＢ２３Ａ，ＧＢ２３Ｂは、「ＶＤ５」を維持する。
【０１８５】
以上説明してきたように、フラッシュメモリ６では、データの読み出し時、選択されたコラム線が、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂ，ＧＢ２３Ａ，ＧＢ２３Ｂのいずれか１つと接続する。さらに、データの書き込み時、選択されたコラム線が、グローバルビット線ＧＢ０１Ａ，ＧＢ２３Ａのうち対応するグローバルビット線と、グローバルビット線ＧＢ０１Ｂ，ＧＢ２３Ｂのうち対応するグローバルビット線とに接続される。
【０１８６】
これによれば、データの読み出し時には、グローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂ，ＧＢ２３Ａ，ＧＢ２３Ｂのいずれか１つのみが用いられるため、グローバルビット線の実質的な配線幅を細くすることができ、寄生容量を低減することができる。これにより、データの読み出し速度を向上することができる。
【０１８７】
また、データの書き込み時には、グローバルビット線ＧＢ０１Ａ，ＧＢ２３Ａのうち対応するグローバルビット線と、グローバルビット線ＧＢ０１Ｂ，ＧＢ２３Ｂのうち対応するグローバルビット線との両方が用いられるため、グローバルビット線の実質的な配線幅を太くすることができ、ＩＲドロップによる影響を低減することができる。
【０１８８】
さらに、フラッシュメモリ６では、読み出しサイクル毎に、データを読み出すグローバルビット線が、グローバルビット線ＧＢ０１Ａ，ＧＢ２３Ａの組と、グローバルビット線ＧＢ０１Ｂ，ＧＢ２３Ｂの組との間で切り替わる。
【０１８９】
これによれば、グローバルビット線ＧＢ０１Ａ，ＧＢ２３Ａの組と、グローバルビット線ＧＢ０１Ｂ，ＧＢ２３Ｂの組のうち、一方の組に属するグローバルビット線からデータを読み出している間に、他方の組に属するグローバルビット線をプリチャージしておくことで、次の読み出しサイクルにおいて、すぐにデータを読み出すことが可能となる。
【０１９０】
例えば、図１５に示した例では、タイミングＴ３８に示すように、グローバルビット線ＧＢ２３Ａのプリチャージが完了する前に、フラッシュメモリセルｍｃ（２）の読み出しを開始することができる。
【０１９１】
さらに、フラッシュメモリ６では、メモリセルアレー部１０ａ〜１０ｄに対して、共通のグローバルビット線ＧＢ０１Ａ，ＧＢ０１Ｂが用いられ、メモリセルアレー部１０ｅ〜１０ｈに対して、共通のグローバルビット線ＧＢ２３Ａ，ＧＢ２３Ｂが用いられている。これにより、グローバルビット線の本数を低減することができ、フラッシュメモリ６の回路面積を小さくすることができる。
【０１９２】
以上説明した第１〜第５の実施の形態を含む実施の形態に関し、さらに以下の付記を開示する。
（付記１）  複数のワード線と、
複数のビット線と、
前記複数のワード線の１つと前記複数のビット線の１つとに接続されたメモリセルを複数含むメモリセルアレーと、
前記複数のビット線の少なくとも１つに接続されるコラム線と、
第１および第２のデータ線と、
前記メモリセルアレーの前記メモリセルからのデータの読み出し時には、前記コラム線に前記第１および第２のデータ線の一方を選択して接続し、前記メモリセルアレーの前記メモリセルへのデータの書き込み時には、前記コラム線に前記第１および第２のデータ線を接続するスイッチと、
前記第１および第２のデータ線に接続された読み出し回路と、
前記第１および第２のデータ線に接続された書き込み回路と、
を有することを特徴とする半導体記憶装置。
【０１９３】
（付記２）  前記スイッチは、前記メモリセルアレーの前記メモリセルからのデータの読み出しサイクル毎に、前記第１および第２のデータ線間で選択するデータ線を切り替える、
ことを特徴とする付記１記載の半導体記憶装置。
【０１９４】
（付記３）  前記スイッチにより前記第１および第２のデータ線の一方が選択されている時に、前記第１および第２のデータ線の残りの一方をプリチャージするプリチャージ回路を有する、
ことを特徴とする付記１または２に記載の半導体記憶装置。
【０１９５】
（付記４）  複数のワード線と、
複数の第１および複数の第２のビット線と、
前記複数のワード線の１つと前記複数の第１のビット線の１つとに接続されたメモリセルを複数含む第１のメモリセルアレー部と、
前記複数のワード線の１つと前記複数の第２のビット線の１つとに接続されたメモリセルを複数含む第２のメモリセルアレー部と、
前記複数の第１のビット線の少なくとも１つに接続される第１のコラム線と、
前記複数の第２のビット線の少なくとも１つに接続される第２のコラム線と、
第１および第２のデータ線と、
前記第１のメモリセルアレー部の前記メモリセルからのデータの読み出し時には、前記第１のコラム線に前記第１および第２のデータ線の一方を選択して接続し、前記第１のメモリセルアレー部の前記メモリセルへのデータの書き込み時には、前記第１のコラム線に前記第１および第２のデータ線を接続する第１のスイッチと、
前記第２のメモリセルアレー部の前記メモリセルからのデータの読み出し時には、前記第２のコラム線に前記第１および第２のデータ線の一方を選択して接続し、前記第２のメモリセルアレー部の前記メモリセルへのデータの書き込み時には、前記第２のコラム線に前記第１および第２のデータ線を接続する第２のスイッチと、
前記第１および第２のデータ線に接続された読み出し回路と、
前記第１および第２のデータ線に接続された書き込み回路と、
を有することを特徴とする半導体記憶装置。
【０１９６】
（付記５）  前記第１および第２のスイッチは、前記第１および第２のメモリセルアレー部の前記メモリセルからのデータの読み出しサイクル毎に、第１および第２のデータ線間で選択するデータ線を切り替える、
ことを特徴とする付記４記載の半導体記憶装置。
【０１９７】
（付記６）  前記第１および第２のスイッチにより前記第１および第２のデータ線の一方が選択されている時に、前記第１および第２のデータ線の残りの一方をプリチャージするプリチャージ回路を有する、
ことを特徴とする付記４または５記載の半導体記憶装置。
【０１９８】
（付記７）  前記第１のメモリセルアレー部と前記第２のメモリセルアレー部とは隣り合って配置されている、
ことを特徴とする付記４〜６のいずれか１つに記載の半導体記憶装置。
【符号の説明】
【０１９９】
１  半導体記憶装置
１ａ  メモリセルアレー
１ｂ  コラム線
１ｃ  スイッチ
１ｄ，１ｅ  データ線
１ｆ  読み出し回路
１ｇ  書き込み回路
【図１】
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【図２】
0005640909.tif 000003
【図３】
0005640909.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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