(57)【特許請求の範囲】
【請求項１】
半導体基板に、トンネル絶縁膜を介して形成された浮遊ゲートを持つ電気的書き換え可能なメモリセルが配列されたメモリセルアレイを形成する工程と、
前記メモリセルアレイを覆うシリコン窒化膜を堆積する工程と、
前記シリコン窒化膜が堆積された基板を、酸化性雰囲気でアニールする第１のアニール工程と、
前記第１のアニール工程に引き続いて、前記シリコン窒化膜が堆積された基板を、重水素を含む雰囲気でアニールする第２のアニール工程と、
前記第２のアニール工程の後前記シリコン窒化膜上に層間絶縁膜を介して配線を形成する工程と、
を有することを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項２】
前記メモリセルアレイは、複数のメモリセルが隣接するもの同士で拡散層を共有して直列接続されたＮＡＮＤセルユニットを構成している
ことを特徴とする請求項１記載の不揮発性半導体記憶装置の製造方法。
【請求項３】
前記第１のアニール工程における酸化性雰囲気は、水蒸気雰囲気、水素と酸素の混合ガス雰囲気のいずれかである
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置の製造方法。
【請求項４】
前記第２のアニール工程に先立って、前記シリコン窒化膜を堆積する工程によって前記シリコン基板の裏面に堆積されたシリコン窒化膜をエッチング除去する工程を有する
ことを特徴とする請求項１又は２記載の不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、電気的書き換え可能な不揮発性半導体記憶装置（ＥＥＰＲＯＭ）の製造方法に関する。
【０００２】
【従来の技術】
半導体装置では、シリコン基板とこの上に形成されるシリコン酸化膜との界面の安定性が素子特性の安定化にとって重要である。このため一般に、素子製造工程において、シリコン基板／シリコン酸化膜の界面準位のもとになるＳｉの未結合手を終端（ターミネーション）するための水素アニールが行われる。具体的には水素アニールは、水素（Ｈ２）／窒素（Ｎ２）の混合ガスを用いて行われ、これによりＳｉ−Ｈ結合が形成されて界面準位密度が低いものとなる。ＥＥＰＲＯＭにおいても従来は、この様な水素アニールが一般的に行われていた。
【０００３】
しかし、ゲート酸化膜としてトンネル酸化膜を用いるＥＥＰＲＯＭのセルアレイでは、水素アニールを行っても特性劣化が避けられないことが明らかになっている。即ちＥＥＰＲＯＭでの電気的書き換えは、ＦＮトンネリングやホットキャリア注入によって、シリコン基板とこの上にトンネル酸化膜を介して形成された浮遊ゲートとの間での電子の注入／放出を行わせる。ところが、トンネル酸化膜中のＳｉ−Ｈ結合は、結合エネルギーが比較的小さく、書き換えを繰り返すことによってその結合が切れて、特性劣化をもたらす。
【０００４】
一方、水素アニールに代わって、重水素（Ｄ２）を用いた重水素アニールを行う半導体装置の製造方法も種々提案されている。例えば、ゲート電極とゲート酸窒化膜界面に重水素結合（Ｓｉ−Ｄ）を導入して、絶縁破壊耐性を向上させる方法（特許文献１参照）、ゲート絶縁膜とシリコン基板界面に重水素を導入して、ゲート絶縁膜の損傷を防止する方法（特許文献２参照）、トランジスタと高誘電体キャパシタを持つデバイスにおいて、ゲート絶縁膜とシリコン基板界面に重水素を導入して、ゲートしきい値の改善とキャパシタの電荷保持特性の改善を図る方法（特許文献３参照）、窒素又は金属を含有するゲート絶縁膜形成後に重水素を導入して、ホットキャリアによる電子トラップ発生を抑制する方法（特許文献４参照）、等である。
【０００５】
【特許文献１】
特開平１１−２７４４８９号公報
【特許文献２】
特開平１１−２８４１８３号公報
【特許文献３】
特開２０００−７７６２１公報
【特許文献４】
特開２００２−１１８２５２公報
【０００６】
【発明が解決しようとする課題】
最近のＮＡＮＤ型ＥＥＰＲＯＭでは、ビット線等のコンタクト開口プロセスのために、セルアレイをシリコン窒化膜（ＳｉＮ膜）で覆うことが行われる。ＳｉＮ膜はその膜中にＳｉ−Ｈ結合やＮ−Ｈ結合を多数含有しており、後の熱工程、特にＳｉＮ膜の堆積温度以上の熱工程が印加されると、ＳｉＮ膜中のＳｉ−Ｈ結合やＮ−Ｈ結合が切れて、原子状の水素（Ｈ*）がＳｉＮ膜から放出される。そうすると、ＳｉＮ膜の下にある不揮発性メモリセルのトンネル酸化膜が、ＳｉＮ膜が脱離した原子状水素により還元されて、トンネル酸化膜中のＳｉ−Ｈ結合が増加する。このトンネル酸化膜中のＳｉ−Ｈ結合が、書き換えの繰り返しによって結合が切れることによって、特性劣化を引き起こす。
【０００７】
この発明は、不揮発性メモリセルの特性安定化を図った不揮発性半導体記憶装置の製造方法を提供することを目的とする。
【０００８】
【課題を解決するための手段】
この発明に係る不揮発性半導体記憶装置の製造方法は、半導体基板に、トンネル絶縁膜を介して形成された浮遊ゲートを持つ電気的書き換え可能なメモリセルが配列されたメモリセルアレイを形成する工程と、前記メモリセルアレイを覆うシリコン窒化膜を堆積する工程と、前記シリコン窒化膜が堆積された基板を、酸化性雰囲気でアニールする第１のアニール工程と、前記第１のアニール工程に引き続いて、前記シリコン窒化膜が堆積された基板を、重水素を含む雰囲気でアニールする第２のアニール工程と、前記第２のアニール工程の後前記シリコン窒化膜上に層間絶縁膜を介して配線を形成する工程と、を有することを特徴とする。
【０００９】
この発明によると、セルアレイがシリコン窒化膜で覆われる構造の場合に、シリコン窒化膜より下層の重水素濃度を上層より高いものとすることで、不揮発性メモリセルの特性安定化が図られる。
特にこの発明の製造方法としては、セルアレイをシリコン窒化膜で覆った段階で、重水素アニールを行う際に、それに先だって、シリコン窒化膜中の水素を脱離させる酸化性雰囲気でのアニールを行うことが重要になる。この様にシリコン窒化膜の水素を脱離した後に重水素を導入することにより、その後の熱工程でＳｉＮ膜から水素が脱離してトンネル絶縁膜を劣化させるという事態が効果的に抑制される。
【００１０】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるＮＡＮＤ型ＥＥＰＲＯＭのメモリセルアレイの概略レイアウトを示している。ワード線（ＷＬ）１３とビット線（ＢＬ）２７とが互いに交差して配設され、それらの各交差部にメモリセルＭＣが形成される。ビット線ＢＬ方向に並ぶ複数のメモリセルＭＣは後述するように直列接続されてＮＡＮＤセルユニットを構成する。ＮＡＮＤセルユニットの一端は、選択ゲートトランジスタＳＧ１を介してビット線ＢＬに接続される。図１では、省略されているが、ＮＡＮＤセルユニットの他端は選択ゲートトランジスタを介して、ソース線に接続される。選択ゲートトランジスタＳＧ１のゲートは、ワード線ＷＬと並行する選択ゲート線（ＳＧＤ）１３Ａとして連続的に配設される。
【００１１】
図２は、図１のワード線ＷＬに沿ったＩ−Ｉ′断面図であり、図３は同じくビット線ＢＬに沿ったII−II′断面図である。シリコン基板１のセルアレイ領域には、ｐ型ウェル２が形成され、また各ＮＡＮＤセルユニットの各素子形成領域は、ＳＴＩによる素子分離絶縁膜４により互いに分離されている。素子形成領域にトンネル酸化膜１０を介して多結晶シリコン膜からなる浮遊ゲート１１が形成され、浮遊ゲート１１上に絶縁膜１２を介して制御ゲート１３が形成されている。制御ゲート１３は、多結晶シリコン膜１３ａとタングステンシリサイド（ＷＳｉ）膜１３ｂの積層膜により形成される。制御ゲート１３は、一方向に連続的にパターニングされて、ワード線ＷＬとなる。
【００１２】
制御ゲート１３と浮遊ゲート１１は、シリコン窒化膜（ＳｉＮ膜）１４をマスクとして同時にパターニングされ、これをマスクとしてイオン注入を行って、ソース、ドレイン拡散層１５が形成される。拡散層１５は、隣接セルで共有されて、複数のセルが直列接続されたＮＡＮＤセルを構成する。
【００１３】
こうして形成されたセルアレイの各ゲート間は、層間絶縁膜１６により平坦に埋め込まれ、更にセルアレイを覆うようにＳｉＮ膜１７が堆積される。この実施の形態においては、後述するように、セルアレイをＳｉＮ膜１７で覆った段階で、その後のメタル配線工程の前に、重水素アニールを行うことになる。
【００１４】
セルアレイ上は、層間絶縁膜２０で覆われる。この層間絶縁膜２０にコンタクトプラグ２１と第１層メタルのタングステン（Ｗ）配線２２が埋め込まれる。更に層間絶縁膜２３が積層される。この層間絶縁膜２３にコンタクトプラグ２４が埋め込まれ、この上に第２層メタルであるＡｌ膜によるビット線（ＢＬ）２５が形成される。図３では、ビット線側のコンタクト部のみ示しており、Ｗ配線２２はビット線のための中継配線となるが、ソース線側はＷ配線２２と同じ膜でソース配線が形成される。
【００１５】
ビット線２５上には、パシベーション膜として、シリコン酸化膜２６、プラズマＣＶＤによるＳｉＮ膜２７及びポリイミド膜２８が堆積されている。
【００１６】
この実施の形態の具体的な製造工程を、図４以下の図面を参照して説明する。図４以下の図面では、主として図１のＩ−Ｉ′断面を用いる。まず、図４に示すように、シリコン基板１に熱酸化法によってバッファ酸化膜１０１を形成する。その後、通常のフォトレジスト工程を用いてウェルイオン注入やチャネルイオン注入が必要な場所のみレジストを開孔し、必要なイオン種を注入し、熱工程を加えてイオン注入した不純物を活性化するとともに、イオン注入によって生じた欠陥を回復させる。これにより、セルアレイ領域には、表面の不純物濃度を最適化したｐ型ウェル２が形成される。
【００１７】
この後、バッファ酸化膜１０１をフッ酸を含む溶液で剥離する。そして、図５に示すように、メモリセルのトンネル酸化膜１０を９ｎｍ形成する。その後、ＬＰＣＶＤ法にて多結晶シリコン膜１１ａを４０ｎｍ堆積し、引き続いてシリコン窒化膜（ＳｉＮ膜）１０２とシリコン酸化膜（ＳｉＯ２膜）１０３を、それぞれＬＰＣＶＤ法にて１００ｎｍ，２００ｎｍ堆積する。
【００１８】
そして、通常のフォトレジスト工程にて、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）となる領域に開口を持つレジストパターン（図示せず）を形成し、反応性イオンエッチングにより、図６に示すように、ＳｉＯ２膜１０３，ＳｉＮ膜１０２，多結晶シリコン膜１１ａ，トンネル絶縁膜１０を順次エッチングし、更にシリコン基板１をエッチングして、素子分離溝３を形成する。
レジストを酸素雰囲気でのアッシング法にて剥離した後、図７に示すように、素子分離絶縁膜４となるＳｉＯ２膜を素子分離溝３が完全に埋まるように堆積する。続いて、ＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によりＳｉＮ膜１０２が露出するまでＳｉＯ２膜を研磨して平坦化した後、ＳｉＮ膜１０２をホット燐酸にて剥離する。この状態が図８であり、ＳｉＮ膜１０２の剥離により、素子分離絶縁膜４の段差が形成された状態になる。
【００１９】
次に、多結晶シリコン膜１１ａと共に浮遊ゲートを形成するための不純物がドープされた多結晶シリコン膜１１ｂを堆積する。そして、フォトレジスト法にてスリット部を開孔して反応性イオンエッチングにてこの多結晶シリコン膜１１ｂをエッチングして、図９に示すように、ワード線方向について浮遊ゲートを分離するためのスリット１１１を形成する。その後レジストアッシング法にてレジスト剥離する。
【００２０】
続いて、図１０Ａに示すように、ゲート間絶縁膜１２となるＯＮＯ（oxide/nitride/oxide）膜を形成し、制御ゲート１３となる不純物ドープ多結晶シリコン膜１３ａとＷＳｉ膜１３ｂ、更にＳｉＮ膜１４を順次ＬＰＣＶＤ法により堆積する。そして、フォトレジストをマスクとして、図１０Ｂに示すように、ゲート加工を行い、イオン注入を行ってｎ+型拡散層１５を形成する。
【００２１】
この後、図１１Ａ及び図１１Ｂに示すように、シリコン酸化膜１６を堆積して、ゲート間を埋め込む。続いてＣＭＰ法にてＳｉＮ膜１４が露出するまで酸化膜１６を研磨して平坦化した後、フォトレジストをマスクにコンタクト形成部の酸化膜１６をエッチングする。その後、図１２Ａ及び図１２Ｂに示すように、ＳｉＮ膜１７を堆積してセルアレイ領域をＳｉＮ膜１７で覆う。
【００２２】
こうしてコンタクト開口部を含むセルアレイ領域がＳｉＮ膜１４，１７により覆われた状態で、ＳｉＮ膜１４，１７の水素脱離処理を行う。このＳｉＮ膜の水素抜き処理は例えば９００℃の酸化性雰囲気（水蒸気雰囲気或いは、水素と酸素の混合ガス雰囲気）での３０分の熱処理である。これにより、ＳｉＮ膜１７の表面が酸化されると共に、ＳｉＮ膜中の水素濃度が低下する。
【００２３】
続いて、重水素（Ｄ２）と窒素（Ｎ２）の混合ガス雰囲気でのアニール（重水素アニール）を行う。この重水素アニールは例えば、６００℃で３０分間行う。これにより、トンネル酸化膜１０中のＳｉ−Ｈ結合がＳｉ−Ｄ結合に置換されるとともに、ＳｉＮ膜１７中に重水素が拡散しＳｉ−Ｄ結合やＮ−Ｄ結合を形成される。
【００２４】
この実施の形態において、ＳｉＮ膜１７中にＳｉ−Ｄ結合やＮ−Ｄ結合が効果的に形成されるのは、重水素アニールに先立ち水素抜き処理が行われているためである。即ち、ＳｉＮ膜１４，１７中には水素抜き処理で水素（Ｈ）が抜けた未結合手が多数あり、この状態で重水素アニールすることにより、ＳｉＮ膜１４，１７中の未結合手が重水素で終端されることになる。また同時に、この重水素アニール時に、ＳｉＮ膜１４，１７の下層にある堆積膜中の水素が順次重水素で置換されるため、このＳｉＮ膜１７とＳｉ基板１の間にある層は、通常自然に存在する重水素濃度より高濃度の重水素を含有することになる。
【００２５】
このようにして、ＳｉＮ膜１７中の水素が重水素で置換されるため、この後の熱工程でＳｉＮ膜１７から水素が脱離して下層のトンネル絶縁膜１０を還元し、Ｓｉ−Ｈ結合を形成するという事態が防止される。以上により、トンネル絶縁膜１０の信頼性が向上する。また、ＳｉＮ膜１７とＳｉ基板１の間の堆積膜中に重水素が拡散しており、その上層部はＳｉＮ膜１７でカバーされているため、重水素は外方拡散できず、トンネル絶縁膜１０にも十分な重水素をプロセスの最後まで確保することが可能となる。言い換えれば、ＳｉＮ膜１７より下層部は重水素を自然界の含有量以上に含有するが、その上層の膜中には自然界の含有量以上の重水素を含有しない構造が得られたことになる。
【００２６】
なお以上の重水素アニール処理の工程では、より好ましい条件として、ＬＰ−ＣＶＤ法によるＳｉＮ膜堆積工程でウェハ裏面に堆積されたＳｉＮ膜をあらかじめエッチングして、ウェハ裏面にはＳｉＮ膜がない状態としておく。これにより、重水素雰囲気でアニールすることによる効果は増大する。６００℃のアニール雰囲気では重水素はシリコン基板１の裏面から素子が形成されたシリコン基板の表面まで拡散可能であるためである。
【００２７】
以下の工程は通常と同様であり、図２及び図３に示すように、層間絶縁膜２０としてＢＰＳＧ膜を堆積してメルトし、コンタクトホールのパターンをフォトレジストで開孔して、コンタクトホール部のＢＰＳＧ膜をエッチングし、ＳｉＮ膜１７が露出したところでエッチングをストップする。即ち、ＳｉＮ膜１７はコンタクトホール形成時のストッパーとして利用する。続いて、コンタクトホール部のＳｉＮ膜１７をエッチング除去して、コンタクト部に不純物ドープ多結晶シリコンによるコンタクトプラグ２１を埋め込む。更にコンタクトプラグ２１に接続されるＷ配線２２を形成する。更に、層間絶縁膜２３を介してＡｌ膜によりビット線２５等の配線を形成し、その上にはパッシベーション膜を形成する。パッド部のパッシベーション膜を除去して、デバイスが完成する。
【００２８】
上記実施の形態では、ゲート間を酸化膜１６で埋め込んだが、ゲート間を酸化膜／窒化膜／ＢＰＳＧ膜で埋め込むこともできる。その場合には、上記実施の形態の図１１Ａ，１１Ｂに示す厚い酸化膜１６の形成を行うことなく、図１３に示すように、薄い酸化膜２０で全体を覆う。そして、図１４に示すようにコンタクト部のみ酸化膜２０をエッチング除去した後、更にＳｉＮ膜１７を堆積して全体を覆う。以下、先の実施の形態と同様に層間絶縁膜（ＢＰＳＧ）を堆積する。これにより、ゲート間は、酸化膜／窒化膜／ＢＰＳＧ膜で埋め込まれる。
【００２９】
【発明の効果】
以上述べたようにこの発明によれば、重水素アニール処理により不揮発性メモリセルの特性安定化を図ることができる。
【図面の簡単な説明】
【図１】この発明の実施の形態によるＥＥＰＲＯＭセルアレイのレイアウトを示す図である。
【図２】図１のＩ−Ｉ′断面図である。
【図３】図１のII−II′断面図である。
【図４】同実施の形態のウェル形成工程を示す断面図である。
【図５】同実施の形態のトンネル酸化膜形成工程と引き続く素子分離のためのマスク層形成工程を示す断面図である。
【図６】同実施の形態の素子分離溝形成工程を示す断面図である。
【図７】同実施の形態の素子分離絶縁膜埋め込み工程を示す断面図である。
【図８】同素子分離絶縁膜埋め込み完了の状態を示す断面図である。
【図９】同実施の形態の浮遊ゲート用多結晶シリコン膜形成工程を示す断面図である。
【図１０Ａ】同実施の形態の制御ゲート形成工程を示す断面図である。
【図１０Ｂ】同制御ゲート形成工程を示す異なる断面図である。
【図１１Ａ】同実施の形態のゲート間埋め込み工程を示す断面図である。
【図１１Ｂ】同ゲート間埋め込み工程の異なる断面図である。
【図１２Ａ】同実施の形態のセルアレイをシリコン窒化膜で覆った後の重水素アニール処理工程を示す断面図である。
【図１２Ｂ】同重水素アニール処理工程を示す異なる断面図である。
【図１３】他の実施の形態による、図１０Ａ，Ｂの工程後の酸化膜堆積工程を示す図である。
【図１４】同実施の形態による図１３の工程後の窒化膜堆積工程を示す図である。
【符号の説明】
１…シリコン基板、２…ｐ型ウェル、３…素子分離溝、４…素子分離絶縁膜、１０…トンネル酸化膜、１１…浮遊ゲート、１２…ゲート間絶縁膜、１３…制御ゲート（ワード線）、１４…シリコン窒化膜、１５…拡散層、１６…絶縁膜、１７…シリコン窒化膜、２０…層間絶縁膜、２１…コンタクトプラグ、２２…Ｗ配線、２３…層間絶縁膜、２４…コンタクトプラグ、２５…ビット線、２６…シリコン酸化膜、２７…シリコン窒化膜、２８…ポリイミド膜。
【図１】
0003723173.tif 000002
【図２】
0003723173.tif 000003
【図３】
0003723173.tif 000004
【図４】
0003723173.tif 000005
【図５】
0003723173.tif 000006
【図６】
0003723173.tif 000007
【図７】
0003723173.tif 000008
【図８】
0003723173.tif 000009
【図９】
0003723173.tif 000010
【図１０Ａ】
0003723173.tif 000011
【図１０Ｂ】
0003723173.tif 000012
【図１１Ａ】
0003723173.tif 000013
【図１１Ｂ】
0003723173.tif 000014
【図１２Ａ】
0003723173.tif 000015
【図１２Ｂ】
0003723173.tif 000016
【図１３】
0003723173.tif 000017
【図１４】
0003723173.tif 000018