(57)【特許請求の範囲】
【請求項１】
絶縁膜上にシリコン層が形成された基板上において、
前記シリコン層が、電荷を閉じ込めるための少なくとも２つの伝導体島と、
これら伝導体島にトンネル容量を介して接続するように形成された、伝導体島より膜厚が厚い少なくとも３つの電極部とを有し、
前記伝導体島から選ばれた任意の２つの伝導体島のうちの一方が、前記電極部から選ばれた任意の３つの電極部のうちの第１の電極部と第２の電極部とにトンネル容量を介して接続され、前記伝導体島から選ばれた任意の２つの伝導体島のうちの他方が、前記電極部から選ばれた任意の３つの電極部のうちの第２の電極部と第３の電極部とにトンネル容量を介して接続されることを特徴とするクーロンブロッケード素子。
【請求項２】
絶縁膜上にシリコン層が形成された基板上において、
前記シリコン層が、電荷を閉じ込めるための少なくとも４つの第１の伝導体島と、
電荷を閉じ込めるための少なくとも２つの第２の伝導体島と、
第１、第２の伝導体島にトンネル容量を介して接続するように形成された、伝導体島より膜厚が厚い少なくとも３つの電極部とを有し、
前記第１の伝導体島から選ばれた任意の４つの伝導体島をＡ、Ｂ、Ｃ、Ｄとし、前記第２の伝導体島から選ばれた任意の２つの伝導体島をα、βとし、前記電極部から選ばれた任意の３つの電極部をａ、ｂ、ｃとしたときに、
前記第１の伝導体島Ａに前記電極部ａと前記第２の伝導体島αとがトンネル容量を介して接続され、前記第１の伝導体島Ｂに前記電極部ａと前記第２の伝導体島βとがトンネル容量を介して接続され、
前記第２の伝導体島αにはさらに前記第１の伝導体島Ｃがトンネル容量を介して接続され、前記第２の伝導体島βにはさらに前記第１の伝導体島Ｄがトンネル容量を介して接続され、
前記第１の伝導体島Ｃにはさらに前記電極部ｂがトンネル容量を介して接続され、前記第１の伝導体島Ｄにはさらに前記電極部ｃがトンネル容量を介して接続されることを特徴とするクーロンブロッケード素子。
【請求項３】
請求項１記載のクーロンブロッケード素子において、
非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記伝導体島に接続されたゲート電極を有することを特徴とするクーロンブロッケード素子。
【請求項４】
請求項２記載のクーロンブロッケード素子において、
非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記第２の伝導体島に接続されたゲート電極を有することを特徴とするクーロンブロッケード素子。
【請求項５】
請求項１記載のクーロンブロッケード素子において、
非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記伝導体島に接続された浮遊ゲートと、
非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記浮遊ゲートに接続されたゲート電極とを有することを特徴とするクーロンブロッケード素子。
【請求項６】
絶縁膜上にシリコン層が形成された基板上において、前記シリコン層を、極薄部、及び極薄部とつながる極薄部より膜厚が厚い少なくとも３つの厚膜部を有する形状に加工する工程と、
このシリコン層を熱酸化する工程とを有し、
前記極薄部に電荷を閉じ込めるための伝導体島となる少なくとも２つのシリコン領域が形成されると共に、前記厚膜部の各々に電極部となるシリコン領域が形成され、前記伝導体島から選ばれた任意の２つの伝導体島のうちの一方が、前記電極部から選ばれた任意の３つの電極部のうちの第１の電極部と第２の電極部とにトンネル容量を介して接続され、前記伝導体島から選ばれた任意の２つの伝導体島のうちの他方が、前記電極部から選ばれた任意の３つの電極部のうちの第２の電極部と第３の電極部とにトンネル容量を介して接続されることを特徴とするクーロンブロッケード素子の製造方法。
【請求項７】
絶縁膜上にシリコン層が形成された基板上において、前記シリコン層を、極薄部、この極薄部とつながる極薄部より膜厚が厚い少なくとも３つの第１の厚膜部、及び極薄部とつながる極薄部より膜厚が厚い少なくとも２つの第２の厚膜部を有する形状に加工する工程と、
このシリコン層を熱酸化する工程とを有し、
前記極薄部に電荷を閉じ込めるための第１の伝導体島となる少なくとも４つのシリコン領域が形成され、前記第１の厚膜部の各々に電極部となるシリコン領域が形成され、前記第２の厚膜部の各々に電荷を閉じ込めるための第２の伝導体島となるシリコン領域が形成され、前記第１の伝導体島から選ばれた任意の４つの伝導体島をＡ、Ｂ、Ｃ、Ｄとし、前記第２の伝導体島から選ばれた任意の２つの伝導体島をα、βとし、前記電極部から選ばれた任意の３つの電極部をａ、ｂ、ｃとしたときに、前記第１の伝導体島Ａに前記電極部ａと前記第２の伝導体島αとがトンネル容量を介して接続され、前記第１の伝導体島Ｂに前記電極部ａと前記第２の伝導体島βとがトンネル容量を介して接続され、前記第２の伝導体島αにはさらに前記第１の伝導体島Ｃがトンネル容量を介して接続され、前記第２の伝導体島βにはさらに前記第１の伝導体島Ｄがトンネル容量を介して接続され、前記第１の伝導体島Ｃにはさらに前記電極部ｂがトンネル容量を介して接続され、前記第１の伝導体島Ｄにはさらに前記電極部ｃがトンネル容量を介して接続されることを特徴とするクーロンブロッケード素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、クーロンブロッケード現象を用いたクーロンブロッケード素子とその製造方法に関するものである。
【０００２】
【従来の技術】
微小トンネル接合における電子トンネリングのクーロンブロッケード現象は、１個の電子のトンネルがそれに伴う帯電エネルギーに起因する自由エネルギーの増大により抑制される現象である。
このようなクーロンブロッケード現象を利用するクーロンブロッケード素子は、素子から流れ出るあるいは素子に蓄積する電流や電荷を単電子の単位で制御することが可能になるため、１素子当たりの消費電力が極めて小さく、更にデバイス面積も極めて小さいという特徴を有し、既存のシリコン系集積回路の集積化限界をはるかに上回る集積化が期待されている。
そして、このクーロンブロッケード素子の基本構造としては、単電子トランジスタ（Single Electron Trａnsistor ）や単電子メモリ（Single Electron Memory）が提案されている。
【０００３】
従来のクーロンブロッケード素子は、主に、III−V族系の化合物半導体のヘテロ接合界面、あるいは薄層単結晶シリコン層に形成される２次元電子ガスを、その上に作製した電極による電界や半導体層の加工形状などによって島状に閉じ込めて、この島とその両端に形成された電極の間で電子をトンネルさせる構造で形成されていた。
【０００４】
図１８は文献「フィジカル  レビュー  レター、６５巻、７７１〜７７４頁、１９９０年」に開示されている従来のクーロンブロッケード素子を斜め上方から見た鳥かん図、図１９はこのクーロンブロッケード素子の等価回路図である。７１はｎ型ＧａＡｓからなる基板、７２はＡｌＧａＡｓ層、７３はＧａＡｓ層、７４はＧａＡｓ層７３上に形成された電極である。
【０００５】
このようなクーロンブロッケード素子では、ＡｌＧａＡｓ層７２とＧａＡｓ層７３のヘテロ界面に２次元電子ガスが形成される。そして、電極７４に水平方向に細く絞ったくびれ７５を設けることにより、この部分に量子サイズ効果によるポテンシャル障壁が形成され、これらに挟まれた領域７６が電荷を閉じ込める伝導体島となる。
こうして、伝導体島７６とソース電極７７との間のポテンシャル障壁がトンネル容量Ｃｓとして作用し、伝導体島７６とドレイン電極７８との間のポテンシャル障壁がトンネル容量Ｃｄとして作用し、図１９のような等価回路を有する素子となる。
【０００６】
このようなクーロンブロッケード素子を実用化するために、最も重要な課題の１つは動作温度であり、実用的な温度でクーロンブロッケード素子を動作させるためには、素子の中核であり電子溜となる伝導体島をｎｍスケールで形成することと、数ａＦ（１ａＦは１０-18 Ｆ）という極めて小さい容量を持ったトンネル障壁を形成することが必要となる。
これは、伝導体島及びトンネル障壁の容量が大きくなると、単電子の帯電エネルギーが熱エネルギーに埋もれてしまい、クーロンブロッケード現象が観測できなくなるからである。
【０００７】
しかし、図１８のクーロンブロッケード素子では、電極７４において間隔が最も狭くなっているくびれ７５の幅（図１８左右方向）が伝導体島７６の幅より十分小さいことが必要なので、くびれ７５を電子ビームリソグラフィで作製しようとすると、島７６の大きさはリソグラフィの限界で決まる最小寸法よりはるかに大きくならざるを得ない。
したがって、このクーロンブロッケード素子は、１Ｋ以下の極めて低い温度でしか動作しないことになる。
【０００８】
さらに、このようなクーロンブロッケード素子の構造では、単一のクーロンブロッケード素子を形成することは容易であるが、これを連結して動作させるときに自由度が小さいという問題がある。
すなわち、伝導体島７６の周囲を電極７４で囲う必要が生じるので、電極配置に制限が生じ、複数の伝導体島を高密度に集積したり、複数の伝導体島を連結して多様な素子を作製したりするには極めて不利である。
【０００９】
また、２次元単結晶シリコン層を加工して島状に閉じ込めるクーロンブロッケード素子（特開平９−１３５０１８号公報）では、基板シリコン８１、埋め込み酸化膜８２、上層シリコン層８３からなるＳＯＩウエハ（ＳＩＭＯＸや張り合わせウエハ等がある）を用い、シリコン層８３を細線部９０と細線部９０よりも幅の広い電極部９１、９２を有する形状に加工する。
次に、このウエハを熱酸化処理すると、パターン形状に依存した酸化が生じ、電極部９１、９２の細線部近傍におけるシリコン層８３が細線部９０のシリコン層８３よりも薄くなる現象が生じる。この現象を利用して、薄くなった部分をトンネル容量とし、細線部９０を小さなシリコン島に変えるものである。
【００１０】
この手法は、電極部９１、９２にトンネル容量を介して接続された極めて小さなシリコン島を自動的に形成することができる点と、高い動作温度が得られる点で優れている。
しかし、図２０の構造から明らかなように、電極部９１、９２の構造が細線部９０より幅広にならざるを得ないので、島を高密度に集積化することが困難であると共に、島間を接近させることも難しいという問題がある。
【００１１】
また、単結晶シリコン層を加工する際に、２次元平面内に限らず厚み方向にも自由度を持たせたクーロンブロッケード素子（特願平９−２８９９号）では、図２１に示すように、基板シリコン８１、埋め込み酸化膜８２、上層シリコン層８３からなるＳＯＩウエハ（ＳＩＭＯＸや張り合わせウエハなどがある）を用い、シリコン層８３を極薄部９３と極薄部９３よりも膜厚の厚い厚膜部９４，９５を有する形状に加工した後、このウエハを熱酸化処理する。
【００１２】
熱酸化後のシリコン層８３の平面図を図２２（ａ）に示し、図２１のクーロンブロッケード素子の等価回路を図２２（ｂ）に示す。図２２（ａ）では、シリコン層８３のうち熱酸化後にシリコンが残った領域を梨地で示している。
上述の構造を熱酸化処理すると、パターン形状に依存した酸化が生じ、極薄部９３のうち、その中央部は酸化されてシリコン酸化膜となり、エッジにのみシリコン領域９６，９７が残る。また、厚膜部９４，９５には、シリコン領域９８，９９が残る。
【００１３】
そして、厚膜部９４，９５のシリコン領域９８，９９と極薄部９３のシリコン領域９６，９７との接続部には、シリコン領域９６，９７よりも厚さが薄く、幅の狭い領域が形成され、この領域がトンネル容量Ｃｔ１，Ｃｔ２，Ｃｔ３，Ｃｔ４として働くようになる。
こうして、トンネル容量Ｃｔ１，Ｃｔ２，Ｃｔ３，Ｃｔ４に挟まれたシリコン領域９６，９７が伝導体島となり、シリコン領域９８，９９が電極部となる。
【００１４】
この手法では、熱酸化前のシリコン層８３の形状を膜厚方向に変調しているため、図２０のように電極部の幅を広げる必要がなくなり、その分、電極部のスペースが節約できる点から、より集積化に適した構造となっている。
しかし、図２２（ｂ）の等価回路から明らかなように、２つの伝導体島９６，９７は、共通のソース電極９８とドレイン電極９９に接続されてしまうため、このままでは、２つの伝導体島９６，９７の特性が重なり会ったものとなってしまう。
もちろん、この特徴を積極的に利用することも考えられるが、素子の集積化、複合化を考えたときには、著しくその応用範囲を制限してしまう。
【００１５】
例えば、図２１、図２２を用いて説明した手法を用いて、図２３（ａ）の等価回路で示すような、互いに容量的に結合した伝導体島９６ａ，９６ｂを持つ、並列した二つの単電子トランジスタを作りたい場合には、図２３（ｂ）で示すように、細線を２本並べ、かつ、４つの伝導体島のうち外側の２つの伝導体島９７ａ，９７ｂを潰してしまわなければならない（ここでは、極薄部の外側のエッジの長さを長くすることにより、外側にできる伝導体島９７ａ，９７ｂを流れる電流経路の抵抗を上げ、実質的に内側の２つの伝導体島９６ａ，９６ｂのみに電流が流れるようにしている）。これにより、スペースの無駄が発生する。
このようなスペースの無駄が発生するのは、１つの極薄部の両エッジにできる２つの伝導体島が共通のソース電極とドレイン電極に接続されるため、１つの細線内に形成される伝導体島の両方を同時に使用することができないことに起因している。
【００１６】
【発明が解決しようとする課題】
以上のように従来の方法では、室温で動作するようなクーロンブロッケード素子を実現することができないという問題点があった。
また、伝導体島を高密度に集積化することが困難で、島間を接近させることも難しいという問題点があった。
また、伝導体島を複数有する素子を作製したとしても、各伝導体島を流れる電流を個別に取り出すことができず、各伝導体島を流れる電流を個別に取り出す場合には、伝導体島あるいは電極として機能しない無駄な領域が発生するという問題点があった。
本発明は、上記課題を解決するためになされたもので、高い温度で動作することができる多様な連結構造のクーロンブロッケード素子を、極めて効率的なスペース配置で実現することを目的としている。
【００１７】
【課題を解決するための手段】
本発明は、請求項１に記載のように、絶縁膜上にシリコン層が形成された基板上において、上記シリコン層が、電荷を閉じ込めるための少なくとも２つの伝導体島（２１，２２）と、これら伝導体島にトンネル容量を介して接続するように形成された、伝導体島より膜厚が厚い少なくとも３つの電極部（３２，３３，３４）とを有し、上記伝導体島から選ばれた任意の２つの伝導体島のうちの一方が、前記電極部から選ばれた任意の３つの電極部のうちの第１の電極部と第２の電極部とにトンネル容量を介して接続され、前記伝導体島から選ばれた任意の２つの伝導体島のうちの他方が、前記電極部から選ばれた任意の３つの電極部のうちの第２の電極部と第３の電極部とにトンネル容量を介して接続されるようにしたものである。
【００１８】
また、請求項２に記載のように、本発明のクーロンブロッケード素子は、絶縁膜上にシリコン層が形成された基板上において、上記シリコン層が、電荷を閉じ込めるための少なくとも４つの第１の伝導体島（２１ｄ，２２ｄ，２３ｄ，２８ｄ）と、電荷を閉じ込めるための少なくとも２つの第２の伝導体島（３６ｄ，３９ｄ）と、第１、第２の伝導体島にトンネル容量を介して接続するように形成された、伝導体島より膜厚が厚い少なくとも３つの電極部（３２ｄ，３３ｄ，３５ｄ）とを有し、前記第１の伝導体島から選ばれた任意の４つの伝導体島をＡ、Ｂ、Ｃ、Ｄとし、前記第２の伝導体島から選ばれた任意の２つの伝導体島をα、βとし、前記電極部から選ばれた任意の３つの電極部をａ、ｂ、ｃとしたときに、前記第１の伝導体島Ａに前記電極部ａと前記第２の伝導体島αとがトンネル容量を介して接続され、前記第１の伝導体島Ｂに前記電極部ａと前記第２の伝導体島βとがトンネル容量を介して接続され、前記第２の伝導体島αにはさらに前記第１の伝導体島Ｃがトンネル容量を介して接続され、前記第２の伝導体島βにはさらに前記第１の伝導体島Ｄがトンネル容量を介して接続され、前記第１の伝導体島Ｃにはさらに前記電極部ｂがトンネル容量を介して接続され、前記第１の伝導体島Ｄにはさらに前記電極部ｃがトンネル容量を介して接続されるようにしたものである。
【００１９】
また、請求項３に記載のように、本発明のクーロンブロッケード素子は、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記伝導体島に接続されたゲート電極を有するものである。このような構成により、空間又は絶縁膜による非トンネル性の容量又はトンネル容量を介して伝導体島とゲート電極が接続される。
また、請求項４に記載のように、本発明のクーロンブロッケード素子は、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記第２の伝導体島に接続されたゲート電極を有するものである。
また、請求項５に記載のように、本発明のクーロンブロッケード素子は、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記伝導体島に接続された浮遊ゲートと、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を介して前記浮遊ゲートに接続されたゲート電極とを有するものである。このような構成により、空間又は絶縁膜による非トンネル性の容量又はトンネル容量を介して伝導体島と浮遊ゲートが接続され、空間又は絶縁膜による非トンネル性の容量又はトンネル容量を介して浮遊ゲートとゲート電極が接続される。
【００２０】
また、請求項６に記載のように、本発明のクーロンブロッケード素子の製造方法は、絶縁膜上にシリコン層が形成された基板上において、上記シリコン層を、極薄部（１）、及び極薄部とつながる極薄部より膜厚が厚い少なくとも３つの厚膜部（２，３，４）を有する形状に加工する工程と、このシリコン層を熱酸化する工程とを有し、上記極薄部に電荷を閉じ込めるための伝導体島となる少なくとも２つのシリコン領域（２１，２２）が形成されると共に、上記厚膜部の各々に電極部となるシリコン領域（３２，３３，３４）が形成され、前記伝導体島から選ばれた任意の２つの伝導体島のうちの一方が、前記電極部から選ばれた任意の３つの電極部のうちの第１の電極部と第２の電極部とにトンネル容量を介して接続され、前記伝導体島から選ばれた任意の２つの伝導体島のうちの他方が、前記電極部から選ばれた任意の３つの電極部のうちの第２の電極部と第３の電極部とにトンネル容量を介して接続されるようにしたものである。
熱酸化により極薄部のシリコン領域と厚膜部のシリコン領域が左右、膜厚方向にずれるため、極薄部のシリコン領域と厚膜部のシリコン領域の境界に極薄部のシリコン領域よりも幅が狭く厚さの薄いシリコンが自動的に形成される。その結果、極薄部のシリコン領域の両端にトンネル障壁が形成され、極薄部のシリコン領域が伝導体島となる。
【００２１】
また、請求項７に記載のように、本発明のクーロンブロッケード素子の製造方法は、絶縁膜上にシリコン層が形成された基板上において、上記シリコン層を、極薄部（１ｄ）、この極薄部とつながる極薄部より膜厚が厚い少なくとも３つの第１の厚膜部（２ｄ，３ｄ，５ｄ）、及び極薄部とつながる極薄部より膜厚が厚い少なくとも２つの第２の厚膜部（１６，１９）を有する形状に加工する工程と、このシリコン層を熱酸化する工程とを有し、上記極薄部に電荷を閉じ込めるための第１の伝導体島となる少なくとも４つのシリコン領域（２１ｄ，２２ｄ，２３ｄ，２８ｄ）が形成され、上記第１の厚膜部の各々に電極部となるシリコン領域（３２ｄ，３３ｄ，３５ｄ）が形成され、上記第２の厚膜部の各々に電荷を閉じ込めるための第２の伝導体島となるシリコン領域（３６ｄ，３９ｄ）が形成され、前記第１の伝導体島から選ばれた任意の４つの伝導体島をＡ、Ｂ、Ｃ、Ｄとし、前記第２の伝導体島から選ばれた任意の２つの伝導体島をα、βとし、前記電極部から選ばれた任意の３つの電極部をａ、ｂ、ｃとしたときに、前記第１の伝導体島Ａに前記電極部ａと前記第２の伝導体島αとがトンネル容量を介して接続され、前記第１の伝導体島Ｂに前記電極部ａと前記第２の伝導体島βとがトンネル容量を介して接続され、前記第２の伝導体島αにはさらに前記第１の伝導体島Ｃがトンネル容量を介して接続され、前記第２の伝導体島βにはさらに前記第１の伝導体島Ｄがトンネル容量を介して接続され、前記第１の伝導体島Ｃにはさらに前記電極部ｂがトンネル容量を介して接続され、前記第１の伝導体島Ｄにはさらに前記電極部ｃがトンネル容量を介して接続されるようにしたものである。
熱酸化により極薄部のシリコン領域と第１、第２の厚膜部のシリコン領域が左右、膜厚方向にずれるため、極薄部のシリコン領域と第１、第２の厚膜部のシリコン領域の境界に極薄部のシリコン領域よりも幅が狭く厚さの薄いシリコンが自動的に形成される。その結果、極薄部のシリコン領域の両端及び第２の厚膜部のシリコン領域の両端にトンネル障壁が形成され、極薄部及び第２の厚膜部のシリコン領域が伝導体島となる。
【００２２】
【発明の実施の形態】
［実施の形態の１］
次に、本発明の実施の形態について図面を参照して詳細に説明する。図１、図２は本発明の第１の実施の形態となるクーロンブロッケード素子の製造工程を示す平面図である。
まず、このクーロンブロッケード素子の製造方法と構造について説明する。最初に、図３に示すように、シリコン下地基板５０の上にシリコン酸化膜等からなる絶縁膜５１を形成し、この絶縁膜５１上にシリコン層５２を形成する。
【００２３】
この絶縁膜５１、シリコン層５２については、例えば単結晶シリコン基板中に酸素を注入して酸化膜を形成したＳＩＭＯＸ（Separation by IMplanted OXygen）基板やシリコン酸化膜と単結晶シリコン層を張り合わせた張り合わせ基板等のＳＯＩ（Silicon On Insulator）基板を用いて、基板シリコン上に配置された埋め込み酸化膜を絶縁膜５１とし、埋め込み酸化膜上に配置された上層シリコン層をシリコン層５２とすればよい。
【００２４】
なお、下地基板５０は必ずしも必要というわけではなく、例えば、シリコン酸化膜基板を絶縁膜５１とし、その上に形成した多結晶シリコン層等をシリコン層５２としてもよい。
【００２５】
続いて、リソグラフィーとエッチング等の手法により、シリコン層５２を逆Ｔ字型の極薄部１と、この極薄部１よりも膜厚が厚い３つの厚膜部２，３，４とを有する形状に加工する（図１（ａ））。
ここで、図１（ａ）のＡ−Ａ線断面図を図４（ａ）に示し、Ｂ−Ｂ線断面図を図４（ｂ）に示す。
【００２６】
このような構造を作製するためには、初めにシリコン層５２を３方向に伸びたＴ字型の細線形状に加工した後に、レジストや絶縁膜等をマスクにエッチングして極薄部１を形成してもよいし、逆に、シリコン層５２の一部をエッチングして極薄部１となる溝を形成した後に、シリコン層５２をＴ字型の細線形状に加工してもよい。
なお、極薄部１と厚膜部２，３，４の段差は、その側壁（つまり、極薄部１とつながる厚膜部２，３，４の側壁）が斜面となっていても構わないし、垂直な段差でも構わない。
【００２７】
次に、このような構造を酸素や水蒸気を含む雰囲気中で熱酸化処理する（図１（ｂ））。熱酸化後の素子を図１（ｂ）のＡ−Ａ線で切断した断面図を図４（ｃ）に示し、Ｂ−Ｂ線で切断した断面図を図４（ｄ）に示す。
なお、図１（ｂ）、図２では、極薄部１及び厚膜部２〜４を有する形状に加工したシリコン層５２のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【００２８】
熱酸化を行うと、シリコン層５２は、その上面に形成される熱酸化膜を通しての酸化剤（酸素や水）の拡散により、上面から酸化され、シリコン層５２そのものを通しての酸化剤の拡散や絶縁膜５１を通しての酸化剤の拡散により、側面あるいは下面からも酸化される。
【００２９】
シリコン層５２のエッジ近傍においては、熱酸化によって形成された酸化膜の体積膨張に伴う応力の蓄積により酸化剤濃度が低下するため又は界面での反応速度定数が低下するために、酸化速度が抑制される。特に、極薄部１のように極めて薄い領域のエッジでは、膜厚が厚い厚膜部２〜４よりも上記酸化抑制効果を強く受ける。
【００３０】
よって、熱酸化前のシリコン膜厚が薄い極薄部１では、図１（ｂ）及び図４（ｃ）で示すように、エッジ近傍のみにシリコン領域２１，２２，２３が残る。
極薄部１において、３方向に伸びた翼部の先端にのみシリコン領域２１，２２，２３が残り、中央部が完全に酸化しつくされているのは、中央部よりも翼部の先端の方が酸化による応力の集中が大きく、酸化抑制効果を強く受けるからである。なお、極薄部１の中央部は、必ずしも完全に酸化しつくされている必要はなく、この部分の電気抵抗が後述する伝導体島のそれに比べて高ければ、シリコン層が残っていてもかまわない。
【００３１】
一方、熱酸化前のシリコン膜厚が厚い厚膜部２では、その膜厚のためにエッジへの応力集中が緩和される。これにより、厚膜部２では、エッジ近傍においても中央部と同程度の酸化が進行し、図１（ｂ）及び図４（ｄ）で示すようなシリコン領域３２が残る。また、厚膜部３，４においても、同様にシリコン領域３３，３４が残る。
【００３２】
ここで、熱酸化後に残ったシリコン領域を表すために、図４（ｃ）と図４（ｄ）を重ねた断面図を図４（ｅ）に示す。
極薄部１に残ったシリコン領域２１，２２，２３と厚膜部２，３，４に残ったシリコン領域３２，３３，３４との境界部２０には、極薄部１に残ったシリコン領域２１，２２，２３よりも幅が狭く厚さの薄いシリコン領域が形成されている。
【００３３】
このようなシリコン領域が境界部２０に形成されるのは、極薄部１に残ったシリコン領域２１，２２，２３と厚膜部２，３，４に残ったシリコン領域３２，３３，３４の位置がずれていることに起因している。
つまり、極薄部１では、エッジ近傍にシリコン領域２１，２２，２３が残るのに対し、厚膜部２，３，４では、シリコン層が中心部に向かって後退してシリコン領域３２，３３，３４が残る。これにより、左右方向の位置ずれが生じている。
【００３４】
また、極薄部１のエッジ近傍では、上述した応力の集中により、下面からの酸化が抑制されるのに対し、厚膜部２，３，４では、下面からの酸化によりシリコン層が中心部に向かって上方に後退する。これにより、膜厚方向の位置ずれが生じている。
【００３５】
こうして、シリコン領域２１，２２，２３とシリコン領域３２，３３，３４が左右方向及び膜厚方向にずれているため、シリコン領域２１，２２，２３とシリコン領域３２，３３，３４との境界部２０には、必然的にシリコン領域２１〜２３よりも幅が狭く厚さの薄いシリコン領域が形成される。
【００３６】
以上のような熱酸化を施した後に、図２のように、シリコン領域２１，２２，２３の近傍の絶縁膜５１上に多結晶シリコン等からなるゲート電極６，７，８を形成する。この場合、各ゲート電極６，７，８は、シリコン領域２１，２２，２３との間の空間あるいは絶縁膜を介してシリコン領域２１，２２，２３と容量的に結合される。
【００３７】
また、ゲート電極６，７，８を、それぞれシリコン領域２１，２２，２３の上部に形成するようにしてもよい。この場合、ゲート電極６，７，８は、熱酸化によって形成されたシリコン酸化膜を介してシリコン領域２１，２２，２３と容量的に結合される。
【００３８】
次に、図２に示す構造の上に、シリコン酸化膜等の絶縁膜を形成した後に、シリコン領域３２，３３，３４上の絶縁膜の一部に電極用の窓をあけ、この部分にアルミニウム、タングステン又はチタン等からなる金属を引き出し電極に用いてソース電極、ドレイン電極等を形成する。これで、クーロンブロッケード素子の製造工程が終了する。
【００３９】
なお、ゲート電極６，７，８を形成して絶縁膜を堆積した後に、もう一度、多結晶シリコン等を堆積することにより、上層ゲート電極を形成し、その後に金属電極形成工程を行うことも可能である。この場合の素子は、下層ゲート６，７，８と上層ゲートとの二重ゲート構造をなすことになる。
【００４０】
前述のように、極薄部１のシリコン領域２１，２２，２３よりも境界部２０のシリコン領域が薄くなると、この薄くなった領域のシリコンの伝導帯が量子化されることにより、基底エネルギーがシリコン領域２１，２２，２３よりも大きくなる。このため、シリコン領域２１，２２，２３中の電子から見ると、シリコン領域２１，２２，２３は両端をエネルギー障壁で挟まれ、あたかも孤立した島のようになる。
【００４１】
図５はこの様子を模式的に示すエネルギーバンド図、図６は本実施の形態のクーロンブロッケード素子の等価回路図である。
本実施の形態のクーロンブロッケード素子は、１つの伝導体島が２つのトンネル容量に挟まれ前記伝導体島に非トンネル性の容量が接続された単電子トランジスタ（以下、ＳＥＴという）を３つ有するものとなっている。図５では、これらＳＥＴのうち図６の破線で囲んだ１つのみを記載するものとし、また伝導帯についてのみ記載している。
【００４２】
境界部２０に形成された薄いシリコン領域は、上記基底エネルギーの増加により、図５のようなポテンシャル障壁（トンネル障壁）となる。この２つのポテンシャル障壁が極薄部１のシリコン領域２１，２２，２３に電荷を閉じ込める作用をすると共に、トンネル容量として作用する。
【００４３】
すなわち、シリコン領域２１と３４の境界部、領域２１と３２の境界部、領域２２と３２の境界部、領域２２と３３の境界部、領域２３と３３の境界部、領域２３と３４の境界部にそれぞれ形成された薄いシリコン領域は、それぞれトンネル容量Ｃｔ１，Ｃｔ２，Ｃｔ３，Ｃｔ４，Ｃｔ５，Ｃｔ６として作用する。
こうして、極薄部１に残ったシリコン領域２１，２２，２３が微小シリコン島（伝導体島）となる。
【００４４】
そして、これらトンネル容量を介して伝導体島２１，２２，２３と接続される厚膜部２，３，４のシリコン領域３２，３３，３４は、単電子導入・導出用（電流導入・導出用）の電極部となる。
また、各伝導体島２１，２２，２３には、ゲート電極６，７，８との間の空間あるいは絶縁膜によるゲート容量Ｃｇ１，Ｃｇ２，Ｃｇ３を介して、単電子輸送制御用（電圧印加用）のゲート電極６，７，８がそれぞれ接続されている。
こうして、本実施の形態のクーロンブロッケード素子の等価回路は図６のようになる。
【００４５】
ＳＥＴでは、ソース、ドレインとなる二つの電極部の間に微小な電圧を印加して、ゲート電極に印加する電圧を掃引することにより、ソース−ドレイン間を流れる電流の値が振動的に変化することが知られている。
この動作を図５を用いて説明すると、ＳＥＴの伝導体島が小さい容量で囲まれているために、電子１個が島に入ることによるエネルギー増加分が大きくなって、伝導体島にエネルギー準位ができる（図５では、クーロンギャップの上下にある２つの準位のみを示す）。
【００４６】
ゲート電極に印加するゲート電圧を変化させると、ゲート電極と伝導体島との容量的な結合により、このエネルギー準位が一定のギャップを保ったまま上下する。そして、ソース−ドレイン間の電圧Ｖｄがこのクーロンギャップより小さいときに、ギャップ内にソース、ドレインの準位が入ると、ソース−ドレイン間に電流が流れないブロッケード状態となる。
一方、ソース、ドレインのエネルギー準位の間に伝導体島の準位の何れかが入ると、この準位を介してソース−ドレイン間に電流が流れる状態となる。
【００４７】
よって、あるゲート電圧ではブロッケードの効果で伝導体島内の電子個数がｎ（整数）個で安定になり、電流が流れない（コンダクタンスが小さい）が、ゲート電圧が増加すると、ブロッケードが破れもう１個電子が増えることが可能となる。この領域にゲート電圧が入ると、伝導体島内の電子数がｎ個とｎ＋１個の両方の値をとれるので、電子が１個伝導体島に入り、次に１個出ていく（島内の電子数はｎ個とｎ＋１個の間を往復する）ことで電流が流れるようになり、コンダクタンスが増大する。
つまり、ゲート電圧を変化させると、この２つの状態が交互に現れるので、ソース−ドレイン間のコンダクタンスが振動する。
【００４８】
このコンダクタンスの振動は、絶対零度以外の温度では、熱エネルギーでぼやけてしまう。高い温度までコンダクタンスの振動を観測できるようにする、すなわち高い動作温度を確保するためには、伝導体島を取り巻く総容量をＣtotal としたとき、温度Ｔによる熱揺らぎｋＴ（ｋはボルツマン定数）が島の１電子のチャージングエネルギーｅ2 ／２Ｃtotal より十分小さいことが必要とされる。
【００４９】
よって、クーロンブロッケード素子の動作温度を高くするためには、伝導体島の総容量Ｃtotal を小さくする必要があり、この総容量Ｃtotal は、伝導体島を取り巻く環境（電極との間の材質や距離）が同じであれば、伝導体島の表面積にほぼ比例する。
【００５０】
ここで、本実施の形態のクーロンブロッケード素子の寸法について述べると、例えば熱酸化を９００℃で５０分行い、平坦なシリコン表面を熱酸化したときに形成されるシリコン酸化膜の膜厚が１５ｎｍとなるような熱酸化条件の場合には、熱酸化前の極薄部１の厚さを７ｎｍ以下とし、熱酸化を９００℃で１６０分行い、平坦なシリコン表面を熱酸化したときに形成されるシリコン酸化膜の膜厚が３０ｎｍとなるような条件の場合には、熱酸化前の極薄部１の厚さを１５ｎｍ以下とする。よって、極薄部１に形成される伝導体島２１，２２，２３の厚さはそれ以下となる。
また、伝導体島２１，２２，２３の幅（２１，２２については図２左右方向の寸法、２３については図２上下方向の寸法）は、２０ｎｍ程度である。
この伝導体島２１，２２，２３の厚さと幅は、熱酸化の過程で自発的に決まってしまう。
【００５１】
したがって、伝導体島２１，２２，２３の表面積を支配するのは、伝導体島２１，２２，２３の長さ（２１，２２については図２上下方向の寸法、２３については図２左右方向の寸法）となり、これは極薄部１のエッジの長さ（図１（ａ）のＬ）にほぼ等しい。
この極薄部１の長さを２０ｎｍ以下程度とすれば、極めて小さな伝導体島ができることになり、室温においてもクーロンブロッケード効果を発現させることが可能となる。
【００５２】
一方、極薄部１の中央部は、熱酸化の工程によりシリコンが消失し、シリコン酸化膜となる領域である。この領域の幅および長さは、５ｎｍ以上あれば、十分に各伝導体島間を絶縁することができる。
ただし、伝導体島間の容量的な結合を強くしたい場合や、各伝導体島間でのトンネリングによる電荷の移動を起こしたい場合には、熱酸化によって形成されるシリコン酸化膜の幅あるいは長さを短くしても構わないし、前述のようにシリコン層が残っていても構わない。
【００５３】
また、熱酸化後の電極部３２，３３，３４の幅（３２については図２左右方向の寸法、３３，３４については図２上下方向の寸法）は、１０ｎｍ以上あれば、十分に電極としての機能を果たすことができる。
したがって、３つの伝導体島２１〜２３は、約４０ｎｍ2 以内に配置できることになり、極めて集積度が高い伝導体島群を実現できる。
【００５４】
以上のように、本発明によれば、トンネル障壁となるシリコン層のくびれをリソグラフィーの限界寸法よりも遥かに小さい幅と厚さで実現することができる。
また、極薄部１、厚膜部２〜４の幅及び膜厚と、熱酸化条件とにより、このくびれの形成を制御することができる。すなわち閉じ込めポテンシャルの大きさとトンネル容量の大きさを調節することができるので、伝導体島を取り巻く容量を小さくすることができる。
【００５５】
また、熱酸化技術は、シリコンＬＳＩ加工技術の中でも特に制御性、再現性に優れているので、本発明のクーロンブロッケード素子の構造を制御性、再現性良く実現できる。
また、伝導体島２１〜２３の厚さは熱酸化によって極薄部１より薄くなり、伝導体島２１〜２３の幅は２０ｎｍ程度となり、さらに伝導体島２１〜２３の長さ（極薄部１のエッジ長さＬ）は、くびれの大きさと無関係に設定できるため、これを短くすることによって、伝導体島をリソグラフィーの限界寸法よりも小さくすることができる。その結果、室温で動作するようなクーロンブロッケード素子を実現することができる。
【００５６】
本実施の形態のクーロンブロッケード素子はＳＥＴを３個内蔵した構造になっており、多様な機能を実現できる。以下に、本実施の形態のクーロンブロッケード素子の機能の例を示す。
上述のようにＳＥＴでは、ゲート電圧の値を調整することにより、伝導体島に電流を流したり、あるいは遮断したりすることができるので、スイッチとして用いることができる。
【００５７】
例えば、ゲート電極７，８に印加するゲート電圧を調整して、伝導体島２２，２３を通る電流経路を遮断しておくと、電流経路は、電極部３２−伝導体島２１−電極部３４のみとなる。
また、ゲート電極６，８に印加するゲート電圧を調整して、伝導体島２１，２３を通る電流経路を遮断しておくと、電流経路は、電極部３２−伝導体島２２−電極部３３のみとなる。
このようにして、３つのゲート電極の電圧を調整することにより、３方向の電流経路を切り替るスイッチとして機能させることができる。
【００５８】
次に、電流経路を遮断するＳＥＴを１つにして、２つのＳＥＴには電流が流れることを許す場合を示す。
例えば、ゲート電極８に印加するゲート電圧を調整して、伝導体島２３を通る電流経路を遮断した場合、本実施の形態のクーロンブロッケード素子の等価回路は図７（ａ）のようになる（ゲート容量とゲート電極は不図示）。伝導体島２３を持つＳＥＴがオフ状態で、電極部３３，３４間が絶縁されるので、図７（ａ）では電極部３３，３４間の結線が省略されている。
【００５９】
このように、ＳＥＴの１つをオフ状態にした構造の利点は、図２２に示した従来のクーロンブロッケード素子と比較するとよく分かる。
すなわち、図２２から分かるように、従来のクーロンブロッケード素子では、２つの伝導体島９６，９７とつながるトンネル容量のうち、Ｃｔ２とＣｔ３は電極部９８と接続され、Ｃｔ１とＣｔ４は電極部９９と接続されている。したがって、２つの伝導体島９６，９７は、同一のソース電極９８、ドレイン電極９９と接続されている。
このため、２つの伝導体島９６，９７を流れる電流は重ね合わせられてしまい、片方の伝導体島を流れる電流のみを取り出すということを困難にしている。
【００６０】
一方、図７（ａ）において、トンネル容量Ｃｔ２とＣｔ３は、同一の電極部３２に接続されているが、トンネル容量Ｃｔ１とＣｔ４は、それぞれ電極部３４と３３に別々に接続されている。
このため、伝導体島２１を通る電流は、電極部３２と電極部３４の間を流れ、伝導体２２を通る電流は、電極部３２と電極部３３の間を流れるので、２つの伝導体島を流れる電流を分離することが可能となる。
以上のことは、オフ状態にするＳＥＴを変えることにより、残りの２つの伝導体島のペア（２１と２３、２２と２３ｃ）についても成り立つ。
【００６１】
さらに、図７（ａ）の回路構成において、ゲート電極を考慮に入れれば、等価回路は図７（ｂ）のようになる。この回路構成は、図７（ｃ）の記号で表されるインバータである。
なお、入力電圧Ｖｉｎを印加するための入力ゲートについては、伝導体島２１，２２上に多結晶シリコン等からなる上層ゲートを形成すればよい。この場合、入力ゲートは、シリコン酸化膜による容量Ｃ１１，Ｃ１２を介して伝導体島２１，２２と接続される。
また、伝導体島２１，２２の近傍の絶縁膜５１上に多結晶シリコン等からなる入力ゲートを形成してもよい。
【００６２】
次に、このインバータの動作を説明する。
まず、図７（ｂ）のように、電極部３３とゲート電極６を接地し、電極３４とゲート電極７に電源電圧ＶＤＤを印加する。
このように配線したとき、入力ゲートに印加される入力電圧ＶｉｎがＶＤＤの場合には、伝導体島２２を持つ左側のＳＥＴがオンし、伝導体島２１を持つ右側のＳＥＴはオフ状態となる。このため、出力電圧Ｖｏｕｔは０Ｖとなる。
【００６３】
逆に、入力電圧Ｖｉｎが０Ｖの場合には、伝導体島２１を持つ右側のＳＥＴがオンし、伝導体島２２を持つ左側のＳＥＴはオフ状態となる。このため、出力電圧ＶｏｕｔはＶＤＤとなる。
このように、入力電圧Ｖｉｎと反対の電圧を出力するので、インバータとして機能する。本実施の形態では、オフ状態にするＳＥＴを選択することにより、３種類のインバータを組むことができる。
【００６４】
なお、本実施の形態では、熱酸化前の厚膜部２〜４及び極薄部１の形状をＴ字型及び逆Ｔ字型に設定しているが、これに限るものではなく、例えばこれらの形状を図８に示すようなＹ字型及び逆Ｙ字型にしてもよいし、厚膜部と極薄部が相似である必要もない。
また、本実施の形態では、熱酸化後にゲート電極６〜８を形成しているが、熱酸化前にシリコン層をゲート電極６〜８の形に加工して、厚膜部２〜４及び極薄部１と共に熱酸化処理してもよい。この場合には、熱酸化後に残ったシリコン領域がゲート電極となる。
【００６５】
［実施の形態の２］
図９（ａ）は本発明の第２の実施の形態を示すクーロンブロッケード素子の平面図であり、図９（ｂ）はこのクーロンブロッケード素子の等価回路図である。
本実施の形態では、絶縁膜５１上のシリコン層を、実施の形態の１と同様に、逆Ｔ字型の極薄部１と、この極薄部１よりも膜厚が厚い３つの厚膜部２，３，４とを有する形状に加工し、このような構造を酸素や水蒸気を含む雰囲気中で熱酸化処理する。
【００６６】
これにより、実施の形態の１と同様に、極薄部１にシリコン領域２１，２２，２３が残り、厚膜部２，３，４にシリコン領域３２，３３，３４が残る。
図９では、極薄部１及び厚膜部２〜４を有する形状に加工したシリコン層のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【００６７】
続いて、シリコン領域２１，２２，２３の近傍の絶縁膜５１上に多結晶シリコン等からなる浮遊ゲート１１，１２，１３を形成する。浮遊ゲート１１，１２，１３は、シリコン領域２１，２２，２３との間の空間あるいは絶縁膜を介してシリコン領域２１，２２，２３と容量的に結合される。
【００６８】
さらに、浮遊ゲート１１，１２，１３の近傍の絶縁膜５１上に多結晶シリコン等からなるゲート電極６，７，８を形成する。ゲート電極６，７，８は、浮遊ゲート１１，１２，１３との間の空間あるいは絶縁膜を介して浮遊ゲート１１，１２，１３と容量的に結合される。
最後に、シリコン領域３２，３３，３４上の絶縁膜の一部に電極用の窓をあけ、この部分にアルミニウム、タングステン又はチタン等からなる金属電極を形成して、本実施の形態のクーロンブロッケード素子の製造工程が終了する。
【００６９】
シリコン領域２１と３４の境界部、シリコン領域２１と３２の境界部、領域２２と３２の境界部、領域２２と３３の境界部、領域２３と３３の境界部、領域２３と３４の境界部にそれぞれ形成された薄いシリコン領域は、実施の形態の１と同様に、トンネル容量Ｃｔ１，Ｃｔ２，Ｃｔ３，Ｃｔ４，Ｃｔ５，Ｃｔ６として作用し、極薄部１に残ったシリコン領域２１，２２，２３が伝導体島となる。
【００７０】
そして、これらトンネル容量を介して伝導体島２１，２２，２３と接続される厚膜部２，３，４のシリコン領域３２，３３，３４は、電極部となる。
また、各伝導体島２１，２２，２３には、浮遊ゲート１１，１２，１３との間の空間あるいは絶縁膜によるゲート容量Ｃｇ１，Ｃｇ２，Ｃｇ３を介して浮遊ゲート１１，１２，１３がそれぞれ接続されている。
【００７１】
さらに、各浮遊ゲート１１，１２，１３には、ゲート電極６，７，８との間の空間あるいは絶縁膜によるトンネル容量Ｃｔ１１，Ｃｔ１２，Ｃｔ１３を介して、単電子輸送制御用（電圧印加用）のゲート電極６，７，８がそれぞれ接続されている。
こうして、図９（ａ）のクーロンブロッケード素子の等価回路は図９（ｂ）のようになる。
【００７２】
本実施の形態のクーロンブロッケード素子では、浮遊ゲートを用いたプログラマブルロジックアレイ（あるいはフラッシュメモリー）と同様の動作により、電流を流すＳＥＴと電流を遮断するＳＥＴを選択することができる。
例えば、ゲート電極に負のゲート電圧を印加すると、浮遊ゲートに電子が注入される（メモリーの書込み動作に対応）ので、ＳＥＴの伝導特性はゲート電圧の正の方向にシフトする。いったん注入された電子は、ゲート電圧をもとに戻しても浮遊ゲートに保持されたままなので、このシフトした特性もそのまま保持される。
【００７３】
したがって、ゲート電圧が同じであっても、浮遊ゲート内の電子数に応じて、伝導状態を変化させることが可能となる。
また、いったん切り替えた伝導状態は、逆極性のゲート電圧を印加することにより、元の状態に戻すことができる（消去動作に対応）。
この方法では、ゲート電圧を元の電圧に戻した後もその効果が持続するので、長時間、同じ回路構成で素子を動作させたいときに有利となる。
【００７４】
なお、本実施の形態では、浮遊ゲート１１〜１３とゲート電極６〜８を絶縁膜５１上に配置したが、絶縁膜５１上に浮遊ゲート１１〜１３を形成した後に、これら浮遊ゲート１１〜１３上に絶縁膜を形成して、この上にゲート電極６〜８を形成する前述の２重ゲート技術を用いてもよい。
また、伝導体島２１，２２，２３の上に浮遊ゲート１１〜１３を形成し、この浮遊ゲート１１〜１３の横にゲート電極６〜８を形成してもよい。
あるいは、伝導体島２１，２２，２３の上に浮遊ゲート１１〜１３を形成し、浮遊ゲート１１〜１３上に絶縁膜を形成して、この上にゲート電極６〜８を形成してもよい。
【００７５】
また、浮遊ゲートは必ずしも全ての伝導体島に付加する必要はなく、浮遊ゲートを持たない実施の形態の１のゲート電極構成と使い分けるようにしてもよい。
また、本実施の形態では、伝導体島と浮遊ゲートの間を非トンネル性の容量とし、浮遊ゲートとゲート電極の間をトンネル容量としたが、逆に伝導体島と浮遊ゲートの間をトンネル容量とし、浮遊ゲートとゲート電極の間を非トンネル性の容量としてもよいし、両方ともにトンネル容量としてもよい。
【００７６】
トンネル容量を形成するには、伝導体島−浮遊ゲート間、あるいは浮遊ゲート−ゲート電極間の距離を短くすればよく、非トンネル性の容量を形成するには、伝導体島−浮遊ゲート間、あるいは浮遊ゲート−ゲート電極間の距離をトンネル容量の場合よりも長くすればよい。
【００７７】
［実施の形態の３］
図１０は本発明の第３の実施の形態を示すクーロンブロッケード素子の平面図であり、図１０（ａ）は熱酸化前のシリコン層を示し、図１０（ｂ）は熱酸化後のシリコン層を示している。図１０（ｂ）では、極薄部１ａ及び厚膜部２、３ａ，４ａを有する形状に加工したシリコン層のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【００７８】
本実施の形態では、絶縁膜５１上のシリコン層を、膜厚が極薄部１と同じ極薄部１ａと、この極薄部１ａよりも膜厚が厚い３つの厚膜部２，３ａ，４ａとを有する形状に加工する。
このとき、極薄部１ａの短い方のエッジの長さＬ１は、実施の形態の１のＬと同様に２０ｎｍ程度以下とするが、長い方のエッジの長さＬ２は、Ｌ１よりも長くする。
【００７９】
このような構造を実施の形態の１と同様に熱酸化処理すると、伝導体島を２個にすることができる。
これは、熱酸化を行うと、図１０（ｂ）に示すように、極薄部１ａにシリコン領域２１，２２，２３ａが残り、厚膜部２，３ａ，４ａにシリコン領域３２，３３ａ，３４ａが残るが、極薄部１ａの長い方のエッジに残るシリコン領域２３ａの容量及び抵抗がその長さのために大きくなり、シリコン領域２３ａが断線したのと等価な状態になるからである。
【００８０】
これにより、２つの伝導体島と３つの電極部を有する、図７（ａ）あるいは図７（ｂ）と同等の等価回路を持つクーロンブロッケード素子を実現することができる。
【００８１】
実施の形態の１，２では、ゲート電極に印加するゲート電圧を調整することにより、３つの伝導体島を流れる電流経路のうち、１つあるいは２つを遮断していたが、予めどの電流経路を遮断したいかが明白な場合には、本実施の形態のように、熱酸化前の極薄部１ａのパターンを変えておくことにより、電流経路を実質的に断線させることが可能になる。
なお、本実施の形態のように極薄部１ａのパターンを変える代わりに、熱酸化後に形成された伝導体島の部分をエッチングで削り取ってもよいことは言うまでもない。
【００８２】
［実施の形態の４］
図１１は本発明の第４の実施の形態を示すクーロンブロッケード素子の平面図であり、図１１（ａ）は熱酸化前のシリコン層を示し、図１１（ｂ）は熱酸化後のシリコン層を示している。図１１（ｂ）では、極薄部１ｂ及び厚膜部２ｂ，３ｂ，４ｂ，５ｂを有する形状に加工したシリコン層のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【００８３】
本実施の形態では、絶縁膜５１上のシリコン層を、膜厚が極薄部１と同じ極薄部１ｂと、この極薄部１ｂよりも膜厚が厚い４つの厚膜部２ｂ，３ｂ，４ｂ，５ｂとを有する形状に加工する。
極薄部１ｂのエッジの長さＬは、実施の形態の１と同様に２０ｎｍ程度以下である。
【００８４】
このような構造を熱酸化処理すると、極薄部１ｂにはシリコン領域２１ｂ，２２ｂ，２３ｂ，２４ｂが残り、厚膜部２ｂ，３ｂ，４ｂ，５ｂにはシリコン領域３２ｂ，３３ｂ，３４ｂ，３５ｂが残る（図１１（ｂ））。
続いて、シリコン領域２１ｂ，２２ｂ，２３ｂ，２４ｂの近傍の絶縁膜５１上に多結晶シリコン等からなるゲート電極６ｂ，７ｂ，８ｂ，９ｂを形成する。
最後に、シリコン領域３２ｂ，３３ｂ，３４ｂ，３５ｂ上の絶縁膜の一部に電極用の窓をあけ、この部分にアルミニウム、タングステン又はチタン等からなる金属電極を形成して、本実施の形態のクーロンブロッケード素子の製造工程が終了する。
【００８５】
本実施の形態のクーロンブロッケード素子の等価回路を図１２（ａ）に示す。シリコン領域２１ｂと３５ｂの境界部、領域２１ｂと３２ｂの境界部、領域２２ｂと３２ｂの境界部、領域２２ｂと３３ｂの境界部、領域２３ｂと３３ｂの境界部、領域２３ｂと３４ｂの境界部、領域２４ｂと３４ｂの境界部、領域２４ｂと３５ｂの境界部にそれぞれ形成された薄いシリコン領域は、実施の形態の１と同様にトンネル障壁となり、それぞれトンネル容量Ｃｔ１，Ｃｔ２，Ｃｔ３，Ｃｔ４，Ｃｔ５，Ｃｔ６，Ｃｔ７，Ｃｔ８として作用する。こうして、シリコン領域２１ｂ，２２ｂ，２３ｂ，２４ｂが伝導体島となる。
【００８６】
これらのトンネル容量を介して伝導体島２１ｂ，２２ｂ，２３ｂ，２４ｂと接続される厚膜部２ｂ，３ｂ，４ｂ，５ｂのシリコン領域３２ｂ，３３ｂ，３４ｂ，３５ｂは、単電子導入・導出用（電流導入・導出用）の電極部となる。
また、各伝導体島２１ｂ，２２ｂ，２３ｂ，２４ｂには、ゲート電極６ｂ，７ｂ，８ｂ，９ｂとの間の空間あるいは絶縁膜によるゲート容量Ｃｇ１，Ｃｇ２，Ｃｇ３，Ｃｇ４を介して、単電子輸送制御用（電圧印加用）のゲート電極６ｂ，７ｂ，８ｂ，９ｂがそれぞれ接続されている。
こうして、本実施の形態のクーロンブロッケード素子の等価回路は図１２（ａ）のようになる。
【００８７】
本実施の形態のクーロンブロッケード素子は、ＳＥＴを４個内蔵したものとなっており、実施の形態の１で示した場合と同様に、ゲート電極間の電圧を調整することにより、実施の形態の１のクーロンブロッケード素子が持つ機能の全て（例えば、電流切り替えスイッチや疑似ＣＭＯＳ回路など）を実現できることは言うまでもない。
【００８８】
さらに、図１２（ｂ）に示すように、ゲート電極６ｂ，８ｂ、電極部３２ｂに電源電圧ＶＤＤを印加し、ゲート電極７ｂ，９ｂ、電極部３４ｂを接地することにより、図１２（ｃ）のようなインバータとバッファを同時に形成することができる。
【００８９】
なお、図１１では、入力電圧Ｖｉｎを印加するための入力ゲートを省略しているが、この入力ゲートについては、実施の形態の１と同様に伝導体島２１ｂ，２２ｂ，２３ｂ，２４ｂ上に多結晶シリコン等からなる上層ゲートを形成すればよい。この場合、入力ゲートは、シリコン酸化膜による容量Ｃ１３，Ｃ１４，Ｃ１５，Ｃ１６を介して伝導体島２１ｂ，２２ｂ，２３ｂ，２４ｂと接続される。
【００９０】
また、図１２（ｂ）において、ゲート電極９ｂに電源電圧ＶＤＤを印加し、ゲート電極６ｂを接地すれば、図１２（ｃ）のバッファをインバータにできることは言うまでもない。
この場合には、図７（ｂ）の場合に比べて、ファンアウトが実効的に２倍にできるという利点がある。また、出力を２方向に分岐することも可能となる。
【００９１】
また、本実施の形態のクーロンブロッケード素子では、ゲート電極７ｂ，９ｂに印加するゲート電圧を調整して、伝導体島２２ｂ，２４ｂを通る電流経路を遮断することにより、伝導体島２１ｂを持つＳＥＴの電流経路と、伝導体島２３ｂを持つＳＥＴの電流経路とを完全に分離することが可能となる。
すなわち、伝導体島２１ｂを持つＳＥＴの電流経路は、電極部３２ｂ−伝導体島２１ｂ−電極部３５ｂとなり、伝導体島２３ｂを持つＳＥＴの電流経路は、電極部３３ｂ−伝導体島２３ｂ−電極部３４ｂとなる。
【００９２】
したがって、この場合の等価回路図は図１３のようになる。なお、図１３では、伝導体島２１ｂと２３ｂとの距離が短い場合を想定して、両伝導体島の間に容量Ｃが存在する場合を示している。
【００９３】
この回路構成は、図２３に示した従来のクーロンブロッケード素子と同等のものであるが、従来の素子では、２つの細線の両エッジに形成された伝導体島９６ａ，９６ｂ，９７ａ，９７ｂのうち、外側の２つの伝導体島９７ａ，９７ｂを故意に潰しているため、素子スペースに無駄があった。
一方、図１１（ｂ）から分かるように、本実施の形態のクーロンブロッケード素子によれば、極薄部１ｂに形成された全ての伝導体島を利用できることから、素子面積を約半分に縮小することができる。
【００９４】
［実施の形態の５］
図１４（ａ）は本発明の第５の実施の形態を示すクーロンブロッケード素子の平面図、図１４（ｂ）はこのクーロンブロッケード素子の等価回路図である。図１４（ａ）では、極薄部１ｂ及び厚膜部２ｂ，３ｂ，４ｂ，５ｂを有する形状に加工したシリコン層のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【００９５】
本実施の形態では、絶縁膜５１上のシリコン層を、実施の形態の４と同様に、極薄部１ｂと、この極薄部１ｂよりも膜厚が厚い４つの厚膜部２ｂ，３ｂ，４ｂ，５ｂとを有する形状に加工し、熱酸化処理する。
これにより、極薄部１ｂにはシリコン領域２１ｂ，２２ｂ，２３ｂ，２４ｂが残り、厚膜部２ｂ，３ｂ，４ｂ，５ｂにはシリコン領域３２ｂ，３３ｂ，３４ｂ，３５ｂが残る。
【００９６】
続いて、シリコン領域２１ｂ，２２ｂ，２３ｂ，２４ｂの近傍の絶縁膜５１上に多結晶シリコン等からなる浮遊ゲート１１ｂ，１２ｂ，１３ｂ，１４ｂを形成する。
さらに、浮遊ゲート１１ｂ，１２ｂ，１３ｂ，１４ｂの近傍の絶縁膜５１上に多結晶シリコン等からなるゲート電極６ｂ，７ｂ，８ｂ，９ｂを形成する。
最後に、シリコン領域３２ｂ，３３ｂ，３４ｂ，３５ｂ上の絶縁膜の一部に電極用の窓をあけ、この部分にアルミニウム、タングステン又はチタン等からなる金属電極を形成して、本実施の形態のクーロンブロッケード素子の製造工程が終了する。
【００９７】
シリコン領域２１ｂと３５ｂの境界部、領域２１ｂと３２ｂの境界部、領域２２ｂと３２ｂの境界部、領域２２ｂと３３ｂの境界部、領域２３ｂと３３ｂの境界部、領域２３ｂと３４ｂの境界部、領域２４ｂと３４ｂの境界部、領域２４ｂと３５ｂの境界部にそれぞれ形成された薄いシリコン領域は、実施の形態の４と同様に、トンネル容量Ｃｔ１，Ｃｔ２，Ｃｔ３，Ｃｔ４，Ｃｔ５，Ｃｔ６，Ｃｔ７，Ｃｔ８として作用し、シリコン領域２１ｂ，２２ｂ，２３ｂ，２４ｂが伝導体島となる。
【００９８】
厚膜部２ｂ，３ｂ，４ｂ，５ｂのシリコン領域３２ｂ，３３ｂ，３４ｂ，３５ｂは、単電子導入・導出用（電流導入・導出用）の電極部となる。
また、各伝導体島２１ｂ，２２ｂ，２３ｂ，２４ｂには、浮遊ゲート１１ｂ，１２ｂ，１３ｂ，１４ｂとの間の空間あるいは絶縁膜によるゲート容量Ｃｇ１，Ｃｇ２，Ｃｇ３，Ｃｇ４を介して浮遊ゲート１１ｂ，１２ｂ，１３ｂ，１４ｂがそれぞれ接続されている。
【００９９】
さらに、各浮遊ゲート１１ｂ，１２ｂ，１３ｂ，１４ｂには、ゲート電極６ｂ，７ｂ，８ｂ，９ｂとの間の空間あるいは絶縁膜によるトンネル容量Ｃｔ１１，Ｃｔ１２，Ｃｔ１３，Ｃｔ１４を介して、単電子輸送制御用（電圧印加用）のゲート電極６ｂ，７ｂ，８ｂ，９ｂがそれぞれ接続されている。
こうして、図１４（ａ）のクーロンブロッケード素子の等価回路は図１４（ｂ）のようになる。
【０１００】
本実施の形態のクーロンブロッケード素子では、浮遊ゲートを用いたプログラマブルロジックアレイ（あるいはフラッシュメモリー）と同様の動作により、電流を流すＳＥＴと遮断するＳＥＴを選択することができるので、実施の形態の４で示した機能と同じ機能を実現することができる。
この方法では、ゲート電圧をもとの電圧に戻した後もその効果が持続するので、長時間、同じ回路構成で素子を動作させたいときに有利となるのは、実施の形態の２と同様である。
【０１０１】
なお、本実施の形態では、浮遊ゲート１１ｂ〜１４ｂとゲート電極６ｂ〜９ｂを絶縁膜５１上に配置したが、絶縁膜５１上に浮遊ゲート１１ｂ〜１４ｂを形成した後に、これら浮遊ゲート１１ｂ〜１４ｂ上に絶縁膜を形成して、この上にゲート電極６ｂ〜９ｂを形成する前述の２重ゲート技術を用いてもよい。
【０１０２】
また、浮遊ゲートは必ずしも全ての伝導体島に付加する必要はなく、浮遊ゲートを持たない実施の形態の４のゲート電極構成と使い分けるようにしてもよい。
また、本実施の形態では、伝導体島と浮遊ゲートの間を非トンネル性の容量とし、浮遊ゲートとゲート電極の間をトンネル容量としたが、逆に伝導体島と浮遊ゲートの間をトンネル容量とし、浮遊ゲートとゲート電極の間を非トンネル性の容量としてもよいし、両方ともにトンネル容量としてもよい。
【０１０３】
トンネル容量を形成するには、伝導体島−浮遊ゲート間、あるいは浮遊ゲート−ゲート電極間の距離を短くすればよく、非トンネル性の容量を形成するには、伝導体島−浮遊ゲート間、あるいは浮遊ゲート−ゲート電極間の距離をトンネル容量の場合よりも長くすればよいことは、実施の形態の２と同様である。
【０１０４】
［実施の形態の６］
図１５は本発明の第６の実施の形態を示すクーロンブロッケード素子の平面図であり、図１５（ａ）は熱酸化前のシリコン層を示し、図１５（ｂ）は熱酸化後のシリコン層を示している。図１５（ｂ）では、極薄部１ｃ及び厚膜部２ｃ，３ｃ，４ｃ，５ｃを有する形状に加工したシリコン層のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【０１０５】
本実施の形態では、絶縁膜５１上のシリコン層を、膜厚が極薄部１と同じ極薄部１ｃと、この極薄部１ｃよりも膜厚が厚い４つの厚膜部２ｃ，３ｃ，４ｃ，５ｃとを有する形状に加工する。
このとき、極薄部１ｃの短い方のエッジの長さＬ１は、実施の形態の１のＬと同様に２０ｎｍ程度以下とするが、長い方のエッジの長さＬ２は、Ｌ１よりも長くする。
【０１０６】
このような構造を実施の形態の１と同様に熱酸化処理すると、伝導体島を２個にすることができる。
これは、熱酸化を行うと、図１５（ｂ）に示すように、極薄部１ｃにシリコン領域２１ｃ，２２ｃ，２３ｃ，２４ｃが残り、厚膜部２ｃ，３ｃ，４ｃ，５ｃにシリコン領域３２ｃ，３３ｃ，３４ｃ，３５ｃが残るが、極薄部１ｃの長い方のエッジに残るシリコン領域２２ｃ，２４ｃの容量及び抵抗がその長さのために大きくなり、シリコン領域２２ｃ，２４ｃが断線したのと等価な状態になるからである。
【０１０７】
これにより、２つの伝導体島と４つの電極部を有する、図１３あるいは図２３（ａ）と同等の等価回路を持つクーロンブロッケード素子を実現することができる。
【０１０８】
実施の形態の４，５では、ゲート電極に印加するゲート電圧を調整することにより、４つの伝導体島を流れる電流経路のうち、１つあるいは２つを遮断していたが、予めどの電流経路を遮断したいかが明白な場合には、本実施の形態のように、熱酸化前の極薄部１ｃのパターンを変えておくことにより、電流経路を実質的に断線させることが可能になる。
なお、本実施の形態のように極薄部１ｃのパターンを変える代わりに、熱酸化後に形成された伝導体島の部分をエッチングで削り取ってもよいことは言うまでもない。
【０１０９】
［実施の形態の７］
図１６は本発明の第７の実施の形態を示すクーロンブロッケード素子の平面図であり、図１６（ａ）は熱酸化前のシリコン層を示し、図１６（ｂ）は熱酸化後のシリコン層を示している。
本実施の形態では、絶縁膜５１上のシリコン層を、膜厚が極薄部１と同じ極薄部１ｄと、この極薄部１ｄよりも膜厚が厚い８つの厚膜部２ｄ，３ｄ，４ｄ，５ｄ，１６，１７，１８，１９とを有する形状に加工する。
【０１１０】
前述までの実施の形態と異なる点は、極薄部１ｄと厚膜部２ｄ，３ｄ，４ｄ，５ｄの他に、極薄部１ｄで囲まれた厚膜部１６，１７，１８，１９が加わったことである。
なお、クーロンブロッケード素子を室温で動作させる場合には、極薄部１ｄのエッジの長さＬ３を実施の形態の１のＬと同様に２０ｎｍ程度以下とし、厚膜部１６，１７，１８，１９の縦横の大きさを１０ｎｍ〜２０ｎｍ程度にする。
【０１１１】
このような構造を熱酸化処理すると、極薄部１ｄにはシリコン領域２１ｄ，２２ｄ，２３ｄ，２４ｄ，２５ｄ，２６ｄ，２７ｄ，２８ｄが残り、厚膜部２ｄ，３ｄ，４ｄ，５ｄにはシリコン領域３２ｄ，３３ｄ，３４ｄ，３５ｄが残る。
また、厚膜部１６，１７，１８，１９では、その厚さにより厚膜部２ｄ，３ｄ，４ｄ，５ｄと同様の熱酸化が生じ、シリコン領域３６ｄ，３７ｄ，３８ｄ，３９ｄが残る。
【０１１２】
なお、図１６（ｂ）では、極薄部１ｄ及び厚膜部２ｄ〜５ｄ，１６〜１９を有する形状に加工したシリコン層のうち、熱酸化後にシリコンが残った領域を梨地で示している。
【０１１３】
続いて、シリコン領域３６ｄ，３７ｄ，３８ｄ，３９ｄの近傍の絶縁膜５１上に多結晶シリコン等からなるゲート電極６ｄ，７ｄ，８ｄ，９ｄを形成する。
最後に、シリコン領域３２ｄ，３３ｄ，３４ｄ，３５ｄ上の絶縁膜の一部に電極用の窓をあけ、この部分にアルミニウム、タングステン又はチタン等からなる金属電極を形成して、本実施の形態のクーロンブロッケード素子の製造工程が終了する。
【０１１４】
本実施の形態のクーロンブロッケード素子の等価回路のうち、図１６（ｂ）の一点鎖線で囲んだ部分の等価回路を図１７に示す。
シリコン領域２１ｄと３２ｄの境界部、領域２１ｄと３９ｄの境界部、領域３９ｄと２８ｄの境界部、領域２８ｄと３５ｄの境界部にそれぞれ形成された薄いシリコン領域は、実施の形態の１と同様にトンネル障壁となり、それぞれトンネル容量Ｃｔ１，Ｃｔ２，Ｃｔ３，Ｃｔ４として作用する。こうして、シリコン領域２１ｄ，３９ｄ，２８ｄが伝導体島となる。
【０１１５】
これらのトンネル容量Ｃｔ１，Ｃｔ４を介して伝導体島２１ｄ，２８ｄと接続される厚膜部２ｄ，５ｄのシリコン領域３２ｄ，３５ｄは、単電子導入・導出用（電流導入・導出用）の電極部となる。
また、伝導体島３９ｄには、ゲート電極９ｄとの間の空間あるいは絶縁膜によるゲート容量Ｃｇ１を介して、単電子輸送制御用（電圧印加用）のゲート電極９ｄが接続されている。
【０１１６】
こうして、３つの伝導体島が直列に並んだ連結構造型のクーロンブロッケード素子が実現できる。図１７の等価回路は、公知のクーロンブロッケード素子の１つである単電子ターンスタイルに相当する。
【０１１７】
次に、このような等価回路を有するクーロンブロッケード素子の動作を説明する。まず、電極部３５ｄと３２ｄの間に電圧（電極部３５ｄ側が負、電極部３２ｄ側が正）の電圧を印加しておく。
このような状態で、ゲート電極９ｄに電圧を印加すると、容量Ｃｇ１を介した接続により伝導体島２１ｄ，３９ｄ，２８ｄのエネルギー準位が上下する。
【０１１８】
すなわち、ゲート電極９ｄに正の電圧を印加すると、伝導体島２１ｄ，３９ｄ，２８ｄの電子のエネルギー準位が下がり、正電圧の増大によって伝導体島２８ｄの準位が電極部３５ｄの準位以下になった時点で、電極部３５ｄの電子が伝導体島２８ｄへ移動し、さらにより準位の低い伝導体島３９ｄへ移動する。
【０１１９】
続いて、ゲート電極９ｄに負の電圧を印加すると、伝導体島２１ｄ，３９ｄ，２８ｄの電子のエネルギー準位が上がり、負電圧の増大によって伝導体島３９ｄの準位が伝導体島２１ｄの準位以上になった時点で、伝導体島３９ｄの電子が伝導体島２１ｄへ移動し、さらによりエネルギーの低い電極部３２ｄへと移動する。
【０１２０】
こうして、ゲート電極９ｄに交流電圧を印加することにより、この交流電圧の１周期分で、電子１個をソース側の電極部３５ｄから伝導体島２１ｄ，３９ｄ，２８ｄを経由してドレイン側の電極部３２ｄへ輸送することが可能となる。
本実施の形態のクーロンブロッケード素子は、以上のような単電子ターンスタイルを４個内蔵したものであり、各単電子ターンスタイルは、隣接する単電子ターンスタイルと電極部を共有している。
【０１２１】
以上の実施の形態では、厚さの異なるシリコン層を熱酸化する過程で形成される狭く薄いシリコン領域をトンネル障壁としたが、このトンネル障壁を酸化膜で代用させることも可能である。
つまり、熱酸化の量を増やして、極薄部と電極部の境界のシリコンを完全に酸化しつくし、この境界部をトンネル伝導性の酸化膜とすればよい。
【０１２２】
この場合の特徴として、酸化膜によるトンネル障壁は、シリコンによるトンネル障壁に比べてトンネル確率が極めて低くなるということが挙げられる。このため、酸化膜によるトンネル障壁に囲まれた伝導体島は、長い電子保持時間を必要とするメモリー島として利用するときに有利である。
【０１２３】
また、以上の実施の形態では、絶縁膜上に単結晶シリコンが形成されたＳＯＩ基板を用いた例について示した。同様の原理は絶縁膜上にアモルファスシリコンや多結晶シリコン層が形成されている場合にも成り立つので、これらを用いても上記の実施の形態の１〜７と同じ様な手法と構造を用いれば、同様な効果が得られる。
【０１２４】
【発明の効果】
本発明によれば、請求項１に記載のように、シリコン層を、電荷を閉じ込めるための少なくとも２つの伝導体島と、これら伝導体島にトンネル容量を介して接続するように形成された、伝導体島より膜厚が厚い少なくとも３つの電極部を有する形状に加工することにより、高い温度で動作するクーロンブロッケード素子を容易に実現することができる。また、従来のシリコンのＭＯＳ構造を使用できるので、シリコン系集積回路の製造プロセス技術が利用でき、従来のシリコン系集積回路と同じ基板上にクーロンブロッケード素子を載せることができ、大規模な回路も実現することができる。また、従来のクーロンブロッケード素子のように、伝導体島の周囲を電極で囲ったり、電極の幅を広くして熱酸化によってトンネル障壁を形成したりする必要がなく、伝導体島を任意に配置することができる。その結果、伝導体島を高密度に集積化することができ、島間を接近させることができると共に、伝導体島を連結して多様な素子を容易に作り出すことができる。また、任意の２つの伝導体島をトンネル容量を介して少なくとも３つの電極部に接続するので、各伝導体島を流れる電流を個別に取り出すことができ、全ての伝導体島を有効に利用できるので、伝導体島として機能しない無駄な領域が発生することがなく、スペースの有効利用を図ることができる。
【０１２５】
また、請求項２に記載のように、シリコン層を、電荷を閉じ込めるための少なくとも４つの第１の伝導体島と、電荷を閉じ込めるための少なくとも２つの第２の伝導体島と、第１、第２の伝導体島にトンネル容量を介して接続するように形成された、伝導体島より膜厚が厚い少なくとも３つの電極部とを有する形状に加工することにより、単電子ターンスタイルを並列あるいは直列に接続した素子を実現することができる。
【０１２６】
また、請求項３に記載のように、伝導体島との間に、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を隔てて形成されたゲート電極を設けることにより、電極間の連結状態を電気的に切り替えることができる。
【０１２７】
また、請求項４に記載のように、伝導体島との間に、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を隔てて形成された浮遊ゲートを設け、浮遊ゲートとの間に、非トンネル性の容量又はトンネル容量を設けるための空間又は絶縁膜を隔てて形成されたゲート電極を設けることにより、電極間の連結状態を電気的に切り替えることができ、また、その回路構成を保持することができる。
【０１２８】
また、請求項５に記載のように、シリコン層を極薄部及び厚膜部を有する形状に加工し、シリコン層を熱酸化することにより、極薄部のシリコン領域と厚膜部のシリコン領域の境界に極薄部のシリコン領域よりも幅が狭く厚さの薄いシリコンのくびれが自動的に形成され、極薄部のシリコン領域の両端にトンネル障壁が形成されて極薄部に伝導体島が形成される。これにより、極薄部の長さを短く設定すれば、伝導体島をリソグラフィーの限界寸法よりも小さくすることができ、高い温度で動作するクーロンブロッケード素子を、従来のシリコン系集積回路の製造プロセス技術と同様の簡単な製造工程で実現することができる。また、従来のクーロンブロッケード素子のように、伝導体島の周囲を電極で囲ったり、電極の幅を広くして熱酸化によってトンネル障壁を形成したりする必要がなく、伝導体島を任意に配置することができる。その結果、伝導体島を高密度に集積化することができ、島間を接近させることができると共に、伝導体島を連結して多様な素子を容易に作り出すことができる。また、任意の２つの伝導体島をトンネル容量を介して少なくとも３つの電極部に接続するので、各伝導体島を流れる電流を個別に取り出すことができ、全ての伝導体島を有効に利用できるので、伝導体島として機能しない無駄な領域が発生することがなく、スペースの有効利用を図ることができる。
【０１２９】
また、請求項６に記載のように、シリコン層を極薄部、第１の厚膜部、及び第２の厚膜部を有する形状に加工し、シリコン層を熱酸化することにより、単電子ターンスタイルを並列あるいは直列に接続した素子を実現することができる。
【図面の簡単な説明】
【図１】  本発明の第１の実施の形態となるクーロンブロッケード素子の製造工程を示す平面図である。
【図２】  本発明の第１の実施の形態となるクーロンブロッケード素子の製造工程を示す平面図である。
【図３】  図１のクーロンブロッケード素子の作製に用いる基板の鳥瞰図である。
【図４】  図１のクーロンブロッケード素子の断面図である。
【図５】  図２のクーロンブロッケード素子の原理を模式的に示すエネルギーバンド図である。
【図６】  図２のクーロンブロッケード素子の等価回路図である。
【図７】  ３つの単電子トランジスタのうちの１つをオフにした場合の図２のクーロンブロッケード素子の等価回路図である。
【図８】  極薄部及び厚膜部の他の形状の例を示す図である。
【図９】  本発明の第２の実施の形態を示すクーロンブロッケード素子の平面図及び等価回路図である。
【図１０】  本発明の第３の実施の形態を示すクーロンブロッケード素子の平面図である。
【図１１】  本発明の第４の実施の形態を示すクーロンブロッケード素子の平面図である。
【図１２】  図１１のクーロンブロッケード素子の等価回路図である。
【図１３】  ４つの単電子トランジスタのうちの２つをオフにした場合の図１１のクーロンブロッケード素子の等価回路図である。
【図１４】  本発明の第５の実施の形態を示すクーロンブロッケード素子の平面図及び等価回路図である。
【図１５】  本発明の第６の実施の形態を示すクーロンブロッケード素子の平面図である。
【図１６】  本発明の第７の実施の形態を示すクーロンブロッケード素子の平面図である。
【図１７】  図１６のクーロンブロッケード素子の等価回路図である。
【図１８】  従来のクーロンブロッケード素子を斜め上方から見た鳥かん図である。
【図１９】  図１８のクーロンブロッケード素子の等価回路図である。
【図２０】  従来の他のクーロンブロッケード素子を斜め上方から見た鳥かん図である。
【図２１】  従来の他のクーロンブロッケード素子を斜め上方から見た鳥かん図である。
【図２２】  図２１のクーロンブロッケード素子の平面図及び等価回路図である。
【図２３】  従来の他のクーロンブロッケード素子の等価回路図及び平面図である。
【符号の説明】
１、１ａ…極薄部、２、３、４、３ａ、４ａ、２ｂ、３ｂ、４ｂ、５ｂ、２ｃ、３ｃ、４ｃ、５ｃ、２ｄ、３ｄ、４ｄ、５ｄ、１６、１７、１８、１９…厚膜部、６、７、８、６ｂ、７ｂ、８ｂ、９ｂ、６ｄ、７ｄ、８ｄ、９ｄ…ゲート電極、１１、１２、１３、１１ｂ、１２ｂ、１３ｂ、１４ｂ…浮遊ゲート、２１、２２、２３、２３ａ、２１ｂ、２２ｂ、２３ｂ、２４ｂ、２１ｃ、２２ｃ、２３ｃ、２４ｃ、２１ｄ、２２ｄ、２３ｄ、２４ｄ、２５ｄ、２６ｄ、２７ｄ、２８ｄ、３６ｄ、３７ｄ、３８ｄ、３９ｄ…シリコン領域（伝導体島）、３２、３３、３４、３３ａ、３４ａ、３２ｂ、３３ｂ、３４ｂ、３５ｂ、３２ｃ、３３ｃ、３４ｃ、３５ｃ、３２ｄ、３３ｄ、３４ｄ、３５ｄ…シリコン領域（電極部）、５１…絶縁膜。
【図１】
0003681903.tif 000002
【図２】
0003681903.tif 000003
【図３】
0003681903.tif 000004
【図４】
0003681903.tif 000005
【図１３】
0003681903.tif 000006
【図５】
0003681903.tif 000007
【図６】
0003681903.tif 000008
【図７】
0003681903.tif 000009
【図８】
0003681903.tif 000010
【図９】
0003681903.tif 000011
【図１０】
0003681903.tif 000012
【図１１】
0003681903.tif 000013
【図１２】
0003681903.tif 000014
【図１４】
0003681903.tif 000015
【図１５】
0003681903.tif 000016
【図１６】
0003681903.tif 000017
【図１７】
0003681903.tif 000018
【図２１】
0003681903.tif 000019
【図１８】
0003681903.tif 000020
【図１９】
0003681903.tif 000021
【図２０】
0003681903.tif 000022
【図２２】
0003681903.tif 000023
【図２３】
0003681903.tif 000024