(57)【特許請求の範囲】
【請求項１】
マトリックス形態で配列された多数のメモリセルと、メモリセルを選択するための第１及び第２選択トランジスタとを備えるメモリセルアレーと、前記メモリセルのドレインと共通に接続された複数のビットラインと、前記メモリセルのコントロールゲートと接続された複数のワードラインとを有する不揮発性メモリ装置において、
（ａ）  前記ビットラインにプログラム禁止のための第１電圧を印加し、前記第１選択トランジスタのゲート、非選択ワードライン及び選択ワードラインに前記第１電圧を損失無しにパスさせ得る第２電圧を印加する段階と、
（ｂ）  前記（ａ）段階後、前記第１選択トランジスタのゲートに前記第１電圧を印加してビットラインへの電流経路を遮断する段階と、
（ｃ）  前記選択ワードラインに属するメモリセルのソースを共有する非選択の第１メモリセルのワードライン及び前記選択ワードラインに属するメモリセルのドレインを共有する非選択の第２メモリセルのワードラインには他の非選択メモリセルとディカップルさせるための第３電圧を印加し、前記非選択の第１及び第２メモリセルのワードラインを除いた非選択ワードラインには第４電圧を印加して前記非選択の第１及び第２メモリセルのソース又はドレインを［ゲート電圧−スレショルド電圧］の値より高い電圧で容量カップリングさせることにより、選択メモリセルのチャンネルと前記他の非選択メモリセルのチャンネルとの連結を遮断する段階と、
（ｄ）  前記（ｃ）段階後、選択ワードラインにプログラム電圧を印加する段階とを備えることを特徴とする不揮発性メモリ装置のプログラミング方法。
【請求項２】
前記第１電圧は、電源電圧（Ｖcc）であることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラミング方法。
【請求項３】
前記第２電圧は、前記第１電圧より高い電圧であることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラミング方法。
【請求項４】
前記第３電圧は、前記第１及び第２電圧より低い電圧であることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラミング方法。
【請求項５】
前記第３電圧は、０Ｖ以下の電圧であることを特徴とする請求項４に記載の不揮発性メモリ装置のプログラミング方法。
【請求項６】
前記第４電圧は、前記第１及び第２電圧より高い電圧であることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラミング方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体メモリ装置に係り、より詳しくは、電気的に消去及びプログラミング可能な不揮発性メモリ装置のプログラミング方法に関する。
【０００２】
【従来の技術】
半導体メモリ装置には、ＤＲＡＭ（Dynamic Random Access Memory）のように時間の経過によりデータを消失する揮発性としてデータの入・出力が速いＲＡＭ製品と、ＳＲＡＭ（Static Random Access Memory ）のように一回のデータの入力によりその状態は維持可能であるが、データの入・出力が遅いＲＯＭ（Read Only Memory) 製品とに大別される。このようなＲＯＭ製品のうち、電気的にデータの入・出力が可能なフラッシュＥＥＰＲＯＭに対する需要が増えつつある。回路ボードから取り除くことなく、高速で電気的な消去が可能なフラッシュＥＥＰＲＯＭ素子は簡単なメモリセル構造、低コスト及びデータの保存に必要なリフレッシュ（refresh ）機能の不要という長所を有する。
【０００３】
フラッシュＥＥＰＲＯＭのセル構造は、ＮＯＲ型とＮＡＮＤ型に大別される。ＮＯＲ型は、２セル当たり一つのコンタクトを要して高集積化に不向きであるが、セル電流が大きくて高速化には有利であるという長所がある。一方、ＮＡＮＤ型はセル電流が小さくて高速化に不向きであるが、多数のセルが一つのコンタクトを共有して高集積化には有利であるという長所がある。したがって、ＮＡＮＤ型のフラッシュＥＥＰＲＯＭ素子は最近のディジタルスチールカメラなどに用いられる次世代のメモリ素子として脚光を浴びている。
【０００４】
図１は、通常のＮＡＮＤ型のフラッシュＥＥＰＲＯＭ装置におけるセルアレー構造を示す断面図であり、図２は前記セルアレーの等価回路図である（参照：Symposium on VLSI Circuits，1990，pp.105−106 ）。
【０００５】
図１及び図２を参照すれば、一つのストリングは単位ストリングを選択するためのストリング選択トランジスタ（ＳＳＴ：String Select Transistor）と、グラウンドを選択するためのグラウンド選択トランジスタ（ＧＳＴ：Ground Select Transistor）と、前記ＳＳＴと前記ＧＳＴとの間に直列に連結される多数のメモリセルトランジスタ（ＭＣ１，…，ＭＣ１６）とから構成される。前記各メモリセルトランジスタはフローティングゲート１８とコントロールゲート２２との積層構造を有する。前記ストリングはビットライン（Ｂ／Ｌ  １，Ｂ／Ｌ  ２，…）に多数個が並列に連結されて一つのブロックを構成し、前記ブロックはビットラインコンタクトを中心にして対称的に配置される。前記トランジスタは、行と列のマトリックス形態で配列され、同一の列に配列されたＳＳＴ及びＧＳＴのゲートは、それぞれストリング選択ライン（ＳＳＬ：String Select Line）及びグラウンド選択ライン（ＧＳＬ：Ground Select Line）に接続される。かつ、同一の列に配列されたメモリセルトランジスタ（ＭＣ１，…，ＭＣ１６）のゲートは対応する多数のワードライン（Ｗ／Ｌ  １，…，Ｗ／Ｌ  １６）に接続される。さらに、前記ＳＳＴのドレインにはビットライン（Ｂ／Ｌ）が連結され、前記ＧＳＴのソースには共通ソースライン（ＣＳＬ：Common Source Line）が連結される。
【０００６】
メモリセルトランジスタ（ＭＣ１，…，ＭＣ１６）は、半導体基板１０の上部にトンネル酸化膜１６の介在により形成されたフローティングゲート１８と、前記フローティングゲート１８の上部に層間誘電膜２０の介在により形成されたコントロールゲート２２との積層構造で形成される。前記フローティングゲート１８は、アクティブ領域と前記アクティブ領域の両側のフィールド領域の縁部の一部に形成されることにより、隣接するセルトランジスタのフローティングゲート１８から隔離される。前記コントロールゲート２２は隣接するセルのコントロールゲート２２と連結されることにより、ワードライン（Ｗ／Ｌ）を形成する。
【０００７】
前記選択トランジスタ（ＳＳＴ，ＧＳＴ）は、データを貯蔵するフローティングゲートを不要とするトランジスタなので、セルアレー内のフィールド領域の上部でバッティングコンタクト（Butting Contact ）を通して前記フローティングゲート１８とコントロールゲート２２を金属線で連結する。したがって、前記選択トランジスタ（ＳＳＴ，ＧＳＴ）は電気的には１層のゲートを有するＭＯＳトランジスタとして動作する。
【０００８】
上述した構造を有するＮＡＮＤ型のフラッシュＥＥＰＲＯＭ装置のセル動作を説明すると、次の通りである。
【０００９】
先ず、プログラミング動作は、選択されたセルトランジスタと連結されるビットラインに０Ｖの電圧を印加し、選択されたセルトランジスタと連結されるワードラインにはプログラム電圧（Ｖpgm ）を印加してセルトランジスタのチャンネルとコントロールゲートとの高い電圧差によるＦ−Ｎ（Fowler-Nordheim ）トンネリングによりチャンネル領域の電子をフローティングゲート内に注入することである。この際、ビットラインとグラウンドノードとの間に位置する多数のメモリセルのうち、選択されていないセルトランジスタと連結されるワードラインには、選択されたビットラインに印加されるデータ（０Ｖ）を選択されたセルトランジスタに伝えるためのパス電圧（Ｖpass）を印加する。ここで、選択されたセルトランジスタのスレショルド電圧が正の電圧に変わる。
【００１０】
消去動作はフローティングゲート内に貯蔵された電子を取り除くことであり、バルクに約２０Ｖの消去電圧（Ｖerase ）を印加し、選択されたセルトランジスタと連結されたワードラインに０Ｖを印加すれば、プログラム動作とは反対方向のＶerase による電界によりフローティングゲート内に貯蔵された電子が取り除かれ、正孔（hole）が注入される。前記消去動作により、セルトランジスタの初期状態が約−３Ｖのスレショルド電圧を有する。
【００１１】
読み出し動作は、セルトランジスタ内に電子が貯蔵されている場合にはセルのスレショルド電圧（Ｖth）が＋１Ｖに変わり、セルトランジスタ内に正孔が貯蔵されている場合には前記スレショルド電圧（Ｖth）が−３Ｖに変わるということを用いて選択されたワードラインに０Ｖを印加して選択されたセルトランジスタによる電流経路の形成有無に応じて“０”または“１”のデータを読み出すことである。
【００１２】
ここで、前記プログラム動作は全てのセルトランジスタの消去動作の進行後に行われるが、プログラム動作時に選択されたワードラインの非選択ビットラインに連結された非選択セルトランジスタが受けるプログラムの外乱を防止するため、非選択セルトランジスタのプログラミングを禁止すべきである。従来のセルフブースティングによるプログラム禁止方法は“ＪＳＣＣ(Journal of Solid State Circuits). Vol.30, No.11, pp.1149-1156”に開示されており、これを説明するための回路を図３に示した。
【００１３】
図３を参照すれば、例えば、セルトランジスタＡをプログラミングするとき、ＧＳＴのゲートに０Ｖを印加してメモリセルアレーのグラウンド経路を遮断させ、選択されたビットラインに０Ｖを印加して非選択ビットラインにプログラム禁止電圧（Ｖpi）として電源電圧（Ｖcc：３．３Ｖまたは５Ｖ）を印加する。同時に、ＳＳＴのＳＳＬにＶccを印加してＳＳＴのソースを［Ｖcc−ストリング選択トランジスタのスレショルド電圧（ＳＴＴｖth）］の電圧でチャージングした後、前記ＳＳＴを仮想的に遮断させる。かつ、選択されたワードラインに約１８Ｖのプログラム電圧（Ｖpgm ）を印加し、非選択ワードラインにはパス電圧（Ｖpass）を印加して同一なストリングに属するセルトランジスタのチャンネル領域を１６ステージのＮＡＮＤ型の場合には、チャージ共有により（Ｖcc−ＳＳＴｖｔｈ）／１７の電圧でチャージングさせる。かつ、選択されたワードラインに印加された電圧をパスさせると、選択されたワードラインに印加された高いプログラム電圧（Ｖpgm ）による容量カップリング（capacitive coupling ）によりセルトランジスタのチャンネル電圧（Ｖch）は次のようになる。
Ｖch  ＝（Ｖcc−ＳＳＴｖth）/ １７＋Ｖboost   かつ、
Ｖboost ＝［Ｃins/( Ｃins ＋Ｃch) ］［Ｖpgm −( Ｃins/( Ｃins ＋Ｃch))］Ｖpass
Ｃins ＝（Ｃono Ｃtun ）/ （Ｃono ＋Ｃtun ）
となる。ここで、Ｃchはチャンネルの下部に形成される空乏領域により発生する空乏キャパシタンスを示し、Ｃins はコントロールゲートとチャンネルとの全体キャパシタンスを示す。
【００１４】
例えば、プログラム電圧（Ｖpgm ）が２０Ｖであり、パス電圧（Ｖpass）が１０Ｖであれば、約８Ｖの電圧がプログラム禁止セルトランジスタのチャンネル領域に誘起される。この場合、フローティングゲートとチャンネルとの間でＦ−Ｎトンネリングが発生しなくなるので、プログラム禁止セルトランジスタは初期に消去された状態（すなわち、−３Ｖのスレショルド電圧）で保持される。
【００１５】
しかしながら、かかる従来の方法によれば、Ｖccが低くなると、［（Ｖcc−ＳＳＴｖｔｈ）／１７＋Ｖboost ］の電圧も低くなり、プログラム禁止セルトランジスタのチャンネル電圧（Ｖch）と選択されたワードラインに印加されたプログラム電圧（Ｖpgm ）との電位差が大きくなる。その結果、選択されたセルトランジスタのコントロールゲートに印加されたプログラム電圧（Ｖpgm ）によるソフトプログラミング現象（以下、“Ｖpgm ストレス”という）が深刻になり、プログラム禁止セルトランジスタが初期に消去された状態を保持せず、そのスレショルド電圧が増えるという問題点が発生する。かつ、ビットラインに０Ｖが印加されたストリングに属する非選択セルトランジスタはパス電圧の増加によりコントロールゲートとチャンネルとの電圧差が増えてソフトプログラミングされる現象（以下、“Ｖpassストレス”という）が誘発されることにより、そのスレショルド電圧も増えるという問題点をもたらす。したがって、前記Ｖpgm ストレス及びＶpassストレスを誘発させないパス電圧領域で最適のパス電圧を決めるべきである。
【００１６】
図４は、上述した従来の方法において、プログラム禁止電圧（Ｖpi）を２．８Ｖ、３．８Ｖ、５Ｖにそれぞれ変化させながら、プログラム禁止セルのパス電圧（Ｖpass）によるスレショルド電圧（Ｖth）の変動特性を示したグラフであり、プログラム電圧（Ｖpgm ）は１７Ｖ、総プログラムストレス時間（Ｔpgm ）は３ｍｓである。
【００１７】
図４を参照すれば、プログラム禁止のためにビットラインに印加される電圧（Ｖcc）が低くなることにより、Ｖpgm ストレス及びＶpassストレスを誘発させないパス電圧領域のウィンドウは徐々に減るということがわかる。
【００１８】
さらに、上述した従来の方法によれば、セル当たり２ビット以上の情報を記録するマルチビットＮＡＮＤ型のフラッシュメモリセルの動作時、３Ｖ以上増えたプログラム時間と３Ｖ以上増えたプログラム電圧によりプログラム外乱ウィンドウが減少する。
【００１９】
上述した従来の方法の問題点を解決するための他の従来の方法であるローカルセルフブースティング（以下、ＬＳＢという）によるプログラム禁止方法が“ISSCC Digest of Technical Papers，1996, pp.32-33”に開示されており、これを説明するための回路を図５に示した。
【００２０】
図５を参照すれば、選択されたワードラインと隣接する二つの非選択ワードラインにディカップル電圧（Ｖdecouple）として０Ｖを印加する。かつ、残りの非選択ワードラインに約１０Ｖのパス電圧を印加した後、約２μｓの時間差を置き、選択されたワードラインに約１８Ｖのプログラム電圧を印加する。これにより、セルフブースティングされるセルトランジスタのチャンネルが選択ワードラインのみに限られてブースティング電圧が増えることにより、Ｖpgm ストレスは改善される。上述したＬＳＢ方法によれば、プログラム禁止セルトランジスタのチャンネル電圧（Ｖch）は次のようになる。
【００２１】
Ｖch＝［（Ｖcc−ＳＳＴｖth）／１７］＋Ｖboost   かつ、
Ｖboost ＝［Ｃins ／（Ｃins ＋Ｃch）］Ｖpgm
なので、図３で説明したセルフブースティングによるプログラム禁止方法よりＶpgm ストレスがはるかに改善される。
【００２２】
図６は、前記ＬＳＢ方法において、ディカップル電圧が印加されるセルトランジスタのスレショルド電圧を、−５Ｖ、−３Ｖ、−１Ｖにそれぞれ変化させながら、プログラム禁止セルのパス電圧（Ｖpass）によるスレショルド電圧（Ｖth）の変動特性を示したグラフであり、プログラム電圧（Ｖpgm ）は２０Ｖ、総プログラムストレス時間（Ｔpgm ）は２．４ｍｓ、プログラム禁止電圧（Ｖpi）は２．８Ｖである。
【００２３】
図６を参照すれば、プログラム禁止のためにビットラインに印加される電圧（Ｖcc）が低くなることにより、Ｖpgm ストレス及びＶpassストレスを誘発させないパス電圧領域のウィンドウが図４に示した従来のものに比べて３Ｖ以上も改善される。しかしながら、ディカップル電圧（Ｖdecouple）が印加される二つのセルトランジスタの初期スレショルド電圧が過度に消去される場合、セルフブースティングされるセルトランジスタのチャンネルを選択されたワードラインのみに制限させなくなり、図６に示したように、Ｖpgm ストレスが増加してスレショルド電圧の変動幅が大きくなるという問題点が発生する。かつ、ディカップル電圧（Ｖdecouple）の印加される二つの非選択セルトランジスタの初期スレショルド電圧が十分に消去されなければ、ストリング選択トランジスタ（ＳＳＴ）のソースにプレチャージ（precharge ）された［Ｖcc−ＳＳＴｖth］の電圧がプログラム禁止されるべきセルトランジスタのチャンネルに十分に伝えられず、選択されたワードラインに属するセルトランジスタがプログラムされる場合、プログラム禁止されるべきセルトランジスタのチャンネルが［（Ｖdecouple（０Ｖ）−Ｖdecoupleが印加されたセルトランジスタのＶth）／１７］の電圧のみでプレチャージされる。これにより、プログラム禁止されるセルトランジスタのチャンネル電圧（Ｖch）と選択されたワードラインに印加されたプログラム電圧（Ｖpgm ）との電位差が大きくなり、図６に示したようにＶpgm ストレスが増加してスレショルド電圧の変動幅は大きくなる。
【００２４】
【発明が解決しようとする課題】
従って、本発明の目的は、プログラム動作時に発生するプログラム禁止セルにおけるソフトプログラミング現象を改善することのできる不揮発性メモリ装置のプログラム方法を提供することにある。
【００２５】
【課題が解決するための手段】
前記目的を達成するための本発明は、マトリックス形態で配列された多数のメモリセルと、メモリセルを選択するための第１及び第２選択トランジスタとを備えるメモリセルアレーと、前記メモリセルのドレインと共通に接続された複数のビットラインと、前記メモリセルのコントロールゲートと接続された複数のワードラインとを有する不揮発性メモリ装置において、（ａ）前記ビットラインにプログラム禁止のための第１電圧を印加し、前記第１選択トランジスタのゲート、非選択ワードライン及び選択ワードラインに前記第１電圧を損失無しにパスさせ得る第２電圧を印加する段階と、（ｂ）前記（ａ）段階後、前記第１選択トランジスタのゲートに前記第１電圧を印加してビットラインへの電流経路を遮断する段階と、（ｃ）前記選択ワードラインに属するメモリセルのソースを共有する非選択の第１メモリセルのワードライン及び前記選択ワードラインに属するメモリセルのドレインを共有する非選択の第２メモリセルのワードラインには他の非選択メモリセルとディカップルさせるための第３電圧を印加し、前記非選択の第１及び第２メモリセルのワードラインを除いた非選択ワードラインには第４電圧を印加して前記非選択の第１及び第２メモリセルのソース又はドレインを［ゲート電圧−スレショルド電圧］の値より高い電圧で容量カップリングさせることにより、選択メモリセルのチャンネルと前記他の非選択メモリセルのチャンネルとの連結を遮断する段階と、（ｄ）前記（ｃ）段階後、選択ワードラインにプログラム電圧を印加する段階とを備えることを特徴とする不揮発性メモリ装置のプログラミング方法を提供する。
【００２６】
望ましくは、前記第１電圧は電源電圧（Ｖcc）であり、前記第２電圧は前記第１電圧より高い電圧である。かつ、望ましくは、前記第３電圧は前記第１及び第２電圧より低い電圧であり、前記第３電圧は０Ｖ以下の電圧であり、前記第４電圧は前記第１及び第２電圧より高い電圧である。
【００２７】
【発明の実施の形態】
以下、添付図面を参照して本発明の実施形態を詳しく説明する。
【００２８】
図７は、本発明によるＮＡＮＤ型のフラッシュＥＥＰＲＯＭ装置のセルアレーの等価回路図である。
【００２９】
図７を参照すれば、本発明によるＮＡＮＤ型のフラッシュＥＥＰＲＯＭセルアレーにおいて、一つのストリングは単位ストリングを選択するためのストリング選択トランジスタ（ＳＳＴ）と、グラウンドを選択するためのグラウンド選択トランジスタ（ＧＳＴ）と、前記ＳＳＴと前記ＧＳＴとの間に直列に連結される多数のメモリセルトランジスタ（ＭＣ１，…，ＭＣ１６）とから構成される。前記各メモリセルトランジスタは、フローティングゲートとコントロールゲートとの積層構造を有する。前記ストリングはビットライン（Ｂ／Ｌ  １，Ｂ／Ｌ  ２，…）に多数個が並列に連結されて一つのブロックを構成し、前記ブロックはビットラインコンタクトを中心にして対称的に配置される。前記トランジスタは、行と列のマトリックス形態で配列され、同一の列に配列されたＳＳＴ及びＧＳＴのゲートはそれぞれストリング選択ライン（ＳＳＬ）及びグラウンド選択ライン（ＧＳＬ）に接続される。かつ、同一の列に配列されたメモリセルトランジスタ（ＭＣ１，…，ＭＣ１６）のゲートは、対応する多数のワードライン（Ｗ／Ｌ  １，…Ｗ／Ｌ  １６）に接続される。さらに、前記ＳＳＴのドレインにはビットライン（Ｂ／Ｌ）が連結され、前記ＧＳＴのソースには共通ソースライン（ＣＳＬ）が連結される。
【００３０】
メモリセルトランジスタ（ＭＣ１，…，ＭＣ１６）のフローティングゲートは、アクティブ領域と前記アクティブ領域の両側のフィールド領域の縁部の一部に形成されることにより、隣接するセルのフローティングゲートから隔離される。前記コントロールゲートは、隣接するセルのコントロールゲートと連結されることにより、ワードライン（Ｗ／Ｌ）を形成する。
【００３１】
前記トランジスタ（ＳＳＴ，ＧＳＴ）は、データを貯蔵するフローティングゲートを不要とするトランジスタなので、セルアレー内のフィールド領域の上部でバッティングコンタクトを通して前記フローティングゲートとコントロールゲートを金属線で連結する。したがって、前記トランジスタは、電気的には１層のゲートを有するＭＯＳトランジスタとして動作する。
【００３２】
以下、上述した構造を有する本発明によるＮＡＮＤ型のフラッシュＥＥＰＲＯＭ装置のプログラム動作を図８を参照して説明する。
【００３３】
本発明のプログラム動作は、従来の方法のように消去動作実施後に行う。消去動作は、フローティングゲート内に貯蔵された電子を取り除くことであり、バルクに約２０Ｖの消去電圧（Ｖerase ）を印加し、選択されたセルトランジスタと連結されたワードラインに０Ｖを印加すれば、プログラム動作とは反対方向の消去電圧（Ｖerase ）による電界によりフローティングゲート内に貯蔵された電子が消去され、正孔が注入される。前記消去動作により、セルトランジスタの初期状態は約−３Ｖのスレショルド電圧を有する。
【００３４】
前記消去動作後に行われるプログラム動作は、選択されたセルトランジスタと連結されるビットラインに０Ｖの電圧を印加し、選択されたセルトランジスタと連結されるワードラインにはプログラム電圧（Ｖpgm ）を印加して、セルトランジスタのチャンネルとコントロールゲートとの高い電圧差によるＦ−Ｎトンネリングによりチャンネル領域の電子をフローティングゲート内に注入することにより、選択されたセルトランジスタのスレショルド電圧を正の電圧に変える動作である。
【００３５】
前記プログラム動作を詳しく説明すると、ＧＳＴのゲート（ＧＳＬ）に０Ｖを印加してメモリセルアレーのグラウンド経路を遮断させ、共通ソースライン（ＣＳＬ）にＶccを印加する。同時に、選択されたビットラインに０Ｖを印加し、選択されたワードライン３０に属するセルトランジスタのうち、非選択セルトランジスタのプログラミングを防止するため、図８に示したように、プログラム禁止電圧（Ｖpi）として非選択ビットラインに第１電圧、すなわちＶccを印加する。かつ、ＳＳＴのゲート（ＳＳＬ）、非選択ワードライン２０，４０，５０，６０及び選択されたワードライン３０に［Ｖcc＋ストリング選択トランジスタのスレショルド電圧（ＳＳＴｖth）］の値より高い第２電圧を印加することにより、選択されたストリング内に属する全てのセルトランジスタのソース／ドレイン及びチャンネルをビットラインに印加された電圧（Ｖcc）でプレチャージさせる。この際、選択されたストリング内に属する全てのセルトランジスタのソース／ドレイン及びチャンネルは、ＳＳＴのゲート（ＳＳＬ）、非選択ワードライン２０，４０，５０，６０及び選択されたワードライン３０に［Ｖcc＋ＳＳＴｖth］より高い第２電圧が印加されるので、従来の方法のように（Ｖcc−ＳＳＴｖth）／１７の電圧でプレチャージされないのみならず、工程媒介変数の変化による非均一性などにより発生する不十分消去による［（Ｖdecouple）−（セルトランジスタの消去スレショルド電圧）］の値でプレチャージされない。すなわち、Ｖccが３Ｖ、ＳＳＴのスレショルド電圧が１Ｖの場合、従来の方法では、プレチャージされる電圧が０．１１８Ｖ程度であるが、本発明では３Ｖのプレチャージ電圧を示す。ここで、ＳＳＴのスレショルド電圧は通常１Ｖ程度なので、前記ＳＳＴのゲート（ＳＳＬ）、非選択ワードライン２０，４０，５０，６０及び選択ワードライン３０に印加される第２電圧は、望ましくは５〜７Ｖの電圧となる。かつ、前記第２電圧は約２μｓの時間に印加する。
【００３６】
その後、ＳＳＴのゲート（ＳＳＬ）にＶcc以下の電圧を印加してビットラインへの電流通路を遮断するとともに、メモリセルトランジスタのソース／ドレイン及びチャネルをフローティングさせる。
【００３７】
次に、選択されたワードライン３０に属するセルトランジスタのソースを共有する非選択の第１セルトランジスタのワードライン４０と、前記選択されたワードライン３０に属するセルトランジスタのドレインを共有する非選択の第２セルトランジスタのワードライン２０に他の非選択セルトランジスタとディカップルさせるための第３電圧、例えば０Ｖを印加する。同時に、前記非選択ワードライン２０，４０を除いた非選択ワードライン５０，６０に前記第１電圧及び第２電圧より高い第４電圧、すなわち選択されたビットラインに印加されるデータ（０Ｖ）を選択されたセルトランジスタに伝えるためのパス電圧（Ｖpass）を印加して前記非選択の第１及び第２セルトランジスタのソースまたはドレインをそのゲート電圧より高い電圧、望ましくは［ゲート電圧−スレショルド電圧］の値より高い電圧で容量カップリングさせることにより、選択されたセルトランジスタのチャンネルとワードライン５０，６０の非選択セルトランジスタのチャンネルとの連結を遮断させる。ここで、前記第３電圧、すなわち、Ｖdecoupleは第１電圧及び第２電圧より低くなるべきであり、前記第４電圧、すなわちパス電圧（Ｖpass）により容量カップリングされるブースティング電圧（Ｖboost ）は次の通りである。
【００３８】
Ｖboost ＝［Ｃins/( １３Ｃins ＋Ｃch) ］Ｖpass
ここで、Ｃchは、チャンネルの下部に形成される空乏領域により発生する空乏キャパシタンスを示し、Ｃins はコントロールゲートとチャンネルとの全体キャパシタンスを示す。
【００３９】
Ｃins ＝（Ｃono Ｃtun ）/ （Ｃono ＋Ｃtun ）
その後、選択されたワードライン３０に［Ｖcc＋ＳＳＴｖｔｈ］以上の電圧でＦ−Ｎトンネリング可能なプログラム電圧（Ｖpgm ）を印加する。この際、プログラム禁止されるセルトランジスタ７０のチャンネルは、［Ｖcc＋Ｖboost ］の電圧でブースティングされてフローティングゲート内への電子の注入が抑えられる。ここで、ブースティング電圧（Ｖboost ）は、
Ｖboost ＝［Ｃins/( Ｃins ＋Ｃch) ］Ｖpgm   となる。
【００４０】
したがって、本発明によりプログラム禁止されるセルトランジスタ７０のチャンネル電圧は、従来のＬＳＢによるチャンネル電圧が
Ｖch＝（Ｖcc−ＳＳＴｖｔｈ）／１７＋Ｖboost
の値となることに比べてはるかに増加するので、従来の方法より改善されたＶpgm ストレス特性を示す。
【００４１】
図９は、本発明によるＮＡＮＤ型のフラッシュＥＥＰＲＯＭ装置において、ディカップル電圧が印加されるセルトランジスタの消去スレショルド電圧を変数としてプログラム禁止セルのパス電圧（Ｖpass）に応じるスレショルド電圧（Ｖth）の変動特性を示したグラフであり、プログラム電圧（Ｖpgm ）は２０Ｖ、総プログラムストレス時間（Ｔpgm ）は２．４ｍｓ、プログラム禁止電圧（Ｖpi）は２．８Ｖである。
【００４２】
図９を参照すれば、ディカップル電圧（Ｖdecouple）が印加される非選択ワードライン２０，４０に属するセルトランジスタの消去スレショルド電圧が−５Ｖ、−３Ｖ、−１Ｖに変化しても、従来のＬＳＢ方法よりＶpgm ストレスとＶpassストレスを誘発させないパス電圧領域のウィンドウが３Ｖ以上も改善されるということがわかる。
【００４３】
上述したように、本発明の好適な実施例を参照して説明してきたが、本発明はこれらに限るものでなく、各種の変形が当該技術分野における通常の知識を持つ者により可能なのは明らかである。
【００４４】
【発明の効果】
以上から述べてきたように、本発明による不揮発性メモリ装置のプログラム方法によれば、プログラム電圧を印加するまえに［電源電圧（Ｖcc）＋ストリング選択トランジスタのスレショルド電圧］以上の電圧をストリング選択トランジスタのゲートと同一なストリング内の全てのセルトランジスタのゲートに印加することにより、ビットラインに印加されたプログラム禁止電圧を前記ストリング選択トランジスタのスレショルド電圧及び非選択セルトランジスタの消去スレショルド電圧を問わず、プレチャージさせる。したがって、工程媒介変数の変化などによるプログラム外乱特性を改善して均一なセル特性を確保することができ、かつ歩留りが向上する。
【図面の簡単な説明】
【図１】  通常のＮＡＮＤ型のフラッシュＥＥＰＲＯＭ装置のセルアレーの垂直構造を示した断面図である。
【図２】  図１に示したセルアレーの等価回路図である。
【図３】  従来の方法によるＮＡＮＤ型のフラッシュＥＥＰＲＯＭ装置において、セルのプログラム方法を説明するための回路図である。
【図４】  図３の装置において、プログラム禁止セルのパス電圧に応じるスレショルド電圧の変動特性を示したグラフである。
【図５】  従来の他の方法によるＮＡＮＤ型のフラッシュＥＥＰＲＯＭ装置のプログラム方法を説明するための回路図である。
【図６】  図５の装置において、プログラム禁止セルのパス電圧に応じるスレショルド電圧の変動特性を示したグラフである。
【図７】  本発明によるＮＡＮＤ型のフラッシュＥＥＰＲＯＭ装置のセルアレーの回路図である。
【図８】  本発明によるＮＡＮＤ型のフラッシュＥＥＰＲＯＭ装置のプログラム方法を説明するための回路図である。
【図９】  図８の装置において、プログラム禁止セルのパス電圧に応じるスレショルド電圧の変動特性を示したグラフである。
【符号の説明】
１０…半導体基板
１６…トンネル酸化膜
１８…フローティングゲート
２２…コントロールゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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