(57)【特許請求の範囲】
【請求項１】
等化信号を入力し、識別信号を出力する識別回路と、
前記等化信号と前記識別信号との誤差信号を出力する誤差算出回路と、
前記誤差信号を入力し、所定の閾値と前記誤差信号とを比較し、前記閾値以上の誤差信号に対するカウント信号を出力する判別回路と、
前記カウント信号を入力し、複数のデータクロックからなる一定期間に対する前記カウント信号をカウントし、前記一定期間経過後にカウント値を出力するカウンタとを備える信号処理回路。
【請求項２】
前記信号処理回路は,前記閾値を保持する第1のレジスタを備える請求項１に記載の信号処理回路。
【請求項３】
前記識別回路の識別レベルを保持する第２のレジスタを備える請求項１に記載の信号処理回路。
【請求項４】
前記識別回路の識別レベル数を保持する第３のレジスタを備える請求項３に記載の信号処理回路。
【請求項５】
情報を保持する記録媒体と、
前記記録媒体に情報を記録する記録ヘッドとを有する情報記録再生装置において、
前記記録ヘッドの記録電流の設定値を保持するレジスタと、等化信号を入力し識別信号を出力する識別回路と、前記等化信号と前記識別信号との誤差信号を出力する誤差算出回路と、前記誤差信号を入力し所定の閾値と前記誤差信号とを比較し前記閾値以上の誤差信号に対するカウント信号を出力する判別回路と、前記カウント信号を入力し複数のデータクロックからなる一定期間に対する前記カウント信号をカウントし前記一定期間経過後にカウント値を出力するカウンタとを有する信号処理回路とを備え、
前記信号処理回路は、前記カウント値に基づいて前記記録ヘッドの記録電流の設定値を前記レジスタに設定する設定回路を備える情報記録再生装置。
【請求項６】
データを保持する記録媒体と、
磁気抵抗効果型素子を用い前記記録媒体に記録されたデータを再生する再生ヘッドとを有する情報記録再生装置において、
前記再生ヘッドのセンス電流の設定値を保持するレジスタと、等化信号を入力し識別信号を出力する識別回路と、前記等化信号と前記識別信号との誤差信号を出力する誤差算出回路と、前記誤差信号を入力し所定の閾値と前記誤差信号とを比較し前記閾値以上の誤差信号に対するカウント信号を出力する判別回路と、前記カウント信号を入力し複数のデータクロックからなる一定期間に対する前記カウント信号をカウントし前記一定期間経過後にカウント値を出力するカウンタとを有する信号処理回路とを備え、
前記信号処理回路は、前記カウント値に基づいて前記再生ヘッドのセンス電流の設定値を前記レジスタに設定する設定回路を備える情報記録再生装置。
【請求項７】
情報を保持する記録媒体と、
前記記録媒体に情報を記録する記録ヘッドとを有する情報記録再生装置において、
前記記録ヘッドに接続され直流オフセット補正用のオフセット補正値を保持するレジスタと、等化信号を入力し識別信号を出力する識別回路と、前記等化信号と前記識別信号との誤差信号を出力する誤差算出回路と、前記誤差信号を入力し所定の閾値と前記誤差信号とを比較し前記閾値以上の誤差信号に対するカウント信号を出力する判別回路と、前記カウント信号を入力し複数のデータクロックからなる一定期間に対する前記カウント信号をカウントし前記一定期間経過後にカウント値を出力するカウンタとを有する信号処理回路とを備え、
前記信号処理回路は、前記カウント値に基づいて前記オフセット補正値を前記レジスタに設定する設定回路を備える情報記録再生装置。
【請求項８】
記録データを保持する記録媒体と、
前記記録媒体に記録データを記録する記録ヘッドとを有する情報記録再生装置において、
等化回路と、前記等化回路の特性を与える係数値を保持するレジスタと、前記等化回路が出力する等化信号を入力し識別信号を出力する識別回路と、前記等化信号と前記識別信号との誤差信号を出力する誤差算出回路と、前記誤差信号を入力し所定の閾値と前記誤差信号とを比較し前記閾値以上の誤差信号に対するカウント信号を出力する判別回路と、前記カウント信号を入力し複数のデータクロックからなる一定期間に対する前記カウント信号をカウントし前記一定期間経過後にカウント値を出力するカウンタと有する信号処理回路とを備え、
前記信号処理回路は、前記カウント値に基づいて前記係数値を前記レジスタに設定する設定回路を備える情報記録再生装置。
【請求項９】
記録データを保持する記録媒体と、
前記記録媒体に記録データを記録する記録ヘッドとを有する情報記録再生装置において、
前記データ記録時の磁化反転位置をデータシーケンスに応じて補正する補正値を保持するレジスタと、等化信号を入力し識別信号を出力する識別回路と、前記等化信号と前記識別信号との誤差信号を出力する誤差算出回路と、前記誤差信号を入力し所定の閾値と前記誤差信号とを比較し前記閾値以上の誤差信号に対するカウント信号を出力する判別回路と、前記カウント信号を入力し複数のデータクロックからなる一定期間に対する前記カウント信号をカウントし前記一定期間経過後にカウント値を出力するカウンタとを備える信号処理回路とを備え、
前記信号処理回路は、前記カウント値に基づいて前記レジスタに前記補正値を設定する設定回路を備える情報記録再生装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、磁気ディスク装置や光磁気ディスク装置の如き情報記録再生装置において利用される信号処理回路に関し、特に、パーシャルレスポンス処理を用いる装置において、等化回路の最適化、記録及び再生時の各種条件、例えば記録電流値、直流オフセット補正量等の最適化など、識別性能を予測する機能を有する等化回路における係数の最適化回路及び方法に関する。
【０００２】
【従来の技術】
この種の情報記録再生装置においては、信号の記録、再生のために各種の制御パラメータを最適に設定する必要がある。例えば、磁気ディスク装置の記録電流値の最適化は、次のようにして行われているものがある。すなわち、ある記録電流値を設定して磁気ディスクに記録した後、再生信号処理回路の識別器である位相弁別器の弁別窓の位相を変えながらビットエラーレート（ＢＥＲ）を測定し、十分なＢＥＲ（例えば１．０Ｅ−８以下）が得られる弁別窓の位相幅（位相マージン）を測定する。図２にいわゆるバケットカーブを示す。この測定は記録電流値を変える毎に実施され、各記録電流値での位相マージンを測定する。各記録電流値と位相マージンの関係を調べ（図３）、位相マージンが最大となる記録電流値を最適値とするものである。
【０００３】
この種の位相弁別の装置でのＢＥＲでの評価では、図２のようなバケットカーブを得るのに、少なくとも分オーダーの時間を要する。従って、上記の記録電流の最適化のみでも数分間を要することになる。
【０００４】
実際には、記録電流値の他にも、記録電流の反転位置の補正量（記録補正という）、等化回路の特性、識別器の識別レベルなども最適化のパラメータとなる。
【０００５】
しかも、これらのパラメータはランダムパターンを用いて評価するために互いに独立して評価できない。従って、精度よく各パラメータの最適化を行うためには、バケットカーブの測定を、パラメータの数と各パラメータの分割数の積だけ実施することが好ましく、最適化には膨大な時間を要する。磁気ヘッドや記録再生回路のバラツキが大きい場合は、装置やヘッド毎の最適化が必要となり、さらに膨大な時間が必要となる。
【０００６】
また、振幅弁別で識別する場合については、特開平３−１４４９６９号公報記載の技術がある。この方法は、識別器入力のデジタル信号の系列と基準信号の系列とを比較し、誤差値のヒストグラムを測定することにより装置のＢＥＲを予測する。ヒストグラムを十分な精度で測定するのに要するビット数は、高々数千から数万ビットでよく、ＢＥＲを直接測定する前述の位相弁別での従来例（１．０Ｅ＋８ビット以上）と比較して極めて少なくて良く、各種パラメータの最適化に要する時間も短時間で済む。
【０００７】
しかし、特開平３−１４４９６９号公報記載の装置でのＢＥＲの予測による評価では、誤差値のヒストグラムを測定するための比較的大規模な評価機構が必要である。リアルタイムで誤差値を判定すると共に、ヒストグラムの本数だけカウンタかメモリが必要となる。このヒストグラムの測定を装置内部で実施する場合は、回路規模の増大が避けられない。また、基板上で識別器入力信号をモニタしながら装置外部でヒストグラムを測定する場合は、装置のビットレートでの測定を実施することから１００Ｍｂｐｓを越える高速転送対応の装置では、実装上の極めて大きな困難が伴う。
【０００８】
一方、等化回路のタップ係数を最適化する方法については、特開平２−１５０１１４号公報に記載されている方法がある。これは、磁気ディスク装置や光磁気ディスク装置の如き情報記録再生装置の、一つの磁化反転に対応する再生波形（いわゆる孤立磁化再生波形）が、ローレンツィアン波形で模擬できるように波形前後の裾野の引き方がほぼ対象であることから、３タップの対称係数のトランスバーサル型等化回路、いわゆる余弦等化回路の係数補正手段と方法を示したもので、磁気ディスク上のフォーマットにユーザーデータに先立って数バイトのトレーニングエリアを設けて、リアルタイムに係数補正するものである。
【０００９】
余弦等化回路のような１つだけのタップ係数を最適化する場合は、上記の特開平２−１５０１１４号公報に開示された手法が好ましい。しかし、より高密度に記録しようとすると、再生波形の分解能が低下して、裾野が長く尾を引くとともに、再生波形の対称性が崩れるために、振幅特性だけを粗く調整する余弦等化回路では十分な等化性能が得られなくなる。
【００１０】
一方、複数のタップ係数の最適値を、比較的高精度に得ることができる係数補正アルゴリズムとしては、ＣＬＭＳ（クリップトリーストミーンスクェア；ＣＬＭＳ等の逐次補正型の係数補正アルゴリズム）が知られる。しかし、等化回路のためのクロックを等化回路の後段で得られる信号から復元する装置では、係数補正過程において等化回路のタップ係数が非対称になることによる位相特性とクロックの位相との競合が発生し、等化回路の特性は定まらない。また、等化回路と係数補正回路部分の遅延やデジタル回路の有限ビット数の影響によって収束状態での係数の振動が避けられないといった問題が生じ、十分な性能が得られない。
【００１１】
また、上記係数補正動作を実行するためには、ＨＤＣ４がデータ領域で正常にリードゲートをあげる必要があり、このためには最適化されていない等化回路の条件でも少なくともＩＤは読めなければならない。したがって、ＡＧＣ／ＰＬＬの引込み用のエリアとデータ領域の区切りを示すデータパターン（ここではシンクバイトという）は、識別しやすい特定のパターンとする必要がある。
【００１２】
さらには、こうした信号処理回路をＬＳＩ化する場合、回路規模が膨大となることから、チップ面積や消費電力、ピン数、コスト等を考慮することが重要である。全ての構成要素を含む１チップのＬＳＩとして実現できれば好ましい。しかし例えば消費電力が大きい場合、２チップ以上に分割せざるを得ないなど、どの部位で切り分けるかが重要となる。
【００１３】
【発明が解決しようとする課題】
本発明の目的は、逐次補正型の係数補正回路と等化回路との組合せにおいて、高精度に振幅特性を補正すると共に、位相特性も補正できる高性能でより小規模な回路で実現できる信号処理回路、或るいはこれを用いた情報記録再生装置を提供することである。
【００１４】
本発明の他の目的は、情報記録再生装置の各種制御パラメータの最適化を比較的短時間で実現できる各種制御パラメータの最適化方法および装置を提供することである。
【００１５】
本発明の他の目的は、再生信号の処理回路を複数チップのＬＳＩに分割して実現する場合のより効率的なＬＳＩの構成を提供することである。
【００１６】
【課題を解決するための手段】
上記本発明の目的は以下の構成に係る等化回路および逐次補正型の係数補正回路を含む信号処理回路により達成される。
【００１７】
この信号処理回路は、５タップ以上のトランスバーサル型の等化回路が用いられ、等化回路のタップ係数のうち、センタータップの両隣のタップ係数は同一値に規定される。本発明者等によるシミュレーション結果から、センタータップの両隣のタップ係数を同一値とすれば、両端の２つのタップ係数をフリーにしても、自動位相同期回路の位相特性との競合が避けられ、逐次補正型の係数補正回路であっても、安定に係数補正が可能となることがわかった。これは、最低でも両端に２つ設けたタップ係数が異なる値をとることによって、等化回路に入力される信号が位相歪を持っていても、等化後の波形歪みを最小限にできるからである。この時、信号の位相歪は孤立波形の前後対称性Ｔａｓとして現れ、
Ｔａｓ＝｜Ｔ１−Ｔ２｜／ＰＷ５０
（ＰＷ５０＝Ｔ１＋Ｔ２）
として定義すると、本発明によればＴａｓ＝１１％でも、ほぼウィナーフィルタ（自乗誤差を最小とする最適フィルタ）と同等の等化性能が得られる。ここで、上式における各記号は、ＰＷ５０が半値幅、ＰＷ５０の前縁部をＴ１、後縁部をＴ２とする。尚、シミュレーション結果から、等化回路に入力される信号の半値幅ＰＷ５０とデータ周期をＴｂとの比（チャネル密度という）Ｓが、
Ｓ＝ＰＷ５０／Ｔｂ＞２
となる場合は、等化回路のタップ数は７タップ以上が好ましい。５タップでは、等化回路の出力での誤差が大きく、良好な装置性能が得られないからである。この場合も、等化回路のタップ係数のうち、センタータップの両隣のタップ係数が同一値に規定されるだけであり、他の両端側４タップは、異なる係数値をとることができる。
【００１８】
本発明では、５タップ以上のトランスバーサル型の等化回路において、等化回路のタップ係数のうち、上述のようにセンタータップの両隣だけでなく、そのセンタタップから対称の位置のタップ係数をそれぞれ同一値とするのが好ましい場合がある。等化回路に入力される信号のインパルス応答の対称性が良ければ、分解能が低くても高精度の等化が可能となるからである。これによって、上述したように位相特性の競合が発生しないという効果に加え、全タップが対象タップ位置の２ビットの平均的な相関信号によって係数の補正が行なわれるので、入力信号の雑音の大きさが約０．７倍に低減でき安定性のよい係数補正が可能である。
【００１９】
本発明はまた、トランスバーサル型の等化回路を用いるものにおいて、等化回路の負の係数値の設定をタップ遅延手段の出力を反転して用いることにより、正の係数値で設定できるようにするのが好ましい。磁気記録の孤立磁化再生波形のように、比較的単調に裾を引く波形の場合、この波形を等化するトランスバーサル型の等化回路のタップ係数は、センタータップの係数の符号を正とすると、その両サイドに向かって、負、正、負、正、…と交互に符号が入れ替わる。従って、予め負の係数になると推定されるタップ位置のデータを反転して出力させることが可能となり、この結果、等化回路の係数ビットの符号がなくなり、回路規模が削減される。
【００２０】
本発明において、タップ係数はレジスタに設定するのが好ましい。トランスバーサル型等化回路の特定のタップ位置で係数値を”０”とし、係数を補正する動作を停止する。これによって、タップ数を小さく設定した場合の、最良な係数補正が可能となり、さらに、タップ係数が”０”部分での消費電力が減少する。
【００２１】
等化回路の入力信号は、例えばパーシャルレスポンス波形に処理されて係数補正回路に入力されるのが好ましい。これによって、係数補正回路の高精度化が図られ、ランダム的な任意のデータパターンでの係数補正が可能となり、ユーザーサイトでの係数補正が可能である。例えば、磁気ディスク装置において、経時的に磁気ヘッドやディスク媒体の特性が変化する場合でも、装置上で常時最適な等化回路条件を保持できる。
【００２２】
本発明に係る等化回路の係数補正は、例えば次の手段を備えて行われる。即ち、等化回路の入力信号を簡易識別する簡易識別手段と、等化回路の出力信号と識別手段とから誤差信号を算出する誤差算出手段と、簡易識別手段の出力信号を遅延させる遅延手段と、遅延手段の出力信号と誤差算出手段の出力信号との相関値を算出する相関値算出手段と、相関値算出手段の出力信号を逐次加算する相関値加算手段と、相関値加算手段の出力信号を一定回数加算した信号から係数補正量を算出する係数補正量算出手段と、係数補正量算出手段の出力信号で等化回路の係数値を補正する係数誤差補正手段を備え、係数補正回路を、係数補正を実施した後、等化回路に入力された信号が出力されるまでの遅延時間以上、相関値の逐次加算を休止するようにしたものである。
【００２３】
これによれば、係数を補正しながら相関データを得ることはせず、相関データの蓄積は、常に一定のタップ係数値のもとで実施される。従って、本手段による係数補正回路は、従来のＣＬＭＳ（クリップトリーストミーンスクェア）で生じうるループ遅延による誤差が生じない。更に、本質的には開ループであり、平均化（本手段では相関値算出手段に対応）等の信号処理を十分に実施でき、有限ビット等の影響も小さくでき、より高精度化が期待できる。
【００２４】
さらに、上記遅延手段の遅延量を制御する遅延量制御手段と、補正するタップ係数を遅延量制御手段と連動して選択する選択手段と、係数誤差補正手段の補正したタップ係数値を一時的に保持する係数一時保持手段とを備えるようにし、遅延量をタップ係数の補正量算出時には一定とし、選択手段を制御することによって各タップ係数の係数値が決定した時点で全タップ係数を補正するようにしてもよい。上述したように、本発明による係数補正手段は、基本的に開ループとなる。従って、等化回路に入力される信号の線形性とランダム性が保証できれば、各タップ係数を同一情報（信号）で補正する必要はない。遅延量制御手段と選択手段を用いてタップ係数を時分割で補正することが可能であり、これによって回路規模が大幅に削減される。
【００２５】
更に上記構成において、等化回路の係数補正回路の入力信号である等化回路の入力信号と等化回路の出力信号とを間引いて入力することもできる。前述のように、係数補正手段では、タップ係数位置に対応した等化回路入力信号と等化回路の出力信号の誤差信号が得られればよい。従って、等化回路入力信号と等化回路の出力信号の誤差信号は必ずしも連続して得る必要はなく、このように間引いてもよい。間引くことによって、係数補正回路の動作周波数を１／（間引き数＋１）にすることができ、回路規模を増加することなく、大幅な低消費電力化が可能となる。
【００２６】
また、外部で最適な係数値を算出する手段として、トランスバーサル型等化回路に入力する信号を、データクロックの周期で等化回路の全タップ数の２倍以上の長さのデータ区間保持するデータ保持手段を設け、このデータ保持手段の保持データをデータクロックとは別のクロック手段によって外部に出力するようにしてもよい。等化回路のタップ係数を求める手法としては、前述の逐次修正型の他に、等化回路の入力信号をシリアルに相当量記憶し、これに対応した理想出力を与えることによって、一般的によく知られているウィナーフィルター解を得る方法がある。これを用いて、保持したデータを外部に取りだし、マトリクス演算によって最適解を得ることが可能である。データ区間長はパターン等を工夫することで、等化回路のタップ数の約２倍程度まで低減できる。但しデータ区間長が長い方が雑音の影響を避けられるので、より良好なタップ係数を得られる。
【００２７】
本発明はまた、各パラメータを最適化する回路として、下記のように誤差検出回路を構成することができる。
【００２８】
例えば、識別回路の入力信号を入力信号とする第２の識別回路の入力信号と第２の識別回路の出力信号とから第２の識別回路での誤差信号を算出する誤差算出手段と、一定の閾値を設定して閾値以上の誤差信号でカウント信号を出力する判別手段と、カウント信号をカウントするカウント手段とからなるように構成するものである。信号処理回路内の識別回路への入力信号と、等化回路の目標振幅との誤差信号をこの第２の識別回路と誤差算出回路とで求める。この誤差信号と上記判別手段に設定された一定の閾値とを比較して、誤差信号が閾値以上の場合に判別出力を”１”とし、そうでない場合は”０”とする。上記カウント手段は判別手段の出力が”１”の場合のみカウントアップする。
【００２９】
上記第２の識別回路の入力信号及び誤差信号は図４に示すようになり、誤差信号は”０”を中心に正負に分布し、ほぼ正規分布とみなされる。従って、誤差信号の分散値と上記判別手段の一定の閾値によって全母数に対するカウントの比が決まる（統計で言うところの母比率）。すなわち、全母数と閾値とわかっているので、カウント数によって誤差信号の分散値が推定できる。一般に装置内の識別器の性能（ＢＥＲ）は、識別器に入力される信号品質（例えば分散値）に依存するので、分散値を最小化することで、各種の装置パラメータの最適化が可能となる。
【００３０】
さらに、上述したような誤差検出回路において、第２の識別回路の識別レベルをレジスタで設定することも可能である。誤差検出回路の第２の識別回路の識別レベルを任意に設定可能とすれば、閾値を変えての識別が可能となり、この時以下のような利点が生じる。通常第２の識別回路は＋１、０、−１の３値を識別するために、＋０．５、−０．５の２値の識別レベルを持つ。ここで例えば、等化回路の出力データパターンとして、＋１と−１の２値しか取りえないデータパターンを識別する場合、上記の識別レベルでは誤差や雑音の大きさによっては識別誤りが生じやすい。このような場合は、閾値を”０”と設定すれば、実質的に２値の識別回路として動作させることができ、識別性能が向上する（耐雑音性が２倍に向上）と共に、誤差信号もより正確な値が得られる。より正確な装置の最適化が可能となる。
【００３１】
さらに、上記した誤差検出回路において、第２の識別回路の識別レベル数をレジスタで設定することも可能である。第２の識別回路を１つの閾値を持つ２値出力の識別回路として動作させることができれば、特定のデータパターン時に識別性能を向上させる（耐雑音性が２倍に向上）ことが可能であり、誤差信号もより正確な値が得られる。また、第２の識別回路の出力を常に”０”とすれば、等化回路の出力値をそのまま判別手段に入力できる。
【００３２】
更には、上記誤差検出回路を下記のレジスタ等と共に用いることもできる。例えば、信号処理回路に、記録電流設定レジスタと記録電流出力端子を設けるようにしてもよい。情報記録再生装置の記録ヘッドの記録電流値と信号処理回路に入力される再生出力振幅の関係は、ほぼ図５に示すようになる。一般に再生ヘッドが検出する再生出力振幅が大きいほど再生信号の品質は良い。この時、例えば信号処理回路の識別手段の入力信号が・・＋１，＋１，−１，−１，＋１，＋１・・パターンに対応した信号となるようにすると、自動利得調整回路によって平均的な信号振幅は、正負の等化目標値の２レベルのみとなり、”０”に対応するレベルは存在しない。再生出力振幅が小さな程、信号に対して雑音の比率が増加するので、誤差信号が増大し、判別手段に入力される信号の分散も図５に示すように増加する。従って負の適当な閾値で判別し、閾値以上となる場合について記録電流値を変える毎にカウントすれば、カウント値が最大となる記録電流値が最適条件であることがわかる。
【００３３】
本発明は、信号処理回路に、再生ヘッドのセンス電流を設定するレジスタと、センス電流出力端子を設けることができる。磁気抵抗効果素子を情報記録再生装置の再生ヘッドとする場合、ヘッドのバイアス磁化が最適化されていないと、孤立磁化の極性の違いで再生波形の振幅が異なる現象が生じる。この孤立波形は交流結合して信号処理回路に入力されるため図７に示すように識別信号の”０”レベルがずれる。従って、記録媒体上の磁化状態として最も磁化密度が疎になるような記録パターンで記録し、センス電流を変える毎に以下に示す誤差検出する。
【００３４】
第２の識別回路の出力を常に”０”とし、等化回路の出力をそのまま判別手段に入力すると共に、判別手段の閾値を”０”に設定して、センス電流を変える毎に、一定期間閾値”０”以上となる場合をカウントする。センス電流によるバイアス磁化が最適化されておらず振幅比が異なる場合には、誤差信号の平均値が”０”からずれるので、カウント値は全母数の１／２とはならない。この時の”０”からのずれが基準値以下であり、かつ一定の負の閾値でのカウント値が最大となるセンス電流値を最適センス電流とする。
【００３５】
さらに、信号処理回路に、直流オフセット補正用のオフセット設定回路と、オフセット補正レジスタを設け、無信号状態からオフセット量を補正するようにしてもよい。
【００３６】
等化回路の出力信号がほぼランダム的な回路雑音のみとなるようにし、オフセット補正量の設定を変える毎に誤差検出を実施することによって、等化回路出力の誤差信号の平均値のずれが”０”から最も小さくなるオフセット補正量を最適オフセット補正量とする。
【００３７】
尚、上記と同様の構成の信号処理回路において、単一周波数の信号からオフセット量を補正するようにしてもよい。
【００３８】
記録データを単一記録周波数状とし、オフセット補正量の設定を変える毎に誤差検出を実施することによって、等化回路出力の誤差の分散が最も小さいオフセット補正量を最適オフセット補正量とする。
【００３９】
本発明はまた、上気した信号処理回路において、等化回路に特性を与える係数値レジスタを設ける。記録データをランダム的なデータとし、係数値の設定を変える毎に誤差検出を実施することによって、等化回路出力の誤差の分散が最も小さい係数値を最適係数値とする。
【００４０】
また、データ記録時の磁化反転位置をデータシーケンスに応じて補正する記録補正回路の補正値レジスタを設けるようにしてもよい。記録データをランダム的なデータとし、補正値レジスタを変えて記録する度に誤差検出を実施することによって、等化回路出力の誤差の分散が、最も小さい記録補正値を最適補正値とする。
【００４１】
本発明に係る誤差検出回路の他の例として、識別回路の入力信号を入力信号とし、閾値以上の入力信号でカウント信号を出力する判別手段と、この判別手段から出力されるカウント信号をカウントするカウント手段と、閾値を設定する手段とを有するように構成できる。等化回路の出力信号（識別回路の入力信号）がほぼランダム的な回路雑音のみとなるようにし、オフセット補正量の設定を変える毎に誤差検出を実施することによって、等化回路出力の誤差信号の平均値の”０”からのずれが最も小さいオフセット補正量を最適オフセット補正量とする。
【００４２】
上記のオフセット調整や磁気抵抗効果型再生ヘッドのセンス電流の最適化は第２の識別回路がなくても可能である。これを実現する信号処理回路の構成としては、識別回路の入力信号を入力信号とし、閾値未満の入力信号でカウント信号を出力する第１の判別手段と、第１の判別手段から出力されるカウント信号をカウントする第１のカウント手段と、閾値を超える入力信号でカウント信号を出力する第２の判別手段と、第２の判別手段から出力されるカウント信号をカウントする第２のカウント手段と、第１のカウント手段のカウント値から第２のカウント手段のカウント値を減算するカウント値算出手段と、閾値を設定する手段とを備える。
【００４３】
この回路によれば、等化回路の出力信号をそのまま誤差カウントすることによって、オフセット調整の最適化や磁気抵抗効果型再生ヘッドのセンス電流の最適化が可能である。
【００４４】
尚、この回路において、識別回路の入力信号のうち、符号ビットを除いた信号を入力信号とすることもできる。識別回路の入力信号（等化回路の出力信号）の符号ビットを除くと、この時の信号は、もとの信号が負の場合正の信号に変換され、正の信号の場合変化しない（もとの信号が２の補数表現の場合）。等化回路の出力信号が＋１，＋１，−１，−１，＋１，＋１，−１，−１，…というように単一周波数的である場合、この時の符号ビットを除いた信号は図７に示すように変換される。従って、判別手段の閾値を等化回路の等化目標値付近に設定すれば、目標値からの誤差の分散を検出できる。
【００４５】
さらに、上記回路において、識別回路の入力信号のうち、符号ビットを除いた信号を入力信号とする第１のモードと符号ビットも入力信号とする第２のモードとを有し、モードの切り替えをレジスタで設定することができる。これによれば、前述した第２の識別回路を用いるよりもより簡単な回路であり、ほとんど同一の手法でオフセット調整、記録電流の最適化、センス電流の最適化が可能である。
【００４６】
また、これらの最適化に必要な特定の記録データパターンの記録や、再生の信頼性を向上させるために、データの記録時に、プリコード手段をデータ開始を示すバイトであるシンクバイトの直前でリセットすることができる。これによって、シンクバイト以降のデータパターンの磁化状態が規定でき、上記各パラメータの最適化に必要な特定のパターンが記録できる。
【００４７】
本発明は、データ”１”で磁化反転を生じ、データ”０”で記録電流方向を維持する記録方式であるとすると、データの先頭が”０”で始まると共に、シリアルなデータ系列中にデータ”１”が連続して存在しないシンクバイトとする手段を用いる。これによって、先行して記録される自動利得調整回路と自動位相同期回路のためのデータパターンと干渉せず、かつ記録時の非線形歪も生じにくいシンクバイトとすることが可能となる。従って、記録電流やセンス電流、等化回路の係数が最適化されていなくとも比較的容易に検出できる。
【００４８】
さらに、上記の構成に加えて、シンクバイトに対応する記録コードデータの”０”と”１”の系列が、シンクバイト以前に連続的に記録されるデータの”０”と”１”の系列に対して、シンクバイトのデータ系列の１／２以上異なっているシンクバイトとする。これによって、先行して記録される自動利得調整回路と自動位相同期回路のためのデータパターンを誤ってシンクバイトと検出する確率が大幅に減少する。
【００４９】
本発明はまた、より劣化の少ない信号処理回路を実現するために、自動利得調整回路の目標振幅値を、レジスタ設定によって可変とする。これによって、入力信号の分解能が低い場合、目標振幅値を小さくすることによって、信号処理回路の各部で信号が飽和するのを防止することができ、例えばインパルス状の雑音にも耐えうる。また、入力信号の分解能が高い場合は、逆に目標振幅値を大きくすることによって、回路雑音等の回路による劣化を小さくしＢＥＲを向上させる。
【００５０】
本発明はまた、アナログ回路とデジタル回路とが混在し、自動利得調整回路及び自動位相同期回路の各制御回路をデジタル回路とする信号処理回路において、大別してアナログチップとデジタルチップの２チップ構成のＬＳＩとし、デジタルチップの自動利得調整回路及び自動位相同期回路の各制御回路の出力を電流出力型のＤ／Ａ変換回路を介してピン出力し、アナログチップの可変利得増幅回路と電圧制御発振回路に入力する。このように、デジタルチップから電流で出力することにより、自身のチップから混入しうる雑音の影響を小さくできると共に、数ビットのデジタル信号として出力する場合に比べて、ピン数も大幅に削減できる。
【００５１】
【発明の実施の形態】
以下、本発明を磁気ディスク装置に適用した実施例について説明する。
【００５２】
図１に磁気ディスク装置の全体構成を示す。
【００５３】
本実施例による磁気ディスク装置（ＨＤＤ）７は、主にヘッドディスクアッセンブリ（ＨＤＡ）１と、記録信号処理回路（ＷＳＰＣ）２と、再生信号処理回路（ＲＳＰＣ）３と、信号処理インターフェイス（ＳＰＩＦ）３３、ヘッドディスクコントローラ（ＨＤＣ）４と、サーボ信号処理回路（ＳＲＶＣ）５と、装置コントローラ（ＣＮＴ）６の、７つの主要な機能ブロックから構成されている。この装置には、例えば、パーシャルレスポンスクラス４（ＰＲ４）と最尤復号（ＭＬ）（あるいはビタビ復号ともいう）を用いた、いわゆるＰＲＭＬ方式が採用される。
【００５４】
各構成要素は具体的には次のようになっている。
【００５５】
ＨＤＡ１は、磁気抵抗効果素子を用いた再生ヘッド（ＭＲヘッド）８、薄膜記録ヘッド（ＩＮＤヘッド）９、記録再生用プリアンプ（Ｒ／ＷＩＣ）１１、磁気ディスク（ＤＩＳＫ）１０等が備えられる。情報の記録時には、一定回転数で回転するＤＩＳＫ１０上に、ＷＳＰＣ２からの情報に応じて反転する記録電流がＲ／ＷＩＣ１１を介してＩＮＤヘッド９に供給され、磁化情報として記録される。
【００５６】
再生時には、ＭＲヘッド８で検出した微弱な磁化情報をＲ／ＷＩＣを介して増幅し、ＲＳＰＣ３に出力される。尚、ＩＮＤヘッドの記録電流とＭＲヘッドのセンス電流の大きさは、ＷＳＰＣ２とＲＳＰＣ３から制御され、ＤＩＳＫ１０の回転動作およびＩＮＤヘッド９とＭＲヘッド８のＤＩＳＫ１０上の位置決め動作はＳＲＶＣ５によって制御される。
【００５７】
ＷＳＰＣ２は、変調回路（ＥＮＣ）１５と並列／直列データ変換回路（Ｐ／Ｓ）１４、記録補正回路（ＷＰＣ）１２、プリコーダ（ＰＲＥＣＯＤＥＲ）１３、シンセサイザ（ＷＶＣＯ）１６、記録電流設定回路（ＩＷＣ）６０等を備える。
【００５８】
ＨＤＣ４からの記録情報は、ＥＮＣ１５で磁気記録に適した情報に変換され、更にＰ／Ｓ１４でシリアルのビット列に変換され、更にプリコード処理をＰＲＥＣＯＤＥＲ１３で実施される。その後ビット列が所定の位置に記録されるようにＷＰＣ１２で記録電流の反転位置が補正されてＨＤＡ１に出力される。尚、ＩＷＣ６０の出力電流値は、ＳＰＩＦ３３のレジスタ群（ＲＳＩＦ）で制御される。また、ＥＮＣ１５は、ＨＤＣ４からの記録情報を監視し、プリアンブルの直後かつユーザーデータの直前のシンクバイトが検出されると、ＰＲＥＣＯＤＥＲ１３をシンクバイトの直前でリセットさせ、いつも同じ磁化パターンでシンクバイトが記録されるようにする。
【００５９】
ＲＳＰＣ３は、可変利得増幅回路（ＶＧＡ）１７と利得制御回路（ＧＣＣ）２９と電流出力型ＡＧＣ用ＤＡＣ（ＶＤＡＣ）３０とからなる自動利得調整回路（ＡＧＣ）、電圧制御発振回路（ＲＶＣＯ）２８と位相制御回路（ＰＣＣ）２６と電流出力型ＰＬＬ用ＤＡＣ（ＰＤＡＣ）２７とからなる自動位相同期回路（ＰＬＬ）、プログラマブルフィルタ（ＬＰＦ）１８、Ａ／Ｄ変換器（ＡＤＣ）１９、デジタルトランスバーサル型等化回路（ＴＲＥＱ）２０、（１＋Ｄ）処理回路（１＋Ｄ）２１、最尤復号器（ＭＬ）２２、直列／並列データ変換回路（Ｓ／Ｐ）２３、復調回路（ＤＥＣ）２４、シンクバイト検出回路（ＳＹＮＣＤＥＴ）２５を有する。さらに、係数補正回路（ＣＣＭＰ）３１、誤差検出回路（ＥＲＲＣ）３２、センス電流設定回路（ＩＳＣ）６１等が設けられる。ここで、とりわけＣＣＭＰ３１，ＥＲＲＣ３２，ＴＲＥＱ２０等の構成およびこれらの関係が本発明の特徴的なものとなる。
【００６０】
通常の再生動作時にはＨＤＡ１からの再生信号は、ＶＧＡ１７とＬＰＦ１８とＡＤＣ１９とＴＲＥＱ２０と（１＋Ｄ）２１を介してＰＲ４の出力波形に等化される。この時同時に、（１＋Ｄ）２１の出力で一定の信号振幅になるようにＡＧＣ制御が働き、同様に（１＋Ｄ）２１の出力でのサンプル位相が正しくなるようにＰＬＬ制御が働く。更にＰＲ４波形はＭＬ２２で識別され、Ｓ／Ｐ２３とＤＥＣ２４を介してユーザーデータに再生される。ＳＹＮＣＤＥＴ２５は上述のシンクバイトを検出した時点でＳ／Ｐ２３の変換タイミングを固定させる。
【００６１】
等化回路２０の詳細な構成、係数補正回路３１と誤差検出回路３２の構成と動作については後述する。ここで、ＴＲＥＱ２０やＭＬ２２はデジタル回路で構成されるが、本発明はアナログ方式の等化回路やＭＬを搭載した信号処理回路にも容易に適用可能である。しかし、デジタル回路で構成されたものの方が演算等による調整も含め実用的であり、好ましい。以降は、主にデジタル方式を採用した例について実施例を説明する。また、ＬＰＦ１８はブースト機構があっても、あるいはなくとも良い。
【００６２】
ＳＰＩＦ３３は、スクランブラやデスクランブラ、ＨＤＣ４とのインターフェイス回路、各回路のレジスタインターフェイス（ＲＳＩＦ）３４等を含む。この回路ブロックは、通常の記録再生時に、ＨＤＣ４との間で記録データや再生データを入出力する。また、ＣＮＴ６との間で上記各種回路ブロックのレジスタ内容を設定したり、レジスタ値を出力したりする。
【００６３】
ＨＤＣ４は、誤り訂正回路（ＥＣＣ）等を含む。ユーザーデータにＥＣＣを付加して記録データとしてＤＩＳＫ１０に記録し、ユーザーデータと同様にＥＣＣも再生する。再生したＥＣＣデータによって、ユーザーデータ中の誤りを検出したり、訂正したりする。
【００６４】
ＳＲＶＣ５は、サーボ位置情報のピークホールド回路（Ｐ／Ｈ）、ヘッドシークやディスク回転の制御回路（ＳＣＮＴ）３６、サーボ関係のドライバ（ＳＤＲＶ）３５等を含む。ＣＮＴ６からの指示で、ＬＰＦ１８の再生波形を解析し、ヘッドシークやディスクの回転を制御する。
【００６５】
ＣＮＴ６は、装置バスとの通信制御（ＢＵＳＣ）や、ＨＤＡ１、ＷＳＰＣ２、ＲＳＰＣ３、ＳＲＶＣ５等の制御を含む。主に本実施例の磁気ディスク装置（ＨＤＤ）７が接続される上位の計算機からの記録再生命令に沿って、ＨＤＤ７内部の各回路ブロックを制御する。
【００６６】
本実施例では、これらの回路のうち、ＷＳＰＣ、ＲＳＰＣ、ＳＰＩＦの全てとＳＲＶＣの一部を、信号処理ＬＳＩ（ＳＰＬＳＩ）３８に内蔵している。
【００６７】
次に図８を参照して、等化回路２０と係数補正回路３１の構成について説明する。
【００６８】
等化回路２０のタップ係数を設定するレジスタ４２に着目する。７タップのトランスバーサル型の等化回路（ＴＲＥＱ）２０を用い、等化回器２０のタップ係数（Ｋ０，Ｋ±１，Ｋ±２，Ｋ±３）のうち、センタータップ（Ｋ０）は係数をＫ０＝”１”で固定とし、両隣のタップ係数（Ｋ±１）を同一値（Ｋ＋１＝Ｋ−１）、共通のレジスタとしている。なお、図８の実施例は７タップの例について記述してあるが、前述のように基本的には５タップ以上であれば良い。実施例では等化回路に入力される信号のチャネル密度がＳ＝ＰＷ５０／Ｔｂ＞２となる場合も考慮して７タップとしている。ここで３９は遅延素子、４０は乗算器、４１は加算器である。なお、同一タップ係数に対応したタップ位置の２つのデータは、互いに加算した後に１個の乗算器にて係数乗算してもよいことは明らかである。
【００６９】
係数補正回路３１は、等化回路２０の入力信号（ＡＤＣ出力）の正負の符号のみをビット毎に出力する簡易識別回路４３と、１＋Ｄの出力信号と例えば比較器からなる識別回路４４とから誤差信号ｅを算出する誤差算出回路としての加算器４１と、簡易識別回路４３の出力信号を遅延させる遅延素子３９と、遅延素子３９の出力信号と誤差算出回路の出力信号ｅとの相関値から係数補正量を補正する係数補正量算出回路（ＤＥＬＴＫＣＡＬ）４５と、からなる。
【００７０】
等化回路（ＴＲＥＱ）２０と係数補正回路（ＣＣＭＰ）３１の係数補正時の動作について説明する。ここで、ＣＣＭＰ３１は、（１＋Ｄ）２１の出力でＰＲ４等化が正確に行えるように、ＴＲＥＱ２０のタップ係数を補正する回路であり、通常の再生動作時には作動させない。
【００７１】
係数補正は、以下のような手順により行われる。まず、磁気ディスク上の適当な領域にランダム的なデータパターンを記録する。次に、ＣＣＭＰ３１を動作状態にした上でこのランダム的なデータパターンを再生する。これによって、等化回路２０の入力信号（ＡＤＣ出力信号）と等化回路２０を経て１＋Ｄ処理された信号（１＋Ｄ出力信号）とが逐次ＣＣＭＰ３１に入力される。ＡＤＣ出力信号はＳＤＥＴ４３で符号化され、その出力は遅延素子３９で順次シフトされる。この時、識別回路４４と加算器４１で算出される誤差信号ｅと遅延素子３９の出力がＤＥＬＴＫＣＡＬ４５に入力され係数レジスタ４２のタップ係数が修正される。
【００７２】
ＴＲＥＱ２０のタップ係数補正動作は、ＣＣＭＰ３１の動作期間中、逐次更新を続ける。
【００７３】
この時、等化回路２０のタップ係数のうち、センタータップの両隣の係数（Ｋ±１）は振幅特性と位相特性に大きな影響を与える。もし、係数値の逐次補正過程でＫ＋１≠Ｋ−１を許容するように設定されると、等化回路２０自体が位相特性を持つことになる。この結果、図１に示す自動位相同期回路（ＰＬＬ）の同期している位相（ＡＤＣ１９のサンプルタイミング）がずれてくる。係数補正回路（ＣＣＭＰ）３１は、ＰＬＬとは関係なく位相特性を与えることになるので、位相特性が定まらずＣＣＭＰ３１が補正する係数値も安定しない。サンプルタイミングが極端にずれると等化回路の出力での誤差も増大し、タップ係数Ｋ＋１とＫ−１のバランスが極端にずれた時点でＰＬＬの同期も外れる。
【００７４】
本実施例によれば、Ｋ＋１＝Ｋ−１という制約を付加することによって、係数補正過程においても等化回路のタップ係数のアンバランスによって生じる位相特性の変化がほとんど生じない。従って、自動位相同期回路の位相特性との競合が避けられ、逐次補正型の係数補正回路であっても、高精度に係数補正が可能となる。また、センタータップの係数を”１”に固定することで、自動利得調整回路（ＡＧＣ）との競合も避けられる。
【００７５】
この係数補正アルゴリズムには、例えば通常知られているＣＬＭＳ（クリップトリーストミーンスクエア）等も可能である。
【００７６】
本発明による等化回路２０の代替例を図９を用いて説明する。
【００７７】
この例では、７タップのトランスバーサル型の等化回路２０が用いられる。等化回路２０のタップ係数４２のうち、センタータップから対称位置のタップ係数（Ｋ＋１とＫ−１，Ｋ＋２とＫ−２，Ｋ＋３とＫ−３）は、それぞれ同一値とされる。後半タップ位置のデータは、前半タップ位置のデータと加算器４１によって加算され、乗算器４０にそれぞれ入力される。
【００７８】
この例によれば、レジスタ４２の規模を低減できる。また、等化回路２０の係数補正過程での、等化回路２０とＰＬＬとの位相特性の競合が全く発生しない。
【００７９】
またこの時のＣＣＭＰ３１は、遅延素子３９のラッチデータを複数加算することによる平均的な相関信号によって一つの係数の補正を行なえるので、安定性のよい係数補正が可能である。ＣＣＭＰ３１の回路規模も、全タップ非対称の場合と比較して補正対象となる係数が約１／２となるので、その回路規模も約１／２で済む。等化回路２０自体の回路規模も、最大構成要素である乗算器４０の個数が約１／２となるので、その回路規模も約１／２で済む。
【００８０】
尚、本変形例が有効である孤立磁化に対応した入力波形（孤立波形）の前後対称性Ｔａｓは７％以下であり、これを超える場合はタップ数を増加しても十分に等化回路の性能が発揮できないため、大きな装置性能劣化が伴う。
【００８１】
この時、孤立波形の前後対称性Ｔａｓは、半値幅ＰＷ５０の前縁部をＴ１、後縁部をＴ２とすると、
Ｔａｓ＝｜Ｔ１−Ｔ２｜／ＰＷ５０
（ＰＷ５０＝Ｔ１＋Ｔ２）
として定義している。
【００８２】
図１０に等化回路２０の更に他の実施例を示す。
【００８３】
本例では、７タップのトランスバーサル型の等化回路２０を用い、等化回路２０の負の係数値の設定をタップ遅延素子３９の出力を反転して用いることにより、正の係数値で設定できるように構成している。
【００８４】
磁気記録の孤立磁化再生波形のように、比較的単調に裾を引く波形の場合、この波形を等化するトランスバーサル型の等化回路のタップ係数は、センタータップの係数の符号を正とすると、その両サイドに向かって、負、正、負、正、…と交互に符号が入れ替わることを利用している。
【００８５】
本実施例によれば、予め負の係数になると推定されるタップ位置のデータを反転して出力させることが可能となり、この結果、等化回路の係数ビットの符号がなくなり、等化回路の回路規模が削減される。また、係数設定用のレジスタの規模も削減される。尚、係数値を反転させても同様の効果が得られることは明らかである。
【００８６】
次に図１１を用いて本実施例の係数補正回路（ＣＣＭＰ）３１の構成および動作の詳細を説明する。
【００８７】
本実施例によるＣＣＭＰ３１は、等化回路２０の入力信号（ＡＤＣ出力）を（１＋Ｄ）処理回路２１で（１＋Ｄ）処理した後に、正負の符号のみをビット毎に出力する簡易識別回路４３と、１＋Ｄの出力信号と例えば比較器から構成される識別回路４４とから誤差信号ｅを算出する誤差算出回路としての加算器４１と、簡易識別回路４３の出力信号を遅延させる遅延素子３９と、遅延素子３９の出力信号と誤差算出手段の出力信号ｅとの相関値を算出する相関値算出回路としての乗算器４０と、乗算器４０の出力信号を逐次加算する相関値加算回路としての加算器４１と、加算器４１の出力信号を一定回数加算した信号から係数補正量を算出する係数補正方向算出回路（ＣＣＡＬ）４８と、ＣＣＡＬ４８の出力信号で等化回路の係数値を補正する例えばアップダウンカウンタからなる係数誤差補正回路（ＣＯＵＮＴＥＲ）４９と係数値の入出力を制御するスイッチからなる係数入出力制御回路（ＩＯＳＥＬ）５０と、タップ数設定スイッチ（ＴＡＰＳＷ）４６とからなる。
【００８８】
本実施例による相関値加算回路（加算器）４１は、係数補正を実施した後、一定期間相関値の逐次加算を休止するようにする。具体的には、加算器４１はデータ周期と同一レートの加算クロックＣＬＫ１で逐次加算され、加算されたデータはＣＣＡＬ４８でＣＯＵＮＴＥＲ４９のアップ／ダウン信号に変換される。ＣＬＫ１で３２回の加算操作が実施された後、ＣＬＫ２によってアップ／ダウン信号をＣＯＵＮＴＥＲ４９が受け取り、ＩＯＳＥＬ５０を介してＣＯＵＮＴＥＲ４９に入力されるタップ係数値が更新される。更新されたタップ係数値は、ゲート信号ＳＧＴによってＩＯＳＥＬ５０を介して等化回路２０に反映される。この時、ＣＣＭＰ３１の入力信号である１＋Ｄ出力信号に、直ちに更新されたタップ係数値での出力はでないので、一定期間（例えば等化回路２０と１＋Ｄ処理回路２１の遅延時間）経過した後、リセット信号ＲＳを相関値加算回路４１に入力して、更新前のタップ係数値での相関値の加算情報を捨てるようにする。更に、タップ数設定レジスタ４７の設定値によって、ＴＡＰＳＷ４６を制御し、５タップ設定時には７タップのトランスバーサル型等化回路２０の係数（Ｋ±３）のタップ位置で係数補正しないようにする。この場合、係数（Ｋ±３）を常時”０”とし、係数（Ｋ±３）に対応する係数補正部位の動作を停止させる。
【００８９】
本実施例によれば、係数を補正しながら相関データを得ることはせず、休止期間を設けることにより、相関データの蓄積は、常に一定のタップ係数値のもとで実施される。従って、従来の係数補正アルゴリズムであるＣＬＭＳ（クリップトリーストミーンスクェア）やＬＭＳ（リーストミーンスクェア）で生じうるループ遅延（ＴＲＥＱ２０や係数補正回路３１による遅延）による振動的な誤差が生じない。本質的には開ループであり、ループ遅延を問題にすることなく、平均化（本手段では相関値算出手段に対応）等の信号処理を十分に実施でき（本実施例では３２回としたが任意である）、より高精度化が期待できる。また、本実施例では、タップ係数は複数のタップが同時に更新されるため、収束時間が短い。加算回数にもよるが概ね１セクタ程度（数千ビット）の学習量で十分収束する。
【００９０】
また、等化回路２０に入力される信号の分解能が比較的高く、対称性のよい場合は、タップ数の低減が可能である。本実施例によれば、７タップの係数補正で得られた係数の両端の係数値のみを”０”として等化回路に適用した場合に比較して、係数打切り誤差が生じない良好な係数での等化が可能となる。さらに、タップ係数を”０”とした部分でのゲートの出力が固定されスイッチングしないので、この部分での消費電流が減少し、回路の消費電力を低減できる。
【００９１】
尚、本実施例では、等化回路２０の入力信号（ＡＤＣ出力）をパーシャルレスポンス波形処理（１＋Ｄ処理）２１して係数補正回路３１に用いたが、図８と同様にこれを用いなくとも構成できることは明らかである。また、簡易識別回路４３の出力は、符号のみでなく複数ビットとしてもよい。
【００９２】
ＤＥＴ４４によって得られる誤差信号と等化回路２０の入力信号をパーシャルレスポンス波形処理した信号の簡易識別（ＳＤＥＴ４３）後の信号との相関信号から補正量を算出することにより、相関信号の信号対雑音比が改善される。この結果、係数補正の収束性が改善されるので、データパターンを記憶する手段は不要である。
【００９３】
この実施例によれば、ランダム的な任意のデータパターンでの係数補正が可能となり、ユーザーサイトでの係数補正が可能である。従って、経時的にヘッド媒体の特性が変化する場合でも、例えば電源オン時に係数補正を実施するようにすれば、装置上で常時最適な等化回路条件を維持できる。また、係数補正回路が係数補正を行なうのに必要なデータパターンを特定しないので、装置内や、装置外部にデータパターンを記憶する必要がなく、回路規模も削減できる。
【００９４】
一方、磁気ディスク装置では、一般にディスクとヘッドの組合せは変わらないので、ユーザーサイトでの係数補正を実施せず、装置の出荷時に係数補正動作をするのみで十分な性能を維持できる場合がある。この場合、係数補正時に使用した磁気ディスク上の係数補正用のランダムデータパターンを消去した上で出荷することが可能である。この領域をユーザーデータの記憶領域として使用できるので、装置のフォーマット効率が向上できる。
【００９５】
更に、係数補正回路（ＣＣＭＰ）３１の代替変形例について図１２を用いて説明する。
【００９６】
本実施例では、補正するタップ係数を選択するためのスイッチからなる選択回路（ＴＡＰＳＥＬ）５１と、図１１で詳細に説明した係数補正量算出回路（ＤＥＬＴＫＣＡＬ）４５と、補正したタップ係数値を一時的に保持するレジスタからなる係数一時保持回路（ＣＯＥＦＴＥＭＰＲＳＳ）５２とを有する。選択回路５１と係数一時保持回路５２とは連動し、各タップ係数値の補正量算出時には選択回路５１は一定のタップ位置を選択する。タップ位置の選択順は、センタに近い方からの順とした（基本的には順番は不問）。選択回路５１を制御することによって各タップ係数の係数値が係数一時保持回路５２に決定した時点で全タップ係数を係数レジスタ４２にセットする（信号ＫＳによる）。
【００９７】
本実施例によれば、図１１を参照して説明したように、本発明による係数補正回路３１は、基本的に開ループとなる。従って、等化回路２０に入力される信号の線形性とランダム性が保証できれば、各タップ係数を同一情報で（同時に）補正する必要はない。本手段に示すように、選択回路５１と係数一時保持回路５２とを用いてタップ係数を時分割で補正することが可能であり、これによって回路規模が大幅に削減される。
【００９８】
更に、係数補正回路（ＣＣＭＰ）３１の他の実施例について図１３を用いて説明する。
【００９９】
本例では、等化回路２０の係数補正回路３１の入力信号であるＡＤＣ１９の出力信号と１＋Ｄ出力信号とを入力し、間引いたクロックで動作させる。本実施例での間引き数は１であり、間引きクロックの周波数は、データクロック周波数の１／２である。ＳＤＥＴ４３の出力を、データクロックでラッチした後に間引きする系列と、直接間引きする系列との２系列を用いる。これによって、ＴＲＥＱ２０の各タップ位置に対応した入力信号を間引きクロックで得ることができる。
【０１００】
前述のように、本発明による係数補正回路では、タップ係数位置に対応した等化回路入力信号と等化回路の出力信号の誤差信号が得られればよい。従って、等化回路入力信号と等化回路の出力信号の誤差信号は必ずしも連続して得る必要はなく、本手段のように間引くことが可能である。
【０１０１】
本実施例によれば、間引くことによって、係数補正回路の動作周波数を１／（間引き数＋１）にすることができ、回路規模を増加することなく、係数補正動作時の大幅な低消費電力化が可能となる。
【０１０２】
更に図１４を用いて、係数を求める手段の代替例を説明する。
【０１０３】
この例では、等化回路の係数補正を外部で実施する構成であり、係数補正回路３１は用いない。
【０１０４】
本実施例では、トランスバーサル型等化回路２０に入力する信号（ＡＤＣ１９の出力）を、データクロックの周期で等化回路２０の全タップ数の２倍以上の長さのデータ区間保持するためのラッチからなるデータ保持回路５３を有すると共に、データ保持回路５３の保持データをデータクロックとは別のクロック（読み出しクロック）と切り変えることによって外部に出力するスイッチからなる選択回路（ＣＬＫＳＥＬ）５４を用いる。
【０１０５】
等化回路２０のタップ係数を求める手法としては、前述の逐次修正型の他に、等化回路の入力信号をシリアルに相当量を記憶し、これらの入力信号列に対応した理想出力列を与えることによって、一般的によく知られているウィナーフィルタ（２乗誤差を最小とするタップ係数を持つフィルタ）係数を得る方法がある。
【０１０６】
本実施例を用いて、保持したデータを外部に取りだし、外部のパソコンや、磁気ディスク装置内のコントローラＣＮＴ６等で、マトリクス演算によって最適解を得ることが可能である。
【０１０７】
本実施例によれば、データ保持回路５３のデータ区間長はパターン等を工夫することで、等化回路のタップ数の約２倍程度まで低減でき、係数補正回路を構成する場合よりも回路規模を削減できる可能性がある。但しデータ区間長が長い方が雑音の影響を避けられるので、より良好なタップ係数を得られるのは明らかである。
【０１０８】
次に本実施例の各パラメータの最適化のための回路である誤差検出回路（ＥＲＲＣ）３２について図１５を用いて説明する。
【０１０９】
この回路３２は、識別回路（ＭＬ）２２の入力と同じ入力信号とする例えば比較器からなる第２の識別回路（ＤＥＴ２）５５と、入力信号と第２の識別回路５５の出力信号とから第２の識別回路での誤差信号を算出する誤差算出回路としての加算器４１と、一定の閾値を設定（レジスタ５７）して閾値以上の誤差信号でカウント信号を出力する例えば比較器からなる判別回路（ＤＩＳＴ）５６と、カウント信号をカウントするカウンタ（ＣＯＵＮＴＥＲ）４９とからなる。
【０１１０】
信号処理回路内の識別回路への入力信号と等化回路の目標振幅との誤差信号を上記第２の識別回路と誤差算出回路（即ち加算器４１）とで求める。この誤差信号と上記判別手段に設定された一定の閾値とを比較して、誤差信号が閾値以上の場合に判別出力を”１”とし、そうでない場合は”０”とする。上記カウンタは判別回路の出力が”１”の場合のみカウントアップする。なお、本実施例では、ＤＥＴ２をビット毎の識別器としたが、図１のＭＬ２２をＤＥＴ２の代りに用いても良い。
【０１１１】
上記誤差検出回路内の誤差信号は図４に示すように”０”を中心に正負に分布し、ほぼ正規分布とみなされる。従って、誤差信号の分散値と上記判別回路の閾値によって全母数に対するカウントの比が決まる。すなわち、全母数と閾値とカウント数が決まれば誤差信号の分散値が求められる。一般に装置内の識別回路の性能（ＢＥＲ）は、識別回路に入力される信号品質（例えば分散値）で決まるので、分散値を求めることで装置のＢＥＲが推定できる。
【０１１２】
また、各パラメータを最適化する場合、各パラメータの設定値を変えることよる分散値の違いを検出できれば十分である。装置性能を支配する個々の要因を個別に抽出して誤差（分散）が最小となるパラメータ値を求めることで、各パラメータの最適化が可能となる。
【０１１３】
本実施例によれば、母比率の精度を誤差１〜２％にするために必要な母数（サンプル数）は数千であり、数百バイト（概ね１セクタ）の情報量で十分である。
【０１１４】
従って、従来のＢＥＲの測定による最適化と比較して、１０万分の１程度の時間で済む。このため、より多くの最適化を要するパラメータの最適化が比較的容易に短時間で実施でき、装置性能の向上が期待できる。更には調整時間の短縮による装置コストの低減も期待できる。
【０１１５】
なお、誤差検出回路は等化回路に出力モニタ等を設けることによって、磁気ディスク装置の調整用の治具として装置外部に設けることも容易に実施できる。
【０１１６】
上記実施例では、識別回路５５で比較の対象とされる識別レベルは、固定的なものとしたが、図１６に示す第２の識別回路（ＤＥＴ２）５５の識別レベルを識別レベルレジスタ５８で任意に設定できるように変形してもよい。
【０１１７】
誤差検出回路の第２の識別回路の識別レベルを任意に設定可能とすれば、閾値を変えての識別が可能となり、この時以下のような利点が生じる。通常第２の識別回路は＋１、０、−１の３値を識別するために、＋０．５、−０．５の２値の識別レベルを持つ。ここで例えば、等化回路の出力データパターンとして、＋１と−１の２値しか取りえないデータパターンを識別する場合、上記の識別レベルでは誤差や雑音の大きさによっては識別誤りが生じやすい。
【０１１８】
本実施例によれば、閾値（識別レベルレジスタ値）を”０”に近く設定すれば、実質的に２値の識別回路として動作させることができ、識別性能が向上する（耐雑音性が約２倍に向上）と共に、誤差信号もより正確な値が得られる。従って、より正確な装置の最適化が可能となる。
【０１１９】
更に、レジスタ５９を付加して、第２の識別回路（ＤＥＴ２）５５の識別レベル数を設定するようにすることも可能である。
【０１２０】
第２の識別回路を１つの閾値（０）を持つ２値出力（＋１，−１）の識別回路として動作させることができれば、特定のデータパターン時に識別性能を向上させる（耐雑音性が２倍に向上）ことが可能である。本実施例では、レジスタ５９で第２の識別回路の識別レベル数（０，１，２）を設定する。ＤＥＴ２は、識別レベル数、即ちレジスタ５９の値が”２”の時は、レジスタ５８で設定される値を正負の閾値（レジスタ５８の値が０．５なら、閾値は−０．５と＋０．５）とする３値の出力（＋１，０，−１）の識別回路として動作し、識別レベル数が”１”の時は、レジスタ５８に関係なく閾値は”０”で２値の出力（＋１，−１）の識別回路、レジスタ５９が”０”の時は、ＤＥＴ２の出力は”０”となるように動作する。
【０１２１】
本実施例によれば、レジスタ５８のみによって識別レベルを任意に設定することができる。更にレジスタ５８と５９を併用することよって、誤差信号がさらに正確に得られる。また、識別レベル数を”０”に設定した時、ＭＬへの入力信号をそのまま判別手段に入力できる。
【０１２２】
本発明による実施例の誤差検出回路３２を用いた記録電流値の最適化について説明する。
【０１２３】
本実施例を用いた記録電流値の最適化では、信号処理回路３８の記録電流設定レジスタと記録電流設定回路６０と記録電流出力端子を用いる。
【０１２４】
磁気ディスク装置７の記録ヘッド９の記録電流値と信号処理回路３８に入力される再生出力振幅の関係は、ほぼ図５に示すようになる。一般に再生ヘッド８が検出する再生出力振幅が大きいほど再生信号の品質は良い。この時、例えば信号処理回路３８の識別手段（ＭＬ）２２の入力信号が・・＋１，＋１，−１，−１，＋１，＋１・・パターンに対応した信号となるような繰り返しデータを記録すると、自動利得調整回路（ＡＧＣ）によって平均的な信号振幅は、正負の等化目標値の２レベルのみとなり、”０”に対応するレベルは存在しない。再生出力振幅が小さな程、信号に対して雑音の比率が増加するので、誤差信号が増大し、誤差検出回路３２の判別手段に入力される信号の分散も図５に示すように増加する。
【０１２５】
従って、誤差検出回路３２の判別手段で負の適当な閾値で判別し、閾値以上となる場合を、記録電流値を変えて記録する毎に実施することによって、カウント値が最大となる（即ち信号対雑音比が最大となる）場合の記録電流値を求めることが可能である。なお、上記特定パターンとなる記録信号の再生では、信号がほぼ単一の周波数成分しか持たないことから、等化回路等の誤差や、記録補正回路の誤差、再生ヘッドの非線形性などが影響しにくくなり、精度の高い記録電流の最適化が可能となる。また、判別手段の閾値を変えて複数回測定した結果を用いれば、例えば直流オフセットによる精度劣化を回避できるなど、高性能化が図れることは明らかである。
【０１２６】
次に本発明による実施例の誤差検出回路３２を用いたセンス電流値の最適化について説明する。
【０１２７】
本実施例を用いたセンス電流値の最適化では、信号処理回路３８に再生ヘッド８のセンス電流設定レジスタとセンス電流設定回路６１とセンス電流出力端子を用いる。
【０１２８】
磁気抵抗効果素子を磁気ディスク装置７の再生ヘッド８とする場合、ヘッド８のバイアス磁化が最適化されていないと、孤立磁化の極性の違いで再生波形の振幅が異なる現象が生じる。この孤立波形は交流結合して信号処理回路３８に入力されるため図６に示すように識別信号の０レベルがずれる。従って、磁気ディスク上の磁化状態として最も磁化密度が疎になるような記録パターンで記録し、センス電流を変える毎に下記に示すＥＲＲＣ３２による誤差検出を実施する。
【０１２９】
即ち、第２の識別回路の識別レベル数を”０”とし、識別回路の入力信号がそのまま判別手段に出力するようにすると共に、判別手段の閾値を”０”に設定して、一定期間閾値”０”以上となる場合をカウントする。センス電流によるバイアス磁化が最適化されておらず振幅比が異なる場合には、誤差信号の平均値が”０”からずれるので、全母数に対するカウント値の比率が１／２からずれる。なお、識別回路２２の入力信号が量子化されている場合、カウント比率は最適なセンス電流の設定において、やや大きめにシフトするため、量子化のビット数を考慮する必要があることは明らかである。
【０１３０】
本実施例によれば、誤差信号の平均値の”０”からのずれが基準値以下であり、かつ分散が最も小さいセンス電流値を選択することにより、センス電流の最適化が可能となる。また、この時、等化回路の係数値や、記録補正量は最適化されている必要はない。
【０１３１】
次に本発明による実施例の誤差検出回路３２を用いたＡＤＣの直流オフセット補正量の最適化について説明する。
【０１３２】
本実施例を用いたＡＤＣの直流オフセット補正量の最適化では、ＡＤＣ１９に直流オフセット補正用のオフセット設定回路６２とオフセット補正レジスタを用い、無信号状態のオフセット量を、誤差検出回路３２で検出する。
【０１３３】
識別回路２２の入力信号がほぼランダム的な小さな回路雑音のみとなるようにし、オフセット補正量の設定を変える毎に誤差検出回路３２で誤差検出を実施することによって、誤差信号の平均値の”０”からのずれが最も小さいオフセット補正量を最適オフセット補正量とする。なお、等化回路２０や識別回路（ＭＬ）２２がアナログ回路の場合、ＭＬ２２の入力部分にオフセット設定回路６２を設けるのが適切であることは明らかである。
【０１３４】
本実施例によれば、比較的容易に回路部のオフセット調整が可能となる。なお、等化回路の係数値などは基本的には任意で良い。
【０１３５】
更に他の代替例として、上述のものとはオフセットの検出方法を異なるようにしてもよい。
【０１３６】
本実施例を用いたＡＤＣの直流オフセット補正量の最適化では、信号処理回路３８に直流オフセット補正用のオフセット設定回路６２とオフセット補正レジスタを用い、単一周波数の信号を入力して誤差検出回路３２を用いるようにしている。
【０１３７】
記録データを単一記録周波数状とし、前述の実施例で示した記録電流値の最適化での説明と同様な誤差検出を行なう。オフセットが生じると、それを識別回路入力での等化目標値に補正するようにＡＧＣやＰＬＬの制御がかかるが、ＡＧＣやＰＬＬには基本的にオフセットを補正する機能がないので、制御動作の結果としてジッタ（雑音）が増加するか、等化目標値からのずれが生じる。従って、オフセット補正量の設定を変える毎に誤差検出を実施することによって、識別回路２２の入力の誤差の分散が最も小さくなるオフセット補正量を探索し、この時のオフセット補正量を最適オフセット補正量とする。
【０１３８】
本実施例によれば、前述の記録電流値の最適化と同一手段をとれる。従って、記録電流の最適化に先立って、本実施例で示したオフセット調整が実施でき、調整時間の短縮が図れる。なお、等化回路の係数値や記録補正量、記録電流値、センス電流値などは基本的には任意で良い。
【０１３９】
次に本発明による実施例の誤差検出回路３２を用いた等化回路２０のタップ係数値の最適化について説明する。
【０１４０】
本実施例を用いた等化回路２０のタップ係数値の最適化では、等化回路２０に特性を与える係数値レジスタと誤差検出回路３２とを用い、係数補正回路３１を用いない。特定の記録再生領域で、係数補正回路３１を用いた係数補正を実施した時、近接した他の領域の係数値がおおよそ推定できる場合がある。この場合、係数値レジスタにセットした推定した係数値で誤差検出を実施し、誤差値によって推定した係数値を採用するかどうかを判断する。
【０１４１】
この時、記録データをランダム的なデータとし、第２の識別回路の識別レベル数は”２”とする。
【０１４２】
本実施例によれば、通常のユーザデータの再生時においても、係数値レジスタに係数値をセットして、誤差検出回路３２で誤差量をチェックすることによって、係数値が適当かどうかを判定できる。さらには、とりうる係数値の組合せを数種類用意しておき、これらの中から等化誤差の分散が最も小さい係数値を選択して採用することも可能となる。
【０１４３】
次に本発明による実施例の誤差検出回路３２を用いた記録補正量の最適化について説明する。
【０１４４】
本実施例を用いた記録補正量の最適化では、データ記録時の磁化反転位置をデータシーケンスに応じて補正する記録補正回路１２の補正値レジスタを用いる。
【０１４５】
記録密度が高くなって、ビット間隔が近接すると、磁化の反転位置が近接するといった現象が生じる。このために、記録補正回路１２では予め磁化が移動する量を記録データシーケンスから推定して、磁化の反転位置を補正しながら記録する。この時、正確に補正できたかどうかを、誤差検出回路を用いて判断する。
【０１４６】
この時、記録データをランダム的なデータとし、記録補正回路１２の補正値レジスタを変えて記録し、記録したデータを再生する度に誤差検出を実施する。識別回路の入力の誤差の分散が最も小さい記録補正値を選択することにより、記録補正量の最適化が可能である。
【０１４７】
上述した誤差検出回路３２の更に他の変形例を図１７を用いて説明する。
【０１４８】
本例では、識別回路２２の入力信号を入力信号とし、閾値以上の入力信号でカウント信号を出力する判別回路５６と、判別回路５６から出力されるカウント信号をカウントするカウンタ４９と、閾値を設定するレジスタ５７とを備えて構成される。
【０１４９】
本実施例によれば、識別回路の入力信号がほぼランダム的な回路雑音のみとなるようにし、オフセット補正量の設定を変える毎に誤差検出を実施することによって、等化回路出力の誤差信号の平均値の”０”からのずれが最も小さいオフセット補正量を選択することにより、オフセット補正量を最適化できる。同様にして、磁気抵抗効果型再生ヘッドのセンス電流の最適化が可能である。
【０１５０】
本発明の図１７に示した誤差検出回路３２の他の変形例を図１８を用いて説明する。
【０１５１】
誤差検出回路３２は、識別回路２２の入力信号を入力信号とし、閾値未満の入力信号でカウント信号を出力する第１の判別回路５６と、第１の判別回路５６から出力されるカウント信号をカウントする第１のカウンタ４９と、閾値を超える入力信号でカウント信号を出力する第２の判別回路５６１と、第２の判別回路５６１から出力されるカウント信号をカウントする第２のカウンタ４９１と、第１のカウント手段４９のカウント値から第２のカウンタ４９１のカウント値を減算する加算器４１と、閾値を設定するレジスタ５７とを有する。
【０１５２】
本実施例によれば、等化回路の出力信号をそのまま誤差カウントすることによって、オフセット調整の最適化や磁気抵抗効果型再生ヘッドのセンス電流の最適化が可能である。
【０１５３】
本発明の図１７に示した誤差検出回路３２の更に他の変形例を図１９を用いて説明する。
【０１５４】
本例では、図１７もしくは図１８の実施例に示した誤差検出回路３２を用い、更に識別回路２２の入力信号のうち、符号ビット（ＳＢ）を除いた信号を入力信号とする。
【０１５５】
識別回路の入力信号（等化回路の出力信号）の符号ビットを除くと、この時の信号は、もとの信号が負の場合正の信号に変換され、正の信号の場合変化しない（もとの信号が２の補数表現の場合）。等化回路の出力信号が＋１，＋１，−１，−１，＋１，＋１，−１，−１，‥というようにほぼ単一の周波数成分である場合、この時の符号ビットを除いた信号は図７に示すように変換される。
【０１５６】
本実施例によれば、判別手段の閾値を等化回路の等化目標値付近に設定すれば、目標値からの誤差の分散を検出できる。
【０１５７】
本発明の図１７に示した誤差検出回路３２の更に他の変形例を図２０を用いて説明する。
【０１５８】
この例では、上記の誤差検出回路と異なるもう一つの誤差検出回路を用いる。
【０１５９】
図１８もしくは図１９と図２０の実施例に示した誤差検出回路３２を用いる。識別回路２２の入力信号のうち、符号ビット（ＳＢ）を除いた信号を入力信号とする第１のモードと符号ビット（ＳＢ）も入力信号とする第２のモードとを有し、モードの切り替えをレジスタ６４で設定する。
【０１６０】
本実施例によれば、上記第２の識別回路を用いるよりも、より簡単な回路となり、ほとんど同一の手法でオフセット調整、記録電流の最適化、センス電流の最適化が可能である。
【０１６１】
次に本発明のＰＲＥＣＯＤＥＲ１３のリセット手段について説明する。
【０１６２】
本実施例では、各種パラメータの最適化に必要な特定の記録データパターンの記録や再生の信頼性を向上させるために、データの記録時に、プリコーダ１３をデータ開始を示すバイトである”シンクバイト”の直前でリセットする回路を用いる。
【０１６３】
本実施例によれば、シンクバイト以降のデータパターンの磁化状態が規定でき、上記各パラメータの最適化に必要な特定のパターンの記録が可能となる。また、磁気ディスク装置７の出荷時のチェック時に記録する特定のパターンも、磁化状態を規定しながら記録することができ、装置の信頼性向上が期待できる。
【０１６４】
本発明のシンクバイト符号列について図２１と図２２を用いて説明する。
【０１６５】
本実施例では、各種パラメータの最適化に必要な特定の記録データパターンの記録や再生の信頼性を向上させるために、シンクバイト検出回路２５に本発明によるシンクバイトに対応する符号列を適用する。シンクバイトに対応する符号列はレジスタ６８にセットされ、これとＭＬ出力の符号列とを論理素子ＥＯＲ回路（ＥＯＲ）６６で比較し、その全出力ビットを論理素子ＮＯＲ回路（ＮＯＲ）６７で処理することによって、シンクバイトの検出信号を構成し、検出結果をＳＰＩＦ３３を介してＨＤＣ４へ出力する。ここで、図２２に示すように、データ”１”で磁化反転を生じ、データ”０”で記録電流方向を維持する記録方式を用い、シリアルデータの先頭が”０”で始まると共に、シリアルなデータ系列中にデータ”１”が連続して存在しないシンクバイトの符号列とする。さらには、上記実施例に加えて、シンクバイトに対応するＭＬ出力での符号列の”０”と”１”の系列が、シンクバイト以前に連続的に記録される先行バイトに対応するＭＬ出力での符号列の”０”と”１”の系列に対して、データ系列の１／２以上異なっているシンクバイトの符号列とする。ここでは、符号列（ＮＲＺＩ）では、”００１０００１００”とし、ＭＬ出力に対応したレジスタ６８には”００１１００１１０”をセットしている。
【０１６６】
本実施例によれば、先行して記録される自動利得調整回路と自動位相同期回路のための先行バイトのデータパターンと干渉せず、かつ記録時の非線形歪も生じにくいシンクバイトとすることが可能となる。従って、記録電流やセンス電流、等化回路の係数が最適化されていなくとも比較的容易にシンクバイトを検出できる。
【０１６７】
本発明の他の実施例として、図１に示すように自動利得調整回路（ＡＧＣ）の目標振幅値を、レジスタ設定によって可変とする目標振幅値設定手段をＧＣＣ２９に用いる。
【０１６８】
本実施例によれば、入力信号の分解能が低い場合、ＡＧＣの目標振幅値を小さくすることによって、信号処理回路の各部で信号が飽和するのを防止することができ、例えばインパルス状の雑音にも耐えうる。また、入力信号の分解能が高い場合は、逆にＡＧＣの目標振幅値を大きくすることによって、ＡＤＣ１９の量子化雑音、ＶＧＡ１７やＬＰＦ１８等が発生する回路雑音等が信号雑音に対する比率を小さくでき、装置性能（例えばＢＥＲ）を向上させることができる。
【０１６９】
本発明の他の実施例を図２３を用いて説明する。
【０１７０】
この例は、本発明を２チップ信号処理ＬＳＩとして磁気ディスク装置に適用したものである。
【０１７１】
全ての信号処理の構成要素を含む１チップのＬＳＩとして実現できるのが好ましいが、消費電力が大きい場合には２チップ以上に分割するのが好ましい。
【０１７２】
このような問題を解決するために、本実施例では、大別してアナログチップ３８−Ａとデジタルチップ３８−Ｄの２チップ構成のＬＳＩとし、デジタルチップ３８−Ｄの自動利得調整回路（ＡＧＣ）及び自動位相同期回路（ＰＬＬ）の各制御回路の出力を電流出力型のＡＤＡＣ３０及びＰＤＡＣ２７を介してピン出力し、アナログチップ３８−Ａの可変利得増幅回路（ＶＧＡ）１７と電圧制御発振回路（ＲＶＣＯ）２８に入力している。他にもアナログチップ３８−Ａには、ＶＧＡ１７，ＬＰＦ１８，ＡＤＣ１９，ＲＶＣＯ２８，ＷＶＣＯ１６，Ｐ／Ｈ６９，サーボ信号のグレイコードのコンパレータ（ＣＭＰ）７０等を含む。
【０１７３】
本実施例によれば、デジタルチップからＤＡＣの電流で出力することにより、自身のチップから混入しうる雑音の影響を小さくできると共に、数ビットのデジタル信号として出力する場合に比べてピン数も大幅に削減できる。また、アナログ的設計法、レイアウト法を必要とするＡＤＣ，ＲＶＣＯ，ＷＶＣＯはアナログチップに配置する方が、性能上あるいは回路規模や消費電力の観点から望ましい。もちろんこれらをデジタルチップに配置することも可能であり、その場合には、アナログ、デジタルチップ間の信号ピン数を更に削減できる。
【０１７４】
本実施例において、信号処理ＬＳＩと磁気ディスク装置の他の回路部分との信号インターフェイスに以下のような特徴がある。
【０１７５】
第１に、アナログ信号であるＲ／ＷＩＣからの再生信号や、記録電流、センス電流の設定信号、及びＰ／Ｈの出力信号はアナログＬＳＩに入出力となる。第２に、デジタル信号であるＨＤＣ，ＣＮＴとの間の信号はデジタル入出力となる。
【０１７６】
第３に、アナログＬＳＩとデジタルＬＳＩの間の信号は、ＡＤＣ後のデジタル信号、ＲＶＣＯ，ＶＧＡの制御信号であるＤＡＣ電流信号である。
【０１７７】
２チップ構成とすることにより、それぞれのチップで、プロセス設計法、製作法等を別々に選定することが可能になり、個々の性能アップ及び開発効率の向上が期待できる。例えば、アナログチップはアナログ特性として良好でかつ実績のあるバイポーラやＢｉＣＭＯＳプロセスで製作し、デジタルチップは低消費電力化が容易なＣＭＯＳプロセスで作成することが可能である。もちろん同一のプロセス、例えばＢｉＣＭＯＳ、あるいはＣＭＯＳプロセスで作成することも可能である。また、設計、製作法の一つとして、レイアウトに関して、アナログ部はマニュアルで、デジタル部は自動レイアウトでというようにそれぞれに最適な手法で実施することが可能である。また、消費電力が分散することによる低価格パッケージの使用、個々のチップサイズが小さくなることによる歩留まり向上、などによってＬＳＩチップとしての低コスト化が期待できる。さらには、それを用いた磁気ディスク装置の低コスト化が期待できる。なお、上記実施例では２チップの例を示したが、本発明はこれに限らず３チップ以上の構成としてもよい。
【０１７８】
尚、本発明は最尤復号やＰＲ４に限定されるものではなく、他の公知の振幅弁別方式を用いるものでもよい。ＥＰＲ，ＥＥＰＲといったパーシャルレスポンスの波形処理と最尤復号との組合せ、さらにトレリス符号化変調方式との組合せにも適用できる。
【０１７９】
【発明の効果】
高速転送対応の信号処理回路または磁気記録再生装置に、本発明による等化回路の係数補正回路や誤差検出回路等を適用することにより、回路や装置の各種パラメータの最適化が比較的容易に、しかも短時間に行える。このため、信号処理回路や磁気記録再生装置の高性能化はもちろん、調整時間の短縮の効果もあり、回路および装置コストの大幅な低減が期待できる。
【図面の簡単な説明】
【図１】  本発明を磁気ディスク装置に適用した実施例を示す図である。
【図２】  磁気ディスク装置の位相マージン測定結果を示す図である。
【図３】  磁気ディスク装置の位相マージン測定結果から最適記録電流を決定する方法を示す図である。
【図４】  本発明による識別回路入力信号のヒストグラムと誤差信号のヒストグラムである。
【図５】  記録電流による再生出力振幅と、振幅の差による誤差分布の違いを示す図である。
【図６】  孤立波形の極性の違いで振幅が異なる場合の信号処理回路への入力波形である。
【図７】  符号ビットの除去による信号変換を示す図である。
【図８】  本発明の実施例の等化回路と係数補正回路を示す図である。
【図９】  本発明の実施例の等化回路の代替例を示す図である。
【図１０】  本発明の実施例の等化回路の他の例を示す図である。
【図１１】  本発明の実施例の係数補正回路の詳細を示す図である。
【図１２】  本発明の実施例の係数補正回路の代替変形例を示す図である。
【図１３】  本発明の実施例の係数補正回路の他の例を示す図である。
【図１４】  本発明の実施例の係数補正回路の代替例を示す図である。
【図１５】  本発明の実施例の誤差検出回路を示す図である。
【図１６】  本発明の実施例の誤差検出回路の変形例を示す図である。
【図１７】  本発明の実施例の誤差検出回路の変形例を示す図である。
【図１８】  本発明の実施例の誤差検出回路の変形例を示す図である。
【図１９】  本発明の実施例の誤差検出回路の変形例を示す図である。
【図２０】  本発明の実施例の誤差検出回路の変形例を示す図である。
【図２１】  本発明の実施例のシンクバイト検出回路を示す図である。
【図２２】  本発明の実施例のシンクバイト検出回路を説明する図である。
【図２３】  本発明の他の実施例を示す図である。
【符号の説明】
１…ＨＤＡ，２…記録信号処理回路（ＷＳＰＣ），３…再生信号処理回路（ＲＳＰＣ），４…ＨＤＣ，５…サーボ信号処理回路（ＳＲＶＣ），６…装置コントローラ（ＣＮＴ），７…磁気ディスク装置（ＨＤＤ），８…ＭＲヘッド，９…ＩＮＤヘッド，１１…Ｒ／ＷＩＣ，１７…ＶＧＡ，１８…プログラマブルフィルタ（ＬＰＦ），１９…Ａ／Ｄ変換器（ＡＤＣ），２０…トランスバ−サル型フィルタ（ＴＲＥＱ），２２…ビタビ復号器（ＭＬ），２５…シンクバイト検出回路（ＳＹＮＣＤＥＴ），３１…係数補正回路（ＣＣＭＰ），３２…誤差検出回路（ＥＲＲＣ）。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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