(57)【特許請求の範囲】
【請求項１】
ｎビット幅の命令を実行するためのＣＰＵと、ディスプレイ上に文字情報を表示するための文字表示回路と、前記ＣＰＵの命令と前記文字表示回路のフォントデータがそれぞれの使用する空間に格納されたＲＯＭと、前記ＣＰＵまたは前記文字表示回路から前記ＲＯＭへのアクセスを制御するためのＲＯＭアクセス制御部とを備え、
前記ＣＰＵと前記ＲＯＭアクセス制御部がｎビット幅のデータバスで、また、前記ＲＯＭと前記ＲＯＭアクセス制御部が２ｎビット幅のＲＯＭ出力データ信号線でそれぞれ接続されており、
前記ＲＯＭアクセス制御部は、前記ＣＰＵと接続されたアドレスバスにアドレス信号として偶数アドレス値が供給された時、前記２ｎビット幅のＲＯＭ出力データ信号線を介して供給される信号のうち、前記偶数アドレス値に連続する奇数アドレス値に対応するｎビット分の信号を一時保持する保持手段と、
前記ＣＰＵにおける命令の分岐や割り込み等によって前記アドレスバスに供給されるアドレス信号の連続性が崩れる場合に出力されるＲＯＭアドレス分岐信号と、前記アドレスバスに供給されるアドレス信号が奇数アドレス値であるか偶数アドレス値であるかとに応じて、前記２ｎビット幅のＲＯＭ出力データ信号線を介して供給される信号のうち、前記アドレスバスに供給されるアドレス信号が偶数アドレス値である場合に対応するｎビット分の信号、前記アドレスバスに供給されるアドレス信号が奇数アドレス値である場合に対応するｎビット分の信号、または前記保持手段の出力信号のいずれかを選択して前記データバスに出力するＲＯＭデータ選択回路と、
前記ＲＯＭアドレス分岐信号が出力されず且つ前記アドレスバスに供給されるアドレス信号が奇数アドレス値であることを示すときに出力されるＯＳＤアクセス許可信号と、前記文字表示回路から前記ＲＯＭへのアクセス要求の有無を示すＲＯＭアクセス要求信号とに応じて、前記ＣＰＵから前記アドレスバスに供給されるアドレス信号と前記文字表示回路から供給されるアドレス信号のいずれかを選択して、前記ＲＯＭへＲＯＭアドレス信号として出力するＲＯＭアドレス選択回路とを備えていることを特徴とする文字表示回路内蔵マイクロコンピュータ。
【請求項２】
前記ＲＯＭアクセス制御部は、前記ＲＯＭアドレス分岐信号が出力されない場合において、前記アドレスバスに供給されるアドレス信号が奇数アドレス値であることを示すとき、前記保持手段の出力信号を前記データバスに出力することを特徴とする請求項１に記載の文字表示回路内蔵マイクロコンピュータ。
【請求項３】
前記ＲＯＭアクセス制御部は、前記ＲＯＭアドレス分岐信号が出力された場合において、前記アドレスバスに供給されるアドレス信号が奇数アドレス値であることを示すとき、前記２ｎビット幅のＲＯＭ出力データ信号線を介して供給される信号のうち、前記奇数アドレス値に対応するｎビット分の信号を前記データバスに出力することを特徴とする請求項１または２に記載の文字表示回路内蔵マイクロコンピュータ。
【請求項４】
前記ＲＯＭアクセス制御部は、前記ＲＯＭアドレス分岐信号に関らず、前記アドレスバスに供給されるアドレス信号が偶数アドレス値であることを示すとき、前記２ｎビット幅のＲＯＭ出力データ信号線を介して供給される信号のうち、前記偶数アドレス値に対応するｎビット分の信号を前記データバスに出力することを特徴とする請求項１〜３のいずれか１項に記載の文字表示回路内蔵マイクロコンピュータ。
【請求項５】
前記ＲＯＭアクセス制御部は、前記ＯＳＤアクセス許可信号が出力された場合において、前記ＲＯＭアクセス要求信号が出力されたとき、前記文字表示回路から供給されるアドレス信号を前記ＲＯＭアドレス信号として出力することを特徴とする請求項１に記載の文字表示回路内蔵マイクロコンピュータ。
【請求項６】
前記ＲＯＭアクセス制御部は、前記ＯＳＤアクセス許可信号が出力されない場合は、前記ＲＯＭアクセス要求信号に関らず、前記アドレスバスに供給されるアドレス信号を前記ＲＯＭアドレス信号として出力することを特徴とする請求項１または５に記載の文字表示回路内蔵マイクロコンピュータ。
【請求項７】
前記文字表示回路から供給されるアドレス信号が前記ＲＯＭアドレス信号として出力された場合に、前記文字表示回路は前記ＲＯＭからフォントデータを読み出すことを特徴とする請求項１、５または６のいずれか１項に記載の文字表示回路内蔵マイクロコンピュータ。
【請求項８】
前記ＲＯＭ上の、前記ＣＰＵの命令と前記文字表示回路のフォントデータがそれぞれ格納される空間の境界は、前記ＣＰＵからの命令プログラムによって任意に分割設定されることを特徴とする請求項１〜７のいずれか１項に記載の文字表示回路内蔵マイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディスプレイ上に文字情報を表示するための文字表示回路（以下、ＯＳＤ（Ｏｎ  Ｓｃｒｅｅｎ  Ｄｉｓｐｌａｙ）回路と称す）を内蔵するマイクロコンピュータに関するものである。
【０００２】
【従来の技術】
テレビやビデオデッキ等のＡＶ機器では、機器の操作性の向上や各種情報の表示のために、ブラウン管や液晶表示装置等のディスプレイ上にマイクロコンピュータのＯＳＤ機能を用いて文字情報の表示を行っている。
【０００３】
図５は、従来のＯＳＤ回路内蔵マイクロコンピュータの一例を示すブロック図である。図５において、１０１はＣＰＵ、１０２はＣＰＵ１０１の命令を格納するためのＲＯＭ、１０３はＣＰＵ１０１が使用するデータを格納するためのＲＡＭであり、それぞれデータバス１０８及びアドレスバス１０９に接続されている。
【０００４】
また、１０４は文字情報を表示するためのＯＳＤ回路であって、制御部１０５、文字のフォントデータを格納するＲＯＭ１０６及び表示文字情報を格納するＲＡＭ１０７で構成されており、制御部１０５およびＲＡＭ１０７はそれぞれデータバス１０８及びアドレスバス１０９に接続されている。
【０００５】
以上のように構成された従来のＯＳＤ回路内蔵マイクロコンピュータの動作について、以下に説明する。
【０００６】
ＣＰＵ１０１は、ＲＯＭ１０２に格納されている命令を順次読み出し、必要に応じてＲＡＭ１０３にデータの書き込み、もしくはデータの読み出しを行うことでプログラムされた命令を実行する。また、ＣＰＵ１０１の命令実行によりＯＳＤ回路１０４の制御部１０５を制御し、ＯＳＤ回路１０４を動作させる。
【０００７】
ＯＳＤ回路１０４は、
（１）ＣＰＵ１０１の命令実行により、表示させる文字のコードと、サイズや色等の属性データをＲＡＭ１０７の定められたアドレス位置に設定する。
（２）制御部１０５からＲＡＭ１０７にアドレス信号線１１０を介して、表示位置に対応する文字コードと属性データが格納されているアドレス値を出力する。
（３）このアドレス信号線１１０に出力されたＲＡＭ１０７のアドレス値に基づいて、Ｒ
ＡＭ１０７からデータが読み出され、文字コードはＲＯＭ１０６へ、属性データは制御部１０５へ、それぞれＲＡＭ出力データ信号線１１１を介して送出される。
（４）ＲＯＭ１０６では、ＲＡＭ１０７から送出された文字コードを基に文字のフォントデータが格納されているアドレス位置を算出してフォントデータを読み出し、ＲＯＭ出力データ信号線１１２を介して制御部１０５へ送出する。
（５）制御部１０５では、ＲＡＭ１０７から送出された属性データとＲＯＭ１０６から送出されたフォントデータを基に表示信号を生成し、表示信号線１１３を介してディスプレイ装置へ送出する。
の一連の動作でディスプレイ上に文字が表示される。
【０００８】
【発明が解決しようとする課題】
上記従来のＯＳＤ回路内蔵マイクロコンピュータでは、ＣＰＵ１０１の命令実行にはＲＯＭ１０２及びＲＡＭ１０３を用い、ＯＳＤ回路１０４による文字表示にはＲＯＭ１０６及びＲＡＭ１０７を用いて行うように構成されている。従って、ＯＳＤ回路１０４に必要なＲＯＭ１０６及びＲＡＭ１０７と、ＣＰＵ１０１に必要なＲＯＭ１０２及びＲＡＭ１０３をそれぞれ個別に揃える必要があるため、チップ面積が増大するという課題がある。また、ＡＶ機器のグレードやその仕向け地、および、要求されるＯＳＤ機能によって、ＣＰＵに必要なＲＯＭとＲＡＭ、およびＯＳＤ回路に必要なＲＯＭとＲＡＭの容量がそれぞれ異なるため、多様な仕様に応じて最適設計しようとすると膨大な品種展開をしなければならないという課題がある。
【０００９】
本発明は、上記のような従来の課題を解決するものであり、チップ面積の縮小化が図れ、かつ多様な仕様に対して容易に最適設計できるＯＳＤ回路内蔵マイクロコンピュータ及びそれを用いた表示装置を提供することを目的とする。
【００１０】
【課題を解決するための手段】
本発明に係るＯＳＤ回路内蔵マイクロコンピュータは、ｎビット幅の命令を実行するためのＣＰＵと、ディスプレイ上に文字情報を表示するための文字表示回路と、前記ＣＰＵの命令と前記文字表示回路のフォントデータがそれぞれの使用する空間に格納されたＲＯＭと、前記ＣＰＵまたは前記文字表示回路から前記ＲＯＭへのアクセスを制御するためのＲＯＭアクセス制御部とを備え、前記ＣＰＵと前記ＲＯＭアクセス制御部がｎビット幅のデータバスで、また、前記ＲＯＭと前記ＲＯＭアクセス制御部が２ｎビット幅のＲＯＭ出力データ信号線でそれぞれ接続されており、前記ＲＯＭアクセス制御部は、前記ＣＰＵと接続されたアドレスバスにアドレス信号として偶数アドレス値が供給された時、前記２ｎビット幅のＲＯＭ出力データ信号線を介して供給される信号のうち、前記偶数アドレス値に連続する奇数アドレス値に対応するｎビット分の信号を一時保持する保持手段と、前記ＣＰＵにおける命令の分岐や割り込み等によって前記アドレスバスに供給されるアドレス信号の連続性が崩れる場合に出力されるＲＯＭアドレス分岐信号と、前記アドレスバスに供給されるアドレス信号が奇数アドレス値であるか偶数アドレス値であるかとに応じて、前記２ｎビット幅のＲＯＭ出力データ信号線を介して供給される信号のうち、前記アドレスバスに供給されるアドレス信号が偶数アドレス値である場合に対応するｎビット分の信号、前記アドレスバスに供給されるアドレス信号が奇数アドレス値である場合に対応するｎビット分の信号、または前記保持手段の出力信号のいずれかを選択して前記データバスに出力するＲＯＭデータ選択回路と、前記ＲＯＭアドレス分岐信号が出力されず且つ前記アドレスバスに供給されるアドレス信号が奇数アドレス値であることを示すときに出力されるＯＳＤアクセス許可信号と、前記文字表示回路から前記ＲＯＭへのアクセス要求の有無を示すＲＯＭアクセス要求信号とに応じて、前記ＣＰＵから前記アドレスバスに供給されるアドレス信号と前記文字表示回路から供給されるアドレス信号のいずれかを選択して、前記ＲＯＭへＲＯＭアドレス信号として出力するＲＯＭアドレス選択回路とを備えていることを特徴とする。
【００１１】
この構成によれば、ＣＰＵとＲＯＭアクセス制御部がｎビット幅のデータバスで接続され、また、ＲＯＭとＲＯＭアクセス制御部が２ｎビット幅のＲＯＭ出力データ信号線で接続されているため、ＣＰＵからのｎビットの命令によってＲＯＭから２ｎビットのＲＯＭデータを読み出すことができる。すなわち、ＣＰＵからＲＯＭに出力されたＲＯＭの偶数アドレス値に基づきＲＯＭアクセス制御部を介してＲＯＭアクセスした場合、ＲＯＭからＲＯＭアクセス制御部にＲＯＭ出力データ信号線を介して偶数アドレス値および連続する次の奇数アドレス値に対応する２ｎビットのＲＯＭデータを読み出すことができる。この
読み出された２ｎビットのＲＯＭデータは、ＲＯＭアクセス制御部で選択され、偶数アドレス値に対応するｎビットのＲＯＭデータはＣＰＵにデータバスを介して転送され、奇数アドレス値に対応するｎビットのＲＯＭデータはＲＯＭアクセス制御部に一時保持される。これによって、ＣＰＵからＲＯＭアクセス制御部に偶数アドレス値に連続する奇数アドレス値が出力された場合、ＲＯＭアクセス制御部はＲＯＭへのアクセスは行わず、ＲＯＭアクセス制御部に一時保持している奇数アドレス値に対応するｎビットのＲＯＭデータをＣＰＵに転送することができる。従って、ＣＰＵからＲＯＭアクセス制御部に偶数アドレス値に連続する奇数アドレス値が出力された場合、ＣＰＵによるＲＯＭアクセス制御部からのＲＯＭアクセスは行われないため、この期間にＯＳＤ回路がＲＯＭアクセス制御部を介してＲＯＭへアクセスを行い、ＲＯＭからＯＳＤ回路にフォントデータを読み出すことができる。
【００１２】
上記のＯＳＤ回路内蔵マイクロコンピュータに、ＯＳＤ回路からＲＯＭアクセス制御部に対して、ＲＯＭへのアクセスを要求するＲＯＭアクセス要求信号を出力するためのＲＯＭアクセス信号線を設けることによって、ＣＰＵによるＲＯＭアクセス制御部からのＲＯＭアクセスがない期間に、ＯＳＤ回路からＲＯＭアクセス制御部にＲＯＭアクセス要求信号を出力することによって、ＲＯＭアクセス制御部がＯＳＤ回路からのアドレス信号線を選択し、このアドレス信号線からのアドレス値によりＲＯＭアクセスが行われ、フォントデータをＯＳＤ回路に読み出すことができる。
【００１３】
また、上記のＯＳＤ回路内蔵マイクロコンピュータに、ＣＰＵからＲＯＭアクセス制御部に対して、ＣＰＵの命令の分岐や割り込み等によりＲＯＭアドレスの連続性が崩れた旨を知らせるＲＯＭアドレス分岐信号を出力するためのＲＯＭアドレス分岐信号線を設けることによって、ＣＰＵから出力されるＲＯＭアドレスの連続性が崩れても対応することができる。すなわち、ＲＯＭアドレスの連続性が崩れた場合、ＲＯＭアドレス分岐信号が出力され、分岐時点のＣＰＵからのＲＯＭアドレスが偶数アドレス値または奇数アドレス値にかかわらずＲＯＭへのアクセスを行い、入力されたＲＯＭアドレスに基づく２ｎビットのＲＯＭデータをＲＯＭアクセス制御部に読み出し、入力ＲＯＭアドレスに対応するｎビットのＲＯＭデータを直接ＣＰＵに転送すると共に、入力ＲＯＭアドレスが偶数アドレス値の場合には、偶数アドレス値に対応するｎビットのＲＯＭデータと同時に連続する次の奇数アドレス値に対応するｎビットのＲＯＭデータを読み出してＲＯＭアクセス制御部に一時保持することができる。
【００１４】
さらに上記のＯＳＤ回路内蔵マイクロコンピュータにおいて、ＲＯＭアクセス制御部が、ｎビットのＲＯＭデータを保持するための保持手段と、ｎビット幅の３入力データを入力とするＲＯＭデータ選択回路と、ＲＯＭデータ選択回路の３入力データの中からＣＰＵへ出力する１入力データを選択するためのＲＯＭデータ選択制御回路とを備え、ＣＰＵからＲＯＭへのアクセスの際、ＣＰＵからの偶数アドレス値に対応するｎビットのＲＯＭデータと偶数アドレス値に連続する奇数アドレス値に対応するｎビットのＲＯＭデータとからなる２ｎビットのＲＯＭデータをＲＯＭから読み出し、ＲＯＭデータ選択回路が、偶数アドレス値に対応するｎビットのＲＯＭデータを第１の入力とし、奇数アドレス値に対応するｎビットのＲＯＭデータを第２の入力とし、奇数アドレス値に対応するｎビットのＲＯＭデータを入力とする保持手段からの出力を第３の入力とすることを特徴とする。
【００１５】
【発明の実施の形態】
以下本発明の実施の形態について、図面を参照しながら説明する。
【００１６】
（実施の形態１）
図１は、本実施の形態１のＯＳＤ回路内蔵マイクロコンピュータの構成を示すブロック図である。図１において、１はＣＰＵ、２はＲＯＭ、３はＲＡＭ、４はＯＳＤ回路であり、それぞれのデータバス６及びアドレスバス７に接続されている。ＯＳＤ回路４は制御部５を備えており、制御部５で生成された表示信号は表示信号線８を介してディスプレイ装置に送出される。９はＣＰＵ１がＲＯＭ２又はＲＡＭ３を使用しない場合にバスを開放した旨を知らせるバス開放信号線、１０はＯＳＤ回路４がＣＰＵ１に対してバスの開放を要求するバス開放要求信号線である。
【００１７】
以上のように構成された実施の形態１のＯＳＤ回路内蔵マイクロコンピュータについて、その一動作例を以下に説明する。
【００１８】
まず、ＣＰＵ１とＯＳＤ回路４がそれぞれ使用するためのＲＯＭ２及びＲＡＭ３の空間（容量）をＣＰＵからの命令プログラムによって任意に分割設定する。例えば、表示したい文字の種類が多い場合には、ＲＯＭ２におけるＯＳＤ回路４用の空間を多く設定することによって多くのフォントデータの格納が可能となり、残りの空間がＣＰＵ１用の命令を格納するための領域となる。逆に、表示したい文字の種類が少ない場合には、ＲＯＭ２におけるＯＳＤ回路４用の空間を少なくすることができるため、ＣＰＵ１用の命令を格納するための空間を多く取ることが可能となる。また、一画面に同時に表示する文字数が多い場合には、ＲＡＭ３におけるＯＳＤ回路４用の空間を多く設定することによって多くの表示情報を格納することができ、残りの空間がＣＰＵ１のデータを格納するための領域となる。逆に、同時表示する文字数が少ない場合には、ＯＳＤ回路４用の表示情報を格納するための空間を少なくすることができるので、ＣＰＵ１が使用するための空間を多く取ることが可能となる。
【００１９】
このようにＲＯＭ２及びＲＡＭ３は、命令プログラムによって、あらかじめＣＰＵ１が使用する空間とＯＳＤ回路４が使用する空間が設定される。このＲＯＭ２においては、ＣＰＵ１が使用する空間には命令が格納され、ＯＳＤ回路４が使用する空間にはフォントデータが格納される。また、ＲＡＭ３においては、ＣＰＵ１が使用する空間には必要に応じてデータの格納やスタック領域等に使用され、ＯＳＤ回路４が使用する空間には表示する文字のキャラクタコードや属性データ等の表示情報が格納される。
【００２０】
ＣＰＵ１は、データバス６とアドレスバス７を介してＲＯＭ２に格納された命令を順次読み出し、必要に応じてＲＡＭ３のデータを使用しながらプログラムされた命令を実行する。また、ディスプレイに文字を表示する場合、ＣＰＵ１の命令実行により、ＯＳＤ回路４の制御部５を制御し、ＯＳＤ回路４を動作させる。
【００２１】
ＯＳＤ回路４は、
（１）ＣＰＵ１の命令実行により、表示させる文字のコードと、サイズや色等の属性データをＲＡＭ３の定められたアドレス位置に設定する。
（２）ＣＰＵ１が命令実行においてＲＡＭ３をアクセスしない場合には、データバス６及びアドレスバス７を開放し、その旨をバス開放信号線９を介してＯＳＤ回路４に知らせる。
（３）ＣＰＵ１がＲＡＭ３をアクセスしていないバス開放期間に、制御部５からアドレスバス７に表示位置に対応する文字コードと属性データが格納されているＲＡＭ３のアドレス値を出力する。
（４）このアドレスバス７に出力されたＲＡＭ３のアドレス値に基づいて、ＲＡＭ３からデータが読み出され、データバス６を介して文字コードと属性データがＯＳＤ回路４の制御部５に送出される。
（５）ＣＰＵ１が命令実行においてＲＯＭ２をアクセスしない場合には、データバス６及びアドレスバス７を開放し、その旨をバス開放信号線９を介してＯＳＤ回路４に知らせる。
（６）ＣＰＵ１がＲＯＭ２をアクセスしていないバス開放期間に、制御部５がＲＡＭ３から送出された文字コードを基に算出した文字のフォントデータが格納されているＲＯＭ２のアドレス値をアドレスバス７に出力する。
（７）このアドレスバス７に出力されたＲＯＭ２のアドレス値に基づいて、ＲＯＭ２からフォントデータが読み出され、データバス６を介して制御部５へ送出される。
（８）制御部５では、ＲＡＭ３から送出された属性データとＲＯＭ２から送出されたフォントデータを基に表示信号を生成し、表示信号線８を介してディスプレイ装置へ送出する。
【００２２】
以上の一連の動作でディスプレイ上に文字が表示される。
【００２３】
また、ディスプレイ装置では、その走査にしたがって決められた時間内に必要な表示信号を送出する必要があるが、ＯＳＤ回路４がこの時間内にＲＡＭ３からの属性データとＲ
ＯＭからのフォントデータを読み出すことができなければ、正しい表示信号を生成することができず、異なる文字コード、大きさ、色等の誤った表示を行ってしまう等の表示動作の異常を起こしてしまう。このような異常を防止するために、ＯＳＤ回路４が文字表示するために必要な時間内にＣＰＵ１がバスを開放しない場合には、ＯＳＤ回路４はＣＰＵ１に対してバス開放要求信号線１０を介してバスの開放を要求する。ＣＰＵ１は、このバス開放要求があれば一時的に命令実行を停止してバスを開放し、バス開放信号線９を介してＯＳＤ回路４にバス開放信号を出力すると共にバスの使用権をＯＳＤ回路４に引き渡す。ＯＳＤ回路４では、ＣＰＵ１からのバス開放信号を確認すると、必要に応じてＲＯＭ２又はＲＡＭ３のアクセスを行うことにより、表示動作が異常になることを防ぐことができる。
【００２４】
（実施の形態２）
図２は、本実施の形態２のＯＳＤ回路内蔵マイクロコンピュータの構成を示すブロック図である。図２において、１はＣＰＵ、２はＲＯＭ、３はＲＡＭ、４はＯＳＤ回路であり、ＲＯＭ２はデータバス１２及びアドレスバス１３とで、ＲＡＭ３はデータバス１４及びアドレスバス１５とでそれぞれＣＰＵ１及びＯＳＤ回路４と接続されている。また、１１はバススイッチで、データバス１２と１４との間、および、アドレスバス１３と１５との間に接続されている。上記以外の構成は図１に示す実施の形態１と同じである。
【００２５】
以上のように構成された実施の形態２のＯＳＤ回路内蔵マイクロコンピュータについて、その一動作例を以下に説明する。
【００２６】
実施の形態１と同様にＲＯＭ２及びＲＡＭ３は、命令プログラムによって、あらかじめＣＰＵ１が使用する空間とＯＳＤ回路４が使用する空間が設定され、ＲＯＭ２のＣＰＵ１が使用する空間には命令が格納され、ＯＳＤ回路４が使用する空間にはフォントデータが格納される。また、ＲＡＭ３のＣＰＵ１が使用する空間には必要に応じてデータの格納やスタック領域等に使用され、ＯＳＤ回路４が使用する空間には表示する文字のキャラクタコードや属性データ等の表示情報が格納される。
【００２７】
ＣＰＵ１は、データバス１２とアドレスバス１３を介してＲＯＭ２に格納された命令を順次読み出す。また必要に応じてデータバス１４とアドレスバス１５を介してＲＡＭ３のデータを使用しながらプログラムされた命令を実行する。また、文字表示する場合、ＣＰＵ１の命令実行によりＯＳＤ回路４の制御部５を制御し、ＯＳＤ回路４を動作させる。
【００２８】
ＯＳＤ回路４は、
（１）ＣＰＵ１の命令実行により、表示させる文字のコードと、サイズや色等の属性データをＲＡＭ３の定められたアドレス位置に設定する。
（２）ＣＰＵ１が命令実行においてＲＡＭ３をアクセスしない場合には、データバス１４及びアドレスバス１５を開放し、その旨をバス開放信号線９を介してＯＳＤ回路４に知らせる。
（３）ＣＰＵ１がＲＡＭ３をアクセスしていないバス開放期間に、制御部５からアドレスバス１５に表示位置に対応する文字コードと属性データが格納されているＲＡＭ３のアドレス値を出力する。
（４）このアドレスバス１５に出力されたＲＡＭ３のアドレス値に基づいて、ＲＡＭ３からデータが読み出され、データバス１４を介して文字コードと属性データがＯＳＤ回路４の制御部５に送出される。
（５）ＣＰＵ１が命令実行においてＲＯＭ２をアクセスしない場合は、データバス１２及びアドレスバス１３を開放し、その旨をバス開放信号線９を介してＯＳＤ回路４に知らせる。
（６）ＣＰＵ１がＲＯＭ２をアクセスしていないバス開放期間に、制御部５がＲＡＭ３から送出された文字コードを基に算出した文字のフォントデータが格納されているＲＯＭ２のアドレス値をアドレスバス１３に出力する。
（７）このアドレスバス１３に出力されたＲＯＭ２のアドレス値に基づいて、ＲＯＭ２からフォントデータが読み出され、データバス１２を介して制御部５へ送出される。
（８）制御部５では、ＲＡＭ３から送出された属性データとＲＯＭ２から送出されたフォ
ントデータを基に表示信号を生成し、表示信号線８を介してディスプレイ装置へ送出する。
【００２９】
また、ＯＳＤ回路４が文字表示するために必要な時間内に、ＣＰＵ１がデータバス１２とアドレスバス１３、又は、データバス１４とアドレスバス１５を開放しない場合には、ＯＳＤ回路４はＣＰＵ１に対しバス開放要求信号線１０を介して使用したいバス側（１２と１３、又は、１４と１５）を開放するように要求する。ＣＰＵ１は、ＯＳＤ回路４からバス開放要求があると開放要求のあったバス側の使用を停止し、バス開放信号をバス開放信号線９を介してＯＳＤ回路４に出力すると共に、バスの使用権をＯＳＤ回路４に引き渡す。これによって、ＯＳＤ回路４は、文字表示するために必要な時間内にＲＯＭ２又はＲＡＭ３のアクセスを行うことが可能となるため、表示動作が異常になることを防ぐことができる。なお、上述の説明では、ＯＳＤ回路４からＣＰＵ１にバス開放要求があった場合、要求されたバス側だけを開放したが、両方のバスを開放しても良い。
【００３０】
以上の如く実施の形態２では、ＲＯＭ２とＲＡＭ３が独立した別のバス（１２と１３又は１４と１５）を介して接続されている為、ＣＰＵ１とＯＳＤ回路４とが同時に異なるバスを介してＲＯＭ２またはＲＡＭ３を使用することが可能である。
【００３１】
たとえば、
（１）ＣＰＵ１がＲＯＭ２とＲＡＭ３を使用
（２）ＣＰＵ１がＲＯＭ２を、ＯＳＤ回路４がＲＡＭ３を使用
（３）ＯＳＤ回路４がＲＯＭ２を、ＣＰＵ１がＲＡＭ３を使用
（４）ＯＳＤ回路４がＲＯＭ２とＲＡＭ３を使用
の組み合わせを取ることが可能となる。すなわち、ＣＰＵ１がＲＯＭ２又はＲＡＭ３の一方のバスしか使用していない場合、使用していない他方のバス側を開放することによって、ＣＰＵ１を停止することなくＯＳＤ回路４がＲＯＭ２又はＲＡＭ３をアクセスすることが可能となる。従って、ＯＳＤ回路４によって文字表示する際、ＣＰＵ１へのバス開放要求を必要最小限に低減することができるため、ＣＰＵ１の命令実行に対する影響を低減することができる。
【００３２】
（実施の形態３）
図３は、本実施の形態３のＯＳＤ回路内蔵マイクロコンピュータのＲＯＭ側のアクセス部のブロック図である。図３において、１はＣＰＵ、２はＲＯＭ、４はＯＳＤ回路、５は制御部、１６はＲＯＭアクセス制御部である。また、８は表示信号線、１７は２ｎビット幅のＲＯＭ出力データ信号線、１８はＲＯＭ２へ入力されるＲＯＭアドレス信号線、１９はｎビット幅のデータバス、２０はアドレスバス、２１はＯＳＤ回路４より出力されるアドレス信号線、２２はＲＯＭアドレス分岐信号線、２３はＲＯＭアクセス要求信号線である。
【００３３】
上記ＲＯＭアクセス制御部１６の一実施の形態のブロック図を図４に示す。図４において、１６ａはＲＯＭデータ選択回路、１６ｂはＲＯＭアドレス選択回路、１６ｃはラッチ回路、１６ｄはＲＯＭデータ選択回路１６ａの選択制御回路、１６ｅはＲＯＭアドレス選択回路１６ｂの選択制御回路である。
【００３４】
ＣＰＵ１の命令フェッチはｎビットで行われるが、本実施の形態ではＲＯＭ２のアクセスはＣＰＵ１の命令フェッチ幅の２倍の２ｎビットで行う構成を取っている。従って、データバス１９のバス幅はｎビットであるが、ＲＯＭ出力データ信号線１７のビット幅は２ｎビットである。
【００３５】
以上のように構成された実施の形態３のＯＳＤ回路内蔵マイクロコンピュータについて、その一動作例を以下に説明する。
【００３６】
ＣＰＵ１は、通常偶数アドレスの命令のフェッチを行う時に、同時にＲＯＭ２に対して次の奇数アドレスの命令の読み出しを行い、読み出した奇数アドレスのデータは一時ＲＯＭアクセス制御部１６に保持し、次にＣＰＵ１が奇数アドレスの命令のフェッチを行う時に保持した命令をＣＰＵ１に供給することによって、ＲＯＭ２へのアクセスは行わないようにする。但し、命令の分岐等が発生しアドレスの連続性が崩れた場合には奇数アドレスであったとしてもＲＯＭ２のアクセスを行う。
【００３７】
従って、ＲＯＭ２のアクセスには以下のような場合がある。
（１）ＣＰＵ１が偶数アドレスをアクセスする場合
この場合、図４のＲＯＭアドレス選択回路１６ｂは、アドレスバス２０側を選択し、ＣＰＵ１から出力されたアドレス値がそのままＲＯＭアドレス信号線１８を介してＲＯＭ２に入力される。ＲＯＭ２から読み出された２ｎビットの命令コードは、ＲＯＭ出力データ信号線１７を介してＲＯＭアクセス制御部１６に転送される。ＲＯＭアクセス制御部１６では、図４のＲＯＭデータ選択回路１６ａにおいてＲＯＭ出力データ信号線の下位ｎビット線１７ａが選択され、そのままＲＯＭ２から読み出された命令コードをＣＰＵ１へ転送する。また同時に、ＲＯＭ２から読み出された命令コードの上位ｎビットは、ＲＯＭ出力データ信号線１７ｂを介してラッチ回路１６ｃで一時保持される。
（２）ＣＰＵ１が直前にアクセスした偶数アドレスに連続する奇数アドレスをアクセスする場合
この場合には、ＯＳＤ回路４からＲＯＭアクセス制御部１６にＲＯＭアクセス要求信号線２３を介してＲＯＭアクセス要求信号が出力されると、図４のＲＯＭアドレス選択回路１６ｂは、ＯＳＤ回路４からのアドレス信号線２１側を選択し、ＲＯＭアドレス信号線１８を介してＲＯＭ２にフォントデータが格納されるアドレス値が入力される。このアドレス値に基づいて、ＲＯＭ２からフォントデータが読み出され、ＲＯＭ出力データ信号線１７を介してＯＳＤ回路４の制御部５に転送される。一方ＲＯＭデータ選択回路１６ａは、ＲＯＭ出力データの上位ｎビットを一時保持したラッチ回路１６ｃに接続された出力信号線１７ｃを選択し、ラッチ回路１６ｃに保持された命令コードをＣＰＵ１へ転送する。
【００３８】
なお、ＯＳＤ回路４からＲＯＭアクセス要求信号が出力されていない場合は、ＲＯＭ２へのアクセスが不要な場合であるため、ＲＯＭアドレス選択回路１６ｂはアドレスバス２０またはアドレス信号線２１のどちら側を選択していてもかまわない。
（３）ＣＰＵ１が直前にアクセスした偶数アドレスに連続しない奇数アドレスをアクセスする場合
この場合は、命令の分岐や割り込み等によりＲＯＭアドレスの連続性が崩れた場合に相当し、図４のＲＯＭアドレス選択回路１６ｂはアドレスバス２０側を選択し、ＣＰＵ１から出力されたアドレス値がそのままＲＯＭアドレス信号線１８を介してＲＯＭ２に入力される。ＲＯＭ２から読み出された２ｎビットの命令コードは、ＲＯＭ出力データ信号線１７を介してＲＯＭアクセス制御部１６に転送される。ＲＯＭアクセス制御部１６では、図４のＲＯＭデータ選択回路１６ａにおいてＲＯＭ出力データ信号線の上位ｎビット線１７ｂが選択され、そのままＲＯＭ２から読み出された命令コードをＣＰＵ１へ転送する。
【００３９】
以上３つの場合において、ＲＯＭデータ選択回路１６ａ及びＲＯＭアドレス選択回路１６ｂの選択信号線２５ａ及び２５ｂを生成する回路が、ＲＯＭデータ選択制御回路１６ｄ及びＲＯＭアドレス選択制御回路１６ｅである。
【００４０】
ＲＯＭデータ選択制御回路１６ｄは、ＣＰＵ１から出力されるＲＯＭアドレス分岐信号線２２とアドレスバス２０の最下位ビット線（ＬＳＢ）２０ａにより制御される。このＲＯＭアドレス分岐信号線２２は、命令の分岐や割り込み等によりＲＯＭアドレスの連続性が崩れる場合に出力される。
【００４１】
通常、アドレスバスの最下位ビット線２０ａが偶数アドレス（一般的には“０”）を示す場合は、ＲＯＭ出力データ信号線の下位ｎビット線１７ａが選択される。また、ＲＯＭアドレス分岐信号線２２が出力されず、アドレスバスの最下位ビット線２０ａが奇数アドレス（一般的には“１”）を示す場合は、ラッチ回路１６ｃに接続されている出力信号線１７ｃを選択する。ＲＯＭアドレス分岐信号線２２が出力された場合は、アドレスバスの最下位ビット線２０ａが奇数アドレスを示す場合であってもＲＯＭ出力データ信号線の上位ｎビット線１７ｂが選択される。
【００４２】
また、ＲＯＭデータ選択回路１６ａがラッチ回路１６ｃからの出力信号線１７ｃを選択している場合は、ＲＯＭデータ選択制御回路１６ｄよりＯＳＤ回路４がＲＯＭアクセス可能であることを示す信号をＯＳＤアクセス許可信号線２４に出力する。
【００４３】
ＲＯＭアドレス選択制御回路１６ｅは、ＯＳＤ回路４から出力されるＲＯＭアクセス要
求信号線２３とＲＯＭデータ選択制御回路１６ｄから出力されるＯＳＤアクセス許可信号線２４により制御される。通常ＲＯＭアドレス選択回路１６ｂは、アドレスバス２０側を選択している。ＯＳＤアクセス許可信号線２４とＲＯＭアクセス要求信号線２３が出力された場合に、ＲＯＭアドレス選択回路１６ｂはＯＳＤ回路４から出力されるアドレス信号線２１側を選択する。
【００４４】
なお、上記実施の形態３では、ＲＯＭ出力信号線の下位ｎビットに偶数アドレスのデータが、上位ｎビットに奇数アドレスのデータが出力される場合について説明したが、上位ｎビットに偶数アドレスのデータが、下位ｎビットに奇数アドレスのデータが出力される場合についても同様であることは言うまでもない。
【００４５】
一般的にプログラムでは命令をフェッチするためのアドレス値は、特殊な場合を除いて連続性が保たれる。従って通常はＣＰＵとＯＳＤ回路が交互にＲＯＭをアクセスする事になる。このＲＯＭアクセスのタイミング図を図６および図７に示す。簡単化のためにＣＰＵがフェッチする命令のビット幅を８ビットとする。
【００４６】
図７は、従来のマイクロコンピュータのＲＯＭアクセスのタイミング図であり、アドレスの連続性が保たれている場合を示す。アドレスは順次２ｎ番地、２ｎ＋１番地、２ｎ＋２番地、・・・と偶数番地と奇数番地が交互にアクセスされ、ＲＯＭからは８ビットの命令コードが読み出される。従って、この場合はＯＳＤ回路がＲＯＭをアクセスする余裕が無いことが分かる。
【００４７】
図６（ａ）〜（ｃ）は、本発明におけるＲＯＭアクセスのタイミング図である。
【００４８】
まず図６（ａ）は、アドレスの連続性が保たれている場合を示す。従来のマイクロコンピュータとは異なり、ＣＰＵの命令フェッチビット幅の２倍である１６ビットでＲＯＭアクセスが行われる。ＣＰＵが偶数アドレスをアクセスする時（２ｎ番地、２ｎ＋２番地、・・・）に、次の奇数アドレス（２ｎ＋１番地、２ｎ＋３番地、・・・）の命令も同時に読み出し、ＣＰＵが本来奇数番地をアクセスするタイミングでＯＳＤ回路がＲＯＭのアクセスを行っている（２ｋ番地、２ｋ＋２番地、・・・）。この場合は、ＣＰＵとＯＳＤ回路が交互にＲＯＭアクセスを行っているが、ＣＰＵ側から見れば、同一期間内に読み出される命令のビット数は従来のマイクロコンピュータと同一になり、ＣＰＵの動作に影響が無いことが分かる。
【００４９】
図６（ｂ）は、命令の分岐等によりアドレスの連続性が崩れた第１の場合のタイミング図であり、ＣＰＵからのアドレスが２ｎ＋２番地から奇数番地である２ｍ＋１番地に移った場合である。ＣＰＵが２ｎ番地、２ｎ＋２番地と連続性を保っている間は図６（ａ）と同様に交互にＯＳＤ回路のアクセスが行われるが、２ｎ＋２番地から２ｍ＋１番地に分岐した時には奇数番地ではあるがＣＰＵ側のＲＯＭアクセスが優先され、２ｍ＋１番地の命令がＣＰＵへ転送される。次のタイミングは偶数番地の２ｍ＋２番地でありＣＰＵ側の命令が１６ビット同時に読み出され、以降アドレスの連続性が保たれる期間は図６（ａ）のタイミングでＣＰＵとＯＳＤ回路が交互にＲＯＭアクセスを行う。
【００５０】
図６（ｃ）は命令の分岐等によりアドレスの連続性が崩れた第２の場合のタイミング図であり、ＣＰＵからのアドレスが２ｎ＋２番地から偶数番地である２ｍ＋２番地に移った場合である。ＣＰＵが２ｎ番地、２ｎ＋２番地と連続性を保っている間は図６（ａ）と同様に交互にＯＳＤ回路のアクセスが行われるが、２ｎ＋２番地から２ｍ＋２番地に分岐した時には、分岐先が偶数番地である為、連続してＣＰＵ側がＲＯＭアクセスを行う。この場合次の奇数アドレス（２ｍ＋３番地）の命令を同時に読み出している為、以降アドレスの連続性が保たれる期間は図６（ａ）のタイミングでＣＰＵとＯＳＤ回路が交互にＲＯＭアクセスを行う。
【００５１】
従って本発明によると、マイクロコンピュータの特性により特殊な場合を除いて命令フェッチのアドレスの連続性が保たれるため、ＣＰＵとＯＳＤ回路が交互にＲＯＭアクセスを行う事ができるようになり、ＣＰＵの動作に影響を与えることなく同一のＲＯＭをＣＰＵとＯＳＤ回路で使用する事が可能となる。
【００５２】
すなわちＣＰＵとＯＳＤ回路が同一のＲＡＭ及びＲＯＭを使用できるようになる為、それぞれが使用するＲＯＭ及びＲＡＭの容量分割の自由度が高まり、例えば表示するために
必要な文字の種類が多い仕向け地の機器にはフォントデータを格納する為の領域を大きく取る事ができたり、逆にフォントデータが少なくても良い様な仕向け地の機器には逆にプログラム領域を大きく取ることで新たな仕様が実現できる様になるなど、有限な資源であるＲＯＭやＲＡＭを無駄なく使用することが可能になる。
【００５３】
【発明の効果】
以上のように本発明によれば、ＣＰＵとＯＳＤ回路が同一のＲＯＭおよびＲＡＭを排他的に使用し、且つＲＯＭおよびＲＡＭにおけるＣＰＵとＯＳＤ回路がそれぞれ使用する空間を任意に分割設定することができるため、チップ面積の縮小化が図れ、かつ少ない品種展開で容易に多様な仕様に応じた最適設計のＯＳＤ回路内蔵マイクロコンピュータを提供することができる。
【図面の簡単な説明】
【図１】  本発明の実施の形態１に係るＯＳＤ回路内蔵マイクロコンピュータの構成を示すブロック図
【図２】  本発明の実施の形態２に係るＯＳＤ回路内蔵マイクロコンピュータの構成を示すブロック図
【図３】  本発明の実施の形態３に係るＯＳＤ回路内蔵マイクロコンピュータの構成を示すブロック図
【図４】  本発明の実施の形態３に係る図３のＲＯＭアクセス制御部の構成を示すブロック図
【図５】  従来のＯＳＤ回路内蔵マイクロコンピュータの構成を示すブロック図
【図６】  本発明に係るＯＳＤ回路内蔵マイクロコンピュータのＲＯＭアクセスを示すタイミング図
【図７】  従来のＯＳＤ回路内蔵マイクロコンピュータのＲＯＭアクセスを示すタイミング図
【符号の説明】
１  ＣＰＵ
２  ＲＯＭ
３  ＲＡＭ
４  ＯＳＤ回路
５  ＯＳＤ回路の制御部
６，１２，１４，１９  データバス
７，１３，１５，２０  アドレスバス
８  表示信号線
９  バス開放信号線
１０  バス開放要求信号線
１１  バススイッチ
１６  ＲＯＭアクセス制御部
１６ａ  ＲＯＭデータ選択回路
１６ｂ  ＲＯＭアドレス選択回路
１６ｃ  ラッチ回路
１６ｄ  ＲＯＭデータ選択制御回路
１６ｅ  ＲＯＭアドレス選択制御回路
１７  ＲＯＭ出力データ信号線
１７ａ  ＲＯＭ出力データ信号線（下位ｎビット）
１７ｂ  ＲＯＭ出力データ信号線（上位ｎビット）
１７ｃ  ラッチ回路の出力信号線
１８  ＲＯＭアドレス信号線
２１  アドレス信号線
２２  ＲＯＭアドレス分岐信号線
２３  ＲＯＭアクセス要求信号線
２４  ＯＳＤアクセス許可信号線
２５ａ，２５ｂ  選択信号線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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