(57)【特許請求の範囲】
【請求項１】
基板上に単一層からなる金属膜を成膜する金属膜形成工程と、この金属膜上にネガ型のフォトレジストを用いてレジストパターンを形成するレジストパターン形成工程と、前記金属膜を等方性エッチングを用いて食刻することにより、該金属膜における前記レジストパターンとの界面にアンダーカット状のトリガ部を形成するトリガ形成工程と、前記金属膜を異方性エッチングを用いてさらに食刻することにより、前記トリガ部を深さ方向に対して界面方向に大きく進行させる界面エッチング工程と、前記金属膜を等方性エッチングを用いて最終深さまで食刻することにより、前記トリガ部を深さ方向と界面方向に同量ずつ進行させてテーパ部を形成する主エッチング工程とを、これらの順序で行った後に前記レジストパターンを剥離することにより、前記基板上に端面がテーパ加工された導体パターンを形成することを特徴とする導体パターンの形成方法。
【請求項２】
請求項１に記載の方法によって形成された導体パターンが下部電極であり、この下部電極上にその端面のテーパを含んで誘電体層を形成した後、この誘電体層上に上部電極を形成したことを特徴とする薄膜キャパシタ素子の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、基板上に成膜された金属膜をエッチングして所望形状の導体パターンを得る導体パターンの形成方法、および、このような導体パターンを有する薄膜キャパシタ素子の製造方法に係り、特に、導体パターンの端面にテーパを形成するためのテーパ加工方法に関する。
【０００２】
【従来の技術】
近年、集積回路技術の発達に伴って電子回路がますます小型化されており、基板上にキャパシタやインダクタ等の回路素子を薄膜で形成した小型の電子回路基板が開発されている。このような電子回路基板において、基板上には各回路素子の電極部等を構成する導体パターンが形成されおり、通常、この導体パターンは基板上に成膜された金属膜を所望形状にエッチングして形成されるようになっている。
【０００３】
以下、このような導体パターンの形成方法を薄膜キャパシタ素子を例にとって説明すると、図４は従来より知られている薄膜キャパシタ素子の平面図、図５は図４のＡ−Ａ線に沿う断面図である。これらの図に示すように、従来の薄膜キャパシタ素子は、基板１０上に薄膜形成された下部電極１１と誘電体層１２および上部電極１３の積層構造からなり、キャパシタの容量値は下部電極１１と上部電極１３の重なった範囲で規定される。基板１０には一般的にアルミナ基板が用いられており、下部電極１１は基板１０上にＡｌやＣｕ等の金属膜をスパッタ法やメッキ法により成膜し、これを所望のパターン形状にエッチングすることによって形成される。誘電体層１２は下部電極１１と基板１０上にＳｉＯ２等をスパッタ法やＣＶＤ法により成膜し、これを所望のパターン形状にエッチングしたものであり、パターニング後の誘電体層１２は下部電極１１の表面と側面を通って基板１０上まで延びている。上部電極１３は誘電体層１２と基板１０上にＡｌやＣｕ等の金属膜をスパッタ法やメッキ法により成膜し、これを所望のパターン形状にエッチングしたものであり、パターニング後の上部電極１３は誘電体層１２の表面と側面を通って基板１０上に延びている。
【０００４】
このように構成された薄膜キャパシタ素子において、下部電極１１と上部電極１３の膜厚を厚くするほどＱ値が高い良好な薄膜キャパシタ素子を得ることができるため、一般的に下部電極１１と上部電極１３の膜厚は数ｎｍ〜１０μｍ程度の範囲に設定されている。また、誘電体層１２の膜厚を薄くするほど単位面積当りの容量値が高くなり、薄膜キャパシタ素子の素子形状を小さくすることができるため、一般的に誘電体層１２の膜厚は１０ｎｍ〜１μｍ以下の範囲に設定されている。
【０００５】
【発明が解決しようとする課題】
前述したように、この種の薄膜キャパシタ素子にあっては、高Ｑ値化を目的として下部電極１１の膜厚が比較的厚く（例えば２μｍ）形成され、また、素子形状の小型化を目的として誘電体層１２の膜厚が比較的薄く（例えば０．３μｍ）形成されているため、図５のＰ部に示すように、下部電極１１の角部（エッジ）付近において誘電体層１２の膜厚が極端に薄くなりやすくなる。これは、エッチングによって下部電極１１の角部に大きな段差が生じ、この段差部分で誘電体層１２のカバレッジが悪くなるためであり、特に誘電体層１２をスパッタ法によって形成した場合に顕著となる。その結果、当該部分において下部電極１１と上部電極１３間がショートしてしまい、薄膜キャパシタ素子として機能させることができなくなるという問題があった。
【０００６】
本発明は、このような従来技術の実情に鑑みてなされたもので、その目的は、金属膜をエッチングして導体パターンの端面に所望角度のテーパを付けられる方法、および、上下電極間のショートを防止することのできる薄膜キャパシタ素子を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するために、本発明による導体パターンの形成方法では、基板上に単一層からなる金属膜を成膜する金属膜形成工程と、この金属膜上にネガ型のフォトレジストを用いてレジストパターンを形成するレジストパターン形成工程と、前記金属膜を等方性エッチングを用いて食刻することにより、該金属膜における前記レジストパターンとの界面にアンダーカット状のトリガ部を形成するトリガ形成工程と、前記金属膜を異方性エッチングを用いてさらに食刻することにより、前記トリガ部を深さ方向に対して界面方向に大きく進行させる界面エッチング工程と、前記金属膜を等方性エッチングを用いて最終深さまで食刻することにより、前記トリガ部を深さ方向と界面方向に同量ずつ進行させてテーパ部を形成する主エッチング工程とを、これらの順序で行った後に前記レジストパターンを剥離することにより、前記基板上に端面がテーパ加工された導体パターンを形成することとする。
【０００８】
このように、予め金属膜を等方性エッチングしてレジストパターンの界面にアンダーカット状のトリガ部を形成した後、このトリガ部を異方性エッチングにより界面方向に大きく進行させ、しかる後、金属膜を再び等方性エッチングにより最終深さまで食刻してテーパ部を形成するという一連の工程を採用すると、端面にテーパが付けられた導体パターンをエッチングによって形成することができ、しかも、トリガ部を異方性エッチングする際のエッチング時間を変更することにより、テーパを所望の角度にコントロールすることができる。
【０００９】
本発明が対象とする導体パターンは、金属膜をエッチングして所望形状にパターニングするものであれば何でも良く、例えば各種回路素子の電極部やマイクロストリップライン等へ適用することが可能であるが、特に薄膜キャパシタ素子の下部電極へ適用するのが好ましい。この場合、上記した構成によって基板上にテーパ付きの下部電極（導体パターン）を形成した後、このテーパを含めて下部電極上に誘電体層と上部電極を順次積層すると、下部電極のテーパによって誘電体層の膜厚が均一化されるため、誘電体層のカバレッジ不良に起因する上下電極間のショートを確実に防止することができる。
【００１０】
【発明の実施の形態】
以下、発明の実施の形態について図面を参照して説明すると、図１は本発明の実施形態例に係る薄膜キャパシタ素子の平面図、図２は図１のＡ−Ａ線に沿う断面図、図３はこの薄膜キャパシタ素子に備えられる下部電極の製造工程を示す説明図である。
【００１１】
図１と図２に示すように、本実施形態例に係る薄膜キャパシタ素子は、基板１上に順次積層された下部電極２と誘電体層３および上部電極４とで構成されており、基板１はアルミナ基板（例えば、純度９９．５％）からなる。下部電極２は基板１上にパターニングされたＡｌやＣｕ等の金属膜からなり、全体の膜厚は高Ｑ値化を図るために約２μｍ程度に設定されている。後述するように、下部電極２は基板１上にスパッタ法により成膜された金属膜をエッチングして形成したものであり、このエッチング工程によって下部電極２の端面にテーパ２ａが加工される。誘電体層３は下部電極２と基板１上にＳｉＯ２等をスパッタ法やＣＶＤ法により成膜し、これを所望のパターン形状にエッチングしたものである。誘電体層３の膜厚は素子形状の小型化を図るために約０．３μｍ程度に設定されており、パターニング後の誘電体層３は下部電極２のテーパ２ａを覆って基板１上まで延びている。上部電極４は誘電体層３と基板１上にＣｕやＮｉ等の金属膜をスパッタ法やメッキ法により成膜し、これを所望のパターン形状にエッチングしたものであり、高Ｑ値化を図るために全体の膜厚は５μｍ以上に設定されている。
【００１２】
このように構成された薄膜キャパシタ素子において、本発明が対象とする導体パターンは最下層の下部電極２であり、以下、この下部電極２の製造工程について図３を用いて説明する。
【００１３】
まず、金属膜形成工程として基板１上にＡｌ膜５をスパッタ法により約２μｍの厚みで成膜した後、レジストパターン形成工程として図３（ａ）に示すように、Ａｌ膜５上にネガ型のフォトレジスト（日本合成ゴム社製：ＪＳＲ−ＣＩＲ−７０９）を５〜６μｍの厚みでスピンコートし、これを露光／現像してＡｌ膜５上に所望形状のレジストパターン６を形成する。
【００１４】
次に、トリガ形成工程として図３（ｂ）に示すように、Ａｌ膜５を混酸（燐酸：硝酸：酢酸＝２０：３：２）からなるエッチング液を用いて初期エッチング（約５０秒）すると、Ａｌ膜５にレジストパターン６の端部から界面方向へ入り込んだアンダーカット状のトリガ部５ａが形成される。この初期エッチングは深さ方向と界面方向のエッチング量が等しい等方性エッチングであり、レジストパターン６に覆われていない部分のＡｌ膜５は初期エッチングによって若干量だけ食刻される。
【００１５】
次に、界面エッチング工程として図３（ｃ）に示すように、Ａｌ膜５をフッ硝酸（フッ酸：硝酸：水＝１：５：１５）からなるエッチング液を用いて異方性エッチング（約１〜５分）すると、トリガ部５ａが深さ方向よりも界面方向に大きく進行してテーパ状となる。すなわち、この異方性エッチングに用いられるフッ硝酸は、Ａｌに対するエッチングレートは遅いがネガ型のフォトレジストの密着性を劣化させる性質を持つため、レジストパターン６に覆われていない部分のＡｌ膜５のエッチング量が僅かであるにも拘らず、トリガ部５ａは深さ方向に対して界面方向のエッチング量が大きくなる。
【００１６】
次に、主エッチング工程として図３（ｄ）に示すように、Ａｌ膜５を再び混酸（燐酸：硝酸：酢酸＝２０：３：２）からなるエッチング液を用いて等方性エッチング（約１５０〜３００秒）すると、レジストパターン６に覆われていない部分のＡｌ膜５は完全に食刻されるが、テーパ状となったトリガ部５ａは深さ方向と界面方向に同量ずつ進行し、レジストパターン６に覆われたＡｌ膜５の端面にテーパ部５ｂが形成される。
【００１７】
しかる後、レジスト剥離工程として図３（ｅ）示すように、レジストパターン６を剥離液に浸漬して湿式剥離すると、レジストパターン６に覆われたＡｌ膜５が露出して前述した下部電極２を形成することができ、この下部電極２の端面にはＡｌ膜５のテーパ部５ｂに対応するテーパ２ａが付けられている。
【００１８】
なお、前述した薄膜キャパシタ素子を製造する場合は、図３に示す各工程を経て基板１上に下部電極２を形成した後、下部電極２の上からスパッタ法によりＳｉＯ２を成膜（０．３μｍ）し、このＳｉＯ２層をポジ型のフォトレジストを用いてエッチングすることにより、下部電極２のテーパ２ａを覆うように誘電体層３をパターン形成する。しかる後、誘電体層３の上からＡｌ膜をスパッタ法により５μｍ以上の厚みで成膜し、このＡｌ膜をネガ型のフォトレジストを用いて等方性エッチングすることにより、誘電体層３上に上部電極４をパターン形成すればよく、これによって図１と図２に示すような薄膜キャパシタ素子が得られる。
【００１９】
上記の如く構成された本実施形態例に係る薄膜キャパシタ素子によれば、下部電極２の端面がテーパ２ａを付けることで台形状に加工されているため、このテーパ２ａを覆うようにスパッタされた誘電体層３の膜厚が均一化され、誘電体層３のカバレッジ不良に起因する上下電極２，４間のショートを確実に防止することができる。また、図３（ｃ）に示す界面エッチング工程において、トリガ部５ａを異方性エッチングする時のエッチング時間を調整することにより、トリガ部５ａの深さ方向に対する界面方向のエッチング量が変わるため、その後の主エッチング工程で形成されるテーパ部５ｂの角度を自由にコントロールすることができる。具体的には、テーパ部５ｂの界面方向の長さをＸ，深さ方向の長さをＹとすると、異方性エッチング時間を調整することによりＹに対してＸが２〜２０倍程度まで長くなるため、下部電極２の端面に所望角度のテーパ２ａを付けることができる。したがって、薄膜キャパシタ素子に要求されるＱ値や素子形状等に対応して下部電極２と誘電体層３の膜厚を変更する場合は、これらの膜厚に応じて下部電極２のテーパ２ａを適切な角度に設定すればよく、それによって誘電体層３の膜厚を均一化することができる。
【００２０】
なお、上記実施形態例では、下部電極２を形成する金属膜としてＡｌを用いた場合について説明したが、Ａｌ以外の良導電性金属材料、例えばＣｕ膜を用いて下部電極２を形成することも可能である。この場合、下部電極２を形成する工程は基本的に図３（ａ）〜（ｅ）と同様であり、図３（ｃ）に示す界面エッチング工程において、フッ硝酸からなるエッチング液を用いてＣｕ膜を異方性エッチング液すれば良いが、図３（ｂ）に示すトリガ形成工程と図３（ｄ）に示す主エッチング工程において、Ａｌ膜５の場合の混酸に代えて例えば過硫酸アンモニウム：塩化ナトリウム：水＝８７．６ｇ：６２．４ｇ：２リットルからなるエッチング液を用いてＣｕ膜を等方性エッチングする必要がある。
【００２１】
【発明の効果】
本発明は、以上説明したような形態で実施され、以下に記載されるような効果を奏する。
【００２２】
基板上に成膜した金属膜を予め等方性エッチングしてレジストパターンの界面にアンダーカット状のトリガ部を形成した後、このトリガ部を異方性エッチングにより界面方向に大きく進行させ、しかる後、金属膜を再び等方性エッチングにより最終深さまで食刻してテーパ部を形成するという一連の工程を採用すると、端面にテーパが付けられた導体パターンをエッチングによって形成することができ、しかも、トリガ部を異方性エッチングする際のエッチング時間を変更することにより、テーパを所望の角度にコントロールすることができる。
【００２３】
また、上記した導体パターンの形成方法を薄膜キャパシタ素子の下部電極へ適用し、基板上にテーパ付きの下部電極（導体パターン）を形成した後、このテーパを含めて下部電極上に誘電体層と上部電極を順次積層すると、下部電極のテーパによって誘電体層の膜厚が均一化されるため、誘電体層のカバレッジ不良に起因する上下電極間ののショートを確実に防止することができる。
【図面の簡単な説明】
【図１】本発明の実施形態例に係る薄膜キャパシタ素子の平面図である。
【図２】図１のＡ−Ａ線に沿う断面図である。
【図３】薄膜キャパシタ素子に備えられる下部電極の製造工程を示す説明図である。
【図４】従来例に係る薄膜キャパシタ素子の平面図である。
【図５】図４のＡ−Ａ線に沿う断面図である。
【符号の説明】
１  基板
２  下部電極
２ａ  テーパ
３  誘電体層
４  上部電極
５  Ａｌ膜（金属膜）
５ａ  トリガ部
５ｂ  テーパ部
６  レジストパターン
【図１】
0003723724.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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