(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板内に形成された第２導電型のウエル領域と、
前記半導体基板上に形成された２つの素子分離膜の間で、当該素子分離膜と離間形成された厚いゲート絶縁膜と、
前記素子分離膜及び厚いゲート絶縁膜が形成されていない前記基板上に形成され、かつ当該厚いゲート絶縁膜よりも膜厚の薄いゲート絶縁膜と、
前記第２導電型のウエル領域内であって、一方の素子分離膜及び厚いゲート絶縁膜に隣接するように形成された第１導電型のボディー領域と、
前記第２導電型のウエル領域内であって、他方の素子分離膜及び厚いゲート絶縁膜に隣接するように形成され、かつ前記第１導電型のボディー領域とある間隔を存して形成された第２導電型のドリフト領域と、
前記第１導電型のボディー領域内に形成された第２導電型のソース領域及びチャネル領域と、
前記第２導電型のドリフト領域内に形成された第２導電型のドレイン領域と、
前記厚いゲート絶縁膜と薄いゲート絶縁膜上にまたがるように形成されたゲート電極と、
前記厚いゲート絶縁膜下にまで延在形成された前記第１導電型のボディー領域に対して、前記第２導電型のドリフト領域から当該厚いゲート絶縁膜の下方を通って前記薄いゲート絶縁膜下の活性領域に至る領域に形成された電流経路としての第２導電型の不純物層とを備えたことを特徴とする半導体装置。
【請求項２】
前記第２導電型の不純物層の濃度は、前記第２導電型のドリフト領域の濃度よりも高く、前記第２導電型のドレイン領域の濃度よりも低いことを特徴とする特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の半導体基板内に第２導電型不純物をイオン注入し拡散させることで第２導電型のウエル領域を形成する工程と、
前記第２導電型のウエル領域内に第１導電型不純物及び第２導電型不純物をそれぞれイオン注入し拡散させることで低濃度の第１導電型のボディー領域及び低濃度の第２導電型のドリフト領域をある間隔を存して形成する工程と、
前記第２導電型のドリフト領域から厚いゲート絶縁膜形成領域の下方を通って薄いゲート絶縁膜形成領域下の活性領域に至る領域に第２導電型不純物をイオン注入したイオン注入層を形成する工程と、
前記基板上を選択酸化して２つの素子分離膜及び当該素子分離膜と離間された厚いゲート絶縁膜を形成すると共に、前記イオン注入層が拡散され、前記第２導電型のドリフト領域から当該厚いゲート絶縁膜の下方を通って前記薄いゲート絶縁膜形成領域下の活性領域に至る領域に形成され、かつ前記低濃度の第２導電型のドリフト領域よりも不純物濃度の高い中濃度の第２導電型不純物層を形成する工程と、
前記素子分離膜及び厚いゲート絶縁膜以外の領域に当該厚いゲート絶縁膜よりも膜厚の薄いゲート絶縁膜を形成する工程と、
前記厚いゲート絶縁膜と薄いゲート絶縁膜上にまたがるようにゲート電極を形成する工程と、
前記低濃度の第１導電型のボディー領域内に形成するソース形成領域上及び前記低濃度の第２導電型のドリフト領域内に形成するドレイン形成領域上に開口を有するレジスト膜をマスクにして第２導電型不純物を注入して前記中濃度の第２導電型不純物層よりも不純物濃度の高い高濃度のソース・ドレイン領域を形成する工程とを有することを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体装置とその製造方法に関し、更に言えば、例えば液晶駆動用ＩＣ等に利用される高電圧素子としてのＬＤ（Lateral Double Diffused）ＭＯＳトランジスタ技術に関する。
【０００２】
【従来の技術】
ここで、ＬＤＭＯＳトランジスタ構造とは、半導体基板表面側に形成した拡散領域に対して、導電型の異なる不純物を拡散させて、新たな拡散領域を形成し、これらの拡散領域の横方向拡散の差を実効チャネル長として利用するものであり、短いチャネルが形成されることで、低オン抵抗化に適した素子となる。
【０００３】
図８は、従来のＬＤＭＯＳトランジスタを説明するための断面図であり、一例としてＮチャネル型のＬＤＭＯＳトランジスタ構造について図示してある。尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造についての説明は省略するが、導電型が異なるだけで、同様な構造となっているのは周知の通りである。
【０００４】
図８において、５１は一導電型、例えばＰ型の半導体基板で、５２はＮ型ウエル領域で、このＮ型ウエル領域５２内にＬＰ層５３（Ｐ型ボディー領域を構成する。）が形成されると共に、このＬＰ層５３内にはＮ型拡散領域５４が形成され、また前記Ｎ型ウエル領域５２内のＬＮ層５５（ドリフト領域を構成する。）にＮ型拡散領域５６が形成されている。基板表面にはＬＯＣＯＳ酸化膜５７及びゲート絶縁膜５８を介してゲート電極５９が形成されており、このゲート電極５９直下のＬＰ層５３の表面領域にはチャネル領域６０が形成されている。
【０００５】
そして、前記Ｎ型拡散領域５４をソース領域、Ｎ型拡散領域５６をドレイン領域としている。また、６１はＬＰ層５３の電位を取るためのＰ型層で、６２は層間絶縁膜である。
【０００６】
上記ＬＤＭＯＳトランジスタにおいては、ドリフト領域を構成するＬＮ層５５を拡散形成することで、ＬＮ層５５表面での濃度が高くなり、ＬＮ層５５表面での電流が流れやすくなると共に、高耐圧化を図ることができる。そして、このような構成のＬＤＭＯＳトランジスタは、表面緩和型（ＲＥＳＵＲＦ）ＬＤＭＯＳと呼ばれ、前記ＬＮ層５５のドリフト領域のドーパンド濃度は、ＲＥＳＵＲＦ条件を満たすように設定されている。尚、このような技術は、特開平９−１３９４３８号公報等に開示されている。
【０００７】
【発明が解決しようとする課題】
しかしながら、図８に示すように上記ＬＤＭＯＳトランジスタのＰ型ボディー領域となるＬＰ層５３の端部がゲート電極５９下で、そのしきい値電圧調整できる範囲として、活性領域の下に存在している。
【０００８】
そのため、ＬＰ層５３の端部の電界集中と、ゲート電極５９からの電界の効果が相乗し、局部電流集中を引き起こし、駆動能力を低下させる原因となっていた。
【０００９】
また、ドレイン領域となるＮ型拡散領域５６とゲート電極５９間に高電圧が印加されるため、ゲート絶縁膜５８の膜厚を高耐圧用に厚く形成しなければならず、微細化の妨げとなっていた。
【００１０】
【課題を解決するための手段】
そこで、上記課題に鑑み本発明の半導体装置は、第１導電型の半導体基板内に形成された第２導電型のウエル領域と、前記半導体基板上に形成された２つの素子分離膜の間で、当該素子分離膜と離間形成された厚いゲート絶縁膜と、前記素子分離膜及び厚いゲート絶縁膜が形成されていない前記基板上に形成され、かつ当該厚いゲート絶縁膜よりも膜厚の薄いゲート絶縁膜と、前記第２導電型のウエル領域内であって、一方の素子分離膜及び厚いゲート絶縁膜に隣接するように形成された第１導電型のボディー領域と、前記第２導電型のウエル領域内であって、他方の素子分離膜及び厚いゲート絶縁膜に隣接するように形成され、かつ前記第１導電型のボディー領域とある間隔を存して形成された第２導電型のドリフト領域と、前記第１導電型のボディー領域内に形成された第２導電型のソース領域及びチャネル領域と、前記第２導電型のドリフト領域内に形成された第２導電型のドレイン領域と、前記厚いゲート絶縁膜と薄いゲート絶縁膜上にまたがるように形成されたゲート電極と、前記厚いゲート絶縁膜下にまで延在形成された前記第１導電型のボディー領域に対して、前記第２導電型のドリフト領域から当該厚いゲート絶縁膜の下方を通って前記薄いゲート絶縁膜下の活性領域に至る領域に形成された電流経路としての第２導電型の不純物層とを備えたことを特徴とする。
【００１１】
また、その製造方法は、第１導電型の半導体基板内に第２導電型不純物をイオン注入し拡散させることで第２導電型のウエル領域を形成する工程と、前記第２導電型のウエル領域内に第１導電型不純物及び第２導電型不純物をそれぞれイオン注入し拡散させることで低濃度の第１導電型のボディー領域及び低濃度の第２導電型のドリフト領域をある間隔を存して形成する工程と、前記第２導電型のドリフト領域から厚いゲート絶縁膜形成領域の下方を通って薄いゲート絶縁膜形成領域下の活性領域に至る領域に第２導電型不純物をイオン注入したイオン注入層を形成する工程と、前記基板上を選択酸化して２つの素子分離膜及び当該素子分離膜と離間された厚いゲート絶縁膜を形成すると共に、前記イオン注入層が拡散され、前記第２導電型のドリフト領域から当該厚いゲート絶縁膜の下方を通って前記薄いゲート絶縁膜形成領域下の活性領域に至る領域に形成され、かつ前記低濃度の第２導電型のドリフト領域よりも不純物濃度の高い中濃度の第２導電型不純物層を形成する工程と、前記素子分離膜及び厚いゲート絶縁膜以外の領域に当該厚いゲート絶縁膜よりも膜厚の薄いゲート絶縁膜を形成する工程と、前記厚いゲート絶縁膜と薄いゲート絶縁膜上にまたがるようにゲート電極を形成する工程と、前記低濃度の第１導電型のボディー領域内に形成するソース形成領域上及び前記低濃度の第２導電型のドリフト領域内に形成するドレイン形成領域上に開口を有するレジスト膜をマスクにして第２導電型不純物を注入して前記中濃度の第２導電型不純物層よりも不純物濃度の高い高濃度のソース・ドレイン領域を形成する工程とを有することを特徴とする。
【００１２】
【発明の実施の形態】
以下、本発明の半導体装置とその製造方法に係る一実施形態について図面を参照しながら説明する。
【００１３】
図１乃至図７は、本発明のＬＤＭＯＳトランジスタの製造方法を各工程順に示した断面図であり、一例としてＮチャネル型のＬＤＭＯＳトランジスタ構造について図示してある。尚、Ｐチャネル型のＬＤＭＯＳトランジスタ構造についての説明は省略するが、導電型が異なるだけで、同様な構造となっているのは周知の通りである。
【００１４】
先ず、図１において、Ｐ型半導体基板１上にパッド酸化膜２を形成した後に、不図示のレジスト膜をマスクに前記基板１の所望領域にＮ型不純物をイオン注入し、拡散させることでＮ型ウエル領域３を形成する。尚、本工程では、Ｎ型不純物として、例えばリンイオンをおよそ１６０ＫｅＶの加速電圧で、５×１０12／ｃｍ2の注入条件で行い、このリンイオンをおよそ１２００℃、１６時間で熱拡散させている。
【００１５】
続いて、図２において、前記基板１上に形成した不図示のレジスト膜をマスクに前記基板１の所望領域にＮ型不純物をイオン注入する。また、同様に、異なるレジスト膜をマスクに前記基板１の所望領域にＰ型不純物をイオン注入する。そして、前記イオン注入した各不純物を拡散させることで、低濃度のＮ型層４（以下、ＬＮ層４と称す。）及び低濃度のＰ型層５（以下、ＬＰ層５と称す。）を形成する。ここで、前記ＬＮ層４はドリフト領域を構成し、前記ＬＰ層５はＰ型ボディー領域を構成することになる。尚、本工程では、Ｎ型不純物として、例えばリンイオンをおよそ１００ＫｅＶの加速電圧で、４×１０12／ｃｍ2の注入条件で行い、またＰ型不純物として、例えばボロンイオンをおよそ８０ＫｅＶの加速電圧で、１．２×１０13／ｃｍ2の注入条件で行い、この各イオンをおよそ１１００℃、４時間で熱拡散させている。
【００１６】
次に、図３において、前記基板１上に形成した不図示のレジスト膜をマスクに前記低濃度のＬＮ層４から低濃度のＬＰ層５にかけて（後述するゲート電極９下の一部にまで入り込むように）Ｎ型不純物をイオン注入してイオン注入層６Ａを形成する。尚、本工程では、Ｎ型不純物として、例えばリンイオンをおよそ１００ＫｅＶの加速電圧で、４×１０12／ｃｍ2の注入条件で行っている。
【００１７】
更に、図４において、前記基板１上に形成した不図示のシリコン窒化膜をマスクにして前記基板表面のある領域を選択酸化しておよそ８００ｎｍ程度の膜厚のＬＯＣＯＳ酸化膜（後述するゲート絶縁膜８と共にゲート絶縁膜としての役目を果たすＬＯＣＯＳ酸化膜７Ａ及び素子分離膜としてのＬＯＣＯＳ酸化膜７Ｂ）を形成すると共に、前記イオン注入層６Ａが拡散されて中濃度のＮ型層６（以下、ＳＬＮ層６と称す。）を形成する。
【００１８】
また、図５において、前記ＬＯＣＯＳ酸化膜７以外の前記基板１上におよそ４５ｎｍ程度の膜厚のゲート絶縁膜８を熱酸化法により形成する。尚、詳しくは後述するがＬＰ層５で活性領域を完全に覆うことでドレイン領域１１−ゲート電極９間に高電圧が印加されないため、ソース領域１０−基板（Ｓｕｂ）１間に高電圧が印加されない場合、当該ゲート絶縁膜８の膜厚は、５Ｖ系のＭＯＳトランジスタのゲート絶縁膜膜厚と同程度で良く、従って、同一工程で形成することができる。
【００１９】
そして、前記基板１上に導電膜を形成した後に、この導電膜をゲート絶縁膜８から前記ＬＯＣＯＳ酸化膜７Ａ上にまたがるようにパターニングしてゲート電極９をおよそ４００ｎｍ程度の膜厚で形成する。尚、本実施形態のゲート電極９は、ＰＯＣｌ3を熱拡散源にしてリンドープし導電化を図ったポリシリコン膜から構成されている。更に言えば、このポリシリコン膜の上にタングステンシリサイド（ＷＳｉｘ）膜等が積層されて成るポリサイド電極としても良い。尚、図示した説明は省略するが、当該ゲート電極９下のチャネル領域１２には、しきい値（Ｖｔ）調整用にＰ型不純物（例えば、ボロンイオン）がイオン注入されている。
【００２０】
更に、図６において、前記ＬＰ層５（Ｐ型ボディー領域）内に形成するソース形成領域上及び前記ＬＮ層４（ドリフト領域）内に形成するドレイン形成領域上に開口部を有する不図示のレジスト膜をマスクにしてＮ型不純物を注入してＮ型拡散領域１０（以下、ソース領域１０と称す。）及びＮ型拡散領域１１（以下、ドレイン領域１１と称す。）を形成する。尚、本工程では、例えばリンイオンをおよそ７０ＫｅＶの加速電圧で、１×１０14／ｃｍ2の注入量で注入し、更に、例えばヒ素イオンをおよそ８０ＫｅＶの加速電圧で、６×１０15／ｃｍ2の注入量で注入することで、いわゆるＤＤＤ構造のソース・ドレイン領域を形成している。更に言えば、前記ソース・ドレイン領域１０，１１は、上記ＤＤＤ構造に限定されるものではなく、いわゆるＬＤＤ構造であっても構わない。
【００２１】
また、前記ＬＰ層５（Ｐ型ボディー領域）の電位を取るために前記ソース領域１０に隣接する位置に高濃度のＰ型層１３を形成する。尚、本工程では、Ｐ型不純物として、例えばボロンイオンをおよそ３０ＫｅＶの加速電圧で、２×１０15／ｃｍ2の注入量でイオン注入することで、当該Ｐ型層１３を形成している。
【００２２】
以下、図7に示すように、従来構成と同様に層間絶縁膜１４を介してソース電極１５、ドレイン電極１６を形成した後に、不図示のパッシベーション膜を形成して半導体装置を完成させる。
【００２３】
以上説明したように、本発明ではＰ型ボディー領域としてのＬＰ層５の端部を活性領域端部（図７に点線で示すＦ端）よりもドレイン領域１１方向まで延在させ、この延在させた領域に対応するように前記ＬＮ層４からＬＯＣＯＳ酸化膜７Ａを通ってＦ端にまで到達する電流経路としての浅いＳＬＮ層６を形成している。尚、本実施形態では、前記ＳＬＮ層６の深さは、完全空乏化が可能な１μｍ弱としている。更に言えば、当該ＳＬＮ層６が電流経路としての橋渡しの役目だけであるとすれば深く形成しても良いが、本発明では浅く、濃く形成することで、より駆動能力を向上させることができる。
【００２４】
このように本発明では、電界集中箇所であるＬＰ端部を電界集中相乗効果外の範囲まで持っていくことにより、局部電流集中を回避し、当該半導体装置の駆動能力を向上させることができる。
【００２５】
また、ＳＬＮ層６が表面緩和型（ＲＥＳＵＲＦ）としての役目を果たし、電界集中が緩和し、ドレイン耐圧を引き上げることができる。更に、当該ＳＬＮ層６は浅いため、その濃度が濃くても完全空乏化し、上記ＲＥＳＵＲＦ効果を果たすため、ＳＬＮ層６は濃くすることができ、低オン抵抗化が可能になり、駆動能力を向上させることができる。
【００２６】
そして、上記したことはゲート電極との電界集中箇所を分散させることにもつながる。
【００２７】
更に言えば、ＬＰ層５で活性領域全体を覆うことができ、ドレイン領域−ゲート電極間に高電圧が印加されず、例えばゲート電極９の入力電圧が５Ｖ信号である場合、ゲート絶縁膜８の膜厚を５Ｖ系と同等程度にまで薄くすることができ、駆動能力向上が図れる。
【００２８】
【発明の効果】
本発明によれば、Ｐ型ボディー領域の端部を活性領域端部よりもドレイン領域方向まで延在させ、かつドリフト領域から前記活性領域にまで到達する電流経路を形成したことで、電界集中箇所を分散させることができ、局部電流集中を回避することができ、半導体装置の駆動能力を向上させることができる。
【００２９】
また、Ｐ型ボディー領域により活性領域全体を覆うことで、ドレイン領域−ゲート電極間に高電圧が印加されず、例えばゲート電極の入力電圧が５Ｖ信号である場合、ゲート絶縁膜の膜厚を５Ｖ系と同等程度にまで薄くすることができ、駆動能力を向上させることができる。
【図面の簡単な説明】
【図１】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図２】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図３】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図４】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図５】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図６】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図７】本発明の一実施形態の半導体装置の製造方法を示す断面図である。
【図８】従来の半導体装置を示す断面図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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