(57)【特許請求の範囲】
【請求項１】
外部信号のＣＬＫ、ＲＡＳＢ、ＣＡＳＢ、ＣＳＢ、ＷＥＢ、指定アドレス信号を入力信号として予備セットアップ信号を出力する命令語デコーダと、
命令語デコーダからの予備セットアップ信号を入力するとともに複数のビットからなる付加アドレスとを入力し、入力された付加アドレスを予備セットアップ信号でシフトさせて出力するシフトレジスタと、
シフトレジスタからの出力によって演算し、シフトレジスタの出力が所定の組み合わせであるときにテストレジスタセットアップ信号を出力するロジック部と、
テストレジスタセットアップ信号を格納するテストレジスタと、
テストレジスタの格納信号に応じてテストモード信号を出力するテストデコーダと
を備えることを特徴とするテストモードセットアップ回路。
【請求項２】
前記付加アドレスが３ビットからなるアドレス信号であることを特徴とする請求項１記載のテストモードセットアップ回路。
【請求項３】
前記シフトレジスタが予備セットアップ信号の入力に応じて付加アドレスのそれぞれのビットを３度シフトさせることを特徴とする請求項１記載のテストモードセットアップ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は半導体装置のテストモードのセットアップに関し、特にＳＤＲＡＭ(Synchronous DRAM)の一般の動作中、ユーザが所望しないのに勝手にテストモードがセットアップされるのを防止したテストモードセットアップ回路に関する。
【０００２】
【従来の技術】
以下、添付図面を参照して従来のテストモードセットアップ回路を説明する。図１は従来のテストモードセットアップ回路を示すブロック構成図、図２は従来のテストモードセットアップ回路のセットアップ動作を示すタイミング図である。
まず、従来のテストモードセットアップ回路について説明する。
従来のテストモードセットアップ回路は、図１に示すように、命令語デコーダ１と、テストレジスタ２と、テストデコーダ３とから構成されている。命令語デコーダ１は、外部から入力される、クロックイネーブルＣＫＥ、クロック信号ＣＬＫ、行アドレスストローブ信号ＲＡＳＢ、列アドレスストローブ信号ＣＡＳＢ、チップ選択信号ＣＳＢ、書込みイネーブル信号ＷＥＢを受け、外部から入力される指定アドレスである７番目のアドレス信号Ａ＜７＞をデコードして、これらの入力が所定の状態にあるときテストレジスタ２へセットアップ信号ＴＲＳを出力する。この７番目のアドレスをテストモード動作開始の信号として用いるのは、一般のユーザはこのＡ＜７＞を通常の動作時には使用しないためである。上記信号を示す記号の最後のＢはローでアクティブであることを示している。テストレジスタ２は、命令語デコーダ１からのデコードされたＴＲＳ信号の入力に応じて、外部から入力されるＫビットのテストデコーディングアドレスＡ＜０：Ｋ−１＞の論理値を格納し、その格納された論理値をＴＡ＜０：Ｋ−１＞として出力する。テストデコーダ３は、テストレジスタ２から出力されたテストデコーディングアドレスＴＡ＜０：Ｋ−１＞を入力として、その論理値に相当するテストモード信号を出力する。
【０００３】
次に、上記構成の従来のテストモードセットアップ回路のテストモードのセットアップ動作について説明する。
まず、図２に示すように、クロック信号ＣＬＫはローとハイとを一定の周期で繰り返して入力されている。テストモードのセットアップは、クロックイネーブルＣＫＥがハイとなり、クロックでＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢがそれぞれローとなり、ハイとされた第７アドレスＡ＜７＞が入力されたときに動作する。その際、同時に所定の論理値を有するＡ＜０：Ｋ−１＞がテストレジスタ２に入力される。命令語デコーダへ入力されたＡ＜７＞の論理値が０の場合には正常モードで動作し、Ａ＜７＞が１の場合にはテストモードに移る。
【０００４】
図１、図２に示すように、命令語デコーダ１の入力のＣＬＫ、ＲＡＳＢ、ＣＡＳＢ、ＣＳＢ、ＷＥＢ、Ａ＜７＞が上述したような論理値を有するとき、命令語デコーダ１はＴＲＳ信号端へハイを出力する。そして、ＴＲＳ信号端へハイ信号を出力したとき、ｋビットのＡ＜０：Ｋ−１＞の論理値をテストレジスタ２に格納する。このように、テストレジスタ２にＡ＜０：Ｋ−１＞の論理値を格納するように命令語デコーダ１からハイ値のＴＲＳ信号が発生するのは、６個の信号、すなわちＣＫＥ、Ａ＜７＞、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢによるので、それが発生する確率は１／２6 である。
【０００５】
このように、Ａ＜０：Ｋ−１＞の論理値をテストレジスタ２に格納する動作はＴＲＳ信号端がハイであるときにのみ行われ、ＴＲＳ信号端は一定期間ハイになった後ローに落ちる。ＴＲＳ信号がローになると、テストレジスタ２へ入力されるＡ＜０：Ｋ−１＞信号の論理値が変わってもテストレジスタ２に既に格納された論理値は変わらない。そして、Ａ＜０：Ｋ−１＞の論理値をテストレジスタ２に格納した後、その格納された論理値はＴＡ＜０：Ｋ−１＞として出力されてテストデコーダ３へ送られる。テストデコーダ３は、テストデコーダ３に入力された論理に相当するテストモード信号をハイとして出力する。
【０００６】
【発明が解決しようとする課題】
上記のような従来のテストモードセットアップ回路は以下のような問題点があった。
従来のテストモードをセットアップするための６個の信号からなる命令語と、ＳＤＲＡＭへの命令語の組合せの一つであるモードレジスタセットＭＲＳの命令語とは７番目のアドレスＡ＜７＞の論理値のみが異なるだけで他は同じであるため、テストモードをセットアップすることを望まないときでもテストモードがセットアップされる可能性が大きい。
本発明は上記の問題点を解決するためになされたものであり、その目的とするところは、ＳＤＲＡＭのユーザの所望しない動作でテストモードがセットアップされるのを防止することができるテストモードセットアップ回路を提供することにある。
【０００７】
【課題を解決するための手段】
上記目的を達成するための本発明のテストモードセットアップ回路は、外部信号のＣＬＫ、ＲＡＳＢ、ＣＡＳＢ、ＣＳＢ、ＷＥＢ、指定アドレス信号を入力信号として予備セットアップ信号を出力する命令語デコーダと、命令語デコーダからの予備セットアップ信号を入力するとともに複数のビットからなる付加アドレスとを入力し、入力された付加アドレスを予備セットアップ信号でシフトさせて出力するシフトレジスタと、シフトレジスタからの出力によって演算し、シフトレジスタの出力が所定の組み合わせであるときにテストレジスタセットアップ信号を出力するロジック部と、テストレジスタセットアップ信号を格納するテストレジスタと、テストレジスタの格納信号に応じてテストモード信号を出力するテストデコーダとを備えることを特徴とする。
【０００８】
【発明の実施の形態】
本発明は、テストモードのセットアップ命令語であるＴＲＳを発生するためにｏ個のビットからなる付加アドレスのそれぞれのビットを直列にｍ回格納するシフトレジスタを用意することにより、意図しないテストモードがセットアップされる確率を減少させるようにしものである。添付図面を参照して本発明実施形態によるテストモードセットアップ回路を以下に説明する。
図３は本実施形態のテストモードセットアップ回路を示すブロック構成図、図４は本実施形態のテストモードセットアップ回路のセットアップ動作を示すタイミング図である。
本実施形態のテストモードセットアップ回路は、図３に示すように、外部入力信号のＣＬＫ(Clock)、ＲＡＳＢ(Row Address Strobe Bar)、ＣＡＳＢ(Column Address Strobe Bar)、ＣＳＢ(Chip Select Bar)、ＷＥＢ(Write Enable Bar)、及び指定アドレス信号であるＡ＜７＞信号を受けてデコーディングする命令語デコーダ１０と、ＣＳＢ信号がｍクロック以上にわたってロー値を有する間に、ｏ個のビットからなるＡ＜Ｋ：Ｋ＋ｏ−１＞アドレスをそのｍクロックの間に格納するシフトレジスタ１１と、命令語デコーダ１０の入力信号であるＡ＜７＞、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢの値が所定の論理値を示す際に予備セットアップ信号（Pretest Register Setup、以下ＰＴＲＳ信号という）を伝達されるロジック部１２と、シフトレジスタ１１のアドレスが所望するアドレスである場合、ＰＴＲＳ信号を受けたロジック部１２を経て出力されるＴＲＳ(Test Register Setup)信号に応じてＫビットのＡ＜０：Ｋ−１＞の論理を格納し、この格納された論理をＴＡ＜０：Ｋ−１＞として出力するテストレジスタ１３と、ＴＡ＜０：Ｋ−１＞値を入力として該当論理に相当するテストモード信号を出力するテストデコーダ１４とを備える。
【０００９】
上記構成を有する本発明のテストモードセットアップ回路のセットアップ動作について以下に説明する。
図３、図４に示すように、全ての動作はクロックＣＬＫのハイエッジで発生する。そのクロック信号ＣＬＫは周知のように順次ロー、ハイにと互に出力されている。テストモードのセットアップは、命令語デコーダ１０への外部入力信号である、ＣＫＥがハイ、Ａ＜７＞（第７アドレス）がハイ、ＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢがそれぞれローであり、Ａ＜０：Ｋ−１＞が所定の論理値を有するときに起こる。
【００１０】
本実施形態のテストモードセットアップ動作を説明する。
ＣＳＢ端の信号がｎ−ｍでローとされ、ｍクロック以上の間ローに維持され、その間にｏ個のビットからなる付加アドレスであるＡ＜Ｋ：Ｋ＋ｏ−１＞アドレスがシフトレジスタ１１に順次に格納される。ＣＳＢ端の信号がハイであれば、Ａ＜Ｋ：Ｋ＋ｏ−１＞アドレスはシフトレジスタ１１に格納されない。
【００１１】
命令語デコーダ１０の外部入力信号のＣＬＫはローとハイ信号に交互に反復して出力され、ＣＫＥ端はｎ−１クロックでハイ、ＲＡＳＢ、ＣＡＳＢ、ＣＳＢ、ＷＥＢ端はそれぞれｎ−ｍクロックでローに出力される。そして、ｎ−ｍ番目のクロックでＡ＜７＞信号がハイになると、そのクロックの後にはシフトレジスタ１１に格納されたＡ＜Ｋ：Ｋ＋ｏ−１＞アドレスが各ビット毎に並列にシフトされる。シフトレジスタ１１にＡ＜Ｋ：Ｋ＋ｏ−１＞アドレスが伝達され、それがシフトされる際に、命令語デコーダ１０はハイ論理のＡ＜７＞、ロー論理のＣＳＢ、ＲＡＳＢ、ＣＡＳＢ、ＷＥＢを有するため、ＰＲＴＳ端へハイ信号を出力してそれをシフトレジスタ１１に同期信号として伝達する。そして、ロジック部１２へはシフトレジスタ１１から入力される。シフトレジスタ１１へ入力された付加アドレスが指定されたアドレスである場合に、ロジック部１２はＴＲＳ端へハイ信号を出力する。従来同様それがすなわちテストモードセッティングである。そして、ＴＲＳのハイ信号を受けると、従来同様テストレジスタ１３はＡ＜０：Ｋ−１＞値を受けて格納する。そして、Ａ＜０：Ｋ−１＞と同じ論理値を有するＴＡ＜０：Ｋ−１＞をテストデコーダ１４に伝達して所望するテストモード信号を発生する。これにより、テストモードがイネーブルされる。
【００１２】
以下、本実施形態のシフトレジスタ１１とロジック部１２とについて図５ないし図７に基づいて詳述する。この例はｍ＝３、ｏ＝３の場合である。付加的なアドレスとしてはＡ＜８：１０＞を利用する。
図５はシフトレジスタ１１である。図示のように、シフトレジスタ１１は、３ビットのそれぞれに対する３つのシフトレジスタ、第１〜第３シフトレジスタ１１ａ〜１１ｃからなる。それぞれのレジスタにはそれぞれアドレスＡ＜８＞、Ａ＜９＞、Ａ＜１０＞が入力される。さらに命令語デコーダ１０から出力されるＰＴＲＳ信号をそれぞれのシフトレジスタを同期させるための信号として利用している。
上記３つのシフトレジスタは同じ構成であるので、第１シフトレジスタ１１ａのみを説明する。
【００１３】
シフトレジスタ１１ａは、ＰＴＲＳ信号を反転する第１インバータＩＮ１と、アドレスＡ＜８＞を受けて反転する第２インバータＩＮ２と、リセット信号と第２インバータＩＮ２の出力とを論理和して反転する第１ノアゲートＮＯＲ１と、ノアゲートＮＯＲ１の出力を反転してＮＯＲ１に戻して入力させる第３インバータＩＮ３と、ノアゲートＮＯＲ１の信号を反転する第４インバータＩＮ４と、そのインバータの出力を反転する第５インバータＩＮ５と、その出力を反転して入力へ戻す第６インバータＩＮ６、第５インバータ１Ｎ５の出力を反転する第７インバータＩＮ７と、リセット信号と第７インバータＩＮ７の出力とを論理和して反転する第２ノアゲートＮＯＲ２と、その出力を反転してＮＯＲ２へ戻す第８インバータＩＮ８と、第２ノアゲートＮＯＲ２の出力を反転する第９インバータＩＮ９と、その出力を反転する第１０インバータＩＮ１０と、その出力を反転して入力に戻す第１１インバータＩＮ１１と、その出力を反転する第１２インバータＩＮ１２と、その出力とリセット信号を論理和して反転する第３ノアゲートＮＯＲ３と、その出力を反転して入力に戻す第１３インバータＩＮ１３と、第１インバータＩＮ１の出力を反転して第３、第４，第８、第９、第１３インバータ（ＩＮ３，ＩＮ４，ＩＮ８，ＩＮ９、ＩＮ１３）をイネーブルさせる第１４インバータＩＮ１４とからなる。第１インバータＩＮ１は、第２，第６，第７，第１１，第１２インバータ（ＩＮ２，ＩＮ６、ＩＮ７，ＩＮ１１、ＩＮ１２）をイネーブルさせる。上記構成の第１シフトレジスタ１１ａは、それぞれのノアゲートＮＯＲ１、ＮＯＲ２，ＮＯＲ３からロジック部１２への出力であるＳＯ＜８０＞、ＳＯ＜８１＞、ＳＯ＜８２＞を出力する。他のシフトレジスタも同様の構成で、それぞれ図示のようにＳＯ＜９０＞、ＳＯ＜９１＞、ＳＯ＜９２＞及びＳＯ＜１００＞、ＳＯ＜１０１＞、ＳＯ＜１０２＞を出力する。それらの出力が後述のロジック部１２へ送られる。
【００１４】
ロジック部１２は、前述したシフトレジスタ１１からの出力を受けてセットアップ信号ＴＲＳを出力するもので、その具体例を図６に示す。第１シフトレジスタ１１ａの出力はＳＯ＜８０＞〜ＳＯ＜８２＞である。この第１シフトレジスタ１１ａの出力を受ける回路は、ＳＯ＜８２＞を反転する第１５インバータＩＮ１５と、その出力を反転した信号とＳＯ＜８１＞を論理和して反転する第４ノアゲートＮＯＲ４と、その出力とＳＯ＜８０＞を論理積して反転する第１ナンドゲートＮＡＮＤ１とからなる。また、第２シフトレジスタ１１ｂの出力を受ける回路は、ＳＯ＜９２＞とＳＯ＜９１＞とを論理積して反転する第２ナンドゲートＮＡＮＤ２と、その出力とＳＯ＜９０＞を論理和して反転する第５ノアゲートＮＯＲ５とからなる。最後に第３シフトレジスタの出力を受ける回路は、ＳＯ＜１０２＞を反転する第１６インバータＩＮ１６と、その出力とＳＯ＜１０１＞とを論理積して反転する第３ナンドゲートＮＡＮＤ３と、その出力とＳＯ＜１００＞とを論理和して反転する第６ノアゲートＮＯＲ６とからなる。本ロジック部１２はさらに、第６ノアゲートＮＯＲ６の出力と第５ノアゲートＮＯＲ５の出力を論理積して反転する第４ナンドゲートＮＡＮＤ４と、その出力と第１ナンドゲートＮＡＮＤ１の出力を論理和して反転する第７ノアゲートＮＯＲ７とをさらに有している。
【００１５】
以下これらの回路の動作について説明する。図７に示すように、シフトレジスタ１１の同期化のためのＰＴＲＳ信号が３度トグルするとき、Ａ＜８＞、Ａ＜９＞、Ａ＜１０＞アドレスが、図７に示すように状態を変えるとき、すなわちＡ＜８＞が１→０→１と、Ａ＜９＞が１→１→０と、Ａ＜１０＞が０→１→０と入力されたときのみＴＲＳがハイになり、テストモードがセットアップされる。すなわち、この実施形態においては、３ビットのアドレスとこの３ビットがそれぞれ入力される第１〜第３シフトレジスタ１１ａ〜１１ｃを利用して、それらが特定の組み合わせで入力されたときにのみテストモードをセットアップするようにしている。図示の実施形態の場合、第１シフトレジスタ１１ａからはＳＯ＜８０＞、ＳＯ＜８１＞、ＳＯ＜８２＞が出力され、第２シフトレジスタ１１ｂからはＳＯ＜９０＞、ＳＯ＜９１＞、ＳＯ＜９２＞が出力され、第３シフトレジスタ１１ｃからはＳＯ＜１００＞、ＳＯ＜１０１＞、ＳＯ＜１１２＞が出力される。従って、シフトレジスタ１１の並列出力の個数は３×３、一般式ではＭ×ｏとなる。すなわち、図５、図６の例ではＴＲＳがハイになる確率は１／２9 となる。図３の例で最終的にＴＲＳが出力される確率は（１／２6）×（１／（２M×o））である。すなわち、本発明の場合、偶然にテストモードになる確率は従来のものに比して（１／（２M×o））だけ低くなる。
【００１６】
【発明の効果】
上記説明したように、本発明のテストモードセットアップ回路は、ｏビットのアドレスを直列にＭ回格納するシフトレジスタと、その出力を受けるロジック部とを用意し、そのロジック部からの出力信号によってテストモードのセッティング命令語であるＴＲＳを発生させるようにしているので、所望しないテストモードがセットアップされる確率を従来に比べて（１／（２M×o ）倍だけ減少させることができる。これにより、ＳＲＡＭのユーザが所望しないテストモードにセットアップすることはほとんどなくなる。
【図面の簡単な説明】
【図１】  従来のテストモードセットアップ回路を示すブロック構成図。
【図２】  従来のテストモードセットアップ回路のセットアップ動作を示すタイミング図。
【図３】  本発明実施形態のテストモードセットアップ回路を示すブロック構成図。
【図４】  本発明実施形態のテストモードセットアップ回路のセットアップ動作を示すタイミング図。
【図５】  実施形態の回路ブロック図。
【図６】  実施形態のロジック部の回路図。
【図７】  実施形態のテストアドレスのタイミング図。
【符号の説明】
１０    命令語デコーダ
１１    シフトレジスタ
１２    ロジック部
１４    テストレジスタ
１５    テストデコーダ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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