(57)【特許請求の範囲】
【請求項１】
第１導電型の抵抗層と、
前記抵抗層の内部の表面付近に形成され、互いに離間して位置する第２導電型の複数のベース拡散領域と、
前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第１導電型のソース拡散領域と、
前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、
少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、
前記ゲート絶縁膜上に位置するゲート電極膜と、
前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第２導電型の埋込領域を有し、
隣接する２個一組のベース拡散領域のうち、一方のベース拡散領域の幅方向中央位置から他方のベース拡散領域の幅方向中央位置までの間であって、ベース拡散領域の深さよりも深く、埋込領域の底面よりも浅い範囲では、第１導電型の不純物量と第２導電型の不純物量とが等しくされ、且つ、前記埋込領域の内部が空乏層で満たされる電圧では前記埋込領域と前記抵抗層間のＰＮ接合部はアバランシェ降伏を起こさないように設定され、
同じ前記ベース拡散領域の底面に隣接して位置する前記埋込領域の間の部分の前記抵抗層の幅Ｗｍ1は、異なる前記ベース拡散領域の底面にそれぞれ位置し互いに隣接する前記埋込領域で挟まれた部分の前記抵抗層の幅Ｗｍ2よりも大きく形成された半導体装置。
【請求項２】
前記各ベース拡散領域は長手方向を有し、前記長手方向が互いに平行に配置され、
前記埋込領域は前記各ベース拡散領域の長手方向に沿って互いに平行に配置された請求項１記載の半導体装置。
【請求項３】
前記各埋込領域は、前記抵抗層に形成された活性溝と、前記活性溝内に充填された第２導電型の半導体材料を有する請求項１又は請求項２のいずれか１項記載の半導体装置。
【請求項４】
前記各埋込領域の幅はそれぞれ等しい請求項２乃至請求項３のいずれか１項記載の半導体装置。
【請求項５】
前記各埋込領域の長さが等しい請求項２乃至請求項４のいずれか１項記載の半導体装置。
【請求項６】
前記ベース拡散領域を取り囲むリング状の複数の耐圧溝と、
前記耐圧溝内に配置された第２導電型の半導体材料とを有する請求項１乃至請求項５のいずれか１項記載の半導体装置。
【請求項７】
前記ソース拡散領域と前記ベース拡散領域に電気的に接続されたソース電極膜を有する請求項１乃至請求項６のいずれか１項記載の半導体装置。
【請求項８】
前記抵抗層の前記ベース拡散領域が形成された面とは反対側の面には、前記抵抗層と同じ導電型で前記抵抗層よりも高濃度のドレイン層が配置された請求項１乃至請求項７のいずれか１項記載の半導体装置。
【請求項９】
前記抵抗層の前記ベース拡散領域が形成された面とは反対側の面には、前記抵抗層とは反対の導電型のコレクタ層が配置された請求項１乃至請求項７のいずれか１項記載の半導体装置。
【請求項１０】
前記抵抗層の前記ベース拡散領域が形成された面とは反対側の面には、前記抵抗層とショットキー接合を形成するショットキー電極膜が配置された請求項１乃至請求項７のいずれか１項記載の半導体装置。
【請求項１１】
前記抵抗層の前記ベース拡散領域が形成された側の表面に、前記抵抗層と電気的に接続され、前記ソース電極膜とは絶縁されたドレイン電極膜が配置された請求項７記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置を高耐圧化する技術に関し、特に、高耐圧化と共に破壊耐量を向上させる技術に関する。
【背景技術】
【０００２】
パワー半導体装置の技術分野では、高耐圧化の有力手段としてリサーフ構造の素子が研究されている。
【０００３】
図３７の符号１０１は従来技術の半導体装置であり、抵抗値が小さいＮ型基板１１１上に抵抗値が大きいＮ型の抵抗層１１２がエピタキシャル成長によって形成されている。
【０００４】
抵抗層１１２の内部表面には、Ｐ型で細長い形状のベース拡散領域１１７が複数個形成されており、各ベース拡散領域１１７内部表面の幅方向中央位置には、表面濃度がベース拡散領域１１７よりも高い、Ｐ型で細長いオーミック拡散領域１２０が配置されている。
【０００５】
また、ベース拡散領域１１７の内部表面のオーミック拡散領域１２０の両側位置には、オーミック拡散領域１２０と平行にＮ型で細長のソース拡散領域１２１が配置されている。
【０００６】
ベース拡散領域１１７内部表面のうち、ソース拡散領域１２１の外周とベース拡散領域１１７の外周との間の部分はチャネル領域１２２であり、その上には、ゲート絶縁膜１３４とゲート電極膜１３６とがこの順序で配置されている。
【０００７】
ゲート電極膜１３６上には層間絶縁膜１３７が配置されており、その層間絶縁膜１３７上には、ソース拡散領域１２１とオーミック拡散領域１２０と接触したソース電極膜１３８が配置されている。ソース電極膜１３８は、層間絶縁膜１３７によってゲート電極膜１３６とは分離されている。
【０００８】
従って、ソース電極膜１３８はゲート電極膜１３６とは絶縁されながら、ソース拡散領域１２１とは電気的に接続され、ベース拡散領域１１７には、オーミック拡散領域１２０を介して電気的に接続されている。ソース電極膜１３８の表面には保護膜１３９が形成されている。
【０００９】
基板１１１の裏側の表面にはドレイン電極膜１３０が形成されている。ソース電極膜１３８を接地させ、ドレイン電極膜１３０に正電圧を印加した状態でゲート電極膜１３６にしきい値電圧以上の電圧を印加するとチャネル領域１２２がＮ型に反転し、その反転層によってソース拡散領域１２１と抵抗層１１２とが接続される。この状態は導通状態であり、ドレイン電極膜１３０からソース電極膜１３８に向けて電流が流れる。
【００１０】
その状態からゲート電極膜１３６がソース電極膜１３８と同じ電位にされると反転層は消滅する。その結果、電流は流れなくなり、遮断状態になる。
【００１１】
ベース拡散領域１１７の底部には、Ｐ型の埋込領域１４６がベース拡散領域１１７と接して配置されている。遮断状態では、ベース拡散領域１１７と埋込領域１４６とで構成されるＰ型の領域と、抵抗層１１２で構成されるＮ型の領域との間のＰＮ接合が逆バイアスされ、ベース拡散領域１１７と埋込領域１４６の両方から、Ｐ型の領域とＮ型の領域の両方に空乏層が大きく広がる。
【００１２】
埋込領域１４６は、細長のベース拡散領域１１７が伸びる方向に沿った細長い領域であり、各ベース拡散領域１１７の幅方向の中央位置に１個ずつ配置されている。
【００１３】
各ベース拡散領域１１７は互いに平行に配置されており、埋込領域１４６相互間も互いに平行になっている。各埋込領域１４６から横方向に広がった空乏層同士は、隣り合う埋込領域１４６の中央位置で接触すると、埋込領域１４６で挟まれた部分の抵抗層１１２は空乏層で満たされる。
【００１４】
抵抗層１１２の埋込領域１４６で挟まれた部分に含まれるＮ型の不純物量と、埋込領域１４６に含まれるＰ型の不純物量とが等しくなるように設定されている場合、抵抗層１１２の埋込領域１４６で挟まれた部分が空乏層で満たされたときには、ちょうど埋込領域１４６の内部も空乏層で満たされた状態になる。
【００１５】
この状態ではベース拡散領域１１７の底面から埋込領域１４６の下端までの間が空乏層で満たされており、その空乏層の底面は平面になるから、あたかもプレーナ接合から空乏層が広がったようになり、耐圧が高くなるという利点がある。このような空乏層を形成する不純物量を与える拡散構造はリサーフ構造と呼ばれている。
【００１６】
しかしながら、上記のようなリサーフ構造を持つ半導体素子に大きな逆バイアスが印加された場合、ベース拡散領域１１７の真下位置でアバランシェ降伏が生じるか、ベース拡散領域１１７とベース拡散領域１１７の間の下方位置でアバランシェ降伏が生じるかが定まらない。
【００１７】
ベース拡散領域１１７の真下位置でアバランシェ降伏が生じた場合、ベース拡散領域１１７のソース拡散領域１２１よりも下の高抵抗部分に電流が流れ、寄生バイポーラトランジスタがオンし、高抵抗の部分が破壊する場合がある。
【特許文献１】特開２００３−１０１０２２号公報
【特許文献２】特開２００３−８６８００号公報
【発明の開示】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、高耐圧で破壊耐量の高い半導体装置を提供することにある。
【課題を解決するための手段】
【００１９】
上記課題を解決するため、請求項１記載の発明は、第１導電型の抵抗層と、前記抵抗層の内部の表面付近に形成され、互いに離間して位置する第２導電型の複数のベース拡散領域と、前記各ベース拡散領域の縁よりも内側の領域の前記各ベース拡散領域内部の表付近にそれぞれ形成され、前記各ベース拡散領域よりも浅い第１導電型のソース拡散領域と、前記各ベース拡散領域の縁付近であって、前記各ベース拡散領域の縁と前記各ソース拡散領域の縁の間のチャネル領域と、少なくとも前記各チャネル領域上に位置するゲート絶縁膜と、前記ゲート絶縁膜上に位置するゲート電極膜と、前記各ベース拡散領域底面に複数個ずつ配置され、前記各ベース拡散領域にそれぞれ接続された複数の第２導電型の埋込領域を有し、隣接する２個一組のベース拡散領域のうち、一方のベース拡散領域の幅方向中央位置から他方のベース拡散領域の幅方向中央位置までの間であって、ベース拡散領域の深さよりも深く、埋込領域の底面よりも浅い範囲では、第１導電型の不純物量と第２導電型の不純物量とが等しくされ、且つ、前記埋込領域の内部が空乏層で満たされる電圧では前記埋込領域と前記抵抗層間のＰＮ接合部はアバランシェ降伏を起こさないように設定され、同じ前記ベース拡散領域の底面に隣接して位置する前記埋込領域の間の部分の前記抵抗層の幅Ｗｍ1は、異なる前記ベース拡散領域の底面にそれぞれ位置し互いに隣接する前記埋込領域で挟まれた部分の前記抵抗層の幅Ｗｍ2よりも大きく形成された半導体装置である。
請求項２記載の発明は、前記各ベース拡散領域は長手方向を有し、前記長手方向が互いに平行に配置され、前記埋込領域は前記各ベース拡散領域の長手方向に沿って互いに平行に配置された請求項１記載の半導体装置である。
請求項３記載の発明は、前記各埋込領域は、前記抵抗層に形成された活性溝と、前記活性溝内に充填された第２導電型の半導体材料を有する請求項１又は請求項２のいずれか１項記載の半導体装置である。
請求項４記載の発明は、前記各埋込領域の幅はそれぞれ等しい請求項２乃至請求項３のいずれか１項記載の半導体装置である。
請求項５記載の発明は、前記各埋込領域の長さが等しい請求項２乃至請求項４のいずれか１項記載の半導体装置である。
請求項６記載の発明は、前記ベース拡散領域を取り囲むリング状の複数の耐圧溝と、前記耐圧溝内に配置された第２導電型の半導体材料とを有する請求項１乃至請求項５のいずれか１項記載の半導体装置である。
請求項７記載の発明は、前記ソース拡散領域と前記ベース拡散領域に電気的に接続されたソース電極膜を有する請求項１乃至請求項６のいずれか１項記載の半導体装置である。
請求項８記載の発明は、前記抵抗層の前記ベース拡散領域が形成された面とは反対側の面には、前記抵抗層と同じ導電型で前記抵抗層よりも高濃度のドレイン層が配置された請求項１乃至請求項７のいずれか１項記載の半導体装置である。
請求項９記載の発明は、前記抵抗層の前記ベース拡散領域が形成された面とは反対側の面には、前記抵抗層とは反対の導電型のコレクタ層が配置された請求項１乃至請求項７のいずれか１項記載の半導体装置である。
請求項１０記載の発明は、前記抵抗層の前記ベース拡散領域が形成された面とは反対側の面には、前記抵抗層とショットキー接合を形成するショットキー電極膜が配置された請求項１乃至請求項７のいずれか１項記載の半導体装置である。
請求項１１記載の発明は、前記抵抗層の前記ベース拡散領域が形成された側の表面に、前記抵抗層と電気的に接続され、前記ソース電極膜とは絶縁されたドレイン電極膜が配置された請求項７記載の半導体装置である。
【００２０】
本発明は上記のように構成されており、同じベース拡散領域の底面に位置する複数の埋込領域のうち、隣接する埋込領域間の距離Ｗｍ1は、それらの埋込領域で挟まれた抵抗層の幅Ｗｍ1と同じであり、また、隣接するベース拡散領域底面に位置する埋込領域同士の距離であって、隣接する埋込領域間の距離Ｗｍ2は、その埋込領域で挟まれた抵抗層の幅Ｗｍ2と同じであるように構成することができる。距離Ｗｍ1は距離Ｗｍ2よりも大きく形成されており、アバランシェ降伏は、ベース拡散領域の埋込領域と埋込領域の間の部分の底面下で生じる。
【００２１】
ソース拡散領域は、ベース拡散領域の縁に沿ってある一定の距離をもって配置されており、ソース拡散領域に接続されたソース電極膜は、ベース拡散領域の幅方向中央付近でベース拡散領域と電気的に接続されている。
【００２２】
従って、アバランシェ降伏によって流れるアバランシェ電流は、ソース拡散領域の底面下のベース拡散領域の高抵抗部分を通らないので、高い破壊耐量が得られる。
【００２３】
なお、ベース拡散領域と埋込領域を細長に形成した場合、埋込領域はベース拡散領域の長手方向に沿って平行に配置される。
【発明の効果】
【００２４】
高破壊耐量の半導体素子が得られる。
【発明を実施するための最良の形態】
【００２５】
本発明では、Ｐ型とＮ型のうち、いずれか一方を第１導電型とし、他方を第２導電型として説明する。第１導電型がＮ型の場合、第２導電型はＰ型であり、それとは逆に第１導電型がＰ型の場合は第２導電型はＮ型となる。
【００２６】
また、下記実施例では半導体基板や半導体層はシリコン単結晶であるが、他の半導体材料の結晶であってもよい。
【００２７】
本発明の半導体装置の構造を説明する。図２７、図２８の符号１は、本発明の第１例の半導体装置を示している。
【００２８】
この半導体装置１は、第１導電型の半導体支持層１１を有している。本発明の半導体装置１は、１枚のウェーハ中に複数が作成されるが、先ず、ウェーハ状態で半導体支持層１１の表面にエピタキシャル成長され、それによって第１導電型の成長層１２が形成される。
【００２９】
以下、１個の半導体装置の内部構造を説明する。
成長層１２のうち、その内部表面であって、半導体装置１の中央位置には、成長層１２よりも高濃度の第１導電型の導電層１４が形成されており、成長層１２と導電層１４とでＭＯＳトランジスタのドレインである抵抗層１５が構成されている。本発明には導電層１４を有さない半導体装置も含まれるが、その場合、成長層１２によって抵抗層１５が構成される。
【００３０】
抵抗層１５内部の表面付近には、第２導電型のベース拡散領域１７ａが複数個所定間隔で形成されている。全てのベース拡散領域１７ａの深さは同じであり、ここでは導電層１４の深さよりも浅くされている。但し、導電層１４の深さがベース拡散領域１７ａよりも浅い半導体装置も本発明に含まれる。
【００３１】
各ベース拡散領域１７ａ内部の表面付近には、第１導電型のソース拡散領域２１と、ベース拡散領域１７ａよりも表面濃度が高い第２導電型のオーミック拡散領域２０とが配置されている。
【００３２】
ベース拡散領域１７ａの平面形状とソース拡散領域２１の平面形状とオーミック拡散領域２０の平面形状はそれぞれ長方形等の細長に形成されており、１個のベース拡散領域１７ａの内部には、１又は２個のソース拡散領域２１が、その長辺がベース拡散領域１７ａの長手方向に沿って配置されている。
【００３３】
また、オーミック拡散領域２０は、各ベース拡散領域１７ａの幅方向中央位置に、その長辺がベース拡散領域１７ａの長手方向に沿って配置されている。
【００３４】
ソース拡散領域２１とオーミック拡散領域２０の幅と長さはベース拡散領域１７ａの幅と長さよりも小さくされており、また、ソース拡散領域２１とオーミック拡散領域２０はベース拡散領域１７ａよりも浅くされ、ソース拡散領域２１とオーミック拡散領域２０は、ベース拡散領域１７ａからはみ出さないように配置されている。
【００３５】
ソース拡散領域２１とベース拡散領域１７ａとは、反対の導電型であるからソース拡散領域２１とベース拡散領域１７ａの間にはｐｎ接合が形成され、オーミック拡散領域２０とベース拡散領域１７ａとは同じ導電型であるから、オーミック拡散領域２０とベース拡散領域１７ａとは、互いに電気的に接続されている。
【００３６】
ソース拡散領域２１は、ベース拡散領域２０の長辺から一定距離だけ離間されており、ベース拡散領域１７ａ内部のうち、ベース拡散領域の１７ａ長辺とソース拡散領域２１の長辺の間の部分は、後述するような反転層が形成されるチャネル領域２２にされている。ベース拡散領域１７ａとソース拡散領域２１は細長いので、チャネル領域２２も細長い。
【００３７】
チャネル領域２２上にはゲート絶縁膜３４が配置されている。ゲート絶縁膜３４はチャネル領域２２の幅方向両側に僅かにはみ出ており、従って、ゲート絶縁膜３４の幅方向の端は、ソース拡散領域２１上と抵抗層１５上に位置している。
【００３８】
ゲート絶縁膜３４の表面にはゲート電極膜３６が配置されており、ゲート電極膜３６上には層間絶縁膜３７が配置されている。
【００３９】
層間絶縁膜３７上にはソース電極膜３８が配置されている。ソース拡散領域２１の表面とオーミック拡散領域２０の表面の少なくとも一部は露出されており、ソース電極膜３８は、その露出部分にも配置され、ソース拡散領域２１とオーミック拡散領域２０とに電気的に接続されている。
【００４０】
その結果、ベース拡散領域１７ａはオーミック拡散領域２０を介してソース電極膜３８に接続されている。従って、ソース拡散領域２１とベース拡散領域１７ａとはソース電極膜３８によって短絡されている。ソース電極膜３８とゲート電極膜３６の間には層間絶縁膜３７が位置しているので、ソース電極膜３８とゲート電極膜３６とは、層間絶縁膜３７によって絶縁されている。
【００４１】
半導体支持層１１の抵抗層１５が配置された側の面とは反対側の面にはドレイン電極膜３０が配置されている。ドレイン電極膜３０と半導体支持層１１とは、後述するショットキー接合型ＩＧＢＴとは異なり、オーミック接触であり、ドレイン電極膜３０と半導体支持層１１とは電気的に接続されている。
【００４２】
この半導体装置１の動作を説明すると、第１導電型がＮ型、第２導電型がＰ型の場合、ソース電極膜３８を接地させ、ドレイン電極膜３０に正電圧を印加した状態で、ゲート電極膜３６にしきい値電圧以上の正電圧を印加すると、チャネル領域２２の内部表面にチャネル領域２２とは反対の導電型の反転層が形成され、ソース拡散領域２１と抵抗層１５とがその反転層で接続され、導通状態になる。
【００４３】
半導体装置１がＭＯＳトランジスタの場合は半導体支持層１１がドレイン層として機能し、導通状態では、ドレイン電極膜３０からソース電極膜３８に向け、反転層と抵抗層１５とドレイン層(半導体支持層１１)を通って電流が流れる。
【００４４】
導通状態からゲート電極膜３６とソース電極膜３８とを短絡させる等、ゲート電極膜３６の電位をしきい値電圧未満にすると反転層は消滅し、遮断状態になる。遮断状態では電流は流れない。
【００４５】
この半導体装置１では、後述する図８(ａ)に示すように、抵抗層１５には細長の溝４３ａが形成され(この実施例では溝４３ａは導電領域１４を形成した後に形成されているが、溝４３ａの形成は、導電領域１４を形成する前であってもよい)、図９(ａ)に示すように、その溝４３ａ内に第２導電型の半導体材料４０ａが充填され、溝４３ａ及び半導体材料４０ａのベース拡散領域１７ａよりも下の部分で埋込領域４４ａが構成されている。
【００４６】
後述するように、埋込領域４４ａの上部はベース拡散領域１７ａに接続されている。
【００４７】
ベース拡散領域１７ａと埋込領域４４ａとで構成される第２導電型の領域と、抵抗層１５で構成される第１導電型の領域の間にはＰＮ接合が形成されており、そのＰＮ接合が逆バイアスされると、そのＰＮ接合からベース拡散領域１７ａ内や抵抗層１５内と、埋込領域４４ａ内に空乏層が広がる。
【００４８】
ここで、埋込領域４４ａの形状や位置関係を説明すると、溝４３ａの抵抗層１５表面からの深さＤ1は、半導体支持層１１に達しない深さであって、ベース拡散領域１７ａの深さＤ2や導電層１４の深さよりも深く形成されている。
【００４９】
ベース拡散領域１７ａは、その長手方向が溝４３ａの長手方向に沿って配置されている。また、ベース拡散領域１７ａは、複数個の溝４３ａを跨ぐ幅に形成されており、その結果、各ベース拡散領域１７ａの底部には埋込領域４４ａが２個以上配置されている。各ベース拡散領域１７ａの底面に位置する埋込領域４４ａの個数は同じである。
【００５０】
各ベース拡散領域１７ａは互いに平行であり、１個のベース拡散領域１７ａの底部に位置する複数の埋込領域４４ａは、それらの上部が接続されたベース拡散領域１７ａの長辺に対して平行になっている。従って、各埋込領域４４ａは互いに平行である。また、各埋込領域４４ａの幅は等しくなっている。
【００５１】
埋込領域４４ａとベース拡散領域１７ａの接続部分は、チャネル領域２２よりもベース拡散領域１７ａの内側に位置しており、従って、チャネル領域２２の真下には、埋込領域４４ａは存しないようにされている。
【００５２】
対向する埋込領域４４ａの側面同士の距離を、埋込領域４４ａ間の距離と定義し、同じベース拡散領域１７ａの底面下に位置する埋込領域４４ａ相互間の距離Ｗｍ1は等しい(１個のベース拡散領域１７ａの底面下に３個以上の埋込領域４４ａが位置した場合)。
【００５３】
また、異なるベース拡散領域１７ａ底面に位置する埋込領域４４ａ相互間でも、距離Ｗｍ1は等しくなっている。従って、全部のベース領域１７ａに対し、距離Ｗｍ1は一定にされている。
【００５４】
図２７は、１個のベース拡散領域１７ａの底面に２個の埋込領域４４ａが位置する場合であり、距離Ｗｍ1は、同じベース拡散領域１７ａ底面に位置する二個の埋込領域４４ａで挟まれた抵抗層１５の幅でもある。
【００５５】
また、隣接する２個のベース拡散領域１７ａを一組とすると、異なるベース拡散領域１７ａの底面に位置し、互いに面する埋込領域４４ａ間の距離Ｗｍ2は、各ベース拡散領域１７ａの組に関して一定値である。
【００５６】
それに対し、同じベース拡散領域１７ａの底面下の埋込領域４４ａ間の距離Ｗｍ1と、異なるベース拡散領域１７ａの底面に位置し、互いに面する埋込領域４４ａ間の距離Ｗｍ2とは等しいとは限らない。
【００５７】
各埋込領域４４ａの幅は等しく、符号Ｗｔで表す。また、ベース拡散領域１７ａの深さＤ2から埋込領域４４ａの底面の深さＤ1の間の距離、即ち、埋込領域４４ａの高さＤ1−Ｄ2をＨ(この符号Ｈは、ベース拡散領域１７ａの深さよりも深く、埋込領域４４ａの底面よりも浅い範囲を示している。)、埋込領域４４ａの長さをＬ、１個のベース拡散領域１７ａ底面に位置する埋込領域４４ａの数をｎ、導電領域が形成されている領域であって、埋込領域４４ａの上部(ベース拡散領域１７ａの底面)と底面の間の抵抗層１５の第１導電型の不純物の平均濃度をＮｄ、埋込領域４４ａの第２導電型の不純物濃度をＮａ、で表すと、第１導電型の不純物量と第２導電型の不純物量が等しいリサーフ条件は、下記(１)式で表される。
【００５８】
｛Ｗｍ1×(ｎ−１)＋Ｗｍ2｝×Ｎｄ×Ｈ×Ｌ ＝ Ｗｔ×ｎ×Ｈ×Ｌ×Ｎａ  ……(１)
上記(１)式から高さＨと長さＬを消去すると、
｛Ｗｍ1×(ｎ−１)＋Ｗｍ2)｝×Ｎｄ ＝ Ｗｔ×ｎ×Ｎａ  ……(２)
となる。
【００５９】
上記(１)、(２)式は、活性領域内の総不純物量に対して成立するが、ベース拡散領域１７ａ毎に考えた場合、隣接するベース拡散領域１７ａのうち、一方のベース拡散領域１７ａの幅方向中央位置から他方のベース拡散領域１７ａの幅方向中央位置までの間の範囲毎に成立する。図２７の符号Ｓは、１組みのベース拡散領域１７ａに対する１個の範囲を示している。
【００６０】
(２)式のリサーフ条件が成り立つと、ベース拡散領域１７ａと抵抗層１５とが逆バイアスされ、抵抗層１５のうち、埋込領域４４ａで挟まれた部分が空乏層で満たされるときには、埋込領域４４ａの内部も空乏層で満たされる(但し、抵抗層１５や埋込領域４４ａが空乏層で満たされる前に埋込領域４４ａと抵抗層１５の間のＰＮ接合部の電界がアバランシェ降伏を起こす臨界値に達しないことが前提である。)。
【００６１】
そして、逆バイアスがそれ以上の大きさになると、空乏層は半導体支持層１１方向に向かって広がり、耐圧を超える大きさになったときにアバランシェ降伏が生じる。
【００６２】
図３６はアバランシェ降伏が生じる位置を説明するための図であり、同一のベース拡散領域１７ａに接続された埋込領域４４ａの間の位置であって、埋込領域４４ａ底面の深さ付近の位置を符号(ａ)で示し、それよりも浅くベース拡散領域１７ａに近い位置は符号(ｂ)で示す。
【００６３】
また、隣接するベース拡散領域１７ａ間であって、埋込領域４４ａ底面の深さ付近の位置を符号(ｃ)で示し、それよりも浅くベース拡散領域１７ａに近い位置は符号(ｄ)で示す。
【００６４】
(２)式のリサーフ条件が成立している場合、アバランシェ降伏は、埋込領域４４ａ底面の位置(ａ)、(ｃ)付近か、それよりも深い位置で発生する。その場合、アバランシェ電流は埋込領域４４ａを通って流れるため、ベース拡散領域１７ａのソース拡散領域２１底面下の部分を流れず、寄生バイポーラトランジスタはオンしない。従って、破壊耐量は高い。
【００６５】
(２)式のリサーフ条件が成立しない場合は、隣接する２個一組のベース拡散領域１７ａを考えた場合、その一方のベース拡散領域１７ａの幅方向中央位置から他方のベース拡散領域１７ａの幅方向中央位置までの間の範囲Ｓであって、ベース拡散領域１７ａの深さよりも深く、埋込領域４４ａの底面よりも浅い範囲Ｈの間で、第１導電型の不純物量Ｑｄが多い場合と、第２導電型の不純物量Ｑａが多い場合の二種類ある。
【００６６】
第１導電型の不純物量Ｑｄが第２導電型の不純物量Ｑａよりも多い場合は、抵抗層１５が高濃度の場合であり、ベース拡散領域１７ａと抵抗層１５との間のｐｎ接合から抵抗層１５内には空乏層が広がりにくいから、ベース拡散領域１７ａの底面近くでアバランシェ降伏が生じやすい。
【００６７】
一般に、埋込領域４４ａが離れている箇所は空乏層で満たされにくくなるから、アバランシェ降伏は埋込領域４４ａが離れている場所で発生しやすい。
【００６８】
従って、アバランシェ降伏は、ベース拡散領域１７ａの底面近くであって、ベース拡散領域１７ａの底面に近い位置(ｂ)で発生し、ベース拡散領域１７ａの間のベース拡散領域１７ａの深さに近い位置(ｄ)では発生しにくい。これはシミュレーションによって確認されている。
【００６９】
この場合、アバランシェ降伏が生じた位置がベース拡散領域１７ａの底面に近くても、アバランシェ電流はソース拡散領域２１の底面下の高抵抗部分を通らないので、寄生バイポーラトランジスタがオンせず、破壊が生じにくい。
【００７０】
それに対し、第２導電型の不純物量Ｑａが第１導電型の不純物量Ｑｄよりも多い場合は、抵抗層１５内を空乏層が広がりやすい。この場合は、埋込領域４４ａ間が狭い部分の深い位置(ｃ)でアバランシェ降伏が生じやすい。
いずれにしろ、破壊が生じやすい位置(ｄ)ではアバランシェ降伏は発生しない。
【００７１】
なお、本発明では、上記(２)式中の各変数を、実質的に(２)式を満たすような値に設定し、且つ、Ｗｍ1＞Ｗｍ2を満たすように設定している。
【００７２】
Ｗｍ1＞Ｗｍ2を満たすためには、例えばＷｍ1≧Ｗｍ2×２を満足するように設定しており、一例としてＷｍ2＝３．５μｍに対し、Ｗｍ1＝７．０μｍ以上である。
【００７３】
アバランシェ降伏が発生する位置と第１、第２の不純物量の濃度比Ｑｄ／Ｑａの関係を計算した。
【００７４】
計算条件を下記表１に示す。
【００７５】
【表１】
0003681741.tif 000002
【００７６】
計算結果を下記表２に示す。
【００７７】
【表２】
0003681741.tif 000003
【００７８】
Ｑｄ／Ｑａ＝１．００のときに(２)式のリサーフ条件が成立しており、Ｑｄ／Ｑａ＜１．００のときは第２導電型の不純物量Ｑａが第１導電型の不純物量Ｑｄよりも多い状態であり、１．００＜Ｑｄ／Ｑａのときは第１導電型の不純物量Ｑｄが第２導電型の不純物量Ｑａよりも多い状態である。表中のいずれの場合もＷｍ1＞Ｗｍ2の条件が満たされているので、位置(ｄ)ではアバランシェ降伏が生じていない。
【００７９】
比較例として、Ｗｍ1＜Ｗｍ2の場合と、Ｗｍ1＝Ｗｍ2の場合について、降伏が生じる位置を計算した。その結果を下記表３、４に示す。
【００８０】
【表３】
0003681741.tif 000004
【００８１】
【表４】
0003681741.tif 000005
【００８２】
Ｗｍ1＜Ｗｍ2の場合、Ｑｄ／Ｑａ≧1.25になると位置(ｄ)でアバランシェ降伏が生じるから、アバランシェ破壊を起こす可能性が高くなる。
【００８３】
Ｗｍ1＝Ｗｍ2の場合、Ｑｄ／Ｑａ＝1.25を超えると位置(ｄ)付近でアバランシェ降伏が発生するのでアバランシェ破壊を起こす可能性が高くなります。
【００８４】
なお、上記は、各ベース拡散領域１７ａの底面下に埋込領域４４ａが二個ずつ配置されていたが、三個以上であってもよい。(２)式を満たすために第二導電型の不純物量を増加させる場合は、第２導電型の不純物濃度Ｎａを高くしたり、埋込領域４４ａの幅Ｗｔを大きくする他、各ベース拡散領域１７ａ底面にそれぞれ位置する埋込領域４４ａの本数を増やすことができる。但し、幅Ｗｔを大きくすると溝４３ａの内部表面に半導体材料４０ａを成長させにくくなるので、埋込領域４４ａの本数を増やす方がよい。
【００８５】
次に、本発明の半導体装置の製造方法を説明する。
図１(ａ)〜図２６(ａ)は、上記のようなベース拡散領域１７ａが配置される活性領域の工程に沿った断面図であり、図１(ｂ)〜図２６(ｂ)は、活性領域の外周付近の一部と、活性領域を取り囲む耐圧領域の断面図である。
【００８６】
図１(ａ)、(ｂ)の符号１０は、本発明の半導体装置を製造するための処理基板を示している。
【００８７】
この処理基板１０は、第１導電型の半導体単結晶から成る半導体支持層１１と、該半導体支持層１１表面に半導体支持層１１と同じ導電型の半導体結晶がエピタキシャル成長によって成膜された成長層１２とを有している。
【００８８】
熱酸化処理により、成長層１２の表面には半導体単結晶の酸化物から成る初期酸化膜２８が形成されている。
【００８９】
次に、処理基板１０表面にレジスト膜を形成し、パターニングし、図２(ａ)、(ｂ)に示すように、レジスト膜の活性領域上の位置に四角形の開口４９を形成する。図２(ｂ)の符号４１は、パターニングされたレジスト膜を示しており、開口４９底面には初期酸化膜２８が露出している。
【００９０】
次に、開口４９底面に位置する初期酸化膜２８をエッチングによって除去すると、初期酸化膜２８に、図３(ａ)、(ｂ)に示すように、レジスト膜４１の開口４９と同形状の開口３１が形成される。この開口３１の底面には成長層１２の表面が露出している。同図(ａ)、(ｂ)の状態では、レジスト膜４１は除去されている。
【００９１】
次に、熱酸化処理を行うと、図４(ａ)、(ｂ)に示すように、開口３１の底面の位置に、成長層１２を構成する半導体の酸化物から成る緩和層３２が形成される。この緩和層３２の膜厚は薄く形成されている。
【００９２】
その状態で処理基板１０の表面から第１導電型の不純物を照射すると、不純物は初期酸化膜２８で遮蔽され、緩和層３２は透過し、図５(ａ)、(ｂ)に示すように、開口３１底面位置の成長層１２の内部表面に、第１導電型の高濃度不純物層１３が形成される。この高濃度不純物層１３の深さは浅い。
【００９３】
次に、熱酸化処理を行うと、高濃度不純物層１３に含まれる第１導電型の不純物が深さ方向と横方向に拡散し、図６(ａ)、(ｂ)に示すように、活性領域に第１導電型の導電層１４が形成される。この導電層１４と成長層１２とで第１導電型の抵抗層１５が構成される。
【００９４】
このとき、拡散の際の熱酸化により、処理基板１０表面には半導体の熱酸化膜が形成される。図６(ａ)、(ｂ)の符号３３は、その熱酸化膜と、緩和層３２や初期酸化膜２８と一体になったマスク酸化膜を示している。
【００９５】
導電層１４の表面の濃度は成長層１２の濃度よりも一桁程度高濃度である。導電層１４は拡散で形成されるため、その濃度は表面が高く、深さが深くなるほど小さくなる。なお、導電層１４と成長層１２は同じ導電型であり、ＰＮ接合を形成しないので、本発明では、導電層１４の深さを、成長層１２の濃度の二倍まで低下した位置で定義する。
【００９６】
図２９は、図６(ａ)、(ｂ)のＡ−Ａ線切断面図である。第１導電型の不純物の横方向拡散により、導電層１４の平面形状は、高濃度不純物層１３よりも大きく、四隅が丸まった四角形である。
【００９７】
次に、マスク酸化膜３３上にレジスト膜を形成し、パターニングして図７(ａ)に示すように、活性領域に複数の平行な細長開口４２ａを形成する。また、同図(ｂ)に示すように、耐圧領域にリング形状の複数のリング状開口４２ｂを形成する。符号４１は、開口４２ａ、４２ｂが形成されたレジスト膜を示している。
【００９８】
細長開口４２ａは細長の長方形であり、リング状開口４２ｂは大きさが異なる四角リング(長方形又は正方形のリング)である。リング状開口４２ｂは同心状に配置されており、細長開口４２ａは、各リング状開口４２ｂによって取り囲まれている。
【００９９】
隣り合うリング状開口４２ｂの対向する辺同士は平行にされており、且つ、細長開口４２ａの四辺は、リング状開口４２ｂの辺に対して平行か、又は垂直にされている。
【０１００】
各開口４２ａ、４２ｂの底面にはマスク酸化膜３３表面が露出しており、エッチングによって開口４２ａ、４２ｂ底面位置のマスク酸化膜３３を除去してマスク酸化膜３３をパターニングした後、レジスト膜４１を除去し、今度はマスク酸化膜３３をマスクとして抵抗層１５をエッチングによって掘削すると、図８(ａ)、(ｂ)に示すように、細長開口４２ａの底面位置に、活性溝４３ａが形成され、リング状開口４２ｂの底面位置に、耐圧溝４３ｂが形成される。
【０１０１】
図８(ａ)、(ｂ)のＢ−Ｂ線切断面図を図３０に示す。
活性溝４３ａの平面形状は細長開口４２ａと同じく細長の長方形であり、耐圧溝４３ｂの形状はリング状開口４２ｂと同じ四角リングである。
【０１０２】
活性溝４３ａ相互間の位置は開口４２ａを形成したときに決定される。従って、上記Ｗｍ1＞Ｗｍ2の条件は、開口４２ａ相互間の距離によって設定される。
【０１０３】
活性溝４３ａと耐圧溝４３ｂの深さは同じであり、導電層１４よりも深く、且つ、半導体支持層１１に達しない深さに形成されている。従って、各溝４３ａ、４３ｂの底面には、成長層１２が露出している。各溝４３ａ、４３ｂの底面は、成長層１２の表面と平行であり、各溝４３ａ、４３ｂの側面は底面と垂直である。
【０１０４】
次に、ＣＶＤにより、溝４３ａ、４３ｂの内部の底面及び側面に第２導電型の半導体単結晶又は半導体多結晶を成長させ、図９(ａ)、(ｂ)に示すように、各溝４３ａ、４３ｂ内を、成長させた半導体単結晶又は半導体多結晶から成る第２導電型の半導体材料４０ａ、４０ｂによって充填する。
【０１０５】
充填直後の状態では、半導体材料４０ａ、４０ｂの上部はマスク酸化膜３３の表面上に突き出ており、図１０(ａ)、(ｂ)に示すように、抵抗層１５よりも上の部分をエッチングによって除去した後、図１１(ａ)、(ｂ)に示すように、導電層１４上に位置するマスク酸化膜３３表面は露出したままで、成長層１２に密着しているマスク酸化膜３３上にパターニングしたレジスト膜２７を配置する。
【０１０６】
その状態でエッチングすると、図１２(ａ)、(ｂ)に示すように、成長層１２に密着したマスク酸化膜３３は残り、耐圧領域の抵抗層１５の表面(成長層１２の表面)は覆われたまま、活性領域の導電層１４と、活性領域及び耐圧領域の半導体材料４０ａ、４０ｂ表面が露出する。
【０１０７】
次に、熱酸化処理により、図１３(ａ)、(ｂ)に示すように、薄いゲート絶縁膜３４を形成した後、ＣＶＤ法等によりゲート絶縁膜３４表面に導電性のポリシリコン薄膜を堆積させ、ポリシリコンから成る導電性薄膜３５を形成する。
【０１０８】
次いで、図１４(ａ)、(ｂ)に示すように、導電性薄膜３５上の所定位置にパターニングしたレジスト膜４６を配置し、エッチングによって導電性薄膜３５をパターニングし、図１５(ａ)、(ｂ)に示すように、ゲート電極膜３６を形成する。
【０１０９】
次に、処理基板１０の表面に第２導電型の不純物を照射すると、ゲート電極膜３６とマスク酸化膜３３がマスクとなり、露出されたゲート絶縁膜３４を透過した不純物によって、図１６(ａ)、(ｂ)に示すように、導電層１４の内部表面、及び活性溝４３ａと耐圧溝４３ｂ内部の半導体材料４０ａ、４０ｂの内部表面に第２導電型の高濃度不純物領域１６が形成される。
【０１１０】
次いで、熱処理によって高濃度不純物領域１６に含まれる第２導電型の不純物を拡散させると、図１７(ａ)、(ｂ)に示すように、活性領域と耐圧領域に、第２導電型のベース拡散領域１７ａと補助ガード拡散領域１７ｂがそれぞれ形成される。
【０１１１】
ベース拡散領域１７ａと補助ガード拡散領域１７ｂの深さは同じであり、導電層１４の深さよりも浅い。
【０１１２】
半導体材料４０ａ、４０ｂに含まれる第２導電型の不純物濃度よりもベース拡散領域１７ａと補助ガード拡散領域１７ｂに含まれる第２導電型の不純物濃度の方が高いので、各半導体材料４０ａ、４０ｂのベース拡散領域１７ａや補助ガード拡散領域１７ｂよりも浅い部分は、それぞれベース拡散領域１７ａと補助ガード拡散領域１７ｂで置換されたものとする。
【０１１３】
その場合、ベース拡散領域１７ａの底面に、活性溝４３ａの残部(下部)と、その内部に充填されている半導体材料４０ａとで第２導電型の埋込領域４４ａが形成され、また、補助ガード拡散領域１７ｂの底面に、耐圧溝４３ｂの残部(下部)と、その内部に充填されている半導体材料４０ｂにより、第２導電型の主ガード領域４４ｂが形成される。
【０１１４】
埋込領域４４ａは細長であり、互いに平行になっている。埋込領域４４ａは、ベース拡散領域１７ａの深さよりも下の部分で構成されており、横向きの直方体形状になる。また、埋込領域４４ａの上部はベース拡散領域１７ａに接続されているから、ベース拡散領域１７ａと同電位になる。
【０１１５】
耐圧溝４３ｂ内に充填された半導体材料４０ｂの上部には、半導体材料４０ｂと同じ幅の高濃度不純物領域１６が形成されるが、横方向拡散により、補助ガード拡散領域１７ｂの幅は、主ガード領域４４ｂの幅よりも広くなる。
【０１１６】
図１７(ａ)、(ｂ)のＣ−Ｃ線切断面図を図３１に示す。
各ベース拡散領域１７ａは、四隅が丸く、長辺が埋込領域４４ａが伸びる方向に沿った長方形である。
【０１１７】
各ベース拡散領域１７ａは互いに離間しており、第２導電型の不純物の横方向拡散により、ベース拡散領域１７ａの縁はゲート電極膜３６の底面下に進入するため、ゲート電極膜３６は隣接するベース拡散領域１７ａを跨ぐように位置している。
【０１１８】
補助ガード拡散領域１７ｂの形状は四角リング状であり、同心状に隣接する補助ガード拡散領域１７ｂは、互いに一定距離だけ離間している。
【０１１９】
次に、図１８(ａ)、(ｂ)に示すように、処理基板１０表面にパターニングしたレジスト膜４５を配置し、ベース拡散領域１７ａの幅方向中央位置のゲート絶縁膜３４を露出させた状態で第２導電型の不純物を照射し、ゲート絶縁膜３４を透過した第２導電型の不純物により、ベース拡散領域１７ａの内部表面に浅い第２導電型の高濃度不純物層１８を形成する。
【０１２０】
この第２導電型の高濃度不純物層１８は、長辺がベース拡散領域１７ａの長手方向に沿った長方形であり、高濃度不純物層１８の長辺とベース拡散領域１７ａの長辺とは平行である。
【０１２１】
また、高濃度不純物層１８の長辺は、ゲート電極膜３６の縁から一定距離だけ離間しており、レジスト膜４５を除去し、図１９(ａ)、(ｂ)に示すように、パターニングした別のレジスト膜４６を形成し、高濃度不純物層１８の長辺とゲート電極膜３６の縁との間の位置のゲート絶縁膜３４表面を露出させて他の部分を覆った状態で第１導電型の不純物を照射すると、その不純物はゲート絶縁膜３４の露出部分を透過し、第２導電型の高濃度不純物領域１８とゲート電極膜３６の間に位置するベース拡散領域１７ａの内部表面に第１導電型の高濃度不純物領域１９が形成される。
【０１２２】
レジスト膜４６を除去した後、熱処理を行うと、第２導電型の高濃度不純物領域１８と第１導電型の高濃度不純物領域１９に含まれる不純物がそれぞれ拡散し、図２０(ａ)、(ｂ)に示すように、第２導電型のオーミック拡散領域２０と第１導電型のソース拡散領域２１がそれぞれ形成される。オーミック拡散領域２０の表面濃度は、ベース拡散領域１７ａの表面濃度よりも高く、ソース拡散領域２１とオーミック拡散領域２０は金属膜とオーミック接触を形成するようになっている。
【０１２３】
図２０(ａ)、(ｂ)のＦ−Ｆ線切断面図を図３２に示す。
オーミック拡散領域２０とソース拡散領域２１の平面形状の大きさはベース拡散領域１７ａよりも小さく、また、それらの深さはベース拡散領域１７ａの深さよりも浅い。オーミック拡散領域２０とソース拡散領域２１は、ベース拡散領域１７ａの内側に位置しており、導電領域１４や成長層１２とは接触していない。
【０１２４】
各ベース拡散領域１７ａ内には、オーミック拡散領域２０とソース拡散領域２１とが少なくとも１個以上は形成される。
【０１２５】
ソース拡散領域２１の端部は、横方向拡散によってゲート電極膜３６の底面下に進入するが、ベース拡散領域１７ａの端部とは接触せず、ゲート電極膜３６の底面下のベース拡散領域１７ａの部分であって、ソース拡散領域２１の縁とベース拡散領域１７ａの縁の間でゲート絶縁膜３４と接触する部分によってチャネル領域２２が形成される。
【０１２６】
次に、ＣＶＤ法等により、図２１(ａ)、(ｂ)に示すように、処理基板１０表面にシリコン酸化膜等の層間絶縁膜３７を形成した後、図２２(ａ)、(ｂ)に示すように、活性領域のゲート電極膜３６上や、耐圧領域の表面上にパターニングしたレジスト膜４７を配置し、露出した層間絶縁膜３７とその下層に位置するゲート絶縁膜３４とをエッチングしてオーミック拡散領域２０とソース拡散領域２１の少なくとも一部表面を露出させ、次いで、図２４(ａ)、(ｂ)に示すように、アルミニウム等の金属薄膜２９を形成すると、オーミック拡散領域２０一部表面とソース拡散領域２１一部表面は金属薄膜２９と接触する。
【０１２７】
次いで、パターニングしたレジスト膜(不図示)を金属薄膜２９上に配置し、エッチングによって金属薄膜２９をパターニングすると、図２５に示すように、ソース電極膜３８が形成される。
【０１２８】
ソース電極膜３８を形成する際に、ソース電極膜３８を構成する金属膜から成り、ソース電極膜３８からは絶縁され、ゲート電極膜３６に接続されたゲートパッドと、ソース電極膜３８の一部から成るソースパッドとを形成する。
【０１２９】
このソース電極膜３８はソース拡散領域２１やオーミック拡散領域２０とオーミック接触しており、ソース拡散領域２１はソース電極膜３８に直接電気的に接続され、ベース拡散領域１７ａは、オーミック拡散領域２０を介してソース電極膜３８に電気的に接続される。
【０１３０】
埋込領域４４ａは、ベース拡散領域１７ａに接触しており、従って、埋込領域４４ａもソース電極膜３８に電気的に接続される。ソース電極膜３８は、層間絶縁膜３７によってゲート電極膜３６とは電気的に絶縁されており、また、導電層１４や成長層１２には接触していない。
【０１３１】
次に、図２６(ａ)、(ｂ)に示すように、処理基板１０表面にシリコン酸化膜等から成る保護層３９を形成し、エッチングによって保護層３９をパターニングする。そのパターニングにより、ゲートパッドやソースパッドは露出される。
【０１３２】
次いで、図２７、図２８に示すように、半導体支持層１１の裏面側の露出した表面に金属膜を形成し、その金属膜によってドレイン電極膜３０を構成させる。そして、ダイシング工程を経ると、１枚のウェーハから複数の半導体装置１が得られる。
【０１３３】
ドレイン電極膜３０は、半導体支持層１１とオーミック接触しており、成長層１２や導電領域１４は、半導体支持層１１を介してドレイン電極膜３０に電気的に接続されている。
【０１３４】
なお、この図２７、２８のＧ−Ｇ線切断面図は図２０(ａ)、(ｂ)のＦ−Ｆ線切断面図と同じであり、図３２に示されている。
【０１３５】
以上は、本発明の半導体装置１がＭＯＳトランジスタの場合であったが、本発明は、他の種類の半導体装置も含まれる。
【０１３６】
図３３の符号２は、ＰＮ接合型ＩＧＢＴの本発明の第２例の半導体装置である。この第２例の半導体装置２や、後述する各実施例の半導体装置３、４において、第１例の半導体装置１と同じ部材については同じ符号を付して説明を省略する。また、後述する各実施例のうち、少なくとも第２〜第３例の各半導体装置２〜３の耐圧領域の構成は第１例の半導体装置１と同じである。
【０１３７】
第２例の半導体装置２は、第１導電型の支持層１１に替え、第２導電型のコレクタ層５１を有しており、該コレクタ層５１上に、第１導電型の成長層１２が配置されている。コレクタ層５１裏面には、コレクタ層５１とオーミック接触するコレクタ電極５５が形成されている。他の構成は第１例の半導体装置１と同じである。
【０１３８】
この半導体装置２では、コレクタ層５１と成長層１２との間でＰＮ接合が形成されており、半導体装置２が導通するときには、そのＰＮ接合が順バイアスされ、コレクタ層５１から成長層１２内に少数キャリアが注入されるため、導通抵抗が低くなるようになっている。
【０１３９】
図３４の符号３は、ショットキー接合ＩＧＢＴの本発明の第３例の半導体装置である。
【０１４０】
この半導体装置３では、研磨工程等によって第１例の半導体装置１の半導体支持層１１の相当する部分が除去された後、研磨によって露出された成長層１２の表面に、成長層１２とショットキー接合を形成するクロム等の金属膜が成膜され、その金属膜によってショットキー電極膜５６が構成されている。
【０１４１】
このショットキー接合の極性は、半導体装置３が導通する際に順バイアスされる極性であり、ショットキー接合が順バイアスされることにより、ショットキー電極膜５６から成長層１２内に少数キャリアが注入され、導通抵抗が低くなる。
【０１４２】
図３５の符号４は、本発明の第４例の半導体装置であり、第２導電型の支持基板５２上に第１導電型の成長層１２がエピタキシャル成長によって形成されている。
【０１４３】
この半導体装置４では、抵抗層１５表面から拡散によって形成され、底面が半導体支持層１１に達する分離拡散領域５３を有している。
【０１４４】
分離拡散領域５３はリング状であり、ベース拡散領域１７ａが配置された活性領域を取り囲んでいる。
【０１４５】
分離拡散領域５３が取り囲む領域の内側には、導電領域１４が形成されており、該導電領域１４の内部表面近傍には、ソース拡散領域２１と同時形成の第１導電型のドレイン拡散領域５４が配置されている。ドレイン拡散領域５４表面には、ソース電極膜３８と同時に形成され、ソース電極膜３８とは電気的に絶縁されたドレイン電極膜５９が配置されており、それらにより、トランジスタ６が構成されている。
【０１４６】
他方、リング状の分離拡散領域５３の外側には、小信号用のトランジスタやダイオード等の半導体素子５７が形成されており、複数の半導体素子５７によって制御回路等の電子回路が構成されている。
【０１４７】
支持基板５２の表面には、接地電位に接続されるアース電極膜５８が形成されている。ゲート電極膜３６は、分離拡散領域５３外側の半導体素子５７に接続されており、トランジスタ６は、半導体素子５７によって形成された制御回路によって制御されている。
【０１４８】
アース電極膜５８を接地電位に置き、ドレイン電極膜５９とソース電極膜３８の間に電圧を印加した状態で、ゲート電極膜３６にしきい値電圧以上の電圧を印加するとチャネル領域２２に反転層が形成され、導通する。
【０１４９】
導通すると、ソース電極膜３８とドレイン電極膜５９との間で、電流は抵抗層１５内部を横方向に流れる。
ゲート電極膜３６がしきい値電圧未満の電圧になると遮断する。
【０１５０】
導通状態と遮断状態の両方において、分離拡散領域５３と抵抗層１５とは逆バイアスされており、このトランジスタ６と他の半導体素子５７とは電気的に分離されている。
【０１５１】
なお、本発明の半導体装置では、半導体単結晶にはシリコン単結晶を用いることができる他、ＧａＡｓ等の他の半導体の単結晶を用いることもできる。
【０１５２】
また、上記各実施例では、互いに分離された複数のベース拡散領域１７ａを有していたが、各ベース拡散領域１７ａを第２導電型の拡散領域で接続し、櫛状にしてもよい。
【図面の簡単な説明】
【０１５３】
【図１】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１)
【図２】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２)
【図３】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(３)
【図４】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(４)
【図５】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(５)
【図６】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(６)
【図７】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(７)
【図８】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(８)
【図９】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(９)
【図１０】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１０)
【図１１】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１１)
【図１２】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１２)
【図１３】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１３)
【図１４】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１４)
【図１５】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１５)
【図１６】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１６)
【図１７】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１７)
【図１８】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１８)
【図１９】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(１９)
【図２０】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２０)
【図２１】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２１)
【図２２】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２２)
【図２３】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２３)
【図２４】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２４)
【図２５】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２５)
【図２６】(ａ)、(ｂ)：本発明の半導体装置の製造工程を説明するための図(２６)
【図２７】本発明の第１例の半導体装置の活性領域部分の切断面図
【図２８】本発明の第１例の半導体装置の耐圧領域部分の切断面図
【図２９】図６(ａ)、(ｂ)のＡ−Ａ線切断面図
【図３０】図８(ａ)、(ｂ)のＢ−Ｂ線切断面図
【図３１】図１７(ａ)、(ｂ)のＣ−Ｃ線切断面図
【図３２】図２０(ａ)、(ｂ)のＦ−Ｆ線切断面図
【図３３】本発明の第２例の半導体装置を説明するための断面図
【図３４】本発明の第３例の半導体装置を説明するための断面図
【図３５】本発明の第４例の半導体装置を説明するための断面図
【図３６】アバランシェ降伏が生じる位置を説明するための図
【図３７】従来技術の半導体装置を説明するための断面図
【符号の説明】
【０１５４】
１１……半導体支持層
１５……抵抗層
１７ａ……ベース拡散領域
２１……ソース拡散領域
２２……チャネル領域
３４……ゲート絶縁膜
３６……ゲート電極膜
３８……ソース電極膜
４０ａ……半導体材料
４３ａ……活性溝
４４ａ……埋込領域
Ｗｍ1、Ｗｍ2……抵抗層の幅
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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