(57)【特許請求の範囲】
【請求項１】
ソースが正電源に接続された第１ＰＭＯＳトランジスタと、
ソースが該正電源に接続され、ゲート及びドレインが該第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタと、
ソースが基準電位点に接続され、ゲート及びドレインが前記第１ＰＭＯＳトランジスタのドレインと接続された第１ＮＭＯＳトランジスタと、
ソースが抵抗を介して該基準電位点に接続され、ゲートが該第１ＮＭＯＳトランジスタのゲートに接続され、ドレインが、該第２ＰＭＯＳトランジスタのドレインに接続された第２ＮＭＯＳトランジスタと、で構成されるカレントミラー回路において、
前記第１ＰＭＯＳトランジスタのドレイン領域の開口表面積が、前記第１ＮＭＯＳトランジスタのドレイン領域の開口表面積より大きいことを特徴とするカレントミラー回路。
【請求項２】
請求項１に記載のカレントミラー回路と、前記カレントミラー回路に接続した受光素子とを有することを特徴とする光電変換装置。
【請求項３】
前記カレントミラー回路と前記カレントミラー回路に接続した受光素子とを同一基板上に形成することを特徴とする請求項２記載の光電変換装置。
【請求項４】
ソースが正電源に接続された第１ＰＭＯＳトランジスタと、
ソースが該正電源に接続され、ゲート及びドレインが該第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタと、
ソースが基準電位点に接続され、ゲート及びドレインが前記第１ＰＭＯＳトランジスタのドレインと接続された第１ＮＭＯＳトランジスタと、
ソースが抵抗を介して該基準電位点に接続され、ゲートが該第１ＮＭＯＳトランジスタのゲートに接続され、ドレインが、該第２ＰＭＯＳトランジスタのドレインに接続された第２ＮＭＯＳトランジスタと、で構成されるカレントミラー回路において、
前記第２ＮＭＯＳトランジスタのドレイン領域の開口表面積が、前記第２ＰＭＯＳトランジスタのドレイン領域の開口表面積より大きいことを特徴とするカレントミラー回路。
【請求項５】
請求項４に記載のカレントミラー回路と、前記カレントミラー回路に接続した受光素子とを有することを特徴とする光電変換装置。
【請求項６】
前記カレントミラー回路と前記カレントミラー回路に接続した受光素子とを同一基板上に形成することを特徴とする請求項５記載の光電変換装置。
【請求項７】
請求項２、３、５、６のいずれか１項に記載の光電変換装置を用いたことを特徴とする画像読み取りシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、半導体回路及びＣＭＯＳカレントミラー回路に関わるものであり、特にＣＭＯＳカレントミラー定電流源回路を有する一次元、及び２次元の光電変換装置にかかわるものであり、例えば、電源電圧印加時における定電流源回路の立ち上がり特性が良好なＣＭＯＳ定電流源回路の回路構成に関する。
【０００２】
【従来の技術】
近年、光電変換装置の分野においては、受光素子と周辺回路を同一基板中に形成した光電変換装置の開発が積極的に行われている。例えば、演算増幅器を受光素子と同一半導体基板中に形成したリニアセンサ（テレビジョン学会誌Ｖｏ１．４７，Ｎｏ９（１９９３）ｐｐ．１１８０）、サンプルホールド回路を有するイメージセンサ（特開平４−２２３７７１号公報）、演算増幅器で構成された内部基準電圧発生回路を有する固体撮像装置（特開平９−６５２１５号公報）、等が提案されている。
【０００３】
また、演算増幅器のバイアス電流は一般的に定電流源回路を用いて生成されるが、この定電流源回路をＭＯＳトランジスタを用いて形成する場合には、例えば図５に示すようなＣＭＯＳ定電流源回路（Ｒ．Ｇｒｅｇｏｒｉａｎ，Ｇ．Ｃ．Ｔｅｍｅｓ  Ａｎａ１ｏｇ  ＭＯＳ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  ｆｏｒ  Ｓｉｇｎａｌ  Ｐｒｏｃｅｓｓｉｎｇ  Ｐ．１２７  Ｆｉｇ．４．５．）を用いるのが一般的であるが、その他にも特開平７−４４２５４号公報に開示されているようなＣＭＯＳ定電流源回路も提案されている。
【０００４】
ここで、従来のＣＭＯＳ定電流回路の動作について図５を用いて説明する。
【０００５】
図５に示した、従来のＣＭＯＳ定電流回路に電源電圧が印加された状態において、本定電流回路がカレントミラー回路により構成されている。Ｑ３のドレインからＱ２のドレインに流れる電流とＱ４のドレインからＱ１のドレインに流れる定電流が等しく、通常は、定電流が流れている状態（図５においてＱ２，Ｑ４のＭＯＳトランジスタが飽和領域で動作している状態）で安定する。
【０００６】
また、図６は従来技術の定電流回路（図５）の平面パターン図であり、図８は図６のＡ−Ａ’での模式的断面図である。ここで、図５中のＮＭＯＳであるＱ１、Ｑ２、及びＰＭＯＳであるＱ３、Ｑ４はそれぞれ図６中のＮＭＯＳ４、３、及びＰＭＯＳ１、２に対応している。
【０００７】
これら２図面から明らかなように、従来は、各々のＰＭＯＳ、ＮＭＯＳともドレイン領域の開口表面積に大きさの相違はなかった。
【０００８】
【発明が解決しようとする課題】
しかしながら、従来技術に開示されているＣＭＯＳ定電流回路と、受光素子とを同一の半導体基板中に形成した光電変換装置においては、光照射時にＣＭＯＳ定電流回路が動作しない場合がある。すなわち、定電流がほとんど流れない状態（図５においてＶ01≒ＶDD、Ｖ02≒ＧＮＤ）で安定した場合があり、当然のことながら、この状態においては、Ｖ01とＶDDに電位差がほとんど存在しないために、バイアス電流がほとんど流れず、回路は正常に動作しない。
【０００９】
この理由を以下に説明する。
【００１０】
例えば、Ｑ３のＰＭＯＳトランジスタのドレイン（Ｐ型）とサブストレート（Ｎ型）で形成されるＰＮ接合部で光キャリアが発生すると、図５のＶ01には光生成ホールが蓄積され、Ｖ01の電位が上昇しＱ３、Ｑ４のＰＭＯＳトランジスタはオフ状態となる。それに伴ってＶ02の電位も下降し、最終的には上記の状態で安定する。
【００１１】
また、Ｑ１のＮＭＯＳトランジスタのドレイン（Ｎ型）とウエル（Ｐ型）で形成されるＰＮ接合部で光キャリアが発生する場合も、同様に、Ｖ02にＱ１で発生する光生成電子が蓄積されＶ02の電位は下降し、上記の状態で安定することになり、回路は正常に動作しないことになる。従って、パターンレイアウトやデザインルールの制約で、この定電流回路の遮光が十分にできない場合には、定電流回路が正常に動作しないという問題が発生する。
【００１２】
（発明の目的）
本発明の目的は、上記問題点を解決すべく光照射時においても、電源投入時に正常に動作する半導体回路を実現でき、特に、ＣＭＯＳカレントミラー回路を有する光電変換装置を提供することにある。
【００１３】
なお、本明細書において２つのカレントミラー回路を直列に接続した場合にも１つのカレントミラー回路と称して説明する。
【００１４】
【課題を解決するための手段】
本発明は、ソースが正電源に接続された第１ＰＭＯＳトランジスタと、ソースが該正電源に接続され、ゲート及びドレインが該第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタと、ソースが基準電位点に接続され、ゲート及びドレインが前記第１ＰＭＯＳトランジスタのドレインと接続された第１ＮＭＯＳトランジスタと、ソースが抵抗を介して該基準電位点に接続され、ゲートが該第１ＮＭＯＳトランジスタのゲートに接続され、ドレインが、該第２ＰＭＯＳトランジスタのドレインに接続された第２ＮＭＯＳトランジスタと、で構成されるカレントミラー回路において、前記第１ＰＭＯＳトランジスタのドレイン領域の開口表面積が、前記第１ＮＭＯＳトランジスタのドレイン領域の開口表面積より大きいことを特徴とする。
【００１５】
また、本発明は、ソースが正電源に接続された第１ＰＭＯＳトランジスタと、ソースが該正電源に接続され、ゲート及びドレインが該第１ＰＭＯＳトランジスタのゲートに接続された第２ＰＭＯＳトランジスタと、ソースが基準電位点に接続され、ゲート及びドレインが前記第１ＰＭＯＳトランジスタのドレインと接続された第１ＮＭＯＳトランジスタと、ソースが抵抗を介して該基準電位点に接続され、ゲートが該第１ＮＭＯＳトランジスタのゲートに接続され、ドレインが、該第２ＰＭＯＳトランジスタのドレインに接続された第２ＮＭＯＳトランジスタと、で構成されるカレントミラー回路において、前記第２ＮＭＯＳトランジスタのドレイン領域の開口表面積が、前記第２ＰＭＯＳトランジスタのドレイン領域の開口表面積より大きいことを特徴とする。
【００１８】
また、本発明の画像読み取りシステムは、上記いずれかの光電変換装置を用いることを特徴とする。
【００１９】
（作用）
本発明の半導体回路は、光照射時にＮ型電界効果トランジスタのドレイン領域で発生する光電流を、Ｐ型電界効果トランジスタのドレイン領域で発生する光電流よりも多くする。
【００２０】
また、光照射時にＰ型電界効果トランジスタのドレイン領域で発生する光電流を、Ｎ型電界効果トランジスタのドレイン領域で発生する光電流よりも多くする。
【００２１】
【発明の実施の形態】
以下本発明の実施形態を図面を用いて詳細に説明する。
【００２２】
（実施形態１）
図１は本発明の実施形態１における光電変換装置の３画素分の等価回路図、図２は本発明の光電変換装置に用いている定電流回路の平面パターン図である。
【００２３】
本実施形態の光電変換装置は図１に示すように、ホトダイオード（１０，１０’、１０”）とＰＭＯＳ（１１，１１’、１１”）のゲート及び、リセットスイッチ（１２，１２’、１２”）が接続され、ホトダイオードで発生した信号電荷をＰＭＯＳ（１１、１１’、１１”）ソースホロアで読み出すものである。ここで、ソースホロアはＰＭＯＳトランジスタ（１３、１３’、１３”）の定電流負荷を用いている。この定電流負荷のＰＭＯＳトランジスタ（１３、１３’、１３”）のゲートに定電流回路２０が接続されている。
【００２４】
この光電変換装置は、まずリセットパルスφＲＥＳをハイとして、リセットスイッチ（１２、１２’、１２”）をオンとして、ホトダイオード（１０、１０’、１０”）のアノードを一括してリセット電位ＶＲＥＳにリセットする。次に、所定時間映像光をホトダイオード（１０、１０’、１０”）に照射し、この映像光量に応じてホトダイオード（１０、１０’、１０”）のアノード電位がＰＭＯＳトランジスタ（１１、１１’、１１”）のしきい値以下に下がり、ＰＭＯＳトランジスタ（１１、１１’、１１”）をオンして、映像光量に応じた電流を流す。その電流に応じた電圧を出力電圧Ｖ０１，Ｖ０２，Ｖ０３として出力する。
【００２５】
上記定電流負荷の電流を生成する定電流回路（２０）は、ソースが正電源に接続された第１ＰＭＯＳトランジスタ（２）と、ソースが該正電源に接続され、ゲート及びドレインが該第１ＰＭＯＳトランジスタ（２）のゲートに接続された第２ＰＭＯＳトランジスタ（１）と、ソースが基準電位点に接続され、ゲート及びドレインが第１ＰＭＯＳトランジスタ（２）のドレインと接続された第１ＮＭＯＳトランジスタ（４）と、ソースが抵抗を介して該基準電位点に接続され、ゲートが該第１ＮＭＯＳトランジスタ（４）のゲートに接続され、ドレインが、第２ＰＭＯＳトランジスタのドレインに接続された第２ＮＭＯＳトランジスタ（３）と、で構成される。
【００２６】
また、図２は、本実施形態を用いた定電流回路の平面パターン図である。本図面に示すように、第１ＰＭＯＳトランジスタ（２）のドレイン領域は第１ＮＭＯＳトランジスタ（４）のドレイン領域より大きい。従って、光照射時には、第１ＰＭＯＳトランジスタ（２）のドレイン領域で発生する光生成ホールの方が、第１ＮＭＯＳトランジスタ（４）のドレイン領域で発生する光生成電子よりも大きくなるため、ＮＭＯＳトランジスタ（３、４）のゲート電位は上昇し、定電流回路は正常に動作する。
【００２７】
具体的には、各々のトランジスタのドレイン領域を均一にした定電流回路を用いた従来の光電変換装置の場合には、誤動作する割合が１０％程度も存在していたのに対し、本実施形態の場合はすべて正常に動作した。
【００２８】
また、定電流回路は、本実施形態で用いているカレントミラー回路に限らず、差動増幅回路等の他の回路であっても、ＰＮ接合部で発生する光キャリアの電子と正孔に対して、それを打ち消す素子を持ち得れば、特に光照射の影響による誤動作を防止することができる。また、素材面においても、本実施形態で用いているＣＭＯＳに限られず、ＭＯＳＦＥＴ等の電界効果トランジスタ、バイポーラトランジスタ等であってもよく、半導体デバイスとして本発明を適用できるものである。
【００２９】
また、たとえば、Ｐ型電界効果トランジスタとＮ型電界効果トランジスタとをドレイン領域を通じて直列に接続し、Ｐ型電界効果トランジスタのトランジスタのゲートとＰ型電界効果トランジスタのドレインとを接続して、Ｎ型電界効果トランジスタのドレイン領域の開口表面積をＰ型電界効果トランジスタのドレイン領域の開口表面積よりも大きくした回路構成を備える半導体回路に適用してもよい。
【００３０】
上記のような半導体回路は、光照射時にＮ型電界効果トランジスタのドレイン領域で発生する光電流を、Ｐ型電界効果トランジスタのドレイン領域で発生する光電流よりも多くすることができる。そのため、カレントミラー回路の場合と同様に、定電流回路として正常に動作させることができる。
【００３１】
なお、Ｎ型電界効果トランジスタのトランジスタのゲートとＮ型電界効果トランジスタのドレインとを接続した場合には、Ｐ型電界効果トランジスタのドレイン領域の開口表面積をＮ型電界効果トランジスタのドレイン領域の開口表面積よりも大きくした半導体回路を適用することとなる。
【００３２】
（実施形態２）
図３は、本発明の実施形態における光電変換装置の等価回路図であり、図４は本実施形態に用いた定電流回路の平面パターン図であり、また、図７は図４のＣＭＯＳのＡ−Ａ’の模式的断面図である。
【００３３】
図３を用いて本実施形態の動作を説明すると、受光素子アレイ（２３）で光電変換された信号出力は、シフトレジスタ（２２）により共通出力線（２１）に順次出力される。また共通出力線はオペアンプ（２４）の入力に接続されている。
【００３４】
このオペアンプ（２４）は、定電流回路（２０）の出力に接続されたＰＭＯＳ（２５）のゲートに接続され、ＰＭＯＳ（２５）のドレインにはカレントミラー効果によりＰＭＯＳ（１）のドレイン電流と同じ大きさの電流が流れ、ＰＭＯＳ（２５）のドレインに接続されたカレントミラー回路のＮＭＯＳ（２６），（２７），（３０）に写像され、ＮＭＯＳ（２７）のドレインに接続された負荷としてのカレントミラー回路のＰＭＯＳ（２８），（２９）で再度写像され、ＮＭＯＳ（３０）のドレインに接続されたカレントミラー回路のＰＭＯＳ（３１），（３２）で、ＰＭＯＳ（３２）のドレインには、結果的にＰＭＯＳ（１）のドレイン電流と同一電流が流れる。
【００３５】
受光素子アレイの信号出力はＰＭＯＳ（３３）のゲートに入力され、そのドレインから反転出力として出力段ＮＭＯＳ（３７）のゲートに入力され、受光素子アレイの信号出力と同相の画像信号出力Ｖｏｕｔを得る。なお、ＮＭＯＳ（３５），（３６）は入力段の差動ＰＭＯＳ（３３），（３４）の負荷となり、キャパシタ（３８）は当該オペアンプの位相補償用コンデンサである。
【００３６】
また、図４に示すように、本実施形態においては、オペアンプのバイアス電流を生成する定電流回路を第２ＮＭＯＳトランジスタ（３）のドレイン領域の開口面積を、第２ＰＭＯＳトランジスタ（１）のドレイン領域のそれより大きくしている。
【００３７】
ここで、ドレイン領域の開口表面積とは、ドレインとＰウエルの境界面をいう。
【００３８】
図７は図４のＡ−Ａ’の模式的断面図であり、ゲートは、例えば薄い酸化シリコンＳｉＯ2絶縁膜により絶縁されている。
【００３９】
図７を用いて、上記定電流回路の平面パターン図（図４）とは別の観点から本発明の実施形態を説明すると、第２ＮＭＯＳドレイン領域（３ａ）の開口面積を大きくすることで、光照射によりこのドレイン領域（３ａ）とウエル（Ｐ型）（３ｃ）との間で発生する光生成電子の方が、第２ＰＭＯＳトランジスタ（１ｂ）のドレイン領域で発生する光生成ホールよりも大きくなる。
【００４０】
したがって、上記のように第２ＮＭＯＳトランジスタのドレイン領域で発生する光生成電子を大きくすることにより、図５のＶ０１に生じる光生成ホールの蓄積を防止することでＣＭＯＳ定電流回路に定電流が流れる状態で安定させることができ、光電変換装置を正常に作動させることができる。
【００４１】
さらには、従来技術で存在していた定電流回路が正常に動作しないという問題は、上記実施形態１と同様に解消でき、当該オペアンプ（図３の２４）の動作も一定電圧が供給されることとなるため、光電変換装置を正常に動作するのである。
【００４２】
また、定電流回路においても上記実施形態と同様に、カレントミラー回路に限らず、ＰＮ接合部で発生する光キャリアの電子と正孔に対して、それを打ち消す素子を持ち得れば、特に光照射の影響による誤動作を防止することができる。また、素材面においても、ＣＭＯＳに限られず、ＭＯＳＦＥＴ等の電界効果トランジスタ、バイポーラトランジスタ等であってもよく、半導体デバイスとして本発明を適用できる点は同様である。
【００４３】
また、たとえば、Ｐ型電界効果トランジスタとＮ型電界効果トランジスタとをドレイン領域を通じて直列に接続し、Ｐ型電界効果トランジスタのトランジスタのゲートとＰ型電界効果トランジスタのドレインとを接続して、Ｎ型電界効果トランジスタのドレイン領域の開口表面積をＰ型電界効果トランジスタのドレイン領域の開口表面積よりも大きくした回路構成を備える半導体回路に適用してもよい。
【００４４】
上記のような半導体回路は、光照射時にＮ型電界効果トランジスタのドレイン領域で発生する光電流を、Ｐ型電界効果トランジスタのドレイン領域で発生する光電流よりも多くすることができる。そのため、カレントミラー回路の場合と同様に、定電流回路として正常に動作させることができる。
【００４５】
なお、Ｎ型電界効果トランジスタのトランジスタのゲートとＮ型電界効果トランジスタのドレインとを接続した場合には、Ｐ型電界効果トランジスタのドレイン領域の開口表面積をＮ型電界効果トランジスタのドレイン領域の開口表面積よりも大きくした半導体回路を適用することとなる。
【００４６】
さらに、本発明においては、定電流回路を構成するＭＯＳトランジスタのドレインとウエルで発生する光電流が大き過ぎる場合は、定電流回路の電流精度を悪化させ、かつ、暗時と光照射時で定電流が変化するというような不都合も生じるため、ＭＯＳトランジスタのドレイン領域に流れる光電流は、定電流回路に流れる電流に対して、十分小さくすることが好ましい。
【００４７】
また、本発明は、１次元、２次元の光電変換装置のみならず、種々の光電変換装置に適用することが可能であることはいうまでもない。
【００４８】
以上述べたように、パターンレイアウトやデザインルールの制約で、定電流回路部分の遮光が十分にできない場合においても、本発明の構成を用いることにより、光照射時に定電流源回路が正常に動作しないという問題を解決することが可能になるのである。
【００４９】
（実施形態３）
実施形態１または実施形態２において説明した光電変換装置を用いた画像読み取りシステムについて説明する。本実施形態の画像読み取りシステムは、少なくとも、光電変換装置の動作を制御する駆動手段と、上記の実施形態において説明した光電変換装置と、光源とから構成されている。
【００５０】
画像読み取りシステムには、駆動手段として外部にあるＣＰＵなどから出力されるスタートパルス、クロックパルスなどが入力される。そして、例えばＣＰＵからスキャンを開始させたり、モータ駆動を受けて光源やセンサ駆動等の駆動を行っている。さらに、光電変換装置からの出力信号は、信号処理手段にて、例えば、シェーディング補正や、ダーク補正等の処理がなされ、その後、処理がなされた信号はＣＰＵに取り込まれる。
【００５１】
したがって、定電流源を備える光電変換装置を有する画像入力システムを実現することができる。
【００５２】
【発明の効果】
以上示したように、本発明により、光照射時においても、正常に動作する半導体回路及びＣＭＯＳカレントミラー回路を実現できる。特に、半導体回路及びＣＭＯＳカレントミラー回路を定電流源として用いる光電変換装置を実現することが可能となり、その効果は絶大である。
【００５３】
また、本発明にかかる画像読み取りシステムは、光照射時に、定電流源となる半導体回路などを備えた光電変換装置を用いているため、正常で安定した動作を行うことができる。
【図面の簡単な説明】
【図１】本発明の実施形態１における光電変換装置の３画素分の等価回路図である。
【図２】本発明の実施形態１に用いた定電流回路の平面パターン図である。
【図３】本発明の実施形態２における光電変換装置の等価回路図である。
【図４】本発明の実施形態２に用いた定電流回路の平面パターン図である。
【図５】従来技術の定電流源回路の等価回路図である。
【図６】従来技術の定電流源回路の平面パターン図の一例である。
【図７】ＣＭＯＳ（第２ＰＭＯＳと第２ＮＭＯＳ）の模式的断面図である。
【図８】従来技術のＣＭＯＳ（第２ＰＭＯＳと第２ＮＭＯＳ）の模式的断面図である。
【符号の説明】
１，２  ＰＭＯＳトランジスタ
１ａ  ＰＭＯＳトランジスタのソース
１ｂ  ＰＭＯＳトランジスタのドレイン
３ａ  ＮＭＯＳトランジスタのドレイン
３ｂ  ＮＭＯＳトランジスタのソース
３ｃ  Ｐウエル
３，４  ＮＭＯＳトランジスタ
１０’、１０”  ホトダイオード
１１’、１１”  ＰＭＯＳトランジスタ
１２’、１２”  リセットスイッチ
１３’、１３”  定電流負荷用ＰＭＯＳトランジスタ
２０  定電流回路
２１  共通出力線
２２  シフトレジスタ
２３  受光素子アレイ
２４  オペアンプ
【図１】
0003673651.tif 000002
【図２】
0003673651.tif 000003
【図３】
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【図４】
0003673651.tif 000005
【図５】
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【図６】
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【図７】
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【図８】
0003673651.tif 000009