(57)【特許請求の範囲】
【請求項１】
１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を有するメモリセルを、相交差する第１及び第２の方向にそれぞれ複数配列してなるメモリセルアレイ領域を有し、
前記メモリセルアレイ領域は、
前記第１の方向に沿って配列された各列の前記メモリセルの各々の前記コントロールゲートを、前記第１の方向に沿って接続して形成される複数のコントロールゲート線と、
前記複数のコントロールゲート線の上層にて前記第１の方向に沿って延び、前記複数のコントロールゲート線の半数のサブコントロールゲート線と、
前記第１の方向にて前記メモリセルアレイ領域を挟んだ両側に設けられた第１及び第２の選択領域と、
前記第１，第２選択領域及び前記メモリセルアレイ領域上にて前記第１の方向に沿って延び、前記複数のサブコントロールゲート線より少ない数の複数のメインコントロールゲート線と、
を有し、
前記第２の方向での前記複数のメモリセル間の各境界を挟んで隣り合う各２本の前記コントロールゲート線が、各１本の前記サブコントロールゲート線に共通接続され、
前記第１および第２の選択領域の各々は、前記第２の方向にて間隔をおいて配置された前記複数のサブコントロールゲート線を、前記複数のメインコントロールゲート線に選択して接続するサブコントロールゲート選択回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項２】
請求項１において、
前記第１の選択領域は、奇数連番の２本のサブコントロールゲート線の一方を選択して、前記複数のメインコントロールゲート線の１本に接続する第１のサブコントロールゲート選択回路を有し、
前記第２の選択領域は、偶数連番の２本のサブコントロールゲート線の一方を選択して、前記複数のメインコントロールゲート線の１本に接続する第２のサブコントロールゲート選択回路を有することを特徴とする不揮発性半導体記憶装置。
【請求項３】
１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を有するメモリセルを、相交差する第１及び第２の方向にそれぞれ複数配列してなるメモリセルアレイ領域を有し、
前記メモリセルアレイ領域は、
第１の方向に沿って配列された複数のメモリセルの両側にて、前記第１の方向に沿って延びる不純物層で形成された複数のビット線と、
前記第１の方向に沿って配列された各列の前記メモリセルの各々の前記コントロールゲートを、前記第１の方向に沿って接続して形成された、前記複数のビット線の数の２倍の数のコントロールゲート線と、
前記複数のコントロールゲート線の上層にて前記第１の方向に沿って延び、前記複数のビット線と同数のサブコントロールゲート線と、
前記第１の方向にて前記メモリセルアレイ領域を挟んだ両側に設けられた第１及び第２の選択領域と、
前記第１，第２選択領域及び前記メモリセルアレイ領域上にて前記第１の方向に沿って延び、前記複数のサブコントロールゲート線より少ない数の複数のメインコントロールゲート線と、
前記第２の方向に沿って延びる複数のワード線と、
を有し、
前記第２の方向での前記複数のメモリセル間の各境界を挟んで隣り合う各２本の前記コントロールゲート線が、各１本の前記サブコントロールゲート線に共通接続され、
前記第１および第２の選択領域の各々は、前記第２の方向にて間隔をおいて配置された前記複数のサブコントロールゲート線を、前記複数のメインコントロールゲート線に選択して接続するサブコントロールゲート選択回路を有し、
前記複数のビット線の各々は、前記第１の方向にて不連続領域を境に分断された複数のビット分割線を有し、
各１本のビット線を構成する前記複数のビット分割線の各々とそれぞれ接続される複数のサブビット線が、前記複数のビット線の上層にて前記第１の方向に沿って延びていることを特徴とする不揮発性半導体記憶装置。
【請求項４】
請求項３において、
偶数のビット線の両側の各２本のコントロールゲート線は、偶数のサブコントロールゲート線の各々にそれぞれ共通接続され、
奇数のビット線の両側の各２本のコントロールゲート線は、奇数のサブコントロールゲート線の各々にそれぞれ共通接続されていることを特徴とする不揮発性半導体記憶装置。
【請求項５】
請求項４において、
前記第１，第２の選択領域及び前記メモリセルアレイ領域上にて前記第１の方向に沿って延び、前記複数のサブビット線より少ない複数のメインビット線をさらに有し、
前記第１の選択領域は、
偶数連番の２本のサブビット線の一方を選択して、前記複数のメインビット線に接続する第１のサブビット選択回路と、
奇数連番の２本のサブコントロールゲート線の一方を選択して、前記複数のメインコントロールゲート線に接続する第１のサブコントロールゲート選択回路と、
を有し、
前記第２の選択領域は、
奇数連番の２本のサブビット線の他方を選択して、前記複数のメインビット線に接続する第２のサブビット選択回路と、
偶数連番の２本のサブコントロールゲート線の他方を選択して、前記複数のメインコントロールゲート線に接続する第２のサブコントロールゲート選択回路と、
を有することを特徴とする不揮発性半導体記憶装置。
【請求項６】
請求項５において、
前記複数のサブビット線は、第１層の金属配線層であることを特徴とする不揮発性半導体記憶装置。
【請求項７】
請求項６において、
前記複数のサブコントロールゲート線は、第２層の金属配線層であることを特徴とする不揮発性半導体記憶装置。
【請求項８】
請求項７において、
前記複数のメインビット線及び前記複数のメインコントロールゲート線は、第３層の金属配線層であることを特徴とする不揮発性半導体記憶装置。
【請求項９】
請求項５乃至８のいずれかにおいて、
前記メモリセルアレイ領域及びその両側の前記第１，第２の選択領域にて１単位のメモリブロックが構成され、複数のメモリブロックが前記第１の方向に沿って配列されていることを特徴とする不揮発性半導体記憶装置。
【請求項１０】
請求項９において、
前記複数のメモリブロックの前記第１の方向の一端には、前記複数のメインビット線を駆動するメインビット線ドライバが設けられ、
前記複数のメモリブロックの前記第１の方向の他端には、前記複数のメインコントロールゲート線を駆動するメインコントロールゲート線ドライバが設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項１１】
請求項９または１０において、
前記複数のメモリブロックの第２の方向の一端には、前記ワード線を駆動するワード線ドライバが設けられていることを特徴とする不揮発性半導体記憶装置。
【請求項１２】
請求項１１において、
前記第２の方向にて前記ワード線ドライバを挟んだ両側に、前記複数のメモリブロックがそれぞれ配置されていることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
請求項１乃至１２のいずれかにおいて、
前記２つの不揮発性メモリ素子は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を備えたメモリセルにて構成される不揮発性半導体記憶装置に関する。
【０００２】
【背景技術】
不揮発性半導体装置として、チャネルとゲートとの間のゲート絶縁層が、酸化シリコン膜、窒化シリコン膜及び酸化シリコン膜の積層体からなり、窒化シリコン膜に電荷がトラップされるＭＯＮＯＳ（Metal-Oxide-Nitride-Oxide -Semiconductorまたは-substrate）型が知られている。
【０００３】
このＭＯＮＯＳ型不揮発性半導体記憶装置は、文献（Y.Hayashi,et al,2000 Symposium on VLSI Technology Digest of Technical Papers p.122-p.123）に開示されている。この文献には、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子（ＭＯＮＯＳメモリセル）を備えたツインＭＯＮＯＳフラッシュメモリセルが開示されている。すなわち、１つのフラッシュメモリセルが、電荷のトラップサイトを２つ有している。
【０００４】
【発明が解決しようとする課題】
このツインＭＯＮＯＳフラッシュメモリセルを駆動するには、２本のビット線と、１本のワード線と、２本のコントロールゲート線とを要する。
【０００５】
これらの配線のうち、２本のビット線と２本のコントロールゲート線は通常は列方向に沿って配線される。このとき、その１列の複数のメモリセル群の幅内にて、４本の配線（２本のビット線と２本のコントロールゲート線）を同一層の金属配線とすることは、最小幅のライン＆スペースのフォトリソグラフィ工程を用いても困難である。
【０００６】
結果として、１列のメモリセル群の幅を広くして配線スペースを確保するしかない。しかし、このようにするとメモリセルの集積度が低下してしまい、近年の不揮発性半導体記憶装置の大容量化に対応できなくなる。
【０００７】
そこで、本発明は、１メモリセルが２トラップサイトを有しながらも、高集積な不揮発性半導体記憶装置を提供することにある。
【０００８】
本発明の他の目的は、コントロールゲートに給電するための配線を少なくして、配線の配置に余裕度と自由度とをもたせることができる不揮発性半導体記憶装置を提供することにある。
【０００９】
本発明のさらに他の目的は、コントロールゲート及びビット線のための配線の配置に余裕度と自由度とをもたせることができる不揮発性半導体記憶装置を提供することにある。
【００１０】
【課題を解決するための手段】
本発明の一態様に係る不揮発性半導体記憶装置は、１つのワードゲートと、２つのコントロールゲートにより制御される２つの不揮発性メモリ素子を有するメモリセルを、相交差する第１及び第２の方向にそれぞれ複数配列してなるメモリセルアレイ領域を有する。前記メモリセルアレイ領域は、前記第１の方向に沿って配列された各列の前記メモリセルの各々の前記コントロールゲートを、前記第１の方向に沿って接続して形成される複数のコントロールゲート線と、前記複数のコントロールゲート線の上層にて前記第１の方向に沿って延び、前記複数のコントロールゲート線の半数のサブコントロールゲート線とを有する。前記第２の方向での前記複数のメモリセル間の各境界を挟んで隣り合う各２本の前記コントロールゲート線が、各１本の前記サブコントロールゲート線に共通接続されている。
【００１１】
本発明の一態様によれば、コントロールゲートの数に対して、サブコントロールゲートの数をほぼ半数に減少できるので、サブコントロールゲート線が配置される層にて、配線スペースに余裕が生じ、配線の自由度が高められる。
【００１２】
こうして、１メモリセルが２トラップサイトを有していても、金属配線のためのスペースを確保するために集積度を低下させる必要がなくなり、高集積な不揮発性半導体記憶装置を提供できる。
【００１３】
前記メモリセルアレイ領域と前記第１の方向にて隣接して配置された選択領域と、
前記選択領域及び前記メモリセルアレイ領域上にて前記第１の方向に沿って延び、前記複数のサブコントロールゲート線より少ない数の複数のメインコントロールゲート線をさらに設けることができる。この選択領域は、前記複数のサブコントロールゲート線を前記複数のメインコントロールゲート線に選択して接続するサブコントロールゲート選択回路を有する。
【００１４】
こうすると、サブコントロールゲート線の数よりもメインコントロールゲート線の数をさらに少なくできるので、メインコントロールゲート線が配置される層でも、配線スペースに余裕が生じ、配線の自由度が高められる。
【００１５】
前記選択領域は、前記第１の方向にて前記メモリセルアレイ領域を挟んだ両側に設けられた第１及び第２の選択領域を有することが好ましい。この場合、前記第１の選択領域には、奇数及び偶数のサブコントロールゲート線の一方を選択して、前記複数のメインコントロールゲート線に接続する第１のサブコントロールゲート選択回路が設けられる。前記第２の選択領域には、前記奇数及び偶数のサブコントロールゲート線の他方を選択して、前記複数のメインコントロールゲート線に接続する第２のサブコントロールゲート選択回路が設けられる。
【００１６】
複数のサブコントロールゲート線が延長される先の選択領域を２つに分割することで、サブコントロールゲート線の配線の自由度がさらに高まる。
【００１７】
本発明の他の態様に係る不揮発性半導体記憶装置は、前記メモリセルアレイ領域は、
前記複数のコントロールゲート線の上層にて前記第１の方向に沿って延び、前記複数のサブビット線と同数のサブコントロールゲート線と、前記第２の方向に沿って延びる複数のワード線とをさらに有する。この場合も、前記第２の方向での前記複数のメモリセル間の各境界を挟んで隣り合う各２本の前記コントロールゲート線が、各１本の前記サブコントロールゲート線に共通接続される。
【００１８】
本発明の他の態様によれば、複数のサブコントロールゲート線と複数のビット線の各本数が等しくなる。よって、複数のビット線が形成される層例えば第１層金属配線層と、複数のサブコントロールゲート線が形成される層例えば第２層金属配線層とで、ライン＆スペースの幅を共通に設計できる。
【００１９】
ここで、偶数のビット線の両側の各２本のコントロールゲート線は、偶数のサブコントロールゲート線の各々にそれぞれ共通接続することができる。同様に、奇数のビット線の両側の各２本のコントロールゲート線は、奇数のサブコントロールゲート線の各々にそれぞれ共通接続することができる。
【００２０】
前記複数のビット線の各々は、前記第１の方向にて不連続領域を挟んで複数のビット分割線に分断することができる。この場合、各１本のビット線を構成する前記複数のビット分割線とそれぞれ接続される複数のサブビット線がもうけられる。これにより、第１の方向で分断されたビット線をサブビット線によって裏打ちできる。
【００２１】
前記第１の方向にて前記メモリセルアレイ領域を挟んだ両側に設けられた第１及び第２の選択領域と、前記第１，第２の選択領域及び前記メモリセルアレイ領域上にて前記第１の方向に沿って延び、前記複数のサブコントロールゲート線より少ない複数のメインコントロールゲート線と、前記第１，第２の選択領域及び前記メモリセルアレイ領域上にて前記第１の方向に沿って延び、前記複数のサブビット線より少ない複数のメインビット線とをさらに設けることができる。
【００２２】
こうすると、メインビット線及びメインコントロールゲート線の数をそれぞれ少なくできるので、メインビット線及びメインコントロールゲート線を同層に配置しても、配線数のトータルが減る分配線スペースに余裕が生ずる。
【００２３】
すなわち、前記複数のメインビット線及び前記複数のメインコントロールゲート線を、例えば共に第３層の金属配線層とすることができる。
【００２４】
また、複数のサブビット線及び複数のサブコントロールゲート線が延長される先の選択領域を２つに分割することで、各配線の自由度がさらに高まる。
【００２５】
この場合、前記第１の選択領域は、奇数及び偶数のサブビット線の一方を選択して、前記複数のメインビット線に接続する第１のサブビット選択回路と、前記奇数及び偶数のサブコントロールゲート線の一方を選択して、前記複数のメインコントロールゲート線に接続する第１のサブコントロールゲート選択回路とを有する。前記第２の選択領域は、前記奇数及び偶数のサブビット線の他方を選択して、前記複数のメインビット線に接続する第２のサブビット選択回路と、前記奇数及び偶数のサブコントロールゲート線の他方を選択して、前記複数のメインコントロールゲート線に接続する第２のサブコントロールゲート選択回路とを有する。
【００２６】
このように、コントロールゲート選択回路を第１，第２の選択領域に分散できるので、回路レイアウトが容易になる。
【００２７】
このように、コントロールゲート選択回路を第１，第２の選択領域に分散できるので、回路レイアウトが容易になる。
【００２８】
前記メモリセルアレイ領域及びその両側の前記第１，第２の選択領域にて１単位のメモリブロックが構成され、複数のメモリブロックを前記第１の方向に沿って配列することができる。こうして、不揮発性半導体記憶装置の記憶容量の大容量化を図ることができる。しかも、サブコントロールゲート線及びサブビット線の長さを短くでき、配線容量に起因した不具合を改善できる。また、各ブロック毎にデータ消去を一括して行うことができ、メモリ全体でデータ消去するものと比較して、その消去単位を小さくできる。
【００２９】
この場合、前記複数のメモリブロックの前記第１の方向の一端に、前記複数のメインビット線を駆動するメインビット線ドライバを設けることができる。
【００３０】
こうすると、複数のメインビット線を複数のメモリブロックで共用し、かつメインビット線ドライバも複数のメモリブロックで共用できる。
さらに加えて、前記複数のメモリブロックの前記第１の方向の他端に、前記複数のメインコントロールゲート線を駆動するメインコントロールゲート線ドライバを設けることができる。
【００３１】
こうすると、複数のメインコントロールゲート線を複数のメモリブロックで共用し、かつメインコントロールゲート線ドライバも複数のメモリブロックで共用できる。
【００３２】
前記複数のメモリブロックの第２の方向の一端には、前記ワード線を駆動するワード線ドライバが設けることができる。不揮発性半導体記憶装置の記憶容量をさらに大容量化するには、前記第２の方向にて前記ワード線ドライバを挟んだ両側に、前記複数のメモリブロックをそれぞれ配置しても良い。
【００３３】
前記２つの不揮発性メモリ素子は、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）からなるＯＮＯ膜を電荷のトラップサイトとして有することができるが、これに限らず他の構造を採用することができる。
【００３４】
【発明の実施の形態】
以下、本発明の実施の形態について、図面を参照して説明する。
【００３５】
（メモリセル構造）
図１は不揮発性半導体記憶装置の一断面を示し、図２はその等価回路図である。図１において、１つのメモリセル１００は、シリコン基板上のＰ型ウェル領域１０２にゲート酸化膜を介して例えばポリシリコンを含む材料にて形成されたワードゲート１０４と、２つのコントロールゲート１０６Ａ，１０６Ｂと、２つのメモリ素子（ＭＯＮＯＳメモリセル）１０８Ａ，１０８Ｂとを有する。
【００３６】
２つのコントロールゲート１０６Ａ，１０６Ｂは、ワードゲート１０４の両側壁に形成され、ワードゲート１０４とはそれぞれ電気的に絶縁されている。
【００３７】
２つのメモリ素子１０８Ａ，１０８Ｂの各々は、ＭＯＮＯＳのＭ（Metal）に相当する２つのコントロールゲート１０６Ａ，１０６Ｂの一つと、ＭＯＮＯＳのＳ（Silicon）に相当するＰ型ウェル１０２との間に、酸化膜（Ｏ）、窒化膜（Ｎ）及び酸化膜（Ｏ）を積層することで構成される。なお、コントロールゲート１０６Ａ，１０６Ｂは、ドープトシリコン、シリサイドなどの導電材で構成することができる。
【００３８】
このように、１つのメモリセル１００は、２つのスプリットゲート（コントロールゲート１０６Ａ，１０６Ｂ）を備えた２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂを有し、２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂにて一つのワードゲート１０４を共用している。
【００３９】
この２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂは、それぞれ電荷のトラップサイトとして機能する。２つのＭＯＮＯＳメモリセル１０８Ａ，１０８Ｂの各々は、ＯＮＯ膜１０９にて電荷をトラップすることが可能である。
【００４０】
図１及び図２に示すように、行方向（図１及び図２の第２の方向Ｂ）に間隔をおいて配列された複数のワードゲート１０４は、ポリサイドなどで形成される１本のワード線ＷＬに共通接続されている。
【００４１】
また、図１に示すコントロールゲート１０６Ａ，１０６Ｂは、列方向（図１の紙面に垂直な第１の方向Ａ）に沿って延び、列方向に配列される複数のメモリセル１００にて共用される。よって、符号１０６Ａ，１０６Ｂをコントロールゲート線とも称する。
【００４２】
ここで、［ｉ］番目のメモリセル１００［ｉ］のコントロールゲート線１０６Ｂと、［ｉ＋１］番目のメモリセル１００［ｉ＋１］のコントロールゲート線１０６Ａとには、例えばコントロールゲート線よりも上層に形成される第２層目の金属層から成るサブコントロールゲート線ＣＧ［ｉ＋１］が接続されている。
【００４３】
Ｐ型ウェル１０２には、［ｉ］番目のメモリセル１００［ｉ］のＭＯＮＯＳメモリセル１０８Ｂと、［ｉ＋１］番目のメモリセル１００［ｉ＋１］のＭＯＮＯＳメモリセル１０８Ａとに共用される［ｉ＋１］番目の不純物層１１０［ｉ＋１］が設けられている。
【００４４】
これらの不純物層１１０［ｉ］，［ｉ＋１］，［ｉ＋２］は例えばＰ型ウェル内に形成され、列方向（図１の紙面に垂直な第１の方向Ａ方向）に沿って延び、列方向に配列される複数のメモリセル１００にて共用されるビット線として機能する。よって、符号１１０［ｉ］，［ｉ＋１］，［ｉ＋２］などをビット線とも称する。
【００４５】
これらの不純物層（ビット線）１１０［ｉ］，［ｉ＋１］，［ｉ＋２］には、例えば第１層の金属層で形成されるサブビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］が接続されている。
【００４６】
（メモリセルからのデータ読み出し動作）
一つのメモリセル１００は、図２に示すように、ワードゲート１０４により駆動されるトランジスタＴ２と、２つのコントロールゲート１０６Ａ，１０６Ｂによりそれぞれ駆動されるトランジスタＴ１，Ｔ３とを直列に接続したものと模式化することができる。
【００４７】
メモリセル１００の動作を説明するに際して、図３に示すように、隣接する２つのメモリセル１００［ｉ］，［ｉ＋１］の各所の電位の設定についてまず説明する。図３は、メモリセル１００［ｉ］のワードゲート１０４の右側のＭＯＮＯＳメモリセル１０８Ｂからのデータ読み出しについて説明する図である。なお、以下の動作説明において、トランジスタＴ１〜Ｔ３のしきい値電圧は２．５Ｖ未満と仮定する。
【００４８】
この場合、各ワードゲート１０４に例えば２．５Ｖを印加して、各トランジスタＴ２をオンさせる。また、メモリセル１００［ｉ］の左側のコントロールゲート１０６Ａに、サブコントロールゲート線ＣＧ［ｉ］を介してオーバライド電圧（例えば５Ｖ）を印加して、ＭＯＮＯＳメモリセル１０８Ａに相当するトランジスタＴ１をオンさせる。メモリセル１００［ｉ］の右側のコントロールゲート１０６Ｂの電位ＶCGとして、読み出し電位Ｖｒｅａｄを印加する。
【００４９】
このとき、ワードゲート１０４の右側のＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていたか否かで、ＭＯＮＯＳメモリセル１０８Ｂに相当するトランジスタＴ３の動作は以下のように分かれる。
【００５０】
図４は、メモリセル１００［ｉ］の右側のコントロールゲート１０６Ｂへの印加電圧と、それによって制御されるＭＯＮＯＳメモリセル１０８Ｂに相当するトランジスタＴ３のソース−ドレイン間に流れる電流Ｉｄｓとの関係を示している。
【００５１】
図４に示すように、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていない場合には、コントロールゲート電位ＶCGが低いしきい値電圧Ｖｌｏｗを超えると電流Ｉｄｓが流れ始める。これに対して、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場合には、コントロールゲート電位ＶCGが高いしきい値電圧Ｖｈｉｇｈを超えない限り電流Ｉｄｓが流れ始めない。
【００５２】
ここで、データ読み出し時にコントロールゲート１０６Ｂに印加される電圧Ｖｒｅａｄは、２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈのほぼ中間電圧（例えば２．５Ｖ）に設定されている。
【００５３】
従って、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていない場合には電流Ｉｄｓが流れ、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場合には電流Ｉｄｓが流れないことになる。
【００５４】
ここで、データ読み出し時には、不純物層１１０［ｉ］（サブビット線ＢＬ［ｉ］）をセンスアンプに接続し、不純物層１１０［ｉ＋１］（サブビット線ＢＬ［ｉ＋１］）の電位ＶＤ［ｉ＋１］を１．５Ｖに設定しておく。こうすると、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されていない場合には電流Ｉｄｓが流れるため、オン状態のトランジスタＴ１，Ｔ２を介して、サブビット線ＢＬ［ｉ］に例えば２５μＡ以上の電流が流れる。これに対し、ＭＯＮＯＳメモリセル１０８Ｂに電荷が蓄積されている場合には電流Ｉｄｓが流れないため、トランジスタＴ１，Ｔ２がオン状態であっても、サブビット線ＢＬ［ｉ］に流れる電流は例えば１０ｎＡ未満となる。よって、サブビット線ＢＬ［ｉ］に流れる電流をセンスアンプにて検出することで、ツインメモリセル１００［ｉ］のＭＯＮＯＳメモリ素子１０８Ｂ（選択セル）からのデータ読み出しが可能となる。
【００５５】
なお、メモリセル１００［ｉ＋１］でもトランジスタＴ１，Ｔ２はオンしているが、トランジスタＴ３のコントロールゲート電位ＶCGは０Ｖとされ、図３の２つのしきい値電圧Ｖｌｏｗ，Ｖｈｉｇｈの双方より電位ＶCGが低いので、メモリセル１００［ｉ＋１］にてソース−ドレイン電流は流れることがない。よって、メモリセル１００［ｉ＋１］でのデータ蓄積状況が、メモリセル１００［ｉ］からのデータ読み出しに悪影響を与えることがない。
【００５６】
メモリセル１００［ｉ］の左側のＭＯＮＯＳメモリセル１０８Ａからデータを読み出すには、メモリセル１００［ｉ−１］，［ｉ］の各所の電位を、上記と同様に設定すればよい。
【００５７】
（メモリセルのプログラミング）
図５は、メモリセル１００［ｉ］のワードゲード１０４の右側のＭＯＮＯＳメモリセル１０８Ｂのデータプログラミングについて説明する図である。なお、このデータプログラミング動作の前には、後述するデータ消去動作が実施されている。
【００５８】
図５では、図３と同じく、サブコントロールゲート線ＣＧ［ｉ］の電位はオーバライド電位（例えば５Ｖ）とされ、サブコントロールゲート線ＣＧ［ｉ＋２］の電位は０Ｖとされている。しかし、各ワードゲート１０４の電位は、ワード線ＷＬにより例えば０．７７〜１Ｖ程度に設定される。また、メモリセル１００［ｉ］の右側のコントロールゲート１０８Ｂの電位は、サブコントロールゲート線ＣＧ［ｉ＋１］を介して、図４に示す書き込み電位Ｖｗｒｉｔｅ（例えば５〜６Ｖ）に設定され、［ｉ＋１］番目の不純物層１１０［ｉ＋１］（ビット線ＢＬ［ｉ＋１］）の電位ＶＤ［ｉ＋１］は、サブビット線ＢＬ［ｉ＋１］を介して例えば４．５〜５Ｖに設定される。
【００５９】
こうすると、メモリセル１００［ｉ］のトランジスタＴ１，Ｔ２がそれぞれオンして、不純物層１１０［ｉ］に向けて電流Ｉｄｓが流れる一方で、ＭＯＮＯＳメモリセル１０８ＢのＯＮＯ膜１０９にはチャンネルホットエレクトロン（ＣＨＥ）がトラップされる。こうして、ＭＯＮＯＳメモリセル１０８Ｂのプログラミング動作が実施されて、データの「０」または「１」が書き込まれる。
【００６０】
（メモリセルのデータ消去）
図６は、ワード線ＷＬに接続された２つのメモリセル１００［ｉ］，［ｉ＋１］のデータ消去について説明する図である。
【００６１】
図６では、各ワードゲート１０４の電位は、ワード線ＷＬによって例えば０Ｖに設定され、サブコントロールゲート線ＣＧ［ｉ］，［ｉ＋１］，［ｉ＋２］によって、コントロールゲート１０６Ａ，１０６Ｂの電位は例えば−５〜−６Ｖ程度に設定される。さらに、サブビット線ＢＬ［ｉ］，［ｉ＋１］，［ｉ＋２］によって、不純物層（ビット線）１１０［ｉ］，［ｉ＋１］，［ｉ＋２］の各電位は３〜４Ｖ（Ｐ型ウェル電位と等しい）に設定される。
【００６２】
こうすると、各ＭＯＮＯＳメモリセル１０８Ａ，１０８ＢのＯＮＯ膜１０９にトラップされていた電子は、金属（Ｍ）に印加された−５〜−６Ｖと、シリコン（Ｓ）に印加された３〜４Ｖとで形成される電界により、トンネル効果により抜かれて消去される。これにより、複数メモリセルにて同時にデータ消去が可能となる。なお、消去動作としては、上述のものとは異なり、ビットとなる不純物層の表面のバンド−バンドトンネリングによりホットホールを形成し、蓄えられていたエレクトロンを消去するものであっても良い。
【００６３】
（不揮発性半導体記憶装置の全体構成）
上述のメモリセル１００を用いて構成される不揮発性半導体記憶装置について、図７及び図８を参照して説明する。
【００６４】
図７は不揮発性半導体記憶装置の平面レイアウト図であり、メモリ領域２００は例えば３２個のメモリブロック２０１に分割されている。このメモリ領域２００の第１の方向Ａの一端にはメインコントロールゲート線ドライバ２０２が、第１の方向Ａの他端にはメインビット線ドライバ２０４及びセンスアンプ２０６がそれぞれ設けられている。また、メモリ領域２００の第２の方向Ｂの一端にはワード線ドライバ２０８が設けられている。
【００６５】
メインコントロールゲート線ドライバ２０２は、ブロックＮｏ．０〜Ｎｏ．３１の各メモリブロック２０１に亘って第１の方向Ａに沿って延びる例えば第３層の金属配線層から成るメインコントロールゲート線ＭＣＧ０，ＭＣＧ１，…を駆動するものである。
【００６６】
同様に、メインビット線ドライバ２０４は、ブロックＮｏ．０〜Ｎｏ．３１の各メモリブロック２０１に亘って第１の方向Ａに沿って延びる例えば第３層の金属配線層から成るメインビット線ＭＢＬ０，ＭＢＬ１，…を駆動するものである。
【００６７】
図８は、２つのメモリ領域２００Ａ，２００Ｂを有する不揮発性半導体記憶装置を示している。このとき、メモリ領域２００Ａに対してメインコントロールゲート線ドライバ２０２Ａ，メインビット線ドライバ２０４Ａ及びセンスアンプ２０６Ａを設け、メモリ領域２００Ｂに対してメインコントロールゲート線ドライバ２０２Ｂ，メインビット線ドライバ２０４Ｂ及びセンスアンプ２０６Ｂを設けている。ワード線ドライバ２０８は２つのメモリ領域２００Ａ，２００Ｂの間に配置されて、両メモリ領域２００Ａ，２００Ｂに共用することができる。
【００６８】
図７及び図８のレイアウトに限らず、種々の変形実施が可能である。例えばメモリ領域２００での記憶容量を１６Ｍｂｉｔとした時、４つのメモリ領域２００を有する不揮発性半導体記憶装置の記憶容量は１６×４＝６４Ｍｂｉｔとなる。
【００６９】
１６Ｍｂｉｔの記憶容量を持つメモリ領域２００が３２分割された各メモリブロック２０１は、１ワード線ＷＬに２ｋ個（４ｋｂｉｔ）のメモリセル１００が接続され、各メモリブロックには１２８本のワード線ＷＬが配置される。従って、各メモリブロック２０１は３２ｋｗｏｒｄ＝６４ｋｂｙｔｅの記憶容量を有する。なお、図７及び図８の各メモリ領域２００（２００Ａ，２００Ｂ）では、出力端子Ｄ０〜Ｄ１５より、各１ビット計１６ビットのデータを同時にリードまたはライトすることができる。
【００７０】
（メモリブロックの構成）
次に、メモリ領域２００を例えば３２分割した１メモリブロック２０１の構成について、図９を参照して説明する。
【００７１】
図９は、図７及び図８に示す１メモリブロック２０１内の平面レイアウトを示している。図９において、メモリブロック２０１は相交差する第１及び第２の方向Ａ，Ｂにそれぞれメモリセル１００を複数配列してなるメモリセルアレイ領域２１０を有する。また、メモリセルアレイ領域を挟んだ両側であって、第１の方向Ａの両端には、第１の選択領域２２０と第２の選択領域２２２とが設けられている。第１の選択領域２２０は、奇数サブコントロールゲート選択回路２１２と、偶数サブビット選択回路２１６の各領域に分割されている。同様に、第２の選択領域２２２は、偶数サブコントロールゲート選択回路２１４と、奇数サブビット選択回路２１８の各領域に分割されている。
【００７２】
メモリブロック２０１内のメモリセルアレイ領域２１０の詳細を図１０〜図１３に示す。図１０〜図１３において、メモリセルアレイ領域２１０内には、第２の方向Ｂに向けて延びる例えば２５６本のワード線ＷＬ０〜ＷＬ２５５が設けられ、例えばポリサイドにて形成されている。
【００７３】
図１０に示すように、各サブビット線ＢＬ０，ＢＬ１，…の両側には、コントロールゲート線１０６Ａ，１０６Ｂが配置されている。従って、コントロールゲート線１０６Ａ，１０６Ｂの総数は、サブビット線ＢＬ０，ＢＬ１…の総数のほぼ２倍となる。
【００７４】
また、図１２において、偶数のサブビット線ＢＬ０，ＢＬ２，ＢＬ４，…は、第１の方向Ａの一端側に配置された第１の領域２２０の偶数サブビット選択回路２１６まで延長形成されている。奇数のサブビット線ＢＬ１，ＢＬ３，ＢＬ５，…は、第１の方向Ａの他端側に配置された第２の選択領域２２２の奇数サブビット選択回路２１８まで延長形成されている。
【００７５】
偶数のサブコントロールゲート線ＣＧ０，ＣＧ２，…の各々は、図１３に示すように第２の選択領域２２２の偶数サブコントロールゲート選択回路２１４の領域まで延長形成されている。奇数のサブコントロールゲート線ＣＧ１，ＣＧ３，…の各々は、図１３に示すように第１の選択領域２２０の奇数サブコントロールゲート選択回路２１２の領域まで延長形成されている。
【００７６】
第１の選択領域２２０に設けられた偶数サブビット選択回路２１６は、図１２に示すように、偶数のサブビット線ＢＬ０，ＢＬ２のいずれか一方を、選択信号線ＳＥＬ（ＢＬ）０，ＳＥＬ（ＢＬ）２の電位に基づいて、第３層の金属配線層であるメインビット線ＭＢＬ０に切り換え接続するトランジスタ２３０，２３２を有する。トランジスタ２３４，２３６は、偶数のサブビット線ＢＬ４，ＢＬ６のいずれか一方をメインビット線ＭＢＬ２に接続する。
【００７７】
また、第２の選択領域２２２に設けられた奇数サブビット選択回路２１８は、図１２に示すように、奇数のサブビット線ＢＬ１，ＢＬ３のいずれか一方を、選択信号線ＳＥＬ（ＢＬ）１，ＳＥＬ（ＢＬ）３の電位に基づいて、第３層の金属配線層であるメインビット線ＭＢＬ１に切り換え接続するトランジスタ２４０，２４２を有する。トランジスタ２４４，２４６は、奇数のサブビット線ＢＬ５，ＢＬ７のいずれか一方をメインビット線ＭＢＬ３に接続する。
【００７８】
第１の選択領域２２０に設けられた奇数サブコントロールゲート選択回路２１２は、図１３に示すように、奇数のサブコントロールゲート線ＣＧ１，ＣＧ３のいずれか一方を、選択信号線ＳＥＬ（ＣＧ）１，ＳＥＬ（ＣＧ）３の電位に基づいて、第３層の金属配線層であるメインコントロールゲート線ＭＣＧ１に切り換え接続するトランジスタ２５０，２５２を有する。トランジスタ２５４，２５６は、奇数のサブコントロールゲート線ＣＧ５，ＣＧ７のいずれか一方をメインコントロールゲート線ＭＣＧ３に接続する。
【００７９】
また、第２の選択領域２２２に設けられた偶数サブコントロールゲート選択回路２１４は、図１３に示すように、偶数のサブコントロールゲート線ＣＧ０，ＣＧ２のいずれか一方を、選択信号線ＳＥＬ（ＣＧ）０，ＳＥＬ（ＣＧ）２の電位に基づいて、第３層の金属配線層であるメインコントロールゲート線ＭＣＧ０に切り換え接続するトランジスタ２６０，２６２を有する。トランジスタ２６４，２６６は、偶数のサブコントロールゲート線ＣＧ４，ＣＧ６のいずれか一方をメインコントロールゲート線ＭＣＧ２に接続する。
【００８０】
このように、メインコントロール線ドライバ２０２及びメインビット線ドライバ２０４にてメインコントロールゲート線ＭＣＧ及びメインビット線ＭＢＬを駆動しながら、奇数・偶数サブコントロールゲート選択回路２１２，２１４、奇数・偶数サブビット選択回路２１６，２１８にてメイン−サブの接続を切り換えることで、上述したメモリセル１００に対するデータ読み出し、データ書き込み（プログラム）及びデータ消去を実施することができる。
【００８１】
なお図１２において、例えば選択信号線ＳＥＬ（ＢＬ）０を、トランジスタ２３０，２３４のゲートに共通接続したが、２本の選択信号線ＳＥＬ（ＢＬ）を用いても良い。他の選択信号線ＳＥＬ（ＢＬ）１〜線ＳＥＬ（ＢＬ）３及び図１３に示す選択信号線ＳＥＬ（ＣＧ）０〜ＳＥＬ（ＣＧ）３も、それぞれの２本の選択信号線に分けることができる。
【００８２】
（配線レイアウト）
図１１に示すように、第２の方向Ｂでの複数のメモリセル１００間の各境界を挟んで隣り合う各２本のコントロールゲート線１０６Ｂ，１０６Ａは、線間の幅がＷ１と広い線間幅広領域１０７Ａと、２本が１本に共通接続される共通接続領域１０７Ｂと、線間幅広領域１０７Ａ及び共通接続領域１０７Ｂ以外の領域に配置された線間の幅がＷ２と狭い線間幅狭領域１０７Ｃと有する。
【００８３】
ここで、第２の方向Ｂでの複数のメモリセル１００間の各境界を挟んで隣り合う各２本のコントロールゲート線１０６Ｂ，１０６Ａが、各１本のサブコントロールゲート線ＣＧ０，ＣＧ１，ＣＧ２，ＣＧ３，…に、共通接続領域１０７Ｂに設けられた接続部１０７Ｄを介して接続される（図１０及び図１１参照）。
【００８４】
ここで、各２本のコントロールゲート線１０６Ｂ，１０６Ａに接続される各１本のサブコントロールゲート線ＣＧ０，ＣＧ１，ＣＧ２，ＣＧ３，…は第２層の金属配線である。よって、接続部１０７Ｄの位置には、共通接続領域１０７Ｂと第１層の金属配線とを接続するコンタクトと、島状の第１層の金属配線と、この第１層の金属配線とサブコントロールゲート線とを接続するビアとを有する。
【００８５】
ビット線１１０［０］は、共通接続領域１０７Ｂと上下で対向する不連続領域１０７Ｅを挟んで複数に分断され、図１１では２つのビット分割線１１０［０］−１，１１０［０］−２が図示されている。この２つのビット分割線１１０［０］−１，１１０［０］−２は不純物層で形成されるが、その低抵抗化を目的として、不純物層表面にシリサイドを形成しても良い。そして、１本のビット線１１０［０］を構成する例えば２つのビット分割線１１０［０］−１，１１０［０］−２は、１本のサブビット線ＢＬ０にそれぞれ接続されている。
【００８６】
ここで、ビット分割線１１０［０］−２は、線間幅広領域１０７Ａと上下で対向する領域にて線幅が幅Ｗ２より幅Ｗ１へと広がる線幅拡大領域１１１を有し、この線幅拡大領域１１１に設けられたコンタクト１０７Ｆを介してサブビット線ＢＬ０に接続される。ビット分割線１１０［０］−１とサブビット線ＢＬとの接続は図示されていないが、メモリセル１００が形成される領域外に配置される線幅拡大領域１１１（図示せず）に設けたコンタクト１０７Ｆ（図示せず）を介して接続すればよい。
【００８７】
このように、複数例えば２つに分断されたビット線１１０［０］−１，１１０［０］−２は、第１の方向Ａに沿って延びるサブビット線ＢＬ０によって裏打ちされているので、共に同電位に設定することができる。
【００８８】
上述したビット線１１０［０］についての構造及びサブビット線ＢＬ０との接続については、他の全てのビット線１００［１］，１００［２］，１００［３］，…についても同様に適用される。
【００８９】
図１１に示すように、第２の方向Ｂにて、共通接続領域１０７Ｂを挟んだ両側に線間幅広狭領域１０７Ａ，１０７Ａが配置されている。
【００９０】
このために、メモリセルアレイ領域２１０には、第１の方向Ａで離れた位置に第１，第２の配線専用領域２１１Ａ，２１１Ｂが設けられている（図１０〜図１３参照）。そして、図１０に示すように、第１の配線専用領域２１１Ａには、奇数のサブコントロールゲート線ＣＧ１，ＣＧ３，ＣＧ５，ＣＧ７，…に接続される各２本のコントロールゲート線の線間幅広領域１０７Ａと、偶数のサブコントロールゲート線ＣＧ０，ＣＧ２，ＣＧ４，ＣＧ６，…に接続される各２本のコントロールゲート線の共通接続領域１０７Ｂとが設けられる。
【００９１】
第２の配線専用領域２１１Ｂには、偶数のサブコントロールゲート線線ＣＧ０，ＣＧ２，ＣＧ４，ＣＧ６，…に接続される各２本のコントロールゲート線の線間幅広領域１０７Ａと、奇数のサブコントロールゲート線線ＣＧ１，ＣＧ３，ＣＧ５，ＣＧ７，…に接続される各２本のコントロールゲート線の共通接続領域１０７Ｂとが設けられる。
【００９２】
ここで、図１０及び図１１に示すように、サブコントロールゲート線ＣＧに接続される接続部１０７Ｄと、そのサブコントロールゲート線ＣＧの隣のサブビット線ＢＬに接続されるコンタクト１０７Ｆとは、第１の方向Ａに沿って延びるほぼ同一線上に存在している。このため、サブビット線ＢＬは、図１０及び図１２に示すように、第１の配線専用領域２１１Ａまたは第２の配線専用領域２１１Ｂにて、接続部１０７Ｄの位置を避けるように例えば右側に迂回形成されている。
【００９３】
なお、サブビット線ＢＬが右側に迂回形成された位置の隣では、このサブビット線ＢＬとの間のスペースを確保するために、サブコントロールゲートＣＧも少し右側に迂回するように形成されている。この理由は、図１０では、２本のコントロールゲート線１０６Ｂ，１０６Ａの線間のセンターから右側にシフトした位置に共通接続領域１０７Ｂを設けたからである。もし、２本のコントロールゲート線１０６Ｂ，１０６Ａの線間のセンターに共通接続領域１０７Ｂを設ければ、サブコントロールゲートＣＧを迂回させる必要はない。
【００９４】
ここで、図１１に示すように、第２の方向Ｂにて、共通接続領域１０７Ｂを挟んだ両側に線間幅広狭領域１０７Ａ，１０７Ａが配置されている理由は下記の通りである。
【００９５】
すなわち、偶数のビット分割線１１０［０］−２，１１０［０］−２にコンタクト１０７Ｆを設ける第２の配線専用領域２１１Ｂでは、コンタクト１０７Ｆとの接続領域を確保するために、ビット分割線の線幅を幅Ｗ２から幅Ｗ１へと広げる必要がある。このとき、偶数のビット分割線１１０［０］−１，１１０［０］−２の各線幅拡大領域１１１，１１１間に、奇数のビット線１１０［１］を設けたとすると、各ビット線のピッチを広げなければならない。こうすると、メモリセルの集積度を高くすることができない。
【００９６】
そこで、偶数のビット分割線１１０［０］−１，１１０［０］−２の各線幅拡大領域１１１，１１１間には、ビット線１１０［１］の不連続領域１０７Ｅを配置し、各ビット線のピッチを最小に設定している。
【００９７】
また、偶数のビット分割線１１０［０］−１，１１０［０］−２の各線幅拡大領域１１１，１１１では、コントロールゲート線の線間幅広領域１０７Ａ，１０７Ａがそれぞれ配置される。この２つの線間幅広領域１０７Ａ，１０７Ａ間は幅が狭いので、その幅狭の領域にコントロールゲート線１０６Ｂ，１０６Ａの共通接続領域１０７Ｂを配置している。こうして、隣り合うコントロールゲート線間にスペースを確保できるようにしている。
【００９８】
同様に、第１の配線専用領域２１１Ａでも、奇数のビット分割線の各線幅拡大領域１０７Ａ，１０７Ａ間には、偶数のビット線の不連続領域１０７Ｅを設け、その領域を２本のコントロールゲート線１０６Ｂ，１０６Ａの共通接続領域１０７Ｂとしている。
【００９９】
なお、本発明は上述した実施の形態に限定されるものではなく、本発明の要旨の範囲内で種々の変形実施が可能である。
【０１００】
例えば、不揮発性メモリ素子１０８Ａ，１０８Ｂの構造については、ＭＯＮＯＳ構造に限定されるものではない。１つのワードゲート１０４と２つのコントロールゲート１０６Ａ，１０６Ｂにより、２箇所にて独立して電荷をトラップできる他の種々のメモリセルを用いた不揮発性半導体記憶装置に、本発明を適用することができる。
【０１０１】
また、図１０ではサブビット線ＢＬの延長方向を、偶数、奇数で交互に逆方向としたが、偶数及び奇数共に同一方向にすることもできる。この場合、第１，第２の選択領域２２０，２２２の一方にサブビット選択回路２１６，２１８を設け、その他方にサブコントロールゲート選択回路２１２，２１４を設ければよい。
【図面の簡単な説明】
【図１】本発明の一実施の形態に係る不揮発性半導体記憶装置に用いられるメモリセルの断面図である。
【図２】図１に示すメモリセルの等価回路図である。
【図３】図１に示す不揮発性半導体記憶装置でのデータ読み出し動作を説明するための概略説明図である。
【図４】図１に示すメモリセルでのコントロールゲート電圧ＶCGとソース−ドレイン電流Ｉｄｓとの関係を示す特性図である。
【図５】図１に示す不揮発性半導体記憶装置でのデータ書き込み（プログラム）動作を説明するための概略説明図である。
【図６】図１に示す不揮発性半導体記憶装置でのデータ消去動作を説明するための概略説明図である。
【図７】図１に示す不揮発性半導体記憶装置全体の平面レイアウト図である。
【図８】図１に示す不揮発性半導体記憶装置全体の他の例を示す平面レイアウト図である。
【図９】図７または図８に示すメモリブロックの詳細を示す概略説明図である。
【図１０】図９に示すメモリブロック内のメモリセルアレイ領域の配線図である。
【図１１】図１０に示すメモリセルアレイ領域のビット線とコントロールゲート線の配線レイアウトの一例を示す配線図である。
【図１２】図１０に示すメモリセルアレイ内でのサブビット線と、メインビット線との関係を示す配線図である。
【図１３】図１０に示すメモリセルアレイ内でのサブコントロールゲート線と、メインコントロールゲート線との関係を示す配線図である。
【符号の説明】
１００  メモリセル
１０２  シリコン基板
１０４  ワードゲート
１０６Ａ，１０６Ｂ  コントロールゲート（線）
１０７Ａ  線間幅広領域
１０７Ｂ  共通接続領域
１０７Ｂ−１  奇数の共通接続領域
１０７Ｂ−２  偶数の共通接続領域
１０７Ｃ  線間幅狭領域
１０７Ｄ  接続部
１０７Ｅ  不連続領域
１０７Ｆ  コンタクト
１０８Ａ，１０８Ｂ  不揮発性メモリ素子（ＭＯＮＯＳメモリセル）
１０９  ＯＮＯ膜
１１０  不純物層（ビット線）
１１１  線幅拡大領域
２００，２００Ａ，２００Ｂ  メモリ領域
２０１  メモリブロック
２０２，２０２Ａ，２０２Ｂ  メインコントロールゲート線ドライバ
２０４，２０４Ａ，２０４Ｂ  メインビット線ドライバ
２０６，２０６Ａ，２０６Ｂ  センスアンプ
２０８  ワード線ドライバ
２１０  メモリセルアレイ領域
２１１Ａ  第１の配線専用領域
２１１Ｂ  第２の配線専用領域
２１２  奇数サブコントロールゲート選択回路
２１４  偶数サブコントロールゲート選択回路
２１６  偶数サブビット選択回路
２１８  奇数サブビット選択回路
２２０  第１の選択領域
２２２  第２の選択領域
２３０〜２３６  偶数サブビット選択回路内のトランジスタ
２４０〜２４６  奇数サブビット選択回路内のトランジスタ
２５０〜２５６  奇数サブコントロールゲート選択回路内のトランジスタ
２６０〜２６６  偶数サブコントロールゲート選択回路内のトランジスタ
ＷＬ  ワード線
ＢＬ  サブビット線（第１層金属配線）またはビット線（不純物層）
ＣＧ  サブコントロールゲート線（第２層金属配線）
ＭＢＬ  メインビット線（第３層金属配線）
ＭＣＧ  メインコントロールゲート線（第３層金属配線）
Ｔ１〜Ｔ３  トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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