(57)【特許請求の範囲】
【請求項１】
複数の第１半導体記憶装置と第２半導体記憶装置を備えるメモリモジュールにおいて、
上記第１半導体記憶装置は、複数のメモリマットを有し、
各メモリマットは、
アドレス信号を受ける第１入力バッファと、
上記第１入力バッファを通して入力されたアドレス信号に基づいてメモリセルの選択動作を行うアドレス選択回路と、
上記メモリセルへの書き込み信号を受ける第２入力バッファと、
上記メモリセルからの読み出し信号を出力する出力バッファと、
上記メモリセルに結合され、上記読み出し信号を得るセンスアンプと、
欠陥情報が書き込まれる記憶手段と、
上記記憶手段に記憶された欠陥情報により上記センスアンプに対する動作電圧の遮断を行う電源遮断回路とを含み、
上記欠陥情報に基づき、上記第１及び第２入力バッファと出力バッファの出力がハイインピーダンス状態にされ、
上記第２半導体記憶装置は、上記複数の第１半導体記憶装置内の欠陥メモリマットをそれぞれ救済する複数の冗長メモリマットを含み、
上記第１半導体記憶装置における上記欠陥マットに対応した外部データ端子と上記第２半導体記憶装置における上記冗長メモリマットに対応した、外部データ端子が対応されて実装基板上で接続されるメモリモジュール。
【請求項２】
第１外部データ出力端子と複数の第１メモリマットを有する第１半導体記憶装置と、
第２外部データ出力端子と複数の第２メモリマットを有する第２半導体記憶装置と、
前記第１外部データ出力端子に接続された第３外部データ出力端子と、前記第２外部データ出力端子に接続された第４外部データ出力端子と、第３メモリマットと、第４メモリマットとを備えた救済半導体記憶装置とを具備し、
前記第３メモリマットは、前記複数の第１メモリマットの欠陥メモリマットの代わりに選択されることにより、前記第３メモリマットから前記第３外部データ出力端子にデータが読み出され、
前記第４メモリマットは、前記複数の第２メモリマットの欠陥メモリマットの代わりに選択されることにより、前記第４メモリマットから前記第４外部データ出力端子にデータが読み出されるメモリモジュール。
【請求項３】
請求項２において、
前記第１及び第２半導体記憶装置はそれぞれ第１外部アドレス入力端子と第２外部アドレス入力端子とを備え、
前記第１及び第２外部アドレス入力端子はそれぞれ、前記第１及び第２半導体記憶装置における共通のアドレスピン番号に対応しており、
前記第１半導体記憶装置の前記第１外部アドレス入力端子と前記第２半導体記憶装置の前記第２外部アドレス入力端子とに第１アドレス信号が供給され、
前記第１半導体記憶装置の前記第２外部アドレス入力端子と前記第２半導体記憶装置の前記第２外部アドレス入力端子とに第２アドレス信号が供給されるメモリモジュール。
【請求項４】
請求項３において、
前記第１半導体記憶装置は第１デコーダを有し、
前記第２半導体記憶装置は第２デコーダを有し、
前記第１及び第２デコーダはそれぞれ前記第１及び第２アドレス信号を受け、  前記第１デコーダは前記複数の第１メモリマットに第１マット選択信号を供給し、前記第２デコーダは前記複数の第２メモリマットに第２マット選択信号を供給するメモリモジュール。
【請求項５】
請求項４において、
前記救済半導体記憶装置はプログラム回路と比較回路とを更に備え、
前記比較回路は第１及び第２アドレス信号と前記プログラム回路の出力信号とを受け、
前記比較回路は前記第３及び第４メモリマットにマット選択信号を供給するメモリモジュール。
【請求項６】
請求項２から５のいずれかにおいて、
前記メモリモジュールは、前記第１半導体記憶装置、前記第２半導体記憶装置及び前記救済半導体記憶装置が搭載された基板を備えたメモリモジュール。
【請求項７】
請求項２から５のいずれかにおいて、
前記メモリモジュールは前記第１半導体記憶装置及び前記第２半導体記憶装置がその一方の面に搭載され、前記救済半導体記憶装置がその他方の面に搭載された基板を備えたメモリモジュール。
【請求項８】
請求項６又は７において、
前記プログラム回路は電気的にプログラム可能なＲＯＭを含み、
前記電気的にプログラム可能なＲＯＭに対する書き込み制御端子が前記基板上に設けられたメモリモジュール。
【請求項９】
請求項２から８のいずれかにおいて、
前記複数の第１メモリマットはそれぞれ、第１メモリセルアレイと第１センスアンプと第１データ出力バッファとを含み、
前記複数の第２メモリマットはそれぞれ、第２メモリセルアレイと第２センスアンプと第２データ出力バッファとを含み、
前記複数の第１メモリマットの欠陥メモリマットにおいては、前記第１データ出力バッファの出力状態がハイインピーダンスとされ、
前記複数の第２メモリマットの欠陥メモリマットにおいては、前記第２データ出力バッファの出力状態がハイインピーダンスとされるメモリモジュール。
【請求項１０】
請求項９において、
前記複数の第１メモリマットはそれぞれ第１パワースイッチを含み、
前記複数の第２メモリマットはそれぞれ第２パワースイッチを含み、
前記複数の第１メモリマットの欠陥メモリマットにおいては、対応する第１パワースイッチがオフ状態とされることにより、前記欠陥メモリマットのセンスアンプに流れる電流が制限され、
前記複数の第２メモリマツトの欠陥メモリマットにおいては、対応する第２パワースイッチがオフ状態とされることにより、前記欠陥メモリマットのセンスアンプに流れる電流が制限されるメモリモジュール。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
この発明は、半導体記憶装置とそれを用いたメモリモジュールに関し、主として大記憶容量のダイナミック型ＲＡＭ（ランダム・アクセス・メモリ）における欠陥救済技術に利用して有効な技術に関するものである。
【０００２】
【従来の技術】
メモリブロックの単位での欠陥救済を行うようにした半導体メモリとして、特開平４−１８１５８９号公報がある。この半導体メモリでは、従来のワード線又はビット線（データ線又はディジット線）の単位での欠陥救済では救済不能とされ直流不良の救済を行うために、正規回路を複数のメモリブロック（メモリマット）に分割し、かかるメモリブロックに対応した予備メモリマットを形成しておいて、正規回路のメモリブロックに欠陥が発生すると、それをメモリブロックごと予備メモリマットに置き換えるようにするものである。
【０００３】
【発明が解決しようとする課題】
上記の欠陥救済技術は、１つの半導体チップ内で大きな回路規模からなる予備のメモリマットを形成するものであるが、その使用効率はそれほど高くはならない。なぜなら、従来のワード線又はビット線単位での欠陥救済技術によりある程度の欠陥を救済することができるからである。したがって、上記のような予備のメモリブロックを搭載しても、大半の半導体チップではそれを使用しないこととなり、実質的な占有面積が増大してしまう。メモリブロックの単位での救済を行うことの確率は実際にはそれほどは多くないので、そのような半導体チップを不良チップとして廃棄する場合に比べると格別に優位であるとは言えない。
【０００４】
つまり、ブロック救済を行う半導体チップでは上記のように占有面積が増大して１枚の半導体ウェハから形成できる半導体チップの数が少なくなるのでブロック単位での欠陥救済が行われたとしても全体としての製品数量はそれほど多くはならない。これに対して、従来のワード線やビット線単位での欠陥救済のみとした場合には、その分半導体チップの占有面積を小さくなるから１枚の半導体ウェハから形成できる半導体チップの数を多くすることができ、上記のようなメモリブロック単位での欠陥救済を行うことが必要な半導体チップを不良チップとして廃棄しても全体としての製品数量はそれ程少なくならないからである。
【０００５】
この発明の目的は、多様性を持つ半導体記憶装置とそれを用いて実質的な製品歩留りを高くすることができるメモリモジュールを提供することにある。この発明の前記ならびにそのほかの目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【０００６】
【課題を解決するための手段】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、内部アドレス信号又はプリデコード信号及び制御信号を第１の入力バッファ回路を通して供給し、かかるアドレス信号又はプリデコード信号をアドレス選択回路により解読して複数のワード線と複数のビット線との交点にメモリセルがマトリックス配置されてなるメモリアレイから１ないし複数の単位でのメモリセルの選択動作を行うようにし、上記メモリセルへの書き込み信号を受ける第２の入力バッファ及びメモリセルからの読み出し信号を出力する出力バッファ及び欠陥情報が書き込まれる記憶手段を設けて、かかる記憶手段に記憶された欠陥信号によりセンスアンプとメモリセルに対する実質的な電源遮断を行うようにしてなる複数のメモリマットを持つような回路構成とする。
【０００７】
【作用】
上記した手段によれば、メモリマット内で直流的不良が発生したときに、かかるメモリマットを電気的に分離することができ、残りの部分を生かした半導体記憶装置として使用できる。
【０００８】
【課題を解決するための手段】
本願において開示される発明のうち他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、内部アドレス信号又はプリデコード信号及び制御信号を第１の入力バッファ回路を通して供給し、かかるアドレス信号又はプリデコード信号をアドレス選択回路により解読して複数のワード線と複数のビット線との交点にメモリセルがマトリックス配置されてなるメモリアレイから１ないし複数の単位でのメモリセルの選択動作を行うようにし、上記メモリセルへの書き込み信号を受ける第２の入力バッファ及びメモリセルからの読み出し信号を出力する出力バッファからなる複数のメモリマットと、かかるメモリマットに対応して設けられてアドレス情報が書き込まれる記憶回路と、かかるメモリマットを指定すアドレス信号と比較して上記アドレス情報に対応したメモリマットが選択されたことを検出して対応するメモリマットの第２の入力バッファ又は出力バッファの動作を有効にするとともに、それぞれのメモリマットに対応した複数組の入出力端子を設ける。
【０００９】
【作用】
上記した手段によれば、記憶回路に対して任意のアドレスを割り当ててるようにした半導体記憶装置を得ることができるし、必要に応じてメモリマット単位での欠陥救済を行う冗長用半導体記憶装置として利用することができる。
【００１０】
【課題を解決するための手段】
本願において開示される発明のうち更に他の代表的なものの概要を簡単に説明すれば、下記の通りである。すなわち、内部アドレス信号又はプリデコード信号及び制御信号を第１の入力バッファ回路を通して供給し、かかるアドレス信号又はプリデコード信号をアドレス選択回路により解読して複数のワード線と複数のビット線との交点にメモリセルがマトリックス配置されてなるメモリアレイから１ないし複数の単位でのメモリセルの選択動作を行うようにし、上記メモリセルへの書き込み信号を受ける第２の入力バッファ及びメモリセルからの読み出し信号を出力する出力バッファ及び欠陥情報が書き込まれる記憶手段を設けて、かかる記憶手段に記憶された欠陥信号によりセンスアンプとメモリセルに対する実質的な電源遮断行うようにしてなる複数のメモリマットを持つような第１の半導体記憶装置と、同じ構成の複数からなるメモリマットとかかるメモリマットに対応して設けられてアドレス情報が書き込まれる記憶回路と、かかるメモリマットを指定すアドレス信号と比較して上記アドレス情報に対応したメモリマットが選択されたことを検出して対応するメモリマットの第２の入力バッファ又は出力バッファの動作を有効にするとともに、それぞれのメモリマットに対応した複数組の入出力端子を持つ第２の半導体記憶装置とを１つの実装基板上に搭載し、上記第１の半導体記憶装置においては欠陥メモリマットを電気的に分離し、第２の半導体記憶装置ではかかるメモリマットに対応したアドレス情報を記憶回路に書き込むとともに、上記欠陥マットに対応した外部データ端子と上記第２の半導体記憶装置におけるかかるメモリマットに対応された上記入出力端子とを対応して実装基板上で接続する。
【００１１】
【作用】
上記した手段によれば、メモリマット単位での欠陥が存在する第１の半導体装置を用いつつ、第２の半導体記憶装置を組み合わせて実装基板上で救済を行うことができるから半導体記憶装置の実質的な歩留りを高くすることができる。
【００１２】
【実施例】
図１には、この発明に係る半導体記憶装置の一実施例の概略ブロック図が示されている。同図の各回路ブロックは、公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。この実施例の半導体記憶装置は、大きく分けると８個のメモリマットＭＡＴ０〜ＭＡＴ７と、入出力インターフェイス及び制御回路から構成される。上記入出力インターフェイスは、アドレス入力バッファＸＡＢ、ＹＡＢ、データ入出力バッファＩＯＢ及びマルチプレクサＭＰＸから構成される。
【００１３】
制御回路は、外部端子から供給される制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ及び／ＯＥを受けて内部回路の動作に必要な各種制御信号やタイミング信号を発生する制御回路ＣＯＮＴ、上記メモリマットの選択信号を形成するマットデコーダＭＡＴＤＥＣ、出力制御回路ＯＢＣ及びリフレッシュ制御回路ＲＥＦＣから構成される。ここで、制御信号／ＲＡＳ，／ＣＡＳ，／ＷＥ及び／ＯＥに付された記号／（スラッシュ）は、ロウレベルがアクティブレベルであることを表すオーバーバーの代用として用いている。基板バイアス回路ＶＢＢＧは、図示しない電源電圧端子から供給される電源電圧を受けて、基板に与えるべきバックバイアス電圧を形成する。特に制限されないが、この基板バイアス回路ＶＢＢＧは、制御回路ＣＯＮＴからの制御信号や基板電位のモニター信号等により、動作モードに応じて基板電流の供給能力が切り換えられるようにされ、基板電位をほぼ一定に保つように動作する。
【００１４】
この実施例においは、上記８個のメモリマットＭＡＴ０〜ＭＡＴ７のうち最終的には１つのメモリマットが選択され、それに対応した入出力Ｉ／ＯがマルチプレクサＭＰＸを介してデータ入出力バッファＩＯＢに接続される。つまり、この実施例のようにデータ端子Ｄ０〜Ｄ３のように４ビットの単位でのデータの入出力が行われるとき、各メモリマットＭＡＴ０〜ＭＡＴ７においても上記入出力のデータ端子Ｄ０〜Ｄ３に対応して４ビットの単位でのデータの入出力が行われる。各メモリマットＭＡＴ０〜ＭＡＴ７は、後述するようにそれぞれが１つの半導体メモリと等価にされる。
【００１５】
上記アドレスバッファＸＡＢとＹＡＢを通して供給されたアドレス信号のうち、各メモリマットＭＡＴ０〜ＭＡＴ７のワード線を選択するためのアドレス信号Ｘとビット線を選択するために用いられるアドレス信号Ｙは、内部のアドレスバスを通して各メモリマットＭＡＴ０〜ＭＡＴ７に供給される。そして、メモリマットＭＡＴ０〜ＭＡＴ７のうちの１つのメモリマットを指定するアドレス信号は、マットデコーダＭＡＴＤＥＣにより解読されて、マット選択信号が各メモリマットＭＡＴ０〜ＭＡＴ７の選択端子ＭＳに供給される。上記のように８個のメモリマットＭＡＴ０〜ＭＡＴ７からなる場合、特に制限されないが、例えばＸ系のアドレス信号が２ビットとＹ系のアドレス信号が１ビットからなり、それぞれを解読して１つのメモリマットを選択するので上記マットデコーダＭＡＴＤＥＣを一種のプリデコーダと見做すことができる。
【００１６】
図２には、上記メモリマットの一実施例のブロック図が示されている。各メモリマットＭＡＴ０〜ＭＡＴ７は、それぞれそれが１つの半導体メモリに形成されているにもかかわらず、言い換えるならば、上記のようなアドレスバッファＸＡＢとＹＡＢ等が形成されているにも係わらず、上記のような内部アドレスバスを通して供給されたアドレス信号ＸＡＤとＹＡＤ及びマット選択信号ＭＳや上記制御回路ＣＯＮＴにより形成された各種制御信号を取り込む入力バッファが設けられる。
【００１７】
この理由は、上記入力バッファをクロックドインバータ回路のような出力ハイインピーダンスを含む３状出力機能を設け、メモリマットにおいて直流不良が発生したときに、上記のような入力バッファの出力をハイインピーダンス状態にしてかかるメモリマットを電気的に分離し、そこに定常的な直流電流が流れるのを防止するためである。このような理由から、Ｙデコーダを代表とする内部回路の動作電圧Ｖｃｃは、スイッチＳＷ３を介して供給されるようにされる。また、メモリアレイのプレート電圧ＶＰＬも同様なスイッチＳＷ１を介して供給される。センスアンプに含まれるハーフプリチャージ回路に供給されるハーフプリチャージ電圧ＨＶＣも同様にスイッチＳＷ２を介して供給される。
【００１８】
ヒューズＦｕｓｅ  は、メモリアレイ等に直流的な欠陥が生じたときに切断されて欠陥情報を記憶する。かかる切断情報は、一方においてスイッチ制御回路に伝えられて、上記のような各スイッチＳＷ１、ＳＷ２及びＳＷ３を遮断状態にさせる。また、出力バッファを通して図１の出力制御回路ＯＢＣと、入出力バッファにおける前記と同様に３状態出力機能を持つ入力バッファと出力バッファを共に出力ハイインピーダンス状態にさせる。
【００１９】
上記入力バッファを通したアドレス信号ＸＡＤは、Ｘデコーダに供給されてここでメモリアレイの１本のワード線を選択する。Ｘデコーダには、ワード線ドライバも含まれるものである。上記入力バッファを通したアドレス信号ＹＡＤは、Ｙデコーダに供給されてここでメモリアレイの４対の相補ビット線のＹ選択信号が形成される。Ｙ選択信号は、センスアンプの中に含まれるメモリアレイの相補ビット線を入出力線に接続させるカラムスイッチに伝えられ、かかる入出力線が上記入出力バッファと対応して接続される。
【００２０】
この実施例では、図示しないがＸ系とＹ系の冗長回路も設けられる。上記Ｘ系の冗長回路は、不良アドレスを記憶させる記憶回路と、アドレス比較回路とを含んでいる。記憶された不良アドレスと入力されたＸアドレスとを比較し、不一致のときにはそのまま入力されたアドレスに対応したワード線を選択し、記憶された不良アドレスと入力されたＸアドレスとが一致すると、正規回路の不良ワード線の選択動作を禁止させるとともに、予備ワード線を選択する選択信号出力させる。同様な回路がＹ系回路にも設けられており、それによって不良ビット線に対するメモリアクセスを検出すると、Ｙデコーダによる不良ビット線の選択動作を停止させ、それに代えて、予備に設けられているビット線を選択する選択信号が形成される。
【００２１】
図３には、上記メモリアレイ部の一実施例の要部回路図が示されている。同図においては、４本のワード線、２対の相補ビット線とこれらに関連したセンスアンプとプリチャージ回路等が代表として例示的に示されている。同図には、いわゆるシェアードセンス方式とされ、センスアンプを中心にしてメモリアレイＡＲＹ−ＬとＡＲＹ−Ｒが左右に配置されるものであり、そのうち左側のアレイＡＲＹ−Ｌが上記のように示され、右側のアレイＡＲＹ−Ｒはブラックボックスにより示されている。また、一対の相補ビット線ＢＬＬと／ＢＬＬに対応した各回路を構成するＭＯＳＦＥＴにのみ代表として回路記号が付加されている。
【００２２】
ダイナミック型メモリセルは、アドレス選択用ＭＯＳＦＥＴＱｍと情報記憶用キャパシタＣｓから構成される。アドレス選択用ＭＯＳＦＥＴＱｍのゲートは、ワード線ＷＬｉに接続され、このＭＯＳＦＥＴＱｍのドレインがビット線／ＢＬＬに接続され、ソースに情報記憶キャパシタＣｓが接続される。情報記憶用キャパシタＣｓの他方の電極は共通化されてプレート電圧ＶＰＬが与えられる。
【００２３】
上記ビット線ＢＬＬと／ＢＬＬは、同図に示すように平行に配置され、ビット線の容量バランス等をとるために必要に応じて適宜に交差させられる。かかる相補ビット線ＢＬＬと／ＢＬＬは、スイッチＭＯＳＦＥＴＱ１とＱ２によりセンスアンプの入出力ノードと接続される。センスアンプは、ゲートとドレインとが交差接続されてラッチ形態にされたＮチャンネル型ＭＯＳＦＥＴＱ５，Ｑ６及びＰチャンネル型ＭＯＳＦＥＴＱ７，Ｑ８から構成される。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６のソースは、共通ソース線ＣＳＮに接続される。Ｐチャンネル型ＭＯＳＦＥＴＱ７とＱ８のソースは、共通ソース線ＣＳＰに接続される。共通ソース線ＣＳＰに例示的に示されているように、Ｐチャンネル型ＭＯＳＦＥＴのパワースイッチＭＯＳＦＥＴＱ１４が設けられて、タイミング信号φＳＡＰがロウレベルにされるとＭＯＳＦＥＴＱ１４がオン状態になって、センスアンプの動作に必要な電圧供給を行う。Ｎチャンネル型ＭＯＳＦＥＴＱ５とＱ６に対応した共通ソース線ＣＳＮには、図示しないＮチャンネル型ＭＯＳＦＥＴが設けられ、線の動作タイミングに回路の接地電位を供給する。
【００２４】
これらセンスアンプを活性化させるパワースイッチＭＯＳＦＥＴは、安定的なセンス動作を行わせるために、センスアンプが増幅動作を開始した時点では比較的小さな電流しか供給できないようなパワースイッチＭＯＳＦＥＴをオン状態にし、センスアンプの増幅動作によってビット線ＢＬＬと／ＢＬＬとの電位差がある程度大きくなって時点で大きな電流を流すようなパワースイッチＭＯＳＦＥＴをオン状態にする等して増幅動作を段階的に行うようにされる。
【００２５】
上記パワースイッチＭＯＳＦＥＴＱ１４等は、上記のようなセンスアンプの活性化、非活性化の他に後述するように直流的不良が発生したメモリマットに対応したものにおいて、直流電流が流れるのを防止するために前記のようなヒューズの切断により記憶された欠陥情報ＭＦにより定常的にオフ状態にさせられるためにも用いられる。つまり、図２の電源スイッチとしての役割も合わせ持つように利用される。
【００２６】
上記センスアンプの入出力ノードには、相補ビット線を短絡させるＭＯＳＦＥＴＱ１１と、相補ビット線にハーフプリチャージ電圧ＨＶＣを供給するスイッチＭＯＳＦＥＴＱ９とＱ１１からなるプリチャージ回路が設けられる。これらのＭＯＳＦＥＴＱ９〜Ｑ１１のゲートは、共通にプリチャージ信号ＰＣが供給される。このプリチャージ信号ＰＣは、上記欠陥情報ＭＦによりロウレベルに固定され、上記ＭＯＳＦＥＴＱ９〜Ｑ１１等をオフ状態にさせるためにも利用される。これとともに、ハーフプリチャージ電圧ＨＶＣそのものを供給するスイッチＳＷ２も同様にオフ状態にさせられる。このようにハーフプリチャージ電圧ＨＶＣそのものも遮断するのは、かかるハーフプリチャージ電圧ＨＶＣを供給する信号経路が回路の接地電位又は電源電圧等と短絡しするというような直流不良が発生した場合にも対応させるためである。
【００２７】
ＭＯＳＦＥＴＱ１２とＱ１３は、カラム選択信号ＹＳによりスイッチ制御されるカラムスイッチを構成する。この実施例では、１つのカラム選択信号ＹＳにより４対のビット線を選択できるようにされる。それ故、上記カラム選択信号ＹＳは、同図に例示的に示されている２対のビット線と図示しない残り２対のビット線とに対応した４つのセンスアンプの入出力ノードに設けられたカラムスイッチを構成するＭＯＳＦＥＴのゲートに共通に供給され、かかるスイッチＭＯＳＦＥＴを介して４対のビット線と４対の入出力線Ｉ／Ｏとがそれぞれ接続される。
【００２８】
図４には、この発明に係るダイナミック型ＲＡＭの概略動作を説明するためのタイミング図が示されている。（Ａ）には読み出し動作（ＲＥＡＤ）の例が示されており、ロウアドレスストローブ信号／ＲＡＳのロウレベルに同期して行（ロウ系）アドレス信号ＡＤＤを取り込み、それを解読してワード線ＷＬの選択動作が行われる。ワード線の選択動作に先立ってプリチージ信号ＰＣがロウレベルにされて、ビット線ＢＬと／ＢＬはフローティング状態でハーフプリチュージ電圧を保持する。そして、ワード線の選択動作が行われ、相補ビット線ＢＬと／ＢＬのうち、例えばビット線／ＢＬに接続されたメモリセルが選択され、かかるメモリセルに保持された記憶情報が０Ｖなら、ビット線／ＢＬとのチャージシェアによりビット線／ＢＬの電位がΔＶだけ低下させられる。これに対して、メモリセルが接続されないビット線ＢＬは、ハーフプリチャージ電圧を維持する。
【００２９】
センスアンプの活性化信号（共通ソース線）ＣＳＮのロウレベルにより、センスアンプのＮチャンネル側の増幅ＭＯＳＦＥＴＱ５，Ｑ６が増幅動作を開始してロウレベル側のビット線／ＢＬをロウレベルに引き抜く、そして、遅れてハイレベルにされる活性化信号（共通ソース線）ＣＳＰによりＰチャンネル側ＭＯＳＦＥＴＱ７，Ｑ８が増幅動作を開始してハイレベル側のビット線ＢＬを電源電圧Ｖｃｃのようなハイレベルに持ち上げる。
【００３０】
前記のようなシェアードセンスアンプでは、センスアンプの増幅動作が開始される前に、ワード線が選択されないメモリアレイ側のＭＯＳＦＥＴＱ１，Ｑ２又はＱ３，Ｑ４は選択信号ＳＨＲＬ又はＳＨＲＲのロウレベルによりオフ状態にされるものである。上記センスアンプの増幅信号は、選択状態のメモリセルに書き込まれる。つまり、ビット線／ＢＬの回路の接地電位ＯＶがメモリセルの情報記憶用キャパシタに再書き込み（リフレッシュ）される。以後、図示しないが、Ｙ系の選択動作が行われ、選択されたビット線の増幅信号が出力される。
【００３１】
（Ｂ）には書き込み動作（ＷＲＩＴＥ）の例が示されており、上記同様にロウアドレスストローブ信号／ＲＡＳのロウレベルに同期して行（ロウ系）アドレス信号ＡＤＤを取り込み、それを解読してワード線ＷＬの選択動作が行われる。同図では、省略されているが、前記同様にワード線の選択動作に先立ってプリチャージ信号ＰＣがロウレベルにされて、ビット線ＢＬと／ＢＬはフローティング状態でハーフプリチャージ電圧を保持する。そして、ワード線の選択動作が行われ、相補ビット線ＢＬと／ＢＬのうちいずれかの一方のビット線にΔＶの読み出し信号が得られ、それがセンスアンプにより増幅される。そして、選択されたメモリセルにはもとの記憶情報が書き込まれてリフレッシュ動作が行われる。
【００３２】
書き込み動作のときには、ライトイネーブル信号／ＷＥがロウレベルにされる。それに対応して入力バッファが有効となり、書き込み信号が入出力線Ｉ／Ｏに供給される。カラムウアドレスストローブ信号／ＲＡＳのロウレベルに同期して列（カラム系）アドレス信号ＡＤＤを取り込み、それを解読して相補ビット線の選択信号ＹＳが形成される。これにより、カラムスイッチＭＯＳＦＥＴＱ１２，Ｑ１３等がオン状態となり、メモリアレイの選択された相補ビット線ＢＬ，／ＢＬと入出力線Ｉ／Ｏが接続され、その書き込み信号が上記のような選択された相補ビット線ＢＬと／ＢＬに伝えられのでメモリセルの記憶キャパシタＣｓの保持レベルは書き込み信号に対応した例えばハイレベルに変化させられる。
【００３３】
図５と図６には、この発明が適用されるダイナミック型ＲＡＭの一実施例のメモリアレイのレイアウト図が示されている。この実施例のダイナミック型ＲＡＭは、特に制限されないが、約６４Ｍビットのような記憶容量を持つようにされる。図５と図６には、横長とされたチップの左右半分（Ｌ，Ｒ）ずつのレイアウト図が示され、上記横長のチップにおける中央部分に設けられるＹ救済回路が両図に重複して示されている。このＹ救済回路は、上記のように相補ビット線単位での欠陥救済を行うためのものである。
【００３４】
２つのメモリアレイを中心にしてセンスアンプと入出力線（ＳＡ＆Ｉ／Ｏ）が設けられる。アドレス割り付けは、１ビット単位でのアクセスを例にして説明すると、上側Ｕと下側ＬをＸアドレスの最上位ビット／Ｘ１２とＸ１２が割り当てられる。上記のようなＹデコーダＹＤＥＣを中心にして８個ずつの２群に分けられたメモリアレイは、アドレス信号／Ｘ１１とＸ１１が割り当てられる。同図には、Ｘ１１により指定される下半分が省略されている。上記２群に分けられた８個のメモリアレイは、４個ずつに分けられて／Ｘ１０とＸ１０が割り当てられる。同図では、下側Ｌの４つのメモリアレイに割り当てられるアドレスＸ１０が大小として例示的に示されている。そして、同図では省略されているが、センスアンプを中心にして分けられた２個ずつのメモリアレイには、／Ｘ９とＸ９が割り当てられ、センスアンプを中心にして分けられたメモリアレイは／Ｘ８とＸ８が割り当てられる。
【００３５】
チップの縦方向（上下）には設けられたロウデコーダＸＤＥＣ及びアレイ制御回路ＡＲＹＣＴＲＬ及びマット外入出力線Ｉ／Ｏは、ワードドライバＷＤ、Ｘデコーダ及びマット制御回路ＭＡＴＣＴＲＬとマット外の入出力線から構成される。チップの長手方向の中央部には、アドレス側とＩ／Ｏ側の入力バッファや出力バッファ等の入出力インターフェイス回路が設けられる。
【００３６】
メモリマットに付された矢印は、アドレスの方向を示している。つまり、リフレッシュの順序は、同図では上から下方向に順次に行われる。同図の矢印の方向に順次にリフレッシュを行うようにすると、８１９２サイクルになってしまいメモリアクセスが制限されるなら、例えば、アドレスＸ１２、１１及び１０により指定されるメモリマットを同時選択するようにして８メモリマットを同時にリフレッシュするようにして、１０２４サイクルで全てのリフレッシュが終了するようできる。カラム方向のアドレス割り付けは、Ｙ救済回路を挟んで左側と右側をＹアドレスの最上位ビット／Ｙ１２とＹ１２が割り当てられる。上記のようなＸデコーダＸＤＥＣ等中心にして左右に分けられたメモリアレイは、アドレス信号／Ｙ１１とＹ１１が割り当てられる。そして、１つのメモリアレイ内において、／Ｘ１０とＸ１０が割り当てられる。
【００３７】
この実施例では、全体を８ブロックに分けてそれをメモリマットして、かかるメモリマットの単位で最終的にメモリアクセスが行われるようにされる。例えば、Ｘ１２，Ｘ１１及びＹ１２により８ブロックに分けるときには、図５と図６においてＹデコーダＹＤＥＣにより縦方向に４個づつ分けられるメモリアレイが１つのメモリマットとされる。この他、上記のようにメモリアレイ内では４対のビット線を同時に選択して、それをそのまま出力させる構成にする場合には、ＸアドレスとＹアドレスとが１ビットずつ少なくなるから、上記のアドレス割り付けが、Ｘ１２がＸ１１に、Ｘ１１がＸ１０になり、Ｙ１２がＹ１１にし、１つのメモリマットにおいて４ビットの単位でアクセスするようにすればよい。
【００３８】
ただし、このようにすることによって１本のワード線に対応させられる相補ビット線の数が増大し、ワード線に接続されるメモリセルの数が増大してワードドライバの負荷が重くなる等メモリアクセスに悪影響が生じるなら、適宜にワード線方向にメモリアレイを分割して構成すればよい。このようにメモリアレイのレイアウトは種々の実施形態を採ることができるものである。
【００３９】
上記のようにＸアドレス信号とＹアドレス信号とにより１つのメモリマットを指定するときには、Ｙアドレスの入力を待って最終的に選択されるメモリマットが決められる。このため、最終的なマット選択信号により１つのメモリマットのみが動作させられるようにすると、メモリアクセスが遅くなってしまう。そのため、上記のような８個のメモリマットのうち、Ｘアドレスにより指定される２個のメモリマットにおいて上記のようなロウ系のアドレス選択動作が同時に行われるものである。そして、Ｙアドレスの入力により指定される１つのメモリマットに対した入出力バッファが有効となり、最終的な１つのメモリマットの動作が行われる。それ故、他方のメモリマットではロウ系の選択動作のみが行われるので、いわばリフレッシュ動作が行われることとなる。
【００４０】
メモリマットをＸアドレスのみで指定してロウ系のアドレス選択回路やアドレス信号等を入力する入力バッファを含めて１つのメモリマットのみを動作状態にするようにしてもよい。このようにした場合には、メモリマット内に供給されるワード線を指定するＸアドレスと、Ｙアドレスとがアンバランスとなるが、１つのＹアドレスに対して複数対のビット線を割り当てて複数ビットの単位でのメモリアクセスが行われる等の工夫により、メモリアレイ内でのビット線とワード線との関係を最適にすることができる。
【００４１】
図７には、この発明に係る半導体記憶装置の一実施例の概略ブロック図が示されている。同図の各回路ブロックは、図１におけるメモリマットとマルチプレクサＭＰＸ及び入出力回路ＩＯＢとの関係を説明するためのものである。同図の出力選択遮断回路は、前記マットデコーダＭＡＴＤＥＣと、出力制御回路ＯＢＣから構成される。
【００４２】
この出力選択遮断回路は、欠陥メモリマットからの欠陥情報ＭＦ０−７と、マットデコーダＭＡＴＤＥＣからのマット選択信号及び制御回路からの出力制御信号を受けて、データ入出力バッファＩＯＢにおける通常の動作制御と、欠陥メモリマットからの出力動作に対して、出力バッファを出力ハイインピーダンス状態にさせる役割を持つようにされる。つまり、通常動作のとき、データ入出力バッファは、書き込み動作のときには入力バッファが動作状態にされ、出力バッファは出力ハイインピーダンス状態にされる。読み出し動作のときには、入力バッファが出力ハイインピーダンス状態にされ、出力バッファが動作状態にされる。メモリがアクセスされないとき、入力バッファも出力バッファも出力ハイインピーダンス状態にされるものである。このような動作制御に加えて、上記のような読み出し動作のときに、欠陥メモリマットからの読み出しが指示されたときには、出力バッファは出力ハイインピーダンス状態にされるものである。
【００４３】
マット選択信号は、各メモリマットの入出力回路Ｉ／Ｏ０〜３に対応して設けられたマルチプレクサの選択信号を形成する。前記実施例のようにメモリマットのデータ入出力回路に入出力バッファを設け、欠陥情報により強制的に出力ハイインピーダンス状態にさせる機能が設けられている場合には、かかるマルチプレクサを省略することができる。逆に、かかるマルチプレクサを設けた場合においては、メモリマット側において上記のような入出力バッファを設けることを省略することができる。つまり、マルチプレクサにより上記同様な出力ハイインピーダンス状態を作り出すようにしてもよい。このようにするときには、マルチプレクサに入力される制御信号は、メモリマットの欠陥情報ＭＦとマット選択信号とが論理積が採られた制御信号とされる。
【００４４】
図８には、上記出力制御回路ＯＢＣとデータ入出力バッファＩＯＢに含まれる出力バッファの一実施例の回路図が示されている。出力制御回路は、代表として例示的に示されているマット選択信号ＭＳ０，ＭＳ７と、それに対応した図示しないメモリマットＭＡＴ０，ＭＴ７から供給される欠陥情報ＭＦ０，ＭＦ７とはアンド（ＡＮＤ）ゲート回路Ｇ１，Ｇ２に供給される。図示しない他のマット選択信号とそれに対応した欠陥情報も同様なゲート回路に供給される。かかるアンドゲート回路Ｇ１，Ｇ２と図示しない他の同様なゲート回路の出力信号は、オア（ＯＲ）ゲート回路Ｇ３に供給されてマスク信号ＭＳＫが形成される。同図において、回路図が複雑になってしまうのを防ぐために、例示的に示されたＭＯＳＦＥＴの回路記号が前記図３のものと重複しているが、それぞれは別個の回路機能を実現するものである。
【００４５】
ライトイネーブル信号ＷＥと、出力イネーブル信号／ＯＥとはアンドゲート回路Ｇ４に供給され、ここで出力制御信号ＯＣが形成される。つまり、信号ＷＥのハイレベルにより読み出し動作が指示されているときに、信号／ＯＥのハイレベルのときには出力バッファを非動作状態にさせ、かかる信号／ＯＥのロウレベルに同期して制御信号ＯＣをロウレベルにして出力バッファを活性化させる。
【００４６】
しかしながら、欠陥メモリマットに対してメモリアクセスが行われたときには、欠陥信号ＭＦｉとマット選択信号ＭＳｉとが共にハイレベルとなり、マスク信号ＭＳＫがハイレベルにされる。したがって、上記のように信号ＷＥがハイレベルで、信号／ＯＥがロウレベルにされたときでも、マスク信号ＭＳＫのハイレベルにより出力バッファには、オアゲート回路Ｇ６を通してＰチャンネル型出力ＭＯＳＦＥＴＱ１のゲートにはハイレベルが、アンドゲート回路Ｇ７を通してＮチャンネル型出力ＭＯＳＦＥＴＱ２のゲートにはロウレベルが供給されるので、かかる出力バッファの出力端子Ｄ０は出力ハイインピーダンス状態にされる。他の３つのデータ端子Ｄ１〜Ｄ３に設けられる出力バッファにおいても同様である。
【００４７】
図９には、この発明に係る他の半導体記憶装置の一実施例の概略ブロック図が示されている。同図には、半導体記憶装置の概略全体ブロックとそれに形成される１つのメモリマットの拡大ブロックとが示されている。ただし、この発明に係る他の半導体記憶装置は、主として前記図１の半導体記憶装置の欠陥救済メモリとして使用されるものであり、そのため図１の半導体記憶装置と異なる部分を主に示している。それ故、半導体記憶装置として必要とされるアドレス信号や制御信号の入力バッファや制御回路及び基板電圧発生回路等が省略されている。同図の各回路ブロックは、前記図１と同様に公知の半導体集積回路の製造技術により、単結晶シリコンのような１個の半導体基板上において形成される。
【００４８】
この実施例のメモリマットは、前記図１とほぼ同じ構成にされたメモリアレイ、Ｘデコーダ、センスアンプ及びＹデコーダから構成される。そして、この実施例では、救済用に用いられることを前提にするために、メモリマットに欠陥が生じたときに対応してヒューズやスイッチ回路が省略される。
【００４９】
特に制限されないが、この実施例ではメモリマットの数は全体で４個とされ、それぞれのメモリマットの入出力線は、そのまま延びてデータ入出力回路ＩＯＢ０〜ＩＯＢ３に供給される。各メモリマットに対応されたデータ入出力回路ＩＯＢ０〜ＩＯＢ３は、それぞれ独立したデータ端子Ｄ０〜Ｄ１５に接続される。つまり、１つのメモリマットに対応されたデータ入出力回路には、それぞれ４つのデータ端子が対応され、４組からなるデータ入出力回路ＩＯＢ０〜ＩＯＢ３では１６個のデータ端子Ｄ０〜Ｄ１５が設けられることになる。
【００５０】
主としてメモリマット単位での欠陥救済を行うようにするため、欠陥とされたメモリマットのアドレスを記憶させるためのＥＰＲＯＭが設けられる。この実施例のＥＰＲＯＭは、書き換え可能な（イレーザブル＆プログラマブル）という意味ではなく、公知のＥＰＲＯＭと同じ電気的に書き込みが可能なメモリセルを用いているという意味である。つまり、ＥＰＲＯＭにおける紫外線消去機能を不能にして、１回限りの書き込み可能なＲＯＭとして用いる。ＥＰＲＯＭ制御回路は、上記ＥＰＲＯＭに対する書き込み動作と読み出し動作を行う制御回路である。
【００５１】
例えば、上記のように４つのメモリマットからなるときには、１本のワード線に対応して各メモリマットに対して前記図１の半導体記憶装置のメモリマットＭＡＴ０〜ＭＡＴ７に対応された３ビットずつのアドレスとかかるビットが有効か無効かを示すフラグビットとの４ビットが割り当てられ、４個のメモリマットでは合計１６個のメモリセルが接続される。例えば、４つのメモリマット全部を欠陥救済に用いるときには、それぞれに割り当てられたアドレスとかかるアドレスが有効であることを示すフラグビットが０と１の組み合わせにより書き込まれる。
【００５２】
メモリアクセスが行われると、上記ワード線が選択されて４個分のメモリマットに対応したアドレス信号とフラグビットとが読み出されてアドレス比較回路に供給される。アドレス比較回路には、メモリマットに対応した４個の比較回路からなり、それぞれが入力されたアドレス信号と上記ＥＰＲＯＭから読み出されたアドレス情報とが比較される。このとき、上記フラグビットが無効とされたときには、そのアドレス比較出力は無効にされる。つまり、欠陥救済に用いないことにより０００等にされたメモリマットが０００のメモリマットの指定のときに選択されるのを防ぐものである。
【００５３】
なお、メモリマットを指定するアドレスがＸアドレスとＹアドレスからなるときには、先行して入力されるＸアドレスが先に比較され、その時点で一致したならそれに対応されたメモリマットのロウ系の選択動作が行われる。そして、Ｙアドレスの入力により、もしも不一致のアドレスと判明したならそのメモリマットは最終的には選択されずに、メモリマット内部でリフレッシュ動作が行われるのみとなる。
【００５４】
アドレス比較回路により、メモリマット単位で形成される比較一致信号は、出力選択回路に供給される。すなわち、欠陥のメモリマットに対応したメモリアクセスが行われると、かかる欠陥メモリマットに代えて、この実施例の半導体記憶装置の１つのメモリマットが上記のようにアクセスされており、データ入出力回路のいずれか１つの動作が有効となり、書き込み又は読み出し動作が行われるようにされる。
【００５５】
図１０には、上記アドレス比較回路と出力選択回路及び出力ドライバの一実施例の回路図が示されている。アドレス比較回路は、１つの回路ＣＡＭ３が代表として例示的に示されているように、相補のアドレス信号Ａ１２と／Ａ１２は、ＥＰＲＯＭセルの記憶情報とその反転信号によりスイッチ制御される伝送ゲートＭＯＳＦＥＴＱ１〜Ｑ４を通して取り込まれる。例えば、ＥＰＲＯＭセルに記憶された記憶情報が０のロウレベルのとき、アドレス信号Ａ１２に対応されたＰチャンネル型ＭＯＳＦＥＴＱ１と、Ｎチャンネル型ＭＯＳＦＥＴＱ２がオン状態にされる。このとき、アドレス信号Ａ１２がロウレベルなら一致信号がロウレベルとして出力される。もしも、アドレス信号Ａ１２がハイレベルなら不一信号がハイレベルとして出力される。逆に、ＥＰＲＯＭセルに記憶された記憶情報が１のハイレベルのとき、アドレス信号／Ａ１２に対応されたＰチャンネル型ＭＯＳＦＥＴＱ３とＮチャンネル型ＭＯＳＦＥＴＱ４がオン状態にされる。このとき、アドレス信号／Ａ１２がロウレベルなら一致信号がロウレベルとして出力される。もしも、アドレス信号／Ａ１２がハイレベルなら不一信号がハイレベルとして出力される。
【００５６】
他のアドレス信号Ａ１０，／Ａ１０及びＡ１１，／Ａ１１とそれに対応されたＥＰＲＯＭセルの記憶情報との比較動作も上記同様である。上記のような３ビットのアドレス信号Ａ１０〜Ａ１２について全ビット一致のときには、オアゲート回路Ｇ１がロウレベルの比較一致信号ＭＨｉを形成し、それに対応された出力ドライバの動作を有効にする。すなわち、出力制御信号ＷＥ・／ＯＥのロウレベルに対応して出力ドライバは入出力線Ｉ／Ｏの信号を出力端子Ｄｊに伝える。もしも、１ビットでも不一致信号であると、ノアゲート回路Ｇ１はハイレベルの出力信号を形成するので、出力選択回路を構成するオアゲート回路Ｇ２の出力が制御信号ＷＥ・／ＯＥのロウレベルにかかわらずにハイレベルのままとなり、出力ドライバは出力ハイインピーダンス状態のままにされる。なお、同図において、回路図が複雑になってしまうのを防ぐために、例示的に示されたゲート回路に付された回路記号が前記図８のものと重複しているが、それぞれは別個の回路機能を実現するものである。
【００５７】
図１１には、この発明に係る他の半導体記憶装置の一実施例の概略ブロック図が示されている。同図の各回路ブロックは、図９におけるメモリマットと入出力回路ＩＯＢとの関係を主として説明するためのものである。同図の出力選択回路は、上記図１０で具体的回路が示されたようなＥＰＲＯＭとアドレス比較回路及び出力選択回路から構成される。
【００５８】
上記アドレス比較回路は、ＥＰＲＯＭに記憶された欠陥アドレス情報と、それに対応されたマットアドレスとをアドレス比較回路により比較し、予備として設けられているメモリマットのマット選択信号を形成する。このアドレス比較回路の出力信号は出力選択回路にも伝えられ、出力選択回路では上記欠陥のメモリマットに置き換えられるべきメモリマットに対応した入出力回路の動作を有効にする選択信号を形成する。同図では、省略されているが、各メモリマットに伝えられるアドレス信号と入力バッファを通して取り込まれる。
【００５９】
上記のマット選択信号は、４つのメモリマットのうち、最終的には１つのメモリマットを選択するために用いられる。前記のように、アドレスマルチプレックス方式でＸアドレス信号とＹアドレス信号が入力され、かかるＸアドレスとＹアドレスによりメモリマットのアドレスが割り当てられるものでは、Ｘアドレスのみで一致したなら、それに対応したメモリマットにおいてロウ系のアドレス選択動作が行われる。もしも、Ｙアドレスも一致したなら、それに対応して入出力回路が選択されて最終的に１つのメモリマットが欠陥メモリマットに代えて選択される。Ｙアドレスが不一致なら、上記のロウ系のアドレス選択動作のみによってかかるメモリマットにおいては、リフレッシュ動作が実施されることとなる。
【００６０】
図１２には、この発明に係るメモリモジュールの一実施例のブロック図が示されている。（Ａ）は、１６ビットの単位でのメモリアクセスが行われるメモリモジュールに向けられている。（Ａ）では、前記図１に示されたような４ビット単位でメモリアクセスが行われる半導体記憶装置を本体メモリとして、合計４個並列に接続して全体で１６ビットの単位でのメモリアクセスが行われるようにされる。上記４つの本体メモリに対して、図９に示されたよう他の半導体記憶装置を救済用メモリとして１つが組み合わされる。
【００６１】
（Ｂ）は、１６ビットのデータと２ビットのパリティビットＰ０，Ｐ１の合計１８ビットの単位でのメモリアクセスが行われるメモリモジュールに向けられている。このため、前記図１に示されたような４ビット単位でメモリアクセスが行われる半導体記憶装置を本体メモリとして、合計５個並列に接続して全体で１８ビットの単位でのメモリアクセスが行われるようにされる。パリティビットが記憶される本体メモリの残り２ビットに対応した半分の記憶エリアは使用しない。上記５つの本体メモリに対して、図９に示されたよう他の半導体記憶装置を救済用メモリとして１つが組み合わされる。だだし、５個の本体メモリに対応されてメモリマットは全部で５個搭載されたものが用いられるが、Ｉ／Ｏビットが一部良品（例えば４ビット中２ビット良品）か、一世代前のＤＲＡＭ（×１ビットタイプ）を２個搭載してもよい。
【００６２】
特に制限されないが、本体メモリはそれぞれに１個ずつの欠陥メモリマットを持つものが選別されてメモリモジュールを構成するプリント基板等の実装基板に搭載される。各本体メモリの１個ずつの欠陥メモリマットに対応して、ヒューズが切断されて、かかる欠陥メモリマットへの実質的なアクセスが禁止されるとともに、上記のような電源回路の遮断と入力バッファ等の出力ハイインピーダンスによりかかる欠陥部分に定常的に直流電流が流れることが阻止される。救済用メモリにおいては、ＥＰＲＯＭにそれぞれの欠陥アドレスが記憶される。
【００６３】
本体メモリのデータ端子は、上記のような実装基板において救済メモリのそれに対応したメモリマットのデータ端子と並列に接続される。これにより、本体メモリにおいて欠陥メモリマットに対するアクセスがあると、救済メモリに設けられたメモリマットにアクセスが行われて、実装基板上で共通化されたデータ端子によりデータの入出力が行われる。
【００６４】
この実施例のように本体メモリのメモリブロック単位の救済を、別の救済用メモリに設けられたメモリマットに置き換えるようにするものでは、本体メモリには大きな回路規模からなる救済用のメモリマットを形成しないので、その占有面積が小さくなり、１つの半導体ウェハから形成できるメモリチップの数を増大させることができる。ワード線やビット線単位で欠陥が発生したものは、内蔵の冗長回路によりそれを救済して良品として製品化することができる。
【００６５】
欠陥ワード線や欠陥ビット線の数が予備のワード線やビット線の数より多いときや、あるいは直流不良により内蔵の冗長回路では救済が不能なものを従来のように廃棄しないで、メモリマットの単位で欠陥とされて上記ヒューズの切断が行われる。そして、メモリモジュールとして使用するとき、別に用意された救済メモリとして組み合わせることにより実質的に製品化できる。これらにより、全体としての製品歩留りを大幅に高くすることができる。
【００６６】
図１３には、この発明に係るメモリモジュールの他の一実施例のブロック図が示されている。この実施例では、３２ビットの単位でのメモリアクセスが行われるメモリモジュールに向けられている。そのため、前記図１に示されたような４ビット単位でメモリアクセスが行われる半導体記憶装置を本体メモリとして、合計８個を並列に接続して全体で３２ビットの単位でのメモリアクセスが行われるようにされる。上記８つの本体メモリに対して、図９に示されたよう他の半導体記憶装置を救済用メモリとして２つが組み合わされる。本体メモリにおける欠陥メモリマットの救済は、前記図１２の実施例と同様であるのでその説明を省略する。
【００６７】
メモリモジュールに搭載される本体メモリは、必ずしも１つの欠陥メモリマットを持つものである必要はない。つまり、救済メモリに設けられたメモリマットの数の範囲内で本体メモリに欠陥メモリマットが存在すればよい。例えば、図１２（Ａ）において、１つの本体メモリに２つの欠陥メモリマットが存在しても救済することができる。このときには、救済メモリの２つのメモリマットに対応した入出力端子が同じ本体メモリの入出力端子Ｄ０〜Ｄ３に並列に接続される。このとき、残りの３個の本体メモリのうち少なくとも１つの本体メモリは欠陥メモリマットが存在しない良品チップが用いられる。
【００６８】
本体メモリにおいては、同じアドレスに割り当てられたメモリマットが欠陥とされてもよい。この場合には、かかるアドレス指定のときには、実質的に本体メモリの全てが非動作状態にされ、代わって救済用メモリの全メモリマットが同時に選択されて、データＤ０〜Ｄ１５等の書き込みと読み出しが行われる。
【００６９】
しかしながら、このようにすると本実施例のメモリモジュールでは特定のアドレスに対してバスドライバから見たときの負荷が重くなり、メモリアクセスにバラツキが生じることとなる。そのため、本体メモリにおける欠陥メモリマットのアドレスは、メモリモジュール内で分散されていることが望ましい。
【００７０】
図１４には、この発明に係るメモリモジュールの他の一実施例のブロック図が示されている。この実施例では、図１２（Ａ）と同様に１６ビットの単位でのメモリアクセスが行われるメモリモジュールに向けられている。半導体集積回路装置の製造は、写真印刷技術を利用して量産を行うものであるので、マスクパターンに傷が付いた場合のように物理的に同じ位置に欠陥が生じる可能性が高い。この場合には、同じアドレスの欠陥メモリマットの救済を必要とする本体メモリが多数製造されてしまうことになる。
【００７１】
この実施例では、上記のように物理的には同じアドレスに欠陥メモリマットを持つ本体メモリが用いられる。上記のように特定のアドレスでバスドライバからみたときの負荷が重くなるという不都合を回避するために、等価的にアドレスの変更が行われる。つまり、本体メモリに入力されるアドレス信号Ａ１２とＡ１１を２つの本体メモリで逆に入力するようにする。このようなアドレスの入れ替えにより、同じ本体メモリで物理的には同じアドレスのメモリマットに欠陥が発生していても、外部から入力されるアドレスが逆に供給されたものとの関係では、論理的には別のメモリマットが選択され、メモリモジュールとして見たときには相対的に別々のアドレスに変更させることができる。
【００７２】
図１５には、この発明に係るメモリモジュールの組み立て方法を説明するためのフローチャート図が示されている。チップ選別工程では、ステップ（１）により欠陥の有無が判定され、欠陥が無いとされたものは完全良品とて出荷される。ステップ（２）では、欠陥があるとされたもののうち、ワード線又はビット線単位によるオンチップ救済が可能な欠陥であると判定されると、オンチップ救済良品として出荷される。ここまで、オンチップ救済機能を持つダイナミック型ＲＡＭのチップ選別工程と同じである。
【００７３】
この実施例では、メモリマットの単位での分離機能が設けられているので、ステップ（３）でマット救済可能な欠陥と判定されると、欠陥とされたメモリマットに対応されたＲＯＭヒューズの切断がされ、ステップ（４）により欠陥メモリマットの前記のような電気的な分離により直流電流（リーク電流）が許容値内であるかを判定した上で、システム上での救済可能な良品として次のモジュール組み立て工程に移送される。
【００７４】
メモリモジュールの組み立て工程では、上記救済可能なメモリマット数Ｆｍに対して本体メモリの欠陥メモリマット数Ｒｍを調べて、Ｆｍ＜Ｒｍなら本体メモリと救済メモリを組み合わせる。このとき、組み合わせる本体メモリは欠陥メモリマットのアドレスが重ならないように、つまり、救済メモリ側の高速ドライブ能力を維持するために、救済メモリのＩ／Ｏは１組だけが活性化状態になるようなものを選別して、メモリモジュールとする。このとき、本体メモリのアドレスを上記のように入れ変えて使用する方法も採られる。ステップ（６）で、同一アドレス空間重なりのときには、良品チップとの混在により同一アドレス空間重なりをゼロ化してモジュール良品としてされる。もしも、良品混在が不可能ならチップの組み合わせを変更するようにする。
【００７５】
図１６には、この発明に係る半導体記憶装置の他の一実施例のブロック図が示されている。この実施例では、上記のような欠陥メモリマットの電気的な切り離しを行う機能を利用してＤＣ電流チェック機能も付加するようにされる。つまり、前記のような欠陥メモリマットを電気的に分離するためのヒューズＦｕｓｅ  を切断したと同様な電気信号を供給し、メモリマット単位での直流電流を遮断させるためも利用する。このため、メモリマット側にはＤＣ電流チェック信号を供給する信号線が設けられ、かかる信号線の信号は上記ヒューズＦｕｓｅ  からの信号と論理和信号により、上記欠陥信号ＭＦを形成してスイッチＳＷ１，ＳＷ２及びＳＷ３等を制御するものである。
【００７６】
上記のような試験機能は、プロービングのときにＤＣ電流チェック信号をプローブから供給するようにしてもよいが、そのようにすると半導体ウェハ上での試験にしか利用できない。そこで、この実施例では、ＤＣ電流チェック信号生成回路が設けられる。許容値を超える直流電流の検出されたときには、アドレス信号と制御信号により試験モードを設定し、メモリマットの単位でＤＣ電流チェック信号を供給し、そのときの半導体メモリの直流電流を検出する。直流電流が許容値を超えたままなら、そのメモリマットには直流的な欠陥は存在せず、他のメモリマットに上記直流電流が流れる原因があることが判る。
【００７７】
直流欠陥が存在するメモリマットを指定したときには、かかるメモリマットにおいては前記のようにプレート電圧ＶＰＬ、ハーフプリチャージ電圧ＨＶＣ及び電源電圧Ｖｃｃ等の遮断や、入力バッファが出力ハイインピーダンス状態にされることから、直流欠陥が存在するにもかかわらずに強制的に直流電流経路が遮断されて、半導体メモリとしての直流電流が許容値以下になるので、上記メモリマットにおいて直流欠陥の存在することが判る。この実施例では、上記のようにメモリマットを８個に分けたときには、８回の上記試験を行うだけで簡単にメモリマット単位での直流欠陥を見つけ出すことができる。なお、上記８回の上記試験によっても直流電流が許容値以下にならないときには、入出力回路等の間接制御回路において直流不良の欠陥があることが判り、そのような欠陥は救済不能と判定される。
【００７８】
図１７には、この発明に係るメモリモジュールの一実施例の概略構成図が示されている。この実施例のメモリモジュールでは、プリント基板等の実装基板の表面側に本体メモリと救済用メモリとが搭載される。つまり、前記図１２（Ａ）又は図１４のようなメモリモジュールを構成する場合、救済用メモリを中心にして本体メモリが左右に２個ずつ分けて搭載される。そして、救済用メモリのＩ／Ｏ線群は、それぞれ本体メモリの入出力端子と接続される端子群にプリント配線等により接続される。同図においては、救済用メモリにおける４組のＩ／Ｏ端子群は、それぞれが１本の線により示されている。図１２（Ａ）及び図１４のブロック図に示したように、救済用メモリのそれぞれのＩ／Ｏ端子群は本体メモリにおける４本の入出力端子にそれぞれ対応されて接続されるものである。
【００７９】
図１８には、この発明に係るメモリモジュールの他の一実施例の概略構成図が示されている。この実施例のメモリモジュールは、プリント基板等の実装基板の両面が利用される。つまり、（Ａ）に示された基板表面側には本体メモリが４個搭載される。そして、（Ｂ）に示された基板裏面側には１つの救済用メモリが搭載される。そして、上記同様に救済用メモリのＩ／Ｏ線群は、裏面側に設けられたプリント配線により本体メモリの入出力端子と接続される端子群に接続される。この実施例においては、救済用メモリにより救済されたメモリモジュールと、良品のみにより構成されるメモリモジュールとが同一のサイズの実装基板に搭載できるから、救済用メモリを含むメモリモジュールと良品のみよりなるメモリモジュールとを混在させて１つのメモリ装置を構成することができる。
【００８０】
上記実装基板には端子群の反対側にＥＰＲＯＭ書き込み用端子としての高電圧印加用と制御信号用が設けられている。これにより、救済用メモリに未使用のメモリマットが存在する場合には、メモリモジュールを組み立て後に、本体メモリ側にメモリマットに直流不良や、内蔵の冗長回路では救済不能とされるワード線又はビット線不良が発生したときに、それを上記救済用メモリにより救済することができる。ただし、メモリモジュールでは、救済用メモリに設けられたメモリマットに対応された入出力端子が、本体メモリの入出力端子とプリント配線により接続されているので、上記の接続関係にある本体メモリにおいて不良が発生した場合に限られる。
【００８１】
図１９には本発明に係るＤＲＡＭ（ダイナミック型ＲＡＭ）を適用したコンピュータシステムにおけるメモリ格納部であるメモリボードの要部概略図が示されている。このメモリボードは複数の発明に係るメモリモジュールによって構成されるメモリボードである。上記メモリモジュール上にはパッケージ封止された本発明に係る本体メモリと救済用メモリとが複数個搭載され、かかる本体メモリと救済用メモリとは上記メモリモジュール上の配線により接続されている。上記メモリモジュール上のコネクタによりコンピュータシステム内のアドレスバスまたはデータバスと本体メモリ及び救済用メモリを接続させる。これは、上記コンピュータシステム内のメモリ格納部におけるメモリ部のメモリボード用スロット上に上記コネクタを差し込むことによって行われる。このようにして、メモリボード上つまりメモリモジュール上に搭載できる本体メモリの数によって、コンピュータシステム等記憶装置の情報蓄積容量が決まるようになる。
【００８２】
この実施例における本体メモリは、それに欠陥メモリマットが存在した場合、救済用メモリと組み合わせて使用されることに限定されない。つまり、理論的には、不良のメモリマットの部分だけを電気的に切り離した状態で、他のメモリマットを有効に使用することができる。ただし、このようにすると、半導体メモリに割り当てられるアドレスのうち、特定のアドレスにおいて記憶エリアが存在しないものとなり、使い勝手が悪くなる。
【００８３】
そこで、上記欠陥メモリマットを含む半分の記憶エリアを無効にして使うというようにパーシャル品として利用することが便利である。つまり、直流不良が発生したときや、不良とされたワード線又はビット線の数が予備のワード線やビット線の数より多い場合に、それに対応したメモリマットに対応されたヒューズを切断するだけで、使用のときに連続したアドレスを持つ半分の記憶エリアを使用するようにすればよい。
【００８４】
この実施例における救済用メモリは、本体メモリと組み合わせて使用されることに限定されない。つまり、救済メモリを独立した半導体メモリとして使用することができる。この実施例の半導体メモリは、ＥＰＲＯＭが搭載されているので、システム上で任意のアドレスを割り当てることができる。つまり、メモリマットのメモリアレイに割り当てられるアドレスに対して、メモリマットを指定するアドレスを組み合わせることにより、任意のアドレスを割り当てることができる。電子手帳等のような小型のマイクロコンピュータシステムでは、比較的小さなアドレス空間に、ＲＯＭ等の他のメモリや入出力機器が割り当てられるので、そのときに半導体メモリ自体に設けられたＥＰＲＯＭへの書き込みだけで上記ＲＯＭ等と重ならないような任意のアドレスを割り当て使用することができる。
【００８５】
このように本願発明に係る本体メモリ及び救済用メモリでは、それらを組み合わせてメモリモジュールを構成するために活用するというように実質的に製品歩留りを高くすることの他、上記のようにパーシャル製品として利用や、アドレス割り当て可能なメモリとして利用できる等のように多様性を持たせることができるものとなる。また、救済用メモリは、特別な製品開発が不要となる。つまり、本体メモリにおけるメモリマットの部分と入出力インターフェイスとをそのまま移植するだけで形成でき、残りのＥＰＲＯＭ等の記憶回路とアドレス比較回路等を新たに設計すればよいが回路規模が小さいので大きな負担にはならない。
【００８６】
上記の実施例から得られる作用効果は、下記の通りである。すなわち、
（１）  内部アドレス信号又はプリデコード信号及び制御信号を第１の入力バッファ回路を通して供給し、かかるアドレス信号又はプリデコード信号をアドレス選択回路により解読して複数のワード線と複数のビット線との交点にメモリセルがマトリックス配置されてなるメモリアレイから１ないし複数の単位でのメモリセルの選択動作を行うようにし、上記メモリセルへの書き込み信号を受ける第２の入力バッファ及びメモリセルからの読み出し信号を出力する出力バッファ及び欠陥情報が書き込まれる記憶手段を設けて、かかる記憶手段に記憶された欠陥信号によりセンスアンプとメモリセルに対する実質的な電源遮断行うようにしてなる複数のメモリマットを持つような回路構成とすることにより、メモリマット内で直流的不良が発生したときに、かかるメモリマットを電気的に分離することができ、残りの部分を生かした半導体記憶装置として使用できるという効果が得られる。
【００８７】
（２）  内部アドレス信号又はプリデコード信号及び制御信号を第１の入力バッファ回路を通して供給し、かかるアドレス信号又はプリデコード信号をアドレス選択回路により解読して複数のワード線と複数のビット線との交点にメモリセルがマトリックス配置されてなるメモリアレイから１ないし複数の単位でのメモリセルの選択動作を行うようにし、上記メモリセルへの書き込み信号を受ける第２の入力バッファ及びメモリセルからの読み出し信号を出力する出力バッファからなる複数のメモリマットと、かかるメモリマットに対応して設けられてアドレス情報が書き込まれる記憶回路と、かかるメモリマットを指定すアドレス信号と比較して上記アドレス情報に対応したメモリマットが選択されたことを検出して対応するメモリマットの第２の入力バッファ又は出力バッファの動作を有効にするとともに、それぞれのメモリマットに対応した複数組の入出力端子を設けることにより、任意のアドレスを割り当ててるようにした半導体記憶装置を得ることができるし、必要に応じてメモリマット単位での欠陥救済を行う冗長用半導体記憶装置として利用することができるという効果が得られる。
【００８８】
（３）  内部アドレス信号又はプリデコード信号及び制御信号を第１の入力バッファ回路を通して供給し、かかるアドレス信号又はプリデコード信号をアドレス選択回路により解読して複数のワード線と複数のビット線との交点にメモリセルがマトリックス配置されてなるメモリアレイから１ないし複数の単位でのメモリセルの選択動作を行うようにし、上記メモリセルへの書き込み信号を受ける第２の入力バッファ及びメモリセルからの読み出し信号を出力する出力バッファ及び欠陥情報が書き込まれる記憶手段を設けて、かかる記憶手段に記憶された欠陥信号によりセンスアンプとメモリセルに対する実質的な電源遮断行うようにしてなる複数のメモリマットを持つような第１の半導体記憶装置と、同じ構成の複数からなるメモリマットとかかるメモリマットに対応して設けられてアドレス情報が書き込まれる記憶回路と、かかるメモリマットを指定すアドレス信号と比較して上記アドレス情報に対応したメモリマットが選択されたことを検出して対応するメモリマットの第２の入力バッファ又は出力バッファの動作を有効にするとともに、それぞれのメモリマットに対応した複数組の入出力端子を持つ第２の半導体記憶装置とを１つの実装基板上に搭載し、上記第１の半導体記憶装置においては欠陥メモリマットを電気的に分離し、第２の半導体記憶装置ではかかるメモリマットに対応したアドレス情報を記憶回路に書き込むとともに、上記欠陥マットに対応した外部データ端子と上記第２の半導体記憶装置におけるかかるメモリマットに対応された上記入出力端子とを対応して実装基板上で接続することにより、メモリマット単位での欠陥が存在する第１の半導体装置を用いつつ、第２の半導体記憶装置を組み合わせて実装基板上で救済を行うことができるから半導体記憶装置の実質的な歩留りを高くすることができるという効果が得られる。
【００８９】
（４）  上記メモリアレイ及びアドレス選択回路には、ワード線又はビット線の単位での欠陥救済を行う冗長回路を設けることにより、ワード線又はビット線単位での不良を小さな回路規模により救済することができ、メモリマット単位での救済と組み合わせることにより、実質的な製品歩留りを高くすることができるという効果が得られる。
【００９０】
（５）  上記記憶手段には、等価的に欠陥情報を書き込んだと同じ電気信号を入力する入力電極が設けられるものであり、かかる入力電極にはプロービング又は外部端子からの制御信号に基づいて上記電気信号を供給することにより、メモリマット単位での直流欠陥を効率よく検出する機能を付加することができるという効果が得られる。
【００９１】
（６）  上記第１の半導体記憶装置においては、物理的に同じ位置に設けられたメモリマットに欠陥を持つ２つの半導体記憶装置が存在し、メモリマットを指定するアドレス信号が互いに異なるアドレス端子から入力されることよって第２の半導体記憶装置から見たとき等価的に異なるメモリマットを欠陥とすることにより、バスドライバ側から見た負荷を分散できてメモリ動作が遅くなるのを防止することができるという効果が得られる。
【００９２】
以上本発明者よりなされた発明を実施例に基づき具体的に説明したが、本願発明は前記実施例に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。例えば、ダイナミック型ＲＡＭにおいて、アドレス信号はＸアドレスとＹアドレスとをそれぞれ独立したアドレス端子から供給されるものであってもよい。この場合には、アドレス入力により、選択されるべきメモリマットの判定を行うことができるから、メモリマットのアドレスにＹアドレスを割り当てても、指定されたメモリマットのみを活性化させることができる。救済用メモリにおいて、メモリマットのアドレスを記憶させる記憶回路は、前記のようなＥＰＲＯＭを用いるもの他、再書き込みを前提とした構成のＥＰＲＯＭ、またヒューズを用いるようにするものであってもよい。この場合、ヒューズは、レーザー光線により切断するもの他、電流を流して溶段させるようするものであってもよい。上記のように記憶情報は、１６ビット等と比較的小さいからＥＰＲＯＭを搭載する場合に比べて占有面積の増大もそれほど問題にならなく製造プロセスの追加が不要になる。
【００９３】
メモリマット内のメモリアレイとセンスアンプやデコーダのレイアウトやメモリマットの半導体チップ上のレイアウトは、種々の実施形態を採ることができる。この発明は、前記のようなダイナミック型ＲＡＭの他に、スタティック型ＲＡＭやＥＰＲＯＭあるいはフラッシュＥＰＲＯＭ等のように各種半導体記憶装置に広く利用できるものである。
【００９４】
【発明の効果】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば、下記の通りである。すなわち、内部アドレス信号又はプリデコード信号及び制御信号を第１の入力バッファ回路を通して供給し、かかるアドレス信号又はプリデコード信号をアドレス選択回路により解読して複数のワード線と複数のビット線との交点にメモリセルがマトリックス配置されてなるメモリアレイから１ないし複数の単位でのメモリセルの選択動作を行うようにし、上記メモリセルへの書き込み信号を受ける第２の入力バッファ及びメモリセルからの読み出し信号を出力する出力バッファ及び欠陥情報が書き込まれる記憶手段を設けて、かかる記憶手段に記憶された欠陥信号によりセンスアンプとメモリセルに対する実質的な電源遮断行うようにしてなる複数のメモリマットを持つような回路構成とすることにより、メモリマット内で直流的不良が発生したときに、かかるメモリマットを電気的に分離することができ、残りの部分を生かした半導体記憶装置として使用できる。
【００９５】
内部アドレス信号又はプリデコード信号及び制御信号を第１の入力バッファ回路を通して供給し、かかるアドレス信号又はプリデコード信号をアドレス選択回路により解読して複数のワード線と複数のビット線との交点にメモリセルがマトリックス配置されてなるメモリアレイから１ないし複数の単位でのメモリセルの選択動作を行うようにし、上記メモリセルへの書き込み信号を受ける第２の入力バッファ及びメモリセルからの読み出し信号を出力する出力バッファからなる複数のメモリマットと、かかるメモリマットに対応して設けられてアドレス情報が書き込まれる記憶回路と、かかるメモリマットを指定すアドレス信号と比較して上記アドレス情報に対応したメモリマットが選択されたことを検出して対応するメモリマットの第２の入力バッファ又は出力バッファの動作を有効にするとともに、それぞれのメモリマットに対応した複数組の入出力端子を設けることにより、任意のアドレスを割り当ててるようにした半導体記憶装置を得ることができるし、必要に応じてメモリマット単位での欠陥救済を行う冗長用半導体記憶装置として利用することができる。
【００９６】
内部アドレス信号又はプリデコード信号及び制御信号を第１の入力バッファ回路を通して供給し、かかるアドレス信号又はプリデコード信号をアドレス選択回路により解読して複数のワード線と複数のビット線との交点にメモリセルがマトリックス配置されてなるメモリアレイから１ないし複数の単位でのメモリセルの選択動作を行うようにし、上記メモリセルへの書き込み信号を受ける第２の入力バッファ及びメモリセルからの読み出し信号を出力する出力バッファ及び欠陥情報が書き込まれる記憶手段を設けて、かかる記憶手段に記憶された欠陥信号によりセンスアンプとメモリセルに対する実質的な電源遮断行うようにしてなる複数のメモリマットを持つような第１の半導体記憶装置と、同じ構成の複数からなるメモリマットとかかるメモリマットに対応して設けられてアドレス情報が書き込まれる記憶回路と、かかるメモリマットを指定すアドレス信号と比較して上記アドレス情報に対応したメモリマットが選択されたことを検出して対応するメモリマットの第２の入力バッファ又は出力バッファの動作を有効にするとともに、それぞれのメモリマットに対応した複数組の入出力端子を持つ第２の半導体記憶装置とを１つの実装基板上に搭載し、上記第１の半導体記憶装置においては欠陥メモリマットを電気的に分離し、第２の半導体記憶装置ではかかるメモリマットに対応したアドレス情報を記憶回路に書き込むとともに、上記欠陥マットに対応した外部データ端子と上記第２の半導体記憶装置におけるかかるメモリマットに対応された上記入出力端子とを対応して実装基板上で接続することにより、メモリマット単位での欠陥が存在する第１の半導体装置を用いつつ、第２の半導体記憶装置を組み合わせて実装基板上で救済を行うことができるから半導体記憶装置の実質的な歩留りを高くすることができる。
【００９７】
上記メモリアレイ及びアドレス選択回路には、ワード線又はビット線の単位での欠陥救済を行う冗長回路を設けることにより、ワード線又はビット線単位での不良を小さな回路規模により救済することができ、メモリマット単位での救済と組み合わせることにより、実質的な製品歩留りを高くすることができる。
【００９８】
上記記憶手段には、等価的に欠陥情報を書き込んだと同じ電気信号を入力する入力電極が設けられるものであり、かかる入力電極にはプロービング又は外部端子からの制御信号に基づいて上記電気信号を供給することにより、メモリマット単位での直流欠陥を効率よく検出する機能を付加することができる。
【００９９】
上記第１の半導体記憶装置においては、物理的に同じ位置に設けられたメモリマットに欠陥を持つ２つの半導体記憶装置が存在し、メモリマットを指定するアドレス信号が互いに異なるアドレス端子から入力されることよって第２の半導体記憶装置から見たとき等価的に異なるメモリマットを欠陥とすることにより、バスドライバ側から見た負荷を分散できてメモリ動作が遅くなるのを防止することができる。
【図面の簡単な説明】
【図１】この発明に係る半導体記憶装置の一実施例を示す概略ブロック図である。
【図２】図１のメモリマットの一実施例を示すブロック図である。
【図３】図２のメモリアレイ部の一実施例を示す要部回路図である。
【図４】この発明に係るダイナミック型ＲＡＭの概略動作を説明するためのタイミング図である。
【図５】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す半分のメモリアレイのレイアウト図である。
【図６】この発明が適用されるダイナミック型ＲＡＭの一実施例を示す残り半分のメモリアレイのレイアウト図である。
【図７】この発明に係る半導体記憶装置の一実施例を示す概略ブロック図である。
【図８】図７の出力制御回路ＯＢＣとデータ入出力バッファＩＯＢに含まれる出力バッファの一実施例を示す回路図である。
【図９】この発明に係る他の半導体記憶装置の一実施例を示す概略ブロック図である。
【図１０】図９のアドレス比較回路と出力選択回路及び出力ドライバの一実施例を示す回路図である。
【図１１】この発明に係る他の半導体記憶装置の一実施例を示す概略ブロック図である。
【図１２】この発明に係るメモリモジュールの一実施例を示すブロック図である。
【図１３】この発明に係るメモリモジュールの他の一実施例を示すブロック図である。
【図１４】この発明に係るメモリモジュールの他の一実施例を示すブロック図である。
【図１５】この発明に係るメモリモジュールの組み立て方法を説明するためのフローチャート図である。
【図１６】この発明に係る半導体記憶装置の他の一実施例を示すブロック図である。
【図１７】この発明に係るメモリモジュールの一実施例を示す概略構成図である。
【図１８】この発明に係るメモリモジュールの他の一実施例を示す概略構成図である。
【図１９】本発明に係るＤＲＡＭを適用したコンピュータシステムにおけるメモリ格納部であるメモリボードの要部概略図である。
【符号の説明】
ＭＡＴ０〜ＭＡＴ７…メモリマット、ＸＡＢ，ＹＡＢ…アドレスバッファ、ＲＥＦＣ…リフレッシュ制御回路、ＭＡＴＤＥＣ…マットデコーダ、ＣＯＮＴ…制御回路、ＯＢＣ…出力制御回路、ＭＰＸ…マルチプレクサ、ＩＯＢ…データ入出力バッファ、ＶＢＢＧ…基板電圧発生回路、Ｆｕｓｅ  …ヒューズ、ＳＷ１〜ＳＷ３…スイッチ、ＡＲＹ−Ｌ，ＡＲＹ−Ｒ…メモリアレイ、ＳＡ…センスアンプ、Ｉ／Ｏ…入出力線、ＸＤＥＣ…Ｘデコーダ、ＹＤＥＣ…Ｙデコーダ、Ｑ１〜Ｑ１３…ＭＯＳＦＥＴ、Ｃｓ…記憶キャパシタ、Ｑｍ…アドレス選択ＭＯＳＦＥＴ、Ｇ１〜Ｇ５…ゲート回路、ＣＡＭ１〜ＣＡＭ３…アドレス比較回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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