(57)【特許請求の範囲】
【請求項１】
半導体基板にトレンチを形成する工程と、
前記トレンチを非酸化性雰囲気中で熱処理して、前記トレンチの所定の深さにおける断面形状を八角形にする工程と、
前記トレンチの基板表面から前記所定の深さまでの表面に選択的に熱酸化膜を形成する工程と、
前記トレンチ内にキャパシタ絶縁膜を形成する工程と、
前記トレンチ内にストレージ電極を形成する工程と、
前記半導体基板上に、ソース／ドレイン拡散層のうち一方が前記ストレージ電極と電気的に接続されたトランジスタを形成する工程と、
をこの順序で行うことを特徴とする半導体装置の製造方法。
【請求項２】
前記熱酸化膜は、前記トレンチの底部から所定の深さまでの表面にマスク膜を形成した後、前記トレンチを熱酸化する工程により形成されることを特徴とする請求項１記載の半導体装置の製造方法。
【請求項３】
前記所定の深さは、半導体基板の表面から０．５μｍ乃至１．６μｍ程度であることを特徴とする請求項１又は２記載の半導体装置の製造方法。
【請求項４】
前記熱処理は還元性のある非酸化性雰囲気中で行うことを特徴とする請求項１乃至３記載の半導体装置の製造方法。
【請求項５】
前記熱処理は、９００℃以上１０００℃以下、１００Ｔｏｒｒ以上の条件で行うことを特徴とする請求項１乃至４記載の半導体装置の製造方法。
【請求項６】
前記熱酸化膜を形成する工程と前記キャパシタ絶縁膜を形成する工程との間に、前記トレンチの前記所定の深さより下部の径を拡大する工程を含むことを特徴とする請求項１乃至５記載の半導体装置の製造方法。
【請求項７】
前記トレンチの前記所定の深さより下部の径を拡大する工程は、前記熱酸化膜をマスクとして、前記トレンチに露出している前記半導体基板をエッチングすることにより行われることを特徴とする請求項６記載の半導体装置の製造方法。
【請求項８】
半導体基板に形成されたトレンチと、
前記トレンチの基板表面から所定の深さまでの側面に形成された熱酸化膜と、
前記トレンチ内の表面に形成されたキャパシタ絶縁膜と、
前記キャパシタ絶縁膜の表面に形成されたストレージ電極と、
ソース／ドレイン領域の一方が前記ストレージ電極と電気的に接続されたトランジスタとを具備し、
前記トレンチの前記所定の深さにおける前記熱酸化膜で囲まれた前記トレンチの断面形状は八角形であることを特徴とする半導体装置。
【請求項９】
前記トレンチの基板表面付近における断面形状は略楕円形であることを特徴とする請求項８記載の半導体装置。
【請求項１０】
前記所定の深さは、半導体基板の表面から０．５μｍ乃至１．６μｍ程度であることを特徴とする請求項８又は９記載の半導体装置。
【請求項１１】
前記トレンチの前記所定の深さより下部の径は、前記トレンチの基板表面から前記所定の深さまでの径よりも大きいことを特徴とする請求項８乃至１０記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ＤＲＡＭの製造方法、特にトレンチキャパシタの製造方法に関する。
【０００２】
【従来の技術】
トレンチキャパシタを形成する工程において、寄生トランジスタの発生を抑えるためにトレンチ上部の側面に絶縁膜（以降「カラー酸化膜」と言う）を形成する。このカラー酸化膜を形成するのに、カラー酸化膜を形成したい部分を酸化して熱酸化膜を形成するプロセスがある。
【０００３】
【発明が解決しようとする課題】
トレンチは一般に、シリコン基板をＲＩＥ法を用いてエッチングすることにより形成される。このＲＩＥを行った後は、トレンチ１のシリコン基板表面より浅い領域では、図１（ａ）に示したようにトレンチ径形状が楕円形状である。しかし、トレンチの深さ約０．５μｍより深い位置から下方においては、図１（ｂ）に示したようにトレンチ径形状が長方形又は長方形に近い形状となる。そして、トレンチ径形状が長方形又は長方形に近い形状の部分を酸化すると、図１（ｂ）に示したように、四隅（角）で酸化が進まず、他の面の酸化膜厚に比べて膜厚が薄くなってしまう。
すると、その後のウェットエッチング等の工程において酸化膜厚が薄い部分が完全に除去されてしまうおそれがある。そして、トレンチ側面のシリコン基板表面が露出してしまうことがある。トレンチ側面のシリコン基板表面が露出すると、その後の不純物拡散工程で、その露出表面からシリコン基板中に不純物が拡散してしまう。これにより、情報転送用のセルトランジスタとプレート電極との絶縁ができなくなってしまう。
また、ウェットエッチング等の工程において酸化膜厚が薄い部分が完全には除去されないとしても、酸化膜が薄くなることにより、縦型寄生トランジスタのしきい値を動作上問題ない状態にすることができなくなる。これにより、縦方向のリーク電流の増加を招き、半導体装置の特性を劣化させることとなる。
【０００４】
本発明は、上記問題点に鑑みてなされたものであり、トレンチ側壁の酸化膜の膜厚をほぼ均一にすることにより半導体装置の特性を向上させることを目的とする。
【０００５】
【課題を解決するための手段】
本発明にかかる半導体装置は、半導体基板に形成されたトレンチと、前記トレンチの基板表面から所定の深さまでの側面に形成された熱酸化膜と、前記トレンチ内の表面に形成されたキャパシタ絶縁膜と、前記キャパシタ絶縁膜の表面に形成されたストレージ電極と、前記半導体基板内であって、前記キャパシタ絶縁膜を挟んで前記ストレージ電極と対向する位置に形成されたプレート電極と、ソース／ドレイン領域の一方が前記ストレージ電極と電気的に接続されたトランジスタとを具備し、前記トレンチの前記所定の深さにおける断面形状は略八面体であることを特徴とする。
ここで、前記トレンチの基板表面付近における断面形状は略楕円形であることも考えられる。また、前記所定の深さは、半導体基板の表面から０．５μｍ乃至１．６μｍ程度であることが考えられる。
本発明にかかる半導体装置の製造方法は、半導体基板にトレンチを形成する工程と、前記トレンチを非酸化性雰囲気中で熱処理する工程と、前記トレンチの基板表面から所定の深さまでの表面に選択的に熱酸化膜を形成する工程と、前記トレンチの底面から前記所定の深さまでの側面から不純物を拡散させてプレート電極を形成する工程と、前記トレンチ内にキャパシタ絶縁膜を形成する工程と、前記トレンチ内にストレージ電極を形成する工程と、前記半導体基板上に、ソース／ドレイン拡散層のうち一方が前記ストレージ電極と電気的に接続されたトランジスタを形成する工程とを具備することを特徴とする。
【０００６】
ここで、前記熱酸化膜は、前記トレンチの底部から所定の深さまでの表面にマスク膜を形成した後、前記トレンチを熱酸化する工程とにより形成されることが考えられる。また、前記所定の深さは、半導体基板の表面から０．５μｍ乃至１．６μｍ程度であることが考えられる。また、前記熱処理は還元性のある非酸化性雰囲気中で行うことが好ましい。前記熱処理は、９００℃以上１０００℃以下、１００Ｔｏｒｒ以上の条件で行うことが好ましい。前記熱処理は、９００℃以上、１０Ｔｏｒｒ以上１００Ｔｏｒｒ以下の条件で行うことが好ましい。
これにより、本発明にかかる半導体装置は、トレンチ側壁のカラー酸化膜の膜厚がほぼ均一であり、縦型寄生トランジスタのしきい値を制御しやすくでき、また、その後のエッチング工程において酸化膜が完全には除去されることを抑制することが可能となる。
また、本発明にかかる半導体装置の製造方法によると、トレンチ側壁の酸化膜の膜厚をほぼ均一にすることにより半導体装置の特性を向上させることを可能となる。
【０００７】
【発明の実施の形態】
＜第1の実施の形態＞
本発明の第１の実施の形態について図面（図２〜図１３）を参酌して説明する。図２に本発明の第１の実施の形態にかかる半導体装置（ここでは、ＤＲＡＭセルを例に取る）の断面図を示す。このＤＲＡＭセルは情報蓄積用のトレンチキャパシタ２及び情報転送用のＭＯＳトランジスタ３からなる。トレンチキャパシタ２は、プレート電極７、キャパシタ絶縁膜８及びストレージ電極９からなる。トレンチキャパシタ２は２つが隣り合わせで形成されおり、素子分離領域１５で素子分離されている。トレンチキャパシタ２が形成されるトレンチは、カラー酸化膜の下部より上方における上面から見た断面形状がほぼ八角形になっている。なお、プレート電極７はなくても構わない。この場合は、ストレージ電極９に電圧がかかったときに、ｐ型シリコン基板２８のトレンチキャパシタ２に隣接した領域にプレート電極が形成されることとなる。ＭＯＳトランジスタ３は、ｐ型シリコン基板２８内に形成されたソース／ドレイン領域１０、ｐ型シリコン基板２８上に形成されたゲート絶縁膜１３及びゲート絶縁膜１３上に形成されたゲート電極１１からなる。
【０００８】
ストレージ電極９は、導電膜１２及び埋め込みストラップ２４を介してソース／ドレイン領域１０の一方と電気的に接続されている。ゲート電極１１に電圧を加えることによりソース／ドレイン領域１０の一方はその他方と電気的に接続される。ソース／ドレイン領域１０の他方は、ビット線コンタクト５を介してビット線４に接続されている。これにより、トレンチキャパシタ２に蓄積された情報をビット線４に転送することが可能となる。ここで、ビット線４とビット線コンタクト５は同時に形成されたものであっても構わない。
トレンチキャパシタ２の上部の側面に例えばシリコン酸化膜からなるカラー酸化膜１４が形成されている。このカラー酸化膜１４の底部はｐ型シリコン基板２８の上面から深さ約１．２μｍから１．３μｍ程度になるように形成されている。
次に、図２に示したＤＲＡＭの製造方法について図面（図３〜図１３）を参酌して説明する。
まず、図３に示したようにトレンチ１９を形成する。それには、まず熱酸化法を用いてｐ型シリコン基板２８上にシリコン酸化膜１６を厚さ５ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全面にシリコン窒化膜１７を厚さ２００ｎｍ程度、ＴＥＯＳ膜を厚さ７００ｎｍ程度にそれぞれ形成する。さらに、通常のリソグラフィー工程により図示せぬレジストをマスクとしてＴＥＯＳ膜１８及びシリコン窒化膜１７のうちトレンチを形成する部分をエッチングする。そして、図示せぬレジストを除去した後、ＴＥＯＳ膜１８をマスクとしてｐ型シリコン基板２８をエッチングすることにより、トレンチ１９を深さ７μｍ程度に形成する。このトレンチ１９のうちｐ型シリコン基板２８上面付近の部分の上面から見た断面は楕円形であるが、深さ０．５μｍ程度より深い部分の断面は長方形に近い形になっている。
【０００９】
次に、図４に示したように、熱酸化法を用いてトレンチ１９の表面を酸化し、シリコン酸化膜２０を厚さ５ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全面にシリコン窒化膜２１を厚さ８ｎｍ程度に形成する。このシリコン窒化膜２１は、後述するようにカラー酸化膜を形成する際のマスクとなるものである。
次に、図５に示したように、回転塗布法を用いて全面にレジストを形成する。そして、例えばＣＤＥ（Chemical  Dry  Etching）法などのレジストエッチバックによりレジストをエッチングする。これにより、レジストの上面をトレンチ１９のｐ型シリコン基板２８上面から深さ０．５〜１．６μｍ程度となるようにする。
次に、図６に示したように、レジスト２２をマスクとしてＣＤＥ法を用いることにより、トレンチ１９のうちレジスト２２の上面より上に形成されているシリコン窒化膜２１を除去する。さらに、フッ酸系のウェットエッチング法を用いて、シリコン酸化膜２０のうち、表面にシリコン窒化膜２１が形成されていない部分を除去する。このシリコン酸化膜２０の一部を除去する工程は、レジスト２２を除去する工程（図７参照）の後で行っても構わない。
【００１０】
次に、図７に示したように、アッシングなどによりレジスト２２を除去する。
そして、例えば水素雰囲気などの非酸化性雰囲気中で、温度が９００℃から１０００℃程度、圧力が３８０Ｔｏｒｒ程度、時間が１０分程度の条件でアニール処理（熱処理）を行う。図８は図７におけるＡ−Ａ’（ｐ型シリコン基板２８の上面から深さ０．５μｍ程度の部分）での上面から見た断面図である。ここに示したように、アニール処理前においては、ｐ型シリコン基板２８の上面から深さ０．５μｍ程度以上の深さの部分の上面から見た断面形状は、長方形又は長方形に近い形状であった。しかし、アニール処理により、その断面形状が結晶面を反映して八角形又は八角形に近い形状となる。なお、トレンチ１９のうちｐ型シリコン基板２８上面付近の部分の上面から見た断面も、アニール処理後は八角形又は八角形に近い形状になる。また、このアニール処理によりトレンチ１９付近のｐ型シリコン基板２８に含まれる不純物が外方拡散される。このため、トレンチ１９付近では不純物濃度がｐ型シリコン基板２８の通常の濃度よりも薄くなる。ここで、図７のアニール処理は、温度９２５℃程度、圧力３８０Ｔｏｒｒ程度、時間が１０分程度の条件がより好ましい。また、雰囲気は還元性のある非酸化性雰囲気、例えば還元性水素雰囲気中で行うことが望ましい。これらの条件は、高温、低圧であればあるほど、シリコンマイグレーションが大きく生じ、短時間でトレンチ断面形状を八角形とすることが可能となる。一方、低温、高圧であれば、シリコンマイグレーションが小さくなり、トレンチ断面形状を八角形とするのに時間がかかるが、形状の均一性は向上する利点がある。
【００１１】
次に、図９に示したように、シリコン窒化膜２１をマスクとしてトレンチ１９表面を酸化することにより、シリコン酸化膜２３をトレンチ１９表面のうちシリコン窒化膜２１が形成されていない部分に選択的に厚さ５０ｎｍ程度に形成する。このシリコン酸化膜２３がカラー酸化膜となるものである。
図１０は図９におけるＢ−Ｂ’（ｐ型シリコン基板２８の上面から深さ０．５μｍ程度の部分）での上面から見た断面図である。ここに示したように、八角形のトレンチ断面形状においては、シリコン酸化膜２３が全体としてほぼ均一に形成される。すなわち、従来技術（図１（ｂ）参照）のように極端に膜厚が薄くなる部分が形成されることを抑制することができる。
次に、図１１に示したように、ＨＦ／ＧＲＹＣＥＲＯＬなどの溶液又はＣＤＥ法を用いてシリコン窒化膜２１を除去する。さらに、フッ酸系のウェットエッチング法を用いてシリコン酸化膜２０を除去する。この工程で、シリコン酸化膜２３も表面が除去されることとなる。しかし、本実施の形態によると、シリコン酸化膜２３は膜厚がほぼ均一に形成されているため、表面が除去されても極端に膜厚の薄い部分やｐ型シリコン基板２８が露出するような箇所の発生を抑制することが可能となる。
【００１２】
次に、図１２に示したように、通常の技術を用いて、トレンチ１９のうちｐ型シリコン基板２８が露出している部分から例えばＡｓ（砒素）などの不純物を拡散させる。これにより、プレート電極７が形成される。上述したように、このプレート電極を形成しなくても構わない。
次に、図１３に示したように、通常の技術により、トレンチ１９内の表面のうち所定の高さまでに例えばＮＯ膜などのキャパシタ絶縁膜８を形成する。さらに、通常の技術により、トレンチ１９内のキャパシタ絶縁膜８の表面に例えばＡｓがドープされたポリシリコン膜などのストレージ電極９を形成する。
その後、通常の技術を用いて図２に示したＤＲＡＭが形成される。
本発明の第１の実施の形態によると、トレンチ側壁のカラー酸化膜の膜厚をほぼ均一に形成することが可能となる。これにより、縦型寄生トランジスタのしきい値を制御しやすくできる。つまり、プレート電極７とソース／ドレイン領域１０との間のリーク電流を抑制することが可能となる。また、その後のエッチング工程においてカラー酸化膜が完全に除去されることを抑制することが可能となる。
また、図７のアニール処理を還元性のある非酸化性雰囲気で行えば、トレンチ１９内のｐ型シリコン基板２８表面に自然酸化膜が形成されても、これを除去することが可能となる。
【００１３】
ここで、上記アニール処理の条件について図３４（ａ）〜（ｃ）に示す。
図３４（ａ）に示したように、アニール処理の条件として、９５０℃以上の高温であれば処理に必要な時間を短くすることが可能となる。また、図３４（ｂ）に示したように、１００Ｔｏｒｒ以下の低圧であれば処理に必要な時間を短くすることが可能となる。
また、高温・高圧下でアニール処理を行うと、トレンチ１９の断面形状の長辺が短くなり、短辺が長くなる方向に変形しやすくなる。そのため、埋め込みストラップ２４がゲート電極１１方向に延びることから、チャネル長が短くなるショートチャネル効果を引き起こすこととなる。これに対して、アニール処理を温度９５０℃以下の低温とすればショートチャネル効果を抑制することができ、かつ、１０Ｔｏｒｒ程度の低圧力にすることにより、アニール処理の時間を短くすることが可能となる（図３４（ｃ）参照）。
また、温度が９５０℃以下、圧力が１００Ｔｏｒｒ以上の低温・高圧下でアニール処理を行うことにより、トレンチの断面形状を均一なものとすることが可能となる。
さらに、図７及び図８に示したアニール処理によってトレンチ１９付近のシリコン基板1における不純物濃度が薄くなっている。このため、プレート電極７を拡散層により形成しない半導体装置においては、ストレージ電極９に電圧を加えてトレンチ１９周囲にプレート電極を形成する際の反転しきい値が低下し、プレート電極を形成しやすくなる利点がある。
【００１４】
＜第２の実施の形態＞
本発明の第２の実施の形態にかかる半導体装置の製造方法について図面（図１４〜図２２）を参酌して説明する。本発明の第２の実施の形態にかかる半導体装置（ここでは、ＤＲＡＭセルを例に取る）の断面図は図２に示したものと同様である。
まず、図１４に示したようにトレンチ１９を形成する。それには、まず熱酸化法を用いてｐ型シリコン基板２８上にシリコン酸化膜１６を厚さ５ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全面にシリコン窒化膜１７を厚さ２００ｎｍ程度、ＴＥＯＳ膜を厚さ７００ｎｍ程度にそれぞれ形成する。さらに、通常のリソグラフィー工程により図示せぬレジストをマスクとしてＴＥＯＳ膜１８及びシリコン窒化膜１７のうちトレンチを形成する部分をエッチングする。そして、図示せぬレジストを除去した後、ＴＥＯＳ膜１８をマスクとしてｐ型シリコン基板２８をエッチングすることにより、トレンチ１９を深さ７μｍ程度に形成する。このトレンチ１９のうちｐ型シリコン基板２８上面付近の部分の上面から見た断面は楕円形であるが、深さ０．５μｍ程度より深い部分の断面は長方形に近い形になっている。
【００１５】
次に、図１５に示したように、ｎ型不純物を含んだ膜、例えばＡｓＳＧ膜２５を厚さ１０〜１５ｎｍ程度に形成する。そして、全面にレジスト２６を塗布した後、I-line  recess  やＣＤＥ法を用いたレジストエッチバックすることにより、レジスト２６をトレンチ１９内の所定の深さにまで形成する。この所定の深さはプレート電極を形成する位置により定まる。ここでは、ｐ型シリコン基板２８の上面から深さ１．４μｍ程度とする。
次に、図１６に示したように、レジスト２６をマスクとしてフッ酸系のウェットエッチング法を用いることにより、ＡｓＳＧ膜２５の一部を除去する。これにより、ＡｓＳＧ膜２５をトレンチ１９内のレジスト２６が形成されている深さくらいまでの表面にのみ残すことが可能となる。さらに、アッシングによりレジスト２６を除去する。
次に、図１７に示したように、全面にＴＥＯＳ膜２７を１０ｎｍ〜２０ｎｍ程度に形成する。そして、アルゴン雰囲気中で１０００℃程度、３０分程アニール処理することにより、ＡｓＳＧ膜２５に含まれる不純物Ａｓをｐ型シリコン基板２８に拡散させる。これにより、プレート電極７が形成される。ここで、ＴＥＯＳ膜２７は不純物Ａｓが外方拡散するのを防止するためのものである。なお第１の実施の形態と同様、このプレート電極を形成しなくても構わない。
【００１６】
次に、図１８に示したように、フッ酸系のウェットエッチング法を用いてＡｓＳＧ膜２５及びＴＥＯＳ膜２７を除去する。
次に、図１９に示したように、熱酸化法を用いてトレンチ１９の表面を酸化し、シリコン酸化膜２０を厚さ５ｎｍ程度に形成する。そして、ＣＶＤ法を用いて全面にシリコン窒化膜２１を厚さ８ｎｍ程度に形成する。このシリコン窒化膜２１は、後述するようにカラー酸化膜を形成する際のマスクとなるものである。さらに、図示せぬレジストを全面に形成した後、レジストエッチバックによりレジストの上面をトレンチ１９のｐ型シリコン基板２８上面から深さ１．２〜１．３μｍ程度となるようにする。そして、そのレジストをマスクとしてＣＤＥ法を用いることにより、トレンチ１９のうちレジストの上面より上に形成されているシリコン窒化膜２１を除去する。さらに、フッ酸系のウェットエッチング法を用いて、シリコン酸化膜２０のうち、表面にシリコン窒化膜２１が形成されていない部分を除去する。最後に、アッシングなどによりレジスト２２を除去する。
次に、例えば水素雰囲気などの非酸化性雰囲気中で、温度が９００℃から１０００℃程度、圧力が３８０Ｔｏｒｒ程度、時間が１０分程度の条件でアニール処理（熱処理）を行う。
【００１７】
図２０は図１９におけるＣ−Ｃ’（ｐ型シリコン基板２８の上面から深さ０．５μｍ程度の部分）での上面から見た断面図である。ここに示したように、アニール処理前においては、ｐ型シリコン基板２８の上面から深さ０．５μｍ程度以上の深さの部分の上面から見た断面形状は、長方形又は長方形に近い形状であった。しかし、アニール処理により、その断面形状が結晶面を反映して八角形又は八角形に近い形状となる。なお、トレンチ１９のうちｐ型シリコン基板２８上面付近の部分の上面から見た断面もアニール処理後は八角形又は八角形に近い形状となる。また、このアニール処理によりトレンチ１９付近のｐ型シリコン基板２８に含まれる不純物が外方拡散される。このため、トレンチ１９付近では不純物濃度がｐ型シリコン基板２８の通常の濃度よりも薄くなる。ここで、図１９のアニール処理は、温度９２５℃程度、圧力３８０Ｔｏｒｒ程度、時間が１０分程度の条件がより好ましい。また、雰囲気は還元性のある非酸化性雰囲気、例えば還元性水素雰囲気中で行うことが望ましい。これらの条件は、高温、低圧であればあるほど、シリコンマイグレーションが大きく生じ、短時間でトレンチ断面形状を八角形とすることが可能となる。一方、低温、高圧であれば、シリコンマイグレーションが小さくなり、トレンチ断面形状を八角形とするのに時間がかかるが、形状の均一性は向上する利点がある。
【００１８】
次に、図２１に示したように、シリコン窒化膜２１をマスクとしてトレンチ１９表面を酸化することにより、シリコン酸化膜２３をトレンチ１９表面のうちシリコン窒化膜２１が形成されていない部分に選択的に厚さ５０ｎｍ程度に形成する。このシリコン酸化膜２３がカラー酸化膜となるものである。そして、ＨＦ／ＧＲＹＣＥＲＯＬなどの溶液又はＣＤＥ法を用いてシリコン窒化膜２１を除去する。さらに、フッ酸系のウェットエッチング法を用いてシリコン酸化膜２０を除去する。この工程で、シリコン酸化膜２３も表面が除去されることとなる。しかし、本実施の形態によると、シリコン酸化膜２３は膜厚がほぼ均一に形成されているため、表面が除去されても極端に膜厚の薄い部分やｐ型シリコン基板２８が露出するような箇所の発生を抑制することが可能となる。
図２２は図２１におけるＤ−Ｄ’（ｐ型シリコン基板２８の上面から深さ０．５μｍ程度の部分）での上面から見た断面図である。ここに示したように、八角形のトレンチ断面形状においては、シリコン酸化膜２３が全体としてほぼ均一に形成される。すなわち、従来技術（図１（ｂ）参照）のように極端に膜厚が薄くなる部分が形成されることを抑制することができる。
【００１９】
これ以降の工程は、第１の実施の形態で示した工程（図１３、図２参照）により、図２に示したＤＲＡＭが形成される。
本発明の第２の実施の形態によると、第１の実施の形態と同様の効果を得ることができる。
＜第３の実施の形態＞
本発明の第３の実施の形態にかかる半導体装置の製造方法について図面（図２３〜図３３）を参酌して説明する。本発明の第３の実施の形態にかかる半導体装置（ここでは、ＤＲＡＭセルを例に取る）の断面図は図２に示したものと同様である。
まず、図２３に示したようにトレンチ１９を形成する。それには、まず熱酸化法を用いてｐ型シリコン基板２８上にシリコン酸化膜１６を厚さ５ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全面にシリコン窒化膜１７を厚さ２００ｎｍ程度、ＴＥＯＳ膜を厚さ７００ｎｍ程度にそれぞれ形成する。さらに、通常のリソグラフィー工程により図示せぬレジストをマスクとしてＴＥＯＳ膜１８及びシリコン窒化膜１７のうちトレンチを形成する部分をエッチングする。そして、図示せぬレジストを除去した後、ＴＥＯＳ膜１８をマスクとしてｐ型シリコン基板２８をエッチングすることにより、トレンチ１９を深さ７μｍ程度に形成する。このトレンチ１９のうちｐ型シリコン基板２８上面付近の部分の上面から見た断面は楕円形であるが、深さ０．５μｍ程度より深い部分の断面は長方形に近い形になっている。
【００２０】
そして、例えば水素雰囲気などの非酸化性雰囲気中で、温度が９００℃から１０００℃程度、圧力が３８０Ｔｏｒｒ程度、時間が１０分程度の条件でアニール処理（熱処理）を行う。図２４は図２３におけるＥ−Ｅ’（ｐ型シリコン基板２８の上面から深さ０．５μｍ程度の部分）での上面から見た断面図である。ここに示したように、アニール処理前においては、ｐ型シリコン基板２８の上面から深さ０．５μｍ程度以上の深さの部分の上面から見た断面形状は、長方形又は長方形に近い形状であった。しかし、アニール処理により、その断面形状が結晶面を反映して八角形又は八角形に近い形状となる。なお、トレンチ１９の上面から見た断面もアニール処理後は八角形又は八角形に近い形状となる。また、このアニール処理によりトレンチ１９付近のｐ型シリコン基板２８に含まれる不純物が外方拡散される。このため、トレンチ１９付近では不純物濃度がｐ型シリコン基板２８の通常の濃度よりも薄くなる。ここで、図２３のアニール処理は、温度９２５℃程度、圧力３８０Ｔｏｒｒ程度、時間が１０分程度の条件がより好ましい。また、雰囲気は還元性のある非酸化性雰囲気、例えば還元性水素雰囲気中で行うことが望ましい。これらの条件は、高温、低圧であればあるほど、シリコンマイグレーションが大きく生じ、短時間でトレンチ断面形状を八角形とすることが可能となる。一方、低温、高圧であれば、シリコンマイグレーションが小さくなり、トレンチ断面形状を八角形とするのに時間がかかるが、形状の均一性は向上する利点がある。
【００２１】
次に、図２５に示したように、熱酸化法を用いてトレンチ１９の表面を酸化し、シリコン酸化膜２０を厚さ５ｎｍ程度に形成する。さらに、ＣＶＤ法を用いて全面にシリコン窒化膜２１を厚さ８ｎｍ程度に形成する。このシリコン窒化膜２１は、後述するようにカラー酸化膜を形成する際のマスクとなるものである。
次に、図２６に示したように、回転塗布法を用いて全面にレジストを形成する。そして、例えばＣＤＥ（Chemical  Dry  Etching）法などのレジストエッチバックによりレジストをエッチングする。これにより、レジストの上面をトレンチ１９のｐ型シリコン基板２８上面から深さ１．２〜１．３μｍ程度となるようにする。
次に、図２７に示したように、レジスト２２をマスクとしてＣＤＥ法を用いることにより、トレンチ１９のうちレジスト２２の上面より上に形成されているシリコン窒化膜２１を除去する。さらに、フッ酸系のウェットエッチング法を用いて、シリコン酸化膜２０のうち、表面にシリコン窒化膜２１が形成されていない部分を除去する。
次に、図２８に示したように、アッシングなどによりレジスト２２を除去する。
次に、図２９に示したように、シリコン窒化膜２１をマスクとしてトレンチ１９表面を酸化することにより、シリコン酸化膜２３をトレンチ１９表面のうちシリコン窒化膜２１が形成されていない部分に選択的に厚さ５０ｎｍ程度に形成する。このシリコン酸化膜２３がカラー酸化膜となるものである。
【００２２】
図３０は図２９におけるＦ−Ｆ’（ｐ型シリコン基板２８の上面から深さ０．５μｍ程度の部分）での上面から見た断面図である。ここに示したように、八角形のトレンチ断面形状においては、シリコン酸化膜２３が全体としてほぼ均一に形成される。すなわち、従来技術（図１（ｂ）参照）のように極端に膜厚が薄くなる部分が形成されることを抑制することができる。
次に、図３１に示したように、ＨＦ／ＧＲＹＣＥＲＯＬなどの溶液又はＣＤＥ法を用いてシリコン窒化膜２１を除去する。さらに、フッ酸系のウェットエッチング法を用いてシリコン酸化膜２０を除去する。この工程で、シリコン酸化膜２３も表面が除去されることとなる。しかし、本実施の形態によると、シリコン酸化膜２３は膜厚がほぼ均一に形成されているため、表面が除去されても極端に膜厚の薄い部分やｐ型シリコン基板２８が露出するような箇所の発生を抑制することが可能となる。
次に、図３２に示したように、トレンチ１９のうちｐ型シリコン基板２８が露出している部分から例えばＡｓ（砒素）などの不純物を拡散させる。これにより、プレート電極７が形成される。上述したように、このプレート電極を形成しなくても構わない。
【００２３】
次に、図３３に示したように、通常の技術により、トレンチ１９内の表面のうち所定の高さまでに例えばＮＯ膜などのキャパシタ絶縁膜８を形成する。さらに、通常の技術により、トレンチ１９内のキャパシタ絶縁膜８の表面に例えばＡｓがドープされたポリシリコン膜などのストレージ電極９を形成する。
その後、通常の技術を用いて図２に示したＤＲＡＭが形成される。
本発明の第３の実施の形態によると、第１の実施の形態と同様の効果を得ることができる。
＜第１乃至第３の実施の形態の変形例＞
ところで、上記実施の形態ではいずれも、シリコン窒化膜２１およびシリコン酸化膜２０を除去する工程の後、続いてプレート電極７を形成している。たとえば、第１の実施例においては、図１１に示す工程において、ＨＦ／ＧＲＹＣＥＲＯＬなどの溶液又はＣＤＥ法を用いてシリコン窒化膜２１を除去し、さらに、フッ酸系のエッチング剤を用いたウェットエッチング法を用いてシリコン酸化膜２０を除去した後、続く図１２に示す工程において、トレンチ１９のうちｐ型シリコン基板２８が露出している部分からｐ型シリコン基板２８に例えばＡｓ（砒素）などの不純物を拡散させることにより、プレート電極７を形成している。しかしながら、図１１に示すシリコン窒化膜２１およびシリコン酸化膜２０を除去する工程の後、続いて、シリコン酸化膜２３をマスクとして用いて、ウェットエッチング法あるいはＣＤＥ法を用いてトレンチ１９に露出しているｐ型シリコン基板２８部分をエッチングし、図３５に示したように、トレンチ１９の径を拡大してもよい。すなわち、シリコン酸化膜２３の底部より深い位置におけるトレンチ１９の径を拡大してもよい。その場合、シリコン酸化膜２３の底部より深い位置におけるトレンチ１９の径はシリコン酸化膜２３の底部より浅い位置におけるトレンチ１９の径よりも大きくなる。すなわち、シリコン酸化膜２３の底部の深さである所定の深さから前記トレンチの底部までの前記トレンチの径は前記トレンチの基板表面からシリコン酸化膜２３の底部までの前記トレンチの径よりも大きくなる。このエッチング工程後、第１の実施の形態におけるのと同様に、図１２、１３に示す工程を経て、さらに、その後、通常の技術を用いて、素子分離膜１５、ソース／ドレイン領域１０、ゲート絶縁膜１３、ゲート電極１１、ゲートービット間層間絶縁膜６、ビット線コンタクト５、ビット線４、ビット線４上の層間絶縁膜２９等を形成することにより、図３６に示されるようなＤＲＡＭセルが形成される。トレンチ１９の径を拡大することにより、トレンチ１９の表面積が拡大し、それにより、トレンチキャパシタ２の容量を大きくすることができる。
【００２４】
第２の実施の形態においても同様であり、図２１に示すシリコン窒化膜２１およびシリコン酸化膜２０を除去する工程の後、続いて、シリコン酸化膜２３をマスクとして用いて、ウェットエッチング法あるいはＣＤＥ法を用いてトレンチ１９に露出しているｐ型シリコン基板２８部分をエッチングし、図３５に示したように、トレンチ１９の径を拡大してもよい。すなわち、シリコン酸化膜２３の底部より深い位置におけるトレンチ１９の径を拡大してもよい。その場合、したがって、シリコン酸化膜２３の底部より深い位置におけるトレンチ１９の径はシリコン酸化膜２３の底部より浅い位置におけるトレンチ１９の径よりも大きくなる。すなわち、シリコン酸化膜２３の底部の深さである所定の深さから前記トレンチの底部までの前記トレンチの径は前記トレンチの基板表面からシリコン酸化膜２３の底部までの前記トレンチの径よりも大きくなる。このエッチング工程後、第２の実施例におけるのと同様に、図２３に示工程を経て、さらに、その後、通常の技術を用いて、素子分離膜１５、ソース／ドレイン領域１０、ゲート絶縁膜１３、ゲート電極１１、ゲートービット間層間絶縁膜６、ビット線コンタクト５、ビット線４、ビット線４上の層間絶縁膜２９等を形成することにより、図３６に示されるようなＤＲＡＭセルが形成される。トレンチ１９の径を拡大することにより、トレンチ１９の表面積が拡大し、それにより、トレンチキャパシタ２の容量を大きくすることができる。
【００２５】
第３の実施の形態においても同様であり、図２１に示すシリコン窒化膜２１およびシリコン酸化膜２０を除去する工程の後、続いて、シリコン酸化膜２３をマスクとして用いて、ウェットエッチング法あるいはＣＤＥ法を用いてトレンチ１９に露出しているｐ型シリコン基板２８部分をエッチングし、図３５に示したように、トレンチ１９の径を拡大してもよい。すなわち、シリコン酸化膜２３の底部より深い位置におけるトレンチ１９の径を拡大してもよい。その場合、したがって、シリコン酸化膜２３の底部より深い位置におけるトレンチ１９の径はシリコン酸化膜２３の底部より浅い位置におけるトレンチ１９の径よりも大きくなる。すなわち、シリコン酸化膜２３の底部の深さである所定の深さから前記トレンチの底部までの前記トレンチの径は前記トレンチの基板表面からシリコン酸化膜２３の底部までの前記トレンチの径よりも大きくなる。このエッチング工程後、第３の実施例におけるのと同様に、図３３、３４に示した工程を経て、さらに、その後、通常の技術を用いて、素子分離膜１５、ソース／ドレイン領域１０、ゲート絶縁膜１３、ゲート電極１１、ゲートービット間層間絶縁膜６、ビット線コンタクト５、ビット線４、ビット線４上の層間絶縁膜２９等を形成することにより、図３６に示されるようなＤＲＡＭセルが形成される。トレンチ１９の径を拡大することにより、トレンチ１９の表面積が拡大し、それにより、トレンチキャパシタＴＣの容量を大きくすることができる。
【００２６】
【発明の効果】
本発明は、トレンチ側壁の酸化膜の膜厚をほぼ均一にすることにより半導体装置の特性を向上させることを可能とする。
【図面の簡単な説明】
【図１】  従来技術によるトレンチ側壁酸化後のトレンチ上部（基板表面付近）及びトレンチ下部（基板表面から深さ１μｍ以上）における酸化膜形状図。
【図２】  本発明の第1の実施の形態にかかる半導体装置の断面図。
【図３】  本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図４】  本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図５】  本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図６】  本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図７】  本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図８】  本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図９】  本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図１０】  本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図１１】  本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図１２】  本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図１３】  本発明の第1の実施の形態にかかる半導体装置の製造工程断面図。
【図１４】  本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図１５】  本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図１６】  本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図１７】  本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図１８】  本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図１９】  本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図２０】  本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図２１】  本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図２２】  本発明の第２の実施の形態にかかる半導体装置の製造工程断面図。
【図２３】  本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図２４】  本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図２５】  本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図２６】  本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図２７】  本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図２８】  本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図２９】  本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３０】  本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３１】  本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３２】  本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３３】  本発明の第３の実施の形態にかかる半導体装置の製造工程断面図。
【図３４】  本発明におけるアニール温度・圧力とシリコンマイグレーションとの関係図。
【図３５】  本発明の第１乃至第３の実施の形態の変形例にかかる半導体装置の製造工程断面図。
【図３６】  本発明の第１乃至第３の実施の形態の変形例にかかる半導体装置の断面図。
【符号の説明】
１・…トレンチ、２・…酸化膜、３・…ＭＯＳトランジスタ、４・…ビット線、５・…ビット線コンタクト、６・…層間絶縁膜、７・…層間絶縁膜、８・…キャパシタ絶縁膜、９・…ストレージ電極、１０・…ソース／ドレイン領域、１１・…ゲート電極、１２・…導電膜、１３・…ゲート絶縁膜、１４・…カラー酸化膜、１５・…素子分離領域、１６・…シリコン酸化膜、１７・…シリコン窒化膜、１８・…ＴＥＯＳ膜、１９・…トレンチ、２０・…シリコン酸化膜、２１・…シリコン窒化膜、２２・…レジスト、２３・…シリコン酸化膜（カラー酸化膜）、２４・…埋め込みストラップ、２５・…ＡｓＳＧ膜、２６・…レジスト、２７・…ＴＥＯＳ膜、２８・…ｐ型シリコン基板、ＴＣ・…トレンチキャパシタ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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