(57)【特許請求の範囲】
【請求項１】
第１の記憶手段に記憶されている車両のアクチュエータを制御するための演算プログラムに従って外部センサからの情報を演算処理し、この演算処理された結果を前記アクチュエータに出力するマイクロプロセッサを備える車載用電子制御ユニットにおいて、互いにデータを送受信すべく前記マイクロプロセッサに接続されており、かつ前記マイクロプロセッサの作動を監視する監視手段を備えており、前記監視手段は、前記マイクロプロセッサの演算を司るコアを検査するための複数のチェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）及び前記各チェックデータに対応して定まる解（Ｚ１、Ｚ２・・・Ｚｎ）を予め記憶する第２の記憶手段と、前記マイクロプロセッサに前記第２の記憶手段から順次サイクリックに送信される前記各チェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）に基づく前記マイクロプロセッサのコアの演算処理の結果（Ｙ１、Ｙ２・・・Ｙｎ）及び前記予め記憶された各解（Ｚ１、Ｚ２・・・Ｚｎ）を照合し、当該演算処理の結果（Ｙ１、Ｙ２・・・Ｙｎ）と前記予め記憶された各解（Ｚ１、Ｚ２・・・Ｚｎ）とが不一致の場合に前記マイクロプロセッサのコアが異常であると判定する判定手段とを備えることを特徴とする車載用電子制御ユニット。
【請求項２】
前記監視手段に前記アクチュエータ側で判別された異常を示す信号が入力されると共に、前記監視手段が、前記マイクロプロセッサの異常判定時及び前記アクチュエータの異常信号入力時には前記アクチュエータの作動を禁止するための信号を出力すべく構成されていることを特徴とする請求項１記載の車載用電子制御ユニット。
【請求項３】
前記監視手段に前記外部センサ側で判別された異常を示す信号が入力されると共に、前記監視手段が、前記マイクロプロセッサの異常判定時及び前記外部センサの異常信号入力時には前記アクチュエータの作動を禁止するための信号を出力すべく構成されていることを特徴とする請求項１記載の車載用電子制御ユニット。
【発明の詳細な説明】
【０００１】
【発明の属する技術の分野】
本発明は、車載用電子制御ユニット、特に被制御機器の制御確度を高めるためのフェイルセーフ制御を行う車載用電子制御ユニットに関する。
【０００２】
【従来の技術】
フェイルセーフ制御は、制御系の誤動作を検出した場合に、被制御機器を強制的に安全側に制御するものである。
【０００３】
例えば、アンチロック・ブレーキシステム（以下、ＡＢＳという）用の電子制御ユニット（以下、ＥＣＵという）は、車輪速度センサからのデータとこのデータから推定される車速とに基づいて車輪のロック開始を検出したときに、ブレーキ圧を緩めて車輪のスリップを防止することによりブレーキ作用を高めると共に車両の安定性を維持して確実に停止できるようにするものである。このシステムにおいて、前述の通りシステム自体の信頼性を高めることが重要である。
【０００４】
そこで、従来のＥＣＵは、同一入力信号及び同一クロック信号の基で同期して同じ演算処理を行う二つの中央演算装置（以下、ＣＰＵという）を設け、これら二つのＣＰＵの演算結果が一致したときのみＣＰＵの出力信号を用いて被制御機器の制御を行うことにより信頼性を高めている。換言すれば、二重に装備されたＣＰＵにおいて、一方のＣＰＵに対して他方のＣＰＵが冗長回路の役目を担うことによってフェイルセーフ制御を行うものである（例えば、特公平４−３１１２３号公報）。
【０００５】
しかしながら、この従来のＥＣＵは、上述のように二重にＣＰＵを装備するのでコストが嵩むことになる。
【０００６】
そこで、上記従来のＥＣＵにおいて、二つのＣＰＵの各構成をメインＣＰＵとサブＣＰＵの関係にしたものがある。メインＣＰＵは本来の制御を行い、サブＣＰＵは、メインＣＰＵの制御が正常に作動しているか否かを監視する。そのために、サブＣＰＵは、メインＣＰＵの作動の監視に必要なロジックのみを有し、メインＣＰＵのそれよりも簡略化した演算処理を行う（例えば、特開平２−２９６５７０号公報）。
【０００７】
以下、メインＣＰＵとサブＣＰＵを有する従来のＥＣＵを図１を参照しながらさらに詳しく説明する。ここに、図１は、従来の車載電子制御ユニットのブロック図である。
【０００８】
図１において、車載用電子制御ユニット（以下、ＥＣＵという）は、メインＣＰＵ１と、サブＣＰＵ２とを備えている。
【０００９】
メインＣＰＵ１の入力は、車輪速度センサ信号ＷＳを出力する車輪速度センサ３における一方の出力に信号線４を介して接続されていると共に、メインＣＰＵ１の出力は、信号線５を介してＯＲ回路６における一方の入力に接続されている。
【００１０】
サブＣＰＵ２の入力は、信号線７を介して車輪速度センサ３における他の出力に接続されていると共に、サブＣＰＵ２の出力は、信号線２５を介してＯＲ回路６における他方の入力に接続されている。ＯＲ回路６の出力は、通信線１１を介してフェイルセーフリレー８及び警告灯９に接続されている。フェイルセーフリレー８は、その作動により後述するソレノイドバルブ１０への電源供給を絶ち、警告灯９は後述するＡＢＳ制御異常を表示し、運転者に警告する。
【００１１】
メインＣＰＵ１は記憶手段１２を有する。記憶手段１２は、メインＣＰＵ１が処理する演算論理等のプログラムを格納している。
【００１２】
メインＣＰＵ１はプログラム演算を司るＣＰＵコア１３を備えている。ＣＰＵコア１３は、車輪速度センサ３からの車輪速度センサ信号ＷＳのフィルタリング等の処理をすると共にそれに基づいて車体速度信号ＶＳを演算する車輪速度センサ信号処理部１４と、車輪速度センサ信号ＷＳと車体速度信号ＶＳとに基づいてＡＢＳ制御を司るＡＢＳ制御部１５と、ＡＢＳ制御部１５からの制御信号に基づいてソレノイドバルブ１０の制御を司るソレノイドバルブ制御部１６とを含む。メインＣＰＵ１の出力は通信線１７を介してソレノイドバルブ１０に接続されている。ここに、ソレノイドバルブ１０はソレノイドバルブ制御部１６からの制御信号に基づいてブレーキ圧の調節を行う。ソレノイドバルブ１０の出力状態は通信線１８、１９を介して夫々メインＣＰＵ１及びサブＣＰＵ２に送信される。
【００１３】
サブＣＰＵ２は、メインＣＰＵ１を含めたシステムを監視するマイクロプロセッサである。サブＣＰＵ２は、ＣＰＵコア１３に対応するＣＰＵコア２０を備えている。ＣＰＵコア２０は、ＣＰＵコア１３に含まれる車輪速度センサ信号処理部１４、ＡＢＳ制御部１５及びソレノイドバルブ制御部１６に、夫々対応する車輪速度センサ信号処理部１４’、ＡＢＳ部分制御部２１及びソレノイドバルブ監視部２２を有する。
【００１４】
車輪速度センサ信号処理部１４’は、メインＣＰＵ１の車輪速度センサ信号処理部１４と同じである。ＡＢＳ部分制御部２１は、ＣＰＵ１のＡＢＳ制御部１５の作動の監視に必要な演算処理のみを行い、ＡＢＳ制御は行わない。及びソレノイドバルブ監視部２２は、ソレノイドバルブ１０の監視のみを行い、ソレノイドバルブ１０の制御は行わない。
【００１５】
メインＣＰＵ１及びサブＣＰＵ２は、互いのデータの送出・受信のために通信線２３、２４を介して接続されている。
【００１６】
以下、図１の従来の車載電子制御ユニットの作動を説明する。
【００１７】
まず、車輪速度センサ３から同じ車輪速度センサ信号ＷＳが通信線４、７を介して夫々メインＣＰＵ１とサブＣＰＵ２とに入力される。
【００１８】
次いで、メインＣＰＵ１は、記憶手段１２に格納された演算論理を使用して以下の処理を行う。
【００１９】
車輪速度センサ信号処理部１４では、車輪速度センサ３からの車輪速度センサ信号ＷＳを処理する。この過程で、車輪速度センサ３の異常を判定した場合は、通信線５を介してＯＲ回路６にフェイルセーフ処理信号を送出する。
【００２０】
ＡＢＳ制御部１５では、車輪速度センサ信号処理部１４で処理された車輪速度センサ信号ＷＳと、当該信号から推定された車体速度信号ＶＳとに基づいてＡＢＳ制御に関する演算を行う。この過程でＡＢＳ制御部１５の作動に関する異常を判別した場合は、通信線５を介してＯＲ回路６にフェイルセーフ処理信号を送出する。
【００２１】
ソレノイドバルブ制御部１６では、ＡＢＳ制御部１５の演算結果及び後述するソレノイドバルブ１０からの応答結果に基づいてソレノイドバルブ１０の駆動制御を行うべく通信線１７を介してソレノイドバルブ１０に制御信号を送出する。この過程でソレノイドバルブ１０の制御に関する異常を判別した場合は、通信線５を介してＯＲ回路６にフェイルセーフ処理信号を送出する。
【００２２】
ソレノイドバルブ１０は、ソレノイド制御部１６からの制御信号に基づいてブレーキ圧の調節を行い、その応答結果としての作動状態を通信線１８、１９を介して夫々メインＣＰＵ１及びサブＣＰＵ２に送出する。
【００２３】
ＯＲ回路６は、車輪速度センサ信号処理部１４、ＡＢＳ制御部１５及びソレノイドバルブ制御部１６の夫々からのフェイルセーフ処理信号に基づいて通信線１１を介してフェイルセーフリレー８及び警告灯９を作動させる。
【００２４】
一方、サブＣＰＵ２では、以下の処理が行われる。
【００２５】
車輪速度センサ信号処理部１４’では、車輪速度センサ３からの車輪速度センサ信号ＷＳを処理する。この過程で、車輪速度センサ３の異常を判定した場合は、通信線２５を介してＯＲ回路６にフェイルセーフ処理信号を送出する。これらの処理は、ＣＰＵ１の車輪速度センサ信号処理部１４と同様であり、冗長回路を構成する。
【００２６】
ＡＢＳ部分制御部２１では、通信線２３、２４を介してＣＰＵ１とデータの通信を行うことにより、車輪速度センサ信号処理部１４で処理された車輪速度センサ信号ＷＳと、当該信号ＷＳから推定された車体速度信号ＶＳとに基づいてＡＢＳ制御部１５の作動の監視に必要な演算処理を行い、当該演算処理された結果と、ＣＰＵ１におけるＡＢＳ制御部１５において演算処理された結果とで、両者が一致するか否かを照合する。不一致の場合は、通信線２５を介してＯＲ回路６にフェイルセーフ処理信号を送出する。
【００２７】
ソレノイドバルブ監視部２２では、ソレノイドバルブ１０の作動状態を監視し、異常があれば通信線２５を介してＯＲ回路６にフェイルセーフ処理信号を送出する。
【００２８】
ＯＲ回路６は、ＣＰＵ２の車輪速度センサ信号処理部１４’、ＡＢＳ部分制御部２１及びソレノイドバルブ監視部２２の夫々からのフェイルセーフ処理信号に基づいて通信線２５を介してフェイルセーフリレー８及び警告灯９を作動させる。また、メインＣＰＵ１は、上述の各フェイルセーフ処理の場合は、通信線１７を介してソレノイドバルブ１０に出力禁止信号を送出し、ソレノイドバルブ１０をオフにする。
【００２９】
【発明が解決しようとする課題】
上記図１のＥＣＵによれば、サブＣＰＵ２は、メインＣＰＵ１の作動の監視のために、メインＣＰＵ１ほどではないが複雑な演算処理を行う本来的なＣＰＵを必要とする。上記従来技術においては、電子制御ユニットとしての、プロセッサ、ＲＯＭ、ＲＡＭ、ケーシング等のハード構成に関して、サブＣＰＵ２は、２ＣＰＵ構成の場合と同様にメインＣＰＵ１と変わるところがない。それ故、メインＣＰＵ１において、ＡＢＳ、燃料噴射制御システム（以下、ＥＦＩという）、トラクション・コントロールシステム（以下、ＴＣＳという）のような制御対象が変わったときに、サブＣＰＵ２もメインＣＰＵ１の仕様に合わせて演算処理ロジックを変更する必要がある。
【００３０】
よって、図１の従来技術の電子制御ユニットは、コストが２ＣＰＵ構成の場合より低減できるとはいえ、その低減の程度は少ない。
【００３１】
本発明の目的は、開発コスト及び製造コストの低減化及び小型化が図れる車載用電子制御ユニットを提供することにある。
【００３２】
【課題を解決するための手段】
前述の目的を達成するために、請求項１の車載用電子制御ユニットは、第１の記憶手段に記憶されている車両のアクチュエータを制御するための演算プログラムに従って外部センサからの情報を演算処理し、この演算処理された結果を前記アクチュエータに出力するマイクロプロセッサを備える車載用電子制御ユニットにおいて、互いにデータを送受信すべく前記マイクロプロセッサに接続されており、かつ前記マイクロプロセッサの作動を監視する監視手段を備えており、前記監視手段は、前記マイクロプロセッサの演算を司るコアを検査するための複数のチェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）及び前記各チェックデータに対応して定まる解（Ｚ１、Ｚ２・・・Ｚｎ）を予め記憶する第２の記憶手段と、前記マイクロプロセッサに前記第２の記憶手段から順次サイクリックに送信される前記各チェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）に基づく前記マイクロプロセッサのコアの演算処理の結果（Ｙ１、Ｙ２・・・Ｙｎ）及び前記予め記憶された各解（Ｚ１、Ｚ２・・・Ｚｎ）を照合し、当該演算処理の結果（Ｙ１、Ｙ２・・・Ｙｎ）と前記予め記憶された各解（Ｚ１、Ｚ２・・・Ｚｎ）とが不一致の場合に前記マイクロプロセッサのコアが異常であると判定する判定手段とを備えることを特徴とする。
【００３３】
請求項２の車載用電子制御ユニットは、請求項１の車載用電子制御ユニットにおいて、前記監視手段に前記アクチュエータ側で判別された異常を示す信号が入力されると共に、前記監視手段が、前記マイクロプロセッサの異常判定時及び前記アクチュエータの異常信号入力時には前記アクチュエータの作動を禁止するための信号を出力すべく構成されていることを特徴とする。
【００３４】
請求項３の車載用電子制御ユニットは、請求項１の車載用電子制御ユニットにおいて、前記監視手段に前記外部センサ側で判別された異常を示す信号が入力されると共に、前記監視手段が、前記マイクロプロセッサの異常判定時及び前記外部センサの異常信号入力時には前記アクチュエータの作動を禁止するための信号を出力すべく構成されていることを特徴とする。
【００３５】
請求項１の車載用電子制御ユニットによれば、第２の記憶手段が、マイクロプロセッサの演算を司るコアを検査するための複数のチェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）及びこの各チェックデータに対応して定まる解（Ｚ１、Ｚ２・・・Ｚｎ）を予め記憶し、判定手段が、マイクロプロセッサに第２の記憶手段から順次サイクリックに送信される各チェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）に基づくマイクロプロセッサのコアの演算処理の結果（Ｙ１、Ｙ２・・・Ｙｎ）及び該予め記憶された各解（Ｚ１、Ｚ２・・・Ｚｎ）を照合し、該演算処理の結果（Ｙ１、Ｙ２・・・Ｙｎ）と該予め記憶された各解（Ｚ１、Ｚ２・・・Ｚｎ）とが不一致の場合にマイクロプロセッサのコアが異常であると判定するので、マイクロプロセッサを監視する監視手段に監視用の演算機能を付加する必要をなくすことができ、単に監視用の複数のチェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）及びそれらに対応して定まる解（Ｚ１、Ｚ２・・・Ｚｎ）を記憶し、各チェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）に基づくマイクロプロセッサのコアの演算処理の結果（Ｙ１、Ｙ２・・・Ｙｎ）及び予め記憶された各解（Ｚ１、Ｚ２・・・Ｚｎ）を照合する機能があれば足りるものとすることができる。また、各チェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）に基づくマイクロプロセッサのコアの演算処理の結果（Ｙ１、Ｙ２・・・Ｙｎ）及び予め記憶された各解（Ｚ１、Ｚ２・・・Ｚｎ）を照合することにより、マイクロプロセッサの異常を判定している、すなわち、マイクロプロセッサのコアチェックを行っているので、同一仕様のマイクロプロセッサに対しては、マイクロプロセッサの使用用途が異なっても、即ち演算プログラムが異なっても（例えばＡＢＳやＴＣＳのように）、監視手段のハード構成は共通にして、種々の電子制御ユニットに対して汎用性を持たせることができ、もって設計を含めた開発コスト及び製造コストを低減できる。
【００３６】
請求項２の車載用電子制御ユニットによれば、アクチュエータ異常時に、かつマイクロプロセッサ側がフェイルセーフ機能を失うような異常時には、監視手段により確実にアクチュエータの作動を禁止することができる。
【００３７】
請求項３の車載用電子制御ユニットによれば、外部センサ異常時に、かつマイクロプロセッサ側がフェイルセーフ機能を失うような異常時には、監視手段により確実にアクチュエータの作動を禁止することができる。
【００３８】
【発明の実施の形態】
以下、本発明を図面に示す好ましい実施の形態を参照しながら詳述する。
【００３９】
まず、図２を参照しながら本発明の第１の実施の形態を説明する。ここに、図２は、本発明の車載用電子制御ユニットの第１の実施の形態のブロック図である。
【００４０】
図２において、車載用電子制御ユニット（ＥＣＵ）は、マイクロプロセッサとしてのメインＣＰＵ５１と、監視手段としてのサブＣＰＵ５２とを備えている。
【００４１】
メインＣＰＵ５１の入力は、車輪速度センサ信号ＷＳを出力する外部センサとしての車輪速度センサ５３の出力に信号線５４を介して接続されていると共に、メインＣＰＵ５１の出力は、信号線５５を介してＯＲ回路５６における一方の入力に接続されている。
【００４２】
サブＣＰＵ５２の出力は、信号線５７を介してＯＲ回路５６における他方の入力に接続されている。ＯＲ回路５６の出力は、通信線５８を介してフェイルセーフリレー５９及び警告灯６０が接続されている。フェイルセーフリレー５９は、その作動により後述するアクチュエータとしてのソレノイドバルブ６１への電源供給を絶ち、警告灯６０は、後述するＡＢＳ制御異常を表示し、運転者に警告する。
【００４３】
メインＣＰＵ５１は、ＲＯＭで構成された第１の記憶手段６３を有している。第１の記憶手段６３は、メインＣＰＵ５１が処理する演算論理等のプログラムを格納している。
【００４４】
メインＣＰＵ５１はプログラム演算を司るＣＰＵコア６４を備えている。ＣＰＵコア６４は、フィルタリング等の処理を車輪速度センサ５３からの車輪速度センサ信号ＷＳのフィルタリング等の処理をすると共にそれに基づいて車体速度信号ＶＳ’を演算する車輪速度センサ信号処理部６５と、車輪速度センサ信号ＷＳと当該信号ＷＳから推定された車体速度信号ＶＳ’とに基づいてＡＢＳ制御を司るＡＢＳ制御部６６と、ＡＢＳ制御部６６からの制御信号に基づいてソレノイドバルブ６１の制御を司るソレノイドバルブ制御部６７とを含む。
【００４５】
ＣＰＵ５１は、通信線７０、７１、７２、７３を介して出力ＩＣ７４に接続されている。出力ＩＣ７４は通信線７５、７６を介してソレノイドバルブ６１に接続されている。
【００４６】
通信線７０は、出力ＩＣ７４から後述するメインＣＰＵ５１へソレノイドバルブ６１のフェイル信号を伝送するためのものであり、通信線７１はメインＣＰＵ５１から出力ＩＣ７４への後述する出力禁止信号を伝送するためのものである。通信線７２、７３は、ソレノイドバルブ６１の駆動制御信号及びその駆動制御信号に応答した作動状態を示す信号をクロック同期式の８ビットシリアル通信するためのものである。
【００４７】
出力ＩＣ７４は、通信線７２、７３を介してメインＣＰＵ５１からのソレノイドバルブ駆動制御信号を８ビットシリアル通信により受信してソレノイドバルブ６１を通信線７５を介して駆動制御し、その応答結果としてのソレノイドバルブ６１の作動状態を示す信号を通信線７３を介してメインＣＰＵ５１に返送する。ここに、ソレノイドバルブ６１は出力ＩＣ７４からの制御信号に基づいてブレーキ圧の調節を行う。また、出力ＩＣはソレノイドバルブ６１のオン故障、オフ故障、通信線７２，７３によるシリアル通信の異常を判別可能であり、異常を判別した場合は通信線７０を介してフェイル信号をメインＣＰＵ５１へ伝送する。
【００４８】
サブＣＰＵ５２は、メインＣＰＵ５１を含めたシステムを監視するマイクロプロセッサである。また、サブＣＰＵ５２は、メインＣＰＵ５１を監視する判定手段としてのメインＣＰＵ監視部７９を備えている。
【００４９】
メインＣＰＵ５１及びサブＣＰＵ５２は、互いのデータの送出・受信のために通信線７７、７８を介して接続されている。
【００５０】
以下、図２の本発明の車載電子制御ユニットの第１の実施の形態の作動を説明する。
【００５１】
まず、車輪速度センサ５３から車輪速度センサ信号ＷＳが通信線５４を介してメインＣＰＵ５１に入力される。
【００５２】
次いで、メインＣＰＵ５１は、記憶手段６３に格納された演算プログラムを使用して以下の処理を行う。
【００５３】
車輪速度センサ信号処理部６５では、車輪速度センサ５３からの車輪速度センサ信号ＷＳを処理する。この過程で、車輪速度センサ５３の異常を判定した場合は、通信線５５を介してＯＲ回路５６にフェイルセーフ処理信号を送出する。
【００５４】
ＡＢＳ制御部６６では、車輪速度センサ信号処理部６５で処理された車輪速度センサ信号ＷＳと、当該信号ＷＳから推定された車体速度信号ＶＳ’とに基づいてＡＢＳ制御に関する演算を行う。この過程でＡＢＳ制御部６６の作動に関する異常を判定した場合は、通信線５５を介してＯＲ回路５８のフェイルセーフ処理信号を送出する。
【００５５】
ソレノイドバルブ制御部６７では、ＡＢＳ制御部６６の演算結果及び後述するソレノイドバルブ６１からの応答結果に基づいてソレノイドバルブ６１の駆動制御を行うべく、通信線７２及び７３を介する８ビットシリアル通信によりソレノイドバルブ６１の駆動制御信号を出力ＩＣ７４に送出する。
【００５６】
出力ＩＣ７４は、メインＣＰＵ５１からのソレノイドバルブ６１の駆動制御信号を受信してソレノイドバルブ６１の制御信号を生成し、通信線７５を介して該信号をソレノイドバルブ６１に送出する。
【００５７】
ソレノイドバルブ６１は、出力ＩＣ７４からの制御信号に基づいてブレーキ圧の調節を行い、その応答結果としてのソレノイドバルブ６１の作動状態を示す信号を通信線７６を介して出力ＩＣ７４に送出する。
【００５８】
ＯＲ回路５６は、車輪速度センサ信号処理部６５、ＡＢＳ制御部６６及びソレノイドバルブ制御部６７の夫々からのフェイルセーフ処理信号に基づいて通信線５８を介してフェイルセーフリレー５９を作動させて、警告灯６０を点灯させる。これにより、ソレノイドバルブ６１への電源供給を絶つと共に運転者に警告する。
【００５９】
また、メインＣＰＵ５１は、上述のフェイルセーフ処理の場合は、通信線７１を介して出力ＩＣ７４に出力禁止信号を送出し、その結果、出力ＩＣ７４はソレノイドバルブ６１をオフにする。この通信線７１を介するソレノイドバルブ６１の制御系は、前述のフェイルセーフリレー５９によるソレノイドバルブ６１のフェールセーフの冗長回路を構成する。
【００６０】
一方、サブＣＰＵ５２では、メインＣＰＵ監視部７９において以下の処理が行われる。
【００６１】
図３は、サブＣＰＵ５２のメインＣＰＵ監視部７９で実行されるコアチェックを説明する概念図である。図３において、図２と同じ構成要素には同じ参照番号が付されている。これらの構成要素の説明は図２の説明と同じである。
【００６２】
サブＣＰＵ５２は、メインＣＰＵ５１の動作をチェックするために使用するチェックデータＸ１からＸｎ（ｎ＝２５６、以下同様）及びそれから定まる解Ｚ１からＺｎを予め記憶する第２の記憶手段としてのＲＯＭを有する。
【００６３】
まず、予めサブＣＰＵ５２内のＲＯＭに記憶されたチェックデータＸ１からＸｎを、通信線７７を介して順次サイクリックにメインＣＰＵ５１に送出する。
【００６４】
メインＣＰＵ５１では、サブＣＰＵ５２から送出されたチェックデータＸ１からＸｎに基づいて予め決められた演算手順を実行し、その結果データＹ１からＹｎを通信線７８を介してサブＣＰＵ５２に送出する。
【００６５】
次いで、サブＣＰＵ５２内のＲＯＭに記憶された解Ｚ１からＺ２と、メインＣＰＵ５１からの結果データＹ１からＹｎとを照合して不一致であれば、メインＣＰＵ５１のＣＰＵコア６４が異常であると判定して通信線５７を介してフェイルセーフ処理信号をＯＲ回路５６に送出する。その結果、ＯＲ回路５６は、フェイルセーフリレー５９を作動させてソレノイドバルブ６１への電源の供給を絶ち、警告灯６０を点灯させる。
【００６６】
本第１の実施の形態によれば、メインＣＰＵ５１を監視するためにサブＣＰＵ５２において、メインＣＰＵ監視部７９に演算機能を不要にして、単にチェックデータ及びそれから定まる解を記憶すればよいものとできる。また、同一仕様のマイクロプロセッサに対しては、たとえば、ＡＢＳ用ＥＣＵ、ＴＣＳ用のＥＣＵのように演算論理が異なってもメインＣＰＵ監視部７９のハード構成は共通にでき、種々のＥＣＵに対して汎用性を持たせることができ、設計を含めた開発コスト及び製造コストを低減できる。
【００６７】
次に、図４を参照しながら本発明の第２の実施の形態を説明する。ここに、図４は、本発明の車載用電子制御ユニットの第２の実施の形態のブロック図である。
【００６８】
図４において、図２と同じ構成要素には同じ参照番号が付されており、これらの構成要素の説明は図２の説明と同様である。また、図４において、図２と異なる構成要素には異なる参照番号を付し、その構成要素のみ以下に説明する。
【００６９】
図４の装置が図２の装置と異なる点は、サブＣＰＵ５２が、さらに、ソレノイドバルブ６１のステータスを監視するソレノイドバルブ監視手段８１を備えており、ソレノイドバルブ監視手段８１は、通信線８２、８３を介して夫々通信線７０、７１に接続されている点である。
【００７０】
これにより、本第２の実施の形態は、本発明の第１の実施の形態による効果に加えて、通信線８２からのソレノイドバルブ６１のフェイル信号に基づいて通信異常を含めたソレノイドバルブ６１の異常を監視できる。異常を検出した場合は、通信線８３、７１を介して出力ＩＣ７４に出力禁止信号を出力し、出力ＩＣ７４の作動を禁止する。また、通信線５７を介してＯＲ回路５６のフェイルセーフ処理信号を送出し、フェイルセーフリレー５９を作動させてソレノイドバルブ６１への電源供給を絶ち、警告灯６０を点灯する。
【００７１】
さらに、図５を参照しながら本発明の第３の実施の形態を説明する。ここに、図５は、本発明の車載用電子制御ユニットの第３の実施の形態のブロック図である。
【００７２】
図５において、図４と同じ構成要素には同じ参照番号が付されており、これらの構成要素の説明は図４の説明と同様である。また、図５において図４と異なる構成要素には異なる参照番号を付し、その構成要素のみ以下に説明する。
【００７３】
図５の装置が図４の装置と異なる点は、通信線５４の途中に、車輪速度センサ信号ＷＳを波形整形して出力すると共に車輪速度センサ５３の断線等の故障を判別して異常時にはフェイル信号を送出する入力ＩＣ９１が設けられており、入力ＩＣ９１のフェイル信号が通信線９２を介してメインＣＰＵ５１の入力に接続されており、サブＣＰＵ５２が、さらに、車輪速度センサ５３を監視する車輪速度センサ監視手段９３を有しており、車輪速度センサ監視手段９３が通信線９４を介して通信線９２接続されている点である。
【００７４】
これにより、本第３の実施の形態は、上述の本発明の第２の実施の形態の効果に加えて、入力ＩＣ９１からの車輪速度センサ５３のフェイル信号に基づいて、車輪速度センサ５３を監視でき、車輪速度センサ５３の異常を検出した場合には、通信線８３を介して出力ＩＣ７４に出力禁止信号を出力し、出力ＩＣ７４の作動を禁止すると共に、通信線５７を介してＯＲ回路５６にフェイルセーフ処理信号を送出し、フェイルセーフリレー５９を作動させてソレノイドバルブ６１への電源供給を絶ち、警告灯６０を点灯する。
【００７５】
上記第１から第３の実施の形態における車載用電子制御ユニットの夫々は、アンチロック・ブレーキシステム（ＡＢＳ）に使用されているが、この使用先用途は、燃料噴射システム（ＥＦＩ）、トラクション・コントロールシステム（ＴＣＳ）であってもよい。
【００７６】
【発明の効果】
請求項１の車載用電子制御ユニットによれば、第２の記憶手段が、マイクロプロセッサの演算を司るコアを検査するための複数のチェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）及びこの各チェックデータに対応して定まる解（Ｚ１、Ｚ２・・・Ｚｎ）を予め記憶し、判定手段が、マイクロプロセッサに第２の記憶手段から順次サイクリックに送信される各チェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）に基づくマイクロプロセッサのコアの演算処理の結果（Ｙ１、Ｙ２・・・Ｙｎ）及び該予め記憶された各解（Ｚ１、Ｚ２・・・Ｚｎ）を照合し、該演算処理の結果（Ｙ１、Ｙ２・・・Ｙｎ）と該予め記憶された各解（Ｚ１、Ｚ２・・・Ｚｎ）とが不一致の場合にマイクロプロセッサのコアが異常であると判定するので、マイクロプロセッサを監視する監視手段に監視用の演算機能を付加する必要をなくすことができ、単に監視用の複数のチェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）及びそれらに対応して定まる解（Ｚ１、Ｚ２・・・Ｚｎ）を記憶し、各チェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）に基づくマイクロプロセッサのコアの演算処理の結果（Ｙ１、Ｙ２・・・Ｙｎ）及び予め記憶された各解（Ｚ１、Ｚ２・・・Ｚｎ）を照合する機能があれば足りるものとすることができる。また、各チェックデータ（Ｘ１、Ｘ２・・・Ｘｎ）に基づくマイクロプロセッサのコアの演算処理の結果（Ｙ１、Ｙ２・・・Ｙｎ）及び予め記憶された各解（Ｚ１、Ｚ２・・・Ｚｎ）を照合することにより、マイクロプロセッサの異常を判定している、すなわち、マイクロプロセッサのコアチェックを行っているので、同一仕様のマイクロプロセッサに対しては、マイクロプロセッサの使用用途が異なっても、即ち演算プログラムが異なっても（例えばＡＢＳやＴＣＳのように）、監視手段のハード構成は共通にして、種々の電子制御ユニットに対して汎用性を持たせることができ、もって設計を含めた開発コスト及び製造コストを低減できる。
【００７７】
請求項２の車載用電子制御ユニットによれば、アクチュエータ異常時に、かつマイクロプロセッサ側がフェイルセーフ機能を失うような異常時には、監視手段により確実にアクチュエータの作動を禁止することができる。
【００７８】
請求項３の車載用電子制御ユニットによれば、外部センサ異常時に、かつマイクロプロセッサ側がフェイルセーフ機能を失うような異常時には、監視手段により確実にアクチュエータの作動を禁止することができる。
【図面の簡単な説明】
【図１】図１は、従来の車載電子制御ユニットのブロック図である。
【図２】本発明の車載用電子制御ユニットの第１の実施の形態のブロック図である。
【図３】サブＣＰＵ５２のメインＣＰＵ監視部７９で実行されるコアチェックを説明する概念図である。
【図４】本発明の車載用電子制御ユニットの第２の実施の形態のブロック図である。
【図５】本発明の車載用電子制御ユニットの第３の実施の形態のブロック図である。
【符号の説明】
５１  メインＣＰＵ
５２  サブＣＰＵ
５３  車輪速度センサ
５６  ＯＲ回路
５９  フェイルセーフリレー
６０  警告灯
６１  ソレノイドバルブ
６３  第１の記憶手段
６４  ＣＰＵコア
６５  車輪速度センサ信号処理部
６６  ＡＢＳ制御部
６７  ソレノイドバルブ制御部
７４  出力ＩＣ
７９  メインＣＰＵ監視部
８１  ソレノイドバルブ監視手段
９１  入力ＩＣ
９３  車輪速度センサ監視手段
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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