(57)【特許請求の範囲】
【請求項１】
発振入力端子，発振出力端子間に接続され発振制御信号により活性化されて自己バイアスおよび反転増幅を行い不活性時に高インピーダンス出力状態になる反転増幅回路を備え、前記発振出力端子，リセット端子の信号に対応して内部生成された内部クロック信号，内部リセット信号に基づき内部回路が初期化されコンピュータ動作するマイクロコンピュータにおいて、
外部リセット信号のパルス後縁を遅延し、前記外部リセット信号のパルス期間およびパルス後縁の遅延期間で前記反転増幅回路を不活性化し、前記遅延期間で前記発振出力端子から外部クロック信号が入力されていることが検出された場合に、この検出信号に対応して、前記反転増幅回路を不活性化し前記発振入力端子の信号を前記内部回路の入力ポート信号とすることを特徴とするマイクロコンピュータ。
【請求項２】
前記外部リセット信号のパルス後縁を遅延し遅延リセット信号を出力するディレイ回路と、前記遅延リセット信号に対応して前記発振出力端子をプルダウンする回路と、前記外部リセット信号によりリセットされ前記発振出力端子の信号および前記遅延リセット信号に対応してセットされ前記検出信号を出力するフリップフロップ回路と、入力ポート制御信号により前記発振入力端子の信号をゲートし前記内部回路の入力ポート信号として出力する入力ポート回路と、前記遅延リセット信号および前記検出信号に対応して前記発振制御信号，前記入力ポート制御信号をそれぞれ出力するゲート回路とを備える、請求項１記載のマイクロコンピュータ。
【請求項３】
前記ゲート回路が、前記遅延リセット信号および前記検出信号を入力し前記発振制御信号を出力する論理積ゲートと、前記遅延リセット信号の反転信号および前記検出信号を入力し前記入力ポート制御信号を出力する論理和ゲートとを備える請求項２記載のマイクロコンピュータ。
【請求項４】
前記外部リセット信号に対応して前記遅延リセット信号のパルス後に発振開始した信号が安定するまで活性レベルである信号を前記内部リセット信号として出力する内部リセット回路を備える、請求項２または請求項３記載のマイクロコンピュータ。
【請求項５】
発振入力端子，発振出力端子間に接続され発振制御信号により活性化されて自己バイアスおよび反転増幅を行い不活性時に高インピーダンス出力状態になる反転増幅回路を備え、前記発振出力端子，リセット端子の信号に対応して内部生成された内部クロック信号，内部リセット信号に基づき内部回路が初期化されコンピュータ動作するマイクロコンピュータにおいて、
外部リセット信号のパルス期間、前記反転増幅回路を不活性化し、前記外部リセット信号のパルス後縁で前記発振入力端子の信号をラッチして、前記発振入力端子から所定レベルが外部入力されていることが検出された場合に、この検出信号に対応して、前記外部リセット信号のパルス期間の後、前記反転増幅回路を不活性化し前記発振入力端子の信号を前記内部回路の入力ポート信号とすることを特徴とするマイクロコンピュータ。
【請求項６】
前記外部リセット信号に対応して前記発振入力端子を不活性レベルにプルアップする回路と、
前記発振入力端子の信号を前記外部リセット信号のパルス後縁でラッチし前記検出信号を出力するラッチ回路と、
入力ポート制御信号により前記発振入力端子の信号をゲートし前記内部回路の入力ポート信号として出力する入力ポート回路と、
前記外部リセット信号および前記検出信号に対応して前記発振制御信号，前記入力ポート制御信号をそれぞれ出力するゲート回路とを備える、請求項５記載のマイクロコンピュータ。
【請求項７】
前記ゲート回路が、前記外部リセット信号および前記検出信号を入力し前記発振制御信号を出力する論理積ゲートと、
前記外部リセット信号の反転信号および前記検出信号を入力し前記入力ポート制御信号を出力する論理和ゲートとを備える、請求項６記載のマイクロコンピュータ。
【請求項８】
前記外部リセット信号に対応して前記外部リセット信号のパルス後に発振開始した信号が安定するまで活性レベルである信号を前記内部リセット信号として出力する内部リセット回路を備える、請求項５，６または７記載のマイクロコンピュータ。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマイクロコンピュータに関し、特に発振入力端子，発振出力端子を有するマイクロコンピュータに関する。
【０００２】
【従来の技術】
従来、この種のマイクロコンピュータは、各種機器の制御のために広く用いられている。たとえば、図５は特開平１１−００７３３３に開示されているマイクロコンピュータ例を示すブロック図である。
【０００３】
図５を参照すると、この従来のマイクロコンピュータは、発振入出力端子部に、反転増幅回路１１を備える。この反転増幅回路１１は、発振入力端子，発振出力端子間に接続され、外部入力端子ＩＮに低レベルの信号が入力された場合活性化されて、自己バイアスおよび反転増幅を行い、不活性時に高インピーダンス出力状態になる。
【０００４】
この従来のマイクロコンピュータにおいて、発振入力端子Ｘ１，発振出力端子Ｘ２の間に水晶振動子などの発振子を外部接続し外部入力端子ＩＮに低レベルの信号を入力した場合、反転増幅回路１１が活性化され、発振入力端子Ｘ１は自己バイアスされ、発振子を介して信号帰還された信号が反転増幅される発振回路が構成され、内部クロック信号φが内部生成され、この内部クロック信号φおよび外部リセット信号に基づき、内部回路が初期化されコンピュータ動作する。
【０００５】
また、発振入力端子Ｘ１，発振出力端子Ｘ２の間に水晶振動子などの発振子を外部接続せず外部入力端子ＩＮに高レベルの信号を入力した場合、反転増幅回路１１が不活性化され高インピーダンス出力状態となり、発振出力端子Ｘ２のみから外部クロック信号を入力でき、この外部クロック信号に対応して、内部クロック信号φが内部生成され、この内部クロック信号φおよび外部リセット信号に基づき、内部回路が初期化されコンピュータ動作する。
【０００６】
【発明が解決しようとする課題】
この従来のマイクロコンピュータでは、マイクロコンピュータ全体としてユーザがプログラマブルに利用できる入出力ポート数が減少するという問題がある。
【０００７】
その理由は、発振入力端子，発振出力端子の間に発振子を外部接続して発振回路を構成するか、または、発振出力端子から外部クロック信号を入力するかを選択する制御のために、専用の外部入力端子を設ける必要があるためである。
【０００８】
したがって、本発明の目的は、マイクロコンピュータにおいてプログラマブルに利用できる入出力ポート数を増加させることにある。
【０００９】
【課題を解決するための手段】
そのため、本発明は、発振入力端子，発振出力端子間に入出力接続され発振制御信号により活性化されて自己バイアスおよび反転増幅を行い不活性時に高インピーダンス出力状態になる反転増幅回路を備え、前記発振出力端子，リセット端子の信号に対応して内部生成された内部クロック信号，内部リセット信号に基づき内部回路が初期化されコンピュータ動作するマイクロコンピュータにおいて、外部リセット信号のパルス後縁を遅延し、前記外部リセット信号のパルス期間およびパルス後縁の遅延期間で前記反転増幅回路を不活性化し、前記遅延期間で前記発振出力端子から外部クロック信号が入力されていることが検出された場合に、この検出信号に対応して、前記反転増幅回路を不活性化し前記発振入力端子の信号を前記内部回路の入力ポート信号としている。
【００１０】
また、前記外部リセット信号のパルス後縁を遅延し遅延リセット信号を出力するディレイ回路と、
前記遅延リセット信号に対応して前記発振出力端子をプルダウンする回路と、
前記外部リセット信号によりリセットされ前記発振出力端子の信号および前記遅延リセット信号に対応してセットされ前記検出信号を出力するフリップフロップ回路と、
入力ポート制御信号により前記発振入力端子の信号をゲートし前記内部回路の入力ポート信号として出力する入力ポート回路と、
前記遅延リセット信号および前記検出信号に対応して前記発振制御信号，前記入力ポート制御信号をそれぞれ出力するゲート回路とを備えている。
【００１１】
また、前記ゲート回路が、前記遅延リセット信号および前記検出信号を入力し前記発振制御信号を出力する論理積ゲートと、
前記遅延リセット信号の反転信号および前記検出信号を入力し前記入力ポート制御信号を出力する論理和ゲートとを備えている。
【００１２】
また、前記外部リセット信号に対応して前記遅延リセット信号のパルス後に発振開始した信号が安定するまで活性レベルである信号を前記内部リセット信号として出力する内部リセット回路を備えている。
【００１３】
また、本発明は、発振入力端子，発振出力端子間に接続され発振制御信号により活性化されて自己バイアスおよび反転増幅を行い不活性時に高インピーダンス出力状態になる反転増幅回路を備え、前記発振出力端子，リセット端子の信号に対応して内部生成された内部クロック信号，内部リセット信号に基づき内部回路が初期化されコンピュータ動作するマイクロコンピュータにおいて、外部リセット信号のパルス期間、前記反転増幅回路を不活性化し、前記外部リセット信号のパルス後縁で前記発振入力端子の信号をラッチして、前記発振入力端子から所定レベルが外部入力されていることが検出された場合に、この検出信号に対応して、前記外部リセット信号のパルス期間の後、前記反転増幅回路を不活性化し前記発振入力端子の信号を前記内部回路の入力ポート信号としている。
【００１４】
また、前記外部リセット信号に対応して前記発振入力端子を不活性レベルにプルアップする回路と、
前記発振入力端子の信号を前記外部リセット信号のパルス後縁でラッチし前記検出信号を出力するラッチ回路と、
入力ポート制御信号により前記発振入力端子の信号をゲートし前記内部回路の入力ポート信号として出力する入力ポート回路と、
前記外部リセット信号および前記検出信号に対応して前記発振制御信号，前記入力ポート制御信号をそれぞれ出力するゲート回路とを備えている。
【００１５】
また、前記ゲート回路が、前記外部リセット信号および前記検出信号を入力し前記発振制御信号を出力する論理積ゲートと、
前記外部リセット信号の反転信号および前記検出信号を入力し前記入力ポート制御信号を出力する論理和ゲートとを備えている。
【００１６】
また、前記外部リセット信号に対応して前記外部リセット信号のパルス後に発振開始した信号が安定するまで活性レベルである信号を前記内部リセット信号として出力する内部リセット回路を備えている。
【００１７】
【発明の実施の形態】
次に、本発明について図面を参照して説明する。図１は、本発明のマイクロコンピュータの実施形態１における発振入出力端子部を示すブロック図である。図１を参照すると、本実施形態のマイクロコンピュータは、発振入出力端子部に、反転増幅回路１１，ディレイ回路１２，プルダウン回路１３，フリップフロップ回路１４，入力ポート回路１５，クロック出力回路１６，内部リセット回路１７，ＡＮＤゲート１８，ＯＲゲート１９，ＡＮＤゲート２０などを備える。
【００１８】
反転増幅回路１１は、発振入力端子，発振出力端子間に接続され、発振制御信号により活性化されて自己バイアスおよび反転増幅を行い、不活性時に高インピーダンス出力状態になる。
【００１９】
ディレイ回路１２は、外部リセット信号を遅延し、遅延期間だけ外部リセット信号のパルス後縁を遅延した遅延リセット信号を出力する。
【００２０】
プルダウン回路１３は、遅延リセット信号の反転信号に対応して、すなわち、遅延リセット信号のパルス期間、発振出力端子を高抵抗でプルダウンする。
【００２１】
フリップフロップ回路１４は、外部リセット信号によりリセットされ、ＡＮＤゲート２０の出力によりセットされ、すなわち、外部リセット信号のパルス後縁の遅延期間、発振出力端子の信号を検出して反転出力端子より検出信号をＡＮＤゲート１８，ＯＲゲート１９に出力する。
【００２２】
入力ポート回路１５は、入力ポート制御信号により発振入力端子の信号をゲートし、内部回路の入力ポート信号として出力する。
【００２３】
クロック出力回路１６は、発振出力端子の信号をヒステリシス入力し、遅延リセット信号によりゲートして内部クロック信号を内部回路に出力する。
【００２４】
内部リセット回路１７は、発振入力端子，発振出力端子の間に水晶振動子などの発振子が外部接続された場合、外部リセット信号に対応して遅延リセット信号のパルス後に発振開始した内部クロック信号φを計数し、オーバフロー発生まで、すなわち、発振安定するまでの発振安定期間、低レベルである信号を内部リセット信号として出力する。
【００２５】
ＡＮＤゲート１８は、遅延リセット信号および検出信号を入力し論理積出力を発振制御信号として出力する。
【００２６】
ＯＲゲート１９は、遅延リセット信号の反転信号および検出信号を入力し論理和出力を入力ポート制御信号として出力する。
【００２７】
ＡＮＤゲート２０は、遅延リセット信号の反転信号により発振出力端子の信号をゲートしフリップフロップ回路１４のセット端子に出力する。
【００２８】
図２は、本実施形態のマイクロプロセッサにおける発振入出力端子部の動作を示すタイミング図である。図１，図２を参照して、本実施形態のマイクロプロセッサの動作について、次に、説明する。
【００２９】
図２（Ａ）は、発振入力端子，発振出力端子の間に水晶振動子などの発振子が外部接続された場合の動作を示す。この場合、まず、外部リセット信号として低レベルのパルスがリセット端子に印加される。この外部リセット信号のパルス期間、遅延リセット信号，検出信号は低レベル，高レベルであり、発振制御信号，入力ポート制御信号は、それぞれ低レベル，高レベルである。反転増幅回路１１は不活性化され高インピーダンス出力状態であり、入力ポート回路１５において、発振入力端子の信号が入力ポート制御信号によりゲートされ入力ポート信号として出力禁止されている。また、発振出力端子は、プルダウン回路１３によりプルダウンされ低レベルであり、発振入力端子は高インピーダンス出力状態であり、内部クロック信号，内部リセット信号は、高レベル，低レベルである。
【００３０】
次に、外部リセット信号が高レベルに変化すると、ディレイ回路１２により、外部リセット信号のパルス後縁を遅延した遅延リセット信号が出力される。この外部リセット信号のパルス後縁の遅延期間、発振出力端子はプルダウンされ、低レベルであり、その他の信号も変化しない。
【００３１】
次に、遅延リセット信号が高レベルに変化すると、検出信号，入力ポート制御信号は高レベルを継続し、発振制御信号は高レベルに変化する。プルダウン回路１３は、発振出力端子のプルダウンをオフし、反転増幅回路１１は活性化されて自己バイアスおよび反転増幅を行い、発振子による信号帰還により発振を開始する。また、発振開始に伴って、内部クロック信号が出力され、内部リセット回路１７により、発振安定するまでの発振安定期間、低レベルである信号が、内部リセット信号として出力され、入力ポート回路１５により、発振入力端子の信号が入力ポート信号として出力禁止されている。
【００３２】
また、図２（Ｂ）は、発振入力端子，発振出力端子の間に水晶振動子などの発振子が外部接続されず発振出力端子から外部クロック信号が入力された場合の動作を示す。この場合、まず、外部リセット信号として低レベルのパルスがリセット端子に印加される。この外部リセット信号のパルス期間、遅延リセット信号，検出信号は低レベル，高レベルであり、発振制御信号，入力ポート制御信号は、それぞれ低レベル，高レベルである。反転増幅回路１１は不活性化され高インピーダンス出力状態であり、入力ポート回路１５において、発振入力端子の信号が入力ポート制御信号によりゲートされ入力ポート信号として出力禁止されている。また、発振出力端子は、プルダウン回路１３によりプルダウンされた状態で外部より駆動され外部クロック信号が入力され、発振入力端子は高インピーダンス出力状態であり、内部クロック信号，内部リセット信号は、高レベル，低レベルである。
【００３３】
次に、外部リセット信号が高レベルに変化すると、ディレイ回路１２により、外部リセット信号のパルス後縁を遅延した遅延リセット信号が出力される。この外部リセット信号のパルス後縁の遅延期間、発振出力端子の信号が高レベルに変化すると、ＡＮＤゲート２０の出力は高レベルになり、検出信号は高レベルから低レベルに変化する。しかし、その他の信号は変化しない。
【００３４】
次に、遅延リセット信号が高レベルに変化すると、検出信号，発振制御信号は低レベルを継続し、入力ポート制御信号は低レベルに変化する。プルダウン回路１３は、発振出力端子のプルダウンをオフし、反転増幅回路１１は不活性化され高インピーダンス出力状態を継続し、クロック出力回路１６により、発振出力端子の外部クロック信号に対応して、内部クロック信号が出力される。また、入力ポート制御信号に対応して、内部リセット回路１７により、内部リセット信号が高レベルに変化し、入力ポート回路１５により、発振入力端子の信号が入力ポート信号として内部回路に出力される。
【００３５】
本実施形態のマイクロコンピュータにおいて、発振出力端子の信号のリセット時検出により、専用の外部入力端子を設けることなく、外部クロック信号の入力または内部発振を選択して内部クロックを生成でき、さらに、外部クロック信号の入力を選択した場合、発振入力端子を入力ポートとして利用でき、マイクロコンピュータでプログラマブルに利用できる入出力ポート数が増加する。
【００３６】
なお、本実施形態では、発振出力端子を低レベルにプルダウンするプルダウン回路を用いる例について説明したが、このプルダウン回路の代わりに、発振入力端子を高レベルにプルアップするプルアップ回路を用いる変形例も、同様の効果を奏する。
【００３７】
図３は、本発明のマイクロコンピュータの実施形態２における発振入出力端子部を示すブロック図である。図３を参照すると、本実施形態のマイクロコンピュータは、発振入出力端子部に、反転増幅回路１１，プルアップ回路２３，ラッチ回路２４，入力ポート回路１５，クロック出力回路１６，内部リセット回路１７，ＡＮＤゲート１８，ＯＲゲート１９とを備える。これら各ブロックの中で、プルアップ回路２３，ラッチ回路２４，ＡＮＤゲート１８，ＯＲゲート１９以外の各ブロックは、図１の実施形態１のマイクロコンピュータにおける各ブロックと同じであり、重複説明を省略する。
【００３８】
プルアップ回路２３は、外部リセット信号に対応して、発振入力端子を不活性レベルすなわち高レベルにプルアップする。
【００３９】
ラッチ回路２４は、発振入力端子の信号を外部リセット信号のパルス後縁でラッチして検出し、その検出信号をＡＮＤゲート１８，ＯＲゲート１９に出力する。
【００４０】
ＡＮＤゲート１８は、外部リセット信号および検出信号を入力し、論理積出力を発振制御信号として出力する。
【００４１】
ＯＲゲート１９は、外部リセット信号の反転信号および検出信号を入力し、論理和出力を入力ポート制御信号として出力する。
【００４２】
図４は、本実施形態のマイクロプロセッサにおける発振入出力端子部の動作を示すタイミング図である。図３，図４を参照して、本実施形態のマイクロプロセッサの動作について、次に、説明する。
【００４３】
図４（Ａ）は、発振入力端子，発振出力端子の間に水晶振動子などの発振子が外部接続された場合の動作を示す。この場合、まず、外部リセット信号として低レベルのパルスがリセット端子に印加される。この外部リセット信号のパルス期間、発振入力端子はプルアップ回路２３によりプルアップされ高レベルであり、検出信号は高レベルであり、発振制御信号，入力ポート制御信号は、それぞれ低レベル，高レベルである。反転増幅回路１１は不活性化され高インピーダンス出力状態であり、入力ポート回路１５において、発振入力端子の信号が入力ポート制御信号によりゲートされ入力ポート信号として出力禁止されている。また、発振出力端子は高インピーダンス状態であり、内部クロック信号，内部リセット信号は、高レベル，低レベルである。
【００４４】
次に、外部リセット信号が高レベルに変化すると、検出信号，入力ポート制御信号は高レベルを継続し、発振制御信号は高レベルに変化する。プルアップ回路２３は、発振入力端子のプルアップをオフし、反転増幅回路１１は活性化されて自己バイアスおよび反転増幅を行い、発振子による信号帰還により発振を開始する。また、発振開始に伴って、内部クロック信号が出力され、内部リセット回路１７により、発振安定するまでの発振安定期間、低レベルである信号が、内部リセット信号として出力され、入力ポート回路１５により、発振入力端子の信号が入力ポート信号として出力禁止されている。
【００４５】
また、図４（Ｂ）は、発振入力端子，発振出力端子の間に水晶振動子などの発振子が外部接続されず発振入力端子から低レベルが外部入力された場合の動作を示す。この場合、まず、外部リセット信号として低レベルのパルスがリセット端子に印加される。この外部リセット信号のパルス期間、発振入力端子は、プルアップ回路２３によりプルアップされているが、低レベルが外部入力され、検出信号は低レベルであり、発振制御信号，入力ポート制御信号は、それぞれ低レベル，高レベルである。反転増幅回路１１は不活性化され高インピーダンス出力状態であり、発振出力端子は、外部より駆動され外部クロック信号が入力され、入力ポート回路１５において、発振入力端子の信号が入力ポート制御信号によりゲートされ入力ポート信号として出力禁止されている。また、内部クロック信号，内部リセット信号は、高レベル，低レベルである。
【００４６】
次に、外部リセット信号が高レベルに変化すると、検出信号，発振制御信号は低レベルを継続し、入力ポート制御信号は低レベルに変化する。プルアップ回路２３は、発振入力端子のプルダアップをオフし、反転増幅回路１１は不活性化され高インピーダンス出力状態を継続し、クロック出力回路１６により、発振出力端子の外部クロック信号に対応して、内部クロック信号が出力される。また、入力ポート制御信号に対応して、内部リセット回路１７により、内部リセット信号が高レベルに変化し、入力ポート回路１５により、発振入力端子の信号が入力ポート信号として内部回路に出力される。
【００４７】
本実施形態のマイクロコンピュータにおいて、発振入力端子の信号のリセット時検出により、専用の外部入力端子を設けることなく、外部クロック信号の入力または内部発振を選択して内部クロックを生成でき、さらに、外部クロック信号の入力を選択した場合、リセット後、発振入力端子を入力ポートとして利用でき、マイクロコンピュータでプログラマブルに利用できる入出力ポート数が増加する。
【００４８】
なお、本実施形態では、高レベルを不活性レベルとして発振入力端子をプルアップするプルアップ回路を用いる例について説明したが、このプルアップ回路の代わりに、低レベルを不活性レベルとして発振入力端子をプルダウンするプルダウン回路を用いる変形例も、同様の効果を奏する。
【００４９】
【発明の効果】
以上説明したように、本発明によるマイクロコンピュータは、発振出力端子または発振入力端子の信号のリセット時検出により、専用の外部入力端子を設けることなく、外部クロック信号の入力または内部発振を選択して内部クロックを生成でき、さらに、外部クロック信号の入力を選択した場合、発振入力端子を入力ポートとして利用でき、マイクロコンピュータでプログラマブルに利用できる入出力ポート数が増加する効果がある。
【図面の簡単な説明】
【図１】本発明のマイクロプロセッサの実施形態１における発振入出力端子部を示すブロック図である。
【図２】図１のマイクロプロセッサにおける発振入出力端子部の動作を示すタイミング図である。
【図３】本発明のマイクロプロセッサの実施形態２における発振入出力端子部を示すブロック図である。
【図４】図３のマイクロプロセッサにおける発振入出力端子部の動作を示すタイミング図である。
【図５】従来のマイクロプロセッサにおける発振入出力端子部の構成例を示すブロック図である。
【符号の説明】
１１    反転増幅回路
１２    ディレイ回路
１３    プルダウン回路
１４    フリップフロップ回路
１５    入力ポート回路
１６    クロック出力回路
１７    内部リセット回路
１８，２０    ＡＮＤゲート
１９    ＯＲゲート
２３    プルアップ回路
２４    ラッチ回路
【図１】
0003681611.tif 000002
【図２】
0003681611.tif 000003
【図３】
0003681611.tif 000004
【図４】
0003681611.tif 000005
【図５】
0003681611.tif 000006