(57)【特許請求の範囲】
【請求項１】
２入力２出力マトリックス・スイッチを有するマトリックス・スイッチ装置において、前記２入力２出力マトリックス・スイッチの後段にシングル・ポール・ダブル・スロー・スイッチを有し、
前記２入力２出力マトリックス・スイッチおよび前記シングル・ポール・ダブル・スロー・スイッチは、互いに一体になるように半導体集積回路化され、
前記２入力２出力マトリックス・スイッチの２出力端子のうちの一方および前記シングル・ポール・ダブル・スロー・スイッチの２入力端子のうちの一方は、半導体集積回路チップ上にて互いに電気的に接続され、
前記２入力２出力マトリックス・スイッチの２入力端子、該２入力２出力マトリックス・スイッチの前記２出力端子のうちの他方、前記シングル・ポール・ダブル・スロー・スイッチの前記２入力端子のうちの他方、および該シングル・ポール・ダブル・スロー・スイッチの１出力端子はそれぞれ、前記半導体集積回路チップ外に導出されていることを特徴とするマトリックス・スイッチ装置。
【請求項２】
２入力２出力マトリックス・スイッチを有するマトリックス・スイッチ装置において、前記２入力２出力マトリックス・スイッチの後段にシングル・ポール・ダブル・スロー・スイッチを有し、
前記２入力２出力マトリックス・スイッチおよび前記シングル・ポール・ダブル・スロー・スイッチは、互いに一体になるように半導体集積回路化され、
前記２入力２出力マトリックス・スイッチの２入力端子、該２入力２出力マトリックス・スイッチの２出力端子、前記シングル・ポール・ダブル・スロー・スイッチの２入力端子、および該シングル・ポール・ダブル・スロー・スイッチの１出力端子はそれぞれ、前記半導体集積回路チップ外に導出されていることを特徴とするマトリックス・スイッチ装置。
【請求項３】
第１および第２のマトリックス・スイッチ部として、請求項１に記載のマトリックス・スイッチ装置を２個有し、４入力２出力マトリックス・スイッチ装置として機能するマトリックス・スイッチ装置であって、
前記第１のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの前記他方の出力端子と前記第２のマトリックス・スイッチ部の前記シングル・ポール・ダブル・スロー・スイッチの前記他方の入力端子とは、前記第１および前記第２のマトリックス・スイッチ部の各パッケージ外にて第１の外部配線を介して互いに電気的に接続され、
前記第２のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの前記他方の出力端子と前記第１のマトリックス・スイッチ部の前記シングル・ポール・ダブル・スロー・スイッチの前記他方の入力端子とは、前記第１および前記第２のマトリックス・スイッチ部の各パッケージ外にて第２の外部配線を介して互いに電気的に接続されているマトリックス・スイッチ装置。
【請求項４】
前記第１および前記第２のマトリックス・スイッチ部はそれぞれ、前記パッケージ外に導出される前記端子類としてのリード端子類を備えており、
前記第１および前記第２のマトリックス・スイッチ部それぞれの前記リード端子類は、各前記パッケージ上に互いに鏡面対称的に配置されており、
前記第１および前記第２の外部配線は、互いに電気的に絶縁していると共に、互いに構造的に交差している請求項３に記載のマトリックス・スイッチ装置。
【請求項５】
前記第１の外部配線は、プリント電子回路基板の板面上に形成され、
前記第２の外部配線は、前記第１の外部配線上を越えて配されている請求項４に記載のマトリックス・スイッチ装置。
【請求項６】
前記第１の外部配線は、プリント電子回路基板の一方の板面上に形成され、
前記第２の外部配線は、スルーホールを介してプリント電子回路基板の他方の板面上に形成されている請求項４に記載のマトリックス・スイッチ装置。
【請求項７】
前記第１および前記第２のマトリックス・スイッチ部はそれぞれ、プリント電子回路基板の一方および他方の板面上に搭載され、
前記第１の外部配線は、スルーホールを介して前記第１および前記第２のマトリックス・スイッチ部間を電気的に接続し、
前記第２の外部配線は、プリント電子回路基板の一方または他方の板面上にて前記第１の外部配線上を越えると共に、スルーホールを介して前記第１および前記第２のマトリックス・スイッチ部間を電気的に接続する請求項４に記載のマトリックス・スイッチ装置。
【請求項８】
第１乃至第４のマトリックス・スイッチ部として、請求項１に記載のマトリックス・スイッチ装置を４個有し、４入力４出力マトリックス・スイッチ装置として機能するマトリックス・スイッチ装置であって、
前記第１のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの前記他方の出力端子と前記第２のマトリックス・スイッチ部の前記シングル・ポール・ダブル・スロー・スイッチの前記他方の入力端子とは、前記第１および前記第２のマトリックス・スイッチ部の各パッケージ外にて第１の外部配線を介して互いに電気的に接続され、
前記第２のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの前記他方の出力端子と前記第１のマトリックス・スイッチ部の前記シングル・ポール・ダブル・スロー・スイッチの前記他方の入力端子とは、前記第１および前記第２のマトリックス・スイッチ部の各パッケージ外にて第２の外部配線を介して互いに電気的に接続され、
前記第３のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの前記他方の出力端子と前記第４のマトリックス・スイッチ部の前記シングル・ポール・ダブル・スロー・スイッチの前記他方の入力端子とは、前記第３および前記第４のマトリックス・スイッチ部の各パッケージ外にて第３の外部配線を介して互いに電気的に接続され、
前記第４のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの前記他方の出力端子と前記第３のマトリックス・スイッチ部の前記シングル・ポール・ダブル・スロー・スイッチの前記他方の入力端子とは、前記第３および前記第４のマトリックス・スイッチ部の各パッケージ外にて第４の外部配線を介して互いに電気的に接続され、
前記第１および前記第３のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの各前記一方の入力端子は、各パッケージ外にて第５の外部配線を介して互いに電気的に接続され、
前記第１および前記第３のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの各前記他方の入力端子は、各パッケージ外にて第６の外部配線を介して互いに電気的に接続され、
前記第２および前記第４のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの各前記一方の入力端子は、各パッケージ外にて第７の外部配線を介して互いに電気的に接続され、
前記第２および前記第４のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの各前記他方の入力端子は、各パッケージ外にて第８の外部配線を介して互いに電気的に接続されているマトリックス・スイッチ装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、ディジタル衛星放送システムの家庭用受信アンテナに搭載され、多衛星からの入力信号を切り換えるのに適したマトリックス・スイッチ装置に関する。
【０００２】
【従来の技術】
ＤＢＳ（衛星放送）システムの家庭用受信アンテナに搭載される、受信フロントエンドであるＬＮＢ（低雑音ブロック）には、昨今の衛星放送の多衛星化、多チャンネル化に向けて、多衛星からの入力信号を切り換える目的のマトリックス・スイッチ（マトリックスＳＷ）装置、特に、マトリックスＳＷ装置を半導体集積回路化したマトリックスＳＷ−ＩＣの強い開発要請があり、２入力２出力（２×２）マトリックスＳＷである２×２マトリックスＳＷ−ＩＣなどの製品化が行われている。
【０００３】
２×２マトリックスＳＷ−ＩＣを説明するために、まず、その構成要素であるトランジスタを用いたスイッチ部の回路構成を説明する。図１１（ａ）は、ＦＥＴ（電界効果トランジスタ）で構成されるスイッチ部１００ａの回路構成例を示す。図１１（ａ）を参照して、スイッチ部１００ａは、入力側と出力側を接続する信号のオン機能を有するトランジスタＴｒ１と、入力側からキャパシタを介して高周波的に接地する信号のオフ機能を有するトランジスタＴｒ２とにより構成されている。このような回路を用いて、オン機能トランジスタＴｒ１およびオフ機能トランジスタＴｒ２のどちらか一方のトランジスタを動作させ、他方のトランジスタを不動作にすることにより、スイッチのオン・オフ動作機能を行う。以下、図１１（ａ）に示したスイッチ部１００ａを、図１１（ｂ）のように、模式的な記号で示す。
【０００４】
２×２マトリックスＳＷ−ＩＣ１００は、図１２（ａ）のように、４個のスイッチ部１００ａを含んでいる。図１２（ｂ）に、図１２（ａ）に示した２×２マトリックスＳＷ１００を、その機能を概念的に示す。図１２（ｂ）から明らかなように、２×２マトリックスＳＷ１００においては、スイッチ部１００ａのコントロール電圧を適当に設定することにより、２つの出力端子ＯＵＴ１およびＯＵＴ２は、それぞれ独自に、入力信号を選択切り換えできる。
【０００５】
ところで、従来より、２×２マトリックスＳＷ−ＩＣに関し、その構成要素である図１１（ａ）に示したスイッチ部１００ａのオン・オフ特性を向上するために、素子サイズ等を最適化することが行われている。また、各スイッチ部をそれぞれ接続する配線が相互に接近することによる信号干渉を抑制するために、集積回路チップ上配線レイアウトを最適化することも行われている。さらに、高アイソレーション特性を実現するために、２×２マトリックスＳＷ−ＩＣを搭載するパッケージの最適化や、実装組立方法を最適化することも行われている。
【０００６】
一方、多衛星からの放送信号を受信して、より多チャンネルを切り換えられるマトリックスＳＷ装置の要請がある。図１３は、２×２マトリックスＳＷ−ＩＣおよび複数のＰＩＮダイオードで構成される４×２マトリックスＳＷ装置６１０の構成例である。最近のＤＢＳシステムでは、例えば、２衛星からの放送信号を受信するシステムの場合、各々の衛星の例えば水平および垂直偏波信号を受信して切り換えるために、４×２マトリックスＳＷ装置が必要である。図１３では、衛星１からの水平および垂直偏波信号が入力されるＩＮ−ＡおよびＩＮ−Ｂ端子と、衛星２からの水平および垂直偏波信号が入力されるＩＮ−ＣおよびＩＮ−Ｄ端子の間で、２衛星からの信号の相互干渉を抑制するために、非常に高いアイソレーション特性が要求される。
【０００７】
図１３に示した４×２マトリックスＳＷ装置６１０は、具体的には、高アイソレーションが得られる２個の２×２マトリックスＳＷ−ＩＣ１００と、複数個のＰＩＮダイオードＤ１およびＤ２とを、実装基板上に搭載して、基板上の配線により相互に接続する構成である。ここでは、高アイソレーションが要求される端子ＩＮ−ＡまたはＩＮ−Ｂと端子ＩＮ−ＣまたはＩＮ−Ｄとの間は、別のマトリックスＳＷ−ＩＣやＰＩＮダイオードで構成され、外部配線接続されるため、ボード上の配線間の相互信号干渉を抑制することにより高アイソレーション特性を実現している。
【０００８】
【発明が解決しようとする課題】
図１３に示す従来の４×２マトリックスＳＷ装置６１０は、各回路配線上に２段ずつ、合計８個のＰＩＮダイオードＤ１およびＤ２を有しているが、ＰＩＮダイオードには逆方向（出力から入力方向）の伝達特性として高いアイソレーションが要求されるため、各回路配線上に、複数段のＰＩＮダイオードを直列配置することは必須である。このため、図１３に示す従来の４×２マトリックスＳＷ装置６１０は、部品点数が１０個以上と、部品点数が多い。部品点数の多さは、実装基板の面積増大や、アセンブリ調整工数上昇などを招く。この結果、コスト上昇を招く。
【０００９】
そこで、コストの低減のために、４×２マトリックスＳＷ−ＩＣの開発が行われている。４×２マトリックスＳＷ−ＩＣは、例えば、図１４（ａ）のように、１２個のスイッチ部１００ａを含んでいる。図１４（ｂ）に、図１４（ａ）に示した４×２マトリックスＳＷ−ＩＣを、その機能を概念的に示す。スイッチ部１００ａのコントロール電圧を適当に設定することにより、２つの出力端子ＯＵＴ１およびＯＵＴ２は、それぞれ独自に、入力信号を選択切り替えできる。
【００１０】
４×２マトリックスＳＷ−ＩＣについても、２×２マトリックスＳＷ−ＩＣと同様に、その構成要求である図１４（ａ）に示したスイッチ部１００ａのオン、オフ特性を向上するための素子サイズの最適化、各スイッチ部をそれぞれ接続する配線が相互に接近することによる信号干渉を抑制するために、集積回路チップ上配線レイアウトの最適化、４×２マトリックスＳＷ−ＩＣを搭載するパッケージや実装組立方法の最適化などが、アイソレーション特性を向上させるために行われてきた。
【００１１】
ところが、前述の通り、４×２マトリックスＳＷ−ＩＣは、２×２マトリックスＳＷ−ＩＣに対して、スイッチ部１００ａの構成要求数も多く、スイッチ部を相互に接続する信号配線数も２倍をはるかに超えておおくなる。さらには、多数のスイッチ部１００ａを制御するためのＤＣ配線の本数が多く、集積回路チップ上を複雑に配線しなければならない。したがって、集積回路チップ上のスイッチ部の接近、信号配線同士の接近および交差が、２×２マトリックスＳＷ−ＩＣ以上に多くなり、信号の相互干渉を十分に低減できず、よって、アイソレーションの向上が困難になる。
【００１２】
上記信号の相互干渉を低減するためには、スイッチ部ＦＥＴや信号配線間の距離を十分にとることが有効であるが、半導体集積回路チップのサイズの大幅な増大を招き、したがって、スイッチＩＣのコストアップを招く。さらには、チップサイズの増大に伴い、大型のパッケージを準備する必要が出てくるが、パッケージの生産ラインを新規に製作することは、スイッチＩＣの大幅なコストアップを招く。
【００１３】
それ故、本発明の課題は、端子間のアイソレーションが高いだけではなく、衛星放送受信部の半導体集積回路の構成要素が少く、したがって、小型で、さらに低コストで製造できるマトリックス・スイッチ装置を提供することである。
【００１４】
【課題を解決するための手段】
本発明によれば、２入力２出力マトリックス・スイッチを有するマトリックス・スイッチ装置において、前記２入力２出力マトリックス・スイッチの後段にシングル・ポール・ダブル・スロー・スイッチを有し、前記２入力２出力マトリックス・スイッチおよび前記シングル・ポール・ダブル・スロー・スイッチは、互いに一体になるように半導体集積回路化され、前記２入力２出力マトリックス・スイッチの２出力端子のうちの一方および前記シングル・ポール・ダブル・スロー・スイッチの２入力端子のうちの一方は、半導体集積回路チップ上にて互いに電気的に接続され、前記２入力２出力マトリックス・スイッチの２入力端子、該２入力２出力マトリックス・スイッチの前記２出力端子のうちの他方、前記シングル・ポール・ダブル・スロー・スイッチの前記２入力端子のうちの他方、および該シングル・ポール・ダブル・スロー・スイッチの１出力端子はそれぞれ、前記半導体集積回路チップ外に導出されていることを特徴とするマトリックス・スイッチ装置が得られる。
【００１５】
本発明によれば、２入力２出力マトリックス・スイッチを有するマトリックス・スイッチ装置において、前記２入力２出力マトリックス・スイッチの後段にシングル・ポール・ダブル・スロー・スイッチを有し、前記２入力２出力マトリックス・スイッチおよび前記シングル・ポール・ダブル・スロー・スイッチは、互いに一体になるように半導体集積回路化され、前記２入力２出力マトリックス・スイッチの２入力端子、該２入力２出力マトリックス・スイッチの２出力端子、前記シングル・ポール・ダブル・スロー・スイッチの２入力端子、および該シングル・ポール・ダブル・スロー・スイッチの１出力端子はそれぞれ、前記半導体集積回路チップ外に導出されていることを特徴とするマトリックス・スイッチ装置が得られる。
【００１６】
本発明によれば、第１および第２のマトリックス・スイッチ部として、前記マトリックス・スイッチ装置を２個有し、４入力２出力マトリックス・スイッチ装置として機能するマトリックス・スイッチ装置であって、前記第１のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの前記他方の出力端子と前記第２のマトリックス・スイッチ部の前記シングル・ポール・ダブル・スロー・スイッチの前記他方の入力端子とは、前記第１および前記第２のマトリックス・スイッチ部の各パッケージ外にて第１の外部配線を介して互いに電気的に接続され、前記第２のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの前記他方の出力端子と前記第１のマトリックス・スイッチ部の前記シングル・ポール・ダブル・スロー・スイッチの前記他方の入力端子とは、前記第１および前記第２のマトリックス・スイッチ部の各パッケージ外にて第２の外部配線を介して互いに電気的に接続されているマトリックス・スイッチ装置が得られる。
【００１７】
本発明によれば、前記第１および前記第２のマトリックス・スイッチ部はそれぞれ、前記パッケージ外に導出される前記端子類としてのリード端子類を備えており、前記第１および前記第２のマトリックス・スイッチ部それぞれの前記リード端子類は、各前記パッケージ上に互いに鏡面対称的に配置されており、前記第１および前記第２の外部配線は、互いに電気的に絶縁していると共に、互いに構造的に交差している前記マトリックス・スイッチ装置が得られる。
【００１８】
本発明によれば、前記第１の外部配線は、プリント電子回路基板の板面上に形成され、前記第２の外部配線は、前記第１の外部配線上を越えて配されている前記マトリックス・スイッチ装置が得られる。
【００１９】
本発明によれば、前記第１の外部配線は、プリント電子回路基板の一方の板面上に形成され、前記第２の外部配線は、スルーホールを介してプリント電子回路基板の他方の板面上に形成されている前記マトリックス・スイッチ装置が得られる。
【００２０】
本発明によれば、前記第１および前記第２のマトリックス・スイッチ部はそれぞれ、プリント電子回路基板の一方および他方の板面上に搭載され、前記第１の外部配線は、スルーホールを介して前記第１および前記第２のマトリックス・スイッチ部間を電気的に接続し、前記第２の外部配線は、プリント電子回路基板の一方または他方の板面上にて前記第１の外部配線上を越えると共に、スルーホールを介して前記第１および前記第２のマトリックス・スイッチ部間を電気的に接続する前記マトリックス・スイッチ装置が得られる。
【００２１】
本発明によれば、第１乃至第４のマトリックス・スイッチ部として、前記マトリックス・スイッチ装置を４個有し、４入力４出力マトリックス・スイッチ装置として機能するマトリックス・スイッチ装置であって、前記第１のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの前記他方の出力端子と前記第２のマトリックス・スイッチ部の前記シングル・ポール・ダブル・スロー・スイッチの前記他方の入力端子とは、前記第１および前記第２のマトリックス・スイッチ部の各パッケージ外にて第１の外部配線を介して互いに電気的に接続され、前記第２のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの前記他方の出力端子と前記第１のマトリックス・スイッチ部の前記シングル・ポール・ダブル・スロー・スイッチの前記他方の入力端子とは、前記第１および前記第２のマトリックス・スイッチ部の各パッケージ外にて第２の外部配線を介して互いに電気的に接続され、前記第３のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの前記他方の出力端子と前記第４のマトリックス・スイッチ部の前記シングル・ポール・ダブル・スロー・スイッチの前記他方の入力端子とは、前記第３および前記第４のマトリックス・スイッチ部の各パッケージ外にて第３の外部配線を介して互いに電気的に接続され、前記第４のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの前記他方の出力端子と前記第３のマトリックス・スイッチ部の前記シングル・ポール・ダブル・スロー・スイッチの前記他方の入力端子とは、前記第３および前記第４のマトリックス・スイッチ部の各パッケージ外にて第４の外部配線を介して互いに電気的に接続され、前記第１および前記第３のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの各前記一方の入力端子は、各パッケージ外にて第５の外部配線を介して互いに電気的に接続され、前記第１および前記第３のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの各前記他方の入力端子は、各パッケージ外にて第６の外部配線を介して互いに電気的に接続され、前記第２および前記第４のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの各前記一方の入力端子は、各パッケージ外にて第７の外部配線を介して互いに電気的に接続され、前記第２および前記第４のマトリックス・スイッチ部の前記２入力２出力マトリックス・スイッチの各前記他方の入力端子は、各パッケージ外にて第８の外部配線を介して互いに電気的に接続されているマトリックス・スイッチ装置が得られる。
【００２２】
【発明の実施の形態】
以下、図面を参照して、本発明の実施の形態によるマトリックス・スイッチ装置を説明する。
【００２３】
前述したように、４×２マトリックスＳＷを１個の半導体ＩＣで構成すると高いアイソレーション特性を低コストで実現することが困難である。そこで、図１のように、４×２マトリックスＳＷを２個の半導体ＩＣで構成する場合を考える。この場合、図１（ａ）および（ｂ）のように、２つの２×２マトリックスＳＷとＳＰＤＴ−ＳＷとを２個の半導体ＩＣで構成し、接続する２つの構成方法が考えられる。
【００２４】
図２（ａ）および（ｂ）に、ＳＰＤＴ（Single-Pole Double-Throw、シングル・ポール・ダブル・スロー）スイッチの構成を示す。この場合のＳＰＤＴスイッチＩＣは、１つの出力端子から２つの入力のうちのいずれか一方を、スイッチ部１００ａのコントロール電圧を適当に設定することにより、選択する構成である。
【００２５】
図１（ａ）は、２個の２×２マトリックスＳＷが１つの半導体ＩＣチップ上に集積されており、また、２個のＳＰＤＴ−ＳＷが１つの半導体ＩＣチップ上に集積されている。別々の人工衛星からの信号を入力するＩＮ−Ａ、ＢおよびＩＮ−Ｃ、Ｄからの入力信号は、非常に高いアイソレーションを確保しなければならないため、図１（ａ）左側の２つの２×２マトリックスＳＷ間と、右側の２つのＳＰＤＴ−ＳＷ間とは、特に高いアイソレーションを確保しなければならない。ところが、左側の２つの２×２マトリックスＳＷから構成されるＩＣは、１つの半導体ＩＣチップ上に形成されているがために、非常に高いアイソレーションを確保することは、困難である。一般に、配線間の信号の干渉量は、当該配線間の距離により変化するため、２つの２×２ＳＷの間隔を十分に拡げることによりアイソレーションは向上するものの、ペレットのサイズが大きくなり、マトリックスＳＷのコストを大幅に上げてしまう。同様に、右側の２つのＳＰＤＴ−ＳＷから構成されるＩＣも、１つの半導体ＩＣチップ上に形成されているがために、ＳＰＤＴ−ＳＷ間にて非常に高いアイソレーションを確保することは、困難である。したがって、図１（ａ）の４×２マトリックスＳＷの構成では、高いアイソレーション特性を低いコストで実現することは、極めて難しい。
【００２６】
一方、図１（ｂ）は、１つの２×２マトリックスＳＷと１つのＳＰＤＴ−ＳＷとが１つの半導体ＩＣチップ上に構成されており、このような半導体ＩＣチップを２個用いて、４×２マトリックスＳＷを構成する。この場合には、高いアイソレーションを確保する必要がある、２つの２×２マトリックスＳＷ間、ならびに、２つのＳＰＤＴ−ＳＷ間は、別々の半導体ＩＣチップにできるため、アイソレーションの確保が容易である。したがって、ＩＮ−Ａ、ＢとＩＮ−Ｃ、Ｄの信号を各々のＩＣに任意に切り換えるための外部配線での交差部分（部分Ａ）での配線間のクロストークを十分に低減することと、最終的に出力信号を切り換えて決定する機能の各々のＳＰＤＴ−ＳＷのアイソレーション特性とをとれれば、図１（ｂ）の４×２マトリックスＳＷの高いアイソレーション特性を低コストで実現できる。
【００２７】
［実施の形態１］
図３を参照して、本発明の実施の形態１によるマトリックスＳＷ装置２０は、２×２マトリックスＳＷ２１およびＳＰＤＴ−ＳＷ２２を含み、単一のチップ状に半導体集積回路化されたＩＣである。
【００２８】
２×２マトリックスＳＷ２１の２出力端子のうちの一方と、ＳＰＤＴ−ＳＷ２２の２入力端子のうち一方とは、チップ上の配線により電気的に接続されている。２×２マトリックスＳＷの他方の出力端子、ＳＰＤＴ−ＳＷの他方の入力端子、２×２マトリックスＳＷ２１の２つの入力端子、ならびにＳＰＤＴ−ＳＷ２２の１つの出力端子はそれぞれ、半導体集積回路チップから外部端子として導出されている。
【００２９】
［実施の形態２］
図３に示したＩＣであるマトリックスＳＷ装置２０を例えば２個用いて４×２マトリックスＳＷ装置を構成した場合には、特に高いチャンネル間アイソレーション特性が要求される部分は、ＳＰＤＴスイッチ２２のオフ特性である。そこで、マトリックスＳＷ装置２０を製品として量産する場合には、ＳＰＤＴ−ＳＷ２２のアイソレーション特性を選別評価する必要がある。
【００３０】
この必要性に対応した装置が、図４に示した本発明の実施の形態２によるマトリックスＳＷ装置２０´である。図４を参照して、マトリックスＳＷ装置２０´は、２×２マトリックスＳＷ２１の両方の入力端子および両方の出力端子ならびにＳＰＤＴ−ＳＷ２２の両方の入力端子および片方の出力端子はそれぞれ、外部端子として半導体集積回路チップの外に導出されている。この構成により、ＳＰＤＴ−ＳＷ２２のアイソレーション特性の選別評価が可能となる。ここで、マトリックスＳＷ２０´の２×２マトリックスＳＷ２１の一方の出力端子とＳＰＤＴ−ＳＷ２２の一方の入力端子をパッケージの外側、例えば、実装基板上で接続することにより、マトリックスＳＷ２０と同じ機能を持つようにできる。
【００３１】
［実施の形態３］
図５を参照して、本発明の実施の形態３によるマトリックスＳＷ装置は、図３に示したＩＣであるマトリックスＳＷ装置２０と同様のマトリックスＳＷ装置３１および３２を用いて構成された４×２マトリックスＳＷ装置３０である。
【００３２】
マトリックスＳＷ装置３１および３２はそれぞれ、２×２マトリックスＳＷ３１１および３２１と、ＳＰＤＴ−ＳＷ３１２および３２２を有しており、ＳＰＤＴ−ＳＷ３１１およびＳＰＤＴ−ＳＷ３１２は１つの半導体ＩＣチップ上に集積化されており、また、ＳＰＤＴ−ＳＷ３２１およびＳＰＤＴ−ＳＷ３２２も１つの半導体ＩＣチップ上に集積化されている。
【００３３】
マトリックスＳＷ装置３１の２×２マトリックスＳＷ３１１の２つの出力端子の一方は外部出力端子であり、マトリックスＳＷ装置３２のＳＰＤＴ−ＳＷ３２２の２つの入力端子の一方である外部入力端子に、第１の外部配線を介して接続されている。また、マトリックスＳＷ装置３２の２×２マトリックスＳＷ３２１の２つの出力端子の一方は外部出力端子であり、マトリックスＳＷ装置３１のＳＰＤＴ−ＳＷ３１２の２つの入力端子の一方である外部入力端子に、第２の外部配線を介して接続されている。第１および第２の外部配線は、互いに電気的に絶縁かつ物理的に交差しているため、マトリックスＳＷ装置３０は、特に、ＩＮ−Ａ，ＢとＩＮ−Ｃ，Ｄ端子間で高アイソレーション特性が実現される。しかしながら、ＩＣ部品点数を２個で実現できるため、実装基板面積を大幅に低減でき、また配線箇所も少なくてすむためアセンブリ工数の低減、従って製品コストを削減可能となる。
【００３４】
例えば、図１３に示された従来のマトリックスＳＷ装置と比較して、部品点数を１０個から２個に低減できる。
【００３５】
４入力２出力のＤＢＳシステムで２衛星からの信号間の干渉を大幅に低減させるために、図５および図１３の部分Ａでの信号干渉を十分に低減させる必要があるが、本発明によるマトリックスＳＷ装置は、このような部分をＩＣの外部に設けることによって十分な信号干渉対策をとることができ、かつ、半導体ＩＣ２個という少い部品点数、即ち、低コストで、高性能な４×２システムを実現できる。
【００３６】
［実施の形態４］
図６を参照して、本発明の実施の形態４によるマトリックスＳＷ装置は、図３に示したＩＣであるマトリックスＳＷ装置２０と同様の構成で、なおかつピン配置が互いに鏡面対称的な２個のマトリックスＳＷ装置４１および４２を用いて構成された４×２マトリックスＳＷ装置４０である。
【００３７】
マトリックスＳＷ装置４１および４２はそれぞれ、１つの半導体ＩＣチップ上に２×２マトリックスＳＷ４１１および４２１と、ＳＰＤＴ−ＳＷ４１２および４２２をそれぞれ有している。
【００３８】
マトリックスＳＷ装置４１の２×２マトリックスＳＷ４１１の２つの出力端子の一方は外部出力端子であり、マトリックスＳＷ装置４２のＳＰＤＴ−ＳＷ４２２の２つの入力端子の一方である外部入力端子に、第１の外部配線を介して接続されている。また、マトリックスＳＷ装置４２の２×２マトリックスＳＷ４２１の２つの出力端子の一方は外部出力端子であり、マトリックスＳＷ装置４１のＳＰＤＴ−ＳＷ４１２の２つの入力端子の一方である外部入力端子に、第２の外部配線を介して接続されている。第１および第２の外部配線は、互いに電気的に絶縁かつ物理的に交差している。
【００３９】
４×２マトリックスＳＷ装置４０は、鏡面対称なピン配置であるマトリックスＳＷ装置４１および４２を用いて構成されているため、基板上の実装において十分にクロストークを低減する必要がある部分Ａの箇所のクロス状の外部配線の長さを十分に短くでき、信号線の実装基板上での引き回し距離を短くできるため、よって、信号間のアイソレーション特性を十分高くすることが可能である。
【００４０】
［実施の形態５］
図７を参照して、本発明の実施の形態５によるマトリックスＳＷ装置は、図６に示したピン配置が互いに鏡面対称的な２個のマトリックスＳＷ装置４１および４２の対を二対用いて構成された４×４マトリックスＳＷ装置５０である。
【００４１】
第１のマトリックスＳＷ装置４１の２×２マトリックスＳＷ４１１の２つの出力端子の一方は外部出力端子であり、第１のマトリックスＳＷ装置４２のＳＰＤＴ−ＳＷ４２２の２つの入力端子の一方である外部入力端子に、第１の外部配線を介して接続されている。また、第１のマトリックスＳＷ装置４２の２×２マトリックスＳＷ４２１の２つの出力端子の一方は外部出力端子であり、第１のマトリックスＳＷ装置４１のＳＰＤＴ−ＳＷ４１２の２つの入力端子の一方である外部入力端子に、第２の外部配線を介して接続されている。第１および第２の外部配線は、互いに電気的に絶縁かつ物理的に交差している。
【００４２】
第２のマトリックスＳＷ装置４１の２×２マトリックスＳＷ４１１の２つの出力端子の一方は外部出力端子であり、第２のマトリックスＳＷ装置４２のＳＰＤＴ−ＳＷ４２２の２つの入力端子の一方である外部入力端子に、第３の外部配線を介して接続されている。また、第２のマトリックスＳＷ装置４２の２×２マトリックスＳＷ４２１の２つの出力端子の一方は外部出力端子であり、第２のマトリックスＳＷ装置４１のＳＰＤＴ−ＳＷ４１２の２つの入力端子の一方である外部入力端子に、第４の外部配線を介して接続されている。第３および第４の外部配線は、互いに電気的に絶縁かつ物理的に交差している。
【００４３】
さらに、第１および第２のマトリックスＳＷ装置４１の２×２マトリックスＳＷ４１１の２つの入力端子の一方はそれぞれ外部入力端子であり、互いに、第５の外部配線を介して接続されている。同様に、第１および第２のマトリックスＳＷ装置４１の２×２マトリックスＳＷ４１１の２つの入力端子の他方もそれぞれ外部入力端子であり、互いに、第６の外部配線を介して接続されている。第１および第２のマトリックスＳＷ装置４２の２×２マトリックスＳＷ４２１の２つの入力端子の一方もそれぞれ外部入力端子であり、互いに、第７の外部配線を介して接続されている。第１および第２のマトリックスＳＷ装置４２の２×２マトリックスＳＷ４２１の２つの入力端子の他方もそれぞれ外部入力端子であり、互いに、第８の外部配線を介して接続されている。
【００４４】
４×４マトリックスＳＷ装置を、従来のように２×２マトリックスＳＷ−ＩＣおよび複数のピンダイオードで構成する図１３のような構成では部品点数は２０個以上と非常に多いが、本発明の構成によれば、ＩＣ部品数は４個で実現でき、製品コストを大幅に低減できる。
【００４５】
［実施の形態６］
図８を参照して、本発明の実施の形態６によるマトリックスＳＷ装置は、図６に示したマトリックスＳＷ装置４０のより具体的な例であり、ピン配置が互いに鏡面対称的な２個のマトリックスＳＷ装置４１および４２を用いて構成された４×２マトリックスＳＷ装置４０´である。
【００４６】
４×２マトリックスＳＷ装置４０´は、プリント電子回路基板上に搭載されたＩＣ状のマトリックスＳＷ装置４１および４２と、マトリックスＳＷ装置４１内の２×２マトリックスＳＷの外部出力端子とマトリックスＳＷ装置４２内のＳＰＤＴ−ＳＷの外部入力端子とを接続する第１の外部配線と、マトリックスＳＷ装置４２の２×２マトリックスＳＷの外部出力端子とマトリックスＳＷ装置４１のＳＰＤＴ−ＳＷの外部入力端子とを接続する第２の外部配線４３とを有している。第１の外部配線は、プリント電子回路基板上に印刷されている。第２の外部配線４３は、第１の外部配線に対して電気的に絶縁かつ物理的に交差すべく、リード線により第１の外部配線上を越えて配されている。尚、図８においては、説明の便宜上、第２の外部配線４３の形状を概念的に描いており、実際の形状とは異なる。
【００４７】
４×２マトリックスＳＷ装置４０´は、このような第２の外部配線４３を有する構造であるため、配線間の信号干渉を低減でき、高アイソレーションを確保できる。
【００４８】
［実施の形態７］
図９を参照して、本発明の実施の形態７によるマトリックスＳＷ装置は、図６に示したマトリックスＳＷ装置４０のより具体的な例であり、ピン配置が互いに鏡面対称的な２個のマトリックスＳＷ装置４１および４２を用いて構成された４×２マトリックスＳＷ装置４０´´である。
【００４９】
４×２マトリックスＳＷ装置４０´´は、プリント電子回路基板上に搭載されたＩＣ状のマトリックスＳＷ装置４１および４２と、マトリックスＳＷ装置４１内の２×２マトリックスＳＷの外部出力端子とマトリックスＳＷ装置４２内のＳＰＤＴ−ＳＷの外部入力端子とを接続する第１の外部配線と、マトリックスＳＷ装置４２の２×２マトリックスＳＷの外部出力端子とマトリックスＳＷ装置４１のＳＰＤＴ−ＳＷの外部入力端子とを接続する第２の外部配線４４とを有している。第１の外部配線は、プリント電子回路基板上に印刷されている。第２の外部配線４４は、第１の外部配線に対して電気的に絶縁かつ物理的に交差している。
【００５０】
即ち、第２の外部配線４４は、マトリックスＳＷ装置４１および４２が搭載されたプリント電子回路基板の一方の板面上に配され、それぞれマトリックスＳＷ装置４２の２×２マトリックスＳＷの外部出力端子およびマトリックスＳＷ装置４１のＳＰＤＴ−ＳＷの外部入力端子に接続した２個の配線部４４１と、プリント電子回路基板の一方および他方の板面間を貫通し、それぞれ２個の配線部４４１に接続したスルーホール４４３と、プリント電子回路基板の他方の板面上に配され、２個のスルーホール４４３間を接続する配線部４４２とを備えている。
【００５１】
４×２マトリックスＳＷ装置４０´´は、このような第２の外部配線４４を有する構造であるため、配線間の信号干渉を低減でき、高アイソレーションを確保できる。
【００５２】
［実施の形態８］
図１０を参照して、本発明の実施の形態８によるマトリックスＳＷ装置は、図６に示したマトリックスＳＷ装置４０と同様の、ピン配置が互いに鏡面対称的な２個のマトリックスＳＷ装置６１および６２を用いて構成された４×２マトリックスＳＷ装置６０である。
【００５３】
４×２マトリックスＳＷ装置６０は、プリント電子回路基板の一方の板面上に搭載されたＩＣ状のマトリックスＳＷ装置６１と、プリント電子回路基板の他方の板面上に搭載されたＩＣ状のマトリックスＳＷ装置６２と、マトリックスＳＷ装置６１内の２×２マトリックスＳＷの外部出力端子とマトリックスＳＷ装置６２内のＳＰＤＴ−ＳＷの外部入力端子とを接続する第１の外部配線６４と、マトリックスＳＷ装置６２の２×２マトリックスＳＷの外部出力端子とマトリックスＳＷ装置６１のＳＰＤＴ−ＳＷの外部入力端子とを接続する第２の外部配線（図示せず）とを有している。
【００５４】
第１の外部配線６４および第２の外部配線はどちらも、後述する構造を呈しており、互いに電気的に絶縁している。
【００５５】
即ち、第１の外部配線６４は、マトリックスＳＷ装置６１が搭載されたプリント電子回路基板の一方の板面上に配され、マトリックスＳＷ装置６１内の２×２マトリックスＳＷの外部出力端子に接続した配線部６４１と、マトリックスＳＷ装置６２が搭載されたプリント電子回路基板の他方の板面上に配され、マトリックスＳＷ装置６２内のＳＰＤＴ−ＳＷの外部入力端子に接続した配線部６４２と、プリント電子回路基板の一方および他方の板面間を貫通し、配線部６４１および６４２に接続したスルーホール６４３とを備えている。
【００５６】
ただし、第２の外部配線のプリント電子回路基板の一方および他方の板面上に配される配線部はそれぞれ、第１の外部配線６４の配線部６４１および６４２に対して、実施の形態６に示したような電気的に絶縁かつ物理的に交差する構造とする。
【００５７】
以上説明した実施の形態３〜８では、図３に示したＩＣ状のマトリックスＳＷ装置２０と同様のマトリックスＳＷ装置を用いているが、図４に示したＩＣ状のマトリックスＳＷ装置２０´と同様のマトリックスＳＷ装置を用いてもよい。
【００５８】
【発明の効果】
本発明によるマトリックス・スイッチＩＣは、２入力２出力マトリックス・スイッチの後段にシングル・ポール・ダブル・スロー・スイッチを有しているため、本ＩＣで構成した４×２および４×４マトリックスＳＷ装置の端子間のアイソレーションを高くすることができるだけではなく、構成要素が少く、小型で、さらに低コストで製造できる。
【図面の簡単な説明】
【図１】（ａ）および（ｂ）は、２個の半導体ＩＣで構成した４×２マトリックスＳＷを示す図である。
【図２】ＳＰＤＴの構成を示す図であり、（ａ）および（ｂ）は模式図および概念図である。
【図３】本発明の実施の形態１によるマトリックス・スイッチ装置の構成を示す概念図である。
【図４】本発明の実施の形態２によるマトリックス・スイッチ装置の構成を示す概念図である。
【図５】本発明の実施の形態３によるマトリックス・スイッチ装置の構成を示す概念図である。
【図６】本発明の実施の形態４によるマトリックス・スイッチ装置の構成を示す概念図である。
【図７】本発明の実施の形態５によるマトリックス・スイッチ装置の構成を示す概念図である。
【図８】本発明の実施の形態６によるマトリックス・スイッチ装置の構成を示す概略的な斜視図である。
【図９】本発明の実施の形態７によるマトリックス・スイッチ装置の構成を示す図であり、（ａ）および（ｂ）は概略的な斜視図および概略的な断面図である。
【図１０】本発明の実施の形態８によるマトリックス・スイッチ装置の構成を示す概略的な断面図である。
【図１１】マトリックス・スイッチ装置の構成を説明するための図であり、（ａ）および（ｂ）はスイッチ部の回路図および模式図である。
【図１２】マトリックス・スイッチ装置の構成を示す図であり、（ａ）および（ｂ）は模式図および概念図である。
【図１３】従来のマトリックス・スイッチ装置の構成を示す概念図である。
【図１４】４×２マトリックスＳＷ−ＩＣを示す図であり、（ａ）および（ｂ）は模式図および概念図である。
【符号の説明】
３０、４０、４０´、４０´´、６０    ４×２マトリックスＳＷ装置
２０、２０´、３１、３２、４１、４２、６１、６２    マトリックスＳＷ装置
２１、３１１、３２１、４１１、４２１    ２×２マトリックスＳＷ
２２、３１２、３２２、４１２、４２２    ＳＰＤＴ−ＳＷ
４３、４４    第２の外部配線
５０    ４×４マトリックスＳＷ装置
６４    第１の外部配線
１００    ２×２マトリックスＳＷ−ＩＣ
１００ａ  スイッチ部
４４１、４４２、６４１、６４２    配線部
４４３、６４３    スルーホール
【図１】
0003681658.tif 000002
【図２】
0003681658.tif 000003
【図３】
0003681658.tif 000004
【図４】
0003681658.tif 000005
【図５】
0003681658.tif 000006
【図６】
0003681658.tif 000007
【図７】
0003681658.tif 000008
【図８】
0003681658.tif 000009
【図９】
0003681658.tif 000010
【図１０】
0003681658.tif 000011
【図１１】
0003681658.tif 000012
【図１２】
0003681658.tif 000013
【図１３】
0003681658.tif 000014
【図１４】
0003681658.tif 000015