(57)【特許請求の範囲】
【請求項１】
外部端子からの指示に応じて、複数チャンネルのアナログ映像信号の１つを選択する選択部と、上記外部端子からの指示に応じて、アナログ映像信号の明るさ、コントラストおよび色相を調整可能な微調整回路が設けられていると共に、選択されたアナログ映像信号をデジタル映像信号に変換するデコード部とを有するビデオデコーダ、並びに、
上記ビデオデコーダから出力されたデジタル映像信号を色空間変換するスペースコンバータを含むディスプレイ・コントローラを有するビデオデコード・システムにおいて、
上記ディスプレイ・コントローラは、上記ビデオデコーダの上記外部端子に接続されたバスの伝送速度よりも伝送速度の速いバスを介して伝送された特性パラメータを保持・出力する記憶部を備え、
上記微調整回路は、予め定められた値を特性パラメータとして使用する一方、上記スペースコンバータは、上記記憶部によって保持され、現在選択しているチャンネルの特性パラメータに基づいて、上記デジタル映像信号を微調整することを特徴とするビデオデコード・システム。
【請求項２】
上記ビデオデコーダは、ビデオデコーダ・チップであり、
上記ディスプレイ・コントローラは、ディスプレイ・コントローラ・チップに設けられていることを特徴とする請求項１記載のビデオデコード・システム。
【請求項３】
上記ディスプレイ・コントローラには、上記バスを介して、上記選択部およびデコード部がチャンネル切り換えに要する時間よりも短い時間で伝送可能な伝送速度で、上記選択部が新たに選択するチャンネルの特性パラメータを受け取り、上記記憶部に設定する設定部が設けられていることを特徴とする請求項１または２記載のビデオデコード・システム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、アナログ映像信号をデジタル映像に変換するビデオデコード・システムに関し、特に、回路規模や端子数を余り増加させずに、高速にチャンネル切り換え可能なビデオデコード・システムに関するものである。
【０００２】
【従来の技術】
従来より、ＮＴＳＣ信号やＰＡＬ信号などのアナログ映像信号を、デジタル映像信号に変換するために、ビデオデコーダが広く用いられている。また、これらのビデオデコーダには、複数入力（チャンネル）の１つを選択してデコードするものも存在しており、チャンネルを切り換えて表示する際などに使用される。
【０００３】
例えば、図８に示す表示システム１０１では、複数のビデオカメラ１０２ｏ〜１０２ｒの出力がビデオデコーダ・チップ１０３に入力されると、ビデオデコーダ・チップ１０３において、セレクタ１１１が、そのうちの１つを選択して出力する。セレクタ１１１の出力は、アンプ１１２、ＹＣ分離回路１１３および微調整回路１１４を介してＡＤ変換器１１５へ伝えられ、デジタル信号に変換される。これにより、ビデオデコーダ・チップ１０３は、デジタル映像信号として、ＹＵＶ信号を出力できる。
【０００４】
上記ＹＵＶ信号は、ディスプレイコントローラ・チップ１０５へ入力され、スペースコンバータ１２２を介した後、ディスプレイコントローラ回路１２１が出力する制御信号と共に、表示装置１０４に出力される。
【０００５】
上記スペースコンバータ１２２は、ＹＵＶ信号をＲＧＢ信号へ変換する回路であり、以下に示ように、
ＹＹ＝１．１６４×（Ｙ−１６）                              …（１）
ＵＵ＝（Ｃｒ−１２８）                                      …（２）
ＶＶ＝（Ｃｂ−１２８）                                      …（３）
Ｒ＝ＹＹ＋１．５９６×ＵＵ                                  …（４）
Ｇ＝ＹＹ−０．８１３×ＵＵ−０．３９１×ＶＶ                …（５）
Ｂ＝ＹＹ＋２．０１８×ＶＶ                                  …（６）
を演算することで、ＲＧＢ信号を生成している。なお、各式（１）〜式（６）において、Ｙ、Ｃｒ、Ｃｂは、ＹＵＶ信号で伝送される値であり、それぞれ、輝度、色差（Ｒ−Ｙ）および色差（Ｂ−Ｙ）を示している。また、スペースコンバータ１２２は、例えば、図９に示すように、上記式（１）〜式（６）の演算を行う加算器および乗算器で実現される。
【０００６】
上記構成のビデオデコーダ・チップ１０３では、アナログ映像信号がセレクタ１１１で選択された後、アンプ１１２〜ＡＤ変換器１１５などのビデオデコード部へ入力される。したがって、複数チャンネルのアナログ映像信号をデコードできるにも拘らず、ビデオデコード部が１つだけでよく、回路規模や消費電力などを削減できる。
【０００７】
【発明が解決しようとする課題】
しかしながら、上記構成のビデオデコーダ・チップ１０３では、回路規模の縮小と、高速なチャンネル切り換えとの両立が難しいという問題を生ずる。
【０００８】
具体的には、上記各ビデオカメラ１０２は、それぞれ特性が異なっているため、的確にデコードするためには、各チャンネル毎に、明るさやコントラストあるいは色相などを調整する必要がある。したがって、上記表示システム１０１において、ＣＰＵ１０６は、チャンネル切り換えタイミングになると、Ｉ2Ｃバス１０７を介して、ビデオデコーダ・チップ１０３内のセレクタ１１１へチャンネル切り換えを指示すると共に、微調整回路１１４へ当該チャンネルに応じた特性パラメータを設定する。
【０００９】
ところが、上記Ｉ2Ｃバス１０７は、１００ｋＨｚのシリアル伝送なので、特性パラメータの伝送に要する時間は、アナログ映像信号の１フィールド分よりも多くの時間がかかってしまう。この結果、各フィールド毎の切り換えなど、動的にチャンネルを切り換えることができない。
【００１０】
一方、図１０に示す表示システム１０１ａのように、各チャンネルｏ〜ｒ毎に、それぞれのチャンネル用の特性パラメータが予め設定されたビデオデコーダ・チップ１０３ｏ〜１０３ｒを設け、セレクタ１０８がビデオデコーダ・チップ１０３ｏ〜１０３ｒの出力の１つを選択する構成では、チャンネル切り換え毎に特性パラメータを設定する必要がないため、高速にチャンネルを切り換えることができる。ところが、この構成では、チャンネル数の分だけビデオデコーダ・チップ１０３が必要になるので、回路構成が複雑になると共に、製造コストが高騰しやすくなる。
【００１１】
本発明は、上記の問題点に鑑みてなされたものであり、その目的は、回路規模を余り増加させずに、高速にチャンネル切り換え可能なビデオデコード・システム、並びに、スペースコンバータおよびディスプレイコントローラ・チップを実現することにある。
【００１２】
【課題を解決するための手段】
本発明に係るビデオデコード・システムは、上記課題を解決するために、外部端子からの指示に応じて、複数チャンネルのアナログ映像信号の１つを選択する選択部と、上記外部端子からの指示に応じて、アナログ映像信号の明るさ、コントラストおよび色相を調整可能な微調整回路が設けられていると共に、選択されたアナログ映像信号をデジタル映像信号に変換するデコード部とを有するビデオデコーダ、並びに、上記ビデオデコーダから出力されたデジタル映像信号を色空間変換するスペースコンバータを含むディスプレイ・コントローラを有するビデオデコード・システムにおいて、上記ディスプレイ・コントローラは、上記ビデオデコーダの上記外部端子に接続されたバスの伝送速度よりも伝送速度の速いバスを介して伝送された特性パラメータを保持・出力する記憶部を備え、上記微調整回路は、予め定められた値を特性パラメータとして使用する一方、上記スペースコンバータは、上記記憶部によって保持され、現在選択しているチャンネルの特性パラメータに基づいて、上記デジタル映像信号を微調整することを特徴としている。なお、特性パラメータは、例えば、色相、コントラストあるいは明るさなど、映像信号を調整するためのパラメータである。
【００１３】
また、本発明に係るビデオデコード・システムは、上記構成に加えて、上記ビデオデコーダは、ビデオデコーダ・チップであり、上記ディスプレイ・コントローラは、ディスプレイ・コントローラ・チップに設けられていることを特徴としている。
【００１４】
さらに、本発明に係るビデオデコード・システムは、上記構成に加えて、上記ディスプレイ・コントローラには、上記バスを介して、上記選択部およびデコード部がチャンネル切り換えに要する時間よりも短い時間で伝送可能な伝送速度で、上記選択部が新たに選択するチャンネルの特性パラメータを受け取り、上記記憶部に設定する設定部が設けられていることを特徴としている。
【００１５】
これらの構成では、チャンネル切り換え時に外部端子を介して特性パラメータが伝送されることがないため、外部端子を介する通信速度は、チャンネル切り換え時に特性パラメータを伝送する場合よりも低くてもよい。したがって、例えば、少ない端子数でのシリアル伝送でもよく、高速伝送可能な外部端子を設ける場合に比べて端子数を削減できる。
【００１６】
また、例えば、チャンネル切り換え指示などのための端子が既に設けられている場合、当該端子のデータ伝送速度がチャンネル切り換え時の特性パラメータ伝送には十分ではなくても何ら支障なく上記外部端子として使用できる。したがって、これらの端子を外部端子としても使用することで、端子数を増加することなく、高速なチャンネル切り換えを実現できる。
【００１７】
さらに、上記構成では、スペースコンバータがデジタル映像信号を微調整する。この場合、色空間変換時の変換式の一部を変更するだけで微調整できるので、新たに微調整用の回路を別に設ける場合に比べて、回路構成を簡略化できる。
【００１８】
なお、アナログ映像信号をデジタル映像信号に変換する回路（ビデオデコーダ・チップ）と、スペースコンバータおよび記憶部とを別チップに設けた構成の場合、高速切り換え用の回路がビデオデコーダ・チップに含まれないため、高速切り換えする場合と、しない場合とで、ビデオデコーダ・チップを共用できる。この結果、デジタル回路からなるスペースコンバータおよび記憶部を追加するだけで、高速にチャンネル切り換えできる。ここで、ビデオデコーダ・チップは、アナログ回路を含み、色相や明るさ、コントラストなどを正確に出力しようとすると、デジタル回路に比べて設計が複雑になりがちである。一方、スペースコンバータは、デジタル回路からなるので、比較的設計が容易であり、しかも、表示装置が入力可能なデジタル映像信号へ色空間変換するため、新たに設計する機会が多い。したがって、両者を別チップに設けることで、システム全体を設計する際の手間を削減できる。
【００１９】
【発明の実施の形態】
〔第１の実施形態〕
本発明の一実施形態について図１ないし図４に基づいて説明すると以下の通りである。すなわち、本実施形態に係る表示システム（ビデオデコード・システム）１は、例えば、監視制御装置などとして好適に使用されるものであって、図１に示すように、複数のビデオカメラ２…と、各ビデオカメラ２が出力するアナログ映像信号のうち、１チャンネルを選択してデジタル映像信号にデコードするビデオデコーダ・チップ（ビデオデコーダ）３と、ビデオデコーダ・チップ３が出力したデジタル映像信号に応じて、表示装置４を制御するディスプレイコントローラ・チップ５と、上記各部材を制御するＣＰＵ６とを備えている。これにより、例えば、ＣＲＴやＴＦＴ液晶表示装置などの表示装置４は、各ビデオカメラ２の１つが撮影した映像や、ＣＰＵ６の指示する画像を表示することができる。
【００２０】
本実施形態に係るビデオデコーダ・チップ３は、１チップに集積されており、各ビデオカメラ２からの入力を受け取る端子Ｔ１ｏ〜Ｔ１ｒと、デコード結果を出力する端子Ｔ２と、ディスプレイコントローラ・チップ５内のＩ2Ｃマスタ回路２２（後述）とＩ2Ｃバス（フィリップス社）７を介して通信する端子Ｔ３とを備えている。各端子Ｔ１〜Ｔ３のピン数は、それぞれの信号に応じて設定されており、例えば、上記アナログ映像信号が、ＮＴＳＣ信号やＰＡＬ信号などのコンポジット信号なので、端子Ｔ１ｏ〜Ｔ１ｒのピン数は、それぞれ１本ずつに設定されている。また、本実施形態では、上記デジタル映像信号がＹＵＶ信号なので、出力端子Ｔ２のピン数は、同じ階調数のＲＧＢ信号よりも少なく設定されている。一例として、ＲＧＢ信号を伝送する場合、各Ｒ成分、Ｇ成分、Ｂ成分が、それぞれ８ビットとすると、データ伝送用のピン数だけでも、２４本に達する。これに対して、本実施形態では、ＹＵＶ信号のＹ成分、Ｃｒ成分、Ｃｂ成分をそれぞれ８ビットで表現しているが、Ｙ成分、Ｃｒ成分、Ｙ成分、Ｃｂ性分の順番で時分割で伝送されるので、端子Ｔ２のうち、データ伝送用のピンが８本に設定されている。一方、上記Ｉ2Ｃバス７は、例えば、制御用のチップなど、ピン数を多く設置できないチップや、比較的低速なチップなどにも接続できるように、２本の信号線によって、１００ｋＨｚの周波数でシリアル転送するように規定されている。したがって、上記端子Ｔ３のピン数は、２本である。
【００２１】
また、上記ビデオデコーダ・チップ３は、各端子Ｔ１ｏ〜Ｔ１ｒからの入力信号のうち、１つを選択するセレクタ（選択部）１１と、セレクタ１１の出力を増幅するアンプ１２と、アンプ１２の出力を色信号と輝度信号とに分離するＹＣ分離回路１３と、色信号および輝度信号を微調整して、明るさ、コントラストおよび色相を調整可能な微調整回路１４と、微調整回路１４の出力をデジタル信号に変換し、上記端子Ｔ２へ出力するＡＤ変換器１５と、上記端子Ｔ３に接続され、外部からの指示に応じて、上記セレクタ１１および微調整回路１４を制御するＩ2Ｃスレーブ・インターフェース１６とを備えている。なお、各部材１２〜１５が特許請求の範囲に記載のデコード部に対応する。
【００２２】
これにより、ビデオデコーダ・チップ３は、端子Ｔ１ｏ〜Ｔ１ｒのうち、Ｉ2Ｃバス７を介して指示された端子のＮＴＳＣ信号を、デジタルのＹＵＶ信号にデコードして出力できる。なお、本実施形態では、後述するように、ディスプレイコントローラ・チップ５内のスペースコンバータ２２が各チャンネル毎の微調整を行う。したがって、上記微調整回路１４の各パラメータは、予め定められた値に固定されている。
【００２３】
一方、本実施形態に係る表示装置４は、ＲＧＢ信号で駆動される装置であって、上記ディスプレイコントローラ・チップ５は、表示装置４を制御するディスプレイコントローラ回路（ディスプレイコントローラ）２１と、Ｉ2Ｃバス７を制御するＩ2Ｃマスタ回路２２とに加えて、ＹＵＶ信号をＲＧＢ信号に変換するスペースコンバータ（微調整部）３１を備えている。さらに、上記ディスプレイコントローラ・チップ５は、ＹＵＶ信号を入力する端子（映像入力端子）Ｔ１１、表示装置４の制御信号が伝送される端子Ｔ１２、Ｉ2Ｃバス７に接続される端子Ｔ１３とを備えている。
【００２４】
また、上記ディスプレイコントローラ回路２１およびＩ2Ｃマスタ回路２２の動作は、ＣＰＵ６のバス８を介して、図示しない内部レジスタへ上記ＣＰＵ６から値を設定するなどして制御されており、上記ディスプレイコントローラ・チップ５には、ＣＰＵ６のバス８と接続する端子（外部端子）Ｔ１４も設けられている。上記バス８のデータ転送周波数は、例えば、３３ＭＨｚ程度など、上記Ｉ2Ｃバス７の数百〜数千倍に達している。なお、これらの端子Ｔ１１〜Ｔ１４のピン数もそれぞれの信号に合わせて設定される。
【００２５】
さらに、本実施形態では、上記スペースコンバータ３１が各チャンネル毎の上記特性パラメータに基づいて調整されたＲＧＢ信号を出力するように構成されており、上記ディスプレイコントローラ・チップ５には、現在選択しているチャンネルの特性パラメータを保持・出力する微調整データ用レジスタ（記憶部；設定部）３２が設けられている。
【００２６】
上記微調整データ用レジスタ３２は、例えば、図２に示すように、上記端子Ｔ１４を介してＣＰＵ６のバス８に接続され、各特性パラメータＣＯＮＴＡＤＪ、ＢＲＩＴＡＤＪ、ＨＵＥＣＲＡＤＪおよびＨＵＥＣＢＡＤＪをそれぞれ格納するレジスタ４１〜４４を備えている。これにより、ＣＰＵ６は、レジスタ４１（４２〜４４）に定められたアドレスへ、特性パラメータＣＯＮＴＡＤＪ（ＢＲＩＴＡＤＪ、ＨＵＥＣＲＡＤＪ、ＨＵＥＣＢＡＤＪ）の値を出力することで、各レジスタ４１（４２〜４４）にそれぞれの特性パラメータを設定できる。また、各レジスタ４１〜４４は、新たな値が書き込まれるまでの間、設定された値を保持し、スペースコンバータ３１へ出力し続けることができる。なお、ＣＰＵ６との接続端子Ｔ１４は、レジスタ４１〜４４、上記ディスプレイコントローラ回路２１およびＩ2Ｃマスタ回路２２で共用されているので、レジスタ４１〜４４がＣＰＵ６のバスを介して高速接続されているにも拘らず、ディスプレイコントローラ・チップ５のピン数は、増加していない。
【００２７】
一方、スペースコンバータ３１は、以下の式（７）〜式（12）に示すように、
ＹＹ’＝１．１６４×（Ｙ−１６）×（１＋ＣＯＮＴＡＤＪ）
＋ＢＲＩＴＡＤＪ                                    …（７）
ＵＵ’＝（Ｃｒ−１２８）＋ＨＵＥＣＲＡＤＪ                  …（８）
ＶＶ’＝（Ｃｂ−１２８）＋ＨＵＥＣＢＡＤＪ                  …（９）
Ｒ＝ＹＹ’＋１．５９６×ＵＵ’                              …（10）
Ｇ＝ＹＹ’−０．８１３×ＵＵ’−０．３９１×ＶＶ’          …（11）
Ｂ＝ＹＹ’＋２．０１８×ＶＶ’                              …（12）
従来の変換式（１）〜（６）の値ＹＹ、ＵＵ、ＶＶに代えて、各特性パラメータで補正した後の値ＹＹ’、ＵＵ’、ＶＶ’に基づいて、Ｒ、Ｇ、Ｂ成分を算出する。
【００２８】
例えば、本実施形態に係るスペースコンバータ３１は、図３に示すように、信号Ｙに値”−１６”を加算する加算器５１と、加算器５１の出力に値”１．１６４”を乗算して、信号ＹＹを生成する乗算器５２とを備えている。また、信号Ｃｒに値”−１２８”を加算して、信号ＵＵを生成する加算器５３と、信号Ｃｂに値”−１２８”を加算して、信号ＶＶを生成する加算器５４とが設けられている。
【００２９】
さらに、本実施形態では、上記信号ＹＹに信号ＣＯＮＴＡＤＪを乗算する乗算器６１と、乗算結果に信号ＢＲＩＴＡＤＪを加算して、信号ＹＹ’を生成する加算器６２と、上記信号ＵＵに信号ＨＵＥＣＲＡＤＪを加算して、信号ＵＵ’を生成する加算器６３と、上記信号ＶＶに信号ＨＵＥＣＢＡＤＪを加算して、信号ＶＶ’を生成する加算器６４とが設けられている。これにより、各特性パラメータで補正した後の信号ＹＹ’、ＶＶ’およびＵＵ’を生成できる。なお、これら補正用の信号ＣＯＮＴＡＤＪ、ＢＲＩＴＡＤＪ、ＨＵＥＣＲＡＤＪおよびＨＵＥＣＢＡＤＪは、上記各レジスタ４１ないし４４から、それぞれ与えられる。
【００３０】
また、上記スペースコンバータ３１には、信号ＵＵ’に値”１．５９６”を乗算する乗算器７１と、乗算結果に上記ＹＹ’信号を加算して、信号Ｒを生成する加算器７２と、信号ＵＵ’に値”−０．８１３”を乗算する乗算器７３と、乗算結果に信号ＹＹ’を加算する加算器７４と、上記信号ＶＶ’に値”−０．３９１”を乗算する乗算器７５と、上記加算器７４の出力および乗算器７５の出力を加算して、信号Ｇを出力する加算器７６と、上記信号ＶＶ’に値”２．０１８”を乗算する乗算器７７と、乗算結果に上記信号ＹＹ’を加算して、信号Ｂを出力する加算器７８とを備えている。
【００３１】
この結果、スペースコンバータ３１は、各特性パラメータで補正されたＲＧＢ信号を、表示装置４へ出力できる。なお、上記各信号Ｃｒ、ＣｂおよびＹ、並びに、各特性パラメータは、デジタル値であり、上記各加算器および乗算器は、デジタル加算器あるいはデジタル乗算器によって実現されている。また、各デジタル加算器（６２…）は、出力値が所定の範囲を超えないように、それぞれシーリング処理しており、出力値が上方に超えた場合は、上限値、下方に超えた場合は、下限値を出力する。
【００３２】
具体的には、図４に示すように、入出力値が８ビットで、図３に示す加算器６２の場合を例にして説明すると、８ビットのキャリー付き加算器８１は、それぞれ８ビットの信号Ｘ１（乗算器６１の出力信号）と信号Ｘ２（信号ＢＲＩＴＡＤＪ）とをデジタル加算して、８ビットのデジタル値Ｑを出力すると共に、桁溢れが発生すると、キャリー信号Ｃを出力できる。また、上記デジタル値Ｑは、ＡＮＤゲート８２およびＯＲゲート８３を介して出力される。一方、ＡＮＤゲート８２には、ゲート信号として、信号Ｘ２の最上位ビット（符号ビット）と、上記キャリー信号Ｃとの排他的論理和の否定が、ＸＮＯＲ回路８４によって印加されている。また、上記ＯＲゲート８３のゲート信号は、ＡＮＤ回路８５が、上記キャリー信号Ｃと、ＮＯＴ回路８６による上記最上位ビットの否定との論理積を演算することで作成される。
【００３３】
ここで、明るさを示す信号Ｙ（ＹＹ、ＹＹ’）は、正の値なので、８ビットで表現した場合、表現可能な範囲は、”０”〜”２５５”である。一方、信号ＢＲＩＴＡＤＪの範囲が”−６４”〜”＋６３”とすると、両者の加算結果は、”−６４”〜”３１８”の範囲となり、８ビットでは表現できない。なお、加算結果が”０”より小さい場合や”２５５”より大きい場合、キャリー信号Ｃを省いたデジタル値Ｑだけでは、例えば、”２５６”〜”３１８”の範囲が”１”〜”６３”の範囲のように、”２５５”以下の値と連続しなくなるなどの不具合が発生する。
ところが、上記構成では、信号Ｘ２が正で、桁溢れが発生した場合、すなわち、加算結果が”２５５”よりも大きい場合、ＯＲゲート８３は、デジタル値Ｑに拘らず、出力の全ビットを”１”に設定する。これにより、加算結果が”２５５”を超えると、出力値ＹＹ’は、上限値（２５５）に固定される。これとは逆に、信号Ｘ２が負で、桁溢れが発生しない場合、すなわち、加算結果が”０”よりも小さい場合、ＡＮＤゲート８２は、デジタル値Ｑに拘らず、出力の全ビットを”０”に設定する。これにより、加算結果が”０”を下回る場合、出力値ＹＹ’は、下限値”０”に固定される。このように、各デジタル加算器（６２…）は、シーリング処理しており、演算結果を上限値から下限値までの範囲に保つことができる。
【００３４】
上記構成において、チャンネルを切り換える際の動作について説明すると以下のとおりである。すなわち、チャンネル切り換えタイミングになると、ＣＰＵ６は、バス８、ディスプレイコントローラ・チップ５内のＩ2Ｃマスタ回路２２、Ｉ2Ｃバス７を介して、ビデオデコーダ・チップ３へチャンネル切り換えを指示する。一方、ビデオデコーダ・チップ３内のＩ2Ｃスレーブ・インターフェース１６は、当該指示に基づいて、セレクタ１１を切り換える。これにより、各ビデオカメラ２の出力のうち、セレクタ１１で選択されたチャンネルのアナログ映像信号が、アンプ１２、ＹＣ分離回路１３および微調整回路１４を介して、ＡＤ変換器１５へ入力され、当該チャンネルのデジタル映像信号がビデオデコーダ・チップ３から出力される。
【００３５】
また、チャンネル切り換え時において、ＣＰＵ６は、選択するチャンネルに応じた特性パラメータＣＯＮＴＡＤＪ、ＢＲＩＴＡＤＪ、ＨＵＥＣＲＡＤＪおよびＨＵＥＣＢＡＤＪを、バス８を介し、微調整データ用レジスタ３２のレジスタ４１〜４４へ書き込む。これにより、スペースコンバータ３１は、ビデオデコーダ・チップ３の出力するＹＵＶ信号を、選択するチャンネルに応じた特性パラメータで調整しながら、ＲＧＢ信号に変換できる。
【００３６】
チャンネルの切り換えタイミング毎に、ビデオデコーダ・チップ３へのチャンネル切り換え指示、並びに、微調整データ用レジスタ３２への特性パラメータ書き込みは繰り返される。これにより、表示システム１は、各チャンネルを順次切り換え、各チャンネルの特性パラメータで補正された画像、すなわち、被写体場面の状況によって、明るさや色相が調整され、より判り易い画像を表示装置４に表示できる。
【００３７】
ここで、本実施形態では、スペースコンバータ３１が特性パラメータに応じて画像を調整しており、上記微調整回路１４は、特性パラメータを固定値で使用している。したがって、従来とは異なり、チャンネル切り換え時にＩ2Ｃバス７を介して特性パラメータを伝送する必要がない。この結果、チャンネル切り換え時にＩ2Ｃバス７を介して伝送されるデータを、チャンネル切り換え指示のみに削減できる。この場合、例えば、選択するチャンネルを指定する場合でも、選択するチャンネル（例えば、４チャンネルのとき２ビット）と、指定チャンネルへの切り換えコマンドとのみを伝送すればよい。したがって、頻繁にチャンネル切り換えが指示される場合でも、ビデオデコーダ・チップ３は、何ら支障なく、チャンネルを切り換えることができる。
【００３８】
一方、特性パラメータは、それぞれが８ビットの値としても、合計３２ビット程度に過ぎず、Ｉ2Ｃバス７よりも数百倍から数千倍も速いバス８を介して伝送される。したがって、ＣＰＵ６は、Ｉ2Ｃバス７を介してチャンネル切り換え指示が伝送される期間内に、各レジスタ４１〜４４の値を設定でき、ディスプレイコントローラ・チップ５は、ビデオデコーダ・チップ３が、新たなチャンネルのＹＵＶ信号を出力した時点から、当該チャンネルに応じた特性パラメータで調整したＲＧＢ信号を出力できる。
【００３９】
この結果、表示システム１は、アンプ１２ないしＡＤ変換器１５などのビデオデコード部が１つしか設けられていないにも拘らず、チャンネル切り換え毎にＩ2Ｃバス７を介して特性パラメータを伝送する従来技術よりも高速に、チャンネルを切り換えることができる。
【００４０】
また、上記構成では、スペースコンバータ３１が微調整しているので、ビデオデコーダ・チップ３と、高速切り換えを必要としないビデオデコーダ・チップとを同一構成にできる。したがって、アナログ回路を含み、色相や明るさ、コントラストなどを正確に出力しようとすると、デジタル回路に比べて設計が複雑になりがちなビデオデコーダ・チップ３を再設計する必要がなく、比較的設計しやすいデジタル回路を設計するだけでよい。この結果、表示システム１を設計する際の手間を削減できる。
【００４１】
なお、上記構成では、チャンネル切り換え毎に、特性パラメータは、例えば、ＣＰＵ６に直結するバス８など、伝送路の延長が制限される高速なバスを介して伝送されている。ところが、上記構成では、スペースコンバータ３１が微調整しているため、ビデオデコーダ・チップ３へ特性パラメータを伝送する必要がない。したがって、高速なバスで特性パラメータを伝送しても、上記制限に限定されずに、ビデオデコーダ・チップ３を配置することができる。
【００４２】
〔第２の実施形態〕
上記第１の実施形態では、チャンネル切り換え毎にレジスタ４１〜４４へ特性パラメータを設定する場合について説明した。これに対して、本実施形態では、各チャンネル毎の特性パラメータを予め格納しておく構成について説明する。
【００４３】
具体的には、本実施形態に係るディスプレイコントローラ・チップ５ａは、図１に示す微調整データ用レジスタ３２に代えて、図５に示す微調整データ用レジスタ（記憶部；設定部）３３を備えている。当該微調整データ用レジスタ３３では、各レジスタ４１〜４４が、チャンネルに対応した数（この場合は４組）だけ設けられており、例えば、チャンネルｏに対応するレジスタ４１ｏ〜４４ｏは、チャンネルｏの各特性パラメータを格納し、出力することができる。なお、以下では、説明の便宜上、それぞれの組を、レジスタ組３２ｏ〜３２ｒと称し、チャンネルに対応する英小文字を付して区別する。
【００４４】
さらに、上記微調整データ用レジスタ３３には、選択すべきチャンネルを示す信号ＳＥＬを出力するセレクトレジスタ４５と、信号ＳＥＬに基づいて、各レジスタ組３２ｏ〜３２ｒの出力のうちの１つを選択し、特性パラメータを示す信号ＣＯＮＴＡＤＪ、ＢＲＩＴＡＤＪ、ＨＵＥＣＲＡＤＪおよびＨＵＥＣＢＡＤＪとして出力するセレクタ４６とが設けられている。上記セレクトレジスタ４５も、端子Ｔ１４およびバス８を介してＣＰＵ６に接続されており、ＣＰＵ６が予め定められたアドレスへチャンネルを示す値を出力して、セレクトレジスタ４５に値を設定すると、当該値に応じた信号ＳＥＬを出力し続けることができる。
【００４５】
上記構成では、チャンネル切り換えに先立って、ＣＰＵ６は、各レジスタ組３２ｏ〜３２ｒの各レジスタ４１ｏ〜４４ｒへ、それぞれのチャンネルに応じた特性パラメータを設定する。その後、チャンネル切り換えタイミングになると、ＣＰＵ６は、選択すべきチャンネルに応じて、セレクトレジスタ４５の値を書き換える。これにより、セレクタ４６は、各レジスタ組３２ｏ〜３２ｒの出力のうち、選択したチャンネルに対応する出力を、特性パラメータとして出力する。例えば、チャンネルｑが選択される場合、セレクトレジスタ４５には、チャンネルｑを示す値が格納され、セレクタ４６は、チャンネルｑに対応するレジスタ組３２ｑの出力を出力する。この結果、ディスプレイコントローラ・チップ５ａは、第１の実施形態と同様に、当該チャンネルに応じた特性パラメータで調整されたＲＧＢ信号を出力できる。
【００４６】
当該構成では、チャンネルを切り換える際、第１の実施形態とは異なり、ディスプレイコントローラ・チップ５ａへ特性パラメータが伝送されず、切り換え指示のみが伝送される。したがって、バス８のデータ転送速度が遅くても、高速にチャンネルを切り換えることができる。また、データ量が少ないので、チャンネル切り換え時におけるＣＰＵ６やバス８の占有時間も抑えることができる。
【００４７】
例えば、第１の実施形態において、各レジスタ４１〜４４へ値を設定する際、それぞれ、１クロックずつ必要だとすると、合計４クロック必要になる。なお、例えば、レジスタ４１〜４４のビット幅が大きい場合など、それぞれを１クロックで設定できない場合には、設定に要する時間は、益々増加する。ところが、第２の実施形態では、チャンネル切り換え時には、セレクトレジスタ４５のみを設定すればよく、１クロックで切り換えできる。
【００４８】
なお、上記第１および第２の実施形態では、スペースコンバータ３１がディスプレイコントローラ・チップ５内に設けられている場合を例にして説明したが、これに限るものではない。高速バスを有するチップ内に設けられていれば、同様の効果が得られる。
【００４９】
ただし、ディスプレイコントローラ・チップ５は、動作をＣＰＵ６でリアルタイムに制御するため、ビデオデコーダ・チップ３よりも高速なＩ／Ｏ用のバスを備えていることが多い。したがって、当該Ｉ／Ｏ用のバスを共用することで、新たなピンを設けることなく、微調整データ用レジスタ３２（３３）に値を設定できる。さらに、ＹＵＶ信号の方がＲＧＢ信号に比べて伝送に必要なピン数が少ないので、特に、ピン数の削減が必要なディスプレイコントローラ・チップ５は、表示装置４に合わせてＲＧＢ信号を出力する場合であっても、スペースコンバータを備え、入力されたＹＵＶ信号をＲＧＢ信号に変換する。また、ＲＧＢ信号入力とＹＵＶ信号入力との双方を受け付けるため、ディスプレイコントローラ・チップ５がスペースコンバータを備えていることもある。このように、ディスプレイコントローラ・チップ５には、スペースコンバータが設けられていることが多いため、図３に示す部材６１〜６４を追加するだけで、スペースコンバータ３１を実現できる。これらの結果、微調整可能なスペースコンバータ３１は、ディスプレイコントローラ・チップ５内に設けられている方が望ましい。
【００５０】
〔第３の実施形態〕
ところで、上記第２の実施形態のように、チャンネル毎の特性パラメータが格納されるレジスタ組３２ｏ〜３２ｒを設けた場合、チャンネル切り換え時には、微調整データ用レジスタ３３へ切り換え指示のみを送ればよい。したがって、微調整データ用レジスタ３３がＩ2Ｃバス７のように低速なバスを介して接続されていても、高速にチャンネルを切り換えることができる。
【００５１】
具体的には、本実施形態に係る表示システム１ｂでは、第２の実施形態とは異なり、図６に示すように、微調整データ用レジスタ３３がビデオデコーダ・チップ３ｂ内に設けられている。また、各レジスタ組３２ｏ〜３２ｒおよびセレクトレジスタ４５には、バス８に代えて、Ｉ2Ｃスレーブ・インターフェース１６を介して、特性パラメータや選択チャンネルの値が入力される。さらに、セレクタ４６の出力は、微調整回路１４へ入力されており、微調整回路１４は、微調整データ用レジスタ３３が出力する特性パラメータに応じて、ＹＣ分離回路１３の出力信号を微調整する。
【００５２】
なお、本実施形態では、端子Ｔ３が外部端子に対応し、微調整回路１４が微調整部に、Ｉ2Ｃスレーブ・インターフェース１６が設定部にそれぞれ対応する。また、ディスプレイコントローラ・チップ５ｂでは、微調整データ用レジスタ３３が省略されると共に、スペースコンバータ３１に代えて、調整機能を持たないスペースコンバータ３１ｂが設けられている。なお、当該スペースコンバータ３１ｂは、例えば、図３に示すスペースコンバータ３１から、部材６１〜６４を省略し、信号ＹＹ’、ＵＵ’およびＶＶ’に代えて、信号ＹＹ、ＵＵおよびＶＶを部材７１・７３・７５・７７へ入力することで実現できる。
【００５３】
上記構成において、ＣＰＵ６は、チャンネル切り換えに先立って、バス８、Ｉ2Ｃマスタ回路２２、Ｉ2Ｃバス７、Ｉ2Ｃスレーブ・インターフェース１６を介し、ビデオデコーダ・チップ３ｂ内の各レジスタ組３２ｏ〜３２ｒへ、チャンネル毎の特性パラメータを設定する。
【００５４】
設定後、チャンネル切り換えタイミングになると、ＣＰＵ６は、上記バス８〜Ｉ2Ｃバス７を介して、チャンネル切り換えを指示し、Ｉ2Ｃスレーブ・インターフェース１６は、セレクタ１１および図５に示すセレクトレジスタ４５に、選択チャンネルを指示する。この結果、ビデオデコーダ・チップ３ｂは、選択されたチャンネルに応じた特性パラメータで調整されたＹＵＶ信号を出力できる。
【００５５】
ここで、上述したように、Ｉ2Ｃバス７は、低速であり、各特性パラメータの設定には、時間がかかる。ところが、本実施形態では、第２の実施形態と同様、チャンネル切り換えが繰り返されるよりも前に、各レジスタ組３２ｏ〜３２ｒへ、各チャンネルの特性パラメータが格納される。したがって、セレクトレジスタ４５に値を設定するだけで、微調整データ用レジスタ３３は、新たなチャンネルの特性パラメータを出力できる。
【００５６】
このように、本実施形態では、チャンネル切り換え時に、ビデオデコーダ・チップ３ｂへ伝送されるデータが、チャンネル切り換え指示のみに抑えられているので、ビデオデコーダ・チップ３ｂがＩ2Ｃバス７のように低速なバスしか備えていないにも拘らず、第１および第２の実施形態と同様、高速にチャンネルを切り換えることができる。
【００５７】
なお、本実施形態では、ビデオデコーダ・チップ３ｂが高速にチャンネル切り換えできるように構成されており、スペースコンバータ３１が微調整する必要がない。したがって、例えば、図９と同様の構成、すなわち、図３に示す部材６１〜６４を削除した構成など、微調整しないスペースコンバータ３１を使用したり、スペースコンバータ３１自体を用いず、直接、ＹＵＶ信号で表示装置４を制御する表示システムにも使用することができる。
【００５８】
〔第４の実施形態〕
ところで、第３の実施形態では、ビデオデコーダ・チップ３内に微調整データ用レジスタ３３を設け、低速なＩ2Ｃバス７でも、高速にチャンネル切り換えできる場合について説明したが、ビデオデコーダ・チップ３のピン数に余裕があり、バス８や他の高速バスを設置できれば、当該バスを介することで、チャンネルを高速に切り換えることができる。
【００５９】
具体的には、本実施形態に係る表示システム１ｃは、例えば、図７に示すように、図６に示す微調整データ用レジスタ３３に代えて、図１と同様の微調整データ用レジスタ３２を備えている。また、Ｉ2Ｃスレーブ・インターフェース１６に代えて、バス８と接続するための高速バス・インターフェース（設定部）１７が設けられ、これに伴って、端子Ｔ３に代えて、ディスプレイコントローラ・チップ５の端子Ｔ１４と同様の端子（外部端子）Ｔ４が設けられている。また、ディスプレイコントローラ・チップ５ｃからは、Ｉ2Ｃマスタ回路２２も省略されている。
【００６０】
上記構成では、チャンネル切り換えタイミングになると、ＣＰＵ６は、バス８・高速バス・インターフェース１７を介して、セレクタ１１へチャンネル切り換えを指示すると共に、新たなチャンネル用の特性パラメータを微調整データ用レジスタ３２に格納する。さらに、微調整回路１４は、微調整データ用レジスタ３２からの特性パラメータに基づいて、ＹＣ分離回路１３の出力を微調整して、ＡＤ変換器１５へ出力する。これにより、表示システム１ｃは、各チャンネルを順次切り換え、各チャンネルの特性パラメータで補正された画像、すなわち、被写体場面の状況によって、明るさや色相が調整され、より判り易い画像を表示装置４に表示できる。
【００６１】
ここで、チャンネルを切り換える際には、１フレーム毎や１フィールド毎に切り換える場合であっても、アンプ１２〜ＡＤ変換器１５を含むデコード部が、アナログ映像信号の同期を補足するまでに、ある程度の時間が必要になる。また、各チャンネルのアナログ映像信号間で、互いに同期が取れていたとしても、前のチャンネルの１フレーム分の画素データの伝送を完了してから、次のチャンネルの１フレーム分の画素データの伝送を開始するまでには、例えば、垂直帰線消去期間など、画素データを伝送しない期間が設けられている。一例として、ＮＴＳＣ信号の場合、垂直帰線消去期間は、２０Ｈ（水平周期）、すなわち、約１．２７ｍｓに設定される。
【００６２】
一方、本実施形態では、第２および第３の実施形態とは異なり、チャンネル切り換え毎に特性パラメータが伝送されているが、当該特性パラメータは、第１の実施形態と同様、Ｉ2Ｃバス７よりも数百倍から数千倍も速いバス８を介して伝送される。したがって、高速バス・インターフェース１７は、上記デコード部がチャンネルの切り換えに要する時間、すなわち、前のチャンネルの画素データのデコードを終了してから、次のチャンネルの画素データのデコードを開始するまでの時間に、上記微調整データ用レジスタ３２へ次のチャンネル用の特性パラメータを格納できる。この結果、ビデオデコーダ・チップ３ｃは、チャンネル切り換えが１フレーム毎や１フィールド毎など、非常に高速な場合であっても、新たなチャンネルのＹＵＶ信号を出力する時点から、当該チャンネルに応じた特性パラメータで調整したＹＵＶ信号を出力できる。
【００６３】
なお、上記では、高速なバスとして、ＣＰＵ６のバス８を例にして説明したが、これに限るものではない。上記デコード部がチャンネル切り換えに要する時間よりも短い期間で、特性パラメータを設定可能な速度のバスであれば、同様の効果が得られる。ただし、高速バスとして、ＣＰＵ６のバス８やメモリのバスなどを採用すれば、十分に高速な伝送速度を確保できるが、ビデオデコーダ・チップ３ｃに増設するピン数が多くなってしまう。一方、例えば、アドレスやデータなどを時分割で伝送するバスを開発するなどして、ピン数が少なく、チャンネル切り換えに十分な速度のバスを新たに開発すると、設置可能なピン数が制限されがちなビデオデコーダ・チップにも設置できるが、図１に示すＩ2Ｃマスタ回路２２のように、当該バスと接続するための回路を、ＣＰＵやディスプレイコントローラ・チップなど、特性パラメータを送出する側にも用意する必要がある。
【００６４】
したがって、ビデオデコーダ・チップに設置可能なピン数が制限されている場合には、第１〜第２の実施形態のように、例えば、ディスプレイコントローラ・チップ５など、ビデオデコーダ・チップ３とは別のチップに、高速バスを設けたり、第３の実施形態のように、ビデオデコーダ・チップ３内に各チャンネル用の特性パラメータを格納する微調整データ用レジスタ３３を設ける方が好ましい。
【００６５】
以上のように、上記各実施形態のいずれかに係るビデオデコード・システムは、複数チャンネルのアナログ映像信号の１つをデジタル映像信号に変換するビデオデコード・システムにおいて、各チャンネル毎に設けられ、それぞれの特性パラメータを記憶する記憶部と、外部端子を介して、各チャンネルの特性パラメータを受け取り、上記記憶部に格納する設定部と、選択されたチャンネル（選択チャンネル）に対応する特性パラメータを上記記憶部から読み出し、当該特性パラメータに基づいて、上記アナログ映像信号またはデジタル映像信号を微調整する微調整部とを備えていることを特徴としている。なお、特性パラメータは、例えば、色相、コントラストあるいは明るさなど、映像信号を調整するためのパラメータである。
【００６６】
上記構成において、設定部は、チャンネル切り換えに先立って、外部端子を介して、各チャンネルの特性パラメータを受け取り、記憶部に格納する。一方、チャンネル切り換え時には、微調整部が、選択チャンネルに応じた特性パラメータを記憶部から読み出して、映像信号を調整する。これにより、被写体場面の状況により明るさや色相を調整でき、より判り易い映像信号を出力できる
当該構成では、微調整部が記憶部に格納された特性パラメータに基づいて映像信号を微調整するので、チャンネル切り換え時に、外部端子を介して、特性パラメータを伝送することなしに、特性パラメータをチャンネル毎に切り換えることができる。この結果、チャンネル切り換え毎に外部端子を介して特性パラメータを伝送する場合よりも、チャンネル切り換え速度を向上でき、動的なチャンネル切り換えを実現できる。
【００６７】
加えて、チャンネル切り換え時に特性パラメータが伝送されないため、外部端子を介する通信速度は、チャンネル切り換え時に特性パラメータを伝送する場合よりも低くてもよい。したがって、例えば、少ない端子数でのシリアル伝送でもよく、高速伝送可能な外部端子を設ける場合に比べて端子数を削減できる。
【００６８】
なお、例えば、チャンネル切り換え指示などのための端子が既に設けられている場合、当該端子のデータ伝送速度がチャンネル切り換え時の特性パラメータ伝送には十分ではなくても何ら支障なく上記外部端子として使用できる。したがって、これらの端子を外部端子としても使用することで、端子数を増加することなく、高速なチャンネル切り換えを実現できる。
【００６９】
さらに、上記各実施形態のいずれかに係るビデオデコード・システムは、上記構成において、上記微調整部は、デジタル映像信号を色空間変換するスペースコンバータであることを特徴としている。
【００７０】
上記構成では、スペースコンバータがデジタル映像信号を微調整する。この場合、色空間変換時の変換式の一部を変更するだけで微調整できるので、新たに微調整用の回路を別に設ける場合に比べて、回路構成を簡略化できる。
【００７１】
なお、アナログ映像信号をデジタル映像信号に変換する回路（ビデオデコーダ・チップ）と、スペースコンバータおよび記憶部とを別チップに設けた構成の場合、高速切り換え用の回路がビデオデコーダ・チップに含まれないため、高速切り換えする場合と、しない場合とで、ビデオデコーダ・チップを共用できる。この結果、デジタル回路からなるスペースコンバータおよび記憶部を追加するだけで、高速にチャンネル切り換えできる。ここで、ビデオデコーダ・チップは、アナログ回路を含み、色相や明るさ、コントラストなどを正確に出力しようとすると、デジタル回路に比べて設計が複雑になりがちである。一方、スペースコンバータは、デジタル回路からなるので、比較的設計が容易であり、しかも、表示装置が入力可能なデジタル映像信号へ色空間変換するため、新たに設計する機会が多い。したがって、両者を別チップに設けることで、システム全体を設計する際の手間を削減できる。
【００７２】
また、上記各実施形態のいずれかに係るビデオデコード・システムは、上記構成において、上記ビデオデコード・システムは、１チップ（ビデオデコーダ・チップ）に集積されており、上記外部端子からの指示に応じて、複数チャンネルのアナログ映像信号の１つを選択する選択部と、選択されたアナログ映像信号をデジタル映像信号に変換するデコード部とを備えていることを特徴としている。
【００７３】
上記構成では、ビデオデコーダ・チップ内に選択部が設けられており、上記外部端子が、特性パラメータ設定とチャンネル選択との双方に兼用されている。したがって、端子数を増加させることなく、高速にチャンネル切り換えできる。
【００７４】
また、上記各実施形態のいずれかに係るビデオデコード・システムは、上記課題を解決するために、複数チャンネルのアナログ映像信号の１つを選択する選択部と、選択されたアナログ映像信号をデジタル映像信号に変換するデコード部とを有するビデオデコード・システムにおいて、外部端子を介して入力された特性パラメータを保持する記憶部と、当該記憶部が保持する特性パラメータに応じて、上記デジタル映像信号を微調整する微調整部と、上記外部端子を介して、上記選択部およびデコード部がチャンネル切り換えに要する時間よりも短い時間で伝送可能な伝送速度で、上記選択部が新たに選択するチャンネルの特性パラメータを受け取り、上記記憶部に設定する設定部とを備えていることを特徴としている。なお、チャンネル切り換えに要する時間は、デコード部が前のチャンネルの１フレーム分のデジタル映像信号出力を完了してから、次のチャンネルの１フレーム分のデジタル映像信号出力を開始するまでの期間である。
【００７５】
上記構成では、チャンネル切り換え時において、選択部が新たなチャンネルを選択し、デコード部が当該チャンネルのアナログ映像信号をデジタル映像信号に変換する。その際、上記設定部は、外部端子を介した高速データ転送によって、選択部およびデコード部によるチャンネル切り換え時間よりも短い時間で、新たなチャンネルの特性パラメータを記憶部に格納し、微調整部が当該特性パラメータに応じて映像信号を調整する。これにより、チャンネル毎の特性パラメータに応じて映像信号が微調整されているにも拘らず、何ら支障なく、チャンネルを切り換えることができ、動的なチャンネル切り換えを実現できる。
【００７６】
また、上記ビデオデコード・システムでは、選択部を設けることによって、選択部や記憶部あるいは設定部など、他の部材に比べて、比較的回路規模の大きなデコード部が複数チャンネル間で共有されている。これらの結果、被写体場面の状況により明るさや色相を調整でき、より判り易い映像信号を出力できるにも拘らず、動的なチャンネル切り換え可能で、しかも、各チャンネル毎にデコード部を持つ場合よりも回路規模が小さなビデオデコード・システムを実現できる。
【００７７】
一方、上記各実施形態のいずれかに係るスペースコンバータは、上記課題を解決するために、複数チャンネルのアナログ映像信号の１つをデジタル映像信号に変換するビデオデコーダから、映像入力端子を介してデジタル映像信号を受け取り、当該デジタル映像信号を色空間変換するスペースコンバータにおいて、各チャンネル毎に設けられ、それぞれの特性パラメータを記憶する記憶部と、外部端子を介して、各チャンネルの特性パラメータを受け取り、上記記憶部に格納する設定部と、選択されたチャンネルに対応する特性パラメータを上記記憶部から読み出し、当該特性パラメータに基づいて、上記デジタル映像信号を微調整する微調整部とを備えていることを特徴としている。
【００７８】
上記構成では、スペースコンバータの映像入力端子へデジタル映像信号を供給するビデオデコーダとスペースコンバータとによって、上述のビデオデコード・システムが実現される。この結果、上記ビデオデコード・システムと同様、端子数を増加させることなく、高速にチャンネル切り換えできる。また、スペースコンバータとビデオデコーダとが分けられているので、ビデオデコーダに比べて設計が容易で設計の機会が多いスペースコンバータのみを設計するだけで、システムを構成できる。この結果、システムを設計する際の手間を削減できる。
【００７９】
一方、上記各実施形態のいずれかに係るスペースコンバータは、上記課題を解決するために、複数チャンネルのアナログ映像信号の１つをデジタル映像信号に変換するビデオデコーダから、映像入力端子を介してデジタル映像信号を受け取り、当該デジタル映像信号を色空間変換するスペースコンバータにおいて、外部端子を介して入力された特性パラメータを保持する記憶部と、当該記憶部が保持する特性パラメータに応じて、上記デジタル映像信号を微調整する微調整部と、上記外部端子を介して、上記ビデオデコーダがチャンネル切り換えに要する時間よりも短い時間で伝送可能な伝送速度で、上記ビデオデコーダが新たに選択するチャンネルの特性パラメータを受け取り、上記記憶部に設定する設定部とを備えていることを特徴としている。
【００８０】
上記構成によれば、上述のビデオデコード・システムと同様、設定部がビデオデコーダによるチャンネル切り換え時間よりも短い時間で、新たなチャンネルの特性パラメータを記憶部に格納し、微調整部が当該特性パラメータに応じて映像信号を調整する。これにより、チャンネル毎の特性パラメータに応じて、映像信号が微調整されているにも拘らず、何ら支障なく、チャンネルを切り換えることができ、動的なチャンネル切り換えを実現できる。また、スペースコンバータに微調整部が設けられているので、チャンネル毎に映像信号が微調整されているにも拘らず、ビデオデコーダは、いずれのチャンネルでも同じ映像信号を出力すればよい。これらの結果、被写体場面の状況により明るさや色相を調整でき、より判り易い映像信号を出力できるにも拘らず、動的なチャンネル切り換え可能で、しかも、各チャンネル毎にデコード部を持つ場合よりも回路規模が小さなビデオデコード・システムを実現できる。
【００８１】
加えて、上述のスペースコンバータと同様、スペースコンバータとビデオデコーダとが分けられているので、ビデオデコーダに比べて設計が容易で設計の機会が多いスペースコンバータのみを設計するだけで、システムを構成できる。この結果、システムを設計する際の手間を削減できる。
【００８２】
さらに、上記各実施形態のいずれかに係るディスプレイコントローラ・チップは、上記課題を解決するために、複数チャンネルのアナログ映像信号の１つをデジタル映像信号に変換するビデオデコーダから、映像入力端子を介してデジタル映像信号を受け取り、当該デジタル映像信号を色空間変換するスペースコンバータと、外部端子からの指示に応じて、上記スペースコンバータの出力が印加される表示装置を制御するディスプレイコントローラとを有するディスプレイコントローラ・チップにおいて、上記外部端子を介して入力された特性パラメータを保持する記憶部を備え、上記スペースコンバータは、当該記憶部が保持する特性パラメータに応じて、上記デジタル映像信号を微調整することを特徴としている。
【００８３】
上記構成において、チャンネルを切り換える際、ディスプレイコントローラと共用される外部端子を介して特性パラメータが記憶部に格納され、微調整部は、当該特性パラメータに基づいてデジタル映像信号を微調整する。ここで、ディスプレイコントローラには、表示装置の表示を制御するために、高速なアクセスが不可欠であり、例えば、ＣＰＵのバスに直結可能に形成するなどして、外部端子のデータ転送速度も、１フィールド毎に特性パラメータを転送するには十分な程度に高く設定されている。したがって、チャンネル切り換え毎に外部端子を介して伝送したとしても、何ら支障なく、特性パラメータを設定できる。また、上記外部端子は、ディスプレイコントローラの制御と記憶部への設定との双方に共用されているので、チャンネル毎に特性パラメータを設定できるにも拘らず、端子数が増加しない。これらの結果、端子数を増加させることなく、高速にチャンネル切り換えできる。
【００８４】
【発明の効果】
本発明に係るビデオデコード・システムは、以上のように、外部端子からの指示に応じて、複数チャンネルのアナログ映像信号の１つを選択する選択部と、上記外部端子からの指示に応じて、アナログ映像信号の明るさ、コントラストおよび色相を調整可能な微調整回路が設けられていると共に、選択されたアナログ映像信号をデジタル映像信号に変換するデコード部とを有するビデオデコーダ、並びに、上記ビデオデコーダから出力されたデジタル映像信号を色空間変換するスペースコンバータを含むディスプレイ・コントローラを有するビデオデコード・システムにおいて、上記ディスプレイ・コントローラは、上記ビデオデコーダの上記外部端子に接続されたバスの伝送速度よりも伝送速度の速いバスを介して伝送された特性パラメータを保持・出力する記憶部を備え、上記微調整回路は、予め定められた値を特性パラメータとして使用する一方、上記スペースコンバータは、上記記憶部によって保持され、現在選択しているチャンネルの特性パラメータに基づいて、上記デジタル映像信号を微調整する構成である。
【００８５】
また、本発明に係るビデオデコード・システムは、上記構成に加えて、上記ビデオデコーダは、ビデオデコーダ・チップであり、上記ディスプレイ・コントローラは、ディスプレイ・コントローラ・チップに設けられている構成である。
【００８６】
さらに、上記ディスプレイ・コントローラには、上記バスを介して、上記選択部およびデコード部がチャンネル切り換えに要する時間よりも短い時間で伝送可能な伝送速度で、上記選択部が新たに選択するチャンネルの特性パラメータを受け取り、上記記憶部に設定する設定部が設けられている構成である。
【００８７】
これらの構成では、チャンネル切り換え時に、外部端子を介して、特性パラメータを伝送することなしに、特性パラメータをチャンネル毎に切り換えることができる。この結果、チャンネル切り換え毎に外部端子を介して特性パラメータを伝送する場合に比べて、端子数の削減と高速なチャンネル切り換えとを両立できるという効果を奏する。
【００８８】
また、当該構成では、スペースコンバータがデジタル映像信号を微調整する。この場合、色空間変換時の変換式の一部を変更するだけで微調整できるので、新たに微調整用の回路を別に設ける場合に比べて、回路構成を簡略化できるという効果を奏する。
【図面の簡単な説明】
【図１】  本発明の一実施形態を示すものであり、表示システムの要部構成を示すブロック図である。
【図２】  上記表示システムにおいて、微調整データ用レジスタの構成例を示すブロック図である。
【図３】  上記表示システムにおいて、スペースコンバータの構成例を示すブロック図である。
【図４】  上記スペースコンバータにおいて、加算器の構成例を示す回路図である。
【図５】  本発明の他の実施形態を示すものであり、微調整データ用レジスタの他の構成例を示すブロック図である。
【図６】  本発明のさらに他の実施形態を示すものであり、表示システムの要部構成を示すブロック図である。
【図７】  本発明のまた別の実施形態を示すものであり、表示システムの要部構成を示すブロック図である。
【図８】  従来例を示すものであり、ビデオデコーダを有する表示システムの要部構成を示すブロック図である。
【図９】  上記表示システムにおいて、スペースコンバータの構成例を示すブロック図である。
【図１０】  他の従来例を示すものであり、チャンネル毎にビデオデコーダを有する表示システムの要部構成を示すブロック図である。
【符号の説明】
１    表示システム（ビデオデコード・システム）
３    ビデオデコーダ・チップ（ビデオデコーダ）
４    表示装置
５    ディスプレイ・コントローラ・チップ
１１    セレクタ（選択部）
１２    アンプ（デコード部）
１３    ＹＣ分離回路（デコード部）
１４    微調整回路（デコード部；微調整部）
１５    ＡＤ変換器（デコード部）
１６    Ｉ2Ｃスレーブ・インターフェース（設定部）
１７    高速バス・インターフェース（設定部）
２１    ディスプレイコントローラ回路（ディスプレイコントローラ）
３１    スペースコンバータ（微調整部）
３２    微調整データ用レジスタ（記憶部）
３３    微調整データ用レジスタ（記憶部；設定部）
Ｔ３    端子（外部端子）
Ｔ１１  端子（映像入力端子）
Ｔ１４  端子（外部端子）
【図１】
0003725391.tif 000002
【図２】
0003725391.tif 000003
【図３】
0003725391.tif 000004
【図４】
0003725391.tif 000005
【図５】
0003725391.tif 000006
【図６】
0003725391.tif 000007
【図７】
0003725391.tif 000008
【図８】
0003725391.tif 000009
【図９】
0003725391.tif 000010
【図１０】
0003725391.tif 000011