(57)【特許請求の範囲】
【請求項１】
複数の行及び複数の列によってセルがマトリクス状に配置された表示パネルを有し、前記セルを１行単位で走査して表示するようにし、かつ、複数の行における表示期間が互いに重なり合わないように表示するマトリクス型表示装置の駆動回路において、
前記表示パネルに供給される映像信号に基づく前記セルのそれぞれの行を表示するための表示データを１フィールドで２回に分け、この２回に分かれた表示データに基づいて前記セルのそれぞれの行を走査することにより、１フィールド内での各行の表示期間を２回に分散させる分散手段を備えて構成したことを特徴とするマトリクス型表示装置の駆動回路。
【請求項２】
前記２回の表示期間の間の非表示期間に、１行以上の他の行を走査する手段を備えて構成したことを特徴とする請求項１記載のマトリクス型表示装置の駆動回路。
【請求項３】
前記分散手段は、
映像信号を１行以上遅延させる遅延手段と、
前記映像信号と前記遅延手段による遅延後の映像信号とを１フィールド内に切り替える切り替え手段とを有することを特徴とする請求項１または２に記載のマトリクス型表示装置の駆動回路。
【請求項４】
前記１行以上の他の行を走査する手段は、
前記表示パネルを走査する行を切り替える切り替え手段であることを特徴とする請求項２記載のマトリクス型表示装置の駆動回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、冷陰極電子放出素子等の電子放出源を用いた表示装置やエレクトロルミネセンス（以下、ＥＬと略記する）表示装置等のマトリクス型表示装置の駆動回路に関する。
【０００２】
【従来の技術】
マトリクス型表示装置としては、冷陰極電子放出素子を用いた表示装置やＥＬ表示装置等の１行同時表示型の表示装置が知られている。１行同時表示型の表示装置では、１行単位で同時に表示が行われ、一般的には上から下へ線順次走査され、各行の表示は走査期間中において全列同時に行われる。
【０００３】
さらに詳細には、１行同時表示型とは、ある任意の行の表示が行われている際には、他行の表示が行われない表示装置のことである。例えば、プラズマディスプレイパネルやＴＦＴ液晶表示装置等は線順次駆動を行っているが、セル毎にメモリ機能を有し、複数行の表示が同時に行われるので、この範疇ではない。但し、表示装置が複数の配線ブロックに完全に分割されている場合は、各ブロック内で複数行の同時表示期間がなければ１行同時表示型の表示装置である。
【０００４】
図７は従来の１行同時表示型であるマトリクス型表示装置の駆動回路を示すブロック図である。図７において、表示パネル１０は例えば冷陰極電子放出素子を用いた表示パネルであり、一例として図８に示すように、走査電極Ｌ１〜ＬＭに接続された複数の行配線と、データ電極Ｄ１〜ＤＮに接続された複数の列配線とによって、画素を構成するセル１０ｓがマトリクス状に配置されている。なお、セル１０ｓは、電子放出源である電子放出素子と、この電子放出素子からの電子照射を受ける蛍光体とで構成される。
【０００５】
端子１に入力された映像信号は、シフトレジスタ２に書き込まれる。シフトレジスタ２において１行分のデータが書き込まれた後、ラッチ回路３によってラッチされ、変調回路４にデータが入力される。変調回路４は、データの大小に応じたパルスを表示パネル１０のデータ電極Ｄ１〜ＤＮに入力する。
【０００６】
また、端子７に入力された同期信号は、タイミング制御回路８に入力される。タイミング制御回路８はシフトレジスタ２にシフトクロックを供給し、ラッチ回路３にラッチクロックを供給する。タイミング制御回路８は、また、シフトレジスタ９に１ライン幅のパルスを供給する。シフトレジスタ９はそのパルスを表示パネル１０の走査電極Ｌ１〜ＬＭにスキャンパルスとして１行目から順次入力する。
【０００７】
さらに、図７に示すマトリクス型表示装置を駆動する場合の動作について詳細に説明する。上記のように、表示パネル１０の走査電極Ｌ１〜ＬＭには、順次、シフトレジスタ９によってスキャンパルスが印加される。また、表示パネル１０のデータ電極Ｄ１〜ＤＮには、変調回路４によって、選択されたラインに対応したデータに応じて一例としてパルス幅（ＰＷＭ）変調されたパルスが印加される。
【０００８】
即ち、ｉ行ｊ列のデータに対しては、走査電極Ｌｉが選択されている期間にデータ電極Ｄｊに電圧を印加する。変調回路４がＰＷＭ変調の場合、階調は、データ電極Ｄ１〜ＤＮに印加するパルスの印加時間（パルス幅）で表現される。変調回路４の変調方法はＰＷＭ方式に限らず、電圧変調等のように発光の強弱が表現できる方法であればよい。
【０００９】
図９は、一例としてｊ列を表示する際の動作を示す波形図であり、走査電極に印加するスキャンパルスと、データ電極に印加するパルスとを示している。ここでは、映像信号が、ｉ行ｊ列は黒、ｉ＋１行ｊ列はグレー、ｉ＋２行ｊ列は白である場合について示している。
図９に示すように、ｉ行の水平走査期間Ｈ０において、ｉ行の走査電極Ｌｉには電圧−Ｖｓがかかっており、その他の走査電極には電圧がかかっていない。このとき、ｉ行ｊ列での表示が黒であるため、ｊ列のデータ電極Ｄｊは常に０電位である。
【００１０】
次に、ｉ＋１行の水平走査期間Ｈ１においては、ｉ＋１行の走査電極Ｌ（ｉ＋１）には電圧−Ｖｓがかかっており、その他の走査電極には電圧がかかっていない。このとき、ｉ＋１行ｊ列での表示がグレーであるため、ｊ列のデータ電極Ｄｊには水平走査期間Ｈ１の約半分の期間だけ電圧＋Ｖｄがかかり、その後の約半分の期間は０電位となる。さらに、ｉ＋２行の水平走査期間Ｈ２においては、ｉ＋２行の走査電極Ｌ（ｉ＋２）は電圧−Ｖｓがかかっており、その他の走査電極には電圧がかかっていない。このとき、ｉ＋２行ｊ列での表示が白であるため、ｊ列のデータ電極Ｄｊには水平走査期間Ｈ２の全期間において電圧＋Ｖｄがかかっている。
【００１１】
ところで、冷陰極電子放出素子を用いた表示パネル１０の場合は、電子放出素子が電子放出するためのしきい値を有している。そして、走査電極Ｌ１〜ＬＭにかかる電圧とデータ電極Ｄ１〜ＤＮにかかる電圧との差がしきい値以上で表示状態となり、それ以下では非表示状態となる。
この例では、電圧Ｖｄと電圧Ｖｓはいずれもしきい値Ｖｔｈより小さく、電圧（Ｖｄ＋Ｖｓ）はしきい値Ｖｔｈより大きく設定する。即ち、データ電極Ｄ１〜ＤＮと走査電極Ｌ１〜ＬＭの内の一方のみの電圧印加だけでは発光は起こらず、両方に印加された場合にのみ発光する。
【００１２】
ここでは、ｉ行からｉ＋２行目までの表示過程についてのみ説明したが、実際には、表示パネル１０の走査電極Ｌ１〜ＬＭには、１行からＭ行まで順次、スキャンパルスが印加され、この走査タイミングに合わせて、データ電極Ｄ１〜ＤＮにＰＷＭ変調されたパルスが印加される。
なお、有効画素が４８０行×６４０列の表示の場合には、走査電極が４８０本、データ電極が６４０本存在し、ＲＧＢストライプ構造のカラー表示の場合には１９２０本のデータ電極が存在する。
【００１３】
以上のような構成及び動作により、１フィールド内での各行の表示タイミングは、図１０に示すようになる。なお、ここでは、走査電極が４８０行の場合であり、太実線の部分が表示期間となっている。図１０に示すように、１フィールド内で１行目から４８０行目まで順次に表示が行われる。
【００１４】
【発明が解決しようとする課題】
上述した１行同時表示型のマトリクス型表示装置においては、各行において１フィールド中で１水平走査期間だけに表示が集中する。このため、連続電子放出に起因して電子放出素子や蛍光体（即ち、セル１０ｓ）に経時変化（焼き付き）が起きる。
また、蛍光体の飽和現象によって、パルス幅（発光時間）と輝度（発光強度）とが比例関係にならず、図１１に示すように、緩やかなガンマ特性を有することにより、輝度の効率低下を生じる。なお、パルス幅をｘ、発光強度をｙとすると、図１１に示す特性はｙ＝ｘｒと表すことができ、０＜ｒ＜１で、通常、０．７＜ｒ＜０．９程度である。
【００１５】
蛍光体の発光は、蛍光体中に存在する電子が、電子ビームの照射によってより高い準位に励起した後、元の準位に戻る際に差のエネルギーが可視光として放出するものである。蛍光体の励起状態が回復する前に次々と電子が照射してくると、照射される電子量に対する可視光の放出する割合が減少する。これを蛍光体の飽和という。蛍光体の飽和現象によって図１１に示すようなガンマ特性を有するということは、パルス幅が２倍になっても輝度が２倍にはならないということであり、従来のマトリクス型表示装置では、この輝度低下が問題であった。
【００１６】
本発明はこのような問題点に鑑みなされたものであり、蛍光体の飽和による輝度低下を防止することができ、また、セルの経時変化を少なくすることができるマトリクス型表示装置の駆動回路を提供することを目的とする。
【００１７】
【課題を解決するための手段】
本発明は、上述した従来の技術の課題を解決するため、複数の行及び複数の列によってセルがマトリクス状に配置された表示パネルを有し、前記セルを１行単位で走査して表示するようにし、かつ、複数の行における表示期間が互いに重なり合わないように表示するマトリクス型表示装置の駆動回路において、前記表示パネルに供給される映像信号に基づく前記セルのそれぞれの行を表示するための表示データを１フィールドで２回に分け、この２回に分かれた表示データに基づいて前記セルのそれぞれの行を走査することにより、１フィールド内での各行の表示期間を２回に分散させる分散手段を備えて構成したことを特徴とするマトリクス型表示装置の駆動回路を提供するものである。
【００１８】
【発明の実施の形態】
以下、本発明のマトリクス型表示装置の駆動回路について、添付図面を参照して説明する。図１〜図３はそれぞれ本発明のマトリクス型表示装置の駆動回路の第１〜第３実施例を示すブロック図、図４は本発明のマトリクス型表示装置の駆動回路の動作を説明するための波形図、図５及び図６は本発明のマトリクス型表示装置の駆動回路による表示タイミングを説明するための図である。なお、図１〜図３において、図７と同一部分には同一符号が付してある。
【００１９】
＜第１実施例＞
図１において、表示パネル１０は例えば冷陰極電子放出素子を用いた表示パネルであり、その具体的構成は図８を用いて説明した通りである。端子１に入力された映像信号は、シフトレジスタ２に書き込まれる。シフトレジスタ２において１行分のデータが書き込まれた後、ラッチ回路３によってラッチされる。ラッチ回路３より出力されたデータは、本発明により新たに加えられたデータ２相化回路５に入力される。
【００２０】
データ２相化回路５は、表示パネル１０のデータ電極の数に応じて設けられたＤフリップフロップ（以下、ＤＦＦと略記する）５１１〜５１Ｎと、同じく表示パネル１０のデータ電極の数に応じて設けられたスイッチ５２１〜５２Ｎとより構成される。スイッチ５２１〜５２Ｎには、ラッチ回路３の出力とＤＦＦ５１１〜５１Ｎの出力とが入力され、これらを選択的に出力するようになっている。データ２相化回路５より出力されたデータは、変調回路４に入力される。変調回路４は、データの大小に応じて例えばＰＷＭ変調されたパルスを表示パネル１０のデータ電極Ｄ１〜ＤＮに入力する。
【００２１】
また、端子７に入力された同期信号は、タイミング制御回路８に入力される。タイミング制御回路８はシフトレジスタ２にシフトクロックを供給し、ラッチ回路３にラッチクロックを供給する。タイミング制御回路８は、また、シフトレジスタ９に１ライン幅のパルスを供給する。シフトレジスタ９はそのパルスを本発明により新たに加えられたスキャン２相化回路６に入力する。スキャン２相化回路６は後述するように入力されたパルスを２相化し、そのパルスをスキャンパルスとして表示パネル１０の走査電極Ｌ１〜ＬＭに入力する。従って、表示パネル１０に供給されるスキャンパルスは、シフトレジスタ９より出力される１ライン幅のパルスを２分割したものとなる。
【００２２】
スキャン２相化回路６は、表示パネル１０の走査電極の数に応じて設けられたスイッチ６１１〜６１Ｍより構成される。スイッチ６１１〜６１Ｍにはそれぞれシフトレジスタ９の隣接する２つの出力が入力され、これらを選択的に出力するようになっている。従って、シフトレジスタ９の出力端子の段数は従来の図７より１段多くなる。即ち、Ｍ行であれば、Ｍ＋１段となる。スイッチ６１１〜６１Ｍより出力されたスキャンパルスは、表示パネル１０の走査電極Ｌ１〜ＬＭに入力される。
タイミング制御回路８は、さらに、データ２相化回路５のスイッチ５２１〜５２Ｎ及びスキャン２相化回路６のスイッチ６１１〜６１Ｍを切り替えるよう制御する。
【００２３】
ここで、図１に示す駆動回路の動作を図４を用いて詳細に説明する。図４においても、一例としてｊ列を表示する際の動作を示しており、走査電極に印加するスキャンパルスと、データ電極に印加するパルスとを示している。ここでは、映像信号が、ｉ−１行ｊ列は白、ｉ行ｊ列は黒、ｉ＋１行ｊ列はグレー、ｉ＋２行ｊ列は白である場合について示している。
シフトレジスタ９がｉ番目の端子からスキャンパルスを出力しているとき、ラッチ回路３からはｉ行目の全データが同時に出力されている。このとき、タイミング制御回路８からの制御信号によって、データ２相化回路５及びスキャン２相化回路６の各スイッチ５２１〜５２Ｎ，６１１〜６１Ｍは、水平走査期間Ｈ０の前半Ｈ０ａでは、図１に図示している側、後半Ｈ０ｂでは、図示とは反対側に接続するよう制御される。
【００２４】
スイッチ５２１〜５２Ｎ，６１１〜６１Ｍが図１に図示している側に接続している水平走査期間Ｈ０の前半Ｈ０ａでは、データ２相化回路５はラッチ回路３からの出力をそのまま出力するので、ｉ行目のデータが変調回路４に入力されることになる。また、シフトレジスタ９のｉ番目の端子からのスキャンパルスが表示パネル１０のｉ行目の走査電極Ｌｉに印加されることになる。
【００２５】
一方、スイッチ５２１〜５２Ｎ，６１１〜６１Ｍが図１とは反対側に接続している水平走査期間Ｈ０の前半Ｈ０ｂでは、データ２相化回路５はＤＦＦ５１１〜５１Ｎの出力を出力するので、ｉ−１行目のデータが変調回路４に入力されることになる。また、シフトレジスタ９のｉ番目の端子からのスキャンパルスは表示パネル１０のｉ−１行目の走査電極Ｌ（ｉ−１）に印加されることになる。
【００２６】
即ち、１水平走査期間Ｈ０の前半Ｈ０ａでは、表示パネル１０のｉ行目のスキャンが行われ、後半Ｈ０ｂでは、表示パネル１０のｉ−１行目のスキャンが行われることになる。
【００２７】
そして、次の水平走査期間Ｈ１では、シフトレジスタ９においてｉ＋１番目の端子にスキャンが移り、ラッチ回路３からはｉ＋１行目のデータが出力される。ここでも、タイミング制御回路８からの制御信号によって、データ２相化回路５及びスキャン２相化回路６の各スイッチ５２１〜５２Ｎ，６１１〜６１Ｍは、水平走査期間Ｈ１の前半Ｈ１ａでは、図１に図示している側、後半Ｈ１ｂでは、図示とは反対側に接続するよう制御される。
【００２８】
スイッチ５２１〜５２Ｎ，６１１〜６１Ｍが図１に図示している側に接続している水平走査期間Ｈ１の前半Ｈ１ａでは、データ２相化回路５はラッチ回路３からの出力をそのまま出力するので、ｉ＋１行目のデータが変調回路４に入力されることになる。また、シフトレジスタ９のｉ＋１番目の端子からのスキャンパルスが表示パネル１０のｉ＋１行目の走査電極Ｌ（ｉ＋１）に印加されることになる。
【００２９】
一方、スイッチ５２１〜５２Ｎ，６１１〜６１Ｍが図１とは反対側に接続している水平走査期間Ｈ１の前半Ｈ１ｂでは、データ２相化回路５はＤＦＦ５１１〜５１Ｎの出力を出力するので、ｉ行目のデータが変調回路４に入力されることになる。また、シフトレジスタ９のｉ＋１番目の端子からのスキャンパルスは表示パネル１０のｉ行目の走査電極Ｌｉに印加されることになる。
【００３０】
即ち、１水平走査期間Ｈ１の前半Ｈ１ａでは、表示パネル１０のｉ＋１行目のスキャンが行われ、後半Ｈ１ｂでは、表示パネル１０のｉ行目のスキャンが行われることになる。
【００３１】
このようにして、ｉ行目の表示は、シフトレジスタ９がｉ番目のスキャンを行っている水平走査期間Ｈ０の前半Ｈ０ａと、シフトレジスタ９がｉ＋１番目のスキャンを行っている水平走査期間Ｈ１の後半Ｈ１ｂとの２回で行われることになる。
【００３２】
同様にして、水平走査期間Ｈ２の前半Ｈ２ａでは、表示パネル１０のｉ＋２行目のスキャンが行われ、後半Ｈ２ｂはｉ＋１行目のスキャンが行われるので、ｉ＋１行目の表示は、シフトレジスタ９がｉ＋１番目のスキャンを行っている水平走査期間Ｈ１の前半Ｈ１ａと、ｉ＋２番目のスキャンを行っている水平走査期間Ｈ２の後半Ｈ２ｂとの２回で行われることになる。
【００３３】
以上のようにして、本発明の駆動回路によれば、表示パネル１０の１つの行は、２回に分けて表示される。従って、１水平走査期間（１Ｈ）を１／２ずつに分ければ、変調回路４によるＰＷＭ変調の１回分のパルス幅は、図７と比較して半分であり、表示パネル１０の走査電極Ｌ１〜ＬＭに印加するスキャンパルスのパルス幅も、図７と比較して半分となる。なお、１００％白を表示する（８ビット表現では２５５のデータ）場合には、変調回路４からのＰＷＭ変調のパルス幅は、スキャンパルス幅にほぼ等しい。
【００３４】
図４の例では、ｉ−１行目が１００％（白）、ｉ行目のデータが０（黒）、ｉ＋１行目が５０％（グレー）、ｉ＋２行目が１００％（白）であるので、変調回路４からの出力は、水平走査期間Ｈ０の前半Ｈ０ａは常に０で後半Ｈ０ｂはスキャンパルス幅のパルス、次の水平走査期間Ｈ１の前半Ｈ１ａはスキャンパルス幅の半分（１Ｈの１／４）のパルスで後半Ｈ１ｂは０、その次の水平走査期間Ｈ２の前半Ｈ２ａはスキャンパルス幅（１Ｈの１／２）のパルスで後半Ｈ２ｂはスキャンパルス幅の半分（１Ｈの１／４）のパルスとなる。
【００３５】
この例のｉ＋２行目のように、仮に１００％のデータが入力されたとしても、表示を水平走査期間Ｈ２の前半と水平走査期間Ｈ３の後半との２回に分散し、１回分のパルス幅を１Ｈの半分とすることができるため、セル１０ｓの焼き付き現象を減少させることができる。また、２回に分散することにより、前半の表示と後半の表示との間に非表示期間が設けられることになる。従って、非表示期間における休止によって蛍光体の励起状態が収まり、初期状態に回復するので、２回分のパルスで２倍の輝度が得られることになり、蛍光体の飽和による輝度低下を防止することができる。
【００３６】
２回に分散することによる蛍光体の飽和減少の緩和は次のように説明することができる。発光強度（ｙ）がパルス幅（ｘ）のｒ乗に比例するとき、ｙ＝ｘｒである。しかし、本発明のように、パルスを２分割し、非表示期間（休止期間）中に蛍光体が完全に回復するならば、その発光強度は、２・（ｘ／２）ｒとなる。従って、２分割による効果は、
２・（ｘ／２）ｒ／ｘｒ＝２・（１／２）ｒ
となる。
【００３７】
仮に、パルス幅ｘと発光強度ｙとの関係が０．９乗に比例するようなガンマ特性を持っているならば、約７％の輝度増加となる。また、０．８乗に比例する場合には、約１５％の輝度増加となる。なお、表示パネル１０のセル１０ｓに供給する電流は、従来と変わらないので、この輝度増加分だけ輝度の効率が増加する。なお、以上の説明から分かるように、パルスの分割はできる限り等分配であった方が効果的である。
【００３８】
図５は、以上説明した図１の構成による１フィールド内での各行の表示タイミングである。図５に示すように、各行の表示は、１Ｈ幅の非表示期間を挟んで２分割され、この非表示期間において、上の行の後半の表示と下の行の前半の表示が行われている。この図５より分かるように、本発明においても、複数行の表示期間が互いに重なり合うことはなく、１行単位で表示が行われている。
なお、本実施例では、非表示期間を全て一定の時間としているが、一定時間に限定されることはない。
【００３９】
＜第２実施例＞
図２に示す第２実施例は、データ２相化回路５のＤＦＦが、ＤＦＦ５１１〜５１ＮとＤＦＦ５３１〜５３Ｎとの２段に縦続になっている点と、スキャン２相化回路６のスイッチ６１１〜６１Ｍがシフトレジスタの隣接する２つの出力端子の出力信号ではなく、１つの端子を間に挟んだ２つの出力端子の出力信号を切り替えるようになっている点が、図１に示す実施例と異っている。なお、シフトレジスタ９の段数は、従来の図７より２段、図１の第１実施例より１段多くなる。即ち、Ｍ行であれば、Ｍ＋１段となる。
【００４０】
このように回路変更すると、図６に示すような表示タイミングとなる。即ち、２回に分散した表示期間の間隔が２水平走査期間（２Ｈ）になる。このように、２回に分散した間隔が広がると、残光時間の長い蛍光体に対して有利である。また、図示していないが、データ２相化回路５におけるＤＦＦの段数を３段以上に多くして分散の間隔を広くするとより効果的である。
但し、ＤＦＦの段数をあまりにも多くしすぎるとコストアップになったり、動画が多重像になりやすくなるので、効果とコストと妨害等の程度を検討の上、適宜に設計すればよい。
【００４１】
図６に示すように、各行の表示は、２Ｈ幅の非表示期間を挟んで２分割され、この非表示期間において、２行上の行の後半の表示と、１行下の行の前半の表示と、１行上の行の後半の表示と、２行下の行の前半の表示が行われている。この図６より分かるように、本発明においても、複数行の表示期間が互いに重なり合うことはなく、１行単位で表示が行われている。
【００４２】
＜第３実施例＞
図３に示す第３実施例は、図１に示す第１実施例と同様の内容を別の回路形態で実現したものである。図１と異なる点は、ラインメモリ１１とシフトレジスタ１２及びラッチ回路１３を新たに設け、データ２相化回路５の代わりに、スイッチ１５を設けたことである。
【００４３】
この図３において、一方の系統であるシフトレジスタ２とラッチ回路３には、入力された映像信号をそのまま入力する。他方の系統であるシフトレジスタ１２とラッチ回路１３には、ラインメモリ１１によって１行遅延したデータを入力する。スイッチ１５にはラッチ回路３，１３の出力が入力されるようになっており、スイッチ１５によって、ラッチ回路３とラッチ回路１３との出力を選択するように構成している。即ち、データ２相化回路５のＤＦＦ５１１〜５１Ｎによってデータを１ライン分遅延させていた処理を、予めラインメモリ１１にて実現している。
【００４４】
この図３に示す構成においても、表示タイミングは図１の場合と同様、図５のようになる。また、図示していないが、ラインメモリの段数を多くすることによって、第２実施例のように、２回に分散する表示期間の間隔を広くすることができる。
【００４５】
以上のように、本発明は、表示パネル１０の走査電極Ｌ１〜ＬＭを単純に上から下へスキャンするのではなく、図５や図６に示したように、各行毎に２回の位相に分けて表示させることに特徴がある。
そして、２回の分散表示の分散方法は多様に考えられるが、映像信号のデータを１行以上遅延させるための遅延手段と、遅延前後のデータを切り替える切り替え手段と、この切り替えに同期したタイミングで、表示パネル１０の走査電極Ｌ１〜ＬＭをスキャンする行を切り替える切り替え手段とを設けることが必要である。
【００４６】
【発明の効果】
以上詳細に説明したように、本発明のマトリクス型表示装置の駆動回路は、セルのそれぞれの行を、１フィールドで２回の表示期間に分散させて走査する手段を備えて構成したので、蛍光体の飽和による輝度低下を防止することができ、また、セルの経時変化を少なくすることができる。
【図面の簡単な説明】
【図１】本発明の第１実施例を示すブロック図である。
【図２】本発明の第２実施例を示すブロック図である。
【図３】本発明の第３実施例を示すブロック図である。
【図４】本発明の動作を説明するための波形図である。
【図５】本発明による表示タイミングを説明するための図である。
【図６】本発明による表示タイミングを説明するための図である。
【図７】従来例を示すブロック図である。
【図８】マトリクス型表示装置の表示パネルの構成を示す図である。
【図９】従来例の動作を説明するための波形図である。
【図１０】従来例による表示タイミングを説明するための図である。
【図１１】従来例によるパルス幅と発光強度との関係を示す図である。
【符号の説明】
１，７  端子
２，１２  シフトレジスタ
３，１３  ラッチ回路
４  変調回路
５  データ２相化回路
６  スキャン２相化回路
８  タイミング制御回路
９  シフトレジスタ
１０  表示パネル
１１  ラインメモリ（遅延手段）
１５，５２１〜５２Ｎ，６１１〜６１Ｍ  スイッチ（切り替え手段）
５１１〜５１Ｎ，５３１〜５３Ｎ  Ｄフリップフロップ（遅延手段）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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