(57)【特許請求の範囲】
【請求項１】
集積回路装置に適している、凹部を備えた基板であって、
凹部（Ｖ）が基板（Ｓ）主表面（Ｈ）から基板（Ｓ）内部へ浸透しており、
前記凹部（Ｖ）は、上方領域と、該上方領域に接する下方領域とを有しており
前記主表面（Ｈ）に並行する上方領域断面は４つの角を有し、
前記凹部（Ｖ）の上方領域形成後に、マスクとして作用する補助スペーサ（ｆ）が、当該凹部（Ｖ）内の上方領域の４つの角の領域にスペーサ材料の堆積によって形成され、下方領域の形成後にエッチバックされる形式のものにおいて、
前記主表面（Ｈ）に並行する下方領域断面は、前記上方領域の少なくとも直ぐ近くで次のような違いを伴って当該上方領域断面に対応しており、すなわち
前記下方領域のそれぞれの角が、マスクとして作用し後でエッチバックされる補助スペーサ（ｆ）に相応して、断面形状の中で、下方領域断面が上方領域断面よりも小さくかつ上方領域から下方領域への移行部において当該凹部（Ｖ）が窪みを有するように丸みを付けられており、
前記上方領域の断面は矩形状であり、
前記下方領域の断面は円形であるように構成されていることを特徴とする基板。
【請求項２】
前記主表面（Ｈ）に並行する上方領域の寸法は、適用可能な技術において製造することのできる最小の構造サイズよりも大きくない、請求項１記載の基板。
【請求項３】
前記下方領域は、キャパシタ誘電体（ｄ１，ｄ２）を備えており、
キャパシタのメモリノード（Ｋ）の少なくとも一部が下方領域に設けられており、
上方領域断面は、それぞれ２つの角の間で直線的な縁部を有しており、
前記直線的な縁部に対応する上方領域側面（Ｆ１）の少なくとも一部がフラットに形成され、ゲート誘電体（Ｇｄ）を備えており、
前記上方領域内の縦形トランジスタのゲート電極は前記ゲート誘電体（Ｇｄ）に接している、請求項１または２記載の基板。
【請求項４】
前記基板（Ｓ）内にトランジスタの下方のソース/ドレイン領域（Ｓ/Ｄ２）が設けられ、さらにメモリノード（Ｋ）と電気的に接続され、それによってトランジスタとキャパシタが直列に接続され、ＤＲＡＭセル配列構成のメモリセルが形成されてこれが基板（Ｓ）内に配設され、
トランジスタの下方のソース/ドレイン領域（Ｓ/Ｄ２）の上方の凹部（Ｖ）縁部における上方のソース/ドレイン領域（Ｓ/Ｄ１）は、ビット線路と接続されており、
前記ゲート電極はワード線路と接続されている、請求項３記載の基板。
【請求項５】
請求項１から４に記載の基板を製造するための方法において、
基板（Ｓ）の主表面（Ｈ）から基板（Ｓ）内部に向けて凹部（Ｖ）を形成し、
その際前記凹部（Ｖ）は、上方領域とそれに接する下方領域を有するように形成されており、
前記上方領域は、前記主表面（Ｈ）に並行する上方領域断面が４つの角を有し矩形状であるように形成され、
前記凹部（Ｖ）の上方領域形成後に、マスクとして作用する補助スペーサ（ｆ）が、当該凹部（Ｖ）内の上方領域の４つの角の領域においてスペーサ材料の堆積によって形成され、下方領域の形成後にエッチバックされ、
前記下方領域は、主表面（Ｈ）に並行する下方領域断面が、前記上方領域の少なくとも直ぐ近くで次のような違いを伴って当該上方領域断面に対応しており、すなわち、
前記下方領域のそれぞれの角が、マスクとして作用し後でエッチバックされる補助スペーサ（ｆ）に相応して、断面形状の中で、下方領域断面が上方領域断面よりも小さくかつ上方領域から下方領域への移行部において当該凹部（Ｖ）が窪みを有するように丸みを付けられている、
ことを特徴とする方法。
【請求項６】
前記凹部（Ｖ）の上方領域の形成後に補助スペーサ（ｆ）を、スペーサ材料の堆積とエッチバックによって凹部（Ｖ）内の上方領域の４つの角の領域に形成し、
前記補助スペーサ（ｆ）の縁部を等方性エッチングによって丸み付けし、
前記凹部（Ｖ）の下方領域を、補助スペーサ（ｆ）に対して選択的に基板（Ｓ）をエッチングすることによって形成する、請求項５記載の方法。
【請求項７】
相互に並行に延在する少なくとも２つのトレンチを形成し、
前記トレンチを分離構造部（Ｔ）で充填し、
前記基板（Ｓ）を、分離構造部（Ｔ）を横切る方向に延在する少なくとも２つのストライプを有する帯状のマスク（Ｐ２）を用いて、分離構造部（Ｔ）に対して選択的にエッチングを施し、それによって前記トレンチの間と２つのストライブの間に凹部（Ｖ）の上方領域を形成する、請求項６記載の方法。
【請求項８】
前記下方領域にキャパシタ誘電体（ｄ１，ｄ２）を設け、
キャパシタのメモリノード（Ｋ）の少なくとも一部を前記下方領域に形成し、
前記上方領域の側面（Ｆ１）の少なくとも一部にゲート誘電体（Ｇｄ）を設け、
トランジスタのゲート電極を上方領域の側面（Ｆ１）において形成する、請求項７記載の方法。
【請求項９】
前記基板（Ｓ）内にトランジスタの下方のソース/ドレイン領域（Ｓ/Ｄ２）を形成し、さらにそれをメモリノード（Ｋ）と電気的に接続させ、それによってトランジスタとキャパシタが直列に接続され、ＤＲＡＭセル配列構成のメモリセルを形成して基板（Ｓ）内に配設し、
トランジスタの上方のソース/ドレイン領域（Ｓ/Ｄ１）を形成してそれをビット線路に接続させ、
ゲート電極はワード線路に接続させる、請求項８記載の方法。
【請求項１０】
前記主表面（Ｈ）に平行な上方領域の寸法が、適用可能な技術で製造できる最小の構造サイズに等しくなるように、前記凹部（Ｖ）を形成する、請求項５から９いずれか１項記載の方法。
【発明の詳細な説明】
【０００１】
本発明は、集積回路装置に適した凹部を備えた基板及びその製造方法に関する。
【０００２】
公知文献“ A Deep-trenched capacity technology for 4 megabit dynamic RAM, IEDM(1985) 702, in K.Yamada et al”からは、基板の凹部内に配設されたキャパシタが紹介されており、ここではキャパシタ誘電体がエッジを持たない面に形成されている。前記凹部はまずフォトリソグラフィ技法によって矩形状の横断面を有するように形成される。次にエッジの丸み付けのために約５０ｎｍの厚さの熱的酸化物が成長され、引続き除去される。続いてキャパシタ誘電体が熱酸化によって成長される。このエッジの丸み付けは漏れ電流を少なくする。別の言い方をすれば、熱的酸化物をエッジを有している面上に成長させるならば、酸化物は特にエッジ部分において薄くなり、そのため漏れ電流がこのエッジの部分で生じるようになる。
【０００３】
ドイツ連邦共和国特許出願 195 19 160 明細書では、そのパッケージ密度を高めるために、メモリキャパシタがトランジスタの下方に配設されているＤＲＡＭセル装置が記載されている。このトランジスタのゲート電極とキャパシタのメモリノードは、矩形状の横断面を有している凹部内に配設されている。そしてキャパシタ誘電体の配置されている面はエッジを有している。
【０００４】
欧州特許出願 EP 0 852 396 明細書には、それぞれ１つのメモリセル毎に凹部がシリコン基板内に形成されているＤＲＡＭセル装置が記載されている。ここではまず絶縁された構造部が基板内に形成され、続いて基板上にビット線路が形成される。凹部の上方領域では、シリコンが選択的に絶縁性構造部とビット線路に対して最初のトレンチまでエッチングされる。次に凹部のエッジにＳｉＯ２と窒化珪素からなる膜が設けられる。第２のトレンチまでの異方性エッチングによって、凹部の下方領域が形成される。続いて凹部の下方領域が等方性エッチングによって拡張される。この場合ＳｉＯ２からなる層と窒化珪素からなる層は上方領域を保護する。凹部の下方領域には、メモリセルのメモリキャパシタが形成される。メモリセルの上方領域には、ワード線路の一部が形成され、これはメモリセルのトランジスタのゲート電極として作用する。
【０００５】
米国特許出願US-A 5,365,097 US-A 5,216,266 明細書、及び欧州特許出願 EP-A 0 333 426 明細書からは、それぞれ凹部が上方の領域と下方の領域からなっている基板が公知である。この場合上方の領域は、下方の領域よりも大きな断面を有している。これらの領域は、メモリセルのメモリキャパシタとスイッチングトランジスタを含んでいる。
【０００６】
本発明の課題は、集積回路装置に適した凹部を備えた基板を提供することであり、この場合該凹部は、通常のプレーナ形ＭＯＳトランジスタなどで生じるような制御特性曲線を有するトランジスタの一部と、高い降伏電圧を有するキャパシタの一部であり得る。さらに本発明の課題は、そのような基板の製造方法を提供することである。
【０００７】
前記課題は本発明により、凹部が基板主表面から基板内部へ浸透しており、前記凹部は、上方領域と、該上方領域に接する下方領域とを有しており、前記主表面に並行する上方領域断面が少なくとも１つのコーナーを有しており、前記主表面に並行する下方領域断面は、前記上方領域の少なくとも直ぐ近傍において該上方領域断面に対して、下方領域断面が上方領域断面よりも小さくなるように各コーナーが丸み付けされている点で相違を伴っており、前記凹部は上方領域から下方領域への移行部において窪みを有しているように構成されて解決される。
【０００８】
さらに前記課題は本発明により、基板の主表面から基板内部に向けて凹部を形成し、その際前記凹部は、上方領域とそれに接する下方領域を有するように形成されており、前記上方領域は、前記主表面に並行する上方領域断面が少なくとも１つのコーナーを有するように形成され、前記下方領域は、前記主表面に並行する下方領域断面が、前記上方領域の少なくとも直ぐ近傍において該上方領域断面に対して、下方領域断面が上方領域断面よりも小さくなるように各コーナーが丸み付けされている相違を伴うように形成され、前記凹部は、上方領域から下方領域への移行部において窪みを有しているようにして解決される。
【０００９】
この基板は、集積回路装置を含み得る。この場合上方領域に存在する凹部側方の第１の面が当該回路装置の第１の構成素子の一部であり、下方領域に存在する凹部の第２の面が回路装置の第２の構成素子の一部であり得る。この第１の構成素子と第２の構成素子は上下に配設されているので、当該回路装置は高いパッケージ密度を有するようになる。
【００１０】
上方領域の断面は少なくとも１つのコーナーを有しているので、この断面は直線的な縁部を有し得るし、この縁部に対応する第１の面は平坦であり得る。この断面はこのようなケースにおいては少なくとも２つのコーナーを有し、そのコーナーでもって縁部を囲んでいる。第２の面は、第１の面の下方に配置される。下方領域の断面では、２つのコーナーが丸み付けられており、それに伴って第２の面も丸みを帯びている。
【００１１】
本発明は次のような見識に基づいている。すなわち基板の１つの面上での熱酸化によって形成される酸化物層はこの面の結晶構造に対する配列方向に依存していることである。その面が平坦であるならば、酸化物層は均等な厚さで成長する。なぜなら平坦な面では丸みを帯びた面に比べて基板の結晶構造に対して相対的に定まった配列方向を有するからである。酸化物層がＭＯＳトランジスタのゲート誘電体であって、このゲート誘電体が丸みを帯びた面上に成長されているならば、これは均等な厚みを有さない。そのため種々異なるトランジスタの領域が様々な閾値電圧を有するようになり、これは不均一な遮断特性とそれに伴う不都合なトランジスタの制御特性曲線すなわち下方閾値の急峻度の少ない制御特性曲線に結び付く。しかしながら第１の面は平坦であるので、第１の構成素子は縦形トランジスタであってもよく、その制御特性曲線は、従来のプレーナ形ＭＯＳトランジスタの遮断特性に十分に相応するものとなる。
【００１２】
第２の構成素子は、例えばキャパシタであってもよく、そのキャパシタ誘電体が第２の面に配置される。
【００１３】
丸み付けされた第２の面では、凹部の下方領域がエッジを持たない形状となる。このことは例えば下方領域の断面の全てのコーナーが丸みを帯びているケースである。これは有利となる。なぜならキャパシタ誘電体も同様にエッジを持たなくなるからであり、それに伴ってエッジに起因するキャパシタ誘電体の膜薄箇所とキャパシタの降伏電圧の低下に結び付くフィールドの歪みが避けられる。その他にもエッジで覆われないように形成したい場合のキャパシタ誘電体を容易に形成することができる。
【００１４】
その上さらに、温度周期の間でエッジ部における異なる膨張係数に起因した不都合に高いノッチストレスを引き起こす変位欠陥も避けられる。
【００１５】
その他の構成素子、例えばマイクロメカニカルなセンサやアクチュエータに対しても、平坦な面や丸みを帯びた面に配設し得ること、あるいはこのような面を含むことは有利につながる。凹部においては、例えば次のような導電性の構造部を配設可能である。すなわち凹部上方領域は、構成素子の一部として作用し、凹部下方領域（これは基板の主平面とは反対側の面につながる）はコンタクトとして作用するような導電性構造部が配設可能である。
【００１６】
本発明は、集積回路装置だけに適しているものではない。例えば凹部が扁平な第１の面と丸みを帯びた第２の面を有し、それらが上下に配置されているということは、機械的な特性上でも有利となり得る。凹部には、例えば他の基板と接合される接合構造部を配置してもよい。
【００１７】
本発明による基板は例えば、上方領域の形成の後で補助スペーサを材料の堆積とエッチングで凹部に形成するようにしてもよい。補助スペーサの等方性エッチングによってそのエッジ部は丸み付けられ、それによって補助スペースに接する凹部の底部が角を持たなくなる。さらに基板が補助スペーサに対して選択的にエッチングされることにより、下方領域が形成される。補助スペーサの下方では、主平面に対して実質的に並行した凹部の面が形成される。
【００１８】
補助スペーサのエッジの丸み付けの際には、凹部上方領域のエッジに近い所に存在する部分が露出されてもよい。その際補助スペーサは上方領域のエッジに位置する部分が崩れるだけである。
【００１９】
本発明の枠内では、上方領域は第１の面に対して付加的に丸み付けられた側面を有する。
【００２０】
また本発明の枠内では、補助スペーサが下方領域の形成前に部分的に除去され得る。それにより上方の領域と下方の領域の面における選択された部分が段部なしで、すなわち窪みなしで相互に移行し得る。
【００２１】
パッケージ密度を高めるために有利には、側方で凹部エッジによって仕切られた第１の面の、主表面に並行する寸法が、適用されている技術で製造可能な最小構造サイズＦを越えない大きさである。
【００２２】
さらにパッケージ密度を高めるために有利には、上方領域の断面が実質的に矩形状である。この矩形の側方の長さは、有利にはＦである。下方領域の断面は、実質的に円形である。この場合その直径は、Ｆに等しいかそれ以下である。凹部の下方領域は例えば円筒状である。
【００２３】
そのような上方領域は、単にマスキングによるフォトリソグラフィエッチング過程だけではその形成が困難である。なぜならこのように小さな寸法のもとではフォトリソグラフィの甘さがエッジの丸みに結び付きそれによって第２の面が丸みを帯びる。本発明の枠内では、上方の領域を、まず帯状の第１のマスクを用いて２つのトレンチを形成するようにして上方領域を形成する。これらのトレンチの間の間隔は、有利にはＦの値である。続いてこれらのトレンチを構造部で充填する。それに対しては例えばＳｉＯ２の堆積とエッチバックが用いられてもよい。構造部の形成の後では、基板が、帯状の第２のマスクを用いたもとで構造部に対して選択的にエッチングされる。この第２のマスクは、トレンチに対して横方向に延在しそれらの相互間隔が有利にはＦの値である、少なくとも２つのストライブを有している。このようにしてこれらのトレンチとストライプの間で、エッジを有した凹部上方領域が形成される。その断面が矩形で側方の長さがＦの値であるこのような上方領域は、その他の手法で形成されてもよい。
【００２４】
本発明の枠内では有利には、トレンチの間隔と２つのマスクのストライブの間隔がＦの値よりも大きく、その上方領域の断面はＦ２よりも大きい。
【００２５】
この基板は、ＤＲＡＭセル装置を含み得る。凹部はメモリセルの一部であり、これは縦形トランジスタとそれに直列に接続されたメモリキャパシタを含む。凹部の下方領域は、キャパシタ誘電体を備えている。メモリキャパシタのメモリノードは、下方領域の最大部分に配設されている。凹部の上方領域は、ゲート誘電体を備えている。トランジスタのゲート電極は、上方の領域において少なくとも第１の面に配設されている。トランジスタの下方のソース/ドレイン領域は、基板内に配設され、メモリノードと電気的に接続されている。トランジスタの上方のソース/ドレイン領域は、ビット線路に接続されている。ゲート電極はワード線路に接続されている。これらのワード線路とビット線路は、有利には主平面上に配設され、導電性の高い材料から形成され、トランジスタのゲート電極と一緒にセル装置の周辺に構造化されてもよい。
【００２６】
この基板は例えばシリコンやゲルマニウムを含んだ半導体基板であってもよい。
【００２７】
実施例
次に本発明の実施例を図面に基づき以下の明細書で詳細に説明する。この場合
図１ａは、第１の層と、第２の層と、第３の層と、第４の層と分離構造部が形成された後の基板の断面を示したものであり、
図１ｂは、図１ａにおいて第４の層が除去され補助構造部が形成された後の基板断面を示しており、
図２ａは、図１ｂにおいて凹部上方領域と補助スペーサが形成された後の基板平面を示したものであり、この場合フォトレジストの位置が示されており、
図２ｂは、図２ａのプロセスステップ終了後の図１ａの基板の垂直方向断面を示した図であり、
図３は、補助スペーサを丸み付けした後の図２ａの基板平面を示した図であり、
図４は、図２ｂにおいて凹部下方領域と、キャパシタ誘電体と、メモリノードとフォトレジストマスクを形成した後の基板断面を示した図であり、
図５は、図４においてゲート誘電体と、上方のソース/ドレイン領域と、下方のソース/ドレイン領域と、第５の層と、第６の層と、第７の層が形成された後の基板断面を示した図であり、
図６ａは、図５において第５の層と、第６の層がワード線路に対して構造化され、さらにスペーサ、アイソレーション（図６ｂに示されている）、第８の層および第９の層、ビット線路が形成され、第１０の層が形成された後の基板断面を示した図であり、
図６ｂは、図６ａからのプロセスステップ終了後の基板断面を並行して示した図である。但しこれらの図面は実寸のものではない。
【００２８】
本発明の実施例では、ｐ形ドーピングされたシリコンからなる基板Ｓが出発材料であり、この基板Ｓの主平面Ｈに接する層は、約１０１８ｃｍ−３のドーピング濃度を有している。この主平面Ｈの上にはそれぞれ順に厚さ約２０ｎｍのＳｉＯ２からなる第１の層１と、厚さ約１００ｎｍの窒化珪素からなる第２の層２と、厚さ約８００ｎｍのＳｉＯ２からなる第３の層３と、さらに厚さ約１００ｎｍの窒化珪素からなる第４の層４が堆積されている（図１ａ参照）。
【００２９】
帯状の第１のフォトレジストマスク（図示されていない）を用いて第４の層と、第３の層３と、第２の層２と、第１の層１と、基板Ｓは異方性エッチングされる。それによりこの基板Ｓ内に深さ約３００ｎｍの第１のトレンチが形成される。これらのトレンチは約１００ｎｍの幅を有し、それぞれ相互に約１００ｎｍの間隔を有している。エッチング剤として例えばＣＦ４, ＣＨＦ３,Ｃ２Ｆ６, HBrなどが適しており、これらはエッチングすべき材料に応じて組合わされる。
【００３０】
第１のトレンチ内には分離構造部Ｔが形成される。その中にはＳｉＯ２が厚さ約２００ｎｍでコンフォーマルに堆積され、化学機械的研磨によって第４の層４の上面が露出するまで平坦化される。続いてＳｉＯ２が窒化珪素に対して選択的にエッチバックされ、それによりこの分離構造部Ｔの上面が第３の層３の上面の下方に位置する（図１ａ参照）。
【００３１】
続いて窒化珪素が堆積され化学機械的研磨によって第３の層の上面が露出するまで平坦化される。このようにして分離構造部Ｔの上方に、窒化珪素からなる補助構造部Ｑが配設される（図１ｂ参照）。
【００３２】
そのストライプが第１のフォトレジストマスクを横切るように延在している帯状の第２のフォトレジストマスクＰ２を用いて（図２ａ参照）、ＳｉＯ２が窒化珪素に対して選択的に例えばＣ４Ｆ６, ＣＯなどによって第２の層２が部分的に露出するまでエッチングされる。続いて窒化珪素がエッチングされ、それによって補助構造部Ｑと第２の層の露出部が除去される。ＳｉＯ２に対する選択的なシリコンのエッチングによって、エッチングプロセスの有限的選択性に基づいてまず第１の層１が部分的に分離され、続いて凹部Ｖの上方の領域が形成される。この場合分離構造部Ｔと第３の層３は、厚いマスクとして作用する。凹部Ｖの上方領域は、約３０ｎｍの深さで基板Ｓ内にあり、主表面Ｈに対して並行する断面を有している。この断面は矩形状であり、その寸法は約１００ｎｍである。相互に隣接する凹部Ｖ間の間隔は、約１００ｎｍである（図２ａ及び図２ｂ参照）。
【００３３】
この凹部Ｖ内には補助スペーサｆが形成される。このスペーサは、ＳｉＯ２が厚さ約３０ｎｍの厚さで堆積され、異方性エッチングを施されることによって形成される（図２ａ及び図２ｂ参照）。凹部底部の露出部分は、実質的に矩形状であり、約４０ｎｍの側方の長さを有している。
【００３４】
引続き補助スペーサｆの丸み付けに対しては、例えばエッチング剤としてＣＦ４を用いた等方性バックエッチング実施される（図３）。凹部Ｖの底部の露出部分は、実質的に円形であり、その直径は約１００ｎｍである。
【００３５】
そして基板ＳのシリコンがＳｉＯ２に対して選択的に例えばHBrを用いてエッチングされる。それにより凹部Ｖの下方領域が形成される。これはマスクとして作用する補助スペーサｆに基づいて円形の水平方向断面を有する。凹部Ｖはここにおいて約７μｍの深さである（図４参照）。エッチングの際には、分離構造部Ｔと第３の層３が厚いマスクとして作用する。
【００３６】
凹部Ｖの上方領域は、それぞれ４つの平坦な第１の側面Ｆ１を有している。この凹部Ｖの下方領域は、丸み付けられた第２の面Ｆ２を有している。凹部Ｖのうちの１つの水平方向、つまり主平面Ｈに対して並行する方向の下方領域断面は、丸みを帯びた縁部を有している。基板Ｓの一部は、特に凹部Ｖの上方領域のコーナー下方に配置されている。なぜなら補助スペーサｆが少なくともコーナーをカバーしそこからは深いエッチングがなされないからである。上方領域から下方領域への移行部では凹部Ｖが窪みを有している。
【００３７】
キャパシタのキャパシタ電極Ｅの形成に対しては、約１０ｎｍのヒ素ガラスが堆積される。ヒ素ガラスを備えた凹部Ｖは、主平面Ｈの下方の約１μｍのレベルまで（図４参照）フォトレジストで充填される。露出しているヒ素ガラスは除去される。フォトレジストの除去の後では、保護酸化膜（図示していない）が成長する。この保護酸化膜は後続の約１０００℃の高温処理ステップにおいて基板Ｓ内でヒ素ガラスからのヒ素の不適切な拡散と蒸発を防ぐための保護膜である。それによりキャパシタ電極Ｅがヒ素でドーピングされた基板Ｓ部分として形成され
、凹部Ｖの下方領域の部分を囲繞する（図４参照）。保護酸化膜と補助スペーサｆは、その後希釈されたフッ化水素酸で除去される。
【００３８】
キャパシタ誘電体の第１の部分ｄ１の形成に対しては、凹部Ｖの面に窒化珪素が設けられ引続きそれが部分的に酸化され、それによってキャパシタ誘電体の第１の部分は、均等に酸化された厚さ約３ｎｍのいわゆるＮＯ層として形成される（図４参照）。
【００３９】
キャパシタのメモリノードＫの形成に対しては、ポリシリコンがドーピングされたポリシリコンとして厚さ約１００ｎｍで堆積され、化学的機械的研磨によって第２の層２が露出するまで平坦化される。その際第３の層３は除去され、分離構造部Ｔはやや削られる。続いてポリシリコンが主平面Ｈの下方の深さ約１.１μｍまで異方性エッチングによってエッチバックされ、それにより凹部Ｖは下方の高さｕまでポリシリコンで充填される（図４参照）。キャパシタ誘電体の第１の部分ｄ１の露出された部分は、例えばフッ化水素酸によって除去される。
【００４０】
凹部Ｖ内のキャパシタ誘電体のスペーサ状の第２の部分ｄ２の形成に対しては、ＳｉＯ２が厚さ約１５ｎｍで堆積され、異方性バックエッチングされる（図４参照）。このキャパシタ誘電体の第２の部分ｄ２は、第１の部分ｄ１よりも厚い。
【００４１】
ポリシリコンはドーピングされたポリシリコンとして厚さ約１００ｎｍで堆積され、後続する主平面Ｈ下方の深さ約２５０ｎｍまでのバックエッチングによってメモリノードＫが拡大される。凹部Ｖは中間の高さｍまでポリシリコンで充填される（図４参照）。
【００４２】
多層の第３のフォトレジストマスクＰ３を用いて（図４参照）キャパシタ誘電体の第２の部分ｄ２の一部が除去される。凹部Ｖの第１のエッジにおいては、キャパシタ誘電体の第２の部分が下方の高さｕから中間の高さｍまで到達する。
【００４３】
続いて同部位にドーピングされたポリシリコンが厚さ約１００ｎｍで堆積され、化学機械的研磨によって第２の層２が露出するまで平坦化される。
【００４４】
第１の層１の下方では、基板Ｓ内へのｎ形ドーピングイオンの注入によって約３０ｎｍの厚さの縦形トランジスタの上方のソース/ドレイン領域Ｓ／Ｄ１が形成される。分離構造部Ｔと凹部Ｖに基づいてこの上方のソース/ドレイン領域Ｓ／Ｄ１は矩形形状で側方長さが約１００ｎｍの水平方向断面を有する。相互に隣接する上方のソース/ドレイン領域Ｓ／Ｄ１は、分離構造部Ｔまたは凹部Ｖによって相互に分離される。
【００４５】
引続きポリシリコンは、主平面Ｈ下方の深さ約２００ｎｍまでバックエッチングされる。それによりメモリノードＫはさらに厚くされる。凹部Ｖは、上方の高さｏまでポリシリコンで充填される（図５参照）。メモリノードＫは、凹部Ｖの第１のエッジのもとで中間の高さｍと上方の高さｏの間で基板に接する。メモリノードＫの上方の部分は、凹部Ｖの上方領域に配設されている。焼入れによって拡散するメモリノードＫから基板Ｓへのドーピング材によって、トランジスタの下方のソース/ドレイン領域Ｓ／Ｄ２が形成される。これは中間の高さｍと上方の高さｏの間で凹部Ｖの第１のエッジに当接している。
【００４６】
引続き第２の層２は、例えばエッチング剤として白リン酸を用いて除去される。
【００４７】
熱酸化によってゲート誘電体Ｇｄは、凹部Ｖの上方領域のエッジ部分と、主平面ＨおよびメモリノードＫ上に形成される（図５参照）。
【００４８】
続いて第５の層５は、同部位にドーピングされたポリシリコンから厚さ６０ｎｍで堆積され、それによって凹部Ｖの上方領域が充填される。さらに厚さ約５０ｎｍの第６の層６が珪化タングステンから形成され、さらに厚さ約１００ｎｍの厚さの第７の層７が窒化珪素から堆積される（図５参照）。
【００４９】
帯状の第４のフォトレジストマスク（図示していない）を用いて（それらのストライプは分離構造部Ｔを横切るように延在している）、第７の層７と、第６の層６と、第５の層５がゲート電極Ｇｄが露出するまでエッチングされる。第５の層５と、第６の層は互いに接し、絶縁性の第７の層７によって覆われたワード線路を形成している（図６ａ参照）。これらのワード線路は約１００ｎｍの幅を有し、約１００ｎｍの相互間隔を有している。これらのワード線路は、凹部Ｖに対してずらされて配置されている。それによりワード線路の第１の部分は帯状の水平方向断面を有し、ゲート誘電体Ｇｄによって覆われた上方のソース/ドレイン領域Ｓ／Ｄ１の部分の上を延在する。ワード線路第２の部分は、凹部Ｖの上方の領域において第１のエッジに配設されている。これらのワード線路は金属的な導電性を有している。
【００５０】
前記凹部Ｖにおける絶縁性構造部Ｌの形成に対しては、ＳｉＯ２が厚さ約５０ｎｍで堆積され、ゲート誘電体Ｇｄの上縁部が露出する（これはその密度に基づいて良好なエッチングが行えないため）まで、若しくは基板Ｓの主表面Ｈが露出するまでバックエッチングされる（図６ａ参照）。
【００５１】
ワード線路の周囲からの絶縁に対しては、スペーサＳｐが形成される。これは窒化珪素を厚さ約１５ｎｍで堆積させ異方性のバックエッチングを施して行われる（図６ａ参照）。
【００５２】
アイソレーションＩの形成に対しては、ＳｉＯ２が厚さ約５０ｎｍで堆積され、化学機械的研磨によって平坦面が生じるまで平坦化される（図６ｂ参照）。
【００５３】
帯状の第５のフォトレジストマスク（図示していない）を用いて（これらのストライプはそれぞれ分離構造部Ｔの１つの上方に配置されている）、ＳｉＯ２が上方のソース/ドレイン領域Ｓ／Ｄ１が露出するまでとアイソレーションＩに第２のトレンチが生じるまでエッチングされる。これはワード線路の間の領域内に深く浸透し、コンタクトホールを形成する。その際ゲート誘電体Ｇｄの部分が除去される。絶縁性の第７の層７とスペーサＳｐは、ワード線路を保護しているので、それによって第２のトレンチに対しては調整による偏差が大きくてもよい（つまりこの調整は必ずしも高精度に行われなくてもよい）。
【００５４】
ビット線路の形成に対しては、第８の層８が同部位でドーピングされたポリシリコンから厚さ５０ｎｍの厚さで堆積され、それによって第２のトレンチが充填される。引続きこのポリシリコンは、約３０ｎｍの厚さのポリシリコンが第７の層上に存在するようになるまでバックエッチングされる。さらに約２０ｎｍ厚さの第９の層９が窒化チタンとチタンから堆積され、さらに厚さ約６０ｎｍの第１０の層１０がタングステンから堆積され、続いて化学機械的研磨によってアイソレーションＩが露出するまで平坦化される。それにより自己調整されて第２のトレンチにおいて、第８の層８と第９の層９と第１０の層１０からビット線路が形成される。これらのビット線路の第１の部分は、ワード線路を横切るように延在するストライプを形成し、ビット線路の第２の部分は、コンタクトホールを充填し、さらに相互に隣接するワード線路間に配設される（図６ａ参照）。これらのビット線路は金属的な導電性を有している。
【００５５】
当該実施例ではＤＲＡＭセル装置が形成されている。１つのメモリセルは、縦形トランジスタの１つと、このトランジスタに直列に接続されたキャパシタの１つを含んでいる。このトランジスタのゲート誘電体は、扁平な第１の面Ｆ１に配設されている。キャパシタ誘電体の第１の部分は、丸み付けられた第２の面Ｆ２に配設されている。
【００５６】
凹部Ｖの上方領域の第１のエッジ部分に配設されているワード線路の部分は、これらのトランジスタのゲート電極として作用する。凹部Ｖの第２のエッジ部分における絶縁性構造部Ｌは、当該凹部Ｖ内に配設されているワード線路が、この凹部に隣接した別の凹部に配設されているトランジスタを起動制御してしまうことを回避する。
【００５７】
トランジスタのチャネル領域は、基板Ｓにおける、上方のソース/ドレイン領域Ｓ／Ｄ１と下方のソース/ドレイン領域Ｓ／Ｄ２の間に配置された部分である。このトランジスタのチャネル領域は、相互に接続されており、それによって主平面に当接する基板Ｓ層の十分に高いドーピング濃度に基づいて浮遊体効果が回避される。
【００５８】
当該実施例の変化例には本発明の枠内においても数多くのものが考えられる。そのため前述した層や凹部、構造部に関する寸法はそのつどの要求に応じて適合化される。同じようなことはドーピング濃度や材料の選定にも当て嵌まる。そのためワード線路とビット線路にも当該実施例で用いられたものとは異なる他の導電材料が含まれてもよい。
【００５９】
前記したトランジスタのうちの１つの下方のソース/ドレイン領域は、二分割されてもよい。それにより第１の部分は第１のエッジに接し、第２の部分は所属の凹部の第２のエッジに接する。このケースでは、キャパシタ誘電体の第２の部分の中間の高さまでの除去にはマスクが何も用いられない。そのため凹部の第２のエッジにおけるキャパシタ誘電体の第２の部分も中間の高さまで除去される。メモリノードは第１のエッジのもとでも第２のエッジのもとでも基板に接する。
【００６０】
絶縁性の構造部は、凹部の第２のエッジと隣接する凹部のトランジスタの下方のソース/ドレイン領域との間隔が十分に大きい場合には省いてもよい。
【００６１】
絶縁性の構造部が設けられる場合には、下方のソース/ドレイン領域は、ドーピング材の拡散によってではなく、基板にドーピング層を設け、その構造化によって形成してもよい。
【００６２】
絶縁性構造部は、ワード線路の周囲からの絶縁の際に、凹部を充填することのできる厚さの窒化珪素の堆積によって形成してもよい。このケースでは絶縁性構造部が窒化珪素からなる。
【図面の簡単な説明】
【図１ａ】  第１の層と、第２の層と、第３の層と、第４の層と分離構造部が形成された後の基板の断面を示したものである。
【図１ｂ】  図１ａにおいて第４の層が除去され補助構造部が形成された後の基板断面を示した図である。
【図２ａ】  図１ｂにおいて凹部上方領域と補助スペーサが形成された後の基板平面を示した図である。
【図２ｂ】  図２ａのプロセスステップ終了後の図１ａの基板の垂直方向断面を示した図である。
【図３】  補助スペーサを丸み付けした後の図２ａの基板平面を示した図である。
【図４】  図２ｂにおいて凹部下方領域と、キャパシタ誘電体と、メモリノードとフォトレジストマスクを形成した後の基板断面を示した図である。
【図５】  図４においてゲート誘電体と、上方のソース/ドレイン領域と、下方のソース/ドレイン領域と、第５の層と、第６の層と、第７の層が形成された後の基板断面を示した図である。
【図６ａ】  図５において第５の層と、第６の層がワード線路に対して構造化され、さらにスペーサ、アイソレーション（図６ｂに示されている）、第８の層および第９の層、ビット線路が形成され、第１０の層が形成された後の基板断面を示した図である。
【図６ｂ】  図６ａからのプロセスステップ終了後の基板断面を並行して示した図である。
【図１Ａ】
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【図１Ｂ】
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【図２Ａ】
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【図２Ｂ】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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