(57)【特許請求の範囲】
【請求項１】
Ｅビットからなる指数部の情報ｅとＭビットからなる仮数部を構成する情報ｍとを含む所定のレート表記の情報を（２E ＋Ｍ）ビットからなるバイナリー情報に変換するレート演算方法であって、
前記指数部の情報ｅをＥＬビットからなる下位情報とＥＵビットからなる上位情報に分割し、（２ＥＬ＋Ｍ）ビットからなるシフトレジスタの下位側にビット「１」及びこれに続く前記仮数部を構成する情報ｍをセットし、これを前記ＥＬビットからなる下位情報に従って１ビットづつ上位側にシフトさせて後、その出力をバレルシフタの下位側に入力すると共に、これを前記ＥＵビットからなる上位情報に従って上位側にバレルシフトすることを特徴とするレート演算方法。
【請求項２】
（２E ＋Ｍ）ビットからなるバイナリー情報をＥビットからなる指数部の情報ｅとＭビットからなる仮数部を構成する情報ｍとを含む所定のレート表記の情報に変換するレート演算方法であって、
バイナリー情報を所定サイズかつ所定位相のブロックデータに分割し、夫々につき上位から最初のビット「１」が存在する位置のブロック内重み付け情報を検出し、該ブロック毎の検出重み付け情報に位相対応の重み付け情報を加算すると共に、前記バイナリー情報の全体につき上位から見て最初のビット「１」が存在するブロックを検出して対応するブロックの前記加算結果を指数部の情報ｅとすることを特徴とするレート演算方法。
【請求項３】
Ｅビットからなる指数部の情報ｅとＭビットからなる仮数部を構成する情報ｍとを含む所定のレート表記の情報を（２E ＋Ｍ）ビットからなるバイナリー情報に変換するレート演算装置であって、
予め０をセットされ、かつ変換開始からのクロック信号を計数するカウント手段と、
予め下位側にビット「１」及びこれに続く仮数部を構成する情報ｍをロードされ、かつ変換開始からのクロック信号に従ってその内容を上位側にシフトするシフト手段と、
カウント手段のカウント出力と指数部を構成する所定の下位情報ｅL とを比較して比較一致が得られたことによりカウント手段及びシフト手段の動作を停止させる比較手段と、
下位側に前記シフト手段の出力情報を入力し、かつ該入力情報を指数部を構成する残りの上位情報ｅU に従って上位側にシフトされた対応位置に出力するバレルシフト手段とを備えることを特徴とするレート演算装置。
【請求項４】
（２E ＋Ｍ）ビットからなるバイナリー情報をＥビットからなる指数部の情報ｅとＭビットからなる仮数部を構成する情報ｍとを含む所定のレート表記の情報に変換するレート演算装置であって、
バイナリー情報を所定サイズかつ所定位相のブロックデータに分割して、夫々につき上位から最初のビット「１」が存在する位置の重み付け情報を検出すると共に、該ビット「１」に続くブロックデータを最上位ビットまでシフト可能な複数のビット「１」検出シフト手段と、
ブロック毎の検出重み付け情報に位相対応の重み付け情報を加算する複数の加算手段と、
前記バイナリー情報の全体につき上位から見て最初のビット「１」が存在するブロックデータの選択信号を生成する選択信号生成手段と、
前記選択信号に従って対応するブロックの加算手段及びビット「１」検出シフト手段の出力を選択する選択手段とを備えることを特徴とするレート演算装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はレート演算方法及びその装置に関し、更に詳しくはＡＴＭシステム等で使用されるＲＭセルのレート表記の情報とディジタル演算が容易なバイナリー情報との間で情報変換を行うレート演算方法及びその装置に関する。
【０００２】
ＡＴＭ（Asynchronous Transfer Mode) ネットワークにおけるサービスの一つにＡＢＲ（Available Bit Rate) サービスがある。ＡＢＲサ−ビスはデ−タ通信をＡＴＭネットワ−クに収容するためにＡＴＭフォーラムにより作成されたサービスである（ATM Forum Traffic Management Specification Version x.x）。その主要サービスであるＡＢＲフロー制御は、フィ−ドバックを基本としたフロ−制御に反応してＡＴＭレイヤの転送特性（帯域）を変化させることにより、ネットワ−クの輻輳を回避する能力を持つ。このフィ−ドバック制御は、リソ−スマネジメント（ＲＭ）セルと呼ばれる特別な制御セルを用いて行われ、このＲＭセル中には「Explicit Cell rate」，「Current Cell rate 」，「Minimum Cell rate 」等のレート表記された情報が含まれており、本発明はこの様なレート表記の情報を演算処理する際に適用して好適なるものである。
【０００３】
【従来の技術】
図３２は規格によるＡＢＲフロー制御を説明する図で、図において、５０は端末装置、６０はＡＴＭスイッチ（ＡＴＭ交換機）である。また図３３にＡＢＲフロー制御における各種ＲＡＴＥを示す。図３３（Ａ）はＲＭセル中のＲＡＴＥであり、図３３（Ｂ）はＡＢＲ制御用パラメータとして使用されるＲＡＴＥである。図３２に戻り、このフィ−ドバック制御に適応する端末装置５０Ａ，５０Ｂには低セル損失率とネットワ−クの空き帯域を公平に使用する機会とが与えられる。ＡＢＲサ−ビスではセル遅延変動とセル転送遅延に関しての規定はないが、不必要に遅らせてはならない。ＡＢＲコネクション設定時には、ＡＢＲ端末５０Ａは最大帯域要求と最小使用帯域とを明確にし、これらはピークセルレート（ＰＣＲ）と最小セルレート（ＭＣＲ）として各々設計される。ＭＣＲはゼロの場合もある。ネットワ−クにおける使用可能な帯域は変化するが、ＭＣＲ未満になってはいけない。
【０００４】
ＡＢＲフロ−制御は双方向コネクションにより接続された端末５０Ａ，５０Ｂ間で行われる。双方向ＡＢＲコネクションにおいて、各コネクションの終端点はSourceであり、またDestination でもある。図３２は双方向コネクションの内の片方向コネクションを示している。ここでは、５０Ａを送信端末（Source）とし、５０Ｂを受信端末（Destination)とする。フォワ−ド方向はSource→Destination の方向であり、またバックワ−ド方向はその逆である。
【０００５】
ＡＢＲフロ−制御では、フォワ−ド方向のデータセルフロ−に対してバックワ−ド方向の制御ル−プが存在する。送信端末５０Ａは所定数のユーザデ−タセル発生毎に１つのフォワードＲＭセルを生成する。受信端末５０Ｂは受信したＲＭセルを折り返し、これらはバックワ−ドＲＭセルとして送信端末５０Ａに送出される。このバックワ−ドＲＭセルによって受信端末５０Ｂが生成したフィ−ドバック情報が送信端末５０Ａに送られる。又はＡＴＭスイッチ６０Ａ，６０Ｂがバックワ−ドＲＭセルを生成してフィ−ドバック情報を送信端末５０Ａに送ることもある。送信端末５０Ａは基本的にこのフィ−ドバック情報を基に送信許可レ−ト（ＡＣＲ）を動的に変更し、算出したＡＣＲ又はそれ以下の速度でセルを送出する。
【０００６】
挿入図（ａ）にＲＭセル中のＲＡＴＥ表記フォーマットを示す。図において、「ｒ」は空き（１ビット）、「ｎｚ」は非０フラグ（１ビット）、「ｅ」はＲＡＴＥの指数部（５ビット）、ｍはＲＡＴＥの仮数部（９ビット）を夫々表す。
【０００７】
ＲＭセル中のＲＡＴＥ情報は（１）式、
ＲＡＴＥ＝｛２e （１＋ｍ／５１２）｝ｎｚ    ［cell／second］  （１）
によって計算される。なお、ｎｚ＝「０」（但し、記号「」はビット表示を表す）はＲＡＴＥ＝０を表すために設けられる。
【０００８】
上記（１）式のＲＡＴＥは実数のレートＮ［cell／second］を指数関数を利用して表したものであり、限られたビット数（例えば１５ビット）により小さなレートＮから非常に大きいレートＮまでをで表現可能である。一般に、対数の値を整数と、１よりも小さい正の小数の和として表すとき、整数の部分を指標、小数の部分を仮数と呼ぶ。例えば、ｌｏｇ2 １６０＝７．３２であり、この場合の指標＝７，仮数＝０．３２である。これを指数関数で表すと、１６０＝２7.32＝２7 ×２0.32＝１２８×１．２５の関係となり、（１）式のＲＡＴＥは、指標ｅ＝７から得られる値２7 ＝１２８と、仮数＝０．３２から得られる値２0.32＝１．２５＝（１＋ｍ／５１２）との積の形になっている。なお、本明細書では指標ｅを指数部とも呼ぶ。また（１）式のｍは仮数そのものではないが、仮数部を構成する情報ｍと言う意味でこれを仮数部とも呼ぶ。現時点では、指数部ｅ＝５ビットと規定され、一方、仮数部における分母の固定値（＝５１２）は分解能に相当し、この数を増せばより高精度の実数値Ｎを表現できるが、現時点では２9 ＝５１２と規定され、これにより分子のｍ＝９ビットとなっている。
【０００９】
ＲＡＴＥの計算例を述べると、例えば、ｎｚ＝０，ｅ＝６，ｍ＝４１６の場合は、
ＲＡＴＥ＝｛２6 （１＋４１６／５１２）｝×０＝０
またｎｚ＝１，ｅ＝４，ｍ＝１２８の場合は、
ＲＡＴＥ＝｛２4 （１＋１２８／５１２）｝×１＝１６×１．２５＝２０
またｎｚ＝１，ｅ＝６，ｍ＝２５６の場合は、
ＲＡＴＥ＝｛２6 （１＋２５６／５１２）｝×１＝６４×１．５＝９６
またｎｚ＝１，ｅ＝６，ｍ＝４１６の場合は、
ＲＡＴＥ＝｛２6 （１＋４１６／５１２）｝×１＝６４×１．８１＝１１６
となる。
【００１０】
【発明が解決しようとする課題】
ところで、上記ＡＢＲフロー制御を行うに当たり、端末５０やＡＴＭスイッチ６０ではＲＡＴＥの四則演算を行いたい場合がある。例えば、
ＲＡＴＥ１＝｛２6 （１＋２５６／５１２）｝×１＝９６
ＲＡＴＥ２＝｛２4 （１＋１２８／５１２）｝×１＝２０
の時、ＲＡＴＥ１＋ＲＡＴＥ２＝９６＋２０＝１１６である。
【００１１】
しかし、従来はこの様なレート間の演算をレート表記（ｅ，ｍ）のまま演算する必要があり、例えばＲＡＴＥ１の２５６／５１２とＲＡＴＥ２の１２８／５１２とを加算しようとしても、夫々に掛かる数２6 ，２4 が互い異なるためレート情報間の四則演算を容易には行えなかった。
【００１２】
本発明は上記従来技術の問題点に鑑みなされたもので、その目的とする所は、レート表記・バイナリー間の情報変換及びレート情報間の演算（四則演算等）が容易に行えるレート演算方法及びその装置を提供することにある。
【００１３】
【課題を解決するための手段】
上記の課題は例えば図１０の構成により解決される。即ち、本発明（１）のレート演算方法は、Ｅビットからなる指数部の情報ｅとＭビットからなる仮数部を構成する情報ｍとを含む所定のレート表記の情報を（２E ＋Ｍ）ビットからなるバイナリー情報に変換するレート演算方法であって、前記指数部の情報ｅをＥＬビットからなる下位情報とＥＵビットからなる上位情報に分割し、（２ＥＬ＋Ｍ）ビットからなるシフトレジスタの下位側にビット「１」及びこれに続く前記仮数部を構成する情報ｍをセットし、これを前記ＥＬビットからなる下位情報に従って１ビットづつ上位側にシフトさせて後、その出力をバレルシフタの下位側に入力すると共に、これを前記ＥＵビットからなる上位情報に従って上位側にバレルシフトするものである。
【００１４】
ところで、上記レート表記の（１）式は、
0003642400.tif 000002
と変換できる。
【００１５】
図１に幾つかの例を示す。なお、この例では指数部Ｅ＝５ビット，仮数部Ｍ＝９ビット，バイナリー情報のサイズ（２E ＋Ｍ）＝３２＋９＝４１ビットとする。▲１▼はＲＡＴＥ表記がｎｚ＝「１」，ｅ＝「０００００」，ｍ＝「ｍ８〜ｍ０」の場合を示している。この場合は、ｅ＝「０００００」をデコードしてバイナリー情報の２0+9 の位にビット「１」を立て、かつその下位９ビットに仮数部を構成する情報ｍ＝「ｍ８〜ｍ０」をセットする。今、ｍ＝２５６とすると、ＲＡＴＥ＝｛２0 （１＋２５６／５１２）｝×１＝１．５となる。一方、バイナリー＝５１２＋２５６＝７６８となるが、バイナリーの２9 （＝５１２）のビット位置を２0 （＝１）に正規化すると、バイナリー＝１．５となる。
【００１６】
▲２▼はＲＡＴＥ表記がｎｚ＝「１」，ｅ＝「０１００１」，ｍ＝「ｍ８〜ｍ０」の場合を示している。この場合は、ｅ＝「０１００１」をデコードしてバイナリー情報の２9+9 の位にビット「１」を立て、かつその下位９ビットに仮数部を構成する情報ｍ＝「ｍ８〜ｍ０」をセットする。今、ｍ＝２５６とすると、ＲＡＴＥ＝｛２9 （１＋２５６／５１２）｝×１＝７６８となり、これに対応してバイナリー＝２9 ＋２8 ＝７６８となる。
【００１７】
（３）はＲＡＴＥ表記がｎｚ＝「１」，ｅ＝「１１１１１」，ｍ＝「ｍ８〜ｍ０」の場合を示している。この場合は、ｅ＝「１１１１１」をデコードしてバイナリー情報の２31+9の位にビット「１」を立て、かつその下位９ビットに仮数部を構成する情報ｍ＝「ｍ８〜ｍ０」をセットする。今、ｍ＝２５６とすると、ＲＡＴＥ＝｛２31（１＋２５６／５１２）｝×１＝３，２２１，２２５，４７２となり、これに対応してバイナリー＝２31＋２30＝３，２２１，２２５，４７２となる。かくして、基本的には、極めて簡単な方法によりレート表記の情報をバイナリーに変換できる。
係る基本的な変換動作の下、上記本発明（１）では、指数部の情報ｅを下位ＥＬビットと上位ＥＵビットの情報に分割し、まず（２ＥＬ＋Ｍ）ビットからなるシフトレジスタの下位側にビット「１」及びこれに続く前記仮数部を構成する情報ｍをセットし、これを前記ＥＬビットからなる下位情報に従って１ビットづつ上位側にシフトさせて後、その出力をバレルシフタの下位側に入力すると共に、これを前記ＥＵビットからなる上位情報に従って上位側にバレルシフトするため、変換に要するシフト時間（デコード時間）を大幅に短縮できる。また、第１段階のシフトレジスタのサイズを（２ＥＬ＋Ｍ）ビットと小さくできると共に、第２段階のバレルシフタの構造（シフト段数の種類）を簡単にできる。
【００１８】
また上記の課題は例えば図２２〜図２４の構成により解決される。即ち、本発明（２）のレート演算方法は、（２E ＋Ｍ）ビットからなるバイナリー情報をＥビットからなる指数部の情報ｅとＭビットからなる仮数部を構成する情報ｍとを含む所定のレート表記の情報に変換するレート演算方法であって、バイナリー情報を所定サイズかつ所定位相のブロックデータに分割し、夫々につき上位から最初のビット「１」が存在する位置のブロック内重み付け情報を検出し、該ブロック毎の検出重み付け情報に位相対応の重み付け情報を加算すると共に、前記バイナリー情報の全体につき上位から見て最初のビット「１」が存在するブロックを検出して対応するブロックの前記加算結果を指数部の情報ｅとするものである。
【００１９】
図２に幾つかの基本的な場合における変換例を示す。なお、この例では指数部Ｅ＝５ビット，仮数部Ｍ＝９ビット，バイナリー情報のサイズ（２E ＋Ｍ）＝３２＋９＝４１ビットとする。（１）はバイナリー情報＝「０，…，０，１，ｍ８〜ｍ０」の場合を示している。この場合は、バイナリー情報をその上位から見て最初のビット「１」が存在する位置の重み付け情報＝２09を求めると共に、該重み付け情報０９からビット数Ｍ＝９を差し引いた値０を指数部の情報ｅ＝「０００００」となし、かつ前記ビット「１」に続く下位Ｍビットの情報「ｍ８〜ｍ０」を仮数部を構成する情報ｍとする。上記同様にバイナリーの２9 （＝５１２）のビット位置を２0 （＝１）に正規化し、今、入力のバイナリー＝２0 ＋２-1＝１．５とすると、これに対応してＲＡＴＥ＝｛２0 （１＋２５６／５１２）｝×１＝１．５となる。
【００２０】
▲２▼はバイナリー情報＝「０，…，０，１，ｍ８〜ｍ０，０，０，０，０，０，０，０，０，０」の場合を示している。この場合は、バイナリー情報の最初のビット「１」が存在する位置の重み付け情報＝２18を求めると共に、該重み付け情報＝１８からビット数Ｍ＝９を差し引いた値＝９を指数部の情報ｅ＝「０１００１」となし、かつ前記ビット「１」に続く下位Ｍビットの情報「ｍ８〜ｍ０」を仮数部を構成する情報ｍとする。今、入力のバイナリー＝２9 ＋２8 ＝７６８とすると、これに対応してＲＡＴＥ＝｛２9 （１＋２５６／５１２）｝×１＝７６８となる。
【００２１】
▲３▼はバイナリー情報＝「１，ｍ８〜ｍ０，０，…，０，」の場合を示している。この場合は、バイナリー情報の最初のビット「１」が存在する位置の重み付け情報＝２40を求めると共に、該重み付け情報＝４０からビット数Ｍ＝９を差し引いた値＝３１を指数部の情報ｅ＝「１１１１１」となし、かつ前記ビット「１」に続く下位Ｍビットの情報「ｍ８〜ｍ０」を仮数部を構成する情報ｍとする。今、入力のバイナリー＝２31＋２30＝３，２２１，２２５，４７２とすると、これに対応してＲＡＴＥ＝｛２31（１＋２５６／５１２）｝×１＝３，２２１，２２５，４７２となる。
【００２２】
かくして、基本的には、極めて簡単な方法によりバイナリー情報をレート表記の情報に変換できる。係る基本的な変換動作の下、上記本発明（２）では、入力のバイナリー情報を所定サイズかつ所定位相のブロックデータに分割し、夫々につき上位から最初のビット「１」が存在する位置のブロック内重み付け情報を検出し、該ブロック毎の検出重み付け情報に位相対応の重み付け情報を加算すると共に、前記バイナリー情報の全体につき上位から見て最初のビット「１」が存在するブロックを検出して対応するブロックの前記加算結果を指数部の情報ｅとするため、変換に要するシフト時間（エンコード時間）を大幅に短縮できる。
【００２５】
また上記の課題は例えば図１０の構成により解決される。即ち、本発明（３）のレート演算装置は、Ｅビットからなる指数部の情報ｅとＭビットからなる仮数部を構成する情報ｍとを含む所定のレート表記の情報を（２E ＋Ｍ）ビットからなるバイナリー情報に変換するレート演算装置であって、予め０をセットされ、かつ変換開始からのクロック信号を計数するカウント手段１１と、予め下位側にビット「１」及びこれに続く仮数部を構成する情報ｍをロードされ、かつ変換開始からのクロック信号に従ってその内容を上位側にシフトするシフト手段１３と、カウント手段１１のカウント出力と指数部を構成する所定の下位情報ｅL とを比較して比較一致が得られたことによりカウント手段１１及びシフト手段１３の動作を停止させる比較手段１２と、下位側に前記シフト手段１３の出力情報を入力し、かつ該入力情報を指数部を構成する残りの上位情報ｅU に従って上位側にシフトされた対応位置に出力するバレルシフト手段１６とを備えるものである。
【００２６】
本発明（３）においては、カウント手段１１のカウント出力と指数部の下位情報ｅL とを比較する構成により、変換に要するシフト時間（デコード時間）を大幅に短縮できる。またシフト手段１３の出力情報を指数部の残りの上位情報ｅU に従って上位側にシフトされた対応位置に出力する構成により、正しい変換出力が得られる。
【００３１】
また上記の課題は例えば図２２〜図２４の構成により解決される。即ち、本発明（４）のレート演算装置は、（２E ＋Ｍ）ビットからなるバイナリー情報をＥビットからなる指数部の情報ｅとＭビットからなる仮数部を構成する情報ｍとを含む所定のレート表記の情報に変換するレート演算装置であって、バイナリー情報を所定サイズかつ所定位相のブロックデータに分割して、夫々につき上位から最初のビット「１」が存在する位置の重み付け情報を検出すると共に、該ビット「１」に続くブロックデータを最上位ビットまでシフト可能な複数のビット「１」検出シフト手段３１（３４を含む）と、ブロック毎の検出重み付け情報に位相対応の重み付け情報を加算する複数の加算手段３２と、前記バイナリー情報の全体につき上位から見て最初のビット「１」が存在するブロックデータの選択信号を生成する選択信号生成手段３６と、前記選択信号に従って対応するブロックの加算手段及びビット「１」検出シフト手段の出力を選択する選択手段３３，３５とを備えるものである。
【００３２】
本発明（４）においては、バイナリー情報を所定サイズかつ所定位相のブロックデータに分割して、夫々に最初のビット「１」が存在する位置の重み付け情報の検出及びそのブロック内データのシフトを行える構成により、変換に要するシフト時間（エンコード時間）を大幅に短縮できる。また各エンコード出力に位相対応の重み付け情報を加算すると共に、これらを選択信号生成手段３６の選択信号により選択する構成により、正しい変換出力が得られる。
【００３５】
【発明の実施の形態】
以下、添付図面に従って本発明に好適なる複数の実施の形態を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
【００３６】
図３は第１の実施の形態によるレート・バイナリー変換装置のブロック図で、入力の指数部の情報ｅをカウンタで計数すると共に、この計数分だけビット「１」＋仮数データ「ｍ」をシフトアップする場合を示している。図において、１１は５ビットのカウンタ（ＣＴＲ）、１２は５ビットの比較器（ＣＭＰ）、１３は４１ビットのシフトレジスタ（ＳＲＧ）、１４は４１ビットのレジスタ（ＲＥＧ）である。
【００３７】
入力のレート情報ＲＡＴＥ［１４−００］は受信ＲＭセルに同期した変換開始信号ＩＮＦＰ１の発生までに有効となっている。ＣＴＲ１１は信号ＩＮＦＰ１に同期してカウントデータ＝０をロードされ、その後のクロック信号ＣＬＯＣＫに従って最大３１までカウントアップ可能である。ＳＲＧ１３では信号ＩＮＦＰ１に同期してその入力端子Ｄ０９＝「１」かつ入力端子Ｄ［０８−００］＝ＲＡＴＥｍ［０８−００］が夫々ロードされ、その後のクロック信号ＣＬＯＣＫに従って出力ビットＱ４０の側に最大３１ビット分シフト可能である。
【００３８】
この状態で、比較器１２はＣＴＲ１１のカウント出力Ｑ［０４−００］と指数部の入力データＲＡＴＥｅ［１３−０９］とを比較しており、ａ＝ｂになると信号（ａ＝ｂ／）＝「０」を出力し、これによりＣＴＲ１１はカウント動作を停止し、同時にＳＲＧ１３はシフト動作を停止する。こうして、やがて３１個分のクロック信号ＣＬＯＣＫが発生すると変換終了信号ＯＵＴＦＰ１が発生し、これにより、ＳＲＧ１３の出力データＱ［４０−００］がＲＥＧ１４にセットされる。ここで、ＲＥＧ１４の出力Ｑ［４０−００］はバイナリーデータＢＩＮ［４０−００］である。但し、ＲＡＴＥｎｚ［１４］＝「０」の場合はＲＥＧ１４にデータ＝０がセットされる。
【００３９】
図４〜図９は第１の実施の形態によるレート・バイナリー変換装置の動作タイミングチャート（１）〜（３）で、図４，図５はｅ＝０の場合のタイミングチャート（１Ａ），（１Ｂ）を示している。開始信号ＩＮＦＰ１のタイミングでは、ＣＴＲ１１＝０、ＳＲＧ１３のＤ０９＝「１」，Ｄ［０８−００］＝ＲＡＴＥｍ［０８−００］が夫々ロードされる。この例ではＲＡＴＥｅ［１３−０９］＝０により最初から比較信号（ａ＝ｂ／）＝「０」となり、このためにＣＴＲ１１はカウンアップされず、かつＳＲＧ１３の内容もシフトアップされない。やがて、終了信号ＯＵＴＦＰ１のタイミングになると、ＲＥＧ１４にはバイナリーデータＢＩＮ［４０−００］＝「０，…，０，１，ｍ８，ｍ７，ｍ６，ｍ５，ｍ４，ｍ３，ｍ２，ｍ１，ｍ０」がセットされる。
【００４０】
図６，図７はｅ＝９の場合のタイミングチャート（２Ａ），（２Ｂ）を示している。開始信号ＩＮＦＰ１における動作は上記と同様である。この例ではＲＡＴＥｅ［１３−０９］＝９によりその後の９クロック目には比較信号（ａ＝ｂ／）＝「０」となり、この時ＳＲＧ１３の内容は９回分シフトアップされている。以下、この状態を保持し、やがて、終了信号ＯＵＴＦＰ１のタイミングになると、ＲＥＧ１４にはバイナリーデータＢＩＮ［４０−００］＝「０，…，０，１，ｍ８，ｍ７，ｍ６，ｍ５，ｍ４，ｍ３，ｍ２，ｍ１，ｍ０，０，０，０，０，０，０，０，０，０」がセットされる。
【００４１】
図８，図９はｅ＝３１の場合のタイミングチャート（３Ａ），（３Ｂ）を示している。開始信号ＩＮＦＰ１における動作は上記と同様である。この例ではＲＡＴＥｅ［１３−０９］＝３１によりその後の３１クロック目には比較信号（ａ＝ｂ／）＝「０」となり、この時ＳＲＧ１３の内容は３１回分シフトアップされている。そして、終了信号ＯＵＴＦＰ１のタイミングになると、ＲＥＧ１４にはバイナリーデータＢＩＮ［４０−００］＝「１，ｍ８，ｍ７，ｍ６，ｍ５，ｍ４，ｍ３，ｍ２，ｍ１，ｍ０，０，…，０，」がセットされる。
【００４２】
図１０は第２の実施の形態によるレート・バイナリー変換装置のブロック図で、上記第１の実施の形態におけるレート・バイナリー変換時間を１／４以下に短縮した場合を示している。図において、１１は３ビットのカウンタ（ＣＴＲ）、１２は３ビットの比較器（ＣＭＰ）、１３は１７ビットのシフトレジスタ（ＳＲＧ）、１４は４１ビットのレジスタ（ＲＥＧ）、１５は２ビットのデコーダ（ＤＥＣ）、１６は４段階のバレルシフトスイッチ（ＢＳＷ）である。
【００４３】
ＣＴＲ１１は信号ＩＮＦＰ１に同期してカウントデータ＝０をロードされ、その後のクロック信号ＣＬＯＣＫに従って最大７までカウントアップ可能である。ＳＲＧ１３では信号ＩＮＦＰ２に同期してその入力端子Ｄ０９＝「１」かつ入力端子Ｄ［０８−００］＝ＲＡＴＥｍ［０８−００］がロードされ、その後のクロック信号ＣＬＯＣＫに従って出力ビットＱ１６の側に最大７ビット分シフト可能である。この状態で、比較器１２はＣＴＲ１１のカウント出力Ｑ［０２−００］と指数部の下位入力データＲＡＴＥｅ［１１−０９］とを比較しており、ａ＝ｂになると比較信号（ａ＝ｂ／）＝「０」を出力し、これにより、ＣＴＲ１１はカウント動作を停止し、同時にＳＲＧ１３はシフト動作を停止する。
【００４４】
一方、ＤＥＣ１５は指数部の上位ＲＡＴＥｅ［１３：１２］をデコードしており、対応するグループ選択信号ＧＳ０〜ＧＳ３を生成する。ＢＳＷ１６において、入力データＤ００は内部で出力端子Ｑ００，Ｑ０８，Ｑ１６，Ｑ２４の側に分配され、また入力データＤ０１は出力端子Ｑ０１，Ｑ０９，Ｑ１７，Ｑ２５の側に分配され、以下同様にして進み、入力データＤ１６はＱ１６，Ｑ２４，Ｑ３２，Ｑ４９の側に分配されている。更に、こうして各分配された１７ビットデータはグループ選択信号ＧＳ０〜ＧＳ３によって対応する出力端子に出力される。その結果、ＧＳ０＝１の時はＤ［１６−００］をＱ［１６−００］に、またＧＳ１＝１の時はＤ［１６−００］をＱ［２４−０８］に、またＧＳ２＝１の時はＤ［１６−００］をＱ［３２−１６］に、そしてＧＳ３＝１の時はＤ［１６−００］をＱ［４０−２４］に瞬時にシフトしたことになる。
【００４５】
図１１は第２の実施の形態におけるシフトレジスタ１３の動作タイミングチャートで、指数部の情報ｅ＝「××１１１」の場合を示している。開始信号ＩＮＦＰ２のタイミングにＳＲＧ１３にロードされたビット「１」及びこれに続くＲＡＴＥｍ「０８−００」は最大の７回分シフトアップされて停止する。本第２の実施の形態によればＳＲＧ１３のシフト回数は最大７で良く、トータルの変換時間が上記第１の実施の形態による場合の１／４以下に短縮される。
【００４６】
図１２，図１３は第２の実施の形態によるレート・バイナリー変換処理のイメージ図（Ａ），（Ｂ）である。図１２において、指数部の上位ＲＡＴＥｅ［１３：１２］＝「００」の場合は、ＳＲＧ１３のＤ［０９−００］にロードされたビット「１」＋ＲＡＴＥｍ［０８−００］の情報が指数部の下位ＲＡＴＥｅ［１１−０９］＝０〜７に従って最大７ビット分までシフトアップされると共に、その内容が指数部の上位ＲＡＴＥｅ［１３：１２］＝「００」（ＧＳ０＝１）に従ってバレルシフトされずにＲＥＧ１４のＱ［１６−００］にセットされる。また指数部の上位ＲＡＴＥｅ［１３：１２］＝「０１」の場合は、ＳＲＧ１３のＤ［０９−００］にロードされたビット「１」＋ＲＡＴＥｍ［０８−００］の情報が指数部の下位ＲＡＴＥｅ［１１−０９］＝０〜７に従って最大７ビット分までシフトアップされると共に、その内容が指数部の上位ＲＡＴＥｅ［１３：１２］＝「０１」（ＧＳ１＝１）に従って８ビット分バレルシフトされた状態でＲＥＧ１４のＱ［２４−０８］にセットされる。
【００４７】
図１３において、指数部の上位ＲＡＴＥｅ［１３：１２］＝「１０」の場合は、ＳＲＧ１３のＤ［０９−００］にロードされたビット「１」＋ＲＡＴＥｍ［０８−００］の情報が指数部の下位ＲＡＴＥｅ［１１−０９］＝０〜７に従って最大７ビット分までシフトアップされると共に、その内容が指数部の上位ＲＡＴＥｅ［１３：１２］＝「１０」（ＧＳ２＝１）に従って１６ビット分バレルシフトされた状態でＲＥＧ１４のＱ［３２−１６］にセットされる。また指数部の上位ＲＡＴＥｅ［１３：１２］＝「１１」の場合は、ＳＲＧ１３のＤ［０９−００］にロードされたビット「１」＋ＲＡＴＥｍ［０８−００］の情報が指数部の下位ＲＡＴＥｅ［１１−０９］＝０〜７に従って最大７ビット分までシフトアップされると共に、その内容が指数部の上位ＲＡＴＥｅ［１３：１２］＝「１１」（ＧＳ３＝１）に従って２４ビット分バレルシフトされた状態でＲＥＧ１４のＱ［４０−２４］にセットされる。
【００４８】
以上によってトータルの変換時間を１／４以下に短縮できる。なお、指数部の下位ＲＡＴＥｅを２ビットとして最大のシフト数を３ビット分とし、かつ指数部の上位ＲＡＴＥｅを３ビットとしてバレルシフト段数を８段階（無シフトを含む）とすれば、トータルの変換時間を１／８以下に短縮できる。また他の組み合わせも可能である。
【００４９】
図１４は第３の実施の形態によるレート・バイナリー変換装置のブロック図で、レート・バイナリー変換処理を瞬時に行える場合を示している。図において、１５は５ビットのデコーダ（ＤＥＣ）、１６は３１段階のバレルシフトスイッチ（ＢＳＷ）、１４は４１ビットのレジスタ（ＲＥＧ）である。
【００５０】
ＤＥＣ１５は指数部のＲＡＴＥｅ［１３−０９］をデコードしており、対応するグループ選択信号ＧＳ００〜ＧＳ３１を生成する。
【００５１】
ＢＳＷ１６において、入力データＤ００は出力端子Ｑ００〜Ｑ３１の側に分配され、また入力データＤ０１は出力端子Ｑ０１〜Ｑ３２の側に分配され、以下同様にして進み、入力データＤ０９は出力端子Ｑ０９〜Ｑ４０の側に分配されている。更に、これらの分配データはグループ選択信号ＧＳ００〜ＧＳ３１＝「１」によって対応するグループ出力端子に出力され、その結果、ＧＳ００＝１の時はＤ［０９−００］がＱ［０９−００］に、またＧＳ０１＝１の時はＤ［０９−００］がＱ［１０−０１］に、以下同様にして進み、ＧＳ３１＝１の時はＤ［０９−００］がＱ［４０−３１］に夫々バレルシフトされる。そして変換終了信号ＯＵＴＦＰ３が発生すると、ＢＳＷ１６の出力データＱ［４０−００］がＲＥＧ１４にセットされ、ＲＥＧ１４の出力Ｑ［４０−００］はバイナリーデータＢＩＮ［４０−００］である。但し、ＲＡＴＥｎｚ［１４］＝「０」の場合はＲＥＧ１４にデータ＝０がセットされる。
【００５２】
図１５は第１の実施の形態によるバイナリー・レート変換装置のブロック図で、入力のバイナリーデータをその最上位桁までシフトアップし、その際のシフト回数の補数をエンコードして指数部の情報ｅを求め、かつ最上位桁に続く９ビットの情報を仮数部の情報ｍとする場合を示している。図において、２１は５ビットのダウンカウンタ（ＤＣＴ）、２３は４１ビットのパラレルシリアル変換部（Ｐ／Ｓ）、２４は１５ビットのレジスタ（ＲＥＧ）である。
【００５３】
入力のバイナリーデータＢＩＮ［４０〜００］は送信ＲＭセルに同期した変換開始信号ＩＮＦＰ１の発生までに有効となっている。ＤＣＴ２１は信号ＩＮＦＰ１に同期してカウントデータ＝３１をロードされ、その後のクロック信号ＣＬＯＣＫに従って最小の０までカウントダウン可能である。一方、Ｐ／Ｓ２３では信号ＩＮＦＰ１に同期してその入力端子Ｄ［４０〜００］にバイナリーデータＢＩＮ［４０〜００］がロードされ、その後のクロック信号ＣＬＯＣＫに従って出力ビットＱ４０の側に最大３１ビット分シフトアップ可能である。またＯＲゲート回路Ｏ１は全バイナリーデータＢＩＮ［４０〜００］の論理ＯＲをとっており、オールビット＝「０」の場合の出力信号＝「０」である。
【００５４】
この状態で、Ｐ／Ｓ２３の最上位ビットＱ４０の反転信号Ｑ４０／がＤＣＴ２１のカウントイネーブル端子ＣＥ及びＰ／Ｓ２３のシフトイネーブル端子ＳＥに入力されており、信号Ｑ４０／＝０になるとＤＣＴ２１はカウントダウン動作を停止し、同時にＰ／Ｓ２３はシフトアップ動作を停止する。この時、ＤＣＴ２１のカウント出力Ｑ［０４−００］＝ｅは入力のバイナリーデータＢＩＮ［４０〜００］における最初のビット「１」がＢＩＮ［０９］の位置からｅ番目（０番目を含む）の位置にあったことを表しており、またシフト停止後のＰ／Ｓ２３の出力Ｑ［３９−３１］にはＲＡＴＥｍ［０８−００］に相当する情報が保持されている。
【００５５】
こうして、やがて３１個分のクロック信号ＣＬＯＣＫが発生すると変換終了信号ＯＵＴＦＰ１が発生し、これにより、ＯＲゲート回路Ｏ１の出力はＲＥＧ２４の入力Ｄ１４に、またＤＣＴ２１の出力Ｑ［０４〜００］はＲＥＧ２４の入力Ｄ［１３〜０９］に、またＰ／Ｓ２３の出力Ｑ［３９〜３１］はＲＥＧ２４の入力Ｄ［０８〜００］に夫々セットされる。ここで、ＲＥＧ２４の出力Ｑ１４＝ＲＡＴＥｎｚ［１４］、ＲＥＧ２４の出力Ｑ［１３〜０９］＝ＲＡＴＥｅ［１３〜０９］、そして、ＲＥＧ２４の出力Ｑ［０８〜００］＝ＲＡＴＥｍ［０８〜００］である。
【００５６】
図１６〜図２１は第１の実施の形態によるバイナリー・レート変換装置の動作タイミングチャート（１）〜（３）で、図１６，図１７は指数部の情報ｅ＝０となる場合のタイミングチャート（１Ａ），（１Ｂ）を示している。開始信号ＩＮＦＰ１のタイミングでは、ＤＣＴ２１のカウント出力Ｑ［０４−００］＝３１、かつＰ／Ｓ２３の入力Ｄ［０９−００］＝「１，ｍ８〜ｍ０」（なお、図ではＲ８〜Ｒ０と示している）がロードされる。この例ではＰ／Ｓ２３の出力Ｑ０９＝最初のビット「１」により、その後の３１クロック目にはＰ／Ｓ２３の最上位出力Ｑ４０／＝「０」となり、この時、ＤＣＴ２１のカウント出力Ｑ［０４−００］＝３１−３１＝０（＝ｅ）、かつ上記Ｐ／Ｓ２３ヘのロード内容Ｑ［０９−００］＝「１，ｍ８〜ｍ０」は３１ビット分シフトアップされている。そして、終了信号ＯＵＴＦＰ１のタイミングになると、ＲＥＧ２４にはＲＡＴＥｎｚ［１４］＝「１」，ＲＡＴＥｅ［１３−０９］＝０，ＲＡＴＥｍ［０８−００］＝「ｍ８〜ｍ０」が夫々セットされる。
【００５７】
図１８，図１９は指数部の情報ｅ＝９となる場合のタイミングチャート（２Ａ），（２Ｂ）を示している。開始信号ＩＮＦＰ１のタイミングでは、ＤＣＴ２１のカウント出力Ｑ［０４−００］＝３１、かつＰ／Ｓ２３の入力Ｄ［１５−０６］＝「１，ｍ８〜ｍ０」がロードされる。この例ではＰ／Ｓ２３の出力Ｑ１６＝最初のビット「１」により、その後の２２クロック目にはＰ／Ｓ２３の最上位出力Ｑ４０／＝「０」となり、この時、ＤＣＴ２１のカウント出力Ｑ［０４−００］＝３１−２２＝９（＝ｅ）、かつ上記Ｐ／Ｓ２３へのロード内容Ｑ［１５−０６］＝「１，ｍ８〜ｍ０」は２２ビット分シフトアップされている。そして、終了信号ＯＵＴＦＰ１のタイミングになると、ＲＥＧ２４にはＲＡＴＥｎｚ［１４］＝「１」，ＲＡＴＥｅ［１３−０９］＝９，ＲＡＴＥｍ［０８−００］＝「ｍ８〜ｍ０」が夫々セットされる。
【００５８】
図２０，図２１は指数部の情報ｅ＝３１となる場合のタイミングチャート（３Ａ），（３Ｂ）を示している。開始信号ＩＮＦＰ１のタイミングでは、ＤＣＴ２１のカウント出力Ｑ［０４−００］＝３１、かつＰ／Ｓ２３の入力Ｄ［４０−３１］＝「１，ｍ８〜ｍ０」がロードされる。この例ではＰ／Ｓ２３の出力Ｑ４０＝最初のビット「１」により、最初からＰ／Ｓ２３の最上位出力Ｑ４０／＝「０」となり、これによりＤＣＴ２１のカウント出力Ｑ［０４−００］＝３１−０＝３１（＝ｅ）、かつ上記Ｐ／Ｓ２３へのロード内容Ｑ［４０−３１］＝「１，ｍ８〜ｍ０」はそのまま保持されている。そして、終了信号ＯＵＴＦＰ１のタイミングになると、ＲＥＧ２４にはＲＡＴＥｎｚ［１４］＝「１」，ＲＡＴＥｅ［１３−０９］＝３１，ＲＡＴＥｍ［０８−００］＝「ｍ８〜ｍ０」が夫々セットされる。
【００５９】
図２２〜図２４は第２の実施の形態によるバイナリー・レート変換装置のブロック図（Ａ）〜（Ｃ）で、上記第１の実施の形態によるバイナリー・レート変換時間を１／４以下に短縮した場合を示している。図において、３１ａ〜３１ｄはビット「１」検出部、ＤＣＴ１〜ＤＣＴ４は３ビットのダウンカウンタ（ＤＣＴ）、Ｐ／Ｓ１〜Ｐ／Ｓ４は８ビットのパラレルシリアル変換器、３２ａ〜３２ｃは加算器、３３はセレクタ（ＳＥＬ）、２４は１６ビットのレジスタ（ＲＥＧ）、３４ａ〜３４ｄは１６ビットのパラレルシリアル変換器（Ｐ／Ｓ１１〜Ｐ／Ｓ１４）、３５はセレクタ（ＳＥＬ）、３６はプライオリティーエンコーダ（ＰＥＮＣ）である。
【００６０】
図２２において、ビット「１」検出部３１ｄは入力のバイナリーデータの上位８ビットサブグループＢＩＮ［４０−３３］につき、上位から見て最初にビット「１」が現れる位置（サブグループ内の重み付け情報）を検出する。具体的に言うと、ＤＣＴ４は開始信号ＩＮＦＰ２に同期してカウントデータ＝７をロードされ、その後のクロック信号ＣＬＯＣＫに従って最小の０までカウントダウン可能である。一方、Ｐ／Ｓ４では信号ＩＮＦＰ２に同期してその入力端子Ｄ［０７〜００］にバイナリーデータＢＩＮ［４０〜３３］がロードされ、その後のクロック信号ＣＬＯＣＫに従って出力ビットＱ０７の側に最大７ビット分シフトアップ可能である。
【００６１】
この状態で、Ｐ／Ｓ４の最上位ビットＱ０７の反転信号ＳＥ３（Ｑ０７／）がＤＣＴ４のカウントイネーブル端子ＣＥ及びＰ／Ｓ４のシフトイネーブル端子ＳＥに入力されており、信号ＳＥ３＝「０」になるとＤＣＴ４はカウントダウン動作を停止し、同時にＰ／Ｓ４はシフトアップ動作を停止する。この時、ＤＣＴ４のカウント出力＝ｅはバイナリーデータＢＩＮ［４０〜３３］における最初のビット「１」がその下位からｅ番目（０番目を含む）の位置にあったことを表している。更に、このビット「１」検出部３１ｄが扱う最下位ビットＢＩＮ［３３］はＲＡＴＥの指数表示における２24の位に位置するので、加算器３２ｃによりＤＣＴ４のカウント出力＝ｅに定数２４を加算する。ビット「１」検出部３１ｃ〜３１ａについても同様である。
【００６２】
図２３において、入力のバイナリーデータＢＩＮ［４０−００］は抽出位相の異なる４つのサブグループデータＢＩＮ［３９−２４］，ＢＩＮ［３１−１６］，ＢＩＮ［２３−０８］，ＢＩＮ［１５−００］に分けれ、夫々は信号ＩＮＦＰ２に同期してＰ／Ｓ１４〜Ｐ／Ｓ１１の各入力端子Ｄ［１５−００］にロードされると共に、その後のクロック信号ＣＬＯＣＫに従って各出力ビットＱ１５の側に最大７ビット分シフトアップ可能である。この時、Ｐ／Ｓ１４〜Ｐ／Ｓ１１における各シフト回数は夫々シフトイネーブル信号ＳＥ３〜ＳＥ０＝「１」の区間により制御され、例えばＰ／Ｓ１４の内容は、ＤＣＴ４のカウント出力＝ｅ（＜８）で停止した時は、（７−ｅ）回分シフトアップされている。Ｐ／Ｓ１３〜Ｐ／Ｓ１１についても同様である。
【００６３】
図２４において、ＰＥＮＣ３６は、入力のバイナリーデータＢＩＮ［４０−０９］の各８ビットサブグループＢＩＮ［４０−３３］，ＢＩＮ［３２−２５］，ＢＩＮ［２４−１７］，ＢＩＮ［１６−０９］につき、上位のサブグループから優先的にビット「１」の有／無を検出しており、最初にビット「１」が検出されたサブグループの選択信号ＢＳ３〜ＢＳ０＝「１」を出力する。なお、入力のバイナリーデータＢＩＮ［４０−００］につき全ビット＝「０」の場合は信号ＡＬ０／＝「０」となる。
【００６４】
図２２に戻り、ＳＥＬ３３は選択信号ＢＳ３〜ＢＳ０＝「１」に従って入力端子３〜０の各５ビットデータの内の何れか一つを選択し、また図２３のＳＥＬ３５は選択信号ＢＳ３〜ＢＳ０＝「１」に従って入力端子３〜０の各９ビットデータの内の何れか一つを選択する。そして、やがて７個分のクロック信号ＣＬＯＣＫが発生すると変換終了信号ＯＵＴＦＰ２が発生し、これにより、信号ＡＬ０／はＲＥＧ２４の入力Ｄ１４に、またＳＥＬ３３の出力Ｑ［０４〜００］はＲＥＧ２４の入力Ｄ［１３〜０９］に、またＳＥＬ３５の出力Ｑ［０８〜００］はＲＥＧ２４の入力Ｄ［０８〜００］に夫々セットされる。ここで、ＲＥＧ２４の出力Ｑ１４＝ＲＡＴＥｎｚ［１４］、ＲＥＧ２４の出力Ｑ［１３〜０９］＝ＲＡＴＥｅ［１３〜０９］、ＲＥＧ２４の出力Ｑ［０８〜００］＝ＲＡＴＥｍ［０８〜００］である。
【００６５】
図２５は第２の実施の形態によるバイナリ−・レート変換処理のイメージ図である。ＢＳ０＝「１」となる場合は、Ｐ／Ｓ１を含むビット「１」検出部３１ａ及びＰ／Ｓ１１に関連する変換情報が選択出力される。図示の例ではＰ／Ｓ１の内容は７回シフトされた時にその出力Ｑ０７／（ＳＥ０）＝「０」となり、これにより指数部の情報ｅ＝０＋０＝０となる。またこの時、Ｐ／Ｓ１１の出力Ｑ［１５〜０７］＝「ｍ８〜ｍ０」となっている。
【００６６】
またＢＳ１＝「１」となる場合は、Ｐ／Ｓ２を含むビット「１」検出部３１ｂ及びＰ／Ｓ１２に関連する変換情報が選択出力される。図示の例ではＰ／Ｓ２の内容は５回シフトされた時にそのＱ０７／（ＳＥ１）＝「０」となり、これにより指数部の情報ｅ＝（７−５）＋８＝１０となる。この時、Ｐ／Ｓ１２の出力Ｑ［１５〜０７］＝「ｍ８〜ｍ０」となっている。
【００６７】
またＢＳ２＝「１」となる場合は、Ｐ／Ｓ３を含むビット「１」検出部３１ｃ及びＰ／Ｓ１３に関連する変換情報が選択出力される。図示の例ではＰ／Ｓ３の内容は３回シフトされた時にそのＱ０７／（ＳＥ２）＝「０」となり、これにより指数部の情報ｅ＝（７−３）＋１６＝２０となる。この時、Ｐ／Ｓ１３の出力Ｑ［１５〜０７］＝「ｍ８〜ｍ０」となっている。
【００６８】
またＢＳ３＝「１」となる場合は、Ｐ／Ｓ４を含むビット「１」検出部３１ｄ及びＰ／Ｓ１４に関連する変換情報が選択出力される。図示の例ではＰ／Ｓ４の内容は０回シフトされた時にそのＱ０７／（ＳＥ３）＝「０」となり、これにより指数部の情報ｅ＝（７−０）＋２４＝３１となる。この時、Ｐ／Ｓ１４の出力Ｑ［１５〜０７］＝「ｍ８〜ｍ０」となっている。
【００６９】
図２６〜図２８は第２の実施の形態によるバイナリー・レート変換装置の動作タイミングチャート（１）〜（３）で、図２６は指数部の情報ｅ＝３１となる場合を示している。この例ではＰ／Ｓ４にＱ［０７−００］＝「１，ｍ８〜ｍ２」がロードされる結果、ＤＣＴ４の初期カウント出力＝７はカウントダウンされずに保持され、これに定数２４が加算されてｅ＝７＋２４＝３１となる。一方、Ｐ／Ｓ１４ではＱ［１５−０７］にロードされたデータ「ｍ８〜ｍ０」がそのままＱ［１５−０７］に保持されている。
【００７０】
図２７は指数部の情報ｅ＝９となる場合を示している。この例ではＰ／Ｓ２にＱ［０７−００］＝「０，０，０，０，０，０，１，ｍ８」がロードされる結果、ＤＣＴ２の初期カウント出力＝７は６回カウントダウンされた時のカウント出力＝１で保持され、これに８が加算されてｅ＝１＋８＝９となる。一方、Ｐ／Ｓ１２ではＱ［０９−０１］の部分にロードされたデータ「ｍ８〜ｍ０」が６回分シフトアップされてＱ［１５−０７］に保持されている。
【００７１】
図２８は指数部の情報ｅ＝０となる場合を示している。この例ではＰ／Ｓ１にＱ［０７−００］＝「０，０，０，０，０，０，０，１」がロードされる結果、ＤＣＴ１の初期カウント出力＝７は７回カウントダウンされてカウント出力＝０となり、これに０が加算されてｅ＝０＋０＝０となる。一方、Ｐ／Ｓ１１ではＱ［０８−００］の部分にロードされたデータ「ｍ８〜ｍ０」が７回分シフトアップされてＱ［１５−０７］に保持されている。
【００７２】
図２９，図３０は第３の実施の形態によるバイナリー・レート変換装置のブロック図（Ａ），（Ｂ）で、バイナリー・レート変換処理を瞬時に行える場合を示している。図において、４１は入力の４１ビットのバイナリーデータＢＩＮ［４０−００］につき上位から見て最初のビット「１」が存在する位置の重み付け情報をエンコードするプライオリティーエンコーダ（ＰＥＮＣ）、４２は３１段階のバレルシフトスイッチ（ＢＳＷ）、４３はＲＡＴＥ情報を保持する１５ビットのレジスタ（ＲＥＧ）である。
【００７３】
図３０にプライオリティーエンコーダ４１´のブロック図を示す。但し、このＰＥＮＣ４１´は紙面の都合から入力８ビット分に対する構成を示す。図において、行列状に並ぶＡＮＤゲート回路Ａは上位でビット「１」が検出された時にその下位ビット情報「ｍ８，…」＝「０，…」にするマスク回路を成している。即ち、今、最上位ビットＢＩＮ［０７］＝「１」であると、これより下位の１列分のＡＮＤゲート回路Ａ６０〜Ａ００の各入力が消勢され、これらの各出力はビット「０」にマスクされる。また最上位ビットＢＩＮ［０７］＝「０」で、かつ２番目のビットＢＩＮ［０６］＝「１」あると、ＡＮＤゲート回路Ａ６０の出力（ｂｉｔ６）＝「１」となると共に、これより下位の１列分のＡＮＤゲート回路Ａ５１〜Ａ０１の各入力が消勢され、これらの各出力は「０」にマスクされる。以下、同様であり、こうして、入力の８ビットのバイナリーデータＢＩＮ［０７−００］につき上位から見て最初のビット「１」が存在する位置のｂｉｔ７〜ｂｉｔ０の内の何れか一つのみがビット「１」となる。
【００７４】
ＯＲゲート回路Ｏ０〜Ｏ３は上記最初のビット「１」が存在する位置の重み付け情報を生成するエンコーダ部を成している。即ち、ＯＲゲート回路Ｏ０は、ｂｉｔ７〜ｂｉｔ０の論理ＯＲをとっており、全ビット＝「０」の場合は信号ＡＬ０／＝「０」を出力する。またＯＲゲート回路Ｏ１は、ｂｉｔ７，５，３，１の論理ＯＲをとっており、何れかのビット＝「１」の場合は選択信号ＢＳ０＝「１」を出力する。またＯＲゲート回路Ｏ２は、ｂｉｔ７，６，３，２の論理ＯＲをとっており、何れかのビット＝「１」の場合は選択信号ＢＳ１＝「１」を出力する。またＯＲゲート回路Ｏ３は、ｂｉｔ７，６，５，４の論理ＯＲをとっており、何れかのビット＝「１」の場合は選択信号ＢＳ２＝「１」を出力する。こうして、入力の８ビットのバイナリーデータＢＩＮ［０７−００］につき上位から見て最初のビット「１」が存在する位置の重み付け情報（０〜７）が指数部の情報ｅにエンコードされる。なお、この様な構成は容易に４１ビット入力のバイナリーデータＢＩＮ［４０−００］に拡張できる。
【００７５】
図２９に戻り、ＰＥＮＣ４１は入力の４１ビットのバイナリーデータＢＩＮ［４０−００］につき上位から見て最初のビット「１」が存在する位置を信号ＢＳ４〜ＢＳ０（＝ｅ）にエンコードする。但し、この場合のエンコーダ部分はバイナリーデータＢＩＮ［４０−０９］の３１ビット分を見ているものとする。また全バイナリーデータＢＩＮ［４０−００］＝「０」の場合は信号ＡＬ０／＝「０」を出力する。
【００７６】
ＢＳＷ４２は４０ビットのバイナリーデータＢＩＮ［３９−００］を入力すると共に、入力のサブグループデータＤ［０８−００］，Ｄ［０９−０１］，…，Ｄ［３９−３１］の各組をＰＥＮＣ４１の出力ＢＳ４〜ＢＳ０に従って一定の出力Ｑ［０８−００］にバレルシフト可能に構成されている。なお、デコーダ４２ａは信号ＢＳ４〜ＢＳ０をグループ選択信号ＧＳ００〜ＧＳ３１にデコードしており、ＢＳ［４−０］＝０（ｅ＝０）の場合は入力のＤ［０８−００］を、またＢＳ［４−０］＝１（ｅ＝１）の場合は入力のＤ［０９−０１］を、以下同様にして進み、ＢＳ［４−０］＝３１（ｅ＝３１）の場合は入力のＤ［３９−３１］を一定の出力Ｑ［０８−００］に出力する。
【００７７】
変換終了信号ＯＵＴＦＰ３のタイミングでは、信号ＡＬ０／はＲＥＧ４３の入力Ｄ１４に、またＰＥＮＣ４１の出力ＢＳ［４〜０］はＲＥＧ４３の入力Ｄ［１３〜０９］に、またＢＳＷ４２の出力Ｑ［０８〜００］はＲＥＧ４３の入力Ｄ［０８〜００］に夫々セットされる。ここで、ＲＥＧ４３の出力Ｑ１４＝ＲＡＴＥｎｚ［１４］、ＲＥＧ４３の出力Ｑ［１３〜０９］＝ＲＡＴＥｅ［１３〜０９］、ＲＥＧ４３の出力Ｑ［０８〜００］＝ＲＡＴＥｍ［０８〜００］である。かくして、本実施の形態によれば、バイナリー・レート変換処理を瞬時に行える。
【００７８】
図３１は実施の形態によるＡＴＭシステムのブロック図で、本発明のＡＴＭ通信システムへの適用例を示している。図において、５０は端末装置、６０はＡＴＭスイッチ（ＡＴＭ交換機）、６１は回線対応部、６２は入線対応部、６３は上記本各実施の形態によるレート・バイナリー変換装置（Ｒ／Ｂ）、６４はセル多重部（ＭＵＸ）、６５は共通部（上り）、６６はセル多重部（ＭＵＸ）、６７はセルスイッチ部（ＣＳＷ）、６８はセルバッファ（ＣＢＦ）、６９は共通部（下り）、７０はセル分配部（ＤＭＸ）、７１は回線対応部、７２は出線対応部、７３は上記本各実施の形態によるバイナリー・レート変換装置（Ｂ／Ｒ）、７４はセル分配部（ＤＭＸ）、７５は不図示のＣＰＵと主メモリとからなり、ＡＴＭスイッチの主制御（呼制御，ＡＢＲフロー制御等）を行う主制御部、７６はその制御バスである。
【００７９】
なお、端末装置５０Ａ，５０Ａ´は同一の装置であり、上り及び下りの回線を介してＡＴＭスイッチ６０に接続している。また端末装置５０Ａ，５０Ａ´はＡＢＲフロー制御に対応しており、上記本各実施の形態によるレート・バイナリー変換装置（Ｒ／Ｂ）とバイナリー・レート変換装置（Ｂ／Ｒ）とを備える。端末装置５０Ｂ，５０Ｂ´についても同様である。
【００８０】
回線対応部６１から入力される音声，画像，電子データ等の各種情報が高速化の為に多重され、ＣＳＷ６７において配送先に高速スイッチングされ、次に低速化の為に分離され、各回線対応部７１に配送される。このＡＴＭスイッチ６０では、高速データ通信，データ通信，セルリレー，専用線，ビデオ・オン・デマンド，マルチキャスティング，ＡＢＲフロー制御等の各サービスを提供しており、本発明によってＡＢＲフロー制御のサービスが容易に実現可能になる。
【００８１】
即ち、回線対応部６１ａのＲ／Ｂ６３は端末装置５０Ａから送られた受信ＲＭセル中のレート表記の情報を対応するバイナリーデータに変換して主制御部７５に出力する。主制御部７５はこのバイナリーデータを使用して各種の演算を行い、必要なら演算結果のバイナリーデータを回線対応部７１ａのＢ／Ｒ７３に出力する。回線対応部７１ａのＢ／Ｒ７３はこのバイナリーデータを対応するレート表記の情報に変換して送信ＲＭセル中に搭載し、このＲＭセルは端末装置５０Ａ´（＝５０Ａ）に返送される。
【００８２】
またソース端末を５０Ａ、デスティネーション端末を５０Ｂとすると、該端末５０Ａ，５０Ｂ間でも同様のＡＢＲフロー制御が行われ、この時、レート・バイナリー変換装置（Ｒ／Ｂ）及びバイナリー・レート変換装置（Ｂ／Ｒ）が使用される。かくして、本実施の形態によれば、レート情報の演算、及び演算結果をレート情報で表すことが容易に可能になり、ＡＢＲフロー制御の高速化、信頼性向上に寄与する所が大きい。
【００８３】
なお、本発明によるレート演算回路が搭載される場所には制限はなく、またＡＴＭ交換機システムの構成が各機種で異なるため、レート演算回路も夫々の最適な場所に搭載され得る。
【００８４】
また、上記各実施の形態では（１）式のレート表記を基に説明しているが、このビット数に制限はなく、本発明の方式を違うビット数に適応させることは容易に可能である。
【００８５】
また、上記本発明に好適なる複数の実施の形態を述べたが、本発明思想を逸脱しない範囲内で各部の構成、制御、及びこれらの組合せの様々な変更が行えることは言うまでも無い。
【００８６】
【発明の効果】
以上述べた如く本発明によれば、レート表記・バイナリー間の情報変換及びレート情報間の演算（四則演算等）が容易に行え、よってレート情報を自由に処理でき、特にＡＴＭシステムにおけるＡＢＲフロー制御の高速化、信頼性向上に寄与する所が大きい。
【図面の簡単な説明】
【図１】本発明の原理を説明する図（１）である。
【図２】本発明の原理を説明する図（２）である。
【図３】第１の実施の形態によるレート・バイナリー変換装置のブロック図である。
【図４】第１の実施の形態によるレート・バイナリー変換装置の動作タイミングチャート（１Ａ）である。
【図５】第１の実施の形態によるレート・バイナリー変換装置の動作タイミングチャート（１Ｂ）である。
【図６】第１の実施の形態によるレート・バイナリー変換装置の動作タイミングチャート（２Ａ）である。
【図７】第１の実施の形態によるレート・バイナリー変換装置の動作タイミングチャート（２Ｂ）である。
【図８】第１の実施の形態によるレート・バイナリー変換装置の動作タイミングチャート（３Ａ）である。
【図９】第１の実施の形態によるレート・バイナリー変換装置の動作タイミングチャート（３Ｂ）である。
【図１０】第２の実施の形態によるレート・バイナリー変換装置のブロック図である。
【図１１】第２の実施の形態におけるシフトレジスタ１３の動作タイミングチャートである。
【図１２】第２の実施の形態によるレート・バイナリー変換処理のイメージ図（Ａ）である。
【図１３】第２の実施の形態によるレート・バイナリー変換処理のイメージ図（Ｂ）である。
【図１４】第３の実施の形態によるレート・バイナリー変換装置のブロック図である。
【図１５】第１の実施の形態によるバイナリー・レート変換装置のブロック図である。
【図１６】第１の実施の形態によるバイナリー・レート変換装置の動作タイミングチャート（１Ａ）である。
【図１７】第１の実施の形態によるバイナリー・レート変換装置の動作タイミングチャート（１Ｂ）である。
【図１８】第１の実施の形態によるバイナリー・レート変換装置の動作タイミングチャート（２Ａ）である。
【図１９】第１の実施の形態によるバイナリー・レート変換装置の動作タイミングチャート（２Ｂ）である。
【図２０】第１の実施の形態によるバイナリー・レート変換装置の動作タイミングチャート（３Ａ）である。
【図２１】第１の実施の形態によるバイナリー・レート変換装置の動作タイミングチャート（３Ｂ）である。
【図２２】第２の実施の形態によるバイナリー・レート変換装置のブロック図（Ａ）である。
【図２３】第２の実施の形態によるバイナリー・レート変換装置のブロック図（Ｂ）である。
【図２４】第２の実施の形態によるバイナリー・レート変換装置のブロック図（Ｃ）である。
【図２５】第２の実施の形態によるバイナリ−・レート変換処理のイメージ図である。
【図２６】第２の実施の形態によるバイナリー・レート変換装置の動作タイミングチャート（１）である。
【図２７】第２の実施の形態によるバイナリー・レート変換装置の動作タイミングチャート（２）である。
【図２８】第２の実施の形態によるバイナリー・レート変換装置の動作タイミングチャート（３）である。
【図２９】第３の実施の形態によるバイナリー・レート変換装置のブロック図（Ａ）である。
【図３０】第３の実施の形態によるバイナリー・レート変換装置のブロック図（Ｂ）である。
【図３１】図３１は実施の形態によるＡＴＭシステムのブロック図である。
【図３２】規格によるＡＢＲフロー制御を説明する図である。
【図３３】ＡＢＲフロー制御における各種ＲＡＴＥを説明する図である。
【符号の説明】
１１  カウンタ（ＣＴＲ）
１２  比較器（ＣＭＰ）
１３  シフトレジスタ（ＳＲＧ）
１４  レジスタ（ＲＥＧ）
１５  デコーダ（ＤＥＣ）
１６  バレルシフトスイッチ（ＢＳＷ）
２１  ダウンカウンタ（ＤＣＴ）
２３  パラレルシリアル変換部（Ｐ／Ｓ）
２４  レジスタ（ＲＥＧ）
３１  ビット「１」検出部
３２  加算器
３３  セレクタ（ＳＥＬ）
３４  パラレルシリアル変換器
３５  セレクタ（ＳＥＬ）
３６  プライオリティーエンコーダ（ＰＥＮＣ）
４１  プライオリティーエンコーダ（ＰＥＮＣ）
４２  バレルシフトスイッチ（ＢＳＷ）
４３  レジスタ（ＲＥＧ）
５０  端末装置
６０  ＡＴＭスイッチ
６１  回線対応部
６２  入線対応部
６３  レート・バイナリー変換装置（Ｒ／Ｂ）
６４  セル多重部（ＭＵＸ）
６５  共通部（上り）
６６  セル多重部（ＭＵＸ）
６７  セルスイッチ部（ＣＳＷ）
６８  セルバッファ（ＣＢＦ）
６９  共通部（下り）
７０  セル分配部（ＤＭＸ）
７１  回線対応部
７２  出線対応部
７３  バイナリー・レート変換装置（Ｂ／Ｒ）
７４  セル分配部（ＤＭＸ）
７５  主制御部
７６  制御バス
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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