(57)【特許請求の範囲】
【請求項１】
半導体基板の表面において半導体素子を構成するゲート絶縁膜およびゲート電極を形成する部分にダミーゲート絶縁膜を介してダミーゲート電極を形成すると共に、前記半導体素子を構成する一対のソース・ドレイン領域を、当該ダミーゲート電極を挟むように形成する第１ステップと、
前記ダミーゲート電極の上面が露出し、前記一対のソース・ドレイン領域の上面が被覆されるように前記半導体基板の表面に平坦化膜を形成する第２ステップと、
前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去することによって、前記半導体基板において前記ダミーゲート電極および前記ダミーゲート絶縁膜が形成されていた表面を露出させ、当該表面部分に前記ソース・ドレイン領域に対して自己整合的な構成の開口を形成する第３ステップと、
前記半導体基板において前記ソース・ドレイン領域に対して自己整合的な構成の前記開口内における前記半導体基板の表面についてエッチング処理を実施することで、前記半導体基板において前記ゲート電極が設けられる部分の表面を凹凸面に形成し、前記半導体基板の凹凸面のうち凸部では、前記一対のソース・ドレイン領域の表面と同一の面となり、前記半導体基板の凹凸面のうち凹部では、前記一対のソース・ドレイン領域の表面から内部へ向けて溝を設ける第４ステップと、
前記半導体基板に形成された前記凹凸面を被覆するように絶縁膜を成膜することによって、前記半導体基板の凹凸面のうち凸部では、前記一対のソース・ドレイン領域の表面と同一の面を覆うように前記ゲート絶縁膜を形成し、前記半導体基板の凹凸面のうち凹部では、前記一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うように前記ゲート絶縁膜を形成する第５ステップと、
前記凹凸面に形成されたゲート絶縁膜を被覆するように導電膜を成膜することによって、前記半導体基板の凹凸面のうち凸部では、前記ゲート絶縁膜の上面にゲート電極を形成し、前記半導体基板の凹凸面のうち凹部では、前記ゲート絶縁膜が設けられた溝の内部を埋め込むようにゲート電極を形成する第６ステップと
を有し、
前記半導体基板の凹凸面の凸部と凹部とにおいて、前記一対のソース・ドレイン領域が同一の形状になるように、かつ、前記ゲート電極に対して自己整合的に、当該一対のソース・ドレイン領域を形成する、
半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、および、その製造方法に関する。特に、たとえば、電界効果トランジスタ（ＦＥＴ：Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）が半導体素子として半導体基板に設けられている、半導体装置、および、その製造方法に関する。
【背景技術】
【０００２】
半導体装置は、たとえば、ＦＥＴが半導体素子として半導体基板に設けられており、高集積化を実現するために、半導体素子の微細化が要求されている。しかしながら、微細化に伴って、ＦＥＴにおいては、ドレイン電流量が低下して動作速度が低下する場合がある。
【０００３】
このため、このような不具合を解消するために、チャネルの幅方向に沿うように凹凸面を形成し、その凹凸面にゲート絶縁膜とゲート電極とを設けて、実効的なチャネル幅を増加させることが提案されている（たとえば、特許文献１，特許文献２参照）。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００７−５５６８号公報
【特許文献２】特開２００９−９４５７１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
図２１〜図２４は、半導体装置１００Ｊを示す図である。
【０００６】
ここで、図２１は、半導体装置１００Ｊの上面を示している。また、図２２〜図２４は、半導体装置１００Ｊの断面を示している。具体的には、図２２は、図２１に示すＸ１−Ｘ２部分の断面を示し、図２３は、図２１に示すＹ１−Ｙ２部分の断面を示し、図２４は、図２１に示すＹ３−Ｙ４部分の断面を示している。
【０００７】
半導体装置１００Ｊは、図２１に示すように、半導体素子１１０Ｊを有し、この半導体素子１１０Ｊが、半導体基板１０１において素子分離領域２００によって区画された部分に設けられている。
【０００８】
図２１に示すように、半導体素子１１０Ｊは、ゲート電極１１１ｇｊと、一対のソース・ドレイン領域１１２ｓｊ，１１２ｄｊとを有している。つまり、半導体素子１１０Ｊは、電界効果トランジスタである。
【０００９】
半導体素子１１０Ｊを構成するゲート電極１１１ｇｊは、図２２に示すように、半導体基板１０１Ｊの表面において、チャネル１０１ｃｊの幅方向ｘに沿うように形成された凹凸面に、ゲート絶縁膜１１１ｚｊを介して形成されている。
【００１０】
具体的には、ゲート電極１１１ｇｊは、図２３に示すように、半導体基板１０１Ｊの凹凸面のうち、凸部ＣＶｊでは、一対のソース・ドレイン領域１１２ｓｊ，１１２ｄｊに挟まれるように形成されている。そして、図２４に示すように、凹部ＴＲｊでは、ゲート電極１１１ｇｊが、その凹部ＴＲｊの内部において、一対のソース・ドレイン領域１１２ｓｊ，１１２ｄｊに挟まれるように形成されている。ここでは、図２３と図２４とに示すように、ゲート電極１１１ｇｊは、凸部ＣＶｊと凹部ＴＲｊとにおいて断面形状が同じであって、チャネル長Ｌ１２，Ｌ３４が互いに同じになるように形成されている。そして、半導体基板１０１Ｊの表面において、ゲート電極１１１ｇｊを挟むようにサイドウォールＳＷが設けられている。
【００１１】
また、半導体素子１１０Ｊを構成する一対のソース・ドレイン領域１１２ｓｊ，１１２ｄｊは、図２３，図２４に示すように、低濃度不純物領域１１２Ｌｓ，１１２Ｌｄを含み、低濃度不純物領域１１２Ｌｓ，１１２Ｌｄが、サイドウォールＳＷの下方に設けられている。そして、一対のソース・ドレイン領域１１２ｓｊ，１１２ｄｊは、高濃度不純物領域１１２Ｈｓ，１１２Ｈｄを含み、低濃度不純物領域１１２Ｌｓ，１１２Ｌｄを挟むように設けられている。
【００１２】
この半導体素子１１０Ｊの形成においては、チャネル１０１ｃｊの幅方向に沿うように、半導体基板の表面を凹凸形状にして凹凸面を設ける。そして、その凹凸形状の表面に、ゲート絶縁膜１１１ｚｊとゲート電極１１１ｇｊとを順次設ける。
【００１３】
この後、一対のソース・ドレイン領域１１２ｓｊ，１１２ｄｊを設ける。この一対のソース・ドレイン領域１１２ｓｊ，１１２ｄｊの形成では、ゲート電極１１１ｇｊをマスクとして、不純物を半導体基板１０１にイオン注入して、低濃度不純物領域１１２Ｌｓ，１１２Ｌｄを形成する。そして、サイドウォールＳＷを形成後、ゲート電極１１１ｇｊとサイドウォールＳＷとをマスクとして、不純物を半導体基板１０１にイオン注入して、高濃度不純物領域１１２Ｈｓ，１１２Ｈｄを形成する。
【００１４】
このため、ゲート電極１１１ｇｊの作成時のアライメントの関係から、凹凸面をチャネル長の方向ｙにおいて広く形成する必要がある。具体的には、図２１に示すように、ゲート電極１１１ｇｊの幅（ｙ方向にて規定される距離）で規定される領域では十分でなく、図２１にて点線で囲う領域ＴＡｊのように、チャネル長の方向ｙにおいて広く形成しなければならない。
【００１５】
よって、ソース・ドレイン領域１１２ｓｊ，１１２ｄｊの表面についても、凹凸形状になっているので、ソース・ドレイン電極（図示なし）を形成することが困難な場合がある。また、これと共に、チャネル長の方向ｙにおいて、ソース・ドレイン電極を微細に形成することが困難になる場合がある。
【００１６】
この他に、上記においては、一対のソース・ドレイン領域１１２ｓｊ，１１２ｄｊの形成を、凹凸面の形成後に実施するために、凹部ＴＲｊにおいて電界が拡散し、凸部ＣＶｊよりも凹部ＴＲｊにてオフ電流が増加する場合がある。そして、Ｓファクタが低下する不具合が生ずる場合がある。
【００１７】
このように、半導体素子の特性を向上させると共に、半導体素子の微細化を実現することは困難であった。
【００１８】
したがって、本発明は、半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現可能な半導体装置、および、その製造方法を提供する。
【課題を解決するための手段】
【００１９】
本発明の半導体装置は、半導体基板に設けられた半導体素子を具備し、前記半導体素子は、前記半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板において前記ゲート電極を挟むように設けられた一対のソース・ドレイン領域とを含む、電界効果トランジスタであり、前記半導体基板は、前記ゲート電極が設けられる部分の表面が凹凸面になるように形成されており、前記半導体基板の凹凸面のうち凸部では、前記一対のソース・ドレイン領域の表面と同じ高さの面を覆うように前記ゲート絶縁膜が形成されると共に、前記ゲート電極が当該ゲート絶縁膜の上面に設けられており、前記半導体基板の凹凸面のうち凹部では、前記一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うように前記ゲート絶縁膜が形成されると共に、当該ゲート絶縁膜が設けられた溝の内部を埋め込むように前記ゲート電極が設けられている。
【００２０】
好適には、前記半導体基板の凹凸面に設けられた溝は、当該溝の側面が当該半導体基板の深さ方向に沿うように形成されている。
【００２１】
好適には、前記半導体基板の凹凸面に設けられた溝は、当該半導体基板の深さ方向に対して傾斜した傾斜面を含むように形成されている。
【００２２】
好適には、前記半導体基板の凹凸面に設けられた溝の傾斜面は、（１１１）面である。
【００２３】
好適には、前記一対のソース・ドレイン領域は、前記半導体基板の凹凸面の凸部と凹部とにおいて、同一の形状になるように形成されている。
【００２４】
好適には、前記一対のソース・ドレイン領域は、前記半導体基板の凹凸面の凸部と凹部との各部分において、上面が平坦であり、半導体基板内で同じ深さまで形成されている。
【００２５】
本発明の半導体装置の製造方法は、半導体基板上に設けられたゲート絶縁膜と、前記ゲート絶縁膜を介して設けられたゲート電極と、前記半導体基板において前記ゲート電極を挟むように設けられた一対のソース・ドレイン領域とを含む電界効果トランジスタを、半導体素子として形成する半導体素子形成工程を具備し、当該半導体素子形成工程においては、前記半導体基板において前記ゲート電極が設けられる部分の表面を凹凸面に形成し、前記半導体基板の凹凸面のうち凸部では、前記一対のソース・ドレイン領域の表面と同一の面を覆うように前記ゲート絶縁膜を形成すると共に、当該ゲート絶縁膜の上面に前記ゲート電極を形成し、前記半導体基板の凹凸面のうち凹部では、前記一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うように前記ゲート絶縁膜を形成すると共に、当該ゲート絶縁膜が設けられた溝の内部を埋め込むように前記ゲート電極を形成する。
【００２６】
好適には、前記半導体素子形成工程は、前記半導体基板の表面において前記半導体素子を構成する前記ゲート絶縁膜および前記ゲート電極を形成する部分にダミーゲート絶縁膜を介してダミーゲート電極を形成すると共に、前記半導体素子を構成する前記一対のソース・ドレイン領域を、当該ダミーゲート電極を挟むように形成する第１ステップと、前記ダミーゲート電極の上面が露出し、前記一対のソース・ドレイン領域の上面が被覆されるように前記半導体基板の表面に平坦化膜を形成する第２ステップと、前記ダミーゲート電極および前記ダミーゲート絶縁膜を除去することによって、前記半導体基板において前記ダミーゲート電極および前記ダミーゲート絶縁膜が形成されていた表面を露出させ、当該表面部分に開口を形成する第３ステップと、前記半導体基板において前記開口が形成された表面についてエッチング処理を実施することで前記溝を設けて、前記半導体基板に前記凹凸面を形成する第４ステップと、前記半導体基板に形成された前記凹凸面を被覆するように絶縁膜を成膜することによって前記ゲート絶縁膜を形成する第５ステップと、前記凹凸面に形成されたゲート絶縁膜を被覆するように導電膜を成膜することによって、前記ゲート電極を形成する第６ステップとを有する。
【００２７】
好適には、前記半導体基板の凹凸面の凸部と凹部とにおいて、前記一対のソース・ドレイン領域が同一の形状になるように当該一対のソース・ドレイン領域を形成する。
【００２８】
本発明においては、半導体基板においてゲート電極が設けられる部分の表面を凹凸面に形成する。そして、その半導体基板の凹凸面のうち凸部では、半導体基板において一対のソース・ドレイン領域の表面と同一の面を覆うようにゲート絶縁膜を形成すると共に、当該ゲート絶縁膜の上面にゲート電極を形成する。また、半導体基板の凹凸面のうち凹部では、半導体基板において一対のソース・ドレイン領域の表面から内部へ向けて設けられた溝の面を覆うようにゲート絶縁膜を形成する共に、当該ゲート絶縁膜が設けられた溝の内部を埋め込むようにゲート電極を形成する。
【発明の効果】
【００２９】
本発明によれば、半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現可能な半導体装置、および、その製造方法を提供することができる。
【図面の簡単な説明】
【００３０】
【図１】図１は、本発明の第１実施形態に係る半導体装置１００を示す図である。
【図２】図２は、本発明の第１実施形態に係る半導体装置１００を示す図である。
【図３】図３は、本発明の第１実施形態に係る半導体装置１００を示す図である。
【図４】図４は、本発明の第１実施形態に係る半導体装置１００を示す図である。
【図５】図５は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図６】図６は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図７】図７は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図８】図８は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図９】図９は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図１０】図１０は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図１１】図１１は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図１２】図１２は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図１３】図１３は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図１４】図１４は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図１５】図１５は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図１６】図１６は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【図１７】図１７は、本発明の第２実施形態に係る半導体装置１００ｂを示す図である。
【図１８】図１８は、本発明の第２実施形態に係る半導体装置１００ｂの変形例を示す図である。
【図１９】図１９は、本発明の実施形態に係る半導体装置１００ｃを示す図である。
【図２０】図２０は、本発明の実施形態に係る半導体装置１００ｄを示す図である。
【図２１】図２１は、半導体装置１００Ｊを示す図である。
【図２２】図２２は、半導体装置１００Ｊを示す図である。
【図２３】図２３は、半導体装置１００Ｊを示す図である。
【図２４】図２４は、半導体装置１００Ｊを示す図である。
【発明を実施するための形態】
【００３１】
以下より、本発明の実施形態について説明する。
【００３２】
説明は、下記の手順で行う。
１．第１実施形態（溝が矩形形状）
２．第２実施形態（溝がテーパー形状）
３．その他
【００３３】
＜１．第１実施形態＞
（Ａ）装置構成
図１〜図４は、本発明の第１実施形態に係る半導体装置１００を示す図である。
【００３４】
ここで、図１は、半導体装置１００の上面を示している。また、図２〜図４は、半導体装置１００の断面を示している。具体的には、図２は、図１に示すＸ１−Ｘ２部分において紙面に垂直な断面を示している。また、図３は、図１に示すＹ１−Ｙ２部分において紙面に垂直な断面を示している。また、図４は、図１に示すＹ３−Ｙ４部分において紙面に垂直な断面を示している。
【００３５】
半導体装置１００は、図１から図４に示すように、半導体基板１０１を有する。半導体基板１０１は、たとえば、単結晶シリコンからなる基板であり、酸化シリコンなどの絶縁材料で素子分離領域２００が設けられている。そして、半導体基板１０１においては、素子分離領域２００で区画された領域に、半導体素子１１０が設けられている。
【００３６】
図１に示すように、半導体素子１１０は、ＦＥＴであって、ゲート電極１１１ｇと、一対のソース・ドレイン領域１１２ｓ，１１２ｄとを有している。
【００３７】
半導体素子１１０を構成するゲート電極１１１ｇは、図１に示すように、半導体基板１０１の面（ｘｙ面）において、一対のソース・ドレイン領域１１２ｓ，１１２ｄに挟まれるように設けられている。また、ゲート電極１１１ｇは、一対のソース・ドレイン領域１１２ｓ，１１２ｄが並んでいるチャネル長の方向ｙに対して、垂直な方向ｘに延在している。つまり、ゲート電極１１１ｇは、チャネルの幅方向ｘが長手方向になるように形成されている。
【００３８】
このゲート電極１１１ｇは、導電材料によって形成されている。たとえば、Ｔｉ，Ｒｕ，Ｈｆ，Ｉｒ，Ｃｏ，Ｗ，Ｍｏ，Ｌａ，Ｎｉ，Ｃｕ，Ａｌ等の金属材料や、これらのＳｉ化合物、または、これらのＮ化合物などの導電材料を用いて形成されている。また、上記導電材料を、適宜、組み合わせて、ゲート電極１１１ｇを形成しても良い。その他、適宜、複数の導電材料を積層させて、ゲート電極１１１ｇを形成しても良い。
【００３９】
上記のゲート電極１１１ｇは、図２に示すように、半導体基板１０１の表面に、ゲート絶縁膜１１１ｚを介して形成されている。ゲート絶縁膜１１１ｚは、たとえば、Ａｌ，Ｙ，Ｚｒ，Ｌａ，Ｈｆ，Ｔａから選択される金属の酸化物，酸化ケイ化物，窒化酸化物，酸化窒化ケイ化物などの高誘電体率（Ｈｉｇｈ−ｋ）材料を用いて形成されている。
【００４０】
図２に示すように、半導体基板１０１の表面には、ゲート電極１１１ｇの長手方向ｘに沿って凹凸形状の凹凸面が形成されており、ゲート電極１１１ｇは、ゲート絶縁膜１１１ｚを介して、この凹凸面を被覆するように形成されている。本実施形態では、半導体基板１０１の深さ方向ｚに側面が沿った溝Ｍが、チャネル１０１ｃの幅方向ｘにて等しいピッチで繰り返し設けられている。そして、この溝Ｍによって形成された凸部ＣＶと凹部ＴＲとの表面に、ゲート電極１１１ｇおよびゲート絶縁膜１１１ｚが形成されている。
【００４１】
また、図２に示すように、ゲート電極１１１ｇは、表面が平坦であって、凹凸面において、凹部ＴＲに対応する部分が凸部ＣＶに対応する部分よりも、厚くなるように形成されている。
【００４２】
そして、ゲート電極１１１ｇは、図３に示すように、凸部ＣＶでは、半導体基板１０１の表面において、一対のソース・ドレイン領域１１２ｓ，１１２ｄに挟まれるように形成されている。そして、図４に示すように、半導体基板１０１の表面の凹部ＴＲでは、凹部ＴＲの内部において、ゲート電極１１１ｇが一対のソース・ドレイン領域１１２ｓ，１１２ｄに挟まれるように形成されている。
【００４３】
また、図３と図４とに示すように、ゲート電極１１１ｇは、凸部ＣＶと凹部ＴＲとにおいて断面形状が異なり、チャネル長Ｌ１２，Ｌ３４が互いに異なるように形成されている。
【００４４】
具体的には、図３に示すように、凸部ＣＶでは、半導体基板１０１の表面が凹状でなく、平坦であり、その平坦な半導体基板１０１の表面に、ゲート電極１１１ｇが、ゲート絶縁膜１１１ｚを介して形成されている。このため、凸部ＣＶでは、チャネル長Ｌ１２は、一対のソース・ドレイン領域１１２ｓ，１１２ｄの間の距離に相当する。
【００４５】
これに対して、図４に示すように、凹部ＴＲでは、半導体基板１０１の表面から深さ方向ｚに凹状に溝が形成されており、その溝の表面を被覆するように、ゲート絶縁膜１１１ｚが形成されている。そして、そのゲート絶縁膜１１１ｚが形成された溝の内部を埋め込むように、ゲート電極１１１ｇが形成されている。このため、凹部ＴＲでは、チャネル長Ｌ３４は、一対のソース・ドレイン領域１１２ｓ，１１２ｄの間の距離に対して、ゲート電極１１１ｇが一対のソース・ドレイン領域１１２ｓ，１１２ｄから深さ方向ｚに埋め込まれた距離を加算した距離に相当する。
【００４６】
このため、本実施形態では、図３と図４とに示すように、凸部ＣＶにおけるチャネル長Ｌ１２よりも、凹部ＴＲにおけるチャネル長Ｌ３４の方が長くなるように、ゲート電極１１１ｇが形成されている。
【００４７】
そして、図３と図４とに示すように、半導体基板１０１の表面においては、サイドウォールＳＷがゲート電極１１１ｇを挟むように、ゲート電極１１１ｇの両側面に設けられている。
【００４８】
半導体素子１１０Ｊを構成する一対のソース・ドレイン領域１１２ｓ，１１２ｄは、図３，図４に示すように、低濃度不純物領域１１２Ｌｓ，１１２Ｌｄを含み、低濃度不純物領域１１２Ｌｓ，１１２Ｌｄが、サイドウォールＳＷの下方に設けられている。低濃度不純物領域１１２Ｌｓ，１１２Ｌｄは、いわゆるエクステンション領域であって、接合が浅い領域として、半導体基板１０１の表層に形成されている。
【００４９】
また、図３，図４に示すように、一対のソース・ドレイン領域１１２ｓ，１１２ｄは、高濃度不純物領域１１２Ｈｓ，１１２Ｈｄを含み、高濃度不純物領域１１２Ｈｓ，１１２Ｈｄが、低濃度不純物領域１１２Ｌｓ，１１２Ｌｄを挟むように設けられている。この高濃度不純物領域１１２Ｈｓ，１１２Ｈｄは、低濃度不純物領域１１２Ｌｓ，１１２Ｌｄよりも、接合が深い位置になるように形成されている。また、高濃度不純物領域１１２Ｈｓ，１１２Ｈｄは、表面にシリサイド膜で覆われており、ソース電極（図示なし），ドレイン電極（図示なし）がコンタクトされる。
【００５０】
このように、上記の半導体素子１１０は、いわゆるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＦＥＴとして形成されている。そして、図２〜図４に示すように、平坦化膜ＳＺなどのような層間絶縁膜によって、半導体素子１１０は被覆されている。
【００５１】
（Ｂ）製造方法
上記の半導体装置を製造する製造方法の要部に関して説明する。
【００５２】
図５から図１６は、本発明の第１実施形態に係る半導体装置の製造方法において、各工程にて製造される装置の要部を示す図である。
【００５３】
ここでは、図５，図７，図９，図１１，図１３，図１５のそれぞれは、前述の図２と同様に、図１のＸ１−Ｘ２部分において紙面に垂直な断面について示している。そして、図６，図８，図１０，図１２，図１４，図１６のそれぞれは、前述の図３または図４と同様に、図１のＹ１−Ｙ２部分またはＹ３−Ｙ４部分において紙面に垂直な断面について示している。具体的には、（ａ）は、図１に示すＹ１−Ｙ２部分において紙面に垂直な断面を示している。また、（ｂ）、図１に示すＹ３−Ｙ４部分において紙面に垂直な断面を示している。
【００５４】
図５から図１６において順次示すように、本実施形態においては、ＦＥＴである半導体素子１１０を、いわゆるダマシンプロセスによって形成する。
【００５５】
（１）トランジスタ形成工程
上記の半導体装置を製造する際には、まず、図５，図６に示すように、トランジスタ形成工程を実施する。
【００５６】
ここでは、図５，図６に示すように、半導体基板１０１において素子分離領域２００で区画された領域に、通常のＭＯＳプロセスでトランジスタＴｒを設ける。本実施形態では、半導体基板１０１の表面に、ダミーゲート絶縁膜１１１ｚｄを介在してダミーゲート電極１１１ｇｄが設けられたトランジスタＴｒを形成する。
【００５７】
本工程では、半導体基板１０１の表面のうち半導体素子１１０のゲート絶縁膜１１１ｚ，ゲート電極１１１ｇの形成部分に、ダミーゲート絶縁膜１１１ｚｄを介してダミーゲート電極１１１ｇｄを形成する。また、本工程では、半導体素子１１０のゲート絶縁膜１１１ｚ，ゲート電極１１１ｇの形成よりも先に、半導体素子１１０を構成する一対のソース・ドレイン領域１１２ｓ，１１２ｄを、上記のダミーゲート電極１１１ｇｄを挟むように形成する。
【００５８】
具体的には、まず、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造の素子分離領域２００を、半導体基板１０１の表層に形成する。そして、半導体基板１０１の表面を酸化して酸化シリコンからなる保護膜（図示なし）を、チャネリングの防止のために形成する。その後、しきい値を調整するために、半導体基板１０１においてトランジスタＴｒを設ける領域に不純物をイオン注入する。そして、その保護膜を除去する。
【００５９】
そして、図５，図６に示すように、ダミーゲート絶縁膜１１１ｚｄおよびダミーゲート電極１１１ｇｄの形成を実施する。
【００６０】
ここでは、たとえば、半導体基板１０１の表面について熱酸化処理を実施することで、１〜３ｎｍ程度の膜厚の酸化シリコン膜（図示なし）を成膜する。そして、たとえば、ＣＶＤ法を用いて、３０〜１００ｎｍ程度の膜厚のポリシリコン膜（図示なし）を、酸化シリコン膜（図示なし）上に成膜する。その後、そのポリシリコン膜（図示なし）についてパターン加工することで、ダミーゲート電極１１１ｇｄを形成する。そして、さらに、その酸化シリコン膜（図示なし）についてパターン加工することで、ダミーゲート絶縁膜１１１ｚｄを形成する。
【００６１】
そして、図６に示すように、一対のソース・ドレイン領域１１２ｓ，１１２ｄの形成を実施する。
【００６２】
ここでは、まず、図６に示すように、一対のソース・ドレイン領域１１２ｓ，１１２ｄを構成する低濃度不純物領域１１２Ｌｓ，１１２Ｌｄを形成する。
【００６３】
低濃度不純物領域１１２Ｌｓ，１１２Ｌｄの形成では、ダミーゲート電極１１１ｇｄをマスクとして、半導体基板１０１の表層に不純物をイオン注入する。
【００６４】
具体的には、半導体素子１１０をｎ型ＭＯＳとして形成する場合には、ＡｓやＰなどのｎ型不純物をイオン注入する。また、ｐ型ＭＯＳとして形成する場合には、ＢやＩｎなどのｐ型不純物をイオン注入する。
【００６５】
そして、図６に示すように、サイドウォールＳＷを形成する。
【００６６】
サイドウォールＳＷの形成では、半導体基板１０１の表面においてダミーゲート電極１１１ｇｄを被覆するように、絶縁体膜（図示なし）を成膜する。たとえば、ＣＶＤ法によって、シリコン窒化膜を絶縁体膜（図示なし）として成膜する。そして、その絶縁体膜（図示なし）について、エッチバック処理を実施することで、サイドウォールＳＷを設ける。
【００６７】
そして、図６に示すように、一対のソース・ドレイン領域１１２ｓ，１１２ｄを構成する高濃度不純物領域１１２Ｈｓ，１１２Ｈｄを形成する。
【００６８】
高濃度不純物領域１１２Ｈｓ，１１２Ｈｄの形成では、ダミーゲート電極１１１ｇｄおよびサイドウォールＳＷをマスクとして、半導体基板１０１の表層に不純物をイオン注入する。
【００６９】
具体的には、低濃度不純物領域１１２Ｌｓ，１１２Ｌｄの形成と同様に、ｎ型ＭＯＳを形成する場合には、ＡｓやＰなどのｎ型不純物をイオン注入する。また、ｐ型ＭＯＳを形成する場合には、ＢやＩｎなどのｐ型不純物をイオン注入する。
【００７０】
この後、熱処理を実施することによって、上記において注入した不純物を活性化させて、一対のソース・ドレイン領域１１２ｓ，１１２ｄを形成する。
【００７１】
そして、高濃度不純物領域１１２Ｈｓ，１１２Ｈｄの表層に、シリサイド膜（図示なし）を形成する。たとえば、Ｃｏ，Ｎｉ，Ｐｔなどの金属のシリサイドになるように、シリサイド膜（図示なし）を形成する。
【００７２】
このように、上述の図１から図４に示した半導体素子１１０のゲート電極１１１ｇおよびゲート絶縁膜１１１ｚの形状が異なるトランジスタＴｒを、本工程で形成する。つまり、図５，図６に示すように、ダミーゲート電極１１１ｇｄ，ダミーゲート絶縁膜１１１ｚｄが、チャネル１０１ｃの幅方向ｘにて半導体基板１０１の表面（ｘｙ面）に沿って延在するが、半導体基板１０１の深さ方向ｚに沿った部分を含まないように形成する。
【００７３】
（２）平坦化膜形成工程
つぎに、図７，図８に示すように、平坦化膜形成工程を実施する。
【００７４】
ここでは、図７，図８に示すように、半導体基板１０１の表面に平坦化膜ＳＺを設ける。
【００７５】
本工程では、上記工程で形成したトランジスタＴｒにおいて、ダミーゲート電極１１１ｇｄの上面が露出し、他の部分が平坦化膜ＳＺで被覆されるように、平坦化膜ＳＺを半導体基板１０１の表面に形成する。
【００７６】
具体的には、まず、トランジスタＴｒを被覆するように、たとえば、シリコン酸化膜（図示なし）を半導体基板１０１の表面に形成する。その後、たとえば、ダミーゲート電極１１１ｇｄの上面が露出するまで、そのシリコン酸化膜（図示なし）についてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃａｈｎｉｃａｌ  Ｐｏｌｉｓｈ）処理を実施する。これにより、図７，図８に示すように、平坦化膜ＳＺが形成される。
【００７７】
（３）ダミーゲート電極・ダミーゲート絶縁膜除去工程
つぎに、図９，図１０に示すように、ダミーゲート電極・ダミーゲート絶縁膜除去工程を実施する。
【００７８】
ここでは、図９，図１０に示すように、上記工程で形成したトランジスタＴｒのダミーゲート電極１１１ｇｄとダミーゲート絶縁膜１１１ｚｄとについて除去する。これにより、半導体基板１０１においてダミーゲート電極１１１ｇｄおよびダミーゲート絶縁膜１１１ｚｄが形成されていた表面を露出させ、当該表面部分に開口を形成する。
【００７９】
具体的には、まず、ダミーゲート電極１１１ｇｄについて除去する。たとえば、Ｃｌ２ガス，ＨＢｒガス、および、ＣＬ２とＨＢｒの混合ガスを用いて、ドライエッチング処理を実施することによって、ダミーゲート電極１１１ｇｄを選択的に除去する。
【００８０】
その後、ダミーゲート絶縁膜１１１ｚｄについて除去する。たとえば、フッ酸を用いたウェットエッチング処理の実施によって、ダミーゲート絶縁膜１１１ｚｄを選択的に除去する。
【００８１】
このようにダミーゲート電極１１１ｇｄとダミーゲート絶縁膜１１１ｚｄとについて除去することで、一対のサイドウォールＳＷの間において、半導体基板１０１の表面を露出させる。
【００８２】
（４）溝形成工程
つぎに、図１１，図１２に示すように、溝形成工程を実施する。
【００８３】
ここでは、図１１，図１２に示すように、半導体基板１０１の表面に溝Ｍを形成する。
【００８４】
本工程では、半導体基板１０１において開口が形成された表面についてエッチング処理を実施することで半導体基板１０１の表面に溝Ｍを設ける。これにより、半導体基板１０１の表面に、凹凸形状の凹凸面を形成する。
【００８５】
具体的には、図１１，図１２に示すように、レジストパターンＰＲを形成する。ここでは、半導体基板１０１において凸部ＣＶを形成する部分の表面を被覆し、凹部ＴＲを形成する部分の表面が露出するように、レジストパターンＰＲを形成する。つまり、図示を省略しているが、上面において、チャネル長の方向ｙにストライプ状に延在する部分を含むように、レジストパターンＰＲを形成する。
【００８６】
その後、そのレジストパターンＰＲをマスクとして半導体基板１０１についてエッチング処理を実施することで、半導体基板１０１に溝Ｍを形成する。たとえば、Ｃｌ２とＯ２との混合ガスを用いて、ドライエッチング処理を実施することで、３０〜６０ｎｍ程度の深さになるように、溝Ｍを形成する。そして、更に、フッ酸を用いて後処理を実施することで、上記のエッチング処理によって生じたダメージ層（図示なし）を除去する。この後、レジストパターンＰＲを除去する。
【００８７】
これによって、半導体基板１０１の表面には、凸部ＣＶと凹部ＴＲとが設けられ、表面が凹凸形状に形成される。
【００８８】
（５）高誘電体膜形成工程
つぎに、図１３，図１４に示すように、高誘電体膜形成工程を実施する。
【００８９】
ここでは、図１３，図１４に示すように、半導体基板１０１に形成された凹凸面を被覆するように、高誘電体膜１１１ｚｍを成膜する。本実施形態では、半導体基板１０１の凹凸面の他に、平坦化膜ＳＺの上面、一対のサイドウォールＳＷが対面する側面を被覆するように、高誘電体膜１１１ｚｍを形成する。
【００９０】
具体的には、図１３に示すように、半導体基板１０１において凸部ＣＶと凹部ＴＲとのそれぞれの表面を被覆するように、高誘電体膜１１１ｚｍを形成する。これにより、図１４（ａ）に示すように、凸部ＣＶにおいては、その上面が高誘電体膜１１１ｚｍで被覆される。また、図１４（ｂ）に示すように、凹部ＴＲにおいては、半導体基板１０１に形成された溝Ｍの底面および側面が高誘電体膜１１１ｚｍで被覆される。
【００９１】
高誘電体膜１１１ｚｍについては、たとえば、ＣＶＤ法やＡＬＤ法によって、上述した高誘電体材料を成膜することで形成する。たとえば、２ｎｍ厚の酸化ハフニウム膜を、高誘電体膜１１１ｚｍとして形成する。具体的には、ＨｆＣｌ２とＮＨ３とを用いてＣＶＤ法によって、酸化ハフニウム膜を形成する。この他に、有機系のＨｆガスを用いてＣＶＤ法によって、酸化ハフニウム膜を形成してもよい。
【００９２】
（６）金属膜形成工程
つぎに、図１５，図１６に示すように、金属膜形成工程を実施する。
【００９３】
ここでは、図１５，図１６に示すように、半導体基板１０１に形成された凹凸形状の表面、平坦化膜ＳＺの上面、および、一対のサイドウォールＳＷが対面する側面を、高誘電体膜１１１ｚｍを介して被覆するように、金属膜１１１ｇｍを形成する。
【００９４】
具体的には、図１５に示すように、半導体基板１０１において凸部ＣＶと凹部ＴＲとのそれぞれの表面を、高誘電体膜１１１ｚｍを介して被覆するように、金属膜１１１ｇｍを形成する。これにより、図１６（ａ）に示すように、凸部ＣＶにおいては、その上面が高誘電体膜１１１ｚｍを介して金属膜１１１ｇｍで被覆されると共に、一対のサイドウォールＳＷの間が金属膜１１１ｇｍで埋め込まれる。また、図１６（ｂ）に示すように、凹部ＴＲにおいては、半導体基板１０１に形成された溝Ｍの底面および側面が、高誘電体膜１１１ｚｍを介して金属膜１１１ｇｍで被覆されると共に、一対のサイドウォールＳＷの間が金属膜１１１ｇｍで埋め込まれる。
【００９５】
この金属膜１１１ｇｍについては、たとえば、スパッタリング法によって、上述した金属材料を成膜することで形成する。
【００９６】
（７）ゲート電極・ゲート絶縁膜形成工程
つぎに、図２〜図４に示したように、ゲート電極・ゲート絶縁膜形成工程を実施して、半導体素子１１０を完成させる。
【００９７】
ここでは、高誘電体膜１１１ｚｍおよび金属膜１１１ｇｍを加工して、図２〜図４に示したように、ゲート電極１１１ｇおよびゲート絶縁膜１１１ｚを形成する。本実施形態では、平坦化膜ＳＺ上に形成された高誘電体膜１１１ｚｍおよび金属膜１１１ｇｍを除去するように、平坦化処理を実施することで、ゲート電極１１１ｇおよびゲート絶縁膜１１１ｚを形成する。
【００９８】
具体的には、金属膜１１１ｇｍおよび高誘電体膜１１１ｚｍについてＣＭＰ処理を平坦化膜ＳＺの上面が露出するまで実施する。これによって、金属膜１１１ｇｍと高誘電体膜１１１ｚｍとが順次研磨されて、ゲート電極１１１ｇ，ゲート絶縁膜１１１ｚが形成される。
【００９９】
この後、層間絶縁膜（図示なし）で被覆後、ソース電極およびドレイン電極（図示なし）の形成を行い、半導体素子１１０を完成させる。
【０１００】
（Ｃ）まとめ
以上のように、本実施形態においては、半導体基板１０１に半導体素子１１０が設けられている。この半導体素子１１０は、電界効果トランジスタであって、ゲート絶縁膜１１１ｚ，ゲート電極１１１ｇ，一対のソース・ドレイン領域１１２ｓ，１１２ｄを有する。半導体素子１１０において、ゲート絶縁膜１１１ｚは、半導体基板１０１の表面に設けられている。また、ゲート電極１１１ｇは、半導体基板１０１の表面においてゲート絶縁膜１１１ｚを介して設けられている。そして、一対のソース・ドレイン領域１１２ｓ，１１２ｄは、半導体基板１０１においてゲート電極１１１ｇを挟むように設けられている。
【０１０１】
本実施形態において半導体素子１０１は、ゲート電極１１１ｇが設けられる部分の表面が凹凸面になるように形成されている。この半導体素子１０１の凹凸面のうち、凸部ＣＶでは、半導体基板１０１において一対のソース・ドレイン領域１１２ｓ，１１２ｄの表面と同一の面を覆うようにゲート絶縁膜１１１ｚが形成される。そして、これと共に、ゲート電極１１１ｇが当該ゲート絶縁膜１１１ｚの上面に設けられている。これに対して、半導体基板の凹凸面のうち凹部ＴＲでは、半導体基板１０１において一対のソース・ドレイン領域１１２ｓ，１１２ｄの表面から内部へ向けて設けられた溝Ｍの面を覆うようにゲート絶縁膜１１１ｚが形成されている。そして、これと共に、当該ゲート絶縁膜１１１ｚが設けられた溝Ｍの内部を埋め込むようにゲート電極１１１ｇが設けられている。また、一対のソース・ドレイン領域１１２ｓ，１１２ｄは、半導体基板１０１の凹凸面の凸部ＣＶと凹部ＴＲとにおいて、同一の形状になるように形成されている。
【０１０２】
上記のように、本実施形態では、ＦＥＴである半導体素子１１０において、チャネルの幅方向ｘが凹凸面に形成されている。このため、実効的なチャネル幅を増加させることができる。
【０１０３】
特に、本実施形態では、半導体基板１０１の凹凸面に設けられた溝Ｍは、当該溝Ｍの側面が当該半導体基板１０１の深さ方向ｚに沿うように形成されている。このため、実効的なチャネル幅を、効果的に増加させることができる。
【０１０４】
また、凹凸形状の側壁にてチャネルが形成されるので、Πゲートと同様な効果によって、Ｓファクタを改善できる。そして、凹部ＴＲにおいては、いわゆるｒａｉｓｅｄ  Ｓ／Ｄ構造と同様な不純物のプロファイルになっているので、コーナー効果によって、Ｓファクタをより改善することができる。
【０１０５】
よって、本実施形態においては、低電圧での駆動を容易に実現することができる。
【０１０６】
上記の半導体素子１１０の形成では、上述したように、いわゆるダマシンプロセスによってゲートを形成している。このため、ゲート電極１１１ｇの作成時のアライメントの関係を考慮して、凹凸形状をチャネル長の方向ｙにおいて広く形成する必要がない。
【０１０７】
具体的には、図１に示すように、ゲート電極１１１ｇの幅（ｙ方向にて規定される距離）で規定される領域ＴＡのように、チャネル長と同じ幅で凹凸形状を形成し、チャネル長よりも広い幅で凹凸形状を形成する必要がない。つまり、半導体基板１０１の表面においては、ゲート電極１１１ｇの直下のみが凹凸形状になるように形成されている。
つまり、一対のソース・ドレイン領域１１２ｓ，１１２ｄは、凸部ＣＶと凹部ＴＲとの各部分において、上面が平坦であり、半導体基板１０１内で同じ深さまで形成されている。
【０１０８】
よって、本実施形態では、ソース・ドレイン領域１１２ｓ，１１２ｄの表面が凹凸形状になっていないので、ソース・ドレイン電極（図示なし）の形成が容易である。また、これと共に、チャネル長の方向ｙにおいて、ソース・ドレイン電極の微細化を容易に実現することができる。
【０１０９】
この他に、本実施形態では、一対のソース・ドレイン領域１１２ｓ，１１２ｄの形成を凹凸形状の形成前に実施するために、凹部ＴＲにおいて電界が拡散し、凸部ＣＶよりも凹部ＴＲにてオフ電流が増加することを防止できる。
【０１１０】
したがって、本実施形態においては、半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現することができる。
【０１１１】
＜２．第２実施形態＞
本発明の第２実施形態について説明する。
【０１１２】
（Ａ）装置構成など
図１７は、本発明の第２実施形態に係る半導体装置１００ｂを示す図である。
【０１１３】
ここで、図１７は、図２と同様に、図１に示すＸ１−Ｘ２部分において紙面に垂直な断面を示している。なお、図１７のＹ１−Ｙ２部分において紙面に垂直な断面については、図３と同様である。また、図１７のＹ３−Ｙ４部分において紙面に垂直な断面については、図４と同様である。
【０１１４】
本実施形態は、図１７に示すように、半導体素子１１０ｂにおいて、ゲート電極１１１ｇｂ，ゲート絶縁膜１１１ｚｂが、第１実施形態と異なる。この点を除き、第１実施形態と同様である。このため、重複する個所については、記載を省略する。
【０１１５】
図１７に示すように、半導体素子１１０ｂは、第１実施形態の場合と同様に、ＦＥＴであって、ゲート電極１１１ｇｂを有している。
【０１１６】
半導体素子１１０ｂを構成するゲート電極１１１ｇｂは、図１７に示すように、チャネル長の方向ｙに対して垂直な方向ｘに延在している。つまり、ゲート電極１１１ｇｂは、チャネルの幅方向ｘが長手方向になるように形成されている。
【０１１７】
上記のゲート電極１１１ｇｂは、図１７に示すように、半導体基板１０１の表面に、ゲート絶縁膜１１１ｚｂを介して形成されている。
【０１１８】
図１７に示すように、半導体基板１０１の表面には、ゲート電極１１１ｇｂの長手方向ｘに沿って凹凸面が形成されており、ゲート電極１１１ｇｂは、ゲート絶縁膜１１１ｚｂを介して、この凹凸面を被覆するように形成されている。
【０１１９】
本実施形態においては、図１７に示すように、半導体基板１０１の深さ方向ｚに対して側面が傾斜している溝Ｍｂが繰り返し、設けられている。溝Ｍｂは、底面が半導体基板１０１の表面（ｘｙ面）に沿っており、半導体基板１０１の表面から深部へ向かって溝Ｍｂの開口面が小さくなるように形成されている。つまり、半導体基板１０１の凹凸面に設けられた溝Ｍｂは、当該半導体基板１０１の深さ方向ｚに対して傾斜した傾斜面を含むように形成されている。そして、この溝Ｍｂによって形成された凸部ＣＶｂと凹部ＴＲｂとの表面に、ゲート電極１１１ｇｂおよびゲート絶縁膜１１１ｚｂが形成されている。
【０１２０】
このゲート電極１１１ｇｂは、第１実施形態にて図３と図４とに示した場合と同様に、凸部ＣＶｂと凹部ＴＲｂとにおいて断面形状が異なり、チャネル長Ｌ１２，Ｌ３４が互いに異なるように形成されている。このため、本実施形態においても、半導体素子１１０ｂは、凸部ＣＶにおけるチャネル長Ｌ１２よりも、凹部ＴＲにおけるチャネル長Ｌ３４の方が長くなるように形成されている（図３，図４参照）。
【０１２１】
本実施形態においては、第１実施形態の（４）溝形成工程が異なることを除いて、第１実施形態の場合と同様にして、上記の半導体素子１１０ｂを形成する。
【０１２２】
図示を省略しているが、本実施形態の（４）溝形成工程では、第１実施形態の場合と同様に、レジストパターンＰＲを形成する（図１１，図１２参照）。
【０１２３】
この後、第１実施形態の場合と異なり、そのレジストパターンＰＲをマスクとして半導体基板１０１についてエッチング処理を実施して、半導体基板１０１の（１００）面を掘り込んで、（１１１）面を露出させることで、半導体基板１０１に溝Ｍｂを形成する。たとえば、ＫＯＨなどを含むアルカリ系のエッチング液を用いたウェットエッチング処理を実施する。具体的には、溝Ｍｂが３０〜６０ｎｍ程度の深さになるように、上記のエッチング処理を実施する。この後、レジストパターンＰＲを除去する。
【０１２４】
これによって、半導体基板１０１の表面には、凸部ＣＶｂと凹部ＴＲｂとが設けられ、表面が凹凸形状に形成される。
【０１２５】
そして、第１実施形態の場合と同様にして、（５）高誘電体膜形成工程，（６）金属膜形成工程，（７）ゲート電極・ゲート絶縁膜形成工程を順次実施して、半導体素子１１０ｂを完成させる。
【０１２６】
（Ｂ）まとめ
以上のように、本実施形態においては、第１実施形態の場合と同様に、ＦＥＴである半導体素子１１０ｂにおいて、チャネルの幅方向ｘが凹凸形状に形成されている。このため、実効的なチャネル幅を増加させることができる。また、凹凸形状の側壁にてチャネルが形成されるので、Πゲートと同様な効果等によって、Ｓファクタを改善できる。
【０１２７】
よって、本実施形態においては、第１実施形態の場合と同様に、低電圧での駆動を容易に実現することができる。
【０１２８】
また、本実施形態では、第１実施形態の場合と同様に、いわゆるダマシンプロセスによってゲートを形成しているので、第１実施形態の場合と同様な効果を好適に奏することができる。
【０１２９】
したがって、本実施形態においては、半導体素子の特性を向上させると共に、半導体素子の微細化を容易に実現することができる。
【０１３０】
（Ｃ）変形例
なお、上記においては、図１７に示したように、溝Ｍｂの底面が半導体基板１０１の表面（ｘｙ面）に対して水平に沿った場合について示したが、これに限定されない。
【０１３１】
図１８は、本発明の第２実施形態に係る半導体装置１００ｂの変形例を示す図である。
【０１３２】
ここで、図１８は、図１７と同様に、図１に示すＸ１−Ｘ２部分において紙面に垂直な断面を示している。また、図１８のＹ１−Ｙ２部分において紙面に垂直な断面については、図３と同様である。また、図１８のＹ３−Ｙ４部分において紙面に垂直な断面については、図４と同様である。
【０１３３】
図１８に示すように、溝Ｍｂは、底面がなく、半導体基板１０１の表面（ｘｙ面）に対して傾斜した面が底部で交差するように溝Ｍｂを形成しても良い。つまり、断面形状がテーパー形状でなく、三角形状になるように、溝Ｍｂを形成しても良い。
【０１３４】
＜３．その他＞
本発明の実施に際しては、上記の実施形態に限定されるものではなく、種々の変形形態を採用することができる。
【０１３５】
図１９は、本発明の実施形態に係る半導体装置１００ｃを示す図である。
【０１３６】
図１９に示すように、一対のソース・ドレイン領域１１２ｓ，１１２ｄについては、上面の位置が、半導体基板１０１にてゲート絶縁膜１１１ｚが設けられた面よりも下方に位置する部分を含むように形成しても良い。具体的には、一対のソース・ドレイン領域１１２ｓ，１１２ｄにおいて、高濃度不純物領域１１２Ｈｓ，１１２Ｈｄの上面が、半導体基板１０１にてゲート絶縁膜１１１ｚが設けられた面よりも下方に位置するように形成しても良い。
【０１３７】
この場合には、第１実施形態の（１）トランジスタ形成工程において、高濃度不純物領域１１２Ｈｓ，１１２Ｈｄの上面の一部をエッチング処理によって除去する。その後、第１実施形態の各工程を実施することで、上記のように、半導体装置１００ｃを形成する。
【０１３８】
図２０は、本発明の実施形態に係る半導体装置１００ｄを示す図である。
【０１３９】
図２０に示すように、一対のソース・ドレイン領域１１２ｓ，１１２ｄの上面に応力印加層ＳＫが被覆するように形成しても良い。たとえば、一対のソース・ドレイン領域１１２ｓ，１１２ｄにおいて、高濃度不純物領域１１２Ｈｓ，１１２Ｈｄの上面に応力印加層ＳＫが被覆させてもよい。応力印加層ＳＫは、たとえば、窒化シリコン膜などの絶縁膜であって、半導体素子１１０のチャネルに対して応力を加えてキャリア移動度を向上させるために形成されている。応力印加層ＳＫは、ＦＥＴである半導体素子１１０がｎ型ＭＯＳトランジスタであるときには、引張応力を与えるように材料を適宜選択して形成される。これに対して、ＦＥＴである半導体素子１１０がｐ型ＭＯＳトランジスタであるときには、圧縮応力を与えるように材料を適宜選択して形成される。
【０１４０】
この場合には、第１実施形態の（１）トランジスタ形成工程において、トランジスタＴｒの各部を被覆するように、応力印加層ＳＫを形成する。その後、第１実施形態の各工程を実施することで、上記のように、半導体装置１００ｄを形成する。
【０１４１】
また、上記の絶縁膜の他に、高濃度不純物領域１１２Ｈｓ，１１２Ｈｄの上面を被覆するシリサイド膜（図示なし）を、上記の応力印加層ＳＫとして形成しても良い。
【０１４２】
なお、上記の実施形態において、半導体装置１００，１００ｂ，１００ｃ、１００ｄは、本発明の半導体装置に相当する。また、上記の実施形態において、半導体基板１０１は、本発明の半導体基板に相当する。また、上記の実施形態において、半導体素子１１０，１１０ｂは、本発明の半導体素子に相当する。また、上記の実施形態において、ゲート電極１１１ｇ，１１１ｇｂは、本発明のゲート電極に相当する。また、上記の実施形態において、ダミーゲート電極１１１ｇｄは、本発明のダミーゲート電極に相当する。また、上記の実施形態において、金属膜１１１ｇｍは、本発明の導電膜に相当する。また、上記の実施形態において、ゲート絶縁膜１１１ｚ，１１１ｚｂは、本発明のゲート絶縁膜に相当する。また、上記の実施形態において、ダミーゲート絶縁膜１１１ｚｄは、本発明のダミーゲート絶縁膜に相当する。また、上記の実施形態において、高誘電体膜１１１ｚｍは、本発明の絶縁膜に相当する。また、上記の実施形態において、ソース・ドレイン領域１１２ｄ，１１２ｓは、本発明のソース・ドレイン領域に相当する。また、上記の実施形態において、凸部ＣＶ，ＣＶｂは、本発明の凸部に相当する。また、上記の実施形態において、溝Ｍ，Ｍｂは、本発明の溝に相当する。また、上記の実施形態において、平坦化膜ＳＺは、本発明の平坦化膜に相当する。また、上記の実施形態において、凹部ＴＲ，ＴＲｂは、本発明の凹部に相当する。
【符号の説明】
【０１４３】
１００，１００ｂ，１００ｃ，１００ｄ：半導体装置、１０１：半導体基板、１０１ｃ：チャネル、１１０，１１０ｂ：半導体素子、１１１ｇ，１１１ｇｂ：ゲート電極、１１１ｇｄ：ダミーゲート電極、１１１ｇｍ：金属膜、１１１ｚ，１１１ｚｂ：ゲート絶縁膜、１１１ｚｄ：ダミーゲート絶縁膜、１１１ｚｍ：高誘電体膜、１１２Ｈｓ：高濃度不純物領域、１１２Ｌｓ：低濃度不純物領域、１１２ｄ，１１２ｓ：ソース・ドレイン領域、２００：素子分離領域、ＣＶ，ＣＶｂ：凸部、Ｍ，Ｍｂ：溝、ＰＲ：レジストパターン、ＳＫ：応力印加層、ＳＷ：サイドウォール、ＳＺ：平坦化膜、ＴＲ，ＴＲｂ：凹部、Ｔｒ：トランジスタ
【図１】
0005640379.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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