(57)【特許請求の範囲】
【請求項１】
ａ）主表面及び第１の伝導形領域を有するＧａＡｓを基本とする基板を準備し、前記主表面の少くとも一部は、本質的に原子的に清浄かつ原子的に秩序だっている工程；
ｂ）前記主表面の少くとも前記一部上に、全体の組成ＧａｘＡｙＯ２を有する酸化物の層を形成する工程であって、ここで酸化物は基板と界面を形成しており、Ｇａは実質的に３＋酸化物状態にあり、ＡはＧａを３＋酸化状態に安定化するのに適した１ないし複数の電子的に正の安定化元素で、ｘはゼロより大きいか等しく、ｚはＧａとＡの両方が十分酸化されるという条件を満すよう選択され、ｙ／（ｘ＋ｙ）が０．１より大きい工程；
ｃ）酸化物の前記層及び前記界面を通して、前記第１の伝導形領域中に少くとも１つのイオン種を注入する工程；
ｄ）その上に酸化物層を有する基板を、注入されたイオンの少くとも主要部分を活性化するのに有効な温度に加熱し、前記加熱は高分解透過電子顕微鏡によって検出できる種類の欠陥が、前記界面に本質的に形成されないよう、１℃／分乃至３００℃／分の範囲の速度で行われる工程；
ｅ）ＭＯＳ−ＦＥＴのソース接触、ドレイン接触及びゲート接触を提供する工程；及び
ｆ）ＭＯＳ−ＦＥＴに実質的にドレイン電流／電圧ヒステリシスが無いように選択されたポストメタライゼーションアニールを、ＭＯＳ−ＦＥＴに施す工程；
を含む少くとも１つのプレーナ金属−酸化物−半導体電界効果トランジスタ（“ＭＯＳ−ＦＥＴ”）を含むＧａＡｓを基本とする集積回路の作製方法。
【請求項２】
工程ｄ）は１−１００℃／分の範囲の速度で前記基板を加熱することを含む請求項１記載の方法。
【請求項３】
工程ｄ）は炉内で基板を加熱することを含む請求項１記載の方法。
【請求項４】
基板を加熱する追加工程が含まれ、追加工程は酸化物堆積後、イオン注入前に行われ、前記追加アニール工程は、界面トラップ密度が減少するように選択される請求項１記載の方法。
【請求項５】
前記ポストメタライゼーションアニールは、基板を３５０°以上の温度に加熱することを含む請求項１記載の方法。
【請求項６】
ＡはＳｃ，Ｙ，希土類元素及びアルカリ土類元素から成る類から選択される請求項１記載の方法。
【請求項７】
ＡはＳｃ，Ｙ，Ｌａ，Ｎｄ，Ｇｄ，Ｄｙ，Ｈｏ，Ｅｒ及びＬｕから成る類から選択される請求項６記載の方法。
【請求項８】
ＡはＧｄである請求項７記載の方法。
【請求項９】
ＧａＡｓを基本とする基板は、半絶縁性ＧａＡｓを含む請求項１記載の方法。
【発明の詳細な説明】
【０００１】
関連出願の相互引用
本明細書はホン（Ｈｏｎｇ）らにより、１９９８年６月８日に出願された権利者を同じくする米国特許出願第０９／０９３，５５７号及びチェン（Ｃｈｅｎ）らにより１９９８年７月７日に出願された出願第０９／１２２，５５８号に関連する。すべての特許、特許出願及びここで引用した他の参照文献は、ここに参照文献として含まれる。
【０００２】
技術分野
本発明はＧａＡｓを基本とする半導体基体上の酸化物層を含む製品、典型的な場合、ＧａＡｓを基本とする電界効果トランジスタ（ＦＥＴ）及びそのようなＦＥＴを含む集積回路の作製方法に係る。
【０００３】
本発明の背景
ＧａＡｓを基本とするトランジスタ及び回路は、特にＧａＡｓ中の比較的高い電子移動度及び半絶縁性ＧａＡｓ基板が入手できることのため、たとえば無線通信装置、高速論理ＩＣ及び高パワーマイクロ波デバイスで使われている。
【０００４】
初期のデバイスには、高密度の界面準位を含むゲート酸化物／ＧａＡｓ界面の低品質の問題があった。近年、この問題に対して、本質的な努力が払われた。たとえば、米国特許第５，４５１，５４８号は、Ｇｄ3 Ｇａ5 Ｏ12の高品質単結晶からのｅ−ビーム蒸着により、ＧａＡｓ上にＧａ2 Ｏ3 薄膜を形成することを、明らかにしている。
【０００５】
米国特許出願第０９／０９３５５７号は、全体の組成がＧａx Ａy Ｏz の酸化物を含む製品（たとえばＧａＡｓを基本とするＭＯＳ−ＦＥＴ）について明らかにしている。ここで、ＡはＧａを３＋酸化状態に安定化するのに適した元素で、ｘはゼロに等しいかそれより大きく、ｙ／（ｘ＋ｙ）は０．１より大きく、ｚはＧａとＡの両方が本質的に十分酸化されるという要件を満足するよう、選択される。
【０００６】
上で引用した’５５８特許出願は全体の組成が上で規定したようにＧａx Ａy Ｏz のゲート酸化物層を含むＧａＡｓを基本とするＭＯＳ−ＦＥＴの作製方法を明らかにしている。この方法は注入活性化及び他のプロセス工程に続くゲート酸化物層の形成を含み、ゲート酸化物形成後に高温（たとえば＞７００℃のプロセスは行われない。
【０００７】
しかし、’５５８の特許出願は欠点をもつことがわかった。具体的には、許容できるデバイスの歩留りが比較的低いことである。更に、他の従来技術のＧａＡｓを基本とする金属／絶縁体／半導体ＦＥＴと共通に、’５５８特許出願に従って作られるデバイスは、ドレイン電流／電圧特性の著しいヒステリシスを示し、また時間とともにドレイン電流の著しい減少を示し、しばしば許容できない短い寿命をもつデバイスを生じる。たとえば、ワイ・エイチ・ヨン（Ｙ・Ｈ・Ｊｅｏｎｇ）、アイイーイーイー・エレクトロン・デバイス・レターズ（ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ）第１５（７）巻，２５１頁（１９９４）、特に図３及び４を参照のこと。この参照文献は、１０4 ｓの時間でドレイン電流が２２％減少することを明らかにし、かつ明らかにしたＧａＡｓＭＩＳＦＥＴは、“蓄積モードＧａＡｓＭＩＳＦＥＴの中では最も良い特性を示す”と述べている。明らかに、ＧａＡｓを基本とするＭＯＳＦＥＴを商業用に用いるには、上で参照したヒステリシスと時間に伴う減少は、本質的に除かなければならない。
【０００８】
ＧａＡｓを基本とするＭＯＳデバイスの可能性のある利点を考えると、デバイス歩留りを改善するそのようなデバイスの作製方法を実現することが、著しく望ましいであろう。本明細書は、そのような方法を明らかにする。本方法はまた、本質的にドレイン電流ヒステリシスが無く、時間に伴うドレイン電流のドリフトが本質的に無く、従って長い寿命をもつＭＯＳ−ＦＥＴを生成できる。
【０００９】
本発明の要約
本発明の実施例は、ＧａＡｓを基本とする半導体表面上に、絶縁層（典型的な場合、酸化物層であるが、必ずしもそうではない）を形成することを含む。絶縁体形成直前に、半導体表面は本質的に原子的に清浄で、本質的に原子的に秩序だっている。半導体表面は典型的な場合、１００面である。
【００１０】
ここで、もし不純物原子による表面の被覆が単原子層の１％より小さく（典型的な場合、本質的に小さい）、好ましくは単原子層の０．１％より小さいなら、半導体表面は“本質的に原子的に清浄”と考えられる。不純物原子による被覆の程度は、既知の方法（ＸＰＳ）により、測定できる。たとえば、ピー・ピアネッタ（Ｐ．Ｐｉａｎｅｔｔａ）ら、フィジカル・レビュー・レターズ（Ｐｈｙｓ．Ｒｅｖ．Ｌｅｔｔｅｒｓ），第３５（２０）巻，１３５６頁（１９７５）を参照のこと。
【００１１】
ＧａＡｓを基本とする１００半導体表面は、もし表面が清浄な２×４（又は可能性としては４×６あるいはその他）ＲＨＥＥＤ（反射高エネルギー電子線回折）パターンを示せば、“本質的に原子的に秩序だっている”と考えることができる。本質的に原子的に秩序だった１００ＧａＡｓ表面を生成するために使用できる方法は知られており、本質的に原子的に清浄な１００ＧａＡｓ表面を生成させるための技術である。本質的に原子的に清浄で、本質的に電子的に秩序だったＧａＡｓ表面は、しばしば“再構成”表面と呼ばれる。
【００１２】
本発明はたとえば、低ゲート酸化物／半導体禁制帯中央界面準位密度を含む改善された特性を有するＧａＡｓを基本とするＭＯＳ−ＦＥＴを含む製品（たとえば、ＩＣあるいはＩＣを含む個人通信デバイス）の作製方法で実施される。
【００１３】
より具体的には、本発明はたとえば、主表面を有するＧａＡｓを基本とする基板、主表面から基板中に延びる第１の伝導形の２つの空間的に分離された領域（それぞれ、“ソース”及び“ドレイン”と呼ばれる）、前記ソース及びドレインのそれぞれの上に配置された金属接触、ソース及びドレイン間の主表面上に配置された酸化物層（“ゲート酸化物”と呼ばれる）及びゲート酸化物層上に配置されたゲート金属接触を含むＧａＡｓを基本とするＭＯＳ−ＦＥＴを含む製品の作製方法で実施される。
【００１４】
ＭＯＳ−ＦＥＴはプレーナデバイス（すなわち、半導体表面が平坦で、エッチングされたくぼみやエピタキシャル再成長がない）で、ソース及びドレイン領域は第２の伝導形のＧａＡｓを基本とする材料中に延び、ゲート酸化物／半導体界面は禁制帯中央の状態密度が高々１０11ｃｍ-2ｅｖ-1であると有利である。
【００１５】
ゲート酸化物層は典型的な場合、全体の組成Ｇａx Ａy Ｏz を持つが、必ずしもそうでなくてよい。ここで、Ｇａは本質的に３＋酸化状態で、ＡはＧａを３＋酸化状態に安定化するための１ないし複数の電子的に正の安定化元素、ｘはゼロに等しいかそれより大きく、ｙ／（ｘ＋ｙ）は０．１に等しいかそれより大きく、ＺはＧａとＡが本質的に十分酸化されるという要件を満すのに十分である。ここで、Ｇａ及びＡは、各元素の少くとも８０％（好ましくは少くとも９０％）が十分酸化されれば、すなわち元素の最も高い酸化状態にあれば、それぞれ“本質的に十分酸化された”と考えられる。Ｇａの最も高い酸化状態は、３＋である。Ａの最も高い酸化状態は、Ａに依存する。たとえば、もしＡがアルカリ土類なら、状態は２＋で、もしＡがＳｃ、Ｙ又は希土類元素なら、状態はしばしば３＋であるが常にそうではない。
【００１６】
製品を作る方法は、ＧａＡｓを基本とする半導体基体（典型的な場合、エピタキシャルドープＧａＡｓ層を上に有する半絶縁性ＧａＡｓ基板）を準備することを含み、エピタキシャル層の表面の少くとも一部は、本質的に原子的に清浄で、秩序だった表面である。本質的に原子的に清浄で秩序だった表面上に、酸化物層をその場形成する工程；酸化物層及び界面を通して、少くとも１つのイオン種を、第１の伝導形領域中に注入する工程；注入されたイオンの少くとも主要部分を活性化するのに有効な温度に、上に酸化物層を有する基板を加熱する工程が含まれる。加熱は高分解透過電子顕微鏡（ＨＲ−ＴＥＭ）により検出できる形の欠陥は、本質的に界面に形成されないように、行われる。ＭＯＳ−ＦＥＴのソース接触、ドレイン接触及びゲート接触を形成すること、ＭＯＳ−ＦＥＴが本質的にドレイン電流／電圧ヒステリシスを持たないように、ＭＯＳ−ＦＥＴをメタライゼーション後アニールすることが含まれる。
【００１７】
形成工程はたとえば、酸化物層が上で定義したように、全体の組成Ｇａx Ａy Ｏz を持つように、酸化物層を形成することを含む。
【００１８】
本方法の一実施例において、酸化物層は２つの（それ以上の可能性も）堆積源からの同時堆積により、形成される。源の１つはＧａ2 Ｏ3 （典型的な場合粉末状）を含み、他方は典型的な場合、やはり粉末状の安定化元素の酸化物（たとえばＧｄ2 Ｏ3 ）を含む。別の実施例において、酸化物層は安定化元素の酸化物、たとえばＧｄ2 Ｏ3 又はＧｄ3 Ｇａ5 Ｏ12のようなＧａ−Ｇｄ−酸化物を含む単一の堆積源からの堆積により、形成される。
【００１９】
当業者には周知のように、ＧａＡｓを基本とするデバイスの分野では、熱処理は急速熱アニール（ＲＴＡ）により行うのが一般的である。なぜなら、炉アニール中で用いられる長時間アニールは、“基板品質の劣化及び注入ドーパントの拡散といったある種の好ましくない効果を、引き起すから”である。超高速集積回路：ガリウムひ素ＬＳＩ、特に章１，ＩＶ，“急速熱アニーリング”２７−２８頁及び５４頁の中程、ティー・イコマ（Ｔ．Ｉｋｏｍａ）編、半導体及び半金属の第２９巻、ウィラードソン（Ｗｉｌｌａｒｄｓｏｎ）及びビア（Ｂｅｅｒ）を参照のたと。しかし、我々は、たとえば注入活性化のためにＲＴＡを用いると、しばしばＧａＡｓ／酸化物界面に欠陥が形成されることを見い出した。現在、これらの欠陥は、少くとも部分的にデバイスの低歩留りの原因であると信じている。また、上で述べた欠陥を形成しない熱処理（比較的遅い加熱又は冷却を含む）を発見した。そのため、長い寿命及び本質的にドレイン電流ヒステリシスがないことを含む優れた特性をもつＧａＡｓを基本とするＭＯＳ−ＦＥＴを、高い歩留りで作製することが可能である。
【００２０】
本発明の詳細な記述
我々は先に本質的に原子的に清浄で、本質的に原子的に秩序だったＧａＡｓを基本とする半導体基体の（典型的な場合１００面）表面を準備することにより、かつ表面上に酸化物誘電体材料の第１の単原子層が完成する前に、汚染に表面を露出するのを適切に制限することにより、良好な界面特性をもつＧａＡｓを基本とする半導体／酸化物層構造が生成できることを見い出した。
【００２１】
原理的には、本質的に原子的に清浄な表面を生成し、汚染に対して必要なように露出を低くできる任意の装置が、本発明を実施するのに適している可能性はあるが、実際には装置は典型的な場合、１ないし複数のＵＨＶチャンバを含むであろう。多チャンバ装置の場合、２つのチャンバは一般に転送モジュールにより共に接続され、モジュールは基体を大気に露出することなく、１つのチャンバから他への半導体基体の転送を容易にする。典型的な場合、転送はＵＨＶ条件下で行われる。そのような装置は知られている。たとえば、エム・ホン（Ｍ．Ｈｏｎｇ）ら、ジャーナル・エレクトロニック・マテリアルズ（Ｊ．Ｅｌｅｃｔｒｏｎｉｃ  Ｍａｔｅｒｉａｌｓ）、第２３巻，６２５（１９９４）を参照のこと。
【００２２】
たとえば、我々の装置はＭＢＥ成長チャンバ（バックグランド圧は典型的な場合、約２×１０-11 Ｔｏｒｒ）、誘電体薄膜堆積チャンバ（典型的な場合約１×１０-10 Ｔｏｒｒ）及びこれらのチャンバを接続する転送モジュール（典型的な場合約６×１０-11 Ｔｏｒｒ）から成る。
【００２３】
図１は電子デバイスの例、すなわちＧａＡｓを基本とするＭＯＳ−ＦＥＴを概略的に描いたものである。数字１４０−１４７はそれぞれ、ＧａＡｓ基体（たとえばｐ形）、ソース領域（たとえばｎ形）、ドレイン領域（たとえばｎ形）、ドレイン接触、ソース接触、ゲート酸化物、ゲート接触及びフィールド酸化物をさす。１４０及び１４５間の界面には、＜１０11／ｃｍ2 ・ｅＶの界面状態密度があり、典型的な場合、再結合速度は＜１０4 ｃｍ／ｓである。
【００２４】
上で引用した’５５８特許出願中で明らかにされているＧａＡｓＭＯＳＦＥＴの作製方法は、表面再構成とイオン注入及び注入活性化後のゲート酸化物堆積を含む。この一連の工程により、低界面状態密度をもつＭＯＳデバイスができるが、そのようなデバイスの歩留りは低い。従って、我々が研究を続けた目的の１つは、デバイスの低歩留りの理由を明らかにし、便利な高歩留りプロセスを発見することであった。更に別の目的は、本質的にドレイン電流／電圧ヒステリシスを持たず、時間とともに本質的にドレイン電流がドリフトしない（減少しない）ＧａＡｓＭＯＳ−ＦＥＴを作ることができる方法を、明らかにすることである。以下で述べる方法は、これらの目的にあわせることができる。
【００２５】
図２は流れ図で、本発明の重要な工程を示す。工程Ａ及びＢは、従来のものである。工程Ｂは典型的な場合、本質的に原子的に清浄で、原子的に秩序だった表面を生成させる。しかし、もし表面の質が所望のとうりでなければ、簡単な従来の処理により典型的な場合、所望の表面再構成が十分行える。
【００２６】
ウエハは典型的な場合、ＵＨＶ下で酸化物成長チャンバへ転送され、ゲート酸化物層の堆積が始まる。工程Ｃを参照のこと。堆積は先に述べたように、単一の堆積源（たとえばＧｄ2 Ｏ3 ，Ｇｄ3 Ｇａ5 Ｏ12又は他のＧａ−Ｇｄ−酸化物）又は複数のそのような源（たとえば別の源中のＧｄ2 Ｏ3 及びＧａ2 Ｏ3 粉末）を用いて、堆積できる。他の酸化物も有用である可能性がある。
【００２７】
ゲート酸化物層の堆積が完了した後、酸化物層を通して、ドープされたＧａＡｓ中に適当な原子が注入される。これは従来の方式でできる。たとえば、分離のためＯ+ イオンが注入され、またソース及びドレイン領域を形成するため、Ｓｉが注入される。
【００２８】
工程Ｅは注入種の活性化アニールを含み、以下に詳細に述べる。重要なことは、その工程は界面に本質的に欠陥が発生しない（ＨＲ−ＴＥＭで観測して）ように行われる。
【００２９】
工程Ｆは本質的に従来通りで、フォトレジスト層のパターン形成、ソース及びドレイン領域中のゲート酸化物層を通してのエッチングを含む。それはまた、ゲート接触の堆積を含む。
【００３０】
工程Ｇはドレイン電流／電圧ヒステリシスを本質的に除くポストメタライゼーションアニールを含む。
【００３１】
工程Ｈは試験、切断、ワイヤボンディング又は封入といった従来の工程を含む。
【００３２】
本発明のいくつかの好ましい実施例は、ゲート酸化物堆積後、工程Ｄのイオン注入前のアニーリング工程を含む。これは界面でのトラップ密度を減すと信じられる。たとえば、アニールはフォーミングガス又は不活性雰囲気下で行われ、１０℃／分で７００℃まで加熱し、７００℃に３時間保ち、１０℃／分で冷却することを含む。
【００３３】
我々はまた、ポストメタライゼーションアニールにより、ドレイン電流／電圧ヒステリシスが本質的に除けることを見い出した。図２３及び２４を参照のこと。たとえば、熱処理は（１０℃／分での）３７５℃への加熱、３７５℃での３時間の保持、（１０℃／分での）室温への冷却を含み、すべてフォーミングガス下で行われる。加熱及び冷却は、ＨＲＴＥＭにより検出できる欠陥の形成を避けるのに十分であれば、厳密でなくてよい。典型的な場合、速度は１−３００℃／分の範囲である。アニーリング温度及び時間は一般に、本質的にドレイン電流／電圧ヒステリシスがないデバイスを生じるように選択される。たとえば、３５０℃又はそれ以下（３時間その温度に保持、加熱及び冷却速度１０℃／分）でアニールしたデバイスは、本質的にヒステリシスが無いわけではなく、一方３７５℃でアニールしたデバイス（他の条件は上と同じ）は、本質的にヒステリシスが無いことを見い出した。他の熱処理条件（たとえば、より高温でのより短い時間）でも所望の結果は得られるから、最適な結果を得るためには、一般に日常的な実験が必要である。
【００３４】
図３はＧａＡｓ及びその上のＧａ−Ｇｄ−酸化物層間の界面の一部の高分解透過電子顕微鏡写真である。酸化物層は、Ｇａ−Ｇｄ−酸化物上に堆積させた保護ＳｉＯ2 層を有する再構成ＧａＡｓ表面上に、その場形成した。次に、この組合せを、７００℃まで４５秒でＲＴＡ（加熱速度約５０−１００℃／秒）し、続いて急冷した。図は明らかに界面における欠陥領域を示し、これは少くとも低い歩留りの問題の重要な一因と信じられる。知る限りにおいて、我々が発見したＲＴＡで誘発される欠陥の存在を明らかにするか、示唆した従来技術はない。“ＲＴＡ”というのは、ここでは任意の急速加熱プロセス、典型的な場合、ほぼ１０００−６０００℃／分の範囲での加熱（冷却）速度をもつプロセスをさす。
【００３５】
ＲＴＡしたＳｉＯ2 ／Ｇａ−Ｇｄ酸化物／ＧａＡｓ組合せ中に界面欠陥を発見した後、界面欠陥を生成しない熱処理を見い出す方向に、研究を向けた。遅い加熱／遅い冷却処理により、（知る限り）界面欠陥のない界面を生成できることを発見した。ＲＴＡは遅い加熱より、ＧａＡｓ中に損傷を発生する可能性がないと一般に信じられているから、この発見は驚きである。
【００３６】
たとえば、約７００℃への遅い加熱（たとえば１℃／秒）、浸透（たとえばその温度で１時間）及び室温への遅い冷却（たとえば１℃／秒）を含む酸化物で被覆したＧａＡｓの熱処理により、ＨＲ−ＴＥＭ（分解能は典型的な場合０．２−０．３ｎｍ又はそれより良い）により検出可能な欠陥が本質的にない酸化物／ＧａＡｓ界面が残ることを発見した。
【００３７】
更に例として、界面に本質的に欠陥がないような遅い（１０℃／分）加熱及び冷却で、保護雰囲気（フォーミングガスとＡｓ過剰圧）下で、炉内でＳｉ活性化を行った（８５０℃、５分間）。
【００３８】
上述のように、本発明の方法は、通常よりはるかに遅い温度変化を含む少くとも１度の熱処理（たとえば活性化アニール）を含む。典型的な場合、変化速度は対象とする温度範囲、典型的な場合室温から８５０℃までの少くとも一部で、約３００℃／分より小さい。変化の速度は必ずしも一定ではなく、適当な温度での“浸透”も除外されない。一例として、ディプリーションモードＧａＡｓＭＯＳ−ＦＥＴ用のＯ+ 活性化アニールは、ａ）３００℃までのゆっくりした昇温（１℃／秒）及び３００℃、３００秒間ウエハ保持；ｂ）１℃／秒の４００℃までのゆっくりした昇温及び４００℃、３００秒間ウエハ保持；ｃ）１℃／秒の５００℃までの昇温及び５００℃、２０秒間ウエハ保持；ｄ）１℃／秒の室温までの降温を含み、すべてＨｅ下で行った。他の不活性ガスも適当である。
【００３９】
図４−９は本発明に従うｎ−チャネル・ディプリーションモードＧａＡｓＭＯＳ−ＦＥＴの一連のプロセス工程の概略を示す。図４において、数字１１−１３はそれぞれ半絶縁性ＧａＡｓ基板、ｎ−ドープエピタキシャルＧａＡｓ層（“チャネル”層）とも呼ばれる）及びゲート酸化物層をさす。酸化物層はチャネル層の本質的に原子的に清浄でかつ原子的に秩序だった１００面上に、堆積させる。図５において、数字１４は低密度Ｓｉ注入（ｎ形）領域をさす。高密度Ｓｉ注入により、図６中の領域１５が形成される。Ｓｉ活性化アニールの後、Ｏ+ 注入とそれに続く活性化アニールにより、図７の分離領域１６が形成される。酸化物層１３はパターン形成され、ソース及びドレイン接触が形成される。図８を参照のこと。最後に、図９はゲート接触１８を含むプロセス後のデバイスを示す。
【００４０】
上の一連の工程において、図５−６の工程は必要に応じて行えばよい。それらが無いと、Ｓｉ注入領域１４及び１５のないデバイスができる。
【００４１】
図１０−１６は本発明に従うｎ−チャネルエンハンスメントモードＧａＡｓＭＯＳ−ＦＥＴの一連のプロセス工程の概略を示す。図１０において、数字２１−２３はそれぞれ半絶縁性基板、ｐ−エピタキシャル１００ＧａＡｓ層（チャネル層）及びチャネル層の本質的に原子的に清浄で、原子的に秩序だった１００面上に堆積させたゲート酸化物層をさす。図１１は低密度Ｓｉ注入領域２４を示し、図１２は高密度Ｓｉ注入後のソース及びドレイン領域２５を示す。図１３は更にｐ井戸接触注入２６を示す。活性化アニールの後、酸化物層２３はメタライゼーションを容易にするため、パターン形成される。図１４は井戸接触２７を、図１５は更にソース及びドレイン接触２８を、図１６はゲート接触２９を示す。
【００４２】
実施例１
ディプリーションモードＧａＡｓＭＯＳ−ＦＥＴを、以下のように作った。従来の半絶縁性（１００面）ＧａＡｓ基板上に、意図的にはドープしていないＧａＡｓバッファ層を成長させ、続いて１００ｎｍＳｉ−ドープ（ｎ形）エピタキシャルＧａＡｓチャネル層（４×１０17ｃｍ-3）を成長させた。エピタキシャル層は多チャンバＵＨＶシステム中で、５８０−６００℃において、ＭＢＥにより成長させた。多チャンバＵＨＶシステムは、固体源ＧａＡｓＭＢＥチャンバ、酸化物チャンバ、他の既知の機能をもつ部分及びこれらのチャンバを接続するＵＨＶ転送モジュールを含む。酸化物チャンバ及び転送モジュールのバックグランド圧は、それぞれ＜１０-9Ｔｏｒｒ及び２−５×１０-10 Ｔｏｒｒであった。エピタキシャル成長後、ウエハの冷却中、ＲＨＥＥＤにより検証されるように、Ａｓ安定化Ｃ（２×４）ＧａＡｓ表面が保たれた。次に、ウエハはＵＨＶ転送モジュールを通して、その場で、酸化物チャンバに転送された。Ｇａ5 Ｇｄ3 Ｏ12の単結晶ターゲットから、ｅ−ビーム蒸着により、原子的に清浄で、秩序だった１００ＧａＡｓ表面上に、５４ｎｍ厚のＧａ−Ｇｄ酸化物薄膜を堆積させた。薄膜は組成Ｇａ6.4 Ｇｄ3.6 Ｏx をもち、約５５０℃の基板温度で成長した。薄膜厚さはエリプソメトリ及びＸ線反射により、測定した。酸素含有量は金属成分を完全に酸化するのに本質的に十分であった。
【００４３】
酸化物形成後、酸化物を通した酸素注入（２×１０13ｃｍ-2，２００ｋｅＶ）により、デバイス分離をした。従来の方式で、フォトレジストの３μｍパターン形成層を、注入マスクとして用いた。次に、ウエハは注入種活性化のため、熱処理した（３００℃まで１℃／秒，３００℃に３００秒；４００℃まで１℃／秒，４００℃に３００秒；５００℃まで１℃／秒，５００℃に２０秒；１℃／秒で室温まで、すべてＨｅ下）。続いて、先に述べたフォトレジストパターンを用いて、ソース及びドレイン領域から（周知のＨＣｌを基本とする溶液を用いて）酸化物を除去することにより、酸化物層をパターン形成した。酸化物除去後、ｎ−オーム性金属接触を形成するため、従来の方式で、Ｇｅ／Ｎｉ／ＡｕＧｅ／Ａｇ／Ａｕ（５／５／２６．８＋１３．２／５０／１００ｎｍ）を堆積させた。最後に、Ｔｉ／Ｐｔ／Ａｕ（２５／５０／３００ｎｍ）のｅ−ビーム蒸着及びリフトオフにより、従来の方式でゲート接触及び相互接続を作り、ＭＯＳ−ＦＥＴをポストメタライゼーションアニールをした。
【００４４】
デバイス作製の完了後、無作為に選択したデバイスについて、各種のデバイス特性を測定した。図１７−２２は本質的に上述のように生成させた混合酸化物（全金属含有量の約３６原子パーセントを有するＧａ−Ｇｄ酸化物）を有するＭＯＳ−ＦＥＴから得られた結果の例を示す。
【００４５】
図１７は５４ｎｍＧａ−Ｇｄ酸化物層を有するＭＯＳ構造のゲート特性を示す。降伏特性は対称的で、降伏電圧は３５Ｖ（約６．５ＭＶ／ｃｍ）もの高さであった。図１８は５４ｎｍＧａ−Ｇｄゲート酸化物を有する２０×１００μｍのドレインＩ−Ｖ特性を示す。デバイスは＋３Ｖゲート電圧まで蓄積モードで動作できる。より大きなゲート長をもつデバイスの場合、蓄積モード動作に対しては、より高い順方向ゲート電圧が得られる。このことは、高品質の酸化物／ＧａＡｓ界面であることを示している。最大ドレイン電流密度及びピークコンダクタンスは、それぞれ２００ｍＡ／ｍｍ及び５０ｍＳ／ｍｍである。図１９に示された平坦な相互コンダクタンスプロフィルは、直線性についての考察において、本発明に従うＭＯＳ−ＦＥＴの利点を、明らかにしている。図２０は従来のカーブトレーサで測定されたデバイスの例（３．２５μｍ×１００μｍ）の出力特性を示す。従来技術の結果とは反対に、本質的にＩ−Ｖヒステリシス及びドレイン電流のドリフトは観測されなかった。前記ヒステリシス及びドリフトが本質的に完全に無いということは、特に酸化物の電荷が無視でき、界面状態密度が低いことを示している。図２０において、垂直の目盛は５ｍＡ／ｄｉｖで、水平の目盛は１Ｖ／ｄｉｖ、Ｖg ＝＋１．５Ｖ、段差の大きさは−０．５Ｖである。デバイスは４．８ＧＨｚの短絡電流利得遮断周波数と、４０．１ＧＨｚの最大発振周波数を示した。
【００４６】
図２１は本発明に従うデバイスの例の順方向及び逆方向走査の両方でのゲートの関数としてのドレイン電流を示す。容易にわかるように、デバイスは無視できるヒステリシスを示し、特に低可動電荷密度と本質的に電荷注入が無いことを示した。
【００４７】
図２２は時間の関数として、デバイスの例のドレイン電流を示す。デバイスはゲート長３．２５μｍを有し、測定はＶds＝５Ｖ、Ｖg ＝＋１．５Ｖで行った。ドレイン電流の変化は、１秒−１０4 秒の時間で１．５％より小さい。ドレイン電流は２月後、本質的に変らず、試験を続けているが、デバイスは期待通り動作し続けている。
【００４８】
本発明に従うＭＯＳ−ＦＥＴにドレイン電流ヒステリシスが本質的に無く、ほぼ完全にドレイン電流ドリフトが無いことは、商業的に有用なＧａＡｓを基本とするプレーナＭＯＳ−ＦＥＴの作製に向って著しく進歩したことを示すと考えられる。このことは優れた直線性、高い相互コンダクタンス、高いゲート降伏電圧の点で特に正しく、かつ本発明に従って作られたデバイスでは、大きな蓄積ゲート電圧も観測された。
【００４９】
現在、本発明の好ましい実施例は、ポストメタライゼーションアニールを含む。そのようなアニールによって、かなり改善されたデバイス特性、特に減少したドレイン電流／電圧ヒステリシスを生むことができる。このことは、図２３及び２４に示されており、これらはそれぞれポストメタライゼーションなし及びそのようなアニールによって生成された本発明に従うデバイスの例の出力Ｉ−Ｖ特性を示す。アニールは３７５℃への加熱（１０℃／分）、３７５℃での３時間の保持、室温への冷却（１０℃／分）を含み、すべてフォーミングガス下で行われる。もちろん、時間及び温度の他の組合せ（たとえば、より高温でのより短時間）でも操作でき、ある程度の少い実験で確立できる。もちろん、この条件（及び他の全ての熱処理）はＨＲ−ＴＥＭにより検出できる界面欠陥が本質的に生成されないように選択されることが絶対的である。図２３及び２４において、測定条件は図２０に示される通りである。
【００５０】
当業者は上述のディプリーションモードＭＯＳ−ＦＥＴの作製方法及びエンハンスメントモードＭＯＳ−ＦＥＴの作製方法は、共通の基板上にディプリーションモード及びエンハンストメントモードＭＯＳ−ＦＥＴを生成させるために、容易に組合せられることが認識できるであろう。得られた組合せは、たとえば本質的に’５５７特許の図１７に示されたものである。このように生成されたＭＯＳ−ＦＥＴは、図２５に概略的に示されるように、たとえばインバータのような集積回路を形成するために、従来の方式で電気的に接続できる。この図で、数字２５１はｎ−チャネルエンハンスメントモードＧａＡｓＭＯＳ−ＦＥＴをさし、２５２はｐ−チャネルエンハンスメントモードＧａＡｓＭＯＳ−ＦＥＴをさす。両方とも本質的に前記図１７に示されるようなものである。回路それ自身は従来のものであるが、ＭＯＳ−ＦＥＴの作製方法は新しく、従来得られなかった特性をもつ回路が作製できる。図２５のインバータは本発明に従う集積回路の代表例である。
【００５１】
当業者は、上述のプロセスは同じ基板上にＧａＡｓを基本としたプレーナｎ−チャネル及びｐ−チャネルＭＯＳ−ＦＥＴを生成させるのに適しているだけでなく、そのようなＭＯＳ−ＦＥＴをＧａＡｓ（金属−半導体）ＭＥＳ−ＦＥＴと組合せるためにも使用できることを認識するであろう。ＭＥＳ−ＦＥＴを生成させるために、たとえばゲート酸化物は各ゲート領域から取り除き、ショットキー障壁接触を作るため、ゲート領域中に適当な金属（たとえばＴｉ／Ｐｔ／Ａｕ）を堆積させる。ＧａＡｓを基本とするＭＥＳ−ＦＥＴは知られており、詳細に説明する必要はない。
【００５２】
実施例２
共通の基板上に一対の相補ＭＯＳ−ＦＥＴを、本質的に上述のように形成させたが、所望のように注入領域を生成させるために、イオン注入を修正したことが異なる。一対のＭＯＳ−ＦＥＴはインバータ回路を形成するため、図２５に示されるように接続される。回路は試験し、期待どうりに動作する。
【００５３】
実施例３
本質的に例２で述べたように、共通の基板上に、複数のｎ−ＭＯＳ−ＦＥＴ、ｐ−ＭＯＳ−ＦＥＴとｎ及びｐＭＥＳ−ＦＥＴを形成したが、ゲート酸化物をいくつかのｎ形デバイス及びいくつかのｐ形デバイスから除き、２５ｎｍＴｉ／３０ｎｍＰｔ／３００ｎｍＡｕをこれらデバイスのゲート領域中に堆積させたことが異なる。デバイス間に導電性相互接続を形成した後、得られた回路を試験したところ、期待どうり動作する。
【図面の簡単な説明】
【図１】本発明に従うデバイスの例、すなわちＧａＡｓを基本とするＭＯＳ−ＦＥＴを概略的に描いた図である。
【図２】流れ図で本発明の工程を示す図である。
【図３】従来のＲＴＡをしたＧａ−Ｇｄ−酸化物／ＧａＡｓ界面の一部の高分解能透過電子顕微鏡写真を示す図である。
【図４】本発明に従ういくつかの作製工程におけるディプリーションモードＧａＡｓＭＯＳ−ＦＥＴを示す図である。
【図５】本発明に従ういくつかの作製工程におけるディプリーションモードＧａＡｓＭＯＳ−ＦＥＴを示す図である。
【図６】本発明に従ういくつかの作製工程におけるディプリーションモードＧａＡｓＭＯＳ−ＦＥＴを示す図である。
【図７】本発明に従ういくつかの作製工程におけるディプリーションモードＧａＡｓＭＯＳ−ＦＥＴを示す図である。
【図８】本発明に従ういくつかの作製工程におけるディプリーションモードＧａＡｓＭＯＳ−ＦＥＴを示す図である。
【図９】本発明に従ういくつかの作製工程におけるディプリーションモードＧａＡｓＭＯＳ−ＦＥＴを示す図である。
【図１０】本発明に従ういくつかの作製工程におけるエンハンスメントモードＧａＡｓＭＯＳ−ＦＥＴを示す図である。
【図１１】本発明に従ういくつかの作製工程におけるエンハンスメントモードＧａＡｓＭＯＳ−ＦＥＴを示す図である。
【図１２】本発明に従ういくつかの作製工程におけるエンハンスメントモードＧａＡｓＭＯＳ−ＦＥＴを示す図である。
【図１３】本発明に従ういくつかの作製工程におけるエンハンスメントモードＧａＡｓＭＯＳ−ＦＥＴを示す図である。
【図１４】本発明に従ういくつかの作製工程におけるエンハンスメントモードＧａＡｓＭＯＳ−ＦＥＴを示す図である。
【図１５】本発明に従ういくつかの作製工程におけるエンハンスメントモードＧａＡｓＭＯＳ−ＦＥＴを示す図である。
【図１６】本発明に従ういくつかの作製工程におけるエンハンスメントモードＧａＡｓＭＯＳ−ＦＥＴを示す図である。
【図１７】本発明に従って作られたディプリーションモードＧａＡｓＭＯＳ−ＦＥＴの特性を示す図である。
【図１８】本発明に従って作られたディプリーションモードＧａＡｓＭＯＳ−ＦＥＴの特性を示す図である。
【図１９】本発明に従って作られたディプリーションモードＧａＡｓＭＯＳ−ＦＥＴの特性を示す図である。
【図２０】本発明に従って作られたディプリーションモードＧａＡｓＭＯＳ−ＦＥＴの特性を示す図である。
【図２１】本発明に従って作られたディプリーションモードＧａＡｓＭＯＳ−ＦＥＴの特性を示す図である。
【図２２】本発明に従って作られたディプリーションモードＧａＡｓＭＯＳ−ＦＥＴの特性を示す図である。
【図２３】ポストメタライゼーションアニールをしないデバイス及びしたデバイスの例の出力Ｉ−Ｖ特性を示す図である。
【図２４】ポストメタライゼーションアニールをしないデバイス及びしたデバイスの例の出力Ｉ−Ｖ特性を示す図である。
【図２５】本発明に従って作られた相補ＭＯＳＦＥＴを含む回路の例のダイヤグラムを示す図である。
【符号の説明】
１４０  ＧａＡｓ基体
１４１  ソース領域
１４２  ドレイン領域
１４３  ドレイン接触
１４４  ソース接触
１４５  ゲート酸化物
１４６  ゲート接触
１４７  フィールド酸化物
１１  半絶縁性ＧａＡｓ基板
１２  ＧａＡｓ層
１３  酸化物層
１４  Ｓｉ注入領域
１５  注入領域，領域
１６  分離領域
１７  （本文中になし）
１８  ゲート接触
２１  半絶縁性基板
２２  ＧａＡｓ層
２３  酸化物層
２４  Ｓｉ注入領域
２５  ソース，ドレイン領域
２６  接触注入
２７  井戸接触
２８  ソース，ドレイン接触
２９  ゲート接触
２５１  ｎ−チャネルエンハンスメントモードＧａＡｓＭＯＳＦＥＴ
２５２  ｐ−チャネルエンハンスメントモードＧａＡｓＭＯＳＦＥＴ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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