(57)【特許請求の範囲】
【請求項１】
ｍビットのデータを同時に読み書き可能なメモリセルアレイを備え、ノーマルアドレスによってメモリセルからｍ×２ｎビットのデータを読出し、そしてページアドレスによりｍビットのページ単位で外部に出力する半導体メモリ装置において、
順次に入力されるノーマルアドレスによってメモリセルから読み出されるｍ×２ｎのデータを、ノーマルアドレスの入力に応答する第１ラッチ入力制御信号（ＬＡｉ１）と第2ラッチ入力制御信号（ＬＡｉ２）に従って交互に貯蔵し、ノーマルアドレスの入力に応答して出力される第１ラッチ出力制御信号（ＬＡｏ１）と第２ラッチ出力制御信号（ＬＡｏ２）に従って交互に出力する第１及び第２ラッチ手段を有し、順次に入力されるノーマルアドレスの一つによりメモリセルから読み出されたデータを外部に出力している間に、その次のノーマルアドレスによりメモリセルから読み出されるデータを貯蔵するデータ貯蔵手段を備えていることを特徴とする半導体メモリ装置。
【請求項２】
データ貯蔵手段から出力されたデータを、ページアドレスによりｍビットのページ単位で出力するページデコーディング手段を更に備える請求項１記載の半導体メモリ装置。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明は半導体メモリ装置の読出し動作改善に関するもので、特にページモードを用いてデータを高速に出力する半導体メモリ装置においてデータアクセス時間を短縮させる装置に関するものである。
【０００２】
【従来の技術】
半導体メモリ装置では読出し時のデータアクセス時間の短縮のために、特定アドレスの入力時に次のアドレスに該当するデータを現在入力されたアドレスに該当するデータと共に感知増幅してラッチし、連続する前後アドレスの入力時にこの既にラッチされたデータを出力することにより、アドレスデコーディング及びデータ感知増幅にかかる時間を短縮させるページモードが採用されている。
【０００３】
図４は従来のページ読出しモードが採用された半導体メモリ装置の構成を示す図である。同図に示す半導体メモリ装置はｍビットのデータを同時に読み書きするもので、ノーマルアドレス信号ＡＮ１〜ＡＮｙを入力とするノーマルアドレスバッファ１０と、ノーマルアドレス信号ＡＮ１〜ＡＮｙによりメモリセルアレイ１２から２n 倍に拡張された領域データ（ｍ×２n ビット）を感知増幅し、この中から抜き出してｍビットのデータにデコーディングするページデコーダ１７とを有する。ページデコーダ１７のデコーディング動作（２n ×ｍ→ｍ）は、ｎビットのページアドレスＡＰ１〜ＡＰｎを入力とするページアドレスバッファ１６の出力である２n 個のデコーディング信号により、ｍ×２n ビットのデータをｍビットずつページ単位で出力するものである。このようなページ読出しモードにおけるページアドレスは、データを読み出すためにメモリセルアレイ１２を制御する必要がなく、ページデコーダ１７によりｍビットずつページ単位でデータをアクセスすればよいので、高速のデータアクセスに有利な方式として知られている。
【０００４】
図５は、図４に示す回路でのデータアクセスにおいて基本的にかかるデータアクセス時間の状態を示すタイミング図である。図５に示すように、時間ｔBAはノーマルアドレス入力信号ＡＮ１〜ＡＮｙの入力後から、この信号ＡＮ１〜ＡＮｙによって出力されるデータのビット数ｍの２n 倍に該当するデータ（ｍ×２n ビット）を一度にデコーディングし感知増幅するまでの時間である。即ち時間ｔBAは、ノーマルアドレス入力信号ＡＮ１〜ＡＮｙがノーマルアドレスバッファ１０を通過するバッファリング時間と、Ｘ／Ｙデコーダ１１でＡＮ１〜ＡＮｙがデコーディングされるデコーディング時間と、メモリセルアレイ１２からメモリセルに貯蔵されたデータを読み出す感知増幅時間の和となる。この時間ｔBA以後のページアドレスによるデータの出力は、感知増幅回路１４によって感知増幅されたｍ×２n ビットのデータがページデコーダ１７を通じて時間ｔPBA の間にｍビットずつ（ページ単位）出力されるようになるので、上記のようなバッファリング時間、デコーディング時間及び感知増幅時間を待たずにページ単位（即ちｍビットずつ）で行われる。時間ｔPBA はページアドレスによるデータ出力時間であって、ページアドレス信号ＡＰ１〜ＡＰｎがページアドレスバッファ１６を通じて入力された後、ページ単位のデータ（ｍビット）が出力バッファ１８を通じて出力されるまでの時間である。また、時間ｔPAはページモードアクセス時間、又はページモードの１サイクル時間であって、一回のノーマルアドレスによって読み出されたｍ×２n ビットのデータがページアドレスにより、ｍビットずつページ単位ですべて出力される時間である。
【０００５】
１ページのデータを出力する場合、ページモードを使用しない時のデータアクセス時間は２n ×ｔBA（ｎはページアドレスビット数）と表すことができる。一方、ページモードを使用する場合のデータアクセス時間はｔBA＋（２n −１）ｔPBA である。通常の半導体メモリ装置において、時間ｔBAを１５０ｎｓとすれば時間ｔPBA は７０ｎｓ程度となる。したがって、ｎ＝３とすればページモードを使用しない場合のデータアクセス時間は１２００ｎｓであり、ページモードを使用する場合のデータアクセス時間は６４０ｎｓである。つまり、ページモードを使用する場合にはページモードを使用しない場合よりデータアクセス時間が４７％程度に短縮される。
【０００６】
しかしながら、このようなページモードにおいては、図５に示したようにノーマルアドレスからページアドレスに転換する時に時間ｔBAを必要とする短所がある。即ち、毎ページモードサイクルの初めごとにｍ×２n ビットのデータをページデコーダ１７の入力側まで読み出すためのバッファリング時間、デコーディング時間及び感知増幅時間の和（ｔBA）が必然的にかかるので、ページモードサイクルの度にデータアクセスにかかる時間がそれだけ増加してしまう。
【０００７】
【発明が解決しようとする課題】
本発明の目的は、データアクセス時間をより一層短縮できるページモードを採用した半導体メモリ装置を提供することにある。
また本発明の目的は、ページモードを採用する半導体メモリ装置において、毎ページモードサイクルの初めごとのノーマルアドレスからページアドレスへの転換により生じるデータアクセス時間の遅延を防止する装置を提供することにある。
【０００８】
【課題を解決するための手段】
このような目的を達成するために本発明は、ｍビットのデータを同時に読み書き可能なメモリセルアレイを備え、ノーマルアドレスによってメモリセルからｍ×２ｎビットのデータを読み出し、そしてページアドレスによりｍビットのページ単位で外部に出力する半導体メモリ装置において、順次入力されるノーマルアドレスによってメモリセルから読み出されるｍ×２ｎのデータを、ノーマルアドレスの入力に応答するラッチ制御信号に従って交互に貯蔵し出力する第１及び第２ラッチ手段からなり、順次に入力されるノーマルアドレスの一つによりメモリセルから読み出されたデータを外部に出力している間に、その次のノーマルアドレスによりメモリセルから読み出されるデータを貯蔵するデータ貯蔵手段を備えていることを特徴とする。
【０００９】
【作用】
このような構成によれば、ページモードの間は、ノーマルアドレスに係るデータ読出し時間が最初のページモードサイクルにのみ存在し、二番目のページモードサイクルからはページアドレスによるデータアクセス時間の経過だけでデータ出力されるようになる。
【００１０】
【実施例】
以下、本発明の好適な実施例を図１〜図３を参照して説明する。なお、下記の説明で一つのページはｍ個のデータビットからなっている。
図１に示すように、ノーマルアドレス入力信号ＡＮ１〜ＡＮｙを入力とするノーマルアドレスバッファ２０、Ｘ／Ｙデコーダ２１、メモリセルアレイ２２、感知増幅回路２４、ページアドレス入力信号ＡＰ１〜ＡＰｎを入力とするページアドレスバッファ２７、ページデコーダ２８、及び出力バッファ２９の構成は、図４に示す回路構成と同じである。また、ノーマルアドレスによりメモリセルアレイ２２から一度にセンシングされるデータビットの数ｋはｍ×２n 個である。
【００１１】
制御論理回路２３はチップ活性化信号バーＣＥｘと、出力活性化信号バーＯＥｘと、後続アドレスの入力を知らせる信号ＬＡＴＣと、ノーマルアドレスバッファ２０及びページアドレスバッファ２７からの各信号とを入力として、感知増幅回路制御信号とラッチ制御信号を発生する。第１及び第２ラッチ部２５、２６はそれぞれｋ個のラッチ回路をもち、感知増幅回路２４から出力されるｋ個のデータビットで構成されたデータを制御論理回路２３から発生されるラッチ制御信号に従って一時貯蔵、又はページデコーダ２８への出力を行う。ページデコーダ２８の入力側には第１及び第２ラッチ部２５及び２６から出力される各ｋ個のデータビットが共に結線されているが、このページデコーダ２８が第１又は第２ラッチ部２５、２６のうちどちらのラッチ部の出力を入力とするかに対する選択はラッチ制御信号によって決定されるようになっている。ページデコーダ２８はページアドレスバッファ２７から発生される２n 個のページデコーディング信号の制御により、前記ｋ個のデータビットで構成されたデータをページ（ｍビット）単位で出力する。
【００１２】
図２は、高速データアクセス動作を遂行するための図１に示す第１及び第２ラッチ部２５、２６と、これに連結された感知増幅回路２４及びページデコーダ２８の詳細回路図である。感知増幅回路２４は、メモリセルアレイ２２から読み出されたｋ個のデータビットＤ１〜Ｄｋを増幅するためのｋ個の感知増幅器ＳＡ１〜ＳＡｋで構成される。感知増幅器ＳＡ１〜ＳＡｋの反転入力端子には基準電圧Ｖｒｅｆが共通に供給される。感知増幅器ＳＡ１〜ＳＡｋの各出力は図２に示すように、第１ラッチ部２５に属するラッチ回路と第２ラッチ部２６に属するラッチ回路とに一つずつ共通に入力される。第１ラッチ部２５はｋ個のラッチ回路２５1 〜２５k で構成され、第２ラッチ部２６はｋ個のラッチ回路２６1 〜２６k で構成される。各ラッチ回路２５1 〜２５k 、２６1 〜２６k はそれぞれ同じ構成である。
【００１３】
例えば、第１ラッチ部２５に属するラッチ回路２５1 は、感知増幅器ＳＡｌの出力端に入力端が接続されたインバータ３２と、電源電圧Ｖｃｃ端とインバータ３２との間にチャネルが接続され第１ラッチ入力制御信号バーＬＡｉ１をゲート入力とするｐ形ＭＯＳトランジスタ３１と、インバータ３２と接地電圧Ｖｓｓ端との間にチャネルが接続され第１ラッチ入力制御信号ＬＡｉｌをゲート入力とするｎ形ＭＯＳトランジスタ３３と、インバータ３２の出力端に接続されたラッチＬ１と、ラッチＬ１の出力端に入力端が接続されたインバータ３５と、電源電圧Ｖｃｃ端とインバータ３５との間にチャネルが接続され第１ラッチ出力制御信号バーＬＡｏ１をゲート入力とするｐ形ＭＯＳトランジスタ３４と、インバータ３５と接地電圧Ｖｓｓ端との間にチャネルが接続され第１ラッチ出力制御信号ＬＡｏ１をゲート入力とするｎ形ＭＯＳトランジスタ３６とからなる。第１ラッチ部２５の他のラッチ回路２５2 〜２５k も同様に構成される。
【００１４】
第２ラッチ部２６に属するラッチ回路２６1 は、感知増幅器ＳＡｌの出力端に入力端が接続されたインバータ３８と、電源電圧Ｖｃｃ端とインバータ３８との間にチャネルが接続され第２ラッチ入力制御信号バーＬＡｉ２をゲート入力とするｐ形ＭＯＳトランジスタ３７と、インバータ３８と接地電圧Ｖｓｓ端との間にチャネルが接続され第２ラッチ入力制御信号ＬＡｉ２をゲート入力とするｎ形ＭＯＳトランジスタ３９と、インバータ３８の出力端に接続されたラッチＬ２と、ラッチＬ２の出力端に入力端が接続されたインバータ４１と、電源電圧Ｖｃｃ端とインバータ４１との間にチャネルが接続され第２ラッチ出力制御信号バーＬＡｏ２をゲート入力とするｐ形ＭＯＳトランジスタ４０と、インバータ４１と接地電圧Ｖｓｓ端との間にチャネルが接続され第２ラッチ出力制御信号ＬＡｏ２をゲート入力とするｎ形ＭＯＳトランジスタ４２とからなる。第２ラッチ部２６の他のラッチ回路２６2 〜２６k も同様に構成される。
【００１５】
第１ラッチ部２５のラッチ回路２５1 と第２ラッチ部２６のラッチ回路２６1 の出力は共に結線されて、ページデコーダ２８の伝送ゲート２８1 に接続される。このように、各感知増幅器ＳＡ１〜ＳＡｋから出力されるｋ個のデータビットはそれぞれ第１ラッチ部２５に属する各ラッチ回路２５1 〜２５k と、第２ラッチ部２６に含まれている各ラッチ回路２６1 〜２６k とを通過する伝送経路を介して伝送される。なお、ページデコーダ２８でｋ個の伝送ゲート２８1 〜２８k を制御するｋビットのページデコーディング信号Ｐ１〜Ｐｋ、（バーＰ１〜Ｐｋ）は、図１のページアドレスバッファ２７から発生される信号である。
【００１６】
図３のタイミング図を参照して、本発明によるページモードのデータアクセス動作について説明する。一番目のページモードサイクルが始まると、一番目のノーマルアドレスによって読み出されたデータが、論理“ハイ”状態の第１ラッチ入力制御信号ＬＡｉ１及び第１ラッチ出力制御信号ＬＡｏ１を入力とする第１ラッチ部２５のラッチＬ１に貯蔵され、ページデコーダ２８に伝送される。ページデコーダ２８は一番目のページアドレスによって制御されるページデコーディング信号Ｐ１〜Ｐｋにより受け取ったデータを出力バッファ２９に伝送する。このとき、第２ラッチ部２６を制御する第２ラッチ入力及び出力制御信号ＬＡｉ２及びＬＡｏ２は論理“ロウ”状態なので、第２ラッチ部２６ではデータラッチ動作が行われない。
【００１７】
一番目のページアドレスによって１ページのデータ（ｍビット）が出力される時間ｔPBA が経過した後に次（二番目）のノーマルアドレスが入力され、これを知らせる信号ＬＡＴＣが論理“ハイ”状態に活性化される。それにより、第２ラッチ入力制御信号ＬＡｉ２が論理“ハイ”状態に活性化されて第２ラッチ部２６にデータが入力される。これによって、二番目のノーマルアドレスによって読み出されたデータが感知増幅回路２４を通じて第２ラッチ部２６のラッチＬ２に貯蔵される。このとき、第２ラッチ出力制御信号ＬＡｏ２は依然として論理“ロウ”状態であるので、第１ラッチ部２５に貯蔵されている一番目のデータがページデコーダ２８に出力中であっても、この出力中のデータには影響を及ぼさない。即ち、一つのページモードサイクルの間に、第１ラッチ部２５は当該サイクルで使用されるノーマルアドレスによって読み出されたデータをページデコーダ２８に出力する一方、第２ラッチ部２６は次のページモードサイクルで使用されるノーマルアドレスによって読み出されるデータを貯蔵する。
【００１８】
その後、第１ラッチ部２５とページデコーダ２８を通じて、ページアドレスの制御によりｋビットのデータをｍビットずつページ単位のデータとして出力した後、次のページモードサイクルが始まるとノーマルアドレスの入力を知らせる信号ＬＡＴＣが再び論理“ハイ”状態に活性化されることによって、第２ラッチ出力制御信号ＬＡｏ２は論理“ハイ”状態に活性化される。その結果、第２ラッチ部２６は以前のページモードサイクルの間に一時貯蔵しておいたデータ（二番目のノーマルアドレスによって読み出されたデータ）をページデコーダ２８に伝送する。このとき、第１ラッチ出力制御信号ＬＡｏ１は論理“ロウ”状態となるので、第１ラッチ部２５からはデータ伝送が行なわれないようになる。
【００１９】
このように、ページモードサイクルごとにページデコーダ２８に伝送されるデータ（ノーマルアドレスによって読み出されたデータ）は、前回のサイクルで第１ラッチ部２５又は第２ラッチ部２６に貯蔵しておく。その後、この貯蔵されたデータは次のサイクルが始まるとすぐにページデコーダ２８に伝送されるので、各ページアドレスに対応するそれぞれのデータはページアドレスのデコーディングにかかる時間ｔPBA 経過後に連続して出力される。
【００２０】
結果的に、図４による従来の半導体メモリ装置においては毎サイクルの初めごとにノーマルアドレスに係るデータセンシング時間ｔBAが必然的にかかっていたのに対して、本発明においては最初のページモードサイクルにおいてのみこの時間ｔBAが必要で、二番目のページモードサイクルからはすべてのページアドレスに対して時間ｔPBA 経過間隔でページ単位のデータを出力することができる。図４のような従来の半導体メモリ装置の場合、時間ｔBA＝１５０ｎｓ、時間ｔPBA ＝７０ｎｓ、ｎ＝３とすると、式ｔBA＋（２n −１）ｔPBA から一つのページモードサイクルにかかる時間は６４０ｎｓであるが、本発明においての二番目以降の一つのページモードサイクルにかかる時間は、２n ×ｔPBA ＝５６０ｎｓとなり、従来の場合に比べて１３％程度のデータアクセス時間が短縮できることが分る。
【００２１】
【発明の効果】
以上述べてきたように本発明によれば、従来、反復されるページモードサイクルごとに必要であったノーマルアドレスによるデータセンシング時間を、最初のページモードサイクルのみとし、二番目以降のページモードサイクルからはノーマルアドレスによるデータセンシング時間よりも短時間内にデータ出力されるようにしたので、より高速のページモードデータアクセス動作を実現できるという効果がある。
【図面の簡単な説明】
【図１】本発明によるデータアクセス方式を有する半導体メモリ装置の構成を示すブロック図。
【図２】図１における感知増幅回路、ラッチ部、及びページデコーダの詳細回路図。
【図３】本発明によるデータアクセス状態を示すタイミング図。
【図４】従来のページモードを有する半導体メモリ装置の構成を示すブロック図。
【図５】図４におけるデータアクセス状態を示すタイミング図。
【符号の説明】
２０  ノーマルアドレスバッファ
２１  Ｘ／Ｙデコーダ
２２  メモリセルアレイ
２３  制御論理回路
２４  感知増幅回路
２５  第１ラッチ部
２６  第２ラッチ部
２７  ページアドレスバッファ
２８  ページデコーダ
２９  出力バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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