(57)【特許請求の範囲】
【請求項１】
出力端と基準電位端との間に直列接続される複数のスイッチングトランジスタと、互いに隣接するトランジスタ間のノードに一方の端子が接続され、それら隣接するトランジスタのうちの前記基準電位端側のトランジスタの導通制御端子に他方の端子が接続されるキャパシタとを有し、前記複数のトランジスタの各導通制御端子に対して、奇数段と偶数段とで互いに位相の反転するクロック信号を印加して前記出力端に所定の出力電位を発生するチャージポンプ回路において、
前記キャパシタの他方の端子とこれに接続されるトランジスタ導通制御端子との間に遅延回路を設け、当該トランジスタの導通制御端子に印加されるクロック信号を所定期間遅延させて前記キャパシタの他方の端子に印加するようにした
ことを特徴とするチャージポンプ回路。
【請求項２】
前記クロック信号は、所定の電源電位と前記ノードの電位との間で動作するバッファ回路を介して前記スイッチングトランジスタの導通制御端子に印加される請求項１記載のチャージポンプ回路。
【請求項３】
請求項１または２に記載のチャージポンプ回路において、
前記複数のスイッチングトランジスタの奇数段と偶数段とが同時に非導通状態となる期間を設定するように前記互いに位相の反転したクロック信号のタイミングを調整するタイミング調整回路をさらに備え、
前記タイミング調整回路は、前記キャパシタの他方の端子に印加されたクロック信号に基づいて位相の反転したクロック信号を生成するようにした
ことを特徴とするチャージポンプ回路。
【請求項４】
前記タイミング調整回路は、前記隣接するトランジスタの一方のトランジスタの導通制御端子に印加されるクロック信号を受けてその位相を反転する第１のインバータ回路と、当該チャージポンプ回路に入力されるクロック信号とこの第１のインバータ回路の出力クロック信号とを入力してそのＮＡＮＤ条件をとる第１のＮＡＮＤ回路と、当該チャージポンプ回路に入力されるクロック信号を反転する第２のインバータ回路と、前記隣接するトランジスタの他方のトランジスタの導通制御端子に印加されるクロック信号を受けてその位相を反転する第３のインバータ回路と、これら第２及び第３のインバータ回路の出力クロック信号を入力してそのＮＡＮＤ条件をとる第２のＮＡＮＤ回路とを備え、前記第１及び第２のＮＡＮＤ回路の出力をもって前記タイミングの調整されたクロック信号とする請求項３記載のチャージポンプ回路。
【請求項５】
前記タイミング調整回路は、当該チャージポンプ回路に入力されるクロック信号を反転する第１のインバータ回路と、前記隣接するトランジスタの一方のトランジスタの導通制御端子に印加されるクロック信号と前記第１のインバータ回路の出力クロック信号とを入力してそのＮＯＲ条件をとる第１のＮＯＲ回路と、同第１のＮＯＲ回路の出力クロック信号を反転する第２のインバータ回路と、当該チャージポンプ回路に入力されるクロック信号と前記隣接するトランジスタの他方のトランジスタの導通制御端子に印加されるクロック信号とを入力してそのＮＯＲ条件をとる第２のＮＯＲ回路と、同第２のＮＯＲ回路の出力クロック信号を反転する第３のインバータ回路とを備え、前記第２及び第３のインバータ回路の出力をもって前記タイミングの調整されたクロック信号とする請求項３記載のチャージポンプ回路。
【請求項６】
前記遅延回路は、前記キャパシタの他方の端子を開放して一旦ハイインピーダンス状態とし、前記トランジスタの導通制御端子に印加される前記クロック信号が反転した後、所定の遅延期間を経過して前記キャパシタの他方の端子に所定の電位を与える請求項１〜３のいずれか一項に記載のチャージポンプ回路。
【請求項７】
前記遅延回路は、一対の電源端子の間に直列に接続される一対のトランジスタと、前記一対のトランジスタの導通制御端子を駆動する一対の論理回路と、を備え、前記一対の論理回路の一方が他方の出力と前記クロック信号とを合成して前記一対のトランジスタが同時に非導通状態となる期間を設定し、前記一対のトランジスタの間の電位を前記キャパシタに与える請求項６記載のチャージポンプ回路。
【請求項８】
前記一対のトランジスタは、高電位側の電源端子と前記キャパシタとの間の導通を制御するＰチャネル型トランジスタ及び、低電位側の電源端子と前記キャパシタとの間の導通を制御するＮチャネル型トランジスタからなると共に、前記一対の論理回路は、ＡＮＤ回路及びＮＯＲ回路からなり、前記ＡＮＤ回路は、入力されるクロック信号と前記Ｐチャネル型トランジスタの導通制御端子に印加される信号との論理積信号を前記Ｎチャネル型トランジスタの導通制御端子に印加し、前記ＮＯＲ回路は、当該遅延回路に入力されるクロック信号と前記ＡＮＤ回路の出力信号とのＮＯＲ条件信号を前記スイッチングトランジスタの導通制御端子に印加し、前記ＮＯＲ回路の出力信号を反転させて前記Ｐチャネル型トランジスタの導通制御端子に印加する請求項７記載のチャージポンプ回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
この発明は、キャパシタを用いて電圧を変換するチャージポンプ回路に関する。
【０００２】
【従来の技術】
図１０に、従来のチャージポンプ回路の構成の概要を示す。ここで、同図１０（ａ）に示す回路は、２個のダイオードＤ１，Ｄ２、キャパシタＣ１、及び出力キャパシタＣｏｕｔ等を備えて構成される。また、図１０（ｂ）には、前記ダイオードＤ１，Ｄ２をＰチャネル型ＭＯＳトランジスタＴ１，Ｔ２にて構成した例を示す。
【０００３】
これらチャージポンプ回路はいずれも、キャパシタＣ１を介してノードＮ１にクロック信号ＣＬＫが供給されることにより、同クロック信号ＣＬＫの論理「Ｈ（ハイ）」レベル値である電源電圧ＶＤＤに基づきその出力電圧Ｖｏｕｔとして負の電圧「−ＶＤＤ」を出力する（負側に昇圧する）タイプのチャージポンプ回路である。
【０００４】
次に、図１１を参照して同回路の電圧変換動作の概要を説明する。
同図１１に示す時刻ｔ１以前のクロック信号ＣＬＫが論理「Ｈ」レベルにある状態においては、ダイオードＤ１（あるいはトランジスタＴＲ１）がオンしてノードＮ１の電圧Ｖｎ１はほぼ「０」ボルト（グランド電圧ＧＮＤ）にあるとする。
またこのとき、出力電圧Ｖｏｕｔもほぼグランド電圧ＧＮＤであるとする。
【０００５】
そして図１に示す時刻ｔ１において、クロック信号ＣＬＫが論理「Ｌ（ロー）」レベル（０ボルト）に低下すると、キャパシタＣ１によってノード電圧Ｖｎ１はほぼ「−ＶＤＤ」まで引っ張られる。このときダイオードＤ１（トランジスタＴＲ１）はオフし、ダイオードＤ２（トランジスタＴＲ２）がオンするため、出力電圧Ｖｏｕｔもほぼ「−ＶＤＤ」となり（図１１（ｃ）参照）、出力キャパシタＣｏｕｔは「−ＶＤＤ」に充電されることとなる。
【０００６】
続いて、時刻ｔ２においてクロック信号ＣＬＫが再び論理「Ｈ」レベルになると、キャパシタＣ１によって、ノード電圧Ｖｎ１はほぼグランド電圧ＧＮＤに引き上げられる。そのため、ダイオードＤ２（トランジスタＴＲ２）はオフし、出力電圧Ｖｏｕｔは出力キャパシタＣｏｕｔの充電電圧「−ＶＤＤ」近傍に保持される。
【０００７】
次に、時刻ｔ３においてクロック信号ＣＬＫが再び論理「Ｌ」レベルになると、ノード電圧Ｖｎ１は再びほぼ「−ＶＤＤ」まで引っ張られる。このときダイオードＤ１（トランジスタＴＲ１）はオフし、ダイオードＤ２（トランジスタＴＲ２）がオンするため、出力電圧Ｖｏｕｔは再び「−ＶＤＤ」となり、出力キャパシタＣｏｕｔは−ＶＤＤに充電されることとなる。このような出力キャパシタＣｏｕｔへの充電が繰り返されることによって、出力電圧Ｖｏｕｔはほぼ「−ＶＤＤ」に保持されるようになる。
【０００８】
なお、このようなチャージポンプ回路は、キャパシタＣ１，Ｃｏｕｔを外付けするだけでＩＣ（集積回路）化が可能なため、ＩＣ内において所望の電圧値を得るための電圧変換手段として、例えばＣＣＤ（電荷移送素子）ドライバの電源回路やメモリＩＣ等に使用されている。
【０００９】
【発明が解決しようとする課題】
ところで、こうしたチャージポンプ回路においては、簡単な構成にて電圧変換を行うことができる、すなわち電圧を昇圧したり降圧したりすることができるものの、上記ダイオードＤ１，Ｄ２（あるいはトランジスタＴ１，Ｔ２）のしきい値電圧Ｖｔｈによる電圧降下の影響によって、その出力電圧の絶対値が減少してしまうという不都合が生じる。例えば、上記従来のチャージポンプ回路にあっては、その出力電圧の絶対値の理論値は（ＶＤＤ−２Ｖｔｈ）となり、その最大理論値ＶＤＤより２Ｖｔｈだけ低下することとなる。そして、このような出力電圧の絶対値の低下が、チャージポンプ回路としての電圧変換効率の低下を招いている。
【００１０】
なお、このしきい値電圧Ｖｔｈによる出力電圧（絶対値）の低下を回避すべく、例えば先の図（ｂ）に示したＰチャネル型ＭＯＳトランジスタＴ１，Ｔ２をダイオード結線とせずトランジスタ結線とすることも考えられるが、その場合には、それらトランジスタのオン・オフ制御時の貫通電流等による電圧変換効率の低下や、トランジスタ自身の信頼性の低下が無視できないものとなる。
【００１１】
本発明は上記実情に鑑みてなされたものであり、その目的とするところは、高い信頼性を保ちつつ、その電圧変換効率を向上することの可能なチャージポンプ回路を提供することにある。
【００１２】
【課題を解決するための手段】
以下、上記目的を達成するための手段及びその作用効果について記載する。
請求項１記載の発明は、出力端と基準電位端との間に直列接続される複数のスイッチングトランジスタと、互いに隣接するトランジスタ間のノードに一方の端子が接続され、それら隣接するトランジスタのうちの前記基準電位端側のトランジスタの導通制御端子に他方の端子が接続されるキャパシタとを有し、前記複数のトランジスタの各導通制御端子に対して、奇数段と偶数段とで互いに位相の反転するクロック信号を印加して前記出力端に所定の出力電位を発生するチャージポンプ回路において、前記キャパシタの他方の端子とこれに接続されるトランジスタ導通制御端子との間に遅延回路を設け、当該トランジスタの導通制御端子に印加されるクロック信号を所定期間遅延させて前記キャパシタの他方の端子に印加するようにしたことをその要旨とする。
【００１３】
請求項２記載の発明は、請求項１記載のチャージポンプ回路において、前記クロック信号は、所定の電源電位と前記ノードの電位との間で動作するバッファ回路を介して前記スイッチングトランジスタの導通制御端子に印加されることをその要旨とする。
【００１４】
請求項３記載の発明は、請求項１または２に記載のチャージポンプ回路において、前記複数のスイッチングトランジスタの奇数段と偶数段とが同時に非導通状態となる期間を設定するように前記互いに位相の反転したクロック信号のタイミングを調整するタイミング調整回路をさらに備えることをその要旨とする。
【００１５】
請求項４記載の発明は、請求項３記載のチャージポンプ回路において、前記タイミング調整回路は、前記隣接するトランジスタの一方のトランジスタの導通制御端子に印加されるクロック信号を受けてその位相を反転する第１のインバータ回路と、当該チャージポンプ回路に入力されるクロック信号とこの第１のインバータ回路の出力クロック信号とを入力してそのＮＡＮＤ条件をとる第１のＮＡＮＤ回路と、当該チャージポンプ回路に入力されるクロック信号を反転する第２のインバータ回路と、前記隣接するトランジスタの他方のトランジスタの導通制御端子に印加されるクロック信号を受けてその位相を反転する第３のインバータ回路と、これら第２及び第３のインバータ回路の出力クロック信号を入力してそのＮＡＮＤ条件をとる第２のＮＡＮＤ回路とを備え、前記第１及び第２のＮＡＮＤ回路の出力をもって前記タイミングの調整されたクロック信号とすることをその要旨とする。
【００１６】
請求項５記載の発明は、請求項３記載のチャージポンプ回路において、前記タイミング調整回路は、当該チャージポンプ回路に入力されるクロック信号を反転する第１のインバータ回路と、前記隣接するトランジスタの一方のトランジスタの導通制御端子に印加されるクロック信号と前記第１のインバータ回路の出力クロック信号とを入力してそのＮＯＲ条件をとる第１のＮＯＲ回路と、同第１のＮＯＲ回路の出力クロック信号を反転する第２のインバータ回路と、当該チャージポンプ回路に入力されるクロック信号と前記隣接するトランジスタの他方のトランジスタの導通制御端子に印加されるクロック信号とを入力してそのＮＯＲ条件をとる第２のＮＯＲ回路と、同第２のＮＯＲ回路の出力クロック信号を反転する第３のインバータ回路とを備え、前記第２及び第３のインバータ回路の出力をもって前記タイミングの調整されたクロック信号とすることをその要旨とする。
【００１７】
請求項６記載の発明は、請求項１〜３のいずれか一項に記載のチャージポンプ回路において、前記遅延回路は、前記キャパシタの他方の端子を開放して一旦ハイインピーダンス状態とし、前記トランジスタの導通制御端子に印加される前記クロック信号が反転した後、所定の遅延期間を経過して前記キャパシタの他方の端子に所定の電位を与えることをその要旨とする。
【００１８】
請求項７記載の発明は、請求項６記載のチャージポンプ回路において、前記遅延回路は、一対の電源端子の間に直列に接続される一対のトランジスタと、前記一対のトランジスタの導通制御端子を駆動する一対の論理回路と、を備え、前記一対の論理回路の一方が他方の出力と前記クロック信号とを合成して前記一対のトランジスタが同時に非導通状態となる期間を設定し、前記一対のトランジスタの間の電位を前記キャパシタに与えることをその要旨とする。
【００１９】
請求項８記載の発明は、請求項７記載のチャージポンプ回路において、前記一対のトランジスタは、高電位側の電源端子と前記キャパシタとの間の導通を制御するＰチャネル型トランジスタ及び、低電位側の電源端子と前記キャパシタとの間の導通を制御するＮチャネル型トランジスタからなると共に、前記一対の論理回路は、ＡＮＤ回路及びＮＯＲ回路からなり、前記ＡＮＤ回路は、入力されるクロック信号と前記Ｐチャネル型トランジスタの導通制御端子に印加される信号との論理積信号を前記Ｎチャネル型トランジスタの導通制御端子に印加し、前記ＮＯＲ回路は、当該遅延回路に入力されるクロック信号と前記ＡＮＤ回路の出力信号とのＮＯＲ条件信号を前記スイッチングトランジスタの導通制御端子に印加し、前記ＮＯＲ回路の出力信号を反転させて前記Ｐチャネル型トランジスタの導通制御端子に印加することをその要旨とする。
【００２０】
【発明の実施の形態】
（第１の実施の形態）
以下、本発明にかかるチャージポンプ回路の第１の実施の形態について、図１及び図２を参照して説明する。なお、本実施の形態にかかるチャージポンプ回路も、電源電圧ＶＤＤから出力電圧として負電圧「−ＶＤＤ」を出力するタイプのチャージポンプ回路である。
【００２１】
図１は、本実施の形態にかかるチャージポンプ回路の構成を示すもので、同図１に示すように、この回路は、基本的には先の従来のチャージポンプ回路と同様に、２個のスイッチングトランジスタＴＲ１，ＴＲ２、キャパシタＣ１、及び出力キャパシタＣｏｕｔ等を備えて構成される。なお、同トランジスタＴＲ１，ＴＲ２は、ここではＮチャネル型ＭＯＳトランジスタにて構成される
これらチャージポンプ回路としての基本構成に加え、本実施の形態のチャージポンプ回路はさらに、タイミング調整回路１０、ＣＭＯＳインバータ１，２、及びバッファ回路Ｂ１を備えている。
【００２２】
ここで、タイミング調整回路１０は、インバータ１１，１２，１３、ＮＡＮＤ回路１４,１５を備えて構成され、クロック信号ＣＬＫを入力し、同クロック信号ＣＬＫに基づいて、上記スイッチングトランジスタＴＲ１，ＴＲ２をオン・オフさせる制御クロック信号φＴ１，φＴ２を生成するとともにそのタイミングを調整する。
【００２３】
また、ＣＭＯＳインバータ１，２は、それぞれそのＮチャネル型ＭＯＳトランジスタ１ａ，２ａのソース端子Ｓが上記スイッチングトランジスタＴＲ１，ＴＲ２のソース端子Ｓ（ノード）に接続される。これは、スイッチングトランジスタＴＲ１，ＴＲ２のソースが負電圧となるときに、上記制御クロック信号φＴ１，φＴ２の論理「Ｌ」レベルの電圧値も負電圧として、同トランジスタＴＲ１，ＴＲ２を確実にオフに維持するためである。
【００２４】
また、上記バッファ回路Ｂ１が上記ＣＭＯＳインバータ１の出力とキャパシタＣ１間に設けられている。同バッファ回路Ｂ１は、上記制御クロック信号φＴ１の信号レベルを変換するとともに、同クロック信号φＴ１を所定時間遅延させ、その遅延されたクロック信号φＴ１をキャパシタクロック信号φＣ１としてキャパシタＣ１に入力する。なお、このバッファ回路は、例えば複数のＣＭＯＳインバータ等により形成される。
【００２５】
このように、本実施の形態においては上記キャパシタクロック信号φＣ１を生成することにより、スイッチングトランジスタＴＲ１のゲートにそのオン・オフ信号を印加した後に、同キャパシタクロック信号φＣ１をキャパシタＣ１に印加することにより同トランジスタＴＲ１のソース電圧（ノードＮ１の電圧）Ｖｎ１を変化させるようにしている。
【００２６】
そのため、スイッチングトランジスタＴＲ１のオン時にあっては、同トランジスタＴＲ１の半導体基板内に形成される寄生トランジスタを導通させる等の不具合が防止され、一方、トランジスタＴＲ１のオフ時にあっては、同トランジスタＴＲ１を介してノード電圧Ｖｎ１が変動することも防止されるようになる。
【００２７】
次に、このように構成される本実施の形態のチャージポンプ回路による負電圧の発生動作の概要を図２のタイミングチャートを参照して説明する。なお、同図２においては本チャージポンプ回路の定常的な推移が示され、電源投入時等の過渡的な推移は割愛されている。
【００２８】
同図２に示す時刻ｔ１においてクロック信号ＣＬＫが論理「Ｈ」レベル（ＶＤＤ）に変化すると（図２（ａ））、まず上記インバータ１２の出力が論理「Ｌ」レベル（０ボルト）となり、それに伴ってＮＡＮＤ回路１５の出力が論理「Ｈ」レベルとなる。それがＣＭＯＳインバータ２に入力され、同インバータ２の出力である制御クロック信号φＴ２が論理「Ｌ」レベル「−ＶＤＤ」となる（図２（ｃ）参照）。
【００２９】
このとき、スイッチングトランジスタＴＲ２はオフするとともに、インバータ１１の出力が論理「Ｈ」レベルとなり、それに伴ってＮＡＮＤ回路１４の出力が論理「Ｌ」レベル（０ボルト）となる。それがＣＭＯＳインバータ１に入力され、同図２に示す時刻ｔ２において、同インバータ１の出力である制御クロック信号φＴ１が論理「Ｈ」レベル（ＶＤＤ）となる（図２（ｂ）参照）。続いてバッファ回路Ｂ１の遅延による所定時間後、キャパシタクロック信号φＣ１が論理「Ｈ」レベル（ＶＤＤ）となる（図２（ｄ）参照）。この上昇に伴なって、ノード電圧Ｖｎ１は「−ＶＤＤ」から上昇し、その後ほぼ０ボルトとなる（図２（ｅ）参照）。
【００３０】
一方、時刻ｔ３においてクロック信号ＣＬＫが論理「Ｌ」レベル（０ボルト）に変化すると、まず上記ＮＡＮＤ回路１４の出力が論理「Ｈ」レベルとなり、それがＣＭＯＳインバータ１に入力され、同図２に示す時刻ｔ４において、同インバータ１の出力である制御クロック信号φＴ１が「Ｌ」レベル「−ＶＤＤ」となる（図２（ｂ）参照）。このとき、スイッチングトランジスタＴＲ１はオフする。続いてバッファ回路Ｂ１の遅延による所定時間後、キャパシタクロック信号φＣ１が論理「Ｌ」レベル（０ボルト）となる（図２（ｄ）参照）。また、このとき、インバータ１３の出力が論理「Ｈ」レベル（ＶＤＤ）となり、それに伴ってＮＡＮＤ回路１５の出力が論理「Ｌ」レベル（０ボルト）となる。それがＣＭＯＳインバータ２に入力され、同インバータ２の出力である制御クロック信号φＴ２が論理「Ｈ」レベル（ＶＤＤ）となる（図２（ｃ）参照）。このときスイッチングトランジスタＴＲ２はオンする。その後、時刻ｔ５においてクロック信号ＣＬＫが再び論理「Ｈ」レベルに変化すると、上記時刻ｔ１と同様な動作が行われる。
【００３１】
本実施の形態のチャージポンプ回路においては、このような動作が繰り返されることによって、スイッチングトランジスタＴＲ１，ＴＲ２のしきい電圧Ｖｔｈの影響がなくなり、ほぼ理論値「−ＶＤＤ」に近い出力電圧Ｖｏｕｔが得られるようになる（図２（ｆ）参照）。
【００３２】
また、本実施の形態のチャージポンプ回路においては上述したように、スイッチングトランジスタＴＲ１，ＴＲ２が同時にオンされることはない。すなわち、同図２に示されるように、スイッチングトランジスタＴＲ１のオフ期間τｏｆｆ１内においてスイッチングトランジスタＴＲ２のオン期間τｏｎ２が設定され、一方スイッチングトランジスタＴＲ２のオフ期間τｏｆｆ２内においてスイッチングトランジスタＴＲ１のオン期間τｏｎ１が設定される。そのため、効率よく所望の出力電圧Ｖｏｕｔが得られるようになるとともに、スイッチングトランジスタＴＲ１，ＴＲ２に大きな貫通電流が流れることも防止される。その結果、同トランジスタＴＲ１，ＴＲ２の信頼性が向上し、チャージポンプ回路としての信頼性も向上することとなる。
【００３３】
以上説明したように、本実施の形態のチャージポンプ回路によれば、以下のような効果を得ることができる。
（１）スイッチングトランジスタＴＲ１のゲート電圧を先に確定してから同トランジスタＴＲ１のソース電圧（ノードＮ１の電圧）Ｖｎ１を変化させるようにしている。そのため、スイッチングトランジスタＴＲ１のスイッチング時における寄生トランジスタの影響、及びノード電圧Ｖｎ１の変動等が防止されるようになる。その結果、チャージポンプ回路としての動作がより確実になるとともに、その信頼性も向上するようになる。
【００３４】
（２）ＣＭＯＳインバータ１，２のＮチャネル型ＭＯＳトランジスタのソース端子ＳをスイッチングトランジスタＴＲ１，ＴＲ２のソース端子Ｓに接続する構成としている。そのため簡易な構成により、同トランジスタＴＲ１，ＴＲ２のオフ動作の維持を確実とするゲート電圧（制御クロック信号φＴ１，φＴ２）を得ることができる。
【００３５】
（３）タイミング調整回路１０によって、スイッチングトランジスタＴＲ１，ＴＲ２が同時にオンすることのない制御クロック信号φＴ１，φＴ２が形成される。そのため、同トランジスタＴＲ１，ＴＲ２に大きな貫通電流の流れることが防止され、同トランジスタＴＲ１，ＴＲ２の信頼性が向上するとともに、チャージポンプ回路としての消費電力を低減することができる。
【００３６】
（４）電圧変換に際してスイッチングトランジスタＴＲ１，ＴＲ２のしきい値電圧Ｖｔｈの影響を受けない構成としたため、高い到達出力電圧値（絶対値）が得られる。
【００３７】
（第２の実施の形態）
次に、本発明にかかるチャージポンプ回路の第２の実施の形態を、前記第１の実施の形態との相違点を中心に図３及び図４を参照して説明する。
【００３８】
図３に示されるように、この第２の実施の形態のチャージポンプ回路においては、タイミング調整回路の構成が前記第１の実施の形態のタイミング調整回路１０の構成と相違する。また、本実施の形態においては、スイッチングトランジスタを４個、キャパシタを３個備え、電源電圧ＶＤＤから出力電圧として負電圧「−３ＶＤＤ」（理論値）を出力する。
【００３９】
さて、本実施の形態のタイミング調整回路２０は、３個のインバータ２１，２２，２３、及び２個のＮＯＲ回路２４,２５を備えて構成される。先のタイミング調整回路１０と同様に、互いに位相の反転したクロック信号が印加されるスイッチングトランジスタが同時に導通状態となることのないよう、それらクロック信号のタイミングを調整する。
【００４０】
また、スイッチングトランジスタＴＲ１，ＴＲ２，ＴＲ３に対してそれぞれＣＭＯＳインバータ１，２，３、バッファ回路Ｂ１，Ｂ２，Ｂ３、及びキャパシタＣ１，Ｃ２，Ｃ３がそれぞれ設けられている。また、スイッチングトランジスタＴＲ４にはＣＭＯＳインバータ４が設けられている。そして、ここでは制御クロック信号φＴ１，φＴ３、制御クロック信号φＴ２，φＴ４、及びキャパシタクロック信号φＣ１，φＣ３は共通化されている。
【００４１】
次に図４のタイミングチャートを参照して、このように構成される本実施の形態のチャージポンプ回路の動作の概要を説明する。
ここでも先の図２に示した場合と同様に、制御クロック信号φＴ１，φＴ３をバッファ回路Ｂ１，Ｂ３を介して遅延させてキャパシタクロック信号φＣ１，φＣ３が形成されている（図４（ｂ），（ｄ）参照）。また制御クロック信号φＴ２をバッファ回路Ｂ２を介して遅延させてキャパシタクロック信号φＣ２が形成されている（図４（ｃ），（ｅ）参照）。
【００４２】
また、制御クロック信号φＴ１，φＴ３及び制御クロック信号φＴ２，φＴ４は、互いに一方の論理レベル「Ｌ」（トランジスタ「オフ」）期間内に他方の論理レベル「Ｈ」（トランジスタ「オン」）期間が来るように形成されている（図４（ｂ），（ｃ）参照）。すなわち、同図４に示されるように、スイッチングトランジスタＴＲ２，ＴＲ４のオフ期間τｏｆｆ２内においてスイッチングトランジスタＴＲ１，ＴＲ３のオン期間τｏｎ１が設定され、一方スイッチングトランジスタＴＲ１，ＴＲ３のオフ期間τｏｆｆ１内においてスイッチングトランジスタＴＲ２，ＴＲ４のオン期間τｏｎ２が設定される。
【００４３】
図５に、本実施の形態のチャージポンプ回路がＩＣ（集積回路）内に適用された例として、ＣＣＤドライバの構成を示す。同ドライバはフレームトランスファ型ＣＣＤを駆動するものである。詳しくは同ＣＣＤの撮像部に発生した電荷を蓄積部に一挙に転送する、いわゆる電荷の垂直転送駆動を実現するもので、１チップのＩＣ（集積回路）として形成される。そして、同図５に示すように、負電圧発生用チャージポンプ回路３１、高電圧発生用チャージポンプ回路３２、及び垂直ドライブ回路３３等を備えて構成される。なお、ポンピングキャパシタＣ１，Ｃ２，Ｃ３，出力キャパシタＣｏｕｔ等は、当該ドライバに外付けされる。
【００４４】
そしてここでは、本実施の形態のチャージポンプ回路３１によって、理論値出力電圧Ｖｏｕｔとしてほぼ−３ＶＤＤが得られ、同出力電圧Ｖｏｕｔは高電圧発生用チャージポンプ回路３２及び垂直ドライブ回路３３に出力される。
【００４５】
また、高電圧発生用チャージポンプ回路３２は、例えば先の図１に示したような回路構成に基づき形成される。なお、同チャージポンプ回路３２にあっては、前記スイッチングトランジスタＴＲ１，ＴＲ２はＰチャネル型ＭＯＳトランジスタにて構成されるとともに、同トランジスタＴＲ１のドレイン端子は電源電圧ＶＤＤに接続される。また、前記ＣＭＯＳインバータ１，２を構成するＰチャネル型ＭＯＳトランジスタのソース（電源側端子）は電源電圧ＶＤＤに接続され、一方、そのＮチャネル型ＭＯＳトランジスタのソースは上記ノードＮ１に接続される。また、クロック信号ＣＬＫは、上記チャージポンプ回路３２の出力電圧Ｖｏｕｔに基づきレベル変換される。
【００４６】
このように構成される本実施の形態のチャージポンプ回路によっても、先の第１の実施の形態の回路と同様に、以下のような効果を得ることができる。
（１）スイッチングトランジスタＴＲ１，ＴＲ２，ＴＲ３のゲート電圧を先に確定してから各トランジスタＴＲ１，ＴＲ２，ＴＲ３のソース電圧（ノードＮ１，Ｎ２，Ｎ３の電圧）Ｖｎ１，Ｖｎ２，Ｖｎ３を変化させるようにしている。そのため、スイッチングトランジスタＴＲ１，ＴＲ２，ＴＲ３のスイッチング時における寄生トランジスタの影響、及びノード電圧Ｖｎ１，Ｖｎ２，Ｖｎ３の変動等が防止されるようになる。その結果、チャージポンプ回路としての動作がより確実になるとともに、その信頼性も向上するようになる。
【００４７】
（２）ＣＭＯＳインバータ１，２，３，４のＮチャネル型ＭＯＳトランジスタのソース端子ＳをスイッチングトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４のソース端子Ｓに接続する構成としている。そのため簡易な構成により、それらトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４のオフ動作の維持を確実とするゲート電圧（制御クロック信号φＴ１，φＴ２，φＴ３，φＴ４）を得ることができる。
【００４８】
（３）タイミング調整回路２０によって、スイッチングトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４の各隣接するトランジスタが同時にオンすることのない制御クロック信号φＴ１，φＴ２，φＴ３，φＴ４が形成される。そのため、それらトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４に大きな貫通電流の流れることが防止され、同トランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４の信頼性が向上するとともに、チャージポンプ回路としての消費電力を低減することができる。
【００４９】
（４）電圧変換に際してスイッチングトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４のしきい値電圧Ｖｔｈの影響を受けない構成としたため、高い到達出力電圧値（絶対値）が得られる。
【００５０】
（第３の実施の形態）
以下、本発明にかかるチャージポンプ回路の第３の実施の形態について、上記第１の実施の形態との相違点を中心に図６及び図７を参照して説明する。
【００５１】
図１に示した第１の実施形態においては、スイッチングトランジスタＴＲ１をオン・オフ制御させる制御クロック信号φ１を所定時間遅延させたキャパシタクロックＣφ１を生成すべく、バッファ回路Ｂ１が設けられた。このように、バッファ回路Ｂ１を設けることで、スイッチングトランジスタＴＲ１のゲート電圧を確定してから同トランジスタＴＲ１のソース電圧（ノードＮ１の電圧）Ｖｎ１を変化させることができ、ひいては寄生トランジスタの影響等を防止することができるようになる。
【００５２】
ただしこの場合、トランジスタＴＲ１がオンしてからバッファ回路Ｂ１が論理「Ｈ」レベルの信号を出力するまでの期間において、バッファ回路Ｂ１内で無駄な電流が消費される懸念がある。すなわち、トランジスタＴＲ１がオンして、そのドレイン及びソース間が導通されることで、ＧＮＤからノードＮ１へ電流が流れ、ノードＮ１の電位Ｖｎ１が上昇する。そして、これに伴ってバッファ回路Ｂ１の出力端子側の電位が変化する。しかし、この時点においては、例えばバッファ回路Ｂ１が２段のＣＭＯＳインバータで構成される場合、出力側のインバータ内のＮチャネル型ＭＯＳトランジスタがオンしているために、このＭＯＳトランジスタを介してキャパシタＣ１から同ＭＯＳトランジスタの論理「Ｌ」レベル側の給電端子（接地端子）に電流が流れるようになる。
【００５３】
このように、バッファ回路Ｂ１内において、キャパシタＣ１への蓄電と関係のない電流が消費されると、チャージポンプ回路としてもその昇圧変換効率が低下する要因となる。特に、バッファ回路Ｂ１の出力がキャパシタＣ１への入力となる関係上、その出力側のＭＯＳトランジスタの駆動電力が大きく設定されているために、上記消費される電力も大きなものとなり、チャージポンプ回路としてのこうした昇圧変換効率の低下が無視できないものとなる。
【００５４】
そこで本実施の形態においては、前記制御クロック信号φＴ１を所定時間遅延させてキャパシタクロックφＣ１を生成するバッファ回路（遅延回路）を、次のように構成するようにしている。すなわち、上記制御クロック信号φＴ１が論理「Ｈ」レベルとなる以前は、キャパシタＣ１への給電ラインをハイインピーダンス状態としておき、同制御クロック信号φＴ１が論理「Ｈ」レベルとなった後に、このキャパシタＣ１への給電ラインの電位が論理「Ｈ」レベルになる構成としている。
【００５５】
図６に、このように構成されたバッファ回路を備える本実施の形態にかかるチャージポンプ回路を示す。
図６に示されるように、この回路も、基本的には先の第１の実施の形態と同様に、２個のスイッチングトランジスタＴＲ１、ＴＲ２と、キャパシタＣ１、出力キャパシタＣｏｕｔ、及びトランジスタＴＲ１やＴＲ２へ供給するクロック信号を調整するタイミング調整回路１００を備えて構成される。
【００５６】
そして、本実施の形態においては、上記構成に加えて、第１の実施の形態におけるバッファ回路Ｂ１の代わりとしてバッファ回路（遅延回路）１１０を備えている。
【００５７】
このバッファ回路１１０は、電源電圧「ＶＤＤ」が印加される給電端子１１２と、同端子１１２及びキャパシタＣ１間の導通を制御するＰチャネル型ＭＯＳトランジスタ１１１と、接地端子１１４と、同端子１１４及びキャパシタＣ１間の導通を制御するＮチャネル型ＭＯＳトランジスタ１１３とを備えている。
【００５８】
そしてバッファ回路１１０においては、上記トランジスタＴＲ１がオンされてから、キャパシタＣ１に論理「Ｈ」レベルの信号が供給されるまでの期間における電力の浪費を抑制すべく、次のような手順で上記各トランジスタ１１１及び１１３の制御信号を生成する。すなわち、制御クロック信号φＴ１を論理「Ｈ」レベルにすべく指令信号がタイミング調整回路１００から入力されると、この指令信号に基づいてまず、トランジスタ１１３をオフとする制御信号を生成する。そして、このトランジスタ１１３をオフとする制御信号に基づいて論理「Ｈ」レベルの制御クロック信号φＴ１を生成する。更に、生成された論理「Ｈ」レベルの制御クロック信号φＴ１に基づいて、トランジスタ１１１をオン状態とする制御信号を生成する。
【００５９】
具体的には、図６に示されるように、バッファ回路１１０は、タイミング調整回路１００から供給される制御クロック信号とトランジスタ１１１のゲート端子へ印加される制御信号Ｓ１１１との論理積信号を制御信号Ｓ１１３としてトランジスタ１１３のゲート端子に印加するＡＮＤ回路１１５を備えている。また、同バッファ回路１１０は、タイミング調整回路１００から供給される制御クロック信号とＡＮＤ回路１１５の出力信号との論理和反転信号（ＮＯＲ条件信号）を制御クロック信号φＴ１としてトランジスタＴＲ１のゲート端子に印加するＮＯＲ回路１１６を備えている。更に、同バッファ回路１１０は、ＮＯＲ回路１１６の出力信号の論理反転信号Ｓ１１１を上記制御信号Ｓ１１１としてトランジスタ１１１のゲート端子へ印加するインバータ１１７を備えている。
【００６０】
上記態様にて構成されるバッファ回路１１０によれば、トランジスタＴＲ１のゲートへ印加される制御クロック信号φＴ１が論理「Ｈ」レベルになる以前には、トランジスタ１１３がオフ状態に保たれてキャパシタＣ１への給電ラインがハイインピーダンスとされる。そして、同制御クロック信号φＴ１が論理「Ｈ」レベルになった後に、トランジスタ１１１がオン状態とされて、このキャパシタＣ１への給電ラインに論理「Ｈ」レベルの電圧が印加される。
【００６１】
一方、タイミング調整回路１００は、先の第１の実施の形態と同様、クロック信号ＣＬＫを入力し、同クロック信号ＣＬＫに基づいて、トランジスタＴＲ１及びＴＲ２が同時にオンすることのないように調整されたクロック信号を生成する。このような調整を行うべく、タイミング調整回路１００は、クロック信号ＣＬＫの論理レベル変化に伴い、制御クロック信号φＴ２として論理「Ｌ」レベルの信号を出力する場合には、同制御クロック信号φＴ２に基づいて、バッファ回路１１０に論理「Ｈ」レベルの制御クロック信号φＴ１を生成するように指令する信号を生成する。更に、タイミング調整回路１００は、論理「Ｌ」レベルの制御クロック信号φＴ１を生成するよう指令する信号をバッファ回路１１０に出力する場合には、この出力される信号に基づいて論理「Ｈ」レベルの制御クロック信号φＴ２を生成する。
【００６２】
具体的には、これも図６に示されるように、タイミング調整回路１００は、クロック信号ＣＬＫを反転させる第１のインバータ１０１、バッファ回路１１０内のトランジスタ１１３のゲート端子に印加される制御信号Ｓ１１３とこの第１のインバータ１０１の出力信号との論理積信号をトランジスタＴＲ２のゲート端子へ印加するＡＮＤ回路１０２とを備えている。更に、タイミング調整回路１００は、上記トランジスタＴＲ２のゲート端子に印加される論理積信号を反転させる第２のインバータ１０３，及びこの第２のインバータ１０３の出力信号とクロック信号ＣＬＫとの論理積反転信号を上述した制御クロック信号φＴ１の生成を指令する信号としてバッファ回路１１０へ出力するＮＡＮＤ回路を備えている。
【００６３】
なお、図６においては便宜上、先の図１に例示したような、トランジスタＴＲ１及びＴＲ２のソースが負電圧となるときに、この電圧値を上記制御クロック信号φＴ１、φＴ２の論理「Ｌ」レベルの電圧値とする構成については図示しないこととした。これを実現するためには、例えばＡＮＤ回路１０２及びＮＯＲ回路１１６の本来接地される側の給電端子を、これらトランジスタＴＲ１及びＴＲ２のソース端子に接続するなどすればよい。以下では、このように構成されていることを前提にその動作を説明する。
【００６４】
次に、上記態様にて構成されるチャージポンプ回路の全体の動作について、図７のタイミングチャートを併せ参照して更に詳述する。
いま、図７に示す時刻ｔ１において、クロック信号ＣＬＫが論理「Ｈ」レベル（ＶＤＤ）に変化したとすると（図７（ａ））、まず、第１のインバータ１０１の出力が論理「Ｌ」レベルに変化するのに伴い、時刻ｔ２において、ＡＮＤ回路１０２からトランジスタＴＲ２のゲート端子へ印加される制御クロック信号φＴ２が論理「Ｌ」レベル（−ＶＤＤ）となる（図７（ｃ））。これにより、トランジスタＴＲ２がオフ状態となる。
【００６５】
一方、このＡＮＤ回路１０２の出力は、第２のインバータ１０３によって反転され、論理「Ｈ」レベルのクロック信号ＣＬＫとともに、ＮＡＮＤ回路１０４に入力されるようになる。これにより、ＮＡＮＤ回路１０４では、論理「Ｌ」レベルの信号を、制御クロック信号φＴ１の生成を指令する信号としてバッファ回路１１０へ出力する。
【００６６】
このＮＡＮＤ回路１０４から出力される論理「Ｌ」レベルの信号は、バッファ回路１１０においてＡＮＤ回路１１５に入力され、図７に示す時刻ｔ３において、このＡＮＤ回路１１５から論理「Ｌ」レベルの信号が上記制御信号Ｓ１１３としてトランジスタ１１３のゲート端子に印加される（図７（ｅ））。また、このＡＮＤ回路１１５から出力される論理「Ｌ」レベルの信号は、上記タイミング調整回路１００のＮＡＮＤ回路１０４からの出力信号とともに、ＮＯＲ回路１１６に入力される。これにより、図７に示す時刻ｔ４において、ＮＯＲ回路１１６からトランジスタＴＲ１のゲート端子へ論理「Ｈ」レベルの制御クロック信号φＴ１が出力される（図７（ｂ））。そして、この論理「Ｈ」レベルの制御クロック信号φＴ１の印加によって、トランジスタＴＲ１がオン状態となる。
【００６７】
このように、トランジスタＴＲ１のゲート端子へ論理「Ｈ」レベルの制御クロック信号φＴ１が供給される以前に、まずトランジス１１３がオフ状態へと制御されるために、トランジスタＴＲ１のオンに起因するキャパシタＣ１の電位変化（図７（ｆ））に伴って流れるキャパシタＣ１及び接地端子１１４間に不要な電流が流れてしまうことを防止することができる。
【００６８】
また、上記ＮＯＲ回路１１６の出力信号は、インバータ１１７で反転され、論理「Ｌ」レベルの信号が制御信号Ｓ１１１としてトランジスタ１１１のゲート端子へ印加されるため、図７に示す時刻ｔ５において、トランジスタ１１１がオン状態となる（図７（ｄ））。これにより、キャパシタＣ１に加えられる電圧の電位は、論理「Ｈ」レベルに固定され（図７（ｆ））、また、時刻ｔ４頃から上昇し始めたノードＮ１の電位は、グランドレベルに固定される（図７（ｇ））。
【００６９】
一方、図７に示す時刻ｔ６において、クロック信号ＣＬＫが論理「Ｌ」レベル（０ボルト）に変化すると、まず、ＮＡＮＤ回路１０４からバッファ回路１１０へ出力される信号が論理「Ｈ」レベルに変化する。これによりバッファ回路１１０においては、ＮＯＲ回路１１６から出力される制御クロック信号φＴ１が論理「Ｌ」レベルとなり、トランジスタＴＲ１がオフとなる（図７（ｂ））。また、このＮＯＲ回路１１６の出力は、インバータ１１７を介して論理「Ｈ」レベルの制御信号Ｓ１１１としてトランジスタ１１１のゲート端子に加えられる（図７（ｄ））。
【００７０】
更に、このインバータ１１７の出力は、ＡＮＤ回路１１５に入力される。同ＡＮＤ回路１１５では、このインバータ１１７から出力される論理「Ｈ」レベルの信号と上述したＮＡＮＤ回路１０４から出力される論理「Ｈ」レベルの信号との論理積条件に基づき、論理「Ｈ」レベルの信号を出力する。そして、この論理「Ｈ」レベルの信号が制御信号Ｓ１１３として、トランジスタ１１３のゲートに印加される（図７（ｅ））とともに、ＡＮＤ回路１０２に入力される。そして、このＡＮＤ回路１０２では、この論理「Ｈ」レベルの制御信号Ｓ１１３と、クロック信号ＣＬＫがインバータ１０１を介して反転された論理「Ｈ」レベルの信号との論理積条件に基づいて、論理「Ｈ」レベルの制御クロック信号φＴ２を生成し、これをトランジスタＴＲ２のゲート端子に印加する（図７（ｃ））。これにより、トランジスタＴＲ２がオンとなり、同トランジスタＴＲ２を介してノード電圧Ｖｎ１が出力電圧Ｖｏｕｔとして出力される。
【００７１】
本実施の形態にかかるチャージポンプ回路においては、このような動作が繰り返されることで、昇圧効率を好適に維持している。
以上説明したように、本実施の形態によれば、第１の実施の形態の前記（１）〜（４）あるいはこれに準じた効果に加えて、以下の効果が得られるようになる。
【００７２】
（５）バッファ回路１１０のトランジスタ１１３をオフ状態とした後、トランジスタＴＲ１をオン状態とすることで、トランジスタＴＲ１がオンされてからキャパシタクロック信号φＣ１が論理「Ｈ」レベルとなるまでの間に、キャパシタＣ１と接地端子１１４との間で電力が消費されることを的確に回避することができる。
【００７３】
（６）トランジスタ１１３をオフ状態としてからトランジスタ１１１をオン状態とすることで、トランジスタ１１３及び１１１間での貫通電流が流れることも回避される。
【００７４】
（７）トランジスタ１１１がオフ状態となってからトランジスタ１１３をオン状態とすることで、トランジスタ１１３及び１１１間での貫通電流が流れることも回避される。
【００７５】
（第４の実施の形態）
以下、本発明にかかるチャージポンプ回路の第４の実施の形態について、先の第２及び第３の実施の形態との相違点を中心に図８及び図９を参照して説明する。
【００７６】
本実施の形態にかかるチャージポンプ回路は、図８に示されるように、先の第２の実施形態と同様、４個のスイッチングトランジスタＴＲ１〜ＴＲ４と、３個のキャパシタＣ１〜Ｃ３とを備え、電源電圧「ＶＤＤ」から出力電圧として負電圧「−３ＶＤＤ」（理論値）を出力する回路である。そして、これらトランジスタＴＲ１〜ＴＲ４のうち、隣接したトランジスタが同時に導通状態となることがないように、タイミング調整回路２００を備えている。
【００７７】
更に、本実施の形態にかかるチャージポンプ回路は、前述した寄生トランジスタの影響を回避すべく、先の第２の実施の形態におけるバッファ回路Ｂ１〜Ｂ３の代わりに、バッファ回路２１０及び２２０を備えている。ここで、バッファ回路２１０は、制御クロック信号φＴ１及びφＴ３を生成するとともに、同信号を所定期間遅延させて、キャパシタクロック信号φＣ１及びφＣ３を出力する回路である。また、バッファ回路２２０は、制御クロック信号φＴ２及びφＴ４を生成するとともに、同信号を所定期間遅延させて、キャパシタクロックφＣ２及びφＣ４を出力する回路である。そして、これらバッファ回路２１０及び２２０は、先の第３の実施の形態のバッファ回路１１０と同様の機能を有して、キャパシタＣ１〜Ｃ３と接地との間で電力が消費されることを防止する。
【００７８】
すなわち、これらバッファ回路２１０及び２２０では、タイミング調整回路２００から供給される信号に基づき、スイッチングトランジスタ（ＴＲ１〜ＴＲ４）のゲートに論理「Ｈ」レベルの制御クロック信号を印加する場合に、まず、接地端子（２１４，２２４）及びキャパシタ（Ｃ１〜Ｃ３）間の導通制御を行うトランジスタ（２１３，２２３）をオフとする。そして、これらトランジスタ（２１３，２２３）をオフとする論理「Ｌ」レベルの制御信号（Ｓ２１３，Ｓ２２３）に基づいて、スイッチングトランジスタ（ＴＲ１〜ＴＲ４）のゲート端子に印加する論理「Ｈ」レベルの制御クロック信号（φＴ１〜φＴ４）を生成する。次に、この論理「Ｈ」レベルの制御クロック信号（φＴ１〜φＴ４）に基づいて電源電圧ＶＤＤが印加される給電端子（２１２，２２２）及びキャパシタ（Ｃ１〜Ｃ３）間の導通制御を行うトランジスタ（２１１，２２１）をオンとする。
【００７９】
そして、こうした機能を得るために、バッファ回路２１０，２２０はそれぞれ、先の第３の実施形態と同様、ＡＮＤ回路（２１５，２２５）と、ＮＯＲ回路（２１６，２２６）と、インバータ（２１７，２２７）とを備えて構成されている。
【００８０】
一方、上記タイミング調整回路２００は、スイッチングトランジスタＴＲ１〜ＴＲ４の各々隣接するものが同時にオンすることのないようにタイミング調整された信号を上記各バッファ回路２１０，２２０に供給する回路である。すなわち、クロック信号ＣＬＫの変化に伴い、制御クロック信号φＴ１及びφＴ３が論理「Ｌ」レベルになる場合には、バッファ回路２１０によって生成される同信号φＴ１及びφＴ３に基づいて、論理「Ｈ」レベルの制御クロック信号φＴ２及びφＴ４を生成するように指令する信号をバッファ回路２２０に対して出力する。逆に、クロック信号ＣＬＫの変化に伴い、制御クロック信号φＴ２及びφＴ４が論理「Ｌ」レベルになる場合には、バッファ回路２２０によって生成される同信号φＴ２及びφＴ４に基づいて、論理「Ｈ」レベルの制御クロック信号φＴ１及びφＴ３を生成するように指令する信号をバッファ回路２１０に対して出力する。
【００８１】
具体的には、図８に示されるように、タイミング調整回路２００は、クロック信号ＣＬＫとバッファ回路２２０のトランジスタ２２３のゲート端子に印加される信号との論理積反転信号（ＮＡＮＤ条件信号）をバッファ回路２１０に対して出力する第１のＮＡＮＤ回路２０２を備えている。また、タイミング調整回路２００は、クロック信号ＣＬＫを反転させるインバータ２０１を介して加えられる信号とバッファ回路のトランジスタ２１３のゲートに印加される信号との論理積反転信号をバッファ回路２２０に対して出力する第２のＮＡＮＤ回路２０３を備えている。
【００８２】
なお、本実施の形態においても、上記スイッチングトランジスタＴＲ１〜ＴＲ４を確実にオフさせるために、先の第２の実施形態と同様、それらトランジスタＴＲ１〜ＴＲ２のソースが負電圧となるときに、この電圧を上記制御クロック信号φＴ１〜φＴ４の論理「Ｌ」レベルの電圧値とする構成を採用しているが、図８でのこの具体構成についての図示は割愛した。
【００８３】
図９に、本実施の形態にかかるチャージポンプ回路の動作を示す。
図９に示されるように、本実施の形態のチャージポンプ回路においても、基本的には先の第３の実施の形態と同様、スイッチングトランジスタ（ＴＲ１〜ＴＲ４）がオン状態となってからキャパシタクロック（φＣ１〜φＴ３）がオン状態となるまでの遅延期間にキャパシタ（Ｃ１〜Ｃ３）と接地端子（２１４，２２４）との間で電力が消費されることを回避することができる態様で、各種タイミング信号が生成されている。
【００８４】
また、トランジスタ（２１１，２２１）がオフしてからトランジスタ（２１３，２２３）がオン状態となるため、これらトランジスタ間に貫通電流が流れることもなくなる。
【００８５】
このため、この第４の実施の形態によっても、第２の実施形態による（１）〜（４）の効果に加えて、第３の実施の形態による前記（５）〜（７）の効果に準じた効果を得ることができるようになる。
【００８６】
なお、上記第３及び第４の実施の形態は、以下のように変更して実施することもできる。
・バッファ回路１１０、２１０、２２０の構成は図６或いは図８に例示したものに限られない。特に、バッファ回路内のＡＮＤ回路やＮＯＲ回路等の組み合わせについては、その変更も極めて容易である。すなわち、バッファ回路内に一対の論理回路を備え、、その一方の論理回路が、他方の出力とバッファ回路への入力信号とを合成して、一対の電源端子間に接続される一対のトランジスタが同時に非導通状態となる期間を設定し、同期間の後にキャパシタに所定の電位を与えるものを極めて容易に構成することができる。
【００８７】
また、ここでは上記各実施の形態において例示された、低電位の給電端子及びキャパシタ間を遮断させる制御信号に基づいてトランジスタを導通制御する活性信号を生成したり、同活性信号に基づいて高電位の給電端子及びキャパシタ間を導通させる制御信号を生成する構成にも限られない。例えば、配線遅延を利用するなどしてもよい。
【００８８】
その他、上記全ての実施の形態に共通に変更可能な要素としては次のようなものがある。
・タイミング調整回路の回路構成は、先の図１及び図３及び図６及び図８に示したタイミング調整回路１０，２０，１００，２００の構成に限られるものではない。要は、タイミング調整回路として、互いに位相の反転したクロック信号が印加されるスイッチングトランジスタが同時に導通状態となることのないよう、それらクロック信号のタイミングを調整するものであれば、いかなる回路構成にて構成されるものであってもよい。
【００８９】
・スイッチングトランジスタとしてＮチャネル型ＭＯＳトランジスタを使用する例を示したがこれに限られず、同スイッチングトランジスタとしてはその他、例えばＰチャネル型ＭＯＳトランジスタを使用しても、あるいはＮチャネル及びＰチャネル型ＭＯＳトランジスタを併用しても、本発明のチャージポンプ回路を構成することはできる。
【００９０】
・また、本発明のチャージポンプ回路は、電源電圧ＶＤＤを降圧して負電圧を発生させる適用例に限られず、その他、例えば電源電圧ＶＤＤを昇圧したり、あるいは負電圧を利用して正電圧を発生させたりする等、様々な電圧変換の態様に適用することができる。
【００９１】
・また、スイッチングトランジスタの個数、同トランジスタ間にその一方の電極が接続されてキャパシタ（ポンピングキャパシタ）の個数は任意であり、それぞれ所望の出力電圧Ｖｏｕｔを得るに必要な個数を適宜設けるようにすればよい。
【００９２】
・また、上記各実施の形態では便宜上、スイッチングトランジスタＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４のソースＳ及びドレインＤについてこれを図１あるいは図３のごとく定めたが、これらの態様に固定されるものではない。
【００９３】
・更に、上記第１又は第２の実施形態におけるバッファ回路Ｂ１〜Ｂ３や、第３及び第４の実施形態におけるバッファ回路１１０，２１０，２２０においては、キャパシタへの給電を行う給電端子を、電位「ＶＤＤ」、「０」を有するものにそれぞれ設定したが、これに限定されるものでもない。要は、スイッチングトランジスタの導通制御端子に印加されるクロック信号の２値的な値に対応した異なる２つの電位に設定されるものであればよい。そして、これら電位を適宜変更することで、チャージポンプ回路としての昇圧能力を調整することもできる。
【００９４】
【発明の効果】
請求項１記載の発明によれば、遅延回路（バッファ回路）により、先にスイッチングトランジスタの例えばゲート端子（導通制御端子）に電圧を印加してから同トランジスタのソース電圧（ノードの電圧）を変化させることができる。そのため、スイッチングトランジスタのスイッチング時における寄生トランジスタ（当該トランジスタの半導体基板内に擬似形成されるトランジスタ）の影響、及びノード電圧の変動等が防止されるようになる。その結果、チャージポンプ回路としての動作がより確実になるとともに、その信頼性も向上するようになる。
【００９５】
請求項２記載の発明によれば、所定の電源電位と前記のノード電位との間で動作するバッファ回路を設けることにより、簡易な構成により、前記スイッチングトランジスタのオフ動作の維持を確実とする同トランジスタのゲート電圧（導通制御端子印加クロック信号）を得ることができる。
【００９６】
請求項３記載の発明によれば、タイミング調整回路によって、複数のトランジスタの奇数段と偶数段とが同時に非導通状態となる期間を設けるクロック信号が形成される。そのため、それらトランジスタに大きな貫通電流の流れることが防止され、同トランジスタの信頼性が向上するとともに、チャージポンプ回路としての消費電力を低減することができる。
【００９７】
請求項４または５記載の発明によれば、前記タイミング調整回路を簡易な回路構成にて好適に形成することができる。
請求項６記載の発明によれば、キャパシタの他方の端子を開放して一旦ハイインピーダンス状態とすることで、トランジスタが導通制御されるのに伴いキャパシタの他方の端子側の線路の電位が上昇したとしても、この遅延回路内で電力が消費されることを回避することができるようになる。更に、同発明によれば、トランジスタに印加されるクロック信号が反転した後に、キャパシタの他方の端子に所定の電位を与えることで、寄生トランジスタ効果等を回避することができるようになる。
【００９８】
請求項７及び８記載の発明によれば、請求項６記載の遅延回路を簡易な回路構成にて好適に形成することができる。
【図面の簡単な説明】
【図１】本発明にかかるチャージポンプ回路についてその第１の実施の形態を示す回路図。
【図２】同実施の形態の回路の動作を示すタイミングチャート。
【図３】本発明にかかるチャージポンプ回路についてその第２の実施の形態を示す回路図。
【図４】同実施の形態の回路の動作を示すタイミングチャート。
【図５】同実施の形態の回路の適用例を示すブロック図。
【図６】本発明にかかるチャージポンプ回路についてその第３の実施の形態を示す回路図。
【図７】同実施の形態の回路の動作を示すタイミングチャート。
【図８】本発明にかかるチャージポンプ回路についてその第４の実施の形態を示す回路図。
【図９】同実施の形態の回路の動作を示すタイミングチャート。
【図１０】従来のチャージポンプ回路の構成例を示す回路図。
【図１１】同従来のチャージポンプ回路の動作を示すタイミングチャート。
【符号の説明】
１，２，３，４…ＣＭＯＳインバータ、１ａ，２ａ…Ｎチャネル型ＭＯＳトランジスタ、１０，２０，１００，２００…タイミング調整回路、Ｂ１，Ｂ２，Ｂ３，Ｂ４…バッファ回路、Ｃ１，Ｃ２，Ｃ３，Ｃ４…キャパシタ、ＴＲ１，ＴＲ２，ＴＲ３，ＴＲ４…スイッチングトランジスタ、１１０，２１０，２２０…遅延回路。
【図１】
0003702166.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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