(57)【特許請求の範囲】
【請求項１】
所定の動作を実現する内部回路部と、前記内部回路部から出力された出力データを駆動してデータ出力端子へ出力する出力バッファ回路とを備えた半導体装置において、
前記出力バッファ回路は、
前記データ出力端子を低レベルに駆動する出力トランジスタ群と、
前記出力トランジスタ群のゲートを駆動する出力前段回路群とを有し、前記出力前段回路群の電源を、前記内部回路部を駆動する第１の電源と異なる電位に設定された出力駆動用の第２の電源で駆動する構成にしたことを特徴とする半導体装置。
【請求項２】
前記第２の電源は、前記第１の電源よりも低い電位に設定し、前記第１と第２の電源の電位差に応じて前記出力前段回路群の回路閾値を設定したことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記出力トランジスタ群の一部のトランジスタから成るトランジスタ小群は、各トランジスタのチャネル幅が二のべき乗の比率となるように設定された構造であることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記出力バッファ回路のインピーダンスを制御する出力インピーダンス制御回路を有し、
ｎ（２以上の正の整数）個の前記トランジスタ小群のゲート駆動信号の論理は、前記内部回路部から出力された１つの出力データの論理と、前記出力インピーダンス制御回路からのｎビットの制御信号の論理とに基づいて、前記出力前段回路群において決定することを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記出力トランジスタ群を構成する各トランジスタは、ソースを接地電位に、ドレインを前記データ出力端子にそれぞれ接続したことを特徴とする請求項１乃至請求項４のいずれかに記載の半導体装置。
【請求項６】
所定の動作を実現する内部回路部と、前記内部回路部から出力された出力データを駆動してデータ出力端子へ出力する出力バッファ回路とを備えた半導体装置において、
前記出力バッファ回路は、
前記データ出力端子を低レベルに駆動する第１の出力トランジスタ群と、前記データ出力端子を高レベルに駆動する第２の出力トランジスタ群と、前記第１の出力トランジスタ群のゲートを駆動する第１の出力前段回路群と、前記第２の出力トランジスタ群のゲートを駆動する第２の出力前段回路群とを有し、前記第１及び第２の出力前段回路群の電源を、前記内部回路部を駆動する第１の電源と異なる電位に設定された出力駆動用の第２の電源で駆動する構成にしたことを特徴とする半導体装置。
【請求項７】
前記第２の電源は、前記第１の電源よりも低い電位に設定し、前記第１と前記第２の電源の電位差に応じて前記第１及び第２の出力前段回路群の回路閾値を設定したことを特徴とする請求項６に記載の半導体装置。
【請求項８】
前記第１の出力トランジスタ群の一部のトランジスタから成る第１のトランジスタ小群、及び前記第２の出力トランジスタ群の一部のトランジスタから成る第２のトランジスタ小群は、各トランジスタのチャネル幅が二のべき乗の比率となるように設定されたことを特徴とする請求項６または請求項７に記載の半導体装置。
【請求項９】
前記出力バッファ回路のインピーダンスを制御する第１及び第２の出力インピーダンス制御回路を有し、
ｎ（２以上の正の整数）個のトランジスタで構成される前記第１のトランジスタ小群のゲート駆動信号の論理は、前記内部回路部から出力された出力データの論理と、前記出力インピーダンス制御回路からのｎビットの制御信号の論理とに基づいて、前記第１の出力前段回路群において決定し、
ｍ（２以上の正の整数）個のトランジスタで構成される前記第２のトランジスタ小群のゲート駆動信号の論理は、前記出力データの論理と、前記出力インピーダンス制御回路からのｍビットの制御信号の論理とに基づいて、前記第２の出力前段回路群において決定することを特徴とする請求項８に記載の半導体装置。
【請求項１０】
前記第１の出力トランジスタ群を構成する各トランジスタは、ソースを接地レベルに、ドレインを前記データ出力端子にそれぞれ接続し、前記第２の出力トランジスタ群を構成する各トランジスタは、ソースを前記第２の電源に、ドレインを前記データ出力端子にそれぞれ接続したことを特徴とする請求項６乃至請求項９のいずれかに記載の半導体装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、Ｉ／Ｏパッドなどのデータ出力端子に出力データを出力する出力バッファ回路を有する半導体装置に関し、特に前記出力バッファ回路のインピーダンスを外部インピーダンスに合わせて調節可能とする機能を備えたメモリ等の半導体装置に関する。
【０００２】
【従来の技術】
ＭＰＵの性能向上に伴い、記憶装置（メモリ）に要求されるデータ転送速度も高速化の一途を辿り、外部キャッシュメモリなどの動作周波数は数百ＭＨｚレベルになっている。
【０００３】
このような周波数でメモリの出力データをＭＰＵに転送するためには、ボード上データバスにおける信号反射などを考慮にいれて、メモリ側の出力バッファ回路のインピーダンスとボード上データバスのインピーダンスとのマッチングをとることが必要となる。動作周波数の増加に伴い、このインピーダンスマッチングの必要とされる精度もより厳しくなっている。そのため、回路設計時からのズレを含めて補正するような機能が用いられるようになった。
【０００４】
この機能は、具体的には、プロセスバラツキなど製造工程におけるバラツキやズレといったもの、さらには使用条件（動作温度、動作電圧など）に起因して、メモリ側の出力バッファ回路におけるトランジスタの実効的な駆動力に関する特性が変化することに対して、それらを補正すべくトランジスタサイズを回路的に変化させることで、その駆動力を所望の値に調節する、といった機能（プログラマブルインピーダンス制御機能）であり、この機能を実現する例として図７に挙げるような回路がある。
【０００５】
図７は、従来のプログラマブルインピーダンス制御機能の全体な構成を示すブロック図である。
【０００６】
例えばユーザーがマッチングさせたいバスのインピーダンスを、ＺＱ端子に抵抗ＲＱとして外付けすることにより、出力インピーダンス制御回路は、出力バッファ回路１１１のインピーダンスが抵抗ＲＱに合うように、出力バッファ回路１１１のトランジスタサイズを変えるように制御する。
【０００７】
本例の出力インピーダンス制御回路において、評価回路１１２は、ＮＭＯＳトランジスタ１１２ａと抵抗Ｒ０，Ｒ１からなる基準電流源回路と、出力バッファ回路１１１と同様の回路形式（あるいはサイズが定数倍）を持つダミーバッファ回路（１Ｘ，２Ｘ，４Ｘ，８Ｘ）とを有し、基準電流源回路により発生した、ＺＱ端子の電圧ＶＺＱと前記ダミーバッファ回路へ印加される電圧ＶＥＶＡＬとを電圧比較回路１１３に与える。この電圧比較回路１１３の出力に応じてアップ／ダウンカウントを行うアップ／ダウンカウンタ１１４は、上記の電圧ＶＺＱと電圧ＶＥＶＡＬの電圧とが一致するように、ダミーバッファ回路のＮＭＯＳトランジスタ１Ｘ〜８Ｘのオン／オフ切替えを行う。このようにして、ダミーバッファ回路のインピーダンスが外部抵抗ＲＱに合うように制御される。
【０００８】
そして、このダミーバッファ回路の合わせ込みインピーダンスに対応するデータは、データ更新コントローラ１１９を介して出力バッファ回路１１１へ送られ、該データに基づいて、出力バッファ回路１１１を構成する外部駆動用トランジスタ１Ｙ〜８Ｙ，１Ｚ〜８Ｚが選択的にオン／オフ制御される。これにより、出力バッファ回路１１１は外部抵抗ＲＱにより決まるインピーダンスに設定される。
【０００９】
かかる回路においては、出力バッファ回路１１１のプルアップ側及びプルダウン側が共にＮＭＯＳトランジスタで構成されているために、これらトランジスタにおけるプロセスバラツキ及び動作環境によるバラツキは共に揃い、ＮＭＯＳトランジスタから成るダミーバッファ回路を用いて一系統で合わせ込んだ結果を、これらトランジスタに適応が可能である。
【００１０】
しかし、プルアップ側がＰＭＯＳトランジスタで構成されている場合は、プロセスバラツキがＮＭＯＳトランジスタと異なるために、ＰＭＯＳトランジスタのダミーバッファ回路を用いた別系統のインピーダンスの合わせ込みを行う必要がある。
【００１１】
図８は、二系統のインピーダンス合わせ込みが行われる従来の出力インピーダンス制御回路の構成を示す回路図である。
【００１２】
この出力インピーダンス制御回路の基準電流源回路２１１は、回路の高レベル側電源ＶＤＤと低レベル側電源ＶＳＳの間の中間レベル電源ＶＤＤＱを用いて、ＺＱ端子に定電圧を与える基準電圧発生回路２２１を有する。
【００１３】
プルダウン用ダミーバッファ回路Ｎｄｍは、複数個（図の場合、Ｎ個）併設されたＮＭＯＳトランジスタＮ３１，Ｎ３２，…，Ｎ３３により構成され、ゲート幅は１：２：４：…のように設定されている。
【００１４】
カウンタ２２４のＮビット出力Ｄ０〜ＤＮ−１は、それぞれＮＭＯＳトランジスタＮ３１，Ｎ３２，…，Ｎ３３のゲートに入る。従って、前記プルダウン用の合わせ込みコントローラ２１３は、ノードＲＥＦＩＵの電圧が基準電圧ＶＺＱに一致するように、ダミーバッファ回路ＮｄｍのＮＭＯＳトランジスタＮ３１，Ｎ３２，…，Ｎ３３のオン／オフを決定し、これによって、ダミーバッファ回路Ｎｄｍのサイズが決定される。
【００１５】
一方、プルアップ用ダミーバッファ回路Ｐｄｍは、複数個（図の場合、Ｍ個）併設されたＰＭＯＳトランジスタＰ３１，Ｐ３２，…，Ｐ３３により構成され、ゲート幅は１：２：４：…のように設定されている。カウンタ２２５のＭビット出力Ｕ０〜ＵＭ−１は、それぞれＰＭＯＳトランジスタＰ３１，Ｐ３２，…，Ｐ３３のゲートに入る。従って、プルアップ用の合わせ込みコントローラ２１５は、ノードＲＥＦＩＤの電圧が基準電圧ＶＺＱに一致するように、ダミーバッファ回路ＰｄｍのＰＭＯＳトランジスタＰ３１，Ｐ３２，…，Ｐ３３のオン／オフを決定し、これにより、ダミーバッファ回路Ｐｄｍのサイズが決定される。
【００１６】
以上のようにして、各ダミーバッファ回路Ｎｄｍ，Ｐｄｍのサイズ（即ちインピーダンス）は、外部抵抗ＲＱに対応して生成される基準電流ＩＺＱに基づいて決定され、これを決定したプルアップ及びプルダウン用の合わせ込みコントローラ２１３，２１５の出力Ｄ０〜ＤＮ−１，Ｕ０〜ＵＭ−１は、出力バッファ回路（図示省略）に送られて、当該出力バッファ回路のインピーダンスが設定される。
【００１７】
図９は、従来の出力バッファ回路の構成を示す回路図である。
【００１８】
図中のＶＤＤ，ＶＳＳは、半導体装置の回路駆動用に印加される標準的な電源であり、ＶＤＤＱ，ＶＳＳＱは、Ｉ／Ｏ用に印加される電源である。ＶＤＤＱがＩ／Ｏパッド２０から出力される出力データの“Ｈ”レベル、ＶＳＳＱが“Ｌ”レベルを決めており、図９にあるように、それぞれが出力最終段におけるプルアップ側のＰＭＯＳトランジスタ２ａ−１１〜２ａ−１５のソース電極、プルダウン側のＮＭＯＳトランジスタ２ｂ−１１〜２ｂ−１５のソース電極に印加される。一般的に、ＶＳＳＱ＝ＶＳＳ（＝０Ｖ）、ＶＤＤＱ＜ＶＤＤとなっている場合が多いので、以下この条件で考える。
【００１９】
出力最終段のプルダウン側のＮＭＯＳトランジスタ２ｂ−１１〜２ｂ−１５及びプルアップ側のＰＭＯＳトランジスタ２ａ−１１〜２ａ−１５のゲートには、読み出しデータＤｏｕｔ、ＯＥ信号、及び当該出力バッファ回路のインピーダンスを制御のための制御信号ＵＮ，ＵＭの論理をとったＣＭＯＳ回路２ａ−６〜２ａ−１０，２ｂ−６〜２ｂ−１０の出力が入力され、これら信号の論理に応じて出力トランジスタとなるＰＭＯＳ２ａ−１１〜２ａ−１５，ＮＭＯＳ２ｂ−１１〜２ｂ−１５のオン／オフが制御される。
【００２０】
ここで、プルダウン側のＮＭＯＳトランジスタ２ｂ−１１〜２ｂ−１５は、“Ｈ”レベルがＶＤＤレベル、“Ｌ”レベルがＶＳＳレベルのＣＭＯＳ回路２ｂ−６〜２ｂ−１０で駆動されている。“Ｌ”レベルがＶＳＳとなっているのは、出力段のＮＭＯＳトランジスタ２ｂ−１１〜２ｂ−１５のソースがＶＳＳＱ＝ＶＳＳであるため、オフさせるには同じレベルのＶＳＳをゲートに入力する必要があるためである。また、“Ｈ”レベルにＶＤＤを用いているのは、他のＣＭＯＳ回路が当然ながらＶＤＤ電源で駆動しされており、その延長線上でもっとも自然な方式であることに加え、出力最終段のトランジスタの性能を上げるためには、同じサイズでも電流駆動力が高いことが望まれ、そのためにはゲート電位が高い方が良い。よって、ＶＤＤＱよりも電位の高いＶＤＤレベルで駆動しているのである。
【００２１】
―方、プルアップ側のＰＭＯＳトランジスタ２ａ−１１〜２ａ−１５は、“Ｈ”レベルがＶＤＤＱレベル、“Ｌ”レベルがＶＳＳレベルのＣＭＯＳ回路２ａ−６〜２ａ−１０で駆動されている。ＮＭＯＳトランジスタ同様、ＰＭＯＳトランジスタの駆動力を上げるには“Ｌ”レベルは低い方が良いが、負電位を発生する回路などを有しない通常の半導体装置の場合、チップ内部の最低電位レベルとしてはＶＳＳとなる。
【００２２】
ＰＭＯＳトランジスタ２ａ−１１〜２ａ−１５を逆にオフさせるには、ソースがＶＤＤＱであることから、ゲートにはＶＤＤＱ以上の電圧を印加させる必要があり、この点からは、ゲートの“Ｈ”レベル入力は、ＶＤＤＱでもＶＤＤでも構わないことになる。しかし、ＶＤＤなどＶＤＤＱ以上のレベルに設定すると、オフからオンに遷移する場合の遅延が生じるという問題がある。つまり、図１０に示すように、ゲートが“Ｈ”レベルから“Ｌ”レベルに遷移する場合、ＰＭＯＳトランジスタを導通するためのゲート電位が、ＶＤＤＱ−｜Ｖｔｈｐ｜に達するまでの時間がΔｔだけ余計にかかり、性能を低下させることになる。ここで、ＶｔｈｐはＰＭＯＳトランジスタの閾値電位である。
【００２３】
従って、プルアップ側のＰＭＯＳトランジスタ２ａ−１１〜２ａ−１５は、“Ｈ”レベルがＶＤＤＱレベル、“Ｌ”レベルがＶＳＳレベルのＣＭＯＳ回路２ａ−６〜２ａ−１０で駆動されるのが一般的である。
【００２４】
【発明が解決しようとする課題】
しかしながら、上記従来の半導体装置では、次のような問題点があった。
【００２５】
まず、インピーダンスの合わせ込み精度について考えると、プログラムインピーダンス制御とは、先に述べたように、プロセスばらつきなどの製造工程におけるばらつきやズレに起因する特性変化、さらには動作温度や動作電圧などの使用条件に起因する特性変化の両者に対して、それらを補正するための機能である。よって、出力段のトランジスタの二のべき乗の組み合わせでカバーされるインピーダンスの範囲については、これらすべての条件が如何なる変動しようとも、所望の範囲を必ずカバーするようにしなくてはならない。
【００２６】
この点を図１１で説明する。並列接続されるトランジスタにおいて、オフセット分と二のべき乗分のサイズの組み合わせで実現できるインピーダンスとしては、すべてのトランジスタがオンとした場合が最小インピーダンスであり、逆にオフセット分を除く、二のべき乗分がすべてオフとした場合が最大インピーダンスである。
【００２７】
これら最大、最小間でカバーするインピーダンスの絶対値そのものは、上記種々の条件によりトランジスタの流し得る電流値が変化すると、これに応じて変化する。つまり、種々の条件がトランジスタの電流減少の条件に偏った場合、インピーダンスは大きい方にシフトし（図１１の（ａ））、逆に、種々の条件がトランジスタの電流増加の条件に偏った場合、インピーダンスは小さい方にシフトする（図１１の（ｂ））。
【００２８】
例えばカバー範囲が３５Ω〜７０Ωと定められているときには、条件によらずこの範囲を実現する必要があり、図１１の（ａ）と（ｂ）で示すインピーダンス範囲の重なる部分が３５Ω〜７０Ωを含むようにしなくてはならない。よって、あるサイズのトランジスタの条件変動による電流値変動が大きいと、インピーダンスのシフト量が大きくなり、最終出力段トランジスタのサイズ設定において、余計なマージン分をとっておくことが必要となる。
【００２９】
ここで、例えば二のべき乗の組み合わせが５ビットであったとすると、設定すべきサイズ範囲を２５  ＝３２ステップに分割して、サイズ設定する訳であるが、サイズ設定のマージン分が大きくなると、１ステップでのサイズ設定が大きくなることになり、これによる誤差（以下ステップ誤差）が大きくなってしまう。
【００３０】
具体的に、動作電圧、つまり電源電圧ＶＤＤ，ＶＤＤＱの変動に対してのインピーダンス補正について考える。
【００３１】
通常、電源電圧は、ＶＤＤ，ＶＤＤＱ共に、仕様上、ユーザーに対して、標準設定値につき±５％、±０．１Ｖといった変動が許容されており、これらの如何なる条件下でもインピーダンス補正が行われる必要がある。ここで、出力段のＮＭＯＳトランジスタについて図１２を用いて考える。
【００３２】
インピーダンス（Ｚ）の定義としては、出力ノード、つまりＮＭＯＳトランジスタのドレインレベルが、ＶＤＤＱ／２となったところで考えることになっているので、Ｚ＝Ｖ／Ｉの電圧ＶはＶＤＤＱ／２となる。よって、インピーダンス  （Ｚ）を―定にするには、ＶＤＤＱの変動に対して、電流Ｉがリニアに変動することが望ましい。
【００３３】
ここで、従来例（図９）の場合において、ＮＭＯＳトランジスタ２ｂ−１１〜２ｂ−１５がオンする時のゲート電位は、ＶＤＤレベルであり、この電位はＶＤＤＱレベルとは無関係に変動する。つまり、ＶＤＤＱが一定で電流値も一定であることが望ましい場合でも、ゲート電位であるＶＤＤが高くなると電流が増えてしまったり、逆にＶＤＤが低くなると電流が減ってしまい、インピーダンス値がずれることになる。最悪ケースとしては、ＶＤＤＱが高くなり、電流Ｉもリニアに増加することが望ましい場合でも、ＶＤＤが逆に低くなり電流が減るとか、逆にＶＤＤＱが低くなり電流値も減少することが望ましい場合でも、ＶＤＤが上がってその分電流が増えてしまうということもあり得る。
【００３４】
よって、ＶＤＤの変動分を考慮して、サイズ設定のマージン分を余計にとっておくことが必要となることになり、インピーダンス合わせ込みのステップ誤差が増加する、という問題があった。
【００３５】
本発明は、上述の如き従来の問題点を解決するためになされたもので、その目的は、電源電圧の変動に対する出力トランジスタの電流駆動力のバラツキを抑制することができる出力バッファ回路を有する半導体装置を提供するものである。また、その他の目的は、出力バッファ回路に対してプログラマブルインピーダンス制御を行うに際し、動作電圧の変動に対する誤差を抑えて精度良くインピーダンスの合わせ込みを行うことができる半導体装置を提供することである。
【００３６】
【課題を解決するための手段】
上記目的を達成するために、請求項１記載の発明に係る半導体装置では、所定の動作を実現する内部回路部と、前記内部回路部から出力された出力データを駆動してデータ出力端子へ出力する出力バッファ回路とを備えた半導体装置において、前記出力バッファ回路は、前記データ出力端子を低レベルに駆動する出力トランジスタ群と、前記出力トランジスタ群のゲートを駆動する出力前段回路群とを有し、前記出力前段回路群の電源を、前記内部回路部を駆動する第１の電源と異なる電位に設定された出力駆動用の第２の電源で駆動する構成にしたことを特徴とする。
【００３７】
請求項２記載の発明に係る半導体装置では、請求項１に記載の半導体装置において、前記第２の電源は、前記第１の電源よりも低い電位に設定し、前記第１と第２の電源の電位差に応じて前記出力前段回路群の回路閾値を設定したことを特徴とする。
【００３８】
請求項３記載の発明に係る半導体装置では、請求項１または請求項２に記載の半導体装置において、前記出力トランジスタ群の一部のトランジスタから成るトランジスタ小群は、各トランジスタのチャネル幅が二のべき乗の比率となるように設定された構造であることを特徴とする。
【００３９】
請求項４記載の発明に係る半導体装置では、請求項３に記載の半導体装置において、前記出力バッファ回路のインピーダンスを制御する出力インピーダンス制御回路を有し、ｎ（２以上の正の整数）個の前記トランジスタ小群のゲート駆動信号の論理は、前記内部回路部から出力された１つの出力データの論理と、前記出力インピーダンス制御回路からのｎビットの制御信号の論理とに基づいて、前記出力前段回路群において決定することを特徴とする。
【００４０】
請求項５記載の発明に係る半導体装置では、請求項１乃至請求項４のいずれかに記載の半導体装置において、前記出力トランジスタ群を構成する各トランジスタは、ソースを接地電位に、ドレインを前記データ出力端子にそれぞれ接続したことを特徴とする。
【００４１】
請求項６記載の発明に係る半導体装置では、所定の動作を実現する内部回路部と、前記内部回路部から出力された出力データを駆動してデータ出力端子へ出力する出力バッファ回路とを備えた半導体装置において、前記出力バッファ回路は、前記データ出力端子を低レベルに駆動する第１の出力トランジスタ群と、前記データ出力端子を高レベルに駆動する第２の出力トランジスタ群と、前記第１の出力トランジスタ群のゲートを駆動する第１の出力前段回路群と、前記第２の出力トランジスタ群のゲートを駆動する第２の出力前段回路群とを有し、前記第１及び第２の出力前段回路群の電源を、前記内部回路部を駆動する第１の電源と異なる電位に設定された出力駆動用の第２の電源で駆動する構成にしたことを特徴とする。
【００４２】
請求項７記載の発明に係る半導体装置では、請求項６に記載の半導体装置において、前記第２の電源は、前記第１の電源よりも低い電位に設定し、前記第１と前記第２の電源の電位差に応じて前記第１及び第２の出力前段回路群の回路閾値を設定したことを特徴とする。
【００４３】
請求項８記載の発明に係る半導体装置では、請求項６または請求項７に記載の半導体装置において、前記第１の出力トランジスタ群の一部のトランジスタから成る第１のトランジスタ小群、及び前記第２の出力トランジスタ群の一部のトランジスタから成る第２のトランジスタ小群は、各トランジスタのチャネル幅が二のべき乗の比率となるように設定されたことを特徴とする。
【００４４】
請求項９記載の発明に係る半導体装置では、請求項８に記載の半導体装置において、前記出力バッファ回路のインピーダンスを制御する第１及び第２の出力インピーダンス制御回路を有し、ｎ（２以上の正の整数）個のトランジスタで構成される前記第１のトランジスタ小群のゲート駆動信号の論理は、前記内部回路部から出力された出力データの論理と、前記出力インピーダンス制御回路からのｎビットの制御信号の論理とに基づいて、前記第１の出力前段回路群において決定し、ｍ（２以上の正の整数）個のトランジスタで構成される前記第２のトランジスタ小群のゲート駆動信号の論理は、前記出力データの論理と、前記出力インピーダンス制御回路からのｍビットの制御信号の論理とに基づいて、前記第２の出力前段回路群において決定することを特徴とする。
【００４５】
請求項１０記載の発明に係る半導体装置では、請求項６乃至請求項９のいずれかに記載の半導体装置において、前記第１の出力トランジスタ群を構成する各トランジスタは、ソースを接地レベルに、ドレインを前記データ出力端子にそれぞれ接続し、前記第２の出力トランジスタ群を構成する各トランジスタは、ソースを前記第２の電源に、ドレインを前記データ出力端子にそれぞれ接続したことを特徴とする。
【００４６】
【発明の実施の形態】
以下、本発明の実施の形態を図面に基づいて説明する。
【００４７】
図１は、本発明の実施の一形態に係る半導体装置の出力バッファ回路の構成を示す回路図である。また、図２は、本実施形態に係る半導体装置に設けられた出力インピーダンス制御回路の要部回路図であり、図３は、同出力インピーダンス制御回路の要部ブロック図である。さらに、図４は、図１に示した出力バッファ回路と出力インピーダンス制御回路を備えた半導体装置であるメモリチップの主要構成ブロック図であり、図５は、本実施形態の半導体装置であるメモリチップが搭載されたシステム図である。
【００４８】
まず、図５において、ボード（ＰＣＢ）６０上には、本実施形態のメモリチップ３０が搭載されており、このメモリチップ３０のＩ／Ｏパッド２０がデータバス６３を介してＭＰＵ６１の入力パッド６２に接続されている。
【００４９】
メモリチップ３０は、図４に示すように、アドレスパッド３６からアドレスバッファ３７を介して入力されたアドレスデータが、ロウセレクタ３２とカラムセレクタ３３に供給されて、メモリアレイ３１中の所望の書き込みセルまたは読み出しセルが選択されるように構成されている。
【００５０】
なお、図４では、説明を簡単にするために、アドレスバッファ３７を単体で示しているが、実際は、アドレスデータは、ｎビットのロウアドレスデータとｍビットのカラムアドレスデータとで構成されており、これに対応して、アドレスパッド３６はｎ＋ｍ個の複数個で配置され、アドレスバッファ３７は、ｎ個のロウアドレスバッファとｍ個のカラムアドレスバッファとで構成されている。そして、ｎ個のロウアドレスバッファがロウセレクタ３２に接続され、ｍ個のカラムアドレスバッファがカラムセレクタ３３に接続されている。同様に、データバス６３がｋビットであると、これに対応して、Ｉ／Ｏパッド２０はｋ個の複数個で配置され、入力バッファ回路３９と出力バッファ回路１はそれぞれｋ個の複数個で構成されることになる。
【００５１】
書き込み時には、Ｉ／Ｏパッド２０から入力された書き込みデータが入力バッファ回路３８を介してライトバッファ３５へ与えられ、メモリアレイ３１中の所望の書き込みセルに書き込まれる。一方、読み出し時には、選択された読み出しセルから読み出された読み出しデータが、センスアンプ３４を介して出力バッファ回路１へ与えられ、該出力バッファ回路１からＩ／Ｏパッド２０を介してチップ外部へ駆動されるようになっている。なお、タイミングコントロール回路３９からバッファ４０を介してタイミング制御信号がロウセレクタ３２、カラムセレクタ３３、センスアンプ３４、及びライトバッファ３５に供給されて、書き込み時または読み出し時における動作タイミングのコントロールが行われる。
【００５２】
そして、メモリチップ３０内部には、出力バッファ回路１のインピーダンスを自動調整する出力インピーダンス制御回路１０が設けられている。
【００５３】
具体的には、従来と同様に、マッチングすべきインピーダンスを指定するための外部抵抗ＲＱをＺＱ端子に接続し、メモリチップ３０内部では、出力バッファ回路１のインピーダンスが外部抵抗ＲＱの値（あるいはその定数倍）になるように、出力バッファ回路１のトランジスタサイズが調整される。即ち、出力バッファ回路１と同様の回路形式を持つ（あるいはサイズが定数倍）ダミーバッファ回路Ｎｄｍ，Ｐｄｍのトランジスタサイズを変化させながら、該ダミーバッファ回路Ｎｄｍ，Ｐｄｍのインピーダンスが外部抵抗ＲＱと等しくなるようなサイズを探し、その結果を出力バッファ回路１に反映させている。
【００５４】
本実施形態では、図３に示すように、出力バッファ回路１がＰＭＯＳトランジスタからなるプルアップ用トランジスタ群１ａとＮＭＯＳトランジスタからなるプルダウン用トランジスタ群１ｂで構成されているものとし、上述のようなインピーダンスの合わせ込み制御を、出力バッファ回路１のプルアップ用トランジスタ群１ａとプルダウン用トランジスタ群１ｂにそれぞれ対応した回路形式を持つダミーバッファ回路Ｐｄｍ，Ｎｄｍを用いて、二系統で行うものである。
【００５５】
まず、プルダウン用トランジスタ群１ｂのインピーダンスを調整するためのプルダウン制御系について説明する。
【００５６】
図２に示すように、本実施形態のインピーダンス制御回路１０は、ＺＱ端子に直列接続されたＰＭＯＳトランジスタＰ１と、ＰＭＯＳトランジスタＰ１とゲート及びソースをそれぞれ共通としたＰＭＯＳトランジスタＰ２とを備えている。
【００５７】
ＰＭＯＳトランジスタＰ１のゲートレベルは、ＺＱ端子の電圧ＶＺＱが出力バッファ回路１における出力駆動用電源電圧ＶＤＤＱの二分の一のレベルとなるように、オペアンプＯＰ１によってレベル制御される。
【００５８】
具体的には、従来と同様に分圧抵抗Ｒａ，Ｒｂと活性化用ＮＭＯＳトランジスタＮ２０からなる電圧発生回路によりＶＤＤＱ／２なる基準電圧を生成し、この基準電圧ＶＤＤＱ／２はオペアンプＯＰ１の反転入力端子に入力され、その出力より制御されるＰＭＯＳトランジスタＰ１，Ｐ２のうち、ＰＭＯＳトランジスタＰ１のドレインをオペアンプＯＰ１の非反転入力端子に帰還することにより、ＺＱ端子には基準電圧ＶＺＱ＝ＶＤＤＱ／２が与えられる。
【００５９】
そして、図８の従来例と同様にオペアンプＯＰ２とアップ／ダウンカウンタ２２４とを有する合わせ込みコントローラ２１３は、ＰＭＯＳトランジスタＰ２とダミーバッファＮｄｍとの接続ノードＲＥＦＩＵのレベルが、ＶＤＤＱ／２のレベルとなるように、アップ／ダウンカウンタ２２４の出力データＤ０，Ｄ１，…ＤＮ−１により、ダミーバッファ回路ＮｄｍのＮＭＯＳトランジスタ群Ｎ３１，Ｎ３２，…，Ｎ３３に対して選択的に導通、非導通を制御する。
【００６０】
さらに、アップ／ダウンカウンタ２２４の出力データＤ０，Ｄ１，…ＤＮ−１は、図３に示すように、レジスタ５１を介してデータ更新コントローラ５２に供給される。データ更新コントローラ５２は、合わせ込みコントローラ２１３の制御結果であるアップ／ダウンカウンタ２２４の出力データＤ０，Ｄ１，…ＤＮ−１に基づいて、出力バッファ回路１のプルダウン用トランジスタ群１ｂ対して選択的に導通、非導通を制御する。
【００６１】
次に、プルアップ用トランジスタ群１ａのインピーダンスを調整するためのプルアップ制御系について説明する。
【００６２】
図２に示すように、本実施形態のインピーダンス制御回路１０は、前記ＰＭＯＳトランジスタＰ１とゲート及びソースをそれぞれ共通としたＰＭＯＳトランジスタＰ３と、このＰＭＯＳトランジスタＰ３と直列接続されたＮＭＯＳトランジスタＮ１と、ＮＭＯＳトランジスタＮ１とゲート及びソースをそれぞれ共通としたＮＭＯＳトランジスタＮ２とを備えている。
【００６３】
また、ＰＭＯＳトランジスタＰ３とＮＭＯＳトランジスタＮ１の共通ノードａ１のレベルがＶＤＤＱ電源の二分の一のレベルとなるように、オペアンプＯＰ４によってＮＭＯＳトランジスタＮ１のゲートレベルが制御される。
【００６４】
そして、図８の従来例と同様にオペアンプＯＰ３とアップ／ダウンカウンタ２２５とを有する合わせ込みコントローラ２１５は、ＰＭＯＳトランジスタＰ２とダミーバッファ回路Ｐｄｍとの接続ノードＲＥＦＩＤのレベルが、ＶＤＤＱ／２のレベルとなるように、アップ／ダウンカウンタ２２５の出力データＵ０，Ｕ１，…ＵＭ−１により、ダミーバッファ回路ＰｄｍのＰＭＯＳトランジスタ群Ｐ３１，Ｐ３２，…，Ｐ３３に対して選択的に導通、非導通を制御する。
【００６５】
さらに、アップ／ダウンカウンタ２２５の出力データＵ０，Ｕ１，…ＵＭ−１は、図３に示すように、レジスタ５３を介してデータ更新コントローラ５２に供給される。データ更新コントローラ５２は、合わせ込みコントローラ２１５の制御結果であるアップ／ダウンカウンタ２２５の出力データＵ０，Ｕ１，…ＵＭ−１に基づいて、出力バッファ回路１のプルアップ用トランジスタ群１ａ対して選択的に導通、非導通を制御する。
【００６６】
このようにして、マッチングすべきインピーダンスを指定するための外部抵抗ＲＱをＺＱ端子に接続することにより、出力インピーダンス制御回路１０は、出力バッファ回路１のインピーダンスが外部抵抗ＲＱの値（あるいはその定数倍）になるように、出力バッファ回路１のトランジスタサイズを自動調整することができる。
【００６７】
以下、本発明の特徴を成す出力バッファ回路１について、図１を参照して説明する。
【００６８】
この出力バッファ回路は、最終出力段の各ＮＭＯＳトランジスタ１ｂ−１１〜１ｂ−１５のゲートを駆動する出力前段ＣＭＯＳ回路１ｂ−６〜１ｂ−１０の電源が、ＶＤＤレベルではなく、ＶＤＤＱレベルで駆動されている点が、従来回路（図９）と異なる。
【００６９】
具体的には、本実施形態の出力バッファ回路は、プルアップ側とプルダウン側の二系統のインピーダンス合わせ込みが行われるように、プルアップ用の出力インピーダンス制御回路１０ａに接続されたプルアップ用トランジスタ群１ａと、プルダウン用の出力インピーダンス制御回路１０ｂに接続されたプルダウン用トランジスタ群１ｂとで構成されている。
【００７０】
プルアップ用トランジスタ群１ａは、初段ＣＭＯＳ回路１ａ−１〜１ａ−５と、出力前段ＣＭＯＳ回路１ａ−６〜１ａ−１０と、出力段のＰＭＯＳトランジスタ１ａ−１１〜１ａ−１５とで構成され、プルダウン用トランジスタ群１ｂは、初段ＣＭＯＳ回路１ｂ−１〜１ｂ−５と、出力前段ＣＭＯＳ回路１ｂ−６〜１ｂ−１０と、出力段のＮＭＯＳトランジスタ１ｂ−１１〜１ｂ−１５とで構成されている。
【００７１】
プルアップ側においては、初段ＣＭＯＳ回路１ａ−１〜１ａ−５には、出力インピーダンス制御回路１０ａから出力されたインピーダンス制御用の制御信号ＵＮと、出力イネーブル（／ＯＥ）とが入力され、さらに出力前段ＣＭＯＳ回路１ａ−６〜１ａ−１０には、チップ内部回路からの出力データＤｏｕｔと前記初段ＣＭＯＳ回路１ａ−１〜１ａ−５の出力とが入力される。そして、出力前段ＣＭＯＳ回路１ａ−６〜１ａ−１０の出力（ＶＤＤＱレベル）が出力段のＰＭＯＳトランジスタ１ａ−１１〜１ａ−１５のゲートに印加されるようになっている。
【００７２】
一方、プルダウン側においては、初段ＣＭＯＳ回路１ｂ−１〜１ｂ−５には、出力インピーダンス制御回路１０ｂから出力されたインピーダンス制御用の制御信号ＵＭと、出力イネーブル（ＯＥ）とが入力され、さらに出力前段ＣＭＯＳ回路１ｂ−６〜１ｂ−１０には、チップ内部回路からの出力データＤｏｕｔと前記初段ＣＭＯＳ回路１ｂ−１〜１ｂ−５の出力とが入力される。そして、出力前段ＣＭＯＳ回路１ｂ−６〜１ｂ−１０の出力（ＶＤＤＱレベル）が出力段のＮＭＯＳトランジスタ１ｂ−１１〜１ｂ−１５のゲートに印加されるようになっている。
【００７３】
さらに、出力段のＰＭＯＳトランジスタ１ａ−１１〜１ａ−１５及びＮＭＯＳトランジスタ１ｂ−１１〜１ｂ−１５の各ドレインがＩ／Ｏパッド２０に共通接続されている。
【００７４】
出力前段ＣＭＯＳ回路１ｂ−６〜１ｂ−１０を駆動するのは、初段ＣＭＯＳ回路１ｂ−１〜１ｂ−５のＶＤＤレベルの論理であり、出力前段がＶＤＤＱの論理となるが、ＶＤＤＱはＶＤＤよりも低い電位である場合を考えているので、この間の駆動において、特別なレベルシフト回路は必要なく、ＶＤＤとＶＤＤＱ電位の差に応じて出力前段ＣＭＯＳ回路１ｂ−６〜１ｂ−１０の回路閾値を傾けることによって、信号伝達の遅延のズレを回避することは容易である。
【００７５】
これにより、ＮＭＯＳトランジスタ１ｂ−１１〜１ｂ−１５をオンさせる際のゲート“Ｈ”レベルがＶＤＤでなくＶＤＤＱとなる訳であるが、ここで、電源電圧変動に対してのインピーダンス補正を考える。
【００７６】
今、インピーダンスを定義するバイアス状態で、本実施形態では、ＮＭＯＳトランジスタ１ｂ−１１〜１ｂ−１５のゲート“Ｈ”レベルがＶＤＤＱ、ドレインレベルがＶＤＤＱ／２で駆動されることになるため、電源電圧ＶＤＤの変動の影響は受けないことになり、図９の従来例で述べたＶＤＤ変動に伴う電流値の増減に対するマージンを設定する必要がなくなる。
【００７７】
さらに、ＶＤＤＱが変動した場合のインピーダンス変動に対しても、誤差が少なくなる。つまり、ＶＤＤＱが高い方に変動した場合、電流値はリニアに増加することが望ましい。しかし、ＭＯＳトランジスタの電流特性はリニアではないために、ドレイン電圧の増加のみを考えると、ドレイン電流はリニアには増加せず、リニアな特性に対して少ない電流にしか増加しない。ここで、ゲート電圧がＶＤＤＱとなっていると、ゲート電圧の上昇分での電流増加があり、電流は増加する。これらの関係を説明するためのシミュレーション例の結果を図６で説明する。
【００７８】
図中のＳ１は、インピーダンスが理想的に一定値をとった場合のＩ−Ｖ特性であり、Ｓ２は、ＶＤＤＱが標準値ＶＤＤＱ０にあるときのＭＯＳ電流特性であり、ドレイン電位がＶＤＤＱ０／２の時にａ点になる。ここで、ＶＤＤＱが０．１Ｖ高い方へ変動してＶＤＤＱ１にシフトした場合を考える。理想的には、Ｓ１の上のｂ点にシフトすべきである。
【００７９】
今、ゲート電位が一定で変わらないというケースを考えると、Ｓ２のＭＯＳ特性上のｃ点に移ることになり、ＭＯＳのＩ−Ｖ特性がリニアでないので、理想点ｂよりも電流が減少することになる。さらに実際には、ゲート電位を―定とすることはできず、従来例のようにＶＤＤで駆動した場合の最悪ケースは、ＶＤＤが減る（例えば、標準値＝１．８Ｖに対して−５％の１．７１Ｖ）場合を考えると、ゲート電位が下がる分、ＭＯＳのＩ−Ｖ特性は下側にシフトして、Ｓ３のｄ点になる。この場合、理想点ｂに対して、電流値は２６％も減少してしまい、大きな誤差を生じる。
【００８０】
一方、ゲートをＶＤＤＱで駆動した場合、ゲート電位が上がる分、ＭＯＳのＩ−Ｖ特性は上にＳ４のようにシフトしてｅ点となり、理想的なｂ点よりは、大きい方にずれる。しかし、ｂ点からのシフト量は１０％と、従来例の場合の誤差２６％に比べて半減以下と大幅に誤差が改善されている。
【００８１】
図９の従来例において、ＮＭＯＳトランジスタのゲートをＶＤＤ駆動していたのは、他のＣＭＯＳ回路の延長線上で自然な流れであるだけでなく、ＶＤＤ＞ＶＤＤＱの場合、同じサイズのＭＯＳにおいて電流駆動力が大きくとれて、スピード性能的に有利であるためである。これは、出力バッファ回路での信号遅延を小さくして、なるべく高速動作をさせようという従来の思想からは自然な考え方で妥当である。
【００８２】
しかし、プログラムインピーダンス制御を用いる基本思想としては、駆動力でＩ／Ｏを高速動作させることでの、インピーダンスマッチングに伴う信号反射の問題などで、むやみに高速動作させるというよりは、出力バッファ回路と出力負荷とのインピーダンスの整合をとることで、反射などの問題を回避し、Ｉ／Ｏ信号を受け取る相手方デバイスの入力信号を最高速で歪みのない波形にしようというものである。さらに、電源電圧のスケーリングに伴い、仕様上の許容変動値で同じ０．１Ｖといった値の、電源に対する変動割合が増加してきたこと、サブスレショルド電流の制約から閾値を下げることが難しくなってきて電源に対するＶｔｈマージンが悪化してきていることなどから、電源変動に対する動作マージンの問題が大きくなってきており、従来例のように、プルダウン側の出力段であるＮＭＯＳトランジスタのゲートをＶＤＤ駆動するのは、メリットよりもデメリットが大きくなっている。
【００８３】
これに対して本実施形態では、プルダウン側の出力段であるＮＭＯＳトランジスタ１ｂ−１１〜１ｂ−１５のゲートを、周辺回路用の電源ＶＤＤではなく、出力用の電源ＶＤＤＱにより駆動して、ＮＭＯＳトランジスタ１ｂ−１１〜１ｂ−１５のゲートノードをＶＤＤＱ／ＶＳＳ間の論理を持って駆動する。これにより、電源電圧の変動に対する出力トランジスタの電流駆動力のバラツキを抑制でき、プログラマブルインピーダンス制御を行う際に要求されたインピーダンス範囲をカバーするために設定すべき、出力トランジスタ１ｂ−１１〜１ｂ−１５のサイズ設定範囲を狭めることが可能となり、結果として、より精度の良いインピーダンス合わせ込みが可能となる。
【００８４】
一方、プルアップ側のＰＭＯＳトランジスタ１ａ−１１〜１ａ−１５については、図１０で述べた駆動スピードの問題から従来例と同様に、出力前段ＣＭＯＳ回路１ａ−６〜１ａ−１０によるＶＤＤＱ駆動が行われ、ＰＭＯＳトランジスタ１ａ−１１〜１ａ−１５のゲート、ドレインレベルは、どちらもＶＤＤＱで制御されていて、上記プルダウン側と同様の効果が得られている。
【００８５】
【発明の効果】
以上詳細に説明したように、本発明によれば、電源電圧の変動に対する出力トランジスタ群の電流駆動力のバラツキを抑制することが可能になる。これにより、出力バッファ回路のインピーダンス制御を行うに際し、要求されたインピーダンス範囲をカバーするために設定すべき、出力トランジスタ群のサイズ設定範囲を狭めることができるため、高精度のインピーダンス合わせ込みを行うことが可能になる。
【図面の簡単な説明】
【図１】本発明の実施の一形態に係る半導体装置の出力バッファ回路の構成を示す回路図である。
【図２】本実施形態に係る半導体装置に設けられた出力インピーダンス制御回路の要部回路図である。
【図３】出力インピーダンス制御回路の要部ブロック図である。
【図４】図１に示した出力バッファ回路と出力インピーダンス制御回路を備えた半導体装置であるメモリチップの主要構成ブロック図である。
【図５】実施形態の半導体装置であるメモリチップが搭載されたシステム図である。
【図６】実施形態の効果を示す特性図である。
【図７】従来のプログラマブルインピーダンス制御機能の全体な構成を示すブロック図である。
【図８】二系統のインピーダンス合わせ込みが行われる従来の出力インピーダンス制御回路の構成を示す回路図である。
【図９】従来の出力バッファ回路の構成を示す回路図である。
【図１０】駆動電源の相違によるＰＭＯＳトランジスタの特性を示す特性図である。
【図１１】インピーダンスカバー範囲の条件依存を示す図である。
【図１２】インピーダンスのＶＤＤＱ依存の概念図である。
【符号の説明】
１ａ  プルアップ用トランジスタ群
１ｂ  プルダウン用トランジスタ群
１ａ−１〜１ａ−５，１ｂ−１〜１ｂ−５  初段ＣＭＯＳ回路
１ａ−６〜１ａ−１０  出力前段ＣＭＯＳ回路
１ａ−１１〜１ａ−１５  出力段のＰＭＯＳトランジスタ
１ｂ−１〜１ｂ−５  初段ＣＭＯＳ回路
１ｂ−６〜１ｂ−１０  出力前段ＣＭＯＳ回路
１ｂ−１１〜１ｂ−１５  出力段のＮＭＯＳトランジスタ
１０ａ  プルアップ用の出力インピーダンス制御回路
１０ｂ  プルダウン用の出力インピーダンス制御回路
２０  Ｉ／Ｏパッド
ＵＮ，ＵＭ  インピーダンス制御用の制御信号
ＯＥ，／ＯＥ  出力イネーブル
Ｄｏｕｔ  出力データ
【図１】
0003670563.tif 000002
【図２】
0003670563.tif 000003
【図３】
0003670563.tif 000004
【図４】
0003670563.tif 000005
【図５】
0003670563.tif 000006
【図６】
0003670563.tif 000007
【図７】
0003670563.tif 000008
【図８】
0003670563.tif 000009
【図９】
0003670563.tif 000010
【図１０】
0003670563.tif 000011
【図１１】
0003670563.tif 000012
【図１２】
0003670563.tif 000013