(57)【特許請求の範囲】
【請求項１】
入力データをシステムの接続情報に従うランダムモードで第１，第２のバッファ回路に交互に書き込むと同時に、従前の書込データをシーケンシャルモードで第２，第１のバッファ回路から交互に読み出してタイムスロット入替回路の出力データとなすダブルバッファ方式のタイムスロット入替回路において、
各バッファ回路を構成するデュアルポートメモリであって、データ読／書可能な第１のポート及びデータ書込可能な第２のポートを有するものと、
各バッファ回路のデータ読／書制御を行う制御部であって、各バッファ回路につき、第１のポートからタイムスロット入替回路の出力データを読み出した後、引き続き該第１のポートから次アドレスの出力データを読み出すと同時に、前記出力データを読み出した後の同一アドレスに対して第２のポートからタムスロットの未接続状態を表すための所定データを書き込むもの、とを備えることを特徴とするタイムスロット入替回路。
【請求項２】
入力データをシステムの接続情報に従うランダムモードで第１，第２のバッファ回路に交互に書き込むと同時に、従前の書込データをシーケンシャルモードで第２，第１のバッファ回路から交互に読み出してタイムスロット入替回路の出力データとなすダブルバッファ方式のタイムスロット入替回路において、
各バッファ回路を構成するデュアルポートメモリであって、データ書込可能な第１のポート及びデータ読出可能な第２のポートを有するものと、
各バッファ回路のデータ読／書制御を行う制御部であって、各バッファ回路につき、第２のポートからタイムスロット入替回路の出力データを読み出した後、引き続き該第２のポートから次アドレスの出力データを読み出すと同時に、前記出力データを読み出した後の同一アドレスに対して第１のポートからタムスロットの未接続状態を表すための所定データを書き込むもの、とを備えることを特徴とするタイムスロット入替回路。
【発明の詳細な説明】
【０００１】
【産業上の利用分野】
本発明はタイムスロット入替回路に関し、更に詳しくは入力データをシステムの接続情報に従うランダムモードで第１，第２のバッファ回路に交互に書き込むと同時に、従前の書込データをシーケンシャルモードで第２，第１のバッファ回路から交互に読み出してタイムスロット入替回路の出力データとなすダブルバッファ方式のタイムスロット入替回路に関する。
【０００２】
タイムスロット入替回路は、加入者系伝送装置、交換機、ディジタルクロスコネクト装置、ＰＢＸ等におけるタイムスイッチ実現手段として広く利用されている。近年、収容加入者数の増大に伴い、単位時間（例えば１フレーム）当たりに収容するタイムスロット数も増大している。このため、タイムスイッチメモリの高速化、大容量化が進んでいるが、この種のタイムスロット入替回路では後述する不要データのマスク処理が必要であり、効率よい実現が望まれる。
【０００３】
【従来の技術】
図５は従来技術を説明する図で、図５（Ａ）は従来のダブルバッファ方式による一例のタイムスロット入替回路のブロック図を示している。図中、１〜４は３ステートのバッファ回路（ＢＦ）、５，６はデータセレクタ（ＳＥＬ）、７，８はＲＡＭ、９は書込カウンタ（ＷＣ）、１０はアドレスコントロールメモリ（ＡＣＭ）、１１はシーケンシャル読出カウンタ（ＳＲＣ）である。
【０００４】
システムの面切替信号ＦＳＬ＝１の時はＲＡＭ７に入力データを書き込み、同時にＲＡＭ８から出力データを読み出す。以下、詳述する。
ＲＡＭ７の側において、ＦＳＬ＝１の時はバッファ回路１が付勢され、ＲＡＭ７のデータ端子ＤＡに入力データが加えられる。このＲＡＭ７はＦＳＬ＝１によりデータ書込モードＷである。一方、書込カウンタ９は入力データに同期した書込クロック信号ＷＣＫによりシーケンシャルにカウントアップする。ＡＣＭ１０は書込カウンタ９のカウント出力をシステムの接続情報に従って対応するうランダムな書込アドレス信号ＲＷＡに変換する。セレクタ５はＦＳＬ＝１の時に入力ａ側を選択し、ＦＳＬ＝０の時に入力ｂ側を選択する。今は、ＦＳＬ＝１であるから、ａ側のランダム書込アドレスＲＷＡが選択される。またこれと併せて書込クロック信号ＷＣＫが選択され、これがデータ書込パルス信号ＷＰとしてＲＡＭ７のストローブ端子ＳＴＢに加えられる。こうして入力データはＲＡＭ７のランダム書込アドレスＲＷＡに順次書き込まれる。
【０００５】
ＲＡＭ８の側において、ＦＳＬ＝１の時はバッファ回路４が付勢され、ＲＡＭ８の読出データが出力データとなる。このＲＡＭ８はＦＳＬ＝１によりデータ読出モードＲである。一方、シーケンシャル読出カウンタ１１は読出クロック信号ＲＣＫによりシーケンシャルにカウントアップする。セレクタ６はＦＳＬ＝１の時に入力ａ側を選択し、ＦＳＬ＝０の時に入力ｂ側を選択する。今は、ＦＳＬ＝１であるから、ａ側のシーケンシャル読出アドレスＳＲＡが選択される。またこれと併せて、必要なら読出クロック信号ＲＣＫが選択され、これがデータ読出イネーブル信号ＲＥとしてＲＡＭ８のストローブ端子ＳＴＢに加えられる。こうしてＲＡＭ８からは出力データがシーケンシャルに読み出される。
【０００６】
面切替信号ＦＳＬは単位時間（１フレーム）毎に反転しており、面切替信号ＦＳＬ＝０の場合は上記の場合と逆の動作となる。こうして入出力データ間のタイムスロット入替処理が連続的に行われる。
次に、図５（Ｂ）に従い、従来技術の問題点を説明する。
時刻（ｔ）のフレームにおいて、ＡＣＭ１０のアドレスＡＤ＝０〜３にはタイムスロット入替用データ「０，３，２，＊」が記憶されている。記号「＊」は未接続状態を表しており、例えばＲＡＭ７のあり得ないアドレスを指すような情報である。
【０００７】
この状態で入力データが「Ａ，Ｂ，Ｃ，−」の順で入力すると、最初のデータ「Ａ」はＲＡＭ７のアドレス「０」に、２番目のデータ「Ｂ」はＲＡＭ７のアドレス「３」に、３番目のデータ「Ｃ」はＲＡＭ７のアドレス「２」に夫々書き込まれる。４番目の入力データ「−」は未接続（無効）データであり、ＲＡＭ７のあり得ないアドレス「＊」に書き込まれる。
【０００８】
ＲＡＭ７の記憶データ「Ａ，−，Ｃ，Ｂ」は時刻（ｔ＋１）のフレームでシーケンシャルに読み出され、こうして入力チャネル「Ａ，Ｂ，Ｃ，−」から出力チャネル「Ａ，−，Ｃ，Ｂ」へのタイムスロット入替が行われる。
この状態で、新たに呼の接続、切断、切替等の要求が発生すると、システムはＡＤＭ１０のタイムスロット入替用データを書き換える。タイムスロット入替用データの書き換えはフームの空き時間等を利用して行われる。
【０００９】
時刻（ｔ＋２）のフレームにおいて、ＡＣＭ１０のアドレスＡＤ＝０〜３にはタイムスロット入替用データ「０，３，＊，＊」が記憶されている。即ち、ここでは入力チャネル「２」の接続が断になっている。
この状態で、入力データが引き続き「ａ，ｂ，−，−」の順で入力すると、最初のデータ「ａ」はＲＡＭ７のアドレス「０」に、２番目のデータ「ｂ」はＲＡＭ７のアドレス「３」に書き込まれる。３番目以降のデータ「−」は未接続データであり、ＲＡＭ７のあり得ないアドレス「＊」に書き込まれる。
【００１０】
その結果、ＲＡＭ７のアドレス「２」の古いデータ「Ｃ」が消されずに残ってしまい、これが時刻（ｔ＋３）のフレームで読み出されると、不要データが読み出される不都合があった。
従来は、以下の２方式により問題解決を図っていた。
▲１▼  セレクタ５／６の出力のランダム書込アドレスＲＷＡの情報を１フレームに渡ってモニタすると共に、有効書込アドレスＲＷＡ＝「０，３」等の情報を記憶する。次のシーケンシャルリードフレームでは、記憶した有効書込アドレス「０，３」からの読出データは出力するが、それ以外の書込アドレス「１，２」からの読出データは出力しない（代わりに未接続データ「−」を出力する）ものである。
【００１１】
しかし、上記▲１▼の方式によると、有効書込アドレスの情報等を記憶するための余分なメモリ等が必要となり、回路が複雑化、大規模化してしまう。
▲２▼  シーケンシャルリードのフレームにおいて、ＲＡＭ７／８にリード及びライトの２つのメモリアクセスサイクルを設け、出力データ読出直後の同一アドレスに未接続データ「−」を書き込むものである。
【００１２】
しかし、上記▲２▼の方式によると、ＲＡＭ７／８のシーケンシャルリード時にはリード及びライトの２倍のメモリアクセス時間が必要となり、このため単位時間（１フレーム）内に収容できるタイムスロット数が減少してしまう。なお、高速ＲＡＭ７，８を使用することも考えられるが、発熱、電力消費、コスト等の増大を招く。
【００１３】
【発明が解決しようとする課題】
上記の如く従来方式▲１▼，▲２▼によると、回路が複雑化、大規模化するか、又はシステムに収容できるタイムスロット数が減少するか、又は発熱、電力消費、コスト等の増大を招く不都合があった。
本発明の目的は、簡単な構成により出力への不要データの読出が有効に防止されるタイムスロット入替回路を提供することにある。
【００１４】
【課題を解決するための手段】
上記の課題は図１（Ａ）の構成により解決される。即ち、本発明（１）のタイムスロット入替回路は、入力データをシステムの接続情報に従うランダムモードで第１，第２のバッファ回路に交互に書き込むと同時に、従前の書込データをシーケンシャルモードで第２，第１のバッファ回路から交互に読み出してタイムスロット入替回路の出力データとなすダブルバッファ方式のタイムスロット入替回路において、各バッファ回路を構成するデュアルポートメモリ１７，１８であって、データ読／書可能な第１のポート及びデータ書込可能な第２のポートを有するものと、各バッファ回路のデータ読／書制御を行う制御部（不図示）であって、各バッファ回路につき、第１のポートＰ１からタイムスロット入替回路の出力データを読み出した後、引き続き該第１のポートＰ１から次アドレスの出力データを読み出すと同時に、前記出力データを読み出した後の同一アドレスに対して第２のポートＰ２からタムスロットの未接続状態を表すための所定データを書き込むもの、とを備えるものである。
【００１５】
また上記の課題は図１（Ｂ）の構成により解決される。即ち、本発明（２）のタイムスロット入替回路は、上記前提となるタイムスロット入替回路において、各バッファ回路を構成するデュアルポートメモリ２７，２８であって、データ書込可能な第１のポートＰ１及びデータ読出可能な第２のポートＰ２を有するものと、各バッファ回路のデータ読／書制御を行う制御部（不図示）であって、各バッファ回路につき、第２のポートＰ２からタイムスロット入替回路の出力データを読み出した後、引き続き該第２のポートＰ２から次アドレスの出力データを読み出すと同時に、前記出力データを読み出した後の同一アドレスに対して第１のポートＰ１からタムスロットの未接続状態を表すための所定データを書き込むもの、とを備えるものである。
【００１６】
【作用】
上記各本発明によれば、各バッファ回路はデュアルポートメモリを備えるので、出力データの読出と所定データ（例えば未接続データ）の書込とを同一（重複）のメモリサイクル時間で行える。従って、簡単な構成により出力への不要データの読出が有効に防止される。
【００１７】
【実施例】
以下、添付図面に従って本発明による実施例を詳細に説明する。なお、全図を通して同一符号は同一又は相当部分を示すものとする。
図２は第１実施例のタイムスロット入替回路のブロック図で、図５と同等の構成には同一番号を付し、その説明を省略する。
【００１８】
図において、１０は例えば１０bit ×２０４８Wordのアドレスコントロールメモリ（ＡＤＭ）、１５，１６はセレクタ（ＳＥＬ）、１７，１８は夫々８bit ×２０４８WordのデュアルポートＲＡＭ（ＤＰＲＡＭ）、１９は遅延回路（ＤＬ）、２０はシーケンシャル書込カウンタ（ＳＷＣ）である。
遅延回路１９はデータ読出クロック信号ＲＣＫを１クロック分遅延させることにより遅延書込クロック信号ＷＣＫＤを形成する。シーケンシャル書込カウンタ２０は遅延書込クロック信号ＷＣＫＤによりシーケンシャル読出カウンタ１１よりも１クロック分位相遅れでカウントアップする。
【００１９】
ＤＰＲＡＭ１７，１８の第１のポート（図の左側）はデータ読／書可能に構成されている。一方、その第２のポート（図の右側）は、好ましくは回路規模削減のため、データ書込専用である。
ＤＰＲＡＭ１７の動作に着目すると、その第１のポートはシステムの面選択信号ＦＳＬ＝１によりデータ書込モードＷとなる。これにより、入力データはＡＣＭ１０のランダム書込アドレスＲＷＡに従って該第１のポートからランダムモードで書き込まれる。またこの第１のポートはＦＳＬ＝０によりデータ読出モードＲとなる。これにより、ＤＰＲＡＭ１７の記憶データはＳＲＣ１１のシーケンシャル読出アドレスＳＲＡに従って該第１のポートからシーケンシャルに読み出される。
【００２０】
一方、ＤＰＲＡＭ１７の第２のポートはデータ書込専用にされており、固定の未接続データ「−」はＳＷＣ２０のシーケンシャル書込アドレスＳＷＡに従って該第２のポートからシーケンシャルに書き込まれる。
但し、ＦＳＬ＝１の時（即ち、ＤＰＲＡＭ１７への入力データ書込時）は、セレクタ１５は入力端子ｂ側のＬＯＷレベルを選択しており、このためストローブ信号端子ＳＴＢへのデータ書込パルス信号ＷＰの入力は無く、未接続データ「−」の書込は行われない。一方、ＦＳＬ＝０の時（即ち、ＤＰＲＡＭ１７からの出力データ読出時）は、セレクタ１５は入力端子ａ側の遅延書込クロック信号ＷＣＫＤを選択しており、これに基づくデータ書込パルス信号ＷＰにより未接続データ「−」の書込が行われる。
【００２１】
ＤＰＲＡＭ１８の動作は上記の逆であり、容易に類推できる。
図３は第１実施例のタイムスロット入替回路の動作タイミングチャートである。但し、図は説明の簡単のためにＤＰＲＡＭ１７，１８のバッファサイズを８Wordとしている。
ＤＰＲＡＭ１７の動作に着目すると、時刻（ｔ），（ｔ＋２）の各フレームでは入力データのランダム書込モードＷ、かつ中間の時刻（ｔ＋１）のフレームでは出力データのシーケンシャル読出モードＲになっている。
【００２２】
時刻（ｔ）のフレームにおいて、ＡＣＭ１０のアドレスＡＤ＝０〜７にはタイムスロット入替用データ「０，３，２，＊，＊，＊，＊，＊」が記憶されている。この状態で、入力データが「Ａ，Ｂ，Ｃ，−，−，−，−，−」の順で入力すると、最初のデータ「Ａ」はＤＰＲＡＭ１７のアドレス「０」に、２番目のデータ「Ｂ」はＤＰＲＡＭ１７のアドレス「３」に、３番目のデータ「Ｃ」はＤＰＲＡＭ１７のアドレス「２」に夫々第１のポートからランダムに書き込まれる。４番目以降の各入力データ「−」は未接続データであり、ＤＰＲＡＭ１７のあり得ないアドレス「＊」に書き込まれる。
【００２３】
時刻（ｔ＋１）のフレームにおいて、ＤＰＲＡＭ１７の記憶データはＳＲＣ１１のシーケンシャル読出アドレスＳＲＡ＝「０」〜「７」に従って第１のポートからシーケンシャルに読み出される。一方、ＳＷＣ２０は上記シーケンシャル読出アドレスＳＲＡよりも１クロック分の位相遅れでシーケンシャル書込アドレスＳＷＡ＝「０」〜「７」を発生する。これによりＤＰＲＡＭ１７の全記憶データは各記憶データの読出後、第２のポートからの未接続データ「−」  により全て書き換えられる。
【００２４】
なお、図３はＤＰＲＡＭ１７の最終アドレス「７」への未接続データ「−」の書込タイミングが時刻（ｔ＋２）のフレームにオーバラップしている場合を示している。しかし、通常はフレーム内又はフレーム間に空き（時間的余裕）があり、この場合はオーバラップは生じない。
時刻（ｔ＋２）のフレームにおいて、ＡＣＭ１０のアドレスＡＤ＝０〜７にはタイムスロット入替用データ「０，３，＊，＊，＊，＊，＊，＊」が記憶されている。即ち、チャネル「２」が切断となっている。この状態で、入力データが引き続き「ａ，ｂ，−，−，−，−，−，−」の順で入力すると、最初のデータ「ａ」はＤＰＲＡＭ１７のアドレス「０」に、２番目のデータ「ｂ」はＤＰＲＡＭ１７のアドレス「３」に夫々書き込まれる。３番目以降の各入力データ「−」は未接続データであり、ＤＰＲＡＭ１７のあり得ないアドレス「＊」に書き込まれる。
【００２５】
本第１実施例によれば、時刻（ｔ＋１）のフレームでＤＰＲＡＭ１７の全記憶データは未接続データ「−」により初期化されているので、時刻（ｔ＋２）のフレームではＤＰＲＡＭ１７のアドレス「２」の古いデータ「Ｃ」が消されずに残ってしまうようなことは無い。こうして、簡単な構成により、不要データの読出が有効に防止される。
【００２６】
図４は第２実施例のタイムスロット入替回路のブロック図で、図において２１，２２は３ステートのバッファ回路（ＢＦ）、２７，２８はデュアルポートＲＡＭ（ＤＰＲＡＭ）である。
ＤＰＲＡＭ２７，２８の第１のポート（図の左側）はデータ書込専用に構成され、第２のポート（図の右側）はデータ読出専用に構成されている。
【００２７】
ＤＰＲＡＭ２７の動作に着目すると、ＦＳＬ＝１の時は、第１のポートに入力データ、ランダム書込アドレスＲＷＡ、データ書込パルスＷＰが加えられ、これにより入力データはＤＰＲＡＭ２７の第１のポートから書き込まれる。一方、第２のポートは読出イネーブル端子ＲＥの入力がＬＯＷレベルのため、データ読出は行われない。
【００２８】
ＦＳＬ＝０の時は、第２のポートは読出イネーブル端子ＲＥの入力がＨＩＧＨレベルとなり、ＤＰＲＡＭ２７の記憶データはシーケンシャル読出アドレスＳＲＡに従って順に読み出される。同時に第１のポートには未接続データ「−」、遅延シーケンシャル書込アドレスＳＷＡ、遅延データ書込パルスＷＰが加えられ、これにより未接続データ「−」はＤＰＲＡＭ２７の第１のポートから書き込まれる。
【００２９】
ＤＰＲＡＭ２８の動作は上記の逆であり、容易に類推できる。本第２実施例によれば、汎用（市販）のＤＰＲＡＭ２７，２８を使用でき、回路を廉価に実現できる。
なお、上記各実施例では各カウンタ回路が昇順にカウントする場合を述べたが、本発明はカウンタ回路が降順にカウントする場合でも実現できる。
【００３０】
また、上記各実施例ではシーケンシャル書込カウンタ２０がシーケンシャル読出カウンタ１１よりも１クロック分の位相遅れでカウントアップする場合を述べたがこれに限らない。２クロック以上でも良い。更には、シーケンシャル読出カウンタ１１のカウント出力ＳＲＡから所定値を差し引くような方法で遅延シーケンシャル書込アドレスＳＷＡを生成しても良い。
【００３１】
また、上記本発明に好適なる実施例を述べたが、本発明思想を逸脱しない範囲内で、構成及び制御の様々な変更が行えることは言うまでも無い。
【００３２】
【発明の効果】
以上述べた如く本発明によれば、簡単な構成により出力への不要データの読出が有効に防止される。
【図面の簡単な説明】
【図１】図１は本発明の原理を説明する図である。
【図２】図２は第１実施例のタイムスロット入替回路のブロック図である。
【図３】図３は第１実施例のタイムスロット入替回路の動作タイミングチャートである。
【図４】図４は第２実施例のタイムスロット入替回路のブロック図である。
【図５】図５は従来技術を説明する図である。
【符号の説明】
１７，１８，２７，２８  デュアルポートメモリ
【図１】
0003724752.tif 000002
【図２】
0003724752.tif 000003
【図３】
0003724752.tif 000004
【図４】
0003724752.tif 000005
【図５】
0003724752.tif 000006