(57)【特許請求の範囲】
【請求項１】
半導体スイッチング素子と該半導体スイッチング素子を駆動する駆動回路とを有する電源回路と、該電源回路の出力を平滑する電荷蓄積手段とを備え、負荷の集積回路に電力を供給する電圧調整モジュールにおいて、
前記電荷蓄積手段が電気二重層コンデンサであって、該電気二重層コンデンサが複数の正極端子と複数の負極端子とを備え、該複数の正極端子と複数の負極端子とが前記電気二重層コンデンサの同じ面に配列されており、
前記負荷の集積回路の下方に前記電気二重層コンデンサを配置したことを特徴とする電圧調整モジュール。
【請求項２】
半導体スイッチング素子と該半導体スイッチング素子を駆動する駆動回路とを有する電源回路と、該電源回路の出力を平滑する電荷蓄積手段とを備え、負荷の集積回路に電力を供給する電圧調整モジュールにおいて、
前記電荷蓄積手段が電気二重層コンデンサであって、該電気二重層コンデンサが複数の正極端子と複数の負極端子とを備え、該複数の正極端子と複数の負極端子とが前記電気二重層コンデンサの同じ面に配列されており、
前記負荷の集積回路が実装された配線基板の集積回路搭載面に、前記電気二重層コンデンサを配置し、前記負荷の集積回路と前記電気二重層コンデンサとが隣接配置されていることを特徴とする電圧調整モジュール。
【請求項３】
請求項１または２記載の電圧調整モジュールにおいて、
前記負荷の集積回路は５００ＭＨｚ以上のクロック周波数で動作するＣＰＵ（Central Processing Unit）であって、前記負荷の集積回路のコア電圧は２Ｖ以下、定格消費電流は５０Ａ以上、電流変化率は１５０Ａ／μｓ以上であることを特徴とする電圧調整モジュール。
【請求項４】
請求項１〜３のいずれか１項に記載の電圧調整モジュールにおいて、
前記正極端子と前記負極端子とは同数であることを特徴とする電圧調整モジュール。
【請求項５】
請求項１〜３のいずれか１項に記載の電圧調整モジュールにおいて、
前記正極端子は前記負極端子よりも少なくとも１本多く、前記正極端子のうちの１本を前記電源回路に接続して前記電荷蓄積手段内部の電圧を検出することを特徴とする電圧調整モジュール。
【請求項６】
請求項１〜５のいずれか１項に記載の電圧調整モジュールにおいて、
前記正極端子および負極端子の間隔（ピッチ）は、前記負荷の集積回路の端子の間隔（ピッチ）と同一であることを特徴とする電圧調整モジュール。
【請求項７】
請求項１〜６のいずれか１項に記載の電圧調整モジュールにおいて、
前記複数の正極端子と前記複数の負極端子は交互に配置されることを特徴とする電圧調整モジュール。
【請求項８】
請求項１〜７のいずれか１項に記載の電圧調整モジュールにおいて、
前記電圧調整モジュールは、１３Ｖ以上の直流電圧を入力し、前記負荷の集積回路に供給する電圧を出力する１段構成のＤＣ−ＤＣコンバータであることを特徴とする電圧調整モジュール。
【請求項９】
請求項１または請求項３〜８のいずれか１項に記載の電圧調整モジュールにおいて、
前記電荷蓄積手段は、前記負荷の集積回路を実装する基板を介して、前記負荷の集積回路に対向して実装されることを特徴とする電圧調整モジュール。
【請求項１０】
請求項１〜９のいずれか１項に記載の電圧調整モジュールにおいて、
前記負荷の集積回路はシリコンチップの状態で基板に実装され、前記電荷蓄積手段は前記負荷の集積回路が実装されている基板に実装されることを特徴とする電圧調整モジュール。
【請求項１１】
請求項１〜１０のいずれか１項に記載の電圧調整モジュールにおいて、
前記電荷蓄積手段は、片面に活性炭を塗布したグラファイト箔を対向させ、その内部に硫酸を含浸させたセパレータを配置した構造であって、カーボン微細繊維を前記活性炭に混入した電気二重層コンデンサであることを特徴とする電圧調整モジュール。
【請求項１２】
請求項１〜１１のいずれか１項に記載の電圧調整モジュールにおいて、
前記電荷蓄積手段の容量は１０ｍＦ以上、内部抵抗は１ｍΩ以下であることを特徴とする電圧調整モジュール。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はマイクロプロセッサやＣＰＵに電力を供給するための電圧調整モジュールに関する。
【０００２】
【従来の技術】
従来、コンピュータのマイクロプロセッサ、あるいはＣＰＵ(Central Processing Unit)と呼ばれる大規模集積回路に電力を供給するための電源である電圧調整モジュール，ＶＲＭ（Voltage Regulator Module）の回路構成としては、マルチフェーズシフトコンバータ方式が提案され、一般的となってきている。この一例として特開平８−２４２３５７７号公報「スイッチングレギュレータ」が挙げられる。
【０００３】
【発明が解決しようとする課題】
ＣＰＵは、その処理能力向上のためプロセスの微細化が進んだ結果、コア電圧が約１.５〜１.０Ｖまで低下する一方、並列処理ソフトにより同時に演算動作するトランジスタ数の増大により、消費電流が数１０〜１００Ａにまで増加してきている。また、ＣＰＵ内での演算内容により、消費する電流は刻々変化し、その電流変化率（ｄｉ／ｄｔ）が３００〜１０００Ａ／μｓと、極めて大きくなっている。このため、ＣＰＵに電力を供給するＶＲＭには低電圧，大電流，高電流変化率応答性が要求される。
【０００４】
この要求に対応するための従来技術がマルチフェーズシフトコンバータ方式である。この方式のＶＲＭについて、図１１を用いて説明する。図１１において、２０は直流電源、２１ａ，２１ｂ,２２ａ,２２ｂはパワーＭＯＳＦＥＴ、２３ａ，２３ｂは平滑コイル、２４は平滑コンデンサ、２５は負荷、２６ａ，２６ｂは駆動回路、２７はコンデンサ内部抵抗である。図１１の回路は、パワーＭＯＳＦＥＴ２１ａ，２２ａが直列接続されて直流電源２０に接続され、パワーＭＯＳＦＥＴ２１ａとパワーＭＯＳＦＥＴ２２ａの接続点に接続された平滑コイル２３ａと平滑コンデンサ２４のフィルタにより、降圧コンバータを構成している。パワーＭＯＳＦＥＴ２１ｂとパワーＭＯＳＦＥＴ２２ｂ、平滑コイル２３ｂも同様な接続となっており、平滑コイル２３ａと平滑コイル２３ｂの負荷側は接続されている。パワーＭＯＳＦＥＴ２１ａとパワーＭＯＳＦＥＴ２２ａのゲートは駆動回路２６ａに、パワーＭＯＳＦＥＴ２１ｂとパワーＭＯＳＦＥＴ２２ｂのゲートは駆動回路２６ｂに接続される。
【０００５】
図１１の動作を説明する。負荷ＣＰＵ２５は、上記のごとく低電圧，大電流、かつ高ｄｉ／ｄｔ応答を必要とする。急峻な負荷変動に対しては平滑コンデンサ２４から高周波分の電流を負荷に供給することが好ましいが、従来技術の平滑コンデンサ２４にはコンデンサ内部抵抗２７が内在し、この値が比較的大きいため、ＣＰＵ負荷のｄｉ／ｄｔに対応することができず、負荷電圧が変動し、負荷ＣＰＵ２５の誤動作を招く結果となる。
【０００６】
そこで、この従来技術のＶＲＭでは、２台あるいはそれ以上の台数のコンバータを並列接続としてコンバータから供給する電流のｄｉ／ｄｔ応答を向上させている。まず、パワーＭＯＳＦＥＴ２１ａがオンすると、直流電源２０から平滑コイル２３ａを通して平滑コンデンサ２４に電流が流れる。パワーＭＯＳＦＥＴ２１ａをオフしパワーＭＯＳＦＥＴ２２ａをオンすると、平滑コイル２３ａに流れていた電流がパワーＭＯＳＦＥＴ２２ａのソースからドレイン方向に流れて環流する。一方、パワーＭＯＳＦＥＴ２１ｂと２２ｂ，平滑コイル２３ｂで構成されるコンバータも同様に動作する。このとき、パワーＭＯＳＦＥＴ２１ａとパワーＭＯＳＦＥＴ２１ｂのスイッチング周波数を同一とし、スイッチング位相を１８０度ずらすと、平滑コイル２３ａ，２３ｂを流れる電流の位相が半周期だけずれるため、出力電流に与えるリプルはパワーＭＯＳＦＥＴ２１ａ，２２ａのみを動作させた場合に比べて１／２にすることができる。このようにして、ｎ台のコンバータを並列接続し、これらのコンバータのパワーＭＯＳＦＥＴのスイッチング位相をそれぞれ３６０°／ｎずつシフトすることによって、高いｄｉ／ｄｔ応答を得ようとするのがマルチフェーズシフトコンバータ方式である。
【０００７】
しかし、この従来技術のＶＲＭでは、高いｄｉ／ｄｔ応答を得るためには２台以上のコンバータを並列接続せねばならない。パワーＭＯＳＦＥＴと駆動回路を集積化することは可能であるが、集積化しにくい平滑コイルはコンバータの台数分だけ必要になることから、部品点数が多く、実装面積が大きくなる。またコストも高くなるという欠点がある。また、コンバータと負荷ＣＰＵの間の距離が長くなると配線パターンの持つインダクタンス分が増加し、負荷電流変動に伴う電圧の変動が無視できなくなるが、部品点数が多い従来のＶＲＭでは負荷ＣＰＵの直近に配置することが困難である。
【０００８】
本発明の目的は、ＣＰＵに電力を供給するＶＲＭと呼ばれる電圧調整モジュールにおいて、極めて内部インピーダンスの低い電気二重層コンデンサをＣＰＵの直近に実装することにより、低電圧，大電流、かつ高ｄｉ／ｄｔ応答性を実現することである。
【０００９】
【課題を解決するための手段】
上記課題を解決するための手段として、本発明は、２組以上の正極端子（＋端子）と負極端子（−端子）を具備する電荷蓄積手段を有し、前記電荷蓄積手段を前記負荷ＣＰＵの長辺の長さを半径とし、前記負荷ＣＰＵの重心を中心とした仮想球の内部領域に実装配置する。
【００１０】
また、前記負荷ＣＰＵは５００ＭＨｚ以上のクロック周波数で動作し、コア電圧は２Ｖ以下、定格消費電流は５０Ａ以上、電流変化率は１５０Ａ／μｓ以上である場合に好適である。また、前記＋端子と前記−端子は同数であってもよいし、前記＋端子は前記−端子よりも少なくとも１本多く、前記＋端子のうちの１本を電荷蓄積手段内部の電圧を検出する目的に用いることによっても効果がある。
【００１１】
また、前記＋端子および−端子の間隔（ピッチ）は、前記集積回路の端子の間隔（ピッチ）と同一であることや、前記複数の＋端子と前記複数の−端子は交互に配置されることも課題を解決する手段として有効である。さらに、前記電圧調整モジュールは、１３Ｖ以上の直流電圧を入力し、２Ｖ以下の電圧を出力する１段構成のＤＣ−ＤＣコンバータであることも部品低減，効率向上の観点から望ましい。
【００１２】
また、前記電荷蓄積手段は、前記負荷ＣＰＵを実装する基板の裏面に実装されても良いし、前記負荷ＣＰＵはシリコンチップの状態で基板に実装され、前記電荷蓄積手段は前記基板に実装されてもよい。また、前記電荷蓄積手段の長辺の長さは前記集積回路の長辺の長さよりも短く、かつ端子を除く厚みが５mm以下であってもよい。また、前記電荷蓄積手段は、片面に活性炭を塗布したグラファイト箔を対向させ、その内部に硫酸を含浸させたセパレータを配置した構造であって、カーボン微細繊維を前記活性炭に混入した電気二重層コンデンサにより実現でき、この前記電荷蓄積手段の容量は１０ｍＦ以上、内部抵抗は１ｍΩ以下であることが好ましい。
【００１３】
【発明の実施の形態】
本発明における第１の実施の形態について図１，図２，図１２および図１３を用いて説明する。図１は、本発明の基本的な構成を示す図である。図１において、１は基板、２はＣＰＵパッケージ、３は電荷蓄積手段、４はＣＰＵ端子、303aは＋端子、３０３ｂは−端子である。次に、図２は図１に示す電荷蓄積手段３の断面および裏面（端子面）を示した図である。図２において、図１と同じ構成要素には同一の記号を付与している。その他、図２において、３０１ａ，３０１ｂは金属板、３０２はモールド材、３０４ａ，３０４ｂは電極材、３０５はセパレータである。
【００１４】
図２の断面図において、電極材３０４ａと３０４ｂはグラファイト箔の片面に活性炭を塗布したものであり、さらに、内部インピーダンスを低減させるために、活性炭にはカーボン微細繊維を混入している。電極材３０４ａと３０４ｂは活性炭を塗布した面を対向させ、セパレータ３０５で挟んだ形となっている。また、セパレータ３０５は、硫酸を含浸させたろ紙である。金属板３０１ａは電極材３０４ａと接触し、電気的に接続されており、また金属板３０１ｂは電極材304bと接触し、電気的に接続されている。複数の＋端子３０３ａが金属板３０１ａに接続されている。同様に、複数の−端子３０３ｂが金属板３０１ｂに接続されている。また、モールド材３０２は絶縁材であり、金属板３０１ａと３０１ｂおよび＋端子３０３ａ，−端子３０３ｂを覆って固定している。図２の裏面図においては、複数の＋端子３０３ａが中央部に四角形状に配置され、それらの周囲に複数の−端子３０３ｂが配置されている。
【００１５】
結果的に、電荷蓄積手段３は内部インピーダンスの低い電気二重層コンデンサとなり、この容量Ｃはおよそ１ｍＦ以上、内部抵抗ｒを０.１ｍΩ 以下にすることができる。
【００１６】
次に、図１を説明する。ＣＰＵパッケージ２には複数のＣＰＵ端子４があり、基板１に接続されている。また、基板１のＡ面にＣＰＵ２が実装されており、基板１のＢ面には図２の電荷蓄積手段３が実装されている。そして、＋端子303aと−端子３０３ｂは基板１に接続されている。ＣＰＵのコア電圧は２Ｖ以下である。
【００１７】
次に図１２は、本発明の電荷蓄積手段を用いたＶＲＭの回路図である。図１２において、図１，図２および図１１と同じ構成要素には同じ記号を付与している。その他、２８は基準電圧、２９は電圧指令値変更手段、３０は減算器、３１は誤差増幅器、３２は三角波発生手段、３３は比較器、３４は電源回路、３５は電圧指令信号、３６は出力電圧フィードバック信号、３７は制御回路である。図１２において、パワーＭＯＳＦＥＴ２１ａ，２２ａが直列接続されて直流電源２０に接続され、パワーＭＯＳＦＥＴ２１ａとパワーＭＯＳＦＥＴ２２ａの接続点に接続された平滑コイル２３ａと電荷蓄積手段３のフィルタにより、降圧コンバータを構成する。
【００１８】
また、電荷蓄積手段３には＋端子３０３ａと−端子３０３ｂがあり、＋端子３０３ａと−端子３０３ｂの間に負荷ＣＰＵ２５が接続される。パワーＭＯＳＦＥＴ２１ａとパワーＭＯＳＦＥＴ２２ａのゲートは駆動回路２６ａに接続される。平滑コイル２３ａと電荷蓄積手段３の接続点から出力電圧フィードバック信号３６が出力され、減算器３０の−入力に入力される。一方、基準電圧２８の出力が減算器３０の＋入力に入力される。減算器３０の出力は誤差増幅器３１に入力され、誤差増幅器３１の出力が比較器３３に入力される。また、三角波発生手段３２の出力が比較器３３に入力される。比較器３３の出力が駆動回路２６ａに入力される。また、負荷ＣＰＵ２５から電圧指令信号３５が出力され、電圧指令値変更手段２９に入力される。電圧指令値変更手段２９の出力が基準電圧２８に入力される。図１３には、図１２に示す負荷ＣＰＵ２５のコア電圧Ｖｃｏｒｅ、負荷ＣＰＵ２５電流、および電源回路３４出力電流の概略波形を示す。
【００１９】
次に、本実施の形態における動作を説明する。まず、図１２において、パワーＭＯＳＦＥＴ２１ａがオンすると、直流電源２０から平滑コイル２３ａを介して電荷蓄積手段３および負荷ＣＰＵ２５に電流が流れ電荷蓄積手段３を充電する。平滑コイル２３ａを流れる電流は増加するが、ここでパワーＭＯＳＦＥＴ２１ａをオフし、パワーＭＯＳＦＥＴ２２ａをオンすると、平滑コイル２３ａを流れていた電流はパワーＭＯＳＦＥＴ２２ａ〜平滑コイル２３ａ〜電荷蓄積手段３の回路に環流する。このときにも負荷ＣＰＵ２５には電荷蓄積手段３から電流が流れる。
【００２０】
そして、電荷蓄積手段３の電圧であるＶｏｕｔは出力電圧フィードバック信号３６によりフィードバックされる。この信号は減算器３０に入力されて基準電圧２８と比較される。この減算結果が誤差増幅器３１に入力され、増幅される。三角波発生手段３２の出力である三角波と、誤差増幅器３１の出力が比較器３３で比較され、誤差に応じたパルス列が出力される。このパルス列は駆動回路２６ａに入力されてパワーＭＯＳＦＥＴ２１ａとパワーＭＯＳＦＥＴ２２ａを駆動する。なお、この制御系は、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも低いときには、パワーＭＯＳＦＥＴ２１ａのオン時比率は増加し、出力電圧Ｖｏｕｔが基準電圧Ｖｒｅｆよりも高いときには、パワーＭＯＳＦＥＴ２１ａのオン時比率は減少するようにＰＷＭ（パルス幅変調）制御する。この結果、出力電圧Ｖｏｕｔは負荷ＣＰＵ２５の電流に依らず一定値Ｖｒｅｆになるように制御される。
【００２１】
負荷ＣＰＵ２５の電圧を変える場合には、ディジタル信号である電圧指令信号３５を出力する。電源回路３４では、電圧指令信号３５を入力し、電圧指令値変更手段２９に入力する。電圧指令値入力手段では負荷ＣＰＵ２５からの電圧指令信号３５をアナログ信号に変換し、基準電圧２８に入力する。この結果、基準電圧Ｖｒｅｆが変更され、出力電圧Ｖｏｕｔは負荷ＣＰＵ２５の要求値どおりに変更される。
【００２２】
さて、電荷蓄積手段３の複数の＋端子３０３ａと−端子３０３ｂは、負荷ＣＰＵ２５の複数のＣＰＵ端子４に接続される。負荷ＣＰＵ２５が必要とする電流は演算処理内容により刻々変化するため、負荷電流はこの演算内容に合わせて急激に変化する。今、負荷電流がほぼ０の状態から定格負荷状態に変化したとすると、必要な電流は電荷蓄積手段３から複数の＋端子３０３ａ、ＣＰＵ端子４を通して負荷ＣＰＵ２５に供給される。
【００２３】
電荷蓄積手段と負荷ＣＰＵの間の端子および配線のインダクタンスの合計をＬとし、負荷ＣＰＵ２５の電圧をＶｃｏｒｅ，ＣＰＵ負荷２５の消費電流をｉ，電荷蓄積手段３の電圧をＶｃ,内部抵抗をｒ,電荷蓄積手段３から負荷ＣＰＵ２５までの配線インダクタンスをＬとすると、
Ｖｃｏｒｅ＝Ｖｃ＋Ｌ・ｄｉ／ｄｔ＋ｉｒ                  …（数１）
ｉ＝Ｃ・ｄＶｃ／ｄｔ                                    …（数２）
が成り立つ。ここで図１３のように、負荷電流が０から定格電流まで一定のｄｉ／ｄｔで立ちあがる場合を想定する。本発明の電荷蓄積手段３の内部抵抗ｒが０.１ｍΩ 以下であることを考慮すると、コア電圧Ｖｃｏｒｅは電流変化時に配線インダクタンスによるＬ・ｄｉ／ｄｔによる電圧降下が支配的となり、これに内部抵抗分による降下分ｉｒが加算されて図示の波形のように一旦Ｖｍｉｎ１まで低下する。次に、負荷電流が定格電流まで達すると、電流変化がなくなるため、配線インダクタンスによる降下分は０となるため、一旦急峻に上昇したあと、内部抵抗ｒによる降下分(一定値)と、(２)式の電荷蓄積手段３からの放電によるＶｃの電圧降下分により、単調に減少する。その後、電源回路３４へのフィードバック制御により電源回路３４からの電流が増加するためコア電圧はＶｍｉｎ２を最小値として、再び上昇し、電圧基準値であるＶｒｅｆに戻る。
【００２４】
このとき、例えば出力電圧Ｖｃｏｒｅを１.０Ｖ とし、コア電圧の変化ΔＶｃｏｒｅを５％以下、定格電流を１００Ａ、内部抵抗ｒを０.１ｍΩ と仮定し、図１３のように、負荷電流が０から定格電流まで３５０Ａ／μｓのｄｉ／ｄｔで立ちあがる場合を想定すると、（数１），（数２）式から
Ｌ≦１００ｐＨ                                          …（数３）である必要がある。しかし、この配線インダクタンスＬを満足するためには、電荷蓄積手段３と負荷ＣＰＵ２５の間の距離を極めて短くする必要がある。そこで、本実施の形態においては、図１に示すように、負荷ＣＰＵパッケージ２が実装された基板１の裏面に電荷蓄積手段３を実装配置することによって、電荷蓄積手段３とＣＰＵの間の配線インダクタンスを極小化することができる。
【００２５】
また、電荷蓄積手段３自体も、内部寄生インダクタンスと内部抵抗を低減させるための工夫をしている。そのひとつは、図２に示すように、ＰＧＡ(Pin Grid Array）と同様な端子構成として、多数の＋端子３０３ａと−端子３０３ｂを有することである。これにより、内部抵抗分と配線インダクタンス分は双方とも従来の電荷蓄積手段に比べてはるかに小さくすることができる。また、電極材304a，３０４ｂとしてグラファイト箔の片面に活性炭を塗布し、活性炭にはカーボン微細繊維を混入していることも内部抵抗を低減させるために効果的である。さらに、セパレータ３０５に含浸させる電解液として、低抵抗の硫酸を用いていることも従来の電荷蓄積手段には見られないことで、本発明の大きな特徴である。また、図２において、電荷蓄積手段３は金属板３０１ｂが露出しているため、放熱効果が高いことも特徴である。
【００２６】
本発明の実施の形態において、図１２に示した電源回路３４の構成は、他の非絶縁型、あるいは絶縁型ＤＣ−ＤＣコンバータであっても良い。また、電解液としては他の低抵抗の溶液を使用することも可能である。
【００２７】
また、本発明の電荷蓄積手段３を使用することにより従来ＣＰＵの近傍に実装配置している積層セラミックコンデンサは不要となる。
【００２８】
次に、本発明の第２の実施の形態について、図２，図３、および図４を用いて説明する。図３，図４において、図１，図２と同じ構成要素には同じ記号を付与していて、符号５はＣＰＵソケットである。
【００２９】
図３において、ＣＰＵパッケージ２はＣＰＵ端子４によりＣＰＵソケット５に接続される。また、ＣＰＵソケット５は基板１に接続される。一方、電荷蓄積手段３は＋端子３０３ａおよび−端子３０３ｂにより基板１に接続される。
【００３０】
図４に図３の構成を基板１の斜め上方から見た図を示す。本実施例においては、ソケット５の中央部の凹部に電荷蓄積手段３が実装配置され、ＣＰＵパッケージ２がソケット５に実装されると電荷蓄積手段３はソケット５の内部に密閉される。
【００３１】
次に、本実施の形態の動作について説明する。図３，図４において、電荷蓄積手段３は基板１に実装されており、ＣＰＵパッケージ２に電力を供給する電圧源として作用する。したがって、ＣＰＵの演算処理内容の増加により消費電流が急増した場合には、電荷蓄積手段３から不足分の電荷を供給し、ＣＰＵのコア電圧の変動は最小限に抑えられる。このため、ＣＰＵに電力を供給するための電源をＣＰＵパッケージ２の直近に配置する必要がなく、また、高応答な電源も必要ではない。この結果、基板１のＣＰＵ周辺エリアに入出力ロジックやメモリ等を配置することができ、電源のコストも低減することが可能である。
【００３２】
次に、本発明の第３の実施の形態について、図５および図６を用いて説明する。図５は、本発明による電荷蓄積手段３の他の構造を示した図である。図５おいて、図１，図２，図３、および図４と同じ構成要素には同じ記号を付与している。その他、図５において、３０６ａ，３０６ｂは半田ボールである。
【００３３】
次に図５の構成を説明する。図５の断面図において、電極材３０４ａと304bはグラファイト箔の片面に活性炭を塗布したものであり、さらに、内部インピーダンスを低減させるために、活性炭にはカーボン微細繊維を混入している。電極材３０４ａと３０４ｂは活性炭を塗布した面を対向させ、セパレータ３０５で挟んだ形となっている。また、セパレータ３０５は、硫酸を含浸させたろ紙である。
【００３４】
金属板３０１ａは電極材３０４ａと接触し、電気的に接続されており、また金属板３０１ｂは電極材３０４ｂと接触し、電気的に接続されている。多数本の＋端子３０３ａが金属板３０１ａに接続されている。同様に、多数本の−端子303bが金属板３０１ｂに接続されている。また、モールド材３０２は絶縁材であり、金属板３０１ａと３０１ｂおよび＋端子３０３ａ、−端子３０３ｂを覆って固定している。
【００３５】
また、半田ボール＋端子３０６ａが全ての＋端子３０３ａに接続されており、裏面に露出している。また、同様に半田ボール−端子３０６ｂが全ての−端子
３０３ｂに接続されており、裏面に露出している。したがって、図５の裏面図においては、多数の半田ボール＋端子３０６ａおよび３０６ｂが配置されて、いわゆるＢＧＡ(Ball Grid Array）の構造と同様な形態となっている。そして、＋電極である半田ボール＋端子３０６ａと、−電極である半田ボール−端子３０６ｂは、縦横方向ともに交互に配置されている。
【００３６】
次に図６を説明する。図６は本発明の電荷蓄積手段を用いたＣＰＵコアへの実装断面図であって、他の図面と同じ構成要素には同じ記号を付与している。その他、図６において、１０１はＣＰＵコア基板、１０２はＣＰＵ基板、１０３は端子、１０４は半田ボール、１０５はＣＰＵコアである。図６において、ＣＰＵコア１０５はＣＰＵコア基板１０１に実装されており、ＣＰＵコア１０５の入出力端子は電気的にすべてＣＰＵコア基板１０１に接続されている。ＣＰＵコア基板１０１の裏面には端子にあたる半田ボール１０４が多数個並んで配置されており、これらはＣＰＵ基板１０２と接続されている。また、電荷蓄積手段３の半田ボール＋端子３０６ａ，半田ボール−端子３０６ｂがＣＰＵコア基板１０１に接続されている。
【００３７】
次に、本実施の形態の動作を説明する。ＣＰＵコア１０５は一般にＤＩＥと呼ばれるシリコンチップである。このＣＰＵコア１０５はＣＰＵコア基板１０１に電気的に接続されており、このＣＰＵコア基板１０１の裏面には半田ボール＋端子３０６ａによって、電荷蓄積手段３が接続されている。ＣＰＵコア１０５および電荷蓄積手段３への電力は、端子１０３を通じて基板１０２の外部から供給される。したがって、ＣＰＵコア１０５の電源端子と電荷蓄積手段３の距離は極めて短く、この間の配線インダクタンス、および配線抵抗を極めて低く抑えることが可能である。また、図６の構成にすれば、ＣＰＵコア１０５の上部に放熱フィン等の放熱手段を設けることによって電荷蓄積手段３とは逆の方向に逃がすことができる。また、従来はＣＰＵ基板１０２のＣＰＵ搭載面とは逆の面（Ｂ面）に設けていた積層セラミックコンデンサは本発明の電荷蓄積手段３の搭載により不要となる。
【００３８】
次に、本発明の第４の実施の形態について、図７を用いて説明する。図７において、他の図面と同じ構成要素には同じ記号を付与している。図７において、
ＣＰＵパッケージ２は端子４を有し、ソケット５に接続される。また、電荷蓄積手段３は、図５で説明したＢＧＡタイプの外形をしており、半田ボール＋端子，−端子３０６ａ，３０６ｂにより電荷蓄積手段３とＣＰＵパッケージ２が電気的に接続されている。ＣＰＵパッケージ２に電力を供給する電源回路３４は基板１上にあり、ソケット５を介してＣＰＵパッケージ２と接続されている。
【００３９】
ＣＰＵパッケージ２で消費する電力は電源回路３４から供給されるが、電荷蓄積手段３はこの平滑の役割を持っており、負荷電力変動に際しては電荷蓄積手段３の蓄積電荷をバッファとして用いるため、急激な負荷変動に対してもコア電圧を安定化させることが可能である。また、従来、ソケット５の周辺に実装配置されていた積層セラミックコンデンサは本発明の電荷蓄積手段３を用いることにより不要となる。
【００４０】
次に、本発明の第５の実施の形態について、図８，図９、および図１０を用いて説明する。図８，図９、および図１０において、他の図面と同じ構成要素には同じ記号を付与している。
【００４１】
図８の断面図において、電極材３０４ａと３０４ｂはグラファイト箔の片面に活性炭を塗布したものであり、さらに、内部インピーダンスを低減させるために、活性炭にはカーボン微細繊維を混入している。電極材３０４ａと３０４ｂは活性炭を塗布した面を対向させ、セパレータ３０５で挟んだ形となっている。また、セパレータ３０５は、硫酸を含浸させたろ紙である。金属板３０１ａは電極材３０４ａと接触して電気的に接続されており、また金属板３０１ｂは電極材304bと接触し、電気的に接続されている。多数本の＋端子３０３ａが金属板３０１ａに接続されている。同様に、多数本の−端子３０３ｂが金属板３０１ｂに接続されている。また、モールド材３０２は絶縁材であり、金属板３０１ａと３０１ｂおよび＋端子３０３ａ，−端子３０３ｂを覆って固定している。また、半田ボール＋端子３０６ａが全ての＋端子３０３ａに接続されており、裏面に露出している。また、同様に半田ボール−端子３０６ｂが全ての−端子３０３ｂに接続されており、裏面に露出している。
【００４２】
図８の電荷蓄積手段３を裏面（端子面）から見ると長方形の形状であり、複数の半田ボール＋端子３０６ａおよび−端子３０６ｂが長手方向に、正極負極が交互に、直線状に配置されている。
【００４３】
次に図９を説明する。図９は本発明の電荷蓄積手段３を用いたＣＰＵコアへの実装断面図である。図９において、ＣＰＵコア１０５はＣＰＵコア基板１０１に実装されており、ＣＰＵコア１０５の入出力端子は電気的にすべてＣＰＵコア基板１０１に接続されている。ＣＰＵコア基板１０１の裏面には端子にあたる半田ボール１０４が多数個並んで配置されており、これらはＣＰＵ基板１０２と接続されている。また、ＣＰＵコア基板１０１のＣＰＵコア１０５実装面に、電荷蓄積手段３が複数個実装配置され、電荷蓄積手段３の＋端子である半田ボール＋端子３０６ａと−端子である半田ボール−端子３０６ｂがＣＰＵコア基板１０１に接続されている。
【００４４】
次に図１０は、図９をＣＰＵコア１０５の実装面の上方からみた配置図である。正方形のＣＰＵコア基板１０１の中央部にＣＰＵコア１０５が実装配置され、ＣＰＵコア基板１０１上で、ＣＰＵコア基板１０１の周囲の４辺に電荷蓄積手段３がそれぞれ１個ずつ、計４個搭載されている。
【００４５】
次に、本実施の形態を説明する。負荷であるＣＰＵコア１０５の消費電流の変動分をこれらの電荷蓄積手段３から給電する。このとき、図８に示すように電荷蓄積手段３は長方形の形状であって、＋端子と−端子は交互に並んでいる。このため、電荷蓄積手段３から負荷ＣＰＵコア１０５に対し、電極材３０４ａ〜金属板３０１ｂ〜＋端子３０３ａ〜半田ボール＋端子３０６ａ〜負荷ＣＰＵコア105〜半田ボール−端子３０６ｂ〜−端子３０３ｂ〜金属板３０１ｂ〜電極材304bのパスで電流が流れると、電荷蓄積手段３の中に電流パスを中心としたフラックスが生じるが、＋端子３０３ａに隣接する端子が−端子３０３ｂであるため、生じるフラックスの向きが端子毎に異なって互いにフラックスを打ち消す。この結果、寄生インダクタンス成分を減少させる効果を持つ。
【００４６】
なお、本実施の形態において、電荷蓄積手段３の端子の数は＋端子８本、−端子８本の計１６本であるが、端子の数は他の本数であっても良い。
【００４７】
次に、本発明の第６の実施の形態について、図１４および図１５を用いて説明する。図１４，図１５において、他の図面と同じ構成要素には同一の記号を付与している。その他、図１４において、３０６ｃは半田ボール電圧検出端子である。また、図１５において、３８はダイオード、３９はトランス、４０は同期整流制御回路である。
【００４８】
図１４における電荷蓄積手段３の内部構造はほとんど図８と同じである。半田ボール電圧検出端子３０６ｃは、他の半田ボール＋端子３０６ａと同じように図８における金属板３０１ａを介して電極材３０４ａに接続されている。
【００４９】
図１５において、直流電源２０の＋極はトランス３９の中間タップに接続され、トランス３９の一方の入力巻線の端子にはパワーＭＯＳＦＥＴ２１ｃのドレインが接続される。また、パワーＭＯＳＦＥＴ２１ｃのソースは直流電源２０の−極に接続される。また、トランスのもう一方の入力巻線であるリセット巻線の端子にはダイオード３８のカソードが接続され、ダイオード３８のアノードは直流電源２０の−極に接続される。パワーＭＯＳＦＥＴ２１ｃのゲートは駆動回路２６ａに接続される。
【００５０】
トランス２次側巻線の一方には平滑コイル２３ａが接続され、もう一方にはパワーＭＯＳＦＥＴ２１ｄのドレインが接続される。トランス２次巻線と平滑コイル２３ａの接続点にパワーＭＯＳＦＥＴ２１ｅのドレインが接続される。パワーＭＯＳＦＥＴ２１ｅのソースとパワーＭＯＳＦＥＴ２１ｄのソースが接続され、電荷蓄積手段３の−端子である半田ボール−端子３０６ｂに接続される。
【００５１】
また、平滑コイル２３ａのもう一方の電極は電荷蓄積手段３の＋端子である半田ボール＋端子３０６ａに接続される。半田ボール＋端子３０６ａと半田ボール−端子３０６ｂの間に負荷ＣＰＵ２５の端子４が接続される。半田ボール電圧検出端子３０６ｃは、出力電圧フィードバック信号３６として電源回路３４に入力され、制御回路３７に入力される。また、負荷ＣＰＵ２５からの電圧指令信号３５も制御回路３７に入力される。制御回路３７の出力は駆動回路２６ａに接続される。パワーＭＯＳＦＥＴ２１ｅとパワーＭＯＳＦＥＴ２１ｄのゲートは同期整流制御回路４０に入力される。
【００５２】
次に、図１５の動作を説明する。パワーＭＯＳＦＥＴ２１ｃがオンすると、直流電源２０の電圧がトランス３９の入力巻線に印加される。直流電源２０の電圧は４８Ｖである。このとき、２次巻線にはトランスの巻数比に応じた電圧が出力される。２次巻線端子とパワーＭＯＳＦＥＴ２１ｅの接続点の電圧が２次巻線端子とパワーＭＯＳＦＥＴ２１ｄの接続点の電圧よりも高いときには、パワーＭＯＳＦＥＴ２１ｄをオンし、パワーＭＯＳＦＥＴ２１ｅをオフするように、同期整流制御回路４０が動作する。
【００５３】
そこで、トランス２次巻線〜平滑コイル２３ａ〜電荷蓄積手段３〜パワー
ＭＯＳＦＥＴ２１ｄの閉回路に電流が流れ電荷蓄積手段３を充電する。次に、パワーＭＯＳＦＥＴ２１ｃがオフすると、１次側にはリセット巻線〜直流電源２０〜ダイオード３８の閉回路に電流が流れトランスをリセットする。一方、このときには２次巻線端子とパワーＭＯＳＦＥＴ２１ｅの接続点の電圧が２次巻線端子とパワーＭＯＳＦＥＴ２１ｄの接続点の電圧よりも低くなるため、パワーＭＯＳＦＥＴ２１ｄをオフし、パワーＭＯＳＦＥＴ２１ｅをオンするように、同期整流制御回路４０が動作する。そこで、平滑コイル２３ａを流れていた電流は平滑コイル２３ａ〜電荷蓄積手段３〜パワーＭＯＳＦＥＴ２１ｅの経路で環流する。
【００５４】
ここで、電荷蓄積手段３の半田ボール電圧検出端子３０６ｃは、他の半田ボール＋端子３０６ａとは異なり、直接負荷ＣＰＵ２５とは接続されず、出力電圧フィードバック信号３６として電源回路３４に入力され、制御回路３７に入力される。制御回路３７はこの出力電圧フィードバック信号３６を用いて電荷蓄積手段３の電圧が一定になるようにパワーＭＯＳＦＥＴ２１ｃのオン時比率を制御する。なお、制御回路３７の内容は図１２に示した回路と同様である。
【００５５】
本発明の実施の形態においては、図１４，図１５に示したように、直接電源回路あるいは負荷に接続されず、フィードバック回路に接続される電圧検出専用の端子を電荷蓄積手段に設けることにより、負荷電流の変動による電圧検出精度の誤差をなくし、正確な電圧検出を可能とする。
【００５６】
また、負荷ＣＰＵのコア電圧は約１〜１.６Ｖ 程度であるため、従来では入力が４８Ｖの直流電源の場合には一旦、図１５に示したようなＤＣ−ＤＣコンバータにより４８Ｖから１２Ｖあるいは５Ｖ程度の直流に降圧し、さらにＶＲＭによって、ＣＰＵのコア電圧である１〜１.６Ｖ を作り出していた。これは、入出力の電圧差が大きいと、図１２に示したような非絶縁型のＤＣ−ＤＣコンバータが使用できず、トランスを使用して降圧する手法を取らざるを得ないが、トランスを用いたＤＣ−ＤＣコンバータの場合には、ＣＰＵの電流変動に対し充分に速い応答を得ることができないためである。
【００５７】
これに対し、本実施の形態においては、負荷ＣＰＵの電流変化に対しては電荷蓄積手段３により不足分の電荷を負荷に供給するために、ＣＰＵの電流変化が３５０Ａ／μｓ程度の速いものであっても、電源の応答は従来並の１０〜５０Ａ／μｓで良い。この結果、図１５に示すような１段コンバータによって４８Ｖから約１〜１.６Ｖ を作りだし、負荷ＣＰＵに給電することが可能となる。この効果として、コンバータの直列段数が低減できることによる部品点数の低減，低コスト化，省スペース化，高効率化など大きなメリットが挙げられる。
【００５８】
なお、本実施の形態においては、電源回路３４として１石フォワード型のＤＣ−ＤＣコンバータを図示したが、この回路は他の構成でも良い。
【００５９】
【発明の効果】
本発明を用いることにより、従来のような並列コンバータが不要になる。また、コンバータの制御応答性も従来並の性能で済むため、ＶＲＭのスイッチング周波数の高周波化も必須ではなくなり、平滑コイルの体積と回路損失を考慮した上での最適設計が可能となり、高効率化が図れる。また、実施の形態６で述べたように、ＤＣ−ＤＣコンバータ１段で直接４８Ｖ系から負荷ＣＰＵのコア電圧である２Ｖ以下の電圧を出力することによりコンバータの直列段数が低減でき、部品点数の低減，低コスト化，省スペース化，高効率化など大きなメリットが挙げられる。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態を表す電荷蓄積手段とＣＰＵの実装配置断面図。
【図２】本発明の第１の実施の形態を表す電荷蓄積手段の断面図および裏面図。
【図３】本発明の第２の実施の形態を表す電荷蓄積手段とＣＰＵの実装構成の断面図。
【図４】本発明の第２の実施の形態を表す電荷蓄積手段とＣＰＵの実装構成を基板の斜め上方から見た図。
【図５】本発明の第３の実施の形態を表す電荷蓄積手段の断面図および裏面図。
【図６】本発明の第３の実施の形態を表す電荷蓄積手段とＣＰＵコアの実装配置断面図。
【図７】本発明の第４の実施の形態を表す電荷蓄積手段とＣＰＵパッケージの実装配置断面図。
【図８】本発明の第５の実施の形態を表す電荷蓄積手段の断面図および裏面図。
【図９】本発明における第５の実施の形態を表す電荷蓄積手段とＣＰＵコアの実装配置断面図。
【図１０】本発明の第５の実施の形態を表す電荷蓄積手段とＣＰＵコアの実装配置図。
【図１１】従来技術のＶＲＭの構成を示す回路図。
【図１２】本発明の第１の実施の形態を表すＶＲＭの回路図。
【図１３】本発明の第１の実施の形態でのＣＰＵコア電圧と負荷電流の関係を示す波形。
【図１４】本発明の第６の実施の形態を表す電荷蓄積手段の裏面図。
【図１５】本発明の第６の実施の形態を表すＶＲＭの回路図。
【符号の説明】
１…基板、２…ＣＰＵパッケージ、３…電荷蓄積手段、４…ＣＰＵ端子、５…ＣＰＵソケット、２０…直流電源、２１ａ，２１ｂ，２２ａ，２２ｂ…パワーＭＯＳＦＥＴ、２３ａ，２３ｂ…平滑コイル、２４…平滑コンデンサ、２５…負荷ＣＰＵ、２６ａ，２６ｂ…駆動回路、２７…コンデンサ内部抵抗、２８…基準電圧、２９…電圧指令値変更手段、３０…減算器、３１…誤差増幅器、３２…三角波発生手段、３３…比較器、３４…電源回路、３５…電圧指令信号、３６…出力電圧フィードバック信号、３７…制御回路、３８…ダイオード、３９…トランス、４０…同期整流制御回路、１０１…ＣＰＵコア基板、１０２…ＣＰＵ基板、１０３…端子、１０４…半田ボール、１０５…ＣＰＵコア、３０１ａ，３０１ｂ…金属板、３０２…モールド材、３０３ａ…＋端子、３０３ｂ…−端子、304a，３０４ｂ…電極材、３０５…セパレータ、３０６ａ…半田ボール＋端子、306b…半田ボール−端子、３０６ｃ…半田ボール電圧検出端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
0003697184.tif 000015
【図１５】
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