(57)【特許請求の範囲】
【請求項１】
基板(5)に一対のＦＥＴチップ(9A)を実装しており、一対のＦＥＴチップ(9A)は、ドレインを互いに接続して、寄生ダイオードが逆方向となるように直列接続されてなる双方向スイッチの実装構造であって、
一対のＦＥＴチップ(9A)は、第１の面側において互いにドレインを連結しているＦＥＴチップブロック(9)で、このＦＥＴチップブロック(9)は、第１の面側と反対側の面である第２の面側に、各々のＦＥＴのソース領域(S)とゲート領域(G)を設けており、
ＦＥＴチップブロック(9)が、第２の面側を基板(5)に対向させて、各々のＦＥＴのソース領域(S)とゲート領域(G)を基板(5)表面の電極(8)に接続してなる双方向スイッチの実装構造。
【請求項２】
ＦＥＴチップブロック(9)が、互いにドレインを連結している一対のＦＥＴを有するワンチップの半導体集積回路である請求項１に記載される双方向スイッチの実装構造。
【請求項３】
ＦＥＴチップブロック(9)が、一対のＦＥＴチップ(9A)を、ドレインを同一面側として、互いに隣接して同一平面上に配設して、ドレインを接続プレート(9B)で連結して一体構造としている連結ユニットである請求項１に記載される双方向スイッチの実装構造。
【請求項４】
接続プレート(9B)が金属プレートで、金属プレートに一対のＦＥＴチップ(9A)を固定して連結ユニットとしている請求項３に記載される双方向スイッチの実装構造。
【請求項５】
基板(5)に実装してなるＦＥＴチップブロック(9)表面のドレインを絶縁材であるモールド材(14)で被覆している請求項１に記載される双方向スイッチの実装構造。
【請求項６】
基板(5)とＦＥＴチップ(9A)との間に封止樹脂(13)を充填する請求項１に記載される双方向スイッチの実装構造。
【請求項７】
ＦＥＴチップブロック(9)の第１の面側に設けられたドレインを半田処理している請求項１に記載される双方向スイッチの実装構造。
【請求項８】
双方向スイッチを備える保護回路であって、
双方向スイッチ(1)は、一対のＦＥＴチップ(9A)を基板(5)に実装しており、基板(5)に実装される一対のＦＥＴチップ(9A)は、ドレインを互いに接続して、寄生ダイオードが逆方向となるように直列接続され、
さらに、一対のＦＥＴチップ(9A)は、第１の面側において互いにドレインを連結しているＦＥＴチップブロック(9)で、このＦＥＴチップブロック(9)は第１の面側と反対側の面である第２の面側に、各々のＦＥＴのソース領域(S)とゲート領域(G)を設けており、
ＦＥＴチップブロック(9)は、第２の面側を基板(5)に対向させて、各々のＦＥＴのソース領域(S)とゲート領域(G)を基板(5)表面の電極(8)に接続していることを特徴とする双方向スイッチを備える保護回路。
【請求項９】
双方向スイッチ(1)が電池(3)に直列接続されてなる、電池(3)の保護回路である請求項８に記載される双方向スイッチを備える保護回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、主として電池の保護回路等に使用される双方向スイッチの実装構造とこの双方向スイッチを備える保護回路に関する。
【０００２】
【従来の技術】
パック電池は、電池の過充電と過放電を防止するための保護回路を内蔵している。この保護回路は、電池の過充電と過放電を防止するために、充電電流と放電電流を遮断する双方向スイッチを備える。図１は、パック電池に内蔵される保護回路の回路図である。この図に示すように、保護回路は、電池３と直列に双方向スイッチ１を接続し、双方向スイッチ１をオンオフに制御して、過充電と過放電を防止する。双方向スイッチ１は、パッケージされた一対のＦＥＴ２を寄生ダイオードが逆方向となるように直列に接続したものである。この保護回路は、プリント基板に一対のＦＥＴを半田付して製作できる。しかしながら、この構造はプリント基板にふたつのＦＥＴを実装するので双方向スイッチの実装面積が大きくなる。
【０００３】
パック電池に保護回路として内蔵される双方向スイッチは、できる限り小さくすることが大切である。パック電池に限らず、他の用途の双方向スイッチも小さくすることが大切である。このことを実現することを目的として、一対のＦＥＴチップをワンチップの半導体集積回路とする双方向スイッチが開発されている（特開平８−３２０６０号公報）。この公報に記載される双方向スイッチは、図２に示すように、基板５に一対のＦＥＴチップ６を一体化した半導体集積回路を固定している。半導体集積回路のＦＥＴは、ドレインとソースとゲートからなる３端子を出力端子１５に接続している。ＦＥＴの３端子を出力端子に接続するために、半導体集積回路の裏面に設けたドレインを基板５に直接に接続し、半導体集積回路の表面に設けたゲート領域Ｇとソース領域Ｓにリードワイヤー７をワイヤーボンドして接続している。リードワイヤー７は、基板Ｓの電極８に接続されて、電極８を出力端子１５に接続している。
【０００４】
【発明が解決しようとする課題】
図２の双方向スイッチ１は、一対のＦＥＴチップ６を半導体集積回路とするので、ふたつのＦＥＴをプリント基板５に実装する構造に比較すると小型化できる。ただ、この構造では、さらに小型化すると共に、内部抵抗をより小さくすることが難しい。双方向スイッチにとって、オン状態において内部抵抗をいかに小さくできるかは極めて大切である。内部抵抗が大きい双方向スイッチは、オン状態において無駄な電力を消費するばかりでなく、双方向スイッチの電力損失が大きくなって発熱量も増加するからである。発熱量が大きくなると、放熱面積を大きくする必要があって小型化が難しくなる。
【０００５】
内部抵抗は、ソース領域に接続しているリードワイヤーの本数を多くして小さくしている。しかしながら、リードワイヤーの本数を増加する構造では、製造コストを高くする弊害があり、また、極めて細いリードワイヤーの本数を増加しても、期待するほどには内部抵抗を低下できない欠点がある。
【０００６】
本発明者は、この欠点を解消することを目的に、種々の実装構造を研究した結果、双方向スイッチに使用される一対のＦＥＴが、独特の状態で配線されることに着目して、双方向スイッチの内部抵抗をさらに低下させながら、従来の半分以下と飛躍的に小型化することに成功した。双方向スイッチは、一対のＦＥＴのドレインを互いに接続して直列に接続している。一般的な使用状態において、ＦＥＴは、例外なく、ドレインとソースとゲートからなる３端子を配線する必要がある。しかしながら、双方向スイッチとして使用される一対のＦＥＴは、図１に示すように、ドレインを互いに接続しているが、ここに外部の配線を接続する必要がない。本発明者はこの独特の配線状態に着目して、リードワイヤーを省略して双方向スイッチを基板に実装できる極めて優れた独特の実装構造を開発して本発明を完成した。
【０００７】
したがって、本発明の重要な目的は、内部抵抗を小さくしながらさらに小型化できる双方向スイッチの実装構造と、この双方向スイッチを備える保護回路を提供することにある。
【０００８】
【課題を解決するための手段】
本発明の双方向スイッチの実装構造は、リードワイヤーを省略してＦＥＴチップ９Ａを基板５に電気接続する。双方向スイッチ１は、基板５に一対のＦＥＴチップ９Ａを実装している。一対のＦＥＴチップ９Ａは、ドレインを互いに接続して、寄生ダイオードが逆方向となるように直列接続している。一対のＦＥＴチップ９Ａは、第１の面側でドレインを接続しているＦＥＴチップブロック９である。ＦＥＴチップブロック９は、第１の面側と反対側の面である第２の面側には、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを設けている。ＦＥＴチップブロック９は、第２の面側を基板５に対向させて、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを基板５表面の電極８に接続している。基板５と反対側の面に位置するＦＥＴチップブロック９の第１の面側に配設されるドレインは、リードワイヤーを接続する必要がない。
【０００９】
双方向スイッチの実装構造は、好ましくは、ＦＥＴチップブロック９をワンチップの半導体集積回路とする。この半導体集積回路は、互いにドレインを連結している一対のＦＥＴを備えている。さらに、ＦＥＴチップブロック９は、一対のＦＥＴチップ９Ａを、ドレインを同一面側として、互いに隣接して同一平面上に配設して、ドレインを接続プレート９Ｂで連結して一体構造としている連結ユニットとすることもできる。連結ユニットは、接続プレート９Ｂを金属プレートとし、この金属プレートに一対のＦＥＴチップ９Ａを固定することができる。
【００１０】
さらに、本発明の双方向スイッチの実装構造は、基板５に実装してなるＦＥＴチップブロック９表面を絶縁材であるモールド材１４で被覆して、ドレインの表面をモールド材１４で被覆することができる。さらに、基板５とＦＥＴチップ９Ａとの間に、封止樹脂１３を充填することもできる。さらにまた、双方向スイッチの実装構造は、ＦＥＴチップブロック９の第１の面側に設けられたドレインを半田処理することもできる。
【００１１】
本発明の双方向スイッチを備える保護回路は、双方向スイッチ１が以下の全ての構造を備える。双方向スイッチ１は、一対のＦＥＴチップ９Ａを基板５に実装している。基板５に実装される一対のＦＥＴチップ９Ａは、ドレインを互いに接続して、寄生ダイオードを逆方向として互いに直列接続される。さらに、一対のＦＥＴチップ９Ａは、第１の面側でドレインを接続しているＦＥＴチップブロック９である。ＦＥＴチップブロック９は、第１の面側と反対側に位置する第２の面側に、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを設けている。ＦＥＴチップブロック９は、第２の面側を基板５に対向させて、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを基板５表面の電極８に接続している。
【００１２】
双方向スイッチ１は、たとえば電池３に直列接続されて、電池３の保護回路として最適な状態で使用される。
【００１３】
本発明の双方向スイッチの実装構造は、一対のＦＥＴチップ９ＡをＦＥＴチップブロック９とし、このＦＥＴチップブロック９を、従来のＦＥＴチップ６とは逆向きにして基板５に固定している。従来の実装構造は、ドレイン領域を基板側に配設して、ソース領域Ｓとゲート領域Ｇを基板５の反対側に配設している。このため、ＦＥＴチップ６のソース領域Ｓとゲート領域Ｇには、リードワイヤー７を接続してこれを基板５に接続する必要があった。
【００１４】
これに対して本発明の双方向スイッチの実装構造は、一対のＦＥＴチップ９ＡをＦＥＴチップブロック９とすると共に、このＦＥＴチップブロック９の外部回路に電気的に接続する必要がないドレインを設けている面側を、基板５の反対側に配設している。ＦＥＴチップブロック９の基板５と対向する側には、ソース領域Ｓとゲート領域Ｇを配設して、これ等の領域を基板５の電極８に接続している。すなわち、本発明の双方向スイッチの実装構造は、一対のＦＥＴチップ９Ａを一体構造とするＦＥＴチップブロック９を、表裏を反対にして、いいかえるとフリップチップ実装構造で基板５に固定して、リードワイヤーを省略する。リードワイヤーのない双方向スイッチの実装構造は、基板５にリードワイヤーを接続する電極を設ける必要がなく、全体を著しくコンパクトにできる。また、基板５の電極８に接続するリードワイヤーによる内部抵抗の増加がなく、ソース領域Ｓを直接に基板５に接続して内部抵抗を相当に小さくできる。
【００１５】
【発明の実施の形態】
以下、本発明の実施例を図面に基づいて説明する。ただし、以下に示す実施例は、本発明の技術思想を具体化するための双方向スイッチの実装構造と保護回路を例示するものであって、本発明は双方向スイッチの実装構造と保護回路を以下のものに特定しない。
【００１６】
さらに、この明細書は、特許請求の範囲を理解しやすいように、実施例に示される部材に対応する番号を、「特許請求の範囲の欄」、および「課題を解決するための手段の欄」に示される部材に付記している。ただ、特許請求の範囲に示される部材を、実施例の部材に特定するものでは決してない。
【００１７】
図１は、保護回路を内蔵するパック電池の回路図である。この図の保護回路は、電池３の過充電と過放電を防止する双方向スイッチ１を備え、この双方向スイッチ１は、電池３と直列に接続している。双方向スイッチ１は、制御回路４でオンオフに制御されて、電池３の過充電と過放電を防止する。双方向スイッチ１は、一対のＦＥＴ２で、一対のＦＥＴ２は、ドレインを互いに接続して寄生ダイオードが逆方向となるように直列に接続される。ＦＥＴ２は、ＭＯＳ・ＦＥＴである。一対のＦＥＴ２は、片方が充電電流を遮断し、他方が放電電流を遮断する。一対のＦＥＴ２は、寄生ダイオードがあるので、オフ状態で逆方向の電流を流すことができる。したがって、充電電流を遮断する状態で放電電流を流すことができ、反対に放電電流を遮断する状態で充電電流を流すことができる。
【００１８】
一対のＦＥＴ２は、電池３を正常に充放電させるときに、両方をオンとする。電池電圧が低下して、電池３の過放電を防止するときは、放電電流を遮断する片方のＦＥＴ２をオフ、他のＦＥＴ２をオンとする。この状態で電池３を充電すると、オフ状態のＦＥＴ２は、寄生ダイオードを通じて充電電流を流すことができるので充電はできる。反対に、電池３の過充電を防止するために充電電流を阻止するときは、充電電流を遮断するＦＥＴ２をオフ、他のＦＥＴ２をオンとする。この状態においても電池３は放電できる。それは、充電を阻止するＦＥＴ２の寄生ダイオードが放電電流を流すからである。
【００１９】
制御回路４は、電池３の電圧や残存容量を検出して、双方向スイッチ１をオンオフに制御して、過充電と過放電を防止する。たとえば、電池電圧や残存容量から、充電している電池３が満充電になると、充電電流を遮断する片方のＦＥＴ２をオンからオフに切り換えて、充電を停止する。反対に、放電している電池３が完全に放電されて、それ以上に放電すると過放電になるときには、放電電流を遮断する一方のＦＥＴ２をオフにして、放電を停止させる。
【００２０】
本発明の双方向スイッチの特徴をより明確にするために、基板に実装される従来の双方向スイッチを図３に示し、本発明の双方向スイッチを図４と図５に示す。双方向スイッチ１に使用されるＭＯＳ・ＦＥＴは、その層構造から、一方の面にドレインを配設して、他方の面にソースとゲートを配設している。本発明はこの層構造を変更することなく、リードワイヤーを省略する。
【００２１】
従来の双方向スイッチ１は、図３に示すように、ＦＥＴチップ６のドレイン側を基板５に対向させる姿勢で、ＦＥＴチップ６を基板５に固定する。一対のＦＥＴチップ６は、ドレインを互いに接続して、寄生ダイオードが逆方向となるように直列に接続される。図２に示すように、一対のＦＥＴチップ６をワンチップの半導体集積回路とする従来の改良された双方向スイッチ１も、基板５にＦＥＴチップ６を固定する姿勢は同じである。この姿勢で基板５に固定される各々のＦＥＴチップ６は、基板５と反対側に設けられるゲート領域Ｇとソース領域Ｓを、リードワイヤー７で基板５の電極８に接続する必要がある。図３の双方向スイッチ１は、オン状態における内部抵抗をできる限り少なくするために、１本または２本のリードワイヤーを使用してソース領域Ｓを基板５の電極８に接続している。
【００２２】
この構造の双方向スイッチ１は、ＦＥＴチップ６の周囲にリードワイヤー７を接続する電極８を設けるので、双方向スイッチ１を実装する実質面積は、図において電極８に囲まれる領域となって、ワンチップの半導体集積回路の外形よりも相当に大きくなる。
【００２３】
図４と図５は、本発明の双方向スイッチを示す。図４は、基板５に実装されるＦＥＴチップブロック９の底面図である。ＦＥＴチップブロック９は、図４の底面図に示すように、第１の面側（この図においてＦＥＴチップブロック９の裏面）で一対のＦＥＴチップ９Ａのドレインを互いに接続しているブロックである。
【００２４】
図４のＦＥＴチップブロック９は、互いにドレインを連結している一対のＦＥＴを有するワンチップの半導体集積回路である。このＦＥＴチップブロック９は、第１の面側で互いにドレインを連結しており、第１の面側と反対側の面である第２の面側に、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを独立して設けている。半導体集積回路は、図７に示すように、半導体ウェハー１６にＦＥＴを設ける工程で、一対のＦＥＴチップ９Ａを備えるワンチップのＩＣとして製作される。このため、ＦＥＴチップブロック９にワンチップの半導体集積回路を使用する双方向スイッチ１は、能率よく安価に多量生産して、信頼性を高くできる特長がある。さらに、第１の面側にドレインを設けて、第２の面側にソース領域Ｓとゲート領域Ｇを設けている半導体集積回路は、ＦＥＴを特別な層構造とすることなく安価に多量生産できる。
【００２５】
ただ、本発明の双方向スイッチの実装構造は、必ずしもＦＥＴチップブロックをワンチップの半導体集積回路とする必要はない。図６に示すように、ＦＥＴチップブロック９を連結ユニットとすることもできる。連結ユニットは、ワンチップの半導体集積回路ではなく、別々のＦＥＴチップとして製作された一対のＦＥＴチップ９Ａを、接続プレート９Ｂで連結して一体構造とするものである。連結ユニットは、一対のＦＥＴチップ９Ａを、ドレインを同一面側として、互いに隣接して同一平面上に配設して、ドレインを接続プレート９Ｂで連結して一体構造としたものである。接続プレート９Ｂには、金属プレートを使用できる。このＦＥＴチップブロック９は、金属プレートの表面に一対のＦＥＴチップ９Ａをハンダ等で固定して製造できる。
【００２６】
ＦＥＴチップブロック９は、図５の断面図に示すように、基板５に実装される。このＦＥＴチップブロック９は、図４の底面図に示すように、裏面となっている第１の面側と反対側の面である第２の面側には、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを設けている。ＦＥＴチップブロック９は、図５の断面図に示すように、第２の面側を基板５に対向させて、各々のＦＥＴのソース領域Ｓとゲート領域Ｇを基板５の表面の電極８に接続する。すなわち、ＦＥＴチップブロック９は、フリップチップ実装構造で基板５に固定される。ただ、フリップチップで実装されるＦＥＴチップブロック９は、ＦＥＴのドレインを基板５に接続する必要がないので、基板５と反対側の第１の面側に設けているドレインには、リードワイヤーを接続する必要がない。
【００２７】
ソース領域Ｓとゲート領域Ｇを基板５に電気接続するために、ＦＥＴチップブロック９は、ソース領域Ｓとゲート領域Ｇの表面にパッド１０を固定している。パッド１０は、金やアルミニウム等の金属膜である。パッド１０には、バンプ１１を固定している。バンプ１１は、金やハンダ等の導電性金属突起である。バンプ１１は、接続材料１２を介して基板５の導電層に接続される。接続材料１２は、ハンダ、導電性接着剤、異方性導電膜等の導電性のある接着材である。なお、ＦＥＴチップ９Ａは、バンプ１１を用いることなく、半田によって基板５の導電層に接続することもできる。この場合、半田は、パッド１０または電極８の少なくとも一方に付着させればよい。更には、銀ペースト等の導電性ペーストにて接続することも可能である。
【００２８】
基板５に実装されたＦＥＴチップ９Ａは、図５に示すように、基板５とＦＥＴチップ９Ａとの間に封止樹脂１３を充填する。さらに、ＦＥＴチップ９Ａの表面をモールド材１４で被覆して、ＦＥＴチップ９Ａを基板５に確実に固定している。封止樹脂１３やモールド材１４には、エポキシ樹脂やアクリル樹脂等の絶縁材が使用される。なお、モールド材１４は必ずしも必要でなく、封止樹脂１３だけでもよい。また、モールド材１４を用いず、ＦＥＴチップ９Ａの表面を露出し、半田処理することにより、保護回路を構成した後のテストポイントとして使用することができる。
【００２９】
ゲート領域Ｇとソース領域Ｓを接続している基板５の電極８は、基板５を貫通するスルーホール構造の導電部で裏面に設けた導電部に接続され、あるいは、ゲート領域Ｇとソース領域Ｓに接触しないように、基板表面に配設させた導電部に接続される。基板裏面や表面の導電部は、基板５に実装している制御回路の端子に接続される。ただ、制御回路は、必ずしも基板に実装する必要はない。双方向スイッチを実装している基板を、制御回路を実装しているプリント基板に接続して、保護回路を構成することができるからである。この保護回路は、基板の導電部を接続端子やリード線を介してプリント基板に接続する。基板５の代わりに、リードフレームにＦＥＴチップブロック９を実装することもできる。
【００３０】
【発明の効果】
本発明の双方向スイッチの実装構造は、内部抵抗を小さくしながら、従来品に比べて飛躍的に小型化できる特長がある。それは、本発明の双方向スイッチの実装構造が、両方のＦＥＴのドレインには配線しない独特の配線構造と、片方の面側にドレインがあって、他方の面側にソース領域とゲート領域があるＦＥＴの層構造を巧妙に利用することにより、一対のＦＥＴチップを一体構造とするＦＥＴチップブロックを基板にフリップチップ実装しているからである。
【００３１】
フリップチップ実装は、リードワイヤーを省略して半導体を基板に実装する。ただ、この構造で半導体集積回路を基板に実装するためには、基板と対向する片面に接続部分を設ける必要がある。ＦＥＴチップは両面に接続部分があるので、フリップチップ実装して片面を基板に接続しても、他の片面の接続部分をリードワイヤーで基板に接続する必要がある。このため、従来の双方向スイッチは、ドレイン側を基板に接続して、ソース領域とゲート領域をリードワイヤーで基板に接続していた。本発明は、ＦＥＴチップの表裏を反対にして基板に実装して、従来はリードワイヤーで接続していたソース領域とゲート領域を基板に直接に接続している。この構造ではドレインを基板に接続できないが、ドレインは外部に配線する必要がなく、リードワイヤーを接続する必要がない。ドレインは、隣接するＦＥＴチップで互いに接続する必要がある。ただ、一対のＦＥＴチップは互いに隣接してＦＥＴチップブロックとして配設されるので、一対のＦＥＴチップをワンチップの半導体集積回路として接続でき、また、一対のＦＥＴチップを隣接して同一平面に配設して金属プレートで接続できる。このため、本発明の双方向スイッチの実装構造は、リードワイヤーとこれを接続する電極を省略して基板に実装できる。このため、リードワイヤーによる内部抵抗の増加がなく、また、周囲に電極を設ける必要がないので実装面積を著しく小さくできる。ちなみに、電池の保護回路に使用している従来の双方向スイッチの寸法は、図３に示すように、Ｗ＝４．５５ｍｍ、Ｌ＝３．０ｍｍであったのに対し、図４に示す本発明の双方向スイッチは、Ｗ＝１．７５ｍｍ、Ｌ＝２．７ｍｍとなって、実装面積を約１／３に極減できた。
【００３２】
さらに、本発明の双方向スイッチの実装構造は、ＦＥＴチップの層構造を変更する必要もないので、一対のＦＥＴチップを一体構造としているＦＥＴチップブロックを簡単かつ容易に、しかも能率よく安価に多量生産できる。このため、ＦＥＴチップブロックを基板にフリップチップ実装している本発明の双方向スイッチも、安価に多量生産できる特長がある。
【図面の簡単な説明】
【図１】パック電池に内蔵される保護回路の回路図
【図２】従来の双方向スイッチの平面図
【図３】従来の双方向スイッチを基板に実装する状態を示す平面図
【図４】本発明の実施例の双方向スイッチの底面図
【図５】図４に示す双方向スイッチを基板に実装する状態を示す断面図
【図６】本発明の他の実施例の双方向スイッチを基板に実装する状態を示す断面図
【図７】半導体ウェハーにＦＥＴを設けてワンチップＩＣを製作する状態を示す平面図
【符号の説明】
１…双方向スイッチ
２…ＦＥＴ
３…電池
４…制御回路
５…基板
６…ＦＥＴチップ
７…リードワイヤー
８…電極
９…ＦＥＴチップブロック    ９Ａ…ＦＥＴチップ
９Ｂ…接続プレート
１０…パッド
１１…バンプ
１２…接続材料
１３…封止樹脂
１４…モールド材
１５…出力端子
１６…半導体ウェハー
Ｇ…ゲート領域
Ｓ…ソース領域
【図１】
0003653462.tif 000002
【図２】
0003653462.tif 000003
【図３】
0003653462.tif 000004
【図４】
0003653462.tif 000005
【図５】
0003653462.tif 000006
【図６】
0003653462.tif 000007
【図７】
0003653462.tif 000008