(57)【特許請求の範囲】
【請求項１】
デジタル画像データを入力し、保持しているデータに対する差分を差分デジタルデータとして出力する差分変調回路と、
前記差分変調回路から出力される前記差分デジタルデータを伝送する伝送路と、
前記伝送路を介して前記差分デジタルデータを入力し、保持しているデータを加算してデジタル画像データを出力する差分復調回路と、
前記差分復調回路から出力された前記デジタル画像データをアナログ画像データに変換する変換回路と、
変換回路から出力された前記アナログ画像データを入力して画像を表示する画像表示部と、
を備え、
前記差分デジタルデータは、前記差分の符号を表す少なくとも１ビットの符号データと、前記差分の絶対値を表す複数ビットの差分絶対値データと、を有し、
前記伝送路は、前記差分デジタルデータを構成するそれぞれのビットに対応する複数の伝送線であって、前記差分絶対値データのビット順とは異なる順番に並列された複数の伝送線を有し、
前記符号データを伝送する伝送線と、前記差分絶対値データのうちの最下位ビットのデータを伝送する伝送線と、の間に、前記差分絶対値データのうちの上位側のいずれかのビットのデータを伝送する伝送線が設けられたことを特徴とする画像表示装置。
【請求項２】
デジタル画像データを入力し、保持しているデータに対する差分を差分デジタルデータとして出力する差分変調回路と、
前記差分変調回路から出力される前記差分デジタルデータを伝送する伝送路と、
前記伝送路を介して前記差分デジタルデータを入力し、保持しているデータを加算してデジタル画像データを出力する差分復調回路と、
前記差分復調回路から出力された前記デジタル画像データをアナログ画像データに変換する変換回路と、
変換回路から出力された前記アナログ画像データを入力して画像を表示する画像表示部と、
を備え、
前記差分デジタルデータは、前記差分の符号を表す少なくとも１ビットの符号データと、前記差分の絶対値を表す複数ビットの差分絶対値データと、を有し、
前記伝送路は、前記差分デジタルデータを構成するそれぞれのビットに対応する複数の伝送線であって、前記差分絶対値データのビット順とは異なる順番に並列された複数の伝送線を有し、
前記差分絶対値データのうちの上位側のビットのデータを伝送する伝送線と、前記差分絶対値データのうちの下位側のビットのデータを伝送する伝送線と、が交互に設けられたことを特徴とする画像表示装置。
【請求項３】
デジタル画像データを入力し、保持しているデータに対する差分を差分デジタルデータとして出力する差分変調回路と、
前記差分変調回路から出力される前記差分デジタルデータを伝送する伝送路と、
前記伝送路を介して前記差分デジタルデータを入力し、保持しているデータを加算してデジタル画像データを出力する差分復調回路と、
前記差分復調回路から出力された前記デジタル画像データをアナログ画像データに変換する変換回路と、
変換回路から出力された前記アナログ画像データを入力して画像を表示する画像表示部と、
を備え、
前記差分デジタルデータは、前記差分の符号を表す少なくとも１ビットの符号データと、前記差分の絶対値を表す複数ビットの差分絶対値データと、を有し、
前記伝送路は、前記差分デジタルデータを構成するそれぞれのビットに対応する複数の伝送線であって、前記差分絶対値データのビット順とは異なる順番に並列された複数の伝送線を有し、
前記伝送路において、相対的に高周波の信号が伝送される下位ビットの伝送線を上位ビットの伝送線で挟むように配置されたことを特徴とする画像表示装置。
【請求項４】
前記差分変調回路は、
前記差分絶対値データのうちの上位側のいずれかのビットのデータが所定の期間にわたり一定値であるか否かを判定する信号判定部と、
そのデータが所定の期間にわたり一定値であると前記信号判定部が判定した場合は、そのデータを伝送する伝送線に隣接する伝送線を伝送されるデータを反転したデータをそのデータの伝送線に伝送するデータ反転部と、
を有し、
前記差分復調回路は、伝送線に前記反転したデータが伝送された場合には、そのデータを前記一定値のデータに置き換える切り替えスイッチ部を有することを特徴とする請求項１〜３のいずれか１つに記載の画像表示装置。
【請求項５】
前記信号判定部による前記判定の結果が、前記差分絶対値データのブランキング期間にその伝送線を介して前記切り替えスイッチ部に伝送されることを特徴とする請求項４記載の画像表示装置。
【請求項６】
前記所定の期間は、１水平走査期間あるいは１水平走査期間を分割した期間であることを特徴とする請求項４または５に記載の画像表示装置。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、画像表示装置に関し、特に、デジタルデータの伝送に伴って発生するＥＭＩ（electro-magnetic interference：電磁波妨害）を従来よりも低減できる画像表示装置に関する。
【０００２】
【従来の技術】
液晶ディスプレイ（liquid crystal display：ＬＣＤ）やＬＥＤディスプレイ、プラズマディスプレイ（plasma display panel：ＰＤＰ）、電界効果型表示装置（field emission display：ＦＥＤ）、ＥＬ（electroluminescent）ディスプレイなどの画像表示装置は、マトリックス状に配置された画素と、これら画素に画像信号を供給するための信号線駆動回路と、この信号線駆動回路に画像データを伝送するための回路基盤とを備えている。デジタル化された画像データはこの回路基盤上を伝送されて、信号線駆動回路に入力される。
【０００３】
一般に、信号線駆動回路に入力されるデジタル画像データは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）などの色要素に対応する各画素に供給されるデータであり、これらのデータはパラレルに伝送される。すなわち、各色要素の階調が８ビットであれば、８ビット×３＝２４ビットのデジタル画像データが伝送される。
【０００４】
近年、画像表示装置の大画面化、高精彩化が進められ、それに伴って、上述のような画像表示装置の回路基盤上の伝送路を伝送される画像データの周波数も非常に高くなってきている。このように周波数の高いデジタルデータが伝送される場合、「ＥＭＩ」と呼ばれる電磁ノイズが生ずる場合があり、ＥＭＩを低減する必要が高まってきている。
【０００５】
ＥＭＩを低減する方法としては、例えば、ＬＶＤＳ（Low Voltage Differential Signaling）やＴＭＤＳ（Transition Minimized Differential Signaling）といった方法が提案されている。
【０００６】
図１７は、ＬＤＶＳを採用した画像表示システムの全体構成を例示する概念図である。
【０００７】
例えばノートパソコンの場合、図１７に表したように「グラフィックコントローラ」と呼ばれる画像データ出力部１１０にＬＶＤＳ（あるいはＴＭＤＳ）の変調回路１２０を設け、一方、液晶表示装置１００Ｂの側においては、信号線の回路基盤上のゲートアレイ１４０の手前にＬＶＤＳ（あるいはＴＭＤＳ）の復調回路１３０を設ける。変調回路１２０によってデジタル信号は差動的な信号に変調される。従って、変調回路１２０から復調回路１３０までの区間において、画像データの伝送によるＥＭＩを低減することができる。
【０００８】
【発明が解決しようとする課題】
しかし、図１７に例示した構成の場合、復調回路１３０からゲートアレイ１４０までの区間と、ゲートアレイ１４０から信号線駆動回路１５０までの区間は、パラレルのデジタル画像データが伝送されるため、ＥＭＩの発生が生ずる場合がある。復調回路１３０からゲートアレイ１４０までの区間は、伝送距離が極めて短いためにＥＭＩを無視しうるレベルとすることは容易であるが、ゲートアレイ１４０から信号線駆動回路１５０までの区間は、伝送距離が長く、ＥＭＩの発生を解消することは困難である。
【０００９】
また一方で、ＬＶＤＳやＴＭＤＳの復調回路１３０を信号線駆動回路１５０の内部に付加する方法も考えられるが、これらの復調回路は回路規模が比較的大きく、信号線駆動回路の回路構成を大幅に変更する必要があり、これも実現が困難である。
【００１０】
これに対して、比較的低規模な回路構成でＥＭＩを低減する伝送方式の一つとして「垂直差分伝送方式」（特開２０００−２００３１号に開示）がある。この方式は、一般的に画像の垂直方向の相関が高いという性質を利用した方式であり、ｎライン目の画像データは、ｎライン目と（ｎ−１）ライン目の画像データの差分データとして伝送される。ｎライン目の画像データと（ｎ−１）ライン目の画像データは相関が高く、すなわち差分が小さいため、データの遷移が大幅に減少し、そのためＥＭＩが低減する。この垂直差分方式では、復調回路をラインメモリーと加算器だけで構成することができる。従って、信号線駆動回路１５０の構成を非常に小規模に変更するのみで、ゲートアレイ１４０から信号線駆動回路１５０までの区間のＥＭＩを低減することが可能となる。
【００１１】
以上説明したように、垂直差分伝送方式を採用すれば、比較的小規模の回路付加によって、信号線駆動回路に入力される伝送路におけるＥＭＩを低減することが可能である。
【００１２】
しかし、今後の更なる大画面化、高精彩化に対応するために伝送周波数を高周波数化した場合、更なるＥＭＩの低減が必要とされる。
【００１３】
本発明は、上記課題に鑑みてなされたものであり、その目的は、垂直差分方式におけるデジタル画像データが伝送される基盤上の複数の伝送路に独特の配置関係を与えることにより、更にＥＭＩを低減する画像表示装置を提供することにある。また、上記基盤上の伝送路の配置に基づき、比較的小規模の回路付加により更にＥＭＩを低減する画像表示装置を提供することも目的とする。
【課題を解決するための手段】
上記目的を達成するため、本発明の関連技術にかかる画像表示装置は、デジタル画像データを入力し、保持しているデータに対する差分を差分デジタルデータとして出力する差分変調回路と、前記差分変調回路から出力される前記差分デジタルデータを伝送する伝送路と、前記伝送路を介して前記差分デジタルデータを入力し、保持しているデータを加算してデジタル画像データを出力する差分復調回路と、前記差分復調回路から出力された前記デジタル画像データをアナログ画像データに変換する変換回路と、変換回路から出力された前記アナログ画像データを入力して画像を表示する画像表示部と、を備え、
前記差分デジタルデータは、前記差分の符号を表す少なくとも１ビットの符号データと、前記差分の絶対値を表す複数ビットの差分絶対値データと、を有し、前記伝送路は、前記差分デジタルデータを構成するそれぞれのビットに対応する複数の伝送線であって、前記差分絶対値データのビット順とは異なる順番に並列された複数の伝送線を有することを特徴とする。
【００１４】
上記構成によれば、高い周波数成分を有する伝送線同士が隣接することによるＥＭＩの発生を抑制することができる。
【００１５】
そして、本発明の実施の形態に基づいて、前記符号データを伝送する伝送線と、前記差分絶対値データのうちの最下位ビットのデータを伝送する伝送線と、の間に、前記差分絶対値データのうちの上位側のいずれかのビットのデータを伝送する伝送線が設けられたものとすれば、高い周波数成分を有する伝送線の間に低い周波数成分の伝送線を設けることができ、電磁波の干渉を抑制してＥＭＩを低減できる。
【００１６】
ここで、本願明細書において「上位側」とは、データの総ビット数のうちの上位側半分を表す。例えば、データが８ビットである場合は、「上位側」とは最上位ビットから４ビット目までをいう。
【００１７】
同様に、本願明細書において「下位側」とは、データの総ビット数のうちの下位側半分を表す。例えば、データが８ビットである場合は、「下位側」とは５ビット目から最下位ビットまでをいう。
【００１８】
また、本発明のもうひとつの実施の形態に基づいて、前記差分絶対値データのうちの上位側のビットのデータを伝送する伝送線と、前記差分絶対値データのうちの下位側のビットのデータを伝送する伝送線と、が交互に設けられたものとすれば、やはり、高い周波数成分を有する伝送線の間に低い周波数成分の伝送線を設けることができ、電磁波の干渉を抑制してＥＭＩを低減できる。
またさらに、本発明のもうひとつの実施の形態に基づいて、前記伝送路において、相対的に高周波の信号が伝送される下位ビットの伝送線を上位ビットの伝送線で挟むように配置されたものとすれば、やはり、高い周波数成分を有する伝送線の間に低い周波数成分の伝送線を設けることができ、電磁波の干渉を抑制してＥＭＩを低減できる。
【００１９】
また、前記差分変調回路は、前記差分絶対値データのうちの上位側のいずれかのビットのデータが所定の期間にわたり一定値であるか否かを判定する信号判定部と、そのデータが所定の期間にわたり一定値であると前記信号判定部が判定した場合は、そのデータを伝送する伝送線に隣接する伝送線を伝送されるデータを反転したデータをそのデータの伝送線に伝送するデータ反転部と、を有し、
前記差分復調回路は、伝送線に前記反転したデータが伝送された場合には、そのデータを前記一定値のデータに置き換える切り替えスイッチ部を有するものとすれば、反転信号を流すことにより電磁波の干渉をキャンセルしてＥＭＩの発生を解消することが可能となる。
【００２０】
またここで、前記信号判定部による前記判定の結果が、前記差分絶対値データのブランキング期間にその伝送線を介して前記切り替えスイッチ部に伝送されるものとすれば、判定信号を伝送するための専用の伝送線を設ける必要がなくなり、コンパクトな構成が可能となる。
【００２１】
また、前記所定の期間は、１水平走査期間あるいは１水平走査期間を分割した期間とすることができ、水平ブランキング期間またはさらに細かく分割した期間に亘って反転信号の伝送が可能であるか否かの判断をすることができる。
【００２２】
【発明の実施の形態】
以下、図面を参照しつつ、本発明の実施の形態について詳細に説明する。
（第１の実施形態）
まず、本発明の第１の実施の形態として、信号線駆動回路に垂直差分データを供給する複数の伝送路が独特の配置関係を有する画像表示装置について説明する。
【００２３】
なお、以下の説明においては、本発明の画像表示装置の一例として、本発明を液晶表示装置に適用した具体例を挙げるが、本発明はこの具体例に限定されるものではなく、その他の各種の方式の画像表示装置に適用したものも包含する。
【００２４】
図１は、本発明の第１の実施形態にかかる液晶表示装置の一部を表す概念図である。
【００２５】
同図に表した表示装置において、入力映像信号ＶＳは、液晶モジュールの信号線側回路基盤上のゲートアレイ１０に入力され、ゲートアレイ１０の内部に設けられた垂直差分処理変調回路により、デジタルの垂直差分データに変調される。なお、図１においては、差分デジタルデータが、１ビットの「符号ビット」と、４ビットの「差分絶対値デジタルデータ」として伝送される場合を例示した。この差分デジタルデータは、水平クロック信号、制御信号とともに、信号線駆動回路３０に入力される。
【００２６】
ここで、ゲートアレイ１０から信号線駆動回路３０への差分デジタルデータが伝送される伝送路２０Ａ〜２０Ｇの配列の順番を見ると、以下の如くである。
【００２７】
２０Ａ  水平クロック信号ＨＣ
２０Ｂ  符号ビットＳＢ
２０Ｃ  最上位ビットの差分データＭＳＢ
２０Ｄ  最下位ビットの差分データＬＳＢ
２０Ｅ  上位から２ビット目の差分データ２Ｂ
２０Ｆ  上位から３ビット目の差分データ３Ｂ
２０Ｇ  制御信号ＣＳ
【００２８】
つまり、差分データ線は、その最上位ビットから最下位ビットまでのビット順に配列されているのではなく、交互に配列されている。差分データの伝送路をこのように配列することにより、ＥＭＩをさらに低減することができる。この点に関しては、後に図４及び図５を参照しつつ詳細に説明する。
【００２９】
さて、図１の液晶表示装置の全体構成についてさらに説明を進めると、信号線駆動回路３０は、内部に垂直差分処理復調回路を備えており、入力された差分デジタルデータを画像データに復調する。復調された画像データは、信号線駆動回路３０内部のラッチ回路により制御信号ＣＳに含まれる水平同期信号にラッチされた後、信号線駆動回路３０内部のＤ／Ａコンバータによりアナログの画像データとなり液晶パネル６０に出力される。
【００３０】
一方、走査線駆動回路５０はシフトレジスタを備えており、シフトレジスタによって制御信号ＣＳに含まれる垂直同期信号がラッチされた後、垂直同期信号とパルス幅が同等な走査線選択信号が、垂直クロック信号ＶＣに同期して順次シフトされていく。
【００３１】
液晶パネル６０は、マトリックス状に配置された画素を有し、それぞれの画素に走査線選択信号の電圧によって開閉するスイッチング素子（例えば、ＴＦＴ：Thin Film Transistor）が設けられている。走査線選択信号に所定の電圧が印加されると、対応する走査線に接続されたスイッチング素子が開き、信号線電圧が対応する画素電極に印加され、液晶パネル６０に画像が表示される。
【００３２】
図２は、ゲートアレイ１０の内部に設けられた垂直差分処理変調回路の構成を例示する模式図である。入力された画像データは、ラインメモリー１０Ａと差分回路１０Ｂに入力される。ラインメモリー１０Ａでは、入力された画像データを一旦保持し、所定の期間遅延させた後、差分回路１０Ｂに保持した画像データ（以下、「前画像データ」と称する）ＰＶＳを出力する。
【００３３】
本具体例においては、ラインメモリー１０Ａにより１水平走査期間遅延させて前画像データＰＶＳを出力する。差分回路１０Ｂでは、画像データＶＳと前画像データＰＶＳとの排他的論理和演算を行い差分データＤＤを出力する。画像データＶＳがｎビットで表されている場合、差分データＤＤにおいては符号ビットが１ビット必要となるため、（ｎ＋１）ビットのデータとなる。
【００３４】
図３は、信号線駆動回路３０の内部に設けられた垂直差分処理復調部の構成を例示する模式図である。入力された差分データＤＤとラインメモリー３０Ａに保持された前画像データＰＶＳは、加算回路３０Ｂに入力される。加算回路３０Ｂでは、差分データＤＤと前画像データＰＶＳとの排他的論理和演算を行い、画像データＶＳを出力する。出力された画像データＶＳは、ラインメモリー３０Ａに入力されて１水平走査期間保持した後、前画像データＰＶＳとして上記のように加算回路３０Ｂに入力される。
【００３５】
図４（ａ）及び（ｂ）は、ある１フレームの画像データのヒストグラム及びその差分絶対値データのヒストグラムを表すグラフ図である。ここに例示した画像データ及び差分絶対値データのヒストグラムは、ＸＧＡ（１０２４×７６８×３画素）サイズで、階調数は８ビット（２５６階調）の場合である。
【００３６】
垂直差分処理を行う前の画像データは、同図（ａ）に表したように幅広い階調範囲に亘って分布を有し、高い周波数成分が含まれていることが分かる。これに対して、垂直差分処理を行うことにより得られる差分絶対値データは、階調の高いデータは少なくなって０に集中する分布を有するデータとなり、高い周波数成分はほぼ消滅する。
【００３７】
図５（ａ）及び（ｂ）は、画像データ及び差分絶対値データについて、赤緑青の８ビットのデータのビット変動回数をまとめた表である。また、図５（ｃ）は、画像データのビット変動回数に対する差分絶対値データの割合をまとめた表である。ここで、「ビット変動回数」とは、画像データの８ビットのそれぞれのビットがＬ（０）からＨ（１）、もしくはＨ（１）からＬ（０）に遷移する回数である。
【００３８】
図５から分かるように、垂直差分処理を行うことにより、上位ビット側の画像データのビット変動回数が小さくなる。また、その割合は、上位ビットになるほど大きくなる。すなわち、上位ビット側の差分絶対値データの周波数は、画像データに比べ小さく、また下位ビット側の差分絶対値データに比べても小さい。そのため、ゲートアレイ１０から信号線駆動回路３０への差分データの伝送路２０を、図１に例示したように、ビット順に交互に並べると、高周波の信号が伝送される伝送路の間に比較的低周波の信号が伝送される伝送路が配置されることになり、従来と同様の伝送路間隔で、高周波の信号が伝送される伝送路間の間隔を広げることが可能となる。その結果として、高い周波数の信号同士が干渉することにより発生するＥＭＩを抑制することができる。
【００３９】
図６は、８ビットの映像信号を垂直差分した場合の差分デジタルデータの伝送路を本発明に従って配列した具体例を表す模式図である。
【００４０】
同図に例示したように、伝送線２０Ａに符号ビットＳＢ、伝送線２０Ｂに差分絶対値データの最上位ビットＭＳＢを割り当て、以下、差分データの上位４ビットＭＳＢ〜４Ｂの４本の伝送線と、下位４ビット５Ｂ〜ＬＳＢの４本の伝送線とを交互に配列する。
【００４１】
このように伝送線を配列すれば、高い周波数の信号が伝送される伝送線の間に比較的低い周波の信号が伝送される伝送線が配置されることになり、従来と同様の伝送線間隔で、高い周波の信号が伝送される伝送路間の間隔を広げることが可能となる。また、入力される画像データの垂直相関が更に高い場合には、差分データの上位ビットはほぼ０となり、その伝送線は、グランド線とほぼ同様な状態となる。従って、シールド効果が得られ、ＥＭＩの発生をさらに効果的に抑制できる。
【００４２】
なお、図６に表した具体例においては、比較的ＥＭＩ低減化効果の高い方法として、上位ビットと下位ビットの全ての伝送線を交互に配列したが、この他の配列方法として、差分デジタルデータの各ビットの伝送路をビット数に対して昇順もしくは降順以外の配列で配置しても、ＥＭＩを低減する効果が得られる。
【００４３】
例えば、図７（ａ）に示すように８ビットの差分デジタルデータがビット数に対して昇順に配列されている場合に対し、３ビット目の差分デジタルデータが伝送される伝送線と７ビット目の差分デジタルデータが伝送される伝送線を入れ替えて、図７（ｂ）のように配列してもよい。
【００４４】
この場合、図７（ａ）の配列では、相対的に高周波の信号が伝送される最下位ビットの伝送線に隣接して、同様に相対的に高周波の信号が伝送される７ビット目の伝送線が配列されているが、図７（ｂ）の配列では、最下位ビットの伝送線に隣接して、少なくとも７ビット目の差分デジタルデータよりも周波数が低い３ビット目の伝送線が配列されることとなる。
【００４５】
また、相対的に高周波の信号が伝送される７ビット目の伝送線に隣接して配列されている伝送線について見ても、図７（ａ）の配列に対して、図７（ｂ）の配列の方が、相対的に周波数が低い伝送線となる。
【００４６】
このように、差分デジタルデータの各ビットの伝送線をビット数に対して昇順もしくは降順以外の配列で配置することにより、ＥＭＩ低減化効果を得ることができる。
【００４７】
また、さらに具体的な配列方法として、相対的に高周波の信号が伝送される下位ビットの伝送線を上位ビットの伝送線により挟むように配置してもよい。
【００４８】
図８は、８ビットの差分デジタルデータの伝送路を本発明に従って配列した他の具体例を表す模式図である。
【００４９】
すなわち、同図（ａ）の具体例の場合、符号ビットＳＢと最下位ビットＬＳＢの伝送線が９本の伝送線のうちの両端に振り分けられている。符号ビットＳＢは差分データのうちで一般的に最も遷移が多く、最も高い周波数成分を有する。従って、このように最も高い周波数成分を有する符号ビットＳＢと、その次に高い周波数成分を有する最下位ビットＬＳＢの伝送線の間隔を離すことにより、これらの干渉によるＥＭＩの発生をさらに効果的に抑制することができる。
【００５０】
またさらに、本具体例の場合、７ビット目の差分データ７Ｂが、９本の伝送線のうちの中央の伝送線に割り当てられている。７ビット目の差分データは、３番目に高い周波数成分を有する場合が多いので、これを符号ビットＳＢ及び最下位ビットＬＳＢから離すことにより、ＥＭＩの発生をさらに効果的に抑制することとができる。
【００５１】
つまり、本具体例は、高い周波数成分を有する信号の伝送線をできるだけ離して、それらの間に低い周波数成分の伝送線を設ける配列を例示したものである。
【００５２】
一方、図８（ｂ）に表した具体例の場合、符号ビットＳＢ、最下位ビットＬＳＢ及び７ビット目７Ｂの伝送線の位置は、同図（ａ）の具体例と同様であるが、６ビット６Ｂ〜最上位ビットＭＳの配列が異なる。つまり、最上位ビットＭＳＢは符号ビットＳＢに隣接し、２ビット目２Ｂは最下位ビットＬＳＢに隣接して設けられている。このようにすれば、最も低い周波数成分を有する最上位ビットＭＳＢを最も高い周波数成分を有する符号ビットＳＢに隣接させ、また、２番目に低い周波数成分を有する２ビット目２Ｂを２番目に高い周波数成分を有する最下位ビットＬＳＢに隣接させることができ、シールド効果を上げることができる。
【００５３】
本具体例においては、同様の理由で、５ビット目５Ｂは、符号ビットと７ビット目７Ｂとの間に設けられ、６ビット目６Ｂは、最下位ビットＬＳＢと７ビット目７Ｂとの間に設けられている。
【００５４】
つまり、高い周波数成分を有する伝送線はできるだけ離すとともに、これらにできだけ低い周波数成分を有する伝送線を隣接させることにより、ＥＭＩをさらに効果的に抑制することが可能となる。
【００５５】
図８には、画像データが８ビットの場合について例示したが、本発明は、８ビット以外の画像データを取り扱う場合にも同様に適用できる。
【００５６】
また、画像データが奇数ビットの場合は、画像データのビット数をｎとすると、例えば、符号ビット及び上位（ｎ−１）／２ビットの伝送線と、下位（ｎ＋１）／２ビットの伝送線と、を交互に配置することにより同様の効果を得ることができる。
【００５７】
以上説明したように、差分データの伝送線を、その含有する周波数に応じて、ビット順とは異なる順番で基盤上に配列することにより、従来と同じ伝送路間隔にも係わらず、高周波の信号が伝送される伝送路同士の間隔を広げ、また、画像データの垂直相関が非常に高い場合には、高周波の信号が伝送される伝送路の間にグランド線が配置された状態と同様の効果が得られるため、画像データが伝送されることにより発生するＥＭＩを低減することができる。
【００５８】
また一方、本発明においては、このような差分データの伝送線の間に適宜グランド線を挿入したり、伝送線の間隔を調節したりすることにより、さらにＥＭＩを低減することも可能である。
【００５９】
図９（ａ）は、差分データの伝送線の間にグランド線を挿入した具体例を表す模式図である。この具体例の場合、最も高い周波数成分を有する符号ビットＳＢに隣接してグラウンド線Ｇが設けられている。また、その次に高い周波数成分を有する最下位ビットＬＳＢの伝送線にも、隣接してグラウンド線Ｇが設けられている。このようにすれば、伝送路２０の全体の幅は若干拡がるが、シールド効果によるＥＭＩの低減を図ることができる。
【００６０】
一方、図９（ｂ）は、差分データの伝送線の間隔を調節した具体例を表す模式図である。この具体例の場合、最も高い周波数成分を有する符号ビットＳＢが、隣接する伝送線から少し離して設けられている。また、その次に高い周波数成分を有する最下位ビットＬＳＢの伝送線も、隣接する伝送線から少し離して設けられている。このようにしても、伝送路２０の全体の幅は若干拡がるが、伝送線間の干渉を低減し、ＥＭＩの低減を図ることができる。
【００６１】
なお、以上の説明においては、液晶モジュールのゲートアレイ１０と信号線駆動回路３０との間の伝送路２０を例に挙げたが、例えばノート型パソコンにおいては、パソコン本体内部の画像データ出力部のグラフィックコントローラと液晶モジュールのゲートアレイ等、垂直差分処理された画像データが伝送する伝送路においても同様の効果を得ることができる。
【００６２】
また、画像表示装置の表示方式についても、プラズマディスプレイ（ＰＤＰ）や電界効果型ディスプレイ（ＦＥＤ）、ＬＥＤディスプレイ、ＥＬディスプレイ等、デジタルの画像データが伝送される各種のディスプレイに対して本発明を適用して同様の効果を得ることができる。
【００６３】
（第２の実施形態）
次に、本発明の第２の実施の形態として、差分データの伝送線のいずれかに、隣接する伝送線の反転信号を流すことにより、干渉をキャンセルしてＥＭＩを抑制する画像表示装置について説明する。
【００６４】
図１０は、本実施形態にかかる液晶表示装置の要部構成を表す模式図である。全体的な構成は、第１実施形態に関して前述したものと同様であるが、本実施形態においては、判定信号ＤＳが差分データＤＤとともに伝送される。
【００６５】
図１０は、画像データが３ビットの場合、すなわち差分データとしては、１ビットの符号ビットと３ビットの差分絶対値データとして伝送される場合について例示した。本実施形態においても、第１の実施形態と同様にゲートアレイ１０の内部に垂直差分処理変調回路、信号線駆動回路３０の内部に垂直差分処理復調回路が設けられている。
【００６６】
ただし、本実施形態では、差分絶対値データの上位ビット側の部分に対応する垂直差分処理変調回路は、差分絶対値データと、隣り合う伝送路を伝送される差分絶対値データの下位ビット側半分のビットの反転ビットもしくは符号ビットの反転ビットの出力との選択スイッチを備えている。つまり、画像データがｎビットとすると、ｎが奇数の場合は、上位ビット側（ｎ＋１）／２ビット、ｎが偶数の場合は、上位ビット側ｎ／２ビットに対して、そのまま差分絶対値データの出力もしくは、ｎが奇数の場合は、下位ビット側（ｎ−１）／２ビットと符号ビット、ｎが偶数の場合は、ｎ／２ビットと符号ビットの反転ビットの出力の選択スイッチを備えている。
【００６７】
図１１は、画像データが３ビットの場合の本実施形態における垂直差分処理変調回路の出力側を表す模式図である。入力された画像データは、各ビットに対して図２と同様の処理により１ビットの符号ビットＳＢと、３ビットの差分絶対値データＭＳＢ、２Ｂ、ＳＬＢに変換される。
【００６８】
次に、差分絶対値データの上位２ビット、つまり最上位ビットと２ビット目の差分絶対値データＭＳＢ、２Ｂに対して所定の期間のビットがＬ（０）であるかどうかの判定を信号判定回路１０Ｃで行う。本実施形態においては、１水平走査期間のビットが全てＬ（０）であるかの判定を行う。入力された最上位ビットと２ビット目の差分絶対値データＭＳＢ、２Ｂは、信号判定回路１０Ｃの内部のラインメモリーに１水平走査期間の判定が終了するまで保持され、判定が終了した後出力される。
【００６９】
最上位ビットと２ビット目の信号判定回路１０Ｃは、判定同期信号により互いに接続されており、どちらか一方で入力されたビットがＬ（０）ではないと判定された場合は、他方にもその判定結果が反映される。すなわち、本実施例では、最上位ビットと２ビット目の１水平走査期間のビットが全てＬ（０）であるかどうかの判定を行う。判定結果は、判定信号として切り替えスイッチ１０Ｆに入力される。
【００７０】
切り替えスイッチ１０Ｆでは、上位ビット側の（ｎ＋１）／２ビットの伝送線に、そのまま上位ビット側の（ｎ＋１）／２ビットの差分絶対値データを伝送するか、それとも、これらの伝送線に、下位ビット側の（ｎ−１）／２ビットまたは符号ビットの反転ビットを伝送するかの切り替えを行う。本実施形態では、１水平走査期間に最上位ビットと２ビット目のビットが全てＬ（０）であった場合に、符号ビットと最上位ビットから３ビット目のビットの反転ビットを伝送する。
【００７１】
なお、符号ビット及び３ビット目の信号は、一旦ラインメモリー１０Ｄに保持され、信号判定回路で１水平走査期間の判定が終了した後出力された最上位ビットと２ビット目の信号と同期して出力される。出力された符号ビット及び最下位ビットと、切り替えスイッチ１０Ｆにより選択された２ビットの出力は、位相調整回路に制御信号、判定信号とともに入力される。
【００７２】
位相調整回路１０Ｇでは、制御信号ＣＳに含まれる同期信号によって各ビットデータをラッチし、出力し、これが信号線駆動回路３０に入力される。ゲートアレイ１０と信号線駆動回路３０との間の伝送路２０は、下位ビット側の半分のビットもしくは符号ビットが伝送される伝送線と、その反転ビットが伝送される伝送線とが隣り合うように基盤上に配置される。すなわち、本具体例の場合、符号ビットＳＢの伝送線に隣接して最上位ビットＭＳＢもしくは符号ビットの反転ビットの伝送線、最下位ビットＬＳＢの伝送路に隣接して２ビット目２Ｂもしくは最下位ビットの反転ビットの伝送路が配置される。
【００７３】
図１２は、本実施形態における信号線駆動回路３０の入力部の構成を例示する模式図である。伝送されてきた差分データのうち、隣接する伝送線を伝送されたデータの反転データもしくは差分データのいずれかを伝送した伝送線は、切り替えスイッチ３０Ｃに入力される。切り替えスイッチ３０Ｃでは、判定信号ＤＳに基づき、伝送されてきたデータと、Ｌ（０）との切り替えを行う。
【００７４】
本具体例においては、符号ビットＳＢの伝送線に隣接した伝送線では、差分絶対値データの最上位ビットＭＳＢもしくは符号ビットＳＢの反転ビットのいずれかが伝送されてくる。従って、切り替えスイッチ３０Ｃにより、最上位ビットが伝送されてきている場合はそのまま、反転ビットが伝送されてきている場合は、１水平走査期間は、もともと最上位ビットはずっとＬ（０）であったはずなのでＬ（０）信号と接続されて、垂直差分処理復調回路３０Ｄに入力される。垂直差分処理回路３０Ｄでは、図３に関して前述したものと同様の処理により画像データ（本具体例では、３ビット）に復調され、信号線駆動回路３０の内部のラッチ回路へ出力される。
【００７５】
上記のように画像データを伝送することにより、隣接する伝送線に差動信号が伝送されるようになり、電磁波干渉をキャンセルして伝送路より発生するＥＭＩを低減することが可能となる。
【００７６】
なお、通常のカラー画像データは、赤、緑、青に対応する信号がそれぞれ伝送されるが、この場合も赤、緑、青のそれぞれに対し上記と同様の処理を行えばよい。また、上述の具体例では、上位ビット側半分（最上位ビットと２ビット目）のビット全てを一つの判定信号により判定を行っていたが、複数の判定信号を用いて判定を行ってもよい。
【００７７】
例えば、画像データが８ビットの場合は、上位４ビットそれぞれに対して個別に判定を行ってもよいし、２ビットずつをまとめて、２つの判定信号によって判定を行ってもよい。
【００７８】
（第３の実施形態）
次に、本発明の第３の実施形態として、前述した第２の実施形態の構成において、判定信号を差分データのブランキング期間に伝送することが特徴とした画像表示装置について説明する。すなわち、本実施形態においても、入力された画像データは、第１及び第２実施形態と同様の処理により、差分データに変調される。但し、第２実施形態においては、信号線駆動回路３０へ差分データ及び判定信号が伝送されるが、本実施形態においては、この判定信号を差分データの水平ブランキング期間に伝送する。
【００７９】
図１３は、本実施形態の画像表示装置におけるゲートアレイの出力部の構成を例示する模式図である。同図に表したように、信号判定回路１０Ｃから出力された判定信号ＤＳは、位相調整回路１０Ｈに入力される。そして、位相調整回路１０Ｈは、上位ビット側半分のビット（図１３の場合、最上位ビットと２ビット目）の伝送線のそれぞれを用いて、判定信号ＤＳを信号線駆動回路３０に伝送する。
【００８０】
ここで、判定信号ＤＳの伝送は、画像データの水平ブランキング期間を利用して行うことができる。例えば、画像データが３ビットの場合は、最上位ビット又は符号ビットの反転ビットのデータの水平ブランキング期間、及び最上位ビットから２ビット目又は最下位ビットの反転ビットのデータの水平ブランキング期間を、それぞれＨ（１）もしくはＬ（０）とすることによって、判定信号の伝送を行うことができる。
【００８１】
図１４は、本実施形態の画像表示装置における信号線駆動回路の入力部の構成を例示する模式図である。その基本的な構成は、第２実施形態に関して前述したものと同様であるが、本実施形態では、判定信号分離回路３０Ｅにより差分データの水平ブランキング期間のＨ（１）、Ｌ（０）を判定し、判定信号として切り替えスイッチ３０Ｃに出力することにより、切り替えを行う。
【００８２】
以上説明したように画像データを伝送することにより、判定信号ＤＳのための伝送線を別途設けることなく、第２実施形態と同様のＥＭＩ低減効果を得ることができる。
【００８３】
（第４の実施形態）
次に、本発明の第４の実施形態として、１水平期間を複数の領域に分割して、それぞれの領域において上位ビット側半分の差分データをそのまま伝送するか、隣接する伝送路を伝送される信号の反転信号を伝送するかの判定を行う画像表示装置について説明する。
【００８４】
図１５は、本実施形態にかかる画像表示装置におけるゲートアレイの出力部の構成を例示する模式図である。その基本的な構成は、第３実施形態に関して前述したものと同様であり、本実施形態においても、信号判定回路１０Ｉの判定信号ＤＳが位相調整回路３０Ｊに入力される構成となる。
【００８５】
前述した第３実施形態の場合、信号判定回路１０Ｃでは、１水平走査期間のデータについて判定を行っていたが、本実施形態の場合、信号判定回路１０Ｉでは、１水平走査期間を複数の領域に分割し、それぞれの領域毎に判定を行う。
【００８６】
例えば、ＳＶＧＡの液晶パネルへの画像データの伝送の場合、１水平走査期間を前半の４００ドットと後半の４００ドットに分割して、それぞれの領域において、伝送される差分絶対値データが全てＬ（０）であるか否かの判定を行う。
【００８７】
この判定信号ＤＳは、切り替えスイッチ１０Ｆに入力されて、伝送データの切り替えを行うとともに、位相調整回路１０Ｊに入力される。位相調整回路１０Ｊでは、入力された判定信号ＤＳに基づいて、伝送データの水平ブランキング期間に判定信号ＤＳを入力する。
【００８８】
例えば、上記のように１水平走査期間を前半の４００ドットと後半の４００ドットに分割した場合は、最上位ビットの判定信号は、隣接する伝送線を伝送される符号ビットの水平ブランキング期間に前半の４００ドットの判定信号、最上位ビット又は符号ビットの反転ビットの水平ブランキング期間に後半の４００ドットの判定信号を伝送することができる。最上位ビットから２ビット目の判定信号も同様に処理を行う。
【００８９】
通常、液晶パネルには、信号線駆動回路３０として複数個のドライバＩＣが接続されている。例えば、信号線駆動回路３０として３００出力のドライバＩＣを用いてＳＶＧＡの液晶パネルを駆動する場合、液晶パネルの信号線の数は、８００×３（ＲＧＢ）＝２４００となり、信号線駆動回路としてのドライバＩＣは８個必要となる。
【００９０】
すなわち、本具体例においては、前半の４個の信号線駆動回路（ドライバＩＣ）は、符号ビット及び差分絶対値データの上位ビット側半分のビットの水平ブランキング期間を判定信号ＤＳとして用い、後半の４個の信号線駆動回路（ドライバＩＣ）は、下位ビット側半分のビットの水平ブランキング期間を判定信号ＤＳとして用いる。この場合、後半４個の信号線駆動回路の構成は、図１４に関して前述したものと同様とできる。
【００９１】
図１６は、前半４個の信号線駆動回路の構成を例示する模式図である。すなわち、本具体例の場合、前半４個の信号線駆動回路の判定信号は、符号ビット及び最下位ビットの水平ブランキング期間に、Ｈ（１）あるいはＬ（０）を与えることによって伝送されているため、符号ビット及び最下位ビットを判定信号分離回路３０Ｆにより判定信号ＤＳを分離して、切り替えスイッチ３０Ｇに入力している。その他の動作は、図１２に例示したものと同様である。
【００９２】
本実施形態によれば、このようにして画像データを伝送することにより、判定信号用の伝送路を増やすことなく、第２実施形態と同様のＥＭＩ低減効果を得ることができる。
【００９３】
またさらに、本実施形態においては、１水平期間を複数に分割して反転データを伝送するか否かを決定するので、反転データを伝送しうる機会が増え、電磁波干渉によるＥＭＩをさらに抑制することが可能となる。
【００９４】
なお、上述の具体例では、１水平走査期間を２つの期間に分割して判定を行っているが、３つ以上の複数の期間に分割してもよい。この場合は、水平ブランキング期間を複数の期間に分割し、それぞれの判定信号を入力する。例えば、１水平走査期間を４つの期間に分割して判定を行う場合、水平ブランキング期間を２つの期間に分割して判定信号を入力する。
【００９５】
以上、具体例を参照しつつ本発明の実施の形態について説明した。しかし、本発明は、上述した各具体例に限定されるものではない。
【００９６】
例えば、本発明を適用しうる画像表示装置としては、前述の如く液晶表示装置以外にも各種の方式のものを挙げることができる。
【００９７】
また、その画素の配置関係や画素数、あるいは色要素の種類や数についても、前述した具体例には限定されない。
【００９８】
すなわち、本発明は各具体例に限定されるものではなく、その要旨を逸脱しない範囲で、種々変形して実施することが可能であり、これらすべては本発明の範囲に包含される。
【００９９】
【発明の効果】
以上詳述したように、本発明によれば、垂直差分方式におけるデジタル画像データの伝送により発生するＥＭＩを低減することが可能となる。また、比較的小規模の回路付加により反転信号を適宜伝送して更にＥＭＩを低減することが可能となる。
【０１００】
その結果として、本発明によれば、ＥＭＩを抑制しつつ極めて高い画素密度でコンパクトな画像表示装置を実現でき産業上のメリットは多大である。
【図面の簡単な説明】
【図１】本発明の第１の実施形態にかかる液晶表示装置の一部を表す概念図である。
【図２】ゲートアレイ１０の内部に設けられた垂直差分処理変調回路の構成を例示する模式図である。
【図３】信号線駆動回路３０の内部に設けられた垂直差分処理復調部の構成を例示する模式図である。
【図４】（ａ）及び（ｂ）は、ある１フレームの画像データのヒストグラム及びその差分絶対値データのヒストグラムを表すグラフ図である。
【図５】（ａ）及び（ｂ）は、画像データ及び差分絶対値データについて、赤緑青の８ビットのデータのビット変動回数をまとめた表であり、（ｃ）は、画像データのビット変動回数に対する差分絶対値データの割合をまとめた表である。
【図６】８ビットの映像信号を垂直差分した場合の差分デジタルデータの伝送路を本発明に従って配列した具体例を表す模式図である。
【図７】（ａ）は、８ビットの差分デジタルデータの伝送線をビット数の昇順に配列した場合を例示し、（ｂ）は本発明に従ってビット順とは異なる順番に配列した具体例を例示する模式図である。
【図８】８ビットの差分デジタルデータの伝送線を本発明に従って配列した他の具体例を表す模式図である。
【図９】（ａ）は、差分データの伝送線の間にグランド線を挿入した具体例を表す模式図であり、（ｂ）は、差分データの伝送線の間隔を調節した具体例を表す模式図である。
【図１０】本発明の第２の実施形態にかかる液晶表示装置の要部構成を表す模式図である。
【図１１】画像データが３ビットの場合の本実施形態におけるゲートアレイ１０の出力部を表す模式図である。
【図１２】本発明の第２の実施形態における信号線駆動回路３０の入力部の構成を例示する模式図である。
【図１３】本発明の第３の実施形態の画像表示装置におけるゲートアレイの出力部の構成を例示する模式図である。
【図１４】本発明の第３の実施形態の画像表示装置における信号線駆動回路の入力部の構成を例示する模式図である。
【図１５】本発明の第４の実施形態にかかる画像表示装置におけるゲートアレイの出力部の構成を例示する模式図である。
【図１６】前半４個の信号線駆動回路の構成を例示する模式図である。
【図１７】ＬＤＶＳを採用した画像表示システムの全体構成を例示する概念図である。
【符号の説明】
１０ ゲートアレイ
１０Ａ、１０Ｄ ラインメモリー
１０Ｂ 差分回路
１０Ｃ 信号判定回路
１０Ｅ、１０Ｆ スイッチ
１０Ｇ、１０Ｈ、１０Ｊ 位相調整回路
１０Ｉ 信号判定回路
２０ 伝送路
２０Ａ〜２０Ｉ 伝送線
３０ 信号線駆動回路
３０Ａ ラインメモリー
３０Ｂ 加算回路
３０Ｃ スイッチ
３０Ｄ 垂直差分処理復調回路
３０Ｅ、３０Ｆ 判定信号分離回路
３０Ｇ スイッチ
３０Ｊ 位相調整回路
５０ 走査線駆動回路
６０ 液晶パネル
１００Ｂ 液晶表示装置
１１０ 画像データ出力部
１２０ 変調回路
１３０ 復調回路
１４０ ゲートアレイ
１５０ 信号線駆動回路
ＣＳ 制御信号
ＤＤ 差分データ
ＤＳ 判定信号
ＤＳＳ 判定同期信号
Ｇ グラウンド線
ＨＣ 水平クロック信号
ＬＳＢ 最下位ビット
ＭＳＢ 最上位ビット
ＰＶＳ 前画像データ
ＳＢ 符号ビット
ＶＣ 垂直クロック信号
ＶＳ 入力映像信号
ＶＳ 画像データ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0003645514.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
0003645514.tif 000014
【図１４】
0003645514.tif 000015
【図１５】
0003645514.tif 000016
【図１６】
0003645514.tif 000017
【図１７】
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