(57)【特許請求の範囲】
【請求項１】
回路の機能ブロックであるマクロの境界で信号経路に挿入され通常モード時に入力端から出力端へ信号を伝達しテストモード時にテスト専用外部端子によりテストパタンをスキャンシフト入出力し、テストモード時に前記入力端から前記出力端へ信号を伝達し前記出力端の信号のゲート出力をキャプチャするバウンダリスキャンテスト回路であって、
前記マクロの境界で入力信号経路ごとに挿入され、テストモード時に前記マクロの外部側をテスト対象として選択指定するテスト制御信号に対応して前記入力端から前記出力端へ信号を伝達する入力側バウンダリスキャンセルと、
前記マクロの境界で出力信号経路ごとに挿入されテストモード時に前記テスト制御信号の反転信号に対応して前記入力端から前記出力端へ信号を伝達する出力側バウンダリスキャンセルとを備えることを特徴とするバウンダリスキャンテスト回路。
【請求項２】
前記入力側バウンダリスキャンセルが、テストモード時にスキャンチェーンを構成し前記出力端の信号のゲート出力をキャプチャしスキャンシフトしアップデート出力するスキャンセルと、
このスキャンセルのアップデート出力および前記入力端の信号を入力しテストモード時に前記テスト制御信号に対応して前記入力端の信号を選択し前記出力端へ出力するセレクタとを備え、
前記出力側バウンダリスキャンセルが、テストモード時にスキャンチェーンを構成し前記出力端の信号のゲート出力をキャプチャしスキャンシフトしアップデート出力するスキャンセルと、
このスキャンセルのアップデート出力および前記入力端の信号を入力しテストモード時に前記テスト制御信号の反転信号に対応して前記入力端の信号を選択し前記出力端へ出力するセレクタとを備える、請求項１記載のバウンダリスキャンテスト回路。
【請求項３】
前記スキャンセルが、テストモード時に前記スキャンチェーンを構成し前記出力端の信号のゲート出力をキャプチャしスキャンシフトするスキャンセルと、
テストモード時に前記スキャンチェーンと異なる方式のスキャンチェーンを別途構成しスキャンシフトしアップデート出力するスキャンセルとからなる、請求項２記載のバウンダリスキャンテスト回路。
【請求項４】
前記セレクタが、通常モード時に前記入力端の信号を選択する、請求項２または３記載のバウンダリスキャンテスト回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明はバウンダリスキャンテスト回路に関し、特に、回路の機能ブロックであるマクロの境界で信号経路に挿入されるバウンダリスキャンテスト回路に関する。
【０００２】
【従来の技術】
近年の半導体集積回路や半導体集積回路を搭載するボードの微細化や高集積度化に伴い、ボードをテストする際に、ボードにプローブを立ててテストすることが困難になってきた。その対策として提案されたテスト方法を実現するためのテスト回路として、ＩＥＥＥ１１４９．１で標準仕様が規定されているバウンダリスキャンテスト回路がある。このバウンダリスキャンテスト回路を半導体集積回路の内部回路および外部端子間の信号経路に予め挿入することにより、通常モード時に半導体集積回路の本来の入出力信号の伝達および観測を行い、テストモード時にテスト専用外部端子により半導体集積回路の内部回路または外部端子へテストパタン信号をスキャンシフト入出力でき、ボード上に置かれた半導体集積回路間で信号の授受が確実に行われたかテストできる。
【０００３】
このバウンダリスキャンテスト回路を半導体集積回路の内部ブロック間の信号経路に適用する例が開示されている（例えば、特許文献１参照）。
【０００４】
図６は、このバウンダリスキャンテスト回路を内部ブロック間に適用したカスタムＬＳＩの構成例を示すブロック図である。このカスタムＬＳＩは、ユーザ機能を履行する半導体集積回路であり、例えば、スタンダードセルを用いてユーザ仕様に基づき設計され、マクロ１，周辺回路２，バウンダリスキャンテスト回路３を備える。
【０００５】
マクロ１は、ユーザ利用のため提供者により予め設計および検証された回路の機能ブロックであり、ＩＰ（Ｉｎｔｅｌｌｅｃｔｕａｌ  Ｐｒｏｐｅｒｔｙ）として提供されたものである。また、このマクロ１は、提供者により単体にて設計が開始され、その周囲にどのような回路が配置されるかは不明であり、一般的には、マクロ１単体でも故障検出可能なように、たとえば、図示のように、スキャンチェーンを用いるなどのテスト容易化設計がなされる。このスキャンチェーンは、テストモード時にテスト専用外部端子ＩｐＳＩ，ＩｐＳＯ間にシフトレジスタ接続されテストパタンをスキャンシフト入出力し通常モード時にそれぞれ独立のフリップフロップ素子として動作するスキャンセルをそれぞれ備える。
【０００６】
周辺回路２は、スタンダードセルを用いてユーザ仕様に基づき設計され、通常モード時にバウンダリスキャンテスト回路３を介してマクロ１との間で信号を入出力し、マクロ１の外部周辺として動作する回路であり、マクロ１との協働により、ユーザ機能を履行する。マクロ１と同様に故障検出可能なように、たとえば、図示のように、スキャンチェーンを用いるなどのテスト容易化設計がなされる。このスキャンチェーンは、テストモード時にテスト専用外部端子ＵＳＩ，ＵＳＯ間にシフトレジスタ接続されテストパタン信号をスキャンシフト入出力し通常モード時にそれぞれ独立のフリップフロップ素子として動作するスキャンセルをそれぞれ備える。
【０００７】
バウンダリスキャンテスト回路３は、マクロ１の境界で信号経路に挿入され、通常モード時にマクロ１の入出力信号の伝達および観測を行い、テストモード時にテスト専用外部端子ＢＳＩ，ＢＳＯによりテストパタン信号をスキャンシフト入出力する。また、このバウンダリスキャンテスト回路３は、マクロ１の入力信号経路ごとに挿入された入力側バウンダリスキャンセルＢＩ１〜ＢＩｘと、マクロ１の出力信号経路ごとに挿入された出力側バウンダリスキャンセルＢＯ１〜ＢＯｘとを備える。
【０００８】
図７，図８は、これら入力側バウンダリスキャンセルＢＩ１〜ＢＩｘ，出力側バウンダリスキャンセルＢＯ１〜ＢＯｘの例を示すブロック図である。
【０００９】
図７を参照すると、この従来例の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘは、マクロ１の入力信号経路に挿入された入力端と出力端との間に、スキャンセル５１，セレクタ５２，ゲート５３をそれぞれ備える。
【００１０】
スキャンセル５１は、テストモード時を示すテスト制御信号ＳＣＡＮＴＥＳＴに基づきスキャンチェーンをテスト専用外部端子ＢＳＩ，ＢＳＯ間に構成し、スキャンシフト動作またはキャプチャ動作を制御するテスト制御信号ＳＣＡＮＥＮなどのテスト制御信号およびクロック信号に基づきゲート５３の出力をキャプチャしスキャンシフトしアップデート出力する。このスキャンセル５１には、マルチプレクサ型，クロックドＬＳＳＤ（Ｌｅｖｅｌ  Ｓｅｎｓｉｔｉｖｅ  Ｓｃａｎ  Ｄｅｓｉｇｎ）型などの異なる方式がある。例えば、マルチプレクサ型のスキャンセルは、セレクタ，フリップフロップおよびラッチにより構成され、セレクタは、キャプチャ入力およびシフト入力からテスト制御信号ＳＣＡＮＥＮに基づきキャプチャ入力を選択し、フリップフロップは、テストモード時にセレクタの出力をデータ入力としクロック信号に基づきシフト出力し、ラッチは、他のテスト制御信号に基づきフリップフロップのシフト出力をラッチして直並列変換しアップデート出力する。
【００１１】
セレクタ５２は、スキャンセル５１のアップデート出力および入力端の信号を入力し、テスト制御信号ＳＣＡＮＴＥＳＴに対応してアップデート出力を選択し出力端へ出力する。
【００１２】
ゲート５３は、この従来例では、入力端の信号を入力し、テストモード時にマクロ１の外部側をテスト対象として選択指定するテスト制御信号ＥｘＳＣＡＮＴＥＳＴに対応してゲート制御しスキャンセル５１のキャプチャ入力へ出力する２入力ゲートである。例えば、マクロ１の外部がテスト対象でない場合、テスト制御信号ＥｘＳＣＡＮＴＥＳＴが‘０’であるので、入力端の信号が周辺回路２側から伝達し不定値であっても、テストの便宜上、固定値‘０’がスキャンセル５１へ出力される。なお、このゲート５３は、固定値‘１’を出力するゲートであっても、他ノードで既に確定している値を選択するゲートであってもよい。
【００１３】
図８を参照すると、従来の出力側バウンダリスキャンセルＢＯ１〜ＢＯｘは、マクロ１の出力信号経路に挿入接続される入力端と出力端との間に、スキャンセル５５，セレクタ５６，ゲート５７をそれぞれ備える。
【００１４】
スキャンセル５５，セレクタ５６は、入力側バウンダリスキャンセルＢＩ１〜ＢＩｘにおけるスキャンセル５１，セレクタ５２と同じ内部構成である。重複説明を省略する。
【００１５】
ゲート５７は、この従来例では、入力端子の信号を入力しテスト制御信号ＥｘＳＣＡＮＴＥＳＴの反転信号に対応してゲート制御しスキャンセル５５のキャプチャ入力へ出力する２入力ゲートである。例えば、マクロ１の内部がテスト対象でない場合、テスト制御信号ＥｘＳＣＡＮＴＥＳＴが‘１’であるので、入力端の信号がマクロ１側から伝達し不定値であっても、テストの便宜上、固定値‘０’がスキャンセル５１へ出力される。なお、このゲート７４は、固定値‘１’を出力するゲートであっても、他ノードで既に確定している値を選択するゲートであってもよい。
【００１６】
次に、この従来のバウンダリスキャンテスト回路３を用いたテスト動作について、図６，図７，図８を参照し、簡単に説明する。
【００１７】
一般的に、テスト対象のカスタムＬＳＩが内部にスキャンチェーンを構成している場合、スキャンチェーンに用いられるテストパタンは、ネットリストなどの回路情報に基づきＡＴＰＧ（Ａｕｔｏｍａｔｉｃ  Ｔｅｓｔ  Ｐａｔｔｅｒｎ  Ｇｅｎｅｒａｔｏｒ）にて自動生成され、また、テストモード時にスキャンチェーン間の回路ごとに分割してテスト専用外部端子によりテストを個別に順次行う。すなわち、図６のカスタムＬＳＩのバウンダリスキャンテスト回路３を用いたテスト動作としては、周辺回路２，マクロ１内のスキャンチェーンとバウンダリスキャンテスト回路３との間の回路のテスト動作が個別に順次行われる。
【００１８】
まず、周辺回路２内のスキャンチェーンとバウンダリスキャンテスト回路３との間の回路をテストする場合、バウンダリスキャンテスト回路３のテスト制御信号ＳＣＡＮＴＥＳＴ，ＥｘＳＣＡＮＴＥＳＴは、‘１’，‘１’に設定される。
【００１９】
マクロ１の入力信号経路側では、周辺回路２内のスキャンチェーンにより、テスト専用外部端子ＵＳＩから自動生成のテストパタンがスキャンシフト入力され、周辺回路２内のスキャンチェーンからアップデート出力される。このアップデート出力は、周辺回路２内の組合せ回路の入力となり、組合せ回路の出力が、周辺回路２の出力端子から出力され、バウンダリスキャンテスト回路３の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘの入力端に達する。この入力端の信号は、ゲート５３を介して、スキャンセル５１のキャプチャ入力に達し、テスト制御信号ＳＣＡＮＥＮおよびクロック信号によりキャプチャされ、バウンダリスキャンテスト回路３のテスト専用外部端子ＢＳＯからスキャンシフト出力されテストされる。
【００２０】
マクロ１の出力信号経路側では、バウンダリスキャンテスト回路３により、テスト専用外部端子ＢＳＩから自動生成のテストパタンがスキャンシフト入力され、スキャンセル５１およびスキャンセル５５によりスキャンシフトされ、スキャンセル５５のアップデート出力がセレクタ５６により選択され、出力側バウンダリスキャンセルＢＯ１〜ＢＯｘの出力端から出力される。この出力端の信号は、周辺回路２の入力端子に出力され、周辺回路２内の組合せ回路の入力となり、組合せ回路の出力が、周辺回路２内のスキャンチェーンの入力端に達し、周辺回路２内のスキャンチェーンにキャプチャされ、テスト専用外部端子ＵＳＯからスキャンシフト出力されテストされる。
【００２１】
次に、マクロ１内のスキャンチェーンとバウンダリスキャンテスト回路３との間の回路をテストする場合、バウンダリスキャンテスト回路３のテスト制御信号ＳＣＡＮＴＥＳＴ，ＥｘＳＣＡＮＴＥＳＴは、‘１’，‘０’に設定される。
【００２２】
マクロ１の入力信号経路側では、バウンダリスキャンテスト回路３により、テスト専用外部端子ＢＳＩから自動生成のテストパタンがスキャンシフト入力され、スキャンセル５１によりスキャンシフトされ、スキャンセル５１のアップデート出力がセレクタ５２により選択され、入力側バウンダリスキャンセルＢＩ１〜ＢＩｘの出力端から出力される。この出力端の信号は、マクロ１の入力端子に出力され、マクロ１内の組合せ回路の入力となり、組合せ回路の出力が、マクロ１内のスキャンチェーンの入力端に達し、マクロ１内のスキャンチェーンにキャプチャされ、テスト専用外部端子ＩｐＳＯからスキャンシフト出力されテストされる。
【００２３】
マクロ１の出力信号経路側では、マクロ１内のスキャンチェーンにより、テスト専用外部端子ＩｐＳＩから自動生成のテストパタンがスキャンシフト入力され、マクロ１内のスキャンチェーンからアップデート出力される。このアップデート出力は、マクロ１内の組合せ回路の入力となり、組合せ回路の出力が、マクロ１の出力端子から出力され、バウンダリスキャンテスト回路３の出力側バウンダリスキャンセルＢＯ１〜ＢＯｘの入力端に達する。この入力端の信号は、ゲート５７を介して、スキャンセル５５のキャプチャ入力に達し、テスト制御信号ＳＣＡＮＥＮおよびクロック信号によりキャプチャされ、バウンダリスキャンテスト回路３のテスト専用外部端子ＢＳＯからスキャンシフト出力されテストされる。
【００２４】
これらテストモード時における個別のバウンダリスキャンテストの後、通常モードで外部入出力端子によりカスタムＬＳＩ全体のテストを行う。この場合、バウンダリスキャンテスト回路３のテスト制御信号ＳＣＡＮＴＥＳＴ，ＥｘＳＣＡＮＴＥＳＴは、‘０’，‘０’に設定される。バウンダリスキャンテスト回路３の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘ，出力側バウンダリスキャンセルＢＯ１〜ＢＯｘのセレクタ５２，５６は、それぞれ入力端の信号を出力端へ出力し、マクロ１の入出力が伝達される。これにより、周辺回路２およびマクロ１が協働し、カスタムＬＳＩは、外部入出力端子に応じてユーザ機能を履行する。
【００２５】
この従来のバウンダリスキャンテスト回路３の適用により、マクロ１の提供者によりＡＴＰＧにて自動生成されたテストパタンを用いて、ユーザがマクロ１を単体でテストでき、マクロ１の提供者は、マクロ１の回路情報そのものを開示する必要がなくなり、マクロ１の回路情報の第３者への漏洩を防止できる。
【００２６】
【特許文献１】
特開平６−５６５２９号公報（頁２−４、図１）
【００２７】
【発明が解決しようとする課題】
上述したように、従来のバウンダリスキャンテスト回路をマクロの境界で信号経路に挿入接続したカスタムＬＳＩの場合、バウンダリスキャンテスト回路を用いたテスト動作としては、テストモード時に、マクロの外側の周辺回路，マクロ内のスキャンチェーンとバウンダリスキャンテスト回路との間の回路ごとにテスト専用外部端子により個別に順次それぞれテストし、この後、通常モードで外部入出力端子により全体のテストを行う。
【００２８】
しかし、このカスタムＬＳＩ全体のテストに用いられるテストパタンは、カスタムＬＳＩ全体のネットリストを用いてＡＴＰＧにより所定の処理時間で自動生成することが難しく、また、マクロのネットリストなどの回路情報を開示しない場合ＡＴＰＧにより自動生成できないため、一般に、ユーザ機能の仕様に基づき作成され、バウンダリスキャンテスト回路を介したマクロの信号経路の故障検出率が低いという問題がある。
【００２９】
具体的に説明すると、例えば、図６，７に示したバウンダリスキャンテスト回路３の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘ，出力側バウンダリスキャンセルＢＯ１〜ＢＯｘのセレクタ５２，５６は、通常モード時に、テスト制御信号ＳＣＡＮＴＥＳＴが‘０’に設定され、それぞれ入力端の信号を出力端へ出力し、マクロ１の入出力が伝達される。このマクロ１の入出力を伝達する信号経路の故障検出率が低い。
【００３０】
このため、ユーザがカスタムＬＳＩ全体のテストパタン作成を分担する場合、マクロ１の回路情報の開示をユーザから要求される問題もある。
【００３１】
従って、本発明の目的は、バウンダリスキャンテスト回路の故障検出を容易化し、カスタムＬＳＩのテスト品質を改善することにある。
【００３２】
【課題を解決するための手段】
そのため、本発明は、回路の機能ブロックであるマクロの境界で信号経路に挿入され通常モード時に入力端から出力端へ信号を伝達しテストモード時にテスト専用外部端子によりテストパタンをスキャンシフト入出力し、テストモード時に前記入力端から前記出力端へ信号を伝達し前記出力端の信号のゲート出力をキャプチャするバウンダリスキャンテスト回路であって、前記マクロの境界で入力信号経路ごとに挿入され、テストモード時に前記マクロの外部側をテスト対象として選択指定するテスト制御信号に対応して前記入力端から前記出力端へ信号を伝達する入力側バウンダリスキャンセルと、前記マクロの境界で出力信号経路ごとに挿入されテストモード時に前記テスト制御信号の反転信号に対応して前記入力端から前記出力端へ信号を伝達する出力側バウンダリスキャンセルとを備えている。
【００３４】
また、前記入力側バウンダリスキャンセルが、テストモード時にスキャンチェーンを構成し前記出力端の信号のゲート出力をキャプチャしスキャンシフトしアップデート出力するスキャンセルと、
このスキャンセルのアップデート出力および前記入力端の信号を入力しテストモード時に前記テスト制御信号に対応して前記入力端の信号を選択し前記出力端へ出力するセレクタとを備え、
前記出力側バウンダリスキャンセルが、テストモード時にスキャンチェーンを構成し前記出力端の信号のゲート出力をキャプチャしスキャンシフトしアップデート出力するスキャンセルと、
このスキャンセルのアップデート出力および前記入力端の信号を入力しテストモード時に前記テスト制御信号の反転信号に対応して前記入力端の信号を選択し前記出力端へ出力するセレクタとを備えている。
【００３７】
また、前記スキャンセルが、テストモード時に前記スキャンチェーンを構成し前記出力端の信号のゲート出力をキャプチャしスキャンシフトするスキャンセルと、
テストモード時に前記スキャンチェーンと異なる方式のスキャンチェーンを別途構成しスキャンシフトしアップデート出力するスキャンセルとから構成されている。
【００３８】
また、前記セレクタが、通常モード時に前記入力端の信号を選択している。
【００３９】
【発明の実施の形態】
次に、本発明について、図面を参照して説明する。本発明のバウンダリスキャンテスト回路は、図６に例示したカスタムＬＳＩにおけるバウンダリスキャンテスト回路３と同様に、マクロ１，周辺回路２と共に用いられ、マクロ１の境界で信号経路に挿入され、通常モード時にマクロ１の入出力信号の伝達および観測を行い、テストモード時にテスト専用外部端子ＢＳＩ，ＢＳＯによりテストパタン信号をスキャンシフト入出力する。
【００４０】
本発明のバウンダリスキャンテスト回路と共に用いられるマクロ１，周辺回路２は、図６に例示したカスタムＬＳＩにおけるマクロ１，周辺回路２とそれぞれ同じ内部構成である。重複説明を省略する。また、本発明のバウンダリスキャンテスト回路３は、従来と同様に、マクロ１の入力信号経路ごとに挿入された入力側バウンダリスキャンセルＢＩ１〜ＢＩｘと、マクロ１の出力信号経路ごとに挿入された出力側バウンダリスキャンセルＢＯ１〜ＢＯｘとを備える。
【００４１】
図１，図２は、本発明のバウンダリスキャンテスト回路３の実施形態１における入力側バウンダリスキャンセルＢＩ１〜ＢＩｘ，出力側バウンダリスキャンセルＢＯ１〜ＢＯｘの例を示すブロック図である。
【００４２】
図１を参照すると、本実施形態のバウンダリスキャンテスト回路３における入力側バウンダリスキャンセルＢＩ１〜ＢＩｘは、マクロ１の入力信号経路に挿入される入力端と出力端との間に、スキャンセル３１，セレクタ３２，ゲート３３，ゲート３４をそれぞれ備える。
【００４３】
スキャンセル３１は、図７の従来の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘにおけるスキャンセル５１と同じ内部構成である。重複説明を省略する。
【００４４】
セレクタ３２は、図７の従来の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘにおけるセレクタ５２と同じ内部構成であるが、ゲート３４の出力により制御され、テストモード時に異なった動作をする。すなわち、スキャンセル３１のアップデート出力および入力端の信号を入力し、テストモード時を示すテスト制御信号ＳＣＡＮＴＥＳＴと、テストモード時にマクロ１の外部側をテスト対象として選択指定するテスト制御信号ＥｘＳＣＡＮＴＥＳＴとが‘１’，‘０’の場合のみ、スキャンセル３１のアップデート出力を選択し出力端へ出力し、テスト制御信号ＳＣＡＮＴＥＳＴが‘０’の場合、または、テスト制御信号ＳＣＡＮＴＥＳＴ，テスト制御信号ＥｘＳＣＡＮＴＥＳＴが‘１’，‘１’の場合、入力端の信号を選択し出力端へ出力する。
【００４５】
ゲート３３は、図７の従来の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘにおけるゲート５３と同じゲートであるが、入力端ではなく出力端の信号を入力し、テストモード時にマクロ１の外部側をテスト対象として選択指定するテスト制御信号ＥｘＳＣＡＮＴＥＳＴに対応してゲート制御し出力する２入力ゲートである。例えば、マクロ１の外部側がテスト対象でない場合、テスト制御信号ＥｘＳＣＡＮＴＥＳＴが‘０’であるので、周辺回路２側からセレクタ５２を介して出力端の信号が伝達し不定値であっても、テストの便宜上、固定値‘０’がスキャンセル３１へ出力される。なお、このゲート３３は、固定値‘１’を出力するゲートであっても、他ノードで既に確定している値を選択するゲートであってもよい。
【００４６】
ゲート３４は、テスト制御信号ＳＣＡＮＴＥＳＴと、テスト制御信号ＥｘＳＣＡＮＴＥＳＴの反転信号とに対応して入力側バウンダリスキャンセルＢＩ１〜ＢＩｘのセレクタ３２を制御する２入力ゲートである。この実施例では、テスト制御信号ＳＣＡＮＴＥＳＴ，テスト制御信号ＥｘＳＣＡＮＴＥＳＴが‘１’，‘０’の場合、‘１’が出力される。なお、このゲート３４は、全ての入力側バウンダリスキャンセルＢＩ１〜ＢＩｘに共通するゲートであり、１つのゲートで全ての入力側バウンダリスキャンセルＢＩ１〜ＢＩｘのセレクタ３２を共通に制御する構成とすることもできる。
【００４７】
図２を参照すると、本実施形態のバウンダリスキャンテスト回路３における出力側バウンダリスキャンセルＢＯ１〜ＢＯｘは、マクロ１の出力信号経路に挿入接続される入力端と出力端との間に、スキャンセル３５，セレクタ３６，ゲート３７，ゲート３８をそれぞれ備える。
【００４８】
スキャンセル３５は、入力側バウンダリスキャンセルＢＩ１〜ＢＩｘにおけるスキャンセル３１と同じ内部構成である。重複説明を省略する。
【００４９】
セレクタ３６は、図１の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘにおけるセレクタ３２と同じ内部構成であるが、ゲート３８の出力により制御され、テストモード時に異なった動作をする。すなわち、スキャンセル３５のアップデート出力および入力端の信号を入力し、テストモード時を示すテスト制御信号ＳＣＡＮＴＥＳＴと、テストモード時にマクロ１の外部側をテスト対象として選択指定するテスト制御信号ＥｘＳＣＡＮＴＥＳＴとが‘１’，‘１’の場合のみ、スキャンセル３５のアップデート出力を選択し出力端へ出力し、テスト制御信号ＳＣＡＮＴＥＳＴが‘０’の場合、または、テスト制御信号ＳＣＡＮＴＥＳＴ，テスト制御信号ＥｘＳＣＡＮＴＥＳＴが‘１’，‘０’の場合、入力端の信号を選択し出力端へ出力する。
【００５０】
ゲート３７は、図８の従来の出力側バウンダリスキャンセルＢＯ１〜ＢＯｘにおけるゲート５７と同じゲートであるが、入力端ではなく出力端の信号を入力し、テストモード時にテスト制御信号ＥｘＳＣＡＮＴＥＳＴの反転信号に対応してゲート制御し出力する２入力ゲートである。例えば、マクロ１の内部がテスト対象でない場合、テスト制御信号ＥｘＳＣＡＮＴＥＳＴが‘１’であるので、周辺回路２側からセレクタ５２を介して出力端の信号が伝達し不定値であっても、テストの便宜上、固定値‘０’がスキャンセル３５へ出力される。なお、このゲート３７は、固定値‘１’を出力するゲートであっても、他ノードで既に確定している値を選択するゲートであってもよい。
【００５１】
ゲート３８は、テスト制御信号ＳＣＡＮＴＥＳＴおよびテスト制御信号ＥｘＳＣＡＮＴＥＳＴに対応して出力側バウンダリスキャンセルＢＯ１〜ＢＯｘのセレクタ３６を制御する２入力ゲートである。この実施例では、テスト制御信号ＳＣＡＮＴＥＳＴ，テスト制御信号ＥｘＳＣＡＮＴＥＳＴが‘１’，‘１’の場合、‘１’が出力される。なお、このゲート３８は、全ての出力側バウンダリスキャンセルＢＯ１〜ＢＯｘに共通するゲートであり、１つのゲートで全ての出力側バウンダリスキャンセルＢＯ１〜ＢＯｘのセレクタ３８を共通に制御する構成とすることもできる。
【００５２】
次に、本実施形態のバウンダリスキャンテスト回路３を用いたテスト動作について、従来のバウンダリスキャンテスト回路３に対する説明と同様に、図６，図１，図２を参照し、簡単に説明する。
【００５３】
従来と同様に、図６のカスタムＬＳＩにおいて、スキャンチェーンに用いられるテストパタンは、ネットリストなどの回路情報に基づきＡＴＰＧにて自動生成され、本実施形態のバウンダリスキャンテスト回路３を用いたテスト動作としては、周辺回路２，マクロ１内のスキャンチェーンとバウンダリスキャンテスト回路３との間の回路のテスト動作が個別に順次行われる。
【００５４】
まず、周辺回路２内のスキャンチェーンとバウンダリスキャンテスト回路３との間の回路をテストする場合、バウンダリスキャンテスト回路３のテスト制御信号ＳＣＡＮＴＥＳＴ，ＥｘＳＣＡＮＴＥＳＴは、‘１’，‘１’に設定される。
【００５５】
マクロ１の入力信号経路側では、周辺回路２内のスキャンチェーンにより、テスト専用外部端子ＵＳＩから自動生成のテストパタンがスキャンシフト入力され、周辺回路２内のスキャンチェーンからアップデート出力される。このアップデート出力は、周辺回路２内の組合せ回路の入力となり、組合せ回路の出力が、周辺回路２の出力端子から出力され、バウンダリスキャンテスト回路３の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘの入力端に達する。この入力端の信号は、セレクタ３２を介して出力端に達する。さらに、出力端の信号は、ゲート３３を介して、スキャンセル３１のキャプチャ入力に達し、テスト制御信号ＳＣＡＮＥＮおよびクロック信号によりキャプチャされ、バウンダリスキャンテスト回路３のテスト専用外部端子ＢＳＯからスキャンシフト出力されテストされる。
【００５６】
マクロ１の出力信号経路側では、バウンダリスキャンテスト回路３により、テスト専用外部端子ＢＳＩから自動生成のテストパタンがスキャンシフト入力され、スキャンセル３１およびスキャンセル３５によりスキャンシフトされ、スキャンセル３５のアップデート出力がセレクタ３６により選択され、出力側バウンダリスキャンセルＢＯ１〜ＢＯｘの出力端から出力される。この出力端の信号は、周辺回路２の入力端子に出力され、周辺回路２内の組合せ回路の入力となり、組合せ回路の出力が、周辺回路２内のスキャンチェーンの入力端に達し、周辺回路２内のスキャンチェーンにキャプチャされ、テスト専用外部端子ＵＳＯからスキャンシフト出力されテストされる。
【００５７】
次に、マクロ１内のスキャンチェーンとバウンダリスキャンテスト回路３との間の回路をテストする場合、バウンダリスキャンテスト回路３のテスト制御信号ＳＣＡＮＴＥＳＴ，ＥｘＳＣＡＮＴＥＳＴは、‘１’，‘０’に設定される。
【００５８】
マクロ１の入力信号経路側では、バウンダリスキャンテスト回路３により、テスト専用外部端子ＢＳＩから自動生成のテストパタンがスキャンシフト入力され、スキャンセル３１によりスキャンシフトされ、スキャンセル３１のアップデート出力がセレクタ３２により選択され、入力側バウンダリスキャンセルＢＩ１〜ＢＩｘの出力端から出力される。この出力端の信号は、マクロ１の入力端子に出力され、マクロ１内の組合せ回路の入力となり、組合せ回路の出力が、マクロ１内のスキャンチェーンの入力端に達し、マクロ１内のスキャンチェーンにキャプチャされ、テスト専用外部端子ＩｐＳＯからスキャンシフト出力されテストされる。
【００５９】
マクロ１の出力信号経路側では、マクロ１内のスキャンチェーンにより、テスト専用外部端子ＩｐＳＩから自動生成のテストパタンがスキャンシフト入力され、マクロ１内のスキャンチェーンからアップデート出力される。このアップデート出力は、マクロ１内の組合せ回路の入力となり、組合せ回路の出力が、マクロ１の出力端子から出力され、バウンダリスキャンテスト回路３の出力側バウンダリスキャンセルＢＯ１〜ＢＯｘの入力端に達する。この入力端の信号は、セレクタ３６を介して出力端に達する。さらに、出力端の信号は、ゲート５７を介して、スキャンセル５５のキャプチャ入力に達し、テスト制御信号ＳＣＡＮＥＮおよびクロック信号によりキャプチャされ、バウンダリスキャンテスト回路３のテスト専用外部端子ＢＳＯからスキャンシフト出力されテストされる。
【００６０】
これらテストモード時における個別のバウンダリスキャンテストの後、通常モードで外部入出力端子によりカスタムＬＳＩ全体のテストを行う。この場合、バウンダリスキャンテスト回路３のテスト制御信号ＳＣＡＮＴＥＳＴ，ＥｘＳＣＡＮＴＥＳＴは、‘０’，‘０’に設定される。バウンダリスキャンテスト回路３の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘ，出力側バウンダリスキャンセルＢＯ１〜ＢＯｘのセレクタ３２，セレクタ３６は、それぞれ入力端の信号を出力端へ出力し、マクロ１の入出力が伝達される。これにより、周辺回路２およびマクロ１が協働し、カスタムＬＳＩは、外部入出力端子に応じてユーザ機能を履行する。
【００６１】
上述したように、本実施形態のバウンダリスキャンテスト回路３は、テストモード時における個別のバウンダリスキャンテストにおいて、バウンダリスキャンテスト回路３の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘ，出力側バウンダリスキャンセルＢＯ１〜ＢＯｘのセレクタ３２，セレクタ３６によるマクロ１の入出力の伝達をテストできる。このため、この後、通常モードで外部入出力端子によりカスタムＬＳＩ全体をテストするテストパタンが、マクロ１の信号経路をそれぞれテストするものでなく、単なるテストモードから通常モードへの遷移をテストするもので十分になり、非常に簡単または最短となり、バウンダリスキャンテスト回路３の故障検出が容易化され、カスタムＬＳＩのテスト品質が改善される。
【００６２】
また、本実施形態のバウンダリスキャンテスト回路３の適用により、従来と同様に、マクロ１の提供者によりＡＴＰＧにて自動生成されたテストパタンを用いて、ユーザがマクロ１を単体でテストできる共に、ユーザがカスタムＬＳＩ全体のテストパタン作成を分担する場合も、マクロ１の回路情報そのものを開示する必要が全く無くなり、マクロ１の回路情報の第３者への漏洩を完全に防止できる。
【００６３】
なお、本実施形態のバウンダリスキャンテスト回路３では、入力側バウンダリスキャンセルＢＩ１〜ＢＩｘ，出力側バウンダリスキャンセルＢＯ１〜ＢＯｘのセレクタ３２，セレクタ３６が、テストモード時にマクロ１の外部側をテスト対象として選択指定するテスト制御信号に対応して制御されるとして説明した。しかし、この説明に限定されず、入力側バウンダリスキャンセルＢＩ１〜ＢＩｘ，出力側バウンダリスキャンセルＢＯ１〜ＢＯｘのセレクタ３２，セレクタ３６が、例えば、テストモード時にキャプチャ動作を制御するテスト制御信号に対応して制御される構成であっても、明らかに、同様の効果が奏せられる。
【００６４】
次に、本発明のバウンダリスキャンテスト回路の実施形態２について説明する。図３は、本実施形態のバウンダリスキャンテスト回路を内部ブロック間に適用したカスタムＬＳＩの構成例を示すブロック図である。本実施形態のバウンダリスキャンテスト回路４は、互いに異なる方式のスキャンチェーンを有するマクロ１，周辺回路２と共に用いられ、これらマクロ１または周辺回路２のスキャンチェーンに対応してテスト専用外部端子ＢＳＩ１，ＢＳＯ１またはテスト専用外部端子ＢＳＩ２，ＢＳＯ２によりテストモード時にテストパタン信号を別途それぞれスキャンシフト入出力する。
【００６５】
本実施形態のバウンダリスキャンテスト回路４と共に用いられるマクロ１，周辺回路２は、互いに異なる方式のスキャンチェーンを有することを除いて、図６に例示したカスタムＬＳＩにおけるマクロ１，周辺回路２とそれぞれ同じ内部構成であり、重複説明を省略する。また、本実施形態のバウンダリスキャンテスト回路３は、従来と同様に、マクロ１の入力信号経路ごとに挿入された入力側バウンダリスキャンセルＢＩ１〜ＢＩｘと、マクロ１の出力信号経路ごとに挿入された出力側バウンダリスキャンセルＢＯ１〜ＢＯｘとを備える。
【００６６】
図４，図５は、本実施形態のバウンダリスキャンテスト回路４における入力側バウンダリスキャンセルＢＩ１〜ＢＩｘ，出力側バウンダリスキャンセルＢＯ１〜ＢＯｘおよび共通制御の例を示すブロック図である。
【００６７】
図４を参照すると、本実施形態のバウンダリスキャンテスト回路４における入力側バウンダリスキャンセルＢＩ１〜ＢＩｘは、マクロ１の入力信号経路に挿入される入力端と出力端との間に、スキャンセル４１１，スキャンセル４１２，セレクタ４２，ゲート４３，ゲート４４をそれぞれ備える。
【００６８】
スキャンセル４１１は、テストモード時にマクロ１内のスキャンチェーンと同じマルチプレクサ型のスキャンチェーンをテスト専用外部端子ＢＳＩ１，ＢＳＯ１間に構成しスキャンシフトしアップデート出力する。
【００６９】
スキャンセル４１２は、テストモード時に周辺回路２内のスキャンチェーンと同じクロックドＬＳＳＤ型のスキャンチェーンをテスト専用外部端子ＢＳＩ２，ＢＳＯ２間に構成しゲート４３の出力をキャプチャしスキャンシフトする。
【００７０】
セレクタ４２は、スキャンセル４１１のアップデート出力およびおよび入力端の信号を入力し、図１の実施形態１の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘにおけるセレクタ３２と同様に動作する。すなわち、テストモード時を示すテスト制御信号ＳＣＡＮＴＥＳＴと、テストモード時にマクロ１の外部側をテスト対象として選択指定するテスト制御信号ＥｘＳＣＡＮＴＥＳＴとが‘１’，‘０’の場合のみ、スキャンセル４１１のアップデート出力を選択し出力端へ出力し、テスト制御信号ＳＣＡＮＴＥＳＴが‘０’の場合、または、テスト制御信号ＳＣＡＮＴＥＳＴ，テスト制御信号ＥｘＳＣＡＮＴＥＳＴが‘１’，‘１’の場合、入力端の信号を選択し出力端へ出力する。
【００７１】
ゲート４３，ゲート４４は、図１の実施形態１の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘにおけるゲート３３，ゲート３４と同じであり、重複説明を省略する。
【００７２】
図５を参照すると、本実施形態のバウンダリスキャンテスト回路４における出力側バウンダリスキャンセルＢＯ１〜ＢＯｘは、マクロ１の出力信号経路に挿入される入力端と出力端との間に、スキャンセル４５１，スキャンセル４５２，セレクタ４６，ゲート４７，ゲート４８をそれぞれ備える。
【００７３】
スキャンセル４５１は、テストモード時にマクロ１内のスキャンチェーンと同じマルチプレクサ型のスキャンチェーンをテスト専用外部端子ＢＳＩ１，ＢＳＯ１間に構成しゲート４７の出力をキャプチャしスキャンシフトする。
【００７４】
スキャンセル４５２は、テストモード時に周辺回路２内のスキャンチェーンと同じクロックドＬＳＳＤ型のスキャンチェーンをテスト専用外部端子ＢＳＩ２，ＢＳＯ２間に構成しスキャンシフトしアップデート出力する。
【００７５】
セレクタ４６は、スキャンセル４５２のアップデート出力およびおよび入力端の信号を入力し、図２の実施形態１の出力側バウンダリスキャンセルＢＯ１〜ＢＯｘにおけるセレクタ３６と同様に動作する。すなわち、テストモード時を示すテスト制御信号ＳＣＡＮＴＥＳＴと、テストモード時にマクロ１の外部側をテスト対象として選択指定するテスト制御信号ＥｘＳＣＡＮＴＥＳＴとが‘１’，‘１’の場合のみ、スキャンセル４５２のアップデート出力を選択し出力端へ出力し、テスト制御信号ＳＣＡＮＴＥＳＴが‘０’の場合、または、テスト制御信号ＳＣＡＮＴＥＳＴ，テスト制御信号ＥｘＳＣＡＮＴＥＳＴが‘１’，‘０’の場合、入力端の信号を選択し出力端へ出力する。
【００７６】
ゲート４７，ゲート４８は、図２の実施形態１の出力側バウンダリスキャンセルＢＯ１〜ＢＯｘにおけるゲート３７，ゲート３８と同じであり、重複説明を省略する。
【００７７】
次に、本実施形態のバウンダリスキャンテスト回路４を用いたテスト動作について、従来のバウンダリスキャンテスト回路３に対する説明と同様に、図３，図４，図５を参照し、簡単に説明する。
【００７８】
従来と同様に、図３のカスタムＬＳＩにおいて、スキャンチェーンに用いられるテストパタンは、ネットリストなどの回路情報に基づきＡＴＰＧにて自動生成され、本実施形態のバウンダリスキャンテスト回路４を用いたテスト動作としては、周辺回路２，マクロ１内の互いに異なる方式のクロックドＬＳＳＤ型，マルチプレクサ型のスキャンチェーンとバウンダリスキャンテスト回路４との間の回路のテスト動作が個別に順次行われる。
【００７９】
まず、周辺回路２内のクロックドＬＳＳＤ型スキャンチェーンとバウンダリスキャンテスト回路４との間の回路をテストする場合、バウンダリスキャンテスト回路３のテスト制御信号ＳＣＡＮＴＥＳＴ，ＥｘＳＣＡＮＴＥＳＴは、‘１’，‘１’に設定される。
【００８０】
マクロ１の入力信号経路側では、周辺回路２内のクロックドＬＳＳＤ型スキャンチェーンにより、テスト専用外部端子ＵＳＩから自動生成のテストパタンがスキャンシフト入力され、周辺回路２内のクロックドＬＳＳＤ型スキャンチェーンからアップデート出力される。このアップデート出力は、周辺回路２内の組合せ回路の入力となり、組合せ回路の出力が、周辺回路２の出力端子から出力され、バウンダリスキャンテスト回路４の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘの入力端に達する。この入力端の信号は、セレクタ４２を介して出力端に達する。さらに、出力端の信号は、ゲート４３を介して、スキャンセル４１２のキャプチャ入力に達し、テスト制御信号ＳＣＡＮＥＮおよびクロック信号によりキャプチャされ、バウンダリスキャンテスト回路４のテスト専用外部端子ＢＳＯ２からスキャンシフト出力されテストされる。
【００８１】
マクロ１の出力信号経路側では、バウンダリスキャンテスト回路４により、テスト専用外部端子ＢＳＩ２から自動生成のテストパタンがスキャンシフト入力され、スキャンセル４１２およびスキャンセル４５２によりスキャンシフトされ、スキャンセル４５２のアップデート出力がセレクタ４６により選択され、出力側バウンダリスキャンセルＢＯ１〜ＢＯｘの出力端から出力される。この出力端の信号は、周辺回路２の入力端子に出力され、周辺回路２内の組合せ回路の入力となり、組合せ回路の出力が、周辺回路２内のクロックドＬＳＳＤ型スキャンチェーンの入力端に達し、周辺回路２内のクロックドＬＳＳＤ型スキャンチェーンにキャプチャされ、テスト専用外部端子ＵＳＯからスキャンシフト出力されテストされる。
【００８２】
次に、マクロ１内のマルチプレクサ型スキャンチェーンとバウンダリスキャンテスト回路３との間の回路をテストする場合、バウンダリスキャンテスト回路４のテスト制御信号ＳＣＡＮＴＥＳＴ，ＥｘＳＣＡＮＴＥＳＴは、‘１’，‘０’に設定される。
【００８３】
マクロ１の入力信号経路側では、バウンダリスキャンテスト回路４により、テスト専用外部端子ＢＳＩ１から自動生成のテストパタンがスキャンシフト入力され、スキャンセル４１１によりスキャンシフトされ、スキャンセル４１１のアップデート出力がセレクタ４２により選択され、入力側バウンダリスキャンセルＢＩ１〜ＢＩｘの出力端から出力される。この出力端の信号は、マクロ１の入力端子に出力され、マクロ１内の組合せ回路の入力となり、組合せ回路の出力が、マクロ１内のマルチプレクサ型スキャンチェーンの入力端に達し、マクロ１内のマルチプレクサ型スキャンチェーンにキャプチャされ、テスト専用外部端子ＩｐＳＯからスキャンシフト出力されテストされる。
【００８４】
マクロ１の出力信号経路側では、マクロ１内のマルチプレクサ型スキャンチェーンにより、テスト専用外部端子ＩｐＳＩから自動生成のテストパタンがスキャンシフト入力され、マクロ１内のマルチプレクサ型スキャンチェーンからアップデート出力される。このアップデート出力は、マクロ１内の組合せ回路の入力となり、組合せ回路の出力が、マクロ１の出力端子から出力され、バウンダリスキャンテスト回路４の出力側バウンダリスキャンセルＢＯ１〜ＢＯｘの入力端に達する。この入力端の信号は、セレクタ４６を介して出力端に達する。さらに、出力端の信号は、ゲート４７を介して、スキャンセル４５１のキャプチャ入力に達し、テスト制御信号ＳＣＡＮＥＮおよびクロック信号によりキャプチャされ、バウンダリスキャンテスト回路４のテスト専用外部端子ＢＳＯ１からスキャンシフト出力されテストされる。
【００８５】
これらテストモード時における個別のバウンダリスキャンテストの後、通常モードで外部入出力端子によりカスタムＬＳＩ全体のテストを行う。この場合、バウンダリスキャンテスト回路４のテスト制御信号ＳＣＡＮＴＥＳＴ，ＥｘＳＣＡＮＴＥＳＴは、‘０’，‘０’に設定される。バウンダリスキャンテスト回路４の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘ，出力側バウンダリスキャンセルＢＯ１〜ＢＯｘのセレクタ４２，セレクタ４６は、それぞれ入力端の信号を出力端へ出力し、マクロ１の入出力が伝達される。これにより、周辺回路２およびマクロ１が協働し、カスタムＬＳＩは、外部入出力端子に応じてユーザ機能を履行する。
【００８６】
上述したように、本実施形態のバウンダリスキャンテスト回路４は、テストモード時における個別のバウンダリスキャンテストにおいて、バウンダリスキャンテスト回路４の入力側バウンダリスキャンセルＢＩ１〜ＢＩｘ，出力側バウンダリスキャンセルＢＯ１〜ＢＯｘのセレクタ４２，セレクタ４６によるマクロ１の入出力の伝達をテストできる。
【００８７】
このため、本実施形態のバウンダリスキャンテスト回路４は、周辺回路２，マクロ１内のスキャンチェーンが互いに異なる方式であっても、実施形態１のバウンダリスキャンテスト回路３と同様に、通常モードで外部入出力端子によりカスタムＬＳＩ全体をテストするテストパタンが、非常に簡単または最短となり、バウンダリスキャンテスト回路４の故障検出が容易化され、カスタムＬＳＩのテスト品質が改善される。また、本実施形態のバウンダリスキャンテスト回路４の適用により、マクロ１の回路情報の第３者への漏洩を完全に防止できる。
【００８８】
【発明の効果】
以上説明したように、本発明によるバウンダリスキャンテスト回路は、通常モードで外部入出力端子によりカスタムＬＳＩ全体をテストするテストパタンが、非常に簡単または最短となり、バウンダリスキャンテスト回路の故障検出が容易化され、カスタムＬＳＩのテスト品質が改善される。
【００８９】
また、本実施形態のバウンダリスキャンテスト回路の適用により、マクロ１の回路情報の第３者への漏洩を完全に防止できるなどの効果がある。
【図面の簡単な説明】
【図１】本発明のバウンダリスキャンテスト回路の実施形態１における入力側バウンダリスキャンセルの例を示すブロック図である。
【図２】本発明のバウンダリスキャンテスト回路の実施形態１における出力側バウンダリスキャンセルの例を示すブロック図である。
【図３】本発明のバウンダリスキャンテスト回路の実施形態２を内部ブロック間に適用したカスタムＬＳＩの構成例を示すブロック図である。
【図４】本発明のバウンダリスキャンテスト回路の実施形態２における入力側バウンダリスキャンセルの例を示すブロック図である。
【図５】本発明のバウンダリスキャンテスト回路の実施形態２における出力側バウンダリスキャンセルの例を示すブロック図である。
【図６】バウンダリスキャンテスト回路を内部ブロック間に適用したカスタムＬＳＩの構成例を示すブロック図である。
【図７】従来のバウンダリスキャンテスト回路における入力側バウンダリスキャンセルの例を示すブロック図である。
【図８】従来のバウンダリスキャンテスト回路における出力側バウンダリスキャンセルの例を示すブロック図である
【符号の説明】
１    マクロ
２    周辺回路
３，４    バウンダリスキャンテスト回路
３１，３５，５１，５５，４１１，４１２，４５１，４５２    スキャンセル
３２，３６，４２，４６，５２，５６    セレクタ
３３，３４，３７，３８，４３，４４，４７，４８，５３，５７    ゲート
ＢＩ１〜ＢＩｘ    入力側バウンダリスキャンセル
ＢＯ１〜ＢＯｘ    出力側バウンダリスキャンセル
【図１】
0003693986.tif 000002
【図２】
0003693986.tif 000003
【図３】
0003693986.tif 000004
【図４】
0003693986.tif 000005
【図５】
0003693986.tif 000006
【図６】
0003693986.tif 000007
【図７】
0003693986.tif 000008
【図８】
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