(57)【特許請求の範囲】
【請求項１】
装置に内蔵されたバイアス回路であって、
所定のバイアスを発生させるバイアス発生回路と、
ｐｎ接合を有し、前記装置の外部より印加される外部印加パルスを前記バイアス発生回路によって発生されたバイアスにクランプするクランプ素子と、
前記外部印加パルスに起因して生ずる前記クランプ素子のｐｎ接合容量による前記バイアスの変動に対して打ち消すように作用することによって、前記バイアスの変動を抑制するバイアス調整回路と
を備えたことを特徴とするバイアス回路。
【請求項２】
前記バイアス調整回路は、前記外部印加パルスの反転パルスを前記バイアスに重畳させることにより前記バイアスの変動を抑制する回路である
ことを特徴とする請求項１記載のバイアス回路。
【請求項３】
前記バイアス調整回路は、前記バイアス発生回路の後段に設けられ、回路の出力が前記バイアスの変動分に対して逆方向に変化するプッシュプル型の回路である
ことを特徴とする請求項１記載のバイアス回路。
【請求項４】
バイアス回路を含む固体撮像素子であって、
前記バイアス回路は、
前記固体撮像素子の基板に対する基板バイアスを発生させるバイアス発生回路と、
前記固体撮像素子の外部より印加されるシャッタパルスを前記バイアス発生回路によって発生された基板バイアスにクランプするエミッタフォロワと、
前記シャッタパルスに起因して生ずる前記エミッタフォロワのｐｎ接合容量による前記基板バイアスの変動に対して打ち消すように作用することによって、前記基板バイアスの変動を抑制するバイアス調整回路とを有する
ことを特徴とする固体撮像素子。
【請求項５】
バイアス回路を含む固体撮像素子と、前記固体撮像素子を駆動するドライバと、前記ドライバまたは前記固体撮像素子に入力する駆動用のタイミング信号を発生するタイミング発生器と、前記タイミング発生器に入力する同期信号を発生する同期信号発生器とを備えたカメラシステムであって、
前記バイアス回路は、
前記固体撮像素子の基板に対する基板バイアスを発生させるバイアス発生回路と、
前記固体撮像素子の外部より印加されるシャッタパルスを前記バイアス発生回路によって発生された基板バイアスにクランプするエミッタフォロワと、
前記シャッタパルスに起因して生ずる前記エミッタフォロワのｐｎ接合容量による前記基板バイアスの変動に対して打ち消すように作用することによって、前記基板バイアスの変動を抑制するバイアス調整回路とを有する
ことを特徴とするカメラシステム。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は、バイアス発生回路によって発生されたバイアスにおける、外部印加パルスに起因する変動を抑制する機能を有するバイアス回路およびこのようなバイアス回路を備えた固体撮像素子、ならびにこのような固体撮像素子を備えたカメラシステムに関する。
【０００２】
【従来の技術】
ＣＣＤ等を用いた固体撮像素子には、固体撮像素子内で使用する種々のバイアスを発生させるためのバイアス回路が内蔵されている。
【０００３】
一方、固体撮像素子を含むシステムでは電子シャッタ機能を有するものがある。電子シャッタ機能は、１フィールドの期間の途中で、画素に蓄積された信号電荷を基板に掃き捨てて、所望の時間だけ露光（電荷の蓄積）を行うことのできる機能である。縦型オーバーフロードレイン構造をとる固体撮像素子の場合には、電子シャッタ動作時に、基板にシャッタパルスを印加して信号電荷を基板に掃き捨てるようになっている。
【０００４】
ここで、縦型オーバーフロードレイン構造をとる固体撮像素子に内蔵され、基板バイアスを発生させるためのバイアス回路の構成の一例を図６に示す。このバイアス回路は、所定のバイアス電圧を発生するバイアス発生回路１０１と、このバイアス発生回路１０１の最終段に設けられたソースフォロワ１０２と、このソースフォロワ１０２に接続されたエミッタフォロワ１０３とを備えている。なお、図６において破線の枠１００は固体撮像素子内を表している。
【０００５】
ソースフォロワ１０２は、ＭＯＳ（金属酸化膜半導体）トランジスタ１１１と、一端がＭＯＳトランジスタ１１１のソースに接続され、他端が接地された抵抗１１２とを有し、ＭＯＳトランジスタ１１１のゲートはバイアス発生回路１０１の出力端に接続され、ドレインには電源電圧ＶDDが印加されるようになっている。
【０００６】
エミッタフォロワ１０３は、ｎｐｎトランジスタ１１３を有し、このｎｐｎトランジスタ１１３のベースはＭＯＳトランジスタ１１１のソースに接続され、エミッタは固体撮像素子外部よりシャッタパルスが印加されるシャッタパルス入力端子１１５に接続され、コレクタには電源電圧ＶＤＤが印加されるようになっている。このエミッタフォロワ１０３は、固体撮像素子の基板に発生する電流の影響によるバイアスの変動を低減させるためと、シャッタパルスを、バイアス回路で発生されるバイアス電圧値にクランプするために設けられている。なお、シャッタパルス入力端子１１５は、エミッタフォロワ１０３のエミッタ部分を通じて固体撮像素子の基板に接続されている。
【０００７】
図６に示したバイアス回路では、ソースフォロワ１０２とエミッタフォロワ１０３の間から、所望のバイアス電圧値Ｖｂｉａｓを得るようになっている。シャッタパルス入力端子１１５にシャッタパルスが印加されると、このシャッタパルスがエミッタフォロワ１０３を介してバイアス電圧値Ｖｂｉａｓにクランプされて、エミッタフォロワ１０３のエミッタ部分を通じて固体撮像素子の基板に印加される。つまり、エミッタフォロワ１０３のエミッタ部分に、最終的な基板バイアスが発生するようになっている。
【０００８】
【発明が解決しようとする課題】
ところで、図６に示したバイアス回路では、ソースフォロワ１０２を構成するＭＯＳトランジスタ１１１が、固体撮像素子の画素部を構成するオーバフローバリアであるＰウェルを共有しているとすると、シャッタパルス印加時に、いわゆるバックゲート効果（チャネルの下側のポテンシャルの変化によりゲート電圧の変化と同等の効果が生じること。）によるＭＯＳトランジスタ１１１のしきい値の変動と、エミッタフォロワ１０３を構成するｎｐｎトランジスタ１１３のベース−エミッタ間の接合容量１１７を介して重畳される電圧変動とにより、外部より印加されるシャッタパルスに同期してバイアス電圧値Ｖbiasが変動するという問題点がある。
【０００９】
上記バックゲート効果は、図６において符号１２０で示した等価回路によって説明することができる。この等価回路１２０は、ＭＯＳトランジスタ１１１のチャネルにアノードが接続されたダイオード１２１と、一端がダイオード１２１のカソードに接続され、他端が接地された抵抗１２２と、一端がダイオード１２１のカソードに接続され、他端が基板に接続されたコンデンサ１２３とを有している。ここで基板の電圧が変動すると等価回路１２０を介してチャネルの下側のポテンシャルが変化する。
【００１０】
ここまでは、バイアス回路が基板バイアスを発生させるもので、外部より固体撮像素子に印加されるパルスがシャッタパルスである例を挙げて説明したが、他のバイアスを発生させる回路および他の外部印加パルスの場合にも同様に、外部印加パルスがエミッタフォロワ１０３を介してバイアスに重畳（カップリング）し、バイアスが変動するという問題点がある。そして、シャッタパルス等の外部より印加されるパルスによって、基板バイアス等のバイアスが変動すると、固体撮像素子のセンサに蓄積された信号量を変動させたり、ｎｐｎトランジスタ１１３のベース−コレクタ間に順方向バイアスがかかって大電流が流れたりするといった問題が発生する。
【００１１】
上述のようなバイアスの変動を抑制する手段として、図６に示したように、ソースフォロワ１０２の直後に、デカップリング用のコンデンサ１３１を追加するという方法が考えられる。しかし、このコンデンサ１３１を固体撮像素子に内蔵するためには、比較的広い面積が必要となり、昨今の素子の小型化の要請に対して非常に不利である。このため、デカップリング用のコンデンサ１３１を外部部品として追加することになるわけであるが、その場合、外部部品点数が増加するという問題点に加え、新たに端子１３２を追加する必要が生じ、固体撮像素子の端子数が増加し、チップ面積が大きくなるという問題点がある。
【００１２】
本発明はかかる問題点に鑑みてなされたもので、その目的は、装置の外部部品点数および端子数の増加や、装置の大型化を招くことなく、外部印加パルスに起因する発生バイアスの変動を抑制することができるようにしたバイアス回路、撮像素子およびカメラシステムを提供することにある。
【００１３】
【課題を解決するための手段】
本発明のバイアス回路は、所定のバイアスを発生させるバイアス発生回路と、ｐｎ接合を有し、装置の外部より印加される外部印加パルスをバイアス発生回路によって発生されたバイアスにクランプするクランプ素子と、外部印加パルスに起因して生ずるクランプ素子のｐｎ接合容量によるバイアスの変動に対して打ち消すように作用することによって、そのバイアスの変動を抑制するバイアス調整回路とを備えたものである。
【００１４】
本発明の固体撮像素子は、バイアス回路を含み、このバイアス回路は、固体撮像素子の基板に対する基板バイアスを発生させるバイアス発生回路と、固体撮像素子の外部より印加されるシャッタパルスを上記バイアス発生回路によって発生された基板バイアスにクランプするエミッタフォロワと、上記シャッタパルスに起因して生ずるエミッタフォロワのｐｎ接合容量による上記基板バイアスの変動に対して打ち消すように作用することによって、その基板バイアスの変動を抑制するバイアス調整回路とを有するものである。
本発明のカメラシステムは、バイアス回路を含む固体撮像素子を備え、このバイアス回路は、固体撮像素子の基板に対する基板バイアスを発生させるバイアス発生回路と、固体撮像素子の外部より印加されるシャッタパルスを上記バイアス発生回路によって発生された基板バイアスにクランプするエミッタフォロワと、上記シャッタパルスに起因して生ずるエミッタフォロワのｐｎ接合容量による上記基板バイアスの変動に対して打ち消すように作用することによって、その基板バイアスの変動を抑制するバイアス調整回路とを有するものである。
【００１５】
本発明のバイアス回路では、バイアス発生回路によって所定のバイアスが発生され、クランプ素子によって外部印加パルスがこのバイアスにクランプされ、バイアス調整回路によって、この外部印加パルスに起因して生ずるバイアスの変動が、その変動に対して打ち消すように作用されることにより抑制される。
【００１６】
本発明の固体撮像素子またはカメラシステムでは、バイアス回路において、バイアス発生回路によって基板バイアスが発生され、エミッタフォロワによってシャッタパルスが基板バイアスにクランプされ、バイアス調整回路によって、シャッタパルスに起因して生ずる基板バイアスの変動が、その変動に対して打ち消すように作用されることにより抑制される。
【００１７】
【発明の実施の形態】
以下、本発明の実施の形態について図面を参照して詳細に説明する。
【００１８】
始めに、図３を参照して、本発明が適用されるシステムの一例としてのＣＣＤ固体撮像素子カメラシステムの要部の構成について説明する。このシステムは、ＣＣＤを用いた固体撮像素子１と、垂直同期信号ＶＤおよび水平同期信号ＨＤ等の同期信号を発生する同期信号発生器１１と、この同期信号発生器１１から出力される垂直同期信号ＶＤおよび水平同期信号ＨＤ等を入力し、固体撮像素子１の駆動用の各種のタイミング信号を発生するタイミング発生器１２と、このタイミング発生器１２から出力されるタイミング信号を入力し、垂直転送クロック，水平転送クロックおよび信号電荷の掃き捨てのために固体撮像素子１の基板に印加されるシャッタパルス等を与えて固体撮像素子１を駆動するドライバ１３とを備えている。なお、タイミング発生器１２は、必要に応じて、リセットゲートパルス等のタイミングパルスを、直接、固体撮像素子１に与えるようになっている。また、図３では、固体撮像素子１の出力信号の信号処理系については省略している。
【００１９】
図４は図３における固体撮像素子１の構成の一例を示す説明図である。この例における固体撮像素子１は、行列状に配列された複数の受光部２と、それぞれ１列分の受光部２に対して読み出しゲート６を介して接続された複数の垂直シフトレジスタ３と、この垂直シフトレジスタ３の下端に接続された水平シフトレジスタ４と、この水平シフトレジスタ４の一端に接続された出力部５とを備えている。
【００２０】
図示しないが、この固体撮像素子１は、縦型オーバーフロードレイン構造をとり、例えば、Ｎ型半導体基板に、Ｐウェルからなるオーバーフローバリアが形成され、このオーバーフローバリア上に、受光部２を構成するＮ+ 層からなる電荷蓄積部と、垂直シフトレジスタ３を構成するＮ+ 層からなる転送チャネルとが形成されている。電荷蓄積部と転送チャネルとの間には、読み出しゲート６が形成されている。隣接する画素間には、Ｐ+ 層からなるチャネルストップが形成されている。更に、電荷蓄積部上には、Ｐ+ 層からなるバーチャルゲートが形成されている。この固体撮像素子１では、基板に対して、シャッタパルスを印加することで、電荷蓄積部に蓄積された信号電荷が基板に掃き捨てられ、電子シャッタ機能が実現されるようになっている。
【００２１】
図１は、本発明の第１の実施の形態に係るバイアス回路の構成を示す回路図である。ここでは、固体撮像素子１の基板バイアスを発生させるためのバイアス回路の例を挙げている。このバイアス回路は、所定のバイアス電圧を発生するバイアス発生回路２１と、このバイアス発生回路２１の最終段に設けられたソースフォロワ２２と、このソースフォロワ２２に接続されたエミッタフォロワ２３と、バイアス発生回路２１により発生したバイアス電圧の変動を抑制するバイアス変動抑制回路４０とを備えている。なお、図６において破線の枠２０は固体撮像素子１内を表している。
【００２２】
ソースフォロワ２２は、ＭＯＳトランジスタ３１と、一端がＭＯＳトランジスタ３１のソースに接続され、他端が接地された抵抗３２とを有し、ＭＯＳトランジスタ３１のゲートはバイアス発生回路２１の出力端に接続され、ドレインには電源電圧ＶDDが印加されるようになっている。
【００２３】
エミッタフォロワ２３は、ｐｎ接合を含むｎｐｎトランジスタ３３を有し、このｎｐｎトランジスタ３３のベースはＭＯＳトランジスタ３１のソースに接続され、エミッタは固体撮像素子１の外部よりシャッタパルスが印加されるシャッタパルス入力端子３５に接続され、コレクタには電源電圧ＶＤＤが印加されるようになっている。このエミッタフォロワ２３は、固体撮像素子１の基板に発生する電流の影響によるバイアスの変動を低減させるため、およびシャッタパルスを、バイアス回路で発生されるバイアス電圧値にクランプするために設けられている。なお、シャッタパルス入力端子３５は、エミッタフォロワ２３のエミッタ部分を通じて固体撮像素子１の基板に接続されている。
【００２４】
なお、バイアス発生回路２１に関しては、ＭＯＳトランジスタを有する回路や多結晶シリコンを用いた抵抗分割回路等、様々な回路構成が存在する。
【００２５】
バイアス変動抑制回路４０は、一端がシャッタパルス入力端子３５に接続された抵抗４１と、一端が抵抗４１の他端に接続され他端が接地された抵抗４２と、ゲートが抵抗４１，４２の接続点に接続され、ソースが接地または抵抗を介して接地されたＭＯＳトランジスタ４３と、一端がＭＯＳトランジスタ４３のドレインに接続され、他端がソースフォロワ２２とエミッタフォロワ２３の間に接続された抵抗４４とを備えている。なお、抵抗４１，４２の接続点とＭＯＳトランジスタ４３のゲートの間に、直流成分を除去するためのコンデンサ４５を設けても良い。
【００２６】
次に、図１に示した本実施の形態に係るバイアス回路およびこのバイアス回路が備えるバイアス変動抑制回路４０の作用について説明する。図１に示したバイアス回路では、ソースフォロワ２２とエミッタフォロワ２３の間から、所望のバイアス電圧値Ｖｂｉａｓを得るようになっている。シャッタパルス入力端子３５にシャッタパルスが印加されると、このシャッタパルスがエミッタフォロワ２３を介してバイアス電圧値Ｖｂｉａｓにクランプされて、エミッタフォロワ２３のエミッタ部分を通じて固体撮像素子１の基板に印加される。つまり、エミッタフォロワ２３のエミッタ部分に、最終的な基板バイアスが発生するようになっている。
【００２７】
ここで、ソースフォロワ２２を構成するＭＯＳトランジスタ３１が、固体撮像素子１の画素部を構成するオーバフローバリアであるＰウェルを共有しているとすると、本実施の形態に係るバイアス回路が備えるバイアス変動抑制回路４０がない場合には、図２（ａ）に示したようなシャッタパルスの印加時に、ソースフォロワ２２を構成するＭＯＳトランジスタ３１に対するバックゲート効果と、エミッタフォロワ１０３を構成するｎｐｎトランジスタ３３のベース−エミッタ間のｐｎ接合容量を介して重畳される電圧変動とにより、シャッタパルスに同期してバイアス電圧値Ｖｂｉａｓが変動する。なお、図２（ｂ）には、ＭＯＳトランジスタ３１のソースと抵抗３２の接続点Ａにおける電圧の変化を示す。
【００２８】
本実施の形態に係るバイアス回路が備えるバイアス変動抑制回路４０では、シャッタパルス入力端子３５に印加されるシャッタパルスは、抵抗４１，４２からなる分割抵抗によって所定の比率で振幅が小さくされて、ＭＯＳトランジスタ４３のゲートに直接、またはコンデンサ４５によって直流成分が除去されて入力される。このとき、ＭＯＳトランジスタ４３のドレイン側であるＢ点には、図２（ｃ）に示したように、入力されるシャッタパルスとは逆相の出力が発生する。従って、ソースフォロワ２２の出力にも、シャッタパルスによる出力変動に対して逆相となるパルスが印加されることになる。シャッタパルスによるソースフォロワ２２の出力の変動も、バイアス変動抑制回路４０による逆相の出力も、共に同じ入力パルス（シャッタパルス）に基づいて同時に発生しているので、結果として、シャッタパルスによるソースフォロワ２２の出力の変動が、バイアス変動抑制回路４０による逆相の出力によって抑制、更には完全に除去されることになる。従って、バイアス電圧値Ｖｂｉａｓは、図２（ｄ）に示したように、シャッタパルスによる変動が抑制、更には完全に除去されたものとなる。
【００２９】
本実施の形態に係るバイアス回路が備えるバイアス変動抑制回路４０は、ＭＯＳトランジスタ３１に対するバックゲート効果と、ｎｐｎトランジスタ３３のベース−エミッタ間のｐｎ接合容量を介して重畳される電圧変動の両方に対して効果がある。バイアス変動抑制回路４０を構成するＭＯＳトランジスタ４３のしきい値や、抵抗４１，４２，４４の抵抗値は、バイアスの変動の大きさに合わせて最適な値に設定する。
【００３０】
このように本実施の形態に係るバイアス回路、固体撮像素子、およびカメラシステムによれば、外部より印加されるシャッタパルスを、振幅を調整し、反転させ、ソースフォロワ２２より出力されるバイアスに対してこの反転パルスを重畳させるようにしたので、シャッタパルスに起因するバイアスの変動を抑制することができる。
【００３１】
また、本実施の形態に係るバイアス回路、固体撮像素子、およびカメラシステムによれば、図６に示したようなデカップリング用のコンデンサが不要であるので、固体撮像素子１の外部部品点数および端子数の増加や、固体撮像素子１の大型化（チップ面積の大型化）を招くことなく、バイアスの変動を抑制することができる。
【００３２】
また、固体撮像素子１に内蔵されるバイアス変動抑制回路４０は、既存の製造プロセスを用いて形成することができるものであるため、バイアスの変動抑制のために特別な構造をとる必要はなく、従来と略同様の製造プロセスで形成でき、大幅な工程増加とはならない。
【００３３】
図５は、本発明の第２の実施の形態に係るバイアス回路の構成を示す回路図である。本実施の形態では、バイアス変動抑制回路４０の代わりに、ソースフォロワ２２とエミッタフォロワ２３の間に、回路の出力がシャッタパルスに起因するバイアスの変動分に対して逆方向に変化するプッシュプル型のバイアス変動抑制回路５０を設けている。このバイアス変動抑制回路５０は、ｎチャネルのＭＯＳトランジスタ５１と、ｐチャネルのＭＯＳトランジスタ５２とを有し、ＭＯＳトランジスタ５１，５２のゲートは、ソースフォロワ２２を構成するＭＯＳトランジスタ３１のソースに接続され、ＭＯＳトランジスタ５１，５２のソースは、エミッタフォロワ２３を構成するｎｐｎトランジスタ３３のベースに接続されている。ＭＯＳトランジスタ５１のドレインには電源電圧ＶＤＤが印加され、ＭＯＳトランジスタ５２のドレインは接地されるようになっている。
【００３４】
図５に示したバイアス回路では、バイアス変動抑制回路５０とエミッタフォロワ２３の間から、所望のバイアス電圧値Ｖｂｉａｓを得ることにより、第１の実施の形態と同様、エミッタフォロワ２３のエミッタ部分に、最終的な基板バイアスが発生するようになっている。本実施の形態に係るバイアス変動抑制回路５０では、ｎｐｎトランジスタ３３のベース−エミッタ間のｐｎ接合容量によって、シャッタパルスの印加時にエミッタフォロワ２３の入力レベルが変動すると、ｎチャネルのＭＯＳトランジスタ５１を流れる電流が減少し、ｐチャネルのＭＯＳトランジスタ５２を流れる電流が増加して、バイアスが調整され、その結果、バイアスの変動分が抑制される。
【００３５】
なお、バイアス変動抑制回路５０では、消費電流の面から以下の３種類の構成が考えられる。
▲１▼ＭＯＳトランジスタ５１，５２を共にデプレション型として、バイアス変動抑制回路５０に定常的に電流を流しておき、Ａ級動作をさせる。
▲２▼ＭＯＳトランジスタ５１，５２のソースを接地抵抗５３を介して接地し、常に出力（ソース）電圧が一定になるように、接地抵抗５３を介して微小電流を流しておき、Ｂ級動作をさせる。なお、この場合、ＭＯＳトランジスタ５１，５２は、デプレション型でも良いし、エンハンスメント型でも良い。
▲３▼ＭＯＳトランジスタ５１，５２のソースを接地抵抗５３を介して接地し、ＭＯＳトランジスタ５１をエンハンスメント型とし、ＭＯＳトランジスタ５２もエンハンスメント型寄りにしきい値を調整して、ＭＯＳトランジスタ５２が、通常はオフ状態だが、シャッタパルスによってバイアス電圧値Ｖbiasが変動してときにはオンとなるようにして、Ｃ級動作をさせる。
【００３６】
本実施の形態におけるその他の構成、作用および効果は第１の実施の形態と同様である。
【００３７】
なお、本発明は上記各実施の形態に限定されず、例えば、上記各実施の形態では、バイアス回路が基板バイアスを発生させるもので、外部より固体撮像素子１に印加されるパルスがシャッタパルスである例を挙げて説明したが、本発明は、他のバイアスを発生させる回路および他の外部印加パルスの場合にも同様に適用することができる。
【００３８】
【発明の効果】
以上説明したように本発明のバイアス回路、固体撮像素子、およびカメラシステムによれば、バイアス回路が備えるバイアス調整回路によって、外部印加パルスに起因して生ずるクランプ素子のｐｎ接合容量によるバイアスの変動を、その変動に対して打ち消すように作用することによって抑制するようにしたので、装置の外部部品点数および端子数の増加や、装置の大型化を招くことなく、外部印加パルスに起因する発生バイアスの変動を抑制することができるという効果を奏する。
【図面の簡単な説明】
【図１】本発明の第１の実施の形態に係るバイアス回路の構成を示す回路図である。
【図２】図１におけるバイアス変動抑制回路の動作を説明するための説明図である。
【図３】本発明が適用されるシステムの一例としてのＣＣＤ固体撮像素子カメラシステムの要部の構成を示すブロック図である。
【図４】図３における固体撮像素子の構成の一例を示す説明図である。
【図５】本発明の第２の実施の形態に係るバイアス回路の構成を示す回路図である。
【図６】固体撮像素子に内蔵されたバイアス回路の構成の一例を示す回路図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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