(57)【特許請求の範囲】
【請求項１】
入力信号を受け取り、その入力信号を制御信号に応じてフィルタリングして第１の信号を発生させる最適フィルタ手段と、
前記第１の信号を受け取り、これに応じて第１の整流された信号を発生させる第１の半波整流手段と、
前記第１の整流された信号を受け取り、これに応じて第１のピーク信号を発生する第１のピーク検出手段と、
前記第１のピーク信号を受け取り、これに応じて第１のレベル信号を発生させる信号レベル抽出手段と、
前記第１のレベル信号を受け取り、これに応じてフィルタリングされた信号を発生させるローパスフィルタ手段と、
前記フィルタリングされた信号および基準信号を受け取り、これらに応じて前記制御信号を発生させる第１の演算手段と、
前記第１の信号およびフィードバック信号を受け取り、それらに応じて第２の信号を発生させる第２の演算手段と、
前記第２の信号を受け取り、これに応じて第２の整流された信号を発生する第２の半波整流手段と、
前記第１および第２の整流された信号を受け取り、前記基準信号に応じて第３の信号を発生するリミッタ手段と、
前記第３の信号を受け取り、これに応じて第２のピーク信号を発生する第２のピーク検出手段と、
前記第１および第２のピーク信号を受け取リ、前記第１および第２のピーク信号のＤＣオフセット信号である前記フィードバック信号を発生させる信号抽出手段と、
前記第２の整流された信号と前記フィルタリングされた信号を受け取リ、これらに応じて出力信号を発生させるスライサ手段とを備えた最適等化およびベースライン変動補正回路。
【請求項２】
請求項１に記載の回路において、
前記第１の半波整流手段は、
前記第１の信号を受け取って前記第１の信号の正極性成分を整流して第１成分整流信号を発生させる第１の半波整流器と、
前記第１の信号を受け取って前記第１の信号の負極性成分を整流して第２成分整流信号を発生させる第２の半波整流器とを備えたことを特徴とする回路。
【請求項３】
請求項２に記載の回路において、
前記第１のピーク検出手段は、
前記第１成分整流信号を受け取ってこれに応じて第１成分ピーク信号を発生する第１のピーク検出器と、
前記第２成分整流信号を受け取ってこれに応じて第２成分ピーク信号を発生する第２のピーク検出器とを備えたことを特徴とする回路。
【請求項４】
請求項３に記載の回路において、
前記信号レベル抽出手段は前記第１成分ピーク信号および第２成分ピーク信号を受け取って、前記第１成分ピーク信号と第２成分ピーク信号の平均である第１のレベル信号を発生することを特徴とする回路。
【請求項５】
請求項３に記載の回路において、
前記第２の半波整流手段は、
前記第２の信号を受け取って前記第２の信号の正極性成分を整流して第３成分整流信号を発生する第３の半波整流器と、
前記第２の信号を受け取って前記第２の信号の負極性成分を整流して第４成分整流信号を発生する第４の半波整流器とを備えたことを特徴とする回路。
【請求項６】
請求項５に記載の回路において、
前記リミッタ手段は前記第１、第２、第３、第４成分整流信号を受け取り、基準信号に応じて第１のリミット信号と第２のリミット信号を発生することを特徴とする回路。
【請求項７】
請求項６に記載の回路において、
前記第２のピーク検出手段は、
前記第１のリミット信号を受け取ってこれに応じて第３成分ピーク信号を発生する第３のピーク検出器と、
前記第２のリミット信号を受け取ってこれに応じて第４成分ピーク信号を発生する第４のピーク検出器とを備えたことを特徴とする回路。
【請求項８】
請求項７に記載の回路において、
前記信号抽出手段は前記第１、第２、第３、第４成分ピーク信号を受け取り、それらに応じて前記第１および第２の成分ピーク信号の差に第３および第４成分ピーク信号の差を加えたものであるフィードバック信号を発生することを特徴とする回路。
【請求項９】
請求項３に記載の回路において、
前記第１および第２のピーク検出器の各々は前記第１および第２の成分ピーク信号をそれぞれ記憶するキャパシタを有することを特徴とする回路。
【請求項１０】
請求項７に記載の回路において、
前記第３および第４のピーク検出器の各々は前記第３および第４の成分ピーク信号をそれぞれ記憶するキャパシタを有することを特徴とする回路。
【発明の詳細な説明】
【０００１】
【発明の属する技術分野】
本発明は最適等化回路、半波整流最適器および回路のベースライン変動修正回路および回路の最適フィルタ部におけるＤＣ電流を記憶するキャパシタを有するピーク検出回路を使用したベースライン変動補正回路に関する。このキャパシタの共用は、必要な回路部品の総個数を減少させる。
【０００２】
【従来の技術】
最適等化およびベースライン変動補正回路は当該技術分野において周知である。
【０００３】
図１を参照すると、従来の最適等化およびベースライン変動補正回路が示されている。受信回路８は、図１中に示された３つの合計回路１８ａ〜１８ｃの一つである第１の合計回路１８ａに供給される入力信号を受け取る。第１の合計回路１８ａは後述するようにベースライン変動修正回路（あるいはＤＣオフセット抽出回路）２０の出力からの信号も受け取る。第１の合計回路１８ａの出力は最適フィルタ１０に供給される。最適フィルタ１０は第１の合計回路１８ａの出力を、そこに供給される、第２の合計回路１８ｂの出力である制御信号に基づいてフィルタリングする。最適フィルタ１０の出力は、第３の合計回路１８ｃへ供給される信号である。第３の合計回路１８ｃはその入力としてベースライン変動修正回路２０の出力を受け取る。第３の合計回路１８ｃの出力は、ベースライン変動修正回路２０の入力および全波整流器１２の入力としても供給される。
【０００４】
全波整流器１２の出力はピーク検出器１４およびスライサ回路１６に供給される。ピーク検出器１４は全波整流器１２から供給された整流された信号のピークを検出し、そのピーク信号をスライサ回路１６に供給する。ピーク検出器１４の出力は第２の合計回路１８ｂにも供給される。第２の合計回路１８ｂの出力は最適フィルタ１０に対して制御信号として供給される。
【０００５】
スライサ回路１６からの出力はベースライン変動修正回路２０への他の入力として供給される。前述したように、ベースライン変動修正回路（またはＤＣオフセット抽出回路）２０はその入力として第３の合計回路１８ｃの出力からの信号を受け取りもする。ベースライン変動修正回路２０の出力は第１の合計回路１８ａおよび／又は第３の合計回路１８ｃにそれぞれ入力として供給される。スライサ回路１６の出力は図１の受信回路８の出力である。
【０００６】
図２、図３および図４を参照すると、図１に示された受信回路８の部分の様々な実施例が示されている。特に、図２はピーク検出回路１４の回路図を示す。図３はピーク検出回路１４の他の実施例にかかる回路図を示す。図４はベースライン変動修正回路２０の実施例を示す。
【０００７】
【発明が解決しようとする課題】
ベースライン変動補正回路および最適フィルタ回路は当該技術分野において周知であるが、従来技術による回路は最適フィルタのフィードバックループを制御し、ベースライン変動ＤＣオフセットを修正するための抽出されたＤＣ値を記録するため、図２〜図４から明らかなように多数のキャパシタおよび／又は多数のディジタルカウンタを必要とする。したがって、チップサイズは比較的大きかった。
【０００８】
【課題を解決するための手段】
そこで、本発明によれば、最適等化およびベースライン変動補正回路は、入力信号を受け付けてその入力信号を制御信号に応じてフィルタリングして第１の信号を発生させる最適フィルタを有す。第１の半波整流手段は第１の信号を受け取り、それに応じて第１の整流された信号を発生させる。第１のピーク検出手段は第１の整流された信号を受け取り、それに応じて第１のピーク信号を発生する。信号レベル抽出手段はその第１のピーク信号を受け取り、それに応じて第１のレベル信号を発生する。ローパスフィルタは第１のレベル信号を受け取り、それに応じてフィルタリングされた信号を発生する。第１の演算手段は、フィルタリングされた信号と基準信号とを受け取り、それに応じて制御信号を発生する。制御信号はフィルタリングされた信号と基準信号との差である。第２の演算手段は第１の信号およびフィードバック信号を受け取り、それに応じて第２の信号を発生する。第２の信号は第１の信号およびフィードバック信号の差である。第２の半波整流手段は第２の信号を受け取り、それに応じて第２の整流された信号を発生する。リミッタ手段は第１および第２の整流された信号を受け取り、基準信号に応じて第３の信号を発生する。第２のピーク手段は第３の信号を受け取り、それに応じて第２のピーク信号を発生する。信号抽出手段は第１および第２のピーク信号を受け取り、フィードバック信号を発生する。フィードバック信号は第１および第２の信号のＤＣオフセット信号である。最後に、スライサ手段は第２の整流された信号およびフィルタリングされた信号を受け取り、それに応じて出力信号を発生する。
【０００９】
【発明の実施の形態】
図５を参照すると、本発明にかかる改良された最適等化およびベースライン変動補正回路のブロック構成図が示される。受信回路５０は入力信号を受信するための最適フィルタ１０を有する。最適フィルタ１０は従来技術にかかるものであっても良い。最適フィルタ１０は入力信号を入力として受信し、第１の総和器１８ｄから供給された制御信号に基づいて出力信号を発生する。
【００１０】
図１２は演算器（総和器）の詳細を示す回路図である。第１組の入力信号をそれぞれゲートに入力するトランジスタＱ６０１およびＱ６０２よりなる第１の差動増幅器と第２組の入力信号をゲート入力するトランジスタＱ６０５およびＱ６０６よりなる第２の差動増幅器を有し、これらの対応出力をそれぞれ共通接続することにより合計値を得るものである。
【００１１】
最適フィルタ回路１０の出力は第１の半波整流器５２ａおよび第２の半波整流器５２ｂに同時に供給される。これら第１の半波整流器５２ａおよび第２の半波整流器５２ｂは全く同一であり、図１１に示される。
【００１２】
図１１を参照すると、入力信号の正成分と負成分をそれぞれ差動増幅器をなすトランジスタＱ５０１およびＱ５０２よりなる差動増幅器とトランジスタＱ５０３およびＱ５０４よりなる差動増幅器で受け、各差動増幅器内の各分枝で論理が反転することを利用して半波に相当する成分を取り出すようにしたものである。
【００１３】
しかしながら、第１の半波整流器５２ａは最適フィルタ１０から信号の正成分を受け取るのに対し、第２の半波整流器５２ｂは最適フィルタ１０から信号の負成分を受け取る。第１の半波整流器５２ａはリミッタ回路５４および第１のピーク検出器５６ａに供給される第１の整流された信号成分を発生する。第２の半波整流器５２ｂは、同様にリミッタ回路５４および第２のピーク検出器５６ｂに供給される第２の整流された信号成分を発生する。第１のピーク検出器５６ａおよび第２のピーク検出器５６ｂは同一構成であり、詳細が図９に示される。
【００１４】
図９を参照すると、このピーク検出器は、入力信号がベースに供給されるトランジスタＱ３０２および電源電圧とこの入力信号のレベル差がベースに与えられるＱ３０３よりなる差動増幅器を有しており、その不平衡出力がキャパシタ７０に蓄積され、その正成分がトランジスタＱ３０７のコレクタから、負成分がトランジスタＱ３０６のコレクタからそれぞれ取り出されるようになっている。
【００１５】
第１のピーク検出器５６ａおよび第２のピーク検出器５６ｂの各々は第１および第２のピーク信号成分をそれぞれ出力する。第１および第２のピーク信号１１は、図７に詳細が示されるＤＣオフセット抽出回路５８に与えられる。さらに、第１および第２のピーク信号の各々は、図８に詳細が示されているＤＣ信号レベル抽出回路６０に供給される。
【００１６】
図８は４つの入力信号から信号レベルを得る回路であって、第１の入力信号はトランジスタＱ２０９、第２の入力信号はトランジスタＱ２１０、第３の入力信号はトランジスタＱ２０３、第４の入力信号はトランジスタＱ２０４のそれぞれゲートに入力されており、、トランジスタＱ２０９のエミッタはトランジスタＱ２０１のゲートに、トランジスタＱ２１０のエミッタはトランジスタＱ２０２のゲートにそれぞれ接続されている。トランジスタＱ２０１とＱ２０２のエミッタは３つの直列抵抗Ｒ２０３ａ〜Ｒ２０３ｃを介して接続され、トランジスタＱ２０１のコレクタ側の出力点は直列抵抗Ｒ２０１ａとＲ２０１ｂを介して電源に接続されるとともに、出力トランジスタＱ２０７のゲートに入力されている。同様にトランジスタＱ２０２のコレクタ側の出力点は直列抵抗Ｒ２０２ａとＲ２０２ｂを介して電源に接続されるとともに、出力トランジスタＱ２０８のゲートに入力されている。
【００１７】
トランジスタＱ２０３のエミッタは同様に直列抵抗Ｒ２０４ａ〜ｃを介してエミッタが接続されたトランジスタ対Ｑ２０５、Ｑ２０６のうちのＱ２０５のゲートに接続され、Ｑ２０５のコレクタは出力トランジスタＱ２０７のゲートに接続される。トランジスタＱ２０４のエミッタはトランジスタＱ２０６のゲートに接続され、そのエミッタは出力トランジスタＱ２０８のゲートに接続されている。
【００１８】
ＤＣ信号レベル抽出回路６０はそれに応じて第１のレベル信号を発生する。第１のレベル信号は、従来の設計と同様、ローパスフィルタ回路６２に供給される。ローパスフィルタ回路６２はフィルタリングされた信号を発生し、その信号は図１２に示される第１の総和器１８ｄおよび図６に示されるスライサ回路６４に供給される。
【００１９】
図６は差動トランジスタ対Ｑ１およびＱ２と、トランジスタＱ１の出力をトランジスタＱ３を介して入力するトランジスタＱ５〜Ｑ１０よりなるマルチバイブレータと、トランジスタＱ２の出力をトランジスタＱ４を介して入力するトランジスタＱ１１〜Ｑ１６よりなるマルチバイブレータとを備え、これらのトランジスタの動作を決定する他の入力でスライシングを行うものである。
【００２０】
第１の総和器１８ｄはその入力としてフィルタリングされた信号とともに基準信号も受け取り、最適フィルタ回路１０に供給される制御信号を発生する。
【００２１】
前述した回路要素は本発明の受信回路５０の最適フィルタループ部を表す。
【００２２】
最適フィルタ回路１０の出力は第２の総和器１８ｅにも与えられる。第２の合計回路１８ｅはその入力としてＤＣオフセット抽出回路５８の出力を受け取る。それに応答して第２の総和器１８ｅは第２の信号を発生し、これは第３の半波整流器５２ｃおよび第４の半波整流器５２ｄに同時に供給される。第３の半波整流器５２ｃおよび第４の半波整流器５２ｄは図１１に示され、説明された第１の半波整流器５２ａおよび第２の半波整流器５２ｂと類似する。ただし、第３の半波整流器５２ｃはその入力として第２の総和器１８ｅから第２の信号の負成分を受け取る。第４の半波整流器５２ｄはその入力として第２の合計総和器１８ｅから第２の信号の正成分を受け取る。第３の半波整流器５２ｃの出力は第３の整流された信号成分で、リミッタ回路５４に供給される。第４の半波整流器５２ｄの出力は第４の整流された信号成分であり、リミッタ回路５４に同様に供給される。
【００２３】
図１０はリミッタ５４の詳細構成を示す回路図であって、基準レベルがゲート入力されるトランジスタＱ４０２と差動対をなすトランジスタＱ４０１およびＱ４０３と、基準レベルがゲート入力されるトランジスタＱ４０５と差動対をなすトランジスタＱ４０３およびＱ４０６により、入力信号のレベルが基準レベルを超えたときには基準レベルを出力するようにしてリミット作用を行うようにしたものである。
【００２４】
リミッタ回路５４はその入力として第１、第２、第３および第４の半波整流器（５２ａ〜ｄ）の出力および基準信号を受け取り、その基準信号にしたがって、第１および第２のリミットされた信号を発生させる。第１のリミットされた信号は第３のピーク検出器５６ｃに供給される。第２のリミットされた信号は第４のピーク検出器５６ｄに供給される。第３のピーク検出器５６ｃ及び第４のピーク検出器５６ｄの各々は図９に示された形式のものである。
【００２５】
第３のピーク検出器５６ｃ及び第４のピーク検出器５６ｄの出力はＤＣオフセット抽出回路５８に与えられる。
【００２６】
図７に示されるＤＣオフセット抽出器５８は、４つの入力をそれぞれトランジスタＱ１０９、Ｑ１１０、Ｑ１０３、Ｑ１０４で受け、トランジスタＱ１０１、Ｑ１０２、Ｑ１０５、Ｑ１０６よりなる交差接続された２つの差動増幅器における不平衡出力として出力を取り出すものである。
【００２７】
ＤＣオフセット抽出回路５８はその入力として第１、第２、第３および第４のピーク信号成分５６ａ〜５６ｄを受け取り、それに対してＤＣオフセット信号を発生する。ＤＣオフセット信号は第２の合計増幅回路１８ｅに他の入力として供給される。
【００２８】
最後に、第３の半波整流器５２ｃおよび第４の半波整流器５２ｄの出力はローパスフィルタ６２の出力であるフィルタリングされた信号とともにスライサ６４に供給される。スライサ６４の出力は本発明にかかる受信回路５０の出力となる。
【００２９】
前述した回路要素についての記載は本発明の受信回路のベースライン変動補正ループ回路部分を説明している。
［動作原理］
入力が受信回路５０により受け取られたとき、最適フィルタ１０は減衰され、歪んだ受信信号の位相を整合させ、レベルを再形成する。最適フィルタ１０の出力は第１の半波整流器５２ａおよび第２の半波整流器５２ｂに供給される。第１の半波整流器５２ａおよび第２の半波整流器５２ｂは受信されたＭＬＴ−３信号をクリップして２つの部分、すなわちＮＲＺフォーマットに変換された正極性部分と負極性部分にする。第１の半波整流器５２ａおよび第２の半波整流器５２ｂの出力は第１のピーク検出器５６ａ及び第２のピーク検出器５６ｂにそれぞれ供給される。第１のピーク検出器５６ａ及び第２のピーク検出器５６ｂのそれぞれはサンプリングを行い、入力信号のピークに対するＤＣ値をホールドする。各ピーク検出器５６はＤＣ値信号をホールドし、抽出過程で発生した望ましくないリップルを減少させるキャパシタ７０を有している。したがって、もし最適フィルタ１０の出力信号が正極性成分Ａと負極性成分Ｂとを有している場合、第１の半波整流器５２ａの出力は信号Ａであり、第２の半波整流器５２ｂの出力は信号Ｂである。
【００３０】
ピーク信号ＡおよびＢはＤＣ信号レベル抽出器６０に供給され、そこでその出力として（Ａ＋Ｂ）／２、すなわちピーク信号Ａ、Ｂの平均値を発生させる。各ピーク検出器５６中のキャパシタ７０は最適フィルタループ部分で受け取られた信号値を受信回路のベースライン変動ループ部中で使用するためにホールドする。
【００３１】
ＤＣ信号レベル抽出器６０は平均ピーク信号を決定する。入力信号がベースライン変動効果および／又はシステムＤＣオフセットを有している場合、入力信号の絶対的なＡＣ量レベルは同じであるが、基準に対する相対的なピークレベルはシフトする。ローパスフィルタ６２は、ピーク検出器５６ａおよび５６ｂから抽出され、ＤＣ信号レベル抽出器６０により平均化されたＤＣ信号に乗ったリップルを除く。それは最適フィードバックループの安定性を提供する。
【００３２】
回路５０のベースライン変動補正部分は次のように動作する。最適フィルタ１０で受け取られた信号は第２の総和器１８ｅを通過し、第３の半波整流器５２ｃおよび第４の半波整流器５２ｄのそれぞれに与えられる。第３の半波整流器５２ｃおよび第４の半波整流器５２ｄは第１の半波整流器５２ａおよび第２の半波整流器５２ｂと機能上同一である。
【００３３】
第３の半波整流器５２ｃおよび第４の半波整流器５２ｄのそれぞれは、補正されたＭＬＴ−３信号、すなわち、ＤＣオフセット抽出回路５８からのＤＣオフセット信号および最適フィルタ１０からの入力ＭＬＴ−３信号をクリップして２つの部分、すなわちＮＲＺフォーマットに変換された正極性部分と負極性部分にする。
【００３４】
したがって、もし入力信号が正極性成分Ａと負極性成分Ｂとを有している場合、第３の半波整流器５２ｃは信号Ｂを生成する。第４の半波整流器５２ｄは信号Ａを生成する。
【００３５】
リミッタ回路５４は第１、第２、第３、第４の半波整流器（５２ａ〜５２ｄ）の出力を受け取る。基準信号に応答して、リミッタ回路５４は第１および第２のリミットされた信号を発生する。リミッタ回路５４は入力されたベースライン変動信号および／又はＤＣオフセット信号の大きさの変動を固定レベルに制限することにより除去する。このように、リミッタ回路５４は第２の半波整流器５２ｂからの第２の整流された信号および第３の半波整流器５２ｃからの第３の整流された信号を受け取り、これらの論理和をとる。第２の半波整流器５２ｂからの信号および第３の半波整流器５２ｃからの信号の論理和をとる機能は、入力信号の負極性成分を整流する２つの半波整流回路５２ｂおよび５２ｃからの信号のレベルよりも大きな整流された信号を生成する。同様に、第１および第４の半波整流器５２ａおよび５２ｄはリミッタ回路５４によりともに論理和がとられる。第１および第４の整流された信号の出力、すなわち第１の半波整流器５２ａおよび第４の半波整流器５２ｄの出力の論理和をとる論理機能は、入力信号の正極性成分の大きさの大きい整流された信号を選択することに帰する。これらは第３のピーク検出器５６ｃおよび第４のピーク検出器５６ｄに供給される第１および第２のリミットされた信号である。このように、入力信号が正極性成分Ａおよび負極性成分Ｂを有しているものとすれば、ピーク検出器５６ｃおよび５６ｄへの入力はそれぞれ制限された信号である／Ｂおよび／Ａである。
【００３６】
第３のピーク検出器５６ｃおよび第４のピーク検出器５６ｄの結果である第３および第４のピーク信号成分はＤＣオフセット抽出回路５８に供給される。
【００３７】
前述したように、ピーク検出器５６ａ〜５６ｄは同一で、入力信号のピークのＤＣ値を格納するためのキャパシタを有している。第１、第２、第３、第４のピーク検出器５６ａ〜５６ｄからの出力はＤＣオフセット抽出回路５８に供給される。ＤＣオフセット抽出回路５８は第１のピーク検出器５６ａおよび第２のピーク検出器５６ｂの出力値を受け取りそれらの差をとる。また図３のピーク検出器５６ｃおよび第４のピーク検出器５６ｄの出力値を受け取ってそれらの差をとる。最後に、二つの信号は合計される。このように、第１、第２、第３、第４のピーク検出器５６ａ〜５６ｄの出力がそれぞれＡ、Ｂ、／Ｂ、／Ａはであれば、ＤＣオフセット抽出回路による演算の結果は、信号（Ａ−Ｂ）＋（／Ｂ−／Ａ）である。これは（Ａ−／Ａ）−（Ｂ−／Ｂ）と同じである。ＤＣオフセット抽出回路５８の出力は第２の総和器１８ｅへ他の入力として供給され、それによりベースライン変動フィードバックループが形成される。
【００３８】
最後に、第３の半波整流器５２ｃおよび第４の半波整流器５２ｄの出力は、ローパスフィルタ６２の出力とともに、スライサ回路６４に供給される。スライサ回路６４は修正されたＭＬＴ−３信号を変換し、スライスして、受信回路５０の出力であるディジタルＮＲＺ出力信号にする。
【００３９】
【発明の効果】
前述したように、本発明の受信回路５０はベースライン変動の補正および最適等化において、単一の全波整流器の代わりに各フィードバックループ中の２つの半波整流器を使用して信号情報を得ることができる。さらに、各ピーク検出器５６ａ〜５６ｄ中のキャパシタ７０は入力信号のＤＣ信号レベルを記憶し、それによって信号を最適フィルタブロックとベースライン変動補正ブロック間で共用するようにする。これによってチップサイズと駆動回路を縮小することができる。最後に、ベースライン変動ＤＣオフセット値を最適フィルタループから分離することにより、最適フィルタを最適フィルタがＤＣ制御値からはずれて機能することを防止することができる。さらに、他のフィードバック経路の代わりに論理和スライサ回路を通すことにより、基準しきい値を入力信号の範囲内に納めることができる。
【図面の簡単な説明】
【図１】従来の最適等化およびベースライン変動補正回路のブロック構成図。
【図２】図１に示された従来の回路に使用されるピーク検出器回路の第１の例を示す回路図。
【図３】図１に示された従来の回路に使用されるピーク検出器回路の第２の例を示す回路図。
【図４】図１に示された従来の回路に使用されるベースライン変動修正回路の回路図。
【図５】本発明にかかる改良された最適等化およびベースライン変動補正回路のブロック構成図。
【図６】本発明にかかる改良された最適等化およびベースライン変動補正回路のスライサ部の回路図である。
【図７】図５に示す本発明にかかる補正回路のＤＣオフセット抽出部の回路図である。
【図８】図５に示す本発明にかかる変動補正回路のＤＣ信号レベル抽出部の回路図である。
【図９】図５に示す本発明にかかる改良された最適等化およびベースライン変動補正回路に使用される複数のピーク検出器の一つを示す回路図。
【図１０】図５に示す本発明にかかる改良された最適等化およびベースライン変動補正回路のリミッタ部の回路図。
【図１１】図５に示す本発明にかかる改良された最適等化およびベースライン変動補正回路に使用される複数の半波整流器のうちの一つを示す回路図。
【図１２】図５に示す本発明にかかる改良された最適等化およびベースライン変動補正回路の総和器の回路図。
【符号の説明】
１０  最適フィルタ
１８ｄ，１８ｅ  総和器
５２ａ，５２ｂ  半波整流器
５４  リミッタ回路
５６ａ〜５６ｄ  ピーク検出器
５８  ＤＣオフセット抽出回路
６０  ＤＣ信号レベル抽出回路
６２  ローパスフィルタ
６４  スライサ回路
７０  キャパシタ
【図１】
0003631387.tif 000002
【図２】
0003631387.tif 000003
【図３】
0003631387.tif 000004
【図４】
0003631387.tif 000005
【図５】
0003631387.tif 000006
【図６】
0003631387.tif 000007
【図７】
0003631387.tif 000008
【図８】
0003631387.tif 000009
【図９】
0003631387.tif 000010
【図１０】
0003631387.tif 000011
【図１１】
0003631387.tif 000012
【図１２】
0003631387.tif 000013