(57)【特許請求の範囲】
【請求項１】
第１の領域及び第２の領域を有し、第１の方向に沿って延在する素子分離領域と、前記素子分離領域により画定される活性領域とをそれぞれ複数有する半導体基板上に、第１の絶縁膜を介して第１の導電膜を形成する工程と、
前記第１の領域の前記第１の導電膜をパターニングして、それぞれの前記活性領域上で第１の方向に延在し、それぞれが前記第１の方向とは異なる第２の方向で分離されているフローティングゲート材料を形成する工程と、
前記第１の領域の前記フローティングゲート材料上及び前記第２の領域の前記第１の導電膜上に、第２の絶縁膜を介して第２の導電膜を形成する工程と、
複数のメモリセルを形成するための第１のパターンと複数のダミーセルを形成するための第２のパターンとを有するマスクを用いて、前記第２の領域の前記第１の導電膜及び前記第１の領域の前記フローティングゲート材料と、前記第２の絶縁膜と、前記第２の導電膜とをドライエッチングし、前記ドライエッチングにおいて観測される特定波長の光の発光強度の変化に基づいて前記ドライエッチングの終点を検出する工程であって、
前記第１の領域に、前記フローティングゲート材料をパターニングして成る第１のフローティングゲートと、前記第１のフローティングゲート上で、前記素子分離領域上及び前記活性領域上にまたがって前記第２の方向に延在し、前記第２の導電膜から成る第１のコントロールゲートとを有する前記メモリセルを、当該ドライエッチングによって複数形成するとともに、
前記第２の領域に、前記素子分離領域上及び前記活性領域上にまたがって前記第２の方向に延在し、前記第１の導電膜から成る第２のフローティングゲートと、前記第２のフローティングゲート上で前記第２の方向に延在し、前記第２の導電膜から成る第２のコントロールゲートとを有する前記ダミーセルを、当該ドライエッチングによって複数形成する工程と
を有する
ことを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第２の領域は、外部との電気的接続を行うためのパッド電極が形成される前記半導体基板上の周縁領域である
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項１記載の半導体装置の製造方法において、
前記第２の領域は、前記半導体基板上の回路モジュールが形成される領域における空き領域である
ことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上の第１の領域に形成された複数のメモリセルであって、前記半導体基板上に第１の絶縁膜を介して形成された第１のフローティングゲートと、前記第１のフローティングゲート上に第２の絶縁膜を介して形成された第１のコントロールゲートとをそれぞれ有する複数のメモリセルと、
前記半導体基板上の前記第１の領域と異なる第２の領域に形成された複数のダミーセルであって、第１の方向に延在し、複数の活性領域をそれぞれ画定する複数の素子分離領域と、前記半導体基板上に第３の絶縁膜を介して形成され、前記第１のフローティングゲートと同一導電膜より成り、前記素子分離領域上及び前記活性領域上にまたがって前記第１の方向とは異なる第２の方向に延在する第２のフローティングゲートと、前記第２のフローティングゲート上に第４の絶縁膜を介して形成され、前記第１のコントロールゲートと同一導電膜より成り、前記第２の方向に延在する第２のコントロールゲートとをそれぞれ有する複数のダミーセルと
を有する
ことを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置において、
前記第２の領域は、外部との電気的接続を行うためのパッド電極が形成される前記半導体基板上の周縁領域である
ことを特徴とする半導体装置。
【請求項６】
請求項４記載の半導体装置において、
前記第２の領域は、前記半導体基板上の回路モジュールが形成される領域における空き領域である
ことを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特にフラッシュメモリを搭載した半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
不揮発性半導体メモリであるフラッシュメモリは、メモリ製品として用いられるのみならず、ロジック半導体装置に搭載されるようになっている。不揮発性半導体メモリを混載したロジック半導体装置は、ＦＰＧＡ（Field Programmable Gate Array）、ＣＰＬＤ（Complex Programmable Logic Device）といった製品分野を形成し、ユーザ側でプログラムすることが可能であるため大きな市場を形成するに至っている。
【０００３】
不揮発性メモリを混載したロジック半導体装置では、フラッシュメモリセルのほか、フラッシュメモリ制御のための高電圧トランジスタや、高性能ロジック回路のための低電圧トランジスタが、同一半導体チップ上に集積される。ここで、フラッシュメモリセルは、高電圧トランジスタや低電圧トランジスタにおける単層構造のゲート電極とは異なり、フローティングゲートとコントロールゲートとが積層されてなるスタック構造のゲート電極を有する。
【０００４】
かかるスタック構造のゲート電極をドライエッチングによりパターニングする際には、ゲート電極を構成するポリシリコン膜等の膜厚のばらつき等による影響を回避することが必要である。このために、ドライエッチングにおいて観測される特定波長の光の発光強度をモニタリングすることによりエッチングの終点を検出するＥＰＤ（End Point Detection）が行われている。
【特許文献１】特開２００５−１２９７６０号公報
【特許文献２】特開２００５−１４２３６２号公報
【特許文献３】特開２００５−２４４０８６号公報
【特許文献４】特開平１−１８９９２４号公報
【特許文献５】特開平７−２７３０９７号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＣＰＬＤやＦＰＧＡ等のロジック半導体装置のようにメモリセルアレイがごく一部にのみ設けられていると、スタック構造のゲート電極をドライエッチングによりパターニングする際に、ＥＰＤによるエッチングの終点の検出が非常に困難な場合があった。
【０００６】
本発明の目的は、スタック構造のゲート電極をドライエッチングによりパターニングする際に、エッチングの終点を確実に検出し得る半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００７】
本発明の一観点によれば、半導体基板上に第１の絶縁膜を介して第１の導電膜を形成する工程と、前記第１の導電膜上に第２の絶縁膜を介して第２の導電膜を形成する工程と、複数のメモリセルを形成するための第１のパターンと複数のダミーセルを形成するための第２のパターンとを有するマスクを用いて、前記第１の導電膜、前記第２の絶縁膜及び前記第２の導電膜をドライエッチングし、前記ドライエッチングにおいて観測される特定波長の光の発光強度の変化に基づいて前記ドライエッチングの終点を検出し、前記半導体基板上の第１の領域に、前記第１の導電膜より成る第１のフローティングゲートと前記第２の導電膜より成る第１のコントロールゲートとを有する前記複数のメモリセルを形成するとともに、前記半導体基板上の前記第１の領域と異なる第２の領域に、前記第１の導電膜より成る第２のフローティングゲートと前記第２の導電膜より成る第２のコントロールゲートとを有する前記複数のダミーセルを形成する工程とを有する半導体装置の製造方法が提供される。
【０００８】
また、本発明の他の観点によれば、半導体基板上の第１の領域に形成された複数のメモリセルであって、前記半導体基板上に第１の絶縁膜を介して形成された第１のフローティングゲートと、前記第１のフローティングゲート上に第２の絶縁膜を介して形成された第１のコントロールゲートとをそれぞれ有する複数のメモリセルと、前記半導体基板上の前記第１の領域と異なる第２の領域に形成された複数のダミーセルであって、前記半導体基板上に第３の絶縁膜を介して形成され、前記第１のフローティングゲートと同一導電膜より成る第２のフローティングゲートと、前記第２のフローティングゲート上に第４の絶縁膜を介して形成され、前記第１のコントロールゲートと同一導電膜より成る第２のコントロールゲートとをそれぞれ有する複数のダミーセルとを有する半導体装置が提供される。
【発明の効果】
【０００９】
本発明によれば、半導体基板上の第１の領域に、第１のフローティングゲートと第１のコントロールゲートとを有する複数のメモリセルを形成するとともに、半導体基板上の第１の領域と異なる第２の領域に、第１のフローティングゲートと同一導電膜より成る第２のフローティングゲートと第１のコントロールゲートと同一導電膜より成る第２のコントロールゲートとを有する複数のダミーセルを形成するので、メモリセルのスタック構造のゲート電極をドライエッチングによりパターニングする際に、被エッチング膜のエッチングされる領域の面積を大きくすることができ、ドライエッチングにおいて観測される特定波長の光の発光強度を強くすることができる。したがって、本発明によれば、メモリセルのスタック構造のゲート電極をドライエッチングによりパターニングする際に、エッチングの終点を確実に検出することができる。
【発明を実施するための最良の形態】
【００１０】
フラッシュメモリセルが有するスタック構造のゲート電極をドライエッチングによりパターニングする際には、上述のように、ゲート電極を構成するポリシリコン膜等の膜厚のばらつき等による影響を回避するため、ドライエッチングにおいて観測される特定波長の光の発光強度をモニタリングすることによりエッチングの終点を検出するＥＰＤが行われている。
【００１１】
ドライエッチングでは、プラズマ化されたエッチングガスと被エッチング膜との反応により生成される反応生成物に固有の特定波長の光が観測される。ＥＰＤでは、この特定波長の光がモニタリングされ、その発光強度の変化に基づいてエッチングの終点が検出される。
【００１２】
一般的に、高密度化が要求されるメモリの場合においては、１チップ内にスタック構造のゲート電極を形成するためのマスクの開口率は非常に高い。
【００１３】
図２４（ａ）は、フラッシュメモリセルアレイが高密度に配置されたメモリの１チップを示す平面図である。メモリ製品のチップ１００には、フラッシュメモリセルがマトリクス状に配列して形成されているメモリセルアレイ領域１０２が高密度に設けられている。メモリセルアレイ領域１０２には、図示しないパターンが高密度に形成されている。チップ１００の周縁部には、外部回路との電気的接続を行うためのパット電極が形成されているパッド領域１０４が複数設けられている。
【００１４】
図２４（ｂ）は、図２４（ａ）に示すメモリにおけるスタック構造のゲート電極のパターニングに用いるマスク１０６を示す平面図である。図示するように、マスク１０６には、パターン領域１０８が高密度に形成されている。パターン領域１０８には、メモリセルアレイ領域１０２にパターンを形成するための図示しないパターンが高密度に形成されている。このため、マスク１０６の開口率は非常に高くなっている。
【００１５】
このように、フラッシュメモリセルアレイが高密度に配置されたメモリの場合、スタック構造のゲート電極のパターニングに用いるマスクの開口率が非常に高い。このため、スタック構造のゲート電極を形成するためのドライエッチングにおいて、被エッチング膜のエッチングされる領域の面積は大きく、被エッチング膜がドライエッチングされる際に観測される特定波長の光の発光強度は強い。したがって、この場合、ＥＰＤにより容易にエッチングの終点を検出することができる。
【００１６】
図２４（ｃ）は、図２４（ｂ）に示すマスクを用いてスタック構造のゲート電極をパターニングする際のＥＰＤによる終点検出を示すグラフである。グラフの横軸は、エッチング開始から経過した時間を示している。縦軸は、エッチング前の安定したプラズマ発光の強度に対するエッチングの間のプラズマ発光の強度の比をパーセントで表したゲインを示している。
【００１７】
一般的なメモリの場合、マスクの開口率が非常に高くエッチングの際に生じる発光の強度が強いため、図２４（ｃ）に示すグラフから明らかなように、ゲインの変化点を確実に検出することができ、エッチングの終点を容易に検出することができる。
【００１８】
これに対して、ＦＰＧＡ、ＣＰＬＤといったロジック半導体装置には、メモリと比較して高密度化の要求は低い。このため、ロジック半導体装置の場合、混載されるフラッシュメモリセルアレイが非常に低密度な製品が多くなっている。
【００１９】
図２５（ａ）は、フラッシュメモリセルアレイが混載されたロジック半導体装置の１チップを示す平面図である。ロジック半導体装置のチップ１１０には、フラッシュメモリセルがマトリクス状に配列して形成されているメモリセルアレイ領域１１２がごく一部にのみ設けられている。メモリセルアレイ領域１１２には、図示しないパターンが高密度に形成されている。チップ１１０の周縁部には、外部回路との電気的接続を行うためのパッド電極が形成されたパッド領域１０４が複数設けられている。
【００２０】
図２５（ｂ）は、図２５（ａ）に示すロジック半導体装置におけるスタック構造のゲート電極のパターニングに用いるマスクを示す平面図である。図示するように、マスク１１４には、パターン領域１１６がごく一部にのみ形成されている。パターン領域１１６には、メモリセルアレイ領域１１２にパターンを形成するための図示しないパターンが高密度に形成されている。パターン領域１１６がごく一部にのみ形成されているため、マスク１１４の開口率は非常に低くなっている。
【００２１】
このように、フラッシュメモリが混載されたロジック半導体装置の場合、スタック構造のゲート電極のパターニングに用いるマスクの開口率が非常に低い。このため、スタック構造のゲート電極を形成するためのドライエッチングにおいて、被エッチング膜のエッチングされる領域の面積は小さく、被エッチング膜がドライエッチングされる際に観測される特定波長の光の発光強度は弱い。したがって、この場合、ＥＰＤによりエッチングの終点を検出することは非常に困難なものとなる。
【００２２】
図２５（ｃ）は、図２５（ｂ）に示すマスクを用いてスタック構造のゲート電極をパターニングする際のＥＰＤによる終点検出を示すグラフである。図２４（ｃ）と同様に、グラフの横軸はエッチング開始から経過した時間を示し、縦軸はゲインを示している。
【００２３】
ロジック半導体装置の場合、マスクの開口率が非常に低くエッチングの際に生じる発光の強度が弱いため、図２５（ｃ）に示すグラフから明らかなように、ゲインの変化点を検出することが困難である。この結果、ＥＰＤによりエッチングの終点が誤検出され、ポリシリコン膜が除去されずに残存するアンダーエッチングや、ポリシリコン膜だけでなくトンネル酸化膜までエッチングされてしまうオーバーエッチング等の不具合が生じることがある。
【００２４】
これまで、ＥＰＤによりエッチングの終点を正確に検出することを目的とする技術としては、例えば特許文献４、５に提案されている。
【００２５】
特許文献４、５に開示されたいずれの技術も、所望のセルパターン等に、マスクの開口率を向上させるためのパターンを組み合わせることにより、ドライエッチング時の発光の強度を高め、エッチングの終点の検出精度を向上しようとするものである。
【００２６】
しかしながら、同時にエッチングされるパターンとして異なる２種以上のパターンが存在すると、以下に述べるように、エッチングの終点が誤検出される虞がある。異なる２種以上のパターンが存在する場合におけるエッチングの終点の誤検出について図２６及び図２７を用いて説明する。
【００２７】
図２６（ａ）は、正方形状の領域の左上、右上、左下、及び右下の部分にそれぞれ同一のラインアンドスペースパターンが配置されたマスクを示している。図２６（ｂ）は、図２６（ａ）に示すマスクを用いたエッチングの終点検出におけるＥＰＤ信号の波形を示すグラフである。
【００２８】
図２６（ａ）に示すマスクの場合、単一のパターンのみが配置されているため、ＥＰＤ信号の波形は、図２６（ｂ）に示す正常なものとなり、エッチングの終点を正確に検出すること可能である。
【００２９】
他方、図２７（ａ）は、図２６（ａ）に示すラインアンドスペースパターンに加えて、これらパターンの境界に十字状の開口パターンが配置されたマスクを示している。図２７（ｂ）は、図２７（ａ）に示すマスクを用いたエッチングの終点検出におけるＥＰＤ信号の波形を示すグラフである。
【００３０】
図２７（ａ）に示すマスクの場合、ＥＰＤ信号の波形は、ラインアンドスペースパターンによる波形と、十字状の開口パターンによる波形との合成波形となる。すなわち、この場合のＥＰＤ信号の波形には、図２７（ｂ）中に点線の円で囲んで示すように、十字状の開口パターンにより影響を受けた部分が生じる。この結果、エッチングの終点が誤検出されてしまうことになる。エッチングの終点が誤検出されると、上述のようにアンダーエッチングやオーバーエッチ等の不都合が生じる。
【００３１】
本発明は、スタック構造のゲート電極をドライエッチングによりパターニングする際に、アンダーエッチングやオーバーエッチング等の不都合を生じることなく、エッチングの終点を確実に検出することを可能にするものである。
【００３２】
［第１実施形態］
本発明の第１実施形態による半導体装置及びその製造方法について図１乃至図１６を用いて説明する。図１は、本実施形態による半導体装置の１チップを示す平面図である。図２は、本実施形態による半導体装置の構造を示す断面図である。図３は、本実施形態による半導体装置におけるスタック構造のゲート電極のパターニングに用いるマスクを示す平面図である。図４は、図３に示すマスクを用いたドライエッチング後のメモリセルアレイ領域及びパッド領域を拡大して示す平面図である。図５乃至図１６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００３３】
はじめに、本実施形態による半導体装置の構造について図１乃至図４を用いて説明する。
【００３４】
本実施形態による半導体装置は、フラッシュメモリを混載したロジック半導体装置である。なお、以下では、フラッシュメモリセルが形成されるメモリセルアレイ領域１２及びダミーセルが形成されるパッド領域１４を中心に説明し、ロジック回路を含む周辺回路が形成された周辺回路領域については便宜上説明を省略する。
【００３５】
図１に示すように、本実施形態による半導体装置のチップ１０には、スタック構造のゲート電極を有するフラッシュメモリセル３４がマトリクス状に配列して形成されているメモリセルアレイ領域１２が設けられている。チップ１０の周縁部には、外部回路との電気的接続を行うためのパット電極４２が形成されているパッド領域１４が複数設けられている。
【００３６】
まず、メモリセルアレイ領域１２について説明する。
【００３７】
図２に示すように、メモリセルアレイ領域１２におけるシリコンより成る半導体基板１６には、活性領域を画定する素子分離絶縁膜１８が形成されている。
【００３８】
素子分離絶縁膜１８により画定された活性領域上には、シリコン酸化膜より成るトンネル絶縁膜２０、ポリシリコン膜より成るフローティングゲート２２Ｒ、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜２４、及びポリシリコン膜より成るコントロールゲート（ワード線）２６Ｒが積層されている。コントロールゲート２６Ｒ両側の活性領域内には、ソース／ドレイン領域２８Ｒが形成されている。
【００３９】
フローティングゲート２２Ｒの側壁部分及びコントロールゲート２６Ｒの側壁部分には、シリコン窒化膜より成るサイドウォールスペーサ３０とシリコン酸化膜より成るサイドウォールスペーサ３２とが形成されている。
【００４０】
こうして、メモリセルアレイ領域１２に、フローティングゲート２２Ｒとコントロールゲート２６Ｒとを有するスタック構造のゲート電極とソース／ドレイン領域２８Ｒとを有するフラッシュメモリセル３４が形成されている。メモリセルアレイ領域１２におけるフラッシュメモリセル３４は、実際に記憶素子として機能する実メモリセルである。
【００４１】
メモリセルアレイ領域１２においては、所定の幅を有する複数のワード線（コントロールゲート）２６Ｒが一定の間隔で並行に形成され、規則正しく並んだラインアンドスペースパターンが形成されている。ワード線２６Ｒは、複数のフラッシュメモリセル３４のコントロールゲートを含んでいる。
【００４２】
こうして、メモリセルアレイ領域１２において、複数のフラッシュメモリセル３４がマトリクス状に配列したメモリセルアレイが形成されている。
【００４３】
メモリセルアレイの周囲の境界領域における素子分離絶縁膜１８上には、コントロールゲート２６Ｒと同一導電層のポリシリコン膜より成るゲート配線３６Ｒが形成されている。ゲート配線３６Ｒのメモリセルアレイ側の側壁部分には、シリコン窒化膜より成るサイドウォールスペーサ３０とシリコン酸化膜より成るサイドウォールスペーサ３２とが形成されている。ゲート配線３６Ｒのメモリセルアレイと反対側の側壁部分には、シリコン酸化膜より成るサイドウォールスペーサ３２が形成されている。
【００４４】
次に、パッド領域１４について説明する。以下に述べるように、パッド領域１４には、メモリセルアレイ領域１２に形成されたフラッシュメモリセル３４と同一構造を有し、実際に記憶素子としては機能することのないダミーセル３８がマトリクス状に配列したダミーセルアレイが形成されている。
【００４５】
図２に示すように、パッド領域１４における半導体基板１６には、素子領域を画定する素子分離絶縁膜１８が形成されている。
【００４６】
素子分離絶縁膜１８により画定された活性領域上には、シリコン酸化膜より成るトンネル絶縁膜２０、ポリシリコン膜より成るフローティングゲート２２Ｄ、ＯＮＯ膜２４、及びポリシリコン膜より成るコントロールゲート（ワード線）２６Ｄが積層されている。コントロールゲート２６Ｄ両側の活性領域内には、ソース／ドレイン領域２８Ｄが形成されている。
【００４７】
フローティングゲート２２Ｄの側壁部分及びコントロールゲート２６Ｄの側壁部分には、シリコン窒化膜より成るサイドウォールスペーサ３０とシリコン酸化膜より成るサイドウォールスペーサ３２とが形成されている。
【００４８】
こうして、パッド領域１４において、後述するパッド電極４２下に、フローティングゲート２２Ｄとコントロールゲート２６Ｄとを有するスタック構造のゲート電極とソース／ドレイン領域２８Ｄとを有し、フラッシュメモリセル３４と同一構造のダミーセル３８が形成されている。パッド領域１４におけるダミーセル３８は、実際に記憶素子として機能することのないものである。
【００４９】
パッド領域１４においては、ワード線２６Ｒの幅と同一の幅を有する複数のダミーのワード線（コントロールゲート）２６Ｄが、ワード線２６Ｒの間隔と同一の一定の間隔で並行に形成され、規則正しく並んだラインアンドスペースパターンが形成されている。ダミーのワード線２６Ｄは、複数のダミーセル３８のコントロールゲートを含んでいる。
【００５０】
こうして、パッド領域１４において、複数のダミーセル３８がマトリクス状に配列したダミーセルアレイが形成されている。
【００５１】
ダミーセルアレイの周囲の境界領域における素子分離絶縁膜１８上には、コントロールゲート２６Ｄと同一導電層のポリシリコン膜より成るゲート配線３６Ｄが形成されている。ゲート配線３６Ｄのメモリセルアレイ側の側壁部分には、シリコン窒化膜より成るサイドウォールスペーサ３０とシリコン酸化膜より成るサイドウォールスペーサ３２とが形成されている。ゲート配線３６Ｄのメモリセルアレイと反対側の側壁部分には、シリコン酸化膜より成るサイドウォールスペーサ３２が形成されている。
【００５２】
メモリセルアレイ領域１２にメモリセルアレイが形成され、パッド領域１４にダミーセルアレイが形成された半導体基板１６上には、層間絶縁膜３９が形成されている。
【００５３】
層間絶縁膜３９上には、絶縁膜に埋め込まれた所定の層数の配線層を有する多層配線４０が形成されている。パッド領域１４における多層配線４０の最上層の配線層は、外部との電気的接続に用いられるパッド電極４２になっている。
【００５４】
こうして、本実施形態による半導体装置が構成されている。
【００５５】
本実施形態による半導体装置は、パッド領域１４におけるパッド電極４２下に、メモリセルアレイ領域１２におけるフラッシュメモリセル３４と同一構造のダミーセル３８が形成され、メモリセルアレイ領域１２におけるメモリセルアレイと同一構造のダミーセルアレイが形成されていることに主たる特徴がある。
【００５６】
本実施形態による半導体装置におけるダミーセル３８は、後述するように、フラッシュメモリセル３４と同時に形成されるものである。このため、フラッシュメモリセル３４を形成するためのメモリパターンと、ダミーセル３８を形成するためのダミーパターンとを有するマスクを用いたドライエッチングによりスタック構造のゲート電極をパターニングする。したがって、フラッシュメモリセル３４のスタック構造のゲート電極をドライエッチングによりパターニングする際に、ダミーセル３８を形成しない場合と比較して開口率の高いマスクを用いることになる。
【００５７】
図３は、フラッシュメモリセル３４のスタック構造のゲート電極を形成するためのドライエッチングに用いるマスク（レジスト膜）を示す平面図である。
【００５８】
図示するように、マスク４４には、メモリセルアレイ領域１２に対応する領域に、フラッシュメモリセル３４を形成するためのメモリパターンが形成されたメモリパターン領域４６が設けられている。
【００５９】
さらに、マスク４４には、パッド領域１４に対応する領域に、ダミーセル３８を形成するためのダミーパターンが形成されたダミーパターン領域４８が設けられている。
【００６０】
図４（ａ）はマスク４４を用いたドライエッチング後のメモリセルアレイ領域１４の状態を拡大して示す平面図であり、図４（ｂ）はマスク４４を用いたドライエッチング後のパッド領域１４の状態を拡大して示す平面図である。各図において、破線はマスク４４のパターンを示し、ハッチングが付された部分はマスク４４を用いたドライエッチングによりパターニングされたポリシリコン膜を示している。
【００６１】
マスク４４を用いたドライエッチングにより、メモリセルアレイ領域１２には、図４（ａ）に示すように複数のワード線２６Ｒが一定の間隔で並行に形成され、パッド領域１４には、図４（ｂ）に示すように、複数のダミーのワード線２６Ｄが、ワード線２６Ｒの間隔と同一の一定の間隔で並行に形成される。
【００６２】
このように、本実施形態では、フラッシュメモリセル３４を形成するためのメモリパターンが形成されたメモリパターン領域４６のみならず、ダミーセル３８を形成するためのダミーパターンが形成されたダミーパターン領域４８をも有する開口率の高いマスク４４を用いたドライエッチングにより、フラッシュメモリセル３４のスタック構造のゲート電極をパターニングする。したがって、このドライエッチングにおいて被エッチング膜のエッチングされる領域の面積を大きくすることができ、被エッチング膜がドライエッチングされる際に観測される特定波長の光の発光強度を強くすることができる。したがって、本実施形態によれば、ＥＰＤによりエッチングの終点を確実に検出することができる。
【００６３】
さらに、ダミーセル３８はフラッシュメモリセル３４と同一構造を有している。すなわち、パッド領域１４におけるダミーのワード線２６Ｄは、メモリセルアレイ領域１２におけるワード線２６Ｒの幅と同一の幅を有し、ワード線２６Ｒの間隔と同一の一定の間隔で配列して形成されている。このため、フラッシュメモリセル３４のスタック構造のゲート電極をドライエッチングによりパターニングする際に、ＥＰＤ信号が、異なるパターンに起因する波形の合成波形となることもない。したがって、エッチングの終点が誤検出されることもない。
【００６４】
次に、本実施形態による半導体装置の製造方法について図３乃至図１６を用いて説明する。なお、図５乃至図１６の各図において、（ａ）乃至（ｃ）の紙面左側はメモリセルアレイ領域１２における工程断面図であり、（ａ）の紙面左側は図４（ａ）のＡ−Ａ′線断面における工程断面図、（ｂ）の紙面左側は図４（ａ）のＢ−Ｂ′線断面における工程断面図、（ｃ）の紙面左側は図４（ａ）のＣ−Ｃ′線断面における工程断面図である。（ａ）乃至（ｃ）の紙面右側はパッド領域１４における工程断面図であり、（ａ）の紙面右側は図４（ｂ）のＤ−Ｄ′線断面における工程断面図、（ｂ）の紙面右側は図４（ｂ）のＥ−Ｅ′線断面における工程断面図、（ｃ）の紙面右側は図４（ｂ）のＦ−Ｆ′線断面における工程断面図である。
【００６５】
まず、半導体基板１６の表面に、例えばＬＯＣＯＳ法或いはＳＴＩ法により、素子分離絶縁膜１８を形成する（図５（ａ）、（ｂ）、（ｃ））。図５（ａ）、（ｂ）、（ｃ）は、素子分離膜１８をＳＴＩ法により形成した場合を想定している。
【００６６】
次いで、半導体基板１６に所定のウェルを形成した後、半導体基板１６を熱酸化し、素子分離絶縁膜１８により画定された活性領域上に、例えば膜厚１０ｎｍのシリコン酸化膜より成るトンネル絶縁膜２０を形成する（図６（ａ）、（ｂ）、（ｃ））。
【００６７】
次いで、トンネル絶縁膜２０が形成された半導体基板１６上に、例えばＣＶＤ法により、ポリシリコン膜２２を堆積する。このポリシリコン膜２２は、フローティングゲート２２Ｒ、２２Ｄを構成するための膜である。
【００６８】
次いで、フォトリソグラフィーによりフォトレジスト膜５０を形成した後、このフォトレジスト膜５０をマスクとしてポリシリコン膜２２をドライエッチングし、ポリシリコン膜２２をパターニングする（図７（ａ）、（ｂ）、（ｃ））。このパターニングは、メモリセルアレイ領域１２においてワード線２６Ｒの延在方向に隣接するフローティングゲート２２Ｒを分離するとともに、パッド領域１４においても同様にワード線２６Ｄの延在方向に隣接するフローティングゲート２２Ｄを分離するための予備的な加工と、周辺回路領域のポリシリコン膜２２の除去のために行うものである。
【００６９】
次いで、全面に、例えばＣＶＤ法により例えば膜厚５ｎｍのシリコン酸化膜及び例えば膜厚８ｎｍのシリコン窒化膜を堆積後、熱酸化法により例えば膜厚６ｎｍのシリコン酸化膜を成長し、シリコン酸化膜／シリコン窒化膜／シリコン酸化膜構造のＯＮＯ膜２４を形成する（図８（ａ）、（ｂ）、（ｃ））。
【００７０】
次いで、フォトリソグラフィー及びドライエッチングにより、周辺回路領域のＯＮＯ膜２４を選択的に除去する。
【００７１】
次いで、例えば熱酸化法によるシリコン酸化膜の成長と、シリコン酸化膜の選択的な除去を適宜繰り返して行うことにより、周辺回路領域の素子領域上に、形成される周辺トランジスタの種類に応じて厚さの異なるシリコン酸化膜より成るゲート絶縁膜を形成する。
【００７２】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１８０ｎｍのポリシリコン膜２６を堆積する（図９（ａ）、（ｂ）、（ｃ））。ポリシリコン膜２６は、コントロールゲート（ワード線）２６Ｒ、２６Ｄ、及び周辺回路領域における周辺トランジスタのゲート電極となる導電膜である。
【００７３】
次いで、ポリシリコン膜２６上に、例えばプラズマＣＶＤ法により例えば膜厚３０ｎｍのシリコン窒化膜５２を堆積する。このシリコン窒化膜５２は、リソグラフィーの際の反射防止膜及びエッチングマスクとして用いられるものである。
【００７４】
次いで、シリコン窒化膜５２上に、フォトリソグラフィーにより、フォトレジスト膜５４を形成する（図１０（ａ）、（ｂ）、（ｃ））。フォトレジスト膜５４は、コントロールゲート２６Ｒ、２６Ｄを形成するためのドライエッチングのマスクとして用いるものである。フォトレジスト膜５４は、図３及び図４に示すように、メモリパターン領域４６及びダミーパターン領域４８を有している。
【００７５】
次いで、フォトレジスト膜５４をマスクとして、シリコン窒化膜５２、ポリシリコン膜２６、ＯＮＯ膜２４及びポリシリコン膜２２をドライエッチングし、シリコン窒化膜５２、ポリシリコン膜２６、ＯＮＯ膜２４及びポリシリコン膜２２をパターニングする。この際、ＥＰＤによりドライエッチングにおいて観測される特定波長の光の発光強度の変化に基づいてエッチングの終点検出を行い、ポリシリコン膜２２のエッチングの終点が検出された時点で、ドライエッチングによるパターニングを終了する。
【００７６】
こうして、メモリセルアレイ領域１２にフラッシュメモリセル３４のコントロールゲート（ワード線）２６Ｒ及びフローティングゲート２２Ｒを形成し、パッド領域１４にダミーセル３８のコントロールゲート（ワード線）２６Ｄ及びフローティングゲート２２Ｄを形成する（図４（ａ）、（ｂ）、図１１（ａ）、（ｂ）、（ｃ））。
【００７７】
このように、本実施形態では、フラッシュメモリセル３４を形成するためのメモリパターンが形成されたメモリパターン領域４６のみならず、ダミーセル３８を形成するためのダミーパターンが形成されたダミーパターン領域４８をも有する開口率の高いフォトレジスト膜５４をマスクとして用いたドライエッチングにより、ポリシリコン膜２６、２２をパターニングする。したがって、このドライエッチングにおいて被エッチング膜のエッチングされる領域の面積を大きくすることができ、被エッチング膜がドライエッチングされる際に観測される特定波長の光の発光強度を強くすることができる。したがって、本実施形態によれば、ＥＰＤによりエッチングの終点を確実に検出することができる。
【００７８】
さらに、本実施形態では、ダミーセル３８を、フラッシュメモリセル３４と同一構造を有するように形成する。すなわち、パッド領域１４におけるダミーのワード線２６Ｄを、メモリセルアレイ領域１２におけるワード線２６Ｒの幅と同一の幅を有し、ワード線２６Ｒの間隔と同一の一定の間隔で並行に形成する（図４（ａ）、（ｂ）参照）。このため、フラッシュメモリセル３４のスタック構造のゲート電極をドライエッチングによりパターニングする際に、ＥＰＤ信号が、異なるパターンに起因する波形の合成波形となることもない。したがって、エッチングの終点が誤検出されることもない。
【００７９】
次いで、ワード線２６Ｒ、２６Ｄ及びフローティングゲート２２Ｒ、２２Ｄをマスクとして、メモリセルアレイ領域１２及びパッド領域１４に選択的にイオン注入を行い、ワード線２６Ｒの両側の活性領域内にソース／ドレイン領域２８Ｒを形成し、ワード線２６Ｄの両側の活性領域内にソース／ドレイン領域２８Ｄを形成する。
【００８０】
こうして、メモリセルアレイ領域１２において複数のフラッシュメモリセル３４がマトリクス状に形成され、パッド領域１４において複数のダミーセル３８がマトリクス状に形成される。
【００８１】
次いで、全面に例えばＣＶＤ法により例えば膜厚１１５ｎｍのシリコン窒化膜を堆積後、このシリコン窒化膜をエッチバックし、コントロールゲート、フローティングゲート、ゲート配線の側壁部分に、シリコン窒化膜よりなるサイドウォールスペーサ３０を形成する（図１３（ａ）、（ｂ）、（ｃ））。
【００８２】
次いで、フォトリソグラフィーによりフォトレジスト膜５６を形成した後（図１４（ａ）、（ｂ）、（ｃ））、フォトレジスト膜５６をマスクとしてポリシリコン膜２６をドライエッチングし、ポリシリコン膜２６をパターニングする。このパターニングは、周辺回路領域における周辺トランジスタのゲート電極を形成するためのものである。このとき、メモリセルアレイ領域１２の境界領域及びパッド領域１４の境界領域におけるポリシリコン膜２６もパターニングされ、ゲート配線３６Ｒ、３６Ｄがそれぞれ形成される（図１５（ａ）、（ｂ）、（ｃ））。
【００８３】
次いで、周辺回路領域に選択的にイオン注入を行い、周辺トランジスタのＬＤＤ領域又はエクステンション領域となる不純物拡散領域を形成する。
【００８４】
次いで、全面に例えばＣＶＤ法により例えば膜厚１００ｎｍのシリコン酸化膜を堆積後、このシリコン酸化膜をエッチバックし、コントロールゲート２６Ｒ、２６Ｄ、フローティングゲート２２Ｒ、２２Ｄ、ゲート配線２６Ｒ、３６Ｄの側壁部分に、シリコン酸化膜よりなるサイドウォールスペーサ５０を形成する（図１６（ａ）、（ｂ）、（ｃ））。
【００８５】
次いで、周辺回路領域に選択的にイオン注入を行い、周辺トランジスタのゲート電極の両側の活性領域内に不純物拡散領域を形成し、周辺トランジスタのソース／ドレイン領域を形成する。
【００８６】
以後、全面に層間絶縁膜３９を形成した後、通常の多層配線プロセスにより、パッド領域１４におけるパッド電極４２を含む多層配線４０を形成し、図１及び図２に示す本実施形態による半導体装置を完成する。
【００８７】
このように、本実施形態によれば、パッド領域１４におけるパッド電極４２下に、メモリセルアレイ領域１２におけるメモリセルアレイと同一構造のダミーセルアレイを形成するので、フラッシュメモリセル３４のスタック構造のゲート電極をドライエッチングによりパターニングする際に、ＥＰＤによりこのエッチングの終点を誤検出することなく確実に検出することができる。
【００８８】
［第２実施形態］
本発明の第２実施形態による半導体装置及びその製造方法を図１７乃至図１９を用いて説明する。図１７は、本実施形態による半導体装置の１チップを示す平面図である。図１８は、本実施形態による半導体装置の構造を示す断面図である。図１９は、本実施形態による半導体装置におけるスタック構造のゲート電極のパターニングに用いるマスクを示す平面図である。なお、第１実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【００８９】
本実施形態による半導体装置は、第１実施形態による半導体装置においてパッド領域１４に形成されていたのと同様のダミーセル３８がマトリクス状に配列して形成されたダミーセルアレイ領域６２が、チップ５８に設けられたモジュール領域６０の間の空き領域に設けられていることに主たる特徴がある。
【００９０】
図１７に示すように、本実施形態による半導体装置のチップ５８には、第１実施形態による半導体装置と同様に、フラッシュメモリセル３４がマトリクス状に配列して形成されているメモリセルアレイ領域１２が設けられている。チップ５８の周縁部には、パッド電極４２が形成されているパッド領域１４が複数設けられている。なお、本実施形態による半導体装置では、第１実施形態による半導体装置と異なり、パッド領域１４にダミーセル３８は形成されていない。
【００９１】
チップ５８のパッド領域１４に囲まれた領域には、マクロモジュール等の回路モジュールが形成されているモジュール領域６０が設けられている。モジュール領域６０の間の空き領域には、ダミーセルアレイ領域６２が設けられている。ダミーセルアレイ領域６２には、第１実施形態による半導体装置においてパッド領域１４に形成されていたのと同様のダミーセル３８がマトリクス状に配列して形成されている。
【００９２】
図１８は、本実施形態による半導体装置におけるメモリセルアレイ領域１２及びダミーセルアレイ領域６２の断面構造を示している。
【００９３】
図示するように、メモリセルアレイ領域１２における半導体基板１６上には、第１実施形態による半導体装置と同様にフラッシュメモリセル３４が形成されている。こうしてメモリセルアレイ領域１２において、複数のフラッシュメモリセル３４がマトリクス状に配列したメモリセルアレイが形成されている。
【００９４】
ダミーセルアレイ領域６２における半導体基板１６上には、第１実施形態による半導体装置においてパッド領域１４に形成されていたのと同様のダミーセル３８が形成されている。こうして、ダミーセルアレイ領域６２において、複数のダミーセル３８がマトリクス状に配列したダミーセルアレイが形成されている。複数のダミーのワード線（コントロールゲート）２６Ｄは、第１実施形態による半導体装置と同様に、メモリセルアレイ領域１２におけるワード線２６Ｒの幅と同一の幅を有し、ワード線２６Ｒの間隔と同一の一定の間隔で並行に形成されている。
【００９５】
このように、本実施形態による半導体装置は、モジュール領域６０の間の空き領域に設けられたダミーセルアレイ領域６２に、メモリセルアレイ領域１２におけるフラッシュメモリセル３４と同一構造のダミーセル３８が形成され、メモリセルアレイ領域１２におけるメモリセルアレイと同一構造のダミーセルアレイが形成されていることに主たる特徴がある。
【００９６】
本実施形態による半導体装置におけるダミーセル３８も、第１実施形態と同様に、フラッシュメモリセル３４と同時に形成されるものである。このため、フラッシュメモリセル３４を形成するためのメモリパターンと、ダミーセル３８を形成するためのダミーパターンとを有するマスクを用いたドライエッチングによりスタック構造のゲート電極をパターニングする。したがって、フラッシュメモリセル３４のスタック構造のゲート電極をドライエッチングによりパターニングする際に、ダミーセル３８を形成しない場合と比較して開口率の高いマスクを用いることになる。
【００９７】
図１９は、本実施形態におけるフラッシュメモリセル３４のスタック構造のゲート電極を形成するためのドライエッチングに用いるマスク（レジスト膜）を示す平面図である。
【００９８】
図示するように、マスク６４には、メモリセルアレイ領域１２に対応する領域に、フラッシュメモリセル３４を形成するためのメモリパターンが形成されたメモリパターン領域４６が設けられている。
【００９９】
さらに、マスク６４には、ダミーセルアレイ領域６２に対応する領域に、ダミーセル３８を形成するためのダミーパターンが形成されたダミーパターン領域６６が設けられている。
【０１００】
このように、本実施形態では、フラッシュメモリセル３４を形成するためのメモリパターンが形成されたメモリパターン領域４６のみならず、ダミーセル３８を形成するためのダミーパターンが形成されたダミーパターン領域６６をも有する開口率の高いマスク６４を用いたドライエッチングにより、フラッシュメモリセル３４のスタック構造のゲート電極をパターニングする。したがって、このドライエッチングにおいて被エッチング膜のエッチングされる領域の面積を大きくすることができ、被エッチング膜がドライエッチングされる際に観測される特定波長の光の発光強度を強くすることができる。したがって、本実施形態によれば、ＥＰＤによりエッチングの終点を確実に検出することができる。
【０１０１】
さらに、ダミーセル３８はフラッシュメモリセル３４と同一構造を有しているので、第１実施形態と同様に、フラッシュメモリセル３４のスタック構造のゲート電極をドライエッチングによりパターニングする際に、ＥＰＤ信号が、異なるパターンに起因する波形の合成波形となることもない。したがって、エッチングの終点が誤検出されることもない。
【０１０２】
なお、本実施形態による半導体装置は、ダミーセル３８のレイアウトに関する点以外、すなわちパッド領域１４ではなくダミーセルアレイ領域６２にダミーセル３８を形成する点以外は、第１実施形態による半導体装置と同様にして製造することができる。
【０１０３】
このように、本実施形態によれば、モジュール領域６０の間の空き領域に設けられたダミーセルアレイ領域６２に、メモリセルアレイ領域１２におけるメモリセルアレイと同一構造のダミーセルアレイを形成するので、フラッシュメモリセル３４のスタック構造のゲート電極をドライエッチングによりパターニングする際に、ＥＰＤによりこのエッチングの終点を誤検出することなく確実に検出することができる。
【０１０４】
［第３実施形態］
本発明の第３実施形態による半導体装置及びその製造方法について図２０及び図２１を用いて説明する。図２０は、本実施形態による半導体装置の１チップを示す平面図である。図２１は、本実施形態による半導体装置におけるスタック構造のゲート電極のパターニングに用いるマスクを示す平面図である。なお、第１及び第２実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１０５】
本実施形態による半導体装置は、第１実施形態による半導体装置と同様にダミーセル３８が形成されているパッド領域１４と、第２実施形態による半導体装置と同様にダミーセル３８が形成されているダミーセルアレイ領域６２との双方を有している点に主たる特徴がある。
【０１０６】
図２０に示すように、本実施形態による半導体装置のチップ６８には、第１実施形態による半導体装置と同様に、フラッシュメモリセル３４がマトリクス状に配列して形成されているメモリセルアレイ領域１２が設けられている。
【０１０７】
チップ６８の周縁部には、第１実施形態による半導体装置と同様に、ダミーセル３８がマトリクス状に配列して形成されているパッド領域１４が複数設けられている。
【０１０８】
チップ５８に設けられたモジュール領域６０の間の空き領域には、第２実施形態による半導体装置と同様に、ダミーセル３８がマトリクス状に配列して形成されているダミーセルアレイ領域６２が設けられている。
【０１０９】
このように、本実施形態による半導体装置は、第１実施形態による半導体装置と同様のパッド領域１４と、第２実施形態による半導体装置と同様のダミーセルアレイ領域６２とを有していることに主たる特徴がある。すなわち、パッド領域１４及びダミーセルアレイ領域６２の双方の領域に、メモリセルアレイ領域１２におけるフラッシュメモリセル３４と同一構造のダミーセル３８が形成され、メモリセルアレイ領域１２におけるメモリセルアレイと同一構造のダミーセルアレイが形成されていることに主たる特徴がある。
【０１１０】
本実施形態では、パッド領域１４及びダミーセルアレイ領域６２の双方にダミーセル３８を形成するため、第１及び第２実施形態と比較して更に開口率の高いマスクを用いたドライエッチングによりフラッシュメモリ３４のスタック構造のゲート電極をパターニングする。
【０１１１】
図２１は、本実施形態におけるフラッシュメモリセル３４のスタック構造のゲート電極を形成するためのドライエッチングに用いるマスク（レジスト膜）を示す平面図である。
【０１１２】
図示するように、マスク７０には、メモリセルアレイ領域１２に対応する領域に、フラッシュメモリセル３４を形成するためのメモリパターンが形成されたメモリパターン領域４６が設けられている。
【０１１３】
さらに、マスク７０には、パッド領域１４に対応する領域に、ダミーセル３８を形成するためのダミーパターンが形成されたダミーパターン領域４８が設けられ、ダミーセルアレイ領域６２に対応する領域に、ダミーセル３８を形成するためのダミーパターンが形成されたダミーパターン領域６６が設けられている。
【０１１４】
このように、本実施形態では、フラッシュメモリセル３４を形成するためのメモリパターンが形成されたメモリパターン領域４６のみならず、ダミーセル３８を形成するためのダミーパターンが形成されたダミーパターン領域４８、６６をも有する開口率の高いマスク６４を用いたドライエッチングにより、スタック構造のゲート電極をパターニングする。したがって、このドライエッチングにおいて被エッチング膜のエッチングされる領域の面積を更に大きくすることができ、被エッチング膜がドライエッチングされる際に観測される特定波長の光の発光強度を更に強くすることができる。したがって、本実施形態によれば、ＥＰＤによりエッチングの終点を更に確実に検出することができる。
【０１１５】
なお、本実施形態による半導体装置は、ダミーセル３８のレイアウトに関する点以外、すなわちパッド領域１４及びダミーセルアレイ領域６２の双方にダミーセル３８を形成する点以外は、第１実施形態による半導体装置と同様にして製造することができる。
【０１１６】
このように、本実施形態によれば、パッド領域１４及びダミーセルアレイ領域６２の双方の領域に、メモリセルアレイ領域１２におけるメモリセルアレイと同一構造のダミーセルアレイを形成するので、フラッシュメモリセル３４のスタック構造のゲート電極をドライエッチングによりパターニングする際に、ＥＰＤによりこのエッチングの終点を誤検出することなく更に確実に検出することができる。
【０１１７】
［第４実施形態］
本発明の第４実施形態による半導体装置及びその製造方法について図２２及び図２３を用いて説明する。図２３は、本実施形態による半導体装置の構造を示す断面図である。図２４は、本実施形態による半導体装置の製造方法を示す工程断面図である。なお、第１乃至第３実施形態による半導体装置及びその製造方法と同一の構成要素には、同一の符号を付して説明を省略または簡潔にする。
【０１１８】
本実施形態による半導体装置の基本的構成は、第１実施形態による半導体装置とほぼ同様である。本実施形態による半導体装置は、第１実施形態による半導体装置において、ダミーのワード線２６Ｄの延在方向でダミーセル３８のフローティングゲート２２Ｄが分離されていないものである。
【０１１９】
図２２は、本実施形態による半導体装置においてパッド領域１４に設けられたダミーのワード線２６Ｄの延在方向に沿った断面を示している。
【０１２０】
図示するように、パッド領域１４において、ワード線２６Ｄ下のフローティングゲート２２Ｄは、ワード線２６Ｄの延在方向で分離されていない。すなわち、ワード線２６Ｄの延在方向において隣接する複数のフローティングゲート２２Ｄが繋がっている。このため、パッド領域１４には、ワード線２６Ｄとワード線２６Ｄの延在方向において繋がった複数のフローティングゲート２２Ｄとを有するダミーパターン７２が形成されている。
【０１２１】
なお、メモリセルアレイ領域１２においては、第１実施形態による半導体装置と同様に、ワード線２６Ｒ下のフローティングゲート２２Ｒは、ワード線２６Ｒの延在方向で分離されている。
【０１２２】
このように、パッド領域１４において、ダミーのワード線２６Ｄの延在方向でフローティングゲート２２Ｄが分離されておらず、ワード線２６Ｄとワード線２６Ｄの延在方向おいて繋がった複数のフローティングゲート２２Ｄとを有するダミーパターン７２が形成されていてもよい。
【０１２３】
次に、本実施形態による半導体装置の製造方法について図２３を用いて説明する。なお、図２３では、パッド領域１４におけるワード線２６Ｄの延在方向に沿った断面のみの工程断面図を示す。
【０１２４】
まず、図５及び図６に示す第１実施形態による半導体装置の製造方法と同様にして、トンネル絶縁膜２０までを形成する。
【０１２５】
次いで、トンネル絶縁膜２０が形成された半導体基板１６上に、例えばＣＶＤ法により、ポリシリコン膜２２を堆積する（図２３（ａ））。
【０１２６】
次いで、フォトリソグラフィーによりフォトレジスト膜７４を形成した後、このフォトレジスト膜７４をマスクとしてポリシリコン膜２２をドライエッチングし、ポリシリコン膜２２をパターニングする（図２３（ｂ））。このパターニングは、メモリセルアレイ領域１２においてワード線２６Ｒの延在方向に隣接するフローティングゲート２２Ｒを分離するための予備的な加工と、周辺回路領域のポリシリコン膜２２の除去のために行うものである。本実施形態では、このパターニングの際に、パッド領域１４においてはワード線２６Ｄの延在方向に隣接するフローティングゲート２２Ｄを分離しない。
【０１２７】
次いで、第１実施形態による半導体装置の製造方法と同様にして、全面にＯＮＯ膜２４を形成する（図２３（ｃ））。この後、フォトリソグラフィー及びドライエッチングにより、周辺回路領域のＯＮＯ膜２４を選択的に除去する。
【０１２８】
次いで、第１実施形態による半導体装置の製造方法と同様にして、周辺回路領域の素子領域上にシリコン酸化膜より成るゲート絶縁膜を形成した後、全面にポリシリコン膜２６を堆積する（図２３（ｃ））。
【０１２９】
以後の工程は、図１０乃至図１６に示す第１実施形態による半導体装置の製造方法と同様であるので説明を省略する。
【０１３０】
[変形実施形態］
本発明は上記実施形態に限らず種々の変形が可能である。
【０１３１】
例えば、上記実施形態では、ダミーのワード線２６Ｄが、メモリセルアレイ領域１２におけるワード線２６Ｒの間隔と同一の一定の間隔で配列して形成されている場合を例に説明したが、ワード線２６Ｄの間隔は、ワード線２６Ｒの間隔と必ずしも同一である必要はない。但し、メモリセルアレイ領域１２におけるワード線２６Ｒの間隔をＸ、ダミーのワード線２６Ｄの間隔をＹとすると、０．５×Ｘ≦Ｙ≦２．５×Ｘであることが望ましい。ダミーのワード線２６Ｄの間隔Ｙをこのような範囲に設定するのは、以下のような理由によるものである。即ち、ダミーのワード線２６Ｄの間隔Ｙが０．５×Ｘより小さい場合には、フラッシュメモリセル３４のスタック構造のゲート電極をドライエッチングによりパターニングする際に、メモリセルアレイ領域１２におけるエッチングの進行と、ダミーセル３８を形成するパッド領域１４又はダミーセルアレイ領域６２におけるエッチングの進行とが著しく異なってしまうためである。また、ダミーのワード線２６Ｄの間隔Ｙが２．５×Ｘより大きい場合にも、フラッシュメモリセル３４のスタック構造のゲート電極をドライエッチングによりパターニングする際に、メモリセルアレイ領域１２におけるエッチングの進行と、ダミーセル３８を形成するパッド領域１４又はダミーセルアレイ領域６２におけるエッチングの進行とが著しく異なってしまうためである。そうすると、エッチングの終点を正確に検出することができない。このような理由により、本実施形態では、０．５×Ｘ≦Ｙ≦２．５×Ｘとなるように、ダミーのワード線２６Ｄの間隔Ｙを設定している。
【０１３２】
また、上記実施形態では、ダミーのワード線２６Ｄが、メモリセルアレイ領域１２におけるワード線２６Ｒの幅と同一の幅を有している場合を例に説明したが、ワード線２６Ｄの幅は、ワード線２６Ｒの幅と必ずしも同一である必要はない。
【０１３３】
また、上記第４実施形態では、第１実施形態による半導体装置においてダミーセル３８のフローティングゲート２２Ｄがワード線２６Ｄの延在方向で分離されていない場合を例に説明したが、他の実施形態による半導体装置においても、パッド領域１４、ダミーセルアレイ領域６２に形成されたダミーセル３８のフローティングゲート２２Ｄがワード線２６Ｄに沿った方向で分離されていなくてもよい。
【０１３４】
また、上記実施形態では、フローティングゲート２２Ｒ、２２Ｄをポリシリコン膜により形成する場合を例に説明したが、フローティングゲート２２Ｒ、２２Ｄを構成する材料は必ずしもポリシリコン膜である必要はなく、種々の導電膜によりフローティングゲート２２Ｒ、２２Ｄを構成することができる。
【０１３５】
また、上記実施形態では、コントロールゲート２６Ｒ、２６Ｄをポリシリコン膜により形成する場合を例に説明したが、コントロールゲート２６Ｒ、２６Ｄを構成する材料は必ずしもポリシリコン膜である必要はなく、種々の導電膜によりコントロールゲート２６Ｒ、２６Ｄを構成することができる。
【０１３６】
また、上記実施形態では、フローティングゲート２２Ｒとコントロールゲート２６Ｒとの間及びフローティングゲート２２Ｄとコントロールゲート２６Ｄとの間の絶縁膜をＯＮＯ膜２４により形成する場合を例に説明したが、ゲート間の絶縁膜は必ずしもＯＮＯ膜である必要はない。
【０１３７】
また、上記実施形態では、フラッシュメモリを混載したロジック半導体装置を例に説明したが、本発明は、フラッシュメモリを搭載した半導体装置に広く適用することができる。
【図面の簡単な説明】
【０１３８】
【図１】本発明の第１実施形態による半導体装置の１チップを示す平面図である。
【図２】本発明の第１実施形態による半導体装置の構造を示す断面図である。
【図３】本発明の第１実施形態による半導体装置におけるスタック構造のゲート電極のパターニングに用いるマスクを示す平面図である。
【図４】図３に示すマスクを用いたドライエッチング後のメモリセルアレイ領域及びパッド領域を拡大して示す平面図である。
【図５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１０】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１１】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１２】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１３】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１４】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１５】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１６】本発明の第１実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１７】本発明の第２実施形態による半導体装置の１チップを示す平面図である。
【図１８】本発明の第２実施形態による半導体装置の構造を示す断面図である。
【図１９】本発明の第２実施形態による半導体装置におけるスタック構造のゲート電極のパターニングに用いるマスクを示す平面図である。
【図２０】本発明の第３実施形態による半導体装置の１チップを示す平面図である。
【図２１】本発明の第３実施形態による半導体装置におけるスタック構造のゲート電極のパターニングに用いるマスクを示す平面図である。
【図２２】本発明の第４実施形態による半導体装置の構造を示す断面図である。
【図２３】本発明の第４実施形態による半導体装置の製造方法を示す工程断面図である。
【図２４】フラッシュメモリセルアレイが高密度に配置されたメモリ製品の１チップ等を示す図である。
【図２５】フラッシュメモリセルアレイが混載されたロジック半導体装置の１チップ等を示す図である。
【図２６】異なる２種以上のパターンが存在する場合におけるエッチングの終点の誤検出を説明する図（その１）である。
【図２７】異なる２種以上のパターンが存在する場合におけるエッチングの終点の誤検出を説明する図（その２）である。
【符号の説明】
【０１３９】
１０…チップ
１２…メモリセルアレイ領域
１４…パッド領域
１６…半導体基板
１８…素子分離絶縁膜
２０…トンネル絶縁膜
２２…ポリシリコン膜
２２Ｒ…フローティングゲート
２２Ｄ…フローティングゲート
２４…ＯＮＯ膜
２６…ポリシリコン膜
２６Ｒ…コントロールゲート
２６Ｄ…コントロールゲート
２８Ｒ…ソース／ドレイン領域
２８Ｄ…ソース／ドレイン領域
３０…サイドウォールスペーサ
３２…サイドウォールスペーサ
３４…フラッシュメモリセル
３６Ｒ…ゲート配線
３６Ｄ…ゲート配線
３８…ダミーセル
３９…層間絶縁膜
４０…多層配線
４２…パッド電極
４４…マスク
４６…メモリパターン領域
４８…ダミーパターン領域
５０…フォトレジスト膜
５２…シリコン窒化膜
５４…フォトレジスト膜
５６…フォトレジスト膜
５８…チップ
６０…マクロモジュール
６２…ダミーセルアレイ領域
６４…マスク
６６…ダミーパターン領域
６８…チップ
７０…マスク
７２…ダミーパターン
７４…フォトレジスト膜
１００…チップ
１０２…メモリセルアレイ領域
１０４…パッド領域
１０６…マスク
１０８…パターン領域
１１０…チップ
１１２…メモリセルアレイ領域
１１４…マスク
１１６…パターン領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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