(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト領域と第２導電型のコラム領域が交互に配置されたＰＮ並列領域と、
前記ドリフト領域上であって、前記コラム領域とは上下に重ならない位置に形成されたトレンチゲートと、
前記トレンチゲートの内面に形成された絶縁膜と、
を有する半導体装置の製造方法であって、
前記ドリフト領域の不純物濃度Ｑｎと前記コラム領域の不純物濃度ＱｐがＱｎ＞Ｑｐのときのドレイン−ソース間耐圧とＱｎ＝Ｑｐのときのドレイン−ソース間耐圧との差分に基づき、前記トレンチゲートの底部に形成された絶縁膜の厚さを決定し、
決定された厚みの絶縁膜を前記トレンチゲートの底部に形成し、前記ドリフト領域、前記コラム領域の調整を行う、
半導体装置の製造方法。
【請求項２】
前記第１導電型はＮ型であり、前記第２導電型はＰ型であり、
前記トレンチゲートの底部に形成された絶縁膜の厚さは２５ｎｍ以上であり、
このときのＱｎは、８×１０１６（ｃｍ−３）以下である請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１導電型はＰ型であり、前記第２導電型はＮ型であり、
前記トレンチゲートの底部に形成された絶縁膜の厚さは２５ｎｍ以上であり、
このときのＱｎは、８×１０１６（ｃｍ−３）以下である請求項１に記載の半導体装置の製造方法。
【請求項４】
前記ＰＮ並列領域上に形成された第２導電型のベース領域をさらに備え、
前記ベース領域に達するトレンチ内に形成されたソースコンタクト電極を有する請求項１〜３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記トレンチゲート底部の絶縁膜は、当該トレンチゲート側面の絶縁膜よりも厚いことを特徴とする請求項１〜４のいずれか１項に記載の半導体装置の製造方法。
【請求項６】
前記コラム領域は、断面を観察したときに、複数の島状の領域が離間して配置された構造、複数の島状の領域が接するように配置された構造、又は柱状の領域が配置された構造のいずれかであることを特徴とする請求項１〜５のいずれか１項に記載の半導体装置の製造方法。
【請求項７】
前記トレンチゲートの底部の絶縁膜は、化学気相成長法又は熱酸化法により形成されることを特徴とする請求項１〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
Ｑｎ＝Ｑｐの関係を満たすように、前記ドリフト領域、前記コラム領域の調整が行われることを特徴とする請求項１〜７のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特にスーパージャンクション構造を有する、ＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ：Metal-Oxide-Semiconductor Field-Effect Transistor）、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）等の高耐圧半導体装置の製造方法に関する。
【背景技術】
【０００２】
高耐圧ＭＯＳＦＥＴの特性として重要なものにオン抵抗とブレークダウン耐圧がある。オン抵抗は主にエピタキシャル層の抵抗率に依存し、エピタキシャル層中の不純物濃度を高くすると低減できる。しかしながら、オン抵抗を低減すると、ブレークダウン耐圧が低下してしまうというトレードオフの関係がある。
【０００３】
このトレードオフの関係を解決する手段としてスーパージャンクション構造がある。スーパージャンクション構造とは、従来型の高耐圧ＭＯＳＦＥＴのようなエピタキシャル層で形成される単一導電型のドリフト層の代わりに、Ｐ型領域とＮ型領域を交互に繰り返し配置した構造である。
【０００４】
Ｐ型領域／Ｎ型領域の幅、不純物濃度のバランスを最適に調節することで、ドリフト領域の空乏層の拡がりが最大化される。この結果、従来型の高耐圧ＭＯＳＦＥＴと同等の耐圧を維持したまま、ドリフト抵抗を低減することができ、オン抵抗を低減することができる。
【０００５】
特許文献１〜３には、スーパージャンクション構造を有し、トレンチ底部の絶縁膜がトレンチ側面の絶縁層よりも厚く形成された半導体装置が記載されている。特許文献１に記載の半導体装置では、トレンチゲート下にＰ型のフローティング層が設けられている。また、ソースコンタクトとＮ型基板とを接続するＰ型の中継コラム領域が設けられている。この半導体装置では、ＭＯＳＦＥＴの逆回復時にドリフト領域中のホールがＰ型のフローティング領域を経由して流れる。これにより、ホールの流れが緩やかになり、リカバリ特性が改善され、サージの発生が抑制される。
【０００６】
特許文献２に記載の半導体装置では、トレンチ底面の結晶面方位が（１１０）、トレンチ側面が（００１）となっている。（１１０）面での酸化速度が（００１）面でのそれよりも速いことを利用して、トレンチゲート底面のゲート絶縁膜のほうがトレンチゲート側面のゲート絶縁膜よりも厚く形成されている。この結果、ソース−ドレイン間に印加されたバイアスによりトレンチゲート底面に加わる電界が緩和され、ブレークダウン耐圧が高められている。
【０００７】
特許文献３に記載の半導体装置では、Ｎ＋型シリコン基板とＰ型エピタキシャル層の境界においてＰ型エピタキシャル層内の互いに離間した位置に、イオン注入により埋込Ｎ型領域が形成されている。埋込Ｎ型領域とＰ型エピタキシャル層との間の接合は、スーパージャンクション構造を形成している。また、トレンチがＰ型エピタキシャル層及び埋込Ｎ領域を貫通して、Ｎ＋基板に達している。トレンチ底部の絶縁膜は、側面の絶縁膜よりも厚くなっている。
【０００８】
また、特許文献４、５、非特許文献１には、スーパージャンクション構造を有しない縦型ＭＯＳＦＥＴでトレンチ底部の絶縁膜をトレンチ側面の絶縁膜よりも厚くした半導体装置が記載されている。特許文献４に記載の半導体装置では、トレンチ底部の酸化膜を厚くすることでゲート−ドレイン間容量Ｃｇｄを小さくし、入力容量Ｃｉｓｓ、期間容量Ｃｒｓｓを小さくして、ドライブ駆動損失及びスイッチング損失を低減している。
【０００９】
特許文献５には、ドリフト層となるエピタキシャル層中にフローティング層を埋め込んだフローティング構造を有する半導体装置が記載されている。この半導体装置においても、トレンチ底部の絶縁膜がトレンチ側面の絶縁膜よりも厚くなっている。
【００１０】
非特許文献１では、トレンチの側面の酸化膜中に窒化膜が形成された半導体装置が記載されている。酸化膜形成時に、窒化膜と基板との間の酸化膜に沿って形成されるバーズビークを利用して、トレンチ底部の酸化膜の膜厚がトレンチ側面の酸化膜の膜厚よりも厚くなるように形成されている。非特許文献１に記載の半導体装置においては、ブレークダウン耐圧を最も確保できるトレンチ底部の酸化膜の膜厚は１５０ｎｍであると記載されている。
【００１１】
また、スーパージャンクション構造のＭＯＳＦＥＴにおいて、アバランシェ耐量を高くするために、ドリフト領域の不純物濃度Ｑｎ＜コラム領域の不純物濃度Ｑｐの領域で設計することが知られている。非特許文献２では、アバランシェ耐量を確保するためにコラム幅を大きくするか、コラム領域の不純物濃度を高くしてＱｎ＜Ｑｐの領域にで、コラム領域の幅、不純物濃度が設計されている。これはコラム領域の底部−ドリフト領域間の接合界面の空乏層の拡がりを押さえ、電界集中ポイントを作ることで、当該電界集中ポイントを耐圧決定点とするためである。
【００１２】
しかしながら、上記の半導体装置では以下のような問題点がある。特許文献１では、中継コラム領域とトレンチゲート下に設けられたフローティング領域の２つのＰ型領域からの空乏層の拡がりによって、電流経路が妨げられてしまう（ＪＦＥＴ効果）。このため、オン抵抗の低減が困難となる。また、構造が複雑なため、コラム領域とドリフト領域のチャージバランスの制御が困難となる上に、製造コストもかかってしまう。
【００１３】
また、特許文献２では、トレンチの結晶面方位の違いにより、トレンチ底部と側面の絶縁膜の厚さを異ならせている。非特許文献３には、（１１０）面と、（００１）面と等価の（１００）面の酸化膜の酸化レートの違いが記載されている。これによると、仮に、（１１０）面上に１００ｎｍの熱酸化膜を形成しようとすると、同時間では、（１００）面上で酸化膜厚は７０〜８０ｎｍ形成される。このため、トレンチ底部と側面の絶縁膜の膜厚をそれぞれ独立して制御することができず、デバイスの製造が制限されてしまう。
【００１４】
スーパージャンクション構造の場合、トレンチ底部の絶縁膜は、臨界電界やスーパージャンクション固有のパラメータによって決まる適切な厚さが必要となる。しかしながら、特許文献３では、トレンチ底部の絶縁膜の厚さがトレンチ側面の絶縁膜の厚さよりも厚くすることが記載されているものの、適切なトレンチ底部の絶縁膜の厚さについては言及されていない。適切な厚さのトレンチ底部の絶縁膜が確保されていなければ、ブレークダウン電流がトレンチ側に流れて、アバランシェ耐量が低くなる。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００６−３５１７１３号公報
【特許文献２】特開２００８−２２７４４１号公報
【特許文献３】特開２００８−１０８９６２号公報
【特許文献４】特開平５−３３５５８２号公報
【特許文献５】特開２００８−１０３３７８号公報
【非特許文献】
【００１６】
【非特許文献１】T. Aoki et al, Proceedings of the 18th International Symposium on Power Semiconductor Devices & IC's, Naples, pp.85-88
【非特許文献２】W. Saito et al, Proceedings of 2004 International Symposium on Power Semiconductor Devices & ICs, Kitakyushu, pp.459-462
【非特許文献３】ＶＬＳＩ製造技術（日経ＢＰ社）、第９２項
【非特許文献４】Y. Onishi et al, Proceedings of the 20th International Symposium on Power Semiconductor Devices & IC's, Orlando, FL, pp.111-114
【非特許文献５】J. Sakakibara et al, Proceedings of the 20th International Symposium on Power Semiconductor Devices & IC's, Orlando, FL, pp.299-302
【発明の概要】
【発明が解決しようとする課題】
【００１７】
このように、上記の半導体装置では、スーパージャンクション構造を有する半導体装置において、コラム領域とドリフト領域を適切なチャージバランスで設計することができないという問題がある。
【課題を解決するための手段】
【００１８】
本発明の一態様に係る半導体装置の製造方法は、第１導電型のドリフト領域と第２導電型のコラム領域が交互に配置されたＰＮ並列領域と、前記ドリフト領域上であって、前記コラム領域とは上下に重ならない位置に形成されたトレンチゲートと、前記トレンチゲートの内面に形成された絶縁膜とを有する半導体装置の製造方法であって、前記ドリフト領域の不純物濃度Ｑｎと前記コラム領域の不純物濃度ＱｐがＱｎ＞Ｑｐのときのドレイン−ソース間耐圧とＱｎ＝Ｑｐのときのドレイン−ソース間耐圧との差分に基づき、前記トレンチゲートの底部に形成された絶縁膜の厚さを決定し、決定された厚みの絶縁膜を前記トレンチゲートの底部に形成し、前記ドリフト領域、前記コラム領域の調整を行う。
【００１９】
本発明によれば、トレンチゲートの底部に形成された絶縁膜の厚さをＱｎ＞Ｑｐのときのドレイン−ソース間耐圧とＱｎ＝Ｑｐのときのドレイン−ソース間耐圧との差分に基づいて決定することにより、トレンチゲートの底部における電界を緩和することができる。このため、ブレークダウンポイントをトレンチゲートの下部ではなく、コラム領域の下部とすることが可能となる。従って、ドリフト領域の不純物濃度Ｑｎと前記コラム領域の不純物濃度ＱｐがＱｎ＞Ｑｐの領域でも、コラム領域の幅及び不純物濃度の調整を行うことが可能となり、より適切なチャージバランスでスーパージャンクション構造を有する半導体装置の設計を行うことが可能となる。
【発明の効果】
【００２０】
本発明によれば、適切なチャージバランスでの設計を行うことができるスーパージャンクション構造を有する半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【００２１】
【図１】実施の形態１に係る半導体装置のセル領域の断面構造を示す図である。
【図２】実施の形態１に係る半導体装置のセル領域の他の断面構造を示す図である。
【図３】実施の形態１に係る半導体装置のセル領域の他の断面構造を示す図である。
【図４】実施の形態１に係る半導体装置におけるコラム領域の幅とＤＳ間耐圧の関係を示す図である。
【図５】実施の形態１に係る半導体装置の比較例の構造を示す図である。
【図６】図５に示す比較例をＱｎ＜Ｑｐの領域で設計する場合のコラム領域の幅とＤＳ間耐圧の関係を示す図である。
【図７】Ｎ型エピタキシャル層とＰコラム領域との間のチャージバランスと耐圧との関係を示す図である。
【図８】実施の形態１に係る半導体装置でのＮ型エピタキシャル層とＰコラム領域との間のチャージバランスとオン抵抗の関係を示す図である。
【図９】図５に示す比較例のＮ型エピタキシャル層とＰコラム領域との間のチャージバランスと各特性の関係を示す図である。
【図１０】実施の形態２に係る半導体装置のＮ型エピタキシャル層２とＰコラム領域９との間のチャージバランスと各特性の関係を示す図である。
【図１１Ａ】ＣＶＤ法を用いた実施の形態２に係る半導体装置のトレンチゲートの製造フローを示す図である。
【図１１Ｂ】ＣＶＤ法を用いた実施の形態２に係る半導体装置のトレンチゲートの製造フローを示す図である。
【図１１Ｃ】ＣＶＤ法を用いた実施の形態２に係る半導体装置のトレンチゲートの製造フローを示す図である。
【図１２Ａ】熱酸化法を用いた実施の形態２に係る半導体装置のトレンチゲート製造フローを示す図である。
【図１２Ｂ】熱酸化法を用いた実施の形態２に係る半導体装置のトレンチゲート製造フローを示す図である。
【図１２Ｃ】熱酸化法を用いた実施の形態２に係る半導体装置のトレンチゲート製造フローを示す図である。
【図１３】実施の形態３に係る半導体装置のセル領域の断面構造を示す図である。
【発明を実施するための形態】
【００２２】
実施の形態１．
本発明の実施の形態１に係る半導体装置について、図１を参照して説明する。図１は、本実施の形態に係る半導体装置１００のセル領域の断面構造を示す図である。ここでは、スーパージャンクション構造を有するＮチャネルの縦型ＭＯＳＦＥＴの例について説明する。
【００２３】
図１に示すように、半導体装置１００は、Ｎ型半導体基板１、Ｎ型エピタキシャル層２、Ｐベース領域３、Ｎソース領域４、ゲート絶縁膜５、ゲート電極６、層間絶縁膜７、ソース電極８、Ｐコラム領域９、ドレイン電極１０、ゲート絶縁膜底部１１を備えている。
【００２４】
Ｎ型半導体基板１は、例えばシリコン等からなる（１００）面を主面とするＮ＋型（第１導電型）の基板である。Ｎ型半導体基板１上には、Ｎ型エピタキシャル層２（ドリフト領域）が形成されている。Ｎ型エピタキシャル層２は、Ｎ型半導体基板１の表面で、例えばリンをドープしながらシリコンをエピタキシャル成長させて形成されるエピタキシャル層によって構成されるＮ−型（第１導電型）半導体である。このＮ型エピタキシャル層２及びＮ型半導体基板１は、縦型パワーＭＯＳＦＥＴのドレインとして動作する。
【００２５】
Ｎ型エピタキシャル層２上には、Ｐベース領域３が形成されている。Ｐベース領域３は、例えばボロンを含んだＰ型（第２導電型）半導体領域であり、縦型パワーＭＯＳＦＥＴの動作時にゲート電極６近傍にチャネルが形成される領域である。
【００２６】
Ｐベース領域３上には、Ｎソース領域４が形成されている。Ｎソース領域４は、ゲート電極６によって挟まれる領域に形成されている。Ｎソース領域４は、例えばヒ素を含んだＮ＋型（第１導電型）半導体領域であり、パワーＭＯＳＦＥＴのソースとして動作する。
【００２７】
Ｎ型半導体基板１上には、Ｎソース領域４及びＰベース領域３よりも深い位置まで達するトレンチ（溝）が形成されている。このトレンチの内部にはゲート電極６が形成されている。ゲート電極６は、例えばポリシリコンによって形成されている。
【００２８】
トレンチの内面には、ゲート絶縁膜５が形成されている。ゲート電極６及びＮソース領域４、ゲート電極６とＰベース領域３、ゲート電極６とＮ型エピタキシャル層２は、ゲート絶縁膜５によって絶縁されている。このように、Ｎ型半導体基板１上に形成されたトレンチにゲート電極６を埋め込んだ構造は、トレンチゲート構造と称されている。ゲート電極６は、Ｎ型エピタキシャル層２（ドリフト領域）上であって、Ｐコラム領域９とは上下に重ならない位置に形成されている。
【００２９】
なお、トレンチの底部に形成されたゲート絶縁膜をゲート絶縁膜底部１１とする。本実施の形態では、ゲート絶縁膜底部１１がトレンチの側面に形成されたゲート絶縁膜５よりも厚くなっている。これについては、後に詳述する。
【００３０】
ゲート電極６の上には層間絶縁膜７が形成されている。層間絶縁膜７には、Ｐベース領域３及びＮソース領域４の一部を露出する開口部であるコンタクト部が形成されている。層間絶縁膜７上には、ソース電極８が形成されている。ソース電極８は、Ｎソース領域４及びＰベース領域３とコンタクト部を介して接続されている。なお、ゲート電極６とソース電極８とは、層間絶縁膜７によって絶縁されている。
【００３１】
Ｎ型エピタキシャル層２内には、Ｐ型半導体からなるＰコラム領域９が設けられている。Ｐコラム領域９は、例えば、ボロンを含んだＰ型（第２導電型）半導体である。Ｐコラム領域９は、ゲート電極６間に形成されたコンタクト部と同一中心を有する複数の島状の領域が連続して接するように配置された構造を有する。図１に示す例では、２つの円状のＰコラム領域９の一部が重なるように配置されている。Ｐコラム領域９は、Ｐベース領域３に接すると共に、Ｐベース領域３に対して垂直方向にＮ型エピタキシャル層２内に深く設けられている。
【００３２】
なお、ここでは図示していないが、本実施の形態に係る半導体装置を平面視した場合、複数のＰコラム領域９が所定の間隔を隔てて並べられている。すなわち、半導体装置１００は、Ｐコラム領域９とＮ型エピタキシャル層２が交互に並べられた複数のスーパージャンクション構造を有するＭＯＳＦＥＴセルが規則的に配置された構造を有する。Ｎ型半導体基板１のＮ型エピタキシャル層２が形成された面とは逆の面には、ドレイン電極１０が形成されている。
【００３３】
なお、図１においては、Ｎ型エピタキシャル層２からなるドリフト領域中に島状のＰコラム領域９を連続して配置した例を示したが、これに限定されるものではない。図２に示すように、複数の島状のＰコラム領域９が離間して配置されたものであってもよい。また、図３に示すように、柱状のＰコラム領域９であってもよい。すなわち、半導体装置の説領域の断面を観察したときに、Ｐコラム領域９とＮ型エピタキシャル層２とがストライプ状に配置されていてもよい。また、Ｐコラム領域９の下端がドレイン側のＮ＋領域と接していても構わない。
【００３４】
本実施の形態に係る半導体装置１００は、例えば、セルピッチが２μｍ、Ｐコラム領域９の幅が１μｍとする。また、Ｎ型エピタキシャル層２の不純物濃度Ｑｎは６．５×１０１６（ｃｍ−３）である。Ｐコラム領域９のＤｏｓｅ量は３×１０１３（ｉｏｎ／ｃｍ２）とし、イオン注入エネルギーは８００ｋｅＶ、１０００ｋｅＶで２回の注入を行った。トレンチの底部に形成されたゲート絶縁膜底部１１の厚さは１１５ｎｍ、側面のゲート絶縁膜５の厚さは５０ｎｍである。なお、Ｐコラム領域９の不純物濃度Ｑｐとする。
【００３５】
半導体装置１００はＭＯＳＦＥＴがＯＦＦの時、半導体装置１００のドレイン−ソース間の逆バイアスによって、Ｐコラム領域９−Ｎ型エピタキシャル層２間に空乏層が拡がる。これにより、Ｎ型エピタキシャル層２（ドリフト層）全体での耐圧を維持することができる。
【００３６】
ＭＯＳＦＥＴのスイッチング時には、接合界面の残留電荷による電流やブレークダウン電流が発生する。このブレークダウン電流の経路がトレンチゲート側になると、ゲート酸化膜に負担がかかり、絶縁破壊を引き起こす要因となる。このため、ブレークダウン電流をトレンチゲートから十分に離れたＰコラム領域９の中央を流れるような設計が求められている。
【００３７】
そこで、本発明では、以下に説明するような設計方法を用いて半導体装置１００を製造することを特徴としている。図４に、半導体装置１００におけるＰコラム領域９の幅とＤＳ間耐圧の関係を示す。スーパージャンクション構造を有する半導体装置１００では、Ｎ型エピタキシャル層２の不純物濃度ＱｎとＰコラム領域９の不純物濃度Ｑｐのチャージバランスによって、ドレイン−ソース間耐圧（ＤＳ間耐圧：Ｖｄｓｓ）が変化する。
【００３８】
図４に示すように、Ｑｎ＝ＱｐのときにＤＳ間耐圧が最大となる（耐圧ピーク）。このため、なるべくＱｎ＝Ｑｐに近くなるチャージバランスで、Ｐコラム領域９の幅、及び不純物濃度を調節することが望ましい。また、通常、耐圧の決定ポイントは、Ｑｎ＜Ｑｐのときは、Ｐコラム領域９の底部（図１のＡ点）、Ｑｎ＞Ｑｐのときはトレンチゲートの底部（図１のＢ点）となる。
【００３９】
電流経路を増やし、オン抵抗を減少させるためには、Ｐコラム領域９の幅をなるべく細くする必要がある。Ｐコラム領域９の幅を細くしていくとＱｎ＞Ｑｐの領域となる。Ｑｎ＞Ｑｐの領域においては、トレンチ底部のゲート絶縁膜底部１１の膜厚を厚くすることで、トレンチゲートの底部に加わる電界が緩和される。本発明のようにトレンチ底部のゲート絶縁膜底部１１を厚くすることにより、ブレークダウン電流はＰコラム領域９の底部側（コンタクト部の下であって、トレンチゲートから離れたポイント）を流れる。なお、ゲート絶縁膜底部１１の膜厚については後に詳述する。
【００４０】
特許文献２のスーパージャンクション構造を有する半導体装置では、アバランシェ耐量を確保するためにＱｎ＜Ｑｐの領域でコラム領域の幅、不純物濃度が設計する必要がある。図５に、実施の形態１に係る半導体装置の比較例の構造を示す。図５に示す半導体装置では、トレンチ底部のゲート絶縁膜５の厚さは、トレンチ側面のゲート絶縁膜５の厚さと略等しくなっている。このため、アバランシェ耐量を確保するためには、Ｑｎ＜Ｑｐの領域で設計する必要があり、Ｑｎ＞Ｑｐの領域で設計すると十分な電流経路を確保することができず、オン抵抗が低減できない。
【００４１】
図６に、図５に示す比較例をＱｎ＜Ｑｐの領域で設計する場合の、コラム領域の幅とＤＳ間耐圧の関係を示す。図６に示すように、比較例においては、コラム領域の幅をＱｎ＝ＱｐとなるＷＦＥＴからＱｎ＜ＱｐとなるＷｐまで変化させる。このため、耐圧ピークよりも低いＤＳ間耐圧を中心として、コラム領域の幅及び不純物濃度を調整することとなる。また、Ｑｎ＜Ｑｐの領域では、工程変動によりチャージバランスがずれると、ＤＳ間耐圧の変動が顕著に現れる。
【００４２】
しかしながら、本発明によれば、トレンチ底部のゲート絶縁膜底部１１の膜厚を厚くことにより、Ｑｎ＞Ｑｐの領域においても、耐圧の決定ポイントをＰコラム領域９の底部にすることができる。これにより、適切なチャージバランス条件でデバイスの作成ができる
【００４３】
半導体装置１００では、図４に示すように、Ｐコラム領域９の幅の変動中心をＱｎ＝Ｑｐにすることができる。すなわち、コラム領域の幅は、Ｑｎ＝ＱｐとなるＷＦＥＴを中心として、Ｑｎ＞ＱｐとなるＷｎからＱｎ＜ＱｐとなるＷｐまで変化する。このように、耐圧ピークを中心として、Ｐコラム領域９の幅及び不純物濃度を調整することができるため、工程変動によるＤＳ間耐圧のばらつきを少なくでき、スーパージャンクション構造の性能を引き出すことができる。
【００４４】
図７に、Ｎ型エピタキシャル層２（ドリフト領域）とＰコラム領域９との間のチャージバランスと耐圧（ＢＶＤＳＳ）との関係を示す。図７に示す例では、Ｑｎ＜Ｑｐの時にはＢＶＤＳＳは４５Ｖであったのに対し、Ｑｎ＝Ｑｐの時には５１Ｖとなり、６Ｖ耐圧が向上した。また、上述したように、Ｐコラム領域９の幅を細く作ることができるため、オン抵抗も小さくでき、セルの微細化も容易となる。
【００４５】
図８に、半導体装置１００でのＮ型エピタキシャル層２とＰコラム領域９との間のチャージバランスとオン抵抗Ｒｓｐの関係を示す。図８から分かるように、本発明によれば、Ｑｎ＝Ｑｐで設計することにより、Ｑｎ＜Ｑｐのときよりもオン抵抗Ｒｓｐを低減することが可能となる。
【００４６】
以下、トレンチ底部のゲート絶縁膜底部１１の膜厚について説明する。スーパージャンクション構造で理想的なチャージバランス（Ｑｎ＝Ｑｐ）を基準としてＰコラム領域９の不純物濃度Ｑｐを減少させた場合において、ＤＳ間耐圧の減少比率がδのときに、耐圧決定ポイントがＰコラム領域９底部となるための最小のゲート絶縁膜底部１１の増分Δｔｏｘを見積もる。これは、チャージバランス条件Ｑｎ＝ＱｐからＱｎ＞Ｑｐへと変化させた場合に相当する。すなわち、本発明では、Ｑｎ＞ＱｐのときのＤＳ間耐圧とＱｎ＝ＱｐのときのＤＳ間耐圧との差分に基づき、トレンチ底部に形成されたゲート絶縁膜底部１１の厚さを決定する。
【００４７】
Ｐコラム領域９のセンターに沿ったウェハに垂直方向の電界は、全体に比率δ減少する。その電界の最大値は、Ｐコラム領域９の底部（図１のＡ点）における電圧ＥＡであり、ＥＡ＝（１−δ）ＥＣとなる。ここで、ＥＣは臨界電界である。
【００４８】
一方、Ｎ型エピタキシャル層２のセンターに沿ったウェハに垂直方向の電界は、トレンチゲート直下部（図１のＢ点）で最大値（ＥＢ＝ＥＣ）となる。この電界は、トレンチゲート端からの拒離ｚとともに、以下の式のように減衰する。
Ｅ（ｚ）＝−ｑ×ＮＤ×ｚ／εｓ＋ＥＣ
【００４９】
ここで、εｓ：誘電率、ＮＤ：Ｎ型エピタキシャル層２の不純物濃度、ＥＣ：臨界電界である。トレンチゲート直下部（Ｎ型領域）に厚さΔｔｏｘの絶縁膜を挿入すると、Ｎ型エピタキシャル層２の最大電界は、挿入した絶縁膜の直下部となり、その値は次式のようにＥＣよりも小さくなる。
Ｅ（Δｔｏｘ）＝−ｑ×ＮＤ×Δｔｏｘ／εｓ＋ＥＣ
【００５０】
従って、挿入した絶縁膜の直下部の電界がＰコラム領域９底部の電界も小さくなるための条件、すなわち、耐圧決定ポイントがＰコラム領域９底部となるための条件は、
−ｑ×ＮＤ×Δｔｏｘ／εｓ＋ＥＣ＜（１−δ）×ＥＣ
である。
【００５１】
これより、Δｔｏｘの最小値は、次式のように求められる。耐圧決定点がＰコラム領域９底部とするために必要な最小限の、トレンチ酸化膜厚の増分Δｔｏｘは、
Δｔｏｘ＝（εｓ×ＥＣ）／（ｑ×ＮＤ）×δ
である。例えば、耐圧の減少率を−δ＝１０％とし、ＮＤ＝４×１０１６（ｃｍ−３）と仮定すると、必要なトレンチ酸化膜厚の増分は、Δｔｏｘ＝５０ｎｍと計算される。
【００５２】
本実施の形態に係る半導体装置では、トレンチの底部、すなわち、ゲート電極６の下部に形成されたゲート絶縁膜底部１１の厚さをΔｔｏｘよりも厚い１１５ｎｍとする。また、Ｎ型エピタキシャル層２の不純物濃度ＱｎとＰコラム領域９の不純物濃度ＱｐがＱｎ＝Ｑｐの関係を満たすように、Ｎ型エピタキシャル層２、Ｐコラム領域９の調整を行う。
【００５３】
仮に、工程変動によりチャージバランスがＱｎ＞Ｑｐの領域となった場合、比較例ではブレークダウン電流がトレンチゲート側に流れてしまうのに対し、本願発明ではブレークダウン電流がセルの中央領域を流れるようになり、アバランシェ耐量の低下を抑制することが可能となる。また、図５に示す比較例よりもＱｎ＝Ｑｐに近い領域で、半導体装置を設計することが可能となるため、ブレークダウン耐圧が向上し、オン抵抗を低減させることができる。
【００５４】
なお、トレンチ底部に形成されたゲート絶縁膜底部１１の厚さは、２５ｎｍ以上であることが好ましい。また、このときのＮ型エピタキシャル層２の不純物濃度は、８×１０１６（ｃｍ−３）以下である。
【００５５】
熱酸化により形成された絶縁膜の絶縁破壊電圧は、８ＭＶ／ｃｍ以下である。一般的なＭＯＳＦＥＴに用いられているゲート電圧を２０Ｖとすると、ゲート絶縁膜底部１１は最低でも２５ｎｍ以上の膜厚が必要となる。また、非特許文献４や非特許文献５から耐圧のマージンは少なくとも１０％は必要である。耐圧の減少率を−δ＝１０％とし、ＮＤ＝８×１０１６（ｃｍ−３）と仮定すると、必要なトレンチ酸化膜厚の増分は、Δｔｏｘ＝２５ｎｍと計算される。
【００５６】
本発明は、各半導体領域のＰ型とＮ型とを入れ替えたＰチャネルトランジスタにおいても、本発明は適用可能である。この場合、エピタキシャル層（ドリフト領域）がＰ型であり、コラム領域がＮ型となる。この場合においても、上記と同様に、トレンチ底部に形成されたゲート絶縁膜底部１１の厚さは、２５ｎｍ以上であることが好ましい。また、このときのＰ型エピタキシャル層の不純物濃度は、８×１０１６（ｃｍ−３）以下である。
【００５７】
実施の形態２．
本発明の実施の形態２に係る半導体装置について説明する。本実施の形態は、トレンチ底部のゲート絶縁膜底部１１を化学気相成長法（ＣＶＤ：Chemical Vapor Deposition）により形成した、スーパージャンクション構造を有するＮチャネルの縦型ＭＯＳＦＥＴの例について説明する。
【００５８】
本実施の形態に係る半導体装置は、次の項目を除いて、実施の形態１に係る半導体装置と同等の構造を有する。Ｎ型エピタキシャル層２の不純物濃度Ｑｎは５．０×１０１６（ｃｍ−３）である。Ｐコラム領域９のＤｏｓｅ量は２×１０１３ｉｏｎ／ｃｍ２で、イオン注入エネルギーは７５０ｋｅｖ、１１００ｋｅｖの２回注入を行っている。トレンチゲート底部のゲート絶縁膜底部１１の厚さは１５０ｎｍ、トレンチ側面のゲート絶縁膜５の厚さは５０ｎｍである。
【００５９】
ＣＶＤ法により形成された絶縁膜の絶縁破壊電圧は、４ＭＶ／ｃｍ以下である。一般的なＭＯＳＦＥＴに用いられているゲート電圧を２０Ｖとして、負荷が加わった場合を考えると、電源ノイズの振れ幅を考慮して４０Ｖにも対応できるようにするためには、１００ｎｍ以上の膜厚が必要となる。
【００６０】
図９に、図５に示す比較例のＮ型エピタキシャル層２とＰコラム領域９との間のチャージバランスと各特性の関係を示す。図９では、半導体装置の特性として、限界電流Ｉｍａｘと、オン抵抗Ｒｏｎについて示している。なお、限界電流Ｉｍａｘは、例えば、J.Roig et al, Proceedings of the 18th International Symposium on Power Semiconductor Devices & IC's, P.301, 2006に示されているような、外部回路に一定の配線負荷を付加したＵＩＳ試験（unclamped inductive switching test）での限界電流である。
【００６１】
上述したように、図５に示す比較例では、アバランシェ耐量を高めるために、Ｐコラム領域９の幅や不純物濃度を変化させてＱｎ＜Ｑｐとなる条件で設計を行っている。この結果として、図９のようにアバランシェ耐量を示すＩｍａｘが得られている。しかし、Ｑｎ＝Ｑｐの近傍になるとＩｍａｘが低下し、アバランシェ耐量が低下する。また、Ｐコラム領域９の幅の拡大によってオン電流経路となるＮ型エピタキシャル層２の電流経路が制限されるため、オン抵抗（Ｒｏｎ）はＰコラム領域９の不純物濃度Ｑｐを大きくするほど増加し、特性が劣化してしまう。
【００６２】
図１０に、本実施の形態に係る半導体装置のＮ型エピタキシャル層２とＰコラム領域９との間のチャージバランスと各特性の関係を示す。図１０に示すように、本実施の形態では、Ｑｎ＝Ｑｐを中心として設計を行う。このため、工程変動を含めた本発明による設計範囲内では、Ｉｍａｘが低下しないことが分かる。また、本発明による設計範囲内では、Ｑｎ＜Ｑｐの範囲内で設計するよりもオン抵抗Ｒｏｎの増加を抑制することができる。
【００６３】
ここで、図１１Ａ〜１１Ｃを参照して、ＣＶＤ法を用いた本実施の形態に係る半導体装置の製造フローについて説明する。図１１Ａ〜１１Ｃは、ＣＶＤ法を用いた実施の形態２に係る半導体装置のトレンチゲートの製造フローを示す図である。
【００６４】
まず、Ｎ型エピタキシャル層２となるエピタキシャル層１４中にトレンチを形成し、当該トレンチ中にゲート絶縁膜底部１１となる第１酸化膜１３を堆積させる（図１１Ａ）。第１酸化膜１３としては、例えばＴＥＯＳ（Tetraethoxysilane）を原料としてＣＶＤ法により堆積させたＣＶＤ酸化膜を用いることができる。図１１Ａに示すように、第１酸化膜１３は、トレンチが埋まり、第１酸化膜１３の表面上が平坦になるように堆積される。
【００６５】
次に、第１酸化膜１３をエッチングすることにより、エピタキシャル層１４の上に形成された第１酸化膜１３及びトレンチ内の第１酸化膜１３の一部を除去する（図１１Ｂ）。これにより、トレンチ底部のみに第１酸化膜１３を残すことができる。
【００６６】
そして、熱酸化によって、トレンチの側面に第１酸化膜１３よりも薄い第２酸化膜１５を形成する（図１１Ｃ）。これにより、トレンチ底部のゲート絶縁膜底部１１の厚さが、ゲート絶縁膜５の厚さよりも厚い半導体装置を形成することができる。
【００６７】
また、図１２Ａ〜１２Ｃに、熱酸化法を用いた本実施の形態に係る半導体装置の製造フローを示す。図１２Ａ〜１２Ｃは、熱酸化法を用いた実施の形態２に係る半導体装置のトレンチゲート製造フローを示す図である。
【００６８】
まず、Ｎ型エピタキシャル層２となるエピタキシャル層１４中にトレンチを形成し、当該トレンチ中に熱酸化により熱酸化膜１６を堆積させる。熱酸化膜１６は、エピタキシャル層１４の上及びトレンチの内面に沿って形成される。次に、熱酸化膜１６上にＣＶＤ法によりポリシリコン層１７が形成される。ポリシリコン層１７は、トレンチの内部を埋めるように形成され、表面が平坦になるように堆積される。これにより、図１２Ａに示す構成となる。
【００６９】
そして、エッチングにより、エピタキシャル層１４の上に形成された熱酸化膜１６、ポリシリコン層１７及びトレンチ内の熱酸化膜１６、ポリシリコン層１７の一部を除去する。これにより、図１２Ｂに示すように、トレンチ底部に熱酸化膜１６とポリシリコン層１７が残る。
【００７０】
次に、熱酸化法によって、トレンチの側面及び熱酸化膜１６、ポリシリコン層１７の上にゲート絶縁膜５、ゲート絶縁膜底部１１の一部となる酸化膜１８を形成する（図１２Ｃ）。酸化膜１８の膜厚は、トレンチ内に残った熱酸化膜１６よりも薄く５０ｎｍとする。また、トレンチ内に形成されていたポリシリコン層１７は、この熱酸化工程により完全に熱酸化される。これにより、トレンチ底部のゲート絶縁膜底部１１の厚さが、ゲート絶縁膜５の厚さよりも厚い半導体装置を形成することができる。
【００７１】
実施の形態３．
本発明の実施の形態３に係る半導体装置について、図１３を参照して説明する。図１３は、本実施の形態に係る半導体装置２００のセル領域の断面構造を示す図である。半導体装置２００は、スーパージャンクション構造を有するＭＯＳＦＥＴであり、ソース電極８の一部をトレンチ内に埋設することにより、トレンチコンタクトとする例である。図１３において、図１と同一の構成要素には同一の符号を付し、説明を省略する。
【００７２】
図１３に示すように、半導体装置２００は、Ｎ型半導体基板１、Ｎ型エピタキシャル層２、Ｐベース領域３、Ｎソース領域４、ゲート絶縁膜５、ゲート電極６、層間絶縁膜７、ソース電極８、Ｐコラム領域９、ドレイン電極１０、ゲート絶縁膜底部１１、トレンチコンタクト電極１２を備えている。
【００７３】
Ｎ型半導体基板１は、例えばシリコン等からなる（１１１）面を主面とするＮ＋型（第１導電型）の基板である。Ｎ型半導体基板１上には、Ｎ型エピタキシャル層２（ドリフト領域）が形成されている。Ｎ型エピタキシャル層２上には、Ｐベース領域３が形成されている。
【００７４】
Ｐベース領域３上には、Ｎソース領域４が形成されている。Ｎ型半導体基板１上には、Ｎソース領域４及びＰベース領域３よりも深い位置まで達するトレンチ（溝）が形成されている。このトレンチの内部にはゲート電極６が形成されている。
【００７５】
トレンチの内面には、ゲート絶縁膜５が形成されている。なお、トレンチの底部に形成されたゲート絶縁膜をゲート絶縁膜底部１１とする。本実施の形態では、ゲート絶縁膜底部１１がトレンチの側面に形成されたゲート絶縁膜５よりも厚くなっている。ゲート電極６の上には層間絶縁膜７が形成されている。
【００７６】
本実施の形態に係る半導体装置２００では、コンタクト部分にトレンチコンタクトが形成されている。具体的には、２つのゲート電極６の間の領域において、層間絶縁膜７、Ｎソース領域４を貫通し、Ｐベース領域３まで達するトレンチが形成されている。このトレンチ内を埋め込むように、ソース電極８が形成されている。このトレンチ内に形成されたソース電極８をトレンチコンタクト電極１２とする。
【００７７】
トレンチコンタクト電極１２は、Ｎソース領域４及びＰベース領域３と接続されている。なお、層間絶縁膜７の上に形成されたソース電極８及びトレンチコンタクト電極１２と、ゲート電極６とは、層間絶縁膜７によって絶縁されている。
【００７８】
Ｎ型エピタキシャル層２内には、Ｐ型半導体からなるＰコラム領域９が設けられている。Ｐコラム領域９は、Ｐベース領域３に接すると共に、Ｐベース領域３に対して垂直方向にＮ型エピタキシャル層２内に深く設けられている。
【００７９】
本実施の形態に係る半導体装置２００は、例えば、セルピッチが２μｍ、Ｐコラム領域９の幅が１μｍとする。また、Ｎ型エピタキシャル層２の不純物濃度Ｑｎは６×１０１６（ｃｍ−３）である。Ｐコラム領域９のＤｏｓｅ量は２×１０１３（ｉｏｎ／ｃｍ２）とし、イオン注入エネルギーは６００ｋｅＶ、１１００ｋｅＶで２回の注入を行った。トレンチの底部に形成されたゲート絶縁膜底部１１の厚さは１２０ｎｍ、側面のゲート絶縁膜５の厚さは５０ｎｍである。
【００８０】
本実施の形態に係る半導体装置２００は、トレンチコンタクトを有している。このため、耐圧決定ポイントであるＰコラム領域９の底部と、トレンチコンタクト電極１２との距離を短くできる。従って、ブレークダウン電流をＰコラム領域９側に安定して流すことが可能となる。これにより、
【００８１】
以上説明したように、本発明によれば、スーパージャンクション構造を有する半導体装置において、適切なチャージバランスでの設計が可能となる。また、ブレークダウン時のトレンチゲート近傍の電流を抑制することができ、アバランシェ耐量を確保することができる。さらに、コラム領域の幅の変動（工程変動）による耐圧のバラツキを小さくすることができる。また、ＪＦＴ効果を抑制でき、オン抵抗を低減することが可能となる。
【００８２】
なお、本発明は上記実施の形態に限られたものではなく、趣旨を逸脱しない範囲で適宜変更することが可能である。例えば、半導体基板の面方位は、上述の例に限定されず、（１００）面を含む様々な面方位のものを使える。また、上述の例では、トレンチ内に形成される絶縁膜の例として酸化膜について説明したが、窒化膜等であってもよい。
【符号の説明】
【００８３】
１  Ｎ型半導体基板
２  Ｎ型エピタキシャル層
３  Ｐベース領域
４  Ｎソース領域
５  ゲート絶縁膜
６  ゲート電極
７  層間絶縁膜
８  ソース電極
９  Ｐコラム領域
１０  ドレイン電極
１１  ゲート絶縁膜底部
１２  トレンチコンタクト電極
１３  第１酸化膜
１４  エピタキシャル層
１５  第２酸化膜
１６  熱酸化膜
１７  ポリシリコン層
１８  酸化膜
１００、２００  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１３】
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