(57)【特許請求の範囲】
【請求項１】
複数の入力を有するシフトレジスタ素子と、
複数の画素と、
第１および第２ビデオラインと、
それぞれが前記複数画素の各１つの画素に電気的に接続され、前記第１および第２ビデオラインの両方に電気的に接続された、複数の中間回路と、
を備えるセンサアレイであって、
前記シフトレジスタ素子は、複数の画素のうち隣接する画素をグループとした場合の各グループに前記第１または第２ビデオラインのうちの１つにのみ信号の同時送信を実行させ、前記複数グループのそれぞれの同時送信の開始は異なるタイミングで実行され、
前記シフトレジスタ素子は、前記複数の入力で受信した信号に応じて前記それぞれの同時送信を実行させ、
前記各中間回路はそれぞれの画素増幅器を含み、前記画素増幅器は前記それぞれの画素に接続されると共に、前記第１および第２ビデオラインに電気的に接続されたそれぞれのスイッチ素子を含み、
前記シフトレジスタ素子は、
それぞれが前記少なくとも１つのシフトレジスタ素子の前記複数の入力に電気的に接続された複数の論理素子と、
それぞれがそれぞれの論理素子およびそれぞれの画素増幅器に電気的に接続された複数のシフトレジスタを含み、
前記各論理素子は、前記シフトレジスタ素子の前記入力の信号に応じて、前記それぞれのシフトレジスタに、前記それぞれのスイッチ素子により前記それぞれの画素増幅器を前記第１または第２ビデオラインのうちの１つに電気的に接続させることを特徴とするセンサアレイ。
【請求項２】
請求項１に記載のセンサアレイにおいて、
前記各シフトレジスタは、第１及び第２出力を備えるそれぞれのラッチ素子を含み、
各ラッチ素子は、クロック立ち上りエッジにて前記第１の出力をアクティブにし、クロック立ち下りクエッジにて前記第２の出力をアクティブにし、
前記第１の出力がアクティブになることで、それぞれの画素増幅器が前記第１ビデオラインに送信し、
前記第２の出力がアクティブになることで、それぞれの画素増幅器が前記第２ビデオラインに送信する、
センサアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、選択可能な複数の解像度レベルにおいて作動可能なセンサアレイに関する。
【背景技術】
【０００２】
図７は従来のセンサアレイ４００の構成図である。センサアレイの画素はそれぞれ画素増幅器に接続され、画素増幅器はビデオラインＶＩＤＯまたはＶＩＤＥのうちの１つに接続される。増幅器は、奇数または偶数画素シフトレジスタ４０２Ｏまたは４０２Ｅのうちの１つに交互に接続される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第５０８１５３６号明細書
【特許文献２】米国特許第６９５８８３３号明細書
【特許文献３】米国特許第７４７１３２７号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００４】
奇数画素レジスタはＣＬＫ入力の立ち上がりパルスによりアクティブとなり、偶数画素レジスタはＣＬＫの立下りパルスによりアクティブとなる。レジスタのＰＸＯおよびＰＸＥ出力は、それぞれの画素増幅器のビデオラインスイッチをＯＮにし、それによりそれぞれの画素増幅器が各ビデオラインへの送信を行う。したがって、従来技術が提示するセンサアレイは、画素の構造に依存した固定解像度で動作し、その解像度に関連付けされた固定の読取り時間を有する。所望の解像度の縮小に関しては、従来技術では画像データを必要以上に高いデータ転送率で生成し、その後センサアレイの外部処理により解像度を調整する方法を取っている。したがって、所望の解像度には画素の一部のみが実際には必要であっても、すべての画素の読出と処理が行われる。
【課題を解決するための手段】
【０００５】
ここに図示する態様におけるセンサアレイは、複数の画素と、第１および第２ビデオラインと、複数の中間回路を備える。中間回路はそれぞれ、複数の画素におけるそれぞれの画素に電気的に接続され、第１および第２ビデオラインの両方に電気的に接続される。
【０００６】
ここに図示する態様によれば、センサアレイの解像度を変更する方法において、前記アレイは第１および第２ビデオライン、複数の画素、および複数の中間回路を含み、前記方法は、各中間回路をそれぞれの画素および前記第１および第２ビデオラインに電気的に接続する工程と、第１モードにおいて、信号を前記複数の画素のうちの１つの画素から前記複数の中間回路のそれぞれの中間回路を通って前記第１ビデオラインへ送信する工程と、第２モードにおいて、信号を前記複数の画素のうちの１つの画素から前記複数中間回路のそれぞれの中間回路を通って前記第２ビデオラインに送信する工程を備える。
【０００７】
ここに図示する態様によれば、画像の解像度を変更する装置は、センサアレイを備え、前記センサアレイは第１および第２ビデオラインと、複数の画素と、複数の中間回路を備える。各中間回路は、それぞれの画素および前記第１および第２ビデオラインに電気的に接続される。前記装置はまた、前記複数の画素から前記複数の中間回路によって前記第１および第２ビデオラインへ送信される信号を制御するために特別にプログラムされた少なくとも１台のコンピュータ用のプロセッサを備える。
【図面の簡単な説明】
【０００８】
【図１】選択可能な解像度を有するセンサアレイの構成図である。
【図２】図１に示すセンサアレイのハーフ解像度を示すタイミング図である。
【図３】図１に示すシフトレジスタ素子の概略図である。
【図４】図１に示す画素増幅器の概略図である。
【図５】図１に示すシフトレジスタの概略図である。
【図６】センサアレイを含む装置の構成図である。
【図７】従来のセンサアレイの構成図である。
【発明を実施するための形態】
【０００９】
図６はセンサアレイを含む装置の構成図である。本装置は、デジタルスキャナ、コピー機、ファクシミリ装置、またはその他のドキュメント作成または再現装置であってよい。装置の動作に応じて、画素からの信号を、例えば装置に搭載したコンピュータにより処理する。
【００１０】
図１は、選択可能なサンプリング解像度を有するセンサアレイ１００の略図である。センサアレイ１００は複数の画素１０１、奇数ビデオライン１０２および偶数ビデオライン１０４を含んでいる。画素はそれぞれ、以下に詳述する第１および第２のビデオラインの両方へ電気的に接続されている。１つの実施形態では、センサアレイは複数の中間回路１０６を備え、各中間回路はそれぞれの画素および第１および第２ビデオラインに電気的に接続されている。１つの実施形態では、中間回路はそれぞれの画素増幅器により成る。以下の説明において、画素増幅器は中間回路の非限定的な例として使用する。
【００１１】
１つの実施形態では、センサアレイは、複数の入力を有する少なくとも１つのシフトレジスタ素子１０８を含んでいる。１つの実施形態では、各シフトレジスタ素子は複数の画素増幅器の各々に電気的に接続されている。シフトレジスタ素子は、複数の画素グループの各グループに、前記第１または第２ビデオラインのうちの１つにのみ信号を同時送信させる。複数グループによる同時送信の開始は異なるタイミングで行われる。例えば、各シフトレジスタ素子は、複数の増幅器グループの各グループに、それぞれの画素から第１または第２ビデオラインのうち１つにのみそれぞれの信号を同時送信させる。したがって、シフトレジスタ素子により、それぞれの画素増幅器グループは異なるタイミングで一方または他方のビデオラインへの送信を順次開始する。１つの実施形態では、複数の画素増幅器グループは２つのグループを含む。
【００１２】
シフトレジスタ素子は、複数の画素増幅器グループに、複数の入力で受信したそれぞれの信号に応じて同時送信を実行させる。１つの実施形態では、複数の入力は論理入力１１０、１１２および１１４を含む。１つの実施形態では、入力１１０の信号に対して、センサアレイ１００はフル解像度モードで動作する。フル解像度モードにおいて、画素増幅器はそれぞれ、ビデオラインのうちの１つに対して交互に送信を行う。例えば、シフトレジスタ素子１０８Ａでは、画素１０１Ａの増幅器はライン１０２へ送信を行い、画素１０２Ｂの増幅器はライン１０４へ送信する。つまり、増幅器１０６Ａが送信を行い、その後増幅器１０６Ｂが送信を行うパターンが繰り返される。ライン１１２の信号に対しては、シフトレジスタ素子はハーフ解像度モードで動作し、入力１１４の信号に対しては、シフトレジスタ素子は１／３解像度モードで動作する。
【００１３】
ハーフ解像度モードにおいて、２つの隣接する画素増幅器で成るグループは、ビデオラインのうちの１つへ交互に送信を行う。例えば、シフトレジスタ素子１０８Ｂでは、画素１０１Ｃの増幅器は、図示の２つの画素で成るグループに対してライン１０２へ送信を行い、画素１０１Ｄの増幅器は、図示の２つの画素で成るグループに対してライン１０４へ送信を行う。つまり、増幅器１０６Ｃ／Ｄは同時送信を行い、その後増幅器１０６Ｅ／Ｆが同時送信を行うパターンが繰り返される。１／３解像度モードにおいて、３つの隣接する画素増幅器で成るグループはビデオラインのうちの１つへ交互に送信を行う。例えば、シフトレジスタ素子１０８Ｃでは、画素１０１Ｅの増幅器は、図示の３つの画素で成るグループに対してライン１０２へ送信を行い、画素１０１Ｆの増幅器は、図示の３つの画素で成るグループに対してライン１０４に送信を行う。つまり、増幅器１０６Ｇ／Ｈ／Ｉは
同時送信を行い、その後増幅器１０６Ｊ／Ｋ／Ｌが同時送信を行うパターンが繰り返される。１つの実施形態では、シフトレジスタ素子のそれぞれの画素増幅器は、１つ以上の複数の画素増幅器グループを含んでいる。例えば、シフトレジスタ素子１０８Ｂでは、２つの増幅器で構成された３つの複数グループが存在する。
【００１４】
図２は、図１に示すセンサアレイ１００のハーフ解像度動作を示すタイミング図２００である。ハーフ解像度モードにおいて、２つの隣接するピクセルで構成されたグループから交互に送られる信号は一方または他方のビデオラインに送信される。例えば、図２において、図１におけるセンサアレイ１００の入力１１２（ハーフ解像度モード）に対応して、信号ＰＸ０１（ＰＸＯ１）およびＰＸＥ２が下記のようにシフトレジスタ素子により生成され、それによりシフトレジスタ素子に接続された画素のうち最初の隣接する２つの画素である２０２および２０４で示す画素の出力信号が、ビデオラインのうちの１つ、例えば奇数ビデオラインへ同時送信される。信号ＰＸ０３およびＰＸＥ４はシフトレジスタ素子によって生成され、それによりシフトレジスタ素子に接続された画素のうち次の２つの隣接する画素である２０６および２０８で示す画素からの出力信号を他方のビデオライン、例えば偶数ビデオラインへ同時送信する。その後、このパターンが繰り返される。１つの実施形態では、シフトレジスタ素子により、各グループの画素増幅器からの送信信号が平均化される。例えば、２０２および２０４で示す画素からの出力信号は、平均化されて信号２１０となる。これにより、解像度が半分になる。図１における入力１１４の信号については、３つの隣接する画素からの信号の一括送信および平均化が行われて解像度が１/３に縮小される点以外は同様のプロセスが発生する。このように、センサアレイの解像度および読取り時間は１グループ内のピクセル数と関係する。１グループ内のピクセル数を増加させると、センサアレイ１００の解像度および読取り時間が減少する。
【００１５】
図３は図１に示すシフトレジスタ素子１０８の概略図である。また図３において、ライン１１０、１１２、１１４は、それぞれＦ、Ｈ、Ｒと表記する。１つの実施形態では、シフトレジスタ素子は、素子１１６Ａなどの複数の論理素子１１６と、複数のシフトレジスタ１１８を含んでいる。出力１２０または１２２もまた、それぞれＰＸＯ1およびＰＸＥ1と表示する。残りの出力はＰＸＯnおよびＰＸＥnとし、ｎは２〜１２とする。論理素子はそれぞれ、少なくとも１つのシフトレジスタ素子の複数の入力に電気的に接続され、各シフトレジスタはれそれぞれの論理素子に電気的に接続される。各レジスタは、それぞれの画素増幅器（図示せず）に電気的に接続された奇数出力１２０および偶数出力１２２を含んでいる。したがって、図７における従来のシフトレジスタと異なり、シフトレジスタはそれぞれ、各ビデオラインのイネーブル信号を生成することができる。論理素子はそれぞれ、シフトレジスタ素子の入力で受信した信号に対応して、それぞれのシフトレジスタにより出力１２０または１２２のうちの１つに信号を送信し、それによりそれぞれの画素増幅器がビデオラインのうちの１つへ送信を行う。１つの実施形態では、論理素子の構造を変更して所望の解像度レベルを提供する。例えば、論理素子１１６Ａは、反転入力を有する３ポートＯＲゲートを含み、論理素子１１６Ｂは３ポートＯＲゲートを含んでいる。尚、シフトレジスタ素子は、他の構成要素や構造を有してもよい。
【００１６】
図４は図１に示す画素増幅器１０６の概略図である。１つの実施形態では、各画素増幅器はそれぞれのスイッチ素子１２４を備え、このスイッチ素子１２４は、それぞれのシフトレジスタ、例えば、出力１２０および１２２、およびビデオラインに電気的に接続されている。出力１２０の信号に応じて、スイッチは画素増幅器を奇数ビデオラインに接続し、出力１２２の信号に応じて、画素増幅器を偶数ビデオラインに接続する。このように、図７に示す従来の画素増幅器と異なり、増幅器１０６はスイッチ素子によってビデオラインのどちらにも送信を行うことができる。尚、画素増幅器は、他の構成要素や構造を有してもよい。
【００１７】
図５は図１に示すシフトレジスタ１１８の概略図である。１つの実施形態では、各シフトレジスタは、それぞれの入力にクロック信号ＳＲＩを受信し、各シフトレジスタはラッチ素子１２６を備える。ラッチ素子は、以下に示す他の状態を満たしている場合に、クロック立ち上りエッジにて出力１２０をアクティブにし、クロック立ち下りクエッジにて出力１２２をアクティブにする。このように、ラッチ素子は、単一クロックサイクルまたはパルスを使用してどちらかの出力を有効にし、それにより画素増幅器は、例えば図７に示すビデオラインのどちらかのみに送信可能な従来の画素増幅器と異なり、ビデオラインのどちらにも送信可能となる。尚、シフトレジスタは、他の構成要素や構造を有してもよい。
【００１８】
１つの実施形態では、シフトレジスタ１１８は入力ＯＤ、ＥＶ、ＩＮ、ＥＮおよびＣＬＫを含んでいる。ＥＮはシフトレジスタを有効またはＯＮにする信号であり、シフトレジスタに共通である。ＩＮは図２に示すＳＲＩ信号で、シフトレジスタの読出しを開始する。ＯＤおよびＥＶは以下に説明するように、論理素子１１６から信号を受信する。ＣＬＫはシフトレジスタに共通で、図２ではΦＳと表示する。
【００１９】
再び図３において、ハーフ解像度モードの１つの実施形態では、入力１１２の信号はハイレベルであり、入力１１０および１１４の信号はローレベルである。論理ゲート１２８および１３０がハイレベル信号を出力すると、接続されたシフトレジスタがＯＤ入力においてハイレベル信号を受信し、その結果、接続された画素増幅器が奇数ビデオラインへの送信を行う。論理ゲート１３２および１３４がハイレベル信号を出力すると、接続されたシフトレジスタがＥＶ入力においてハイレベル信号を受信し、その結果、接続された画素増幅器が偶数ビデオラインへの送信を行う。その後、このパターンが繰り返される。
【００２０】
再び図２において、信号２０２および２０４はΦＳの立ち上がりエッジに対応して送信され、信号２０６および２０８はΦＳの立下りエッジに対応して送信される。このように、シングルシフトレジスタにおいて単一クロックパルスの立ち上がりおよび立下りエッジの両方が使用される。
【００２１】
図６は、図１に示すセンサアレイ１００を含む装置３００の構成図である。１つの実施形態では、装置３００は、デジタルスキャナ、コピー機、ファクシミリ装置、またはその他のドキュメント作成または再現装置である。装置３００は、プロセッサ３０４を備えた少なくとも１つの特別にプログラムされたコンピュータ３０２を備える。コンピュータ３０２およびプロセッサ３０４は、当該技術において既知のコンピュータ、プロセッサまたはメモリ素子であれば、どのようなものを使用してもよい。プロセッサ３０４を使用して、センサアレイ１００の既述の入力または制御機能のすべてまたは一部を提供することができる。
【００２２】
したがって、センサアレイ１００によって単一センサアレイをさまざまな解像度設定にて使用することが可能となり、センサアレイまたはセンサアレイを含む装置のモジュラリティを向上することができて有利である。また、センサアレイ１００によりさまざまな読取り時間が可能となり、例えば長い読取り時間を要するために低い解像度を必要とするアプリケーションにおいて読み取り時間の短縮が可能となって有利である。したがって、センサアレイにより、単一のセンサアレイにおける高解像度のアプリケーションと共に読取り時間を短縮したアプリケーションが可能となる。
【００２３】
ここに図示する態様によれば、前述したように、センサアレイの解像度を変更する方法が提供される。１つの実施形態では、センサアレイは複数の入力を有するシフトレジスタ素子を備え、前記方法は、前記シフトレジスタ素子が、複数の画素グループの各グループに前記第１または第２ビデオラインのうちの１つにのみ信号の同時送信を実行させる工程と、前記シフトレジスタ素子が、前記複数グループにそれぞれの同時送信の開始を異なるタイミングで実行させる工程を備える。１つの実施形態では、前記複数の画素グループにおける各グループに信号の同時送信を実行させる工程は、前記複数の入力で受信した信号に応じて前記同時送信を実行させる工程を含む。１つの実施形態では、前記方法は、前記各画素グループから送信された信号を平均化する。
【００２４】
１つの実施形態では、センサアレイは複数の画素増幅器を含み、各画素増幅器は前記複数の画素のそれぞれの画素に接続されると共に、前記第１および第２ビデオラインに電気的に接続されたそれぞれのスイッチ素子を含み、前記シフトレジスタ素子は、それぞれが前記少なくとも１つのシフトレジスタ素子の前記複数の入力に電気的に接続された複数の論理素子と、それぞれがそれぞれの論理素子およびそれぞれの画素増幅器に電気的に接続された複数のシフトレジスタを備える。前記方法は、前記各論理素子により、前記シフトレジスタ素子の前記入力の信号に応じて、前記それぞれのシフトレジスタが、前記それぞれのスイッチ素子により前記それぞれの画素増幅器を前記第１または第２ビデオラインのうちの１つに電気的に接続させる工程を備える。１つの実施形態では、シフトレジスタはそれぞれ、第１および第２の出力を有するそれぞれのラッチ素子を含み、前記方法は、それぞれのラッチ素子がクロック立ち上りエッジで第１出力をアクティブとし、立ち下りクロックエッジで第２出力をアクティブとする工程と、アクティブとなった第１出力によりそれぞれの画素増幅器が第１ビデオラインへの送信を実行する工程と、アクティブとなった第２出力によりそれぞれの画素増幅器が第２ビデオラインへの送信を実行する工程を備える。
【００２５】
１つの実施形態では、シフトレジスタ素子は、複数の入力に応じて前記各画素グループ内のピクセル数を決定する。１つの実施形態では、各画素グループ内のピクセル数の決定は、ピクセル数の増加によるセンサアレイの解像度縮小を含んでいる。
１つの実施形態では、各画素グループ内のピクセル数の決定は、ピクセル数の増加によるセンサアレイの読取り時間の短縮を含んでいる。
【符号の説明】
【００２６】
１００  センサアレイ、１０１  画素、１０２  奇数ビデオライン、１０４  偶数ビデオライン、１０６  増幅器、１０８  シフトレジスタ素子、１１０，１１２，１１４  論理入力、１１８  シフトレジスタ、１１６  論理素子、１２０，１２２  出力、１２４  スイッチ素子、１２６  ラッチ素子、１２８，１３０，１３２，１３４  論理ゲート、２０２，２０４，２０６，２０８  信号、３００  装置、３０２  コンピュータ、３０４  プロセッサ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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