(57)【特許請求の範囲】
【請求項１】
半導体材料を提供するステップと、
前記半導体材料のラインを画定するステップであって、前記ラインは、広い領域の間に狭い領域を有し、かつ、相対する一対の側を有する、ステップと、
前記ラインの相対する側に沿って、かつ、２つの分離領域の間に、一対のトレンチを形成するステップであって、前記一対のトレンチの各々が、前記２つの分離領域に含まれる別々の分離領域に接触している、ステップと、
前記トレンチを狭めるように、前記トレンチの側壁に沿って保護材料を形成するステップと、
前記広い領域の下で前記トレンチ同士を合流させることなく、前記狭い領域の下で前記トレンチ同士を合流させるように、前記トレンチを通して前記半導体材料を等方性エッチングするステップと、
前記ラインの前記狭い領域に沿ってゲート誘電体を形成するステップと、
導電性のゲート材料を、前記トレンチ内および前記狭い領域の下に形成するステップと、
前記半導体材料の前記ラインの前記広い領域を、前記半導体材料の前記ラインの前記狭い領域に含まれるチャネル領域によって互いに離間されている一対のソース／ドレイン領域を形成するように、導電的にドープするステップと、
を含み、
前記ラインの前記狭い領域は外周を有し、
前記ゲート材料は、前記ラインの前記狭い領域の前記外周を全体的に囲むトランジスタゲートであり、前記ゲート材料は、１つの断面内において、前記チャネル領域を完全に取り囲み、かつ、前記２つの分離領域の各々に接触している、ことを特徴とする、トランジスタを形成する方法。
【請求項２】
前記保護材料は前記ゲート誘電体を形成するステップの前に除去され、前記ゲート誘電体は前記ラインの前記狭い領域を全体的に囲むように形成されることを特徴とする、請求項１の方法。
【請求項３】
前記半導体材料は単結晶シリコンであり、前記ゲート材料は、金属、金属化合物、および導電的にドープされた半導体材料からなるグループから選択された少なくとも一種の組成物を含むことを特徴とする、請求項１の方法。
【請求項４】
前記ゲート材料が、
前記合流したトレンチ内に半導体材料を堆積するステップと、
前記半導体材料が前記合流したトレンチ内に堆積されるときに、その場で前記半導体材料をドープするステップと、
によって形成される導電的にドープされた半導体材料を含むことを特徴とする、請求項１の方法。
【請求項５】
前記ゲート材料が、
前記合流したトレンチ内に半導体材料を堆積するステップと、
導電性を増強するドーパントを、前記堆積した半導体材料に注入するステップと、
によって形成される導電的にドープされた半導体材料を含むことを特徴とする、請求項１の方法。
【請求項６】
広い領域の間に狭い領域を有する、半導体材料のラインと、
前記ラインの前記狭い領域の下で合流する一対のトレンチであって、前記一対のトレンチの各々が、互いに横方向に離間された一対の分離領域に含まれる分離領域のうちの一方に接触している、一対のトレンチと、
前記狭い領域を全体的に取り囲む誘電性材料と、
前記狭い領域を全体的に取り囲んで延び、かつ、前記誘電性材料によって前記ラインの前記狭い領域から離間されているゲート材料であって、前記一対の分離領域に含まれる前記分離領域の各々に接触するように延びているゲート材料と、
前記ラインの前記狭い領域内のチャネル領域であって、１つの断面内において前記ゲート材料によって完全に取り囲まれたチャネル領域と、
前記ラインの前記広い領域内にあり、かつ、前記チャネル領域によって互いに離間されている、一対のソース／ドレイン領域と、
を含む半導体装置。
【請求項７】
前記半導体材料は単結晶シリコンを含み、前記ゲート材料は、金属、金属化合物、および導電的にドープされた半導体材料のうちの一種以上を含むことを特徴とする、請求項６の半導体装置。
【請求項８】
前記半導体装置の前記チャネル領域及び前記ゲート材料は単結晶シリコンベース上の絶縁材料によって支持され、前記絶縁材料は前記ベースと前記ゲート材料の間にあることを特徴とする、請求項６の半導体装置。
【請求項９】
広い領域の間に狭い領域を有する半導体材料のラインであって、前記広い領域はトランジスタのソース／ドレイン領域を含み、前記狭い領域は前記ソース／ドレイン領域の間のチャネル領域を含む、ラインと、
前記狭い領域を全体的に取り囲む第一の誘電性材料（２２０）と、
前記狭い領域を全体的に取り囲んで延び、１つの断面内において前記チャネル領域を完全に取り囲み、かつ、前記誘電性材料によって前記ラインの前記狭い領域から離間されているトランジスタゲート材料であって、互いに横方向に離間された一対の分離領域に含まれる各分離領域に接触するように延びているトランジスタゲート材料と、
前記ラインの前記狭い領域の下で合流する一対の開口であって、前記一対の開口に含まれる開口の各々が前記一対の分離領域に含まれる分離領域のうちの一方に接触している、一対の開口と、
前記ラインの前記広い領域を通って延び、かつ、隣接する広い領域同士を互いに隔てている第二の誘電性材料（２３４）と、
を含む半導体部品。
【請求項１０】
前記ラインの前記広い領域上の第三の誘電性材料（３１０）をさらに含み、前記第三の誘電性材料は、前記トランジスタゲート材料と前記第二の誘電性材料の間にあることを特徴とする、請求項９の半導体部品。
【発明の詳細な説明】
【技術分野】
【０００１】
技術分野は半導体装置、半導体部品、および半導体構造、ならびに、半導体装置、半導体部品、および半導体構造を形成する方法である。
【背景技術】
【０００２】
半導体装置製造における永続的な目標は、完全度と所望のパフォーマンスの半導体装置特性とを維持する一方で、半導体ウェハの有効面積を維持すること（言い換えると高集積化を達成すること）である。そのような目標は、例えばシリコン・オン・インシュレータ（SOI）構造、およびフィン型電界効果トランジスタ（fin FET）を含む、さまざまな半導体構造の開発と改良を先導している。
【発明の概要】
【０００３】
本文中に発明の概要に該当する記載なし。
【図面の簡単な説明】
【０００４】
【図１】実施形態の予備加工段階での半導体構造の概略的な部分断面図である。
【図２】図1の段階に続く加工段階での図1の部分の図である。
【図３】図2の段階に続く加工段階での図1の部分の図である。
【図４】図3の段階に続く加工段階での図1の部分の図である。
【図５】図4の段階に続く加工段階での図1の部分の図である。
【図６】他の実施形態にしたがった予備加工段階での半導体構造の一部分の上面図である。
【図７】他の実施形態にしたがった予備加工段階での半導体構造の一部分の図6の線7-7に沿った断面図である。
【図８】図6と7の段階に続く加工段階での図6の部分の図である。
【図９】図6と7の段階に続く加工段階での図7の部分の図8の線9-9に沿った断面図である。
【図１０】図8と9の段階に続く加工段階での図6の部分の図である。
【図１１】図8と9の段階に続く加工段階での図7の部分の、図10の線11-11に沿った断面図である。
【図１２】図10と11の段階に続く加工段階での図6と7の半導体構造の図である。図12は図6に対応している。
【図１３】図10と11の段階に続く加工段階での図6と7の半導体構造の、図12と14の線13-13に沿った断面図である。図13は図7に対応している。
【図１４】図10と11の段階に続く加工段階での図6と7の半導体構造の、図12と13の線14-14に沿った断面図である。図13の図にほぼ直交する図に対応している。
【図１５】図12の段階に続く加工段階での図6と7の半導体構造の図である。図15の部分は図12の部分に対応している。
【図１６】図13の段階に続く加工段階での図6と7の半導体構造の、図15と17の線16-16に沿った断面図である。図16の部分は図13の部分に対応している。
【図１７】図14の段階に続く加工段階での図6と7の半導体構造の、図15と16の線17-17に沿った断面図である。図17の部分は図14の部分に対応している。
【図１８】図15の段階に続く加工段階での図6と7の半導体構造の図である。図18の部分は図12の部分に対応している。
【図１９】図16の段階に続く加工段階での図6と7の半導体構造の、図18と20の線19-19に沿った断面図である。図19の部分は図13の部分に対応している。
【図２０】図17の段階に続く加工段階での図6と7の半導体構造の、図18と19の線20-20に沿った断面図である。図20の部分は図14の部分に対応している。
【図２１】図18の段階に続く加工段階での図6と7の半導体構造の図である。図21の部分は図12の部分に対応している。
【図２２】図19の段階に続く加工段階での図6と7の半導体構造の、図21と23の線22-22に沿った断面図である。図19の部分は図13の部分に対応している。
【図２３】図19の段階に続く加工段階での図6と7の半導体構造の、図21と22の線23-23に沿った断面図である。図20の部分は図14の部分に対応している。
【図２４】他の実施形態にしたがった予備加工段階での半導体構造の部分の上面図である。
【図２５】他の実施形態にしたがった予備加工段階での半導体構造の部分の、図24と27の線25-25に沿った断面図である。
【図２６】他の実施形態にしたがった予備加工段階での半導体構造の部分の、図24と27の線26-26に沿った断面図である。
【図２７】他の実施形態にしたがった予備加工段階での半導体構造の部分の、図24から26の線27-27に沿った断面図である。
【図２８】図24の段階に続く加工段階での図24の部分の図である。
【図２９】図25の段階に続く加工段階での図25の部分の、図28と31の線29-29に沿った図である。
【図３０】図26の段階に続く加工段階での図26の部分の、図28と31の線30-30に沿った図である。
【図３１】図27の段階に続く加工段階での図27の部分の、図28から30の線31-31に沿った図である。
【図３２】図28の段階に続く加工段階での図24の部分の図である。
【図３３】図29の段階に続く加工段階での図25の部分の、図32と35の線33-33に沿った図である。
【図３４】図30の段階に続く加工段階での図26の部分の、図32と35の線34-34に沿った図である。
【図３５】図31の段階に続く加工段階での図27の部分の、図32から34の線35-35に沿った図である。
【図３６】図32の段階に続く加工段階での図24の部分の図である。
【図３７】図33の段階に続く加工段階での図25の部分の、図36と39の線37-37に沿った図である。
【図３８】図34の段階に続く加工段階での図26の部分の、図36と39の線38-38に沿った図である。
【図３９】図35の段階に続く加工段階での図27の部分の、図36から38の線39-39に沿った図である。
【図４０】他の実施形態を示す半導体ウェハ部分の上面図である。
【図４１】コンピュータの実施形態の概略図である。
【図４２】図41のコンピュータの実施形態のマザーボードの具体的な特徴を示すブロック図である。
【図４３】電子システムの実施形態の抽象度の高いブロック図である。
【図４４】メモリデバイスの実施形態の単純化したブロック図である。
【発明を実施するための形態】
【０００５】
いくつかの実施形態では、開口部が半導体材料の仕切部（segment）によって互いに離された状態で、一対の開口部が半導体材料に形成される。それから開口部の側壁に沿ってライナー（liner）が形成され、半導体材料は、開口部を合流させるために、ライナーを当てた（内張りした）開口部の底から等方性エッチングされ、それによって半導体材料の仕切部の下を完全に切り取る。そのような実施形態は、シリコンに三次元構造を形成する
ために利用されてもよく、SOI構造および完全に囲まれたトランジスタ構造（言い換えると、チャネル領域を取り囲むゲートを有するトランジスタ）の製造に利用されてもよい。
【０００６】
第一の実施形態は図1から5を参照して説明される。
【０００７】
始めに図1を参照して、予備加工段階での半導体構造10が説明される。構造10は、半導体材料を含むベース12を含む。いくつかの実施形態では、ベース12はシリコンウェハであってよく、バックグラウンド（background）p型ドーパントで低濃度にドープされた単結晶シリコンを含んでもよく、実質的にそうした単結晶シリコンからなってもよく、そうした単結晶シリコンのみからなってもよい。ベース12は半導体基板と呼んでもよい。後に続く請求項の解釈を補助するために、「半導性基板」と「半導体基板」という用語は、半導体ウェハ（単独、もしくはその上に他の材料を含む部品）、半導性材料層（単独、もしくはその上に他の材料を含む部品）などのバルク半導性材料を含むがこれらに限定されない、半導性材料を含む任意の構造を意味するものとして定義される。「基板」という用語は、上述の半導性基板を含むがそれらに限定されない、任意の支持構造を言う。
【０００８】
一対のマスキング材料11と14が基板12を覆い、そこを通って延びる一対の開口部16と18を有するようにパターン化される。材料11は、例えば、フォトリソグラフィでパターン化されたフォトレジストからなってもよい。材料14は、チッ化シリコンおよび二酸化シリコンのうち一方もしくは両方を含んでもよい。材料14のパターンは、フォトリソグラフィでパターン化されたレジスト11から、下にある材料14の層に一種以上のエッチング剤でパターンを転写することによって形成されうる。
【０００９】
図2を参照すると、開口部16と18は適切なエッチングでベース12内に拡張される。そのようなエッチングは異方性エッチング（例えばCl2とHBrを用いるエッチングなど）として示され、特に、主として下向きにベース12内に向かう。ベース12内の開口部は底15と側壁17からなる周縁部を有する。開口部は、図2の視点で見える図2の平面の後ろに裏面を有することに注意されたい。しかしながら、図面を単純にするために、断面の平面に沿った面のみが本明細書に表される断面図内に示される。
【００１０】
ベース12内の開口部16と18は、ベース12の半導体材料の仕切部20によって互いに隔てられた一対の開口部とみなされうる。仕切部20は、開口部16と18の間の幅21からなる。そのような幅は、例えば約10ナノメートルから約350ナノメートルであってよい。
【００１１】
図3を参照すると、フォトレジスト11（図2）が除去され、ライナー22が、ベース12内の開口部16と18の露出した側壁17に沿って形成される。フォトレジストはO2プラズマを利用するリアクションチャンバ内で除去されうる。ライナーは、フォトレジストの除去とO2プラズマの利用のために使われたものと同じチャンバ内で、形成されうる。しかし基板は、フォトレジストの除去と、ライナーの形成とでは、異なってバイアスされうる。ベース12が単結晶シリコンウェハである場合には、ライナー22は二酸化シリコンを含んでもよく、実質的に二酸化シリコンからなってもよく、二酸化シリコンのみからなってもよい。そのような二酸化シリコンは、側壁に沿うのと同様に開口部の底を渡って延びるが、続いて、側壁に沿うライナーのみを残すように、適切なエッチングで底から除去されてもよい。ライナーが側壁17を次のエッチングから保護する点から、ライナー22は保護材料と呼ばれてもよい。ライナー22は、開口部の当初の幅と比べ、開口部16と18を狭める。
【００１２】
図4を参照すると、開口部16と18をベース材料12内に拡張するように等方性エッチングが行われる。ライナー22は、そのような等方性エッチングの間、開口部の最上部の領域の側壁を保護する。等方性エッチングはボウル（球根状領域）24を開口部の下部分に形成する。任意の適切な等方性エッチングが利用されてもよく、エッチング剤は例えばNF3を含
んでもよい。
【００１３】
図5を参照すると、開口部16と18が仕切部20の下で合流するまで等方性エッチングが続けられる。後に続く加工工程では、マスキング材料14が除去され、開口部16と18が、所望の構造を形成するために所望の電気特性を有する材料で充填されてもよい。例えば、開口部16と18は、充填材料の絶縁体の上に仕切部20の半導体を有するSOI構造を形成するために、電気的絶縁材料（例えば二酸化シリコンなど）で充填されてもよい。他の実施例として、仕切部20の半導体材料は、一対のソース／ドレイン領域の間にチャネルを形成するためにドープされてもよく、開口部16と18はトランジスタゲート材料で充填されてもよい。
【００１４】
図6と7を参照すると、それらはSOI構造を形成するための実施形態の予備加工段階での半導体構造50を説明する。
【００１５】
構造50は半導体基板12を含み、半導体基板12は、例えば、図1から5の実施形態を参照して上述した単結晶シリコンウェハでもよい。構造50はマスキング材料14も含む。
【００１６】
複数のアクティブ領域の位置52、54、56、58、60、62、64、66、68、70、72、74、76、78、80および82は、ベース12の半導体材料内に画定されており、それらの位置の境界は概略的に点線で示されている。アクティブ領域の位置は、示されるアレイに対して実質的に垂直に延びる列（例として、アクティブ領域の位置54、62、70、78に沿って延びる列）と、示されるアレイに対して実質的に水平に延びる行（例として、アクティブ領域の位置60、62、64、66に沿い、それに応じて図9の断面に沿って延びる行）と、を含むアレイを形成する。行と列のアクティブ領域の隣接する位置は、示されるように、基板12の半導体材料の領域によって互いに離される。
【００１７】
図8と9を参照すると、材料14はトレンチ用の位置を画定するようにパターン化される。そのようなパターンは、フォトリソグラフィでパターン化され、続いて除去されてもよいフォトレジストマスク（不図示）を用いて達成されうる。材料14のパターンは、アクティブ領域位置の列の間にトレンチ90、92、94、96および98を形成するために、下にあるベース12に転写される。それらのトレンチはアクティブ領域位置の端部に延びる（言い換えると、アクティブ領域位置の端部に結合する）。
【００１８】
図10と11を参照すると、トレンチ90、92、94、96、および98は誘電性材料（言い換えると、電気的に絶縁性の材料）100で充填される。誘電性材料は、任意の適切な組成物もしくは組成物の組み合わせを含んでもよく、いくつかの実施形態では、二酸化シリコンを含んでもよく、実質的に二酸化シリコンからなってもよく、二酸化シリコンのみからなってもよい。誘電性材料100は、以下の方法でトレンチ内に形成されてもよい。：始めに、誘電性材料をトレンチ内に供給し、材料14の上面全体にゆきわたるようにする。；続いて構造50を平坦化工程（例えば、化学機械研磨など）にかけ、誘電性材料をマスキング材料14の最上面上から除去し、一方で、トレンチ内の誘電性材料は残す。
【００１９】
充填されたトレンチは、基板12を横切って延びる、電気的に絶縁性の材料100のラインに相当するものとみなされうる。そのようなラインとアクティブ領域位置の行との組み合わせは、基板12を横切る格子を画定する。アクティブ領域位置を含まない基板12の区画群は、格子の行とラインの間の位置、例としては図10で参照番号が付けられた区画102、104、106、108、110、112、114、116、118、120、122、124、にあるものとみなされうる。格子の列に沿った区画群は、アクティブ領域位置のアレイの列に沿ったアクティブ領域位置と交互になる。たとえば、格子の列に沿った区画104、112、および120は、アクティブ領域アレイの列に沿ったアクティブ領域位置54、62、70および78と交互になる。
【００２０】
図12から14を参照すると、マスキング材料11は、アクティブ領域位置52、54、56、58、60、62、64、66、68、70、72、74、76、78、80、および82（図6の上面図で概略的に説明されるアクティブ領域位置）の行に沿って形成される。マスキング材料11と14は共に、アクティブ領域位置の上に形成される保護材料を含み、次に続くエッチングからそのような位置を保護する。マスキング材料11はトレンチ90、92、94、96、および98内で、誘電性材料上に広がるように示される。
【００２１】
マスキング材料11は、例えば、フォトリソグラフィでパターン化されたフォトレジスト材料の層でもよい。
【００２２】
区画102、104、106、108、110、112、114、116、118、120、122、および124上の材料14は、マスキング材料11の行間で露出されたままである。
【００２３】
図15から17を参照すると、開口部132が、材料14内に貫通して、区画102、104、106、108、110、112、114、116、118、120、122、および124内に、異方性エッチングされ、；マスキング材料11が除去され、；保護材料のライナー134が開口部の側壁に沿って形成される。；ベース12内の開口部は、図3を参照して上述した開口部16と18に類似し、ライナーは、図3を参照して上述したライナー22に類似する。開口部132とライナー134は、このように図3を参照して上述した開口部とライナーに類似する加工工程で形成され、そのような加工工程は、図3を参照して上述したように、材料11を除去することも可能である。保護材料ライナー134は、上述した開口部16と18をライナー22によって狭めるのと同様の方法で開口部132を狭める。
【００２４】
開口部132は、区画102、104、106、108、110、112、114、116、118、120、122、および124がアクティブ領域位置と交互となるのと同様の方法で、アクティブ領域位置アレイの列に沿ったアクティブ領域位置と交互になる。
【００２５】
図18から20を参照すると、開口部132が、図4と5を参照して上述したエッチングと同様の等方性エッチングでベース半導体材料12内に広がる。隣接する開口部132がアクティブ領域位置52、54、56、58、60、62、64、66、68、70、72、74、76、78、80、82（図6の上面図で概略的に説明され、かつ図19と20の断面図でも概略的に説明されるアクティブ領域位置）の下で合流し、そのようなアクティブ領域位置の全周を取り巻く拡張した開口部を形成する。図18から20の加工工程段階では、トレンチ90、92、94、96、および98内の誘電性材料100のラインは、アクティブ領域位置の端部をつなぎとめる。
【００２６】
図21から23を参照すると、開口部132が電気的に絶縁性の材料140で充填され、材料14が除去される。材料140は、始めに開口部を充填し、材料14を覆って広がるように形成されてもよく、続いて平坦化（例えば、化学機械研磨）が、基板12のいくつかの領域の全体から材料140と14を除去するために使用されてもよい。代替として、材料14上から材料140を除去するために、平坦化が使用されてもよい。その後、材料140に対する材料14の選択的エッチングを用いて材料14が除去されてもよい（「選択的」という語は、材料140を除去するエッチングよりも高速で材料14を除去するエッチングを意味する）。そのような代替加工工程では、アクティブ領域位置に隣接する材料140の突出物（不図示）を取り残してもよい。
【００２７】
材料140は任意の適切な組成物もしくは組成物の組み合わせを含んでもよいが、開口部内に容易に流れ込みうる物質を含むことが好ましい。材料140は、例えば、スピンオン誘電体（すなわち、特定の温度範囲で流動性のある誘電性材料）を含んでもよく、実質的にスピンオン誘電体からなってもよく、スピンオン誘電体のみからなってもよい。；材料140は、二酸化シリコンを含んでもよく、実質的に二酸化シリコンからなってもよく、二酸
化シリコンのみからなってもよい。
【００２８】
誘電性材料100と140は、それぞれ第一と第二の誘電性材料として言及される。そのような誘電性材料は、いくつかの実施形態で互いに類似の組成物を含んでもよい。
【００２９】
示された実施形態では、誘電性材料140は開口部内にあり、アクティブ領域位置52、54、56、58、60、62、64、66、68、70、72、74、76、78、80、および82の上面を横切ることはない。
【００３０】
誘電材料140は、図22と23の断面図に示されるように、アクティブ領域位置内の半導体材料12を、ベースの残りの半導体材料12から完全に分離する。
【００３１】
スペーサ134は、誘電性材料140と組み合わされ、開口部内に残るように示される。スペーサ134と誘電性材料140が互いに同じ組成物を含む場合、そのスペーサと誘電性材料は開口部内に一つの絶縁材料を形成するように合流する。いくつかの用途（不図示）では、材料140の供給前に適切なエッチングを用いてスペーサ134を除去することが望まれうる。
【００３２】
図21から23の構造は、52、54、56、58、60、62、64、66、68、70、72、74、76、78、80、および82の位置に複数のアクティブ領域を含む。；そのようなアクティブ領域はSOI構造である。次に続く工程では、半導体装置がアクティブ領域に結合するように形成されうる。例えば、図21から23は、アクティブ領域を横切って延びる複数のワード線150、152、154、156、158、160、162、および164を示す。図22の断面図は、ゲート誘電体166、導電性ゲート材料168、および電気的に絶縁性のキャップ170を含むスタックを含むワード線を示す。さらに、側壁スペーサ172はワード線の側壁に沿っている。複数のソース／ドレイン領域180が、アクティブ領域位置の半導体材料12内に設けられ、ワード線は、ソース／ドレイン領域と共に複数のトランジスタ装置を形成する。
【００３３】
図21は、ソース／ドレイン領域のいくつかに電気的に接続されたキャパシタ182、184、186、188、190、192、194、および196を概略的に示し、；ならびに、ソース／ドレイン領域の他のいくつかに電気的に接続されたビット線199も概略的に示す。キャパシタとビット線は、図面を単純にするために、アクティブ領域位置の最上行に沿ってのみ示されるが、キャパシタとビット線は他のアクティブ領域位置に結合するソース／ドレイン領域にも接続することを理解されたい。当分野の通常の技術を有する者は、電荷蓄積装置（キャパシタなど）とトランジスタとの組み合わせがダイナミックランダムアクセスメモリ（DRAM）ユニットセルに相当するということを認識するであろう。それに応じて、DRAMアレイは図21から23の構造を横切って形成されうる。
【００３４】
次に図24から27を参照して、電界効果トランジスタを形成するための実施形態の準備加工段階での半導体構造200を説明する。
【００３５】
構造200は、図1に関連して上述した構造と同じであってもよい、基板12を含む。基板12は単結晶シリコンを含んでもよく、実質的に単結晶シリコンからなってもよく、単結晶シリコンのみからなってもよい。
【００３６】
一対の分離領域202は基板12内に広がる。この分離領域は、任意の適切な電気的に絶縁性の組成物、もしくは組成物の組み合わせを含んでもよい。いくつかの実施形態では、分離領域は、二酸化シリコンを含んでもよく、実質的に二酸化シリコンからなってもよく、二酸化シリコンのみからなってもよい。
【００３７】
パターン化されたマスキング材料203と204はベース12の上面を横切って広がる。そのよ
うなパターン化されたマスキング材料は、任意の適切な組成物、もしくは組成物の組み合わせを含んでもよい。例えば、材料204は二酸化シリコンとチッ化シリコンのうち一方、もしくは両方を含んでもよい（たとえば、図1を参照して説明した材料14と類似してもよい）。材料203はパターン化されたフォトレジストを含んでもよい（たとえば、図1を参照して説明した材料11と類似してもよい）。
【００３８】
パターン化されたマスキング材料は、マスキング材料の下でベース12内に延びるライン位置210を画定する。すなわち、マスキング材料の下のベース12の部分は、そのようなライン位置に一致する。ライン位置は、一対の広い領域の間に狭い領域があるマスキング材料203と204の形状から構成されうる。
【００３９】
マスキング材料203、204、およびその下に画定されるラインは、相対する一対の側212と214から構成されるとみなしてもよい。
【００４０】
図28から31を参照すると、トレンチ216がベース12の半導体材料内にエッチングされ、側壁ライナー218が形成され、マスキング材料203が除去される。トレンチとライナーの形成、ならびにマスキング材料203の除去は、図2と3を参照して上述した加工工程と同様の加工工程で成されてもよい。
【００４１】
トレンチ216は、一対のトレンチであるとみなされてもよく、そのような対の一方のトレンチはマスキング材料204の片側212に沿っており、他方のトレンチはマスキング材料の片側214に沿っている。トレンチ216の形成は、パターン化されたマスキング材料204のパターンを、ベース12の半導体材料内に転写する。したがって、ライン位置210にライン211を形成する（図24から27）。そのようなラインは相対する側壁212と214を有する。ラインは、マスクの形状から転写された広い部分と狭い部分を有する。いくつかの実施形態では、狭い部分の幅は、広い部分の幅よりも約25%以上狭くなるようにできる。
【００４２】
側壁ライナー218は、電気的に絶縁性であり、保護材料として言及されてもよい。ライナー218は、二酸化シリコンを含んでもよく、実質的に二酸化シリコンからなってもよく、二酸化シリコンのみからなってもよい。
【００４３】
図32から35を参照すると、図4と5を参照して上述したエッチングと類似する等方性エッチングを用いて、開口部216がベース12内に拡張される。ライン211の相対する側212と214からなる開口部は、ラインの狭い部分206の下で合流するが（図34参照）、ラインの広い部分208の下では合流しない（図33参照）。すなわち、ラインの狭い部分206は、ラインの相対する側の上の開口部216が、等方性エッチングの間に合流するのに十分薄く、一方ラインの広い部分208は十分な幅であるので、開口部がそのような部分の下で合流しない。広い部分208は、狭い部分206の下をエッチングした後でもベース材料12の本体につなぎとめられたままであり、したがって、狭い部分206に相当するライン仕切り部は、構造200の残部に保持される。
【００４４】
図36から39を参照すると、マスキング材料204（図32から35）が除去され、誘電性材料220が、露出したベース12の半導体材料の部分に沿って形成される。保護材料218（図32から35）は誘電性材料220の形成前に除去されるべきことが示される。材料220は最終的にゲート誘電体として利用され、材料218はゲート誘電体としては適切でないこともある。代替実施形態では、材料218が、誘電体220が形成される際に残されてもよく、誘電体220は、材料218で覆われていない材料12の部分のみを覆うことになる。
【００４５】
誘電体220は、任意の適切な組成物、もしくは組成物の組み合わせを含んでもよい。例えば、二酸化シリコンを含んでもよく、実質的に二酸化シリコンからなってもよく、二酸
化シリコンのみからなってもよい。誘電体220は半導体材料12の露出した表面の熱酸化によって形成されてもよく、かつ／または堆積によって形成されてもよい。
【００４６】
ライン211の広い部分は導電性材料に転化されるべきとして示され（斜線で示される）、トランジスタのソース／ドレイン領域231と233を形成する。そのような転化は、導電性を高めるドーパントを、ラインの材料12内に注入することによって達成されうる。転化はマスキング材料204の除去の後で起こるように示されるが（図32から35）、転化はそのようなマスキング材料の除去の前にも起こりうることが理解されるべきである。代替として、転化は図36から39の段階の後に続く加工工程段階で起こってもよい。
【００４７】
ライン211の狭い領域はドーパントの閾値電圧で適切にドープされてもよく、狭い領域は、ソース／ドレイン領域231と233の間のトランジスタチャネル領域235となる。
【００４８】
トランジスタゲート材料232が開口部216内に形成され、ライン211の狭い領域206を覆ってもよい。；絶縁性材料234が、ゲート材料の相対する側の上のライン211の広い部分を覆って形成されることが示される。ライン211は図36の上面図に破線で示され、下にある材料232と234を示す。構造200の他の構造物は、図36の上面図に点線で同様に示される。
【００４９】
ゲート材料232は、任意の適切な組成物、もしくは組成物の組み合わせを含んでもよい。いくつかの実施形態では、金属、金属含有組成物、および導電性にドープされた半導体材料（導電性にドープされたシリコンなど）のうち一種以上を含んでもよく、実質的にこれらからなってもよく、これらのみからなってもよい。ゲート材料が半導体材料を含む場合、そのような材料は、ベース12の第一の半導体材料と区別するために、第二の半導体材料として言及されてもよい。ゲート材料は、ライン211にほぼ直交して延びるワード線の部分であってもよい。
【００５０】
絶縁性材料234は、任意の適切な組成物、もしくは組成物の組み合わせを含んでもよい。；例えば、二酸化シリコンとチッ化シリコンのうち一方もしくは両方を含んでもよく、実質的にこれらからなってもよく、これらのみからなってもよい。
【００５１】
図38は、ライン211の狭い部分の外周を完全に囲い、チャネル領域235を取り囲むゲート材料232を示す。ソース／ドレイン領域231、233、チャネル領域235、およびゲート材料232は全体で電界効果トランジスタを形成する。そのような電界効果トランジスタは、少なくとも一断面図（例えば、図38の視点）では、ゲート材料で完全に取り囲まれたチャネル領域の外周を有する。
【００５２】
図36から39は、ライン211に沿った一つのトランジスタを示す。しかしながら、多数のトランジスタがラインに沿って形成されてもよいことが理解されるべきである。図40はそのような実施形態の実施例を概略的に説明する。特にこの図は、上述したライン211に類似するライン302を含む構造300を示す。この構造はまた、図36から39の分離領域202と類似する分離領域301も含む。
【００５３】
ライン302は、広い部分304と狭い部分306を含む。ソース／ドレイン領域（不図示）は広い部分内に存在することがあり、チャネル領域（不図示）は狭い部分内に存在することがある。
【００５４】
ライン302は、交互になっている材料232と234の下に存在するように示される（ライン232と234は他の材料の下にあることをあらわすために破線で示されている）。材料232と234は、図36から39を参照して上述した、ゲート材料と電気的に絶縁性の材料である。ライン302の狭い部分306は、図38に示される実施形態と類似して、ゲート材料232で囲まれている。
【００５５】
絶縁性材料310は、隣接するトランジスタのソース／ドレイン領域を互いに分離するように、ライン302の広い領域を貫通して切断することが示されている。材料310は任意の適切な組成物、もしくは組成物の組み合わせを含んでもよい。；例えば、二酸化シリコンを含んでもよく、実質的に二酸化シリコンからなってもよく、二酸化シリコンのみからなってもよい。
【００５６】
図41はコンピュータシステム400の実施形態を示す。コンピュータシステム400は、モニタ401もしくは他の通信出力装置、キーボード402もしくは他の通信入力装置、およびマザーボード404を含む。マザーボード404は、マイクロプロセッサ406もしくは他のデータ処理ユニット、および少なくとも一つのメモリ装置408を備える。メモリ装置408はメモリセルのアレイからなり、そのようなアレイは、アレイ内の個々のメモリセルにアクセスするためのアドレス回路に接続されうる。さらに、メモリセルアレイは、メモリセルからデータを読むための読み出し回路に接続されうる。アドレス回路と読み出し回路は、メモリ装置408とプロセッサ406の間で情報を運搬するために利用されうる。アドレス回路と読み出し回路は、図42に示されるマザーボード404のブロック図内に示されている。そのようなブロック図では、アドレス回路は410として示され、読み出し回路は412として示される。
【００５７】
プロセッサ装置406はプロセッサモジュールであってもよく、上述した種々のメモリおよび個別構造を含んでもよい。
【００５８】
メモリ装置408はメモリモジュールであってもよく、上述した種々のメモリおよび個別構造を含んでもよい。
【００５９】
図43は電子システム700の高抽象度に単純化したブロック図を示す。システム700は、例えば、コンピュータシステム、プロセス制御システム、もしくはプロセッサと関連するメモリを使用する任意の他のシステムに相当してもよい。電子システム700は、プロセッサ702、制御ユニット704、メモリ装置ユニット706、および入／出力（I/O）装置708を含む機能的要素を有する（さまざまな実施形態において、システムは、複数のプロセッサ、複数の制御ユニット、複数のメモリ装置ユニット、および／または複数のI/O装置を持ち得ることが理解されるべきである）。一般的に、電子システム700は、プロセッサ702と、プロセッサ702、メモリ装置ユニット706、およびI/O装置708との間の他の相互作用（interaction）によってデータについて実行されるべき演算を指定するネイティブな一連の命令を有する。制御ユニット704は、メモリ装置から取り出され、実行されるべき命令を生ずる一連の演算を介する連続したサイクルによって、プロセッサ702、メモリ装置706、およびI/O装置708の全ての演算を調整する。システム700のさまざまな構成要素は、上述したメモリと分離構造のうち一つ以上を含みうる。
【００６０】
図44は電子システム800の単純化したブロック図である。システム800は、メモリセルのアレイ804、アドレスデコーダ806、行アクセス回路808、列アクセス回路810、演算を制御するための読み出し／書き込み制御回路812、および入／出力回路814を有する、メモリ装置802を含む。メモリ装置802は、電力回路816、および、メモリセルが低閾値の導通状態と高閾値の非導通状態のどちらにあるか測定するための電流センサなどのセンサ820をさらに含む。示された電力回路816は電力供給回路880、基準電圧を供給するための回路882、第一のワード線にパルスを供給するための回路884、第二のワード線にパルスを供給するための回路886、およびビット線にパルスを供給するための回路888を含む。システム800はまたプロセッサ822もしくはメモリアクセスのためのメモリ制御器を含む。
【００６１】
メモリ装置802は、配線もしくは金属線にのせて、制御信号をプロセッサ822から受信す
る。メモリ装置802はI/O線を介してアクセスされるデータを蓄積するために使用される。プロセッサ822もしくはメモリ装置802のうち少なくとも一つは、上述したさまざまなメモリおよび分離構造を含みうる。
【００６２】
さまざまな電子システムが、プロセッサと（複数の）メモリ装置間の通信時間を減少させるために、シングルパッケージ処理ユニット内、もしくは単一の半導体チップ上に製造されうる。
【００６３】
電子システムは、メモリモジュール、装置ドライバ、電力モジュール、通信モデム、プロセッサモジュール、およびアプリケーション特有モジュール内で使用されることが可能であり、ならびに、多重層、多重チップモジュールを含んでもよい。
【００６４】
電子システムは、例えば、時計、テレビ、携帯電話、パーソナルコンピュータ、自動車、産業制御システム、航空機などの、任意の広範囲に亘るシステムであってよい。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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