(57)【特許請求の範囲】
【請求項１】
半導体基板と、絶縁部と、複数の柱状導体とを含む配線基板であって、
前記絶縁部は、前記半導体基板に設けられた溝又は孔の内部に充填された絶縁物でなり、
前記複数の柱状導体は、前記絶縁部の面内に狭ピッチで設けられた溝又は孔の内部に充填されたものであり、
前記絶縁物は、Si微粒子と有機Si化合物との反応により形成されたSi-O結合を含む、
配線基板。
【請求項２】
請求項１に記載された配線基板であって、前記絶縁物は絶縁性微粒子を含み、前記Si-O結合は前記絶縁性微粒子の周りを埋めている、配線基板。
【請求項３】
請求項１又は２に記載された配線基板の製造方法であって、
前記半導体基板の一面からその厚み方向に形成された絶縁部の面内に、前記半導体基板による柱状体を、互いに間隔をおいて存在させ、
前記柱状体を除去し、その除去跡に柱状導体を充填する、
工程を含む製造方法。
【請求項４】
請求項３に記載された製造方法であって、前記柱状導体の両端面の少なくとも一面に、ナノコンポジット構造合金ろう材又はナノコンポジット構造微粉末を用いて、他の導体を液相拡散接合または固相拡散接合させる、工程を含む製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、TSV（Through-Silicon-Via)技術を適用した配線基板及びその製造方法に関
する。より具体的には、狭ピッチTSV形成技術を適用した配線基板及びその製造方法に係
る。
【背景技術】
【０００２】
TSV（Through-Silicon-Via)技術を適用して、三次元配線基板を実現するには、貫通電
極をシリコン基板から電気絶縁しなければならない。電気絶縁の手段として、特許文献１
は、貫通電極を取り囲むように、シリコン基板を貫通するリング状の分離溝を設け、分離
溝の底面及び側面上に直接シリコン膜を形成し、次に分離溝内に残された隙間を埋めるよ
うに、シリコン膜上に絶縁膜を形成し、分離溝の内周側面及び外周側面とそれぞれ接する
シリコン膜の表面を熱酸化して、シリコン熱酸化膜とする技術を開示している。
【０００３】
しかし、十分に厚い絶縁膜を形成することが困難であり、貫通電極を構成する金属成分
、例えば、Cuが、シリコン酸化膜、更には、シリコン基板中に拡散し、電気絶縁特性が損
なわれることがある。また、絶縁膜にクラックが入り、絶縁機能が損なわれることもある
。
【０００４】
特許文献２は、上述した問題点を解決するのに有効な技術を開示している。特許文献２
に開示された配線基板製造方法は、絶縁層形成工程と柱状導体形成工程とを含む。 絶縁
層形成工程は、半導体基板の厚み方向に、孔または溝を形成し、孔または溝内に、絶縁層
を形成する。柱状導体形成工程は、絶縁層によって囲まれた領域内に、孔または溝を形成
し、孔または溝内に金属成分又は合金成分を含む縦柱状導体を形成する。
【０００５】
特許文献２に記載された技術によれば、物理的・化学的強度に優れた絶縁部を形成し得
ること、隙間、空洞、クラック等の欠陥のない高信頼度の絶縁部を形成し得ること、種々
の電気特性を有する絶縁部を形成し得ること等の利点を得ることができる。
【０００６】
ただ、特許文献２は、縦柱状導体を狭ピッチで多数併設する狭ピッチTSV形成技術は開
示していない。縦柱状導体の配置ピッチが、例えば４μｍ以下になると、縦柱状導体を形
成すべき溝又は孔は、僅かの位置ずれが生じただけで、接触等の不良モードを生じやすく
なる。特許文献２は、このような不良モードの発生を回避するための手段を開示していな
いのである。
【０００７】
また、狭ピッチTSVを形成しようとすると、製造プロセスにおいて、縦柱状導体又は絶
縁部を支持するために用いられる支柱の断面積が小さくなり、製造プロセスにおいて、支
柱の折損、位置ずれ、支柱間接触等、多様な不良モードを発生させる危険性がある。特許
文献２は、そのような不良モードの発生を回避するための手段についても開示していない
。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００８−２５１９６４号公報
【特許文献２】特許第５２２５４７９号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
本発明の課題は、狭ピッチTSV構造を持つ配線基板及びその製造方法を提供することで
ある。
【００１０】
本発明のもう一つの課題は、狭ピッチTSV形成に適した配線基板製造方法を提供するこ
とである。
【００１１】
本発明の更にもう一つの課題は、絶縁物又は柱状導体を支持するために用いられる柱状
体の断面積が、狭ピッチ化によって小さくなった場合でも、柱状体の折損、位置ずれ、柱
状体間接触等、多様な不良モードを発生させる危険性を低減させた配線基板製造方法を提
供することである。
【課題を解決するための手段】
【００１２】
上述した課題の少なくとも一つを解決するため、本発明に係る配線基板は、半導体基板
と、絶縁部と、複数の柱状導体とを含む。前記絶縁部は、前記半導体基板の厚み方向に形
成された溝又は孔の内部に充填された絶縁物でなる。前記複数の柱状導体は、前記絶縁部
の面内に狭ピッチで配置され、かつ、厚み方向に延びる溝又は孔の内部に充填されたもの
である。
【００１３】
上述したように、本発明に係る配線基板では、絶縁部は半導体基板の厚み方向に形成さ
れた溝又は孔の内部に充填された絶縁物でなるから、絶縁部はSi基板等でなる半導体基板
と一体化される。
【００１４】
複数の柱状導体は、Si基板等でなる半導体基板と一体化された絶縁部の面内に狭ピッチ
で配置され、かつ、厚み方向に延びる微細空間の内部に充填されている。従って、複数の
柱状導体のそれぞれは、共通化された一つの絶縁部によって、相互に電気絶縁されるとと
もに、半導体基板からも電気絶縁される。この電気絶縁構造は、複数の柱状導体を個別的
に電気絶縁して半導体基板に配置する場合（例えば特許文献２）と比較して、柱状導体間
のピッチ間隔を、著しく縮小することができる。よって本発明によれば、狭ピッチTSV構
造を持つ配線基板を実現することができる。
【００１５】
本発明に係る配線基板は、電子素子を含んでいてもよい。このような電子素子は、配線
導体、配線基板又は電子部品から選択された少なくとも一種であり、その導体部分の少な
くとも一部が、柱状導体の両端面の少なくとも一端面に、液相拡散接合または固相拡散接
合されている。このような液相拡散接合または固相拡散接合によれば、高い接合強度を持
ち、しかも耐熱性に優れた接合構造を実現することができる。特に、ナノコンポジット構
造合金ろう材又はナノコンポジット構造微粉末を用いて、電子素子の導体部を液相拡散接
合または固相拡散接合をさせた場合には、ナノコンポジット構造を構成する複数種の金属/合金成分、酸化物、珪化物、硫化物等による均質分散系により、高度の拡散接合が形成される。
【００１６】
本発明に係る製造方法は、上述した配線基板を製造するに当たり、前記半導体基板の一
面からその厚み方向に形成された絶縁部の面内に、前記半導体基板による柱状体を、互い
に間隔をおいて存在させ、次に、前記柱状体を除去し、その除去跡の内部に柱状導体を充
填する工程を含む。
【００１７】
上述したように、本発明では、半導体基板の一面からその厚み方向に形成された絶縁部
の面内に、互いに間隔をおいて存在させた柱状体を除去しその除去跡の内部に柱状導体を
充填するから、柱状導体を充填すべき除去跡が、絶縁部によって包囲され、画定され、孔
径変動、位置変動のない微細空間となる。よって、狭ピッチのTSVであっても、確実に形
成し得る。
【００１８】
また、TSV技術は、その名称が示すとおり、シリコン基板等の半導体基板に電気絶縁さ
れた縦柱状導体（貫通電極）を形成する技術であるから、絶縁部の面内に、互いに間隔を
おいて存在させた柱状体は、シリコン基板等の半導体基板で構成される。従って、柱状体
は、シリコン基板等の半導体基板に対して従来から適用されてきたエッチング技術によっ
て、容易、迅速、かつ、確実に除去できる。よって、柱状導体を充填するための除去跡、
延いては、柱状導体を、容易、迅速、かつ、確実に形成し得る。
【００１９】
本発明に係る配線基板製造方法は、前記半導体基板に、互いに間隔を隔てて複数の溝又
は孔を形成し、その溝又は孔の内部に流動性絶縁物を充填し硬化させて、前記絶縁部を形
成し、前記流動性絶縁物の充填の際、前記柱状体を、前記半導体基板又は硬化した前記絶
縁部に接触させて支持する工程を含むことが好ましい。
【００２０】
既に述べたように、例えば、４μｍ以下というような狭ピッチで、TSVを形成しようと
すると、柱状導体又は絶縁部を支持するために用いられる柱状体の断面積が、例えば２μ
ｍ以下というように小さくなり、流動性絶縁物を充填する際、柱状体がその充填圧の影響
を受けて、折損、位置ずれ、支柱間接触等、多様な不良モードを発生させる危険性がある
。
【００２１】
本発明では、流動性絶縁物の充填の際、柱状体を、半導体基板又は硬化した絶縁部に接
触させて支持する工程を含むから、柱状体の機械的強度が補強され、柱状体の折損、位置
ずれ、支柱間接触等の不良モード発生の危険性が低減される。
【００２２】
前記流動性絶縁物は、好ましくは、絶縁性微粒子と、Si微粒子と、有機Si化合物とを含
む絶縁性ペーストである。
【発明の効果】
【００２３】
上述したように、本発明によれば、次のような効果を得ることができる。
（ａ）狭ピッチTSV構造を持つ配線基板を提供することができる。
（ｂ）狭ピッチTSV形成に適した配線基板製造方法を提供することができる。
（ｃ）製造プロセスの途中において、絶縁物又は柱状導体を支持するために用いられる柱
状体の断面積が、狭ピッチ化によって小さくなった場合でも、柱状体の折損、位置ずれ、
柱状体間接触等、多様な不良モード発生の危険性を低減させた配線基板製造方法を提供す
ることができる。
【００２４】
本発明の他の目的、構成及び利点については、添付図面を参照し、更に詳しく説明する
。但し、添付図面は、単なる例示に過ぎない。
【図面の簡単な説明】
【００２５】
【図１】本発明に係る配線基板の一部を示す斜視図である。
【図２】本発明に係る配線基板の別の実施形態を示す図である。
【図３】本発明に係る配線基板の更に別の実施形態を示す図である。
【図４】本発明に係る配線基板の更に別の実施形態を示す図である。
【図５】本発明に係る配線基板の更に別の実施形態を示す図である。
【図６】図１〜図５に示した配線基板の製造方法に含まれる工程を示す図である。
【図７】図６の７−７線拡大断面図である。
【図８】図６及び図７に示した工程の後の工程を示す図である。
【図９】図８の９−９線拡大断面図である。
【図１０】図８及び図９に示した工程の後の工程を示す図である。
【図１１】図１０の１１−１１線拡大断面図である。
【図１２】図１０及び図１１に示した工程の後の工程を示す図である。
【図１３】図１２の１３−１３線拡大断面図である。
【図１４】本発明に係る配線基板の別の製造方法に含まれる工程を示す図である。
【図１５】図１４に示した工程の後の工程を示す図である。
【図１６】図１５に示した工程の後の工程を示す図である。
【図１７】図１６に示した工程の後の工程を示す図である。
【図１８】図１７に示した工程の後の工程を示す図である。
【図１９】図１８に示した工程の後の工程を示す図である。
【図２０】図１９に示した工程の後の工程を示す図である。
【図２１】本発明に係る配線基板の更に別の製造方法を示す図である。
【図２２】本発明に係る配線基板の更に別の製造方法を示す図である。
【図２３】本発明に係る配線基板の更に別の製造方法を示す図である。
【図２４】本発明に係る配線基板の更に別の製造方法を示す図である。
【発明を実施するための形態】
【００２６】
１．本発明に係る配線基板
図１を参照すると、三次元配線構造を持つ本発明に係る配線基板の一部が示されている
。図１において、半導体基板１は、厚みT1が５０μｍ以下のシリコン基板等であり、絶縁
部５とともに、絶縁部５の面内に狭ピッチｄ１、ｄ２で配置された複数ｎ＝６の柱状導体
３１１〜３２６を有する。数ｎは、任意数である。
【００２７】
絶縁部５は、半導体基板１の一面１１に形成された微細空間１２１に充填されている。この絶縁部５は、好ましくは、絶縁性微粒子と、Si微粒子と、液状の有機Si化合物とを含む絶縁ペーストを、半導体基板１の厚み方向に形成された溝又は孔等（微細空間と称することがある）１２１の内部に充填し、硬化させて形成したものである。絶縁ペーストを、微細空間１２１の内部に充填し、熱処理すると、Si微粒子と有機Si化合物との反応によりSi-O結合が形成され、絶縁性微粒子を骨材とし、その周りをSi-O結合によって埋めた絶縁物構造が得られる。絶縁性微粒子及びSi微粒子は、ｎｍサイズ（１μｍ以下）の粒径を有する。もっとも、絶縁性微粒子及びSi微粒子は、その粒径が均一である必要はなく、上述したｎｍサイズの領域内で、異なる粒径のものを含むことができる。
【００２８】
柱状導体３１１〜３２６は、半導体基板１の厚みT1の方向に沿って延びていて、一端が
半導体基板１の一面１１１に露出している。柱状導体３１１〜３２６は、他端が、半導体
基板１の底面１１２に露出する貫通柱状導体であってもよいし、半導体基板１の内部に留
まっている非貫通柱状導体であってもよい。柱状導体３１１〜３２６は、この実施の形態
では、横断面４角形状であるが、他の多角形状又は円形状であってもよい。また、４行４
列のマトリクス状に配列されているが、行列数は任意でよい。柱状導体３１１〜３２６は
、メッキ法、溶融金属充填法又は導電ペースト充填法など、公知技術の適用によって形成
することができる。柱状導体３１１〜３２６のディメンションは、一例として例示すると
、配置ピッチｄ１、ｄ２が４〜１００μｍの範囲、径が０．５〜２５μｍの範囲である。
もっとも、配置ピッチは、一定寸法である必要はないし、径も上述した値に限定されるも
のではない。
【００２９】
上述したように、本発明に係る配線基板では、絶縁部５は、半導体基板１の厚み方向に
形成された溝又は孔等の微細空間１２１の内部に充填された絶縁物でなるから、絶縁部５
はSi基板等でなる半導体基板１と一体化される。
【００３０】
複数の柱状導体３１１〜３２６は、Si基板等でなる半導体基板と一体化された絶縁部５
の面内に狭ピッチｄ１、ｄ２で配置され、かつ、厚み方向に延びる溝又は孔等の微細空間
の内部に充填されている。従って、複数の柱状導体３１１〜３２６のそれぞれは、一つの
絶縁部５によって、共通に支持され、相互に電気絶縁されるとともに、半導体基板１から
も電気絶縁される。この電気絶縁構造は、複数の柱状導体３１１〜３２６を個別的に電気
絶縁して半導体基板１に配置する場合（例えば特許文献２）と比較して、柱状導体間のピ
ッチｄ１、ｄ２を、例えば、４μｍ以下というように、著しく縮小することができる。よ
って、本発明によれば、狭ピッチTSV構造を持つ配線基板を実現することができる。
【００３１】
柱状導体３１１〜３２６は、Ａｇ、Ｃｕ、Ａｕ、Ｐｔ、Ｔｉ、Ｚｎ、Ａｌ、Ｆｅ、Ｂ、
Ｓｉ及びＮｉの群から選択された少なくとも１種と、Ｓｎ、Ｉｎ、Ｂｉ、Ｇａの群から選
択された少なくとも１種を含むことができる。第１群は、高融点金属材料であり、第２群
は低融点金属材料である。
【００３２】
柱状導体３１１〜３２６の個数、形状、及び、配置等は、合理的な信号伝送経路の画定
、信号伝送路として要求される電気的特性の充足等の種々の観点から選択される設計的事
項である。図２及び図３にその具体例を例示する。
【００３３】
図２は、例えば、相補信号経路や、リターンパスを接近させた電源/グランド配線に適
した具体例を示している。図２に示すように、絶縁部５に形成された微細空間に、電源/
グランド配線となる柱状導体（３１１、３１８）、（３１２、３１４）、（３１５、３１
７）、（３１６、３１８）を充填した配線構造となっている。
【００３４】
次に、図３の実施の形態は、シールド効果を強化した信号路として好適なTSV構造を示
している。この実施の形態では、絶縁部（５１１〜５１６）によって画定された４つの４
角形領域内に、Ｌ字状の絶縁部５２１〜５２４を形成し、絶縁部（５１１〜５１６）及び
絶縁部（５２１〜５２４）によって囲まれた領域内に、柱状導体３１１〜３１８を充填し
た配線基板となっている。この配線基板も、当然に、本発明に属する。
【００３５】
ここで、硬化した絶縁部（５１１〜５１６）及び絶縁部（５２１〜５２４）によって囲
まれた領域内に、柱状導体３１１〜３１８をするから、孔径変動、位置変動のない狭ピッ
チのTSVであっても、確実に形成し得る。
【００３６】
本発明に係る配線基板は、電子素子との組合せを含んでいてもよい。このような電子素
子は、配線導体、配線基板又は電子部品から選択された少なくとも一種であり、その導体
部分の少なくとも一部が、柱状導体の両端面の少なくとも一端面に、拡散接合されている
。図４及び図５にその一例を示している。
【００３７】
まず、図４を参照すると、電子素子を構成する導体３５１〜３５６が、柱状導体３２３
〜３２６の両端面の少なくとも一端面に、液相拡散接合または固相拡散接合されている。
液相拡散接合または固相拡散接合によれば、導体３５１〜３５６と、柱状導体３２３〜３２６との間に、高い接合強度を持ち、しかも耐熱性に優れた接合構造を実現することができる。特に、ナノコンポジット構造合金ろう材又はナノコンポジット構造微粉末を用いて、電子素子である導体３５１〜３５６を液相拡散接合または固相拡散接合させた場合には、ナノコンポジット構造を構成する金属/合金成分により、高度の接合が形成される。ナノコンポジット構造とは、金属、合金又はそれらの化合物が一体化され、複合化されたものをいう。ナノコンポジット構造合金ろう材又はナノコンポジット構造微粉末は、高融点金属材料及び低融点金属材料の組合せを含むことができる。
【００３８】
次に、図５は、電子素子として、配線基板Ｃ又は電子部品Ｂが選択された場合を示して
いる。柱状導体３２３〜３２６の両端面の少なくとも一端面に、配線基板Ｂ又は電子部品
Ａに備えられた導体３５１〜３５６が、液相拡散接合または固相拡散接合されている。この場合も、導体３５１〜３５６と、柱状導体３２３〜３２６との間に、高い接合強度を持ち、しかも耐熱性に優れた接合構造を実現することができる。ナノコンポジット構造合金ろう材又はナノコンポジット構造微粉末を用いて、電子素子の導体３５１〜３５６を液相拡散接合または固相拡散接合させた場合には、ナノコンポジット構造を構成する成分により、高度の拡散接合が形成される。
【００３９】
電子部品Ａは、能動素子、受動素子の何れであってもよい。能動素子は、代表的には、
三次元システム・パッケージ（３D-SiP)としての形態をとるシステムLSI、メモリLSI、イ
メージセンサ又はMEMS等である。アナログやデジタルの回路、DRAMのようなメモリ回路、
CPUのようなロジック回路などを含む電子デバイスであってもよいし、アナログ高周波回
路と、低周波で低消費電力の回路といった異種の回路を、別々のプロセスによって作り、
それらを積層した電子機器であってもよい。
【００４０】
更には、センサーモジュル、光電気モジュール、ユニポーラトランジスタ、ＭＯＳ  Ｆ
ＥＴ、ＣＭＯＳ  ＦＥＴ、メモリーセル、もしくは、それらの集積回路部品（ＩＣ）、又
は各種スケールのＬＳＩ等、凡そ、電子回路を機能要素とする電子機器、電子デバイスの
ほとんどのものが含まれ得る。本発明において、集積回路ＬＳＩと称する場合、小規模集
積回路、中規模集積回路、大規模集積回路、超大規模集積回路ＶＬＳＩ、ＵＬＳＩ等の全
てを含む。
【００４１】
配線基板Ｂは、図１〜図３に示したものであってもよいし、他のものであってもよい。
【００４２】
上述した各種の配線基板において、半導体基板１の種類、柱状導体の形状、配置、孔径
などの点で、この明細書で開示したものと異なるとしても、絶縁膜の構造、及び、柱状導
体に対する絶縁膜の関係が、本発明を満たす限り、その技術的範囲に含まれるものである
。
【００４３】
２．配線基板の製造方法
次に、図１〜図３に示した配線基板の製造方法について、図６〜図２４を参照して説明
する。図６及び図７を参照すると、半導体基板１の一面１１からその厚み方向に向かって
形成された微細空間１２１の内部に、絶縁部５が形成されている。微細空間１２１は、有
底孔である。絶縁部５の面内には、半導体基板１による柱状体１３１〜１４６が、行列状
に配置されている。柱状体１３１〜１４６は、高さ方向の一端が、絶縁部５の表面に現れ
、反対側の底部が半導体基板１に連続している。
【００４４】
次に、図８及び図９に示すように、半導体基板１の一面１１１にマスク７を形成する。
マスク７は、フォトリソグラフィ工程を含む高精度パターン形成技術を適用して形成され
たレジスト・マスクである。このマスク７は、柱状体１３１〜１４６の高さ方向の一端面
と対向する部分にのみ、抜きパターン７１１〜７２６がある。
【００４５】
上述したマスク７の抜きパターン７１１〜７２６を通して、ＣＶＤ法、レーザ穿孔法な
ど、公知の技術を適用し、柱状体１３１〜１４６を深掘りエッチングする。図１０及び図
１１は、このエッチング工程終了後の状態を示し、柱状体１３１〜１４６の除去跡である
微細空間１５１〜１６６が生じている。
【００４６】
この後、図１２及び図１３に示すように、柱状体１３１〜１４６の除去跡である微細空
間１５１〜１６６に、柱状導体３１１〜３２６を充填する柱状導体３１１〜３２６のディ
メンションは、一例として例示すると、配置ピッチが4〜１００μｍの範囲、口径が０．
５〜２５μｍの範囲である。もっとも、配置ピッチは、一定寸法である必要はないし、口
径も上述した値に限定されるものではない。
【００４７】
柱状導体３１１〜３２６は、メッキ法、溶融金属充填法又は導電ペースト充填法など、
公知技術の適用によって形成することができる。そのうちでも、溶融金属充填法が、高品
質導体形成及び製造コスト低減の観点から好ましい。溶融金属充填法において用いられる
金属、合金は、ナノコンポジット構造金属又は合金微粉末を用いた高融点金属材料及び低
融点金属材料を含むことができる。
【００４８】
上述したように、半導体基板１の一面111からその厚み方向に形成された絶縁部５の面
内に、互いに間隔をおいて存在させた柱状体１３１〜１４６を除去するから、柱状導体３
１１〜３２６を充填すべき柱状体１３１〜１４６の除去跡が、絶縁部５によって包囲され
、画定され、口径変動、位置変動のない微細空間１５１〜１６６となる。よって、狭ピッ
チのTSVであっても、確実に形成し得る。
【００４９】
また、TSV技術は、その名称が示すとおり、シリコン基板等の半導体基板に電気絶縁さ
れた柱状導体（貫通電極）を形成する技術であるから、絶縁部５の面内に、互いに間隔を
おいて存在させた柱状体１３１〜１４６は、シリコン基板等の半導体基板１で構成される
。従って、柱状体１３１〜１４６は、シリコン基板等の半導体基板１に対して従来から適
用されてきたエッチング技術、例えば、ＣＶＤ法、レーザ穿孔法など、公知の技術を適用
して、容易、迅速、かつ、確実に除去できる。よって、柱状導体３１１〜３２６を充填す
るための微細空間１５１〜１６６、及び、柱状導体３１１〜３２６を容易、迅速、かつ、
確実に形成し得る。
【００５０】
次に、本発明に係る配線基板製造方法について、図１４〜図２０を参照して説明する。
まず、図１４に示すように、半導体基板１の一面１１１に、例えば溝状の４本の微細空間
１２１〜１２４を、間隔ｄ３を隔てて形成する。このような微細空間１２１〜１２４は、
シリコン基板等でなる半導体基板１に対して従来から適用されてきたエッチング技術、例
えば、ＣＶＤ法、レーザ穿孔法など、公知の技術を適用して形成（深掘り）することがで
きる。微細空間１２１〜１２４は、半導体基板１の一面１１１から他面１１２に向けて、
貫通していてもよいし、貫通していなくてもよい。微細空間１２１〜１２４は、配置ピッ
チが４〜１００μｍの範囲、溝幅が０．５〜２５μｍの範囲である。もっとも、配置ピッ
チは、一定寸法である必要はないし、溝幅も上述した値に限定されるものではない。
【００５１】
微細空間１２１〜１２４の相互間には、半導体基板１からなる細長い柱状体１０１〜１
０３が存在する。これらの柱状体１０１〜１０３は、その長さ方向の両端が、本来の半導
体基板１に連続して支持されている。
【００５２】
次に、図１５に図示するように、微細空間１２１〜１２４の内部に流動性絶縁物を充填
し硬化させて、絶縁部５１１〜５１４を形成する。ここで、微細空間１２１〜１２４の間
にある柱状体１０１〜１０３は、その長さ方向の両端が、本来の半導体基板１に連続して
支持されているから、微細空間１２１〜１２４の内部に流動性絶縁物を充填して、絶縁部
５１１〜５１４を形成する際、柱状体１０１〜１０３の断面積が、例えば４μｍ以下の狭
ピッチ化によって小さくなった場合でも、柱状体１０１〜１０３の折損、位置ずれ、柱状
体１０１〜１０３の相互接触等、多様な不良モードを発生させる危険性を低減させること
ができる。
【００５３】
流動性絶縁物は、絶縁性微粒子、Si微粒子及び有機Si化合物を含有する絶縁性ペースト
であることが好ましい。絶縁性微粒子及びSi微粒子を微細空間に入れた後に、有機Si化合
物の液体を入れてもよい。微細空間１２１〜１２４の内部に充填された流動性絶縁物を硬
化させ、絶縁部５１１〜５１４を形成するには、有機Si化合物及びSi微粒子を互いに反応
させて、絶縁性微粒子の周りを埋めるSi-O結合のネットワークを形成する。有機Si化合物
及びSi微粒子の反応は、好ましくは真空雰囲気中で、例えば、130℃〜150℃の温度範囲で
加熱することによって進行させることができる。これによって、絶縁部５１１〜５１４が
形成される。反応に伴って発生する有機物は、熱分解され、ガスとして排出される。
【００５４】
絶縁部５１１〜５１４は、絶縁性微粒子の周りを、Si-O結合のネットワーク、具体的に
は、非晶質シリカ（SiO2）によって、完全に埋めた構造になる。
【００５５】
更に、熱処理工程は、微細空間１２１〜１２４の内部に充填された流動性絶縁物を加圧
しながら加熱し、その後、加圧しながら冷却する工程を含むことが好ましい。この工程に
より、有機物熱分解を更に推し進めるとともに、絶縁部５１１〜５１４を緻密化し、半導
体基板１に対する密着力を高めることができる。
【００５６】
上記プロセスを実行することにより、微細空間１２１〜１２４内に、物理的・化学的強
度に優れた絶縁部５１１〜５１４を形成し得る。
【００５７】
しかも、有機Si化合物及びSi微粒子を互いに反応させて、絶縁性微粒子の周りを埋める
Si-O結合、具体的には、非晶質シリカ（SiO2）を形成することできる。即ち、Si微粒子の
酸化物が形成されるから、体積が増加し、微細空間内に隙間、空洞、クラック等の欠陥が
なく、微細空間の側壁面に対する密着強度の高い高信頼度の絶縁部を形成し得る。ちなみ
に、SiO2は、Si微粒子と比較して、体積が３０〜３５％程度増加する。これは、Si微粒子
の縮率に対応するので、収縮による空洞、隙間又はクラックの発生等を回避することがで
きる。
【００５８】
更に、本発明に係る流動性絶縁物は、絶縁性微粒子を含んでいるから、この絶縁性微粒
子の特性に従った種々の電気特性を有する絶縁部を形成し得る。絶縁性微粒子は、基本的
には、金属酸化物微粒子（セラミック）である。例えば、チタン酸バリウム等の強誘電体
材料でなる絶縁性微粒子を用いた場合は、静電容量の大きな絶縁部を形成することができ
るし、SiO2、Al2O3等の低誘電体材料でなる絶縁性微粒子の場合は、静電容量の小さな絶
縁部を形成することができる。
【００５９】
本発明で用いられる有機Si化合物の代表例は、化学式、
CH3O-[SiｎOn-1(CH3)n(OCH3)n]-CH3
で表わされるアルキルアルコキシシランである。この場合の反応式は、次のようになる。
【００６０】
Si+ CH3O-[SiｎOn-1(CH3)n(OCH3)n]-CH3→SiO2+(C、H、O）↑ 
・・・（１）
微細空間１２１〜１２４を有する半導体基板１が、Si半導体基板である場合は、上述し
た反応がSi半導体基板のSiとの間でも起こる。そのほか、オルガノポリシロキサン（官能
性側鎖アルコキシシラン）を用いることもできる。
【００６１】
Si微粒子は、微細空間１２１〜１２４の内部に、シリコンオイルを入れ、熱処理するこ
とによって生成させてもよい。シリコンオイルとして、ジメチルポリシロキサン（C2H6OS
i）nを用いることができる。
【００６２】
次に、図１６に示すように、半導体基板１の一面１１の上にマスク７を配置する。この
マスク７は、高精度パターン形成技術を適用して形成されたレジスト・マスクである。こ
のマスク７は、微細空間１２１〜１２４の間で開口する抜きパターン７１１〜７２５を、
所定間隔でマトリクス状に配置してある。
【００６３】
上述したマスク７の抜きパターン７１１〜７２５を通して、ＣＶＤ法、レーザ穿孔法な
ど、公知の技術を適用して、半導体基板１を深掘りエッチングする。図１７は、このエッ
チング工程終了後の状態を示し、半導体基板１を、抜きパターン７１１〜７２５に従って
エッチングして得られた微細空間１５１〜１６５が生じている。微細空間１５１〜１６５
の間には、半導体基板１による柱状体１３１〜１４６がある。柱状体１３１〜１４６は、
その側面を、硬化した絶縁部５１１〜５１４に接触させて支持してある。
【００６４】
次に、図１８に図示するように、微細空間１５１〜１６５に流動性充填物を充填し硬化
させて、絶縁部５２１〜５３５を形成する。流動性絶縁物は、絶縁性微粒子、Si微粒子及
び有機Si化合物を含有する前述した絶縁性ペーストである。絶縁性微粒子及びSi微粒子を
微細空間に入れた後に、有機Si化合物の液体を入れてもよい。
【００６５】
ここで、柱状体１３１〜１４６は、その側面を、硬化した絶縁部５１１〜５１４に接触
させて支持してあるから、微細空間１５１〜１６５に対する流動性絶縁物の充填の際、柱
状体１３１〜１４６の断面積が、例えば４μｍ以下の狭ピッチ化によって小さくなった場
合でも、柱状体１３１〜１４６の折損、位置ずれ、柱状体１３１〜１４６の相互接触等、
多様な不良モードを発生させる危険性を低減させることができる。
【００６６】
次に、半導体基板１の一面１１１の上にマスクを配置し、マスクの抜きパターンを通し
て、ＣＶＤ法、レーザ穿孔法など、公知の技術を適用し、抜きパターンを通して、半導体
基板１を深掘りエッチングする（図８〜図１１参照）。図１９は、このエッチング工程終
了後の状態を示し、マスクの抜きパターンに従って半導体基板１をエッチングして得られ
た微細空間１５１〜１６６が生じている。微細空間１５１〜１６６は、その周囲が、硬化
した絶縁部５１１〜５１４、５２１〜５３５によって囲まれている。
【００６７】
次に、図２０に図示するように、微細空間１５１〜１６６に、柱状導体３１１〜３２６
を充填する。既に述べたことであるが、柱状導体３１１〜３２６は、メッキ法、溶融金属
充填法又は導電ペースト充填法など、公知技術の適用によって形成することができる。ま
た、柱状導体３１１〜３２６のディメンションは、一例として例示すると、配置ピッチが
４〜１００μｍの範囲、最大部の径が０．５〜２５μｍの範囲である。もっとも、配置ピ
ッチは、一定寸法である必要はないし、径も上述した値に限定されるものではない。
【００６８】
ここで、絶縁部５１１〜５１４によって囲まれている微細空間１５１〜１６６に柱状導
体３１１〜３２６を充填するから、孔径変動、位置変動のない狭ピッチのTSVであっても
、確実に形成し得る。
【００６９】
また、絶縁部５の面内に、互いに間隔をおいて存在させた柱状体１３１〜１４６は、シ
リコン基板等の半導体基板１で構成される。従って、柱状体１３１〜１４６は、シリコン
基板等の半導体基板１に対して従来から適用されてきたエッチング技術、例えば、ＣＶＤ
法、レーザ穿孔法など、公知の技術を適用して、容易、迅速、かつ、確実に除去できる。
よって、柱状導体３１１〜３２６を充填するための微細空間１５１〜１６６、及び、柱状
導体３１１〜３２６を容易、迅速、かつ、確実に形成し得る。
【００７０】
更に、図２１〜図２２を参照して説明する。まず、図２１（Ａ）に示すように、半導体
基板１の一面１１１（図示せず）に、抜きパターン７１１〜７１５を有するレジスト・マ
スク７１の抜きパターン７１１〜７１５に従った微細空間を、深掘り形成した後、図２１
（Ｂ）に図示するように、微細空間の内部に流動性絶縁物を充填し硬化させて、絶縁部５
１１〜５１５を形成する。絶縁部５１1〜５１５の間には、半導体基板１による細長い柱
状体１０１〜１０４が存在する。これらの柱状体１０１〜１０４は、その長さ方向の両端
が、本来の半導体基板１に連続して支持されている。よって、微細空間の内部に流動性絶
縁物を充填して、絶縁部５１１〜５１５を形成する際、柱状体１０１〜１０４の断面積が
、例えば４μｍ以下の狭ピッチ化によって小さくなった場合でも、柱状体１０１〜１０４
の折損、位置ずれ、柱状体１０１〜１０４の相互接触等、多様な不良モードを発生させる
危険性を低減させることができる。
【００７１】
次、図２１（Ｃ）に示すように、図２１（Ｂ）に現れている半導体基板１の一面１１１
に、抜きパターン５２１〜５２５を有するレジスト・マスク７２を形成し、レジスト・マ
スク７２の抜きパターン７２１〜７２５に従った微細空間を形成する。ジスト・マスク７
２の抜きパターン７２１〜７２５は、レジスト・マスク７１の抜きパターン７１１〜７２
５と直交する。
【００７２】
次に、図２１（Ｄ）に図示するように、微細空間の内部に流動性絶縁物を充填し硬化さ
せて、絶縁部５２１〜５２５を形成する。この結果、絶縁部５１１〜５１５と、絶縁部５
２１〜５２５とによって囲まれた柱状体１３１〜１４６が生じる。
【００７３】
絶縁部５２１〜５２５を形成する際、柱状体１３１〜１４６の側面を、絶縁部５１１〜
５１４に接触させて支持してあるから、柱状体１３１〜１４６の断面積が、例えば４μｍ
以下の狭ピッチ化によって小さくなった場合でも、柱状体１３１〜１４６の折損、位置ず
れ、柱状体１３１〜１４６の相互接触等、多様な不良モードを発生させる危険性を低減さ
せることができる。
【００７４】
次に、図２１（Ｅ）に示すように、柱状体１３１〜１４６を深掘りエッチングし、微細
空間１５１〜１６６を形成した後、図２１（Ｆ）に図示するように、微細空間１５１〜１
６６に、柱状導体３１１〜３２６を充填する。ここで、硬化した絶縁部５によって囲まれ
ている微細空間１５１〜１６６に柱状導体３１１〜３２６を充填するから、孔径変動、位
置変動のない狭ピッチのTSVであっても、確実に形成し得る。
【００７５】
また、柱状体１３１〜１４６は、シリコン基板等の半導体基板１に対して従来から適用
されてきたエッチング技術、例えば、ＣＶＤ法、レーザ穿孔法など、公知の技術を適用し
て、容易、迅速、かつ、確実に除去できる。よって、柱状導体３１１〜３２６を充填する
ための微細空間１５１〜１６６、及び、柱状導体３１１〜３２６を容易、迅速、かつ、確
実に形成し得る。
【００７６】
次に、図２２を参照して、別の実施の形態を説明する。図２２は、既充填領域の深掘り
ダメージを排除するのに有効な方法を示している。まず、図２２（Ａ）に示すように、半
導体基板１の一面１１１（図示せず）に、レジスト・マスク７１の抜きパターン７１１に
従った微細空間を形成した後、図２２（Ｂ）に図示するように、微細空間の内部に流動性
絶縁物を充填し硬化させて、絶縁部５１１を形成する。
【００７７】
レジスト・マスク７は、複数の縦パターン７１１〜７１３と、複数の横パターン７１４
〜７１６とを組み合わせた抜きパターン、及び、縦パターン７１１〜７１３と横パターン
７１４〜７１６とによって囲まれた四角形状のマスクパターン７０１〜７０４を有する。
縦パターン７１１〜７１３と横パターン７１４〜７１６の本数は、任意である。
【００７８】
レジスト・マスク７１の抜きパターン７１１〜７１６に従った微細空間を形成した後、
微細空間の内部に流動性絶縁物を充填し硬化させて、絶縁部５１１〜５１６を形成した場
合、レジスト・マスク７１の抜きパターン７１１〜７１６に従った絶縁部５１１〜５１６
、及び、絶縁部５１１〜５１の縦パターン５１１〜５１３と横パターン５１４〜５１６と
によって囲まれた四角形状の柱状体１０１〜１０４が形成される。
【００７９】
次、図２２（Ｃ）に示すように、図２２（Ｂ）に現れている半導体基板１の一面１１１
に、抜きパターン７２１〜７２４を有するレジスト・マスク７２を形成し、レジスト・マ
スク７２の抜きパターン７２１〜７２４に従った微細空間を形成する。ジスト・マスク７
２の抜きパターン７２１〜７２４は、レジスト・マスク７１の抜きパターン７１１〜７１
６と直交し、かつ、連続するように形成する。抜きパターン７２１〜７２４のそれぞれは
、具体的には、四角形状の柱状体１０１〜１０４を画定する絶縁部５１１〜５１６の縦パ
ターン５１１〜５１３と横パターン５１４〜５１６に対して直交する十字状の形状となっ
ている。
【００８０】
ジスト・マスク７２の抜きパターン７２１〜７２４は、レジスト・マスク７１の抜きパ
ターン７１１〜７１５を削減するものではないから、抜きパターン７２１〜７２４を形成
する際、既充填領域である絶縁部５１１に対する深掘りダメージを排除することができる
。
【００８１】
次に、図２２（Ｄ）に図示するように、微細空間の内部に流動性絶縁物を充填し硬化さ
せて、絶縁部５２１〜５２４を形成する。この結果、絶縁部５２１〜５２４と、絶縁部５
１１〜５１６とによって囲まれた柱状体１３１〜１４６が生じる。
【００８２】
ここで、絶縁部５２１〜５２４を形成する際、柱状体１３１〜１４６の側面を、絶縁部
５１１〜５１６に接触させて支持してあるから、柱状体１３１〜１４６の断面積が、狭ピ
ッチ化によって小さくなった場合でも、柱状体１３１〜１４６の折損、位置ずれ、柱状体
１３１〜１４６の相互接触等、多様な不良モードを発生させる危険性を低減させることが
できる。
【００８３】
次に、図２２（Ｅ）に示すように、柱状体１３１〜１４６を深掘りエッチングし、微細
空間１５１〜１６６を形成した後、図２２（Ｆ）に図示するように、微細空間１５１〜１
６６に、柱状導体３１１〜３２６を充填する。ここで、硬化した絶縁部５によって囲まれ
ている微細空間１５１〜１６６に柱状導体３１１〜３２６を充填するから、孔径変動、位
置変動のない狭ピッチのTSVであっても、確実に形成し得る。
【００８４】
また、柱状体１３１〜１４６は、シリコン基板等の半導体基板１に対して従来から適用
されてきたエッチング技術、例えば、ＣＶＤ法、レーザ穿孔法など、公知の技術を適用し
て、容易、迅速、かつ、確実に除去できる。よって、柱状導体３１１〜３２６を充填する
ための微細空間１５１〜１６６、及び、柱状導体３１１〜３２６を容易、迅速、かつ、確
実に形成し得る。
【００８５】
３．他の実施形態の例
図２３は、図２に示した配線基板を製造する方法を示している。まず、図２３（Ａ）に
おいて、半導体基板１の一面１１１（図示せず）に、レジスト・マスク７１の抜きパター
ン７１１〜７２０に従った微細空間を形成した後、図２３（Ｂ）に図示するように、微細
空間の内部に流動性絶縁物を充填し硬化させて、絶縁部５１１〜５２０を形成する。
【００８６】
レジスト・マスク７１は、対の抜きパターン（７１１と７１７）、共通抜きパターン７
１２、対の抜きパターン（７１３と７１８）、対の抜きパターン（７１４と７１９）、共
通抜きパターン７１５及び対の抜きパターン（７１６と７２０）を、縦方向（図において
上下方向）に間隔をおいて配置した構成である。これらの抜きパターン７１１〜７２０に
従った微細空間を、半導体基板１に形成した後、図２３（Ｂ）に示すように、微細空間の
内部に流動性絶縁物を充填し硬化させて、絶縁部５１１〜５２０を形成する。
【００８７】
次、図２３（Ｃ）に示すように、図２３（Ｂ）に現れている半導体基板１の一面１１１
に、抜きパターン７２１〜７２４を有するレジスト・マスク７２を形成し、レジスト・マ
スク７２の抜きパターン７２１〜７２４に従った微細空間を形成する。ジスト・マスク７
２の抜きパターン７２１〜７２３は、絶縁部５１１〜５２０と直交するように形成し、抜
きパターン７２４は、絶縁部５１３、５１４、５１８、５１９と重ならせる。
【００８８】
次に、図２３（Ｄ）に図示するように、微細空間の内部に流動性絶縁物を充填し硬化さ
せて、絶縁部５２１〜５２４を形成する。この結果、絶縁部５２１〜５２４と、絶縁部５
１１〜５２０とによって囲まれた柱状体１３１〜１３８が生じる。
【００８９】
ここで、絶縁部５２１〜５２４を形成する際、柱状体１３１〜１３８の側面を、絶縁部
５１１〜５２０に接触させて支持してあるから、柱状体１３１〜１３８の断面積が、狭ピ
ッチ化によって小さくなった場合でも、柱状体１３１〜１３８の折損、位置ずれ、柱状体
１３１〜１３８の相互接触等、多様な不良モードを発生させる危険性を低減させることが
できる。
【００９０】
次に、図２３（Ｅ）に示すように、柱状体１３１〜１３８をエッチングし、微細空間１
５１〜１５８を形成した後、図２３（Ｆ）に図示するように、微細空間１５１〜１５８に
、柱状導体３１１〜３１８を充填した配線基板が得られる。この配線基板は、当然に、本
発明に属する。
【００９１】
ここで、硬化した絶縁部５によって囲まれている微細空間１５１〜１５８に柱状導体３
１１〜３１８を充填するから、孔径変動、位置変動のない狭ピッチのTSVであっても、確
実に形成し得る。
【００９２】
また、柱状体１３１〜１３８は、シリコン基板等の半導体基板１に対して従来から適用
されてきたエッチング技術、例えば、ＣＶＤ法、レーザ穿孔法など、公知の技術を適用し
て、容易、迅速、かつ、確実に除去できる。よって、柱状導体３１１〜３１８を充填する
ための微細空間１５１〜１５８、及び、柱状導体３１１〜３１８を容易、迅速、かつ、確
実に形成し得る。
【００９３】
次に、図２４は、図３に示した配線基板を製造する方法を示している。まず、図２４（
Ａ）に示すように、半導体基板１の一面１１１（図示せず）に、レジスト・マスク７１の
抜きパターン７１１〜７１６に従った微細空間を形成した後、図２４（Ｂ）に図示するよ
うに、微細空間の内部に流動性絶縁物を充填し硬化させて、絶縁部５１１〜５１６を形成
する。
【００９４】
レジスト・マスク７１は、複数の縦パターン７１１〜７１３と、複数の横パターン７１
４〜７１６とを組み合わせた抜きパターン、及び、縦パターン７１１〜７１３と横パター
ン７１４〜７１６とによって囲まれた四角形状のマスクパターン７０１〜７０４を有する
。縦パターンと横パターンの本数は、任意である。
【００９５】
レジスト・マスク７１の抜きパターン７１１〜７１６に従った微細空間を形成した後、
微細空間の内部に流動性絶縁物を充填し硬化させて、絶縁部５１１を形成した場合、レジ
スト・マスク７１の抜きパターン７１１〜７１６に従った絶縁部５１１〜５１６、及び、
縦パターン５１１〜５１３と横パターン５１４〜５１６とによって囲まれた四角形状の柱
状体１０１〜１０４が形成される。
【００９６】
次、図２４（Ｃ）に示すように、図２４（Ｂ）に現れている半導体基板１の一面１１１
に、抜きパターン７２１〜７２４を有するレジスト・マスク７２を形成し、半導体基板１
の一面１１１に、レジスト・マスク７２の抜きパターン７２１〜７２５に従った微細空間
を深掘り形成する。ジスト・マスク７２の抜きパターン７２１〜７２４は、レジスト・マ
スク７１の抜きパターン７１１〜７１５と直交し、かつ、連続するように形成する。抜き
パターン７２１〜７２４のそれぞれは、具体的には、四角形状の柱状体１０１〜１０４を
画定する縦パターン５１１〜５１３及び横パターン５１４〜５１６に対して直交するL字
状の形状となっている。
【００９７】
ジスト・マスク７２の抜きパターン７２１〜７２４に従った深掘りは、絶縁部５１１〜
５１６を削減するものではないから、抜きパターン７２１〜７２４を形成する際、既充填
領域である絶縁部５１１〜５１６に対する深掘りダメージを排除することができる。
【００９８】
次に、図２４（Ｄ）に図示するように、微細空間の内部に流動性絶縁物を充填し硬化さ
せて、絶縁部５２１〜５２４を形成する。この結果、四角形状の柱状体１０１〜１０４の
それぞれの内部に、絶縁部５２１〜５２４と、絶縁部５１１〜５１６とによって囲まれた
２つの柱状体（１０１１、１０１２）〜（１０４１、１０４２）が生じる。
【００９９】
ここで、絶縁部５２１〜５２４を形成する際、柱状体１０１〜１０４のそれぞれの内部
に、形成される２つの柱状体（１０１１、１０１２）〜（１０４１、１０４２）の側面を
、絶縁部５１１〜５１６に接触させて支持してあるから、柱状体の断面積が、狭ピッチ化
によって小さくなった場合でも、柱状体の折損、位置ずれ、柱状体（１０１１、１０１２
）〜（１０４１、１０４２）の相互接触等、多様な不良モードを発生させる危険性を低減
させることができる。
【０１００】
次に、図２４（Ｅ）に示すように、柱状体（１０１１、１０１２）〜（１０４１、１０
４２）をエッチングし、微細空間１５１〜１５８を形成した後、図２４（F）に図示する
ように、微細空間１５１〜１５８に、柱状導体３１１〜３１８を充填した配線基板が得ら
れる。この配線基板も、当然に、本発明に属する。
【０１０１】
ここで、硬化した絶縁部５によって囲まれている微細空間１５１〜１５８に柱状導体３
１１〜３１８を充填するから、孔径変動、位置変動のない狭ピッチのTSVであっても、確
実に形成し得る。
【０１０２】
また、柱状体（１０１１、１０１２）〜（１０４１、１０４２）は、シリコン基板等の
半導体基板１に対して従来から適用されてきたエッチング技術、例えば、ＣＶＤ法、レー
ザ穿孔法など、公知の技術を適用して、容易、迅速、かつ、確実に除去できる。よって、
柱状導体３１１〜３１８を充填するための微細空間１５１〜１５８、及び、柱状導体３１
１〜３１８を容易、迅速、かつ、確実に形成し得る。
【０１０３】
説明は省略するが、図４及び図５に示したように、電子素子を組み合わせた配線基板も
、基本的には、上述した製造方法と接合技術の適用によって実現することができる・
本発明は、各種電子機器、電子デバイスにおいて、半導体基板に、狭ピッチＴＳＶを形
成するために用いることができる。そのような電子デバイスは、代表的には、三次元シス
テム・パッケージ（３D-SiP)としての形態をとる。具体的には、システムLSI、メモリLSI
、イメージセンサ又はMEMS等である。アナログやデジタルの回路、DRAMのようなメモリ回
路、CPUのようなロジック回路などを含む電子デバイスであってもよいし、アナログ高周
波回路と、低周波で低消費電力の回路といった異種の回路を、別々のプロセスによって作
り、それらを積層した電子機器であってもよい。
【０１０４】
具体的には、センサーモジュル、光電気モジュール、ユニポーラトランジスタ、ＭＯＳ
ＦＥＴ、ＣＭＯＳ  ＦＥＴ、メモリーセル、もしくは、それらの集積回路部品（ＩＣ）
、又は各種スケールのＬＳＩ等、凡そ、電子回路を機能要素とする電子機器、電子デバイ
スのほとんどのものが含まれ得る。本発明において、集積回路ＬＳＩと称する場合、小規
模集積回路、中規模集積回路、大規模集積回路、超大規模集積回路ＶＬＳＩ、ＵＬＳＩ等
の全てを含む。
【０１０５】
上述した各種の電子機器、電子デバイスにおいて、半導体基板１の種類、半導体基板を
通る縦柱状導体の形状、配置、孔径などの点で、この明細書で開示したものと異なるとし
ても、絶縁膜の構造、及び、縦柱状導体に対する絶縁膜の関係において、本発明を満たす
限り、その技術的範囲に含まれるものである。
【０１０６】
以上、好ましい実施例を参照して本発明を詳細に説明したが、本発明はこれらに限定さ
れるものではなく、当業者であれば、その基本的技術思想および教示に基づき、種々の変
形例を想到できることは自明である。
【符号の説明】
【０１０７】
１              半導体基板
３１１〜３１６  柱状導体
５              絶縁部
【要約】
【課題】狭ピッチTSV構造を持つ配線基板及びその製造方法を提供すること。
【解決手段】絶縁部５は、半導体基板１の厚み方向に形成された溝又は孔の内部１２１に充填された絶縁物でなる。柱状導体３１１〜３１６は、絶縁部５の面内に狭ピッチｄ１、ｄ２で配置され、かつ、厚み方向に延びる溝又は孔の内部に充填されたものである。
【選択図】図１【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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