(57)【特許請求の範囲】
【請求項１】
電界効果トランジスタで構成されるカレントミラー回路を備えたフィルタ回路であって、
チャネル極性が全て同一である第１、第２、第３のトランジスタを含み、
前記第１のトランジスタのドレインが、ゲート接地回路として機能する第２のトランジスタのソースに接続され、
前記第２のトランジスタのドレインが前記第１のトランジスタのゲートと前記第３のトランジスタのゲートとに接続され、
前記第１のトランジスタのゲート及びドレインに、各々、第１の容量素子と第２の容量素子とが接続された構成であって、
前記第１及び第２のトランジスタの各々にバイアス電流を供給するバイアス電流供給手段を備え、
前記第１のトランジスタのドレイン又はゲートの何れか一方又は両方を入力端子とし、出力信号を前記第３のトランジスタのドレイン電流から取り出す
ことを特徴とするフィルタ回路。
【請求項２】
前記請求項１記載のフィルタ回路において、
前記第１、第２、第３のトランジスタの各々に供給するバイアス電流は、可変である
ことを特徴とするフィルタ回路。
【請求項３】
前記請求項２記載のフィルタ回路において、
前記バイアス電流は、トランスコンダクタンス調整回路から供給され、
前記トランスコンダクタンス調整回路は、
ソースが共通接続された第９、第１０のトランジスタと、
前記第９、第１０のトランジスタのゲートに電位差を発生させる電位差発生回路と、
前記第９、第１０のトランジスタのドレイン電流の差を出力する差電流生成回路と、
前記差電流生成回路の出力電流値と基準電流源との出力電流値が一致するように制御電圧を生成し、この制御電圧を前記第９、第１０のトランジスタのゲートに帰還する帰還手段と、
前記制御電圧を電圧―電流変換する電圧―電流変換器とを備え、
前記第１、第２、第３のトランジスタの各々に供給するバイアス電流は、前記電圧―電流変換器の出力のカレントミラー出力として供給される
ことを特徴とするフィルタ回路。
【請求項４】
前記請求項２記載のフィルタ回路において、
前記バイアス電流は、トランスコンダクタンス調整回路から供給され、
前記トランスコンダクタンス調整回路は、
第５、第６、第７及び第８のトランジスタで構成されるトランスリニアループ回路を含み、
前記第７のトランジスタと前記第８のトランジスタの各々に流れる電流を数倍しその数倍した各々の電流を併せて前記第５及び第６のトランジスタに供給する増幅手段と、
前記第７のトランジスタのバイアス電流を供給する電流源回路とを備え、
前記第８のトランジスタに流れる電流のカレントミラー出力が前記第１、第２、第３のトランジスタのバイアス電流となるように接続された
ことを特徴とするフィルタ回路。
【請求項５】
前記請求項４記載のフィルタ回路において、
前記第７のトランジスタのバイアス電流を供給する電流源回路は、
ソースが共通接続された第９、第１０のトランジスタと、
前記第９、第１０のトランジスタのゲートに電位差を発生させ、前記第９、第１０のトランジスタのゲート電圧の平均電圧が第１１のトランジスタのゲートに印加されるよう接続された電位差発生回路と、
前記第９、第１０のトランジスタの各々に流れるドレイン電流を加算する加算手段と、
前記第１１のトランジスタに流れるドレイン電流を２倍する増幅手段とを備え、
前記第９、第１０のトランジスタのドレイン電流の加算値から前記第１１のトランジスタに流れるドレイン電流を２倍した電流を引き算した電流が、前記第７のトランジスタのバイアス電流となる
ことを特徴とするフィルタ回路。
【請求項６】
請求項１記載のフィルタ回路を信号処理経路に備えた
ことを特徴とする光ディスク装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はフィルタ回路に関し、特に、電界効果トランジスタで構成される電流モードフィルタ回路と、これを信号処理経路に設ける光ディスク装置に関する。
【背景技術】
【０００２】
フィルタ回路は、様々な信号処理システムを構成する必須ファンクションブロックであり、特に、アナログフィルタ回路はアナログ・デジタル混載ＬＳＩにおいて、アナログ―デジタル変換前の信号波形の整形やエイリアス防止のための高周波ノイズ除去という重要な役割を担っている。特に、数十ＭＨｚから数百ＭＨｚの信号帯域においては、トランスコンダクタンス回路（以下、Ｇｍ回路という）と容量素子とにより構成されるＧｍ−Ｃフィルタを採用することが一般的であった。
【０００３】
しかしながら、Ｇｍ−Ｃフィルタは、非特許文献１や非特許文献２に記載されている通り、
１．フィルタを構成するＧｍ回路が持つ寄生極がフィルタの極に近接するため、特に高周波領域での正確な周波数特性の実現が難しい。
【０００４】
２．近年の微細化された低電圧動作のデジタルＣＭＯＳプロセスでは、電圧モードで動作するＧｍ−Ｃフィルタにおいて広いダイナミックレンジや線形性を確保することが難しいといった課題があった。
【０００５】
これらの問題を解決するために、非特許文献１や非特許文献２では、電流モードで動作するフィルタ回路の提案がされている。非特許文献１では、同文献中のＦｉｇ２（ａ）に示されているように、出力電流をフィードバックする方法で実現しているが、非特許文献２では、同文献中の図８に示されているように、ゲート接地ミラー回路に容量素子を付加することによりフィルタ回路を実現しており、非特許文献１と比較してより少ない素子数で回路を実現している。ここでは、本発明の構成に近い非特許文献２に記載されているフィルタ回路について、詳細に説明する。図１５に非特許文献２に記載の電流モードフィルタの構成を示す。図１５の電流モードフィルタにおいて、ＮチャネルトランジスタＭ２００、Ｍ２０３は、電流ミラー対を構成し、各々、電流源からのバイアス電流Ｉｂ０で駆動されている。また、ゲートが定電圧Ｖｂ０で固定されたゲート接地回路として機能し且つバイアス電流Ｉｃ０で駆動されるＰチャネルトランジスタＭ２０１のソースがＮチャネルトランジスタＭ２００のドレインに接続され、ＰチャネルトランジスタＭ２０１のドレインがＮチャネルトランジスタＭ２００のゲートに接続されることにより、ＮチャネルトランジスタＭ２００とＰチャネルトランジスタＭ２０１とは負帰還ループを構成している。更に、ＮチャネルトランジスタＭ２００のドレインとゲートには、容量素子Ｃｉ、Ｃｇが各々接続されている。このとき、ＮチャネルトランジスタＭ２００、Ｍ２０３及びＰチャネルトランジスタＭ２０１は飽和領域で動作しているとすると、そのトランスコンダクタンス（以下、ｇｍという）は、次式で近似できる。
【０００６】
【数１】
0005635506.tif 000002
【０００７】
【数２】
0005635506.tif 000003
【０００８】
ここで、ｇｍｎはＮチャネルトランジスタＭ２００、Ｍ２０３のｇｍを、ｇｍｐはＰチャネルトランジスタＭ２０１のｇｍを表し、βｎはＮチャネルトランジスタのトランスコンダクタンス・パラメータを、βｐはＰチャネルトランジスタのトランスコンダクタンス・パラメータを表す。ここで、ＮチャネルトランジスタＭ２００のドレインを電流入力（Ｉｉ）端子とし、ＮチャネルトランジスタＭ２０３のドレインを電流出力（Ｉｏ）端子としたときの入出力伝達関数は次式で表される。
【０００９】
【数３】
0005635506.tif 000004
【００１０】
式３は２次のローパスフィルタ（以下、ＬＰＦ）の伝達関数であり、図１５の回路構成が電流モード  ２次ＬＰＦとして機能することを示す。また、その周波数特性を示すω０、Ｑ値はｇｍｐ、ｇｍｎ、Ｃｉ、Ｃｇで決定されることが判る。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００５−９４０９１号公報
【非特許文献】
【００１２】
【非特許文献１】"CMOS Continuous-Time Current-Mode Filters for High-Frequency Applications"IEEE J.Solid-State Circuits,vol.28,pp.323-329,Mar.1993.
【非特許文献２】”電子的に調整可能な２次低域通過特性を持つ電流ミラー”  信学技報  ICD,Vol99,No316.pp.71-77,1999.
【発明の概要】
【発明が解決しようとする課題】
【００１３】
Ｂｌｕ−ｒａｙ−Ｄｉｓｃに代表される高密度記録された光ディスクの記録・再生装置において、アナログ信号処理に必要な周波数帯域は高倍速再生で１００ＭＨｚを超え、従来のＤＶＤ記録・再生装置で一般的に使用されているＧｍ−Ｃフィルタでは、広帯域化と線形性確保、ダイナミックレンジの両立が困難であり、これらの両立が可能な電流モードフィルタが注目されている。
【００１４】
ところで、トランスコンダクタンス・パラメータβｎ、βｐや容量Ｃｉ、Ｃｇは、製造プロセスのばらつきに大きく依存するため、周波数特性に厳密な精度が要求されるフィルタ回路では、フィルタ特性の調整が必要となる。この調整は、製品の出荷検査で実施される場合やＬＳＩの起動時に実施される場合など、実施される工程は様々であるが、共通するのは調整は一度しか実施されない点である。このため、調整されるのは製造プロセスのばらつき量のみであって、例えば温度依存のパラメータ変動については、上述の工程調整のみで吸収することはできない。一般に、ＣＭＯＳプロセスで形成される容量素子は温度依存性が小さいことが知られているが、トランスコンダクタンス・パラメータは温度依存性が大きく、フィルタ特性への影響が無視できないため、トランスコンダクタンス・パラメータの温度変動を自動補償する手段が必要となるが、非特許文献１や非特許文献２には、この手段の実現方法について記載されていない。
【００１５】
電流モードフィルタの実現には、
（１）Ｎチャネルトランジスタ、Ｐチャネルトランジスタの各々にトランスコンダクタンス調整回路が必要であり、回路の実装面積が大きい。
【００１６】
（２）ローパスフィルタ以外の例えばバンドパスフィルタやハイパスフィルタの構成例に関して従来技術がなく、応用性に欠ける、という課題がある。
【００１７】
更に、図１６記載の従来例のトランスコンダクタンス調整回路は、
（３）電圧比較動作が必要なため、オペアンプが必要となり、低電圧化が難しい。
【００１８】
（４）帰還ループの安定性を確保するためには、比較的大きな容量素子が必要であり、小面積化が困難、という課題がある。
【００１９】
本発明は、上記の実装面積、応用性、低電圧動作化に関する課題を併せて解決するためになされものであり、その目的は、最小構成で実現可能な電流モードフィルタと、低電圧化又は小面積化に適したトランスコンダクタンス調整回路と、従来例では提供されていない電流モード動作するハイパスフィルタ及びバンドパスフィルタを提供することにある。
【課題を解決するための手段】
【００２０】
上述のトランスコンダクタンス・パラメータの温度変動の補償に関する課題は、特許文献１に記載されているトランスコンダクタンス調整回路と、図１５に示すフィルタ回路とを組み合わせることにより、解決することができる。図１６に特許文献１に記載されているトランスコンダクタンス調整回路を示す。図１６のトランスコンダクタンス調整回路は、第９及び第１０トランジスタＭ１０６、Ｍ１０７のゲートに各々電圧Ｖ０ａ＋Ｖ１ａ／２、Ｖ０ａ−Ｖ１ａ／２を印加する電位差発生回路と、トランジスタＭ１０７、Ｍ１０６のドレイン電流を引き算し、その結果の電流ΔＩａを出力するカレントミラー回路と、前記カレントミラー出力を電流―電圧変換する抵抗Ｒｅと、抵抗Ｒｅで電流―電圧変換された電圧と基準電圧Ｖ２ａとを比較し、その比較結果を電流値Ｉ１ｃとして出力する電圧―電流変換回路３０と、電流値Ｉ１ｃを電流―電圧変換して出力電圧をＶ０ａとしてトランジスタＭ１０６、Ｍ１０７のゲート入力に帰還する手段とを備えており、前記電流値Ｉ１ｃのカレントミラー出力を前記図１５記載のバイアス電流Ｉｂとなるように接続する。トランジスタＭ１０７、Ｍ１０６は、各々、飽和領域で動作しているとすると、トランジスタＭ１０６、Ｍ１０７のドレイン電流Ｉ１ａ、Ｉ１ｂは各々次式で表される。
【００２１】
【数４】
0005635506.tif 000005
【００２２】
ここで、βｎはＮチャネルトランジスタのトランスコンダクタンス・パラメータ、ＶｔｎはＮチャネルトランジスタの閾値電圧を表す。図１６の回路は、電流Ｉ１ａと電流Ｉ１ｂとの差電流ΔＩａを抵抗Ｒｅで電圧変換した電圧値と基準電圧Ｖ２ａとが等しくなるように帰還がかかるため、以下の等式が成り立つ。
【００２３】
【数５】
0005635506.tif 000006
【００２４】
トランジスタＭ１０８、Ｍ２０４、Ｍ１０７及びトランジスタＭ１０６のトランジスタサイズが同一であるとすると、前記式４と式５とから、出力電圧Ｖ０ａは次式で表される。
【００２５】
【数６】
0005635506.tif 000007
【００２６】
更に、トランジスタＭ２０４のドレイン電流からトランスコンダクタンス調整回路の出力電流Ｉｂまでのカレントミラー比を１：１とすると、出力電流Ｉｂは次式で表される。
【００２７】
【数７】
0005635506.tif 000008
【００２８】
これを前記式１に代入すると、電流モードフィルタ回路に含まれるＮチャネルトランジスタのｇｍは次式に示す通り、トランスコンダクタンス・パラメータを含まない形で得られる。
【００２９】
【数８】
0005635506.tif 000009
【００３０】
上式はＮチャネルトランジスタのｇｍを表しているが、図１６の回路について、ＮチャネルトランジスタをＰチャネルトランジスタに、ＰチャネルトランジスタをＮチャネルトランジスタに置き換えることにより、同様にして、Ｐチャネルトランジスタのｇｍも、式８と同様に得られる。
【００３１】
これにより、式３記載のω０、Ｑは、トランスコンダクタンス・パラメータに依存せず、且つＶ２ａ、Ｖ１ａ、Ｒｅを変化させることにより、ω０、Ｑを任意に制御することが可能になる。
【００３２】
上記の本発明の目的の一つである最小構成で実現可能な電流モードフィルタを実現するための構成として、請求項１の構成を採用する。具体的に、請求項１記載の発明のフィルタ回路は、電界効果トランジスタで構成されるカレントミラー回路を備えたフィルタ回路であって、チャネル極性が全て同一である第１、第２、第３のトランジスタを含み、前記第１のトランジスタのドレインが、ゲート接地回路として機能する第２のトランジスタのソースに接続され、前記第２のトランジスタのドレインが前記第１のトランジスタと前記第３のトランジスタのゲートに接続され、前記第１のトランジスタのゲート及びドレインに、各々、第１の容量素子と第２の容量素子とが接続された構成であって、前記第１及び第２のトランジスタの各々にバイアス電流を供給するバイアス電流供給手段を備え、前記第１のトランジスタのドレイン又はゲートの何れか一方又は両方を入力端子とし、出力信号を前記第３のトランジスタのドレイン電流から取り出すことを特徴とする。
【００３３】
前記請求項１記載の発明では、フィルタ特性を決定するトランジスタは全てチャネル極性が同じ、即ち、全てＮチャネルトランジスタ、又は全てＰチャネルトランジスタで回路を構成することが可能となるので、トランスコンダクタンス調整回路は１つで済む。
【００３４】
また、請求項２記載の発明では、前記請求項１記載のフィルタ回路において、前記第１、第２、第３のトランジスタの各々に供給するバイアス電流は、可変であることを特徴とする。
【００３５】
次に、本発明では前記第１、第２、第３のトランジスタ、及び第４のトランジスタの各々に可変バイアス電流を供給するトランスコンダクタンス調整回路の低電圧化に適した構成として、請求項３記載の発明を採用する。具体的に、請求項３記載の発明は、前記請求項２記載のフィルタ回路において、前記バイアス電流は、トランスコンダクタンス調整回路から供給され、前記トランスコンダクタンス調整回路は、ソースが共通接続された第９、第１０のトランジスタと、前記第９、第１０のトランジスタのゲートに電位差を発生させる電位差発生回路と、前記第９、第１０のトランジスタのドレイン電流の差を出力する差電流生成回路と、前記差電流生成回路の出力電流値と基準電流源との出力電流値が一致するように制御電圧を生成し、この制御電圧を前記第９、第１０のトランジスタのゲートに帰還する帰還手段と、前記制御電圧を電圧―電流変換する電圧―電流変換器とを備え、前記第１、第２、第３のトランジスタの各々に供給するバイアス電流は、前記電圧―電流変換器の出力のカレントミラー出力として供給されることを特徴とする。
【００３６】
更に、本発明では、帰還ループを含まず、安定性確保のための大きな容量素子を必要とせず、小面積化が可能なフィードフォワード型トランスコンダクタンス調整回路として、請求項４記載の発明を採用する。具体的に、請求項４記載の発明は、前記請求項２記載のフィルタ回路において、前記バイアス電流は、トランスコンダクタンス調整回路から供給され、前記トランスコンダクタンス調整回路は、第５、第６、第７及び第８のトランジスタで構成されるトランスリニアループ回路を含み、前記第７のトランジスタと前記第８のトランジスタの各々に流れる電流を数倍しその数倍した各々の電流を併せて前記第５及び第６のトランジスタに供給する増幅手段と、前記第７のトランジスタのバイアス電流を供給する電流源回路とを備え、前記第８のトランジスタに流れる電流のカレントミラー出力が前記第１、第２、第３のトランジスタのバイアス電流となるように接続されたことを特徴とする。
【００３７】
また、請求項５記載の発明では、前記請求項４記載のフィルタ回路において、前記第７のトランジスタのバイアス電流を供給する電流源回路は、ソースが共通接続された第９、第１０のトランジスタと、前記第９、第１０のトランジスタのゲートに電位差を発生させ、前記第９、第１０のトランジスタのゲート電圧の平均電圧が第１１のトランジスタのゲートに印加されるよう接続された電位差発生回路と、前記第９、第１０のトランジスタの各々に流れるドレイン電流を加算する加算手段と、前記第１１のトランジスタに流れるドレイン電流を２倍する増幅手段とを備え、前記第９、第１０のトランジスタのドレイン電流の加算値から前記第１１のトランジスタに流れるドレイン電流を２倍した電流を引き算した電流が、前記第７のトランジスタのバイアス電流となることを特徴とする。
【００３８】
加えて、請求項６記載の発明の光ディスク装置は、前記請求項１記載のフィルタ回路を信号処理経路に備えたことを特徴とする。
【００３９】
前記光ディスク装置は、上述のフィルタ回路を信号処理経路に備えるので、低コスト、低消費電力で高倍速、高密度記録ディスクの記録再生が実現できる。その理由は、広帯域化と線形性確保、ダイナミックレンジの両立が可能な電流モードフィルタを小面積で実装でき、低電圧動作が可能であるからである。
【発明の効果】
【００４０】
以上説明したように、本発明のフィルタ回路によれば、フィルタ特性を決定するトランジスタは全てＮチャネル又はＰチャネルのチャネル極性が同じトランジスタで回路を構成することが可能となるので、トランスコンダクタンス調整回路は１つで済み、回路の実装面積の縮小化が可能である。
【図面の簡単な説明】
【００４１】
【図１】本発明の第１の実施形態のローパスフィルタ回路を示す図である。
【図２】同フィルタ回路の構成トランジスタをＰチャネルトランジスタに置換したフィルタ回路を示す図である。
【図３】同フィルタ回路の入力端子を変更して構成したフィルタ回路を示す図である。
【図４】同フィルタ回路の入力端子を変更して構成したバンドパスフィルタ回路を示す図である。
【図５】本発明の第２の実施形態のローパスフィルタ回路を示す図である。
【図６】同フィルタ回路の構成トランジスタをＰチャネルトランジスタに置換したフィルタ回路を示す図である。
【図７】同フィルタ回路の入力端子を変更して構成したフィルタ回路を示す図である。
【図８】同フィルタ回路の入力端子を変更して構成したバンドパスフィルタ回路を示す図である。
【図９】本発明の第３の実施形態のバンドパスフィルタ回路を示す図である。
【図１０】本発明の第４の実施形態のハイパスフィルタ回路を示す図である。
【図１１】本発明の第５の実施形態のトランスコンダクタンス調整回路を示す図である。
【図１２】本発明の第６の実施形態のトランスコンダクタンス調整回路を示す図である。
【図１３】光ディスク装置の構成例を示す図である。
【図１４】同光ディスク装置に備えるデータ信号生成回路のアナログ・フロントエンド部の構成例を示す図である。
【図１５】従来の電流モードフィルタ回路を示す図である。
【図１６】同電流モードフィルタ回路に備える従来のトランスコンダクタンス調整回路を示す図である。
【図１７】図１のローパスフィルタ回路の変形例を示す図である。
【図１８】図１のローパスフィルタ回路の他の変形例を示す図である。
【発明を実施するための形態】
【００４２】
以下、本発明の実施形態を図面に基づいて詳細に説明する。
【００４３】
（実施形態１）
図１は本発明の第１の実施形態による電流モードフィルタ回路である。
【００４４】
図１の構成は、電流モードフィルタ回路の構成トランジスタとして、全てＮチャネルトランジスタを使用した請求項１記載のフィルタ回路である。
【００４５】
同図において、第１のトランジスタＭ１と第２のトランジスタＭ２とはカスコード接続され、更に、トランジスタＭ２のドレインはトランジスタＭ１のゲートに接続されており、この両トランジスタＭ１とＭ２は、電流源（バイアス電流供給手段）７から供給される電流Ｉｃｎｔ７でバイアスされている。トランジスタＭ２のゲートは、電流源（バイアス電流供給手段）５３から出力される電流Ｉｃｎｔ５３をダイオード接続した第４のトランジスタＭ５２に供給することにより得られる電圧Ｖｂを出力とする電圧生成回路８に接続され、ゲートが交流的に接地されている。更に、電流入力端子９と共通接続されているトランジスタＭ２のソースと、第３のトランジスタＭ３のゲートと共通接続されているトランジスタＭ１のゲートには、各々、容量素子Ｃ２、容量素子Ｃ１が接地点に対して接続されている。トランジスタＭ３のドレインには、トランジスタＭ１とトランジスタＭ３のドレイン電圧差を小さくするために、トランジスタＭ５１がカスコード接続されており、トランジスタＭ５１のドレイン電流と電流源６から供給されるバイアス電流Ｉｃｎｔ６との差を出力として取り出すために、トランジスタＭ５１のドレインを出力端子１０と共通接続している。
【００４６】
ここで、トランジスタＭ１、Ｍ２、Ｍ３のトランスコンダクタンス・パラメータを、各々、β１、β２、β３としたとき、電流入力Ｉｉが０のときに電流出力Ｉｏが０となるよう、Ｉｃｎｔ６／Ｉｃｎｔ７＝β３／β１となるように設定されているとする。
【００４７】
全てのトランジスタが飽和領域で動作しているとすると、トランジスタＭ１、Ｍ２、Ｍ３の各々のトランスコンダクタンスｇｍ１、ｇｍ２、ｇｍ３は、次式で表される。
【００４８】
【数９】
0005635506.tif 000010
【００４９】
ｇｍ３＝Ａ０・ｇｍ１となるようにβ３、Ｉｃｎｔ６を選択し、図１の構成における伝達関数Ｉｏ／Ｉｉを求めると、次式のようになる。
【００５０】
【数１０】
0005635506.tif 000011
【００５１】
但し、
【００５２】
【数１１】
0005635506.tif 000012
【００５３】
上式１０は、２次のローパスフィルタ（以下、ＬＰＦ）の伝達関数であり、フィルタパラメータω０、Ｑ値を決定するｇｍ１、ｇｍ２は、全てＮチャネルトランジスタのトランスコンダクタンスで実現可能であるので、トランスコンダクタンス調整回路は１つで済む。
【００５４】
また、図１の電流モードフィルタは、上式１０から明らかなように、ω０、Ｑだけでなく、Ａ０を変化させると、ω０、Ｑとは独立して伝達ゲインを変化させることが可能である。Ａ０は上述した通りｇｍ１とｇｍ３の比で決定されるので、式９からＩｃｎｔ６とβ３、即ち、トランジスタＭ３のバイアス電流とトランジスタサイズとを切り替えることにより変化させることが可能である。
【００５５】
次に、図１の電流モードフィルタの動作電源電圧について述べる。図１の電流モードフィルタのダイナミックレンジは電流源７及びトランジスタＭ１で決定される。電流源７がＰチャネルトランジスタで構成され、そのオーバードライブ電圧をＶｏｄｐとし、トランジスタＭ１の閾値電圧をＶｔｎ、オーバードライブ電圧をＶｏｄｎとすると、図１が動作可能な電源電圧Ｖｄｄは、式１２で表現される。
【００５６】
【数１２】
0005635506.tif 000013
【００５７】
一般に、近年のデジタルＣＭＯＳプロセスでは、最大でもＶｔｎ＝０．４Ｖであり、トランジスタのオーバードライブ電圧は０．４Ｖ程度に選択すると、式１２から、Ｖｄｄ＞０．４＋０．４＋０．４＝１．２Ｖとなり、デジタル回路と同程度に低い電源電圧でフィルタ回路を実現することが可能である。
【００５８】
図１はＮチャネルトランジスタで構成した電流モードフィルタの実施形態であるが、図２に示すように、ＮチャネルトランジスタをＰチャネルトランジスタに置き換えても実現が可能である。
【００５９】
また、図１におけるトランジスタＭ５１は、より正確なトランジスタＭ１とＭ３の電流ミラー比を得るために挿入しているものであり、省略しても、フィルタパラメータω０、Ｑへの影響はない。
【００６０】
図１の構成における入力端子９をトランジスタＭ２のソースからトランジスタＭ２のドレインへ接続を変更した構成を図３に示す。図３の構成の伝達関数Ｉｏ／Ｉｉを求めると、
【００６１】
【数１３】
0005635506.tif 000014
【００６２】
但し、ω０、Ｑ、Ａ０は式１１の通りであり、Ａ１は次式で表される。
【００６３】
【数１４】
0005635506.tif 000015
【００６４】
式１３の右辺第１項は式１０と同じ２次ＬＰＦの伝達関数を表し、右辺第２項は２次バンドパスフィルタ（以下、ＢＰＦ）を表す伝達関数を表す。つまり、図３の構成の電流モードフィルタは２次ＬＰＦの特性と２次ＢＰＦ特性とを加算した出力信号を得ることが可能である。式１０と式１３から明らかなように、トランジスタＭ２のドレインから信号Ｉｉを入力し、これと位相が１８０°反転した信号−ＩｉをトランジスタＭ２のソースから入力することにより、以下の２次ＢＰＦの伝達関数Ｉｏ／Ｉｉを得ることができる。これに対応する構成を図４に示す。
【００６５】
【数１５】
0005635506.tif 000016
【００６６】
但し、ω０、Ｑ、Ａ０は式１１の通りであり、Ａ１は式１４の通りである。
【００６７】
２次ＢＰＦの別の実施形態として、図１におけるトランジスタＭ２のソースの代わりにトランジスタＭ５２のドレインを入力端子９として出力端子１０から出力電流信号を取り出すことでも、式１５の伝達関数を得ることができる。この請求項２記載の構成を図１７に示す。また、図１８に示すように、トランジスタＭ２のソースとトランジスタＭ５２のドレインの両方を入力端子１２、９として出力端子１０から出力電流信号を取り出すと、式１３の伝達特性を得ることができる。
【００６８】
（実施形態２）
図５は、本発明の第２の実施形態による電流モードフィルタ回路である。
【００６９】
図５の構成は、電流モードフィルタ回路の構成トランジスタとして、全てＮチャネルトランジスタを使用した請求項３記載のフィルタ回路である。
【００７０】
図５において、トランジスタＭ１はドレイン電圧が、トランジスタＭ２と電流Ｉｃｎｔ１１を供給する電流源１１とで構成されるソースフォロワを介して、ゲートに帰還がかかる構成であり、トランジスタＭ１は電流源７から供給される電流Ｉｃｎｔ７でバイアスされている。更に、電流入力端子９と接続されているトランジスタＭ２のソースと、トランジスタＭ１のドレインには各々容量素子Ｃ２、容量素子Ｃ１が接地点に対して接続されている。トランジスタＭ３のドレインには、トランジスタＭ１とＭ３とのドレイン電圧差を小さくするために、トランジスタＭ５１がカスコード接続されており、トランジスタＭ５１のドレイン電流と電流源６から供給されるバイアス電流Ｉｃｎｔ６との差を出力として取り出すために、トランジスタＭ５１のドレインを出力端子１０と共通接続している。トランジスタＭ５１のゲートは、電流源５３から出力される電流Ｉｃｎｔ５３をダイオード接続したトランジスタＭ５２に供給することにより得られる電圧Ｖｂを出力とする電圧生成回路８に接続され、ゲートが交流的に接地されている。ここで、トランジスタＭ１、Ｍ２、Ｍ３のトランスコンダクタンス・パラメータを各々β１、β２、β３としたとき、電流入力Ｉｉが０のときに電流出力Ｉｏが０となるよう、Ｉｃｎｔ６／Ｉｃｎｔ７＝β３／β１となるように設定されているとする。
【００７１】
全てのトランジスタが飽和領域で動作しているとすると、トランジスタＭ１、Ｍ２、Ｍ３各々のトランジスタのトランスコンダクタンスｇｍ１、ｇｍ２、ｇｍ３は、次式で表される。
【００７２】
【数１６】
0005635506.tif 000017
【００７３】
ｇｍ３＝Ａ０・ｇｍ１となるようにβ３、Ｉｃｎｔ６を選択し、図５の構成における伝達関数Ｉｏ／Ｉｉを求めると、式１５のように、実施形態１記載のフィルタと同じ２次ＢＰＦの伝達特性を得ることができる。
【００７４】
【数１７】
0005635506.tif 000018
【００７５】
但し、
【００７６】
【数１８】
0005635506.tif 000019
【００７７】
である。
【００７８】
図５記載の実施形態２では、トランジスタＭ１のバイアス電流は電流源７から、トランジスタＭ２のバイアス電流は電流源１１から供給されるため、電流源７と電流源１１から供給する電流値を独立して調整することにより、ｇｍ１、ｇｍ２を各々独立に調整することができる。このため、実施形態１と比較して、フィルタパラメータ調整の自由度が高い電流モードフィルタを小面積で実装することができる。
【００７９】
次に、図５の電流モードフィルタの動作電源電圧について述べる。図５の電流モードフィルタのダイナミックレンジは電流源７及びトランジスタＭ１、Ｍ２で決定される。電流源７がＰチャネルトランジスタで構成され、そのオーバードライブ電圧をＶｏｄｐとし、トランジスタＭ１及びＭ２の閾値電圧をＶｔｎ、オーバードライブ電圧をＶｏｄｎとすると、図５が動作可能な電源電圧Ｖｄｄは、
【００８０】
【数１９】
0005635506.tif 000020
【００８１】
となり、Ｖｔｎ＝Ｖｏｄｎ＝Ｖｏｄｐ＝０．４Ｖとすると、Ｖｄｄ＞２（０．４＋０．４）＋０．４＝２Ｖとなり、実施形態１の構成と比べて高い電源電圧が必要である。
【００８２】
図５は、Ｎチャネルトランジスタで構成した電流モードフィルタの実施形態であるが、図６に示すようにＮチャネルトランジスタをＰチャネルトランジスタに置き換えても実現が可能である。
【００８３】
また、図５におけるトランジスタＭ５１は、より正確なトランジスタＭ１とＭ３との電流ミラー比を得るために挿入しているものであり、省略してもフィルタパラメータω０、Ｑへの影響はない。
【００８４】
図５の構成における入力端子９をトランジスタＭ２のソースからトランジスタＭ１のドレインへ接続を変更した構成を図７に示す。図７の構成の伝達関数Ｉｏ／Ｉｉを求めると、実施形態１と同様に式１７の通りとなり、２次ＬＰＦの特性が得られる。
【００８５】
また、実施形態１と同様に、トランジスタＭ１のドレインから信号Ｉｉを入力し、これと位相が１８０°反転した信号−ＩｉをトランジスタＭ２のソースから入力することにより、式１３に示す伝達特性を得ることができる。この構成を図８に示す。
【００８６】
図１記載の実施形態１の構成を選択するか、図２記載の実施形態２の選択を構成するかは、ＬＳＩの電源電圧仕様、フィルタ特性の調整仕様に応じて当業者が選択することができる。
【００８７】
（実施形態３）
図９に請求項４に対応する第３の実施形態を示す。
【００８８】
図９は、前記実施形態２に記載している図７の構成に対して、ドレインとゲートとが共通接続された第４のトランジスタＭ１３とトランジスタＭ１３とにバイアス電流を供給する電流源１４を追加し、容量素子Ｃ１をトランジスタＭ１３とトランジスタＭ１間に接続し、トランジスタＭ１３のドレインを入力端子９と接続している。このとき、トランジスタＭ１３は飽和領域で動作しているとすると、トランスコンダクタンスｇｍ１３は、式２０で表現される。
【００８９】
【数２０】
0005635506.tif 000021
【００９０】
ここで、β１３はトランジスタＭ１３のトランスコンダクタンス・パラメータを表し、Ｉｃｎｔ１４は電流源１４から供給されるバイアス電流を表す。ここで、ｇｍ１３＝ｇｍ２となるようにβ１３、Ｉｃｎｔ１４を選択すると、図９の構成の伝達特性Ｉｏ／Ｉｉを求めると、次式のようになり、２次ＢＰＦの伝達特性を得ることができる。
【００９１】
【数２１】
0005635506.tif 000022
【００９２】
但し、
【００９３】
【数２２】
0005635506.tif 000023
【００９４】
２次ＢＰＦの実現方法については、実施形態２記載の図８で示した。図８の構成では、入力端子９と入力端子１２との２つが必要であり、これらに入力される入力信号Ｉｉ、−Ｉｉの電流振幅が厳密に一致せず、誤差ΔＩｉを持つ場合、式１５に示すＢＰＦ特性が得られず、その伝達特性は式２３に示すようになる。
【００９５】
【数２３】
0005635506.tif 000024
【００９６】
但し、ω０、Ｑ、Ａ０は式１１の通りであり、Ａ１は式１４の通りである。
【００９７】
式２３右辺の分子を見れば明らかなように、誤差ΔＩｉを含む項が現れる。これは零点が原点からシフトしていることを意味し、その結果、ＢＰＦの低周波領域の減衰特性を悪化させる一因となる。本実施形態で示す図９の構成では、トランジスタＭ１３と電流源１４とを追加することにより、１つの入力端子で２次ＢＰＦ特性を実現できる。従って、上述の誤差要因を排除することができ、良好な低周波領域の減衰特性を持つＢＰＦを得ることができる。
【００９８】
（実施形態４）
図１０に請求項５に対応する第４の実施形態を示す。
【００９９】
図１０は前記実施形態２に記載している図５の構成に対して、ゲートとドレインとが共通接続されたトランジスタＭ１３と、トランジスタＭ１３にバイアス電流を供給する電流源１４とを追加し、容量素子Ｃ２をトランジスタＭ１３とトランジスタＭ１との間に接続し、トランジスタＭ１３のドレインを入力端子９と接続している。このとき、トランジスタＭ１３は飽和領域で動作しているとすると、トランスコンダクタンスｇｍ１３は式２０のようになる。ここで、ｇｍ１３＝ｇｍ２となるように選択し、図１０の構成の伝達特性Ｉｏ／Ｉｉを求めると、次式のようになり、２次ＨＰＦの伝達特性を得ることができる。
【０１００】
【数２４】
0005635506.tif 000025
【０１０１】
但し、
【０１０２】
【数２５】
0005635506.tif 000026
【０１０３】
（実施形態５）
図１１に請求項６及び請求項７に対応する第５の実施形態を示す。
【０１０４】
図１１は、前記実施形態１〜４記載の電流モードフィルタ回路におけるバイアス電流源６、７、５３、１４の構成例であり、トランスコンダクタンス調整回路２９により構成したものである。以下、その回路の構成及び動作について説明する。
【０１０５】
図１１において、電位差発生回路２１で生成された電圧Ｖｇａ＋ΔＶ／２、Ｖｇａ−ΔＶ／２を各々のゲートに印加したトランジスタＭ１０６、Ｍ１０７のドレイン電流をカレントミラー回路で構成された差電流生成回路２２に入力する。差電流生成回路２２の出力には、定電流Ｉｄを出力する電流源２４と電圧バッファ回路２３とが接続され、電圧バッファ回路２３の出力は電位差発生回路２１の入力Ｖｇａとして帰還されて、帰還回路３１を構成する。電圧Ｖｇａは、電圧−電流変換回路２５として動作するトランジスタＭ１０８のゲートに入力され、トランジスタＭ１０８のドレイン電流をカレントミラー回路２６に入力し、カレントミラー出力を各々前記実施形態１〜４記載のバイアス電流源６、７、５３、１４の出力とする。図１１に記載した符号Ｃｃは上述の帰還ループの安定性を確保するための安定性補償容量であり、トランジスタＭ１１０、Ｍ１１１、Ｍ１１２は各々トランジスタＭ１０８、Ｍ１０６、Ｍ１０７のドレイン電圧間の電圧差を小さくするために付加したカスコードトランジスタである。
【０１０６】
トランジスタＭ１０６とＭ１０７は同じトランジスタサイズであるとし、ドレイン電流を各々Ｉｄａ、Ｉｄｂとすると、式２６で示される。
【０１０７】
【数２６】
0005635506.tif 000027
【０１０８】
ここで、βｎはＮチャネルトランジスタのトランスコンダクタンス・パラメータ、ＶｔｎはＮチャネルトランジスタの閾値電圧を表す。図１１の回路は、ドレイン電流Ｉｄａ、Ｉｄｂの差電流ΔＩｄが定電流源出力電流Ｉｄと一致するように、電圧Ｖｇａに帰還がかかるため、以下の等式が成り立つ。
【０１０９】
【数２７】
0005635506.tif 000028
【０１１０】
式２６と式２７から、電圧Ｖｇａは次式で表される。
【０１１１】
【数２８】
0005635506.tif 000029
【０１１２】
更に、トランジスタＭ１０８はトランジスタＭ１０６、Ｍ１０７と同じトランジスタサイズとした場合、ドレイン電流Ｉｃｎｔ０は、式２８から、次式で表現される。
【０１１３】
【数２９】
0005635506.tif 000030
【０１１４】
図１１のカレントミラー回路２６のミラー比を１：１であるとすると、Ｉｃｎｔ６＝Ｉｃｎｔ０、Ｉｃｎｔ７＝Ｉｃｎｔ０となり、これを例えば式９に代入すると、実施形態１記載の電流モードフィルタ回路に含まれるＮチャネルトランジスタのｇｍは、次式に示す通りトランスコンダクタンス・パラメータを含まない形で得られる。
【０１１５】
【数３０】
0005635506.tif 000031
【０１１６】
但し、ｋ１、ｋ２、ｋ３は各々トランジスタＭ１０６、Ｍ１０７、Ｍ１０８に対する図１記載のトランジスタＭ１、Ｍ２、Ｍ３のトランジスタサイズ比を表す。
【０１１７】
よって、式１１記載のω０、Ｑ、Ａ０はトランスコンダクタンス・パラメータに依存せず、Ｉｄ、ΔＶを変化させることにより、ω０、Ｑ、Ａ０を任意に制御することが可能になる。
【０１１８】
既述したように、図１６に示すトランスコンダクタンス調整回路でも、この効果を得ることは可能であるが、図１１と図１６とを比較すれば明らかであるように、図１１はオペアンプ６０や抵抗素子Ｒｅ、電圧源Ｖ２ａ、Ｖｒｅｆが不要であり、より少ない部品数で回路を実現できることと、オペアンプが不要であるため、低電圧動作に適している点で従来例の図１６に対して有利である。
【０１１９】
図１１の構成において、各トランジスタが飽和領域で動作するようなバイアス電圧が確保できれば、電圧バッファ回路２３は省略することが可能であり、トランジスタＭ１０８のゲートとトランジスタＭ１１１のドレインを直接接続しても良い。
【０１２０】
また、図１１はＮチャネルトランジスタで構成されたフィルタ回路のバイアス電流源６、７、５３、１４の構成例であるが、図２、図６に示したＰチャネルトランジスタで構成されたフィルタ回路のバイアス電流源は図１１のＮチャネルトランジスタをＰチャネルトランジスタに置き換えることにより、実現することができる。
【０１２１】
（実施形態６）
図１２に請求項８及び請求項９に対応する第６の実施形態を示す。
【０１２２】
図１２は前記実施形態１〜４記載の電流モードフィルタ回路におけるバイアス電流源６、７、５３及び１４の構成例であって、トランスコンダクタンス調整回路２９により構成したものである。以下、その回路構成及び動作について説明する。
【０１２３】
図１２において、飽和領域で動作する第５のトランジスタＭ１０１、第６のトランジスタＭ１０２、第７のトランジスタＭ１０３、第８のトランジスタＭ１０４はトランスリニアループ回路３２を構成し、トランジスタＭ１０３のドレイン電流とトランジスタＭ１０４のドレイン電流とをカレントミラー回路（増幅手段）２６で、各々、ｈ１倍、ｈ２倍した出力と、電流源２４の出力電流Ｉｄとを加算した電流値がＭ１０１、Ｍ１０２のバイアス電流となるように接続されている。
【０１２４】
また、第７のトランジスタＭ１０３のバイアス電流を供給する電流源回路３３では、電流源２７の出力電流Ｉａをダイオード接続した第１１のトランジスタＭ１０５に供給して得られる電圧Ｖｇａを電位差発生回路２１に入力し、電位差発生回路２１の出力電圧Ｖｇａ＋ΔＶ／２、Ｖｇａ−ΔＶ／２を各々のゲートに印加した第９のトランジスタＭ１０６と第１０のトランジスタＭ１０７のドレイン電流を配線（加算手段）３４で加算する。一方、電流源（増幅手段）２８は、第１１のトランジスタＭ１０５に流れるドレイン電流Ｉａを２倍し、前記第９及び第１０のトランジスタＭ１０６、Ｍ１０７のドレイン電流の加算値から前記電流源２８の出力電流２・Ｉａを引き算した電流が第７のトランジスタＭ１０３のバイアス電流Ｉｂとなるよう構成している。更に、第８のトランジスタＭ１０４のドレイン電流のカレントミラー出力が各々前記実施形態１〜４記載のバイアス電流源６、７、５３、１４の出力となるように構成している。
【０１２５】
ここで、トランジスタＭ１０１、Ｍ１０２、Ｍ１０３、Ｍ１０４のトランジスタサイズが同一であるとすると、各々に流れる電流には次式の関係がある。
【０１２６】
【数３１】
0005635506.tif 000032
【０１２７】
ここで、ｈ１＝ｈ２＝０．２５として、電流Ｉｃｎｔ０について式３１をまとめると、式３２が得られる。
【０１２８】
【数３２】
0005635506.tif 000033
【０１２９】
また、トランジスタＭ１０６、Ｍ１０７のドレイン電流Ｉｄａ、Ｉｄｂは、トランジスタＭ１０６、Ｍ１０７のトランジスタサイズが同一でそのトランスコンダクタンス・パラメータをβｎ、閾値電圧をＶｔｎとすると、次式３３で表現される。
【０１３０】
【数３３】
0005635506.tif 000034
【０１３１】
前記式３３から、トランジスタＭ１０６とトランジスタＭ１０７とのドレイン電流の加算出力は、式３４となる。
【０１３２】
【数３４】
0005635506.tif 000035
【０１３３】
Ｉｂ＝Ｉｄａ＋Ｉｄｂ−２Ｉａより、式３５となり、
【０１３４】
【数３５】
0005635506.tif 000036
【０１３５】
式３２に式３５を代入すると、式３６が得られる。
【０１３６】
【数３６】
0005635506.tif 000037
【０１３７】
図１２の電流Ｉｃｎｔ０のカレントミラー出力Ｉｃｎｔ６＝Ｉｃｎｔ０、Ｉｃｎｔ７＝Ｉｃｎｔ０とし、これを例えば式９に代入すると、実施形態１記載の電流モードフィルタ回路に含まれるＮチャネルトランジスタのｇｍは、次式に示す通り、トランスコンダクタンス・パラメータを含まない形で得られる。
【０１３８】
【数３７】
0005635506.tif 000038
【０１３９】
但し、ｋ１、ｋ２、ｋ３は各々トランジスタＭ１０６、Ｍ１０７に対する図１記載のトランジスタＭ１、Ｍ２、Ｍ３のトランジスタサイズ比を表す。
【０１４０】
よって、式１１記載のω０、Ｑ、Ａ０は、トランスコンダクタンス・パラメータに依存せず、Ｉｄ、ΔＶを変化させることにより、ω０、Ｑ、Ａ０を任意に制御することが可能になる。
【０１４１】
図１２の構成は、実施形態５記載の図１１の構成と比べて、回路に帰還ループを含まないため、設計が容易、且つ安定性補償のための容量素子が不要のため、回路の実装面積が小さくできるという利点がある。
【０１４２】
また、図１２はＮチャネルトランジスタで構成されたフィルタ回路のバイアス電流源６、７、５３、１４の構成例であるが、図２、図６に示したＰチャネルトランジスタで構成されたフィルタ回路のバイアス電流源は、図１１のＮチャネルトランジスタをＰチャネルトランジスタに置き換えることにより、実現することができる。
【０１４３】
（実施形態７）
図１３は第７の実施形態による光ディスク装置を示している。
【０１４４】
同図において、この光ディスク装置は、スピンドルモータ５０１と、光ピックアップ５０２と、アドレス信号生成回路５０３と、アドレスデコーダ５０４と、サーボコントローラ５０５と、サーボエラー信号生成回路５０６と、データ信号生成回路５０７と、デコーダ５０８と、ＣＰＵ５０９と、レーザーパワー制御回路５１０とを備えている。
【０１４５】
ここでは、本発明の電流モードフィルタ回路の適用例の１つとして、図１３におけるデータ信号生成回路５０７に本発明の電流モードフィルタ回路を適用した例を説明するが、アドレス信号生成回路５０３、サーボエラー信号生成回路５０６、レーザーパワー制御回路５１０にも本発明の電流モードフィルタを適用することができる。
【０１４６】
データ信号生成回路５０７の内部構成、特にアナログ・フロントエンド部の構成を図１４に示す。図１４において、光ディスク５００から得られるデータ信号は、アナログ・フロントエンド部において、Ａ−Ｄ変換器５１４のフルスケール入力Ｄレンジに合わせた振幅の正規化と、エイリアシング防止のためのノイズ除去を行う必要がある。そのため、信号処理経路には図１４のように可変トランスコンダクタンスアンプ５１１と、本発明のローパスフィルタ５１２、トランスインピーダンスアンプ５１３をＡ−Ｄ変換器５１４の前に設ける。可変トランスコンダクタンスアンプ５１１は、光ピックアップ５０２から入力される電圧信号を電流信号に変換する機能を持ち、デジタル信号処理回路５１９で検出した信号振幅値に応じてＤ−Ａ変換器５１６とゲイン制御回路５１８を介して、そのトランスコンダクタンスが制御され、出力電流振幅を正規化する。また、本発明のローパスフィルタ５１２は、光ディスク５００のメディアや、再生倍速に応じて常に最適なノイズ除去ができるようＤ−Ａ変換器５１５と帯域制御回路５１７を介して、デジタル信号処理回路５１９から、そのカットオフ周波数が制御される。
【０１４７】
本発明のローパスフィルタ５１２の出力電流信号は、トランスインピーダンスアンプ５１３により電圧信号に変換されて、Ａ−Ｄ変換器５１４に入力される。Ｄ−Ａ変換器５１５、５１６をカレント・ステアリング型Ｄ−Ａ変換器で構成し、ゲイン制御回路５１８、帯域制御回路５１７をカレントミラー回路による電流信号処理で実現することにより、アナログ・フロントエンド部の入力部と出力部の電圧信号の受け渡しが必要な箇所を除く、全てのアナログ信号処理を電流モードで実現することができ、従来３Ｖ程度の電源電圧を必要していたアナログ回路が、例えば１．５Ｖ程度の低電源電圧で実現することが可能となり、アナログ・フロントエンドで消費する電力を約５０％削減することが可能になる。
【産業上の利用可能性】
【０１４８】
以上説明したように、本発明による電流モードフィルタ回路は、Ｂｌｕ−ｒａｙ  ＤｉｓｃやＤＶＤに代表される光ディスク装置におけるフィルタ回路は勿論のこと、アナログ・フィルタ回路を搭載するあらゆる商品分野への適用が可能である。
【符号の説明】
【０１４９】
Ｍ１            第１のトランジスタ
Ｍ２            第２のトランジスタ
Ｍ３            第３のトランジスタ
Ｍ１３、Ｍ５２  第４のトランジスタ
Ｍ１０１        第５のトランジスタ
Ｍ１０２        第６のトランジスタ
Ｍ１０３        第７のトランジスタ
Ｍ１０４        第８のトランジスタ
Ｍ１０６        第９のトランジスタ
Ｍ１０７        第１０のトランジスタ
Ｍ１０５        第１１のトランジスタ
Ｃ１            第１の容量素子
Ｃ２            第２の容量素子
６              バイアス電流源
７、１４        バイアス電流源（バイアス電流供給手段）
８              電圧生成回路
９、１２        信号入力端子１
１０            信号出力端子１
１１            バイアス電流源
１２            信号入力端子２
２１            電位差発生回路
２２            差電流生成回路
２３            電圧バッファ回路（帰還手段）
２４            基準電流源
２５            電圧−電流変換回路
２６            カレントミラー回路（増幅手段）
２７            バイアス電流源
２８            バイアス電流源（増幅手段）
２９            トランスコンダクタンス調整回路
３１            帰還回路
３２            トランスリニアループ回路
３３            電流源回路
３４            配線（加算手段）
５０            電源端子
５３            バイアス電流源（バイアス電流供給手段）
６０            オペアンプ
【図１】
0005635506.tif 000039
【図２】
0005635506.tif 000040
【図３】
0005635506.tif 000041
【図４】
0005635506.tif 000042
【図５】
0005635506.tif 000043
【図６】
0005635506.tif 000044
【図７】
0005635506.tif 000045
【図８】
0005635506.tif 000046
【図９】
0005635506.tif 000047
【図１０】
0005635506.tif 000048
【図１１】
0005635506.tif 000049
【図１２】
0005635506.tif 000050
【図１３】
0005635506.tif 000051
【図１４】
0005635506.tif 000052
【図１５】
0005635506.tif 000053
【図１６】
0005635506.tif 000054
【図１７】
0005635506.tif 000055
【図１８】
0005635506.tif 000056