(57)【特許請求の範囲】
【請求項１】
第１及び第２の電源線と、
第１のサブ電源線と、
前記第１の電源線と前記第１のサブ電源線との間に配置され、第１の信号に応じて制御される第１のスイッチ回路と、
前記第１のサブ電源線と前記第２の電源線との間に配置された第１の論理回路であって、
前記第１の論理回路は、それぞれ第２及び第３の信号を受け取る第１及び第２の入力ノードと、出力ノードとを備え、活性状態時は前記第２の信号の論理レベルに関連したアクティブ電圧を前記出力ノードに出力し、非活性状態時は前記第２の信号の前記論理レベルに関わらず前記第２の電源線の電圧に関連したスタンバイ電圧を前記出力ノードに出力する前記第１の論理回路と、
前記第１の信号と前記第１の信号から独立した信号である第４の信号とに応じて前記第３の信号を生成し、前記第３の信号を前記第１の論理回路の前記第２の入力ノードに供給することで、前記第１の論理回路を非活性状態から活性状態に遷移させる第１の制御回路と、
を備え、
前記第４の信号は、半導体装置に与えられる動作制御信号に基づいて生成されることを特徴とする半導体装置。
【請求項２】
前記第１の制御回路は、前記第１の信号を前記第４の信号の立ち上がり又は立ち下がりのいずれか一方のタイミングで保持する保持回路を備える請求項１に記載の半導体装置。
【請求項３】
前記第１の信号は、半導体装置の外部から与えられる制御信号と、半導体装置の内部ステータスを示す信号とを論理演算することにより生成される請求項１に記載の半導体装置。
【請求項４】
前記第１のサブ電源線の電位と所定の基準電位とを比較し、比較結果に応じて前記第４の信号を生成し、前記第１の制御回路に前記第４の信号を供給する第２の制御回路を備える請求項１に記載の半導体装置。
【請求項５】
前記第２の制御回路は、前記第１及び第２の電源線との間に接続された抵抗列から生成する電位と、前記第１のサブ電源線の電位と、の比較をするコンパレータを備え、
前記コンパレータの出力信号を前記第４の信号とする請求項４に記載の半導体装置。
【請求項６】
前記第１の信号は、外部から入力され、半導体装置を低消費電力状態に遷移させる信号である請求項１から５いずれか一に記載の半導体装置。
【請求項７】
さらに、第２のサブ電源線と、
前記第２の電源線と前記第２のサブ電源線との間に配置され、前記第１の信号に応じて制御される第２のスイッチ回路と、
前記第２のサブ電源線と前記第１の電源線との間に配置され、前記第１の論理回路の出力を入力とする第２の論理回路と、
を備える請求項１から６いずれか一に記載の半導体装置。
【請求項８】
メイン電源線と、
サブ電源線と、
前記メイン電源線と前記サブ電源線との間に接続され、前記メイン電源線と前記サブ電源線との導通／非導通を制御する電源スイッチと、
前記サブ電源線から電力の供給を受けて動作する論理回路と、
前記電源スイッチの導通／非導通と前記論理回路の活性状態と非活性状態を第１の信号に基づいて制御する半導体装置の制御方法であって、
前記第１の信号の活性化に基づいて、前記電源スイッチを非導通の状態から導通の状態に切り換えた後、
前記第１の信号とは独立した制御信号と前記第１の信号との論理に基づいて前記論理回路を非活性状態から活性状態に切り換えることを特徴とする半導体装置の制御方法。
【請求項９】
前記制御信号が、前記半導体装置の外部から与えられた前記半導体装置の動作制御信号である請求項８に記載の半導体装置の制御方法。
【請求項１０】
前記制御信号は、前記電源スイッチが非導通の状態から導通の状態に遷移した後、前記サブ電源線の電位が所定の電位に達したときに出力される信号である請求項８に記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその制御方法に関する。特に、電源遮断（パワーゲーティング）を可能とする半導体装置に関する。
【背景技術】
【０００２】
近年、携帯電話やデジタルカメラといったモバイル機器の動作電圧は低下の一途を辿っている。また、モバイル機器は主にバッテリーで駆動されるためユーザが使用していない待機モード時であっても、低消費電力であることが求められる。そのため、モバイル機器に用いられる半導体メモリにおいても、通常動作時のみだけではなく、待機モード時も低消費電力であることが要求される。
【０００３】
そこで、ＬＰＤＤＲ２（Ｌｏｗ  Ｐｏｗｅｒ  Ｄｏｕｂｌｅ  Ｄａｔａ  Ｒａｔｅ  ２）に代表される低電圧モバイルＤＲＡＭでは、高速動作と低リーク電流を実現するため、多くの周辺制御回路で電源遮断（パワーゲーティング）と呼ばれる技術が用いられている。パワーゲーティングとは、メイン電源線及びメイン接地線に加えて、サブ電源線及びサブ接地線を設け、待機モード中に論理回路の出力ノードの電位を特定の電位に固定する必要がある場合は特定の電位に固定した状態で、論理回路の電源及び接地をメイン電源及びメイン接地線から切り離すことで、待機モード時の低消費電力を実現する技術である。
【０００４】
具体的には、待機モード時に出力ノードをＨレベルに固定する必要がある回路をメイン電源線とサブ接地線の間に接続し、待機モード時に出力ノードをＬレベルに固定する必要がある回路をサブ電源線とメイン接地線の間に接続し、待機モード時にそれぞれメイン電源線及びメイン接地線から電気的に切り離す。すると、待機モード時にＨレベルの信号を出力するＣＭＯＳ（Ｃｏｍｐｌｅｍｅｎｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）回路のＰチャネルＭＯＳトランジスタのソースはメイン電源線に接続され、ＮチャネルＭＯＳトランジスタのソースはサブ接地線に接続される。その結果、待機モード時にはサブ接地線とメイン接地線との間の接続が遮断されるので、メイン電源線とメイン接地線との間でリーク電流が流れることはなくなる。
【０００５】
しかしながら、このようにパワーゲーティングの対象となる回路をメイン電源線とサブ接地線との間又はサブ電源線とメイン接地線との間に配置する場合、対象となる回路の出力ノードの論理レベルが半導体装置の設計段階で決まっている必要があった。
【０００６】
これに対し、半導体装置の内部には、半導体装置の設定に応じて入力信号の論理レベル及び出力信号の論理レベルが変化する、つまり、半導体装置の設計段階では待機モード時の入力信号と出力信号との論理レベルが一意に定まらない回路が存在する。
【０００７】
特許文献１に論理回路の待機モード時の出力が半導体装置の設計段階で一意に定まらない回路においてパワーゲーティングを適用し、リーク電流を低減する方法が開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２０００−１６５２２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
以下の分析は、本発明の観点からなされたものである。
【００１０】
上述のように、特許文献１で開示されている技術によれば、待機モード時に論理回路の出力が一意に定まらない場合でもリーク電流を低減することが可能である。特許文献１に開示された半導体回路は待機モード時の入力信号の論理レベルに応じて、バッファ電源線に供給する電圧を電源セレクタにて切り替える構成を採用している。しかし、このような構成では、多数のバッファ電源線及び電源セレクタが必要となるため、その回路面積が増加してしまう。
【００１１】
以上のとおり、従来技術には、解決すべき問題点が存在する。
【００１２】
本発明の一側面において、半導体装置の設定に応じて入力信号の論理レベル及び出力信号の論理レベルが変化する、つまり、半導体装置の設計段階では待機モード時の入力信号と出力信号との論理レベルが一意に定まらない回路を有する半導体装置に対して回路規模を抑制し、パワーゲーティングを可能とする半導体装置及びその制御方法が、望まれる。
【課題を解決するための手段】
【００１３】
本発明の第１の視点によれば、第１及び第２の電源線と、第１のサブ電源線と、前記第１の電源線と前記第１のサブ電源線との間に配置され、第１の信号に応じて制御される第１のスイッチ回路と、前記第１のサブ電源線と前記第２の電源線との間に配置された第１の論理回路であって、前記第１の論理回路は、それぞれ第２及び第３の信号を受け取る第１及び第２の入力ノードと、出力ノードとを備え、活性状態時は前記第２の信号の論理レベルに関連したアクティブ電圧を前記出力ノードに出力し、非活性状態時は前記第２の信号の前記論理レベルに関わらず前記第２の電源線の電圧に関連したスタンバイ電圧を前記出力ノードに出力する前記第１の論理回路と、前記第１の信号と前記第１の信号から独立した信号である第４の信号とに応じて前記第３の信号を生成し、前記第３の信号を前記第１の論理回路の前記第２の入力ノードに供給することで、前記第１の論理回路を非活性状態から活性状態に遷移させる第１の制御回路と、を備え、前記第４の信号は、半導体装置に与えられる動作制御信号に基づいて生成される半導体装置が提供される。
【００１４】
本発明の第２の視点によれば、メモリセルアレイと、前記メモリセルアレイに対するリードライトアクセスを制御するメモリセルアクセス部と、外部から内部の活性状態と非活性状態を制御する第１の信号の入力端子と、を備え、前記メモリセルアクセス部は、メイン電源線と、サブ電源線と、前記メイン電源線と前記サブ電源線との間に接続され、活性状態のときに導通し、非活性状態のときに非導通となるように制御される電源スイッチと、前記サブ電源線には接続されず、活性状態、非活性状態にかかわらず前記メイン電源線から電源が供給されて動作可能な第１メモリアクセス制御部と、活性状態のときに前記サブ電源線から電源が供給されて動作し、非活性状態から非活性状態に遷移するときの入力信号と出力信号の論理レベルが固定され、前記第１の信号の活性化に同期して活性化される第２メモリアクセス制御部と、活性状態のときに前記サブ電源線から電源が供給されて動作し、非活性状態から非活性状態に遷移するときの入力信号と出力信号の論理レベルが固定されていない第３メモリアクセス制御部と、前記第１の信号と、前記第１の信号から独立した制御信号と、を入力し、前記第１の信号が活性化した後、前記制御信号に同期して前記第３メモリアクセス制御部を活性化させる状態切り替え制御回路と、を備える半導体装置が提供される。
【００１５】
本発明の第３の視点によれば、メイン電源線と、サブ電源線と、前記メイン電源線と前記サブ電源線との間に接続され、電源前記メイン電源線と前記サブ電源線との導通／非導通を制御する電源スイッチと、前記サブ電源線から電力の供給を受けて動作する論理回路と、前記電源スイッチの導通／非導通と前記論理回路の活性状態と非活性状態を第１の信号に基づいて制御する半導体装置の制御方法であって、前記第１の信号の活性化に基づいて、前記電源スイッチを非導通の状態から導通の状態に切り換えた後、前記第１の信号とは独立した制御信号と前記第１の信号との論理に基づいて前記論理回路を非活性状態から活性状態に切り換える半導体装置の制御方法が提供される。
【発明の効果】
【００１６】
本発明の各視点によれば、半導体装置の設計段階では待機モード時の入力信号と出力信号との論理レベルが一意に定まらない回路を有する半導体装置に対して、小規模な回路構成でパワーゲーティングを可能とする半導体装置が提供される。
【図面の簡単な説明】
【００１７】
【図１】本発明の概要を説明するための図である。
【図２】本発明の第１の実施形態に係る半導体装置の全体構成を示したブロック図である。
【図３】図２の第３メモリセルアクセス制御部と状態切り替え制御回路の詳細を示す図である。
【図４】図２の半導体装置の動作を示すタイミングチャートである。
【図５】スタンバイ状態で出力の論理が一意に定まらない半導体装置におけるパワーゲーティングを適用する比較例の図である。
【図６】図５の半導体装置の動作を示すタイミングチャートである。
【図７】図２の状態切り替え制御回路に対する別の信号接続を説明する図である。
【図８】本発明の第２の実施形態に係る半導体装置の全体構成を示したブロック図である。
【図９】図８の第３メモリセルアクセス制御部と状態切り替え制御回路の詳細を示す図である。
【図１０】図８の半導体装置の動作を示すタイミングチャートである。
【図１１】図８の状態切り替え制御回路の別の回路構成を示す図である。
【発明を実施するための形態】
【００１８】
はじめに、図１を用いて本発明の概要について説明する。ここでは、第１の論理回路にパワーゲーティングを適用する場合を考え、第１の論理回路は第２の電源線と第１のサブ電源線との間に接続されているものとする。また、図１において第１のサブ電源線は第１のスイッチ回路により第１の電源線との導通・非導通が切り替え可能であり、その切り替えは第１の信号に基づき行われる。また、第１の論理回路は、活性状態時には第２の信号の論理レベルに基づいた論理レベルを自身の出力ノードに出力し、非活性状態時（パワーゲーティング適用時）には第２の信号の論理レベルに関わらず第２の電源線に相当する論理レベルを自身の出力ノードに出力するように第３の信号を生成する。
【００１９】
第１の制御回路において、互いに独立した第１の信号及び第４の信号から第３の信号の生成がなされる。また、非活性状態時の第１の論理回路に供給する電源は第１の信号により制御されており、第１の論理回路が非活性状態から活性状態に遷移する際には、単に第１の信号に基づき第１の論理回路を活性状態に遷移させるのではなく、第４の信号を合わせて使用することで適切なタイミングで第１の論理回路を活性状態に遷移させている。
【００２０】
第１の制御回路を用いることで、半導体装置の設計段階では待機モード時の入力信号と出力信号との論理レベルが一意に定まらない回路を有する半導体装置に対して、小規模な回路構成でパワーゲーティングを可能とする。
【００２１】
続いて、本発明の一実施形態に係る半導体装置の全体の構成について説明する。
【００２２】
図２は本発明の一実施形態に係る半導体装置の全体構成を示したブロック図である。図２に示す半導体装置は、クロック発生回路１０、コマンド制御部２０、モードレジスタ３０、メモリセルアレイ４０、メモリセルアクセス部５０、状態切り替え制御回路６０から構成されている。
【００２３】
半導体装置は、外部クロック信号ＣＫ、外部クロック信号ＣＫの反転信号／ＣＫ、クロックイネーブル信号ＣＫＥ、アドレス信号、データ信号ＤＱ０〜ＤＱｎ、コマンド信号ＣＭＤを受け付ける。半導体装置はクロックイネーブル信号ＣＫＥに基づき動作状態を変化させる。例えば、クロックイネーブル信号ＣＫＥがＬレベルのときはスタンバイ状態（低消費動作モード）となり、Ｈレベルのときはアクティブ状態（動作モード）になる。
【００２４】
クロック発生回路１０は、外部クロック信号ＣＫ、外部クロック信号ＣＫの反転信号／ＣＫに応じて、内部クロック信号ｉＣＬＫを生成し、コマンド制御部２０及びメモリセルアクセス部５０に内部クロックｉＣＬＫの供給を行なう。また、クロックイネーブル信号ＣＫＥの論理レベルに応じて、内部クロック信号ｉＣＬＫの発生／停止を切り替える。具体的には、クロックイネーブル信号がＬレベルであれば、内部クロックｉＣＬＫの生成を停止し、Ｈレベルであれば内部クロックｉＣＬＫの生成を行う。
【００２５】
コマンド制御部２０は、半導体装置の外部から入力した外部コマンド信号をデコードするコマンドデコーダを有し、外部コマンドに応じた内部コマンド信号ｉＣＭＤを生成する。生成された内部コマンド信号ｉＣＭＤはモードレジスタ３０、メモリセルアクセス部５０、状態切り替え制御回路６０の各部に供給される。
【００２６】
モードレジスタ３０は、外部から入力したアドレス信号と内部コマンド信号ｉＣＭＤからメモリセルアクセス部５０の制御情報の生成とその情報の保持を行なう。生成した制御情報はモードレジスタセット信号ｓＭＲＳとしてメモリセルアクセス部５０に供給される。また、モードレジスタ３０は、コマンド制御部２０からモードレジスタセットを要求する内部コマンドｉＣＭＤが発行されると活性化される。この活性状態時に、アドレス信号を介して入力されるモードレジスタセットコードに応じ、動作設定の情報を書き換える。
【００２７】
メモリセルアレイ４０は、複数のワード線と複数のビット線から構成され、これらの交点にそれぞれ配置されたメモリセルを備えている。このメモリセルによりデータの保持を行う。
【００２８】
メモリセルアクセス部５０は、内部クロック信号ｉＣＬＫ、クロックイネーブル信号ＣＫＥ、アドレス信号、データ信号ＤＱ０〜ＤＱｎ、内部コマンド信号ｉＣＭＤ、モードレジスタセット信号ｓＭＲＳ、状態切り替え制御回路６０から発行される状態制御信号ａｓＣＴＬを入力信号とする。
【００２９】
書き込み動作時には、データ端子ＤＱ０〜ＤＱｎから供給された外部データｅｘＤＡＴＡを内部データｉＤＡＴＡとして所定のメモリセルに書き込む。また、読み出し動作時には、所定のメモリセルに保持された内部データｉＤＡＴＡを外部データｅｘＤＡＴＡとして半導体装置外部へ出力する制御を行なう。
【００３０】
メモリセルアクセス部５０は、第１メモリセルアクセス制御部５０１、第２メモリセルアクセス制御部５０２、第３メモリセルアクセス制御部５０３から構成されている。
【００３１】
第１メモリセルアクセス制御部５０１は、メイン電源線ＶＤＤＭとメイン接地線ＶＳＳＭの間に接続されており、半導体装置の状態（アクティブ状態又はスタンバイ状態）に関わらず、ＶＤＤＭ−ＶＳＳＭ間の電源電圧により動作する回路である。
【００３２】
一方、第２メモリセルアクセス制御部５０２及び第３メモリセルアクセス制御部５０３は、メイン電源線ＶＤＤＭ又はサブ電源線ＶＤＤＳのいずれか一方と、サブ接地線ＶＳＳＳ又はメイン接地線ＶＳＳＭのいずれか一方との間に配置され、半導体装置がアクティブ状態のときには、ＶＤＤＭ−ＶＳＳＭ間の電源電圧で動作し、半導体装置がスタンバイ状態の時には、ＶＤＤＳ−ＶＳＳＭ間又はＶＤＤＭ−ＶＳＳＳ間のいずれか一方の電源電圧で動作する回路である。
【００３３】
さらに、第２メモリセルアクセス制御部５０２は、半導体装置の設計段階でスタンバイ時の入力信号及び出力信号の論理レベルが一意に決まっている回路である。
【００３４】
一方、第３メモリセルアクセス制御部５０３は、半導体装置の設計段階でスタンバイ時の入力信号及び出力信号の論理レベルが、半導体装置の設定状態に応じて任意に選択される回路である。このように、半導体装置の設計段階でスタンバイ時の入力信号及び出力信号の論理レベルが一意に定まらない回路、即ち、半導体装置の設定に応じて入力信号及び出力信号の論理レベルが変化する回路としては、半導体装置がＤＲＡＭであれば、キャスレイテンシ制御回路、バーストレングス制御回路、ＺＱコード制御回路等が考えられる。
【００３５】
状態切り替え制御回路６０は、半導体装置がアクティブ状態からスタンバイ状態、又は、スタンバイ状態からアクティブ状態に移行するときに、第３メモリセルアクセス制御部５０３のアクティブ状態／スタンバイ状態の移行タイミングを制御するための状態制御信号ａｓＣＴＬを第３メモリセルアクセス制御部５０３に供給する。
【００３６】
［第１の実施形態］
次に、本発明の第１の実施形態について、図３を用いてより詳細に説明する。図３は、図２における第３メモリセルアクセス制御部５０３と状態切り替え制御回路６０の詳細を示す図である。
【００３７】
第３メモリセルアクセス制御部５０３は、スタンバイ時の入力信号及び出力信号の論理レベルが、半導体装置の設定状態に応じて任意に選択される第３メモリセルアクセス制御回路を複数有する。図３においては、そのような複数の第３メモリセルアクセス制御回路の一つである、第３メモリセルアクセス制御回路５１３の構成を中心に示している。また、複数の第３メモリセルアクセス制御回路に対応したモードレジスタセット信号ｓＭＲＳが存在し、第３メモリセルアクセス制御回路５１３に対する信号としてｓＭＲＳ０を図示している。
【００３８】
第３メモリセルアクセス制御回路５１３は、パワーゲーティングの対象となる論理回路５１３１と、パワーゲーティング用トランジスタＰＴ１及びＮＴ１から構成されている。論理回路５１３１の一例として、ＮＡＮＤ回路であるＮＡＮＤ１、及びインバータ回路（ＩＮＶ１〜ＩＮＶ３）から構成されるものを考える。ＮＡＮＤ１の入力はモードレジスタセット信号ｓＭＲＳ０に接続されており、他の入力は状態切り替え制御回路６０から出力されるａｓＣＴＬと接続されている。さらに、ＮＡＮＤ１とインバータ回路（ＩＮＶ１〜ＩＮＶ３）はそれぞれ直列に接続され、各素子の間のノードをＰ１０〜Ｐ１２とする。
【００３９】
ＰＴ１及びＮＴ１はそれぞれパワーゲーティング用トランジスタであり、インバータＩＮＶ１０及びＩＮＶ１１を介して、クロックイネーブル信号ＣＫＥにより導通・非導通が制御され、導通状態ではメイン電源線ＶＤＤＭ及びメイン接地線ＶＳＳＭからサブ電源線ＶＤＤＳ及びサブ接地線ＶＳＳＳに電源電圧を供給し、非導通状態ではサブ電源線ＶＤＤＳ及びサブ接地線ＶＳＳＳをメイン電源線ＶＤＤＭ及びメイン接地線ＶＳＳＭから切り離すことでフローティング状態にする。なお、この構成は第２メモリセルアクセス制御部５０２におけるメモリセルアクセス制御回路でも同様である。
【００４０】
第３メモリセルアクセス制御回路５１３は、半導体装置がアクティブ状態の時には活性状態であり、対応するモードレジスタセット信号ｓＭＲＳ０の論理レベルに応じた論理レベルを出力信号ｓＯＵＴ０として出力する。このｓＯＵＴ０信号に基づき、他の制御回路（第１メモリセルアクセス制御部５０１〜第３メモリセルアクセス制御部５０３）が動作する。若しくは、メモリセルアレイ４０においてデータの書き込み又は読み込みが行われる。
【００４１】
一方、半導体装置がスタンバイ状態のときには非活性状態とされ、モードレジスタセット信号ｓＭＲＳ０の論理レベルによらず、出力信号ｓＯＵＴ０を一方の論理レベル（図３においてはＬレベル）に固定する。非活性状態時のｓＯＵＴの論理レベルは、論理回路５１３１を構成する構成要素と、それらがスタンバイ時にメイン電源線ＶＤＤＭ又はメイン接地線ＶＳＳＭのどちらに接続されるように構成されているかによって定まる。
【００４２】
続いて、状態切り替え制御回路６０について説明する。状態切り替え制御回路６０は、ラッチ回路６０１により構成され、ラッチ回路６０１に対してはクロックイネーブル信号ＣＫＥと内部コマンド信号ｉＣＭＤ１が接続されている。クロックイネーブル信号ＣＫＥをデータ端子及びリセット端子（／Ｒ）に接続し、内部コマンド信号ｉＣＭＤ１をクロック端子に接続する。
【００４３】
続いて、本実施形態に係る半導体装置の動作について説明する。図４は本実施形態に係る半導体装置の動作タイミングを示した図である。図４の縦軸には、外部クロック信号ＣＫ、クロックイネーブル信号ＣＫＥ、半導体装置に発行されるコマンドＣＭＤ、内部クロック信号ｉＣＬＫ、モードレジスタセット信号ｓＭＲＳ、第３メモリセルアクセス制御回路５１３に対して発行される内部コマンド信号ｉＣＭＤ１、状態制御信号ａｓＣＴＬ、各電源線（ＶＤＤＭ、ＶＤＤＳ、ＶＳＳＳ、ＶＳＳＭ）、各ノード（Ｐ１０〜Ｐ１１）の電圧、ｓＯＵＴの電圧を記載している。
【００４４】
図４の時刻ｔ１において、クロックイネーブル信号ＣＫＥがＨレベルからＬレベルに立ち下がり、半導体装置にパワーダウンコマンドＰＤＮが発行され、半導体装置はアクティブ状態からスタンバイ状態に遷移する。半導体装置がアクティブ状態からスタンバイ状態に遷移すると、ラッチ回路６０１はクロックイネーブル信号ＣＫＥがＨレベルからＬレベルに遷移することに応じて、出力がリセットされＬレベルを出力する。その結果、Ｌレベルの状態制御信号ａｓＣＴＬをＮＡＮＤ１に供給する。
【００４５】
さらに、クロックイネーブル信号ＣＫＥがＬレベルになることにより、ＰＴ１及びＮＴ１はそれぞれ非導通状態となり、サブ電源線ＶＤＤＳ及びサブ接地線ＶＳＳＳはフローティング状態になる。
【００４６】
また、論理回路５１３１のＮＡＮＤ１はＨレベルを出力することから（ノードＰ１０はＨレベル）、ノードＰ１１はＬレベル、ノードＰ１２はＨレベルと順次反転し、リーク電流が流れることはない。
【００４７】
一方、クロックイネーブル信号ＣＫＥがＬレベルからＨレベルに立ち上がり、半導体装置にパワーダウンイグジットコマンドＰＤＮＥが発行され、スタンバイ状態からアクティブ状態に遷移した場合を考える（時刻ｔ２）。この場合は、ラッチ回路６０１はクロックイネーブル信号ＣＫＥがＬレベルからＨレベルに遷移した時点では保持しているＬレベルを更新しない。この時点では状態制御信号ａｓＣＴＬはＬレベルを保持している。また、クロックイネーブル信号ＣＫＥの立ち上がりに伴って、パワーゲーティング用トランジスタＰＴ１及びＮＴ１が共に導通し、サブ電源線ＶＤＤＳとサブ接地線ＶＳＳＳの電圧はそれぞれメイン電源線ＶＤＤＭとメイン接地線ＶＳＳＭの電圧に徐々に近づいていく。
【００４８】
さらに、クロックイネーブル信号ＣＫＥがＬレベルからＨレベルに遷移後、所定の期間経過後に半導体装置の外部から第１のコマンドＣＭＤ１が半導体装置に発行される。この所定の期間は半導体装置の仕様としてスタンバイ解除から一定期間はコマンドの発行を禁止している期間である。図４では期間ｔＸＰが相当する。期間ｔＸＰの間に、サブ電源線ＶＤＤＳとサブ接地線ＶＳＳＳの電圧はそれぞれメイン電源線ＶＤＤＭとメイン接地線ＶＳＳＭの電圧とほぼ同電圧になっている。
【００４９】
すると、コマンド制御部２０から第１のコマンドＣＭＤ１に対応した第１の内部コマンドｉＣＭＤ１が第３メモリセルアクセス制御回路５１３に発行され、ラッチ回路６０１において、その第１の内部コマンドｉＣＭＤ１がＬレベルからＨレベルに遷移するエッジでクロックイネーブル信号ＣＫＥのＨレベルを取り込み、状態制御信号ａｓＣＴＬとしてＨレベルを出力する（時刻ｔ３）。このａｓＣＴＬ信号がＨレベルとなったことにより、ＮＡＮＤ１を始めたとした論理回路５１３１が活性状態に遷移し、動作可能となる。
【００５０】
なお、第１の外部コマンドの具体例として、ＡＣＴコマンド、ＷＲＩＴＥコマンド、ＲＥＡＤコマンド等が挙げられる。上述のように、これらの外部コマンドはクロックイネーブル信号ＣＫＥ復帰後、一定期間発行が禁止されている。従って、半導体装置の内部回路は、上記のような第１の外部コマンドの入力後、順次動作していくことになるため、内部回路が動作する前に第３メモリセルアクセス制御回路５１３の動作が復帰していれば半導体装置全体の動作としては問題ない。
【００５１】
以上のように、半導体装置に状態切り替え制御回路６０を備え、クロックイネーブル信号ＣＫＥの立ち上りから最初に発行されたコマンドとその後の第１のコマンドが発行されるまでの一定期間の間にサブ電源線ＶＤＤＳ及びサブ接地線ＶＳＳＳに電源電圧を供給し、第１のコマンドが発行されたことによりメモリセルアクセス制御部の非活性状態を解除することで、十分にサブ電源線及びサブ接地線が復帰した後に活性状態に移行することが可能になる。
【００５２】
その結果、複数のバッファ線及び切り替え用のスイッチを備えた特許文献１の技術と比較すると小規模な回路により、論理回路の出力ノードがスタンバイ時に一意に定まらない場合であってもパワーゲーティングを適用することが可能になる。なお、本発明の実施には、状態切り替え制御回路６０のみを備えれば良く、多数のバッファ電源線及び電源セレクタを必要とする特許文献１で開示された回路より小規模であることは明らかである。
【００５３】
ここで、半導体装置がスタンバイ時に論理回路の出力が一意に定まらない場合には、図５のような回路構成とすることが考えられる。図５に示す比較例の半導体装置では、状態切り替え制御回路６０に代えて、遅延回路７０を備える点で第１の実施形態に係る半導体装置とは異なる。その他の構成要素は同一であって、同一の符号を表し、その説明を省略する。遅延回路７０では、クロックイネーブル信号ＣＫＥのみを入力とし、状態制御信号ａｓＣＴＬを出力する。クロックイネーブル信号ＣＫＥを遅延させず、そのまま状態制御信号ａｓＣＴＬとして使用すると、サブ電源線ＶＤＤＳ及びサブ接地線ＶＳＳＳの立ち上りが不十分なまま、論理回路５１３１のスタンバイ状態を解除してしまう恐れがあるためである。
【００５４】
即ち、サブ電源線ＶＤＤＳ及びサブ接地線ＶＳＳＳの立ち上りが不十分なまま、論理回路５１３１の非活性状態を解除してしまうと、サブ接地線ＶＳＳＳに接続されたＮＡＮＤ１がＬレベルを出力できず、中間電位を出力し、サブ電源線ＶＤＤＳに接続されたインバータＩＮＶ１のＰチャンネルトランジスタ及びＮチャンネルトランジスタが共に導通状態になり、貫通電流を流してしまう。
【００５５】
そこで、状態制御信号ａｓＣＴＬをクロックイネーブル信号ＣＫＥから遅延させることでサブ電源線ＶＤＤＳ及びサブ接地線ＶＳＳＳの電位が復帰するための時間を確保する。しかし、周辺温度等の条件の違いにより、必要とする遅延時間は大きく異なり、状態制御信号ａｓＣＴＬの立ち上りが遅く、仕様で定められた時間内に活性状態に遷移できないことや、逆に、解除信号の立ち上りが早すぎて上述のような貫通電流が発生することなどが考えられる。
【００５６】
図６は、遅延回路７０を有する半導体装置にパワーゲーティングを適用した場合のタイミングチャートである。図６の波形は、サブ電源線ＶＤＤＳ及びサブ接地線ＶＳＳＳの電位の回復前に状態制御信号ａｓＣＴＬが立ち上がってしまう（時刻ｔ４）場合の各種の信号を示している。このように、状態制御信号ａｓＣＴＬとして単にクロックイネーブル信号ＣＫＥを遅延させた信号を使用すると上述のような問題が生じる可能性がある。
【００５７】
しかし、本実施形態において説明した状態切り替え制御回路６０を備え、状態制御信号ａｓＣＴＬを適切なタイミングで制御することで、サブ電源線ＶＤＤＳ及びサブ接地線ＶＳＳＳの電位復帰のために必要以上に遅延を確保することや、復帰のために確保した遅延が不十分であるために貫通電流が発生する問題が発生することはない。
【００５８】
なお、状態切り替え制御回路６０に接続するクロックイネーブル信号ＣＫＥを図７のように他の各種状態信号と論理を取る構成としても良い。これは、半導体装置としてＤＲＡＭを想定した場合、スタンバイ状態として、アクティブパワーダウンＡＰＤＮとアイドルパワーダウンＩＰＤＮのように複数存在するスタンバイモードに対してパワーゲーティングを柔軟に適用するためである。
【００５９】
アクティブパワーダウンＡＰＤＮは、バンクアクティブ状態時にクロックイネーブル信号ＣＫＥをＨレベルからＬレベルに遷移させた時の状態であり、スタンバイ状態に入る前及びスタンバイ状態からの復帰後の状態がバンクアクティブ状態となる。
【００６０】
アイドルパワーダウンＩＰＤＮは、バンクアイドル状態時にＣＫＥをＨレベルからＬレベルに遷移させた時の状態であり、スタンバイ状態に入る前及びスタンバイ状態からの復帰後の状態がバンクアイドル状態である。
【００６１】
このように、半導体装置のスタンバイ状態が複数存在する際に、各スタンバイ状態において第２メモリセルアクセス制御部５０２及び第３メモリセルアクセス制御部５０３のそれぞれについて活性状態又は非活性状態とする設計を任意に行なうことができる。
【００６２】
例えば、第２メモリセルアクセス制御部５０２及び第３メモリセルアクセス制御部５０３をＲｏｗ系の制御回路、Ｃｏｌ系の制御回路の２つに機能的に分けた場合を考える。アクティブパワーダウンＡＰＤＮ状態時にはＲｏｗ系の制御回路は活性化状態を保持したまま、Ｃｏｌ系の制御回路は非活性化にしたり、アイドルパワーダウンＩＰＤＮ状態時にはＲｏｗ系、Ｃｏｌ系の制御回路はともに非活性とする等、パワーゲーティングを柔軟に適用することができる。
【００６３】
なお、パワーゲーティングは独立に制御する必要があるため、これら２系統の制御回路のそれぞれに対して、パワーゲーティングを独立に配置する必要がある。この場合、状態切り替え制御回路部６０に対する入力を、目的に応じて、ＣＫＥと各状態信号（Ｂａｎｋ  Ａｃｔｉｖｅ情報など）との論理和とすることで対応可能である。
【００６４】
なお、半導体装置上において、他の第３メモリセルアクセス制御回路と物理的に離れて配置されている第３メモリセルアクセス制御回路がある場合には、別の状態切り替え制御回路を配置してもよい。又は、第３メモリセルアクセス制御回路が互いに独立に制御され、それぞれに対して複数のパワーゲーティングを適用する場合、互いに独立に制御されるパワーゲーティング毎に、状態切り替え回路を設ける構成としてもよい。これらは、以下の実施形態においても共通である。
【００６５】
［第２の実施形態］
続いて、第２の実施形態について図面を参照して詳細に説明する。図８は第２の実施形態に係る半導体装置１ａの全体の構成を示したブロック図である。
【００６６】
図２の半導体装置との違いは、状態切り替え制御回路６１の内部の構成が異なることと、コマンド制御部２０から状態切り替え制御回路６１に対して内部コマンド信号ｉＣＭＤが発行されない点である。その他の構成要素は同一であって、同一の符号を表し、その説明を省略する。
【００６７】
図９は、図８における第３メモリセルアクセス制御部５０３と状態切り替え制御回路６１の詳細を示す図である。本実施形態における第３メモリセルアクセス制御部５０３は第１の実施形態における第３メモリセルアクセス制御部５０３と同一であるのでその説明を省略する。
【００６８】
状態切り替え制御回路６１は、判定電圧生成部６１１と、コンパレータ６１２と、ＡＮＤ回路６１３から構成されている。コンパレータ６１２では、判定電圧生成回路６１１で生成される参照電位とサブ電源線ＶＤＤＳとの電位とを比較し、クロックイネーブル信号ＣＫＥがＬレベルからＨレベルに遷移した後、サブ電源線ＶＤＤＳの電位が参照電位よりも高くなった時点で、出力をＬレベルからＨレベルに変更し、ＪｕｄｇｅＡとして出力する。さらに、ＡＮＤ回路６１３では、ＪｕｄｇｅＡとクロックイネーブル信号ＣＫＥと論理積をａｓＣＴＬとして出力する。
【００６９】
判定電圧生成回路内６１１の抵抗Ｒ１及びＲ２は、ノードＰ２０の電位が、第３メモリセルアクセス制御回路５１３の論理回路５１３１が安定的に動作できるサブ電源線ＶＤＤＳの電位となるように、抵抗値が設定されている。
【００７０】
続いて、本実施形態に係る半導体装置の動作について説明する。図１０が本実施形態に係る半導体装置の動作タイミングを示した図である。図１０では図６のタイミングチャートにＪｕｄｇｅＡを加えている。
【００７１】
時刻ｔ５において、クロックイネーブル信号ＣＫＥがＨレベルからＬレベルに立ち下がり、半導体装置にパワーダウンコマンドＰＤＮが発行され、半導体装置はアクティブ状態からスタンバイ状態に遷移し、パワーゲーティングが有効に働くまでの動作に関しては第１の実施形態における動作と同様であるのでその説明を省略する。
【００７２】
その後、時刻ｔ６においてクロックイネーブル信号ＣＫＥが立ち上り、スタンバイ状態が解除される。本実施形態においては、状態切り替え制御回路６１がサブ電源線ＶＤＤＳの電位をモニタし、サブ電源線ＶＤＤＳが十分立ち上がった後に論理回路５１３１を非活性状態から活性状態に遷移させる。
【００７３】
図１０では、サブ電源線ＶＤＤＳの供給が開始されてから、その電圧がノードＰ２０の電圧を上回った時点（時刻ｔ７）で、コンパレータ６１２からＪｕｄｇｅＡが立ち上り、そのＪｕｄｇｅＡのＨレベル信号を受けてａｓＣＴＬが立ち上がる。その後、第３メモリセルアクセス制御部５０３が活性状態に遷移するのは第１の実施形態における場合と同様である。
【００７４】
また、状態切り替え制御回路６１はサブ電源線ＶＤＤＳに代えてサブ接地線ＶＳＳＳをモニタする構成とすることも考えられる（図１１参照）。その場合には、コンパレータ６１２の反転入力側にサブ接地線ＶＳＳＳを接続し、コンパレータ６１２の非反転入力側に判定電圧生成回路６１４の出力を受ける構成とする。そして、判定電圧生成回路内６１１の抵抗Ｒ１、Ｒ２に代えて、ノードＰ２１の電位が、第３メモリセルアクセス制御部５０３内の論理回路５１３１が安定的に動作できるサブ接地線ＶＳＳＳの電位となるように抵抗値が設定された抵抗Ｒ３及びＲ４を用いる。
【００７５】
本実施形態においても、状態制御信号ａｓＣＴＬをサブ電源線ＶＤＤＳ又はサブ接地線ＶＳＳＳの復帰により生成することで、十分にサブ電源線ＶＤＤＳ及びサブ接地線ＶＳＳＳが復帰した後にパワーゲーティングを適用した回路を活性状態に移行することが可能になる。
【００７６】
なお、上記の特許文献等の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【００７７】
１、１ａ  半導体装置
１０  クロック発生回路
２０  コマンド制御部
３０  モードレジスタ
４０  メモリセルアレイ
５０  メモリセルアクセス部
６０、６１、６１ａ  状態切り替え制御回路
７０  遅延回路
５０１  第１メモリセルアクセス制御部
５０２  第２メモリセルアクセス制御部
５０３  第３メモリセルアクセス制御部
５１３、５２３  第３メモリセルアクセス制御回路
６０１  ラッチ回路
６１１、６１４  判定電圧生成部
６１２  コンパレータ
６１３  ＡＮＤ回路
５１３１  論理回路
ＩＮＶ１〜ＩＮＶ３、ＩＮＶ１０、ＩＮＶ１１  インバータ回路
ＮＡＮＤ１  ＮＡＮＤ回路
ＮＴ１  Ｎチャンネルトランジスタ
ＯＲ１  ＯＲ回路
Ｐ１０〜Ｐ１２、Ｐ２０、Ｐ２１  ノード
ＰＴ１  Ｐチャンネルトランジスタ
Ｒ１、Ｒ２、Ｒ３、Ｒ４  抵抗
【図１】
0005591621.tif 000002
【図２】
0005591621.tif 000003
【図３】
0005591621.tif 000004
【図４】
0005591621.tif 000005
【図５】
0005591621.tif 000006
【図６】
0005591621.tif 000007
【図７】
0005591621.tif 000008
【図８】
0005591621.tif 000009
【図９】
0005591621.tif 000010
【図１０】
0005591621.tif 000011
【図１１】
0005591621.tif 000012