(57)【特許請求の範囲】
【請求項１】
回路基板と接続可能な第１面と、前記第１面から予め定められた高さだけ離れた第２面と、前記第１面及び前記第２面によって画定された内部空洞とを有する第１ソケットと、
前記第１ソケットの前記第２面に接続された第１半導体デバイスと、
前記第１ソケットの前記内部空洞内に位置し、前記第１半導体デバイスに半田付けされる第２ソケットと、
前記第１ソケットの前記内部空洞内の前記第２ソケットと取り外し可能に接続される第２半導体デバイスと
を備え、
前記第２ソケットは、前記第１半導体デバイスと前記第２半導体デバイスとの間に配置されて、前記第１半導体デバイスと前記第２半導体デバイスとの間の電気的接続を提供する、積層パッケージアセンブリ。
【請求項２】
前記第２半導体デバイスは、前記第２ソケットと無半田接続される請求項１に記載の積層パッケージアセンブリ。
【請求項３】
前記第１ソケット、前記第１半導体デバイス、前記第２ソケット及び前記第２半導体デバイスの全ての間の圧縮接続を提供する１つのローディング機構を更に備える請求項１または２に記載の積層パッケージアセンブリ。
【請求項４】
前記第２ソケットは、前記第１ソケットから取り外し可能な構造を含む請求項１から３のいずれか１項に記載の積層パッケージアセンブリ。
【請求項５】
取り外し可能な前記第２ソケットは、粗い位置合わせを行う構造を、前記第２ソケットの一面の前記第２半導体デバイスの近傍に有し、より細かい位置合わせを行う構造を、前記第２ソケットの別の面の前記第１半導体デバイスの近傍に有する請求項４に記載の積層パッケージアセンブリ。
【請求項６】
取り外し可能な前記第２ソケットは、ランド・グリッド・アレイ・ソケットを含む請求項４に記載の積層パッケージアセンブリ。
【請求項７】
取り外し可能な前記第２ソケットは、ボール・グリッド・アレイ・ソケットを含む請求項４に記載の積層パッケージアセンブリ。
【請求項８】
取り外し可能な前記第２ソケットは、ピン・グリッド・アレイ・ソケットを含む請求項４に記載の積層パッケージアセンブリ。
【請求項９】
前記第１ソケットの前記内部空洞内で前記第２半導体デバイスと熱的に接続されるヒートスプレッダを更に備える、請求項１から８のいずれか１項に記載の積層パッケージアセンブリ。
【請求項１０】
前記回路基板と前記ヒートスプレッダとの間に配置されるばね機構を更に備える、請求項９に記載の積層パッケージアセンブリ。
【請求項１１】
回路基板と、
第１面と、前記第１面から予め定められた高さだけ離れた第２面と、前記第１面及び前記第２面によって画定された内部空洞とを有し、前記第１面が前記回路基板に接続されることにより前記回路基板に搭載される第１ソケットと、
前記第１ソケットの前記第２面に接続されるプロセッサデバイスと、
前記第１ソケットの前記内部空洞内に配置され、前記プロセッサデバイスに半田付けされる第２ソケットと、
前記第１ソケットの前記内部空洞内で前記第２ソケットと取り外し可能に接続されるメモリデバイスと、
前記第１ソケットの前記内部空洞内で前記メモリデバイスと熱的に接続されるヒートスプレッダと
を備え、
前記第２ソケットは、前記プロセッサデバイスと前記メモリデバイスとの間に配置されて、前記プロセッサデバイスと前記メモリデバイスとの間の電気的接続を提供し、
前記ヒートスプレッダは、前記回路基板と前記メモリデバイスとの間に配置される、プロセッサベースのシステム。
【請求項１２】
前記メモリデバイスは、前記第２ソケットと無半田接続される請求項１１に記載のプロセッサベースのシステム。
【請求項１３】
前記第１ソケット、前記プロセッサデバイス、前記第２ソケット及び前記メモリデバイスの全ての間の圧縮接続を提供する１つのローディング機構を更に備える請求項１１または１２に記載のプロセッサベースのシステム。
【請求項１４】
前記回路基板と前記ヒートスプレッダとの間に配置されるばね機構を更に備える請求項１１から１３のいずれか１項に記載のプロセッサベースのシステム。
【請求項１５】
前記第２ソケットは、前記第１ソケットから取り外し可能な構造を含む請求項１１から１４のいずれか１項に記載のプロセッサベースのシステム。
【請求項１６】
取り外し可能な前記第２ソケットは、粗い位置合わせを行う構造を、前記第２ソケットの一面の前記メモリデバイスの近傍に有し、細かい位置合わせを行う構造を、前記第２ソケットの別の面の前記プロセッサデバイスの近傍に有する請求項１５に記載のプロセッサベースのシステム。
【請求項１７】
取り外し可能な前記第２ソケットは、ランド・グリッド・アレイ・ソケットを含む請求項１５に記載のプロセッサベースのシステム。
【請求項１８】
取り外し可能な前記第２ソケットは、ボール・グリッド・アレイ・ソケットを含む請求項１５に記載のプロセッサベースのシステム。
【請求項１９】
取り外し可能な前記第２ソケットは、ピン・グリッド・アレイ・ソケットを含む請求項１５に記載のプロセッサベースのシステム。
【請求項２０】
前記メモリデバイスと前記ヒートスプレッダとの間に配置されるサーマル・インターフェース・マテリアルを更に備える請求項１１から１９のいずれか１項に記載のプロセッサベースのシステム。
【請求項２１】
前記ヒートスプレッダと熱的に接続されるヒートパイプを更に備える請求項１１から２０のいずれか１項に記載のプロセッサベースのシステム。
【請求項２２】
前記プロセッサデバイスは、中央演算処理装置を含む請求項１１から２１のいずれか１項に記載のプロセッサベースのシステム。
【請求項２３】
前記プロセッサデバイスは、グラフィックスプロセッサを含む請求項１１から２１のいずれか１項に記載のプロセッサベースのシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路デバイスパッケージングに関する。より詳細には、本発明のある実施形態は、取り外し可能なパッケージ下面の相互接続に関する。
【背景技術】
【０００２】
電子システムの中には、３次元（３Ｄ）パッケージング又はその他の積層パッケージ配置を利用するものが存在する。
【０００３】
本発明の様々な特徴が、添付の図面に例示される好ましい実施形態の説明から明らかとなり、図面において使用されている同様な参照番号は、通常、複数の図面にわたって同じ部分を指している。図面は、必ずしも実寸で描かれておらず、本発明の原理を例示してる箇所は、強調して描かれている場合がある。
【図面の簡単な説明】
【０００４】
【図１】本発明のある実施形態に係る電子システムのブロック図である。
【図２】本発明のある実施形態に係る別の電子システムのブロック図である。
【図３】本発明のある実施形態に係る別の電子システムのブロック図である。
【図４】本発明のある実施形態に係る別のブロック図である。
【図５】本発明のある実施形態に係る別のブロック図である。
【図６】本発明のある実施形態に係る別のブロック図である。
【図７】本発明のある実施形態に係る別のブロック図である。
【図８】本発明のある実施形態に係る別のブロック図である。
【図９】本発明のある実施形態に係る別のブロック図である。
【図１０】本発明のある実施形態に係る別の電子システムのブロック図である。
【図１１】本発明のある実施形態に係る別の電子システムのブロック図である。
【発明を実施するための形態】
【０００５】
以下の記載には、説明を目的として、特定の構造、機構、インターフェース、技術等の詳細事項が記載されるが、これは、本発明の様々な側面の理解を提供するためであって、限定することを目的としていない。これらの特定の詳細事項を有さない別の例においても、本発明の様々な側面を実施可能であるということは、本開示の利益を享受する当業者にとって明らかである。また、ある例においては、不必要に詳細にすることによって、本発明の説明を不明瞭にしてしまうのを避けるため、周知のデバイス、回路及び方法は、省略されている。
【０００６】
図１に示すように、本発明のある実施形態では、積層パッケージアセンブリ１０は、内部空洞１２を画定する第１ソケット１１、第１ソケット１１と接続される第１半導体デバイス１３、第１ソケット１１の内部空洞１２内に配置される第２ソケット１４、及び第１ソケット１１の空洞１２内に、第２ソケット１４と取り外し可能に接続される第２半導体デバイス１５を備えてもよい。例えば、第２ソケット１４は、第１半導体デバイス１３と第２半導体デバイス１５との間に配置されて、第１半導体デバイス１３と第２半導体デバイス１５との間の電気的接続を提供してもよい。例えば、第２半導体デバイス１５は、第２ソケット１４と、無半田接続されてもよい。
【０００７】
本発明のある実施形態では、アセンブリ１０は、第１ソケット１１、第１半導体デバイス１３、第２ソケット１４及び第２半導体デバイス１５の全ての間の圧縮接続を提供する１つのローディング機構１６を備えてもよい。例えば、第２ソケット１４は、第１半導体デバイス１３と半田接続されて、第２ソケット１４は、１つの圧縮相互接続機構を有してもよい。これに替えて、本発明の別の実施形態では、第２ソケット１４は、取り外し可能ソケットを含んでもよい。例えば、取り外し可能第２ソケット１４は、二重圧縮相互接続機構を有してもよい。
【０００８】
例えば、本発明のある実施形態では、取り外し可能第２ソケット１４は、粗い位置合わせを行うための構造を、第２ソケット１４の１面の第２半導体デバイス１５の近傍に有してもよく、細かい位置合わせを行うための構造を、第２ソケット１４の別の面の第１半導体デバイス１３の近傍に有してもよい。非制限的例として、取り外し可能第２ソケット１４は、ランド・グリッド・アレイ（ＬＧＡ）ソケット、ボール・グリッド・アレイ（ＢＧＡ）ソケット、及びピン・グリッド・アレイ（ＰＧＡ）ソケットのうちの１つを含んでもよい。
【０００９】
図２に示すように、プロセッサベースのシステム２０は、回路基板２１、回路基板２１に搭載され、内部空洞２３を画定する第１ソケット２２、第１ソケット２２に接続されたプロセッサデバイス２４、第１ソケット２２の内部空洞２３内に配置された第２ソケット２５、第１ソケット２２の空洞２３内で第２ソケット２５と取り外し可能に接続されるメモリデバイス２６、及び第１ソケット２２の空洞２３内でメモリデバイス２６と熱的に接続されるヒートスプレッダ（放熱板）２７を備えてもよい。第２ソケット２５は、プロセッサデバイス２４とメモリデバイス２６との間に位置して、プロセッサデバイス２４とメモリデバイス２６との間の電気的接続を提供する。ヒートスプレッダ２７は、回路基板２１とメモリデバイス２６との間に配置される。例えば、メモリデバイス２６は、第２ソケット２５と、無半田接続されてもよい。
【００１０】
本発明のある実施形態では、システム２０は更に、第１ソケット２２、プロセッサデバイス２４、第２ソケット２５及びメモリデバイス２６の全ての間の圧縮接続を提供する１つのローディング機構２８を備えてもよい。例えば、システム２０は、回路基板２１とヒートスプレッダ２７との間に配置されるばね機構２９を更に備えてもよい。例えば、第２ソケット２５は、プロセッサデバイス２４と半田接続されて、第２ソケット２５は、１つの圧縮相互接続機構を有してもよい。これに替えて、本発明の別の実施形態では、第２ソケット２５は、取り外し可能ソケットを含んでもよい。例えば、取り外し可能第２ソケット２５は、二重圧縮相互接続メカニズムを有してもよい。
【００１１】
例えば、本発明のある実施形態では、取り外し可能第２ソケット２５は、粗い位置合わせを行うための構造を、第２ソケット２５の１面のメモリデバイス２６の近傍に有してもよく、細かい位置合わせを行うための構造を、第２ソケット２５の別の面のプロセッサデバイス２４の近傍に有してもよい。非制限的例として、取り外し可能第２ソケット２５は、ランド・グリッド・アレイ（ＬＧＡ）ソケット、ボール・グリッド・アレイ（ＢＧＡ）ソケット、及びピン・グリッド・アレイ（ＰＧＡ）ソケットのうちの１つを含んでもよい。
【００１２】
本発明のある実施形態では、システム２０は、メモリデバイス２６とヒートスプレッダ２７との間に配置されるサーマル・インターフェース・マテリアル（ＴＩＭ）を更に備えてもよい。システム２０は、ヒートスプレッダ２７に熱的に接続されたヒートパイプ（図示せず）を更に備えてもよい。例えば、プロセッサデバイス２４は、中央演算処理装置（ＣＰＵ）、又はグラフィックプロセッサを有してもよい。
【００１３】
本発明のある実施形態では、下面にデバイスが取り付けられているＣＰＵパッケージの接続の除去を提供してもよい。また、本発明のある実施形態では、半田工程又はリフロー工程を使用せずに、必要に応じて下面に配置されたデバイスを取り除く及び取り替えることができる、パッケージされた下面のデバイスの設置に対する機構を提供してもよい。例えば、本発明のある実施形態は、マルチコアＣＰＵ又は複数コアＣＰＵにおける積層されたプロセッサ／メモリ複合体、及び特定の３Ｄ積層パッケージに対して、特に有用であると考えられる。
【００１４】
本発明のある実施形態では、在庫管理の問題を解決すると考えられる。例えば、メモリダイがパッケージに半田づけされる場合、パッケージ製造の比較的早い段階において、ダイは、パッケージに取り付けられる必要がある。したがって、メモリダイの大量の在庫を維持する必要があると同時に、それぞれ異なるメモリ構成を有する様々なプロセッサパッケージも、最小在庫管理単位（ＳＫＵ）の範囲で維持する必要がある。本明細書に提案する方法では、パッケージ取り付けの最終段階又は最後の方の段階で、メモリダイを取り付けることができる。更には、プロセッサの製造者ではなく、製品のＯＥＭ先で、メモリを取り付けることも可能である。
【００１５】
あるパッケージング配置では、１以上のデバイスが主要パッケージ基板の下面に位置し、通常の動作時には、ソケットの空洞の内部に位置する場合がある。例えば、下面に配置されたデバイスは、積層プロセッサ／メモリ複合体におけるＤＲＡＭである場合がある。プロセッサパッケージ基板の下面にＤＲＡＭを搭載する際の問題としては、ＤＲＡＭデバイスが機能しなくなってしまうと、パッケージ全体を取り替える必要があることである。更に、ある理由で、ＤＲＡＭを更新する又は変更する必要が生じた場合には、大幅な組み立て及びリフロー工程無しには、更新及び変更が難しいことが挙げられる。本発明のある実施形態は、ＤＲＡＭデバイスが、取り外し可能にパッケージの下面に取り付けられる機構を提供することにより、このような問題を解決することができる。本発明のある実施形態は、ＤＲＡＭの取り外し及び取替えが可能となるため、必要な時にＤＲＡＭの取り替え又は更新を行うことが可能になる。
【００１６】
本発明のある実施形態では、例えば、ランド・グリッド・アレイ（ＬＧＡ）コネクタのような、取り外し可能なコネクタを利用してもよい。ＬＧＡのようなコネクタは、大きな圧縮力を印加するためのローディング機構を必要とし、製品が動作する間、常に加圧して接触を保つような構成になっていてもよい。本発明のある実施形態では、ＣＰＵソケット圧縮機構を利用して、下面のＤＲＡＭ及びＬＧＡに対して必要な圧縮力を印加してもよく、この場合は、ローディング機構を別個設ける必要がない。
【００１７】
図３には、本発明のある実施形態に係るプロセッサベースのシステムが示されており、このシステムは、ＣＰＵソケット空洞内に２つ以上のＤＲＡＭデバイスを備えてもよい。本発明のある実施形態に係る３Ｄパッケージング配置は、ＬＧＡソケットを有するマザーボードを備えてもよく、ＬＧＡソケットは、マザーボードの１面に搭載される内部空洞を画定している。ＣＰＵパッケージは、ＬＧＡソケットに搭載されていてもよい。支持板を設けて、マザーボードの反対の面を構造的に支持するようにしてもよい。支持板と一体化したピンが、マザーボードの孔を通過して伸び、ＬＧＡソケット空洞内に達していてもよい。ばねをピンの付近に設けて、ヒートスプレッダをピン上に配置させてもよい。
【００１８】
別のＬＧＡコネクタ／ソケットを、ＣＰＵパッケージ下面のＤＲＡＭデバイスとＣＰＵパッケージとの間に設けてもよい。ＤＲＡＭデバイスは、ＬＧＡコネクタ／ソケットに、取り外し可能に接続されてもよい。例えば、ＤＲＡＭデバイスは、ＬＧＡコネクタに圧縮力によって接続されていてもよい。例えば、ローディング機構は、３Ｄパッケージ積層体を加圧して、ＣＰＵデバイスとＤＲＡＭデバイスとの機械的及び電気的接続の両方を提供してもよい。ＤＲＡＭデバイスの一面は、ヒートスプレッダと熱的に接続されていてもよい。例えば、サーマル・インターフェース・マテリアル（ＴＩＭ）が、ＤＲＡＭデバイスとヒートスプレッダとの間に設けられていてもよい。本発明のある実施形態によれば、ＣＰＵパッケージの下面に設けられたＤＲＡＭデバイスアセンブリを相対的に容易に取り外すことができる。
【００１９】
これは本発明にとって重要ではないが、本発明のある実施形態では、セグメント化されたソケットを利用してもよく、セグメント化されたソケットとしては、例えば、２００９年に発行される予定の米国特許第２００９−ＸＸＸＸＸＸ号（２００７年１０月１５日出願の米国特許出願公開１１／９７４，５９５号）明細書、発明の名称「Ｃｏｏｌｉｎｇ  Ｓｙｓｔｅｍ  Ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｄｅｖｉｃｅｓ（半導体デバイスのための冷却システム）」に記載されており、その内容は、参照により本明細書に組み込まれる。例えば、本発明のある実施形態では、このセグメント化されたソケットをベースに、熱問題の解決を図ってもよい。例えば、セグメント化されたソケットは、ソケットの空洞からマザーボードに位置するリモート・ヒート・エクスチェンジャ（ＲＨＥ）へとヒートパイプを通すための切り込み又は通路を有していてもよい。このように構成することにより、ソケット空洞内に搭載されたデバイスの冷却手段の一例を提供することができる。
【００２０】
図４−９を参照して、組み立て工程をブロック図で例示する。図４に示すように、ピンが一体化した支持板を、マザーボードに取り付けてもよい（例えば、図示しないナット及びボルトを使用して取り付けてもよい）。ばねは、ピンに挿入されてもよく、ヒートスプレッダアセンブリは、ピンに取り付けられてもよい。例えば、本発明のある実施形態では、マザーボードにボルト止めされ、ソケット空洞に突出する４つの位置決めピンを設けてもよい。小さな螺旋ばねの複数の組が、これらのピンに搭載されていてもよい。そして、ヒートパイプが埋め込まれたヒートスプレッダ（銅製の取り付け部）が、ポストに取り付けられてもよい。例えば、ヒートスプレッダは、位置決めピンが通過する対応する位置に設けられた孔を有していてもよい。例えば、ヒートスプレッダは、ばねが嵌め込まれる凹部を有していてもよい。図５には、ヒートパイプが埋め込まれたヒートスプレッダが、ピンに挿入されている様子が示されている。ヒートパイプは、セグメント化されたソケットの通路に設けられる。
【００２１】
ヒートスプレッダ下部のばねは、螺旋羽である必要はない。例えば、エラストマーのパッドは、バネ機能を提供してもよい。また、十分なバネ機能を有するエラストマーのパッドを使用することにより、組み立て工程が容易になる場合がある。その他のバネ機構を、本発明のその他の実施形態に対して好適に使用してもよい。
【００２２】
図６において、ＤＲＡＭは、二重圧縮型のＬＧＡデバイスソケットに挿入されてもよい。例えば、ソケットは、ＤＲＡＭデバイスを受容するフレームを有する。ＤＲＡＭソケットは、図示するように、位置合わせするためのピン及び孔を有してもよい。例えば、接続するＤＲＡＭデバイスは、半田ボール又は半田ランドを有することができ、それに応じて、ＤＲＡＭのＬＧＡコネクタを選択してもよい。ＣＰＵパッケージの下面は、ＬＧＡランドを有してもよい。取り外し可能ＬＧＡソケットを、ＤＲＡＭデバイスをＣＰＵパッケージ下面に接続するのに使用してもよい。サーマル・インターフェース・マテリアル（ＴＩＭ）を、ヒートスプレッダに塗布してもよい。図７には、位置合わせピンを使用して、ＤＲＡＭソケットが、ヒートスプレッダの上面に挿入されている様子が示されている。位置合わせピンは、粗い位置合わせを補助する機能を果たしている。
【００２３】
図８において、ＣＰＵパッケージは、位置合わせのために、ＣＰＵパッケージの下面に半田ボールを有してもよい。ＣＰＵパッケージは、ＤＲＡＭソケットの上面に配置されて、下面のランドが、ＤＲＡＭソケットのＬＧＡコンタクトと並ぶように設けられる。そして、図９に示すように、ＣＰＵソケットのインテグレーティド・ローディング・メカニズム（ＩＬＭ）が搭載される時に、ＣＰＵパッケージに圧力が印加されて、主要なＬＧＡソケットに固定される。この動作により、下面のアセンブリも同様に加圧されて、ヒートスプレッダ内のバネにも圧縮力が加えられる。ＣＰＵパッケージがセグメント化されたソケットに挿入され、ソケットのクランプが固定されると、アセンブリ全体に圧縮力が加えられて、パッケージ下面のランドとＤＲＡＭとの間の電気的接続が確立される。本発明のある実施形態によれば、ＣＰＵパッケージの下面に設けられたＤＲＡＭデバイスのアセンブリを相対的に容易に取り外すことができる。
【００２４】
本発明のある実施形態は、特定のＬＧＡ技術に限定されず、メタライズド・パーティクル・インターコネクト（ＭＰＩ）又はスタンプ・メタル・ピンのような、様々な取り外し可能な相互接続技術を利用してもよい。本発明のある実施形態では、ＤＲＡＭソケットは、メタライズド・パーティクル・インターコネクト（ＭＰＩ）のような二重圧縮ＬＧＡ機構を使用してもよい。また、本発明のある実施形態では、ＤＲＡＭソケットは、一重圧縮接続を使用してもよい。例えば、ＤＲＡＭソケットは、ＣＰＵパッケージの下面に恒久的に取り付けられていてもよく（例えば、半田付けされる）、ＤＲＡＭを、取り外し可能な態様で、一重圧縮ＤＲＡＭソケットに取り付けることができる。本発明のある実施形態では、ＤＲＡＭデバイスは、半田ボールを必要としないため、（例えば、ＢＧＡ  ＤＲＡＭデバイスと比較して）コストを削減することができる。
【００２５】
図１０に示すように、本発明のある実施形態では、発明は、セグメント化されていないソケットを利用してもよい。例えば、熱の問題に対処するのにヒートパイプを必要としない場合には、標準的な（セグメント化されていない）ソケットが好適である場合がある。例えば、マザーボードが切り欠き部を有しており、支持板が、切り欠き部を通過してパッケージ下面のＤＲＡＭと熱的に接続される台座を提供していてもよい。支持板は、ヒートシンクの機能を果たし、熱の一部を取り除くことができる。放熱が低いＤＲＡＭの場合には、この種のヒートパイプを使用しない熱問題解決手段を採用してもよい。
【００２６】
図１１には、本発明のある実施形態に係る位置合わせ構造が、詳細に示されている。例えば、ＤＲＡＭに対するＬＧＡソケットは、ヒートスプレッダの孔とほぼ一致して挿入される位置合わせピンをＤＲＡＭ側に有してもよい。位置合わせピンは、ＤＲＡＭソケットをヒートスプレッダ上に、粗く位置合わせすることを可能にする。ＤＲＡＭソケットの上面側（例えば、ＣＰＵ側）は、ＣＰＵパッケージ上の（位置合わせのために特別に設けられた）２つの半田ボールの位置に対応する２つの精密な位置合わせ孔を有してもよい。これらの半田ボールは、ＤＲＡＭソケットとＣＰＵパッケージ下面を良好に位置合わせすることを確かにする。例えば、これらの位置合わせの構造は、二重圧縮型のＬＧＡソケットに特に有用であると考えられる。
【００２７】
本発明のある実施形態では、３Ｄパッケージスタックにおいて取り外し可能なＤＲＡＭを提供してもよく、それにより、ＤＲＡＭの取り替え及び更新が容易になる。例えば、メモリダイが、パッケージに半田づけされる場合、技術面及びビジネス面の両方に、幾つかのリスクが存在する。例えば、ＣＰＵ−ＤＲＡＭアセンブリの試験の間に問題が発見された場合には、ＤＲＡＭがパッケージに半田付けされてしまっている場合には、ＤＲＡＭを容易に取り除くことができない。さらに、試験の後のいずれかのタイミングで、メモリダイが故障してしまった場合には、メモリダイを取り替えることは難しく、パッケージ全体を取り替える必要が生じる。本発明のある実施形態によれば、故障して、取り替えが必要となった場合、又は、構成の更新が必要となった場合には、メモリを容易に取り替えることが可能となる。
【００２８】
上記の及びその他の本発明の側面は、単独で及び組み合わせて達成されてもよい。特定の請求項で明示的に要求されていない限り、本発明は、２つ以上の側面を必要とすると解釈されるべきではない。また、本発明が、好ましいと現在のところ考えられる例と関連させて説明されたが、本発明は開示された例に限定されず、本発明の範囲及び精神を逸脱しない範囲に置いて、様々な改良及び均等物の構成を範囲に含めることを意図している。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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