(57)【特許請求の範囲】
【請求項１】
入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するサイクリック型のアナログデジタル変換器であって、
入力される第１アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第１アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第２アナログ信号を出力する乗算型デジタルアナログ変換部とを備えるデジタル近似部と、
最上位ビットを演算するときはアナログ入力信号を前記第１アナログ信号として出力し、かつ最上位ビットを演算するとき以外は前記第２アナログ信号を前記第１アナログ信号として出力するマルチプレクサと、
前記比較部が出力する前記デジタル値から前記βの値を推定するβ推定部と、
前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、
を有し、前記βの値は、１よりも大きく２よりも小さい値であることを特徴とするアナログデジタル変換器。
【請求項２】
入力端子に入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するパイプライン型のアナログデジタル変換器であって、
入力される第１アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第１アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第２アナログ信号を出力する乗算型デジタルアナログ変換部とを備える複数のデジタル近似部であって、前記入力端子に直列に接続され、前段のデジタル近似部の前記第２アナログ信号を後段のデジタル近似部に前記第１アナログ信号として提供する複数のデジタル近似部と、
前記比較部が出力する前記デジタル値から前記複数のデジタル近似部の前記βの値を推定するβ推定部と、
前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、
を有し、前記βの値は、１よりも大きく２よりも小さい値であることを特徴とするアナログデジタル変換器。
【請求項３】
前記乗算型デジタルアナログ変換部は、第１キャパシタと、第２キャパシタと、前記第１アナログ信号が印加されることにより第１キャパシタと第２キャパシタにそれぞれ充電された電荷を演算するために使用される複数のスイッチと、を有する請求項１または２に記載のアナログデジタル変換器。
【請求項４】
前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する２つのβ進デジタル信号を使用して、前記βの値を推定し、
前記βの値を推定するときに使用される複数のβ進デジタル信号の前記所定のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項１〜３のいずれか一項に記載のアナログデジタル変換器。
【請求項５】
前記デジタル信号のビット数は、前記推定されたβの値での分解能が、前記所定の分解能に実質的に等しくなるように決定される請求項１〜４のいずれか一項記載のアナログデジタル回路。
【請求項６】
前記デジタル信号出力部は、前記推定されたβの値を使用して、前記デジタル信号を２進デジタル信号として出力する請求項１〜５のいずれか一項に記載のアナログデジタル変換器。
【請求項７】
前記β推定部は、２つのデジタル信号に変換可能な推定用入力ＤＣ信号を、最上位ビットの値が１である第１推定β進デジタル信号及び最上位ビットの値が０である第２推定β進デジタル信号の２つのデジタル信号に変換し、前記第１推定β進デジタル信号と前記第２推定β進デジタル信号との差異を最小化することにより前記βの値を推定する請求項１〜６のいずれか一項に記載のアナログデジタル変換器。
【請求項８】
前記β推定部は、複数の前記βの値と該β値の複数の指数とに対応するβの累乗値に関する値をβの値ごとに規定するルックアップテーブルを使用して前記βの値を推定する請求項１〜７のいずれか一項に記載のアナログデジタル変換器。
【請求項９】
前記ルックアップテーブルに規定されるβ値の指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項８に記載のアナログデジタル変換器。
【請求項１０】
前記所定の演算は、前記第１アナログ信号の大きさがしきい値より小さい場合、βの値から１を減算した値を第１基準信号に乗算した値を、β倍した前記第１アナログ信号の値に加算し、前記第１アナログ信号の大きさがしきい値より大きい場合、βの値から１を減算した値を第２基準信号に乗算した値を、β倍した前記第１アナログ信号の値に加算する請求項１〜９のいずれか一項に記載のアナログデジタル変換器。
【請求項１１】
前記乗算型デジタルアナログ変換部は、容量値が異なる２つのキャパシタと、前記キャパシタにスイッチを介して接続されるオペアンプとを有する請求項１０に記載のアナログデジタル変換器。
【請求項１２】
前記βの値の設計上のワーストケースの値は、２未満であり、かつ前記βのワーストケースの値は、２に近い値である請求項１〜１１のいずれか一項に記載のアナログデジタル変換器。
【請求項１３】
前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する２つのβ進デジタル信号を使用して、前記βの値を推定し、
前記複数のデジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項２に記載のアナログデジタル変換器。
【請求項１４】
前記β推定部は、前記デジタル信号の上位ビットを演算するいくつかのデジタル近似部のβの値を推定し、他のデジタル近似部のβの値を推定しない請求項２又は１３に記載のアナログデジタル変換器。
【請求項１５】
増幅度がβである乗算型デジタルアナログ変換部を備え、かつ所定の分解能を有するアナログデジタル変換器の前記増幅度βの値を推定する方法であって、
１つのアナログ信号を前記アナログデジタル変換器に入力し、
前記アナログ信号を２つのβ進デジタル信号に変換し、
前記変換された複数のβ進デジタル信号に基づいて、前記増幅度βの値を推定する、
ことを含み、前記βの値は、１よりも大きく２よりも小さい値であり、
前記変換される複数のβ進デジタル信号のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることを特徴とする方法。
【請求項１６】
前記アナログデジタル変換器は、複数の前記βの値と該β値の複数の指数とに対応する前記βの累乗値に関する値をβの値ごとに規定するルックアップテーブルをさらに有し、
前記ルックアップテーブルに規定される指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項１５に記載の方法。
【請求項１７】
前記アナログデジタル変換器は、複数のデジタル近似部が入力端子に直列に接続されるパイプライン型であり、
前記デジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定される請求項１５に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログ‐デジタル変換器及びアナログ信号をデジタル信号に変換する方法に関する。特に、サイクリック型及びパイプライン型アナログ‐デジタル変換器及びサイクリック型及びパイプライン型アナログ‐デジタル変換器でアナログ信号をデジタル信号に変換する方法に関する。
【背景技術】
【０００２】
現在、半導体集積回路の進歩により、センサ素子などから検出されるアナログ信号を半導体装置内の信号処理部でデジタル信号として処理することが広く行われている。このため、半導体装置において、アナログ信号からデジタル信号に変換するアナログ−デジタル変換器(以下、ＡＤ変換器とも称する)は、多くの半導体装置で使用される必要不可欠な素子であり、その性能が半導体装置に搭載されるシステム全体の性能を決定する場合もある。このため、マイコン及びシステムＬＳＩなどの半導体装置に搭載されるＡＤ変換器の性能向上が求められており、ＡＤ変換器の性能を向上させるための様々な技術が知られる。例えば、特許文献１に示されるサイクリック型ＡＤ変換器を採用することにより、サイズを小さくすることができ、また特許文献２に示されるパイプライン型ＡＤ変換器を採用することにより、処理速度を速くすることができる。
【０００３】
図１６（ａ）は、従来のサイクリック型ＡＤ変換器及びパイプライン型ＡＤ変換器において基本回路として使用される１ビット構成のデジタル近似部（Digital Approximator）１０１を示す図である。デジタル近似部１０１は、入力信号Ｖinをサンプル・ホールドしてサンプリング信号Ｖsを生成するサンプル・ホールド部１０２と、サンプリング信号Ｖsとしきい値Ｖthとを比較して比較結果を示すデジタル値Ｑoutを出力する比較部１０３と、サンプリング信号Ｖsを２倍に増幅するとともに比較部１０３の比較結果に応じて演算を実行して残差信号Ｖresを生成する乗算型デジタルアナログ変換部（Multiplying Digital-Analog Converter、以下、ＭＤＡＣ部とも称する）１０４とを備える。しきい値Ｖthは、ユニポーラコードでＡＤ変換する場合は、入力信号Ｖinのフルスケール信号ＶFSの半分の値である。一方、バイポーラコードでＡＤ変換する場合は、しきい値Ｖthは、直流（以下、ＤＣとも称する）差動０Ｖの電圧に相当する。比較部１０３は、サンプリング信号Ｖsがしきい値Ｖthよりも大きい場合、１を出力し、サンプリング信号Ｖsがしきい値Ｖthよりも小さい場合、０を出力するように構成される。ＭＤＡＣ部１０４は、サンプリング信号Ｖsがしきい値Ｖthよりも大きい場合、サンプリング信号Ｖsとしきい値Ｖthとの差の値を２倍に増幅する演算を実行する。一方、サンプリング信号Ｖsがしきい値Ｖthよりも小さい場合、ＭＤＡＣ部１０４は、サンプリング信号Ｖsを２倍に増幅する演算を実行する。
【０００４】
図１６（ｂ）は、デジタル近似部１０１の入出力特性の一例を示す図である。図１６（ｂ）において、横軸が入力信号Ｖinであり、縦軸が残差信号Ｖresである。ＶFSは、入力信号Ｖin及び残差信号Ｖresのフルスケール値であり、しきい値Ｖthは、フルスケール値ＶFSの半分の値である。入力信号Ｖinは、ＭＤＡＣ部１０４において２倍に増幅されるため、デジタル近似部１０１の入出力特性を示す直線の傾きは２である。また、入力信号
Ｖinがしきい値Ｖthよりも大きくなると、ＭＤＡＣ部１０４は、入力信号Ｖinとしきい値Ｖthとの差の値を２倍に増幅する。このため、デジタル近似部１０１の入出力特性は、入力信号Ｖinの０〜しきい値Ｖthとの間及びしきい値Ｖth〜フルスケール値ＶFSとの間でそれぞれ線形特性を有し、同一の特性が、入力信号Ｖinの０〜しきい値Ｖthとの間及びしきい値Ｖth〜フルスケール値ＶFSとの間で反復する特性を有する。
【０００５】
図１７（ａ）は、デジタル近似部１０１を備えるサイクリック型ＡＤ変換器１１０を示す図である。サイクリック型ＡＤ変換器１１０は、アナログ入力信号Ｖanaと、残差信号Ｖresとを選択信号Ｓに基づいて選択的に出力するマルチプレクサ１１１と、マルチプレクサ１１１の出力信号を受信するデジタル近似部１０１と、比較部１０３から出力されるデジタル値Ｑoutを順次記憶し、デジタル信号Ｄoutとして出力するレジスタ１１２とを有する。マルチプレクサ１１１は、最上位ビット（以下、ＭＳＢとも称する）をデジタル近似部１０１が演算するときのみアナログ入力信号Ｖanaを選択し、ＭＳＢ以外のビットをデジタル近似部１０１が演算するときは、デジタル近似部１０１の出力信号を選択してフィードバック回路を形成するように構成される。
【０００６】
図１６（ｃ）を参照して、サイクリック型ＡＤ変換器１１０の動作シーケンスを説明する。図１６（ｃ）は、サイクリック型ＡＤ変換器１１０を使用して、５ビットのデジタル信号を生成するシーケンスの一例を示す図である。棒Ｂ１０１は、サイクリック型ＡＤ変換器１１０の外部からマルチプレクサ１１１を介して入力される入力信号Ｖinを示す。この例では、入力信号Ｖinは、しきい値Ｖthよりも大きいので、デジタル近似部１０１の比較部１０３は、デジタル値Ｑoutとして１を出力する。デジタル近似部１０１のＭＤＡＣ部１０４は、比較部１０３の比較結果に応じて、入力信号Ｖinとしきい値Ｖthとの差の値を２倍に増幅する演算を実行して残差信号Ｖresを生成する。
【０００７】
次いで、ＭＤＡＣ部１０４で生成された残差信号Ｖresは、マルチプレクサ１１１を介してデジタル近似部１０１の入力にフィードバックされる。棒Ｂ１０２は、マルチプレクサ１１１を介してデジタル近似部１０１の入力にフィードバックされる残差信号Ｖresを示す。棒Ｂ１０２で示される２ビット目の信号は、しきい値Ｖthよりも小さいので、デジタル近似部１０１の比較部１０３は、デジタル値Ｑoutとして０を出力する。デジタル近似部１０１のＭＤＡＣ部１０４は、比較部１０３の比較結果に応じて、入力信号Ｖinを２倍に増幅する演算を実行して残差信号Ｖresを生成する。棒Ｂ１０３は、２ビット目の残差信号Ｖresのフィードバック信号であり、３ビット目の入力信号Ｖinに相当する。以下、同様に比較部１０３がデジタル信号を生成するとともに、比較部１０３の比較結果に応じて、ＭＤＡＣ部１０４が次段の入力信号Ｖinとして使用する残差信号Ｖresを生成する。その結果、図１６（ｃ）に示す例では、（１０１０１）のデジタル信号Ｄoutを得ることになる。
【０００８】
図１６（ｄ）は、図１６（ｃ）と同様な入力信号ＶinをＭＤＡＣ部１０４の信号増幅度が２．０ではなく、２．１であるサイクリック型ＡＤ変換器１１０に入力した場合のシーケンスを示す図である。図１６（ｃ）と同一の入力信号Ｖinが入力されるのにもかかわらず、図１６（ｄ）では、斜線を有する棒Ｂ２０４及びＢ２０５に相当する下位２ビットが誤変換されて、デジタル信号（１０１１０）が生成される。この誤変換は、信号増幅度が２．０ではなく、２．１であることに起因して、デジタル近似部１０１の誤演算により生じるものである。
【０００９】
また、デジタル近似部１０１において、信号増幅のために使用されるオペアンプにオフセットがある場合、又はしきい値電圧Ｖthにずれがある場合にも同様に誤変換が生じる可能性がある。図１８（ａ）〜（ｆ）にＡＤ変換誤差の例を示す。図１８（ａ）及び（ｂ）は、しきい値電圧Ｖthのずれによるミスコードの発生例を示す。図１８（ａ）に示すように、Ｖthが、フルスケール値ＶFSの半分よりも大きくなり、残差信号Ｖresがフルスケール値ＶFSを超えてしまったため、図１８（ｂ）に示すようなミスコードが発生する。
【００１０】
図１８（ｃ）及び（ｄ）は、ＭＤＡＣ部１０４の増幅度が２を超える場合のゲインエラーによる変換誤差の発生例を示す。図１８（ｃ）に示すように、入力信号Ｖinがしきい値Ｖth付近では、残差信号Ｖresがフルスケール値ＶFSを超えてしまう。このため、図１８（ｄ）に示すような変換誤差を生じる。さらに、図１８（ｅ）及び（ｆ）は、ＭＤＡＣ部１０４の増幅度が２に満たない場合のゲインエラーによるミスコードの発生例を示す。
【００１１】
このように、従来のサイクリック型ＡＤ変換器１１０では、ＭＤＡＣ部１０４の増幅度は正確に２でない場合、しきい値電圧Ｖthにずれがある場合、又はオペアンプにオフセットがある場合に変換誤差が生じる可能性がある。このため、ＭＤＡＣ部１０４の増幅度は正確に２にする必要があり、かつＶthをＶＦＳ/２にする必要があり、オペアンプのオフセットは実質的にゼロにする必要がある。
【００１２】
図１７（ｂ）は、パイプライン型ＡＤ変換器１２０を示す図である。パイプライン型ＡＤ変換器１２０は、アナログ入力信号Ｖanaが入力される入力部に直列に接続される複数のデジタル近似部１０１を備える。図１７（ａ）に示すサイクリック型ＡＤ変換器１１０は、１つのデジタル近似部１０１でフィードバック回路を構成することにより逐次比較してデジタル信号を生成するのに対し、パイプライン型ＡＤ変換器１２０は、前段のデジタル近似部１０１が生成した残差信号Ｖresを次段のデジタル近似部１０１の入力信号Ｖinとして使用することが相違する。しかしながら、パイプライン型ＡＤ変換器１２０を使用してアナログ入力信号Ｖanaからデジタル信号Ｄoutを生成するシーケンスは、図１６（ｃ）に示すようにサイクリック型ＡＤ変換器１１０と同様である。このため、パイプライン型ＡＤ変換器１２０においても、サイクリック型ＡＤ変換器１１０と同様に、ＭＤＡＣ部１０４は、ＭＤＡＣ部１０４の増幅度は正確に２である必要があり、かつＶthをＶＦＳ/２にする必要があり、オペアンプのオフセットは実質的にゼロにする必要がある。
【００１３】
また、非特許文献１及び特許文献３に示されるように、マルコフ連鎖とβ変換との関係に着目したβ変換型ＡＤ変換器及びβ変換型ＤＡ変換器が知られる。β変換型ＡＤ変換器及びβ変換型ＤＡ変換器は、β展開を利用することにより、高精度、かつ回路素子の不安定性をカバーする変換器である。
【００１４】
β変換型ＡＤ変換器について、以下に簡単に説明する。特許文献１及び２に記載されるようなＡＤ変換器１１０は、フルスケール値をＶFSとして、入力信号Ｖinに対するＮステップ(Ｎビット)ＡＤ変換で得られた２進数コードｂｉとＡＤ変換値の関係が式(1)で示されることを利用するものである。
【数１】
0005436508.tif 000002
これに対し、β変換型ＡＤ変換器は、式（２）に示すβ展開を利用するものである。
【数２】
0005436508.tif 000003
式（２）において、βの値は、１よりも大きく２よりも小さい数である。すなわち、β変換型ＡＤ変換器は、特許文献１及び２に記載されるような２進符号化によりデジタル信号を符号化するもの（以下、２進デジタル信号とも称する）ではなく、１よりも大きく２よりも小さい数であるβの値を使用するβ進符号化によりデジタル信号を符号化するもの（以下、β進デジタル信号とも称する）である。
【００１５】
β変換型ＡＤ変換器においても、増幅度βの値がずれて増幅度が２を超える場合、又はしきい値電圧Ｖthにずれがある場合、オペアンプにオフセットがある場合、ミスコードが発生するおそれがある。このため、β変換型ＡＤ変換器を使用する場合でも、半導体製造ばらつきや使用環境変化に対して、β倍した残差信号が±Ｖrefの入力範囲からはみ出さないようにβの値を選定しなければならない。また、増幅度βの正確な値を用いて２進数に変換しなければ誤差を発生してしまうために、増幅度βの値を精度高く知る必要がある。
【００１６】
オフセットの影響を軽減するための別の方法として、比較部１０３を２つ使用する１．５ビット構成のデジタル近似部が採用されている。図１９は、１．５ビット構成のデジタル近似部入出力特性の一例を示す図である。１．５ビット構成のデジタル近似部を採用する場合、入力信号のフルスケール値ＶFS近傍の値で切替える必要がなく、しきい値電圧Ｖthのずれとオフセットの影響を軽減することが可能になる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００８−１２４５７２号公報
【特許文献２】特開２００８−２０５７０４号公報
【特許文献３】再表２００９−０１４０５７号公報
【非特許文献】
【００１８】
【非特許文献１】「カオスによる信号処理」（香田徹、「Fundamentals Review」（２巻４号、電子情報通信学会、２００９年４月）)
【発明の概要】
【発明が解決しようとする課題】
【００１９】
しかしながら、従来のＡＤ変換器では、電源電圧及び使用可能な温度範囲などのＡＤ変換器の仕様並びにＡＤ変換器１が搭載される半導体装置の製造条件のばらつきにより増幅度、しきい値電圧Ｖthのずれ、又はオフセット若しくは増幅度、しきい値電圧Ｖthのずれ及びオフセットがともにばらつくことによって、ミスコードなどの誤動作が生じるおそれがあるという問題があった。１．５ビット構成のデジタル近似部を使用する場合では、比較器を２つ使用するため回路規模が大きくなるという問題がある。さらに、１．５ビット構成のデジタル近似部は、しきい値Ｖthのずれによる影響及びオフセットの影響を軽減することは可能であるが、ゲインエラーに起因するミスコードを発生を防止することは難しい。このため、設計された増幅度を有するＡＤ変換器を製造するために、増幅度の大きさにかかわらず、高い増幅度を持つ増幅部と相対精度の高いキャパシタが必要となる。しかしながら、半導体プロセスの微細化にともなって製造条件のばらつきが大きくなり、高い増幅度を持つ増幅部及び相対精度の高いキャパシタを製造することが困難になるおそれがある。すなわち、半導体プロセスが微細化して、製造条件のばらつきが大きくなるとともに、トランジスタ性能が劣化することにより、高い増幅度を持つ増幅回路の実現が難しくなるために設計された増幅度を有する増幅回路を製造することが困難になるという問題があった。さらに高い相対精度を有するキャパシタを実現するためにキャパシタの面積を大きくせざるを得ないために微細化の恩恵を受けられないという問題があった。
【００２０】
本発明は、上記の問題を解決して、製造条件のばらつきなどによる変換誤差が少ないＡＤ変換器を提供することを目的とする。
【課題を解決するための手段】
【００２１】
上記目的を実現するために、本発明に係るアナログデジタル変換器は、ＭＤＡＣ部における増幅度βの値を推定する推定部を有することを特徴とする。本発明に係るアナログデジタル変換器は、βの値を推定する推定部を有するので、製造条件のばらつきなどによりβの値が変動しても、ミスコードなどの誤差が生じない。このため、本発明に係るアナログデジタル変換器では、設計された増幅度と同一の増幅度を有する増幅回路を製造する必要はなく、またキャパシタの相対精度を高くする必要がないために、面積が大きなキャパシタを有する必要はない。このため、本発明により、製造技術に依存しない高精度のＡＤ変換器が提供可能になる。
【００２２】
さらに、本発明に係るアナログデジタル変換器は、設計上のワーストケースでの分解能を考慮して、βの値を推定するときに使用するデジタル信号のビット数を決定することが好ましい。設計上のワーストケースは、半導体装置の製造条件のばらつきなどの種々の条件を規定してシミュレーションすることにより容易に決定できる。βの値を推定するときに使用するデジタル信号のビット数を、設計上のワーストケースを使用して決定することにより、設計上のワーストケースにおいても十分な分解能を得るとともに、冗長性のない推定処理が可能になる。
【００２３】
上記目的を実現するために、本発明に係る１つの実施形態に従うアナログデジタル変換器は、入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するサイクリック型のアナログデジタル変換器であって、
入力される第１アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第１アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第２アナログ信号を出力する乗算型デジタルアナログ変換部とを備えるデジタル近似部と、
最上位ビットを演算するときはアナログ入力信号を前記第１アナログ信号として出力し、かつ最上位ビットを演算するとき以外は前記第２アナログ信号を前記第１アナログ信号として出力するマルチプレクサと、
前記βの値を推定するβ推定部と、
前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、
を有し、前記βの値は、１よりも大きく２よりも小さい値であることを特徴とする。
【００２４】
また、上記目的を実現するために、本発明に係る他の実施形態に従うアナログデジタル変換器は、入力端子に入力されるアナログ入力信号を所定の分解能を有するデジタル信号に変換するパイプライン型のアナログデジタル変換器であって、
入力される第１アナログ信号の大きさとしきい値とを比較して該比較結果を示すデジタル値を出力する比較部と、前記第１アナログ信号をβ倍に増幅するとともに前記比較部の比較結果に応じて所定の演算を実行して第２アナログ信号を出力する乗算型デジタルアナログ変換部とを備える複数のデジタル近似部であって、前記入力端子に直列に接続され、前段のデジタル近似部の前記第２アナログ信号を後段のデジタル近似部に前記第１アナログ信号として提供する複数のデジタル近似部と、
前記複数のデジタル近似部の少なくとも１つの前記βの値を推定するβ推定部と、
前記比較部が出力する前記デジタル値を順次取り込んで、推定したβの値に基づいてデジタル信号として出力するデジタル信号出力部と、
を有し、前記βの値は、１よりも大きく２よりも小さい値であることを特徴とする。
【００２５】
さらに、本発明に係るアナログデジタル変換器では、前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する２つのβ進デジタル信号を使用して、前記βの値を推定し、
前記βの値を推定するときに使用される複数のβ進デジタル信号の前記所定のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。
【００２６】
さらに、本発明に係るアナログデジタル変換器では、前記デジタル信号のビット数は、前記推定されたβの値の分解能が、前記所定の分解能に実質的に等しくなるように決定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、製造条件のばらつきによりβの値が変化しても必要な分解能を得ることができ、かつ冗長性のない変換処理が可能になる。
【００２７】
さらに、本発明に係るアナログデジタル変換器では、前記デジタル信号出力部は、前記推定されたβの値を使用して、前記デジタル信号を２進デジタル信号として出力することが好ましい。このような構成を有することにより、アナログデジタル変換器は、β進デジタル信号ではなく２進デジタル信号を他の機器に送信することが可能になる。
【００２８】
さらに、本発明に係るアナログデジタル変換器では、前記β推定部は、２つのデジタル信号に変換可能な推定用入力ＤＣ信号を、最上位ビットの値が１である第１推定β進デジタル信号及び最上位ビットの値が０である第２推定β進デジタル信号の２つのデジタル信号に変換し、前記第１推定β進デジタル信号と前記第２推定β進デジタル信号との差異を最小化することにより前記βの値を推定することが好ましい。このような構成を有することにより、アナログデジタル変換器は、βの値の誤差が最小になるように推定することが可能になる。
【００２９】
さらに、本発明に係るアナログデジタル変換器では、前記β推定部は、複数の前記βの値と該β値の複数の指数とに対応するβの累乗値に関する値をβの値ごとに規定するルックアップテーブルを使用して前記βの値を推定することが好ましい。このような構成を有することにより、アナログデジタル変換器は、β推定部の回路規模を小さくすることが可能になる。
【００３０】
さらに、本発明に係るアナログデジタル変換器では、前記ルックアップテーブルに規定される指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。
【００３１】
さらに、本発明に係るアナログデジタル変換器では、前記所定の演算は、前記第１アナログ信号の大きさがしきい値より小さい場合、βの値から１を減算した値を第１基準信号Ｖref に乗算した値を、β倍した前記第１アナログ信号の値に加算し、前記第１アナログ信号の大きさがしきい値より大きい場合、βの値から１を減算した値を第２基準信号-Ｖref に乗算した値を、β倍した前記第１アナログ信号の値に加算することが好ましい。
さらに、本発明に係るアナログデジタル変換器では、前記乗算型デジタルアナログ変換部は、容量値が異なる２つのキャパシタと、前記キャパシタにスイッチを介して接続されるオペアンプとを有することが好ましい。
このような構成を有することにより、アナログデジタル変換器は、簡単な回路構成によりβ倍の増幅度を演算することが可能になる。
【００３２】
さらに、本発明に係るアナログデジタル変換器では、前記βの値の設計上のワーストケースの値は、２未満であり、かつ前記βのワーストケースの値は、２に近い値であることが好ましい。このような構成を有することにより、アナログデジタル変換器は、βの値を推定するために必要なビット数を低減することが可能になるとともに、２進デジタル信号と同等の分解能を得るために必要なβ進デジタル信号のビット数を低減することが可能になる。
【００３３】
さらに、本発明に係るパイプライン型のアナログデジタル変換器では、前記β推定部は、同一の入力信号を変換して取得される所定のビット数を有する２つのβ進デジタル信号を使用して、前記βの値を推定し、
前記複数のデジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。このような構成を有することにより、アナログデジタル変換器は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。
【００３４】
さらに、本発明に係るパイプライン型のアナログデジタル変換器では、前記β推定部は、前記デジタル信号の上位ビットを演算するいくつかのデジタル近似部のβの値を推定し、他のデジタル近似部のβの値を推定しないことが好ましい。このような構成を有することにより、アナログデジタル変換器は、βの値に高い精度が必要な上位ビットのみβの値を推定するため、推定処理量を削減できる。
【００３５】
さらにまた、本発明に係る他の実施形態に従う方法では、増幅度がβである乗算型デジタルアナログ変換部を備え、かつ所定の分解能を有するアナログデジタル変換器の前記増幅度βの値を推定する方法であって、
同一の入力信号を前記アナログデジタル変換器に入力し、
前記入力信号を２つのβ進デジタル信号に変換し、
前記変換された複数のβ進デジタル信号に基づいて、前記増幅度βの値を推定することを含み、前記βの値は、１よりも大きく２よりも小さい値であり、
前記変換される複数のβ進デジタル信号のビット数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることを特徴とする。
【００３６】
さらに、本発明に係る方法では、前記アナログデジタル変換器は、複数の前記βの値と該β値の複数の指数とに対応する前記βの累乗値に関する値をβの値ごとに規定するルックアップテーブルをさらに有し、
前記ルックアップテーブルに規定される指数の最大値は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。
【００３７】
さらに、本発明に係る方法では、アナログデジタル変換器は、複数の前記デジタル近似部が入力端子に直列に接続されるパイプライン型であり、
前記デジタル近似部の数は、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなるように規定されることが好ましい。
【発明の効果】
【００３８】
本発明によれば、βの値を推定するβ推定部を有するので、製造条件のばらつきなどによる誤動作が少ないＡＤ変換器を提供することが可能となった。
【図面の簡単な説明】
【００３９】
【図１】本発明に係る第１の実施形態に従うＡＤ変換器のブロックを概略的に示す図である。
【図２】図１に示されるＭＤＡＣ部の詳細な回路を示す図である。
【図３】図２に示すＭＤＡＣ部の動作フローを示す図である。
【図４（ａ）】図２に示すＭＤＡＣ部の動作シーケンスを示す図である。
【図４（ｂ）】図４（ａ）に示す回路の等価回路を示す図である。
【図４（ｃ）】図２に示すＭＤＡＣ部の動作シーケンスを示す図である。
【図４（ｄ）】図４（c）に示す回路の等価回路を示す図である。
【図４（ｅ）】図２に示すＭＤＡＣ部の動作シーケンスを示す図である。
【図４（ｆ）】図４（ｅ）に示す回路の等価回路を示す図である。
【図５】デジタル近似部の入出力特性の一例を示す図である。
【図６】βの値を推定するフローの一例を示す図である。
【図７】βの値の推定の一例を示す図である。
【図８】本発明に係る推定方法の検証結果を示す図である。
【図９】本発明に係る推定方法による推定結果の例を示す図である。
【図１０】本発明に係るＡＤ変換器の特徴を示す図である。
【図１１】本発明に係る第２の実施形態に従うＡＤ変換器のブロックを概略的に示す図である。
【図１２】本発明に係る第３の実施形態に従うＡＤ変換器のブロックを概略的に示す図である。
【図１３】ルックアップテーブルの一例を示す図である。
【図１４】本発明に係る第４の実施形態に従うＡＤ変換器のブロックを概略的に示す図である。
【図１５】図１４に示されるＭＤＡＣ部の詳細な回路を示す図である。
【図１６（ａ）】従来のデジタル近似部の回路を示す図である。
【図１６（ｂ）】従来のデジタル近似部の入出力特性を示す図である。
【図１６（ｃ）】従来のＡＤ変換器の動作シーケンスの一例を示す図である。
【図１６（ｄ）】従来のＡＤ変換器の動作シーケンスの他の例を示す図である。
【図１７（ａ）】従来のサイクリック型ＡＤ変換器の回路を示す図である。
【図１７（ｂ）】従来のパイプライン型ＡＤ変換器の回路を示す図である。
【図１８（ａ）】従来のＡＤ変換器の誤動作の例を示す図である。
【図１８（ｂ）】従来のＡＤ変換器の誤動作の例を示す図である。
【図１８（ｃ）】従来のＡＤ変換器の誤動作の例を示す図である。
【図１８（ｄ）】従来のＡＤ変換器の誤動作の例を示す図である。
【図１８（ｅ）】従来のＡＤ変換器の誤動作の例を示す図である。
【図１８（ｆ）】従来のＡＤ変換器の誤動作の例を示す図である。
【図１９】従来のデジタル近似部の入出力特性の一例を示す図である。
【発明を実施するための形態】
【００４０】
以下、本発明に係る実施形態に従うＡＤ変換器について、図面を参照して詳細に説明する。なお、本発明の開示において提供される図は、本発明の説明を意図したものであり、適当な縮尺を示すことを意図したものではないことを理解すべきである。また、それぞれの図面において、同一又は類似する機能を有する構成要素には、同一又は類似する符号が付される。したがって、先に説明した構成要素と同一又は類似する機能を有する構成要素に関しては、改めて説明をしないことがある。
【００４１】
以下、本発明に係るいくつかの実施形態に従うＡＤ変換器について図１〜１５を参照して詳細に説明する。
【００４２】
まず、図１〜１０を参照しながら、本発明に係る第１の実施形態に従うＡＤ変換器を説明する。図１は、本発明に係る第１の実施形態に従うサイクリック型ＡＤ変換器１のブロックを概略的に示す図である。
【００４３】
図１に示すように、サイクリック型ＡＤ変換器１は、デジタル近似部１０と、マルチプレクサ２０及び２２と、β推定部３０と、β進−２進変換部４０とを有する。マルチプレクサ２０は、β推定部３０からの第１入力選択信号Ｓ1に基づいてアナログ入力信号Ｖanaとβ推定部３０から入力される推定用入力ＤＣ信号ＶDCとを選択するように構成される。またマルチプレクサ２２は、論理回路などで動作シーケンスに基づいて生成された第２入力選択信号Ｓ2に基づいて、デジタル近似部１０がＭＳＢのデジタルコードを得るためのＡＤ変換時にのみアナログ入力信号Ｖana又は推定用入力ＤＣ信号ＶDCを選択し、ＭＳＢ以外のデジタルコードを得るためのＡＤ変換時には、デジタル近似部１０の出力信号を選択してフィードバック回路を形成するように構成される。言い換えると、サイクリック型ＡＤ変換器１は、図１７（ａ）に示した従来のサイクリック型ＡＤ変換器１１０に、マルチプレクサ２０とβ推定部３０とを付加して、デジタル近似部１０においてβ値を推定できるように変更したものである。
【００４４】
デジタル近似部１０は、入力されるアナログ信号をサンプル・ホールドしてサンプリング信号Ｖsを生成するサンプル・ホールド機能を有する部分１２と、サンプリング信号Ｖsとしきい値Ｖthとを比較して比較結果を示すデジタル値Ｑoutを出力する比較部１３と、サンプリング信号Ｖsをβ倍に増幅するとともに比較部１０３の比較結果に応じて演算を実行して残差信号Ｖresを生成するＭＤＡＣ部１４とを備える。ここでＭＤＡＣ部１４における増幅度βの値は、１よりも大きく２よりも小さい値である。比較部１３は、サンプリング信号Ｖsがしきい値Ｖthよりも大きい場合、デジタル値Ｑoutとして１を出力し、サンプリング信号Ｖsがしきい値Ｖthよりも小さい場合、Ｑoutとして０を出力するように構成される。ＭＤＡＣ部１４における演算処理は、図２〜５を参照して詳細に説明する。
【００４５】
図２は、ＭＤＡＣ部１４の詳細な回路の一例を示す図である。ＭＤＡＣ部１４は、入力信号を受信する入力端子Ｔinと、比較部１３の出力信号を受信する入力端子Ｔcmpと、β推定部３０からのデジタル値を受信する入力端子Ｔdegと、β推定部３０から入力される選択信号ＳＥＬを受信する入力端子Ｔselと、演算結果をマルチプレクサ２２に出力する出力端子Ｔresとを有する。また、ＭＤＡＣ部１４は、オペアンプ４１と、キャパシタ４２ａ及び４２ｂと、スイッチ４３ａ〜４３ｆと、マルチプレクサ４４及び４５とを有する。
【００４６】
ＭＤＡＣ部１４は、スイッチ４３ａ〜４３ｆを所望の動作シーケンスに従って切替えることにより、サンプリング信号Ｖsをβ倍に増幅するとともに比較部１０３の比較結果に応じて演算を実行する。スイッチ４３ａ〜４３ｆの切換えは、所望の動作シーケンスに従って動作するように構成された論理回路などによって実行される。例えば、スイッチ４３ａ〜４３ｆがＮＭＯＳ又はＣＭＯＳなど電界効果トランジスタで構成される場合、ゲート信号を制御することによりソース‐ドレイン間のオンオフ動作を制御することで実現できる。キャパシタ４２ａ及び４２ｂの容量を適宜選択することによって、サンプリング信号Ｖsの増幅度βの値が決定される。ここでは、キャパシタ４２ａ及び４２ｂはそれぞれ、半導体装置の２つの配線層などで構成され、Ｃa及びＣbで示される容量値を有する。また、マルチプレクサ４４は、比較部１３から受信する信号に基づいて、基準信号±Ｖrefのいずれかを入力するかを選択する。基準信号＋Ｖrefは、ユニポーラコードでＡＤ変換する場合は、フルスケール信号ＶFSに相当し、基準信号−Ｖrefは、０入力に相当する。また、バイポーラコードでＡＤ変換する場合は、±Ｖrefそれぞれは、フルスケール値の半分の大きさを有する。また、マルチプレクサ４５は、β推定部３０から受信する選択信号ＳＥＬに基づいて、入力端子Ｔdegの入力信号Ｑdeg又は入力端子Ｔcmpの入力信号Ｑoutのいずれかを入力するかを選択する。
【００４７】
以下、図３〜５を順次参照しながら、ＭＤＡＣ部１４の演算処理フローを説明する。図３は、ＭＤＡＣ部１４の動作フローを示す図であり、図４（ａ）〜（ｆ）は、ＭＤＡＣ部１４の動作シーケンスを示す図である。また、図５は、デジタル近似部１０の入出力特性の一例を示す図である。
【００４８】
まず、図３のフローに示すステップＳ１０１において、ＭＤＡＣ部１４は、入力端子
Ｔinに印加される入力信号Ｖinでキャパシタ４２ａ及び４２ｂをそれぞれ充電する。図４（ａ）に、ステップＳ１０１におけるスイッチの状態を示す。図４（ａ）に示されるように、スイッチ４３ａ、４３ｃ、４３ｄ及び４３ｅはオンし、スイッチ４３ｂ及び４３ｆはオフする。スイッチそれぞれをこのよう状態にすることにより、入力端子Ｔinに印加されるサンプリング信号Ｖsによって、スイッチ４３ｄ及び４３ｅをそれぞれ介してキャパシタ４２ａ及び４２ｂが充電される。図４（ｂ）は、図４（ａ）に示すスイッチング状態の等価回路を示す図である。図４（ｂ）に示すように、ステップＳ１０１の状態で、キャパシタ４２ａ及び４２ｂに充電される電荷量ＱSは、
ＱS  ＝  Ｖin（Ｃa＋Ｃb）        （３）
となる。
【００４９】
次いで、図３のフローに示すステップＳ１０２において、ＭＤＡＣ部１４は、キャパシタ４２ｂに電荷を転送する。図４（ｃ）に、ステップＳ１０２におけるスイッチの状態を示す。図４（ｃ）に示されるように、スイッチ４３ｂ、４３ｃ及び４３ｆはオンし、スイッチ４３ａ、４３ｄ、及び４３ｅはオフする。スイッチそれぞれをこのよう状態にすることにより、基準信号±Ｖrefのいずれかが、スイッチ４３ｂを介してキャパシタ４２ａに印加される。図４（ｄ）は、図４（ｃ）に示すスイッチング状態の等価回路を示す図である。図４（ｄ）に示すように、ステップＳ１０２の状態で、キャパシタ４２ａ及び４２ｂに充電される電荷量ＱTは、
ＱT  ＝  Ｃa（±Ｖref）＋Ｃb・Ｖres        （４）
となる。
【００５０】
次いで、図３のフローに示すステップＳ１０３において、ＭＤＡＣ部１４は、出力端子Ｔresに発生する残差信号Ｖresでキャパシタ４２ａ及び４２ｂをそれぞれ再充電する。図４（ｅ）に、ステップＳ１０３におけるスイッチの状態を示す。図４（ｅ）に示されるように、スイッチ４３ａ、４３ｄ及び４３ｆはオンし、スイッチ４３ｂ、４３ｃ、及び４３ｅはオフする。スイッチそれぞれをこのよう状態にすることにより、マルチプレクサ２２を介して入力端子Ｔinに印加される残差信号Ｖresによって、スイッチ４３ｄ及び４３ｆを介してキャパシタ４２ａ及び４２ｂを再充電する。図４（ｆ）は、図４（ｅ）に示すスイッチング状態の等価回路を示す図である。図４（ｆ）に示すように、ステップＳ１０３の状態で、キャパシタ４２ａ及び４２ｂに充電される電荷量ＱS_REは、
ＱS_Re  ＝  Ｖres（Ｃa＋Ｃb）        （５）
となる。
【００５１】
そして、図３のフローに示すステップＳ１０４において、ＭＤＡＣ部１４は、処理ビットが最下位ビット（以下、ＬＳＢとも称する）であるか否かを判定する。処理ビットがＬＳＢでない場合には、ＭＤＡＣ部１４は、ステップＳ１０２に戻り、再びステップＳ１０２及びＳ１０３の処理を実行する。処理ビットがＬＳＢである場合には、ＭＤＡＣ部１４は、処理を終了する。
【００５２】
図３に示すフローを実行することにより、ＭＤＡＣ部１４は、入力端子Ｔinに印加された信号をβ倍に増幅できる。すなわち、電荷保存則により、式（３）及び（４）の間では、
ＱT  ＝  ＱS        （６）
の関係が成り立つ。このため、式（３）及び（４）それぞれの右辺は等しくなる。
Ｖin（Ｃa＋Ｃb）  ＝  Ｃa（±Ｖref）＋Ｃb・  Ｖres      （７）
式（７）を展開することにより、
【数３】
0005436508.tif 000004
を得る。ここで、
【数４】
0005436508.tif 000005
とすると、
【数５】
0005436508.tif 000006
を得る。したがって、
Ｃa  ＜  Ｃb        （１１）
の関係を満たすようにキャパシタ４２ａ及び４２ｂの容量値Ｃa及びＣbを選択することにより、βの値を１よりも大きく２よりも小さい値に選択することができる。
【００５３】
このように、図３に示すフローを実行することにより、ＭＤＡＣ部１４は、入力端子
Ｔinに印加された信号をβ倍に増幅できる。なお、２ビット目以降においても、式（４）及び（５）の関係から同様に電荷量保存の法則に基づいて、残差信号のβ倍の値を求めることができる。
【００５４】
図５に、デジタル近似部１０の入出力特性の一例を示す。上述のようにＡＤ変換器１において、増幅度βの値は、１よりも大きく２よりも小さい値であるので、しきい値Ｖthを含む特定の領域Ｖl〜Ｖhでは、１つの入力信号Ｖinについて２つのデジタル値Ｄoutを有することになる。すなわち、領域Ｖl〜Ｖhでは、入力信号Ｖinは、ＭＳＢが１であるデジタル出力信号及びＭＳＢが０であるデジタル出力信号の２つのデジタル出力信号を有することになる。
【００５５】
再び図１を参照して、本発明に係る第１の実施形態に従うＡＤ変換器１の他の構成素子であるβ推定部３０について説明する。β推定部３０は、ＭＤＡＣ部１４における増幅度βの値を推定する機能を有する。βの値は、キャパシタ４２ａ及び４２ｂ並びにオペアンプ４１の増幅度などが、製造条件のばらつきによりばらつくために、半導体装置ごとに異なることとなる。β推定部３０は、βの値を推定する機能を有するハードウェア又はソフトウェア若しくはハードウェア及びソフトウェアの組み合わせで構成される。例えば、β推定部３０は、複数のトランジスタで構成される演算部又はソフトウェアを記憶するメモリ若しくは演算部及びメモリの組み合わせで構成することができる。また、β推定部３０は、半導体装置に搭載されるＭＰＵ（図示せず）に組み込まれてもよい。図６を参照して、β推定部３０によるβの値の推定方法を説明する。図６は、β推定部３０がβの値を推定するフローを示す図である。β推定部３０は、推定用入力ＤＣ信号ＶDCをＭＳＢが「０」及び「１」である２つのβ進デジタル信号に変換することによって、βの値を推定する。以下、図６に示すフローに従って、β推定部３０がβの値を推定するフローを詳細に説明する。
【００５６】
まず、ステップＳ２０１において、β推定部３０は、第１推定デジタル信号を取得するために、マルチプレクサ２０及び２２にそれぞれ入力される第１及び第２入力選択信号Ｓ1及びＳ2を適宜選択することにより、デジタル近似部１０に推定用入力ＤＣ信号ＶDCを入力する。入力される推定用入力ＤＣ信号ＶDCは、図５に示す範囲Ｖl〜Ｖhに含まれる値であり、１つの入力信号Ｖinについて２つのデジタル出力信号Ｄoutを有する値である。バイポーラコードでＡＤ変換される場合は、しきい値Ｖthと同一のレベルであるフルスケール入力レベルの中間電圧ＶCMを推定用入力ＤＣ信号として使用することが好適である。バイポーラコードでＡＤ変換する場合は、中間電圧ＶCMは、直流差動電圧０Ｖに等しくなる。なお、ＡＤ変換器１では、推定用入力ＤＣ信号ＶDCは、β推定部３０から入力されるが、β推定部３０からではなく、ＡＤ変換器１の外部回路から推定用入力ＤＣ信号ＶDCを入力するように構成してもよい。
【００５７】
次に、再び図６を参照すると、ステップＳ２０２において、β推定部３０は、ＭＳＢの判定を「０」に固定して、推定用入力ＤＣ信号をβ進デジタル信号に変換して、第１推定デジタル信号ｂ0nとしてβ推定部３０に記憶する。すなわち、第１推定デジタル信号は、推定用入力ＤＣ信号ＶDCを、ＭＳＢが「０」であるデジタル信号に変換したものである。ＭＳＢの判定の「０」への固定は、図２に示すＭＤＡＣ部１４のマルチプレクサ４５をβ推定部３０から受信する選択信号ＳＥＬに基づいて入力端子Ｔdegの入力信号Ｑdegを出力するように選択し、かつ入力端子Ｔdegの入力レベルを「０」にしてＭＳＢの演算を実施することにより実行できる。２ビット目以降の演算では、通常の動作と同様に、マルチプレクサ４５は、入力端子Ｔcmpの入力信号Ｑoutを出力するように選択される。
【００５８】
次に、再び図６を参照すると、ステップＳ２０３において、β推定部３０は、第２推定デジタル信号を取得するために、マルチプレクサ２０及び２２を介してデジタル近似部１０にＤＣ信号ＶDCを入力する。このときに入力される推定用入力ＤＣ信号ＶDCは、ステップＳ２０１における推定用入力ＤＣ信号ＶDCと同一の信号である。
【００５９】
次に、ステップＳ２０４において、β推定部３０は、ＭＳＢの判定を「１」に固定して、推定用入力ＤＣ信号ＶDCをβ進デジタル信号に変換して、第２推定デジタル信号ｂ1nとしてβ推定部３０に記憶する。ＭＳＢの判定の「１」への固定は、図２に示すＭＤＡＣ部１４のマルチプレクサ４５をβ推定部３０から受信する選択信号ＳＥＬに基づいて入力端子Ｔdegの入力信号Ｑdegを出力するように選択し、かつ入力端子Ｔdegの入力レベルを「１」にしてＭＳＢの演算を実施することにより実行できる。２ビット目以降の演算では、通常の動作と同様に、マルチプレクサ４５は、入力端子Ｔcmpの入力信号Ｑoutを出力するように選択される。
【００６０】
そして、再び図６を参照すると、ステップＳ２０５において、β推定部３０は、β推定部３０に記憶される第１推定デジタル信号ｂ0nと第２推定デジタル信号ｂ1nとの間の差の値ｅ（β）が最小となるβの値を演算する。具体的には、β推定部３０は、
【数６】
0005436508.tif 000007
に複数のβの値を順次代入することにより、第１及び第２推定デジタル信号ｂ0nとｂ1nとの間の差の値ｅ（β）の絶対値が最小となるβの値を見出す。推定用入力ＤＣ信号ＶDCは、ＭＳＢが１であるデジタル出力信号及びＭＳＢが０であるデジタル出力信号の２つのデジタル出力信号を有する領域の値であり、ステップＳ２０２で変換される第１推定デジタル信号ｂ0nとステップＳ２０４で変換される第２推定デジタル信号ｂ1nとは、同一の推定用入力ＤＣ信号ＶDCを変換したものであるので、ｅ（β）の絶対値が最小となるβの値が所望のβの値であると推定される。
【００６１】
図７にβ推定部３０によるβの値の推定の一例を示す。図７の例では、推定用入力ＤＣ信号ＶDCは、中間電圧ＶCMであり、βの値は、１．８である。この場合、第１推定デジタル信号ｂ0n及び第２推定デジタル信号ｂ1nはそれぞれ、
ｂ0n  ＝  β-2  ＋  β-3  ＋  β-4  ＋  β-6  ＋  β-8  ＋
β-9  ＋  β-11  ＋  β-12  ＋  β-13  ＋  β-16  ＋      （１３）
β-17  ＋  β-18
ｂ1n  ＝  β-1  ＋  β-4  ＋  β-5  ＋  β-7  ＋  β-8  ＋
β-10  ＋  β-12  ＋  β-13  ＋  β-14  ＋  β-16  ＋    （１４）
β-18  ＋  β-19
となる。
【００６２】
図８は、図１に示すＡＤ変換器１を使用して、βの値の推定方法を検証した結果を示す図である。図８に示す検証において、キャパシタ４２ａ及び４２ｂの容量値Ｃa及びＣbの比は、０．９：１．０であるので、コンデンサ比によるβの値の設定値は、１．９になる。また、オペアンプ４１の開ループ利得Ａを１００としたので、開ループ利得Ａを考慮した場合、実効的なβの値β´は、
【数７】
0005436508.tif 000008
となる。一方、図８に示すように、サーチステップ幅０．０００１でβの値を１から２までスイープして検証した結果、βの値は、１．８６４６であることが確かめされた。図８に示すように、検証によって、本推定方法が精度が高い推定方法であることが確認された。なお、図８に示す検証では、βの値を１から２までスイープしているが、好適にはβの設計値と製造ばらつきとを考慮した計算又はシミュレーションから求められるβの変動範囲内でβの値をスイープしてβの値を推定する。
【００６３】
図９は、図１に示すＡＤ変換器１を使用して、本発明に係る推定方法をしてβの値を推定した結果を示す図である。図９に示すように、βの値が１．８である場合、２０ビットのビット数で推定すると、第１及び第２推定デジタル信号ｂ0nとｂ1nとの差は１０-6程度まで小さくなる。しかしながら、βの値が１．２の場合は、第１及び第２推定デジタル信号ｂ0nとｂ1nとの差は１０-2程度であり、βの値が１．５の場合は、第１及び第２推定デジタル信号ｂ0nとｂ1nとの差は１０-4程度である。このことから、βの値が２に近い程、より少ないビット数を使用してβの値を推定することができることが理解できる。好適には、βの値は、電源電圧及び使用可能な温度範囲などのＡＤ変換器１の仕様並びにＡＤ変換器１が搭載される半導体装置の製造条件のばらつきによる最大値又は最小値である設計上のワーストケースにおいても、２を超えない範囲で２に近いことが有利である。設計上のワーストケースは、半導体装置の製造条件のばらつきなどの種々の条件を規定してシミュレーションすることにより容易に決定できる。
【００６４】
βの値の設計上のワーストケースの値は、２未満であり、かつβの値は、２に近い値であることが好ましい。例えば、βの値の設計上のワーストケースの値が設計上の中央値から±１０％のばらつきの範囲に入る場合、βの値は、設計上の中央値が１．８であることが好ましい。βの値の設計上のワーストケースの値は、１．６２及び１．９８となり最大値においても２より小さい値になるためである。
【００６５】
また、第１及び第２推定デジタル信号ｂ1n及びｂ0nのビット数は、βの値が設計上のワーストケースの値である場合でも、所定の分解能を有するように規定されてもよい。ＡＤ変換器１では、βの値が小さくなるほど、所定の分解能を得るために必要なデジタル出力信号Ｄoutのビット数は、増加する。このため、製造条件のばらつきなどによりβの値が小さくなると、βの値が設計上の中央値で所定の分解能を得るように規定されたデジタル出力信号Ｄoutのビット数では、必要な分解能が得られなくなる可能性がある。一方、分解能を上げるために、デジタル出力信号Ｄoutのビット数を増加させると、βの値を推定するための演算処理が増加する。
【００６６】
β推定部３０が一定のビット数を有する第１及び第２推定デジタル信号ｂ1n及びｂ0nを使用してβの値を推定すると、製造条件のばらつきなどによりβの値が小さくなると、分解能が低下する。また、分解能を上げるために、β推定部３０が第１及び第２推定デジタル信号ｂ1n及びｂ0nのビット数を必要以上に増加させると、βの値を推定するための演算処理量が増加する。したがって、β推定部３０は、βの値が設計上のワーストケースの値である場合にも所定の分解能を有するように、第１及び第２推定デジタル信号ｂ1n及び
ｂ0nのビット数を規定することが好ましい。好適には、β推定部３０は、βの値が設計上のワーストケースの値である場合の分解能が、βの値が設計上の中央値である場合に規定される分解能に実質的に等しくなるように、第１及び第２推定デジタル信号ｂ1n及びｂ0nのビット数を規定することができる。例えば、βの値の設計上の中央値が１．８であり、βの値の設計上のワーストケースの値が１．６２及び１．９８であるときは、βの値が１．６２のときの分解能が、βの値が１．８のときに規定される分解能に実質的に等しくなるように、第１及び第２推定デジタル信号ｂ1n及びｂ0nのビット数を規定することが好ましい。
【００６７】
β推定部３０が、βの値が設計上のワーストケースの値である場合にも所定の分解能を有するように、第１及び第２推定デジタル信号ｂ1n及びｂ0nのビット数を規定することにより、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。
【００６８】
再び図１を参照して、本発明に係る第１の実施形態に従うＡＤ変換器１の他の構成素子であるβ進−２進変換部４０について説明する。β進−２進変換部４０は、比較部が出力するβ進デジタル信号を順次取り込んで２進デジタル出力信号として出力する機能を有するハードウェア又はソフトウェア若しくはハードウェア及びソフトウェアの組み合わせで構成される。例えば、β進−２進変換部４０は、β進デジタル信号を記憶するレジスタ部、複数のトランジスタで構成される演算部又はソフトウェアを記憶するメモリ若しくは演算部及びメモリの組み合わせで構成することができる。また、β進−２進変換部４０は、半導体装置に搭載されるＭＰＵ（図示せず）にβ推定部３０とともに組み込まれてもよい。
【００６９】
以上、図１〜９を参照して本発明に係る第１の実施形態に従うＡＤ変換器１の構成及びその機能について説明してきた。本発明に係る第１の実施形態に従うＡＤ変換器１では、ＭＤＡＣ部１４の増幅度βの値を１よりも大きく２よりも小さい値にするとともに、増幅度βを推定する機能を有することにより、従来のＡＤ変換器よりも変換誤差を少なくすることができる。図１０を参照して、本発明に係る第１の実施形態に従うＡＤ変換器１の特徴をより詳細に説明する。図１０は、従来のＡＤ変換器と、本発明に係る第１の実施形態に従うＡＤ変換器１との比較を示す図である。図１０（ａ）に示すように、従来のＡＤ変換器では、しきい値Ｖthが所定の値からずれること、増幅度が２からずれること及びオペアンプにオフセットが生じることなどにより、ミスコードが発生する可能性があった。
【００７０】
一方、図１０（ｂ）〜（ｄ）に示すように、本発明に係る第１の実施形態に従うＡＤ変換器１は、ＭＤＡＣ部１４における信号の増幅度βを１よりも大きく２よりも小さいβの値とし、かつβ推定部３０においてβの値を推定することが可能であるため、しきい値
Ｖthがずれることなどによりミスコードが発生することはない。このため、本発明に係る第１の実施形態に従うＡＤ変換器１では、素子精度に依存しない回路設計が可能となり、回路設計が容易になる。
【００７１】
また、ＭＤＡＣ部１４の増幅度βの値は、設計上のワーストケースにおいても、２を超えない範囲で最大限２に近付けることが有利である。上述のようにβの値を推定するときに、より少ないビット数を使用してβの値を推定することに加えて、２進デジタル信号と同等の分解能を得るために必要なβ進デジタル信号のビット数が少なくなるためである。Ｎビットの２進デジタル信号と同等の分解能を得るために必要なβ進デジタル信号のビット数Ｍとは、式（１６）に示す関係を有する必要がある。
【数８】
0005436508.tif 000009
このため、βの値が２に近いほど、２進デジタル信号と同等の分解能を得るために必要なβ進デジタル信号のビット数が少なくなることになり、必要な分解能を得るために必要な処理量を少なくできる。
【００７２】
次に、図１１を参照して、本発明に係る第２の実施形態に従うＡＤ変換器２について説明する。図１１は、本発明に係る第２の実施形態に従うＡＤ変換器２を示す図である。本発明に係る第２の実施形態に従うＡＤ変換器２は、β推定部３０がビット数決定部３１を有することが第１の実施形態に従うＡＤ変換器１と相違する。
【００７３】
ビット数決定部３１は、推定されたβの値において、ＡＤ変換器２が、所定の分解能を得るために必要なデジタル出力信号Ｄoutのビット数を決定する。上述のように、β進デジタル信号を使用する本発明に係るＡＤ変換器では、βの値が小さくなるほど、所定の分解能を得るために必要なデジタル出力信号Ｄoutのビット数は、増加する。このため、製造条件のばらつきなどによりβの値が小さくなると、βの値が設計上の中央値で所定の分解能を得るように規定されたデジタル出力信号Ｄoutのビット数では、必要な分解能が得られなくなる可能性がある。一方、製造条件のばらつきなどによりβの値が大きくなると、βの値が設計上の中央値で所定の分解能を得るように規定されたデジタル出力信号
Ｄoutのビット数では、必要以上の分解能が得られるので演算処理が冗長になる。
【００７４】
これから、ＡＤ変換器２は、変換されるデジタル出力信号Ｄoutが適当なビット数を有していない場合、必要な分解能が得られないか又は冗長な演算を実行することになる。このため、ビット数決定部３１は、β推定部３０が推定したβの値において所定の分解能を有するように、デジタル出力信号Ｄoutのビット数を決定するように構成される。好適には、ビット数決定部３１は、β推定部３０が推定したβの値での分解能が、βの値が設計上の中央値である場合に規定される分解能に実質的に等しくなるように、デジタル出力信号Ｄoutのビット数を決定することができる。例えば、ビット数決定部３１は、以下の式（１７）に示される関係を使用して、デジタル出力信号Ｄoutのビット数を決定することができる。
【数９】
0005436508.tif 000010
ここで、βeは、β推定部３０で推定されたβの値であり、βtは、βの値の中央値であり、Ｐは、ビット数決定部３１において決定されるビット数であり、Ｑは、βの値が中央値であるときに所定の分解能を得るために必要なビット数である。
【００７５】
また、ビット数決定部３１は、推定されたβの値と、そのβの値において所定の分解能を得るために必要なデジタル出力信号Ｄoutのビット数とを関連付けるデータを記憶して、そのデータに基づいてデジタル出力信号Ｄoutのビット数を決定することができる。
【００７６】
このように本発明に係る第２の実施形態に従うＡＤ変換器２では、ビット数決定部３１が、β推定部３０が推定したβの値において所定の分解能を有するように、デジタル出力信号Ｄoutのビット数を決定することにより、製造条件のばらつきによりβの値が変化しても必要な分解能を得ることができ、かつ冗長性のない変換処理が可能になる。
【００７７】
次に、図１２及び１３を参照して、本発明に係る第３の実施形態に従うＡＤ変換器３について説明する。図１２は、本発明に係る第３の実施形態に従うＡＤ変換器３を示す図である。本発明に係る第３の実施形態に従うＡＤ変換器３は、β推定部３０及びβ進−２進変換部４０が共通のルックアップテーブル（以下、ＬＵＴとも称する）３２を有することが第１の実施形態に従うＡＤ変換器１と相違する。
【００７８】
図１３に示すＬＵＴ３２を参照して、β進デジタル信号を２進デジタル信号に変換する処理を説明する。
【００７９】
図１３は、ＬＵＴ３２の一例を示す図である。ＬＵＴ３２において、複数のβの値と、βの値の複数の指数とに対応したβの累乗値がβの値ごとに示される。例えばβの値が１．１である列の指数が０である行に記憶される値は、１．１-1である。一般にＬＵＴ３２は、ＲＯＭ又はフラッシュメモリなどの不揮発性メモリに記憶されるため、記憶される値は、２進デジタル信号である。図１３において、ＬＵＴ３２には、指数が−１から−１６までのβの累乗値が記載されるが、上述のようにＡＤ変換器３のＬＵＴ３２は、βの値が設計上のワーストケースにおいても所定の分解能でβの値を推定するために十分なβの累乗値を有する必要がある。また、前記ＬＵＴに規定される指数の最大値として、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなる指数を規定してもよい。このように規定することで、β推定部３０は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。
【００８０】
さらに、ＬＵＴ３２にβの累乗値にβの値から１を減算した値を乗算した値などβの累乗値に関する値を記憶してもよい。βの累乗値にβの値から１を減算した値を乗算した値を記憶することにより、乗算処理を省略できるのでβ進−２進変換部４０での変換処理がさらに容易になる。
【００８１】
図１３を参照しながら、６ビットのβ進デジタル信号（０１１０１１）を２進デジタル信号に変換する例を使用して、β進デジタル信号を２進デジタル信号に変換する処理を具体的に説明する。ＡＤ変換器３は、ＬＵＴ３２に記憶される複数のβの値それぞれを、β進デジタル信号（０１１０１１）に基づいて２進デジタル信号に変換する。図１３に示すＬＵＴ３２では、β＝１．１、１．２、１．３などについてそれぞれ変換処理を実行する。例えば、β＝１．１については、
ｂ11  ＝  （β−１）（１．１-2  ＋  １．１-3  ＋  １．１-5  ＋
１．１-6）      （１８）
という変換処理を実行する。
【００８２】
なお、表１にＬＵＴ３２を構成するために、必要とするメモリの総ビット数の一例を示す。表１の例では、βの値のワーストケースの値は、理想値から±１０％の誤差があると仮定した場合、１６ビットのβ進ＡＤ変換器を実現のために、２４ステップのＡＤ変換後のデータを使用し、βの値を２16の精度でスイープし、β値を推定する時のＬＵＴ３２である。すなわち、デジタル信号Ｄoutのビット数は１６ビットであり、ＬＵＴ３２の指数（βのべき乗値）は２４ビットのデジタル・データで、βの値のワーストケースの値は、中央値から±１０％の範囲内で、βの値を２16の分解能スイープし、各指数の値を格納するＬＵＴ３２である。
【表１】
0005436508.tif 000011
表１から、一般的なＡＤ変換器に要求されるレベルの処理を実現するためにＬＵＴ３２は、数メガビットのＲＯＭテーブルで実現可能であることが理解される。
【００８３】
このように、本発明に係る第３の実施形態に従うＡＤ変換器３は、ＬＵＴ３２を有することにより、β推定部３０及びβ進−２進変換部４０の演算回路を簡略化できる。すなわち、本発明に係る第１の実施形態に従うＡＤ変換器１では、β推定部３０及びβ進−２進変換部４０は、乗算処理を実行する必要があるので、回路規模が大きい加算器を多く含む必要があるのに対し、ＡＤ変換器３は、回路規模を小さくできる。
【００８４】
次に、図１４及び１５を参照して、本発明に係る第４の実施形態に従うＡＤ変換器４について説明する。図１４は、本発明に係る第４の実施形態に従うＡＤ変換器４を示す図である。ＡＤ変換器４は、ＡＤ変換器がサイクリック型ＡＤ変換器ではなく、複数のデジタル近似部６０を縦続接続したパイプライン型で構成されることが第１〜３の実施形態に従うＡＤ変換器１〜３と相違する。すなわち、ＡＤ変換器４は、入力端子に直列に接続される複数のデジタル近似部６０と、β推定部３０と、β進−２進変換部４０とを有する。
【００８５】
第１入力選択信号Ｓ1に基づいてマルチプレクサ６２により選択されるアナログ入力信号Ｖana又は推定用入力ＤＣ信号ＶDCのいずれかが入力される１段目のデジタル近似部６０は、残差信号Ｖresを２段目のデジタル近似部６０の入力信号Ｖinとして供給する。２段目のデジタル近似部６０は、マルチプレクサ６２を介して残差信号Ｖresを３段目のデジタル近似部６０の入力信号Ｖinとして供給する。同様に、Ｎ段目の複数のデジタル近似部６０は、残差信号ＶresをＮ＋１段目のデジタル近似部６０の入力信号Ｖinとして供給するように構成される。また、複数のデジタル近似部６０それぞれから出力されるデジタル値Ｑoutは、β推定部３０及びβ進−２進変換部４０に出力される。さらに、β推定時のデジタル近似回路の入力電圧は、β推定部３０から出力し、複数のデジタル近似部６０それぞれに入力される。
【００８６】
ＡＤ変換器４は、複数のデジタル近似部６０を有するため、デジタル近似部６０それぞれについてβの値を推定するように構成される。図１５に、デジタル近似部６０の回路の一例を示す。図１５に示すように、デジタル近似部６０は、入力信号Ｖinと残差信号
Ｖresとを第２入力選択信号Ｓ2に基づいて選択的に出力するマルチプレクサ１５を有する。マルチプレクサ１５は、βの値を推定するときは、残差信号Ｖresを選択し、通常の変換処理を実行するときは、入力信号Ｖinを選択するように構成される。デジタル近似部６０それぞれについて推定されたβの値は、デジタル近似部６０ごとにβ推定部３０に記憶される。
【００８７】
ＡＤ変換器４が、本発明に係る第３の実施形態に従うＡＤ変換器３と同様にＬＵＴ３２を有する場合、β推定部３０は、ＬＵＴ３２を使用してデジタル近似部６０それぞれについて、第１の実施形態に従うＡＤ変換器１と同様な方法でβの値を推定する。この場合、β推定部３０は、ＡＤ変換器４に含まれる複数のデジタル近似部６０それぞれについてＬＵＴ３２を参照して、デジタル近似部６０ごとにβの値を推定する。そして、β推定部３０は、デジタル近似部６０それぞれに対応する指数について、使用するβの値を記憶する。すなわち、β推定部３０は、製造条件のばらつきなどによってデジタル近似部６０ごとにβの値が異なる場合、指数ごとに異なるβの値を記憶することになる。
【００８８】
複数のデジタル近似部６０の段数は、βの値が設計上のワーストケースにおいても所定の分解能でβの値を推定するために十分な段数を有する必要がある。また、複数のデジタル近似部６０の段数の最大値として、前記βの値が設計上のワーストケースの値である場合の分解能が、前記所定の分解能に実質的に等しくなる指数を規定してもよい。複数のデジタル近似部６０の段数をこのように規定することで、β推定部３０は、設計上のワーストケースにおいても必要な分解能を得ることができ、かつ冗長性のない推定処理が可能になる。なお、ＡＤ変換器４を構成する複数のデジタル近似部６０はそれぞれ、選択的に電源電圧の供給を停止できるように構成してもよい。
【００８９】
なお、β推定部３０は、ＡＤ変換器４に含まれる全てのデジタル近似部６０についてβの値を推定する必要はない。ＭＳＢなどデジタル信号の上位ビットでは、βの値の精度は、高い精度が必要であるのに対し、ＬＳＢなどの下位ビットは、高い精度は必要ないためである。例えば、ＡＤ変換器４は、上位３ビットを演算するデジタル近似部１０についてのみβの値を推定するように構成されてもよい。
【００９０】
また、ＡＤ変換器４は、第１〜３の実施形態に従うＡＤ変換器１〜３において説明された種々の構成の中で、パイプライン型ＡＤ変換器においても適用可能な構成を含むことができる。例えば、ＡＤ変換器４は、βの値が設計上のワーストケースの値である場合でも、所定の分解能を有するようにβの値を推定することができる。また、第２の実施形態に従うＡＤ変換器２と同様にビット数決定部３１を有してもよい。
【００９１】
以上、図１〜１５を参照して、本発明に係るＡＤ変換器を説明してきたが、本発明に係るＡＤ変換器は、これらの具体的な記載に限定されるものではなく、各種の変形があり得るのはいうまでもない。
【００９２】
例えば、本明細書で説明されたＡＤ変換器では、β進−２進変換部４０は、β進デジタル信号を２進デジタル信号に変換して２進デジタル出力信号として出力するが、本発明に係るＡＤ変換器は、β進デジタル信号をデジタル出力信号として出力してもよい。この場合、β進デジタル信号は、本発明に係るＡＤ変換器が搭載される半導体装置内部又は外部に配置される演算装置により２進デジタル信号に変換される。
【００９３】
また、ＭＤＡＣ部の具体的な回路構成には、種々の変形が考えられる。例えば、Andrew N. Karanicolas, Memberらによる「A 15-b l-Msample/s Digitally Self-Calibrated Pipeline ADC」（IEEE JOURNAL OF SOLID-STATE CIRCUITS, VOL.28, NO. 2,DECEMBER1993）に記載されるように、3つの容量Ｃ１，Ｃ２，Ｃ３,(Ｃ１＝Ｃ２)を切り替えることにより、β倍の増幅度を実現することができる。
【００９４】
本発明に係るＡＤ変換器は、内閣府/日本学術振興会の最先端研究開発支援プログラムでの共同研究の中で提案されたβ展開を、ＡＤ変換器に応用し、具体的な回路構成を発明したものである。
【符号の説明】
【００９５】
１、２、３、４    ＡＤ変換器
１０、６０    デジタル近似部
１２    サンプル・ホールド機能を有する部分
１３    比較部
１４、１６    ＭＤＡＣ部
２０、２２    マルチプレクサ
３０    β推定部
３１    ビット数決定部
３２    ルックアップテーブル
４０    β進−２進変換部
【図１】
0005436508.tif 000012
【図２】
0005436508.tif 000013
【図３】
0005436508.tif 000014
【図４（ａ）】
0005436508.tif 000015
【図４（ｂ）】
0005436508.tif 000016
【図４（ｃ）】
0005436508.tif 000017
【図４（ｄ）】
0005436508.tif 000018
【図４（ｅ）】
0005436508.tif 000019
【図４（ｆ）】
0005436508.tif 000020
【図５】
0005436508.tif 000021
【図６】
0005436508.tif 000022
【図７】
0005436508.tif 000023
【図８】
0005436508.tif 000024
【図９】
0005436508.tif 000025
【図１０】
0005436508.tif 000026
【図１１】
0005436508.tif 000027
【図１２】
0005436508.tif 000028
【図１３】
0005436508.tif 000029
【図１４】
0005436508.tif 000030
【図１５】
0005436508.tif 000031
【図１６（ａ）】
0005436508.tif 000032
【図１６（ｂ）】
0005436508.tif 000033
【図１６（ｃ）】
0005436508.tif 000034
【図１６（ｄ）】
0005436508.tif 000035
【図１７（ａ）】
0005436508.tif 000036
【図１７（ｂ）】
0005436508.tif 000037
【図１８（ａ）】
0005436508.tif 000038
【図１８（ｂ）】
0005436508.tif 000039
【図１８（ｃ）】
0005436508.tif 000040
【図１８（ｄ）】
0005436508.tif 000041
【図１８（ｅ）】
0005436508.tif 000042
【図１８（ｆ）】
0005436508.tif 000043
【図１９】
0005436508.tif 000044