(57)【特許請求の範囲】
【請求項１】
少なくとも１つの階層対応型テスト・コンポーネント及び複数のテスト・コンポーネントを含み、テスト・ビットストリームの伝搬を支援するように構成されたテスト・スキャン経路と、
前記テスト・スキャン経路の前記少なくとも１つの階層対応型テスト・コンポーネントに結合した少なくとも１つの階層制御コンポーネントを備え、制御ビットストリームの伝搬を支援するように構成された制御スキャン経路とを含み、
前記テスト・スキャン経路は、第1の階層レベル及び第２の階層レベルを含む階層を含み、
前記第1の階層レベルが前記少なくとも１つの階層対応型テスト・コンポーネントを含み、
第1の階層レベルを含む前記活性テスト・スキャン経路を動的に修正するように、前記少なくとも１つの階層制御コンポーネントが前記少なくとも１つの階層対応型テスト・コンポーネントを制御するように適合し、
前記テスト・スキャン経路と前記制御スキャン経路とは独立してアクセス可能であり、
前記テスト・スキャン経路の動的に修正は前記活性テスト・スキャン経路の階層を動的に修正することを含み、
前記活性テスト・スキャン経路の階層の動的に修正は、前記第２の階層レベルを活性化するように選択することと、前記第２の階層レベルを非活性化するように非選択とすることとのいずれか一方からなることを特徴とするシステム・オン・チップ装置。
【請求項２】
前記テスト・スキャン経路は、前記テスト・ビットストリームを伝搬するように適合され、前記制御スキャン経路は、前記制御ビットストリームを伝搬するように適合される、請求項１に記載の装置。
【請求項３】
前記制御ビットストリームは、前記テスト・ビットストリームを、前記テスト・スキャン経路内で修正するように適合することを特徴とする請求項２に記載の装置。
【請求項４】
前記階層制御コンポーネントは制御信号を提供して、前記階層対応型テスト・コンポーネントの論理素子を制御することを特徴とする請求項１に記載の装置。
【請求項５】
複数の階層非対応型テスト・コンポーネント及び少なくとも１つの階層対応型コンポーネントを含む複数のテスト・コンポーネントを含み、テスト・ビットストリームの伝搬を支援するように構成されたテスト・スキャン経路と、
少なくとも１つの階層対応コンポーネントを備え、制御ビットストリームの伝搬を支援するように構成された制御スキャン経路とを含み、
前記少なくとも１つの階層対応コンポーネントは、前記制御スキャン経路を用いて、前記活性化テスト・スキャン経路を動的に修正するように適合し、
前記テスト・スキャン経路は、第1の階層レベル及び第２の階層レベルを含む階層を含み、
前記第1の階層レベルが前記少なくとも１つの階層対応型コンポーネントを含み、
前記テスト・スキャン経路と前記制御スキャン経路とは独立してアクセス可能であり、
前記テスト・スキャン経路の動的修正は、前記第1の階層レベルを含む前記活性テスト・スキャン経路の階層を動的に修正することを含み、
前記活性テスト・スキャン経路の階層の動的に修正は、前記第２の階層レベルを活性化するように選択することと、前記第２の階層レベルを非活性化するように非選択とすることとのいずれか一方からなることを特徴とするシステム・オン・チップ装置。
【請求項６】
前記テスト・スキャン経路は、前記テスト・ビットストリームを伝搬するように適合され、前記制御スキャン経路は、前記制御ビットストリームを伝搬するように適合される、請求項５に記載の装置。
【請求項７】
前記少なくとも１つの階層対応型コンポーネントのそれぞれは、テスト・ビットストリームと制御ビットストリーム間での選択を行うように適合された選択要素を含むことを特徴とする請求項５に記載の装置。
【請求項８】
システム・オン・チップ装置のテスト・スキャン経路をテストする方法において、
前記システム・オン・チップ装置の前記テスト・スキャン経路にテスト・ビットストリームを印加し、前記テスト・スキャン経路は、少なくとも１つの階層対応型テスト・コンポーネントを含む複数のテスト・コンポーネントを含み、及びテスト・ビットストリームの伝搬を支援するように構成され、第1の階層レベル及び第２の階層レベルを含む階層を支援し、前記第1の階層レベルが前記少なくとも１つの階層対応型テスト・コンポーネントを含み、
前記システム・オン・チップ装置の制御スキャン経路に制御ビットストリームを印加し、前記制御スキャン経路は、前記テスト・スキャン経路の前記少なくとも１つの階層対応型テスト・コンポーネントに結合した少なくとも１つの制御コンポーネントを備え、及び制御ビットストリームの伝搬を支援するように構成され、
前記テスト・スキャン経路と前記制御スキャン経路とは独立してアクセス可能であり、
前記制御ビットストリームが、前記第1の階層レベルを含む前記活性テスト・スキャン経路の階層を動的に修正するように適合し、
前記活性テスト・スキャン経路の階層の動的な修正は、前記第２の階層レベルを活性化するように選択することと、前記第２の階層レベルを非活性化するように非選択とすることとのいずれか一方からなることを特徴とするシステム・オン・チップ装置のテスト・スキャン経路をテストする方法。
【請求項９】
請求項８に記載のシステム・オン・チップ装置のテスト・スキャン経路をテストする方法の実行或いは制御を、プロセッサを用いてなすことを特徴とするコンピュータプログラム。
【請求項１０】
システム・オン・チップ装置のテスト・スキャン経路をテストする方法において、
前記システム・オン・チップ装置の前記テスト・スキャン経路にテスト・ビットストリームを印加し、前記テスト・スキャン経路は、テスト・ビットストリームの伝搬を支援するように構成され、第1の階層レベル及び第２の階層レベルを含む階層を支援し、前記第1の階層レベルが前記少なくとも１つの階層対応型コンポーネントを含み、
前記システム・オン・チップ装置の制御スキャン経路に制御ビットストリームを印加し、前記制御スキャン経路は、制御ビットストリームの伝搬を支援するように構成され、前記少なくとも１つの階層対応型コンポーネントにアクセスし、
前記テスト・スキャン経路と前記制御スキャン経路とは独立してアクセス可能であり、
前記制御ビットストリームが、前記第1の階層レベルを含む前記活性テスト・スキャン経路の階層を動的に修正するように適合し、
前記活性テスト・スキャン経路の階層の動的な修正は、前記第２の階層レベルを活性化するように選択することと、前記第２の階層レベルを非活性化するように非選択とすることとのいずれか一方からなることを特徴とするシステム・オン・チップ装置のテスト・スキャン経路をテストする方法。
【請求項１１】
請求項１０に記載のシステム・オン・チップ装置のテスト・スキャン経路をテストする方法の実行或いは制御を、プロセッサを用いてなすことを特徴とするコンピュータプログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、エレクトロニクスの分野、より具体的には、プリント基板、システム・オン・チップ、およびシステムのテストに関する。
【背景技術】
【０００２】
ＪＴＡＧ（Ｊｏｉｎｔ  Ｔｅｓｔ  Ａｃｔｉｏｎ  Ｇｒｏｕｐ）は、バウンダリ・スキャン（ｂｏｕｎｄａｒｙ  ｓｃａｎ）を使用してプリント基板をテストするためのテスト・アクセス・ポートのＩＥＥＥ  １１４９規格を指す。ＪＴＡＧは、プリント基板を検査するためにＡＴＧ（Ａｕｔｏｍａｔｅｄ  Ｔｅｓｔ  Ｇｅｎｅｒａｔｉｏｎ）ツールによって使用される。基板レベルＪＴＡＧからチップ・レベルＪＴＡＧへの移行に関連するＪＴＡＧの現行の制限を解消するために、現在、ＩＪＴＡＧ（Ｉｎｓｔｒｕｍｅｎｔ  ＪＴＡＧ）の標準化が進められている（ＩＥＥＥ  Ｐ１６８７規格と称される）。ＩＪＴＡＧでは、ＳＩＢ（Ｓｅｌｅｃｔ  Ｉｎｓｔｒｕｍｅｎｔ  Ｂｉｔ）セルと称されるセルなどの、動的階層型セルを使用してデータ・レジスタ内に動的階層型経路を組み込むことを提案している。動的階層型経路を使用することによって、スキャン経路の一部分を必要に応じてオン、オフすることができる。したがって、ＳＩＢのようなセルを使用して使用可能になる動的階層型経路は、スキャン経路内の要素の数がテスト時間を決定する際に重要な場合に、階層を注意深く利用することによりテスト時間を短縮できるので、価値ある試験リソースである。
【０００３】
提案されているＩＥＥＥ  Ｐ１６８７規格で説明されているように、スキャン・チェーンはリニア・スキャン・チェーンであり、スキャン・チェーン内に挿入されるそれぞれのＳＩＢセルは、階層をスキャン・チェーンに導入するために挿入される。したがって、スキャン・チェーンがリニアであり、スキャン・チェーン内の階層をアクティブ化するために、リニア・スキャン・チェーン内に含まれるそれぞれのＳＩＢセルがスキャン・チェーンを介してリニアにアクセスされなければならないので、スキャン・チェーンの長さが、アクティブな階層を修正し、働かせるために必要なアクセス時間の長さを直接決定する。この制限は、スキャン・チェーンのみが少数のセルを含む事例ではたいしたことでないように見えるかもしれないが、スキャン・チェーンが数百、さらには数千個のセルを備える可能性のある現実のシステムでは重大な制限となりうる。この問題の影響は、テスト手順の正確なスケジューリングの使用によって低減することができるが、この問題は、単純に、テスト手順のスケジューリングの使用によって完全に回避することはできない。
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来技術のさまざまな不備は、システム・オン・チップの独立した制御スキャン経路を使用してシステム・オン・チップのテスト・スキャン経路を制御するための装置および関連する方法を通じて解消される。
【課題を解決するための手段】
【０００５】
一実施形態では、装置は、少なくとも１つの階層対応型テスト・コンポーネントを備える複数のテスト・コンポーネントを有するテスト・スキャン経路、およびテスト・スキャン経路の少なくとも１つの階層対応型テスト・コンポーネントに結合された少なくとも１つの制御コンポーネントを備える制御スキャン経路を備え、少なくとも１つの制御コンポーネントは、テスト・スキャン経路を動的に修正する形で少なくとも１つの階層対応型テスト・コンポーネントを制御するように適合される。
【０００６】
一実施形態では、装置は、複数の非階層対応型テスト・コンポーネントおよび少なくとも１つの階層対応型コンポーネントを有するテスト・スキャン経路、および少なくとも１つの階層対応型コンポーネントを備える制御スキャン経路を備え、少なくとも１つの階層対応型コンポーネントは、制御スキャン経路を使用してテスト・スキャン経路を動的に修正するように適合される。
【０００７】
一実施形態では、方法は、テスト・ビットストリームをシステム・オン・チップのテスト・スキャン経路に適用するステップを含み、テスト・スキャン経路は、階層と制御ビットストリームをシステム・オン・チップの制御スキャン経路に適用するステップとをサポートし、制御ビットストリームは、テスト・スキャン経路の階層を動的に修正するように適合される。
【０００８】
本発明の教示は、付属の図面とともに以下の詳細な説明を考察することによりよく理解できる。
【図面の簡単な説明】
【０００９】
【図１】テスト環境の高水準ブロック図である。
【図２】図１のテスト環境において使用されるよう適合された例示的なシステム・オン・チップの高水準ブロック図である。
【図３】階層型スキャン経路が階層対応型コンポーネントによって制御される２つの階層レベルを含む、例示的なシステム・オン・チップの高水準ブロック図である。
【図４】システム・オン・チップのスキャン経路を動的に修正するように適合された階層対応型コンポーネントを備えるシステム・オン・チップの高水準ブロック図である。
【図５】テスト・コントローラおよび階層型テスト・スキャン経路を備える階層型システム・オン・チップの高水準ブロック図である。
【図６】テスト・スキャン経路、および独立した物理コンポーネントを使用して実現される制御スキャン経路を備えるシステム・オン・チップの高水準ブロック図である。
【図７】図６のシステム・オン・チップの階層対応型テスト・コンポーネントならびにテスト・スキャン経路および制御スキャン経路で使用するように適合された階層制御コンポーネントの高水準ブロック図である。
【図８】テスト・スキャン経路、および組み合わされた物理コンポーネントを使用して実現される制御スキャン経路を備えるシステム・オン・チップの高水準ブロック図である。
【図９】図８のシステム・オン・チップのテスト・スキャン経路および制御スキャン経路をサポートするように適合された階層対応コンポーネントの高水準ブロック図である。
【図１０】独立したテスト・スキャン経路および制御スキャン経路を使用してシステム・オン・チップをテストするための方法の一実施形態を示す図である。
【図１１】独立したテスト・スキャン経路および制御スキャン経路を使用してシステム・オン・チップをテストするための例示的な方法を示す図である。
【図１２】テスト・システムが２つのシステム・オン・チップをテストするために使用されるテスト環境の高水準ブロック図である。
【図１３】テスト・システムがシステム・オン・チップが組み込まれているシステム・オン・チップをテストするために使用されるテスト環境の高水準ブロック図である。
【図１４】テスト・システムが組み込みシステム・オン・チップも含むシステム・オン・チップが組み込まれているシステム・オン・チップをテストするために使用されるテスト環境の高水準ブロック図である。
【図１５】システム・オン・チップが階層レベルの１つの中に組み込まれている図５のシステム・オン・チップの高水準ブロック図である。
【図１６】本明細書で説明されている機能を実行する際に使用するのに適している汎用コンピュータの高水準ブロック図である。
【発明を実施するための形態】
【００１０】
理解しやすくするために、同一の参照番号を使用し、これらの図に共通の同一の要素をできる限り指定する。
【００１１】
システム・オン・チップの独立した制御スキャン経路を使用してシステム・オン・チップのテスト・スキャン経路の制御を可能にする装置および方法が実現され、これにより、階層型スキャン経路に対するアクセス時間（および、それゆえテスト時間）が短縮される。制御スキャン経路を使用すると、テスト・スキャン経路を動的に修正する（例えば、望み通りに／必要に応じて、テスト・スキャン経路の１つまたは複数の階層レベルの動的アクティブ化／非アクティブ化を有効にすることによってテスト・スキャン経路の階層を修正する）形でテスト・スキャン経路を制御することができる。リニア制御スキャン経路に関してもっぱら図示され本明細書で説明されているように、制御スキャン経路は、テスト・スキャン経路を制御するための複数の階層レベルを備えることができる。
【００１２】
図１は、テスト環境の高水準ブロック図を示している。特に、テスト環境１００は、システム・オン・チップ（Ｓ−ｏ−Ｃ）１１０およびテスト・システム（ＴＳ）１２０を備える。ＴＳ  １２０は、Ｓ−ｏ−Ｃ  １１０をテストする（例えば、Ｓ−ｏ−Ｃ  １１０の個別コンポーネント（コンポーネントの機能を含む）、Ｓ−ｏ−Ｃ  １１０上のコンポーネント間の相互接続、Ｓ−ｏ−Ｃ  １１０のシステムレベルの機能、および同様のもの、さらにはさまざまなそれらの組み合わせをテストする）。図１に示されているように、ＴＳ  １２０は、入力ポート１１５Ｉ（ＴＤＩと表される）および出力ポート１１５Ｏ（ＴＤＯと表される）を含むテスト・アクセス・インターフェース１１５を使用してＳ−ｏ−Ｃ  １１０とインターフェースする。
【００１３】
一実施形態では、提案されているＩＥＥＥ  Ｐ１６８７規格による環境において、テスト・アクセス・インターフェース１１５は、ＩＥＥＥ  １１４９．１規格によって定義されているようなＴＡＰ（Ｔｅｓｔ  Ａｃｃｅｓｓ  Ｐｏｒｔ）として実装されうる。このような一実施形態では、ＴＤＩ／ＴＤＯポートを使用して本明細書においてもっぱら示され、説明されているけれども、インターフェース１１５は、ＴＣＫポート、ＴＭＳポート、ＴＲＳＴポート、および同様のものなどの他の制御ポート、さらには必要になる可能性もある他の新しい制御インターフェース（すべて、簡単のため省かれている）を備えることができる。ＩＥＥＥ  １１４９．１規格によって定義されているＴＡＰを使用して実装されたインターフェースに関してもっぱら示され、説明されているけれども、インターフェース１１５は、さまざまな他の方法でも実装されうる。
【００１４】
Ｓ−ｏ−Ｃ  １１０は、テスト・スキャン経路および制御スキャン経路をサポートする。テスト・スキャン経路は、テスト・ビットストリームの伝搬をサポートする。制御スキャン経路は、制御ビットストリームの伝搬をサポートする。テスト・スキャン経路は、第１の階層レベルと第２の階層レベルとを含む階層型スキャン経路である。制御スキャン経路は、階層型スキャン経路である場合もそうでない場合もある。ＴＳ  １２０は、入力ポート１１５Ｉおよび出力ポート１１５Ｏを介して（つまり、ＴＤＩ／ＴＤＯを介して）テスト・スキャン経路にアクセスする。ＴＳ  １２０は、入力ポート１１５Ｉおよび出力ポート１１５Ｏを介して（つまり、ＴＤＩ／ＴＤＯを介して）制御スキャン経路にアクセスする。Ｓ−ｏ−Ｃ  １１０は、テスト・コントローラ（ＴＣ）１１１を備える。
【００１５】
ＴＣ  １１１は、入力ポート１１５Ｉを介してＴＣ  １２０から入力ビットストリームを受信する。ＴＣ  １１１は、入力ビットストリームをＳ−ｏ−Ｃ  １１０のテスト・スキャン経路（内部テスト入力インターフェースＩＴＤＩを介して）およびＳ−ｏ−Ｃ  １１０の制御スキャン経路（内部制御入力インターフェースをＨＴＤＩを介して）に適用するステップを制御する。ＴＣ  １１１は、出力ポート１１５Ｏを介してＴＣ  １２０に出力ビットストリームを送信する。ＴＣ  １１１は、ＴＳ  １２０への伝搬のためＳ−ｏ−Ｃ  １１０のテスト・スキャン経路から（内部テスト出力インターフェースＩＴＤＯを介して）出力ビットストリームを、またＳ−ｏ−Ｃ  １１０の制御スキャン経路から（内部制御出力インターフェースをＨＴＤＯを介して）出力ビットストリームを選択するステップを制御する。独立したテスト・スキャン経路と制御スキャン経路を使用することは、図６〜図１０を参照するとよく理解できる。
【００１６】
ＴＳ  １２０は、テスト手順を使用してＳ−ｏ−Ｃ  １１０上でテストを実行する。ＴＳ  １２０は、１つまたは複数のテスト手順を使用して１つまたは複数のテストを実行することができる。テスト手順は、コンポーネントの一部（例えば、コンポーネントの機能、コンポーネントの機能のセット、依存関係、および同様のもの）、コンポーネント、コンポーネントのグループ（例えば、コンポーネント間の相互接続、コンポーネント間依存関係、および同様のもの）、１つまたは複数のシステムレベルの機能、および同様のもの、さらにはそれらのさまざまな組み合わせをテストするために使用することができる。（１つまたは複数の）テスト手順を使用して、システム・オン・チップに対し実行できる他のタイプのテストを実行することができる。
【００１７】
ＴＳ  １２０は、Ｓ−ｏ−Ｃ  １１０をテストするためのテスト手順を生成する。このテスト手順は、Ｓ−ｏ−Ｃ  １１０をテストするのに必要な情報を指定する。Ｓ−ｏ−Ｃ  １１０に対するテスト手順では、Ｓ−ｏ−Ｃ  １１０の記述を指定することができる（Ｓ−ｏ−Ｃ  １１０の個別コンポーネントのそれぞれの記述、さらにはＳ−ｏ−Ｃ  １１０のシステムレベルの記述を含む）。テスト手順では、入力テスト・ベクトル（スキャン経路に適用される）および期待出力テスト・ベクトル（テスト・スキャン経路から受け取ることが期待される）を指定することができる。テスト手順では、１つまたは複数の制御信号（システム・オン・チップに適用される）を指定することもできる。テスト手順は、テストに関連付けられている他の情報を含みうる（例えば、テストに必要な推定時間、テストの出力データ取り扱い、同様のもの、さらにはこれらのさまざまな組み合わせ）。
【００１８】
ＴＳ  １２０は、Ｓ−ｏ−Ｃ  １１０に対して１つまたは複数のテスト手順を実行することによってＳ−ｏ−Ｃ  １１０をテストする。ＴＳ  １２０は、実行されるそれぞれのテストについて、入力テスト・ビットストリームおよび期待テスト結果（例えば、期待出力ビット値またはビットストリーム）を生成する。ＴＳは、制御信号をさらに生成する。ＴＳ  １２０は、入力テスト・ビットストリーム（つまり、入力テスト・ベクトル）をＴＤＩ入力ポート１１５Ｉに適用する。ＴＳ  １２０は、対応する出力テスト・ビットストリーム（出力テスト・ベクトルと称される）をＴＤＯ出力ポート１１５Ｏから受信する。ＴＳ  １２０は、出力テスト・ビットストリームを期待テスト結果と比較して、テストの結果を判定する。
【００１９】
ＴＳ  １２０は、いかなる方法でも実行されたテスト手順からのテスト結果を取り扱うことができる。さまざまな実施形態において、例えば、ＴＳ  １２０は、表示インターフェースを介してテスト結果を提示すること、テスト結果をメモリに格納すること、テスト結果を１つまたは複数の他のシステムに伝搬すること、および同様のこと、さらにはこれらのさまざまな組み合わせを行うことができる。ＴＳ  １２０は、他のいかなる方法でも実行されたテスト手順からのテスト結果を取り扱うことができる。ＴＳ  １２０は、同様の方法でテストへの入力の一部または全部を取り扱うこともできる（例えば、提示すること、格納すること、伝搬すること、および同様のこと、さらにはこれらのさまざまな組み合わせ）。
【００２０】
ＴＳ  １２０は、Ｓ−ｏ−Ｃ  １１０をテストするための１つまたは複数のテスト手順を実行することができる。ＴＳ  １２０は、テストを実行するのに要する総テスト時間を最小にする傾向のある形に、複数のテスト手順の実行を編成することができる（スケジューリングの決定が異なると、結果として、同じテスト手順セットでもテスト完了時間が異なるからである）。ＴＳ  １２０は、テスト・スケジュール（つまり、異なるテスト手順を実行する場合に従わなければならない順序を指定するスケジュール）を指定することができる。ＴＳ  １２０は、システム・オン・チップのテストに関連付けられているさまざまな他の機能を実行することができる。
【００２１】
図２は、図１のテスト環境において使用されるよう適合された例示的なシステム・オン・チップの高水準ブロック図を示している。図２に示されているように、Ｓ−ｏ−Ｃ  １１０は、複数のコンポーネント相互接続部２２０（コンポーネント相互接続部２２０と総称する）によって相互接続されている複数のコンポーネント２１０Ａ〜２１０Ｅ（コンポーネント２１０と総称する）を備える。図２に関して図示され、説明されているＳ−ｏ−Ｃ  １１０は、システム・オン・チップの単なる例であることは理解されるであろう（つまり、Ｓ−ｏ−Ｃ  １１０は、さまざまな他の方法で構成されうるさまざまな他のコンポーネントを備えることができる）。
【００２２】
図２に示されているように、それぞれのコンポーネント２１０は、複数の内部レジスタを備える。特に、コンポーネント２１０Ａは３本のレジスタ（Ａ０、Ａ１、Ａ２）を備え、コンポーネント２１０Ｂは６本のレジスタ（Ｂ０、Ｂ１、Ｂ２、Ｂ３、Ｂ４、Ｂ５）を備え、コンポーネント２１０Ｃは５本のレジスタ（Ｃ０、Ｃ１、Ｃ２、Ｃ３、Ｃ４）を備え、コンポーネント２１０Ｄは３本のレジスタ（Ｄ０、Ｄ１、Ｄ２）を備え、コンポーネント２１０Ｅは４本のレジスタ（Ｅ０、Ｅ１、Ｅ２、Ｅ３）を備える。それぞれのコンポーネント２１０のレジスタは、そのコンポーネント２１０に対する内部スキャン経路を形成する。
【００２３】
図２に示されているように、それぞれのコンポーネント２１０は、少なくとも１つの機能をサポートする。特に、コンポーネント２１０Ａは３つの機能をサポートし、コンポーネント２１０Ｂは４つの機能をサポートし、コンポーネント２１０Ｃは３つの機能をサポートし、コンポーネント２１０Ｄは２つの機能をサポートし、コンポーネント２１０Ｅは１つの機能をサポートする。コンポーネント２１０のそれぞれによってサポートされる機能は、それぞれ、コンポーネント２１０のうちのそれぞれのコンポーネントのレジスタ（つまり、内部スキャン経路）を利用する。
【００２４】
図２に示されているように、Ｓ−ｏ−Ｃ  １１０のコンポーネント２１０は、Ｓ−ｏ−Ｃ  １１０のコンポーネント相互接続部２２０を介して接続される。コンポーネント２１０（つまり、コンポーネント２１０の内部スキャン経路）およびコンポーネント２１０の間のコンポーネント相互接続部２２０は、Ｓ−ｏ−Ｃ  １１０の入力テスト・ポート（ＴＤＩ）からＳ−ｏ−Ｃ  １１０の出力テスト・ポート（ＴＤＯ）へのテスト・スキャン経路を形成する。Ｓ−ｏ−Ｃ  １１０は、テスト・スキャン経路に加えて制御スキャン経路もサポートする。独立したテスト・スキャン経路と制御スキャン経路の実装は、多くの方法で行えるため、制御スキャン経路の詳細は、わかりやすくするために図２から省かれている（また、図６〜図９を参照するとよく理解できる）。
【００２５】
コンポーネント２１０は、システム・オン・チップ・システムに組み込むことができる任意のコンポーネントを含む。一実施形態では、提案されているＩＥＥＥ  Ｐ１６８７規格に従って実装されたシステムにおいて、コンポーネント２１０は、知的財産（ＩＰ）デバイスおよび／または機器を含むことができる。そのＩＰ／機器がきわめて類似している場合があるという点において、これら２つの用語は、本明細書では、入れ換えて使用できる。さらに、ＩＰおよび機器は、システム・オン・チップのコンポーネントとして使用できるので、ＩＰおよび機器は、本明細書ではコンポーネントとより一般的に称することができる。他の実施形態では、他の規格によるシステムにおいて、コンポーネント２１０は、他のタイプのコンポーネントを含むことができる。
【００２６】
コンポーネント２１０は、１つまたは複数の階層対応型コンポーネントを備えることができる。階層対応型コンポーネントは、（例えば、システム・オン・チップのテスト・スキャン経路のコンポーネントの１つまたは複数の階層レベルを動的にアクティブ化／非アクティブ化することによって）システム・オン・チップのスキャン経路の動的修正をサポートする一コンポーネントである。一般に、階層を用いると、システム・オン・チップのコンポーネントのテストが改善される。例えば、階層にすることで、アクティブなシステム・スキャン経路の最小化およびテスト時のコンポーネントの絶縁が可能になり、これにより、システム・オン・チップのコンポーネントに対するアクセス時間が短縮される。システム・オン・チップ内の階層対応型コンポーネントの使用は、図３を参照するとよく理解できる。
【００２７】
図３は、階層型スキャン経路が階層対応型コンポーネントによって制御される２つの階層レベルを含む、例示的なシステム・オン・チップの高水準ブロック図を示している。特に、図３のシステム・オン・チップ３００は、第３のテスト・コンポーネント３１０３（コンポーネントＢ０として表される）および第４のテスト・コンポーネント３１０４（コンポーネントＢ１として表される）へのアクセスを動的に制御をする階層対応型コンポーネント３２０を介して相互接続されている第１のテスト・コンポーネント３１０１（コンポーネントＡ０として表される）および第２のテスト・コンポーネント３１０２（コンポーネントＡ１として表される）を備える。第１および第２のテスト・コンポーネント３１０１および３１０２、ならびに階層対応型コンポーネント３２０は、テスト・スキャン経路の第１の階層レベルを形成する。第３および第４のテスト・コンポーネント３１０３および３１０４は、テスト・スキャン経路の第２の階層レベルを形成する。
【００２８】
階層対応型コンポーネント３２０は、アクティブなテスト・スキャン経路の第２の階層レベルをアクティブ化し（つまり、アクティブなテスト・スキャン経路に第２の階層レベルを追加し）、アクティブなテスト・スキャン経路の第２の階層レベルを非アクティブ化する（つまり、アクティブなテスト・スキャン経路から第２の階層レベルを削除する）ように選択解除されうる。例えば、階層対応型コンポーネント３２０が選択解除された場合、階層対応型コンポーネント３２０は、テスト・スキャン経路がＴＤＩ→Ａ０→ＨＣ→Ａ１→ＴＤＯを含むようにパススルー・コンポーネントとして動作する。例えば、階層対応型コンポーネント３２０がアクティブ化された場合、階層対応型コンポーネント３２０は、テスト・スキャン経路がシーケンスＴＤＩ、Ａ０、ＨＣ、Ｂ０、Ｂ１、ＨＣ、Ａ１、ＴＤＯを含むように第２の階層レベルをアクティブなテスト・スキャン経路に追加する。階層対応型コンポーネント３２０は、システム・オン・チップのテスト・スキャン経路の階層を動的に修正するように適合された方法で実装されうる。
【００２９】
階層対応型コンポーネント３２０は、スキャン経路の動的修正をサポートするように適合されたコンポーネントである。一実施形態では、例えば、階層対応型コンポーネント３２０は、提案されているＩＥＥＥ  Ｐ１６８７規格のＳＩＢ（Ｓｅｌｅｃｔ  Ｉｎｓｔｒｕｍｅｎｔ  Ｂｉｔ）の修正バージョンを含みうる。階層対応型コンポーネント３２０は、さらに複雑な階層対応型コンポーネント（本明細書では、クロスロード・デバイスと称する）も含むことができる。独立したテスト・スキャン経路および制御スキャン経路の使用法を説明する際にわかりやすくするために、独立したテスト・スキャン経路および制御スキャン経路が、階層対応型コンポーネントが提案されているＩＥＥＥ  Ｐ１６８７規格のＳＩＢセルの修正バージョンとして実装される一実施形態の文脈の範囲内で、本明細書においてもっぱら図示され説明されている（ただし、独立したテスト・スキャン経路および制御スキャン経路の実装は、修正されたＳＩＢの使用に限定されない）。
【００３０】
図３に示されているように、テスト・スキャン経路（Ａ０、ＨＣ、Ａ１、Ｂ０およびＢ１を含む）をサポートすることに加えて、システム・オン・チップ３００は、制御スキャン経路（テスト・スキャン経路を説明する際にわかりやすくするために図３から省かれている）もサポートする。本明細書で説明されているように、システム・オン・チップ３００は、ＴＤＩ入力を介してテスト・ビットストリームおよび制御ビットストリームを（テスト・システムから）受け取り、ＴＤＯ出力を介してテスト・ビットストリームおよび制御ビットストリームを（テスト・システムに）返す。システム・オン・チップ３００は、テスト・コントローラ（わかりやすくするために省かれている）を使用して、独立したテスト・スキャン経路および制御スキャン経路を制御する。システム・オン・チップ上への制御スキャン経路の実装、およびテスト・スキャン経路の修正の動的制御のための制御スキャン経路の使用は、図５〜図９を参照するとよく理解できる。
【００３１】
図４は、システム・オン・チップのスキャン経路を動的に修正するように適合された階層対応型コンポーネントを備えるシステム・オン・チップの高水準ブロック図を示している。特に、システム・オン・チップ４００は、図３のシステム・オン・チップ３００の実装を表しており、そこに、階層対応型コンポーネント３２０が、提案されているＩＥＥＥ  Ｐ１６８７規格で定義されているようにＳＩＢ（Ｓｅｌｅｃｔ  Ｉｎｓｔｒｕｍｅｎｔ  Ｂｉｔ）セルとして実装される。特に、図４のシステム・オン・チップ４００は、階層対応型コンポーネントとして動作するＳＩＢセル４２０を備える。
【００３２】
図４に示されているように、ＳＩＢセル４２０は、テスト・スキャン経路の第１の階層レベル（ＴＤＩ入力およびＴＤＯ出力を介する）およびテスト・スキャン経路の第２の階層レベル（バウンダリ・スキャン・セルＢ０のＴＤＩ入力に結合されているＷＳｌｏポートおよびバウンダリ・スキャン・セルＢ１からのＴＤＯ出力に結合されているＷＳＯｉポートを介する）をサポートする。ＳＩＢセル４２０は、ＳＩＢ（Ｓｅｌｅｃｔ  Ｉｎｓｔｒｕｍｅｎｔ  Ｂｉｔ）レジスタ４２２、ＵｐＳＩＢ（Ｕｐｄａｔｅ  ＳＩＢ）レジスタ４２４、および出力ＭＵＸ  ４２６を備える。ＳＩＢレジスタ４２２は、ＳＩＢレジスタ４２２への入力を制御する関連付けられているＳＩＢ入力ＭＵＸ  ４２１を有する。ＵｐＳＩＢレジスタ４２４は、ＵｐＳＩＢレジスタ４２４への入力を制御する関連付けられているＵｐＳＩＢ入力ＭＵＸ  ４２３を有する。
【００３３】
ＳＩＢレジスタ４２２に関連付けられているＳＩＢ入力ＭＵＸ  ４２１は、ＳＩＢレジスタ４２２への入力を制御する。ＳＩＢ入力ＭＵＸ  ４２１は、２つの入力ポートを備える。ＳＩＢ入力ＭＵＸ  ４２１は、入力として、ＴＤＩ入力（例えば、スキャン経路内の前のコンポーネントから）およびＳＩＢレジスタ４２２の出力を受け付ける。ＳＩＢ入力ＭＵＸ  ４２１は、ＳＩＢ入力ＭＵＸ  ４２１の制御ポートに適用される、ＳｈＤＲ（Ｓｈｉｆｔ  ＤＲ）制御信号によって制御される。ＳｈＤＲ制御信号が「１」のときに、ＳＩＢ入力ＭＵＸ  ４２１は、ＴＤＩ入力からの信号をＳＩＢレジスタ４２２に受け渡す。ＳｈＤＲ制御信号が「０」のときに、ＳＩＢ入力ＭＵＸ  ４２１は、ＳＩＢレジスタ４２２の出力からの信号をＳＩＢレジスタ４２２に受け渡す。
【００３４】
ＳＩＢレジスタ４２２は、ＳＩＢ入力ＭＵＸ  ４２１の出力から入力を受け付ける。ＳＩＢレジスタ４２２は、ＳＩＢレジスタ４２２の制御ポートに適用されるクロック信号（ＴＣＫとして表される）によって制御される。ＳＩＢレジスタ４２２の出力は、ＳＩＢ入力ＭＵＸ  ４２１への入力、ＵｐＳＩＢ入力ＭＵＸ  ４２３への入力、出力ＭＵＸ  ４２６への入力、およびＷＳｌｏポート（第２の階層レベルがアクティブ化されるように選択されたときに第２の階層レベルに信号を伝搬するために第２（またはその下位の）階層レベルのコンポーネントへのアクセスを提供する）のうちのそれぞれに結合される。
【００３５】
ＵｐＳＩＢレジスタ４２４に関連付けられているＵｐＳＩＢ入力ＭＵＸ  ４２３は、ＵｐＳＩＢレジスタ４２４への入力を制御する。ＵｐＳＩＢ入力ＭＵＸ  ４２３は、２つの入力ポートを備える。ＵｐＳＩＢ入力ＭＵＸ  ４２３は、入力として、ＳＩＢレジスタ４２２からの出力およびＵｐＳＩＢレジスタ４２４からの出力を受け付ける。ＵｐＳＩＢ入力ＭＵＸ  ４２３は、ＵｐＳＩＢ入力ＭＵＸ  ４２３の制御ポートに適用されるＵｐＤＲ（Ｕｐｄａｔｅ  ＤＲ）制御信号によって制御される。ＵｐＤＲ制御信号が「１」のときに、ＵｐＳＩＢ入力ＭＵＸ  ４２３は、ＳＩＢレジスタ４２２からの信号をＵｐＳＩＢレジスタ４２４に受け渡す。ＵｐＤＲ制御信号が「０」のときに、ＵｐＳＩＢ入力ＭＵＸ  ４２３は、ＵｐＳＩＢレジスタ４２４の出力からの信号をＵｐＳＩＢレジスタ４２４に受け渡す。
【００３６】
ＵｐＳＩＢレジスタ４２４は、ＵｐＳＩＢ入力ＭＵＸ  ４２３の出力から入力を受け付ける。ＵｐＳＩＢレジスタ４２４は、ＵｐＳＩＢレジスタ４２４の制御ポートに適用されるクロック信号（ＴＣＫとして表される）によって制御される。ＵｐＳＩＢレジスタ４２４の出力は、ＵｐＳＩＢ入力ＭＵＸ  ４２３への入力、出力ＭＵＸ  ４２６の制御ポート、およびＳｅｌｅｃｔ＿Ｉｎｓｔｒ信号伝達経路のうちのそれぞれに結合される。ＵｐＳＩＢレジスタ４２４の出力を出力ＭＵＸ  ４２６の制御ポートに適用することで、テスト・スキャン経路の階層を制御することができる（つまり、第２の階層レベルが動的にアクティブ化／非アクティブ化されるように第２の（または下位の）階層レベルの動的な選択／選択解除が可能になる）。
【００３７】
出力ＭＵＸ  ４２６は、２つの入力ポートを備える。出力ＭＵＸ  ４２６は、ＷＳＯｉポート（この例では、バウンダリ・スキャン・セルＢ１のＴＤＯ出力である）を介して、入力としてＳＩＢレジスタ４２２からの出力を受け付け、下位の階層レベルから入力を受け付ける。出力ＭＵＸ  ４２６の出力は、ＳＩＢセル４２０のＴＤＯ出力に結合される（この例では、バウンダリ・スキャン・セルＡ１である、スキャン経路の第１の階層レベル内の後続のコンポーネントに伝搬するため）。出力ＭＵＸ  ４２６の出力は、出力ＭＵＸ  ４２６の制御ポートに適用される制御信号によって決定される。ＵｐＳＩＢレジスタ４２４の出力は、出力ＭＵＸ  ４１６の制御ポートに結合されている。
【００３８】
図４に示されているように、ＵｐＳＩＢレジスタ４２４の値が、第２の階層レベルが選択されるか（つまり、スキャン経路の一部であるか）、または選択解除されるか（つまり、スキャン経路の一部でないか）を決定する。第２の階層レベルが選択解除された（つまり、ＵｐＳＩＢレジスタ４２４の値が「０」である）場合、出力ＭＵＸ  ４２６は、ＳＩＢレジスタ４２２の出力をＳＩＢセル４２０のＴＤＯ出力に受け渡し、ＷＳＯｉポートからの値は無視される。第２の階層レベルが選択された（つまり、ＵｐＳＩＢレジスタ４２４の値が「１」である）場合、出力ＭＵＸ  ４２６は、下位の階層レベルからの（つまり、ＷＳＯｉポートからの）信号をＳＩＢセル４２０のＴＤＯ出力に受け渡す。
【００３９】
本明細書で説明されているように、テスト・スキャン経路（Ａ０、ＳＩＢ、Ａ１、Ｂ０、およびＢ１を含む）をサポートすることに加えて、システム・オン・チップ４００は、制御スキャン経路（テスト・スキャン経路を説明する際にわかりやすくするために図４から省かれている）もサポートする。システム・オン・チップ４００は、テスト・コントローラ（わかりやすくするために省かれている）を使用して、独立したテスト・スキャン経路および制御スキャン経路を制御する。システム・オン・チップ上への制御スキャン経路の実装、およびテスト・スキャン経路の修正の動的制御のための制御スキャン経路の使用は、図５〜図９を参照するとよく理解できる。
【００４０】
図５は、テスト・コントローラおよび階層型テスト・スキャン経路を備える階層型システム・オン・チップの高水準ブロック図を示している。テスト・コントローラ５１１は、システム・オン・チップ５００のテストを制御する。システム・オン・チップ５００は、階層型テスト・スキャン経路（テスト・スキャン経路５２１として示されている）および制御スキャン経路（制御スキャン経路５２６として示されているが、本明細書で説明されているように、独立した制御スキャン経路は、図６〜図９を参照しつつ本明細書で図示され、説明されているように多数の異なる方法で実装できるので、わかりやすくするために、図５から省かれている）をサポートする。
【００４１】
図５に示されているように、一実施形態では、テスト・コントローラ５１１は、ＴＣＫ、ＸＴＲＳＴ、ＴＭＳ、および入力／出力信号をサポートする１１４９．１  ＪＴＡＧ  ＴＡＰテスト・コントローラである。テスト・コントローラ５１１は、テスト・システム（図１のＴＳ  １２０など）の出力に結合されている外部入力（ＴＤＩ）およびテスト・システム（図１のＴＳ  １２０など）の入力に結合されている外部出力（ＴＤＯ）をサポートする。テスト・コントローラ５１１は、外部ＴＤＩ入力からの入力ビットストリームをテスト・スキャン経路５２１および制御スキャン経路５２６に適用するのを制御するように適合された制御ロジックに結合される内部入力をサポートする。テスト・コントローラ５１１は、テスト・スキャン経路５２１および制御スキャン経路５２６からの出力ビットストリームの選択を制御するように適合された制御ロジックに結合される内部出力をサポートする（外部ＴＤＯ出力に供給される）。
【００４２】
図５に示されているように、システム・オン・チップ５００は、システム・オン・チップ５００をテストするためにビットストリームが適用されなければならない２つのスキャン経路（つまり、テスト・スキャン経路５２１と制御スキャン経路５２６）をサポートするので、システム・オン・チップ５００は、システム・オン・チップ５００内の２つの内部入力および２つの内部出力をサポートする。システム・オン・チップ５００は、テスト・スキャン経路５２１への入力に結合されている第１の内部入力（ＩＴＤＩ）およびテスト・スキャン経路５２１からの出力に結合されている第１の内部出力（ＩＴＤＯ）をサポートする。システム・オン・チップ５００は、制御スキャン経路５２６への入力に結合されている第２の内部入力（ＨＴＤＩ）および制御スキャン経路５２６からの出力に結合されている第２の内部出力（ＨＴＤＯ）をサポートする。
【００４３】
システム・オン・チップ５００は、入力制御ＤＥＭＵＸ  ５１３を備える。入力制御ＤＥＭＵＸ  ５１３は、テスト・コントローラ５１１のＴＤＩポートに結合されている入力ポートを備える。入力制御ＤＥＭＵＸは、２つの出力ポート、テスト・スキャン経路５２１への入力（ＩＴＤＩとして示されている）に結合されている第１の出力ポートおよび制御スキャン経路５２６への入力（ＨＴＤＩとして示されている）に結合されている第２の出力ポートを備える。テスト・コントローラ５１１は、システム・オン・チップ５００のＴＤＩ入力のところで受信された入力ビットストリームを入力制御ＤＥＭＵＸ  ５１３の入力ポートに適用する。入力制御ＤＥＭＵＸ  ５１３は、ＴＤＩ入力を介して受信された入力ビットストリームをテスト・スキャン経路５２１または制御スキャン経路に、望み通りに／必要に応じて、結合するように適合される。
【００４４】
システム・オン・チップ５００は、出力制御ＭＵＸ  ５１４を備える。出力制御ＭＵＸ  ５１４は、２つの入力ポート、テスト・スキャン経路５２１からの出力（ＩＴＤＯとして示されている）に結合されている第１の入力ポートおよび制御スキャン経路５２６からの出力（ＨＴＤＯとして示されている）に結合されている第２の入力ポートを備える。出力制御ＭＵＸ  ５１４は、テスト・コントローラ５１１のＴＤＯポートに結合されている出力ポートを備える。出力制御ＭＵＸ  ５１４は、望み通りに／必要に応じてテスト・スキャン経路５２１からの出力ビットストリームまたは制御スキャン経路５２６からの出力ビットストリームをＴＤＯ出力に（テスト・コントローラ５１１を介して）結合するように適合される。
【００４５】
入力制御ＤＥＭＵＸ  ５１３および出力制御ＭＵＸ  ５１４は、それぞれ、内部レジスタ（ＩＲ）５１５によって制御される。ＩＲ  ５１５に、望み通りに／必要に応じて制御値をロードし、これにより、入力制御ＤＥＭＵＸ  ５１３および出力制御ＭＵＸ  ５１４を制御する。これらの制御値は、テスト・コントローラ５１１によってＩＲ  ５１５内にロードされうる（例えば、図１のＴＳ  １２０などの、関連付けられているテスト・システムから受信された制御信号を使用して）。ＩＲ  ５１５は、テスト・コントローラ５１１内に収められているように図示され説明されているけれども、他の実施形態では、ＩＲ  ５１５は、テスト・コントローラ５１１の外部で実装されうる。１つのＩＲについてもっぱら図示され説明されているけれども、一実施形態では、２つ（またはそれ以上）のＩＲを使用することができる（例えば、一方のＩＲで入力制御ＤＥＭＵＸ  ５１３を制御し、もう一方のＩＲで出力制御ＭＵＸ  ５１４を制御する）。
【００４６】
内部レジスタ５１５の出力は、テスト・スキャン経路５２１および制御スキャン経路５２６への入力ビットストリームの適用を制御するために（つまり、入力ビット値毎に、その入力ビット値をテスト・スキャン経路５２１に適用するか、制御スキャン経路５２６に適用するか、またはテスト・スキャン経路５２１と制御スキャン経路５２６の両方に適用するかを決定するために）入力制御ＤＥＭＵＸ  ５１３の制御ポートに結合される。内部レジスタ５１５の出力は、テスト・スキャン経路５２１および制御スキャン経路５２６からの出力ビットストリームの選択を制御するために（つまり、出力ビット・スロット毎に、テスト・スキャン経路５２１から利用可能な出力ビット値を選択するか、または制御スキャン経路５２６から利用可能な出力ビット値を選択するかを決定するために）出力制御ＭＵＸ  ５１４の制御ポートに結合される。
【００４７】
入力制御ＤＥＭＵＸ  ５１３、出力制御ＭＵＸ  ５１４、およびＩＲ  ５１５は、本明細書では、制御レジスタ５１２と総称することができる。
【００４８】
テスト・スキャン経路５２１および制御スキャン経路５２６への入力ビットストリームの適用を制御するために入力制御ＤＥＭＵＸが使用される一実施形態に関して本明細書ではもっぱら図示され説明されているけれども、他の実施形態では、入力制御ＤＥＭＵＸを省いてもよい。一実施形態では、例えば、入力テスト・ビットストリームは、単純に、テスト・スキャン経路５２１と制御スキャン経路５２６の両方に適用されうる。この実施形態では、ＩＲ  ５１５の出力は、出力制御ＭＵＸ  ５１４の制御ポートにのみ結合されている。制御ＤＥＭＵＸおよび制御ＭＵＸを使用することに関して本明細書ではもっぱら図示され説明されているけれども、他のタイプの制御ロジックを使用して、独立したテスト・スキャン経路および制御スキャン経路を実装することもできる。
【００４９】
図５に示されているように、テスト・スキャン経路５２１は、６３個のコンポーネントを備えている。テスト・スキャン経路５２１は、５７個の非階層対応型テスト・コンポーネント５２２（整数を使用して表される）および６個の階層対応型コンポーネント５２３（階層対応型コンポーネントＨＣ００、ＨＣ０１、ＨＣ１０、ＨＣ１１、ＨＣ２０、およびＨＣ２１として示されている）を備える。図５に示されているように、テスト・スキャン経路５２１の６３個のコンポーネントは、連続的に配列され、４つの階層レベルを有する。階層対応型コンポーネントＨＣ００およびＨＣ０１は、第１の階層レベルから第２の階層レベルへのアクセスを提供する。階層対応型コンポーネントＨＣ１０およびＨＣ１１は、第２の階層レベルから第３の階層レベルへのアクセスを提供する。階層対応型コンポーネントＨＣ２０およびＨＣ２１は、第３の階層レベルから第４の階層レベルへのアクセスを提供する。
【００５０】
階層対応型コンポーネントは、テスト・スキャン経路５２１を修正するため（つまり、アクティブなテスト・スキャン経路５２１に階層レベルを追加したり、アクティブなテスト・スキャン経路５２１から階層レベルを削除するため）、望み通りに／必要に応じて動的に制御できる。例えば、階層対応型コンポーネントＨＣ００およびＨＣ０１が選択解除されている場合、アクティブなテスト・スキャン経路５２１は、ＴＤＩ、１、ＨＣ００、２、３、４、ＨＣ０１、５、６、ＴＤＯである。例えば、ＨＣ００が選択された場合（その一方で、ＨＣ１０、ＨＣ１１、およびＨＣ０１はそれぞれ選択解除されたままである）、アクティブなテスト・スキャン経路５２１は、ＴＤＩ、１、ＨＣ００、１、２、３、４、５、ＨＣ１０、６、７、８、９、１０、１１、１２、ＨＣ１１、１３、１４、１５、１６、ＨＣ００、２、３、４、ＨＣ０１、５、６、ＴＤＯである。このようにして、テスト・スキャン経路５２１の異なる階層レベルは、異なる階層対応型コンポーネントの選択または選択解除を動的に行うことによって、アクティブなテスト・スキャン経路５２１に追加またはアクティブなテスト・スキャン経路５２１から削除されるように動的にアクティブ化または非アクティブ化されうる。
【００５１】
テスト・スキャン経路を動的に修正する形での１つまたは複数の階層対応型コンポーネントの制御は、テスト・スキャン経路とは独立している制御スキャン経路を使用して実装される。独立したテスト・スキャン経路および制御スキャン経路は、いかなる方法でも実装できる。
【００５２】
一実施形態では、テスト・スキャン経路および制御スキャン経路は、別々の物理コンポーネントを使用して実装されうる。一実施形態では、例えば、テスト・スキャン経路は、複数の非階層型テスト・コンポーネントおよび少なくとも１つの階層型テスト・コンポーネントを備え、制御スキャン経路は、少なくとも１つの階層型制御コンポーネントを備える。このような一実施形態において、制御スキャン経路を形成する少なくとも１つの階層型制御コンポーネントは、テスト・スキャン経路の一部を形成する少なくとも１つの階層型テスト・コンポーネントと対話して、テスト・スキャン経路の修正を動的に制御する。この実施形態は、図６および図７に関して図示され説明されている例を参照することでよく理解できる。
【００５３】
一実施形態では、テスト・スキャン経路および制御スキャン経路は、組み合わせた物理コンポーネントを使用して実装されうる。一実施形態では、例えば、システム・オン・チップは、複数の非階層型テスト・コンポーネントおよび少なくとも１つの階層対応型コンポーネントを備える。非階層対応型テスト・コンポーネントおよび少なくとも１つの階層対応型コンポーネント（つまり、少なくとも１つの階層対応型コンポーネントのうちのそれぞれの階層対応型コンポーネントの第１の部分）は、テスト・スキャン経路を形成する。少なくとも１つの階層対応型コンポーネント（つまり、少なくとも１つの階層対応型コンポーネントのうちのそれぞれの階層対応型コンポーネントの第２の部分）は、制御スキャン経路を形成する。少なくとも１つの階層対応型コンポーネントのうちのそれぞれの階層対応型コンポーネントの各第１および第２の部分は、テスト・スキャン経路の修正を動的に制御するために対話する。この実施形態は、図８および図９に関して図示され説明されている例を参照することでよく理解できる。
【００５４】
図６は、テスト・スキャン経路、および独立した物理コンポーネントを使用して実現される制御スキャン経路を備えるシステム・オン・チップの高水準ブロック図を示している。システム・オン・チップ６００は、図５に関して図示され説明されているシステム・オン・チップ５００の実装を含む。図６のシステム・オン・チップ６００は、図５のテスト・コントローラ５１１と同様の方法で動作する、テスト・コントローラ６１１を備える。システム・オン・チップは、図５の制御ロジック５１２と同様の方法で動作する、制御ロジック６１２を備える。システム・オン・チップ６００は、テスト・スキャン経路６２１および制御スキャン経路６２６を備え、それぞれの経路は、システム・オン・チップ６００をテストすることを目的としてテスト・コントローラ６１１によって独立してアクセスできる。
【００５５】
テスト・スキャン経路６２１は、システム・オン・チップ６００に対しテストを実行するために使用される。テスト・スキャン経路６２１は、複数の非階層対応型テスト・コンポーネント６２２（非階層対応型コンポーネントと称してもよい、非階層対応型テスト・コンポーネント６２２と総称する）および複数の階層対応型テスト・コンポーネント６２３（階層対応型コンポーネントと称してもよい、階層対応型テスト・コンポーネント６２３と総称する）から構成される。非階層対応型テスト・コンポーネント６２２は、システム・オン・チップ６００のテスト・スキャン経路６２１を動的に修正する機能をサポートしないコンポーネントである。階層対応型テスト・コンポーネント６２３は、システム・オン・チップ６００のテスト・スキャン経路６２１を動的に修正する機能をサポートするコンポーネントである。
【００５６】
図６に示されているように、テスト・スキャン経路６２１は、５７個の非階層対応型テスト・コンポーネント（整数を使用して示されている）および６個の階層対応型テスト・コンポーネント（階層対応型テスト・コンポーネントＴＣ００、ＴＣ０１、ＴＣ１０、ＴＣ１１、ＴＣ２０、およびＴＣ２１として示されている）を含む、６３個のコンポーネントを備える。テスト・スキャン経路６２１の６３個のコンポーネントは、連続的に配列され、４つの階層レベルを有する。階層対応型テスト・コンポーネントＴＣ００およびＴＣ０１は、第１の階層レベルから第２の階層レベルへのアクセスを提供する。階層対応型テスト・コンポーネントＴＣ１０およびＴＣ１１は、第２の階層レベルから第３の階層レベルへのアクセスを提供する。階層対応型テスト・コンポーネントＴＣ２０およびＴＣ２１は、第３の階層レベルから第４の階層レベルへのアクセスを提供する。
【００５７】
制御スキャン経路６２６は、システム・オン・チップ６００に追加された追加スキャン経路である（テスト・スキャン経路６２１として現在は使用されているシステム・オン・チップ上で典型的には利用可能なシステム・スキャン経路に加えて）。制御スキャン経路６２６は、システム・オン・チップ６００のテスト・スキャン経路６２１を動的に制御するように適合されている。制御スキャン経路６２６は、複数の階層制御コンポーネント６２７（階層制御コンポーネント６２７と総称する）を備える。階層制御コンポーネント６２７は、少なくとも１つの階層対応型テスト・コンポーネント６２３を制御してシステム・オン・チップ６００のテスト・スキャン経路６２１を動的に修正するように適合されたコンポーネントである。
【００５８】
図６に示されているように、制御スキャン経路６２６は、６個の階層制御コンポーネント（階層制御コンポーネントＣＣ００、ＣＣ０１、ＣＣ１０、ＣＣ１１、ＣＣ２０、およびＣＣ２１として示されている）を備える。制御スキャン経路６２６の６個の階層制御コンポーネントは、連続的に配列されている。制御スキャン経路６２６を形成する６個の階層制御コンポーネント（ＣＣ００、ＣＣ０１、ＣＣ１０、ＣＣ１１、ＣＣ２０、およびＣＣ２１と例示されている）は、それぞれシステム・オン・チップ６００のテスト・スキャン経路６２１の動的修正をできるようにする形で６個の階層対応型テスト・コンポーネントを制御するために６個の結合経路６２４（結合経路６２４と総称することができる）を使用してテスト・スキャン経路６２１の一部を形成する６個の階層対応型テスト・コンポーネント（ＴＣ００、ＴＣ０１、ＴＣ１０、ＴＣ１１、ＴＣ２０、およびＴＣ２１と例示されている）に結合される。
【００５９】
テスト・コントローラ６１１は、（図５に関して図示され説明されているのと同様の方法で）制御ロジック６１２を使用してテスト・スキャン経路６２１および制御スキャン経路６２６とインターフェースする。テスト・システム（わかりやすくするために省かれている）は、入力テスト・ベクトルおよび入力制御ベクトルを使用してシステム・オン・チップ６００に対しテストを実行することができる。入力テスト・ベクトルは、テスト・スキャン経路６２１に適用されるテスト・ビットストリームである。入力制御ベクトルは、テスト・スキャン経路の階層を制御するために（つまり、入力テスト・ベクトルが伝搬する際に通るテスト・スキャン経路６２１のテスト・コンポーネントを動的に制御するために）制御スキャン経路６２６に適用される制御ビットストリームである。入力テスト・ベクトルをテスト・スキャン経路６２１に適用すると、その結果、出力テスト・ベクトルは、テスト・スキャン経路６２１の出力に結合されている内部ＩＴＤＯ出力を介してテスト・スキャン経路６２１からテスト・コントローラ６１１によって受信される。テスト・コントローラ６１１は、出力テスト・ベクトルをテスト・システムに伝搬し、テスト・システムが出力テスト・ベクトルを処理して、テスト結果を判定する。
【００６０】
本明細書で説明されているように、独立した物理コンポーネント（図６に関して本明細書で図示され説明されているようなもの）を使用してテスト・スキャン経路および制御スキャン経路が実現される一実施形態では、階層対応型テスト・コンポーネントおよび関連付けられている階層制御コンポーネントは、階層対応型コンポーネントを使用して実装されうる（例えば、提案されているＩＥＥＥ  Ｐ１６８７規格で定義されているＳＩＢセルの修正バージョンを使用する、他の階層対応型コンポーネント（例えば、クロスロード・デバイス）を使用する、および同様のものを使用する、さらにはこれらのさまざまな組み合わせを使用する）。提案されているＩＥＥＥ  Ｐ１６８７規格のＳＩＢセルの修正バージョンを使用して階層対応型テスト・コンポーネントおよび関連付けられている階層制御コンポーネントが実装される例示的な一実施形態が、図７に関して図示され説明されている。
【００６１】
図７は、図６のシステム・オン・チップのテスト・スキャン経路および制御スキャン経路で使用するように適合された階層対応型テスト・コンポーネントならびに階層制御コンポーネントの高水準ブロック図を示している。図７に示されているように、階層対応型テスト・コンポーネント７１０および階層制御コンポーネント７２０は、システム・オン・チップのテスト・スキャン経路の動的修正をサポートするように協働する（例えば、図６に関して図示され説明されているテスト・スキャン経路６２１など）。
【００６２】
図６に関して図示され説明されているように、階層対応型テスト・コンポーネント７１０は、テスト・スキャン経路（テスト・スキャン経路６２１として例示されている）の一部を形成し、階層制御コンポーネント７２０は、制御スキャン経路（制御スキャン経路６２６として例示されている）の一部を形成する。例えば、階層対応型テスト・コンポーネント７１０は、図６の階層対応型テスト・コンポーネント６２３のうちの１つ（例えば、階層対応型テスト・コンポーネントＴＣ００）とすることができ、階層制御コンポーネント７２０は、図６の階層制御コンポーネント６２７のうちの１つ（例えば、階層対応型テスト・コンポーネントＴＣ００を制御する階層制御コンポーネントＣＣ００）とすることができる。
【００６３】
本明細書で説明されているように、階層対応型テスト・コンポーネント７１０および階層制御コンポーネント７２０は、独立したテスト・スキャン経路および制御スキャン経路を使用するスキャン経路の動的修正をサポートする任意の方法で実装することができる。図７に示されているように、一実施形態では、階層対応型テスト・コンポーネント７１０および階層制御コンポーネント７２０は、提案されているＩＥＥＥ  Ｐ１６８７規格において定義されているようなＳＩＢセルの設計の一部を再利用することによって実装できる（ただし、この例示的実装は、わかりやすくするために用意されたもので、階層対応型テスト・コンポーネント７１０および階層制御コンポーネント７２０は、（１つまたは複数の）階層対応型コンポーネントを使用して実装することができることに留意されたい）。階層対応型テスト・コンポーネント７１０および階層制御コンポーネント７２０は、信号伝達経路７３０（Ｓｅｌ＿Ｉｎｓｔｒ信号伝達経路として示されている）を介して結合される。Ｓｅｌ＿Ｉｎｓｔｒ信号伝達経路７３０は、図６の結合経路６２４のうちの１つの結合経路に対応している。
【００６４】
図７に示されているように、階層対応型テスト・コンポーネント７１０は、ＴＤＩ入力７１１、ＷＳｌｏ入力７１２Ｉ、ＷＳＯｉ出力７１２Ｏ、ＭＵＸ  ７１３、およびＴＤＯ出力７１４を備える。ＴＤＩ入力７１１は、テスト・スキャン経路内の先行するコンポーネント（わかりやすくするために省かれている）の出力に結合され、ＴＤＯ出力７１４は、テスト・スキャン経路内の後続のコンポーネント（わかりやすくするために省かれている）の入力に結合されている。ＴＤＩ入力７１１は、ＭＵＸ  ７１３の第１の入力ポート、およびＷＳｌｏ入力７１２Ｉに結合される。ＷＳＯｉ出力７１２ｏは、ＭＵＸ  ７１３の第２の入力ポートに結合される。ＭＵＸ  ７１３におけるＴＤＩ入力７１１からの信号とＷＳＯｉ出力７１２ｏからの信号との間の選択は、階層制御コンポーネント７２０からのＭＵＸ  ７１３の制御ポートに適用される選択信号によって制御される。
【００６５】
図７に示されているように、階層制御コンポーネント７２０は、図４のＳＩＢセル４２０に類似しているが、ＴＤＩ入力およびＴＤＯ出力（階層対応型テスト・コンポーネント７１０に関して説明されているように、テスト・スキャン経路について予約されている）は、ＨＴＤＩ入力７２１およびＨＴＤＯ出力７２２（制御スキャン経路用）によって置き換えられた。ＨＴＤＩ入力７２１は、制御スキャン経路内の先行するコンポーネント（わかりやすくするために省かれている）の出力に結合され、ＨＴＤＯ出力７２２は、制御スキャン経路内の後続のコンポーネント（わかりやすくするために省かれている）の入力に結合されている。
【００６６】
図７に示されているように、階層制御コンポーネント７２０は、ＳＩＢ入力ＭＵＸ  ７２５、ＳＩＢレジスタ７２６、ＵｐＳＩＢ入力ＭＵＸ  ７２７、およびＵｐＳＩＢレジスタ７２８を備える。
【００６７】
ＳＩＢ入力ＭＵＸ  ７２５およびＳＩＢレジスタ７２６は、いくつかの違いはあるが、図４のＳＩＢ入力ＭＵＸ  ４２１およびＳＩＢレジスタ４２２と同様に動作する。第１の違いは、ＳＩＢ入力ＭＵＸ  ４２１へのＴＤＩ入力は、ＳＩＢ入力ＭＵＸ  ７２５へのＨＴＤＩ入力７２１によって置き換えられることである。第２の違いは、ＳＩＢレジスタ７２６からの出力が、ＨＴＤＯ出力７２２に接続されていることである（ＳＩＢレジスタ４２２の出力が出力ＭＵＸ  ４２６への入力に結合されている、ＳＩＢセル４２０内ではなく）。
【００６８】
ＵｐＳＩＢ入力ＭＵＸ  ７２７およびＵｐＳＩＢレジスタ７２８は、違いが１つあるが、図４のＵｐＳＩＢ入力ＭＵＸ  ４２３およびＵｐＳＩＢレジスタ４２４と同様に動作する。違いは、ＵｐＳＩＢレジスタ７２８の出力がＳｅｌ＿Ｉｎｓｔｒ信号伝達経路にそのまま結合されているが、ＵｐＳＩＢレジスタ７２８の出力は、出力ＭＵＸへの制御信号として結合されていないことである（出力ＭＵＸ  ４２６は、階層制御コンポーネント７２０内に存在していないからである）。
【００６９】
図７に示されているように、ＵｐＳＩＢレジスタ７２８の出力は、Ｓｅｌ＿Ｉｎｓｔｒ信号伝達経路７３０に結合される。ＵｐＳＩＢレジスタ７２８の出力からのＳｅｌ＿Ｉｎｓｔｒ信号伝達経路７３０は、階層対応型テスト・コンポーネント７１０のＭＵＸ  ７１３の制御ポートに結合される。階層制御コンポーネント７２０から階層対応型テスト・コンポーネント７１０へのＳｅｌ＿Ｉｎｓｔｒ信号伝達経路７３０により、階層制御コンポーネント７２０は、ＴＤＯ出力７１４に渡すべきＴＤＩ入力７１１からの信号とＷＳＯｉ出力７１２ｏからの信号との間の選択を制御することができる（つまり、アクティブなテスト・スキャン経路からのテスト・コンポーネントの追加／削除を動的に制御することができる）。
【００７０】
図７に示されているように、階層制御コンポーネント７２０のＵｐＳＩＢレジスタ７２８が、アクティブ化されたとき（例えば、「１」に設定されたとき）、信号は、Ｓｅｌ＿Ｉｎｓｔｒ信号伝達経路７３０を介して階層制御コンポーネント７２０のＵｐＳＩＢレジスタ７２８から階層対応型テスト・コンポーネント７１０のＭＵＸ  ７１３の制御ポートへ伝搬される。アクティブ化信号を受信した後、階層対応型テスト・コンポーネント７１０のＭＵＸ  ７１３は、ＴＤＩ入力７１１からの信号の選択からＷＳＯｉ出力７１２ｏからの信号の選択へと切り換える。この方法で、階層対応型テスト・コンポーネント７１０は、ＴＤＩ入力７１１からの信号に対するパススルーとしてはもはや働かない。むしろ、ＷＳＩｏ入力７１２ＩおよびＷＳＯｉ出力７１２Ｏに接続されている（１つまたは複数の）コンポーネントは、アクティブなテスト・スキャン経路に動的に追加される（つまり、テスト・スキャン経路は、階層制御コンポーネント７２０と階層対応型テスト・コンポーネント７１０の組み合わせを使用して動的に修正される）。
【００７１】
例えば、再び図６を参照して、階層対応型テスト・コンポーネント７１０が、階層対応型テスト・コンポーネントＴＣ００であり、階層制御コンポーネント７２０が階層制御コンポーネントＣＣ００であると仮定する。この例では、階層対応型テスト・コンポーネントＴＣ００が選択解除されている間、ＴＣ００は、非階層対応型テスト・コンポーネント１から非階層対応型テスト・コンポーネント２にテスト・ビットを受け渡す（つまり、パススルーとして動作する）。この例では、階層対応型テスト・コンポーネントＴＣ００が、階層制御コンポーネントＣＣ００からの制御信号によってアクティブ化された場合（例えば、ＵｐＳＩＢレジスタ７２８およびＳｅｌ＿Ｉｎｓｔｒ信号伝達経路７３０を介して）、階層内の次のレベルが、非階層型非テスト・コンポーネント１から、非階層対応型コンポーネント２から１６および階層対応型テスト・コンポーネントＴＣ１０およびＴＣ１１を通じて非階層型テスト・コンポーネント１へ、次いで、非階層対応型テスト・コンポーネント２へ（ＴＣ００のＴＤＯｉを介して）、テスト・ビットをＴＣ００が受け渡すように（ＴＣ００のＴＤＩｏを介して）アクティブなテスト・スキャン経路に動的に追加される。
【００７２】
図８は、テスト・スキャン経路、および組み合わされた物理コンポーネントを使用して実現される制御スキャン経路を備えるシステム・オン・チップの高水準ブロック図を示している。システム・オン・チップ８００は、図５に関して図示され説明されているシステム・オン・チップ５００の実装を含む。図８のシステム・オン・チップ８００は、図５のテスト・コントローラ５１１と同様の方法で動作する、テスト・コントローラ８１１を備える。システム・オン・チップは、図５の制御ロジック５１２と同様の方法で動作する、制御ロジック８１２を備える。システム・オン・チップ８００は、テスト・スキャン経路８２１および制御スキャン経路８２３を備え、それぞれの経路は、システム・オン・チップ６００をテストすることを目的としてテスト・コントローラ８１１によって独立してアクセスできる。
【００７３】
テスト・スキャン経路８２１は、システム・オン・チップ８００に対しテストを実行するために使用される。テスト・スキャン経路８２１は、複数の非階層対応型テスト・コンポーネント８２２（非階層対応型コンポーネントと本明細書では称してもよい、非階層対応型テスト・コンポーネント８２２と総称する）および複数の階層対応型コンポーネント８２５（階層対応型コンポーネント８２５と総称する）から構成される。制御スキャン経路８２３は、複数の階層対応型コンポーネント８２５（つまり、テスト・スキャン経路８２１の一部をさらに形成する階層対応型コンポーネント８２５）から構成される。言い換えると、それぞれの階層対応型コンポーネント８２５は、テスト・スキャン経路８２１または制御スキャン経路８２３がテスト・スキャン経路８２１を動的に制御することを可能にする方法でテスト・スキャン経路８２１および制御スキャン経路８２３の両方をサポートするように適合される。
【００７４】
非階層対応型テスト・コンポーネント８２２は、システム・オン・チップ８００のテスト・スキャン経路８２１を動的に修正する機能をサポートしないコンポーネントである。階層対応型コンポーネント８２５は、システム・オン・チップ８００のテスト・スキャン経路８２１を動的に修正する機能をサポートするコンポーネントである。階層対応型コンポーネント８２５は、いかなる方法でも実装できる。一実施形態では、例えば、それぞれの階層対応型コンポーネント８２５は、テスト・スキャン経路８２１の一部を形成する第１の部分および制御スキャン経路８２３の一部を形成する第２の部分を備える（つまり、テスト・スキャン経路８２１および制御スキャン経路８２３は、物理コンポーネントの共通グループを使用してサポートされる）。
【００７５】
テスト・スキャン経路８２１は、５７個の非階層対応型テスト・コンポーネント（整数を使用して表される）および６個の階層対応型コンポーネント（ＨＣ００、ＨＣ０１、ＨＣ１０、ＨＣ１１、ＨＣ２０、およびＨＣ２１として示されている）を含む６３個のコンポーネントを備える。テスト・スキャン経路６２１の６３個のコンポーネントは、４つの階層レベルを有する。階層対応型コンポーネントＨＣ００およびＨＣ０１は、第１の階層レベルから第２の階層レベルへのアクセスを提供する。階層対応型コンポーネントＨＣ１０およびＨＣ１１は、第２の階層レベルから第３の階層レベルへのアクセスを提供する。階層対応型コンポーネントＨＣ２０およびＨＣ２１は、第３の階層レベルから第４の階層レベルへのアクセスを提供する。テスト・スキャン経路８２１は、テスト・スキャン経路８２１を動的に制御するために使用できる（つまり、アクティブなテスト・スキャン経路８２１への階層レベルの追加／アクティブなテスト・スキャン経路８２１からの階層レベルの削除を制御する）。
【００７６】
制御スキャン経路８２３は、システム・オン・チップ８００に追加された追加スキャン経路である（制御スキャン経路８２３を追加したため、テスト・スキャン経路８２３として使用される、システム・オン・チップ上で典型的には利用可能なシステム・スキャン経路に加えて）。制御スキャン経路８２３は、テスト・スキャン経路８２１を動的に制御するために使用できる（つまり、アクティブなテスト・スキャン経路８２１への階層レベルの追加／アクティブなテスト・スキャン経路８２１からの階層レベルの削除を制御する）。制御スキャン経路８２３は、階層対応型コンポーネント８２５を横断する（つまり、テスト・スキャン経路８２１および制御スキャン経路８２３は、階層対応型コンポーネント８２５のそれぞれを共有する）。階層対応型コンポーネント８２５の制御部分は、システム・オン・チップ８００のテスト・スキャン経路８２１の動的修正を可能にする方法で階層対応型コンポーネント８２５の各テスト部分を（内部的に）制御する。
【００７７】
図８に示されているように、制御スキャン経路８２３は、コンポーネントのシーケンスＨＣ００→ＨＣ０１→ＨＣ１０→ＨＣ２０→ＨＣ２１→ＨＣ１１を使用して形成される。制御スキャン経路８２３のコンポーネントのシーケンスは、使用可能な階層対応型コンポーネント８２５のシーケンスの単なる一例である（つまり、テスト・コントローラ８１１は、任意の順序で制御スキャン経路８２３に制御ビットを適用することができるので、制御スキャン経路８２３を形成するように階層対応型コンポーネント８２５を任意のシーケンスで接続することができる）。例えば、代替シーケンスＨＴＤＩ、ＨＣ２０、ＨＣ２１、ＨＣ１１、ＨＣ１０、ＨＣ００、ＨＣ０１、ＨＴＤＩは制御スキャン経路８２３に使用することができる。同様に、例えば、代替シーケンスＨＴＤＩ、ＨＣ２１、ＨＣ１０、ＨＣ００、ＨＣ１１、ＨＣ２０、ＨＣ０１、ＨＴＤＩは制御スキャン経路８２３に使用することができる。
【００７８】
テスト・コントローラ８１１は、（図５に関して図示され説明されているのと同様の方法で）制御ロジック８１２を使用してテスト・スキャン経路８２１および制御スキャン経路８２３とインターフェースする。テスト・システム（わかりやすくするために省かれている）は、入力テスト・ベクトルおよび入力制御ベクトルを使用してシステム・オン・チップ８００に対しテストを実行することができる。入力テスト・ベクトルは、１つまたは複数のテストを実行するために（および任意選択により、テスト・スキャン経路８２１の階層制御するために）テスト・スキャン経路８２１に適用されるテスト・ビットストリームである。入力制御ベクトルは、テスト・スキャン経路の階層を制御するために（つまり、入力テスト・ベクトルが伝搬する際に通るテスト・スキャン経路８２１のテスト・コンポーネントを動的に制御するために）制御スキャン経路８２３に適用される制御ビットストリームである。入力テスト・ベクトルをテスト・スキャン経路８２１に適用すると、その結果、出力テスト・ベクトルは、テスト・スキャン経路８２１の出力に結合されている内部ＩＴＤＯ出力を介してテスト・スキャン経路８２１からテスト・コントローラ８１１によって受信される。テスト・コントローラ８１１は、出力テスト・ベクトルをテスト・システムに伝搬し、テスト・システムが出力テスト・ベクトルを処理して、テスト結果を判定する。
【００７９】
図８に関して図示され説明されているように、テスト・スキャン経路８２１および制御スキャン経路８２３による物理コンポーネントの共有は、テスト・スキャン経路８２１の階層を修正するために使用できる２つの手段を構成する（つまり、テスト・スキャン経路８２１を介して階層対応型コンポーネント８２５にアクセスすることによって、または制御スキャン経路８２３を介して階層対応型コンポーネント８２５にアクセスすることによって）。これにより、テスト・システムは、階層対応型コンポーネント８２５にアクセスする２つの手段のうちのどちらが、所定の時点において有利であるかを判定し、有利な方のアクセス手段を使用してテスト・スキャン経路８２１の階層を制御することができる。
【００８０】
本明細書で説明されているように、物理コンポーネント（図８に関して本明細書で図示され説明されているようなもの）を共有することによってテスト・スキャン経路および制御スキャン経路が実現される一実施形態において、階層対応型コンポーネントは、階層対応型コンポーネントを使用して実装されうる（例えば、提案されているＩＥＥＥ  Ｐ１６８７規格で定義されているＳＩＢセルの修正バージョンを使用する、他の階層対応型コンポーネント（例えば、クロスロード・デバイス）を使用する、および同様のものを使用する、さらにはこれらのさまざまな組み合わせを使用する）。提案されているＩＥＥＥ  Ｐ１６８７規格で定義されているＳＩＢセルの修正バージョンを使用して階層対応型コンポーネントが実装される例示的な一実施形態が、図９に関して図示され説明されている。
【００８１】
図９は、図８のシステム・オン・チップのテスト・スキャン経路および制御スキャン経路をサポートするように適合された階層対応コンポーネントの高水準ブロック図を示している。図９に示されているように、階層対応型コンポーネント９１０は、テスト・スキャン経路部分または制御スキャン経路部分のいずれかが、システム・オン・チップのテスト・スキャン経路を動的に修正する（例えば、システム・オン・チップの階層を動的に修正する）ようにテスト・スキャン経路部分を制御できるように、テスト・スキャン経路の一部を形成し、また制御スキャン経路の一部を形成するように適合される。
【００８２】
図８に関して図示され説明されているように、階層対応型コンポーネント９１０は、テスト・スキャン経路（テスト・スキャン経路８２１として例示されている）の一部を形成し、制御スキャン経路（制御スキャン経路８２３として例示されている）の一部を形成する。例えば、階層対応型コンポーネント９１０は、図８の階層対応型コンポーネント８２５のうちの１つであるものとすることができる（例えば、階層対応型コンポーネントＨＣ００、階層対応型コンポーネントＨＣ０１、および同様のもの）。階層対応型コンポーネント９１０は、独立したテスト・スキャン経路および制御スキャン経路をサポートするための任意の方法で実装されうる。
【００８３】
図９に示されているように、一実施形態では、階層対応型コンポーネント９１０は、提案されているＩＥＥＥ  Ｐ１６８７規格において定義されているようなＳＩＢセルの修正バージョンを使用することによって実装できる（ただし、この例示的実装は、わかりやすくするために用意されたもので、階層対応型コンポーネント９１０は、（１つまたは複数の）階層対応型コンポーネントを使用して実装することができることに留意されたい）。このような一実施形態では、標準ＳＩＢセルは、（１）制御スキャン経路用の追加の入力／出力インターフェース（つまり、ＨＴＤＩ／ＨＴＤＯ入力／出力インターフェース）および（２）独立したテスト・スキャン経路および制御スキャン経路をサポートするためのロジックを備えるように修正されている。
【００８４】
図９に示されているように、階層対応型コンポーネント９１０は、ＳＩＢセルの修正バージョンである（例えば、図４に関して本明細書で図示され説明されているＳＩＢセル４２０など）。図９の修正されたＳＩＢセル９１０において、図４のＳＩＢセル４２０は、２つの追加の入力信号（ＨＤＴＩおよびＳｅｌｅｃｔとして示されている）、１つの追加の出力信号（ＨＴＤＯとして示されている）、および１つの追加の信号選択ロジック・コンポーネント（入力制御ＭＵＸ  ９１５として例示されている）を備えるように修正されている。ＳＩＢセル９１０は、ＳＩＢ入力ＭＵＸ  ９１１、ＳＩＢレジスタ９１２、ＵｐＳＩＢ入力ＭＵＸ  ９１３、ＵｐＳＩＢレジスタ９１４、および出力ＭＵＸ  ９１６を備え、これらはそれぞれＳＩＢセル４２０のＳＩＢ入力ＭＵＸ  ４２１、ＳＩＢレジスタ４２２、ＵｐＳＩＢ入力ＭＵＸ  ４２３、ＵｐＳＩＢレジスタ４２４、および出力ＭＵＸ  ４２６と同様に動作する（以下で説明するいくつかの違いを除く）。
【００８５】
図４のＳＩＢセル４２０では、ＴＤＩ入力は、ＳＩＢ入力ＭＵＸ  ４２１の入力ポートのうちの１つに結合される。図９の修正されたＳＩＢセル９１０では、ＴＤＩ入力（テスト・スキャン経路に関連付けられている）は、入力制御ＭＵＸ  ９１５の複数の入力のうちの１つに結合され、新しいＨＴＤＩ入力（制御スキャン経路に関連付けられている）は、入力制御ＭＵＸ  ９１５の複数の入力の別の１つに結合される。入力制御ＭＵＸ  ９１５によるＴＤＩ入力とＨＤＴＩ出力との間の選択は、入力制御ＭＵＸ  ９１５の制御ポートに適用される新しいＳＥＬＥＣＴ信号を使用して制御される。一実施形態では、修正されたＳＩＢセル９１０に適用されるＳＥＬＥＣＴ信号は、図８の入力制御ＤＥＭＵＸ  ５１３の制御ポートおよび制御ロジック８１２の出力制御ＭＵＸ  ５１４に適用される同じ信号である。
【００８６】
図４のＳＩＢセル４２０では、ＴＤＩ入力は、どの信号をＳＩＢセルに渡すかを制御するＳＩＢ入力ＭＵＸ  ４２１の入力ポートのうちの１つに結合される。図９の修正されたＳＩＢセル９１０において、入力制御ＭＵＸ  ９１５の出力は、（ＴＤＩ入力の代わりに）ＳＩＢ入力ＭＵＸ  ９１１の入力ポートに適用される。したがって、ＴＤＩ入力をＳＩＢレジスタ９１２に適用する代わりに、入力制御ＭＵＸ  ９１５とどの信号をＳＩＢレジスタ９１２に受け渡すかを最終的に制御するＳＩＢ入力ＭＵＸ  ９１１とを制御することによって、望み通りに／必要に応じて、ＴＤＩ入力およびＨＴＤＩ入力をそれぞれ、ＳＩＢレジスタ９１２に交互に適用することができる。
【００８７】
図４のＳＩＢセル４２０では、ＳＩＢレジスタ４２２の出力は、ＳＩＢ入力ＭＵＸ  ４２１への入力、ＵｐＳＩＢ入力ＭＵＸ  ４２３への入力、ＷＳｌｏ入力（第２の階層への）、およびＳＩＢレジスタ４２２の出力とＷＳＯｉ出力（第２の階層からの）との間の選択を制御する出力ＭＵＸ  ４２６への複数の入力のうちの１つの入力に結合される。図９の修正されたＳＩＢセル９１０では、ＳＩＢレジスタ９１２の出力は、ＳＩＢ入力ＭＵＸ  ９１１への入力、ＵｐＳＩＢ入力ＭＵＸ  ９１３への入力、ＷＳｌｏ入力（第２の階層への）、ＳＩＢレジスタ９１２の出力とＷＳＯｉ出力（第２の階層からの）との間の選択を制御する出力ＭＵＸ  ９１６への複数の入力のうちの１つの入力、および追加として、ＨＴＤＯ出力に結合される。
【００８８】
図９に示されているように、修正されたＳＩＢセル９１０は、テスト・スキャン経路（ＴＤＩ／ＴＤＯ入力／出力インターフェースを使用し、またＵｐＳＩＢレジスタをコントローラとして使用してアクティブなテスト・スキャン経路へのＷＳｌｏおよびＷＳＯｉの追加／アクティブなテスト・スキャン経路からのＷＳｌｏおよびＷＳＯｉの削除によってテスト・スキャンを動的に修正する能力を備える）および制御スキャン経路（ＨＴＤＩ／ＨＴＤＯ入力／出力インターフェースを使用する）の両方をサポートするように適合される。ＴＤＩ入力およびＴＤＯ出力は、それぞれ、テスト・スキャン経路内の前のコンポーネントと後のコンポーネントとに結合される。ＨＴＤＩ入力およびＨＴＤＯは、それぞれ、制御スキャン経路内の前のコンポーネントと後のコンポーネントとに結合される。
【００８９】
例えば、図８を再び参照して、階層対応型コンポーネント９１０が、階層対応型コンポーネントＨＣ００であると仮定する。この例では、ＴＤＩテスト入力は、非階層対応型テスト・コンポーネント１に結合され、ＴＤＯテスト出力は、非階層対応テスト・コンポーネント２に結合されている。この例では、ＨＴＤＩ制御入力は、テスト・コントローラ９１０のＨＴＤＩポートに結合され、ＨＴＤＯ制御出力は、階層対応型コンポーネントＨＣ００のＨＴＤＩ入力に結合されている（つまり、それぞれの階層対応型コンポーネントの制御ポートは、階層対応型コンポーネント間で制御ビットが直接受け渡しされ、階層対応型コンポーネント間に配置されうる非階層対応型テスト・コンポーネントを通る必要がないように制御スキャン経路内の隣接する階層対応型コンポーネントの制御ポートに直接接続される）。
【００９０】
図１０は、一実施形態による方法を示している。特に、図１０の方法１０００は、テスト・スキャン経路および制御スキャン経路が、独立した物理コンポーネントを使用して実装される（例えば、図６および図７に関して図示され説明されているように）、独立したテスト・スキャン経路および制御スキャン経路を使用してシステム・オン・チップをテストする方法を含む。テストは、テスト・システムによって実行され、テスト・コントローラによって円滑化される。逐次的に実行されるように図示され説明されているけれども、図１０の方法１０００のステップの少なくとも一部は、同時に行われるか、または図１０に関して図示され説明されているのと異なる順序で実行されうる。方法１０００は、ステップ１００２から開始し、ステップ１００４に進む。
【００９１】
ステップ１００４で、入力テスト・ビットストリームが、システム・オン・チップのテスト・スキャン経路に適用される。ステップ１００６で、入力制御ビットストリームが、システム・オン・チップの制御スキャン経路に適用される。入力テスト・ビットストリームは、システム・オン・チップ上でテストを１回または複数回実行するのに使用するように適合される。入力制御ビットストリームは、テスト・スキャン経路の階層を動的に修正するように適合される（これにより、入力テスト・ビットストリームの少なくとも一部が辿る経路を修正する）。入力ビットストリームは、テスト・コントローラによってシステム・オン・チップに適用される。
【００９２】
ステップ１００８で、方法１０００は終了する。本明細書で説明されているように終了として図示され説明されているけれど、第１の出力ビットストリーム（入力ビットストリームに関連付けられている）は、システム・オン・チップから取り込まれ、第２の出力ビットストリーム（制御ビットストリームに関連付けられている）は、システム・オン・チップから取り込まれる。出力ビットストリームは、テスト・コントローラによってシステム・オン・チップから取り込まれる。次いで、出力ビットストリームは、テスト結果を判定するために、テスト・コントローラによって処理することができる。
【００９３】
図１１は、一実施形態による方法を示している。特に、図１１の例示的な方法１１００は、テスト・スキャン経路および制御スキャン経路が、組み合わされた物理コンポーネントを使用して実装される（例えば、図８および図９に関して図示され説明されているように）、独立したテスト・スキャン経路および制御スキャン経路を使用してシステム・オン・チップをテストする方法を含む。テストは、テスト・システムによって実行され、テスト・コントローラによって円滑化される。逐次的に実行されるように図示され説明されているけれども、図１１の方法１１００のステップの少なくとも一部は、同時に行われるか、または図１１に関して図示され説明されているのと異なる順序で実行されうる。方法１１００は、ステップ１１０２から開始し、ステップ１１０４に進む。
【００９４】
ステップ１１０４で、入力テスト・ビットストリームが、システム・オン・チップのテスト・スキャン経路に適用される。
【００９５】
ステップ１１０６で、テスト・スキャン経路または制御スキャン経路を介して（１つまたは複数の）階層対応型コンポーネントにアクセスするかどうかについて決定がなされる。この決定は、１つまたは複数の因子に基づいて行うことができる（例えば、現在実行されている１つまたは複数のテスト、（１つまたは複数の）階層対応型コンポーネントにアクセスするのに要する時間、および同様のもの、さらにはこれらのさまざまな組み合わせに基づいて）。
【００９６】
テスト・スキャン経路を介して（１つまたは複数の）階層対応型コンポーネントにアクセスすべきかどうかを判定する場合、方法１１００は、ステップ１１０８Ｔに進み、そこで、入力制御ビットストリームがテスト・スキャン経路に適用される。制御スキャン経路を介して（１つまたは複数の）階層対応型コンポーネントにアクセスすべきかどうかを判定する場合、方法１１００は、ステップ１１０８Ｃに進み、そこで、入力制御ビットストリームが制御スキャン経路に適用される。
【００９７】
入力テスト・ビットストリームは、システム・オン・チップ上でテストを１回または複数回実行するのに使用するように適合される。入力制御ビットストリームは、テスト・スキャン経路の階層を動的に修正するために１つまたは複数の階層対応型コンポーネントにアクセスするように適合される（これにより、入力テスト・ビットストリームの少なくとも一部が辿る経路を修正する）。入力ビットストリームは、システム・オン・チップのテスト・コントローラを介してテスト・コントローラによってシステム・オン・チップに適用される。
【００９８】
ステップ１１１０で、方法１１００は終了する。本明細書で説明されているように終了として図示され説明されているけれど、第１の出力ビットストリーム（入力ビットストリームに関連付けられている）は、システム・オン・チップから取り込まれ、第２の出力ビットストリーム（制御ビットストリームに関連付けられている）は、システム・オン・チップから取り込まれる。出力ビットストリームは、テスト・コントローラによってシステム・オン・チップから取り込まれる。次いで、出力ビットストリームは、テスト結果を判定するために、テスト・コントローラによって処理することができる。
【００９９】
システム・オン・チップ上に独立したテスト・スキャン経路および制御スキャン経路を実装するために特定の階層対応型コンポーネントを使用することに関してもっぱら図示され説明されているけれども（つまり、提案されているＩＥＥＥ  Ｐ１６８７規格によって定義されているようなＳＩＢセル）、階層対応型コンポーネントを使用して、システム・オン・チップ上に独立したテスト・スキャン経路および制御スキャン経路を実装することができる。
【０１００】
一実施形態では、例えば、独立したテスト・スキャン経路および制御スキャン経路をサポートするために使用される階層対応型コンポーネントは、少なくとも２つの階層レベルをサポートするために使用されうるスイッチング・アーキテクチャをサポートする任意のコンポーネントとすることができる。例えば、スイッチング・アーキテクチャをサポートする階層対応型コンポーネントは、接続されて異なる制御経路を形成するように適合された少なくとも２つの入力および少なくとも２つの出力を有するコンポーネントであってもよい。
【０１０１】
他の実施形態では、例えば、独立したテスト・スキャン経路および制御スキャン経路をサポートするために使用される階層対応型コンポーネントは、少なくとも２つの階層レベルをサポートするために使用されうるバス・アーキテクチャをサポートするコンポーネントとすることができる。例えば、バス・アーキテクチャをサポートする階層対応型コンポーネントは、少なくとも１つのスレーブ・コンポーネントに接続されているゲートウェイ・コンポーネントを備えることができる（例えば、ゲートウェイ・コンポーネントと少なくとも１つのスレーブ・コンポーネントとの間のトランザクションを用いてトランザクションを行う階層を構成する）。
【０１０２】
独立したテスト・スキャン経路および制御スキャン経路を実装するために使用される（１つまたは複数の）階層対応型コンポーネントは、さまざまな他の方法で実装されうる。
【０１０３】
独立したテスト・スキャン経路および制御スキャン経路をサポートする１つのシステム・オン・チップがテスト・システムによってテストされ、独立したスキャン経路の制御が、階層の最上位から行われるテスト環境に関して本明細書でもっぱら図示され説明されているけれども、他の実施形態では、複数のシステム・オン・チップ・コンポーネント（それぞれ独立したテスト・スキャン経路および制御スキャン経路をサポートする）は、テスト・システムによってテストされうる。このような実施形態では、各システム・オン・チップの独立したスキャン経路の制御は、最上位階層および／または階層の他のレベルから行われうる（例えば、１つまたは複数のシステム・オン・チップがスキャン・チェーン内に埋め込まれている場合）。いくつかの例示的な実施形態は、図１２〜図１５に関して図示され説明されている。
【０１０４】
図１２は、テスト・システムが２つのシステム・オン・チップをテストするために使用されるテスト環境の高水準ブロック図を示している。特に、テスト環境１２００では、テスト・システム１２２０は、２つのシステム・オン・チップ１２１０１および１２１０２（システム・オン・チップ１２１０と総称する）をテストするために使用される。図１２に示されているように、システム・オン・チップ１２１０１および１２１０２は、テスト・コントローラ１２１１１および１２１１２をそれぞれ備え、それぞれのシステム・オン・チップ１２１０は、独立したテスト・スキャン経路および制御スキャン経路をサポートする。例えば、システム・オン・チップ１２１０のそれぞれは、図５のシステム・オン・チップ５００と同様の方法で動作する。テスト・システム１２００において、それぞれのテスト・コントローラ１２１１１および１２１１２は、テスト・システム１２２０からのＴＤＩ／ＴＤＯ信号を制御して各システム・オン・チップ１２１０１および１２１０２に対する独立したテスト・スキャン経路および制御スキャン経路（ＩＴＤＩ／ＩＴＤＯおよびＨＴＤＩ／ＨＴＤＯ）をサポートするように適合されている。
【０１０５】
図１３は、テスト・システムがシステム・オン・チップが組み込まれているシステム・オン・チップをテストするために使用されるテスト環境の高水準ブロック図を示している。特に、テスト環境１３００では、テスト・システム１３２０は、組み込みシステム・オン・チップ１３３０が組み込まれているシステム・オン・チップ１３１０をテストするために使用される。システム・オン・チップ１３１０は、テスト・コントローラ１３１１を備える。システム・オン・チップ１３１０は、独立したテスト・スキャン経路および制御スキャン経路をサポートする。図１３に示されているように、組み込みシステム・オン・チップ１３３０は、ゲートウェイ１３３１を備え、システム・オン・チップ１３１０のテスト・コントローラ１３１１からテスト・スキャン経路を介して（ＩＴＤＩ／ＩＴＤＯを介して）アクセスされる。システム・オン・チップ１３１０のＩＴＤＩは、組み込みシステム・オン・チップ１３３０へのＴＤＩ入力であり、システム・オン・チップ１３１０のＩＴＤＯは、組み込みシステム・オン・チップ１３１０からのＴＤＯ出力である。システム・オン・チップ１３１０のテスト・コントローラ１３１１との間でやり取りされるＩＴＤＩ／ＩＴＤＯテスト・スキャン経路の信号は、組み込みシステム・オン・チップ１３３０のゲートウェイ１３３１との間でやり取りされる入力／出力信号である。組み込みシステム・オン・チップ１３３０は、独立したテスト・スキャン経路および制御スキャン経路をサポートする。したがって、システム・オン・チップ１３１０および組み込みシステム・オン・チップ１３３０は、それぞれ、図５のシステム・オン・チップ５００と同様の方法で動作する。
【０１０６】
図１４は、テスト・システムが組み込みシステム・オン・チップも含むシステム・オン・チップが組み込まれているシステム・オン・チップをテストするために使用されるテスト環境の高水準ブロック図を示している。図１４に示されているように、図１４のテスト環境１４００は、組み込みシステム・オン・チップ１３３０が組み込みシステム・オン・チップ１４３０をさらに含む図１３のテスト環境１３００に類似している。組み込みシステム・オン・チップ１４３０は、ゲートウェイ１４３１を備える。組み込みシステム・オン・チップ１３３０のテスト・スキャン経路は、ゲートウェイ１４３１へのＴＤＩ入力として、またゲートウェイ１４３１からのＴＤＯ出力として使用される。言い換えると、組み込みシステム・オン・チップ１３３０のＩＴＤＩは、組み込みシステム・オン・チップ１４３０へのＴＤＩ入力であり、組み込みシステム・オン・チップ１３３０のＩＴＤＯ出力は、組み込みシステム・オン・チップ１４３０からのＴＤＯ出力である。組み込みシステム・オン・チップ１４３０は、独立したテスト・スキャン経路および制御スキャン経路もサポートする。したがって、システム・オン・チップ１３１０および組み込みシステム・オン・チップ１３３０および１４３０は、それぞれ、図５のシステム・オン・チップ５００と同様の方法で動作する。
【０１０７】
図１５は、システム・オン・チップが階層レベルの１つの中に組み込まれている図５のシステム・オン・チップの高水準ブロック図を示している。特に、図１５のシステム・オン・チップ１５００は、階層対応型コンポーネントＨＣ２０を介してすでにアクセス可能であるバウンダリ・スキャン・セルのチェーンが組み込みシステム・オン・チップ１５１０で置き換えられ、組み込みシステム・オン・チップ１５１０へのアクセスを提供する図５のシステム・オン・チップ５００である。組み込みシステム・オン・チップ１５１０は、ゲートウェイ１５１１を備える。図１５に示されているように、組み込みシステム・オン・チップ１５１０へのアクセスは、テスト・コントローラ５１１（つまり、階層の最上位）からは行えず、むしろ、組み込みシステム・オン・チップ１５１０へのアクセスは、階層の下位レベル（例示的に、ＨＣ２０およびゲートウェイ１５１１を介して）から行われる。システム・オン・チップ１５００のテスト・スキャン経路（ＩＴＤＩ／ＩＴＤＯ）は、組み込みシステム・オン・チップ１５１０の入力／出力を行う。言い換えると、システム・オン・チップ１５００のテスト・スキャン経路のＩＴＤＩは、ゲートウェイ１５１１へのＴＤＩ入力であり（例えば、ＨＣ２０のＷＳｌｏを介して）、システム・オン・チップ１５００のテスト・スキャン経路のＩＴＤＯ出力は、ゲートウェイ１５１１からのＴＤＯ出力である（例えば、ＨＣ２０のＷＳＯｉを介して）。
【０１０８】
図１３、図１４、および図１５に示されているように、組み込みシステム・オン・チップのゲートウェイ（組み込みシステム・オン・チップ１３３０、１４３０、および１５１０のゲートウェイ、１３３１、１４３１、および１５１１と例示されている）は、多くの方法で実装可能である。一実施形態では、ゲートウェイは、望み通りに／必要に応じて、テスト・スキャン経路および制御スキャン経路上に入力ビットストリームを分割し、望み通りに／必要に応じて、テスト・スキャン経路出力および制御スキャン経路出力から出力ビットストリームを選択するように適合された制御ロジックとして実装することができる。このような一実施形態では、例えば、ゲートウェイは、図５の制御ロジック５１２と同様の形で実装することができる。一実施形態では、ゲートウェイは、テスト・コントローラとして実装されうる（例えば、図５に関して図示され説明されているテスト・コントローラ５１１など）。一実施形態では、ゲートウェイは、階層対応型コンポーネント（例えば、ＳＩＢ、クロスロード・デバイス、および同様のもの）として実装されうる。ゲートウェイは、さまざまな他の方法で実装することができる。
【０１０９】
図１２〜１５の例示的な実施形態に示されているように、階層の多数のレベルを使用したモジュール式をサポートすることができる。これにより、多くのシステム・オン・チップ・デバイスを階層の任意の数のレベルで実装することができ、さらに、階層の任意のレベルから制御することができる。これにより、テスト・スキャン経路（例えば、階層の１つのレベルにおけるスキャン経路から分割されている）をさらに分割して、階層の他のレベルで独立したテスト・スキャン経路および制御スキャン経路を形成することができる。したがって、多数の階層レベルおよび多数のレベルのテスト・スキャン経路および制御スキャン経路をサポートする、任意のレベルのモジュール式をサポートすることができる。
【０１１０】
図１６は、本明細書で説明されている機能を実行する際に使用するのに適している汎用コンピュータの高水準ブロック図を示している。図１６に示されているように、システム１６００は、プロセッサ要素１６０２（例えば、ＣＰＵ）、メモリ１６０４、例えば、ランダム・アクセス・メモリ（ＲＡＭ）および／または読み出し専用メモリ（ＲＯＭ）、テスト・モジュール１６０５、およびさまざまな入力／出力デバイス１６０６（例えば、限定はしないが、テープ・ドライブ、フロッピ・ドライブ、ハードディスク・ドライブまたはコンパクト・ディスク・ドライブ、受信機、送信機、スピーカ、ディスプレー、出力ポート、およびユーザ入力デバイス（キーボード、マウス、および同様のものなど）を含む、ストレージ・デバイス）を備える。
【０１１１】
本発明は、ソフトウェアおよび／またはソフトウェアとハードウェアの組み合わせにより、例えば、特定用途向け集積回路（ＡＳＩＣ）、汎用コンピュータ、または他のハードウェア同等物を使用して実装することができることに留意されたい。一実施形態では、本発明のテスト・プロセス１６０５は、メモリ１６０４内にロードされ、プロセッサ１６０２によって実行されることで、上述の機能を実装することができる。そのようなものとして、本発明のテスト・プロセス１６０５（関連付けられているデータ構造体を含む）は、コンピュータ可読媒体またはキャリア、例えば、ＲＡＭメモリ、磁気もしくは光ドライブもしくはディスケット、および同様のものに格納することができる。
【０１１２】
本発明の教示を組み込んださまざまな実施形態が、本明細書において図示され詳細に説明されているけれども、当業者であれば、なおもこれらの教示を組み込んだ他の多くの変更実施形態を容易に考案することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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