(57)【特許請求の範囲】
【請求項１】
ライト命令を検知して、磁気ランダムアクセスメモリマクロにおけるデータの読み出し動作又は書き込み動作を中止する第１信号を出力するライト命令検出部と、
前記第１信号に基づいて、前記磁気ランダムアクセスメモリマクロにおける前記読み出し動作又は前記書き込み動作を中止し、書込み用として入力された他のデータの書き込み動作を開始する第２信号を前記磁気ランダムアクセスメモリマクロに出力する動作制御部と
を具備する
磁気ランダムアクセスメモリの制御回路。
【請求項２】
請求項１に記載の磁気ランダムアクセスメモリの制御回路であって、
前記ライト命令検出部は、ライトイネーブル状態のとき、前記データの入力が前記他のデータの入力に変化したことを検出して前記第１信号を出力する
磁気ランダムアクセスメモリの制御回路。
【請求項３】
請求項１又は２に記載の磁気ランダムアクセスメモリの制御回路であって、
リード命令を検知して、前記磁気ランダムアクセスメモリマクロにおける前記データの前記読み出しを開始する第３信号を出力するリード命令検出部を更に具備し、
前記動作制御部は、前記第３信号に基づいて、前記磁気ランダムアクセスメモリマクロにおける前記読み出し動作を開始する第４信号を前記磁気ランダムアクセスメモリマクロに出力する
磁気ランダムアクセスメモリの制御回路。
【請求項４】
請求項１乃至３のいずれか一項に記載の磁気ランダムアクセスメモリの制御回路と、
前記制御回路に接続された前記磁気ランダムアクセスメモリマクロと
を具備する
磁気ランダムアクセスメモリ。
【請求項５】
磁気ランダムアクセスメモリの制御方法であって、
ライト命令を検知して、磁気ランダムアクセスメモリマクロにおけるデータの読み出し動作又は書き込み動作を中止する第１信号を出力するステップと、
前記第１信号に基づいて、前記磁気ランダムアクセスメモリマクロにおける前記読み出し動作又は前記書き込み動作を中止するステップと、
書込み用として入力された他のデータの書き込み動作を開始する第２信号を前記磁気ランダムアクセスメモリマクロに出力するステップと
を具備する
磁気ランダムアクセスメモリの制御方法。
【請求項６】
請求項５に記載の磁気ランダムアクセスメモリの制御方法であって、
前記第１信号を出力するステップは、
ライトイネーブル状態のとき、前記データの入力が前記他のデータの入力に変化したことを検出して前記第１信号を出力するステップ
を備える
磁気ランダムアクセスメモリの制御方法。
【請求項７】
請求項５又は６に記載の磁気ランダムアクセスメモリの制御方法であって、
リード命令を検知して、前記磁気ランダムアクセスメモリマクロにおける前記データの前記読み出しを開始する第３信号を出力するリード命令検出部を更に具備し、
前記動作制御部は、前記第３信号に基づいて、前記磁気ランダムアクセスメモリマクロにおける前記読み出し動作を開始する第４信号を前記磁気ランダムアクセスメモリマクロに出力する
磁気ランダムアクセスメモリの制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気ランダムアクセスメモリ（ＭＲＡＭ）の制御回路、ＭＲＡＭ及びその制御方法に関し、特に磁気抵抗素子（ＭＴＪ素子）を利用したＭＲＡＭの制御方法、ＭＲＡＭ、及びその制御回路に関する。
【背景技術】
【０００２】
磁気ランダムアクセスメモリ（ＭＲＡＭ：Ｍａｇｎｅｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）は、読み書き回数が無制限、低電圧動作、高速動作が可能な不揮発メモリである。現在の電子機器にはＳＲＡＭ（Ｓｔａｔｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）やＤＲＡＭ（Ｄｙｎａｍｉｃ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）が主メモリとして多用され、これらのメモリデバイスをＭＲＡＭに置き換えることが期待されている。よって、ＭＲＡＭのインターフェースはＳＲＡＭやＤＲＡＭのインターフェースと互換であることが望ましい。【０００３】
図１Ａ及び図１Ｂは、汎用のＳＲＡＭインターフェースを図示している。すなわち、図１Ａは汎用のＳＲＡＭインターフェースのリード・タイミング・チャートを示す。図１Ｂは汎用のＳＲＡＭインターフェースのライト・タイミング・チャートをそれぞれ示している。ただし、図１Ａ及び図１Ｂにおいて、（ａ）はアドレス（アドレス信号）、（ｂ）はチップセレクト信号（／ＣＳ）、（ｃ）はライトイネーブル信号（／ＷＥ）、（ｄ）は出力イネーブル信号（／ＯＥ）、（ｅ）はデータ入力（Ｉ／Ｏ（ｉｎｐｕｔ））又はデータ出力（Ｉ／Ｏ（ｏｕｔｐｕｔ））をそれぞれ示している。【０００４】
図１Ａにおいて、ｔ０〜ｔ４ではアドレス制御によるリード・アクセス方法、ｔ４〜ｔ１０ではチップセレクト信号（／ＣＳ）制御によるリード・アクセス方法がそれぞれ実行される。図１Ａに示すように、ライトイネーブル信号（／ＷＥ）がＨレベルの状態で、チップセレクト信号（／ＣＳ）がＬレベルに遷移した時（ｔ５）、あるいは、アドレス（Ａｄｄ）が変化した時（ｔ０）、それに応答してリード動作（図中、「リード」で表示）が開始される（ｔ６〜ｔ８、ｔ１〜ｔ２）。この時、出力イネーブル信号（／ＯＥ）がＬレベルであれば読み出し結果が外部データバス（Ｉ／Ｏ）に出力される（図中、「データ出力」で表示）。【０００５】
図１Ｂにおいて、ｔ０〜ｔ３ではチップセレクト信号（／ＣＳ）制御によるライト・アクセス方法、ｔ３〜ｔ６ではライトイネーブル信号（／ＷＥ）制御によるライト・アクセス方法がそれぞれ実行される。図１Ｂに示すように、チップセレクト信号（／ＣＳ）がＬレベルの状態で、ライトイネーブル信号（／ＷＥ）がＨレベルに遷移した時（ｔ４）、あるいは、ライトイネーブル信号（／ＷＥ）がＬレベルの状態で、チップセレクト信号（／ＣＳ）がＨレベルに遷移した時（ｔ１）、それに応答してライト動作（図中、「ライト」で表示）が開始される（ｔ１〜ｔ２、ｔ４〜ｔ５）。この時、出力イネーブル信号（／ＯＥ）はＨレベルであり、外部データバス（Ｉ／Ｏ）から書き込みデータが入力される（図中、「データ入力」で表示）。【０００６】
発明者は、今回初めて以下のような事実を新たに発見した。
ＭＲＡＭのインターフェースをＳＲＡＭのインターフェースと互換にする場合、ＭＲＡＭ特有の課題が存在する。すなわち、ＭＲＡＭは書き込み動作中に書き込みデータを変更できないことが課題となる。ＭＲＡＭの書き込み動作は、メモリセルに書き込み電流を流すことにより実行され、その電流の向きにより書き込みデータが書き換えられる。しかし、書き込み動作中にデータが変化すると、書き込み電流の向きを変更する必要がある。また、書き込みデータ変更後の電流パルス幅も不確定となり、書き込み動作の信頼性が著しく低下する。【０００７】
一方、ＳＲＡＭインターフェースにおいては、ライトコマンドを入力してから書き込みデータを確定すれば良い。即ち、チップセレクト信号（／ＣＳ）とライトイネーブル信号（／ＷＥ）が共にＬレベルである時間（〜ｔ１）は書き込みデータが確定しておらず（変化させても良く）、チップセレクト信号（／ＣＳ）かライトイネーブル信号（／ＷＥ）のいずれか一方がＨレベルになる時間（ｔ１）までに書き込みデータを確定していれば良い（図１Ｂ参照）。そのため、ＭＲＡＭインターフェースをＳＲＡＭインターフェースと互換にする場合、ＭＲＡＭにおいてもチップセレクト信号（／ＣＳ）かライトイネーブル信号（／ＷＥ）のいずれかがＨレベルになってから書き込み動作を開始する必要がある。従って、次のサイクルを開始するには書き込み動作が終了するまで待つ必要がある。一般的なＭＲＡＭにおける書き込み時間は１０ｎｓ程度であるから、チップセレクト信号（／ＣＳ）かライトイネーブル信号（／ＷＥ）がＨレベルになってから次サイクルのアドレスを確定するまでのアドレス・ホールド時間（ｔＡＨ）は１０ｎｓ以上となる。よって、ＳＲＡＭの場合の０ｎｓ程度と比較して、実質的にサイクル時間が長くなり、高速性が失われてしまう。【０００８】
関連する技術として、特表２００４−５３０２４０号公報（対応米国特許ＵＳ６４１８０４６（Ｂ１））に磁気抵抗メモリが開示されている。この磁気抵抗メモリは、共通基板の上に形成される。この磁気抵抗メモリは、第１及び第２の磁気抵抗メモリアレイと、複数のワード／デジットラインと、スイッチング回路と、カレントソースとからなる。第１及び第２の磁気抵抗メモリアレイは、基板上で互いに離間して設けられ、それぞれが複数の行及び列に配置された複数の磁気抵抗メモリセルを有する。複数のワード／デジットラインは、それぞれが第１及び第２の磁気抵抗メモリアレイの各々における各行の磁気メモリセルに磁気的に結合する。スイッチング回路は、基板上の第１及び第２の磁気抵抗メモリアレイの間に設けられ、第１及び第２の磁気抵抗メモリアレイのいずれか一方のある行の磁気抵抗メモリセルのワード／デジットラインを選択するように設計された。カレントソースは、基板上の前記スイッチング回路に隣接して設けられ、行の磁気抵抗メモリセルの選択されたワード／デジットラインに書き込み電流を供給するためにスイッチング回路に接続されている。【０００９】
特開２００２−１８４１７４号公報（対応欧州出願ＥＰ１３５１２５０（Ａ１））に半導体記憶装置が開示されている。この半導体記憶装置は、リフレッシュを必要とするメモリセルを有し、外部から供給されるアクセスアドレスの示すメモリセルにアクセスする。この半導体記憶装置は、リフレッシュアドレス生成手段と、リフレッシュ用クロック信号発生手段と、アドレス変化検出手段と、制御手段とを具備する。リフレッシュアドレス生成手段は、リフレッシュの対象となるメモリセルを示すリフレッシュアドレスを生成する。リフレッシュ用クロック信号発生手段は、リフレッシュ動作の時間間隔の基準となるリフレッシュ用クロック信号を発生する。アドレス変化検出手段は、アクセスアドレスの変化を検出してアクセスアドレス変化検出信号を発生する。制御手段は、リフレッシュ用クロック信号をトリガとして、アクセスアドレス変化検出信号の発生に基づくリフレッシュ動作を許可するためのリフレッシュ許可信号を活性化させ、アクセスアドレス変化検出信号の発生をトリガにしてリフレッシュアドレスに対応するメモリセルに対してリフレッシュを行ってからアクセスアドレスが示すメモリセルに対するアクセスを実行する。【００１０】
特開２００３−２１７２７７号公報（対応米国特許ＵＳ６６８３８０７（Ｂ２））に薄膜磁性体記憶装置が開示されている。この薄膜磁性体記憶装置は、各々が磁気的にデータ記憶を実行する複数のメモリセルが行列状に配置されたメモリアレイを備える。各前記メモリセルは、磁気記憶部を有し、プログラム回路をさらに備える。磁気記憶部は、２通りの方向のいずれかに磁化されることによってデータ記憶を実行する。プログラム回路は、複数のメモリセルに対するデータ読出およびデータ書込の少なくとも一方に用いる情報を記憶する。プログラム回路は、各々が、情報を構成するプログラムデータをプログラム状態時に記憶する複数のプログラムユニットを含む。各前記プログラムユニットは、各々が２通りの方向のいずれかに磁化される２個のプログラムセルを有する。各前記プログラムユニットにおいて、プログラム状態時に、２個のプログラムセルのうちの一方のプログラムセルは、非プログラム状態時と異なる方向に磁化される。【００１１】
特開平８−１４７９８０号公報（対応米国特許ＵＳ５６５０９７８（Ａ））に半導体記憶装置が開示されている。この半導体記憶装置は、メモリセルと、信号発生手段と、データ書込手段とを備える。信号発生手段は、外部から供給される入力データの変化または外部から供給される書込制御信号のいずれかに応答して、所定期間の間データ遷移検出信号を発生する。データ書込手段は、書込制御信号およびデータ遷移検出信号がともに供給されるとき、入力データを前記メモリセルに書込む。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特表２００４−５３０２４０号公報
【特許文献２】特開２００２−１８４１７４号公報
【特許文献３】特開２００３−２１７２７７号公報
【特許文献４】特開平８−１４７９８０号公報
【発明の概要】
【００１３】
本発明の目的は、ＳＲＡＭインターフェースと互換性を有するＭＲＡＭインターフェースを備えるＭＲＡＭ、ＭＲＡＭの制御回路、及びＭＲＡＭの制御方法を提供することにある。
【００１４】
本発明の磁気ランダムアクセスメモリの制御回路は、ライト命令検出部と、動作制御部とを具備する。ライト命令検出部は、ライト命令を検知して、磁気ランダムアクセスメモリマクロにおけるデータの読み出し動作又は書き込み動作を中止する第１信号を出力する。動作制御部は、第１信号に基づいて、磁気ランダムアクセスメモリマクロにおける読み出し動作又は書き込み動作を中止し、他のデータの書き込み動作を開始する第２信号を磁気ランダムアクセスメモリマクロに出力する。
【００１５】
本発明の磁気ランダムアクセスメモリは、上記段落に記載の磁気ランダムアクセスメモリの制御回路と、制御回路に接続された磁気ランダムアクセスメモリマクロとを具備する。
【００１６】
本発明の磁気ランダムアクセスメモリの制御方法は、ライト命令を検知して、磁気ランダムアクセスメモリマクロにおけるデータの読み出し動作又は書き込み動作を中止する第１信号を出力するステップと、第１信号に基づいて、磁気ランダムアクセスメモリマクロにおける読み出し動作又は書き込み動作を中止するステップと、他のデータの書き込み動作を開始する第２信号を磁気ランダムアクセスメモリマクロに出力するステップとを具備する。
【００１７】
本発明によれば、ＳＲＡＭインターフェースと互換性を有するＭＲＡＭインターフェースを備えるＭＲＡＭ、ＭＲＡＭの制御回路、及びＭＲＡＭの制御方法を提供可能となる。
【図面の簡単な説明】
【００１８】
【図１Ａ】図１Ａは汎用のＳＲＡＭインターフェースのリード・タイミング・チャートを示している。
【図１Ｂ】図１Ｂは汎用のＳＲＡＭインターフェースのライト・タイミング・チャートを示している。
【図２】図２は、本発明の実施の形態に係るＭＲＡＭの構成を示すブロック図である。
【図３】図３は、本発明の実施の形態に係るＭＲＡＭコントローラによるライトイネーブル信号制御でのライト・アクセス方法を示すタイミング・チャートである。
【図４】図４は、本発明の実施の形態に係るＭＲＡＭコントローラによるチップセレクト信号制御でのライト・アクセス方法を示すタイミング・チャートである。
【発明を実施するための形態】
【００１９】
以下、本発明の磁気ランダムアクセスメモリ（ＭＲＡＭ）の制御回路、ＭＲＡＭ、及びその制御方法の実施の形態に関して、添付図面を参照して説明する。
【００２０】
まず、本発明の実施の形態に係るＭＲＡＭ及びＭＲＡＭの制御回路について説明する。図２は、本発明の実施の形態に係るＭＲＡＭの構成を示すブロック図である。ＭＲＡＭ１は、ＭＲＡＭマクロ２と制御回路３とを具備する。
【００２１】
ＭＲＡＭマクロ２は、磁気抵抗素子（ＭＴＪ（Ｍａｇｎｅｔｉｃ  Ｔｕｎｎｅｌｉｎｇ  Ｊｕｎｃｔｉｏｎ）素子）を用いた複数のメモリセルが行列に配置されたメモリアレイと、その周辺に配置されるロウ・デコーダ及びカラム・デコーダと、センスアンプと、書き込み回路と（以上、図示されず）を備えている。ＭＲＡＭマクロ２の動作は、制御回路３により制御される。
【００２２】
制御回路３は、メモリセルのアドレス（アドレス信号）と、チップセレクト信号（／ＣＳ）と、ライトイネーブル信号（／ＷＥ）と、入力データＤｉｎとに基づいて、ＳＡＥＮ信号及び／又はＷＡＥＮ信号を活性化させ、アドレス信号及び／又は入力データＤｉｎと共にＭＲＡＭマクロ２へ出力する。それにより、制御回路３は、ＭＲＡＭマクロ２の動作を制御する。制御回路３は、ＡＴＤ発生器５、ＤＴＤ発生器６、ＯＲ回路７、リード／ライト制御回路８を備える。
【００２３】
ＡＴＤ発生器５は、アドレスの変化、及び、チップセレクト信号（／ＣＳ）がイネーブル状態（Ｌレベル）になったことを検出し、ワン・パルスのＡＴＤ（Ａｄｄｒｅｓｓ  Ｔｒａｎｓｆｅｒ  Ｄｅｔｅｃｔ）信号を出力する。
【００２４】
ＤＴＤ発生器６は、データ入力（Ｄｉｎ）の変化、及び、チップセレクト信号（／ＣＳ）とライトイネーブル信号（／ＷＥ）が共にＬレベルになったことを検出し、ワン・パルスのＤＴＤ（Ｄａｔａ  Ｔｒａｎｓｆｅｒ  Ｄｅｔｅｃｔ）信号を出力する。また、ＤＴＤ発生器６は、内部のライトイネーブル信号（ＩＷＥＢ）を出力する。内部ライトイネーブル信号（ＩＷＥＢ）は、実質的にライトイネーブル信号（／ＷＥ）と同じ信号であり、内部クロック信号（ＩＣＬＫ：後述）に対してタイミング調整されている。
【００２５】
ＯＲ回路７は、ＡＴＤ信号とＤＴＤ信号の論理和（ＯＲ）により、内部のクロック信号（ＩＣＬＫ）を生成して、出力する。ここで、ＡＴＤ発生器５、ＤＴＤ発生器６及びＯＲ回路７を併せた回路は、リード／ライト制御回路８がリード／ライトの判断をするための制御信号を出力している制御信号出力回路と見ることもできる。
【００２６】
リード／ライト制御回路８は、内部クロック信号（ＩＣＬＫ）と内部ライトイネーブル信号（ＩＷＥＢ）を入力として、リード制御信号（ＳＡＥＮ）とライト制御信号（ＷＡＥＮ）を出力する。例えば、内部クロック信号（ＩＣＬＫ）がＨレベルに遷移した時、内部ライトイネーブル信号（ＩＷＥＢ）がＨレベルであればリード命令が入力されたと判断し、リード制御信号（ＳＡＥＮ）を活性化する。また、内部クロック信号（ＩＣＬＫ）がＨレベルに遷移した時、内部ライトイネーブル信号（ＩＷＥＢ）がＬレベルであればライト命令が入力されたと判断し、ライト制御信号（ＷＡＥＮ）を活性化する。
【００２７】
ＭＲＡＭマクロ２は、アドレス信号と、チップセレクト信号（／ＣＳ）と、ライトイネーブル信号（／ＷＥ）と、入力データＤｉｎとに基づいて、リード制御信号（ＳＡＥＮ）が活性化されると、デコーダにより入力アドレスに対応した行列を選択状態にし、選択されたメモリセルの記憶状態をセンスアンプにより読み出す。一方、ライト制御信号（ＷＡＥＮ）が活性化されると、デコーダにより入力アドレスに対応した行列を選択状態にし、入力データを選択メモリセルに書き込む。
【００２８】
次に、本発明の実施の形態に係るＭＲＡＭの動作（読み出し動作及び書き込み動作）について説明する。
まず、本発明の実施の形態に係るＭＲＡＭコントローラによるＭＲＡＭでの読み出し動作について、図１Ａを用いて説明する。このＭＲＡＭの読み出し動作は、基本的に従来のＭＲＡＭと同じ動作である。
【００２９】
図１Ａの１サイクル目（ｔ０〜ｔ４）は、アドレス制御によるリード・アクセス方法を示している。チップセレクト信号（／ＣＳ）がイネーブル（Ｌレベル）状態、かつ、ライトイネーブル信号（／ＷＥ）がディセーブル（Ｈレベル）状態において、アドレスが変化した場合（ｔ０）、ＡＴＤ発生器５はワン・パルス波形のＡＴＤ信号を出力する（図示されず）。それにより、ＯＲ回路７は、ワン・パルス波形の内部クロック信号（ＩＣＬＫ）を出力する（図示されず）。一方、ＤＴＤ発生器６は、ライトイネーブル信号（／ＷＥ）がＨレベル状態なので、Ｈレベルの状態の内部ライトイネーブル信号（ＩＷＥＢ）を出力する（図示されず）。すなわち、内部ライトイネーブル信号（ＩＷＥＢ）がＨレベルの状態で内部クロック信号（ＩＣＬＫ）が立ち上がる。この時、リード／ライト制御回路８は、リード制御信号（ＳＡＥＮ）を活性化し、読み出し動作が開始される（ｔ１〜ｔ２）。読み出し結果は、出力イネーブル信号（／ＯＥ）がイネーブル（Ｌレベル）状態の時にデータバスへ出力される（ｔ２〜ｔ３）。
【００３０】
図１Ａの２サイクル目（ｔ４〜ｔ１０）は、チップセレクト信号（／ＣＳ）制御によるリード・アクセス方法を示している。ライトイネーブル信号（／ＷＥ）がディセーブル（Ｈレベル）状態において、アドレスが確定してからチップセレクト信号（／ＣＳ）をイネーブル（Ｌレベル）状態にした場合（ｔ５）、ＡＴＤ発生器５はワン・パルス波形のＡＴＤ信号を出力する（図示されず）。それにより、ＯＲ回路７は、ワン・パルス波形の内部クロック信号（ＩＣＬＫ）を出力する（図示されず）。一方、ＤＴＤ発生器６は、ライトイネーブル信号（／ＷＥ）がＨレベル状態なので、Ｈレベルの状態の内部ライトイネーブル信号（ＩＷＥＢ）を出力する（図示されず）。すなわち、内部ライトイネーブル信号（ＩＷＥＢ）がＨレベルの状態で内部クロック信号（ＩＣＬＫ）が立ち上がる。この時、リード／ライト制御回路８は、リード制御信号（ＳＡＥＮ）を活性化し、読み出し動作が開始される（ｔ６〜ｔ８）。読み出し結果は、出力イネーブル信号（／ＯＥ）がイネーブル（Ｌレベル）状態の時にデータバスへ出力される（ｔ７〜ｔ９）。
【００３１】
ここで、チップセレクト信号（／ＣＳ）がＬレベル状態、かつ、ライトイネーブル信号（／ＷＥ）がＨレベル状態において、アドレスが変化した場合、あるいは、ライトイネーブル信号（／ＷＥ）がＨレベル状態において、アドレスが確定してからチップセレクト信号（／ＣＳ）をＬレベル状態にした場合、それらはいずれもリード命令が入力された場合と考えることができる。
【００３２】
次に、本発明の実施の形態に係るＭＲＡＭコントローラによるＭＲＡＭでの書き込み動作について図３、図４を用いて説明する。
図３は、本発明の実施の形態に係るＭＲＡＭコントローラによるライトイネーブル信号（／ＷＥ）制御でのライト・アクセス方法を示すタイミング・チャートである。チップセレクト信号（／ＣＳ）がイネーブル（Ｌレベル）状態、かつ、ライトイネーブル信号（／ＷＥ）がディセーブル（Ｈレベル）状態において、アドレスが変化した場合（ｔ０）、ＡＴＤ発生器５はワン・パルス波形のＡＴＤ信号を出力する（図示されず）。それにより、ＯＲ回路７は、ワン・パルス波形の内部クロック信号（ＩＣＬＫ）を出力する（ｔ１）。一方、ＤＴＤ発生器６は、ライトイネーブル信号（／ＷＥ）がＨレベル状態なので、Ｈレベルの状態の内部ライトイネーブル信号（ＩＷＥＢ）を出力する（図示されず）。すなわち、内部ライトイネーブル信号（ＩＷＥＢ）がＨレベルの状態で内部クロック信号（ＩＣＬＫ）が立ち上がる。この時、リード／ライト制御回路８はリード制御信号（ＳＡＥＮ）を活性化し、読み出し動作が開始される（ｔ２〜）。
【００３３】
このサイクル内で、ライトイネーブル信号（／ＷＥ）がイネーブル（Ｌレベル）状態に変化した場合（ｔ４）、ＤＴＤ発生器６は、ワン・パルス波形のＤＴＤ信号を出力する（図示されず）。それにより、ＯＲ回路７は、再び、ワン・パルス波形の内部クロック信号（ＩＣＬＫ）を出力する（ｔ５）。一方、ＤＴＤ発生器６は、ライトイネーブル信号（／ＷＥ）がＬレベル状態なので、Ｌレベルの状態の内部ライトイネーブル信号（ＩＷＥＢ）を出力する（図示されず）。すなわち、内部ライトイネーブル信号（ＩＷＥＢ）がＬレベルの状態で内部クロック信号（ＩＣＬＫ）が立ち上がる。この時、リード／ライト制御回路８はライト制御信号（ＷＡＥＮ）を活性化し、書き込み動作が開始される（ｔ６〜ｔ７）。
【００３４】
もし、読み出し動作中のタイミングでライト命令が制御回路３に入力されたならば、以下の動作により読み出し動作を強制終了（中断）し、書き込み動作を開始してもよい。ただし、ライト命令は、チップセレクト信号（／ＣＳ）がＬレベルの状態で、ライトイネーブル信号（／ＷＥ）がＬレベルに遷移した場合、あるいは、ライトイネーブル信号（／ＷＥ）がＬレベルの状態で、チップセレクト信号（／ＣＳ）がＬレベルに遷移した場合をいう（以下の図４において同じ）。
【００３５】
その場合、ライトイネーブル信号（／ＷＥ）のＬレベル状態への変化に対応して、内部ライトイネーブル信号（ＩＷＥＢ）がＬレベル状態へ変化する。リード／ライト制御回路８は、ＤＴＤ信号に基づく内部クロック信号（ＩＣＬＫ）に応答して、リード制御信号（ＳＡＥＮ）を非活性（Ｌレベル）にして、読み出し動作を強制終了する（ｔ５）。すなわち、内部ライトイネーブル信号（ＩＷＥＢ）がＬレベルの状態で内部クロック信号（ＩＣＬＫ）が立ち上ったタイミングで、リード制御信号（ＳＡＥＮ）を非活性（Ｌレベル）にして、読み出し動作を強制終了する。それと共に、ライト制御信号（ＷＡＥＮ）を活性化し、書き込み動作を開始する（ｔ６〜ｔ７）。
【００３６】
図４は、本発明の実施の形態に係るＭＲＡＭコントローラによるチップセレクト信号（／ＣＳ）制御でのライト・アクセス方法を示すタイミング・チャートである。ライトイネーブル信号（／ＷＥ）はイネーブル（Ｌレベル）状態、かつ、アドレスが確定（ｔ０）後にチップセレクト信号（／ＣＳ）がイネーブル（Ｌレベル）状態に変化した場合（ｔ１）、ＤＴＤ発生器６はワン・パルス波形のＤＴＤ信号を出力する（図示されず）。それにより、ＯＲ回路７は、ワン・パルス波形の内部クロック信号（ＩＣＬＫ）を出力する（ｔ２）。一方、ＤＴＤ発生器６は、ライトイネーブル信号（／ＷＥ）がＬレベル状態なので、Ｌレベルの状態の内部ライトイネーブル信号（ＩＷＥＢ）を出力する（図示されず）。すなわち、内部ライトイネーブル信号（ＩＷＥＢ）がＬレベルの状態で内部クロック信号（ＩＣＬＫ）が立ち上がる。この時、リード／ライト制御回路８はライト制御信号（ＷＡＥＮ）を活性化し、書き込み動作が開始される（ｔ２〜）。
【００３７】
ここで、ＳＲＡＭインターフェースでは、このタイミングにおいて書き込みデータが確定する必要はない。そのため、不確定データをメモリセルに書き込む可能性もある。図４では、同じサイクル内でライト命令（ｔ１）が確定してから（ｔ２）しばらく経って書き込みデータが確定した（ｔ３）場合を示している。すなわち、図４では、ライト命令（ｔ１）が確定（ｔ２）後は不確定データが入力され、サイクルの途中で書き込みデータが確定した（ｔ３）場合を示している。書き込みデータ確定時（ｔ３）、ＤＴＤ発生器６はデータ入力（Ｉ／Ｏ；Ｄｉｎ）の変化を検出した場合には、ＤＴＤ発生器６は、再びワン・パルス波形のＤＴＤ信号を出力する（図示されず）。それにより、ＯＲ回路７は、ワン・パルス波形の内部クロック信号（ＩＣＬＫ）を出力する（ｔ５）。その結果、再び、内部ライトイネーブル信号（ＩＷＥＢ）がＬレベルの状態で内部クロック信号（ＩＣＬＫ）が立ち上がる。この時、リード／ライト制御回路８は、ライト制御信号（ＷＡＥＮ）を強制的に非活性にして先の書き込み動作を中断、あるいは、先の書き込み動作が終了するのを待ってからライト制御信号（ＷＡＥＮ）を非活性にする（ｔ４）。その後、リード／ライト制御回路８は、ライト制御信号（ＷＡＥＮ）を活性化し、再度書き込み動作を開始する（ｔ６）。このタイミング（ｔ６〜）では、書き込みデータは確定しているので選択メモリセルに正しく書き込み動作が実行される。
【００３８】
なお、不確定データ入力後にデータが確定してデータ入力（Ｉ／Ｏ；Ｄｉｎ）に変化がない場合、ＤＴＤ発生器６は、ＤＴＤ信号を出力しない。その結果、リード／ライト制御回路８は不確定データ（＝確定データ）の書き込み動作をそのまま継続する。
【００３９】
以上説明したＭＲＡＭの制御回路３による書き込み動作によれば、ライト命令確定（図３：ｔ５、図４：ｔ２）後に直ぐに書き込み動作（図３：ｔ６〜ｔ７、図４：ｔ６〜ｔ７）を開始できる。すなわち、図１Ｂのようにチップセレクト信号（／ＣＳ）かライトイネーブル信号（／ＷＥ）のいずれかがＨレベルになってから書き込み動作を開始する、という必要がない。そのため、書き込み動作が速く終わるので、ライトイネーブル信号（／ＷＥ）のディセーブル（Ｈレベル）後のアドレス・ホールド時間（図３：ｔ’８〜ｔ９、図４：ｔ’８〜ｔ９）をさほど確保する必要はない。つまり、サイクル時間内に書き込み動作を効率的に割り当てられるので、ライト・サイクル時間を短縮できる。
【００４０】
また、入力データ（Ｄｉｎ）の変化を検出して（図３：ｔ３、図４：ｔ３）再度書き込み動作を実行することにより、任意のタイミングで書き込みデータが確定した場合においても正しく確定データをメモリセルに書き込むことが可能である。この時、ライトイネーブル信号（／ＷＥ）の立ち上がりに対するデータ・セット時間ｔＤＷ（図３：ｔ３〜ｔ８、図４：ｔ３〜ｔ８）は、書き込み動作に必要な時間だけ確保する必要がある一般的なＳＲＡＭインターフェースでは、ｔＤＷは数ｎｓ〜１０ｎｓであり、ＭＲＡＭの書き込み時間である数ｎｓ程度（１ｎｓ〜１０ｎｓ）と同等以上である。よって、本発明の動作方法によれば、ＳＲＡＭ互換性を保ちつつ、且つ、ＳＲＡＭと同等のリード／ライト・サイクル時間を達成することが可能となる。
【００４１】
本発明によれば、ＳＲＡＭ互換性を保ちつつ、且つ、ＳＲＡＭと同等のリード／ライト・サイクル時間を達成することが可能となる。
【００４２】
以上、実施の形態を参照して本発明を説明したが、本発明は上記実施の形態に限定されるものではない。本発明の構成や詳細には、本発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
【００４３】
この出願は、２００９年３月３１日に出願された特許出願番号２００９−０８６７７５号の日本特許出願に基づいており、その出願による優先権の利益を主張し、その出願の開示は、引用することにより、そっくりそのままここに組み込まれている。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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