(57)【特許請求の範囲】
【請求項１】
プレシナプスニューロン回路とポストシナプスニューロン回路との間の接続のためのシナプス電気回路であって、
前記接続の強度を調整するための複数のメモリスタを備え、
前記ポストシナプスニューロン回路のスパイクによって後続された前記プレシナプスニューロン回路のスパイクが、前記メモリスタのうちの第１のものの抵抗を低下させることをトリガして接続の前記強度を増大させ、前記強度増大中に前記メモリスタのうちの第２のものが前記第１のメモリスタに接続され、前記スパイクに起因する前記強度増大前に前記第２のメモリスタの抵抗が変化され、
前記プレシナプスニューロン回路の他のスパイクによって後続された前記ポストシナプスニューロン回路の他のスパイクが、前記第１のメモリスタの抵抗を低下させることをトリガして接続の前記強度を低下させ、前記強度低下中に前記メモリスタのうちの第３のものが前記第１のメモリスタに接続され、前記他のスパイクに起因する前記強度低下前に前記第３のメモリスタの抵抗が変化された、プレシナプスニューロン回路とポストシナプスニューロン回路との間の接続のためのシナプス電気回路。
【請求項２】
前記第１のメモリスタは、前記シナプス電気回路に入力され及び前記スパイクに基づいて生成される信号のパルスに起因する強度増大中に前記第２のメモリスタと直列に接続され、
前記第１のメモリスタの前記抵抗は、前記第１及び第２のメモリスタ内を電流が流れるのに応じて低下し、
前記第１及び第２のメモリスタの前記直列接続両端での電圧降下は、電流の前記流れ中に一定であり及び電圧源に基づく請求項１に記載の電気回路。
【請求項３】
前記シナプス電気回路は、１つ以上のその他のシナプス電気回路と同じ電圧源を共用する請求項２に記載の電気回路。
【請求項４】
前記第１のメモリスタは、前記シナプス電気回路に入力され及び前記他のスパイクに基づいて生成される信号のパルスに起因する前記強度低下中に前記第３のメモリスタに直列接続され、
前記第１のメモリスタの前記抵抗は、前記第１及び第３のメモリスタ内を電流が流れるのに応じて増大し、
前記第１及び第３のメモリスタの直列接続両端での電圧降下は、電流の前記流れ中に一定であり及び電圧源に基づく請求項１に記載の電気回路。
【請求項５】
前記第１のメモリスタは、前記強度増大中に前記第２のメモリスタと並列に接続され、
前記第１及び第２のメモリスタの前記並列接続は、前記シナプス電気回路に入力され及び前記スパイクに基づいて生成される信号のパルスに起因する定電流の源と直列に接続される請求項１に記載の電気回路。
【請求項６】
前記第１のメモリスタは、前記強度低下中に前記第３のメモリスタと並列に接続され、
前記第１及び第３のメモリスタの前記並列接続は、前記シナプス電気回路に入力され及び前記他のスパイクに基づいて生成される信号のパルスに起因する定電流の源と直列に接続される請求項１に記載の電気回路。
【請求項７】
前記第２のメモリスタの前記抵抗は、前記強度低下前に大きな時定数で指数的に変化された請求項１に記載の電気回路。
【請求項８】
前記第３のメモリスタの前記抵抗は、前記強度増大前に大きな時定数で指数的に変化された請求項１に記載の電気回路。
【請求項９】
前記メモリスタの各々内を流れる電流の方向を制御するためにそのメモリスタに接続された一対のダイオードをさらに備える請求項１に記載の電気回路。
【請求項１０】
プレシナプスニューロン回路とポストシナプスニューロン回路との間のシナプス接続を制御するための方法であって、
前記プレシナプスニューロン回路のスパイクが前記ポストシナプスニューロン回路のスパイクによって後続されたときに前記シナプス接続内の複数のメモリスタのうちの第１のメモリスタの抵抗を低下させることによって前記接続の強度を増大させることと、
前記ポストシナプスニューロン回路の他のスパイクが前記プレシナプスニューロン回路の他のスパイクによって後続されたときに前記第１のメモリスタの抵抗を増大させることによって前記接続の前記強度を低下させることと、を備え、
前記強度増大中に前記メモリスタのうちの第２のものが前記第１のメモリスタに接続され、前記スパイクに起因する前記強度増大前に前記第２のメモリスタの抵抗が変化され、
前記強度低下中に前記メモリスタのうちの第３のものが前記第１のメモリスタに接続され、前記他のスパイクに起因する前記強度低下前に前記第３のメモリスタの抵抗が変化された、プレシナプスニューロン回路とポストシナプスニューロン回路との間のシナプス接続を制御するための方法。
【請求項１１】
前記第１のメモリスタは、前記シナプス電気回路に入力され及び前記スパイクに基づいて生成される信号のパルスに起因する強度増大中に前記第２のメモリスタと直列に接続され、
前記第１のメモリスタの前記抵抗は、前記第１及び第２のメモリスタ内を電流が流れるのに応じて低下し、
前記第１及び第２のメモリスタの直列接続両端での電圧降下は、電流の前記流れ中に一定であり及び電圧源に基づく請求項１０に記載の方法。
【請求項１２】
前記シナプス電気回路は、１つ以上のその他のシナプス電気回路と同じ電圧源を共用する請求項１１に記載の方法。
【請求項１３】
前記第１のメモリスタは、前記シナプス電気回路に入力され及び前記他のスパイクに基づいて生成される信号のパルスに起因する前記強度低下中に前記第３のメモリスタに直列接続され、
前記第１のメモリスタの前記抵抗は、前記第１及び第３のメモリスタ内を電流が流れるのに応じて増大し、
前記第１及び第３のメモリスタの前記直列接続両端での電圧降下は、電流の前記流れ中に一定であり及び電圧源に基づく請求項１０に記載の方法。
【請求項１４】
前記第１のメモリスタは、前記強度増大中に前記第２のメモリスタと並列に接続され、
前記第１及び第２のメモリスタの前記並列接続は、前記シナプス電気回路に入力され及び前記スパイクに基づいて生成される信号のパルスに起因する定電流の源と直列に接続される請求項１０に記載の方法。
【請求項１５】
前記第１のメモリスタは、前記強度低下中に前記第３のメモリスタと並列に接続され、
前記第１及び第３のメモリスタの前記並列接続は、前記シナプス電気回路に入力され及び前記他のスパイクに基づいて生成される信号のパルスに起因する定電流の源と直列に接続される請求項１０に記載の方法。
【請求項１６】
前記第２のメモリスタの前記抵抗は、前記強度低下前に大きな時定数で指数的に変化された請求項１０に記載の方法。
【請求項１７】
前記第３のメモリスタの前記抵抗は、前記強度増大前に大きな時定数で指数的に変化された請求項１０に記載の方法。
【請求項１８】
前記メモリスタの各々内を流れる電流の方向を制御するためにそのメモリスタに一対のダイオードを接続することをさらに備える請求項１０に記載の方法。
【請求項１９】
プレシナプスニューロン回路とポストシナプスニューロン回路との間のシナプス接続を制御するための装置であって、
前記プレシナプスニューロン回路のスパイクが前記ポストシナプスニューロン回路のスパイクによって後続されたときに前記シナプス接続内の複数のメモリスタのうちの第１のメモリスタの抵抗を低下させることによって前記接続の強度を増大させるための手段と、
前記ポストシナプスニューロン回路の他のスパイクが前記プレシナプスニューロン回路の他のスパイクによって後続されたときに前記第１のメモリスタの抵抗を増大させることによって前記接続の前記強度を低下させるための手段と、を備え、
前記強度増大中に前記メモリスタのうちの第２のものが前記第１のメモリスタに接続され、前記スパイクに起因する前記強度増大前に前記第２のメモリスタの抵抗が変化され、
前記強度低下中に前記メモリスタのうちの第３のものが前記第１のメモリスタに接続され、前記他のスパイクに起因する前記強度低下前に前記第３のメモリスタの抵抗が変化された、プレシナプスニューロン回路とポストシナプスニューロン回路との間のシナプス接続を制御するための装置。
【請求項２０】
前記第１のメモリスタは、前記シナプス電気回路に入力され及び前記スパイクに基づいて生成される信号のパルスに起因する前記強度増大中に前記第２のメモリスタと直列に接続され、
前記第１のメモリスタの前記抵抗は、前記第１及び第２のメモリスタ内を電流が流れるのに応じて低下し、
前記第１及び第２のメモリスタの直列接続両端での電圧降下は、電流の前記流れ中に一定であり及び電圧源に基づく請求項１９に記載の装置。
【請求項２１】
前記シナプス電気回路は、１つ以上のその他のシナプス電気回路と同じ電圧源を共用する請求項２０に記載の装置。
【請求項２２】
前記第１のメモリスタは、前記シナプス電気回路に入力され及び前記他のスパイクに基づいて生成される信号のパルスに起因する前記強度低下中に前記第３のメモリスタと直列接続され、
前記第１のメモリスタの前記抵抗は、前記第１及び第３のメモリスタ内を電流が流れるのに応じて増大し、
前記第１及び第３のメモリスタの直列接続両端での電圧降下は、電流の前記流れ中に一定であり及び電圧源に基づく請求項１９に記載の装置。
【請求項２３】
前記第１のメモリスタは、前記強度増大中に前記第２のメモリスタと並列に接続され、
前記第１及び第２のメモリスタの前記並列接続は、前記シナプス電気回路に入力され及び前記スパイクに基づいて生成される信号のパルスに起因する定電流の源と直列に接続される請求項１９に記載の装置。
【請求項２４】
前記第１のメモリスタは、前記強度低下中に前記第３のメモリスタと並列に接続され、
前記第１及び第３のメモリスタの前記並列接続は、前記シナプス電気回路に入力され及び前記他のスパイクに基づいて生成される信号のパルスに起因する定電流の源と直列に接続される請求項１９に記載の装置。
【請求項２５】
前記第２のメモリスタの前記抵抗は、前記強度低下前に大きな時定数で指数的に変化された請求項１９に記載の装置。
【請求項２６】
前記第３のメモリスタの前記抵抗は、前記強度増大前に大きな時定数で指数的に変化された請求項１９に記載の装置。
【請求項２７】
前記メモリスタの各々内を流れる電流の方向を制御するためにそのメモリスタに一対のダイオードを接続するための手段をさらに備える請求項１９に記載の装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示の幾つかの実施形態は、概して、ニューラルシステム工学に関するものである。本開示は、より具体的には、ドパミンシグナリングによりスパイクタイミング依存可塑性（ＳＴＤＰ）をサポートする３メモリスタシナプス（three-memristor synapse）を設計することに関するものである。
【背景技術】
【０００２】
ニューラルシステム工学は、近年において多大な注目を集めてきている。ニューラルシステムは、優れた柔軟性と電力効率を有する生物の脳から学ぶことによって、数多くの用途、例えばパターン認識、機械学習及びモーター制御、において採用することが可能である。実際のニューラルシステムの実装の最大の難点の１つは、ハードウェア密度である。ニューロン及びシナプスがニューラルシステムの２つの基本的な構成要素であり、それらの数量は数十億に達することがある。一例として、人間の脳は、約１０１１のニューロンを有し、シナプス数は、それよりも１０３乃至１０４倍多い。
【０００３】
その結果、実際的なニューラルシステムを実装するために、シナプスハードウェアは、面積および電力が極端に効率的であることが要求される。近年においては、クロスバーアーキテクチャが高密度のハードウェアという解決策を提供できることを理由にメモリスタ素子がシナプス実装用として研究されている。スパイクタイミング依存可塑性（ＳＴＤＰ）機能を有するシナプスの実装に関する先行技術では、パルス幅変調（ＰＷＭ）方式を有する単一のメモリスタが提案された。報酬駆動学習ニューラルシステムを有するために、シナプス荷重は、ＳＴＤＰメカニズム及びドパミン信号の両方によって制御する必要がある。しかしながら、ドパミン信号制御の場合は、シナプス実装が非常に複雑になる可能性があり、面積／電力が効率的でない。
【発明の概要】
【０００４】
本開示の幾つかの実施形態は、プレシナプスニューロン回路(pre-synaptic neuron circuit)とポストシナプスニューロン回路(post-synaptic neuron circuit)との間の接続のためのシナプス電気回路を提供する。電気回路は、接続の強度を調整するための複数のメモリスタを概して含み、ポストシナプスニューロン回路のスパイクによって後続されるプレシナプスニューロン回路のスパイクが、メモリスタのうちの第１のものの抵抗の低下をトリガして接続の強度を増大させ、強度増大中にメモリスタのうちの第２のものが第１のメモリスタに接続され、スパイクに起因する強度増大前に第２のメモリスタの抵抗が変化され、プレシナプスニューロン回路の他のスパイクによって後続されるポストシナプスニューロン回路の他のスパイクが第１のメモリスタの抵抗の増大をトリガして接続の強度を低下させ、強度低下中にメモリスタのうちの第３のものが第１のメモリスタに接続され、他のスパイクに起因する強度低下前に第３のメモリスタの抵抗が変化された。
【０００５】
本開示の幾つかの実施形態は、プレシナプスニューロン回路とポストシナプスニューロン回路との間のシナプス接続を制御するための方法を提供する。方法は、プレシナプスニューロン回路のスパイクがポストシナプスニューロン回路のスパイクによって後続されたときにシナプス接続内の複数のメモリスタのうちの第１のメモリスタの抵抗を低下させることによって接続の強度を増大させることと、ポストシナプスニューロン回路の他のスパイクがプレシナプスニューロン回路の他のスパイクによって後続されたときに第１のメモリスタの抵抗を増大させることによって接続の強度を低下させることと、を概して含み、強度増大中にメモリスタのうちの第２のものが第１のメモリスタに接続され、スパイクに起因する強度増大前に第２のメモリスタの抵抗が変化され、強度低下中にメモリスタのうちの第３のものが第１のメモリスタに接続され、他のスパイクに起因する強度低下前に第３のメモリスタの抵抗が変化された。
【０００６】
本開示の幾つかの実施形態は、プレシナプスニューロン回路とポストシナプスニューロン回路との間のシナプス接続を制御するための装置を提供する。装置は、プレシナプスニューロン回路のスパイクがポストシナプスニューロン回路のスパイクによって後続されたときにシナプス接続内の複数のメモリスタのうちの第１のメモリスタの抵抗を低下させることによって接続の強度を増大させるための手段と、ポストシナプスニューロン回路の他のスパイクがプレシナプスニューロン回路の他のスパイクによって後続されたときに第１のメモリスタの抵抗を増大させることによって接続の強度を低下させるための手段と、を概して含み、強度増大中にメモリスタのうちの第２のものが第１のメモリスタに接続され、スパイクに起因する強度増大前に第２のメモリスタの抵抗が変化され、強度低下中にメモリスタのうちの第３のものが第１のメモリスタに接続され、他のスパイクに起因する強度低下前に第３のメモリスタの抵抗が変化された。
【図面の簡単な説明】
【０００７】
本開示の上記の特徴を詳細に理解できるようにすることを目的として、実施形態を参照することで上記において要約したより具体的な説明を行うことができ、それらの実施形態の一部は添付された図面において例示されている。しかしながら、添付された図面は、本開示の幾つかの典型的な実施形態のみを例示するにすぎず、従って、それの適用範囲を制限するものであるとみなされるべきではなく、説明は、その他の同等に有効な実施形態を含めることが可能である。
【図１】本開示の幾つかの実施形態によるニューラルシステム例を示した図である。
【図２】本開示の幾つかの実施形態によるプレシナプススパイク及びポストシナプススパイクの相対的タイミングの関数としてのシナプス荷重の変化のグラフ図例を示した図である。
【図３】本開示の幾つかの実施形態による適格度トレース及び遅延報酬に伴うシナプス荷重の変化例を示した図である。
【図４】本開示の幾つかの実施形態によるメモリスタ構造例を示した図である。
【図５】本開示の幾つかの実施形態によるメモリスタ素子の電流−電圧特性例を示した図である。
【図６】本開示の幾つかの実施形態による適格度トレースを実装するためのメモリスタに基づく回路例を示した図である。
【図７】本開示の幾つかの実施形態によるシナプス実装のためのメモリスタに基づく回路の例を示した図である。
【図８】本開示の幾つかの実施形態による３つのメモリスタと電流源とを備えるシナプスの例を示した図である。
【図９】本開示の幾つかの実施形態による３つのメモリスタと電圧源とを備えるシナプスの例を示した図である。
【図１０】本開示の幾つかの実施形態による図９からのシナプスの長期増強（ＬＴＰ）のためのタイミング例を示した図である。
【図１１】本開示の幾つかの実施形態による図９からのシナプスの長期抑圧（ＬＴＤ）のためのタイミング例を示した図である。
【図１２】本開示の幾つかの実施形態によるドパミンシグナリングによりスパイクタイミング依存可塑性（ＳＴＤＰ）をサポートするための3メモリスタシナプスを実装するための動作例を示した図である。
【図１２Ａ】図１２において例示された動作を実施することが可能なコンポーネント例を示した図である。
【図１３】本開示の幾つかの実施形態によるニューロン配列を結合する3メモリスタシナプスの配列例を示した図である。
【図１４】本開示の幾つかの実施形態による３端子メモリスタに基づくシナプスを有するニューラルクロスバーアーキテクチャの例を示した図である。
【発明を実施するための形態】
【０００８】
以下では、本開示の様々な実施形態が添付図面を参照してより詳細に説明される。しかしながら、本開示は、数多くの異なる形態で具現化することができ、本開示全体を通じて提示された特定の構造又は機能に限定するとは解釈されるべきでない。むしろ、これらの実施形態は、本開示が徹底的かつ完全であること、及び本開示の適用範囲を当業者に十分に伝達することを目的として提供される。当業者は、ここにおける教示に基づき、本開示の適用範囲は、ここにおいて開示された本開示の実施形態が本開示のその他の実施形態から独立して実装されるか又は結合されるかにかかわらず、それらのあらゆる実施形態を網羅することが意図されることを評価すべきである。例えば、ここにおいて示される実施形態のうちのあらゆる数を用いて装置を実装すること又は方法を実践することができる。さらに、本開示の適用範囲は、ここにおいて示される開示の様々な実施形態に加えての又は様々な実施形態以外のその他の構造、機能、又は機能と構造を用いて実践される該装置又は方法を網羅することが意図される。ここにおいて開示された本開示のいずれの実施形態も、請求項の１つ以上の要素によって具現化可能であることが理解されるべきである。
【０００９】
語句“典型的な”は、“１つの例、事例、又は実例を提供すること”を意味するためにここにおいて用いられる。ここにおいて“典型的な”として説明されるいずれの実施形態も、その他の実施形態よりも好ましい又は有利であるとは必ずしも解釈されるべきではない。
【００１０】
ここにおいては特定の実施形態が説明されるが、これらの実施形態の数多くの変形及び置換も本開示の適用範囲内である。好ましい実施形態の幾つかの利益及び利点が述べられているが、本開示の適用範囲は、特定の利益、用途又は目標に限定されることは意図されない。むしろ、本開示の実施形態は、異なる技術、システム構成、ネットワーク及びプロトコルに対して広範囲に適用可能であることが意図されており、それらの一部は、図内及び好ましい実施形態に関する以下の説明において例として示される。詳細な発明を実施するための形態及び図面は、本開示を限定するのではなく単に例示するだけであるにすぎず、本開示の適用範囲は、添付された請求項及びそれらの同等物によって画定される。
【００１１】
典型的なニューラルシステム
図１は、本開示の幾つかの実施形態による複数のニューロンレベルを有するニューラルシステム例１００を示す。ニューラルシステム１００は、シナプス結合ネットワーク１０４を通じて他のニューロンレベル１０６に結合されたニューロンレベル１０２を備えることができる。簡略化を目的として、図１には２つのニューロンレベルのみが例示されるが、典型的なニューラルシステム内にはそれよりも多くのニューロンレベルが存在することができる。
【００１２】
図１において例示されるように、レベル１０２の各ニューロンは、前レベル（図１には示されていない）の複数のニューロンによって生成することができる入力信号１０８を受け取ることができる。信号１０８は、レベル１０２のニューロンの入力電流を表すことができる。この電流は、膜電位をチャージ（ｃｈａｒｇｅ）するためにニューロン膜上に蓄積することができる。膜電位が閾値に達したときに、ニューロンは発火し、次のニューロンレベル（例えば、レベル１０６）に伝達される出力スパイクを生成することができる。
【００１３】
図１において例示されるように、１つのニューロンレベルから他へのスパイクの伝達は、シナプス結合ネットワーク（又は単に“シナプス”）１０４を通じて達成させることができる。シナプス１０４は、レベル１０２のニューロンから出力信号（すなわち、スパイク）を受け取り、調整可能なシナプス荷重によりそれらの信号をスケーリングしｗ１（ｉ，ｉ＋１），．．．，ｗＰ（ｉ，ｉ＋１）（ここで、Ｐは、レベル１０２と１０６のニューロン間のシナプス結合の総数）、スケーリングされた信号をレベル１０６における各ニューロンの入力信号として結合する。レベル１０６のすべてのニューロンが、対応する結合された入力信号に基づいて出力スパイク１１０を生成することができる。出力スパイク１１０は、他のシナプス結合ネットワーク（図１には示されてない）を用いて他のニューロンレベルに伝達することができる。
【００１４】
ニューラルシステム１００は、電気回路によってエミュレーションすることができ、広範な用途、例えば画像及びパターンの認識、機械学習及びモーター制御、において利用することができる。ニューラルシステム１００内の各ニューロンは、ニューロン回路として実装することができる。出力スパイクを開始させる閾値までチャージされるニューロン膜は、内部を流れる電流を積分するキャパシタとして実装することができる。
【００１５】
幾つかの実施形態に関しては、ニューロン回路の電流積分デバイスとしてのキャパシタは取り除くことができ、それよりもはるかに小型のメモリスタ素子をその代わりに用いることができる。この手法は、ニューロン回路において、及び、かさばるキャパシタが電流積分器として利用される様々なその他の用途において適用することができる。さらに、シナプス１０４の各々は、１つ以上のメモリスタ素子に基づいて実装することができ、シナプス荷重の変化はメモリスタ抵抗の変化と関連させることができる。ナノメータのフィーチャーサイズ（ｆｅａｔｕｒｅ−ｓｉｚｅ）のメモリスタを用いることで、ニューロン回路及びシナプスの面積を実質的に縮小することができ、それは、非常に大型のニューラルシステムハードウェアの実装を実用的にすることができる。
【００１６】
訓練プロセス中におけるシナプスネットワーク１０４のシナプス荷重の調整は、スパイクタイミング依存可塑性（ＳＴＤＰ）に基づくことができる。図２は、ＳＴＤＰによるプレシナプススパイク及びポストシナプススパイクの相対的タイミングの関数としてのシナプス荷重の変化のグラフ図例２００を示す。グラフ２００の一部分２０２において例示されるように、プレシナプスニューロンがポストシナプスニューロンの前に発火した場合は、対応するシナプス荷重を増大させることができる。この荷重増大は、シナプスの長期増強（ＬＴＰ）と呼ぶことができる。ＬＴＰの量は、プレシナプススパイク時間とポストシナプススパイク時間との間の差の関数としてほぼ指数的に低減することができることをグラフ部分２０２から観察することができる。グラフ２００の一部分２０４において例示されるように、発火の逆の順序は、シナプス荷重を低減させ、シナプスの長期抑圧（ＬＴＤ）を引き起こすことができる。
【００１７】
図２において例示されるように、シナプス荷重−訓練曲線は非対称的であることができる。グラフ部分２０２によって表されるＬＴＰ荷重増分は、短いスパイク間間隔のほうが大きくなるが、ＬＴＤ荷重増分よりも速く減衰することができる。因果関係窓（ｃａｕｓａｌｉｔｙ  ｗｉｎｄｏｗ）の外部においてＬＴＤが圧倒的であると、プレシナプススパイクがポストシナプス活動電位に関して時間的にランダムに発生したときにシナプスの弱化を引き起こすことがある。従って、これらのランダムな事象は、シナプスを呼び起こす（ｅｖｏｋｅ）のに一貫して貢献することができない。
【００１８】
図３は、本開示の幾つかの実施形態による遅延報酬（ｄｉｓｔａｌ  ｒｅｗａｒｄ）を有するＳＴＤＰに基づくシナプス荷重変化例を示す。プレシナプスニューロン３０２は、シナプス３０６を介してポストシナプスニューロン３０４と結合することができる。シナプス３０６の状態は、２つの変数、すなわち、シナプス強度（すなわち、荷重）Ｓ及び可塑性にとって重要な酵素の活性化Ｃ、によって説明することができる。
【００１９】
プレシナプスニューロン３０２は、スパイク３０８を発火させることができ、それは、ポストシナプスニューロン３０４によって発火された他のスパイク３１０によって後続することができる。この一連のスパイキング事象後に、プレシナプススパイクとポストシナプススパイクのシーケンスから１乃至３秒のランダムな遅延を有する状態でシナプス結合３０６への報酬を細胞外ドパミン（ＤＡ）のスパイクの形で引き渡すことができる。経時でのＤＡの細胞外濃度の変化は以下のように表すことができる。
【数１】
0005490964.tif 000002
【００２０】
ここで、Ｄは、ＤＡの細胞外濃度であり、τＤは、減衰時定数であり、ＤＡ（ｔ）は、ドパミン作動性ニューロンの活動に起因するＤＡのソースをモデル化したものである。図３からの指数的に減衰する曲線３１２は、方程式（１）によって与えられた経時でのＤＡの細胞外濃度の変化を示す。
【００２１】
経時での変数Ｃの変化は、以下によって与えることができる。
【数２】
0005490964.tif 000003
【００２２】
ここで、τＣは、減衰時定数であり、δ（ｔ）は、ディラックデルタ関数である。時間ｔｐｒｅ／ｐｏｓｔにそれぞれ発生するプレシナプス及びポストシナプスニューロン３０２−３０４の発火は、図２において描かれる量ＳＴＤＰ（Δｔ）だけ変数Ｃを変化させることができ、ここで、Δｔ＝ｔｐｏｓｔ−ｔｐｒｅは、スパイク間間隔である。図３において作図３１４を用いて例示されるように、変数Ｃは、時定数τＣでゼロまで指数的に減衰することができる。
【００２３】
曲線３１４の減衰速度は、遅延報酬に対する可塑性の感度を制御することができる。変数Ｃは、ＤＡの細胞外濃度（変数Ｄ）によってゲーティング（ｇａｔｅ）されたときにシナプス強度Ｓの変化を可能にすることができるため、曲線３１４は、シナプス修飾のための適格度トレース（ｅｌｉｇｉｂｉｌｔｙ  ｔｒａｃｅ）として働くことができる。従って、シナプス強度の変化は、以下のように与えることができる。
【数３】
0005490964.tif 000004
【００２４】
図３の作図３１６は、方程式（３）によって定義されたシナプス強度の変化を示す。
【００２５】
典型的なメモリスタ素子
上記のように、ニューラルシステムのニューロンを結合するシナプスは、メモリスタ素子に基づいて実装することができる。メモリスタは、第４の基本的受動素子と時々呼ばれる。それの小さいフィーチャーサイズは、メモリスタを大型のハードウェアの実装にとって非常に魅力的なものにする。メモリスタの可能な将来の用途は、とりわけ、超高密度メモリセル及びニューラルコンピューティングを含むことができる。
【００２６】
図４は、メモリスタ素子例４０４の構造４００及びモデル４０２を例示する。メモリスタ４０４は、ＴｉＯ２の２層薄膜４０６を備えることができ、それらは、接点として働く２つのナノワイヤ４０８−４１０間に挟むことができる。１方の層（すなわち、層４１２）は、酸素空孔によってドーピングし、半導体のように挙動することができ、他のドーピングされない層４１４は、絶縁物として機能することができる。全体的なメモリスタ抵抗Ｒｍｅｍは、次のように２つの層の境界位置に依存することができる。
【数４】
0005490964.tif 000005
【００２７】
ここで、Ｗは、ドーピングされた層４１２の幅であり、Ｄは、ＴｉＯ２層４０６の全長であり、Ｒｏｎ及びＲｏｆｆは、それぞれＷ＝０及びＷ＝Ｄに関するメモリスタ抵抗の限度値を表す。
【００２８】
電流ｉが経時でメモリスタ４０４内を通るのに従い、電流は、次のようにドーピングされた層の幅Ｗを変化させることによってメモリスタ抵抗を変調することができる。
【数５】
0005490964.tif 000006
【００２９】
ここで、ｘ＝Ｗ／Ｄ、ｋ＝μＶＲｏｎ／Ｄ２、ｆ（ｘ）＝１−（２ｘ−１）２ｐ、μＶは、メモリスタドーパント移動性を表し、Ｐは、関数ｆ（ｘ）の非直線性のレベルである。
【００３０】
電流ｉが一方向に（すなわち、ワイヤ４１０からワイヤ４０８に）メモリスタ４０４内に流れ込んだ時点で、それは、ドーピングされた層４１２の幅Ｗをゼロまで縮小することができ及びメモリスタ抵抗を最大可能値Ｒｏｆｆまで飽和させることができる。電流ｉの方向が（すなわち、ワイヤ４０８からワイヤ４１０に）反転すると、ドーピングされた層４１２は、メモリスタ幅Ｄ全体を占める傾向があり、Ｒｏｎの最小のメモリスタ抵抗に達することができる。
【００３１】
上記のメモリスタの挙動をシミュレーションするためのモデルを設計することができる。図５は、本開示の幾つか実施形態によるメモリスタ設計のシミュレーションされた電流−電圧（Ｉ−Ｖ）特性５００の例を示す。メモリスタの挙動は、ヒステリシスＩ−Ｖ曲線を用いて説明できることが図５から観察することができる。
【００３２】
ヒステリシスＩ−Ｖ曲線５００は原点を通るため、メモリスタ両端間に印加された電圧が存在しない場合は、メモリスタ内を電流が流れることができない。これは、メモリスタが純粋に散逸性の素子であることを意味する。メモリスタ電流の増大は、最小のメムリスタンスＲｏｎに達するまでメモリスタ両端間の電圧も増大させることができる。次に、メモリスタ電流の低減は、メムリスタンスが一定の最小レベルにあるためメモリスタ電圧も低下させることができる。メモリスタを通る電流が反対方向に流れて増大したときには、メムリスタンスは増大することができ、メモリスタ両端間の負の電圧が増大することができる。図５において例示されるように、最大メムリスタンスＲｏｆｆに達した時点で、この反対方向に流れているメモリスタ電流の低減が負のメモリスタ電圧も低下させることができる。
【００３３】
メモリスタ素子は、典型的には、非対称的なオン／オフスイッチング（ｏｎ／ｏｆｆ  ｓｗｉｔｃｈｉｎｇ）挙動を有することが注目されるべきである。オンスイッチングプロセスは、メムリスタンスを最小レベルＲｏｎの方向に低下させることに関するものであり、オフスイッチングプロセスは、メムリスタンスを最大レベルＲｏｆｆの方向に増大させることに関するものである。オンスイッチングは、高速であることができ、他方、オフスイッチングは、低速で指数的であることができる。
【００３４】
ＳＴＤＰ及びドパミンシグナリングによる典型的な3メモリスタシナプス
本開示では複数のメモリスタを備えるシナプスが提案され、それは、上記のドパミンシグナリングによるＳＴＤＰに基づいてシナプス強度調整をサポートすることができる。メモリスタのうちの１つは、ＬＴＰ適格度曲線を実装するために利用することができ（ＲＣ＿ＬＴＰメモリスタ）、他方、他のメモリスタは、ＬＴＤ適格度曲線を実装するために用いることができる（ＲＣ＿ＬＴＤメモリスタ）。第３のメモリスタ（ＲＳメモリスタ）は、メムリスタンスに依存する可変強度を有する一対のニューロン間のシナプス結合として動作することができる。ドパミン（ＤＡ）信号が高いときにメモリスタＲＣ＿ＬＴＰ（又はメモリスタＲＣ＿ＬＴＤ）をメモリスタＲＳと接続することによって、適格度変数値を効率的にシナプスにコピーすることができる。さらに、適格度メモリスタＲＣ＿ＬＴＰ及びＲＣ＿ＬＴＤは、減衰フェーズ中はオフスイッチングであり、大きな時定数を有する指数的に減衰する適格度曲線を生成することができる。提案されるシナプス実装手法は、面積および電力の両方において効率的であることができる。
【００３５】
図６は、本開示の幾つかの実施形態による適格度トレースを実装するためのメモリスタ素子６０２を有する回路例６００を示す。ＬＴＰ／ＬＴＤの初期フェーズ中には、信号ΦＬＴＰ／ＬＴＤのスパイク６０８を生成することができ、スイッチ６０４１−６０４２をオンにすることができる。従って、スパイク６０８中に、電流が方向６１４にメモリスタ６０４内を流れることができ、メモリスタ６０２のメムリスタンス６１２は、最小のＲｏｎ値に向かって急低下していることができる（すなわち、オンスイッチングを行うことができる）。
【００３６】
他方、減衰フェーズ中には、信号Φｄｋのスパイク６１０を生成することができ、スイッチ６０６１−６０６２をオンにすることができる。同じ時間において、信号ΦＬＴＰ／ＬＴＤは論理的“０”に等しいことができ、スイッチ６０４１−６０４２をオフにすることができる。スパイク６１０中には、電流は、方向６１４と反対の方向６１６にメモリスタ６０４内を流れることができ、メムリスタンス６１２は、図６において例示されるように、大きな時定数でゆっくりと指数的に増大していることができる（すなわち、オフスイッチングを行うことができる）。
【００３７】
図６からのメムリスタンス曲線６１２を図３からの適格度トレース３１４と比較することによって、メムリスタンスの変化は適格度トレース（すなわち、シナプス強度）に反比例できることを観察することができる。メムリスタンス６１２は、シナプス強度の逆数であるシナプス抵抗に対応することができるため、曲線６１２は、適格度トレース３１４を直接エミュレーションすることができ、シナプス結合の１つの適格度トレース（すなわち、ＬＴＰ又はＬＴＤ適格度トレースのいずれか）を生成するために単一のメモリスタ素子を利用することができる。
【００３８】
図７は、本開示の幾つかの実施形態によるシナプス実装のために用いることができるメモリスタに基づく回路の例を示す。特に、図７Ａからの回路７０２は、電圧源７１０と並列に接続された２つの直列メモリスタ７０６−７０８を備えることができ、図７Ｂからの回路７０４は、定電流源７１８と直列に接続された２つの並列メモリスタ７１４−７１６を備えることができる。両方の回路７０２及び７０４のメムリスタンスＲＳは、各々のシナプス強度と関連させることができ、他方、両回路内のメムリスタンスＲＣの変化は、シナプスの適格度曲線を生成することができる。スイッチ７１２及び７２０は、パルス幅変調（ＰＷＭ）信号によって制御することができ、それは、プレシナプス／ポストシナプススパイク（回路７０２及び７０４におけるＤＡ＿ｐｗｍ信号）に後続するＤＡの濃度の変化を表すことができる。
【００３９】
回路７０２において、シナプス強度の変化に関連するメムリスタンス７０８の変化は、ＤＡ＿ｐｗｍ信号のパルスが生成されたときに回路７０２内を流れる電流に比例することができる。
【数６】
0005490964.tif 000007
【００４０】
ここで、
【数７】
0005490964.tif 000008
【００４１】
方程式（７）を方程式（６）内に含めた後は、シナプス強度の変化は次のように与えることができる。
【数８】
0005490964.tif 000009
【００４２】
方程式（８）は、方程式（３）によって定義されたシナプス強度の変化に対応することができ、経時でのメムリスタンス７０６の変更（ｍｏｄｉｆｉｃａｔｉｏｎ）の逆数（すなわち、曲線１／ＲＣ（ｔ））は、適格度トレースを表すことができる。
【００４３】
回路７０４において、シナプス強度の変化と関連付けられた膜７１６の変化は、以下のように与えることができる。
【数９】
0005490964.tif 000010
【００４４】
ここで、
【数１０】
0005490964.tif 000011
【００４５】
方程式（１０）を方程式（９）内に含めた後は、シナプス強度の変化は次のように与えることができる。
【数１１】
0005490964.tif 000012
【００４６】
方程式（１１）は、方程式（３）によって定義されたシナプス強度の変更に対応することができ、経時でのメムリスタンス７１４の変化（すなわち、曲線ＲＣ（ｔ））は、適格度トレースを表すことができる。
【００４７】
図８は、本開示の幾つかの実施形態によりプレシナプスニューロン８０２をポストシナプスニューロン８０４に結合するシナプス８００の提案されたハードウェア実装を例示する。プレシナプスニューロン８０２は、シナプス８００を通じてプレシナプススパイク信号８０６を入力電流８０８に及びポストシナプスニューロン８０４に伝達することができる。ニューロン８０４は、入力電流８０８がニューロンの膜電位を閾値よりも高くした場合に、ポストシナプススパイク８１０を生成することができ、入力電流８０８のレベルは、シナプス８００の強度に依存することができる。
【００４８】
さらに、ニューロン８０２は、シナプス８００のＬＴＰをトリガするためにＰＷＭに基づく信号８１２を生成することができ、ニューロン８０４は、シナプス８００のＬＴＤをトリガするためにＰＷＭに基づく信号８１４を生成することができる。ニューロン８０２は、ニューロン８０２に結合されたシナプス（図８には示されていない）のＬＴＤをトリガするためにＰＷＭに基づく信号８１６を生成することもでき、ニューロン８０４は、ニューロン８０４に結合された他のシナプス（図８には示されていない）のＬＴＤをトリガするためにＰＷＭに基づく信号８１８を生成することができる。
【００４９】
図７Ｂからの回路７０４により、シナプス８００は、メモリスタの並列接続に基づいて実装することができ、それは、電流源に直列接続することができる。図８において例示されたメモリスタ８２０は、シナプス８００のＬＴＰのための適格度トレースを生成するために利用することができ、メモリスタ８２２は、シナプス８００のＬＴＤのための適格度トレースを生成するために利用することができる。他方、シナプス強度の変化は、メモリスタ８２４のメムリスタンスＲＳを変更することに基づくことができる。
【００５０】
メモリスタ８２０−８２２は、メムリスタンスＲＳと比較して小さいメムリスタンスを有することができることが注目されるべきである。小さいメモリスタ８２０−８２２は、メモリスタ８２４から流れる電流を迂回せることができ、それは、電力散逸の点で効率的でないことがある。さらに、ＬＴＰ及びＬＴＤ適格度トレースの生成中に、小さいメモリスタ８２０−８２２は、小さい時定数を有する各々の最小抵抗に対してオンスイッチングであることができる。従って、ＬＴＰ及びＬＴＤ適格度トレースの減衰が高速すぎることがあり、指数的でないことがある。さらに、シナプス８００は、ＬＴＰ及びＬＴＤのそれぞれのための２つの電流源８２６及び８２８を備えることができ、それは、これらの電流源は複数のシナプスによって共用できないため面積上の効率的な解決策になることができない。
【００５１】
図９は、本開示の幾つかの実施形態によりプレシナプスニューロン９０２をポストシナプスニューロン９０４に結合するシナプス９００の提案されたハードウェア実装を例示する。プレシナプスニューロン９０２は、シナプス９００を通じてプレシナプススパイク信号９０６を入力電流９０８に及びポストシナプスニューロン９０４に伝達することができる。ニューロン９０４は、入力電流９０８がニューロンの膜電位を閾値よりも高くした場合に、ポストシナプススパイク９１０を生成することができ、入力電流９０８のレベルは、シナプス９００の強度に依存することができる。
【００５２】
さらに、ニューロン９０２は、シナプス９００のＬＴＰをトリガするためにＰＷＭに基づく信号９１２を生成することができ、ニューロン９０４は、シナプス９００のＬＴＤをトリガするためにＰＷＭに基づく信号９１４を生成することができる。ニューロン９０２は、ニューロン９０２に結合されたシナプス（図９には示されていない）のＬＴＤをトリガするためにＰＷＭに基づく信号９１６を生成することもでき、ニューロン９０４は、ニューロン９０４に結合された他のシナプス（図９には示されていない）のＬＴＤをトリガするためにＰＷＭに基づく信号９１８を生成することができる。
【００５３】
図７Ａにおいて例示された回路７０２により、シナプス９００は、メモリスタの直列接続に基づいて実装することができ、それは、電圧源に並列に接続することができる。図９において例示されたメモリスタ９２０は、シナプス９００のＬＴＰのための適格度トレースを生成するために利用することができ、メモリスタ９２２は、シナプス９００のＬＴＤのための他の適格度トレースを生成するために用いることができる。他方、シナプス強度の変更は、メモリスタ９２４のメムリスタンスＲＳの変化に基づくことができる。メモリスタ９２０及び９２４は、シナプス９００内の該当するスイッチが起動されたときに直列接続できることを図９から観察することができる。これは、メモリスタ９２２及び９２４に関しても当てはまる。
【００５４】
メモリスタ９２０乃至９２２は、メモリスタ９２４に関して大きいメムリスタンスを有することができることが注目されるべきである。大きいメムリスタンス９２０乃至９２２は、メモリスタ９２４内を流れる電流を制限することができ、それは、電力的に効率的であることができる。さらに、ＬＴＰ及びＬＴＤ適格度トレースを生成するために、大きいメモリスタ９２０−９２２は、大きい時定数を有する各々の最大抵抗に対してオフスイッチングであることができる。従って、適格度トレースの減衰は、希望に応じて、低速及び指数的であることができる。さらに、ＬＴＤのために採用された電圧源９２６及びＬＴＰのために採用された電圧源９２８は、複数のシナプス電気回路間で共用することができ、それは、シナプスのネットワーク（例えば、図１からのシナプスネットワーク１０４）に関する面積上の効率性を提供することができる。従って、図９からのシナプス実装９００は、図８において例示されたシナプス実装８００と比較して電力及び面積の点で有利であるため好ましいシナプス実装であることができる。
【００５５】
図１０は、本開示の幾つか実施形態によるシナプス９００のＬＴＰに関するタイミング例を示す。ニューロン９０２は、ニューロン膜電位がそれの閾値レベル（時間枠１０００の伝達フェーズ１０２２）に達した時点でプレシナプススパイク信号９０６のスパイク１００４を生成することができる。伝達フェーズ１００２中に生成されたスパイク１００４及びパルスΦｃｏｍｍは、スイッチ９３０−９３２をオンにすることができる。次に、メモリスタ９２４内を電流が流れることができ、それは、ポストシナプスニューロン９０４の入力電流９０８を生成する際に貢献することができる（すなわち、スパイク１００４をポストシナプスニューロン９０４に伝達することができる）。伝達フェーズ１００２中には、メモリスタ９２４両端の電圧がメモリスタの閾値レベルを下回ることができ、メムリスタンスＲＳを変化させることができない。図１０において例示されるように、伝達フェーズ１００２中には、メムリスタンスＲＳは、最大値ＲＳ＿ｏｆｆを有することができる。
【００５６】
伝達フェーズ１００２は、メモリスタ９２０と関連付けられた増強フェーズ１００６（すなわち、ＬＴＰ適格度トレースの増強フェーズ）によって後続することができる。ＰＷＭ  ＬＴＰ信号９１２のパルス１００８を生成することができ、次にスイッチ９３４をオンにすることができる。ポストシナプスニューロン９０４はまだスパイクすることができない（すなわち、ニューロン９０４の膜電位がまだそれの閾値レベルを下回ることができる）ため、ポストシナプススパイク信号９１０に対応する図９からの変数Ｓｓｐｋ２の状態は低いことができ、スイッチ９３６はオフであることができる。従って、メモリスタ９２０内を流れる電流が存在することができず、図１０において例示されるように、それのメムリスタンスＲＣ＿ＬＴＰは、依然として最大値ＲＣ＿ｏｆｆと等しいことができる。
【００５７】
ニューロン９０４は、ニューロン膜電位がそれの閾値レベル（伝達フェース１０１２）に達した時点でポストシナプススパイク信号９１０のスパイク１０１０を生成することができる。スパイク１０１０は、ニューロン９０４に結合されたシナプス（図９には示されていない）を通じて他のニューロンに（すなわち、ニューロン９０４のポストシナプスニューロンに）伝達することができる。さらに、スパイク１０１０は、メモリスタ９２０及び９２４の両方の増強のために変数Ｓｓｐｋ２の状態を変化させることができる。例えば、スパイク１０１０は、スイッチ９３６をオンにすることができ、それは、ＬＴＰ適格度トレースの他の増強フェーズ中にメモリスタ９２０両端の電圧降下が閾値レベルを上回るようにし、メムリスタンスＲＣ＿ＬＴＰが変化を始めることができる。
【００５８】
スパイク１０１０は、ＬＴＰ適格度トレースの増強フェーズ１０１４中にＰＷＭ  ＬＴＰ信号９１２の他のパルス１０１６によって後続することができる。パルス１０１６は、スイッチ９３４をオンにし、これで、図１０の回路１０１８によって例示されるように、メモリスタ９２０両端の電圧降下が２・Ｖｄｄに等しいことができる。この電圧降下は、メモリスタ９２０の閾値レベルを上回ることができ、メモリスタ９２０内を流れる電流がフェーズ１０１４中にメムリスタンスＲＣ＿ＬＴＰをＲＣ＿ｏｆｆから急低下させることができる。図１０において例示されるように、メムリスタンスＲＣ＿ＬＴＰは、ＰＷＭ  ＬＴＰ信号が論理的“０”と再び等しくなるまで低下し続けることができる。次に、スイッチ９３４をオフにすることができ、メモリスタ９２０は、開回路内にあることができ、メムリスタンスＲＣ＿ＬＴＰは、増強フェーズ１０１４中に達した値１０２０を維持することができる。
【００５９】
メムリスタンスＲＣ＿ＬＴＰのオフスイッチングが生じることができるフェーズ１０２２中にＬＴＰ適格度トレースの減衰が生じることができる。減衰フェーズ１０２２中に、パルスΦｄｋがスイッチ９４２及び９４４をオンにすることができ、メモリスタ９２０は、図１０において例示された閉回路１０２４の一部であることができる。メモリスタ９２０の時定数は大きいことができる（すなわち、メモリスタ９２０内を流れる電流は、相対的に大きいメムリスタンスＲＣ＿ＬＴＰ及び相対的に小さい電圧Ｖｄｋに起因して小さいことができる）ため、メムリスタンスＲＣ＿ＬＴＰはゆっくりと指数的に増大し続けることができる。メムリスタンスＲＣ＿ＬＴＰの変更の逆数は、ポストシナプススパイク１０１０がＬＴＰ適格度トレースを表すことができる後に開始したことを図１０から観察することができる。
【００６０】
プレ及びポストシナプススパイク１００４及び１０１０のシーケンスに応答したＤＡの細胞外濃度の変化は、ＰＷＭに基づく信号ＤＡ＿ｐｗｍのパルス１０２６によってエミュレーションすることができる。パルス１０２６は、メモリスタ９２４のオンスイッチング（すなわち、シナプス９００のＬＴＰ）と関連付けられたフェーズ１０２８中に生じることができる。図９において例示されるように、このパルスは、メモリスタ９２０及び９２４を接続するスイッチ９４６をオンにすることができる。同じ時間に、ＬＴＰフェーズ１０２８中に生成されたパルスΦＳ＿ＬＴＰがスイッチ９４８及び９５０をオンにすることができる。これで、図１０において例示されたメモリスタ９２４を備える閉回路１０３０を形成することができ、メモリスタ９２０及び９２４の直列接続内を流れる電流が、メムリスタンスＲＳをそれの最大値ＲＳ＿ｏｆｆから低下させることができる（すなわち、シナプス９００のＬＴＰが生じることができる）。
【００６１】
図９において例示されたシナプスの提案された実装は、ドパミンシグナリングによりＬＴＰをサポートすることができることが、図１０の分析に基づいて観察することができる。ＬＴＰフェーズ１０２８中には、メモリスタ９２０両端の電圧降下がメモリスタの閾値レベルを下回ることができ、メムリスタンスＲＣ＿ＬＴＰは、減衰フェーズ１０２２中に達したそれの値１０３２を維持することができることも注目されるべきである。
【００６２】
図１１は、本開示の幾つか実施形態による図９からのシナプス９００のＬＴＤに関するタイミング例を示す。時間枠１１００の伝達フェーズ１１０２中に、ポストシナプスニューロン９０４は、ポストシナプススパイク信号９１０のスパイク１１０４を生成することができる。スパイク１１０４は、ニューロン９０４に結合されたシナプス（図９には示されていない）を通じて他のニューロンに（すなわち、ニューロン９０４のポストシナプスニューロンに）伝達することができる。シナプス９００の全メモリスタ９２０乃至９２４は、開回路内にあることができ、それらを通じて電流は流れず、それらのメムリスタンスは、伝達フェーズ１１０２中には変化することができない。
【００６３】
伝達フェーズ１１０２は、メモリスタ９２２と関連付けられたＬＴＤフェーズ１１０６（すなわち、ＬＴＤ適格度トレースの抑圧フェーズ）によって後続することができる。ＰＷＭ  ＬＴＤ信号９１４のパルス１１０８を生成することができ、次に、スイッチ９５２をオンにすることができる。プレシナプスニューロン９０２はまだスパイクすることができない（すなわち、ニューロン９０２の膜電位が依然としてそれの閾値レベルを下回ることができる）ため、プレシナプススパイク信号９０６に対応する図９からの変数Ｓｓｐｋ１の状態が低であることができ、スイッチ９５４はオフであることができる。従って、図１１において例示されるように、メモリスタ９２２には電流は流れていることができず、そのメムリスタンスＲＣ＿ＬＴＤは、依然として最大値ＲＣ＿ｏｆｆと等しいことができる。
【００６４】
ニューロン９０２は、ニューロン膜電位がそれの閾値レベル（伝達フェーズ１１１２）に達した時点でプレシナプススパイク信号９０６のスパイク１１１０を生成することができ、次に、シナプス９００を通じてポストシナプスニューロン９０４に伝達することができる。伝達フェーズ１１１２中に生成されたスパイク１１１０及びパルスΦｃｏｍｍは、スイッチ９３０−９３２をオンにすることができる。次に、メモリスタ９２４内を電流が流れることができ、それは、ポストシナプスニューロン９０４の入力電流９０８を生成する際に貢献することができる。伝達フェーズ１１１２中には、メモリスタ９２４両端の電圧がメモリスタの閾値レベルを下回ることができ、メムリスタンスＲＳを変化させることができない。さらに、スパイク１１１０は、変数Ｓｓｐｋ１の状態を変化させることができ、それは、スイッチ９５４をオンにすることができる。これは、最終的に、ＰＭＷ  ＬＴＤ信号９１４の他のパルス中に、メモリスタ９２２両端の電圧降下は閾値レベルを上回ることができるためＬＴＤ適格度トレースの生成を開始させることができる。
【００６５】
ＰＷＭ  ＬＴＤ信号９１４の他方のパルス（すなわち、パルス１１１６）は、ＬＴＤ適格度トレースの開始に関連するフェーズ１１１４中に発生することができる。図１１において回路１１１８によって例示されるように、パルス１１１６は、スイッチ９５２をオンにさせることができ、これで、メモリスタ９２２両端の電圧降下は、２・Ｖｄｄと等しくすることができる。この電圧降下は、メモリスタ９２２の閾値レベルを上回ることができ、メモリスタ９２２内を流れる電流は、メムリスタンスＲＣ＿ＬＴＤをＲＣ＿ｏｆｆ値から急低下させることができる。図１１において例示されるように、メムリスタンスＲＣ＿ＬＴＤは、ＰＷＭ  ＬＴＤ信号が論理的“０”に再び等しくなるまで低下し続けることができる。次に、スイッチ９５２をオフにすることができ、メモリスタ９２２は、開回路内にあることができ、メムリスタンスＲＣ＿ＬＴＤは、フェーズ１１１４中に達した値１１２０を維持することができる。
【００６６】
メムリスタンスＲＣ＿ＬＴＤのオフスイッチングを行うことができるフェーズ１１２２中にＬＴＤ適格度トレースの減衰が生じることができる。減衰フェーズ１１２２中に、パルスΦｄｋがスイッチ９６０−９６２をオンにすることができ、メモリスタ９２２は、図１１において例示された閉回路１１２４の一部であることができる。メモリスタ９２２の時定数は大きいことができる（すなわち、メモリスタ９２２内を流れる電流は、相対的に大きいメムリスタンスＲＣ＿ＬＴＤ及び相対的に小さい電圧Ｖｄｋに起因して小さいことができる）ため、メムリスタンスＲＣ＿ＬＴＤはゆっくりと指数的に増大し続けることができる。メムリスタンスＲＣ＿ＬＴＰの変更（modification）の逆数は、ポスト及びプレシナプススパイク１１０２及び１１１０のシーケンスがＬＴＤ適格度トレースを表すことができる後に開始したことを図１１から観察することができる。
【００６７】
ポスト及びプレシナプススパイク１１０４及び１１１０のシーケンスに応答したＤＡの細胞外濃度の変化は、ＰＷＭに基づく信号ＤＡ＿ｐｗｍのパルス１１２６によってエミュレーションすることができる。パルス１１２６は、メモリスタ９２４のオフスイッチング（すなわち、シナプス９００のＬＴＤ）と関連付けられたフェーズ１１２８中に生じることができ、このパルスは、メモリスタ９２２及び９２４を接続するスイッチ９６４をオンにすることができる。同じ時間に、ＬＴＤフェーズ１１２８中に生成されたパルスΦＳ＿ＬＴＤがスイッチ９６６及び９６８をオンにすることができる。これで、図１１において例示されたメモリスタ９２４を備える閉回路１１３０を形成することができ、メモリスタ９２２及び９２４の直列接続内を流れる電流が、メムリスタンスＲＳを増大させることができる（すなわち、シナプス９００のＬＴＤが発生することができる）。ＬＴＤフェーズ１１２８中には、メモリスタ９２２両端の電圧降下は、メモリスタの閾値レベルを下回ることができ、メムリスタンスＲＣ＿ＬＴＤは、減衰フェーズ１１２２中に達したそれの値１１３２を維持することができる。
【００６８】
図９からのシナプスの提案される実装は、ドパミンシグナリングによりＬＴＤをサポートできることを図１１の分析に基づいて結論づけることができる。従って、図１０−１１からのタイミング図により、３つのメモリスタを備えるシナプス９００は、ドパミンシグナリングによってＳＴＤＰに基づく強度調整を効率的にサポートすることができる。
【００６９】
図１２は、本開示の幾つか実施形態によりプレシナプスニューロン回路９０２とポストシナプスニューロン回路９０４との間の提案される3メモリスタシナプス接続９００を制御するための動作例１２００を示す。１２０２において、接続の強度は、ポストシナプスニューロン回路のスパイクがプレシナプスニューロン回路のスパイクに後続したときにシナプス結合内の複数のメモリスタのうちの第１のメモリスタの抵抗を低下させることによって増大させることができる。強度増大中にメモリスタのうちの第２のものを第１のメモリスタに接続することができ、スパイクに起因する強度増大前に第２のメモリスタの抵抗を変化させることができる。１２０４において、接続の強度は、プレシナプスニューロン回路の他のスパイクがポストシナプスニューロン回路の他のスパイクに後続したときに第１のメモリスタの抵抗を増大させることによって低下させることができる。強度低下中にメモリスタのうちの第３のものを第１のメモリスタに接続することができ、その他のスパイクに起因する強度低下前に第３のメモリスタの抵抗を変化させることができる。
【００７０】
メモリスタシナプスの典型的な配列
図１３において例示されるように、上記の3メモリスタシナプスは、ニューロンの配列を結合するために利用することができる。配列１３００内の各ニューロンは、樹状突起ドライバ（ｄｅｎｄｒｉｔｅ  ｄｒｉｖｅｒ）１３０２と、ニューロン細胞体（ｓｏｍａ）１３０４と、軸索（ａｘｏｎ）ドライバ１３０６と、を備えることができる。図１３において例示されるように、樹状突起ドライバ１３０２は、ニューロン細胞体１３０４に接続することができ、ニューロン細胞体は、軸索ドライバ１３０６と他方の端部においてインタフェースすることができる。
【００７１】
図９からのシナプス９００に対応することができる３つのメモリスタ１３２０−１３２４を備えるシナプス１３０８は、プレシナプスニューロン１３１０をポストシナプスニューロン１３１２と接続することができる。ニューロン１３１０内の軸索ドライバ１３１４の出力部１３１４は、メモリスタ１３２０を通じて、ニューロン１３１２内の樹状突起ドライバの入力部１３２６に接続することができる。この接続は、シナプス１３０８のＬＴＰ適格度トレースの生成を提供することができる。
【００７２】
シナプス１３０８の強度は、ニューロン１３１０内の軸索ドライバの出力部１３１６をニューロン１３１２内の樹状突起ドライバの入力部１３２８に接続するメモリスタ１３２２のメムリスタンスＲＳに関連させることができる。シナプス１３０８のＬＴＰ中において、ＬＴＰ適格度トレースが生成後に、メモリスタ１３２２のメムリスタンスＲＳが低下することができ、ニューロン１３１０及び１３１２間のシナプス結合はより強くなることができる。
【００７３】
シナプス１３０８のＬＴＤ適格度トレースを生成するために、ニューロン１３１０内の軸索ドライバの出力部１３１８を、メモリスタ１３２４を通じて、ニューロン１３１２内の樹状突起ドライバの入力部１３３０に接続することができる。シナプス１３０８のＬＴＤ中において、ＬＴＰ適格度トレースが生成後に、メモリスタ１３２２のメムリスタンスＲＳが増大することができ、ニューロン１３１０及び１３１２間のシナプス結合はより弱くなることができる。
【００７４】
図１４Ａは、3メモリスタシナプス１４０２を介してニューロンの配列を効率的に結合することができるクロスバーアーキテクチャ例１４００を示す。ニューロン（図１４には示されていない）によって生成されたスパイク１４０４は、シナプスメモリスタ１４０６に、次にシナプスメモリスタ１４０８、シナプスメモリスタ１４１０及びシナプスメモリスタ１４１２に伝達することができる。しかしながら、このスパイク情報は、メモリスタ１４１４及び１４１６（すなわち、ＬＴＤ又はＬＴＰ適格度トレースと関連付けられたメモリスタ）に不正確に渡され、スパイク１４０４を生成した同じニューロンに戻されることがある。
【００７５】
クロスバーニューラルアーキテクチャ内において可能性のある誤った経路を排除するために、図１４Ｂにおいて例示される２端子メモリスタ１４１８を3端子メモリスタ１４２０と交換することができる。メモリスタ１４２０の一対のダイオード１４２２は、メモリスタ内を流れる電流の方向を制御することができ、電流が希望されない方向に流れるのを防止することができる。本開示の好ましい実施形態においては、ニューラルクロスバーアーキテクチャ内の3端子メモリスタのメムリスタンスＲＳの更新（すなわち、シナプス強度の変更）は、ニューラルクロスバーアーキテクチャの同じ列内に配置されたシナプスの強度を変更する代わりに行ごとに行うことができる。
【００７６】
本開示は、ドパミンシグナリングによるＳＴＤＰのための3メモリスタシナプスのハードウェア実装を提案する。ＬＴＤ及びＬＴＰ適格度トレースは、適切に選択されたメムリスタンス及び減衰フェーズ中のメモリスタ両端の低い電圧降下のおかげでゆっくりと指数的に減衰することができる。この手法は、電力的に効率的であることもできる。さらに、3メモリスタシナプスの提案された実装は、ＲＣネットワーク／カウンタが利用されないため面積的に効率的であることができる（すなわち、ゆっくり減衰する曲線をエミュレーションするために大きくてかさばるキャパシタを回避することができる）。さらに、シナプスメモリスタを複数のシナプスによって共用される電圧源と直列に接続することは、面積が効率的なニューラルクロスバーアーキテクチャを可能にすることができる。提案されるニューラルクロスバーアーキテクチャは、この解決策を電力的に効率的にする単純な論理を備えることができる。
【００７７】
上述される方法の様々な動作は、対応する機能を実行することが可能なあらゆる適切な手段によって行うことができる。それらの手段は、様々なハードウェア及び／又はソフトウェアコンポーネント及び／又はモジュールを含むことができ、限定されることなしに、回路、特定用途向け集積回路（ＡＳＩＣ）、又はプロセッサを含む。概して、図において例示される動作が存在する場合は、それらの動作は、同様の番号を有する対応する手段＋機能（ｍｅａｎｓ−ｐｌｕｓ−ｆｕｎｃｔｉｏｎ）コンポーネントを有することがある。例えば、図１２において例示された動作１２００は、図１２Ａにおいて例示されたコンポーネント１２００Ａに対応する。
【００７８】
ここにおいて用いられる場合の表現“決定すること”は、非常に様々な行動を包含する。例えば、“決定すること”は、計算すること、演算すること、処理すること、導き出すこと、調査すること、検索すること（例えば、テーブル、データベース又は他のデータ構造内を検索すること）、確認すること、等を含むことができる。さらに、“決定すること”は、受信すること（例えば、情報を受信すること）、アクセスすること（例えば、メモリ内のデータにアクセスすること）、等を含むことができる。さらに、“決定すること”は、解決すること、選定すること、選択すること、確立すること、等を含むことができる。
【００７９】
ここにおいて用いられる場合において、項目（品目）のリストのうちの“少なくとも１つ”という句は、単一の構成要素を含むそれらの項目（品目）のあらゆる組み合わせを意味する。一例として、“ａ、ｂ、又はｃのうちの少なくとも１つ”は、ａ、ｂ、ｃ、ａ−ｂ、ａ−ｃ、ｂ−ｃ、及びａ−ｂ−ｃを網羅することが意図される。
【００８０】
本開示と関係させて説明される様々な例示的な論理ブロック、モジュール、及び回路は、ここにおいて説明される機能を果たすように設計された汎用プロセッサ、デジタル信号プロセッサ（ＤＳＰ）、特定用途向け集積回路（ＡＳＩＣ）、フィールドプログラマブルゲートアレイ信号（ＦＰＧＡ）又はその他のプログラマブル論理デバイス（ＰＬＤ）、ディスクリートゲートロジック、ディスクリートトランジスタロジック、ディスクリートハードウェアコンポーネント、又はそれらのあらゆる組合せ、を用いて実装又は実行することができる。汎用プロセッサは、マイクロプロセッサであることができるが、代替においては、プロセッサは、どのような市販のプロセッサ、コントローラ、マイクロコントローラ、又はステートマシンであってもよい。プロセッサは、計算デバイスの組合せ、例えば、ＤＳＰと、１つのマイクロプロセッサとの組合せ、複数のマイクロプロセッサとの組合せ、ＤＳＰコアと関連する１つ以上のマイクロプロセッサとの組合せ、又はその他のあらゆる該構成との組合せ、として実装することもできる。
【００８１】
本開示と関係させて説明される方法又はアルゴリズムのステップは、ハードウェア内において直接的に、プロセッサによって実行されるソフトウェアモジュール内において、又はそれらの２つの組み合わせにおいて具現化することができる。ソフトウェアモジュールは、当業において知られるあらゆる形態の記憶媒体内に常駐することができる。使用することができる記憶媒体の幾つかの例は、ランダムアクセスメモリ（ＲＡＭ）、読み取り専用メモリ（ＲＯＭ）、フラッシュメモリ、ＥＰＲＯＭメモリ、ＥＥＰＲＯＭメモリ、レジスタ、ハードディスク、取り外し可能ディスク、ＣＤ−ＲＯＭ、等を含む。ソフトウェアモジュールは、単一の命令、又は数多くの命令を備えることができ、及び、幾つかの異なるコードセグメントにわたって、異なるプログラム間で、及び複数の記憶媒体にわたって分散させることができる。記憶媒体は、プロセッサが記憶媒体から情報を読み出すこと、及び記憶媒体に情報を書き込むことができるように該プロセッサに結合させることができる。代替においては、記憶媒体は、プロセッサと一体化することができる。
【００８２】
ここにおいて開示された方法は、説明される方法を実現させるための１つ以上のステップ又は行動を備える。方法ステップ及び／又は行動は、請求項の適用範囲を逸脱することなしに互換することができる。換言すると、ステップ又は行動の特定の順序が指定されないかぎり、特定のステップ及び／又は行動の順序及び／又は使用は、請求項の適用範囲を逸脱することなしに修正することができる。
【００８３】
説明される機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらの組み合わせにおいて実装することができる。ソフトウェアにおいて実装される場合は、これらの機能は、１つ以上の命令としてコンピュータによって読み取り可能な媒体に格納することができる。記憶媒体は、コンピュータによってアクセス可能なあらゆる利用可能な媒体であることができる。一例として、及び限定することなしに、該コンピュータによって読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ又はその他の光学ディスク記憶装置、磁気ディスク記憶装置又はその他の磁気記憶装置、又は、希望されるプログラムコードを命令又はデータ構造の形態で搬送又は格納するために用いることができ及びコンピュータによってアクセス可能であるその他の媒体、を備えることができる。ここにおいて用いられるときのディスク（ｄｉｓｋ及びｄｉｓｃ）は、コンパクトディスク（ＣＤ）（ｄｉｓｃ）と、レーザディスク（ｄｉｓｃ）と、光ディスク（ｄｉｓｃ）と、デジタルバーサタイルディスク（ＤＶＤ）（ｄｉｓｃ）と、フロッピー（登録商標）ディスク（ｄｉｓｋ）と、Ｂｌｕ−ｒａｙ（登録商標）ディスク（ｄｉｓｃ）と、を含み、ここで、ｄｉｓｋは、通常は磁気的にデータを複製し、ｄｉｓｃは、レーザを用いて光学的にデータを複製する。
【００８４】
従って、幾つかの実施形態は、ここにおいて提示された動作を実行するためのコンピュータプログラム製品を備えることができる。例えば、該コンピュータプログラム製品は、ここにおいて説明される動作を実行するために１つ以上のプロセッサによって実行可能な命令が格納されている（及び／又は符号化されている）コンピュータによって読み取り可能な媒体を備えることができる。幾つかの実施形態の場合は、コンピュータプログラム製品は、パッケージング材料を含むことができる。
【００８５】
ソフトウェア又は命令は送信媒体を通じて送信することもできる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、より対線、デジタル加入者ライン（ＤＳＬ）、又は無線技術、例えば、赤外線、無線、及びマイクロ波、を用いてウェブサイト、サーバ、又はその他の遠隔ソースから送信される場合は、該同軸ケーブル、光ファイバケーブル、より対線、ＤＳＬ、又は無線技術、例えば赤外線、無線、及びマイクロ波、は、送信媒体の定義の中に含まれる。
【００８６】
さらに、ここにおいて説明される方法及び技法を実施するためのモジュール及び／又はその他の適切な手段は、ユーザ端末及び／又は基地局によって適宜ダウンロードすること及び／又はその他の方法で入手することができることが評価されるべきである。例えば、該デバイスは、ここにおいて説明される方法を実行するための手段の転送を容易にするためにサーバに結合することができる。代替として、ここにおいて説明される様々な方法は、記憶手段（例えば、ＲＡＭ、ＲＯＭ、物理的記憶媒体、例えばコンパクトディスク（ＣＤ）、フロッピーディスク、等）を介して提供することができ、このため、ユーザ端末及び／又は基地局は、デバイスに記憶手段を結合又は提供次第様々な方法を入手することができる。さらに、ここにおいて説明される方法及び技法をデバイスに提供するためのあらゆるその他の適切な技法を利用可能である。
【００８７】
請求項は、上記の正確な構成及びコンポーネントに限定されないことが理解されるべきである。請求項の適用範囲を逸脱することなしに上述される方法及び装置の手はず、動作及び詳細の様々な修正、変更及び変形を行うことができる。上記は、本開示の実施形態を対象とする一方で、本開示の基本的な適用範囲を逸脱することなしにそれのその他の及びさらなる実施形態を案出することができ、それらの適用範囲は、後続する請求項によって決定される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１２Ａ】
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【図１３】
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【図１４】
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