(57)【特許請求の範囲】
【請求項１】
半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割するための溝を形成するダイシングラインの加工方法であって、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層を除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を掘り下げて溝を形成する半導体層エッチング工程をとを含む、ダイシングラインの加工方法。
【請求項２】
半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割して個片化された半導体チップを製造する方法であって、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層を除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を掘り下げる半導体層エッチング工程と、
半導体ウェハの表面保護膜の配置側とは逆側の表面より、半導体層の研磨加工を行い、それぞれのチップ部を個々の半導体チップに分割する研磨工程とを含む、半導体チップの製造方法。
【請求項３】
半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割するための溝を形成するダイシングラインの加工方法であって、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層を除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を掘り下げて溝を形成する半導体層エッチング工程と、
ダイシングライン部に形成された溝に沿って半導体ウェハを劈開することで、それぞれのチップ部を個々の半導体チップに分割する劈開工程とを含む、半導体チップの製造方法。
【請求項４】
表面保護膜形成工程において、化学蒸着法（ＣＶＤ）により表面保護膜としてＳｉＯ２膜を形成し、
表面保護膜エッチング工程において、フロロカーボン系ガス主体のガスを用いたプラズマエッチングを行うことにより、ダイシングライン部において、配線形成層の端縁に形成されたＳｉＯ２膜を残しながら、半導体層の層面に形成されたＳｉＯ２膜の除去を行う、請求項２または３に記載の半導体チップの製造方法。
【請求項５】
半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割して個片化された半導体チップを製造する方法であって、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層を除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を除去して、それぞれのチップ部を個々の半導体チップに分割する半導体層エッチング工程とを含む、半導体チップの製造方法。
【請求項６】
表面保護膜形成工程において、化学蒸着法（ＣＶＤ）により表面保護膜としてＳｉＯ２膜を形成し、
表面保護膜エッチング工程において、フロロカーボン系ガス主体のガスを用いたプラズマエッチングにより、ダイシングライン部において、配線形成層の端縁に形成されたＳｉＯ２膜を残しながら、半導体層の層面に形成されたＳｉＯ２膜の除去を行う、請求項５に記載の半導体チップの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ダイシングライン部により画定される複数のチップ部を備える半導体ウェハに対して、ダイシングライン部において各々のチップ部を個別に分割して個片化された半導体チップを製造する方法に関する。
【背景技術】
【０００２】
従来、このような半導体チップの製造方法において、半導体ウェハを個々の半導体チップに分割する方法として、例えば、プラズマエッチングを用いたプラズマダイシング工法が知られている（例えば、特許文献１参照）。
【０００３】
このようなプラズマダイシング工法を半導体ウェハにおける配線形成層の形成面側（すなわち、デバイス面側）から実施する場合、まず、半導体チップを分割して個片化するためのダイシングライン部において、ブレードを用いて半導体ウェハのハーフカットを行う。半導体ウェハのデバイス面側におけるダイシングライン部には、ＴＥＧ（Test Element Group）と呼ばれる金属層を含む回路形成層が配置されている場合があり、このようにブレードを用いて機械的にハーフカットを行うことにより、ダイシングライン部においてＴＥＧを除去して、半導体層を露出させることができる。
【０００４】
その後、半導体ウェハのデバイス面側において、ダイシングライン部により画定されるチップ部上に配置されたパッシベーション膜等をマスクとして、デバイス面側よりプラズマエッチング処理を行うことにより、ダイシングライン部にて露出された半導体層をエッチング処理して、それぞれのチップ部を、個片化された半導体チップに分割することができる。なお、このようにプラズマエッチング処理によりダイシングライン部の半導体層を完全に除去してしまう方法（フルカット）に代えて、半導体層を一部残すように深掘り加工を行い、その後、デバイス面の裏面側より半導体ウェハの研磨加工を行って、それぞれの半導体チップを個片するような方法（ＤＢＧ（Dicing Before Grinding））も行われている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００１−１２７０１１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本願発明の発明者らは、このような従来のプラズマダイシング工法により、同じ半導体ウェハから分割された半導体チップにおける端面形状（ダイシングライン部に接していた端面形状）の調査を行い、その結果、同じ半導体ウェハから分割された半導体チップであっても、その端面形状が一様ではないことに気が付いた。さらに詳細に調べると、ダイシングライン部においてＴＥＧがある部位と、ＴＥＧがない部位とでは、半導体チップの端面形状が相違していることが判った。
【０００７】
このように半導体チップの端面形状が相違することについての原因は定かではないが、ダイシングライン部をブレードによりハーフカットした後、ＴＥＧがあるダイシングライン部では金属層が露出した状態となり、ＴＥＧがないダイシングライン部では金属層が露出していない状態となっていることの違いが原因となって、プラズマエッチング処理の実施による溝の加工形状の相違が生じるのではないかと推測される。
【０００８】
従って、本発明の目的は、上記問題を解決することにあって、半導体ウェハに対して、配線形成層の形成面側よりブレードを用いてダイシングライン部において半導体層を露出させた後、プラズマエッチングの実施により露出した半導体層を掘り下げる加工を行って個片化された半導体チップを製造する方法において、エッチングによる溝の加工形状のバラツキを抑制できる半導体チップの製造方法を提供することにある。
【課題を解決するための手段】
【０００９】
上記目的を達成するために、本発明は以下のように構成する。
【００１０】
本発明の第１態様によれば、半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割するための溝を形成するダイシングラインの加工方法であって、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層を除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を掘り下げて溝を形成する半導体層エッチング工程をとを含む、ダイシングラインの加工方法を提供する。
【００１１】
本発明の第２態様によれば、半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割して個片化された半導体チップを製造する方法であって、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層を除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を掘り下げる半導体層エッチング工程と、
半導体ウェハの表面保護膜の配置側とは逆側の表面より、半導体層の研磨加工を行い、それぞれのチップ部を個々の半導体チップに分割する研磨工程とを含む、半導体チップの製造方法を提供する。
【００１２】
本発明の第３態様によれば、半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割するための溝を形成するダイシングラインの加工方法であって、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層を除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を掘り下げて溝を形成する半導体層エッチング工程と、
ダイシングライン部に形成された溝に沿って半導体ウェハを劈開することで、それぞれのチップ部を個々の半導体チップに分割する劈開工程とを含む、半導体チップの製造方法を提供する。
【００１３】
本発明の第４態様によれば、表面保護膜形成工程において、化学蒸着法（ＣＶＤ）により表面保護膜としてＳｉＯ２膜を形成し、
表面保護膜エッチング工程において、フロロカーボン系ガス主体のガスを用いたプラズマエッチングを行うことにより、ダイシングライン部において、配線形成層の端縁に形成されたＳｉＯ２膜を残しながら、半導体層の層面に形成されたＳｉＯ２膜の除去を行う、第２または第３態様に記載の半導体チップの製造方法を提供する。
【００１４】
本発明の第５態様によれば、半導体層と、半導体層上に配置されかつ金属層を含む配線形成層と、ダイシングライン部により画定される複数のチップ部とを備える半導体ウェハに対して、ダイシングライン部にて各々のチップ部を個別に分割して個片化された半導体チップを製造する方法であって、
ダイシングライン部において、ブレードを用いて、金属層を含む配線形成層を除去して、半導体層を露出させるとともに配線形成層の端縁より金属層を露出させる配線形成層除去工程と、
それぞれのチップ部およびダイシングライン部を覆うように、表面保護膜を形成する表面保護膜形成工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出された金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去する表面保護膜エッチング工程と、
半導体ウェハに対してプラズマエッチングを行って、ダイシングライン部において、露出した半導体層を除去して、それぞれのチップ部を個々の半導体チップに分割する半導体層エッチング工程とを含む、半導体チップの製造方法を提供する。
【００１５】
本発明の第６態様によれば、表面保護膜形成工程において、化学蒸着法（ＣＶＤ）により表面保護膜としてＳｉＯ２膜を形成し、
表面保護膜エッチング工程において、フロロカーボン系ガス主体のガスを用いたプラズマエッチングにより、ダイシングライン部において、配線形成層の端縁に形成されたＳｉＯ２膜を残しながら、半導体層の層面に形成されたＳｉＯ２膜の除去を行う、第５態様に記載の半導体チップの製造方法を提供する。
【発明の効果】
【００１６】
本発明によれば、配線形成層除去工程にて、ブレードを用いてダイシングライン部における配線形成層の除去を行った後、表面保護膜形成工程にて、それぞれのチップ部およびダイシングライン部を覆うように表面保護膜を形成した後、表面保護膜エッチング工程にて、ダイシングライン部にて金属層を覆う表面保護膜を残しながら、半導体層を覆う表面保護膜を除去して、その後、半導体層エッチング工程を実施している。そのため、ダイシングライン部にて金属層が存在している部位があっても表面保護膜にて覆われた状態にてエッチング工程を実施することができ、金属層の有無に拘わらず、エッチング条件の均一化を図ることができる。したがって、エッチングによる溝の加工形状のバラツキを抑制できる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施の形態１の半導体チップの製造方法にて取り扱われる半導体ウェハの断面図
【図２】図１の半導体ウェハのダイシングライン部（Ａ部）を拡大した断面図
【図３】実施の形態１の半導体チップの製造方法の手順のフローチャート
【図４】実施の形態１の半導体チップの製造方法の手順を示す半導体ウェハの断面図
【図５】実施の形態１の半導体チップの製造方法の手順を示す半導体ウェハの断面図
【図６】図４（Ａ）の半導体ウェハのダイシングライン部（Ｂ部）を拡大した断面図
【図７】図４（Ｃ）の半導体ウェハのダイシングライン部（Ｃ部）を拡大した断面図
【図８】本発明の実施の形態２の半導体チップの製造方法の手順のフローチャート
【図９】実施の形態２の半導体チップの製造方法の手順を示す半導体ウェハの断面図
【図１０】実施の形態２の半導体チップの製造方法の手順を示す半導体ウェハの断面図
【図１１】実施の形態１の変形例１の半導体チップの製造方法の手順を示す半導体ウェハの断面図
【図１２】実施の形態１の変形例２の半導体チップの製造方法の手順を示す半導体ウェハの断面図
【発明を実施するための形態】
【００１８】
以下に、本発明にかかる実施の形態を図面に基づいて詳細に説明する。
【００１９】
（実施の形態１）
本発明の実施の形態１にかかる半導体チップの製造方法にて取り扱われる半導体ウェハ１の構成について、図１の半導体ウェハ１の断面図（部分）を用いて説明する。
【００２０】
図１に示すように、半導体ウェハ１は、半導体（Ｓｉ）層２と、この半導体層２の図示上面側に形成された配線形成層３と、配線形成層３上に部分的に形成されたパッシベーション膜４とを備えている。なお、図示上面側である半導体ウェハ１における配線形成層３側の面を表面１Ａとし、図示下面側を裏面１Ｂとして以降の説明を行う。
【００２１】
半導体ウェハ１の表面１Ａには、平面視にて格子状に複数のダイシングライン部（分割領域）５が配置されており、それぞれのダイシングライン部５により複数の方形状の領域がチップ部（チップ形成領域）６として画定されている。
【００２２】
配線形成層３は、絶縁層（ＳｉＯ２）３ａと、この絶縁層３ａ内にて配線を構成する金属層（例えばＣｕ）３ｂとを有する。
【００２３】
チップ部６には、配線形成層３の金属層３ｂと接続された外部配線接続用電極として機能するボンディングパッド（Ａｌ）７が形成されている。
【００２４】
パッシベーション膜４は、半導体ウェハ１の表面１Ａにおいてチップ部６のボンディングパッド７とダイシングライン部５とを除く領域を覆うように配置されている。
【００２５】
ここで、図１の半導体ウェハ１のダイシングライン部５近傍（Ａ部）を部分的に拡大した断面図を図２に示す。
【００２６】
図２に示すように、半導体ウェハ１の複数のダイシングライン部５の中には、ＴＥＧ８が配置されているものがある。このＴＥＧ８は半導体ウェハ１の製造工程において、各種検査や測定のために用いられるエレメントであって、配線形成層３内にて金属層３ｂにより構成されている。なお、図１に示す半導体ウェハ１の断面図において、図示左側のダイシングライン部５にはＴＥＧ８が形成されているのに対して、図示右側のダイシングライン部５には配線形成層３内には金属層３ｂが存在せず、ＴＥＧ８が形成されていない。
【００２７】
このような半導体ウェハ１においてダイシングライン部５にてそれぞれのチップ部６を分割することにより、分割されたチップ部６が個片化された半導体チップとなり、それぞれの半導体チップが製造される。
【００２８】
次に、本実施の形態１にかかる半導体チップの製造方法の具体的な手順について説明する。この説明にあたって、半導体チップの製造方法の手順を示すフローチャートを図３に示し、図３のフローチャートに示すそれぞれの手順を説明するための半導体ウェハ１の断面図（部分）を図４および図５に示す。
【００２９】
（配線形成層除去工程）
まず、図３のフローチャートのステップＳ１において、分割処理を行うべく半導体ウェハ１を準備する。その後、半導体ウェハ１の表面１Ａ側より、ブレード１１を用いて、それぞれのダイシングライン部５の配線形成層３の除去を行う（ステップＳ２：配線形成層除去工程）。
【００３０】
具体的には、ダイシングライン部５の幅と同等あるいは僅かに狭いカーフ幅Ｗ１を有するブレード１１（回転刃）をダイシングライン部５の配線形成層３に接触させながら、ダイシングライン部５に沿って移動させることで、配線形成層３を切削して除去する。
【００３１】
ここで、配線形成層除去工程の実施により、ＴＥＧ８を含む配線形成層３が除去された状態のダイシングライン部５近傍（Ｂ部）の断面図を図６に示す。
【００３２】
図６に示すように、ＴＥＧ８が配置されていたダイシングライン部５において、配線形成層３の金属層３ｂと絶縁層３ａとが除去されており、除去された配線形成層３の両端縁において、ブレード１１にて切削された金属層３ｂが露出した状態となっている。また、ブレード１１により半導体層２の表面も僅かに切削されている。
【００３３】
（表面保護膜形成工程）
次に、半導体ウェハ１の表面１Ａ側において、表面保護膜を形成する（ステップＳ３）。具体的には、半導体ウェハ１の表面１Ａ側全面に対して、化学蒸着法（ＣＶＤ）を用いて、表面保護膜としてＳｉＯ２膜を形成する。その結果、図４（Ｂ）に示すように、それぞれのチップ部６およびダイシングライン部５を含めた半導体ウェハ１の表面１Ａの全体が、ＳｉＯ２膜１２により覆われた状態とされ、ダイシングライン部５において、配線形成層３の端縁にて露出した金属層３ｂもＳｉＯ２膜１２により覆われた状態とされる。
【００３４】
（表面保護膜エッチング工程（エッチバック工程））
次に、表面１Ａ側にＳｉＯ２膜１２が形成された半導体ウェハ１に対して、表面１Ａ側よりプラズマを用いたエッチング処理を行い、ダイシングライン部５の半導体層２並びにボンディングパッド７の表面を覆うＳｉＯ２膜１２の除去を行う（ステップＳ４）。具体的には、ＳｉＯ２膜１２が配置された状態の半導体ウェハ１を、ドライエッチング装置（図示せず）内に配置して、装置内を所定の圧力条件およびガス条件に保った後、プラズマを発生させることにより、ＳｉＯ２膜１２がプラズマによりエッチングされる。このドライエッチング装置ではフロロカーボン系のガスを主体とするガスを用いてエッチング処理を行う。フロロカーボン系ガスとしてはＣＦ４，ＣＨＦ３，Ｃ４Ｆ８，Ｃ５Ｆ８等を使用する。表面保護膜エッチング工程では、異方性プラズマエッチングを行い、ＳｉＯ２膜を厚み方向へエッチングすることでダイシングライン部５の半導体層２並びにボンディングパッド７の表面のＳｉＯ２膜１２を除去する。異方性プラズマエッチングを用いるため、ダイシングライン部５の半導体層２並びにボンディングパッド７の表面のＳｉＯ２膜１２が除去されたタイミングでエッチング停止すると、配線形成層３の端縁を覆うＳｉＯ２膜１２ａはほとんど除去されずに残存する（図４（Ｃ）参照）。
【００３５】
ここで、表面保護膜エッチング工程後のダイシングライン部５近傍（Ｃ部）の断面図を図７に示す。図７に示すように、パッシベーション膜４、配線形成層３、および半導体層２の各表面（図示上面）に形成されていたＳｉＯ２膜１２は、異方性プラズマエッチング処理により除去されて、それぞれの表面が露出した状態とされている。一方、パッシベーション膜４の端縁および配線形成層３の端縁には、ＳｉＯ２膜１２が除去されることなく残存しており、ＳｉＯ２膜１２が端縁保護膜１２ａとして、金属層３ｂが露出しないように配線形成層３のそれぞれの端縁を覆っている。なお、それぞれのボンディングパッド７の表面に形成されたＳｉＯ２膜は、このエッチング処理により除去される。
【００３６】
（プラズマエッチング工程（半導体層エッチング工程））
次に、半導体ウェハ１に対して、表面１Ａ側よりプラズマを用いたエッチング処理を行う（ステップＳ５）。具体的には、ドライエッチング装置にて、装置内の圧力条件およびガス条件などを切り換えてプラズマを発生させることにより、半導体層２に対するエッチング処理が行われる。この半導体層エッチング工程では、例えばＳＦ６主体のガスを用いてエッチング処理が行われ、パッシベーション膜４、配線形成層３、ボンディングパッド７、および端縁保護膜１２ａをマスクとして半導体層２のエッチング処理が行われる。図４（Ｄ）に示すように、ダイシングライン部５の半導体層２がプラズマにより所望の深さまで掘り下げられると、プラズマの発生を停止させて、プラズマエッチングを終了させる。なお、このプラズマエッチング工程では、例えばＳＦ６主体のガスを用いてエッチング処理が行われる。
【００３７】
（保護シート貼付工程）
次に、図５（Ｅ）に示すように、半導体ウェハ１の表面１Ａに保護シート１３を貼り付けて、半導体ウェハ１の表面１Ａにおけるそれぞれのチップ部６が保護シート１３により保護された状態とされる（ステップＳ６）。
【００３８】
（研磨工程）
次に、図５（Ｆ）に示すように、半導体ウェハ１の裏面１Ｂに対して、研磨処理が行われ、半導体層２の薄化処理が行われる（ステップＳ７）。この研磨処理は、半導体層２が薄化されることにより、ダイシングライン部５にてそれぞれのチップ部６が分割されるまで行われる。その結果、それぞれのチップ部６が分割されて、個片化された半導体チップ９が製造される。なお、この研磨処理において、半導体ウェハ１の表面１Ａは、貼り付けられた保護シート１３により保護される。
【００３９】
（シート張替え工程）
次に、図５（Ｇ）に示すように、半導体ウェハ１の裏面１Ｂにエキスパンドシート１４が貼り付けられるとともに、半導体ウェハ１の表面１Ａに貼り付けられていた状態の保護シート１３が除去される（ステップＳ８）。これにより、個片化されたそれぞれの半導体チップ９が、エキスパンドシート１４に貼り付けられた状態とされ、半導体チップ９の製造工程が完了する。
【００４０】
なお、本実施の形態１のように、プラズマエッチング工程により半導体層２に形成された溝を深掘り加工した後、半導体ウェハ１を研磨処理することにより、それぞれの半導体チップ９に分割するような手法は、ＤＢＧ（Dicing Before Grinding）と呼ばれている。
【００４１】
本実施の形態１によれば、配線形成層除去工程にて、ブレード１１を用いてダイシングライン部５における配線形成層３の切削による除去を行った後、表面保護膜形成工程にて、ダイシングライン部５にて露出された金属層３ｂおよび半導体層２を含めた半導体ウェハ１の表面１Ａ全体を覆うように、ＳｉＯ２膜を形成し、その後、表面保護膜エッチング工程にて、ダイシングライン部５の配線形成層３の端縁にて金属層３ｂが露出しないように覆っている端縁保護膜１２ａを残しながら、半導体層２を露出されるように、ＳｉＯ２膜１２の除去を行っている。
【００４２】
そのため、例えば、図４（Ｃ）に示すように、ＴＥＧ８が形成されていた図示左側のダイシングライン部５と、ＴＥＧ８が形成されていなかった図示右側のダイシングライン部５とにおいて、共に金属層３ｂが露出されていない状態とすることができる。このような状態にて、それぞれのダイシングライン部５にて露出された状態の半導体層２に対して、プラズマエッチング工程を実施することにより、それぞれのダイシングライン部５におけるエッチング条件をより均一な状態とすることができる。したがって、ＴＥＧ８（金属層３ｂ）の有無に拘わらず、それぞれのダイシングライン部５においてエッチング条件の均一化を図って、図４（Ｄ）に示すようにエッチングによる溝の加工形状のバラツキを抑制することができる。
【００４３】
また、このような表面保護膜の形成は、化学蒸着法（ＣＶＤ）を用いて行い、その後、ＣＦ４主体のガスを用いたプラズマエッチング処理を行うことにより、ダイシングライン部５において、配線形成層３の端縁に端縁保護膜１２ａを残しながら、半導体層２上に形成された表面保護膜を除去することにより行われる。また、その後行われる半導体層エッチング工程において、パッシベーション膜４、配線形成層３、ボンディングパッド７、および端縁保護膜１２ａをマスクとして、半導体層２に対するエッチング処理を行うことができる。したがって、フォトリソ技術を用いてマスクを形成する必要が無く、効率的なプロセスを実現できる。また、表面保護膜エッチング工程および半導体層エッチング工程は、ドライエッチング装置にてガス種などの条件を変更することにより、続けて実施することができる点においても、効率的なプロセスを実現できる。
【００４４】
（実施の形態１の変形例）
上記実施の形態１では、半導体ウェハ１に対して、表面１Ａ側よりプラズマを用いたエッチング処理を行って、ダイシングライン部５の半導体層２をプラズマにより所望の深さまで掘り下げて、ダイシングライン部５に沿った溝を形成した後（ステップＳ５）、半導体ウェハ１の裏面１Ｂに対して研磨処理を行って（ステップＳ７）、個片化された半導体チップ９を製造するような場合について説明した。このようにプラズマエッチング工程を行って、ダイシングライン部に沿った溝を形成した後、個片化された半導体チップを製造する方法は、研磨処理以外の工程を適用して行っても良い。
【００４５】
（変形例１）
研磨処理以外の工程を適用した変形例１にかかる半導体チップの製造方法について、図１１（Ａ）〜（Ｃ）を用いて説明する。
【００４６】
まず、図１１（Ａ）に示すように、プラズマエッチング工程を行って、ダイシングライン部５に沿った溝を形成する（ステップＳ５）。このプラズマエッチング工程では、劈開による個片化された半導体チップへの分割を考慮して、溝が半導体ウェハ１を貫通する直前にプラズマエッチングを停止させて、溝底部の厚みが薄くなるようにすることが好ましい。
【００４７】
次に、図１１（Ｂ）に示すように、半導体ウェハの裏面１Ｂにエキスパンドシート１４を貼り付ける。その後、図１３（Ｃ）に示すように、エキスパンドシート１４を引き伸ばすことで、半導体ウェハ１に対して径方向外向きに外力を付与して溝底部に引張り応力を集中させて、半導体ウェハ１を溝に沿って劈開する（劈開工程）。これにより、個片化された半導体チップ９に分割される。
【００４８】
上述したように本発明では、ＴＥＧの有無に拘わらず、それぞれのダイシングライン部においてエッチング条件の均一化が図られて、エッチングによる溝の加工形状のバラツキが抑制されている。そのため、このように劈開工程を用いて半導体ウェハを分割する方法においても、均一化された条件にてダイシングライン部に沿った劈開を行うことができる。特に、プラズマエッチング工程により深い溝（劈開するための溝）を形成するような場合では、ＴＥＧの有無による溝形状のバラツキが顕著になることが考えられるが、本発明を適用することによりこのような溝形状のバラツキを少なく抑えることができる。
【００４９】
（変形例２）
次に劈開工程を適用した変形例２にかかる半導体チップの製造方法について、図１２（Ａ）〜（Ｃ）を用いて説明する。
【００５０】
まず、図１２（Ａ）に示すように、プラズマエッチング工程を行って、ダイシングライン部５に沿った溝を形成した（ステップＳ５）後、半導体ウェハの裏面１Ｂにエキスパンドシート１４を貼り付ける。
【００５１】
次に、図１２（Ｂ）に示すように、それぞれの溝底部における半導体層２に対して、レーザ光５１を照射して、半導体層２の内部に改質層５２を形成する（レーザ加工工程）。この改質層５２は、ダイシングライン部に沿って形成することが好ましい。また、半導体材料を透過する波長のレーザ光を用いることにより、半導体層２の内部の所望位置に改質層５２を形成することができるとともに、改質層５２を形成する際にパーティクルの飛散など、その周囲への影響を防止することができる。
【００５２】
その後、図１２（Ｃ）に示すように、エキスパンドシート１４を引き伸ばすことで、半導体ウェハ１に対して径方向外向きに外力を付与する。これによりそれぞれの溝底部に形成された半導体層２の改質層５２に引張り応力が集中し、改質層５２が起点となって、溝底部に亀裂が生じ、半導体ウェハ１が溝に沿って劈開される（劈開工程）。これにより、個片化された半導体チップ９に分割される。
【００５３】
このように変形例２にかかる方法を用いても、ＴＥＧの有無に拘わらず、均一化された条件にてダイシングライン部に沿った劈開を行うことができる。また、変形例２の方法では、レーザ加工工程の実施により改質層５２が形成されるため、プラズマエッチング工程の実施により形成される溝の深さは、変形例よりも浅くすることができる。また、レーザ加工工程による改質層５２の形成は、劈開工程を行う前であれば、どの工程の前後に実施しても良い。
【００５４】
（実施の形態２）
なお、本発明は上記実施の形態１に限定されるものではなく、その他種々の態様で実施できる。例えば、本発明の実施の形態２にかかる半導体チップの製造方法について説明する。上記実施の形態１では、ＤＢＧにプラズマエッチング処理を適用した半導体チップの製造方法であるのに対して、本実施の形態２では、プラズマエッチング処理によりそれぞれの半導体チップに分割するいわゆるフルカットのプラズマダイシング工法を採用している。以下、この相違点を中心に説明する。なお、実施の形態１にて用いた構成部と同じ構成部には同じ参照番号を付すことによりその説明を省略する。
【００５５】
本実施の形態２の半導体チップの製造方法の手順を示すフローチャートを図８に示すとともに、それぞれの手順を説明するための半導体ウェハ１の断面図を図９および図１０に示す。
【００５６】
（保護シート貼付工程）
まず、図８のフローチャートのステップＳ１１において、分割処理を行うべく半導体ウェハ１を準備するとともに、図９（Ａ）に示すように、ステップＳ１２にて半導体ウェハ１の裏面１Ｂに保護シート２１を貼り付ける。
【００５７】
（配線形成層除去工程）
その後、図９（Ｂ）に示すように、半導体ウェハ１の表面１Ａ側より、ブレード１１を用いて、それぞれのダイシングライン部５の配線形成層３の除去を行う（ステップＳ１３：配線形成層除去工程）。
【００５８】
（表面保護膜形成工程）
次に、半導体ウェハ１の表面１Ａ側において、表面保護膜を形成する（ステップＳ１４）。具体的には、半導体ウェハ１の表面１Ａ側全面に対して、化学蒸着法（ＣＶＤ）を用いて、表面保護膜としてＳｉＯ２膜を形成する。その結果、図９（Ｃ）に示すように、それぞれのチップ部６およびダイシングライン部５を含めた半導体ウェハ１の表面１Ａの全体が、ＳｉＯ２膜１２により覆われた状態とされ、ダイシングライン部５において、露出された半導体層２および配線形成層３の端縁にて露出した金属層３ｂもＳｉＯ２膜１２により覆われた状態とされる。
【００５９】
（表面保護膜エッチング工程（エッチバック工程））
次に、表面１Ａ側にＳｉＯ２膜１２が形成された半導体ウェハ１に対して、表面１Ａ側よりプラズマを用いたエッチング処理を行い、ダイシングライン部５の半導体層２並びにボンディングパッド７の表面を覆うＳｉＯ２膜１２の除去を行う（ステップＳ１５）。ドライエッチング装置において、プラズマを発生させることにより、ＳｉＯ２膜１２がプラズマによりエッチングされる。このドライエッチング装置ではフロロカーボン系のガスを主体とするガスを用いて異方製プラズマエッチング処理を行う。フロロカーボン系ガスとしてはＣＦ４，ＣＨＦ３，Ｃ４Ｆ８，Ｃ５Ｆ８等を使用する。表面保護膜エッチング工程では、異方性プラズマエッチングを行い、ＳｉＯ２膜を厚み方向へエッチングすることでダイシングライン部５の半導体層２並びにボンディングパッド７の表面のＳｉＯ２膜１２を除去する。異方性プラズマエッチングを用いるため、ダイシングライン部５の半導体層２並びにボンディングパッド７の表面のＳｉＯ２膜１２が除去されたタイミングでエッチング停止すると、配線形成層３の端縁を覆うＳｉＯ２膜１２ａはほとんど除去されずに残存する（図９（Ｄ）参照）。
【００６０】
（プラズマエッチング工程（半導体層エッチング工程））
次に、半導体ウェハ１に対して、表面１Ａ側よりプラズマを用いたエッチング処理を行う（ステップＳ１６）。本実施の形態２では、図１０（Ｅ）に示すように、このエッチング処理により、ダイシングライン部５における全ての半導体層２が除去される（すなわち、フルカットエッチングを行う）。これにより、それぞれのチップ部６が除去されたダイシングライン部５により分割されて、それぞれの半導体チップ９が個片化された状態となる。
【００６１】
（シート張替え工程）
次に、図１０（Ｆ）に示すように、半導体ウェハ１の表面１Ａに粘着シート２２を貼り付けるとともに、半導体ウェハ１の裏面１Ｂに貼り付けられていた状態の保護シート２１が除去される。その後、図１０（Ｇ）に示すように、半導体ウェハ１の裏面１Ｂにエキスパンドシート１４が貼り付けられるとともに、半導体ウェハ１の表面１Ａに貼り付けられていた粘着シート２２が除去される（ステップＳ１７）。これにより、個片化されたそれぞれの半導体チップ９が、エキスパンドシート１４に貼り付けられた状態とされ、半導体チップ９の製造工程が完了する。
【００６２】
本実施の形態２によれば、プラズマダイシング工法を用いる場合でも、ダイシングライン部５において露出した金属層３ｂを端縁保護膜１２ａにより確実に覆った状態として、部位によるエッチング条件のバラツキを抑制することができる。したがって、エッチングによる溝の加工形状のバラツキを抑制することができる。
【００６３】
なお、上記様々な実施形態のうちの任意の実施形態を適宜組み合わせることにより、それぞれの有する効果を奏するようにすることができる。
【産業上の利用可能性】
【００６４】
本発明は、半導体ウェハに対して、プラズマエッチングを実施することにより、ダイシングライン部において各々のチップ部を個別に分割して個片化された半導体チップを製造する方法に有用である。
【符号の説明】
【００６５】
１  半導体ウェハ
１Ａ  表面
１Ｂ  裏面
２  半導体層
３  配線形成層
３ａ  絶縁層
３ｂ  金属層
４  パッシベーション膜
５  ダイシングライン部
６  チップ部
７  ボンディングパッド
８  ＴＥＧ
９  半導体チップ
１１  ブレード
１２  ＳｉＯ２膜
１２ａ  端縁保護膜
１３  保護シート
１４  エキスパンドシート
５１  レーザ光
５２  改質層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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