(57)【特許請求の範囲】
【請求項１】
半導体基板に溝型トランジスタと高耐圧トランジスタと通常耐圧トランジスタを設けてなる半導体装置の製造方法において、半導体基板表面に素子分離層を設け、次いで前記溝型トランジスタ領域に溝を形成し、その後に前記溝内を含む半導体基板上にゲート絶縁膜とゲート材料層を形成した後、前記溝型トランジスタ領域のエクステンション領域形成部の前記ゲート材料層と前記高耐圧トランジスタ領域のエクステンション領域形成部の前記ゲート材料層を露出させたフォトレジスト層を前記半導体基板上に形成し、前記溝型トランジスタ領域の半導体基板表面と前記高耐圧トランジスタ領域の半導体基板表面にイオン注入を行って各領域のエクステンション領域を形成した後、ゲート材料層を所望のパターンにパターニングし各々のゲート電極を形成し、前記溝型トランジスタ領域と高耐圧トランジスタ領域とをフォトレジスト層で覆って前記通常耐圧トランジスタ領域に前記ゲート材料層を介してイオン注入を行って該領域のエクステンション領域を形成することを特徴とする半導体装置の製造方法。
【請求項２】
前記通常耐圧トランジスタ領域と前記高耐圧トランジスタ領域のチャネル部とをフォトレジスト層で覆った後、エクステンション領域形成用のイオン注入を行うことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記溝型セルトランジスタ領域と前記高耐圧トランジスタ領域にエクステンション領域を形成した後、前記ゲート絶縁膜と前記ゲート材料層をパターニングして目的の形状とすることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体基板上に溝型トランジスタとプレーナ型トランジスタとを有する半導体装置において、各トランジスタのエクステンション領域を形成する技術に関する。
【背景技術】
【０００２】
例えば、ＤＲＡＭ（Dynamic Random Access Memory）における周辺回路トランジスタにおいて、一部の回路で通常のＮＭＯＳトランジスタに比較して高耐圧のＮＭＯＳトランジスタを必要とする場合、セルトランジスタと高耐圧ＮＭＯＳトランジスタのエクステンション領域（拡張領域）を同一のフォトリソグラフィ工程において形成することが一般的な手法の一つとされる。
しかし、前記セルトランジスタに溝型トランジスタを採用した場合のＮ領域形成方法は、溝とゲートパターンの目合わせ位置ズレが生じることがあることから、ゲートエッジに対してセルフアライメント手法でエクステンション領域を形成するよりも、ゲート材料を成膜後、そのゲート材料膜上からイオン注入して形成する方が好ましいと考えられる。この場合、同一のフォトリソグラフィ工程で溝型トランジスタのチャネル領域へのイオン注入も可能な利点があると考えられる。
【０００３】
しかしながら、この方法を用いた場合、上述のセルトランジスタと高耐圧のＮＭＯＳトランジスタのエクステンション領域を同一のフォトリソグラフィ工程において形成することが、不可能になるため、高耐圧ＮＭＯＳのエクステンション領域形成のためのフォトリソグラフィ工程が別途必要となり、コストが高くなるという不具合があった。
【０００４】
以上の状況を図３〜図５を基に説明する。なお、簡略化のため、ここでは、セルトランジスタ領域と高耐圧ＮＭＯＳ領域と高耐圧ではない通常ＮＭＯＳ領域にある各々一つのトランジスタを隣接させて図示するが、一般的に存在すると考えられるＰＭＯＳ領域などは図示しない。また、上部絶縁膜、コンタクト、ならびに上部配線等も一般的手法で形成することになるため、簡略化し図示しないで説明する。
【０００５】
図３に示す如く半導体基板１０１に素子分離領域１０２、１０３、１０４、１０５が形成され、各素子が分離絶縁される。なお、ここでは、左からセルトランジスタ領域１０６と高耐圧ＮＭＯＳ領域１０７と高耐圧ではない通常ＮＭＯＳ領域１０８を示してある。次に前記セル領域１０６には溝型のトランジスタを構成するための溝部１１３が素子分離領域１０２、１０３に挟まれるようにフォトリソグラフィ技術およびドライエッチング技術などを用いて形成されている。
その後、前記溝部１１３の内部側を含む半導体基板１０１表面に一般的な酸化法などによりゲート絶縁膜１１０が形成され、更にその上にゲート材料層１１１がＣＶＤ成膜法などにより形成されている。なお、前記溝部１１３の内部は、ゲート絶縁膜１１０を介してゲート材料層１１１が充填された状態になる。
この状態から図３に示す如くセル領域１０６を除いた領域をフォトレジスト膜１１７で覆い隠した後、セル領域１０６に対して基板上から矢印Ａに示す如くイオン注入することにより、素子分離領域１０２、１０３の間の領域において前記溝部１１３の両側部分にＮ型の拡散層１１８が形成される。
【０００６】
次に、図４に示す如く前記フォトレジスト膜１１７を除去してからゲート材料層１１１をフォトリソグラフィ技術を用いて目的の形状にパターニングし、セル領域１０６にゲート電極１２０を形成し、高耐圧ＮＭＯＳ領域１０７にゲート電極１２１を形成し、通常ＮＭＯＳ領域１０８にゲート電極１２２を形成した後、セル領域１０６と高耐圧ＮＭＯＳ領域１０７とをフォトレジスト膜１２３で覆い、通常ＮＭＯＳ領域１０８に対して基板上から矢印Ｂに示す如くイオン注入を行ってゲート電極１２２の両側の半導体基板１０１の表面部分にＮ−拡散層１２５を形成し、高耐圧型ではない通常耐圧型のＮＭＯＳトランジスタ部１２６を形成する。なお、Ｎ−拡散層１２５を形成する際、一般にＨａｌｏ（Pocket）注入を施してP 型拡散層領域１２５ａを形成することが多い。
【０００７】
次に、図５に示す如くフォトレジスト膜１２３を除去した後、基板上のセル領域１０６および通常ＮＭＯＳ領域１０８をフォトレジスト膜１２７で覆い、基板上から矢印Ｃに示す如くイオン注入を行ってＮ−拡散層１２９を形成し高耐圧ＮＭＯＳ領域１０７の高耐圧ＮＭＯＳトランジスタ部１３０を形成している。
この後、図示していないが、ゲート側壁にサイドウォールを形成し、セルトランジスタ以外のＮＭＯＳのソースドレインにＮ＋拡散層を形成することが、一般的である。
図３〜図５に示す工程によれば、セル領域１０６と高耐圧のＮＭＯＳ領域１０７のエクステンション領域を同一工程で形成することが、不可能になるため、図５に示すような高耐圧ＮＭＯＳ領域１０７のエクステンション領域すなわちＮ−拡散層１２９形成のためのフォトリソグラフィ工程が別途必要となり、製造コストが高くなるという不具合があった。
【０００８】
ところで、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを備えたＣＭＯＳトランジスタ構造において、製造工程数を削減できる方法の一例として、基板上に第１、第２の半導体薄膜を形成し、少なくとも前記第１の半導体薄膜に不純物を注入して第１、第２の半導体素子を形成する方法において、第１、第２の半導体薄膜上に電極形成用金属膜を成膜し、パターニングにより第１の半導体素子の電極および前記第２の半導体素子の半導体薄膜を覆う不純物注入マスクを形成し、前記第１の半導体薄膜に第１導電型の不純物を注入した後、第２の半導体薄膜上を覆う不純物注入マスクを再度パターニングして第２の半導体素子の電極を形成し、該電極をマスクとして前記第１、第２の半導体薄膜に第２導電型の不純物を低濃度で注入するする方法が知られている。（特許文献１参照）
【０００９】
また、接合リーク電流の製造歩留まり低下を回避する目的で、ＮＭＯＳＦＥＴ領域のＬＤＤ（Lightly Doped Drain）構造を形成するために、フォトレジスト層を介しイオン注入を行うが、その際、ＳＲＡＭ（Static Random Access Memory）回路のＭＭＯＳＦＥＴ領域の素子分離層の周辺領域にも同時イオン注入を行い、補助注入領域を形成することにより、素子分離膜近傍でソースドレイン拡散層を厚くすることができる構造が知られている。（特許文献２参照）
【００１０】
更に、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを同一基板に有する半導体装置を製造するに際し、ゲート絶縁膜を介して半導体基板上のゲート電極膜のエッチング加工によって除去される各除去領域に不純物イオン組成を等しくあるいは近似した状態に注入し、その後に当該除去領域をエッチング加工して除去し、所定パターンのゲート電極を形成する技術が知られている。（特許文献３参照）
【特許文献１】特開２００４−２８１７４６号公報
【特許文献２】特開２００１−３３２６３４号公報
【特許文献３】特開平１１−１７０２４号公報
【発明の開示】
【発明が解決しようとする課題】
【００１１】
先に説明した図３〜図５に示す工程においては、セル領域１０６に設ける溝型トランジスタへのイオン注入工程と、高耐圧ＮＭＯＳ領域１０７に設ける高耐圧トランジスタへのイオン注入工程と、通常ＮＭＯＳ領域に設けるトランジスタへのイオン注入工程をそれぞれ個別のフォトリソグラフィ工程にて行うために、従来に比較して高耐圧ＮＭＯＳ領域へのイオン注入工程のためのフォトレジスト膜を設けるフォトリソグラフィ工程が別途必要となり、工程数の増加により製造コストが高くなるという不具合があった。
また、先に説明した特許文献１〜３に記載された技術を適用しても、先の図３〜図５を基に説明した製造工程の簡略化には寄与しない問題がある。
【００１２】
本発明は、このような事情に鑑みてなされたものであり、高耐圧ＮＭＯＳトランジスタのゲートエッジと高耐圧ＮＭＯＳトランジスタのイオン注入で形成されるエクステンション領域の位置関係をセルフアライン構造とせず、溝型セルトランジスタと高耐圧ＮＭＯＳトランジスタのエクステンション領域のイオン注入工程を同一のフォトリソグラフィ工程中において行えるようにしたので、工程の簡略化をなしえ、製造コストの増加を防止できる技術の提供を目的とする。
【課題を解決するための手段】
【００１３】
上記の課題を解決するため、本発明の半導体装置の製造方法は、半導体基板に少なくとも溝型トランジスタと高耐圧トランジスタと通常耐圧トランジスタを設けてなる半導体装置の製造方法において、半導体基板表面に素子分離層を設けた後、前記溝型トランジスタ領域に溝を形成し、その後に前記溝内を含む半導体基板上にゲート絶縁膜とゲート材料層を形成した後、前記溝型トランジスタ領域と、前記高耐圧トランジスタ領域のエクステンション領域形成部とを露出させたフォトレジスト層を前記半導体基板上に形成しイオン注入を行って各領域のエクステンション領域を形成した後、前記通常耐圧トランジスタ領域を露出させたフォトレジスト層を前記半導体基板上に形成し前記通常耐圧トランジスタ領域にイオン注入を行って該領域のエクステンション領域を形成することを特徴とする。
【００１４】
本発明は、前記通常耐圧トランジスタ領域と前記高耐圧トランジスタ領域のチャネル部とをフォトレジスト層で覆った後、エクステンション領域形成用のイオン注入を行うことを特徴とする。
本発明は、前記溝型セルトランジスタ領域と前記高耐圧トランジスタ領域にエクステンション領域を形成した後、前記ゲート絶縁膜と前記ゲート材料層をパターニングして目的の形状とすることを特徴とする。
【発明の効果】
【００１５】
以上説明したように本発明によれば、高耐圧トランジスタ領域に形成する高耐圧トランジスタを形成する場合、ゲートエッジとエクステンション領域の位置関係をセルフアライン構造とせず、溝型トランジスタ領域と、前記高耐圧トランジスタ領域のエクステンション領域形成部とを露出させたフォトレジスト層を前記半導体基板上に形成しイオン注入を行って各領域のエクステンション領域を形成したので、溝型トランジスタ領域のエクステンション領域にイオン注入する際、高耐圧トランジスタ領域のエクステンション領域にもイオン注入できることになるため、セルフアライン構造を用いる場合のフォトリソグラフィ法よりもフォトリソグラフィ工程を削減することができ、工程の簡略化をなし得る。従って半導体装置の製造コスト削減に寄与する。
【発明を実施するための最良の形態】
【００１６】
以下、本発明の一実施形態に係る半導体装置及びその製造方法について、図面を参照して説明する。 
図１と図２は、本発明に係る半導体装置の製造方法を説明するための図である。ここでは、ＤＲＡＭを例にとって説明する。まず、Ｐ型半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法などにより、例えば深さ２５０ｎｍの素子分離層２、３、４、５を形成する。なお、図中左からセルトランジスタ領域６、高耐圧トランジスタ領域（高耐圧ＮＭＯＳ領域）７、通常耐圧トランジスタ領域（通常ＮＭＯＳ領域）８を示す。また、簡略化のため、セルトランジスタ領域と高耐圧ＮＭＯＳ領域と高耐圧ではない通常ＮＭＯＳ領域にある各々一つのトランジスタを隣接させて図示するが、一般的に存在すると考えられるＰＭＯＳ領域や、通常は一方のセルトランジスタと対となって記載されるもう片方のセルトランジスタなどは、図示しない。
この後、溝型セルトランジスタ領域６に例えば深さ２００ｎｍの溝型セル形成のための溝１０を形成する。次にトランジスタ領域７、８の基板表面に適宜チャネル注入を行った後、熱酸化法などに方法により半導体基板１の表面部分にゲート絶縁膜１３を形成する。なお、溝１０の内面部分にもゲート絶縁膜１３を形成する。
この後、セルトランジスタ領域６に例えば深さ２００ｎｍの溝型セルトランジスタ形成のための溝１０をフォトリソグラフィ技術およびドライエッチング技術などを用いて形成する。次にトランジスタ領域７、８の基板表面に適宜チャネル注入を行った後、熱酸化法などに方法により溝１０の内面部分を含む半導体基板１の表面部分にゲート絶縁膜１３を形成する。 
次いで、ゲート絶縁膜１３上に、例えば、厚さ１００ｎｍ、濃度２×１０２０／ｃｍ３のリンドープポリシリコンからなるゲート材料層１４を成膜する。ここでゲート材料層１４は溝１０の内部も埋めるように形成する。
この後、フォトリソグラフィ技術を用いて通常耐圧トランジスタ領域８の全体と高耐圧トランジスタ領域７のチャネル領域１５のみをフォトレジスト層１６で覆う。換言すると、少なくとも溝型セルトランジスタ領域６と高耐圧トランジスタ領域７のエクステンション領域となるべき部分（エクステンション領域形成部）を除いた領域にフォトレジスト層１６を形成する。なお、図１では溝型セルトランジスタ領域６の全体と、高耐圧トランジスタ領域７のチャネル領域１５を除いた部分の全体を開放し、その他の部分をフォトレジスト層１６で覆っているが、フォトレジスト層１６で覆うことなく開放しておくのは、溝型セルトランジスタ領域６のうち、溝型セルトランジスタのエクステンション領域形成部と、高耐圧トランジスタ領域のエクステンション領域形成部であるので、これらの部分以外を全てフォトレジスト層で覆っても良い。図１ではこの概念の中において、通常耐圧トランジスタ領域８の全体と高耐圧トランジスタ領域７のチャネル領域１５のみをフォトレジスト層１６で覆った例を示している。
【００１７】
前記フォトレジスト層１６を形成したならば、次に、溝型セルトランジスタ領域６に設ける溝型トランジスタのＶｔ制御用のボロン（Ｂ）を図１矢印Ｄに示す如く例えば、７０ＫｅＶで５×１０１２／ｃｍ２の条件で注入した後、例えば、リン（Ｐ）を８０ＫｅＶで５×１０１２／ｃｍ２の条件で注入し、溝型セルトランジスタ領域６のエクステンション領域１７を形成する。ここで高耐圧トランジスタ領域７においても、同時にエクステンション領域（Ｎ−領域）１８を形成することができる。この工程においては１つの工程により溝型セルトランジスタ領域６と高耐圧トランジスタ領域７の両方にエクステンション領域１７、１８を形成することができる。
なお、本実施形態において前記のボロン注入は、高耐圧トランジスタ領域７では、Ｐ型半導体基板１の不純物濃度を濃くする方向のみに作用するので、半導体基板１には特に影響を与えない。この状態を図１中の符号１９に示す。
【００１８】
なお、本実施形態において、例えば、高耐圧トランジスタとは、アンチヒューズを破壊するために高電圧で駆動させるトランジスタを意味し、通常耐圧トランジスタとは、その他一般に用いられるトランジスタを意味する。また、一般にセルトランジスタのゲートはＮＭＯＳトランスファゲートとなるので外部電圧より比較的高い電圧が用いられるのであるが、このセルトランジスタのゲートを駆動するためのトランジスタを本発明で言うところの高耐圧トランジスタとしても良い。その他、場合に応じて複数の組合せが可能であるのは言うまでも無い。
【００１９】
次に、所望のパターンになるように前記ゲート材料層１４をパターニングしてゲート電極１４ａ、１４ｂ、１４ｃとしたのち、フォトリソグラフィ技術を用いて通常耐圧トランジスタ領域８のみを露出させたフォトレジスト層２０を形成し、通常耐圧トランジスタ領域８に基板１上から図２の矢印Ｅに示すようにイオン注入を行って、通常耐圧トランジスタ領域８にエクステンション領域２１を形成する。なお、ここで、一般に用いられるＨａｌｏ（Pocket）注入も施してP型拡散層領域２１ａも形成する。
【００２０】
この後の工程は、ゲート側壁にサイドウォールを形成し、セルトランジスタ以外のＮＭＯＳのソースドレインにＮ＋拡散層を形成したり、上部絶縁膜、コンタクト、上部配線などを適宜形成し、図６に示す半導体装置の一例構造を得ることができる。 
図６に示す半導体装置の一例構造において、先の実施形態で説明した構成要素と同じ要素には同一の符号を付して説明を簡略化する。
この例の構造において、半導体基板１上に形成されているゲート電極１４ａ、１４ｂ、１４ｃを覆って第１の層間絶縁膜３１が形成され、その上に第２の層間絶縁膜３２と第３の層間絶縁膜３３が積層されるとともに、ゲート電極１４ａのエクステンション領域１７、１７に第１の層間絶縁膜３１を上下に貫通するコンタクトプラグ３４、３５が形成され、一方のコンタクトプラグ３４が第２の層間絶縁膜上に形成されたビット配線などの配線部３６に延長接続され、他方のコンタクトプラグ３５が第３の層間絶縁膜３３上に設けられている容量部３７に延長接続されている。この例の構造において容量部３７は、例えば、下部電極３８と容量絶縁膜３９と上部電極４０からなるキャパシタ構造とされている。
また、前記ゲート電極１４ｂのエクステンション領域１８、１８は、第１と第２の層間絶縁膜３１、３２を貫通したコンタクトプラグ４１、４２により第２の層間絶縁膜３２上に形成された配線部４５、４６に接続され、前記ゲート電極１４ｃのエクステンション領域２１、２１は、第１と第２の層間絶縁膜３１、３２を貫通したコンタクトプラグ４７、４８により第２の層間絶縁膜３２上に形成された配線部４９、５０に接続されている。
この一例構造の半導体装置にあっては、ビット配線となる配線部３６の電位と、ワード配線の一部となるゲート電極の電位の上下に応じて変化する容量部３７の電荷量に応じてメモリ動作を行うことができるように構成されている。
【００２１】
なお、これまでの実施形態では説明を簡略化するために、ＤＲＡＭにおいてＰＭＯＳ基板にＮＭＯＳ領域を形成する場合のみ説明を行ったが、ＤＲＡＭにかかわらず他の製品においても図１と図２の説明方法と同様に半導体装置の製造を行うことができるのは勿論である。また、ＮＭＯＳ基板にＰＭＯＳ領域を形成する場合も注入するイオン種を変えることで、同様に半導体装置の製造を行うことができるのは言うまでも無い。
【産業上の利用可能性】
【００２２】
本発明の活用例として、溝型トランジスタを有する半導体装置が挙げられる。 
【図面の簡単な説明】
【００２３】
【図１】本発明の半導体装置の製造方法の一例を説明するためのもので、半導体基板上に素子分離層を形成して、通常耐圧トランジスタ領域と高耐圧トランジスタ領域のチャネル領域を覆ってその他の領域にイオン注入している状態を示す断面模式図。
【図２】本発明の半導体装置の製造方法の一例を示すもので、溝型セルトランジスタ領域と高耐圧トランジスタ領域をフォトレジスト層で覆い、残りの通常耐圧トランジスタ領域にイオン注入している状態を示す断面模式図。
【図３】従来方法の一例を説明するためのもので、溝型セルトランジスタセル領域以外の部分をフォトレジスト層で覆い、溝型セルトランジスタセル領域にイオン注入している状態を示す断面模式図。
【図４】従来方法の一例を説明するためのもので、通常耐圧トランジスタ領域以外の部分をフォトレジスト層で覆い、通常耐圧トランジスタ領域にイオン注入している状態を示す断面模式図。
【図５】従来方法の一例を説明するためのもので、溝型セルトランジスタセル領域と通常耐圧トランジスタ領域をフォトレジスト層で覆い、高耐圧トランジスタ領域にイオン注入している状態を示す断面模式図。
【図６】本発明の半導体装置の製造方法による半導体装置の一例を示すもので、適宜配線などを施した状態を示す断面模式図。
【符号の説明】
【００２４】
１…半導体基板、  ２、３、４、５…素子分離層、  ６…溝型セルトランジスタ領域、７…高耐圧トランジスタ領域、８…通常耐圧トランジスタ領域、１０…溝、１３…ゲート絶縁膜、１４…ゲート材料層、１４ａ、ｂ、ｃ…ゲート電極、１６、２０…フォトレジスト層、１７、１８…エクステンション領域、
【図１】
0005634001.tif 000002
【図２】
0005634001.tif 000003
【図３】
0005634001.tif 000004
【図４】
0005634001.tif 000005
【図５】
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【図６】
0005634001.tif 000007