(57)【特許請求の範囲】
【請求項１】
半導体層上にＺｒＯx Ｎy からなるゲート絶縁膜をスパッタ法により形成する工程と、前記ゲート絶縁膜上にゲート電極を形成する工程と、を有したゲート動作電圧が５Ｖ以上のＭＩＳ型半導体装置の製造方法において、
前記スパッタ法では、金属Ｚｒをターゲットとし、窒素ガスおよび酸素ガスを含むガスを流しながら、室温により前記ゲート絶縁膜を形成し、
前記窒素ガス流量に対する前記酸素ガス流量の比は０．０１２〜０．３６であり、
前記ゲート電極に印加する電圧を繰り返し掃引したとき、増加方向の掃引におけるしきい値電圧の変動が１Ｖ以下である、
ことを特徴とするＭＩＳ型半導体装置の製造方法。
【請求項２】
前記窒素ガス流量に対する前記酸素ガス流量の比は０．０３６〜０．３６である、ことを特徴とする請求項１に記載のＭＩＳ型半導体装置の製造方法。
【請求項３】
前記窒素ガス流量は、４．３〜１７ｓｃｃｍ、前記酸素ガス流量は、０．１〜３．０ｓｃｃｍであることを特徴とする請求項１または請求項２に記載のＭＩＳ型半導体装置の製造方法。
【請求項４】
前記スパッタ法は、ＥＣＲスパッタ法であることを特徴とする請求項１ないし請求項３のいずれか１項に記載のＭＩＳ型半導体装置の製造方法。
【請求項５】
前記ゲート絶縁膜は、前記半導体層上に直接接して形成する、ことを特徴とする請求項１ないし請求項４のいずれか１項に記載のＭＩＳ型半導体装置の製造方法。
【請求項６】
前記半導体装置は、ゲート動作電圧が１０Ｖ以上であることを特徴とする請求項１ないし請求項５のいずれか１項に記載のＭＩＳ型半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体層上にＺｒＯx Ｎy （酸窒化ジルコニウム）からなるゲート絶縁膜を有し、ゲート絶縁膜上にゲート電極を有したゲート動作電圧が５Ｖ以上のＭＩＳ型半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化が進んでおり、トランジスタのゲート絶縁膜の薄膜化が求められている。しかし、従来用いられているＳｉＯ2 では薄くするとリーク電流が増大してしまう。そこでＳｉＯ2 に替えて高誘電率材料を用いることにより薄膜化を図っている。高誘電率材料としては、ＨｆＯ2 、ＺｒＯ2 、ＴｉＯ2 、ＨｆＯx Ｎy 、ＺｒＯx Ｎy 、などが挙げられる。特にゲート絶縁膜としてＺｒＯx Ｎy を用いたＭＩＳ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）型半導体装置が特許文献１〜３に示されている。
【０００３】
特許文献１には、半導体基板上にゲート絶縁膜を有し、ゲート絶縁膜上にゲート電極を有した半導体装置において、ゲート絶縁膜としてＺｒ2 ＯＮ2 や、ＺｒＯ2-2xＮ4x/3（ただしｘは３／８＜ｘ＜３／４）を用いたものが示されている。また、ゲート絶縁膜は結晶または多結晶であることが示されている。また、Ｚｒ2 ＯＮ2 からなるゲート絶縁膜は、Ｚｒ2 ＯＮ2 セラミックターゲットを用いたスパッタにより形成することが記載されており、スパッタガスにはアルゴンを用い、基板温度は６００〜８００℃、スパッタガス圧は０．５〜０．２Ｐａとすることが記載されている。
【０００４】
特許文献２には、窒素を含むＺｒＯ2 からなるゲート絶縁膜を有したＭＩＳ型半導体装置において、ゲート絶縁膜の窒素濃度をチャネル側の方がゲート電極側よりも高くし、ゲート絶縁膜のチャネル側の窒素濃度を１０20〜１０21／ｃｍ3 としたものが示されている。また、ゲート絶縁膜は、室温から８００℃、０．１ｍＰａ〜１ｋＰａにおいてアルゴンガスで希釈した窒素ガスと酸素ガスの混合ガス中でスパッタ法により形成することが記載されている。また、ゲート絶縁膜が結晶、多結晶、アモルファスのいずれの状態であるかについては特に記載されていない。
【０００５】
特許文献３には、半導体基板上に、化学的酸化物層、高誘電体層、下部金属層、捕捉金属層、上部金属層、多結晶半導体層を順に積層したＭＩＳ型半導体装置が示されている。半導体基板にはＳｉやＩＩＩ−Ｖ族半導体を用いることができる旨記載されている。また、高誘電体層には、ＺｒＯx Ｎy （０．５≦ｘ≦３、０≦ｙ≦２）を用いることができる旨記載されている。高誘電体層が結晶、多結晶、アモルファスのいずれの状態であるかについては特に記載されていない。また、高誘電体層はＣＶＤ法やＡＬＤ法などによって形成することができると記載があるが、スパッタ法による形成については特に記載がない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−４４８３５
【特許文献２】特開２００５−２１７１５９
【特許文献３】特開２０１１−３８９９
【発明の概要】
【発明が解決しようとする課題】
【０００７】
発明者らは、ＭＩＳ型のパワーデバイスについて、ＺｒＯx Ｎy からなる高誘電率のゲート絶縁膜を採用し、微細化を図ることを検討した。しかし、ゲート絶縁膜にＺｒＯx Ｎy を採用した場合、Ｏの組成比ｘとＮの組成比ｙによっては印加電圧を大きくするとしきい値電圧が変動し、動作が不安定になることがわかった。このようなしきい値電圧の変動するという問題点について、特許文献１〜３には記載も示唆もされていない。
【０００８】
そこで本発明の目的は、半導体層上にＺｒＯx Ｎy からなるゲート絶縁膜を有し、ゲート絶縁膜上にゲート電極を有したＭＩＳ型半導体装置の製造方法において、しきい値電圧の安定を図ることである。
【課題を解決するための手段】
【０００９】
第１の発明は、半導体層上にＺｒＯx Ｎy からなるゲート絶縁膜をスパッタ法により形成する工程と、ゲート絶縁膜上にゲート電極を形成する工程と、を有したゲート動作電圧が５Ｖ以上のＭＩＳ型半導体装置の製造方法において、スパッタ法では、金属Ｚｒをターゲットとし、窒素ガスおよび酸素ガスを含むガスを流しながら、室温によりゲート絶縁膜を形成し、窒素ガス流量に対する酸素ガス流量の比は０．０１２〜０．３６であり、前記ゲート電極に印加する電圧を繰り返し掃引したとき、増加方向の掃引におけるしきい値電圧の変動が１Ｖ以下である、ことを特徴とするＭＩＳ型半導体装置の製造方法である。
【００１０】
半導体層には、Ｓｉ層や、III 族窒化物半導体層、ＩＩＩ−Ｖ族半導体層、ＩＩ−ＶＩ族化合物半導体層、ＳｉＣ層などを用いることができる。III 族窒化物半導体層は、たとえばＧａＮ層、ＡｌＧａＮ層、ＩｎＧａＮ層、ＡｌＮ層、ＡｌＧａＩｎＮ層などである。ＩＩＩ−Ｖ族半導体層は、ＧａＡｓ層、ＧａＰ層、ＧａＩｎＰ層などである。ＩＩ−ＶＩ族化合物半導体層はＺｎＯ層などである。半導体層にはｎ型不純物やｐ型不純物がドープされていてもよい。また、半導体層は半導体基板そのものであってもよいし、半導体基板や絶縁基板上に半導体層が積層されていてもよい。また、半導体層は材料や組成比、伝導型、不純物濃度などが異なる複数の層で構成されていてもよい。
【００１１】
ゲート絶縁膜は、Ｏ組成比ｘ、Ｎ組成比ｙの異なるＺｒＯx Ｎy からなる複数の層で構成されていてもよい。
【００１２】
半導体層とゲート絶縁膜は、直接接していてもよいし、半導体層とゲート絶縁膜との間に、絶縁膜などを有していてもよい。この場合絶縁膜にはＳｉＯ2 、Ｓｉx Ｎy 、ＺｒＯ2 などを用いることができる。
【００１３】
ゲート絶縁膜とゲート電極は、直接接していてもよいし、ゲート絶縁膜とゲート電極との間に、絶縁膜や金属膜を有していてもよい。
【００１４】
窒素ガス流量に対する酸素ガス流量の比は、０．０３６〜０．３６とすることがより望ましい。しきい値電圧の変動をより抑制することができ、ＭＩＳ型半導体装置の動作の安定性をより向上させることができる。
【００１５】
また、窒素ガス流量は４．３〜１７ｓｃｃｍ、酸素ガス流量は０．１〜３．０ｓｃｃｍとすることが望ましい。この範囲であれば、ＺｒＯx Ｎy のＯ組成比ｘ、Ｎ組成比ｙの制御性よくゲート絶縁膜１１を形成することができる。
【００１６】
また、本発明のＭＩＳ型半導体装置は、ゲート動作電圧が５Ｖ以上、特に１０Ｖ以上である場合に有効である。このような高い動作電圧においても、本発明のＭＩＳ型半導体装置によればしきい値電圧の変動を抑制することができる。
【００１７】
また、本発明のＭＩＳ型半導体装置は、パワー半導体素子に好適に採用することができ、ＭＩＳＦＥＴ、ＨＦＥＴ、ＩＧＢＴなどの半導体装置に適用することができる。
【００１８】
第２の発明は、第１の発明において、窒素ガス流量に対する酸素ガス流量の比は０．０３６〜０．３６である、ことを特徴とするＭＩＳ型半導体装置の製造方法である。
【００１９】
第３の発明は、第１の発明または第２の発明において、窒素ガス流量は、４．３〜１７ｓｃｃｍ、酸素ガス流量は、０．１〜３．０ｓｃｃｍであることを特徴とするＭＩＳ型半導体装置の製造方法である。
【００２０】
第４の発明は、第１の発明から第３の発明において、スパッタ法は、ＥＣＲスパッタ法であることを特徴とするＭＩＳ型半導体装置の製造方法である。
【００２１】
第５の発明は、第１の発明から第４の発明において、ゲート絶縁膜は、半導体層上に直接接して形成する、ことを特徴とするＭＩＳ型半導体装置の製造方法である。
【００２２】
第６の発明は、第１の発明から第５の発明において、半導体装置は、ゲート動作電圧が１０Ｖ以上であることを特徴とするＭＩＳ型半導体装置の製造方法である。
【００２３】
【発明の効果】
【００２４】
本発明によれば、ＭＩＳ型半導体装置に大きな電圧を印加しても、しきい値電圧の変動が抑制され、安定した動作をさせることができる。本発明のゲート絶縁膜によってこのようなしきい値を安定させる効果が得られる理由は明らかではないが、ゲート絶縁膜中の酸素欠乏により生成される準位が、ゲート絶縁膜中の窒素によって低減されるためではないかと推測される。本発明は、ゲート動作電圧が５Ｖ以上、特に１０Ｖ以上のＭＩＳ型半導体装置に有効であり、パワー半導体素子に利用することができる。また、本発明によるゲート絶縁膜は熱処理に対して安定しており、８００℃程度までは結晶化せずアモルファスの状態を保持することができる。そのため、ゲート絶縁膜形成後の熱処理工程の制約が少なくなり、製造工程の自由度が従来に比べて高い。
【図面の簡単な説明】
【００２５】
【図１】実施例１のＭＩＳ型半導体装置の構成を示した断面図。
【図２】実施例１のＭＩＳ型半導体装置の製造工程を示した図。
【図３】実施例１のＭＩＳ型半導体装置のＣ−Ｖ特性を示したグラフ。
【図４】比較例のＭＩＳ型半導体装置のＣ−Ｖ特性を示したグラフ。
【図５】ゲート絶縁膜１１のＯ組成比、Ｎ組成比を示した図。
【図６】ゲート絶縁膜１１の窒素原子濃度／酸素原子濃度を示した図。
【図７】実施例２のＨＦＥＴの構成を示した図。
【図８】実施例２のＨＦＥＴの製造工程を示した図。
【図９】実施例３のダイオードの構成を示した図。
【発明を実施するための形態】
【００２６】
以下、本発明の具体的な実施例について図を参照に説明するが、本発明は実施例に限定されるものではない。
【実施例１】
【００２７】
図１は、実施例１のＭＩＳ型半導体装置の構成を示した断面図である。実施例１のＭＩＳ型半導体装置は、半導体層１０と、半導体層１０上に接して位置するゲート絶縁膜１１と、ゲート絶縁膜１１の一部領域上に接して位置するゲート電極１２と、を有している。
【００２８】
半導体層１０は、厚さ６００μｍのｎ型Ｓｉ基板である。Ｓｉ以外にもIII 族窒化物半導体層、ＩＩＩ−Ｖ族半導体層、ＩＩ−ＶＩ族化合物半導体層、ＳｉＣ層などを用いることができる。III 族窒化物半導体層は、たとえばＧａＮ、ＡｌＮ、ＡｌＧａＮ、ＩｎＧａＮ、ＡｌＧａＩｎＮなどの層である。また、ＩＩＩ−Ｖ族半導体層は、たとえば、ＧａＡｓ、ＧａＰ、ＧａＩｎＰなどの層である。また、ＩＩ−ＶＩ族化合物半導体層は、たとえばＺｎＯなどの層である。また、半導体層１０の伝導型はｎ型でなくともよく、ｐ型でも真性でもよい。また、半導体層１０は単層でなくてもよく、複数の層によって構成されていてもよい。たとえば、材料、伝導型、組成比、不純物濃度などが異なる層が積層された構成であってもよい。また、半導体層１０は半導体基板そのものであってもよいし、半導体基板や絶縁基板上に積層された層であってもよい。
【００２９】
ゲート絶縁膜１１は、厚さ７５ｎｍのアモルファス状のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７、を満たす）からなる。
【００３０】
ゲート絶縁膜１１は実施例１のように半導体層１０上に接して位置していてもよいが、他の絶縁膜を介して半導体層１０上に位置していてもよい。たとえば、半導体層１０とゲート絶縁膜１１との間にＳｉＯ2 やＳｉx Ｎy 、ＺｒＯ2 などからなる絶縁膜を有していてもよい。
【００３１】
ゲート電極１２には、ポリシリコン、Ｗなどを用いることができる。ゲート電極１２は、実施例１のようにゲート絶縁膜１１上に直接接して位置していてもよいが、他の層を介してゲート絶縁膜１１上に位置していてもよい。たとえば、ゲート絶縁膜１１とゲート電極１２の間に、他の絶縁膜や金属膜を有していてもよい。
【００３２】
実施例１のＭＩＳ型半導体装置では、ゲート絶縁膜１１としてアモルファス状のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７、を満たす）を用いているため、５Ｖ以上の大きなゲート動作電圧（以下、単に、「動作電圧」という）を印加してもしきい値電圧の変動が抑制され、安定して動作させることができる。そのため、実施例１のＭＩＳ型半導体装置は、動作電圧が５Ｖ以上、特に１０Ｖ以上の場合であっても安定した動作が可能である。また、そのような高い動作電圧での安定した動作が可能であることから、ＦＥＴ、ＨＦＥＴ、ＩＧＢＴ、などのパワー半導体素子としての利用に適している。また、実施例１のＭＩＳ型半導体装置のゲート絶縁膜１１は、８００℃程度までの熱処理を行っても結晶化せず、アモルファスの状態を維持することができる。そのため、実施例１のＭＩＳ型半導体装置は熱的安定性にも優れている。
【００３３】
なお、ゲート絶縁膜１１のＯ組成比に対するＮ組成比ｙ／ｘは、１≦ｙ／ｘ≦５であることがより望ましい。しきい値電圧の変動がより抑制され、より安定した動作が可能となるためである。
【００３４】
また、Ｏ組成比ｘは、ｘ≦０．５をさらに満たすようにしてもよい。このようなｘ、ｙの範囲であるゲート絶縁膜１１を有した実施例１のＭＩＳ型半導体装置についても、しきい値電圧の変動が抑制されており、安定した動作が可能である。
【００３５】
次に、実施例１のＭＩＳ型半導体装置の製造工程について説明する。
【００３６】
まず、ｎ型のＳｉ基板である半導体層１０を用意し、半導体層１０の表面をアセトン、ＩＰＡ（イソプロピルアルコール）、超純水を順に用いて洗浄し、半導体層１０表面の油分を除去する。その後、半導体層１０をバッファードフッ酸に浸漬させて、半導体層１０表面の自然酸化膜を除去する（図２（ａ））。
【００３７】
次に、清浄された半導体層１０上に、ＥＣＲ（Ｅｌｅｃｔｒｏｎ  Ｃｙｃｌｏｔｒｏｎ  Ｒｅｓｏｎａｎｃｅ、電子サイクロトロン共鳴）スパッタ法によってＺｒＯx Ｎy からなるゲート絶縁膜１１を形成する（図２（ｂ））。スパッタは、アルゴンガスに窒素と酸素を混合した混合ガス中で、Ｚｒの金属ターゲットを用いて行い、基板温度は室温（１〜３０℃）とし、圧力は０．０７〜０．２Ｐａとし、ＲＦパワーは５００Ｗ、マイクロ波パワーは５００Ｗとする。また、アルゴンガスの流量は１５〜３０ｓｃｃｍ、酸素ガスの流量は０．１〜３．０ｓｃｃｍ、窒素ガスの流量は４．３〜１７ｓｃｃｍとする。ゲート絶縁膜１１のＯ組成比、Ｎ組成比は酸素ガス流量と窒素ガス流量によって制御可能であり、窒素ガス流量に対する酸素ガス流量の比は０．０１２〜０．３６とする。
【００３８】
なお、上記ＥＣＲスパッタ法では、キャリアガスとしてアルゴンを用いたが、キセノンなど他の不活性ガスを用いてもよい。ＥＣＲスパッタ法以外にも、マグネトロンスパッタなどを用いることができる。ただし、ＥＣＲスパッタ法は、他のスパッタ法に比べて低温、高圧力でゲート絶縁膜１１を成膜することができる点で利点がある。
【００３９】
また、アルゴンガスの流量、酸素ガスの流量、窒素ガスの流量については、必ずしも上記範囲とする必要はないが、上記範囲とすることでＺｒＯx Ｎy のＯ組成比ｘ、Ｎ組成比ｙの制御性よくゲート絶縁膜１１を形成することができる。
【００４０】
上記条件によりゲート絶縁膜１１を形成すると、ゲート絶縁膜１１のＯ組成比ｘ、Ｎ組成比ｙは、ｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７を満たす範囲に形成することができ、ゲート絶縁膜１１をアモルファス状に形成することができる。
【００４１】
また、発明者らの検討によると、上記温度、圧力の条件下でのＥＣＲスパッタ法によると、アルゴンガス、窒素ガス、酸素ガスの流量制御によっては１．５≦０．５５ｘ＋ｙ≦１．７の範囲を外れるＯ組成比ｘ、Ｎ組成比ｙのＺｒＯx Ｎy 膜は作製することができなかった。このことから、本条件下でのＥＣＲスパッタ法によってアモルファス状のＺｒＯx Ｎy 膜が作製できれば、そのＺｒＯx Ｎy 膜は１．５≦０．５５ｘ＋ｙ≦１．７を満たすＯ組成比ｘ、Ｎ組成比ｙであるものと推察される。
【００４２】
また、ゲート絶縁膜１１はアモルファス状に形成されるため、半導体層１０に格子整合させる必要がなく、Ｓｉからなる半導体層１０以外にもＳｉＯ2 などの絶縁膜上や、ＩＩＩ−Ｖ族化合物半導体、ＩＩ−ＶＩ族化合物半導体、III 族窒化物半導体などの化合物半導体層上にも形成することができる。
【００４３】
上記条件のＥＣＲスパッタ法において、窒素ガス流量に対する酸素ガス流量の比を０．０１２〜０．３６とすれば、しきい値電圧の変動が１Ｖ以下に抑制されるゲート絶縁膜１１を形成することができる。特に窒素ガス流量に対する酸素ガス流量の比を０．０３６〜０．３６とすれば、さらにしきい値電圧の変動を０．１Ｖ以下に抑制することができる。
【００４４】
次に、ゲート絶縁膜１１上の所定の領域に、リフトオフ法によってゲート電極１２を形成する。より具体的には、ゲート絶縁膜１１上にフォトリソグラフィによって所定の領域以外の領域にレジスト膜を形成し、ついで所定の領域およびレジスト膜上に蒸着等によって電極膜を形成し、次にリフトオフによってレジスト膜と、その上の電極膜の一部を除去し、所定の領域にのみ電極膜を残すことで、ゲート絶縁膜１１上の所定の領域にのみゲート電極１２を形成する。以上によって図１に示す実施例１のＭＩＳ型半導体装置が作製される。
【００４５】
上記説明した実施例１のＭＩＳ型半導体装置の製造方法によれば、ＺｒＯx Ｎy からなり、アモルファス状であって、Ｏ組成比ｘ、Ｎ組成比ｙがｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７を満たすゲート絶縁膜１１を形成することができる。そのため、動作電圧が５Ｖ以上であっても、しきい値電圧の変動を抑制することができ、安定した動作をさせることが可能である。
【００４６】
また、上記の方法によって形成したゲート絶縁膜１１は、８００℃程度までの熱処理を行ってもアモルファス状を保持することができ、高い信頼性を有している。このように、ゲート絶縁膜１１は熱的な安定性が高いため、実施例１のＭＩＳ型半導体装置のしきい値電圧は、温度変化によってもほとんど変動せず、安定している。また、同じくゲート絶縁膜１１の熱的安定性から、ゲート絶縁膜１１形成後の熱処理工程、たとえば電極のアロイ処理工程などにおいて温度の制約が少なくなり、製造工程の自由度が増す。
【００４７】
以下、実施例１のＭＩＳ型半導体装置についての具体的な評価を実験例として示す。
【００４８】
［実験例１］
ＺｒＯx Ｎy からなり、ｘが０．７９、ｙが１．２のアモルファス状のゲート絶縁膜１１を有した実施例１のＭＩＳ型半導体装置を作製し、しきい値電圧の安定性を検証した。図３は、実施例１のＭＩＳ型半導体装置のＣ−Ｖ特性を示したグラフである。印加電圧は、−２Ｖから５Ｖ、５Ｖから−２Ｖ、−２Ｖから１０Ｖ、１０Ｖから−２Ｖ、−２Ｖから１５Ｖ、１５Ｖから−２Ｖ、−２Ｖから５Ｖと連続的に掃引して変化させた。電圧の掃引速度は０．１Ｖ／ｓとした。図３のように、印加電圧を上記のように掃引してもしきい値電圧はほとんど変化していないことがわかる。特に、印加電圧を−２Ｖから１５Ｖ、１５Ｖから−２Ｖと大きく変化させた場合であっても、しきい値電圧はほとんど変動していない。
【００４９】
また、比較例として、ゲート絶縁膜１１としてアモルファス状のＺｒＯ2 を用いた以外は実施例１のＭＩＳ型半導体装置と同様の構造のＭＩＳ型半導体装置を作製し、そのしきい値の安定性を検証した。図４は、比較例のＭＩＳ型半導体装置のＣ−Ｖ特性を示したグラフである。印加電圧は図３の場合と同様にして掃引した。図３のように、印加電圧を−２Ｖから１０Ｖ、１０Ｖから−２Ｖと掃引した場合と、−２Ｖから１５Ｖ、１５Ｖから−２Ｖと掃引した場合でしきい値電圧が大きく変動していることがわかる。また、印加電圧を−２Ｖから５Ｖ、５Ｖから−２Ｖと掃引した場合でも、若干しきい値電圧が変動していることがわかる。
【００５０】
このように、ＺｒＯx Ｎy からなり、アモルファス状で、ｘ、ｙが、ｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７、を満たすゲート絶縁膜１１を有した実施例１のＭＩＳ型半導体装置は、大きな電圧を印加してもしきい値電圧の変動がなく、安定して動作させることができることがわかる。また、図３の結果から、動作電圧が５Ｖ以上、特に動作電圧が１０Ｖ以上のＭＩＳ型半導体装置において有効であり、そのような動作電圧のＭＩＳ型半導体装置であっても安定して動作させることができることがわかる。
【００５１】
［実験例２］
実施例１のＭＩＳ型半導体装置におけるゲート絶縁膜１１の形成において、アルゴンガス流量を２０ｓｃｃｍ、窒素ガス流量を８．５ｓｃｃｍで一定とし、酸素ガス流量を０．１、０．３、０．５、１、３ｓｃｃｍと替えて５つの試料を作製した。ゲート絶縁膜１１は、５つの試料のいずれでもアモルファス状に形成されていた。そのゲート絶縁膜１１のＯ組成比ｘ、Ｎ組成比ｙは、図５のグラフに示す通りであった。すなわち、酸素ガス流量が０．１ｓｃｃｍ（酸素ガス流量／窒素ガス流量が０．０１１８）のときにｘがおよそ０．２、ｙがおよそ１．５５（図５中のプロット５）、酸素ガス流量が０．３ｓｃｃｍ（酸素ガス流量／窒素ガス流量が０．０３５３）のときにｘがおよそ０．２４、ｙがおよそ１．４（図５中のプロット４）、酸素ガス流量が０．５ｓｃｃｍ（酸素ガス流量／窒素ガス流量が０．０５８８）のときにｘがおよそ０．４５、ｙがおよそ１．４５（図５中のプロット３）、酸素ガス流量が１ｓｃｃｍ（酸素ガス流量／窒素ガス流量が０．１１７６）のときにｘがおよそ０．７６、ｙがおよそ１．２４（図５中のプロット２）、酸素ガス流量が３ｓｃｃｍ（酸素ガス流量／窒素ガス流量が０．３５２９）のときにｘがおよそ１．８５、ｙがおよそ０．５５（図５中のプロット１）、であった。
【００５２】
この図５のグラフから、５つの試料のいずれについても、ゲート絶縁膜１１のＯ組成比ｘ、Ｎ組成比ｙが、直線０．５５ｘ＋ｙ＝１．６を中心としてｙが±０．１の幅を有する範囲、すなわち、１．５≦０．５５ｘ＋ｙ≦１．７を満たす範囲に含まれていることがわかる。
【００５３】
図６は、図５で用いた５つの試料について、しきい値電圧のシフト量を示したグラフである。印加電圧を−２Ｖから１０Ｖまで掃引し、１０Ｖから−２Ｖまで掃引し、−２Ｖから１５Ｖまで掃引した場合のしきい値電圧のシフト量である。横軸は、ゲート絶縁膜１１の材料であるＺｒＯx Ｎy の窒素原子濃度／酸素原子濃度（つまりｙ／ｘ）であり、縦軸はしきい値電圧のシフト量（Ｖ）である。また、比較例として、ｙ／ｘ＝０、すなわちゲート絶縁膜１１をＺｒＯ2 とした場合についても、同様に印加電圧を掃引して、しきい値電圧のシフト量を調べた。図６中のプロットに付した番号は、図５中に付したプロットの番号と対応している。ゲート絶縁膜１１をＺｒＯ2 とした比較例ではしきい値電圧のシフト量がおよそ４．８Ｖであるのに対し、他の５つの試料ではしきい値電圧のシフト量が１Ｖ以下であった。このように、ＺｒＯx Ｎy における窒素と酸素の組成比ｙ／ｘが、０．３≦ｙ／ｘ≦１０であれば、しきい値電圧のシフト量が１Ｖ以下となることがわかった。シフト量が１Ｖ以下であれば、動作電圧が５Ｖ以上、特に１０Ｖ以上である実施例１のＭＩＳ型半導体装置を安定して動作させることができる。なお、ｙ／ｘを１０以下としたのは、ＺｒＯx Ｎy の窒素の割合が大きくなるため導電性であるＺｒＮに物性が近づき、絶縁膜としての機能を果たせなくなるためである。
【００５４】
また、より望ましいｙ／ｘの範囲は１≦ｙ／ｘ≦５である。この範囲であれば、図６のように、しきい値電圧のシフト量を０．１Ｖ以下とすることができ、実施例１のＭＩＳ型半導体装置をより安定して動作させることができる。
【００５５】
またＯ組成比ｘは、０．５以下であってもよい。ｘがこの範囲であっても、ｘ、ｙが、ｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７、を満たすのであれば、図６に示すように、実施例１のＭＩＳ型半導体装置はしきい値電圧のシフト量を１Ｖ以下とすることができ、安定した動作をさせることができる。
【００５６】
なお、本発明のＭＩＳ型半導体装置は、実施例１に示した構造に限るものではなく、半導体層上にゲート絶縁膜、ゲート電極が順に形成された構造であれば任意の構造であってよい。
【００５７】
また、実施例１のＭＩＳ型半導体装置では、ゲート絶縁膜１１を単層としているが、上記ｘ、ｙの範囲を満たすアモルファス状のＺｒＯx Ｎy からなるのであれば、Ｏ組成比ｘ、Ｎ組成比ｙの異なる複数の層で構成されていてもよい。
【実施例２】
【００５８】
図７は、実施例２のＨＦＥＴ１００の構成を示した図である。
【００５９】
ＨＦＥＴ１００は、Ｓｉからなる基板１０１と、基板１０１上にＡｌＮからなるバッファ層１０２を介して位置するノンドープのＧａＮからなる第１キャリア走行層１０３を有している。
【００６０】
また、第１キャリア走行層１０３上の互いに離間した２つの領域上に、２つに分離して形成されたノンドープのＧａＮからなる第２キャリア走行層１０４と、２つの分離した第２キャリア走行層１０４上にそれぞれ位置するＡｌ0.25Ｇａ0.75Ｎからなるキャリア供給層１０５を有していて、第２キャリア走行層１０４とキャリア供給層１０５はヘテロ接合している。第２キャリア走行層１０４とキャリア供給層１０５は、選択的に再成長させて形成した層である。
【００６１】
また、２つの分離したキャリア供給層１０５のうち、一方のキャリア供給層１０５上に形成されたソース電極１０６と、他方のキャリア供給層１０５上に形成されたドレイン電極１０７と、を有している。ソース電極１０６およびドレイン電極１０７はＴｉ／Ａｌ（キャリア供給層１０５側からＴｉ、Ａｌの順）からなる。
【００６２】
また、２つの第２キャリア走行層１０４およびキャリア供給層１０５の領域に挟まれ第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３上、２つの第２キャリア走行層１０４およびキャリア供給層１０５の領域が離間して向かい合う側の第２キャリア走行層１０４およびキャリア供給層１０５の２つの側端面１１１、キャリア供給層１０５上に、アモルファス状のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７、を満たす）からなる絶縁膜１０８を有している。
【００６３】
また、この絶縁膜１０８を介して、第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３上、および２つの側端面１１１に形成されたゲート電極１０９を有している。ゲート電極１０９は、Ｎｉ／Ａｕ（絶縁膜１０８側からＮｉ、Ａｕの順）からなる。このゲート電極１０９は、側端面１１１近傍のキャリア供給層１０５上にも、絶縁膜１０８を介して延伸していて、ソース電極１０６側とドレイン電極１０７側それぞれに０．５μｍ延伸している。このように延伸させることで、ゲート電極１０９に正の電圧を印加した際に、側端面１１１近傍により多くの電子を蓄積することができ、その延伸されたゲート電極１０９の下部にあたる領域の２ＤＥＧの濃度をより高めることができる。そのため、オン抵抗をより低減することができる。
【００６４】
第１キャリア走行層１０３の厚さは２μｍ、第２キャリア走行層１０４の厚さは１００ｎｍ、キャリア供給層１０５の厚さは２５ｎｍである。また、絶縁膜１０８の厚さは４０ｎｍである。また、ソース電極１０６とゲート電極１０９との間隔は１．５μｍ、ゲート電極１０９とドレイン電極１０７との距離は６．５μｍであり、ゲート電極１０９はソース電極１０６よりに位置した非対称な構成となっている。このようにゲート電極１０９をドレイン電極１０７よりもソース電極１０６に近い位置とすることで、耐圧性の向上を図っている。
【００６５】
基板１０１には、Ｓｉ以外に、サファイア、ＳｉＣ、ＺｎＯ、スピネル、ＧａＮなどの従来よりIII 族窒化物半導体の成長基板として知られる任意の材料の基板を用いてもよい。
【００６６】
バッファ層１０２には、ＡｌＮのほか、ＧａＮを用いてもよく、ＡｌＮ／ＧａＮなどの複数の層であってもよい。また、第１キャリア走行層１０３は、任意の組成比のIII 族窒化物半導体でよいが、結晶性等の点からＧａＮが望ましい。また、第１キャリア走行層１０３はｎ型不純物などがドープされていてもよく、複数の層で構成されていてもよい。また、バッファ層１０２を形成せず、直接基板１０１上に第１キャリア走行層１０３が形成されていてもよい。
【００６７】
第２キャリア走行層１０４はＧａＮ、キャリア供給層１０５はＡｌＧａＮであるが、キャリア供給層１０５のバンドギャップが第２キャリア走行層１０４よりも大きくなるようにIII 族窒化物半導体の組成比が選択されていれば、第２キャリア走行層１０４およびキャリア供給層１０５は任意のIII 族窒化物半導体でよい。たとえば、第２キャリア走行層１０４としてＩｎＧａＮを用い、キャリア供給層１０５としてＧａＮないしＡｌＧａＮを用いてもよい。また、キャリア供給層１０５は、Ｓｉなどの不純物がドープされたｎ型としてもよい。また、キャリア供給層１０５上にキャップ層を設けた構造としてもよい。また、第２キャリア走行層１０４は、第１キャリア走行層１０３と同一組成であってもよいし、異なる組成比のIII 族窒化物半導体材料であってもよい。
【００６８】
第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合により、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０近傍であって第２キャリア走行層１０４側には、２ＤＥＧが形成される（図１の点線で示した部分）。第２キャリア走行層１０４とキャリア供給層１０５は、ゲート電極１０９によって互いに離間された２つの領域に形成されているため、２ＤＥＧもまた、キャリア供給層１０５上にソース電極１０６が形成されている側（ソース−ゲート側）と、キャリア供給層１０５上にドレイン電極１０７が形成されている側（ゲート−ドレイン側）の２つの領域に分離して形成される。
【００６９】
ソース電極１０６およびドレイン電極１０７は、トンネル効果によってキャリア供給層１０５を介して第２キャリア走行層１０４にオーミックコンタクトをとる。ソース電極１０６およびドレイン電極１０７の材料として、Ｔｉ／Ａｌ以外にも、Ｔｉ／Ａｕなどを用いることができる。なお、ショットキーコンタクトをとる材料であってもよいが、オン抵抗の低減を図るためには望ましくない。また、良好なオーミックコンタクトを得るために、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５、第２キャリア走行層１０４の領域に、高濃度にＳｉをドープしたり、ソース電極１０６およびドレイン電極１０７直下のキャリア供給層１０５の厚さを薄くしてもよい。
【００７０】
絶縁膜１０８は、ゲート絶縁膜と保護膜とを兼ねたものである。ゲート絶縁膜は、絶縁膜１０８のうち、第１キャリア走行層１０３、第２キャリア走行層１０４、およびキャリア供給層１０５と、ゲート電極１０９との間に挟まれて位置する領域１０８ａである。もちろん、ゲート絶縁膜と保護膜とを兼ねずともよく、ゲート絶縁膜部分がアモルファス状のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７、を満たす）であれば、保護膜部分については別の材料としてもよい。保護膜部分を別材料とする場合、ＳｉＯ2 、ＳｉＮx 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 、ＡｌＮなどを用いることができる。また、絶縁膜１０８は単層であるが、絶縁膜１０８の全部または一部を、上記ｘ、ｙを満たすアモルファス状のＺｒＯx Ｎy からなる層を含む複数の層で構成してもよい。
【００７１】
ゲート電極１０９は、Ｎｉ／Ａｕの他にも、Ｔｉ／Ａｌ、Ｗやポリシリコンなどを用いてもよい。
【００７２】
実施例２のＨＦＥＴ１００の動作について説明する。ＨＦＥＴ１００は、ゲート電極１０９にバイアス電圧が印加されていない状態では、２ＤＥＧがソース−ゲート側と、ゲート−ドレイン側に分離され、電気的に接続されていない。したがって、ソース−ドレイン間に電流は流れず、オフ状態となっている。つまり、ＨＦＥＴ１００はノーマリオフ特性を有している。一方、ゲート電極１０９に閾値電圧以上のバイアス電圧が印加されると、絶縁膜１０８を介してゲート電極１０９と接している領域、すなわち、第２キャリア走行層１０４の形成されていない第１キャリア走行層１０３表面近傍、第２キャリア走行層１０４およびキャリア供給層１０５の向かい合う側端面１１１近傍に電子が蓄積され、この蓄積された電子を介してソース−ゲート側の２ＤＥＧとゲート−ドレイン側の２ＤＥＧが電気的に接続される。その結果、ソース−ドレイン間に電流が流れ、オン状態となる。
【００７３】
また、このＨＦＥＴ１００では、第２キャリア走行層１０４は、第１キャリア走行層１０３上に選択的に再成長された層であるから、第１キャリア走行層１０３と第２キャリア走行層１０４との界面に再成長に伴う不純物が混入しているが、第２キャリア走行層１０４中の再成長に伴う不純物は、第１キャリア走行層１０３から離れるにしたがって減少している。そのため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０においては、選択的な再成長に伴う不純物はほとんど見られない。また、キャリア供給層１０５は、第２キャリア走行層１０４を再成長させたのちに、第２キャリア走行層１０４に連続して選択的に再成長させた層であるから、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０の平坦性は、直接第１キャリア走行層１０３上にキャリア供給層１０５を再成長させた場合の第１キャリア走行層１０３とキャリア供給層１０５とのヘテロ接合界面よりも高くなっている。そのため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０近傍であって第２キャリア走行層１０４側に形成される２ＤＥＧの移動度を低下させてしまうことがない。したがって、実施例２のＨＦＥＴ１００は、ノーマリオフでありながら、オン抵抗の低い構造となっている。
【００７４】
なお、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面における、再成長に伴って混入した不純物を十分に低減し、平坦性を高めるためには、第２キャリア走行層１０４の厚さを５０ｎｍ以上とすることが望ましい。
【００７５】
また、ＨＦＥＴ１００では、第１キャリア走行層１０３上に形成された絶縁膜１０８の上端が、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面１１０よりも低い位置（第１キャリア走行層１０３により近い位置）となるように、絶縁膜１０８の厚さを第２キャリア走行層１０４の厚さよりも薄くしている。これにより、ゲート電極１０９に正の電圧を印加した際に、２つの側端面１１１近傍に、より多くの電子を蓄積することができる。その結果、オン抵抗がさらに低減された構造となっている。
【００７６】
また、ＨＦＥＴ１００では、ゲート絶縁膜（絶縁膜１０８のうち、第１キャリア走行層１０３、第２キャリア走行層１０４、およびキャリア供給層１０５とゲート電極１０９との間に位置する領域１０８ａ）として、アモルファス状のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７、を満たす）を用いている。そのため、ＨＦＥＴ１００を５Ｖ以上の動作電圧とした場合であっても、しきい値が変動せず、安定した動作をさせることができる。
【００７７】
次に、実施例２のＨＦＥＴ１００の製造工程について、図を参照に説明する。
【００７８】
まず、Ｓｉからなる基板１０１上に、ＡｌＮからなるバッファ層１０２をＭＯＣＶＤ法によって形成する。そして、バッファ層１０２上にノンドープＧａＮからなる第１キャリア走行層１０３をＭＯＣＶＤ法によって形成する（図８（ａ））。キャリアガスには水素と窒素、窒素源にはアンモニア、Ｇａ源にはＴＭＧ（トリメチルガリウム）、Ａｌ源にはＴＭＡ（トリメチルアルミニウム）、を用いる。
【００７９】
次に、第１キャリア走行層１０３上の所定の領域に、ＣＶＤ法によってＳｉＯ2 からなるマスク１１３を形成し、マスク１１３を挟んで２つの離間した領域にはマスク１１３を形成せず第１キャリア走行層１０３表面を露出させる（図８（ｂ））。マスク１１３は、III 族窒化物半導体の成長を阻害する材料であれば何でもよく、ＳｉＯ2 のほか、Ｓｉ3 Ｎ4 、Ａｌ2 Ｏ3 、ＨｆＯ2 、ＺｒＯ2 などの絶縁膜などを用いることができる。
【００８０】
次に、第１キャリア走行層１０３上に、ＭＯＣＶＤ法によってノンドープＧａＮからなる第２キャリア走行層１０４を再成長させる。ここで、マスク１１３上は結晶成長が阻害されてＧａＮが成長しないため、マスク１１３の形成されていない２つの離間した領域上にのみ、第２キャリア走行層１０４が選択的に再成長する（図８（ｃ））。この再成長時において、第１キャリア走行層１０３と第２キャリア走行層１０４との界面の平坦性は悪化し、不純物が混入してしまう。しかし、第２キャリア走行層１０４が成長するにしたがって、第２キャリア走行層１０４表面の平坦性は回復していき、再成長に伴う不純物の混入も減少していく。
【００８１】
第２キャリア走行層１０４を所定の厚さまで成長させた後、続けてＡｌ0.25Ｇａ0.75Ｎからなるキャリア供給層１０５をＭＯＣＶＤ法によって成長させる。ここにおいても、マスク１１３上は結晶成長が阻害されるため、２つの第２キャリア走行層１０４上にのみ、キャリア供給層１０５が選択的に成長する。キャリア供給層１０５の形成時において、第２キャリア走行層１０４の平坦性は回復し、不純物の混入が減少しているため、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面の平坦性は高く、またその界面近傍における再成長に伴う不純物はほとんど見られない。マスク１１３は、キャリア供給層１０５を所定の厚さまで成長させたのちに除去する（図８（ｄ））。
【００８２】
次に、第２キャリア走行層１０４が形成されていない第１キャリア走行層１０３上、２つの領域の第２キャリア走行層１０４およびキャリア供給層１０５が離間して向かい合う側の第２キャリア走行層１０４およびキャリア供給層１０５の２つの側端面１１１、キャリア供給層１０５上に、アモルファス状のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７、を満たす）からなる絶縁膜１０８を形成する（図８（ｅ））。絶縁膜１０８は、ゲート絶縁膜とキャリア供給層１０５の保護膜とを兼ねるものであり、これにより製造工程数の削減を図っている。
【００８３】
ここで、絶縁膜１０８の形成には、ＥＣＲスパッタ法を用い、アルゴンガスに窒素と酸素を混合した混合ガス中で、Ｚｒの金属ターゲットを用いて行い、基板温度は室温とし、圧力は０．０７〜０．２Ｐａとし、ＲＦパワーは５００Ｗ、マイクロ波パワーは５００Ｗとする。また、アルゴンガスの流量は１５〜３０ｓｃｃｍ、酸素ガスの流量は０．１〜３．０ｓｃｃｍ、窒素ガスの流量は４．３〜１７ｓｃｃｍとする。ゲート絶縁膜１１のＯ組成比、Ｎ組成比は酸素ガス流量と窒素ガス流量によって制御可能であり、窒素ガス流量に対する酸素ガス流量の比は０．０１２〜０．３６とする。この条件により、アモルファス状のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７、を満たす）からなる絶縁膜１０８を形成することができる。
【００８４】
次に、ソース電極１０６、ドレイン電極１０７を形成する領域の絶縁膜１０８を除去してキャリア供給層１０５を露出させ、その露出したキャリア供給層１０５上に蒸着とリフトオフによってソース電極１０６、ドレイン電極１０７を形成する。また、第２キャリア走行層１０４が形成されていない第１キャリア走行層１０３上、２つの側端面１１１、その側端面１１１近傍のキャリア供給層１０５上に、蒸着とリフトオフによってゲート電極１０９を形成する。以上によって図１に示すＨＦＥＴ１００が製造される。
【００８５】
このＨＦＥＴ１００の製造方法によれば、第２キャリア走行層１０４とキャリア供給層１０５とのヘテロ接合界面の平坦性が高く、その界面近傍における再成長に伴う不純物はほとんど見られないため、ノーマリオフ特性を有しつつオン抵抗を低くすることができる。また、アモルファス状のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７、を満たす）からなる絶縁膜１０８を形成することができるため、ＨＦＥＴ１００を５Ｖ以上の動作電圧とした場合であっても、しきい値が変動せず、安定した動作をさせることができる。
【００８６】
なお、上記ＨＦＥＴ１００の製造方法において、選択成長に用いたマスク１１３は、キャリア供給層１０５の形成後に除去しているが、マスク１１３として、アモルファス状のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７、を満たす）を用い、これを除去せずにゲート絶縁膜としてそのまま利用してもよい。
【実施例３】
【００８７】
図９は、実施例３のＨＦＥＴ４００の構成を示した図である。ＨＦＥＴ４００は、実施例１のＨＦＥＴ１００における第２キャリア走行層１０４およびキャリア供給層１０５に替えて、第２キャリア走行層４０４とキャリア供給層４０５の対を３対形成したものであり、第１キャリア走行層１０３側から順に、第２キャリア走行層４０４ａ、キャリア供給層４０５ａ、第２キャリア走行層４０４ｂ、キャリア供給層４０５ｂ、第２キャリア走行層４０４ｃ、キャリア供給層４０５ｃの順に積層された構造である。他の構成についてはＨＦＥＴ１００と同様である。この３対の第２キャリア走行層４０４およびキャリア供給層４０５は、ＨＦＥＴ１００の第２キャリア走行層１０４およびキャリア供給層１０５と同様に、いずれも第１キャリア走行層１０３上に選択的に再成長された層である。
【００８８】
第２キャリア走行層４０４ａとキャリア供給層４０５ａとのヘテロ接合界面４４０ａであって第２キャリア走行層４０４ａ側、第２キャリア走行層４０４ｂとキャリア供給層４０５ｂとのヘテロ接合界面４４０ｂであって第２キャリア走行層４０４ｂ側、第２キャリア走行層４０４ｃとキャリア供給層４０５ｃとのヘテロ接合界面４４０ｃであって第２キャリア走行層４０４ｃ側、にそれぞれ２ＤＥＧが形成される。また、第２キャリア走行層４０４とキャリア供給層４０５は、第１キャリア走行層１０３上に選択的に再成長された層であるから、これらのヘテロ接合界面４４０ａ、ｂ、ｃは平坦性が高く、ヘテロ接合界面４４０ａ、ｂ、ｃ近傍の領域は再成長に伴って混入した不純物がほとんど見られない。したがって、これらのヘテロ接合界面４４０ａ、ｂ、ｃ近傍に形成される２ＤＥＧは、移動度の低下が抑制されており、オン抵抗が低減されている。
【００８９】
以上のように、実施例３のＨＦＥＴ４００では、移動度の低下が抑制された２ＤＥＧの層が３つ形成されているため、さらにオン抵抗が低減された構造となっている。
【００９０】
また、実施例３のＨＦＥＴ４００では、実施例２のＨＦＥＴ１００と同様に、ゲート絶縁膜（絶縁膜１０８のうち、第１キャリア走行層１０３、第２キャリア走行層４０４、およびキャリア供給層４０５と、ゲート電極１０９との間に位置する領域１０８ａ）として、アモルファス状のＺｒＯx Ｎy （ただしｘ、ｙは、ｘ＞０、ｙ＞０、０．３≦ｙ／ｘ≦１０、および、１．５≦０．５５ｘ＋ｙ≦１．７、を満たす）を用いている。そのため、ＨＦＥＴ４００を５Ｖ以上の動作電圧とした場合であっても、しきい値が変動せず、安定した動作をさせることができる。
【００９１】
なお、上記実施例３では、第２キャリア走行層４０４ａ、ｂ、ｃはいずれも同一組成とし、キャリア供給層４０５ａ、ｂ、ｃのいずれも同一組成としたが、第２キャリア走行層４０４ａとキャリア供給層４０５ａ、第２キャリア走行層４０４ｂとキャリア供給層４０５ｂ、第２キャリア走行層４０４ｃとキャリア供給層４０５ｃがそれぞれヘテロ接合となり、その界面近傍に２ＤＥＧが形成されるのであれば、第２キャリア走行層４０４ａ、ｂ、ｃをそれぞれ異なる組成としてもよく、キャリア供給層４０５ａ、ｂ、ｃをそれぞれ異なる組成としてもよい。
【００９２】
また、実施例２、３では、ＭＩＳ型半導体装置のより具体的な例としてＨＦＥＴを示したが、本発明はこれに限るものではなく、従来知られているＭＩＳ型構造を有した任意の半導体装置に適用可能である。たとえば、ＦＥＴやＩＧＢＴ（絶縁ゲートバイポーラトランジスタ）などにも本発明を適用することができる。
【産業上の利用可能性】
【００９３】
本発明のＭＩＳ型半導体装置は、ＭＩＳＦＥＴ、ＨＦＥＴなどのパワーデバイスに適している。
【符号の説明】
【００９４】
１０：半導体層
１１：ゲート絶縁膜
１２：ゲート電極
１００：ＨＦＥＴ
１０１：基板
１０２：バッファ層
１０３：第１キャリア走行層
１０４：第２キャリア走行層
１０５：キャリア供給層
１０６：ソース電極
１０７：ドレイン電極
１０８：絶縁膜
１０９：ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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