(57)【特許請求の範囲】
【請求項１】
ゲートバイアスが供給されるゲートが入力端子と接続され、ソースがグランドと接続されており、上記入力端子から入力された信号を増幅するソース接地型増幅素子と、
一端からドレインバイアスが印加される複数の並列抵抗を有するとともに、上記複数の並列抵抗の他端間を結ぶ複数の直列抵抗を有するラダー抵抗回路と、
ゲートバイアスが供給されるゲートが高周波的に接地され、ドレインが上記ラダー抵抗回路における各並列抵抗の他端と接続され、ソースが上記ソース接地型増幅素子のドレインと接続されており、上記ソース接地型増幅素子により増幅された信号を増幅する複数のゲート接地型増幅素子と、
上記複数のゲート接地型増幅素子のいずれかのドレインに接続された出力端子と、
上記複数のゲート接地型増幅素子のゲートと接続されており、上記複数のゲート接地型増幅素子のゲートに対してゲートバイアスを選択的に供給するゲートバイアス制御回路と、
ゲートバイアスを上記ソース接地型増幅素子のゲートに供給するゲートバイアス回路とを備え、
上記ゲートバイアス回路は、基準電流源から供給される基準電流に応じたゲートバイアスを上記ソース接地型増幅素子のゲートに供給するゲートバイアス供給用トランジスタと、上記ゲートバイアス供給用トランジスタと対になってカレントミラー回路を構成する第１のトランジスタと、ソースが上記第１のトランジスタのドレインと接続され、ドレインバイアスが供給されるドレインがゲートと短絡されており、上記ゲートに発生する電圧をゲートバイアスの基準電圧として上記ゲートバイアス制御回路に供給する第２のトランジスタとを備えており、
上記第１のトランジスタ及び上記第２のトランジスタと、上記ソース接地型増幅素子及び上記ゲート接地型増幅素子とが同一の種類で構成されている
ことを特徴とする可変利得増幅器。
【請求項２】
ラダー抵抗回路における直列抵抗の抵抗値が並列抵抗の抵抗値の半分に設定されていることを特徴とする請求項１記載の可変利得増幅器。
【請求項３】
ラダー抵抗回路における直列抵抗が分割されて、上記直列抵抗が複数の分割抵抗から構成されており、複数のゲート接地型増幅素子のいずれかのドレインが並列抵抗の他端ではなく、上記複数の分割抵抗の接続点に接続されていることを特徴とする請求項１記載の可変利得増幅器。
【請求項４】
ゲートバイアスが供給されるゲートが正相入力端子と接続され、ソースがグランドと接続されており、上記正相入力端子から入力された差動信号の正相側信号を増幅する第１のソース接地型増幅素子と、
一端からドレインバイアスが印加される複数の並列抵抗を有するとともに、上記複数の並列抵抗の他端間を結ぶ複数の直列抵抗を有する第１のラダー抵抗回路と、
ゲートバイアスが供給されるゲートが高周波的に接地され、ドレインが上記第１のラダー抵抗回路における各並列抵抗の他端と接続され、ソースが上記第１のソース接地型増幅素子のドレインと接続されており、上記第１のソース接地型増幅素子により増幅された信号を増幅する複数の第１のゲート接地型増幅素子と、
上記複数の第１のゲート接地型増幅素子のいずれかのドレインに接続された差動信号の正相出力端子と、
ゲートバイアスが供給されるゲートが逆相入力端子と接続され、ソースがグランドと接続されており、上記逆相入力端子から入力された差動信号の逆相側信号を増幅する第２のソース接地型増幅素子と、
一端からドレインバイアスが印加される複数の並列抵抗を有するとともに、上記複数の並列抵抗の他端間を結ぶ複数の直列抵抗を有する第２のラダー抵抗回路と、
ゲートバイアスが供給されるゲートが高周波的に接地され、ドレインが上記第２のラダー抵抗回路における各並列抵抗の他端と接続され、ソースが上記第２のソース接地型増幅素子のドレインと接続されており、上記第２のソース接地型増幅素子により増幅された信号を増幅する複数の第２のゲート接地型増幅素子と、
上記複数の第２のゲート接地型増幅素子のいずれかのドレインに接続された差動信号の逆相出力端子と、
上記複数の第１及び第２のゲート接地型増幅素子のゲートと接続されており、上記複数の第１及び第２のゲート接地型増幅素子のゲートに対してゲートバイアスを選択的に供給するゲートバイアス制御回路と、
ゲートバイアスを上記第１及び第２のソース接地型増幅素子のゲートに供給するゲートバイアス回路とを備え、
上記ゲートバイアス回路は、基準電流源から供給される基準電流に応じたゲートバイアスを上記第１及び第２のソース接地型増幅素子のゲートに供給するゲートバイアス供給用トランジスタと、上記ゲートバイアス供給用トランジスタと対になってカレントミラー回路を構成する第１のトランジスタと、ソースが上記第１のトランジスタのドレインと接続され、ドレインバイアスが供給されるドレインがゲートと短絡されており、上記ゲートに発生する電圧をゲートバイアスの基準電圧として上記ゲートバイアス制御回路に供給する第２のトランジスタとを備えており、
上記第１のトランジスタ及び上記第２のトランジスタと、上記第１のソース接地型増幅素子及び上記第１のゲート接地型増幅素子と、上記第２のソース接地型増幅素子及び上記第２のゲート接地型増幅素子とが同一の種類で構成されている
ことを特徴とする可変利得増幅器。
【請求項５】
ソース接地型増幅素子及びゲート接地型増幅素子がＦＥＴ又はＢＪＴであることを特徴とする請求項１から請求項４のうちいずれか１項記載の可変利得増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、利得切り替え機能を有する可変利得増幅器に関するものである。
【背景技術】
【０００２】
可変利得増幅器は、高周波信号を適切な電力レベルに設定するために、利得を可変することができる増幅器のことである。
また、可変利得増幅器は、入力レベルが一定の条件で出力電力を変化させる回路であり、利得を変化したとしても歪特性が劣化しないことが必要となる。入力レベルが一定の条件で利得を変化させた時に歪特性が劣化しない回路として、例えば、下記の特許文献１に示されている可変利得増幅器がある。
【０００３】
この可変利得増幅器は、ソース接地ＦＥＴとゲート接地ＦＥＴがカスコード接続されたカスコード増幅器である。
可変利得増幅器の出力側にある３つのゲート接地ＦＥＴのうち、２つのゲート接地ＦＥＴは出力負荷回路と出力端子に接続され、１つのゲート接地ＦＥＴは電源端子に接続されて高周波的にはグランドに接地されている。
この可変利得増幅器は、出力負荷回路と出力端子に接続されているゲート接地ＦＥＴをオンにして、高周波的にはグランドに接地されているゲート接地ＦＥＴをオフとした場合に利得が最高になる。
また、この可変利得増幅器は、出力負荷回路と出力端子に接続されている２つのゲート接地ＦＥＴのうちの何れか一方をオフとした場合、ゲート接地ＦＥＴのサイズが等価的に小さくなるため利得が低減する。
さらに、この可変利得増幅器は、高周波的にはグランドに接地されているゲート接地ＦＥＴをオンして、ソース接地ＦＥＴにより増幅された信号の一部をグランドに導くことにより、出力端子への信号出力を減らすことで、結果的に利得を低減することが可能である。
【０００４】
なお、この可変利得増幅器は、主に歪を発生するソース接地ＦＥＴの出力側の損失を変化させることによって利得を変化させる方式であるため、入力レベルが一定の状態で利得を変化させて、出力電力を変化させても歪特性が劣化しない特徴を有している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００４−１２８７０４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
従来の可変利得増幅器は以上のように構成されているので、出力側に設けられているゲート接地ＦＥＴのサイズを等価的に変更すれば、利得を変化させることができる。しかし、出力側に設けられているゲート接地ＦＥＴのサイズを等価的に変更すると、可変利得増幅器の出力インピーダンスが変化してしまう課題があった。
また、出力側をインダクタやキャパシタ等のリアクタンス素子で整合を図っても、可変利得増幅器の出力インピーダンスが変化してしまうため、整合がずれてしまうなどの課題があった。
【０００７】
この発明は上記のような課題を解決するためになされたもので、利得を変化させても、出力インピーダンスの変動を抑えることができる可変利得増幅器を得ることを目的とする。
【課題を解決するための手段】
【０００８】
この発明に係る可変利得増幅器は、ゲートバイアスが供給されるゲートが入力端子と接続され、ソースがグランドと接続されており、入力端子から入力された信号を増幅するソース接地型増幅素子と、一端からドレインバイアスが印加される複数の並列抵抗を有するとともに、複数の並列抵抗の他端間を結ぶ複数の直列抵抗を有するラダー抵抗回路と、ゲートバイアスが供給されるゲートが高周波的に接地され、ドレインがラダー抵抗回路における各並列抵抗の他端と接続され、ソースがソース接地型増幅素子のドレインと接続されており、ソース接地型増幅素子により増幅された信号を増幅する複数のゲート接地型増幅素子と、複数のゲート接地型増幅素子のいずれかのドレインに接続された出力端子と、複数のゲート接地型増幅素子のゲートと接続されており、複数のゲート接地型増幅素子のゲートに対してゲートバイアスを選択的に供給するゲートバイアス制御回路とを備えたものである。
また、ゲートバイアスをソース接地型増幅素子のゲートに供給するゲートバイアス回路を備え、そのゲートバイアス回路が、基準電流源から供給される基準電流に応じたゲートバイアスをソース接地型増幅素子のゲートに供給するゲートバイアス供給用トランジスタと、ゲートバイアス供給用トランジスタと対になってカレントミラー回路を構成する第１のトランジスタと、ソースが第１のトランジスタのドレインと接続され、ドレインバイアスが供給されるドレインがゲートと短絡されており、そのゲートに発生する電圧をゲートバイアスの基準電圧としてゲートバイアス制御回路に供給する第２のトランジスタとを備えおり、第１のトランジスタ及び第２のトランジスタと、ソース接地型増幅素子及びゲート接地型増幅素子とが同一の種類で構成されているようにしたものである。
【発明の効果】
【０００９】
この発明によれば、利得を変化させても、出力インピーダンスの変動を抑えることができる効果がある。
【図面の簡単な説明】
【００１０】
【図１】この発明の実施の形態１によるＦＥＴで構成された可変利得増幅器を示す回路図である。
【図２】この発明の実施の形態１によるＢＪＴで構成された可変利得増幅器を示す回路図である。
【図３】この発明の実施の形態２によるＦＥＴで構成されたゲートバイアス制御回路を示す回路図である。
【図４】この発明の実施の形態２によるＢＪＴで構成されたゲートバイアス制御回路を示す回路図である。
【図５】この発明の実施の形態３によるＦＥＴで構成された可変利得増幅器を示す回路図である。
【図６】この発明の実施の形態３によるＢＪＴで構成された可変利得増幅器を示す回路図である。
【図７】この発明に実施の形態４による可変利得増幅器を示す回路図である。
【図８】この発明に実施の形態４による可変利得増幅器の効果を示すグラフ図である。
【図９】この発明に実施の形態５による可変利得増幅器を示す回路図である。
【図１０】この発明に実施の形態６による可変利得増幅器を示す回路図である。
【図１１】この発明の実施の形態７によるＦＥＴで構成された可変利得増幅器を示す回路図である。
【図１２】この発明の実施の形態７によるＢＪＴで構成された可変利得増幅器を示す回路図である。
【図１３】この発明の実施の形態８によるＦＥＴで構成された可変利得増幅器を示す回路図である。
【図１４】この発明の実施の形態８によるＢＪＴで構成された可変利得増幅器を示す回路図である。
【図１５】この発明の実施の形態１０によるＦＥＴで構成された可変利得増幅器を示す回路図である。
【図１６】この発明の実施の形態１０によるＢＪＴで構成された可変利得増幅器を示す回路図である。
【図１７】この発明の実施の形態１１によるＦＥＴで構成された可変利得増幅器を示す回路図である。
【図１８】この発明の実施の形態１１によるＢＪＴで構成された可変利得増幅器を示す回路図である。
【図１９】この発明の実施の形態１２によるＦＥＴで構成されたゲートバイアス制御回路を示す回路図である。
【図２０】この発明の実施の形態１２によるＢＪＴで構成されたゲートバイアス制御回路を示す回路図である。
【図２１】この発明の実施の形態１３によるＦＥＴで構成された可変利得増幅器を示す回路図である。
【図２２】この発明の実施の形態１３によるＢＪＴで構成された可変利得増幅器を示す回路図である。
【発明を実施するための形態】
【００１１】
実施の形態１．
図１はこの発明の実施の形態１によるＦＥＴで構成された可変利得増幅器を示す回路図であり、図において、入力端子１は信号を入力する端子である。
ＤＣカットキャパシタ２1〜２n（ｎは任意の自然数）は入力端子１と接続され、入力端子１から入力された信号に含まれる直流成分をカットする部材である。
ソース接地ＦＥＴ３1〜３n（ｎは任意の自然数）はゲートがＤＣカットキャパシタ２1〜２nを介して入力端子１と接続され、ソースが共通のグランド４と接続されており、入力端子１から入力された信号を増幅するソース接地型増幅素子である。
ゲート接地ＦＥＴ５はゲートがゲート端子６に接続されると共に、ハイパスキャパシタ７を介してグランド４に高周波的に接地され、ドレインが出力負荷回路（負荷インダクタ１０又は負荷抵抗１１）及び出力端子１２と接続され、ソースがソース接地ＦＥＴ３1〜３nのドレインと接続されており、ソース接地ＦＥＴ３1〜３nにより増幅された信号を増幅して出力端子１２に出力するゲート接地型増幅素子である。
【００１２】
ゲート端子６はゲートバイアスが供給される端子である。
ハイパスキャパシタ７はゲート端子６とグランド４間に接続され、不要な高周波信号をグランド４に吸収させる部材である。
ドレインバイアス端子８は予め設定されたドレインバイアスが供給される端子である。
ハイパスキャパシタ９はドレインバイアス端子８とグランド４間に接続され、不要な高周波信号をグランド４に吸収させる部材である。
出力負荷回路である負荷インダクタ１０はゲート接地ＦＥＴ５のドレインとドレインバイアス端子８間に接続されている。
図１の例では、ゲート接地ＦＥＴ５のドレインとドレインバイアス端子８間に負荷インダクタ１０が接続されているものを示しているが、負荷インダクタ１０の代わりに、出力負荷回路である負荷抵抗１１を接続するようにしてもよい。
【００１３】
出力端子１２はＤＣカットキャパシタ１３を介してゲート接地ＦＥＴ５のドレイン及び負荷インダクタ１０と接続され、ゲート接地ＦＥＴ５により増幅された信号を出力する端子である。
ＤＣカットキャパシタ１３はゲート接地ＦＥＴ５により増幅された信号に含まれる直流成分をカットする部材である。
ゲートバイアス制御回路１４はゲートバイアス端子１５1〜１５n及びゲートバイアスフィード抵抗１６1〜１６nを介してソース接地ＦＥＴ３1〜３nのゲートとＤＣカットキャパシタ２1〜２nの接続点に接続されている。
ゲートバイアス制御回路１４は基準電流入力端子１７から基準電流を受けると、利得制御信号入力端子１９から入力される利得制御信号に応じて当該基準電流からゲートバイアスを生成し、そのゲートバイアスを選択的にソース接地ＦＥＴ３1〜３nのゲートに供給する。
基準電流入力端子１７は基準電流を入力する端子であり、基準電流源１８は基準電流を基準電流入力端子１７に供給する電源である。
利得制御信号入力端子１９は可変利得増幅器の利得を制御する利得制御信号を入力する端子である。
【００１４】
次に動作について説明する。
入力端子１から入力された信号は、ＤＣカットキャパシタ２1〜２nを介してソース接地ＦＥＴ３1〜３nに入力され、ソース接地ＦＥＴ３1〜３nにより増幅される。
ソース接地ＦＥＴ３1〜３nにより増幅された信号は、ゲート接地ＦＥＴ５に入力され、ゲート接地ＦＥＴ５により増幅される。
ゲート接地ＦＥＴ５により増幅された信号は、負荷インダクタンス１０（もしくは負荷抵抗１１）およびＤＣカットキャパシタ１３を介して出力端子１２より出力される。
【００１５】
この際、ドレインバイアス端子８には、予め設定されたドレインバイアスが供給されており、ソース接地ＦＥＴ３1〜３nのゲートには、ゲートバイアス制御回路１４より予め設定された適切なゲートバイアスが供給されている。また、ゲート接地ＦＥＴ５のゲート端子６には、予め設定されたゲートバイアスが供給されており、可変利得増幅器がカスコード増幅器として動作する。
このように、可変利得増幅器が、複数のソース接地ＦＥＴ３1〜３nとゲート接地ＦＥＴ５をカスコード接続したカスコード増幅器として動作することで、高い利得を得ることができる。
なお、ドレインバイアス端子８はハイパスキャパシタ９を介してグランド４に接地され、ゲート端子６はハイパスキャパシタ７を介してグランド４に接地されているので、信号に含まれている不要な高周波信号はグランド４に吸収される。その結果、可変利得増幅器と電源間のアイソレーションを高めることができる。
【００１６】
ここで、ゲートバイアス制御回路１４は、ゲートバイアスを選択的にソース接地ＦＥＴ３1〜３nのゲートに供給することにより、複数のソース接地ＦＥＴ３1〜３nのうち、実際に動作させるソース接地ＦＥＴ３を切り替えて、可変利得増幅器の利得を変化させるようにしている。
以下、ゲートバイアス制御回路１４の動作を具体的に説明する。
【００１７】
カスコード増幅器の電流は、ソース接地ＦＥＴ３1〜３nに流れる電流によって決定される。全てのソース接地ＦＥＴ３1〜３nに流れるドレイン電流Ｉｄtotalは、各ソース接地ＦＥＴ３1〜３nに流れるドレイン電流Ｉｄ1、Ｉｄ2、・・・、Ｉｄnの和で表される。また、出力電力Ｐoutは、負荷をＺＬとすると、下記のように表される。ただし、Ｉｄtotal*は、Ｉｄtotalの複素共役である。
Ｐout＝Ｉｄtotal  ×  Ｉｄtotal*  ×  ＺＬ  ／  ２
出力電力Ｐoutは、全てのソース接地ＦＥＴ３1〜３nに流れるドレイン電流Ｉｄtotalの２乗に比例する。
従って、ソース接地ＦＥＴ３1〜３nのトータルのサイズを変更することによって、全てのソース接地ＦＥＴ３1〜３nに流れるドレイン電流Ｉｄtotalが変化して、出力電力Ｐoutが変化し、その結果として、可変利得増幅器の利得を変化させることができる。
例えば、ソース接地ＦＥＴ３1〜３nのトータルのサイズを１／２とすれば、出力電力Ｐoutが１／４となり、利得が約６ｄＢ減少する。
【００１８】
ここで、例えば、ソース接地ＦＥＴ３1〜３nのサイズであるゲート幅Ｗｇ1、Ｗｇ2・・・Ｗｇnをトータルのゲート幅Ｗｇtotalに対して、次のように設定する場合を考える。
Ｗｇ1＝Ｗｇtotal／２、
Ｗｇ2＝Ｗｇ1／２
：
Ｗｇn＝（Ｗｇn-1）／２
適切なゲートバイアスを全てのソース接地ＦＥＴ３1〜３nのゲートに供給した場合に利得が最大となる。
最大の利得を基準として、ゲート幅Ｗｇ1のソース接地ＦＥＴ３1から、ゲート幅Ｗｇ2、・・・、Ｗｇn-1のソース接地ＦＥＴ３n-1まで、順々にゲートバイアスをオフ（＝０Ｖ）にして、ソース接地ＦＥＴをオフしていく度に、ドレイン電流が１／２ずつ減少し、利得が約６ｄＢずつ低下していくことになる。即ち、６ｄＢステップの可変利得増幅器を実現することが可能である。
この例では、各々のソース接地ＦＥＴ３1〜３nのゲート幅を１／２ずつ小さくするものについて示したが、例えば、１／√２ずつ小さくすれば、３ｄＢステップの可変利得増幅器となる。即ち、ＸｄＢステップの可変利得増幅器とするためには、１０の（Ｘ／２０）乗分の１ずつに、ソース接地ＦＥＴ３1〜３nのゲート幅を小さくしていけば良いことになる。
【００１９】
以上のように、この実施の形態１によれば、ゲートバイアス制御回路１４がゲートバイアスを選択的にソース接地ＦＥＴ３1〜３nのゲートに供給することにより、複数のソース接地ＦＥＴ３1〜３nのうち、実際に動作させるソース接地ＦＥＴ３を切り替えて、ソース接地ＦＥＴ３1〜３nのトータルのサイズを変更するようにしているので、全てのソース接地ＦＥＴ３1〜３nに流れる電流を変化させて、出力電力Ｐoutを変化させることができるようになり、その結果として、可変利得増幅器の利得を変化させることができる。
なお、実際に可変利得増幅器を実現する場合には、寄生素子の影響で利得の可変量がずれることがある。その場合には、ソース接地ＦＥＴ３1〜３nのゲート幅を微調整することによって、利得の可変量を設定することができる。
【００２０】
また、主に歪を発生するソース接地ＦＥＴ３1〜３nのサイズを変えることによって、出力電力Ｐoutを変化させているため、入力電力が一定の条件で利得が変化して、出力が変化したとしても、歪特性が劣化しない特性を有することができる。
さらに、出力側のゲート接地ＦＥＴ５は、利得の変化に対してサイズが変わらないため、出力インピーダンスの変化を抑圧することが可能である。これにより、出力負荷回路として負荷インダクタ１０を接続して整合した場合においても、利得の変化に対して整合状態が変化しないようにすることができる。したがって、整合状態が変化することによる利得可変幅の誤差を減らすことができる。
さらに、利得を低下させる際に、可変利得増幅器の電流の値を決定しているソース接地ＦＥＴ３1〜３nの一部をオフして、ソース接地ＦＥＴ３1〜３nのトータルサイズを小さくすため、消費電流を利得に応じて低減することができる。
【００２１】
なお、この実施の形態１では、図１に示すように、ソース接地型増幅素子としてソース接地ＦＥＴ３1〜３nを用い、ゲート接地型増幅素子としてゲート接地ＦＥＴ５を用いる例を説明したが、図２に示すように、ソース接地型増幅素子としてエミッタ接地ＢＪＴ３1〜３nを用い、ゲート接地型増幅素子としてベース接地ＢＪＴ５を用いるようにしてもよく、図１の可変利得増幅器と同様の効果を奏することができる。
ただし、図２のＢＪＴで構成された可変利得増幅器では、エミッタ接地ＢＪＴ３1〜３nのベース、エミッタ及びコレクタがそれぞれ、ソース接地型増幅素子のゲート、ソース及びドレインに相当するものとする。
また、ベース接地ＢＪＴ５のベース、エミッタ及びコレクタがそれぞれ、ゲート接地型増幅素子のゲート、ソース及びドレインに相当するものとする。
【００２２】
なお、ソース接地型増幅素子としては、ソース接地ＦＥＴ３1〜３n及びエミッタ接地ＢＪＴ３1〜３nに限るものではなく、ソース接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。
また、ゲート接地型増幅素子としては、ゲート接地ＦＥＴ５及びベース接地ＢＪＴ５に限るものではなく、ゲート接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。
【００２３】
また、この実施の形態１では、出力負荷回路として、負荷インダクタ１０または負荷抵抗１１を接続したものを示したが、利得の変化に対して出力インピーダンスの変化を抑圧することができるため、設計に応じていずれのものを適用するようにしても成立する。例えば、高周波信号を扱う場合や出力が大きい場合には、性能（利得、出力、効率等）を重視して、負荷インダクタ１０を適用し、そのような特性上の問題が無い場合には、負荷抵抗１１を適用し、チップの小型化および低コスト化を図るようにしても良い。
【００２４】
実施の形態２．
図３はこの発明の実施の形態２によるＦＥＴで構成されたゲートバイアス制御回路１４を示す回路図であり、図において、カレントミラー回路用ＦＥＴ２１はドレイン及びゲートが基準電流入力端子１７と接続され、ソースがグランド４に接地されており、基準電流入力端子１７から入力される基準電流をスイッチ用ＦＥＴ２２1〜２２nに流すための基準電流入力用トランジスタである。
スイッチ用ＦＥＴ２２1〜２２nはソース接地ＦＥＴ３1〜３nに対応して設けられ、ドレインがカレントミラー回路用ＦＥＴ２１のゲートに共通に接続されると共に、カレントミラー回路用ＦＥＴ２１と共にカレントミラー回路を構成している。スイッチ用ＦＥＴ２２1〜２２nはカレントミラー回路用ＦＥＴ２１から基準電流を受けると、カレントミラー回路用ＦＥＴ２１とのサイズ比に応じたゲートバイアスをソース接地ＦＥＴ３1〜３nのゲートに供給するスイッチ用トランジスタである。
バイパスキャパシタ２３はカレントミラー回路用ＦＥＴ２１のゲートとグランド４間に接続され、不要な高周波信号をグランド４に吸収するための部材である。
【００２５】
利得制御論理回路２４は利得制御信号入力端子１９と接続され、利得制御信号入力端子１９から入力される利得制御信号を分割数ｎのゲート制御信号に変換し、そのゲート制御信号をゲート制御信号端子２５1〜２５nに出力するものである。即ち、利得制御論理回路２４はスイッチ用ＦＥＴ２２1〜２２nのうち、ソース接地ＦＥＴ３1〜３nのゲートにゲートバイアスを供給するスイッチ用ＦＥＴ２２1〜２２nを利得制御信号にしたがって選択する処理を実施する。
ゲートバイアスフィード抵抗２６1〜２６nはスイッチ用ＦＥＴ２２1〜２２nのゲートとゲート制御信号端子２５1〜２５n間に接続されている抵抗である。
スイッチ用ＦＥＴ２７1〜２７nは、ソース接地ＦＥＴ３1〜３nに対応して設けられ、ドレインがスイッチ用ＦＥＴ２２1〜２２nのソース及びゲートバイアス端子１５1〜１５nと接続され、ソースがグランド４に接地されているトランジスタである。
インバータ２８1〜２８nはアノードがゲート制御信号端子２５1〜２５nと接続され、カソードがゲート制御信号フィード抵抗２９1〜２９nを介してスイッチ用ＦＥＴ２７1〜２７nのゲートと接続されている。
【００２６】
次に動作について説明する。
カレントミラー回路用ＦＥＴ２１には、基準電流入力端子１７から入力される基準電流が流れる。
このとき、カレントミラー回路用ＦＥＴ２１と共にカレントミラー回路を各々構成しているスイッチ用ＦＥＴ２２1〜２２nには、各自のスイッチ用ＦＥＴ２２1〜２２nがオンであれば、基準電流に対してカレントミラー回路用ＦＥＴ２１とのサイズ比に応じた電流が流れる。
スイッチ用ＦＥＴ２２1〜２２nを流れる電流は、ゲートバイアス端子１５1〜１５n及び図１のゲートバイアスフィード抵抗１６1〜１６nを介してソース接地ＦＥＴ３1〜３nにゲートバイアスとして供給される。
したがって、スイッチ用ＦＥＴ２２1〜２２nのサイズを予め適切なサイズに設定しておくことにより、ソース接地ＦＥＴ３1〜３nに適切なゲートバイアスを供給することができる。
【００２７】
一方、利得制御論理回路２４には、利得制御信号入力端子１９から利得制御信号が入力され、利得制御論理回路２４では、入力される利得制御信号を分割数ｎのゲート制御信号に変換し、そのゲート制御信号をゲート制御信号端子２５1〜２５nに出力する。
これらのゲート制御信号端子２５1〜２５nから出力されるゲート制御信号により、ゲートバイアス端子１５1〜１５nのうちのいずれにゲートバイアスを供給するか否かが決定される。
例えば、ゲート制御信号端子２５1〜２５nから出力されるゲート制御信号が“Ｈ”レベルの時には、ゲートバイアスフィード抵抗２６1〜２６nを介してスイッチ用ＦＥＴ２２1〜２２nのゲートに“Ｈ”レベルが供給されて、スイッチ用ＦＥＴ２２1〜２２nがオンする。
また、インバータ２８1〜２８n及びゲート制御信号フィード抵抗２９1〜２９nを介してスイッチ用ＦＥＴ２７1〜２７nのゲートに“Ｌ”レベルが供給されて、スイッチ用ＦＥＴ２７1〜２７nがオフする。
これにより、ゲートバイアス端子１５1〜１５nにはゲートバイアスが供給される。
【００２８】
逆に、ゲート制御信号端子２５1〜２５nから出力されるゲート制御信号が“Ｌ”レベルの時には、ゲートバイアスフィード抵抗２６1〜２６nを介してスイッチ用ＦＥＴ２２1〜２２nのゲートに“Ｌ”レベルが供給されて、スイッチ用ＦＥＴ２２1〜２２nがオフする。
また、インバータ２８1〜２８n及びゲート制御信号フィード抵抗２９1〜２９nを介してスイッチ用ＦＥＴ２７1〜２７nのゲートに“Ｈ”レベルが供給されて、スイッチ用ＦＥＴ２７1〜２７nがオンする。
これにより、ゲートバイアス端子１５1〜１５nがグランド４に接地されるため、ゲートバイアス端子１５1〜１５nにはゲートバイアスが供給されない。
【００２９】
以上のように、この実施の形態２によれば、カレントミラー回路用ＦＥＴ２１と複数のスイッチ用ＦＥＴ２２1〜２２nとでカレントミラー回路を構成し、スイッチ用ＦＥＴ２２1〜２２nでは、基準電流に対してカレントミラー回路用ＦＥＴ２１とのサイズ比に応じた電流を流すようにしたので、スイッチ用ＦＥＴ２２1〜２２nに流れる電流を基準電流に対して離散的に設定することができる。よって、これらの電流とゲートバイアスフィード抵抗１６1〜１６nとで最適なゲートバイアスをソース接地ＦＥＴ３1〜３nの各ゲートに供給することができる。また、カレントミラー回路用ＦＥＴ２１と複数のスイッチ用ＦＥＴ２２1〜２２nとで同じ種類のＦＥＴを用いることによって、カレントミラー回路用ＦＥＴ２１と複数のスイッチ用ＦＥＴ２２1〜２２nとで温度特性が同じになり、基準電流に対してサイズ比に応じた電流を流すという関係を温度に対しても一定にすることができる。
さらに、入力される利得制御信号をスイッチ用ＦＥＴ２２1〜２２nに供給するゲート制御信号に変換する利得制御論理回路２４を備えるようにしたので、ゲートバイアス制御回路１４の入力端子の数をソース接地ＦＥＴ３1〜３nの数ｎから利得制御信号の入力端子の数に減らすことができる。例えば、ソース接地ＦＥＴ３1〜３nの数ｎが４であれば、利得制御信号入力端子１９の数を２個まで、ソース接地ＦＥＴ３1〜３nの数ｎが８であれば、利得制御信号入力端子１９の数を３個までといった具合に、２を底とする対数個に利得制御信号入力端子１９の数を減らすことができる。さらに、シリアル−パラレル変換回路を内蔵すれば、利得制御信号入力端子１９の数を１つに減らすことができる。
【００３０】
なお、この実施の形態２では、カレントミラー回路用ＦＥＴ２１と複数のスイッチ用ＦＥＴ２２1〜２２nとでカレントミラー回路を構成するとともに、ソース接地ＦＥＴ３1〜３nに対応してスイッチ用ＦＥＴ２７1〜２７nを設けるものについて示したが、図４に示すように、カレントミラー回路用ＢＪＴ２１と複数のスイッチ用ＢＪＴ２２1〜２２nとでカレントミラー回路を構成するとともに、ソース接地ＦＥＴ３1〜３nに対応してスイッチ用ＢＪＴ２７1〜２７nを設けるようにしてもよく、図３のゲートバイアス制御回路１４と同様の効果を奏することができる。
ただし、図４のように、ＦＥＴをＢＪＴに置き換えて、ゲートバイアス制御回路１４を構成する場合、ゲートをベース、ソースをエミッタ、ドレインをコレクタに置き換えたものとなる。
【００３１】
また、この実施の形態２では、入力される利得制御信号を分割数ｎのゲート制御信号に変換し、そのゲート制御信号をゲート制御信号端子２５1〜２５nに出力する利得制御論理回路２４を設けたものについて示したが、利得制御論理回路２４を無くし、ゲート制御信号端子２５1〜２５nに直接ゲート制御信号を入力するようにしてもよい。この場合、利得制御論理回路２４を無くした分だけ、回路構成を簡単にすることができる。
【００３２】
実施の形態３．
図５はこの発明の実施の形態３によるＦＥＴで構成された可変利得増幅器を示す回路図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
図５の可変利得増幅器は差動増幅器を構成しており、差動増幅器の正相側にある差動正相入力端子３１は差動信号の正相側信号を入力する端子であり、差動正相出力端子３２はゲート接地ＦＥＴ５により増幅された正相側信号を出力する端子である。
また、ソース接地ＦＥＴ３1〜３nは第１のソース接地型増幅素子を構成し、ゲート接地ＦＥＴ５は第１のゲート接地型増幅素子を構成する。
また、負荷インダクタ１０（または負荷抵抗１１）が第１の出力負荷回路を構成する。
【００３３】
差動増幅器の逆相側にある差動逆相入力端子４１は差動信号の逆相側信号を入力する端子である。
ＤＣカットキャパシタ４２1〜４２n（ｎは任意の自然数）は差動逆相入力端子４１と接続され、差動逆相入力端子４１から入力された逆相側信号に含まれる直流成分をカットする部材である。
ソース接地ＦＥＴ４３1〜４３n（ｎは任意の自然数）はゲートがＤＣカットキャパシタ４２1〜４２nを介して差動逆相入力端子４１と接続され、ソースが共通のグランド４と接続されており、差動逆相入力端子４１から入力された逆相側信号を増幅する第２のソース接地型増幅素子である。
ゲート接地ＦＥＴ４５はゲートがゲート端子６に接続されると共に、ハイパスキャパシタ７を介してグランド４に高周波的に接地され、ドレインが第２の出力負荷回路（負荷インダクタ５０又は負荷抵抗５１）及び差動逆相出力端子５２と接続され、ソースがソース接地ＦＥＴ４３1〜４３nのドレインと接続されており、ソース接地ＦＥＴ４３1〜４３nにより増幅された逆相側信号を増幅して差動逆相出力端子５２に出力する第２のゲート接地型増幅素子である。
【００３４】
第２の出力負荷回路である負荷インダクタ５０はゲート接地ＦＥＴ４５のドレインとドレインバイアス端子８間に接続されている。
図５の例では、ゲート接地ＦＥＴ４５のドレインとドレインバイアス端子８間に負荷インダクタ５０が接続されているものを示しているが、負荷インダクタ５０の代わりに、第２の出力負荷回路である負荷抵抗５１を接続するようにしてもよい。
【００３５】
差動逆相出力端子５２はＤＣカットキャパシタ５３を介してゲート接地ＦＥＴ４５のドレイン及び負荷インダクタ５０と接続され、ゲート接地ＦＥＴ４５により増幅された逆相側信号を出力する端子である。
ゲートバイアス制御回路１４はゲートバイアス端子１５1〜１５n及びゲートバイアスフィード抵抗１６1〜１６nを介してソース接地ＦＥＴ３1〜３nのゲートとＤＣカットキャパシタ２1〜２nの接続点に接続されており、また、ゲートバイアス端子１５1〜１５n及びゲートバイアスフィード抵抗５６1〜５６nを介してソース接地ＦＥＴ４３1〜４３nのゲートとＤＣカットキャパシタ４２1〜４２nの接続点に接続されている。
ゲートバイアス制御回路１４は基準電流入力端子１７から基準電流を受けると、利得制御信号入力端子１９から入力される利得制御信号に応じて当該基準電流からゲートバイアスを生成し、そのゲートバイアスを選択的にソース接地ＦＥＴ３1〜３n及びソース接地ＦＥＴ４３1〜４３nのゲートに供給する。
【００３６】
次に動作について説明する。
この実施の形態３による可変利得増幅器は、上記実施の形態１による可変利得増幅器と比較して、可変利得増幅器の構成が差動構成になっている点のみが異なる。したがって、この実施の形態３による可変利得増幅器の動作は、差動増幅器の正相側および逆相側において、上記実施の形態１による可変利得増幅器の動作と同様の動作を行う。よって、上記実施の形態１と同様な効果を奏することができる。
【００３７】
また、この実施の形態３による可変利得増幅器では、差動構成としているので、差動構成とした時の回路上の相互に対応する場所では、一方がプラスの時に他方が必ずマイナスとなり、その振幅も理想的には同じとなる。よって、差動構成とした時に対応する場所を共通に接続した場合に、その中点は必ず０電位、すなわち、高周波的な仮想グランドになる。
高周波的な仮想グランドが無い場合は、実グランドに接地されることになるが、実グランドまではチップ上の引き回し線路や、チップ上のパッドや、パッドから接地するためのワイヤ等の寄生成分（インダクタンス）が入ってしまう。この寄生成分がＦＥＴとＦＥＴとの間に入るとＦＥＴの利得が小さくなる。高周波的な仮想グランドがある場合は、実グランドと比較してＦＥＴの近くにグランドがあるため、寄生成分が小さくなり、ＦＥＴの利得の減少を小さく抑えることができる。その結果として、高周波動作が可能となる。もしくは、高い利得を得ることができる。
【００３８】
さらに、例えば、差動構成とした時に対応するゲートバイアスフィード抵抗１６1〜１６nの他端とゲートバイアスフィード抵抗５６1〜５６nの他端とが共通に接続され、共通の各接続点にゲートバイアスを選択的に供給するゲートバイアス端子１５1〜１５nが接続され、各接続点を高周波的な仮想グランドとして構成したり、ソース接地ＦＥＴ４３1〜４３nのソースがソース接地ＦＥＴ３1〜３nのソースも含めて共通のグランド４に接地されるように構成したり、ゲート接地ＦＥＴ４５のゲートがゲート接地ＦＥＴ５のゲートと共に共通に接続され、ハイパスキャパシタ７を介してグランド４に接地されるように構成し、且つレイアウトにおいても共通の接続点を中心に対称に配置することによって、差動構成とした際の高周波グランドを実現し、高周波動作が可能となる。もしくは、高い利得を得ることができる。
【００３９】
以上のように、この実施の形態３によれば、差動増幅器の機能を有することができる。
また、差動増幅器の構成とすることで、差動間の仮想グランドにより、高周波動作が可能となる。もしくは、高い利得を得ることができる。
さらに、レイアウトにおいても仮想グランドを中心に対称に配置することによって、差動構成とした際の高周波グランドを実現し、高周波動作が可能となる。もしくは、高い利得を得ることができる。
【００４０】
なお、この実施の形態３では、図５に示すように、ソース接地型増幅素子としてソース接地ＦＥＴ３1〜３n及びソース接地ＦＥＴ４３1〜４３nを用い、ゲート接地型増幅素子としてゲート接地ＦＥＴ５及びゲート接地ＦＥＴ４５を用いる例を説明したが、図６に示すように、ソース接地型増幅素子としてエミッタ接地ＢＪＴ３1〜３n及びエミッタ接地ＢＪＴ４３1〜４３nを用い、ゲート接地型増幅素子としてベース接地ＦＥＴ５及びベース接地ＦＥＴ４５を用いるようにしてもよく、図５の可変利得増幅器と同様の効果を奏することができる。
【００４１】
ただし、図６のＢＪＴで構成された可変利得増幅器では、エミッタ接地ＢＪＴ３1〜３n及びエミッタ接地ＢＪＴ４３1〜４３nのベース、エミッタ及びコレクタがそれぞれ、ソース接地型増幅素子のゲート、ソース及びドレインに相当するものとする。
また、ベース接地ＢＪＴ５及びベース接地ＦＥＴ４５のベース、エミッタ及びコレクタがそれぞれ、ゲート接地型増幅素子のゲート、ソース及びドレインに相当するものとする。
なお、ソース接地型増幅素子としては、ソース接地ＦＥＴ３1〜３n，４３1〜４３n及びエミッタ接地ＢＪＴ３1〜３n，４３1〜４３nに限るものではなく、ソース接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。
また、ゲート接地型増幅素子としては、ゲート接地ＦＥＴ５，４５及びベース接地ＢＪＴ５，４５に限るものではなく、ゲート接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。
また、この実施の形態３のゲートバイアス制御回路１４として、上記実施の形態２に示したゲートバイアス制御回路１４を用いてもよい。
【００４２】
実施の形態４．
図７はこの発明に実施の形態４による可変利得増幅器を示す回路図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
この実施の形態４の可変利得増幅器では、上記実施の形態１における図１の可変利得増幅器と比較して、ゲート接地ＦＥＴ５を２段以上カスコード接続した構成になっている点でのみ相違している。
【００４３】
次に動作について説明する。
入力端子１から入力された信号は、ＤＣカットキャパシタ２1〜２nを介してソース接地ＦＥＴ３1〜３nに入力され、ソース接地ＦＥＴ３1〜３nにより増幅される。
ソース接地ＦＥＴ３1〜３nにより増幅された信号は、最前段のゲート接地ＦＥＴ５に入力され、ゲート接地ＦＥＴ５により増幅される。
最前段のゲート接地ＦＥＴ５により増幅された信号は、順次、後段のゲート接地ＦＥＴ５に入力され、後段のゲート接地ＦＥＴ５により増幅される。
最終段のゲート接地ＦＥＴ５により増幅された信号は、負荷インダクタンス１０（もしくは負荷抵抗１１）およびＤＣカットキャパシタ１３を介して出力端子１２より出力される。
【００４４】
図７の可変利得増幅器は、複数のソース接地ＦＥＴ３1〜３nと、２個以上のゲート接地ＦＥＴ５とをカスコード接続したカスコード増幅器として動作することで、高い利得を得ることができる。
図７の可変利得増幅器は、上述したように、上記実施の形態１における図１の可変利得増幅器と比較して、ゲート接地ＦＥＴ５を２段以上カスコード接続した構成になっている点でのみ相違しているので、図１の可変利得増幅器と同様の効果を奏することができる。
また、可変利得増幅器の出力側にゲート接地ＦＥＴ５を複数個配することで、利得変化時の出力インピーダンスの変化を更に抑圧することが可能になる。
【００４５】
図８はこの発明に実施の形態４による可変利得増幅器の効果を示すグラフ図である。
図８のグラフ図は、ソース接地ＦＥＴ３1〜３nの出力インピーダンス、カスコード１段の出力インピーダンス、カスコード２段の出力インピーダンスの利得可変時のインピーダンスの変化を周波数４．５ＧＨｚ〜５．５ＧＨｚの範囲で比較している。
図中、Ａはソース接地ＦＥＴ３1〜３n、Ｂはカスコード１段の出力インピーダンス、Ｃはカスコード２段の出力インピーダンスの計算結果である。
【００４６】
図８の出力インピーダンスの計算においては、図７の可変利得増幅器を構成するトランジスタとして、例えば、ゲート長Ｌｇ＝０．１３μｍのＦＥＴを用いている。
ソース接地ＦＥＴ３1〜３nのゲート幅を切り替えることで、利得を３段階に変化した場合の出力インピーダンスの計算結果である。
【００４７】
図８に示すように、利得減衰量を“Ｈｉｇｈ”から“Ｌｏｗ”まで、３段階で変化した場合、ソース接地ＦＥＴ３1〜３nでは出力インピーダンスが大きく変化するのに対して、カスコード１段とすることで、出力インピーダンスの変化が少なくなり、カスコード２段とすることで、ほとんど出力インピーダンスの変化が無くなっていることが分かる。
これは、ソース接地ＦＥＴ３1〜３nの後段に配するゲート接地ＦＥＴ５のアイソレーションによって、インピーダンスの変化が抑圧されるためである。また、ゲート接地ＦＥＴ５を複数個配することで、更にアイソレーションが大きくなり、出力インピーダンスが変化しなくなる。
したがって、利得変化時に出力インピーダンスが変化し、整合状態が変わることによる利得可変幅の誤差と出力飽和特性の変化を減らすことができる。
【００４８】
この実施の形態４では、図７に示すように、ソース接地型増幅素子としてソース接地ＦＥＴ３1〜３nを用い、ゲート接地型増幅素子としてゲート接地ＦＥＴ５を用いる例を説明したが、ソース接地型増幅素子としてエミッタ接地ＢＪＴ３1〜３nを用い、ゲート接地型増幅素子としてベース接地ＢＪＴ５を用いるようにしてもよく、図７の可変利得増幅器と同様の効果を奏することができる。
ただし、ＢＪＴで構成された可変利得増幅器では、エミッタ接地ＢＪＴ３1〜３nのベース、エミッタ及びコレクタがそれぞれ、ソース接地型増幅素子のゲート、ソース及びドレインに相当するものとする。
また、ベース接地ＢＪＴ５のベース、エミッタ及びコレクタがそれぞれ、ゲート接地型増幅素子のゲート、ソース及びドレインに相当するものとする。
【００４９】
なお、ソース接地型増幅素子としては、ソース接地ＦＥＴ３1〜３n及びエミッタ接地ＢＪＴ３1〜３nに限るものではなく、ソース接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。
また、ゲート接地型増幅素子としては、ゲート接地ＦＥＴ５及びベース接地ＢＪＴ５に限るものではなく、ゲート接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。
【００５０】
実施の形態５．
図９はこの発明に実施の形態５による可変利得増幅器を示す回路図であり、図において、図７と同一符号は同一または相当部分を示すので説明を省略する。
ゲート接地ＦＥＴ５Ｅは最も出力側に配置されている最終段のゲート接地型増幅素子である。
図９の例では、ゲート接地ＦＥＴ５及びソース接地ＦＥＴ３1〜３nは耐圧が低いＦＥＴが用いられ、ゲート接地ＦＥＴ５Ｅは耐圧が高いＦＥＴが用いられている。
【００５１】
次に動作について説明する。
入力端子１から入力された信号は、ＤＣカットキャパシタ２1〜２nを介してソース接地ＦＥＴ３1〜３nに入力され、ソース接地ＦＥＴ３1〜３nにより増幅される。
ソース接地ＦＥＴ３1〜３nにより増幅された信号は、最前段のゲート接地ＦＥＴ５に入力され、ゲート接地ＦＥＴ５により増幅される。
最前段のゲート接地ＦＥＴ５により増幅された信号は、順次、後段のゲート接地ＦＥＴ５に入力され、後段のゲート接地ＦＥＴ５により増幅される。
最後に、耐圧が高い最終段のゲート接地ＦＥＴ５Ｅにより増幅された信号は、負荷インダクタンス１０（もしくは負荷抵抗１１）およびＤＣカットキャパシタ１３を介して出力端子１２より出力される。
【００５２】
図９の可変利得増幅器は、複数のソース接地ＦＥＴ３1〜３nと、１個以上のゲート接地ＦＥＴ５及び耐圧が高い最終段のゲート接地ＦＥＴ５Ｅとをカスコード接続したカスコード増幅器として動作することで、高い利得を得ることができる。
図９の可変利得増幅器は、上記実施の形態４における図７の可変利得増幅器と比較して、最も出力側に配置されている最終段のゲート接地ＦＥＴ５Ｅとして、耐圧が高いＦＥＴが用いられている点でのみ相違しているので、図７の可変利得増幅器と同様の効果を奏することができる。
【００５３】
また、ソース接地ＦＥＴ３1〜３nと２段以上のゲート接地ＦＥＴ５，５Ｅを用いて、カスコード接続した可変利得増幅器においては、ゲート接地ＦＥＴ５及びソース接地ＦＥＴ３1〜３nとして耐圧が低いＦＥＴを用い、最終段のゲート接地ＦＥＴ５Ｅとして耐圧が高いＦＥＴを用いることで、飽和出力電力時に最終段のゲート接地ＦＥＴ５Ｅのドレイン−ソース間に印加される最大電圧振幅を耐圧以下に抑えることができる。これにより、微細化により耐圧が低下したＦＥＴを使って高出力、高利得、高効率な電力増幅器を実現することができる。
【００５４】
この実施の形態５では、図９に示すように、最終段のゲート接地型増幅素子としてゲート接地ＦＥＴ５Ｅを用いる例を説明したが、最終段のゲート接地型増幅素子としてベース接地ＢＪＴ５Ｅを用いるようにしてもよく、図９の可変利得増幅器と同様の効果を奏することができる。
ただし、ベース接地ＢＪＴ５Ｅを用いている可変利得増幅器では、ベース接地ＢＪＴ５のベース、エミッタ及びコレクタがそれぞれ、ゲート接地型増幅素子のゲート、ソース及びドレインに相当するものとする。
【００５５】
実施の形態６．
図１０はこの発明の実施の形態６によるＦＥＴで構成された可変利得増幅器を示す回路図であり、図において、図５、図７及び図９と同一符号は同一または相当部分を示すので説明を省略する。
図１０の例では、差動増幅器の正相側における出力側の最終段に、耐圧が低いゲート接地ＦＥＴ５を配置する場合には、差動増幅器の逆相側における出力側の最終段には、耐圧が低いゲート接地ＦＥＴ４５を配置する。
一方、差動増幅器の正相側における出力側の最終段に、耐圧が高いゲート接地ＦＥＴ５Ｅを配置する場合には、差動増幅器の逆相側における出力側の最終段には、耐圧が高いゲート接地ＦＥＴ４５Ｅを配置する。
【００５６】
この実施の形態６による可変利得増幅器は、上記実施の形態４，５による図７及び図９の可変利得増幅器と比較して、可変利得増幅器の構成が差動構成になっている点のみが異なる。したがって、この実施の形態６による可変利得増幅器の動作は、差動増幅器の正相側および逆相側において、上記実施の形態４，５による図７及び図９の可変利得増幅器の動作と同様の動作を行う。よって、上記実施の形態４，５と同様な効果を奏することができる。
【００５７】
また、この実施の形態６による可変利得増幅器では、差動構成としているので、差動構成とした時の回路上の相互に対応する場所では、一方がプラスの時に他方が必ずマイナスとなり、その振幅も理想的には同じとなる。よって、差動構成とした時に対応する場所を共通に接続した場合に、その中点は必ず０電位、すなわち、高周波的な仮想グランドになる。
高周波的な仮想グランドが無い場合は、実グランドに接地されることになるが、実グランドまではチップ上の引き回し線路や、チップ上のパッドや、パッドから接地するためのワイヤ等の寄生成分（インダクタンス）が入ってしまう。この寄生成分がＦＥＴとＦＥＴとの間に入るとＦＥＴの利得が小さくなる。高周波的な仮想グランドがある場合は、実グランドと比較してＦＥＴの近くにグランドがあるため、寄生成分が小さくなり、ＦＥＴの利得の減少を小さく抑えることができる。その結果として、高周波動作が可能となる。もしくは、高い利得を得ることができる。
【００５８】
さらに、例えば、差動構成とした時に対応するゲートバイアスフィード抵抗１６1〜１６nの他端とゲートバイアスフィード抵抗５６1〜５６nの他端とが共通に接続され、共通の各接続点にゲートバイアスを選択的に供給するゲートバイアス端子１５1〜１５nが接続され、各接続点を高周波的な仮想グランドとして構成したり、ソース接地ＦＥＴ４３1〜４３nのソースがソース接地ＦＥＴ３1〜３nのソースも含めて共通のグランド４に接地されるように構成したり、ゲート接地ＦＥＴ４５のゲートがゲート接地ＦＥＴ５のゲートと共に共通に接続され、ハイパスキャパシタ７を介してグランド４に接地されるように構成し、且つレイアウトにおいても共通の接続点を中心に対称に配置することによって、差動構成とした際の高周波グランドを実現し、高周波動作が可能となる。もしくは、高い利得を得ることができる。
【００５９】
以上のように、この実施の形態６によれば、差動増幅器の機能を有することができる。
また、差動増幅器の構成とすることで、差動間の仮想グランドにより、高周波動作が可能となる。もしくは、高い利得を得ることができる。
さらに、レイアウトにおいても仮想グランドを中心に対称に配置することによって、差動構成とした際の高周波グランドを実現し、高周波動作が可能となる。もしくは、高い利得を得ることができる。
なお、この実施の形態６のゲートバイアス制御回路１４として、上記実施の形態２における図３のゲートバイアス制御回路１４を用いてもよい。
【００６０】
実施の形態７．
図１１はこの発明の実施の形態７によるＦＥＴで構成された可変利得増幅器を示す回路図であり、図において、図１と同一符号は同一または相当部分を示すので説明を省略する。
ソース接地ＦＥＴ３はゲートがＤＣカットキャパシタ２を介して入力端子１と接続され、ソースがグランド４に接地されており、入力端子１から入力された信号を増幅するソース接地型増幅素子である。
ゲート接地ＦＥＴ５1〜５nはゲートがゲートバイアスフィード抵抗６６1〜６６nを介してゲートバイアス端子６５1〜６５nと接続されると共に、ハイパスキャパシタ７1〜７nを介して共通のグランド４に高周波的に接地され、ドレインがラダー抵抗回路６１における並列抵抗６３の他端と接続され、ソースがソース接地ＦＥＴ３のドレインと接続されており、ソース接地ＦＥＴ３により増幅された信号を増幅するゲート接地型増幅素子である。
【００６１】
ラダー抵抗回路６１は一端がドレインバイアス端子８と接続されている複数の並列抵抗６３を有するとともに、複数の並列抵抗６３の他端間を結ぶ複数の直列抵抗６２を有している。即ち、ラダー抵抗回路６１における複数の直列抵抗６２と複数の並列抵抗６３がはしご型の抵抗回路を形成している。
ゲートバイアス制御回路６４はゲートバイアス端子６５1〜６５n及びゲートバイアスフィード抵抗６６1〜６６nを介してゲート接地ＦＥＴ５1〜５nのゲートと接続されており、ゲート接地ＦＥＴ５1〜５nのゲートに対してゲートバイアスを選択的に供給する回路である。即ち、ゲートバイアス制御回路６４はゲートバイアス基準電圧入力端子６７により入力されたゲートバイアス基準電圧からゲートバイアスを生成し、利得制御信号入力端子６８から入力される利得制御信号に応じて当該ゲートバイアスを供給する何れか１つのゲート接地ＦＥＴ５のゲートを選択して、そのゲートバイアスを当該ゲート接地ＦＥＴ５のゲートに供給する。
ゲートバイアス基準電圧入力端子６７はドレインバイアス端子８と接続されており、ゲートバイアス制御回路６４がゲートバイアスを生成する際、ドレインバイアス端子８から供給されるドレインバイアスをゲートバイアス基準電圧としてゲートバイアス制御回路６４に出力する。
利得制御信号入力端子６８は利得制御信号を入力する端子である。
【００６２】
ゲートバイアス回路７１は基準電流入力端子１７により入力された基準電流を用いて、ソース接地ＦＥＴ３のゲートに供給するゲートバイアスを生成する回路である。
ゲートバイアス回路７１のカレントミラー回路用ＦＥＴ２１はゲート及びソースが基準電流入力端子１７と接続され、ドレインがグランド４に接地されており、ゲート及びソース間に発生する定電圧をゲートバイアス（基準電流源１８から供給される基準電流に応じたゲートバイアス）としてソース接地ＦＥＴ３のゲートに供給するゲートバイアス供給用トランジスタである。
ゲートバイアス回路７１のバイパスキャパシタ２３はカレントミラー回路用ＦＥＴ２１のゲートとグランド４間に接続され、ゲートバイアスに含まれる不要な高周波信号をグランド４に吸収するための部材である。
【００６３】
次に動作について説明する。
入力端子１から入力された信号は、ＤＣカットキャパシタ２を介してソース接地ＦＥＴ３に入力され、ソース接地ＦＥＴ３により増幅される。
ソース接地ＦＥＴ３により増幅された信号は、ゲート接地ＦＥＴ５1〜５nに入力され、ゲート接地ＦＥＴ５1〜５nにより増幅される。
ゲート接地ＦＥＴ５1〜５nにより増幅された信号は、ラダー抵抗回路６１及びＤＣカットキャパシタ１３を介して出力端子１２より出力される。
【００６４】
この際、ドレインバイアス端子８には、予め設定されたドレインバイアスが供給されており、ソース接地ＦＥＴ３のゲートには、ゲートバイアス回路７１より予め設定された適切なゲートバイアスが供給されている。
また、ゲート接地ＦＥＴ５1〜５nのゲートのうち、いずれか１つのゲート接地ＦＥＴ５のゲートには、予め設定された適切なゲートバイアスが供給されことにより（ゲートバイアス制御回路６４におけるゲートバイアスの供給動作は後述する）、可変利得増幅器がカスコード増幅器として動作する。
このように、可変利得増幅器が、ソース接地ＦＥＴ３と複数のゲート接地ＦＥＴ５1〜５nをカスコード接続したカスコード増幅器として動作することで、高い利得を得ることができる。
なお、ドレインバイアス端子８はハイパスキャパシタ９を介してグランド４に接地され、ゲート接地ＦＥＴ５1〜５nのゲートはハイパスキャパシタ７1〜７nを介してグランド４に接地されているので、信号に含まれている不要な高周波信号はグランド４に吸収される。その結果、可変利得増幅器と電源間のアイソレーションを高めることができる。
【００６５】
ここで、ゲートバイアス制御回路６４は、ゲートバイアス基準電圧入力端子６７からゲートバイアス基準電圧を受けると、そのゲートバイアス基準電圧からゲートバイアスを生成する。
ゲートバイアス制御回路６４は、ゲートバイアス基準電圧からゲートバイアスを生成すると、利得制御信号入力端子６８から入力される利得制御信号に応じて、ゲート接地ＦＥＴ５1〜５nのゲートの中から、当該ゲートバイアスを供給する何れか１つのゲート接地ＦＥＴ５のゲートを選択し、そのゲートバイアスを当該ゲート接地ＦＥＴ５のゲートに供給する。
このように、ゲートバイアス制御回路６４がゲート接地ＦＥＴ５1〜５nのゲートの中から、ゲートバイアスを供給するゲート接地ＦＥＴ５のゲートを１つ選択して、ゲートバイアスを選択的に供給することにより、複数のゲート接地ＦＥＴ５1〜５nの中から、実際に唯一オン動作させるゲート接地ＦＥＴ５を順次切り替えれば、可変利得増幅器の利得を変化させることができる。
【００６６】
図１１の例では、出力端子１２が、ＤＣカットキャパシタ１３を介してゲート接地ＦＥＴ５1のドレインとラダー抵抗回路６１の間に接続されている。
この場合、複数のゲート接地ＦＥＴ５1〜５nのうち、唯一オン動作させるゲート接地ＦＥＴを、ゲート接地ＦＥＴ５1〜５nの右から順（５1〜５nの順）に切り替えるようにすれば、切替対象のゲート接地ＦＥＴ５の系統に含まれるラダー抵抗回路６１の抵抗値が順に増加する。
したがって、ゲート接地ＦＥＴ５1〜５nを右から順に切り替えるようにすれば、ラダー抵抗回路６１の抵抗値が順に増加して、出力電力が順に低下し、利得が順に低下することになる。これにより、可変利得増幅器の利得を離散的に可変することが可能となる。
【００６７】
以上のように、この実施の形態７によれば、ゲートバイアス制御回路６４がゲートバイアスをゲート接地ＦＥＴ５1〜５nのゲートに選択的に供給することにより、複数のゲート接地ＦＥＴ５1〜５nのうち、実際に動作させるゲート接地ＦＥＴ５を切り替えて、出力端子１２との間のラダー抵抗回路６１による損失を変化させて、出力電力を変化させれば、結果として、可変利得増幅器の利得を変化させることができる。
また、利得の変化は、歪を発生する増幅素子であるソース接地ＦＥＴ３よりも出力側でなされるため、入力レベルを固定した状態で、歪特性を劣化することなく利得を可変することができる。
さらに、可変利得増幅器の出力インピーダンスは、出力端子１２及び高周波的に接地されたドレインバイアス端子８間に設けられたラダー抵抗回路６１のインピーダンスが支配的であり、且つラダー抵抗回路６１は、利得の変化に対してインピーダンスが変わらないため、出力インピーダンスの変化を抑圧することができる。
さらに、利得の可変量は、直列抵抗６２と並列抵抗６３との抵抗値によって決まるため、任意に精度良く設定することができる。
【００６８】
なお、この実施の形態７では、図１１に示すように、ソース接地型増幅素子としてソース接地ＦＥＴ３を用い、ゲート接地型増幅素子としてゲート接地ＦＥＴ５1〜５nを用いる例を説明したが、図１２に示すように、ソース接地型増幅素子としてエミッタ接地ＢＪＴ３を用い、ゲート接地型増幅素子としてベース接地ＢＪＴ５1〜５nを用いるようにしてもよく、図１１の可変利得増幅器と同様の効果を奏することができる。
ただし、図１２のＢＪＴで構成された可変利得増幅器では、エミッタ接地ＢＪＴ３のベース、エミッタ及びコレクタがそれぞれ、ソース接地型増幅素子のゲート、ソース及びドレインに相当するものとする。
また、ベース接地ＢＪＴ５1〜５nのベース、エミッタ及びコレクタがそれぞれ、ゲート接地型増幅素子のゲート、ソース及びドレインに相当するものとする。
【００６９】
なお、ソース接地型増幅素子としては、ソース接地ＦＥＴ３及びエミッタ接地ＢＪＴ３に限るものではなく、ソース接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。
また、ゲート接地型増幅素子としては、ゲート接地ＦＥＴ５1〜５n及びベース接地ＢＪＴ５1〜５nに限るものではなく、ゲート接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。
【００７０】
また、この実施の形態７では、出力端子１２をゲート接地ＦＥＴ５1のドレインとラダー抵抗回路６１の間に接続するものについて示したが、出力端子１２は、ゲート接地ＦＥＴ５1〜５nのうちのいずれか一つのドレインとラダー抵抗回路６１の間に接続すればよく、適宜選択することができる。
【００７１】
実施の形態８．
図１３はこの発明の実施の形態８によるＦＥＴで構成された可変利得増幅器を示す回路図であり、図において、図１１と同一符号は同一または相当部分を示すので説明を省略する。
ゲートバイアス回路７１の第１のＦＥＴ７３はゲートがカレントミラー回路用ＦＥＴ２１のゲートと接続され、ソースがグランド４に接地されており、カレントミラー回路用ＦＥＴ２１と対になってカレントミラー回路を構成する第１のトランジスタである。
ゲートバイアス回路７１の第２のＦＥＴ７５はソースが第１のＦＥＴ７３のドレインと接続され、ドレインが抵抗７６を介してドレインバイアス端子８に接続され、ドレインに短絡されたゲートがゲートバイアス基準電圧入力端子６７と接続されており、ゲートに発生する電圧をゲートバイアスの基準電圧としてゲートバイアス制御回路６４に供給する第２のトランジスタである。
【００７２】
次に動作について説明する。
上記実施の形態７では、ゲートバイアス制御回路６４のゲートバイアス基準電圧入力端子６７にドレインバイアス端子８を接続して、ゲートバイアス基準電圧にドレインバイアスを適用したものについて示したが、この実施の形態８では、ゲートバイアス基準電圧入力端子６７とドレインバイアス端子８間の接続を無くし、その代わりに、ゲートバイアス回路７１からゲートバイアス基準電圧をゲートバイアス基準電圧入力端子６７に供給するようにしたものである。
【００７３】
即ち、ゲートバイアス回路７１は、カレントミラー回路用ＦＥＴ２１が基準電流源１８から供給される基準電流に応じてゲートバイアスを生成すると、第１のＦＥＴ７３と第２のＦＥＴ７５によるＦＥＴの２段重ねの回路と、抵抗７６とによる分圧によって、ゲートバイアス基準電圧を生成し、そのゲートバイアス基準電圧をゲートバイアス制御回路６４のゲートバイアス基準電圧入力端子６７に供給する。
このように、ＦＥＴの２段重ねの回路によってゲートバイアス基準電圧を発生させることにより、ゲート接地ＦＥＴ５1〜５nの温度特性とゲートバイアス基準電圧の温度特性とを合わせて、可変利得増幅器の温度特性を抑えることができる。
【００７４】
以上のように、この実施の形態８によれば、第１のＦＥＴ７３と第２のＦＥＴ７５によるＦＥＴの２段重ねの回路によってゲートバイアス基準電圧を発生させるようにしているので、第１及び第２のＦＥＴ７３，７５と、ソース接地ＦＥＴ３及びゲート接地ＦＥＴ５1〜５nを同一の種類で構成すれば、ゲート接地ＦＥＴ５1〜５nの温度特性とゲートバイアス基準電圧の発生源の温度特性を合わせることができ、可変利得増幅器の温度特性を抑えることができる。
また、抵抗７６の抵抗値を変更することによって、ゲート接地ＦＥＴ５1〜５nのゲートバイアスを変更することができる。そのため、可変利得増幅器に供給されるドレインバイアスを、ソース接地ＦＥＴ３とゲート接地ＦＥＴ５1〜５nとに分配する分配率が最適化されるように抵抗７６の抵抗値を設定すれば、可変利得増幅器の出力電力を改善することができる。
【００７５】
なお、この実施の形態８では、図１３に示すように、ソース接地型増幅素子としてソース接地ＦＥＴ３を用い、ゲート接地型増幅素子としてゲート接地ＦＥＴ５1〜５nを用い、ゲートバイアス回路７１がＦＥＴ２１，７３，７５を用いている例を説明したが、図１４に示すように、ソース接地型増幅素子としてエミッタ接地ＢＪＴ３を用い、ゲート接地型増幅素子としてベース接地ＢＪＴ５1〜５nを用い、ゲートバイアス回路７１がＢＪＴ２１，７３，７５を用いるようにしてもよく、図１３の可変利得増幅器と同様の効果を奏することができる。
【００７６】
実施の形態９．
上記実施の形態７，８では、図１１〜図１４のラダー抵抗回路６１における複数の直列抵抗６２と複数の並列抵抗６３がはしご型の抵抗回路を形成しているものについて示したが、ラダー抵抗回路６１における全ての直列抵抗６２の抵抗値を全ての並列抵抗６３の抵抗値の半分に設定するようにしてもよい。
【００７７】
ラダー抵抗回路６１における直列抵抗６２の抵抗値を並列抵抗６３の抵抗値の半分に設定すると、ゲート接地ＦＥＴ５1〜５nを切り替えた場合のラダー抵抗回路６１による出力インピーダンスの変動が、並列抵抗６３の抵抗値と直列抵抗６２の抵抗値とを同一に設定した場合と比較して、小さくなる特徴を有する。
これにより、上記実施の形態７，８による可変利得増幅器と比較して、さらに、利得を可変した際の出力インピーダンスの変動を抑えることができる。
【００７８】
また、ラダー抵抗回路６１において、並列抵抗６３の抵抗値を直列抵抗６２の抵抗値の半分に設定すれば、ゲート接地ＦＥＴ５1〜５nを順に切り替える毎に、損失が６ｄＢずつ増加する特性を有する。
これにより、この実施の形態９による可変利得増幅器においては、６ｄＢステップの可変利得増幅器を実現することが可能である。但し、可変利得増幅器を実現するに際して、発生する寄生素子の影響のために利得の可変量がずれてしまう可能性がある。その場合には、直列抵抗６２及び並列抵抗６３の抵抗値を微調整することによって、設定した利得可変量を精度良くすることができる。
【００７９】
以上のように、この実施の形態９によれば、ラダー抵抗回路６１において、直列抵抗６２の抵抗値を並列抵抗６３の抵抗値の半分に設定したので、ゲート接地ＦＥＴ５1〜５nの切り替えによって、可変利得増幅器の利得を変化させた際の出力インピーダンスの変動を抑えることができる。
また、ゲート接地ＦＥＴ５1〜５nの切り替えが、出力端子１２から離れる方向に一つ移動する毎に、６ｄＢのステップがある可変利得増幅器を実現することができる。
【００８０】
実施の形態１０．
図１５はこの発明の実施の形態１０によるＦＥＴで構成された可変利得増幅器を示す回路図であり、図において、図１３と同一符号は同一または相当部分を示すので説明を省略する。
上記実施の形態８では、ラダー抵抗回路６１における複数の直列抵抗６２と複数の並列抵抗６３がはしご型の抵抗回路を形成しているものについて示したが、図１５に示すように、ラダー抵抗回路６１における直列抵抗６２を二つに分割して、各直列抵抗６２が複数の分割抵抗から構成されているようにしてもよい。
この場合、全てのゲート接地ＦＥＴ５1〜５nのドレインが並列抵抗６３の他端に接続されるものではなく、一部のゲート接地ＦＥＴ５のドレイン（例えば、ゲート接地ＦＥＴ５2，５4のドレイン）は、直列抵抗６２を構成する二つの分割抵抗の接続点に接続される。
【００８１】
次に動作について説明する。
この実施の形態１０では、上述したように、ラダー抵抗回路６１における直列抵抗６２を二つに分割しているため、利得の可変量を小さく設定することができる。
即ち、ラダー抵抗回路６１における直列抵抗６２を二つに分割することにより、上記実施の形態８における図１３の可変利得増幅器の半分の利得可変幅に設定することができる。特に、分割した二つの直列抵抗６２の抵抗値の和が並列抵抗６３の半分の抵抗値の場合、上記実施の形態８の場合には、６ｄＢステップであった利得可変量を３ｄＢステップにすることができる。
【００８２】
以上のように、この実施の形態１０によれば、ラダー抵抗回路６１において、一つの直列抵抗６２を二つに分割したので、ゲート接地ＦＥＴ５1〜５nの切り替えによって増幅器の利得を変化させた際の出力インピーダンスの変動を抑えることができる。
また、ゲート接地ＦＥＴ５1〜５nの切り替えが、出力端子１２から離れる方向に一つ移動する毎の利得可変量を小さくする可変利得増幅器を実現することができる。
【００８３】
なお、この実施の形態１０では、図１５に示すように、ソース接地型増幅素子としてソース接地ＦＥＴ３を用い、ゲート接地型増幅素子としてゲート接地ＦＥＴ５1〜５nを用い、ゲートバイアス回路７１がＦＥＴ２１，７３，７５を用いている例を説明したが、図１６に示すように、ソース接地型増幅素子としてエミッタ接地ＢＪＴ３を用い、ゲート接地型増幅素子としてベース接地ＢＪＴ５1〜５nを用い、ゲートバイアス回路７１がＢＪＴ２１，７３，７５を用いるようにしてもよく、図１５の可変利得増幅器と同様の効果を奏することができる。
また、この実施の形態１０では、図１５に示すように、ゲートバイアス回路７１からゲートバイアス基準電圧をゲートバイアス基準電圧入力端子６７に与えているものを示しているが、図１１に示すように、ドレインバイアス端子８から直接バイアス基準電圧をゲートバイアス基準電圧入力端子６７に与えるようにしてもよい。
【００８４】
実施の形態１１．
図１７はこの発明の実施の形態１１によるＦＥＴで構成された可変利得増幅器を示す回路図であり、図において、図１５と同一符号は同一または相当部分を示すので説明を省略する。
上記実施の形態１０では、ラダー抵抗回路６１における直列抵抗６２を二つに分割して、各直列抵抗６２が複数の分割抵抗から構成されているものについて示したが、図１７に示すように、ラダー抵抗回路６１における直列抵抗６２を六つに分割して、二つの並列抵抗６３の他端間に、直列抵抗６２を構成する六つの分割抵抗を直列に接続するようにしてもよい。
この場合、全てのゲート接地ＦＥＴ５1〜５nのドレインが並列抵抗６３の他端に接続されるものではなく、一部のゲート接地ＦＥＴ５のドレイン（例えば、ゲート接地ＦＥＴ５2〜５6のドレイン）は、直列抵抗６２を構成する各分割抵抗の接続点に接続される。
【００８５】
次に動作について説明する。
この実施の形態１１では、上述したように、ラダー抵抗回路６１における直列抵抗６２を六つに分割しているため、利得の可変量を小さく設定することができる。
特に、分割した六つの直列抵抗６２の抵抗値の和が並列抵抗６３の半分の抵抗値の場合、上記実施の形態１０の場合には、３ｄＢステップであった利得可変量を１ｄＢステップにすることができる。
【００８６】
なお、実施の形態１０，１１では、直列抵抗６２の分割数が“２”又は“６”の場合について説明したが、“２”又は“６”以外の分割数であっても良い。また、分割された直列抵抗６２間の全ての接続点に、ゲート接地ＦＥＴ５1〜５nのドレインを接続していたが、必ずしも、全ての接続点に接続する必要はなく、その場合は、利得の可変量が飛び飛びの値になる可変利得増幅器を実現することができる。
【００８７】
以上のように、この実施の形態１１によれば、ラダー抵抗回路６１において、一つの直列抵抗６２を六つに分割したので、ゲート接地ＦＥＴ５1〜５nの切り替えによって増幅器の利得を変化させた際の出力インピーダンスの変動を抑えることができる。
また、ゲート接地ＦＥＴ５1〜５nの切り替えが、出力端子１２から離れる方向に一つ移動する毎の利得可変量を小さくする可変利得増幅器を実現することができる。
【００８８】
なお、この実施の形態１１では、図１７に示すように、ソース接地型増幅素子としてソース接地ＦＥＴ３を用い、ゲート接地型増幅素子としてゲート接地ＦＥＴ５1〜５nを用い、ゲートバイアス回路７１がＦＥＴ２１，７３，７５を用いている例を説明したが、図１８に示すように、ソース接地型増幅素子としてエミッタ接地ＢＪＴ３を用い、ゲート接地型増幅素子としてベース接地ＢＪＴ５1〜５nを用い、ゲートバイアス回路７１がＢＪＴ２１，７３，７５を用いるようにしてもよく、図１７の可変利得増幅器と同様の効果を奏することができる。
また、この実施の形態１１では、図１７に示すように、ゲートバイアス回路７１からゲートバイアス基準電圧をゲートバイアス基準電圧入力端子６７に与えているものを示しているが、図１１に示すように、ドレインバイアス端子８から直接バイアス基準電圧をゲートバイアス基準電圧入力端子６７に与えるようにしてもよい。
【００８９】
実施の形態１２．
図１９はこの発明の実施の形態１２によるＦＥＴで構成されたゲートバイアス制御回路６４を示す回路図であり、図において、スイッチ用ＦＥＴ８２1〜８２nはゲート接地ＦＥＴ５1〜５nと対応するように設けられ、ドレインがゲートバイアス基準電圧入力端子６７と接続され、ソースがゲートバイアス端子６５1〜６５nと接続されており、ゲートバイアスをゲート接地ＦＥＴ５1〜５nのゲートに供給するスイッチ用トランジスタである。
利得制御論理回路８４は利得制御信号入力端子６８と接続されており、利得制御信号入力端子６８から入力される利得制御信号を分割数ｎのゲート制御信号に変換し、そのゲート制御信号をゲート制御信号端子８５1〜８５nに出力する。即ち、利得制御論理回路８４は複数のスイッチ用ＦＥＴ８２1〜８２nのうち、ゲート接地ＦＥＴ５1〜５nのゲートにゲートバイアスを供給するスイッチ用ＦＥＴ８２を利得制御信号にしたがって選択する回路である。
【００９０】
ゲートバイアスフィード抵抗８６1〜８６nはスイッチ用ＦＥＴ８２1〜８２nのゲートとゲート制御信号端子８５1〜８５n間に接続されている抵抗である。
スイッチ用ＦＥＴ８７1〜８７nはゲート接地ＦＥＴ５1〜５nに対応して設けられ、ドレインがスイッチ用ＦＥＴ８２1〜８２nのソース及びゲートバイアス端子６５1〜６５nと接続され、ソースがグランド４に接地されているトランジスタである。
インバータ８８1〜８８nはアノードがゲート制御信号端子８５1〜８５nと接続され、カソードがゲート制御信号フィード抵抗８９1〜８９nを介してスイッチ用ＦＥＴ８７1〜８７nのゲートと接続されている。
【００９１】
次に動作について説明する。
利得制御論理回路８４には、利得制御信号入力端子６８から利得制御信号が入力され、利得制御論理回路２４では、入力される利得制御信号を分割数ｎのゲート制御信号に変換し、そのゲート制御信号をゲート制御信号端子８５1〜８５nに出力する。
これらのゲート制御信号端子８５1〜８５nから出力されるゲート制御信号によって、ゲートバイアス端子６５1〜６５nの中から、ゲートバイアスを供給するゲートバイアス端子６５が一つ決定される。
例えば、ゲート制御信号端子８５1から出力されるゲート制御信号が“Ｈ”レベルの時には、ゲートバイアスフィード抵抗８６1を介してスイッチ用ＦＥＴ８２1のゲートに“Ｈ”レベルが供給されて、スイッチ用ＦＥＴ８２1がオンする。
また、インバータ８８1及びゲート制御信号フィード抵抗８９1を介してスイッチ用ＦＥＴ８７1のゲートに“Ｌ”レベルが供給されて、スイッチ用ＦＥＴ８７1がオフする。
これにより、ゲートバイアス端子６５1にはゲートバイアスが供給される。
【００９２】
逆に、ゲート制御信号端子８５1から出力されるゲート制御信号が“Ｌ”レベルの時には、ゲートバイアスフィード抵抗８６1を介してスイッチ用ＦＥＴ８２1〜２２nのゲートに“Ｌ”レベルが供給されて、スイッチ用ＦＥＴ８２1がオフする。
また、インバータ８８1及びゲート制御信号フィード抵抗８９1を介してスイッチ用ＦＥＴ８７1のゲートに“Ｈ”レベルが供給されて、スイッチ用ＦＥＴ８７1がオンする。
これにより、ゲートバイアス端子６５1がグランド４に接地されるため、ゲートバイアス端子６５1にはゲートバイアスが供給されない。
以上より、ゲート制御信号のレベルを適切に制御することによって、ゲートバイアスを選択的にゲート接地ＦＥＴ５1〜５nのゲートに供給することができる。
【００９３】
以上のように、この実施の形態１２によれば、ゲートバイアス制御回路６４に入力される利得制御信号をスイッチ用ＦＥＴ８２1〜８２nに供給するゲート制御信号に変換する利得制御論理回路８４を備えるようにしたので、ゲートバイアス制御回路６４の入力端子の数をゲート接地ＦＥＴ５1〜５nの数から利得制御信号の入力端子の数に減らすことができる。
【００９４】
なお、この実施の形態１２では、ゲート接地ＦＥＴ５1〜５nに対応してスイッチ用ＦＥＴ８２1〜８２n，８７1〜８７nを設けるものについて示したが、図２０に示すように、ゲート接地ＦＥＴ５1〜５nに対応してスイッチ用ＢＪＴ８２1〜８２n，８７1〜８７nを設けるようにしてもよく、図１９のゲートバイアス制御回路１４と同様の効果を奏することができる。
ただし、図２０のように、ＦＥＴをＢＪＴに置き換えて、ゲートバイアス制御回路８４を構成する場合、ゲートをベース、ソースをエミッタ、ドレインをコレクタに置き換えたものとなる。
【００９５】
また、この実施の形態１２では、入力される利得制御信号を分割数ｎのゲート制御信号に変換し、そのゲート制御信号をゲート制御信号端子８５1〜８５nに出力する利得制御論理回路８４を設けたものについて示したが、利得制御論理回路８４を無くし、ゲート制御信号端子８５1〜８５nに直接ゲート制御信号を入力するようにしてもよい。この場合、利得制御論理回路８４を無くした分だけ、回路構成を簡単にすることができる。
【００９６】
実施の形態１３．
図２１はこの発明の実施の形態１３によるＦＥＴで構成された可変利得増幅器を示す回路図であり、図において、図５及び図１３と同一符号は同一または相当部分を示すので説明を省略する。
図２１の可変利得増幅器は差動増幅器を構成しており、差動増幅器の正相側にあるソース接地ＦＥＴ３は第１のソース接地型増幅素子であり、差動増幅器の逆相側にあるソース接地ＦＥＴ４３は第２のソース接地型増幅素子である。
ソース接地ＦＥＴ４３はゲートがＤＣカットキャパシタ４２を介して差動逆相入力端子４１と接続されるとともに、ゲートバイアスフィード抵抗５６を介してゲートバイアス回路７１と接続され、ソースがグランド４に接地されており、差動逆相入力端子４１から入力された信号を増幅する。
【００９７】
差動増幅器の正相側にあるゲート接地ＦＥＴ５1〜５nは第１のゲート接地型増幅素子であり、差動増幅器の逆相側にあるゲート接地ＦＥＴ４５1〜４５nは第２のゲート接地型増幅素子である。
ゲート接地ＦＥＴ４５1〜４５nはゲートがゲートバイアスフィード抵抗１０６1〜１０６nを介してゲートバイアス端子６５1〜６５nと接続されると共に、ハイパスキャパシタ９７1〜９７nを介して共通のグランド４に高周波的に接地され、ドレインがラダー抵抗回路１０１における並列抵抗１０３の他端と接続され、ソースがソース接地ＦＥＴ４３のドレインと接続されており、ソース接地ＦＥＴ４３により増幅された信号を増幅するゲート接地型増幅素子である。
【００９８】
差動増幅器の正相側にあるラダー抵抗回路６１は第１のラダー抵抗回路であり、差動増幅器の逆相側にあるラダー抵抗回路１０１は第２のラダー抵抗回路である。
ラダー抵抗回路１０１は一端がドレインバイアス端子８と接続されている複数の並列抵抗１０３を有するとともに、複数の並列抵抗１０３の他端間を結ぶ複数の直列抵抗１０２２を有している。即ち、ラダー抵抗回路１０１における複数の直列抵抗１０２と複数の並列抵抗１０３がはしご型を形成している。
【００９９】
ゲートバイアス制御回路６４はゲートバイアス端子６５1〜６５n及びゲートバイアスフィード抵抗６６1〜６６n，１０６1〜１０６nを介してゲート接地ＦＥＴ５1〜５n，４５1〜４５nのゲートと接続されており、ゲート接地ＦＥＴ５1〜５n，４５1〜４５nのゲートに対してゲートバイアスを選択的に供給する回路である。即ち、ゲートバイアス制御回路６４はゲートバイアス基準電圧入力端子６７により入力されたゲートバイアス基準電圧からゲートバイアスを生成し、利得制御信号入力端子６８から入力される利得制御信号に応じて、ゲート接地ＦＥＴ５1〜５n及びゲート接地ＦＥＴ４５1〜４５nの中から、当該ゲートバイアスを供給する何れか１つのゲート接地ＦＥＴ５，４５のゲートをそれぞれ選択して、そのゲートバイアスを当該ゲート接地ＦＥＴ５，４５のゲートに供給する。
【０１００】
次に動作について説明する。
この実施の形態１３による可変利得増幅器は、上記実施の形態８による可変利得増幅器と比較して、可変利得増幅器の構成が差動構成になっている点のみが異なる。したがって、この実施の形態１３による可変利得増幅器の動作は、差動増幅器の正相側および逆相側において、上記実施の形態８による可変利得増幅器の動作と同様の動作を行う。よって、上記実施の形態８と同様な効果を奏することができる。
【０１０１】
また、この実施の形態１３による可変利得増幅器では、差動構成としているので、差動構成とした時の回路上の相互に対応する場所では、一方がプラスの時に他方が必ずマイナスとなり、その振幅も理想的には同じとなる。よって、差動構成とした時に対応する場所を共通に接続した場合に、その中点は必ず０電位、すなわち、高周波的な仮想グランドになる。
高周波的な仮想グランドが無い場合は、実グランドに接地されることになるが、実グランドまではチップ上の引き回し線路や、チップ上のパッドや、パッドから接地するためのワイヤ等の寄生成分（インダクタンス）が入ってしまう。この寄生成分がＦＥＴとＦＥＴとの間に入るとＦＥＴの利得が小さくなる。高周波的な仮想グランドがある場合は、実グランドと比較してＦＥＴの近くにグランドがあるため、寄生成分が小さくなり、ＦＥＴの利得の減少を小さく抑えることができる。その結果として、高周波動作が可能となる。もしくは、高い利得を得ることができる。
【０１０２】
さらに、例えば、差動構成とした時に対応するゲートバイアスフィード抵抗６６1〜６６nの他端とゲートバイアスフィード抵抗１０６1〜１０６nの他端とが共通に接続され、共通の各接続点にゲートバイアスを選択的に供給するゲートバイアス端子６５1〜６５nが接続され、各接続点を高周波的な仮想グランドとして構成したり、ソース接地ＦＥＴ３のソースがソース接地ＦＥＴ４３のソースに共通のグランド４に接地されるように構成したり、ゲートバイアスフィード抵抗１６の他端とゲートバイアスフィード抵抗５６の他端とが共通に接続され、接続点を高周波的な仮想グランドとして構成したり、ゲート接地ＦＥＴ５1〜５nの各ゲートがハイパスキャパシタ７1〜７nを介すると共に、ゲート接地ＦＥＴ４５1〜４５nの各ゲートがハイパスキャパシタ９７1〜９７nを介して共通に接続され、グランド４に接地されるように構成し、且つレイアウトにおいても共通の接続点を中心に対称に配置することによって、差動構成とした際の高周波グランドを実現し、高周波動作が可能となる。もしくは、高い利得を得ることができる。
【０１０３】
以上のように、この実施の形態１３によれば、差動増幅器の機能を有することができる。
また、差動増幅器の構成とすることで、差動間の仮想グランドにより、高周波動作が可能となる。もしくは、高い利得を得ることができる。
さらに、レイアウトにおいても仮想グランドを中心に対称に配置することによって、差動構成とした際の高周波グランドを実現し、高周波動作が可能となる。もしくは、高い利得を得ることができる。
【０１０４】
なお、この実施の形態１３では、図２１に示すように、ソース接地型増幅素子としてソース接地ＦＥＴ３及びソース接地ＦＥＴ４３を用い、ゲート接地型増幅素子としてゲート接地ＦＥＴ５1〜５n及びゲート接地ＦＥＴ４５1〜４５nを用いる例を説明したが、図２２に示すように、ソース接地型増幅素子としてエミッタ接地ＢＪＴ３及びエミッタ接地ＢＪＴ４３を用い、ゲート接地型増幅素子としてベース接地ＦＥＴ５1〜５n及びベース接地ＦＥＴ４５1〜４５nを用いるようにしてもよく、図２１の可変利得増幅器と同様の効果を奏することができる。
【０１０５】
ただし、図２２のＢＪＴで構成された可変利得増幅器では、エミッタ接地ＢＪＴ３及びエミッタ接地ＢＪＴ４３のベース、エミッタ及びコレクタがそれぞれ、ソース接地型増幅素子のゲート、ソース及びドレインに相当するものとする。
また、ベース接地ＢＪＴ５1〜５n及びベース接地ＦＥＴ４５1〜４５nのベース、エミッタ及びコレクタがそれぞれ、ゲート接地型増幅素子のゲート、ソース及びドレインに相当するものとする。
なお、ソース接地型増幅素子としては、ソース接地ＦＥＴ３，４３及びエミッタ接地ＢＪＴ３，４３に限るものではなく、ソース接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。
また、ゲート接地型増幅素子としては、ゲート接地ＦＥＴ５1〜５n，４５1〜４５n及びベース接地ＢＪＴ５1〜５n，４５1〜４５nに限るものではなく、ゲート接地型のトランジスタであれば、他のトランジスタを用いるようにしてもよい。
また、この実施の形態１３では、図１３に示した構成に差動構成を適用したものについて示したが、図１１、図１５及び図１７に示した構成に差動構成を適用しても良い。
【符号の説明】
【０１０６】
１  入力端子、２1〜２n，１３，４２，４２1〜４２n，５３  ＤＣカットキャパシタ、３，３1〜３n  ソース接地ＦＥＴ（ソース接地型増幅素子、第１のソース接地型増幅素子）、４３，４３1〜４３n  ソース接地ＦＥＴ（第２のソース接地型増幅素子）、４  グランド、５，５1〜５n，５Ｅ  ゲート接地ＦＥＴ（ゲート接地型増幅素子、第１のゲート接地型増幅素子）、４５，４５1〜４５n，４５Ｅ  ゲート接地ＦＥＴ（第２のゲート接地型増幅素子）、６  ゲート端子、７，９，２３，９７1〜９７n  ハイパスキャパシタ、８  ドレインバイアス端子、１０  負荷インダクタ（出力負荷回路、第１の出力負荷回路）、１１  負荷抵抗（出力負荷回路、第１の出力負荷回路）、５０  負荷インダクタ（第２の出力負荷回路）、５１  負荷抵抗（第２の出力負荷回路）、１２  出力端子、１４  ゲートバイアス制御回路、１５1〜１５n，６５1〜６５n  ゲートバイアス端子、１６1〜１６n，２６1〜２６n，５６1〜５６n，６６1〜６６n，８６1〜８６n，１０６1〜１０６n  ゲートバイアスフィード抵抗、１７  基準電流入力端子、１８  基準電流源、１９，６８  利得制御信号入力端子、２１  カレントミラー回路用ＦＥＴ（基準電流入力用トランジスタ）、２２1〜２２n  スイッチ用ＦＥＴ（スイッチ用トランジスタ）、２７1〜２７n，８７1〜８７n  スイッチ用ＦＥＴ、８２1〜８２n  スイッチ用ＦＥＴ（スイッチ用トランジスタ）、２４，８４  利得制御論理回路、２５1〜２５n，８５1〜８５n  ゲート制御信号端子、２８1〜２８n，８８1〜８８n  インバータ、２９1〜２９n，８９1〜８９n  ゲート制御信号フィード抵抗、３１  差動正相入力端子、３２  差動正相出力端子、４１  差動逆相入力端子、５２  差動逆相出力端子、６１  ラダー抵抗回路（第１のラダー抵抗回路）、１０１  ラダー抵抗回路（第２のラダー抵抗回路）、６２，１０２  直列抵抗、６３，１０３  並列抵抗、６４  ゲートバイアス制御回路、６７  ゲートバイアス基準電圧入力端子、７１  ゲートバイアス回路、７３  第１のＦＥＴ（第１のトランジスタ）、７５  第２のＦＥＴ（第２のトランジスタ）、７６  抵抗。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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