(57)【特許請求の範囲】
【請求項１】
半導体材料からなる基板と、該基板の第１表面側に設けられた活性領域と、レーザ攻撃に対する保護デバイスと、少なくともその一部が前記活性領域に設けられ、クロック信号によってその動作が同期される電子部品とを備え、
前記保護デバイスは、
前記活性領域と前記基板の第２表面側との間に設けられた少なくとも１つの第１ドープ領域と、
該第１ドープ領域にバイアスを印加するバイアス印加デバイスと、
該バイアス印加デバイスによって与えられる電流の継続的増加を検出する検出デバイスと
を含み、
該検出デバイスは、
前記電流のレベルを表す第１信号を出力する第１ユニットと、
前記第１信号と第３基準信号との比較によって決まる第２信号を出力する第２ユニットと、
前記クロック信号の各立ち上がりエッジの後の前記電流のレベルがゼロである期間のタイミングに、前記第２信号をサンプリングするサンプリングデバイスと
を含むこと
を特徴とする集積回路。
【請求項２】
前記第１ドープ領域は第１伝導型であり、
前記活性領域は、前記第１伝導型の第２ドープ領域と第２伝導型の第３ドープ領域との網状構造を含み、
前記第２ドープ領域及び第３ドープ領域は、夫々前記第１表面側に設けられており、
前記第１ドープ領域は、前記第２ドープ領域及び第３ドープ領域の少なくとも一部と接していることを特徴とする請求項１に記載の集積回路。
【請求項３】
前記第１表面側に前記第２伝導型の第４領域を更に備えており、
該第４領域は、前記第１ドープ領域が接している前記活性領域を少なくとも部分的に囲んでおり、前記基板の追加のバイアス印加デバイスに接続されることが意図されていることを特徴とする請求項２に記載の集積回路。
【請求項４】
前記バイアス印加デバイスは、ＭＯＳトランジスタを含み、前記第１ユニットは、前記ＭＯＳトランジスタと直列の抵抗器を含むことを特徴とする請求項１乃至３のいずれかに記載の集積回路。
【請求項５】
前記サンプリングデバイスは、前記クロック信号の各立下りエッジで前記第２信号をサンプリングすることが可能であることを特徴とする請求項１乃至３のいずれかに記載の集積回路。
【請求項６】
請求項１乃至５のいずれかに記載の第１集積回路と、該第１集積回路から離れた第２集積回路と、前記第１集積回路を前記第２集積回路に接続する少なくとも１つの接続部とを備えることを特徴とする電子システム。
【請求項７】
半導体材料からなる基板と、レーザ攻撃に対する保護デバイスと、少なくともその一部が前記活性領域に設けられ、クロック信号によってその動作が同期される電子部品とを備えた集積回路を製造する方法において、
前記基板の内部に深くドープ処理された第１領域を少なくとも形成するステップと、
前記基板の第１表面側に活性領域を形成して、前記第１領域を、前記活性領域と前記基板の第２表面側との間に配置するステップと、
前記第１領域にバイアスを印加するバイアス印加デバイスを形成するステップと、
前記バイアス印加デバイスによって与えられる電流のレベルを表す第１信号を出力する第１ユニットを形成するステップと、
前記第１信号と第３基準信号との比較によって決まる第２信号を出力する第２ユニットを形成するステップと、
前記クロック信号の各立ち上がりエッジの後の前記電流のレベルがゼロである期間のタイミングに、前記第２信号をサンプリングするサンプリングデバイスを形成するステップと
を備えることを特徴とする集積回路の製造方法。
【請求項８】
第１エネルギで第１伝導型ドープ剤の第１注入によって前記第１領域を形成するステップと、
前記第１伝導型の第２ドープ領域と第２伝導型の第３ドープ領域との網状構造によって前記活性領域を形成し、前記第１領域を前記第２ドープ領域及び前記第３ドープ領域の少なくとも一部に接触させ、前記第２ドープ領域を、前記第１エネルギよりも低い第２エネルギで前記第１伝導型ドープ剤の第２注入によって形成するステップと
を更に備えることを特徴とする請求項７に記載の集積回路の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、外部攻撃から集積回路を保護するデバイスに関する。
【背景技術】
【０００２】
例えば、集積回路の正常な動作を妨げ、妨害まですることを目的とした外部攻撃から集積回路を保護することが望ましい。攻撃の一例では、集積回路の前面又は後面がレーザ、特にパルスレーザで走査される。このような方法は、集積回路のメモリに記憶されたデータを変更したり、集積回路の導電性トラックに沿って伝送される信号の論理状態又は継続期間を変更したりすることを可能にする。
【０００３】
集積回路は、レーザ攻撃の発生を検出することが可能な保護デバイスを備えてもよい。保護デバイスは、集積回路の停止、機密データの消去等を制御することが可能である。
【０００４】
一例として、レーザ攻撃に対する保護デバイスは、数個の電子部品、例えば、集積回路に形成されたフォトダイオード、フリップフロップ型メモリ素子を含んでもよい。これらの部品は、レーザの光ビームに対して高感度であり、レーザビームの存在を検出可能なセンサとして機能する。
【０００５】
しかしながら、このような保護デバイスは、レーザビームが保護デバイスのセンサの内の１つに直接達する場合にのみレーザ攻撃を検出することが可能である。レーザが集積回路全体を走査する間に攻撃の検出確率を高めるために、多数のセンサを備えることが必要となる。このため保護デバイス専用の集積回路の表面積を拡大することが必要となり、それによって集積回路の製造コストが高くなる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】独国特許出願公開第１９６００５９０号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の少なくとも１つの実施形態は、集積回路の表面積を著しく拡大することなく、集積回路の大部分の保護を可能にする、レーザ攻撃から集積回路を保護するデバイスの提供を目的とする。
【０００８】
保護デバイスが連続的なレーザ及びパルスレーザの両方の攻撃の検出を可能にすることを他の目的とする。
【課題を解決するための手段】
【０００９】
本発明に係る集積回路は、半導体材料からなる基板と、該基板の第１表面側に設けられた活性領域と、レーザ攻撃に対する保護デバイスと、少なくともその一部が前記活性領域に設けられ、クロック信号によってその動作が同期される電子部品とを備え、前記保護デバイスは、前記活性領域と前記基板の第２表面側との間に設けられた少なくとも１つの第１ドープ領域と、該第１ドープ領域にバイアスを印加するバイアス印加デバイスと、該バイアス印加デバイスによって与えられる電流の継続的増加を検出する検出デバイスとを含み、該検出デバイスは、前記電流のレベルを表す第１信号を出力する第１ユニットと、前記第１信号と第３基準信号との比較によって決まる第２信号を出力する第２ユニットと、前記クロック信号の各立ち上がりエッジの後の前記電流のレベルがゼロである期間のタイミングに、前記第２信号をサンプリングするサンプリングデバイスとを含むことを特徴とする。
【００１０】
本発明に係る集積回路は、前記第１ドープ領域は第１伝導型であり、前記活性領域は、前記第１伝導型の第２ドープ領域と第２伝導型の第３ドープ領域との網状構造を含み、前記第２ドープ領域及び第３ドープ領域は、夫々前記第１表面側に設けられており、前記第１ドープ領域は、前記第２ドープ領域及び第３ドープ領域の少なくとも一部と接していることを特徴とする。
【００１１】
本発明に係る集積回路は、前記第１表面側に前記第２伝導型の第４領域を更に備えており、該第４領域は、前記第１ドープ領域が接している前記活性領域を少なくとも部分的に囲んでおり、前記基板の追加のバイアス印加デバイスに接続されることが意図されていることを特徴とする。
【００１３】
本発明に係る集積回路は、前記バイアス印加デバイスは、ＭＯＳトランジスタを含み、前記第１ユニットは、前記ＭＯＳトランジスタと直列の抵抗器を含むことを特徴とする。
【００１４】
本発明に係る集積回路は、前記サンプリングデバイスは、前記クロック信号の各立下りエッジで前記第２信号をサンプリングすることが可能であることを特徴とする。
【００１５】
本発明に係る電子システムは、上述の第１集積回路と、該第１集積回路から離れた第２集積回路と、前記第１集積回路を前記第２集積回路に接続する少なくとも１つの接続部とを備えることを特徴とする。
【００１６】
本発明に係る集積回路の製造方法は、半導体材料からなる基板と、レーザ攻撃に対する保護デバイスと、少なくともその一部が前記活性領域に設けられ、クロック信号によってその動作が同期される電子部品とを備えた集積回路を製造する方法において、前記基板の内部に深くドープ処理された第１領域を少なくとも形成するステップと、前記基板の第１表面側に活性領域を形成して、前記第１領域を、前記活性領域と前記基板の第２表面側との間に配置するステップと、前記第１領域にバイアスを印加するバイアス印加デバイスを形成するステップと、前記バイアス印加デバイスによって与えられる電流のレベルを表す第１信号を出力する第１ユニットを形成するステップと、前記第１信号と第３基準信号との比較によって決まる第２信号を出力する第２ユニットを形成するステップと、前記クロック信号の各立ち上がりエッジの後の前記電流のレベルがゼロである期間のタイミングに、前記第２信号をサンプリングするサンプリングデバイスを形成するステップとを備えることを特徴とする。
【００１７】
本発明に係る集積回路の製造方法は、第１エネルギで第１伝導型ドープ剤の第１注入によって前記第１領域を形成するステップと、前記第１伝導型の第２ドープ領域と第２伝導型の第３ドープ領域との網状構造によって前記活性領域を形成し、前記第１領域を前記第２ドープ領域及び前記第３ドープ領域の少なくとも一部に接触させ、前記第２ドープ領域を、前記第１エネルギよりも低い第２エネルギで前記第１伝導型ドープ剤の第２注入によって形成するステップとを更に備えることを特徴とする。
【００１８】
本発明の前述の目的、特徴及び利点を、添付図面を参照して本発明を限定するものではない特定の実施形態について以下に詳細に説明する。
【図面の簡単な説明】
【００１９】
【図１】従来の集積回路の一例を示す簡略化された断面図である。
【図２】本発明に係る保護デバイスを備えた集積回路の一実施形態を示す簡略化された断面図である。
【図３】図２の集積回路の変形例を示す簡略化された底面図である。
【図４】本発明に係る保護デバイスの検出回路の一実施形態を示す図である。
【図５】図４の検出回路の動作の特徴を示す信号のタイミング図である。
【図６】本発明に係る保護デバイスを製造する方法の一例を示すブロック図である。
【図７】本発明に係る保護デバイスを含む集積回路を備えた電子システムの一例を示す概略図である。
【発明を実施するための形態】
【００２０】
明瞭さのために、同一の要素は、異なる図面において同一の参照番号で示されており、更に、集積回路の表示ではよくあるように様々な図面は正しい縮尺で図示されていない。以下の説明では、トランジスタ、ダイオード等の電子部品が形成されているレベルの集積回路の基板の一部が、集積回路の活性領域と呼ばれる。更に詳細には、本発明では、活性領域が基板の表面から基板の一部まで下方に設けられている集積回路が検討されている。
【００２１】
図１は、従来の集積回路の一例を示す簡略化された断面図である。集積回路１０は半導体材料からなる基板１２を備える。基板は、例えば非ドープ又はＰ型ドープ処理された単結晶シリコン基板１２である。基板１２は、積層された絶縁層で被覆された表面１３を含む（図１には、１層の絶縁層１４のみが示されている）。集積回路１０は、基板１２の表面１３側に設けられたＰ型ドープ領域２２とＮ型ドープ領域２４とを備える。Ｐ型ドープ領域２２及びＮ型ドープ領域２４は、ウェルを形成し、例えばシャロウ・トレンチ・アイソレーション又はＳＴＩ法により基板１２に形成された絶縁領域２５によって互いに横方向に分離されている。集積回路１０は、例えば行列状に配置された数個のウェル２２、２４を備えてもよい。電子部品はウェル２２、２４のレベルに設けられている。一例として、ＰチャネルトランジスタＴ１がウェル２４のレベルに示され、ＮチャネルトランジスタＴ２がウェル２２のレベルに示されている。通常通り各トランジスタＴ１、Ｔ２は、基板１２を被覆してトランジスタＴ１、Ｔ２のゲート絶縁体を形成する絶縁部分２６と、絶縁部分２６を被覆してトランジスタＴ１、Ｔ２のゲートを形成する半導体材料からなる部分２７と、ゲート２７を囲むスペーサ２８と、ゲート２７の両側に配置され、トランジスタＴ１、Ｔ２のソース領域及びドレイン領域を形成し、基板１２に設けられたドープ領域３０とを含む。
【００２２】
Ｐ型ドープ領域２２より更に多くドープ処理されたＰ型領域３２が、領域２２の表面１３側に設けられている。Ｐ型領域３２は、第１基準電圧源、例えば接地ＧＮＤに接続されて、ウェル２２及び基板１２のバイアス印加を確実に行う。Ｎ型ドープ領域２４より更に多くドープ処理されたＮ型領域３４が、Ｎ型ドープ領域２４の表面１３側に設けられている。Ｎ型領域３４は、第２基準電圧源、例えば第１基準電圧ＧＮＤより高い電圧源Ｖｄｄに接続されて、ウェル２４のバイアス印加を確実に行う。
【００２３】
本発明の一実施形態では、集積回路の後面と活性領域との間の集積回路の基板に少なくとも１つの保護シールドが備えられており、保護シールドは、基板の内部の深くに設けられたドープ領域から形成されている。保護シールドは、レーザビームの通過中に、保護シールドを形成するドープ領域と隣接する基板との間の接合部に主にフォトジェネレートされた電子を捕捉することが可能である。保護シールドに接続されている検出回路は、レーザビームの通過に起因する電気量の変化を検出することが可能である。特に、電気量の変化は電流の変化に相当する場合がある。攻撃の検出により、集積回路の停止、機密データの消去等を引き起こすことが可能な警告信号が伝送され得る。本実施形態は、連続的レーザ又はパルスレーザによる両方の攻撃の検出に有利に適合する。
【００２４】
図２は、本発明に係る保護デバイス４２を備えた集積回路４０の一実施形態の簡略化された断面図である。集積回路４０は、図１の集積回路１０の要素を備える。保護デバイス４２は、ウェル２２、２４の下の基板１２に形成されたＮ型ドープ領域４４を含む。一般的には、Ｎ型ドープ領域４４は集積回路の特定のウェル２２、２４の下に設けられたシールドの形を備えてもよい。以下に更に詳細に説明するように、保護デバイス４２は、保護シールド４４に接続されている図２に示されていない検出回路を含む。
【００２５】
保護シールド４４はウェル２４と接してもよい。その結果、保護シールド４４のバイアス印加が、電圧源Ｖｄｄに接続されたウェル２４を介して行われる。Ｎ型領域４６が、基板１２の表面１３からＮ型ドープ領域４４まで設けられてもよい。Ｎ型領域４６は、保護シールド４４にバイアス印加すべく電圧源Ｖｄｄに接続されている。
【００２６】
ウェル２２のバイアス印加が、接地ＧＮＤに接続されたＰ型領域３２によって行われる。ウェル２２は基板１２の残りの部分から電気的に隔離され得るので、基板１２のバイアス印加が、ウェル２２のバイアス印加と分けて行われ得る。この目的のために、基板１２より多くドープ処理され、基板１２の表面１３側に設けられたＰ型ドープ領域４８が設けられてもよい。Ｐ型ドープ領域４８は、基板１２をバイアス印加すべく接地ＧＮＤに接続されている。
【００２７】
図３は、図２の集積回路４０の変形例に相当する集積回路５０の簡略化された底面図を示す。図３には、ウェル２２、２４及び絶縁領域２５の外形が実線で概略的に示されている。ウェル２２、２４は、図３では２列に分割されている。保護シールド４４の外形が破線で示されている。保護シールド４４は、図３の左側に示されている列のウェル２２、２４の下にのみ設けられている。Ｐ型ドープ領域４８の外形が実線で示されている。Ｐ型ドープ領域４８は、例えば、保護シールド４４によって保護されたウェル２２、２４を囲む環形状を有する。Ｐ型領域３２及びＮ型領域３４の外形が実線で示されている。スクリーン４４によって保護されたウェル２２に関連付けられたＰ型領域３２は、本質的にウェル２２のバイアス印加を確実に行う。スクリーン４４によって保護されていないウェル２２に関連付けられたＰ型領域３２は、ウェル２２及び基板１２のバイアス印加を確実に行う。集積回路４０と比較すると、集積回路５０はＮ型領域４６を備えない。しかしながら、一変形例として、スクリーン４４のバイアス印加は、ウェル２２に加えて一又は複数の領域４６によって行われてもよい。他の変形例によれば、スクリーン４４のバイアス印加は、一又は複数の領域４６によってのみ行われてもよい。
【００２８】
図４は、集積回路４０が同期回路である場合の保護デバイス４２の一実施形態の概略図である。通常通り集積回路４０は、基準電圧Ｖｄｄを供給する主ユニットと、基準電圧を供給する複数の２次供給ユニットとを備える。各２次供給ユニットは、集積回路の一部、例えば１組のウェルと関連付けられている。一例として、各２次供給ユニットは、自身が関連付けられているＮ型ドープウェルのバイアス印加を確実に行う。本発明の一実施形態によれば、保護シールドによって保護された１組のウェルと関連付けられた２次供給ユニットの構造が変更されて、レーザ攻撃を検出する回路は、変更された２次供給ユニットと関連付けられている。
【００２９】
本実施形態では、主供給回路５２はＮチャネルＭＯＳトランジスタＴ３を含み、ＮチャネルＭＯＳトランジスタＴ３は、ドレインを基準電圧Ｖｄｄ以上の電圧ＶＰＳの電源に接続し、ソースを調整ユニット５５（調整器）の入力に接続している。調整ユニット５５の出力がトランジスタＴ３のゲートにバイアス印加を行う。調整ユニット５５は、トランジスタＴ３のソースでの電圧が略一定であり、基準電圧Ｖｄｄに等しいように、トランジスタＴ３のゲートの電圧を変化することが可能である。一例では、基準電圧Ｖｄｄは１．３ボルトであり、電圧ＶＰＳは２ボルトと５ボルトとの間にある。各２次供給ユニット（図４には単一の２次供給ユニット５４が示されている）は、ＮチャネルＭＯＳトランジスタＴ４を含み、ＮチャネルＭＯＳトランジスタＴ４は、ゲートをトランジスタＴ３のゲートに接続している。トランジスタＴ４のソースが端子ＩＮに接続されており、端子ＩＮは、特に２次供給ユニット５４に関連付けられた集積回路４０の一部のＮ型ウェルに接続されることが意図されている。保護シールド４４によって保護されていない集積回路４０の一部に接続された２次供給ユニットでは、トランジスタＴ４のドレインが電圧ＶＰＳの電源に直接接続されている。
【００３０】
本実施形態によれば、そのウェル２２、２４が保護シールド４４によって保護されている集積回路４０の一部と関連付けられている２次供給ユニット５４は抵抗器５６を更に含み、抵抗器５６は、電圧ＶＰＳの電源に接続された１つの端子と、トランジスタＴ４のドレインに接続された別の端子とを有する。抵抗器５６とトランジスタＴ４のドレインとの間に配置されたノードが参照符号Ｅで表されている。ノードＥの電流がＩccと呼ばれる。
【００３１】
破線のブロックは保護シールド４４に相当する。レーザ攻撃がないとき又はパルスレーザ攻撃中の２つのパルス間では、スクリーン４４は電流ゼロの電源に等しい。レーザビームが集積回路４０に達するとき、保護シールド４４は、保護シールドを形成するドープ領域４４と隣接する基板１２との間の接合部で主にフォトジェネレートされた電子を捕捉するのに役立つ。従って、保護シールド４４は、１つの端子が端子ＩＮに接続され、別の端子が接地ＧＮＤに接続されている電流源５８に等しい。電流源５８は、ドープ領域４４がレーザビームに露出されている全期間、略一定のゼロでない電流Ｉpulse を得る。
【００３２】
検出回路６０が比較器６２を含み、比較器６２は、ノードＥに接続され、信号Ｖcomp、例えばノードＥでの電圧を受け取る第１入力を有する。比較器６２の第２入力が、発生器６１によって与えられる基準信号Ｖref を受け取る。基準信号Ｖref は、例えば、電圧ＶＰＳに相当する。比較器６２は２状態の信号に相当してもよい信号ＯＵＴを供給する。一例として、信号ＯＵＴは、電圧Ｖcompが基準電圧Ｖref より低いとき高い状態にあり、電圧Ｖcompが基準電圧Ｖref 以上であるとき低い状態にある。信号ＯＵＴは、２次供給ユニット５４によって電力供給される回路部分と関連付けられているクロック信号ＣＬＫによってその動作が同期されているサンプラ６４によってサンプリングされる。サンプラ６４は、信号ＯＵＴの一連のサンプリング値に相当する警告信号Alarm を供給する。
【００３３】
図５は、図４の保護デバイス４２の特徴を示す信号のタイミング図である。タイミングｔ１乃至タイミングｔ８を継続時間と呼ぶ。曲線６８がクロック信号ＣＬＫを示す。曲線７０及び曲線７２が、レーザ攻撃がないときの電流Ｉccの変化、及びレーザ攻撃されているときの電流Ｉccの変化を夫々示す。曲線７４及び曲線７６が、レーザ攻撃がないときの信号ＯＵＴの変化、及びレーザ攻撃されているときの信号ＯＵＴの変化を夫々示す。クロック信号ＣＬＫは、期間Ｔの周期的信号であり、例えば、デューティサイクル１／２の矩形波信号に相当する。一例として、信号ＣＬＫの期間Ｔは、約数ナノ秒から数十ナノ秒までである。本実施形態では、クロック信号ＣＬＫは、タイミングｔ１及びタイミングｔ５で立ち上がりエッジを有し、タイミングｔ４及びタイミングｔ８で立下りエッジを有する。クロック信号ＣＬＫによって、スクリーン４４により保護されている全て又は数個の電子部品の動作が同期されてもよい。
【００３４】
通常通り同期集積回路では、電流サージがクロック信号ＣＬＫの各立ち上がりエッジのわずか後に観察され得る。電流サージは、タイミングｔ１及びタイミングｔ５のわずか後の曲線７０、７２のピーク７７、７８として現れる。ピークの継続期間は、例えば約１ナノ秒から数ナノ秒までである。
【００３５】
通常の動作では、保護シールド４４は電気的にゼロの電流源に等しい。それによって、２つの電流サージ７７、７８間の電流Ｉccは約ゼロの値を上下する（段階７９）。電流Ｉccが略ゼロであるとき、ノードＥでの電圧は略電圧ＶＰＳに等しい。従って、信号ＯＵＴは低い状態にある。各電流サージのピーク７７、７８では、電流Ｉccの上昇が、抵抗器５６を流れる電流の増加によりノードＥでの電圧の低下を引き起こす。従って、信号ＯＵＴはタイミングｔ２（及びタイミングｔ６）で低レベルから高レベルに切り換わる。各電流サージのピーク７７、７８の終りに、電流Ｉccが再び略ゼロになるとき、ノードＥでの電圧は、信号ＯＵＴがタイミングｔ３（及びタイミングｔ７）で低レベルに切り換わるように、電圧ＶＰＳに大幅に上昇する。レーザ攻撃がないとき、信号ＯＵＴは、クロック信号ＣＬＫと同期間の略周期的な一連のパルス８０、８１に相当する。
【００３６】
保護シールド４４によって保護されている集積回路４０の一部がレーザ攻撃の対象であるとき、保護シールド４４は電流Ｉpulse の電流源５８に電気的に等しい。更にパルスレーザの場合には、保護シールド４４は２つのレーザパルス間のゼロの電流源に等しい。本実施例では、レーザのパルスが略タイミングｔ１とタイミングｔ５との間に加えられたとみなされている。従って、電流サージのピーク７７の後、次の電流サージのピーク７８まで、電流Ｉccが、略電流Ｉpulse に等しいゼロでない段階８２に安定していることが観察され得る。電流サージのピーク７７の始まりのタイミングｔ２で低い状態から高い状態に切り換わった信号ＯＵＴは、タイミングｔ７、すなわち次の電流サージのピーク７８の終りまで高い状態のままであり、タイミングｔ７で信号ＯＵＴは低い状態に戻る。
【００３７】
スイッチ６４は、タイミングｔ３とタイミングｔ６との間で信号ＯＵＴをサンプリングすべく制御されている。通常の動作では、信号ＯＵＴはタイミングｔ３とタイミングｔ６との間で低い状態である。それによって、信号ＯＵＴのサンプリング値Alarm が高い状態であれば、レーザ攻撃が行われていることを意味する。サンプリングのタイミングが、１クロックサイクルから別のクロックサイクルまでに固定されてもよく、又は１クロックサイクルから別のクロックサイクルにまたがってもよい。一例として、サンプリングはクロック信号ＣＬＫの各立下りエッジ（タイミングｔ４及びタイミングｔ８）で行ってもよい。
【００３８】
サンプリングのタイミングが１クロックサイクルから別のクロックサイクルまでに固定されている場合、レーザパルスをクロック信号ＣＬＫと同期させるパルスレーザ攻撃が企てられると、サンプリングのタイミングが常に２つのパルス間にあるので、パルスレーザ攻撃は検出されない。このような攻撃は、サンプリングのタイミングの期間の変動として現れるクロック信号ＣＬＫの期間の自然な変動又はジッタにより、実際には実施され得ない。
【００３９】
非同期集積回路では、レーザ攻撃がないとき、電流Ｉccは一般にピーク７７、７８を含まないが、略一定でありゼロでないレベルを有する。この場合には、検出回路４２はサンプラ６４を含まないことが可能である。基準電圧Ｖref は、レーザ攻撃がないとき、電圧Ｖcompが基準電圧Ｖref より高いように決定される。その結果信号ＯＵＴは、例えば低レベルにある。連続レーザ攻撃又はパルスレーザ攻撃では、電流レベルＩccは上昇する。基準電圧Ｖref は、レーザ攻撃中では電圧Ｖcompが基準電圧Ｖref より低くなるように決定される。その結果信号ＯＵＴは高い状態に切り換わる。それによって、低い状態から高い状態への信号ＯＵＴの切り換えがレーザ攻撃の検出に直接相当する。
【００４０】
一般的には、本発明は、バイアス印加デバイスによって供給される電流Ｉccの継続的な増加の検出を提供する。継続的な増加は、図５の信号７０と信号７２との比較によって図示されているように、同期パルスの期間より長く続く増加を意味する。
【００４１】
図６は保護デバイス４２の保護シールド４４を製造する方法の一例を示すブロック図である。
【００４２】
第１ステップ９２では、例えばＰ型ドープ処理された単結晶シリコン基板１２を供給する。次に、基板１２への打ち込みを行う。一例として、約１．１０１３原子／ｃｍ2 の投与及び約１．５ＭｅＶのエネルギでリンの注入を行う。次に領域４４を形成する。領域４４は、基板１２の上面１３から１乃至数マイクロメートル、例えば基板１２の上面１３から１．７μｍの深さから下方に設けられる。
【００４３】
ステップ９４では、Ｎ型ウェル２４及び領域４６を形成するために浅い注入を行う。一例として、約７．１０１２原子／ｃｍ2 の投与及び約４４０ｋｅＶのエネルギでリンの注入を行う。注入により、上面１３から基板１２に下方へ１乃至数マイクロメートル、例えば上面１３から１．７μｍの深さにＮ型領域２４、４６を設ける。領域２４、２６は、スクリーン４４との電気的連続性を確保すべく基板１２の十分深くに設けられる。
【００４４】
ステップ９６では、Ｐ型ウェル２２を形成するための注入を行う。一例として、ホウ素の注入を、約５．１０１２原子／ｃｍ2 の投与及び約２００ｋｅＶのエネルギで行う。
【００４５】
特定の集積回路は、基板から生じる電気的障害から集積回路を電気的に分離するために、基板の内部の深い位置に形成され、基板の活性領域の下に設けられたドープ領域から形成された絶縁シールドを備えてもよい。集積回路は、例えば揮発性メモリを備えた集積回路であり、絶縁シールドは、例えばメモリセルのレベルに設けられている。この場合には、このような集積回路を製造する方法は打ち込みステップを備える。従って、本発明に係る本実施形態は、このような集積回路が製造工程を変更することなく実施され得る。保護シールド４４の形成は絶縁シールドの形成と同時に行われ、保護シールド４４は、レーザ攻撃から保護されるべき集積回路の活性領域のレベルに形成されて、絶縁シールドは、基板から絶縁されるべき集積回路の活性領域のレベルに形成される。
【００４６】
図７は、メモリ１０２（ＭＥＭ）を備えた電子回路１００を概略的に示す。メモリは、例えば、前述のような保護デバイスを含む揮発性メモリである。電子回路１００は更に別の集積回路１０４（ＩＣ）を備える。集積回路１０４は、例えば接続部１０６によってメモリ１０２に接続されており、例えばメモリ１０２へのデータの書き込み又はメモリ１０２に記憶されたデータの読み取りを行うためのインターフェース回路である。
【００４７】
本発明の様々な実施形態を説明している。当業者に想起される様々な変更、修正及び改良がなされ得る。特に、本発明は、中性又はＰ型ドープ基板を有し、保護デバイス４２の保護シールド４４がＮ型ドープ領域に相当する集積回路について説明したが、本発明は、Ｎ型ドープ基板又はその表面にＮ型ドープ層を備えた基板にも適用され得ることは明らかである。この場合、コードは基板の内部の深い位置に形成されたＰ型ドープ領域に相当する。
【００４８】
このような変更、修正及び改良は、本開示の一部であり、本発明の本質及び範囲内であることが意図される。従って、前述の説明は一例であって本発明を制限するものではない。本発明は以下の請求項及びその均等物によってのみ制限される。
【符号の説明】
【００４９】
１０  集積回路
１２  基板
１３  表面
１４  絶縁層
２２  Ｐ型ドープ領域
２４  Ｎ型ドープ領域
２５  絶縁領域
２６  絶縁部分
２７  ゲート
２８  スペーサ
３０  ドープ領域
３２  Ｐ型領域
３４  Ｎ型領域
４０  集積回路
４２  保護デバイス
４４  Ｎ型ドープ領域、保護シールド、スクリーン
４８  Ｐ型ドープ領域
５０  集積回路
５２  主供給回路
５４  バイアス印加デバイス、２次供給ユニット
５５  調整ユニット
５６  抵抗器
５８  電流源
６０  検出回路
６２  比較器
６４  サンプラ、スイッチ
１００  電子回路、電子システム
１０２  メモリ
１０４  集積回路
１０６  接続部
Ｔ１  Ｐチャネルトランジスタ
Ｔ２  Ｎチャネルトランジスタ
Ｔ３  ＮチャネルＭＯＳトランジスタ
Ｔ４  ＮチャネルＭＯＳトランジスタ
Ｅ  ノード
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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