(57)【特許請求の範囲】
【請求項１】
半導体素子の下部コンタクト領域上に配置され、上部面を有する第１層間絶縁膜と、
前記第１層間絶縁膜を貫通する第１開口部内に配置され、前記下部コンタクト領域と接触して第１幅の上部を有する第１導電パターンと、
前記第１層間絶縁膜上に配置された第２層間絶縁膜と、
前記第２層間絶縁膜を貫通する第２開口部内に配置され、前記第１導電パターンの上部面と接触され、前記第１幅より狭い第２幅の下部を有する第２導電パターンと、
前記第１層間絶縁膜上の前記第２層間絶縁膜を貫通する第３開口部内に配置され、前記第２導電パターンに水平方向に隣接する上部面が前記第２導電パターンの上部面と同じ高さに位置し、下部面が前記第２導電パターンの下部面より高い位置に位置する第３導電パターンと、を含み、
前記第１導電パターンは、前記第１導電パターンの上部に位置した導電性バリア膜を含み、前記第３導電パターンより相対的に下にあり、
前記第１導電パターンの上部面は、前記第１層間絶縁膜の上部面に対して相対的にリセスされて、前記第１導電パターンの上部面の前記下部コンタクト領域に相対的な高さは、前記第１層間絶縁膜の上部面の前記下部コンタクト領域に相対的な高さより低いことを特徴とする半導体素子。
【請求項２】
前記第２開口部の側壁に位置した絶縁性ライナースペーサをさらに含み、前記第２開口部の底部の幅は、前記第１幅と同一であるか、又は狭いことを特徴とする請求項１に記載の半導体素子。
【請求項３】
前記第２開口部の側壁に位置した絶縁性ライナースペーサをさらに含み、前記第２開口部の底部の幅は、前記第１幅より広いことを特徴とする請求項１に記載の半導体素子。
【請求項４】
前記第１層間絶縁膜の上部境界に沿って延びる前記第１導電パターン及び前記第３導電パターン間の漏れ電流の通路は、前記第１導電パターン及び前記第３導電パターン間の水平距離より長い長さを有することを特徴とする請求項１〜３のいずれか一項に記載の半導体素子。
【請求項５】
前記第１層間絶縁膜の上部境界に沿って延びる前記第２導電パターンの底面及び前記第３導電パターンの底面間の拡散通路は、前記第２導電パターン及び前記第３導電パターン間の水平距離より長い長さを有することを特徴とする請求項１〜４のいずれか一項に記載の半導体素子。
【請求項６】
前記第１層間絶縁膜及び前記第２層間絶縁膜間に介在したエッチング停止膜をさらに含むことを特徴とする請求項１〜５のいずれか一項に記載の半導体素子。
【請求項７】
前記第１導電パターンは、半導体素子の水平方向に延び、前記下部コンタクト領域より相対的に上に配置された配線ラインと、導電性プラグのうち、何れか一つであり、
前記第２導電パターンは、半導体素子の水平方向に延び、前記第１導電パターンより相対的に上に配置された配線ラインと、導電性プラグのうち、何れか一つであることを特徴とする請求項１〜６のいずれか一項に記載の半導体素子。
【請求項８】
前記第１導電パターンの上部面上の前記第１開口部の側壁上に配置された側壁スペーサをさらに含むことを特徴とする請求項１〜７のいずれか一項に記載の半導体素子。
【請求項９】
前記下部コンタクト領域は、基板、基板のドーピングされた領域、エピタキシャル層、トランジスタのゲート電極、シリサイド領域及び導電性コンタクトのうち、少なくとも一つを含むことを特徴とする請求項１〜８のいずれか一項に記載の半導体素子。
【請求項１０】
前記半導体素子は、不揮発性記憶素子、揮発性記憶素子、ＤＲＡＭ素子、ＳＲＡＭ素子、ＮＡＮＤ型フラッシュ記憶素子、ＮＯＲ型フラッシュ記憶素子、ＰＲＡＭ素子、ＭＲＡＭ素子及びＲＲＡＭ素子のうち、何れか一つであることを特徴とする請求項１〜９のいずれか一項に記載の半導体素子。
【請求項１１】
半導体基板の下部コンタクト領域上に配置され、上部面を有する第１層間絶縁膜を提供するステップと、
前記第１層間絶縁膜内に前記下部コンタクト領域を露出させる第１開口部を形成するステップと、
前記第１開口部内に配置され、前記下部コンタクト領域と接触して第１幅の上部を有する第１導電パターンを提供するステップと、
前記第１導電パターンの上部に導電性バリア膜を提供するステップと、
前記第１層間絶縁膜上に第２層間絶縁膜を提供するステップと、
前記第２層間絶縁膜内に前記導電性バリア膜を露出させる第２開口部を形成するステップと、
前記第２開口部内に配置され、前記第１導電パターンの上部面と接触し、前記第１幅より狭い第２幅の下部を有する第２導電パターンを提供するステップと、
前記第１層間絶縁膜上の前記第２層間絶縁膜を貫通する第３開口部内に配置され、水平方向に前記第２導電パターンと隣接する上部面が前記第２導電パターンの上部面と同じ高さに位置し、下部面が前記第２導電パターンの下部面より高い位置に位置する第３導電パターンを提供するステップと、を含み、
前記第１導電パターンは、前記第３導電パターンより相対的に下に配置され、
前記第１導電パターンの上部面は、前記第１層間絶縁膜の上部面に対して相対的にリセスされて、前記第１導電パターンの上部面の前記下部コンタクト領域に相対的な高さは、前記第１層間絶縁膜の上部面の前記下部コンタクト領域に相対的な高さより低いことを特徴とする半導体素子の形成方法。
【請求項１２】
前記第２開口部の側壁に絶縁性ラインスペーサを形成するステップをさらに含み、前記第２開口部の下部の幅は、前記第１幅と同一であるか、又は狭いことを特徴とする請求項１１に記載の半導体素子の形成方法。
【請求項１３】
前記第２開口部の側壁に絶縁性ラインスペーサを形成するステップをさらに含み、前記第２開口部の下部の幅は、前記第１幅より広いことを特徴とする請求項１１に記載の半導体素子の形成方法。
【請求項１４】
前記第１層間絶縁膜の上部境界に沿って延びる前記第１導電パターン及び前記第３導電パターン間の漏れ電流の通路は、前記第１導電パターン及び前記第３導電パターン間の水平距離より長い長さを有することを特徴とする請求項１１〜１３のいずれか一項に記載の半導体素子の形成方法。
【請求項１５】
前記第１層間絶縁膜の上部境界に沿って延びる前記第２導電パターンの底面及び前記第３導電パターンの底面間の拡散通路は、前記第２導電パターン及び前記第３導電パターン間の水平距離より長い長さを有することを特徴とする請求項１１〜１４のいずれか一項に記載の半導体素子の形成方法。
【請求項１６】
前記第２層間絶縁膜を提供する前に、前記第１層間絶縁膜上にエッチング停止膜を提供するステップをさらに含み、前記第１層間絶縁膜内に第１開口部を形成するステップ及び前記第１開口部内に前記第１導電パターンを提供するステップは、前記エッチング停止膜を提供する前に行われることを特徴とする請求項１１〜１５のいずれか一項に記載の半導体素子の形成方法。
【請求項１７】
前記第２層間絶縁膜を提供する前に、前記第１層間絶縁膜上にエッチング停止膜を提供するステップをさらに含み、前記第１層間絶縁膜内に第１開口部を形成するステップ及び前記第１開口部内に前記第１導電パターンを提供するステップは、前記エッチング停止膜を形成した後に行われることを特徴とする請求項１１〜１５のいずれか一項に記載の半導体素子の形成方法。
【請求項１８】
前記第１導電パターンを提供するステップは、半導体素子の水平方向に延び、前記下部コンタクト領域より相対的に上に配置された配線ラインを提供するステップと、導電性プラグを提供するステップのうち、何れか一つを含み、
前記第２導電パターンを提供するステップは、半導体素子の水平方向に延び、前記第１導電パターンより相対的に上に配置された配線ラインを提供するステップと、導電性プラグを提供するステップとのうち、何れか一つを含むことを特徴とする請求項１１〜１７のいずれか一項に記載の半導体素子の形成方法。
【請求項１９】
前記第１導電パターンの上部面上に位置した前記第１開口部の側壁上に側壁スペーサを提供するステップをさらに含むことを特徴とする請求項１１〜１８のいずれか一項に記載の半導体素子の形成方法。
【請求項２０】
前記下部コンタクト領域は、基板、基板のドーピングされた領域、エピタキシャル層、トランジスタのゲート電極、シリサイド領域及び導電性コンタクトのうち、少なくとも一つであることを特徴とする請求項１１〜１９のいずれか一項に記載の半導体素子の形成方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体素子及びその形成方法に関し、特に、層間導電性コンタクトを含む半導体素子及びその形成方法に関する。
【背景技術】
【０００２】
半導体素子が高集積化されるにつれて、半導体素子に対する高速化、低消費電力化など、半導体素子に対する要求が増加しつつある。このような要求に応えるために、半導体素子は、低キャパシタンス化及び低抵抗化を進める必要がある。また、半導体素子の形成に使用されるパターンがますます小さくなっていることから、隣接したパターン間の間隔（ｓｐａｃｅ）がますます小さくなっており、これに伴って、隣接したパターン及び半導体素子の要素間に漏れる漏れ電流の増加の可能性が指摘されている。
【０００３】
例えば、現在の半導体素子に対する共通した形状（ｃｏｎｆｉｇｕｒａｔｉｏｎ）によると、タングステンからなる層間コンタクトは、第１層間誘電膜内に形成され、エッチング停止膜（例えば、シリコン窒化物）が第１層間誘電膜上に形成され、第２層間誘電膜が前記エッチング停止膜上に形成される。次に、ビットラインパターンが前記第２層間誘電膜内に形成されて、その下にある層間コンタクトと接続される。エッチング停止膜と第１層間誘電膜との間の接着力は、通常弱くなる。その結果、前記ビットラインパターンが銅で形成されるときには、前記エッチング停止膜と第１層間誘電膜との間の界面（ｉｎｔｅｒｆａｃｅ）に沿って銅の拡散が発生しうる。前記エッチング停止膜を使用しない場合には、銅の拡散が第１層間誘電膜及び第２層間誘電膜間の界面に沿って発生しうる。
【０００４】
半導体素子がますます高集積化されるにつれて、隣接したビットラインパターンは、互いに極めて近接されてきており、また、隣接したビットラインパターン間の漏れ電流の可能性は増加している。特に、エッチング停止膜及び第１層間誘電膜間の界面又は第１及び第２層間誘電膜間の界面に沿って銅が拡散することによって、前記隣接したビットラインパターン間の漏れ電流の可能性が増加するおそれがある。その上、前記ビットラインコンタクト及び層間コンタクト間の距離が減少することによって、前記ビットラインパターンとその下にある層間コンタクトとの間のミスアライメントが増加するおそれもある。これにより、層間コンタクトと隣接したビットラインパターンとの間の第２形態の漏れ電流が発生するおそれがある。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明は、上述の問題点に鑑みてなされたもので、その目的は、隣接した配線ライン間又はその下にある層間コンタクトプラグ及び隣接した配線間の漏れ電流を最小化することができる半導体素子及びその形成方法を提供することにある。
【課題を解決するための手段】
【０００６】
上記の目的を達成すべく、本発明の一実施の形態による半導体素子は、半導体素子の下部コンタクト領域（ｕｎｄｅｒｌｙｉｎｇ ｃｏｎｔａｃｔ ｒｅｇｉｏｎ）上に配置され、上部面を有する第１層間絶縁膜と、前記第１層間絶縁膜を貫通する第１開口部内に配置され、第１幅の上部を有する第１導電パターンと、前記第１層間絶縁膜上に配置された第２層間絶縁膜と、前記第１導電パターンの上部面と接触され、前記第１幅より狭い第２幅の下部を有する第２導電パターンと、前記第１層間絶縁膜上に配置され、前記第２導電パターンに水平方向に隣接する第３導電パターンと、を含むことができる。前記第１導電パターンは、前記第１導電パターンの上部に位置した導電性バリア膜を含み、前記第３導電パターンより相対的に下にある。前記第１導電パターンの上部面は、前記第１層間絶縁膜の上部面に対して相対的にリセスされて、前記第１導電パターンの上部面の前記下部コンタクト領域に相対的な高さは、前記第１層間絶縁膜の上部面の前記下部コンタクト領域に相対的な高さより低い。
【０００８】
一実施の形態によると、前記第２導電パターンは、前記第２層間絶縁膜を貫通する第２開口部内に配置される。
【０００９】
一実施の形態によると、前記半導体素子は、前記第２開口部の側壁に位置した絶縁性ライナースペーサをさらに含むことができ、このとき、前記第２開口部の底部の幅は、前記第１幅と同一であるか、又は狭い。
【００１０】
一実施の形態によると、前記半導体素子は、前記第２開口部の側壁に位置した絶縁性ライナースペーサをさらに含むことができる。このとき、前記第２開口部の底部の幅は、前記第１幅より広いことができる。
【００１１】
一実施の形態によると、前記第１層間絶縁膜の上部境界に沿って延びる前記第１導電パターン及び前記第３導電パターン間の漏れ電流の通路（ｐａｔｈ）は、前記第１導電パターン及び前記第３導電パターン間の水平距離より長い長さを有することが好ましい。
【００１２】
一実施の形態によると、前記第１層間絶縁膜の上部境界に沿って延びる前記第２導電パターンの底面及び前記第３導電パターンの底面間の拡散通路は、前記第２導電パターン及び前記第３導電パターン間の水平距離より長い長さを有することが好ましい。
【００１３】
一実施の形態によると、前記半導体素子は、前記第１層間絶縁膜及び前記第２層間絶縁膜間に介在したエッチング停止膜をさらに含むことができる。
【００１４】
一実施の形態によると、前記第１導電パターンは、半導体素子の水平方向に延び、前記下部コンタクト領域より相対的に上に配置された配線ラインと、導電性プラグのうち、何れか一つでありうる。前記第２導電パターンは、半導体素子の水平方向に延び、前記第１導電パターンより相対的に上に配置された配線ラインと、導電性プラグのうち、何れか一つでありうる。
【００１５】
一実施の形態によると、前記半導体素子は、前記第１導電パターンの上部面上の前記第１開口部の側壁上に配置された側壁スペーサをさらに含むことができる。
【００１６】
一実施の形態によると、前記下部コンタクト領域は、基板、基板のドーピングされた領域、エピタキシャル層、トランジスタのゲート電極、シリサイド領域及び導電性コンタクトのうち、少なくとも一つを含むことができる。
【００１７】
前記半導体素子は、例えば、不揮発性記憶素子、揮発性記憶素子、ＤＲＡＭ素子（ＤＲＡＭ  ｄｅｖｉｃｅ）、ＳＲＡＭ素子（ＳＲＡＭ  ｄｅｖｉｃｅ）、ＮＡＮＤ型フラッシュ記憶素子（ＮＡＮＤ−ｔｙｐｅ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）、ＮＯＲ型フラッシュ記憶素子（ＮＯＲ−ｔｙｐｅ  ｆｌａｓｈ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）、ＰＲＡＭ素子（ＰＲＡＭ  ｄｅｖｉｃｅ）、ＭＲＡＭ素子（ＭＲＡＭ  ｄｅｖｉｃｅ）及びＲＲＡＭ素子（ＲＲＡＭ  ｄｅｖｉｃｅ）のうち、何れか一つでありうる。
【００１８】
また、上記の目的を達成すべく、本発明の他の実施の形態による半導体素子は、半導体素子の下部コンタクト領域上に配置され、上部面を有する第１層間絶縁膜と、前記第１層間絶縁膜を貫通する第１開口部内に配置され、第１幅の上部を有する第１導電パターンと、前記第１層間絶縁膜上に配置された第２層間絶縁膜と、前記第２層間絶縁膜を貫通して前記第１導電パターンの上部面と接触し、前記第１幅より小さな第２幅の下部を有する第２導電パターンと、前記第２層間絶縁膜を貫通して前記第１層間絶縁膜上に配置され、水平方向に前記第２導電パターンと隣接する第３導電パターンと、を含むことができる。前記第１導電パターンは、前記第３導電パターンより相対的に下に配置され、前記第１層間絶縁膜の上部境界に沿って延びる前記第２導電パターンの底面及び前記第３導電パターンの底面間の拡散通路は、前記第２導電パターン及び第３導電パターン間の水平距離より長い長さを有する。
【００１９】
この実施の形態によると、前記第１導電パターンの上部面は、前記第１層間絶縁膜の上部面に対して相対的にリセスされ、前記第１導電パターンの上部面の前記下部コンタクト領域に相対的な高さは、前記第１層間絶縁膜の上部面の前記下部コンタクト領域に相対的な高さより低い請求項１３に記載の半導体素子。
【００２０】
一実施の形態によると、前記第１導電パターンは、前記第１導電パターンの上部に位置した導電性バリア膜を含むことができる。
【００２１】
一実施の形態によると、前記第２導電パターンは、前記第２層間絶縁膜を貫通する第２開口部内に配置されうる。
【００２２】
一実施の形態によると、前記半導体素子は、前記第２開口部の側壁に配置された絶縁性ラインスペーサをさらに含むことができるが、このとき、前記第２開口部の底部の幅は、前記第１幅と同一であるか、又は狭いことができる。
【００２３】
一実施の形態によると、前記半導体素子は、前記第２開口部の側壁に配置された絶縁性ラインスペーサをさらに含むことができ、このとき、前記第２開口部の底部の幅は、前記第１幅より広いことができる。
【００２４】
一実施の形態によると、前記第１層間絶縁膜の上部境界に沿って延びる前記第１導電パターン及び第３導電パターン間の漏れ電流の通路は、前記第１導電パターン及び第３導電パターン間の水平距離より長い長さを有することができる。
【００２５】
この実施の形態によると、前記半導体素子は、前記第１層間絶縁膜及び第２層間絶縁膜間に介在したエッチング停止膜をさらに含むことができる。
【００２６】
一実施の形態によると、前記第１導電パターンは、半導体素子の水平方向に延び、前記下部コンタクト領域より相対的に上に配置された配線ラインと、導電性プラグのうち、何れか一つでありうる。前記第２導電パターンは、半導体素子の水平方向に延び、前記第１導電パターンより相対的に上に配置された配線ラインと、導電性プラグのうち、何れか一つでありうる。
【００２７】
一実施の形態によると、前記半導体素子は、前記第１導電パターンの上部面上の前記第１開口部の側壁上に配置された側壁スペーサをさらに含むことができる。
【００２８】
一実施の形態によると、前記下部コンタクト領域は、基板、基板のドーピングされた領域、エピタキシャル層、トランジスタのゲート電極、シリサイド領域及び導電性コンタクトのうち、少なくとも一つを含むことができる。
【００２９】
上記の目的を達成すべく、半導体素子の形成方法を提供する。この方法は、半導体基板の下部コンタクト領域上に配置され、上部面を有する第１層間絶縁膜を提供するステップと、前記第１層間絶縁膜内に前記下部コンタクト領域を露出させる第１開口部を形成するステップと、
前記第１開口部内に配置され、第１幅の上部を有する第１導電パターンを提供するステップと、前記第１層間絶縁膜上に第２層間絶縁膜を提供するステップと、前記第１導電パターンの上部面と接触し、前記第１幅より狭い第２幅の下部を有する第２導電パターンを提供するステップと、前記第１層間絶縁膜上に水平方向に前記第２導電パターンと隣接する第３導電パターンを提供するステップと、を含むことができる。前記第１導電パターンは、前記第３導電パターンより相対的に下に配置される。前記第１導電パターンの上部面は、前記第１層間絶縁膜の上部面に対して相対的にリセスされて、前記第１導電パターンの上部面の前記下部コンタクト領域に相対的な高さは、前記第１層間絶縁膜の上部面の前記下部コンタクト領域に相対的な高さより低い。
【００３０】
一実施の形態によると、前記第１導電パターンを提供するステップは、前記第１導電パターンの上部に導電性バリア膜を提供するステップを含むことができる。
【００３１】
一実施の形態によると、前記第２導電パターンを提供するステップは、前記第２層間絶縁膜内に前記第１導電パターンの上部面を露出させる第２開口部を形成するステップと、前記第２開口部内に前記第１導電パターンの上部面と接触する前記第２導電パターンを提供するステップと、を含むことができる。
【００３２】
一実施の形態によると、前記方法は、前記第２開口部の側壁に絶縁性ラインスペーサを形成するステップをさらに含むことができ、このとき、前記第２開口部の下部の幅は、前記第１幅と同一であるか、又は狭いことができる。
【００３３】
この実施の形態によると、前記方法は、前記第２開口部の側壁に絶縁性ラインスペーサを形成するステップをさらに含むことができ、このとき、前記第２開口部の下部の幅は、前記第１幅より広いことができる。
【００３４】
一実施の形態によると、前記第１層間絶縁膜の上部境界に沿って延びる前記第１導電パターン及び前記第３導電パターン間の漏れ電流の通路は、前記第１導電パターン及び前記第３導電パターン間の水平距離より長い長さを有することが好ましい。
【００３５】
一実施の形態によると、前記第１層間絶縁膜の上部境界に沿って延びる前記第２導電パターンの底面及び前記第３導電パターンの底面間の拡散通路は、前記第２導電パターン及び前記第３導電パターン間の水平距離より長い長さを有することが好ましい。
【００３６】
一実施の形態によると、前記方法は、前記第２層間絶縁膜を提供する前に、前記第１層間絶縁膜上にエッチング停止膜を提供するステップをさらに含むことができ、このとき、前記第１層間絶縁膜内に第１開口部を形成するステップ及び前記第１開口部内に前記第１導電パターンを提供するステップは、前記エッチング停止膜を提供する前に行われることができる。
【００３７】
一実施の形態によると、前記方法は、前記第２層間絶縁膜を提供する前に、前記第１層間絶縁膜上にエッチング停止膜を提供するステップをさらに含むことができ、このとき、前記第１層間絶縁膜内に第１開口部を形成するステップ及び前記第１開口部内に前記第１導電パターンを提供するステップは、前記エッチング停止膜を形成した後に行われることができる。
【００３８】
一実施の形態によると、前記第１導電パターンを提供するステップは、半導体素子の水平方向に延び、前記下部コンタクト領域より相対的に上に配置された配線ラインを提供するステップと、導電性プラグを提供するステップのうち、何れか一つを含み、前記第２導電パターンを提供するステップは、半導体素子の水平方向に延び、前記第１導電パターンより相対的に上に配置された配線ラインを提供するステップと、導電性プラグを提供するステップとのうち、何れか一つを含むことができる。
【００３９】
一実施の形態によると、前記方法は、前記第１導電パターンの上部面上に位置した前記第１開口部の側壁上に側壁スペーサを提供するステップをさらに含むことができる。
【００４０】
一実施の形態によると、前記方法は、前記下部コンタクト領域は、基板、基板のドーピングされた領域、エピタキシャル層、トランジスタのゲート電極、シリサイド領域及び導電性コンタクトのうち、少なくとも一つでありうる。
【発明の効果】
【００４１】
本発明によると、第１導電パターンの上部面は、第１層間絶縁膜の上部面より低く、第２導電パターンの下部の第２幅は、前記第１導電パターンの上部の第１幅より狭い。これにより、第１導電パターンと、第２導電パターンに水平方向に隣接した第３導電パターン間の漏れ電流の通路が増加する。また、第２導電パターン及び第３導電パターン間の拡散通路が増加する。その結果、従来の漏れ電流を最小化することができる。
【発明を実施するための最良の形態】
【００４２】
以下、添付した図面を参照して、本発明の好ましい実施の形態を詳しく説明する。しかし、本発明は、ここで説明される実施の形態に限定されるものではなく、他の形態に具体化されることもできる。むしろ、ここで紹介される実施の形態は、開示された内容が徹底的に完全になるように、そして当業者に本発明の思想を十分に伝達するために提供されるものである。図面において、層（又は膜）及び領域の厚さは、明確性のために誇張されて示されている。また、層（又は膜）が他の層（又は膜）又は基板「上」にあると説明される場合、それは、他の層（又は膜）又は基板上に直接的に形成されるか、又はそれらの間に第３の層（又は膜）が介在されうる。明細書全般にわたって同じ参照番号で表示された部分は、同じ構成要素を示す。
【００４３】
図１Ａは、本発明の一実施の形態による、下にある層間コンタクトプラグに接続された隣接した配線ラインを含む半導体素子を示す平面図で、図１Ｂは、図１ＡのI−I’線に沿う断面図であり、図２Ａ、図２Ｂ及び図２Ｃは、本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。
【００４４】
図１Ａ、図１Ｂ及び図２Ａを参照すると、半導体基板１００内に隔離領域１０２が提供される。素子の活性領域１０４又はコンタクトされる他の領域が前記隔離領域１０２の間に画定される。例えば、前記活性領域１０４の上部は、不純物によりドーピングされる。参照符号１０６は、ドーピングされた領域１０６に該当する。
【００４５】
これとは異なり、層間導電パターンにより接触される他のタイプのコンタクト領域が適用されうる。例えば、前記領域１０４、１０６は、トランジスタの端子（例えば、ゲート、ソース又はドレイン）又は前記トランジスタの端子上のシリサイド領域でありうる。
【００４６】
図２Ａ〜図２Ｃに示すように、第１層間絶縁膜１０８が下部構造上に形成される。一実施の形態によると、前記第１層間絶縁膜１０８は、酸化シリコンを含むことができる。前記第１層間絶縁膜１０８がパターニングされて、前記第１層間絶縁膜１０８内に第１開口部１１０ａが形成される。前記第１開口部１１０ａは、下にある活性領域１０４を露出させる。この例において、図１に示したように、前記第１開口部１１０ａは、幅Ｗ１ａを有する。前記第１開口部１１０ａの上部は、前記幅Ｗ１ａを有することができる。前記第１開口部１１０ａは、完全に垂直な側壁を有しなくても良い。例えば、エッチング工程の特性によって、前記第１開口部１１０ａは、傾いた側壁を有することもできる。前記開口部１１０ａ内の導電パターンから金属元素が前記第１層間絶縁膜１０８に拡散するのを防止するために、前記開口部１１０ａ内にバリア膜（ｂａｒｒｉｅｒ  ｌａｙｅｒ）が形成されうる。
【００４７】
上述した結果の構造物に導電膜を提供する。前記導電膜は、前記開口部１１０ａを満たし、前記活性領域１０４と接触される。一実施の形態によると、前記導電膜は、物理気相成長法（ＰＶＤ）、化学気相蒸着法（ＣＶＤ）又は無電解メッキ法（ｅｌｅｃｔｒｏｌｅｓｓ  ｐｌａｔｉｎｇ  ｍｅｔｈｏｄ）を使用して蒸着されたタングステン膜を含むことができる。次に、前記導電膜を平坦化する。その結果、前記第１開口部１１０ａ内に第１導電パターン１１２ａが形成される。前記導電膜は、高集積製造工程のための安定な導電物質から形成されうる。例えば、前記導電膜は、アルミニウム又は銅のように低い比抵抗を有する金属を含むことができる。また、前記導電膜は、ウェット膜（ｗｅｔｔｉｎｇ  ｌａｙｅｒ）又はバリア膜を含むことができる。例えば、前記ウェット膜又はバリア膜は、チタニウム、タンタル、モリブデン、窒化チタニウム（ＴｉｘＮｙ）、窒化タンタル（ＴａｘＮｙ）、チタニウム−ジルコニウム（ＴｉｘＺｒｙ）、窒化チタニウム−ジルコニウム（ＴｉｘＺｒｙＮｚ）、窒化ニオブ（ＮｂｘＮｙ）、窒化ジルコニウム（ＺｒｘＮｙ）、窒化タングステン（ＷｘＮｙ）、窒化バナジウム（ＶｘＮｙ）、窒化ハフニウム（ＨｆｘＮｙ）、窒化モリブデン（ＭｏｘＮｙ）、窒化レニウム（ＲｅｘＮｙ）及び窒化チタニウム−シリコン（ＴｉｘＳｉｙＮｚ）のうち少なくとも一つを含むことができる。
【００４８】
図２Ｂに示すように、前記第１導電パターン１１２ａの上部が前記第１開口部１１０ａ内にリセス（ｒｅｃｅｓｓｅｄ）される。前記リセス工程は、化学的機械的研磨工程（ＣＭＰ  ｐｒｏｃｅｓｓ、Ｃｈｅｍｉｃａｌ−Ｍｅｃｈａｎｉｃａｌ  ｐｏｌｉｓｈｉｎｇ  ｐｒｏｃｅｓｓ）、エッチバック工程（ｅｔｃｈ−ｂａｃｋ  ｐｒｏｃｅｓｓ）又はドライエッチング工程（ｄｒｙｅｔｃｈ  ｐｒｏｃｅｓｓ）により行われうる。前記リセス工程が化学的機械的研磨工程により行われる場合に、前記第１導電パターン１１２ａの上部を除去することに対し、前記第１層間絶縁膜１０８の上部のエッチングを最小化するか、又はエッチングを防止するスラリーが選択されうる。結果的に、リセスされた導電パターン１１２ａは、前記第１層間絶縁膜１０８の上部面より下に位置し、前記第１開口部１１０ａ内に配置される。また、前記リセスされた第１導電パターン１１３ａは、前記第１開口部１１０ａの幅Ｗ１ａと同一であるか、又はマージン（ｍａｒｇｉｎ）分だけ狭くすることができる。
【００４９】
バリア膜パターン１１４が前記リセスされた第１導電パターン１１３ａの上部面上に提供される。前記バリア膜パターン１１４は、前記リセスされた第１導電パターン１１３ａ及びその上に形成された導電物質１２５（図２Ｃを参照）間の反応を防止する機能を果たすことができる。例えば、前記バリア膜パターン１１４は、化学気相蒸着法（ＣＶＤ）、原子層積層法（ＡＬＤ）又は無電解メッキ法により形成されたＣｏＷＰ、ＣｏＰ及びＣｏＢのうち少なくとも一つを含むことができる。前記バリア膜パターン１１４が適用される場合に、前記バリア膜パターン１１４の上部面は、前記第１層間絶縁膜１０８の上部面より下に配置される。これにより、結合された前記リセスされた第１導電パターン１１３ａ及びバリア膜パターン１１４は、前記第１開口部１１０ａ内にリセスされる。すなわち、前記結合されたリセスされた第１導電パターン１１３ａ及びバリア膜パターン１１４の上部面は、前記第１層間絶縁膜１０８の上部面より下に配置される。
【００５０】
上述した結果の構造物上にエッチング停止膜１１６が供給される。前記エッチング停止膜１１６は、コンフォーマルに形成される。これにより、前記エッチング停止膜１１６は、前記第１開口部１１０ａの露出した上部側壁をコーティング（ｃｏａｔｉｎｇ）することができる。一実施の形態によると、前記エッチング停止膜１１６は、窒化シリコン（ＳｉＮ）、炭化シリコン（ＳｉＣ）及び窒化炭化シリコン（ＳｉＣＮ）のうち少なくとも一つからなる単一層又は多層を含むことができる。前記エッチング停止膜１１６は、後続に形成される第２層間絶縁膜１１８に対して、エッチング選択比を有する絶縁物質から形成されることが好ましい。前記第１層間絶縁膜１０８が前記第２層間絶縁膜１１８に対してエッチング選択比を有する場合に、前記エッチング停止膜１１６は省略できる。
【００５１】
続いて図２Ｂに示すように、第２層間絶縁膜１１８が上述した結果の構造物上に供給される。前記第１層間絶縁膜１０８は、隣接したパターン間の干渉を減少させうる低誘電物質（ｌｏｗ−ｋ  ｍａｔｅｒｉａｌ）を含むことが好ましい。例えば、前記第１層間絶縁膜１０８は、シリコン酸化物（ｓｉｌｉｃｏｎ  ｏｘｉｄｅ）又はＳｉＣＯＨなどを含むことができる。前記第２層間絶縁膜１１８をパターニングして、前記第２層間絶縁膜１１８内に第２開口部１２０ａ、１２０ｂを形成する。この場合に、前記第２開口部１２０ａ、１２０ｂのうち、第１番目の第２開口部１２０ａは、前記リセスされた第１導電パターン１１３ａ又は前記リセスされた第１導電パターン１１３ａ上の前記バリア膜パターン１１４を露出させる。前記第１番目の第２開口部１２０ａは、幅Ｗ２ａを有する。前記第１番目の第２開口部１２０ａの幅Ｗ２ａは、前記第１開口部１１０ａの幅Ｗ１ａより狭い。前記第１番目の第２開口部１２０ａに隣接した第２番目の第２開口部１２０ｂは、前記第１層間絶縁膜１０８の上部面を露出させることができる。バリア膜（図示せず）が前記第２開口部１２０ａ、１２０ｂ内に形成されうる。前記第２開口部１２０ａ、１２０ｂ内のバリア膜は、金属元素（例えば、銅元素）が前記第２開口部１２０ａ、１２０ｂ内の導電パターンから前記第２層間絶縁膜１１８に拡散するのを防止する。前記第２開口部１２０ａ、１２０ｂ内のバリア膜は、窒化チタニウム（ＴｉＮ）、窒化タンタル（ＴａＮ）、タンタル（Ｔａ）及び窒化タングステンのうち、少なくとも一つを含む単一層又は多層を含むことができる。
【００５２】
図２Ｃに示すように、金属シード層（ｍｅｔａｌ  ｓｅｅｄ  ｌａｙｅｒ）が物理気相成長法等によって前記第２開口部１２０ａ、１２０ｂを含む構造物上に提供されうる。前記金属シード層は、例えば、銅シード層でありうる。次に、低い電気的比抵抗を有する導電物質１２５を前記第２開口部１２０ａ、１２０ｂが満たされるまで供給する。例えば、前記導電物質１２５は、電気メッキ法による銅又は初臨界流体（ｓｕｐｅｒ−ｃｒｉｔｉｃａｌ  ｆｌｕｉｄ）による銅などを含むことができる。次に、化学的機械的研磨工程を用いて導電物質１２５を導電パターン１２５ａ、１２５ｂに分離させる。例えば、素子のビットラインを分離させることができる（前記導電パターン１２５ａ、１２５ｂは、ビットラインでありうる。）第１番目の第２導電パターン１２５ａは、前記第１番目の第２開口部１２０ａ内に配置され、第２番目の第２導電パターン１２５ｂは、前記第２番目の第２開口部１２０ｂ内に配置される。
【００５３】
図１Ｂに示すように、最終的な素子は、前記第１層間絶縁膜１０８の上部面より低い上部面を有し、前記幅Ｗ１ａを有するリセスされた第１導電パターン１１３ａ、又は前記第１層間絶縁膜１０８の上部面より低い上部面を有し、前記幅Ｗ１ａを有する前記結合されたリセスされた第１導電パターン／バリア膜パターン１１３ａ／１１４を有する。以下、説明の便宜のために、前記リセスされた第１導電パターン１１３ａの実施の形態及び前記結合されたリセスされた第１導電パターン／バリア膜パターン１１３ａ／１１４の実施の形態は、総括的に「リセスされた第１導電パターン１１３ａ」と称する。すなわち、以下の説明において「リセスされた第１導電パターン１１３ａ」ということは、前記リセスされた第１導電パターン１１３ａの実施の形態又は前記結合されたリセスされた第１導電パターン／バリア膜パターン１１３ａ／１１４の実施の形態を意味する。
【００５４】
前記第１番目の第２導電パターン１２５ａの底面は、前記リセスされた第１導電パターン１１３ａの上部面と接触される。さらに詳細に説明すると、前記第１番目の第２導電パターン１２５ａの底面は、前記第１リセスされた導電パターン１１３ａの上部面と共に前記第１層間絶縁膜１０８の上部面より低い位置で接触面を形成する。また、前記第１番目の第２導電パターン１２５ａの底面、底部又は下部は、前記幅Ｗ２ａを有する。このとき、前記幅Ｗ２ａは、前記リセスされた第１導電パターン１１３ａの幅Ｗ１ａより狭い。隣接した前記第２番目の第２導電パターン１２５ｂは、前記リセスされた第１導電パターン１１３ａから水平方向に第１距離Ｓ１ａで離隔している。また、隣接した前記第２番目の第２導電パターン１２５ｂは、前記第１番目の第２導電パターン１２５ａから水平方向に第２距離Ｓ２ａで離隔している。前記幅Ｗ１ａが前記幅Ｗ２ａより広いので、前記第１距離Ｓ１ａは、前記第２距離Ｓ２ａに比べて狭い。
【００５５】
上述した本発明の実施の形態によるコンタクト形状は、隣接した前記第１番目及び第２番目の第２導電パターン１２５ａ、１２５ｂ間の拡散通路長ＤＬを有する。前記拡散通路長ＤＬは、前記隣接した第２導電パターン１２５ａ、１２５ｂ間の水平方向の前記第２距離Ｓ２ａより長い。これは、前記拡散通路長ＤＬが水平方向の前記第２距離Ｓ２ａだけでなく、前記第１番目の第２導電パターン１２５ａの底面及び前記リセスされた第１導電パターン１１３ａの上部面間の接触面がリセスされたことによるリセス距離も含むため、前記リセス距離は、垂直でありうる。前記リセス距離は、前記第１番目及び第２番目の第２導電パターン１２５ａ、１２５ｂ間の前記拡散通路長ＤＬを効果的に増加させる。増加した前記拡散通路長ＤＬは、前記第１番目及び第２番目の第２導電パターン１２５ａ、１２５ｂ間の漏れ電流を効果的に減少させる。これにより、半導体素子のデザイン制約を緩和させ、かつさらに高集積化した半導体素子を具現できる。
【００５６】
これと共に、本発明の実施の形態によるコンタクト形状は、水平方向の前記第１距離Ｓ１ａより長い前記リセスされた第１導電パターン１１３ａ及び前記第２番目の第２導電パターン１２５ｂ間の漏れ電流の通路長を有する。これは、前記漏れ電流の通路長が前記第１距離Ｓ１ａだけでなく、前記第１導電パターン１１３ａの上部面が前記第１開口部１１０ａ内でリセスされたことによるリセス距離（すなわち、垂直距離）を含むためである。前記リセス距離は、前記漏れ電流の通路長を効果的に増加させる。これにより、半導体素子のデザイン制約を緩和させることができ、かつさらに高集積化した半導体素子を具現できる。
【００５７】
本実施の形態において、前記「リセスされた第１導電パターン」は、プラグ形態（ｐｌｕｇ−ｔｙｐｅ）のコンタクト及びライン形態（ｌｉｎｅ−ｔｙｐｅ）のコンタクトのすべてに使用されうる。また、前記「第２導電パターン」も、プラグ形態のコンタクト及びライン形態のコンタクトのすべてに使用されうる。例えば、前記第１又は第２導電パターンがライン形態のコンタクトを含む場合に、前記第１及び第２導電パターンは、素子の水平方向に延びた半導体記憶素子のビットラインを含むことができる。
【００５８】
他の実施の形態によると、前記第１層間絶縁膜１０８内に前記第１開口部１１０ａを形成する前に、図２Ｂのエッチング停止膜１１６が前記第１層間絶縁膜１０８の上部面上に提供されうる。図２Ａに示すように、次に、前記第１開口部１１０ａは、前記エッチング停止膜１１６及び第１層間絶縁膜１０８を連続的に貫通して、前記活性領域１０４を露出させるように形成されうる。次に、前記導電膜が前記第１開口部１１０ａ内に提供され、これを平坦化して、前記導電パターン１１２ａを形成する。このとき、前記導電パターン１１２ａは、前記エッチング停止膜１１６及び第１層間絶縁膜１０８を連続的に貫通する。次に、図２Ｂに参照して説明したものと同じ方法により、前記第１開口部１１０ａ内に前記リセスされた導電パターン１１３ａを形成する。次に、上述したように、バリア膜パターン１１４を前記リセスされた導電パターン１１３ａの上部面上に提供することができる。以後の工程は、図２Ｂ及び図２Ｃを参照して上述した第２層間絶縁膜１１８の形成、第２開口部１２０ａ、１２０ｂの形成、導電物質１２５の形成及び第２導電パターン１２５ａ、１２５ｂの形成と同様に行うことができる。この実施の形態によると、前記エッチング停止膜１１６は、前記リセスされた第１導電パターン１１３ａの上部面上の前記第１開口部１１０ａの側壁上に存在しない。その代わりに、前記第２層間絶縁膜１１８の物質が前記リセスされた第１導電パターン１１３ａ上の前記第１開口部１１０ａを満たす。
【００５９】
図３は、本発明の他の実施の形態による半導体素子を説明するために、図１ＡのI−I’線に沿う断面図である。この実施の形態は、第２開口部１２０ａ、１２０ｂの側壁にライナースペーサ１６０が存在する点以外に、図１Ｂ及び図２Ａ〜図２Ｃを参照して説明した実施の形態と似ている。この実施の形態によると、前記第２開口部１２０ａ、１２０ｂを形成した後に、ライナースペーサ１６０が前記第２開口部１２０ａ、１２０ｂ内及び前記第２開口部１２０ａ、１２０ｂの側壁に提供される。一実施の形態によると、前記ライナースペーサ１６０は、絶縁物質（例えば、酸化シリコン又は窒化シリコン等）をコンフォーマルに蒸着すること及び前記リセスされた第１導電パターン１１３ａが露出するまで、前記蒸着された絶縁物質をエッチングすることによって形成されうる。前記ライナースペーサ１６０が前記第２開口部１２０ａ、１２０ｂ内に存在することによって、第２導電パターン１２５ａ’、１２５ｂ’は、図１Ｂ及び図２Ａ〜図２Ｃを参照した上述した実施の形態に比べて、さらに減少した幅Ｗ２ａ’を有することができる。これによって、第１水平距離Ｓ１ａ’及び第２水平距離Ｓ２ａ’の臨界距離を増加させる。これにより、隣接した第１番目及び第２番目の第２導電パターン１２５ａ’、１２５ｂ’間の拡散通路距離（図２ＢのＤＬ）をさらに効果的に増加させうる。また、前記リセスされた第１導電パターン１１３ａと隣接した第２番目の第２導電パターン１２５ｂ’との間の漏れ電流の通路長をさらに効果的に増加させうる。
【００６０】
図４は、本発明のさらに他の実施の形態による半導体素子を説明するための図１ＡのI−I’線に沿う断面図である。この実施の形態は、第２開口部１２０ａ’、１２０ｂ’の幅Ｗｇが前記リセスされた第１導電パターン１１３ａの第１幅Ｗ１ａと同一であるか、又は広いことを除き、上述した図３の実施の形態と実質的に似ている。この実施の形態によると、前記第２開口部１２０ａ’、１２０ｂ’を形成した後に、図３のライナースペーサ１６０より広いライナースペーサ１６０’が前記第２開口部１２０ａ’、１２０ｂ’内及び前記第２開口部１２０ａ’、１２０ｂ’の側壁に提供される。上述したように、前記ライナースペーサ１６０’は、絶縁物質（例えば、酸化シリコン又は窒化シリコン等）をコンフォーマルに蒸着すること及び前記リセスされた第１導電パターン１１３ａが露出するまで前記蒸着された絶縁物質をエッチングすることによって形成されうる。図３を参照して説明したように、前記第２開口部１２０ａ’、１２０ｂ’内の前記ライナースペーサ１６０’によって、第２導電パターン１２５ａ、１２５ｂの幅は減少することができる。したがって、本実施の形態は、図３に開示された効果を得ることができる。
【００６１】
図５は、本発明のさらに他の実施の形態による半導体素子を説明するための図１ＡのI−I’線に沿う断面図である。この実施の形態は、前記第１開口部１１０ａの側壁に配置された側壁スペーサ１５０を除き、図１Ｂ及び図２Ａ〜図２Ｃを参照して説明した実施の形態と似ている。この実施の形態によると、前記リセスされた第１導電パターン１１３ａを形成した後に、前記リセスされた導電パターン１１３ａの上部面上の前記第１開口部１１０ａの上部側壁に側壁スペーサ１５０を提供する。前記側壁スペーサ１５０は、前記第１開口部１１０ａ内に配置される。一実施の形態によると、前記側壁スペーサ１５０は、絶縁物質（例えば、酸化シリコン又は窒化シリコン等）をコンフォーマルに蒸着すること及び前記リセスされた第１導電パターン１１３ａが露出するまで、前記蒸着された絶縁物質を異方性エッチングすることによって形成されうる。前記蒸着された絶縁物質を異方性エッチングするとき、前記側壁スペーサ１５０の幅を調節することができる。前記第１開口部１１０ａ内の前記側壁スペーサ１５０によって、前記第１番目の第２導電パターン１２５ａ及び前記リセスされた第１導電パターン１１３ａ間のミスアライメントを調節させることができる。例えば、前記第１番目の第２導電パターン１２５ａのための第２オープニング１２０ａが、前記リセスされた第１導電パターン１１３ａの左側又は右側に偏る場合に、前記側壁スペーサ１５０は、前記第１番目の第２導電パターン１２５ａ及び前記リセスされた第１導電パターン１１３ａ間の接触面を前記リセスされた第１導電パターン１１３ａの外部エッジから離隔させる。これにより、上述した本発明の効果を得ることができる。
【００６２】
図６Ａは、本発明の一実施の形態による、下にある層間コンタクトプラグに接続され、ビットラインパターンの形態を有する隣接した配線ラインを含む不揮発性記憶素子を示す平面図であり、図６Ｂは、図６ＡのII−II’線に沿う断面図である。図６Ｃは、本発明の他の実施の形態による不揮発性記憶素子を説明するための図６ＡのII−II’線に沿う断面図である。図６Ｄは、図６ＡのIII−III’線に沿う断面図である。
【００６３】
図７Ａ−１〜図７Ｅ−１は、図６Ａ〜図６Ｄの不揮発性記憶素子の形成方法を説明するための図６ＡのII−II’線に沿う断面図であり、図７Ａ−２〜図７Ｅ−２は、図６Ａ〜図６Ｄの不揮発性記憶素子の形成方法を説明するための図６ＡのIII−III’線に沿う断面図である。
【００６４】
図６Ａ〜図６Ｄの実施の形態において、不揮発性記憶素子は、半導体基板２００に形成された第１及び第２活性領域２０４ａ、２０４ｂを含む。前記第１及び第２活性領域２０４ａ、２０４ｂは、隔離領域２０２によって画定される（図７Ａ−１及び７Ａ−２参照）。第１番目及び第２番目の第１導電パターン２１８ａ、２１８ｂは、第１及び第２層間絶縁膜２０８、２１２内の第１開口部２１４ａ、２１４ｂを介して延びるように形成される。前記第１番目及び第２番目の第１導電パターン２１８ａ、２１８ｂは、前記第１及び第２活性領域２０４ａ、２０４ｂのドーピング領域２０６ｄと接触される（図７Ｂ−１及び７Ｂ−２参照）。前記第１番目及び第２番目の第１導電パターン２１８ａ、２１８ｂの上部面は、幅Ｗ１ｂを有し、前記第２層間絶縁膜２１２の上部面より相対的にリセスされる（図７Ｃ−１及び図７Ｃ−２参照）。バリア膜パターン２２０ａ、２２０ｂは、前記第１番目及び第２番目の第１導電パターン２１８ａ、２１８ｂの上部面上に含まれることができる。第１番目及び第２番目の第２導電パターン２２８ａ、２２８ｂは、第３層間絶縁膜２２４を貫通する第２開口部２２６ａ、２２６ｂ内にそれぞれ形成されて、前記第１番目及び第２番目の第１導電パターン２１８ａ、２１８ｂとそれぞれ接触される（図７Ｄ−１及び図７Ｄ−２参照）。エッチング停止膜２２２は、第２層間絶縁膜２１２の上部面上に提供されうる（図７Ｅ−１及び図７Ｅ−２参照）。
【００６５】
ワードラインＷＬ、接地選択ラインＧＳＬ、共通ソースラインＣＳＬ及びストリング選択ラインＳＳＬは、素子の第１水平方向に延びる。前記ワードラインＷＬは、基板とゲート電極との間に介在するトンネル膜、電荷格納膜及びブロッキング絶縁膜を含む。前記第１番目及び第２番目の第２導電パターン２２８ａ、２２８ｂは、前記素子の第２水平方向に延びたビットラインを含む。ＮＡＮＤ型不揮発性記憶素子の構造は、上述した図面に示されている。これと同じ原理は、ＮＯＲ型不揮発性記憶素子及び他の不揮発性記憶素子の形状に同様に適用されうる。
【００６６】
上述した実施の形態によると、前記第１番目及び第２番目の第２導電パターン２２８ａ、２２８ｂの幅Ｗ２ｂは、前記第１番目及び第２番目の第１導電パターン２１８ａ、２１８ｂの幅Ｗ１ｂに比べて狭い。その結果、隣接した前記第１番目及び第２番目の第２導電パターン２２８ａ、２２８ｂ間の拡散通路長は、前記パターン２２８ａ、２２８ｂ間の水平距離Ｓ２ｂより長い。また、前記第１番目の第１導電パターン２１８ａ及び前記第２番目の第２導電パターン２２８ｂ間の漏れ電流の通路長は、前記パターン２１８ａ、２２８ｂ間の水平距離Ｓ１ｂより長い。したがって、上述した実施の形態において説明した効果及び形状を得ることができる。
【００６７】
図６Ｃの実施の形態によると、図５を参照した実施の形態と同じ方法により、側壁スペーサ２５０は、第１開口部２１４ａ、２１４ｂの上部内に提供される。したがって、図５を参照して説明した効果を得ることができる。
【００６８】
図８Ａは、本発明の一実施の形態による、下にある層間コンタクトプラグに接続され、ビットラインの形状を有する隣接した配線ラインを含む揮発性記憶素子を示す平面図である。図８Ｂは、図８ＡのIV−IV’線に沿う断面図であり、図８Ｃは、図８ＡのV−V’線に沿う断面図であり、図８Ｄは、図８ＡのVI−VI’線に沿う断面図である。図８Ｅ及び図８Ｆは、本発明の他の実施の形態による揮発性記憶素子を説明するためのそれぞれ図８ＡのIV−IV’及びV−V’線に沿う断面図である。
【００６９】
図９Ａ−１〜図９Ｃ−１は、図８Ａ〜図８Ｆの素子の形成方法を説明するために、図８ＡのIV−IV’線に沿う断面図であり、図９Ａ−２〜図９Ｃ−２は、図８Ａ〜図８Ｆの素子の形成方法を説明するための図８ＡのV−V’線に沿う断面図であり、図９Ａ−３〜図９Ｃ−３は、図８Ａ〜図８Ｆの素子の形成方法を説明するための図８ＡのVI−VI’線に沿う断面図である。
【００７０】
図８Ａ〜図８Ｆの実施の形態によると、揮発性記憶素子は、半導体基板３００内に形成された第１及び第２活性領域３０４ａ、３０４ｂを含む。前記第１及び第２活性領域３０４ａ、３０４ｂは、隔離領域３０２により画定される（図９Ａ−１、図９Ａ−２、図９Ａ−３参照）。ゲートライン構造３０６は、結果物及びドーピング領域３０８ａ、３０８ｂ上に形成される。前記ドーピング領域３０８ａ、３０８ｂは、前記ゲートライン構造３０６間の活性領域に画定される。ビットラインパッド３１０ａ、３１０ｂは、前記第１及び第２活性領域３０４ａ、３０４ｂ上に形成されて、前記活性領域３０４ａ、３０４ｂのドーピング領域３０８ａ、３０８ｂと接触される（図９Ｂ−１、図９Ｂ−２、図９Ｂ−３参照）。第１番目及び第２番目の第１導電パターン３１８ａ、３１８ｂは、第１層間絶縁膜３１４内に形成された第１開口部３１６ａ、３１６ｂを介して延びて、下にある前記ビットラインパターン３１０ａ、３１０ｂと接触される。前記第１番目及び第２番目の第１導電パターン３１８ａ、３１８ｂの上部面は、幅Ｗ１ｃを有し、前記第１層間絶縁膜３１４の上部面より相対的にリセスされる（図９Ｃ−１、図９Ｃ−２、図９Ｃ−３）。本実施の形態において、バリア膜パターン３２１ａ、３２１ｂが前記第１番目及び第２番目のリセスされた第１導電パターン３２０ａ、３２０ｂの上部面上にそれぞれ含まれることができる。もちろん、前記バリア膜パターン３２１ａ、３２１ｂの上部面も、前記第１層間絶縁膜３１４の上部面より相対的に低い。上述したように、第１番目及び第２番目の第２導電パターン３２８ａ、３２８ｂは、第２層間絶縁膜３２４を貫通する第２開口部３２６ａ、３２６ｂを介して延びて、前記第１番目及び第２番目のリセスされた第１導電パターン３２０ａ、３２０ｂとそれぞれ接触される。エッチング停止膜３２２は、前記第２層間絶縁膜３２４の上部面上に提供されうる。キャッピングパターン３３０ａ、３３０ｂは、前記第１番目及び第２番目の第２導電パターン３２８ａ、３２８ｂ上に提供されうる。前記キャッピングパターン３３０ａ、３３０ｂの上部面は、前記第２層間絶縁膜３１４の上部面と共面をなすことができる。
【００７１】
ストレージノードコンタクト３３６は、前記第２及び第１層間絶縁膜３２４、３１４を連続的に貫通するコンタクト孔３３２を介して、下にあるビットラインパッド３１０ａと接触される。次に、下部電極構造３３８は、結果物上に形成されて、前記ストレージノードコンタクト３３６の上部と接触される。キャパシタ誘電膜３４０は、結果物上に形成され、上部電極構造３４２は、結果物上に形成される。
【００７２】
トランジスタゲートラインＧＬ１、ＧＬ２は、素子の第１水平方向に延び、前記第１番目及び第２番目の第２導電パターン３２８ａ、３２８ｂは、素子の第２水平方向に延びたビットラインパターンを含む。上述した図面においてＤＲＡＭ型揮発性記憶素子の構造を開示する。これと同じ原理は、他の揮発性記憶素子の形状に適用されうる。
【００７３】
上述した実施の形態において、前記第１番目及び第２番目の第２導電パターン３２８ａ、３２８ｂの幅Ｗ２ｃは、前記第１番目及び第２番目の第１導電パターン３２０ａ、３２０ｂの幅Ｗ１ｃに比べて狭い。結果的に、隣接した前記第１番目及び第２番目の第２導電パターン３２８ａ、３２８ｂ間の拡散通路長は、前記パターン３２８ａ、３２８ｂ間の水平距離Ｓ２ｃに比べて長い。また、前記第１番目の第１導電パターン３２０ａ及び前記第２番目の第２導電パターン３２８ｂ間の漏れ電流の通路長は、前記パターン３２０ａ、３２８ｂ間の水平距離Ｓ１ｃより長い。したがって、本発明による形状及び上述した実施の形態の効果を得ることができる。
【００７４】
図８Ｅ及び図８Ｆの実施の形態によると、図５の実施の形態と関連した上述した方法によって、側壁スペーサ３５０は、前記第１開口部３１６ａ、３１６ｂの上部内に提供される。したがって、図５を参照した効果を得ることができる。
【００７５】
図１０は、本発明の実施の形態による層間コンタクトを採用した記憶素子を含む記憶システムを示すブロックダイヤグラム（ｂｌｏｃｋ  ｄｉａｇｒａｍ）である。前記記憶システム４００は、メモリ制御機４０２及びメモリモジュール４０４を含む。前記メモリ制御機４０２は、命令及びアドレス信号Ｃ／Ａを生成し、メモリモジュール４０４は、複数の記憶素子４０６を含む。前記メモリモジュール４０４は、前記メモリ制御機４０２から命令及びアドレス信号Ｃ／Ａを受信して、前記記憶素子４０６のうち、少なくとも一つにデータを格納して求める（ＤＡＴＡ  Ｉ／Ｏ）。各記憶素子は、アドレスで呼び出すことができる複数の記憶セル及びデコーダを含む。前記デコーダは、前記命令及びアドレス信号を受信し、また、前記デコーダは、プログラミング動作及び読み出し動作のうち、前記記憶セルのうち、少なくとも一つをアクセスするための熱信号及び行信号を生成する。前記制御機４０２、前記モジュール４０４及び記憶素子４０６を含む前記記憶システム４００の各要素は、本発明による層間導電パターンの形状を採用できる。
【００７６】
上述した本発明による多様な実施の形態は、多様な半導体素子に供給されうる。例えば、上述した本発明による多様な実施の形態は、ＤＲＡＭ素子、ＳＲＡＭ素子、ＮＡＮＤ型フラッシュ記憶素子、ＮＯＲ型フラッシュ記憶素子、ＰＲＡＭ素子、ＭＲＡＭ素子及びＲＲＡＭ素子等のような不揮発性記憶素子又は揮発性記憶素子のうち、何れか一つに適用されうる。
【産業上の利用可能性】
【００７７】
本発明は、ＤＲＡＭ素子、ＳＲＡＭ素子、ＮＡＮＤ型フラッシュ記憶素子、ＮＯＲ型フラッシュ記憶素子、ＰＲＡＭ素子、ＭＲＡＭ素子及びＲＲＡＭ素子等のような不揮発性記憶素子又は揮発性記憶素子に利用することができる。
【図面の簡単な説明】
【００７８】
【図１Ａ】本発明の一実施の形態による、下にある層間コンタクトプラグに接続された隣接した配線ラインを含む半導体素子を示す平面図である。
【図１Ｂ】図１ＡのＩ−Ｉ’線に沿う断面図である。
【図２Ａ】本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。
【図２Ｂ】本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。
【図２Ｃ】本発明の一実施の形態による半導体素子の形成方法を説明するための断面図である。
【図３】本発明の他の実施の形態による半導体素子を説明するための図１ＡのＩ−Ｉ’線に沿う断面図である。
【図４】本発明のさらに他の実施の形態による半導体素子を説明するための図１ＡのＩ−Ｉ’線に沿う断面図である。
【図５】本発明のさらに他の実施の形態による半導体素子を説明するための図１ＡのＩ−Ｉ’線に沿う断面図である。
【図６Ａ】本発明の一実施の形態による、下にある層間コンタクトプラグに接続され、ビットラインパターンの形態を有する隣接した配線ラインを含む不揮発性記憶素子を示す平面図である。
【図６Ｂ】図６ＡのII−II’線に沿う断面図である。
【図６Ｃ】本発明の他の実施の形態による不揮発性記憶素子を説明するための図６ＡのII−II’線に沿う断面図である。
【図６Ｄ】図６ＡのIII−III’線に沿う断面図である。
【図７Ａ−１】図６Ａ〜図６Ｄの不揮発性記憶素子の形成方法を説明するための図６ＡのII−II’線に沿う断面図である。
【図７Ｂ−１】図６Ａ〜図６Ｄの不揮発性記憶素子の形成方法を説明するための図６ＡのII−II’線に沿う断面図である。
【図７Ｃ−１】図６Ａ〜図６Ｄの不揮発性記憶素子の形成方法を説明するための図６ＡのII−II’線に沿う断面図である。
【図７Ｄ−１】図６Ａ〜図６Ｄの不揮発性記憶素子の形成方法を説明するための図６ＡのII−II’線に沿う断面図である。
【図７Ｅ−１】図６Ａ〜図６Ｄの不揮発性記憶素子の形成方法を説明するための図６ＡのII−II’線に沿う断面図である。
【図７Ａ−２】図６Ａ〜図６Ｄの不揮発性記憶素子の形成方法を説明するための図６ＡのIII−III’線に沿う断面図である。
【図７Ｂ−２】図６Ａ〜図６Ｄの不揮発性記憶素子の形成方法を説明するための図６ＡのIII−III’線に沿う断面図である。
【図７Ｃ−２】図６Ａ〜図６Ｄの不揮発性記憶素子の形成方法を説明するための図６ＡのIII−III’線に沿う断面図である。
【図７Ｄ−２】図６Ａ〜図６Ｄの不揮発性記憶素子の形成方法を説明するための図６ＡのIII−III’線に沿う断面図である。
【図７Ｅ−２】図６Ａ〜図６Ｄの不揮発性記憶素子の形成方法を説明するための図６ＡのIII−III’線に沿う断面図である。
【図８Ａ】本発明の一実施の形態による、下にある層間コンタクトプラグに接続され、ビットラインの形状を有する隣接した配線ラインを含む揮発性記憶素子を示す平面図である。
【図８Ｂ】図８ＡのIV−IV’線に沿う断面図である。
【図８Ｃ】図８ＡのV−V’線に沿う断面図である。
【図８Ｄ】図８ＡのVI−VI’線に沿う断面図である。
【図８Ｅ】本発明の他の実施の形態による揮発性記憶素子を説明するための図８ＡのIV−IV’及びV−V’線に沿う断面図である。
【図８Ｆ】本発明の他の実施の形態による揮発性記憶素子を説明するための図８ＡのIV−IV’及びV−V’線に沿う断面図である。
【図９Ａ−１】図８Ａ〜図８Ｆの素子の形成方法を説明するための図８ＡのIV−IV’線に沿う断面図である。
【図９Ｂ−１】図８Ａ〜図８Ｆの素子の形成方法を説明するための図８ＡのIV−IV’線に沿う断面図である。
【図９Ｃ−１】図８Ａ〜図８Ｆの素子の形成方法を説明するための図８ＡのIV−IV’線に沿う断面図である。
【図９Ａ−２】図８Ａ〜図８Ｆの素子の形成方法を説明するための図８ＡのV−V’線に沿う断面図である。
【図９Ｂ−２】図８Ａ〜図８Ｆの素子の形成方法を説明するための図８ＡのV−V’線に沿う断面図である。
【図９Ｃ−２】図８Ａ〜図８Ｆの素子の形成方法を説明するための図８ＡのV−V’線に沿う断面図である。
【図９Ａ−３】図８Ａ〜図８Ｆの素子の形成方法を説明するための図８ＡのVI−VI’線に沿う断面図である。
【図９Ｂ−３】図８Ａ〜図８Ｆの素子の形成方法を説明するための図８ＡのVI−VI’線に沿う断面図である。
【図９Ｃ−３】図８Ａ〜図８Ｆの素子の形成方法を説明するための図８ＡのVI−VI’線に沿う断面図である。
【図１０】本発明の実施の形態による層間コンタクトを採用した記憶素子を含む記憶システムを示すブロックダイヤグラム（ｂｌｏｃｋ  ｄｉａｇｒａｍ）である。
【符号の説明】
【００７９】
１００  半導体基板、
１０２  隔離領域、
１０４  活性領域、
１０６  ドーピングされた領域、
１０８  第１層間絶縁膜、
１１０ａ  第１開口部、
１１２ａ  第１導電パターン、
１１４  バリア膜パターン、
１１６  エッチング停止膜、
１１８  第２層間絶縁膜、
１２０ａ、１２０ｂ  第２開口部
１２５  導電物質、
１２５ａ、１２５ｂ  導電パターン、
４００  記憶システム、
４０２  メモリ制御機、
４０４  メモリモジュール
４０６  記憶素子。
【図１Ａ】
0005588602.tif 000002
【図１Ｂ】
0005588602.tif 000003
【図２Ａ】
0005588602.tif 000004
【図２Ｂ】
0005588602.tif 000005
【図２Ｃ】
0005588602.tif 000006
【図３】
0005588602.tif 000007
【図４】
0005588602.tif 000008
【図５】
0005588602.tif 000009
【図６Ａ】
0005588602.tif 000010
【図６Ｂ】
0005588602.tif 000011
【図６Ｃ】
0005588602.tif 000012
【図６Ｄ】
0005588602.tif 000013
【図７Ａ−１】
0005588602.tif 000014
【図７Ｂ−１】
0005588602.tif 000015
【図７Ｃ−１】
0005588602.tif 000016
【図７Ｄ−１】
0005588602.tif 000017
【図７Ｅ−１】
0005588602.tif 000018
【図７Ａ−２】
0005588602.tif 000019
【図７Ｂ−２】
0005588602.tif 000020
【図７Ｃ−２】
0005588602.tif 000021
【図７Ｄ−２】
0005588602.tif 000022
【図７Ｅ−２】
0005588602.tif 000023
【図８Ａ】
0005588602.tif 000024
【図８Ｂ】
0005588602.tif 000025
【図８Ｃ】
0005588602.tif 000026
【図８Ｄ】
0005588602.tif 000027
【図８Ｅ】
0005588602.tif 000028
【図８Ｆ】
0005588602.tif 000029
【図９Ａ−１】
0005588602.tif 000030
【図９Ｂ−１】
0005588602.tif 000031
【図９Ｃ−１】
0005588602.tif 000032
【図９Ａ−２】
0005588602.tif 000033
【図９Ｂ−２】
0005588602.tif 000034
【図９Ｃ−２】
0005588602.tif 000035
【図９Ａ−３】
0005588602.tif 000036
【図９Ｂ−３】
0005588602.tif 000037
【図９Ｃ−３】
0005588602.tif 000038
【図１０】
0005588602.tif 000039