(57)【特許請求の範囲】
【請求項１】
第１および第２電圧信号を生成する電圧信号発生回路と、
位相の異なる第１および第２クロック信号を用いて駆動され、前記第１および第２電圧信号のレベルに応じて信号のシフト方向が切り替わる多段のシフトレジスタと
を備える走査線駆動回路であって、
前記電圧信号発生回路は、
初期化信号が供給される初期化端子と、
前記第１および第２クロック信号がそれぞれ供給される第１および第２クロック端子と、
前記初期化信号の活性化に応じて、前記第１および第２クロック信号の活性化の順番を判定し、その判定結果に基づいて前記第１および第２電圧信号のレベルを設定する判定回路とを備える
ことを特徴とする走査線駆動回路。
【請求項２】
請求項１記載の走査線駆動回路であって、
前記シフトレジスタの動作を開始させるスタートパルスが供給される入力端子をさらに備え、
前記判定回路は、
前記第１および第２クロック信号の活性化の順番を、前記スタートパルスが活性化した後、前記第１および第２クロック信号のどちらが先に活性化するかによって判定する
ことを特徴とする走査線駆動回路。
【請求項３】
請求項２記載の走査線駆動回路であって、
前記判定回路は、
前記第１電圧信号のレベルを設定する第１電圧信号設定部と、
前記第２電圧信号のレベルを設定する第２電圧信号設定部とを含み、
前記第１電圧信号設定部は、
前記スタートパルスが活性化した後、前記第１クロック信号が前記第２クロック信号より先に活性化すると前記第１電圧信号を活性レベルに設定し、
前記第２電圧信号設定部は、
前記スタートパルスが活性化した後、前記第２クロック信号が前記第１クロック信号より先に活性化すると前記第２電圧信号を活性レベルに設定する
ことを特徴とする走査線駆動回路。
【請求項４】
請求項３記載の走査線駆動回路であって、
前記第１電圧信号設定部は、
前記第２電圧信号を受け、当該第２電圧信号が活性レベルになる間、前記第１電圧信号の出力端子を放電する手段を備え、
前記第２電圧信号設定部は、
前記第１電圧信号を受け、当該第１電圧信号が活性レベルになる間、前記第２電圧信号の出力端子を放電する手段を備える
ことを特徴とする走査線駆動回路。
【請求項５】
請求項１記載の走査線駆動回路であって、
前記判定回路は、
前記第１電圧信号のレベルを設定する第１電圧信号設定部と、
前記第２電圧信号のレベルを設定する第２電圧信号設定部とを含み、
前記第１電圧信号設定部は、
前記初期化信号が活性化した後、前記第１クロック信号が前記第２クロック信号より先に活性化すると前記第１電圧信号を活性レベルに設定し、
前記第２電圧信号設定部は、
前記初期化信号が活性化した後、前記第２クロック信号が前記第１クロック信号より先に活性化すると前記第２電圧信号を活性レベルに設定する
ことを特徴とする走査線駆動回路。
【請求項６】
請求項５記載の走査線駆動回路であって、
前記第１電圧信号設定部は、
前記第２電圧信号を受け、当該第２電圧信号が活性レベルになる間、前記第１電圧信号の出力端子を放電する手段を備え、
前記第２電圧信号設定部は、
前記第１電圧信号を受け、当該第１電圧信号が活性レベルになる間、前記第２電圧信号の出力端子を放電する手段を備える
ことを特徴とする走査線駆動回路。
【請求項７】
請求項１から請求項６のいずれか記載の走査線駆動回路であって、
前記第１電圧信号が活性レベルに設定されたとき、当該第１電圧信号を増幅する第１増幅回路と、
前記第２電圧信号が活性レベルに設定されたとき、当該第２電圧信号を増幅する第２増幅回路とをさらに備える
ことを特徴とする走査線駆動回路。
【請求項８】
請求項７記載の走査線駆動回路であって、
前記第１増幅回路は、前記第２電圧信号を受け、当該第２電圧信号が活性化レベルになると非活性化され、
前記第２増幅回路は、前記第１電圧信号を受け、当該第１電圧信号が活性化レベルになると非活性化される
ことを特徴とする走査線駆動回路。
【請求項９】
請求項７または請求項８記載の走査線駆動回路であって、
前記第１および第２増幅回路は、それぞれチャージポンプ回路を含む
ことを特徴とする走査線駆動回路。
【請求項１０】
請求項９記載の走査線駆動回路であって、
前記チャージポンプ回路が備える容量素子はＭＯＳ容量素子である
ことを特徴とする走査線駆動回路。
【請求項１１】
請求項９記載の走査線駆動回路であって、
前記チャージポンプ回路は、前記第１または第２クロック信号を用いて駆動される
ことを特徴とする走査線駆動回路。
【請求項１２】
請求項７から請求項１１のいずれか記載の走査線駆動回路であって、
増幅された前記第１および第２電圧信号の活性レベルの絶対値は、前記第１および第２クロック信号の振幅よりも大きい
ことを特徴とする走査線駆動回路。
【請求項１３】
請求項１から請求項１２のいずれか記載の走査線駆動回路であって、
前記初期化信号はパワーオンリセット信号である
ことを特徴とする走査線駆動回路。
【請求項１４】
第１および第２電圧信号を生成する電圧信号発生回路と、
位相の異なる第１および第２クロック信号を用いて駆動され、前記第１および第２電圧信号のレベルに応じて信号のシフト方向が切り替わる多段のシフトレジスタと
を備える走査線駆動回路であって、
前記多段のシフトレジスタは、
最終段のさらに後段に設けられた第１ダミーシフトレジスタと、
最前段のさらに前段に設けられた第２ダミーシフトレジスタとを備えており、
前記電圧信号発生回路は、
初期化信号が供給される第１初期化端子と、
前記第１ダミーシフトレジスタの出力信号が供給される第２初期化端子と、
前記第２ダミーシフトレジスタの出力信号が供給される第３初期化端子と、
前記第１および第２クロック信号がそれぞれ供給される第１および第２クロック端子と、
前記第１乃至第３初期化端子の信号の活性化に応じて、前記第１および第２クロック信号の活性化の順番を判定し、その判定結果に基づいて前記第１および第２電圧信号のレベルを設定する判定回路とを備える
ことを特徴とする走査線駆動回路。
【請求項１５】
請求項１４記載の走査線駆動回路であって、
前記電圧信号発生回路は、
前記シフトレジスタの動作を開始させるスタートパルスが供給される入力端子をさらに備え、
前記判定回路は、
前記第１および第２クロック信号の活性化の順番を、前記スタートパルスが活性化した後、前記第１および第２クロック信号のどちらが先に活性化するかによって判定する
ことを特徴とする走査線駆動回路。
【請求項１６】
第１および第２電圧信号を生成する電圧信号発生回路と、
前記第１および第２電圧信号のレベルに応じて信号のシフト方向が切り替わる多段のシフトレジスタと
を備える走査線駆動回路であって、
前記電圧信号発生回路は、
前記シフト方向が第１方向のときに前記シフトレジスタの動作を開始させる第１スタートパルスが供給される第１入力端子と、
前記シフト方向が前記第１方向とは逆の第２方向のときに前記シフトレジスタの動作を開始させる第２スタートパルスが供給される第２入力端子と、
前記第１スタートパルスと前記第２スタートパルスのどちらが活性化したかを判定し、その判定結果に基づいて前記第１および第２電圧信号のレベルを設定する判定回路とを備える
ことを特徴とする走査線駆動回路。
【請求項１７】
請求項１６記載の走査線駆動回路であって、
前記判定回路は、
前記第１電圧信号のレベルを設定する第１電圧信号設定部と、
前記第２電圧信号のレベルを設定する第２電圧信号設定部とを含み、
前記第１電圧信号設定部は、
前記第１スタートパルスが活性化すると前記第１電圧信号を活性レベルに設定し、
前記第２電圧信号設定部は、
前記第２スタートパルスが活性化すると前記第２電圧信号を活性レベルに設定する
ことを特徴とする走査線駆動回路。
【請求項１８】
請求項１７記載の走査線駆動回路であって、
前記第１電圧信号設定部は、
前記第２電圧信号を受け、当該第２電圧信号が活性レベルになる間、前記第１電圧信号を出力するための第１出力端子を放電する手段を備え、
前記第２電圧信号設定部は、
前記第１電圧信号を受け、当該第１電圧信号が活性レベルになる間、前記第２電圧信号を出力するための第２出力端子を放電する手段を備える
ことを特徴とする走査線駆動回路。
【請求項１９】
請求項１６記載の走査線駆動回路であって、
前記判定回路は、
前記第１入力端子に接続した制御電極を有し、前記第１電圧信号を出力するための第１出力端子を充電する第１トランジスタと、
前記第２入力端子に接続した制御電極を有し、前記第１出力端子を放電する第２トランジスタと、
前記第２入力端子に接続した制御電極を有し、前記第２電圧信号を出力するための第２出力端子を充電する第３トランジスタと、
前記第１入力端子に接続した制御電極を有し、前記第２出力端子を放電する第４トランジスタとを備える
ことを特徴とする走査線駆動回路。
【請求項２０】
請求項１９記載の走査線駆動回路であって、
前記判定回路は、
前記第２出力端子に接続した制御電極を有し、前記第１出力端子を放電する第５トランジスタと、
前記第１出力端子に接続した制御電極を有し、前記第２出力端子を放電する第６トランジスタとをさらに備える
ことを特徴とする走査線駆動回路。
【請求項２１】
請求項１６から請求項２０のいずれか記載の走査線駆動回路であって、
前記第１電圧信号が活性レベルに設定されたとき、当該第１電圧信号を増幅する第１増幅回路と、
前記第２電圧信号が活性レベルに設定されたとき、当該第２電圧信号を増幅する第２増幅回路とをさらに備える
ことを特徴とする走査線駆動回路。
【請求項２２】
請求項２１記載の走査線駆動回路であって、
前記第１増幅回路は、前記第２電圧信号を受け、当該第２電圧信号が活性化レベルになると非活性化され、
前記第２増幅回路は、前記第１電圧信号を受け、当該第１電圧信号が活性化レベルになると非活性化される
ことを特徴とする走査線駆動回路。
【請求項２３】
請求項２１または請求項２２記載の走査線駆動回路であって、
前記第１および第２増幅回路は、それぞれチャージポンプ回路を含む
ことを特徴とする走査線駆動回路。
【請求項２４】
請求項２３記載の走査線駆動回路であって、
前記チャージポンプ回路が備える容量素子はＭＯＳ容量素子である
ことを特徴とする走査線駆動回路。
【請求項２５】
請求項２３または請求項２４記載の走査線駆動回路であって、
前記チャージポンプ回路は、繰り返し信号を用いて駆動される
ことを特徴とする走査線駆動回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置および撮像装置等の電気光学装置に関するものであり、特に、同一導電型の電界効果トランジスタのみを用いて構成された走査線駆動回路の走査方向を制御する電圧信号発生回路に関するものである。
【背景技術】
【０００２】
走査線に接続した画素を走査する走査線駆動回路を備える電気光学装置は広く知られている。例えば、液晶表示装置等の画像表示装置（以下「表示装置」）では、複数の画素が行列状（マトリクス状）に配列された表示素子（表示パネル）の画素行（画素ライン）ごとにゲート線（走査線）が設けられ、表示信号の１水平期間の周期でそのゲート線を順次選択して駆動することにより表示画像の更新が行われる。そのように画素ラインすなわちゲート線を順次選択して駆動するためのゲート線駆動回路（走査線駆動回路）としては、表示信号の１フレーム期間で一巡するシフト動作を行うシフトレジスタを用いることができる。
【０００３】
また、撮像装置に用いられる撮像素子の画素もマトリクス状に配設されており、それらの画素がゲート線駆動回路により走査されることで撮影した画像のデータが抽出される。撮像装置のゲート線駆動回路にも、シフトレジスタを用いることができる。
【０００４】
ゲート線駆動回路に使用されるシフトレジスタは、表示装置の製造プロセスにおける工程数を少なくするために、同一導電型の電界効果トランジスタのみで構成されることが望ましい。このため、Ｎ型またはＰ型の電界効果トランジスタのみで構成されたシフトレジスタおよびそれを搭載する表示装置が種々提案されている（例えば下記の特許文献１−２）。
【０００５】
ゲート線駆動回路は複数段から成るシフトレジスタにより構成される。即ち、ゲート線駆動回路は、１つの画素ラインすなわち１つのゲート線ごとに設けられた複数のシフトレジスタ回路が縦続接続（カスケード接続）して構成される。本明細書では説明の便宜上、ゲート線駆動回路を構成する複数のシフトレジスタ回路の各々を「単位シフトレジスタ」と称する。
【０００６】
ところで、液晶画素が行列状に配設されたマトリクス型の液晶表示装置において、その表示画像を上下および左右に反転させたり、表示の際の表示順序を変更する等の、表示パターン変更の要望はたびたび生じる。
【０００７】
例えば表示反転は、液晶表示装置をＯＨＰ（Overhead Projector）用の投影装置に適用し、透過式スクリーンを用いる場合に望まれる。透過式スクリーンを用いる場合には、視聴者から見てスクリーンの裏側から映像を投写するため、スクリーンの表側から投写する場合に対してスクリーン上の映像が反転するためである。また、表示順序の変更は、表示画像がその上から下へ徐々に現れるようにしたり、逆に下から上へ徐々に現れるようにするなどして、棒グラフやヒストグラム等の表示に演出的効果を得たい場合に望まれる。
【０００８】
このような表示装置の表示パターン変更を行う手法の一つとして、ゲート線駆動回路における信号のシフト方向を切り換えることが挙げられる。そのため、信号のシフト方向を切り換え可能なシフトレジスタ（以下「双方向シフトレジスタ」と称す）が提案されている。
【０００９】
例えば、下記の特許文献１の図１３に、双方向シフトレジスタに用いられる単位シフトレジスタ（以下「双方向単位シフトレジスタ」と称することもある）であって、Ｎチャネル型の電界効果トランジスタのみにより構成されたものが開示されている（以下の括弧内の参照符号は特許文献１の図１３のものに対応している）。
【００１０】
同図１３において、一つの単位シフトレジスタ（ＲＳ（ｋ））に着目する。当該単位シフトレジスタ（ＲＳ（ｋ））は、出力信号（ＯＵＴｋ）の出力端子にクロック信号（ＣＫ１又はＣＫ２）を供給する第１トランジスタ（２）と、出力端子に基準電圧（ＶＳＳ）を供給して当該出力端子を放電する第２トランジスタ（３）とを備えている。
【００１１】
第１トランジスタ（２）は、下記の第３および第４トランジスタ（１，６）により駆動される。第１トランジスタ（２）のゲートが接続するノード（Ａｋ）を「第１ノード」と定義すると、第３トランジスタ（１）は、前段の出力信号（ＯＵＴｋ−１）に基づいて、所定の第１電圧信号（Ｖ１）を第１ノード（Ａｋ）へ供給するものである。第４トランジスタ（６）は、後段の出力信号（ＯＵＴｋ＋１）に基づいて、所定の第２電圧信号（Ｖ２）を第１ノード（Ａｋ）へ供給するものである。この第１および第２電圧信号（Ｖ１，Ｖ２）は、その片方の電圧レベル（以下、単に「レベル」）がＨ（High）レベルのとき、もう片方がＬ（Low）レベルになる、互いに相補な信号である。
【００１２】
一方、第２トランジスタ（３）は、第１ノード（Ａｋ）を入力端とするインバータ（４，５）により駆動される。即ち、第２トランジスタ（３）のゲートは当該インバータの出力端（「第２ノード」と定義する）に接続される。
【００１３】
当該単位シフトレジスタ（ＲＳ（ｋ））が出力信号（ＯＵＴｋ）を活性化する期間（選択期間）には、第３および第４トランジスタ（１，６）が第１ノード（Ａｋ）をＨレベルにして、第１トランジスタ（２）をオンにする。第１ノード（Ａｋ）がＨレベルになると上記インバータ（４，５）が第２ノードをＬレベルにするので、第２トランジスタ（３）はオフになる。この状態で、当該単位シフトレジスタ（ＲＳ（ｋ））に供給されるクロック信号（ＣＫ１又はＣＫ２）が活性化すると、そのレベルが第１トランジスタ（２）を通して出力端子に伝達され、出力信号（ＯＵＴｋ）が活性化する。
【００１４】
一方、出力信号（ＯＵＴｋ）を非活性レベルに維持する期間（非選択期間）は、第３および第４トランジスタ（１，６）が第１ノード（Ａｋ）をＬレベルにして、第１トランジスタ（２）をオフにする。その間、インバータは第２ノードをＨレベルにするので、第２トランジスタ（３）はオンにされ、出力端子（出力信号（ＯＵＴｋ））はＬレベルにされる。
【００１５】
例えば第１電圧信号（Ｖ１）がＨレベル、第２電圧信号（Ｖ２）がＬレベルの場合、各単位シフトレジスタ（ＲＳ（ｋ））においては、前段の出力信号（ＯＵＴｋ−１）が活性化したときに、第１ノード（Ａｋ）がＨレベル、第２ノードがＬレベルになって、第１トランジスタ（２）がオン、第２トランジスタ（３）がオフの状態になる。よってその次にクロック信号（ＣＫ１又はＣＫ２）が活性化するタイミングで、当該単位シフトレジスタ（ＲＳ（ｋ））の出力信号（ＯＵＴｋ）が活性化される。
【００１６】
このように、第１電圧信号（Ｖ１）がＨレベル、第２電圧信号（Ｖ２）がＬレベルの場合、各単位シフトレジスタ（ＲＳ（ｋ））は、前段の出力信号（ＯＵＴｋ−１）の活性化から一定時間遅れて自己の出力信号（ＯＵＴｋ）を活性化させ、それを次段へと伝達する。つまり、各単位シフトレジスタ（ＲＳ（ｋ））は、前段の出力信号（ＯＵＴｋ−１）を時間的にシフトして得られる自己の出力信号（ＯＵＴｋ）を、次段へと出力する。この動作を「順方向シフト」と称す。
【００１７】
逆に、第１電圧信号（Ｖ１）がＬレベル、第２電圧信号（Ｖ２）がＨレベルの場合、各単位シフトレジスタ（ＲＳ（ｋ））においては、次段の出力信号（ＯＵＴｋ＋１）が活性化したときに、第１ノード（Ａｋ）がＨレベル、第２ノードがＬレベルになって、第１トランジスタ（２）がオン、第２トランジスタ（３）がオフの状態になる。よってその次にクロック信号（ＣＫ１又はＣＫ２）が活性化するタイミングで、当該単位シフトレジスタ（ＲＳ（ｋ））の出力信号（ＯＵＴｋ）が活性化される。
【００１８】
このように、第１電圧信号（Ｖ１）がＬレベル、第２電圧信号（Ｖ２）がＨレベルの場合、各単位シフトレジスタ（ＲＳ（ｋ））は、次段の出力信号（ＯＵＴｋ＋１）の活性化から一定時間遅れて自己の出力信号（ＯＵＴｋ）を活性化させ、それを次段へと伝達する。つまり、各単位シフトレジスタ（ＲＳ（ｋ））は、次段の出力信号（ＯＵＴｋ＋１）を時間的にシフトして得られる自己の出力信号（ＯＵＴｋ）を、前段へと出力する。この動作を「逆方向シフト」と称す）。
【００１９】
このように、従来の双方向単位シフトレジスタ（特許文献１の図１３）は、第１トランジスタ（２）のゲートに、第３および第４トランジスタ（１，６）を通して供給される第１および第２電圧信号（Ｖ１，Ｖ２）のレベルを切り換えることによって、信号のシフト方向が切り換わるようになっている。
【先行技術文献】
【特許文献】
【００２０】
【特許文献１】特開２００１−３５０４３８号公報
【特許文献２】特開２００４−１５７５０８号公報
【特許文献３】特開２００２−３５２５９３号公報
【発明の概要】
【発明が解決しようとする課題】
【００２１】
特許文献１においては、単位シフトレジスタを用いて構成したゲート線駆動回路（多段のシフトレジスタ）を動作させるために、シフト方向を制御するための互いに相補な２つの電圧信号（Ｖ１，Ｖ２）を外部から供給していた。通常、外部から入力する信号（外部信号）の数が増えると、外部信号の生成回路や、外部信号のレベル調整を行うレベルシフタなど、必要な回路が増加し、装置のコスト増大の要因となる。
【００２２】
特許文献２にも双方向シフトレジスタが示される。特許文献２の例えば図１６〜図２１に示されているシフトレジスタは、順方向シフトのスタートパルスと逆方向シフトのスタートパルスの両方を、１つの信号（スキャン開始信号ＳＴＶ）に統合にしたものである。特許文献２の双方向シフトレジスタに対しても、シフト方向を制御するための互いに相補な２つの電圧信号（Ｖｂｕｆ，Ｖｄｉｓ）が、外部から供給される。
【００２３】
一方、特許文献３においては、必要な外部信号を少なくした双方向シフトレジスタが開示されている。特許文献３の図３のシフトレジスタも、順方向シフトのスタートパルスと逆方向シフトのスタートパルスの両方を、１つの信号（スタートパルスＳＰＸ）で実現可能に構成されている。またシフト方向を制御するための信号（シフト方向選択信号ＤＩＲ１、ＤＩＲ２）を内部で生成している。
【００２４】
シフト方向選択信号ＤＩＲ１、ＤＩＲ２は、スタートパルスＳＰＸの信号波形を積分して得られる論理レベルに基づいて生成されている。積分回路の動作は周囲温度や電源電圧、接続されるトランジスタの電気的特性のばらつきの影響などを受けやすく、使用条件によっては誤動作する可能性がある。また特許文献３において、シフト方向選択信号ＤＩＲ１、ＤＩＲ２の生成回路は、単一導電型のトランジスタで構成されておらず、ＣＭＯＳ（Complementary Metal-Oxide Semiconductor）回路を用いて構成されているため製造コストが高くなるという課題もある。
【００２５】
本発明は以上のような課題を解決するためになされたものであり、電気光学装置に用いられる走査線駆動回路の走査方向を制御する電圧信号発生回路において、製造コストを抑え、且つ、動作が使用条件に影響され難い構成を実現することを目的とする。
【課題を解決するための手段】
【００２６】
本発明の第１の局面に係る走査線駆動回路は、第１および第２電圧信号を生成する電圧信号発生回路と、位相の異なる第１および第２クロック信号を用いて駆動され、前記第１および第２電圧信号のレベルに応じて信号のシフト方向が切り替わる多段のシフトレジスタとを備える走査線駆動回路であって、前記電圧信号発生回路は、初期化信号が供給される初期化端子と、前記第１および第２クロック信号がそれぞれ供給される第１および第２クロック端子と、前記初期化信号の活性化に応じて、前記第１および第２クロック信号の活性化の順番を判定し、その判定結果に基づいて前記第１および第２電圧信号のレベルを設定する判定回路とを備えるものである。
【００２７】
本発明の第２の局面に係る走査線駆動回路は、第１および第２電圧信号を生成する電圧信号発生回路と、前記第１および第２電圧信号のレベルに応じて信号のシフト方向が切り替わる多段のシフトレジスタとを備える走査線駆動回路であって、前記電圧信号発生回路は、前記シフト方向が第１方向のときに前記シフトレジスタの動作を開始させる第１スタートパルスが供給される第１入力端子と、前記シフト方向が前記第１方向とは逆の第２方向のときに前記シフトレジスタの動作を開始させる第２スタートパルスが供給される第２入力端子と、前記第１スタートパルスと前記第２スタートパルスのどちらが活性化したかを判定し、その判定結果に基づいて前記第１および第２電圧信号のレベルを設定する判定回路とを備えるものである。
【発明の効果】
【００２８】
本発明に係る走査線駆動回路によれば、自動的に第１および第２電圧信号のレベルが設定されるため、外部から当該第１および第２電圧信号に相当する制御信号を入力する必要が無い。そのため製造コストの削減に寄与できる。また、クロック信号の活性化の順番の判定はディジタル的は動作により実現されるので動作が使用条件に影響され難い。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態に係る表示装置の構成を示す概略ブロック図である。
【図２】双方向単位シフトレジスタを用いた従来のゲート線駆動回路の構成例を示すブロック図である。
【図３】双方向単位シフトレジスタの回路図である。
【図４】図２に示したゲート線駆動回路の動作を示すタイミング図である。
【図５】図２に示したゲート線駆動回路の動作を示すタイミング図である。
【図６】３相のクロック信号を用いて駆動されるゲート線駆動回路の構成例を示すブロック図である。
【図７】実施の形態１に係る電圧信号発生器の回路図である。
【図８】実施の形態１に係る電圧信号発生器の動作を示す信号波形図である。
【図９】実施の形態１に係る電圧信号発生器の動作を示す信号波形図である。
【図１０】実施の形態１に係る電圧信号発生器の動作を示す信号波形図である。
【図１１】実施の形態１の第１の変更例に係る電圧信号発生器の回路図である。
【図１２】実施の形態１の第２の変更例に係る電圧信号発生器の回路図である。
【図１３】実施の形態１の第３の変更例に係る電圧信号発生器の回路図である。
【図１４】実施の形態１の第４の変更例に係るゲート線駆動回路の構成例を示すブロック図である。
【図１５】実施の形態１の第４の変更例に係るゲート線駆動回路の構成を示す回路図である。
【図１６】実施の形態１の第４の変更例に係るゲート線駆動回路の構成を示す回路図である。
【図１７】実施の形態１の第５の変更例に係るゲート線駆動回路の構成例を示すブロック図である。
【図１８】実施の形態１の第５の変更例に係るゲート線駆動回路の構成を示す回路図である。
【図１９】実施の形態１の第５の変更例に係るゲート線駆動回路の構成を示す回路図である。
【図２０】実施の形態１の第７の変更例に係るゲート線駆動回路の構成例を示すブロック図である。
【図２１】実施の形態１の第７の変更例に係る電圧信号発生器の回路図である。
【図２２】実施の形態１の第７の変更例に係る電圧信号発生器の動作を示す信号波形図である。
【図２３】実施の形態２に係る電圧信号発生器の回路図である。
【図２４】実施の形態２の変更例に係る電圧信号発生器の回路図である。
【図２５】実施の形態３に係る電圧信号発生器の回路図である。
【図２６】実施の形態４に係る電圧信号発生器の回路図である。
【図２７】実施の形態４に係る電圧信号発生器の動作を示す信号波形図である。
【図２８】実施の形態４に係る電圧信号発生器の動作を示す信号波形図である。
【図２９】実施の形態４に係る電圧信号発生器の動作を示す信号波形図である。
【図３０】実施の形態４の第１の変更例に係る電圧信号発生器の回路図である。
【図３１】実施の形態４の第２の変更例に係る電圧信号発生器の回路図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態を図面を参照しながら説明する。なお、説明が重複して冗長になるのを避けるため、各図において同一または相当する機能を有する要素には同一符号を付してある。
【００３１】
また、各実施の形態に用いられるトランジスタは、絶縁ゲート型電界効果トランジスタである。絶縁ゲート型電界効果トランジスタは、ゲート絶縁膜中の電界により半導体層内のドレイン領域とソース領域との間の電気伝導度が制御される。ドレイン領域およびソース領域が形成される半導体層の材料としては、ポリシリコン、アモルファスシリコン、ペンタセン等の有機半導体、単結晶シリコンあるいはＩＧＺＯ（In-Ga-Zn-O）等の酸化物半導体などを用いることができる。
【００３２】
よく知られているように、トランジスタは、それぞれ制御電極（狭義にはゲート（電極））と、一方の電流電極（狭義にはドレイン（電極）またはソース（電極））と、他方の電流電極（狭義にはソース（電極）またはドレイン（電極））とを含む少なくとも３つの電極を有する素子である。トランジスタはゲートに所定の電圧を印加することによりドレインとソース間にチャネルが形成されるスイッチング素子として機能する。トランジスタのドレインとソースは、基本的に同一の構造であり、印加される電圧条件によって互いにその呼称が入れ代わる。例えば、Ｎ型トランジスタであれば、相対的に電位（以下「レベル」とも称する）の高い電極をドレイン、低い電極をソースと呼称する（Ｐ型トランジスタの場合はその逆となる）。
【００３３】
特に示さない限り、それらのトランジスタは半導体基板上に形成されるものであってもよく、またガラスなどの絶縁性基板上に形成される薄膜トランジスタ（ＴＦＴ）であってもよい。トランジスタが形成される基板としては、単結晶基板あるいはＳＯＩ、ガラス、樹脂などの絶縁性基板であってもよい。
【００３４】
本発明のシフト方向制御信号生成回路は、単一導電型のトランジスタのみを用いて構成される。例えばＮ型トランジスタは、ゲート・ソース間電圧が当該トランジスタのしきい値電圧よりも高いＨ（ハイ）レベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも低いＬ（ロー）レベルで非活性状態（オフ状態、非導通状態）となる。そのためＮ型トランジスタを用いた回路においては信号のＨレベルが「活性レベル」、Ｌレベルが「非活性レベル」となる。また、Ｎ型トランジスタを用いて構成した回路の各ノードは、充電されてＨレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＬレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００３５】
逆にＰ型トランジスタは、ゲート・ソース間電圧がトランジスタのしきい値電圧（ソースを基準として負の値）よりも低いＬレベルになると活性状態（オン状態、導通状態）となり、同しきい値電圧よりも高いＨレベルで非活性状態（オフ状態、非導通状態）となる。そのためＰ型トランジスタを用いた回路においては信号のＬレベルが「活性レベル」、Ｈレベルが「非活性レベル」となる。また、Ｐ型トランジスタを用いて構成した回路の各ノードは、充電・放電の関係がＮ型トランジスタの場合と逆になり、充電されてＬレベルになることで、非活性レベルから活性レベルへの変化が生じ、放電されてＨレベルになることで、活性レベルから非活性レベルへの変化が生じる。
【００３６】
本明細書では、非活性レベルから活性レベルへの変化を「プルアップ」、活性レベルから非活性レベルへの変化「プルダウン」と定義する。つまり、Ｎ型トランジスタを用いた回路では、ＬレベルからＨレベルへの変化が「プルアップ」、ＨレベルからＬレベルの変化が「プルダウン」と定義され、Ｐ型トランジスタを用いた回路では、ＨレベルからＬレベルへの変化が「プルアップ」、ＬレベルからＨレベルの変化が「プルダウン」と定義される。
【００３７】
また本明細書においては、二つの素子間、二つのノード間あるいは一の素子と一のノードとの間の「接続」とはその他の要素（素子やスイッチなど）を介しての接続であるが実質的に直接接続されているのと等価な状態を含むものとして説明する。例えば二つの素子がスイッチを介して接続している場合であっても、それらが直接接続されているときと同一に機能できるような場合には、その二つの素子が「接続している」と表現する。
【００３８】
本発明においては、互いに位相の異なるクロック信号（多相クロック信号）が用いられる。以下では説明の簡単のため、一のクロック信号の活性期間とその次に活性化するクロック信号の活性期間との間に一定の間隔を設けている（図８の例えば時刻ｔ3とｔ4の間隔）。しかし本発明では各クロック信号の活性期間が実質的に重ならなければよく、上記の間隔は無くてもよい。例えば活性レベルをＨレベルとすると、一のクロック信号の立ち下がりタイミングとその次に活性化するクロック信号の立ち上がりタイミングとが同時であってもよい。
【００３９】
＜実施の形態１＞
図１は、本発明に係る表示装置の構成を示す概略ブロック図であり、表示装置の代表例として液晶表示装置の全体構成を示している。なお、本発明は、液晶表示装置への適用に限定されるものではなく、電気信号を光の輝度に変換する表示装置であるエレクトロルミネッセンス（ＥＬ）、有機ＥＬ、プラズマディスプレイ、電子ペーパ等、あるいは光の強度を電気信号に変換する撮像装置（画像センサ）などの電気光学装置に広く適用可能である。
【００４０】
液晶表示装置１００は、液晶アレイ部１０と、ゲート線駆動回路３０と、ソースドライバ４０とを備える。液晶アレイ部１０は、行列状に配設された複数の画素１５を含む。画素の行（以下「画素ライン」とも称する）の各々にはそれぞれゲート線ＧＬ1，ＧＬ2，…（総称「ゲート線ＧＬ」）が配設され、また、画素の列（以下「画素列」とも称する）の各々にはそれぞれデータ線ＤＬ1，ＤＬ2，…（総称「データ線ＤＬ」）がそれぞれ設けられる。図１には、第１行の第１列および第２列の画素１５、並びにこれに対応するゲート線ＧＬ1，ＧＬ2およびデータ線ＤＬ1，ＤＬ2が代表的に示されている。
【００４１】
各画素１５は、対応するデータ線ＤＬと画素ノードＮｐとの間に設けられる画素スィッチ素子１６と、画素ノードＮｐおよび共通電極ノードＮｃの間に並列に接続されるキャパシタ１７および液晶表示素子１８とを有している。画素ノードＮｐと共通電極ノードＮｃとの間の電圧差に応じて、液晶表示素子１８中の液晶の配向性が変化し、これに応答して液晶表示素子１８の表示輝度が変化する。これにより、データ線ＤＬおよび画素スイッチ素子１６を介して画素ノードＮｐへ伝達される表示電圧によって、各画素の輝度をコントロールすることが可能となる。即ち、最大輝度に対応する電圧差と最小輝度に対応する電圧差との間の中間的な電圧差を、画素ノードＮｐと共通電極ノードＮｃとの間に印加することによって、中間的な輝度を得ることができる。従って、上記表示電圧を段階的に設定することにより、階調的な輝度を得ることが可能となる。
【００４２】
ゲート線駆動回路３０は、所定の走査周期に基づき、ゲート線ＧＬを順に選択して活性化させる。画素スイッチ素子１６のゲート電極は、それぞれ対応するゲート線ＧＬと接続される。特定のゲート線ＧＬが選択されている間は、それに接続する各画素において、画素スイッチ素子１６が導通状態になり画素ノードＮｐが対応するデータ線ＤＬと接続される。そして、画素ノードＮｐへ伝達された表示電圧がキャパシタ１７によって保持される。一般的に、画素スイッチ素子１６は、液晶表示素子１８と同一の絶縁体基板（ガラス基板、樹脂基板等）上に形成されるＴＦＴで構成される。
【００４３】
ソースドライバ４０は、Ｎビットのデジタル信号である表示信号ＳＩＧによって段階的に設定される表示電圧を、データ線ＤＬへ出力するためのものである。ここでは一例として、表示信号ＳＩＧは６ビットの信号であり、表示信号ビットＤＢ０〜ＤＢ５から構成されるものとする。６ビットの表示信号ＳＩＧに基づくと、各画素において、２6＝６４段階の階調表示が可能となる。さらに、Ｒ（Red）、Ｇ（Green）およびＢ（Blue）の３つの画素により１つのカラー表示単位を形成すれば、約２６万色のカラー表示が可能となる。
【００４４】
また、図１に示すように、ソースドライバ４０は、シフトレジスタ５０と、データラッチ回路５２，５４と、階調電圧生成回路６０と、デコード回路７０と、アナログアンプ８０とから構成されている。
【００４５】
表示信号ＳＩＧにおいては、各々の画素１５の表示輝度に対応する表示信号ビットＤＢ０〜ＤＢ５がシリアルに生成される。すなわち、各タイミングにおける表示信号ビットＤＢ０〜ＤＢ５は、液晶アレイ部１０中のいずれか１つの画素１５における表示輝度を示している。
【００４６】
シフトレジスタ５０は、表示信号ＳＩＧの設定が切り換わる周期に同期したタイミングで、データラッチ回路５２に対して、表示信号ビットＤＢ０〜ＤＢ５の取り込みを指示する。データラッチ回路５２は、シリアルに生成される表示信号ＳＩＧを順に取り込み、１つの画素ライン分の表示信号ＳＩＧを保持する。
【００４７】
データラッチ回路５４に入力されるラッチ信号ＬＴは、データラッチ回路５２に１つの画素ライン分の表示信号ＳＩＧが取り込まれるタイミングで活性化する。データラッチ回路５４はそれに応答して、そのときデータラッチ回路５２に保持されている１つの画素ライン分の表示信号ＳＩＧを取り込む。
【００４８】
階調電圧生成回路６０は、高電圧ＶＤＨおよび低電圧ＶＤＬの間に直列に接続された６３個の分圧抵抗で構成され、６４段階の階調電圧Ｖ１〜Ｖ６４をそれぞれ生成する。
【００４９】
デコード回路７０は、データラッチ回路５４に保持されている表示信号ＳＩＧをデコードし、当該デコード結果に基づいて各デコード出力ノードＮｄ1，Ｎｄ2，…（総称「デコード出力ノードＮｄ」）に出力する電圧を、階調電圧Ｖ１〜Ｖ６４のうちから選択して出力する。
【００５０】
その結果、デコード出力ノードＮｄには、データラッチ回路５４に保持された１つの画素ライン分の表示信号ＳＩＧに対応した表示電圧（階調電圧Ｖ１〜Ｖ６４のうちの１つ）が同時に（パラレルに）出力される。なお、図１においては、第１列目および第２列目のデータ線ＤＬ1，ＤＬ2に対応するデコード出力ノードＮｄ1，Ｎｄ2が代表的に示されている。
【００５１】
アナログアンプ８０は、デコード回路７０からデコード出力ノードＮｄ1，Ｎｄ2，…に出力された各表示電圧に対応したアナログ電圧を電流増幅して、それぞれデータ線ＤＬ1，ＤＬ2，…に出力する。
【００５２】
ソースドライバ４０が、所定の走査周期に基づいて、一連の表示信号ＳＩＧに対応する表示電圧を１画素ライン分ずつデータ線ＤＬへ繰り返し出力し、ゲート線駆動回路３０がその走査周期に同期してゲート線ＧＬ1，ＧＬ2，…をこの順あるいはその逆順に駆動することにより、液晶アレイ部１０に表示信号ＳＩＧに基づいた画像あるいはその反転画像の表示が成される。
【００５３】
なお、図１には、ゲート線駆動回路３０およびソースドライバ４０が液晶アレイ部１０と一体的に形成された液晶表示装置１００の構成を例示したが、ゲート線駆動回路３０と液晶アレイ部１０とを一体的に形成し、ソースドライバ４０については液晶アレイ部１０の外部回路として設ける、あるいはゲート線駆動回路３０およびソースドライバ４０の両方を液晶アレイ部１０の外部回路として設けることも可能である。
【００５４】
ここで、本発明の説明を容易にするために、従来のゲート線駆動回路３０およびそれを構成する双方向単位シフトレジスタについて説明する。図２は、従来のゲート線駆動回路３０の構成を示す図である。このゲート線駆動回路３０は複数段から成る双方向シフトレジスタにより構成されている。即ち、当該ゲート線駆動回路３０は、縦続接続（カスケード接続）したｎ個の双方向単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…，ＳＲnから成っている（以下、単位シフトレジスタＳＲ1，ＳＲ2，…，ＳＲnを「単位シフトレジスタＳＲ」と総称する）。単位シフトレジスタＳＲは、１つの画素ラインすなわち１つのゲート線ＧＬごとに１つずつ設けられる。
【００５５】
図２に示すクロック信号発生器３１は、互いに位相が異なる２相のクロック信号ＣＬＫ，／ＣＬＫをゲート線駆動回路３０の単位シフトレジスタＳＲに入力するものである。これらクロック信号ＣＬＫ，／ＣＬＫは、表示装置の走査周期に同期したタイミングで交互に活性化するよう制御されている。
【００５６】
また図２に示す電圧信号発生器３２は、当該双方向シフトレジスタにおける信号のシフト方向を決定する第１電圧信号Ｖｎおよび第２電圧信号Ｖｒを生成するものである（詳細は後述する）。第１電圧信号Ｖｎおよび第２電圧信号Ｖｒは互いに相補な信号であり、電圧信号発生器３２は、前段から後段への向き（単位シフトレジスタＳＲ1，ＳＲ2，ＳＲ3，…の順）に信号をシフトさせる場合（この向きを「順方向」と定義する）には、第１電圧信号ＶｎをＨレベルにし、第２電圧信号ＶｒをＬレベルにする。逆に、後段から前段への向き（単位シフトレジスタＳＲn，ＳＲn-1，ＳＲn-2，…の順）に信号をシフトさせる場合（この向きを「逆方向」と定義する）には、第２電圧信号ＶｒをＨレベルにし、第１電圧信号ＶｎをＬレベルにする。
【００５７】
それぞれの単位シフトレジスタＳＲは、第１入力端子ＩＮ１、第２入力端子ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫ、第１電圧信号入力端子Ｔ１および第２電圧信号入力端子Ｔ２を有している。図２のように、各単位シフトレジスタＳＲのクロック端子ＣＫには、その前後に隣接する単位シフトレジスタＳＲと異なるクロック信号が入力されるよう、クロック信号ＣＬＫ，／ＣＬＫの片方が入力される。
【００５８】
クロック信号発生器３１が生成するクロック信号ＣＬＫ，／ＣＬＫはプログラムあるいは配線の接続変更により、信号のシフト方向に応じて位相を互いに交換することができるようになっている。配線の接続変更による交換は、表示装置の製造前にシフトの方向を一方向に固定するような場合に有効である。またプログラムによる交換は、表示装置の製造後にシフト方向を一方向に固定する、あるいは表示装置の使用中にシフト方向を変更できるようにするような場合に有効である。
【００５９】
単位シフトレジスタＳＲの出力端子ＯＵＴにはそれぞれゲート線ＧＬが接続する。つまり、出力端子ＯＵＴに出力される信号Ｇ（出力信号）は、ゲート線ＧＬを活性化するための垂直（又は水平）走査パルスとなる。
【００６０】
最前段である第１段目（第１ステージ）の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１には、第１制御パルスＳＴｎが入力される。この第１制御パルスＳＴｎは、順方向シフトの場合には画像信号の各フレーム期間の先頭に対応するスタートパルスとなり、逆方向シフトの場合には画像信号の各フレーム期間の末尾に対応するエンドパルスとなる。第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１は、自身の前段の単位シフトレジスタＳＲの出力端子ＯＵＴに接続されている。即ち、第２段目以降の単位シフトレジスタＳＲの第１入力端子ＩＮ１にはその前段の出力信号Ｇが入力される。
【００６１】
また、最後段である第ｎ段目（第ｎステージ）の単位シフトレジスタＳＲnの第２入力端子ＩＮ２には、第２制御パルスＳＴｒが入力される。この第２制御パルスＳＴｒは、逆方向の場合にはスタートパルスとなり、順方向シフトの場合にはエンドパルスとなる。第ｎ−１段目以前の第２入力端子ＩＮ２は、自身の次段の出力端子ＯＵＴに接続されている。即ち、最後から第２段目以前の第２入力端子ＩＮ２には、その次段の出力信号Ｇが入力される。
【００６２】
各単位シフトレジスタＳＲはクロック信号ＣＬＫ，／ＣＬＫに同期して、順方向シフトの場合には、前段から入力される入力信号（前段の出力信号Ｇ）を時間的にシフトさせながら、対応するゲート線ＧＬ並びに次段の単位シフトレジスタＳＲへと伝達する。また逆方向シフトの場合には、次段から入力される入力信号（次段の出力信号Ｇ）をシフトさせながら、対応するゲート線ＧＬ並びに前段の単位シフトレジスタＳＲへと伝達する（単位シフトレジスタＳＲの動作の詳細は後述する）。その結果、一連の単位シフトレジスタＳＲは、所定の走査周期に基づいたタイミングでゲート線ＧＬを順に活性化させる、いわゆるゲート線駆動ユニットとして機能する。
【００６３】
図３は、上記した特許文献１に開示されたものと同様の、従来の双方向単位シフトレジスタＳＲの構成を示す回路図である。なおゲート線駆動回路３０においては、縦続接続された各単位シフトレジスタＳＲの構成は実質的にどれも同じであるので、以下では１つの単位シフトレジスタＳＲの構成についてのみ代表的に説明する。また、この単位シフトレジスタＳＲを構成するトランジスタは、全て同一導電型の電界効果トランジスタであるが、ここでは全てＮ型ＴＦＴであるものとする。
【００６４】
図３の如く、従来の双方向単位シフトレジスタＳＲは、既に図２で示した第１および第２入力端子ＩＮ１，ＩＮ２、出力端子ＯＵＴ、クロック端子ＣＫ、並びに第１および第２電圧信号入力端子Ｔ１，Ｔ２の他に、低電位側電源電位ＶＳＳ（以下「ロー側電源電位」）が供給される第１電源端子Ｓ１および、高電位側電源電位ＶＤＤ（以下「ハイ側電源電位」）が供給される第２電源端子Ｓ２を有している。以下の説明では、ロー側電源電位ＶＳＳが回路の基準電位（＝０Ｖ）とするが、実使用では画素に書き込まれるデータの電圧を基準にして基準電位が設定され、例えばハイ側電源電位ＶＤＤは１７Ｖ、ロー側電源電位ＶＳＳは−１２Ｖなどと設定される。
【００６５】
単位シフトレジスタＳＲの出力段は、出力端子ＯＵＴとクロック端子ＣＫとの間に接続するトランジスタＱ１と、出力端子ＯＵＴと第１電源端子Ｓ１との間に接続するトランジスタＱ２とにより構成されている。即ち、トランジスタＱ１は、クロック端子ＣＫに入力されるクロック信号を出力端子ＯＵＴに供給する出力プルアップトランジスタであり、トランジスタＱ２は、第１電源端子Ｓ１の電位を出力端子ＯＵＴに供給する出力プルダウントランジスタである。単位シフトレジスタＳＲの出力段を構成するトランジスタＱ１のゲート（制御電極）が接続するノードを「ノードＮ１」、トランジスタＱ２のゲートが接続するノードを「ノードＮ２」と定義する。
【００６６】
ノードＮ１と第１電圧信号入力端子Ｔ１との間には、トランジスタＱ３が接続し、そのゲートは第１入力端子ＩＮ１に接続している。ノードＮ１と第２電圧信号入力端子Ｔ２との間には、トランジスタＱ４が接続し、そのゲートは第２入力端子ＩＮ２に接続している。
【００６７】
ノードＮ２と第２電源端子Ｓ２との間にはトランジスタＱ６が接続し、ノードＮ２と第１電源端子Ｓ１との間にはトランジスタＱ７が接続する。トランジスタＱ６は、ゲートがドレインと同じく第２電源端子Ｓ２に接続しており、いわゆるダイオード接続されている。トランジスタＱ７のゲートはノードＮ１に接続する。
【００６８】
トランジスタＱ７は、トランジスタＱ６よりも駆動能力（電流を流す能力）が十分大きく設定されている。よってトランジスタＱ７のオン抵抗はトランジスタＱ６のオン抵抗よりも小さい。従って、トランジスタＱ７のゲート電位が上昇するとノードＮ２の電位は下降し、反対にトランジスタＱ７のゲート電位が下降するとノードＮ２の電位は上昇する。即ちトランジスタＱ６およびトランジスタＱ７は、ノードＮ１を入力端としノードＮ２を出力端とするインバータを構成している。当該インバータは、トランジスタＱ６およびトランジスタＱ７のオン抵抗値の比によってその動作が規定される、いわゆる「レシオ型インバータ」である。また当該インバータは、非選択期間に出力端子ＯＵＴをプルダウンさせるためにトランジスタＱ２を駆動する「プルダウン駆動回路」として機能している。
【００６９】
図３の単位シフトレジスタＳＲの動作を説明する。ゲート線駆動回路３０を構成する各単位シフトレジスタＳＲの動作は実質的にどれも同じであるので、ここでは第ｋ段目の単位シフトレジスタＳＲkの動作を代表的に説明する。
【００７０】
簡単のため、当該単位シフトレジスタＳＲkのクロック端子ＣＫにはクロック信号ＣＬＫが入力されるものとして説明を行う（例えば図２における、単位シフトレジスタＳＲ1，ＳＲ3などがこれに該当する）。またクロック信号ＣＬＫ，／ＣＬＫ、第１および第２電圧信号Ｖｎ，Ｖｒ、並びに第１および第２制御パルスＳＴｎ，ＳＴｒにおいては、Ｈレベル（活性レベル）の電位はハイ側電源電位ＶＤＤと等しく、Ｌレベル（非活性レベル）の電位はロー側電源電位ＶＳＳ（＝０）に等しいものとする。さらに、単位シフトレジスタＳＲを構成する各トランジスタのしきい値電圧は全て等しいものと仮定し、その値をＶｔｈとする。
【００７１】
ゲート線駆動回路３０が順方向シフトの動作を行う場合（以下、単に「順方向シフト時」と称することもある）を説明する。このとき電圧信号発生器３２は、第１電圧信号ＶｎをＨレベル（ＶＤＤ）にし、第２電圧信号ＶｒをＬレベル（ＶＳＳ）にする。つまり順方向シフトの場合には、トランジスタＱ３はノードＮ１を充電（プルアップ）するトランジスタとして機能し、トランジスタＱ４はノードＮ１を放電（プルダウン）するトランジスタとして機能する。
【００７２】
まず単位シフトレジスタＳＲkの初期状態として、ノードＮ１がＬレベル（ＶＳＳ）であるとする（以下、この状態を「リセット状態」と称す）。このときノードＮ２はＨレベル（ＶＤＤ−Ｖｔｈ）である。また、クロック端子ＣＫに供給されるクロック信号ＣＬＫ、第１入力端子ＩＮ１に供給される前段（単位シフトレジスタＳＲk-1）の出力信号Ｇk-1、並びに第２入力端子ＩＮ２に供給される次段（単位シフトレジスタＳＲk+1）の出力信号Ｇk+1は、全てＬレベルであるとする。リセット状態では、トランジスタＱ１がオフ（遮断状態）、トランジスタＱ２がオン（導通状態）であるので、単位シフトレジスタＳＲkの出力端子ＯＵＴから出力される出力信号Ｇkは、クロック信号ＣＬＫのレベルに関係なくＬレベルに保たれる。即ち、この単位シフトレジスタＳＲkが接続するゲート線ＧＬkは非選択状態にある。
【００７３】
その状態から、前段の出力信号Ｇk-1（第１段目の場合はスタートパルスとしての第１制御パルスＳＴｎ）がＨレベルになると、当該単位シフトレジスタＳＲkでは、トランジスタＱ３がオンになり、ノードＮ１がＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ７がオンになるので、ノードＮ２はＬレベル（≒ＶＳＳ：トランジスタＱ６，Ｑ７のオン抵抗比と電源電圧により決まる電位）になる。このようにノードＮ１がＨレベル、ノードＮ２がＬレベルの状態では、トランジスタＱ１がオン、トランジスタＱ２がオフになる（以下、この状態を「セット状態」称す）。その後、前段の出力信号Ｇk-1がＬレベルに戻るとトランジスタＱ３はオフするが、ノードＮ１はフローティング状態のＨレベルになるので、このセット状態は維持される。
【００７４】
続いて、単位シフトレジスタＳＲkのクロック端子ＣＫに供給されているクロック信号ＣＬＫがＨレベルになる。トランジスタＱ１がオン、トランジスタＱ２がオフになっているため、クロック信号ＣＬＫのレベル上昇に伴い、出力端子ＯＵＴが充電され、出力信号ＧkがＨレベルになる。その結果、単位シフトレジスタＳＲkの出力端子ＯＵＴに接続するゲート線ＧＬkは選択状態になる。
【００７５】
ここで、クロック信号ＣＬＫおよび出力信号Ｇkのレベルが上昇するとき、トランジスタＱ１のゲート・チャネル間容量を介した結合により、フローティング状態のノードＮ１は特定の電圧だけ昇圧される。このノードＮ１に昇圧作用は、出力端子ＯＵＴのレベルが上昇したときにトランジスタＱ１のソース・ゲート間電圧が小さくなることを防止する。よってトランジスタＱ１のオン抵抗は低く維持されるので、出力信号Ｇkのレベルはクロック端子ＣＫのレベルに追随して素早く変化する。また、トランジスタＱ１のゲート・ソース間電圧が充分大きいと、トランジスタＱ１は非飽和領域の動作するので、出力端子ＯＵＴの充電の際にトランジスタＱ１のしきい値電圧分の損失が生じない。よって出力信号ＧkのＨレベルは、クロック信号ＣＬＫと同じＶＤＤまで上昇する。
【００７６】
その後、クロック信号ＣＬＫがＬレベルに戻ると、それに追随して出力信号ＧkもＬレベルになり、ゲート線ＧＬkは放電され非選択状態に戻る。
【００７７】
単位シフトレジスタＳＲkの出力信号Ｇkは、次段（単位シフトレジスタＳＲk+1）の第１入力端子ＩＮ１に入力されるため、このとき単位シフトレジスタＳＲk+1はセット状態になっている。従って、次にクロック信号／ＣＬＫがＨレベルになるタイミングで、次段の出力信号Ｇk+1がＨレベルになる。
【００７８】
次段の出力信号Ｇk+1がＨレベルになると、単位シフトレジスタＳＲkでは、トランジスタＱ４がオンになり、ノードＮ１が放電されてＬレベルになる。応じてトランジスタＱ７がオフになるので、ノードＮ２はトランジスタＱ６により充電されてＨレベルになる。即ち、単位シフトレジスタＳＲはリセット状態に戻り、トランジスタＱ１がオフ、トランジスタＱ２がオンの状態になる。
【００７９】
その後、次段の出力信号Ｇk+1がＬレベルに戻るとトランジスタＱ４はオフになるが、トランジスタＱ３もオフしているため、ノードＮ１はフローティング状態でＬレベルに維持される。このその状態は、再び前段の出力信号Ｇk-1がＨレベルになるまで続き、その間、単位シフトレジスタＳＲkはリセット状態に維持される。
【００８０】
以上の順方向シフトの動作をまとめると、単位シフトレジスタＳＲkは、第１入力端子ＩＮ１の信号（前段の出力信号Ｇk-1あるいはスタートパルスとしての第１制御パルスＳＴｎ）の非活性期間はリセット状態を維持する。リセット状態ではトランジスタＱ１がオフ、トランジスタＱ２がオンであるので、出力信号Ｇkは低インピーダンスで非活性レベル（Ｌレベル）に維持される。そして、第１入力端子ＩＮ１の信号が活性化されると、単位シフトレジスタＳＲkはセット状態に切り替わる。セット状態ではトランジスタＱ１がオン、トランジスタＱ２がオフであるので、クロック端子ＣＫに供給される信号（クロック信号ＣＬＫまたは／ＣＬＫ）の活性化期間だけ、出力信号Ｇkが活性レベル（Ｈレベル）になる。そしてその後、第２入力端子ＩＮ２の信号（次段の出力信号Ｇk+1あるいはエンドパルスとしての第２制御パルスＳＴｒ）が活性化すると、元のリセット状態に戻る。
【００８１】
このように動作する複数の単位シフトレジスタＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、図４に示すタイミング図のように、スタートパルスとしての第１制御パルスＳＴｎの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇ1，Ｇ2，Ｇ3，…がこの順に活性化する。それにより、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬ1，ＧＬ2，ＧＬ3，…をこの順に駆動することができる。
【００８２】
また順方向シフトの場合、最後段の単位シフトレジスタＳＲnは、その第２入力端子ＩＮ２に供給される第２制御パルスＳＴｒを用いてリセット状態に戻される。即ち、図４に示されるように、第２制御パルスＳＴｒを単位シフトレジスタＳＲnの出力信号Ｇnが活性化された直後の一定期間だけ活性化させ、当該第２制御パルスＳＴｒをエンドパルスとして機能させる。それによって、単位シフトレジスタＳＲnはリセット状態に戻ることができ、単位シフトレジスタＳＲnの出力信号Ｇnが不要に活性化する誤動作が防止される。
【００８３】
一方、ゲート線駆動回路３０が逆方向シフトの動作を行う場合（以下、単に「逆方向シフト時」と称することもある）には、電圧信号発生器３２は、第１電圧信号ＶｎをＬレベル（ＶＳＳ）にし、第２電圧信号ＶｒをＨレベル（ＶＤＤ）にする。つまり逆方向シフトの場合には、順方向シフトのときとは反対に、トランジスタＱ３がノードＮ１を放電（プルダウン）するトランジスタとして機能し、トランジスタＱ４がノードＮ１を充電（プルアップ）するトランジスタとして機能する。また、最後段の単位シフトレジスタＳＲnの第２入力端子ＩＮ２に入力される第２制御パルスＳＴｒはスタートパルスとして用いられ、第１段目の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に入力される第１制御パルスＳＴｎはエンドパルスとして用いられる。以上により、各段の単位シフトレジスタＳＲにおいて、トランジスタＱ３およびトランジスタＱ４の動作が、順方向シフトの場合と互いに入れ替わることになる。
【００８４】
従って逆方向シフトの場合には、単位シフトレジスタＳＲkは、第２入力端子ＩＮ２の信号（次段の出力信号Ｇk+1あるいはスタートパルスとしての第２制御パルスＳＴｒ）の非活性期間はリセット状態を維持し、その間、出力信号Ｇkは低インピーダンスでＬレベル（ＶＳＳ）に維持される。そして第１入力端子ＩＮ１の信号が活性化されると、単位シフトレジスタＳＲkはセット状態に切り替わり、クロック端子ＣＫに供給される信号（クロック信号ＣＬＫまたは／ＣＬＫ）の活性化期間だけ、出力信号Ｇkが活性化する。そしてその後、第１入力端子ＩＮ１の信号（前段の出力信号Ｇk-1あるいはエンドパルスとしての第１制御パルスＳＴｎ）が活性化すると、元のリセット状態に戻る。
【００８５】
このように動作する複数の単位シフトレジスタＳＲを図２のように縦続接続し、ゲート線駆動回路３０を構成すると、図５に示すタイミング図のように、スタートパルスとしての第２制御パルスＳＴｒの活性化を切っ掛けにして、クロック信号ＣＬＫ，／ＣＬＫに同期したタイミングで出力信号Ｇn，Ｇn-1，Ｇn-2，…がこの順に活性化する。それにより、ゲート線駆動回路３０は、所定の走査周期でゲート線ＧＬn，ＧＬn-1，ＧＬn-2，…をこの順に駆動することができる。
【００８６】
なお逆方向シフトの場合、最前段の単位シフトレジスタＳＲ1は、その第１入力端子ＩＮ１に供給される第１制御パルスＳＴｎを用いてリセット状態に戻される。即ち、図５に示されるように、第１制御パルスＳＴｎを単位シフトレジスタＳＲ1の出力信号Ｇ1が活性化された直後の一定期間だけ活性化させ、当該第１制御パルスＳＴｎをエンドパルスとして機能させる。それによって、単位シフトレジスタＳＲ1はリセット状態に戻ることができ、単位シフトレジスタＳＲ1の出力信号Ｇ1が不要に活性化する誤動作が防止される。
【００８７】
なお、上の例では複数の単位シフトレジスタＳＲが２相クロックに基づいて動作する例を示したが、３相クロック信号を使用して動作させることも可能である。その場合には、ゲート線駆動回路３０を図６に示すように構成すればよい。
【００８８】
この場合におけるクロック信号発生器３１は、それぞれ位相の異なる３相クロックであるクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３を出力するものである。それぞれの単位シフトレジスタＳＲのクロック端子ＣＫには、前後に隣接する単位シフトレジスタＳＲに互いに異なるクロック信号が入力されるよう、そのクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３のいずれかが入力される。
【００８９】
これらクロック信号ＣＬＫ１，ＣＬＫ２，ＣＬＫ３はプログラムあるいは配線の接続変更により、Ｈレベルになる順番を信号をシフトさせる方向に応じて変更することができるようになっている。例えば、順方向シフトの場合にはＣＬＫ１，ＣＬＫ２，ＣＬＫ３，ＣＬＫ１，…の順にＨレベルになり、逆方向シフトの場合にはＣＬＫ３，ＣＬＫ２，ＣＬＫ１，ＣＬＫ３，…の順にＨレベルになる。
【００９０】
ゲート線駆動回路３０が図６のように構成されている場合でも、個々の単位シフトレジスタＳＲの動作は、上で説明した図２の場合と同じであるためここでの説明は省略する。
【００９１】
図７は、本発明の実施の形態１に係る電圧信号発生器の回路図であり、図２に示した電圧信号発生器３２に対応する。同図の如く、電圧信号発生器３２は、クロック信号ＣＬＫ，／ＣＬＫがそれぞれ入力される第１および第２クロック端子ＣＫ１，ＣＫ２、第１および第２制御パルスＳＴｎ，ＳＴｒがそれぞれ入力される第１および第２制御パルス入力端子ＩＮｎ，ＩＮｒ、初期化信号ＩＲＳが入力される初期化端子ＩＲＴ、並びに、第１および第２電圧信号Ｖｎ，Ｖｒを出力するための第１および第２電圧信号出力端子ＯＵＴＡ，ＯＵＴＢを備えている。
【００９２】
上記の初期化信号ＩＲＳは、電圧信号発生器３２に、第１および第２電圧信号Ｖｎ，Ｖｒのレベルの初期化および再設定（リセット）を実行させるための制御信号であり、ゲート線駆動回路３０の動作開始時、並びに信号のシフト方向の変更時に活性化する単発パルスである。
【００９３】
図７の如く、電圧信号発生器３２は、判定回路２１とチャージポンプ回路２２とから構成される。判定回路２１は、初期化信号ＩＲＳの活性化に応答して、スタートパルス（第１制御パルスＳＴｎまたは第２制御パルスＳＴｒ）とクロック信号ＣＬＫ，／ＣＬＫとの位相の関係から、ゲート線駆動回路３０における信号のシフト方向を判定し、その判定結果に応じたレベルの第１および第２電圧信号Ｖｎ，Ｖｒを生成するものである。
【００９４】
図２のゲート線駆動回路３０においては、最前段である単位シフトレジスタＳＲ1のクロック端子ＣＫにはクロック信号ＣＬＫが入力され、最後段である単位シフトレジスタＳＲnのクロック端子ＣＫにはクロック信号／ＣＬＫが入力されている。従って、順方向シフト時は、図４の如くスタートパルス（第１制御パルスＳＴｎ）の次にクロック信号ＣＬＫが活性化する。また、逆方向シフト時は、図５の如くスタートパルス（第２制御パルスＳＴｒ）の次にクロック信号／ＣＬＫが活性化する。従って、スタートパルス（第１制御パルスＳＴｎまたは第２制御パルスＳＴｒ）の次にクロック信号ＣＬＫ，／ＣＬＫのどちらが先に活性化するかを判定できれば、ゲート線駆動回路３０における信号のシフト方向を検知できる。
【００９５】
判定回路２１は、スタートパルスの活性化後にクロック信号ＣＬＫ，／ＣＬＫどちらが早く活性化するかを判定し、その判定結果に応じて第１電圧信号Ｖｎのレベルを設定する第１電圧信号設定部２１Ａと、同じく第２電圧信号Ｖｒのレベルを設定する第２電圧信号設定部２１Ｂとから成る。第１電圧信号設定部２１Ａは、スタートパルスの活性化後に、クロック信号ＣＬＫの方が先に活性化すれば第１電圧信号ＶｎをＨレベル（活性レベル）にし、そうでなければ第１電圧信号ＶｎをＬレベル（非活性レベル）にする。第２電圧信号設定部２１Ｂは、スタートパルスの活性化後に、クロック信号／ＣＬＫの方が先に活性化すれば第２電圧信号ＶｒをＨレベル（非活性レベル）にし、そうでなければ第２電圧信号ＶｒをＬレベル（活性レベル）にする。
【００９６】
第１および第２電圧信号設定部２１Ａ，２１Ｂがこのように動作することにより、第１および第２電圧信号Ｖｎ，Ｖｒは、ゲート線駆動回路３０における信号のシフト方向に応じた互いに相補な信号になる。即ち、順方向シフト時には第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルになり、逆方向シフト時には第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルになる。
【００９７】
電圧信号発生器３２のチャージポンプ回路２２は、判定回路２１によって生成された第１および第２電圧信号Ｖｎ，ＶｒのＨレベル電位の絶対値を増幅する（即ち、振幅を大きくする）ものである。電圧信号発生器３２は、第１電圧信号ＶｎのＨレベルの電位を高めて保持する第１チャージポンプ回路２２Ａと、第２電圧信号ＶｒのＨレベルの電位を高めて保持する第２チャージポンプ回路２２Ｂとから構成される。図７では、第１および第２チャージポンプ回路２２Ａ，２２Ｂがそれぞれクロック信号ＣＬＫ，／ＣＬＫを用いて駆動される例を示しているが、その駆動に用いる信号はクロック信号ＣＬＫ，／ＣＬＫに限られず、所定の周期および振幅を有する繰り返し信号であればよい。
【００９８】
図７の電圧信号発生器３２の構成を詳細に説明する。本実施の形態では、第１電圧信号出力端子ＯＵＴＡが接続するノードを「ノードＮ１３Ａ」、第２電圧信号出力端子ＯＵＴＢが接続するノードを「ノードＮ１３Ｂ」とする。
【００９９】
判定回路２１の第１電圧信号設定部２１Ａは、以下のトランジスタＱ１１Ａ〜Ｑ１４Ａ，Ｑ１５ｎＡ，Ｑ１５ｒＡ，Ｑ１６Ａ〜Ｑ１９Ａから構成される。トランジスタＱ１１Ａは、ノードＮ１３Ａ（第１電圧信号出力端子ＯＵＴＡ）とハイ側電源電位ＶＤＤが供給される第２電源端子Ｓ２との間に接続し、ノードＮ１３Ａを充電するものである。トランジスタＱ１２Ａ，Ｑ１７Ａは共に、ノードＮ１３Ａとロー側電源電位ＶＳＳが供給される第１電源端子Ｓ１との間に接続し、ノードＮ１３Ａを放電するものである。トランジスタＱ１２Ａのゲート（制御電極）はノードＮ１３Ｂ（第２電圧信号出力端子ＯＵＴＢ）に接続され、トランジスタＱ１７Ａのゲートは初期化信号ＩＲＳを受ける初期化端子ＩＲＴに接続される。
【０１００】
トランジスタＱ１１Ａのゲートが接続するノードを「ノードＮ１２Ａ」とすると、トランジスタＱ１３Ａは、クロック信号ＣＬＫが供給される第１クロック端子ＣＫ１とノードＮ１２Ａとの間に接続する。トランジスタＱ１４Ａ，Ｑ１８Ａは共に、ノードＮ１２Ａと第１電源端子Ｓ１との間に接続し、ノードＮ１２Ａを放電するものである。トランジスタＱ１４ＡのゲートはノードＮ１３Ｂに接続され、トランジスタＱ１８Ａのゲートは初期化端子ＩＲＴに接続される。
【０１０１】
トランジスタＱ１３Ａのゲートが接続するノードを「ノードＮ１１Ａ」とすると、トランジスタＱ１５ｎＡ，Ｑ１５ｒＡは共に、第２電源端子Ｓ２とノードＮ１１Ａとの間に接続し、ノードＮ１１Ａを充電するものである。トランジスタＱ１５ｎＡのゲートは、第１制御パルスＳＴｎを受ける第１制御パルス入力端子ＩＮｎに接続され、トランジスタＱ１５ｒＡのゲートは第２制御パルスＳＴｒを受ける第２制御パルス入力端子ＩＮｒに接続される。トランジスタＱ１６Ａ，Ｑ１９Ａは共に、ノードＮ１１Ａと第１電源端子Ｓ１との間に接続し、ノードＮ１１Ａを放電するものである。トランジスタＱ１６ＡのゲートはノードＮ１３Ｂに接続され、トランジスタＱ１９Ａのゲートは初期化端子ＩＲＴに接続される。なお、トランジスタＱ１６Ａは、トランジスタＱ１５ｎＡ，Ｑ１５ｒＡよりもオン抵抗が充分低く設定されている。
【０１０２】
判定回路２１の第２電圧信号設定部２１Ｂは、第１電圧信号設定部２１Ａとほぼ同様の構成の回路であり、以下のトランジスタＱ１１Ｂ〜Ｑ１４Ｂ，Ｑ１５ｎＢ，Ｑ１５ｒＢ，Ｑ１６Ｂ〜Ｑ１９Ｂから構成される。トランジスタＱ１１Ｂは、ノードＮ１３Ｂ（第２電圧信号出力端子ＯＵＴＢ）と第２電源端子Ｓ２との間に接続し、ノードＮ１３Ｂを充電するものである。トランジスタＱ１２Ｂ，Ｑ１７Ｂは共に、ノードＮ１３Ｂと第１電源端子Ｓ１との間に接続し、ノードＮ１３Ｂを放電するものである。トランジスタＱ１２ＢのゲートはノードＮ１３Ａ（第１電圧信号出力端子ＯＵＴＡ）に接続され、トランジスタＱ１７Ｂのゲートは初期化端子ＩＲＴに接続される。
【０１０３】
トランジスタＱ１１Ｂのゲートが接続するノードを「ノードＮ１２Ｂ」とすると、トランジスタＱ１３Ｂは、クロック信号／ＣＬＫが供給される第２クロック端子ＣＫ２とノードＮ１２Ｂとの間に接続する。トランジスタＱ１４Ｂ，Ｑ１８Ｂは共に、ノードＮ１２Ｂと第１電源端子Ｓ１との間に接続し、ノードＮ１２Ｂを放電するものである。トランジスタＱ１４ＢのゲートはノードＮ１３Ａに接続され、トランジスタＱ１８Ｂのゲートは初期化端子ＩＲＴに接続される。
【０１０４】
トランジスタＱ１３Ｂのゲートが接続するノードを「ノードＮ１１Ｂ」とすると、トランジスタＱ１５ｎＢ，Ｑ１５ｒＢは共に、第２電源端子Ｓ２とノードＮ１１Ｂとの間に接続し、ノードＮ１１Ｂを充電するものである。トランジスタＱ１５ｎＢのゲートは、第１制御パルス入力端子ＩＮｎに接続され、トランジスタＱ１５ｒＢのゲートは第２制御パルス入力端子ＩＮｒに接続される。トランジスタＱ１６Ｂ，Ｑ１９Ｂは共に、ノードＮ１１Ｂと第１電源端子Ｓ１との間に接続し、ノードＮ１１Ｂを放電するものである。トランジスタＱ１６ＢのゲートはノードＮ１３Ａに接続され、トランジスタＱ１９Ｂのゲートは初期化端子ＩＲＴに接続される。なお、トランジスタＱ１６Ｂは、トランジスタＱ１５ｎＢ，Ｑ１５ｒＢよりもオン抵抗が充分低く設定されている。
【０１０５】
チャージポンプ回路２２の第１チャージポンプ回路２２Ａは、以下のトランジスタＱ２１Ａ〜Ｑ２５Ａおよび容量素子Ｃ１Ａから構成される。トランジスタＱ２３Ａは、ノードＮ１３Ａ（第１電圧信号出力端子ＯＵＴＡ）と第２電源端子Ｓ２との間に接続する。トランジスタＱ２３Ａのゲートが接続するノードを「ノードＮ１５Ａ」と定義する。ノードＮ１３ＡとノードＮ１５Ａとの間には、トランジスタＱ２０Ａ，Ｑ２１Ａが直列に接続しており、当該トランジスタＱ２０Ａ，Ｑ２１Ａの間の接続ノードを「ノードＮ１４Ａ」と定義する。
【０１０６】
ノードＮ１３ＡとノードＮ１４Ａとの間に接続するトランジスタＱ２０Ａのゲートは、第２電源端子Ｓ２に接続される。ノードＮ１４ＡとノードＮ１５Ａとの間に接続するトランジスタＱ２１Ａのゲートは、ノードＮ１４Ａに接続される。即ち、トランジスタＱ２１Ａはダイオード接続されている。また容量素子Ｃ１Ａは、クロック信号／ＣＬＫが供給される第２クロック端子ＣＫ２とノードＮ１４Ａとの間に接続される。
【０１０７】
トランジスタＱ２４Ａ，Ｑ２５Ａは共に、ノードＮ１５Ａと第１電源端子Ｓ１との間に接続し、ノードＮ１５Ａを放電するものである。トランジスタＱ２４ＡのゲートはノードＮ１３Ｂ（第２電圧信号出力端子ＯＵＴＢ）に接続され、トランジスタＱ２５Ａのゲートは初期化端子ＩＲＴに接続される。
【０１０８】
チャージポンプ回路２２の第２チャージポンプ回路２２Ｂは、第１チャージポンプ回路２２Ａとほぼ同様の構成の回路であり、以下のトランジスタＱ２１Ｂ〜Ｑ２５Ｂおよび容量素子Ｃ１Ｂから構成される。トランジスタＱ２３Ｂは、ノードＮ１３Ｂ（第２電圧信号出力端子ＯＵＴＢ）と第２電源端子Ｓ２との間に接続する。トランジスタＱ２３Ｂのゲートが接続するノードを「ノードＮ１５Ｂ」と定義する。ノードＮ１３ＢとノードＮ１５Ｂとの間には、トランジスタＱ２０Ｂ，Ｑ２１Ｂが直列に接続しており、当該トランジスタＱ２０Ｂ，Ｑ２１Ｂの間の接続ノードを「ノードＮ１４Ｂ」と定義する。
【０１０９】
ノードＮ１３ＢとノードＮ１４Ｂとの間に接続するトランジスタＱ２０Ｂのゲートは、第２電源端子Ｓ２に接続される。ノードＮ１４ＢとノードＮ１５Ｂとの間に接続するトランジスタＱ２１Ｂのゲートは、ノードＮ１４Ｂに接続される。即ち、トランジスタＱ２１Ｂはダイオード接続されている。また容量素子Ｃ１Ｂは、クロック信号ＣＬＫが供給される第１クロック端子ＣＫ１とノードＮ１４Ｂとの間に接続される。
【０１１０】
トランジスタＱ２４Ｂ，Ｑ２５Ｂは共に、ノードＮ１５Ｂと第１電源端子Ｓ１との間に接続し、ノードＮ１５Ｂを放電するものである。トランジスタＱ２４ＢのゲートはノードＮ１３Ａ（第１電圧信号出力端子ＯＵＴＡ）に接続され、トランジスタＱ２５Ｂのゲートは初期化端子ＩＲＴに接続される。
【０１１１】
以下、本実施の形態に係る電圧信号発生器３２の動作を説明する。ここでも簡単のため、クロック信号ＣＬＫ，／ＣＬＫ、第１および第２電圧信号Ｖｎ，Ｖｒ、第１および第２制御パルスＳＴｎ，ＳＴｒ、並びに初期化信号ＩＲＳにおいては、Ｈレベル（活性レベル）の電位はハイ側電源電位ＶＤＤと等しく、Ｌレベル（非活性レベル）の電位はロー側電源電位ＶＳＳ（＝０）に等しいものとする。さらに、単位シフトレジスタＳＲを構成する各トランジスタは全てＮ型ＴＦＴであり、それらのしきい値電圧は全て等しくＶｔｈであると仮定する。
【０１１２】
まず、順方向シフト時における電圧信号発生器３２の動作について説明する。図８は、その動作を示す信号波形図である。先に述べたように、順方向シフト時には、スタートパルスとしての第１制御パルスＳＴｎが活性化された後、クロック信号ＣＬＫがクロック信号／ＣＬＫより先に活性化する。
【０１１３】
初期状態として、電圧信号発生器３２に供給される初期化信号ＩＲＳ、第１および第２制御パルスＳＴｎ，ＳＴｒ並びにクロック信号ＣＬＫ，／ＣＬＫは何れもＬレベルであると仮定する。
【０１１４】
スタートパルスとしての第１制御パルスＳＴｎの活性化に先立ち、時刻ｔ0で、初期化信号ＩＲＳがＨレベルになる。すると判定回路２１では、第１電圧信号設定部２１ＡのトランジスタＱ１７Ａ，Ｑ１８Ａ，Ｑ１９Ａおよび第２電圧信号設定部２１ＢのトランジスタＱ１７Ｂ，Ｑ１８Ｂ，Ｑ１９Ｂがオンし、ノードＮ１１Ａ，Ｎ１２Ａ，Ｎ１３Ａ，Ｎ１１Ｂ，Ｎ１２Ｂ，Ｎ１３Ｂは何れもＬレベルになる。よって、トランジスタＱ１１Ａ，Ｑ１３Ａ，Ｑ１１Ｂ，Ｑ１３Ｂはオフになる。
【０１１５】
またチャージポンプ回路２２では、第１チャージポンプ回路２２ＡのトランジスタＱ２５Ａがオンになり、ノードＮ１５ＡがＬレベルになる。よってトランジスタＱ２３Ａはオフになる。またノードＮ１４Ａは、オン状態のトランジスタＱ２０ＡおよびトランジスタＱ１７Ａを通して放電されＬレベルになる。第２チャージポンプ回路２２Ｂでも同様に、トランジスタＱ２５Ｂがオンになり、ノードＮ１５ＢがＬレベルになるため、トランジスタＱ２３Ｂはオフになる。またノードＮ１４Ｂは、オン状態のトランジスタＱ２０ＢおよびトランジスタＱ１７Ｂを通して放電されてＬレベルになる。
【０１１６】
このように時刻ｔ0では、トランジスタＱ１１Ａ，Ｑ２３Ａ，Ｑ１１Ｂ，Ｑ２３Ｂがオフ、トランジスタＱ１７Ａ，Ｑ１７Ｂがオンになるため、ノードＮ１３Ａに接続する第１電圧信号出力端子ＯＵＴＡおよびノードＮ１３Ｂに接続する第２電圧信号出力端子ＯＵＴＢは共にＬレベル（ＶＳＳ）になる。基本的に第１および第２電圧信号Ｖｎ，Ｖｒは互いに相補な信号であるが、この段階では例外的に第１および第２電圧信号Ｖｎ，Ｖｒは両方ともＬレベルになる。従って、このときトランジスタＱ１２Ａ，Ｑ１４Ａ，Ｑ１６Ａ，Ｑ２４Ａ，Ｑ１２Ｂ，Ｑ１４Ｂ，Ｑ１６Ｂ，Ｑ２４Ｂはオフ状態である。
【０１１７】
時刻ｔ1で初期化信号ＩＲＳがＬレベルに戻ると、判定回路２１のトランジスタＱ１７Ａ，Ｑ１８Ａ，Ｑ１９Ａ，Ｑ１７Ｂ，Ｑ１８Ｂ，Ｑ１９Ｂはオフするが、ノードＮ１１Ａ，Ｎ１２Ａ，Ｎ１３Ａ，Ｎ１１Ｂ，Ｎ１２Ｂ，Ｎ１３ＢはＬレベルのまま変化しない。またチャージポンプ回路２２では、トランジスタＱ２５Ａ，Ｑ２５Ｂがオフするが、ノードＮ１５Ａ，Ｎ１５ＢもＬレベルに維持される。
【０１１８】
続く時刻ｔ2で、スタートパルスとしての第１制御パルスＳＴｎが活性化される。すると第１電圧信号設定部２１ＡのトランジスタＱ１５ｎＡおよび第２電圧信号設定部２１ＢのトランジスタＱ１５ｎＢがオンし、ノードＮ１１Ａ，Ｎ１１Ｂがそれぞれ充電されてＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ１３Ａ，Ｑ１３Ｂがオンするが、この時点ではクロック信号ＣＬＫ，／ＣＬＫはＬレベルであるため、ノードＮ１２Ａ，Ｎ１２ＢはＬレベルのままである。
【０１１９】
時刻ｔ3で第１制御パルスＳＴｎがＬレベルに戻ると、トランジスタＱ１５ｎＡ，Ｑ１５ｎＢはオフするが、ノードＮ１１Ａ，Ｎ１１Ｂはフローティング状態でＨレベルに維持される。
【０１２０】
続く時刻ｔ4でクロック信号ＣＬＫがＨレベルになると、ノードＮ１２Ａは、オン状態のトランジスタＱ１３Ａを通して充電されてＨレベルになる。このときトランジスタＱ１３Ａのゲート・チャネル間容量を介する結合により、ノードＮ１１Ａが昇圧される。その結果、トランジスタＱ１３Ａが非飽和領域で動作し、ノードＮ１２ＡのＨレベルの電位はクロック信号ＣＬＫと同じＶＤＤまで上昇する。ノードＮ１２ＡがＨレベルになったことでトランジスタＱ１１Ａがオンし、ノードＮ１３Ａが充電される。よって第１電圧信号出力端子ＯＵＴＡに出力される第１電圧信号Ｖｎは電位ＶＤＤ−ＶｔｈのＨレベルになる。
【０１２１】
このとき第１チャージポンプ回路２２Ａでは、ノードＮ１４ＡがトランジスタＱ２０Ａを通して充電されて電位ＶＤＤ−Ｖｔｈになり、応じてノードＮ１５ＡがトランジスタＱ２１Ａを通して充電されて電位ＶＤＤ−２・Ｖｔｈになる。
【０１２２】
一方、第２電圧信号設定部２１ＢではトランジスタＱ１２Ｂ，Ｑ１４Ｂ，Ｑ１６Ｂがオンする。応じてノードＮ１１ＢはＬレベルになるため、トランジスタＱ１３Ｂがオフになる。ノードＮ１２Ｂ，Ｎ１３ＢはＬレベルのまま変化しない。よって第２電圧信号出力端子ＯＵＴＢに出力される第２電圧信号ＶｒはＬレベル（ＶＳＳ）に維持される。
【０１２３】
第２チャージポンプ回路２２Ｂは、ノードＮ１３Ａ（第１電圧信号Ｖｎ）がＨレベルになると非活性化される。即ち、第２チャージポンプ回路２２Ｂでは、ノードＮ１３ＡがＨレベルの間、トランジスタＱ２４Ｂがオンし、ノードＮ１５ＢはＬレベルに維持され、トランジスタＱ２３Ｂはオフに維持される。また、クロック信号ＣＬＫがＨレベルに変化するとき、容量素子Ｃ１Ｂを介する結合のためノードＮ１４Ｂの電位が上昇しようとするが、トランジスタＱ２０ＢおよびトランジスタＱ１２Ｂがオンしているため、ノードＮ１４ＢはＬレベルに維持される。つまり、第１電圧信号ＶｎがＨレベルのとき、第２チャージポンプ回路２２Ｂではチャージポンプ動作は行われない。
【０１２４】
その後、時刻ｔ5でクロック信号ＣＬＫがＬレベルに戻る。このときトランジスタＱ１３Ａがオンしているため、ノードＮ１２Ａはクロック信号ＣＬＫに追随してＬレベルになる。応じてトランジスタＱ１１Ａはオフするが、ノードＮ１３Ａはフローティング状態でＨレベル（ＶＤＤ−Ｖｔｈ）に維持される。
【０１２５】
続く時刻ｔ6で、クロック信号／ＣＬＫがＨレベルになる。第１電圧信号設定部２１Ａでは、トランジスタＱ１３Ｂはオフしているため、ノードＮ１２ＢはＬレベルから変化しない。よってトランジスタＱ１１Ｂはオフを維持し、ノードＮ１３Ｂ（第２電圧信号出力端子ＯＵＴＢ）はＬレベルに維持される。よって第２電圧信号ＶｒはＬレベルに維持される。
【０１２６】
第１チャージポンプ回路２２Ａでは、クロック信号／ＣＬＫがＨレベルになるとき、容量素子Ｃ１Ａを介する結合のためノードＮ１４Ａが昇圧される。このときノードＮ１３ＡがトランジスタＱ２０Ａのソースとなるが、その電位はＶＤＤ−Ｖｔｈなので、トランジスタＱ２０Ａのゲート・ソース間電圧はＶｔｈであり、トランジスタＱ２０Ａは実質的にオフ状態である。一方、トランジスタＱ２１Ａはオンし、ノードＮ１４Ａの電荷がノードＮ１５Ａへと移動する。ノードＮ１４Ａ，Ｎ１５Ａの寄生容量値が容量素子Ｃ１Ａの容量値に比べて充分小さいと仮定すると、ノードＮ１４Ａ，Ｎ１５Ａの電位はクロック信号／ＣＬＫの振幅（ＶＤＤ）と同程度上昇し、ノードＮ１４Ａの電位は２・ＶＤＤ−Ｖｔｈ、ノードＮ１５Ａの電位は２・ＶＤＤ−２・Ｖｔｈになる。
【０１２７】
このチャージポンプ動作によってノードＮ１５Ａの電位が高められると、トランジスタＱ２３Ａが非飽和領域で動作するため、ノードＮ１３Ａ（第１電圧信号出力端子ＯＵＴＡ）のＨレベルの電位はＶＤＤにまで上昇する。その結果、第１電圧信号ＶｎのＨレベルはＶＤＤになる。
【０１２８】
時刻ｔ7でクロック信号／ＣＬＫがＬレベルになると、容量素子Ｃ１Ａを介した結合によりノードＮ１４Ａの電位はＶＤＤ−Ｖｔｈに戻るが、トランジスタＱ２１Ａがダイオードとして機能するためノードＮ１５ＡからノードＮ１４Ａへは電流が流れず、ノードＮ１５Ａの電位は２・ＶＤＤ−２・Ｖｔｈに維持される。よってトランジスタＱ２３Ａは引き続き非飽和領域で動作し、第１電圧信号Ｖｎは低インピーダンスで電位ＶＤＤに維持される。
【０１２９】
ノードＮ１５Ａは高インピーダンス（フローティング）状態になり、トランジスタＱ２４Ａのリーク電流によりその電位は徐々に低下する。しかし時刻ｔ7以降はクロック信号／ＣＬＫの周期でチャージポンプ動作が繰り返し行われ、ノードＮ１５Ａからリークした分の電荷が補填されるので、ノードＮ１５Ａの電位はほぼ一定（２・ＶＤＤ−２・Ｖｔｈ）に保たれる。よってトランジスタＱ２３Ａは、時刻ｔ7以降も継続して非飽和領域で動作し、第１電圧信号Ｖｎは低インピーダンスで電位ＶＤＤに維持される。
【０１３０】
またそれにより、第２電圧信号設定部２１ＢのトランジスタＱ１２Ｂのオンが維持されるため、第２電圧信号Ｖｒは低インピーダンスで電位ＶＳＳに維持される。つまり、トランジスタＱ１２Ｂは、第１電圧信号ＶｎがＨレベルになる間、第２電圧信号出力端子ＯＵＴＢを放電して、第２電圧信号ＶｒをＬレベルに維持する手段として機能する。
【０１３１】
その後、フレームの最後（ブランキング期間）に、エンドパルスとしての第２制御パルスＳＴｒが一定期間Ｈレベルにされる。図４に示したように、エンドパルスとしての第２制御パルスＳＴｒは、クロック信号ＣＬＫと同位相でＨレベルになる。よって第２制御パルスＳＴｒがＨレベルになるとき、第１電圧信号設定部２１ＡのノードＮ１１ＡはトランジスタＱ１３Ａのゲート・チャネル間容量を介する結合により昇圧され、トランジスタＱ１５ｒＡでは第２電源端子Ｓ２側がソースになる。よって第２制御パルスＳＴｒがＨレベル（ＶＤＤ）になっても、トランジスタＱ１５ｒＡはソース・ゲート間電圧が０のためオンしない。
【０１３２】
一方、第２電圧信号設定部２１Ｂでは、トランジスタＱ１５ｒＢのソースはノードＮ１１Ｂ側である。よって第２制御パルスＳＴｒがＨレベルになるとトランジスタＱ１５ｒＢがオンし、第２電源端子Ｓ２からノードＮ１１Ｂへと電流が流れる。しかしトランジスタＱ１５ｎＢ，Ｑ１５ｒＢよりもオン抵抗が充分低いトランジスタＱ１６Ｂがオンしているため、ノードＮ１１ＢはＬレベルに維持される。
【０１３３】
その後、次のフレームに移行するとき、スタートパルスとしての第１制御パルスＳＴｎが再びＨレベルになる。このとき第１電圧信号設定部２１ＡではトランジスタＱ１５ｎＡがオンし、ノードＮ１１ＡはＨレベルに維持される。また第２電圧信号設定部２１Ｂでは、トランジスタＱ１５ｎＢがオンするが、トランジスタＱ１６ＢがオンしているためノードＮ１１ＢはＬレベルに維持される。
【０１３４】
ここで、トランジスタＱ１５ｎＡ，Ｑ１５ｒＡ，Ｑ１６Ａから成る回路に注目すると、上記のようにトランジスタＱ１６ＡはトランジスタＱ１５ｎＡ，Ｑ１５ｒＡよりもオン抵抗が充分低く設定されている。よってノードＮ１３ＢがＨレベルのとき（トランジスタＱ１６Ａがオンのとき）は、ノードＮ１１ＡはＬレベルになる。またノードＮ１３ＢがＬレベルのとき（トランジスタＱ１６Ａがオフのとき）は、トランジスタＱ１５ｎＡ，Ｑ１５ｒＡがオンしたときに供給される電荷によってノードＮ１１ＡはＨレベルになる。つまりトランジスタＱ１５ｎＡ，Ｑ１５ｒＡ，Ｑ１６Ａは、ノードＮ１３Ｂを入力端、ノードＮ１１Ａを出力端とし、第１および第２制御パルスＳＴｎ，ＳＴｒが電源として供給されるレシオ型インバータを構成している。
【０１３５】
同様に、トランジスタＱ１５ｎＢ，Ｑ１５ｒＢ，Ｑ１６Ｂは、ノードＮ１３Ａを入力端、ノードＮ１１Ｂを出力端とし、第１および第２制御パルスＳＴｎ，ＳＴｒが電源として供給されるレシオ型インバータを構成している。
【０１３６】
以降、次に初期化信号ＩＲＳが活性化されるまでの間、トランジスタＱ１５ｎＡ，Ｑ１５ｒＡ，Ｑ１６Ａから成るインバータがノードＮ１１ＡをＨレベルに維持し、トランジスタＱ１５ｎＢ，Ｑ１５ｒＢ，Ｑ１６Ｂから成るインバータがノードＮ１１ＢをＬレベルに維持する。そのため第１電圧信号ＶｎはＨレベル、第２電圧信号ＶｒはＬレベルに維持される。このとき第１電圧信号ＶｎのＨレベルの電位は、第１チャージポンプ回路２２Ａの働きによりＶＤＤに維持される。
【０１３７】
次に、図２のゲート線駆動回路３０の逆方向シフト時における電圧信号発生器３２の動作について説明する。図９は、その動作を示す信号波形図である。逆方向シフト時には、スタートパルスとしての第２制御パルスＳＴｒが活性化された後、クロック信号／ＣＬＫがクロック信号ＣＬＫより先に活性化される。
【０１３８】
ここでも初期状態として、電圧信号発生器３２に供給される初期化信号ＩＲＳ、第１および第２制御パルスＳＴｎ，ＳＴｒ並びにクロック信号ＣＬＫ，／ＣＬＫは何れもＬレベルであると仮定する。
【０１３９】
スタートパルスとしての第２制御パルスＳＴｒの活性化に先立ち、時刻ｔ10で、初期化信号ＩＲＳがＨレベルになる。このときの判定回路２１およびチャージポンプ回路２２の動作は、順方向シフトの場合と同様である。即ち、トランジスタＱ１７Ａ，Ｑ１８Ａ，Ｑ１９Ａ，２５Ａ，Ｑ１７Ｂ，Ｑ１８Ｂ，Ｑ１９Ｂ，２５Ｂがオンし、ノードＮ１１Ａ，Ｎ１２Ａ，Ｎ１３Ａ，Ｎ１５Ａ，Ｎ１１Ｂ，Ｎ１２Ｂ，Ｎ１３Ｂ，Ｎ１５ＢがＬレベルになる。よって、トランジスタＱ１１Ａ，Ｑ１３Ａ，Ｑ２３Ａ，Ｑ１１Ｂ，Ｑ１３Ｂ，Ｑ２３Ｂはオフになる。またノードＮ１４Ａは、オン状態のトランジスタＱ２０Ａ，Ｑ１７Ａを通して放電されＬレベルになり、ノードＮ１４Ｂは、オン状態のトランジスタＱ２０Ｂ，Ｑ１７Ｂを通して放電されてＬレベル（ＶＳＳ）になる。
【０１４０】
よってこのとき第１および第２電圧信号Ｖｎ，Ｖｒは共にＬレベルになる。応じてトランジスタＱ１２Ａ，Ｑ１４Ａ，Ｑ１６Ａ，Ｑ２４Ａ，Ｑ１２Ｂ，Ｑ１４Ｂ，Ｑ１６Ｂ，Ｑ２４Ｂがオフになる。
【０１４１】
時刻ｔ11で初期化信号ＩＲＳがＬレベルに戻ると、判定回路２１では、トランジスタＱ１７Ａ，Ｑ１８Ａ，Ｑ１９Ａ，Ｑ２５Ａ，Ｑ１７Ｂ，Ｑ１８Ｂ，Ｑ１９Ｂ，Ｑ２５Ｂはオフするが、ノードＮ１１Ａ，Ｎ１２Ａ，Ｎ１３Ａ，Ｎ１５Ａ，Ｎ１１Ｂ，Ｎ１２Ｂ，Ｎ１３Ｂ，ノードＮ１５ＢはＬレベルのまま変化しない。
【０１４２】
続く時刻ｔ12で、スタートパルスとしての第２制御パルスＳＴｒが活性化される。すると第１電圧信号設定部２１ＡのトランジスタＱ１５ｒＡおよび第２電圧信号設定部２１ＢのトランジスタＱ１５ｒＢがオンし、ノードＮ１１Ａ，Ｎ１１ＢがそれぞれＨレベル（ＶＤＤ−Ｖｔｈ）になる。応じてトランジスタＱ１３Ａ，Ｑ１３Ｂがオンするが、この時点ではクロック信号ＣＬＫ，／ＣＬＫは共にＬレベルであるため、ノードＮ１２Ａ，Ｎ１２ＢはＬレベルのままである。
【０１４３】
時刻ｔ13で第２制御パルスＳＴｒがＬレベルに戻ると、トランジスタＱ１５ｒＡ，Ｑ１５ｒＢはオフするが、ノードＮ１１Ａ，Ｎ１１Ｂはフローティング状態でＨレベルに維持される。
【０１４４】
続く時刻ｔ14で、クロック信号／ＣＬＫがＨレベルになると、ノードＮ１２Ｂが、オン状態のトランジスタＱ１３Ｂを通して充電されてＨレベルになる。このときトランジスタＱ１３Ｂのゲート・チャネル間容量を介する結合により、ノードＮ１１Ｂが昇圧される。その結果、トランジスタＱ１３Ｂは非飽和領域で動作し、ノードＮ１２ＢのＨレベルの電位はクロック信号／ＣＬＫと同じＶＤＤまで上昇する。ノードＮ１２ＢがＨレベルになったことで、トランジスタＱ１１Ｂがオンし、ノードＮ１３Ｂが充電される。よって第２電圧信号出力端子ＯＵＴＢに出力される第２電圧信号Ｖｒは電位ＶＤＤ−ＶｔｈのＨレベルになる。
【０１４５】
このとき第２チャージポンプ回路２２Ｂでは、ノードＮ１４ＢがトランジスタＱ２０Ｂを通して充電されて電位ＶＤＤ−Ｖｔｈになり、応じてノードＮ１５ＢがトランジスタＱ２１Ｂを通して充電されて電位ＶＤＤ−２・Ｖｔｈになる。
【０１４６】
一方、第１電圧信号設定部２１ＡではトランジスタＱ１２Ａ，Ｑ１４Ａ，Ｑ１６Ａがオンになる。ノードＮ１１Ａは放電されてＬレベルになり、トランジスタＱ１３Ａがオフになる。ノードＮ１２Ａ，Ｎ１３ＡはＬレベルのまま変化しない。よって第１電圧信号出力端子ＯＵＴＡに出力される第１電圧信号ＶｎはＬレベル（ＶＳＳ）に維持される。
【０１４７】
第１チャージポンプ回路２２Ａでは、ノードＮ１３ＢがＨレベルになると非活性化される。即ち、第１チャージポンプ回路２２Ａでは、ノードＮ１３ＢがＨレベルの間、トランジスタＱ２４Ａがオンし、ノードＮ１５ＡはＬレベルに維持され、トランジスタＱ２３Ａはオフに維持される。またクロック信号／ＣＬＫがＨレベルに変化するとき、容量素子Ｃ１Ａを介する結合のためノードＮ１４Ａの電位が上昇しようとするが、トランジスタＱ２０ＡおよびトランジスタＱ１２Ａがオンしているので、ノードＮ１４ＡはＬレベルに維持される。つまり、第１電圧信号ＶｎがＨレベルのとき、第１チャージポンプ回路２２Ａではチャージポンプ動作は行われない。
【０１４８】
時刻ｔ15でクロック信号／ＣＬＫがＬレベルに戻る。このときトランジスタＱ１３Ｂがオンしているため、ノードＮ１２Ｂはクロック信号／ＣＬＫに追随してＬレベルになる。応じてトランジスタＱ１１Ｂはオフになるが、ノードＮ１３Ｂはフローティング状態でＨレベルに維持される。
【０１４９】
続く時刻ｔ16で、クロック信号ＣＬＫがＨレベルになる。第１電圧信号設定部２１Ａでは、トランジスタＱ１３Ａはオフしているため、ノードＮ１２ＡはＬレベルから変化しない。よってトランジスタＱ１１Ａはオフに維持され、ノードＮ１３Ａ（第１電圧信号出力端子ＯＵＴＡ）はＬレベルを維持する。
【０１５０】
第２チャージポンプ回路２２Ｂでは、クロック信号ＣＬＫがＨレベルになるとき、容量素子Ｃ１Ｂを介する結合によりノードＮ１４Ｂが昇圧される。このときノードＮ１３ＢがトランジスタＱ２０Ｂのソースとなるが、その電位はＶＤＤ−Ｖｔｈなので、トランジスタＱ２０Ｂのゲート・ソース間電圧がＶｔｈとなっており、トランジスタＱ２０Ｂは実質的にオフ状態である。一方、トランジスタＱ２１Ｂはオンし、ノードＮ１４Ｂの電荷がノードＮ１５Ｂへと移動する。ノードＮ１４Ｂ，Ｎ１５Ｂの寄生容量値が容量素子Ｃ１Ｂの容量値に比べて充分小さいと仮定すると、ノードＮ１４Ｂ，Ｎ１５Ｂの電位はクロック信号ＣＬＫの振幅（ＶＤＤ）と同程度上昇し、ノードＮ１４Ｂの電位は２・ＶＤＤ−Ｖｔｈ、ノードＮ１５Ｂの電位は２・ＶＤＤ−２・Ｖｔｈになる。
【０１５１】
このチャージポンプ動作によってノードＮ１５Ｂの電位が高められると、トランジスタＱ２３Ｂが非飽和領域で動作するため、ノードＮ１３Ｂ（第２電圧信号出力端子ＯＵＴＢ）のＨレベルの電位はＶＤＤにまで上昇する。その結果、第２電圧信号ＶｒのＨレベルはＶＤＤになる。
【０１５２】
時刻ｔ17でクロック信号ＣＬＫがＬレベルになると、容量素子Ｃ１Ｂを介した結合によりノードＮ１４Ｂの電位はＶＤＤ−Ｖｔｈに戻るが、トランジスタＱ２１Ｂがダイオードとして機能するためノードＮ１５ＢからノードＮ１４Ｂへは電流が流れず、ノードＮ１５Ｂの電位は２・ＶＤＤ−２・Ｖｔｈに維持される。よってトランジスタＱ２３Ｂは引き続き非飽和領域で動作し、第２電圧信号Ｖｒは低インピーダンスで電位ＶＤＤに維持される。
【０１５３】
ノードＮ１５Ｂは高インピーダンス（フローティング）状態になるので、トランジスタＱ２４Ｂのリーク電流によりその電位は徐々に低下する。しかし時刻ｔ17以降はクロック信号ＣＬＫの周期でチャージポンプ動作が繰り返し行われ、ノードＮ１５Ｂからリークした分の電荷が補填されるので、ノードＮ１５Ｂの電位はほぼ一定（２・ＶＤＤ−２・Ｖｔｈ）に維持される。よってトランジスタＱ２３Ｂは、時刻ｔ17以降も継続して非飽和領域で動作し、第２電圧信号Ｖｒは低インピーダンスで電位ＶＤＤに維持される。
【０１５４】
それにより、第１電圧信号設定部２１ＡのトランジスタＱ１２Ａはオンに維持されるため、第１電圧信号Ｖｎは低インピーダンスで電位ＶＳＳに維持される。つまり、トランジスタＱ１２Ａは、第２電圧信号ＶｒがＨレベルになる間、第１電圧信号出力端子ＯＵＴＡを放電して、第１電圧信号ＶｎをＬレベルに維持する手段として機能する。
【０１５５】
その後、フレームの最後に対応するタイミングで、エンドパルスとしての第１制御パルスＳＴｎが一定期間Ｈレベルになる。図５に示したように、エンドパルスとしての第１制御パルスＳＴｎは、クロック信号／ＣＬＫと同位相でＨレベルになる。よって第１制御パルスＳＴｎがＨレベルになるとき、第２電圧信号設定部２１ＢのノードＮ１１はトランジスタＱ１３Ｂのゲート・チャネル間容量を介する結合のため昇圧され、トランジスタＱ１５ｎＢでは第２電源端子Ｓ２側がソースになる。よって第１制御パルスＳＴｎがＨレベル（ＶＤＤ）になっても、トランジスタＱ１５ｎＢはソース・ゲート間電圧が０のためオンしない。
【０１５６】
一方、第１電圧信号設定部２１Ａでは、トランジスタＱ１５ｎＢのソースはノードＮ１１Ａ側なので、第１制御パルスＳＴｎがＨレベルになるとトランジスタＱ１５ｎＢがオンして、第２電源端子Ｓ２からノードＮ１１Ａへと電流が流れる。しかしトランジスタＱ１５ｎＡ，Ｑ１５ｒＡよりもオン抵抗が充分に低いトランジスタＱ１６Ａがオンしているので、ノードＮ１１ＡはＬレベルに維持される。
【０１５７】
その後、次のフレームに移行すると、スタートパルスとしての第２制御パルスＳＴｒが再びＨレベルになる。このとき第１電圧信号設定部２１Ａでは、トランジスタＱ１５ｎＡがオンするが、トランジスタＱ１６ＡがオンしているためノードＮ１１ＡはＬレベルに維持される。また第２電圧信号設定部２１ＢではトランジスタＱ１５ｎＢがオンし、ノードＮ１１ＢはＨレベルに維持される。
【０１５８】
以降、次に初期化信号ＩＲＳが活性化されるまでの間、トランジスタＱ１５ｎＡ，Ｑ１５ｒＡ，Ｑ１６Ａから成るインバータがノードＮ１１ＡのＬレベルを維持し、トランジスタＱ１５ｎＢ，Ｑ１５ｒＢ，Ｑ１６Ｂから成るインバータがノードＮ１１ＢのＨレベルを維持する。それにより、第１電圧信号ＶｎはＬレベル、第２電圧信号ＶｒはＨレベルに維持される。また第２電圧信号ＶｒのＨレベルの電位は、第２チャージポンプ回路２２ＢによってＶＤＤに維持される。
【０１５９】
ここで、ゲート線駆動回路３０において信号のシフト方向が変化するときの、電圧信号発生器３２の動作を説明する。図１０は、順方向シフトから逆方向シフトへと切り替わるときの信号波形図であり、同図に示す各時刻は、図８および図９に示したものに対応している。ゲート線駆動回路３０は、時刻ｔ0の次のフレームから順方向シフトを行っており、その後の時刻ｔ10の次のフレームから、それが逆方向シフトに切り替わっている。
【０１６０】
図１０の如く、シフト方向が切り替わるとき（時刻ｔ10）、初期化信号ＩＲＳが活性化される。時刻ｔ10より前の期間では、図８で説明した電圧信号発生器３２の動作により、第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルに設定されているが、初期化信号ＩＲＳがＨレベルになると、第１および第２電圧信号Ｖｎ，Ｖｒは、一旦Ｌレベルになる。
【０１６１】
そしてスタートパルス（ここでは第２制御パルスＳＴｒ）がＨレベルになり、その後にクロック信号／ＣＬＫがクロック信号ＣＬＫよりも先に活性化すると、電圧信号発生器３２は、ゲート線駆動回路３０の動作が逆方向シフトであると判定し、第１電圧信号ＶｎをＬレベル、第２電圧信号ＶｒをＨレベルに設定する。
【０１６２】
図示は省略するが、逆方向シフトから順方向シフトに切り替わるときも、その切り替わりのタイミングで初期化信号ＩＲＳを活性化することにより、電圧信号発生器３２は第１および第２電圧信号Ｖｎ，Ｖｒを正しいレベル（第１電圧信号ＶｎをＨレベル、第２電圧信号ＶｒをＬレベル）に設定することができる。
【０１６３】
なお、初期化信号ＩＲＳは、少なくともゲート線駆動回路３０でシフト方向が切り替わるフレームの直前に活性化されればよい。例えば、シフト方向が切り替わるか否かに関わらず全フレームの前（ブランキング期間）に初期化信号ＩＲＳを活性化してもよいが、その場合はフレーム毎に第１および第２電圧信号Ｖｎ，Ｖｒがリセットされ、その度に電圧信号発生器３２で各ノードの充放電が行われるので電力消費が大きくなる。またゲート線駆動回路３０の構成によっては、第１および第２電圧信号Ｖｎ，Ｖｒがリセットされる毎にダミーフレームを設ける必要が生じる（詳細は後述する）。これらの観点から、初期化信号ＩＲＳは、一旦シフト方向が設定された後はそれが切り替わるまで活性化させないことが好ましい。
【０１６４】
以上のように、本実施の形態の電圧信号発生器３２は、初期化信号ＩＲＳの活性化に応答して、スタートパルス（第１制御パルスＳＴｎまたは第２制御パルスＳＴｒ）とクロック信号ＣＬＫ，／ＣＬＫとの位相の関係からゲート線駆動回路３０における信号のシフト方向を判定し、第１および第２電圧信号Ｖｎ，Ｖｒをそのシフト方向に対応したレベルに設定することができる。従って、シフト方向を制御するための互いに相補な２つの電圧信号を外部から供給する必要が無い。
【０１６５】
さらに、図７の電圧信号発生器３２を構成するトランジスタは、全て同じ導電型であるので、ＣＭＯＳ回路を用いた場合に比較して、少ない製造工程数で形成可能である。また同一導電型のトランジスタのみで構成されたシフトレジスタ（例えば図３）を用いたゲート線駆動回路３０と同一の基板上に形成することも容易に行うことができる。その結果、液晶表示装置１００のコスト削減に寄与できる。
【０１６６】
上記の電圧信号発生器３２の動作から分かるように、本実施の形態の電圧信号発生器３２は、シフト方向の判定および第１および第２電圧信号Ｖｎ，Ｖｒのレベル設定を、ディジタル的な動作で実現しているため、周囲温度や電源電圧、トランジスタの電気的特性のばらつきなどの影響が少なく、使用条件に起因する誤動作が生じ難い。
【０１６７】
但し、電圧信号発生器３２が生成する第１および第２電圧信号Ｖｎ，Ｖｒを用いて、図３の単位シフトレジスタＳＲで構成された図２のゲート線駆動回路３０を動作させる場合、以下の点に留意する必要がある。
【０１６８】
順方向シフト時における第１段目の単位シフトレジスタＳＲ1に注目する。順方向シフト時の単位シフトレジスタＳＲ1では、スタートパルスとしての第１制御パルスＳＴｎが活性化したときに、ノードＮ１を充電してセット状態になる必要がある。そのためには、第１制御パルスＳＴｎの活性期間に第１電圧信号ＶｎがＨレベルになっている必要がある。しかし図８から分かるように、電圧信号発生器３２は、スタートパルスとしての第１制御パルスＳＴｎの活性期間が終わって、その次にクロック信号ＣＬＫが立ち上がるタイミングで第１電圧信号ＶｎをＨレベルにする。よって順方向シフト時の単位シフトレジスタＳＲ1は、初期化信号ＩＲＳが活性化された直後の第１制御パルスＳＴｎの活性化に応答して動作を開始することができない。
【０１６９】
一方、逆方向シフトの場合、最後段の単位シフトレジスタＳＲnは、スタートパルスとしての第２制御パルスＳＴｒがＨレベルになるときに、ノードＮ１を充電してセット状態になる必要がある。そのためには、第２制御パルスＳＴｒの活性期間に第２電圧信号ＶｒがＨレベルになっていることが必要である。しかし図９から分かるように、電圧信号発生器３２は、スタートパルスとしての第２制御パルスＳＴｒの活性期間が終わって、その次にクロック信号／ＣＬＫが立ち上がるタイミングで第２電圧信号ＶｒをＨレベルにする。よって逆方向シフト時の単位シフトレジスタＳＲnは、初期化信号ＩＲＳが活性化された直後の第２制御パルスＳＴｒの立ち上がりと同時に動作を開始することができない。
【０１７０】
つまり、図３の単位シフトレジスタＳＲで構成された図２のゲート線駆動回路３０は、電圧信号発生器３２で第１および第２電圧信号Ｖｎ，Ｖｒがリセットされた後の最初のフレームでは正常に動作することができない。従って、第１および第２電圧信号Ｖｎ，Ｖｒをリセットした後の最初のフレームは、ゲート線駆動回路３０に通常の動作を行わせないダミーフレームとする必要がある。ダミーフレームを少なくするために、初期化信号ＩＲＳを活性化させる期間は、シフト方向が切り替わるフレームの直前のみであることが好ましい。
【０１７１】
［第１の変更例］
図１１は、実施の形態１の第１の変更例に係る電圧信号発生器３２の回路図である。当該電圧信号発生器３２は、図７の回路に対し、容量素子Ｃ１Ａ，Ｃ１Ｂをそれぞれトランジスタを用いて構成したものである。
【０１７２】
即ち、図１１の電圧信号発生器３２では、容量素子Ｃ１Ａは、ゲートがノードＮ１４Ａに接続され、２つの電流電極（ソースおよびドレイン）が共に第２クロック端子ＣＫ２に接続したトランジスタＱ４０Ａにより構成されている。トランジスタＱ４０Ａは、ノードＮ１４Ａが活性レベルになり、ソース・ドレイン間にチャネルが形成された期間にのみ容量素子として機能する。同様に、容量素子Ｃ１Ｂは、ゲートがノードＮ１４Ｂに接続され、２つの電流電極（ソースおよびドレイン）が共に第１クロック端子ＣＫ１に接続したトランジスタＱ４０Ｂにより構成されている。トランジスタＱ４０Ｂは、ノードＮ１４Ｂが活性レベルの期間にのみ容量素子として機能する。このようにＭＯＳトランジスタのゲートとチャネルを両電極として用いた容量素子を「ＭＯＳ容量素子」と称する。
【０１７３】
例えば、電圧信号発生器３２が、第１電圧信号ＶｎをＨレベル、第２電圧信号ＶｒをＬレベルに設定している場合（順方向シフト時）、ノードＮ１４ＡはＨレベル、ノードＮ１４ＢはＬレベルである。このときトランジスタＱ４０Ａは容量素子として機能するため、第１チャージポンプ回路２２Ａでは第１電圧信号Ｖｎを電位ＶＤＤに維持するためのチャージポンプ動作が行われる。
【０１７４】
一方、第２チャージポンプ回路２２Ｂでは、トランジスタＱ４０Ｂは容量素子として機能しないため、クロック信号ＣＬＫの立ち上がり時にノードＮ１４Ｂの電位が上昇しようとする現象が生じない。そのため第２電圧信号ＶｒのＬレベルをより低い電位で維持することができる。また第２チャージポンプ回路２２Ｂに交流的な電流が流れることが抑制されるため、第２チャージポンプ回路２２Ｂにおける消費電力を低減する効果も得られる。
【０１７５】
また電圧信号発生器３２が、第１電圧信号ＶｎをＬレベル、第２電圧信号ＶｒをＨレベルに設定している場合（逆方向シフト時）は、トランジスタＱ４０Ｂは容量素子として機能するが、トランジスタＱ４０Ａは容量素子として機能しない。
【０１７６】
よって第２チャージポンプ回路２２Ｂでは第２電圧信号Ｖｒを電位ＶＤＤに維持するためのチャージポンプ動作が行われ、また第１チャージポンプ回路２２Ａでは、クロック信号／ＣＬＫの立ち上がり時にノードＮ１４Ｂの電位が上昇しようとする現象が生じない。よって第１電圧信号Ｖｎをより低い電位で維持でき、また第１チャージポンプ回路２２Ａに交流的な電流が流れることが抑制されるため消費電力低減の効果も得られる。
【０１７７】
つまり本変更例によれば、電圧信号発生器３２が出力する第１および第２電圧信号Ｖｎ，Ｖｒの非活性レベルの電位をより低くでき、且つチャージポンプ回路２２の消費電力を低減できる。
【０１７８】
［第２の変更例］
図１２は、実施の形態１の第２の変更例に係る電圧信号発生器３２の回路図である。当該電圧信号発生器３２は、図７の回路に対し、チャージポンプ回路２２の構成を変更したものである。
【０１７９】
本変更例において、第１チャージポンプ回路２２Ａは、以下のトランジスタＱ３０Ａ〜Ｑ３３Ａおよび容量素子Ｃ２Ａ，Ｃ３Ａにより構成される。トランジスタＱ３０Ａ，Ｑ３２Ａは、それぞれノードＮ１３Ａ（第１電圧信号出力端子ＯＵＴＡ）とハイ側電源電位ＶＤＤが供給される第２電源端子Ｓ２との間に接続する。トランジスタＱ３０Ａのゲートが接続するノードを「ノードＮ１６Ａ」とすると、ノードＮ１６Ａとクロック信号／ＣＬＫが供給される第２クロック端子ＣＫ２との間に容量素子Ｃ２Ａが接続され、ノードＮ１６ＡとノードＮ１３Ａとの間にトランジスタＱ３１Ａが接続される。トランジスタＱ３１Ａのゲートは第２電源端子Ｓ２に接続される。
【０１８０】
またトランジスタＱ３２Ａのゲートが接続するノードを「ノードＮ１７Ａ」とすると、ノードＮ１７Ａとクロック信号ＣＬＫが供給される第１クロック端子ＣＫ１との間に容量素子Ｃ３Ａが接続され、ノードＮ１７ＡとノードＮ１３Ａとの間にトランジスタＱ３３Ａが接続される。トランジスタＱ３３Ａのゲートは第２電源端子Ｓ２に接続される。
【０１８１】
第２チャージポンプ回路２２Ｂは、第１チャージポンプ回路２２Ａと同様の構成を有している。即ち、第２チャージポンプ回路２２Ｂは、以下のトランジスタＱ３０Ｂ〜Ｑ３３Ｂおよび容量素子Ｃ２Ｂ，Ｃ３Ｂにより構成される。トランジスタＱ３０Ｂ，Ｑ３２Ｂは、それぞれノードＮ１３Ｂ（第２電圧信号出力端子ＯＵＴＢ）とハイ側電源電位ＶＤＤが供給される第２電源端子Ｓ２との間に接続する。トランジスタＱ３０Ｂのゲートが接続するノードを「ノードＮ１６Ｂ」とすると、ノードＮ１６Ｂと第１クロック端子ＣＫ１との間に容量素子Ｃ２Ｂが接続され、ノードＮ１６ＢとノードＮ１３Ｂとの間にトランジスタＱ３１Ｂが接続される。トランジスタＱ３１Ｂのゲートは第２電源端子Ｓ２に接続される。
【０１８２】
またトランジスタＱ３２Ｂのゲートが接続するノードを「ノードＮ１７Ｂ」とすると、ノードＮ１７Ｂと第２クロック端子ＣＫ２との間に容量素子Ｃ３Ｂが接続され、ノードＮ１７ＢとノードＮ１３Ｂとの間にトランジスタＱ３３Ｂが接続される。トランジスタＱ３３Ｂのゲートは第２電源端子Ｓ２に接続される。
【０１８３】
本変更例に係るチャージポンプ回路２２の動作を説明する。まず順方向シフト時における動作を示す。このとき判定回路２１は第１電圧信号ＶｎをＨレベル、第２電圧信号ＶｒをＬレベルに設定する。
【０１８４】
この場合、第１チャージポンプ回路２２ＡのノードＮ１６Ａの電位は、クロック信号／ＣＬＫがＬレベルのときＶＤＤ−Ｖｔｈであるが、それがＨレベルになると容量素子Ｃ２Ａを介する結合により２・ＶＤＤ−Ｖｔｈに昇圧される。またノードＮ１７Ａの電位は、クロック信号ＣＬＫがＬレベルのときＶＤＤ−Ｖｔｈであるが、それがＨレベルになると容量素子Ｃ３Ａを介する結合により２・ＶＤＤ−Ｖｔｈに昇圧される。従って、クロック信号／ＣＬＫがＨレベルの期間は、トランジスタＱ３０Ａが非飽和領域で動作して第１電圧信号ＶｎのＨレベル電位を低インピーダンスのＶＤＤにする。またクロック信号ＣＬＫがＨレベルの期間は、トランジスタＱ３２Ａが非飽和領域で動作して第１電圧信号ＶｎのＨレベル電位を低インピーダンスのＶＤＤにする。
【０１８５】
一方、第２チャージポンプ回路２２Ｂでは、ノードＮ１３ＢがＬレベルであるため、ノードＮ１６Ｂはオン状態のトランジスタＱ３１Ｂを通して放電され、ノードＮ１７Ｂはオン状態のトランジスタＱ３３Ｂを通して放電される。また第２電圧信号設定部２１ＢのトランジスタＱ１２Ｂもオンしているため、ノードＮ１３Ｂ，Ｎ１６Ｂ，Ｎ１７Ｂは何れも低インピーダンスでＬレベルに固定される。
【０１８６】
次に、当該チャージポンプ回路２２の逆方向シフト時の動作を説明する。このとき判定回路２１は第１電圧信号ＶｎをＬレベル、第２電圧信号ＶｒをＨレベルに設定する。
【０１８７】
この場合、第１チャージポンプ回路２２Ａでは、ノードＮ１３ＡがＬレベルであるため、ノードＮ１６Ａはオン状態のトランジスタＱ３１Ａを通して放電され、ノードＮ１７Ａはオン状態のトランジスタＱ３３Ａを通して放電される。また第１電圧信号設定部２１ＡのトランジスタＱ１２Ａもオンしているため、ノードＮ１３Ａ，Ｎ１６Ａ，Ｎ１７Ａは何れも低インピーダンスでＬレベルに固定される。
【０１８８】
一方、第２チャージポンプ回路２２ＢのノードＮ１６Ｂの電位は、クロック信号ＣＬＫがＬレベルのときＶＤＤ−Ｖｔｈであるが、それがＨレベルになると容量素子Ｃ２Ｂを介する結合により２・ＶＤＤ−Ｖｔｈに昇圧される。またノードＮ１７Ｂの電位は、クロック信号／ＣＬＫがＬレベルのときＶＤＤ−Ｖｔｈであるが、それがＨレベルになると容量素子Ｃ３Ｂを介する結合により２・ＶＤＤ−Ｖｔｈに昇圧される。従って、クロック信号ＣＬＫがＨレベルの期間は、トランジスタＱ３０Ｂが非飽和領域で動作して第２電圧信号ＶｒのＨレベル電位を低インピーダンスのＶＤＤにする。またクロック信号／ＣＬＫがＨレベルの期間は、トランジスタＱ３２Ｂが非飽和領域で動作して第２電圧信号ＶｒのＨレベル電位を低インピーダンスのＶＤＤにする。
【０１８９】
なお、上記の第１の変更例は、本変更例に対しても適用可能である。即ち、容量素子Ｃ２Ａ，Ｃ３Ａ，Ｃ２Ｂ，Ｃ３ＢをそれぞれＭＯＳ容量素子としてもよい（各ＭＯＳ容量素子においては、それを構成するトランジスタのゲートをノードＮ１６Ａ，Ｎ１７Ａ，Ｎ１６Ｂ，Ｎ１７Ｂ側にし、ソース／ドレインを第１および第２クロック端子ＣＫ１，ＣＫ２側にする）。それにより、第１および第２電圧信号Ｖｎ，Ｖｒの非活性レベルの電位をより低くでき、且つチャージポンプ回路２２の消費電力を低減することができる。
【０１９０】
［第３の変更例］
例えば上記の特許文献２のように、順方向シフト時のスタートパルスと逆方向シフト時のスタートパルスとを１つの信号に統合することが可能なシフトレジスタもある。そのようなシフトレジスタでは、順方向シフト時および逆方向シフト時で同じスタートパルスが使用される。本実施の形態の電圧信号発生器は、そのような場合にも適用可能である。
【０１９１】
図１３は、実施の形態１の第３の変更例に係る電圧信号発生器３２の回路図であり、順方向シフト時および逆方向シフト時で同じスタートパルスＳＴが用いられる場合に対応させたものである。当該電圧信号発生器３２では、図７の回路に対し、第１電圧信号設定部２１ＡのトランジスタＱ１５ｎＡ，Ｑ１５ｒＡが１つのトランジスタＱ１５Ａに置き換えられ、また第２電圧信号設定部２１ＢのトランジスタＱ１５ｎＢ，Ｑ１５ｒＢが１つのトランジスタＱ１５Ｂに置き換えられている。トランジスタＱ１５Ａは、ノードＮ１１Ａと第２電源端子Ｓ２との間に接続され、トランジスタＱ１５Ｂは、ノードＮ１１Ｂと第２電源端子Ｓ２との間に接続される。順方向シフト時および逆方向シフト時の両方で用いられるスタートパルスＳＴは、トランジスタＱ１５Ａ，Ｑ１５Ｂのゲートに供給される。
【０１９２】
［第４の変更例］
上記のように、順方向シフト時のスタートパルスと逆方向シフト時のスタートパルスとを１つの信号に統合することが可能なシフトレジスタの一例は、特許文献２に開示されているが、本変更例では本発明者が考案した他の一例を示す。
【０１９３】
図１４は、実施の形態１の第４の変更例に係るゲート線駆動回路３０の構成を示すブロック図である。当該ゲート線駆動回路３０では、第１段目の単位シフトレジスタＳＲ1のさらに前段には、２段のダミーシフトレジスタＳＲＤ１ｒ，ＳＲＤ２ｒが接続され、また最後段の単位シフトレジスタＳＲnのさらに次段には、２段のダミーシフトレジスタＳＲＤ１ｎ，ＳＲＤ２ｎが接続される。
【０１９４】
スタートパルス発生器３３は、順方向シフトおよび逆方向シフトの両方に使用されるスタートパルスＳＴを生成するものである。このスタートパルスＳＴは、単位シフトレジスタＳＲ1の第１入力端子ＩＮ１、単位シフトレジスタＳＲnの第２入力端子ＩＮ２および電圧信号発生器３２に供給される。電圧信号発生器３２は、図１３に示したものである。
【０１９５】
第２段目の単位シフトレジスタＳＲ2から、最後から２段目の単位シフトレジスタＳＲn-1までは、図３に示した双方向単位シフトレジスタＳＲと同じものでよい。それ以外の段、すなわち第１段目の単位シフトレジスタＳＲ1、最後段の単位シフトレジスタＳＲnおよびダミーシフトレジスタＳＲＤ１ｒ，ＳＲＤ２ｒ，ＳＲＤ１ｎ，ＳＲＤ２ｎの構成はそれぞれ異なる。
【０１９６】
図１５は、本変形例に係る第１段目の単位シフトレジスタＳＲ1およびダミーシフトレジスタＳＲＤ１ｒ，ＳＲＤ２ｒの回路図であり、図１６は、最後段の単位シフトレジスタＳＲnおよびダミーシフトレジスタＳＲＤ１ｎ，ＳＲＤ２ｎの回路図である。
【０１９７】
図１５の如く、単位シフトレジスタＳＲ1は、図３の回路に対し、以下のトランジスタＱ３ｎ，Ｑ５および容量素子Ｃ１を設けたものである。トランジスタＱ３ｎは、ダミーシフトレジスタＳＲＤ１ｒの出力信号ＧＤ１ｒが供給されるリセット端子ＲＳＴ１に接続したゲートを有し、第１電圧信号入力端子Ｔ１とノードＮ１との間に接続する。トランジスタＱ５は、ノードＮ２に接続したゲートを有し、ノードＮ１と第１電源端子Ｓ１との間に接続する。また容量素子Ｃ１はノードＮ１と出力端子ＯＵＴとの間に接続する。
【０１９８】
トランジスタＱ５は、単位シフトレジスタＳＲ1がリセット状態（ノードＮ１がＬレベル、ノードＮ２がＨレベル）のときにオンしてノードＮ１を低インピーダンスのＬレベルに維持することで、単位シフトレジスタＳＲ1の誤動作を防止するためのものである。容量素子Ｃ１は、出力端子ＯＵＴのレベル上昇に伴うノードＮ１の昇圧効果を高めるためのものである。
【０１９９】
トランジスタＱ５が無くても誤動作が生じず、また容量素子Ｃ１が無くても充分にノードＮ１の昇圧効果が得られる場合には、トランジスタＱ５および容量素子Ｃ１は省略してもよい。このことは後述する単位シフトレジスタＳＲnおよびダミーシフトレジスタＳＲＤ１ｒ，ＳＲＤ２ｒ，ＳＲＤ１ｎ，ＳＲＤ２ｎについても同様である。また、図示は省略するが、単位シフトレジスタＳＲ2〜ＳＲn-1のそれぞれにもトランジスタＱ５および容量素子Ｃ１を設けてもよい。
【０２００】
単位シフトレジスタＳＲ1の前段であるダミーシフトレジスタＳＲＤ１ｒは、図３の回路と同じでよい（図１５の例では、ダミーシフトレジスタＳＲＤ１ｒにも上記のトランジスタＱ５および容量素子Ｃ１を設けているが、これらは省略可能である）。ダミーシフトレジスタＳＲＤ１ｒにおいて、第１入力端子ＩＮ１にはダミーシフトレジスタＳＲＤ２ｒの出力信号ＧＤ２ｒが供給され、第２入力端子ＩＮ２には単位シフトレジスタＳＲ1の出力信号Ｇ1が供給され、クロック端子ＣＫにはクロック信号／ＣＬＫが供給される。
【０２０１】
ダミーシフトレジスタＳＲＤ１ｒの前段であるダミーシフトレジスタＳＲＤ２ｒは、図３の回路に対し、トランジスタＱ３，Ｑ４に代えてトランジスタＱ３Ｄ，Ｑ４Ｄを設けたものである（図１５の例では、ダミーシフトレジスタＳＲＤ２ｒにも上記のトランジスタＱ５および容量素子Ｃ１を設けているが、これらは省略可能である）。
【０２０２】
トランジスタＱ３Ｄ，Ｑ４Ｄは、共にノードＮ１と入力端子ＩＮＤとの間に接続する。そのうちトランジスタＱ３Ｄのゲートは入力端子ＩＮＤに接続する（即ちトランジスタＱ３Ｄはダイオード接続されている）。トランジスタＱ４Ｄのゲートはリセット端子ＲＳＴＤに接続される。入力端子ＩＮＤにはダミーシフトレジスタＳＲＤ１ｒの出力信号ＧＤ１ｒが供給され、リセット端子ＲＳＴＤにはクロック信号／ＣＬＫが供給され、クロック端子ＣＫにはクロック信号ＣＬＫが供給される。
【０２０３】
従って、ダミーシフトレジスタＳＲＤ２ｒは、ダミーシフトレジスタＳＲＤ１ｒの出力信号ＧＤ１ｒの活性化に応じてセット状態（ノードＮ１がＨレベル、ノードＮ２がＬレベルの状態）になり、その次のクロック信号ＣＬＫの活性期間に出力信号ＧＤ２ｒをＨレベルにする。そしてクロック信号／ＣＬＫの活性化に応じてリセット状態（ノードＮ１がＬレベル、ノードＮ２がＨレベルの状態）に戻る。
【０２０４】
また図１６の如く、単位シフトレジスタＳＲnは、図３の回路に対し、トランジスタＱ４ｎを設けたものである（図１６の例では、単位シフトレジスタＳＲnにも上記のトランジスタＱ５および容量素子Ｃ１を設けているが、これらは省略可能である）。トランジスタＱ４ｎは、ダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎが供給されるリセット端子ＲＳＴ２に接続したゲートを有し、第２電圧信号入力端子Ｔ２とノードＮ１との間に接続する。
【０２０５】
単位シフトレジスタＳＲnの次段であるダミーシフトレジスタＳＲＤ１ｎは、図３の回路と同じでよい（図１６の例では、ダミーシフトレジスタＳＲＤ１ｎにも上記のトランジスタＱ５および容量素子Ｃ１を設けているが、これらは省略可能である）。ダミーシフトレジスタＳＲＤ１ｎにおいては、第１入力端子ＩＮ１には単位シフトレジスタＳＲnの出力信号Ｇnが供給され、第２入力端子ＩＮ２にはダミーシフトレジスタＳＲＤ２ｎの出力信号ＧＤ２ｎが供給され、クロック端子ＣＫにはクロック信号ＣＬＫが供給される。
【０２０６】
ダミーシフトレジスタＳＲＤ１ｎの次段のダミーシフトレジスタＳＲＤ２ｎは、ダミーシフトレジスタＳＲＤ２ｒと同じ回路構成である（図１６の例では、ダミーシフトレジスタＳＲＤ２ｎにも上記のトランジスタＱ５および容量素子Ｃ１を設けているが、これらは省略可能である）。ダミーシフトレジスタＳＲＤ２ｒにおいては、入力端子ＩＮＤにはダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎが供給され、リセット端子ＲＳＴＤにはクロック信号ＣＬＫが供給され、クロック端子ＣＫにはクロック信号／ＣＬＫが供給される。
【０２０７】
従って、ダミーシフトレジスタＳＲＤ２ｎは、ダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎの活性化に応じてセット状態（ノードＮ１がＨレベル、ノードＮ２がＬレベルの状態）になり、その次のクロック信号／ＣＬＫの活性期間に出力信号ＧＤ２ｎをＨレベルにする。そしてクロック信号ＣＬＫの活性化に応じてリセット状態（ノードＮ１がＬレベル、ノードＮ２がＨレベルの状態）に戻る。
【０２０８】
ここで、本実施の形態に係るゲート線駆動回路３０の動作を説明する。まず順方向シフト時（第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルのとき）の動作について説明する。
【０２０９】
まずスタートパルスＳＴがＨレベルになると、単位シフトレジスタＳＲ1がセット状態になる。スタートパルスＳＴは単位シフトレジスタＳＲnにも供給されているが、第２電圧信号ＶｒがＬレベルなので単位シフトレジスタＳＲnはリセット状態から変化しない。その後スタートパルスＳＴがＬレベルに戻るが、単位シフトレジスタＳＲ1のセット状態は維持される。
【０２１０】
続いてクロック信号ＣＬＫがＨレベルになると、単位シフトレジスタＳＲ1の出力信号Ｇ1がＨレベルになる。すると単位シフトレジスタＳＲ2がセット状態になる。単位シフトレジスタＳＲ1の出力信号Ｇ1はダミーシフトレジスタＳＲＤ１ｒにも供給されているが、第２電圧信号ＶｒがＬレベルなので、ダミーシフトレジスタＳＲＤ１ｒはリセット状態から変化しない。
【０２１１】
以降は、図３を用いて説明した順方向シフトの動作と同様に、クロック信号ＣＬＫ，／ＣＬＫに同期して、出力信号Ｇ2，Ｇ3，…の順に活性化される。なお、ダミーシフトレジスタＳＲＤ１ｒはリセット状態を維持するため、その出力信号ＧＤ１ｒはＬレベルに維持される。そのためダミーシフトレジスタＳＲＤ２ｒの出力信号ＧＤ２ｒもＬレベルに維持される。
【０２１２】
そして最後段の単位シフトレジスタＳＲnの出力信号ＧnがＨレベルになると、ダミーシフトレジスタＳＲＤ１ｎがセット状態になる。よって、次にクロック信号ＣＬＫがＨレベルになると、ダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎがＨレベルになる。応じて単位シフトレジスタＳＲnのトランジスタＱ４ｒがオンし、単位シフトレジスタＳＲnはリセット状態に戻る。つまり当該ゲート線駆動回路３０では、ダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎが、単位シフトレジスタＳＲnをリセット状態にするためのエンドパルスとして機能している。
【０２１３】
またダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎがＨレベルになったとき、ダミーシフトレジスタＳＲＤ２ｎがセット状態になる。よって、その次にクロック信号ＣＬＫのＨレベルになると、ダミーシフトレジスタＳＲＤ２ｎの出力信号ＧＤ２ｎがＨレベルになり、応じてダミーシフトレジスタＳＲＤ１ｎがリセット状態に戻る。なお、ダミーシフトレジスタＳＲＤ２ｎは、次にクロック信号ＣＬＫがＨレベルになるとリセット状態に戻ることができる。
【０２１４】
次に、逆方向シフト時（第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルのとき）の動作について説明する。
【０２１５】
この場合、スタートパルスＳＴがＨレベルになると、単位シフトレジスタＳＲnがセット状態になる。スタートパルスＳＴは単位シフトレジスタＳＲ1にも供給されているが、第１電圧信号ＶｎがＬレベルなので単位シフトレジスタＳＲ1はリセット状態から変化しない。その後スタートパルスＳＴがＬレベルに戻るが、単位シフトレジスタＳＲnのセット状態は維持される。
【０２１６】
続いてクロック信号／ＣＬＫがＨレベルになると、単位シフトレジスタＳＲnの出力信号ＧnがＨレベルになる。すると単位シフトレジスタＳＲn-1がセット状態になる。単位シフトレジスタＳＲnの出力信号ＧnはダミーシフトレジスタＳＲＤ１ｎにも供給されているが、第１電圧信号ＶｎがＬレベルなので、ダミーシフトレジスタＳＲＤ１ｎはリセット状態から変化しない。
【０２１７】
以降は、図３を用いて説明した逆方向シフトの動作と同様に、クロック信号ＣＬＫ，／ＣＬＫに同期して、出力信号Ｇn-1，Ｇn-2，…の順に活性化される。なお、ダミーシフトレジスタＳＲＤ１ｎはリセット状態を維持するため、その出力信号ＧＤ１ｎはＬレベルに維持される。そのためダミーシフトレジスタＳＲＤ２ｎの出力信号ＧＤ２ｎもＬレベルに維持される。
【０２１８】
そして第１段目の単位シフトレジスタＳＲ1の出力信号ＧnがＨレベルになると、ダミーシフトレジスタＳＲＤ１ｒがセット状態になる。よって、次にクロック信号／ＣＬＫがＨレベルになると、ダミーシフトレジスタＳＲＤ１ｒの出力信号ＧＤ１ｒがＨレベルになる。応じて単位シフトレジスタＳＲ1のトランジスタＱ３ｎがオンし、単位シフトレジスタＳＲ1はリセット状態に戻る。つまりダミーシフトレジスタＳＲＤ１ｒの出力信号ＧＤ１ｒが、単位シフトレジスタＳＲ1をリセット状態にするためのエンドパルスとして機能している。
【０２１９】
またダミーシフトレジスタＳＲＤ１ｒの出力信号ＧＤ１ｒがＨレベルになったとき、ダミーシフトレジスタＳＲＤ２ｒがセット状態になる。よって、その次にクロック信号ＣＬＫのＨレベルになると、ダミーシフトレジスタＳＲＤ２ｒの出力信号ＧＤ２ｒがＨレベルになり、応じてダミーシフトレジスタＳＲＤ１ｒがリセット状態に戻る。なお、ダミーシフトレジスタＳＲＤ２ｒは、次にクロック信号／ＣＬＫがＨレベルになるとリセット状態に戻ることができる。
【０２２０】
このように本変更例のゲート線駆動回路３０では、順方向シフト時のスタートパルスが最後段の単位シフトレジスタＳＲnに供給されても誤動作せず、逆方向シフト時のスタートパルスが最前段の単位シフトレジスタＳＲ1に供給されても誤動作しない。さらに、ダミーシフトレジスタＳＲＤ１ｎ，ＳＲＤ１ｒの出力信号ＧＤ１ｎ，ＧＤ１ｒがエンドパルスとして機能するため、外部からエンドパルスを供給する必要がない。従って、当該ゲート線駆動回路３０は、順方向シフト時および逆方向シフト時において、同一のスタートパルスＳＴを用いて駆動させることができる。
【０２２１】
［第５の変更例］
先に述べたように、本実施の形態に係る電圧信号発生器３２は、第１および第２電圧信号Ｖｎ，Ｖｒをリセットする際、スタートパルスの活性期間が終わってから、第１および第２電圧信号Ｖｎ，Ｖｒの片方をＨレベルにする。そのため本実施の形態の電圧信号発生器３２を、上に示した構成のゲート線駆動回路３０（図２、図３および図１４〜図１６）に、適用する場合には、第１および第２電圧信号Ｖｎ，Ｖｒをリセットした後の最初のフレームをダミーフレームにする必要がある。
【０２２２】
第５の変更例では、本実施の形態に係る電圧信号発生器３２を用いる場合でも、ダミーフレームが不要なゲート線駆動回路３０を提案する。図１７は、実施の形態１の第５の変更例に係るゲート線駆動回路３０の構成を示すブロック図である。当該ゲート線駆動回路３０では、図１４と同様に、第１段目の単位シフトレジスタＳＲ1のさらに前段に、２段のダミーシフトレジスタＳＲＤ１ｒ，ＳＲＤ２ｒが接続され、また最後段の単位シフトレジスタＳＲnのさらに次段に、２段のダミーシフトレジスタＳＲＤ１ｎ，ＳＲＤ２ｎが接続される。
【０２２３】
但し、図１７のゲート線駆動回路３０では、順方向シフトのスタートパルスと逆方向シフトのスタートパルスは統合されず、順方向シフトのスタートパルスとして機能する第１制御パルスＳＴｎと、逆方向シフトのスタートパルスとして機能する第２制御パルスＳＴｒとが用いられる。本変更例では、第１および第２制御パルスＳＴｎ，ＳＴｒはエンドパルスとして機能しない（順方向シフト時には第２制御パルスＳＴｒは活性化されず、逆方向シフト時には第１制御パルスＳＴｎは活性化されない）。第４の変更例と同様に、ダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎが順方向シフト時のエンドパルスとして機能し、ダミーシフトレジスタＳＲＤ１ｒの出力信号ＧＤ１ｒが逆方向シフト時のエンドパルスとして機能する。
【０２２４】
第１および第２制御パルスＳＴｎ，ＳＴｒは、スタートパルス発生器３４により生成されており、第１制御パルスＳＴｎは第１段目の単位シフトレジスタＳＲ1の第１入力端子ＩＮ１に供給され、第２制御パルスＳＴｒは最後段の単位シフトレジスタＳＲnの第２入力端子ＩＮ２に供給される。また第１および第２電圧信号Ｖｎ，Ｖｒは、電圧信号発生器３２にも供給される。電圧信号発生器３２は、図７、図１１および図１２の何れに示したものでもよい。
【０２２５】
図１８は、本変形例に係る第１段目の単位シフトレジスタＳＲ1およびダミーシフトレジスタＳＲＤ１ｒ，ＳＲＤ２ｒの回路図であり、図１９は、最後段の単位シフトレジスタＳＲnおよびダミーシフトレジスタＳＲＤ１ｎ，ＳＲＤ２ｎの回路図である。これらの回路は、図１５および図１６に似ているが、次の点で異なっている。
【０２２６】
即ち、図１８の回路は、図１５に対し、単位シフトレジスタＳＲ1のトランジスタＱ３を第１入力端子ＩＮ１とノードＮ１との間に接続させている（当該トランジスタＱ３は、第１入力端子ＩＮ１とノードＮ１との間にダイオード接続する）。また図１９の回路は、図１６に対し、単位シフトレジスタＳＲnのトランジスタＱ４を第２入力端子ＩＮ２とノードＮ１との間に接続させている（当該トランジスタＱ４は、第２入力端子ＩＮ２とノードＮ１との間にダイオード接続する）。
【０２２７】
なお、第２段目の単位シフトレジスタＳＲ2から最後から２段目の単位シフトレジスタＳＲn-1までは、図３に示した双方向単位シフトレジスタＳＲと同じものでよい。
【０２２８】
図１８の単位シフトレジスタＳＲ1では、第１および第２電圧信号Ｖｎ，Ｖｒのレベルに関係なく、第１制御パルスＳＴｎがＨレベルになるとノードＮ１が充電されてＨレベルになり、セット状態になる。よって順方向シフトを行う際、図８の如くスタートパルスとしての第１制御パルスＳＴｎの活性期間が終わった後に、第１電圧信号ＶｎがＨレベルになる場合であっても、単位シフトレジスタＳＲ1は、第１制御パルスＳＴｎの立ち上がりと共に動作を開始することができる。
【０２２９】
また図１９の単位シフトレジスタＳＲnでは、第１および第２電圧信号Ｖｎ，Ｖｒのレベルに関係なく、第２制御パルスＳＴｒがＨレベルになるとノードＮ１が充電されてＨレベルになり、セット状態になる。よって逆方向シフトを行う際、図９の如くスタートパルスとしての第１制御パルスＳＴｎの活性期間が終わった後に、第２電圧信号ＶｒがＨレベルになる場合であっても、単位シフトレジスタＳＲnは、第２制御パルスＳＴｒの立ち上がりと共に動作を開始することができる。
【０２３０】
本変更例によれば、電圧信号発生器３２が第１および第２電圧信号Ｖｎ，Ｖｒをリセットされた後の最初のフレームから、ゲート線駆動回路３０が正常に動作することができるので、ダミーフレームが不要になる。
【０２３１】
但し、本変更例においては、第４の変更例のように順方向シフトのスタートパルスと逆方向シフトのスタートパルスを１つの信号に統合することができない。図１８および図１９の回路において、単位シフトレジスタＳＲ1，ＳＲnの両方に共通のスタートパルスを供給すると、当該スタートパルスが活性化されたときに、それら単位シフトレジスタＳＲ1，ＳＲnの両方がセット状態になり、誤動作が生じるためである。
【０２３２】
ここで、本変更例において順方向シフトが開始されるときにおける、第２段目の単位シフトレジスタＳＲ2の出力信号Ｇ2のレベルについて説明する。図８に示すように、第１電圧信号ＶｎのＨレベルの電位は、チャージポンプ回路２２の動作によってＶＤＤになる（時刻ｔ6以降）が、最初にＨレベルに変化した直後はＶＤＤ−Ｖｔｈまでしか上昇しない。ダミーフレームを用いない場合、単位シフトレジスタＳＲ2のノードＮ１は、第１電圧信号ＶｎがＶＤＤ−Ｖｔｈのときに充電されることになる。しかしこのとき単位シフトレジスタＳＲ1の出力信号Ｇ1はＶＤＤであるため、単位シフトレジスタＳＲ2のトランジスタＱ３は、ノードＮ１をＶＤＤ−Ｖｔｈまで上昇させる。このノードＮ１の電位（ＶＤＤ−Ｖｔｈ）は、第１電圧信号ＶｎがＶＤＤの場合と同じである。
【０２３３】
従って、単位シフトレジスタＳＲ2のトランジスタＱ１は、第１電圧信号ＶｎがＶＤＤの場合と同様に非飽和領域で動作し、単位シフトレジスタＳＲ2の出力信号Ｇ2のＨレベルはＶＤＤまで上昇する。つまり、第１電圧信号Ｖｎがその立ち上がり時にＶＤＤ−Ｖｔｈまでしか上昇しなくても、それにより出力信号Ｇ2のＨレベル電位の低下を招くことはない。
【０２３４】
一方、逆方向シフトが開始されるときは、図９に示すように、第２電圧信号Ｖｒは、最初にＨレベルに変化した直後はＶＤＤ−Ｖｔｈまでしか上昇しない。ダミーフレームを用いない場合、単位シフトレジスタＳＲn-1のノードＮ１は、第２電圧信号ＶｒがＶＤＤ−Ｖｔｈのときに充電されることになる。しかしこのとき単位シフトレジスタＳＲnの出力信号ＧnはＶＤＤであるため、単位シフトレジスタＳＲn-1のトランジスタＱ４は、ノードＮ１をＶＤＤ−Ｖｔｈまで上昇させる。このノードＮ１の電位（ＶＤＤ−Ｖｔｈ）は第２電圧信号ＶｒがＶＤＤの場合と同じである。
【０２３５】
従って、単位シフトレジスタＳＲn-1のトランジスタＱ１は、第２電圧信号ＶｒがＶＤＤの場合と同様に非飽和領域で動作し、単位シフトレジスタＳＲn-1の出力信号Ｇn-1のＨレベルはＶＤＤまで上昇する。つまり、第２電圧信号Ｖｒがその立ち上がり時にＶＤＤ−Ｖｔｈまでしか上昇しなくても、それにより出力信号Ｇn-1のＨレベル電位の低下を招くことはない。
【０２３６】
［第６の変更例］
以上の説明では、電圧信号発生器３２に第１および第２電圧信号Ｖｎ，Ｖｒのリセットを実行させるための初期化信号ＩＲＳは外部から入力されることを前提としていたが、内部回路で生成してもよい。
【０２３７】
例えばゲート線駆動回路３０における信号のシフト方向が、電気光学装置の使用中に変化されないのであれば、初期化信号ＩＲＳは電源投入時に１度だけ活性化されればよい。そのようは場合、電源電圧（例えばゲート線駆動回路３０のクロック信号発生器３１、電圧信号発生器３２等に供給される電源の電圧）の立ち上がりに応じて一定期間だけ活性化する、いわゆるパワーオンリセット信号を初期化信号ＩＲＳとして使用してもよい。
【０２３８】
この場合、パワーオンリセット信号の生成回路（パワーオンリセット回路）も全て同じ導電型のトランジスタのみで構成されることが好ましい。電圧信号発生器３２およびゲート線駆動回路３０と同一の基板上に容易に設けることができ、製造コストの低減に寄与できるためである。そのようなパワーオンリセット回路の例としては、特開昭６３−２４６９１９号公報に開示されたものや、本発明者が先の特許出願（特願２００９−０２５４４９号）で提案しているもの等が挙げられる。
【０２３９】
［第７の変更例］
本変更例では、初期化信号ＩＲＳを内部回路で生成し、且つ、電気光学装置の使用中に、ゲート線駆動回路３０における信号のシフト方向が変化する場合に対応した電圧信号発生器３２を示す。
【０２４０】
図２０は、実施の形態１の第７の変更例に係るゲート線駆動回路３０の構成を示すブロック図である。図２０において、ゲート線駆動回路３０および各単位シフトレジスタＳＲの構成は、第５の変更例（図１７）と同じである。即ち、ダミーシフトレジスタＳＲＤ１ｒ，ＳＲＤ２ｒおよび単位シフトレジスタＳＲ1は図１８に示したものであり、単位シフトレジスタＳＲnおよびダミーシフトレジスタＳＲＤ１ｎ，ＳＲＤ２ｎは図１９に示したものである。なお、第２段目の単位シフトレジスタＳＲ2から、最後から２段目の単位シフトレジスタＳＲn-1までは、図３に示した双方向単位シフトレジスタＳＲと同じものでよい。
【０２４１】
但し、本変更例の電圧信号発生器３２は、３つの初期化端子ＩＲＴ，ＩＲＴｎ，ＩＲＴｒを備えており、初期化端子ＩＲＴには初期化信号ＩＲＳが、初期化端子ＩＲＴｎにはダミーシフトレジスタＳＲＤ１ｎが、初期化端子ＩＲＴｒにはダミーシフトレジスタＳＲＤ１ｒの出力信号ＧＤ１ｒが、それぞれ供給される。以下、初期化端子ＩＲＴを「第１初期化端子」、初期化端子ＩＲＴｎを「第２初期化端子」、初期化端子ＩＲＴｒを「第３初期化端子」と称する。
【０２４２】
また本変更例において、初期化信号ＩＲＳは、ゲート線駆動回路３０の内部回路としてのパワーオンリセット回路で生成されるパワーオンリセット信号であるとする。
【０２４３】
図２１は、図２０に示した電圧信号発生器３２の回路図である。当該電圧信号発生器３２は、図７の回路に対し、それぞれ第２初期化端子ＩＲＴｎに接続したゲートを有し、ノードＮ１１Ａ，１２Ａ，１３Ａ，Ｎ１５Ａを放電するトランジスタＱ２８ｎＡ，Ｑ２７ｎＡ，Ｑ２６ｎＡ，Ｑ２５ｎＡと、それぞれ第３初期化端子ＩＲＴｒに接続したゲートを有し、ノードＮ１１Ｂ，１２Ｂ，１３Ｂ，Ｎ１５Ｂを放電するトランジスタＱ２８ｎＢ，Ｑ２７ｎＢ，Ｑ２６ｎＢ，Ｑ２５ｎＢとを設けたものである。
【０２４４】
図７の電圧信号発生器３２は、初期化端子ＩＲＴに供給される初期化信号ＩＲＳが活性化したときに、ノードＮ１１Ａ，１２Ａ，１３Ａ，Ｎ１５Ａ，Ｎ１１Ｂ，１２Ｂ，１３Ｂ，Ｎ１５ＢがＬレベルにされることによって、第１および第２電圧信号Ｖｎ，Ｖｒのリセットが実行されるものであった。
【０２４５】
これに対し、図２１の電圧信号発生器３２では、第１初期化端子ＩＲＴに供給される初期化信号ＩＲＳが活性化したときだけでなく、初期化端子ＩＲＴｎに供給される信号（ダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎ）または第３初期化端子ＩＲＴｒに供給される信号（ダミーシフトレジスタＳＲＤ１ｒの出力信号ＧＤ１ｒ）が活性化したときにも、ノードＮ１１Ａ，１２Ａ，１３Ａ，Ｎ１５Ａ，Ｎ１１Ｂ，１２Ｂ，１３Ｂ，Ｎ１５ＢがＬレベルになり、第１および第２電圧信号Ｖｎ，Ｖｒのリセットが実行される。
【０２４６】
上で説明したように、ダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎは、順方向シフト時において、単位シフトレジスタＳＲnの出力信号Ｇnの次に活性化するものであり、単位シフトレジスタＳＲnをリセット状態に戻すためのエンドパルスとして用いられるものである（出力信号ＧＤ１ｎは逆方向シフト時には活性化しない）。またダミーシフトレジスタＳＲＤ１ｒの出力信号ＧＤ１ｒは、逆方向シフト時において、単位シフトレジスタＳＲ1の出力信号Ｇ1の次に活性化するものであり、単位シフトレジスタＳＲ1をリセット状態に戻すためのエンドパルスとして用いられるものである（出力信号ＧＤ１ｒは順方向シフト時には活性化しない）。
【０２４７】
このように出力信号ＧＤ１ｎ，ＧＤ１ｒは、各フレームの最後（ブランキング期間）にその片方が活性化する（どちらが活性化するかはシフト方向に応じて変わるが、各フレームの最後には必ず片方が活性化する）。よって、図２１の電圧信号発生器３２は、各フレームの最後に第１および第２電圧信号Ｖｎ，Ｖｒのリセットを行う。
【０２４８】
図２２は、図２１の電圧信号発生器３２の動作を示す信号波形図である。この図において、第１フレームは電源投入後の最初のフレームであり、ゲート線駆動回路３０において順方向シフトが行われている。そして第１フレームに続く第２フレームにおいて、ゲート線駆動回路３０の動作が順方向シフトから逆方向シフトに変更される。
【０２４９】
パワーオンリセット信号である初期化信号ＩＲＳは電源が投入された時刻ｔ0に活性化する。次いでスタートパルス（第１制御パルスＳＴｎ）が活性化し、その後にクロック信号ＣＬＫがクロック信号／ＣＬＫよりも先に活性化すると、電圧信号発生器３２はゲート線駆動回路３０の動作を順方向シフトと判定し、第１フレームでの第１電圧信号ＶｎをＨレベル、第２電圧信号ＶｒをＬレベルに設定する（時刻ｔ4）。そしてゲート線駆動回路３０において順方向シフトの動作が行われる。
【０２５０】
最後段の単位シフトレジスタＳＲnの出力信号Ｇnが活性化した後は、ブランキング期間となるが、ダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎが活性化し（時刻ｔ20〜ｔ21）、続いてダミーシフトレジスタＳＲＤ２ｎの出力信号ＧＤ２ｎが活性化する（時刻ｔ22〜ｔ23）。その後、クロック信号ＣＬＫ，／ＣＬＫの活性化は禁止される。
【０２５１】
第２初期化端子ＩＲＴｎにはダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ２ｎが供給されているので、それが活性化する時刻ｔ20で、電圧信号発生器３２のノードＮ１１Ａ，１２Ａ，１３Ａ，Ｎ１５Ａ，Ｎ１１Ｂ，１２Ｂ，１３Ｂ，Ｎ１５ＢがＬレベルになり、第１および第２電圧信号Ｖｎ，Ｖｒのリセットが実行される。そのため第１および第２電圧信号Ｖｎ，Ｖｒは、一時的に両方がＬレベルになる。
【０２５２】
なお、出力信号ＧＤ１ｎ，ＧＤ２ｎが活性化するとき（時刻ｔ20〜ｔ23の間）、クロック信号ＣＬＫ，／ＣＬＫがＨレベルになるが、電圧信号発生器３２ではトランジスタＱ１３Ａ，Ｑ１３Ｂがオフしているため、各ノードはＬレベルに維持される。また、初期化信号ＩＲＳはパワーオンリセット信号なので、第１フレームの先頭で活性化した後は活性化することはない。
【０２５３】
そして第２フレームの先頭で、スタートパルス（第２制御パルスＳＴｒ）が活性化される（時刻ｔ22）。その後にクロック信号／ＣＬＫがクロック信号ＣＬＫよりも先に活性化すると、電圧信号発生器３２は、ゲート線駆動回路３０の動作を逆方向シフトと判定し、第２フレームでの第１電圧信号ＶｎをＬレベル、第２電圧信号ＶｒをＨレベルに設定する。以降、ゲート線駆動回路３０において逆方向シフトが行われる。
【０２５４】
なお、逆方向シフトから順方向シフトに変更されるときは、逆方向シフトのフレームの最後にダミーシフトレジスタＳＲＤ１ｒの出力信号ＧＤ１ｒの活性化するため、電圧信号発生器３２はそれに応じて第１および第２電圧信号Ｖｎ，Ｖｒのリセットを実行する。
【０２５５】
以上のように、本変更例に係る電圧信号発生器３２では、第１および第２電圧信号Ｖｎ，Ｖｒのリセットが、電源投入直後にはパワーオンリセット信号である初期化信号ＩＲＳに応答して実行され、その後は各フレームの最後（ブランキング期間）に活性化されるダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎまたはダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎに応答して実行される。従って、電圧信号発生器３２は、外部からの初期化信号の供給を必要とせず、また電源電圧を一定に維持したままで、第１および第２電圧信号Ｖｎ，Ｖｒを各フレームのシフト方向に応じたレベルに設定することができる。
【０２５６】
なお、本変更例では第１および第２電圧信号Ｖｎ，Ｖｒがフレーム毎にリセットされるため、第１および第２電圧信号Ｖｎ，Ｖｒがリセットされた直後にダミーフレームが必要となる構成のゲート線駆動回路３０には適用できない点に留意すべきである。
【０２５７】
また本変更例では、各フレームの最後に第１および第２電圧信号Ｖｎ，Ｖｒをリセットさせるための信号として、ダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎおよびダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎを用いたが、それらに代えてダミーシフトレジスタＳＲＤ２ｎの出力信号ＧＤ２ｎおよびダミーシフトレジスタＳＲＤ２ｒの出力信号ＧＤ２ｒを用いてもよい。ダミーシフトレジスタＳＲＤ２ｎの出力信号ＧＤ２ｎは順方向シフトのフレームの最後のみに活性化し、ダミーシフトレジスタＳＲＤ２ｒの出力信号ＧＤ２ｒは逆方向シフトのフレームの最後のみに活性化するため、これらを用いた場合も電圧信号発生器３２は上記とほぼ同様に動作する。
【０２５８】
＜実施の形態２＞
実施の形態１に係る電圧信号発生器３２の判定回路２１は、スタートパルス（第１制御パルスＳＴｎまたは第２制御パルスＳＴｒ）の活性化後にクロック信号ＣＬＫ，／ＣＬＫのどちらが先に活性化するかを検出することで、シフト方向の判定を行っていた。しかし、シフト方向が切り替わる際にクロック信号ＣＬＫ，／ＣＬＫの活性化が一旦禁止される場合には、単に次のフレーム期間にクロック信号ＣＬＫ，／ＣＬＫのどちらが先に活性化されるかを検出するだけでシフト方向を判定できる。その場合、シフト方向の判定にあたり、クロック信号ＣＬＫ，／ＣＬＫとスタートパルスの位相の関係を知る必要はない。
【０２５９】
例えば図１０において、ブランキング期間に初期化信号ＩＲＳが活性化された後、その次のフレームでクロック信号ＣＬＫが先に活性化されれば（時刻ｔ4）順方向シフト、クロック信号／ＣＬＫが先に活性化されれば（時刻ｔ14）逆方向シフト、と判定できる。本実施の形態では、この手法によりシフト方向を判定する電圧信号発生器３２を示す。
【０２６０】
図２３は、本発明の実施の形態２に係る電圧信号発生器３２の回路図である。当該電圧信号発生器３２は、図７の回路に対し、第１電圧信号設定部２１ＡのトランジスタＱ１５ｎＡ，Ｑ１５ｒＡ，Ｑ１９Ａを削除し、初期化信号ＩＲＳの活性化に応じてノードＮ１１Ａを充電するトランジスタＱ３５Ａを設けると共に、第２電圧信号設定部２１ＢのトランジスタＱ１５ｎＢ，Ｑ１５ｒＢ，Ｑ１９Ｂを削除し、初期化信号ＩＲＳの活性化に応じてノードＮ１１Ｂを充電するトランジスタＱ３５Ｂを設けたものである。
【０２６１】
図２３の電圧信号発生器３２では、初期化信号ＩＲＳが活性化された時点でノードＮ１１Ａ，Ｎ１１ＢがＨレベルになり、トランジスタＱ１３Ａ，Ｑ１３Ｂがオンになる。よって、その後にクロック信号ＣＬＫが先に活性化されれば第１電圧信号ＶｎがＨレベル、第２電圧信号ＶｒがＬレベルに設定され、クロック信号／ＣＬＫが先に活性化されれば第１電圧信号ＶｎがＬレベル、第２電圧信号ＶｒがＨレベルに設定される。
【０２６２】
本実施の形態によれば、電圧信号発生器３２にスタートパルス（第１および第２電圧信号Ｖｎ，Ｖｒ）を入力する必要がないため回路構成が簡略化される。また図７に比べトランジスタ数を少なくでき、回路面積の縮小にも寄与できる。
【０２６３】
［変更例］
図２４は、実施の形態２の変更例に係る電圧信号発生器３２であり、図２１の回路に本実施の形態を適用したものである。図２４の電圧信号発生器３２は、図２１の回路に対し、第１電圧信号設定部２１ＡのトランジスタＱ１５ｎＡ，Ｑ１５ｒＡ，Ｑ１９Ａ，Ｑ２８ｎＡ，Ｑ２８ｎＡを削除し、トランジスタＱ３５Ａ，Ｑ３６ｎＡ，Ｑ３６ｎＡを設けると共に、第２電圧信号設定部２１ＢのトランジスタＱ１５ｎＢ，Ｑ１５ｒＢ，Ｑ１９Ｂ，Ｑ２８ｎＢ，Ｑ２８ｎＢを削除し、トランジスタＱ３５Ｂ，Ｑ３６ｎＢ，Ｑ３６ｎＢを設けたものである。
【０２６４】
また第１初期化端子ＩＲＴにはパワーオンリセット信号である初期化信号ＩＲＳが供給され、第２初期化端子ＩＲＴｎにはダミーシフトレジスタＳＲＤ２ｎの出力信号ＧＤ２ｎが供給され、第３初期化端子ＩＲＴｒにはダミーシフトレジスタＳＲＤ２ｒの出力信号ＧＤ２ｒが供給される。
【０２６５】
トランジスタＱ３５Ａは、初期化信号ＩＲＳの活性化に応じてノードＮ１１Ａを充電し、トランジスタＱ３６ｎＡはダミーシフトレジスタＳＲＤ２ｎの出力信号ＧＤ２ｎの活性化に応じてノードＮ１１Ａを充電し、トランジスタＱ３６ｒＡはダミーシフトレジスタＳＲＤ２ｒの出力信号ＧＤ２ｒの活性化に応じてノードＮ１１Ａを充電する。またトランジスタＱ３５Ｂは、初期化信号ＩＲＳの活性化に応じてノードＮ１１Ｂを充電し、トランジスタＱ３６ｎＢはダミーシフトレジスタＳＲＤ２ｎの出力信号ＧＤ２ｎの活性化に応じてノードＮ１１Ｂを充電し、トランジスタＱ３６ｒＢはダミーシフトレジスタＳＲＤ２ｒの出力信号ＧＤ２ｒの活性化に応じてノードＮ１１Ｂを充電する。
【０２６６】
図２４の電圧信号発生器３２では、電源投入時に活性化する初期化信号ＩＲＳ、順方向シフトのフレームの最後（ブランキング期間）に活性化するダミーシフトレジスタＳＲＤ２ｎの出力信号ＧＤ２ｎ、および逆方向シフトのフレームの最後に活性化するダミーシフトレジスタＳＲＤ２ｒの出力信号ＧＤ２ｒに応答して、第１および第２電圧信号Ｖｎ，Ｖｒがリセットされる。そしてその次のフレームでクロック信号ＣＬＫ，／ＣＬＫのどちらが先に活性化するかによって第１および第２電圧信号Ｖｎ，Ｖｒのレベルが設定される。
【０２６７】
本変更例でも、電圧信号発生器３２にスタートパルス（第１および第２電圧信号Ｖｎ，Ｖｒ）を入力する必要が無いため回路構成が簡略化される。また図２１に比べトランジスタ数を少なくでき、回路面積の縮小にも寄与できる。
【０２６８】
なお、図２１の回路では、第２初期化端子ＩＲＴｎおよび第３初期化端子ＩＲＴｒに供給する信号は、ダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎおよびダミーシフトレジスタＳＲＤ１ｒの出力信号ＧＤ１ｒでもよかったが、図２４の電圧信号発生器３２では適切でない。そのようにすると、出力信号ＧＤ２ｎまたはＧＤ２ｒの活性期間（時刻ｔ22〜ｔ23）にクロック信号ＣＬＫあるいは／ＣＬＫがＨレベルになったとき、第１および第２電圧信号Ｖｎ，Ｖｒの片方がＨレベルになってしまい、第１および第２電圧信号Ｖｎ，Ｖｒが次のフレームのシフト方向に応じたレベルに設定されなくなる。
【０２６９】
＜実施の形態３＞
図２５は、実施の形態３に係る電圧信号発生器３２の回路図である。当該電圧信号発生器３２は、図７の回路に対し、第１電圧信号Ｖｎを出力するための第１電圧信号出力端子ＯＵＴＡをノードＮ１３ＡではなくノードＮ１５Ａに接続させ、第２電圧信号Ｖｒを出力するための第２電圧信号出力端子ＯＵＴＢをノードＮ１３ＢではなくノードＮ１５Ｂに接続させたものである。また、第１電圧信号出力端子ＯＵＴＡと第１電源端子Ｓ１との間に容量素子Ｃ４Ａを接続させ、第２電圧信号出力端子ＯＵＴＢと第１電源端子Ｓ１との間に容量素子Ｃ４Ｂを接続させている。
【０２７０】
チャージポンプ回路２２の動作により、図８および図９に示したように、ノードＮ１５Ａ，Ｎ１５ＢのＨレベルの電位は２・ＶＤＤ−２・Ｖｔｈ、Ｌレベルの電位はＶＳＳ（＝０）となる。よって図２５の電圧信号発生器３２が生成する第１および第２電圧信号Ｖｎ，Ｖｒは、その振幅が２・ＶＤＤ−２・Ｖｔｈとなる。つまり、クロック信号ＣＬＫ，／ＣＬＫの振幅（ＶＤＤ）よりも大きな振幅の第１および第２電圧信号Ｖｎ，Ｖｒを得ることができる。
【０２７１】
なお、第１および第２電圧信号出力端子ＯＵＴＡ，ＯＵＴＢに接続された容量素子Ｃ４Ａ，Ｃ４Ｂは、第１および第２電圧信号Ｖｎ，Ｖｒの電圧レベルを安定化するための安定化容量である。図２５では、容量素子Ｃ４Ａ，Ｃ４Ｂの他端をロー側電源電位ＶＳＳ（第１電源端子Ｓ１）に接続させたが、低インピーダンスの一定電位源であれば他の電位源に接続させてもよい。
【０２７２】
このように第１および第２電圧信号Ｖｎ，Ｖｒの振幅が大きくなると、例えば図３の単位シフトレジスタＳＲのトランジスタＱ１のゲート（ノードＮ１）をより速度に充電できるため、動作の高速化に寄与できる。
【０２７３】
また、振幅の大きな第１および第２電圧信号Ｖｎ，Ｖｒを用いて、トランジスタＱ１のゲートをより高い電位に充電可能にし、トランジスタＱ１の駆動能力を向上させる技術が、例えば本発明者による特開２００８−２８７７５３号の図８に提案されており、その技術に適用することができる。
【０２７４】
本変更例は、図７のみならず、実施の形態１の変更例並びに実施の形態２およびその変更例に係る電圧信号発生器３２に対しても適用可能である。
【０２７５】
以上では、ゲート線駆動回路３０が２相のクロック信号（ＣＬＫ，／ＣＬＫ）を用いて駆動されることを前提として説明したが、本発明は、シフト方向に応じてクロック信号の位相の関係（活性化の順番）が切り替わるものであれば、３相以上のクロック信号を用いる場合に対しても適用可能である。その場合も、クロック信号が活性化する順番を検出することによりシフト方向を判定できる。
【０２７６】
＜実施の形態４＞
実施の形態４では、少数のトランジスタを用いて構成した電圧信号発生器３２を示す。トランジスタの数を少なくすることにより、電圧信号発生器３２の回路面積を縮小することができる。
【０２７７】
例えば実施の形態１の第５の変更例に示したゲート線駆動回路３０（図１７〜図１９）では、順方向シフト時にはダミーシフトレジスタＳＲＤ１ｎの出力信号ＧＤ１ｎがエンドパルスとして機能し、逆方向シフト時にはダミーシフトレジスタＳＲＤ１ｒの出力信号ＧＤ１ｒがエンドパルスとして機能するため、第１および第２制御パルスＳＴｎ，ＳＴｒはエンドパルスとして機能しない。即ち、順方向シフト時には第２制御パルスＳＴｒのみが活性化し、逆方向シフト時には第１制御パルスＳＴｎのみが活性化する。このようなケースでは、第１および第２制御パルスＳＴｎ，ＳＴｒのどちらが活性化するかを検知することによって、シフト方向の判定が可能である。実施の形態４の電圧信号発生器３２は、この手法を用いてシフト方向を判定し、それに応じた第１および第２電圧信号Ｖｎ，Ｖｒを生成するものである。
【０２７８】
図２６は、実施の形態４に係る電圧信号発生器３２の回路図である。当該電圧信号発生器３２は、第１および第２制御パルスＳＴｎ，ＳＴｒのうちどちらか活性化したかを判定し、第１および第２電圧信号Ｖｎ，Ｖｒのレベルを設定する判定回路２１と、判定回路２１が生成した第１および第２電圧信号Ｖｎ，ＶｒのＨレベル電位の絶対値を増幅するチャージポンプ回路２２とから構成される。
【０２７９】
判定回路２１は、第１制御パルスＳＴｎの活性化に応じて第１電圧信号ＶｎをＨレベルに設定する第１電圧信号設定部２１Ａと、第２制御パルスＳＴｒの活性化に応じて第２電圧信号ＶｒをＨレベルに設定する第２電圧信号設定部２１Ｂとから構成される。
【０２８０】
第１電圧信号設定部２１Ａは、３つのトランジスタＱ１１Ａ，Ｑ１２Ａ，Ｑ１７Ａにより構成される。トランジスタＱ１１Ａは、第１電圧信号Ｖｎを出力するための第１電圧信号出力端子ＯＵＴＡ（ノードＮ１３Ａ）と第２電源端子Ｓ２との間に接続し、そのゲートは第１電圧信号Ｖｎが入力される第１制御パルス入力端子ＩＮｎに接続される。トランジスタＱ１２Ａは、ノードＮ１３Ａと第１電源端子Ｓ１との間に接続し、そのゲートは第２電圧信号Ｖｒを出力するための第２電圧信号出力端子ＯＵＴＢ（ノードＮ１３Ｂ）に接続される。トランジスタＱ１７Ａは、ノードＮ１３Ａと第１電源端子Ｓ１との間に接続し、そのゲートは第２制御パルスＳＴｒが入力される第２制御パルス入力端子ＩＮｒに接続される。
【０２８１】
第２電圧信号設定部２１Ｂも同様に、３つのトランジスタＱ１１Ｂ，Ｑ１２Ｂ，Ｑ１７Ｂにより構成される。トランジスタＱ１１Ｂは、第２電圧信号出力端子ＯＵＴＢ（ノードＮ１３Ｂ）と第２電源端子Ｓ２との間に接続し、そのゲートは第２制御パルス入力端子ＩＮｒに接続される。トランジスタＱ１２Ｂは、ノードＮ１３Ｂと第１電源端子Ｓ１との間に接続し、そのゲートは第１電圧信号出力端子ＯＵＴＡ（ノードＮ１３Ａ）に接続される。トランジスタＱ１７Ｂは、ノードＮ１３Ｂと第１電源端子Ｓ１との間に接続し、そのゲートは第１制御パルス入力端子ＩＮｎに接続される。
【０２８２】
チャージポンプ回路２２は、第１電圧信号Ｖｎを増幅する第１チャージポンプ回路２２Ａと、第２電圧信号Ｖｒを増幅する第２チャージポンプ回路２２Ｂとから構成される。当該チャージポンプ回路２２は、図７に示したチャージポンプ回路２２から、トランジスタＱ２５Ａ，Ｑ２５Ｂを省略した回路構成であり、また容量素子Ｃ１Ａ，Ｃ２Ａに供給されるクロック信号が逆になっている。即ち図２６のように、第１チャージポンプ回路２２Ａの容量素子Ｃ１Ａは、クロック信号ＣＬＫが供給される第１クロック端子ＣＫ１とノードＮ１４Ａとの間に接続され、第２チャージポンプ回路２２Ｂの容量素子Ｃ１Ｂは、クロック信号／ＣＬＫが供給される第２クロック端子ＣＫ２とノードＮ１４Ｂとの間に接続されている。
【０２８３】
以下、実施の形態４に係る電圧信号発生器３２の動作を説明する。まずは順方向シフト時における動作を説明する。図２７は、順方向シフト時における図２６の電圧信号発生器３２の動作を示す信号波形図である。順方向シフト時には、第１および第２制御パルスＳＴｎ，ＳＴｒのうち第１制御パルスＳＴｎがスタートパルスとして活性化する。
【０２８４】
図２７において時刻ｔ0以前の初期状態では、電圧信号発生器３２が出力する第１および第２電圧信号Ｖｎ，Ｖｒのレベルは不定状態であるとする。よってチャージポンプ回路２２のノードＮ１４Ａ，Ｎ１５Ａ，Ｎ１４Ｂ，Ｎ１５Ｂも不定状態である。
【０２８５】
時刻ｔ0で、スタートパルスとしての第１制御パルスＳＴｎが活性化されると、判定回路２１において、第１電圧信号設定部２１ＡのトランジスタＱ１１Ａと第２電圧信号設定部２１ＢのトランジスタＱ１７Ｂがオンになる。トランジスタＱ１７Ｂのオンにより、ノードＮ１３Ｂ（第２電圧信号Ｖｒ）は不定状態を脱して低インピーダンスのＬレベル（ＶＳＳ）になる。応じて第１電圧信号設定部２１ＡのトランジスタＱ１２Ａと第１チャージポンプ回路２２ＡのトランジスタＱ２４Ａがそれぞれオフになる。またノードＮ１３ＢがＬレベルになると第２チャージポンプ回路２２Ｂでは、トランジスタＱ２０Ｂを通してノードＮ１４Ｂが放電され、ノードＮ１４Ｂは不定状態を脱してＬレベル（ＶＳＳ）になる。
【０２８６】
他方、第１電圧信号設定部２１Ａでは、トランジスタＱ１１ＡがオンしたことでノードＮ１３Ａが充電され、ノードＮ１３Ａは不定状態を脱してＨレベル（ＶＤＤ−Ｖｔｈ）になる。
【０２８７】
すると第１チャージポンプ回路２２Ａにおいて、トランジスタＱ２０Ａを通してノードＮ１４Ａが充電され、ノードＮ１４Ａは不定状態を脱してＨレベル（ＶＤＤ−Ｖｔｈ）になる。さらに、ダイオード接続されたトランジスタＱ２１Ａを通してノードＮ１５Ａが充電され、ノードＮ１５Ａも不定状態を脱してＨレベル（ＶＤＤ−２・Ｖｔｈ）になる。このときトランジスタＱ２３Ａは、ゲート（ノードＮ１５Ａ）よりもソース（ノードＮ１３Ａ）の方が高電位になるためオフ状態である。
【０２８８】
ノードＮ１３ＡがＨレベルになったとき第２電圧信号設定部２１ＢのトランジスタＱ１２Ｂがオンするが、その時点では既にノードＮ１３ＢはトランジスタＱ１７Ｂによって放電されＬレベルになっている。また第２チャージポンプ回路２２ＢのトランジスタＱ２４Ｂもオンになり、ノードＮ１５Ｂが不定状態を脱して低インピーダンスのＬレベル（ＶＳＳ）になる。よってトランジスタＱ２３Ｂがオフになる。
【０２８９】
なおゲート線駆動回路３０（図１７〜図１９）では、時刻ｔ0で第１制御パルスＳＴｎが活性化すると、第１段目の単位シフトレジスタＳＲ1がセット状態になる。
【０２９０】
時刻ｔ1で第１制御パルスＳＴｎが非活性化すると、トランジスタＱ１１Ａ，Ｑ１７Ｂがオフになる。このときノードＮ１３Ａのレベルは寄生容量（不図示）に保持される。つまりノードＮ１３Ａはフローティング状態のＨレベル（ＶＤＤ−Ｖｔｈ）になる。ノードＮ１３Ｂは、トランジスタＱ１２Ｂがオンしているため低インピーダンスでＬレベル（ＶＳＳ）に維持される。
【０２９１】
時刻ｔ2でクロック信号ＣＬＫが活性化すると、第１チャージポンプ回路２２Ａの容量素子Ｃ１Ａを介した結合によりノードＮ１４Ａが昇圧される。ノードＮ１４Ａの寄生容量値が容量素子Ｃ１Ａの容量値に比べ充分小さいと仮定すると、ノードＮ１４Ａの電位は２・ＶＤＤ−Ｖｔｈにまで上昇する。このようにノードＮ１４Ａが昇圧されると、トランジスタＱ２１ＡがオンしてノードＮ１５Ａが充電される。同じくノードＮ１５Ａの寄生容量値が充分小さいと仮定すると、ノードＮ１５Ａの電位は２・ＶＤＤ−２・Ｖｔｈまで上昇する。その結果、トランジスタＱ２３Ａは非飽和領域で動作して第１電圧信号出力端子ＯＵＴＡ（ノードＮ１３Ａ）を充電する。よって、第１電圧信号ＶｎのＨレベル電位はＶＤＤにまで上昇する。
【０２９２】
以降、第１チャージポンプ回路２２Ａにおいては、クロック信号ＣＬＫが活性化する度にノードＮ１４Ａが昇圧され、トランジスタＱ２１ＡがノードＮ１５Ａを充電する。これによりリーク電流によるノードＮ１５Ａのレベル低下が防止される。従ってトランジスタＱ２３Ａは非飽和領域で動作し続けることができ、第１電圧信号Ｖｎは電位ＶＤＤのＨレベルに維持される。
【０２９３】
なおゲート線駆動回路３０では、時刻ｔ2でクロック信号ＣＬＫが活性化すると、それに応じて単位シフトレジスタＳＲ1の出力信号Ｇ1が活性化する。またそれにより第２段目の単位シフトレジスタＳＲ2がセット状態になる。
【０２９４】
時刻ｔ3ではクロック信号ＣＬＫが非活性化するが、電圧信号発生器３２の各ノードの電位は寄生容量に保持されるため変化はない。一方、ゲート線駆動回路３０では、クロック信号ＣＬＫの非活性化に応じて、単位シフトレジスタＳＲ1の出力信号Ｇ1が非活性化する。
【０２９５】
続いて時刻ｔ4でクロック信号／ＣＬＫが活性化すると、第２チャージポンプ回路２２Ｂの容量素子Ｃ１Ｂを介した結合によりノードＮ１４Ｂの電位が上昇しようとするが、トランジスタＱ１２Ｂがオンしているので、ノードＮ１４ＢはＬレベルに維持される。また第１電圧信号ＶｎはＨレベルになっているため、トランジスタＱ２４Ｂはオンしている。よってノードＮ１５ＢはＬレベルに維持され、トランジスタＱ２３Ｂはオフに維持される。またトランジスタＱ１２Ｂがオンしているので、第２電圧信号Ｖｒは低インピーダンスのＬレベル（ＶＳＳ）で維持される。
【０２９６】
一方、ゲート線駆動回路３０では、クロック信号／ＣＬＫの活性化に応じて第２段目のシフトレジスタＳＲ2の出力信号Ｇ2が活性化される。またそれにより、第３段目の単位シフトレジスタＳＲ3がセット状態になる。
【０２９７】
時刻ｔ5でクロック信号／ＣＬＫが非活性化するが、電圧信号発生器３２の各ノードのレベルは寄生容量に保持されるため変化はない。一方、ゲート線駆動回路３０では、クロック信号／ＣＬＫの非活性化に応じて、第２段目のシフトレジスタＳＲ2の出力信号Ｇ2が非活性化する。
【０２９８】
以降、クロック信号／ＣＬＫは一定周期で活性化するが、そのときも第２チャージポンプ回路２２ＢのノードＮ１４ＢはＬレベルに維持される。また上記したように第１電圧信号ＶｎはＨレベルに維持されるので、トランジスタＱ２４Ｂはオンを維持し、ノードＮ１５ＢはＬレベルに維持され、トランジスタＱ２３Ｂがオフに維持される。また第２電圧信号設定部２１ＢのトランジスタＱ１２Ｂはオンに維持されるので、第２電圧信号Ｖｒは低インピーダンスのＬレベル（ＶＳＳ）で維持される。
【０２９９】
次に、逆方向シフト時における図２６の電圧信号発生器３２の動作を説明する。図２８は、その動作を示す信号波形図である。逆方向シフト時には、第１および第２制御パルスＳＴｎ，ＳＴｒのうち第２制御パルスＳＴｒがスタートパルスとして活性化する。
【０３００】
図２８において時刻ｔ10以前の初期状態では、電圧信号発生器３２が出力する第１および第２電圧信号Ｖｎ，Ｖｒのレベルは不定状態であるとする。よってチャージポンプ回路２２のノードＮ１４Ａ，Ｎ１５Ａ，Ｎ１４Ｂ，Ｎ１５Ｂも不定状態である。
【０３０１】
時刻ｔ10で、スタートパルスとしての第２制御パルスＳＴｒが活性化されると、判定回路２１において、第２電圧信号設定部２１ＢのトランジスタＱ１１Ｂと第１電圧信号設定部２１ＡのトランジスタＱ１７Ａがオンになる。トランジスタＱ１７Ａのオンにより、ノードＮ１３Ａ（第１電圧信号Ｖｎ）は不定状態を脱して低インピーダンスのＬレベル（ＶＳＳ）になる。応じて第２電圧信号設定部２１ＢのトランジスタＱ１２Ｂと第２チャージポンプ回路２２ＢのトランジスタＱ２４Ｂがそれぞれオフになる。またノードＮ１３ＡがＬレベルになると第１チャージポンプ回路２２Ａでは、トランジスタＱ２０Ａを通してノードＮ１４Ａが放電され、ノードＮ１４Ａは不定状態を脱してＬレベル（ＶＳＳ）になる。
【０３０２】
他方、第２電圧信号設定部２１Ｂでは、トランジスタＱ１１ＢがオンしたことでノードＮ１３Ｂが充電され、ノードＮ１３Ｂは不定状態を脱してＨレベル（ＶＤＤ−Ｖｔｈ）になる。
【０３０３】
すると第２チャージポンプ回路２２Ｂにおいて、トランジスタＱ２０Ｂを通してノードＮ１４Ｂが充電され、ノードＮ１４Ｂは不定状態を脱してＨレベル（ＶＤＤ−Ｖｔｈ）になる。さらに、ダイオード接続されたトランジスタＱ２１Ｂを通してノードＮ１５Ｂが充電され、ノードＮ１５Ｂも不定状態を脱してＨレベル（ＶＤＤ−２・Ｖｔｈ）になる。このときトランジスタＱ２３Ｂは、ゲート（ノードＮ１５Ｂ）よりもソース（ノードＮ１３Ｂ）の方が高電位になるためオフ状態である。
【０３０４】
ノードＮ１３ＢがＨレベルになったとき第１電圧信号設定部２１ＡのトランジスタＱ１２Ａがオンするが、その時点では既にノードＮ１３ＡはトランジスタＱ１７Ａによって放電されＬレベルになっている。また第１チャージポンプ回路２２ＡのトランジスタＱ２４Ａもオンになり、ノードＮ１５Ａが不定状態を脱して低インピーダンスのＬレベル（ＶＳＳ）になる。よってトランジスタＱ２３Ａはオフになる。
【０３０５】
なおゲート線駆動回路３０（図１７〜図１９）では、時刻ｔ10で第２制御パルスＳＴｒが活性化すると、最後段の単位シフトレジスタＳＲnがセット状態になる。
【０３０６】
時刻ｔ11で第２制御パルスＳＴｒが非活性化すると、トランジスタＱ１１Ｂ，Ｑ１７Ａがオフになる。このときノードＮ１３Ｂのレベルは寄生容量（不図示）に保持される。つまりノードＮ１３Ｂはフローティング状態のＨレベル（ＶＤＤ−Ｖｔｈ）になる。ノードＮ１３Ａは、トランジスタＱ１２Ａがオンしているため低インピーダンスでＬレベル（ＶＳＳ）に維持される。
【０３０７】
時刻ｔ12でクロック信号／ＣＬＫが活性化すると、第２チャージポンプ回路２２Ｂの容量素子Ｃ１Ｂを介した結合によりノードＮ１４Ｂが昇圧される。ノードＮ１４Ｂの寄生容量値が容量素子Ｃ１Ｂの容量値に比べ充分小さいと仮定すると、ノードＮ１４Ｂの電位は２・ＶＤＤ−Ｖｔｈにまで上昇する。このようにノードＮ１４Ｂが昇圧されると、トランジスタＱ２１ＢがオンしてノードＮ１５Ｂが充電される。同じくノードＮ１５Ｂの寄生容量値が充分小さいと仮定すると、ノードＮ１５Ｂの電位は２・ＶＤＤ−２・Ｖｔｈまで上昇する。その結果、トランジスタＱ２３Ｂは非飽和領域で動作して第２電圧信号出力端子ＯＵＴＢ（ノードＮ１３Ｂ）を充電する。よって、第２電圧信号ＶｒのＨレベル電位はＶＤＤにまで上昇する。
【０３０８】
以降、第２チャージポンプ回路２２Ｂにおいては、クロック信号／ＣＬＫが活性化する度にノードＮ１４Ｂが昇圧され、トランジスタＱ２１ＢがノードＮ１５Ｂを充電する。これによりリーク電流によるノードＮ１５Ｂのレベル低下が防止される。従ってトランジスタＱ２３Ｂは非飽和領域で動作し続けることができ、第２電圧信号Ｖｒは電位ＶＤＤのＨレベルに維持される。
【０３０９】
なおゲート線駆動回路３０では、クロック信号／ＣＬＫの活性化に応じて、単位シフトレジスタＳＲnの出力信号Ｇnが活性化する。またそれにより最後から２段目の単位シフトレジスタＳＲn-1がセット状態になる。
【０３１０】
時刻ｔ13ではクロック信号／ＣＬＫが非活性化するが、電圧信号発生器３２の各ノードの電位は寄生容量に保持されるため変化はない。一方、ゲート線駆動回路３０では、クロック信号／ＣＬＫの非活性化に応じて、単位シフトレジスタＳＲnの出力信号Ｇnが非活性化する。
【０３１１】
続いて時刻ｔ14でクロック信号ＣＬＫが活性化すると、第１チャージポンプ回路２２Ａの容量素子Ｃ１Ａを介した結合によりノードＮ１４Ａの電位が上昇しようとするが、トランジスタＱ１２Ａがオンしているので、ノードＮ１４ＡはＬレベルに維持される。また第２電圧信号ＶｒはＨレベルになっているため、トランジスタＱ２４Ａはオンしている。よってノードＮ１５ＡはＬレベルに維持され、トランジスタＱ２３Ａはオフに維持される。またトランジスタＱ１２Ａがオンしているので、第１電圧信号Ｖｎは低インピーダンスのＬレベル（ＶＳＳ）で維持される。
【０３１２】
一方、ゲート線駆動回路３０では、時刻ｔ14でクロック信号ＣＬＫが活性化すると、それに応じて最後から２段目のシフトレジスタＳＲn-1の出力信号Ｇn-1が活性化される。またそれにより、最後から第３段目の単位シフトレジスタＳＲn-2がセット状態になる。
【０３１３】
時刻ｔ15でクロック信号ＣＬＫが非活性化するが、電圧信号発生器３２の各ノードのレベルは寄生容量に保持されるため変化はない。一方、ゲート線駆動回路３０では、クロック信号ＣＬＫの非活性化に応じて、最後から２段目のシフトレジスタＳＲn-1の出力信号Ｇn-1が非活性化する。
【０３１４】
以降、クロック信号ＣＬＫは一定周期で活性化するが、そのときも第１チャージポンプ回路２２ＡのノードＮ１４ＡはＬレベルに維持される。また上記したように第２電圧信号ＶｒはＨレベルに維持されるので、トランジスタＱ２４Ａはオンを維持し、ノードＮ１５ＡはＬレベルに維持され、トランジスタＱ２３Ａがオフに維持される。また第１電圧信号設定部２１ＡのトランジスタＱ１２Ａはオンに維持されるので、第１電圧信号Ｖｎは低インピーダンスのＬレベル（ＶＳＳ）で維持される。
【０３１５】
以上のとおり図２６の電圧信号発生器３２は、順方向シフト時には、第１制御パルスＳＴｎの活性化に応じて第１電圧信号ＶｎをＨレベル、第２電圧信号ＶｒをＬレベルにし、逆方向シフト時には、第２制御パルスＳＴｒの活性化に応じて第１電圧信号ＶｎをＬレベル、第２電圧信号ＶｒをＨレベルにするように動作する。
【０３１６】
ここで、ゲート線駆動回路３０で信号のシフト方向が変化するときの電圧信号発生器３２の動作を説明する。図２９は、順方向シフトから逆方向シフトへ切り替わるときの信号波形図であり、同図に示す各時刻は、図２７および図２８に示したものに対応している。ゲート線駆動回路３０においては、図２９に示す第１フレーム（時刻ｔ0〜）で順方向シフトの動作が行われ、その次の第２フレーム（時刻ｔ10〜）では逆方向シフトの動作が行われる。
【０３１７】
第１フレームでは、電圧信号発生器３２が図２７で説明した動作を行い、第１電圧信号ＶｎをＨレベル、第２電圧信号ＶｒをＬレベルにする（時刻ｔ0〜ｔ5）。よってゲート線駆動回路３０は、順方向シフトの動作を行うことができ、出力信号Ｇ1，Ｇ2…が順に活性化される。
【０３１８】
そしてゲート線駆動回路３０の最後段のシフトレジスタＳＲnの出力信号Ｇnがクロック信号／ＣＬＫの活性化に応じて活性化されると（時刻ｔ20〜ｔ21）、その後、ダミーシフトレジスタＳＲＤ１ｎ，ＳＲＤ２ｎの出力信号ＧＤ１ｎ，ＧＤ１ｒを活性化するために、クロック信号ＣＬＫ，／ＣＬＫが１回ずつ活性化される。なお、ゲート線駆動回路３０がダミー段を備えない構成であれば、最後段のシフトレジスタＳＲnの出力信号Ｇnの活性期間の後（時刻ｔ21以降）、クロック信号ＣＬＫ，／ＣＬＫは活性化されなくてもよい。
【０３１９】
その後、第２フレームに入る時刻ｔ10までは、表示装置のブランキング期間なので、クロック信号ＣＬＫ，／ＣＬＫは非活性状態でよい。クロック信号ＣＬＫ，／ＣＬＫが非活性状態の間は、ゲート線駆動回路３０のチャージポンプ回路２２は動作しない。このときリーク電流によってノードＮ１５Ａのレベルが下がると、トランジスタＱ２３Ａがオフになって第１電圧信号出力端子ＯＵＴＡはフローティング状態になる。
【０３２０】
フローティング状態になった第１電圧信号出力端子ＯＵＴＡは、リーク電流によりレベルが低下することが考えられる。それによりトランジスタＱ１２Ｂがオフすると、第２電圧信号出力端子ＯＵＴＢもフローティング状態になり、その結果、第１および第２電圧信号Ｖｎ，Ｖｒのレベルは不定状態になる。図２９では便宜的に、ブランキング期間も第１電圧信号出力端子ＯＵＴＡ（第１電圧信号Ｖｎ）がＨレベルに維持されるように示している。
【０３２１】
そして逆方向シフトが行われる第２フレームの先頭（時刻ｔ10）で第２制御パルスＳＴｒが活性化されると、電圧信号発生器３２が図２８で説明した動作を行い、第１電圧信号ＶｎをＬレベル、第２電圧信号ＶｒをＨレベルにする（時刻ｔ10〜ｔ17）。よってゲート線駆動回路３０は、逆方向シフトの動作を行うことができ、出力信号Ｇn，Ｇn-1…が順に活性化される。
【０３２２】
本実施の形態では、電圧信号発生器３２を少数のトランジスタを用いて構成しているため、上記の各実施の形態よりも電圧信号発生器３２の回路面積を縮小することができる。従って、画像表示装置および撮像装置等の電気光学装置の低コスト化に寄与できる。
【０３２３】
また実施の形態１〜３の電圧信号発生器３２では第１および第２電圧信号Ｖｎ，Ｖｒのレベルがクロック信号ＣＬＫ，／ＣＬＫの立ち上がり時に設定されるが（例えば図８、図９参照）、図２６の電圧信号発生器３２では、第１および第２制御パルスＳＴｎ，ＳＴｒの立ち上がり時に設定される（図２７、図２８参照）。従って、第１電圧信号Ｖｎが充分に速い立ち上がり速度を有するならば、図１８の単位シフトレジスタＳＲ1において、トランジスタＱ３のドレインには第１電圧信号Ｖｎを供給してもよい。同様に、第２電圧信号Ｖｒが充分に速い立ち上がり速度を有するならば、図１９の単位シフトレジスタＳＲnにおいて、トランジスタＱ４のドレインには第２電圧信号Ｖｒを供給してもよい。
【０３２４】
［第１の変更例］
本実施の形態に係る電圧信号発生器３２のチャージポンプ回路２２に対しても、上記の実施の形態３を適用してもよい。また図１２（実施の形態１の第２の変更例）に示した構成のチャージポンプ回路２２を用いることもできる。
【０３２５】
さらに、電圧信号発生器３２がより少数のトランジスタで構成されるように、図３０に示すチャージポンプ回路２２を用いてもよい。図３０は、図１２（実施の形態１の第２の変更例）に示したチャージポンプ回路２２の構成のうち、トランジスタＱ３０Ａ，Ｑ３１Ａおよび容量素子Ｃ２Ａのみで第１チャージポンプ回路２２Ａを構成し、トランジスタＱ３０Ｂ，Ｑ３１Ｂおよび容量素子Ｃ２Ｂのみで第２チャージポンプ回路２２Ｂを構成したものである。但し、ノードＮ１６Ａがクロック信号ＣＬＫの活性化時に昇圧され、ノードＮ１６Ｂがクロック信号／ＣＬＫの活性化時に昇圧されるように、容量素子Ｃ２Ａにはクロック信号ＣＬＫを、容量素子Ｃ２Ｂにはクロック信号／ＣＬＫをそれぞれ供給している。
【０３２６】
図３０の電圧信号発生器３２に対しても実施の形態１の第１の変更例を適用し、容量素子Ｃ２Ａ，Ｃ２ＢをＭＯＳトランジスタで構成したＭＯＳ容量素子としてもよい。それにより第１および第２電圧信号Ｖｎ，ＶｒのＬレベル電位をより低くすることができる。
【０３２７】
［第２の変更例］
図３１は、実施の形態４の第２変更例に係る電圧信号発生器３２の回路図である。当該電圧信号発生器３２は、図２６の回路に対し、トランジスタＱ１１ＡのドレインおよびトランジスタＱ１７Ａ，Ｑ１２Ａのソースを第１制御パルス入力端子ＩＮｎに接続させ、トランジスタＱ１１ＢのドレインおよびトランジスタＱ１７Ｂ，Ｑ１２Ｂのソースを第２制御パルス入力端子ＩＮｒに接続させたものである。
【０３２８】
つまり第１電圧信号設定部２１Ａにおいては、ハイ側電源電位ＶＤＤの代わりに第１制御パルスＳＴｎが供給され、ロー側電源電位ＶＳＳの代わりに第２制御パルスＳＴｒが供給されている。また第２電圧信号設定部２１Ｂにおいては、ハイ側電源電位ＶＤＤの代わりに第２制御パルスＳＴｒが供給され、ロー側電源電位ＶＳＳの代わりに第１制御パルスＳＴｎが供給されている。
【０３２９】
本変更例によれば、判定回路２１に電源配線を接続させる必要がなくなるため、電圧信号発生器３２のレイアウト設計が容易になる。
【０３３０】
ここでは判定回路２１のハイ側電源電位ＶＤＤおよびロー側電源電位ＶＳＳの両方を、第１および第２制御パルスＳＴｎ，ＳＴｒに置き換えた例を示したが、片方だけを置き換えてもよい。特にロー側電源電位ＶＳＳを第１および第２制御パルスＳＴｎ，ＳＴｒに置き換えた場合、第１および第２電圧信号Ｖｎ，Ｖｒのレベル変更時に第１電圧信号設定部２１Ａあるいは第２電圧信号設定部２１Ｂに貫通電流が流れることを防止できるので、低消費電力化にも寄与できる。
【符号の説明】
【０３３１】
２１  判定回路、２１Ａ  第１電圧信号設定部、２１Ｂ  第２電圧信号設定部、２２  チャージポンプ回路、２２Ｂ  第２チャージポンプ回路、２２Ａ  第１チャージポンプ回路、３０  ゲート線駆動回路、３１  クロック信号発生器、３２  電圧信号発生器、ＩＲＴ  初期化端子、ＩＮｎ  第１制御パルス入力端子、ＩＮｒ  第２制御パルス入力端子、ＯＵＴＡ  第１電圧信号出力端子、ＯＵＴＢ  第２電圧信号出力端子。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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