(57)【特許請求の範囲】
【請求項１】
メモリセルと、
前記メモリセルの隣に位置するダミーセルと、
を含む半導体装置であって、
半導体基板と、
前記半導体基板に設けられ、前記メモリセルを構成する第１の拡散層と、
前記半導体基板に設けられ、前記ダミーセルを構成する第２の拡散層と、
前記半導体基板上に設けられ、平面視で前記第１の拡散層と重なる少なくとも１つの凹部を有する層間絶縁膜と、
前記第１の拡散層上に設けられた第１のコンタクトプラグと、
前記第２の拡散層上に設けられた第２のコンタクトプラグと、
前記凹部の側面及び底面上に設けられ、前記第１のコンタクトプラグを介して前記第１の拡散層と接続する下部電極と、
前記下部電極上、前記凹部の周囲に位置する前記層間絶縁膜上、及び前記第２のコンタクトプラグ上に連続して設けられ、前記第２のコンタクトプラグを介して前記第２の拡散層と接続する誘電体膜と、
前記誘電体膜上に設けられた上部電極と、
を備え、
前記誘電体膜は、前記第２のコンタクトプラグと接しており、
前記第２のコンタクトプラグは、前記層間絶縁膜に設けられた貫通孔を充填している半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記層間絶縁膜は、複数の前記凹部を有しており、
前記誘電体膜は、前記複数の凹部それぞれに位置する前記下部電極上、及び前記凹部の間に位置する前記層間絶縁膜上に連続して設けられている半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第２のコンタクトプラグの材料の抵抗値は、前記下部電極の材料の抵抗値よりも低い半導体装置。
【請求項４】
請求項１ないし３いずれか１項に記載の半導体装置において、
前記下部電極は、ＴｉＮにより構成されており、
前記第２のコンタクトプラグは、Ｗにより構成されている半導体装置。
【請求項５】
請求項１ないし４いずれか１項に記載の半導体装置において、
前記下部電極より下に位置するように前記層間絶縁膜中に設けられたビット線を更に備える半導体装置。
【請求項６】
請求項１ないし５いずれか１項に記載の半導体装置において、
論理回路部を更に含んでおり、
前記半導体基板に設けられ、前記回路部を構成する第３の拡散層と、
前記第３の拡散層上に設けられた第３のコンタクトプラグと、
前記層間絶縁膜上に形成され、かつ前記第３のコンタクトプラグを介して前記第３の拡散層と接続する金属配線を更に備える半導体装置。
【請求項７】
請求項１ないし６いずれか１項に記載の半導体装置において、
前記第２のコンタクトプラグは、前記上部電極が形成されている領域の外側において層間絶縁膜上に露出しており、
前記上部電極上、及び前記第２のコンタクトプラグ上に連続して設けられた導電膜をさらに備え、
前記上部電極は、前記導電膜、及び前記第２のコンタクトプラグを介して前記第２の拡散層と接続している半導体装置。
【請求項８】
メモリセルと、
前記メモリセルの隣に位置するダミーセルと、
を含む半導体装置の製造方法であって、
半導体基板に、前記メモリセルを構成する第１の拡散層を形成するとともに、前記ダミーセルを構成する第２の拡散層を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記第１の拡散層と接続する第１の下部コンタクトプラグを形成するとともに、前記層間絶縁膜を貫通し、前記第２の拡散層と接続する第２の下部コンタクトプラグを形成する工程と、
前記層間絶縁膜上、前記第１の下部コンタクトプラグ上、及び前記第２の下部コンタクトプラグ上にシリンダー層絶縁膜を形成する工程と、
前記第２の下部コンタクトプラグ上に、前記シリンダー層絶縁膜を貫通する貫通孔を充填する上部コンタクトプラグを形成する工程と、
前記シリンダー層絶縁膜に、前記シリンダー層絶縁膜を貫通する少なくとも１つの凹部を形成し、前記第１の下部コンタクトプラグを露出させる工程と、
前記凹部の側面、及び底面上に下部電極を形成する工程と、
前記下部電極上、前記シリンダー層絶縁膜上、及び前記上部コンタクトプラグ上に連続に、前記上部コンタクトプラグと接するように誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と、
を備える半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及び半導体装置の製造方法に関する。
【背景技術】
【０００２】
半導体記憶装置のうち、記憶情報の任意な入出力が可能なものにＤＲＡＭがある。ＤＲＡＭでは、動作を安定化させることが望ましい。このため電荷を保持するための容量を大きくすることが求められる。
【０００３】
ＤＲＡＭの容量を大きくする手段として、例えばＤＲＡＭを構成するキャパシタをシリンダー構造とするというものがある。また、例えばキャパシタを構成する誘電体膜の膜厚を薄くするというものもある。しかし誘電体膜の膜厚を薄くした場合、半導体装置の製造工程中においてキャパシタを構成するプレート電極が帯電することによる誘電体膜の絶縁破壊が生じることがある。
【０００４】
この問題を解決するために、特許文献１に記載の技術がある。特許文献１に記載の技術は、メモリセルを構成するキャパシタとは別に、絶縁保護拡散層に接続した絶縁保護キャパシタを形成するというものである。プレート電極に帯電した電荷を、絶縁保護キャパシタを通して絶縁保護拡散層に放電することにより、誘電体膜の絶縁破壊を抑制することができると記載されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３２４８５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
半導体装置は、その動作を安定化させると同時に、面積効率の向上が求められる。しかし特許文献１に記載の技術では、絶縁保護拡散層、及び絶縁保護キャパシタを形成するための領域が必要となる。従って特許文献１に記載の技術では、半導体装置の面積効率の向上を図ることができない。
【課題を解決するための手段】
【０００７】
本発明によれば、メモリセルと、
前記メモリセルの隣に位置するダミーセルと、
を含む半導体装置であって、
半導体基板と、
前記半導体基板に設けられ、前記メモリセルを構成する第１の拡散層と、
前記半導体基板に設けられ、前記ダミーセルを構成する第２の拡散層と、
前記半導体基板上に設けられ、平面視で前記第１の拡散層と重なる少なくとも１つの凹部を有する層間絶縁膜と、
前記第１の拡散層上に設けられた第１のコンタクトプラグと、
前記第２の拡散層上に設けられた第２のコンタクトプラグと、
前記凹部の側面及び底面上に設けられ、前記第１のコンタクトプラグを介して前記第１の拡散層と接続する下部電極と、
前記下部電極上、前記凹部の周囲に位置する前記層間絶縁膜上、及び前記第２のコンタクトプラグ上に連続して設けられ、前記第２のコンタクトプラグを介して前記第２の拡散層と接続する誘電体膜と、
前記誘電体膜上に設けられた上部電極と、
を備える半導体装置が提供される。
【０００８】
本発明によれば、誘電体膜は、ダミーセルを構成する拡散層と接続している。このため、上部電極に帯電した電荷は、誘電体膜を介してダミーセルを構成する拡散層へ逃げる。よって他に拡散層等を設けることを要さず、ダミーセルを構成する領域の一部を用いて、製造工程中に生じうる誘電体膜の絶縁破壊を抑制することができる。従って半導体装置の動作を安定化させつつ、面積効率の向上を図ることができる。
【０００９】
本発明によれば、メモリセルと、前記メモリセルの隣に位置するダミーセルと、を含む半導体装置の製造方法であって、半導体基板に、前記メモリセルを構成する第１の拡散層を形成するとともに、前記ダミーセルを構成する第２の拡散層を形成する工程と、前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜を貫通し、前記第１の拡散層と接続する第１の下部コンタクトプラグを形成するとともに、前記層間絶縁膜を貫通し、前記第２の拡散層と接続する第２の下部コンタクトプラグを形成する工程と、前記層間絶縁膜上、前記第１の下部コンタクトプラグ上、及び前記第２の下部コンタクトプラグ上にシリンダー層絶縁膜を形成する工程と、前記第２の下部コンタクトプラグ上に、前記シリンダー層絶縁膜を貫通する上部コンタクトプラグを形成する工程と、前記シリンダー層絶縁膜に、前記シリンダー層絶縁膜を貫通する少なくとも１つの凹部を形成し、前記第１の下部コンタクトプラグを露出させる工程と、前記凹部の側面、及び底面上に下部電極を形成する工程と、前記下部電極上、前記シリンダー層絶縁膜上、及び前記上部コンタクトプラグ上に連続に、誘電体膜を形成する工程と、前記誘電体膜上に上部電極を形成する工程と、を備える半導体装置の製造方法が提供される。
【発明の効果】
【００１０】
本発明によれば、半導体装置の動作を安定化させつつ、面積効率の向上を図ることができる。
【図面の簡単な説明】
【００１１】
【図１】第１の実施形態に係る半導体装置を示す断面図である。
【図２】図１に示す半導体装置を示す平面図である。
【図３】図１に示す半導体装置の製造方法を示す断面図である。
【図４】図１に示す半導体装置の製造方法を示す断面図である。
【図５】図１に示す半導体装置の製造方法を示す断面図である。
【図６】図１に示す半導体装置の製造方法を示す断面図である。
【図７】図１に示す半導体装置の製造方法を示す断面図である。
【図８】第２の実施形態に係る半導体装置を示す断面図である。
【図９】図８に示す半導体装置を示す平面図である。
【図１０】比較例に係る半導体装置を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様な構成要素には同様の符号を付し、適宜説明を省略する。
【００１３】
図１は、第１の実施形態に係る半導体装置２００を示す断面図である。半導体装置２００は、メモリセルとダミーセルを含むＤＲＡＭ領域を有している。ダミーセルは、メモリとしては使用されず、ＤＲＡＭの動作を安定化させるために配置されるものである。半導体装置２００は、半導体基板１０と、拡散層５０と、拡散層５２と、層間絶縁膜２０、２２と、シリンダー層絶縁膜２４と、コンタクトプラグ１０２、１０４と、下部電極１３０と、誘電体膜１３２と、上部電極１３４と、を備えている。
【００１４】
図１及び図２を用いて、半導体装置２００の構成について詳細に説明する。図２は、図１に示す半導体装置を示す平面図である。図１に示すように、半導体装置２００は、素子分離領域４０を備える。拡散層５０、５２は、半導体基板１０に設けられ、素子分離領域４０により互いに隔離されている。拡散層５０は、メモリセルにおけるトランジスタのソース・ドレイン領域を構成する。また拡散層５２は、ダミーセルを構成する。
【００１５】
半導体基板１０上には、層間絶縁膜２０が設けられている。層間絶縁膜２０は、例えばＳｉＯ２により構成される。また層間絶縁膜２０上には、層間絶縁膜２２が設けられている。層間絶縁膜２２は、例えばＳｉＯ２により構成される。拡散層５０上には、コンタクトプラグ１０２が設けられている。また拡散層５２上には、コンタクトプラグ１０４を構成する下部コンタクトプラグ１２４が設けられている。コンタクトプラグ１０２、及び下部コンタクトプラグ１２４は、層間絶縁膜２０、２２を貫通している。コンタクトプラグ１０２、及び下部コンタクトプラグ１２４は、例えばＷにより構成される。
【００１６】
層間絶縁膜２２上には、シリンダー層絶縁膜２４が設けられている。シリンダー層絶縁膜２４には、複数の凹部３２が設けられている。複数の凹部３２のうち少なくとも一つは、拡散層５０と重なるように位置している。凹部３２は、シリンダー層絶縁膜２４を貫通しており、底面においてコンタクトプラグ１０２が露出している。また下部コンタクトプラグ１２４上には、コンタクトプラグ１０４を構成する上部コンタクトプラグ１１４が設けられている。上部コンタクトプラグ１１４は、シリンダー層絶縁膜２４を貫通している。上部コンタクトプラグ１１４は、例えばＷにより構成される。
【００１７】
シリンダー層絶縁膜２４に設けられた凹部３２の側面、及び底面上には、下部電極１３０が設けられている。下部電極１３０は、コンタクトプラグ１０２を介して拡散層５０と接続している。下部電極１３０は、コンタクトプラグ１０４を構成する材料よりも高い抵抗値を有する材料により構成され、例えばＴｉＮにより構成される。また下部電極１３０上、シリンダー層絶縁膜２４上、及びコンタクトプラグ１０４上において、誘電体膜１３２が設けられている。誘電体膜１３２は、コンタクトプラグ１０４を介して拡散層５２と接続している。誘電体膜１３２は、例えばＴａ２Ｏ５、又はＺｒＯ２等の高誘電率を有する材料により構成される。誘電体膜１３２上には、上部電極１３４が設けられている。上部電極１３４は、例えばＴｉＮにより構成される。そしてシリンダー層間膜２４上、上部電極１３４上、及びコンタクトプラグ１０６上には、配線層絶縁膜２６が設けられている。配線層絶縁膜２６は、例えば有機シリコン酸化膜などの低誘電率絶縁膜により構成される。
【００１８】
図１に示すように、半導体装置２００は、ビット線６０、及びダミービット線６２を備えている。ビット線６０、及びダミービット線６２は、層間絶縁膜２０上に設けられ、下部電極１３０より下に位置している。また図２に示すように、ビット線６０は、ビットコンタクトプラグ１０８によって、拡散層５０と接続している。そしてダミービット線６２は、ダミービットコンタクトプラグ１０９によって、拡散層５２と接続している。さらに図２に示すように、半導体装置２００は、ワード線６４、及びダミーワード線６６を備えている。ダミーセルは、ダミービット線６２、又はダミーワード線６６と接続している。
【００１９】
半導体装置２００はまた、論理回路部を含むロジック領域を有している。半導体装置２００は、論理回路部を構成するトランジスタ、コンタクトプラグ１０６、及び金属配線１４０と、をさらに備えている。トランジスタは、ゲート絶縁膜７０、ゲート電極７２、サイドウォール７４、拡散層５４、及びエクステンション領域５８により構成される。
【００２０】
半導体基板１０には、拡散層５４が設けられており、素子分離領域４０によって拡散層５０、５２から隔離されている。拡散層５４は、ソース・ドレイン領域を形成する。拡散層５４上には、コンタクトプラグ１０６を構成する下部コンタクトプラグ１２６が設けられている。下部コンタクトプラグ１２６は、層間絶縁膜２０、２２を貫通している。下部コンタクトプラグ１２６は、例えばＷにより構成される。下部コンタクトプラグ１２６上には、コンタクトプラグ１０６を構成する上部コンタクトプラグ１１６が設けられている。上部コンタクトプラグ１１６は、シリンダー層絶縁膜２４を貫通している。上部コンタクトプラグ１１６は、例えばＷにより構成される。コンタクトプラグ１０６上には、金属配線１４０が設けられている。金属配線１４０は、例えばＣｕにより構成される。
【００２１】
図１に示すように、半導体基板１０には、拡散層５４によって構成されたソース・ドレイン領域から内側に伸びるエクステンション領域５８が設けられている。また半導体基板１０上であって、ソース・ドレイン領域の間にはゲート絶縁膜７０が設けられている。さらにゲート絶縁膜７０上には、ゲート電極７２が設けられている。そしてゲート絶縁膜７０、及びゲート電極７２の側壁には、サイドウォール７４が設けられている。
【００２２】
次に、図１、及び図３〜図７を用いて半導体装置２００の製造方法について説明する。図３〜図７は、図１に示す半導体装置２００の製造方法を示す断面図である。まず図３に示すように、半導体基板１０に、素子分離領域４０を設ける。次いで半導体基板１０上にゲート絶縁膜７０、及びゲート電極７２を形成する。そして素子分離領域４０とゲート電極７２をマスクとして半導体基板１０に不純物イオンを注入し、エクステンション領域５８を形成する。さらに半導体基板１０上に絶縁膜を堆積し、これをエッチバックすることにより、サイドウォール７４を形成する。その後、素子分離領域４０、ゲート電極７２、及びサイドウォール７４をマスクとして半導体基板１０に不純物イオンを注入し、拡散層５０、５２、５４を形成する。
【００２３】
次いで、半導体基板１０上、及びゲート電極７２上に、層間絶縁膜２０を形成する。そして拡散層５０上に位置するように、層間絶縁膜２０にビットコンタクトプラグ１０８（図２参照）を埋め込む。同時に、拡散層５２上に位置するように、層間絶縁膜２０にダミービットコンタクトプラグ１０９（図２参照）を埋め込む。その後層間絶縁膜２０上、及びビットコンタクトプラグ１０８上に、ビット線６０を形成するとともに、層間絶縁膜２０上、及びダミービットコンタクトプラグ１０９上に、ダミービット線６２を形成する。
【００２４】
次いで、層間絶縁膜２０上、ビット線６０上、及びダミービット線６２上に、層間絶縁膜２２を形成する。そして拡散層５０上に位置するように層間絶縁膜２０、２２にコンタクトプラグ１０２を埋め込む。同時に、拡散層５２上に位置するように、層間絶縁膜２０、２２に下部コンタクトプラグ１２４を埋め込む。さらに同時に、拡散層５４上に位置するように、層間絶縁膜２０、２２に下部コンタクトプラグ１２６を埋め込む。
【００２５】
次に図４に示すように、層間絶縁膜２２上、コンタクトプラグ１０２上、下部コンタクトプラグ１２４、及び下部コンタクトプラグ１２６上にシリンダー層絶縁膜２４を形成する。そして下部コンタクトプラグ１２４上に位置するように、シリンダー層絶縁膜２４に上部コンタクトプラグ１１４を埋め込む。同時に、下部コンタクトプラグ１２６上に位置するように、シリンダー層絶縁膜２４に上部コンタクトプラグ１１６を埋め込む。
【００２６】
次に図５に示すように、シリンダー層絶縁膜２４に凹部３２を形成する。凹部３２は、シリンダー層絶縁膜２４を貫通しており、底面においてコンタクトプラグ１０２が露出している。そして下部電極１３０を構成する導電膜１３６を、凹部３２の側面、並びに底面上、及びシリンダー層絶縁膜２４上に成膜する。その後導電膜１３６上にレジストを塗布し、露光する。このリソグラフィー工程により、凹部３２内にレジスト３０を残存させる。次いでレジスト３０をマスクとして、導電膜１３６をドライエッチングする。そしてレジスト３０を除去する。これにより図６に示すように、凹部３２の側面、及び底面上に下部電極１３０が形成される。
【００２７】
次に図７に示すように、下部電極１３０上、シリンダー層絶縁膜２４上、及びコンタクトプラグ１０４上に、誘電体膜１３２、及び上部電極１３４を成膜し、選択的に除去する。そしてシリンダー層間膜２４上、上部電極１３４上、及びコンタクトプラグ１０４上に、配線層絶縁膜２６を形成し、ＣＭＰ（化学機械研磨）により平坦化を行う。その後金属配線１４０を形成して、図１に示す半導体装置２００が得られる。
【００２８】
次に、本実施形態の効果について説明する。図１０は、比較例に係る半導体装置を示す断面図である。図１０に示す比較例に係る半導体装置において、半導体基板１０には、メモリセルを構成しない拡散層５６が設けられている。また拡散層５６上には、コンタクトプラグ１０４を介して誘電体膜１３２が拡散層５６と接続するよう、絶縁保護キャパシタ１５０が設けられている。従って製造工程中において、上部電極１３４に帯電した電荷は、絶縁保護キャパシタ１５０、及びコンタクトプラグ１０４を通過して拡散層５６へ放電される。これにより誘電体膜１３２の絶縁破壊を抑制する。しかし比較例に係る半導体装置では、面積効率の向上をはかることができない。
【００２９】
これに対し本実施形態では、誘電体膜１３２は、ダミーセルを構成する拡散層５２と接続している。このため、拡散層５６や絶縁保護キャパシタ１５０を形成することを要さずに、ダミーセルを構成する領域の一部を用いて誘電体膜１３２の絶縁破壊を防止することができる。よって半導体装置の動作を安定化させつつ、面積効率の向上を図ることができる。
【００３０】
また本実施形態によれば、コンタクトプラグ１０４を構成する材料は、下部電極１３０を構成する材料よりも抵抗値が低い。このため上部電極１３４に帯電した電荷は、コンタクトプラグ１０４を通過して、容易に拡散層５２へ放電される。従って、誘電体膜の絶縁破壊をさらに抑制することができる。
【００３１】
図８は、第２の実施形態に係る半導体装置２０１を示す断面図であり、第１の実施形態に係る図１に対応している。また図９は、図８に示す半導体装置２０１を示す平面図であり、第１の実施形態に係る図２に対応している。
【００３２】
図８に示すように、半導体装置２０１では、コンタクトプラグ１０４は、シリンダー層間絶縁膜２４上において露出している。そして上部電極１３４上、及びコンタクトプラグ１０４上に、導電膜１４２が設けられている。このため上部電極１３４は、導電膜１４２、及びコンタクトプラグ１０４を介して拡散層５２と接続している。
【００３３】
次に本実施形態の効果について説明する。本実施形態においても、第１の実施形態と同様の効果を得ることができる。また上部電極１３４は、導電膜１４２、及びコンタクトプラグ１０４を介して拡散層５２と接続している。すなわち上部電極１３４から拡散層５２までの経路は、導電体のみによって構成される。従って誘電体膜を介して放電する場合と比較して、上部電極に帯電した電荷は、速やかにダミーセルを構成する拡散層へ放電される。よって誘電体膜の絶縁破壊をさらに抑制することができる。
【００３４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
以下、参考形態の例を付記する。
１．メモリセルと、
前記メモリセルの隣に位置するダミーセルと、
を含む半導体装置であって、
半導体基板と、
前記半導体基板に設けられ、前記メモリセルを構成する第１の拡散層と、
前記半導体基板に設けられ、前記ダミーセルを構成する第２の拡散層と、
前記半導体基板上に設けられ、平面視で前記第１の拡散層と重なる少なくとも１つの凹部を有する層間絶縁膜と、
前記第１の拡散層上に設けられた第１のコンタクトプラグと、
前記第２の拡散層上に設けられた第２のコンタクトプラグと、
前記凹部の側面及び底面上に設けられ、前記第１のコンタクトプラグを介して前記第１の拡散層と接続する下部電極と、
前記下部電極上、前記凹部の周囲に位置する前記層間絶縁膜上、及び前記第２のコンタクトプラグ上に連続して設けられ、前記第２のコンタクトプラグを介して前記第２の拡散層と接続する誘電体膜と、
前記誘電体膜上に設けられた上部電極と、
を備える半導体装置。
２．１．に記載の半導体装置において、
前記層間絶縁膜は、複数の前記凹部を有しており、
前記誘電体膜は、前記複数の凹部それぞれに位置する前記下部電極上、及び前記凹部の間に位置する前記層間絶縁膜上に連続して設けられている半導体装置。
３．１．または２．に記載の半導体装置において、
前記第２のコンタクトプラグの材料の抵抗値は、前記下部電極の材料の抵抗値よりも低い半導体装置。
４．１．ないし３．いずれか１項に記載の半導体装置において、
前記下部電極は、ＴｉＮにより構成されており、
前記第２のコンタクトプラグは、Ｗにより構成されている半導体装置。
５．１．ないし４．いずれか１項に記載の半導体装置において、
前記下部電極より下に位置するように前記層間絶縁膜中に設けられたビット線を更に備える半導体装置。
６．１．ないし５．いずれか１項に記載の半導体装置において、
論理回路部を更に含んでおり、
前記半導体基板に設けられ、前記回路部を構成する第３の拡散層と、
前記第３の拡散層上に設けられた第３のコンタクトプラグと、
前記層間絶縁膜上に形成され、かつ前記第３のコンタクトプラグを介して前記第３の拡散層と接続する金属配線を更に備える半導体装置。
７．１．ないし６．いずれか１項に記載の半導体装置において、
前記第２のコンタクトプラグは、前記上部電極が形成されている領域の外側において層間絶縁膜上に露出しており、
前記上部電極上、及び前記第２のコンタクトプラグ上に連続して設けられた導電膜をさらに備え、
前記上部電極は、前記導電膜、及び前記第２のコンタクトプラグを介して前記第２の拡散層と接続している半導体装置。
８．メモリセルと、
前記メモリセルの隣に位置するダミーセルと、
を含む半導体装置の製造方法であって、
半導体基板に、前記メモリセルを構成する第１の拡散層を形成するとともに、前記ダミーセルを構成する第２の拡散層を形成する工程と、
前記半導体基板上に層間絶縁膜を形成する工程と、
前記層間絶縁膜を貫通し、前記第１の拡散層と接続する第１の下部コンタクトプラグを形成するとともに、前記層間絶縁膜を貫通し、前記第２の拡散層と接続する第２の下部コンタクトプラグを形成する工程と、
前記層間絶縁膜上、前記第１の下部コンタクトプラグ上、及び前記第２の下部コンタクトプラグ上にシリンダー層絶縁膜を形成する工程と、
前記第２の下部コンタクトプラグ上に、前記シリンダー層絶縁膜を貫通する上部コンタクトプラグを形成する工程と、
前記シリンダー層絶縁膜に、前記シリンダー層絶縁膜を貫通する少なくとも１つの凹部を形成し、前記第１の下部コンタクトプラグを露出させる工程と、
前記凹部の側面、及び底面上に下部電極を形成する工程と、
前記下部電極上、前記シリンダー層絶縁膜上、及び前記上部コンタクトプラグ上に連続に、誘電体膜を形成する工程と、
前記誘電体膜上に上部電極を形成する工程と、
を備える半導体装置の製造方法。
【符号の説明】
【００３５】
１０  半導体基板
２０  層間絶縁膜
２２  層間絶縁膜
２４  シリンダー層絶縁膜
２６  配線層絶縁膜
３０  レジスト
３２  凹部
４０  素子分離領域
５０  拡散層
５２  拡散層
５４  拡散層
５６  拡散層
５８  エクステンション領域
６０  ビット線
６２  ダミービット線
６４  ワード線
６６  ダミーワード線
７０  ゲート絶縁膜
７２  ゲート電極
７４  サイドウォール
１０２  コンタクトプラグ
１０４  コンタクトプラグ
１０６  コンタクトプラグ
１０８  ビットコンタクトプラグ
１０９  ダミービットコンタクトプラグ
１１４  上部コンタクトプラグ
１１６  上部コンタクトプラグ
１２４  下部コンタクトプラグ
１２６  下部コンタクトプラグ
１３０  下部電極
１３２  誘電体膜
１３４  上部電極
１３６  導電膜
１４０  金属配線
１４２  導電膜
１５０  絶縁保護キャパシタ
２００  半導体装置
２０１  半導体装置
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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