(57)【特許請求の範囲】
【請求項１】
基板と、
それぞれ前記基板の一面に形成された第１導電型のソース領域およびドレイン領域、ゲート長方向において前記ソース領域および前記ドレイン領域の間の前記基板の前記一面に形成された第２導電型のチャネル領域、前記基板の前記一面の前記チャネル領域において、ゲート幅方向に断続的に深さが変化するように形成されたｎ個のトレンチ、前記基板の前記一面の前記チャネル領域において、前記ｎ個のトレンチの内部を埋め込むように形成されたゲート電極、ならびに前記基板と前記ゲート電極との間に設けられたゲート絶縁膜を有するトランジスタであって、前記ｎ＝１の第１のトランジスタと前記ｎ＝２以上の第２のトランジスタと、
各前記トランジスタのゲート長方向において前記ソース領域および前記ドレイン領域の側方に設けられるとともに、ゲート幅方向において前記ｎ個のトレンチの両側方に形成され、前記トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けする素子分離絶縁膜と、
を含み、
前記第１のトランジスタのゲート幅方向における前記トレンチと前記素子分離絶縁膜との間の間隔ｃｘが、前記第２のトランジスタのゲート幅方向における前記トレンチ間の間隔ａｘよりも狭い半導体装置。
【請求項２】
請求項１に記載の半導体装置において、
前記第１のトランジスタおよび前記第２のトランジスタにおいて、前記素子分離絶縁膜の深さが、前記トレンチの深さ以上となるように形成された半導体装置。
【請求項３】
請求項１または２に記載の半導体装置において、
前記第２のトランジスタのゲート幅方向において前記素子分離絶縁膜と隣接する端部のトレンチと前記素子分離絶縁膜との間の間隔ｂｘが、前記第１のトランジスタのゲート幅方向における前記トレンチと前記素子分離絶縁膜との間の間隔ｃｘと等しい半導体装置。
【請求項４】
請求項１から３いずれかに記載の半導体装置において、
前記第１のトランジスタおよび前記第２のトランジスタにおいて、各前記トレンチのゲート幅方向の幅が等しい半導体装置。
【請求項５】
基板と、
それぞれ前記基板の一面に形成された第１導電型のソース領域およびドレイン領域、ゲート長方向において前記ソース領域および前記ドレイン領域の間の前記基板の前記一面に形成された第２導電型のチャネル領域、前記基板の前記一面の前記チャネル領域において、ゲート幅方向に断続的に深さが変化するように形成されたｎ個のトレンチ、前記基板の前記一面の前記チャネル領域において、前記ｎ個のトレンチの内部を埋め込むように形成されたゲート電極、ならびに前記基板と前記ゲート電極との間に設けられたゲート絶縁膜を有するトランジスタであって、前記ｎ＝１の第１のトランジスタと前記ｎ＝２以上の第２のトランジスタと、
前記トランジスタのゲート長方向において前記ソース領域および前記ドレイン領域の側方に設けられるとともに、ゲート幅方向において前記ｎ個のトレンチの両側方に形成され、前記トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けする素子分離絶縁膜と、
を含む半導体装置の製造方法であって、
前記第１のトランジスタのゲート幅方向における前記トレンチと前記素子分離絶縁膜との間の間隔ｃｘが、前記第２のトランジスタのゲート幅方向における前記トレンチ間の間隔ａｘよりも狭くなるように、前記間隔ａｘおよび前記間隔ｃｘの値を決定する工程を含む半導体装置の製造方法。
【請求項６】
請求項５に記載の半導体装置の製造方法において、
前記間隔ａｘおよび前記間隔ｃｘの値を決定する工程は、
前記間隔ａｘおよび前記間隔ｃｘの一方の値を決定する工程と、
前記ｎ＝１の前記トランジスタについて、ゲート幅方向における前記トレンチと前記素子分離絶縁膜との間の間隔ｃの寸法を変化させた場合の当該寸法とバックゲート電圧に対する閾値Ｖｔの変動量との関係を示す第１のグラフと、前記ｎ＝２以上の前記トランジスタについて、ゲート幅方向における前記トレンチ間の間隔ａの寸法を変化させた場合の当該寸法とバックゲート電圧に対する閾値Ｖｔの変動量との関係を示す第２のグラフと、前記間隔ａｘおよび前記間隔ｃｘの一方の値を決定する工程で決定された当該値とに基づき、前記第１のトランジスタと前記第２のトランジスタとで前記閾値Ｖｔの変動量の差が少なくなるように、前記間隔ａｘおよび前記間隔ｃｘの他方の値を決定する工程と、
を含む半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、とくに、トレンチゲート構造を含むトランジスタを含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
寸法を大きくすることなく、トランジスタの実質的なチャネル幅を広くするために、チャネル領域において基板にトレンチ等の凹凸を形成する技術が知られている。
【０００３】
たとえば、特許文献１（特開平１１−１０３０５８号公報）には、基板表面にトレンチを形成したトレンチゲート構造のトランジスタを含む半導体装置が記載されている。
【０００４】
また、特許文献２（特開平１１−１５０２６５号公報）には、接合型電界効果トランジスタの半導体装置であって、半導体基板中に形成されたソース領域とドレイン領域に挟まれた前記半導体基板中に、前記半導体基板の表面方向に対して垂直方向にゲート電極が形成され、ソース領域とドレイン領域間を流れる電流のチャネル領域が前記ゲート電極に沿って前記半導体基板の表面に対して垂直方向に形成されてなる構成が記載されている。
【０００５】
特許文献３（特開２００６−２９４６４５号公報）には、半導体基板表面から一定の深さに設けられた高抵抗第一導電型半導体のウェル領域と、前記ウェル領域の表面から途中の深さまで達する複数本のトレンチと、前記トレンチが形成する凹凸部の表面に設けられたゲート絶縁膜と、前記トレンチ内部に埋め込まれたゲート電極と、前記トレンチ両端付近を除く前記凹凸部領域において前記トレンチ内部に埋め込まれたゲート電極と接触して基板表面に設けられたゲート電極膜と、前記ゲート電極膜の下部を除く前記ウェル領域において前記ウェル領域の深さより浅く設けられた２つの低抵抗第二導電型半導体層であるソース領域とドレイン領域を有する半導体装置が記載されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開平１１−１０３０５８号公報
【特許文献２】特開平１１−１５０２６５号公報
【特許文献３】特開２００６−２９４６４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかし、従来、トレンチゲート構造のトランジスタにおいて、トレンチの数が異なる複数種のトランジスタを一つの基板上に形成することや、そのような構成とした場合の特性は検討されていなかった。
【０００８】
本発明者は、トレンチゲート構造のトランジスタにおいて、トレンチの数が２個以上のトランジスタでは、トレンチの数に関わらずバックゲート電圧に対する閾値Ｖｔを変動させる主要因子が同じであることを見出すとともに、トレンチの数が１個のトランジスタでは、トレンチの数が２個以上のトランジスタとはバックゲート電圧に対する閾値Ｖｔを変動させる主要因子が異なることを見出した。
【０００９】
詳細は後述するが、本発明者の検討の結果、トレンチの数が１個のトランジスタでは、バックゲート電圧に対する閾値Ｖｔの変動量は、ゲート幅方向におけるトレンチと素子分離絶縁膜との間の間隔ｃに依存することが明らかになった。一方、トレンチの数が２個以上のトランジスタでは、バックゲート電圧に対する閾値Ｖｔの変動量は、基本的にゲート幅方向におけるトレンチ間の間隔ａに依存することが明らかになった。さらに、トレンチの数が１個のトランジスタにおける上記間隔ｃとトレンチの数が２個以上のトランジスタにおける上記間隔ａとが等しい場合、トレンチの数が１個のトランジスタにおけるバックゲート電圧に対する閾値Ｖｔの変動量が、トレンチの数が２個以上のトランジスタにおけるバックゲート電圧に対する閾値Ｖｔの変動量よりもかなり大きくなってしまうことも明らかになった。トランジスタによってバックゲート電圧に対する閾値Ｖｔの変動量が大きく異なってしまうと、バックゲート電圧が印加されたときに、それぞれのトランジスタの閾値Ｖｔが大きく異なることとなり、一部の回路においては動作上望ましくない特性となってしまう。
【課題を解決するための手段】
【００１０】
本発明によれば、
基板と、
それぞれ前記基板の一面に形成された第１導電型のソース領域およびドレイン領域、ゲート長方向において前記ソース領域および前記ドレイン領域の間の前記基板の前記一面に形成された第２導電型のチャネル領域、前記基板の前記一面の前記チャネル領域において、ゲート幅方向に断続的に深さが変化するように形成されたｎ個のトレンチ、前記基板の前記一面の前記チャネル領域において、前記ｎ個のトレンチの内部を埋め込むように形成されたゲート電極、ならびに前記基板と前記ゲート電極との間に設けられたゲート絶縁膜を有するトランジスタであって、前記ｎ＝１の第１のトランジスタと前記ｎ＝２以上の第２のトランジスタと、
各前記トランジスタのゲート長方向において前記ソース領域および前記ドレイン領域の側方に設けられるとともに、ゲート幅方向において前記ｎ個のトレンチの両側方に形成され、前記トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けする素子分離絶縁膜と、
を含み、
前記第１のトランジスタのゲート幅方向における前記トレンチと前記素子分離絶縁膜との間の間隔ｃｘが、前記第２のトランジスタのゲート幅方向における前記トレンチ間の間隔ａｘよりも狭い半導体装置が提供される。
【００１１】
本発明によれば、
基板と、
それぞれ前記基板の一面に形成された第１導電型のソース領域およびドレイン領域、ゲート長方向において前記ソース領域および前記ドレイン領域の間の前記基板の前記一面に形成された第２導電型のチャネル領域、前記基板の前記一面の前記チャネル領域において、ゲート幅方向に断続的に深さが変化するように形成されたｎ個のトレンチ、前記基板の前記一面の前記チャネル領域において、前記ｎ個のトレンチの内部を埋め込むように形成されたゲート電極、ならびに前記基板と前記ゲート電極との間に設けられたゲート絶縁膜を有するトランジスタであって、前記ｎ＝１の第１のトランジスタと前記ｎ＝２以上の第２のトランジスタと、
前記トランジスタのゲート長方向において前記ソース領域および前記ドレイン領域の側方に設けられるとともに、ゲート幅方向において前記ｎ個のトレンチの両側方に形成され、前記トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けする素子分離絶縁膜と、
を含む半導体装置の製造方法であって、
前記第１のトランジスタのゲート幅方向における前記トレンチと前記素子分離絶縁膜との間の間隔ｃｘが、前記第２のトランジスタのゲート幅方向における前記トレンチ間の間隔ａｘよりも狭くなるように、前記間隔ａｘおよび前記間隔ｃｘの値を決定する工程を含む半導体装置の製造方法が提供される。
【００１２】
上述したように、トレンチの数が１個の第１のトランジスタでは、トレンチの数が２個以上の第２のトランジスタとはバックゲート電圧に対する閾値Ｖｔを変動させる主要因子が異なる。第１のトランジスタでは、バックゲート電圧に対する閾値Ｖｔの変動量は、ゲート幅方向におけるトレンチと素子分離絶縁膜との間の間隔ｃに依存するが、トレンチの数が２個以上の第２のトランジスタでは、バックゲート電圧に対する閾値Ｖｔの変動量は、基本的にゲート幅方向におけるトレンチ間の間隔ａに依存する。また、第１のトランジスタにおける上記間隔ｃと第２のトランジスタにおける上記間隔ａとが等しい場合、第１のトランジスタにおけるバックゲート電圧に対する閾値Ｖｔの変動量が、第２のトランジスタにおけるバックゲート電圧に対する閾値Ｖｔの変動量よりも大きくなってしまう。つまりバックゲート電圧が印加されたとき、それぞれのトランジスタの閾値Ｖｔが大きく異なってしまう。
【００１３】
本発明の構成によれば、第１のトランジスタのゲート幅方向におけるトレンチと素子分離絶縁膜との間の間隔ｃｘを第２のトランジスタのトレンチ間の間隔ａｘよりも狭くしている。これにより、これらのトランジスタにおけるバックゲート電圧に対する閾値Ｖｔの変動量の差を少なくすることができる。これにより、バックゲート電圧が印加されたときのそれぞれのトランジスタ閾値Ｖｔの差が小さくなり、回路動作上望ましい特性となる。
【００１４】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置、システム、記録媒体、コンピュータプログラムなどの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１５】
本発明によれば、トレンチの数が１個のトレンチゲート構造のトランジスタをトレンチの数が２個以上のトレンチゲート構造のトランジスタとともに基板上に形成する際の特性の差異を低減して特性を良好にすることができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態における半導体装置の構成の一例を模式的に示す平面図である。
【図２】図１に示した半導体装置の断面構造を模式的に示す断面図である。
【図３】本発明の実施の形態における半導体装置の第２のトランジスタの構成の一例を示す図である。
【図４】本発明の実施の形態における半導体装置の第２のトランジスタの構成の一例を示す図である。
【図５】本発明の実施の形態における半導体装置の第２のトランジスタの構成の一例を示す図である。
【図６】各トランジスタの寸法とバックゲート電圧印加時の各トランジスタのＶｔ変動量との関係を示す図である。
【図７】各トランジスタの寸法とバックゲート電圧印加時の各トランジスタのＶｔ変動量との関係を示す図である。
【図８】各トランジスタの寸法とバックゲート電圧印加時の各トランジスタのＶｔ変動量との関係を示す図である。
【図９】各トランジスタの寸法とバックゲート電圧印加時の各トランジスタのＶｔ変動量との関係を示す図である。
【図１０】第１のトランジスタのトレンチと素子分離絶縁膜との間隔ｃｘを決定する手順を示すフローチャートである。
【図１１】トレンチの数が１個のトランジスタの第１のグラフおよびトレンチの数が２個以上のトランジスタの第２のグラフの一例を模式的に示す図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１８】
図１は、本実施の形態における半導体装置１００の構成の一例を模式的に示す平面図である。本実施の形態において、半導体装置１００は、基板（ここでは不図示）と、基板上に形成された素子分離絶縁膜１１０とを含む。また、半導体装置１００は、それぞれ基板の一面に形成された第１導電型のソース領域およびドレイン領域、ゲート長方向においてソース領域およびドレイン領域の間の基板の一面に形成された第２導電型のチャネル領域、基板の一面のチャネル領域において、ゲート幅方向に断続的に深さが変化するように形成されたｎ個のトレンチ、基板の一面のチャネル領域において、ｎ個のトレンチの内部を埋め込むように形成されたゲート電極、ならびに基板とゲート電極との間に設けられたゲート絶縁膜を有する複数のトランジスタを含む。本実施の形態において、半導体装置１００は、ｎ＝１の第１のトランジスタ２００と、ｎ＝２の第２のトランジスタ２０２と、ｎ＝１３または１５の第３のトランジスタ２０４とを含む。素子分離絶縁膜１１０は、各トランジスタのゲート長方向においてソース領域およびドレイン領域の側方に設けられるとともに、ゲート幅方向においてｎ個のトレンチの両側方に形成され、トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けする。後に詳述するが、本実施の形態において、ｎ＝１の第１のトランジスタ２００のゲート幅方向におけるトレンチと素子分離絶縁膜との間の間隔ｃｘが、ｎ＝２以上のトランジスタ（第２のトランジスタ２０２や第３のトランジスタ２０４）のゲート幅方向におけるトレンチ間の間隔ａｘよりも狭い構成とすることができる。
【００１９】
本実施の形態において、第１のトランジスタ２００、第２のトランジスタ２０２、および第３のトランジスタ２０４は、それぞれ、ゲート幅方向に断続的に深さが変化するように形成されたトレンチ１６２内に形成されたゲート電極を含むトレンチゲート構造を有する。ここで、各トランジスタは、縦構造を利用したトランジスタとすることができる。
【００２０】
図２は、図１に示した半導体装置１００の断面構造を模式的に示す断面図である。図２（ａ）は、図１のI−I断面図、図２（ｂ）は、図１のII−II断面図、図２（ｃ）は、図１のIII−III断面図である。
【００２１】
各トランジスタは、基板の一面に形成された第１導電型のソース領域およびドレイン領域、ゲート長方向においてソース領域およびドレイン領域の間の基板の一面に形成された第２導電型のチャネル領域、基板の一面のチャネル領域において、ゲート幅方向に断続的に深さが変化するように形成されたトレンチ１６２、基板の一面のチャネル領域において、トレンチの内部を埋め込むように形成されたゲート電極１２２、ならびに基板とゲート電極との間に設けられたゲート絶縁膜１２０を有する。
【００２２】
素子分離絶縁膜１１０は、各トランジスタのゲート長方向においてソース領域およびドレイン領域の側方に設けられるとともに、ゲート幅方向において一または複数のトレンチ１６２の両側方に形成され、当該トランジスタが形成された領域の周囲に形成されて当該トランジスタが形成された領域を区分けして他の領域から分離する。素子分離絶縁膜１１０は、たとえばＳＴＩ（Shallow Trench Isolation）とすることができる。
【００２３】
例として、第２のトランジスタ２０２の詳細な構成を以下に説明する。
図３から図５は、本実施の形態における半導体装置１００の第２のトランジスタ２０２の構成の一例を示す図である。図３は平面図、図４（ａ）は図３のＡ−Ａ’断面図、図４（ｂ）は図３のＣ−Ｃ’断面図、図５は図３のＢ−Ｂ’断面図である。なお、構成をわかりやすくするために、図３では、各領域を線のみで示している。以下では、第１導電型がｎ型、第２導電型がｐ型で、各トランジスタがＮＭＯＳである場合を例として示すが、導電型が逆で各トランジスタがＰＭＯＳの場合も同様の構成とすることができる。
【００２４】
半導体装置１００は基板１０２を含む。基板１０２は、シリコン基板等の半導体基板とすることができる。基板１０２の一面には、ｐ型（第２導電型）の不純物拡散領域であるウェル１０４と、ｎ型（第１導電型）の不純物拡散領域であるソース領域１１２およびドレイン領域１１３と、ソース領域１１２およびドレイン領域１１３の外周にそれぞれ設けられ、ｎ型（第１導電型）の不純物拡散領域であるオフセット領域１０６およびオフセット領域１０７とが形成されている。
【００２５】
オフセット領域１０６およびオフセット領域１０７、ソース領域１１２およびドレイン領域１１３は、ウェル１０４内に形成されており、ウェル１０４のうち、ゲート長方向においてソース領域１１２およびドレイン領域１１３の間に設けられ、オフセット領域１０６およびオフセット領域１０７で規定された領域がｐ型（第２導電型）のチャネル領域１０８となる。
【００２６】
第２のトランジスタ２０２は、基板１０２の一面側に形成される。基板１０２の一面のチャネル領域１０８には、ゲート幅方向に断続的に深さが変化するように形成された２個のトレンチ１６２が形成されている。半導体装置１００の第２のトランジスタ２０２は、トレンチ１６２の内部を埋め込むように形成されたゲート電極１２２と、ゲート電極１２２と基板１０２との間に形成されたゲート絶縁膜１２０と、ゲート電極１２２の側壁に形成されたサイドウォール１２４とを含む。
【００２７】
本実施の形態において、ソース領域１１２およびドレイン領域１１３の表面にはシリサイド層１１４が、ゲート電極１２２の表面にはシリサイド層１２６がそれぞれ形成されている。また、基板１０２上には、層間絶縁膜１４０が形成されている。層間絶縁膜１４０には、ソース領域１１２およびドレイン領域１１３上のシリサイド層１１４にそれぞれ接続されるコンタクト１５０と、ゲート電極１２２上のシリサイド層１２６に接続されるコンタクト１５４とが形成されている。
【００２８】
主として、ソース領域１１２、ドレイン領域１１３、オフセット領域１０６、オフセット領域１０７、ゲート絶縁膜１２０、ゲート電極１２２、チャネル領域１０８、および２個のトレンチ１６２により第２のトランジスタ２０２が構成される。
【００２９】
トレンチ１６２の数が異なる点を除き、第１のトランジスタ２００および第３のトランジスタ２０４も第２のトランジスタ２０２と同様の構成とすることができる。
【００３０】
なお、素子分離絶縁膜１１０の深さとトレンチ１６２の深さとは、同じ深さとすることもでき、いずれかが他方よりも深くなるようにすることもできる。本実施の形態において、素子分離絶縁膜１１０の下端がトレンチ１６２の下端以下の深さとなるように形成することができる。つまり、素子分離絶縁膜１１０の深さが、トレンチ１６２の深さ以上とすることができる。
【００３１】
本実施の形態において、各トランジスタがトレンチゲート構造を有し、ゲート電極がトレンチ１６２内に形成されているため、ゲート電圧印加時に、トレンチ１６２間の領域の半導体層（ウェル１０４）が完全空乏化される。これにより、バックゲート電圧を印加したときのＶｔ変動量を小さくすることができる。
ここで、「バックゲート電圧を印加したとき」とは、基板１０２に対して所定のバックゲート電圧を印加した場合だけに限らず、基板１０２にバックゲート電圧を印加したのと同等の状態となった場合も含むことができる。具体的にはソースと基板との間に逆バイアス電圧が印加された状態を含むことができる。たとえばＮＭＯＳにおいて、ソース電極に所定の電圧を印加することにより、ソース電位がバックゲート電位に対して高くなり、ソースと基板との間に逆バイアス電圧が印加された状態となっている場合も「バックゲート電圧を印加したとき」に含まれる。
トレンチ１６２と素子分離絶縁膜１１０との間の領域でも、トレンチ１６２は一方側にしかないが、ゲート電圧印加時にはこの領域の半導体層（ウェル１０４）が空乏化される。このとき、素子分離絶縁膜１１０の深さをトレンチ１６２の深さ以上とすることにより、トレンチ１６２の深さ方向と垂直な方向への空乏層の広がりを抑えることができ、トレンチ１６２と素子分離絶縁膜１１０との間の領域を、トレンチ深さの全領域において完全空乏化しやすくすることができる。とくに、トレンチ１６２の数が１個の第１のトランジスタ２００においては、トレンチ１６２間の領域が存在しないので、素子分離絶縁膜１１０の深さをトレンチ１６２の深さ以上としてトレンチ１６２と素子分離絶縁膜１１０との間の領域を完全空乏化しやすくすることにより、トレンチゲート構造のトランジスタの特性を有効に発揮させることができる。
【００３２】
図１および図２に戻り、本実施の形態において、第１のトランジスタ２００のゲート幅方向における一つのトレンチ１６２と素子分離絶縁膜１１０との間隔は両側方ともそれぞれ等しく間隔ｃ１とすることができる。
【００３３】
また、第２のトランジスタ２０２のゲート幅方向におけるトレンチ１６２と素子分離絶縁膜１１０との間隔は両側方ともそれぞれ等しく間隔ｂ２とすることができる。第２のトランジスタ２０２の２個のトレンチ１６２間は間隔ａ２とすることができる。
【００３４】
また、第３のトランジスタ２０４のゲート幅方向における隣接するトレンチ１６２間の間隔は、それぞれ等しく間隔ａ３とすることができる。第３のトランジスタ２０４のゲート幅方向における両端部のトレンチ１６２と素子分離絶縁膜１１０との間隔は両側方ともそれぞれ等しく間隔ｂ３とすることができる。
【００３５】
さらに、第２のトランジスタ２０２のトレンチ１６２間の間隔ａ２と第３のトランジスタ２０４のトレンチ１６２間の間隔ａ３とも等しくすることができる。同様に、第２のトランジスタ２０２のトレンチ１６２と素子分離絶縁膜１１０との間隔ｂ２と第３のトランジスタ２０４のトレンチ１６２と素子分離絶縁膜１１０との間隔ｂ３とも等しくすることができる。また、第１のトランジスタ２００、第２のトランジスタ２０２、および第３のトランジスタ２０４において、ゲート幅方向におけるトレンチ１６２の幅もすべてのトレンチ１６２において等しくすることができる。
【００３６】
さらに、本実施の形態において、第１のトランジスタ２００のゲート幅方向における一つのトレンチ１６２と素子分離絶縁膜１１０との間隔ｃ１が、第２のトランジスタ２０２のゲート幅方向におけるトレンチ１６２間の間隔ａ２および第３のトランジスタ２０４のゲート幅方向におけるトレンチ１６２間の間隔ａ３よりも狭い構成となっている。
【００３７】
上述したように、本発明者は、トレンチゲート構造のトランジスタにおいて、トレンチの数が１個のトランジスタでは、トレンチの数が２個以上のトランジスタとはバックゲート電圧に対する閾値Ｖｔを変動させる主要因子が異なることを見出した。
【００３８】
具体的には、本発明者は、トレンチ１６２の数が１個の第１のトランジスタ２００において、バックゲート電圧印加時のＶｔ変動量が、ゲート幅方向における一つのトレンチ１６２と素子分離絶縁膜１１０との間隔ｃ１の寸法に依存し、間隔ｃ１が大きくなるほどＶｔ変動量が大きくなることを見出した。
【００３９】
一方、本発明者は、トレンチ１６２の数が２個以上のたとえば第２のトランジスタ２０２および第３のトランジスタ２０４においては、いずれも、基本的に、バックゲート電圧印加時のＶｔ変動量が、トレンチ１６２と素子分離絶縁膜１１０との間隔ｂ２や間隔ｂ３ではなく、トレンチ１６２間の間隔ａ２や間隔ａ３に依存することを見出した。
【００４０】
図６から図９は、第１のトランジスタ２００、第２のトランジスタ２０２および第３のトランジスタ２０４の寸法（横軸）とバックゲート電圧印加時の各トランジスタのＶｔ変動量（縦軸）との関係を示す。ここで、「バックゲート電圧印加時のＶｔ変動量」は、基板１０２を接地したときの各トランジスタの閾値電圧Ｖｔ０に対する、基板１０２に所定の電圧Ｖ１を印加したときの各トランジスタの閾値電圧Ｖｔ１の変動値△Ｖｔ＝｜Ｖｔ１−Ｖｔ０｜を示す。
【００４１】
図６および図７は、以上の図１から図５を参照して説明したように、第１のトランジスタ２００、第２のトランジスタ２０２および第３のトランジスタ２０４がいずれもＮＭＯＳの場合の例を示す。
図８および図９は、導電型が逆で、第１のトランジスタ２００、第２のトランジスタ２０２および第３のトランジスタ２０４がいずれもＰＭＯＳの場合の例を示す。
いずれにおいても、ゲート幅方向におけるトレンチ１６２の幅は０．２４μｍとした。
【００４２】
図６および図７に示した例、および図８および図９に示した例とでは、トレンチ１６２間の間隔およびトレンチ１６２と素子分離絶縁膜１１０との間隔が異なる。
まず、図６および図８に示した例について説明する。
（ａ）は、トレンチ１６２が１個の第１のトランジスタ２００において、トレンチ１６２と素子分離絶縁膜１１０との間隔ｃ１を変動させた場合のバックゲート電圧印加時のＶｔ変動量を示す。
【００４３】
（ｂ）は、トレンチ１６２が２個の第２のトランジスタ２０２において、トレンチ１６２間の間隔ａ２を一定として、トレンチ１６２と素子分離絶縁膜１１０との間隔ｂ２を変動させた場合のバックゲート電圧印加時のＶｔ変動量を示す。ここでは、トレンチ１６２間の間隔ａ２＝０．５７μｍとした。
【００４４】
（ｃ）は、トレンチ１６２が１３個の２０４において、トレンチ１６２間の間隔ａ３を一定として、トレンチ１６２と素子分離絶縁膜１１０との間隔ｂ３を変動させた場合のバックゲート電圧印加時のＶｔ変動量を示す。ここでは、トレンチ１６２間の間隔ａ３＝０．５７μｍとした。
（ｄ）は、（ｃ）と同じトレンチ１６２が１３個の２０４において、トレンチ１６２と素子分離絶縁膜１１０との間隔ｂ３を一定として、トレンチ１６２間の間隔ａ３を変動させた場合のバックゲート電圧印加時のＶｔ変動量を示す。ここでは、トレンチ１６２と素子分離絶縁膜１１０との間隔ｂ３＝０．５０μｍとした。
【００４５】
次に、図７および図９に示した例について説明する。
（ａ）は、トレンチ１６２が１個の第１のトランジスタ２００において、トレンチ１６２と素子分離絶縁膜１１０との間隔ｃ１を変動させた場合のバックゲート電圧印加時のＶｔ変動量を示す。
【００４６】
（ｂ）は、トレンチ１６２が２個の第２のトランジスタ２０２において、トレンチ１６２間の間隔ａ２を一定として、トレンチ１６２と素子分離絶縁膜１１０との間隔ｂ２を変動させた場合のバックゲート電圧印加時のＶｔ変動量を示す。ここでは、トレンチ１６２間の間隔ａ２＝０．４４μｍとした。
【００４７】
（ｃ）は、トレンチ１６２が１５個の２０４において、トレンチ１６２間の間隔ａ３を一定として、トレンチ１６２と素子分離絶縁膜１１０との間隔ｂ３を変動させた場合のバックゲート電圧印加時のＶｔ変動量を示す。ここでは、トレンチ１６２間の間隔ａ３＝０．４４μｍとした。
（ｄ）は、（ｃ）と同じトレンチ１６２が１５個の２０４において、トレンチ１６２と素子分離絶縁膜１１０との間隔ｂ３を一定として、トレンチ１６２間の間隔ａ３を変動させた場合のバックゲート電圧印加時のＶｔ変動量を示す。ここでは、トレンチ１６２と素子分離絶縁膜１１０との間隔ｂ３＝０．４２μｍとした。
【００４８】
この結果を説明する。
図６および図７の各トランジスタがＮＭＯＳの場合、（ａ）に示すように、トレンチ１６２の数が１個の第１のトランジスタ２００の場合、バックゲート電圧印加時のＶｔ変動量は、間隔ｃ１の寸法に依存し、間隔ｃ１の寸法が大きくなるに従いＶｔ変動量も大きくなる。
【００４９】
一方、（ｄ）に示すように、トレンチ１６２の数が１３個または１５個の第３のトランジスタ２０４の場合、Ｖｔ変動量は間隔ａ３の寸法に依存し、間隔ａ３の寸法が大きくなるに従いＶｔ変動量も大きくなる。また、図示していないが、トレンチ１６２の数が２個の第２のトランジスタ２０２の場合も、第３のトランジスタ２０４と同様にＶｔ変動量は間隔ａ２の寸法に依存し、間隔ａ２の寸法が大きくなるに従いＶｔ変動量も大きくなる。
また、（ｂ）および（ｃ）に示すように、第２のトランジスタ２０２および第３のトランジスタ２０４において、Ｖｔ変動量の間隔ｂ２および間隔ｂ３の寸法に対する依存性はほぼ等しくなっている。このように、トレンチ１６２の数が２個以上の第２のトランジスタ２０２および第３のトランジスタ２０４の場合、バックゲート電圧印加時のＶｔを変動させる主要因子が等しい。
【００５０】
なお、間隔ａ２および間隔ａ３に対して間隔ｂ２および間隔ｂ３の寸法が狭い場合には、Ｖｔ変動量は間隔ｂ２および間隔ｂ３の寸法に依存している。この場合も、第２のトランジスタ２０２および第３のトランジスタ２０４において、間隔ｂ２および間隔ｂ３の寸法に対するＶｔ変動量はほぼ等しくなっている。また、間隔ｂ２および間隔ｂ３の寸法が狭く、Ｖｔ変動量が間隔ｂ２および間隔ｂ３の寸法に依存している範囲では、第１のトランジスタ２００においても、バックゲート電圧印加時のＶｔを変動させる主要因子が第２のトランジスタ２０２および第３のトランジスタ２０４と等しくなっている。つまり、この場合、第１のトランジスタ２００、第２のトランジスタ２０２および第３のトランジスタ２０４において、間隔ｃ１、間隔ｂ２および間隔ｂ３の寸法に対するＶｔ変動量が等しくなっている。そのため、第１のトランジスタ２００の間隔ｃ１を間隔ｂ２および間隔ｂ３と同等とすることにより、これらのトランジスタにおけるバックゲート電圧に対する閾値Ｖｔの変動量の差がほぼ等しくなるようにすることができる。
つまり、この場合も、第１のトランジスタ２００のトレンチ１６２と素子分離絶縁膜１１０との間隔ｃ１が、第２のトランジスタ２０２のトレンチ１６２間の間隔ａ２および第３のトランジスタ２０４のトレンチ１６２間の間隔ａ３よりも狭い構成とすることにより、これらのトランジスタにおけるバックゲート電圧に対する閾値Ｖｔの変動量の差が少なくなるようにすることができる。
【００５１】
次に、図８および図９の各トランジスタがＰＭＯＳの場合も、（ｄ）に示すようにトレンチ１６２の数が１３個の第３のトランジスタ２０４の場合、Ｖｔ変動量は間隔ａ３の寸法に依存し、間隔ａ３の寸法が大きくなるに従いＶｔ変動量も大きくなる。また、図示していないが、トレンチ１６２の数が２個の第２のトランジスタ２０２の場合も、第３のトランジスタ２０４と同様にＶｔ変動量は間隔ａ２の寸法に依存し、間隔ａ２の寸法が大きくなるに従いＶｔ変動量も大きくなる。
また、各トランジスタがＰＭＯＳの場合も、（ｂ）および（ｃ）に示すように、第２のトランジスタ２０２および第３のトランジスタ２０４において、Ｖｔ変動量の間隔ｂ２および間隔ｂ３の寸法に対する依存性はほぼ等しくなっている。このように、各トランジスタがＰＭＯＳの場合も、トレンチ１６２の数が２個以上の第２のトランジスタ２０２および第３のトランジスタ２０４の場合、バックゲート電圧印加時のＶｔを変動させる主要因子が等しい。ここで、第２のトランジスタ２０２および第３のトランジスタ２０４の場合、バックゲート電圧印加時のＶｔ変動量は間隔ｂ２および間隔ｂ３の寸法には依存せず、間隔ｂ２および間隔ｂ３の寸法に関わらず一定となる。
【００５２】
さらに、ＮＭＯＳの場合もＰＭＯＳの場合も、トレンチの数が１個の第１のトランジスタ２００における間隔ｃ１とトレンチの数が２個以上の第３のトランジスタ２０４における間隔ａ３とが等しい場合、第１のトランジスタ２００におけるバックゲート電圧印加時のＶｔ変動量が、第３のトランジスタ２０４におけるバックゲート電圧印加時のＶｔ変動量よりも大きくなっている。このようになるのは、トレンチ１６２の数が２個以上の第３のトランジスタ２０４においては、トレンチ１６２間の領域は、両側のトレンチ１６２内に埋め込まれたゲート電極１２２の影響で、両側からバックゲート電圧が印加されるが、トレンチ１６２の数が１個の第１のトランジスタ２００においては、片側からのみからしかバックゲート電圧が印加されないため、間隔が狭くないとＶｔ変動量が大きくなってしまうためだと考えられる。
【００５３】
トレンチ１６２の数が異なる複数種のトランジスタを同じ基板１０２上に形成して同時に制御する場合、トランジスタによってバックゲート電圧に対する閾値Ｖｔの変動量が大きく異なってしまうと、バックゲート電圧が印加されたときに、それぞれのトランジスタの閾値Ｖｔが大きく異なることとなり、一部の回路においては動作上望ましくない特性となってしまう。
【００５４】
本実施の形態において、第１のトランジスタ２００のトレンチ１６２と素子分離絶縁膜１１０との間隔ｃ１が、第２のトランジスタ２０２のトレンチ１６２間の間隔ａ２および第３のトランジスタ２０４のトレンチ１６２間の間隔ａ３よりも狭い構成とすることにより、これらのトランジスタにおけるバックゲート電圧に対する閾値Ｖｔの変動量の差が少なくなるようにすることができる。
【００５５】
さらに、本実施の形態において、第１のトランジスタ２００のトレンチ１６２と素子分離絶縁膜１１０との間隔ｃ１は、バックゲート電圧印加時のＶｔ変動量を考慮して、トレンチ１６２の数が２個以上の第２のトランジスタ２０２や第３のトランジスタ２０４のトレンチ１６２間の間隔ａ２や間隔ａ３の寸法に応じて決定することができる。
【００５６】
図１０は、第１のトランジスタ２００のトレンチ１６２と素子分離絶縁膜１１０との間隔ｃｘを決定する手順を示すフローチャートである。
まず、トレンチの数が１個のトランジスタのトレンチと素子分離絶縁膜との間隔ｃに対するＶｔ変動量を示す第１のグラフおよびトレンチの数が２個以上のトランジスタのトレンチ間の間隔ａに対するＶｔ変動量（トレンチと素子分離絶縁膜との間隔ｂは固定）を示す第２のグラフを取得する（ステップＳ１００）。
【００５７】
つづいて、トレンチの数が２個以上のトランジスタのトレンチ間の間隔ａｘを決定する（ステップＳ１０２）。次に、間隔ａｘおよび第１のグラフおよび第２のグラフに基づき、トレンチの数が１個のトランジスタのトレンチと素子分離絶縁膜との間隔ｃｘを決定する（ステップＳ１０４）。
【００５８】
図１１は、第１のグラフおよび第２のグラフの一例を模式的に示す図である。図中実線は、トレンチの数が１個のトランジスタの第１のグラフ、図中破線は、トレンチの数が２個以上のトランジスタの第２のグラフを示す。
【００５９】
ここで、トレンチの数が２個以上のトランジスタのトレンチ間の間隔ａｘが決定されると、第２のグラフに基づき、そのときのＶｔ変動量△Ｖｔｘを把握する（図１１（ａ））。そして、第１のグラフに基づき、Ｖｔ変動量が△Ｖｔｘとなるトレンチの数が１個のトランジスタのトレンチと素子分離絶縁膜との間隔ｃｘを決定する（図１１（ｂ））。
【００６０】
このようにすれば、トレンチの数が１個のトランジスタとトレンチの数が２個以上のトランジスタとのＶｔ変動量を等しくすることができる。
【００６１】
なお、図６から図９を参照して説明したように、トレンチ１６２の数が２個以上の場合は、トレンチ１６２の数に関わらず、間隔ａ２および間隔ｂ２、ならびに間隔ａ３および間隔ｂ３の寸法に対するＶｔ変動量がほぼ等しくなっている。そのため、トレンチ１６２の数が２個以上の場合の第２のグラフを取得しておくことにより、トレンチ１６２の数が異なる他のトランジスタを形成する場合でも、この第２のグラフを用いることができる。
【００６２】
また、ここでは、間隔ａｘを決定した後に、当該間隔ａｘ、第１のグラフおよび第２のグラフに基づき間隔ｃｘを決定する例を示したが、この手順を逆として、間隔ｃｘを決定した後に、当該間隔ｃｘ、第１のグラフおよび第２のグラフに基づき間隔ａｘを決定することもできる。
【００６３】
さらに、本実施の形態において、第１のトランジスタ２００におけるトレンチ１６２と素子分離絶縁膜１１０との間の間隔ｃ１と、第２のトランジスタ２０２および第３のトランジスタ２０４におけるトレンチ１６２と素子分離絶縁膜１１０との間の間隔ｂ２および間隔ｂ３とをそれぞれ等しくすることができる。これにより、第２のトランジスタ２０２および第３のトランジスタ２０４の素子寸法の縮小が図れるとともに、第１のトランジスタ２００と第２のトランジスタ２０２および第３のトランジスタ２０４のレイアウト設計値が同一となるため、レイアウト設計上の煩雑さを低減することもできる。
【００６４】
本実施の形態において、半導体装置１００の製造手順は、トレンチゲート構造を有するトランジスタの通常の製造手順と同様とすることができる。
一例を簡単に説明する。まず、基板１０２の一面に各トランジスタが形成される領域を区分けする素子分離絶縁膜１１０を形成する。
【００６５】
つづいて、リソグラフィ技術を用いて、基板１０２の一面上の素子分離絶縁膜１１０で区分けされた各領域内の所定の領域に、ｎ型の不純物イオンを注入してオフセット領域１０６およびオフセット領域１０７を形成する。次いで、リソグラフィ技術を用いて、基板１０２の一面上の素子分離絶縁膜１１０で区分けされた各領域内の所定の領域に、ｐ型の不純物イオンを注入してウェル１０４を形成する。
【００６６】
つづいて、基板１０２の一面上の素子分離絶縁膜１１０で区分けされた各領域内の所定の領域にトレンチ１６２を形成する。なお、本実施の形態において、素子分離絶縁膜１１０およびトレンチ１６２の形成箇所を上述したような寸法となるようにすることができる。
【００６７】
次いで、トレンチ１６２および基板１０２表面にゲート絶縁膜１２０を形成する。この後、基板１０２上にゲート電極１２２を形成し、トレンチ１６２を埋め込む。つづいて、ゲート電極１２２の側壁にサイドウォール１２４を形成する。次いで、ゲート電極１２２およびサイドウォール１２４をマスクとして、ｎ型の不純物イオンを注入してソース領域１１２およびドレイン領域１１３を形成する。
【００６８】
次いで、基板１０２表面およびゲート電極１２２の表面にそれぞれシリサイド層１１４およびシリサイド層１２６を形成する。この後、基板１０２上の全面に層間絶縁膜１４０を形成し、層間絶縁膜１４０にコンタクトホールを形成し、当該コンタクトホールを導電材料で埋め込み、コンタクト１５０およびコンタクト１５４を形成する。これにより、図１から図５を参照して説明した構成の半導体装置１００が得られる。
【００６９】
次に、本実施の形態における半導体装置１００の効果を説明する。
上述したように、トレンチ１６２の数が１個の第１のトランジスタ２００では、トレンチ１６２の数が２個以上の第２のトランジスタ２０２や第３のトランジスタ２０４とはバックゲート電圧に対する閾値Ｖｔを変動させる主要因子が異なる。第１のトランジスタ２００では、バックゲート電圧に対する閾値Ｖｔの変動量は、ゲート幅方向におけるトレンチ１６２と素子分離絶縁膜１１０との間の間隔ｃに依存するが、トレンチ１６２の数が２個以上の第２のトランジスタ２０２および第３のトランジスタ２０４では、バックゲート電圧に対する閾値Ｖｔの変動量は、基本的にゲート幅方向におけるトレンチ１６２間の間隔ａに依存する。また、第１のトランジスタ２００における上記間隔ｃと第２のトランジスタ２０２および第３のトランジスタ２０４における上記間隔ａとが等しい場合、第１のトランジスタ２００におけるバックゲート電圧に対する閾値Ｖｔの変動量が、第２のトランジスタ２０２や第３のトランジスタ２０４におけるバックゲート電圧に対する閾値Ｖｔの変動量よりも大きくなってしまう。
【００７０】
本実施の形態において、第１のトランジスタ２００のゲート幅方向におけるトレンチ１６２と素子分離絶縁膜１１０との間の間隔ｃｘを第２のトランジスタ２０２や第３のトランジスタ２０４のトレンチ１６２間の間隔ａｘよりも狭くしている。これにより、これらのトランジスタにおけるバックゲート電圧に対する閾値Ｖｔの変動量の差を少なくすることができる。これにより、バックゲート電圧が印加されたときのそれぞれのトランジスタの閾値Ｖｔの差が小さくなり、回路動作上望ましい特性となる。
【００７１】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【００７２】
以上の実施の形態において、第１のトランジスタ２００とともに第２のトランジスタ２０２および第３のトランジスタ２０４を形成する例を示したが、第１のトランジスタ２００とともに形成するのは、第２のトランジスタ２０２または第３のトランジスタ２０４のいずれか一方のみとすることができる。また、トレンチ１６２の数が２個以上のトランジスタにおいて、トレンチの数は、２個または１３個に限らず、適宜設定することができる。
【符号の説明】
【００７３】
１００ 半導体装置
１０２ 基板
１０４ ウェル
１０６ オフセット領域
１０７ オフセット領域
１０８ チャネル領域
１１０ 素子分離絶縁膜
１１２ ソース領域
１１３ ドレイン領域
１１４ シリサイド層
１２０ ゲート絶縁膜
１２２ ゲート電極
１２４ サイドウォール
１２６ シリサイド層
１４０ 層間絶縁膜
１５０ コンタクト
１５４ コンタクト
１６２ トレンチ
２００ 第１のトランジスタ
２０２ 第２のトランジスタ
２０４ 第３のトランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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