(57)【特許請求の範囲】
【請求項１】
半導体基板の第１の領域及び第２の領域に第１導電型の第１の不純物をイオン注入して前記第１の領域及び前記第２の領域に第１の不純物層を形成する工程と、
前記第１の不純物層が形成された前記半導体基板上に半導体層をエピタキシャル成長する工程と、
前記第１の領域の前記半導体層の一部を除去して、前記第１の領域の前記半導体層を、前記第２の領域の前記半導体層よりも薄くする工程と、
前記除去する工程の後、前記半導体層上に、前記半導体層に直接接して第１のゲート絶縁膜を形成する工程と、
前記第１の領域の前記第１のゲート絶縁膜上に第１のゲート電極を、前記第２の領域の前記第１のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
半導体基板の第１の領域及び第２の領域に第１導電型の第１の不純物をイオン注入して前記第１の領域及び前記第２の領域に第１の不純物層を形成する工程と、
前記第１の不純物層が形成された前記半導体基板上に半導体層をエピタキシャル成長する工程と、
前記第１の領域の前記半導体層の一部を除去して、前記第１の領域の半導体層を前記第２の領域の半導体層よりも薄くする工程と、
前記半導体層の一部を除去する工程の後に、素子分離絶縁膜を形成する工程と、
前記素子分離絶縁膜を形成した後、前記半導体層上に、第１のゲート絶縁膜を形成する工程と、
前記第１の領域の前記第１のゲート絶縁膜上に第１のゲート電極を、前記第２の領域の前記第１のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項３】
前記半導体層をエピタキシャル成長する工程よりも前に、前記半導体基板の第３の領域及び第４の領域に前記第２導電型の第２の不純物をイオン注入する工程を更に有し、
前記第１の不純物層を形成する工程では、前記第２の不純物を活性化して前記第３の領域及び第４の領域に第２の不純物層を更に形成し、
前記マスクを形成する工程では、前記半導体層上に、前記第１の領域及び前記第３の領域を露出し、前記第２の領域及び前記第４の領域を覆う前記マスクを形成し、
前記半導体層の一部を除去する工程では、前記マスクを用いて、前記第１の領域及び前記第３の領域の前記半導体層の一部を除去し、
前記第１のゲート電極及び前記第２のゲート電極を形成する工程では、前記第３の領域の前記第１のゲート絶縁膜上に第３のゲート電極を、前記第４の領域の前記第１のゲート絶縁膜上に第４のゲート電極を、更に形成する
ことを特徴とする請求項１又は２に記載の半導体装置の製造方法。
【請求項４】
前記半導体層をエピタキシャル成長する工程よりも前に、前記半導体基板の第５の領域に、前記第１導電型の第３の不純物をイオン注入する工程を更に有し、
前記第１の不純物層を形成する工程では、前記第３の不純物を活性化して前記第５の領域に第３の不純物層を更に形成し、
前記マスクを形成する工程では、前記半導体層上に、前記第５の領域を更に露出する前記マスクを形成し、
前記半導体層の一部を除去する工程では、前記マスクを用いて、前記第５の領域の前記半導体層の一部を更に除去し、
前記第１のゲート絶縁膜を形成する工程では、前記第５の領域の前記半導体層上に、前記第１のゲート絶縁膜とは膜厚の異なる第２のゲート絶縁膜を更に形成し、
前記第１のゲート電極及び前記第２のゲート電極を形成する工程では、前記第５の領域の前記第２のゲート絶縁膜上に第５のゲート電極を更に形成する
ことを特徴とする請求項１乃至３のいずれか１項に記載の半導体装置の製造方法。
【請求項５】
前記半導体層をエピタキシャル成長する工程よりも前に、前記半導体基板の第６の領域に、前記第２導電型の第４の不純物をイオン注入する工程を更に有し、
前記第１の不純物層を形成する工程では、前記第４の不純物を活性化して前記第６の領域に第４の不純物層を更に形成し、
前記マスクを形成する工程では、前記半導体層上に、前記第６の領域を更に露出する前記マスクを形成し、
前記半導体層の一部を除去する工程では、前記マスクを用いて、前記第６の領域の前記半導体層の一部を更に除去し、
前記第１のゲート絶縁膜を形成する工程では、前記第６の領域の前記半導体層上に、前記第２のゲート絶縁膜を更に形成し、
前記第１のゲート電極及び前記第２のゲート電極を形成する工程では、前記第６の領域の前記第２のゲート絶縁膜上に第６のゲート電極を更に形成する
ことを特徴とする請求項４に記載の半導体装置の製造方法。
【請求項６】
半導体基板の第１の領域に形成された第１導電型の第１の不純物層と、
前記第１の不純物層上に形成され、前記第１の不純物層よりも不純物濃度の低い第１のエピタキシャル半導体層と、
前記第１のエピタキシャル半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のエピタキシャル半導体層及び前記第１の領域の前記半導体基板内に形成された第２導電型の第１のソース／ドレイン領域とを有する第１のトランジスタと、
前記半導体基板の第２の領域に形成された前記第１導電型の第２の不純物層と、
前記第２の不純物層上に形成され、前記第２の不純物層よりも不純物濃度が低く、前記第１のエピタキシャル半導体層よりも薄い第２のエピタキシャル半導体層と、
前記第２のエピタキシャル半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のエピタキシャル半導体層及び前記第２の領域の前記半導体基板内に形成された前記第２導電型の第２のソース／ドレイン領域とを有する第２のトランジスタと
を有することを特徴とする半導体装置。
【請求項７】
半導体基板の第１の領域に形成された第１導電型の第１の不純物層と、
前記第１の不純物層上に形成された第１のエピタキシャル半導体層と、
前記第１のエピタキシャル半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のエピタキシャル半導体層及び前記第１の領域の前記半導体基板内に形成された第２導電型の第１のソース／ドレイン領域とを有する第１のトランジスタと、
前記半導体基板の第２の領域に形成された前記第１導電型の第２の不純物層と、
前記第２の不純物層上に形成され、前記第１のエピタキシャル半導体層よりも薄い第２のエピタキシャル半導体層と、
前記第２のエピタキシャル半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のエピタキシャル半導体層及び前記第２の領域の前記半導体基板内に形成された前記第２導電型の第２のソース／ドレイン領域とを有する第２のトランジスタと、
前記半導体基板の第５の領域に形成された前記第１導電型の第５の不純物層と、
前記第５の不純物層上に形成された第５のエピタキシャル半導体層と、
前記第５のエピタキシャル半導体層上に形成され、前記第１のゲート絶縁膜よりも厚い第５のゲート絶縁膜と、
前記第５のゲート絶縁膜上に形成された第５のゲート電極と、
前記第５の領域の前記第５のエピタキシャル半導体層及び前記半導体基板内に形成された前記第２導電型の第５のソース／ドレイン領域とを有する第５のトランジスタを有する
ことを特徴とする半導体装置。
【請求項８】
半導体基板の第１の領域に形成された第１導電型の第１の不純物層と、
前記第１の不純物層上に形成された第１のエピタキシャル半導体層と、
前記第１のエピタキシャル半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のエピタキシャル半導体層及び前記第１の領域の前記半導体基板内に形成された第２導電型の第１のソース／ドレイン領域とを有する第１のトランジスタと、
前記半導体基板の第２の領域に形成された前記第１導電型の第２の不純物層と、
前記第２の不純物層上に形成され、前記第１のエピタキシャル半導体層よりも薄い第２のエピタキシャル半導体層と、
前記第２のエピタキシャル半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のエピタキシャル半導体層及び前記第２の領域の前記半導体基板内に形成された前記第２導電型の第２のソース／ドレイン領域とを有する第２のトランジスタと、
前記半導体基板の第６の領域に形成された前記第２導電型の第６の不純物層と、
前記第６の不純物層上に形成され、前記第２のエピタキシャル半導体層と膜厚の等しい第６のエピタキシャル半導体層と、
前記第６のエピタキシャル半導体層上に形成され、前記第１のゲート絶縁膜よりも厚い第６のゲート絶縁膜と、
前記第６のゲート絶縁膜上に形成された第６のゲート電極と、
前記第６の領域の前記第６のエピタキシャル半導体層及び前記半導体基板内に形成された前記第１導電型の第６のソース／ドレイン領域とを有する第６のトランジスタを有する
ことを特徴とする半導体装置。
【請求項９】
前記第１の不純物層及び前記第２の不純物層は、同じ不純物濃度分布を有する
ことを特徴とする請求項６乃至８のいずれか１項に記載の半導体装置。
【請求項１０】
前記半導体基板の第３の領域に形成された前記第２導電型の第３の不純物層と、
前記第３の不純物層上に形成された第３のエピタキシャル半導体層と、
前記第３のエピタキシャル半導体層上に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された第３のゲート電極と、
前記第３の領域の前記第３のエピタキシャル半導体層及び前記半導体基板内に形成された前記第１導電型の第３のソース／ドレイン領域とを有する第３のトランジスタと、
前記半導体基板の第４の領域に形成された前記第２導電型の第４の不純物層と、
前記第４の不純物層上に形成され、前記第３のエピタキシャル半導体層よりも薄い第４のエピタキシャル半導体層と、
前記第４のエピタキシャル半導体層上に形成された第４のゲート絶縁膜と、
前記第４のゲート絶縁膜上に形成された第４のゲート電極と、
前記第４の領域の前記第４のエピタキシャル半導体層及び前記半導体基板内に形成された前記第１導電型の第４のソース／ドレイン領域とを有する第４のトランジスタと
を更に有することを特徴とする請求項６乃至９のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
半導体装置の微細化・高集積化に伴い、チャネル不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきが顕在化している。閾値電圧はトランジスタの性能を決定づける重要なパラメータの一つであり、高性能且つ高信頼性の半導体装置を製造するために、不純物の統計的揺らぎによる閾値電圧ばらつきを低減することは重要である。
【０００３】
不純物の統計的揺らぎによる閾値電圧のばらつきを低減する技術の一つとして、急峻な不純物濃度分布を有する高濃度のチャネル不純物層上にノンドープのエピタキシャルシリコン層を形成する方法が提案されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】米国特許第６４８２７１４号明細書
【特許文献２】米国特許出願公開第２００９／０１０８３５０号明細書
【非特許文献】
【０００５】
【非特許文献１】A. Asenov, "Suppression of Random Dopant-Induced Threshold Voltage Fluctuations in Sub-0.1-μm MOSFET's with Epitaxial and δ-Doped Channels", IEEE Transactions on Electrond Devices, Vol. 46, NO. 8, p. 1718, 1999
【非特許文献２】Woo-Hyeong Lee, "MOS Device Structure Development for ULSI: Low Power/High Speed Operation", Microelectron. Reliab., Vol. 37, No. 9, pp. 1309-1314, 1997
【非特許文献３】A. Hokazono et al., "Steep Channel Profiles in n/pMOS Controlled by Boron-Doped Si:C Layers for Continual Bulk-CMOS Scaling", IEDM09-673
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、提案されている上記技術を半導体装置の製造プロセスに組み込むための方法については、具体的な提案はなされていなかった。特に、上記技術を半導体装置の製造プロセスに採用することにより生じる新たな課題や、その解決手段について、具体的な検討はなされていなかった。
【０００７】
本発明の目的は、低廉なプロセスにて高性能・高信頼性を実現しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
実施形態の一観点によれば、半導体基板の第１の領域及び第２の領域に第１導電型の第１の不純物をイオン注入する工程と、前記第１の不純物を活性化して前記第１の領域及び前記第２の領域に第１の不純物層を形成する工程と、前記第１の不純物層が形成された前記半導体基板上に半導体層をエピタキシャル成長する工程と、前記半導体層上に、前記第１の領域を露出し、前記第２の領域を覆うマスクを形成する工程と、前記マスクを用いて、前記第１の領域の前記半導体層の一部を除去する工程と、前記マスクを除去した後、前記半導体層上に、第１のゲート絶縁膜を形成する工程と、前記第１の領域の前記第１のゲート絶縁膜上に第１のゲート電極を、前記第２の領域の前記第１のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程とを有する半導体装置の製造方法が提供される。
【０００９】
また、実施形態の他の観点によれば、半導体基板の第１の領域に形成された第１導電型の第１の不純物層と、前記第１の不純物層上に形成された第１のエピタキシャル半導体層と、前記第１のエピタキシャル半導体層上に形成された第１のゲート絶縁膜と、前記第１のゲート絶縁膜上に形成された第１のゲート電極と、前記第１のエピタキシャル半導体層及び前記第１の領域の前記半導体基板内に形成された第２導電型の第１のソース／ドレイン領域とを有する第１のトランジスタと、前記半導体基板の第２の領域に形成された前記第１導電型の第２の不純物層と、前記第２の不純物層上に形成され、前記第１のエピタキシャル半導体層よりも薄い第２のエピタキシャル半導体層と、前記第２のエピタキシャル半導体層上に形成された第２のゲート絶縁膜と、前記第２のゲート絶縁膜上に形成された第２のゲート電極と、前記第２のエピタキシャル半導体層及び前記第２の領域の前記半導体基板内に形成された前記第２導電型の第２のソース／ドレイン領域とを有する第２のトランジスタとを有する半導体装置が提供される。
【発明の効果】
【００１０】
開示の半導体装置及びその製造方法によれば、チャネル領域にエピタキシャル半導体層を有するトランジスタにおいて、エピタキシャル半導体層の膜厚により、トランジスタの閾値電圧を制御することができる。これにより、チャネル不純物層のプロファイルを変更することなく、異なる閾値電圧のトランジスタを形成することができる。これにより、チャネル不純物層を作り分けるためのフォトリソグラフィ工程数を削減することができ、製造コストを抑えることができる。
【図面の簡単な説明】
【００１１】
【図１】図１は、一実施形態による半導体装置の構造を示す概略断面図（その１）である。
【図２】図２は、一実施形態による半導体装置の構造を示す概略断面図（その２）である。
【図３】図３は、一実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図４】図３は、一実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図５】図５は、一実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図６】図６は、一実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図７】図７は、一実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図８】図８は、一実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図９】図９は、一実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１０】図１０は、一実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１１】図１１は、一実施形態による半導体装置の製造方法を示す工程断面図（その９）である。
【図１２】図１２は、一実施形態による半導体装置の製造方法を示す工程断面図（その１０）である。
【図１３】図１３は、一実施形態による半導体装置の製造方法を示す工程断面図（その１１）である。
【図１４】図１４は、一実施形態による半導体装置の製造方法を示す工程断面図（その１２）である。
【図１５】図１５は、一実施形態による半導体装置の製造方法を示す工程断面図（その１３）である。
【図１６】図１６は、一実施形態による半導体装置の製造方法を示す工程断面図（その１４）である。
【図１７】図１７は、一実施形態による半導体装置の製造方法を示す工程断面図（その１５）である。
【図１８】図１８は、一実施形態による半導体装置の製造方法を示す工程断面図（その１６）である。
【図１９】図１９は、一実施形態による半導体装置の製造方法を示す工程断面図（その１７）である。
【図２０】図２０は、一実施形態による半導体装置の製造方法を示す工程断面図（その１８）である。
【図２１】図２１は、第１参考例による半導体装置の製造方法を示す工程断面図である。
【図２２】図２２は、第２参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図２３】図２３は、第２参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図２４】図２４は、第２参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図２５】図２５は、第３参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図２６】図２６は、第３参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図２７】図２７は、第３参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図２８】図２８は、第３参考例による半導体装置の製造方法を示す工程断面図（その４）である。
【図２９】図２９は、第３参考例による半導体装置の製造方法を示す工程断面図（その５）である。
【図３０】図３０は、第３参考例による半導体装置の製造方法を示す工程断面図（その６）である。
【発明を実施するための形態】
【００１２】
［実施形態］
一実施形態による半導体装置及びその製造方法について図１乃至図２０を用いて説明する。
【００１３】
図１及び図２は、本実施形態による半導体装置の構造を示す概略断面図である。図３乃至図２０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【００１４】
はじめに、本実施形態による半導体装置の構造について図１及び図２を用いて説明する。
【００１５】
シリコン基板１０上には、低閾値電圧・低電圧ＮＭＯＳトランジスタ（ＬＶｔ ＬＶ ＮＭＯＳ）及び低閾値電圧・低電圧ＰＭＯＳトランジスタ（ＬＶｔ ＬＶ ＰＭＯＳ）が形成されている。これら低閾値電圧・低電圧トランジスタは、低電圧で動作する低閾値電圧のトランジスタであり、高速動作が必要とされる回路部分に用いられるものである。
【００１６】
シリコン基板１０上には、また、高閾値電圧・低電圧ＮＭＯＳトランジスタ（ＨＶｔ ＬＶ ＮＭＯＳ）及び高閾値電圧・低電圧ＰＭＯＳトランジスタ（ＨＶｔ ＬＶ ＰＭＯＳ）が形成されている。これら高閾値電圧・低電圧トランジスタは、低電圧で動作する高閾値電圧のトランジスタであり、低リーク電流が必要とされる回路部分に用いられるものである。
【００１７】
シリコン基板１０上には、また、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）及び高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）が形成されている。これら高電圧トランジスタは、３．３Ｖ Ｉ／Ｏ等、高電圧の印加される回路部分に用いられるものである。
【００１８】
高閾値電圧・低電圧ＮＭＯＳトランジスタ（ＨＶｔ ＬＶ ＮＭＯＳ）は、シリコン基板１０の高閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｈに形成されている。
【００１９】
高閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｈのシリコン基板１０内には、Ｐウェル２０と、Ｐ型高濃度不純物層２２とが形成されている。Ｐ型高濃度不純物層２２上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、ゲート絶縁膜６４ａが形成されている。ゲート絶縁膜６４ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域７８が形成されている。これらにより、高閾値電圧・低電圧ＮＭＯＳトランジスタ（ＨＶｔ ＬＶ ＮＭＯＳ）が形成されている。
【００２０】
低閾値電圧・低電圧ＮＭＯＳトランジスタ（ＬＶｔ ＬＶ ＮＭＯＳ）は、シリコン基板１０の高閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｌに形成されている。
【００２１】
低閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｌのシリコン基板１０内には、Ｐウェル２０と、Ｐ型高濃度不純物層２２とが形成されている。Ｐ型高濃度不純物層２２上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、ゲート絶縁膜６４ａが形成されている。ゲート絶縁膜６４ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域７８が形成されている。これらにより、低閾値電圧・低電圧ＮＭＯＳトランジスタ（ＬＶｔ ＬＶ ＮＭＯＳ）が形成されている。
【００２２】
ここで、高閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｈ及び高閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｌに形成されたＰウェル２０及びＰ型高濃度不純物層２２は、同時に形成されたものであり、同じ不純物濃度分布を有している。
【００２３】
高閾値電圧・低電圧ＮＭＯＳトランジスタ（ＨＶｔ ＬＶ ＮＭＯＳ）と低閾値電圧・低電圧ＮＭＯＳトランジスタ（ＬＶｔ ＬＶ ＮＭＯＳ）との閾値電圧は、シリコン層４８の厚さの違いによって調整されている。すなわち、高閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｈに形成されたシリコン層４８の厚さは、低閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｈに形成されたシリコン層４８の厚さよりも薄くなっている。これにより、高閾値電圧・低電圧ＮＭＯＳトランジスタ（ＨＶｔ ＬＶ ＮＭＯＳ）の閾値電圧が、低閾値電圧・低電圧ＮＭＯＳトランジスタ（ＬＶｔ ＬＶ ＮＭＯＳ）の閾値電圧よりも高くなっている。
【００２４】
低閾値電圧・低電圧ＰＭＯＳトランジスタ（ＬＶｔ ＬＶ ＰＭＯＳ）は、シリコン基板１０の高閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｌに形成されている。
【００２５】
低閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｌのシリコン基板１０内には、Ｎウェル２８と、Ｎ型高濃度不純物層３０とが形成されている。Ｎ型高濃度不純物層３０上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、ゲート絶縁膜６４ａが形成されている。ゲート絶縁膜６４ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域８０が形成されている。これらにより、低閾値電圧・低電圧ＰＭＯＳトランジスタ（ＬＶｔ ＬＶ ＰＭＯＳ）が形成されている。
【００２６】
高閾値電圧・低電圧ＰＭＯＳトランジスタ（ＨＶｔ ＬＶ ＰＭＯＳ）は、シリコン基板１０の高閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｈに形成されている。
【００２７】
高閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｈのシリコン基板１０内には、Ｎウェル２８と、Ｎ型高濃度不純物層３０とが形成されている。Ｎ型高濃度不純物層３０上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、ゲート絶縁膜６４ａが形成されている。ゲート絶縁膜６４ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域８０が形成されている。これらにより、高閾値電圧・低電圧ＰＭＯＳトランジスタ（ＨＶｔ ＬＶ ＰＭＯＳ）が形成されている。
【００２８】
ここで、高閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｈ及び高閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｌに形成されたＮウェル２８及びＮ型高濃度不純物層３０は、同時に形成されたものであり、同じ不純物濃度分布を有している。
【００２９】
高閾値電圧・低電圧ＰＭＯＳトランジスタ（ＨＶｔ ＬＶ ＰＭＯＳ）と低閾値電圧・低電圧ＰＭＯＳトランジスタ（ＬＶｔ ＬＶ ＰＭＯＳ）との閾値電圧は、シリコン層４８の厚さの違いによって調整されている。すなわち、高閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｈに形成されたシリコン層４８の厚さは、低閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｈに形成されたシリコン層４８の厚さよりも薄くなっている。これにより、高閾値電圧・低電圧ＰＭＯＳトランジスタ（ＨＶｔ ＬＶ ＰＭＯＳ）の閾値電圧が、低閾値電圧・低電圧ＮＭＯＳトランジスタ（ＬＶｔ ＬＶ ＰＭＯＳ）の閾値電圧よりも高くなっている。
【００３０】
高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）は、シリコン基板１０の高電圧ＮＭＯＳトランジスタ形成領域３２に形成されている。
【００３１】
高電圧ＮＭＯＳトランジスタ形成領域３２のシリコン基板１０内には、Ｐウェル３６と、Ｐ型不純物層３８とが形成されている。Ｐ型不純物層３８は、接合耐圧を向上するために、低電圧ＮＭＯＳトランジスタのＰ型高濃度不純物層２２よりも低濃度且つなだらかな不純物分布になっている。Ｐ型不純物層３８上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、低電圧トランジスタのゲート絶縁膜６４ａよりも厚いゲート絶縁膜６０ａが形成されている。ゲート絶縁膜６０ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域７８が形成されている。これらにより、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）が形成されている。
【００３２】
高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）は、シリコン基板１０の高電圧ＰＭＯＳトランジスタ形成領域４０に形成されている。
【００３３】
高電圧ＰＭＯＳトランジスタ形成領域４０のシリコン基板１０内には、Ｎウェル４４と、Ｎ型不純物層４６とが形成されている。Ｎ型不純物層４６は、接合耐圧を向上するために、低電圧ＰＭＯＳトランジスタのＮ型高濃度不純物層３０よりも低濃度且つなだらかな不純物分布になっている。Ｎ型不純物層４６上には、シリコン基板１０上にエピタキシャル成長されたシリコン層４８が形成されている。シリコン層４８上には、低電圧トランジスタのゲート絶縁膜６４ａよりも厚いゲート絶縁膜６０ａが形成されている。ゲート絶縁膜６０ａ上には、ゲート電極６６が形成されている。ゲート電極６６の両側のシリコン層４８及びシリコン基板１０内には、ソース／ドレイン領域８０が形成されている。これらにより、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）が形成されている。
【００３４】
各トランジスタのゲート電極６６上及びソース／ドレイン領域７８，８０上には、金属シリサイド膜８４が形成されている。
【００３５】
６種類のトランジスタが形成されたシリコン基板１０上には、層間絶縁膜８６が形成されている。層間絶縁膜８６には、トランジスタに接続されたコンタクトプラグ８８が埋め込まれている。コンタクトプラグ８８には、配線９０が接続されている。
【００３６】
このように、本実施形態による半導体装置は、４種類の低電圧トランジスタと、２種類の高電圧トランジスタとを有している。
【００３７】
４種類の低電圧トランジスタは、いずれも、例えば図２に示すように、チャネル領域１０６に、急峻な不純物濃度分布を有する高濃度不純物層１０８と、高濃度不純物層１０８上にエピタキシャル成長されたノンドープのシリコン層１１０とを有するものである。このようなトランジスタの構造は、不純物の統計的揺らぎによるトランジスタの閾値電圧ばらつきを抑制するために有効である。
【００３８】
高閾値電圧・低電圧ＮＭＯＳトランジスタ（ＨＶｔ ＬＶ ＮＭＯＳ）と低閾値電圧・低電圧ＮＭＯＳトランジスタ（ＬＶｔ ＬＶ ＮＭＯＳ）との閾値電圧は、上述のように、シリコン層４８の厚さの違いによって調整されている。これにより、高閾値電圧・低電圧ＮＭＯＳトランジスタ（ＨＶｔ ＬＶ ＮＭＯＳ）と低閾値電圧・低電圧ＮＭＯＳトランジスタ（ＬＶｔ ＬＶ ＮＭＯＳ）とでチャネル領域の不純物プロファイルを変更する必要はなく、製造プロセスを簡略化することができる。
【００３９】
同様に、高閾値電圧・低電圧ＰＭＯＳトランジスタ（ＨＶｔ ＬＶ ＰＭＯＳ）と低閾値電圧・低電圧ＰＭＯＳトランジスタ（ＬＶｔ ＬＶ ＰＭＯＳ）との閾値電圧も、シリコン層４８の厚さの違いによって調整されている。これにより、高閾値電圧・低電圧ＰＭＯＳトランジスタ（ＨＶｔ ＬＶ ＰＭＯＳ）と低閾値電圧・低電圧ＰＭＯＳトランジスタ（ＬＶｔ ＬＶ ＰＭＯＳ）とでチャネル領域の不純物プロファイルを変更する必要はなく、製造プロセスを簡略化することができる。
【００４０】
また、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとで、高閾値電圧トランジスタのシリコン層４８の厚さ及び低閾値電圧トランジスタのシリコン層４８の厚さを、それぞれ同じにすれば、製造プロセスを更に簡略化することができる。これにより、製造コストを削減することができる。
【００４１】
次に、本実施形態による半導体装置の製造方法について図３乃至図２０を用いて説明する。
【００４２】
まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外（例えば、スクライブ領域）に、マスクアライメント用のマークとして用いる溝１２を形成する。
【００４３】
本実施形態による半導体装置の製造方法では、素子分離絶縁膜５８の形成前に、ウェルやチャネル不純物層を形成する。溝１２は、素子分離絶縁膜５８の形成前に行われるリソグラフィー工程（ウェルやチャネル不純物層の形成等）において、マスクアライメント用のマークとして用いられるものである。
【００４４】
なお、素子分離絶縁膜５８の形成前にウェルやチャネル不純物層を形成するのは、シリコン酸化膜１４，５２，６０を除去する際の素子分離絶縁膜５８の膜減りを抑制するためである（後述の第１参考例及び第２参考例を参照）。
【００４５】
次いで、シリコン基板１０の全面に、例えば熱酸化法により、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図３）。
【００４６】
次いで、フォトリソグラフィにより、低電圧ＮＭＯＳトランジスタ形成領域１６を露出し、他の領域を覆うフォトレジスト膜１８を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００４７】
次いで、フォトレジスト膜１８をマスクとしてイオン注入を行い、シリコン基板１０の低電圧ＮＭＯＳトランジスタ形成領域１６に、Ｐウェル２０と、Ｐ型高濃度不純物層２２とを形成する（図４）。
【００４８】
Ｐウェル２０は、例えば、ボロンイオン（Ｂ＋）を、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型高濃度不純物層２２は、例えば、ゲルマニウムイオン（Ｇｅ＋）を、加速エネルギー５０ｋｅＶ、ドーズ量５×１０１４ｃｍ−２の条件で、炭素イオン（Ｃ＋）を、加速エネルギー３ｋｅＶ、ドーズ量３×１０１４ｃｍ−２の条件で、ボロンイオンを、加速エネルギー２ｋｅＶ、ドーズ量３×１０１３ｃｍ−２の条件で、それぞれイオン注入することにより形成する。ゲルマニウムは、シリコン基板１０を非晶質化してボロンイオンのチャネリングを防止するとともに、シリコン基板１０を非晶質化して炭素が格子点に配される確率を高めるように作用する。格子点に配された炭素は、ボロンの拡散を抑制するように作用する。かかる観点から、ゲルマニウムは、炭素及びボロンよりも先にイオン注入する。Ｐウェル２０は、Ｐ型高濃度不純物層２２よりも先に形成することが望ましい。
【００４９】
次いで、例えばアッシングにより、フォトレジスト膜１８を除去する。
【００５０】
次いで、フォトリソグラフィにより、低電圧ＰＭＯＳトランジスタ形成領域２４を露出し、他の領域を覆うフォトレジスト膜２６を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００５１】
次いで、フォトレジスト膜２６をマスクとしてイオン注入を行い、シリコン基板１０の低電圧ＰＭＯＳトランジスタ形成領域２４に、Ｎウェル２８と、Ｎ型高濃度不純物層３０とを形成する（図５）。
【００５２】
Ｎウェル２８は、例えば、リンイオン（Ｐ＋）を、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向からそれぞれイオン注入し、砒素イオン（Ａｓ＋）を、加速エネルギー８０ｋｅＶ、ドーズ量６×１０１２ｃｍ−２の条件でイオン注入することにより形成する。Ｎ型高濃度不純物層３０は、例えば、砒素イオンを、加速エネルギー６ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入することにより形成する。
【００５３】
次いで、例えばアッシングにより、フォトレジスト膜２６を除去する。
【００５４】
なお、本実施形態による半導体装置の製造方法では、高閾値電圧・低電圧ＮＭＯＳトランジスタ（ＨＶｔ ＬＶ ＮＭＯＳ）と、低閾値電圧・低電圧ＮＭＯＳトランジスタ（ＬＶｔ ＬＶ ＮＭＯＳ）のＰウェル２０及びＰ型高濃度不純物層２２を同時に形成している。また、高閾値電圧・低電圧ＰＭＯＳトランジスタ（ＨＶｔ ＬＶ ＰＭＯＳ）と、低閾値電圧・低電圧ＰＭＯＳトランジスタ（ＬＶｔ ＬＶ ＰＭＯＳ）のＰウェル２８及びＮ型高濃度不純物層３０を同時に形成している。このため、４つの低電圧トランジスタのチャネル領域へのイオン注入を行うために用いられるリソグラフィー工程は、２工程である。
【００５５】
一方、高閾値電圧・低電圧ＮＭＯＳトランジスタ（ＨＶｔ ＬＶ ＮＭＯＳ）と、低閾値電圧・低電圧ＮＭＯＳトランジスタ（ＬＶｔ ＬＶ ＮＭＯＳ）とを、Ｐウェル２０及びＰ型高濃度不純物層２２の濃度や分布によって作り分ける場合には、必要となるリソグラフィー工程は、少なくとも２工程である。同様に、高閾値電圧・低電圧ＰＭＯＳトランジスタ（ＨＶｔ ＬＶ ＰＭＯＳ）と、低閾値電圧・低電圧ＰＭＯＳトランジスタ（ＬＶｔ ＬＶ ＰＭＯＳ）とを、Ｎウェル２８及びＮ型高濃度不純物層３０の濃度や分布によって作り分ける場合には、必要となるリソグラフィー工程は、少なくとも２工程である。このため、４つの低電圧トランジスタのチャネル領域へのイオン注入を行うために必要となるリソグラフィー工程は、少なくとも４工程である。
【００５６】
したがって、本実施形態による半導体装置の製造方法によれば、４つの低電圧トランジスタのチャネルイオン注入を行うプロセスにおいて、リソグラフィー工程を少なくとも２工程削減することができる（後述の第３参考例を参照）。
【００５７】
次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ形成領域３２を露出し、他の領域を覆うフォトレジスト膜３４を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００５８】
次いで、フォトレジスト膜３４をマスクとしてイオン注入を行い、シリコン基板１０の高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐウェル３６と、Ｐ型不純物層３８とを形成する（図６）。
【００５９】
Ｐウェル３６は、例えば、ボロンイオンを、加速エネルギー１５０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｐ型不純物層３８は、例えば、ボロンイオンを、加速エネルギー２ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、高電圧動作のＮＭＯＳトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、炭素及びゲルマニウムのイオン注入を行っていない。
【００６０】
次いで、例えばアッシングにより、フォトレジスト膜３４を除去する。
【００６１】
次いで、フォトリソグラフィにより、高電圧ＰＭＯＳトランジスタ形成領域４０を露出し、他の領域を覆うフォトレジスト膜４２を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００６２】
次いで、フォトレジスト膜４２をマスクとしてイオン注入を行い、シリコン基板１０の高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎウェル４４と、Ｎ型不純物層４６とを形成する（図７）。
【００６３】
Ｎウェル４４は、例えば、リンイオンを、加速エネルギー３６０ｋｅＶ、ドーズ量７．５×１０１２ｃｍ−２の条件で、基板法線方向に対して傾斜した４方向から、それぞれイオン注入することにより形成する。Ｎ型不純物層４６は、例えば、リンイオンを、加速エネルギー２ｋｅＶ、ドーズ量５×１０１２ｃｍ−２の条件でイオン注入することにより形成する。なお、高電圧動作のＮＭＯＳトランジスタでは、チャネル領域の不純物濃度分布をなだらかにして接合耐圧、ホットキャリア耐性を改善する観点から、砒素に代えてリンのイオン注入を行っている。
【００６４】
次いで、例えばアッシングにより、フォトレジスト膜４２を除去する。
【００６５】
次いで、不活性雰囲気中で熱処理を行い、シリコン基板１０に導入されたイオン注入ダメージを回復するとともに、注入した不純物を活性化する。例えば、窒素雰囲気中で、６００℃１５０秒及び１０００℃０秒の２段階の熱処理を行う。
【００６６】
この際、Ｐ型高濃度不純物層２２にはボロンとともにゲルマニウム及び炭素を導入しているため、ボロンのみを導入しているＰ型不純物層３８と比較して、ボロンの拡散を抑制することができる。これにより、Ｐ型高濃度不純物層２２の急峻な分布を維持しつつ、Ｐ型不純物層３８の不純物をブロードに分布させることができる。
【００６７】
また、Ｎ型高濃度不純物層３０は、Ｎ型不純物層４６を形成する燐よりも拡散定数の小さい砒素を用いて形成されているため、Ｎ型高濃度不純物層３０の急峻な分布を維持しつつ、Ｎ型不純物層４６の不純物をブロードに分布させることができる。
【００６８】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。この際、シリコン基板１０上には素子分離絶縁膜５８はまだ形成されていないため、シリコン酸化膜１４のエッチングに伴う素子分離絶縁膜５８の膜減りは生じない。
【００６９】
次いで、例えばＴＭＡＨ（テトラメチルアンモニウムハイドロオキサイド）を用いたウェットエッチングにより、シリコン基板１０の表面を、３ｎｍ程度エッチングする。
【００７０】
次いで、例えばＣＶＤ法により、シリコン基板１０の表面に、例えば膜厚４０ｎｍのノンドープのシリコン層４８をエピタキシャル成長する（図８）。
【００７１】
次いで、フォトリソグラフィにより、低閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｌ及び低閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｌを覆い、他の領域を露出するフォトレジスト膜５０を形成する。フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００７２】
次いで、フォトレジスト膜５０をマスクとして、例えばＴＭＡＨやフッ硝酸水溶液（ＨＦ／ＨＮＯ３／Ｈ２Ｏ）を用いたウェットエッチングを行い、フォトレジスト膜５０で覆われていない領域のシリコン層４８を、１０ｎｍ程度エッチングする（図９）。
【００７３】
これにより、高閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｈ、高閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｈ、高電圧ＮＭＯＳトランジスタ形成領域３２、及び高電圧ＰＭＯＳトランジスタ形成領域４０のシリコン層４８の膜厚は、３０ｎｍとなる。エッチングしていない低閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｌ及び低閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｌのシリコン層４８の膜厚は、４０ｎｍのままである。
【００７４】
２種類の膜厚のシリコン層４８を形成するためには、リソグラフィー工程を１工程追加することとなる。しかしながら、前述のようにチャネルイオン注入工程においてリソグラフィー工程を２工程削減できるため、結果としてリソグラフィー工程を１工程削減できることとなる。
【００７５】
シリコン層４８のエッチングは、高閾値電圧トランジスタと低閾値電圧トランジスタとの閾値電圧を変えるために行うものである。各領域のシリコン層４８の膜厚は、各トランジスタに要求される閾値電圧の値に応じて、適宜設定することが望ましい。
【００７６】
なお、本実施形態では、高閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｈ、高閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｈ、高電圧ＮＭＯＳトランジスタ形成領域３２、及び高電圧ＰＭＯＳトランジスタ形成領域４０のシリコン層４８の膜厚を同じにしているが、必ずしも同じである必要はない。各領域におけるシリコン層４８の膜厚は、各トランジスタに要求される閾値電圧や特性等に応じて、或いは、工程の合理化の要請等に応じて、適宜選択することが望ましい。
【００７７】
次いで、例えばアッシングにより、フォトレジスト膜５０を除去する。
【００７８】
次いで、例えばＩＳＳＧ（in-situ steam generation）法により、減圧下でシリコン層４８の表面をウェット酸化し、例えば膜厚３ｎｍのシリコン酸化膜５２を形成する。処理条件は、例えば、温度を８１０℃、時間を２０秒間とする。
【００７９】
次いで、シリコン酸化膜５２上に、例えばＬＰＣＶＤ法により、例えば膜厚９０ｎｍのシリコン窒化膜５４を堆積する。処理条件は、例えば、温度を７００℃、時間を１５０分間とする。
【００８０】
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜５４、シリコン酸化膜５２、シリコン層４８、及びシリコン基板１０を異方性エッチングし、各トランジスタ形成領域の間の領域を含む素子分離領域に、素子分離溝５６を形成する（図１０）。なお、フォトリソグラフィの位置合わせには、溝１２のマークを用いる。
【００８１】
次いで、例えばＩＳＳＧ法により、減圧下でシリコン層４８及びシリコン基板１０の表面をウェット酸化し、素子分離溝５６の内壁に、ライナー膜として、例えば膜厚２ｎｍのシリコン酸化膜を形成する。処理条件は、例えば、温度を８１０℃、時間を１２秒間とする。
【００８２】
次いで、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積し、素子分離溝５６をシリコン酸化膜によって埋め込む。
【００８３】
次いで、例えばＣＭＰ法により、シリコン窒化膜５４上のシリコン酸化膜を除去する。こうして、いわゆるＳＴＩ（Shallow Trench Isolation）法により、素子分離溝５６に埋め込まれたシリコン酸化膜により、素子分離絶縁膜５８を形成する（図１１）。
【００８４】
次いで、シリコン窒化膜５４をマスクとして、例えば弗酸水溶液を用いたウェットエッチングにより、素子分離絶縁膜５８を、例えば３０ｎｍ程度エッチングする。このエッチングは、完成したトランジスタにおいて、シリコン層４８の表面の高さと素子分離絶縁膜５８の表面の高さとが同程度になるように調整するためのものである。
【００８５】
次いで、例えばホットリン酸を用いたウェットエッチングにより、シリコン窒化膜５４を除去する（図１２）。
【００８６】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜５２を除去する。この際、素子分離絶縁膜５８にはチャネルイオン注入の際の不純物は導入されていないため、素子分離絶縁膜５８が過剰にエッチングされることはない。
【００８７】
次いで、熱酸化法により、例えば膜厚７ｎｍのシリコン酸化膜６０を形成する。処理条件は、例えば、温度を７５０℃、時間を５２分間とする。
【００８８】
次いで、フォトリソグラフィにより、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域４０を覆い、他の領域を露出するフォトレジスト膜６２を形成する。
【００８９】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、フォトレジスト膜６２をマスクとしてシリコン酸化膜６０をエッチングする。これにより、低電圧ＮＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン酸化膜６０を除去する（図１３）。この際、素子分離絶縁膜５８にはチャネルイオン注入の際の不純物は導入されていないため、素子分離絶縁膜５８が過剰にエッチングされることはない。
【００９０】
次いで、例えばアッシングにより、フォトレジスト膜６２を除去する。
【００９１】
次いで、熱酸化法により、例えば膜厚２ｎｍのシリコン酸化膜６４を形成する。処理条件は、例えば、温度を８１０℃、時間を８秒間とする。
【００９２】
次いで、ＮＯ雰囲気中で、例えば８７０℃、１３秒間の熱処理を行い、シリコン酸化膜６０，６４内に窒素を導入する。
【００９３】
こうして、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域３２に、シリコン酸化膜６０のゲート絶縁膜６０ａを形成する。また、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４に、シリコン酸化膜６０よりも薄いシリコン酸化膜６４のゲート絶縁膜６４ａを形成する（図１４）。
【００９４】
次いで、全面に、例えばＬＰＣＶＤ法により、例えば膜厚１００ｎｍのノンドープのポリシリコン膜を堆積する。処理条件は、例えば、温度を６０５℃とする。
【００９５】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜をパターニングし、各トランジスタ形成領域にゲート電極６６を形成する（図１５）。
【００９６】
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＮＭＯＳトランジスタ形成領域３２に、ゲート電極６６をマスクとしてＮ型不純物を選択的にイオン注入し、ＬＤＤ領域となるＮ型不純物層６８を形成する。例えば、リンイオンを、加速エネルギー３５ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入し、Ｎ型不純物層６８を形成する。
【００９７】
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＰＭＯＳトランジスタ形成領域４０に、ゲート電極６６をマスクとしてＰ型不純物を選択的にイオン注入し、ＬＤＤ領域となるＰ型不純物層７０を形成する（図１６）。例えば、ボロンイオンを、加速エネルギー１０ｋｅＶ、ドーズ量２×１０１３ｃｍ−２の条件でイオン注入し、Ｐ型不純物層７０を形成する。
【００９８】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６に、ゲート電極６６をマスクとしてＮ型不純物を選択的にイオン注入し、エクステンション領域となるＮ型不純物層７２を形成する。例えば、砒素イオンを、加速エネルギー６ｋｅＶ、ドーズ量２×１０１４ｃｍ−２の条件でイオン注入し、Ｎ型不純物層７２を形成する。
【００９９】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４に、ゲート電極６６をマスクとして選択的にイオン注入し、エクステンション領域となるＰ型不純物層７４を形成する（図１７）。例えば、ボロンイオンを、加速エネルギー０．６ｋｅＶ、ドーズ量７×１０１４ｃｍ−２の条件でイオン注入し、Ｐ型不純物層７４を形成する。
【０１００】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚８０ｎｍのシリコン酸化膜を堆積する。処理条件は、例えば、温度を５２０℃とする。
【０１０１】
次いで、全面に堆積したシリコン酸化膜を異方性エッチングし、ゲート電極６６の側壁部分に選択的に残存させる。これにより、シリコン酸化膜のサイドウォールスペーサ７６を形成する（図１８）。
【０１０２】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、ゲート電極６６及びサイドウォールスペーサ７６をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＮ型不純物層７８を形成するとともに、ＮＭＯＳトランジスタのゲート電極６６にＮ型不純物を添加する。イオン注入条件は、例えば、リンイオンを、加速エネルギー８ｋｅＶ、ドーズ量１．２×１０１６ｃｍ−２とする。
【０１０３】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、ゲート電極６６及びサイドウォールスペーサ７６をマスクとして選択的にイオン注入する。これにより、ソース／ドレイン領域となるＰ型不純物層８０を形成するとともに、ＰＭＯＳトランジスタのゲート電極６６にＰ型不純物を添加する。イオン注入条件は、例えば、ボロンイオンを、加速エネルギー４ｋｅＶ、ドーズ量６×１０１５ｃｍ−２とする。
【０１０４】
次いで、不活性ガス雰囲気中で、例えば１０２５℃、０秒間の短時間熱処理を行い、注入した不純物の活性化及びゲート電極６６中の拡散を行う。１０２５℃、０秒間の短時間熱処理は、ゲート電極６６とゲート絶縁膜との界面まで不純物を拡散させるのに十分である。
【０１０５】
また、低電圧ＮＭＯＳトランジスタのチャネル部は炭素がボロンの拡散を抑制することにより、低電圧ＰＭＯＳトランジスタのチャネル部は砒素の拡散が遅いことにより、急峻な不純物分布を維持することができる。一方、高電圧ＮＭＯＳトランジスタのチャネル部は炭素が導入されていないことにより拡散は抑制されず、高電圧ＰＭＯＳトランジスタのチャネル部には砒素よりも拡散係数の大きいリンが導入されているため、なだらかな不純物分布を形成することができる。
【０１０６】
こうして、シリコン基板１０上に、６種類のトランジスタを完成する。すなわち、高閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｈに、高閾値電圧・低電圧ＮＭＯＳトランジスタ（ＨＶｔ ＬＶ ＮＭＯＳ）を形成する。また、低閾値電圧・低電圧ＮＭＯＳトランジスタ形成領域１６Ｌに、低閾値電圧・低電圧ＮＭＯＳトランジスタ（ＬＶｔ ＬＶ ＮＭＯＳ）を形成する。また、低閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｌに、低閾値電圧・低電圧ＰＭＯＳトランジスタ（ＬＶｔ ＬＶ ＰＭＯＳ）を形成する。また、高閾値電圧・低電圧ＰＭＯＳトランジスタ形成領域２４Ｈに、高閾値電圧・低電圧ＰＭＯＳトランジスタ（ＨＶｔ ＬＶ ＰＭＯＳ）を形成する。また、高電圧ＮＭＯＳトランジスタ形成領域に、高電圧ＮＭＯＳトランジスタ（ＨＶ ＮＭＯＳ）を形成する。また、高電圧ＰＭＯＳトランジスタ形成領域に、高電圧ＰＭＯＳトランジスタ（ＨＶ ＰＭＯＳ）を形成する（図１９）。
【０１０７】
次いで、サリサイドプロセスにより、ゲート電極６６上、Ｎ型不純物層７８上、及びＰ型不純物層８０上に、金属シリサイド膜８４、例えばコバルトシリサイド膜を形成する。
【０１０８】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚５０ｎｍのシリコン窒化膜を堆積し、エッチングストッパ膜としてのシリコン窒化膜を形成する。
【０１０９】
次いで、シリコン窒化膜上に、例えば高密度プラズマＣＶＤ法により、例えば膜厚５００ｎｍのシリコン酸化膜を堆積する。
【０１１０】
これにより、シリコン窒化膜とシリコン酸化膜との積層膜の層間絶縁膜８６を形成する。
【０１１１】
次いで、例えばＣＭＰ法により、層間絶縁膜８６の表面を研磨し、平坦化する。
【０１１２】
この後、層間絶縁膜８６に埋め込まれたコンタクトプラグ８８、コンタクトプラグ８８に接続された配線９０等を形成し、半導体装置を完成する（図２０）。
【０１１３】
このように、本実施形態によれば、チャネル領域にエピタキシャル半導体層を有するトランジスタの閾値電圧を、エピタキシャル半導体層の膜厚によって制御するので、チャネル不純物層のプロファイルを変更することなく、異なる閾値電圧のトランジスタを形成することができる。これにより、チャネル不純物層を作り分けるためのフォトリソグラフィ工程数を削減することができ、製造コストを抑えることができる。
【０１１４】
また、ウェル及びチャネル不純物層を形成した後に素子分離絶縁膜を形成するので、素子分離絶縁膜に高濃度のチャネル不純物が導入されるのを防止することができ、エッチング工程においける素子分離絶縁膜の膜減りを大幅に抑制することができる。これにより、基板表面の平坦性が向上するとともに、寄生トランジスタチャネルの発生を防止することができ、信頼性が高く高性能の半導体装置を実現することができる。
【０１１５】
［第１参考例］
第１参考例による半導体装置の製造方法について図２１を用いて説明する。図１乃至図２０に示す一実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１１６】
図２１は、本参考例による半導体装置の製造方法を示す工程断面図である。
【０１１７】
本参考例では、素子分離絶縁膜５８の形成の後にＰ型高濃度不純物層２２及びＮ型高濃度不純物層３０等のチャネルイオン注入を行うプロセスについて説明する。
【０１１８】
まず、シリコン基板１０に、ＳＴＩ法により、素子分離絶縁膜５８を形成する。
【０１１９】
次いで、素子分離絶縁膜５８により画定された活性領域上に、保護酸化膜としてのシリコン酸化膜１４を形成する（図２１（ａ））。
【０１２０】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６に、Ｐ型高濃度不純物層２２を形成する。
【０１２１】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４に、Ｎ型高濃度不純物層３０を形成する（図２１（ｂ））。
【０１２２】
次いで、熱処理を行い、イオン注入ダメージを回復するとともに、注入した不純物を活性化する。
【０１２３】
次いで、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去し、活性領域のシリコン基板１０を露出する（図２１（ｃ））。
【０１２４】
このとき、素子分離絶縁膜５８にはＰ型高濃度不純物層２２及びＮ型高濃度不純物層３０の形成の際のイオン注入によって高濃度の不純物が導入されているため、素子分離絶縁膜５８におけるエッチングが増速される。特に、急峻な不純物プロファイルを得る等の目的で、Ｎ型不純物層３０の形成のために砒素をイオン注入した場合には、低電圧ＰＭＯＳトランジスタ形成領域２４におけるエッチングレートの増加は顕著である。
【０１２５】
このため、シリコン酸化膜１４のエッチングの際に素子分離絶縁膜５８が過剰にエッチングされ、活性領域の側面部分が露出されてしまう。
【０１２６】
次いで、シリコン基板１０上に、ノンドープのシリコン層４８をエピタキシャル成長する（図２１（ｄ））。この際、シリコン層４８の成長は活性領域の表面及び側面から進行するため、異なる面方位に沿って形成されたシリコン層が重なる部分、すなわち素子分離絶縁膜５８の端部には、結晶欠陥が導入されてしてしまう。
【０１２７】
シリコン層４８に導入された結晶欠陥は、リーク電流の増加等、トランジスタの特性に多大な影響を与えるため、好ましくない。
【０１２８】
また、素子分離絶縁膜５８の膜減りは、以降のエッチングプロセスにおいても生じる。素子分離絶縁膜５８の膜減りが生じると、基板表面の平坦性が低下し、後工程のプロセスに不具合を生じることもある。
【０１２９】
［第２参考例］
第２参考例による半導体装置の製造方法について図２２乃至図２４を用いて説明する。図１乃至図２０に示す一実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１３０】
図２２乃至図２４は、本参考例による半導体装置の製造方法を示す工程断面図である。
【０１３１】
本参考例では、第１参考例と同様のプロセスを用いて低電圧トランジスタ及び高電圧トランジスタを含む半導体装置を製造する方法を説明する。
【０１３２】
まず、シリコン基板１０に、ＳＴＩ法により、素子分離絶縁膜５８を形成する。
【０１３３】
次いで、素子分離絶縁膜５８により画定された活性領域上に、保護酸化膜としてのシリコン酸化膜１４を形成する（図２２（ａ））。
【０１３４】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６に、Ｐ型高濃度不純物層２２を形成する。
【０１３５】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４に、Ｎ型高濃度不純物層３０を形成する。
【０１３６】
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐ型不純物層３８を形成する。
【０１３７】
次いで、フォトリソグラフィ及びイオン注入により、高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎ型不純物層４６を形成する（図２２（ｂ））。
【０１３８】
次いで、熱処理を行い、イオン注入ダメージを回復するとともに、注入した不純物を活性化する。
【０１３９】
次いで、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去し、活性領域のシリコン基板１０を露出する。
【０１４０】
このとき、第１参考例で説明したように、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４において、素子分離絶縁膜５８が過剰にエッチングされ、活性領域の側面部分が露出されてしまう。
【０１４１】
なお、Ｐ型不純物層３８及びＮ型不純物層４６はＰ型高濃度不純物層２２及びＮ型高濃度不純物層３０と比較すると不純物濃度が１桁程度低い。このため、高電圧ＮＭＯＳトランジスタ形成領域３２及び高電圧ＰＭＯＳトランジスタ形成領域４０における素子分離絶縁膜５８のエッチング量は、比較的に少ない。
【０１４２】
次いで、シリコン基板１０上に、ノンドープのシリコン層４８をエピタキシャル成長する（図２３（ａ））。この際、シリコン層４８の成長は活性領域の表面及び側面から進行するため、異なる面方位に沿って形成されたシリコン層が重なる部分、すなわち素子分離絶縁膜５８の端部に、結晶欠陥が導入されてしてしまう。
【０１４３】
シリコン層４８に導入された結晶欠陥は、リーク電流の増加等、トランジスタの特性に多大な影響を与えるため、好ましくない。
【０１４４】
次いで、活性領域上に、高電圧ＮＭＯＳトランジスタ及び高電圧ＰＭＯＳトランジスタ用のゲート絶縁膜６０ａとなるシリコン酸化膜６０を形成する（図２３（ｂ））。
【０１４５】
次いで、フォトリソグラフィ及びウェットエッチングにより、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン酸化膜６０を選択的に除去する（図２４（ａ））。
【０１４６】
この際、シリコン酸化膜６０のエッチングとともに素子分離絶縁膜５８もエッチングされ、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４では、素子分離絶縁膜５８の端部においてシリコン層４８の下面が露出される。
【０１４７】
次いで、低電圧ＮＭＯＳトランジスタ領域１６及び低電圧ＰＭＯＳトランジスタ領域２４の活性領域上に、ゲート絶縁膜６４ａとなるシリコン酸化膜６４を形成する（図２４（ｂ））。
【０１４８】
この後、ゲート絶縁膜６４ａ上にゲート電極６６を形成すると、素子分離絶縁膜５８の端部のシリコン層４８の下方には、シリコン層４８を介さずにゲート電極６６と対向する寄生トランジスタチャネルが形成されてしまう。素子分離絶縁膜５８の形成後にシリコン層４８をエピタキシャル成長し、次いで、膜厚の異なる２種類以上のゲート絶縁膜を形成すると、この寄生トランジスタチャネルの形成は避けられない。
【０１４９】
［第３参考例］
第３参考例による半導体装置の製造方法について図２５乃至図３０を用いて説明する。図１乃至図２０に示す一実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し或いは簡潔にする。
【０１５０】
図２５乃至図３０は、本参考例による半導体装置の製造方法を示す工程断面図である。
【０１５１】
本参考例では、Ｐ型高濃度不純物層２２及びＮ型高濃度不純物層３０の形成の後に素子分離絶縁膜５８を形成するプロセスについて説明する。
【０１５２】
まず、フォトリソグラフィ及びエッチングにより、シリコン基板１０の製品形成領域外に、マスクアライメント用のマークとして用いる溝１２を形成する。
【０１５３】
次いで、シリコン基板１０の全面に、シリコン基板１０の表面の保護膜としてのシリコン酸化膜１４を形成する（図２５（ａ））。
【０１５４】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ形成領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐウェル２０及びＰ型高濃度不純物層２２を形成する。
【０１５５】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＰＭＯＳトランジスタ形成領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎウェル２８及びＮ型高濃度不純物層３０を形成する（図２５（ｂ））。
【０１５６】
なお、本参考例では、低電圧ＮＭＯＳトランジスタ形成領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、Ｐウェル２０及びＰ型高濃度不純物層２２を同時に形成している。また、低電圧ＰＭＯＳトランジスタ形成領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、Ｎウェル２８及びＰ型高濃度不純物層３０を同時に形成している。
【０１５７】
ただし、低電圧トランジスタと高電圧トランジスタとに異なるチャネル不純物のプロファイルが必要な場合には、フォトリソグラフィ工程をそれぞれ１工程ずつ追加することになる。
【０１５８】
次いで、熱処理を行い、イオン注入ダメージを回復するとともに、注入した不純物を活性化する。
【０１５９】
次いで、弗酸水溶液を用いたウェットエッチングにより、シリコン酸化膜１４を除去する。
【０１６０】
次いで、シリコン基板１０上に、ノンドープのシリコン層４８をエピタキシャル成長する（図２６（ａ））。
【０１６１】
次いで、ＳＴＩ法により、シリコン基板１０及びシリコン層４８に、素子分離絶縁膜５８を形成する（図２６（ｂ））。
【０１６２】
次いで、活性領域上に、高電圧ＮＭＯＳトランジスタ及び高電圧ＰＭＯＳトランジスタ用のゲート絶縁膜６０ａとなるシリコン酸化膜６０を形成する（図２７（ａ））。
【０１６３】
次いで、フォトリソグラフィ及びウェットエッチングにより、低電圧ＮＭＯＳトランジスタ形成領域１６及び低電圧ＰＭＯＳトランジスタ形成領域２４のシリコン酸化膜６０を選択的に除去する（図２７（ｂ））。
【０１６４】
次いで、低電圧ＮＭＯＳトランジスタ領域１６及び低電圧ＰＭＯＳトランジスタ領域２４の活性領域上に、ゲート絶縁膜６４ａとなるシリコン酸化膜６４を形成する（図２８（ａ））。
【０１６５】
次いで、全面に、ポリシリコン膜６６ａを形成する。
【０１６６】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２のポリシリコン膜６６ａに、Ｎ型不純物を添加する。また、低電圧ＰＭＯＳトランジスタ領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０のポリシリコン膜６６ａに、Ｐ型不純物を添加する（図２８（ｂ））。
【０１６７】
次いで、ポリシリコン膜６６ａをパターニングし、各トランジスタ形成領域に、ゲート電極６６を形成する。
【０１６８】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域１６に、エクステンション領域となるＮ型不純物層７２を形成する。また、低電圧ＰＭＯＳトランジスタ領域２４に、エクステンション領域となるＰ型不純物層７４を形成する。また、高電圧ＮＭＯＳトランジスタ形成領域３２に、ＬＤＤ領域となるＮ型不純物層６８を形成する。また、高電圧ＰＭＯＳトランジスタ形成領域４０に、ＬＤＤ領域となるＰ型不純物層７０を形成する（図２９（ａ））。
【０１６９】
次いで、シリコン酸化膜を堆積して異方性エッチングし、ゲート電極６６の側壁部分に、サイドウォールスペーサ６８を形成する（図３０（ｂ））。
【０１７０】
次いで、フォトリソグラフィ及びイオン注入により、低電圧ＮＭＯＳトランジスタ領域１６及び高電圧ＮＭＯＳトランジスタ形成領域３２に、ソース／ドレイン領域となるＮ型不純物層７８を形成する。また、低電圧ＰＭＯＳトランジスタ領域２４及び高電圧ＰＭＯＳトランジスタ形成領域４０に、ソース／ドレイン領域となるＰ型不純物層８０を形成する（図３０）。
【０１７１】
次いで、熱処理を行い、注入した不純物を活性化する。
【０１７２】
こうして、シリコン基板１０上に、低電圧ＮＭＯＳトランジスタと、低電圧ＰＭＯＳトランジスタと、高電圧ＮＭＯＳトランジスタと、高電圧ＰＭＯＳトランジスタを形成する。
【０１７３】
本参考例では、低電圧トランジスタとして、ＮＭＯＳトランジスタとＰＭＯＳトランジスタとを１種類ずつ形成する場合を示した。
【０１７４】
しかしながら、実際の製品では、ＮＭＯＳトランジスタ及びＰＭＯＳトランジスタの双方において、高速動作が必要とされる回路部分に閾値電圧の低い低電圧トランジスタを、低リーク電流が必要とされる回路部分に閾値電圧の高い低電圧トランジスタを用いることが多い。
【０１７５】
本参考例のプロセスでは、低閾値電圧・低電圧ＮＭＯＳトランジスタ、高閾値電圧・低電圧ＮＭＯＳトランジスタ、低閾値電圧・低電圧ＰＭＯＳトランジスタ、及び高閾値電圧・低電圧ＰＭＯＳトランジスタを形成するために、チャネルイオン注入の際に４回のフォトリソグラフィ工程が必要となる。製造プロセスの簡略化、ひいては製造コストの低廉化のためには、できるだけ少ない工程数で閾値電圧の異なるトランジスタを形成できることが望まれる。
【０１７６】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０１７７】
例えば、上記実施形態では、下地の半導体基板としてシリコン基板を用いたが、下地の半導体基板は、必ずしもバルクのシリコン基板である必要はない。ＳＯＩ基板など、他の半導体基板を適用してもよい。
【０１７８】
また、上記実施形態では、エピタキシャル半導体層としてシリコン層を用いたが、必ずしもシリコン層である必要はない。シリコン層の代わりに、ＳｉＧｅ層やＳｉＣ層等の他の半導体層を適用してもよい。
【０１７９】
また、上記実施形態では、高電圧トランジスタとして、高電圧ＮＭＯＳトランジスタと高電圧ＰＭＯＳトランジスタを示したが、低電圧トランジスタと同様、閾値電圧の異なる複数種類の高電圧トランジスタを設けてもよい。その際、閾値電圧の高い高電圧トランジスタをエピタキシャル半導体層の厚さが薄い領域に形成し、閾値電圧の低い高電圧トランジスタをエピタキシャル半導体層の厚さが厚い領域に形成すれば、低電圧トランジスタの場合と同様に、両者のチャネル領域不純物注入を同一に設定しても形成できる。ただし、高電圧トランジスタの閾値電圧の高低差は、低電圧トランジスタのそれよりも小さくなる。
【０１８０】
また、上記実施形態では、低電圧ＮＭＯＳトランジスタと高電圧ＮＭＯＳトランジスタのウェル、及び低電圧ＰＭＯＳトランジスタと高電圧ＰＭＯＳトランジスタのウェルを、それぞれ別々に形成したが、第３参考例と同様に、低電圧トランジスタのウェルと高電圧トランジスタのウェルを同時に形成してもよい。
【０１８１】
また、上記実施形態に記載した半導体装置の構造、構成材料、製造条件等は、一例を示したものにすぎず、当業者の技術常識等に応じて適宜修正や変更が可能である。
【０１８２】
以上の実施形態に関し、更に以下の付記を開示する。
【０１８３】
（付記１）  半導体基板の第１の領域及び第２の領域に第１導電型の第１の不純物をイオン注入する工程と、
前記第１の不純物を活性化して前記第１の領域及び前記第２の領域に第１の不純物層を形成する工程と、
前記第１の不純物層が形成された前記半導体基板上に半導体層をエピタキシャル成長する工程と、
前記半導体層上に、前記第１の領域を露出し、前記第２の領域を覆うマスクを形成する工程と、
前記マスクを用いて、前記第１の領域の前記半導体層の一部を除去する工程と、
前記マスクを除去した後、前記半導体層上に、第１のゲート絶縁膜を形成する工程と、
前記第１の領域の前記第１のゲート絶縁膜上に第１のゲート電極を、前記第２の領域の前記第１のゲート絶縁膜上に第２のゲート電極を、それぞれ形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０１８４】
（付記２）  付記１記載の半導体装置の製造方法において、
前記半導体層をエピタキシャル成長する工程よりも前に、前記半導体基板の第３の領域及び第４の領域に前記第２導電型の第２の不純物をイオン注入する工程を更に有し、
前記第１の不純物層を形成する工程では、前記第２の不純物を活性化して前記第３の領域及び第４の領域に第２の不純物層を更に形成し、
前記マスクを形成する工程では、前記半導体層上に、前記第１の領域及び前記第３の領域を露出し、前記第２の領域及び前記第４の領域を覆う前記マスクを形成し、
前記半導体層の一部を除去する工程では、前記マスクを用いて、前記第１の領域及び前記第３の領域の前記半導体層の一部を除去し、
前記第１のゲート電極及び前記第２のゲート電極を形成する工程では、前記第３の領域の前記第１のゲート絶縁膜上に第３のゲート電極を、前記第４の領域の前記第１のゲート絶縁膜上に第４のゲート電極を、更に形成する
ことを特徴とする半導体装置の製造方法。
【０１８５】
（付記３）  付記１又は２記載の半導体装置の製造方法において、
前記半導体層をエピタキシャル成長する工程よりも前に、前記半導体基板の第５の領域に、前記第１導電型の第３の不純物をイオン注入する工程を更に有し、
前記第１の不純物層を形成する工程では、前記第３の不純物を活性化して前記第５の領域に第３の不純物層を更に形成し、
前記マスクを形成する工程では、前記半導体層上に、前記第５の領域を更に露出する前記マスクを形成し、
前記半導体層の一部を除去する工程では、前記マスクを用いて、前記第５の領域の前記半導体層の一部を更に除去し、
前記第１のゲート絶縁膜を形成する工程では、前記第５の領域の前記半導体層上に、前記第１のゲート絶縁膜とは膜厚の異なる第２のゲート絶縁膜を更に形成し、
前記第１のゲート電極及び前記第２のゲート電極を形成する工程では、前記第５の領域の前記第２のゲート絶縁膜上に第５のゲート電極を更に形成する
ことを特徴とする半導体装置の製造方法。
【０１８６】
（付記４）  付記３記載の半導体装置の製造方法において、
前記半導体層をエピタキシャル成長する工程よりも前に、前記半導体基板の第６の領域に、前記第２導電型の第４の不純物をイオン注入する工程を更に有し、
前記第１の不純物層を形成する工程では、前記第４の不純物を活性化して前記第６の領域に第４の不純物層を更に形成し、
前記マスクを形成する工程では、前記半導体層上に、前記第６の領域を更に露出する前記マスクを形成し、
前記半導体層の一部を除去する工程では、前記マスクを用いて、前記第６の領域の前記半導体層の一部を更に除去し、
前記第１のゲート絶縁膜を形成する工程では、前記第６の領域の前記半導体層上に、前記第２のゲート絶縁膜を更に形成し、
前記第１のゲート電極及び前記第２のゲート電極を形成する工程では、前記第６の領域の前記第２のゲート絶縁膜上に第６のゲート電極を更に形成する
ことを特徴とする半導体装置の製造方法。
【０１８７】
（付記５）  付記３又は４記載の半導体装置の製造方法において、
前記第１のゲート絶縁膜を形成する工程は、
前記半導体層を熱酸化し、前記半導体層の表面に酸化膜を形成する工程と、
前記第１のゲート絶縁膜の形成予定領域の前記酸化膜を除去する工程と、
前記半導体層の表面を熱酸化し、前記第１のゲート絶縁膜と、前記第１の酸化膜を更に酸化してなる前記第２のゲート絶縁膜を形成する工程とを有する
ことを特徴とする半導体装置の製造方法。
【０１８８】
（付記６）  付記１乃至５のいずれか１項に記載の半導体装置の製造方法において、
前記半導体層の一部を除去する工程の後、前記第１のゲート絶縁膜を形成する工程の前に、素子分離絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０１８９】
（付記７）  半導体基板の第１の領域に形成された第１導電型の第１の不純物層と、
前記第１の不純物層上に形成された第１のエピタキシャル半導体層と、
前記第１のエピタキシャル半導体層上に形成された第１のゲート絶縁膜と、
前記第１のゲート絶縁膜上に形成された第１のゲート電極と、
前記第１のエピタキシャル半導体層及び前記第１の領域の前記半導体基板内に形成された第２導電型の第１のソース／ドレイン領域とを有する第１のトランジスタと、
前記半導体基板の第２の領域に形成された前記第１導電型の第２の不純物層と、
前記第２の不純物層上に形成され、前記第１のエピタキシャル半導体層よりも薄い第２のエピタキシャル半導体層と、
前記第２のエピタキシャル半導体層上に形成された第２のゲート絶縁膜と、
前記第２のゲート絶縁膜上に形成された第２のゲート電極と、
前記第２のエピタキシャル半導体層及び前記第２の領域の前記半導体基板内に形成された前記第２導電型の第２のソース／ドレイン領域とを有する第２のトランジスタと
を有することを特徴とする半導体装置。
【０１９０】
（付記８）  付記７記載の半導体装置において、
前記第１の不純物層及び前記第２の不純物層は、同じ不純物濃度分布を有する
ことを特徴とする半導体装置。
【０１９１】
（付記９）  付記７又は８記載の半導体装置において、
前記第１のゲート絶縁膜及び前記第２のゲート絶縁膜は、同じ膜厚である
ことを特徴とする半導体装置。
【０１９２】
（付記１０）  付記７乃至９のいずれか１項に記載の半導体装置において、
前記半導体基板の第３の領域に形成された前記第２導電型の第３の不純物層と、
前記第３の不純物層上に形成された第３のエピタキシャル半導体層と、
前記第３のエピタキシャル半導体層上に形成された第３のゲート絶縁膜と、
前記第３のゲート絶縁膜上に形成された第３のゲート電極と、
前記第３の領域の前記第３のエピタキシャル半導体層及び前記半導体基板内に形成された前記第１導電型の第３のソース／ドレイン領域とを有する第３のトランジスタと、
前記半導体基板の第４の領域に形成された前記第２導電型の第４の不純物層と、
前記第４の不純物層上に形成され、前記第３のエピタキシャル半導体層よりも薄い第４のエピタキシャル半導体層と、
前記第４のエピタキシャル半導体層上に形成された第４のゲート絶縁膜と、
前記第４のゲート絶縁膜上に形成された第４のゲート電極と、
前記第４の領域の前記第４のエピタキシャル半導体層及び前記半導体基板内に形成された前記第１導電型の第４のソース／ドレイン領域とを有する第４のトランジスタと
を更に有することを特徴とする半導体装置。
【０１９３】
（付記１１）  付記１０記載の半導体装置において、
前記第３の不純物層及び前記第４の不純物層は、同じ不純物濃度分布を有する
ことを特徴とする半導体装置。
【０１９４】
（付記１２）  付記１０又は１１記載の半導体装置において、
前記第３のゲート絶縁膜及び前記第４のゲート絶縁膜は、同じ膜厚である
ことを特徴とする半導体装置。
【０１９５】
（付記１３）  付記１０乃至１２のいずれか１項に記載の半導体装置において、
前記第１のエピタキシャル半導体層及び前記第３のエピタキシャル半導体層は、同じ膜厚であり、
前記第２のエピタキシャル半導体層及び前記第４のエピタキシャル半導体層は、同じ膜厚である
ことを特徴とする半導体装置。
【０１９６】
（付記１４）  付記７乃至１３のいずれか１項に記載の半導体装置において、
前記半導体基板の第５の領域に形成された前記第１導電型の第５の不純物層と、
前記第５の不純物層上に形成された第５のエピタキシャル半導体層と、
前記第５のエピタキシャル半導体層上に形成され、前記第１のゲート絶縁膜よりも厚い第５のゲート絶縁膜と、
前記第５のゲート絶縁膜上に形成された第５のゲート電極と、
前記第５の領域の前記第５のエピタキシャル半導体層及び前記半導体基板内に形成された前記第２導電型の第５のソース／ドレイン領域とを有する第５のトランジスタを更に有する
ことを特徴とする半導体装置。
【０１９７】
（付記１５）  付記７乃至１４のいずれか１項に記載の半導体装置において、
前記半導体基板の第６の領域に形成された前記第２導電型の第６の不純物層と、
前記第６の不純物層上に形成され、前記第２のエピタキシャル半導体層と膜厚の等しい第６のエピタキシャル半導体層と、
前記第６のエピタキシャル半導体層上に形成され、前記第１のゲート絶縁膜よりも厚い第６のゲート絶縁膜と、
前記第６のゲート絶縁膜上に形成された第６のゲート電極と、
前記第６の領域の前記第６のエピタキシャル半導体層及び前記半導体基板内に形成された前記第１導電型の第６のソース／ドレイン領域とを有する第６のトランジスタを更に有する
ことを特徴とする半導体装置。
【符号の説明】
【０１９８】
１０…シリコン基板
１２…溝
１４，５２，６０，６４…シリコン酸化膜
１６…低電圧ＮＭＯＳトランジスタ形成領域
１８，２６，３４，４２，５０，６２…フォトレジスト膜
２０，３６…Ｐウェル
２２…Ｐ型高濃度不純物層
２４…低電圧ＰＭＯＳトランジスタ形成領域
２８，４４…Ｎウェル
３０…Ｎ型高濃度不純物層
３２…高電圧ＮＭＯＳトランジスタ形成領域
３８，７０，７４…Ｐ型不純物層
４０…高電圧ＰＭＯＳトランジスタ形成領域
４６，６８，７２…Ｎ型不純物層
４８…シリコン層
５４…シリコン窒化膜
５６…素子分離溝
５８…素子分離絶縁膜
６０ａ，６４ａ…ゲート絶縁膜
６６ａ…ポリシリコン膜
６６…ゲート電極
７６…サイドウォールスペーサ
７８…Ｎ型不純物層（ソース／ドレイン領域）
８０…Ｐ型不純物層（ソース／ドレイン領域）
８４…金属シリサイド膜
８６…層間絶縁膜
８８…コンタクトプラグ
９０…配線
１００…シリコン基板
１０２…ソース領域
１０４…ドレイン領域
１０６…チャネル領域
１０８…高濃度不純物層
１１０…シリコン層
１１２…ゲート絶縁膜
１１４…ゲート電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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