(57)【特許請求の範囲】
【請求項１】
半導体構造体であって、
半導体層（３０３）と、
前記半導体層（３０３）の下方にある絶縁体層（３０２）と、
前記絶縁体層（３０２）の下方にある基板（３０１）と、を含む半導体オン・インシュレータ構造体と、
前記半導体オン・インシュレータ構造体内にあり、かつ、
前記半導体層（３０３）を通って延び、第１の形状を有する第１のセクション（３５１）と、
前記絶縁体層（３０２）を通って延び、第２の形状を有する第２のセクション（３５２）であって、前記第１の形状は矩形形状を含み、前記第２の形状は楕円形状を含む、第２のセクション（３５２）と、を含むトレンチ（３５０）と、を備え、
前記トレンチ（３５０）は、
前記基板（３０１）内に延び、かつ、
前記第２のセクション（３５２）に隣接し、前記第１の形状を有する第１の部分（３６１）と、
前記第１の部分（３６１）の下方にあり、第３の形状を有する第２の部分（３６２）であって、前記第３の形状は八角形状及び前記矩形形状のうちの一方を含む、第２の部分（３６２）と、
前記第２の部分（３６２）の下方にあり、前記第１の形状を有する第３の部分（３６３）と、を含む第３のセクション（３５３）をさらに備え、
前記トレンチ（３５０）を充填する導電性充填材料と前記基板（３０１）内のキャパシタ（３１０）とをさらに含み、
前記キャパシタ（３１０）は、
前記トレンチ（３５０）をライニングする誘電体ライナ（３１２）と、
前記トレンチ（３５０）の前記第３のセクション（３５３）に隣接した前記基板（３０１）内のドープされた領域、及び、ドープされた基板のうちの一方を含む第１の導電性プレート（３１１）と、
前記トレンチ（３５０）の前記第３のセクション（３５３）内の前記導電性充填材料を含む第２の導電性プレート（３１３）と、を含み、
前記第１のセクション（３５１）に隣接し、導電性ストラップ（３３０）を介して前記キャパシタ（３１０）に電気的に接続された、前記半導体層（３０３）内のソース／ドレイン領域（３２９）を含むトランジスタ（３２０）をさらに備え、
前記導電性ストラップ（３３０）は、前記第１のセクション（３５１）及び前記第２のセクション（３５２）内に前記導電性充填材料を含み、
前記第１のセクション（３５１）の前記第１の形状の前記矩形形状は、前記第１のセクション（３５１）の上部と下部における大きさが中央部における大きさよりも小さく、前記第１のセクション（３５１）の縦断面が六角形の形状を有することにより、前記導電性ストラップ（３３０）と前記ソース／ドレイン領域（３２９）との間の接触表面積を最大にし、前記トランジスタ（３２０）と前記キャパシタ（３１０）との間の抵抗を最小にする、半導体構造体。
【請求項２】
半導体構造体を形成する方法であって、
半導体層（３０３）と、
前記半導体層（３０３）の下方にある絶縁体層（３０２）と、
前記絶縁体層（３０２）の下方にある基板（３０１）と、を含む半導体オン・インシュレータ構造体を準備するステップと、
前記半導体層（３０３）の上方にパッド層（３０４）を形成するステップと、
第１のエッチング・プロセスを行なって、前記半導体層（３０３）内にトレンチ（３５０）の第１のセクション（３５１）を、前記絶縁体層（３０２）内に前記トレンチ（３５０）の第２のセクション（３５２）を形成するステップと、
前記半導体層（３０３）及び前記絶縁体層（３０２）の部分を除去して、前記トレンチ（３５０）の前記第１のセクション（３５１）及び前記第２のセクション（３５２）を広げ、前記パッド層（３０４）の縁部が前記第１のセクション（３５１）及び前記第２のセクション（３５２）の上に突き出るようにするステップと、
前記第１のセクション（３５１）及び前記第２のセクション（３５２）の側壁上にスペーサ（２４１）を形成するステップと、
第２のエッチング・プロセスを行なって、前記第２のセクション（３５２）の下方の前記基板（３０１）内に前記トレンチ（３５０）の第３のセクション（３５３）を形成するステップと、を含み、
前記半導体層（３０３）及び前記絶縁体層（３０２）の部分は、前記第１のセクション（３５１）が第１の形状を有し、前記第２のセクション（３５２）が前記第１の形状とは異なる第２の形状を有するように除去され、
前記基板（３０１）内にキャパシタ（３１０）を形成するステップをさらに含み、前記キャパシタ（３１０）を形成する前記ステップは、
前記第３のセクション（３５３）に隣接した前記基板（３０１）内に第１の導電性プレート（３１１）を形成するステップと、
前記トレンチ（３５０）を誘電体ライナ（３１２）でライニングするステップと、
前記トレンチ（３５０）を導電性充填材料で充填し、前記トレンチ（３５０）の前記第３のセクション（３５３）内に第２の導電性プレート（３１３）を形成するステップと、を含み、
メモリ・デバイスを形成するように、前記キャパシタ（３１０）に隣接してトランジスタ（３２０）を形成するステップをさらに含み、
前記トランジスタ（３２０）を形成する前記ステップは、前記ソース／ドレイン領域（３２９）が、前記第１のセクション（３５１）及び前記第２のセクション（３５２）内の前記導電性充填材料によって生成された導電性ストラップ（３３０）を介して前記キャパシタ（３１０）に電気的に接続されるように、前記第１のセクション（３５１）に隣接した前記半導体層（３０３）内に前記トランジスタ（３２０）のソース／ドレイン領域（３２９）を形成するステップを含み、
前記第１のセクション（３５１）の前記第１の形状は、前記第１のセクション（３５１）の上部と下部における大きさが中央部における大きさよりも小さい矩形形状を含み、前記第１のセクション（３５１）の縦断面が六角形の形状を有することにより、前記導電性ストラップ（３３０）と前記ソース／ドレイン領域（３２９）との間の接触表面積を最大にし、前記トランジスタ（３２０）と前記キャパシタ（３１０）との間の抵抗を最小にする、方法。
【請求項３】
前記第２のエッチング・プロセスを行なう前記ステップの前に、前記スペーサ（２４１）上に、前記スペーサ（２４１）より実質的に高いエッチング耐性を有する材料の保護層（２４２）を形成するステップをさらに含み、
前記保護層（２４２）を形成する前記ステップは、前記スペーサ（２４１）の露出面を前記保護層（２４２）に変換するステップ、及び、前記保護層（２４２）を堆積させるステップのうちの一方を含む、請求項２に記載の方法。
【請求項４】
前記第１のエッチング・プロセスの間、前記第３のセクション（３５３）の第１の部分（３６１）を形成するように、前記基板（３０１）の上面をエッチングし、
前記半導体層（３０３）の前記部分を除去する前記ステップの間、前記トレンチ（３５０）の前記第３のセクション（３５３）の前記第１の部分（３６１）が広げられ、前記第１の部分（３６１）が前記第１の形状を有するように、前記基板（３０１）の前記上面の部分を同時に除去し、
前記第２のエッチング・プロセスを実行する前記ステップは、前記第３のセクション（３５３）の第２の部分（３６２）が、前記第２の形状とは異なる第３の形状を有するように、前記基板（３０１）を前記第１の部分（３６１）の下方にエッチングするステップを含み、
前記第２の形状は楕円形状を含み、前記第３の形状は、前記矩形形状及び八角形状のうちの一方を含む、請求項２に記載の方法。
【請求項５】
前記第２のエッチング・プロセスを実行する前記ステップは、前記第２の部分（３６２）の下方にある前記第３のセクション（３５３）の第３の部分（３６３）が前記第１の形状を有するように、前記基板（３０１）を前記第２の部分（３６３）の下方にエッチングするステップをさらに含む、請求項４に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、一般に、トレンチ・キャパシタに関し、より特定的には、ディープ・トレンチ・キャパシタ構造体及び半導体オン・インシュレータ（ＳＯＩ）技術を用いてこの構造体を形成する方法に関する。
【背景技術】
【０００２】
トレンチ・キャパシタは、種々の半導体用途に広く用いられている。例えば、トレンチ・キャパシタを用いることができる埋め込みダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）技術は、新しく出現したシステム・オン・チップ（ＳｏＣ）製品において重要な役割を果たしている。同じチップ上に埋め込みＤＲＡＭ及び論理ユニットを統合することにより、著しいシステム性能の向上が実証された。バルク・シリコン基板上で埋め込みＤＲＡＭ技術の大成功が達成された場合、埋め込みＤＲＡＭを半導体オン・インシュレータ（ＳＯＩ）技術と統合することにより、高性能ＳＯＩサーバ・チップの性能がさらに高まる。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】米国特許第６，５６６，１７７号
【発明の概要】
【発明が解決しようとする課題】
【０００４】
改善されたディープ・トレンチ・キャパシタ構造体及び半導体オン・インシュレータ（ＳＯＩ）技術を用いてこの構造体を形成する方法に対する必要性が存在する。
【課題を解決するための手段】
【０００５】
上記に鑑みて、改善されたディープ・トレンチ・キャパシタ構造体、及びこのディープ・トレンチ・キャパシタ構造体を組み込むメモリ・デバイス（例えば、ＤＲＡＭデバイス又は埋め込みＤＲＡＭデバイス（ｅＤＲＡＭ））の実施形態が、本明細書に開示される。ディープ・トレンチ・キャパシタ及びメモリ・デバイスの実施形態は、ディープ・トレンチ・エッチング・プロセスの後に絶縁体層が完全な状態のままであり、随意的に、ディープ・トレンチ・キャパシタのディープ・トレンチが、異なる深さにおいて異なる形状及びサイズを有するように、半導体オン・インシュレータ（ＳＯＩ）ウェハ上に形成される。異なる深さにおいて異なる形状及びサイズを有するようにディープ・トレンチを形成することによって、キャパシタの容量を選択的に変えることができ、キャパシタを別のデバイス（例えば、ＤＲＡＭ又は埋め込みＤＲＡＭデバイス内のパス・トランジスタのような、メモリ・デバイス内のトランジスタ）に接続する導電性ストラップの抵抗を低減させることができる。
【０００６】
ディープ・トレンチ・キャパシタ、及びこのディープ・トレンチ・キャパシタを組み込むメモリ・デバイスを形成する方法の実施形態も開示される。具体的には、ディープ・トレンチ・キャパシタの形成プロセス中、半導体オン・インシュレータ（ＳＯＩ）ウェハの絶縁体層が、スペーサによって保護される。しかしながら、スペーサを形成する前に、ＳＯＩ層及び絶縁体層の両方をプルバックする（pull back）ことによって、パッド層内に張出し部（オーバーハング、overhang）が生成される。この張出し部は、後に形成されるスペーサが、プラズマ及びイオンに衝突すること、及び、ディープ・トレンチ反応性イオン・エッチング（ＲＩＥ）プロセス中に壊れることを防ぐ。ＲＩＥプロセスの前にスペーサの上面に薄い保護層を形成することによって、このスペーサをさらに保護することができる。この保護層は、ディープ・トレンチＲＩＥプロセスに対してはるかに大きい抵抗を有するので、下にあるスペーサは完全な状態（無傷）のままである。さらに、ＳＯＩウェハの各層をエッチングするために用いられるプロセスを選択的に変えて、異なる層内の、及び、異なる深さにおけるトレンチのサイズと形状を選択的に変え、ディープ・トレンチ・キャパシタの容量、並びに、ディープ・トレンチ・キャパシタを別のデバイス（例えば、メモリ・デバイス内のトランジスタ）に接続する埋め込みストラップの抵抗を選択的に変えることができる。
【０００７】
より特定的には、ディープ・トレンチを含む半導体構造体の実施形態が、本明細書に開示される。具体的には、半導体構造体は、半導体層と、半導体層の下方にある絶縁体層と、絶縁体層の下方にある半導体基板とを含む半導体オン・インシュレータ（ＳＯＩ）構造体（例えば、ＳＯＩウェハ）を含むことができる。
【０００８】
ディープ・トレンチは、少なくとも３つの異なるセクションを含むことができ、導電性充填材料で充填することができる。ディープ・トレンチの第１のセクションは、半導体層を通って延びることができる。ディープ・トレンチの第２のセクションは、絶縁体層を通って延びることができる。ディープ・トレンチの第３のセクションは、基板内に延びることができる。トレンチは、異なる深さにおいて異なる形状及び／又は異なる幅を有することができる。つまり、トレンチの異なるセクション及び第３のセクションの異なる部分は、異なる深さにおいて異なる形状及び／又は異なる幅を有することができる。
【０００９】
例えば、一実施形態において、ディープ・トレンチの第１のセクション、第２のセクション、及び第３のセクションの上部は全て、楕円形状のような同じ形状（すなわち、同じ第１の形状）を有することができる。上部の下方にある第３のセクションの中央部は、第１の形状とは異なる第２の形状（例えば、八角形状又は矩形形状）を有することができる。最後に、中央部の下方にある第３のセクションの下部は、同じく第１の形状とは異なる第３の形状（例えば、矩形形状）を有することができる。この実施形態において、セクションの各々は、同じ幅を有することができる。しかしながら、ディープ・トレンチの幅は、セクション間で、及び、セクション内の異なる部分間で変わり得る。例えば、第３のセクションは、第１のセクション及び第２のセクションより狭く又は広くすることができる。代替的に、第１のセクション、第２のセクション、及び第３のセクションの上部はそれぞれ、同じ幅（すなわち、同じ第１の幅）を有することができ、ディープ・トレンチの第３のセクションの中央部及び下部は、第１の幅より広く又は狭くすることができる。
【００１０】
別の実施形態において、第１のセクション及び第３のセクションの上部はそれぞれ、矩形形状のような、ほぼ同じ第１の形状を有することができ、第２のセクションは、第１の形状とは異なる、楕円形状のような第２の形状を有することができる。さらに、上部の下方にある第３のセクションの中央部は、第２の形状とは異なり、かつ、第１の形状と同じ又は異なる（例えば、矩形形状又は八角形状の）第３の形状を有することができる。最後に、中央部の下方にある第３のセクションの下部もまた、第２の形状とは異なる形状（例えば、第１のセクション及び第３のセクションの上部と同じ矩形形状）を有することができる。前述した実施形態と同様に、この実施形態においては、セクションの各々は、同じ幅を有することができる。しかしながら、ディープ・トレンチの幅は、セクション間で、及び、セクション内の異なる部分間で変わり得る。例えば、第３のセクションは、第１のセクション及び第２のセクションより広く又は狭くすることができる。代替的に、第１のセクション、第２のセクション、及び第３のセクションの上部はそれぞれ、同じ幅（すなわち、同じ第１の幅）を有することができ、ディープ・トレンチの第３のセクションの中央部及び下部は、第１の幅より広くすることができる。
【００１１】
これらの実施形態の両方において、半導体構造体は、基板内にキャパシタを含むことができ、特に、このキャパシタは、ディープ・トレンチの第３のセクションを用いて形成することができる。具体的には、このキャパシタは、ディープ・トレンチをライニングする（その内側を覆う、line）誘電体ライナ（２１２、３１２）と、第１の導電性プレート（例えば、ｎ型ドーパント又はｐ型ドーパントで完全にドープされている場合には基板自体、或いは、トレンチの第３のセクションを囲み、かつ、ｎ型ドーパント又はｐ型ドーパントでドープされた基板内の領域）と、ディープ・トレンチの第３のセクション内の導電性充填材料を含む第２の導電性プレートとを含むことができる。
【００１２】
これらの実施形態の両方において、半導体構造体は、メモリ・デバイス（例えば、埋め込みダイナミック・アクセス・メモリ（ＤＲＡＭ）デバイス）をさらに含むことができる。このメモリ・デバイスは、同じウェハ上に形成され、キャパシタに電気的に接続されたトランジスタを含むことができる。具体的には、メモリ・デバイスは、ディープ・トレンチの第１のセクションに隣接し、導電性ストラップ（すなわち、ディープ・トレンチの第１のセクション及び第２のセクション内の導電性充填材料）を介してキャパシタに電気的に接続された、半導体層内のソース／ドレイン領域を含むトランジスタを含むことができる。さらに、ディープ・トレンチの第１のセクションが楕円形以外の形状（例えば、コーナー部を有する矩形形状）を含む場合、ソース／ドレイン領域は、コーナー部の１つに適合し、導電性ストラップとソース／ドレイン領域との間の接触表面積を最大にし、これにより、トランジスタとキャパシタとの間の抵抗が最小になる。
【００１３】
上述の半導体構造体を形成する方法の実施形態も開示される。この方法の実施形態はそれぞれ、基板（例えば、半導体オン・インシュレータ（ＳＯＩ）ウェハ）上にある絶縁体層上に半導体層を含む構造体を準備することを含む。次に、半導体層上にパッド層（例えば、随意的なパッド酸化物層及びパッド窒化物層）が形成され、パッド層上にハードマスク層が形成される。
【００１４】
次に、ハードマスク層、パッド層、半導体層、及び絶縁体層を通ってエッチングし、基板を露出させることを必要とする第１のエッチング・プロセスを行なうことができる。随意的に、この第１のエッチング・プロセス中、絶縁体層のすぐ下にある基板の上面をエッチングすることもできる。この第１のエッチング・プロセスを行なうことにより、半導体層内にディープ・トレンチの第１のセクションが形成され、絶縁体層内にディープ・トレンチの第２のセクションが形成され、該当する場合、基板内にディープ・トレンチの第３のセクションのオーバー・エッチングされた上部が形成される。
【００１５】
次に、半導体層内のトレンチの第１のセクション及び絶縁体層内のトレンチの第２のセクションの側壁をプルバックし（すなわち、基板表面に対して平行にエッチングして、半導体層及び絶縁体層の一部を除去し、トレンチの第１のセクション及び第２のセクションを広げ）、パッド層の縁部が第１のセクション及び第２のセクションの上に突き出るようにすることができる。この張出し部（オーバーハング）は、後のトレンチ・エッチング・プロセス（下記の説明を参照されたい）中、後に形成されるスペーサを損傷から保護するものである。さらに、基板内にトレンチの第３のセクションの上部が形成されるように、第１のエッチング・プロセス中に基板の上面がオーバー・エッチングされた（over-etched）場合、この上部の側壁をプルバックし（すなわち、基板に対して平行にエッチングして、基板の一部を除去し、トレンチの第３のセクションのこの上部を広げ）、後のエッチング・プロセス中に絶縁体層がスペーサによって保護されるのをさらに確実にすることもできる。
【００１６】
次に、（例えば、半導体層と後に形成されるスペーサとの間の）接着性を向上させ、応力を解放するために、ディープ・トレンチの第１のセクション、第２のセクション、及び該当する場合、第３のセクションの上部を、随意的にライナでライニングすることができる。次に、トレンチの第１のセクション及び第２のセクションの側壁（及び、該当する場合、第１のエッチング・プロセス中に基板の上面がエッチングされた場合、基板内のあらゆる露出された側壁）上に、スペーサ（例えば、窒化物スペーサ）が形成される。後のディープ・トレンチ・エッチング・プロセス（下記の説明を参照されたい）中にスペーサが保護されることをさらに確実にするために、スペーサ上に保護層を形成し、多層スペーサを形成することができる。この保護層は、スペーサより実質的に高いエッチング耐性を有する材料（例えば、酸化物）を含むことができ、例えば、堆積によって、又は、スペーサの上面を変換することによって形成することができる。
【００１７】
次に、第２のエッチング・プロセス（すなわち、ディープ・トレンチ・エッチング・プロセス）を行なうことができる。この第２のエッチング・プロセスは、スペーサが完全な状態のままであり、基板内にトレンチの第３のセクションが完全に形成されるように、基板をエッチングすることを含むことができる。随意的に、第２のエッチング・プロセスを行なった後、第３のセクション内の露出された基板の側壁をプルバックする（すなわち、基板表面に対して平行にエッチングして、基板の一部を除去し、トレンチの第３のセクションを広げる）ことができる。その結果、実施される種々のエッチング・プロセス及びプルバック・プロセスに応じて、ディープ・トレンチの異なるセクション（すなわち、第１、第２、及び第３のセクション）及び第３のセクションの異なる部分（すなわち、上部、中央部、及び下部）は、異なる深さにおいて異なる形状及び／又は異なる幅を有することができる。
【００１８】
例えば、この方法の１つの例示的な実施形態においては、第１のエッチング・プロセス中、半導体層、絶縁体層、及び基板の上面の全てがエッチングされる。次に、等方性エッチング・プロセス（例えば、化学的湿式エッチング）を用いて、半導体層内のトレンチの第１のセクションの側壁、絶縁体層内のトレンチの第２のセクションの側壁、及び基板内のトレンチの第３のセクションの上部の側壁の全てがプルバックされるので、これらは、楕円形状などのほぼ同じ形状（すなわち、同じ第１の形状）及びほぼ同じ幅（すなわち、同じ第１の幅）を有する。上述のように、多層スペーサが形成され、次に、第２のエッチング・プロセス及び随意的な基板のプルバック・プロセス中、基板内のトレンチの第３のセクションの部分が、異なる深さにおいて異なる形状及び随意的に異なる幅を有するように、基板をエッチングすることができる。つまり、第２のエッチング・プロセス及びプルバック・プロセス中、トレンチの第３のセクションの上部の側壁がスペーサによって保護され、トレンチの第３のセクションの中央部が、第１の形状（例えば、矩形形状又は八角形状）とは異なり、これより広い第２の形状を有するように、露出された基板をエッチングされ、随意的にプルバックされる。トレンチの第３のセクションの下部が、第１の形状とは異なり、第１の形状より広く、かつ、第２の形状（例えば、矩形形状）と同じ又は異なる第３の形状を有するように、基板をエッチングし、プルバックすることもできる。
【００１９】
この方法の別の例示的な実施形態においては、第１のエッチング・プロセス中、半導体層、絶縁体層、及び基板の上面が同じようにエッチングされる。しかしながら、この実施形態においては、等方性エッチング・プロセスを行なうことによって、トレンチの第１のセクションの側壁、トレンチの第３のセクションの上部の側壁をプルバックするのではなく、異方性エッチング・プロセス（例えば、水酸化アンモニウムを含有するエッチング液を用いる湿式エッチング）が行われる。従って、半導体層内のディープ・トレンチの第１のセクション、及び基板内のトレンチの第３のセクションのオーバー・エッチングされた上部は、第１の形状（例えば、矩形形状）を有し、絶縁体層内のディープ・トレンチの第２のセクションは、第１の形状とは異なる第２の形状（例えば、楕円形状）を有するようになる。
【００２０】
次に、前述の実施形態と同様に、多層スペーサが形成され、第２のエッチング・プロセス及び随意的なプルバック・プロセス中、ディープ・トレンチの第３のセクションの部分が、異なる深さにおいて異なる形状及び随意的に異なる幅を有するように、基板をエッチングすることができる。つまり、第２のエッチング・プロセス及びプルバック・プロセス中、トレンチの第３のセクションの上部の側壁は多層スペーサによって保護され、基板内のトレンチの第３のセクションの中央部が、第２の形状とは異なり、第１の形状と同じ又は異なる第３の形状（例えば、矩形形状又は八角形状）を有するように、基板をエッチングすることができる。トレンチの第３のセクションの下部が第１のセクション及び第３のセクションの上部と同じ第１の形状（例えば、矩形形状）を有するように、基板をさらにエッチングすることもできる。
【００２１】
一旦ディープ・トレンチが形成されると、基板内にキャパシタを形成することができる。具体的には、第１の導電性プレートを形成するために、基板がまだｎ型ドーパント又はｐ型ドーパントで高濃度にドープされていない場合、第３のセクションに隣接した基板の領域をドープし（例えば、ｎ型ドーパント又はｐ型ドーパントで）第１の導電性プレート（すなわち、埋め込みプレート）を形成することができる。このドーピング・プロセスは、第３のセクションの幅に適合させるように、露出された基板をプルバックする随意的なプロセスの前又は後に行なうことができる。次に、ディープ・トレンチを誘電体ライナ（２１２、３１２）でライニングし、導電性充填材料で充填して、ディープ・トレンチの第３のセクション内に第２の導電性プレートを形成することができる。
【００２２】
メモリ・デバイス（例えば、埋め込みダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）デバイス）を形成するように、キャパシタに隣接してトランジスタを形成することもできる。具体的には、トランジスタのソース／ドレイン領域が、ディープ・トレンチの第１のセクションに隣接した半導体内に配置され、かつ、導電性ストラップ（すなわち、ディープ・トレンチの第１のセクション及び第２のセクション内の導電性充填材料）を介して第３のセクション内のキャパシタに電気的に接続されるように、トランジスタを形成することができる。さらに、ディープ・トレンチの第１のセクションが楕円形状以外の形状（例えば、コーナー部を有する矩形形状、上述の第２の構造体の実施形態を参照されたい）を有するように形成された場合、ソース／ドレイン領域は、これが矩形形状の第１のセクションのコーナー部の１つに適合し、導電性ストラップとソース／ドレイン領域との間の接触表面積を最大にし、これにより、トランジスタとキャパシタとの間の抵抗が最小になるように形成することができる。
【００２３】
本発明のこれら及び他の態様及び目的は、以下の説明及び添付の図面と共に検討するとき、より良く認識され理解されるであろう。しかしながら、以下の説明は、本発明の好ましい実施形態及びその多くの特定の詳細を示すが、例証の目的で与えられ、限定を目的としないことを理解されたい。本発明の精神から逸脱することなく、本発明の実施形態の範囲内で多くの改変及び変更を行うことができ、本発明の実施形態はそのような変更の全てを含む。
【００２４】
本発明の実施形態は、図面を参照して、以下の詳細な説明からよりよく理解されるであろう。
【図面の簡単な説明】
【００２５】
【図１】埋め込みダイナミック・ランダム・アクセス・メモリ・デバイスを示す概略図である。
【図２】本発明のディープ・トレンチ構造体の実施形態を示す断面図（ａ）および平面図（ｂ）である。
【図３】本発明のディープ・トレンチ構造体の別の実施形態を示す断面図（ａ）および平面図（ｂ）である。
【図４】本発明のメモリ・デバイスの実施形態を示す概略図である。
【図５】本発明の別のメモリ・デバイスの実施形態を示す概略図である。
【図６】本発明の方法の実施形態を示すフロー図である。
【図７】部分的に完成したディープ・トレンチ構造体を示す概略図である。
【図８】部分的に完成したディープ・トレンチ構造体を示す概略図である。
【図９】図２におけるような部分的に完成したディープ・トレンチ構造体を示す断面図（ａ）および平面図（ｂ）である。
【図１０】部分的に完成したディープ・トレンチ構造体を示す概略図である。
【図１１】部分的に完成したディープ・トレンチ構造体を示す概略図である。
【図１２】部分的に完成したディープ・トレンチ構造体を示す概略図である。
【図１３】図３におけるような部分的に完成したディープ・トレンチ構造体を示す断面図（ａ）および平面図（ｂ）である。
【発明を実施するための形態】
【００２６】
本発明の実施形態並びにその種々の特徴及び利点の詳細は、添付図面に示され以下の記載で詳述される限定されない実施形態を参照して、より完全に説明される。図面に示された特徴は必ずしも一定の縮尺で描かれたものではないことに留意すべきである。周知の構成要素及び処理技術の記載は、本発明の実施形態を必要以上に不明瞭にしないように、省略されている。本明細書で用いられる例は、本発明の実施形態を実行できる方法の理解を容易にすること、及び、さらに当業者が本発明の実施形態を実行できるようにすることのみを意図している。従って、これらの例は、本発明の実施形態の範囲を限定するものと解釈すべきではない。
【００２７】
上述したように、埋め込みダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）技術は、新しく出現したシステム・オン・チップ（ＳｏＣ）製品において重要な役割を果たしている。図１を参照すると、ｅＤＲＡＭセル１００が、典型的には、例えば浅いトレンチ分離領域１７０内に埋め込まれた導電性ストラップ１３０によって、チャネル領域１２６、ゲート誘電体１２４、及びゲート導体１２２をさらに含むパス・トランジスタ１２０（すなわち、パス・ゲート・トランジスタ、アクセス・トランジスタ等）のソース／ドレイン領域１２９に接続されたディープ・トレンチ・キャパシタ１１０を含む。キャパシタ１１０は電荷を格納し、トランジスタ１２０は、キャパシタ１１０との間で、ストラップ１３０を介して電荷を転送する。ストレージ・キャパシタ１１０内の電荷の有無は、データ・ビットを表す。
【００２８】
同じチップ上にｅＤＲＡＭ及び論理ユニットを統合することによって、著しいシステム性能の向上が実証された。バルク・シリコン基板上でｅＤＲＡＭ技術の大成功が達成された場合、ｅＤＲＡＭを半導体オン・インシュレータ（ＳＯＩ）技術と統合することにより、高性能ＳＯＩサーバ・チップの性能がさらに高まる。しかしながら、ＳＯＩ  ｅＤＲＡＭ技術の開発は、重要な課題を与える。具体的には、この技術の開発のための初期の試みでは、ＳＯＩウェハのシリコン層１０３の下方にある埋め込み酸化物（ＢＯＸ）層１０２の大きなアンダーカット部１９０が原因で、頑丈なＳＯＩ  ｅＤＲＡＭチップを生成することができなかった。このＢＯＸ層１０２のアンダーカット部１９０は、結果として隣接するデバイス間の短絡及び／又はデバイスの信頼性問題をもたらす。
【００２９】
特許文献１は、ディープ・トレンチをエッチングする前、最初のトレンチ側壁上に窒化物側壁スペーサを形成することによって、ＢＯＸ層を保護する方法を教示する。しかしながら、窒化物スペーサ厚の制限があること、及び、シリコンと窒化物との間のエッチング選択性が制限されていることから、ディープ・トレンチ・エッチング中にこの窒化物スペーサが壊れることがある。具体的には、窒化物スペーサの厚さが増すと、後のディープ・トレンチ反応性イオン・エッチング（ＲＩＥ）においてスペーサが壊れる可能性が低減するが、このことは、事実上、トレンチ開口部のサイズを低減させることになる。ディープ・トレンチＲＩＥにさらなる課題を課すので、トレンチの縮小は望ましくない。トレンチの縮小はまた、トレンチの深さを低減させ、よって、トレンチ容量を低減させる。トレンチのサイズが１５０ｎｍ以下まで縮小されると、窒化物スペーサ厚の増大は、不可能ではないにしても極めて非現実的なものになる。典型的には、窒化物スペーサ厚の限界は、約１５ナノメートル（ｎｍ）である。一方、トレンチの深さは、通常、数ミクロン・メートル（ｕｍ）である。このような高アスペクト比（すなわち、ディープ・トレンチの深さと窒化物スペーサ厚の間の比）は、ディープ・トレンチ・エッチング中、窒化物スペーサを保護するために、シリコンと窒化物との間のエッチング選択性が十分に高くなければならないことを意味する。不幸なことに、現在の技術を用いて高い選択性を達成することは困難である。要約すれば、薄い窒化物、並びにシリコンと窒化物との間のエッチング選択性の制限は、窒化物スペーサが、ディープ・トレンチ・エッチングに耐え抜くことを困難にする。従って、壊れた窒化物スペーサの結果として、ＢＯＸ層の大きなアンダーカット部が生じ得る。
【００３０】
上記に鑑みて、改善されたディープ・トレンチ・キャパシタ構造体、及びこのディープ・トレンチ・キャパシタ構造体を組み込むメモリ・デバイス（例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）又は埋め込みＤＲＡＭ（ｅＤＲＡＭ））の実施形態が開示される。ディープ・トレンチ・エッチング・プロセスの後に絶縁体層が完全な状態のままであり、随意的に、ディープ・トレンチ・キャパシタのディープ・トレンチが、異なる深さにおいて異なる形状及びサイズを有するように、半導体オン・インシュレータ（ＳＯＩ）ウェハ上にディープ・トレンチ・キャパシタ及びメモリ・デバイスの実施形態が形成される。異なる深さにおいて異なる形状及びサイズを有するようにディープ・トレンチを形成することによって、キャパシタの容量を選択的に変えることができ、キャパシタを別のデバイス（例えば、ＤＲＡＭ又はｅＤＲＡＭデバイス内のパス・トランジスタのような、メモリ・デバイス内のトランジスタ）に接続する導電性ストラップの抵抗を低減させることができる。
【００３１】
ディープ・トレンチ・キャパシタ、及びこのディープ・トレンチ・キャパシタを組み込むメモリ・デバイスを形成する方法の実施形態も開示される。具体的には、ディープ・トレンチ・キャパシタの形成プロセス中、半導体オン・インシュレータ（ＳＯＩ）ウェハの絶縁体層が、スペーサ（例えば、窒化物スペーサ）によって保護される。しかしながら、スペーサを形成する前にＳＯＩ層及び絶縁体層の両方をプルバックすることによって、パッド層内の張出し部（オーバーハング）が生成される。この張出し部は、後に形成されるスペーサが、プラズマ及びイオンに衝突すること、及び、ディープ・トレンチ反応性イオン・エッチング（ＲＩＥ）プロセス中に壊れることを防ぐ。ＲＩＥプロセスの前にスペーサの上面に薄い保護層を形成し、これにより、多層スペーサを形成することによって、このスペーサをさらに保護することができる。保護層は、ディープ・トレンチＲＩＥプロセスに対してはるかに大きい抵抗を有するので、下にあるスペーサは完全な状態のままである。さらに、ＳＯＩウェハの各層をエッチングするのに用いられるプロセスを選択的に変えて、異なる層内の並びに異なる深さにおけるトレンチのサイズ及び形状を選択的に変え、トレンチ・キャパシタの容量、並びに、ディープ・トレンチ・キャパシタを別のデバイス（例えば、ＤＲＡＭ又はｅＤＲＡＭデバイス内のパス・トランジスタのような、メモリ・デバイス内のトランジスタ）に接続する埋め込み導電性ストラップの抵抗を選択的に変えることができる。
【００３２】
より特定的には、図２（ａ）及び図３（ａ）を参照すると、ディープ・トレンチ２５０、３５０を含む半導体デバイス２９５、３９５の実施形態が、開示される。具体的には、この構造体は、半導体層２０３、３０３と、半導体層２０３、３０３の下方にある絶縁体層２０２、３０２と、絶縁体層２０２、３０２の下方にある半導体基板２０１、３０１とを含む半導体オン・インシュレータ（ＳＯＩ）構造体（例えば、ＳＯＩウェハ）を含むことができる。
【００３３】
半導体層２０３、３０３及び基板２０１、３０１は、これらに限られるものではないが、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、本質的に式ＡｌＸ１ＧａＸ２ＩｎＸ３ＡｓＹ１ＰＹ２ＮＹ３ＳｂＹ４によって定められる組成を有するＩＩＩ−Ｖ族化合物半導体からなる材料（ここで、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３及びＹ４は、各々がゼロより大きいか又はゼロと等しく、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（１は、相対的な総モル量である）である、相対的比率を表す）、及び本質的に組成ＺｎＡ１ＣｄＡ２ＳｅＢ１ＴｅＢ２を有する１つ又は複数のＩＩ−ＶＩ族化合物半導体からなる材料（ここで、Ａ１、Ａ２、Ｂ１及びＢ２は、各々がゼロより大きいか又はゼロと等しく、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（１は、総モル量である）である、相対的比率である）を含む、１つ又は複数の半導体材料を含むことができる。
【００３４】
さらに、半導体層２０３、３０３及び基板２０１、３０１の一部又は全体は、アモルファス、多結晶、又は単結晶とすることができる。半導体層２０３、３０３及び基板２０１、３０１の一部又は全体を歪ませることもできる。最終的に、半導体層２０３、３０３及び基板２０１、３０１は、同じ材料又は異なる材料を含むことができ、同じ結晶配向又は異なる結晶配向を有することができる。
【００３５】
絶縁体層２０２、３０２は、これらに限られるものではないが、酸化シリコン、窒化シリコン、酸窒化シリコン、及び適切な高ｋ材料を含む１つ又は複数の誘電体材料を含むことができる。高ｋ材料の例は、これらに限られるものではないが、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、及びニオブ酸鉛亜鉛のような金属酸化物を含む。
【００３６】
一実施形態において、半導体オン・インシュレータ構造体は、半導体層２０３、３０３、シリコンを含む基板２０１、３０１、及び埋め込みシリコン酸化物（ＢＯＸ）層を含む絶縁体層２０２、３０２を有するシリコン・オン・インシュレータ・ウェハを含むことができる。
【００３７】
ディープ・トレンチ２５０、３５０は、少なくとも３つの異なるセクション２５１−２５３、３５１−３５３を含むことができ、導電性充填材料２１５、３１５で充填することができる。導電性充填材料２１５、３１５は、例えば、多結晶又はアモルファス・シリコン、ゲルマニウム、シリコンゲルマニウム、金属（例えば、タングステン、チタン、タンタル、ルテニウム、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、タングステンシリサイド、窒化タングステン、窒化チタン、窒化タンタル、酸化ルテニウム、コバルトシリサイド、ニッケルシリサイド）、又はこれらの材料の任意の適切な組み合わせを含むことができる。導電性充填材料２１５、３１５はさらに、ｐ型ドーパント（例えば、ホウ素（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及び／又はタリウム（Ｔｌ））でドープすることができ、或いは、ｎ型ドーパント（例えば、リン（Ｐ）、ヒ素（Ａｓ）、及び／又はアンチモン（Ｓｂ））で高濃度にドープすることができる。
【００３８】
ディープ・トレンチ２５０、３５０の第１のセクション２５１、３５１は、半導体層２０３、３０３を通って延びることができる。ディープ・トレンチ２５０、３５０の第２のセクション２５２、３５２は、絶縁体層２０２、３０２を通って延びることができる。ディープ・トレンチ２５０、３５０の第３のセクション２５３、３５３は、基板２０１、３０１を通って延びることができる。異なるセクション２５１−２５３、３５１−３５３、並びに第３のセクション２５３、３５３の異なる部分２６１−２６３、３６１−３６３は、異なる深さにおいて異なる形状及び／又は異なる幅を有することができる。
【００３９】
例えば、それぞれ図２（ａ）及び図２（ｂ）における半導体構造体２９５の断面図及び平面図を組み合わせて参照すると、一実施形態において、第１のセクション２５１、第２のセクション２５２、及び絶縁体２０２に隣接したディープ・トレンチ２５０の第３のセクション２５３の上部２６１（すなわち、第１の部分）は全て同じ形状（すなわち、同じ第１の形状）を有することができる。具体的には、これらは、それぞれ楕円形状（形状Ｂ１−Ｂ１、Ｃ１−Ｃ１、及びＤ１−Ｄ１を参照されたい）を有することができる。上部２６１の下方にある第３のセクション２５３の中央部２６２（すなわち、第２の部分）は、第１の形状とは異なる第２の形状を有することができる。具体的には、中央部２６２は、八角形状（形状Ｅ１−Ｅ１を参照されたい）又は矩形（形状Ｅ１’−Ｅ１’を参照されたい）を有することができる。中央部２６２の下方にある第３のセクション２５３の下部２６３（すなわち、第３の部分）は、第１の形状とは異なり、かつ、第２の形状と同じ又は異なる第３の形状を有することができる。具体的には、下部２６３は、矩形形状（形状Ｆ１−Ｆ１を参照されたい）を有することができる。
【００４０】
この実施形態においては、セクション２５１−２５３の各々は、ほぼ同じ幅を有することができる。しかしながら、ディープ・トレンチの幅は、セクション間で、及び、セクション内の異なる部分間で異なることもある。例えば、第３のセクション２５３全体は、第１のセクション２５１及び第２のセクション２５２より広くすること又は狭くすることができる。代替的に、図２（ａ）−図２（ｂ）に示されるように、第１のセクション２５１、第２のセクション２５２、及び第３のセクション２５３の上部２６１（すなわち、第１の部分）はそれぞれ、ほぼ同じ幅２８１（すなわち、同じ第１の幅）を有することができ、ディープ・トレンチ２５０の第３のセクション２５３の中央部２６２及び下部２６３（すなわち、第２の部分及び第３の部分）は、より広くする（すなわち、第１の幅２８１より広く、同じ第２の幅２８２を有する）ことができ（示されるように）、或いは、より狭くする（すなわち、第１の幅２８１より狭く、同じ第２の幅２８２を有する）ことができる。
【００４１】
それぞれ図３（ａ）及び図３（ｂ）における半導体構造体３９５の断面図及び平面図を組み合わせて参照すると、別の実施形態において、第１のセクション３５１、及び随意的に、絶縁体層３０２に隣接した第３のセクション３５３の上部３６１（すなわち、第１の部分）はそれぞれ、ほぼ同じ形状（すなわち、第１の形状）を有することができる。具体的には、第１の形状は、矩形形状（形状Ｂ１−Ｂ１及びＤ１−Ｄ１を参照されたい）とすることができる。第２のセクション３５２は、第１の形状とは異なる第２の形状を有することができる。具体的には、第２の形状は、楕円形状とすることができる（形状Ｃ１−Ｃ１を参照されたい）。さらに、上部３６１の下方にある第３のセクション３５３の中央部３６２（すなわち、第２の部分）は、第２の形状とは異なる、第１の形状と同じ又は第１の形状とは異なる第３の形状を有することができる。具体的には、この第３の形状は、八角形状（形状Ｅ１−Ｅ１を参照されたい）又は矩形（形状Ｅ１’−Ｅ１’を参照されたい）を有することができる。中央部３６２の下方にある第３のセクション３５３の下部３６３（すなわち、第３の部分）は、第１のセクション３５１と同じ（矩形の）形状を有することができる。最終的には、中央部３６２の下方にある第３のセクション３５３の下部３６３（すなわち、第３の部分）は、第３のセクション３５３の中央部３６２と同じ形状又は異なる形状を有することができる。
【００４２】
前述した実施形態と同様に、この実施形態においては、セクション３５１−３５３の各々は、ほぼ同じ幅（例えば、図３（ａ）−図３（ｂ）に示されるような）を有することができる。しかしながら、ディープ・トレンチの幅は、セクション間で、及び、セクション内の異なる部分間で異なることもある。例えば、第３のセクション３５３全体は、第１のセクション３５１及び第２のセクション３５２より広くすること又は狭くすることができる。代替的に、プロセス及び用途によって、第１のセクション３５１、第２のセクション３５２、及び第３のセクション３５３の上部３６１（すなわち、第１の部分）はそれぞれ、ほぼ同じ幅（すなわち、同じ第１の幅）を有することができ、ディープ・トレンチ３５０の第３のセクション３５３の中央部３６２及び下部３６３（すなわち、第２の部分及び第３の部分）は、より広くすること又はより狭くすることができる。
【００４３】
再び図２（ａ）及び図３（ａ）を参照すると、両方の実施形態において、半導体デバイス２９５、３９５は、基板２１０、３１０内のキャパシタ２１０、３１０を含むことができ、特に、このキャパシタ２１０、３１０は、ディープ・トレンチ２５０、３５０の第３のセクション２５３、３５３を用いて形成される。具体的には、このキャパシタ２１０、３１０は、ディープ・トレンチ２５０、３５０をライニングする（内側を覆う)ノード誘電体ライナ２１２、３１２と、ｎ型ドーパント又はｐ型ドーパントで高濃度ドープされた基板２０１、３０１、又は、基板内の埋め込みプレートのいずれかを含む第１の導電性プレート２１１、３１１（すなわち、ディープ・トレンチ２５０、３５０の第３のセクション２５３、３５３を囲むシリコン基板２０１、３０１内の高濃度にドープされたｎ型又はｐ型ドープ領域のような、ディープ・トレンチの第３のセクションに隣接した基板内の導電性領域）と、ディープ・トレンチ２５０、３５０の第３のセクション２５３、３５３内の導電性充填材料２１５、３１５を含む第２の導電性プレート２１３、３１３とを含むことができる。
【００４４】
異なる深さにおけるディープ・トレンチの異なるセクションの形状及び幅を変えることによって、キャパシタの容量を選択的に変えることができる。具体的には、ディープ・トレンチの第１のセクション２５１、３５１及び第２のセクション２５２、３５２より広いディープ・トレンチの第３のセクション２５３、３５３の少なくとも中央部２５２、３６２及び下部２６３、３６３を形成することによって、半導体層２０３、３０３内に形成された付加的なデバイスを侵害することなく、キャパシタ２１０、３１０の容量を増大させることができる。
【００４５】
埋め込みダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）デバイス２００（図４を参照されたい）又は３００（図５を参照されたい）のようなメモリ・デバイス内に、半導体デバイス２９５、３９５をさらに組み込むことができる。このメモリ・デバイス２００、３００は、同じウェハ上に形成され、キャパシタ２１０、３１０に電気的に接続されたトランジスタ２２０、３２０（例えば、金属酸化膜半導体電界効果トランジスタ）を含むことができる。具体的には、メモリ・デバイス２００、３００は、半導体層２０３、３０３内のソース／ドレイン領域２２９及び２２９’、３２９及び３２９’と、チャネル領域２２６、３２６と、ゲート誘電体２２４、３２４と、ゲート導体２２２、３２２とを含むトランジスタ２２０、３２０を含むことができる。ソース／ドレイン領域２２９及び３２９は、ディープ・トレンチの第１のセクション２５１、３５１に隣接しており、導電性ストラップ２３０、３３０（すなわち、ディープ・トレンチの第１のセクション２５１、３５１及び第２のセクション２５２、３５２内の導電性充填材料２１５、３１５）を介して、キャパシタ２１０、３１０に電気的に接続される。
【００４６】
この導電性ストラップ２３０、３３０は、半導体層２０３、３０３内の浅いトレンチ分離領域２７０、３７０の形成によるメモリ・デバイス２００、３００の形成中、特に、第１のセクション２５１、３５１の上部内に埋め込むことができることに留意すべきである。
【００４７】
さらに、図５に示されるように、ディープ・トレンチの第１のセクション３５１が、半導体構造体３９５におけるような楕円形状以外の形状（例えば、コーナー部を有する矩形形状、図３（ａ）−図３（ｂ）のＢ１−Ｂ１を参照されたい）を含む場合、ソース／ドレイン領域３２９は、矩形の第１のセクションのコーナー部３３１の１つに適合し、導電性ストラップ３３０とソース／ドレイン領域３２９との間の接触表面積を最大にし、これにより、トランジスタ３２０とキャパシタ３１０との間の抵抗を最小にすることができる。
【００４８】
図６を参照すると、上述した半導体構造体を形成する方法の実施形態も開示される。図６の６０２を参照すると、この方法の実施形態はそれぞれ、基板２０１、３０１上にある絶縁体層２０２、３０２上の半導体層２０３、３０３を有する、半導体オン・インシュレータ（ＳＯＩ）ウェハのような構造体を準備することを含む。次に、例えば、随意的なパッド酸化物層及びパッド窒化物層を含むパッド層２０４、３０４が、半導体層２０３、３０３上に形成され、ハードマスク層２０５、３０５（例えば、別の酸化物層）が、パッド窒化物層上に形成される（図７を参照されたい）。
【００４９】
準備されるウェハ構造体の半導体層２０３、３０３及び基板２０１、３０１はそれぞれ、これらに限られるものではないが、シリコン、ゲルマニウム、シリコンゲルマニウム、炭化シリコン、基本的に式ＡｌＸ１ＧａＸ２ＩｎＸ３ＡｓＹ１ＰＹ２ＮＹ３ＳｂＹ４によって定められる組成を有するＩＩＩ−Ｖ族化合物半導体からなる材料（ここで、Ｘ１、Ｘ２、Ｘ３、Ｙ１、Ｙ２、Ｙ３及びＹ４は、各々がゼロより大きいか又はゼロと等しく、Ｘ１＋Ｘ２＋Ｘ３＋Ｙ１＋Ｙ２＋Ｙ３＋Ｙ４＝１（１は、相対的な総モル量である）である、相対的比率を表す）、及び本質的に組成ＺｎＡ１ＣｄＡ２ＳｅＢ１ＴｅＢ２を有する１つ又は複数のＩＩ−ＶＩ族化合物半導体からなる材料（ここで、Ａ１、Ａ２、Ｂ１及びＢ２は、各々がゼロより大きいか又はゼロと等しく、Ａ１＋Ａ２＋Ｂ１＋Ｂ２＝１（１は、総モル量である）である、相対的比率である）を含む、１つ又は複数の半導体材料を含むことができる。
【００５０】
さらに、半導体層２０３、３０３及び基板２０１、３０１の一部又は全体は、アモルファス、多結晶、又は単結晶とすることができる。半導体層２０３、３０３及び基板２０１、３０１の一部又は全体を歪ませることもできる。最終的に、半導体層２０３、３０３及び基板２０１、３０１は、同じ材料又は異なる材料を含むことができ、同じ結晶配向又は異なる結晶配向を有することができる。
【００５１】
準備されるウェハ構造体の絶縁体層２０２、３０２は、これらに限られるものではないが、酸化シリコン、窒化シリコン、酸窒化シリコン、及び高ｋ材料を含む、１つ又は複数の材料を含むことができる。適切な高ｋ材料の例は、これらに限られるものではないが、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、及びニオブ酸鉛亜鉛を含む、１つ又は複数の誘電体材料を含むことができる。
【００５２】
一実施形態において、半導体オン・インシュレータ構造体は、半導体層２０３、３０３と、シリコンを含む基板２０１、３０１と、埋め込みシリコン酸化物（ＢＯＸ）層を含む絶縁体層２０２、３０２とを有するシリコン・オン・インシュレータ・ウェハを含むことができる。
【００５３】
次に、図６の６０４を参照すると、ハードマスク層２０５、３０５、パッド層２０４、３０４、半導体層２０３、３０３、絶縁体層２０２、３０２を通ってエッチングし、基板２０１、３０１を露出させることを必要とする第１のエッチング・プロセスを行なうことができる（図８を参照されたい）。この第１のエッチング・プロセスは、任意のパターン形成技術（例えば、従来のリソグラフィ）及びエッチング技術（例えば、エッチングが指向性（方向性）を有する（すなわち、基板に対してほぼ垂直である）選択的反応性イオン・エッチング（ＲＩＥ））を用いて達成することができる。随意的に、この第１のエッチング・プロセス６０４中、絶縁体層２０２、３０２のすぐ下の基板２０１、３０１の上面をエッチングすることもできる。従って、この第１のエッチング・プロセスを行なうことにより、半導体層２０３、３０３内にディープ・トレンチ２５０、３５０の第１のセクション２５１、３５１が形成され、絶縁体層２０２、３０２内にディープ・トレンチ２５０、３５０の第２のセクション２５２、３５２が形成され、該当する場合、基板２０１、３０１内にディープ・トレンチ２５０、３５０の第３のセクション２５３、３５３の上部２６１、３６１（すなわち、第１の部分）が形成される。第１のエッチング・プロセスのエッチング条件に応じて、トレンチの側壁は、垂直なものにすることができ（すなわち、半導体層内のトレンチの第１のセクション及び絶縁体層内のトレンチの第２のセクションが、実質的に同じ幅を有する）、或いは僅かにテーパ状のものにすることもできる（すなわち、トレンチの幅は、トレンチの第１のセクションからトレンチの第２のセクションへと徐々に減少する）。
【００５４】
次に、図６の６０６を参照すると、半導体層内のトレンチの第１のセクション及び絶縁体層内のトレンチの第２のセクションの側壁をプルバックする（すなわち、基板表面に対して平行にエッチングして、半導体層及び絶縁体層の部分を除去し、これにより、トレンチの第１のセクション及び第２のセクションを広げる）ことができる。つまり、トレンチの第１のセクション内の半導体層の部分を除去し（すなわち、基板に対してほぼ平行にエッチングし）、トレンチの第２のセクション内の絶縁体層の部分を除去し（すなわち、基板に対してほぼ平行にエッチングし）、パッド層の縁部が第１のセクション及び第２のセクションの上に突き出るようにする。具体的には、側壁をプルバックすることによって、パッド窒化物層内の張出し部が生成される。この張出し部は、後に形成されるスペーサ（下記の説明を参照されたい）が、従って絶縁体層が、後の第２のエッチング・プロセス（すなわち、ディープ・トレンチ・エッチング・プロセス、下記のプロセス６１４の説明を参照されたい）の結果として損傷するのを防止する。さらに、第１のエッチング・プロセス中に基板の上面を過剰にエッチングし、基板内にトレンチの第３のセクションの上部を形成した場合、半導体層のプルバックと同時にプロセス６０６において、トレンチの第３のセクションの上部もプルバックし（すなわち、基板表面に対して平行にエッチングして、基板の一部を除去し、トレンチの第３のセクションのこの上部を広げ）、第２のエッチング・プロセス中に絶縁体層がスペーサによって保護されるのをさらに確実にすることができる。
【００５５】
プルバック・プロセス６０６を行なった後、ディープ・トレンチの第１のセクション及び第２のセクション（及び、該当する場合、図６の６０８を参照して、第３のセクションの上部）をライナ（例えば、酸化物ライナ又は窒化物ライナ）でライニングし、半導体層（例えば、シリコン層）と後に形成されるスペーサ（例えば窒化物スペーサ、下記のプロセス６１０の説明を参照されたい）との間の接着性を向上させ、応力を解放することができる。次に、スペーサ（例えば、窒化物スペーサ）が、第１のセクションの側壁、第２のセクションの側壁、及び、該当する場合、基板内のあらゆる露出された側壁（例えば、第１のエッチング・プロセス中に基板の上面がエッチングされた場合）上に形成される（図６のプロセス６１０）。後のエッチング・プロセス（すなわち、ディープ・トレンチ・エッチング・プロセス、下記のプロセス６１４の説明を参照されたい）中に、スペーサ、よって絶縁体層の保護をさらに確実にするために、スペーサ上にスペーサ保護層を形成し、これにより、多層スペーサを形成することができる（図６のプロセス６１２）。このスペーサ保護層は、スペーサを形成するのに用いられる材料（例えば、窒化物）より実質的に大きいエッチング抵抗を有する誘電体材料（例えば、酸化物）を含むことができる。
【００５６】
より具体的には、プロセス６１０−６１２において多層スペーサを形成するために、好ましくは窒化物材料を含むスペーサ、及び、好ましくは酸化物材料又は窒化物材料を含む随意的な下にあるライナは、これらに限られるものではないが、酸化、窒化、化学気相堆積（ＣＶＤ）、低圧ＣＶＤ（ＬＰＣＶＤ）、プラズマ支援ＣＶＤ（ＰＥＣＶＤ）、オゾンテトラエチルオルソシリケート（ＴＥＯＳ）堆積、原子層堆積（ＡＬＤ）、急速熱堆積（ＲＴＰ）を含むいずれかの通常の技術によって形成することができる。窒化物材料の厚さは、約２ｎｍから２０ｎｍまで、より好ましくは約１０ｎｍから１５ｎｍまでとすることができる。存在する場合、随意的な下にある酸化物ライナは、約２ｎｍから２０ｎｍまで、より好ましくは約２ｎｍから５ｎｍまでの厚さを有することができる。
【００５７】
下にあるスペーサ材料より実質的に高いエッチング耐性を有するスペーサ保護層は、これらに限られるものではないが、酸化物（例えば、酸化シリコン）、金属（例えば、タングステン、チタン、タンタル、ルテニウム、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金）、金属化合物材料（例えば、窒化タンタル、窒化チタン、タングステンシリサイド、窒化タングステン、窒化チタン、窒化タンタル、コバルトシリサイド、ニッケルシリサイド）含む１つ又は複数の材料を含むことができる。スペーサ保護層は、これらに限られるものではないが、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、高密度プラズマ化学気相堆積（ＨＤＰＣＶＤ）、準常圧化学気相堆積（ＳＡＣＶＤ）、急速熱化学気相堆積（ＲＴＣＶＤ）、高温酸化物堆積（ＨＴＯ）、低温酸化物堆積（ＬＴＯ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ）、有機金属化学気相堆積（ＭＯＣＶＤ）、物理気相堆積、スパッタリング、めっき、蒸着、イオンビーム堆積、電子ビーム堆積、及びレーザ支援堆積を含む、いずれかの適切な技術によって形成することができる。
【００５８】
上述のように、スペーサ保護層は、酸化シリコン材料を含むことができる。具体的には、酸化物スペーサ保護層は、化学気相堆積（ＬＰＣＶＤ）、原子層堆積（ＡＬＤ）、高温酸化物堆積（ＨＴＯ）、又は低温酸化物堆積（ＬＴＯ）のような従来の堆積技術によって形成することができる。代替的に、一部分（すなわち、下にある窒化物スペーサの露出面）を酸化物に変換することによって、酸化物スペーサ保護層を形成することもできる。このことは、インサイチュ蒸気生成（in-situ steam generation、ＩＳＳＧ）、ラジカル・ベースの酸化、湿式酸化、乾式酸化のような酸化によって達成することができる。最終的には、酸化物スペーサ保護層は、最初に窒化物層上にアモルファス又は多結晶シリコンを堆積させ、次に、酸化によりシリコン層を酸化シリコンに変換することによって形成することもできる。
【００５９】
次に、スペーサ保護層、スペーサ層、及び随意的なライナをエッチングして、半導体オン・インシュレータ（ＳＯＩ）層（すなわち、半導体層２０３）内のトレンチの第１のセクション２５１の側壁、埋め込み酸化物（ＢＯＸ）層（すなわち、絶縁体層２０２）内のトレンチの第２のセクション２５２の側壁、及び、該当する場合、基板２０１内のトレンチの第３のセクション２５３の上部２６１の側壁を覆う多層スペーサを形成することができる。
【００６０】
次に、図６のプロセス６１４を参照すると、第２のエッチング・プロセスを行なうことができる。この第２のエッチング・プロセスは、スペーサが完全なまま（無傷）であり、ディープ・トレンチの第３のセクションが第２のセクションの下方の基板内に完全に形成されるように、基板内に垂直方向に（すなわち、基板に対してほぼ垂直に）エッチングすることを含むことができる。つまり、第１のエッチング・プロセス中、トレンチの第３のセクションの上部がエッチングされなかった場合、トレンチの第３のセクションの上部、中間部、及び下部（すなわち、それぞれ第１の部分、第２の部分、及び第３の部分）が基板内にエッチングされる。代替的に、第１のエッチング・プロセス中、トレンチの第３のセクションの上部が形成された場合、ディープ・トレンチの第３のセクションの中央部（すなわち、第２の部分）が、上部の下方にエッチングされ、下部（すなわち、第３の部分）が、中央部の下方にエッチングされる。この第２のエッチング・プロセス６１４は、反応性イオン・エッチング（ＲＩＥ）プロセスのような通常のプロセスを用いて達成することができる。エッチング条件によって、第２のエッチング・プロセスによって生成されるトレンチの第３のセクションの幅は、トレンチの第３のセクションの深さに沿ってほぼ同じであるか又はこれに沿って変化する。
【００６１】
随意的に、プロセス６１４において第２のエッチング・プロセスを行なった後、露出した基板の側壁をプルバックして、ディープ・トレンチの第３のセクションの幅を変えることができる（プロセス６１６）。つまり、第３のセクション内の基板の一部を除去し（すなわち、基板に対してほぼ平行にエッチングし）、トレンチを広げることができる。
【００６２】
第２のエッチング・プロセス６１４及び随意的なプルバック・プロセス６１６中、多層スペーサのスペーサ保護層の全て又は一部を消滅させることがある。しかしながら、スペーサ保護層の酸化物と、パッド層２０４内の張出し部と結合した基板のシリコンとの間の優れたエッチング選択性は、プロセス６１４−６１６においてディープ・トレンチ２５０が完全に形成された後に、下にある窒化物スペーサが完全な状態のままであることを保証する。従って、実施される種々のエッチング・プロセス及びプルバック・プロセスに応じて、ディープ・トレンチの異なるセクション（すなわち、第１のセクション、第２のセクション、及び第３のセクション）、並びに第３のセクションの異なる部分（すなわち、上部、中間部、及び下部）が、異なる深さにおいて異なる形状及び／又は異なる幅を有することができる。
【００６３】
例えば、この方法の一実施形態において、第１のエッチング・プロセス（図６の６０４及び図８）中、ハードマスク層２０５、パッド層２０４、半導体層２０３、絶縁体層２０２、及び基板２０１の上面が全て、基板に対してほぼ垂直にエッチングされる。上述のように、このステップ６０４は、従来のリソグラフィ及び選択的ＲＩＥ技術を用いて達成することができる。次に、半導体層２０３内の第１のセクションの側壁、絶縁体層２０２内のトレンチ２５０の第２のセクション２５２の側壁、及び基板２０１内のトレンチ２５０の第３のセクション２５３の上部２６１の側壁を全てプルバックし（すなわち、基板に対してほぼ垂直にエッチングして、半導体層、絶縁体層、及び基板の一部を除去し、これにより、トレンチの第１のセクション、第２のセクション、及び第３のセクションの上部を広げ、これらがほぼ同じ第１の形状及びほぼ同じ第１の幅を有するようにする（図６の６１７）。
【００６４】
具体的には、図９（ａ）の断面図及び図９（ｂ）の平面図に示されるように、ハードマスク層２０５、パッド層２０４、半導体層２０３、絶縁体層２０２、及び基板２０１の上部２６１を通る、第１のエッチング・プロセス６０４の後のトレンチ２５０の形状は、楕円形状になる（形状Ａ０−Ａ０、Ａ１−Ａ１、Ｂ１−Ｂ１、Ｃ１−Ｃ１及びＤ１−Ｄ１を参照されたい）。この楕円形状は、等方性プルバック・プロセスを用いて保持することができる。つまり、等方性プルバック・プロセスを用いて、種々のセクションの側壁をプルバックすることができるので、半導体層２０３内の第１のセクション２５１、絶縁体層２０２内の第２のセクション２５２、及び基板２６１内の第３のセクションの上部２６１において、トレンチの形状は楕円形のままである（形状Ｂ１−Ｂ１、Ｃ１−Ｃ１、及びＤ１−Ｄ１を参照されたい）。さらに、等方性プルバック・プロセスは、形状Ｂ１−Ｂ１、Ｃ１−Ｃ１、及びＤ１−Ｄ１の幅が同じままであり、かつ、形状Ｂ１−Ｂ１、Ｃ１−Ｃ１、及びＤ１−Ｄ１の側壁が整合されたままであるように行なうことができる。従って、パッド窒化物層２０４内のトレンチの幅（Ａ１−Ａ１を参照されたい）は、下方のセクション２５１、２５２、２５３内のトレンチの幅より狭く、さらに、パッド層２０４の縁部２０６は、保護用張出し部を形成する。
【００６５】
より具体的には、プロセス６１７中、硝酸フッ化水素酸を含有するエッチング液を用いる湿式シリコン・エッチング・プロセスによって、ＳＯＩ層（すなわち、半導体層２０３）内のトレンチ２５０の第１のセクション２５１の側壁、及びシリコン基板２０１内のトレンチ２５０の第３のセクション２５３の上部２６１の側壁を同時にプルバックする（すなわち、基板に対してほぼ平行にエッチングし、ＳＯＩ層及び基板の一部を除去し、これにより、トレンチの第１のセクション及び第３のセクションの上部を広げる）ことができる。代替的に、このプルバックのために、プラズマ・エッチング又は化学的ダウンストリーム・エッチング（ＣＤＥ）を用いることもできる。
【００６６】
緩衝フッ化水素酸（ＢＨＦ）又は希釈フッ化水素酸（ＤＨＦ）のようなフッ化水素酸（ＨＦ）を含有するエッチング液を用いる従来の湿式酸化物エッチング・プロセスを用いて、埋め込み酸化物（ＢＯＸ）層（すなわち、絶縁体層２０２）内のトレンチ２５０の第２のセクション２５２の側壁をプルバックする（すなわち、基板に対してほぼ平行にエッチングして絶縁体層の一部を除去し、これにより、トレンチの第２のセクションを広げる）ことができる。代替的に、プラズマ・エッチング又は乾式化学的酸化物除去のような乾式エッチング・プロセスを用いて、ＢＯＸ層２０２をプルバックする（すなわち、基板に対してほぼ平行にエッチングする）ことができる。
【００６７】
ＢＯＸ層２０２内のトレンチの第２のセクション２５２の側壁のプルバック、並びに、ＳＯＩ層２０３内のトレンチの第１のセクション２５１の側壁及びトレンチの第３のセクション２５３の上部２６１の側壁のプルバックは、２つの別個のプロセスで完了することができる。代替的に、第２のセクション２５２の側壁のプルバック、並びに第１のセクション２５１及び第３のセクションの上部２６１のプルバックは、２つのステップを含む統合プロセスで完了することができる。例えば、ＢＨＦエッチングに続いて硝酸フッ化水素酸エッチングを行なう、或いは代替的に、硝酸フッ化水素酸エッチングに続いてＢＨＦエッチングを行なう統合プロセスを用いることもできる。ＢＯＸ層２０２及びＳＯＩ層２０３（及び、基板２０１内の第３のセクション２５３のオーバー・エッチングされた上部２６１）を等方性にプルバックすることによって、トレンチは、パッド窒化層２０４の下方でより広くなるものの、形状は同じままである。ＢＯＸ層２０２内の第２のセクション２５２、ＳＯＩ層２０３内の第１のセクション２５１、及び基板２０１内の第３のセクション２５３の上部２６１の側壁は全て、ほぼ同じ量だけプルバックされる（すなわち、基板に対してほぼ平行にエッチングされる）ので、ディープ・トレンチ２５０の第１のセクション２５１、ディープ・トレンチ２５０の第２のセクション２５２、及びディープ・トレンチ２５０の第３のセクション２５３の上部２６１における側壁が整合（位置合わせ）される。
【００６８】
図１０を参照すると、第１のエッチング・プロセス６０４の後、ステップ６０８−６１２に関して上述されたように、随意的なライナ２４０（例えば、酸化物又は窒化物ライナ）を形成し、続いてスペーサ２４１（例えば、窒化物スペーサ層）及びスペーサ保護層２４２（酸化物スペーサ保護層）を形成することができる。一実施形態においては、随意的なライナ２４０は、熱酸化又は化学的酸化によって形成された酸化シリコンを含む。一実施形態においては、随意的なライナ２４０は、熱窒化によって形成された窒化シリコンを含む。一実施形態においては、スペーサ２４１の下にライナは形成されない。一実施形態においては、スペーサ２４１は、化学気相成長（ＣＶＤ）によって又は熱窒化によって形成された窒化シリコンを含む。一実施形態においては、スペーサ保護層２４２は、窒化物スペーサの一部を酸化物に変換するために、ラジカル・ベースの酸化又はインサイチュ蒸気生成（ＩＳＳＧ）酸化によって形成された酸化シリコンを含む。一実施形態においては、スペーサ保護層２４２は、化学気相成長（ＣＶＤ）によって形成される。随意的に、各層又は全ての層を形成した後、１又は複数のアニール・プロセスを行なうことができる。
【００６９】
随意的なライナ２４０が省略される（すなわち、示されていない）図１１を参照すると、残りの材料２４１−２４２が、ＳＯＩ層（すなわち、半導体層２０３）内のトレンチ２５０の第１のセクション２５１の側壁、埋め込み酸化物（ＢＯＸ）層（すなわち、絶縁体層２０２）内のトレンチの第２のセクション２５２の側壁、及び基板２０１内のトレンチの第３のセクション２５３の上部２６１の側壁を覆う多層スペーサを形成するように、スペーサ保護層２４２及びスペーサ層２４１がエッチングされる（図６のステップ６０８−６１２を参照されたい）。
【００７０】
次に、この方法の実施形態における第２のエッチング・プロセス６１４及びプルバック・プロセス６１６中、ディープ・トレンチ２５０の第３のセクション２５３の部分２６１−２６３が異なる深さにおいて異なる形状を有するように、基板２０１がエッチングされる（ステップ６１８を参照されたい）。つまり、上述のように、プロセス６１７中、第１のセクション２５１、第２のセクション２５２、及び第３のセクション２５３の上部２６１の第１の形状は、楕円形状を含むことができる。しかしながら、図２（ａ）−図２（ｂ）を参照すると、第２のエッチング・プロセス６１４中、基板２０１は、トレンチ２５０の第３のセクション２５３の中央部２６２（すなわち、上部２６１の下方にあるトレンチの第３のセクションの第２の部分）が第１の形状とは異なる第２の形状を有し、かつ、トレンチ２５０の第３のセクション２５３の下部２６３（すなわち、中央部の下方の第３のセクションの第３の部分）が第１の形状とは異なり、第２の形状と同じ又は異なる第３の形状を有するようにエッチングすることができる。
【００７１】
異なる結晶配向における異なるエッチング速度のため、異なる深さにおいて異なる形状を有するトレンチ２５０のエッチングを実現することができる。例えば、図２（ｂ）を参照すると、ボトルネックの下方（すなわち、上部２６１の下方）の領域において交互する｛１１０｝面及び｛１００｝面をもつ八角形状（形状Ｅ１−Ｅ１を参照されたい）、又は、全てが｛１００｝面である矩形形状（形状Ｅ１’−Ｅ１’を参照されたい）を有するように、トレンチ２５０の第３のセクション２５３の中央部２６２を形成することができる。ウェハ面が｛１００｝面の１つに属するとき、トレンチ２５０の形状はさらに、同じ状態のままであってもよく、或いは、例えば、八角形状から、トレンチ底部に近い領域において全てが｛１１０｝面である矩形形状（形状Ｆ１−Ｆ１を参照されたい）に変わってもよい。つまり、上述のように、第１のエッチング・プロセス６０４は、それぞれトレンチ２５０の第１のセクション２５１、第２のセクション２５２、及び第３のセクション２５３の上部２６１において楕円形状（形状Ｂ１−Ｂ１、Ｃ１−Ｃ１及びＤ１−Ｄ１を参照されたい）を生成することができ、一方、異なるエッチング速度のために、第３のセクション２５３の中央部２６２は、八角形状（形状Ｅ１−Ｅ１を参照されたい）を有するように形成することができ、第３のセクション２５３の下部２６３は、矩形形状（形状Ｆ１−Ｆ１を参照されたい）を有するように形成することができる。
【００７２】
さらに、図１２を参照すると、ディープ・トレンチ２５０の第３のセクション２５３の中央部２６２及び下部２６３（すなわち、第２の部分及び第３の部分）をエッチングした後、中央部及び下部の側壁を随意的にプルバックし（すなわち、基板表面に対して平行にエッチングして基板の一部を除去し、トレンチの第３のセクションの中央部及び下部を広げ）、中央部及び下部が、第３のセクション２５３の上部２６１（すなわち、第１の部分）より広く、かつ、第１のセクション２５１及び第２のセクション２５２より広くなるようにすることができる。中央部２６２及び下部２６３の側壁は、それらの形状が保持されるように（図２（ｂ）の形状Ｅ１−Ｅ１を参照されたい）（すなわち、中央部が八角形状を保持し、かつ、下部が矩形形状を保持するように）、等方性エッチング・プロセスを用いてプルバックする（すなわち、基板に対してほぼ平行にエッチングする）ことができる。この等方性エッチングは、硝酸フッ化水素酸を含有するエッチング液を用いる湿式エッチング・プロセスによって達成することができ、等方性シリコン・エッチングのために、プラズマ・エッチング及び化学的ダウンストリーム・エッチング（ＣＤＥ）を用いることができる。代替的に、異なる結晶配向において異なるエッチング速度を有する異方性エッチング・プロセスを用いて、中央部２６２及び下部２６３の側壁をプルバックする（すなわち、基板に対してほぼ平行にエッチングする）こともできる。結果として、中央部２６２における形状は、八角形状から矩形形状に変わる（図２（ｂ）の形状Ｅ１’−Ｅ１’を参照されたい）。この異方性シリコン・エッチング・プロセスは、湿式プロセス（例えば、水酸化アンモニウム、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、ヒドラジン、エチレンジアミン−ピロカテコール（ＥＤＰ）、アルカリ溶液（例えば、水酸化カリウム（ＫＯＨ）等）を含有するエッチング液を用いるプロセス）、又は乾式プロセス（例えば、プラズマ・エッチング・プロセス、反応性イオン・エッチング、化学的乾式エッチング等）によって達成することができる。
【００７３】
この方法の別の実施形態においては、第１のエッチング・プロセス中に、半導体層３０３、絶縁体層３０２、及び基板３０１の上面を全て同様にエッチングし、半導体層３０３内のトレンチ３５０の第１のセクション３５１、絶縁体層３０２内のトレンチ３５０の第２のセクション３５２、及び基板３０１内のトレンチ３５０の第３のセクション３５３の上部３６１（すなわち、第１の部分）を形成する（図６のステップ６０４、図８を参照されたい）。上述のように、このステップ６０４は、従来のリソグラフィ及び選択的ＲＩＥ技術を用いて達成することができる。しかしながら、図１３（ａ）−図１３（ｂ）を組み合わせて参照すると、この例示的な実施形態において、異方性エッチング・プロセスを用いるプロセス６０６において、半導体層３０３内の第１のセクション３５１の側壁、及び、基板内の第３のセクション３５３の上部３６１の側壁をプルバックし（すなわち、基板に対してほぼ平行にエッチングして半導体層及び基板の一部を除去し、トレンチの第１のセクション及び第３のセクションの上部を広げ）、等方性エッチング（図６のステップ６１９）を用いて、絶縁体層３０２内のトレンチ３５０の第２のセクション３５２の側壁をプルバックする（すなわち、基板に対してほぼ平行にエッチングして絶縁体層の一部を除去し、トレンチの第２のセクションを広げる）。従って、ディープ・トレンチ３５０の第１のセクション３５１及び第３のセクション３５３の上部３６１は、第１の形状（例えば矩形形状、Ｂ１−Ｂ１及びＤ１−Ｄ１を参照されたい）を有し、ディープ・トレンチ３５０の第２のセクション３５２は、第１の形状とは異なる第２の形状（例えば楕円形状、形状Ｃ１−Ｃ１を参照されたい）を有する。
【００７４】
具体的には、埋め込み酸化物（ＢＯＸ）層（すなわち、絶縁体層３０２）内のトレンチ３５０の第２のセクション３５２の側壁のプルバック（すなわち、基板表面に対して平行にエッチングして絶縁体層の一部を除去し、トレンチの第２のセクションを広げること）は、第２のセクションの形状が保持されるように前述の実施形態（上記の説明を参照されたい）の絶縁体層２０２をプルバックするために用いられるものと同じ湿式又は乾式エッチング・プロセスを用いて達成することができる。しかしながら、この例示的な実施形態においては、第１のセクション及び第３のセクションの上部の形状が変化するように、等方性シリコン・エッチング・プロセスではなく、結晶配向において異なるエッチング速度を有する異方性シリコン・エッチング・プロセスによって、ＳＯＩ層（すなわち、半導体層３０３）内のトレンチ３５０の第１のセクション３５１の側壁及び基板３０１内のトレンチ３５０の第３のセクション３５３の上部３６１の側壁がプルバックされる（すなわち、基板表面に対して平行にエッチングされ、半導体層及び基板の一部を除去し、トレンチの第１のセクション及び第３のセクションの上部を広げる）。異方性シリコン・エッチング・プロセスは、湿式プロセス（例えば、水酸化アンモニウム、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、ヒドラジン、エチレンジアミン−ピロカテコール（ＥＤＰ）、アルカリ溶液（例えば、水酸化カリウム（ＫＯＨ）等）を含有するエッチング液を用いるプロセス）、又は乾式エッチング・プロセス（例えば、プラズマ・エッチング・プロセス、反応性イオン・エッチング、化学的乾式エッチング等）を含むことができる。
【００７５】
前述の方法の実施形態と同様に、この実施形態においては、絶縁体層３０２内のトレンチ３５０の第２のセクション３５２の側壁及び基板３０１内のトレンチ３５０の第３のセクション３５３の上部３６１の側壁のプルバック（プロセス６０６における）は、２つの別個のプロセスを行なうことによって完了することができる。代替的に、第２のセクション３５２の側壁及び第３のセクション３５３の上部３６１の側壁のプルバック（プロセス６０６における）は、２つのステップを含む統合プロセスで完了することができる。例えば、緩衝フッ化水素酸（ＢＨＦ）エッチングに続いて水酸化アンモニウム・エッチングを行なう、或いは代替的に、水酸化アンモニウム・エッチングに続いてＢＨＦエッチングを行なう統合プロセスを用いることもできる。
【００７６】
より具体的には、この実施形態においては、プロセス６０６において半導体層３０３及び基板の上部３６１のプルバック中、シリコン領域（すなわち、ＳＯＩ層３０３内のトレンチ３５０の第１のセクション３５１及びＢＯＸ層３０２の下方にあるシリコン基板３０１内のトレンチ３５０の第３のセクション３５３の上部３６１）におけるトレンチ形状は、例えば、楕円形状から矩形形状に変化する（形状Ｂ１−Ｂ１及びＤ１−Ｄ１を参照されたい）。しかしながら、図１３（ｂ）の平面図に示されるように、絶縁体層のプルバックのために依然として等方性エッチングが用いられるので、パッド層３０４及びＢＯＸ層３０２におけるトレンチ形状は、ハードマスク層における楕円形状と同じままである（形状Ａ０−Ａ０、Ａ１−Ａ１、及びＣ１−Ｃ１を参照されたい）。
【００７７】
さらに、異方性シリコン・プルバックはまた、半導体層３０３内のトレンチ３５０の第１のセクション３５１、及び、基板３０１内のトレンチ３５０の第３セクション３５１の上部３６１（すなわち、ＢＯＸ層３０２のすぐ下）内に、固有のノッチ付き構造部３３１（すなわち、コーナー部）も生成する。トレンチの第１のセクション３５１内のノッチ３３１は、半導体層３０３と、後にトレンチ３５０を充填する導電性充填材料３１５との間の接触面積を増大させる（下記の説明を参照されたい）。
【００７８】
この実施形態において、前の実施形態に関して上述したものと同じ方法で、プロセス６０８−６１２において形成された随意的な酸化物ライナ及び多層スペーサ（すなわち、スペーサ保護層及びスペーサ）を形成することができる。
【００７９】
次に、この実施形態における第２のエッチング・プロセス６１４及びプルバック・プロセス６１６中、基板３０１はまた、ディープ・トレンチ３５０の第３のセクション３５３の部分３６１−３６３が異なる深さにおいて異なる形状を有するようにもエッチングされる（６２０）。図３（ａ）−図３（ｂ）を参照すると、第２のエッチング・プロセス６１４中、基板３０１は、トレンチ３５０の第３のセクション３５３の中央部３６２（すなわち、上部２６１の下方のトレンチの第３のセクションの第２の部分）が、第１のセクション３５１の第１の形状（例えば、矩形形状）と異なり、かつ、第２のセクション３５２の第２の形状（例えば、楕円形状）と異なる第３の形状（例えば、八角形状）を有するようにエッチングすることができる。トレンチ３５０の第３のセクション３５３の下部３６３（すなわち、中央部の下方の第３のセクションの第３の部分）が、第１のセクション３５１及び第３のセクションの上部３６１と同じ第１の形状（例えば、矩形）を有するように、基板３０１をさらにエッチングすることもできる。前述した実施形態と同様に、異なる結晶配向における異なるエッチング・プロセス速度のために、異なる深さにおいて異なる形状を有するトレンチ３５０のエッチングを達成することができる。例えば、上部３６１の下方の領域内に交互する｛１１０｝面と｛１００｝面を有する八角形状（形状Ｅ１−Ｅ１を参照されたい）を有するように、トレンチ３５０の第３のセクション３５３の中央部３６２を形成することができる。ウェハ面が｛１００｝面の１つに属するとき、トレンチ３５０の形状はさらに、トレンチ底部に近い領域において全てが｛１１０｝面である矩形形状（形状Ｆ１−Ｆ１を参照されたい）に変わり得る。
【００８０】
さらに、前述した実施形態と同様に、ディープ・トレンチ３５０の第３のセクション３５３の中央部３６２及び下部３６３（すなわち、第２の部分及び第３の部分）をエッチングした後、中央部及び下部の側壁を随意的にプルバックし（すなわち、基板に対してほぼ平行にエッチングして基板の一部を除去し、トレンチの第３のセクションの中央部及び下部を広げ）、中央部及び下部が、第３のセクション３５３の上部３６１（すなわち、第１の部分）より広くすることができる。中央部３６２及び下部３６３は、それらの形状が保持されるように（図３（ｂ）における形状Ｅ１−Ｅ１を参照されたい）（すなわち、中央部が八角形状を保持し、下部が矩形形状を保持するように）、等方性エッチング・プロセスを用いてプルバックすることができる。この等方性エッチング・プロセスは、例えば、硝酸フッ化水素酸を含有するエッチング液を用いる湿式エッチング・プロセスによって達成することができ、等方性シリコン・エッチングのために、プラズマ・エッチング及び化学的ダウンストーム・エッチング（ＣＤＥ）を用いることができる。代替的に、異なる結晶配向において異なるエッチング速度を有する異方性エッチング・プロセスを用いて、中央部３６２及び下部３６３の側壁をプルバックする。結果として、中央部３６２における形状は、八角形状から矩形形状に変わる（図３（ｂ）における形状Ｅ１’−Ｅ１’を参照されたい）。この異方性シリコン・エッチング・プロセスは、湿式プロセス（例えば、水酸化アンモニウム、水酸化テトラメチルアンモニウム（ＴＭＡＨ）、ヒドラジン、エチレンジアミン−ピロカテコール（ＥＤＰ）、アルカリ溶液（例えば、水酸化カリウム（ＫＯＨ）等）を含有するエッチング液を用いるプロセス）、又は乾式エッチング・プロセス（例えば、プラズマ・エッチング、反応性イオン・エッチング、化学的乾式エッチング等）によって達成することができる。
【００８１】
図２（ａ）及び図３（ａ）を参照すると、一旦ディープ・トレンチ２５０、３５０が形成されると、形状に関係なく、基板２０１、３０１内にキャパシタ２１０、３１０を形成することができる（図６のステップ６２２）。具体的には、第１の導電性プレート２１１、３１１（すなわち、埋め込みプレート）を形成するように、第３のセクション２５３、３５３に隣接した基板２０１、３０１の領域を随意的にドープすることができる（例えば、リン（Ｐ）、ヒ素（Ａｓ）、又はアンチモン（Ｓｂ）のようなｎ型ドーパントで、或いは、ホウ素（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及びタリウム（Ｔｌ）のようなｐ型ドーパントで）（図６のステップ６２４）。この埋め込みプレート（すなわち、トレンチに隣接した基板内の高濃度にドープされた領域）は、これらに限られるものではないが、気相ドーピング、液相ドーピング、固相ドーピング、プラズマ・ドーピング、イオン注入、プラズマ浸漬イオン注入、クラスタ・イオン注入、インフュージョン・ドーピング（infusion doping）、又はこれらの技術のいずれかの適切な組み合わせを含む、いずれかの周知の又は将来開発される技術によって形成することができる。このドーピング・プロセス中、スペーサ（すなわち、プロセス６１０において形成されるスペーサ２６１、３６１）は、絶縁体層２０２、３０２を保護し、半導体層２０３、３０３の望ましくないドーピングを防止するためのマスクとして機能する。トレンチの第３のセクションを広げる随意的なプロセス６１６の前又は後、埋め込みプレートを形成するプロセス６２４を実行できることに留意すべきである。代替的に、開始ウェハが高濃度にドープされた基板２０１、３０１で開始する場合、埋め込みプレートを形成するためのプロセスを排除することもできる。
【００８２】
次に、例えば、フッ化水素／エチレングリコール（ＨＦ／ＥＧ）、高温リン酸、化学的乾式エッチング等のような従来の窒化物除去技術を用いて、ディープ・トレンチ２５０、３５０から、あらゆる残りのスペーサ材料を随意的に剥離することができる。スペーサ材料が剥離されない場合、スペーサ材料は、最終的なキャパシタ構造体内に残ることになることに留意すべきである。
【００８３】
次に、トレンチ２５０、３５０をノード誘電体ライナ２１２、３１２でライニングすることができる。ノード誘電体ライナ２１２、３１２は、これらに限られるものではないが、酸化シリコン、窒化シリコン、酸窒化シリコン、高ｋ材料、及びこれらの材料のいずれかの組み合わせを含む、任意の適切な誘電体材料を用いて形成することができる。適切な高ｋ材料の例は、これらに限られるものではないが、酸化ハフニウム、酸化ハフニウムシリコン、酸窒化ハフニウムシリコン、酸化ランタン、酸化ランタンアルミニウム、酸化ジルコニウム、酸化ジルコニウムシリコン、酸窒化ジルコニウムシリコン、酸化タンタル、酸化チタン、酸化バリウムストロンチウムチタン、酸化バリウムチタン、酸化ストロンチウムチタン、酸化イットリウム、酸化アルミニウム、酸化鉛スカンジウムタンタル、ニオブ酸鉛亜鉛、及びこれらの材料の任意の組み合わせのような、金属酸化物を含む。ライナ２１２、３１２は、これらに限られるものではないが、酸化、窒化、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、高密度プラズマ化学気相堆積（ＨＤＰＣＶＤ）、準常圧化学気相堆積（ＳＡＣＶＤ）、急速熱化学気相堆積（ＲＴＣＶＤ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ）、有機金属化学気相堆積（ＭＯＣＶＤ）、分子線エピタキシ（ＭＢＥ）、イオンビーム堆積、電子ビーム堆積、レーザ支援堆積、及びこれらの技術の任意の適切な組み合わせを含む、任意の堆積技術を用いて形成することができる。
【００８４】
一旦トレンチが誘電体２１２、３１２でライニングされると、トレンチを導電性充填材料２１５、３１５で充填し、これにより、ディープ・トレンチ２５０、３５０の第３のセクション２５３、３５３内に第２の導電性プレート２１３、３１３を形成することができる（図６のステップ６２８）。例えば、トレンチは、多結晶又はアモルファス・シリコン、ゲルマニウム、シリコンゲルマニウム、金属（例えば、タングステン、チタン、タンタル、ルテニウム、コバルト、銅、アルミニウム、鉛、白金、スズ、銀、金）、導電性金属化合物材料（例えば、窒化タンタル、窒化チタン、タングステンシリサイド、窒化タングステン、窒化チタン、窒化タンタル、酸化ルテニウム、コバルトシリサイド、ニッケルシリサイド）、又はこれらの材料の任意の適切な組み合わせで充填することができる。導電性充填材料２１５、３１５はさらに、ｐ型ドーパント（例えば、ホウ素（Ｂ）、ガリウム（Ｇａ）、インジウム（Ｉｎ）、及び／又はタリウム（Ｔｌ））でドープすることができ、或いは、ｎ型ドーパント（例えば、リン（Ｐ）、ヒ素（Ａｓ）、及び／又はアンチモン（Ｓｂ））で高濃度にドープすることができる。導電性充填材料２１５、３１５は、これらに限られるものではないが、原子層堆積（ＡＬＤ）、化学気相堆積（ＣＶＤ）、低圧化学気相堆積（ＬＰＣＶＤ）、プラズマ強化化学気相堆積（ＰＥＣＶＤ）、高密度プラズマ化学気相堆積（ＨＤＰＣＶＤ）、準常圧化学気相堆積（ＳＡＣＶＤ）、急速熱化学気相堆積（ＲＴＣＶＤ）、高温酸化物堆積（ＨＴＯ）、低温酸化物堆積（ＬＴＯ）、限定反応処理ＣＶＤ（ＬＲＰＣＶＤ）、超高真空化学気相堆積（ＵＨＶＣＶＤ）、有機金属化学気相堆積（ＭＯＣＶＤ）、分子線エピタキシ（ＭＢＥ）、物理気相堆積、スパッタリング、めっき、蒸着、イオンビーム堆積、電子ビーム堆積、レーザ支援堆積、及びこれらの技術の任意の適切な組み合わせを含む、いずれかの周知の又は将来開発される堆積技術によって形成することができる。
【００８５】
トレンチを充填した後、あらゆる残りのハードマスクを剥離し、標準的なプロセスを行なって、トレンチ・キャパシタに接続されたトランジスタを有するメモリ・デバイスを形成することができる（図６のステップ６３０）。図４及び図５を参照すると、浅いトレンチ分離領域２７０、３７０を形成して、メモリ・デバイスを隣接するデバイスから分離することができる。具体的には、図４のメモリ・デバイス２００及び図５のメモリ・デバイス３００（例えば、埋め込みダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）デバイス）を形成するように、キャパシタ２１０、３１０に隣接してトランジスタ２２０、３３０（例えば、金属酸化膜半導体電界効果トランジスタ）を形成することもできる。このトランジスタ２２０、３２０は、トランジスタ２２０、３２０のソース／ドレイン領域２２９、３２９がディープ・トレンチの第１のセクション２５１、３５１に隣接した（すなわち、接触する）半導体層２０３、３０３内に配置され、その結果、導電性ストラップ２３０、３３０（すなわち、第１のセクション２５１、３５１内の導電性充填材料２１５、３１５及びディープ・トレンチの第２のセクション２５２、３５２）を介して第３のセクション２５３、３５３内のキャパシタ２１０、３１０に電気的に接続されるように、従来の処理技術を用いて形成することができる。トランジスタ２２０、３３０は、チャネル領域２２６、３２６、ゲート誘電体２２４、３２４、及びゲート導体２２２、３２２をさらに含む。さらに、特に図３（ａ）を参照すると、ディープ・トレンチの第１のセクション３５１が、楕円形以外の形状（例えば、コーナー部３３１を有する矩形形状、上述した第２の実施形態を参照されたい）を有するように形成された場合、ソース／ドレイン領域３２９は、これがコーナー部３３１（すなわち、ノッチ）の１つに適合し、導電性ストラップ３３０とソース／ドレイン領域３２９との間の接触表面積を最大にし、これにより、トランジスタ３２０とキャパシタ３１０との間の抵抗が最小になるように形成することができる。
【００８６】
従って、改善されたディープ・トレンチ・キャパシタ構造体、及び、このディープ・トレンチ・キャパシタ構造体を組み込むメモリ・デバイス（例えば、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）又は埋め込みダイナミック・ランダム・アクセス・メモリ（ｅＤＲＡＭ）デバイス）の実施形態が開示される。ディープ・トレンチ・キャパシタ及びメモリ・デバイスの実施形態は、ディープ・トレンチ・エッチング・プロセスの後に埋め込み絶縁層が完全な状態のままであり、随意的に、ディープ・トレンチ・キャパシタのディープ・トレンチが、異なる深さにおいて異なる形状及びサイズを有するように、半導体オン・インシュレータ（ＳＯＩ）ウェハ上に形成される。異なる深さにおいて異なる形状及びサイズを有するディープ・トレンチを形成することによって、キャパシタの容量を選択的に変え、キャパシタをメモリ・デバイス内のトランジスタに接続する埋め込み導電性ストラップの抵抗を低減させることができる。
【００８７】
ディープ・トレンチ・キャパシタ、及びこのディープ・トレンチ・キャパシタを組み込むメモリ・デバイスを形成する方法の実施形態も開示される。具体的には、ディープ・トレンチ・キャパシタの形成プロセス中、半導体オン・インシュレータ（ＳＯＩ）ウェハの埋め込み絶縁層が、スペーサによって保護される。しかしながら、スペーサを形成する前にＳＯＩ層及び埋め込み絶縁層の両方をプルバックすることによって、パッド層内の張出し部が生成される。この張出し部は、後に形成されるスペーサが、後のディープ・トレンチの反応性イオン・エッチング（ＲＩＥ）プロセス中に損傷するのを防止する。このスペーサはさらに、ＲＩＥプロセスの前にスペーサの上面上に薄いスペーサ保護層を形成することによって保護することができる。さらに、ＳＯＩウェハの各層をエッチング及び／又はプルバックするために用いられるプロセスを選択的に変えて、異なる深さにおけるトレンチのサイズ及び形状を選択的に変え、トレンチ・キャパシタの容量、及びディープ・トレンチ・キャパシタを別のデバイス（例えば、ＤＲＡＭのパス・トランジスタ）に接続する埋め込みストラップの抵抗を選択的に変えることが可能である。
【００８８】
特定の実施形態の上記の説明は、本発明の一般的本質を十分に明らかにしているので、他者は、最新の知識を当てはめることによって、そうした特定の実施形態を、一般的な概念から逸脱することなく種々の用途のために容易に修正し及び／又は適合させることができ、従って、そのような適合及び修正は、開示された実施形態の均等物の趣旨及び範囲内に理解されるべきであり、理解されることを意図している。本明細書で用いられる表現法又は用語は、説明を目的とするものであって、限定を目的とするものではないことを理解すべきである。従って、当業者であれば、本発明の実施形態は、添付の特許請求の範囲の精神及び範囲内の修正を施して実施できることを認識するであろう。
【産業上の利用可能性】
【００８９】
構造体及びこれを製造する方法は、集積回路の製造に有用であり、特に、ディープ・トレンチ・キャパシタ構造体の製造、及び半導体オン・インシュレータ（ＳＯＩ）技術を用いて該構造体を形成する方法に特に有用である。
【符号の説明】
【００９０】
１００、２００、３００：メモリ・デバイス
１１０、２１０、３１０：キャパシタ
１２０：パス・トランジスタ
１２２、２２２、３２２：ゲート導体
１２６、２２６、３２６：チャネル領域
１２９、２２９、２２９’、３２９、３２９’：ソース／ドレイン領域
１３０、２３０、３３０：導電性ストラップ
１７０、２７０、３７０：浅いトレンチ分離領域
１９０：アンダーカット部
２０１、３０１：半導体基板
２０２、３０２：絶縁体層
２０３、３０３：半導体層
２０４、３０４：パッド層
２０５、３０５：ハードマスク層
２１１、３１１：第１の導電性プレート
２１２、３１２：誘電体ライナ
２１３、３１３：第２の導電性プレート
２１５、３１５：導電性充填材料
２２０、３２０：トランジスタ
２２４、３２４：ゲート誘電体
２５０、３５０：ディープ・トレンチ
２５１、２５２、２５３、３５１、３５２、３５３：セクション
２６１、２６２、２６３、３６１、３６２、３６３：第３のセクションの部分
２９５、３９５：半導体デバイス
３３１：コーナー部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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