(57)【特許請求の範囲】
【請求項１】
互いに対向する第１主面および第２主面を有する半導体基板と、
それぞれが前記第１主面側に絶縁ゲート構造を有し、かつ前記第１主面に形成された第１導電型のエミッタ領域を有し、かつ前記第１主面と前記第２主面との間で主電流を流すための第１および第２の絶縁ゲート型電界効果トランジスタ部と、
前記第１および第２の絶縁ゲート型電界効果トランジスタ部に挟まれる前記第１主面の領域に形成された安定化プレート部と、
前記第１主面上に設けられたエミッタ電極とを備え、
前記安定化プレート部は、前記第１の絶縁ゲート型電界効果トランジスタ部の最も近くに配置された第１の安定化プレートと、前記第２の絶縁ゲート型電界効果トランジスタ部の最も近くに配置された第２の安定化プレートとを含み、
前記エミッタ電極は、前記第１および第２の絶縁ゲート型電界効果トランジスタ部の各々の前記エミッタ領域と電気的に接続され、かつ前記第１および第２の安定化プレートの各々と電気的に接続され、かつ前記第１および第２の安定化プレートに挟まれる前記第１主面の全面上において絶縁層を介在して配置されており、
前記第１および第２の絶縁ゲート型電界効果トランジスタ部の各々は、前記半導体基板の第１主面に形成された第２導電型のボディコンタクト領域と、ゲート電極とを含み、
前記第１および第２の安定化プレートの各々は、前記第１の絶縁ゲート型電界効果トランジスタ部の前記エミッタ領域およびボディコンタクト領域の形成領域と前記第２の絶縁ゲート型電界効果トランジスタ部の前記エミッタ領域およびボディコンタクト領域の形成領域とに挟まれる領域から、前記挟まれる領域よりも前記ゲート電極の平面視における長手方向の端部側に位置する端部領域まで延びるように形成されており、
前記第１および第２の安定化プレートを繋ぐように前記第１主面上に前記絶縁層を介在して延在する導電層をさらに備え、
前記導電層は、前記端部領域に位置しており、
前記エミッタ電極は、前記挟まれる領域において前記第１および第２の安定化プレートの各々と直接的に接続されておらず、
前記エミッタ電極は、前記端部領域において少なくとも前記導電層と前記第１および第２の安定化プレートの各々とが重なる領域、および前記端部領域における前記第１の安定化プレートと前記第２の安定化プレートとの間に挟まれる領域において前記導電層を介して前記第１および第２の安定化プレートの各々と電気的に接続されている、半導体装置。
【請求項２】
前記半導体基板の内部に形成された第１導電型領域と、
前記第１導電型領域の前記第１主面側に形成され、かつ前記ボディコンタクト領域よりも低い第２導電型の不純物濃度を有する第２導電型のボディ領域とをさらに備え、
前記第１および第２の安定化プレートの各々は、前記半導体基板の前記第１主面から前記ボディ領域を突き抜けて前記第１導電型領域に達するように形成された安定化プレート用溝の内部を埋め込むように形成されており、
前記第１および第２の絶縁ゲート型電界効果トランジスタ部の各々の前記ゲート電極は、前記半導体基板の前記第１主面から前記ボディ領域を突き抜けて前記第１導電型領域に達するように形成されたゲート用溝の内部を埋め込むように形成されている、請求項１に記載の半導体装置。
【請求項３】
前記安定化プレート用溝は、前記第１の安定化プレートが埋め込むように形成されている第１安定化プレート用溝と、前記第２の安定化プレートが埋め込むように形成されている第２安定化プレート用溝とを含み、
前記第１安定化プレート用溝および前記第２安定化プレート用溝は、前記ゲート電極の長手方向に沿って延びるように形成されており、前記端部領域においてそれぞれ端部を有している、請求項２に記載の半導体装置。
【請求項４】
前記安定化プレート用溝の数量を、前記ゲート用溝の数量と前記安定化プレート用溝の数量との合計数量で割った値をダミートレンチ比率とした場合、
前記ダミートレンチ比率は、０．５以上０．９２以下である、請求項２または請求項３に記載の半導体装置。
【請求項５】
前記ゲート用溝の深さ、および前記安定化プレート用溝の深さは、
前記第１導電型領域と前記ボディ領域との接合部から前記第２主面側に１．５μｍ以上である、請求項２〜請求項４のいずれか１項に記載の半導体装置。
【請求項６】
前記ゲート用溝の先端形状、および前記安定化プレート用溝の先端形状がラウンド形状である、請求項２〜請求項５のいずれか１項に記載の半導体装置。
【請求項７】
前記安定化プレート用溝と前記ゲート用溝とを含む複数のトレンチの各ピッチが互いに同じである、請求項２〜請求項６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１導電型領域は、第１導電型の第１領域と、前記第１領域よりも前記第１主面側に形成されかつ前記第１領域よりも高い第１導電型の不純物濃度を有する第１導電型の第２領域とを含み、
前記安定化プレート用溝および前記ゲート用溝の双方は、前記第２領域を突き抜けて前記第１領域に達するように形成されている、請求項２〜請求項７のいずれか１項に記載の半導体装置。
【請求項９】
前記第１の安定化プレートと前記第２の安定化プレートとの間の前記第１主面に形成され、かつ前記ボディ領域よりも高い第２導電型の不純物濃度を有する第２導電型領域をさらに備えた、請求項２〜請求項８のいずれか１項に記載の半導体装置。
【請求項１０】
互いに対向する第１主面および第２主面を有する半導体基板と、
それぞれが前記第１主面側に絶縁ゲート構造を有し、かつ前記第１主面に形成された第１導電型のエミッタ領域を有し、かつ前記第１主面と前記第２主面との間で主電流を流すための第１および第２の絶縁ゲート型電界効果トランジスタ部と、
前記第１および第２の絶縁ゲート型電界効果トランジスタ部に挟まれる前記第１主面の領域に形成された安定化プレート部と、
前記第１主面上に設けられたエミッタ電極とを備え、
前記安定化プレート部は、前記第１の絶縁ゲート型電界効果トランジスタ部の最も近くに配置された第１の安定化プレートと、前記第２の絶縁ゲート型電界効果トランジスタ部の最も近くに配置された第２の安定化プレートとを含み、
前記第１および第２の絶縁ゲート型電界効果トランジスタ部の各々は、前記半導体基板の第１主面に形成されたゲート電極と、複数の第２導電型のボディコンタクト領域とを含み、
前記エミッタ電極は、前記第１および第２の絶縁ゲート型電界効果トランジスタ部の各々の前記エミッタ領域および前記ボディコンタクト領域と電気的に接続され、かつ前記第１および第２の安定化プレートの各々と電気的に接続され、かつ前記第１および第２の安定化プレートに挟まれる前記第１主面の全面上において絶縁層を介在して配置されており、
前記第１および第２の絶縁ゲート型電界効果トランジスタ部の各々において前記ゲート電極の平面視における長手方向に沿って前記複数のボディコンタクト領域が並んでおり、
前記第１および第２の安定化プレートを繋ぐように前記第１主面上に前記絶縁層を介在して延在する導電層をさらに備え、
前記第１の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極の平面視における長手方向の最端部に配置された前記ボディコンタクト領域と、前記第２の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極の平面視における長手方向の最端部に配置された前記ボディコンタクト領域との間に挟まれる領域、および前記最端部に配置された前記ボディコンタクト領域の一部と重なる領域上において前記エミッタ電極は前記導電層を介して前記第１および第２の安定化プレートの各々と電気的に接続されており、
前記エミッタ電極は、前記第１および第２の絶縁ゲート型電界効果トランジスタ部の各々において、前記重なる領域以外の領域に位置する前記エミッタ領域および前記ボティコンタクト領域と電気的に接続されている、半導体装置。
【請求項１１】
互いに対向する第１主面および第２主面を有する半導体基板と、
それぞれが前記第１主面側に絶縁ゲート構造を有し、かつ前記第１主面に形成された第１導電型のエミッタ領域を有し、かつ前記第１主面と前記第２主面との間で主電流を流すための第１および第２の絶縁ゲート型電界効果トランジスタ部と、
前記第１および第２の絶縁ゲート型電界効果トランジスタ部に挟まれる前記第１主面の領域に形成された安定化プレート部と、
前記第１主面上に設けられたエミッタ電極とを備え、
前記安定化プレート部は、前記第１の絶縁ゲート型電界効果トランジスタ部の最も近くに配置された第１の安定化プレートと、前記第２の絶縁ゲート型電界効果トランジスタ部の最も近くに配置された第２の安定化プレートとを含み、
前記エミッタ電極は、前記第１および第２の絶縁ゲート型電界効果トランジスタ部の各々の前記エミッタ領域と電気的に接続され、かつ前記第１および第２の安定化プレートの各々と電気的に接続され、かつ前記第１および第２の安定化プレートに挟まれる前記第１主面の全面上において絶縁層を介在して配置されており、
前記第１および第２の絶縁ゲート型電界効果トランジスタ部の各々は、前記半導体基板の第１主面に形成されたゲート電極と、複数の第２導電型のボディコンタクト領域とを含み、
前記第１および第２の絶縁ゲート型電界効果トランジスタ部の各々において前記ゲート電極の平面視における長手方向に沿って前記複数のボディコンタクト領域が並んでおり、
前記第１および第２の安定化プレートを繋ぐように前記第１主面上に前記絶縁層を介在して延在する導電層をさらに備え、
前記導電層は、前記第１安定化プレートから前記第１の絶縁ゲート型電界効果トランジスタ部側に、および前記第２安定化プレートから前記第２の絶縁ゲート型電界効果トランジスタ部側にそれぞれ突出するように形成されており、
前記第１の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極の平面視における長手方向に沿って並んだ前記複数のボディコンタクト領域のうち最端部に配置された前記ボディコンタクト領域以外の前記ボディコンタクト領域と、前記第２の絶縁ゲート型電界効果トランジスタ部の前記ゲート電極の平面視における長手方向に沿って並んだ前記複数のボディコンタクト領域のうち最端部に配置された前記ボディコンタクト領域以外の前記ボディコンタクト領域との間に挟まれる領域において前記エミッタ電極は前記導電層を介して前記第１および第２の安定化プレートの各々と電気的に接続されており、
前記エミッタ電極と前記第１および第２の安定化プレートとが電気的に接続されている部分と、前記エミッタ電極と前記エミッタ領域とが電気的に接続されている部分とは、連なるように形成されている、半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体基板の互いに対向する主面の間で主電流を流すための少なくとも２つの絶縁ゲート型電界効果トランジスタ部を有する半導体装置に関するものである。
【背景技術】
【０００２】
数百Ｖを超える電圧を制御する高耐圧半導体装置の分野では、その取扱う電流も大きいことから、発熱、すなわち損失を抑えた素子特性が要求される。また、それらの電圧・電流を制御するゲートの駆動方式としては、駆動回路が小さく、そこでの損失の小さな電圧駆動素子が望ましい。
【０００３】
現在、上記のような理由で、この分野では電圧駆動が可能で、損失の少ない素子として、絶縁ゲートバイポーラトランジスタ、すなわちＩＧＢＴ(Insulated Gate Bipolar Transistor)が主流となっている。このＩＧＢＴの構造は、ＭＯＳ(Metal Oxide Semiconductor)トランジスタのドレインの不純物濃度を低くして耐圧を保たせるとともに、ドレイン抵抗を低くするためにドレイン側をダイオードとしたものとみなすことができる構造である。
【０００４】
このようなＩＧＢＴにおいてはダイオードがバイポーラ動作をするため、本明細書においては、ＩＧＢＴのＭＯＳトランジスタのソースをエミッタと呼び、ドレイン側をコレクタ側と呼ぶ。
【０００５】
電圧駆動素子であるＩＧＢＴでは一般に、コレクタとエミッタとの間に数百Ｖの電圧が印加され、その電圧が±数Ｖ〜数十Ｖのゲート電圧によって制御される。ＩＧＢＴはインバータの中のスイッチング素子として用いられることが多い。ＩＧＢＴがオン状態にある場合にはコレクタ・エミッタ間に大電流が流れ、コレクタ・エミッタ間の電圧は低くなる。ＩＧＢＴがオフ状態にある場合には、コレクタ・エミッタ間にほとんど電流は流れずコレクタ・エミッタ間の電圧は高くなる。
【０００６】
通常は、上記のようにＩＧＢＴの動作が行なわれるため、ＩＧＢＴにおける損失は、オン状態での電流・電圧積である定常損失と、オン状態とオフ状態とが切り替わる過渡時のスイッチング損失とに分けられる。オフ状態でのリーク電流・電圧積は非常に小さいため無視することができる。
【０００７】
一方、例えば負荷が短絡した場合など異常な状態にあっても、素子の破壊を防ぐことも重要である。このような場合は、コレクタ・エミッタ間に数百Ｖの電源電圧が印加されたまま、ゲートがオンし、大電流が流れることになる。
【０００８】
ＭＯＳトランジスタとダイオードとを直列に接続した構造を持つＩＧＢＴでは、ＭＯＳトランジスタの飽和電流で最大電流が制限される。このため、上記のような短絡時にも電流制限が働き、一定の時間内であれば発熱による素子の破壊を防ぐことができる。
【０００９】
近年のＩＧＢＴでは、さらに損失を小さくするため、素子の表面に溝を形成しその中にゲート電極を埋込んだトレンチゲートを採用したトレンチゲート型ＩＧＢＴが主流となりつつある（例えば、特許文献１から特許文献６を参照）。トレンチゲート型ＩＧＢＴは、ＭＯＳトランジスタ部分の微細化を行なった素子であるため、ゲート容量が大きくなっている。また短絡時に飽和電流が非常に大きくなるため、発熱が大きく短い時間で破壊してしまう傾向にある。
【００１０】
さらに、近年、例えば非特許文献１に記載のように、ＩＧＢＴの帰還容量に起因し、短絡時にゲート電圧、ゲート電流、コレクタ／エミッタ電圧、およびコレクタ電流に発振が生じ、誤動作を引き起こす現象が知られている。このような帰還容量に起因した発振現象は、トレンチゲート型ＩＧＢＴのような、ゲート容量の大きな素子では深刻な問題となっている。
【００１１】
これらの問題に対しては、ゲート電極に電気的接続を行わないトレンチであるダミートレンチを用いることで、ゲート容量を抑制する構造が提案されている。また、特許文献７には、短絡時の発振を抑制することを可能とする構造が提案されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平９−３３１０６３号公報
【特許文献２】特開平８−１６７７１１号公報
【特許文献３】特開平１１−３３０４６６号公報
【特許文献４】特開２０１０−１０５５６号公報
【特許文献５】特開２００２−１６２５２号公報
【特許文献６】特開２００１−２４４３２５号公報
【特許文献７】国際公開第０２／０５８１６０号
【非特許文献】
【００１３】
【非特許文献１】Proceedings of 1998 International Symposium on Power Semiconductor Devices ＆ ICs, p.89
【発明の概要】
【発明が解決しようとする課題】
【００１４】
上記の従来例では、トレンチゲート型ＩＧＢＴ等の高耐圧半導体装置において、短絡時の発振抑制を目的としてダミートレンチ（以下、安定化プレートまたは安定化プレート用溝ともいう）の割合を増やしていくと、オン電圧（Ｖｃｅ（ｓａｔ））および定常損失が増加してしまうため、十分にダミートレンチを増やすことができないという問題がある。
【００１５】
本発明は、上記のような課題を鑑みてなされたものであり、その目的は、短絡時の発振抑制を目的として安定化プレート用溝の割合を増やしても、オン電圧を小さくでき、かつ短絡耐量の向上が容易な半導体装置を提供することである。
【課題を解決するための手段】
【００１６】
本発明の半導体装置は、半導体基板と、第１および第２の絶縁ゲート型電界効果トランジスタ部と、安定化プレート部と、エミッタ電極とを備えている。半導体基板は、互いに対向する第１主面および第２主面を有している。第１および第２の絶縁ゲート型電界効果トランジスタ部は、それぞれが第１主面側に絶縁ゲート構造を有し、かつ第１主面に形成された第１導電型のエミッタ領域を有し、かつ第１主面と第２主面との間で主電流を流すためのものである。安定化プレート部は、第１および第２の絶縁ゲート型電界効果トランジスタ部に挟まれる第１主面の領域に形成されている。エミッタ電極は、第１主面上に設けられている。安定化プレート部は、第１の絶縁ゲート型電界効果トランジスタ部の最も近くに配置された第１の安定化プレートと、第２の絶縁ゲート型電界効果トランジスタ部の最も近くに配置された第２の安定化プレートとを含んでいる。エミッタ電極は、第１および第２の絶縁ゲート型電界効果トランジスタ部の各々のエミッタ領域と電気的に接続され、かつ第１および第２の安定化プレートの各々と電気的に接続され、かつ第１および第
２の安定化プレートに挟まれる第１主面の全面上において絶縁層を介在して配置されている。第１および第２の絶縁ゲート型電界効果トランジスタ部の各々は、半導体基板の第１主面に形成された第２導電型のボディコンタクト領域と、ゲート電極とを含み、第１および第２の安定化プレートの各々は、第１の絶縁ゲート型電界効果トランジスタ部のエミッタ領域およびボディコンタクト領域の形成領域と第２の絶縁ゲート型電界効果トランジスタ部のエミッタ領域およびボディコンタクト領域の形成領域とに挟まれる領域から、挟まれる領域よりもゲート電極の平面視における長手方向の端部側に位置する端部領域まで延びるように形成されている。第１および第２の安定化プレートを繋ぐように第１主面上に絶縁層を介在して延在する導電層をさらに備える。導電層は、端部領域に位置している。エミッタ電極は、挟まれる領域において第１および第２の安定化プレートの各々と直接的に接続されていない。エミッタ電極は、端部領域において少なくとも導電層と第１および第２の安定化プレートの各々とが重なる領域、および端部領域における第１の安定化プレートと第２の安定化プレートとの間に挟まれる領域において導電層を介して第１および第２の安定化プレートの各々と電気的に接続されている。
【発明の効果】
【００１７】
本発明によれば、エミッタ電極は、第１および第２の安定化プレートに挟まれる第１主面の全面上において絶縁層を介在して配置されている。つまりエミッタ電極は、第１および第２の安定化プレートに挟まれる第１主面にはコンタクトホールを通じて接続されてはいない。このため、オン状態において電流は安定化プレート部にはほとんど流れず、絶縁ゲート型電界効果トランジスタ部に集中して流れることとなり、オン電圧が低くなる。
【００１８】
また、本発明の半導体装置における安定化プレートとエミッタ電極の接続構造により、トランジスタ部の微細化が可能となる。このため、トランジスタ部へ電流がさらに集中して流れオン電圧をさらに低くすることができる。半導体装置の微細化が可能となるため、安定化プレート用溝の割合を容易に増加することができる。このため、さらにオン電圧を低減することが可能となるとともに、実効的なゲート幅を低減することも容易となり飽和電流を減少させ短絡耐量を向上させることができる。また、本発明の半導体装置における安定化プレートとエミッタ電極の接続構造によれば、半導体装置を微細化しても安定化プレートをエミッタ電位とすることができるため、ゲート容量を小さくでき短絡時の発振抑制が可能となる。
【００１９】
以上より、オン電圧を小さくでき、さらに短絡耐量の向上が容易な半導体装置を得ることが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１における半導体装置のチップ状態の構成を模式的に示す概略平面図である。
【図２】図１の領域Ｓを拡大して示す、本発明の実施の形態１における半導体装置の構成を概略的に示す部分平面図である。
【図３】図２中のＩＩＩ−ＩＩＩ線に沿う矢視断面図である。
【図４】図２中のＩＶ−ＩＶ線に沿う矢視断面図である。
【図５】図２中のＶ−Ｖ線に沿う矢視断面図である。
【図６】図２中のＶＩ−ＶＩ線に沿う矢視断面図である。
【図７】比較例における半導体装置の構成を概略的に示す部分平面図である。
【図８】図７中のＶＩＩＩ−ＶＩＩＩ線に沿う矢視断面図である。
【図９】飽和電流とオン電圧との関係を示す図である。
【図１０】オン電圧低減効果のメサ幅依存性を示す図である。
【図１１】安定化プレート用溝比率とオン電圧との関係を示す図である。
【図１２】本発明の実施の形態１における半導体装置のデバイス内の電流密度（Ａ）と電流経路（Ｂ）とを示す図である。
【図１３】比較例における半導体装置のデバイス内の電流密度（Ａ）と電流経路（Ｂ）とを示す図である。
【図１４】各デバイス構造におけるキャリア濃度分布を示す図である。
【図１５】図１４中のエミッタ領域側の拡大図である。
【図１６】安定化プレート用溝比率と飽和電流との関係を示す図である。
【図１７】オン電圧Ｖｃｅ（ｓａｔ）とスイッチング損失Ｅｏｆｆとの関係を示す図である。
【図１８】Ｐ／Ｎジャンクションからのトレンチ深さと耐圧との関係を示す図である。
【図１９】深さ方向の電界強度分布を示す図である。
【図２０】Ｐ／Ｎジャンクションからのトレンチ深さとオン電圧との関係を示す図である。
【図２１】エミッタ電極とダミートレンチ内の導電層５ｂ1との電気的接続のためのコンタクトホールをｐ+不純物拡散領域６の間に挟まれる領域に配置した構成の本発明の一実施の形態における半導体装置の一の変形例を概略的に示す部分平面図である。
【図２２】図２１中のＸＸＩＩ−ＸＸＩＩ線に沿う矢視断面図である。
【図２３】エミッタ電極とダミートレンチ内の導電層５ｂ1との電気的接続のためのコンタクトホールをｐ+不純物拡散領域６の間に挟まれる領域に配置した構成の本発明の一実施の形態における半導体装置の他の変形例を概略的に示す部分平面図である。
【図２４】図２３中のＸＸＩＶ−ＸＸＩＶ線に沿う矢視断面図である。
【図２５】他の実施の形態における半導体装置の構成を示す概略平面図である。
【図２６】さらに他の実施の形態における半導体装置の構成を示す概略平面図である。
【図２７】さらに他の実施の形態における半導体装置の構成を示す概略平面図である。
【図２８】プレーナーゲート構造のＩＧＢＴの断面図である。
【発明を実施するための形態】
【００２１】
本発明に基づいた実施の形態における半導体装置について、以下、図を参照しながら説明する。なお、以下に説明する実施の形態において、個数、量などに言及する場合、特に記載がある場合を除き、本発明の範囲は必ずしもその個数、量などに限定されない。また、同一の部品、相当部品に対しては、同一の参照番号を付し、重複する説明は繰り返さない場合がある。
【００２２】
（実施の形態１）
まず本実施の形態の半導体装置の構成について図１〜図６を用いて説明する。なお、図１は本実施の形態における半導体装置のチップ状態の構成を模式的に示す概略平面図、図２は図１の領域Ｓを拡大して示す部分平面図である。また図３、図４、図５および図６は、それぞれ図２中のＩＩＩ−ＩＩＩ線、ＩＶ−ＩＶ線、Ｖ−Ｖ線およびＶＩ−ＶＩ線に沿う矢視断面図である。
【００２３】
まず図１を参照して、半導体チップ１００の平面視において、ＩＧＢＴ形成領域４０は半導体チップ１００の中央部に形成されており、そのＩＧＢＴ形成領域４０の周囲を取り囲むようにエッジターミネーション領域４１が配置されている。ＩＧＢＴ形成領域４０には、複数のエミッタ電極１１が形成されている。
【００２４】
主に図２および図３を参照して、この半導体装置は、例えば４０μｍ〜７００μｍの厚みを有する半導体基板１に形成されたトレンチゲート型ＩＧＢＴである。半導体基板１は互いに対向する第１主面（上面）１Ａおよび第２主面（下面）１Ｂを有している。半導体基板１であるシリコン基板は、例えば約１×１０12〜１×１０16ｃｍ-3の不純物濃度のｎ-領域（ｎ-ドリフト領域）１ｃ（第１領域）を有している。
【００２５】
このｎ-領域１ｃの第１主面１Ａ側の半導体基板１内には、例えば濃度が約１×１０16〜１×１０18ｃｍ-3で第１主面１Ａからの深さが約３μｍのｐ型半導体からなるｐ型ボディ領域２が形成されている。ｎ-領域１ｃとｐ型ボディ領域２との間には、ｎ-領域１ｃよりも不純物濃度が高くかつｐ型ボディ領域２よりも不純物濃度が低いｎ型不純物拡散領域１４（第２領域）が形成されている。ｐ型ボディ領域２内の第１主面１Ａには、例えば濃度が１×１０19ｃｍ-3以上で、第１主面１Ａからの深さが約０．５μｍのｎ型半導体からなるｎ型エミッタ領域３が形成されている。
【００２６】
主に図２および図４を参照して、ｎ型エミッタ領域３と隣り合うように第１主面１Ａには、ｐ型ボディ領域２への低抵抗コンタクトをとるためのｐ+不純物拡散領域（ｐ+ボディコンタクト領域）６が、例えば１×１０20ｃｍ-3程度の濃度で形成されている。
【００２７】
主に図３および図４を参照して、半導体基板１の第１主面１Ａには、ｐ型ボディ領域２とｎ型不純物拡散領域１４とを突き抜けてｎ-領域１ｃに達するゲート用溝１ａが形成されている。このゲート用溝１ａは、第１主面１Ａから例えば３μｍ〜１０μｍの深さを有している。
【００２８】
ゲート用溝１ａの内表面には、例えば３０ｎｍ〜２００ｎｍの厚みのシリコン酸化膜からなるゲート絶縁膜４ａが形成されている。ゲート用溝１ａの内部を埋め込むように低抵抗材料（例えばリンが高濃度に導入された多結晶シリコン）からなるゲート電極５ａが形成されている。
【００２９】
このようにゲート用溝１ａとゲート絶縁膜４ａとゲート電極５ａとから、半導体基板１の第１主面１Ａ側に絶縁ゲート構造が構成されている。またｎ-領域１ｃとｎ型エミッタ領域３とゲート用溝１ａとから、ｎ-領域１ｃをドレインとし、ｎ型エミッタ領域３をソースとする絶縁ゲート型電界効果トランジスタ部（ここでは、ＭＯＳトランジスタ部）３２が構成されている。このＭＯＳトランジスタ部３２は、半導体基板１の第１主面１Ａと第２主面１Ｂとの間で主電流を流すものである。
【００３０】
第１主面１ＡにはＭＯＳトランジスタ部３２が複数個配置されており、２つのＭＯＳトランジスタ部３２に挟まれる第１主面１Ａの領域に、安定化プレート部３３が形成されている。この安定化プレート部３３は、例えば２つのダミートレンチを有している。この２つのダミートレンチの各々は、安定化プレート用溝１ｂと、安定化プレート用絶縁膜４ｂと、安定化プレート５ｂとを有している。なお安定化プレート部３３に形成されるダミートレンチの個数は２個に限定されるものではなく、３個以上であってもよい。
【００３１】
安定化プレート用溝１ｂは、第１主面１Ａからｐ型ボディ領域２とｎ型不純物拡散領域１４とを突き抜けてｎ-領域１ｃに達するように形成されており、半導体基板１の第１主面１Ａから例えば３μｍ〜１０μｍの深さを有している。安定化プレート用溝１ｂ同士の間、および隣り合うゲート用溝１ａと安定化プレート用溝１ｂとの間のピッチ（Ｗpitch）は、例えば０．５μｍ〜６．０μｍである。
【００３２】
安定化プレート用溝１ｂ同士の間のピッチは、耐圧向上のため隣り合うゲート用溝１ａと安定化プレート用溝１ｂとの間のピッチと同じであることが好ましい。またダミートレンチの個数が３個以上あるときには、安定化プレート用溝１ｂ同士の間のピッチが互いに同じであることが好ましい。つまりゲート用溝１ａと安定化プレート用溝１ｂとを含む複数の溝の各ピッチが互いに同じであることが好ましい。
【００３３】
この安定化プレート用溝１ｂの内表面に沿うように、ゲート用溝１ａと同様に、例えば３０ｎｍ〜２００ｎｍの厚みのシリコン酸化膜からなる安定化プレート用絶縁膜４ｂが形成されている。安定化プレート用溝１ｂの内部を埋め込むように、ゲート用溝１ａと同様に、例えばリンが高濃度に導入された多結晶シリコンからなり、安定化プレート５ｂとなる導電層が形成されている。
【００３４】
主に図２および図５を参照して、２つのダミートレンチの各々の安定化プレート５ｂ同士は、導電層５ｂ1により互いに電気的に接続されている。この導電層５ｂ1は、半導体基板１の第１主面１Ａ上に安定化プレート用絶縁膜４ｂと同一の層からなる絶縁層を介在して形成されており、半導体基板１とは電気的に絶縁されている。
【００３５】
導電層５ｂ1は、例えばリンが高濃度に導入された多結晶シリコンからなっており、安定化プレート５ｂと同一の層から構成されている。導電層５ｂ1は、図２に示すようにゲート用溝１ａおよび安定化プレート用溝１ｂの平面視における長手方向の端部に配置されており、かつ平面視にてその長手方向においてｎ型エミッタ領域３およびｐ+不純物拡散領域６よりも端部側に配置されている。つまり導電層５ｂ1は、一方（例えば図２中左側）のＭＯＳトランジスタ部３２のｎ型エミッタ領域３およびｐ+不純物拡散領域６の形成領域と他方（例えば図２中右側）のＭＯＳトランジスタ部３２のｎ型エミッタ領域３およびｐ+不純物拡散領域６の形成領域とに挟まれる領域Ｒｓ（図２中において１点鎖線で囲まれた領域）よりもゲート電極５ａの長手方向の端部側に位置することが好ましい。
【００３６】
主に図３〜図５を参照して、半導体基板１の第１主面１Ａ上には、絶縁層２２Ａ、層間絶縁膜９、および絶縁層２２Ｂが順に形成されている。絶縁層２２Ａは、ゲート電極５ａまたは安定化プレート５ｂに対して、例えば熱酸化またはＣＶＤ（Chemical Vapor Deposition）酸化を行うことにより形成される。絶縁層２２Ｂは層間絶縁膜９上に選択的に形成されている。層間絶縁膜９は、シリケート、すなわち例えばボロンやリンがドーピングされているシリコン酸化膜を用いＣＶＤ（Chemical Vapor Deposition）などにより形成されている。層間絶縁膜９にはコンタクトホール９ａとコンタクトホール９ｂとが形成されている。
【００３７】
コンタクトホール９ａは、図５に示すように導電層５ｂ1に達するように形成されている。コンタクトホール９ａの底部に位置する導電層５ｂ1の表面にはシリサイド層２１ｂが形成されている。またコンタクトホール９ｂは、図３および図４に示すように第１主面１Ａに位置するｎ型エミッタ領域３およびｐ+不純物拡散領域６に達するように形成されている。コンタクトホール９ａの底部に位置するｎ型エミッタ領域３、ｐ+不純物拡散領域６およびｐ型ボディ領域２の表面にはシリサイド層２１ａが形成されている。
【００３８】
主に図２を参照して、コンタクトホール９ａはゲート用溝１ａおよび安定化プレート用溝１ｂの平面視における長手方向の端部側（つまり上記領域Ｒｓよりもゲート電極５ａの長手方向の端部側）に配置されている。コンタクトホール９ｂは平面視において２つの安定化プレート用溝１ｂに挟まれる領域Ｒ（図２中において２点鎖線で囲まれた領域）には配置されておらず、安定化プレート用溝１ｂとゲート用溝１ａとに挟まれる領域に配置されている。
【００３９】
以上により２つの安定化プレート用溝１ｂに挟まれる領域Ｒの全体は絶縁層４ｂにより覆われており、この領域Ｒには半導体基板１の第１主面１Ａ（ｐ型ボディ領域２）に達するコンタクトホールは形成されていない。安定化プレート部３３が３個以上のダミートレンチを含む場合には、３個以上の安定化プレート用溝１ｂのうち一方（図２中例えば左側）のＭＯＳトランジスタ部３２に最も近い安定化プレート用溝１ｂと他方（図２中例えば右側）のＭＯＳトランジスタ部３２に最も近い安定化プレート用溝１ｂとに挟まれる半導体基板１の第１主面１Ａの領域が上記領域Ｒに対応する。
【００４０】
主に図３〜図５を参照して、層間絶縁膜９上にはコンタクトホール９ａ、９ｂの側部および底部と、層間絶縁膜９の上面と、絶縁層２２Ｂの上面とに沿うようにバリアメタル層１０が形成されている。バリアメタル層１０の半導体基板１と接する部分には、コンタクト抵抗を低くするために上述のシリサイド層２１ａが形成されている。半導体基板１の第１主面１Ａ上にはエミッタ電極１１が形成されている。このエミッタ電極１１は、バリアメタル層１０上にてバリアメタル層１０と接するように形成されている。
【００４１】
これにより、エミッタ電位Ｅを与えるエミッタ電極１１はコンタクトホール９ａを通じて２つの安定化プレート５ｂの各々に電気的に接続されており、かつコンタクトホール９ｂを通じてｎ型エミッタ領域３およびｐ+不純物拡散領域６の各々に電気的に接続されている。つまりエミッタ電極１１は、２つの安定化プレート用溝１ｂに挟まれる領域Ｒにはコンタクトホールなどを通じて接続されてはおらず、その領域Ｒの全面上において少なくとも安定化プレート用絶縁膜４ｂを介在して配置されている。
【００４２】
主に図６を参照して、ゲート用溝１ａの平面視における長手方向の両側における半導体基板１の第１主面１Ａにはｐ型ウエル３９が形成されている。ゲート電極５ａは、このｐ型ウエル３９が形成された半導体基板１の第１主面１Ａ上にゲート絶縁膜４ａを介在して延びている。層間絶縁膜９にはコンタクトホール９ｃが形成されている。このコンタクトホール９ｃは、ゲート電極５ａのｐ型ウエル３９上に延びた部分に達している。
【００４３】
コンタクトホール９ｃの底部におけるゲート電極５ａの表面には、シリサイド層２１ｂが形成されている。バリアメタル層１０はコンタクトホール９ｃの側部および底部に沿うように形成されており、このバリアメタル層１０上にはゲート電位Ｇを与える制御電極１１ｇが形成されている。この制御電極１１ｇは、エミッタ電極１１と同一の層からパターニングによって分離して形成された層である。これによりゲート電極５ａは、その長手方向の端部において、コンタクトホール９ｃを通じてゲート電位Ｇを与える制御電極１１ｇに電気的に接続されている。
【００４４】
主に図３〜図６を参照して、ｎ-領域１ｃの第２主面１Ｂ側にはｎ型バッファ領域７と、ｐ型コレクタ領域８とが順に形成されている。このｐ型コレクタ領域８には、コレクタ電位Ｃを与えるコレクタ電極１２が電気的に接続されている。このコレクタ電極１２の材質は、例えばアルミニウム化合物である。
【００４５】
次に、本実施の形態の半導体装置におけるメサ幅（ＷMOS）、トレンチピッチ（Ｗpitch）、およびトレンチ幅（Ｗtrench）について図２〜図５を用いて説明する。
【００４６】
エミッタ電極１１は、図２に示す平面視において上記領域Ｒｓよりもゲート電極５ａの長手方向の端部側にて導電層５ｂ1に電気的に接続されている。安定化プレート５ｂは低抵抗材料で形成されているため、安定化プレート５ｂの全体がエミッタ電位となる。安定化プレート５ｂをエミッタ電位とするのは、ゲート容量を小さくしてＩＧＢＴの短絡時における発振を抑制し、デバイス破壊を防ぐためである。上記領域Ｒｓよりもゲート電極５ａの長手方向の端部側でエミッタ電極１１を安定化プレート５ｂに電気的に接続するのは以下の理由による。つまり、メサ幅（ＷMOS）および／またはトレンチピッチ（Ｗpitch）を小さくしてオン電圧を低減するときに、導電層５ｂ1が上記領域Ｒｓに配置されていると、図２２、図２４を用いて後述するように、エミッタ電極１１をｎ型エミッタ領域３またはｐ型不純物拡散領域６に接続するための領域が狭くなって、エミッタ電極１１とｎ型エミッタ領域３またはｐ型不純物拡散領域６との確実な電気的に接続が困難になるおそれがあるからである。
【００４７】
本実施の形態において、メサ幅（ＷMOS）は、ゲート用溝１ａと安定化プレート用溝１ｂとの間、および安定化プレート用溝１ｂ同士の間の距離を示している。ゲート用溝１ａと安定化プレート用溝１ｂとの間のメサ幅、および安定化プレート用溝１ｂ同士の間のメサ幅は同じ幅となるように設けられている。また、トレンチピッチ（Ｗpitch）は、ゲート用溝１ａと安定化プレート用溝１ｂとの配置ピッチ、および安定化プレート用溝１ｂ同士の配置ピッチを示している。ゲート用溝１ａと安定化プレート用溝１ｂとのトレンチピッチ、および安定化プレート用溝１ｂ同士のトレンチピッチは同じ距離となるように設けられている。また、トレンチ電極幅（Ｗtrench）は、ゲート電極５ａおよび安定化プレート５ｂの各々の幅を示している。ゲート電極５ａのトレンチ電極幅および安定化プレート５ｂのトレンチ電極幅は同じ幅となるように設けられている。
【００４８】
本実施の形態におけるトレンチゲート型ＩＧＢＴにおいては、メサ幅（ＷMOS）、トレンチピッチ（Ｗpitch)、およびトレンチ幅（Ｗtrench）の関係が、ＷMOS＝Ｗpitch−Ｗtrench＞０（式１）の関係を満足するように形成されている。
【００４９】
次に、本実施の形態の半導体装置の作用効果について従来例と対比して説明する。
図７および図８に、従来のトレンチゲート型ＩＧＢＴの構造を示す。図７の領域Ｘ２は、従来のトレンチゲート型ＩＧＢＴにおいて層間絶縁膜９に形成されたコンタクトホール９ｄの平面形状を示している。このコンタクトホール９ｄを通じて、エミッタ電極１１はｎ型エミッタ領域３、ｐ+不純物拡散領域６、ｐ型ボディ領域２および安定化プレート５ｂと電気的に接続されている。つまり安定化プレート５ｂに挟まれる半導体基板１の第１主面１Ａにあるｐ型ボディ領域２およびｐ+不純物拡散領域６にもエミッタ電極１１は電気的に接続されている。
【００５０】
また２つの安定化プレート５ｂに挟まれる半導体基板１の第１主面１Ａにもｐ+不純物拡散領域６が形成されている。またｎ型エミッタ領域３は、ゲート電極５ａの長手方向に沿ってゲート電極５ａとｐ+不純物拡散領域６との間に形成されている。
【００５１】
また、ゲート用溝１ａおよび安定化プレート用溝１ｂは、上面から見ると、それぞれ図１または図４に示すゲート電極５ａおよび安定化プレート５ｂと同じパターンとなっている。
【００５２】
なお、これ以外の従来例の構成は本実施の形態の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００５３】
従来構造ではエミッタ電極１１が安定化プレート５ｂに挟まれる半導体基板１の第１主面にあるｐ型ボディ領域２およびｐ+不純物拡散領域６にも電気的に接続されている。このため、トレンチＭＯＳトランジスタ部のオン状態のキャリア濃度が低下し、オン抵抗が高くなることが後述の実施例における検討により分かった。
【００５４】
これに対して、本実施の形態における構造は、図２に示すように、エミッタ電極１１は平面視において安定化プレート５ｂに挟まれる領域Ｒのｐ型ボディ領域２には電気的に接続されてはいない。エミッタ電極１１は、安定化プレート５ｂとゲート電極５ａとに挟まれる領域にコンタクトホール９ｂを介して電気的に接続され、領域Ｒｓの外側にある導電層５ｂ1に電気的に接続されているだけである。つまり図３〜図５に示すようにエミッタ電極１１は安定化プレート部３３では半導体基板１の第１主面１Ａには電気的に接続されておらず、ＭＯＳトランジスタ部３２にて半導体基板１の第１主面１Ａに電気的に接続されている。このため、オン状態において電流は安定化プレート部３３にはほとんど流れず、ＭＯＳトランジスタ部３２に集中して流れることとなり、従来例よりもオン電圧が低くなることが後述の実施例における検討により分かった。
【００５５】
また上記のオン電圧の低減効果は、本実施の形態の構成では単位セルに占める安定化プレート部３３の安定化プレート用溝１ｂの割合が増えるに従い強化されるため、さらにオン電圧を低減できることも後述の実施例における検討により分かった。本実施の形態の構成は、安定化プレート用溝５ｂに挟まれる領域Ｒに1ｐ+不純物拡散領域６を設けていないことと、導電層５ｂ1の配置の工夫により、単位セルに占める安定化プレート用溝１ｂの割合を増加させやすい構造である。さらにこの安定化プレート用溝１ｂの割合を増加させることで実効的なゲート幅Ｗ（図２におけるＷ1＋・・・・＋Ｗn）を低減することも容易となる。このため、飽和電流を減少させることも容易となり、短絡耐量を向上させることが容易となる。以下、そのことを説明する。
【００５６】
ＭＯＳトランジスタの飽和領域におけるドレイン電流ＩD（飽和電流）を表す下記の式２から分かるように、実効的なゲート幅Ｗが小さくなるとＭＯＳトランジスタのドレイン電流ＩDが減少する。本実施の形態では、ゲート配線を行なわない安定化プレート用溝１ｂの本数の割合を増加させることでＭＯＳトランジスタ部３２の有効セルサイズに占める実効的なゲート幅Ｗ（図２におけるＷ1＋・・・・＋Ｗn）が小さくされている。これにより、ＩＧＢＴの短絡電流が抑制されて短絡耐量が向上されている。さらに後述するように、安定化プレート用溝１ｂの本数の割合を増加させることで、オン電圧をさらに低減することもできるので、短絡耐量を向上もしくは維持しかつオン電圧を小さくすることができる。
【００５７】
【数１】
0005634318.tif 000002
【００５８】
上記の式２において、ＩDは飽和領域におけるドレイン電流（飽和電流）を意味し、Ｗは実効的なゲート幅を意味し、μは移動度を意味し、ＣOXは単位面積当たりのゲート絶縁膜容量を意味し、ＶGはゲート電圧を意味し、Ｖthはしきい値電圧を意味する。Ｌはチャネル長を意味し、本実施の形態の半導体装置においては、ｎ型エミッタ領域３の下端からｐ型ボディ領域２とｎ型不純物拡散領域１４との境界面までのゲート用溝１ａに沿う距離に該当する。
【００５９】
負荷が短絡した時にデバイスを流れる電流は、デバイスの飽和電流によって決まる。飽和電流が小さいと短絡時に流れる電流も小さくなり、デバイスにかかるエネルギー負荷も小さくなる。よって、飽和電流を抑制することにより短絡耐量を向上することが可能となる。
【００６０】
また本実施の形態における構造では、エミッタ電極１１は安定化プレート５ｂに挟まれた領域ではｐ型ボディ領域２に接続されていないため、ＭＯＳトランジスタ部３２に電流を集中させることができる。また、安定化プレート用溝１ｂの本数を容易に増加することができるため、オン電圧を低減する効果も得られる（図９に示す定常損失領域において、同一のコレクタ電流Ｊｃに対するオン電圧Ｖｃｅが減少している）。つまり、本構造を用いることにより、短絡耐量を維持した上で、定常損失を低減することが可能である。
【００６１】
またＭＯＳトランジスタ部３２の微細化が容易であるため、ＭＯＳトランジスタ部３２を微細化することにより実効的なゲート幅を低減することができ、飽和電流を減少させ短絡耐量を向上させることが容易となるため、半導体装置の歩留まりを向上させることができる。
【００６２】
さらに上述した従来例においては、ｐ型ボディ領域２とエミッタ電極１１との間のコンタクト抵抗を下げるために、隣り合う安定化プレート５ｂの間にｐ+不純物拡散領域６が設けられている。しかし、このｐ+不純物拡散領域６が設けられた箇所は、ＩＧＢＴがターンオフする時にホールが抜けるパスとなり、ＩＧＢＴのターンオフ遮断能力、すなわちターンオフ可能な電流密度や電圧が低下する。
【００６３】
これに対して本実施の形態の構成では、上述したようにエミッタ電極１１は安定化プレート５ｂに挟まれたｐ型ボディ領域２にコンタクトホールを通じて接続されていない。このため、オン電圧の低減に加えて、ＩＧＢＴがターンオフする時に安定化プレート５ｂに挟まれた領域にホールが抜けるパスができることもなく、ターンオフ可能な電流密度や電圧の低下を防止することができる。
【００６４】
また本実施の形態における構造は、図２に示したように、エミッタ電極１１は平面視において安定化プレート５ｂに挟まれる領域Ｒではｐ型ボディ領域２には電気的に接続されていない。このため、図２３、図２４に示す構成のようにエミッタ電極１１とｎ型エミッタ領域３またはｐ+不純物拡散領域６との接続を考慮してゲート用溝１ａと安定化プレート用溝１ｂとの間のメサ幅を大きくする必要はない。よって本実施の形態では、ゲート用溝１ａと安定化プレート用溝１ｂとの間のメサ幅を小さくすることができるとともに、このメサ幅の設計の自由度が向上する。またメサ幅を小さくできるため、さらにオン電圧を低減することもできる。
【００６５】
また上記のトレンチピッチが各部において異なっていると、各トレンチ１ａ、１ｂ付近の電界の分布が不均一となり電界集中が生じ、耐圧が低下する。このため本実施の形態においてはゲート用溝１ａと安定化プレート用溝１ｂとのトレンチピッチ、および安定化プレート用溝１ｂ同士のトレンチピッチは同じとなるように設けられている。これによりトレンチ周囲の電界集中を防ぎ、耐圧を向上させることが可能となる。つまり上記においてゲート用溝１ａと安定化プレート用溝１ｂとの間のメサ幅を小さくできるため、それに合わせてゲート用溝１ａと安定化プレート用溝１ｂとのトレンチピッチを小さくできる。さらにゲート用溝１ａと安定化プレート用溝１ｂとのトレンチピッチの縮小に合わせて安定化プレート用溝１ｂ同士のトレンチピッチも小さくすることで、電界集中による耐圧低下を防ぎつつ、デバイスの小型化を図ることもできる。
【００６６】
（実施例）
上記構成を有するトレンチゲート型ＩＧＢＴの具体的な一例について、以下に説明する。
【００６７】
トレンチゲート型ＩＧＢＴのシミュレーションパラメータは、下記の表１に示すとおりである。また、本データで使用しているダミートレンチ比率については、表２に示すとおりである。ダミートレンチ比率は、１セル（単位ユニットセル部３４）あたりのダミートレンチ（安定化プレート用溝）の本数を、１セル（単位ユニットセル部３４）あたりの全トレンチ本数（ゲート用溝本数＋ダミートレンチ本数）で割った値、すなわち、安定化プレート本数／全トレンチ本数と定義する。
【００６８】
【表１】
0005634318.tif 000003
【００６９】
【表２】
0005634318.tif 000004
【００７０】
なお、本実施の形態においては、ゲート用溝１ａの本数および安定化プレート用溝１ｂの本数の絶対値ではなく、これらの比率が重要である。すなわち、ゲート用溝１ａと安定化プレート用溝１ｂの本数がいくつであっても、デバイスの特性はダミートレンチ比率に大きく依存する。
【００７１】
（ｉ）  メサ幅（ＷMOS）
トレンチ電極の間（ゲート用溝１ａと安定化プレート用溝１ｂとの間、安定化プレート用溝１ｂと安定化プレート用溝１ｂとの間）のメサ幅（ＷMOS）を狭くすることで、オン電圧と定常損失との低減効果を得ることができる。その関係を図１０に示す。
【００７２】
図１０は、横軸にメサ幅（ＷMOS）［μｍ］、縦軸にオン電圧（Ｖｃｅ（ｓａｔ））［Ｖ］を示している。図１０においてトレンチ幅（Ｗtrench）は一定としている。参考のため、図２８に示す従来のプレーナーゲート構造ＩＧＢＴのデータを、同じパラメータ（ユニットセル寸法）として図１０中にプロットする。図２８を参照して、プレーナーゲート構造では、ゲート電極５ａは半導体基板１の第１主面１Ａ上に位置しており、ｎ型エミッタ領域３とｎ型不純物拡散領域１４とに挟まれるｐ型ボディ領域２上にゲート絶縁膜４ａを介在して形成されている。エミッタ電極１１はｎ型エミッタ領域３およびｐ+不純物拡散領域６に電気的に接続されている。なおこれ以外のプレーナーゲート構造ＩＧＢＴの構成は図２に示すトレンチゲート構造のＭＯＳトランジスタ部３２の構成とほぼ同じであるため、同一の要素については同一の符号を付し、その説明を省略する。
【００７３】
なお、図１０に示すデータは、代表例として２９８Ｋ（２５℃）でのデータを示しているが、その他の温度でも同様の傾向を示す。また、１セルあたりのトレンチ電極のゲート電極と安定化プレートとの割合は、ゲート電極を１本、安定化プレートを７本としたダミートレンチ比率０．８７５にてシミュレーションを行なった結果である。
【００７４】
本実施の形態における構造では、エミッタ電極１１が安定化プレート部３３のｐ型ボディ領域２にコンタクトホールを通じて接続されておらず、ＭＯＳトランジスタ部３２のキャリア濃度を高めることができるため、図７、図８に示す従来例よりオン電圧が低減できている。本実施の形態における構造を用いると、メサ幅（ＷMOS）をより狭くすることができ、ＭＯＳトランジスタ部３２のキャリア密度をさらに高めることができるため、従来例よりもさらにオン電圧が低減できていることが分かる。
【００７５】
また、メサ幅（ＷMOS）とオン電圧低減効果との関係については、従来のトレンチ構造（図７、図８を参照）でも同様の傾向を示す。ただし、先述のように従来構造ではエミッタ電極１１とｐ型ボディ領域２のコンタクトを安定化プレート５ｂの領域全面で取っているため、トレンチＭＯＳトランジスタ部のオン状態のキャリア濃度が低下し、オン抵抗が高くなる。
【００７６】
これに対して、本実施の形態における構造は、エミッタ電極１１が安定化プレート部３３のｐ型ボディ領域２にコンタクトホールを通じて接続されていない。このため、トレンチＭＯＳトランジスタ部３２におけるオン状態のキャリア濃度が増大し高いオン電圧低減効果を得ることができる。
【００７７】
（ｉｉ）  ダミートレンチ比率
本実施の形態における構造において、ゲート電極５ａに対して安定化プレート５ｂの割合を増加していく（ダミートレンチ比率を増加させる）ことで、オン電圧の低減、ひいては定常損失を低減する効果を得ることができる。この関係を図１１に示す。横軸はダミートレンチ比率、縦軸はオン電圧（Ｖｃｅ（ｓａｔ））を示している。デバイスにおけるエネルギー損失は、（デバイスを流れる電流）×（デバイスにかかる電圧）で表されるため、オン電圧が減少するほど定常損失が小さくなる。
【００７８】
このオン電圧が低減する原理を、図１２（Ａ）、図１２（Ｂ）、図１３（Ａ）、図１３（Ｂ）および図１４に示す。図１２（Ａ）、図１３（Ａ）はＩＧＢＴがオン状態である場合におけるデバイス内の電流密度を示し、図１２（Ｂ）、図１３（Ｂ）は、ＩＧＢＴがオン状態である場合における安定化プレートで挟まれた領域における電流経路を示し、図１４はオン状態におけるデバイス内のキャリア濃度を示している。なお、図１２（Ａ）、図１２（Ｂ）は、本実施の形態の構造の場合を示し、図１３（Ａ）、図１３（Ｂ）は、図７および図８に示した従来のトレンチ電極構造の場合を示しており、それぞれ図３および図８に示す断面に対応する。
【００７９】
図１２（Ａ）および図１３（Ａ）の各々において、左端（Ｘ＝０μｍ）はゲート用溝１ａであり、所定のピッチで安定化プレート用溝１ｂが並んでいる（Ｘ＞０）。また、図１２（Ｂ）、図１３（Ｂ）は図１２（Ａ）、図１３（Ａ）中のＺで囲まれた領域の拡大図であり、図１２（Ｂ）、図１３（Ｂ）中の矢印の向きは電流の流れる向きを示し、矢印の長さは電流密度の大きさを示している。
【００８０】
図１２（Ａ）、図１２（Ｂ）に示す本実施の形態の構造（図２）のオン状態では、安定化プレート部３３の横にあるトレンチＭＯＳトランジスタ部３２のゲート電極に電圧バイアス（本構造はｎチャネルＭＯＳトランジスタのためゲートに正バイアス）が印加され、チャネル部（ｐ型ボディ領域２においてゲート用溝１ａと接する部分）を通じて電子がｎ-領域１ｃに注入される。その際、コレクタ側は順バイアスされているため同時にコレクタ側からホールがｎ-領域１ｃに注入される。
【００８１】
ここで本実施の形態の構造では、安定化プレート部３３、すなわち隣り合う安定化プレート用溝１ｂの間において、エミッタ電極１１はｐ型ボディ領域２に接続されておらず、ＭＯＳトランジスタ部３２、すなわちゲート用溝１ａと安定化プレート用溝１ｂの間において、コンタクトホール９ｂを通じてｐ型ボディ領域２と接続されている。したがって、本構造においては、ホールがエミッタ側へ流れるパスはトレンチＭＯＳトランジスタ部３２のみとなるため、安定化プレート部３３にはほとんど電流は流れずに、トレンチＭＯＳトランジスタ部３２に集中して電流が流れ込む。
【００８２】
トレンチＭＯＳトランジスタ部３２に電流が集中するため、トレンチＭＯＳトランジスタ部３２のオン状態のキャリア濃度が増大しオン電圧が低くなる。その効果は図１１に示すように、単位セルに占めるダミートレンチの割合が増えるに従い強化され（すなわちトレンチＭＯＳトランジスタ部３２のオン状態のキャリア濃度がより増大し）、オン電圧がより低くなり定常損失が低減される。
【００８３】
これに対して、図１３（Ａ）、図１３（Ｂ）に示すように、従来のトレンチ電極構造では、エミッタ電極１１は安定化プレート５ｂの間のｐ型ボディ領域２にも接続されているため、安定化プレート５ｂの間にも電流が流れ、トレンチＭＯＳトランジスタ部３２への電流集中は起きにくくなる。
【００８４】
すなわち従来の構造では、安定化プレート部３３にホールの抜ける接続部分があるため、ダミートレンチ間にもホールのパスが形成される。その結果、図１２（Ｂ）および図１３（Ｂ）に示すような電流集中の度合いの違いが発生する。その影響により図１４に示すように本実施の形態と従来例とでトレンチＭＯＳトランジスタ部３２のエミッタ側キャリア濃度分布が変化し、オン電圧Ｖｃｅ（ｓａｔ）の違いが生じる。
【００８５】
図１４は、図２〜図６に示した本実施の形態と図７、図８に示した従来例との半導体装置において、トレンチＭＯＳトランジスタ部３２のＩＧＢＴがオン状態のときのキャリア濃度分布を比較したグラフである。図１４に示すキャリア密度分布は、図３、図８のＡ−Ａ’線部、および図２８のＢ−Ｂ’線部に対応する。
【００８６】
図１４および図１５に、このデバイス構造と電流集中の関係を示す。図１４および図１５は、横軸にエミッタ領域からコレクタ領域までの距離、縦軸にキャリア濃度を示す。図１５は、図１４中のエミッタ側の拡大図である。また、本データは図３、図８のＡ−Ａ’線部および図２８のＢ−Ｂ’線部に対応し、チャネルが形成される箇所を含むものである。
【００８７】
なお図１４は各半導体装置のダミートレンチ比率が同じ場合（プレーナーゲート構造を除く）を比較したものである。図２〜図６に示した本実施の形態の構造では、電流経路がゲート用溝１ａに隣接するトレンチＭＯＳトランジスタ部３２のみとなり、その結果オン状態におけるエミッタ側のキャリア濃度が図１４に示すように増大する。逆に図７、図８に示した従来例の構造のように安定化プレート部のｐ型ボディ領域２にエミッタ電極１１が接続されると、隣り合う安定化プレート用溝１ｂの間におけるｐ型ボディ領域２およびｐ+不純物拡散領域６にも電流パスが発生する。これにより、トレンチＭＯＳトランジスタ部以外にも電流パスが形成されるため、トレンチＭＯＳトランジスタ部のオン状態のキャリア濃度が低下する。したがって、従来の半導体装置は本実施の形態よりオン電圧が高くなる。
【００８８】
図１４および図１５を参照して、本実施の形態におけるトレンチ電極構造では、コレクタ領域側から注入されたホールがｎ-領域（ｎ-ドリフト領域）１ｃ内でその密度を低下することなくエミッタ側へ到達している。さらに、安定化プレート５ｂを増やすことによりエミッタ側でキャリアの集中が起こり、ｎ-領域（ｎ-ドリフト領域）１ｃ内のエミッタ側のキャリア濃度が上昇する。これに対し、従来のトレンチ電極構造およびプレーナーゲート構造の双方では、エミッタ側へ進むにつれてキャリア濃度が低下している。
【００８９】
つまり、本実施の形態におけるトレンチ電極構造では、ｎ-ドリフト領域からエミッタ側にかけてのキャリア濃度増大効果により、ダミートレンチ比率が増加するにつれてオン電圧低減効果を得ることができる。ただし、ダミートレンチ比率が０．９２を超えるとキャリア集中効果が飽和する（図１１参照）。
【００９０】
本実施の形態同士を比べると、ダミートレンチ比率が０．８７５は０．６７と比べてキャリア濃度が大きい。ＩＧＢＴがオン状態では、安定化プレート部３３の直下をホールがトレンチＭＯＳトランジスタ部３２に向かって移動する。その移動距離が大きくなる方が、安定化プレート部３３の直下のホール濃度が高くなる。その結果、唯一のホールのパスであるトレンチＭＯＳトランジスタ部３２でのキャリア濃度は、安定化プレート部３３の距離が大きくなるほど（ダミートレンチ比率が増加するほど）キャリアが集中するため高い濃度となる。キャリア濃度が高くなると、当該箇所のキャリア濃度が増大し抵抗が下がるため、オン電圧が低くなる。
【００９１】
図１４と図１５に示すように、エミッタ領域を除きホールの密度と電子の密度はほぼ同じである。また、図１５に示すようにエミッタ領域では、電子密度の方がホール密度より高くなる。
【００９２】
なお、従来のトレンチゲート構造やプレーナーゲート構造で、エミッタに近づくにつれキャリア濃度が下がるのは、電子の供給能力（注入能力）が低下しているためである。
【００９３】
以上より、安定化プレート５ｂによるオン電圧低減効果を得ることができるダミートレンチ比率は、安定化プレートの最小本数時の０．５からキャリア集中効果が飽和する０．９２までの範囲（つまり０．５以上０．９２以下の範囲）が好ましい。
【００９４】
また、図１６を参照して、ダミートレンチ比率と飽和電流との関係を示す図からも分かるように、安定化プレート５ｂを増加することにより、ゲート幅が小さくなり、飽和電流を抑制することができる。
【００９５】
本実施の形態のトレンチゲート構造でのユニットセル単位は、トレンチＭＯＳトランジスタ部３２と安定化プレート部３３とが一体となった領域（図３、４に示す単位ユニットセル部３４）である。また、ダミートレンチ比率が増加すると単位ユニットセル部３４に占めるトータルゲート幅Ｗが小さくなる。
【００９６】
本実施の形態の構造により、飽和電流を抑制することで短絡耐量を維持しかつオン電圧を小さくすることができるＩＧＢＴを実現することができる。しかし、本実施の形態の構造では、ダミートレンチ比率を任意に設定できるため、飽和電流抑制と低オン電圧化の両立が可能になる（図１１、図１６を参照）。
【００９７】
図１７に、オン電圧（Ｖｃｅ（ｓａｔ））とスイッチング損失（Ｅｏｆｆ）との関係を示す。オン電圧が低いほど定常損失は小さくなるという関係がある。本実施の形態について示すデータ点はｐ型コレクタ領域８の不純物濃度（コレクタ濃度）を１×１０16〜５×１０20と振り分けたものであり、コレクタ濃度が高いほどオン電圧は低くなる。
【００９８】
オン電圧とスイッチング損失がトレードオフの関係にある理由を説明する。ＩＧＢＴでは、オン電圧とスイッチング損失との２つのデバイス特性がデバイス構造以外に共通な制御パラメータを用いて制御される。本実施の形態では、例えば該当パラメータはコレクタ濃度である。
【００９９】
オン電圧を低くして定常損失を小さくする場合、コレクタ側のキャリア濃度を上げるためにコレクタ濃度が高濃度化される。そうすると、ＩＧＢＴがオン状態時にｎ-領域１ｃ中に高濃度のホールがコレクタ側から注入され、ＩＧＢＴがターンオフする際に注入されたホールを吐き出すための時間が必要となり、スイッチング損失が増加する。スイッチング損失を小さくする場合は逆にコレクタ濃度を低くするが、オン電圧は高くなる。以上から、オン電圧とスイッチング損失とはトレードオフの関係にある。
【０１００】
しかし、本実施の形態においては、コレクタ側のキャリア濃度が同じであっても、従来の構造の半導体装置と比較してオン電圧（Ｖｃｅ（ｓａｔ））を低減することができるため、図１７に示すトレードカーブを低オン電圧側へ移動させ、トレードオフ特性の改善が可能となる。
【０１０１】
したがって、本実施の形態のトレンチ電極構造によれば、定常損失低減を可能としたことにより、トータル損失（スイッチング損失＋定常損失）も低減することができる。
【０１０２】
なお、図１１〜図１７に示すデータは、シミュレーションにて半導体基板１の厚みｔｓｕｂ＝４７０μｍ、メサ幅（ＷMOS）＝１．２μｍ、トレンチ幅（Ｗtrench）＝１．２μｍの条件下でのものである。また、代表として２９８Ｋ（２５℃）のデータを示しているが、その他の温度でも同様の傾向を示す。
【０１０３】
また、これまで述べてきたダミートレンチ比率との関係について、ｎ型エミッタ領域３の有無（図３と図４において相違する部分）に関わらず同様の効果を得ることができる。
【０１０４】
（ｉｉｉ）  トレンチ深さ（Ｄ）
図１８に、トレンチ深さ（Ｄ：ｐ型ボディ領域２とｎ型不純物拡散領域１４により形成されるエミッタ側のＰ／Ｎジャンクションからの深さ；図３参照）と耐圧の関係を示し、図１９に様々なトレンチ深さ（Ｄ）について、半導体基板の第１主面からの深さと電界強度との関係を示す。図１８から、本実施の形態におけるトレンチ電極構造において、トレンチ深さ（Ｄ）をエミッタ側のＰ／Ｎジャンクション間で生じる電界集中を緩和できる長さ以上に設計することで十分な耐圧を得ることができる。図１９に示すように、エミッタ側のＰ／Ｎジャンクションの電界集中を緩和できるトレンチ深さ（Ｄ）は、Ｐ／Ｎジャンクションから１．５μｍ以上のものである。
【０１０５】
トレンチ深さを大きくすると電界集中が緩和するメカニズムを説明する。ＩＧＢＴが耐圧を保持するときはゲートおよび安定化プレートのトレンチ部はソース電位と同じ０Ｖとなる。その結果、これらのトレンチ部はフィールドプレートのように電荷を誘起して等電位線をコレクタ側へ押しやり、エミッタ側のＰ／Ｎジャンクションにおける電界を緩和させる効果が得られる。
【０１０６】
耐圧が向上するトレンチ深さは、トレンチやメサの幅、ダミートレンチ率、不純物濃度にほとんど依存しない。一方、耐圧が向上するトレンチ深さはトレンチＭＯＳトランジスタ部３２の各不純物深さ、すなわちｐ型ボディ領域２とｎ型不純物拡散領域１４により形成されるＰ／Ｎジャンクションとの位置関係に依存する。
【０１０７】
また、１．５μｍよりさらにトレンチを深くすることで、図２０で示すようにオン電圧(Ｖｃｅ（ｓａｔ）)低減効果を得ることができる。例えば、５．５μｍ以上にすれば、Ｖｃｅ（ｓａｔ）を１．５Ｖ以下にすることができる。
【０１０８】
なお、図１８〜図２０に示すデータは、ダミートレンチ比率０．８７５、半導体基板１の厚みｔｓｕｂ＝４７０μｍ、メサ幅（ＷMOS）＝１．２μｍ、トレンチ幅（Ｗtrench）＝１．２μｍにて評価を行なった。また、代表として２９８Ｋ（２５℃）のデータを示しているが、その他の温度でも同様の傾向を示す。
【０１０９】
（ｉｖ）  トレンチ電極の先端形状
再び、図３を参照して、ゲート用溝１ａおよび安定化プレート用溝１ｂの各々の先端の断面形状をラウンド形状（例えば半円形状）にすることで、耐圧向上を図ることができる。ゲート用溝１ａおよび安定化プレート用溝１ｂの先端形状が角型のものでは、その角部にて電界集中が発生し、耐圧が低下する。そのため、ゲート用溝１ａおよび安定化プレート用溝１ｂの先端の断面形状は丸みを持たせた形状であることが好ましい。
【０１１０】
（他の実施の形態）
なお図２に示すように２つの安定化プレート５ｂ同士を繋ぐ導電層５ｂ1の平面視における配置位置は、領域Ｒｓよりもゲート電極５ａの長手方向の端部側に位置することが好ましいが、図２１および図２３に示すように領域Ｒｓ内であってもよい。
【０１１１】
図２１に示すように導電層５ｂ1は、ゲート電極５ａの長手方向に並んだｎ型エミッタ領域３およびｐ+不純物拡散領域６のうち長手方向の最も端部に位置する最端部のｐ+不純物拡散領域６同士に挟まれる領域内に配置され、かつ導電層５ｂ1の一部が平面的に見て最端部のｐ+不純物拡散領域６の一部と重なっていてもよい。この構成における導電層５ｂ1が形成された部分の断面構成は図２２に示す構成となる。
【０１１２】
図２３に示すように導電層５ｂ1は、ゲート電極５ａの長手方向に並んだｎ型エミッタ領域３およびｐ+不純物拡散領域６のうち最端部のｐ+不純物拡散領域６以外のｎ型エミッタ領域３同士もしくはｐ+不純物拡散領域６同士に挟まれる領域内に配置されていてもよい。図２３の構成では、導電層５ｂ1は最端部のｐ+不純物拡散領域６以外のｐ+不純物拡散領域６同士に挟まれる領域内に配置されている。この構成における導電層５ｂ1が形成された部分の断面構成は図２４に示す構成となる。
【０１１３】
図２２および図２４から分かるように、導電層５ｂ1が上記領域Ｒｓ内にある場合には、導電層５ｂ1によりエミッタ電極１１を半導体基板１の第１主面１Ａに接続するための領域の幅が小さくなる。これに対して図２〜図６に示す構成では、導電層５ｂ1が上記領域Ｒｓ外にあるため、この導電層５ｂ1によってエミッタ電極１１がｐ+不純物拡散領域６およびｎ型エミッタ領域３との接触する部分の面積が小さくなることはない。
【０１１４】
また本実施の形態における半導体装置の平面視におけるｎ型エミッタ領域３およびｐ+不純物拡散領域６のパターン構造は、図２に示すパターンだけでなく、図７の従来構造に示すようなパターン構造でもよい。つまり図７の従来構造におけるコンタクトホール９ｄに代えて図２に示すコンタクトホール９ａ、９ｂが用いられれば、図７の従来構造に示すｎ型エミッタ領域３およびｐ+不純物拡散領域６のパターン構造が用いられてもよい。この図７の従来構造に示すｎ型エミッタ領域３およびｐ+不純物拡散領域６のパターン構造に図２に示すコンタクトホール９ａ、９ｂを適用した構成を図２５に示す。この図２５の構成においても、図２〜図６に示す構成と同様の効果を得ることができる。
【０１１５】
また、図２に示すパターン構造において、安定化プレート５ｂと安定化プレート５ｂとの間に、図２６に示すようなｐ+不純物拡散領域６があっても、図２〜図６に示す構成と同様の効果を得ることができる。また、図２７に示すように、平面視においてｎ型エミッタ領域３およびｐ+不純物拡散領域６の各々がゲート電極５ａの長手方向に沿って並走するように延びる短冊状のパターン構造であっても、同様の効果を得ることができる。
【０１１６】
なお上記においてはＭＯＳトランジスタ部を例に挙げて説明したが、ゲート絶縁膜の材質はシリコン酸化膜に限定されるものではない。このため、本発明はＭＩＳトランジスタ部全般に適用することができる。
【０１１７】
なお、今回開示された上記各実施の形態および実施例はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１８】
１  半導体基板、１ａ  ゲート用溝、１ｂ  安定化プレート用溝、１ｃ  ｎ-領域（ｎ-ドリフト領域）、１Ａ  第１主面、１Ｂ  第２主面、２  ｐ型ボディ領域、３  ｎ型エミッタ領域、４ａ  ゲート絶縁膜、４ｂ  安定化プレート用絶縁膜、５ａ  ゲート電極、５ｂ  安定化プレート、５ｂ1  導電層、６  ｐ+不純物拡散領域（ｐ+ボディコンタクト領域）、７  ｎ型バッファ領域、８  ｐ型コレクタ領域、９  層間絶縁膜、９ａ，９ｂ，９ｃ，９ｄ  コンタクトホール、１０  バリアメタル層、１１  エミッタ電極、１１ｇ  制御電極、１２  コレクタ電極、１４  ｎ型不純物拡散領域、２１ａ，２１ｂ  シリサイド層、２２Ａ，２２Ｂ  絶縁層、３１  層間絶縁膜、３２  ＭＯＳトランジスタ部、３３  安定化プレート部、３４  単位ユニットセル部、３９  ｐ型ウエル、４０  ＩＧＢＴ形成領域、４１  エッジターミネーション領域、１００  半導体チップ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図１２】
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【図１３】
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