(57)【特許請求の範囲】
【請求項１】
発振するために必要な利得を生成する利得生成回路と、
第１の周波数制御信号群により共振周波数を変化させることができる共振回路と、
インピーダンス制御端子群を備え、出力端子が上記共振回路に接続されるインピーダンス制御回路を具備して成り、
上記利得生成回路は、
交流電圧に対する負性の電流利得である負性コンダクタンスを生成する負性コンダクタンス生成回路と、
負性コンダクタンス制御信号群により、上記生成する負性コンダクタンスを制御するためのＫ個（Ｋは正の整数）の端子を具備して成り、
上記インピーダンス制御端子群に入力されるインピーダンス制御信号群より上記共振回路のインピーダンスが制御されることを特徴とする電圧制御発振器。
【請求項２】
請求項１において、
上記第１の周波数制御信号群は、
上記共振回路の共振周波数を連続的に変化させるための第２の周波数制御信号群と、
上記共振回路の共振周波数を段階的に変化させるための第３の周波数制御信号群で構成されることを特徴とする電圧制御発振器。
【請求項３】
請求項２において、
上記共振回路は、インダクタと容量で構成されるＬＣ共振回路であって、
上記第２の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を連続的に変化させ、
上記第３の周波数制御信号群により上記インダクタのインダクタンス、又は上記容量の容量値、又はその両方を段階的に変化させることを特徴とする電圧制御発振器。
【請求項４】
請求項３において、
上記負性コンダクタンス制御信号群に入力される制御信号は、
上記第３の周波数制御信号群の一部または全てが入力される信号処理回路を介した制御信号であり、
周波数の段階的な変化に応じて上記負性コンダクタンス生成回路が生成する負性コンダクタンスが制御されることを特徴とする電圧制御発振器。
【請求項５】
請求項４において、
上記負性コンダクタンス生成回路は、
第１のＰＭＯＳトランジスタと第２のＰＭＯＳトランジスタで構成される第１の負性コンダクタンス生成部と、
第１のＮＰＮトランジスタと第２のＮＰＮトランジスタで構成される第２の負性コンダクタンス生成部と、
電流源回路を具備して成り、
上記第１のＰＭＯＳトランジスタと上記第２のＰＭＯＳトランジスタはソース電極が共通化されて第１の電圧端子に接続され、
上記第１のＰＭＯＳトランジスタのドレイン電極は上記第２のＰＭＯＳトランジスタのゲート電極に接続され、
上記第２のＰＭＯＳトランジスタのドレイン電極は上記第１のＰＭＯＳトランジスタのゲート電極に接続され、
上記第１のＮＰＮトランジスタと上記第２のＮＰＮトランジスタはエミッタ電極が共通化されて上記電流源回路を介して第２の電圧端子に接続され、
上記第１のＮＰＮトランジスタのコレクタ電極は第１の容量結合用容量を介して上記第２のＮＰＮトランジスタのベース電極に接続され、
上記第２のＮＰＮトランジスタのコレクタ電極は第２の容量結合用容量を介して上記第１のＮＰＮトランジスタのベース電極に接続され、
上記第１のＰＭＯＳトランジスタのドレイン電極は上記第１のＮＰＮトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第１の電極に接続され、
上記第２のＰＭＯＳトランジスタのドレイン電極は上記第２のＮＰＮトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第２の電極に接続され、
上記負性コンダクタンス制御信号群に入力される制御信号により、上記第１の負性コンダクタンス生成部の生成する負性コンダクタンスが制御されることを特徴とする電圧制御発振器。
【請求項６】
請求項５において、
上記第１の負性コンダクタンス生成部は、
上記第１のＰＭＯＳトランジスタのドレイン電極とソース電極との間に第１のＫ個（Ｋは正の整数）の負性コンダクタンス制御用ＰＭＯＳトランジスタが接続され、
上記第１のＫ個の負性コンダクタンス制御用ＰＭＯＳトランジスタのゲート電極とドレイン電極の間に第１のスイッチが接続され、ゲート電極とソース電極の間に第２のスイッチが接続され、
上記第２のＰＭＯＳトランジスタのドレイン電極とソース電極との間に第２のＫ個（Ｋは正の整数）の負性コンダクタンス制御用ＰＭＯＳトランジスタが接続され、
上記第２のＫ個の負性コンダクタンス制御用ＰＭＯＳトランジスタのゲート電極とドレイン電極の間に第３のスイッチが接続され、ゲート電極とソース電極の間に第４のスイッチが接続され、
上記負性コンダクタンス制御信号群により上記第１から第４のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項７】
請求項６において、
上記第１から第４のスイッチは、ＰＭＯＳトランジスタで構成されることを特徴とする電圧制御発振器。
【請求項８】
請求項５において、
上記第１の負性コンダクタンス生成部は、
上記第１のＰＭＯＳトランジスタのドレイン電極とソース電極との間に第１の負性コンダクタンス制御用ダイオードと第５のスイッチの直列回路が並列にＫ個（Ｋは正の整数）接続され、
上記第２のＰＭＯＳトランジスタのドレイン電極とソース電極との間に第２の負性コンダクタンス制御用ダイオードと第６のスイッチの直列回路が並列にＫ個（Ｋは正の整数）接続され、
上記負性コンダクタンス制御信号群により上記第５から第６のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項９】
請求項５において、
上記第１の負性コンダクタンス生成部は、
上記第１のＰＭＯＳトランジスタのドレイン電極とソース電極との間に第１の負性コンダクタンス制御用抵抗器と第７のスイッチの直列回路が並列にＫ個（Ｋは正の整数）接続され、
上記第２のＰＭＯＳトランジスタのドレイン電極とソース電極との間に第２の負性コンダクタンス制御用抵抗器と第８のスイッチの直列回路が並列にＫ個（Ｋは正の整数）接続され、
上記負性コンダクタンス制御信号群により上記第７から第８のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項１０】
請求項３において、
上記インピーダンス制御信号群は、
上記第３の周波数制御信号群の一部または全てが入力される信号処理回路を介した制御信号であり、
周波数の段階的な変化に応じて上記共振回路のインピーダンスが制御されることを特徴とする電圧制御発振器。
【請求項１１】
請求項１０において、
上記負性コンダクタンス生成回路は、
第３のＰＭＯＳトランジスタと第４のＰＭＯＳトランジスタで構成される第３の負性コンダクタンス生成部と、
第３のＮＰＮトランジスタと第４のＮＰＮトランジスタで構成される第４の負性コンダクタンス生成部と、
電流源回路を具備して成り、
上記第３のＰＭＯＳトランジスタと上記第４のＰＭＯＳトランジスタはソース電極が共通化されて第１の電圧端子に接続され、
上記第３のＰＭＯＳトランジスタのドレイン電極は上記第４のＰＭＯＳトランジスタのゲート電極に接続され、
上記第４のＰＭＯＳトランジスタのドレイン電極は上記第３のＰＭＯＳトランジスタのゲート電極に接続され、
上記第３のＮＰＮトランジスタと上記第４のＮＰＮトランジスタはエミッタ電極が共通化されて上記電流源回路を介して第２の電圧端子に接続され、
上記第３のＮＰＮトランジスタのコレクタ電極は第３の容量結合用容量を介して上記第４のＮＰＮトランジスタのベース電極に接続され、
上記第４のＮＰＮトランジスタのコレクタ電極は第４の容量結合用容量を介して上記第３のＮＰＮトランジスタのベース電極に接続され、
上記第３のＰＭＯＳトランジスタのドレイン電極は上記第３のＮＰＮトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第３の電極に接続され、
上記第４のＰＭＯＳトランジスタのドレイン電極は上記第４のＮＰＮトランジスタのコレクタ電極に接続されるとともに、上記共振回路の第４の電極に接続されることを特徴とする電圧制御発振器。
【請求項１２】
請求項１１において、
上記インピーダンス制御回路は、
ソース電極が共通化されて第１の電圧端子に接続され、ドレイン電極が共通化されて上記共振回路の第５の電極に接続されたＫ個（Ｋは正の整数）のインピーダンス制御用ＰＭＯＳトランジスタを具備して成り、
上記Ｋ個のインピーダンス制御用ＰＭＯＳトランジスタのそれぞれのゲート電極とドレイン電極の間に第９のスイッチが接続され、
上記Ｋ個のインピーダンス制御用ＰＭＯＳトランジスタのそれぞれのゲート電極とソース電極の間に第１０のスイッチが接続され、
上記インピーダンス制御信号群により上記第９から第１０のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項１３】
請求項１２において、
上記第９から第１０のスイッチは、ＰＭＯＳトランジスタで構成されることを特徴とする電圧制御発振器。
【請求項１４】
請求項１１において、
上記インピーダンス制御回路は、
第１のインピーダンス制御用ダイオードと第１１のスイッチの直列回路が並列にＫ個（Ｋは正の整数）接続され、
上記インピーダンス制御信号群により上記第１１のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項１５】
請求項１１において、
上記インピーダンス制御回路は、
第１のインピーダンス制御用抵抗器と第１２のスイッチの直列回路が並列にＫ個（Ｋは正の整数）接続され、
上記インピーダンス制御信号群により上記第１２のスイッチが開閉されることを特徴とする電圧制御発振器。
【請求項１６】
アンテナによって受信された受信信号を増幅する低雑音増幅器と、
上記低雑音増幅器の出力信号の周波数を変換するミキサと、
周波数変換のための局部発振信号を生成して上記ミキサに出力する発振器と、
上記ミキサの出力信号から受信のベースバンド信号を取り出す復調回路と、
送信するベースバンド信号を変調して互いに直交する２個の信号を出力する変調回路と、
上記変調回路が出力する直交する２個の信号を上記発振器が出力する上記局部発振信号を用いて直交変調信号を出力する直交変調器と、
上記直交変調信号を増幅する電力増幅器と、
受信時に上記アンテナからの上記受信信号を上記低雑音増幅器に供給し、送信時に上記電力増幅器が出力する上記直交変調信号を上記アンテナに供給するスイッチを具備して成り、
上記発振器は、
発振するために必要な利得を生成する利得生成回路と、
周波数制御信号群により共振周波数を変化させることができる共振回路と、
インピーダンス制御端子群を備え、出力端子が上記共振回路に接続されるインピーダンス制御回路を具備して成り、
上記利得生成回路は、
交流電圧に対する負性の電流利得である負性コンダクタンスを生成する負性コンダクタンス生成回路と、
負性コンダクタンス制御信号群により、上記生成する負性コンダクタンスを制御するためのＫ個（Ｋは正の整数）の端子を具備して成り、
上記インピーダンス制御端子群に入力されるインピーダンス制御信号群より上記共振回路のインピーダンスが制御されることを特徴とする情報機器。
【請求項１７】
請求項１６において、
上記低雑音増幅器と、上記ミキサと、上記発振器と、上記復調回路と、上記変調回路と、上記直交変調器とを具備して成る送受信回路は、半導体装置として構成されていることを特徴とする情報機器。
【発明の詳細な説明】
【技術分野】
【０００１】
＜第１の技術の技術分野＞
本発明は、共振回路、それを用いた発振器、およびそれを用いた情報機器に関し、特にインダクタと容量とによる共振動作を用いるＬＣ共振回路、それを用いた発振器であって電圧によって発振周波数が制御される電圧制御発振器、並びにそれを用いた無線通信装置、情報通信装置、および記憶装置などを含む情報機器に関する。
【０００２】
＜第２の技術の技術分野＞
本発明は、低電流で広帯域において低位相雑音特性を得るための電圧制御発振器の構成、及びそれを用いた情報機器に適用して有効な技術に関するものである。
【背景技術】
【０００３】
＜第１の技術の背景技術＞
無線通信装置や記憶装置などの情報機器において発振周波数が可変の発振器は必須の回路である。情報機器の進展と共に、最近は、発振周波数がＧＨｚ近辺に及ぶ発振器が用いられるようになってきている。発振器をインダクタＬと容量ＣによるＬＣ共振器を用いて構成する場合、このような高い周波数では、インダクタンスや容量の値が小さくなるので、半導体基板上にトランジスタと共に集積化して形成することが容易となる。この場合、インダクタとして、細い線路を四角又は円状に、或いはスパイラル状に形成したものなどが用いられ、容量として、ｐｎ接合容量（ダイオード容量）、ＭＯＳ（Metal Oxide Transistor）トランジスタのゲート−ソース・ドレイン間容量（以下「ＭＯＳ容量」という）、半導体装置中の金属層間で形成されるＭＩＭ（Metal Insulator Metal）容量などが用いられる。ＭＯＳ容量の構造と動作については、例えば非特許文献１に開示されている。
【０００４】
周波数の可変は、ダイオード容量やＭＯＳ容量に印加する制御電圧を変化させることや、複数のＭＩＭ容量の接続を切り替えること等によって行なわれるが、広い周波数可変範囲を得る目的では、更にインダクタンスを変化させることも行なわれている。
【０００５】
特許文献１には、可変容量回路群として、周波数制御信号の電圧値に応じて容量値が連続的に変化する容量素子を備えた第１の可変容量回路と、スイッチ回路に直列に接続され周波数制御信号の電圧値に応じて容量値が連続的に変化する容量素子を備えた第２の可変容量回路との並列回路を備え、容量選択信号により制御される前記スイッチを開閉することで、可変容量を調整できるＬＣ共振回路を用いた電圧制御型発振器が開示されている。特許文献１によれば、固定容量成分と可変容量成分との関係を調整できるので、発振器の高及び低発振周波数域での周波数変換利得（ＫＶ）の変動を抑制できる。
【０００６】
＜第２の技術の背景技術＞
例えば、無線通信装置や記憶装置などの情報機器において、発振周波数が可変の発振器は必須の回路である。情報機器の進展と共に、最近は、発振周波数がＧＨｚ近辺に及ぶ発振器が用いられるようになってきている。発振器をインダクタＬと容量ＣによるＬＣ共振器を用いて構成する場合、このような高い周波数では、インダクタンスや容量の値が小さくなるので、半導体基板上にトランジスタと共に集積化して形成することが容易となる。この場合、インダクタとして、細い線路を四角又は円状に、或いはスパイラル状に形成したものなどが用いられ、容量として、ｐｎ接合容量（ダイオード容量）、ＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｔｒａｎｓｉｓｔｏｒ）トランジスタのゲート−ソース・ドレイン間容量（以下「ＭＯＳ容量」という）、半導体装置中の金属層間で形成されるＭＩＭ（Ｍｅｔａｌ  Ｉｎｓｕｌａｔｏｒ  Ｍｅｔａｌ）容量などが用いられる。
【０００７】
周波数の可変は、ダイオード容量やＭＯＳ容量に印加する制御電圧を変化させることや、複数のＭＩＭ容量の接続を切り替えること等によって行なわれる。近年の無線通信システム用のＲＦ−ＩＣ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）では、２種類以上の規格に対応するマルチモード、マルチバンド対応が求められている。これらの規格は、通常、異なる搬送波周波数が用いられるため、搬送波を供給する発振器には、広い周波数可変範囲が求められる。広い周波数可変範囲を実現するために、例えば非特許文献２に開示されている容量バンクを用いた発振器や、非特許文献２に開示されているインダクタンスをスイッチで切り替える発振器などが用いられている。
【０００８】
さらに、無線通信システム用ＲＦＩＣで用いる発振器には、広い周波数可変範囲だけでなく、良好なＥＶＭ（Ｅｒｒｏｒ  Ｖｅｃｔｏｒ  Ｍａｇｎｉｔｕｄｅ）特性のための低位相雑音特性や、移動体通信向けでは低電力動作が必要になるため低電流で動作させることが必要になる。低電流で低位相雑音特性を得るためには、共振回路と負性コンダクタンス生成回路で構成される発振器の負性コンダクタンス生成回路の利得を増大させる必要があり、例えば非特許文献３に開示されているＣＭＯＳ発振器や、ＢｉＰＭＯＳ発振器などが用いられる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００４−１５３８７号公報
【非特許文献】
【００１０】
【非特許文献１】２０００年オックスフォード大学出版局（Oxford University Press）発行、シーマ・ディミトリエフ（Sima Dimitrijev）著「アンダースタンディング・セミコンダクタ・デバイセス（Understanding Semiconductor Devices）」、第１２１頁〜第１２９頁
【非特許文献２】Ｚｈｅｎｂｉａｏ  Ｌｉ  ａｎｄ  Ｋｅｎｎｅｔｈ  Ｋ．Ｏ，“Ａ  ｌｏｗ−ｐｈａｓｅ−ｎｏｉｓｅ  ａｎｄ  ｌｏｗ−ｐｏｗｅｒ  ｍｕｌｔｉｂａｎｄ  ＣＭＯＳ  ｖｏｌｔａｇｅ−ｃｏｎｔｒｏｌｌｅｄ  ｏｓｃｉｌｌａｔｏｒ，”ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，Ｖｏｌ．４０（６），ｐｐ．１２９６−１３０２，Ｊｕｎｅ，２００５．
【非特許文献３】Ｎｏｂｕｙｕｋｉ  Ｉｔｏｈ，Ｓｈｉｎ−ｉｃｈｉｒｏ  Ｉｓｈｉｚｕｋａ，ａｎｄ  Ｋａｚｕｈｉｒｏ  Ｋａｔｏｈ，“Ｉｎｔｅｇｒａｔｅｄ  ＬＣ−ｔｕｎｅｄ  ＶＣＯ  ｉｎ  ＢｉＣＭＯＳ  ｐｒｏｃｅｓｓ，”Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ２７ｔｈ  Ｅｕｒｏｐｅａｎ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，２００１，ｐｐ．３２９−３３２
【発明の概要】
【発明が解決しようとする課題】
【００１１】
＜第１の技術の発明が解決しようとする課題＞
ＬＣ共振器を用いた従来の発振器の例とその課題を、図面を参照しながら説明する。
【００１２】
図４５は、一般的な差動ＬＣ共振型電圧制御発振器の一例を示す回路図である。差動ＬＣ共振型電圧制御発振器は、ＬＣ共振回路１０と負性コンダクタンス生成回路１からなる。ＬＣ共振器１０は、インダクタＬ１１，Ｌ１２と、発振周波数を連続的に変化させる微調容量である容量値可変のダイオード容量ＣＶ１，ＣＶ２と、発振周波数を段階的に変化させるトリミング容量として用いるＭＯＳ容量ＣＭ１１１〜ＣＭ１１Ｎ，ＣＭ１２１〜ＣＭ１２Ｎからなる容量バンクＣＭと、図示していないが配線等による寄生容量とを有している。なお、図４５では、ＭＯＳ容量のゲートが端子ＶＢ２に入力される固定のバイアス電圧でバイアスされ、ソース・ドレインが端子ＶＴＲＭ１１〜ＶＴＲＭ１Ｎに与えられる制御電圧によって制御される。
【００１３】
このような差動ＬＣ共振型電圧制御発振器の発振周波数ｆＯＳＣは、ＬＣ共振回路の共振周波数ｆＲＥＳで決まり、インダクタＬ１１，Ｌ１２によるインダクタンスＬ、ダイオード容量ＣＶ１，ＣＶ２による可変容量値ＣＶ、ＭＯＳ容量ＣＭ１１１〜ＣＭ１１Ｎ，ＣＭ１２１〜ＣＭ１２Ｎによるトリミング用の容量値ＣＭ、配線寄生容量の容量値ＣＰを用いて、次の式（１）と表される。
【００１４】
【数１】
0005553855.tif 000002
【００１５】
発振周波数ｆＯＳＣの制御は、周波数制御端子ＶＣＯＮＴに印加される制御電圧ＶＣＯＮＴによって、可変容量ＣＶの容量値ＣＶを制御することにより行なわれる。容量バンクＣＭは、周波数を段階的に変化させる目的で用いられる容量であり、端子ＶＴＲＭ１１〜ＶＴＲＭ１Ｎに与えられる制御電圧により、容量バンクＣＭを構成するＭＯＳ容量ＣＭ１１１〜ＣＭ１１Ｎ，ＣＭ１２１〜ＣＭ１２Ｎのそれぞれは、大きな容量値と小さな容量値の２値を採る事ができる。このトリミング用の容量をＮ個用いることにより、周波数の設定を２Ｎ個の状態にすることができる。また、トリミング容量ＣＭ１１１〜ＣＭ１１Ｎ，ＣＭ１２１〜ＣＭ１２Ｎは大きな容量変化率を持ち、通常、容量の変化率の小さいダイオードだけでは得られない周波数可変範囲を実現することができる。
【００１６】
容量バンクＣＭを構成するトリミング容量ＣＭとしては、前記のように、ＭＯＳトランジスタのゲート−ソース・ドレイン間容量のゲート−ソース・ドレイン間電圧を制御することで空乏層の厚さを制御して容量値を切り替えるＭＯＳ容量の他、半導体装置中の金属層間で形成されるＭＩＭ容量などの固定容量をスイッチで切り替えるスイッチングＭＩＭ容量が挙げられる。ＭＯＳ容量は、通常アキュミュレーション状態で用いられ、ゲートとソース・ドレイン間電圧の高低により、大小２値の容量値を選択することができる。
【００１７】
しかしながら、ＭＯＳ容量などによる容量バンクを用いた広帯域ＶＣＯでは、微調容量を変化させて得られる周波数変化量の制御電圧ＶＣＯＮＴに対する割合である周波数変換利得（ＫＶ）が、容量バンクの容量値によって変化してしまう。ＫＶの変動は、ＰＬＬのループ利得の変動を招くため、ＰＬＬロックが外れてしまう問題が発生する。ＫＶの変動によるＰＬＬループ利得の変動を補償するために、ＰＬＬの構成要素の一つであるチャージポンプ回路の利得を変化させる技術が用いられるが、チャージポンプの利得を大きく変化させるためには、消費電流が大きくなるため限界がある。そのため、ＫＶの変動をできるだけ抑制する技術が必要であった。
【００１８】
以下、この点を詳細に説明する。
【００１９】
まず、図４５のＶＣＯのＫＶは、ＬＣ共振回路の共振周波数のＶＣＯＮＴに対する微分係数で表され、次式（２）で表される。
【００２０】
【数２】
0005553855.tif 000003
【００２１】
ここで、ＣＴＯＴＡＬは、共振回路の全容量であり、図４５の発振器ではＣＴＯＴＡＬ＝ＣＶ＋ＣＭ＋ＣＰであり、ｄＬ／ｄＶＣＯＮＴ＝０であるので、（２）式は次の式（３）で表される。
【００２２】
【数３】
0005553855.tif 000004
【００２３】
ＣＭを変化させると、（３）式の分母の大きさが変化するため、ＫＶが変動する。
【００２４】
例えば、ＷＣＤＭＡ用ＲＦＩＣに用いられる周波数シンセサイザにおいては、多バンド対応のために３．２ＧＨｚ〜４．３ＧＨｚの広い周波数範囲が必要になる。このとき、発振器にも同様の周波数範囲が必要であり、ＬＣ共振回路１０における容量の容量値（ＣＰ＋ＣＶ＋ＣＭ）の最大値は、最小値の２倍以上まで変化させる必要がある。そのため、（２）式の分母の最大値は、最小値の２．７倍となり、ｄＣＶ／ｄＶＣＯＮＴがＶＣＯＮＴによらず一定であったとしても、ＫＶは１：２．７の範囲で変動してしまう。実際には、ダイオードを微調容量として用いた場合には、ＶＣＯＮＴによってＫＶが変動するため、さらに大きくＫＶが変動してしまう。
【００２５】
このように、図４５の構成により広い周波数可変範囲を実現できるが、ＫＶが変動する問題がある。すなわち、動作周波数が数ＧＨｚで動作する複数のアプリケーションや複数の通信方式に対応可能な発振器を提供することができれば、半導体チップのコストを低減することができる。そのような発振器には広い周波数可変範囲が必要である。容量バンクと微調容量を備えた図４５のＬＣ共振回路１０のような構成の共振回路を発振器に用いることにより、広い周波数可変範囲が得られる。しかし、ＫＶが容量バンクの容量値に依存するため、容量バンクの容量値を変化させるに従って変動する。そのため、図４５に示した従来の発振器では、容量バンクの容量値を増大させるにしたがって、ＶＣＯＮＴに対する発振周波数の変化率ＫＶが低下するという問題がある。
【００２６】
その原因は、容量バンクの容量値ＣＭが大きくなるに従い、微調容量ＣＶの全容量ＣＴＯＴＡＬに占める割合が低下し、制御電圧ＶＣＯＮＴに対する全容量の変化率が減少するためである。
【００２７】
図４６に、このようなＬＣ共振型電圧制御発振器で、容量バンクを構成するトリミング容量の数が２（Ｎ＝２）のときの発振周波数ｆＯＳＣの制御特性を示す。制御電圧ＶＣＯＮＴの可変範囲（Ｖ1−Ｖ2）において、トリミング容量の最大容量値ＣＭmax、最小容量値ＣＭminiにより、周波数可変範囲ΔＦcを実現することができる。この特性図からも明らかな通り、制御電圧ＶＣＯＮＴの可変範囲において、広い範囲にわたる、要求周波数可変範囲ΔＦcを実現しようとすると、必要とされるトリミング容量の最小値ＣＭminiと最大値ＣＭmaxとの比が大きくなる。
【００２８】
一方、図４７は、制御電圧ＶＣＯＮＴと周波数変換利得（ＫＶ）の関係の一例を示している。制御電圧ＶＣＯＮＴの可変範囲（Ｖ1−Ｖ2）において、トリミング容量の最大容量値ＣＭmax、最小容量値ＣＭminiに対して、周波数変換利得（ＫＶ）は、ΔＫＶcだけ変動する。このＫＶ特性から明らかな通り、トリミング容量の最小値ＣＭ１と最大値ＣＭ２との比が大きくなると、周波数変換利得（ＫＶ）の変動は大きくなる。
【００２９】
図４８に、図４５に示した発振器における、ＬＣ共振型電圧制御発振器（ＬＣ−ＶＣＯ）の全容量値の割合と、共振回路の全容量（＝容量バンクの容量＋微調容量）の関係を示す。容量バンクを用いた広帯域化では、容量バンクの全容量値が選択バンドにより異なるため、微調容量の全容量値に対する割合も変化する。そのため、微調容量の容量値変化による変化率も選択バンドにより異なる。図４８では、周波数が最大／最小のときの容量値を比較している。例えば、微調容量の容量値が周波数最小時の全容量ＣＴＯＴＡＬの１０％を占め、変化率が１０％／Ｖであるとする。このとき周波数最小のときの容量値変化率は１％／Ｖとなる。一方、周波数最大時には、容量バンクの容量値が最小になるため、容量バンクの容量値が最大時の３３％になったとすると、微調容量の容量値の全容量値に対する割合は２５％となり、容量値変化率は２．５％／Ｖとなる。
【００３０】
そのため、図４５に示した発振器では、周波数が高くなるほどＫＶが増大し、ＰＬＬループゲインが変動する。その結果、ＰＬＬのロックが外れるという問題が発生する。
【００３１】
次に、特許文献１の発振器は、可変容量回路群が第１の可変容量回路と第２の可変容量回路との並列回路で構成され、第２の可変容量回路は周波数微調用の複数の容量素子たとえばＭＯＳ容量に各々直列にスイッチ回路を接続して構成されている。この発振器では、スイッチ回路により複数のＭＯＳ容量のいずれかを選択することで微調容量を調整し、ＫＶ変動を抑制している。しかしながら、微調容量の調整にＭＯＳトランジスタを用いることから、ＭＯＳトランジスタのソース−ドレイン間チャネル抵抗がＭＯＳ容量に直列に加わる。そのため、チャネル抵抗による電力の損失が大きくなり、即ち共振回路のクオリティファクタ（Ｑ）が低下するため、発振器の位相雑音が悪化する。
【００３２】
本発明の目的は、周波数変換利得（ＫＶ）の変動が少なく、かつ、位相雑音の悪化が少ない発振器を実現できるＬＣ共振回路、或いはそれを用いた発振器もしくは情報機器を提供することにある。
【００３３】
＜第２の技術の発明が解決しようとする課題＞
ところで、発振周波数がＧＨｚ近辺に及ぶ発振器においては、インダクタと容量を半導体基板上にトランジスタと共に集積化することが可能であるが、クオリティ・ファクタを向上させたり、共振周波数を広帯域に変化させることが困難であり、低位相雑音化と広帯域化が難しい。ＬＣ共振器を用いた発振器を対象に本発明の課題を説明する。
【００３４】
図８０は、容量バンクを用いた一般的な広帯域な差動ＬＣ共振型電圧制御発振器の一例を示す回路図である。共振回路２０は、インダクタＬ１，Ｌ２と、容量バンクＣＢ１，ＣＢ２と、発振周波数微調整用の容量ＣＶ１，ＣＶ２の並列回路である。インダクタＬ１とＬ２の接点に第１の電圧が印加される。図８０では、ＮＭＯＳトランジスタＮＭ１とＮＭ２で負性コンダクタンス生成回路が構成される。一般に、バイポーラ・ジャンクション・トランジスタ（ＢＪＴ）よりもＭＯＳトランジスタで負性コンダクタンス生成回路１０を形成する方が、位相雑音特性が優れていると考えられている。しかしながら、集積回路上のＭＯＳトランジスタは、プロセスばらつきによる特性の変動が大きく、また高温でトランス・コンダクタンス（ｇｍ）が低下することから、歩留まり向上のためには大きなバイアス電流を通電する必要がある。そのため、低電流動作が困難であるという問題がある。
【００３５】
ＭＯＳトランジスタを用いて低電流動作を実現するために、図８１のような発振器の回路構成が考えられる。図８１では、負性コンダクタンス生成回路１０にＮＭＯＳトランジスタとＰＭＯＳトランジスタの両方が用いられ、共振回路２０は図８０の構成と同じであるが、インダクタＬ１とＬ２の接点は開放されている。この構成では、ＮＭＯＳトランジスタのみを用いた図８０の構成に比べて、ＰＭＯＳを併用することで負性コンダクタンスを向上させることができるだけでなく、交流電流は矢印ｉ１の経路で通電するために共振回路２０のインピーダンスを２倍にできるため、発振振幅を増大でき低電流動作が可能になる。さらに、低電流での動作を可能にするために、ＭＯＳトランジスタに比べて特性変動が小さく、ｇｍが大きいＢＪＴを用いた負性コンダクタンス生成回路により低電流動作を実現する手段が考えられる。
【００３６】
図８２と図８３は、ＢＪＴを用いた一般的な差動ＬＣ共振型電圧制御発振器である。図８２は、負性コンダクタンス生成回路１０にＢＪＴのみが用いられ、図８３は、ＰＭＯＳトランジスタとＢＪＴが用いられる。これらの構成は、ＭＯＳトランジスタを用いた構成よりも低電流で動作させることができる。図８３の構成を用いることで、図８１の構成の場合と同様に、図８２の構成に比べて発振振幅を大きくでき、さらなる低電流動作が可能になる。図８２と図８３の回路構成を用いた広帯域発振器における位相雑音特性のバイアス電流依存性例を、それぞれ図８４，図８５に示す。特性線が複数あり、それぞれで発振周波数が異なる。図８２，図８３の広帯域発振器の両方とも、位相雑音特性が最小になるバイアス電流は、高周波数になるほど小さい。図８２の広帯域発振器では、高周波数では低電流で低位相雑音特性が得られるものの、低周波数では大きな消費電流が必要になる。一方、図８３の発振器では、図８２の広帯域発振器と比較して、低周波数でも低電流で低位相雑音特性が得られるが、高周波数では位相雑音特性が悪い。すなわち、従来の技術では、広帯域化を実現し、かつ全ての帯域において低電流で低位相雑音を実現できないという問題があった。
【００３７】
上記の問題の原因を分析する。ＢＪＴを用いた発振器における位相雑音特性を決定する要因は多々あるが、特に重要なのは、共振回路のクオリティ・ファクタを除くとＢＪＴの雑音指数と発振振幅である。ＢＪＴの雑音指数が増大すると、ＢＪＴで発生する雑音が増大し、位相雑音が悪化する。発振振幅を増大させると、Ｓ／Ｎ比が増大するために位相雑音が改善するが、増大させ過ぎるとバイアス電流の雑音により位相雑音が悪化する。一般に、発振振幅はベース・エミッタ間電圧ＶＢＥ程度（Ｓｉでは９００ｍＶ程度）が最適であると考えられている。ＢＪＴの雑音指数を最小化するためには、ＢＪＴに通電するバイアス電流を最適化する必要がある。図８６は、エミッタ接地されたＢＪＴにおける雑音指数のコレクタ電流密度依存性の一例である。ＢＪＴの雑音指数は、あるコレクタ電流密度で最小になるため、発振器のバイアス電流は雑音指数が最小になる電流値に設定する必要がある。
【００３８】
次に、発振振幅を最適化するためには、上記の最適バイアス電流を鑑みて、最適な発振振幅となるように共振回路を設定すればよい。狭帯域の発振器ではこの手法を用いることが可能であるが、広帯域の発振器では、共振回路のインピーダンスを全帯域で最適化することは困難である。共振回路のインピーダンスＺＲＥＳは、発振周波数ｆ、インダクタンスＬと共振回路のクオリティ・ファクタＱの積（２πｆＬＱ）である。すなわち、発振周波数ｆが変動すれば、ＺＲＥＳは周波数に比例して変化する。さらに、共振回路のＱも全帯域で一定ではなく、周波数が高くなるに従って増加する。そのため、インピーダンスの変動はさらに大きくなる。したがって、電流を最適電流近辺に設定すると発振振幅が発振周波数の増大に伴い増大する。この現象は、帯域が広いほど顕著に現れるため、広帯域発振器において全ての帯域で低位相雑音特性を実現することが困難である。すなわち、低電流動作のためにＢＪＴを用いて広帯域発振器を作製すると、低位相雑音特性を得ることが困難であり、低電流、広帯域、低位相雑音特性の３特性を同時に実現することが困難であるという問題があった。
【００３９】
そこで、本発明の目的は、ＬＣ共振回路を用いて、低電流で、広帯域、低位相雑音特性を実現できる電圧制御発振器、及びそれを用いた情報機器を提供することにある。
【００４０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００４１】
＜第１の技術の課題を解決するための手段＞
本発明の代表的なものの一例を示せば以下の通りである。
【００４２】
即ち、本発明の共振回路は、第１および第２の並列容量電源電圧端子と、第１および第２の直列容量電源電圧端子と、前記第１の並列容量電源電圧端子と前記第２の並列容量電源電圧端子との間に接続されたインダクタと、第１の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第１の容量バンクと、第２の制御信号により容量値が変化する第１の微調容量とが、前記第１の並列容量電源電圧端子と前記第２の並列容量電源電圧端子との間で互いに並列に接続されてなる並列容量と、第３の制御信号群により容量値が大小に変化する並列接続された可変容量を含んでなる第２の容量バンクと、前記第２の制御信号により容量値が変化する第２の微調容量とが、前記第１の直列容量電源電圧端子と前記第２の直列容量電源電圧端子との間で互いに直列に接続されてなる直列容量とを具備してなることを特徴とする。本発明の発振器は、上記の共振回路を具備することを特徴とする。
【００４３】
また、本発明の情報機器は、発振器と、アンテナによって受信された受信信号を増幅する低雑音増幅器と、送信するベースバンド信号を変調して互いに直交する２個の信号を出力する変調器と、前記変調器が出力する直交する２個の信号を、前記発振器が出力する局部発振信号を用いて直交変調信号を出力する直交変調器と、前記直交変調信号を増幅する電力増幅器と、受信時に前記アンテナからの前記受信信号を前記低雑音増幅器に供給し、送信時に前記電力増幅器が出力する前記直交変調信号を前記アンテナに供給するスイッチとを具備してなり、前記発振器が上記の特徴を有することを特徴とする。
【００４４】
＜第２の技術の課題を解決するための手段＞
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００４５】
上記目的を達成するための本発明の電圧制御発振器は、発振するために必要な利得を生成する利得生成回路と、第１の周波数制御信号群により共振周波数を変化させることができる共振回路を具備して成り、利得生成回路は、交流電圧に対する負性の電流利得である負性コンダクタンスを生成する負性コンダクタンス生成回路と、負性コンダクタンス制御信号群により、生成する負性コンダクタンスを制御するためのＫ個（Ｋは正の整数）の端子を具備して成ることを特徴とする。本発明の電圧制御発振器は、発振周波数に応じて負性コンダクタンスを制御することで、広帯域で低位相雑音を低電流で得ることが可能になる。
【００４６】
上記目的を達成するための本発明の電圧制御発振器は、発振するために必要な利得を生成する利得生成回路と、第４の周波数制御信号群により共振周波数を変化させることができる共振回路と、インピーダンス制御端子群を備え、出力端子が共振回路に接続されるインピーダンス制御回路を具備して成り、インピーダンス制御端子群に入力されるインピーダンス制御信号群より共振回路のインピーダンスが制御されることを特徴とする。本発明の電圧制御発振器は、発振周波数に応じて共振回路の実効的なインピーダンスを制御することで、広帯域で低位相雑音を低電流で得ることが可能になる。
【００４７】
上記目的を達成するための本発明の情報機器は、アンテナによって受信された受信信号を増幅する低雑音増幅器と、低雑音増幅器の出力信号の周波数を変換するミキサと、周波数変換のための局部発振信号を生成してミキサに出力する発振器と、ミキサの出力信号から受信のベースバンド信号を取り出す復調回路と、送信するベースバンド信号を変調して互いに直交する２個の信号を出力する変調回路と、変調回路が出力する直交する２個の信号を発振器が出力する局部発振信号を用いて直交変調信号を出力する直交変調器と、直交変調信号を増幅する電力増幅器と、受信時にアンテナからの受信信号を低雑音増幅器に供給し、送信時に電力増幅器が出力する直交変調信号をアンテナに供給するスイッチを具備して成り、発振器は、上記の本発明の電圧制御発振器であることを特徴とする。本発明の情報機器は、周波数可変範囲が広く、しかも低電流で位相雑音が低い発振器を用いることにより、複数の通信方式や、アプリケーションに対応可能となる。
【発明の効果】
【００４８】
＜第１の技術の発明の効果＞
本発明によれば、容量バンクの容量値に対する周波数変換利得の変動が少なく、周波数可変範囲の広い発振器を提供することができる。
【００４９】
＜第２の技術の発明の効果＞
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００５０】
本発明によれば、発振周波数に応じて負性コンダクタンスを制御すること、或いは発振周波数に応じて共振回路の実効的なインピーダンスを制御することで、低電流で、広帯域、低位相雑音特性を実現できる電圧制御発振器、及びそれを用いた情報機器を提供することができる。
【図面の簡単な説明】
【００５１】
【図１】本発明の第１の実施例になるＬＣ共振回路を説明するための回路構成図。
【図２Ａ】第１の実施例におけるＣＶ１とＣＭ１の並列容量を含むＬＣ共振回路部の、制御電圧ＶＣＯＮＴと発振周波数ｆＯＳＣとの関係を示す図。
【図２Ｂ】第１の実施例におけるＣＶ２とＣＭ２による直列容量を含むＬＣ共振回路部の、制御電圧ＶＣＯＮＴと発振周波数ｆＯＳＣとの関係を示す図。
【図２Ｃ】第１の実施例におけるＬＣ共振回路の、制御電圧ＶＣＯＮＴと発振周波数ｆＯＳＣとの関係を示す図。
【図３】本発明の第２の実施例になるＬＣ共振回路を説明するための回路図。
【図４】第２の実施例における、並列容量と直列容量を含むＬＣ共振回路全体の全容量値の割合と、共振回路の全容量（＝容量バンクの容量＋微調容量）の関係を示す図。
【図５】本発明の第３の実施例になるＬＣ共振回路を説明するための回路図。
【図６】本発明の第４の実施例になるＬＣ共振回路を説明するための回路図。
【図７】本発明の第５の実施例になるＬＣ共振回路を説明するための回路図。
【図８】第５の実施例における、ＭＯＳ容量のゲートとソース・ドレイン間の電圧依存性を説明するための曲線図。
【図９】本発明の第６の実施例になるＬＣ共振回路を説明するための回路図。
【図１０】本発明の第７の実施例になるＬＣ共振回路を説明するための回路図。
【図１１】本発明の第８の実施例になるＬＣ共振回路を説明するための回路図。
【図１２】本発明で用いる可変インダクタの原理を説明するための回路図。
【図１３】本発明で用いる可変インダクタのインダクタンスの容量値依存性を説明するための曲線図。
【図１４】本発明の第９の実施例になるＬＣ共振回路を説明するための回路図。
【図１５】本発明で用いる可変インダクタのインダクタンスの容量値依存性と周波数依存性を説明するための曲線図。
【図１６】本発明の第１０の実施例になるＬＣ共振回路を説明するための回路図。
【図１７】本発明の第１１の実施例になるＬＣ共振回路を説明するための回路図。
【図１８】本発明の第１２の実施例になるＬＣ共振回路を説明するための回路図。
【図１９】本発明の第１３の実施例になるＬＣ共振回路を説明するための回路図。
【図２０】本発明の第１４の実施例になる発振器を説明するための回路図。
【図２１】本発明の発振器による第１４の実施例における発振周波数の制御電圧依存性を説明するための曲線図。
【図２２】第１４の実施例における、周波数変換利得の制御電圧依存性を説明するための曲線図。
【図２３】本発明の第１５の実施例になる発振器を説明するための回路図。
【図２４】第１５の実施例における、発振周波数の制御電圧依存性を説明するための曲線図。
【図２５】第１５の実施例における、周波数変換利得の制御電圧依存性を説明するための曲線図。
【図２６】本発明の第１６の実施例として、第１５の実施例になる発振器を半導体素子上に構成した図。
【図２７】本発明の第１７の実施例になる発振器を説明するための回路図。
【図２８】本発明の第１８の実施例になる発振器を説明するための回路図。
【図２９】本発明の第１９の実施例になる発振器を説明するための回路図。
【図３０】本発明の第２０の実施例になる発振器を説明するための回路図。
【図３１】本発明の第２１の実施例になる発振器を説明するための回路図。
【図３２】本発明の第２２の実施例になる発振器を説明するための回路図。
【図３３】本発明の第２３の実施例になる情報機器を説明するためのブロック図。
【図３４】本発明の第２４の実施例になる情報機器を説明するためのブロック図。
【図３５】本発明の第２５の実施例になる情報機器を説明するためのブロック図。
【図３６】本発明の第２６の実施例になる情報機器を説明するためのブロック図。
【図３７】本発明の第２７の実施例になる情報機器を説明するためのブロック図。
【図３８】本発明の第２８の実施例になる情報機器を説明するためのブロック図。
【図３９】本発明の第２９の実施例になる情報機器を説明するためのブロック図。
【図４０】本発明の第３０の実施例になるＬＣ共振回路を説明するための回路図。
【図４１】本発明の第３１の実施例になるＬＣ共振回路を説明するための回路図。
【図４２】本発明の第３２の実施例になる発振器を説明するための回路図。
【図４３】本発明の第３３の実施例になる発振器を説明するための回路図。
【図４４】本発明の第３４の実施例になる発振器を説明するための回路図。
【図４５】一般的な発振器を説明するための回路図。
【図４６】一般的な発振器の発振周波数の、制御電圧依存性を説明するための曲線図。
【図４７】一般的な発振器の周波数変換利得の、制御電圧依存性を説明するための曲線図。
【図４８】図４５に示した発振器における、ＬＣ共振型電圧制御発振器（ＬＣ−ＶＣＯ）の全容量値の割合と、共振回路の全容量（＝容量バンクの容量＋微調容量）の関係を示す図。
【図４９】本発明の電圧制御発振器による第１の実施の形態を説明するための回路構成図である。
【図５０】本発明の電圧制御発振器による第２の実施の形態を説明するための回路構成図である。
【図５１】本発明の電圧制御発振器による第３の実施の形態を説明するための回路構成図である。
【図５２】本発明の電圧制御発振器による第４の実施の形態を説明するための回路構成図である。
【図５３】本発明の電圧制御発振器による第５の実施の形態を説明するための回路構成図である。
【図５４】本発明の電圧制御発振器による第６の実施の形態を説明するための回路構成図である。
【図５５】本発明の電圧制御発振器による第７の実施の形態を説明するための回路構成図である。
【図５６】本発明の電圧制御発振器による第８の実施の形態を説明するための回路構成図である。
【図５７】本発明の電圧制御発振器による第９の実施の形態を説明するための回路構成図である。
【図５８】本発明の電圧制御発振器による第１０の実施の形態を説明するための回路構成図である。
【図５９】本発明の電圧制御発振器による第１１の実施の形態を説明するための回路構成図である。
【図６０】本発明の電圧制御発振器による第１２の実施の形態を説明するための回路構成図である。
【図６１】本発明の電圧制御発振器による第１３の実施の形態を説明するための回路構成図である。
【図６２】本発明の電圧制御発振器による第１４の実施の形態を説明するための回路構成図である。
【図６３】本発明の電圧制御発振器による第１５の実施の形態を説明するための回路構成図である。
【図６４】本発明の電圧制御発振器による第１６の実施の形態を説明するための回路構成図である。
【図６５】本発明の電圧制御発振器による第１７の実施の形態を説明するための回路構成図である。
【図６６】本発明の電圧制御発振器による第１８の実施の形態を説明するための回路構成図である。
【図６７】本発明の電圧制御発振器による第１９の実施の形態を説明するための回路構成図である。
【図６８】本発明の電圧制御発振器による第２０の実施の形態を説明するための回路構成図である。
【図６９】本発明の電圧制御発振器による第２１の実施の形態を説明するための回路構成図である。
【図７０】本発明の電圧制御発振器による第２２の実施の形態を説明するための回路構成図である。
【図７１】本発明の電圧制御発振器による第２３の実施の形態を説明するための回路構成図である。
【図７２】本発明の電圧制御発振器による第２４の実施の形態を説明するための回路構成図である。
【図７３】本発明の情報機器による第２５の実施の形態を説明するためのブロック図である。
【図７４】本発明の情報機器による第２６の実施の形態を説明するためのブロック図である。
【図７５】本発明の情報機器による第２７の実施の形態を説明するためのブロック図である。
【図７６】本発明の情報機器による第２８の実施の形態を説明するためのブロック図である。
【図７７】本発明の情報機器による第２９の実施の形態を説明するためのブロック図である。
【図７８】本発明の情報機器による第３０の実施の形態を説明するためのブロック図である。
【図７９】本発明の情報機器による第３１の実施の形態を説明するためのブロック図である。
【図８０】一般的な発振器を説明するための回路図である。
【図８１】一般的な発振器を説明するための回路図である。
【図８２】一般的な発振器を説明するための回路図である。
【図８３】一般的な発振器を説明するための回路図である。
【図８４】一般的な発振器の位相雑音特性を説明するための曲線図である。
【図８５】一般的な発振器の位相雑音特性を説明するための曲線図である。
【図８６】一般的なバイポーラトランジスタの雑音指数のコレクタ電流依存性を説明するための曲線図である。
【図８７】本発明の発振器による第１９の実施の形態における位相雑音のバイアス電流依存性を説明するための曲線図である。
【発明を実施するための形態】
【００５２】
＜第１の技術の発明を実施するための最良の形態＞
以下、本発明に係るＬＣ共振回路並びにそれを用いた発振器及び情報機器を、図面に示した幾つかの実施形態を参照して更に詳細に説明する。なお、図１〜４４における同一の符号は、同一物又は類似物を表示すものとする。
【実施例１】
【００５３】
まず、図１、図２（２Ａ、図２Ｂ、図２Ｃ）を用いて本発明の第１の実施例になるＬＣ共振回路を説明する。図１に示すように、本実施例のＬＣ共振回路は、インダクタＬ１１と、共振周波数を連続的に微調するための第１の微調容量ＣＶ１及び第２の微調容量ＣＶ２と、複数の並列トリミング容量で構成される第１の容量バンクＣＭ１と、複数の並列トリミング容量で構成される第２の容量バンクＣＭ２とを含んで構成される。インダクタＬ１１、第１の微調容量ＣＶ１及び第１の容量バンクＣＭ１は、第１の並列容量電源電圧端子ＶＰＣ１と第２の並列容量電源電圧端子ＶＰＣ２との間で、互いに並列に接続されており、第１の微調容量ＣＶ１と第１の容量バンクＣＭ１とは、第１の並列容量電源電圧端子ＶＰＣ１と第２の並列容量電源電圧端子ＶＰＣ２との間で並列容量ＣＰｒを構成している。第１の容量バンクＣＭ１は、第１のトリミング容量群ＣＭ１０１〜ＣＭ１０Ｋの並列回路と第１の周波数トリミング端子群とを含んで構成されており、第１のトリミング容量群の各容量は、第１の周波数トリミング端子群から付与される第１の制御信号（制御電圧ＶＴＲＭ１１〜ＶＴＲＭ１Ｋ）により大小に変化し、例えば大小２値の容量値をとる。第１の微調容量ＣＶ１は、周波数制御端子ＶＣＯＮＴから付与される第２の制御信号（制御電圧ＶＣＯＮＴ）により容量値が変化する。
【００５４】
また、第２の容量バンクＣＭ２と、第２の微調容量ＣＶ２とが、第１の直列容量電源電圧端子ＶＳＣ１と第２の直列容量電源電圧端子ＶＳＣ２との間で互いに直列に接続されており、第２の容量バンクと第２の微調容量は、第１の直列容量電源電圧端子ＶＳＣ１と第２の直列容量電源電圧端子ＶＳＣ２との間で直列容量ＣＳＲを構成している。第２の容量バンクＣＭ２は、容量値が大小に変化する並列接続された第２のトリミング容量群ＣＭ２０１〜ＣＭ２０Ｋの並列回路と第２の周波数トリミング端子群を含んで構成されており、第２のトリミング容量群の各容量は、第２の周波数トリミング端子群から付与される第３の制御信号（制御電圧ＶＴＲＭ２１〜ＶＴＲＭ２Ｋ）により大小に変化する、例えば大小２値の容量値をとる。第２の微調容量ＣＶ２は、周波数制御端子ＶＣＯＮＴから付与される第２の制御信号（制御電圧ＶＣＯＮＴ）により容量値が変化する。
【００５５】
この第１の微調容量ＣＶ１と第１の容量バンクＣＭ１による並列容量ＣＰｒと、第２の微調容量ＣＶ２と第２の容量バンクＣＭ２による直列容量ＣＳＲとを含むＬＣ共振回路は、発振器の共振回路として用いられる。
【００５６】
本実施例の共振回路において、並列容量および直列容量の容量値の合計を全容量ＣＴＯＴＡＬとすると、並列容量ＣＰｒは、第１の容量バンクＣＭ１の容量値ＣＭ１が大きくなるに従い、第１の微調容量の容量値ＣＶ１の並列容量ＣＰｒひいては全容量ＣＴＯＴＡＬに占める割合が低下し、その結果、第２の制御信号に対する前記全容量の変化率が減少する。一方、直列容量ＣＳＲは、第２の容量バンクの容量値ＣＭ２が大きくなるに従い、全容量ＣＴＯＴＡＬに占める第２の微調容量の容量値ＣＶ２の割合が増大し、その結果、第２の制御信号に対する全容量の変化率が増大する。
【００５７】
すなわち、ＣＭ１とＣＶ１の並列容量ＣＰｒ＝ＣＭ１＋ＣＶ１は、前記したとおり、複数の並列容量で構成されるＣＭ１の容量値ＣＭ１が大きくなるに従い、第１の微調容量値ＣＶ１の並列容量ＣＰｒに占める割合が低下し、
ＣＰｒ＝ＣＭ１＋ＣＶ１≒ＣＭ１  で近似されるようになる。
【００５８】
ただし、ＣＭ１＞＞ＣＶ１とする。
【００５９】
そのため、第１の微調容量値ＣＶ１のＶＣＯＮＴに対する変化率は小さくなる。
【００６０】
一方、ＣＶ２とＣＭ２で構成される直列容量ＣＳＲは、次の式（４）で表される。
【００６１】
【数４】
0005553855.tif 000005
【００６２】
また、直列容量ＣＳＲのＶＣＯＮＴに対する変化率は、次の式（５）で表される。
【００６３】
【数５】
0005553855.tif 000006
【００６４】
式（４）から明らかなとおり、直列容量ＣＳＲは、第２の容量バンクの容量値ＣＭ２が大きくなるに従い、第２の微調容量値ＣＶ２の全容量ＣＴＯＴＡＬに占める割合が増大し、直列容量ＣＳＲは、ＣＳＲ≒ＣＶ２  で近似されるようになる。
【００６５】
ただし、ＣＭ２＞＞ＣＶ２とする。
【００６６】
そのため、ＣＭ２を増大させるに従い、第２の微調容量値ＣＶ２のＶＣＯＮＴに対する変化率が大きくなる。
【００６７】
従って、全容量をＣＴＯＴＡＬとすると、
全容量は、ＣＭ２＞＞ＣＶ１、ＣＭ２＞＞ＣＶ２の場合は、
ＣＴＯＴＡＬ＝ＣＳＲ＋ＣＰｒ≒ＣＶ２＋ＣＭ１  で近似され、ＣＭ１＜＜ＣＶ１、ＣＭ２＜＜ＣＶ２の場合は、
ＣＴＯＴＡＬ＝ＣＳＲ＋ＣＰｒ≒ＣＭ２＋ＣＶ１  で近似される。
【００６８】
このように、本実施例によれば、ＬＣ共振回路の容量が、微調容量ＣＶ１と容量バンクＣＭ１からなる並列回路と、微調容量ＣＶ２と容量バンクＣＭ２からなる直列回路が、並列に接続されているため、微調容量ＣＶ１によるＫＶは、上述したように周波数の低下に応じて減少し、他方、微調容量ＣＶ２によるＫＶは、周波数が低下するに従い増大する。これは、周波数低下に伴い容最バンクＣＭ２の容量値が増大するため、容最バンクＣＭ２と微調容量ＣＶ２の直列容量が増大し、その結果、直列容量の容量値変化率が増大するためである。
【００６９】
このような並列容量と直列容量を含むＬＣ共振回路の、制御電圧ＶＣＯＮＴと発振周波数ｆＯＳＣとの関係を、図２（図２Ａ、図２Ｂ、図２Ｃ）に示す。
【００７０】
まず、図２Ａは、実施例１におけるＣＶ１とＣＭ１の並列容量を含むＬＣ共振回路部の、制御電圧ＶＣＯＮＴと共振周波数ｆＯＳＣとの関係を示している。また、図２Ｂは、実施例１におけるＣＶ２とＣＭ２による直列容量を含むＬＣ共振回路部の、制御電圧ＶＣＯＮＴと共振周波数ｆＯＳＣとの関係を示している。
【００７１】
容量最小時における制御電圧ＶＣＯＮＴの増大に対する発振周波数ｆＯＳＣの変動幅は、図２Ａに示す並列容量最小時（ＣＭ１-mini）のほうが、図２Ｂに示した直列容量最小時（ＣＭ２-mini）よりも、大きくなっている。一方、容量最大時における制御電圧ＶＣＯＮＴの増大に対する発振周波数ｆＯＳＣの変動幅は、図２Ｂに示した直列容量最大時（ＣＭ２-max）のほうが、図２Ａに示す並列容量最大時（ＣＭ１-max）よりも大きくなっている。
【００７２】
したがって、並列容量と直列容量とを組み合わせた本実施例の構成を採用することにより、図２Ｃに示すように、周波数低下に従い低下する容量値変化率と、増大する容量値変化率とが相殺され、全体の容量値変化率を一定に近づけることが可能となる。
【００７３】
そのため、制御電圧ＶＣＯＮＴに対する全容量の変化に関し、破線で示した並列容量ＣＰｒのみの従来例方式に比べて、実線で示した本実施例の方が、微調容量ＣＶの変動を抑制できる。
【００７４】
このように、ＣＶ１とＣＭ１の並列容量ＣＰｒに加えて、ＣＶ２とＣＭ２による直列容量ＣＳＲを含むＬＣ共振回路を、発振器の共振回路として用いることにより、ＫＶの変動を抑制する、またはＫＶを一定にすることが可能となる。その結果、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【実施例２】
【００７５】
図３、図４を用いて本発明の第２の実施例になるＬＣ共振回路を説明する。本実施例のＬＣ共振回路は、図３に示す通り、インダクタＬ１１と、微調容量ＣＶ１、ＣＶ２と、容量バンクＣＭ１、ＣＭ２とを含んで構成されている。ＣＶ２とＣＭ２は直列に接続され、Ｌ１１、ＣＶ１、ＣＭ１と並列に接続された並列ＬＣ共振回路を構成する。この実施例は、実施例１におけるＶＰＣ１とＶＳＣ１とを共通の交流信号入力端子ＶＩＮとし、かつ、ＶＰＣ２とＶＳＣ２とを共通の交流接地端子ＡＣＧＮＤとして構成した例であり、図１の概念をより具体化した実施例である。
【００７６】
Ｖ１、ＣＶ２は、制御電圧ＶＣＯＮＴにより連続的に容量値を制御できる容量値可変の容量（以降可変容量と表す）である。ＣＭ１、ＣＭ２は、それぞれＫ個（Ｋは正の整数）、Ｎ個（Ｎは正の整数）の可変容量で構成され、それぞれの容量値は制御電圧ＶＴＲＭ１１〜ＶＴＲＭ１Ｋ、ＶＴＲＭ２１〜ＶＴＲＭ２Ｎにより、大小２つの値に設定される。このとき、ＣＭ１１〜ＣＭ１Ｋの大小２値の容量値のうち大きい方の容量値について、ＣＭ１１が最小の容量値（ＣＭ１１）を持ち、それぞれＣＭ１１、２×ＣＭ１１、４×ＣＭ１１...２Ｋ×ＣＭ１１の容量値であり、ＣＭ２１〜ＣＭ２Ｎの大小２値の容量値のうち大きい方の容量値について、ＣＭ２１が最小の容量値（ＣＭ２１）を持ち、それぞれＣＭ２１、２×ＣＭ２１、４×ＣＭ２１...２Ｎ×ＣＭ２１となるように設定すれば、ＣＭ１の容量値ＣＭ１を２Ｋ種の容量値に、ＣＭ２の容量値ＣＭ２を２Ｎ種の容量値に等間隔で段階的に制御でき好適である。
【００７７】
図３のＬＣ共振回路の一端の端子ＶＩＮには、交流信号が入力され、他端のＡＣＧＮＤは、交流的に接地される。
【００７８】
図３のＬＣ共振回路における容量の全容量値は、配線などの寄生容量ＣＰを含んで、次式（６）で表される。
【００７９】
【数６】
0005553855.tif 000007
【００８０】
式（６）から、ＣＭ２の容量値を変化させることで、全容量値に含まれる微調容量の割合が変化するため、図３のＬＣ共振回路を発振器の共振回路として用いれば、ＫＶの大きさを調整することが可能となる。
【００８１】
図３のＬＣ共振回路の共振周波数は、次の式（７）で表される。
【００８２】
【数７】
0005553855.tif 000008
【００８３】
したがって、図３のＬＣ共振回路を発振器の共振回路として用いたときのＫＶは、式（７）を式（２）に代入して、次の式（８）（９）（１０）で表される。
【００８４】
【数８】
0005553855.tif 000009
【００８５】
式（８）のＫＶは、ＣＭ２がＣＶ２に比べて十分小さいとき（ＣＭ２＜＜ＣＶ２）には、（３）式のＫＶに近づく。一方、ＣＭ２がＣＶ２に比べて十分大きいとき（ＣＭ２＞＞ＣＶ２）には、ＫＶは次式（１１）で表される。
【００８６】
【数９】
0005553855.tif 000010
【００８７】
すなわち、ＣＭ２の容量値ＣＭ２を大きくすればＫＶを大きくでき、逆にＣＭ２を小さくすればＫＶを小さくできる。したがって、ＣＭ２を制御することで、ＫＶを（３）式の値と（１１）式の値の間で制御することが可能である。
【００８８】
図４は、実施例２における並列容量と直列容量を含むＬＣ共振回路全体の全容量値の割合と、共振回路の全容量（＝ＣＭ１＋ＣＶ１＋ＣＶ２×ＣＭ２／（ＣＶ２＋ＣＭ２））の関係を示す。周波数最小ｆminiと周波数最大ｆmax時において、微調容量の全容量値に対する割合は、１．５％／Ｖとほぼ一定である。そのため、周波数変換利得（ＫＶ）の変動を抑制できる。
【００８９】
このように、ＣＶ１とＣＭ１の並列容量と、ＣＶ２とＣＭ２による直列容量とを含むＬＣ共振回路を採用して発振器を構成することにより、ＫＶ変動の少ない発振器を実現することが可能となる。
【００９０】
また、本実施例では、容量バンクおよび微調容量の各容量が制御電圧で制御される構成であり、いずれかの微調容量をスイッチ回路で切り替えて選択使用する構成ではないので、発振器の位相雑音が悪化すという問題もない。
【００９１】
以上述べたように、容量バンクの容量値を増大させるに従い周波数変換利得を大きくできる容量と、容量バンクの容量値を増大させるに従い周波数変換利得を小さくできる容量を備えたＬＣ共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得ＫＶの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【実施例３】
【００９２】
図５を用いて本発明の第３の実施例になるＬＣ共振回路を説明する。本実施例における共振回路は、第１の実施例の共振回路におけるＣＭ１、ＣＭ２が、Ｋ個（Ｋは正の整数）の等しい個数の可変容量で構成され、それぞれの容量値はＣＭ１とＣＭ２で等しい制御電圧ＶＴＲＭ１〜ＶＴＲＭＫにより、大小２つの値に設定される。すなわち、ＣＭ１１〜ＣＭ１Ｋの容量値が、ＣＭ１１が最小の容量値（ＣＭ１１）を持ち、それぞれＣＭ１１、２×ＣＭ１１、４×ＣＭ１１...２Ｋ×ＣＭ１１の容量値であり、ＣＭ２１〜ＣＭ２Ｋの容量値が、ＣＭ２１が最小の容量値を（ＣＭ２１）を持ち、それぞれＣＭ２１、２×ＣＭ２１、４×ＣＭ２１...２Ｋ×ＣＭ２１となるように設定すれば、ＣＭ１、ＣＭ２の容量値を２Ｋ種の容量値に等間隔で段階的に制御でき好適である。図５のＬＣ共振回路の一端の端子ＶＩＮには交流信号が入力され、他端のＡＣＧＮＤは、交流的に接地される。
【００９３】
図５のＬＣ共振回路における容量の全容量値は、配線などの寄生容量ＣＰを含んで、式（６）で表される。図５における発振器のＫＶは、（８）、（９）、（１０）式で与えられ、ＣＭ１とＣＭ２が大きくなるに従いＫＶ１は低下する。一方ＫＶ２は、ＣＭ１とＣＭ２が大きくなるに従い増大する。
【００９４】
ＫＶ１は容量バンクＣＭ１、ＣＭ２の容量値を増大するに従い低下するが、ＫＶ２はＣＭ１、ＣＭ２が大きくなるに増大するため、ＣＭ１、ＣＭ２、ＣＶ１、ＣＶ２の値を調整することにより、ＣＭ１、ＣＭ２の変動に対して一定なＫＶを与える、またはＫＶの変動を減少させることが可能である。
【００９５】
本実施例によるＬＣ共振回路を、発振器に用いることで、容量バンクの容量値に対する周波数変換利得ＫＶの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【実施例４】
【００９６】
図６に本発明の第４の実施例になるＬＣ共振回路を示す。この実施例では、第１及び第２の実施例における微調容量ＣＶ１、ＣＶ２が、半導体のｐｎ接合容量４１１、４１２で構成される。また、容量バンクＣＭ１、ＣＭ２の各可変容量ＣＭ１１〜ＣＭ１Ｋ、ＣＭ２１〜ＣＭ２Ｋは、半導体装置において絶縁膜を挟んで金属層間に形成されるＭＩＭ容量によるＫ個の固定容量５３１〜５３Ｋ、５４１〜５４Ｋと、それらの固定容量にそれぞれ直列に接続されたスイッチＳＷ１１〜ＳＷ１Ｋ、ＳＷ２１〜ＳＷ２Ｋとで構成される。
【００９７】
この実施例によれば、ｐｎ接合容量４１１、４１２の両端に掛かる電圧を制御することによって容量値が連続的に制御され、ＬＣ共振回路の共振周波数が連続的に制御される。また、スイッチを開閉することで容量値を大小に切り替えることができるため、ＬＣ共振回路の共振周波数を段階的に変化させることができる。スイッチとして、低い寄生抵抗が得られるようにＭＯＳトランジスタを用い、そのゲート・ソース間電圧を閾値電圧を境に切り替えることで可変容量を達成することができる。但しこの場合、ＭＯＳトランジスタのゲート・基板間容量やＭＩＭ容量の金属層と基板間などに寄生容量が存在するため、スイッチが開いている場合でも容量値はゼロにはならず、小さい容量が残るが、半導体装置上に形成されるＭＩＭ容量は、クオリティファクタが高く、設計精度も高いため、発振器に用いるＬＣ共振回路の容量バンクに用いる上で好適である。図６のＬＣ共振回路の一端の端子ＶＩＮには交流信号が入力され、他端のＡＣＧＮＤは、交流的に接地される。
【００９８】
図６において、５１１，５１２，５２１，５２２は直流を阻止するための容量であり、６１１，６１２，６２１，６２２は、高周波の漏洩を阻止するための抵抗である。端子ＶＢ３に固定のバイアス電圧が与えられ、制御電圧ＶＣＯＮＴが端子ＶＣＯＮＴに与えられる。なお、インダクタＬ１とｐｎ接合容量４１１、４１２、ＭＩＭ容量、スイッチ及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【００９９】
本実施例によるＬＣ共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得ＫＶの変動が少なく、周波数可変範囲の広い発振器を提供することができる。その結果、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【実施例５】
【０１００】
図７に、本発明の第５の実施例になるＬＣ共振回路を示す。この実施例では、第１、第２及び第３の実施例における微調容量ＣＶ１、ＣＶ２が半導体のｐｎ接合容量４１１、４１２で構成されている。また、容量バンクＣＭ１、ＣＭ２の各可変容量７１１〜７１Ｋ、７２１〜７２ＫはＭＯＳトランジスタのゲート容量を用いたＭＯＳ容量で構成され、ｐｎ接合容量４１１、４１２の両端に掛かる電圧を制御することによって容量値が連続的に制御され、ＬＣ共振回路の共振周波数が連続的に制御される。また、ＭＯＳ容量ＣＭ１０１〜ＣＭ１０Ｋ、ＣＭ２０１〜ＣＭ２０Ｋのゲートとソース・ドレイン間電圧を制御することによってＭＯＳトランジスタのアキュミュレーション、インバージョン状態を切り替えることで、容量値は２値で制御され、ＬＣ共振回路の共振周波数が段階的に制御される。図７のＬＣ共振回路の一端の端子ＶＩＮには交流信号が入力され、他端のＡＣＧＮＤは、交流的に接地される。
【０１０１】
図７において、５１１，５１２，５２１，５２２、５７１、５７２、５５１〜５５Ｋ、５６１〜５６Ｋは、直流を阻止するための容量であり、６１１，６１２，６２１，６２２は、高周波の漏洩を阻止するための抵抗である。端子ＶＢ３に固定のバイアス電圧が与えられ、制御電圧が端子ＶＣＯＮＴに与えられる。端子ＶＢ２に固定のバイアス電圧が与えられ、制御電圧が端子ＶＴＲＭ１１〜ＶＴＲＭ１Ｋに与えられる。なお、インダクタＬ１とｐｎ接合容量、ＭＯＳ容量及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【０１０２】
図８に、ＭＯＳ容量の容量値（Ｃ）及びそのクオリティファクタ（Ｑ）の電圧依存性を示す。図８において、横軸にＭＯＳトランジスタのゲートとソース・ドレイン間の電圧ＶＧＳをとり、実線で容量Ｃ、破線でクオリティファクタＱを示す。
【０１０３】
図８に示すように、ＭＯＳ容量の電圧依存性におけるＭＣ点、即ち容量値が大きく変化する遷移領域では、クオリティファクタが下がる。一方、インバージョン状態のＭＡ点、アキュミュレーション状態のＭＢ点のような容量値の変化が小さい領域は、クオリティファクタが比較的良好であり、第５の実施例における容量バンクの各トリミング容量として用いるのに好適である。また、半導体装置上に形成されるＭＯＳ容量は、単位面積あたりの容量値がＭＩＭ容量に比べて大きいため、ＬＣ共振回路の面積を小さくすることができる。従って、図７に示すように第５の実施例における容量バンクの各トリミング容量をＭＯＳ容量７１１〜７１Ｋ、７２１〜７２Ｋで構成することにより、ＫＶ変動の少ない、好ましいＬＣ共振回路を実現することができる。
【０１０４】
本実施例によるＬＣ共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得ＫＶの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【実施例６】
【０１０５】
図９に、本発明の第６の実施例になるＬＣ共振回路を示す。この実施例では、第１及び第２の実施例における微調容量ＣＶ１、ＣＶ２がＭＯＳトランジスタのゲート容量を用いたＭＯＳ容量７３１、７３２で構成される。また、容量バンクＣＭ１、ＣＭ２の各トリミング容量ＣＭ１１〜ＣＭ１Ｋ、ＣＭ２１〜ＣＭ２Ｋは、半導体装置において絶縁膜を挟んで金属層間に形成されるＭＩＭ容量によるＫ個の固定容量５３１〜５３Ｋ、５４１〜５４Ｋと、それらの固定容量にそれぞれ直列に接続されたスイッチＳＷ１１〜ＳＷ１Ｋ、ＳＷ２１〜ＳＷ２Ｋとで構成される。ＭＯＳ容量７３１、７３２のゲートとソース・ドレイン間電圧を制御することによって容量値が連続的に制御され、ＬＣ共振回路の共振周波数が連続的に制御される。ＭＯＳ容量は、ｐｎ接合容量よりも容量値変化率が高いため、微調容量として用いることで広い周波数可変範囲を実現でき、好適である。図９のＬＣ共振回路の一端の端子ＶＩＮには交流信号が入力され、他端のＡＣＧＮＤは、交流的に接地される。
【０１０６】
図９において、５１１，５１２，５２１，５２２は直流を阻止するための容量であり、６１１，６１２，６２１，６２２は、高周波の漏洩を阻止するための抵抗である。端子ＶＢ３に固定のバイアス電圧が与えられ、制御電圧が端子ＶＣＯＮＴに与えられる。なお、インダクタＬ１とＭＯＳ容量、ＭＩＭ容量、スイッチ及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【実施例７】
【０１０７】
図１０に、本発明の第７の実施例になるＬＣ共振回路を示す。この実施例では、第１、第２及び第３の実施例における微調容量ＣＶ１、ＣＶ２がＭＯＳトランジスタのゲート容量を用いたＭＯＳ容量で構成され、容量バンクＣＭ１、ＣＭ２の各トリミング容量ＣＭ１１〜ＣＭ１Ｋ、ＣＭ２１〜ＣＭ２Ｋもまた、ＭＯＳトランジスタのゲート容量を用いたＭＯＳ容量で構成される。ＭＯＳ容量７３１、７３２のゲートとソース・ドレイン間電圧を制御することによって容量値が連続的に制御され、ＬＣ共振回路の共振周波数が連続的に制御される。また、ＭＯＳ容量７１１〜７１Ｋ、７２１〜７２Ｋのゲートとソース・ドレイン間電圧を制御することによってＭＯＳトランジスタのアキュミュレーション、インバージョン状態を切り替えることで、容量値は２値で制御され、ＬＣ共振回路の共振周波数が段階的に制御される。
【０１０８】
導体装置上に形成されるＭＯＳ容量は、単位面積あたりの容量値がＭＩＭ容量に比べて大きいため、ＬＣ共振回路の面積を小さくすることができる。従って、図１０に示すように第７の実施例における可変容量をＭＯＳ容量７１１〜７１Ｋ、７２１〜７２Ｋで構成することにより、好ましいＬＣ共振回路を実現することができる。図１０のＬＣ共振回路の一端の端子ＶＩＮには、交流信号が入力され、他端のＡＣＧＮＤは、交流的に接地される。
【０１０９】
図１０において、５１１，５１２，５２１，５２２、５７１、５７２、５５１〜５５Ｋ、５６１〜５６Ｋは、直流を阻止するための容量であり、６１１，６１２，６２１，６２２は、高周波の漏洩を阻止するための抵抗である。端子ＶＢ３に固定のバイアス電圧が与えられ、制御電圧が端子ＶＣＯＮＴに与えられる。端子ＶＢ２に固定のバイアス電圧が与えられ、制御電圧が端子ＶＴＲＭ１１〜ＶＴＲＭ１Ｋに与えられる。なお、インダクタＬ１とＭＯＳ容量及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【実施例８】
【０１１０】
図１１を用いて、本発明の第８の実施例になるＬＣ共振回路を説明する。本実施例のＬＣ共振回路は、インダクタＬ１と、Ｌ１と相互インダクタンスを介して磁気的に結合したインダクタＬ２と、微調容量ＣＶ１、ＣＶ２と、容量バンクＣＭ１、ＣＭ２とを含んで構成される。Ｌ２とＣＶ２とＣＭ２は直列に接続され、Ｌ１、ＣＶ１、ＣＭ１は並列に接続された並列ＬＣ共振回路を構成する。ＣＶ１、ＣＶ２は、制御電圧ＶＣＯＮＴにより連続的に容量値を制御できる微調容量である。ＣＭ１、ＣＭ２は、それぞれＫ個（Ｋは正の整数）、Ｎ個（Ｎは正の整数）の可変容量で構成され、それぞれの容量値は制御電圧ＶＴＲＭ１１〜ＶＴＲＭ１Ｋ、ＶＴＲＭ２１〜ＶＴＲＭ２Ｎにより、大小２つの値に設定される。このとき、ＣＭ１１〜ＣＭ１Ｋの容量値を、ＣＭ１１が最小の容量値（ＣＭ１１）を持ち、それぞれＣＭ１１、２×ＣＭ１１、４×ＣＭ１１...２Ｋ×ＣＭ１１の容量値となるように、またＣＭ２１〜ＣＭ２Ｎの容量値を、ＣＭ２１が最小の容量値（ＣＭ２１）を持ち、それぞれＣＭ２１、２×ＣＭ２１、４×ＣＭ２１...２Ｎ×ＣＭ２１となるように設定すれば、ＣＭ１の容量値を２Ｋ種の容量値に、ＣＭ２を２Ｎ種の容量値に等間隔で段階的に制御でき好適である。図１１のＬＣ共振回路の一端の端子ＶＩＮには交流信号が入力され、他端のＡＣＧＮＤは、交流的に接地される。
【０１１１】
図１１のＬ１、Ｌ２、ＣＶ２、ＣＭ２で構成される回路は、可変インダクタとして動作する。この原理を、図１２を用いて説明する。
【０１１２】
図１２は、インダクタＬ１と、Ｌ１と相互インダクタンスを介して磁気的に結合したインダクタＬ２と、インダクタＬ２とループ回路を構成するように直列に接続された容量ＣＬＶから構成される。
【０１１３】
インダクタＬ１、Ｌ２に通電する交流電流をそれぞれＩ１、Ｉ２、インダクタＬ１、Ｌ２のインダクタンスをそれぞれＬｉ１、Ｌｉ２、インダクタＬ１、Ｌ２間の相互インダクタンスをＭとすると、インダクタＬ１の両端にかかる交流電圧Ｖ１１は、以下の式（１２）で表される。
【０１１４】
【数１０】
0005553855.tif 000011
【０１１５】
また、L２とＣＬＶはループ回路を構成するため、ループを一周する電位は０になる。即ち、次の式（１３）が成立する。
【０１１６】
【数１１】
0005553855.tif 000012
【０１１７】
従って、式（１３）から、インダクタＬ２に流れる交流電流Ｉ２は、次の式（１４）と表される。
【０１１８】
【数１２】
0005553855.tif 000013
【０１１９】
式（１４）から、制御端子ＶＬＣに与える電圧、電流又はパルスを変化させて容量値ＣＬＶを変化させることによって交流電流Ｉ２が変化することとなる。式（１４）を式（１２）に代入すると、次の式（１５）が得られる。
【０１２０】
【数１３】
0005553855.tif 000014
【０１２１】
ここでＺｅｆｆは端子ａ，ｂ間の実効的なインピーダンスである。従って、実効的なインダクタンスＬｅｆｆは、次の式（１６）となる。
【０１２２】
【数１４】
0005553855.tif 000015
【０１２３】
式（１６）に示されるように、Ｌｅｆｆは、可変容量ＣＬＶの容量値ＣＬＶを変化させることで、即ち交流電流Ｉ２を変化させることで可変にすることができる。
【０１２４】
図１３に、図１２の可変インダクタのインダクタンスＬｅｆｆの容量値ＣＬＶ依存性を示す。図１３のＡ点、Ｂ点間でＣＬＶを変化させることで、ＣＬＶの増大に従いＬｅｆｆを増大させることができる。
【０１２５】
（１６）式を用いて、図１１のＬＣ共振回路におけるインダクタＬ１、Ｌ２、微調容量ＣＶ２、バンク容量ＣＭ２から構成される可変インダクタの、インダクタＬ１の両端間の実効的なインダクタンスＬ１ｅｆｆは、次の式（１７）で表される。
【０１２６】
【数１５】
0005553855.tif 000016
【０１２７】
したがって、図１１のＬＣ共振回路を発振器の共振回路として用いたときの、発振器のＫＶは、式（２）を用いて次の式で表される。
【０１２８】
【数１６】
0005553855.tif 000017
【０１２９】
ここで、ＫＶ１、ＫＶ３はそれぞれ次の式（１９）、（２０）で表される。
【０１３０】
【数１７】
0005553855.tif 000018
【０１３１】
ＫＶ１は、ＣＭ１を大きくするに従い減少する。一方ＫＶ３は、ＣＭ１を大きくするに従い増大し、ＣＭ２によりＬ１ｅｆｆを調整することでその大きさを調整できる。また、可変インダクタを用いてＫＶの調整を行うことから、ＣＴＯＴＡＬを構成する容量の一部を用いる第２の実施例と比較して、周波数可変範囲を広くとることが可能である。
【０１３２】
本実施例によるＬＣ共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得ＫＶの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【実施例９】
【０１３３】
図１４を用いて、本発明の第９の実施例になるＬＣ共振回路を説明する。本実施例のＬＣ共振回路は、インダクタＬ１と、Ｌ１と相互インダクタンスを介して磁気的に結合したインダクタＬ２と、微調容量ＣＶ１、ＣＶ２と、容量バンクＣＭ１、ＣＭ２とを含んで構成される。Ｌ２とＣＶ２とＣＭ２は直列に接続され、Ｌ１、ＣＶ１、ＣＭ１は並列に接続された並列ＬＣ共振回路を構成する。ＣＶ１、ＣＶ２は、制御電圧ＶＣＯＮＴにより連続的に容量値を制御できる容量値可変の容量（以降可変容量と表す）である。ＣＭ１、ＣＭ２は、両方ともＫ個（Ｋは正の整数）の可変容量で構成され、それぞれの容量値は制御電圧ＶＴＲＭ１１〜ＶＴＲＭ１Ｋを用いて、大小２つの値に設定される。このとき、ＣＭ１１〜ＣＭ１Ｋの容量値を、ＣＭ１１が最小の容量値（ＣＭ１１）を持ち、それぞれＣＭ１１、２×ＣＭ１１、４×ＣＭ１１...２Ｋ×ＣＭ１１の容量値となるように、またＣＭ２１〜ＣＭ２Ｎの容量値を、ＣＭ２１が最小の容量値（ＣＭ２１）を持ち、それぞれＣＭ２１、２×ＣＭ２１、４×ＣＭ２１...２Ｋ×ＣＭ２１となるように設定すれば、ＣＭ１、ＣＭ２の容量値を２Ｋ種の容量値に等間隔で段階的に制御でき好適である。図１４のＬＣ共振回路の一端の端子ＶＩＮには交流信号が入力され、他端のＡＣＧＮＤは、交流的に接地される。
【０１３４】
図１５により、図１４のＬＣ共振回路を用いた発振器の動作を説明する。図１５は、可変インダクタＬＶ１のインダクタンスのＣＶ２とＣＭ２の直列容量ＣＬＶの容量値ＣＬＶ依存性を示している。容量値ＣＬＶを増大することでインダクタンスも増大する。しかしながら、周波数が低下するに従ってインダクタンスは低下する。すなわち、ＣＭ１の容量値を増大するに従い、周波数が低下するため、Ｌ１ｅｆｆも低下する。その結果、（Ｌ１ｅｆｆ−Ｌｉ１）も低下し、ＫＶ３が低下するため、ＫＶ変動が大きくなる問題がある。これを避けるためには、ＣＶ２とＣＭ２の直列容量の容量値を、ＣＭ１と同時に増減する必要がある。これは、ＣＭ２をＣＭ１と同時に増減することで実現できる。すなわち、ＣＭ２の容量値をＣＭ１の増大と共に増大させ、ＣＶ２とＣＭ２の直列容量の容量値を図１５のＤ点、Ｃ点、Ｂ点、Ａ点となるように調整すれば、Ｌ１ｅｆｆを容量バンクＣＭ１、容量バンクＣＭ２の容量値によらず一定とでき、ＫＶの変動を抑制することができる。さらに、Ｌ１ｅｆｆを周波数の低下に従い増大する、または低下を抑制することにより、ＫＶの変動を抑制することができる。
【０１３５】
本実施例によるＬＣ共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得ＫＶの変動が少なく、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【実施例１０】
【０１３６】
図１６に、本発明の第１０の実施例になるＬＣ共振回路を示す。このＬＣ共振回路は、第８及び第９の実施例における微調容量ＣＶ１、ＣＶ２が半導体のｐｎ接合容量４１１、４１２で構成される。また、容量バンクＣＭ１、ＣＭ２の各トリミング容量ＣＭ１１〜ＣＭ１Ｋ、ＣＭ２１〜ＣＭ２Ｋは、半導体装置において絶縁膜を挟んで金属層間に形成されるＭＩＭ容量によるＫ個の固定容量５３１−５３Ｋ、５４１−５４Ｋと、それらの固定容量にそれぞれ直列に接続されたスイッチＳＷ１１〜ＳＷ１Ｋ、ＳＷ２１〜ＳＷ２Ｋとで構成される。ｐｎ接合容量４１１の両端に掛かる電圧を制御することによって容量値が連続的に制御され、ＬＣ共振回路の共振周波数が連続的に制御される。
【０１３７】
また、スイッチを開閉することで容量値を大小に切り替えることができるため、ＬＣ共振回路の共振周波数を段階的に変化させることができる。スイッチとして、低い寄生抵抗が得られるようにＭＯＳトランジスタを用い、そのゲート・ソース間電圧を閾値電圧を境に切り替えることで可変容量を達成することができる。但しこの場合、ＭＯＳトランジスタのゲート・基板間容量やＭＩＭ容量の金属層と基板間などに寄生容量が存在するため、スイッチが開いている場合でも容量値はゼロにはならず、小さい容量が残るが、半導体装置上に形成されるＭＩＭ容量は、クオリティファクタが高く、設計精度も高いため、発振器に用いるＬＣ共振回路の容量バンクに用いる上で好適である。図１６のＬＣ共振回路の一端の端子ＶＩＮには交流信号が入力され、他端のＡＣＧＮＤは、交流的に接地される。
【０１３８】
図１６において、５１１，５１２，５２１，５２２は、直流を阻止するための容量であり、６１１，６１２，６２１，６２２は、高周波の漏洩を阻止するための抵抗である。端子ＶＢ３に固定のバイアス電圧が与えられ、制御電圧が端子ＶＣＯＮＴに与えられる。なお、インダクタＬ１とｐｎ接合容量、ＭＩＭ容量、スイッチ及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【０１３９】
本実施例によるＬＣ共振回路を発振器に用いることで、容量バンクの容量値に対する周波数変換利得ＫＶの変動が少なく、周波数可変範囲の広い発振器を提供することができる。その結果、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【実施例１１】
【０１４０】
図１７に、本発明の第１１の実施例になるＬＣ共振回路を示す。このＬＣ共振回路は、第８及び第９の実施例における微調容量ＣＶ１、ＣＶ２が半導体のｐｎ接合容量４１１、４１２で構成される。また、容量バンクＣＭ１、ＣＭ２の各トリミング容量７１１〜７１Ｋ、７２１〜７２ＫはＭＯＳトランジスタのゲート容量を用いたＭＯＳ容量で構成される。ｐｎ接合容量４１１の両端に掛かる電圧を制御することによって容量値が連続的に制御され、ＬＣ共振回路の共振周波数が連続的に制御される。また、ＭＯＳ容量ＣＭ１０１〜ＣＭ１０Ｋ、ＣＭ２０１〜ＣＭ２０Ｋのゲートとソース・ドレイン間電圧を制御することによってＭＯＳトランジスタのアキュミュレーション、インバージョン状態を切り替えることで、容量値は２値で制御され、ＬＣ共振回路の共振周波数が段階的に制御される。図１７のＬＣ共振回路の一端の端子ＶＩＮには交流信号が入力され、他端のＡＣＧＮＤは、交流的に接地される。
【０１４１】
図１７において、５１１，５１２，５２１，５２２、５７１、５７２、５５１〜５５Ｋ、５６１〜５６Ｋは、直流を阻止するための容量であり、６１１，６１２，６２１，６２２は、高周波の漏洩を阻止するための抵抗である。端子ＶＢ３に固定のバイアス電圧が与えられ、制御電圧が端子ＶＣＯＮＴに与えられる。端子ＶＢ４に固定のバイアス電圧が与えられ、制御電圧が端子ＶＴＲＭ１１〜ＶＴＲＭ１Ｋに与えられる。なお、インダクタＬ１、Ｌ２とｐｎ接合容量、ＭＯＳ容量及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【０１４２】
また、半導体装置上に形成されるＭＯＳ容量は、単位面積あたりの容量値がＭＩＭ容量に比べて大きいため、ＬＣ共振回路の面積を小さくすることができる。従って、図１７に示すように第１１の実施例における可変容量をＭＯＳ容量７１１〜７１Ｋ、７２１〜７２Ｋで構成することにより、好ましいＬＣ共振回路を実現することができる。
【実施例１２】
【０１４３】
図１８に、本発明の第１２の実施例になるＬＣ共振回路を示す。このＬＣ共振回路は、第８及び第９の実施例における微調容量ＣＶ１、ＣＶ２がＭＯＳトランジスタのゲート容量を用いたＭＯＳ容量７３１、７３２で構成される。また、容量バンクＣＭ１、ＣＭ２の各トリミング容量ＣＭ１１〜ＣＭ１Ｋ、ＣＭ２１〜ＣＭ２Ｋは、半導体装置において絶縁膜を挟んで金属層間に形成されるＭＩＭ容量によるＫ個の固定容量５３１〜５３Ｋ、５４１〜５４Ｋと、それらの固定容量にそれぞれ直列に接続されたスイッチＳＷ１１〜ＳＷ１Ｋ、ＳＷ２１〜ＳＷ２Ｋとで構成される。ＭＯＳ容量７３１、７３２のゲートとソース・ドレイン間電圧を制御することによって容量値が連続的に制御され、ＬＣ共振回路の共振周波数が連続的に制御される。ＭＯＳ容量は、ｐｎ接合容量よりも容量値変化率が高いため、微調容量として用いることで広い周波数可変範囲を実現でき、好適である。図１８のＬＣ共振回路の一端の端子ＶＩＮには交流信号が入力され、他端のＡＣＧＮＤは、交流的に接地される。
【０１４４】
図１８において、５１１，５１２，５２１，５２２は、直流を阻止するための容量であり、６１１，６１２，６２１，６２２は、高周波の漏洩を阻止するための抵抗である。端子ＶＢ３に固定のバイアス電圧が与えられ、制御電圧が端子ＶＣＯＮＴに与えられる。なお、インダクタＬ１とＭＯＳ容量、ＭＩＭ容量、スイッチ及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【実施例１３】
【０１４５】
図１９に、本発明の第１３の実施例になるＬＣ共振回路を示す。このＬＣ共振回路は、第７及び第８の実施例における微調容量ＣＶ１、ＣＶ２がＭＯＳトランジスタのゲート容量を用いたＭＯＳ容量で構成される。また、容量バンクＣＭ１、ＣＭ２の各トリミング容量ＣＭ１１〜ＣＭ１Ｋ、ＣＭ２１〜ＣＭ２Ｋもまた、ＭＯＳトランジスタのゲート容量を用いたＭＯＳ容量で構成される。ＭＯＳ容量７３１、７３２のゲートとソース・ドレイン間電圧を制御することによって容量値が連続的に制御され、ＬＣ共振回路の共振周波数が連続的に制御される。また、ＭＯＳ容量７１１〜７１Ｋ、７２１〜７２Ｋのゲートとソース・ドレイン間電圧を制御することによってＭＯＳトランジスタのアキュミュレーション、インバージョン状態を切り替えることで、容量値は２値で制御され、ＬＣ共振回路の共振周波数が段階的に制御される。半導体装置上に形成されるＭＯＳ容量は、単位面積あたりの容量値がＭＩＭ容量に比べて大きいため、ＬＣ共振回路の面積を小さくすることができる。
【０１４６】
従って、図１９に示すように第７の実施例における可変容量をＭＯＳ容量７１１〜７１Ｋ、７２１〜７２Ｋで構成することにより、好ましいＬＣ共振回路を実現することができる。図１９のＬＣ共振回路の一端の端子ＶＩＮには交流信号が入力され、他端のＡＣＧＮＤは、交流的に接地される。
【０１４７】
図１９において、５１１，５１２，５２１，５２２、５７１、５７２、５５１〜５５Ｋ、５６１〜５６Ｋは直流を阻止するための容量であり、６１１，６１２，６２１，６２２は、高周波の漏洩を阻止するための抵抗である。端子ＶＢ３に固定のバイアス電圧が与えられ、制御電圧が端子ＶＣＯＮＴに与えられる。端子ＶＢ４に固定のバイアス電圧が与えられ、制御電圧が端子ＶＴＲＭ１１〜ＶＴＲＭ１Ｋに与えられる。なお、インダクタＬ１とＭＯＳ容量及びその周辺素子とは、同一半導体装置に集積して形成することができる。
【実施例１４】
【０１４８】
図２０に、本発明の第１４の実施例になる発振器を示す。本実施例の発振器は、ＬＣ共振回路１０と負性コンダクタンス生成回路１とを含んで構成される。ＬＣ共振回路１０は、一端が定電圧端子Ｖ１に接続されたインダクタＬ１１及びＬ１２と、これらインダクタの他端にそれぞれ並列に接続されたＰＮ接合容量ＣＶ１１、ＣＶ１２と結合容量ＣＡＣ３及びＣＡＣ４を介して接続されたＭＯＳ容量ＣＭ１１１〜ＣＭ１１Ｎ及びＣＭ１２１〜ＣＭ１２Ｎ（Ｎは正の整数）で構成される容量バンクＣＭ１と、可変容量ダイオード等の可変容量素子ＣＶ２１及びＣＶ２２と、結合容量ＣＡＣ５及びＣＡＣ６を介して接続されたＭＯＳ容量ＣＭ２１１〜ＣＭ２１Ｎ及びＣＭ２２１〜ＣＭ２２Ｎで構成される容量バンクＣＭ２からなる。
【０１４９】
ＣＶ２１及びＣＶ２２と、ＣＡＣ５及びＣＡＣ６と、ＣＭ２１１〜ＣＭ２１Ｎ及びＣＭ２２１〜ＣＭ２２Ｎは直列に接続され、ＣＶ１１及びＣＶ１２と、ＣＭ１１１〜ＣＭ１１Ｎ及びＣＭ１２１〜ＣＭ１２Ｎ（Ｎは正の整数）とに対して並列に接続される。端子ＶＢ２に固定のバイアス電圧が与えられ、端子ＶＴＲＭ，ＶＴＲＭ１Ｎに制御電圧が与えられる。
【０１５０】
負性コンダクタンス生成回路１は、エミッタが共通であり定電流源ＩＣＳを介して第２の定電圧端子Ｖ２に接続された差動対のバイポーラトランジスタＱ１、Ｑ２と、一端がトランジスタＱ１のコレクタに接続され他端がトランジスタＱ２のベースに接続された容量ＣＡＣ１と、一端がトランジスタＱ２のコレクタに接続され他端がトランジスタＱ１のベースに接続された容量ＣＡＣ２とからなる。トランジスタＱ１及びトランジスタＱ２のコレクタは、ＬＣ共振回路１０に接続され、定電圧端子Ｖ１，Ｖ２から電源が供給され、端子ＶＢ１から固定のバイアス電圧が供給される。以上の構成によってＫＶの大きさを制御でき、その結果、ＫＶの変動を抑制することができる。
【０１５１】
図２０の発振器の動作を説明する。
【０１５２】
可変容量素子ＣＶ１１、ＣＶ１２、ＣＶ２１、ＣＶ２２の周波数制御端子ＶＣＯＮＴは周波数制御電圧ＶＣＯＮＴが印加されるもので、これによって発振周波数が連続的に制御される。容量バンクＣＭ１及びＣＭ２の周波数制御用の端子は共通の制御端子ＶＴＲＭ１１〜ＶＴＲＭ１Ｎに接続され、それぞれ２値の周波数制御電圧が印加される。それによって発振周波数が段階的に制御される。
【０１５３】
図２０の発振器で容量バンクを構成するトリミング容量の数が２（Ｎ＝２）の発振周波数の制御特性を図２１に、ＫＶの特性を図２２に示す。
【０１５４】
図２１に示す通り、制御電圧ＶＣＯＮＴの可変範囲（Ｖ1−Ｖ2）において、トリミング容量の最大容量値（ＣＭ１，ＣＭ２）max、最小容量値（ＣＭ１，ＣＭ２）miniにより、周波数可変範囲ΔＦａを実現することができる。このΔＦａは、図４６に示した制御電圧ＶＣＯＮＴの可変範囲（Ｖ1−Ｖ2）における周波数可変範囲ΔＦｃに対して若干小さくなっている。
【０１５５】
次に、図２２は、図２０に示した発振器の、制御電圧ＶＣＯＮＴと周波数変換利得（ＫＶ）の関係を示している。図２２に示すように、制御電圧ＶＣＯＮＴの可変範囲（Ｖ1−Ｖ2）において、トリミング容量の最大容量値（ＣＭ１，ＣＭ２）max、最小容量値（ＣＭ１，ＣＭ２）miniに対して、周波数変換利得（ＫＶ）はΔＫＶAだけ変動する。このΔＫＶAは、図４７に示したΔＫＶCに対してかなり小さな変動幅となっている。
【０１５６】
これは、この実施例の発振器では、容量バンクＣＭ１の容量値を増大させるに従い、微調容量ＣＶ１１、ＣＶ１２の容量値の全容量に占める割合が低下するが、容量バンクＣＭ２の容量値を増加させるにしたがって、ＣＶ２１，ＣＶ２２とＣＭ２の直列容量の容量値が大きくなるためである。
【０１５７】
そのため、従来の発振器に比べて、周波数可変範囲ΔＦAは若干小さくなるものの、ＫＶの変動ΔＫＶAは抑制できる。すなわち、この実施例の発振器では、ＫＶの変動が小さくなる、或いはＫＶを一定にすることができる。その結果、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【０１５８】
この実施例の発振器は、例えば、多バンド対応のために３．２ＧＨｚ〜４．３ＧＨｚの広い周波数範囲が必要なＷＣＤＭＡ用ＲＦＩＣに用いられる周波数シンセサイザ等に対して、十分に実用に耐える発振器を提供することができる。
【実施例１５】
【０１５９】
図２３に、本発明の第１５の実施例になる発振器を示す。本実施例の発振器は、ＬＣ共振回路１０と負性コンダクタンス生成回路１とを含んで構成される。ＬＣ共振回路１０は、一端が定電圧端子Ｖ１に接続されたインダクタＬ１１及びＬ１２と、これらインダクタの他端にそれぞれ並列に接続されたＰＮ接合容量ＣＶ１１、ＣＶ１２と結合容量ＣＡＣ３及びＣＡＣ４を介して接続されたＭＯＳ容量ＣＭ１１１〜ＣＭ１１Ｎ及びＣＭ１２１〜ＣＭ１２Ｎ（Ｎは正の整数）で構成される容量バンクＣＭ１と、インダクタＬ１１，Ｌ１２とそれぞれ相互インダクタンスＭを介して磁気的に結合したインダクタＬ２１及びインダクタＬ２２と、インダクタＬ２１及びインダクタＬ２２の一端にそれぞれ直列に接続されたＰＮ接合容量ＣＶ２１及びＣＶ２２と、インダクタＬ２１及びインダクタＬ２２の他端にそれぞれ直列に接続された結合容量ＣＡＣ５及びＣＡＣ６を介して接続されたＭＯＳ容量ＣＭ２１１〜ＣＭ２１Ｎ及びＣＭ２２１〜ＣＭ２２Ｎで構成される容量バンクＣＭ２からなる。端子ＶＢ２に固定のバイアス電圧が与えられ、端子ＶＴＲＭ，ＶＴＲＭ１Ｎに制御電圧が与えられる。
【０１６０】
負性コンダクタンス生成回路１は、エミッタが共通であり定電流源ＩＣＳを介して第２の定電圧端子Ｖ２に接続された差動対のバイポーラトランジスタＱ１、Ｑ２と、一端がトランジスタＱ１のコレクタに接続され他端がトランジスタＱ２のベースに接続された容量ＣＡＣ１と、一端がトランジスタＱ２のコレクタに接続され他端がトランジスタＱ１のベースに接続された容量ＣＡＣ２とからなる。トランジスタＱ１及びトランジスタＱ２のコレクタは、ＬＣ共振回路１０に接続され、定電圧端子Ｖ１，Ｖ２から電源が供給され、端子ＶＢ１から固定のバイアス電圧が供給される。以上の構成によってＫＶの大きさを制御でき、その結果、ＫＶの変動を抑制することができる。
【０１６１】
図２３の発振器の動作を説明する。
【０１６２】
可変容量素子ＣＶ１１、ＣＶ１２、ＣＶ２１、ＣＶ２２の周波数制御端子ＶＣＯＮＴは周波数制御電圧が印加されるもので、これによって発振周波数が連続的に制御される。容量バンクＣＭ１及びＣＭ２の周波数制御用の端子は共通の制御端子ＶＴＲＭ１１〜ＶＴＲＭ１Ｎに接続され、それぞれ２値の周波数制御電圧が印加される。それによって発振周波数が段階的に制御される。
【０１６３】
本実施例の発振器では、容量バンクＣＭ１の容量値を増大させるに従い、微調容量ＣＶ１１、ＣＶ１２の容量値の全容量に占める割合が低下するが、容量バンクＣＭ２の容量値を増加させるにしたがって、ＣＶ２１，ＣＶ２２とＣＭ２の直列容量の容量値が大きくなり、Ｌ１１，Ｌ１２、Ｌ２１，Ｌ２２，ＣＶ２１，ＣＶ２２，ＣＭ２からなる可変インダクタのインダクタンスのＶＣＯＮＴに対する変化率が大きくなる。そのため、従来の図４５に示した発振器のＫＶに比べて、ＫＶの変動が小さくなる、或いはＫＶを一定にすることができる。その結果、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【０１６４】
図２３の発振器で容量バンクを構成するトリミング容量の数が２（Ｎ＝２）の発振周波数の制御特性を図２４に、ＫＶの特性を図２５に示す。図４５の従来の発振器と比較して、ＫＶの変動は抑制できる。また、図２３の構成をとることにより、図２０の構成に比べて、インダクタンスを変化させる方法であるため、ＫＶ変動を抑制するために共振回路に余分な容量を追加する必要がない。そのため、制御電圧ＶＣＯＮＴの可変範囲（Ｖ1−Ｖ2）において、周波数可変範囲ΔｆBを狭くすることなくＫＶの変動ΔＫＶBを抑制できる。
【実施例１６】
【０１６５】
図２６は、本発明の実施例１６として、実施例１５の発振器を半導体基板上に構成した半導体装置の例を示す図である。図２６において、Ａ部分は同Ｂ部分のＢ−Ｂ断面を示し、Ｂ部分は同部分のＡ−Ａ断面を示している。インダクタＬ１１、Ｌ１２は、半導体基板２１上に形成した絶縁層２２の中に中点が電圧端子Ｖ１に接続された１巻きのインダクタで構成され、インダクタＬ２１、Ｌ２２は同絶縁層の中に１巻きのインダクタで構成される。インダクタＬ１１，Ｌ１２の内側と外側にＬ２１、Ｌ２２が、図２６に示すように隣接して配置される。これにより、インダクタＬ１１，Ｌ１２、Ｌ２１，Ｌ２２に交流電流を通電することにより誘起される交流磁束が鎖交し、インダクタＬ１１とインダクタＬ２１、Ｌ２２及びインダクタＬ１２とインダクタＬ２１、Ｌ２２の間に相互インダクタンスＭが働く。
【０１６６】
図２６中のａ，ｂ点は、図２３（後で述べる図２８，図３０，図３２も同じ）のａ，ｂ点に相当し、負性コンダクタンス生成回路（ＮＣＧ）と、微調容量ＣＶ１１、容量バンクＣＭ１１及び微調容量ＣＶ１２、容量バンクＣＭ１２が接続される。図２６中のｃ点とｄ点は図２３（後で述べる図２８，図３０，図３２も同じ）のｃ点とｄ点に相当し、微調容量ＣＶ２１及びＣＶ２２が接続される。図２６中のｅ点とｆ点は図２３（後で述べる図２８，図３０，図３２も同じ）のｅ点とｆ点に相当し、容量バンクＣＭ２１及びＣＭ２２が接続される。図２６の電圧端子Ｖ１に近いインダクタＬ２１、Ｌ２２の一部は、断面を図示していないが、交差部で接触が起きないように高さの異なる絶縁層に形成される。
【０１６７】
なお、図２６の形状は、インダクタＬ１１．Ｌ１２が２巻き以上のスパイラルインダクタでも良い。１巻きの場合は配線を太くすることで金属で構成されるインダクタの抵抗を下げ、クオリティファクタを高めることができる。２巻き以上のスパイラルインダクタを用いる場合は、スパイラルインダクタを構成する複数巻きのインダクタ間に相互インダクタンスが加わることでインダクタンスを大きくすることができ、クオリティファクタを高めることができる。インダクタＬ２１、Ｌ２２もまた、１巻きのインダクタ、または２巻き以上のスパイラルインダクタとしても良い。
【０１６８】
１巻きの場合は、配線を太くすることで金属で構成されるインダクタの抵抗を下げ、クオリティファクタを高めることができる。２巻き以上のスパイラルインダクタを用いる場合は、スパイラルインダクタを構成する複数巻きのインダクタ間に相互インダクタンスが加わることでインダクタンスを大きくすることができ、クオリティファクタを高めることができる。また、インダクタＬ１１とインダクタＬ２１，Ｌ２２間、インダクタＬ１２とインダクタＬ２１，Ｌ２２間の相互インダクタンスを大きくすることができ、実効的なインダクタンスＬｅｆｆの変化量を大きくすることができる。
【実施例１７】
【０１６９】
図２７に、本発明の第１７の実施例になる発振器を示す。本実施例は、図２０に示した第１４の実施例と同様にＬＣ共振回路１０と負性コンダクタンス生成回路１を用いた発振器の一例であるが、バイポーラトランジスタに代わってＭＯＳトランジスタが用いられる。
【０１７０】
本実施例の発振器は、ＬＣ共振回路１０と負性コンダクタンス生成回路１とを含んで構成される。ＬＣ共振回路１０は、一端が定電圧端子Ｖ１に接続されたインダクタＬ１１及びＬ１２と、これらインダクタの他端にそれぞれ並列に接続されたＰＮ接合容量ＣＶ１１、ＣＶ１２と結合容量ＣＡＣ３及びＣＡＣ４を介して接続されたＭＯＳ容量ＣＭ１１１〜ＣＭ１１Ｎ及びＣＭ１２１〜ＣＭ１２Ｎ（Ｎは正の整数）で構成される容量バンクＣＭ１と、可変容量ダイオード等の可変容量素子ＣＶ２１及びＣＶ２２と、結合容量ＣＡＣ５及びＣＡＣ６を介して接続されたＭＯＳ容量ＣＭ２１１〜ＣＭ２１Ｎ及びＣＭ２２１〜ＣＭ２２Ｎで構成される容量バンクＣＭ２からなる。ＣＶ２１及びＣＶ２２と、ＣＡＣ５及びＣＡＣ６と、ＣＭ２１１〜ＣＭ２１Ｎ及びＣＭ２２１〜ＣＭ２２Ｎは直列に接続され、ＣＶ１１及びＣＶ１２と、ＣＭ１１１〜ＣＭ１１Ｎ及びＣＭ１２１〜ＣＭ１２Ｎ（Ｎは正の整数）とに対して並列に接続される。端子ＶＢ２に固定のバイアス電圧が与えられ、端子ＶＴＲＭ，ＶＴＲＭ１Ｎに制御電圧が与えられる。
【０１７１】
負性コンダクタンス生成回路１は、ソースが共通であり定電流源ＩＣＳＭを介して第２の定電圧端子Ｖ２に接続された差動対のＮＭＯＳトランジスタＮＭ１，ＮＭ２を有する。トランジスタＮＭ１のゲートはトランジスタＮＭ２のドレインに接続され、トランジスタＮＭ２のゲートにトランジスタＮＭ１のドレインに接続される。トランジスタＮＭ１及びトランジスタＮＭ２のドレインは、共振回路１０に接続され、回路１に、定電圧端子Ｖ１，Ｖ２から電源が供給される。以上の構成によってＫＶの大きさを制御でき、その結果、ＫＶの変動を抑制することができる。さらに、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【０１７２】
図２７の発振器は、図２０のバイポーラトランジスタを用いた発振器に比べ、ＭＯＳトランジスタを用いたことにより、例えば図２０の発振器の動作に必要な電源電圧が３Ｖであったのに対し、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが、０．４Ｖの場合には、電源電圧を約２．５Ｖまで低減することができる。
【実施例１８】
【０１７３】
図２８に、本発明の第１８の実施例になる発振器示す。本実施例は、図２３に示した第１５の実施例と同様にＬＣ共振回路１０と負性コンダクタンス生成回路１を用いた発振器の一例であるが、バイポーラトランジスタに代わってＭＯＳトランジスタが用いられる。
【０１７４】
本実施例の発振器は、ＬＣ共振回路１０と負性コンダクタンス生成回路１とを含んで構成される。ＬＣ共振回路１０は、一端が定電圧端子Ｖ１に接続されたインダクタＬ１１及びＬ１２と、これらインダクタの他端にそれぞれ並列に接続されたＰＮ接合容量ＣＶ１１、ＣＶ１２と結合容量ＣＡＣ３及びＣＡＣ４を介して接続されたＭＯＳ容量ＣＭ１１１〜ＣＭ１１Ｎ及びＣＭ１２１〜ＣＭ１２Ｎ（Ｎは正の整数）で構成される容量バンクＣＭ１と、インダクタＬ１１，Ｌ１２とそれぞれ相互インダクタンスＭを介して磁気的に結合したインダクタＬ２１及びインダクタＬ２２と、インダクタＬ２１及びインダクタＬ２２の一端にそれぞれ直列に接続されたＰＮ接合容量ＣＶ２１及びＣＶ２２と、インダクタＬ２１及びインダクタＬ２２の他端にそれぞれ直列に接続された結合容量ＣＡＣ５及びＣＡＣ６を介して接続されたＭＯＳ容量ＣＭ２１１〜ＣＭ２１Ｎ及びＣＭ２２１〜ＣＭ２２Ｎで構成される容量バンクＣＭ２からなる。端子ＶＢ２に固定のバイアス電圧が与えられ、端子ＶＴＲＭ，ＶＴＲＭ１Ｎに制御電圧が与えられる。
【０１７５】
負性コンダクタンス生成回路１は、ソースが共通であり定電流源ＩＣＳＭを介して第２の定電圧端子Ｖ２に接続された差動対のＮＭＯＳトランジスタＮＭ１，ＮＭ２を有する。トランジスタＮＭ１のゲートはトランジスタＮＭ２のドレインに接続され、トランジスタＮＭ２のゲートにトランジスタＮＭ１のドレインに接続される。トランジスタＮＭ１及びトランジスタＮＭ２のドレインは、共振回路１０に接続され、回路１に、定電圧端子Ｖ１，Ｖ２から電源が供給される。以上の構成によってＫＶの大きさを制御でき、その結果、ＫＶの変動を抑制することができる。さらに、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【０１７６】
図２８の発振器は、図２３のバイポーラトランジスタを用いた発振器に比べ、ＭＯＳトランジスタを用いたことにより、例えば図２０の発振器の動作に必要な電源電圧が３Ｖであったのに対し、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが、０．４Ｖの場合には、電源電圧を約２．５Ｖまで低減することができる。
【実施例１９】
【０１７７】
図２９に本発明の第１９の実施例になる発振器を示す。本実施例は、図２７に示した第１７の実施例と同様にＬＣ共振回路１０と負性コンダクタンス生成回路１を用いた発振器の一例であるが、ＮＭＯＳトランジスタだけでなく、ＰＭＯＳトランジスタも用いられる。
【０１７８】
本実施例の発振器は、ＬＣ共振回路１０と負性コンダクタンス生成回路１とを含んで構成される。ＬＣ共振回路１０は、一端が定電圧端子Ｖ１に接続されたインダクタＬ１１及びＬ１２と、これらインダクタの他端にそれぞれ並列に接続されたＰＮ接合容量ＣＶ１１、ＣＶ１２と結合容量ＣＡＣ３及びＣＡＣ４を介して接続されたＭＯＳ容量ＣＭ１１１〜ＣＭ１１Ｎ及びＣＭ１２１〜ＣＭ１２Ｎ（Ｎは正の整数）で構成される容量バンクＣＭ１と、可変容量ダイオード等の可変容量素子ＣＶ２１及びＣＶ２２と、結合容量ＣＡＣ５及びＣＡＣ６を介して接続されたＭＯＳ容量ＣＭ２１１〜ＣＭ２１Ｎ及びＣＭ２２１〜ＣＭ２２Ｎで構成される容量バンクＣＭ２からなる。ＣＶ２１及びＣＶ２２と、ＣＡＣ５及びＣＡＣ６と、ＣＭ２１１〜ＣＭ２１Ｎ及びＣＭ２２１〜ＣＭ２２Ｎは直列に接続され、ＣＶ１１及びＣＶ１２と、ＣＭ１１１〜ＣＭ１１Ｎ及びＣＭ１２１〜ＣＭ１２Ｎ（Ｎは正の整数）とに対して並列に接続される。端子ＶＢ２に固定のバイアス電圧が与えられ、端子ＶＴＲＭ，ＶＴＲＭ１Ｎに制御電圧が与えられる。
【０１７９】
負性コンダクタンス生成回路１は、ソースが共通であり定電流源ＩＣＳＭを介して第２の定電圧端子Ｖ２に接続された差動対のＮＭＯＳトランジスタＮＭ１，ＮＭ２と、ソースが共通で第１の定電圧端子Ｖ１に接続された差動対のＰＭＯＳトランジスタＰＭ１，ＰＭ２を有する。トランジスタＮＭ１のゲートはトランジスタＮＭ２のドレインに接続され、トランジスタＮＭ２のゲートにトランジスタＮＭ１のドレインに接続される。トランジスタＰＭ１のゲートはトランジスタＰＭ２のドレインに接続され、トランジスタＰＭ２のゲートにトランジスタＰＭ１のドレインに接続される。トランジスタＮＭ１のドレインはトランジスタＰＭ１のドレインに接続され、トランジスタＮＭ２のドレインはトランジスタＰＭ２のドレインに接続され、それぞれ共振回路１０に接続される。定電圧端子Ｖ１，Ｖ２から電源が供給される。以上の構成によってＫＶの大きさを制御でき、その結果、ＫＶの変動を抑制することができる。さらに、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【０１８０】
図２９の発振器は、図２７のＮＭＯＳトランジスタのみを用いた発振器に比べ、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを用いたことにより、負性コンダクタンス生成回路が生成する負性コンダクタンスを大きくすることができるため、消費電流を小さくすることができる。
【実施例２０】
【０１８１】
図３０に本発明の第２０の実施例になる発振器を示す。本実施例は、図２８に示した第１８の実施例と同様にＬＣ共振回路１０と負性コンダクタンス生成回路１を用いた発振器の一例であるが、ＮＭＯＳトランジスタだけでなく、ＰＭＯＳトランジスタも用いられる。
【０１８２】
本実施例の発振器は、ＬＣ共振回路１０と負性コンダクタンス生成回路１とを含んで構成される。ＬＣ共振回路１０は、一端が定電圧端子Ｖ１に接続されたインダクタＬ１１及びＬ１２と、これらインダクタの他端にそれぞれ並列に接続されたＰＮ接合容量ＣＶ１１、ＣＶ１２と結合容量ＣＡＣ３及びＣＡＣ４を介して接続されたＭＯＳ容量ＣＭ１１１〜ＣＭ１１Ｎ及びＣＭ１２１〜ＣＭ１２Ｎ（Ｎは正の整数）で構成される容量バンクＣＭ１と、インダクタＬ１１，Ｌ１２とそれぞれ相互インダクタンスＭを介して磁気的に結合したインダクタＬ２１及びインダクタＬ２２と、インダクタＬ２１及びインダクタＬ２２の一端にそれぞれ直列に接続されたＰＮ接合容量ＣＶ２１及びＣＶ２２と、インダクタＬ２１及びインダクタＬ２２の他端にそれぞれ直列に接続された結合容量ＣＡＣ５及びＣＡＣ６を介して接続されたＭＯＳ容量ＣＭ２１１〜ＣＭ２１Ｎ及びＣＭ２２１〜ＣＭ２２Ｎで構成される容量バンクＣＭ２からなる。端子ＶＢ２に固定のバイアス電圧が与えられ、端子ＶＴＲＭ，ＶＴＲＭ１Ｎに制御電圧が与えられる。
【０１８３】
負性コンダクタンス生成回路１は、ソースが共通であり定電流源ＩＣＳＭを介して第２の定電圧端子Ｖ２に接続された差動対のＮＭＯＳトランジスタＮＭ１，ＮＭ２と、ソースが共通で第１の定電圧端子Ｖ１に接続された差動対のＰＭＯＳトランジスタＰＭ１，ＰＭ２を有する。トランジスタＮＭ１のゲートはトランジスタＮＭ２のドレインに接続され、トランジスタＮＭ２のゲートにトランジスタＮＭ１のドレインに接続される。トランジスタＰＭ１のゲートはトランジスタＰＭ２のドレインに接続され、トランジスタＰＭ２のゲートにトランジスタＰＭ１のドレインに接続される。トランジスタＮＭ１のドレインはトランジスタＰＭ１のドレインに接続され、トランジスタＮＭ２のドレインはトランジスタＰＭ２のドレインに接続され、それぞれ共振回路１０に接続される。定電圧端子Ｖ１，Ｖ２から電源が供給される。
【０１８４】
なお、本実施例の発振器を半導体基板上に構成した半導体装置の構成は、図２６に示した図のとおりである。ただし、インダクタＬ１１、Ｌ１２に電圧端子が接続されないので、図２６の電圧端子Ｖ１は開放で良い。
【０１８５】
以上の構成によって、本実施例の発振器は、ＫＶの大きさを制御でき、その結果、ＫＶの変動を抑制することができる。さらに、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【０１８６】
図３０の発振器は、図２８のＮＭＯＳトランジスタのみを用いた発振器に比べ、ＮＭＯＳトランジスタとＰＭＯＳトランジスタを用いたことにより、負性コンダクタンス生成回路が生成する負性コンダクタンスを大きくすることができるため、消費電流を小さくすることができる。
【実施例２１】
【０１８７】
図３１に本発明の第２１実施例になる発振器を示す。本実施例は、図２９に示した第１９の実施例と同様にＬＣ共振回路１０と負性コンダクタンス生成回路１を用いた発振器の一例であるが、ＮＭＯＳトランジスタに代わってバイポーラトランジスタが用いられる。
【０１８８】
本実施例の発振器は、ＬＣ共振回路１０と負性コンダクタンス生成回路１とを含んで構成される。ＬＣ共振回路１０は、一端が定電圧端子Ｖ１に接続されたインダクタＬ１１及びＬ１２と、これらインダクタの他端にそれぞれ並列に接続されたＰＮ接合容量ＣＶ１１、ＣＶ１２と結合容量ＣＡＣ３及びＣＡＣ４を介して接続されたＭＯＳ容量ＣＭ１１１〜ＣＭ１１Ｎ及びＣＭ１２１〜ＣＭ１２Ｎ（Ｎは正の整数）で構成される容量バンクＣＭ１と、可変容量ダイオード等の可変容量素子ＣＶ２１及びＣＶ２２と、結合容量ＣＡＣ５及びＣＡＣ６を介して接続されたＭＯＳ容量ＣＭ２１１〜ＣＭ２１Ｎ及びＣＭ２２１〜ＣＭ２２Ｎで構成される容量バンクＣＭ２からなる。ＣＶ２１及びＣＶ２２と、ＣＡＣ５及びＣＡＣ６と、ＣＭ２１１〜ＣＭ２１Ｎ及びＣＭ２２１〜ＣＭ２２Ｎは直列に接続され、ＣＶ１１及びＣＶ１２と、ＣＭ１１１〜ＣＭ１１Ｎ及びＣＭ１２１〜ＣＭ１２Ｎ（Ｎは正の整数）とに対して並列に接続される。端子ＶＢ２に固定のバイアス電圧が与えられ、端子ＶＴＲＭ，ＶＴＲＭ１Ｎに制御電圧が与えられる。
【０１８９】
負性コンダクタンス生成回路１は、エミッタが共通であり定電流源ＩＣＳを介して第２の定電圧端子Ｖ２に接続された差動対のバイポーラトランジスタＱ１、Ｑ２と、一端がトランジスタＱ１のコレクタに接続され他端がトランジスタＱ２のベースに接続された容量ＣＡＣ１と、一端がトランジスタＱ２のコレクタに接続され他端がトランジスタＱ１のベースに接続された容量ＣＡＣ２と、ソースが共通で第１の定電圧端子Ｖ１に接続された差動対のＰＭＯＳトランジスタＰＭ１，ＰＭ２を有する。トランジスタＱ１のコレクタは、トランジスタＰＭ１のドレインに接続され、トランジスタＱ２のコレクタはトランジスタＰＭ２のドレインに接続され、それぞれ共振回路１０に接続される。定電圧端子Ｖ１，Ｖ２から電源が供給される。以上の構成によってＫＶの大きさを制御でき、その結果、ＫＶの変動を抑制することができる。
【０１９０】
図３１の発振器は、図２９のＮＭＯＳトランジスタとＰＭＯＳトランジスタを用いた発振器に比べ、ＮＭＯＳトランジスタに代わってバイポーラトランジスタを用いたことにより、負性コンダクタンス生成回路が生成する負性コンダクタンスを大きくすることができるため、消費電流を小さくすることができる。
【０１９１】
本実施例によれば、ＫＶの変動を抑制し、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【実施例２２】
【０１９２】
図３２に本発明の第２２の実施例になる発振器を示す。本実施例は、図３０に示した第２０の実施例と同様にＬＣ共振回路１０と負性コンダクタンス生成回路１を用いた発振器の一例であるが、ＮＭＯＳトランジスタに代わってバイポーラトランジスタが用いられる。
【０１９３】
本実施例の発振器は、ＬＣ共振回路１０と負性コンダクタンス生成回路１とを含んで構成される。ＬＣ共振回路１０は、一端が定電圧端子Ｖ１に接続されたインダクタＬ１１及びＬ１２と、これらインダクタの他端にそれぞれ並列に接続されたＰＮ接合容量ＣＶ１１、ＣＶ１２と結合容量ＣＡＣ３及びＣＡＣ４を介して接続されたＭＯＳ容量ＣＭ１１１〜ＣＭ１１Ｎ及びＣＭ１２１〜ＣＭ１２Ｎ（Ｎは正の整数）で構成される容量バンクＣＭ１と、インダクタＬ１１，Ｌ１２とそれぞれ相互インダクタンスＭを介して磁気的に結合したインダクタＬ２１及びインダクタＬ２２と、インダクタＬ２１及びインダクタＬ２２の一端にそれぞれ直列に接続されたＰＮ接合容量ＣＶ２１及びＣＶ２２と、インダクタＬ２１及びインダクタＬ２２の他端にそれぞれ直列に接続された結合容量ＣＡＣ５及びＣＡＣ６を介して接続されたＭＯＳ容量ＣＭ２１１〜ＣＭ２１Ｎ及びＣＭ２２１〜ＣＭ２２Ｎで構成される容量バンクＣＭ２からなる。端子ＶＢ２に固定のバイアス電圧が与えられ、端子ＶＴＲＭ，ＶＴＲＭ１Ｎに制御電圧が与えられる。
【０１９４】
負性コンダクタンス生成回路１は、エミッタが共通であり定電流源ＩＣＳを介して第２の定電圧端子Ｖ２に接続された差動対のバイポーラトランジスタＱ１、Ｑ２と、一端がトランジスタＱ１のコレクタに接続され他端がトランジスタＱ２のベースに接続された容量ＣＡＣ１と、一端がトランジスタＱ２のコレクタに接続され他端がトランジスタＱ１のベースに接続された容量ＣＡＣ２と、ソースが共通で第１の定電圧端子Ｖ１に接続された差動対のＰＭＯＳトランジスタＰＭ１，ＰＭ２を有する。トランジスタＱ１のコレクタは、トランジスタＰＭ１のドレインに接続され、トランジスタＱ２のコレクタはトランジスタＰＭ２のドレインに接続され、それぞれ共振回路１０に接続される。定電圧端子Ｖ１，Ｖ２から電源が供給される。
【０１９５】
なお、本実施例の発振器を半導体基板上に構成した半導体装置の構成は、図２６に示した図のとおりである。ただし、インダクタＬ１１、Ｌ１２に電圧端子が接続されないので、図２６の電圧端子Ｖ１は開放で良い。
【０１９６】
以上の構成によって、本実施例の発振器は、ＫＶの大きさを制御できる。
【０１９７】
図３２の発振器は、図３０のＮＭＯＳトランジスタとＰＭＯＳトランジスタを用いた発振器に比べ、ＮＭＯＳトランジスタに代わってバイポーラトランジスタを用いたことにより、負性コンダクタンス生成回路が生成する負性コンダクタンスを大きくすることができるため、消費電流を小さくすることができる。
【０１９８】
本実施例によれば、ＫＶの変動を抑制し、周波数可変範囲の広い、かつ、位相雑音の悪化が少ない発振器を提供することができる。その結果、発振器をチャージポンプ型ＰＬＬ回路で用いた場合に、チャージポンプ電流の増大を抑制でき、ＰＬＬ回路全体の消費電流を低減できる。
【実施例２３】
【０１９９】
図３３に、本発明の第２３の実施例として、第１４〜第２２実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、高速シリアル伝送システムである。同システムは、複数の低速の信号を多重化してシリアルの高速信号を出力する送信機と、送信されたシリアルの高速信号を受信して分離し、分離によって得た複数の低速信号を出力する受信機とから成る。
【０２００】
送信機は、複数の低速信号を入力してシリアルの高速信号を出力する多重化部（ＭＵＸ）と、シリアルの高速信号を増幅して伝送線路２０８を駆動する駆動装置（ＤＲＶ）２０７によって構成される。受信機は、伝送線路２０８を経て送られる高速信号を増幅する増幅器２１２と、高速信号を複数の低速信号に分離して出力する分離化部（ＤＥＭＵＸ）２１５によって構成される。
【０２０１】
多重化部２０２は、端子２０１に入力される複数の低速信号をシリアルの高速信号へ多重化するＭＵＸ（Multiplexer）コア（ＭＵＸ  ＣＲ）２０３と、クロック制御回路（ＣＬＫ  ＣＯＮＴ）２０６と、ＭＵＸコア２０３の基準信号を生成する本発明の発振器２０５で構成される。
【０２０２】
分離化部２１５は、シリアルの高速信号を複数の低速信号に分離して端子２１７に出力するＤＥＭＵＸ（Demultiplexer）コア（ＤＥＭＵＸ  ＣＲ）２１６と、クロック制御回路２１４と、ＤＥＭＵＸコア２１６の基準信号を生成する本発明の発振器２１３とで構成される。
【０２０３】
すなわち、発振器２０５，２１３として、第１４〜第２２実施例のいずれかの発振器を用いることで、発振器２０５，２１３の発振周波数可変範囲を広く、かつ周波数変換利得ＫＶの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、高速シリアル伝送システムの製作コストを低くすることができる。また、ＫＶの変動が小さい発振器であるため、クロック制御回路（ＣＬＫ  ＣＯＮＴ）２０６、２１４と発振器２０５、２１３からなるフェーズ・ロックド・ループ（ＰＬＬ）のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、高速シリアル伝送システムの消費電流を小さくすることができる。
【実施例２４】
【０２０４】
図３４に、第２４の実施例として、第１４〜第２２実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ヘテロダイン形式の無線受信機である。図３４において、アンテナ３０１で受信された受信信号は、増幅回路３０２で増幅されてミキサ３０３に入力される。発振器制御回路（ＳＶＮＣ＿ＣＯＮＴ）３０４によって制御される本発明の発振器３０５が出力する局部発振信号をミキサ３０３の一方の入力信号とすることで、ミキサ３０３の出力において、受信信号の搬送波周波数が下げられ、中間周波数（ＩＦ：Intermediate Frequency）の受信信号が得られる。ＩＦ受信信号は、帯域通過フィルタ３０６により不要周波数成分が減衰されて後、ＩＦ増幅回路３０７で増幅され、復調回路（ＤＥＭＯＤ）３０８にてベースバンド信号として取り出される。ベースバンド信号は外部のベースバンド回路（図示せず）へ送られる。なお、ベースバンド回路から、発振器制御回路３０４へ制御信号が与えられる。
【０２０５】
第１４〜第２２のいずれかの発振器を発振器３０５に用いることで、発振器３０５の発振周波数可変範囲を広く、かつ周波数変換利得ＫＶの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ヘテロダイン形式の無線受信機の製作コストを低くすることができる。また、ＫＶの変動が小さい発振器であるため、発振器制御回路（ＳＶＮＣ＿ＣＯＮＴ）３０４と発振器３０５からなるフェーズ・ロックド・ループ（ＰＬＬ）のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ヘテロダイン形式の無線受信機の消費電流を小さくすることができる。
【実施例２５】
【０２０６】
図３５に、第２５の実施例として、本発明の第１４〜第２２実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ダイレクトコンバーション形式の無線受信機である。アンテナ３０１で受信された受信信号は、増幅回路３０２で増幅され、二個のミキサ３０３ａ，３０３ｂに入力される。発振器制御回路（ＳＶＮＣ＿ＣＯＮＴ）３０４によって制御される本発明の発振器３０５が出力する局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ａ，３０３ｂに入力される。増幅回路３０２で増幅された受信信号は、二個のミキサ３０３ａ，３０３ｂの出力において搬送波周波数が零周波数に下げられ、帯域通過フィルタ３０６ａ，３０６ｂにより不要周波数成分が減衰された後、増幅回路３０７ａ，３０７ｂで増幅される。復調回路３０８によって、二個の増幅回路３０７ａ，３０７ｂの出力信号からベースバンド信号が取り出される。ベースバンド信号は外部のベースバンド回路（図示せず）へ送られる。なお、ベースバンド回路から、発振器制御回路３０４へ制御信号が与えられる。
【０２０７】
発振器３０５に第１４〜第２２実施例のいずれかの発振器を用いることで、発振器３０５の発振周波数可変範囲を広く、かつ周波数変換利得ＫＶの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ダイレクトコンバーション形式の無線受信機の製作コストを低くすることができる。また、ＫＶの変動が小さい発振器であるため、発振器制御回路（ＳＶＮＣ＿ＣＯＮＴ）３０４と発振器３０５からなるフェーズ・ロックド・ループ（ＰＬＬ）のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線受信機の消費電流を小さくすることができる。
【実施例２６】
【０２０８】
図３６に、第２６の実施例として、本発明の第１４〜第２２の実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ダイレクトコンバーション形式の無線送受信機である。３４６は、ＲＦ−ＩＣを示す。受信時、アンテナ３０１で受信され、スイッチ３０９（ＳＷ）を通った受信信号は、帯域通過フィルタ３３０により不要周波数成分を減衰された後、低雑音増幅回路３０２で増幅され、二個のミキサ３０３ａ，３０３ｂに入力される。発振器制御回路３０４によって制御される本発明の発振器３０５が出力するＲＦ（Radio Frequency）局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ａ，３０３ｂに入力される。二個のミキサ３０３ａ，３０３ｂの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ３５１ａ，３５１ｂにより不要周波数成分が減衰された後、自動利得制御増幅回路３１４ａ，３１４ｂで増幅される。自動利得制御増幅回路３１４ａ，３１４ｂの出力は、ベースバンド回路（ＢＢＬＫ）３１６に伝送され、復調回路３０８で受信ベースバンド信号として取り出される。
【０２０９】
送信時、ベースバンド回路３１６が出力する送信ベースバンド信号は、変調回路（ＭＯＤ）３１５によって変調され、９０°位相の異なる２つの信号に分離される。分離された２つの信号は、自動利得制御増幅回路３１４c，３１４dで増幅され、低周波通過フィルタ３５１ｃ，３５１ｄにより不要周波数成分を減衰された後、それぞれミキサ３０３ｃ，３０３ｄに入力される。発振器制御回路３０４によって制御される本発明の発振器３０５が出力するＲＦ（Radio Frequency）局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ｃ，３０３ｄに入力される。二個のミキサ３０３ｃ，３０３ｄの出力は、加算回路３５２で足し合わされてＲＦ直交変調信号となる。ＲＦ直交変調信号は、自動利得制御増幅回路３１４ｅで増幅され、帯域通過フィルタ３３３により不要周波数成分を減衰された後、高出力増幅器３１０で増幅され、スイッチ３０９（ＳＷ）を介してアンテナへ送られ、送信される。
【０２１０】
発振器３０５に第１４〜第２２の実施例のいずれかの発振器を用いることで、発振器の発振周波数可変範囲を広く、かつ周波数変換利得ＫＶの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ダイレクトコンバーション形式の無線送受信機の製作コストを低くすることができる。また、ＫＶの変動が小さい発振器であるため、発振器制御回路（ＳＶＮＣ＿ＣＯＮＴ）３０４と発振器３０５からなるフェーズ・ロックド・ループ（ＰＬＬ）のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【０２１１】
また、発振器３０５には、集積化に適した本発明のＬＣ共振回路が採用されている。従って、図３６において、低雑音増幅回路３０２から自動利得制御増幅回路３１４ａ、３１４ｂに至る受信側、自動利得制御増幅回路３１４ｃ、３１４ｄから自動利得制御増幅回路３１４ｅに至る送信側、並びに発振器制御回路３０４及び発振器３０５による送受信回路は、同一半導体基板に形成した半導体装置即ちＲＦ−ＩＣ（Radio Frequency  Integrated Circuit）として容易に構成することができる。更に、発振器３０５は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、前記ＲＦ−ＩＣは、例えば、複数の周波数帯域を使用する複数の通信方式に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【実施例２７】
【０２１２】
図３７に、第２７の実施例として、本発明の第１４〜第２２の実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ダイレクトコンバーション形式の無線送受信機である。受信時、アンテナ３０１で受信され、スイッチ３０９を通った受信信号は、帯域通過フィルタ３３０により不要周波数成分を減衰された後、低雑音増幅回路３０２で増幅されてから、２個のミキサ３０３ａ，３０３ｂに入力される。発振器制御回路３０４によって制御される本発明の発振器３０５が出力する局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ａ，３０３ｂに入力される。二個のミキサ３０３ａ，３０３ｂの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ３５１ａ，３５１ｂにより不要周波数成分が減衰された後、自動利得制御増幅回路３１４ａ，３１４ｂで増幅される。自動利得制御増幅回路３１４ａ，３１４ｂの出力は、ベースバンド回路（ＢＢＬＫ）３１６に伝送され、復調回路３０８で受信ベースバンド信号として取り出される。
【０２１３】
送信時、送信ベースバンド回路の出力するベースバンド信号は、変調回路３１５を用いて変調され、９０°位相の異なる２つの信号に分離される。分離された２つの信号は、それぞれミキサ３０３ｇ，３０３ｈに入力される。発振器制御回路３０４によって制御される本発明の発振器３１７が出力するＩＦ（Intermediate Frequency）局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ｇ，３０３ｈに入力される。二個のミキサ３０３ｇ，３０３ｈの出力は、加算回路３５２で足し合わされＩＦ直交変調信号となる。ＩＦ直交変調信号は、位相比較器（ＰＤ）３２０でミキサ３３５の出力信号と位相が比較される。位相比較器３２０の出力信号は、ループフィルタ３１９を通して、本発明の送信用発振器３１８の周波数制御端子に入力される。ミキサ３３５には、発振器３１８の出力信号と発振器３０５のＲＦ局部発振信号とが入力され、ミキサ３３５の出力信号が前記のように位相比較器３２０に入力される。その結果、発振器３１８からＲＦ直交変調信号が出力される。ＲＦ直交変調信号は、高出力増幅器３１０で増幅され、帯域通過フィルタ３３４により不要周波数成分が減衰された後、スイッチ３０９を介してアンテナへ送られ、送信される。
【０２１４】
発振器３０５，３１７，３１８として、第１４〜第２２の実施例のいずれかの発振器を用いることで、発振器の発振周波数可変範囲を広く、かつ周波数変換利得ＫＶの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ダイレクトコンバージョン形式の無線送受信機の製作コストを低くすることができる。また、ＫＶの変動が小さい発振器であるため、発振器制御回路（ＳＶＮＣ＿ＣＯＮＴ）３０４と発振器３０５、３１７からなるフェーズ・ロックド・ループ（ＰＬＬ）のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【０２１５】
また、発振器３０５，３１７，３１８には、集積化に適した本発明のＬＣ共振回路が採用されている。従って、図３７において、低雑音増幅回路３０２から自動利得制御増幅回路３１４ａ、３１４ｂに至る受信側、ミキサ３０３ｇ、３０３ｈから発振器３１８に至るループフィルタ３１９を除いた送信側、並びに発振器制御回路３０４及び発振器３０５，３１７，３１８による送受信回路は、同一半導体基板に形成した半導体装置即ちＲＦ−ＩＣとして容易に構成することができる。更に、発振器３０５，３１７，３１８は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、前記ＲＦ−ＩＣは、例えば、複数の周波数帯域を使用する複数の通信規格に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【実施例２８】
【０２１６】
図３８に、第２８の実施例として、本発明の第１４〜第２２の実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、ヘテロダイン形式の無線送受信機である。受信時、アンテナ３０１で受信され、スイッチ３０９（ＳＷ）を通った受信信号は、帯域通過フィルタ３３０により不要周波数成分を減衰された後、低雑音増幅回路３０２で増幅され、ミキサ３０３ｉに入力される。発振器制御回路３０４によって制御される本発明の発振器３０５が出力するＲＦ（Radio Frequency）局部発振信号はミキサ３０３ｉに入力される。ミキサ３０３ｉの出力において受信信号の搬送波周波数が下げられ、中間周波数の受信信号が得られる。ミキサ３０３ｉの出力信号は、帯域通過フィルタ３３５により不要周波数成分を減衰され、自動利得制御増幅回路３１４で増幅された後２個のミキサ３０３ｅ、３０３ｆに入力される。発振器制御回路３０４によって制御される本発明の発振器３１７が出力するＩＦ局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ｅ、３０３ｆに入力される。２個のミキサ３０３ｅ、３０３ｆの出力は、ベースバンド回路（ＢＢＬＫ）３１６に伝送され、復調回路３０８で受信ベースバンド信号として取り出される。
【０２１７】
送信時、ベースバンド回路３１６が出力する送信ベースバンド信号は、変調回路（ＭＯＤ）３１５によって変調され、９０°位相の異なる２つの信号に分離される。分離された２つの信号は、それぞれミキサ３０３ｇ，３０３ｈに入力される。発振器制御回路３０４によって制御される本発明の発振器３１７が出力するＩＦ局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ｇ，３０３ｈに入力される。二個のミキサ３０３ｇ，３０３ｈの出力は、加算回路３５２で足し合わされてＩＦ直交変調信号となる。ＩＦ直交変調信号は、自動利得制御増幅回路３１４ｃで増幅され、帯域通過フィルタ３３６により不要周波数成分を減衰された後、ミキサ３０３ｊに入力される。発振器制御回路３０４によって制御される本発明の発振器３０５が出力するＲＦ局部発振信号は、ミキサ３０３ｊに入力される。ミキサ３０３ｊの出力は自動利得制御増幅回路３１４ｅで増幅され、帯域通過フィルタ３３３で不要周波数成分が減衰された後、高出力増幅器３１０で増幅され、スイッチ３０９（ＳＷ）を介してアンテナへ送られ、送信される。
【０２１８】
発振器３０５、３１７に第１４〜第２２の実施例のいずれかの発振器を用いることで、発振器の発振周波数可変範囲を広く、かつ周波数変換利得ＫＶの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、また、複数のアプリケーションや通信方式に対応可能になるため、ヘテロダイン形式の無線送受信機の製作コストを低くすることができる。また、ＫＶの変動が小さい発振器であるため、発振器制御回路（ＳＶＮＣ＿ＣＯＮＴ）３０４と発振器３０５、３１７からなるフェーズ・ロックド・ループ（ＰＬＬ）のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【０２１９】
また、発振器３０５，３１７には、集積化に適した本発明のＬＣ共振回路が採用されている。従って、図３８において、低雑音増幅回路３０２からミキサ３０３ｅ、３０３ｆに至り帯域通過フィルタ３３５を除く受信側、ミキサ３０３ｇ、３０３ｈから自動利得制御増幅回路３１４ｅに至り帯域通過フィルタ３３６を除く送信側、並びに発振器制御回路３０４及び発振器３０５、３１７による送受信回路は、同一半導体基板に形成した半導体装置即ちＲＦ−ＩＣ（Radio Frequency  Integrated Circuit）として容易に構成することができる。更に、発振器３０５、３１７は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、前記ＲＦ−ＩＣは、例えば、複数の周波数帯域を使用する複数の通信方式に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【実施例２９】
【０２２０】
図３９に、第２９の実施例として、本発明の第１４〜第２２の実施例のいずれかの発振器を含んで成る情報機器を示す。本実施例の情報機器は、パルスレーダ形式の無線レーダ送受信機である。送信時、本発明の発振器３１８の出力信号は、鋸歯状波発生器（ＳＬＷＧ）３２４の出力により開閉するオン／オフ変調器（ＯＮ／ＯＦＦ  ＭＯＤ）３２１で変調され、スイッチ３０９を介してアンテナ３０１から送信される。
【０２２１】
受信時、アンテナ３０１で受信され、スイッチ３０９を通った受信信号は、低雑音増幅回路３０２で増幅され、検波器（ＷＤＴ）３２２で検波される。検波された信号は、ビデオ増幅器３２３で増幅され、表示装置（ＭＮＴ）３２５の画面に表示される。
【０２２２】
発振器３２６に第１４〜第２２の実施例のいずれかの発振器を用いることで、発振器の発振周波数可変範囲を広く、かつ周波数変換利得ＫＶの変動を小さくすることができる。そのため、許容できる素子ばらつきの範囲が広がるため歩留りが向上し、パルスレーダ形式の無線レーダ送受信機の製作コストを低くすることができる。また、ＫＶの変動が小さい発振器であるため、発振器制御回路（ＳＶＮＣ＿ＣＯＮＴ）３０４と発振器３１８からなるフェーズ・ロックド・ループ（ＰＬＬ）のループ利得の変動が小さくなり、ループ利得変動の補償に必要な回路の消費電流を小さくでき、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【実施例３０】
【０２２３】
図４０を用いて、本発明の第３０実施例になる発振器を説明する。本実施例の発振器は、ＬＣ共振回路１０と負性コンダクタンス生成回路１で構成される。ＬＣ共振回路１０は、第１〜第１３の実施例に記載したいずれかのＬＣ共振回路で構成される。
【０２２４】
本実施例では、発振周波数は、ＬＣ共振回路１０の共振周波数でほぼ定められる。また、負性コンダクタンス生成回路１により、ＬＣ共振回路１０の有する寄生抵抗成分に起因するエネルギー損失が補填され、これにより発振器の出力信号の電力がほぼ定められ、当該負性コンダクタンス発生回路1の発生する負性コンダクタンスに基づいて発振の安定性がほぼ定められる。これらの動作により、発振器は発振出力を得る。ＬＣ共振回路１０に第１〜第１２の実施例に記載したいずれかのＬＣ共振回路を用いることにより、ＫＶの変動を抑制することが可能である。
【実施例３１】
【０２２５】
図４１を用いて、本発明の第３１実施例になる発振器を説明する。本実施例の発振器は、良く知られているコルピッツ発振器として構成される。本実施例は、Ｌ１、Ｃ１１、Ｃ１２からなるＬＣ共振回路１０が、第１〜第１３の実施例に記載したいずれかのＬＣ共振回路を含んで構成される。すなわち、コレクタが第１の定電圧端子Ｖ１に接続されエミッタが定電流源Ｉ１１を介して第２の定電圧端子Ｖ２に接続されたバイポーラトランジスタＱ３と、一端がトランジスタＱ３のベースに接続され他端がトランジスタＱ３のエミッタに接続された容量Ｃ１１と、一端がトランジスタＱ３のエミッタに接続され他端が第２の定電圧端子Ｖ２に接続された容量Ｃ１２と、一端がトランジスタＱ３のベースに接続され他端が第１の定電圧端子Ｖ１に接続されたインダクタＬ１とを含んで成る。
【０２２６】
Ｌ１、Ｃ１１、Ｃ１２からなるＬＣ共振回路１０が、第１〜第１３の実施例に記載したいずれかのＬＣ共振回路を含んで構成されるため、容量バンクの容量値によるＫＶの変動を抑制する、またはＫＶを容量バンクの容量値によらず一定とすることができる。
【０２２７】
本実施例では、発振周波数は、インダクタＬ１と、容量Ｃ１１及び容量Ｃ１２の直列接続による容量とによる共振回路の共振周波数でほぼ定められる。また、負性コンダクタンス生成回路１がこの共振回路に対するトランジスタの作用によって形成される。
【０２２８】
本実施例の発振器は単相であるため、消費電流が小さくて済む利点がある。
【実施例３２】
【０２２９】
図４２に、本発明の第３２実施例になる発振器を示す。本実施例の発振器は、良く知られている差動型コルピッツ発振器として構成される。本実施例は、差動型の一方が、コレクタが第１の定電圧端子Ｖ１に接続されエミッタが第１の定電流源Ｉ２１を介して第２の定電圧端子Ｖ２に接続されたバイポーラトランジスタＱ３１と、一端がＱ１１のベースに接続され他端がトランジスタＱ３１のエミッタに接続された容量Ｃ２１と、一端がトランジスタＱ３１のエミッタに接続され他端がトランジスタＱ３１の第２の定電圧端子Ｖ２に接続された容量Ｃ２２と、インダクタＬ１１とを含んで成る。
【０２３０】
差動型の他方が、コレクタが第１の定電圧端子Ｖ１に接続されエミッタが第２の定電流源Ｉ２２を介して第２の定電圧端子Ｖ２に接続された、トランジスタＱ３１とサイズの等しいバイポーラトランジスタＱ３２と、一端がトランジスタＱ３２のベースに接続され他端がトランジスタＱ３２のエミッタに接続された容量Ｃ２１と容量値の等しい容量Ｃ３１と、一端がトランジスタＱ３２のエミッタに接続され他端が第２の定電圧端子Ｖ２に接続された、容量Ｃ２２と容量値の等しい容量Ｃ３２と、トランジスタＱ３２のベースに接続されたインダクタンスがＬ１１と等しいインダクタＬ１２とを含んで成る。
【０２３１】
一端がそれぞれトランジスタＱ３１，Ｑ３２のベースに接続されたインダクタＬ１１，Ｌ１２の他端は共通に接続され、その共通点が抵抗ＲＢ１を介して固定のバイアス電圧を入力する端子ＶＢ４に接続される。
【０２３２】
Ｌ１１、Ｃ１１、Ｃ１２からなるＬＣ共振回路１１と、Ｌ１２、Ｃ２１、Ｃ２２からなるＬＣ共振回路１２が、第１〜第１３の実施例に記載したいずれかのＬＣ共振回路を含んで構成される。そのため、容量バンクの容量値によるＫＶの変動を抑制する、またはＫＶを容量バンクの容量値によらず一定とすることができる。図４２の発振器は、差動型であるため、図４１の単相型コルピッツ発振器と比べて消費電流は大きくなるが、電源電圧に対して安定な発振周波数を得ることができる。
【実施例３３】
【０２３３】
図４３に、本発明の第３３実施例になる発振器を示す。本実施例は、図４１に示した第３１実施例と同様にコルピッツ発振器の一例であるが、バイポーラトランジスタに代わってＭＯＳトランジスタが用いられる。本実施例は、ドレインが第１の定電圧端子Ｖ１に接続され、ソースが定電流源Ｉ１１を介して第２の定電圧端子Ｖ２に接続されたＮＭＯＳトランジスタＮＭ３と、一端がトランジスタＮＭ３のゲートに接続され他端がトランジスタＮＭ３のソースに接続された容量Ｃ１１と、一端がトランジスタＮＭ３のソースに接続され他端が第２の定電圧端子Ｖ２に接続された容量Ｃ１２と、一端がトランジスタＮＭ３のゲートに接続され他端が第１の定電圧端子Ｖ１に接続されたインダクタＬ１とを含んで成る。
【０２３４】
Ｌ１、Ｃ１１、Ｃ１２からなるＬＣ共振回路が、第１〜第１３の実施例に記載したいずれかのＬＣ共振回路を含んで構成される。そのため、容量バンクの容量値によるＫＶの変動を抑制する、またはＫＶを容量バンクの容量値によらず一定とすることができる。
【０２３５】
本実施例では、発振周波数は、インダクタＬ１と、容量Ｃ１１及び容量Ｃ１２の直列接続による容量とによる共振回路の共振周波数でほぼ定められる。また、負性コンダクタンス生成回路１がこの共振回路に対するトランジスタの作用によって形成される。図９の発振器は単相であるため消費電流が小さくて済む利点がある。また、図５のバイポーラトランジスタを用いた発振器に比べ、ＭＯＳトランジスタを用いたことにより、例えば図５の発振器の動作に必要な電源電圧が３Ｖであったのに対し、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが、０．４Ｖの場合には、電源電圧を約２．５Ｖまで低減することができる。
【実施例３４】
【０２３６】
図４４に、本発明の第３４実施例になる発振器を示す。本実施例は、図４２に示した第３２実施例と同様に差動型コルピッツ発振器の一例であるが、バイポーラトランジスタに代わってＭＯＳトランジスタが用いられる。本実施例は、差動型の一方が、ドレインが第１の定電圧端子Ｖ１に接続されソースが第１の定電流源Ｉ２１を介して第２の定電圧端子Ｖ２に接続されたＮＭＯＳトランジスタＮＭ３１と、一端がトランジスタＮＭ３１のゲートに接続され他端がトランジスタＮＭ３１のソースに接続された容量Ｃ２１と、一端がトランジスタＮＭ３１のソースに接続され他端がＮＭ３１の第２の定電圧端子Ｖ２に接続された容量Ｃ２２と、トランジスタＮＭ３１のゲートに接続されたインダクタＬ１１とを含んで成る。
【０２３７】
差動型の他方が、ドレインが第１の定電圧端子Ｖ１に接続されソースが第２の定電流源Ｉ２２を介して第２の定電圧端子Ｖ２に接続された、トランジスタＮＭ３１とサイズの等しいＮＭＯＳトランジスタＮＭ３２と、一端がトランジスタＮＭ３２のゲートに接続され他端がトランジスタＮＭ３２のソースに接続された、容量Ｃ２１と容量値の等しい容量Ｃ３１と、一端がトランジスタＮＭ３２のソースに接続され他端が第２の定電圧端子Ｖ２に接続された容量Ｃ２２と容量値の等しい容量Ｃ３２と、トランジスタＮＭ３２のベースに接続されたインダクタＬ１２とを含んで成る。一端がそれぞれトランジスタＮＭ３１，ＮＭ３２のゲートに接続されたインダクタＬ１１，Ｌ１２の他端は共通に接続され、その共通点が抵抗ＲＢ１を介して固定のバイアス電圧を入力する端子ＶＢ４に接続される。
【０２３８】
Ｌ１１、Ｃ１１、Ｃ１２からなるＬＣ共振回路１１と、Ｌ１２、Ｃ２１、Ｃ２２からなるＬＣ共振回路１２が、第１〜第１３の実施例に記載したいずれかのＬＣ共振回路を含んで構成される。そのため、容量バンクの容量値によるＫＶの変動を抑制する、またはＫＶを容量バンクの容量値によらず一定とすることができる。図４４の発振器は、差動型であるため、図４３の単相型コルピッツ発振器と比べて消費電流は大きくなるが、電源電圧に対して安定な発振周波数を得ることができる。また、図４２のバイポーラトランジスタを用いた発振器に比べ、ＭＯＳトランジスタを用いたことにより、例えば図４２の発振器の動作に必要な電源電圧が３Ｖであったのに対し、ＭＯＳトランジスタのしきい値電圧Ｖｔｈが０．４Ｖの場合には、電源電圧を約２．５Ｖまで低減することができる。
【実施例３５】
【０２３９】
なお、第１４〜第３４の実施例によって得られる本発明の効果は、その要素回路にバイポーラトランジスタを用いた場合とＭＯＳトランジスタを用いた場合のみに発生するものではなく、電界効果トランジスタ、ヘテロ接合バイポーラトランジスタ、高電子移動度トランジスタに置き換えても同様の効果が得られること、そしてデバイスのＰ型半導体とＮ型半導体を入れ替えても同様の効果が得られることは言うまでもない。
【０２４０】
以上説明した本発明の代表的なものの一例を、以下に述べる。
【０２４１】
本発明のＬＣ共振回路は、第１の制御信号により容量値が大小に変化する複数の並列接続された可変容量からなる第１の容量バンクと、第２の制御信号により容量値が変化する可変容量である第１の微調容量と、からなる並列容量と、第３の制御信号により容量値が大小に変化する複数の並列接続された可変容量からなる第２の容量バンクと、前記第２の制御信号により容量値が変化する可変容量である第２の微調容量と、からなる直列容量と、インダクタを有し、前記第２の容量バンクの容量値を制御することで共振周波数の第２の制御信号に対する変化率を制御する。損失の少ない容量素子を用いて共振周波数の変化率を制御可能になるため、従来に比べて高いクオリティファクタを得ることができる。なお、容量素子は、半導体装置において得やすく、実用性が高い。
【０２４２】
本発明の発振器は、インダクタと容量とからなるＬＣ共振回路と、前記ＬＣ共振回路に接続された、負性コンダクタンスを発生する負性コンダクタンス発生回路とを具備し、前記共振回路の共振周波数でほぼ定まる周波数の信号を出力する発振器であって、前記ＬＣ共振回路は、前記の本発明のＬＣ共振回路である。クオリティファクタが高い本発明のＬＣ共振回路を用いることによって、周波数変換利得の変動が小さく、位相雑音が低い発振器を得ることができる。
【０２４３】
本発明の半導体装置は、前記発振器が基板上に形成された半導体装置であって、ＬＣ共振回路のインダクタは、相互インダクタンスを介して前記第１の可変容量と前記第２の可変容量とを磁気的に結合する一対のインダクタを有して成り、前記一対のインダクタは第１のインダクタと第２のインダクタから成り、前記第１のインダクタは、前記基板上に形成した絶縁層の中に中点が電圧端子に接続された１巻きのインダクタで構成され、前記一対のインダクタは前記絶縁層の中に１巻きのインダクタで構成されて成り、前記一対のインダクタの内側と外側に前記第２のインダクタが隣接して配置され、両インダクタに交流電流を通電することにより誘起される交流磁束が鎖交し相互インダクタンスＭが働くように構成される。
【０２４４】
本発明の情報機器は、アンテナによって受信された受信信号を増幅する低雑音増幅器と、前記低雑音増幅器の出力信号の周波数を変換するミキサと、周波数変換のための局部発振信号を生成して前記ミキサに出力する発振器と、前記ミキサの出力信号から受信のベースバンド信号を取り出す復調回路と、送信するベースバンド信号を変調して互いに直交する２個の信号を出力する変調器と、前記変調器が出力する直交する２個の信号を、前記発振器が出力する前記局部発振信号を用いて直交変調信号を出力する直交変調器と、前記直交変調信号を増幅する電力増幅器と、受信時に前記アンテナからの前記受信信号を前記低雑音増幅器に供給し、送信時に前記電力増幅器が出力する前記直交変調信号を前記アンテナに供給するスイッチを具備して成り、前記発振器は、前記の本発明のＬＣ共振回路を用いた本発明の発振器である。本発明の情報機器は、位相雑音が低く、しかも周波数変換利得の小さい、かつ周波数可変範囲が広い発振器を用いることにより、複数の通信方式や、アプリケーションに対応可能となる。
【０２４５】
＜第２の技術の発明を実施するための最良の形態＞
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一又は類似の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【０２４６】
以下、本発明の電圧制御発振器（以下、単に発振器という）並びにそれを用いた情報機器を図面に示した幾つかの実施の形態を参照して更に詳細に説明する。以下において、第１〜第１２の実施の形態は本発明の発振器の技術（発振周波数に応じた負性コンダクタンスの制御）、第１３〜第２４は本発明の発振器の別の技術（発振周波数に応じた共振回路の実効的なインピーダンスの制御）、第２５〜第３１は本発明の発振器を用いた情報機器の技術である。
【０２４７】
（第１の実施の形態）
図４９を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第１の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路（ＮＧＧ）１１と共振回路（ＲＥＳ）２１を含んで構成される。負性コンダクタンス生成回路１１は、発振するために必要な利得を生成する利得生成回路に含まれ、交流電圧に対する負性の電流利得、すなわち負性コンダクタンスを生成する回路である。共振回路２１は、周波数制御信号群により共振周波数を変化させることができる回路である。
【０２４８】
共振回路２１は、１つ以上の共振周波数を制御可能な周波数制御端子からなる周波数制御端子群ｆＣＯＮＴを備え、ｆＣＯＮＴに入力される制御信号により発振周波数を可変できる。負性コンダクタンス生成回路１１は、負性コンダクタンスを制御するための１つ以上の負性コンダクタンス制御端子からなる負性コンダクタンス制御端子群ＧＣＯＮＴを備え、ＧＣＯＮＴに入力される制御信号により、負性コンダクタンス生成回路１１が生成する負性コンダクタンスを可変できる。
【０２４９】
図４９の構成をとることで、周波数変化による出力端子ＯＵＴの発振振幅の変動を抑制することができ、広帯域で低位相雑音特性を示す発振器を実現できる。
【０２５０】
（第２の実施の形態）
図５０を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第２の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路１１と共振回路２１と信号処理回路（ＬＯＧ）３１を含んで構成される。共振回路２１は、１つ以上の共振周波数を段階的に制御可能な周波数制御端子からなる周波数粗調整端子群ｆＣＯＡＲＳＥと共振周波数を連続的に制御可能な周波数微調整端子ｆＦＩＮＥを備え、ｆＣＯＡＲＳＥに入力される制御信号群により発振周波数を段階的に可変でき、ｆＦＩＮＥに入力される制御信号により発振周波数を連続的に可変できる。負性コンダクタンス生成回路１１は、負性コンダクタンスを制御するための１つ以上の負性コンダクタンス制御端子からなる負性コンダクタンス制御端子群ＧＣＯＮＴを備え、ＧＣＯＮＴに入力される制御信号により、負性コンダクタンス生成回路１１が生成する負性コンダクタンスを可変できる。信号処理回路３１には、ｆＣＯＡＲＳＥに入力される制御信号群の１つ以上の信号群が入力され、１つ以上の負性コンダクタンスを制御するための信号群に変換して出力する。信号処理回路３１の出力信号は、ＧＣＯＮＴに入力され、負性コンダクタンス生成回路１１の負性コンダクタンスが制御される。
【０２５１】
図５０の構成をとることで、発振周波数の段階的な変化に応じて負性コンダクタンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。図５０の構成は、周波数制御信号を処理して自動的に周波数に連動して負性コンダクタンスを制御できることから、図４９に比べて制御端子を削減できる。
【０２５２】
（第３の実施の形態）
図５１を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第３の実施の形態を説明する。本実施の形態の発振器は、第２の実施の形態における共振回路２１が、インダクタＬ１とＬ２の直列回路と、周波数粗調整端子群ｆＣＯＡＲＳＥに入力される制御信号群によって共振周波数を段階的に制御できる容量バンクＣＢ１，ＣＢ２と、周波数微調整端子ｆＦＩＮＥに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量ＣＶ１，ＣＶ２の並列回路で構成される。
【０２５３】
図５１の構成をとることで、容量バンクを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて負性コンダクタンス生成回路１１が生成する負性コンダクタンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。また、共振回路２１をインダクタと容量で構成することにより、共振回路２１を負性コンダクタンス生成回路１１と同一基板上に集積化することが可能になる。
【０２５４】
（第４の実施の形態）
図５２を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第４の実施の形態を説明する。本実施の形態の発振器は、第２の実施の形態における共振回路２１が、周波数粗調整端子群ｆＣＯＡＲＳＥに入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタＬＶ１とＬＶ２の直列回路と、周波数微調整端子ｆＦＩＮＥに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量ＣＶ１，ＣＶ２の並列回路で構成される。
【０２５５】
図５２の構成をとることで、可変インダクタを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて負性コンダクタンス生成回路１１が生成する負性コンダクタンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。また、共振回路２１をインダクタと容量で構成することにより、共振回路２１を負性コンダクタンス生成回路１１と同一基板上に集積化することが可能になる。
【０２５６】
（第５の実施の形態）
図５３を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第５の実施の形態を説明する。本実施の形態の発振器は、第２の実施の形態における共振回路２１が、周波数粗調整端子群ｆＣＯＡＲＳＥ２に入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタＬＶ１とＬＶ２の直列回路と、周波数粗調整端子群ｆＣＯＡＲＳＥ１に入力される制御信号群によって容量値を段階的に制御できる容量バンクＣＢ１，ＣＢ２と、周波数微調整端子ｆＦＩＮＥに入力される制御信号によって容量値を連続的に制御可能な周波数微調整用容量ＣＶ１，ＣＶ２の並列回路で構成される。
【０２５７】
図５３の構成をとることで、可変インダクタと容量バンクを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて負性コンダクタンス生成回路１１が生成する負性コンダクタンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。本実施の形態では、容量バンクと可変インダクタを併用することで、第３および第４の実施の形態に比べて周波数可変範囲を拡大することができる。また、共振回路２１をインダクタと容量で構成することにより、共振回路２１を負性コンダクタンス生成回路１１と同一基板上に集積化することが可能になる。
【０２５８】
（第６の実施の形態）
図５４を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第６の実施の形態を説明する。本実施の形態の発振器は、第２〜第５の実施の形態における負性コンダクタンス生成回路１１が、ＰＭＯＳトランジスタＰＭ１とＰＭ２がクロスカップルした可変負性コンダクタンス生成部ＮＧＰＭ１と、バイポーラ・ジャンクション・トランジスタ（ＢＪＴ）のＮＰＮトランジスタＱ１とＱ２が容量結合用容量Ｃ１，Ｃ２を介してクロスカップルした負性コンダクタンス生成部ＮＧＢ１の並列回路と、電流源回路の電流源ＣＳ１で構成され、ＮＧＰＭ１の生成する負性コンダクタンスを制御するための負性コンダクタンス制御端子群ＧＣＯＮＴを備えている。
【０２５９】
負性コンダクタンス生成回路１１において、ＰＭＯＳトランジスタＰＭ１とＰＭ２はソース電極が共通化されて電圧端子Ｖ１に接続され、ＰＭＯＳトランジスタＰＭ１のドレイン電極はＰＭＯＳトランジスタＰＭ２のゲート電極に接続され、ＰＭＯＳトランジスタＰＭ２のドレイン電極はＰＭＯＳトランジスタＰＭ１のゲート電極に接続されている。ＮＰＮトランジスタＱ１とＱ２はエミッタ電極が共通化されて電流源ＣＳ１を介して電圧端子Ｖ２に接続され、ＮＰＮトランジスタＱ１のコレクタ電極は容量Ｃ１を介してＮＰＮトランジスタＱ２のベース電極に接続され、ＮＰＮトランジスタＱ２のコレクタ電極は容量Ｃ２を介してＮＰＮトランジスタＱ１のベース電極に接続されている。ＰＭＯＳトランジスタＰＭ１のドレイン電極はＮＰＮトランジスタＱ１のコレクタ電極に接続されるとともに共振回路２１の電極（出力端子ＯＵＴＮ側）に接続され、ＰＭＯＳトランジスタＰＭ２のドレイン電極はＮＰＮトランジスタＱ２のコレクタ電極に接続されるとともに共振回路２１の電極（出力端子ＯＵＴＰ側）に接続されている。
【０２６０】
図５４の構成をとることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路１１が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【０２６１】
（第７の実施の形態）
図５５を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第７の実施の形態を説明する。本実施の形態の発振器は、第６の実施の形態における負性コンダクタンス生成回路１１の可変負性コンダクタンス生成部ＮＧＰＭ１が、ＰＭ１とＰＭ２以外に、２×Ｋ個の負性コンダクタンス制御用ＰＭＯＳトランジスタＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋと、それぞれの負性コンダクタンス制御用ＰＭＯＳトランジスタのゲートバイアスをＯＮ／ＯＦＦするためのスイッチＳＷ１１１〜ＳＷ１１Ｋ，ＳＷ１２１〜ＳＷ１２Ｋ，ＳＷ２１１〜ＳＷ２１Ｋ，ＳＷ２２１〜ＳＷ２２Ｋを備えている。
【０２６２】
可変負性コンダクタンス生成部ＮＧＰＭ１において、ＰＭＯＳトランジスタＰＭ１のドレイン電極とソース電極との間に負性コンダクタンス制御用ＰＭＯＳトランジスタＰＭＳ１１〜ＰＭＳ１Ｋが接続され、負性コンダクタンス制御用ＰＭＯＳトランジスタＰＭＳ１１〜ＰＭＳ１Ｋのゲート電極とドレイン電極の間にスイッチＳＷ１１１〜ＳＷ１１Ｋが接続され、ゲート電極とソース電極の間にスイッチＳＷ１２１〜ＳＷ１２Ｋが接続されている。ＰＭＯＳトランジスタＰＭ２のドレイン電極とソース電極との間に負性コンダクタンス制御用ＰＭＯＳトランジスタＰＭＳ２１〜ＰＭＳ２Ｋが接続され、負性コンダクタンス制御用ＰＭＯＳトランジスタＰＭＳ２１〜ＰＭＳ２Ｋのゲート電極とドレイン電極の間にスイッチＳＷ２１１〜ＳＷ２１Ｋが接続され、ゲート電極とソース電極の間にスイッチＳＷ２２１〜ＳＷ２２Ｋが接続されている。各スイッチＳＷ１１１〜ＳＷ１１Ｋ，ＳＷ１２１〜ＳＷ１２Ｋ，ＳＷ２１１〜ＳＷ２１Ｋ，ＳＷ２２１〜ＳＷ２２Ｋは、負性コンダクタンス制御端子群ＧＣＯＮＴに入力される各制御信号により開閉される。
【０２６３】
本実施の形態の動作を説明する。ＳＷ１２１〜ＳＷ１２Ｋ，ＳＷ２２１〜ＳＷ２２Ｋを開いてＳＷ１１１〜ＳＷ１１Ｋ，ＳＷ２１１〜ＳＷ２１Ｋを閉じると、ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋのゲート電圧は、それぞれＰＭ２，ＰＭ１のゲート電圧にバイアスされてＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋに交流電流が通電する。その結果、ＰＭ１とＰＭ２に通電する交流電流の振幅が減少する。ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋは、クロスカップルされておらず負性コンダクタンスを生成しないため、ＰＭ１とＰＭ２に通電する交流電流振幅が減少することにより負性コンダクタンスが減少する。逆に、ＳＷ２１１〜ＳＷ２１Ｋ，ＳＷ２２１〜ＳＷ２２Ｋを閉じてＳＷ１１１〜ＳＷ１１Ｋ，ＳＷ１２１〜ＳＷ１２Ｋを開くと、ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋのゲート電圧はソース電圧に等しくなるため、ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋに交流電流は通電しない。その結果、ＰＭ１とＰＭ２に通電する交流電流振幅が増大し、ＰＭ１，ＰＭ２が生成する負性コンダクタンスが増大する。スイッチを開閉することでＰＭ１，ＰＭ２に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【０２６４】
また、図５５において、ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋのゲート長をＰＭ１，ＰＭ２と等しくすることで、ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２ＫとＰＭ１，ＰＭ２に通電する交流電流値の比率をゲート幅の比で決定でき、好適である。また、ＰＭＳ１１〜ＰＭＳ１Ｋ並びにＰＭＳ２１〜ＰＭＳ２Ｋのゲート幅を、それぞれＷ１〜Ｗ１×２Ｋとすることで、２Ｋ通りの負性コンダクタンスを生成でき、好適である。
【０２６５】
図５５の構成をとることで、発振周波数が高くなるにしたがって負性コンダクタンス生成回路１１が生成する負性コンダクタンスを減少させることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路１１が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【０２６６】
（第８の実施の形態）
図５６を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第８の実施の形態を説明する。本実施の形態の発振器は、第７の実施の形態におけるスイッチＳＷ１１１〜ＳＷ１１Ｋ，ＳＷ１２１〜ＳＷ１２Ｋ，ＳＷ２１１〜ＳＷ２１Ｋ，ＳＷ２２１〜ＳＷ２２Ｋが、それぞれＰＭＯＳトランジスタＳＷＰＭ１１１〜ＳＷＰＭ１１Ｋ，ＳＷＰＭ１２１〜ＳＷＰＭ１２Ｋ，ＳＷＰＭ２１１〜ＳＷＰＭ２１Ｋ，ＳＷＰＭ２２１〜ＳＷＰＭ２２Ｋで構成される。ＳＷＰＭ２１１〜ＳＷＰＭ２１Ｋ，ＳＷＰＭ２２１〜ＳＷＰＭ２２Ｋのゲートには、それぞれＳＷＰＭ１１１〜ＳＷＰＭ１１Ｋ，ＳＷＰＭ２１１〜ＳＷＰＭ２１Ｋのゲートに入力される電圧信号が、インバータを介して入力される。
【０２６７】
ＳＷＰＭ１１１〜ＳＷＰＭ１１Ｋ，ＳＷＰＭ２１１〜ＳＷＰＭ２１Ｋのゲートにロー（Ｌｏｗ）レベルの電圧信号が入力されると、ＳＷＰＭ１１１〜ＳＷＰＭ１１Ｋ，ＳＷＰＭ２１１〜ＳＷＰＭ２１Ｋはオンして、ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋのゲート電圧は、それぞれＰＭ２，ＰＭ１のゲート電圧にバイアスされてＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋに交流電流が通電する。その結果、ＰＭ１とＰＭ２に通電する電流が減少する。ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋは、クロスカップルされていないため負性コンダクタンスを生成しないため、ＰＭ１とＰＭ２に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、ＳＷＰＭ１１１〜ＳＷＰＭ１１Ｋ，ＳＷＰＭ２１１〜ＳＷＰＭ２１Ｋのゲートにハイ（Ｈｉｇｈ）レベルの電圧信号が入力されると、ＳＷＰＭ１１１〜ＳＷＰＭ１１Ｋ，ＳＷＰＭ２１１〜ＳＷＰＭ２１Ｋはオフして、ＳＷＰＭ１２１〜ＳＷＰＭ１２Ｋ，ＳＷＰＭ２２１〜ＳＷＰＭ２２Ｋがオンするため、ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋのゲート電圧はソース電圧に等しくなり、ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋに交流電流は通電しない。その結果、ＰＭ１とＰＭ２に通電する電流が増大し、ＰＭ１，ＰＭ２が生成する負性コンダクタンスが増大する。スイッチ用ＰＭＯＳトランジスタをオン／オフすることでＰＭ１，ＰＭ２に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【０２６８】
図５６において、ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋのゲート長をＰＭ１，ＰＭ２と等しくすることで、ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２ＫとＰＭ１，ＰＭ２に通電する交流電流値の比率をゲート幅の比で決定でき、好適である。また、ＰＭＳ１１〜ＰＭＳ１Ｋ並びにＰＭＳ２１〜ＰＭＳ２Ｋのゲート幅を、それぞれＷ１〜Ｗ１×２Ｋとすることで、２Ｋ通りの負性コンダクタンスを生成でき、好適である。
【０２６９】
図５６の構成をとることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路１１が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてＰＭＯＳトランジスタを用いることで、発振器と同一基板上に集積化することが可能になる。
【０２７０】
（第９の実施の形態）
図５７を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第９の実施の形態を説明する。本実施の形態の発振器は、第６の実施の形態における負性コンダクタンス生成回路１１の可変負性コンダクタンス生成部ＮＧＰＭ１が、ＰＭ１とＰＭ２以外に、２×Ｋ個の負性コンダクタンス制御用ダイオードＤ１１〜Ｄ１Ｋ，Ｄ２１〜Ｄ２Ｋと、それぞれの負性コンダクタンス制御用ダイオードをＯＮ／ＯＦＦするためのスイッチＳＷ３１１〜ＳＷ３１Ｋ，ＳＷ４１１〜ＳＷ４１Ｋを備えている。
【０２７１】
可変負性コンダクタンス生成部ＮＧＰＭ１において、ＰＭＯＳトランジスタＰＭ１のドレイン電極とソース電極との間に負性コンダクタンス制御用ダイオードＤ１１〜Ｄ１ＫとスイッチＳＷＰ３１１〜ＳＷＰ３１Ｋの直列回路が並列に接続されている。ＰＭＯＳトランジスタＰＭ２のドレイン電極とソース電極との間に負性コンダクタンス制御用ダイオードＤ２１〜Ｄ２ＫとスイッチＳＷ４１１〜ＳＷ４１Ｋの直列回路が並列に接続されている。各スイッチＳＷＰ３１１〜ＳＷＰ３１Ｋ，ＳＷ４１１〜ＳＷ４１Ｋは、負性コンダクタンス制御端子群ＧＣＯＮＴに入力される各制御信号により開閉される。
【０２７２】
本実施の形態の動作を説明する。ＳＷ３１１〜ＳＷ３１Ｋ，ＳＷ４１１〜ＳＷ４１Ｋを閉じると、Ｄ１１〜Ｄ１Ｋ，Ｄ２１〜Ｄ２Ｋのカソード電圧は、それぞれＰＭ２，ＰＭ１のゲート電圧にバイアスされてＤ１１〜Ｄ１Ｋ，Ｄ２１〜Ｄ２Ｋに交流電流が通電する。その結果、ＰＭ１とＰＭ２に通電する電流が減少する。Ｄ１１〜Ｄ１Ｋ，Ｄ２１〜Ｄ２Ｋは、負性コンダクタンスを生成しないため、ＰＭ１とＰＭ２に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、ＳＷ３１１〜ＳＷ３１Ｋ，ＳＷ４１１〜ＳＷ４１Ｋを開くと、Ｄ１１〜Ｄ１Ｋ，Ｄ２１〜Ｄ２Ｋのカソード電圧は開放されるためＤ１１〜Ｄ１Ｋ，Ｄ２１〜Ｄ２Ｋに交流電流は通電しない。その結果、ＰＭ１とＰＭ２に通電する交流電流が増大し、ＰＭ１，ＰＭ２が生成する負性コンダクタンスが増大する。スイッチを開閉することでＰＭ１，ＰＭ２に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【０２７３】
図５７において、Ｄ１１〜Ｄ１Ｋ、並びにＤ２１〜Ｄ２Ｋのｐｎ接合面積を、それぞれＳ１〜Ｓ１×２Ｋとすることで、２Ｋ通りの負性コンダクタンスを生成でき、好適である。
【０２７４】
図５７の構成をとることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路１１が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【０２７５】
（第１０の実施の形態）
図５８を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第１０の実施の形態を説明する。本実施の形態の発振器は、第９の実施の形態におけるスイッチＳＷ３１１〜ＳＷ３１Ｋ，ＳＷ４１１〜ＳＷ４１Ｋが、それぞれＰＭＯＳトランジスタＳＷＰＭ３１１〜ＳＷＰＭ３１Ｋ，ＳＷＰＭ４１１〜ＳＷＰＭ４１Ｋで構成される。
【０２７６】
ＳＷＰＭ３１１〜ＳＷＰＭ３１Ｋ，ＳＷＰＭ４１１〜ＳＷＰＭ４１Ｋのゲートにロー（Ｌｏｗ）レベルの電圧信号が入力されると、ＳＷＰＭ３１１〜ＳＷＰＭ３１Ｋ，ＳＷＰＭ４１１〜ＳＷＰＭ４１Ｋはオンして、Ｄ１１〜Ｄ１Ｋ，Ｄ２１〜Ｄ２Ｋのカソード電圧は、それぞれＰＭ２，ＰＭ１のゲート電圧にバイアスされてＤ１１〜Ｄ１Ｋ，Ｄ２１〜Ｄ２Ｋに交流電流が通電する。その結果、ＰＭ１とＰＭ２に通電する電流が減少する。Ｄ１１〜Ｄ１Ｋ，Ｄ２１〜Ｄ２Ｋは、負性コンダクタンスを生成しないため、ＰＭ１とＰＭ２に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、ＳＷＰＭ３１１〜ＳＷＰＭ３１Ｋ，ＳＷＰＭ４１１〜ＳＷＰＭ４１Ｋのゲートにハイ（Ｈｉｇｈ）レベルの電圧信号が入力されると、ＳＷＰＭ３１１〜ＳＷＰＭ３１Ｋ，ＳＷＰＭ４１１〜ＳＷＰＭ４１Ｋはオフするため、Ｄ１１〜Ｄ１Ｋ，Ｄ２１〜Ｄ２Ｋのカソード電圧は開放され、Ｄ１１〜Ｄ１Ｋ，Ｄ２１〜Ｄ２Ｋに交流電流は通電しない。その結果、ＰＭ１とＰＭ２に通電する電流が増大し、ＰＭ１，ＰＭ２が生成する負性コンダクタンスが増大する。スイッチ用ＰＭＯＳトランジスタをオン／オフすることでＰＭ１，ＰＭ２に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【０２７７】
図５８において、Ｄ１１〜Ｄ１Ｋ、並びにＤ２１〜Ｄ２Ｋのｐｎ接合面積を、それぞれＳ１〜Ｓ１×２Ｋとすることで、２Ｋ通りの負性コンダクタンスを生成でき、好適である。
【０２７８】
図５８の構成をとることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路１１が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてＰＭＯＳトランジスタを用いることで、発振器と同一基板上に集積化することが可能になる。
【０２７９】
（第１１の実施の形態）
図５９を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第１１の実施の形態を説明する。本実施の形態の発振器は、第６の実施の形態における負性コンダクタンス生成回路１１の可変負性コンダクタンス生成部ＮＧＰＭ１が、ＰＭ１とＰＭ２以外に、２×Ｋ個の負性コンダクタンス制御用抵抗器Ｒ１１〜Ｒ１Ｋ，Ｒ２１〜Ｒ２Ｋと、それぞれの負性コンダクタンス制御用抵抗器をＯＮ／ＯＦＦするためのスイッチＳＷ３１１〜ＳＷ３１Ｋ，ＳＷ４１１〜ＳＷ４１Ｋを備えている。
【０２８０】
可変負性コンダクタンス生成部ＮＧＰＭ１において、ＰＭＯＳトランジスタＰＭ１のドレイン電極とソース電極との間に負性コンダクタンス制御用抵抗器Ｒ１１〜Ｒ１ＫとスイッチＳＷ３１１〜ＳＷ３１Ｋの直列回路が並列に接続されている。ＰＭＯＳトランジスタＰＭ２のドレイン電極とソース電極との間に負性コンダクタンス制御用抵抗器Ｒ２１〜Ｒ２ＫとスイッチＳＷ４１１〜ＳＷ４１Ｋの直列回路が並列に接続されている。各スイッチＳＷ３１１〜ＳＷ３１Ｋ，ＳＷ４１１〜ＳＷ４１Ｋは、負性コンダクタンス制御端子群ＧＣＯＮＴに入力される各制御信号により開閉される。
【０２８１】
本実施の形態の動作を説明する。ＳＷ３１１〜ＳＷ３１Ｋ，ＳＷ４１１〜ＳＷ４１Ｋを閉じると、Ｒ１１〜Ｒ１Ｋ，Ｒ２１〜Ｒ２ＫのＶ１に接続されていない端子の電圧は、それぞれＰＭ２，ＰＭ１のゲート電圧にバイアスされてＲ１１〜Ｒ１Ｋ，Ｒ２１〜Ｒ２Ｋに交流電流が通電する。その結果、ＰＭ１とＰＭ２に通電する電流が減少する。Ｒ１１〜Ｒ１Ｋ，Ｒ２１〜Ｒ２Ｋは、負性コンダクタンスを生成しないため、ＰＭ１とＰＭ２に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、ＳＷ３１１〜ＳＷ３１Ｋ，ＳＷ４１１〜ＳＷ４１Ｋを開くと、Ｒ１１〜Ｒ１Ｋ，Ｒ２１〜Ｒ２ＫのＶ１に接続されていない端子の電圧はＶ１の電圧に等しくなるためＲ１１〜Ｒ１Ｋ，Ｒ２１〜Ｒ２Ｋに交流電流は通電しない。その結果、ＰＭ１とＰＭ２に通電する交流電流が増大し、ＰＭ１，ＰＭ２が生成する負性コンダクタンスが増大する。スイッチを開閉することでＰＭ１，ＰＭ２に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【０２８２】
図５９において、Ｒ１１〜Ｒ１Ｋ、並びにＲ２１〜Ｒ２Ｋの抵抗値を、それぞれＲ１〜Ｒ１×２Ｋとすることで、２Ｋ通りの負性コンダクタンスを生成でき、好適である。
【０２８３】
図５９の構成をとることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路１１が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【０２８４】
（第１２の実施の形態）
図６０を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第１２の実施の形態を説明する。本実施の形態の発振器は、第１１の実施の形態におけるスイッチＳＷ３１１〜ＳＷ３１Ｋ，ＳＷ４１１〜ＳＷ４１Ｋが、それぞれＰＭＯＳトランジスタＳＷＰＭ３１１〜ＳＷＰＭ３１Ｋ，ＳＷＰＭ４１１〜ＳＷＰＭ４１Ｋで構成される。
【０２８５】
ＳＷＰＭ３１１〜ＳＷＰＭ３１Ｋ，ＳＷＰＭ４１１〜ＳＷＰＭ４１Ｋのゲートにロー（Ｌｏｗ）レベルの電圧信号が入力されると、ＳＷＰＭ３１１〜ＳＷＰＭ３１Ｋ，ＳＷＰＭ４１１〜ＳＷＰＭ４１Ｋはオンして、Ｒ１１〜Ｒ１Ｋ，Ｒ２１〜Ｒ２ＫのＶ１に接続されていない端子の電圧は、それぞれＰＭ２，ＰＭ１のゲート電圧にバイアスされてＲ１１〜Ｒ１Ｋ，Ｒ２１〜Ｒ２Ｋに交流電流が通電する。その結果、ＰＭ１とＰＭ２に通電する電流が減少する。Ｒ１１〜Ｒ１Ｋ，Ｒ２１〜Ｒ２Ｋは、負性コンダクタンスを生成しないため、ＰＭ１とＰＭ２に通電する電流が減少することにより負性コンダクタンスが減少する。逆に、ＳＷＰＭ３１１〜ＳＷＰＭ３１Ｋ，ＳＷＰＭ４１１〜ＳＷＰＭ４１Ｋのゲートにハイ（Ｈｉｇｈ）レベルの電圧信号が入力されると、ＳＷＰＭ３１１〜ＳＷＰＭ３１Ｋ，ＳＷＰＭ４１１〜ＳＷＰＭ４１Ｋはオフするため、Ｒ１１〜Ｒ１Ｋ，Ｒ２１〜Ｒ２ＫのＶ１に接続されていない端子の電圧はＶ１の電圧に等しくなり、ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋに交流電流は通電しない。その結果、ＰＭ１とＰＭ２に通電する電流が増大し、ＰＭ１，ＰＭ２が生成する負性コンダクタンスが増大する。スイッチ用ＰＭＯＳトランジスタをオン／オフすることでＰＭ１，ＰＭ２に通電する交流電流を制御でき、負性コンダクタンスを制御できる。
【０２８６】
図６０において、Ｒ１１〜Ｒ１Ｋ，並びにＲ２１〜Ｒ２Ｋの抵抗値を、それぞれＲ１〜Ｒ１×２Ｋとすることで、２Ｋ通りの負性コンダクタンスを生成でき、好適である。
【０２８７】
図６０の構成をとることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて負性コンダクタンス生成回路１１が生成する負性コンダクタンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてＰＭＯＳトランジスタを用いることで、発振器と同一基板上に集積化することが可能になる。
【０２８８】
（第１３の実施の形態）
図６１を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第１３の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路（ＮＧＧ）１２と共振回路（ＲＥＳ）２２とインピーダンス制御回路（ＺＣＯＮＴ）４０を含んで構成される。負性コンダクタンス生成回路１２は、発振するために必要な利得を生成する利得生成回路に含まれ、交流電圧に対する負性の電流利得、すなわち負性コンダクタンスを生成する回路である。共振回路２２は、周波数制御信号群により共振周波数を変化させることができる回路である。インピーダンス制御回路４０は、共振回路のインピーダンスを制御するインピーダンス制御信号群が入力されるインピーダンス制御端子群を備え、出力端子が共振回路に接続される回路である。
【０２８９】
共振回路２２は、１つ以上の共振周波数を制御可能な周波数制御端子からなる周波数制御端子群ｆＣＯＮＴを備え、ｆＣＯＮＴに入力される制御信号により発振周波数を可変できる。インピーダンス制御回路４０は、共振回路２２のインピーダンスを制御するための１つ以上のインピーダンス制御端子からなるインピーダンス制御端子群ＺＴＵＮＥを備え、ＺＴＵＮＥに入力される制御信号により、共振回路２２の共振周波数を変化させることなく実効的なインピーダンスを可変できる。
【０２９０】
図６１の構成をとることで、周波数変化による出力端子ＯＵＴの発振振幅の変動を抑制することができ、広帯域で低位相雑音特性を示す発振器を実現できる。
【０２９１】
（第１４の実施の形態）
図６２を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第１４の実施の形態を説明する。本実施の形態の発振器は、負性コンダクタンス生成回路１２と共振回路２２とインピーダンス制御回路４０と信号処理回路（ＬＯＧ）３２を含んで構成される。共振回路２２は、１つ以上の共振周波数を段階的に制御可能な周波数制御端子からなる周波数粗調整端子群ｆＣＯＡＲＳＥと共振周波数を連続的に制御可能な周波数微調整端子ｆＦＩＮＥを備え、ｆＣＯＡＲＳＥに入力される制御信号群により発振周波数を段階的に可変でき、ｆＦＩＮＥに入力される制御信号により発振周波数を連続的に可変できる。インピーダンス制御回路４０は、共振回路２２のインピーダンスを制御するための１つ以上のインピーダンス制御端子からなるインピーダンス制御端子群ＺＴＵＮＥを備え、ＺＴＵＮＥに入力される制御信号により、共振回路２２の共振周波数を変化させることなく実効的なインピーダンスを可変できる。信号処理回路３２には、ｆＣＯＡＲＳＥに入力される制御信号群の１つ以上の信号群が入力され、１つ以上の共振回路のインピーダンスを制御するための信号群に変換して出力する。信号処理回路３２の出力信号は、ＺＴＵＮＥに入力され、共振回路２２のインピーダンスが制御される。
【０２９２】
図６２の構成をとることで、発振周波数の段階的な変化に応じて共振回路２２のインピーダンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。図６２の構成は、周波数制御信号を処理して自動的に周波数に連動して共振回路２２の実効的なインピーダンスを制御できることから、図６１に比べて制御端子を削減できる。
【０２９３】
（第１５の実施の形態）
図６３を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第１５の実施の形態を説明する。本実施の形態の発振器は、第１４の実施の形態における共振回路２２が、インダクタＬ１とＬ２の直列回路と、周波数粗調整端子群ｆＣＯＡＲＳＥに入力される制御信号群によって共振周波数を段階的に制御できる容量バンクＣＢ１，ＣＢ２と、周波数微調整端子ｆＦＩＮＥに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量ＣＶ１，ＣＶ２の並列回路で構成され、インダクタＬ１とＬ２の接点がインピーダンス制御端子ＺＴＵＮＥであり、ＺＴＵＮＥに入力される制御信号により共振回路２２の実効的なインピーダンスが制御される。
【０２９４】
図６３の構成をとることで、容量バンクを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて共振回路２２のインピーダンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。また、共振回路２２をインダクタと容量で構成することにより、共振回路２２を負性コンダクタンス生成回路１２と同一基板上に集積化することが可能になる。
【０２９５】
（第１６の実施の形態）
図６４を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第１６の実施の形態を説明する。本実施の形態の発振器は、第１４の実施の形態における共振回路２２が、周波数粗調整端子群ｆＣＯＡＲＳＥに入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタＬＶ１とＬＶ２の直列回路と、周波数微調整端子ｆＦＩＮＥに入力される制御信号によって共振周波数を連続的に制御可能な周波数微調整用容量ＣＶ１，ＣＶ２の並列回路で構成され、可変インダクタＬＶ１とＬＶ２の接点がインピーダンス制御端子ＺＴＵＮＥであり、ＺＴＵＮＥに入力される制御信号により共振回路２２の実効的なインピーダンスが制御される。
【０２９６】
図６４の構成をとることで、可変インダクタを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて共振回路２２のインピーダンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。また、共振回路２２をインダクタと容量で構成することにより、共振回路２２を負性コンダクタンス生成回路１２と同一基板上に集積化することが可能になる。
【０２９７】
（第１７の実施の形態）
図６５を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第１７の実施の形態を説明する。本実施の形態の発振器は、第１４の実施の形態における共振回路２２が、周波数粗調整端子群ｆＣＯＡＲＳＥ２に入力される制御信号群によってインダクタンスを段階的に制御できる可変インダクタＬＶ１とＬＶ２の直列回路と、周波数粗調整端子群ｆＣＯＡＲＳＥ１に入力される制御信号群によって容量値を段階的に制御できる容量バンクＣＢ１，ＣＢ２と、周波数微調整端子ｆＦＩＮＥに入力される制御信号によって容量値を連続的に制御可能な周波数微調整用容量ＣＶ１，ＣＶ２の並列回路で構成され、可変インダクタＬＶ１とＬＶ２の接点がインピーダンス制御端子ＺＴＵＮＥであり、ＺＴＵＮＥに入力される制御信号により共振回路の実効的なインピーダンスが制御される。
【０２９８】
図６５の構成をとることで、可変インダクタと容量バンクを用いることで広帯域化を実現するとともに、発振周波数の段階的な変化に応じて共振回路２２のインピーダンスを制御でき、広帯域で低位相雑音特性を示す発振器を実現できる。本実施の形態では、容量バンクと可変インダクタを併用することで、第１５および第１６の実施の形態に比べて周波数可変範囲を拡大することができる。また、共振回路２２をインダクタと容量で構成することにより、共振回路２２を負性コンダクタンス生成回路１２と同一基板上に集積化することが可能になる。
【０２９９】
（第１８の実施の形態）
図６６を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第１８の実施の形態を説明する。本実施の形態の発振器は、第１５〜第１７の実施の形態における負性コンダクタンス生成回路１２が、ＰＭＯＳトランジスタＰＭ１とＰＭ２がクロスカップルした第１の負性コンダクタンス生成部ＮＧＰＭ２と、バイポーラ・ジャンクション・トランジスタ（ＢＪＴ）のＮＰＮトランジスタＱ１とＱ２が容量結合用容量Ｃ１，Ｃ２を介してクロスカップルした負性コンダクタンス生成部ＮＧＢ１の並列回路と、電流源回路の電流源ＣＳ１で構成される。信号処理回路３２には、ｆＣＯＡＲＳＥに入力される制御信号群の１つ以上の信号群が入力され、１つ以上の共振回路２２の実効的なインピーダンスを制御するための信号群に変換して出力する。信号処理回路３２の出力信号は、ＺＴＵＮＥに入力され、共振回路２２の実効的なインピーダンスが制御される。共振回路２２は、インダクタＬ１，Ｌ２（または可変インダクタでも可能）と、周波数微調整用容量ＣＶ１，ＣＶ２（または固定容量でも可能）で構成される。
【０３００】
負性コンダクタンス生成回路ＮＧＰＭ２は、ＰＭＯＳトランジスタＰＭ１とＰＭ２はソース電極が共通化されて電圧端子Ｖ１に接続され、ＰＭＯＳトランジスタＰＭ１のドレイン電極はＰＭＯＳトランジスタＰＭ２のゲート電極に接続され、ＰＭＯＳトランジスタＰＭ２のドレイン電極はＰＭＯＳトランジスタＰＭ１のゲート電極に接続されている。ＮＰＮトランジスタＱ１とＱ２はエミッタ電極が共通化されて電流源ＣＳ１を介して電圧端子Ｖ２に接続され、ＮＰＮトランジスタＱ１のコレクタ電極は容量Ｃ１を介してＮＰＮトランジスタＱ２のベース電極に接続され、ＮＰＮトランジスタＱ２のコレクタ電極は容量Ｃ２を介してＮＰＮトランジスタＱ１のベース電極に接続されている。ＰＭＯＳトランジスタＰＭ１のドレイン電極はＮＰＮトランジスタＱ１のコレクタ電極に接続されるとともに共振回路２２の電極（出力端子ＯＵＴＰ側）に接続され、ＰＭＯＳトランジスタＰＭ２のドレイン電極はＮＰＮトランジスタＱ２のコレクタ電極に接続されるとともに共振回路２２の電極（出力端子ＯＵＴＮ側）に接続されている。
【０３０１】
図６６の構成をとることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数の段階的な変化に応じて共振回路２２のインピーダンスを制御できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、発振振幅の変動を少なくするための本実施の形態では、共振回路２２のインピーダンスを制御するための信号が、交流的に設置されたインダクタＬ１とＬ２の中点に接続されるため、第１〜第１２の実施の形態に比べて寄生容量を削減でき、より広帯域化が実現でき、好適である。
【０３０２】
（第１９の実施の形態）
図６７を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第１９の実施の形態を説明する。本実施の形態の発振器は、第１８の実施の形態におけるインピーダンス制御回路４０が、Ｋ個のインピーダンス制御用ＰＭＯＳトランジスタＰＭＳ３１〜ＰＭＳ３Ｋと、それぞれのインピーダンス制御用ＰＭＯＳトランジスタのゲートバイアスをＯＮ／ＯＦＦするためのスイッチＳＷ５１１〜ＳＷ５１Ｋ，ＳＷ５２１〜ＳＷ５２Ｋを備えている。
【０３０３】
インピーダンス制御回路４０において、インピーダンス制御用ＰＭＯＳトランジスタＰＭＳ３１〜ＰＭＳ３Ｋはソース電極が共通化されて電圧端子Ｖ１に接続され、ドレイン電極が共通化されて共振回路２２のインピーダンス制御端子に接続されている。インピーダンス制御用ＰＭＯＳトランジスタＰＭＳ３１〜ＰＭＳ３Ｋのそれぞれのゲート電極とドレイン電極の間にスイッチＳＷ５１１〜ＳＷ５１Ｋが接続され、ゲート電極とソース電極の間にスイッチＳＷ５２１〜ＳＷ５２Ｋが接続されている。各スイッチＳＷ５１１〜ＳＷ５１Ｋ，ＳＷ５２１〜ＳＷ５２Ｋは、インピーダンス制御端子ＺＴＵＮＥに入力される各制御信号により開閉される。
【０３０４】
本実施の形態の発振器の動作を詳細に説明する。簡単のため、Ｋ＝２の場合を考える。ＳＷ５１１，ＳＷ５１２を閉じてＳＷ５２１，ＳＷ５２２を開くと、ＰＭＳ３１，ＰＭＳ３Ｋのドレインは開放される。インダクタＬ１，Ｌ２の接点は、交流的に接地されており、インピーダンス制御回路４０は共振回路２２に影響を与えないため、従来のＰＭＯＳ／ＢＪＴ発振器と同じ動作をする。発振振幅は、電流源ＣＳ１の電流値をＩＣＳとし、共振回路２２のインピーダンスをＺＲＥＳとすると、
ＺＲＥＳ×ＩＣＳ・・・（式１）
となる。
【０３０５】
逆に、ＳＷ５１１，ＳＷ５１２を開いてＳＷ５２１，ＳＷ５２２を閉じると、ＰＭＳ３１，ＰＭＳ３２のゲート電圧は、それぞれ共振回路２２のインダクタＬ１，Ｌ２を介してＰＭ２，ＰＭ１の直流ゲート電圧にバイアスされる。インダクタＬ１，Ｌ２の接点は、交流的に接地されるので、ＰＭＳ３１，ＰＭＳ３２にはゲートバイアス電圧に応じた直流電流が通電する。その結果、ＰＭ１とＰＭ２に通電する交流電流が減少する。電流源ＣＳ１の電流値をＩＣＳとし、ＰＭ２のゲート電圧が最大値のとき、ＰＭ１に通電する電流値と、ＰＭＳ３１に通電する電流値と、ＰＭＳ３２に通電する電流値が等しいとき、それぞれＩＣＳ／３の電流がＰＭ１，ＰＭＳ３１，ＰＭＳ３２に通電する。その結果、共振回路２２のＬ１にはＩＣＳ／３の電流が、Ｌ２にはＩＣＳの電流が通電する。よって発振振幅は、共振回路２２のインピーダンスをＺＲＥＳとすると、
（ＺＲＥＳ／２）×（ＩＣＳ／３）＋（ＺＲＥＳ／２）×（ＩＣＳ）
＝２／３×ＺＲＥＳ×ＩＣＳ・・・（式２）
となり、式１の２／３に減少させることができる。
【０３０６】
このとき、共振回路２２の実効的なインピーダンスは２／３×ＺＲＥＳとみなすことができる。すなわち、スイッチを開閉してＰＭＳ３１，ＰＭＳ３２に通電する直流電流を制御することで、共振回路２２の実効的なインピーダンスを制御できる。
【０３０７】
図６７において、ＰＭＳ３１〜ＰＭＳ３Ｋのゲート長をＰＭ１，ＰＭ２と等しくすることで、ＰＭＳ３１〜ＰＭＳ３ＫとＰＭ１，ＰＭ２に通電する交流電流値の比率をゲート幅の比で決定でき、好適である。また、ＰＭＳ３１〜ＰＭＳ３Ｋのゲート幅を、それぞれＷ１〜Ｗ１×２Ｋとすることで、２Ｋ通りの共振回路２２の実効的なインピーダンスを設定でき、好適である。
【０３０８】
図６７の構成をとることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数の段階的な変化に応じて共振回路２２のインピーダンスを制御できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。図８７に、本実施の形態の発振器の位相雑音の電流依存性を示す。従来の発振器の位相雑音特性（図８４，図８５）と比較して、全ての周波数で低位相雑音特性を示しており、本実施の形態の効果を確認できる。
【０３０９】
（第２０の実施の形態）
図６８を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第２０の実施の形態を説明する。本実施の形態の発振器は、第１９の実施の形態におけるインピーダンス制御回路４０のスイッチＳＷ５１１〜ＳＷ５１Ｋ，ＳＷ５２１〜ＳＷ５２Ｋが、それぞれＰＭＯＳトランジスタＳＷＰＭ５１１〜ＳＷＰＭ５１Ｋ，ＳＷＰＭ５２１〜ＳＷＰＭ５２Ｋで構成される。ＳＷＰＭ５２１〜ＳＷＰＭ５２Ｋのゲートには、それぞれＳＷＰＭ５１１〜ＳＷＰＭ５１Ｋのゲートに入力される電圧信号が、インバータを介して入力される。
【０３１０】
図６８の構成をとることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路２２の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてＰＭＯＳトランジスタを用いることで、発振器と同一基板上での集積化が可能になる。
【０３１１】
（第２１の実施の形態）
図６９を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第２１の実施の形態を説明する。本実施の形態の発振器は、第１８の実施の形態におけるインピーダンス制御回路４０が、Ｋ個のインピーダンス制御用ダイオードＤ３１〜Ｄ３Ｋと、それぞれのインピーダンス制御用ダイオードをＯＮ／ＯＦＦするためのスイッチＳＷ６１１〜ＳＷ６１Ｋを備えている。
【０３１２】
インピーダンス制御回路４０において、インピーダンス制御用ダイオードＤ３１〜Ｄ３Ｋのアノードは共通化されて電圧端子Ｖ１に接続され、カソードはスイッチＳＷ６１１〜ＳＷ６１Ｋを介して共通化されて共振回路２２のインピーダンス制御端子に接続されている。インピーダンス制御用ダイオードＤ３１〜Ｄ３ＫとスイッチＳＷ６１１〜ＳＷ６１Ｋの直列回路が並列に接続されている。各スイッチＳＷ６１１〜ＳＷ６１Ｋは、インピーダンス制御端子ＺＴＵＮＥに入力される各制御信号により開閉される。
【０３１３】
本実施の形態の動作を説明する。ＳＷ６１１〜ＳＷ６１Ｋを閉じると、Ｄ３１〜Ｄ３Ｋのカソード電圧は、それぞれインダクタＬ１，Ｌ２を介してＰＭ２，ＰＭ１のゲート電圧にバイアスされ、Ｄ３１〜Ｄ３Ｋに直流電流が通電する。その結果、ＰＭ１とＰＭ２に通電する電流が減少する。Ｄ３１〜Ｄ３Ｋは、負性コンダクタンスを生成しないため、ＰＭ１とＰＭ２に通電する電流が減少することにより負性コンダクタンスとともに共振回路２２の実効的なインピーダンスが減少する。逆に、ＳＷ６１１〜ＳＷ６１Ｋを開くと、Ｄ３１〜Ｄ３Ｋのカソード電圧は開放されるため、Ｄ３１〜Ｄ３Ｋに直流電流は通電しない。その結果、ＰＭ１とＰＭ２に通電する交流電流が増大し、ＰＭ１，ＰＭ２が生成する負性コンダクタンスとともに共振回路２２の実効的なインピーダンスが増大する。すなわち、スイッチを開閉してＤ３１〜Ｄ３Ｋに通電する直流電流を制御することで、共振回路２２の実効的なインピーダンスを制御できる。
【０３１４】
図６９において、Ｄ３１〜Ｄ３Ｋのｐｎ接合面積を、それぞれＳ１〜Ｓ１×２Ｋとすることで、２Ｋ通りの共振回路２２の実効的なインピーダンスを設定でき、好適である。
【０３１５】
図６９の構成をとることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路２２の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【０３１６】
（第２２の実施の形態）
図７０を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第２２の実施の形態を説明する。本実施の形態の発振器は、第２１の実施の形態におけるインピーダンス制御回路４０のスイッチＳＷ６１１〜ＳＷ６１Ｋが、それぞれＰＭＯＳトランジスタＳＷＰＭ６１１〜ＳＷＰＭ６１Ｋで構成される。
【０３１７】
図７０の構成をとることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路２２の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてＰＭＯＳトランジスタを用いることで、発振器と同一基板上への集積化が可能になる。
【０３１８】
（第２３の実施の形態）
図７１を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第２３の実施の形態を説明する。本実施の形態の発振器は、第１８の実施の形態におけるインピーダンス制御回路４０が、Ｋ個（Ｋは正の整数）のインピーダンス制御用抵抗器Ｒ３１〜Ｒ３Ｋと、それぞれのインピーダンス制御用抵抗器をＯＮ／ＯＦＦするためのスイッチＳＷ６１１〜ＳＷ６１Ｋを備えている。
【０３１９】
インピーダンス制御回路４０において、インピーダンス制御用抵抗器Ｒ３１〜Ｒ３Ｋの一端は共通化されて電圧端子Ｖ１に接続され、他端はスイッチＳＷ６１１〜ＳＷ６１Ｋを介して共通化されて共振回路２２のインピーダンス制御端子に接続されている。インピーダンス制御用抵抗器Ｒ３１〜Ｒ３ＫとスイッチＳＷ６１１〜ＳＷ６１Ｋの直列回路が並列に接続されている。各スイッチＳＷ６１１〜ＳＷ６１Ｋは、インピーダンス制御端子ＺＴＵＮＥに入力される各制御信号により開閉される。
【０３２０】
本実施の形態の動作を説明する。ＳＷ６１１〜ＳＷ６１Ｋを閉じると、Ｒ３１〜Ｒ３ＫのＶ１に接続されていないほうの電極は、それぞれインダクタＬ１，Ｌ２を介してＰＭ２，ＰＭ１のゲート電圧にバイアスされ、Ｒ３１〜Ｒ３Ｋに直流電流が通電する。その結果、ＰＭ１とＰＭ２に通電する電流が減少する。Ｒ３１〜Ｒ３Ｋは、負性コンダクタンスを生成しないため、ＰＭ１とＰＭ２に通電する電流が減少することにより負性コンダクタンスとともに共振回路２２の実効的なインピーダンスが減少する。逆に、ＳＷ６１１〜ＳＷ６１Ｋを開くと、Ｒ３１〜Ｒ３ＫのＶ１に接続されていないほうの電極は開放されるため、Ｒ３１〜Ｒ３Ｋに直流電流は通電しない。その結果、ＰＭ１とＰＭ２に通電する交流電流が増大し、ＰＭ１，ＰＭ２が生成する負性コンダクタンスとともに共振回路２２の実効的なインピーダンスが増大する。すなわち、スイッチを開閉してＲ３１〜Ｒ３Ｋに通電する直流電流を制御することで、共振回路２２の実効的なインピーダンスを制御できる。
【０３２１】
図７１において、Ｒ３１〜Ｒ３Ｋの抵抗値を、それぞれＲ１〜Ｒ１／２Ｋとすることで、２Ｋ通りの共振回路２２の実効的なインピーダンスを設定でき、好適である。
【０３２２】
図７１の構成をとることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路２２の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。
【０３２３】
（第２４の実施の形態）
図７２を用いて、本発明の低電流で広帯域、低位相雑音特性を示す発振器を実現するための第２４の実施の形態を説明する。本実施の形態の発振器は、第２３の実施の形態におけるインピーダンス制御回路４０のスイッチＳＷ６１１〜ＳＷ６１Ｋが、それぞれＰＭＯＳトランジスタＳＷＰＭ６１１〜ＳＷＰＭ６１Ｋで構成される。
【０３２４】
図７２の構成をとることで、ＢＪＴに通電するバイアス電流は雑音指数が最小になる電流付近に設定した状態で、発振周波数に応じて共振回路２２の実効的なインピーダンスを自動的に調整できるため、発振振幅の変動を少なくでき、広帯域で低位相雑音特性を示す発振器を実現できる。また、スイッチとしてＰＭＯＳトランジスタを用いることで、発振器と同一基板上への集積化が可能になる。
【０３２５】
（第２５の実施の形態）
図７３に、本発明の発振器を含んで成る情報機器による第２５の実施の形態を示す。本実施の形態の情報機器は、高速シリアル伝送システムである。この高速シリアル伝送システムは、複数の低速の信号を多重化してシリアルの高速信号を出力する送信機と、送信されたシリアルの高速信号を受信して分離し、分離によって得た複数の低速信号を出力する受信機とから成る。
【０３２６】
送信機は、複数の低速信号を入力してシリアルの高速信号を出力するマルチプレクサ（ＭＵＸ）２０２と、シリアルの高速信号を増幅して伝送線路２０８を駆動する駆動装置（ＤＲＶ）２０７によって構成される。受信機は、伝送線路２０８を経て送られる高速信号を増幅する増幅器（ＡＭＰ）２１２と、高速信号を複数の低速信号に分離して出力するデマルチプレクサ（ＤＥＭＵＸ）２１５によって構成される。
【０３２７】
マルチプレクサ２０２は、端子２０１に入力される複数の低速信号（Ｉｎｐｕｔ  Ｄａｔａ）をシリアルの高速信号へ多重化するＭＵＸコア回路（ＭＵＸ  ｃｏｒｅ）２０３と、クロック制御回路（ＣＬＫ  ＣＯＮＴ）２０６と、ＭＵＸコア回路２０３の基準信号（ＬＯ）を生成する本発明の発振器２０５で構成される。
【０３２８】
デマルチプレクサ２１５は、シリアルの高速信号を複数の低速信号（Ｏｕｔｐｕｔ  Ｄａｔａ）に分離して端子２１７に出力するＤＥＭＵＸコア回路（ＤＥＭＵＸ  ｃｏｒｅ）２１６と、クロック制御回路（ＣＬＫ  ＣＯＮＴ）２１４と、ＤＥＭＵＸコア回路２１６の基準信号（ＬＯ）を生成する本発明の発振器２１３とで構成される。
【０３２９】
本実施の形態では、第１〜第２４の実施の形態のいずれかの発振器を発振器２０５，２１３に用いることで、発振器２０５，２１３の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、高速シリアル伝送システムの製作コストを低くすることができるだけでなく、低位相雑音化によりクロックのジッタを低減できるため、データ伝送のエラーを低減できる。さらに、消費電流の小さい発振器であるため、高速シリアル伝送システムの消費電流を小さくすることができる。
【０３３０】
（第２６の実施の形態）
図７４に、本発明の発振器を含んで成る情報機器による第２６の実施の形態を示す。本実施の形態の情報機器は、ヘテロダイン形式の無線受信機である。図７４において、アンテナ（ＡＮＴ）３０１で受信された受信信号（ｆＲＦ）は、低雑音増幅回路（ＡＭＰ）３０２で増幅されてミキサ（ＭＩＸ）３０３に入力される。発振器制御回路（Ｓｙｎｃ＿ｃｏｎｔ）３０４によって制御される本発明の発振器（ＬＯ）３０５が出力する局部発振信号（ｆＬＯ）をミキサ３０３の一方の入力信号とすることで、ミキサ３０３の出力において、受信信号の搬送波周波数が下げられ、中間周波数（ＩＦ：Ｉｎｔｅｒｍｅｄｉａｔｅ  Ｆｒｅｑｕｅｎｃｙ）の受信信号が得られる。ＩＦ受信信号は、帯域通過フィルタ（ＢＰＦ）３０６により不要周波数成分が減衰された後（ｆＩＦ）、ＩＦ増幅回路（ＩＦ−ＡＭＰ）３０７で増幅され、復調回路（ＤＥＭＯＤ）３０８にてベースバンド信号として取り出される。ベースバンド信号は外部のベースバンド回路（Ｂａｓｅｂａｎｄ  ｂｌｏｃｋ：図示せず）へ送られる。なお、ベースバンド回路から、発振器制御回路３０４へ制御信号が与えられる。
【０３３１】
本実施の形態では、第１〜第２４のいずれかの発振器を発振器３０５に用いることで、発振器３０５の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ヘテロダイン形式の無線受信機の製作コストを低くすることができるだけでなく、低位相雑音化により受信のＥＶＭ（Ｅｒｒｏｒ  Ｖｅｃｔｏｒ  Ｍａｇｎｉｔｕｄｅ）を低減できる。また、消費電流の小さい発振器であるため、ヘテロダイン形式の無線受信機の消費電流を小さくすることができる。
【０３３２】
（第２７の実施の形態）
図７５に、本発明の発振器を含んで成る情報機器による第２７の実施の形態を示す。本実施の形態の情報機器は、ダイレクトコンバーション形式の無線受信機である。アンテナ３０１で受信された受信信号は、低雑音増幅回路３０２で増幅され、二個のミキサ３０３ａ，３０３ｂに入力される。発振器制御回路３０４によって制御される本発明の発振器３０５が出力する局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ａ，３０３ｂに入力される。低雑音増幅回路３０２で増幅された受信信号は、二個のミキサ３０３ａ，３０３ｂの出力において搬送波周波数が零周波数に下げられ、帯域通過フィルタ３０６ａ，３０６ｂにより不要周波数成分が減衰された後、ＩＦ増幅回路３０７ａ，３０７ｂで増幅される。復調回路３０８によって、二個のＩＦ増幅回路３０７ａ，３０７ｂの出力信号からベースバンド信号が取り出される。ベースバンド信号は外部のベースバンド回路（図示せず）へ送られる。なお、ベースバンド回路から、発振器制御回路３０４へ制御信号が与えられる。
【０３３３】
本実施の形態では、第１〜第２４の実施の形態のいずれかの発振器を発振器３０５に用いることで、発振器３０５の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ダイレクトコンバーション形式の無線受信機の製作コストを低くすることができるだけでなく、低位相雑音化により受信のＥＶＭを低減できる。また、消費電流の小さい発振器であるため、ダイレクトコンバーション形式の無線受信機の消費電流を小さくすることができる。
【０３３４】
（第２８の実施の形態）
図７６に、本発明の発振器を含んで成る情報機器による第２８の実施の形態を示す。本実施の形態の情報機器は、ダイレクトコンバーション形式の無線送受信機である。受信時、アンテナ３０１で受信され、アンテナ回路（ＧＳＭの場合はスイッチ、Ｗ−ＣＤＭＡの場合はデュプレクサ）３４１を通った受信信号は、帯域通過フィルタ３３０により不要周波数成分を減衰された後、低雑音増幅回路３０２で増幅され、二個のミキサ３０３ａ，３０３ｂに入力される。発振器制御回路３０４によって制御される本発明の発振器３１７が出力するＲＦ（Ｒａｄｉｏ  Ｆｒｅｑｕｅｎｃｙ）局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ａ，３０３ｂに入力される。二個のミキサ３０３ａ，３０３ｂの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ３５１ａ，３５１ｂにより不要周波数成分が減衰された後、自動利得制御増幅回路３１４ａ，３１４ｂで増幅される。自動利得制御増幅回路３１４ａ，３１４ｂの出力は、ベースバンド回路（ＢＢＬＫ）３１６に伝送され、復調回路３０８で受信ベースバンド信号として取り出される。
【０３３５】
送信時、ベースバンド回路３１６が出力する送信ベースバンド信号は、変調回路（ＭＯＤ）３１５によって変調され、９０°位相の異なる２つの信号に分離される。分離された２つの信号は、自動利得制御増幅回路３１４ｃ，３１４ｄで増幅され、低周波通過フィルタ３５１ｃ，３５１ｄにより不要周波数成分を減衰された後、それぞれ直交変調器を構成するミキサ３０３ｃ，３０３ｄに入力される。発振器制御回路３０４によって制御される本発明の発振器３０５が出力するＲＦ局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ｃ，３０３ｄに入力される。二個のミキサ３０３ｃ，３０３ｄの出力は、加算回路３５２で足し合わされてＲＦ直交変調信号となる。ＲＦ直交変調信号は、自動利得制御増幅回路３１４ｅで増幅され、帯域通過フィルタ３３３により不要周波数成分を減衰された後、電力増幅器である高出力増幅器３１０で増幅され、アンテナ回路３４１を介してアンテナ３０１へ送られ、送信される。
【０３３６】
本実施の形態では、第１〜第２４の実施の形態のいずれかの発振器を発振器３０５，３１７に用いることで、発振器の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ダイレクトコンバーション形式の無線送受信機の製作コストを低くすることができるだけでなく、低位相雑音化により送信と受信のＥＶＭを低減できる。また、消費電流の小さい発振器であるため、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【０３３７】
また、発振器３０５には、集積化に適した本発明のＬＣ共振回路が採用されている。従って、図７６において、低雑音増幅回路３０２から自動利得制御増幅回路３１４ａ，３１４ｂに至る受信側、自動利得制御増幅回路３１４ｃ，３１４ｄから自動利得制御増幅回路３１４ｅに至る送信側、並びに発振器制御回路３０４及び発振器３０５による送受信回路は、同一半導体基板に形成した半導体装置、即ちＲＦ−ＩＣ（ＲＦ−Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ）３４６として容易に構成することができる。更に、発振器３０５は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、上記ＲＦ−ＩＣ３４６は、例えば、複数の周波数帯域を使用する複数の通信方式に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【０３３８】
（第２９の実施の形態）
図７７に、本発明の発振器を含んで成る情報機器による第２９の実施の形態を示す。本実施の形態の情報機器は、ダイレクトコンバーション形式の無線送受信機である。受信時、アンテナ３０１で受信され、アンテナ回路３４１を通った受信信号は、帯域通過フィルタ３３０により不要周波数成分を減衰された後、低雑音増幅回路３０２で増幅されてから、２個のミキサ３０３ａ，３０３ｂに入力される。発振器制御回路３０４によって制御される本発明の発振器３０５が出力する局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ａ，３０３ｂに入力される。二個のミキサ３０３ａ，３０３ｂの出力において搬送波周波数が零周波数に下げられ、低周波通過フィルタ３５１ａ，３５１ｂにより不要周波数成分が減衰された後、自動利得制御増幅回路３１４ａ，３１４ｂで増幅される。自動利得制御増幅回路３１４ａ，３１４ｂの出力は、ベースバンド回路３１６に伝送され、復調回路３０８で受信ベースバンド信号として取り出される。
【０３３９】
送信時、送信ベースバンド回路の出力するベースバンド信号は、変調回路３１５を用いて変調され、９０°位相の異なる２つの信号に分離される。分離された２つの信号は、それぞれミキサ３０３ｇ，３０３ｈに入力される。発振器制御回路３０４によって制御される本発明の発振器３１７が出力するＩＦ局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ｇ，３０３ｈに入力される。二個のミキサ３０３ｇ，３０３ｈの出力は、加算回路３５２で足し合わされＩＦ直交変調信号となる。ＩＦ直交変調信号は、位相比較器（ＰＤ）３２０でミキサ３０３ｋの出力信号と位相が比較される。位相比較器３２０の出力信号は、ループフィルタ３１９を通して、本発明の送信用発振器３１８の周波数制御端子に入力される。ミキサ３０３ｋには、発振器３１８の出力信号と発振器３０５のＲＦ局部発振信号とが入力され、ミキサ３０３ｋの出力信号が上記のように位相比較器３２０に入力される。その結果、発振器３１８からＲＦ直交変調信号が出力される。ＲＦ直交変調信号は、高出力増幅器３１０で増幅され、帯域通過フィルタ３３４により不要周波数成分が減衰された後、アンテナ回路３４１を介してアンテナ３０１へ送られ、送信される。
【０３４０】
本実施の形態では、第１〜第２４の実施の形態のいずれかの発振器を発振器３０５，３１７，３１８に用いることで、発振器の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ダイレクトコンバージョン形式の無線送受信機の製作コストを低くすることができるだけでなく、低位相雑音化により送信と受信のＥＶＭを低減できる。また、消費電流の小さい発振器であるため、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【０３４１】
また、発振器３０５，３１７，３１８には、集積化に適した本発明のＬＣ共振回路が採用されている。従って、図７７において、低雑音増幅回路３０２から自動利得制御増幅回路３１４ａ，３１４ｂに至る受信側、ミキサ３０３ｇ，３０３ｈから発振器３１８に至るループフィルタ３１９を除いた送信側、並びに発振器制御回路３０４及び発振器３０５，３１７，３１８による送受信回路は、同一半導体基板に形成した半導体装置、即ちＲＦ−ＩＣ３４７として容易に構成することができる。更に、発振器３０５，３１７，３１８は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、上記ＲＦ−ＩＣ３４７は、例えば、複数の周波数帯域を使用する複数の通信規格に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【０３４２】
（第３０の実施の形態）
図７８に、本発明の発振器を含んで成る情報機器による第３０の実施の形態を示す。本実施の形態の情報機器は、ヘテロダイン形式の無線送受信機である。受信時、アンテナ３０１で受信され、スイッチ３０９を通った受信信号は、帯域通過フィルタ３３０により不要周波数成分を減衰された後、低雑音増幅回路３０２で増幅され、ミキサ３０３ｉに入力される。発振器制御回路３０４によって制御される本発明の発振器３０５が出力するＲＦ局部発振信号はミキサ３０３ｉに入力される。ミキサ３０３ｉの出力において受信信号の搬送波周波数が下げられ、中間周波数の受信信号が得られる。ミキサ３０３ｉの出力信号は、帯域通過フィルタ３３５により不要周波数成分を減衰され、自動利得制御増幅回路３１４で増幅された後、２個のミキサ３０３ｅ，３０３ｆに入力される。発振器制御回路３０４によって制御される本発明の発振器３１７が出力するＩＦ局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ｅ，３０３ｆに入力される。２個のミキサ３０３ｅ，３０３ｆの出力は、ベースバンド回路３１６に伝送され、復調回路３０８で受信ベースバンド信号として取り出される。
【０３４３】
送信時、ベースバンド回路３１６が出力する送信ベースバンド信号は、変調回路３１５によって変調され、９０°位相の異なる２つの信号に分離される。分離された２つの信号は、それぞれミキサ３０３ｇ，３０３ｈに入力される。発振器制御回路３０４によって制御される本発明の発振器３１７が出力するＩＦ局部発振信号は二つに分岐され、９０°（π／２）の位相差を付けてそれぞれミキサ３０３ｇ，３０３ｈに入力される。二個のミキサ３０３ｇ，３０３ｈの出力は、加算回路３５２で足し合わされてＩＦ直交変調信号となる。ＩＦ直交変調信号は、自動利得制御増幅回路３１４ｃで増幅され、帯域通過フィルタ３３６により不要周波数成分を減衰された後、ミキサ３０３ｊに入力される。発振器制御回路３０４によって制御される本発明の発振器３０５が出力するＲＦ局部発振信号は、ミキサ３０３ｊに入力される。ミキサ３０３ｊの出力は自動利得制御増幅回路３１４ｅで増幅され、帯域通過フィルタ３３３で不要周波数成分が減衰された後、高出力増幅器３１０で増幅され、スイッチ３０９を介してアンテナ３０１へ送られ、送信される。
【０３４４】
本実施の形態では、第１〜第２４の実施の形態のいずれかの発振器を発振器３０５，３１７に用いることで、発振器の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、ヘテロダイン形式の無線送受信機の製作コストを低くすることができるだけでなく、低位相雑音化により送信と受信のＥＶＭを低減できる。また、消費電流の小さい発振器であるため、ダイレクトコンバーション形式の無線送受信機の消費電流を小さくすることができる。
【０３４５】
また、発振器３０５，３１７には、集積化に適した本発明のＬＣ共振回路が採用されている。従って、図７８において、低雑音増幅回路３０２からミキサ３０３ｅ，３０３ｆに至る帯域通過フィルタ３３５を除く受信側、ミキサ３０３ｇ，３０３ｈから自動利得制御増幅回路３１４ｅに至る帯域通過フィルタ３３６を除く送信側、並びに発振器制御回路３０４及び発振器３０５，３１７による送受信回路は、同一半導体基板に形成した半導体装置、即ちＲＦ−ＩＣ３４８として容易に構成することができる。更に、発振器３０５，３１７は、発振周波数可変範囲が広く、しかも位相雑音が少ない。従って、上記ＲＦ−ＩＣ３４８は、例えば、複数の周波数帯域を使用する複数の通信方式に一台で対応するマルチバンド・マルチモード無線送受信機に適用して好適である。
【０３４６】
（第３１の実施の形態）
図７９に、本発明の発振器を含んで成る情報機器による第３１の実施の形態を示す。本実施の形態の情報機器は、パルスレーダ形式の無線レーダ送受信機である。送信時、本発明の発振器（ＶＣＯ）３１８の出力信号は、鋸歯状波発生器（ＳＬＷＧ）３２４の出力により開閉するオン／オフ変調器（ＯＮ／ＯＦＦ  ＭＯＤ）３２１で変調され、スイッチ（ＳＷ）３０９を介してアンテナ（ＡＮＴ）３０１から送信される。
【０３４７】
受信時、アンテナ３０１で受信され、スイッチ３０９を通った受信信号は、低雑音増幅回路３０２で増幅され、検波器（ＷＤＴ）３２２で検波される。検波された信号は、ビデオ増幅器（ＶＡＭＰ）３２３で増幅され、表示装置（ＭＮＴ）３２５の画面に表示される。
【０３４８】
本実施の形態では、第１〜第２４の実施の形態のいずれかの発振器を発振器３１８に用いることで、発振器の発振周波数可変範囲を広帯域化し、かつ低電流で位相雑音を低くすることができる。そのため、広帯域化によって許容できる阻止ばらつきの範囲が広がるため歩留りが向上し、かつ複数のアプリケーションや通信方式に対応可能になることにより、パルスレーダ形式の無線レーダ送受信機の製作コストを低くすることができるだけでなく、低位相雑音化により送信信号の純度が向上し受信の感度も向上できる。また、消費電流の小さい発振器であるため、パルスレーダ形式の無線レーダ送受信機の消費電流を小さくすることができる。
【０３４９】
なお、第１〜第３１の実施の形態によって得られる効果は、その要素回路にバイポーラトランジスタを用いた場合とＭＯＳトランジスタを用いた場合のみに発生するものではなく、電界効果トランジスタ、ヘテロ接合バイポーラトランジスタ、高電子移動度トランジスタに置き換えても同様の効果が得られること、そしてデバイスのＰ型半導体とＮ型半導体を入れ替えても同様の効果が得られることは言うまでもない。
【０３５０】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０３５１】
本発明は、低電流で広帯域において低位相雑音特性を得るための電圧制御発振器、及びそれを用いた、高速シリアル伝送システム、ヘテロダイン形式の無線受信機、ダイレクトコンバーション形式の無線受信機、ダイレクトコンバーション形式の無線送受信機、ヘテロダイン形式の無線送受信機、パルスレーダ形式の無線レーダ送受信機などの情報機器に用いて有効である。
【符号の説明】
【０３５２】
＜図１〜図４８の符号の説明＞
１…負性コンダクタンス生成回路、１０…ＬＣ共振回路、Ｌ１１、Ｌ１２，Ｌ２１，Ｌ２２…インダクタ、ＣＶ１、ＣＶ１１，ＣＶ１２，ＣＶ２，ＣＶ２１，ＣＶ２２…微調容量、ＣＭ１０１〜ＣＭ１０Ｋ、ＣＭ２０１〜ＣＭ２０Ｋ…トリミング容量、ＣＭ１，ＣＭ２、ＣＭ１１，ＣＭ１２，ＣＭ２１、ＣＭ２２…容量バンク、４１１、４１２…ｐｎ接合容量、７１１〜７１Ｋ，７２１〜７２Ｋ、７３１，７３２、ＣＭ１１１〜ＣＭ１１Ｎ、ＣＭ１２１〜ＣＭ１２Ｎ、ＣＭ２１１〜ＣＭ２１Ｎ、ＣＭ２２１〜ＣＭ２２Ｎ…ＭＯＳ容量、５１１，５１２，５２１，５２２、５３１〜５３Ｋ、５４１〜５４Ｋ、５５１〜５５Ｋ、５６１〜５６Ｋ、５７１，５７２…固定容量、２０２…マルチプレクサ、２０３…ＭＵＸコア回路、２０５，２１３…発振器、２０６…クロック制御回路、２１５…デマルチプレクサ、３０１…アンテナ、３０２…低雑音増幅回路、３０３…ミキサ、３０４…発振器制御回路、３０５，３１７，３１８…発振器、３０８…復調回路、３０９…スイッチ、３１０…高出力増幅器、３１４…自動利得制御増幅回路、３１５…変調回路、３１６…ベースバンド回路部、３２０…位相比較器、３２１…オン／オフ変調器、３２２…検波器、３２３…ビデオ増幅器、３２４…鋸歯状波発生装置、３２５…表示装置、３４６，３４７，３４８…ＲＦ−ＩＣ、ＩＣＳ，ＩＣＳＭ，Ｉ１１，Ｉ２１，Ｉ２２…電流源、Ｉ１，Ｉ２…交流電流、Ｖ１，Ｖ２…電圧端子、ＶＩＮ…交流信号入力端子、ＡＣＧＮＤ…交流接地端子、ＶＢ１，ＶＢ２，ＶＢ３，ＶＢ４…バイアス電圧、Ｌ１，Ｌ２，Ｌ１１，Ｌ１２，Ｌ２１，Ｌ２２…インダクタ、ＬＶ１…可変インダクタ、Ｍ…相互インダクタンス、Ｃ１１，Ｃ１２，Ｃ２１，Ｃ２２，Ｃ３１，Ｃ３２…容量、Ｑ１〜Ｑ３，Ｑ３１，Ｑ３２…ＮＰＮトランジスタ、ＮＭ１〜ＮＭ３，ＮＭ３１，ＮＭ３２…ＮＭＯＳトランジスタ、ＰＭ１，ＰＭ２…ＰＭＯＳトランジスタ、ＶＣＯＮＴ…周波数制御端子、ＶＣＯＮＴ…制御電圧、ＶＴＲＭ１１〜ＶＴＲＭ１Ｋ、ＶＴＲＭ１１〜ＶＴＲＭ１Ｎ、ＶＴＲＭ２１〜ＶＴＲＭ２Ｎ…周波数トリミング端子、ＳＷ１１〜ＳＷ１Ｋ，ＳＷ２１〜ＳＷ２Ｋ…スイッチ。
【０３５３】
＜図４９〜図８７の符号の説明＞
１０，１１，１２…負性コンダクタンス生成回路、２０，２１，２２…共振回路、３０，３１，３２…信号処理回路、４０…インピーダンス制御回路、Ｌ１，Ｌ２…インダクタ、ＬＶ１，ＬＶ２…可変インダクタ、ＣＶ１，ＣＶ２…周波数微調整用容量、ＣＢ１，ＣＢ２…容量バンク、ＮＧＰＭ１，ＮＧＰＭ２…可変負性コンダクタンス生成部、ＮＧＢ１…負性コンダクタンス生成部、２０１，２１７…端子、２０２…マルチプレクサ、２０３…ＭＵＸコア回路、２０５，２１３…発振器、２０６，２１４…クロック制御回路、２０７…駆動装置、２１２…増幅器、２１５…デマルチプレクサ、２１６…ＤＥＭＵＸコア回路、３０１…アンテナ、３０２…低雑音増幅回路、３０３（ａ〜ｋ）…ミキサ、３０４…発振器制御回路、３０５，３１７，３１８…発振器、３０６（ａ，ｂ），３３０，３３３，３３４，３３５，３３６…帯域通過フィルタ、３０７（ａ，ｂ）…ＩＦ増幅回路、３０８…復調回路、３０９…スイッチ、３１０…高出力増幅器、３１４（ａ〜ｅ）…自動利得制御増幅回路、３１５…変調回路、３１６…ベースバンド回路、３１９…ループフィルタ、３２０…位相比較器、３２１…オン／オフ変調器、３２２…検波器、３２３…ビデオ増幅器、３２４…鋸歯状波発生器、３２５…表示装置、３４１…アンテナ回路、３４６，３４７，３４８…ＲＦ−ＩＣ、３５１（ａ〜ｄ）…低周波通過フィルタ、３５２…加算回路、ＣＳ１…電流源、Ｖ１，Ｖ２…電圧端子、Ｃ１，Ｃ２…容量、Ｄ１１〜Ｄ１Ｋ，Ｄ２１〜Ｄ２Ｋ，Ｄ３１〜Ｄ３Ｋ…ダイオード、Ｒ１１〜Ｒ１Ｋ，Ｒ２１〜Ｒ２Ｋ，Ｒ３１〜Ｒ３Ｋ…抵抗器、Ｑ１，Ｑ２…ＮＰＮトランジスタ、ＮＭ１，ＮＭ２…ＮＭＯＳトランジスタ、ＰＭ１，ＰＭ２，ＰＭＳ１１〜ＰＭＳ１Ｋ，ＰＭＳ２１〜ＰＭＳ２Ｋ，ＰＭＳ３１〜ＰＭＳ３Ｋ，ＳＷＰＭ１１１〜ＳＷＰＭ１１Ｋ，ＳＷＰＭ１２１〜ＳＷＰＭ１２Ｋ，ＳＷＰＭ２１１〜ＳＷＰＭ２１Ｋ，ＳＷＰＭ２２１〜ＳＷＰＭ２２Ｋ，ＳＷＰＭ３１１〜ＳＷＰＭ３１Ｋ，ＳＷＰＭ４１１〜ＳＷＰＭ４１Ｋ，ＳＷＰＭ５１１〜ＳＷＰＭ５１Ｋ，ＳＷＰＭ５２１〜ＳＷＰＭ５２Ｋ，ＳＷＰＭ６１１〜ＳＷＰＭ６１Ｋ…ＰＭＯＳトランジスタ、ＳＷ１１１〜ＳＷ１１Ｋ，ＳＷ１２１〜ＳＷ１２Ｋ，ＳＷ２１１〜ＳＷ２１Ｋ，ＳＷ２２１〜ＳＷ２２Ｋ，ＳＷ３１１〜ＳＷ３１Ｋ，ＳＷ４１１〜ＳＷ４１Ｋ，ＳＷ５１１〜ＳＷ５１Ｋ，ＳＷ５２１〜ＳＷ５２Ｋ，ＳＷ６１１〜ＳＷ６１Ｋ…スイッチ。
【図１】
0005553855.tif 000019
【図２Ａ】
0005553855.tif 000020
【図２Ｂ】
0005553855.tif 000021
【図２Ｃ】
0005553855.tif 000022
【図３】
0005553855.tif 000023
【図４】
0005553855.tif 000024
【図５】
0005553855.tif 000025
【図６】
0005553855.tif 000026
【図７】
0005553855.tif 000027
【図８】
0005553855.tif 000028
【図９】
0005553855.tif 000029
【図１０】
0005553855.tif 000030
【図１１】
0005553855.tif 000031
【図１２】
0005553855.tif 000032
【図１３】
0005553855.tif 000033
【図１４】
0005553855.tif 000034
【図１５】
0005553855.tif 000035
【図１６】
0005553855.tif 000036
【図１７】
0005553855.tif 000037
【図１８】
0005553855.tif 000038
【図１９】
0005553855.tif 000039
【図２０】
0005553855.tif 000040
【図２１】
0005553855.tif 000041
【図２２】
0005553855.tif 000042
【図２３】
0005553855.tif 000043
【図２４】
0005553855.tif 000044
【図２５】
0005553855.tif 000045
【図２６】
0005553855.tif 000046
【図２７】
0005553855.tif 000047
【図２８】
0005553855.tif 000048
【図２９】
0005553855.tif 000049
【図３０】
0005553855.tif 000050
【図３１】
0005553855.tif 000051
【図３２】
0005553855.tif 000052
【図３３】
0005553855.tif 000053
【図３４】
0005553855.tif 000054
【図３５】
0005553855.tif 000055
【図３６】
0005553855.tif 000056
【図３７】
0005553855.tif 000057
【図３８】
0005553855.tif 000058
【図３９】
0005553855.tif 000059
【図４０】
0005553855.tif 000060
【図４１】
0005553855.tif 000061
【図４２】
0005553855.tif 000062
【図４３】
0005553855.tif 000063
【図４４】
0005553855.tif 000064
【図４５】
0005553855.tif 000065
【図４６】
0005553855.tif 000066
【図４７】
0005553855.tif 000067
【図４８】
0005553855.tif 000068
【図４９】
0005553855.tif 000069
【図５０】
0005553855.tif 000070
【図５１】
0005553855.tif 000071
【図５２】
0005553855.tif 000072
【図５３】
0005553855.tif 000073
【図５４】
0005553855.tif 000074
【図５５】
0005553855.tif 000075
【図５６】
0005553855.tif 000076
【図５７】
0005553855.tif 000077
【図５８】
0005553855.tif 000078
【図５９】
0005553855.tif 000079
【図６０】
0005553855.tif 000080
【図６１】
0005553855.tif 000081
【図６２】
0005553855.tif 000082
【図６３】
0005553855.tif 000083
【図６４】
0005553855.tif 000084
【図６５】
0005553855.tif 000085
【図６６】
0005553855.tif 000086
【図６７】
0005553855.tif 000087
【図６８】
0005553855.tif 000088
【図６９】
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【図７０】
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【図７１】
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【図７２】
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【図７３】
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【図７４】
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【図７５】
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【図７６】
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【図７７】
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【図７８】
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【図７９】
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【図８０】
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【図８１】
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【図８２】
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【図８３】
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【図８４】
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【図８５】
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【図８６】
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【図８７】
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