(57)【特許請求の範囲】
【請求項１】
１つの着目サンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数Ｍ個の組み合わせのそれぞれについて、前記１つの着目サンプルの入力データに対する等化計算を実行してＭ個の計算値を求める回路を複数Ｌ個含み、時間軸上に並ぶＬ個のサンプルの入力データのそれぞれに対して前記等化計算を並列に実行するＬ個の等化計算回路と、
前記Ｌ個のサンプルのうちの１つのサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記１つのサンプルの１つ前のサンプルに対する前記Ｍ個の計算値に応じて選択し並べることによりＭ個の論理値を生成する論理回路と、
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記Ｍ個の論理値のうちの１つを選択し、前記１つのサンプルの入力データに対するデータ判定値として出力する選択回路
を含むことを特徴とする判定帰還等化回路。
【請求項２】
前記論理回路を第１の論理回路として該第１の論理回路と同一の論理構成を有する第２の論理回路と、
第２の選択回路と
を更に含み、前記第２の論理回路は、前記１つのサンプルの１つ後のサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記第１の論理回路が生成する前記Ｍ個の論理値に応じて選択し並べることによりＭ個の論理値を生成し、前記第２の選択回路は、前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第２の論理回路が生成した前記Ｍ個の論理値のうちの１つを選択し、前記１つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする請求項１記載の判定帰還等化回路。
【請求項３】
前記第１の論理回路と同一の論理構成を有する第３の論理回路と、
第３の選択回路と
を更に含み、前記第３の論理回路は、前記１つのサンプルの２つ後のサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記第２の論理回路が生成する前記Ｍ個の論理値に応じて選択し並べることによりＭ個の論理値を生成し、前記第３の選択回路は、前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第３の論理回路が生成した前記Ｍ個の論理値のうちの１つを選択し、前記２つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする請求項２記載の判定帰還等化回路。
【請求項４】
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値を保持するデータ保持回路を更に含むことを特徴とする請求項１乃至３何れか一項記載の判定帰還等化回路。
【請求項５】
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記１つ前のサンプルに対する前記Ｍ個の計算値のうちの１つを選択し、前記１つ前のサンプルの入力データに対するデータ判定値として出力する選択回路を更に含むことを特徴とする請求項１乃至４何れか一項記載の判定帰還等化回路。
【請求項６】
前記Ｌ個のサンプルのうちの前記１つ前のサンプルとは異なる１つのサンプルに対する前記Ｍ個の計算値のうちの１つを、前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて選択し、前記異なる１つのサンプルの入力データに対するデータ判定値として出力する選択回路を更に含むことを特徴とする請求項１乃至５何れか一項記載の判定帰還等化回路。
【請求項７】
前記論理回路と前記選択回路との間に設けられ、クロックに同期して前記Ｍ個の論理値を保持するデータ保持回路を更に含むことを特徴とする請求項１乃至６何れか一項記載の判定帰還等化回路。
【請求項８】
サンプリングクロックに同期して受信データをサンプリングするサンプリング回路と、
前記サンプリング回路によりサンプルされた受信データを逆多重化する逆多重化回路と、
前記逆多重化回路が出力する時間軸上に並ぶＬ個のサンプルの入力データを受け取りデータ判定する判定帰還等化回路と、
前記サンプルされた受信データに基づいて前記サンプリングクロックの位相を調整する位相調整回路と
を含み、前記判定帰還等化回路は、
１つの着目サンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数Ｍ個の組み合わせのそれぞれについて、前記１つの着目サンプルの入力データに対する等化計算を実行してＭ個の計算値を求める回路を複数Ｌ個含み、前記Ｌ個のサンプルの入力データのそれぞれに対して前記等化計算を並列に実行するＬ個の等化計算回路と、
前記Ｌ個のサンプルのうちの１つのサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記１つのサンプルの１つ前のサンプルに対する前記Ｍ個の計算値に応じて選択し並べることによりＭ個の論理値を生成する論理回路と、
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記Ｍ個の論理値のうちの１つを選択し、前記１つのサンプルの入力データに対するデータ判定値として出力する選択回路
を含むことを特徴とする受信回路。
【請求項９】
前記論理回路を第１の論理回路として該第１の論理回路と同一の論理構成を有する第２の論理回路と、
第２の選択回路と
を更に含み、前記第２の論理回路は、前記１つのサンプルの１つ後のサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記第１の論理回路が生成する前記Ｍ個の論理値に応じて選択し並べることによりＭ個の論理値を生成し、前記第２の選択回路は、前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第２の論理回路が生成した前記Ｍ個の論理値のうちの１つを選択し、前記１つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする請求項８記載の受信回路。
【請求項１０】
１つの着目サンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数Ｍ個の組み合わせのそれぞれについて、前記１つの着目サンプルの入力データに対する等化計算を実行してＭ個の計算値を求める計算を、時間軸上に並ぶＬ個のサンプルの入力データのそれぞれに対して並列に実行し、
前記Ｌ個のサンプルのうちの１つのサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記１つのサンプルの１つ前のサンプルに対する前記Ｍ個の計算値に応じて選択し並べることによりＭ個の論理値を生成し、
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記Ｍ個の論理値のうちの１つを選択し、前記１つのサンプルの入力データに対するデータ判定値として出力する
各段階を含むことを特徴とする判定帰還等化処理方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に等化回路、受信回路、及び等化処理方法に関し、詳しくは判定帰還等化回路、受信回路、及び判定帰還等化処理方法に関する。
【背景技術】
【０００２】
通信基幹向け装置やサーバ等の情報処理機器の性能向上のためには、装置内外での信号送受信のデータレートを高速化することが望まれる。しかしながら、データレートの高速化に伴い、伝送線路における信号損失が増大し、受信信号波形が劣化してしまう。受信回路では、劣化したデータを補償して適切なタイミングで判定し、データとクロックとを復元する。
【０００３】
受信回路では、劣化した信号を等化回路により補償することにより、受信感度の劣化を防いでいる。等化回路としては、出力データの値が−１又は＋１の何れであるのかを判定し、その結果をフィードバックする構成である判定帰還等化回路（ＤＦＥ: Decision Feedback Equalizer）が広く用いられている。判定帰還等化回路においては、−１又は＋１の判定結果のみを帰還しているので、入力データ信号におけるノイズ成分が増幅されない。
【０００４】
Ｎタップの判定帰還等化回路では、現在のサンプルの入力データをｘｎ、入力データｘｎの判定結果をｄｎ、ｉサンプル前の判定結果をｄｎ−ｉとすると、以下の計算を回路により実行して値ｙｎを求める。
【０００５】
ｙｎ＝ｃ０ｘｎ−ｃ１ｄｎ−１−ｃ２ｄｎ−２−・・・−ｃＮｄｎ−Ｎ
ここで、ｃ０乃至ｃＮは等化計算の係数である。この計算により求めた値ｙｎが所定の閾値以上であるか否かに応じて−１又は＋１の何れかの値を判定値として出力することにより、入力データｘｎの判定結果ｄｎを求める。
【０００６】
上記のようなＮタップの判定帰還等化回路では、１サンプル前の判定結果を含む過去の判定結果ｄｎ−１乃至ｄｎ−Ｎから等化計算を行い更に現在の入力データを判定する処理を、１サイクル以内に行なうことになる。判定帰還等化回路では、この判定結果のフィードバックパスがクリティカルパスとなり、高速化が困難であるという問題がある。
【０００７】
そこで投機的な処理を行なうＳｐｅｃｕｌａｔｉｖｅ−ＤＦＥが提案されている（例えば特許文献１）。例えば１タップ構成のＳｐｅｃｕｌａｔｉｖｅ−ＤＦＥでは、１サンプル前の判定データが−１であった場合と＋１であった場合の２つの場合について、事前に等化計算を行なう。即ち、現在の入力データｘｎに対して、ｙｎ＝ｃ０ｘｎ−ｃ１ｄｎ−１の計算を、ｄｎ−１が−１の場合のｙｎと＋１の場合のｙｎとの２つの場合について計算しておく。この計算は、１サンプル前の判定データｄｎ−１が確定する前に実行することができる。その後、１サンプル前の判定データｄｎ−１が確定した時点で、ｄｎ−１が−１の場合のｙｎと＋１の場合のｙｎとの何れか一方を、ｄｎ−１の確定値に応じて選択する。このような投機的な処理により、動作速度を向上することができる。
【０００８】
一般にデジタル回路では、データ伝送速度の高速化に対して回路の動作速度が同等に増加しない場合、並列数を増やすことにより、回路の動作速度を増加させなくとも高データレートでの信号処理が可能となる。同様に、入力データを逆多重化したＬ個の並列データの各々に対してＳｐｅｃｕｌａｔｉｖｅ−ＤＦＥを用いることにより、更に高データレートでの信号処理を実現することが考えられる。しかしながら、入力データを逆多重化したＬ個の並列データは時間方向に因果関係があるので、Ｓｐｅｃｕｌａｔｉｖｅ−ＤＦＥを適用した場合、過去の判定結果を基に現在の判定結果を選択するためのセレクタを、Ｌ個の並列処理間でＬ段に縦続接続することになる。その結果、並列数と等しい数のＬ回のセレクタ動作を１サイクル内に実行する必要がある。並列化の数を増加すればその分セレクタの縦続接続の段数が増加するので、１サイクル内に処理可能なセレクタ動作の回数分しか、並列化できないことになる。
【０００９】
また一般にデジタル回路では、信号処理の途中にフリップフロップ回路などの同期回路を挿入して複数サイクルに処理を分割（パイプラインレジスタによる分割）することにより、回路の動作速度を増加させなくとも高データレートでの信号処理が可能となる。しかしながら、上記の並列処理の構成では、Ｌ回のセレクタ動作により最終的に決定された判定結果を、次のサイクルの入力としてフィードバックする必要がある。従って、Ｌ段のセレクタの段と段との間にフリップフリップ回路を挿入し、複数サイクルに処理を分割することは不可能である。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００７−２７４０２２号公報
【特許文献２】特開平８−１１６２９７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以上を鑑みると、入力データを逆多重化したＬ個の並列データに対して高速処理可能な判定帰還等化回路、受信回路、及び判定帰還等化処理方法が望まれる。
【課題を解決するための手段】
【００１２】
判定帰還等化回路は、１つの着目サンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数Ｍ個の組み合わせのそれぞれについて、前記１つの着目サンプルの入力データに対する等化計算を実行してＭ個の計算値を求める回路を複数Ｌ個含み、時間軸上に並ぶＬ個のサンプルの入力データのそれぞれに対して前記等化計算を並列に実行するＬ個の等化計算回路と、前記Ｌ個のサンプルのうちの１つのサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記１つのサンプルの１つ前のサンプルに対する前記Ｍ個の計算値に応じて選択し並べることによりＭ個の論理値を生成する論理回路と、前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記Ｍ個の論理値のうちの１つを選択し、前記１つのサンプルの入力データに対するデータ判定値として出力する選択回路を含む。
【００１３】
受信回路は、サンプリングクロックに同期して受信データをサンプリングするサンプリング回路と、前記サンプリング回路によりサンプルされた受信データを逆多重化する逆多重化回路と、前記逆多重化回路が出力する時間軸上に並ぶＬ個のサンプルの入力データを受け取りデータ判定する判定帰還等化回路と、前記サンプルされた受信データに基づいて前記サンプリングクロックの位相を調整する位相調整回路とを含み、前記判定帰還等化回路は、１つの着目サンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数Ｍ個の組み合わせのそれぞれについて、前記１つの着目サンプルの入力データに対する等化計算を実行してＭ個の計算値を求める回路を複数Ｌ個含み、前記Ｌ個のサンプルの入力データのそれぞれに対して前記等化計算を並列に実行するＬ個の等化計算回路と、前記Ｌ個のサンプルのうちの１つのサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記１つのサンプルの１つ前のサンプルに対する前記Ｍ個の計算値に応じて選択し並べることによりＭ個の論理値を生成する論理回路と、前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記Ｍ個の論理値のうちの１つを選択し、前記１つのサンプルの入力データに対するデータ判定値として出力する選択回路を含む。
【００１４】
判定帰還等化処理方法は、１つの着目サンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数Ｍ個の組み合わせのそれぞれについて、前記１つの着目サンプルの入力データに対する等化計算を実行してＭ個の計算値を求める計算を、時間軸上に並ぶＬ個のサンプルの入力データのそれぞれに対して並列に実行し、前記Ｌ個のサンプルのうちの１つのサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記１つのサンプルの１つ前のサンプルに対する前記Ｍ個の計算値に応じて選択し並べることによりＭ個の論理値を生成し、前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記Ｍ個の論理値のうちの１つを選択し、前記１つのサンプルの入力データに対するデータ判定値として出力する各段階を含む。
【発明の効果】
【００１５】
少なくとも１つの実施例によれば、着目サンプルに対する複数個の等化処理計算値を１つ前のサンプルに対する計算値に応じて選択し並べることにより複数個の論理値を生成し、これらの論理値のうちの１つを２サンプル以上過去のデータ判定値に応じて選択する。これにより、着目サンプルの入力データに対するデータ判定値を、直前のデータ判定値を用いずに決定することができる。従って、入力データを逆多重化したＬ個の並列データに対して高速処理が可能となる。
【図面の簡単な説明】
【００１６】
【図１】Ｌ個のサンプルの入力データに対して並列に等化処理を実行する並列型の判定帰還等化回路の一例を示す図である。
【図２】等化計算回路の一例を示す図である。
【図３】図１に示す判定帰還等化回路において１タップ構成とした場合の回路の一例を示す図である。
【図４】図３に示す判定帰還等化回路の１行目及び２行目の論理演算及び選択動作部分を抽出して示す図である。
【図５】図４に示す判定帰還等化回路の１行目及び２行目におけるデータ判定値の計算を示す論理値表である。
【図６】論理回路の入出力関係を示す真理値表である。
【図７】論理回路の一例を示す図である。
【図８】図３に示す判定帰還等化回路の２行目及び３行目の論理演算及び選択動作部分を抽出して示す図である。
【図９】図８に示す判定帰還等化回路の２行目及び３行目におけるデータ判定値の計算を示す論理値表である。
【図１０】論理回路の入出力関係を示す真理値表である。
【図１１】論理回路の一例を示す図である。
【図１２】図１に示す判定帰還等化回路において２タップ構成とした場合の１行目及び２行目の論理演算及び選択動作部分を抽出して示す図である。
【図１３】図１２に示す判定帰還等化回路の１行目及び２行目におけるデータ判定値の計算を示す論理値表である。
【図１４】論理回路の入出力関係を示す真理値表である。
【図１５】論理回路の一例を示す図である。
【図１６】論理回路の出力を求める手順を示すフローチャートである。
【図１７】比較例としての並列型の判定帰還等化回路の一例を１タップの場合について示す図である。
【図１８】図１７の判定帰還等化回路の選択動作を示すタイミング図である。
【図１９】図１に示す並列型の判定帰還等化回路の一実施形態を１タップの場合について示す図である。
【図２０】図１９の判定帰還等化回路の選択動作を示すタイミング図である。
【図２１】図１に示す並列型の判定帰還等化回路の別の実施形態を１タップの場合について示す図である。
【図２２】図２１の判定帰還等化回路の選択動作を示すタイミング図である。
【図２３】図１に示す並列型の判定帰還等化回路の更に別の実施形態を１タップの場合について示す図である。
【図２４】図２３の判定帰還等化回路の選択動作を示すタイミング図である。
【図２５】縦続接続される複数の論理回路の途中にフリップフロップを挿入して複数サイクルに処理を分割した回路を示す図である。
【図２６】並列型の判定帰還等化回路の更に別の実施形態を示す図である。
【図２７】２並列でＮ＝２の判定帰還等化回路を示す図である。
【図２８】受信回路の一例を示す図である。
【図２９】受信回路の別の一例を示す図である。
【発明を実施するための形態】
【００１７】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１８】
図１は、Ｌ個のサンプルの入力データに対して並列に等化処理を実行する並列型の判定帰還等化回路の一例を示す図である。判定帰還等化回路は、等化計算回路１０−１乃至１０−Ｌ、データ判定回路１１−１乃至１１−Ｌ、論理回路１２−２乃至１２−Ｌ、データ保持回路（ＦＦ）１３−１乃至１３−Ｌ、選択回路（ＳＥＬ）１４−１乃至１４−Ｌ、及びデータ保持回路（ＦＦ）１５を含む。Ｌ個のサンプルの入力データｘ（ｎ−Ｌ＋１）、ｘ（ｎ−Ｌ＋２）、・・・、ｘ（ｎ−１）、ｘ（ｎ）は、時間軸上に並ぶＬ個のサンプル値であり、例えば受信回路において受信データをサンプリングして更に逆多重化したデータである。図１に示す判定帰還等化回路が等化処理を並列に実行することにより、Ｌ個のサンプルの入力データに対するＬ個のデータ判定値ｄ（ｎ−Ｌ＋１）、ｄ（ｎ−Ｌ＋２）、・・・、ｄ（ｎ−１）、ｄ（ｎ）が生成される。
【００１９】
等化計算回路１０−１乃至１０−Ｌは、時間軸上に並ぶＬ個のサンプルの入力データのそれぞれに対して等化計算を並列に実行する。この等化計算は、１つの着目サンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数Ｍ個の組み合わせのそれぞれについて、上記１つの着目サンプルの入力データに対する等化計算を実行し、投機的にＭ個の計算値を求める。図１にはｍタップ構成の例が示されており、過去のｍ個のサンプルの入力データに対するデータ判定値が取り得る２ｍ個の組み合わせのそれぞれについて、等化計算が実行される。等化計算の結果、等化計算回路１０−１乃至１０−Ｌの各々が２ｍ個の計算値（等化計算結果）を生成する。即ち、図１の例ではＭ＝２ｍとなる。なお判定値がバイナリの場合には、過去のｍ個のサンプルの入力データに対するデータ判定値が取り得る組み合わせの数は２ｍ個であるが、判定値が仮に３値である場合には組み合わせの数は３ｍ個となる。
【００２０】
データ判定回路１１−１乃至１１−Ｌはそれぞれ、各等化計算回路が生成したＭ個（＝２ｍ個）の計算値に対するデータ判定値を求める。具体的には、各計算値が所定の閾値以上であるか否かに応じて−１又は＋１の何れかの値を判定値として出力することにより、各サンプルに対する閾値判定後の２ｍ個の計算値を求める。閾値判定後の２ｍ個の計算値のうちの１つを、図１に示す論理回路１２−２乃至１２−Ｌ、データ保持回路１３−１乃至１３−Ｌ、及び選択回路１４−１乃至１４−Ｌ等により選択することにより、データ判定値を求めることになる。
【００２１】
図１において、適当に纏まった１つの機能に対して１つの回路を示してあるが、各回路の機能的な境界は物理的な回路の境界を示すものではない。例えば、各等化計算回路と各データ判定回路とを纏めて１つの等化計算回路として実装し、この１つの等化計算回路により等化計算を行なうと共にその結果をデータ判定して２ｍ個の計算値を生成してもよい。また等化計算機能とデータ判定機能とを１つの等化計算機能と考えて、この１つの等化計算機能により等化計算を行なうと共にその結果をデータ判定して２ｍ個の計算値を生成する、と考えてもよい。論理回路１２−２乃至１２−Ｌ、データ保持回路１３−１乃至１３−Ｌ、及び選択回路１４−１乃至１４−Ｌ等についても同様であり、各回路の機能的な境界は任意に選択可能であり、また各回路の機能的な境界が物理的な回路の境界を示すものではない。
【００２２】
論理回路１２−２乃至１２−Ｌは、互いに同一の論理構成を有する回路であってよい。論理回路１２−２は、１つのサンプルｘ（ｎ−Ｌ＋２）に対するＭ個（＝２ｍ個）の計算値のうちの幾つかの計算値を、上記１つのサンプルの１つ前のサンプルｘ（ｎ−Ｌ＋１）に対する２ｍ個の計算値に応じて選択し並べることにより、２ｍ個の論理値を生成する。この論理回路１２−２乃至１２−Ｌの構成及び論理演算については後述する。
【００２３】
選択回路１４−１乃至１４−Ｌは、サンプルｘ（ｎ−Ｌ＋１）より過去の１つ又は複数個（この例ではｍ個）のサンプルの入力データに対するデータ判定値ｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ−１］）に応じて、入力される２ｍ個の論理値のうちの１つを選択する。この選択された論理値が、対応するサンプルの入力データに対するデータ判定値ｄ（ｎ−Ｌ＋１）、ｄ（ｎ−Ｌ＋２）、・・・、ｄ（ｎ−１）、ｄ（ｎ）として出力される。ここで“ｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ−１］）”の表記は、添字がｎ−Ｌ−ｍ−１からｎ−Ｌまでのｍ個のデータ判定値を示す。なお選択回路１４−１の場合、入力される２ｍ個の論理値は、データ判定回路１１−１が出力する２ｍ個の計算値である。即ち、選択回路１４−１は、サンプルｘ（ｎ−Ｌ＋１）より過去のｍ個のサンプルの入力データに対するデータ判定値ｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ−１］）に応じて、サンプルｘ（ｎ−Ｌ＋１）に対する２ｍ個の計算値のうちの１つを選択する。それ以外の選択回路１４−２乃至１４−Ｌの場合、入力される２ｍ個の論理値は、それぞれ論理回路１２−２乃至１２−Ｌが出力する２ｍ個の論理値である。
【００２４】
データ保持回路１５は、複数ｍ個のフリップフロップを含んでよく、サンプルｘ（ｎ−Ｌ＋１）より過去の１つ又は複数個（この例ではｍ個）のサンプルの入力データに対するデータ判定値を保持する。データ保持回路１５は、クロック信号ｃｌｋのパルスエッジに同期してデータをラッチし、次のパルスエッジが到来するまでラッチしたデータを保持してよい。具体的には、あるクロックサイクルで計算されたデータ判定値ｄ（ｎ−Ｌ＋１）、ｄ（ｎ−Ｌ＋２）、・・・、ｄ（ｎ−１）、ｄ（ｎ）のうちのｍ個のデータ判定値ｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ−１］）を、次のクロックサイクルの開始時にデータ保持回路１５にラッチしてよい。このデータ保持回路１５が保持するデータ判定値ｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ−１］）が、次のクロックサイクルにおいて、選択回路１４−１乃至１４−Ｌによる選択動作の制御に用いられる。
【００２５】
データ保持回路１３−１は、データ判定回路１１−１と選択回路１４−１との間に設けられ、クロック信号ｃｌｋに同期して２ｍ個の計算値を保持する。またデータ保持回路１３−２乃至１３−Ｌはそれぞれ、論理回路１２−２乃至１２−Ｌと選択回路１４−２乃至１４−Ｌとの間に設けられ、クロック信号ｃｌｋに同期して２ｍ個の論理値を保持する。データ保持回路１３−１乃至１３−Ｌを設けることにより、選択回路１４−１乃至１４−Ｌによる選択動作を実行するクロックサイクルを、その前段の等化計算、データ判定計算、及び論理演算を実行するクロックサイクルから分離する。これにより、選択回路１４−１乃至１４−Ｌによる選択動作を、略1クロックサイクルかけて実行することが許されることになる。
【００２６】
サンプルｘ（ｎ−Ｌ＋２）に着目した場合、Ｓｐｅｃｕｌａｔｉｖｅ−ＤＦＥの原理に従えば、データ判定回路１１−２が出力する閾値判定後の２ｍ個の計算値の1つを、このサンプル以前のデータ判定値ｄ（［ｎ−Ｌ＋１：ｎ−Ｌ−ｍ］）に応じて選択すればよい。しかしながら、この着目サンプルの１つ前のサンプルｘ（ｎ−Ｌ＋１）のデータ判定値ｄ（ｎ−Ｌ＋１）を上記選択動作に使用しようとすると、選択回路１４−１の出力を選択回路１４−２に選択制御信号として印加することになる。その結果、選択回路１４−１及び１４−２が縦続接続された２段構成となってしまう。前述のように、選択回路が縦続接続されて複数段の構成になると、Ｌ個のサンプルの入力データｘ（ｎ−Ｌ＋１）、ｘ（ｎ−Ｌ＋２）、・・・、ｘ（ｎ−１）、ｘ（ｎ）に対する並列処理を、並列数に応じた速度で実行できなくなってしまう。
【００２７】
しかしながら、着目サンプルの１つ前のサンプルｘ（ｎ−Ｌ＋１）に対するデータ判定値を求めるために必要な情報は、データ保持回路１５が保持するデータ判定値ｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ−１］）及び着目サンプルの入力データｘ（ｎ−Ｌ＋１）のみである。即ち、着目サンプルの１つ前のサンプルｘ（ｎ−Ｌ＋１）のデータ判定値ｄ（ｎ−Ｌ＋１）が含む情報は、データ判定値ｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ−１］）及び入力データｘ（ｎ−Ｌ＋１）の情報以上のものはない。前述のように、着目サンプルｘ（ｎ−Ｌ＋２）の閾値判定後の２ｍ個の計算値の1つを選択するためには、データ判定値ｄ（［ｎ−Ｌ＋１：ｎ−Ｌ−ｍ］）が必要である。このデータ判定値ｄ（［ｎ−Ｌ＋１：ｎ−Ｌ−ｍ］）の含む情報は、ｄ（ｎ−Ｌ＋１）とｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ］）の情報であり、そのうちのｄ（ｎ−Ｌ＋１）の含む情報はｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ−１］）及び入力データｘ（ｎ−Ｌ＋１）の情報から求められる。従って、データ判定値ｄ（［ｎ−Ｌ＋１：ｎ−Ｌ−ｍ］）の含む情報は、ｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ−１］）及び入力データｘ（ｎ−Ｌ＋１）の情報以上ではない。
【００２８】
従って、着目サンプルｘ（ｎ−Ｌ＋２）の閾値判定後の２ｍ個の計算値の1つを選択するためには、ｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ−１］）及び入力データｘ（ｎ−Ｌ＋１）の情報があればよいことになる。図１においては論理回路１２−２が、入力データｘ（ｎ−Ｌ＋１）の情報に基づいて、着目サンプルｘ（ｎ−Ｌ＋２）の閾値判定後の２ｍ個の計算値の幾つかを取捨選択し且つ並べ替え、２ｍ個の論理値を求める。更に、選択回路１４−２が、ｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ−１］）の情報に基づいて、２ｍ個の論理値から1つを選択してデータ判定値として出力する。
【００２９】
他のサンプル点についても同様であり、例えば、着目サンプルｘ（ｎ）の閾値判定後の２ｍ個の計算値の1つを選択するためには、ｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ−１］）及び入力データｘ（ｎ−Ｌ＋１）乃至ｘ（ｎ−１）の情報があればよいことになる。論理回路１２−Ｌが、入力データｘ（ｎ−Ｌ＋１）乃至ｘ（ｎ−１）の情報に基づいて、着目サンプルｘ（ｎ）の閾値判定後の２ｍ個の計算値の幾つかを取捨選択し且つ並べ替え、２ｍ個の論理値を求める。更に、選択回路１４−Ｌが、ｄ（［ｎ−Ｌ：ｎ−Ｌ−ｍ−１］）の情報に基づいて、２ｍ個の論理値から1つを選択してデータ判定値として出力する。
【００３０】
図２は、等化計算回路の一例を示す図である。図１に示す等化計算回路１０−１乃至１０−Ｌの各々が図２に示す回路構成を有してよい。図２の等化計算回路は、積算器２１及び加算器２２−１乃至２２−Ｍを含む。ここでＭは、過去のｍ個のサンプルの入力データに対するデータ判定値が取り得る組み合わせの個数２ｍである。
【００３１】
前述のように、ｍタップの判定帰還等化回路では、現在のサンプルの入力データをｘｎ、入力データｘｎの判定結果をｄｎ、ｉサンプル前の判定結果をｄｎ−ｉとすると、以下の計算を回路により実行して値ｙｎを求める。
【００３２】
ｙｎ＝ｃ０ｘｎ−ｃ１ｄｎ−１−ｃ２ｄｎ−２−・・・−ｃｍｄｎ−ｍ        （１）
過去のｍ個のサンプルの入力データに対するデータ判定値が取り得る２ｍ個の組み合わせのそれぞれについて、上記のｙｎを計算することになる。積算器２１は、入力データｘｎをｃ０倍することにより、上記式（１）の第１の項（ｃ０ｘｎ）を計算する。例えば加算器２２−１は、ｃ１＋ｃ２＋・・・＋ｃｍをｃ０ｘｎに加算することにより、上記式（１）においてｄｎ−１乃至ｄｎ−ｍが全て−１の場合のｙｎを計算する。
【００３３】
図３は、図１に示す判定帰還等化回路において１タップ構成とした場合の回路の一例を示す図である。図３に示す判定帰還等化回路は、データ判定回路３１−１乃至３１−Ｌ、論理回路３２−２乃至３２−Ｌ、データ保持回路（ＦＦ）３３−１乃至３３−Ｌ、選択回路（ＳＥＬ）３４−１乃至３４−Ｌ、及びデータ保持回路（ＦＦ）３５を含む。図１に示す等化計算回路１０−１乃至１０−Ｌに対応する部分は図示を省略してある。論理回路３２−２乃至３２−Ｌ、データ保持回路３３−１乃至３３−Ｌ、選択回路３４−１乃至３４−Ｌ、及びデータ保持回路３５は、図１に示す論理回路、データ保持回路、選択回路、及びデータ保持回路と同様に動作する。但し、図１のｍ個のデータ判定値ｄ（［ｎ−Ｌ＋１：ｎ−Ｌ−ｍ］）、２ｍ個の計算値、及び２ｍ個の論理値の代りに、図３では１個のデータ判定値ｄ（ｎ−Ｌ）、２個の計算値、及び２個の論理値となっている。例えばサンプルｘ（ｎ−Ｌ＋１）に対する閾値判定前の２個の計算値は、ｃ０ｘ（ｎ−Ｌ＋１）＋ｃ１とｃ０ｘ（ｎ−Ｌ＋１）−ｃ１となる。
【００３４】
図４は、図３に示す判定帰還等化回路の１行目及び２行目の論理演算及び選択動作部分を抽出して示す図である。図４では、図３に示すデータ判定値ｄ（ｎ−Ｌ）、ｄ（ｎ−Ｌ＋１）、ｄ（ｎ−Ｌ＋２）を、それぞれ簡略化してｄ−１、ｄ０、ｄ１として示してある。即ち、判定帰還等化回路の１行目のデータ判定値がｄ０であり、２行目のデータ判定値がｄ１である。また図４では、図３のデータ判定回路３１−１が出力する閾値処理後の２つの計算値をａ０及びｂ０として示し、データ判定回路３１−２が出力する閾値処理後の２つの計算値をａ１及びｂ１として示してある。即ち、判定帰還等化回路の１行目における閾値処理後の２つの計算値がａ０及びｂ０であり、判定帰還等化回路の２行目における閾値処理後の２つの計算値がａ１及びｂ１である。また論理回路３２−２の出力である２つの論理値をａ１’及びｂ１’とする。
【００３５】
図５は、図４に示す判定帰還等化回路の１行目及び２行目におけるデータ判定値の計算を示す論理値表である。この論理値表では、閾値判定後又はデータ判定後の値−１及び＋１を、便宜上０及び１として示してある。以下に、図５を用いて、図４に示す判定帰還等化回路の１行目及び２行目の動作について説明する。なお以下の説明において、図４に示す選択回路３４−１及び３４−２は、ｄ−１＝０であれば上側の入力を選択し、ｄ−１＝１であれば下側の入力を選択するとする。
【００３６】
図５の真理値表の第１列目及び第２列目には、判定帰還等化回路の１行目における閾値処理後の２つの計算値ａ０及びｂ０の値の組み合わせが示してある。また第３列目には、判定帰還等化回路の１行目のデータ判定値ｄ０が示してある。ａ０及びｂ０が双方共に０であるとき、ｄ−１の値に関わらずデータ判定値ｄ０は０となる。同様に、ａ０及びｂ０が双方共に１であるとき、ｄ−１の値に関わらずデータ判定値ｄ０は１となる。またａ０＝０及びｂ０＝１である場合、ｄ−１＝０であればａ０＝０が選択されてデータ判定値ｄ０は０となり、ｄ−１＝１であればｂ０＝１が選択されてデータ判定値ｄ０は１となる。従って、この場合のデータ判定値ｄ０は、１サンプル前のデータ判定値ｄ−１に等しい。ａ０＝１及びｂ０＝０である場合、ｄ−１＝０であればａ０＝１が選択されてデータ判定値ｄ０は１となり、ｄ−１＝１であればｂ０＝０が選択されてデータ判定値ｄ０は０となる。従って、この場合のデータ判定値ｄ０は、１サンプル前のデータ判定値ｄ−１の反転値に等しい。従って、判定帰還等化回路の１行目のデータ判定値ｄ０は、真理値表の第３列目に示すような値となる。
【００３７】
図５の真理値表の第４列目を飛ばし、第５列目にはデータ判定値ｄ−１が０の場合のデータ判定値ｄ１の値が示されている。データ判定値ｄ−１が０の場合に選択回路３４−２が選択するのはａ１’であるので、論理回路３２−２の出力ａ１’がこの第５列目の値となるべきである。また第６列目にはデータ判定値ｄ−１が１の場合のデータ判定値ｄ１の値が示されている。データ判定値ｄ−１が１の場合に選択回路３４−２が選択するのはｂ１’であるので、論理回路３２−２の出力ｂ１’がこの第６列目の値となるべきである。
【００３８】
ａ０＝０及びｂ０＝０である場合（真理値表の１行目）にｄ０は０である。１つ前のサンプル（判定帰還等化回路の１行目）のデータ判定値ｄ０が０であるので、Ｓｐｅｃｕｌａｔｉｖｅ−ＤＦＥの原理に従えば、判定帰還等化回路の２行目におけるデータ判定値ｄ１としては、閾値処理後の計算値ａ１が選択されるべきである。同様に、ａ０＝１及びｂ０＝１である場合（真理値表の４行目）にｄ０は１である。１つ前のサンプル（判定帰還等化回路の１行目）のデータ判定値ｄ０が１であるので、Ｓｐｅｃｕｌａｔｉｖｅ−ＤＦＥの原理に従えば、判定帰還等化回路の２行目におけるデータ判定値ｄ１としては、閾値処理後の計算値ｂ１が選択されるべきである。またａ０＝０及びｂ０＝１である場合（真理値表の２行目）にｄ０はｄ−１に等しい。１つ前のサンプル（判定帰還等化回路の１行目）のデータ判定値がｄ−１に等しいので、Ｓｐｅｃｕｌａｔｉｖｅ−ＤＦＥの原理に従えば、判定帰還等化回路の２行目におけるデータ判定値ｄ１としては、ｄ−１＝０ならａ１、ｄ−１＝１ならｂ１が選択されるべきである。またａ０＝１及びｂ０＝０である場合（真理値表の３行目）にｄ０はｄ−１の反転値に等しい。１つ前のサンプル（判定帰還等化回路の１行目）のデータ判定値がｄ−１の反転値に等しいので、判定帰還等化回路の２行目におけるデータ判定値ｄ１としては、ｄ−１＝０ならｂ１、ｄ−１＝１ならａ１が選択されるべきである。従って、判定帰還等化回路の２行目のデータ判定値ｄ１は、真理値表の第５列目及び第６列目に示すような値となる。
【００３９】
前述のように、論理回路３２−２の出力ａ１’が真理値表の第５列目の値となるべきであり、論理回路３２−２の出力ｂ１’が真理値表の第６列目の値となるべきである。従って、論理回路３２−２の入出力関係は、図６に示すような真理値表を満たすことになる。ここで、図６の真理値表の第１列及び第２列が、判定帰還等化回路の第１行目から論理回路３２−２へ入力されるａ０及びｂ０の値の組み合わせを示す。図６の真理値表の第３列及び第４列が、論理回路３２−２の出力である２つの論理値ａ１’及びｂ１’を示す。この出力は、判定帰還等化回路の第２行目から論理回路３２−２へ入力される閾値処理後の２つの計算値ａ１及びｂ１の幾つかを適宜選択して並べたものとなっている。例えば、真理値表の第１行目の場合には、２つの計算値ａ１及びｂ１のうちのａ１を選択して、２つ並べたものとなっている。また例えば、真理値表の第３行目の場合には、２つの計算値ａ１及びｂ１のうちからａ１及びｂ１を選択して、逆順にして並べたものとなっている。
【００４０】
図７は、論理回路３２−２の一例を示す図である。図７に示す論理回路３２−２は、選択回路４１及び４２を含む。選択回路４１は、ａ０に応じてａ１及びｂ１のうちの一方を選択し、ａ１’として出力する。選択回路４２は、ｂ０に応じてａ１及びｂ１のうちの一方を選択し、ｂ１’として出力する。この回路により、図６に示す真理値表の論理動作を実現することができる。
【００４１】
図８は、図３に示す判定帰還等化回路の２行目及び３行目の論理演算及び選択動作部分を抽出して示す図である。なお図３では図示の都合上、３行目は明示的には示されていない。図８では、図３の判定帰還等化回路のデータ判定値ｄ（ｎ−Ｌ）、ｄ（ｎ−Ｌ＋２）、ｄ（ｎ−Ｌ＋３）を、それぞれ簡略化してｄ−１、ｄ１、ｄ２として示してある。即ち、判定帰還等化回路の２行目のデータ判定値がｄ１であり、３行目のデータ判定値がｄ２である。また図８では、判定帰還等化回路の２行目における閾値処理後の２つの計算値がａ１及びｂ１であり、判定帰還等化回路の３行目における閾値処理後の２つの計算値がａ２及びｂ２である。また論理回路３２−２の出力である２つの論理値をａ１’及びｂ１’とし、論理回路３２−３の出力である２つの論理値をａ２’及びｂ２’とする。
【００４２】
図９は、図８に示す判定帰還等化回路の２行目及び３行目におけるデータ判定値の計算を示す論理値表である。この論理値表では、閾値判定後又はデータ判定後の値−１及び＋１を、便宜上０及び１として示してある。以下に、図９を用いて、図８に示す判定帰還等化回路の２行目及び３行目の動作について説明する。なお以下の説明において、図８に示す選択回路３４−２及び３４−３は、ｄ−１＝０であれば上側の入力を選択し、ｄ−１＝１であれば下側の入力を選択するとする。
【００４３】
図９の真理値表の第１列目及び第２列目には、判定帰還等化回路の２行目における論理回路３２−２が出力する２つの論理値ａ１’及びｂ１’の値の組み合わせが示してある。また第３列目には、判定帰還等化回路の２行目のデータ判定値ｄ１が示してある。図５の場合と同様の考察から、判定帰還等化回路の２行目のデータ判定値ｄ１は、真理値表の第３列目に示すような値となる。
【００４４】
図９の真理値表の第４列目を飛ばし、第５列目にはデータ判定値ｄ−１が０の場合のデータ判定値ｄ２の値が示されている。データ判定値ｄ−１が０の場合に選択回路３４−３が選択するのはａ２’であるので、論理回路３２−３の出力ａ２’がこの第５列目の値となるべきである。また第６列目にはデータ判定値ｄ−１が１の場合のデータ判定値ｄ２の値が示されている。データ判定値ｄ−１が１の場合に選択回路３４−３が選択するのはｂ２’であるので、論理回路３２−３の出力ｂ２’がこの第６列目の値となるべきである。
【００４５】
図５の場合と同様の考察により、判定帰還等化回路の３行目のデータ判定値ｄ２は、図９の真理値表の第５列目及び第６列目に示すような値となる。上述のように、論理回路３２−３の出力ａ２’が真理値表の第５列目の値となるべきであり、論理回路３２−３の出力ｂ２’が真理値表の第６列目の値となるべきである。従って、論理回路３２−３の入出力関係は、図１０に示すような真理値表を満たすことになる。ここで、図１０の真理値表の第１列及び第２列が、判定帰還等化回路の第２行目から論理回路３２−３へ入力されるａ１’及びｂ１’の値の組み合わせを示す。図１０の真理値表の第３列及び第４列が、論理回路３２−３の出力である２つの論理値ａ２’及びｂ２’を示す。この出力は、判定帰還等化回路の第３行目から論理回路３２−３へ入力される閾値処理後の２つの計算値ａ２及びｂ２の幾つかを適宜選択して並べたものとなっている。例えば、真理値表の第１行目の場合には、２つの計算値ａ２及びｂ２のうちのａ２を選択して、２つ並べたものとなっている。また例えば、真理値表の第３行目の場合には、２つの計算値ａ２及びｂ２のうちからａ２及びｂ２を選択して、逆順にして並べたものとなっている。
【００４６】
図１１は、論理回路３２−３の一例を示す図である。図１１に示す論理回路３２−３は、選択回路４５及び４６を含む。選択回路４５は、ａ１’に応じてａ２及びｂ２のうちの一方を選択し、ａ２’として出力する。選択回路４６は、ｂ１’に応じてａ２及びｂ２のうちの一方を選択し、ｂ２’として出力する。この回路により、図１０に示す真理値表の論理動作を実現することができる。この図１１の論理回路３２−３は、３行目のサンプルに対する２個の計算値ａ２及びｂ２のうちの幾つかの計算値を、論理回路３２−２が生成する２個の論理値ａ１’及びｂ１’に応じて選択し並べることにより、２個の論理値ａ２’及びｂ２’を生成する。また図８に示す選択回路３４−３は、過去のサンプルの入力データに対するデータ判定値ｄ−１に応じて、論理回路３２−３が生成した２個の論理値ａ２’及びｂ２’のうちの１つを選択し、入力データに対するデータ判定値ｄ２として出力する。なお以上の説明から分かるように、判定帰還等化回路の２行目の論理回路と３行目の論理回路とは、同一の論理構成でよく、図７及び図１１に示すように同一の回路構成でよい。３行目以降の論理回路についても同様であり、判定帰還等化回路の２行目の論理回路と同一の論理構成でよく、同一の回路構成でよい。
【００４７】
図１２は、図１に示す判定帰還等化回路において２タップ構成とした場合の１行目及び２行目の論理演算及び選択動作部分を抽出して示す図である。図１２では、データ判定値ｄ（ｎ−Ｌ−１）、ｄ（ｎ−Ｌ）、ｄ（ｎ−Ｌ＋１）、ｄ（ｎ−Ｌ＋２）を、それぞれ簡略化してｄ−２、ｄ−１、ｄ０、ｄ１として示してある。即ち、判定帰還等化回路の１行目のデータ判定値がｄ０であり、２行目のデータ判定値がｄ１である。また図１２では、図１において２タップの場合のデータ判定回路１１−１が出力する閾値処理後の４つの計算値をａ０、ｂ０、ｅ０、ｆ０として示し、２タップの場合のデータ判定回路１１−２が出力する閾値処理後の４つの計算値をａ１、ｂ１、ｅ１、ｆ１として示してある。即ち、判定帰還等化回路の１行目における閾値処理後の４つの計算値がａ０、ｂ０、ｅ０、ｆ０であり、判定帰還等化回路の２行目における閾値処理後の４つの計算値がａ１、ｂ１、ｅ１、ｆ１である。また２タップの場合の論理回路１２−２の出力である４つの論理値をａ１’、ｂ１’、ｅ１’、ｆ１’とする。
【００４８】
図１３は、図１２に示す判定帰還等化回路の１行目及び２行目におけるデータ判定値の計算を示す論理値表である。この論理値表では、閾値判定後又はデータ判定後の値−１及び＋１を、便宜上０及び１として示してある。以下に、図１３を用いて、図１２に示す判定帰還等化回路の１行目及び２行目の動作について説明する。なお以下の説明において、図１２に示す選択回路１４−１及び１４−２は、ｄ−１＝ｄ−２＝０であればａｘ、ｄ−１＝１でｄ−２＝０であればｂｘ、ｄ−１＝０でｄ−２＝１であればｅｘ、ｄ−１＝ｄ−２＝１であればｆｘを選択する（ｘは０又は１）。
【００４９】
図１３の真理値表の第１列目乃至第４列目には、判定帰還等化回路の１行目における閾値処理後の４つの計算値ａ０、ｂ０、ｅ０、ｆ０の値の組み合わせが示してある。また第５列目には、判定帰還等化回路の１行目のデータ判定値ｄ０が示してある。ａ０、ｂ０、ｅ０、ｆ０が全て０であるとき、ｄ−１及びｄ−２の値に関わらずデータ判定値ｄ０は０となる。同様に、ａ０、ｂ０、ｅ０、ｆ０が全て１であるとき、ｄ−１及びｄ−２の値に関わらずデータ判定値ｄ０は１となる。また例えばａ０、ｂ０、ｅ０、ｆ０が０、１、０、０である場合、ｄ−１＝ｄ−２＝０であればａ０＝０、ｄ−１＝１でｄ−２＝０であればｂ０＝１、ｄ−１＝０でｄ−２＝１であればｅ０＝０、ｄ−１＝ｄ−２＝１であればｆ０＝０を選択する。従って、この場合のデータ判定値ｄ０は、ｄ−１とｄ−２の反転値とのＡＮＤで表現できる。同様にして考察していくことにより、判定帰還等化回路の１行目のデータ判定値ｄ０として、真理値表の第５列目に示すような値（論理式）が求められる。
【００５０】
図１３の真理値表の第６列目を飛ばし、第７及び８列目にはデータ判定値ｄ−１＝ｄ−２＝０の場合のデータ判定値ｄ０及びｄ１の値が示されている。データ判定値ｄ−１＝ｄ−２＝０の場合に選択回路１４−２が選択するのはａ１’であるので、論理回路１２−２の出力ａ１’がこの第８列目の値となるべきである。また第９及び１０列目にはデータ判定値ｄ−１＝１且つｄ−２＝０の場合のデータ判定値ｄ０及びｄ１の値が示されている。データ判定値ｄ−１＝１且つｄ−２＝０の場合に選択回路１４−２が選択するのはｂ１’であるので、論理回路１２−２の出力ｂ１’がこの第１０列目の値となるべきである。また第１１及び１２列目にはデータ判定値ｄ−１＝０且つｄ−２＝１の場合のデータ判定値ｄ０及びｄ１の値が示されている。データ判定値ｄ−１＝０且つｄ−２＝１の場合に選択回路１４−２が選択するのはｅ１’であるので、論理回路１２−２の出力ｅ１’がこの第１２列目の値となるべきである。最後に、第１３及び１４列目にはデータ判定値ｄ−１＝ｄ−２＝１の場合のデータ判定値ｄ０及びｄ１の値が示されている。データ判定値ｄ−１＝ｄ−２＝１の場合に選択回路１４−２が選択するのはｆ１’であるので、論理回路１２−２の出力ｆ１’がこの第１４列目の値となるべきである。
【００５１】
まず例えばａ０、ｂ０、ｅ０、ｆ０が全て０である場合（真理値表の１行目）について考える。この場合、ｄ０は常に０である。８列目（ａ１’に相当）においては、ｄ０＝０でｄ−１＝０であるから、判定帰還等化回路の２行目におけるデータ判定値ｄ１としては、閾値処理後の計算値ａ１が選択されるべきである。１２列目（ｅ１’に相当）においても同様である。また１０列目（ｂ１’に相当）においては、ｄ０＝０でｄ−１＝１であるから、判定帰還等化回路の２行目におけるデータ判定値ｄ１としては、閾値処理後の計算値ｅ１が選択されるべきである。１４列目（ｅ１’に相当）においても同様である。ａ０、ｂ０、ｅ０、ｆ０が全て１である場合（真理値表の１６行目）についても同様に考えることができる。
【００５２】
また例えばａ０、ｂ０、ｅ０、ｆ０が０、１、０、０である場合（真理値表の５行目）について考える。この場合、８列目（ａ１’に相当）ではｄ０は０である。従って８列目においてｄ０＝０でｄ−１＝０であるから、判定帰還等化回路の２行目におけるデータ判定値ｄ１としては、閾値処理後の計算値ａ１が選択されるべきである。また１０列目（ｂ１’に相当）ではｄ０は１である。従って１０列目においてｄ０＝１でｄ−１＝１であるから、判定帰還等化回路の２行目におけるデータ判定値ｄ１としては、閾値処理後の計算値ｆ１が選択されるべきである。また１２列目（ｅ１’に相当）ではｄ０は０である。従って１２列目においてｄ０＝０でｄ−１＝０であるから、判定帰還等化回路の２行目におけるデータ判定値ｄ１としては、閾値処理後の計算値ａ１が選択されるべきである。更に、１４列目（ｆ１’に相当）ではｄ０は０である。従って１４列目においてｄ０＝０でｄ−１＝１であるから、判定帰還等化回路の２行目におけるデータ判定値ｄ１としては、閾値処理後の計算値ｅ１が選択されるべきである。
【００５３】
同様にして考察していくことにより、判定帰還等化回路の２行目のデータ判定値ｄ１として、真理値表の第８、１０、１２、１４列目に示すような値が求められる。前述のように、論理回路１２−２の出力ａ１’、ｂ１’、ｃ１’、ｄ１’が真理値表の第８、１０、１２、１４列目の値となるべきである。従って、論理回路１２−２の入出力関係は、図１４に示すような真理値表を満たすことになる。ここで、図１４の真理値表の第１列乃至第４列が、判定帰還等化回路の第１行目から論理回路１２−２へ入力されるａ０、ｂ０、ｅ０、ｆ０の値の組み合わせを示す。図１４の真理値表の第５列乃至第８列が、論理回路１２−２の出力である４つの論理値ａ１’、ｂ１’、ｃ１’、ｄ１’を示す。この出力は、判定帰還等化回路の第２行目から論理回路１２−２へ入力される閾値処理後の４つの計算値ａ１、ｂ１、ｅ１、ｆ１の幾つかを適宜選択して並べたものとなっている。
【００５４】
図１５は、論理回路１２−２の一例を示す図である。図１５に示す論理回路１２−２は、選択回路５１乃至５４を含む。選択回路５１は、ａ０に応じてａ１及びｂ１のうちの一方を選択し、ａ１’として出力する。選択回路５２は、ｅ０に応じてａ１及びｂ１のうちの一方を選択し、ｅ１’として出力する。選択回路５３は、ｂ０に応じてｅ１及びｆ１のうちの一方を選択し、ｂ１’として出力する。選択回路５４は、ｆ０に応じてｅ１及びｆ１のうちの一方を選択し、ｆ１’として出力する。
【００５５】
なお同様の考察を、判定帰還等化回路の第３行目に対して行なうことにより、図８乃至図１１を用いて説明したように、判定帰還等化回路の第３行目における論理回路が判定帰還等化回路の第２行目における論理回路と同様にして求められる。即ち、判定帰還等化回路の２行目の論理回路と３行目の論理回路とは、同一の論理構成でよく、同一の回路構成でよい。３行目以降の論理回路についても同様であり、判定帰還等化回路の２行目の論理回路と同一の論理構成でよく、同一の回路構成でよい。
【００５６】
図１６は、論理回路の出力を求める手順を示すフローチャートである。まずステップＳ１で、着目サンプルの1つ前のサンプルの入力データａｎ、ｂｎ、・・・と、当該1つ前のサンプルより過去の判定データｄｎ−１、ｄｎ−２、・・・とから、当該1つ前のサンプルの判定データｄｎを求める。即ち、ａｎ、ｂｎ、・・・の各組み合わせに対するｄｎを求める。次にステップＳ２で、当該1つ前のサンプルの判定データｄｎとそれ以前の判定データｄｎ−１、ｄｎ−２、・・・とから、着目サンプルの判定データｄｎ＋１として選択される着目サンプルの入力データａｎ＋１、ｂｎ＋１、・・・を求める。即ち、ａｎ、ｂｎ、・・・の各組み合わせに対して、ｄｎ−１、ｄｎ−２、・・・の組み合わせに対する選択入力データａｎ＋１、ｂｎ＋１、・・・が求められる。
【００５７】
更にステップＳ３で、ステップＳ２において求められた選択入力データａｎ＋１、ｂｎ＋１、・・・と過去の判定データｄｎ−１、ｄｎ−２、・・・との関係に基づいて、論理回路の出力ａｎ＋１’、ｂｎ＋１’、・・・を求める。ここではまず、ａｎ、ｂｎ、・・・の各組み合わせに対して、ｄｎ−１、ｄｎ−２、・・・の組み合わせに対する選択入力データａｎ＋１、ｂｎ＋１、・・・が求められており、ｄｎ−１、ｄｎ−２、・・・の組み合わせは論理回路の出力ａｎ＋１’、ｂｎ＋１’、・・・に対応している。従って、ａｎ、ｂｎ、・・・の各組み合わせに対して、論理回路の出力ａｎ＋１’、ｂｎ＋１’、・・・であるべき選択入力データａｎ＋１、ｂｎ＋１、・・・が分かることになる。この関係から、ａｎ、ｂｎ、・・・の各組み合わせを論理回路の入力として、論理回路の出力ａｎ＋１’、ｂｎ＋１’、・・・が求められる。
【００５８】
以下に更に一般の場合について説明する。まず過去の判定データをｄ［−1：−ｍ］＝ｄ−１，ｄ−２，ｄ−３，・・・，ｄ−ｍとする。現在のサンプル（例えば判定帰還等化回路の１行目）について、閾値判定後の２ｍ個の計算値をａ０ｘｘｘｘ・・・ｘ（ｘは０又は１）とする。この現在のサンプルについて、判定データｄ［０］として選択される計算値を、過去の判定データの各組み合わせに対して以下のように表記する。
【００５９】
ｄ［−1：−ｍ］＝０，０，０，０，・・・，０  →  選択計算値ａ００００・・・０
ｄ［−1：−ｍ］＝１，０，０，０，・・・，０  →  選択計算値ａ０１００・・・０
ｄ［−1：−ｍ］＝０，１，０，０，・・・，０  →  選択計算値ａ００１０・・・０
ｄ［−1：−ｍ］＝１，１，０，０，・・・，０  →  選択計算値ａ０１１０・・・０
・・・
ｄ［−1：−ｍ］＝１，１，１，１，・・・，１  →  選択計算値ａ０１１１・・・１
ここでａの添字の最初の桁は、サンプルの位置を表わすものとし、１つ次のサンプル（例えば判定帰還等化回路の２行目）における２ｍ個の計算値はａ１ｘｘｘｘ・・・ｘ（ｘは０又は１）となる。
【００６０】
ここで現在のサンプルはｄ［−1：−ｍ］によって選択され、１つ次のサンプルはｄ［０：−ｍ＋１］によって選択される。例えばｄ［−1：−ｍ］＝０，０，０，０，・・・，０の時、ｄ［０］＝ａ００００・・・０である。この場合、ａ００００・・・０＝０の時はｄ［１］としてａ１０００・・・０が選択され、ａ００００・・・０＝１の時はｄ［１］としてａ１１００・・・０が選択される。同様にして、ｄ［−1：−ｍ］＝ｘ１，ｘ２，ｘ３，・・・，ｘｍの時（各値は０又は１）、上記の選択計算値の表記に従って、ｄ［０］＝ａ０ｘ１ｘ２ｘ３・・・ｘｍであり、ｄ［０：−ｍ＋１］＝ａ０ｘ１ｘ２ｘ３・・・ｘｍ，ｘ１，ｘ２，ｘ３，・・・，ｘｍ−１となる。従ってａ０ｘ１ｘ２ｘ３・・・ｘｍ＝０の時はｄ［１］としてａ１０ｘ１ｘ２ｘ３・・・ｘｍ−１が選択され、ａ０ｘ１ｘ２ｘ３・・・ｘｍ＝１の時はａ１１ｘ１ｘ２ｘ３・・・ｘｍ−１が選択される。即ち、ａ０ｘ１ｘ２ｘ３・・・ｘｍの値を選択制御の値として、ａ１０ｘ１ｘ２ｘ３・・・ｘｍ−１又はａ１１ｘ１ｘ２ｘ３・・・ｘｍ−１が選択される。
【００６１】
以上から、２入力の選択回路において制御信号としてａ０ｄ［−１：−ｍ］を用い、選択対象の入力信号としてａ１０ｄ［−１：−ｍ＋１］とａ１１ｄ［−１：−ｍ＋１］を入力すれば、ｍタップの場合に論理回路を実現できる。以上より、２ｍ個の２入力セレクタ回路に対して、以下の組み合わせで制御信号と入力信号とを印加することにより、一般にｍタップ時の論理回路を実現できる。
【００６２】
制御信号            第１の入力信号        第２の入力信号
ａ００００…０          ａ１０００…０            ａ１１００…０
ａ０１００…０          ａ１０１０…０            ａ１１１０…０
ａ００１０…０          ａ１００１…０            ａ１１０１…０
ａ０１１０…０          ａ１０１１…０            ａ１１１１…０
・・・
ａ０１１１…１          ａ１０１１…１            ａ１１１１…１
【００６３】
以下においては、１タップの場合を例にとり、比較例としての並列型の判定帰還等化回路と本願開示の並列型の判定帰還等化回路の種々の実施形態とについて、比較を行なう。
【００６４】
図１７は、比較例としての並列型の判定帰還等化回路の一例を１タップの場合について示す図である。図１７に示す例は４並列であり、４つのサンプルそれぞれに対する２個の閾値判定後の計算値がａ０及びｂ０、ａ１及びｂ１、ａ２及びｂ２、ａ３及びｂ３として示されている。また４つのサンプルそれぞれに対するデータ判定値は、Ｄ０乃至Ｄ３として示されている。また前回のサイクルから今回のサイクルに伝搬されるデータ判定値がＤ−１として示されている。選択回路６０−１乃至６０−４が４段の縦続接続となっているので、選択動作を４段順次実行していくことになる。
【００６５】
図１８は、図１７の判定帰還等化回路の選択動作を示すタイミング図である。図１８に示すように、データ判定値Ｄ−１が確定してから、Ｄ０乃至Ｄ３が1つずつ順番に確定していく。クロックサイクルをＴｃｙｃｌｅ、クロック立ち上がりからフリップフロップ出力Ｑ確定までの時間をＴｃｑ、セットアップタイムをＴｓｅｔとすると、選択回路ＳＥＬの一個に許容される動作時間は、（Ｔｃｙｃｌｅ−Ｔｓｅｔ−Ｔｃｑ）／４となる。
【００６６】
図１９は、図１に示す並列型の判定帰還等化回路の一実施形態を１タップの場合について示す図である。図１９に示す例は４並列であり、閾値判定後の計算値ａ０及びｂ０、ａ１及びｂ１、ａ２及びｂ２、ａ３及びｂ３並びにデータ判定値Ｄ−１乃至Ｄ３は、図１７の場合と同様である。図１９の例では、図１の論理回路１２−２乃至１２−Ｌに相当する論理回路７０−１及び７０−２が１行おきに設けられており、３行目における選択回路６１−３は２行目の選択回路６１−２と縦続接続となっている。図１に示す場合のように、選択回路１４−１乃至１４−Ｌが全て選択制御信号としてデータ保持回路１５の出力を用いるのではなく、図１９に示す場合のように、選択回路６１−１乃至６１−４の幾つかは、１つ前のサンプルのデータ判定値を入力としてもよい。図１９の例では、選択回路が２段の縦続接続となっているので、選択動作を２段順次実行していくことになる。
【００６７】
図２０は、図１９の判定帰還等化回路の選択動作を示すタイミング図である。図２０に示すように、データ判定値Ｄ−１が確定すると、まず最初にＤ０及びＤ１が同時に確定し、その後時間をおいてからＤ２及びＤ３が同時に確定する。クロックサイクルをＴｃｙｃｌｅ、クロック立ち上がりからフリップフロップ出力Ｑ確定までの時間をＴｃｑ、セットアップタイムをＴｓｅｔとすると、選択回路ＳＥＬの一個に許容される動作時間は、（Ｔｃｙｃｌｅ−Ｔｓｅｔ−Ｔｃｑ）／２となる。
【００６８】
図２１は、図１に示す並列型の判定帰還等化回路の別の実施形態を１タップの場合について示す図である。図２１に示す例は４並列であり、閾値判定後の計算値ａ０及びｂ０、ａ１及びｂ１、ａ２及びｂ２、ａ３及びｂ３並びにデータ判定値Ｄ−１乃至Ｄ３は、図１７の場合と同様である。図２１の例では、図１の論理回路１２−２乃至１２−Ｌに相当する論理回路７１−１及び７１−２が３行目及び４行目に設けられており、２行目における選択回路６２−２は１行目の選択回路６２−１と縦続接続となっている。図１に示す場合のように、選択回路１４−１乃至１４−Ｌが全て選択制御信号としてデータ保持回路１５の出力を用いるのではなく、図２１に示す場合のように、選択回路６２−１乃至６２−４の幾つかは、１つ前のサンプルのデータ判定値を入力としてもよい。図２１の例では、選択回路が２段の縦続接続となっているので、選択動作を２段順次実行していくことになる。
【００６９】
図２２は、図２１の判定帰還等化回路の選択動作を示すタイミング図である。図２２に示すように、データ判定値Ｄ−１が確定すると、まず最初にＤ０が確定し、その後時間をおいてからＤ１乃至Ｄ３が同時に確定する。クロックサイクルをＴｃｙｃｌｅ、クロック立ち上がりからフリップフロップ出力Ｑ確定までの時間をＴｃｑ、セットアップタイムをＴｓｅｔとすると、選択回路ＳＥＬの一個に許容される動作時間は、（Ｔｃｙｃｌｅ−Ｔｓｅｔ−Ｔｃｑ）／２となる。
【００７０】
図２３は、図１に示す並列型の判定帰還等化回路の更に別の実施形態を１タップの場合について示す図である。図２３に示す例は４並列であり、閾値判定後の計算値ａ０及びｂ０、ａ１及びｂ１、ａ２及びｂ２、ａ３及びｂ３並びにデータ判定値Ｄ−１乃至Ｄ３は、図１７の場合と同様である。図２３の例では、図１の論理回路１２−２乃至１２−Ｌに相当する論理回路７２−１乃至７２−３が２行目乃至４行目に設けられており、縦続接続される選択回路はない。即ち、図１において選択回路１４−１乃至１４−Ｌが全て選択制御信号としてデータ保持回路１５の出力を用いているのと同様に、図２３においては、選択回路６３−１乃至６３−４が共通の選択制御信号としてデータ判定値Ｄ−１を用いている。図２３の例では、選択回路の縦続接続は存在しないので、全ての選択動作を同時に１回実行するのみとなる。
【００７１】
図２４は、図２３の判定帰還等化回路の選択動作を示すタイミング図である。図２４に示すように、データ判定値Ｄ−１が確定すると、その後Ｄ０乃至Ｄ３が同時に確定する。クロックサイクルをＴｃｙｃｌｅ、クロック立ち上がりからフリップフロップ出力Ｑ確定までの時間をＴｃｑ、セットアップタイムをＴｓｅｔとすると、選択回路ＳＥＬの一個に許容される動作時間は、（Ｔｃｙｃｌｅ−Ｔｓｅｔ−Ｔｃｑ）となる。
【００７２】
図２５は、縦続接続される複数の論理回路の途中にフリップフロップを挿入して複数サイクルに処理を分割した回路を示す図である。図２５において、図２３と同一の構成要素は同一の番号で参照し、その説明は省略する。
【００７３】
図１や図２３に示す回路では、論理回路１２−２乃至１２−Ｌや論理回路７２−１乃至７２−３が縦続接続されており、着目行に対してその上の行の論理回路演算が終了しない限り着目行での論理回路の演算を開始することができない。図７や図１１に示すように、論理回路は選択回路（セレクタ）で構成されている。図２３の場合には論理回路の３段の縦続接続によりゲート３段分の計算が必要となり、この計算に要する時間が判定帰還等化処理の速度を制限してしまう可能性がある。しかしながら、論理回路はフィードバックパスに設けられているのではないので、図２５に示すように、論理回路７２−１乃至７２−３の間にフリップフロップ８１−２及び８２−３を挿入することで、複数のサイクルに処理を分割することが可能である。フリップフロップ８１−１、８１−３、及び８１−４は、フリップフロップ８１−２を挿入したのに合わせて、全ての行において同一サイクルに処理を合わせるために挿入されている。またフリップフロップ８２−１、８２−２、及び８２−４は、フリップフロップ８２−３を挿入したのに合わせて、全ての行において同一サイクルに処理を合わせるために挿入されている。なお図２５に示すフリップフロップ８３−１乃至８３−４は、図２３において選択回路６３−１乃至６３−４の前段に設けられているフリップフロップである。図２５に示す全てのフリップフロップは、クロック信号ｃｌｋに同期して動作する。
【００７４】
図２５の回路のようにすると、論理回路３段分の処理を３サイクルかけて実行することになるので、各論理回路は１サイクルに１段分の処理のみ行えばよい。しかしながら、回路増加によりハードウェアコストが増大するとともに、データが入力されてから出力されるまでのレイテンシが増大してしまう。従って、論理回路の縦続接続の段数を図１９や図２１の回路のように減らすことにより、所望の動作速度で動作可能な最少の回路構成を実現することが望ましい。
【００７５】
例えば図１９の構成では、最も時間が離れている条件では、２つ前のサンプルのデータ判定値Ｄ１に基づいて着目サンプルのデータ判定値Ｄ３を選択している。また図２１の構成では、最も時間が離れている条件では、３つ前のサンプルのデータ判定値Ｄ０に基づいて着目サンプルのデータ判定値Ｄ３を選択している。このように、最も時間が離れている条件においてＮ個前のサンプルのデータ判定値に基づいて着目サンプルのデータ判定値を選択する場合、この個数Ｎを、データ選択動作に必要な論理回路の個数を示す指標として用いることができる。
【００７６】
Ｎを大きくすることにより判定帰還等化処理のクリティカルパスを高速化することが可能であるが、論理回路の数が増加する。論理回路の処理時間の問題は、図２５の回路のようにフリップフロップ回路を挿入して解決できるが、その分だけレイテンシが増大することになる。したがって、判定帰還等化処理のフィードバックパスの処理が１サイクル以内となる最小のＮに設定し、更に、前段の処理の時間（例えば等化計算開始から論理回路の処理が終了するまでの時間）が１サイクル以内となるように設計することが好ましい。なお図１においてデータ保持回路１３−１乃至１３−Ｌは必須ではなく、前段の処理とフィードバックパスの処理とを合わせて１サイクルで終了すべき処理として設計することも可能である。
【００７７】
図２６は、並列型の判定帰還等化回路の更に別の実施形態を示す図である。図２６に示す回路は、２並列でＮ＝２の判定帰還等化回路９１と４並列でＮ＝４の判定帰還等化回路９２とを並列に接続した形態となっている。ここで４並列でＮ＝４の判定帰還等化回路９２は、図２３に示す回路に相当する。また２並列でＮ＝２の判定帰還等化回路９１は、図２７に示す回路に相当する。図２６に示す形態の場合、Ｄ０とＤ１とが同時に判定された後、Ｄ２、Ｄ３、Ｄ４、Ｄ５が同時に判定されるため、１サイクル内に選択回路を２段動作させればよい。このように、並列数に対してＮを自由に組み合わせて適用することが可能であり、前段の処理と後段の処理との影響を考慮し、最適なＮに設定し設計することが可能である。
【００７８】
図２８は、受信回路の一例を示す図である。図２８に示す受信回路は、サンプリング回路１０１、逆多重化回路１０２、判定帰還等化回路１０３、位相検出回路１０４、フィルタ１０５、及び位相調整回路１０６を含む。サンプリング回路１０１は、サンプリングクロックを用いて受信データＤＩＮに対する２倍のオーバーサンプリングを行い、１サンプルに対して多ビットのデータ値を出力する。このデータ値は、検出対象データ値（データアイの中央の値）とバウンダリ値（検出対象のデータ間の境界の値）とを含む。逆多重化回路１０２は、検出対象データ値とバウンダリ値とを、デジタル回路により並列処理が可能なデータレートにまで逆多重化する。判定帰還等化回路１０３は、検出対象データ値を入力データとして受け取り、データ判定値ＤＯＵＴを出力する。この判定帰還等化回路１０３は、図１に示す判定帰還等化回路又は前述した種々の実施形態の何れかのものであってよい。位相検出回路１０４は、逆多重化回路１０２からの検出対象データ値とバウンダリ値とに基づいて、サンプリングクロックに対するデータ境界の位相を検出する。フィルタ１０５は、検出された位相から位相調整コードＰＨＣＤを生成する。位相調整回路１０６は、位相調整コードＰＨＣＤに応じて、データアイの中央とデータ間の境界とが的確にサンプリングされるように、サンプリング回路１０１に供給するサンプリングクロックのタイミングを調整する。
【００７９】
図２９は、受信回路の別の一例を示す図である。図２９において、図２８と同一の構成要素は同一の番号で参照し、その説明は適宜省略する。図２９に示す受信回路は、サンプリング回路１０１、逆多重化回路１０２、判定帰還等化回路１０３Ａ、位相検出回路１０４Ａ、フィルタ１０５、及び位相調整回路１０６を含む。判定帰還等化回路１０３Ａは、検出対象データ値及びバウンダリ値を入力データとして受け取り、データ判定値ＤＯＵＴを出力する。この判定帰還等化回路１０３は、図１に示す判定帰還等化回路又は前述した種々の実施形態の何れかのものであってよい。位相検出回路１０４Ａは、判定帰還等化回路１０３Ａが出力する等化後のデータ値とバウンダリ値とに基づいて、サンプリングクロックに対するデータ境界の位相を検出する。フィルタ１０５は、検出された位相から位相調整コードＰＨＣＤを生成する。
【００８０】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００８１】
なお本願発明は以下の内容を含む。
（付記１）
１つの着目サンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数Ｍ個の組み合わせのそれぞれについて、前記１つの着目サンプルの入力データに対する等化計算を実行してＭ個の計算値を求める回路を複数Ｌ個含み、時間軸上に並ぶＬ個のサンプルの入力データのそれぞれに対して前記等化計算を並列に実行するＬ個の等化計算回路と、
前記Ｌ個のサンプルのうちの１つのサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記１つのサンプルの１つ前のサンプルに対する前記Ｍ個の計算値に応じて選択し並べることによりＭ個の論理値を生成する論理回路と、
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記Ｍ個の論理値のうちの１つを選択し、前記１つのサンプルの入力データに対するデータ判定値として出力する選択回路
を含むことを特徴とする判定帰還等化回路。
（付記２）
前記論理回路を第１の論理回路として該第１の論理回路と同一の論理構成を有する第２の論理回路と、
第２の選択回路と
を更に含み、前記第２の論理回路は、前記１つのサンプルの１つ後のサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記第１の論理回路が生成する前記Ｍ個の論理値に応じて選択し並べることによりＭ個の論理値を生成し、前記第２の選択回路は、前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第２の論理回路が生成した前記Ｍ個の論理値のうちの１つを選択し、前記１つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする付記１記載の判定帰還等化回路。
（付記３）
前記第１の論理回路と同一の論理構成を有する第３の論理回路と、
第３の選択回路と
を更に含み、前記第３の論理回路は、前記１つのサンプルの２つ後のサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記第２の論理回路が生成する前記Ｍ個の論理値に応じて選択し並べることによりＭ個の論理値を生成し、前記第３の選択回路は、前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第３の論理回路が生成した前記Ｍ個の論理値のうちの１つを選択し、前記２つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする付記２記載の判定帰還等化回路。
（付記４）
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値を保持するデータ保持回路を更に含むことを特徴とする付記１乃至３何れか一項記載の判定帰還等化回路。
（付記５）
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記１つ前のサンプルに対する前記Ｍ個の計算値のうちの１つを選択し、前記１つ前のサンプルの入力データに対するデータ判定値として出力する選択回路を更に含むことを特徴とする付記１乃至４何れか一項記載の判定帰還等化回路。
（付記６）
前記Ｌ個のサンプルのうちの前記１つ前のサンプルとは異なる１つのサンプルに対する前記Ｍ個の計算値のうちの１つを、前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて選択し、前記異なる１つのサンプルの入力データに対するデータ判定値として出力する選択回路を更に含むことを特徴とする付記１乃至５何れか一項記載の判定帰還等化回路。
（付記７）
前記論理回路と前記選択回路との間に設けられ、クロックに同期して前記Ｍ個の論理値を保持するデータ保持回路を更に含むことを特徴とする付記１乃至６何れか一項記載の判定帰還等化回路。
（付記８）
サンプリングクロックに同期して受信データをサンプリングするサンプリング回路と、
前記サンプリング回路によりサンプルされた受信データを逆多重化する逆多重化回路と、
前記逆多重化回路が出力する時間軸上に並ぶＬ個のサンプルの入力データを受け取りデータ判定する判定帰還等化回路と、
前記サンプルされた受信データに基づいて前記サンプリングクロックの位相を調整する位相調整回路と
を含み、前記判定帰還等化回路は、
１つの着目サンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数Ｍ個の組み合わせのそれぞれについて、前記１つの着目サンプルの入力データに対する等化計算を実行してＭ個の計算値を求める回路を複数Ｌ個含み、前記Ｌ個のサンプルの入力データのそれぞれに対して前記等化計算を並列に実行するＬ個の等化計算回路と、
前記Ｌ個のサンプルのうちの１つのサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記１つのサンプルの１つ前のサンプルに対する前記Ｍ個の計算値に応じて選択し並べることによりＭ個の論理値を生成する論理回路と、
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記Ｍ個の論理値のうちの１つを選択し、前記１つのサンプルの入力データに対するデータ判定値として出力する選択回路
を含むことを特徴とする受信回路。
（付記９）
前記論理回路を第１の論理回路として該第１の論理回路と同一の論理構成を有する第２の論理回路と、
第２の選択回路と
を更に含み、前記第２の論理回路は、前記１つのサンプルの１つ後のサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記第１の論理回路が生成する前記Ｍ個の論理値に応じて選択し並べることによりＭ個の論理値を生成し、前記第２の選択回路は、前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第２の論理回路が生成した前記Ｍ個の論理値のうちの１つを選択し、前記１つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする付記８記載の受信回路。
（付記１０）
前記第１の論理回路と同一の論理構成を有する第３の論理回路と、
第３の選択回路と
を更に含み、前記第３の論理回路は、前記１つのサンプルの２つ後のサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記第２の論理回路が生成する前記Ｍ個の論理値に応じて選択し並べることによりＭ個の論理値を生成し、前記第３の選択回路は、前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記第３の論理回路が生成した前記Ｍ個の論理値のうちの１つを選択し、前記２つ後のサンプルの入力データに対するデータ判定値として出力することを特徴とする付記９記載の受信回路。
（付記１１）
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値を保持するデータ保持回路を更に含むことを特徴とする付記８乃至１０何れか一項記載の受信回路。
（付記１２）
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記１つ前のサンプルに対する前記Ｍ個の計算値のうちの１つを選択し、前記１つ前のサンプルの入力データに対するデータ判定値として出力する選択回路を更に含むことを特徴とする付記８乃至１１何れか一項記載の受信回路。
（付記１３）
前記Ｌ個のサンプルのうちの前記１つ前のサンプルとは異なる１つのサンプルに対する前記Ｍ個の計算値のうちの１つを、前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて選択し、前記異なる１つのサンプルの入力データに対するデータ判定値として出力する選択回路を更に含むことを特徴とする付記８乃至１２何れか一項記載の受信回路。
（付記１４）
前記論理回路と前記選択回路との間に設けられ、クロックに同期して前記Ｍ個の論理値を保持するデータ保持回路を更に含むことを特徴とする付記８乃至１３何れか一項記載の受信回路。
（付記１５）
１つの着目サンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値が取り得る複数Ｍ個の組み合わせのそれぞれについて、前記１つの着目サンプルの入力データに対する等化計算を実行してＭ個の計算値を求める計算を、時間軸上に並ぶＬ個のサンプルの入力データのそれぞれに対して並列に実行し、
前記Ｌ個のサンプルのうちの１つのサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記１つのサンプルの１つ前のサンプルに対する前記Ｍ個の計算値に応じて選択し並べることによりＭ個の論理値を生成し、
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記Ｍ個の論理値のうちの１つを選択し、前記１つのサンプルの入力データに対するデータ判定値として出力する
各段階を含むことを特徴とする判定帰還等化処理方法。
（付記１６）
前記１つのサンプルの１つ後のサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記Ｍ個の論理値に応じて選択し並べることにより更なるＭ個の論理値を生成し、
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記更なるＭ個の論理値のうちの１つを選択し、前記１つ後のサンプルの入力データに対するデータ判定値として出力する
各段階を更に含むことを特徴とする付記１５記載の判定帰還等化処理方法。
（付記１７）
前記１つのサンプルの２つ後のサンプルに対する前記Ｍ個の計算値のうちの幾つかの計算値を、前記更なるＭ個の論理値に応じて選択し並べることにより更に別のＭ個の論理値を生成し、
前記１つ前のサンプルより過去の１つ又は複数個のサンプルの入力データに対するデータ判定値に応じて、前記更に別のＭ個の論理値のうちの１つを選択し、前記２つ後のサンプルの入力データに対するデータ判定値として出力する
各段階を更に含むことを特徴とする付記１６記載の判定帰還等化処理方法。
【符号の説明】
【００８２】
１０−１乃至１０−Ｌ  等化計算回路
１１−１乃至１１−Ｌ  データ判定回路
１２−２乃至１２−Ｌ  論理回路
１３−１乃至１３−Ｌ  データ保持回路
１４−１乃至１４−Ｌ  選択回路
１５  データ保持回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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