(57)【特許請求の範囲】
【請求項１】
複数のビット線および複数のビット線バーに結合されたデータ入力線と、
複数のワード線と、
前記複数のビット線、複数のビット線バー、および複数のワード線に結合されたメモリセルと、
前記複数のワード線が値を前記複数のビット線および複数のビット線バーを通じて前記データ入力線から前記メモリセルに書き込むのを可能にし、制御信号を生成して複数の書込み列アドレスパスゲートが前記値を書き込むのを可能にするように構成されたコントローラとを備える多ポートランダムアクセスメモリ(RAM)回路。
【請求項２】
前記複数の書込み列アドレスパスゲートは、前記複数のビット線および複数のビット線バーと連絡する、請求項1に記載の多ポートRAM回路。
【請求項３】
前記コントローラは、少なくとも2本の前記ワード線を実質的に同時に有効化し、少なくとも2つの前記書込み列アドレスパスゲートを実質的に同時に有効化する、請求項2に記載の多ポートRAM回路。
【請求項４】
前記メモリセルは、第1の種類のトランジスタと第2の種類のトランジスタとを含み、さらに、前記第1の種類のトランジスタの駆動電流と前記第2の種類のトランジスタの駆動電流との比が1.5から2の間である、請求項1に記載の多ポートRAM回路。
【請求項５】
前記第1の種類のトランジスタがN型電界効果トランジスタ(NFET)を備え、前記第2の種類のトランジスタがP型電界効果トランジスタ(PFET)を備える、請求項4に記載の多ポートRAM回路。
【請求項６】
音楽プレーヤー、ビデオプレーヤー、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項1に記載の多ポートRAM回路。
【請求項７】
前記多ポートRAM回路は半導体ダイに組み込まれる、請求項1に記載の多ポートRAM回路。
【請求項８】
前記データ入力線、前記複数のビット線、前記複数のビット線バー、前記複数のワード線、および前記メモリセルは、さらなる複数のメモリセルと一緒にメモリアレイとして集積される、請求項1に記載の多ポートRAM回路。
【請求項９】
複数のビット線と連絡するデータ入力線と、前記複数のビット線と連絡するメモリセルと、前記メモリセルと連絡する複数のワード線とを含む多ポートランダムアクセスメモリ(RAM)回路に値を書き込む方法であって、
前記データ入力線上で前記値を受け取るステップと、
制御信号を生成して複数のワード線および複数の書込み列アドレスパスゲートが前記値を書き込むのを可能にするステップと、
前記複数のワード線および複数の書込み列アドレスパスゲートが前記複数のビット線を使用して前記値を前記データ入力線から前記メモリセルに書き込むのを可能にするステップとを含む方法。
【請求項１０】
前記多ポートRAM回路が、前記データ入力線および前記メモリセルと連絡する複数のビット線バーと、前記複数のビット線および複数のビット線バーと連絡する複数の書込み列アドレスパスゲートとを含み、前記方法が、
前記複数のワード線を有効化するのと実質的に同時に前記複数の書込み列アドレスパスゲートを有効化するステップをさらに含む、請求項9に記載の方法。
【請求項１１】
前記多ポートRAM回路の複数の別個のデータ出力線を使用して複数の読取り動作を実行するステップをさらに含む、請求項9に記載の方法。
【請求項１２】
前記多ポートRAM回路は、音楽プレーヤー、ビデオプレーヤー、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項9に記載の方法。
【請求項１３】
前記多ポートRAM回路を半導体ダイに組み込むステップをさらに含む、請求項9に記載の方法。
【請求項１４】
複数のビット線と連絡するデータ入力線と、前記複数のビット線と連絡するメモリセルと、前記メモリセルと連絡する複数のワード線とを含む多ポートランダムアクセスメモリ(RAM)回路に値を書き込む方法であって、
前記データ入力線上で前記値を受け取るステップと、
制御信号を生成して複数のワード線および複数の書込み列アドレスパスゲートが前記値を書き込むのを可能にするステップと、
前記複数のワード線および複数の書込み列アドレスパスゲートが前記複数のビット線を使用して前記値を前記データ入力線から前記メモリセルに書き込むのを可能にするステップとを含む方法。
【請求項１５】
前記多ポートRAM回路を半導体ダイに組み込むステップをさらに含む、請求項14に記載の方法。
【請求項１６】
前記多ポートRAM回路は、音楽プレーヤー、ビデオプレーヤー、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項14に記載の方法。
【請求項１７】
前記多ポートRAM回路が、前記データ入力線および前記メモリセルと連絡する複数のビット線バーと、前記複数のビット線および複数のビット線バーと連絡する複数の書込み列アドレスパスゲートとを含み、前記方法が、
前記複数のワード線を有効化するのと実質的に同時に前記複数の列アドレスパスゲートを有効化するステップをさらに含む、請求項14に記載の方法。
【請求項１８】
前記多ポートRAM回路の複数の別個のデータ出力線を使用して複数の読取り動作を実行するステップをさらに含む、請求項14に記載の方法。
【請求項１９】
複数のビット線に結合されたデータ入力線と、
前記複数のビット線に結合されると共に、複数のワード線によって選択的に有効にされる複数の書込み列アドレスパスゲートと、
前記複数の書込み列アドレスパスゲートを通して、前記複数のビット線と選択可能に通信する、データ値を記憶するための記憶手段と、
前記複数のワード線が、同時に有効にされた複数のビット線を使用して前記データ値を前記データ入力線から前記記憶手段に書き込むのを、同時に可能にするための手段とを備える多ポートランダムアクセスメモリ(RAM)回路。
【請求項２０】
前記記憶手段は、第1の種類のトランジスタと第2の種類のトランジスタとを含み、さらに、前記第1の種類のトランジスタの駆動電流と前記第2の種類のトランジスタの駆動電流との比が1.5から2の間である、請求項19に記載の多ポートRAM回路。
【請求項２１】
音楽プレーヤー、ビデオプレーヤー、娯楽ユニット、ナビゲーションデバイス、通信デバイス、携帯情報端末(PDA)、固定式の位置データユニット、およびコンピュータからなる群から選択されるデバイスに組み込まれる、請求項19に記載の多ポートRAM回路。
【請求項２２】
前記多ポートRAM回路は半導体ダイに組み込まれる、請求項19に記載の多ポートRAM回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して多ポートメモリ回路に関し、特に、多ポートスタティックランダムアクセスメモリ(SRAM)回路に書込みを行う技術に関する。
【背景技術】
【０００２】
図1は、例示的な従来の8トランジスタ(8T)デュアルポートスタティックランダムアクセスメモリ(SRAM)回路100を示している。SRAM回路100は、バックツーバックインバータで構成されたメモリセル101を含む。メモリセル101内のデータ値はノード102に記憶され、データ値の逆数はノード103に記憶される。SRAM回路100は、それぞれのデータソース、たとえば複数のマイクロプロセッサと連絡する2本のデータ入力線DINaおよびDINbを含む。データ入力線DINaはビット線a_bitおよびa_bitb(「ビット線aバー」)と連絡する。同様に、データ入力線DINbはビット線b_bitおよびb_bitb(「ビット線bバー」)と連絡する。ビット線a_bitおよびa_bitbは、パスゲート109、111によって有効化され、ビット線b_bitおよびb_bitbは、パスゲート108、110によって有効化される。
【０００３】
SRAM回路100は、それぞれのデータソースに対応する2本のワード線a_wlおよびb_wlを含む。ワード線a_wlはパスゲート106、107を通じてメモリセル101に結合され、ワード線b_wlはパスゲート104、105を通じてメモリセル101に結合される。
【０００４】
両方のデータソースがそれぞれの異なる値を同時にメモリ素子101に書き込むシナリオを回避するために、上位ロジック(不図示)は、任意の所与の時間に一方のデータソースから回路100への単一の書込み動作しか実行できないようにする。しかし、多重コア設計を容易にするために、実質的に同時の2つの読取り動作が回路100に対して実行されることがある。
【０００５】
デュアルポートSRAM回路(回路100など)に関する1つの問題は、この設計がメモリセルの各側に2つのパスゲート(たとえば、パスゲート104〜107)を有することである。二重読取り動作を行う際、パスゲート104〜107がオンになり、2本のビット線が高電圧VDDになる。二重読取り動作では、メモリセルの各側に単一のパスゲートのみを有する6T設計と異なり、ビット線の高電圧によってセルにダブルディスターバンスが生じる可能性がある。図1の例では、さらにディスターバンスが生じると、二重読取り動作時に値に誤りが生じる(causing values to "flip" incorrectly)ことによって安定性が低下する恐れがある。
【０００６】
メモリセル内のP型電界効果トランジスタ(PFET)およびN型電界効果トランジスタ(NFET)の相対強度としては、シグナルノイズマージン(SNM)によって測定された妥当な読取りマージンが得られるような相対強度が選択される。しかし、読取りマージンの利点は、書込みマージンを犠牲にすることによって実現される。すなわち、読取りマージンが大きくなると、書込みマージンが小さくなる(読取りマージンが小さくなると、書込みマージンが大きくなる)。したがって、メモリセル内のPFETおよびNFETの選択される相対強度によって書込みがより困難になる恐れがある。単一の書込み動作では、メモリセルの各側の単一のパスゲートのみ、たとえばパスゲート106および107のみを使用してDINaから書込みを行うことによってデータが書き込まれるので、書込みマージンに対する効果は顕著である。したがって、書込みマージンが小さいと、図1の回路の場合、書込み速度がいくぶん遅くなることがある。
【発明の概要】
【課題を解決するための手段】
【０００７】
一実施形態によれば、多ポートランダムアクセスメモリ(RAM)回路は、複数のビット線および複数のビット線バーに結合されたデータ入力線と、複数のワード線と、複数のビット線、複数のビット線バー、および複数のワード線に結合されたメモリセルとを含む。多ポートRAM回路は、複数のワード線が値を複数のビット線および複数のビット線バーを通じてデータ入力線からメモリセルに書き込むのを可能にするコントローラも含む。
【０００８】
別の実施形態によれば、多ポートRAM回路に値を書き込む方法が開示される。多ポートRAM回路は、複数のビット線と連絡するデータ入力線と、複数のビット線と連絡するメモリセルと、メモリセルと連絡する複数のワード線とを含む。この方法は、データ入力線上で値を受け取ることと、複数のワード線が複数のビット線を使用して値をデータ入力線からメモリセルに書き込むのを可能にすることとを含む。
【０００９】
さらに別の実施形態によれば、多ポートRAM回路に値を書き込む方法が開示される。多ポートRAM回路は、複数のビット線と連絡するデータ入力線と、複数のビット線と連絡するメモリセルと、メモリセルと連絡する複数のワード線とを含む。この方法は、データ入力線上で値を受け取るステップと、複数のワード線が複数のビット線を使用して値をデータ入力線からメモリセルに書き込むのを可能にするステップとを含む。
【００１０】
別の実施形態では、多ポートRAM回路は、複数のビット線に結合されたデータ入力線と、データ値を記憶するための手段とを含む。記憶手段は、複数のビット線と連絡する。多ポートRAM回路は、複数のビット線を使用してデータ値をデータ入力線から記憶手段に書き込むための手段も含む。
【００１１】
上記の内容は、以下の詳細な説明をよりよく理解できるように本開示の特徴および技術的利点をかなり広く概説したものである。本開示の特許請求の範囲の主題を形成するさらなる特徴および利点について以下に説明する。当業者には、本開示の同じ目的を実施することができるように他の構造を修正または設計するための基礎として、開示される概念および特定の実施形態を容易に利用できることを理解されたい。当業者には、そのような同等の構成が添付の特許請求の範囲に記載された開示の技術から逸脱しないことも了解されたい。本開示の構成と動作方法の両方に関して本開示の特徴と考えられる新規の特徴は、さらなる目的と利点とともに、以下の説明を添付の図に関連して検討することによってよりよく理解されよう。しかし、各図が例示および説明のためのみのものであり、本開示の制限の定義を目的としたものではないことを明確に理解されたい。
【００１２】
本開示をより完全に理解するために、次に添付の図面に関連して以下の説明を参照する。
【図面の簡単な説明】
【００１３】
【図１】例示的な従来の8Tデュアルポートスタティックランダムアクセスメモリ(SRAM)回路を示す図である。
【図２】本開示の一実施形態によって構成された例示的なSRAM回路を示す図である。
【図３】本開示の一実施形態による例示的なSRAM回路を示すブロック図である。
【図４】本開示の一実施形態による2つのグラフを示す図である。
【図５】本開示の一実施形態によって構成された例示的なプロセスを示す図である。
【図６】有利なことに本開示の実施形態を使用できる例示的なワイヤレス通信システムを示す図である。
【発明を実施するための形態】
【００１４】
図2は、本開示の一実施形態によって構成された例示的なSRAM回路200を示している。回路200は、図1の回路100と共通する様々な特徴ならびに様々な違いを含む。
【００１５】
たとえば、回路200は、すべての4本のビット線(a_bit、b_bit)およびビット線バー(a_bitb、b_bitb)に結合された単一のデータ入力線(DIN)を含む。回路200は、ワード線(a_wl、b_wl)および書込み行アドレス(WCA)パスゲート108〜111を有効化するコントローラ201も含む。コントローラ201は、回路、ハードウェア、ファームウェア、またはそれらの組合せであってもよい。多くの実施形態では、コントローラ201は、書込みの競合を防止することのような様々な機能を実行する上位ロジックを備える。
【００１６】
図2の実施形態による書込み動作では、たとえば、多重コアシステムの一部であるマイクロプロセッサからのデータ値が、DINにおいて受け取られる。コントローラ201は次いで、ワード線a_wl、b_wlおよびWCAパスゲート108〜111が、4つのパスゲート104〜107を使用して実質的に同時にこの値をメモリセル101に書き込むのを可能にする。データ値はメモリセル101のノード102に記憶される。
【００１７】
図1を参照すると、回路100が、所与の時間に各側の一方のパスゲートのみを使用し、すなわちパスゲート104および105またはパスゲート106および107を使用して書込み動作を実行することに留意されたい。これに対して、図2の回路200は、所与の時間に各側の2つのパスゲートを使用して書込み動作を実行する。いくつかの実施形態では、そのような違いのみによって、以下に図4に関して詳しく説明するように、書込みマージンを実質的に大きくしかつ書込み速度を実質的に速くすることができる。
【００１８】
上記の例では、ワード線a_wl、b_wlとWCAパスゲート108〜111を厳密に同時に有効化する必要はない。その代わりに、上記の例は、単一の書込み動作をビット線a_bit、b_bitおよびビット線バーa_bitb、b_bitbを使用して首尾よく実行できるように、コントローラ201からの各信号を実質的に同時に有効化することを含む。さらに、図2の例は、データ出力線を示しておらず、回路200上では単一の読取り動作および二重読取り動作が図1の回路100上の従来の読取り動作と同様に実行されることを理解されたい。また、本明細書の各例は、デュアルポートSRAMとともに使用できるように構成された実施形態を示しており、様々な実施形態が2つよりも多くのポートを有するRAM回路にも使用できるように適合可能であることを理解されたい。さらに、各実施形態の範囲はSRAMに限定されない。というのは、様々な実施形態が、たとえば磁気抵抗ランダムアクセスメモリ(MRAM)などにおいて実施されるような任意の多ポートRAMに適用可能であるからである。
【００１９】
図3は、本開示の一実施形態による例示的なSRAM回路300のブロック図である。図3は、図2の回路200のようなデュアルポートSRAM回路用のそれぞれの読取りパスおよび書込みパスを示している。
【００２０】
回路300は、2つのマイクロプロセッサ(図示せず)、マイクロプロセッサAおよびマイクロプロセッサBと連絡する。データ出力線DOUTは、各々がそれぞれ、読取りポートおよびマイクロプロセッサに対応する、2本の線DOUTAおよびDOUTBを含む。これに対して、回路300は、図2の場合のように1本のデータ入力線DINのみを含む。メモリアレイ301は、各々が2本のワード線、2本のビット線、および2本のビット線バーに結合された多数のメモリセルを含み、そのようなメモリセルの単一の例が図2に示されている。メモリアレイ301内のメモリセルの各々は、図2の場合のようにコントローラ201と連絡する。
【００２１】
読取り動作の場合、所与の行アドレスおよび列アドレスがそれぞれのマイクロプロセッサからラッチ302、303およびデコーダ304、305に受け取られる。クロックは、クロック発生器306によって受け取られ、デコーダ304、305に渡される。デコーダ304、305は論理アドレスをメモリアレイ301内で物理アドレスに復号し、次いでこの物理アドレスを使用してメモリアレイ301および列マルチプレクサ307にアクセスする。値がメモリアレイ301から読み取られ、増幅器およびバッファ308に渡され、データ出力線DOUTAおよびDOUTB上で出力される。コントローラ201は、ワード線、ビット線、およびパスゲートの有効化および無効化を行い、読取り動作を容易にする。回路300は、所与の時間にそれぞれの各マイクロプロセッサから1つずつ、2つの読取り動作に対処することができる。
【００２２】
書込み動作の場合、各アドレスは、上記と同様に受け取られ処理される。また、この動作が書込み動作であることを示す書込みイネーブル信号WEがクロック発生器306に渡される。図示されていないが、コントローラ201は書込みイネーブル信号WEを供給することができる。マイクロプロセッサからのデータがDINにおいて受け取られ、ラッチ309によってラッチされ、バッファ310によってバッファされ、列マルチプレクサ307に供給される。ワード線、ビット線、およびパスゲートは、上記に図2に関して説明したように両方のビット線およびビット線バー(図示せず)ならびに4つのパスゲート(同じく図示せず)を使用して書込み動作を実行するようにコントローラ201によって制御される。
【００２３】
したがって、デュアルポートSRAM回路300は、所与のメモリセルの各側の一方のビット線、一方のビット線バー、および一方のパスゲートを使用して所与の読取り要求に対して単一の読取り動作を実行する。SRAM回路300は、同じメモリセルにおいても2つの読取り動作に同時に対処することができる。しかし、SRAM回路300は一度に1つの書込み要求にしか対処しない。読取り動作とは異なり、各書込み動作は、所与のメモリセルにおいて両方のビット線、両方のビット線バー、両方のワード線、および両方のWCAパスゲートを使用して書込みマージンを大きくし、書込み速度を速くする。
【００２４】
図4は、本開示の一実施形態による2つのグラフ410および420を示す図である。グラフ410は、メモリセルの各側の単一のパスゲートのみを使用する回路100の一実装例の書込みマージンとメモリセルの各側の2つのパスゲートを使用する回路200の一実装例の書込みマージンを比較する。グラフ410に示されているように、回路200は、回路100と比較して、動作電圧の範囲にわたって約2.5シグマの書込みマージン利得を有する。この書込みマージン利得は、回路200では動作電圧が約200mV低くて済むという利点(approximately a 200 mV operating voltage advantage)に相当する。書込みマージンの目標が約6シグマであるシナリオでは、グラフ410における回路200の書込みマージンはそのような目標を超えている。
【００２５】
グラフ420は、回路200の同じ実装例の読取りマージンを示している。読取りマージンの目標が約6シグマであるシナリオでは、グラフ420の読取りマージンは不十分である。1つの観点からすると、回路200は、書込みマージンは過剰であるが読取りマージンは十分ではないと見なすことができる。本開示の一実施形態は、ある程度の書込みマージンを読取りマージンに有効に変換する選択されたトランジスタを含めることによって回路200の読取りマージンと書込みマージンとの差を狭める。
【００２６】
具体的には、いくつかの実施形態は、書込みマージンを小さくし、一方、読取りマージンを大きくするようにメモリセル101のPFETおよびNFETの強度調整を行うことを含む。一例として、PFETの強度をNFETの強度に対して高くし、かつ/あるいはNFETの強度をPFETの強度に対して低くする。言い換えれば、より強度の高いPFETを選択することは、より低いVtを有するPFETを選択することを含んでもよく、一方、より強度の低いNFETを選択することは、より高いVtを有するNFETを選択することを含んでもよい。一般に、所与のトランジスタの強度は、その駆動電流によって測定され、トランジスタの駆動電流はそのVtによって変調される。Vtが高いほど駆動電流が小さくなり、一方、Vtが低いほど駆動電流が大きくなる。いくつかの実施形態では、NFETの駆動電流とPFETの駆動電流との比は約1.5〜2である。
【００２７】
図5は、本開示の一実施形態によって構成された例示的なプロセス500を示す図である。プロセス500は、たとえば、図2の回路200または図3の回路300のようなメモリ回路によって実行されてもよい。
【００２８】
ブロック501では、たとえば、一群のプロセッサのうちの1つのプロセッサからのデータ値がデータ入力線上で受け取られる。バイナリデジタルシステムにおけるデータ値の一例は1または0である。この例では、メモリセル当たりに1本のデータ入力線、少なくとも2本のワード線、少なくとも2本のビット線、および少なくとも2本のビット線バーがある。
【００２９】
ブロック502では、メモリセルに対して複数のワード線が有効化される。また、ブロック503では、メモリセルの複数の列アドレスパスゲートが、複数のワード線を有効化するのと実質的に同時に有効化される。ブロック502および503の動作の結果として、データ値が複数のビット線からメモリセルに書き込まれる。したがって、単一の値が複数のビット線から単一のメモリセルに書き込まれる。
【００３０】
ブロック504では、複数の別個のデータ出力線を使用して読取り動作が実行される。したがって、単一のデータ入力線を有する書込みパスとは異なり、読取りパスは複数のデータ出力線を有する。
【００３１】
図5は、互いに離散した一連の動作として示されているが、各実施形態の範囲はこのように限定されない。様々な実施形態では、図5の様々な動作のいずれに対して追加、省略、再構成、または修正を行ってもよい。たとえば、いくつかの用途では、値がメモリアレイのそれぞれの異なるメモリセルに書き込まれかつそれぞれの異なるメモリセルから読取られると仮定して、ブロック504の読取り動作をブロック501〜503の書込み動作と同時に実行してもよい。実際、デュアルポート実施形態では、2つの読取り動作または読取り動作と書込み動作を同時に実行してもよい。所与のメモリアレイについて、複数のマイクロプロセッサが、様々なメモリセルに対して繰り返し読取りおよび書込みを行い、ときには書込みを行い、ときには読取りを行い、かつ上記に図2および図3に関して説明したように書込み動作を実行したりしてもよい。
【００３２】
様々な実施形態は、図1の従来のメモリ回路に対する1つまたは複数の利点を含むことができる。たとえば、図1の例示的な回路100は、読取りマージンは許容範囲内であるが、書込みマージンは改善の余地がある。これに対して、いくつかの実施形態は、メモリセルの各側の少なくとも2つのパスゲートを使用して、読取りマージンに悪影響を与えずに書込み動作を実行することによって書込みマージンを大きくする。さらに、いくつかの実施形態は、読取りマージンと書込みマージンの両方が許容範囲内に収まるように読取りマージンを大きくする(かつ書込みマージンを小さくする)トランジスタを使用することによって、書込みマージンを大きくすることの利点を得ることができる。
【００３３】
図6は、有利なことに本開示の実施形態を使用できる例示的なワイヤレス通信システム600を示す図である。例示のために、図6は、3つの遠隔ユニット620、630、および640ならびに2つの基地局650、660を示している。ワイヤレス通信システムがこれよりも多くの遠隔ユニットおよび基地局を有してもよいことが認識されよう。遠隔ユニット620、630、および640は、それぞれ、上記に詳しく説明したように様々な実施形態においてRAM回路を含む改良された半導体プロセッサデバイス625A、625B、および625Cを含む。いくつかの実施形態では、改良された半導体デバイスは基地局650、660にも含まれる。プロセッサデバイス625A、625B、および625Cと一体であるかあるいはプロセッサデバイス625A、625B、および625Cとは別個のコンピュータ可読媒体に記憶された実行コードを使用して、上記に詳しく説明した機能を実現してもよい。図6は、基地局650、660ならびに遠隔ユニット620、630、および640からの順方向リンク信号680と、遠隔ユニット620、630、および640から基地局650、660への逆方向リンク信号690とを示している。
【００３４】
図6には、遠隔ユニット620がモバイル電話として示されており、遠隔ユニット630がポータブルコンピュータとして示されており、遠隔ユニット640がワイヤレスローカルループシステムにおけるコンピュータとして示されている。たとえば、遠隔ユニットには、携帯電話、ハンドヘルドパーソナル通信システム(PCS)ユニット、パーソナルデータアシスタントなどのポータブルデータユニットのようなモバイルデバイスを含めてもよく、遠隔ユニットには、メータ読取り機器などの固定位置データユニットを含めてもよい。図6は、本開示の教示に従った遠隔ユニットを示すが、本開示は、これらの例示的な示されたユニットには限定されない。本開示は、多ポートRAMを含む任意のデバイスにおいて適切に使用されてもよい。
【００３５】
本明細書で説明する方法は、用途に応じて様々な構成要素によって実現されてもよい。たとえば、これらの方法は、ハードウェア、ファームウェア、ソフトウェアまたはそれらの組合せで実施することができる。ハードウェア実装形態の場合、各処理ユニットは、本明細書で説明する機能を実行するように設計された、1つまたは複数の特定用途向け集積回路(ASIC)、デジタル信号プロセッサ(DSP)、デジタル信号処理デバイス(DSPD)、プログラマブル論理デバイス(PLD)、フィールドプログラマブルゲートアレイ(FPGA)、プロセッサ、コントローラ、マイクロコントローラ、マイクロプロセッサ、電子デバイス、他の電子ユニット、あるいはそれらの組合せ内で実現されてもよい。
【００３６】
ファームウェアおよび/またはソフトウェア実装形態の場合、これらの方法は、本明細書で説明する機能を実行するモジュール(たとえば、プロシージャ、関数など)によって実現されてもよい。本明細書で説明する方法を実現する際に命令を具体的に実施する任意の機械可読媒体を使用してもよい。たとえば、ソフトウェアコードはメモリに記憶され、プロセッサユニットにより実行されてもよい。メモリは、プロセッサユニット内で実現されてもあるいはプロセッサユニットの外部で実現されてもよい。本明細書では、「メモリ」という用語は、長期メモリ、短期メモリ、揮発性メモリ、非揮発性メモリ、または他のメモリのいずれかの種類を指し、メモリのいずれかの特定の種類またはいずれかの特定の数、あるいはメモリが格納される媒体のいずれかの特定の種類に限定されない。
【００３７】
関数をファームウェアおよび/またはソフトウェアにおいて実現する場合、コンピュータ可読媒体上に1つまたは複数の命令あるいはコードとして記憶してもよい。この例には、データ構造によって符号化されたコンピュータ可読媒体およびコンピュータプログラムによって符号化されたコンピュータ可読媒体が含まれる。コンピュータ可読媒体は、物理的なコンピュータ記憶媒体を含む。記憶媒体は、コンピュータによってアクセスされ得る任意の使用可能な媒体であってもよい。限定ではなく、例として、そのようなコンピュータ可読媒体は、RAM、ROM、EEPROM、CD-ROM、または他の光ディスクストレージ、磁気ディスクストレージまたは他の磁気記憶デバイス、あるいは所望のプログラムコードを命令またはデータ構造の形で記憶するのに使用することができ、かつコンピュータからアクセスすることのできる任意の他の媒体を備えてよく、本明細書で使用するディスク(diskおよびdisc)には、コンパクトディスク(CD)、レーザディスク、光ディスク、デジタル多用途ディスク(DVD)、フロッピィディスク、およびブルーレイディスクが含まれ、ディスク(disk)は通常、データを磁気的に再生し、一方、ディスク(disc)はデータをレーザによって光学的に再生する。上記の組合せも、コンピュータ可読媒体の範囲内に含めるべきである。
【００３８】
命令および/またはデータは、コンピュータ可読媒体上に記憶されるだけでなく、通信装置に含まれる伝送媒体上の信号として設けられてもよい。たとえば、通信装置には、命令およびデータを示す信号を有するトランシーバを含めてもよい。命令およびデータは、1つまたは複数のプロセッサに特許請求の範囲において概説する機能を実施させるように構成される。
【００３９】
特定の回路について説明したが、当業者には、本開示を実施するうえで開示された回路のすべてが必要とされるわけではないことが理解されよう。さらに、本開示に対する注目を維持するようにある公知の回路については説明していない。同様に、説明はある位置における論理「0」および論理「1」に言及しているが、本開示の動作に影響を与えずに論理値を切り替え、それに応じて回路の残りの部分を調整してもよいことが当業者には理解されよう。
【００４０】
本開示およびその利点について詳しく説明したが、添付の特許請求の範囲によって規定される本開示の技術から逸脱することなく、本明細書において様々な変更、代用および改変を施せることを理解されたい。さらに、本出願の範囲は、本明細書において説明したプロセス、機械、製造、物質組成、手段、方法、およびステップの特定の実施形態に限定されるものではない。当業者には本開示から容易に理解されるように、本明細書で説明した対応する実施形態と実質的に同じ機能を実行するかあるいは実質的に同じ結果を実現する、現存するかあるいは後に開発されるプロセス、機械、製造、物質組成、手段、方法、またはステップを本開示に従って利用してもよい。したがって、添付の特許請求の範囲は、そのようなプロセス、機械、製造、物質組成、手段、方法、またはステップを範囲内に含むものである。
【符号の説明】
【００４１】
200  SRAM回路
201  コントローラ
A、B  マイクロプロセッサ
DOUTA、DOUTB  データ出力線
300  回路
301  メモリアレイ
302、303、309  ラッチ
304、305  デコーダ
306  クロック発生器
307  列マルチプレクサ
308、310  バッファ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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