(57)【特許請求の範囲】
【請求項１】
同一外観形状の半導体チップを４枚以上積層した積層構造を有する積層半導体集積回路装置であって、
前記各半導体チップに長距離チップ間通信用の第１の送受信用コイルと、
前記第１の送受信用コイルよりサイズの小さな近距離チップ間通信用の第２の送受信用コイルとを備え、
前記第１の送受信用コイル及び前記第２の送受信用コイルが多角形状のコイルであり、前記第１の送受信用コイル及び前記第２の送受信用コイルに内接する円の直径が、コイルのサイズに応じて設定したチップ間通信距離の１倍乃至３倍であり、且つ、前記第１の送受信用コイルに内接する円の直径が、前記半導体チップの積層ピッチの４倍乃至３６倍である積層半導体集積回路装置。
【請求項２】
前記積層構造が、最下層の前記半導体チップに対して、前記半導体チップの二対の対向辺の内、一方の対向辺を一致させるとともに、他方の対辺を前記一方の対向辺の延在方向に沿った第１の方向に順次所定のピッチでずらして積層した所定枚数の第１の半導体チップ群と、
前記第１の半導体チップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対辺を前記他方の対向辺の延在方向に沿った第２の方向に順次所定のピッチでずらして積層した所定枚数の第２の半導体チップ群と、
前記第２の半導体チップ群の最上層の半導体チップに対して前記一方の対向辺を一致させるとともに、前記他方の対辺を前記第１の方向と反対方向の第３の方向に順次所定のピッチでずらして積層した前記第１の半導体チップ群と同じ枚数の第３の半導体チップ群と、
前記第３の半導体チップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対辺を前記第２の方向と反対方向の第４の方向に順次所定のピッチでずらして積層した前記第２の半導体チップ群と同じ枚数の第４の半導体チップ群とを少なくとも有する請求項１に記載の積層半導体集積回路装置。
【請求項３】
前記積層構造の最上層の前記半導体チップの上或いは最下層の前記半導体チップの下に、前記半導体チップよりサイズの小さく、且つ、チップ間通信用として前記第２の送受信用コイルのサイズと同じサイズの第３の送受信用コイルのみを有する異なった外観形状の半導体チップとを積層した請求項１または請求項２に記載の積層半導体集積回路装置。
【請求項４】
前記同一外観形状の半導体チップは、フラッシュメモリチップであり、前記異なった外観形状の半導体チップが、前記フラッシュメモリの動作を制御するコントローラチップである請求項３に記載の積層半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は積層半導体集積回路装置に関するものであり、例えば、フラッシュメモリ等の半導体チップを複数枚積層した積層半導体集積回路装置において、複数枚の半導体チップを飛び越したチップ間通信を低消費電力で効率的に行うための構成に関する。
【背景技術】
【０００２】
近年、半導体記憶装置の大容量化の要請に応えるために、フラッシュメモリチップ等のメモリチップを複数枚積層することが行われている。この場合、チップ間の信号の送受信をボンディングワイヤを介して行うと、ボンディングワイヤの数が膨大になり、積層枚数が制限されるという問題がある。
【０００３】
そこで、本発明者は、ＩＣチップのチップ上の配線により形成されるコイルを介して積層実装されるチップ間で誘導結合による通信を行う電子回路を提案している（例えば、特許文献１乃至特許文献７、及び、非特許文献１乃至非特許文献９参照）。
【０００４】
これらの技術を用いれば、複数のＩＣチップ間でデータの授受を無線通信で行うことが可能になる。その結果、データ通信用のワイヤーが不要になるので、ワイヤボンディングの本数を削減できて、チップの積層枚数を増やすことができる。
【０００５】
例えば、非特許文献８或いは非特許文献９では、６４枚のＮＡＮＤフラッシュメモリチップと１枚のコントローラチップを積層し、誘導結合によるチップ間通信を行って、コントローラが任意のＮＡＮＤフラッシュメモリチップにランダムアクセスできることが報告されている。このことにより、大容量のソリッド・ステート・ドライブ（ＳＳＤ）を一つのパッケージ内に実現することが可能になる。
【０００６】
この場合の誘導結合による通信で用いるコイルは、ＩＣチップのチップ上の配線で形成したコイルである。通信距離は通信回路の性能によっても多少異なるが、コイルの直径の１／３から１／１程度の距離の無線通信が可能になる。
【０００７】
例えば、非特許文献８或いは非特許文献９では、一辺が２００μｍのコイルを用いて、１２０μｍの距離の通信を行っている。この例では、一枚のＩＣチップの厚さが接着剤の厚さも含めて６０μｍであったので、ＩＣチップを１つ飛び越して２つ先のＩＣチップと通信することができた。したがって、上下近傍のチップに順次データ転送を繰り返すことで、６４枚のチップの中の所望のチップの間でデータ通信を行うことができる。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】特開２００５−３４８２６４号公報
【特許文献３】特開２００６−０５０３５４号公報
【特許文献４】特開２００６−０６６４５４号公報
【特許文献５】特開２００６−１０５６３０号公報
【特許文献６】特開２００６−１７３９８６号公報
【特許文献７】特開２００６−１７３４１５号公報
【非特許文献】
【０００９】
【非特許文献１】Ｄ．Ｍｉｚｏｇｕｃｈｉ  ｅｔ  ａｌ，”Ａ１．２Ｇｂ／ｓ／ｐｉｎ  Ｗｉｒｅｌｅｓｓ  Ｓｕｐｅｒｃｏｎｎｅｃｔ  ｂａｓｅｄ  ｏｎ  Ｉｎｄｕｃｔｉｖｅ  Ｉｎｔｅｒ−ｃｈｉｐ  Ｓｉｇｎａｌｉｎｇ（ＩＩＳ）”，  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  （ＩＳＳＣＣ’０４），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．１４２−１４３，５１７，Ｆｅｂ．２００４
【非特許文献２】Ｎ．Ｍｉｕｒａ  ｅｔ  ａｌ，”Ａｎａｌｙｓｉｓ  ａｎｄ  Ｄｅｓｉｇｎ  ｏｆ  Ｔｒａｎｓｃｅｉｖｅｒ  Ｃｉｒｃｕｉｔ  ａｎｄ  Ｉｎｄｕｃｔｏｒ  Ｌａｙｏｕｔ  ｆｏｒ  Ｉｎｄｕｃｔｉｖｅ  Ｉｎｔｅｒ−ｃｈｉｐ  Ｗｉｒｅｌｅｓｓ  Ｓｕｐｅｒｃｏｎｎｅｃｔ”，  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｃｉｒｃｕｉｔｓ，Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２４６−２４９，Ｊｕｎ．２００４
【非特許文献３】Ｎ．Ｍｉｕｒａ  ｅｔ  ａｌ，”Ｃｒｏｓｓ  Ｔａｌｋ  Ｃｏｕｎｔｅｒｍｅａｓｕｒｅｓ  ｉｎ  Ｉｎｄｕｃｔｉｖｅ  Ｉｎｔｅｒ−Ｃｈｉｐ  Ｗｉｒｅｌｅｓｓ  Ｓｕｐｅｒｃｏｎｎｅｃｔ”，  ｉｎ  Ｐｒｏｃ．ＩＥＥＥ  Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ  （ＣＩＣＣ’０４），ｐｐ．９９−１０２，Ｏｃｔ．２００４
【非特許文献４】Ｎ．Ｍｉｕｒａ，Ｄ．Ｍｉｚｏｇｕｃｈｉ，Ｍ．Ｉｎｏｕｅ，Ｈ．Ｔｓｕｊｉ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ  Ｔ．Ｋｕｒｏｄａ，”Ａ  １９５Ｇｂ／ｓ  １．２Ｗ  ３Ｄ−Ｓｔａｃｋｅｄ  Ｉｎｄｕｃｔｉｖｅ  Ｉｎｔｅｒ−Ｃｈｉｐ  Ｗｉｒｅｌｅｓｓ  Ｓｕｐｅｒｃｏｎｎｅｃｔ  ｗｉｔｈ  Ｔｒａｎｓｍｉｔ  Ｐｏｗｅｒ  Ｃｏｎｔｒｏｌ  Ｓｃｈｅｍｅ，”ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０５），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２６４−２６５，Ｆｅｂ．２００５
【非特許文献５】Ｎ．Ｍｉｕｒａ，Ｄ．Ｍｉｚｏｇｕｃｈｉ，Ｍ．Ｉｎｏｕｅ，Ｋ．Ｎｉｉｔｓｕ，Ｙ．Ｎａｋａｇａｗａ，Ｍ．Ｔａｇｏ，Ｍ．Ｆｕｋａｉｓｈｉ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ  Ｔ．Ｋｕｒｏｄａ，”Ａ  １Ｔｂ／ｓ  ３Ｗ  Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ  Ｔｒａｎｓｃｅｉｖｅｒ  ｆｏｒ  Ｉｎｔｅｒ−Ｃｈｉｐ  Ｃｌｏｃｋ  ａｎｄ  Ｄａｔａ  Ｌｉｎｋ”，  ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０６），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．４２４−４２５，Ｆｅｂ．２００６
【非特許文献６】Ｎ．Ｍｉｕｒａ，Ｈ．Ｉｓｈｉｋｕｒｏ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ  Ｔ．  Ｋｕｒｏｄａ，”Ａ  ０．１４ｐＪ／ｂ  Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ  Ｉｎｔｅｒ−Ｃｈｉｐ  Ｄａｔａ  Ｔｒａｎｓｃｅｉｖｅｒ  ｗｉｔｈ  Ｄｉｇｉｔａｌｌｙ−Ｃｏｎｔｒｏｌｌｅｄ  Ｐｒｅｃｉｓｅ  Ｐｕｌｓｅ  Ｓｈａｐｉｎｇ”，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０７），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２６４−２６５，Ｆｅｂ．２００７
【非特許文献７】Ｎ．Ｍｉｕｒａ，Ｙ．Ｋｏｈａｍａ，Ｙ．Ｓｕｇｉｍｏｒｉ，Ｈ．Ｉｓｈｉｋｕｒｏ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ  Ｔ．Ｋｕｒｏｄａ，”Ａｎ  １１Ｇｂ／ｓ  Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ  Ｌｉｎｋ  ｗｉｔｈ  Ｂｕｒｓｔ  Ｔｒａｎｓｍｉｓｓｉｏｎ”，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ０８），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２９８−２９９，Ｆｅｂ．２００８
【非特許文献８】Ｙ．Ｓｕｇｉｍｏｒｉ，Ｙ．Ｋｏｈａｍａ，Ｍ．Ｓａｉｔｏ，Ｙ．Ｙｏｓｈｉｄａ，Ｎ．Ｍｉｕｒａ，Ｈ．Ｉｓｈｉｋｕｒｏ，Ｔ．Ｓａｋｕｒａｉ，ａｎｄ  Ｔ．Ｋｕｒｏｄａ，”Ａ  ２Ｇｂ／ｓ  １５ｐＪ／ｂ／ｃｈｉｐ  Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｂｕｓ  ｆｏｒ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｓｔａｃｋｉｎｇ”，ＩＥＥＥ  Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ（ＩＳＳＣＣ’０９），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．２４４−２４５，Ｆｅｂ．２００９
【非特許文献９】Ｍ．Ｓａｉｔｏ，Ｙ．Ｓｕｇｉｍｏｒｉ，Ｙ．Ｋｏｈａｍａ，Ｙ．Ｙｏｓｈｉｄａ，Ｎ．Ｍｉｕｒａ，Ｈ．Ｉｓｈｉｋｕｒｏ，ａｎｄ  Ｔ．Ｋｕｒｏｄａ，”４７％  Ｐｏｗｅｒ  Ｒｅｄｕｃｔｉｏｎ  ａｎｄ  ９１％  Ａｒｅａ  Ｒｅｄｕｃｔｉｏｎ  ｉｎ  Ｉｎｄｕｃｔｉｖｅ−Ｃｏｕｐｌｉｎｇ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｂｕｓ  ｆｏｒ  ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｓｔａｃｋｉｎｇ”，ＩＥＥＥ  Ｃｕｓｔｏｍ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ（ＣＩＣＣ’０９），Ｄｉｇ．Ｔｅｃｈ．Ｐａｐｅｒｓ，ｐｐ．４４９−４５２，Ｓｅｐ．２００９
【発明の概要】
【発明が解決しようとする課題】
【００１０】
しかし、上記の提案はデータ通信を誘導結合で行うことが可能であることを確認するための基礎実証実験であり、それを積層フラッシュメモリに適用して実際のメモリとして動作を可能にするためには、具体的なチップの積層方法およびコイルの配置方法や、磁界結合リピータ回路が必要になる。
【００１１】
そこで、本発明者は、具体的なチップの積層方法およびコイルの配置方法や、磁界結合リピータ回路を提案している（必要ならば、特願２００７−３０５１４３或いは特願２００８−１４６２４８参照）。
【００１２】
また、コイルの形成に伴うデッドスペースの発生を回避するために四角のコイルをＩＣチップのチップ上の異なった積層準位の配線を交互に接続することにより形成する方法も提案している（必要ならば、特願２００８−１２６９３４参照）。この提案によれば、ＩＣの回路接続用配線の中に紛れるようにコイルを配置することができるので、コイルの設置コストが安くなる。
【００１３】
更に、複数枚のＩＣチップをより低く積層する方法について、本発明者は以下の提案を行っている。例えば、特願２００９−１９７６６９では、ＩＣチップの積層を螺旋階段状に行っているので通信距離を短くできる。それによって、コイルの寸法を小さくできてコイルのレイアウト面積を低減でき、また、送信電力を低減することができる。
【００１４】
この提案を用いることで、ＮＡＮＤフラッシュメモリを１２８枚積層し、更にその上にコントローラチップを積層して、コントローラチップから任意のＮＡＮＤフラッシュメモリにランダムアクセスすることが可能になる。その結果、大容量ＳＳＤを１つのパッケージの中に実現することができる。
【００１５】
図１３は、上述の提案（特願２００９−１９７６６９）を用いてＮＡＮＤフラッシュメモリチップを積層し、更にその上にコントローラチップを積層した実装形態を示す概念的斜視図である。ここでは、図１４に示すようにメモリアレイ領域５１の上に配線を利用して送受信用コイル５２を形成している。
【００１６】
しかし、コントローラチップ６０がＮＡＮＤフラッシュメモリチップ５０にデータアクセスする際に、順次データ転送を繰り返すので、チップの積層枚数に比例して、データ転送に要する電力は増大する。
【００１７】
例えば、上述のように、一辺が２００μｍのコイルを用いて２つ先のチップと通信する場合、１２８枚のＮＡＮＤフラッシュメモリチップを積層すると、最上部に積層したコントローラチップが任意のメモリチップをランダムアクセスするために必要なデータ転送回数は、平均で３２回（＝１２８÷２÷２）になり、６４枚のメモリチップを積層したときに比べて倍増する。
【００１８】
その結果、試算では、データ転送に要する電力がメモリ動作も含めたＳＳＤシステム全体に要する電力の過半数になり、データ転送に要する電力の低減が強く求められる。
【００１９】
このようなデータ転送に要する電力は、コイルの寸法を大きくして通信の距離を延ばし、データ転送の回数を減らすことで低減できると考えられる。寸法の大きなコイルは、本発明者による以下の提案を用いて、メモリアレイ上に配置できる。
【００２０】
例えば、コイルをメモリアレイ上に設置する場合、コイルを構成するコイル要素がビット線及びワード線と平行な「平行コイル」を用いると、バスラインとコイルの各辺が平行になって誘導結合係数が増大して、データ通信の信号がバスラインにノイズを発生させる可能性が増大するという問題がある。
【００２１】
そこで、本発明者は、メモリアレイのビット線及びワード線に対して平行ではなく斜め方向に配置した「斜めコイル」を用いることによって、メモリ動作と誘導結合通信動作の間の干渉を低減することを提案している（必要ならば、特願２００８−１１７５３２参照）。
【００２２】
典型的には、四角いコイルをビット線やワード線に対して４５°斜めに配置したコイルを用いる。すなわちチップ辺に対して４５°斜めに配置したコイルである。この「斜めコイル」を用いるとメモリ動作と誘導結合通信動作の間の干渉が大幅に低減するので、メモリアレイ上には大きなコイルを設置できる。
【００２３】
即ち、一辺が１ｍｍのコイルをメモリアレイ上に配置すれば、通信距離を５００μｍ程度にすることができる。したがって、上述のようにチップと接着剤を合わせた厚さが６０μｍとすると、９枚のチップを積層したときの最上位と最下位のチップの間の距離は４８０μｍ（＝６０μｍ×８）となる。即ち、一辺が１ｍｍのコイルを用いて、８つのチップを貫通して９番目のチップまでデータを一度に転送することができる。
【００２４】
このように、より多くのチップと一度に通信できれば、所望の通信先であるチップまでデータを転送するために要するデータ転送の回数がその分減少し、データ通信に要する時間や電力消費を低減できる利点がある。
【００２５】
例えば、１２８枚のＮＡＮＤフラッシュメモリチップを積層する場合、最上部に積層したコントローラチップが任意のメモリチップをランダムアクセスのために必要なデータ転送回数は、平均的に８回（＝１２８÷２÷８）になり、一辺が２００μｍのコイルを用いた先の例と比べて１／４に少なくなるので、その分データ転送に要する電力を低減できると考えられる。
【００２６】
しかし、ここで新たな問題が生じる。メモリアレイのビット線やワード線や電源線に渦電流が流れて磁界の変化を妨げるので、通信に必要な送信電力が増大する問題がある。メモリアレイに高密度に配置されたこれらの配線に渦電流が流れると、磁界の変化が妨げられ、送受信コイルの相互インダクタンスが小さくなり受信信号が小さくなる。
【００２７】
同じ受信信号を得るためには、その分大きな送信電力が必要になる。その結果、データの転送回数は減っても、一回の転送に必要な送信電力が増大する。データアクセスに要する総電力は、両者の掛け算で決まるので、総電力がどのように増減されるのかは、この渦電流の効果に依存する。しかし、この効果を電磁界解析シミュレーションで求めることは、大変に困難であり、またシミュレーションの精度は十分に高くはなかった。
【００２８】
また、積層枚数によっては、最適の転送分割枚数に設定できない場合には、最適に転送分割枚数で分割した残りの余剰チップについては、近距離であるにも拘わらず、大きなコイルを用いてデータ通信を行うことになり、消費電力の無駄が生ずることになる。また、隣接する半導体チップ間で通信が必要な場合にも同様な問題が生ずる。
【００２９】
また、大きなコイルだけを用いた場合には、最上段に積層されたメモリチップとコントローラの間のデータ接続ができない問題である。ＮＡＮＤフラッシュメモリの典型的なチップ寸法は１３ｍｍ×９ｍｍであり、メモリチップの大半はメモリアレイが占有している。１ｍｍのコイルは例えば、図１４のように配置することができる。
【００３０】
コントローラチップの典型的なチップ寸法は４ｍｍ×３ｍｍであり、ＮＡＮＤフラッシュメモリの上にコントローラを積層すると、コントローラとＮＡＮＤフラッシュメモリではチップ寸法及びコイル寸法が大きく異なる。したがって、図１５に示すように、ＮＡＮＤフラッシュメモリの前記１ｍｍの通信コイルと結合する位置にコントローラの通信コイルをコントローラチップのチップ上の配線で形成して配置することができないという問題も発生する。
【００３１】
この場合、コントローラのチップ外にコイルを形成しボンディングワイヤ等の接続技術でコントローラチップの送受信回路と接続することもできるが、コイル形成や接続のために余分なコストが発生する。また、コイルと送受信回路の接続経路に寄生容量が付き、その分通信路の帯域が狭くなりデータ転送速度が低くなるという問題がある。
【００３２】
或いは、コイルと送受信回路とを備えた通信チップを、ＮＡＮＤフラッシュメモリに設けた１ｍｍの通信コイルと結合する位置に配置し、通信コイルとコントローラチップとをボンディングワイヤで接続することもできる。しかし、この場合には、通信チップの製造や、通信コイルとコントローラチップとの接続のために余分のコストが発生する。
【００３３】
また、コントローラとＮＡＮＤフラッシュメモリの通信をスムーズに行うために、ＮＡＮＤフラッシュメモリに設けるコイルのサイズをコントローラに設けるコイルのサイズに合わせた場合には、上述のように通信回数が増大して消費電力の増大をもたらす。
【００３４】
したがって、本発明は、複数枚の半導体チップを飛び越したチップ間通信を効率的に行って消費電力を低減することを目的とする。
【課題を解決するための手段】
【００３５】
（１）上記課題を解決するために、本発明は、同一外観形状の半導体チップを４枚以上積層した積層構造を有する積層半導体集積回路装置であって、前記各半導体チップに長距離チップ間通信用の第１の送受信用コイルと、前記第１の送受信用コイルよりサイズの小さな近距離チップ間通信用の第２の送受信用コイルとを備え、前記第１の送受信用コイル及び前記第２の送受信用コイルが多角形状のコイルであり、前記第１の送受信用コイル及び前記第２の送受信用コイルに内接する円の直径が、コイルのサイズに応じて設定したチップ間通信距離の１倍乃至３倍であり、且つ、前記第１の送受信用コイルに内接する円の直径が、前記半導体チップの積層ピッチの４倍乃至３６倍とする。
【００３６】
このように、同一外観形状の半導体チップに大小二種類の送受信用コイルを設け、通信距離により送受信用コイルを消費電力の無駄がないように使い分けることができ、それによって、消費電力を低減することができる。また、チップ間通信を確実に行うためには、第１の送受信用コイル及び第２の送受信用コイルが多角形状のコイルの場合、コイルに内接する円の直径を、コイルのサイズに応じて設定したチップ間通信距離の１倍以上とすれば良い。また、無駄な電力の消費を抑制するためには、コイルに内接する円の直径を、チップ間通信距離の３倍以下とする。また、消費電力は、磁界が貫通して飛び越してデータ通信を行う半導体チップの数と一つの送受信用コイルの送信電力との積で表されるので、飛び越してデータ通信を行う半導体チップ数が４乃至１２の範囲において消費電力が極小値近傍になる。一方、コイルに内接する円の直径はチップ間通信距離の１倍乃至３倍、典型的には２倍としているので、半導体チップの積層ピッチからみると、４倍（４枚×１倍）乃至３６倍（１２枚×３倍）、典型的には１６（８枚×２）倍となる。
【００４１】
（２）また、本発明は、上記（１）において、半導体チップの二対の対向辺の内、一方の対向辺を一致させるとともに、他方の対辺を前記一方の対向辺の延在方向に沿った第１の方向に順次所定のピッチでずらして積層した所定枚数の第１の半導体チップ群と、前記第１の半導体チップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対辺を前記他方の対向辺の延在方向に沿った第２の方向に順次所定のピッチでずらして積層した所定枚数の第２の半導体チップ群と、前記第２の半導体チップ群の最上層の半導体チップに対して前記一方の対向辺を一致させるとともに、前記他方の対辺を前記第１の方向と反対方向の第３の方向に順次所定のピッチでずらして積層した前記第１の半導体チップ群と同じ枚数の第３の半導体チップ群と、前記第３の半導体チップ群の最上層の半導体チップに対して前記他方の対向辺を一致させるとともに、前記一方の対辺を前記第２の方向と反対方向の第４の方向に順次所定のピッチでずらして積層した前記第２の半導体チップ群と同じ枚数の第４の半導体チップ群とを少なくとも有するものとする。
【００４２】
このように、同一外観形状の半導体チップによる積層構造を形成する場合、半導体チップを所定ピッチずつ順次ずらして螺旋階段状に積層することによって、スペーサが不要になるため積層高さを低くすることができる。その結果、同じ枚数のチップを飛ばしてデータ通信を行う場合の通信距離が短くなるため、コイルを相対的に小さくすることができ、消費電力をより低減することができる。
【００４３】
（３）また、本発明は、上記（１）または（２）において、前記積層構造の最上層の前記半導体チップの上或いは最下層の前記半導体チップの下に、前記半導体チップよりサイズの小さく、且つ、チップ間通信用として前記第２の送受信用コイルのサイズと同じサイズの第３の送受信用コイルのみを有する異なった外観形状の半導体チップを積層する。
【００４４】
このように、同一外観形状の半導体チップからなる積層構造と異なった外観形状の半導体チップとを積層する場合、同一外観形状の半導体チップに近距離チップ間通信用の小さな第２の送受信用コイルを設けているので、異なった外観形状の半導体チップにも第２の送受信用コイルのサイズと同じサイズの第３の送受信用コイルを設けるだけで、積層構造と異なった外観形状の半導体チップとの間の磁界通信を行うことが可能になる。その結果、異なった外観形状の半導体チップの外に第１の送受信用コイルに対応する送受信用コイルを形成する必要がなくコストの低減が可能であるとともに、寄生容量に伴うデータ転送速度の低下を防止することができる。
【００４５】
（４）また、本発明は、上記（３）において、前記同一外観形状の半導体チップは、フラッシュメモリチップであり、前記異なった外観形状の半導体チップが、前記フラッシュメモリの動作を制御するコントローラチップである。
【００４６】
このような構成を採用することによって、データ転送に要する電力がメモリ動作も含めたＳＳＤシステム全体に要する電力に対する比率が従来よりも低い、低消費電力のＳＳＤを構成することができる。
【発明の効果】
【００４７】
開示の積層半導体集積回路装置によれば、複数枚の半導体チップを飛び越したチップ間通信を高効率で行うことができ、その結果、消費電力を少なくすることができる。
【図面の簡単な説明】
【００４８】
【図１】本発明の実施の形態の積層半導体集積回路装置の概念的断面図である。
【図２】近距離チップ間通信用の送受信用コイルの配置状況の説明図である。
【図３】送受信用部の構成説明図である。
【図４】受信信号強度のコイルサイズ依存性の説明図である。
【図５】コントローラチップを積層した場合の構成説明図である。
【図６】本発明の実施例１の積層半導体集積回路装置の構成説明図である。
【図７】送受信用コイルの位置を示す概念的構成図である。
【図８】送信電力の磁界貫通半導体チップ数依存性の説明図である。
【図９】チップ間通信状況の概念的説明図である。
【図１０】チップ間通信状況の具体的手順の説明図である。
【図１１】本発明の実施例２の積層半導体集積回路装置の概念的断面図である。
【図１２】本発明の実施例３の積層半導体集積回路装置の構成説明図である。
【図１３】本発明者の提案による積層ＮＡＮＤフラッシュメモリの概念的斜視図である。
【図１４】大型コイルの配置状態の説明図である。
【図１５】コントローラチップとメモリチップの位置合わせの説明図である。
【発明を実施するための形態】
【００４９】
ここで、図１乃至図４を参照して、本発明の実施の形態を説明する。図１は、本発明の実施の形態の積層半導体集積回路装置の概念的断面図であり、サイズの大きな遠距離チップ間通信用の送受信用コイル２０とサイズの小さな短距離チップ間通信用の送受信用コイル３０を夫々設けたメモリチップ１０をＭ枚積層した状態を示している。
【００５０】
なお、メモリチップ１０をスライドさせて階段状に積層する場合には、送受信用コイル３０は、スライドさせるピッチに合わせたピッチで複数個設ける。図２は、メモリチップを図１３に示すように１５０μｍのピッチで２チップずつずらして螺旋階段状に積層した場合の送受信用コイル３０の配置の説明図である。ここでは、９０μｍのサイズの送受信用コイル３０を１５０μｍのピッチで４個配置している。
【００５１】
ここで、メモリチップ１０の積層順を説明する。
メモリチップ１０２：メモリチップ１０１よりｘ方向に１５０μｍシフトして積層。
メモリチップ１０３：メモリチップ１０２よりｘ方向に１５０μｍシフトして積層。
メモリチップ１０４：メモリチップ１０３よりｙ方向に１５０μｍシフトして積層。
メモリチップ１０５：メモリチップ１０４よりｙ方向に１５０μｍシフトして積層。
メモリチップ１０６：メモリチップ１０５より−ｘ方向に１５０μｍシフトして積層。
メモリチップ１０７：メモリチップ１０６より−ｘ方向に１５０μｍシフトして積層。
メモリチップ１０８：メモリチップ１０７より−ｙ方向に１５０μｍシフトして積層。
メモリチップ１０９：メモリチップ１０８より−ｙ方向に１５０μｍシフトして積層。
なお、メモリチップ１０９はメモリチップ１０１の真上に重なる。
【００５２】
次に、チップ間通信における互いに誘導結合する送受信用コイル３０ｉｊ（但し、ｉはチップ番号に対応し、ｊはコイル配置位置に対応する）の対応関係を説明するがここでは名称を簡略化して記載する。
チップ１０１とチップ１０２：コイル３０１２とコイル３０２１
チップ１０２とチップ１０３：コイル３０２２とコイル３０３１
チップ１０３とチップ１０４：コイル３０３３とコイル３０４２
チップ１０４とチップ１０５：コイル３０４３とコイル３０５２
チップ１０５とチップ１０６：コイル３０５４とコイル３０６３
チップ１０６とチップ１０７：コイル３０６４とコイル３０７３
チップ１０７とチップ１０８：コイル３０７１とコイル３０８４
チップ１０８とチップ１０９：コイル３０８１とコイル３０９４
このようにして、一つのメモリチップ１０に４個の送受信用コイル３０を配置することによって、メモリチップ１０をスライドさせて積層した場合にも、近距離チップ間通信が可能になる。
【００５３】
図３（ａ）は、送受信用部の概念的回路構成図であり、遠距離チップ間通信用の送受信用コイル２０は送信コイル２１と受信コイル２２を同心状に配置し、送信コイル２１には、制御回路１３から送信器２３を介して送信データを送信する。また、受信コイル２２で受信した受信データは受信器２４を介して制御回路１３に送られる。
【００５４】
また、近距離チップ間通信用の送受信用コイル３０は送信コイル３１と受信コイル３２を同心状に配置し、送信コイル３１には、制御回路１３から送信器３３を介して送信データを送信する。また、受信コイル３２で受信した受信データは受信器３４を介して制御回路１３に送られる。これらの遠距離チップ間通信用の送受信用コイル２０と近距離チップ間通信用の送受信用コイル３０の切り換えは制御回路１３に入力される制御信号Ｘ，Ｙにより行う。
【００５５】
図３（ｂ）は、制御回路の回路構成図であり、互いに高低反対の入力がゲート電極に印加される２対のＭＯＳＦＥＴ対で構成される。送信データＴｘ０が入力された場合、例えば、ゲート電極に制御信号Ｘが入力されたＭＯＳＦＥＴがオンになればＸバーが入力されたＭＯＳＦＥＴはオフとなり、送信コイル２１により送信データＴｘ１が離れたメモリチップに送信される。
【００５６】
また、転送データＲｘ１を受信コイル２２で受信する場合には、ゲート電極に制御信号Ｙを入力して受信コイル２２に接続されたＭＯＳＦＥＴをオンにして受信データＲｘ１を受信し、制御回路１３を介して受信データＲｘ０として転送する。なお、近距離チップ間通信用の送受信用コイルを用いる場合には、制御信号を反転させれば良い。
【００５７】
この場合の送信コイル２１及び送信コイル３１は、多角形のコイル、典型的には四角のコイルであり、メモリアレイ領域に、コイルのいずれの辺もビット線やワード線に対して斜めになるように配置する（必要ならば、上記の特願２００８−１１７５３２参照）。また、送信コイル２１及び送信コイル３１の一辺の長さは設定したチップ間通信距離の１倍乃至３倍とする。
【００５８】
図４は、受信信号強度のコイルサイズ依存性の説明図であり、受信信号強度ＶＲＸは、通信距離ｘとコイルの半径ｒ（ｒＴＸは送信コイルの半径、ｒＲＸは受信コイルの半径）及びコイルの巻数ｎ（ｎＴＸは送信コイルの巻数、ｎＲＸは受信コイルの巻数）を用いて図中の理論近似式から求めることができる。なお、式中におけるμ０は真空の透磁率、ｊは虚数単位、ＩＴＸは送信コイルに流す電流、ωは周波数を表す。
【００５９】
図に示すように、通信距離ｘがコイルの直径ｄ（＝２ｒ）に等しいと、受信信号強度ＶＲＸは、通信距離が無限小の場合の０．０８となる。通信距離ｘがコイルの直径ｄの１／２の倍には、０.２となり、通信距離ｘがコイルの直径ｄの１／３の場合には０．４になる。
【００６０】
実際の回路では、熱雑音や他の集積回路からの雑音が相乗するため、実際にテストチップを製作して多くの実験を行った結果、以下のことが判明した。
１)非同期通信方式の場合：最大通信距離はコイルの直径の１／３程度
２)同期通信方式の場合：最大通信距離はコイルの直径の１／２程度
３)受信器に増幅器を備えた同期通信方式の場合：最大通信距離はコイルの直径の１倍程度
【００６１】
非同期通信方式の場合、受信タイミングが与えられないので常に受信可能な状態にしておかなければならない。したがって、受信信号がない時に雑音で誤動作しないように受信感度を下げざるを得ない。例えば、受信器に入力ヒステリシス特性を持たせて、ある程度以下の入力信号では受信器が信号を検出しないようにする。その結果、比較的高い受信信号強度が必要になる。
【００６２】
それに比べて、同期通信方式の場合には、受信タイミングが与えられるので、受信信号がない時に雑音で誤動作する心配はなく、受信感度を下げる必要もない。したがって、受信信号は雑音よりも十分に大きければ良いので、より小さな受信信号強度でも受信が可能になる。
【００６３】
さらに、受信器の初段に増幅器を備えることで、より小さな受信信号強度でも増幅して受信することが可能になる。このように、それぞれの通信方式によって、最大通信距離は異なるが、コイルの一辺の長さ或いはコイルに内接する円の直径は設定した通信距離の１倍〜３倍にすれば良い。
【００６４】
このように、遠距離チップ間通信用の送信コイル２１のサイズは、磁界結合を貫通させたい半導体チップの枚数Ｎによって決まるものであり、全体の消費電力が極小値をとる枚数近傍の値に設定する。後述のように、Ｎは４枚乃至１２枚の範囲が好適であり、積層の仕方によるが、８枚の時に極小になる。
【００６５】
したがって、半導体チップと接着剤との厚さの合計をＴ（μｍ）とすると、送信コイル２１の一辺の長さはＮＴ×（１〜３）（μｍ）となり、Ｎ＝４〜１２であるので、最小の場合は、４×Ｔ×（１〜３）＝４Ｔ〜１２Ｔとなる。一方、最大の場合には、１２×Ｔ×（１〜３）＝１２Ｔ〜３６Ｔとなり、したがって、４Ｔ〜３６Ｔの範囲で設定する。なお、総通信電力を最低にするのは、Ｎ＝８の場合であり、８Ｔ×（１〜３）＝８Ｔ〜２４Ｔの範囲に設定する。
【００６６】
因に、８枚のチップを貫通して９番目のチップまでデータを一度に転送したい場合、チップと接着剤の厚さの合計が前記のように６０μｍの場合は、通信距離が４８０μｍ（＝６０μｍ×８）になるので、送信コイル２１の一辺の長さは、０．４８ｍｍ〜１．４４ｍｍとする。
【００６７】
一方、近距離チップ間通信用の送信コイル３１も、磁界結合を貫通させたい半導体チップの枚数によって決まるが、ここでは、典型的には次の半導体チップとの通信を行うものとするので、Ｔμｍの１倍〜３倍、即ち、１Ｔ〜３Ｔに設定する。上述のようにＴ＝６０μｍであれば、６０μｍの１倍〜３倍、即ち、６０μｍ〜１８０μｍとする。送信コイル３１の配置位置は、メモリアレイ上であっても良いし、周辺回路の上など他の場所であっても構わない。また、「平行コイル」であっても或いは「斜めコイル」であっても良い。
【００６８】
図１に示すように、半導体チップの積層枚数がＭ枚であり、仮に８枚のチップを貫通させて磁界結合させる場合、Ｍ＝８ｎ＋ｋとすると、８ｎ枚までのデータ通信は遠距離チップ間通信用の送受信用コイル２０を用いて（ｎ−１）回のデータ転送を行う。残りのｋ枚に近距離チップ間通信用の送受信用コイル３０を用いて（ｋ−１）回のデータ転送を行う。或いは、８枚１セットの組の中の半導体チップ間で通信を行う場合にも近距離チップ間通信用の送受信用コイル３０を用いる。
【００６９】
このように、積層枚数や通信状況に応じて、遠距離通信と近距離通信とを切り替えて行うことによって、全てを大型で消費電力の大きな遠距離チップ間通信用の送受信用コイル２０を用いて行うよりも消費電力を低減することができる。
【００７０】
図５は、コントローラチップを積層した場合の構成説明図であり、図５（ａ）は概念的断面図であり、図５（ｂ）は概念的鳥瞰図である。図５（ａ）に示すように、コントローラチップ４０には、近距離チップ間通信用の送受信用コイル３０と同じサイズの送受信用コイル４１を設け、近距離チップ間通信用の送受信用コイル３０と投影的に重なるように積層する。
【００７１】
半導体チップには既に低消費電力化のための近距離通信用の送受信コイル３０を設けているので、半導体チップ、典型的にはフラッシュメモリチップ等のメモリチップ１０に比べてサイズの小さなコントローラチップ４０を積層する場合も、小さなサイズの送受信用コイル４１を設けるだけで、積層半導体装置との間の通信が可能になる。
【００７２】
したがって、コントローラチップ４０の外に遠距離通信用の送受信用コイル２０に対応する外設送受信用コイルを形成する必要がなくコストの低減が可能であるとともに、外設送受信用コイルとの接続配線に起因する寄生容量に伴うデータ転送速度の低下を防止することができる。
【００７３】
なお、半導体チップの種類は任意であるが、このような積層構造に適したものとしては、ＮＡＮＤメモリ等の半導体メモリチップが典型的なものである。また、半導体チップの主面の形状は図では長方形にしているが、正方形でも同様である。
【実施例１】
【００７４】
以上を前提として、次に、図６乃至図１０を参照して、本発明の実施例１の積層半導体集積回路装置を説明する。図６は本発明の実施例１の積層半導体集積回路装置の構成説明図であり、図６（ａ）は概略的斜視図で、図６（ｂ）は正面図であり、図６（ｃ）は側面図である。また、図７（ａ）は送受信用コイルの位置を示す概念的断面図であり、図７（ｂ）は概念的透視図である。
【００７５】
まず、図６に示すように、４３ｎｍデバイス加工技術で製造された１６Ｇｂの商用ＮＡＮＤフラッシュメモリチップを２５μｍの厚さに薄くして５μｍの厚さの接着剤により螺旋階段状に積層する。ここでは、便宜的に下から左回りに２回転螺旋状に積層させて全体で８枚の半導体チップを積層した状態までを示しているが、実際には、例えば、１２８枚積層する。また、各メモリチップをスライドさせるピッチを、例えば、９０μｍとする。最後に、コントローラチップを積層する。
【００７６】
また、図７（ａ）及び図７（ｂ）に示すように、メモリチップ１０の表面に配線を利用して、メモリアレイ領域上に一辺が１．１ｍｍの斜めコイルを３個、遠距離チップ間通信用の送受信用コイル２０として設ける。また、周辺回路部に一辺が９０μｍの平行コイルを３個、近距離チップ間通信用の送受信用コイル３０として設けた。また、コントローラチップ４０にも、一辺が９０μｍの平行コイルを３個、送受信用コイル４１として設け、メモリチップ１０の送受信用コイル３０と重なるように積層する。なお、具体的な回路構成は上述の図２に示した通りである。
【００７７】
また、ここでは、図示を簡単にするために、螺旋階段状積層に伴うチップのずれは省略しているが、送受信用コイル３０は実際には、メモリチップをスライドさせるピッチ（=１５０μｍ）と同じピッチで４×２個設ける。なお、送受信用コイル３０により２段離れたチップと通信する場合には、５×５個設ける。
【００７８】
図８は、送信電力の磁界貫通半導体チップ数依存性の説明図であり、ここでは、複数のメモリチップを積層した積層構造の上下を誘導結合通信用の一辺が１．１ｍｍのコイルと送受信器を備えた送受信チップで挟み、フラッシュメモリチップのメモリアレイ領域を磁界が貫通するようにしてデータ通信を行い、データ通信のビット誤り率が１０-14 以下になるための必要最小限の送信電力を実験で求めた。また、積層構造における積層枚数としては、０枚（間にメモリチップが存在しない）、２枚、４枚、８枚、１０枚の各条件に対してそれぞれ１０個の積層サンプルを製作して測定した結果を示している。
【００７９】
縦軸右側が必要最小限な送信電力の実測値を間が０枚のときに必要な送信電力の値で正規化して示している。この結果より貫通するメモリチップの枚数が増えると、その分渦電流効果で相互インダクタンスが小さくなり、その効果をキャンセルするために送信電力を増大しなければならないことが定量的に分かる。例えば、磁界が貫通するメモリチップが８枚（Ｎ＝８）の場合、磁界が貫通するメモリチップが０枚（Ｎ＝０）の場合に比べて、送信器の電力を２．５倍〜４．５倍大きくしなければならないことが分かる。
【００８０】
しかし、データ転送回数が、Ｎ＝０の場合に比べて、１／８になるので、総送信電力は２．５／８倍〜４．５／８倍、つまり０．３倍〜０．５５倍、平均値でおよそ０．４倍に小さくなる。これ以上に磁界が貫通するメモリチップ数を増やしても、データの転送回数が減る効果以上に送信器の送信電力を大きくしなければならない逆効果が強く現れ、結果的には総送信電力はかえって増大する。
【００８１】
一方、これよりも磁界が貫通するメモリチップ数を減らしても、送信器の送信電力を小さくできる効果よりも、データの転送回数が少なくならない効果の方が強く現れて、結果的には総送信電力はやはり増大する。即ち、およそ８枚のメモリチップを磁界が貫通する場合が、総送信電力が最小となる。実際には、磁界が貫通するメモリチップの数が４枚から１２枚の間では、貫通するメモリチップの数が８枚の場合と匹敵する低電力化の効果が表れる。従って、第１のコイルは、４枚から１２枚のメモリチップを貫通できるようにその寸法を決めることが望ましい。
【００８２】
図９は、チップ間通信状況の概念的説明図であり、ここでは、例えば、コントローラチップ４０が下から１００番目に積層されたメモリチップ１０にデータアクセスする場合を考える。コントローラチップ４０は、近距離チップ間通信用の送受信用コイル３０との誘導結合を用いて、最上階（下から１２８番目）に積層されたメモリチップ１０とデータ通信する。
【００８３】
次いで、制御回路により送受信用コイルを切り替えて、１２８番のメモリチップ１０は、遠距離チップ間通信用の送受信用コイル２０の誘導結合を用いて、下から１２０番目に積層されたメモリチップ１０とデータの転送をする。同様にして、データ転送は、１２０番目と１１１番目の間、１１１番目と１０２番目の間でデータ転送が行われる。
【００８４】
１０２番目のメモリチップ１０が１００番目のメモリチップ１０と通信する場合、遠距離チップ間通信用の送受信用コイル２０の誘導結合を用いることも可能である。しかし、渦電流効果に打ち勝つために仮に１０２番目のメモリチップ１０が通常よりも４倍大きな送信電力を必要とする場合を考えると、近距離チップ間通信用の送受信用コイル３０の誘導結合を用いた方が総消費電力がかえって小さくなる。
【００８５】
そこで、再び、制御回路により送受信用コイルを切り替えて、近距離チップ間通信用の送受信用コイル３０の誘導結合を用いて、１０２番目のメモリチップ１０から１０１番目のメモリチップ１０へ、１０１番目のメモリチップ１０から１００番目のメモリチップ１０へと転送を繰り返す。
【００８６】
図１０は、チップ間通信状況の具体的手順の説明図であり、ここでは、８つのメモリチップを貫通したチップ間のデータのやり取りとして説明するが、近距離チップ間通信の場合も全く同様である。上述のように３個配置した送受信用コイルをそれぞれ送信モード、受信モード、未使用モードに制御する。これらの制御は図１１に示した２本のボンディングワイヤを用いて電源電位に接続するか或いは接地電位に接続するかで制御する。
【００８７】
図１０に示すように、９段目のメモリチップ（チップ８）の受信コイルで送信データは制御回路により隣接する送受信用コイルの送信コイルに入力させ、１７段目のメモリチップ（チップ１６）の対応する位置に設けた送受信用コイルの受信コイルで受信し、同じように隣接する送受信用コイルに転送する。
【００８８】
次いで、２５段目のメモリチップ（チップ２４）で受信したデータは一つ飛ばした送受信用コイルの送信コイルに入力させ、３３段目のメモリチップ（チップ３２）の対応する位置に設けた送受信用コイルの受信コイルで受信する。このように、各送受信コイルの動作モードを予め設定しておくことで、送信モードの送受信用コイルに対応する位置の上下の送受信用コイルは常に未使用モードになる。したがって、送信データが混信することがないので、転送のために待機時間を要することなく正確にデータを転送することができる。
【００８９】
このように、本発明の実施例１においては、予め２種類のサイズの異なる送受信用のコイルを設け、必要とする通信距離に応じて使用するコイルを切り替えて使用しているので、総消費電力をより少なくすることができる。
【００９０】
また、コントローラチップに搭載可能なサイズの送受信用コイルを近距離チップ間通信用に設けているので、コントローラチップとメモリチップ間の通信のために、遠距離チップ間通信用の大きなコイルを外付けする必要がなくなる。その結果、コイル形成や接続のために余分のコストの発生や、寄生容量に起因するデータ転送速度が低下の発生を回避することができる。
【実施例２】
【００９１】
次に、図１１を参照して、本発明の実施例２の積層半導体集積回路装置を説明する。図１１は、本発明の実施例２の積層半導体集積回路装置の概念的断面図であり、基本的構成は上記の実施例１と同様であるが、３個で１セットの遠距離チップ間通信用の送受信用コイル２０を２セット設けたものである。
【００９２】
図に示すように、片側の１セットを下方向の通信、即ち、メモリへのデータ書き込みに用い、他方の１セットを上方向の通信、即ち、メモリからのデータ読み出しに用いることによって、データの読み出しと書き込みを同時に行うことも可能になる。
【００９３】
次に、図１２を参照して、本発明の実施例３の積層半導体集積回路装置を説明する。図１２（ａ）は、本発明の実施例３の積層半導体集積回路装置の概念的断面図であり、また、図１２（ｂ）は本発明の実施例３の積層半導体集積回路装置の通信状況の説明図である。
【００９４】
図１２（ａ）に示すように、この実施例３においては、遠距離チップ間通信用の送受信コイル２０及び近距離チップ間通信用の送受信用コイル３０を２個にするとともに、金属膜或いは網状配線により磁界の貫通を減衰させる磁界減衰膜１４，１５を設けたものである。この場合、近距離チップ間通信用の送受信用コイル３０には、上下に隣接するメモリチップ１０の２個の送受信用コイル３０と半導体基板との間に交互に片側の送受信用コイル側に磁界減衰膜１５を設ける。
【００９５】
また、遠距離チップ間通信用の送受信用コイル２０については、磁界を貫通させるチップの数がＮである場合、（Ｎ−１）枚については、磁界減衰膜を設けずに（Ｎ−１）枚のメモリチップを挟む上下のメモリチップ１０の２個の送受信用コイル２０と半導体基板との間に交互に片側の送受信用コイル側に磁界減衰膜１４を設ける。
【００９６】
図１２（ｂ）は、近距離チップ間通信用の送受信コイルの通信状況の説明図である。送信データを受信した送受信用コイル３０は制御回路により隣接する送受信用コイル３０でデータを転送して、この送受信用コイル３０の送信コイルにより次のメモリチップ１０にデータを送信する。この手順を繰り返すことによって、最下層のメモリチップ１０へのデータ通信が可能になる。
【００９７】
この時、磁界減衰膜を交互に設けているので、送信データは同じ投影位置に配置された上方及び下方のメモリチップ１０への混信を防止することができるので、待機時間を要することなくデータ転送が可能になる。なお、この場合も、遠距離チップ間通信用の送受信用コイル２０については、２個１セットの送受信用コイル２０を２セット設けて上方向通信専用と下方向通信専用にしても良い。
【００９８】
なお、以上の説明では、メモリチップとコントローラチップの積層を例に説明したが、この例に限るものではない。ある仕様の半導体チップを積層し、その上に別の仕様の半導体チップを積層する場合でも本発明を用い同様の効果を得ることができる。
【符号の説明】
【００９９】
１０  メモリチップ
１１  メモリアレイ領域
１３  制御回路
１４，１５  磁界減衰膜
２０，３０  送受信用コイル
２１，３１  送信コイル
２２，３２  受信コイル
２３，３３  送信器
２４，３４  受信器
４０  コントローラチップ
４１  送受信用コイル
５０  ＮＡＮＤフラッシュメモリチップ
５１  メモリアレイ領域
５２  送受信用コイル
６０  コントローラチップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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