(57)【特許請求の範囲】
【請求項１】
パルス制御信号に応じてスイッチング動作を行なうスイッチング回路と、
デジタル信号を取り込むデジタル信号保持回路と、を備え、
前記デジタル信号保持回路は、
前記スイッチング動作による電源ノイズの発生期間における前記デジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成するマスク信号生成回路を含み、
前記電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込む半導体装置。
【請求項２】
前記マスク信号生成回路は、
前記パルス制御信号と、前記パルス制御信号を遅延させた遅延信号とから、前記マスク信号を生成することを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記マスク信号生成回路は、
前記パルス制御信号と、前記遅延信号と、を入力とするＸＯＲゲートを含むことを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記デジタル信号保持回路により取り込まれた前記デジタル信号から前記パルス制御信号を生成するパルス制御信号生成回路を更に備えることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記パルス制御信号に対する前記遅延信号の遅延量が可変であることを特徴とする請求項２又は３に記載の半導体装置。
【請求項６】
前記マスク信号生成回路の動作を停止させることできることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記パルス制御信号がＰＷＭ信号であることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
ＤＣＤＣコンバータであることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項９】
Ｄ級アンプであることを特徴とする請求項１〜７のいずれか一項に記載の半導体装置。
【請求項１０】
自身の動作状況に応じたデジタル信号を生成するマイコンと、
前記デジタル信号に基づいてデューティ比が調整されたパルス制御信号に応じたスイッチング動作により、前記マイコンに供給する電圧を生成するＤＣＤＣコンバータと、を備え、
前記ＤＣＤＣコンバータは、
前記パルス制御信号に基づいて、前記スイッチング動作による電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込む半導体装置。
【請求項１１】
前記ＤＣＤＣコンバータは、
前記電源ノイズの発生期間における前記デジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成するマスク信号生成回路を含むことを特徴とする請求項１０に記載の半導体装置。
【請求項１２】
前記マスク信号生成回路は、
前記パルス制御信号と、前記パルス制御信号を遅延させた遅延信号とから、前記マスク信号を生成することを特徴とする請求項１１に記載の半導体装置。
【請求項１３】
前記マスク信号生成回路は、
前記パルス制御信号と、前記遅延信号と、を入力とするＸＯＲゲートを含むことを特徴とする請求項１２に記載の半導体装置。
【請求項１４】
前記パルス制御信号に対する前記遅延信号の遅延量が可変であることを特徴とする請求項１２又は１３に記載の半導体装置。
【請求項１５】
前記マスク信号生成回路の動作を停止させることできることを特徴とする請求項１１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
前記パルス制御信号がＰＷＭ信号であることを特徴とする請求項１０〜１５のいずれか一項に記載の半導体装置。
【請求項１７】
パルス制御信号に応じてスイッチング動作を行なうスイッチング回路を備えた半導体装置のデータ取込方法であって、
前記スイッチング動作による電源ノイズの発生期間におけるデジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成し、
前記電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込むデータ取込方法。
【請求項１８】
前記パルス制御信号と、前記パルス制御信号を遅延させた遅延信号とから、前記マスク信号を生成することを特徴とする請求項１７に記載のデータ取込方法。
【請求項１９】
取り込んだ前記デジタル信号から前記パルス制御信号を生成することを特徴とする請求項１７又は１８に記載のデータ取込方法。
【請求項２０】
前記パルス制御信号がＰＷＭ信号であることを特徴とする請求項１７〜１９のいずれか一項に記載のデータ取込方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びデータ取込方法に関し、特に周期的にオンオフを繰り返すスイッチング回路を有する半導体装置及びそのデータ取込方法に関する。
【背景技術】
【０００２】
近年、半導体装置の小型化、低消費電力化等の要請から、周期的にオンオフを繰り返すスイッチング回路を用いた電源いわゆるスイッチング電源が多用されている。例えば、スイッチング回路に入力するパルス信号のデューティ比を調整するＰＷＭ（Pulse Width Modulation）制御を用いたＤＣＤＣ（直流／直流）コンバータなどが知られている。
【０００３】
このようなＤＣＤＣコンバータを用いることにより、例えば電子機器の動作状況に応じて、供給電圧を制御することができる。また、このようなＤＣＤＣコンバータは、パワーマネジメントＩＣ（ＰＭＩＣ：Power Management Integrated Circuit）としてチップ化され、低消費電力化のため、各種電子機器に搭載されている。また、各種電子機器においてスピーカを駆動するＤ級アンプにも同様のスイッチング技術が用いられている。
【０００４】
他方、スイッチング回路は、スイッチのオンオフに伴う電源ノイズを発生する。そのため、この電源ノイズによる誤動作を防止するための対策が必要になる。当然のことながら、スイッチング回路では、各種ノイズフィルタやデカップリングコンデンサにより上記電源ノイズの低減が図られているが、充分ではない。
【０００５】
なお、特許文献１には、非同期信号に含まれるグリッジノイズを入力回路により除去する技術が開示されている。また、特許文献２には、デジタル回路の出力バッファから同時に出力されるとノイズが大きくなるため、出力タイミングをずらすことによりノイズを低減する技術が開示されている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−００４１４７号公報
【特許文献２】特開２０００−１６３１７３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
発明者は以下の課題を見出した。
スイッチング回路が搭載された半導体装置に対し、デジタル信号が入力された場合、当該デジタル信号はラッチ回路などの信号保持回路に取り込まれる。その際、取込タイミングが上記電源ノイズの発生タイミングと偶然一致してしまうと、誤った信号が取り込まれ（取込エラー）、誤動作が生じることを見出した。
【課題を解決するための手段】
【０００８】
本発明に係る半導体装置は、
パルス制御信号に応じてスイッチング動作を行なうスイッチング回路と、
デジタル信号を取り込むデジタル信号保持回路と、を備え、
前記デジタル信号保持回路は、
前記スイッチング動作による電源ノイズの発生期間における前記デジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成するマスク信号生成回路を含み、
前記電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込むものである。
【０００９】
本発明に係る他の半導体装置は、
自身の動作状況に応じたデジタル信号を生成するマイコンと、
前記デジタル信号に基づいてデューティ比が調整されたパルス制御信号に応じたスイッチング動作により、前記マイコンに供給する電圧を生成するＤＣＤＣコンバータと、を備え、
前記ＤＣＤＣコンバータは、
前記パルス制御信号に基づいて、前記スイッチング動作による電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込むものである。
【００１０】
本発明に係るデータ取込方法は、
パルス制御信号に応じてスイッチング動作を行なうスイッチング回路を備えた半導体装置のデータ取込方法であって、
前記スイッチング動作による電源ノイズの発生期間におけるデジタル信号の取り込みを回避するためのマスク信号を前記パルス制御信号から生成し、
前記電源ノイズの発生期間には前記デジタル信号を取り込まず、前記電源ノイズの非発生期間に前記デジタル信号を取り込むものである。
【００１１】
本発明では、パルス制御信号に基づいて、スイッチング動作による電源ノイズの発生期間にはデジタル信号を取り込まず、電源ノイズの非発生期間にデジタル信号を取り込む。そのため、電源ノイズによるデジタル信号の取込エラーが低減することができる。
【発明の効果】
【００１２】
本発明によれば、電源ノイズによるデジタル信号の取込エラーが低減された半導体装置を提供することができる。
【図面の簡単な説明】
【００１３】
【図１】実施の形態１に係る半導体装置が搭載された回路基板のブロック図である。
【図２】実施の形態１に係る半導体装置のブロック図である。
【図３】図１のＭＣＵ１３０のブロック図の一例である。
【図４】実施の形態１の実施例に係るデジタル制御信号保持回路１１１の回路図である。
【図５】実施の形態１の比較例に係るデジタル制御信号保持回路１１１ｃの回路図である。
【図６】図４の実施例に係る回路と図５の比較例に係る回路の動作を比較するためのタイミングチャートである（比較例において取込エラーが発生する場合）。
【図７】図４の実施例に係る回路と図５の比較例に係る回路の動作を比較するためのタイミングチャートである（比較例において取込エラーがしない場合）。
【図８】実施の形態１の変形例に係るデジタル制御信号保持回路１１１の回路図である。
【図９】実施の形態２の実施例に係るデジタル制御信号保持回路２１１の回路図である。
【図１０】実施の形態２の比較例に係るデジタル制御信号保持回路２１１ｃの回路図である。
【図１１】図８の実施例に係る回路の動作を示すタイミングチャートである（遅延量Ｄ０が大きい場合）。
【図１２】図８の実施例に係る回路の動作を示すタイミングチャートである（遅延量Ｄ０が小さい場合）。
【図１３】実施の形態３に係るマスク信号生成回路３１４の回路図である。
【図１４】実施の形態４に係るマスク信号生成回路４１４の回路図である。
【図１５】実施の形態５に係る半導体装置が搭載された回路基板のブロック図である。
【図１６】実施の形態５に係る半導体装置のブロック図である。
【図１７】実施の形態６に係るマスク信号生成回路６１４の回路図である。
【発明を実施するための形態】
【００１４】
以下、本発明を適用した具体的な実施の形態について、図面を参照しながら詳細に説明する。ただし、本発明が以下の実施の形態に限定される訳ではない。また、説明を明確にするため、以下の記載及び図面は、適宜、簡略化されている。
【００１５】
（実施の形態１）
図１、２を参照して本発明の第１の実施の形態に係る半導体装置について説明する。図１は、実施の形態１に係る半導体装置が搭載された回路基板のブロック図である。
【００１６】
図１に示すように、回路基板１０には、本発明の第１の実施の形態に係る半導体装置であるＰＭＩＣ（Power Management Integrated Circuit）１００、ＭＣＵ（Micro Control Unit）１３０、コイルＬ、容量Ｃを備えている。ここで、ＰＭＩＣ１００は、デューティ制御回路１１０、スイッチング回路１２０を備えている。
【００１７】
また、回路基板１０は、電源端子とグランド端子とを備えている。電源端子には電源電圧ＶＤＤ１が、グランド端子にはグランド電圧ＧＮＤが、与えられている。図１に示すように、ＰＭＩＣ１００には、配線を介して電源電圧ＶＤＤ１及びグランド電圧ＧＮＤが与えられている。ＰＭＩＣ１００、コイルＬ、容量Ｃは、ＤＣＤＣコンバータを構成しており、電源電圧ＶＤＤ１からＭＣＵ１３０に供給する電源電圧ＶＤＤ２を生成している。
【００１８】
デューティ制御回路１１０は、ＭＣＵ１３０から出力され、ＰＭＩＣ１００の入力端子ＴＩに入力されたデジタル制御信号Ｄｃｔｒに基づいて、出力するスイッチングパルス信号ＳＰのデューティ比を制御する。スイッチング回路１２０は入力されたスイッチングパルス信号ＳＰをバッファした出力パルス信号を出力する。ＰＭＩＣ１００におけるデューティ制御回路１１０及びスイッチング回路１２０の詳細については後述する。
【００１９】
スイッチング回路１２０から出力された出力パルス信号は、コイルＬ及び容量ＣからなるＬＣフィルタにより平滑化される。これにより、電源電圧ＶＤＤ２が生成される。ＭＣＵ１３０には、配線を介してＤＣＤＣコンバータにより生成された電源電圧ＶＤＤ２及びグランド電圧ＧＮＤが与えられている。そして、ＭＣＵ１３０は、例えば動作状態に応じたデジタル制御信号Ｄｃｔｒを生成し、ＰＭＩＣ１００に対して出力する。ＭＣＵ１３０の詳細については後述する。
【００２０】
図２は、実施の形態１に係る半導体装置であるＰＭＩＣ１００のブロック図である。上述の通り、また、図２に示すように、ＰＭＩＣ１００は、デューティ制御回路１１０、スイッチング回路１２０を備えている。ここで、デューティ制御回路１１０は、デジタル制御信号保持回路１１１、Ｄ／Ａコンバータ（ＤＡＣ：Digital to Analog Converter）１１２、ＰＷＭ信号生成回路１１３を備えている。また、スイッチング回路１２０は、駆動回路１２１、ＰＭＯＳトランジスタＰ１、ＮＭＯＳトランジスタＮ１を備えている。
【００２１】
デジタル制御信号保持回路１１１は、ＰＭＩＣ１００の入力端子ＴＩを介して入力されたデジタル制御信号Ｄｃｔｒを保持する。また、デジタル制御信号保持回路１１１には、ＰＷＭ信号生成回路１１３から出力されるスイッチングパルス信号ＳＰがフィードバックされている。
【００２２】
ここで、スイッチングパルス信号ＳＰから出力パルス信号が生成され、出力パルス信号により電源ノイズが生じる。そのため、デジタル制御信号保持回路１１１は、入力されたスイッチングパルス信号ＳＰから、電源ノイズの発生タイミングを知ることができる。具体的には、電源ノイズは出力パルス信号の信号遷移（「立ち上がり」又は「立ち下がり」）毎に遷移直後に発生する。
【００２３】
そこで、デジタル制御信号保持回路１１１は、電源ノイズによる取込エラーを防止するため、信号遷移後の所定の期間はデジタル制御信号Ｄｃｔｒを取り込まない。つまり、デジタル制御信号保持回路１１１は、電源ノイズの影響がない期間（電源ノイズ非発生期間）に、デジタル制御信号Ｄｃｔｒを取り込み、出力する。詳細については後述するが、デジタル制御信号保持回路１１１は、論理回路とレジスタから構成される。
【００２４】
ＤＡＣ１１２は、デジタル制御信号保持回路１１１から出力されたデジタル制御信号をアナログ信号に変換する。
ＰＷＭ信号生成回路１１３は、ＤＡＣ１１２から出力されたアナログ信号と、フィードバック端子ＴＦを介して出力側からフィードバックされる電源電圧ＶＤＤ２とに基づいて、出力するスイッチングパルス信号（ＰＷＭ信号）ＳＰのデューティ比を制御する。
【００２５】
駆動回路１２１は、ＰＷＭ信号生成回路１１３から出力されたスイッチングパルス信号ＳＰに応じて、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートに駆動用パルスを出力する。
【００２６】
ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１は、インバータ回路を構成している。即ち、ＰＭＯＳトランジスタＰ１のソースは電源端子ＴＰを介して電源（電源電圧ＶＤＤ１）に接続されている。ＰＭＯＳトランジスタＰ１のドレインは、ＮＭＯＳトランジスタＮ１のドレインに接続されている。ＮＭＯＳトランジスタＮ１のソースは、グランド端子ＴＧを介して、グランド（グランド電圧ＧＮＤ）に接続されている。ＰＭＯＳトランジスタＰ１のゲート及びＮＭＯＳトランジスタＮ１のゲートは、それぞれ駆動回路１２１に接続されている。
【００２７】
ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１のゲートに駆動用パルスが入力されることにより、ＰＭＯＳトランジスタＰ１及びＮＭＯＳトランジスタＮ１が相補的にオンオフを繰り返す。これにより、ＰＭＯＳトランジスタＰ１のドレインと、ＮＭＯＳトランジスタＮ１のドレインとが接続された出力ノードから出力パルス信号が出力される。この出力パルス信号は出力端子ＴＯを介してＰＭＩＣ１００から出力される。
【００２８】
出力端子ＴＯには、コイルＬの一端が接続されている。また、コイルＬの他端は、容量Ｃの一端に接続されている。容量Ｃの他端は、グランド（グランド電圧ＧＮＤ）に接続されている。このコイルＬと容量Ｃとは、上述の通りＬＣフィルタを構成している。コイルＬと容量Ｃとの間のノードから、ＰＭＩＣ１００、コイルＬ、容量Ｃから構成されるＤＣＤＣコンバータの出力として電源電圧ＶＤＤ２が出力される。
【００２９】
次に、図３を用いて、ＭＣＵ１３０の内部構成について説明する。図３は、図１のＭＣＵ１３０のブロック図の一例である。図３に示すように、ＭＣＵ１３０は、機能ブロックとして、ＣＰＵ（Central Processing Unit）コア１３１、キャッシュメモリ１３２、メモリコントローラ１３３、タイマ１３４、クロック生成回路１３５、Ｉ／Ｏ（Input/Output）ポート１３６、割込コントローラ１３７、ＧＰＵ（Graphics Processing Unit）コア１３８、ディスプレイコントローラ１３９を備えている。ここで、各機能ブロックはメインバスＭＢを介して互いに接続されている。
【００３０】
ＣＰＵコア１３１は、制御プログラムに基づいて、各種処理を実行するＭＣＵ１３０内の心臓部である。本実施の形態では、ＣＰＵコア１３１は、自身の動作状況に応じたデジタル制御信号Ｄｃｔｒを生成する。このデジタル制御信号Ｄｃｔｒは、メインバスＭＢ及びＩ／Ｏポート１３６を介してＰＭＩＣ１００へ出力される。
【００３１】
キャッシュメモリ１３２は、ＣＰＵコア１３１とローカルバスＬＢ１を介して接続されている。そのため、ＣＰＵコア１３１からキャッシュメモリ１３２への高速アクセスが可能となる。キャッシュメモリ１３２には、例えばＣＰＵコア１３１において使用頻度の高いデータが格納される。
【００３２】
メモリコントローラ１３３は外部メモリであるＤＲＡＭ（Dynamic Random Access Memory）に対する読取、書込、リフレッシュ等を制御する。例えば、メモリコントローラ１３３は、キャッシュメモリ１３２からメインバスＭＢを介して転送されたデータをＤＲＡＭに書き込む。逆に、メモリコントローラ１３３は、ＤＲＡＭに格納されていたデータを読み取る。この読み取られたデータが、例えば、メインバスＭＢを介してキャッシュメモリ１３２に転送される。
【００３３】
タイマ１３４は、クロックをカウントすることにより時間を計測する。例えば、定期的に割込処理を行なう場合などに用いられる。
クロック生成回路１３５は、例えばＰＬＬ（Phase-locked loop）回路などであって、水晶発振器が発振する基準クロックを逓倍した所定周波数の動作クロックを生成する。生成された動作クロックは、各機能ブロックに分配される。
【００３４】
Ｉ／Ｏポート１３６は、ＭＣＵ１３０をＰＭＩＣ１００や周辺機器と接続するためのインタフェースである。
割込コントローラ１３７は、ローカルバスＬＢ２を介して、Ｉ／Ｏポート１３６に接続されている。そのため、リアルタイム性の高い周辺機器からの割込処理要求もスムーズにＣＰＵコア１３１へ転送することができる。割込コントローラ１３７は、周辺機器毎に設定されている優先度に基づいて、周辺機器からの割込処理要求を適切な順序で、ＣＰＵコア１３１に転送する。
【００３５】
ＧＰＵコア１３８は、画像処理専用のプロセッサである。例えば、ＧＰＵコア１３８は、メモリコントローラ１３３及びメインバスＭＢを介してＤＲＡＭから転送された画像データを処理し、ディスプレイコントローラ１３９へ出力する。
ディスプレイコントローラ１３９は、ローカルバスＬＢ３を介してＧＰＵコア１３８と接続されている。ディスプレイコントローラ１３９は、ＧＰＵコア１３８から受け取った画像データをディスプレイに出力する。
【００３６】
上述の通り、デジタル制御信号Ｄｃｔｒに基づいてＣＰＵコア１３１に与えられる電源電圧ＶＤＤ２が生成される。つまり、図３に示すように、ＣＰＵコア１３１に可変電源電圧ＶＤＤ２が与えられている。その他の機能ブロックには、固定電源電圧ＶＤＤ１が与えられている。ここで、上述のＰＭＩＣ１００の原理を用いて、例えばＧＰＵコア１３８についても、その動作状況に応じた可変電源電圧を与えてもよい。同様に、その他の機能ブロックについても、上述のＰＭＩＣ１００の原理を用いて、その動作状況に応じた可変電源電圧を与えてもよい。
【００３７】
次に、図４を用いて、デジタル制御信号保持回路１１１の詳細について説明する。図４は、実施の形態１の実施例に係るデジタル制御信号保持回路１１１の回路図である。図４に示すように、デジタル制御信号保持回路１１１は、遅延回路Ｄ０、Ｄ１、ＸＯＲゲートＸ２、ＮＯＲゲートＮＯ２〜ＮＯ４、ＡＮＤゲートＡＮ１、ＡＮ２、インバータＩ１、フリップフロップＦＦｂを備えている。
【００３８】
なお、デジタル制御信号Ｄｃｔｒのビット数は、デューティ制御回路１１０におけるデューティ比の切換段数により定まる。例えば、１ビットであれば２段階切換、２ビットであれば４段切換、３ビットであれば８段切換などとすることができる。図４では、代表してデジタル制御信号Ｄｃｔｒのビット数が１の場合を示している。実施の形態２において後述するように、デジタル制御信号Ｄｃｔｒのビット数がｎの場合、ｎ個のフリップフロップが必要になる。
【００３９】
図４に示すように、ＸＯＲゲートＸ２の一方の入力には、ＰＷＭ信号生成回路１１３の出力信号であるスイッチングパルス信号ＳＰがフィードバックされている。ＸＯＲゲートＸ２の他方の入力には、スイッチングパルス信号ＳＰが遅延回路Ｄ１により遅延された信号Ａが入力される。
【００４０】
ＡＮＤゲートＡＮ２の一方の入力には、ＸＯＲゲートＸ２から出力された信号Ｂの反転信号が入力される。ＡＮＤゲートＡＮ２の他方の入力には、書込イネーブル信号ＷＥＮが入力される。書込イネーブル信号ＷＥＮは、デジタル制御信号Ｄｃｔｒの値に変化があった場合に、Ｌ（Ｌｏｗ）からＨ（Ｈｉｇｈ）に切り換わり、所定期間のみＨを維持した後、Ｌに切り換わるイネーブル信号である。
【００４１】
ＡＮＤゲートＡＮ１の一方の入力には、書込イネーブル信号ＷＥＮが遅延回路Ｄ０により遅延された信号Ｃが入力される。ＡＮＤゲートＡＮ１の他方の入力には、ＡＮＤゲートＡＮ２から出力された信号Ｄが入力される。
ＮＯＲゲートＮＯ２の一方の入力には、書込イネーブル信号ＷＥＮが入力される。ＮＯＲゲートＮＯ２の他方の入力には、書込イネーブル信号ＷＥＮが遅延回路Ｄ０により遅延された信号Ｃが入力される。
【００４２】
ＮＯＲゲートＮＯ３の一方の入力には、ＮＯＲゲートＮＯ２から出力された信号Ｆが入力される。ＮＯＲゲートＮＯ３の他方の入力には、後述するＮＯＲゲートＮＯ４から出力された信号が入力される。
ＮＯＲゲートＮＯ４の一方の入力には、ＡＮＤゲートＡＮ１から出力された信号Ｅが入力される。ＮＯＲゲートＮＯ４の他方の入力には、ＮＯＲゲートＮＯ３から出力された信号が入力される。
ここで、ＮＯＲゲートＮＯ３、ＮＯ４はＲＳラッチ回路を構成している。
ＮＯＲゲートＮＯ４から出力された信号ＧはインバータＩ１に入力される。インバータＩ１は、信号Ｇの反転信号である書込パルス信号ＷＰを出力する。
【００４３】
フリップフロップＦＦｂは、Ｄフリップフロップであり、クロック入力には書込パルス信号ＷＰが入力される。また、ディレイ入力には、デジタル制御信号Ｄｃｔｒが入力される。つまり、デジタル制御信号Ｄｃｔｒが遷移した場合、書込パルス信号ＷＰがＬからＨへ遷移したタイミングで、遷移後のデジタル制御信号ＤｃｔｒがフリップフロップＦＦｂに取り込まれ、ＤＡＣ１１２へ出力される。
【００４４】
図４において、遅延回路Ｄ１、ＸＯＲゲートＸ２、ＡＮＤゲートＡＮ２は、本発明の実施の形態に係る特徴的構成であるマスク信号生成回路１１４を構成している。このマスク信号生成回路１１４は、スイッチングパルス信号ＳＰが遷移した後の電源ノイズ発生期間におけるデジタル制御信号Ｄｃｔｒの取込を回避するマスク信号を当該スイッチングパルス信号ＳＰから生成している。
【００４５】
ここで、出力パルス信号ではなくスイッチングパルス信号ＳＰをフィードバックさせることにより、スイッチングパルス信号ＳＰから生成される出力パルス信号に起因する電源ノイズを確実に回避することができる。フィードバック信号として出力パルス信号を用いた場合、フィードバック信号の遷移から電源ノイズ発生までの時間が、スイッチングパルス信号ＳＰを用いた場合よりも短くなり、効果的に電源ノイズを回避することができないおそれがある。
【００４６】
なお、後述するように、マスク信号生成回路１１４においてＡＮＤゲートＡＮ２は必須ではない。しかしながら、書込イネーブル信号ＷＥＮ自身のノイズを除去するために、ＡＮＤゲートＡＮ２を用いた方が好ましい。
【００４７】
次に、図５を用いて、実施の形態１の比較例に係るデジタル制御信号保持回路１１１ｃの詳細について説明する。図５は、実施の形態１の比較例に係るデジタル制御信号保持回路１１１ｃの回路図である。
【００４８】
図５のデジタル制御信号保持回路１１１ｃは、図４のデジタル制御信号保持回路１１１におけるマスク信号生成回路１１４、即ち、遅延回路Ｄ１、ＸＯＲゲートＸ２、ＡＮＤゲートＡＮ２を備えていない。具体的には、図４のデジタル制御信号保持回路１１１におけるＡＮＤゲートＡＮ２から出力された信号Ｄに代わり、書込イネーブル信号ＷＥＮがＡＮＤゲートＡＮ１に入力されている。その他の接続関係は図４と同様であるため、接続関係についての説明は省略する。
【００４９】
ここで、図５における信号Ｃは、図４における信号Ｃと同じ信号である。また、図５における信号Ｆも、図４における信号Ｆと同じ信号である。一方、上述の通り、入力が異なるため、図５においてＡＮＤゲートＡＮ１から出力される信号Ｅ'は、図４においてＡＮＤゲートＡＮ１から出力される信号Ｅとは異なる信号である。また、図５においてＮＯＲゲートＮＯ４から出力される信号Ｇ'は、図４においてＮＯＲゲートＮＯ４から出力される信号Ｇとは異なる信号である。そのため、図５における書込パルス信号ＷＰ'は、図４における書込パルス信号ＷＰとは異なる信号である。
【００５０】
次に、図６、７を用いて、図４の実施例に係る回路と図５の比較例に係る回路の動作について説明する。図６は、図４の実施例に係る回路と図５の比較例に係る回路の動作を比較するためのタイミングチャートであって、比較例において取込エラーが発生する場合を示している。図７は、図４の実施例に係る回路と図５の比較例に係る回路の動作を比較するためのタイミングチャートであって、比較例において取込エラーが発生しない場合を示している。
【００５１】
図６の最上段には、スイッチングパルス信号ＳＰが示されている。周期的にＨ（電源電圧ＶＤＤ１）とＬ（グランド電圧ＧＮＤ）とを繰り返している。
２段目には、デジタル制御信号Ｄｃｔｒが示されている。図６では、図面左側ではＨ、図面右側ではＬである場合を示している。図６に示すように、デジタル制御信号Ｄｃｔｒには、スイッチングパルス信号ＳＰの遷移毎に電源ノイズが発生している。
【００５２】
３段目には、書込イネーブル信号ＷＥＮが示されている。書込イネーブル信号ＷＥＮは、デジタル制御信号Ｄｃｔｒが遷移しなければＬのままであり、一方、デジタル制御信号Ｄｃｔｒが遷移すると一定期間Ｈに遷移する。ここで、デジタル制御信号Ｄｃｔｒの遷移に伴い、書込イネーブル信号ＷＥＮが生成されるため、書込イネーブル信号ＷＥＮの立ち上がりタイミングは、デジタル制御信号Ｄｃｔｒの遷移タイミングから遅延している。
【００５３】
４段目には、図４においてスイッチングパルス信号ＳＰが遅延回路Ｄ１により遅延された信号Ａが示されている。
５段目には、図４においてＸＯＲゲートＸ２から出力された信号Ｂ（マスク信号）が示されている。信号ＢのＨ期間は遅延回路Ｄ１による遅延量Ｄ１に一致する。この信号ＢのＨ期間が電源ノイズ発生期間であり、一方、の信号ＢのＬ期間が電源ノイズ非発生期間である。ここで、遅延回路Ｄ１による遅延量Ｄ１は、一定周期であるスイッチングパルス信号ＳＰの１／２未満さらには１／４未満とすることがスループットの観点から好ましい。
６段目には、書込イネーブル信号ＷＥＮが遅延回路Ｄ０により遅延された信号Ｃが示されている。
【００５４】
７段目には、図４において書込イネーブル信号ＷＥＮと信号Ｂの反転信号とを入力とするＡＮＤゲートＡＮ２から出力された信号Ｄが示されている。
８段目には、図４において信号Ｃと信号Ｄとを入力とするＡＮＤゲートＡＮ１から出力された信号Ｅが示されている。
９段目には、図４において書込イネーブル信号ＷＥＮと信号Ｃとを入力とするＮＯＲゲートＮＯ２から出力された信号Ｆが示されている。
【００５５】
１０段目には、図４においてＮＯＲゲートＮＯ３から出力される信号と信号Ｅとを入力とするＮＯＲゲートＮＯ４から出力された信号Ｇが示されている。
１１段目には、図４における信号Ｇの反転信号である書込パルス信号ＷＰが示されている。
１２段目には、図４におけるフリップフロップＦＦｂの非反転出力Ｑ＿ＦＦｂが示されている。書込パルス信号ＷＰの立ち上がりタイミングにおいて、デジタル制御信号Ｄｃｔｒの値Ｌを取り込む。ここで、書込パルス信号ＷＰの立ち上がりタイミングは、電源ノイズ非発生期間であるため、取込エラーが生じない。
【００５６】
１３段目には、図５において書込イネーブル信号ＷＥＮと信号Ｃとを入力とするＡＮＤゲートＡＮ１から出力された信号Ｅ'が示されている。
１４段目には、分かり易いように９段目に示した信号Ｆがもう一度示されている。
１５段目には、図５においてＮＯＲゲートＮＯ３から出力される信号と信号Ｅ'とを入力とするＮＯＲゲートＮＯ４から出力された信号Ｇ'が示されている。
【００５７】
１６段目には、図５における信号Ｇ'の反転信号である書込パルス信号ＷＰ'が示されている。
１７段目つまり最下段には、図５におけるフリップフロップＦＦｂの非反転出力Ｑ'＿ＦＦｂが示されている。書込パルス信号ＷＰ'の立ち上がりタイミングにおいて、デジタル制御信号Ｄｃｔｒの値Ｌを取り込む。ここで、書込パルス信号ＷＰ'の立ち上がりタイミングは、電源ノイズ発生期間であるため、取込エラーが生じている。つまり、デジタル制御信号Ｄｃｔｒの値として誤った値Ｈを取り込んでしまっており、フリップフロップＦＦｂの非反転出力Ｑ'＿ＦＦｂに遷移が生じていない。
【００５８】
ここで、信号Ｃと比較例における書込パルス信号ＷＰ'とは同一波形となる。実施例に係るデジタル制御信号保持回路１１１では、この信号Ｃの立ち上がりタイミングが、図６に示すように、信号ＢのＨ期間つまり電源ノイズ発生期間にある場合、信号ＢがＬに遷移するまで書込パルス信号ＷＰの立ち上がりを遅延させる。換言すれば、信号ＢがＨの間、書込パルス信号ＷＰをマスクし、信号ＢがＬに遷移すると同時に、書込パルス信号ＷＰを遷移させる。
【００５９】
これにより、確実に電源ノイズによる取込エラーを防止することができる。しかも、図６に示すように、比較例における書込パルス信号ＷＰ'（つまり信号Ｃ）に対する遅延量Ｄ３は、遅延回路Ｄ１の遅延量Ｄ１以下であり、スループットにも優れる。
【００６０】
次に、図７を用いて、比較例において取込エラーが発生しない場合の回路の動作について説明する。図７に示した信号は、全て図６に示した信号と同じ信号であるので、説明を省略する。図７では、比較例における書込パルス信号ＷＰ'の立ち上がりタイミングが、電源ノイズ非発生期間であるため、取込エラーが生じていない。つまり、デジタル制御信号Ｄｃｔｒの値として正しい値Ｌを取り込み、フリップフロップＦＦｂの非反転出力Ｑ'＿ＦＦｂに遷移が生じている。
【００６１】
ここで、実施例に係るデジタル制御信号保持回路１１１では、信号Ｃ（つまり比較例における書込パルス信号ＷＰ'）の立ち上がりタイミングが、図７に示すように、信号ＢのＬ期間つまり電源ノイズ非発生期間にある場合、書込パルス信号ＷＰを遅延させることなく信号Ｃと同時に立ち上げる。この場合、図６に示すように、比較例における書込パルス信号ＷＰ'（つまり信号Ｃ）に対する遅延量Ｄ３＝０であり、スループットに優れる。
【００６２】
以上説明したとおり、いかなるタイミングで、デジタル制御信号Ｄｃｔｒが遷移し、それに伴い書込イネーブル信号ＷＥＮが遷移しても、本実施の形態に係る半導体装置では、確実に電源ノイズによるデジタル信号の取込エラーを防止することができる。さらに、最大でも取込タイミングを１回の電源ノイズ発生期間分のみ遅延させればよいため、スループットにも優れる。
【００６３】
次に、図８を用いて、図４に示したデジタル制御信号保持回路１１１の変形例について説明する。図８は、実施の形態１の変形例に係るデジタル制御信号保持回路１１１の回路図である。図８のデジタル制御信号保持回路１１１では、マスク信号生成回路１１４ａが、遅延回路Ｄ１、ＸＯＲゲートＸ２のみから構成されており、ＡＮＤゲートＡＮ２を備えていない。
【００６４】
具体的には、図４におけるＡＮＤゲートＡＮ２から出力される信号Ｄに代えて、ＸＯＲゲートＸ２から出力される信号Ｂの反転信号が直接ＡＮＤゲートＡＮ１に入力されている。その他の構成は図４と同様であるため、説明を省略する。図８のような回路構成であっても、図４の場合と同様に電源ノイズによるデジタル信号の取込エラーを防止することができ、スループットにも優れる。
【００６５】
（実施の形態２）
次に、図９を用いて、実施の形態２に係る半導体装置について説明する。図９は、実施の形態２の実施例に係るデジタル制御信号保持回路２１１の回路図である。図９は、デジタル制御信号Ｄｃｔｒのビット数がｎの場合である。デジタル制御信号Ｄｃｔｒは、ｎ個の信号ＩＮ１〜ＩＮｎから構成されている。
【００６６】
図９に示すように、デジタル制御信号保持回路２１１は、図４のデジタル制御信号保持回路１１１における１個のフリップフロップＦＦｂに対応するｎ個のフリップフロップＦＦ１ｂ〜ＦＦｎｂを備えている。フリップフロップＦＦ１ｂ〜ＦＦｎｂのディレイ入力には、デジタル制御信号Ｄｃｔｒを構成する信号ＩＮ１〜ＩＮｎがそれぞれ入力される。フリップフロップＦＦ１ｂ〜ＦＦｎｂのクロック入力には、書込パルス信号ＷＰが共通に入力される。
【００６７】
また、デジタル制御信号保持回路２１１は、デジタル制御信号Ｄｃｔｒから書込イネーブル信号ＷＥＮを生成する書込制御信号生成回路１１５を備えている。
図９に示すように、書込制御信号生成回路１１５は、ｎ個のフリップフロップＦＦ１ａ〜ＦＦｎａ、ｎ個のＸＯＲゲートＸ１１〜Ｘ１ｎ、ｋ個のＮＯゲートＮＯ１１〜ＮＯ１ｋ、１個のＮＡＮＤゲートＮＡ１を備えている。
【００６８】
フリップフロップＦＦ１ａ〜ＦＦｎａのディレイ入力には、デジタル制御信号Ｄｃｔｒを構成する信号ＩＮ１〜ＩＮｎがそれぞれ入力される。フリップフロップＦＦ１ａ〜ＦＦｎａのクロック入力には、書込パルス信号ＷＰが遅延回路Ｄ２により遅延された信号が共通に入力される。
ＸＯＲゲートＸ１１〜Ｘ１ｎの一方の入力には、デジタル制御信号Ｄｃｔｒを構成する信号ＩＮ１〜ＩＮｎがそれぞれ入力される。ＸＯＲゲートＸ１１〜Ｘ１ｎの他方の入力には、フリップフロップＦＦ１ａ〜ＦＦｎａの非反転出力信号がそれぞれ入力される。
【００６９】
ＮＯＲゲートＮＯ１１の一方の入力には、ＸＯＲゲートＸ１１からの出力信号が、他方の入力には、ＸＯＲゲートＸ１２からの出力信号が入力される。図示されていないが、ＮＯＲゲートＮＯ１２の一方の入力には、ＸＯＲゲートＸ１３からの出力信号が、他方の入力には、ＸＯＲゲートＸ１４からの出力信号が入力される。ＮＯＲゲートＮＯ１３の一方の入力には、ＸＯＲゲートＸ１５からの出力信号が、他方の入力には、ＸＯＲゲートＸ１６からの出力信号が入力される。以下同様に、ＮＯＲゲートＮＯ１ｋの一方の入力には、ＸＯＲゲートＸ１ｎ−１からの出力信号が、他方の入力には、ＸＯＲゲートＸ１ｎからの出力信号が入力される。この場合、ｋ＝ｎ／２である。しかしながら、ＮＯＲゲートＮＯ１ｋは２入力に限られないので、ｋの値は任意である。
【００７０】
ＮＡＮＤゲートＮＡ１には、ＮＯＲゲートＮＯ１１〜ＮＯ１ｋからの出力信号が入力され、ＮＡＮＤゲートＮＡ１から書込イネーブル信号ＷＥＮが出力される。その他の構成は、図４のデジタル制御信号保持回路１１１と同様であるので、説明を省略する。
【００７１】
次に、書込イネーブル信号ＷＥＮの遷移について説明する。デジタル制御信号Ｄｃｔｒを構成する信号ＩＮ１〜ＩＮｎのいずれにも遷移がない場合、信号ＩＮ１〜ＩＮｎのそれぞれとフリップフロップＦＦ１ａ〜ＦＦｎａの非反転出力信号のそれぞれとが一致するため、ＸＯＲゲートＸ１１〜Ｘ１ｎの出力信号は全てＬとなる。そのため、ＮＯＲゲートＮＯ１１〜ＮＯ１ｋからの出力信号は、全てＨとなる。従って、ＮＡＮＤゲートＮＡ１からの出力信号である書込イネーブル信号ＷＥＮはＬとなる。
【００７２】
一方、デジタル制御信号Ｄｃｔｒを構成する信号ＩＮ１〜ＩＮｎのいずれかに遷移がある場合を考える。ここで、信号ＩＮ１に遷移があったとすると、信号ＩＮ１が遷移してもフリップフロップＦＦ１ａの非反転出力信号は維持されるため、両者は不一致となる。そのため、ＸＯＲゲートＸ１１の出力信号はＨとなる。一方、他のＸＯＲゲートＸ１２〜Ｘ１ｎの出力信号は全てＬのままである。従って、ＮＯＲゲートＮＯ１１の出力信号は、Ｌとなる。一方、他のＮＯＲゲートＮＯ１２〜ＮＯ１ｋの出力信号は全てＨのままである。よって、ＮＡＮＤゲートＮＡ１からの出力信号である書込イネーブル信号ＷＥＮはＨとなる。
【００７３】
書込イネーブル信号ＷＥＮがＨに遷移すると、その後フリップフロップＦＦ１ａ〜ＦＦｎａのクロック入力が、ＬからＨへ遷移する。これにより、再び信号ＩＮ１とフリップフロップＦＦ１ａの非反転出力信号とが一致することになり、書込イネーブル信号ＷＥＮがＨからＬへ遷移する。
【００７４】
次に、図１０を用いて、実施の形態２の比較例に係るデジタル制御信号保持回路２１１ｃについて説明する。図１０は、実施の形態２の比較例に係るデジタル制御信号保持回路２１１ｃの回路図である。
【００７５】
図１０のデジタル制御信号保持回路２１１ｃは、図９のデジタル制御信号保持回路２１１におけるマスク信号生成回路１１４、即ち、遅延回路Ｄ１、ＸＯＲゲートＸ２、ＡＮＤゲートＡＮ２を備えていない。具体的には、図９のデジタル制御信号保持回路２１１におけるＡＮＤゲートＡＮ２から出力された信号Ｄに代わり、書込イネーブル信号ＷＥＮがＡＮＤゲートＡＮ１に入力されている。その他の接続関係は図９と同様であるため、接続関係についての説明は省略する。
【００７６】
ここで、図１０における信号Ｃは、図９における信号Ｃと同じ信号である。一方、実施の形態１と同様に、図１０における書込パルス信号ＷＰ'は、図９における書込パルス信号ＷＰとは異なる信号である。
【００７７】
次に、図１１、１２を用いて、図９の実施例に係る回路の動作について説明する。図１１は、図９の実施例に係る回路の動作を説明するためのタイミングチャートであって、遅延量Ｄ０が大きい場合を示している。図１２は、図９の実施例に係る回路の動作を説明するためのタイミングチャートであって、遅延量Ｄ０が小さい場合を示している。
【００７８】
最上段のスイッチングパルス信号ＳＰから１２番目のフリップフロップＦＦ１ｂの非反転出力Ｑ＿ＦＦ１ｂは、図６における最上段のスイッチングパルス信号ＳＰから１２番目のフリップフロップＦＦｂの非反転出力Ｑ＿ＦＦｂに対応する信号であるため、説明を省略する。なお、信号ＣにおいてＣ（ＷＰ'）と示されているのは、上述の通り、信号Ｃと比較例における書込パルス信号ＷＰ'とが同一波形となるからである。
【００７９】
一方、図１１、１２の最下段には、フリップフロップＦＦ１ａの非反転出力Ｑ＿ＦＦ１ａが示されている。図９の回路構成では、図１１、１２に示すように、フリップフロップＦＦ１ｂの非反転出力Ｑ＿ＦＦ１ｂがＨからＬに遷移した後、遅延回路Ｄ２による遅延量Ｄ２だけ遅延して、フリップフロップＦＦ１ａの非反転出力Ｑ＿ＦＦ１ａがＨからＬに遷移する。それと同時に、書込イネーブル信号ＷＥＮがＨからＬに遷移する。その他の信号の遷移については、図６、７の場合と同様であるため、説明を省略する。
【００８０】
また、実施の形態１についても同様であるが、図１１、１２に示すように、遅延量Ｄ０によらず、電源ノイズによるデジタル信号の取込エラーを防止することができ、かつ、スループットにも優れる。その原理は、実施の形態１と同様である。
【００８１】
（実施の形態３）
次に、図１３を用いて、実施の形態３に係る半導体装置について説明する。図１３は、実施の形態３に係るマスク信号生成回路３１４の回路図である。マスク信号生成回路３１４の遅延回路Ｄ１は、遅延回路Ｄ１＿１〜Ｄ１＿ｍ、セレクタＳＥＬを備えている。遅延回路Ｄ１＿１〜Ｄ１＿ｍは直列接続されており、遅延回路Ｄ１＿１〜Ｄ１＿ｍのそれぞれの出力がセレクタＳＥＬのｍ個の入力に接続されている。セレクタＳＥＬに入力される遅延制御信号Ｃｄｌｙにより、ｍ段階で遅延量を変化させることができる。その他の構成は、マスク信号生成回路１１４と同様であるため、説明を省略する。
【００８２】
この遅延量は、スイッチング回路１２０の電流負荷の状況に応じて、動作中に自動的に切り換えるようにしてもよい。また、組立時の配線等により電源ノイズ発生タイミングが変化するため、例えば、人為的操作により変更できるようにしてもよい。
【００８３】
（実施の形態４）
次に、図１４を用いて、実施の形態４に係る半導体装置について説明する。図１４は、実施の形態４に係るマスク信号生成回路４１４の回路図である。マスク信号生成回路４１４は、入力部にＡＮＤゲートＡＮ３を備えている。ＡＮＤゲートＡＮ３には、スイッチングパルス信号ＳＰとイネーブル信号ＥＮが入力される。
【００８４】
イネーブル信号ＥＮがＨの場合、マスク信号生成回路４１４は動作し、イネーブル信号ＥＮがＬの場合、マスク信号生成回路４１４は停止する。具体的には、イネーブル信号ＥＮがＬの場合、信号Ｂが常にＬとなるため、信号Ｄ＝書込イネーブル信号ＷＥＮとなる。つまり、図５の比較例と同様の構成となる。その他の構成は、マスク信号生成回路１１４と同様であるため、説明を省略する。
【００８５】
イネーブル信号ＥＮの切り換えは、例えばＭＣＵ１３０の動作モードに応じて、行なえばよい。具体的には、スリープモード、ホルトモード、スタンバイモード等のＭＣＵ１３０が停止又は動作率が低い場合、イネーブル信号ＥＮをＬにし、動作率が高い場合、イネーブル信号ＥＮをＨにすればよい。このＭＣＵ１３０の動作状態は、ＭＣＵ１３０から信号を取得して判断すればよい。あるいは、スイッチング回路１２０の出力電流をモニタすることにより判断してもよい。
【００８６】
（実施の形態５）
次に、図１５、１６を用いて、実施の形態５に係る半導体装置について説明する。図１５は、実施の形態５に係る半導体装置が搭載された回路基板のブロック図である。図１５に示すように、回路基板５０には、本発明の第５の実施の形態に係る半導体装置である音声処理ＩＣ５００、ＭＣＵ５３０、コイルＬ、容量Ｃ、スピーカ５１を備えている。ここで、音声処理ＩＣ５００は、デューティ制御回路５１０、スイッチング回路５２０を備えている。
【００８７】
また、回路基板５０は、電源端子（不図示）とグランド端子（グランド電圧ＧＮＤ）とを備えている。図１５に示すように、音声処理ＩＣ５００、コイルＬ、容量Ｃは、Ｄ級アンプを構成している。
【００８８】
デューティ制御回路５１０は、ＭＣＵ５３０から出力され、音声処理ＩＣ５００の入力端子ＴＩに入力されたデジタル音声信号Ｄｐｃｍに基づいて、出力するスイッチングパルス信号ＳＰのデューティ比を制御する。スイッチング回路５２０は入力されたスイッチングパルス信号ＳＰがバッファされた出力パルス信号を出力する。音声処理ＩＣ５００におけるデューティ制御回路５１０及びスイッチング回路５２０の詳細については後述する。
【００８９】
スイッチング回路５２０から出力された出力パルス信号は、コイルＬ及び容量ＣからなるＬＣフィルタにより平滑化され、スピーカ５１に入力される。
ＭＣＵ５３０は、デジタル音声信号Ｄｐｃｍを生成し、音声処理ＩＣ５００に対して出力する。
【００９０】
図１６は、実施の形態５に係る半導体装置である音声処理ＩＣ５００のブロック図である。上述の通り、また、図１６に示すように、音声処理ＩＣ５００は、左スピーカ５１Ｌ用のデューティ制御回路５１０Ｌ、スイッチング回路５２０Ｌ及び右スピーカ５１Ｒ用のデューティ制御回路５１０Ｒ、スイッチング回路５２０Ｒを備えている。
【００９１】
ここで、デューティ制御回路５１０Ｌは、デジタル音声信号保持回路５１１Ｌ、ＤＡＣ５１２Ｌ、ＰＷＭ信号生成回路５１３Ｌを備えている。同様に、デューティ制御回路５１０Ｒは、デジタル音声信号保持回路５１１Ｒ、ＤＡＣ５１２Ｒ、ＰＷＭ信号生成回路５１３Ｒを備えている。
また、スイッチング回路５２０Ｌは、駆動回路５２１Ｌ、ＰＭＯＳトランジスタＰ２、ＮＭＯＳトランジスタＮ２を備えている。同様に、スイッチング回路５２０Ｒは、駆動回路５２１Ｒ、ＰＭＯＳトランジスタＰ３、ＮＭＯＳトランジスタＮ３を備えている。
【００９２】
デジタル音声信号保持回路５１１Ｌは、音声処理ＩＣ５００の入力端子ＴＩＬを介して入力されたデジタル音声信号Ｄｐｃｍ１を保持する。また、デジタル音声信号保持回路５１１Ｌには、ＰＷＭ信号生成回路５１３Ｌから出力されるスイッチングパルス信号ＳＰ１がフィードバックされている。
【００９３】
同様に、デジタル音声信号保持回路５１１Ｒは、音声処理ＩＣ５００の入力端子ＴＩＲを介して入力されたデジタル音声信号Ｄｐｃｍ２を保持する。また、デジタル音声信号保持回路５１１Ｒには、ＰＷＭ信号生成回路５１３Ｒから出力されるスイッチングパルス信号ＳＰ２がフィードバックされている。
【００９４】
ここで、スイッチングパルス信号ＳＰ１、ＳＰ２から出力パルス信号が生成され、出力パルス信号により電源ノイズが生じる。そのため、デジタル音声信号保持回路５１１Ｌ、５１１Ｒは、それぞれ入力されたスイッチングパルス信号ＳＰ１、ＳＰ２から、電源ノイズの発生タイミングを知ることができる。
【００９５】
具体的には、電源ノイズは出力パルス信号の信号遷移（「立ち上がり」又は「立ち下がり」）毎に遷移直後に発生する。そこで、デジタル音声信号保持回路５１１は、電源ノイズによる取込エラーを防止するため、信号遷移後の所定の期間はデジタル音声信号Ｄｐｃｍを取り込まない。つまり、デジタル音声信号保持回路５１１Ｌ、５１１Ｒは、電源ノイズの影響がない期間（電源ノイズ非発生期間）に、デジタル音声信号Ｄｐｃｍを取り込み、出力する。
【００９６】
ＤＡＣ５１２Ｌは、デジタル音声信号保持回路５１１Ｌから出力されたデジタル音声信号をアナログ信号に変換する。ＰＷＭ信号生成回路５１３Ｌは、ＤＡＣ５１２Ｌから出力されたアナログ信号に基づいて、出力するスイッチングパルス信号ＳＰ１のデューティ比を制御する。
【００９７】
同様に、ＤＡＣ５１２Ｒは、デジタル音声信号保持回路５１１Ｒから出力されたデジタル音声信号をアナログ信号に変換する。ＰＷＭ信号生成回路５１３Ｒは、ＤＡＣ５１２Ｒから出力されたアナログ信号に基づいて、出力するスイッチングパルス信号ＳＰ２のデューティ比を制御する。
【００９８】
駆動回路５２１Ｌは、ＰＷＭ信号生成回路５１３Ｌから出力されたスイッチングパルス信号ＳＰ１に応じて、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲートに駆動用パルスを出力する。同様に、駆動回路５２１Ｒは、ＰＷＭ信号生成回路５１３Ｒから出力されたスイッチングパルス信号ＳＰ２に応じて、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３のゲートに駆動用パルスを出力する。
【００９９】
ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２は、インバータ回路を構成し、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲートは、それぞれ駆動回路５２１Ｌに接続されている。同様に、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３は、インバータ回路を構成し、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３のゲートは、それぞれ駆動回路５２１Ｒに接続されている。
【０１００】
ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２のゲートに駆動用パルスが入力されることにより、ＰＭＯＳトランジスタＰ２及びＮＭＯＳトランジスタＮ２が相補的にオンオフを繰り返す。これにより、ＰＭＯＳトランジスタＰ２のドレインと、ＮＭＯＳトランジスタＮ２のドレインとが接続された出力ノードから出力パルス信号が出力される。この出力パルス信号は出力端子ＴＯＬを介して音声処理ＩＣ５００から出力される。
【０１０１】
同様に、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３のゲートに駆動用パルスが入力されることにより、ＰＭＯＳトランジスタＰ３及びＮＭＯＳトランジスタＮ３が相補的にオンオフを繰り返す。これにより、ＰＭＯＳトランジスタＰ３のドレインと、ＮＭＯＳトランジスタＮ３のドレインとが接続された出力ノードから出力パルス信号が出力される。この出力パルス信号は出力端子ＴＯＲを介して音声処理ＩＣ５００から出力される。
【０１０２】
出力端子ＴＯＬには、コイルＬ１の一端が接続されている。また、コイルＬ１の他端は、容量Ｃ１の一端に接続されている。容量Ｃ１の他端は、グランド（グランド電圧ＧＮＤ）に接続されている。このコイルＬ１と容量Ｃ１とは、上述の通りＬＣフィルタを構成している。コイルＬ１と容量Ｃ１との間のノードにスピーカ５１Ｌが接続されている。
【０１０３】
同様に、出力端子ＴＯＲには、コイルＬ２の一端が接続されている。また、コイルＬ２の他端は、容量Ｃ２の一端に接続されている。容量Ｃ２の他端は、グランド（グランド電圧ＧＮＤ）に接続されている。このコイルＬ２と容量Ｃ２とは、上述の通りＬＣフィルタを構成している。コイルＬ２と容量Ｃ２との間のノードにスピーカ５１Ｒが接続されている。
【０１０４】
上記デジタル音声信号保持回路５１１Ｌ、５１１Ｒに、図４などに示した回路構成を適用することにより、電源ノイズによるデジタル信号の取込エラーを防止することができ、スループットにも優れるＤ級アンプを提供することができる。
【０１０５】
（実施の形態６）
次に、図１７を用いて、実施の形態６に係る半導体装置について説明する。図１７は、実施の形態６に係るマスク信号生成回路６１４の回路図である。マスク信号生成回路６１４は、スイッチング回路がｊ個ある場合に対応するものである。そのため、ｊ個のスイッチングパルス信号ＳＰ１〜ＳＰｊが生成されている。マスク信号生成回路６１４は、ｊ個の遅延回路Ｄ１１〜Ｄ１ｊ、ｊ個のＸＯＲゲートＸ２１〜Ｘ２ｊ、１個のＯＲゲートＯＲ１、１個のＡＮＤゲートＡＮ２を備えている。
【０１０６】
ＸＯＲゲートＸ２１の一方の入力には、スイッチングパルス信号ＳＰ１がフィードバックされ、他方の入力には、スイッチングパルス信号ＳＰ１が遅延回路Ｄ１１により遅延された信号Ａ１が入力される。
【０１０７】
ＸＯＲゲートＸ２２の一方の入力には、スイッチングパルス信号ＳＰ２がフィードバックされ、他方の入力には、スイッチングパルス信号ＳＰ２が遅延回路Ｄ１２により遅延された信号Ａ２が入力される。
【０１０８】
以下同様に、ＸＯＲゲートＸ２ｊの一方の入力には、スイッチングパルス信号ＳＰｊがフィードバックされ、他方の入力には、スイッチングパルス信号ＳＰｊが遅延回路Ｄ１ｊにより遅延された信号Ａｊが入力される。
【０１０９】
ＸＯＲゲートＸ２１〜Ｘ２ｊから出力される信号Ｂ１〜Ｂｊは、すべてＯＲゲートＯＲ１に入力される。ＡＮＤゲートＡＮ２の一方の入力には、ＯＲゲートＯＲ１から出力された信号Ｂａｌｌの反転信号が入力される。ＡＮＤゲートＡＮ２の他方の入力には、書込イネーブル信号ＷＥＮが入力される。
【０１１０】
ここで、ＸＯＲゲートＸ２１〜Ｘ２ｊから出力される信号Ｂ１〜Ｂｊは、ｊ個のスイッチング回路のそれぞれの電源ノイズ発生期間にＨとなる信号である。そして、ＯＲゲートＯＲ１から出力された信号Ｂａｌｌは、ｊ個のスイッチング回路のすべての電源ノイズ発生期間にＨとなる信号である。このような構成により、複数のスイッチング回路を有する場合にも電源ノイズによるデジタル信号の取込エラーを防止することができ、スループットにも優れる半導体装置を提供することができる。
【０１１１】
本願発明は、上記実施の形態に係るＤＣＤＣコンバータやＤ級アンプに留まらず、電源ノイズを発生するスイッチング回路を備えるあらゆる半導体装置に適用することができる。また、上記スイッチング回路に、軽負荷時には消費電流が優れたＰＦＭ制御に、中から大負荷時にはリップルやノイズが小さく、変換効率が良いＰＷＭ制御に、自動的に切り替える機能を持たせてもよい。
【０１１２】
以上、実施の形態を参照して本願発明を説明したが、本願発明は上記によって限定されるものではない。本願発明の構成や詳細には、発明のスコープ内で当業者が理解し得る様々な変更をすることができる。
【符号の説明】
【０１１３】
１０、５０  回路基板
５１、５１Ｌ、５１Ｌ  スピーカ
１００  パワーマネジメントＩＣ
１１０、５１０、５１０Ｌ、５１０Ｒ  デューティ制御回路
１１１、２１１  デジタル制御信号保持回路
１１２  ＤＡＣ
１１３  ＰＷＭ信号生成回路
１１４、１１４ａ、３１４、４１４、６１４  マスク信号生成回路
１１５  書込制御信号生成回路
１２０、５２０、５２０Ｌ、５２０Ｒ  スイッチング回路
１２１、５２１Ｌ、５２１Ｒ  駆動回路
１３０  ＭＣＵ
１３１  ＣＰＵコア
１３２  キャッシュメモリ
１３３  メモリコントローラ
１３４  タイマ
１３５  クロック生成回路
１３６  Ｉ／Ｏポート
１３７  割込コントローラ
１３８  ＧＰＵコア
１３９  ディスプレイコントローラ
５００  音声処理ＩＣ
５１１、５１１Ｌ、５１１Ｒ  デジタル音声信号保持回路
５１３Ｌ、５１３Ｒ  ＰＷＭ信号生成回路
ＡＮ１−ＡＮ３  ＡＮＤゲート
Ｃ、Ｃ１、Ｃ２  容量
Ｄ０−Ｄ２、Ｄ１＿１−Ｄ１＿ｍ、Ｄ１１−Ｄ１ｊ  遅延回路
ＦＦｂ、ＦＦ１ａ-ＦＦｎａ、ＦＦ１ｂ-ＦＦｎｂ  フリップフロップ
Ｉ１  インバータ
Ｌ、Ｌ１、Ｌ２  コイル
ＬＢ１−ＬＢ３  ローカルバス
ＭＢ  メインバス
Ｎ１−Ｎ３  ＮＭＯＳトランジスタ
ＮＡ１  ＮＡＮＤゲート
ＮＯ１１−ＮＯ１ｋ、ＮＯ２−ＮＯ４  ＮＯＲゲート
ＯＲ１  ＯＲゲート
Ｐ１−Ｐ３  ＰＭＯＳトランジスタ
ＳＥＬ  セレクタ
ＴＦ  フィードバック端子
ＴＧ  グランド端子
ＴＩ、ＴＩＬ、ＴＩＲ  入力端子
ＴＯ、ＴＯＬ、ＴＯＲ  出力端子
ＴＰ  電源端子
Ｘ１１−Ｘ１ｎ、Ｘ２、Ｘ２１〜Ｘ２ｊ  ＸＯＲゲート
【図１】
0005509123.tif 000002
【図２】
0005509123.tif 000003
【図３】
0005509123.tif 000004
【図４】
0005509123.tif 000005
【図５】
0005509123.tif 000006
【図６】
0005509123.tif 000007
【図７】
0005509123.tif 000008
【図８】
0005509123.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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