(57)【特許請求の範囲】
【請求項１】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
一組の前記２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、
一組の前記２本のデータ線のうち他方のデータ線を介して供給される、前記正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、
第１及び第２のソースフォロワトランジスタと、
前記第１のソースフォロワトランジスタを通して入力される前記第１の保持容量に保持された正極性映像信号電圧と、前記第２のソースフォロワトランジスタを通して入力される前記第２の保持容量に保持された負極性映像信号電圧とを、垂直走査周期より短い所定の周期で切り替えて前記画素電極に交互に印加する第１及び第２のスイッチングトランジスタと、
前記画素電極と前記第１及び第２のスイッチングトランジスタとの共通接続点にドレインが接続されており、第１の電流供給端子に第１の電源電圧が印加されて、前記第１及び第２のソースフォロワトランジスタの定電流負荷として動作する定電流負荷用トランジスタと、
を備え、前記第１の電流供給端子に前記第１の電源電圧を印加する第１の電源と、前記画素内のトランジスタの各ウェル端子に第２の電源電圧を印加する第２の電源とを有し、
同じ１ラインの複数の前記各画素内の前記定電流負荷用トランジスタは、電流参照元のトランジスタと電流出力側のトランジスタのゲート長が互いに等しく、かつ、前記電流参照元のトランジスタと前記電流出力側のトランジスタのゲート幅の比率に応じて前記電流参照元のトランジスタに流れる電流を前記電流出力側のトランジスタに流す機能を有するカレントミラー回路の前記電流出力側のトランジスタをそれぞれ構成しており、前記カレントミラー回路は前記電流参照元のトランジスタに接続された第２の電流供給端子に、前記第１の電源から前記第１の電源電圧が印加され、
トランジスタのソースが抵抗を介して第３の電流供給端子に接続されたソースフォロワ回路内の前記トランジスタのソースと前記抵抗との接続点に、前記電流参照元のトランジスタのゲートが接続され、かつ、前記電流参照元のトランジスタのドレインが前記ソースフォロワ回路内の前記トランジスタのゲートに接続されており、前記第１〜第３の電流供給端子に、前記第１の電源から前記第１の電源電圧が印加されることを特徴とする液晶表示装置。
【請求項２】
２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、
一組の前記２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、
一組の前記２本のデータ線のうち他方のデータ線を介して供給される、前記正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、
それぞれＰチャネルＭＯＳ型トランジスタにより構成された第１及び第２のソースフォロワトランジスタと、
前記第１のソースフォロワトランジスタを通して入力される前記第１の保持容量に保持された正極性映像信号電圧と、前記第２のソースフォロワトランジスタを通して入力される前記第２の保持容量に保持された負極性映像信号電圧とを、垂直走査周期より短い所定の周期で切り替えて前記画素電極に交互に印加する第１及び第２のスイッチングトランジスタと、
前記画素電極と前記第１及び第２のスイッチングトランジスタとの共通接続点にドレインが接続されており、第１の電流供給端子に第１の電源電圧が印加されて、前記第１及び第２のソースフォロワトランジスタの定電流負荷として動作する、それぞれＰチャネルＭＯＳ型トランジスタにより構成された定電流負荷用トランジスタと、
を備え、前記第１の電流供給端子に前記第１の電源電圧を印加する第１の電源と、前記画素内のトランジスタの各ウェル端子に第２の電源電圧を印加する第２の電源とを有し、
前記第１の電源から前記第１の電流供給端子に印加される第１の電源電圧と、前記第１の電源とは異なる前記第２の電源から前記定電流負荷用トランジスタと前記第１及び第２のソースフォロワトランジスタの各Ｎウェル端子に印加される第２の電源電圧とは、同一電圧値であり、
同じ１ラインの複数の前記各画素内の前記定電流負荷用トランジスタは、電流参照元のトランジスタと電流出力側のトランジスタのゲート長が互いに等しく、かつ、前記電流参照元のトランジスタと前記電流出力側のトランジスタのゲート幅の比率に応じて前記電流参照元のトランジスタに流れる電流を前記電流出力側のトランジスタに流す機能を有するカレントミラー回路の前記電流出力側のトランジスタをそれぞれ構成しており、前記カレントミラー回路は前記電流参照元のトランジスタに接続された第２の電流供給端子に、前記第１の電源から前記第１の電源電圧が印加され、
トランジスタのソースが抵抗を介して第３の電流供給端子に接続されたソースフォロワ回路内の前記トランジスタのソースと前記抵抗との接続点に、前記電流参照元のトランジスタのゲートが接続され、かつ、前記電流参照元のトランジスタのドレインが前記ソースフォロワ回路内の前記トランジスタのゲートに接続されており、前記第１〜第３の電流供給端子に、前記第１の電源から前記第１の電源電圧が印加されることを特徴とする液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は液晶表示装置に係り、特に各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置に関する。
【背景技術】
【０００２】
近年、プロジェクタ装置やプロジェクションテレビには画像を投影するための中心部品としてＬＣＯＳ（Liquid Crystal on Silicon）型の液晶表示装置が多く用いられている。このＬＣＯＳ型の液晶表示装置として、本出願人は先に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置を提案した（例えば、特許文献１参照）。
【０００３】
図５は、この液晶表示装置の一画素の一例の等価回路図を示す。同図において、一つの画素は、正極性の映像信号及び負極性の映像信号を書き込むための画素選択トランジスタＴｒ１及びＴｒ２と、各々の極性の映像信号電圧を並列的に保持する独立した２つの保持容量Ｃs1及びＣs2と、トランジスタＴｒ３〜Ｔｒ７と、液晶表示素子ＬＣとからなる。液晶表示素子ＬＣは、互いに対向して配置された画素電極ＰＥと共通電極ＣＥとの間に液晶層（表示体）ＬＣＭが挟持された周知の構造である。
【０００４】
また、画素選択用トランジスタＴｒ１及びＴｒ２は、ＮチャンネルＭＯＳ型電界効果トランジスタ（以下、ＮＭＯＳトランジスタという）であり、ソースフォロワ用トランジスタＴｒ３及びＴｒ４と、スイッチング用トランジスタＴｒ５及びＴｒ６と、トランジスタＴｒ７は、ＰチャンネルＭＯＳ型電界効果トランジスタ（以下、ＰＭＯＳトランジスタという）である。トランジスタＴｒ３とＴｒ７、及びトランジスタＴｒ４とＴｒ７は、それぞれ所謂ソースフォロワ・バッファを構成しており、トランジスタＴｒ３、Ｔｒ４がソースフォロワトランジスタ、トランジスタＴｒ７が定電流源負荷として機能するトランジスタである。ＭＯＳトランジスタのソースフォロワ・バッファの入力抵抗はほぼ無限大で、保持容量Ｃs1及びＣs2の蓄積電荷はリークすることなく、１垂直走査期間後に信号が新たに書き込まれるまで保持される。
【０００５】
また、画素部データ線は、各画素について正極性用データ線Ｄi+、負極性用データ線Ｄi-の２本一組で構成され、図示しないデータ線駆動回路でサンプリングされた互いに極性の異なる映像信号が供給される。画素選択用ＮＭＯＳトランジスタＴｒ１、Ｔｒ２の各ドレイン端子は各々正極性用データ線Ｄｉ+、負極性用データ線Ｄｉ-に接続され、各ゲート端子は同一行について行走査線（ゲート線）Ｇjに接続されている。また、配線Ｓ+、Ｓ-はゲート制御信号用の配線で、それぞれＰＭＯＳトランジスタＴｒ５、Ｔｒ６のゲートに別々に接続されている。更に、行走査線Ｇjが同じ行の複数の画素のトランジスタＴｒ１及びＴｒ２にそれぞれ共通接続されている。
【０００６】
また、定電流負荷用ＰＭＯＳトランジスタＴｒ７は、ゲートが同一行画素について行方向に配線Ｂが共通接続され、定電流負荷のバイアス制御が可能な構成となっている。この定電流負荷用トランジスタＴｒ７をＰＭＯＳトランジスタで構成する場合、図５に示すように、その電流供給端子であるドレイン端子とバックゲート（Ｎウェルで構成される）とがどちらもＶＤＤである。そのため、通常は両方を接続し同一配線で電圧を供給している。
【０００７】
次に、この画素の交流駆動制御の概要について図６のタイミングチャートと共に説明する。図６（Ｂ）は、映像信号の垂直走査の基準となる垂直同期信号ＶＤを示し、図６（Ｃ）は、図５の画素における定電流負荷用ＰＭＯＳトランジスタＴｒ７のゲートに印加される配線Ｂの負荷特性制御信号を示す。また、図６（Ｄ）は、上記画素における正極性側駆動電圧を転送するスイッチング用ＰＭＯＳトランジスタＴｒ５のゲートに印加される配線Ｓ+のゲート制御信号、同図（Ｅ）は、上記画素における負極性側駆動電圧を転送するスイッチング用ＰＭＯＳトランジスタＴｒ６のゲートに印加される配線Ｓ-のゲート制御信号の各信号波形を示す。
【０００８】
図５において、図６（Ｄ）に示す配線Ｓ+のゲート制御信号がハイレベルの期間、正極性側スイッチング用ＰＭＯＳトランジスタＴｒ５がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を図６（Ｃ）に示すようにローレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素電極ＰＥノードが正極性の映像信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をハイレベルとし、かつ、そのとき配線Ｓ+のゲート制御信号をローレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に正極性駆動電圧が保持される。
【０００９】
一方、図６（Ｅ）に示す配線Ｓ-のゲート制御信号がハイレベルの期間、負極性側スイッチング用ＰＭＯＳトランジスタＴｒ６がオンとなり、この期間に配線Ｂに供給される負荷特性制御信号を同図（Ｃ）に示すようにローレベルとすると、ソースフォロワ・バッファがアクティブとなり、画素電極ＰＥノードが負極性の映像信号レベルに充電される。画素電極ＰＥの電位が完全に充電された状態となった時点で、配線Ｂの負荷特性制御信号をハイレベルとし、かつ、そのとき配線Ｓ-のゲート制御信号をローレベルに切り替えると、画素電極ＰＥはフローティングとなり、液晶容量に負極性駆動電圧が保持される。
【００１０】
以下、上記のスイッチング用ＰＭＯＳトランジスタＴｒ５及びＴｒ６を交互にオンとするスイッチングに同期して、配線Ｂの負荷特性制御信号によりＰＭＯＳトランジスタＴｒ７を間欠的にアクティブとする動作を繰り返すことで、液晶表示素子ＬＣの画素電極ＰＥには正極性と負極性の各映像信号で交流化された駆動電圧ＶＰＥが図６（Ｆ）に示すように印加される。図５に示す画素は保持電荷を直接画素電極ＰＥに転送するのではなく、ソースフォロワ・バッファを介して電圧を供給する構成のため、正負極性での繰り返し充放電を行っても電荷の中和の問題はなく、電圧レベルの減衰がない駆動が実現できる。
【００１１】
また、図６（Ｇ）に示すＶcomは、液晶表示装置の対向基板に形成した共通電極ＣＥに印加する電圧を表している。液晶層ＬＣＭの実質的な交流駆動電圧は、この共通電極ＣＥの印加電圧Ｖcomと画素電極ＰＥの印加電圧との差電圧である。図６（Ｈ）に示すように、共通電極ＣＥの印加電圧Ｖcomは、画素電極電位の反転基準レベルＶcとほぼ等しい基準レベルに対して、画素極性切り替えと同期して反転されている。
【００１２】
また、保持容量Ｃs1、Ｃs2にそれぞれサンプリング保持された正極性、負極性の各映像信号電圧は、高入力抵抗のソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４を介して読み出され、図６（Ｄ）、（Ｅ）に示したように配線Ｓ+、Ｓ-に交互に供給されるゲート制御信号によりオンとされるスイッチング用ＰＭＯＳトランジスタＴｒ５、Ｔｒ６により交互に選択されて画素電極ＰＥに正極性、負極性に反転する図６（Ｆ）に示した駆動電圧ＶＰＥとして印加される。この図５に示す画素は、１垂直走査期間（１フレーム）に１度、保持容量Ｃs1、Ｃs2に正極性、負極性の各映像信号電圧を書き込んでしまえば、次のフレームの映像信号電圧が保持されるまでの１フレーム期間、何回でも保持容量Ｃs1、Ｃs2から映像信号電圧を読み出し、ＰＭＯＳトランジスタＴｒ５、Ｔｒ６を交互に切り替えて液晶表示素子ＬＣを交流駆動できる。従って、図５に示した画素は、映像信号の書き込み周期とは独立に垂直走査周波数の制約のない、高い駆動周波数で液晶表示素子ＬＣを交流駆動することができる。
【００１３】
この交流駆動周波数は、垂直走査周波数によらず、画素回路での反転制御周期で自由に設定することができる。例えば垂直走査周波数が一般的なテレビ映像信号で用いられる６０Ｈｚで、フルハイビジョンの垂直周期走査線数１１２５ラインで構成されているとする。画素回路の極性切り替えを１５ライン期間程度の周期で行うとすれば、液晶表示素子の交流駆動周波数は２.２５ｋＨz（＝６０（Hz）×１１２５÷（１５×２））となり、従来の液晶表示装置と比較して液晶駆動周波数を飛躍的に高めることができる。それにより、液晶表示素子の交流駆動周波数が低周波数の場合に比べて、焼き付きを防止でき、また信頼性・安定性やシミなどの表示品位低下などを大幅に改善することが可能となる。
【００１４】
なお、ソースフォロワ・バッファの定電流負荷用ＰＭＯＳトランジスタＴｒ７は液晶表示装置での消費電流を考慮して、常時アクティブにせず、スイッチング用ＰＭＯＳトランジスタＴｒ５及びＴｒ６の導通期間の内の限られた期間でのみアクティブになるように制御される。例えば、１画素回路あたりの定常的なソースフォロワ回路電流が１μＡの微少電流であったとしても、液晶表示装置の全画素が定常的に電流を消費する条件では多大な消費電流となってしまう、という問題があり、例えばフルハイビジョン２００万画素の液晶表示装置では、消費電流が２Ａにも達する見積もりとなる。
【００１５】
そのため、図５に示す画素では定電流負荷用ＰＭＯＳトランジスタＴｒ７のゲートバイアスとなる負荷特性制御信号のローレベル期間を画素電圧極性切り替えの遷移期間のみに制限し、画素電極電圧ＶＰＥが目標レベルまで充放電された直後には即座にハイレベルとしてソースフォロワ・バッファの電流を停止させる。従って、全画素にバッファを備えた構成でありながら、実質的な消費電流を小さく抑えることが可能である。なお、図６（Ａ）は、定電流負荷用ＰＭＯＳトランジスタＴｒ７のゲートバイアスとして配線Ｂを介して負荷特性制御信号が入力されてオンされている期間に、ソースフォロワ・バッファがオンされて電流が消費されるため、後述する電位変動している電源電位ＶＤＤを示す。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００９−２２３２８９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１７】
上記のように従来の液晶表示装置においては、定電流負荷用ＰＭＯＳトランジスタＴｒ７のゲートバイアスである配線Ｂの負荷特性制御信号のローレベル期間を、画素電圧極性切り替えの遷移期間（配線Ｓ+、Ｓ-の各ゲート制御信号のローレベル期間内）のみに制限し、画素電極電圧ＶＰＥが目標レベルまで充放電された直後には即座に負荷特性制御信号をハイレベルとしてソースフォロワ・バッファの電流を停止させている。しかしながら、フルハイビジョンの場合、負荷特性制御信号のローレベル期間にはソースフォロワ・バッファに１ラインの１９８０画素分の電流を流す必要があり、そのため上記の従来の液晶表示装置では1ラインで２ｍＡ程度を消費する。
【００１８】
一方、定電流負荷用ＰＭＯＳトランジスタＴｒ７のゲートには図示しないカレントミラー回路から配線Ｂを通して負荷特性制御信号（ゲートバイアス）を供給している。ここで、カレントミラー回路は電流をコピーする機能を有しているため、例えば１μＡの電流をコピーしようとするとき、カレントミラー回路内の電流コピー元のトランジスタのソース・ドレイン間には電流が１μＡしか流れない。電流コピー元のトランジスタはゲートとドレインが接続されており、ゲートバイアスとなる上記負荷特性制御信号が所定の電圧（１μＡをコピーする電圧）に達するまで、１μＡの定電流で配線Ｂの持つ容量を充電しなければならないため、配線Ｂの電位が所定の電圧に到達するまでに時間がかかり、負荷特性制御信号のローレベル期間を長くする必要がある。
【００１９】
例えば、フルハイビジョンのときの配線Ｂの容量は、配線間の寄生容量と横方向１９８０画素分のゲートＭＯＳ容量とがあり、合計３ｐＦ程度になる。ＰＭＯＳトランジスタが１μＡ流すためのゲートバイアスは４.３Ｖ程度であり、これを１μＡで充電すると３.６μｓｅｃ必要になる。従って、配線Ｂが正規の電位に落ち着くまでの時間を考慮すると、上記の負荷特性制御信号のローレベル期間は１００ライン分程度に設定する必要がある。このため、この負荷特性制御信号のローレベル期間では、電源ＶＤＤからＧＮＤへ２００ｍＡ（＝２ｍＡ×１００）程度電流が流れてしまう。そのため、仮に電源の配線抵抗が５Ωあったとすると、負荷特性制御信号のローレベル期間では、１Ｖの電圧降下が発生する。
【００２０】
従来の液晶表示装置では、第１メタル上に形成されているデータ線Ｄi+、Ｄi-がＰＭＯＳトランジスタのＮウェル（基板）とフィールド酸化膜や第１層間膜を介して寄生容量を持ち、その寄生容量によるクロストークにより列方向のデータ線Ｄｉ+及びＤｉ-の電位が、負荷特性制御信号のローレベル期間における上記の１Ｖの電圧降下が発生することにより揺すれる（例えば０.１Ｖ）。このため、ソースフォロワ・バッファが動作しているときに保持容量Ｃs1、Ｃs2に書き込まれた信号電圧と、ソースフォロワ・バッファが動作していないときに保持容量Ｃs1、Ｃs2に書き込まれた信号電圧とで信号電位が異なってしまう。この場合、ベタの絵を表示させると、図６（Ａ）に示したように、電源電位ＶＤＤが定期的に変動し、ＶＤＤが落ち込んでいるときに走査しているラインと、ＶＤＤが落ち込んでいないときに走査しているラインとで横帯が発生し、また、フリッカ、焼きつきが発生してしまう。
【００２１】
本発明は以上の点に鑑みなされたもので、特性劣化に関係するデータ線Ｄｉ+及びＤｉ-の寄生容量が一番大きいのがウェルであることに着目し、ウェル電圧が揺すれないようにすることで、表示画面の横帯の発生や、フリッカ、焼きつきの発生を防止できる液晶表示装置を提供することを目的とする。
【課題を解決するための手段】
【００２２】
上記の目的を達成するため、本発明の液晶表示装置は、２本のデータ線を一組とする複数組のデータ線と複数本の行走査線とがそれぞれ交差する交差部に設けられた複数の画素のそれぞれが、
対向する画素電極と共通電極との間に液晶層が挟持された表示素子と、一組の２本のデータ線のうち一方のデータ線を介して供給される正極性映像信号をサンプリングして一定期間第１の保持容量に保持する第１のサンプリング及び保持手段と、一組の２本のデータ線のうち他方のデータ線を介して供給される、正極性映像信号とは逆極性の負極性映像信号をサンプリングして一定期間第２の保持容量に保持する第２のサンプリング及び保持手段と、第１及び第２のソースフォロワトランジスタと、第１のソースフォロワトランジスタを通して入力される第1の保持容量に保持された正極性映像信号電圧と、第２のソースフォロワトランジスタを通して入力される第２の保持容量に保持された負極性映像信号電圧とを、垂直走査周期より短い所定の周期で切り替えて画素電極に交互に印加する第１及び第２のスイッチングトランジスタと、画素電極と第１及び第２のスイッチングトランジスタとの共通接続点にドレインが接続されており、第１の電流供給端子に第１の電源電圧が印加されて、第１及び第２のソースフォロワトランジスタの定電流負荷として動作する定電流負荷用トランジスタとを備え、
第１の電流供給端子に第１の電源電圧を印加する第１の電源と、画素内のトランジスタの各ウェル端子に第２の電源電圧を印加する第２の電源とを有し、同じ１ラインの複数の各画素内の定電流負荷用トランジスタは、電流参照元のトランジスタと電流出力側のトランジスタのゲート長が互いに等しく、かつ、電流参照元のトランジスタと電流出力側のトランジスタのゲート幅の比率に応じて電流参照元のトランジスタに流れる電流を電流出力側のトランジスタに流す機能を有するカレントミラー回路の電流出力側のトランジスタをそれぞれ構成しており、カレントミラー回路は電流参照元のトランジスタに接続された第２の電流供給端子に、第１の電源から第１の電源電圧が印加され、トランジスタのソースが抵抗を介して第３の電流供給端子に接続されたソースフォロワ回路内のトランジスタのソースと抵抗との接続点に、電流参照元のトランジスタのゲートが接続され、かつ、電流参照元のトランジスタのドレインがソースフォロワ回路内のトランジスタのゲートに接続されており、第１〜第３の電流供給端子に、第１の電源から第１の電源電圧が印加されることを特徴とする。
【００２３】
また、上記の目的を達成するため、本発明の液晶表示装置は、定電流負荷用トランジスタと第１及び第２のソースフォロワトランジスタとは、ＰチャネルＭＯＳ型トランジスタにより構成されており、第１の電源から第１の電流供給端子に印加される第１の電源電圧と、第１の電源とは異なる第２の電源から定電流負荷用トランジスタと第１及び第２のソースフォロワトランジスタの各Ｎウェル端子に印加される第２の電源電圧とは、同一電圧値であることを特徴とする。
【発明の効果】
【００２６】
本発明によれば、画素内のトランジスタのウェル電圧を固定できるため、トランジスタのウェルと配線間の寄生容量によるクロストークが顕著に現れる列方向のデータ線の電位に対する電圧降下の影響をなくすことができ、表示画面の横帯の発生や、フリッカ、焼きつきの発生を防止できる。
【図面の簡単な説明】
【００２７】
【図１】本発明の液晶表示装置の一実施の形態の一画素の等価回路図である。
【図２】本発明の液晶表示装置の一実施の形態の一画素の断面図である。
【図３】本発明の液晶表示装置の一実施の形態における一画素と電流作成回路の一実施例の回路図である。
【図４】本発明の液晶表示装置の一実施の形態における一画素と電流作成回路の他の実施例の回路図である。
【図５】本出願人が先に開示した液晶表示装置の一画素の一例の等価回路図である。
【図６】図５の動作説明用タイミングチャートである。
【図７】本発明の液晶表示装置に供給される正極性映像信号と負極性映像信号との関係を示す図である。
【発明を実施するための形態】
【００２８】
以下、図面を用いて本発明の実施の形態について説明する。
【００２９】
図１は、本発明になる液晶表示装置の一実施の形態の一画素の等価回路図を示す。同図中、図５と同一構成部分には同一符号を付してある。本実施の形態の液晶表示装置は、特許文献１記載の液晶表示装置と同様に、２本のデータ線（列信号線）を一組とする複数組のデータ線と、複数本のゲート線（行走査線）との各交差部にそれぞれ画素をマトリクス状に配置し、それらの各画素において正極性映像信号と負極性映像信号とを２つの保持容量に別々にサンプリング保持した後、それらの保持電圧を交互に画素電極に印加して液晶表示素子を交流駆動する液晶表示装置であるが、特許文献１記載の液晶表示装置と比較して画素の構成が異なり、図１に示す等価回路で表わされる構成とされている。
【００３０】
すなわち、図１に示す画素１０はｊ行ｉ列目の画素で、ｉ列目の一組２本のデータ線（列信号線）Ｄi+及びＤi-と、ｊ行目のゲート線（行走査線）Ｇjとの交差部に設けられており、図５に示したソースフォロワ用ＰＭＯＳトランジスタＴｒ３及びＴｒ４と共にソースフォロワ・バッファを構成する定電流負荷用ＰＭＯＳトランジスタＴｒ１０が、そのソースに接続される電流供給端子Ｘに印加される電源電圧ＶＤ２と、ＰＭＯＳトランジスタＴｒ１０及び画素１０内の他のＰＭＯＳトランジスタの各バックゲートであるＮウェル端子に印加される電源電圧ＶＤＤとが、互いに異なる電源から印加され、かつ、同一電圧（例えば、５.５Ｖ）である点に特徴がある。
【００３１】
図１において、画素選択用ＮＭＯＳトランジスタＴｒ１、Ｔｒ２は各ドレイン端子が各々正極性用データ線Ｄｉ+、負極性用データ線Ｄｉ-に接続され、各ゲート端子が同一行について行走査線（ゲート線）Ｇjに接続されている。また、ＮＭＯＳトランジスタＴｒ１、Ｔｒ２の各ソース端子は、各々正極性用保持容量Ｃs1、負極性用保持容量Ｃs2の各一端とソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４の各ゲート端子との接続点に接続されている。ＰＭＯＳトランジスタＴｒ３、Ｔｒ４の各ソース端子はスイッチング用ＰＭＯＳトランジスタＴｒ５、Ｔｒ６の各ドレイン端子に接続されている。
【００３２】
スイッチング用ＰＭＯＳトランジスタＴｒ５及びＴｒ６の各ソース端子は、液晶表示素子ＬＣの画素電極ＰＥと定電流負荷用ＰＭＯＳトランジスタＴｒ１０のドレイン端子に共通に接続されている。ＰＭＯＳトランジスタＴｒ１０はそのソース端子に電流供給端子Ｘを介して電圧ＶＤ２が印加され、かつ、そのバックゲートに電圧ＶＤ２と同一電圧値（例えば、５.５Ｖ）であるが、別電源からの電圧ＶＤＤが印加される。この電圧ＶＤＤは他のＰＭＯＳトランジスタＴｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６の各バックゲートにも共通に印加される。また、正極性用ゲート制御信号用配線Ｓ+はスイッチング用ＰＭＯＳトランジスタＴｒ５のゲート端子に接続され、負極性用ゲート制御信号用配線Ｓ-はスイッチング用ＰＭＯＳトランジスタＴｒ６のゲート端子に接続されている。
【００３３】
本実施の形態の画素１０の基本的な動作自体は、図６（Ｂ）〜（Ｈ）に示したタイミングチャートと共に説明した従来の液晶表示装置の画素の動作と同じである。すなわち、行走査線Ｇjを介して画素１０に供給される１垂直走査期間周期の行選択信号が所定期間ハイレベルになると、その所定期間ＮＭＯＳトランジスタＴｒ１及びＴｒ２がそれぞれ同時にオンとされ、正極性用データ線Ｄi+を介して入力される正極性映像信号がＮＭＯＳトランジスタＴｒ１によりサンプリングされて保持容量Ｃs1に保持される。これと並行して、上記正極性映像信号とは同じ映像情報を有するが逆極性である負極性映像信号が負極性用データ線Ｄi-を介して入力され、ＮＭＯＳトランジスタＴｒ２によりサンプリングされて保持容量Ｃs2に保持される。
【００３４】
図７は、正極性用データ線Ｄi+を介して入力され画素に書き込まれる正極性映像信号ａと、負極性用データ線Ｄi-を介して入力され画素に書き込まれる負極性映像信号ｂの黒レベルから白レベルまでの関係を示す。正極性映像信号ａは、レベルが最小のとき最小階調の黒レベル、レベルが最大のとき最大階調の白レベルであるのに対し、負極性映像信号ｂは、レベルが最小のとき最大階調の白レベル、レベルが最大のとき最小階調の黒レベルである。正極性映像信号ａと負極性映像信号ｂとは逆極性で、その反転中心はｃで示される。
【００３５】
保持容量Ｃs1、Ｃs2にそれぞれサンプリング保持された正極性、負極性の各映像信号電圧は、高入力抵抗のソースフォロワ用ＰＭＯＳトランジスタＴｒ３、Ｔｒ４を介して読み出され、配線Ｓ+、Ｓ-に交互に供給されるゲート制御信号によりオンとされるスイッチング用ＰＭＯＳトランジスタＴｒ５、Ｔｒ６により垂直走査周期よりも短い所定周期で交互に選択されて画素電極ＰＥに駆動電圧として印加される。
【００３６】
次に、本実施の形態の画素１０の構造の断面について説明する。図２は、本発明になる液晶表示装置の一実施の形態の一画素の断面図を示す。同図中、図１と同一構成部分には同一符号を付してある。
【００３７】
図２において、シリコン基板１００に形成されたＮウェル１０１上に定電流負荷用ＰＭＯＳトランジスタ１０２とスイッチング用ＰＭＯＳトランジスタ１０３とが形成され、それらの間はフィールド酸化膜１０４で分けられている。定電流負荷用ＰＭＯＳトランジスタ１０２は、図１のＰＭＯＳトランジスタＴｒ１０に相当し、ＰＭＯＳトランジスタ１０３は、図１のＰＭＯＳトランジスタＴｒ５（又はＴｒ６）に相当する。
【００３８】
定電流負荷用ＰＭＯＳトランジスタ１０２のソース領域は、第１層間膜１０７を通して形成された第１メタルの電極１０５を電流供給端子Ｘとして図示しないカレントミラー回路のコピー先トランジスタのソースに接続され、電圧ＶＤ２が供給される。また、Ｎウェル１０１に形成されたＮウェル電極１０６は、第１層間膜１０７及び第２層間膜１０８を通して形成されたＮウェル端子１０９に電気的に接続され、電源電圧ＶＤＤが供給される構成とされている。
【００３９】
第１層間膜１０７の上に形成された第１メタルが第２層間膜１０８により覆われ、第２層間膜１０８上に形成された第２メタル１１０が第３層間膜１１１により覆われ、第３層間膜１１１上に形成された第３メタル１１２が第４層間膜１１３により覆われ、第４層間膜１１３上には第４メタルとして画素電極ＰＥが形成されている。第３メタル１１２は遮光膜として形成されている。
【００４０】
また、定電流負荷用ＰＭＯＳトランジスタ１０２のドレイン領域とスイッチング用ＰＭＯＳトランジスタ１０３のソース領域とは、第１層間膜１０７、第２層間膜１０８、第３層間膜１１１、第４層間膜１１３を通して形成された電極１１４により画素電極ＰＥと電気的に接続されている。画素電極（第４メタル）ＰＥ上には、液晶層ＬＣＭ及び共通電極ＣＥがそれぞれ積層されている。共通電極ＣＥは、画素電極（第４メタル）ＰＥに対して離間対向して形成されている透明電極である。図示しないバックライトからの光は、共通電極ＣＥ及び液晶層ＬＣＭを透過して画素電極（第４メタル）ＰＥに入射して反射される。
【００４１】
このように、画素１０は図１の等価回路図及び図２の断面図に示すように、定電流負荷用ＰＭＯＳトランジスタＴｒ１０の電流供給端子Ｘに供給される電圧ＶＤ２の電源と、ＰＭＯＳトランジスタＴｒ３、Ｔｒ４、Ｔｒ５、Ｔｒ６及びＴｒ１０のバックゲートであるＮウェル端子１０９に供給される電源電圧ＶＤＤの電源とを別電源とした。ただし、電圧ＶＤ２とＶＤＤのどちらも５.５Ｖである。すなわち、本実施の形態の画素１０では、ＰＭＯＳトランジスタＴｒ１０は、そのバックゲートのＮウェル端子１０９に供給される電源電圧ＶＤＤと、そのソース端子に電流供給端子Ｘを通して供給される電圧ＶＤ２とは同一電圧であるが、別電源とすることで、Ｎウェル電圧が電流供給端子Ｘの電位変動に影響されないようにできる。
【００４２】
これにより、画素１０において、ソースフォロワ・バッファに電流を流す場合において電圧降下が見られる端子は電流供給端子Ｘのみとなり、ＰＭＯＳトランジスタＴｒ３、Ｔｒ４、Ｔｒ５及びＴｒ６のＮウェル端子１０９に電圧降下の影響を及ぼすことがなくＮウェル電圧を固定できるため、ＰＭＯＳトランジスタのＮウェルと配線間の寄生容量によるクロストークが顕著に現れる列方向のデータ線Ｄｉ+及びＤｉ-の電位に対する上記の電圧降下の影響をなくすことができ、表示画面の横帯の発生や、フリッカ、焼きつきの発生を防止できる。
【００４３】
次に、本発明になる液晶表示装置の一実施の形態における一画素と電流作成回路の各例の回路について説明する。
【００４４】
図３は、本発明になる液晶表示装置の一実施の形態における一画素と電流作成回路の一実施例の回路図を示す。同図中、図１と同一構成部分には同一符号を付し、その説明を省略する。図３において、画素１０内のＰＩＸは液晶表示素子ＬＣの画素電極配線ＰＩＸである。また、ＰＭＯＳトランジスタＴｒ１１のゲート及びドレインと、ＰＭＯＳトランジスタＴｒ１２のドレインと、ＮＭＯＳトランジスタＴｒ１３のソースとは、負荷特性制御信号の配線Ｂを介して、横方向の１ラインの画素数分（フルハイビジョンの場合は１９８０画素）の画素１０に共通に接続されている。また、ＰＭＯＳトランジスタＴｒ１２及びＴｒ１３の各ゲートは制御信号ＣＣ１の入力端子に接続されている。ＰＭＯＳトランジスタＴｒ１１のソースに接続された端子Ｙはカレントミラー回路の電流供給端子であり、これは定電流負荷トランジスタＴｒ１０のソースに接続された電流供給端子Ｘと共に、ＰＭＯＳトランジスタのバックゲート（Ｎウェル）の電源電圧ＶＤＤ（ここでは、５.５Ｖ）の電源とは別電源から電源電圧ＶＤ２（ここでは、５.５Ｖ）が供給される。定電流負荷トランジスタＴｒ１０は、後述するようにカレントミラー回路の電流出力側トランジスタを構成している。
【００４５】
また、ＮＭＯＳトランジスタＴｒ１４は、ドレインがＰＭＯＳトランジスタＴｒ１３のドレインに接続され、ゲートが電流作成回路２０内のＰＭＯＳトランジスタＴｒ１５及びＮＭＯＳトランジスタＴｒ１６の各ゲートと各ドレインに接続されている。電流作成回路２０は、上記のＰＭＯＳトランジスタＴｒ１５及びＮＭＯＳトランジスタＴｒ１６と、ＰＭＯＳトランジスタＴｒ１５のソースに接続された抵抗Ｒ１とから構成されている。ＰＭＯＳトランジスタＴｒ１５及びＮＭＯＳトランジスタＴｒ１６のゲートとドレインは、各ライン毎の画素１０に接続されている各ＮＭＯＳトランジスタＴｒ１４のゲートに、縦方向の画素数分（フルハイビジョンの場合は１０８０画素）共通に接続されている。
【００４６】
ＮＭＯＳトランジスタＴｒ１４及びＴｒ１６はカレントミラー回路を構成しており、電流供給元である電流作成回路２０により作成した電流をＮＭＯＳトランジスタＴｒ１４にコピーしている。電流参照元のＴｒ１６と電流コピー側のＴｒ１４のゲート長、ゲート幅が同じ場合、同じ電流値がコピーされる。電流参照元のＴｒ１６と電流コピー側のＴｒ１４のゲート長を同じにし、Ｔｒ１６とＴｒ１４のゲート幅を変化させるとゲート幅の比でＴｒ１４に電流がコピーされる。
【００４７】
制御信号ＣＣ１がハイレベルのときは、ＰＭＯＳトランジスタＴｒ１２がオフになり、ＮＭＯＳトランジスタＴｒ１３はオンになる。これにより、カレントミラー回路が全てオン状態になり、ＮＭＯＳトランジスタＴｒ１４のソース・ドレイン間に流れる電流は、電流供給端子Ｙに印加される電圧ＶＤ２から供給されており、ＰＭＯＳトランジスタＴｒ１４に流れる電流はＰＭＯＳトランジスタＴｒ１１に流れる電流に等しい。
【００４８】
また、ＰＭＯＳトランジスタＴｒ１１と定電流負荷用ＰＭＯＳトランジスタＴｒ１０もＴｒ１１が電流参照元トランジスタ、Ｔｒ１０が電流出力側トランジスタであるカレントミラー回路を構成しており、カレントミラー回路のＰＭＯＳトランジスタＴｒ１１に流れる電流は、同じラインの各画素１０の定電流負荷用ＰＭＯＳトランジスタＴｒ１０にコピーされる。ここでも電流参照元のＴｒ１１と電流コピー側のＴｒ１０のゲート長、ゲート幅が同じ場合、同じ電流値がコピーされる。電流参照元のＴｒ１１と電流コピー側のＴｒ１０のゲート長を同じにし、Ｔｒ１１とＴｒ１０のゲート幅を変化させるとゲート幅の比でＴｒ１０に電流がコピーされる。
【００４９】
一方、制御信号ＣＣ１がローレベルのときは、ＮＭＯＳトランジスタＴｒ１３がオフになり、カレントミラー回路が切断される。同時に、ＮＭＯＳトランジスタＴｒ１２がオンになるため、配線Ｂの電位はＶＤＤ（＝ＶＤ２＝５.５Ｖ）に持ち上げられ、その結果、ＰＭＯＳトランジスタＴｒ１１がオフになり、同じ１ラインの複数の各画素１０の各定電流負荷用ＰＭＯＳトランジスタＴｒ１０がそれぞれオフとなる。
【００５０】
上述のように電流供給端子Ｘ及びＹは、ＰＭＯＳトランジスタＴｒ３〜Ｔｒ６、Ｔｒ１１、Ｔｒ１２、Ｔｒ１５のバックゲートであるＮウェル端子へＶＤＤを印加する電源とは別電源からＶＤ２が印加されるため、ＰＭＯＳトランジスタＴｒ１０のオフにより画素１０内のソースフォロワ・バッファに電流が供給される場合の電圧降下が見られる端子は電流供給端子Ｘのみとなり、前述したように、データ線Ｄｉ+及びＤｉ-の電位に対する上記の電圧降下の影響をなくすことができる。
【００５１】
また、本実施例では、カレントミラー回路が全てオン状態のときは、電流作成回路２０によって作成された電流をＮＭＯＳトランジスタＴｒ１４にコピーし、更にそのＮＭＯＳトランジスタＴｒ１４に流れる電流と同じ値の電流がＰＭＯＳトランジスタＴｒ１１に流れ、そのＰＭＯＳトランジスタＴｒ１１に流れる電流をカレントミラー回路の参照元の電流とし、同じカレントミラー回路の出力電流である１ラインの複数の画素１０内の各ＰＭＯＳトランジスタＴｒ１０に流れる電流をそれぞれ参照元の電流と同じ値とすることができる。
【００５２】
なお、電源電位ＶＤＤとＶＤ２とは同じ５.５Ｖであるが、電源供給はパネルの外部から別電源として供給する。システム上、パネルを駆動する基板は同一電源から２系統とる場合もあるが、本実施の形態のようにパネル内部は２系統の電源供給をもつことで上記の横帯やフリッカ、焼きつきなどが改善される。
【００５３】
図４は、本発明になる液晶表示装置の一実施の形態における一画素と電流作成回路の他の実施例の回路図を示す。同図中、図１及び図３と同一構成部分には同一符号を付し、その説明を省略する。図４に示す実施例は、同じ１ラインの複数の画素１０内の各定電流負荷用ＰＭＯＳトランジスタＴｒ１０のゲートには、カレントミラー回路で生成した電圧を配線Ｂを介して供給すると共に、そのＰＭＯＳトランジスタＴｒ１０のゲートバイアスの立ち上がりをソースフォロワ回路を用いて高速化する点に特徴がある。
【００５４】
図４において、ＰＭＯＳトランジスタＴｒ１７と、そのソースと電流供給端子Ｚとの間に接続された抵抗Ｒ２とはソースフォロワ回路を構成している。電流供給端子Ｚには電源電圧ＶＤ２が印加される。ＰＭＯＳトランジスタＴｒ１７のソースと抵抗Ｒ２との接続点は、配線Ｂ及びＰＭＯＳトランジスタＴｒ１１のゲートに接続されている。なお、ＰＭＯＳトランジスタＴｒ１１のゲートとドレインとは図３とは異なり接続されておらず、ＰＭＯＳトランジスタＴｒ１１のドレインはＰＭＯＳトランジスタＴｒ１７のゲートとＰＭＯＳトランジスタＴｒ１３のドレインとＮＭＯＳトランジスタＴｒ１２のソースに接続されている。
【００５５】
かかる構成の図４に示す回路では、制御信号ＣＣ１がハイレベルのときは、ＮＭＯＳトランジスタＴｒ１３がオン、ＰＭＯＳトランジスタＴｒ１２がオフとなり、ソースフォロワ構成のカレントミラー回路が動作する。制御信号ＣＣ１がローレベルのときは、ＮＭＯＳトランジスタＴｒ１３がオフ、ＰＭＯＳトランジスタＴｒ１２がオンとなるため、配線Ｂは抵抗Ｒ２によって電源電位ＶＤ２に充電されて、ＰＭＯＳトランジスタＴｒ１７がオフとなり、１ラインの複数の画素１０内の各ＰＭＯＳトランジスタＴｒ１０がそれぞれオフとなる。
【００５６】
この図４に示す実施例では、定電流負荷用ＰＭＯＳトランジスタＴｒ１０の電流供給端子Ｘと、カレントミラー回路のＰＭＯＳトランジスタＴｒ１１の電流供給端子Ｙと、ソースフォロワ回路の電流供給端子Ｚに電源電圧ＶＤ２を印加する構成とされている。この電源電圧ＶＤ２は、ＰＭＯＳトランジスタのバックゲートであるＮウェルの印加電圧ＶＤＤの電源とは別電源から供給されるＶＤＤと同一電圧値（例えば、５.５Ｖ）である。これにより、ソースフォロワ回路に電流を流す場合において電圧降下が見られる端子はＶＤ２のみとなり、ＰＭＯＳトランジスタのバックゲート（Ｎウェル端子）に影響を及ぼすことがないため、ＰＭＯＳトランジスタのＮウェルと配線間の寄生容量によるクロストークが顕著に現れる列方向のデータ線Ｄｉ+及びＤｉ-の電位に対する上記の電圧降下の影響をなくすことができ、表示画面の横帯の発生や、フリッカ、焼きつきの発生を防止できる。
【００５７】
また、本実施例によれば、ソースフォロワ回路に流す電流による電圧降下が発生した場合でも、カレントミラー回路を構成するＰＭＯＳトランジスタＴｒ１１、Ｔｒ１０、抵抗Ｒ２、ＰＭＯＳトランジスタＴｒ１７は電源電圧ＶＤ２の電源に接続されているため、電流作成回路２０によって作成された電流と同じ値の電流がＰＭＯＳトランジスタＴｒ１１に流れ、そのＰＭＯＳトランジスタＴｒ１１に流れる電流をカレントミラー回路の参照元の電流とし、同じカレントミラー回路の出力電流である１ラインの複数の画素１０内の各ＰＭＯＳトランジスタＴｒ１０に流れる電流をそれぞれ参照元の電流と同じ値とすることができる。
【００５８】
また、本実施例によれば、配線Ｂの電位はソースフォロワ回路に流す電流による電圧降下に従って一緒に降下する。従って、カレントミラー回路を構成するＰＭＯＳトランジスタＴｒ１１と定電流負荷用ＰＭＯＳトランジスタＴｒ１０の各ソース・ゲート間電圧が常に同じとなり、電源電位ＶＤ２が電圧降下した場合でも各画素１０で参照電流と同じ電流が供給される。
【００５９】
なお、図４において、ソースフォロワ回路を用いたカレントミラー回路は、電流参照元のＰＭＯＳトランジスタＴｒ１１はゲートがそのドレイン及び配線Ｂに接続されておらず、電流参照元のＰＭＯＳトランジスタＴｒ１１のソース・ドレイン間に流れる電流（例えば、１μＡ）で配線Ｂを充電することができない。その代わりに本実施例では、制御信号ＣＣ１をハイレベルにしてから配線Ｂを所定の電圧（１μＡをコピーするゲート電圧）に到達するまで、電流供給端子Ｚに印加される電源電圧ＶＤ２の電源から電流が供給され充電されるために配線Ｂの充電の高速化（ＰＭＯＳトランジスタＴｒ１０のゲートバイアスの立ち上がりの高速化）が可能となる。
【００６０】
例えば、フルハイビジョンのときの配線Ｂの容量は、配線間の寄生容量と１ラインの１９８０画素分のゲートＭＯＳ容量とからなる合計３ｐＦ程度である。このとき、ＰＭＯＳトランジスタＴｒ１７及び抵抗Ｒ２からなるソースフォロワ回路の抵抗Ｒ２の抵抗値を例えば４ｋΩとすると、配線Ｂを１μＡで充電すると上記所定の電圧に到達するまでに０.０１２μsec程度必要となる。この値は前述した従来の液晶表示装置のそれに比べて３００倍程度速い。
【００６１】
なお、本実施例も図３の実施例と同様に、電源電位ＶＤＤとＶＤ２とは同じ５.５Ｖであるが、電源供給はパネルの外部から別電源として供給する。システム上、パネルを駆動する基板は同一電源から２系統とる場合もあるが、本実施の形態のようにパネル内部は２系統の電源供給をもつことで上記の横帯やフリッカ、焼きつきなどが改善される。
【符号の説明】
【００６２】
１０  画素
２０  電流作成回路
１０１  Ｎウェル
１０２、Ｔｒ１０  定電流負荷用ＰＭＯＳトランジスタ
１０３、Ｔｒ５、Ｔｒ６  スイッチング用ＰＭＯＳトランジスタ
１０５、Ｙ  カレントミラー回路の電流供給端子
１０９  Ｎウェル端子
Ｔｒ１、Ｔｒ２  画素選択用ＮＭＯＳトランジスタ
Ｔｒ３、Ｔｒ４  ソースフォロワ用ＰＭＯＳトランジスタ
Ｔｒ１０  
Ｔｒ１１、Ｔｒ１２、Ｔｒ１５、Ｔｒ１７  ＰＭＯＳトランジスタ
Ｔｒ１３、Ｔｒ１４、Ｔｒ１６  ＮＭＯＳトランジスタ
Ｒ１、Ｒ２  抵抗
ＰＩＸ  画素電極配線
ＬＣ  液晶表示素子
ＬＣＭ  液晶層
ＰＥ  画素電極
ＣＥ  共通電極
Ｄi+、Ｄi-  データ線（列信号線）
Ｇj  ゲート線（行走査線）
Ｓ+、Ｓ-  ゲート制御信号用配線
Ｂ  負荷特性制御信号用配線
Ｃs1、Ｃs2  保持容量
ＶＤＤ、ＶＤ２  電源電圧
Ｘ  定電流負荷用ＰＭＯＳトランジスタＴｒ１０の電流供給端子
Ｚ  ソースフォロワ回路の電流供給端子
【図１】
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【図２】
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【図３】
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【図４】
0005488445.tif 000005
【図５】
0005488445.tif 000006
【図６】
0005488445.tif 000007
【図７】
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