(57)【特許請求の範囲】
【請求項１】
バイアス部と、
前記バイアス部に一端が接続され、互いに並列に接続された第１の入力部および第２の入力部を有する差動部と、
前記差動部の他端にそれぞれ接続され、前記差動部の第１の入力部からの出力と第２の入力部からの出力とを比較した結果を出力端に出力する出力部とを備える差動増幅器であって、
前記第１の入力部は前記バイアス部と前記出力部とに直列接続された１つのＭＯＳＦＥＴと、該１つのＭＯＳＦＥＴのゲートに入力する１つの入力端とを有し、前記第２の入力部は、前記バイアス部と前記出力部とに直列接続されたｎ行のＭＯＳＦＥＴがそれぞれｎ列並列接続されてなるｎ行×ｎ列構成のｎ×ｎ個のＭＯＳＦＥＴと、前記ｎ×ｎ個のＭＯＳＦＥＴのゲートに接続されたｎ個の入力端とを有し、該ｎ個の入力端はそれぞれ、各列のｎ個のＭＯＳＦＥＴのうちの、他の入力端が接続されていない１つのＭＯＳＦＥＴのゲートをｎ列全てに亘って接続し、前記出力部はカレントミラーで構成されていることで、前記各列のｎ個のＭＯＳＦＥＴのうちのソースが当該列の他のＭＯＳＦＥＴのドレインに接続されていないｎ個のＭＯＳＦＥＴのゲートに接続されたｎ個の入力端からの入力電圧と前記第１の入力部の入力端からの入力電圧とを比較した結果が前記出力部から出力されることを特徴とする多入力差動増幅器。
【請求項２】
前記出力部が、第一伝導型である前記入力部のＭＯＳＦＥＴとは異なる第二伝導型のＭＯＳＦＥＴで構成されるカレントミラーを含むことを特徴とする請求項１に記載の多入力差動増幅器。
【請求項３】
前記出力部が、
前記カレントミラーのダイオード接続されていない側にゲートが接続される第二伝導型ＭＯＳＦＥＴと、
該第二伝導型の出力用ＭＯＳＦＥＴのドレイン−ゲート間に接続される位相補償用のキャパシタをさらに含むことを特徴とする請求項２に記載の多入力差動増幅器。
【請求項４】
前記出力部が、
前記カレントミラーのダイオード接続されていない側にゲートが接続される第二伝導型ＭＯＳＦＥＴと、
第二伝導型ＭＯＳＦＥＴのドレイン側に接続される電流バイアス部と、
をさらに有することを特徴とする請求項２または３に記載の多入力差動増幅器。
【請求項５】
前記出力部が能動負荷回路で構成されることを特徴とする請求項４に記載の多入力差動増幅器。
【請求項６】
第一の多入力差動増幅器として請求項１〜５のいずれか一項に記載の多入力差動増幅器を備え、
第二の多入力差動増幅器として、直列接続された１個以上の第二伝導型ＭＯＳＦＥＴと並列接続されたｎ個の第二伝導型ＭＯＳＦＥＴとからなる差動部を有する多入力差動増幅器を備えることを特徴とするレールトゥーレール型多入力差動増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多入力差動増幅器に関する。
【背景技術】
【０００２】
従来、２つの入力を比較または２つの入力の差を増幅する場合、図１および図３に示すような差動回路を用いた差動増幅器が知られている（特許文献１参照）。
【０００３】
２入力の場合、図１の回路であっても図３の回路であっても基本的な出力動作は変わらず、図２および図４に示すように、差動部のＭＯＳＦＥＴ対のゲート−ソース間の電圧ＶＧＳが大きい方のＭＯＳＦＥＴ側に電流が流れ、出力部を介して出力が決まる。
【０００４】
このとき、図１に示すｎ型ＭＯＳＦＥＴを差動対とする差動増幅器の場合、入力電圧範囲はＶｔｈ〜ＶＤＤであり、図３に示すｐ型ＭＯＳＦＥＴを差動対とする差動増幅器の場合、入力電圧範囲は０〜ＶＤＤ−Ｖｔｈである。
【０００５】
一方、３つ以上の入力電圧を対象とする差動増幅器としては、図５および図７に示すような、複数の入力をする側を並列接続する差動対を用いた回路が知られている（特許文献２参照）。
【０００６】
図５に示すｎ型ＭＯＳＦＥＴを差動対とする３入力の差動増幅器の場合、単入力側のＭＯＳＦＥＴ（Ｍ１）のＶＧＳａが、複数入力側のＭＯＳＦＥＴ（Ｍ２，Ｍ３）のＶＧＳｘ、ＶＧＳｙのいずれよりも高い場合（入力電圧ＶＩＮａがＶＩＮｘおよびＶＩＮｙのいずれよりも高い場合）に、単入力側のＭＯＳＦＥＴ（Ｍ１）に電流Ｉａが流れ、Ｉａが流れると、出力部のｐ型ＭＯＳＦＥＴからなるカレントミラー回路に電流が流れ、出力端ＯＵＴはＶＤＤ側に接続されてＨＩＧＨが出力される。また、複数入力側のＭＯＳＦＥＴ（Ｍ２，Ｍ３）のＶＧＳのいずれか一方が、単入力側のＭＯＳＦＥＴ（Ｍ１）のＶＧＳよりも高い場合（入力電圧ＶＩＮａがＶＩＮｘおよびＶＩＮｙの少なくとも一方よりも低い場合）に複数入力側のＭＯＳＦＥＴ（Ｍ２，Ｍ３）のいずれか一方に電流ＩｘまたはＩｙが流れるので、Ｉａは流れず、出力部のカレントミラー回路には電流が流れず、出力端ＯＵＴは接地側に接続されてＬＯＷが出力される。すなわち図５に示す３入力の差動増幅器は、ＶＩＮａ＞ＶＩＮｘかつＶＩＮａ＞ＶＩＮｙの場合、ＨＩＧＨが出力される動作モード（以下、動作モード１と称する）となる（図６参照）。
【０００７】
なお、入力電圧範囲は差動部のＭＯＳＦＥＴの伝導型によるので、ｎ型ＭＯＳＦＥＴを差動対とする図５の差動増幅器の場合、図２に示した場合と同様に、Ｖｔｈ〜ＶＤＤである。
【０００８】
図７に示すｐ型ＭＯＳＦＥＴを差動対とする３入力の差動増幅器の場合、単入力側のＭＯＳＦＥＴ（Ｍ４）のＶＧＳａが、複数入力側のＭＯＳＦＥＴ（Ｍ５，Ｍ６）のＶＧＳｘ、ＶＧＳｙのいずれよりも高い場合（単入力側の入力電圧ＶＩＮａがＶＩＮｘおよびＶＩＮｙの入力電圧のいずれよりも低い場合）に単入力側のＭＯＳＦＥＴ（Ｍ４）に電流Ｉａが流れ、Ｉａが流れると、出力部のｎ型ＭＯＳＦＥＴからなるカレントミラー回路に電流が流れ、出力端ＯＵＴは接地側に接続されてＬＯＷが出力される。
【０００９】
また、複数入力側のＭＯＳＦＥＴ（Ｍ５，Ｍ６）のＶＧＳのいずれか一方が、単入力側のＭＯＳＦＥＴ（Ｍ４）のＶＧＳよりも高い場合（入力電圧ＶＩＮａがＶＩＮｘおよびＶＩＮｙの少なくとも一方よりも高い場合）、複数入力側のＭＯＳＦＥＴ（Ｍ５，Ｍ６）のいずれか一方に電流ＩｘまたはＩｙが流れるのでＩａは流れず、出力部のカレントミラー回路には電流が流れず、出力端ＯＵＴはＶＤＤ側に接続されてＨＩＧＨが出力される。すなわち図５に示す３入力の差動増幅器は、ＶＩＮａ＞ＶＩＮｘおよび／またはＶＩＮａ＞ＶＩＮｙの場合、ＨＩＧＨが出力される動作モード（以下、動作モード２と称する）となる（図８参照）。
【００１０】
なお、入力電圧範囲は差動部のＭＯＳＦＥＴの伝導型によるので、ｐ型ＭＯＳＦＥＴを差動対とする図７の差動増幅器の場合、図４に示した場合と同様に、入力電圧範囲は０〜ＶＤＤ−Ｖｔｈである
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開昭６１−２５１３１９号公報
【特許文献２】特開平０９−０９３０５２号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図５および図７に示した多入力差動増幅器の動作モードおよび入力電圧範囲を表１に、入力電圧（入力電圧の高い順に１，２，３と表記）と出力電圧の関係を表２、３に示す。
【００１３】
【表１】
0005588850.tif 000002
【００１４】
【表２】
0005588850.tif 000003
【００１５】
【表３】
0005588850.tif 000004
【００１６】
表１から明らかな通り、動作モード１を必要とする場合は入力電圧範囲はＶｔｈ〜ＶＤＤに制限されてしまい、動作モード２を必要とする場合は入力電圧範囲は０〜ＶＤＤ−Ｖｔｈに制限されてしまう。
【００１７】
これにより、比較される入力電圧が入力電圧範囲外になると正常な動作が阻害される。
例えば、ｎ型ＭＯＳＦＥＴの差動対の入力電圧がＶｔｈよりも小さくなった場合、そのＭＯＳＦＥＴには電流が流れないため、出力が不定となり正常な差動増幅が阻害されうる。
【００１８】
そのため、動作モード１が必要であり、かつ、入力電圧範囲として０〜ＶＤＤ−Ｖｔｈの範囲が必要である場合、入力端の各々と差動部の間にｐ型ＭＯＳＦＥＴとバイアス電流とで構成されたレベルシフト回路を挿入することにより入力電圧範囲を０〜ＶＤＤ−Ｖｔｈとする方法が考えられる（図９参照）。同様に、動作モード２が必要であり、かつ、入力電圧範囲としてＶｔｈ〜ＶＤＤの範囲が必要である場合も入力端の各々と差動部の間にｎ型ＭＯＳＦＥＴとバイアス電流とで構成されたレベルシフト回路を挿入することにより入力電圧範囲をＶｔｈ〜ＶＤＤとする方法が考えられる（図示せず）。
【００１９】
しかし、上記レベルシフト回路を採用すると、入力分のバイアス電流が必要となるため、差動増幅器全体の消費電力が増加してしまうため好ましくない。
【００２０】
よって、本願発明は、各動作モードにおいてレベルシフト回路を用いることなく所望の入力電圧範囲となる多入力差動増幅器を提供することを目的とする。
【課題を解決するための手段】
【００２１】
本発明は、このような目的を達成するためになされたもので、請求項１に記載の発明は、バイアス部と、前記バイアス部に一端が接続され、互いに並列に接続された第１の入力部および第２の入力部を有する差動部と、前記差動部の他端にそれぞれ接続され、前記差動部の第１の入力部からの出力と第２の入力部からの出力とを比較した結果を出力端に出力する出力部とを備える差動増幅器であって、前記第１の入力部は前記バイアス部と前記出力部とに直列接続された１つのＭＯＳＦＥＴと、該１つのＭＯＳＦＥＴのゲートに入力する１つの入力端とを有し、前記第２の入力部は、前記バイアス部と前記出力部とに直列接続されたｎ行のＭＯＳＦＥＴがそれぞれｎ列並列接続されてなるｎ行×ｎ列構成のｎ×ｎ個のＭＯＳＦＥＴと、前記ｎ×ｎ個のＭＯＳＦＥＴのゲートに接続されたｎ個の入力端とを有し、該ｎ個の入力端はそれぞれ、各列のｎ個のＭＯＳＦＥＴのうちの、他の入力端が接続されていない１つのＭＯＳＦＥＴのゲートをｎ列全てに亘って接続し、前記出力部はカレントミラーで構成されていることで、前記各列のｎ個のＭＯＳＦＥＴのうちのソースが当該列の他のＭＯＳＦＥＴのドレインに接続されていないｎ個のＭＯＳＦＥＴのゲートに接続されたｎ個の入力端からの入力電圧と前記第１の入力部の入力端からの入力電圧とを比較した結果が前記出力部から出力されることを特徴とする多入力差動増幅器である。
【００２２】
請求項２に記載の発明は、請求項１に記載の多入力差動増幅器であって、前記出力部が、第一伝導型である前記入力部のＭＯＳＦＥＴとは異なる第二伝導型のＭＯＳＦＥＴで構成されるカレントミラーを含むことを特徴とする。
【００２３】
請求項３に記載の発明は、請求項２に記載の多入力差動増幅器であって、前記出力部が、前記カレントミラーのダイオード接続されていない側にゲートが接続される第二伝導型ＭＯＳＦＥＴと、該第二伝導型の出力用ＭＯＳＦＥＴのドレイン−ゲート間に接続される位相補償用のキャパシタをさらに含むことを特徴とする。
【００２４】
請求項４に記載の発明は、請求項２または３に記載の多入力差動増幅器であって、前記出力部が、前記カレントミラーのダイオード接続されていない側にゲートが接続される第二伝導型ＭＯＳＦＥＴと、第二伝導型ＭＯＳＦＥＴのドレイン側に接続される電流バイアス部と、をさらに有することを特徴とする。
【００２５】
請求項５に記載の発明は、請求項４に記載の多入力差動増幅器であって、前記出力部が能動負荷回路で構成されることを特徴とする。
【００２６】
請求項６に記載の発明は、第一の多入力差動増幅器として請求項１〜５のいずれか一項に記載の多入力差動増幅器を備え、第二の多入力差動増幅器として、直列接続された１個以上の第二伝導型ＭＯＳＦＥＴと並列接続されたｎ個の第二伝導型ＭＯＳＦＥＴとからなる差動部を有する多入力差動増幅器を備えることを特徴とするレールトゥーレール型多入力差動増幅器である。
【発明の効果】
【００２７】
本発明によれば、各動作モードにおいてレベルシフト回路を用いることなく所望の入力電圧範囲となる多入力差動増幅器を提供することが可能になる。
【００２８】
また、本発明によれば、多入力差動増幅器においてレベルシフト回路を用いることなくレールトゥーレール回路を動作させることが可能となる。
【図面の簡単な説明】
【００２９】
【図１】ｎ型ＭＯＳＦＥＴを差動対とする従来の２入力の差動増幅器である。
【図２】図１の回路におけるＶＧＳの変化に対する出力である。
【図３】ｐ型ＭＯＳＦＥＴを差動対とする従来の２入力の差動増幅器である。
【図４】図３の回路におけるＶＧＳの変化に対する出力である。
【図５】ｎ型ＭＯＳＦＥＴを差動対とする従来の多入力差動増幅器である。
【図６】図５の回路におけるＶＧＳの変化に対する出力である。
【図７】ｐ型ＭＯＳＦＥＴを差動対とする従来の多入力差動増幅器である。
【図８】図７の回路におけるＶＧＳの変化に対する出力である。
【図９】入力段にレベルシフト回路を設けた従来の多入力差動増幅器である。
【図１０】レールトゥーレール回路とした従来の２入力の差動増幅器である。
【図１１】従来の差動対を用いてレールトゥーレール回路とした多入力差動増幅器である。
【図１２】本発明の第１の形態の多入力差動増幅器（ｎ型差動対）である。
【図１３】図１２のＶＧＳの変化に対する出力の関係を示す図である。
【図１４】本発明の第２の形態の多入力差動増幅器（ｐ型差動対）である。
【図１５】図１４のＶＧＳの変化に対する出力の関係を示す図である。
【図１６ａ】本発明の第３の形態の多入力差動増幅器（オペアンプ）である。
【図１６ｂ】本発明の第３の形態の多入力差動増幅器（オペアンプ）である。
【図１７】本発明の第４の形態の多入力差動増幅器（コンパレータ）である。
【図１８ａ】本発明の第５の形態の多入力差動増幅器（コンパレータ）である。
【図１８ｂ】本発明の第５の形態の多入力差動増幅器（コンパレータ）である。
【図１９】本発明の第６の形態の多入力差動増幅器（４入力以上）である。
【図２０】図１９のＶＧＳの変化に対する出力の関係を示す図である。
【図２１】図１９のＶＧＳの変化に対する出力の関係を示す図である。
【図２２】図１９のＶＧＳの変化に対する出力の関係を示す図である。
【図２３】本発明のレールトゥーレール型差動増幅器である。
【図２４】本発明の多入力差動増幅器において、差動部、カレントミラー共にｐ型で構成した例を示す図である。
【発明を実施するための形態】
【００３０】
以下、図面を参照して本発明の実施形態を詳細に説明する。
［第１の実施形態］
本実施形態の多入力差動増幅器を図１２に示す。本実施形態の多入力差動増幅器は、差動部をｎ型ＭＯＳＦＥＴで構成する一方で、動作モード２の動作をする構成としたものである。本実施形態の多入力差動増幅器は、図１２に示すように、１個の入力端ＩＮａと、２個の入力端ＩＮｘ、ＩＮｙと、出力端ＯＵＴと、差動部１と、バイアス部２と、出力部３とを備えて構成される。
【００３１】
差動部１は、バイアス部２と出力部３との間に設けられており、第一入力部１０と第二入力部２０とを有している。第一入力部１０は、ソースがバイアス部２と接続され、ドレインが出力部３と接続された１個のｎ型ＭＯＳＦＥＴ（Ｍ１１）からなる。第二入力部２０は、直列接続された２個のｎ型ＭＯＳＦＥＴ（Ｍ２１）およびｎ型ＭＯＳＦＥＴ（Ｍ２２）と、直列接続された２個のｎ型ＭＯＳＦＥＴ（Ｍ２３）およびｎ型ＭＯＳＦＥＴ（Ｍ２４）とが２列に並列接続されてなる。
【００３２】
また、入力端ＩＮａはＭ１１のゲートに接続され、入力端ＩＮｘはＭ２２とＭ２３のゲートに接続され、入力端ＩＮｙはＭ２１とＭ２４のゲートに接続されている。バイアス部２は一端が接地された１つの定電流源を有し、出力部３はソースが電源電圧ＶＤＤに接続され、ドレインが差動部１に接続された２つのｐ型ＭＯＳＦＥＴ（Ｑ１）、（Ｑ２）で構成されるカレントミラー回路を有している。
【００３３】
カレントミラー回路を構成するｐ型ＭＯＳＦＥＴ（Ｑ１）のドレインとゲートには、第一入力部１０のｎ型ＭＯＳＦＥＴ（Ｍ１１）のドレインが接続されている。また、ｐ型ＭＯＳＦＥＴ（Ｑ２）のドレインには、第二入力部２０のｎ型ＭＯＳＦＥＴ（Ｍ２１）およびｎ型ＭＯＳＦＥＴ（Ｍ２３）のドレインと出力端ＯＵＴとが接続され、ゲートには第一入力部１０のｎ型ＭＯＳＦＥＴ（Ｍ１１）のドレインが接続されている。
【００３４】
＜動作説明＞
ここで図１２に示す本実施形態の多入力差動増幅器において、入力端ＩＮａ、ＩＮｘ、ＩＮｙの電圧をそれぞれＶＩＮａ、ＶＩＮｘ、ＶＩＮｙとしたときの、Ｍ１１、Ｍ２２、Ｍ２４のゲートーソース間電圧（ＶＧＳともいう）ＶＧＳａ、ＶＧＳｘ、ＶＧＳｙの変化に対する出力ＯＵＴの状態について図１３を用いて説明する。
【００３５】
図１３は、入力電圧ＶＩＮａ、ＶＩＮｘ、ＶＩＮｙの値に応じた期間Ａから期間Ｆにおける各部の状態を示している。図１３（ａ）、（ｄ）は、各期間Ａ〜期間ＦにおけるＭ１１、Ｍ２２、Ｍ２４それぞれのゲートーソース間電圧ＶＧＳａ、ＶＧＳｘ、ＶＧＳｙを示し、図１３（ｂ）、（ｅ）はこれらの期間における電流Ｉａ、Ｉｘ、Ｉｙを示し、図１３（ｃ）、（ｆ）はこれらの期間における出力ＯＵＴを示している。ここで、Ｑ１とＭ１１との間の電流をＩａ、Ｑ２とＭ２１との間の電流をＩｘ、Ｑ２とＭ２３との間の電流をＩｙとして示している。
【００３６】
図１２の回路構成において、Ｍ２１のゲート−ソース電圧をＶＧＳｙ’、Ｍ２２のゲート−ソース電圧をＶＧＳｘ、ドレイン−ソース電圧をＶＤＳｘとし、Ｍ２３のゲート−ソース電圧をＶＧＳｘ’Ｍ２４のゲート−ソース電圧をＶＧＳｙ、ドレイン−ソース電圧をＶＤＳｙ、Ｍ１１、Ｍ２２、Ｍ２４が接続されているノードの電圧をＶＳｏｕｒｃｅとすると、以下の関係が成立する。
Ｍ２１のＶＧＳｙ’＝ＶＩＮｙ−ＶＤＳｘ−ＶＳｏｕｒｃｅ
Ｍ２２のＶＧＳｘ  ＝ＶＩＮｘ−ＶＳｏｕｒｃｅ
Ｍ２３のＶＧＳｘ’＝ＶＩＮｘ−ＶＤＳｙ−ＶＳｏｕｒｃｅ
Ｍ２４のＶＧＳｙ  ＝ＶＩＮｙ−ＶＳｏｕｒｃｅ
ここでＭ２１〜Ｍ２４それぞれのＭＯＳＦＥＴがオンするためには、ＶＧＳにＶｔｈ（オンするのに必要な電圧閾値）以上の電圧がかかること、ＶＤＳ＞０であること、この二つの条件が必要となる。
【００３７】
図１２の回路構成において、電流Ｉｘが流れるためには、Ｍ２１とＭ２２がオンする条件を満たすこと、すなわち、ＶＧＳｙ’＝ＶＩＮｙ−ＶＤＳｘ−ＶＳｏｕｒｃｅ＞Ｖｔｈ（ＶＤＳｘ＞０）かつ、ＶＧＳｘ＝ＶＩＮｘ−ＶＳｏｕｒｃｅ＞Ｖｔｈである必要がある。
【００３８】
よって、ＶＳｏｕｒｃｅの電圧値で考えると、ＶＳｏｕｒｃｅ＜ＶＩＮｙ−ＶＤＳｘ−Ｖｔｈ、ＶＳｏｕｒｃｅ＜ＶＩＮｘ−Ｖｔｈとなる必要がある。
【００３９】
同様に、電流Ｉｙが流れる条件は、Ｍ２３とＭ２４がオンする条件を満たすこと、すなわち、
ＶＧＳｘ’＝ＶＩＮｘ−ＶＤＳｙ−ＶＳｏｕｒｃｅ＞Ｖｔｈ（ＶＤＳｙ＞０）かつＶＧＳｙ＝ＶＩＮｙ−ＶＳｏｕｒｃｅ＞Ｖｔｈとなる必要がある。
【００４０】
よって、ＶＳｏｕｒｃｅの電圧値で考えると、ＶＳｏｕｒｃｅ＜ＶＩＮｘ−ＶＤＳｙ−Ｖｔｈ、ＶＳｏｕｒｃｅ＜ＶＩＮｙ−Ｖｔｈを満たす必要がある。
【００４１】
〔期間Ａ（ＶＩＮｙ＞ＶＩＮａ＞ＶＩＮｘ）のとき〕
この期間はＶＧＳの大きい順にＶＧＳｙ、ＶＧＳａ、ＶＧＳｘとなっている。この期間ではＶＩＮｙ＞ＶＩＮｘとなっており、電流Ｉｘもしくは電流Ｉｙの少なくとも一方の電流が流れるためには、
ＶＳｏｕｒｃｅ＜ＶＩＮｘ−Ｖｔｈ（電流Ｉｘが流れるためのＶＳｏｕｒｃｅ電圧条件）
ＶＳｏｕｒｃｅ＜ＶＩＮｘ−ＶＤＳｙ−Ｖｔｈ（電流Ｉｙが流れるためのＶＳｏｕｒｃｅ電圧条件）
の条件を満たす必要があり、実効的な入力はＶＩＮｘとなる。
【００４２】
コンパレータの動作としては、ＶＩＮａとＶＩＮｘの電圧が比較されることとなる。すなわち電流Ｉａが流れるには、Ｍ１１がオンする条件であるＶＧＳａ＝ＶＩＮａ−ＶＳｏｕｒｃｅ＞Ｖｔｈ（ＶＳｏｕｒｃｅ＜ＶＩＮａ−Ｖｔｈ）を満たす必要があるため、コンパレータとしてはＶＩＮａとＶＩＮｘの差によって出力が変化することとなる。
この期間では、ＶＩＮａとＶＩＮｘとではＶＩＮａのほうが大きいのでＩａが流れ、出力部のカレントミラー回路にも電流が流れ、出力端ＯＵＴはＶＤＤ側に接続されＨＩＧＨが出力される。
【００４３】
〔期間Ｂ（ＶＩＮａ＞ＶＩＮｙ＞ＶＩＮｘ）、期間Ｃ（ＶＩＮａ＞ＶＩＮｘ＞ＶＩＮｙ）のとき〕
これらの期間はＶＧＳａが最も大きいので、ＶＧＳｘ、ＶＧＳｙの大小に関わらずＩａが流れ、出力端ＯＵＴにはＨＩＧＨが出力される。
【００４４】
〔期間Ｄ（ＶＩＮｘ＞ＶＩＮａ＞ＶＩＮｙ）のとき〕
この期間はＶＧＳの大きい順にＶＧＳｘ、ＶＧＳａ、ＶＧＳｙとなっている。この期間ではＶＩＮｘ＞ＶＩＮｙとなっており、電流Ｉｘもしくは電流Ｉｙの少なくとも一方の電流が流れるためには、
ＶＳｏｕｒｃｅ＜ＶＩＮｙ−ＶＤＳｘ−Ｖｔｈ（電流Ｉｘが流れるためのＶＳｏｕｒｃｅ電圧条件）
ＶＳｏｕｒｃｅ＜ＶＩＮｙ−Ｖｔｈ（電流Ｉｙが流れるためのＶＳｏｕｒｃｅ電圧条件）
の条件を満たす必要があり、実効的な入力はＶＩＮｙとなる。
コンパレータの動作としては、ＶＩＮａとＶＩＮｙの電圧が比較されることとなる。すなわち、電流Ｉａが流れるには、Ｍ１１がオンする条件であるＶＧＳａ＝ＶＩＮａ−ＶＳｏｕｒｃｅ＞Ｖｔｈを満たす必要があるため、コンパレータとしてはＶＩＮａとＶＩＮｙの差によって出力が変化することとなる。
【００４５】
この期間では、ＶＩＮａとＶＩＮｙとではＶＩＮａのほうが大きいのでＩａが流れ、出力部のカレントミラー回路にも電流が流れ、出力端ＯＵＴはＶＤＤ側に接続されＨＩＧＨが出力される。
【００４６】
〔期間Ｅ（ＶＩＮｙ＞ＶＩＮｘ＞ＶＩＮａ）、期間Ｆ（ＶＩＮｘ＞ＶＩＮｙ＞ＶＩＮａ）のとき〕
これらの期間はＶＧＳａが最も小さいので、ＶＧＳｘ、ＶＧＳｙの大小に関わらずＩｘまたはＩｙが流れ、出力端ＯＵＴは接地側に接続されＬＯＷが出力される。
【００４７】
以上の動作をまとめると下記表４の通りとなる。
【００４８】
【表４】
0005588850.tif 000005
【００４９】
従来では、ｎ型ＭＯＳＦＥＴの差動対で構成したときは、単入力側のＶＩＮａが一番大きいときに「Ｈ」を出力し、これ以外のときには「Ｌ」を出力する動作モード１となるところ、本実施形態の差動増幅器では、差動対をｎ型ＭＯＳＦＥＴで構成したにもかかわらず、単入力側のＶＩＮａが一番小さいときに「Ｌ」を出力し、これ以外のときには「Ｈ」を出力しているので、動作モード２で動作しているといえる。
【００５０】
本実施形態の第１の形態の差動増幅器によれば、ｎ型ＭＯＳＦＥＴを差動対とする入力電圧範囲がＶｔｈ〜ＶＤＤの差動増幅器において動作モード２として動作することが可能となる。
【００５１】
［第２の実施形態］
本実施形態の多入力差動増幅器を図１４に示す。本実施形態の多入力差動増幅器は、差動部をｐ型ＭＯＳＦＥＴで構成する一方で、動作モード１の動作をする構成としたものである。本実施形態の多入力差動増幅器は、図１４に示すように、１個の入力端ＩＮａと、２個の入力端ＩＮｘ、ＩＮｙと、出力端ＯＵＴと、差動部１と、バイアス部２と、出力部３とを備えて構成される。
【００５２】
差動部１は、バイアス部２と出力部３との間に設けられており、第一入力部１０と第二入力部２０と有している。第一入力部１０はバイアス部２と出力部３との間に直列接続された１個のｐ型ＭＯＳＦＥＴ（Ｍ１２）からなる。第二入力部２０は直列接続された２個のｐ型ＭＯＳＦＥＴ（Ｍ２５）およびｐ型ＭＯＳＦＥＴ（Ｍ２６）と、直列接続された２個のｐ型ＭＯＳＦＥＴ（Ｍ２７）およびｐ型ＭＯＳＦＥＴ（Ｍ２８）とが２列に並列接続されてなる４個のｐ型ＭＯＳＦＥＴからなる。
【００５３】
また、入力端ＩＮａはＭ１２のゲートに接続され、入力端ＩＮｘはＭ２５とＭ２８のゲートに接続され、入力端ＩＮｙはＭ２６とＭ２７のゲートに接続されている。バイアス部２は一端が電源電圧ＶＤＤに接続された１つの定電流源を有し、出力部３は一端が接地され、２つのｎ型ＭＯＳＦＥＴ（Ｑ３）、（Ｑ４）で構成されるカレントミラー回路を有している。
【００５４】
＜動作説明＞
図１５は図１４において、入力端ＩＮａ、ＩＮｘ、ＩＮｙの電圧をそれぞれＶＩＮａ、ＶＩＮｘ、ＶＩＮｙとしたときの、Ｍ１１、Ｍ２２、Ｍ２４のゲート−ソース間電圧ＶＧＳａ、ＶＧＳｘ、ＶＧＳｙの変化に対する出力の状態を示したものである。
【００５５】
図１４の回路構成において、Ｍ２６のゲート−ソース電圧をＶＧＳｙ’、Ｍ２５のゲート−ソース電圧をＶＧＳｘ、ドレイン−ソース電圧をＶＤＳｘとし、Ｍ２８のゲート−ソース電圧をＶＧＳｘ’Ｍ２７のゲート−ソース電圧をＶＧＳｙ、ドレイン−ソース電圧をＶＤＳｙ、Ｍ１２、Ｍ２５、Ｍ２７が接続されているノードの電圧をＶＳｏｕｒｃｅとすると、以下の関係が成立する。
Ｍ２５のＶＧＳｘ  ＝ＶＳｏｕｒｃｅ−（ＶＩＮｘ）
Ｍ２６のＶＧＳｙ’＝ＶＳｏｕｒｃｅ−（ＶＩＮｙ＋ＶＤＳｘ）
Ｍ２７のＶＧＳｙ  ＝ＶＳｏｕｒｃｅ−（ＶＩＮｙ）
Ｍ２８のＶＧＳｘ’＝ＶＳｏｕｒｃｅ−（ＶＩＮｘ＋ＶＤＳｙ）
Ｍ２５〜Ｍ２８それぞれのＭＯＳＦＥＴがオンするためには、ＶＧＳにＶｔｈ（オンするのに必要な電圧閾値）以上の電圧がかかること、ＶＤＳ＞０であること、この二つの条件が必要となる。
【００５６】
図１４の回路構成において、電流Ｉｘが流れるためには、Ｍ２５とＭ２６がオンする条件を満たすこと、すなわち、ＶＧＳｙ’＝ＶＳｏｕｒｃｅ−（ＶＩＮｙ＋ＶＤＳｘ）＞Ｖｔｈ（ＶＤＳｘ＞０）かつ、ＶＧＳｘ＝ＶＳｏｕｒｃｅ−（ＶＩＮｘ）＞Ｖｔｈである必要がある。
【００５７】
よって、ＶＳｏｕｒｃｅの電圧値で考えると、ＶＳｏｕｒｃｅ＞（ＶＩＮｙ＋ＶＤＳｘ）＋Ｖｔｈ、ＶＳｏｕｒｃｅ＞ＶＩＮｘ＋Ｖｔｈとなる必要がある。
同様に、電流Ｉｙが流れる条件は、Ｍ２７とＭ２８がオンする条件を満たすこと、すなわち、
ＶＧＳｘ’＝ＶＳｏｕｒｃｅ−（ＶＩＮｘ＋ＶＤＳｙ）＞Ｖｔｈ（ＶＤＳｙ＞０）かつＶＧＳｙ＝ＶＳｏｕｒｃｅ−（ＶＩＮｙ）＞Ｖｔｈとなる必要がある。
よって、ＶＳｏｕｒｃｅの電圧値で考えると、ＶＳｏｕｒｃｅ＞（ＶＩＮｘ＋ＶＤＳｙ）＋Ｖｔｈ、ＶＳｏｕｒｃｅ＞ＶＩＮｙ＋Ｖｔｈを満たす必要がある。
【００５８】
〔期間Ａ（ＶＩＮｘ＞ＶＩＮａ＞ＶＩＮｙ）のとき〕
この期間はＶＧＳの大きい順にＶＧＳｙ、ＶＧＳａ、ＶＧＳｘとなっている。この期間ではＶＩＮｘ＞ＶＩＮｙとなっており、電流Ｉｘもしくは電流Ｉｙの少なくとも一方の電流が流れるためには、
ＶＳｏｕｒｃｅ＞ＶＩＮｘ＋Ｖｔｈ（電流Ｉｘが流れるためのＶＳｏｕｒｃｅ電圧条件）
ＶＳｏｕｒｃｅ＞（ＶＩＮｘ＋ＶＤＳｙ）＋Ｖｔｈ（電流Ｉｙが流れるためのＶＳｏｕｒｃｅ電圧条件）
の条件を満たす必要があり、実効的な入力はＶＩＮｘとなる。
【００５９】
コンパレータの動作としては、ＶＩＮａとＶＩＮｘの電圧が比較されることとなる。すなわち電流Ｉａが流れるには、Ｍ１２がオンする条件であるＶＧＳａ＝ＶＳｏｕｒｃｅ−ＶＩＮａ＞Ｖｔｈ（ＶＳｏｕｒｃｅ＞ＶＩＮａ＋Ｖｔｈ）を満たす必要があるため、コンパレータとしてはＶＩＮａとＶＩＮｘの差によって出力が変化することとなる。
【００６０】
この期間では、ＶＩＮａとＶＩＮｘとではＶＩＮａのほうが小さい（ＶＧＳが大きい）のでＩａが流れ、出力部のカレントミラー回路にも電流が流れ、出力端ＯＵＴは接地側に接続されＬＯＷが出力される。
【００６１】
〔期間Ｂ（ＶＩＮｘ＞ＶＩＮｙ＞ＶＩＮａ）、期間Ｃ（ＶＩＮｙ＞ＶＩＮｘ＞ＶＩＮａ）のとき〕
（Ｂ）（Ｃ）の期間はＶＧＳａが最も大きいので、ＶＧＳｘ、ＶＧＳｙの大小に関わらずＩａが流れ、出力端ＯＵＴにはＬＯＷが出力される。
【００６２】
〔期間Ｄ（ＶＩＮｙ＞ＶＩＮａ＞ＶＩＮｘ）のとき〕
この期間はＶＧＳの大きい順にＶＧＳｘ、ＶＧＳａ、ＶＧＳｙとなっている。この期間ではＶＩＮｙ＞ＶＩＮｘとなっており、電流Ｉｘもしくは電流Ｉｙの少なくとも一方の電流が流れるためには、
ＶＳｏｕｒｃｅ＞（ＶＩＮｙ＋ＶＤＳｙ）＋Ｖｔｈ（電流Ｉｘが流れるためのＶＳｏｕｒｃｅ電圧条件）
ＶＳｏｕｒｃｅ＞ＶＩＮｙ＋Ｖｔｈ（電流Ｉｙが流れるためのＶＳｏｕｒｃｅ電圧条件）
の条件を満たす必要があり、実効的な入力はＶＩＮｙとなる。
【００６３】
コンパレータの動作としては、ＶＩＮａとＶＩＮｙの電圧が比較されることとなる。すなわち電流Ｉａ流れるには、Ｍ１２がオンする条件であるＶＧＳａ＝ＶＩＮａ−ＶＳｏｕｒｃｅ＞Ｖｔｈ（ＶＳｏｕｒｃｅ＞ＶＩＮａ＋Ｖｔｈ）を満たす必要があるため、コンパレータとしてはＶＩＮａとＶＩＮｙの差によって出力が変化することとなる。
【００６４】
この期間では、ＶＩＮａとＶＩＮｙとではＶＩＮａのほうが小さい（ＶＧＳが大きい）のでＩａが流れ、出力部のカレントミラー回路にも電流が流れ、出力端ＯＵＴは接地側に接続されＬＯＷが出力される。
【００６５】
〔期間Ｅ（ＶＩＮａ＞ＶＩＮｘ＞ＶＩＮｙ）、期間Ｆ（ＶＩＮａ＞ＶＩＮｙ＞ＶＩＮｘ）のとき〕
（Ｅ）（Ｆ）の期間はＶＧＳａが最も小さいので、ＶＧＳｘ、ＶＧＳｙの大小に関わらずＩｘまたはＩｙが流れ、出力端ＯＵＴはＶＤＤ側に接続されＨＩＧＨが出力される。
以上の動作をまとめると下記表５の通りとなる。
【００６６】
【表５】
0005588850.tif 000006
【００６７】
従来では、ｐ型ＭＯＳＦＥＴの差動対で構成したときは、単入力側のＶＩＮａが一番小さいときに「Ｌ」を出力し、これ以外のときには「Ｈ」を出力する動作モード２となるところ、本実施形態の差動増幅器では、差動対をｐ型ＭＯＳＦＥＴで構成したにもかかわらず、単入力側のＶＩＮａが一番大きいときに「Ｈ」を出力し、これ以外のときには「Ｌ」を出力しているので、動作モード１で動作しているといえる。
【００６８】
本実施形態の第２の形態の多入力差動増幅器によれば、ｐ型ＭＯＳＦＥＴを差動対とする入力電圧範囲が０〜ＶＤＤ−Ｖｔｈの多入力差動増幅器において動作モード１として動作することが可能となる。
【００６９】
［第３の実施形態］
本実施形態の多入力差動増幅器を図１６ａに示す。本実施形態の多入力差動増幅器は、図１６ａに示すように、図１２の多入力差動増幅器の出力部に、さらに、２つのｐ型ＭＯＳＦＥＴ（Ｑ１）、（Ｑ２）で構成されるカレントミラーのｐ型ＭＯＳＦＥＴ（Ｑ２）のドレインにゲートが接続されるｐ型ＭＯＳＦＥＴ（Ｑ８）と、該ｐ型ＭＯＳＦＥＴのドレイン−ゲート間に位相補償用のキャパシタ（Ｃ１）とバイアス電流源２３とを追加した構成とされる。
【００７０】
表４に示される入出力関係において、出力がＨとなる条件では図１６ａで追加したｐ型ＭＯＳＦＥＴ（Ｑ８）がオフとなり、図１６ａのノードＯＵＴから電流源２３によって電流がシンクされる。
【００７１】
また、表４にて、出力がＬとなる条件ではＱ８がオンとなり、図１６ａのノードＯＵＴより、電流がソースされる。
【００７２】
この多入力差動増幅器は、オペアンプとしての動作が可能となる。複数入力側のＭＯＳＦＥＴが並列接続された図５に示した多入力差動増幅器を用いた従来の多入力オペアンプは、単入力側の入力信号と、複数入力側の入力のうちＶＧＳが大きいほうの入力信号との差分を増幅するものであった。しかし、図１６ａの多入力差動増幅器は単入力側（ＩＮａ）の入力信号と、複数入力側（ＩＮｘ、ＩＮｙ）の入力電圧のうちＶＧＳが小さい方の入力信号との差分を増幅することが可能となる。
【００７３】
また、本実施形態の差動部のｎ型ＭＯＳＦＥＴに代えてｐ型ＭＯＳＦＥＴを用いて構成すると、図１６ｂに示した構成とすることができる。この多入力差動増幅器は、図１４の多入力差動増幅器の出力部に、さらに、２つのｎ型ＭＯＳＦＥＴ（Ｑ３）、（Ｑ４）で構成されるカレントミラーのｎ型ＭＯＳＦＥＴ（Ｑ４）のドレインにゲートが接続されるｎ型ＭＯＳＦＥＴ（８ａ）と、該ｎ型ＭＯＳＦＥＴのドレイン−ゲート間に位相補償用のキャパシタ（Ｃ１）とバイアス電流源２３ａとを追加した構成とされる。
【００７４】
表５に示される入出力関係において、出力がＬとなる条件では図１６ｂで追加したｎ型ＭＯＳＦＥＴ（Ｑ８ａ）がオフとなり、図１６ｂのノードＯＵＴから電流源２３ａによって電流がソースされる。
【００７５】
また、表５にて、出力がＨとなる条件ではＱ８ａがオンとなり、図１６ｂのノードＯＵＴより、電流がシンクされる。
【００７６】
［第４の実施形態］
図１７は図１２の多入力差動増幅器の出力部に、さらに、出力端であったノードにゲートが接続されるｐ型ＭＯＳＦＥＴ（Ｑ９）と、該ｐ型ＭＯＳＦＥＴのドレイン側に接続される電流バイアス部２３とを有する多入力差動増幅器であり、コンパレータとしての動作が可能となる。
【００７７】
表４に示される入出力関係において、出力がＨとなる条件では図１７で追加したｐ型ＭＯＳＦＥＴ（Ｑ９）がオフとなり、図１７のノードＯＵＴの電位がＬとなる。また、表４にて、出力がＬとなる条件ではＱ９がオンとなり、図１７のノードＯＵＴの電位がＨとなる。
【００７８】
図１２において出力端であったノードにゲートが接続されるｐ型ＭＯＳＦＥＴ（Ｑ９）によって出力を制御しているので、図１２の出力とはＨＩＧＨとＬＯＷが逆の結果として出力されるが、複数入力側のＭＯＳＦＥＴが並列接続された図５に示した多入力差動増幅器を用いた従来の多入力コンパレータでは実現できなかった入出力関係を得ることが可能となる。
【００７９】
同様に図１４の回路多入力差動増幅器の出力部にｎ型ＭＯＳＦＥＴと電流源を接続した場合においても、コンパレータ回路が構成できる。
【００８０】
動作としては、図１４の出力とはＨＩＧＨとＬＯＷが逆の結果として出力される。
【００８１】
［第５の実施形態］
また、図１８ａのように出力部を能動負荷回路で構成すると、図１７のＱ９のようなソース接地増幅段がなくなりゲインが低くなると共にＨＩＧＨからＬＯＷおよびＬＯＷからＨＩＧＨの応答速度がほぼ等しくなるため発振しにくく、オペアンプとして使用する場合でも位相補償が容易になる。
【００８２】
この実施形態においては、差動段の構成がｎ型ＭＯＳＦＥＴで構成されているため、表４と同様の動作となる。表４に記載の入出力条件において、ＯｕｔがＨとなる条件では、Ｍ１１には電流源２１にて供給されるバイアス電流の１／２以上が流れる。同様に、ＯｕｔがＬとなる条件では、Ｍ２１〜Ｍ２４側に電流源２１にて供給されるバイアス電流の１／２以上が流れる。（図１３（ｂ）（ｅ）と同じ）
【００８３】
Ｍ１１に流れた電流は、Ｑ１Ｑ２、Ｑ１２Ｑ１３のミラー回路により同量の電流がノードＯｕｔからシンクされる。また、Ｍ２１〜Ｍ２４に流れた電流はＱ１０Ｑ１１のミラー回路により同量の電流がノードＯｕｔへソースされる。その結果、Ｍ１１の電流（＝Ｑ１３の電流）が多ければ、ノードＯｕｔはＬとなる。逆にＭ２１〜Ｍ２４の電流（＝Ｑ１１の電流）が多ければ、ノードＯｕｔはＨとなる。
【００８４】
また、図１８ｂに示すように差動部をｐ型ＭＯＳＦＥＴで構成しても、同様に動作させることができる。この場合、表５に示される入出力関係において、ＯｕｔがＨとなる条件では、Ｍ１１ａには電流源２１ａにて供給されるバイアス電流の１／２以上が流れる。同様に、ＯｕｔがＬとなる条件では、Ｍ２１ａ〜Ｍ２４ａ側に電流源２１ａにて供給されるバイアス電流の１／２以上が流れる。（図１５（ｂ）（ｅ）と同じ）
【００８５】
Ｍ１１ａに流れた電流は、Ｑ１ａＱ２ａ、Ｑ１２ａＱ１３ａのミラー回路により同量の電流がノードＯｕｔへソースされる。また、Ｍ２１ａ〜Ｍ２４ａに流れた電流はＱ１０ａＱ１１ａのミラー回路により同量の電流がノードＯｕｔからシンクされる。その結果、Ｍ１１ａの電流（＝Ｑ１３ａの電流）が多ければ、ノードＯｕｔはＨとなる。逆にＭ２１ａ〜Ｍ２４ａの電流（＝Ｑ１１ａの電流）が多ければ、ノードＯｕｔはＬとなる。
【００８６】
［第６の実施形態］
第１〜第５の形態の多入力差動増幅器は複数入力側を２入力とした３入力差動増幅器の例で説明をしたが、図１９（ａ）（ｂ）に示すように複数入力側を３入力とした４入力差動増幅器としても同様の動作が可能である。
【００８７】
図１９の様に、複数入力側の入力が３個の場合、第二入力部のＭＯＳＦＥＴは、直列接続された３個のＭＯＳＦＥＴが３個並列接続されてなる３×３個のＭＯＳＦＥＴで構成され、３個の入力端は、少なくとも前記第二入力部の３×３個のＮ型ＭＯＳＦＥＴの中でソースが直列接続された３個のＭＯＳＦＥＴのうちの他のＭＯＳＦＥＴのドレインに接続されていない３個のＮ型のＭＯＳＦＥＴ（図中に仮想線８ａ、８ｂで示されたソースが互いに接続されている３個のＮ型ＭＯＳＦＥＴ）のゲートのいずれか一つに接続されていれば特に制限されず、図１９（ａ）の様な接続であってもよいし、図１９（ｂ）の様な接続であってもよい。
【００８８】
また、単入力側の第一入力部のＭＯＳＦＥＴは１つ以上あれば特に制限されず、回路レイアウトの都合によっては１つ以上のＭＯＳＦＥＴを直接接続したものを用いても良い。
【００８９】
図２０から２２は、入力電圧ＶＩＮａ、ＶＩＮｘ、ＶＩＮｙ、ＶＩＮｚの値に応じた期間Ａから期間Ｘにおける各部の状態を示している。この３入力差動増幅器の動作は以下に示すとおりである。表６、表７は、それぞれ差動部がｎ型ＭＯＳＦＥＴ（図１９ａ）の多入力差動増幅器における入力電圧と出力の関係を示している。
【００９０】
【表６】
0005588850.tif 000007
【００９１】
【表７】
0005588850.tif 000008
【００９２】
従来では、ｎ型ＭＯＳＦＥＴの差動対で構成したときは、単入力側のＶＩＮａが一番大きいときに「Ｈ」を出力し、これ以外のときには「Ｌ」を出力する動作モード１となるところ、本実施形態の差動増幅器では、差動対をｎ型ＭＯＳＦＥＴで構成したにもかかわらず、単入力側のＶＩＮａが一番小さいときに「Ｌ」を出力し、これ以外のときには「Ｈ」を出力しているので、動作モード２で動作しているといえる。
【００９３】
本実施形態の差動増幅器によれば、４入力の場合でも、ｎ型ＭＯＳＦＥＴを差動対とする入力電圧範囲がＶｔｈ〜ＶＤＤの差動増幅器において動作モード２として動作することが可能となる。
【００９４】
［第７の実施形態］
本実施形態のレールトゥーレール型多入力差動増幅器を説明するに先立ち、従来のレールトゥーレール型差動増幅器について説明する。
【００９５】
レールトゥーレール型差動増幅器とは、図１０に示すようにｎ型ＭＯＳＦＥＴを差動対とする第１の差動増幅回路とｐ型ＭＯＳＦＥＴを差動対とする第２の差動増幅回路とを組み合わせた差動増幅器であり、入力電圧範囲を０〜ＶＤＤとする技術である。これは入力電圧の大小関係に対する出力の結果が同じであることを利用して入力電圧範囲を０〜ＶＤＤで差動増幅の動作が可能となっている。図１０のレールトゥーレール型差動増幅器では、ＩＮａの入力電圧ＶＩＮａとＩＮｘの入力電圧ＶＩＮｘとの関係がＶＩＮａ＞ＶＩＮｘの場合、第１の差動増幅回路の経路でも、第２の差動増幅回路の経路でも出力はＨＩＧＨとなり、ＶＩＮａ＜ＶＩＮｘの場合、第１の差動増幅回路の経路でも、第２の差動増幅回路の経路でも出力はＬＯＷとなることを利用して入力電圧範囲を０〜ＶＤＤとすることを可能にしている。
【００９６】
しかし、図５に示した複数入力側のＭＯＳＦＥＴが並列接続されたｎ型ＭＯＳＦＥＴを差動対とする３入力の差動増幅回路と図７に示した複数入力側のＭＯＳＦＥＴが並列接続されたｐ型ＭＯＳＦＥＴを差動対とする３入力の差動増幅回路とを組み合わせた図１１に示したレールトゥーレール型差動増幅器は正常な動作が得られない。
【００９７】
これは、表２、３に示した通り、図５に示した複数入力側のＭＯＳＦＥＴが並列接続されたｎ型ＭＯＳＦＥＴを差動対とする３入力の差動増幅回路と図７に示した複数入力側のＭＯＳＦＥＴが並列接続されたｐ型ＭＯＳＦＥＴを差動対とする３入力の差動増幅回路とでは、入力電圧の大小関係に対する出力の結果が異なることに起因する。具体的には、単入力側の入力電圧ＶＩＮａが２番目のとき、図５に示したｎ型差動対の差動増幅回路ではＶＩＮｘ、ＶＩＮｙの大小に寄らずＬＯＷが出力されるのに対し、図７に示したｐ型差動対の差動増幅回路ではＶＩＮｘ、ＶＩＮｙの大小に寄らずＨＩＧＨが出力されるという出力結果となり、３つの入力電圧の組み合わせに対し、ｐ型差動部とｎ型差動部から出力部に流れる電流の経路を一致させることができない入力電圧の範囲が生じるために正常な動作が阻害されてしまう。
【００９８】
そこで、図１２に示したｎ型ＭＯＳＦＥＴを差動対とする本実施形態の第１の形態の３入力の差動増幅器を第１の多入力差動増幅器とし、図７に示した複数入力側のＭＯＳＦＥＴが並列接続されたｐ型ＭＯＳＦＥＴを差動対とする３入力の差動増幅器を第２の多入力差動増幅器として組み合わせた図２３の本実施形態の多入力レールトゥーレール型差動増幅器によれば、正常な動作をする多入力のレールトゥーレール型差動増幅器を実現することが出来る。
【００９９】
これは、図１２に示した差動増幅器は表４に示す入出力関係を有し、図７に示した差動増幅器は表３に示す入出力関係を有し、これらの入出力関係が一致するため、従来技術では達成できなかった正常動作するレールトゥーレール型差動増幅器を実現することが出来る。
【０１００】
また、図１４に示した差動増幅器と図５に示した差動増幅器を組み合わせても、正常動作が可能なレールトゥーレール型差動増幅器を実現することが出来ることは表２および表５の入出力関係より明らかである。
【０１０１】
以上の実施形態では、出力ＯＵＴに接続されるカレントミラーに用いるＭＯＳＦＥＴを、差動部に用いられるＭＯＳＦＥＴとは伝導型が異なるＭＯＳＦＥＴとした場合を例に挙げて説明したが、本発明の多入力差動増幅器はこれに限定されない。例えば図２４に示すように、ｐ型のＦＥＴでｎ×ｎの差動部を構成し、出力ＯＵＴに接続されるカレントミラーをｐ型のＦＥＴで構成してもよい。
【産業上の利用可能性】
【０１０２】
本発明は、３入力以上の多入力差動増幅器として好適である。また、３入力以上の多入力のコンパレータやオペアンプとしても好適に利用することが可能である。
【符号の説明】
【０１０３】
１      差動部
２      バイアス部
３      出力部
４      レベルシフト回路
５      能動負荷回路
６      第１の多入力差動増幅回路
７      第２の多入力差動増幅回路
１０    第一入力部
２０    第二入力部
Ｍ１１、Ｍ２１〜Ｍ２４    ｎ型ＭＯＳＦＥＴ
Ｍ１２、Ｍ２５〜Ｍ２８    ｐ型ＭＯＳＦＥＴ
【図１】
0005588850.tif 000009
【図２】
0005588850.tif 000010
【図３】
0005588850.tif 000011
【図４】
0005588850.tif 000012
【図５】
0005588850.tif 000013
【図６】
0005588850.tif 000014
【図７】
0005588850.tif 000015
【図８】
0005588850.tif 000016
【図９】
0005588850.tif 000017
【図１０】
0005588850.tif 000018
【図１１】
0005588850.tif 000019
【図１２】
0005588850.tif 000020
【図１３】
0005588850.tif 000021
【図１４】
0005588850.tif 000022
【図１５】
0005588850.tif 000023
【図１６ａ】
0005588850.tif 000024
【図１６ｂ】
0005588850.tif 000025
【図１７】
0005588850.tif 000026
【図１８ａ】
0005588850.tif 000027
【図１８ｂ】
0005588850.tif 000028
【図１９】
0005588850.tif 000029
【図２０】
0005588850.tif 000030
【図２１】
0005588850.tif 000031
【図２２】
0005588850.tif 000032
【図２３】
0005588850.tif 000033
【図２４】
0005588850.tif 000034