(57)【特許請求の範囲】
【請求項１】
デジタル位相ロック・ループ（ＤＰＬＬ）であって、
入力として基準クロックおよびフィードバック・クロックを受け取り、ディザリングした信号を出力するように構成された調整可能遅延線と、
基準クロック信号およびフィードバック・クロック信号を含むクロック信号を比較するように構成されたバングバング位相周波数検出器（ＢＢ−ＰＦＤ）であって、前記クロック信号のうちの少なくとも１つが、前記クロック信号間の位相および周波数の差を決定するための前記ディザリングした信号である、バングバング位相周波数検出器（ＢＢ−ＰＦＤ）と、
前記ＢＢ−ＰＦＤから早遅判断を受け取り、それに応じて出力を調整するように構成されたデジタル制御発振器（ＤＣＯ）であって、前記ディザリングした信号が前記ＤＰＬＬの全体的な動作を強化するためにジッタ応答を分散する、デジタル制御発振器（ＤＣＯ）と、を含み、
前記ＢＢ−ＰＦＤの利得は、前記調整可能遅延線の使用により線形化された伝達関数により制御が可能となり、雑音電力が前記ＤＰＬＬのループ帯域幅を超えるより高い周波数に応じて成形されるように前記ＢＢ−ＰＦＤの利得が制御される、デジタル位相ロック・ループ（ＤＰＬＬ）。
【請求項２】
前記ＤＰＬＬの挙動をより制御可能かつ予測可能なものにし、それと同時に、関心のある周波数帯内で前記ＤＰＬＬのジッタ性能を改善するために、前記ＤＰＬＬにジッタが注入される、請求項１に記載のＤＰＬＬ。
【請求項３】
前記調整可能遅延線が、前記ＤＣＯおよび前記ＰＦＤのうちの少なくとも１つからのフィードバックによって得られる遅延線制御を使用して制御される複数のステージを含み、
前記ステージのそれぞれが複数のバッファを含み、前記バッファが遅延範囲信号により活動化される、請求項２に記載のＤＰＬＬ。
【請求項４】
ＤＣＯステップ間の分離と一致するようにＤＣＯ利得をスケーリングするために隣接微細ステップ間をディザリングすることにより動的に作成された余分のステップを有するものとして前記ＤＣＯが構成されるように前記ＤＣＯのバラクタを駆動するように構成される行列制御ブロックをさらに含む、請求項１に記載のＤＰＬＬ。
【請求項５】
前記ＤＣＯの動作周波数を変更するためのディザリング制御回路であって、ある周波数の動作を可能にするための制御シーケンスをフィードバックするために出力に接続されたフィードバック・ループを含み、前記ＤＣＯが、前記動作周波数に等しいかまたはそれを超える速度でディザリングされ、発振器周波数分布のスペクトル密度が、追加のジッタまたは位相雑音がディザリングによってまったく持ち込まれないようにディザリング・エネルギがゼロまたはその付近に低下するように成形される、ディザリング制御回路をさらに含む、請求項１に記載のＤＰＬＬ。
【請求項６】
デジタル位相ロック・ループ（ＤＰＬＬ）内のジッタを制御するための方法であって、
入力として基準クロック信号およびフィードバック・クロック信号を受け取り、ディザリングした信号を出力するように構成された遅延線内の遅延を調整するステップと、
前記基準クロック信号を前記フィードバック・クロック信号と比較するステップであって、位相および周波数の差を決定するように構成されたバングバング位相周波数検出器（ＢＢ−ＰＦＤ）を使用することにより、前記基準クロック信号および前記フィードバック・クロック信号のうちの少なくとも１つがディザリングされるステップと、
前記ＢＢ−ＰＦＤからの早遅判断に応じてデジタル制御発振器（ＤＣＯ）の出力を調整するステップであって、前記ディザリングした信号が前記ＤＰＬＬの全体的な動作を強化するためにジッタ応答を分散するステップと、を含み、
前記ＢＢ−ＰＦＤの利得は、前記遅延を調整するステップにより線形化された伝達関数により制御が可能となり、雑音電力が前記ＤＰＬＬのループ帯域幅を超えるより高い周波数に応じて成形されるように前記ＢＢ−ＰＦＤの利得が制御される、方法。
【請求項７】
前記遅延を調整するステップが、前記ＤＰＬＬの挙動をより制御可能かつ予測可能なものにし、それと同時に、関心のある周波数帯内で前記ＤＰＬＬのジッタ性能を改善するために、前記ＤＰＬＬにジッタを注入することを含む、請求項６に記載の方法。
【請求項８】
前記調整可能遅延線が複数のステージを含み、前記ＤＣＯおよび前記ＰＦＤのうちの少なくとも１つからのフィードバックによって得られる遅延線制御を使用して前記遅延線を制御するステップをさらに含み、
前記ステージのそれぞれが複数のバッファを含み、前記バッファが遅延範囲信号により活動化される、請求項７に記載の方法。
【請求項９】
ＤＣＯステップ間の分離と一致するようにＤＣＯ利得をスケーリングするために隣接微細ステップ間をディザリングすることにより動的に作成された余分のステップを有するものとして前記ＤＣＯが構成されるように前記ＤＣＯのバラクタを駆動するように構成される行列制御ブロックをさらに含む、請求項６に記載の方法。
【請求項１０】
前記ＤＣＯ内のディザを最適化するために、
前記ＤＣＯの動作周波数に等しいかまたはそれを超える速度で前記ＤＣＯをディザリングするステップと、
追加のジッタまたは位相雑音がディザリングの際にまったく持ち込まれないようにディザリング・エネルギがゼロまたはその付近に低下するように発振器周波数分布のスペクトル密度をアクティブに成形するステップと、をさらに含む、請求項６に記載の方法。
【請求項１１】
前記スペクトル密度が、次の式、
【数１】
0005636000.tif 000010
によって与えられ、σは発振器周期ジッタの標準分散であり、ωは角速度であり、ＳΩは対応する周波数雑音スペクトル（発振器周波数のパワー・スペクトル密度）であり、Ｔは発振器周期であり、アクティブに成形する前記ステップが、上記式の被積分関数をゼロまたは実質的にゼロまで低減するための周波数を決定することを含む、請求項１０に記載の方法。
【請求項１２】
前記ディザリングするステップが、発振周期の半分の間は周波数ｆ＋Δｆで、前記発振周期の残りの半分の間は周波数ｆで前記ＤＣＯを動作させることを含む、請求項１０に記載の方法。
【請求項１３】
前記発振周期が周波数ｆ＋Δｆ／２に対応する値で一定のままになる、請求項１２に記載の方法。
【請求項１４】
前記ディザリングするステップが、追加のジッタなしに発振サイクル中に周波数ｆ＋Δｆ／２を達成するために前記サイクル中に周波数ｆおよびｆ＋Δｆの周波数間で前記ＤＣＯを制御することを含む、請求項１０に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、デジタル位相ロック・ループ回路（digital phaselocked loop circuit）に関し、詳細には、デジタル制御発振器（digitallycontrolled oscillator）内のディザ（dither）を制御するための回路および方法に関する。
【背景技術】
【０００２】
デジタル位相ロック・ループ（ＤＰＬＬ）の中心にはデジタル制御発振器（ＤＣＯ）がある。ＤＣＯと、アナログＰＬＬで一般的に使用される従来の電圧制御発振器（ＶＣＯ）との間には、根本的な違いがある。ＶＣＯはアナログ電圧信号によって制御され、したがって、連続同調範囲を有する。ＤＣＯは有限ビット分解能を備えたデジタル信号によって制御され、したがって、周波数の離散集合を発生する。
【０００３】
図１を参照すると、ＤＣＯ１０は、電圧制御入力に量子化器１４を備えたＶＣＯ１２としてモデル化することができる。その結果発生するＤＣＯ１０の量子化雑音により、ＤＰＬＬ出力ジッタおよび位相雑音が劣化する。図１に示されている通り、Δｆは最小ＤＣＯ周波数間隔である。線型モデルでは、（Δｆ）2／１２という分散を有する付加的な一様分布白色雑音の従来のモデルを使用して、ＤＣＯ量子化雑音寄与率を見積もることができる。その結果得られる位相雑音に対する寄与率（ループ・フィルタが基準周波数ｆREFで動作していると想定する）は以下の式（１）によって与えられる。
【数１】
0005636000.tif 000002
【０００４】
この場合、ｆoffsetは搬送周波数からのオフセットである。たとえば、ＤＣＯがｆ＝４ＧＨｚで動作し、最小周波数ステップ（Δｆ）が１０ＭＨｚである場合、２００ＭＨｚの基準クロックを使用するＤＰＬＬでは、ＤＣＯ量子化によりその結果得られる位相雑音は１ＭＨｚのオフセットで−７４ｄＢｃ／Ｈｚになる。時間領域では、ＤＣＯ量子化による発振周期ステップΔＴはΔｆ／ｆ2によって得られ、上記の例では０．６ｐｓになることに留意されたい。
【０００５】
上記の数値は自走ＤＣＯ雑音（熱ゆらぎにより上昇する）に匹敵するかまたはそれを上回るものである。自走リング発振器（free-running ring oscillator）の典型的な雑音性能は−９０ｄＢｃ／Ｈｚ〜−８０ｄＢｃ／Ｈｚ〜−７５ｄＢｃ／Ｈｚ（４ＧＨｚから１ＭＨｚのとき）の範囲内であり、その結果、自走周期ジッタは０．１ｐｓ〜０．３ｐｓ〜０．７ｐｓ  ＲＭＳになる。比較のために、より粗いＤＣＯを使用し、周波数ステップが４０ＭＨｚである場合、たとえば、量子化雑音寄与率は優勢になり、たとえば、−６２ｄＢｃ／Ｈｚ（４ＧＨｚから１ＭＨｚのとき）になる。
【０００６】
ＤＣＯ量子化雑音の影響を低減するための単純な方法は、最小周波数ステップΔｆを低減し、それに対応して周波数ステップの総数を増加することにより、ＤＣＯ分解能を増加することである。しかし、この手法は、典型的に、ＤＣＯ領域の受け入れがたい増加あるいは電力損またはその両方を引き起こすので、しばしば非実用的なものである。この問題に対するもう１つの標準的な手法は、図２に示されている通り、２つの隣接周波数ｆおよびｆ＋Δｆ間のＤＣＯをディザリングすることである。
【０００７】
図２を参照すると、基本的なＤＣＯディザリング（dithering）を実証するために周波数対時間を示すグラフが描写されている。このグラフは瞬時周波数２０と有効周波数２２を示している。効果的にディザリングを行うと、ＤＣＯ最小周波数ステップがかなり小さくなる。理想的な８ビットのディザリング変調器は、２8＝２５６という係数分だけΔｆを低減する見込みがある。上記の例では、それにより４８ｄＢだけ量子化雑音を低減することになるであろう。ディザリングによる量子化雑音の効果は、使用されるディザリング変調器のタイプに依存する。ＤＣＯ雑音を低減するという望ましい目標を達成する際に均一ディザリングはあまり効果的ではないことは周知のことである。以下のように均一ディザリングの効果を見積もるために式１を使用することができる。
【数２】
0005636000.tif 000003
【０００８】
この場合、ｆDITHはディザリング周波数である。従来のＤＰＬＬでは、ｆDITHは通常、搬送周波数の１／４または１／８である。上記の数値例では、４ＧＨｚ／４＝１ＧＨｚによる均一ディザリングの唯一の効果は、ｆREF＝２００ＭＨｚより５倍広い帯域にわたって量子化雑音を分散させることによるものである。その場合、変調器内のビット数にかかわらず、量子化雑音はちょうど７ｄＢだけ低減される。
【０００９】
雑音成形ディザリングは、量子化誤差をより高い周波数に押し込むことにより帯域内雑音を低減するので、均一ディザリングより魅力的であり、それらはＤＰＬＬ伝達関数によって自然に減衰されることになる。一次デルタシグマ・ディザリング変調器の雑音寄与率は以下の式によって与えられる。
【数３】
0005636000.tif 000004
【００１０】
１ＭＨｚのオフセットで、上記の数値例からの数値を使用すると、１ＧＨｚのディザリングの場合に４４ｄＢの位相雑音の低減が得られる。変調器内のビット数が有限数ｎであることにより式１は依然としてデルタシグマ・ディザリングに適用され、ΔｆがΔｆ／２nで置き換えられることに留意されたい。
【００１１】
ＤＣＯディザリングに関するこれらのすべての手法の根本的な特徴は、それらの手法がＤＣＯを標準的な量子化器として扱い、デジタル・アナログ変換／アナログ・デジタル変換（ＤＡＣ／ＡＤＣ）の文献で周知のディザリング技法を直接適用することである。その結果、それらはいずれも有限量の量子化雑音を発生する。式１〜式３によって与えられる位相雑音寄与率はいずれも対応するＤＣＯジッタの増加をもたらすことに留意されたい。
【００１２】
有線通信適用例は典型的に、位相雑音が低く、同調範囲が広い位相ロック・ループ（ＰＬＬ）を必要とする。これらの要件は伝統的なチャージ・ポンプＰＬＬアーキテクチャを使用して満たすことができ、高性能デジタルＰＬＬ（ＤＰＬＬ）ベースの解決策は面積、テスト容易性、および柔軟性の点で潜在的な利点を提供する。今まで文献で報告されているほぼすべての高性能ＤＰＬＬアーキテクチャは、ループの位相周波数検出器（ＰＦＤ）として動作する時間デジタル変換器（ＴＤＣ）を取り入れている。その量子化限界を条件として、高分解能ＴＤＣはその入力における位相誤差に比例した出力信号を生成し、ＰＦＤ応答を効果的に線形化する。しかし、報告された高性能ＴＤＣベースのＤＰＬＬは一般に、整数Ｎ（integer-N）ではなく、分数Ｎ（fractional-N）の合成器であったことに留意されたい。
【００１３】
分数Ｎループでは、ＰＦＤ入力におけるフィードバック・クロックと基準クロックとの位相差は著しく変化し、ある移相比較から次の移相比較への完全出力クロック周期と同じだけ頻繁にジャンプする。１０ＧＨｚの出力では、この結果、１００ｐｓの移相が発生し、したがって、複数の量子化レベルを生成するのに十分な１０〜２０ｐｓ程度の分解能を備えたＴＤＣを作成する。整数Ｎの場合、対称的に、出力における５００ｆｓ  ｒｍｓジッタと、１６〜４０の範囲内の典型的なフィードバック・ディバイダ値とを備えたＰＬＬは、わずか２〜３．２ｐｓ  ｒｍｓのフィードバック位相ジッタを有することになるであろう。
【００１４】
この低雑音状況では、３．２ｐｓ未満の分解能を備えたＴＤＣは、本質的にバングバングＰＦＤ（bang-bang PFD）（ＢＢ−ＰＦＤ）のように動作することになるであろう。既存の有線通信ＰＬＬは大部分はｒｍｓジッタについて厳しいシステムレベルの要件を備えた整数Ｎの設計である。したがって、このような適用例を目標とするＤＰＬＬ設計者は、ＴＤＣ分解能について困難かつ増え続ける要件に直面するかまたはＢＢ−ＰＦＤを使用する方法を見つけなければならないであろう。
【００１５】
ＢＢ−ＰＦＤの実効利得はその入力信号に関するジッタの関数であり、ジッタが減少するにつれて利得は増加する。したがって、ＢＢ−ＰＦＤを使用するＰＬＬの場合、ＰＬＬの全体的な伝達関数は、ＰＬＬ設計自体の内部にない要素（基準クロック入力における雑音レベルなど）によって強く影響される。これは、定義された集積帯域幅について測定された低い合成器雑音を要求する直列リンク入出力クロッキングなどの適用例の場合、非常に望ましくないものである。これを解決できる１つの方法は、バングバングＰＦＤ手法を断念して、時間デジタル（ＴＤＣ）ベースのアーキテクチャを追求することによるが、この手法は、複雑さ、面積、電力、較正要件、ならびに有線適用例にとって典型的な整数Ｎの周波数合成仕様との互換性の点で多数の欠点を有する。
【００１６】
したがって、当技術分野では前述の問題に対処する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【００１７】
本発明の原理により、バングバングＰＦＤの応答を線形化するためのアーキテクチャおよび実装例が提供される。デジタル位相ロック・ループ（ＤＰＬＬ）および方法は、入力として基準クロックおよびフィードバック・クロックのうちの少なくとも１つを受け取り、ディザリングした信号（dithered signal）を出力するように構成された調整可能遅延線を含む。位相周波数検出器（ＰＦＤ）は、基準クロック信号およびフィードバック・クロック信号を含むクロック信号を比較するように構成され、クロック信号のうちの少なくとも１つは、クロック信号間の位相および周波数の差を決定するためのディザリングした信号である。デジタル制御発振器（ＤＣＯ）は、ＰＦＤから早遅判断（early or late determination）を受け取り、それに応じて出力を調整するように構成され、ディザリングした信号はＤＰＬＬの全体的な動作を強化するためにジッタ応答を分散する。
【課題を解決するための手段】
【００１８】
一実施形態では、ＤＰＬＬは、ＤＣＯに応じて動作周波数（operating frequency）を変更するためのディザリング制御回路を含む。ディザリング制御回路は、ある周波数の動作を可能にするための制御シーケンスをフィードバックするために出力に接続されたフィードバック・ループを含み、ＤＣＯはそれにより、その動作周波数に等しいかまたはそれを超える速度でディザリングされ、発振器周波数分布（oscillator frequency distribution）のスペクトル密度は、追加のジッタまたは位相雑音がディザリングによってまったく持ち込まれないようにディザリング・エネルギがゼロまたはその付近に低下するように成形される。
【００１９】
デジタル位相ロック・ループ（ＤＰＬＬ）内のジッタを制御するための方法は、入力として基準クロック信号およびフィードバック・クロック信号のうちの少なくとも１つを受け取り、ディザリングした信号を出力するように構成された遅延線内の遅延を調整するステップと、基準クロック信号をフィードバック・クロック信号と比較するステップであって、位相および周波数の差を決定するように構成された位相周波数検出器（ＰＦＤ）を使用することにより、基準クロック信号およびフィードバック・クロック信号のうちの少なくとも１つがディザリングされるステップと、ＰＦＤからの早遅判断に応じてデジタル制御発振器（ＤＣＯ）の出力を調整するステップであって、ディザリングした信号がＤＰＬＬの全体的な動作を強化するためにジッタ応答を分散するステップとを含む。
【００２０】
デジタル制御発振器（ＤＣＯ）内のディザを最適化するための他の装置および方法は、その動作周波数に等しいかまたはそれを超える速度でＤＣＯをディザリングすることを含む。発振器周波数分布のスペクトル密度は、追加のジッタまたは位相雑音がディザリングの際にまったく持ち込まれないようにディザリング・エネルギがゼロまたはその付近に低下するようにアクティブに成形される。
【００２１】
自己ディザリング（self-dithered）デジタル制御発振器（ＤＣＯ）回路は、ＤＣＯと、ＤＣＯに応じて動作周波数を変更するためのディザリング制御回路とを含み、ディザリング制御回路は、ある周波数の動作を可能にするための制御シーケンスをフィードバックするために出力に接続されたフィードバック・ループを含み、ＤＣＯはそれにより、その動作周波数に等しいかまたはそれを超える速度でディザリングされ、発振器周波数分布のスペクトル密度は、追加のジッタまたは位相雑音がディザリングによってまったく持ち込まれないようにディザリング・エネルギがゼロまたはその付近に低下するように成形される。
【００２２】
上記その他の特徴および利点は、添付図面に関連して読むべき、その例示的な諸実施形態の以下の詳細な説明から明らかになるであろう。
【００２３】
次に、以下の図面に例示されている好ましい諸実施形態に関連して、例としてのみ、本発明について説明する。
【図面の簡単な説明】
【００２４】
【図１】従来技術により示されているデジタル制御発振器（ＤＣＯ）モデルである。
【図２】従来技術による基本的なＤＣＯディザリングを示すグラフである。
【図３】非常に非線形のＢＢ−ＰＦＤ伝達関数を使用して線形化が例示されているバングバング位相周波数検出器（ＢＢ−ＰＦＤ）を示す図である。
【図４】ＢＢ−ＰＦＤ伝達関数の線形化およびその結果得られる線形利得式を示す図である。
【図５】量子化雑音を伴うＢＢ−ＰＦＤの同等の線形表現である。
【図６】線形化された伝達関数を示すグラフである。
【図７】例示的な一実施形態による基準ディザリングを有するデジタルＰＬＬを示す概略図である。
【図８】例示的な一実施形態によるデジタル制御基準遅延回路を示す概略図である。
【図９】本発明の原理により元の基準とディザリングした基準クロック信号との間の位相雑音応答を示す、位相雑音（Ｌ（ｆ））対搬送波からの周波数オフセットのグラフである。
【図１０】基準ディザリングを有するＰＬＬと基準ディザリングなしのＰＬＬの測定位相雑音を示すグラフである。
【図１１】一実施形態による例示的なデジタル制御発振器の概略図である。
【図１２】例示的な一実施形態によるＰＬＬ回路内のジッタを制御するためのシステム／方法を示すブロック図／流れ図である。
【図１３】例示的な一実施形態による自己ディザリング・リングＤＣＯを示す概略図である。
【図１４】本発明の原理によりディザリング・インバータがオフであるときの図１３のリングＤＣＯの位相波形を示すタイミング図である。
【図１５】本発明の原理によりディザリング・インバータがオンであるときの図１３のリングＤＣＯの位相波形を示す他のタイミング図である。
【図１６】本発明の原理により自己ディザリングＤＣＯのディザリング制御入力を示す図である。
【図１７】本発明の原理による最適ディザリングのためのシステム／方法を示すブロック図／流れ図である。
【発明を実施するための形態】
【００２５】
本発明の原理により、位相周波数検出器（ＰＦＤ）および好ましくはバングバングＰＦＤ（ＢＢ−ＰＦＤ）の応答を線形化するためのアーキテクチャおよび実装例が提供される。ＢＢ−ＰＦＤ伝達関数は、基準クロック入力の挙動を変調するためのデジタル制御可能遅延線の使用によって線形化される。この伝達関数の変更によりＢＢ−ＰＦＤの利得を制御し把握することができ、変調によって生成された雑音電力はＰＬＬのループ帯域幅を超えるより高い周波数に応じて成形される。これによる正味効果は、ＰＬＬの挙動をより制御可能かつ予測可能なものにし、それと同時に、関心のある周波数帯、たとえば、有線入出力適用例においてＰＬＬのジッタ性能を改善するために、ジッタがＰＬＬ内に注入されることである。
【００２６】
整数ＮのＢＢ−ＰＦＤデジタル位相ロック・ループ（ＤＰＬＬ）アーキテクチャが提供され、これは有線通信で有用である可能性がある。このようなアーキテクチャは、８〜１１Ｇｂ／ｓおよび１７〜２０Ｇｂ／ｓの範囲内の適用例を目標とする実装例によって実証されている。この実施形態は、全体的な低雑音ＤＰＬＬ性能に必要な比例経路待ち時間および利得を達成する。典型的なＢＢ−ＰＦＤベースのＤＰＬＬ設計では、ＢＢ−ＰＦＤによって持ち込まれた強い非線形性が有界リミット・サイクルとして現れる。この結果、比例経路待ち時間および利得が増加するにつれて、ＤＰＬＬ出力ジッタが増加する。リミット・サイクルの負の効果を最小限にするために、このＤＰＬＬアーキテクチャは個別の短待ち時間比例経路を特徴とし、ＢＢ−ＰＦＤ出力がデジタル制御発振器（ＤＣＯ）を直接制御する。他の特徴としては、比例経路利得およびＢＢ−ＰＦＤ利得の制御性を含む。
【００２７】
デジタル制御発振器の根本的特性を使用するディザリング方法も提供される。この方法は、追加のジッタまたは位相雑音なしで発振器の周波数分解能の増加を可能にする。この実施形態は、その固有周波数に等しいかまたはそれを超えるかなり高い速度でデジタル制御発振器（ＤＣＯ）のディザリングを可能にする。ＤＣＯ周期はすべてのサイクルについて同じであり、このディザリング方式によって追加のジッタは生成されない。
【００２８】
ディザリングとは、量子化誤差をランダム化するために使用される、応用された形の雑音であり、それにより、相関のない雑音より不快なものになる可能性のある大規模パターンの発生を防止する。ディザは、デジタル・データを処理する際に日常的に使用される。ディザは、速度変換およびビット深さ遷移（bit-depth transition）に適用することができる。これは、デジタル処理および分析、特に波形解析が使用される、多種多様な分野に使用される。これらの用途としては、デジタル・オーディオ、デジタル・ビデオ、デジタル写真、地震学、レーダ、天気予報システムなど、デジタル信号処理を使用するシステムを含む。デジタル・データの量子化および再量子化は誤差を発生させる。その誤差が繰り返し、信号に対する相関関係がある場合、結果として発生する誤差は、繰り返し、循環的で、数学的に決定可能なものである。特にレセプタがこのようなアーチファクトに対して敏感である分野では、循環的誤差が望ましくないアーチファクトを発生させる。このような分野では、ディザの結果、あまり決定可能ではないアーチファクトが発生する。本発明の原理は、ディザリング・エネルギがスペクトル密度被積分関数内でゼロまたはその付近に低下するように発振器周波数分布のスペクトル密度をアクティブに成形する。
【００２９】
本発明の諸実施形態は、完全にハードウェアの実施形態、完全にソフトウェアの実施形態、またはハードウェア要素とソフトウェア要素の両方を含む実施形態の形を取ることができる。好ましい一実施形態では、本発明は、ハードウェアで実装されるが、ソフトウェア要素を含むこともできる。ソフトウェア要素としては、ファームウェア、常駐ソフトウェア、マイクロコードなどを含むことができるが、これらに限定されない。
【００３０】
本明細書に記載されている回路は、集積回路チップ用の設計の一部である可能性がある。このチップ設計は、グラフィカル・コンピュータ・プログラミング言語で作成され、コンピュータ記憶媒体（ディスク、テープ、物理的ハード・ディスク、またはストレージ・アクセス・ネットワーク内などの仮想ハード・ディスクなど）に保管される。設計者がチップを製作しないかまたはチップを製作するために使用されるフォトリソグラフィ・マスクを製作しない場合、設計者はその結果得られる設計を物理的手段による（たとえば、設計を保管する記憶媒体のコピーを提供することによる）かまたは電子的に（たとえば、インターネットによる）このようなエンティティに直接または間接的に伝送する。保管された設計は次に、フォトリソグラフィ・マスクの製作のために適切なフォーマット（たとえば、グラフィック・データ・システムＩＩ（ＧＤＳＩＩ））に変換され、このマスクは典型的にウェハ上に形成すべき、問題のチップ設計の複数のコピーを含む。フォトリソグラフィ・マスクは、エッチングまたはその他の加工を行うべきウェハの領域（あるいはその上の層またはその両方）を定義するために使用される。
【００３１】
その結果得られる集積回路チップは、粗ウェハの形で（すなわち、複数のパッケージ化していないチップを有する単一ウェハとして）、むき出しのダイとして、またはパッケージ化した形で製作者から配布することができる。後者の場合、チップは単一チップ・パッケージ（リードがマザーボードまたはその他の高レベル・キャリアに固定されたプラスチック・キャリアなど）またはマルチチップ・パッケージ（表面相互接続または埋設相互接続の一方または両方を有するセラミック・キャリアなど）内に搭載される。いずれの場合も、チップは次に、（ａ）マザーボードなどの中間製品、または（ｂ）最終製品の一部として、他のチップ、個別回路素子、あるいはその他の信号処理デバイス、またはこれらの組み合わせと統合される。最終製品は、おもちゃおよびその他のローエンド適用例から、ディスプレイ、キーボードまたはその他の入力装置、および中央処理装置を有する高機能コンピュータ製品に及ぶ、集積回路チップを含む任意の製品にすることができる。
【００３２】
次に、同様の番号が同じかまたは同様の要素を表している図面、最初に図３〜図５を参照すると、ＰＬＬがロック状態にあると想定した場合、ＢＢ−ＰＦＤ３８はその入力間の位相差のみに応答し、その周波数検出機能は使用されない。ロック状態では、図３に描写されている通り、ＰＬＬの基準位相（Φｒｅｆ）およびフィードバック位相（Φｆｂｋ）は互いに厳密に追跡する（すなわち、サイクルスリップはまったく発生しない）。位相誤差Φｒｅｆ−Φｆｂｋは、小さい（２πより小さい）ものになると想定することができる。このような条件下のバングバングＰＦＤの伝達特性４０が図３に示されている。ＢＢ−ＰＦＤ出力は、Φｒｅｆ−Φｆｂｋの符号に応じて、単純に「遅」または「早」（＋１または−１）になる。この非線形バイナリ特性は、図４に示されている通り、基準信号およびフィードバック信号内に必ず存在するジッタによって平滑化される。その場合、ＰＦＤの平均出力は平滑関数４２になり、値は−１と＋１の間になる。その結果得られるＰＦＤの線形利得ＫPFDは、図４の式４４によって与えられる。
【００３３】
この場合、σはＰＦＤ入力におけるジッタの標準偏差であり、位相誤差の自乗平均（ｒ．ｍ．ｓ．）である。一般に、ＰＬＬ設計は出力位相雑音を低下させることを目標とし、その結果、ＰＦＤ入力における位相誤差がより小さくなることに留意されたい。σが小さい場合、ＰＦＤ利得は典型的に高すぎ、その結果得られるＰＬＬ帯域幅は多くの適用例が必要とするものよりかなり大きくなる。ＰＦＤの線型モデルは、量子化位相雑音（ｅPFD）で完全なものになり、図５に示されている。図４の式４４のもう１つの結果は、σがＰＬＬ設計の外部の成分、すなわち、基準クロックのジッタを有することである。この状況では、主なＰＬＬパラメータのうちの１つをＰＬＬ設計者が制御することはできない。図６には、図４の式に基づいて線形化された伝達関数が例示的に示されている。ＢＢ−ＰＦＤ利得は入力ジッタに対して反比例する。
【００３４】
図７を参照すると、本発明の原理により、ＢＢ−ＰＦＤ  ＤＰＬＬアーキテクチャ１００を実現する設計のトップレベル・ブロック図が例示的に示されている。ＢＢ−ＰＦＤ１０６は、入力基準クロック（ｒｅｆｅｒｅｎｃｅ）とフィードバック・クロック（ｐｈｏｌｄ）のエッジを比較し、短待ち時間比例経路と積分経路（integral path）の両方に１ビットの早遅データを提供する。比例経路の利得はプログラマブル・セレクタ１１０（ＳＥＬ）内で設定され、このプログラマブル・セレクタはデジタル制御発振器（ＤＣＯ）１１６のｐｃａｐ入力ポートに直接、ＰＦＤ出力を渡す。積分経路は、重み付けされたＰＦＤ出力をアキュムレータ１０８（ＩＮＴ）（たとえば、２４ビット・アキュムレータ）に加えることによって形成される。アキュムレータ１０８からのオーバフロー／アンダフロー（ｉｎｃ／ｄｅｃ）信号は行列制御ブロック１１２（ＲＯＷ−ＣＯＬ）内でさらに統合され、この行列制御ブロックは４８個のｉｃａｐバラクタのアレイを駆動する。アキュムレータ１０８の内部状態の最上位の８ビット（ｆｒａｃ）も１次デルタシグマ変調器１１４（ΔΣＭ）のディザ出力を介してＤＣＯ１１６に加えられ、残りの１６ビットは廃棄される。ＤＰＬＬ１００の出力は、スケーラ１１８を使用して（４または１６倍に）プリスケーリングしてグローバル内部クロックｃｌｋｇを生成し、次にそのグローバル内部クロックは８ビット・プログラマブル・ディバイダ１２０内でさらに分割される（１／Ｎ）。
【００３５】
線型モデルでは、ＢＢ−ＰＦＤ１０６の利得は基準クロック（ｒｅｆｅｒｅｎｃｅ）上のｒｍｓジッタに対して反比例する。したがって、被制御量のジッタを基準信号に加えることにより、ＰＦＤ利得と全体的なＤＰＬＬ帯域幅を変化させることは可能である。このアーキテクチャでは、これは、基準クロック経路内にデジタル制御遅延線１０４（ＤＥＬＡＹ）を挿入することによって達成される。遅延線制御は、分数遅延ビット（fractional delay bit）を出力する遅延ビット発生器（図示せず）と、遅延線イネーブル信号（ＥＮ）を提供するためのΔΣ変調器１０２とを含む。ＰＬＬ帯域内雑音の劣化を回避するために、追加のジッタは、ＰＬＬ帯域幅よりかなり高い周波数に応じてΔΣ成形される。
【００３６】
有利なことに、ＰＬＬ基準入力１０３、フィードバック・クロックまたはループ１０７（ｐｈｏｌｄ）、あるいはその両方に被制御量のジッタを加え、設計者がＫPFDの低値を達成し、ＰＬＬ帯域幅を目標値付近に保持できるようにすることができる。σ、すなわち、加えられたジッタのｒ．ｍ．ｓ．は好ましくは基準またはフィードバック・ジッタのいずれかよりかなり高くなるはずであり、したがって、その設計を基準ジッタの変動に対して十分に鈍感なものにすることに留意されたい。しかし、ジッタは、ＰＬＬ帯域内雑音性能に影響を及ぼさないような方法で加えなければならない。本発明の原理のもう１つの利点は加えられたジッタの成形であり、その結果、すべての追加の雑音電力はＰＬＬ帯域幅よりかなり高い高周波数に移行する。次に、追加の高周波雑音は低域通過ＰＬＬ伝達関数によって自然に濾波され、帯域内基準雑音は影響されない。これは、ＰＦＤ利得を制御するという目標と、ＰＬＬ位相雑音性能を改善するという目標の両方を達成するものである。
【００３７】
元の基準信号（ｒｅｆｅｒｅｎｃｅ）は、ＢＢ−ＰＦＤ１０６に印加される前に遅延ブロック１０４を通過する。遅延ブロック１０４は２組の制御を有する。１つは、必要に応じて全体的なジッタを拡大または縮小する遅延の値、すなわち、「遅延範囲」の静的設定である。もう１つの「遅延線制御」は、ジッタの時間領域変調およびより高い周波数に応じてそれを成形するためのデルタシグマ変調器ΔΣＭ１０２の動的出力である。ΔΣＭ１０２は、本発明の原理により、遅延線制御（ＥＮ１〜ＥＮ７）を設定可能な適切な変調器で置き換えることができることを理解されたい。さらに、ΔΣＭ１０２への分数データ・ビット（fractional data bit）入力は複数の方法で提供することができる。一実施形態では、分数データ・ビットはＤＣＯ１１６の出力からのフィードバックに基づく。他の実施形態では、分数データ・ビットはＢＢ−ＰＦＤ１０６からのフィードバックに基づく。さらに他の実施形態では、分数データ・ビットはＢＢ−ＰＦＤ１０６およびＤＣＯ１１６の両方からのフィードバックに基づく。上記その他の回路からの寄与率を使用して、ＢＢ−ＰＦＤ１０６からの線形化出力あるいはより高い周波数（たとえば、ＰＬＬの動作周波数より上）に対するジッタ応答のシフトまたはその両方を達成することができる。
【００３８】
図８を参照すると、遅延ブロック１０４の例示的な実装例が示されている。この例では、７つのステージ２０２によって３次デルタシグマ変調が可能になる。それぞれのステージ２０２は、点で示した入力および出力を有するトライステート・バッファ２０４を含む。ＥＮ信号は、遅延範囲設定に応じて、セル内のバッファ２０４のうちの１、２、または４を活動化することにより、セルの遅延を変調する。それぞれのステージまたはブロック２０２は、「遅延範囲」ビットに応じて、遅延値に関する４通りの設定２０４（ＥＮの接続によって指定される）を有する。ステージ２０２あたりの遅延値の数値はｐｓの範囲内であり、たとえば、２ｐｓ〜１０ｐｓにすることができる。これらは、当然のことながら、１ｐｓより十分低い基準雑音値よりかなり高い。
【００３９】
同図の７つの主要要素２０２のそれぞれは、高速経路とともに点で示した低速経路と、各要素２０２の相対強度を決定する２ビットの制御とを有することができる。７つの要素２０２は、３次シグマデルタ動作をサポートするために使用される（２次動作には３つの要素、１次動作には１つの要素のみが必要になるであろう）。
【００４０】
図９を参照すると、ディザリングした基準のシミュレートした位相雑音が示されている。ディザリングした基準３０２の特性は、それが１０ＭＨｚ未満のオフセット周波数でほぼ正確に元のクリーン基準３０４を追跡することである。これは、帯域内ＰＬＬ性能がディザリングによって影響されないことを保証する。ＰＦＤ利得（ＫPFD＝１／√２π・１／σ）は、位相雑音グラフの下の積分によって与えられる、全追加雑音によって決定される。明らかに、ディザリングした基準の全雑音は元の基準よりかなり大きく（１０ＭＨｚ〜１００ＭＨｚの間で６０ｄＢまで上昇する）、ＰＦＤ利得およびＰＬＬ帯域幅（数ＭＨｚ程度）について所望の低値の達成を可能にする。ディザリング（または変調）したケースで加えられた追加の雑音はより高い周波数に応じて成形され、その結果、ＰＬＬの自然伝達特性によって容易に濾波することができる。
【００４１】
図１０を参照すると、本発明の原理によるＰＬＬの測定位相雑音性能は、追加の高周波雑音の導入なしのＰＬＬ帯域幅制御を示している。事実、ＰＬＬ出力の測定（搬送周波数の１／１６６７から１／２に統合）されたｒ．ｍ．ｓ．ジッタは、基準ディザリングの場合、特に所望のより低い周波数で、より良好になる。
【００４２】
引き続き図７に関連して図１１を参照すると、ＬＣ−ＤＣＯ１１６は、模範的な一実施形態に関して例示的に示されており、それぞれ粗同調（ｃｏａｒｓｅ）および微同調（ｉｃａｐ）のためにｎウェル蓄積モード・バラクタ４１０内に４個のバイナリ加重ｎＦＥＴと４８個の温度計コード化ｎＦＥＴとを有する。ｉｃａｐ制御およびディザ制御（ｄｉｔｈｅｒ）バラクタはすべて等しいサイズになっている。目標適用例の広い同調範囲要件はそれぞれのバラクタ４１０に関連する追加の静的キャパシタンスにより実現可能な微細ステップの数を厳しく制限することに注意されたい。この結果、微細ステップ間の分離が広くなり、したがって、重大なＤＣＯ量子化雑音が発生する。この問題を緩和するために、第２のＤＣＯディザリング・メカニズムが導入されている。行列制御ブロック１１２は９６ステップのアレイに内部で対処する。このため、４８ステップまたは９６ステップのいずれかを有するものとしてＤＣＯ１１６を構成することができ、ｃｌｋｇ速度で隣接微細ステップ間でディザリングすることにより余分の４８ステップが動的に作成される。このモードでは、ＤＣＯステップ間の二等分した分離と一致するようにＤＣＯ  ΔΣＭ利得をスケーリングするために、ｃｌｋｇによってｄｉｔｈｅｒ信号がゲートされる。動的ＤＣＯレベルが使用可能になっていない場合、積分器１０８は単純に２回オーバフロー／アンダフローを行って、ＤＣＯのｉｃａｐ入力の変化を発生させる。
【００４３】
ＤＣＯ１１６では２通りのタイプの低利得比例経路制御が実装される。第１のタイプでは、入力ｐｃａｐ＜１：５＞を介してわずかにサイズが異なる２つのバラクタに相補的早／遅信号を印加することにより、タンク・キャパシタンスの所望の小さい変化が達成される。第２のタイプでは、入力ｐｃａｐ＜６：１２＞を介して寄生金属間キャパシタンスにおいてプレートの一方を接地または浮動することにより、それが達成される。
【００４４】
図１２を参照すると、デジタル位相ロック・ループ（ＤＰＬＬ）内のジッタを制御するための方法が例示的に描写されている。ブロック５０２では、基準クロックまたはフィードバックのうちの一方あるいは両方を入力として受け入れるように構成された遅延線において遅延を発生させる。ディザリングした信号を出力するように遅延が調整される。ブロック５０４では、遅延を調整することは、クロック入力（基準、フィードバック、または両方）の挙動を変調するための遅延線の使用により伝達関数を使用してＰＦＤ応答を線形化することを含む。この伝達関数によりＰＦＤの利得の制御が可能になる。ブロック５０６では、遅延を調整することは、雑音電力がＤＰＬＬのループ帯域幅を超える高い周波数に応じて成形されるように利得を調整することを含む。遅延を調整することは、ＤＰＬＬの挙動をより制御可能かつ予測可能なものにし、それと同時に、関心のある周波数帯内でＤＰＬＬのジッタ性能を改善するために、ＤＰＬＬにジッタを注入することを含む。
【００４５】
ブロック５１０では、１つまたは複数のディザリングした信号が比較される。たとえば、ディザリングした基準クロック信号とフィードバック・クロック信号との位相および周波数の差を決定するように構成された位相周波数検出器（ＰＦＤ）を使用して、ディザリングした基準クロック信号をフィードバック・クロック信号と比較することができる。また、基準クロック信号の代わりにまたは基準クロック信号に加えて、フィードバック・クロック信号をディザリングすることもできるであろう。ブロック５１４では、ＰＦＤからの早遅判断によりデジタル制御発振器（ＤＣＯ）の出力が調整され、ディザリングした基準クロック信号を提供するために基準クロックを遅延させると、ＤＰＬＬの全体的な動作を強化するためにジッタ応答を分散する。行列制御ブロックは、ＤＣＯステップ間の分離と一致するようにＤＣＯ利得をスケーリングするために隣接微細ステップ間をディザリングすることにより動的に作成された余分のステップを有するものとしてＤＣＯが構成されるようにＤＣＯのバラクタを駆動するように構成される。
【００４６】
ＰＦＤ１０６に関する遅延線１０４とともにまたはそれとは別に実装可能な他の実施形態では、ジッタおよび雑音をさらに制御するためにＤＣＯ（６００または７００）を使用することができる。本発明の原理によるディザリング方法は、デジタル制御発振器の根本的な特性を使用する。発振器の周波数分解能は、追加のジッタおよび位相雑音がまったくないか、あるいは追加のジッタおよび位相雑音が絶対最小であるときに増加する。従来の量子化器とは異なり、ＤＣＯは積分器である。ＤＣＯ位相は周波数の時間積分である。発振周期（Ｔ）における全積分が同じままでいるように周波数が時間につれて変化する場合（ω（ｔ））、ＤＣＯディザリングの結果として、追加の周期ジッタは出力にまったく現れない。
【数４】
0005636000.tif 000005
【００４７】
発振周期Ｔは式（５）から見つけることができる。
【数５】
0005636000.tif 000006
【００４８】
ＤＣＯディザリング方式では、ＤＣＯ周波数の１／４または１／８で動作すると、式（５）の被積分関数は、４つ（または８つ）のクロック・サイクルの間、１つの値で一定のままになり、その後、次の４つ（または８つ）のサイクルの間に異なる値にジャンプする。その結果、ＤＣＯは、周期が１／ｆの４つ（８つ）のクロック・サイクルを発生し、次に周期が１／（ｆ＋Δｆ）の他の４つ（８つ）のサイクルを発生する。明らかに、この結果、周期ジッタが発生する。上述の通り、そのジッタの値は約Δｆ／ｆ2になる。
【００４９】
特に有用な諸実施形態によれば、ＤＣＯのディザリングは、特に、その動作周波数に等しいかまたはその倍数であるかなり高い速度で実行され、その結果、式（４）および（５）の積分は一定のままになる。この場合、ＤＣＯ周期（Ｔ）はすべてのサイクルについて同じであり、このディザリング方式によって追加のジッタはまったく生成されない。
【００５０】
図１３を参照すると、例示的な一実施形態による自己ディザリング３ステージ・リングＤＣＯ６００の概略図が示されている。ＤＣＯ６００は、３つの等しいサイズの大型インバータＩＮＶ１、ＩＮＶ２、およびＩＮＶ３として描写されている。これらのインバータ（ＩＮＶ１、ＩＮＶ２、およびＩＮＶ３）は、位相１、位相２、および位相３として表示されたＤＣＯノードを駆動する。
【００５１】
図１４には通常の３ステージ・リングＤＣＯ波形が示されている。発振の全遅延は、上昇遷移および下降遷移について、インバータＩＮＶ１、ＩＮＶ２、およびＩＮＶ３による遅延の合計の２倍であることに留意されたい。より小さいディザリング・インバータＩＮＶ１ａは位相２によって制御されたトライステート・インバータである。位相２がローである場合、トライステート・インバータＩＮＶ１ａはオフになり（図１４）、位相２がハイである場合、トライステート・インバータＩＮＶ１ａはオンになる（図１５）。その結果、インバータＩＮＶ１とＩＮＶ１ａの複合駆動強度６５０は位相２の関数として変調される。その結果得られる波形は図１５に示されている。（位相３から位相１へのロー・ハイ遷移では、結果的に遅延が小さくなる。）
【００５２】
図１４の状況とは異なり、図１５の位相３から位相１への（大きい矢印で示されている）上昇遷移および下降遷移は異なる長さの時間を要することに留意されたい。したがって、ＤＣＯのステージ１（ＩＮＶ１ａを伴うＩＮＶ１）による遅延は、ローおよびハイのクロックハーフ・サイクルについてそれぞれ異なる。位相１波形の０〜Ｔ／２の時間間隔は変化していないが、この遷移中、ハイである位相２の信号によって使用可能になった、より小さいインバータＩＮＶ１ａの駆動力が追加されたことにより、Ｔ／２〜Ｔの遅延はそれよりわずかに短くなっている。この例では、ＤＣＯは、発振周期の半分の間はｆ＋Δｆで動作し、残りの半分の間はｆで動作する。
【００５３】
ＤＣＯ発振周期Ｔは、約ｆ＋Δｆ／２に対応する値で一定のままになる。有利なことに、いずれの周期ジッタも追加せずに、ＤＣＯ量子化ポイント間の周波数を達成した。このフルレート・ディザリングにおけるトレードオフは、生成されたクロックの非５０％デューティ・サイクルになる可能性がある。しかし、ｆおよびΔｆの値では、その結果得られるデューティ・サイクルの変化は無視してよいほど小さく、たとえば、ｆ＝４ＧＨｚおよびΔｆ＝１０ＭＨｚのときに約０．５％である。２ｆまたはそれより大きい倍数でＤＣＯをディザリングした場合、デューティ・サイクルは５０％で保存されることに留意されたい。さらに、ＤＣＯは、所望の周波数の２ｘで動作し、その後、２で割ることができる。その場合、分割された出力は完全５０％デューティ・サイクルを有することになるであろう。
【００５４】
発振器（閉ループまたはＰＬＬ内）の位相雑音と周期ジッタとの間には何らかの関係がある。
【数６】
0005636000.tif 000007
【００５５】
上記の式４は以下の式として同等に示すことができる。
【数７】
0005636000.tif 000008
【００５６】
その結果、発振器周期ジッタと発振器周波数のスペクトル分布との間の以下の関係に到達した。
【数８】
0005636000.tif 000009
【００５７】
この場合、σは発振器周期ジッタの標準分散であり、ωは角速度であり、Ｓφは位相雑音スペクトルであり、ＳΩは対応する周波数雑音スペクトル（または同等に、発振器周波数のパワー・スペクトル密度）である。
【００５８】
その結果得られる式８は、発振器周波数のパワー・スペクトル密度と周期ジッタとの関係を確立する。式８は、自走発振器およびＰＬＬ内の発振器について有効であり、熱雑音およびその他の雑音源による周波数のランダムな変動の影響も含む。式８の被積分関数は、１／Ｔおよびその整数倍に等しい周波数のときにゼロを有する。ＤＣＯディザリングによる追加のスペクトル・エネルギがこれらのゼロまたはその付近に置かれた場合、周期ジッタに対するディザリングの影響を最小限にするかまたは完全に除去することができる。
【００５９】
本発明の手法は、ディザリング・エネルギが式８の被積分関数内でゼロまたはその付近に低下するように発振器周波数分布のスペクトル密度ＳΩ（ω）をアクティブに成形することである。実際には、ディザリング・スペクトル・エネルギを２ｆまたはその付近に置くと、３ｆおよびそれ以上の周波数は困難になる可能性があるが、不可能になるわけではない。ｆに近い周波数でのディザリングはより容易に実装することができる。特に、図１３に示されているディザリング方式の例は、より一般的なクラスの「自己ディザリング」ＤＣＯを代表し、ｆおよびｆ＋Δｆの周波数間でＤＣＯをディザリングするために出力信号がフィードバックされ、その結果、いかなる追加のジッタもなしに約ｆ＋Δｆ／２の出力周波数が得られる。半周期が変化していないことを反映して、結果として得られる周波数に関するより正確な式は０．５／（（１／ｆ）＋１／（ｆ＋Δｆ））によって与えられる。
【００６０】
上記の原理は、ＬＣベースのＤＣＯおよびリング発振器ベースのＤＣＯの両方に適用することができる。図１６を参照すると、例示的な実装例により一般的な自己ディザリングＤＣＯ７００が示されている。ＤＣＯ７００は図７のＤＣＯとして使用できることを理解されたい。ディザリング制御７０２の入力は、フィードバック・ループ７０６を介してフィードバック制御ビット（１または０）を受け取る。ｆおよびｆ＋Δｆの周波数間でＤＣＯ７００をディザリングするために出力信号７０４がフィードバックされ、いかなる追加のジッタもなしにΔｆ／２のディザを達成する。この例では、０というフィードバック信号はｆに一致し、１はｆ＋Δｆに一致する。発振サイクル中に、ｆという周波数は好ましくはそのサイクルの半分の間、維持され、ｆ＋Δｆは残りの半分の間、維持される。一般に、本発明の最適ディザリング手法は、ＳΩ（ω）を成形することと、最小所望周期ジッタを達成することとのトレードオフを提供する。任意選択の利得ブロック７０２はフィードバック経路７０６で提供することができる。
【００６１】
ディザリングなしのＤＣＯは多くの離散周波数を有する。本発明の原理により、ある周波数を選択し、それを「ｆ」と呼び、それより高い次の周波数を「ｆ＋Δｆ」と呼び、「Δｆ」はこれらの２つの隣接ＤＣＯ周波数ステップ間の分離である。所望の出力は一般にこれらの２つの周波数間のどこかにある。図１３〜図１５および図１６の「自己ディザリング」の例は、いずれの周期ジッタも追加せずに約ｆ＋Δｆ／２の中間周波数をどのように達成できるかを有利に実証するものである。
【００６２】
図１７を参照すると、デジタル制御発振器（ＤＣＯ）内のディザを最適化するためのブロック図／流れ図が例示的に示されている。ブロック８０２では、ＤＣＯはその動作周波数（ｆ）に等しいかまたはそれを超える速度でディザリングされる。ディザリングは、発振周期の半分の間はｆ＋Δｆで、発振周期の残りの半分の間はｆでＤＣＯを動作させることを含む。ディザリングは、ジッタを加えずに発振サイクル中にｆ＋Δｆ／２を達成するためにそのサイクル中にｆおよびｆ＋Δｆの周波数間でＤＣＯについて制御される。これらの周波数は、ｆおよびｆ＋Δｆという周波数の整数倍を含むことができる。したがって、発振周期（Ｔ）は、約ｆ＋Δｆ／２に対応する値で一定のままになる。
【００６３】
ブロック８０６では、発振器周波数分布のスペクトル密度は、追加のジッタまたは位相雑音がディザリングの際にまったく持ち込まれないようにディザリング・エネルギがゼロまたはその付近に低下するようにアクティブに成形される。他の式を使用することができるが、スペクトル密度は式（８）によって与えられる。このアクティブ成形は、式（８）の被積分関数をゼロまたは実質的にゼロまで低減するための周波数を決定することを含む。このディザリングは、これらの周波数またはその付近で実行される。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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