(57)【特許請求の範囲】
【請求項１】
アナログ信号のアナログ値をトラックホールド可能なトラックホールド回路を階層的ツリー構造に形成してなるトラックホールド回路モジュールと、
前記階層的ツリー構造における前記各トラックホールド回路に動作制御信号を各々供給する制御信号生成モジュールと、
を含み、
前記階層的ツリー構造は、
前記アナログ信号が入力される入力側の第１階層より最終出力側の最終階層へ向けて階層が重なるに従い、前記各階層毎の前記トラックホールド回路の個数が段階的に増大変化する構造であって、
前記制御信号生成モジュールは、
前記各階層毎に前記各トラックホールド回路が、異なる周波数で動作するように前記動作制御信号を制御する第１制御機能と、
前記階層内の前記各トラックホールド回路がタイムインタリーブ動作するように前記動作制御信号第２制御機能と、を含み、
前記第１制御機能は、
前記第１階層より前記最終階層へ向けて階層が変化する度に、前記動作制御信号の周波数を順次下げるように制御することを特徴とする電子回路システム。
【請求項２】
前記階層的ツリー構造は、
分岐した少なくとも２個の前記トラックホールド回路を前記第１階層に有し、以降の各階層で前記トラックホールド回路の数が段階的に増加する構造であることを特徴とする請求項１記載の電子回路システム。
【請求項３】
アナログ信号のアナログ値をトラックホールド可能なトラックホールド回路により構成された階層的ツリー構造を有するトラックホールド回路モジュールと、前記各トラックホールド回路に動作制御信号を各々供給する制御信号生成モジュールと、を備えた電子回路システムにあって、
前記階層的ツリー構造における入力側の第１階層より前記アナログ信号を入力し、
前記階層的ツリー構造における最終出力側の最終階層へ向けて階層が重なるに従い段階的に個数が増大変化する前記各トラックホールド回路を、前記各階層で異なる周波数で各々動作させるために、前記各トラックホールド回路に各々供給する動作制御信号の各周波数を設定制御し、
前記階層内の前記各トラックホールド回路をタイムインタリーブ動作させるために、前記個数に応じた各動作制御信号を生成制御し、
前記階層的ツリー構造における前記最終階層の前記各トラックホールド回路の各々の出力端子からアナログ値を各々出力し、
前記各周波数を設定制御するに際しては、
前記第１階層より前記最終階層へ向けて階層が変化する度に、前記動作制御信号の周波数を順次下げるようにしたことを特徴とする電子回路の動作制御方法。
【請求項４】
前記階層的ツリー構造は、分岐した少なくとも２個の前記トラックホールド回路を前記第１階層に有し、以降の各階層で前記トラックホールド回路の数が段階的に増加する構造であり、
前記各周波数を設定制御するに際しては、
この階層的ツリー構造に応じて設定制御し、前記第１階層においても周波数をフルレートから変更するように設定制御し、
前記各動作制御信号を生成制御するに際しては、
この階層的ツリー構造に応じて生成制御し、前記第１階層においても前記各トラックホールド回路をタイムインタリーブ動作させるために前記各動作制御信号を生成制御する、
ことを特徴とする請求項３記載の電子回路の動作制御方法。
【請求項５】
アナログ信号のアナログ値をトラックホールド可能なトラックホールド回路により構成された階層的ツリー構造を有するトラックホールド回路モジュールと、前記各トラックホールド回路に動作制御信号を各々供給する制御信号生成モジュールと、を備えた電子回路システムにあって、
前記階層的ツリー構造における入力側の第１階層より最終出力側の最終階層へ向けて階層が重なるに従い段階的に個数が増大変化する前記各トラックホールド回路を、前記各階層で異なる周波数で各々動作させるために、前記各トラックホールド回路に各々供給する動作制御信号の各周波数を設定制御する第１制御機能と、
前記階層内の前記各トラックホールド回路をタイムインタリーブ動作させるために、前記個数に応じた各動作制御信号を生成制御する第２制御機能と、
前記第１制御機能は、
前記第１階層より前記最終階層へ向けて階層が変化する度に、前記動作制御信号の周波数を順次下げるようにすることをその内容とし、
これらを前記制御信号生成モジュールが備えているコンピュータに実現させることを特徴とする電子回路の動作制御プログラム。
【請求項６】
前記階層的ツリー構造は、分岐した少なくとも２個の前記トラックホールド回路を前記第１階層に有し、以降の各階層で前記トラックホールド回路の数が段階的に増加する構造であり、
前記階層的ツリー構造に応じて設定制御し、前記第１階層においても周波数をフルレートから変更するように設定制御する機能と、
前記階層的ツリー構造に応じて生成制御し、前記第１階層においても前記各トラックホールド回路をタイムインタリーブ動作させるために前記各動作制御信号を生成制御する機能と、
を前記コンピュータに実現させることを特徴とする請求項５記載の電子回路の動作制御プログラム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路システム、トラックホールド回路モジュール、電子回路の動作制御方法、及び電子回路の動作制御プログラムに関する。
【背景技術】
【０００２】
アナログ信号をサンプリングしアナログ値をホールドする回路として、Ｓ／Ｈ（Ｓａｍｐｌｅ＆Ｈｏｌｄ又はサンプルホールドともいう）回路が知られている。このＳ／Ｈ回路は、トラックホールド回路と呼ぶ場合がある（以下、トラックホールド回路という）。【０００３】
このトラックホールド回路が用いられるＡ／Ｄ変換回路、Ｄ／Ａ変換回路などのデータ変換回路は、多くの電子回路同様に、より高い処理速度が求められている。
そのような要求に応えるための技術はいくつか提案されている。【０００４】
例えば、並列に複数のデータ変換回路を並べてデータ変換するタイムインタリーブ方式を用いたものが挙げられる（特許文献１）。
タイムインタリーブ方式は、等価的に動作クロック周波数を上げる目的で、複数の同じ回路を順次切り換えて動作させる方式のことである。
２つ以上のトラックホールド回路を並列に配置し、それぞれのトラックホールド回路をタイムインタリーブ動作させることにより、変換速度を２倍以上にすることが可能になる。【０００５】
図６は、このような関連技術のタイムインタリーブ方式を用いたトラックホールド回路の構成の一例を示すブロック図である。
同図の電子回路システム２１０において、１１、１８〜２５はトラックホールド回路、Ｓｉｎはアナログ入力信号端子、ＣＬＫ１、ＣＬＫ８〜ＣＬＫ１５はクロック信号入力端子である。【０００６】
トラックホールド回路１１のアナログ信号入力端子Ｓｉｎへは、アナログ信号が入力される。トラックホールド回路１１の８つの出力はそれぞれトラックホールド回路１８〜２５に接続される。さらに、クロック入力端子ＣＬＫ１、ＣＬＫ８〜ＣＬＫ１５には、トラックホールド回路１１、１８〜２５に対して各クロック信号が各々入力され、これらに基づいてトラックホールド回路１１、１８〜２５が各々動作する。
電子回路システム２１０では、トラックホールド回路１１により第１階層Ｋ１（入力段、第１段目）を構成する。又、電子回路システム２１０では、トラックホールド回路１８〜２５により第２階層Ｋ２（最終出力段、第２段目）を構成する。【０００７】
ここで、図６に示す関連技術の動作を図７を用いて説明する。
図７は、クロック信号入力端子ＣＬＫ１、ＣＬＫ８〜ＣＬＫ１５に入力されるクロック信号のタイミングを示すタイミングチャートであり、図７（Ａ）〜（Ｉ）は、これらのクロック信号の各々の波形を示している。【０００８】
例えば、トラックホールド回路１１は、１６ＧＨｚで動作してアナログ入力信号端子Ｓｉｎから入力されるアナログ信号をトラックホールドする。
第２段目群のトラックホールド回路１８〜２５では、それぞれ位相をずらしながら、２ＧＨｚでトラックホールドする。
図７中Ｔ００１のタイミングでは、アナログ入力信号をトラックし、図７中Ｔ００２のタイミングでホールドする。
一方、トラックホールド回路１８は、図７中のＴ００３のトラックホールド回路１１の出力信号をトラックし、Ｔ００４のタイミングでホールドする。
同様に、トラックホールド回路１９〜２５は、互いに４５度（＝３６０度÷８位相）ずつ位相をずらしながら動作してトラックホールド回路１１の出力信号をトラックホールドしていく。
つまり、トラックホールド回路１８〜２５は、２ＧＨzで動作するものの互いに１６ＧＨz分の1周期分ずつ位相をずらしているので、トラックホールド回路１１の１６ＧＨｚのクロック信号の1個分経過した時点ではトラックホールド回路１８〜２５の何れかがトラックホールドし終えているので実質的に図６に示す関連技術は１６ＧＨzで動作していることと等価となる。
この結果、２ＧＨｚのトラックホールド回路を８つ並列に配置してそれぞれのトラックホールド回路をタイムインタリーブ動作させることにより、１６ＧＨzで動作するトラックホールド回路とすることが可能になる。
【特許文献１】特開平９−２５２２５１号公報
【特許文献２】特開平８−０７９０８０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００９】
ところで、図６に示す関連技術及び特許文献１の例では、トラックホールド回路１でフルレートクロックでトラックホールド処理された信号が第２段目トラックホールド回路群へ供給される。
第２段目トラックホールド回路群では、供給されるクロック信号こそフルレートの信号にくらべ１／８の周波数だが、前段からの信号はフルレートクロックによってトラッキングされたフルレート成分をもった信号であるため、第２段目トラックホールド回路群のトラックホールド回路２〜９ではフルレート相当の信号を処理できる高速特性が要求される。
図６のケースの場合、フルレートクロックによって変換処理された信号を処理可能な高速特性を要するトラックホールド回路が第２段目トラックホールド回路群では８つ必要となる。
一般的に高周波信号処理する上で良好な特性を得るには消費電力を増加させることから、高周波アナログ信号を処理するには消費電力が増大する、という課題があった。【００１０】
又、図８に示すように初段でホールドした周期内に次段ではサンプリングする必要があるので、第２段目トラックホールド回路群の信号のクロックの立ち上がりは前述したホールド時間内に納まる必要がある。よって、クロックバッファの消費電力も増加させクロックの立ち上がり時間を短くする必要があるため消費電力はさらに増加する、という課題があった。【００１１】
更に、第２段目トラックホールド回路群では８位相の信号を生成しなければならないため、位相調整が非常に困難になるとともにスキューのタイミング調整も複雑化する、という課題があった。  【００１２】
本発明の目的は、上述の関連技術の課題を解決することにあり、消費電力の増加を防止しながらもスキューのタイミング調整の困難性を防止可能な電子回路システム、トラックホールド回路モジュール、電子回路の動作制御方法、及び電子回路の動作制御プログラムを提供することにある。
【課題を解決するための手段】
【００１３】
上記目的を達成するため、本発明の電子回路システムは、アナログ信号のアナログ値をトラックホールド可能なトラックホールド回路を階層的ツリー構造に形成してなるトラックホールド回路モジュールと、前記階層的ツリー構造における前記各トラックホールド回路に動作制御信号を各々供給する制御信号生成モジュールと、を含み、前記階層的ツリー構造は、前記アナログ信号が入力される入力側の第１階層より最終出力側の最終階層へ向けて階層が重なるに従い、前記各階層毎の前記トラックホールド回路の個数が段階的に増大変化する構造であって、前記制御信号生成モジュールは、前記各階層毎に前記各トラックホールド回路が異なる周波数で動作するように前記動作制御信号を制御する第１制御機能と、前記階層内の前記各トラックホールド回路がタイムインタリーブ動作するように前記動作制御信号を制御する第２制御機能とを含み、前記第１制御機能は、前記第１階層より前記最終階層へ向けて階層が変化する度に、前記動作制御信号の周波数を順次下げるように制御することを含むことを特徴としている。
【００１４】
本発明のトラックホールド回路モジュールは、アナログ信号のアナログ値をトラックホールド可能なトラックホールド回路を用いて形成された階層的ツリー構造を有し、前記階層的ツリー構造は、前記アナログ信号が入力される入力側の第１階層より最終出力側の最終階層へ向けて階層が重なるに従い、前記各階層毎の前記トラックホールド回路の個数が段階的に増大変化する構造であり、更に分岐した少なくとも２個の前記トラックホールド回路を前記第１階層に有し、以降の各階層で前記トラックホールド回路の数が段階的に増加する構造であることを特徴としている。
【００１５】
本発明の電子回路の動作制御方法は、アナログ信号のアナログ値をトラックホールド可能なトラックホールド回路により構成された階層的ツリー構造を有するトラックホールド回路モジュールと、前記各トラックホールド回路に動作制御信号を各々供給する制御信号生成モジュールと、を備えた電子回路システムにあって、前記各トラックホールド回路を動作制御する電子回路の動作制御方法であって、前記階層的ツリー構造における入力側の第１階層より前記アナログ信号を入力し、前記階層的ツリー構造における最終出力側の最終階層へ向けて階層が重なるに従い段階的に個数が増大変化する前記各トラックホールド回路を、前記各階層で異なる周波数で各々動作させるために、前記各トラックホールド回路に各々供給する動作制御信号の各周波数を設定制御し、前記階層内の前記各トラックホールド回路をタイムインタリーブ動作させるために、前記個数に応じた各動作制御信号を生成制御し、前記階層的ツリー構造における前記最終階層の前記各トラックホールド回路の各々の出力端子からアナログ値を各々出力し、更に前記各周波数を設定制御するに際しては、前記第１階層より前記最終階層へ向けて階層が変化する度に、前記動作制御信号の
周波数を順次下げるようにしたことを特徴としている。
【００１６】
本発明の電子回路の動作制御プログラムは、アナログ信号のアナログ値をトラックホールド可能なトラックホールド回路により構成された階層的ツリー構造を有するトラックホールド回路モジュールと、前記各トラックホールド回路に動作制御信号を各々供給する制御信号生成モジュールと、を備えた電子回路システムにあって、前記制御信号生成モジュールが備えたコンピュータに諸機能を実現させることが可能な電子回路の動作制御プログラムであって、前記階層的ツリー構造における入力側の第１階層より最終出力側の最終階層へ向けて階層が重なるに従い段階的に個数が増大変化する前記各トラックホールド回路を、前記各階層で異なる周波数で各々動作させるために、前記各トラックホールド回路に各々供給する動作制御信号の各周波数を設定制御する第１制御機能と、前記階層内の前記各トラックホールド回路をタイムインタリーブ動作させるために、前記個数に応じた各動作制御信号を生成制御する第２制御機能と、を前記コンピュータに実現させ、前記第１制御機能は更に、前記第１階層より前記最終階層へ向けて階層が変化する度に、前記動作制御信号の周波数を順次下げるようにすることをその内容とし、これらを前記制御信号生成モジュールが備えているコンピュータに実現させることを特徴としている。
【発明の効果】
【００１７】
本発明によれば、トラックホールド回路を階層的ツリー構造に構成することにより、各階層で必要となる消費電力は高効率化でき、全体の消費電力を考慮すると関連技術に比べ、消費電力は抑えることができる。  
【図面の簡単な説明】
【００１８】
【図１】本発明の第１の実施の形態による電子回路システムにおけるトラックホールド回路モジュールの詳細構成の一例を示す回路図である。
【図２】本発明の第１の実施の形態による電子回路システムの全体構成の一例を示すブロック図である。
【図３】図１のトラックホールド回路モジュールにおける動作処理手順の一例を示すタイミングチャートである。
【図４】本発明の第３の実施の形態による電子回路システムにおけるトラックホールド回路モジュールの詳細構成の一例を示す回路図である。
【図５】本発明の第３の実施の形態による電子回路システムの全体構成の一例を示すブロック図である。
【図６】関連技術の電子回路システムにおけるトラックホールド回路の詳細構成の一例を示す回路図である。
【図７】関連技術のトラックホールド回路における動作処理手順の一例を示すタイミングチャートである。
【図８】関連技術のトラックホールド回路における動作処理手順の一例を示すタイミングチャートである。
【発明を実施するための最良の形態】
【００１９】
〔電子回路システムの基本的構成〕
先ず、電子回路システムの基本的構成について説明する。本発明の電子回路システム（例えば図２に示す符号１）は、アナログ信号のアナログ値をトラックホールド可能なトラックホールド回路（例えば図１に示す符号１１〜２５）を階層的ツリー構造に形成してなるトラックホールド回路モジュール（例えば図１及び図２に示す符号１０）と、前記階層的ツリー構造における前記各トラックホールド回路に動作制御信号を各々供給する制御信号生成モジュールの一例であるタイミングコントローラ（例えば図１に示す符号６０）と、を含む。【００２０】
前記階層的ツリー構造は、前記アナログ信号が入力される入力側の第１階層（例えば図１に示す符号Ｋ１）より最終出力側の最終階層（例えば図１に示す符号Ｋ４）へ向けて階層が重なるに従い、前記各階層毎の前記トラックホールド回路の個数が段階的に変化（例えば増加）する構造である。  【００２１】
前記制御信号生成モジュールの一例であるタイミングコントローラは、前記各階層毎に前記各トラックホールド回路が異なる周波数で動作するように前記動作制御信号を制御する第１制御機能と、前記階層内の前記各トラックホールド回路がタイムインタリーブ動作するように前記動作制御信号を制御する第２制御機能と、を含む。【００２２】
前記第１制御機能は、前記第１階層より前記最終階層へ向けて階層が重なるに従い、前記周波数を順次下げるように前記動作制御信号を制御する機能を備える。【００２３】
又、前記階層的ツリー構造は、分岐した２個の前記トラックホールド回路を前記第１階層に有し、以降の各階層で前記トラックホールド回路の数が段階的に増加する構造とすることもできる（図４）。【００２４】
このように、トラックホールド回路を階層的ツリー構造に構成することにより、各階層で必要となる消費電力は高効率化でき、全体の消費電力を考慮すると関連技術に比べ、消費電力は抑えることができる。【００２５】
すなわち、本発明では複数のトラックホールド回路を階層的なツリー構造にすることにより効率化を図る。
そのうち本発明の一実施形態に係るトラックホールド回路モジュールは、アナログ信号入力端から入力した信号はトラックホールド回路へ入力し、その出力は任意の分岐数を有し、次の階層（段）のトラックホールド回路群へ出力され、アナログ信号入力端を根とした複数階層（段）のトラックホールド回路からなるツリー構造化とし、各階層毎に供給するクロック信号の周波数を順次下げていき、階層（段数）を重ねるごとに、各系統の信号の周波数成分は低速化され、所望の数の出力を得る。【００２６】
この構成のように、枝分かれするごとに順次、処理する信号レートを下げていくことにより、各段で必要となるトラックホールド回路の消費電力は抑えることができ、結果タイムインタリーブ方式を実施するトラックホールド回路の消費電力は低減できる。【００２７】
以下、このような本発明の「電子回路システム」のさらに具体的な実施の形態の一例について、図面を参照して説明する。【００２８】
〔第１の実施の形態〕
（電子回路システムの全体構成）
先ず、本実施の形態の電子回路システムの具体的構成について、全体構成から説明し、続いて各部の詳細構成について説明することとする。図１は、本発明における第１実施の形態の電子回路システムにおけるトラックホールド回路モジュールの全体の概略構成の一例を示す回路図である。【００２９】
図１及び図２に示すように、本実施の形態の電子回路システム１は、アナログ信号のアナログ値をトラックホールド可能なトラックホールド回路１１〜２５を階層的ツリー構造に形成してなるトラックホールド回路モジュール１０と、前記階層的ツリー構造における前記各トラックホールド回路に動作制御信号（ＣＬＫ１〜ＣＬＫ１５に入力されるクロック信号）を各々供給する制御信号生成モジュールの一例であるタイミングコントローラ６０とを含んで構成される。【００３０】
トラックホールド回路モジュール１０は、高速のトラックホールド回路を実現することを目的とした階層的ツリー構造（枝分かれ構造）に構成したタイムインタリーブ方式で動作を行う回路である。【００３１】
トラックホールド回路モジュール１０は、階層的ツリー構造（枝分かれ構造）を有する。具体的には、トラックホールド回路モジュール１０は、第１階層Ｋ１、第２階層Ｋ２、第３階層Ｋ３、第４階層Ｋ４の４段の階層構造を有する。【００３２】
又、トラックホールド回路モジュール１０は、１つのアナログ信号入力端子Ｓｉｎと、第１階層（第１段、入力段）Ｋ１に構成されフルレート（第１の周波数）で動作する１個のトラックホールド回路（ＴＨＡ）１１と、第２階層（第２段）Ｋ２に構成され第２の周波数で動作する２個のトラックホールド回路（ＴＨＡ）１２〜１３と、第３階層（第３段）Ｋ３に構成され第３の周波数で動作する４個のトラックホールド回路（ＴＨＡ）１４〜１７と、第４階層（第４段、最終出力段）Ｋ４に構成され第４の周波数で動作する８個のトラックホールド回路（ＴＨＡ）１８〜２５と、トラックホールドした信号の出力端子Ｓｏｕｔ１１〜Ｓｏｕｔ１８と、クロック信号一時保持部としてのクロックバッファ３６〜５０と、クロック信号入力端子ＣＬＫ１〜ＣＬＫ１５と、を含む。【００３３】
トラックホールド回路モジュール１０は、階層的ツリー構造が各階層で上下対称に形成され、各階層でタイムインタリーブ方式で動作可能となっている。
階層的ツリー構造は、アナログ信号入力端子Ｓｉｎを根として、第１階層Ｋ１を幹とし、第１分岐点にて分岐数「２」にて分岐して各第２階層用枝により第２階層Ｋ２を構成する。
又、階層的ツリー構造は、一方の第２階層用枝から上部第２分岐点にて分岐数「２」にて分岐して各上部第３階層用枝により第３階層Ｋ３の一部を構成する。同様に、階層的ツリー構造は、他方の第２階層用枝から下部第２分岐点にて分岐数「２」にて分岐して各下部第３階層用枝により第３階層Ｋ３の一部を構成する。
更に、階層的ツリー構造は、一方の上部第３階層用枝から最上部第３分岐点にて分岐数「２」にて分岐して各最上部第４階層用枝により第４階層Ｋ４の一部を構成する。同様に、階層的ツリー構造は、他方の上部第３階層用枝から上部第３分岐点にて分岐数「２」にて分岐して各上部第４階層用枝により第４階層Ｋ４の一部を構成する。同様に、階層的ツリー構造は、一方の下部第３階層用枝から下部第３分岐点にて分岐数「２」にて分岐して各下部第４階層用枝により第４階層Ｋ４の一部を構成する。同様に、階層的ツリー構造は、他方の下部第３階層用枝から最下部第３分岐点にて分岐数「２」にて分岐して各最下部第４階層用枝により第４階層Ｋ４の一部を構成する。【００３４】
本実施の形態では、第１の周波数、第２の周波数、第３の周波数、第４の周波数は、それぞれ異なるものとする。【００３５】
第１階層Ｋ１のトラックホールド回路１１は、タイミングコントローラ６０から供給される第１の周波数の第１クロック信号に基づいて動作（アナログ信号入力端子Ｓｉｎからのアナログ信号をトラックホールド）する。第１クロック信号は、クロック信号入力端子ＣＬＫ１からクロックバッファ３６を介してトラックホールド回路１１に入力する。【００３６】
第２階層Ｋ２のトラックホールド回路１２は、タイミングコントローラ６０から供給される第２の周波数の一方の第２クロック信号に基づいて動作（トラックホールド）する。一方の第２クロック信号は、クロック信号入力端子ＣＬＫ２からクロックバッファ３７を介してトラックホールド回路１２に入力する。【００３７】
第２階層Ｋ２のトラックホールド回路１３は、タイミングコントローラ６０から供給される第２の周波数の他方の第２クロック信号に基づいて動作（トラックホールド）する。他方の第２クロック信号は、クロック信号入力端子ＣＬＫ３からクロックバッファ３８を介してトラックホールド回路１３に入力する。
ここで、第２階層Ｋ２内においてトラックホールド回路１２とトラックホールド回路１３とをタイムインタリーブ方式で動作させるために、一方の第２クロック信号と他方の第２クロック信号とは、第２の周波数での周期において位相が例えばπずれている。【００３８】
第３階層Ｋ３のトラックホールド回路１４は、タイミングコントローラ６０から供給される第３の周波数の上部の一方の第３クロック信号に基づいて動作（トラックホールド）する。上部の一方の第３クロック信号は、クロック信号入力端子ＣＬＫ４からクロックバッファ３９を介してトラックホールド回路１４に入力する。【００３９】
第３階層Ｋ３のトラックホールド回路１５は、タイミングコントローラ６０から供給される第３の周波数の上部の他方の第３クロック信号に基づいて動作（トラックホールド）する。上部の他方の第３クロック信号は、クロック信号入力端子ＣＬＫ５からクロックバッファ４０を介してトラックホールド回路１５に入力する。【００４０】
第３階層Ｋ３のトラックホールド回路１６は、タイミングコントローラ６０から供給される第３の周波数の下部の一方の第３クロック信号に基づいて動作（トラックホールド）する。下部の一方の第３クロック信号は、クロック信号入力端子ＣＬＫ６からクロックバッファ４１を介してトラックホールド回路１６に入力する。【００４１】
第３階層Ｋ３のトラックホールド回路１７は、タイミングコントローラ６０から供給される第３の周波数の下部の他方の第３クロック信号に基づいて動作（トラックホールド）する。下部の他方の第３クロック信号は、クロック信号入力端子ＣＬＫ７からクロックバッファ４２を介してトラックホールド回路１７に入力する。【００４２】
ここで、第３階層Ｋ３内においてトラックホールド回路１４とトラックホールド回路１５とトラックホールド回路１６とトラックホールド回路１７とをタイムインタリーブ方式で動作させるために、上部の一方の第３クロック信号と上部の他方の第３クロック信号とは、第３の周波数での周期において位相が例えば（π／２）ずれている。
又、上部の一方の第３クロック信号と下部の一方の第３クロック信号とは、第３の周波数での周期において位相が例えば（π）ずれている。
更に、上部の一方の第３クロック信号と下部の他方の第３クロック信号とは、第３の周波数での周期において位相が例えば（３π／２）ずれている。【００４３】
第４階層Ｋ４のトラックホールド回路１８は、タイミングコントローラ６０から供給される第４の周波数の最上部の一方の第４クロック信号に基づいて動作（トラックホールド）する。最上部の一方の第４クロック信号は、クロック信号入力端子ＣＬＫ８からクロックバッファ４３を介してトラックホールド回路１８に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１１から出力する。【００４４】
第４階層Ｋ４のトラックホールド回路１９は、タイミングコントローラ６０から供給される第４の周波数の最上部の他方の第４クロック信号に基づいて動作（トラックホールド）する。最上部の他方の第４クロック信号は、クロック信号入力端子ＣＬＫ９からクロックバッファ４４を介してトラックホールド回路１９に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１２から出力する。【００４５】
第４階層Ｋ４のトラックホールド回路２０は、タイミングコントローラ６０から供給される第４の周波数の上部の一方の第４クロック信号に基づいて動作（トラックホールド）する。上部の一方の第４クロック信号は、クロック信号入力端子ＣＬＫ１０からクロックバッファ４５を介してトラックホールド回路２０に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１３から出力する。【００４６】
第４階層Ｋ４のトラックホールド回路２１は、タイミングコントローラ６０から供給される第４の周波数の上部の他方の第４クロック信号に基づいて動作（トラックホールド）する。上部の他方の第４クロック信号は、クロック信号入力端子ＣＬＫ１１からクロックバッファ４６を介してトラックホールド回路２１に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１４から出力する。【００４７】
第４階層Ｋ４のトラックホールド回路２２は、タイミングコントローラ６０から供給される第４の周波数の下部の一方の第４クロック信号に基づいて動作（トラックホールド）する。下部の一方の第４クロック信号は、クロック信号入力端子ＣＬＫ１２からクロックバッファ４７を介してトラックホールド回路２２に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１５から出力する。【００４８】
第４階層Ｋ４のトラックホールド回路２３は、タイミングコントローラ６０から供給される第４の周波数の下部の他方の第４クロック信号に基づいて動作（トラックホールド）する。下部の他方の第４クロック信号は、クロック信号入力端子ＣＬＫ１３からクロックバッファ４８を介してトラックホールド回路２３に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１６から出力する。【００４９】
第４階層Ｋ４のトラックホールド回路２４は、タイミングコントローラ６０から供給される第４の周波数の最下部の一方の第４クロック信号に基づいて動作（トラックホールド）する。最下部の一方の第４クロック信号は、クロック信号入力端子ＣＬＫ１４からクロックバッファ４９を介してトラックホールド回路２４に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１７から出力する。【００５０】
第４階層Ｋ４のトラックホールド回路２５は、タイミングコントローラ６０から供給される第４の周波数の最下部の他方の第４クロック信号に基づいて動作（トラックホールド）する。最下部の他方の第４クロック信号は、クロック信号入力端子ＣＬＫ１５からクロックバッファ５０を介してトラックホールド回路２５に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１８から出力する。【００５１】
ここで、第４階層Ｋ４内においてトラックホールド回路１８とトラックホールド回路１９とトラックホールド回路２０とトラックホールド回路２１とトラックホールド回路２２とトラックホールド回路２３とトラックホールド回路２４とトラックホールド回路２５とをタイムインタリーブ方式で動作させるために、最上部の一方の第４クロック信号と最上部の他方の第４クロック信号とは、第４の周波数での周期において位相が例えば（π／４）ずれている。
又、最上部の一方の第４クロック信号と上部の一方の第４クロック信号とは、第４の周波数での周期において位相が例えば（π／２）ずれている。
更に、最上部の一方の第４クロック信号と上部の他方の第４クロック信号とは、第４の周波数での周期において位相が例えば（３π／４）ずれている。
又更に、最上部の一方の第４クロック信号と下部の一方の第４クロック信号とは、第４の周波数での周期において位相が例えば（π）ずれている。
更に又、最上部の一方の第４クロック信号と下部の他方の第４クロック信号とは、第４の周波数での周期において位相が例えば（５π／４）ずれている。
又、最上部の一方の第４クロック信号と最下部の一方の第４クロック信号とは、第４の周波数での周期において位相が例えば（３π／２）ずれている。
更に、最上部の一方の第４クロック信号と最下部の他方の第４クロック信号とは、第４の周波数での周期において位相が例えば（７π／４）ずれている。【００５２】
ここで、本実施の形態のトラックホールド回路モジュールは、アナログ信号のアナログ値をトラックホールド可能なトラックホールド回路を階層的ツリー構造に形成することができる。
又、制御信号生成モジュールは、前記階層的ツリー構造における前記各トラックホールド回路に動作制御信号を各々供給する。
前記階層的ツリー構造は、前記アナログ信号が入力される入力側の第１階層より最終出力側の最終階層へ向けて階層が重なるに従い、前記各階層毎の前記トラックホールド回路の個数が段階的に変化（例えば増加）する構造である。
又、前記制御信号生成モジュールは、前記各階層毎に前記各トラックホールド回路が異なる周波数で動作するように前記動作制御信号を制御する第１制御機能を備えてよい。
更に、前記制御信号生成モジュールは、前記階層内の前記各トラックホールド回路がタイムインタリーブ動作するように前記動作制御信号を制御する第２制御機能を備えてよい。【００５３】
（動作処理手順について）
（全体の概略動作）
次に、上述のような構成を有する電子回路システムにおける全体の動作処理手順について、図１及び至図３を参照しつつ説明する。【００５４】
本実施の形態に係るトラックホールドを行うための全体の動作処理手順は、アナログ信号のアナログ値をトラックホールド可能なトラックホールド回路により構成された階層的ツリー構造を有するトラックホールド回路モジュールと、前記各トラックホールド回路に動作制御信号を各々供給する制御信号生成モジュールと、を備えた電子回路システムにあって、前記各トラックホールド回路を動作制御するものを対象とすることができる。【００５５】
本実施の形態に係るトラックホールド回路モジュールにおける全体の動作処理手順は、基本的手順として、電子回路システムにあって制御信号生成手段として機能する制御信号生成モジュールが、
前記階層的ツリー構造における入力側の第１階層より前記アナログ信号を入力し（階層的ツリー構造入力ステップ）、
前記階層的ツリー構造における最終出力側の最終階層へ向けて階層が重なるに従い段階的に個数が変化（例えば増大）する前記各トラックホールド回路を、前記各階層で異なる周波数で各々動作させるために、前記各トラックホールド回路に各々供給する動作制御信号の各周波数を設定制御し（周波数設定制御ステップ）、
前記階層内の前記各トラックホールド回路をタイムインタリーブ動作させるために、前記個数に応じた各動作制御信号を生成制御し（動作制御信号生成制御ステップ）、
前記階層的ツリー構造における前記最終階層の前記各トラックホールド回路の各々の出力端子からアナログ値を各々出力する（階層的ツリー構造出力ステップ）、
ことができる。【００５６】
（詳細動作）
以下、これを詳述する。
（第１階層Ｋ１での動作）
本実施の形態では、図１に示すように、アナログ信号入力端子Ｓｉｎに入力されたアナログ信号は、第１階層Ｋ１（第１段目）に構成されたトラックホールド回路（ＴＨＡ）１１によって、クロック信号入力端子ＣＬＫ１から入力されクロックバッファ１６を介して入力されるフルレートクロック（第１の周波数）のクロック信号（第１クロック信号）に基づいてトラックホールドする。
この際、アナログ信号入力端子Ｓｉｎに入力されるアナログ信号と、クロック信号入力端子ＣＬＫ１に入力される信号（第１クロック信号：図３に示す「ＣＬＫ１」に対応する信号）との関係は、例えば図３に示すタイミングチャートのようになる。【００５７】
図１に説明を戻すと、トラックホールド回路１１の出力は、２つに分岐され、第２階層Ｋ２（第２段目）に構成されたインターリーブ動作するトラックホールド回路（ＴＨＡ）１２、１３の入力へそれぞれ入力される。【００５８】
（第２階層Ｋ２での動作）
第２階層Ｋ２（第２段目）のトラックホールド回路（ＴＨＡ）１２、１３では、第１階層Ｋ１（第１段目）でホールドされた信号、２ホールド分を２つのトラックホールド回路（ＴＨＡ）１２、１３で交互にトラックホールドする。
すなわち、同一階層のトラックホールド回路（ＴＨＡ）１２、１３は、タイムインターリーブ動作する。【００５９】
タイムインターリーブ動作の際に、トラックホールド回路１２は、クロック信号入力端子ＣＬＫ２からクロックバッファ３７を介して入力されるフルレートクロック（第１の周波数）とは異なる周期（第２の周波数）のクロック信号（一方の第２クロック信号）に基づいて第１階層Ｋ１でホールドされた信号をトラックホールドする。
トラックホールド回路１３は、クロック信号入力端子ＣＬＫ３からクロックバッファ３８を介して入力されるフルレートクロック（第１の周波数）とは異なる周期（第２の周波数）のクロック信号（他方の第２クロック信号）に基づいて第１階層Ｋ１でホールドされた信号をトラックホールドする。【００６０】
この時、クロック信号入力端子ＣＬＫ２とクロック信号入力端子３とへ各々入力される一方の第２クロック信号と他方の第２クロック信号とは、図３に示すクロック信号（一方の第２クロック信号：図３に示す「ＣＬＫ２」に対応する信号、他方の第２クロック信号：図３に示す「ＣＬＫ３」に対応する信号、）のように、位相をずらしている。
これにより、図３に示す第１クロック信号（「ＣＬＫ１」に対応する信号）の２ホールド分（２周期分）に対応する期間に、トラックホールド回路１２、１３のタイムインターリーブ動作により、一方の第２クロック信号（「ＣＬＫ２」に対応する信号）によるトラックホールド、他方の第２クロック信号（「ＣＬＫ３」に対応する信号）によるトラックホールドのいずれかが終了するようにする。【００６１】
図１に説明を戻すと、トラックホールド回路（ＴＨＡ）１２の出力は、さらに２分岐され、第３階層Ｋ３（第３段目）に構成されたトラックホールド回路（ＴＨＡ）１４、１５の入力へそれぞれ入力される。
同様に、トラックホールド回路（ＴＨＡ）１３の出力は、さらに２分岐され、第３階層Ｋ３（第３段目）に構成されたトラックホールド回路（ＴＨＡ）１６、１７の入力へそれぞれ入力される。
つまり、第２階層Ｋ２からは計４系統出力され、第３階層Ｋ３に構成されたトラックホールド回路（ＴＨＡ）１４、１５、１６、１７へ各々入力される。【００６２】
（第３階層Ｋ３での動作）
第３階層Ｋ３（第３段目）のトラックホールド回路（ＴＨＡ）１４、１５、１６、１７では、第２階層Ｋ２（第２段目）でホールドされた４系統の信号、計４ホールド分を４つのトラックホールド回路（ＴＨＡ）１４、１５、１６、１７で順次トラックホールドする。
すなわち、同一階層のトラックホールド回路（ＴＨＡ）１４、１５、１６、１７は、タイムインターリーブ動作する。【００６３】
タイムインターリーブ動作の際に、トラックホールド回路１４は、クロック信号入力端子ＣＬＫ４からクロックバッファ３９を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、かつ前記第２の周波数とも異なる周期（第３の周波数）のクロック信号（上部の一方の第３クロック信号）に基づいて第２階層Ｋ２でホールドされた信号をトラックホールドする。
トラックホールド回路１５は、クロック信号入力端子ＣＬＫ５からクロックバッファ４０を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、かつ前記第２の周波数とも異なる周期（第３の周波数）のクロック信号（上部の他方の第３クロック信号）に基づいて第２階層Ｋ２でホールドされた信号をトラックホールドする。
トラックホールド回路１６は、クロック信号入力端子ＣＬＫ６からクロックバッファ４１を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、かつ前記第２の周波数とも異なる周期（第３の周波数）のクロック信号（下部の一方の第３クロック信号）に基づいて第２階層Ｋ２でホールドされた信号をトラックホールドする。
トラックホールド回路１７は、クロック信号入力端子ＣＬＫ７からクロックバッファ４２を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、かつ前記第２の周波数とも異なる周期（第３の周波数）のクロック信号（下部の他方の第３クロック信号）に基づいて第２階層Ｋ２でホールドされた信号をトラックホールドする。【００６４】
この時、クロック信号入力端子ＣＬＫ４、ＣＬＫ５、ＣＬＫ６、ＣＬＫ７へ各々入力される上部の一方の第３クロック信号、上部の他方の第３クロック信号、下部の一方の第３クロック信号、下部の他方の第３クロック信号は、図３に示すクロック信号（上部の一方の第３クロック信号：図３に示す「ＣＬＫ４」に対応する信号、上部の他方の第３クロック信号：図３に示す「ＣＬＫ５」に対応する信号、下部の一方の第３クロック信号：図３に示す「ＣＬＫ６」に対応する信号、下部の他方の第３クロック信号：図３に示す「ＣＬＫ７」に対応する信号）のように、位相をずらしている。
これにより、図３に示す第２クロック信号（「ＣＬＫ２」、「ＣＬＫ３」に対応する信号）の２ホールド分（２周期分）に対応する期間であって、第１クロック信号（「ＣＬＫ１」に対応する信号）の４ホールド分（４周期分）に対応する期間に、トラックホールド回路１４、１５、１６、１７のタイムインターリーブ動作により、上部の一方の第３クロック信号（「ＣＬＫ４」に対応する信号）によるトラックホールド、上部の他方の第３クロック信号（「ＣＬＫ５」に対応する信号）によるトラックホールド、下部の一方の第３クロック信号（「ＣＬＫ６」に対応する信号）によるトラックホールド、下部の他方の第３クロック信号（「ＣＬＫ７」に対応する信号）によるトラックホールド、のいずれかが終了するようにする。【００６５】
図１に説明を戻すと、上部の一方のトラックホールド回路（ＴＨＡ）１４の出力は、さらに２分岐され、第４階層Ｋ４（第４段目）に構成されたトラックホールド回路（ＴＨＡ）１８、１９の入力へそれぞれ入力される。
同様に、上部の他方のトラックホールド回路（ＴＨＡ）１５の出力は、さらに２分岐され、第４階層Ｋ４（第４段目）に構成されたトラックホールド回路（ＴＨＡ）２０、２１の入力へそれぞれ入力される。
又、下部の一方のトラックホールド回路（ＴＨＡ）１６の出力は、さらに２分岐され、第４階層Ｋ４（第４段目）に構成されたトラックホールド回路（ＴＨＡ）２２、２３の入力へそれぞれ入力される。
同様に、下部の他方のトラックホールド回路（ＴＨＡ）１７の出力は、さらに２分岐され、第４階層Ｋ４（第４段目）に構成されたトラックホールド回路（ＴＨＡ）２４、２５の入力へそれぞれ入力される。
つまり、第３階層Ｋ３からは計８系統出力され、第４階層Ｋ４に構成されたトラックホールド回路（ＴＨＡ）１８、１９、２０、２１、２２、２３、２４、２５へ各々入力される。【００６６】
（第４階層Ｋ４での動作）
第４階層Ｋ４（第４段目）のトラックホールド回路（ＴＨＡ）１８、１９、２０、２１、２２、２３、２４、２５では、第３階層Ｋ３（第３段目）でホールドされた８系統の信号、計８ホールド分を８つのトラックホールド回路１８、１９、２０、２１、２２、２３、２４、２５で順次トラックホールドする。
すなわち、同一階層のトラックホールド回路（ＴＨＡ）１８、１９、２０、２１、２２、２３、２４、２５は、タイムインターリーブ動作する。【００６７】
タイムインターリーブ動作の際に、最上部の一方のトラックホールド回路１８は、クロック信号入力端子ＣＬＫ８からクロックバッファ４３を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（最上部の一方の第４クロック信号）に基づいて第３階層Ｋ３のトラックホールド回路１４でホールドされた信号をトラックホールドする。
最上部の他方のトラックホールド回路１９は、クロック信号入力端子ＣＬＫ９からクロックバッファ４４を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（最上部の他方の第４クロック信号）に基づいて第３階層Ｋ３のトラックホールド回路１４でホールドされた信号をトラックホールドする。【００６８】
上部の一方のトラックホールド回路２０は、クロック信号入力端子ＣＬＫ１０からクロックバッファ４５を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（上部の一方の第４クロック信号）に基づいて第３階層Ｋ３のトラックホールド回路１５でホールドされた信号をトラックホールドする。
上部の他方のトラックホールド回路２１は、クロック信号入力端子ＣＬＫ１１からクロックバッファ４６を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（下部の一方の第４クロック信号）に基づいて第３階層Ｋ３のトラックホールド回路１５でホールドされた信号をトラックホールドする。【００６９】
下部の一方のトラックホールド回路２２は、クロック信号入力端子ＣＬＫ１２からクロックバッファ４７を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（下部の一方の第４クロック信号）に基づいて第３階層Ｋ３のトラックホールド回路１６でホールドされた信号をトラックホールドする。
下部の他方のトラックホールド回路２３は、クロック信号入力端子ＣＬＫ１３からクロックバッファ４８を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（下部の他方の第４クロック信号）に基づいて第３階層Ｋ３のトラックホールド回路１６でホールドされた信号をトラックホールドする。【００７０】
最下部の一方のトラックホールド回路２４は、クロック信号入力端子ＣＬＫ１４からクロックバッファ４９を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（最下部の一方の第４クロック信号）に基づいて第３階層Ｋ３のトラックホールド回路１７でホールドされた信号をトラックホールドする。
最下部の他方のトラックホールド回路２５は、クロック信号入力端子ＣＬＫ１５からクロックバッファ５０を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（最下部の他方の第４クロック信号）に基づいて第３階層Ｋ３のトラックホールド回路１７でホールドされた信号をトラックホールドする。【００７１】
この時、クロック信号入力端子ＣＬＫ８、ＣＬＫ９、ＣＬＫ１０、ＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１３、ＣＬＫ１４、ＣＬＫ１５へ各々入力される最上部の一方の第４クロック信号、最上部の他方の第４クロック信号、上部の一方の第４クロック信号、上部の他方の第４クロック信号、下部の一方の第４クロック信号、下部の他方の第４クロック信号、最下部の一方の第４クロック信号、最下部の他方の第４クロック信号は、図３に示すクロック信号（最上部の一方の第４クロック信号：図３に示す「ＣＬＫ８」に対応する信号、最上部の他方の第４クロック信号：図３に示す「ＣＬＫ９」に対応する信号、上部の一方の第４クロック信号：図３に示す「ＣＬＫ１０」に対応する信号、上部の他方の第４クロック信号：図３に示す「ＣＬＫ１１」に対応する信号、下部の一方の第４クロック信号：図３に示す「ＣＬＫ１２」に対応する信号、下部の他方の第４クロック信号：図３に示す「ＣＬＫ１３」に対応する信号、最下部の一方の第４クロック信号：図３に示す「ＣＬＫ１４」に対応する信号、最下部の他方の第４クロック信号：図３に示す「ＣＬＫ１５」に対応する信号）のように、位相をずらしている。
これにより、図３に示す第３クロック信号（「ＣＬＫ４」、「ＣＬＫ５」、「ＣＬＫ６」、「ＣＬＫ７」に対応する信号）の２ホールド分（２周期分）に対応する期間であって、第２クロック信号（「ＣＬＫ２」、「ＣＬＫ３」に対応する信号）の４ホールド分（４周期分）に対応する期間であり、第１クロック信号（「ＣＬＫ１」に対応する信号）の８ホールド分（８周期分）に対応する期間に、トラックホールド回路１８、１９、２０、２１、２２、２３、２４、２５のタイムインターリーブ動作により、最上部の一方の第４クロック信号（「ＣＬＫ８」に対応する信号）によるトラックホールド、最上部の他方の第４クロック信号（「ＣＬＫ９」に対応する信号）によるトラックホールド、上部の一方の第４クロック信号（「ＣＬＫ１０」に対応する信号）によるトラックホールド、上部の他方の第４クロック信号（「ＣＬＫ１１」に対応する信号）によるトラックホールド、下部の一方の第４クロック信号（「ＣＬＫ１２」に対応する信号）によるトラックホールド、下部の他方の第４クロック信号（「ＣＬＫ１３」に対応する信号）によるトラックホールド、最下部の一方の第４クロック信号（「ＣＬＫ１４」に対応する信号）によるトラックホールド、最下部の他方の第４クロック信号（「ＣＬＫ１５」に対応する信号）によるトラックホールド、のいずれかが終了するようにする。【００７２】
図１に説明を戻すと、第４階層Ｋ４からは計１６系統出力される。
つまり、第４階層Ｋ４に構成されたトラックホールド回路（ＴＨＡ）１８、１９、２０、２１、２２、２３、２４、２５からは、８つの異なる位相でトラックホールドされた、８つの異なるアナログ値情報をもった信号が出力端子Ｓｏｕｔ１１、Ｓｏｕｔ１２、Ｓｏｕｔ１３、Ｓｏｕｔ１４、Ｓｏｕｔ１５、Ｓｏｕｔ１６、Ｓｏｕｔ１７、Ｓｏｕｔ１８から出力される。【００７３】
ここで、本実施の形態では、階層的ツリー構造が４層（４段）で形成した場合を示したが、必ずしも４層である必要はなく、必要な分解能に応じて層数（段数）を増やすことや、各層（各段）の分岐数を増やすことにより出力数は変えられる。    【００７４】
以上のように本実施の形態によれば、タイムインタリーブ式トラックホールド回路は、トラックホールド回路をツリー構造に構成することにより、各段で必要となる消費電力は高効率化でき、全体の消費電力を考慮すると関連技術のタイムインタリーブ式トラックホールド回路に比べ、消費電力は抑えることができる。【００７５】
すなわち、階層的ツリー構造に構成した場合、各階層毎に供給するクロック信号の周波数を例えば順次下げていき、段数を重ねるごとに、各系統の信号の周波数成分は低速化され、所望の数の出力を得る。
この構成のように枝分かれするごとに順次、例えば処理する信号レートを下げていくことにより、各段で必要となるトラックホールド回路の消費電力は抑えることができ、結果タイムインタリーブ式を実施するトラックホールド回路の消費電力は低減できる。
また、省電力化と、スキューのタイミング調整を容易にすることである。【００７６】
ここで、図２に示すブロック図における一部の各ブロック（例えば制御信号生成モジュール）は、コンピュータにより実行可能なプログラムにより機能化された状態を示すソフトウエアモジュール構成であってもよい。【００７７】
すなわち、物理的構成は例えば一又は複数のＣＰＵ（或いは一又は複数のＣＰＵと一又は複数のメモリ）等ではあるが、各部（回路・手段）によるソフトウエア構成は、プログラムの制御によってＣＰＵが発揮する複数の機能を、それぞれ複数の部（手段）による構成要素として表現したものである。【００７８】
ＣＰＵがプログラムによって実行されている動的状態（プログラムを構成する各手順を実行している状態）を機能表現した場合、ＣＰＵ内に各部（手段）が構成されることになる。プログラムが実行されていない静的状態にあっては、各手段の構成を実現するプログラム全体（或いは各手段の構成に含まれるプログラム各部）は、メモリなどの記憶領域に記憶されている。【００７９】
以上に示した各部（手段）は、プログラムにより機能化されたコンピュータをプログラムの機能と共に実現し得るように構成しても、また、固有のハードウエアにより恒久的に機能化された複数の電子回路ブロックからなる装置で構成してもよい。したがって、これらの機能ブロックがハードウェアのみ、ソフトウェアのみ、またはそれらの組合せによっていろいろな形で実現でき、いずれかに限定されるものではない。【００８０】
［第２の実施の形態］
次に、本発明にかかる第２の実施の形態について説明する。以下には、前記第１の実施の形態の実質的に同様の構成に関しては説明を省略し、異なる部分についてのみ述べる。【００８１】
上述の第１の実施の形態では、第１クロック信号（ＣＬＫ１に入力されるクロック信号）、第２クロック信号（ＣＬＫ２、ＣＬＫ３に入力されるクロック信号）、第３クロック信号（ＣＬＫ４、ＣＬＫ５、ＣＬＫ６、ＣＬＫ７に入力されるクロック信号）、第４クロック信号（ＣＬＫ８、ＣＬＫ９、ＣＬＫ１０、ＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１３、ＣＬＫ１４、ＣＬＫ１５に入力されるクロック信号）をそれぞれ異なる周波数（周期）とした。
これに対して、本実施の形態では、第２クロック信号の第２の周波数は、第１クロック信号の第１の周波数より低い周波数（周期が長い）とすることができる。
又、第３クロック信号の第３の周波数は、第２クロック信号の第２の周波数より低い周波数（周期が長い）とすることができる。  
更に、第４クロック信号の第４の周波数は、第３クロック信号の第３の周波数より低い周波数（周期が長い）とすることができる。  【００８２】
具体的には、前記第１の実施の形態と同様の図１を用いて説明すると、トラックホールド回路１２、１３では、クロック信号入力端子ＣＬＫ２、ＣＬＫ３からクロックバッファ３７、３８を介して入力されるフルレートクロックより周期の長い信号に基づいてトラックホールドする。
トラックホールド回路１４、１５、１６、１７では、クロック信号入力端子ＣＬＫ４、ＣＬＫ５、ＣＬＫ６、ＣＬＫ７からクロックバッファ３９、４０、４１、４２を介して入力される信号であって、トラックホールド回路１２、１３へ入力されたクロックより周期の長い信号に基づいてトラックホールドする。
トラックホールド回路１８、１９、２０、２１、２２、２３、２４、２５では、クロック信号入力端子ＣＬＫ８、ＣＬＫ９、ＣＬＫ１０、ＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１３、ＣＬＫ１４、ＣＬＫ１５からクロックバッファ４３、４４、４５、４６、４７、４８、４９、５０を介して入力される信号であって、トラックホールド回路１４、１５、１６、１７へ入力されたクロックより周期の長い信号に基づいてトラックホールドする。【００８３】
ここで、前記制御信号生成モジュールは、前記各階層毎に前記各トラックホールド回路が異なる周波数で動作するように前記動作制御信号を制御する第１制御機能を備えてよい。この場合、前記第１制御機能は、前記第１階層より前記最終階層へ向けて階層が重なるに従い、前記周波数を順次下げるように前記動作制御信号を制御する機能を備えてよい。【００８４】
また、動作制御手順では、電子回路システムにあって制御信号生成手段として機能する制御信号生成モジュールが、前記各周波数を設定制御するに際しては、前記第１階層より前記最終階層へ向けて階層が重なるに従い、前記周波数を順次下げるように設定制御することができる。【００８５】
以上のように本第２の実施の形態によっても、前記第１の実施の形態と同様の作用効果を奏しながらも、さらなる低消費電力化を図ることもできる。【００８６】
すなわち、本発明の一実施形態に係るトラックホールド回路モジュールは、アナログ信号入力端から入力した信号はトラックホールド回路へ入力し、その出力は任意の分岐数を有し、次の階層（段）のトラックホールド回路群へ出力され、アナログ信号入力端を根とした複数階層（段）のトラックホールド回路からなるツリー構造化とし、各階層毎に供給するクロック信号の周波数を順次下げていき、階層（段数）を重ねるごとに、各系統の信号の周波数成分は低速化され、所望の数の出力を得る。【００８７】
この構成のように、枝分かれするごとに順次、処理する信号レートを下げていくことにより、各段で必要となるトラックホールド回路の消費電力は抑えることができ、結果タイムインタリーブ方式を実施するトラックホールド回路の消費電力は低減できる。【００８８】
前述した効果を更に詳しく述べれば、例えば、トラックホールド回路単体に必要とされる処理する信号レートに比例し、消費電力も同じように半分になると仮定した場合、次のような結果となる。ここでは、第１階層（初段）のトラックホールド回路の消費電力を２ｍＷとした場合とする：
関連技術  ２ｍＷ＋（１ｍＷ×８）＝１０ｍＷ
新規  ２ｍＷ＋（１ｍＷ×２）＋（０．５ｍＷ×４）＋（０．２５ｍＷ×８）＝８ｍＷ【００８９】
前述した省電力化の効果に加え、２段目のトラックホールド回路では関連技術の様に、８相のクロック信号は不必要となり、２相のクロック信号のみ必要であるため、クロックの位相調整が容易になる。
これにより、スキューのタイミング調整が容易になる効果もある（図３）。さらに、クロックの立ち上がり時間に余裕が出てくるため、クロックバッファの消費電力を低減することが可能である。【００９０】
その他の構成およびその他のステップないしは機能並びにその作用効果については、前述した実施の形態の場合と同一となっている。また、上記の説明において、上述した各ステップの動作内容及び各部の構成要素並びにそれらによる各機能をプログラム化（ソフトウエアプログラム）し、コンピュータに実行させてもよい。【００９１】
［第３の実施の形態］
次に、本発明にかかる第３の実施の形態について、図４に基づいて説明する。以下には、前記第１の実施の形態の実質的に同様の構成に関しては説明を省略し、異なる部分についてのみ述べる。図４は、本発明の第３の実施の形態による電子回路システムにおけるトラックホールド回路モジュールの詳細構成の一例を示す回路図である。【００９２】
本第３の実施の形態では、第１階層を２個のトラックホールド回路で構成し、第２階層を４個のトラックホールド回路、第３階層を８個のトラックホールド回路で構成している点が前記第１の実施の形態と異なる。【００９３】
具体的には、図４に示すように、本実施の形態のトラックホールド回路モジュール１１０は、階層的ツリー構造（枝分かれ構造）を有し、階層的ツリー構造は、第１階層Ｋ１、第２階層Ｋ２、第３階層Ｋ３の３段の階層構造を有する。【００９４】
又、トラックホールド回路モジュール１１０は、１つのアナログ信号入力端子Ｓｉｎと、第１階層（第１段）Ｋ１に構成され第２の周波数で動作する２個のトラックホールド回路（ＴＨＡ）１２〜１３と、第２階層（第２段）Ｋ２に構成され第３の周波数で動作する４個のトラックホールド回路（ＴＨＡ）１４〜１７と、第３階層（第３段）Ｋ３に構成され第４の周波数で動作する８個のトラックホールド回路（ＴＨＡ）１８〜２５と、トラックホールドした信号の出力端子Ｓｏｕｔ１１〜Ｓｏｕｔ１８と、クロック信号一時保持部としてのクロックバッファ３６〜５０と、クロック信号入力端子ＣＬＫ１〜ＣＬＫ１５と、を含む。【００９５】
トラックホールド回路モジュール１０は、階層的ツリー構造が各階層で上下対称に形成され、各階層でタイムインタリーブ方式で動作可能となっている。
階層的ツリー構造は、アナログ信号入力端子Ｓｉｎを根として、第１分岐点にて分岐数「２」にて分岐して各第１階層用枝により第１階層Ｋ１を構成する。
又、階層的ツリー構造は、一方の第１階層用枝から上部第２分岐点にて分岐数「２」にて分岐して各上部第２階層用枝により第２階層Ｋ２の一部を構成する。同様に、階層的ツリー構造は、他方の第１階層用枝から下部第２分岐点にて分岐数「２」にて分岐して各下部第２階層用枝により第２階層Ｋ２の一部を構成する。
更に、階層的ツリー構造は、一方の上部第２階層用枝から最上部第３分岐点にて分岐数「２」にて分岐して各最上部第３階層用枝により第３階層Ｋ３の一部を構成する。同様に、階層的ツリー構造は、他方の上部第２階層用枝から上部第３分岐点にて分岐数「２」にて分岐して各上部第３階層用枝により第３階層Ｋ３の一部を構成する。同様に、階層的ツリー構造は、一方の下部第２階層用枝から下部第３分岐点にて分岐数「２」にて分岐して各下部第３階層用枝により第３階層Ｋ３の一部を構成する。同様に、階層的ツリー構造は、他方の下部第２階層用枝から最下部第３分岐点にて分岐数「２」にて分岐して各最下部第３階層用枝により第３階層Ｋ３の一部を構成する。【００９６】
本実施の形態では、第２の周波数、第３の周波数、第４の周波数は、それぞれ異なるものとする。又、前記第１の実施の形態のように第１の周波数（フルレートクロック）で動作する回路がない。【００９７】
第１階層Ｋ１のトラックホールド回路１２は、タイミングコントローラ１６０から供給される第２の周波数の一方の第２クロック信号に基づいて動作（トラックホールド）する。一方の第２クロック信号は、クロック信号入力端子ＣＬＫ２からクロックバッファ３７を介してトラックホールド回路１２に入力する。【００９８】
第１階層Ｋ１のトラックホールド回路１３は、タイミングコントローラ１６０から供給される第２の周波数の他方の第２クロック信号に基づいて動作（トラックホールド）する。他方の第２クロック信号は、クロック信号入力端子ＣＬＫ３からクロックバッファ３８を介してトラックホールド回路１３に入力する。
ここで、第２階層Ｋ２内においてトラックホールド回路１２とトラックホールド回路１３とをタイムインタリーブ方式で動作させるために、一方の第２クロック信号と他方の第２クロック信号とは、第２の周波数での周期において位相が例えばπずれている。【００９９】
第２階層Ｋ２のトラックホールド回路１４は、タイミングコントローラ１６０から供給される第３の周波数の上部の一方の第３クロック信号に基づいて動作（トラックホールド）する。上部の一方の第３クロック信号は、クロック信号入力端子ＣＬＫ４からクロックバッファ３９を介してトラックホールド回路１４に入力する。【０１００】
第２階層Ｋ２のトラックホールド回路１５は、タイミングコントローラ１６０から供給される第３の周波数の上部の他方の第３クロック信号に基づいて動作（トラックホールド）する。上部の他方の第３クロック信号は、クロック信号入力端子ＣＬＫ５からクロックバッファ４０を介してトラックホールド回路１５に入力する。【０１０１】
第２階層Ｋ２のトラックホールド回路１６は、タイミングコントローラ１６０から供給される第３の周波数の下部の一方の第３クロック信号に基づいて動作（トラックホールド）する。下部の一方の第３クロック信号は、クロック信号入力端子ＣＬＫ６からクロックバッファ４１を介してトラックホールド回路１６に入力する。【０１０２】
第２階層Ｋ２のトラックホールド回路１７は、タイミングコントローラ１６０から供給される第３の周波数の下部の他方の第３クロック信号に基づいて動作（トラックホールド）する。下部の他方の第３クロック信号は、クロック信号入力端子ＣＬＫ７からクロックバッファ４２を介してトラックホールド回路１７に入力する。【０１０３】
ここで、第２階層Ｋ２内においてトラックホールド回路１４とトラックホールド回路１５とトラックホールド回路１６とトラックホールド回路１７とをタイムインタリーブ方式で動作させるために、上部の一方の第３クロック信号と上部の他方の第３クロック信号とは、第３の周波数での周期において位相が例えば（π／２）ずれている。
又、上部の一方の第３クロック信号と下部の一方の第３クロック信号とは、第３の周波数での周期において位相が例えば（π）ずれている。
更に、上部の一方の第３クロック信号と下部の他方の第３クロック信号とは、第３の周波数での周期において位相が例えば（３π／２）ずれている。【０１０４】
第３階層Ｋ３のトラックホールド回路１８は、タイミングコントローラ１６０から供給される第４の周波数の最上部の一方の第４クロック信号に基づいて動作（トラックホールド）する。最上部の一方の第４クロック信号は、クロック信号入力端子ＣＬＫ８からクロックバッファ４３を介してトラックホールド回路１８に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１１から出力する。【０１０５】
第３階層Ｋ３のトラックホールド回路１９は、タイミングコントローラ１６０から供給される第４の周波数の最上部の他方の第４クロック信号に基づいて動作（トラックホールド）する。最上部の他方の第４クロック信号は、クロック信号入力端子ＣＬＫ９からクロックバッファ４４を介してトラックホールド回路１９に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１２から出力する。【０１０６】
第３階層Ｋ３のトラックホールド回路２０は、タイミングコントローラ１６０から供給される第４の周波数の上部の一方の第４クロック信号に基づいて動作（トラックホールド）する。上部の一方の第４クロック信号は、クロック信号入力端子ＣＬＫ１０からクロックバッファ４５を介してトラックホールド回路２０に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１３から出力する。【０１０７】
第３階層Ｋ３のトラックホールド回路２１は、タイミングコントローラ１６０から供給される第４の周波数の上部の他方の第４クロック信号に基づいて動作（トラックホールド）する。上部の他方の第４クロック信号は、クロック信号入力端子ＣＬＫ１１からクロックバッファ４６を介してトラックホールド回路２１に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１４から出力する。【０１０８】
第３階層Ｋ３のトラックホールド回路２２は、タイミングコントローラ１６０から供給される第４の周波数の下部の一方の第４クロック信号に基づいて動作（トラックホールド）する。下部の一方の第４クロック信号は、クロック信号入力端子ＣＬＫ１２からクロックバッファ４７を介してトラックホールド回路２２に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１５から出力する。【０１０９】
第３階層Ｋ３のトラックホールド回路２３は、タイミングコントローラ１６０から供給される第４の周波数の下部の他方の第４クロック信号に基づいて動作（トラックホールド）する。下部の他方の第４クロック信号は、クロック信号入力端子ＣＬＫ１３からクロックバッファ４８を介してトラックホールド回路２３に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１６から出力する。【０１１０】
第３階層Ｋ３のトラックホールド回路２４は、タイミングコントローラ１６０から供給される第４の周波数の最下部の一方の第４クロック信号に基づいて動作（トラックホールド）する。最下部の一方の第４クロック信号は、クロック信号入力端子ＣＬＫ１４からクロックバッファ４９を介してトラックホールド回路２４に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１７から出力する。【０１１１】
第３階層Ｋ３のトラックホールド回路２５は、タイミングコントローラ１６０から供給される第４の周波数の最下部の他方の第４クロック信号に基づいて動作（トラックホールド）する。最下部の他方の第４クロック信号は、クロック信号入力端子ＣＬＫ１５からクロックバッファ５０を介してトラックホールド回路２５に入力する。
トラックホールドされたアナログ値は、出力端子Ｓｏｕｔ１８から出力する。【０１１２】
ここで、第３階層Ｋ３内においてトラックホールド回路１８とトラックホールド回路１９とトラックホールド回路２０とトラックホールド回路２１とトラックホールド回路２２とトラックホールド回路２３とトラックホールド回路２４とトラックホールド回路２５とをタイムインタリーブ方式で動作させるために、最上部の一方の第４クロック信号と最上部の他方の第４クロック信号とは、第４の周波数での周期において位相が例えば（π／４）ずれている。
又、最上部の一方の第４クロック信号と上部の一方の第４クロック信号とは、第４の周波数での周期において位相が例えば（π／２）ずれている。
更に、最上部の一方の第４クロック信号と上部の他方の第４クロック信号とは、第４の周波数での周期において位相が例えば（３π／４）ずれている。
又更に、最上部の一方の第４クロック信号と下部の一方の第４クロック信号とは、第４の周波数での周期において位相が例えば（π）ずれている。
更に又、最上部の一方の第４クロック信号と下部の他方の第４クロック信号とは、第４の周波数での周期において位相が例えば（５π／４）ずれている。
又、最上部の一方の第４クロック信号と最下部の一方の第４クロック信号とは、第４の周波数での周期において位相が例えば（３π／２）ずれている。
更に、最上部の一方の第４クロック信号と最下部の他方の第４クロック信号とは、第４の周波数での周期において位相が例えば（７π／４）ずれている。【０１１３】
ここで、前記階層的ツリー構造は、分岐した少なくとも２個の前記トラックホールド回路を前記第１階層に有し、以降の各階層で前記トラックホールド回路の数が段階的に増加する構造を備えてよい。【０１１４】
（動作制御手順について）
ここで、本実施の形態では、前記階層的ツリー構造は、分岐した少なくとも２個の前記トラックホールド回路を前記第１階層に有し、以降の各階層で前記トラックホールド回路の数が段階的に増加する構造である。
この場合、動作制御手順では、電子回路システムにあって制御信号生成手段として機能する制御信号生成モジュールが、前記各周波数を設定制御するに際しては、
この階層的ツリー構造に応じて設定制御し、前記第１階層においても周波数をフルレートから変更するように設定制御することができる。
更に、動作制御手順では、前記各動作制御信号を生成制御するに際しては、この階層的ツリー構造に応じて生成制御し、前記第１階層においても前記各トラックホールド回路をタイムインタリーブ動作させるために前記各動作制御信号を生成制御することができる。
以下、これを詳述する。【０１１５】
（第１階層Ｋ１での動作）
本実施の形態では、図４に示すように、アナログ信号入力端子Ｓｉｎに入力されたアナログ信号は、２つに分岐され、第１階層Ｋ１（第１段目）に構成されたインターリーブ動作するトラックホールド回路（ＴＨＡ）１２、１３の入力へそれぞれ入力される。
第１階層Ｋ１（第１段目）のトラックホールド回路（ＴＨＡ）１２、１３では、アナログ信号を２つのトラックホールド回路（ＴＨＡ）１２、１３で交互にトラックホールドする。
すなわち、同一階層のトラックホールド回路（ＴＨＡ）１２、１３は、タイムインターリーブ動作する。【０１１６】
タイムインターリーブ動作の際に、トラックホールド回路１２は、クロック信号入力端子ＣＬＫ２からクロックバッファ３７を介して入力されるフルレートクロック（第１の周波数）とは異なる周期（第２の周波数）のクロック信号（一方の第２クロック信号）に基づいてアナログ信号をトラックホールドする。
トラックホールド回路１３は、クロック信号入力端子ＣＬＫ３からクロックバッファ３８を介して入力されるフルレートクロック（第１の周波数）とは異なる周期（第２の周波数）のクロック信号（他方の第２クロック信号）に基づいてアナログ信号をトラックホールドする。【０１１７】
この時、クロック信号入力端子ＣＬＫ２とクロック信号入力端子３とへ各々入力される一方の第２クロック信号と他方の第２クロック信号とは、図３に示すクロック信号（一方の第２クロック信号：図３に示す「ＣＬＫ２」に対応する信号、他方の第２クロック信号：図３に示す「ＣＬＫ３」に対応する信号、）のように、位相をずらしている。
これにより、トラックホールド回路１２、１３のタイムインターリーブ動作により、特定の期間に、一方の第２クロック信号（「ＣＬＫ２」に対応する信号）によるトラックホールド、他方の第２クロック信号（「ＣＬＫ３」に対応する信号）によるトラックホールドのいずれかが終了するようにする。【０１１８】
図４に説明を戻すと、トラックホールド回路（ＴＨＡ）１２の出力は、さらに２分岐され、第２階層Ｋ２（第２段目）に構成されたトラックホールド回路（ＴＨＡ）１４、１５の入力へそれぞれ入力される。
同様に、トラックホールド回路（ＴＨＡ）１３の出力は、さらに２分岐され、第２階層Ｋ２（第２段目）に構成されたトラックホールド回路（ＴＨＡ）１６、１７の入力へそれぞれ入力される。
つまり、第１階層Ｋ１からは計４系統出力され、第２階層Ｋ２に構成されたトラックホールド回路（ＴＨＡ）１４、１５、１６、１７へ各々入力される。【０１１９】
（第２階層Ｋ２での動作）
第２階層Ｋ２（第２段目）のトラックホールド回路（ＴＨＡ）１４、１５、１６、１７では、第１階層Ｋ２（第１段目）でホールドされた４系統の信号、計４ホールド分を４つのトラックホールド回路（ＴＨＡ）１４、１５、１６、１７で順次トラックホールドする。
すなわち、同一階層のトラックホールド回路（ＴＨＡ）１４、１５、１６、１７は、タイムインターリーブ動作する。【０１２０】
タイムインターリーブ動作の際に、トラックホールド回路１４は、クロック信号入力端子ＣＬＫ４からクロックバッファ３９を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、かつ前記第２の周波数とも異なる周期（第３の周波数）のクロック信号（上部の一方の第３クロック信号）に基づいて第１階層Ｋ１でホールドされた信号をトラックホールドする。
トラックホールド回路１５は、クロック信号入力端子ＣＬＫ５からクロックバッファ４０を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、かつ前記第２の周波数とも異なる周期（第３の周波数）のクロック信号（上部の他方の第３クロック信号）に基づいて第１階層Ｋ１でホールドされた信号をトラックホールドする。
トラックホールド回路１６は、クロック信号入力端子ＣＬＫ６からクロックバッファ４１を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、かつ前記第２の周波数とも異なる周期（第３の周波数）のクロック信号（下部の一方の第３クロック信号）に基づいて第１階層Ｋ１でホールドされた信号をトラックホールドする。
トラックホールド回路１７は、クロック信号入力端子ＣＬＫ７からクロックバッファ４２を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、かつ前記第２の周波数とも異なる周期（第３の周波数）のクロック信号（下部の他方の第３クロック信号）に基づいて第１階層Ｋ１でホールドされた信号をトラックホールドする。【０１２１】
この時、クロック信号入力端子ＣＬＫ４、ＣＬＫ５、ＣＬＫ６、ＣＬＫ７へ各々入力される上部の一方の第３クロック信号、上部の他方の第３クロック信号、下部の一方の第３クロック信号、下部の他方の第３クロック信号は、図３に示すクロック信号（上部の一方の第３クロック信号：図３に示す「ＣＬＫ４」に対応する信号、上部の他方の第３クロック信号：図３に示す「ＣＬＫ５」に対応する信号、下部の一方の第３クロック信号：図３に示す「ＣＬＫ６」に対応する信号、下部の他方の第３クロック信号：図３に示す「ＣＬＫ７」に対応する信号）のように、位相をずらしている。
これにより、図３に示す第２クロック信号（「ＣＬＫ２」、「ＣＬＫ３」に対応する信号）の２ホールド分（２周期分）に対応する期間に、トラックホールド回路１４、１５、１６、１７のタイムインターリーブ動作により、上部の一方の第３クロック信号（「ＣＬＫ４」に対応する信号）によるトラックホールド、上部の他方の第３クロック信号（「ＣＬＫ５」に対応する信号）によるトラックホールド、下部の一方の第３クロック信号（「ＣＬＫ６」に対応する信号）によるトラックホールド、下部の他方の第３クロック信号（「ＣＬＫ７」に対応する信号）によるトラックホールド、のいずれかが終了するようにする。【０１２２】
図４に説明を戻すと、上部の一方のトラックホールド回路（ＴＨＡ）１４の出力は、さらに２分岐され、第３階層Ｋ３（第３段目）に構成されたトラックホールド回路（ＴＨＡ）１８、１９の入力へそれぞれ入力される。
同様に、上部の他方のトラックホールド回路（ＴＨＡ）１５の出力は、さらに２分岐され、第３階層Ｋ３（第３段目）に構成されたトラックホールド回路（ＴＨＡ）２０、２１の入力へそれぞれ入力される。
又、下部の一方のトラックホールド回路（ＴＨＡ）１６の出力は、さらに２分岐され、第４階層Ｋ３（第３段目）に構成されたトラックホールド回路（ＴＨＡ）２２、２３の入力へそれぞれ入力される。
同様に、下部の他方のトラックホールド回路（ＴＨＡ）１７の出力は、さらに２分岐され、第３階層Ｋ３（第３段目）に構成されたトラックホールド回路（ＴＨＡ）２４、２５の入力へそれぞれ入力される。
つまり、第２階層Ｋ２からは計８系統出力され、第３階層Ｋ３に構成されたトラックホールド回路（ＴＨＡ）１８、１９、２０、２１、２２、２３、２４、２５へ各々入力される。【０１２３】
（第３階層Ｋ３での動作）
第３階層Ｋ３（第３段目）のトラックホールド回路（ＴＨＡ）１８、１９、２０、２１、２２、２３、２４、２５では、第２階層Ｋ２（第２段目）でホールドされた８系統の信号、計８ホールド分を８つのトラックホールド回路１８、１９、２０、２１、２２、２３、２４、２５で順次トラックホールドする。
すなわち、同一階層のトラックホールド回路（ＴＨＡ）１８、１９、２０、２１、２２、２３、２４、２５は、タイムインターリーブ動作する。【０１２４】
タイムインターリーブ動作の際に、最上部の一方のトラックホールド回路１８は、クロック信号入力端子ＣＬＫ８からクロックバッファ４３を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（最上部の一方の第４クロック信号）に基づいて第２階層Ｋ２のトラックホールド回路１４でホールドされた信号をトラックホールドする。
最上部の他方のトラックホールド回路１９は、クロック信号入力端子ＣＬＫ９からクロックバッファ４４を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（最上部の他方の第４クロック信号）に基づいて第２階層Ｋ２のトラックホールド回路１４でホールドされた信号をトラックホールドする。【０１２５】
上部の一方のトラックホールド回路２０は、クロック信号入力端子ＣＬＫ１０からクロックバッファ４５を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（上部の一方の第４クロック信号）に基づいて第２階層Ｋ２のトラックホールド回路１５でホールドされた信号をトラックホールドする。
上部の他方のトラックホールド回路２１は、クロック信号入力端子ＣＬＫ１１からクロックバッファ４６を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（下部の一方の第４クロック信号）に基づいて第２階層Ｋ２のトラックホールド回路１５でホールドされた信号をトラックホールドする。【０１２６】
下部の一方のトラックホールド回路２２は、クロック信号入力端子ＣＬＫ１２からクロックバッファ４７を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（下部の一方の第４クロック信号）に基づいて第２階層Ｋ２のトラックホールド回路１６でホールドされた信号をトラックホールドする。
下部の他方のトラックホールド回路２３は、クロック信号入力端子ＣＬＫ１３からクロックバッファ４８を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（下部の他方の第４クロック信号）に基づいて第２階層Ｋ２のトラックホールド回路１６でホールドされた信号をトラックホールドする。【０１２７】
最下部の一方のトラックホールド回路２４は、クロック信号入力端子ＣＬＫ１４からクロックバッファ４９を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（最下部の一方の第４クロック信号）に基づいて第２階層Ｋ２のトラックホールド回路１７でホールドされた信号をトラックホールドする。
最下部の他方のトラックホールド回路２５は、クロック信号入力端子ＣＬＫ１５からクロックバッファ５０を介して入力されるフルレートクロック（第１の周波数）とは異なる周期のクロック信号であって、前記第２の周波数とも異なる周期のクロック信号であり、前記第３の周波数とも異なる周期（第４の周波数）のクロック信号（最下部の他方の第４クロック信号）に基づいて第２階層Ｋ２のトラックホールド回路１７でホールドされた信号をトラックホールドする。【０１２８】
この時、クロック信号入力端子ＣＬＫ８、ＣＬＫ９、ＣＬＫ１０、ＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１３、ＣＬＫ１４、ＣＬＫ１５へ各々入力される最上部の一方の第４クロック信号、最上部の他方の第４クロック信号、上部の一方の第４クロック信号、上部の他方の第４クロック信号、下部の一方の第４クロック信号、下部の他方の第４クロック信号、最下部の一方の第４クロック信号、最下部の他方の第４クロック信号は、図３に示すクロック信号（最上部の一方の第４クロック信号：図３に示す「ＣＬＫ８」に対応する信号、最上部の他方の第４クロック信号：図３に示す「ＣＬＫ９」に対応する信号、上部の一方の第４クロック信号：図３に示す「ＣＬＫ１０」に対応する信号、上部の他方の第４クロック信号：図３に示す「ＣＬＫ１１」に対応する信号、下部の一方の第４クロック信号：図３に示す「ＣＬＫ１２」に対応する信号、下部の他方の第４クロック信号：図３に示す「ＣＬＫ１３」に対応する信号、最下部の一方の第４クロック信号：図３に示す「ＣＬＫ１４」に対応する信号、最下部の他方の第４クロック信号：図３に示す「ＣＬＫ１５」に対応する信号）のように、位相をずらしている。
これにより、図３に示す第３クロック信号（「ＣＬＫ４」、「ＣＬＫ５」、「ＣＬＫ６」、「ＣＬＫ７」に対応する信号）の２ホールド分（２周期分）に対応する期間であって、第２クロック信号（「ＣＬＫ２」、「ＣＬＫ３」に対応する信号）の４ホールド分（４周期分）に対応する期間に、トラックホールド回路１８、１９、２０、２１、２２、２３、２４、２５のタイムインターリーブ動作により、最上部の一方の第４クロック信号（「ＣＬＫ８」に対応する信号）によるトラックホールド、最上部の他方の第４クロック信号（「ＣＬＫ９」に対応する信号）によるトラックホールド、上部の一方の第４クロック信号（「ＣＬＫ１０」に対応する信号）によるトラックホールド、上部の他方の第４クロック信号（「ＣＬＫ１１」に対応する信号）によるトラックホールド、下部の一方の第４クロック信号（「ＣＬＫ１２」に対応する信号）によるトラックホールド、下部の他方の第４クロック信号（「ＣＬＫ１３」に対応する信号）によるトラックホールド、最下部の一方の第４クロック信号（「ＣＬＫ１４」に対応する信号）によるトラックホールド、最下部の他方の第４クロック信号（「ＣＬＫ１５」に対応する信号）によるトラックホールド、のいずれかが終了するようにする。【０１２９】
図４に説明を戻すと、第３階層Ｋ３からは計１６系統出力される。
つまり、第３階層Ｋ３に構成されたトラックホールド回路（ＴＨＡ）１８、１９、２０、２１、２２、２３、２４、２５からは、８つの異なる位相でトラックホールドされた、８つの異なるアナログ値情報をもった信号が出力端子Ｓｏｕｔ１１、Ｓｏｕｔ１２、Ｓｏｕｔ１３、Ｓｏｕｔ１４、Ｓｏｕｔ１５、Ｓｏｕｔ１６、Ｓｏｕｔ１７、Ｓｏｕｔ１８から出力される。【０１３０】
ここで、本実施の形態では、階層的ツリー構造が３層（３段）で形成した場合を示したが、必ずしも３層である必要はなく、必要な分解能に応じて層数（段数）を増やすことや、各層（各段）の分岐数を増やすことにより出力数は変えられる。  【０１３１】
以上で説明したように、本第３の実施の形態によると、上記第１の実施の形態と同様の作用効果を奏しながらも、フルレートクロックで動作するトラックホールド回路がないのでさらなる低消費電力化を図ることができる。【０１３２】
その他の構成およびその他のステップないしは機能並びにその作用効果については、前述した実施の形態の場合と同一となっている。また、上記の説明において、上述した各ステップの動作内容及び各部の構成要素並びにそれらによる各機能をプログラム化（ソフトウエアプログラム）し、コンピュータに実行させてもよい。【０１３３】
［第４の実施の形態］
次に、本発明にかかる第４の実施の形態について説明する。以下には、前記第１の実施の形態の実質的に同様の構成に関しては説明を省略し、異なる部分についてのみ述べる。【０１３４】
上述の第３の実施の形態では、第２クロック信号（ＣＬＫ２、ＣＬＫ３に入力されるクロック信号）、第３クロック信号（ＣＬＫ４、ＣＬＫ５、ＣＬＫ６、ＣＬＫ７に入力されるクロック信号）、第４クロック信号（ＣＬＫ８、ＣＬＫ９、ＣＬＫ１０、ＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１３、ＣＬＫ１４、ＣＬＫ１５に入力されるクロック信号）をそれぞれ異なる周波数（周期）とした。
これに対して、本実施の形態では、第２クロック信号の第２の周波数は、フルレートクロックの第１の周波数より低い周波数（周期が長い）とすることができる。
又、第３クロック信号の第３の周波数は、第２クロック信号の第２の周波数より低い周波数（周期が長い）とすることができる。  
更に、第４クロック信号の第４の周波数は、第３クロック信号の第３の周波数より低い周波数（周期が長い）とすることができる。  【０１３５】
具体的には、前記第３の実施の形態と同様の図４を用いて説明すると、トラックホールド回路１２、１３では、クロック信号入力端子ＣＬＫ２、ＣＬＫ３からクロックバッファ３７、３８を介して入力されるフルレートクロックより周期の長い信号に基づいてトラックホールドする。
トラックホールド回路１４、１５、１６、１７では、クロック信号入力端子ＣＬＫ４、ＣＬＫ５、ＣＬＫ６、ＣＬＫ７からクロックバッファ３９、４０、４１、４２を介して入力される信号であって、トラックホールド回路１２、１３へ入力されたクロックより周期の長い信号に基づいてトラックホールドする。
トラックホールド回路１８、１９、２０、２１、２２、２３、２４、２５では、クロック信号入力端子ＣＬＫ８、ＣＬＫ９、ＣＬＫ１０、ＣＬＫ１１、ＣＬＫ１２、ＣＬＫ１３、ＣＬＫ１４、ＣＬＫ１５からクロックバッファ４３、４４、４５、４６、４７、４８、４９、５０を介して入力される信号であって、トラックホールド回路１４、１５、１６、１７へ入力されたクロックより周期の長い信号に基づいてトラックホールドする。【０１３６】
以上のように本第４の実施の形態によっても、前記第３の実施の形態と同様の作用効果を奏しながらも、さらなる低消費電力化を図ることもできる。【０１３７】
その他の構成およびその他のステップないしは機能並びにその作用効果については、前述した実施の形態の場合と同一となっている。また、上記の説明において、上述した各ステップの動作内容及び各部の構成要素並びにそれらによる各機能をプログラム化（ソフトウエアプログラム）し、コンピュータに実行させてもよい。  【０１３８】
[その他の各種変形例]
また、本発明にかかる装置及び方法は、そのいくつかの特定の実施の形態に従って説明してきたが、本発明の主旨および範囲から逸脱することなく本発明の本文に記述した実施の形態に対して種々の変形が可能である。【０１３９】
例えば、上記構成部材の数、位置、形状等は上記実施の形態に限定されず、本発明を実施する上で好適な数、位置、形状等にすることができる。すなわち、上記実施の形態では、トラックホールド回路が１５個で階層が４層、トラックホールド回路が１４個で階層が３層の場合、階層的ツリー構造の分岐（枝分かれ）が２分岐の場合などを示したが、本発明は、これらの個数を制限するものではない。
例えば、最終出力層の回路の個数の半分以下の個数であれば、分岐の仕方は如何なる形態（個数）であってもよい。
具体的には、最終出力が１６個（最終出力層の回路が１６個）の場合、第１階層で１個、４分岐して第２階層で４個、４分岐して第３階層で１６個の階層的ツリー構造であってもよい。
更に、最終出力が１６個（最終出力層の回路が１６個）の場合、第１階層で１個、２分岐して第２階層で２個、２分岐して第３階層で４個、２分岐して第４階層で８個、２分岐して第５階層で１６個の階層的ツリー構造であってもよい。
但し、各階層間で１個から（１６個の半分より多い）９個以上に分岐するのは望ましくない。【０１４０】
又、以上説明した方法は、コンピュータがプログラムを記録媒体から読み込んで実行することによっても実現することが出来る。すなわち、上述のプログラムを、情報記録媒体に記録した構成であってもよい。【０１４１】
また、本発明の一実施形態にいては、アナログ信号のアナログ値をトラックホールド可能なトラックホールド回路により構成された階層的ツリー構造を有するトラックホールド回路モジュールと、前記各トラックホールド回路に動作制御信号を各々供給する制御信号生成モジュールと、を備えた電子回路システムにあって、前記制御信号生成モジュールが備えたコンピュータに諸機能を実現させることが可能な電子回路の動作制御プログラムを構成できる。
この場合、電子回路の動作制御プログラムでは、前記階層的ツリー構造における入力側の第１階層より最終出力側の最終階層へ向けて階層が重なるに従い段階的に個数が変化又は増大する前記各トラックホールド回路を、前記各階層で異なる周波数で各々動作させるために、前記各トラックホールド回路に各々供給する動作制御信号の各周波数を設定制御する第１制御機能と、前記階層内の前記各トラックホールド回路をタイムインタリーブ動作させるために、前記個数に応じた各動作制御信号を生成制御する第２制御機能と、を前記コンピュータに実現させることができる。【０１４２】
この電子回路の動作制御プログラムでは、前記階層的ツリー構造は、分岐した少なくとも２個の前記トラックホールド回路を前記第１階層に有し、以降の各階層で前記トラックホールド回路の数が段階的に増加する構造の場合、前記第１制御機能では、この階層的ツリー構造に応じて設定制御し、前記第１階層においても周波数をフルレートから変更するように設定制御する機能をその内容とし、これを前記コンピュータに実現させることができる。また、前記第２制御機能では、この階層的ツリー構造に応じて生成制御し、前記第１階層においても前記各トラックホールド回路をタイムインタリーブ動作させるために前記各動作制御信号を生成制御する機能をその内容とし、これを前記コンピュータに実現させることができる。【０１４３】
以下、本発明のその他の詳細を述べる。
本発明の一実施形態に係るトラックホールド回路モジュールは、入力端から入力した信号はトラックホールド回路へ入力し、その出力は任意の分岐数を有し、任意の段数を重ね、各階層毎のトラックホールド回路はタイムインタリーブ動作し、任意の数だけ次の段へ出力し、各階層毎に供給されるクロック信号は順次、周波数が下がっていくことを特徴とする。【０１４４】
本発明の一実施形態に係るトラックホールド回路モジュールは、入力端から入力した信号を任意の数だけ分岐し、トラック・トラックホールド回路へ入力し、その出力は任意の分岐数を有し、任意の段数を重ね、各階層毎のトラックホールド回路同士はタイムインタリーブ動作し、任意の数だけ次の段へ出力し、各階層毎に供給されるクロック信号は異なる周波数を要することを特徴とする。【０１４５】
本発明の一実施形態に係るトラックホールド回路モジュールは、入力端から入力した信号を任意の数だけ分岐し、トラック・トラックホールド回路へ入力し、その出力は任意の分岐数を有し、任意の段数を重ね、各階層毎のトラックホールド回路同士はタイムインタリーブ動作し、任意の数だけ次の段へ出力し、各階層毎に供給されるクロック信号は順次、周波数が下がっていくことを特徴とする。【０１４６】
本発明の一実施形態に係るトラックホールド回路モジュールは、２段以上のツリー構造で構成され、任意の段数及び分岐数を有することを特徴とする。【０１４７】
本発明の一実施形態に係るトラックホールド回路モジュールは、トラック動作を行うトラック期間とホールド動作を行うホールド期間とを各々有する複数のトラックホールド動作フェーズで実行できる。前記複数のトラックホールド動作フェーズにおけるトラック動作をトラックホールド回路モジュールが実行するステップでは、階層に応じた周波数にて実行することができる。又、前記複数のトラックホールド動作フェーズにおけるホールド動作をトラックホールド回路モジュールが実行するステップでは、階層に応じた周波数にて実行することができる。【０１４８】
さらに、このような装置は、単独で存在する場合もあるし、ある機器（例えば電子機器など）に組み込まれた状態で利用されることもあるなど、発明の思想としてはこれに限らず、各種の態様を含むものである。
さらにまた、一部がソフトウェアであって、一部がハードウェアで実現されている場合であってもよく、一部を記憶媒体上に記憶しておいて必要に応じて適宜読み込まれるような形態のものとしてあってもよい。【０１４９】
また、発明の範囲は、図示例に限定されないものとする。さらに、上記各実施の形態には種々の段階が含まれており、開示される複数の構成要件における適宜な組み合わせにより種々の発明が抽出され得る。つまり、上述の各実施の形態同士、あるいはそれらのいずれかと各変形例のいずれかとの組み合わせによる例をも含む。【０１５０】
この出願は２００８年１１月５日に出願された日本出願特願２００８−２８４６９８を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【産業上の利用可能性】
【０１５１】
本発明は、トラックホールド回路を含む電子回路全般に利用できる。
【符号の説明】
【０１５２】
１  電子回路システム
１０  トラックホールド回路モジュール
１１〜２５  トラックホールド回路（ＴＨＡ）
３６〜５０  クロックバッファ
６０  タイミングコントローラ（制御信号生成モジュール）
ＣＬＫ１〜ＣＬＫ１５  クロック信号入力端子
Ｓｉｎ  アナログ信号入力端子
Ｓｏｕｔ１１〜Ｓｏｕｔ１８  出力端子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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