(57)【特許請求の範囲】
【請求項１】
原稿からの反射光を光電変換素子によりアナログ画像信号に変換し、得られたアナログ画像信号に対しアナログ信号処理を施した後にアナログ／デジタル変換器でデジタル画像信号に変換して出力する画像読取装置において、
基準クロックに対し、任意の変調周期で周波数変調したクロックを生成する周波数変調手段と、
前記変調周期を設定する変調周期設定手段と、
前記周波数変調手段の周波数変調を停止させ又は停止させた周波数変調を再開させる周波数変調停止再開手段と、
前記光電変換素子を前記周波数変調したクロックにより駆動する駆動手段と、
前記周波数変調したクロックの周波数変化に応じたアナログ信号を生成する信号生成手段と、
前記アナログ信号の交流成分を、外部から設定される設定値に対応した増幅率で増幅すると共に反転・非反転を切り換えることが可能な増幅反転手段と、
前記アナログ画像信号と、前記増幅反転手段から出力されるアナログ信号とを重畳させる信号重畳手段と、
前記周波数変調停止再開手段により前記周波数変調手段の周波数変調をその変調周期のうちの所定のタイミングで一定期間停止させた後に再開させ、その一定期間に得られる、前記信号重畳手段により前記アナログ信号が重畳された前記アナログ画像信号のレベルに基づき、前記周波数変調に応じた前記アナログ画像信号のピーク値とボトム値の差分であるピークボトム差を求め、該ピークボトム差の絶対値が極小又は一定のスレッシュレベル以下になるように、前記増幅反転手段の増幅率及び反転・非反転を制御する制御手段とを備えたことを特徴とする画像読取装置。
【請求項２】
前記制御手段は、前記周波数変調手段の周波数変調を、その変調量のピークとボトムでそれぞれ前記一定期間停止させることを特徴とする請求項１に記載の画像読取装置。
【請求項３】
前記制御手段は、前記周波数変調手段の周波数変調を停止させた一定期間に得られる前記アナログ画像信号を、前記アナログ／デジタル変換器によりデジタル画像信号に変換し、該デジタル画像信号の値に基づき、前記ピークボトム差を算出することを特徴とする請求項１又は２に記載の画像読取装置。
【請求項４】
前記増幅反転手段は、外部から設定される前記増幅率の設定値と、入力信号の増幅率との関係が線形な関係を有するものであることを特徴とする請求項１乃至３の何れか一項に記載の画像読取装置。
【請求項５】
前記増幅反転手段は、前記アナログ信号から振幅が同じで位相が逆相となる２つのアナログ信号を生成する基準信号生成手段と、
前記基準信号生成手段が生成した２つのアナログ信号がおのおの基準電圧として供給されるデジタル／アナログ変換器とを有し、
該デジタル／アナログ変換器に設定するデジタル値を切り換えることで増幅率及び反転・非反転を切り換えることを特徴とする請求項１乃至４の何れか一項に記載の画像読取装置。
【請求項６】
前記基準信号生成手段は、前記アナログ信号の高周波成分をより増幅させる周波数特性を持った回路要素を備えることを特徴とする請求項５記載の画像読取装置。
【請求項７】
前記光電変換素子は、複数チャネルに分割され、
前記増幅反転手段の前記デジタル／アナログ変換器は、複数出力チャネルを備え、
前記デジタル／アナログ変換器は、シリアル通信により各チャネルへのデジタル値を設定可能な汎用の変換器であることを特徴とする請求項５または６に記載の画像読取装置。
【請求項８】
前記信号生成手段は、前記基準クロックを入力するＰＬＬ回路のＶＣＯへの入力信号を用いて、前記周波数変調したクロックの周波数変化に応じたアナログ信号を生成することを特徴とする請求項１乃至７のいずれか一項に記載の画像読取装置。
【請求項９】
前記アナログ画像信号に対し前記アナログ信号処理を施す手段と、前記アナログ／デジタル変換器は、同一のアナログ処理ＡＳＩＣにて構成されることを特徴とする請求項１乃至８の何れか一項に記載の画像読取装置。
【請求項１０】
前記信号重畳手段は、前記増幅反転手段から出力されるアナログ信号を、前記アナログ処理ＡＳＩＣのクランプ電位に重畳させる手段であることを特徴とする請求項９に記載の画像読取装置。
【請求項１１】
前記制御手段が、前記増幅反転手段に設定する、増幅率及び反転・非反転を指定する設定値を任意のタイミングで調整可能であることを特徴とする請求項１乃至１０の何れか一項に記載の画像読取装置。
【請求項１２】
請求項１乃至１１の何れか一項に記載の画像読取装置を画像読取手段として備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、原稿からの反射光を光電変換素子によりアナログ画像信号に変換し、得られたアナログ画像信号に対しアナログ信号処理を施した後にアナログ／デジタル変換器でデジタル画像信号に変換して出力する画像読取装置、および、その画像読取装置を備えた画像形成装置に関する。
【背景技術】
【０００２】
近年、画像データの読取速度は高速化が図られており、これに伴い読取動作クロックの周波数も上がり、電磁波強度規制（ＦＣＣ、ＶＣＣＩ等）に対してのＥＭＩ（Ｅｌｅｃｔｒｏｍａｇｎｅｔｉｃ  Ｉｎｔｅｒｆｅｒｅｎｃｅ）対策が必須となっている。
【０００３】
このＥＭＩ対策として有効な手段として一般的にＳＳＣＧ（Ｓｐｒｅａｄ  Ｓｐｅｃｔｒｕｍ  Ｃｌｏｃｋ  Ｇｅｎｅｒａｔｏｒ）が用いられている。これは動作クロック周波数に対して微小な範囲でゆっくりした周期で周波数変調をおこなうことでＥＭＩスペクトラムを積分的に平坦化する手法である。
【０００４】
このＳＳＣＧを画像読取装置に適用した場合に、問題となっているのが、ＳＳＣＧの変調の影響が画像上にあらわれてしまう問題である。これは、光電変換素子として用いられるＣＣＤ（電荷結合素子）デバイスの駆動及びＡ／Ｄ変換（アナログ／デジタル変換）の動作クロックに対してＳＳＣＧの変調がかかることにより、僅かではあるが読取画像信号のオフセットレベルがＳＳＣＧの変調周期と同期して変動してしまい、この影響が画像上で横スジや斜めスジなどといったスジＰＰとなって見えてしまう問題である（図１６参照）。
【０００５】
このような問題を解決するために、例えば、特許文献１のように、画像信号中の変動成分を除去し、横スジが表れないようにするものが提案されている。
【０００６】
この特許文献１では、入射光を光電変換素子１０５によりアナログ画像信号に変換し、アナログ画像信号をアナログ・デジタル変換器でデジタル化して出力する機能を有する画像読取装置において、前記光電変換素子１０５を周波数変調されたクロックにより駆動し、前記クロックの周波数変化に応じて前記アナログ画像信号の変動と逆位相で同じ変動量の信号を画像信号に重畳する変動除去回路１１２を備えている（図１７参照）。
【０００７】
上記の画像信号に重畳させる補正信号の振幅、位相はあらかじめ設定した状態の信号を生成し画像信号へ重畳するものであり、その実施例としてエミッタフォロワ接続されたトランジスタのバイアス電流を変化させる構成を備えている。
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、このような従来技術では、画像信号に重畳させる補正信号の振幅、位相はあらかじめ設定されているため、ＳＳＣＧの影響によるオフセット変動がデバイス毎にばらついた場合には、対応できないという事態を生じるおそれがあった。
なお、特許文献２には、画像読取装置にてＳＳＣＧデバイスを用いてクロックの周波数変調を行い、画像へ影響するＡ／Ｄ変換の駆動に関してはＳＳＣＧデバイスによる周波数変調をかけず、その前段のＣＤＳ回路部分ではＳＳＣＧデバイスによる周波数変調をかけるという構成が開示されているが、このような構成は、本願発明が対象としている画像読取装置及び画像形成装置には適用することができない。
【０００９】
本発明は、かかる実情に鑑みてなされたものであり、ＳＳＣＧの影響によるオフセット変動がデバイス毎にばらついた場合においても、小規模の回路で、読取画信号に現れるＳＳＣＧの影響を適切に補正することができる画像読取装置および画像形成装置を提供することを目的とする。
【課題を解決するための手段】
【００１０】
この画像読取装置は、原稿からの反射光を光電変換素子によりアナログ画像信号に変換し、得られたアナログ画像信号に対しアナログ信号処理を施した後にアナログ／デジタル変換器でデジタル画像信号に変換して出力する画像読取装置において、基準クロックに対し、任意の変調周期で周波数変調したクロックを生成する周波数変調手段と、上記変調周期を設定する変調周期設定手段と、上記周波数変調手段の周波数変調を停止させ又は停止させた周波数変調を再開させる周波数変調停止再開手段と、上記光電変換素子を上記周波数変調したクロックにより駆動する駆動手段と、上記周波数変調したクロックの周波数変化に応じたアナログ信号を生成する信号生成手段と、上記アナログ信号の交流成分を、外部から設定される設定値に対応した増幅率で増幅すると共に反転・非反転を切り換えることが可能な増幅反転手段と、上記アナログ画像信号と、上記増幅反転手段から出力されるアナログ信号とを重畳させる信号重畳手段と、上記周波数変調停止再開手段により上記周波数変調手段の周波数変調をその変調周期のうちの所定のタイミングで一定期間停止させた後に再開させ、その一定期間に得られる、上記信号重畳手段により上記アナログ信号のレベルに基づき、上記周波数変調に応じた上記アナログ画像信号のピーク値とボトム値の差分であるピークボトム差を求め、そのピークボトム差の絶対値が極小又は一定のスレッシュレベル以下になるように、上記増幅反転手段の増幅率及び反転・非反転を制御する制御手段とを備えたものである。
【００１１】
上記制御手段は、上記周波数変調手段の周波数変調を、その変調量のピークとボトムでそれぞれ上記一定期間停止させるものであるとよい。
【００１２】
上記制御手段は、上記周波数変調手段の周波数変調を停止させた一定期間に得られる上記アナログ画像信号を、上記アナログ／デジタル変換器によりデジタル画像信号に変換し、そのデジタル画像信号の値に基づき、上記ピークボトム差を算出するものであるとよい。
【００１３】
上記増幅反転手段は、外部から設定される上記増幅率の設定値と、入力信号の増幅率との関係が線形な関係を有するものであってよい。
上記増幅反転手段は、上記アナログ信号から振幅が同じで位相が逆相となる２つのアナログ信号を生成する基準信号生成手段と、上記基準信号生成手段が生成した２つのアナログ信号がおのおの基準電圧として供給されるデジタル／アナログ変換器とを有し、そのデジタル／アナログ変換器に設定するデジタル値を切り換えることで増幅率及び反転・非反転を切り換えるものであってよい。
【００１４】
上記基準信号生成手段は、上記アナログ信号の高周波成分をより増幅させる周波数特性を持った回路要素を備えるものであってよい。
上記光電変換素子は、複数チャネルに分割され、上記増幅反転手段の上記デジタル／アナログ変換器は、複数出力チャネルを備え、上記デジタル／アナログ変換器は、シリアル通信により各チャネルへのデジタル値を設定可能な汎用の変換器であってよい。
【００１５】
上記信号生成手段は、上記基準クロックを入力するＰＬＬ回路のＶＣＯへの入力信号を用いて、上記周波数変調したクロックの周波数変化に応じたアナログ信号を生成するものであってよい。
上記アナログ画像信号に対し上記アナログ信号処理を施す手段と、上記アナログ／デジタル変換器は、同一のアナログ処理ＡＳＩＣにて構成されるものであってよい。
【００１６】
上記信号重畳手段は、上記増幅反転手段から出力されるアナログ信号を、上記アナログ処理ＡＳＩＣのクランプ電位に重畳させる手段であってよい。
上記制御手段が、上記増幅反転手段に設定する、増幅率及び反転・非反転を指定する設定値を任意のタイミングで調整可能とするものであってよい。
また、この発明は、上記の画像読取装置を画像読取手段として備えた画像形成装置も提供する。
【発明の効果】
【００１７】
以上のようなこの発明の画像読取装置及び画像形成装置によれば、ＳＳＣＧの影響によるオフセット変動がデバイス毎にばらついた場合においても、読取画信号に現れるＳＳＣＧの影響を適切に補正できるという効果を得る。
【図面の簡単な説明】
【００１８】
【図１】本発明の一実施例にかかる画像読取装置の画信号処理系の要部の一例を示したブロック図である。
【図２】ＳＳＣＧ機能部の構成の一例を示したブロック図である。
【図３】アップダウンカウンタ１０７ａの動作を説明するための波形図である。
【図４】周波数変調の停止と再開を伴う場合のＳＳＣＧ機能部１０７の動作について説明するための波形図である。
【図５】ＰＬＬ回路の構成の一例を示したブロック図である。
【図６】ＳＳＣＧ補正信号生成回路の一例を示したブロック図である。
【図７】ＡＦＥの内部動作基準電位への補正信号の重畳動作について説明するためのタイミングチャートである。
【図８】基準電位VrefT(t)と基準電位VrefB(t)の交流成分の関係を例示したグラフ図である。
【図９】基準電圧生成部の構成を例示した回路図である。
【図１０】ＤＡＣの周波数特性の改善について説明するためのグラフ図である。
【図１１】読取アナログ画信号ＡＶ１〜ＡＶｎに含まれるランダムノイズ成分の性質について説明するための波形図である。
【図１２】ピークボトム差検出に際してランダムノイズ成分の低減方法の一例を説明するための波形図である。
【図１３】ピークボトム差検出に際してランダムノイズ成分の低減方法の他の例を説明するための波形図である。
【図１４】ＤＡＣ設定値を求めるアルゴリズムを説明するための概略図である。
【図１５】ＤＡＣ設定値の調整処理の一例を示したフローチャートである。
【図１６】ＳＳＣＧが読取画像に及ぼす影響について説明するための概略図である。
【図１７】ＳＳＣＧが読取画像に及ぼす影響を改善する方法について説明するための概略図である。
【発明を実施するための形態】
【００１９】
以下、添付図面を参照しながら、この発明の実施の形態を詳細に説明する。
図１は、本発明の一実施例にかかる画像読取装置の画信号処理系の要部の一例を示したブロック図である。
【００２０】
図１に示す画像読取装置は、読取原稿をコンタクトガラスに載置し、画像面を走査光学系で操作して、センサボードユニット（ＳＢＵ）１００に設けられたＣＣＤラインイメージセンサ１０１に収束する、いわゆる縮小光学系を用いるものであり、ＣＣＤラインイメージセンサ１０１は、高速読み取り等を目的として、複数（ｎ個）のブロックに分割されており、おのおののブロックからの読取画信号は、独立した出力チャネルから出力される。
【００２１】
ＣＣＤラインイメージセンサ１０１から出力されるｎチャネルの読取アナログ画信号ＡＶ１〜ＡＶｎは、アナログフロントエンド（ＡＦＥ）１０２に設けられているｎ個のアナログ処理ユニット１０３＿１〜１０３＿ｎにそれぞれ入力される。
ここに、アナログフロントエンド１０２は、アナログ処理及びＡ／Ｄ（アナログ／デジタル）変換処理及びデジタル信号処理を行なうＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ  Ｓｐｅｃｉｆｉｃ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ；特定用途向け大規模集積回路）である。
【００２２】
アナログフロントエンド１０２の各アナログ処理ユニット１０３＿１〜１０３＿ｎに入力された読取アナログ画信号ＡＶ１〜ＡＶｎは、おのおの内部動作基準電位（後述）との差分が形成され、その差分信号が、アナログ画像信号ＡＲ１〜ＡＲｎ（図示略）として、それぞれ可変ゲイン増幅器（ＡＧＣ）により所定のゲインで増幅された後に、アナログ／デジタル変換器（ＡＤＣ）により対応するデジタル信号に変換され、そのデジタル信号はデジタル信号処理部により所定のデジタル処理が適用され、その処理結果が、デジタル画像信号ＤＶ１〜ＤＶｎとして信号送信部１０４に出力される。
【００２３】
信号送信部１０４は、入力したｎチャネルのデジタル画像信号ＤＶ１〜ＤＶｎを連結し、１ライン分の連続したデジタル画像信号ＤＶとして、後段の基板制御部（ＢＩＣＵ）２００の信号受信部２０１へ送信する。
【００２４】
ここで、各アナログ処理ユニット１０３＿１〜１０３＿ｎの可変ゲイン増幅器のゲインは、上述した縮小光学系のランプの部品ばらつき、ＣＣＤラインイメージセンサ１０１の感度ばらつきなどを吸収するためにプログラマブルに設定できるものであり、基準白レベルを読み取った場合に一定のデジタル出力となるように電源ＯＮ時、もしくは画像データの読取毎にゲインの調整を行い設定値を決定する（いわゆる、シェーディング補正処理）。
【００２５】
また、デジタル信号処理部は、所定のデジタル信号処理（例えば、ガンマ補正処理など）を適用するものである。また、信号送信部１０４としては、ＬＶＤＳ（Ｌｏｗ  Ｖｏｌｔａｇｅ  Ｄｉｆｆｅｒｅｎｔｉａｌ  Ｓｉｇｎａｌｉｎｇ）トランスミッタが適用され、信号受信部２０１としては、例えば、ＬＶＤＳレシーバが適用される。
信号受信部２０１が受信したデジタル画像信号ＤＶは、画像処理部（ＩＰＵ）２０２のピーク検出部２０２＿１に出力されるとともに、図示しない後段の画像処理部へと出力されている。
【００２６】
また、センサボードユニット１００において、タイミングジェネレータ１０５は、ＣＣＤラインイメージセンサ１０１およびアナログフロントエンド１０２を駆動するための種々のタイミング信号や制御信号等を生成するためのものであり、基本的なクロック信号等を生成するＰＬＬ（Ｐｈａｓｅ  Ｌｏｃｋｅｄ  Ｌｏｏｐ）回路１０５ａ、および、ＰＬＬ回路１０５ａが生成したクロック信号等（後述）に基づいて、ＣＣＤラインイメージセンサ１０１およびアナログフロントエンド１０２を駆動するための制御信号等を生成するタイミング発生回路１０５ｂを備えている。
【００２７】
また、水晶発振器１０６は、所定の基準クロック信号ＣＫを発生するものであり、その基準クロック信号ＣＫは、タイミングジェネレータ１０５のＰＬＬ回路１０５ａ及びＳＳＣＧ機能部１０７に加えられている。ＳＳＣＧ機能部１０７は、基準クロック信号ＣＫに基づいて、タイミングジェネレータ１０５のＰＬＬ回路１０５ａが発生する基準のクロック信号をＳＳＣＧの周波数変調（以下、「ＳＳＣＧ変調」という）するためのＳＳＣＧ変調信号ＧＧを形成するものであり、そのＳＳＣＧ変調信号ＧＧを、タイミングジェネレータ１０５のＰＬＬ回路１０５ａに出力する。
【００２８】
次に、ＳＳＣＧ機能部１０７について説明する。
図２は、ＳＳＣＧ機能部１０７の概略構成をあらわすブロック図である。このＳＳＣＧ機能部１０７は、ＳＳＣＧの変調周期を任意に設定できるとともに、ＣＰＵ２０３からの指令により、ＳＳＣＧの変調動作を停止するとともに停止した変調動作を再開するものである。
【００２９】
ＳＳＣＧ機能部１０７は、水晶発振器１０６から入力した基準クロック信号ＣＫを計数するアップダウンカウンタ１０７ａと、このアップダウンカウンタ１０７ａの出力カウンタ値を対応するアナログ信号に変換するデジタル／アナログ変換器（ＤＡＣ）１０７ｂと、アップダウンカウンタ１０７ａの出力カウンタ値を入力し、ＣＰＵ２０３からの指令によりアップダウンカウンタ１０７ａの計数動作を停止させたり停止した計数動作を再開させる周波数変調停止再開手段としてのカウンタ停止再開部１０７ｃとからなり、デジタル／アナログ変換器１０７ｂから出力されるアナログ信号が、ＳＳＣＧ変調信号ＧＧとして、タイミングジェネレータ１０５のＰＬＬ回路１０５ａに出力される。
【００３０】
ここで、アップダウンカウンタ１０７ａは、最上位bitを極性を示すbitとして正負両方のカウントを行えるものであり、予め変調周期として、ＳＳＣＧ機能部分に入力される基準クロック信号ＣＫのカウント数：N_ssが、例えば、ＣＰＵ２０３により設定されているものとする。このカウント数：N_ssは、ＳＳＣＧ変調周期の１周期を示す変数T_1の値であり、基準クロック信号ＣＫの周期にカウント数：N_ssを乗じると、ＳＳＣＧ変調周期の１周期の時間を算出することができる。そして、アップダウンカウンタ１０７ａに、カウント数：N_ssの値を保持する外部からアクセス可能なレジスタを設けることで、例えば、ＣＰＵ２０３がＳＳＣＧ変調周期を任意の時間に設定することができる。
【００３１】
次に、ＳＳＣＧ機能部１０７の動作を説明する。
始めに、周波数変調の停止と再開を伴わない場合の動作について説明する。この場合、ＣＰＵ２０３は、カウンタ停止再開部１０７ｃに対して、周波数変調の停止と再開を指令しない（すなわち、通常モードを指令する）ので、カウンタ停止再開部１０７ｃは、アップダウンカウンタ１０７ａに対してそのカウント動作を継続させるように作用する。
【００３２】
この場合、ＳＳＣＧ機能部１０７は、ＳＳＣＧ機能の使用が開始されると、その動作がオンされる。まず、基準クロック信号ＣＫに同期して、アップダウンカウンタ１０７ａが初期値：“０”から１ステップずつカウントアップを行う。カウンタ値がN_ss/4となった時点で、アップダウンカウンタ１０７ａは、基準クロック信号ＣＫのカウントアップを停止して次に基準クロック信号ＣＫに同期してカウントダウンを行う。そして、カウンタ値が-N_ss/4までカウントダウンすると、アップダウンカウンタ１０７ａのカウント動作は、カウントダウンからカウントアップに切り替わる。それ以降、アップダウンカウンタ１０７ａは、以上のカウント動作を繰り返し行う。
【００３３】
このように、アップダウンカウンタ１０７ａのカウンタ値は、０から始まりアップカウントされてN_ss/4まで上昇し、そこからダウンカウントされて-N_ss/4まで下降し、そこからアップカウントされてN_ss/4まで上昇し、それ以降は、その変化を繰り返す。
【００３４】
したがって、アップダウンカウンタ１０７ａのカウント値は、図３に示すように、基準クロック信号ＣＫの入力に従ってN_ss/4〜-N_ss/4の間で周期的に変化し、その変化の周期は、ＳＳＣＧ変調の１周期に相当する。これにより、デジタルアナログ変換器１０７ｂから出力されるＳＳＣＧ変調信号ＧＧの波形は、ＳＳＣＧ変調の１周期で周期的に変化する三角波の波形となる。
【００３５】
次に、周波数変調の停止と再開を伴う場合のＳＳＣＧ機能部１０７の動作について説明する。
この場合、ＣＰＵ２０３が、カウンタ停止再開部１０７ｃに対して、周波数変調の停止と再開を行わせる調整モードを指令する。
【００３６】
調整モードが指令されたカウンタ停止再開部１０７ｃは、アップダウンカウンタ１０７ａのカウント値を０に初期設定した後にアップダウンカウンタ１０７ａをアップカウントさせ、アップダウンカウンタ１０７ａがアップカウントすることによりその出力カウント値の値がN_ss/4に達したことを検出すると、図４（ａ）に示すように、アップダウンカウンタ１０７ａの計数動作を一定の期間ＴＡだけ停止させ、その期間ＴＡを経過するとアップダウンカウンタ１０７ａの計数動作を再開させる。
【００３７】
それにより、アップダウンカウンタ１０７ａはカウント動作を再開し、この場合にはそのカウント値がN_ss/4の状態からダウンカウントする。その状態で、カウンタ停止再開部１０７ｃは、アップダウンカウンタ１０７ａの出力カウント値の値が-N_ss/4に達したことを検出すると、図４（ａ）に示すように、アップダウンカウンタ１０７ａの計数動作を一定の期間ＴＢだけ停止させ、その期間ＴＢを経過するとアップダウンカウンタ１０７ａの計数動作を再開させる。
【００３８】
このように、カウンタ停止再開部１０７ｃが行う調整モードでは、アップダウンカウンタ１０７ａのカウント値を０に初期設定してから、アップダウンカウンタ１０７ａのカウント値がN_ss/4になるまでアップカウントを行わせ、その状態で期間ＴＡが経過するまで待ち、その後、アップダウンカウンタ１０７ａのカウント値が-N_ss/4になるまでダウンカウントを行わせ、その状態で期間ＴＢを経過するまで待つという一連の動作が行われる。
【００３９】
ここで、期間ＴＡでは、アップダウンカウンタ１０７ａの出力カウント値が最大値であるN_ss/4に固定されるのでデジタル／アナログ変換器１０７ｂから出力されるＳＳＣＧ変調信号ＧＧの値はN_ss/4に対応した値を維持し、このとき、ＳＳＣＧ変調の影響によるオフセット変動のピーク値が画像信号に表れる。したがって、この期間ＴＡを、ＳＳＣＧ変調の影響でのオフセット変動のピーク値を検出する期間として用いることができる（後述）。
【００４０】
また、期間ＴＢでは、アップダウンカウンタ１０７ａの出力カウント値が最小値である-N_ss/4に固定されるのでデジタル／アナログ変換器１０７ｂから出力されるＳＳＣＧ変調信号ＧＧの値は-N_ss/4に対応した値を維持し、このとき、ＳＳＣＧ変調の影響によるオフセット変動のボトム値（下側のピーク値）が画像信号に表れる。したがって、この期間ＴＢを、ＳＳＣＧ変調の影響でのオフセット変動のボトム値を検出する期間として用いることができる（後述）。
【００４１】
なお、ＳＳＣＧ機能部１０７としては、上記したアップダウンカウンタ１０７ａを用いたもの以外にも、ＳＳＣＧ変調信号ＧＧとして、図３に示すような三角波の波形のアナログ信号を出力するとともに、図４（ａ）に示すように一定時間出力値を保持することができるものであれば、それ以外の構成を採用することができる。
【００４２】
さて、本実施例では、ＰＬＬ回路１０５ａは、ＳＳＣＧ機能部１０７から出力されるＳＳＣＧ変調信号ＧＧに基づき、ＥＭＩ対策としてＳＳＣＧ変調により周波数変調を施したクロックを出力する構成（後述）であり、したがって、タイミングジェネレータ１０５で生成される全ての駆動信号はＳＳＣＧによる変調がかかったものとなる。このＳＳＣＧによる変調の影響が、上述したように画像データ（画像信号）のオフセット変動となってしまう。
【００４３】
そこで、本実施例では上述のＳＳＣＧ変調の影響による画像信号でのオフセット変動に対して、逆相の信号を画像信号に重畳させることで変動を低減する（図１７参照）。
なお、特許文献１に記載されている方法は、上述したように、あらかじめ逆相の補正信号の振幅を設定しておく方法であり、オフセット変動量の個体バラツキを調整できない。
そこで、本実施例では補正信号を生成する部分においてＤＡＣを用いた構成とすることで、個体バラツキを吸収するための調整と補正信号の極性を切替えることを可能とする（後述）。
【００４４】
また、図１に示すように、ＣＣＤラインイメージセンサ１０１の出力は多チャネル（一般的にカラーＣＣＤラインイメージセンサでは６チャネルまたは１２チャネル）であり、各チャネルでＳＳＣＧ変調の影響による変動量はばらつくため、各チャネル毎に補正が必要となる。そこで、ＤＡＣとして汎用の多チャネル出力を持つＤＡＣを用いる構成とすることで各チャネルのＳＳＣＧ変調の影響による変動を個別に補正できるようにした（後述）。
【００４５】
ただし、一般的に汎用ＤＡＣは低コストで入手性は高いが入出力応答特性が遅い。これに対し、本実施例ではＤＡＣを動作させるための周辺回路部分に周波数特性をもたせることで上述した汎用ＤＡＣの入出力特性が遅い点を補い、高コストな高速動作ＤＡＣを用いることなくＳＳＣＧ変調の影響による変動を補正することとした（後述）。
また、汎用ＤＡＣの特性の一つとして設定値と出力電圧の関係は線形関係となる点がある。本実施例ではこの線形性を利用したアルゴリズムによりＳＳＣＧの影響によるスジ補正のための設定値を求めるようにしている（後述）。
【００４６】
図１に戻り、ＳＳＣＧ補正信号生成回路１０８は、読取アナログ画信号ＡＶ１〜ＡＶｎからＳＳＣＧ変調の影響を除去するために、タイミングジェネレータ１０５が出力する信号に基づいて読取アナログ画信号ＡＶ１〜ＡＶｎを補正する補正信号ＨＳ１〜ＨＳｎを生成するものであり、それらの補正信号ＨＳ１〜ＨＳｎを、アナログフロントエンド１０２の各アナログ処理ユニット１０３＿１〜１０３＿ｎに出力する。
【００４７】
また、基板制御部２００において、ピーク検出部２０２＿１は、入力するデジタル画像信号ＤＶのピーク値とボトム値の差を表すピークボトム差信号を、読取アナログ画信号ＡＶ１〜ＡＶｎのチャネル毎に検出するものであり、その検出値を、基板制御部２００のＣＰＵ（中央処理装置）２０３に出力する。
【００４８】
ＣＰＵ２０３は、基板制御部２００の動作およびセンサボードユニット１００の各要素の動作を制御するものであり、より具体的には、タイミングジェネレータ１０５およびアナログフロントエンド１０２の動作を制御するとともに、ＳＳＣＧ補正信号の生成に関しては、ピーク検出部２０２＿１から入力したチャネル毎のピークボトム差信号に基づいて、ＳＳＣＧ補正信号生成部１０８の動作を制御する。また、上述のように、ＳＳＣＧ機能部１０７の動作を制御したり、カウント数:N_ssの設定を行う。また、ピーク検出部２０２＿１が行うピークボトム差検出動作について必要な設定も行う。
【００４９】
ここで、タイミングジェネレータ１０５に含まれるＰＬＬ回路１０５ａは、図５に示したブロック図のように構成される。
すなわち、図５に示すように、本実施例でのＰＬＬ回路１０５ａは、外部からの設定により分周率と逓倍率とを設定できるものである。
【００５０】
ＰＬＬ回路１０５ａでは、水晶発振器１０６から入力するクロック信号ＣＫを分周器１０５ａａで分周した信号ＢＣａと、後述のＶＣＯ１０５ａｆが出力する内部クロック信号ＣＫｂを分周器１０５ａｂで分周した信号ＢＣｂとを位相比較器１０５ａｃに入力させる。この位相比較器１０５ａｃは、信号ＢＣａと信号ＢＣｂとを位相比較し、その位相比較結果に応じて、その出力するパルスＰＨのデューティを変化させる。
【００５１】
このパルスＰＨは、平滑化フィルタ回路１０５ａｄに入力され、この平滑化フィルタ回路１０５ａｄで積分され、パルスＰＨのデューティに依存した電圧信号ＣＶに変換される。すなわち、この平滑化フィルタ回路１０５ａｄは、パルスＰＨを電圧信号ＣＶへ変換する周波数−電圧変換手段として作用する。
【００５２】
また、位相比較器１０５ａｃの入力にフィードバックされる信号ＢＣｂはＳＳＣＧ変調が施された内部クロック信号ＣＫｂ（後述）を分周器１０５ａｂで分周して形成した信号であるから、この信号ＢＣｂにもＳＳＣＧ変調が施されており、そのため、位相比較器１０５ａｃの出力パルスＰＨのデューティはＳＳＣＧ変調の位相に同期して変化する。そして、平滑化フィルタ回路１０５ａｄの応答時定数をＳＳＣＧ変調の変調周波数よりも大きな周波数に設定しておくことで、平滑化フィルタ回路１０５ａｄから出力される電圧信号ＣＶはその平均レベルの電圧となる。
【００５３】
この電圧信号ＣＶは、加算器１０５ａｅの一方の入力端に加えられる。加算器１０５ａｅの他方の入力端には、ＳＳＣＧ機能部１０７から出力されるＳＳＣＧ変調信号ＧＧが加えられており、加算器１０５ａｅにより、電圧信号ＣＶにＳＳＣＧ変調信号ＧＧが重畳された電圧信号ＣＶａが形成され、その電圧信号ＣＶａは、ＶＣＯ（電圧制御発振器）１０５ａｆに入力される。ＶＣＯ１０５ａｆは、入力した電圧ＣＶａに応じた周波数のパルスを出力するものであり、このＶＣＯ１０５ａｆの出力パルスは、内部クロック信号ＣＫｂとして外部の機器へ出力されるとともに、分周器１０５ａｂへフィードバックされる。
【００５４】
ここで、ＶＣＯ１０５ａｆに入力される電圧信号ＣＶａは、ＳＳＣＧ変調信号ＧＧが重畳されているので、ＶＣＯ１０５ａｆから出力される内部クロック信号ＣＫｂは、ＳＳＣＧ変調を施したクロック信号となる。
【００５５】
なお、分周器１０５ａａ，１０５ａｂの分周率および逓倍率は、ＣＰＵ２０３により制御される分周率／逓倍率設定部１０５ａｇにより設定されている。
また、ＶＣＯ１０５ａｆに入力される電圧信号ＣＶａは、交流結合用のコンデンサＣＣ１を介し、その交流成分のみがアナログ信号ＳＳとして、ＳＳＣＧ補正信号生成回路１０８へと出力されている。
【００５６】
このＰＬＬ回路１０５ａの構成において、ＶＣＯ１０５ａｆへ入力される電圧信号ＣＶａは、ＳＳＣＧ変調の変調周期に同期して変動する電圧信号となる。そこで、この電圧信号を交流結合用のコンデンサＣＣ１を介して取り出すことで直流成分を取り除いた交流成分のみの信号とし、コンデンサＣＣ１を通過後の交流成分のみの信号を、ＳＳＣＧ変調周期に同期したアナログ信号ＳＳとして用いる。
【００５７】
次に、補正信号ＨＳ１〜ＨＳｎを生成するＳＳＣＧ補正信号生成回路１０８について説明する。図６は、ＳＳＣＧ補正信号生成回路１０８の一例を示したブロック図である。
このＳＳＣＧ補正信号生成回路１０８は、上述したアナログ信号ＳＳに基づいて、複数チャネルの出力を備えたＤＡＣ（デジタル／アナログ変換器）１０８ｂの基準電位VrefT(t),VrefB(t)を形成する基準電圧生成部１０８ａと、基準電位VrefT(t),VrefB(t)、及びＣＰＵ２０３より入力する各チャネルのＤＡＣ設定値とに対応したアナログ信号を各チャネルについて出力する複数チャネル出力のＤＡＣ１０８ｂと、ＤＡＣ１０８ｂの各チャネルの出力信号を次段装置へ出力する出力回路１０８ｃから構成されている。なお、ＤＡＣ１０８ｂとしては、汎用のＤＡＣ装置を用いることができる。
【００５８】
ＤＡＣ１０８ｂは、入力する基準電位VrefT(t),VrefB(t)に基いて、各チャネルに入力するデジタル信号に対応して、各チャネルより出力するアナログ信号の信号レベルを設定する。基準電位VrefT(t)は、ＤＡＣ設定値が最大値（８ビットの場合には、２５５）に対応したアナログ信号レベルの基準値を示し、基準電位VrefB(t)は、ＤＡＣ設定値が最小値（８ビットの場合には、０）に対応したアナログ信号レベルの基準値を示す。
【００５９】
本実施例では、ＳＳＣＧ補正信号生成回路１０８において、補正信号の生成手段としてＣＣＤラインイメージセンサ１０１と同じチャネル数のＤＡＣ１０８ｂを用いる。これにより、ＣＣＤラインイメージセンサ１０１の各チャネルに対応して生成する補正信号を任意の増幅率で増幅できるようにすると共に、補正信号の反転・非反転の切り替えを可能としている（詳細は後述）。
【００６０】
そして、ＤＡＣ１０８ｂの各チャネルの出力信号は、出力回路１０８ｃを介して、アナログフロントエンド１０２の対応するチャネルのアナログ処理ユニット１０３＿１〜１０３＿ｎの内部動作基準電位を設定するクランプ電位入力端に、補正信号ＨＳ１として入力している。
【００６１】
したがって、ＳＳＣＧの影響により発生する読取アナログ画信号ＡＶ１〜ＡＶｎのオフセット変動と振幅が同じで位相が逆相となるようにＤＡＣ１０８ｂに入力するＤＡＣ設定値を設定することで、読取アナログ画信号ＡＶ１〜ＡＶｎのオフセット変動を打ち消し、ＳＳＣＧの影響による発生する読取アナログ画信号ＡＶ１〜ＡＶｎのオフセット変動を補正することが可能となる（詳細は後述）。
【００６２】
ここで、アナログ処理ユニット１０３＿１〜１０３＿ｎには、内部的に、クランプ電位を設定する分圧抵抗ＲＡ１，ＲＡ２が設けられており、この分圧抵抗ＲＡ１，ＲＡ２の分圧値が、内部動作基準電位としてアナログ処理ユニット１０３＿１〜１０３＿ｎの内部回路に供給される。
【００６３】
そして、上述したＤＡＣ１０８ｂの各チャネルの出力信号（補正信号ＨＳ１〜ＨＳｎ）のように、外部からアナログ処理ユニット１０３＿１〜１０３＿ｎのクランプ電位入力端に供給される電圧は、この内部動作基準電位を変位させる重畳電位成分として作用することになる。
【００６４】
一方、アナログ処理ユニット１０３＿１においては、交流結合コンデンサＣＣ２を介して、対応する１つのチャネルの読取アナログ画信号ＡＶ１が入力されており、その入力信号は、バッファアンプＢＢを介して、内部に取り込まれている。また、バッファアンプＢＢの入力端は、クランプスイッチＳＷを介して、クランプ電位入力端にも接続されている。
【００６５】
そして、このクランプスイッチＳＷは、クランプ信号により、図６（ａ），（ｂ）に示すように、主走査１ライン期間において、黒レベル基準値を検出するための所定期間、オンされる。それにより、バッファアンプＢＢの入力端の電圧が、黒レベル基準値としてアナログ処理ユニット１０３＿１に保持される。
【００６６】
そして、クランプスイッチＳＷがオフした後の主走査１ライン期間では、黒レベル基準値検出手段に検出された黒レベル基準値が、読取アナログ画信号ＡＶ１の黒レベルの基準値としてアナログ処理ユニット１０３＿１で使用される。
【００６７】
すなわち、アナログ処理ユニット１０３＿１〜１０３＿ｎにおいては、クランプ電位入力端に補正信号（ＤＡＣ１０８ｂの各チャネルの出力信号）が重畳されることで、内部動作基準電位にその補正信号が重畳される。ここで、アナログ処理ユニット１０３＿１〜１０３＿ｎでは、内部動作基準電位と入力する読取アナログ画信号ＡＶとの差分信号をアナログ画像信号ＡＲ１〜ＡＲｎ（図示略）として形成し、そのアナログ画像信号ＡＲ１〜ＡＲｎをＡＧＣでアナログゲインで増幅した後に、ＡＤＣでデジタル画像信号ＤＶに変換している。
【００６８】
このように、アナログ処理ユニット１０３＿１〜１０３＿ｎで処理されるアナログ画像信号ＡＲ１〜ＡＲｎは、内部動作基準電位と読取アナログ画信号ＡＶとの差分信号であるから、上記のように、内部動作基準電位に補正信号を重畳すると、その重畳された補正信号の信号成分に従って内部動作基準電位と読取アナログ画信号ＡＶとの差分が変動し、結果的に、読取アナログ画信号ＡＶに補正信号を重畳したと同様の作用をアナログ画像信号ＡＲ（ＡＲ１〜ＡＲｎ）に対して及ぼす。それにより、アナログ画像信号ＡＲは、読取アナログ画信号ＡＶのオフセット変動を補正したものとなり、ＳＳＣＧ変調の影響を除去することができる。
【００６９】
図６に戻り、基準電圧生成部１０８ａは、タイミングジェネレータ１０５のＰＬＬ回路１０５ａから出力されるアナログ信号ＳＳからＤＡＣ１０８ｂの基準電位（VrefT(t)とVrefB(t)）を生成してＤＡＣ１０８ｂに供給する。この際に、図８に示したように、基準電位VrefT(t)と基準電位VrefB(t)の交流成分は、振幅は同じで位相を反転させた信号として生成する。
【００７０】
図９は、基準電圧生成部１０８ａの一例を示す回路図である。
すなわち、この基準電圧生成部１０８ａでは、ＰＬＬ回路１０５ａから取り出したアナログ信号ＳＳは微小振幅であるため、非反転増幅回路１０８ａａおよび反転増幅回路１０８ａｂで増幅を行いＤＡＣ１０８ｂの基準電位（VrefT(t)、VrefB(t)）として供給する。
【００７１】
非反転増幅回路１０８ａａは、オペアンプを用いた固定ゲインの増幅回路で構成されているとともに、ゲインの増幅率を決定する抵抗に、抵抗ＲとコンデンサＣの直列回路により形成された位相補償回路ＰＰ（後述）を並列接続している。この非反転増幅回路１０８ａａの出力信号は、トランジスタエミッタフォロワ回路Ｑ１を介し、所定のオフセット電圧（固定値）が重畳された状態で、基準電位VrefT(t)として、ＤＡＣ１０８ｂに出力されている。
【００７２】
また、非反転増幅回路１０８ａａの出力電圧は、ゲインが（−１）倍に設定された反転増幅回路１０８ａｂにより反転増幅され、この反転増幅回路１０８ａｂの出力信号は、トランジスタエミッタフォロワ回路Ｑ２を介し、所定のオフセット電圧（固定値）が重畳された状態で、基準電位VrefB(t)として、ＤＡＣ１０８ｂに出力されている。なお、この反転増幅回路１０８ａｂも、オペアンプを用いた固定ゲイン（ゲイン：−１倍）の増幅回路で構成されている。
【００７３】
すなわち、この基準電圧生成部１０８ａは、タイミングジェネレータ１０５から取り出したアナログ信号ＳＳをある固定ゲインでの非反転増幅回路１０８ａａで増幅し、その非反転増幅回路１０８ａａで増幅したアナログ信号にオフセット電圧を重畳させた信号を基準電位（基準電圧）VrefT(t)としてＤＡＣ１０８ｂへ供給する。
【００７４】
また、この基準電位VrefT(t)の信号の位相を反転増幅回路１０８ａｂで位相反転させた信号に、オフセット電圧を重畳させた信号を、基準電位VrefB(t)としてＤＡＣ１０８ｂへ供給する。ここで、位相反転は、オペアンプを用いて構成したゲインが（−１）倍の反転増幅回路にて実現する。
【００７５】
このようにして、ＤＡＣ１０８ｂの基準電圧であるVrefT(t)、VrefB(t)のそれぞれに、ＳＳＣＧ変調の周期に同期して変動する交流信号（アナログ信号ＳＳ）と同位相及び逆位相となる信号を入力し、ＣＰＵ２０３がＤＡＣ設定（ＤＡＣ１０８ｂに与えるデジタル入力値をセットすること）を行なうことで、ＳＳＣＧの変調周期に同期した任意の振幅の補正信号を得ることが可能となる。
【００７６】
この補正信号について、次に説明する。
まず、ＤＡＣ１０８ｂからの出力電圧は以下の式（I）で示される。
Vdac_out(t)＝(VrefT(t)−VrefB(t))×Dac_set／FullScale＋VrefB(t)  ・・・（I）
Dac_set：ＤＡＣへの設定値（8bitの場合、0〜255）
FullScale：ＤＡＣのフルスケール値（8bitの場合、255）
VrefT(t)：ＤＡＣの上側基準電位
VrefB(t)：ＤＡＣの下側基準電位
α(t)：増幅後のPLL部分で取り出したアナログ信号（交流信号）ＳＳ
Vdac_out(t)：ＤＡＣ出力
【００７７】
ここで、２つの基準電位の交流成分は、振幅が同じで逆相であるので、
VrefT(t)＝VrefT_dc＋α(t)
VrefB(t)＝VrefB_dc−α(t)
VrefT_dc、VrefB_dcは各直流成分
【００７８】
したがって、式（I）は、
Vdac_out(t)＝(α(t)＋α(t))×Dac_set／FullScale−α(t)
＋(VrefT_dc−VrefB_dc)×Dac_set／FullScale＋VrefB_dc
となり、この式の右辺の最初の２項で表される信号Vdac_out(t)の交流成分(Vdac_out(t)_AC)は、ＤＡＣ１０８ｂのＤＡＣ設定値により振幅及び極性を設定できることを表している。
【００７９】
また、
Vdac_out(t)_AC＝
2α(t)×Dac_set／FullScale−α(t)＝(2×Dac_set／FullScale−1)×α(t)
例えばＤＡＣ１０８ｂが8bitの設定の場合で考えると
Dac_set：255のとき、Vdac_out(t)_AC＝α(t)
Dac_set：128のとき、Vdac_out(t)_AC≒0
Dac_set：  0  のとき、Vdac_out(t)_AC＝−α(t)
となり、任意の設定、反転・非反転を切り換えることができる。
またこのときのＤＡＣ１０８ｂの１ステップあたりの変化量：Δの大きさは、|Δ|＝α(t)／128となり、入力信号のα(t)に対して、ＤＡＣ設定値に対して比例的に変化する線形的な特性をもつことがわかる。
【００８０】
ところで、ＤＡＣ１０８ｂとして、シリアル通信にてＤＡＣ設定値を設定する多チャネルの汎用的なＤＡＣ装置を用いた場合は、基準電位VrefT(t),VrefB(t)の変化に対する出力変化の応答特性が悪いために、ＤＡＣ１０８ｂの出力信号として得られる補正信号の位相が遅れてしまう。
【００８１】
そこで、ＤＡＣ１０８ｂへの基準電位VrefT(t),VrefB(t)を生成する基準電圧生成部１０８ａ部分において、高周波成分の増幅率を上げ、位相を進ませるような周波数特性を持たせ、ＤＡＣ１０８ｂの応答特性が悪い点を補うようにする。
【００８２】
本実施例の場合には、図９の構成での非反転増幅回路１０８ａａにおいて、ゲインの増幅率を決定する抵抗部分に、前述の位相補償回路ＰＰを並列接続させることで高周波成分での増幅率を上げ、位相を進ませる特性を持たせるようにしている。
次に、この位相補償について説明する。図１０（ａ）には、ＤＡＣ１０８ｂの周波数特性の一例を示し、同図（ｂ）に位相補償回路ＰＰを並列接続した場合のＶｒｅｆ供給回路（基準電圧生成部１０８ａ）の周波数特性を示し、同図（ｃ）には、ＤＡＣ１０８ｂとＶｒｅｆ供給回路（基準電圧生成部１０８ａ）を組み合わせたときの周波数特性の一例を示す。
【００８３】
図１０（ｃ）に示すように、高周波成分では位相補償回路ＰＰのコンデンサ成分の影響で、増幅率があがり、位相が進むことになる。ここで、この周波数特性はＤＡＣ１０８ｂの応答特性を基に、あらかじめ位相補償回路ＰＰの抵抗Ｒ及びコンデンサＣの定数を設定しておく。
このように、基準電位VrefT(t),VrefB(t)の供給回路部分（基準電圧生成部１０８ａ）に周波数特性を持たせることで、応答特性が遅いＤＡＣを用いた場合でもＤＡＣの位相遅れを補償することが可能となる（図１０（ｃ）参照）
【００８４】
次に、本実施例でのＤＡＣ設定値を求めるアルゴリズムについて説明する。
まず、ＳＳＣＧの影響による画像上でのスジの検出について、検討する。
ＳＳＣＧの影響によるスジは、上述したように、ＥＭＩ対策でＳＳＣＧを用いた場合に画像のオフセットレベルが僅かな量だが、ＳＳＣＧの変調周期に同期した周期で変動してしまうために発生するものである。
これは、汎用のＳＳＣＧ変調機能ユニットを用いてＳＳＣＧ機能を実現した場合、その変調周波数は不明である場合が多く、一般的に画像読取装置における１ライン周期とＳＳＣＧ変調の周期とは非同期となることが原因の一つであると考えられる。
【００８５】
ここで、ＳＳＣＧの影響によるスジ画像の特徴量として、読取アナログ画信号ＡＶ１〜ＡＶｎのオフセットレベルの主走査方向の分布のピーク値とボトム値の差分量を採用することで、ＳＳＣＧの影響度合いを表せる。これは、ＳＳＣＧの影響による変動がない場合は、ピークボトム差は0となり、ＳＳＣＧの影響による変動が大きくなるにつれピークボトム差も大きくなるからである。
【００８６】
ただし、本実施例で処理対象としている読取アナログ画信号ＡＶ１〜ＡＶｎは、ＣＣＤラインイメージセンサ１０１からの出力であり、ランダムノイズが含まれるので、ピークボトム差はランダムノイズ成分も含んだ特徴量となり、ＳＳＣＧの影響による変動が無い場合でもピークボトム差としてはランダムノイズ成分σが検出されることになる。図１１（ａ）にＳＳＣＧの影響によるピークボトム差の値が０の場合について示し、同図（ｂ）にＳＳＣＧの影響によるピークボトム差の値が０でない場合について示す。
【００８７】
すなわち、ＳＳＣＧの影響による変動がない場合であっても、読取アナログ画信号ＡＶ１〜ＡＶｎには、ランダムノイズ成分に対応した信号レベルの変動が現われるので、そのランダムノイズ成分を低減できなければ、適切にＳＳＣＧの影響によるスジ画像の特徴量としてのピークボトム差を検出することができない。
【００８８】
ランダムノイズ成分を低減させたピークボトム差検出方法としては、図１２に示すように、主走査方向の１ライン周期をＳＳＣＧの変調周期の整数倍とし、読取信号の各画素毎に複数ライン分の平均処理を行った後にピークボトム差検出を行う方法が考えられる。また、ランダムノイズ成分を低減させたピークボトム差検出方法の別の検出方法としては、図１３に示すように、読取信号の各画素毎に、主走査方向に移動平均を施した後にピークボトム差検出を行う方法も考えられる。
【００８９】
しかしながら、図１２のように読取信号の各画素毎に副走査方向に平均処理を施す場合は、ノイズを低減させるのに多くのライン数が必要となり処理時間が長くなってしまうという問題がある。また、図１３のように主走査方向に移動平均を施したデータに対して“ピーク値−ボトム値”を検出する場合は、読取信号にＳＳＣＧの影響による変動自身も含まれるため、ランダムノイズ低減の効果が小さく、期待したほどの効果を得られないという問題がある。
【００９０】
そこで、本実施例では、基本的には、主走査方向に移動平均を算出して“ピーク値−ボトム値（ピークボトム差）”を検出する方法を採用すると共に、読取信号にＳＳＣＧの影響による変動自身を含まなくすることで、より短い処理時間で“ピーク値−ボトム値”を検出するとともに、“ピーク値−ボトム値”を検出する際のランダムノイズの影響を小さくできるようにしている。
【００９１】
すなわち、本実施例におけるピークボトム差検出動作は、上記したように、ＳＳＣＧ機能部１０７で、アップダウンカウンタ１０７ａの計数値をN_ss/4で固定させた期間ＴＡにおいて、読取信号の各画素毎に、主走査方向に移動平均を施した値を算出して、ランダムノイズ成分を低減させたピーク値を測定すると共に（図４（ａ），（ｂ）参照）、アップダウンカウンタ１０７ａの計数値を-N_ss/4で固定させた期間ＴＢにおいて、読取信号の各画素毎に、主走査方向に移動平均を施した値を算出して、ランダムノイズ成分を低減させたボトム値（下側のピーク値）を測定するというものである。
【００９２】
この場合、アップダウンカウンタ１０７ａの計数値をN_ss/4に固定している期間ＴＡでは、計数値N_ss/4に対応したＳＳＣＧ変調の影響が読取信号の値に現れている状態、すなわち、ＳＳＣＧ変調の影響のピーク値が読み取り信号に現れている状態に固定される。従って、その期間ＴＡにおいて、読取信号の各画素毎に、主走査方向に移動平均を施した値を算出して、読取アナログ画信号ＡＶ１〜ＡＶｎのオフセットレベルの主走査方向の分布のピーク値を測定することができる。
【００９３】
また、アップダウンカウンタ１０７ａの計数値を-N_ss/4に固定している期間ＴＢでは、計数値-N_ss/4に対応したＳＳＣＧ変調の影響が読取信号の値に現れている状態、すなわち、ＳＳＣＧ変調の影響のボトム値が読取信号に現れている状態に固定される。従って、その期間ＴＢにおいて、読取信号の各画素毎に、主走査方向に移動平均を施した値を算出して、読取アナログ画信号ＡＶ１〜ＡＶｎのオフセットレベルの主走査方向の分布のボトム値を測定することができる。
【００９４】
次に、期間ＴＡにおけるピーク値の算出方法、及び、期間ＴＢにおけるボトム値の算出方法について説明する。
期間ＴＡにおけるピーク値の算出方法、及び、期間ＴＢにおけるボトム値の算出方法は、上記のように、いずれも読取信号の各画素毎に、主走査方向に移動平均を施した値を算出するという方法であり、その算出は、例えば、次の式(II)を適用して行う。
Data_ave（n+1）＝{Data（n）＋（α−1）×Data_ave（n）}／α・・・(II)
n：SSCG変調一時停止期間における読取信号の主走査方向の画素位置(0〜N)
Data_ave（n）：n画素目での移動平均量
Data（n）：n画素目のレベル
係数α：ランダムノイズ量に応じて適当に定める係数
上記の演算をＳＳＣＧの周波数変調を一時停止している期間ＴＡにおいて実施することで、最終的に得られた結果がＳＳＣＧ周波数変調のピーク周波数の時の変動レベル（ピーク値）であるピークレベルSS_peakとなる。
SS_peak＝Data_ave（N）
【００９５】
同様に上記の演算をＳＳＣＧの周波数変調を一時停止した期間ＴＢにおいて実施することで、最終的に得られた結果がＳＳＣＧ周波数変調のピーク周波数の時の変動レベル（ボトム値）であるボトムレベルSS_bottomとなる。
SS_bottom＝Data_ave’（N）
【００９６】
そして、得られたピークレベルSS_peakとボトムレベルSS_bottomの差がＳＳＣＧ変調の影響による変動量：Δとなる。
Δ＝｜SS_peak−SS_bottom｜
そして、この検出した結果を用いて、補正信号ＨＳ１〜ＨＳｎを決定するためのＤＡＣ１０８ｂのＤＡＣ設定値を求める。
【００９７】
ここで、ＳＳＣＧ変調周期の値は、上記のようにシステムが適宜に設定することができるので、この実施例にかかる画像読取装置に最適な値とすることができる。
なお、ピークボトム差検出は、画像処理部（ＩＰＵ）２０２のピーク検出部２０２＿１が行う。
【００９８】
ところで、移動平均を求める方法には、式(II)で示した演算式を用いるもの以外にも、例えば３点移動平均法などの演算方法がある。また、移動平均以外にも、期間ＴＡ，ＴＢで得られるサンプル値の平均値を算出して、それぞれをピーク値とボトム値とするという方法を採用することもできる。ただし、期間ＴＡ，ＴＢで得られるサンプル値の平均値を算出する場合には、画素データの総和分を保持できるメモリ容量が必要であるのに対して、移動平均を求める方法を採用した場合には、演算のために必要なメモリ容量を減らすことができ、特に式(II)で示した演算を用いた場合には、注目画素のデータと、１つ前の画素についての演算結果とを保持しておくことで各画素について順次演算を処理することができるので、必要なメモリ容量をより削減することができ、回路規模をより小さくすることができる。
【００９９】
本発明のように読取信号からＳＳＣＧ変調の影響を除去する場合、読取アナログ画信号ＡＶについて、ピークボトム差の絶対値よりも相対的な大小関係の検出が重要である。また、デジタル画像信号ＤＶは、基本的には読取アナログ画信号ＡＶをアナログ／デジタル変換して形成したものであるから、デジタル画像信号ＤＶの値は、読取アナログ画信号ＡＶに含まれるオフセット成分及びランダムノイズ成分のアナログ値に対応したデジタル値を含むものである。したがって、上記のようにデジタル画像信号ＤＶについてピークボトム差を算出することは、読取アナログ画信号ＡＶのピークボトム差の相対的値を検出することと同等である。そこで、本実施例では、デジタル画像信号ＤＶに基づいてピークボトム差を検出し、この結果に基づきＳＳＣＧの影響を除去する構成とした。具体的な構成については後述する。
【０１００】
次にＤＡＣ設定値を求めるアルゴリズムについて説明する。
ＤＡＣ設定値を求めるアルゴリズムとしては、例えば、ＤＡＣ１０８ｂのＤＡＣ設定値を少しずつ更新しながら、ピークボトム差を検出し、最終的にピークボトム差が極小となるようなＤＡＣ設定値、または、ピークボトム差が一定のスレッシュレベル以下となるＤＡＣ設定値を、補正信号としてのＤＡＣ設定値とするものも考えられる。
【０１０１】
しかしながら、このようなアルゴリズムを適用した場合、ピークボトム差の検出とＤＡＣ１０８ｂのＤＡＣ設定値の更新を繰り返す必要があるため処理時間がかかってしまう。またＤＡＣ１０８ｂのＤＡＣ設定値が最適値に近づくほどピークボトム差が小さくなっていくので、ランダムノイズ成分の影響度が大きくなり、なかなか最適値に収束できないといった事態を生じる。
【０１０２】
そこで、本実施例のＤＡＣ設定値を求めるアルゴリズムとしては、少ない検出回数とランダムノイズの影響を低減した、次のようなアルゴリズムを用いる。
まず、本実施例の構成において、ＳＳＣＧの影響による変動がある画像データに対して補正信号を重畳させた状態での、各ＤＡＣ設定値とその時のピークボトム差との関係を示したグラフを図１４（ａ）に示す。なお、説明のために図１４（ａ）では8bitの設定範囲を持つＤＡＣの場合でのグラフを示す。
【０１０３】
このグラフを見ると、設定値Ａにおいてピークボトム差が極小となり、ＳＳＣＧの影響による変動を打ち消すためのＤＡＣ設定値としては、設定値Ａが最適な値であることがわかる。
すなわち、上述したように、ＤＡＣ１０８ｂのＤＡＣ設定値と出力との関係が線形であることから、ＤＡＣ１０８ｂのＤＡＣ設定値を0から増加させていくと、ピークボトム差は傾き：−βで直線的に減少し、設定値Ａを境に傾きβで増加する特性となる。ピークボトム差を検出しているので、設定値Ａの前後で減少と増加が切り替わった特性となっているが、その変化量の大きさはβで一定である。
【０１０４】
ここで、図１４（ａ）のグラフを図形的にみると、同図（ｂ）に示すように、設定値Ａの左側にできる三角形ＴＡと右側にできる三角形ＴＢとは傾きの大きさがいずれもβであることから相似の関係となる。
相似であることにより設定値Ａの値は、設定値0でのピークボトム差ＤＦ（０）（＝Δ_0）と設定値255でのピークボトム差ＤＦ（２５５）（＝Δ_255）の比から、次の式（III）のように計算により算出できる。
設定値A＝255×Δ_0／(Δ_0＋Δ_255)    ・・・（III）
【０１０５】
この場合、ＤＡＣ設定値の最適値となる設定値Ａは、式（III）を計算することで得られるので、ＤＡＣ１０８ｂのＤＡＣ設定値の更新を繰り返しながらピークボトム差を検出する必要がなく、ＤＡＣ１０８ｂのＤＡＣ設定値を変えた状態でのピークボトム差検出を２回実施するだけで設定値Ａを算出でき、非常に短時間でＤＡＣ設定値の最適値を得ることができる。
ここで、設定値0でのピークボトム差：Δ_0と及び設定値255でのピークボトム差：Δ_255は、いずれもランダムノイズ成分σ（図１４（ａ）参照）に対して十分に大きい量であるため、ＤＡＣ設定値の最適値に対してランダムノイズ成分σが及ぼす影響は少ない。
【０１０６】
なお、前述の説明ではＤＡＣ設定値として、設定値0と設定値255で検出した各ピークボトム差：Δ_0とピークボトム差：Δ_255を用いたが、ピークボトム差の検出値に対するランダムノイズσの影響が少ない設定値であれば任意の設定値で構わない。
【０１０７】
図１５は、上述したアルゴリズムに基づいて、基板制御部２００のＣＰＵ２０３がＤＡＣ設定値を計算する際の処理の一例を示すフローチャートである。
なお、この図１５を用いて行う処理の説明においては、ＤＡＣ１０８ｂは8bit階調とし、計算の際の設定値として0と255を採用し、ランダムノイズ低減方法は、図４（ａ），（ｂ）及び式（II）を参照して説明した演算方法により実施する場合で説明をする。
【０１０８】
まず、初期設定を実施し、各変数、及び条件を設定する（ステップＳ１）。
カウンタ停止再開部１０７ｃを調整モードにセットする
ランプ  ←  ＯＦＦ
ＡＦＥゲイン  ←  １０倍
１ライン周期  ←  通常設定値に設定
ＤＡＣ設定値_nch  ←  ０
※変数及び定数の説明
ランプ：ＳＳＣＧの影響によるオフセット変動を検出するためランプはＯＦＦの状態に設定し、暗状態で読み取りを行う。
ＡＦＥゲイン：読取アナログ画信号ＡＶの増幅率を１０倍として検出感度を上げた状態に設定する。
ＤＡＣ設定_nch：ＤＡＣ１０８ｂのnchへのＤＡＣ設定値。補正信号設定として、まず０の状態で調整を開始する。
【０１０９】
初期設定を行なった後に、ＤＡＣ設定値を０として、ピーク検出部２０２＿１によるピークボトム差検出を行なう（ステップＳ２）。ピークボトム差検出は、上述のように、ＳＳＣＧ機能部１０７において、アップダウンカウンタ１０７ａの計数値をN_ss/4で固定させた期間ＴＡにおいて、式(II)に従って、ランダムノイズ成分を低減させたピーク値を測定（算出）し、アップダウンカウンタ１０７ａの計数値を-N_ss/4で固定させた期間ＴＢにおいて、式(II)に従って、ランダムノイズ成分を低減させたボトム値（下側のピーク値）を測定（算出）し、それぞれ算出したピーク値とボトム値の差の絶対値をピークボトム差の検出値とする。
【０１１０】
このとき、ＣＰＵ２０３がカウンタ停止再開部１０７ｃを調整モードにセットしてから、カウンタ停止再開部１０７ｃがアップダウンカウンタ１０７ａのカウント値を０に初期設定した後に、アップダウンカウンタ１０７ａがアップカウントすることによりその出力カウント値の値がN_ss/4に達するまでの時間は、一定時間であり、従って、ＣＰＵ２０３が、カウンタ停止再開部１０７ｃを調整モードにセットしてから期間ＴＡが開始するまでのタイミングは一定時間である。
【０１１１】
また、期間ＴＡの経過後、アップダウンカウンタ１０７ａがダウンカウントすることによりその出力カウントの値が-N_ss/4に達するまでの時間は一定時間であり、従って、期間ＴＡが経過した後、期間ＴＢが開始するまでのタイミングは一定時間である。
【０１１２】
このように、ＣＰＵ２０３がカウンタ停止再開部１０７ｃを調整モードにセットしてから、ピーク値を測定する期間ＴＡが開始するまでの時間、ピーク値を測定するための期間ＴＡ、期間ＴＡの終了後ボトム値を測定する期間ＴＢが開始するまでの時間、及びボトム値を測定するための期間ＴＢは、それぞれ特定のタイミングで到来する。
【０１１３】
そこで、ピーク検出部２０２＿１は、ＣＰＵ２０３がカウンタ停止再開部１０７ｃに調整モードをセットしてから、期間ＴＡが開始するまでの時間を待機した後、期間ＴＡが開始される時点から式(II)の演算処理に基づいてピーク値の検出動作を開始し、期間ＴＡが終了するとピーク値の検出動作を終了し、次に、期間ＴＢが開始するまでの時間を待機し、期間ＴＢが開始される時点から式(II)の演算処理に基づいてボトム値の検出動作を行い、期間ＴＢが終了するとボトム値の検出動作を終了し、期間ＴＡで得たピーク値と期間ＴＢで得たボトム値に基づいてピークボトム差を検出し、その検出したピークボトム差の値を変数Δ_0_nchに保持する。
【０１１４】
次にＤＡＣ設定値を255にして、ピークボトム差検出を行う（ステップＳ３，Ｓ４）。
ＤＡＣ設定値_nch  ←  255
ＤＡＣ１０８ｂのＤＡＣ設定値を255とした場合もステップＳ２と同様のピークボトム差検出処理を行い、変数Δ_255_nchに保持する。
【０１１５】
検出したピークボトム差：Δ_0_nchとΔ_255_nchとから補正信号のＤＡＣ設定値を算出する（ステップＳ５）。
ＤＡＣ設定値  ＝  255×Δ_0_nch／（Δ_0_nch＋Δ_255_nch）
【０１１６】
算出したＤＡＣ設定値をＤＡＣ１０８ｂのnchに設定した後に、カウンタ停止再開部１０７ｃを通常モードに戻し、初期設定で変更したＡＦＥゲインを通常設定値に戻すとともに、１ライン周期を通常周期に戻して終了となる（ステップＳ６）。
以上のＤＡＣ設定値計算フローに基づき計算を行なうことで、ＳＳＣＧの影響による読取アナログ画信号ＡＶのオフセット変動を低減するのに適した設定値Ａを得る事が可能となり、その結果、画像に現われるスジを低減できることになる。
【０１１７】
ところで、ＳＳＣＧの影響によるオフセット変動はＣＣＤラインイメージセンサ１０１のデバイス特性の影響度が大きく、温度特性等に依存してオフセット変動量が変化する場合が考えられるので、このようなＣＣＤラインイメージセンサ１０１を用いた場合の画像読取装置では、上述のＤＡＣ設定値計算フローにより、ＤＡＣ設定値の最適値を設定し、画像上のスジを低減した場合でも、ＳＳＣＧの影響によるオフセット変動量が経時で変化することにより、再度、画像においてＳＳＣＧの影響によるスジが発生する場合がある。
【０１１８】
このような場合においても、上述したＤＡＣ設定値の計算処理を任意の時間間隔で実施する処理を、システム処理において備えておくことでＳＳＣＧの影響によるオフセット変動量の経時変化にも対応することが可能となる。
例えば、本実施例の機能を備えた画像読取装置において連続通電時間をモニタしておき一定時間毎に上述のＤＡＣの設定値の計算処理を実施するモードを備えることで、ＳＳＣＧの影響によるオフセット変動の経時変化にも本実施例は対応できる。
【０１１９】
さらに、本実施例にかかる画像読取装置を画像形成装置に備えることで、その画像形成装置においてはＳＳＣＧの影響によるスジを低減した画像情報に基づいた画像を形成することが可能となる。
【０１２０】
以上説明したように、この画像読取装置によれば、ＳＳＣＧを用いた読取装置における画像へのスジ画像の問題に対してスジ画像を低減することが可能となる。
また、設定値を算出する処理をフィードバックにより設定を行う増幅手段の特性を利用した処理とすることで、簡単な処理で適切な設定値を得ることが可能となる。
【０１２１】
また、補正信号生成の際に通常の画像読取動作と同じ画像処理パスで得られる特徴量を用いることで、特徴量抽出のための仕組を追加することなく補正信号を生成することが可能となる。
また、補正信号を生成する際に、補正信号を任意の増幅率及びその位相の反転、非反転を任意に設定できる仕組みを持つことで、ＳＳＣＧの影響によるオフセット変動がデバイス毎にばらついた場合においても補正できることを目的とする。またこの仕組みを汎用のＤＡＣを用いることで低コストで実現することが可能となる。
【０１２２】
また、ＳＳＣＧの変調周期に同期したアナログ信号をＣＣＤ駆動信号を生成するタイミングジェネレータに内蔵されているＰＬＬブロックから取り出すことで、新たに複雑な回路を設けることなくＳＳＣＧの変調周期に同期したアナログ信号を取り出すことが可能となる。
また、画像信号に対するアナログ処理及びＡ／Ｄ変換処理とが集積回路化されたアナログＡＳＩＣを用いた画像読取装置において、ＳＳＣＧの影響によるスジ画像を低減することが可能となる。
【０１２３】
また、ＳＳＣＧの影響によるスジを低減するために生成した補正信号を画像信号に重畳する際に、アナログ処理ＡＳＩＣのクランプ電位にＡＣ結合を介して重畳させることで、新たに複雑な回路を設けることなくＳＳＣＧの影響によるスジを低減することが可能となる。
また、画像読取装置において他の制御とは独立して行なえる調整処理とすることで、ＳＳＣＧの影響によるスジ画像が経時変化する場合であっても補正をすることが可能となる。
また、ＳＳＣＧの影響を低減した画像読取装置をもつ画像形成装置を提供することが可能となる。
【０１２４】
以上で実施形態の説明を終了するが、装置の構成、操作手段の構成、具体的な処理内容、操作方法等が上述の実施形態で説明したものに限られないことはもちろんである。
なお、この発明によるＤＡＣ設定値計算フローのプログラムは、はじめから基板制御部２００がＣＰＵ２０３と共に備えるＲＯＭ，ＨＤＤあるいはＳＳＤ等の記憶手段に格納しておいてもよいが、記録媒体であるＣＤ−ＲＯＭあるいはフレキシブルディスク，ＭＯ，ＣＤ−Ｒ，ＣＤ−ＲＷ，ＤＶＤ＋Ｒ，ＤＶＤ＋ＲＷ，ＤＶＤ−Ｒ，ＤＶＤ−ＲＷ，又はＤＶＤ−ＲＡＭや、ＳＲＡＭ，ＮＯＶ−ＲＡＭ，ＥＥＰＲＯＭ，メモリカード等の不揮発性記録媒体（メモリ）に記録して提供することもできる。そのメモリに記録されたプログラムをコンピュータにインストールしてＣＰＵ２０３に実行させるか、ＣＰＵ２０３にそのメモリからこのプログラムを読み出して実行させることにより、上述した各手順を実行させることができる。
【０１２５】
さらに、ネットワークに接続され、プログラムを記録した記録媒体を備える外部機器あるいはプログラムを記憶手段に記憶した外部機器からダウンロードして実行させることも可能である。
また、以上述べてきた各実施形態の構成及び変形例は、矛盾しない範囲で適宜組み合わせて適用することも可能である。
【産業上の利用可能性】
【０１２６】
本発明は、ＳＳＣＧをＥＭＩ対策として用いている画像読取装置であれば、原稿以外を読み取る任意の構成の装置についても適用することができる。また、そのような画像読取装置を画像読取手段として備える画像形成装置であれば、電子写真式記録装置やインクジェット式記録装置等の任意の記録手段を備えたもの、ネットワーク対応の画像形成装置などに適用することができる。また、画像読取装置や画像形成装置以外の電子装置であって、ＳＳＣＧをＥＭＩ対策として用いているアナログ処理系を備えた電子装置であれば、適用することができる。
【符号の説明】
【０１２７】
１０１：ＣＣＤラインイメージセンサ、１０２：ＡＦＥ（アナログフロントエンド）、１０３＿１〜１０３＿ｎ：アナログ処理ユニット、１０４：信号送信部、１０５：タイミングジェネレータ、１０５ａ：ＰＬＬ回路、１０５ａｅ：加算器、１０５ｂ：タイミング発生回路、１０６：水晶発振器、１０７：ＳＳＣＧ機能部、１０７ａ：アップダウンカウンタ、１０７ｂ，１０８ｂ：ＤＡＣ、１０７ｃ：カウンタ停止再開部、１０８：ＳＳＣＧ補正信号生成回路、１０８ａ：基準電圧生成部、１０８ａａ：非反転増幅回路、１０８ａｂ：反転増幅回路、１０８ｃ：出力回路、２００：基板制御部、２０１：信号受信部、２０２：画像処理部（ＩＰＵ）、２０２＿１：ピーク検出部、２０３：ＣＰＵ（中央処理装置）、Ｑ１，Ｑ２：トランジスタエミッタフォロワ回路。
【先行技術文献】
【特許文献】
【０１２８】
【特許文献１】特開２００８−１１８３６６号公報
【特許文献２】特開２００６−２２２６８８号公報
【図１】
0005636754.tif 000002
【図２】
0005636754.tif 000003
【図３】
0005636754.tif 000004
【図４】
0005636754.tif 000005
【図５】
0005636754.tif 000006
【図６】
0005636754.tif 000007
【図７】
0005636754.tif 000008
【図８】
0005636754.tif 000009
【図９】
0005636754.tif 000010
【図１０】
0005636754.tif 000011
【図１１】
0005636754.tif 000012
【図１２】
0005636754.tif 000013
【図１３】
0005636754.tif 000014
【図１４】
0005636754.tif 000015
【図１５】
0005636754.tif 000016
【図１６】
0005636754.tif 000017
【図１７】
0005636754.tif 000018