(57)【特許請求の範囲】
【請求項１】
一面（３３）および他面（４７）を有する半導体基板（３２）を備え、前記半導体基板（３２）の一面（３３）の面方向において、ＩＧＢＴ素子として動作する領域がＩＧＢＴ領域（１０）とされ、ダイオード素子として動作する領域がダイオード領域（２０）とされており、前記ＩＧＢＴ領域（１０）と前記ダイオード領域（２０）とが交互に繰り返し配置された半導体装置であって、
前記半導体基板（３２）は、少なくとも、前記ＩＧＢＴ領域（１０）のうち前記ＩＧＢＴ領域（１０）と前記ダイオード領域（２０）との境界（４０）側に低ライフタイム領域（４９）を備えており、
前記低ライフタイム領域（４９）は、前記半導体基板（３２）の一面（３３）側においては前記ダイオード領域（２０）およびＩＧＢＴ領域（１０）のうちＩＧＢＴ素子を除いた領域に前記半導体基板（３２）の一面（３３）を基準として所定の深さまで形成され、前記半導体基板（３２）の他面（４７）側においては前記ＩＧＢＴ領域（１０）に前記半導体基板（３２）の他面（４７）を基準として所定の深さまで形成されており、
前記低ライフタイム領域（４９）のうち前記ＩＧＢＴ領域（１０）において前記半導体基板（３２）の一面（３３）側に形成された部分と前記半導体基板（３２）の他面（４７）側に形成された部分とが前記半導体基板（３２）の一面（３３）に垂直な方向でオーバーラップしていることを特徴とする半導体装置。
【請求項２】
一面（３３）および他面（４７）を有する半導体基板（３２）を備え、前記半導体基板（３２）の一面（３３）の面方向において、ＩＧＢＴ素子として動作する領域がＩＧＢＴ領域（１０）とされ、ダイオード素子として動作する領域がダイオード領域（２０）とされており、前記ＩＧＢＴ領域（１０）と前記ダイオード領域（２０）とが交互に繰り返し配置された半導体装置であって、
前記半導体基板（３２）は、少なくとも、前記ＩＧＢＴ領域（１０）のうち前記ＩＧＢＴ領域（１０）と前記ダイオード領域（２０）との境界（４０）側に低ライフタイム領域（４９）を備えており、
前記低ライフタイム領域（４９）は、前記ＩＧＢＴ領域（１０）では前記半導体基板（３２）の他面（４７）を基準として当該他面（４７）側に所定の深さまで形成されていると共に前記ＩＧＢＴ領域（１０）のうち前記境界（４０）側では前記境界（４０）に向かって所定の勾配で深くなるように形成されており、前記ダイオード領域（２０）では少なくとも前記半導体基板（３２）の他面（４７）を基準として前記ＩＧＢＴ領域（１０）において最も深く形成された位置と同じ深さまで形成されていることを特徴とする半導体装置。
【請求項３】
一面（３３）および他面（４７）を有する半導体基板（３２）を備え、前記半導体基板（３２）の一面（３３）の面方向において、ＩＧＢＴ素子として動作する領域がＩＧＢＴ領域（１０）とされ、ダイオード素子として動作する領域がダイオード領域（２０）とされており、前記ＩＧＢＴ領域（１０）と前記ダイオード領域（２０）とが交互に繰り返し配置された半導体装置であって、
前記半導体基板（３２）は、少なくとも、前記ＩＧＢＴ領域（１０）のうち前記ＩＧＢＴ領域（１０）と前記ダイオード領域（２０）との境界（４０）側に低ライフタイム領域（４９）を備えており、
前記低ライフタイム領域（４９）は、前記ＩＧＢＴ領域（１０）では前記境界（４０）側において前記半導体基板（３２）の他面（４７）を基準として前記境界（４０）に向かって所定の勾配で深くなるように形成されており、前記ダイオード領域（２０）では前記半導体基板（３２）の他面（４７）を基準として前記ＩＧＢＴ領域（１０）において最も深い位置と少なくとも同じ深さまで形成されていることを特徴とする半導体装置。
【請求項４】
前記低ライフタイム領域（４９）は、前記ダイオード領域（２０）の全域に形成されていることを特徴とする請求項２または３に記載の半導体装置。
【請求項５】
前記低ライフタイム領域（４９）は、前記ＩＧＢＴ領域（１０）において前記境界（４０）から遠い部分が前記半導体基板（３２）の他面（４７）を基準として第１の勾配で前記半導体基板（３２）の一面（３３）側に深くなり、前記境界（４０）に近い部分が前記第１の勾配よりも小さい第２の勾配で前記半導体基板（３２）の一面（３３）側に深くなるように設けられていることを特徴とする請求項２ないし４のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型の半導体装置に関する。
【背景技術】
【０００２】
従来より、ＩＧＢＴ（Insulated Gate Bipolar Transistor）領域とダイオード（Free Wheeling Diode）領域とが同じ半導体基板に形成された半導体装置が、例えば特許文献１で提案されている。
【０００３】
具体的に、特許文献１では、基板にＩＧＢＴ領域およびダイオード領域が形成された半導体装置において、ダイオード領域やＩＧＢＴ領域とダイオード領域との境界部にダメージ層を設けた構造が提案されている。これにより、ダイオード素子のリカバリ時にダメージ層にて基板内の過剰キャリアが再結合によって消滅し、逆方向電流に寄与するキャリアが減少することでダイオード素子のリカバリ特性が向上する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１９２７３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１では、ダメージ層によってＩＧＢＴ領域のうちダイオード領域側の領域に流れ込むホールを阻止することができない。このため、ダイオード素子の動作時にＩＧＢＴ素子のゲート電極に入力されるゲート信号によって順方向電圧Ｖｆが変化するゲート干渉が起こり、ダイオードの損失が増大してしまうという問題がある。
【０００６】
本発明は上記点に鑑み、少なくともダイオード動作時の良好な損失特性を実現することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
上記目的を達成するため、請求項１〜３に記載の発明では、一面（３３）および他面（４７）を有する半導体基板（３２）を備え、半導体基板（３２）の一面（３３）の面方向において、ＩＧＢＴ素子として動作する領域がＩＧＢＴ領域（１０）とされ、ダイオード素子として動作する領域がダイオード領域（２０）とされており、ＩＧＢＴ領域（１０）とダイオード領域（２０）とが交互に繰り返し配置されている。
【０００８】
そして、半導体基板（３２）は、少なくとも、ＩＧＢＴ領域（１０）のうちＩＧＢＴ領域（１０）とダイオード領域（２０）との境界（４０）側に低ライフタイム領域（４９）を備えていることを特徴とする。
【０００９】
これによると、ダイオード素子の動作時にＩＧＢＴ領域（１０）のうちダイオード領域（２０）との境界（４０）側に残されたホールが低ライフタイム領域（４９）によって再結合して消滅するので、ＩＧＢＴ領域（１０）からダイオード領域（２０）へのホールの注入を抑制することができる。このため、ダイオード素子の動作時にゲート干渉を防止できるので、ダイオード動作時において良好な損失特性を実現することができる。
【００１０】
そして、請求項１に記載の発明のように、低ライフタイム領域（４９）は、半導体基板（３２）の一面（３３）側においてはダイオード領域（２０）およびＩＧＢＴ領域（１０）のうちＩＧＢＴ素子を除いた領域に半導体基板（３２）の一面（３３）を基準として所定の深さまで形成され、半導体基板（３２）の他面（４７）側においてはＩＧＢＴ領域（１０）に半導体基板（３２）の他面（４７）を基準として所定の深さまで形成されていても良い。この場合、低ライフタイム領域（４９）のうちＩＧＢＴ領域（１０）において半導体基板（３２）の一面（３３）側に形成された部分と半導体基板（３２）の他面（４７）側に形成された部分とを半導体基板（３２）の一面（３３）に垂直な方向でオーバーラップさせることができる。
【００１１】
また、請求項２に記載の発明のように、低ライフタイム領域（４９）は、ＩＧＢＴ領域（１０）では半導体基板（３２）の他面（４７）を基準として当該他面（４７）側に所定の深さまで形成されていると共にＩＧＢＴ領域（１０）のうち境界（４０）側では境界（４０）に向かって所定の勾配で深くなるように形成されており、ダイオード領域（２０）では少なくとも半導体基板（３２）の他面（４７）を基準としてＩＧＢＴ領域（１０）において最も深く形成された位置と同じ深さまで形成されていても良い。
【００１２】
一方、請求項３に記載の発明のように、低ライフタイム領域（４９）は、ＩＧＢＴ領域（１０）では境界（４０）側において半導体基板（３２）の他面（４７）を基準として境界（４０）に向かって所定の勾配で深くなるように形成されており、ダイオード領域（２０）では半導体基板（３２）の他面（４７）を基準としてＩＧＢＴ領域（１０）において最も深い位置と少なくとも同じ深さまで形成されていても良い。
【００１３】
請求項４に記載の発明のように、請求項２または３に記載の半導体装置において、低ライフタイム領域（４９）は、ダイオード領域（２０）の全域に形成されていても良い。
【００１４】
さらに、請求項５に記載の発明のように、請求項２ないし４のいずれか１つに記載の半導体装置において、低ライフタイム領域（４９）は、ＩＧＢＴ領域（１０）において境界（４０）から遠い部分が半導体基板（３２）の他面（４７）を基準として第１の勾配で半導体基板（３２）の一面（３３）側に深くなり、境界（４０）に近い部分が第１の勾配よりも小さい第２の勾配で半導体基板（３２）の一面（３３）側に深くなるように設けられていても良い。
【００１５】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００１６】
【図１】本発明の第１実施形態に係る半導体装置の断面図である。
【図２】図１に示される各部の不純物プロファイルおよびライフタイムを示した図である。
【図３】低ライフタイム領域の形成工程を示した図である。
【図４】本発明の第２実施形態に係る半導体装置の断面図である。
【図５】図４に示される各部の不純物プロファイルおよびライフタイムを示した図である。
【図６】本発明の第３実施形態に係る半導体装置の断面図である。
【図７】図６に示される各部の不純物プロファイルおよびライフタイムを示した図である。
【図８】本発明の第４実施形態に係る半導体装置の断面図である。
【図９】図８に示される各部の不純物プロファイルおよびライフタイムを示した図である。
【図１０】本発明の第５実施形態に係る半導体装置の断面図である。
【図１１】本発明の第６実施形態に係る半導体装置の断面図である。
【図１２】本発明の第７実施形態に係る半導体装置の断面図である。
【図１３】他の実施形態に係る半導体装置の断面図である。
【図１４】他の実施形態に係る半導体装置の断面図である。
【図１５】他の実施形態に係る半導体装置の断面図である。
【発明を実施するための形態】
【００１７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００１８】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。
【００１９】
図１は、本実施形態に係る半導体装置の断面図である。この図に示されるように、半導体装置は、ＩＧＢＴ領域１０と、このＩＧＢＴ領域１０に隣接するダイオード領域２０と、が交互に繰り返し配置されたＲＣ−ＩＧＢＴである。ＩＧＢＴ領域１０は多数のＩＧＢＴ素子が形成された領域であり、ダイオード領域２０はダイオード素子が形成された領域である。
【００２０】
これらＩＧＢＴ領域１０およびダイオード領域２０は、図２に示されるように、ドリフト層として機能するＮ−型のドリフト層３０と、ドリフト層３０の上に形成されたＰ型のベース層３１と、を含む半導体基板３２に形成されている。本実施形態では、ベース層３１の表面を半導体基板３２の一面３３とする。ドリフト層３０としてはＮ−型のシリコンウェハが用いられ、このシリコンウェハの表面にＰ型のベース層３１が例えば熱拡散で形成される。
【００２１】
このような半導体基板３２に対して、ＩＧＢＴ領域１０には、ベース層３１を貫通してドリフト層３０まで達するように複数個のトレンチ３４が形成されている。各トレンチ３４は、半導体基板３２の一面３３の面方向のうち一方向を長手方向とし、この長手方向に沿って延設されている。そして、トレンチ３４は例えば複数個等間隔に平行に形成されている。
【００２２】
各トレンチ３４の内壁には、各トレンチ３４の内壁表面を覆うようにゲート絶縁膜３５が形成されている。各トレンチ３４のうちＩＧＢＴ領域１０に形成されたトレンチ３４のゲート絶縁膜３５の上にはポリシリコン等のゲート電極３６が埋め込まれている。これにより、トレンチゲート構造が構成されている。なお、ゲート電極３６は図示しない引き出し配線を介して半導体基板３２の一面３３側に設けられた図示しないゲート上部電極に接続されている。
【００２３】
トレンチ３４は例えばフォトリソグラフィ・エッチング工程により形成され、ゲート絶縁膜３５は熱酸化やＣＶＤ法等で形成される。また、ゲート電極３６はＣＶＤ法等でトレンチ３４内に埋め込まれる。
【００２４】
ＩＧＢＴ領域１０では、ベース層３１はチャネル領域を構成している。そして、チャネル領域であるベース層３１の表層部にＮ＋型のエミッタ領域３７が形成されている。このエミッタ領域３７が設けられた部分がＩＧＢＴ領域１０における活性領域であり、エミッタ領域３７が形成された部分がＩＧＢＴ素子として機能する部分である。
【００２５】
Ｎ＋型のエミッタ領域３７は、Ｎ−型のドリフト層３０よりも高不純物濃度で構成され、ベース層３１内において終端しており、かつ、当該ベース層３１内においてトレンチ３４の側面に接するように形成されている。例えば、エミッタ領域３７はトレンチ３４の延設方向に沿ってトレンチ３４のトレンチ３４の側面に接するように棒状に延設され、トレンチ３４の先端よりも内側で終端した構造とされている。これにより、エミッタ領域３７はＩＧＢＴ領域１０とダイオード領域２０とが並んだ方向にストライプ状に延設される。エミッタ領域３７は専用のマスクが用いられてイオン注入により形成される。
【００２６】
さらに、ベース層３１の上にはＰＳＧ等の層間絶縁膜３８がゲート電極３６上を含むように形成されていると共に、層間絶縁膜３８はエミッタ領域３７に沿って開口したコンタクトホール３９を有している。これにより、Ｎ＋型のエミッタ領域３７の一部およびベース層３１の一部がコンタクトホール３９から露出している。本実施形態では、層間絶縁膜３８はＩＧＢＴ領域１０のうちダイオード領域２０側の領域ではＩＧＢＴ領域１０とダイオード領域２０との境界４０まで形成されている。この層間絶縁膜３８は、例えばフォトリソグラフィ・エッチング工程により形成される。
【００２７】
なお、ＩＧＢＴ領域１０の外周側には、ドリフト層３０の表層部にベース層３１よりも深いＰ型のリサーフ領域４１が形成されている。このリサーフ領域４１は、外周耐圧用として設けられている。
【００２８】
一方、ダイオード領域２０では、ダイオード領域２０におけるベース層３１の表層部にＰ＋型のコンタクト領域４２が形成されている。このようなコンタクト領域４２は、専用のマスクが用いられてイオン注入により形成される。
【００２９】
そして、ＩＧＢＴ領域１０およびダイオード領域２０の両領域において半導体基板３２の一面３３側にエミッタ電極４３が形成されている。具体的には、ＩＧＢＴ領域１０では、層間絶縁膜３８に設けられたコンタクトホール３９にエミッタ電極４３が埋め込まれてエミッタ電極４３とエミッタ領域３７およびベース層３１とが電気的に接続されている。また、ダイオード領域２０では、ベース層３１およびコンタクト領域４２の上にエミッタ電極４３が形成されてエミッタ電極４３とコンタクト領域４２とが電気的に接続されている。このようなエミッタ電極４３は、例えばフォトリソグラフィ・エッチング手法によりＡｌ等がパターニングされることで形成される。
【００３０】
また、ＩＧＢＴ領域１０およびダイオード領域２０の全域において、ドリフト層３０のうちベース層３１とは反対側にＮ型のフィールドストップ層４４が形成されている。そして、フィールドストップ層４４のうち、ＩＧＢＴ領域１０の領域の上にはＰ＋型のコレクタ層４５が形成され、ダイオード領域２０の領域の上にはＮ＋型のカソード層４６が形成されている。これらコレクタ層４５およびカソード層４６は同じ階層に形成されている。本実施形態では、コレクタ層４５およびカソード層４６の表面、すなわちコレクタ層４５およびカソード層４６のうちフィールドストップ層４４とは反対側の面を半導体基板３２の他面４７とする。
【００３１】
コレクタ層４５およびカソード層４６の上にはＡｌ等のコレクタ電極４８が例えばスパッタリングの方法により形成されている。これにより、半導体基板３２の一面３３の面方向において、コレクタ層４５が形成された領域がＩＧＢＴ領域１０に該当すると共にＩＧＢＴ素子として動作し、カソード層４６が形成された領域がダイオード領域２０に該当すると共にダイオード素子として動作する。
【００３２】
フィールドストップ層４４は例えばシリコンウェハの裏面に形成され、フィールドストップ層４４のうちＩＧＢＴ領域１０に対応する領域にＰ型のコレクタ層４５が形成され、ダイオード領域２０に対応する領域にＮ型のカソード層４６が形成される。
【００３３】
上記構造において、半導体基板３２には低ライフタイム領域４９が形成されている。本実施形態では、低ライフタイム領域４９は、半導体基板３２の一面３３側および他面４７側の両方に形成されている。図１では、「・」および「×」により低ライフタイム領域４９を表現している。
【００３４】
具体的には、半導体基板３２の一面３３側においては、低ライフタイム領域４９はダイオード領域２０およびＩＧＢＴ領域１０のうちＩＧＢＴ素子を除いた領域に半導体基板３２の一面３３を基準として所定の深さまで形成されている。ここで、半導体基板３２の一面３３側の「所定の深さ」は、例えばドリフト層３０のうちベース層３１の底部付近の深さである。
【００３５】
また、半導体基板３２の他面４７側においては、低ライフタイム領域４９はＩＧＢＴ領域１０に半導体基板３２の他面４７を基準として所定の深さまで設けられている。ここで、半導体基板３２の他面４７側の「所定の深さ」は、例えばフィールドストップ層４４とドリフト層３０との境界付近の深さである。
【００３６】
そして、ＩＧＢＴ領域１０において半導体基板３２の一面３３側に形成された低ライフタイム領域４９の一部と半導体基板３２の他面４７側に形成された低ライフタイム領域４９の一部とが半導体基板３２の一面３３に垂直な方向でオーバーラップしている。
【００３７】
このように、半導体装置に低ライフタイム領域４９が設けられた場合の各部のライフタイムのレベルを図２に示す。図２は図１に示される各部の不純物濃度およびライフタイムのレベルを示した図であり、（ａ）はＡ−Ａ’部分、（ｂ）はＢ−Ｂ’部分、（ｃ）はＣ−Ｃ’部分の各プロファイルである。
【００３８】
図２（ａ）に示されるように、ＩＧＢＴ領域１０では半導体基板３２の他面４７側つまり「×」に対応した部分のライフタイムが最も短くなっている。また、「・」に対応した部分のライフタイムも、半導体基板３２の一面３３側のライフタイムよりも短くなっている。
【００３９】
また、ＩＧＢＴ領域１０とダイオード領域２０との境界４０付近では、図２（ｂ）に示されるように、半導体基板３２の一面３３側および他面４７側の両方にライフタイムが短い領域が形成されている。そして、半導体基板３２の一面３３側および他面４７側のライフタイムは、低ライフタイム領域４９が形成されていないドリフト層３０に対応した部分のライフタイムよりも短くなっている。
【００４０】
さらに、図２（ｃ）に示されるように、ダイオード領域２０では半導体基板３２の一面３３側のライフタイムが短くなっている。
【００４１】
このような低ライフタイム領域４９は、ドリフト層３０に残存するキャリアのライフタイムを制御するためのものであり、ドリフト層３０内に残存するキャリアを再結合によって消滅させる役割を果たすものである。
【００４２】
そして、低ライフタイム領域４９は、少なくとも、ＩＧＢＴ領域１０のうちＩＧＢＴ領域１０とダイオード領域２０との境界４０側に設けられているので、ダイオード素子の動作時にＩＧＢＴ領域１０のうちダイオード領域２０との境界４０側に残されたホールが低ライフタイム領域４９によって再結合して消滅する。これにより、ＩＧＢＴ領域１０からダイオード領域２０へのホールの注入を抑制することができる。
【００４３】
このため、ダイオード素子の動作時にＩＧＢＴ素子のゲート電極３６に入力されるゲート信号によって順方向電圧Ｖｆが変化するゲート干渉を防ぐことができる。また、低ライフタイム領域４９によってリカバリ時に逆方向電流に寄与するキャリアが再結合によって消滅するので、リカバリ破壊を防止することができる。
【００４４】
また、ＩＧＢＴ領域１０に形成された低ライフタイム領域４９により、ＩＧＢＴ領域１０におけるドリフト層３０の過剰キャリアが再結合によって消滅するので、ＩＧＢＴ素子において良好なスイッチング損失と定常損失とのトレードオフ特性を得ることができる。同様に、ダイオード領域２０に形成された低ライフタイム領域４９により、ダイオード領域２０におけるドリフト層３０の過剰キャリアが再結合によって消滅するので、ダイオード素子において良好なスイッチング損失と定常損失のトレードオフ特性を得ることができる。
【００４５】
上記の低ライフタイム領域４９の形成について、図３を参照して説明する。まず、ドリフト層３０の表層部にベース層３１を形成したものにトレンチゲート構造やコンタクト領域４２等を形成する。なお、半導体装置の製造は、ウェハ状態で行う。
【００４６】
この後、図３に示されるように、半導体基板３２の一面３３側において少なくともＩＧＢＴ領域１０のエミッタ領域３７が形成された活性領域を覆うようにＡｌ、Ｓｉ、鉛等のＨｅ線マスク５０を配置する。そして、半導体基板３２の一面３３にＨｅ線を照射することでＨｅ線マスク５０で覆われていない領域、すなわちＩＧＢＴ領域１０のうちの境界４０側の領域とダイオード領域２０とに低ライフタイム領域４９を形成する。
【００４７】
続いて、ドリフト層３０のうちベース層３１とは反対側を研磨して所望の厚さまで薄厚化し、薄膜化した面全体に例えばリンをイオン注入（６００ｋｅＶ、２×１０１２／ｃｍ２）してフィールドストップ層４４を形成する。また、ダイオード領域２０にリンをイオン注入（５０ｋｅＶ、５×１０１４／ｃｍ２）してカソード層４６を形成する。
【００４８】
その後、ダイオード領域２０をＡｌ、Ｓｉ、鉛等のＨｅ線マスク５１で覆い、Ｈｅ線照射を行う。さらに、Ｈｅ線マスク５１を用いてＩＧＢＴ領域１０にボロンをイオン注入（１００ｋｅＶ、２×１０１５／ｃｍ２）してコレクタ層４５を形成する。このように、Ｈｅ線マスク５１は低ライフタイム領域４９の形成とコレクタ層４５の形成との両方で使用できる。
【００４９】
図１および図３に示された「・」はＨｅ線が通過してダメージを受けた低ライフタイム領域４９の一部であり、「×」はＨｅ線を打ち込んだ終端部であり最もライフタイムが短くなった領域である。
【００５０】
この後、欠陥安定化のためのアニールと、裏面不純物層活性化のためのアニールを施し、コレクタ電極４８を形成する。そして、ウェハをダイシングカットすることで半導体装置が得られる。以上のようにして、Ｈｅ線マスク５０、５１を用いてＨｅ線照射を行うことで半導体基板３２に低ライフタイム領域４９を形成することができる。
【００５１】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図４は、本実施形態に係る半導体装置の断面図である。図４の断面図には、低ライフタイム領域４９を形成するためのＨｅ線マスク５０、５１も含まれている。
【００５２】
図４に示されるように、本実施形態では、ＩＧＢＴ領域１０およびダイオード領域２０に対して半導体基板３２の他面４７側からＨｅ線を打ち込んだことが特徴となっている。
【００５３】
このため、低ライフタイム領域４９は、ＩＧＢＴ領域１０では、半導体基板３２の他面４７を基準として所定の深さまでコレクタ層４５全域に形成されている。また、低ライフタイム領域４９は、ダイオード領域２０では、ドリフト層３０、フィールドストップ層４４、およびカソード層４６の全域に形成されている。
【００５４】
そして、ＩＧＢＴ領域１０のうちダイオード領域２０との境界４０側（つまりＩＧＢＴ領域１０の外縁部）では、ＩＧＢＴ領域１０のドリフト層３０、フィールドストップ層４４、およびコレクタ層４５にも低ライフタイム領域４９が形成されている。
【００５５】
このような低ライフタイム領域４９は、図４に示されるようにＨｅ線マスク５０、５１を配置することで形成することができる。具体的には、まず、半導体基板３２の一面３３側にＩＧＢＴ素子やダイオード素子を形成し、半導体基板３２の他面４７側を薄膜化してフィールドストップ層４４を形成する。また、ダイオード領域２０にイオン注入を行ってカソード層４６を形成する。
【００５６】
続いて、Ｈｅ線マスク５１で半導体基板３２の他面４７のうちダイオード領域２０を覆い、ＩＧＢＴ領域１０にＨｅ線打ち込みを行う。これにより、ＩＧＢＴ領域１０に所定の深さまで低ライフタイム領域４９を形成する。また、このＨｅ線マスク５１を用いてイオン注入によりコレクタ層４５を形成する。
【００５７】
この後、半導体基板３２の他面４７側のうちＩＧＢＴ領域１０の活性領域をＨｅ線マスク５０で覆い、ダイオード領域２０およびＩＧＢＴ領域１０のうち境界４０側（ＩＧＢＴ領域１０の外縁部）にＨｅ線を打ち込む。これにより、ダイオード領域２０のうちドリフト層３０全体、フィールドストップ層４４全体、カソード層４６全体に低ライフタイム領域４９を形成すると共に、ＩＧＢＴ領域１０の境界４０側のドリフト層３０全体、フィールドストップ層４４全体、コレクタ層４５全体に低ライフタイム領域４９を形成する。
【００５８】
このように、本実施形態では、Ｈｅ線を半導体基板３２の他面４７側に打ち込むことで、ＩＧＢＴ領域１０およびダイオード領域２０に低ライフタイム領域４９をそれぞれ形成している。
【００５９】
以上のように、低ライフタイム領域４９が形成されると、図５に示される各図のようにライフタイムが決まる。図５（ａ）に示されるように、ＩＧＢＴ領域１０では半導体基板３２の他面４７側のライフタイムが最も短くなっている。もちろん、Ｈｅ線が通過していないドリフト層３０のライフタイムは最も長くなっている。
【００６０】
また、ＩＧＢＴ領域１０のうち境界４０付近では、図５（ｂ）に示されるように、２つの低ライフタイムのピークが表れている。特に、Ｈｅ線マスク５０、５１で覆われない場所に２度Ｈｅ線が打ち込まれているので、半導体基板３２の他面４７付近のライフタイムが最も小さくなっており、半導体基板３２の一面３３側にもライフタイムが短いピークが表れている。
【００６１】
さらに、図５（ｃ）に示されるように、ダイオード領域２０では、ドリフト層３０からカソード層４６にわたってライフタイムのレベルが全体的に下がっている。このように、半導体基板３２の他面４７側からＨｅ線を打ち込んで低ライフタイム領域４９を広く形成することで、ダイオード動作時にＩＧＢＴ領域１０からのホール注入によるゲート干渉を防止でき、さらに逆回復にＩＧＢＴ領域１０のダイオード領域２０側での破壊を防止することができる。
【００６２】
（第３実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図６は、本実施形態に係る半導体装置の断面図であり、低ライフタイム領域４９を形成するためのＨｅ線マスク５２も示されている。
【００６３】
図６に示されるように、本実施形態に係るＨｅ線マスク５２は、ＩＧＢＴ領域１０のうち境界４０側に対応する部分が一定の角度で傾斜している。つまり、ダイオード領域２０側に向かってＨｅ線マスク５２が薄くなっている。
【００６４】
このため、半導体基板３２の他面４７側にＨｅ線マスク５２を配置してＨｅ線を半導体基板３２に打ち込むと、Ｈｅ線マスク５２のうち厚みが一定の部分に対応する領域ではＩＧＢＴ領域１０に半導体基板３２の他面４７を基準として所定の深さまで低ライフタイム領域４９が形成される。
【００６５】
また、ＩＧＢＴ領域１０のうち境界４０側では、境界４０に向かってＨｅ線マスク５２の傾斜角度に従って一定の勾配で深くなるように低ライフタイム領域４９が形成されている。そして、Ｈｅ線マスク５２が設けられていないダイオード領域２０では、半導体基板３２の他面４７を基準としてＩＧＢＴ領域１０において最も深く形成された位置と同じ深さまで形成されている。
【００６６】
図７は、各部分のライフタイムを示した図である。図７（ａ）および図７（ｃ）は、上述の図２（ａ）および図２（ｃ）と同じライフタイムの分布となる。一方、図７（ｂ）に示されるように、ＩＧＢＴ領域１０のうち境界４０側では、ライフタイムのピークはドリフト層３０の中心に位置している。
【００６７】
以上のように、Ｈｅ線マスク５２の厚みを変化させることで、半導体基板３２に形成される低ライフタイム領域４９の分布を制御することができる。
【００６８】
（第４実施形態）
本実施形態では、第３実施形態と異なる部分について説明する。図８は、本実施形態に係る半導体装置の断面図であり、低ライフタイム領域４９を形成するためのＨｅ線マスク５３も示されている。
【００６９】
図８に示されるように、ダイオード領域２０ではＨｅ線が半導体基板３２を通過するようにＨｅ線マスク５３のうちダイオード領域２０側の先端部がカットされている。これにより、ダイオード領域２０ではＨｅ線が半導体基板３２を通過するため、ダイオード領域２０全域に低ライフタイム領域４９が形成される。
【００７０】
したがって、図９（ａ）および図９（ｂ）は、上述の図７（ａ）および図７（ｂ）と同じライフタイムの分布となる。一方、図９（ｃ）に示されるように、ダイオード領域２０では低ライフタイム領域４９が形成されない場合よりもライフタイムが全体的に小さくなっている。
【００７１】
以上のように、ダイオード領域２０にＨｅ線を通過させてダイオード領域２０全体のライフタイムを小さくすることもできる。
【００７２】
（第５実施形態）
本実施形態では、第３実施形態と異なる部分について説明する。図１０は、本実施形態に係る半導体装置の断面図であり、低ライフタイム領域４９を形成するためのＨｅ線マスク５４も示されている。
【００７３】
図１０に示されるように、本実施形態に係るＨｅ線マスク５４は、図６で示されたＨｅ線マスク５２において傾斜部分を除いた部分がＨｅ線を通過させないほどの厚さになっている。このため、ＩＧＢＴ領域１０のうち境界４０側を除いた領域には低ライフタイム領域４９が形成されず、ＩＧＢＴ領域１０のうち境界４０側にＨｅ線マスク５４の傾斜部分の角度に応じた深さの低ライフタイム領域４９が形成されている。
【００７４】
また、ダイオード領域２０では半導体基板３２の他面４７を基準としてＩＧＢＴ領域１０において最も深い位置と少なくとも同じ深さまで低ライフタイム領域４９が形成されている。
【００７５】
以上のように、Ｈｅ線マスク５４を厚くすることで、Ｈｅ線を遮断し、ＩＧＢＴ領域１０の中央部に低ライフタイム領域４９が形成されないようにすることもできる。
【００７６】
（第６実施形態）
本実施形態では、第５実施形態と異なる部分について説明する。図１１は、本実施形態に係る半導体装置の断面図であり、低ライフタイム領域４９を形成するためのＨｅ線マスク５５も示されている。
【００７７】
図１１に示されるように、Ｈｅ線マスク５５は、ＩＧＢＴ領域１０のうち境界４０側を除いた領域ではＨｅ線を通過させない厚さになっており、ダイオード領域２０ではＨｅ線が半導体基板３２を通過するようにＨｅ線マスク５５のうちダイオード領域２０側の先端部がカットされている。
【００７８】
これにより、ＩＧＢＴ領域１０のうち境界４０側ではＨｅ線マスク５５の傾斜部分に従って所定の勾配の深さまで低ライフタイム領域４９が形成される。また、ダイオード領域２０ではＨｅ線が半導体基板３２を通過するため、ダイオード領域２０全域に低ライフタイム領域４９が形成される。
【００７９】
以上のように、ＩＧＢＴ領域１０の中央側に低ライフタイム領域４９を形成せずにダイオード領域２０全域に低ライフタイム領域４９を形成することもできる。
【００８０】
（第７実施形態）
本実施形態では、第３実施形態と異なる部分について説明する。図１２は、本実施形態に係る半導体装置の断面図であり、低ライフタイム領域４９を形成するためのＨｅ線マスク５６も示されている。
【００８１】
図１２に示されるように、Ｈｅ線マスク５６の傾斜部分は一定の勾配になっておらず、２つの勾配が設けられている。具体的には、Ｈｅ線マスク５６の傾斜部分は、Ｈｅ線マスク５６の平面部側が第１の勾配で傾斜し、Ｈｅ線マスク５６の傾斜部分の先端側は第１の勾配よりも小さい第２の勾配の２で傾斜している。
【００８２】
このようなＨｅ線マスク５６を用いて半導体基板３２にＨｅ線を打ち込むと、図１２に示されるように、低ライフタイム領域４９は、ＩＧＢＴ領域１０において境界４０から遠い部分が半導体基板３２の他面４７を基準として第１の勾配で半導体基板３２の一面３３側に深く形成され、境界４０に近い部分が第１の勾配よりも小さい第２の勾配で半導体基板３２の一面３３側に深くなるように形成されている。
【００８３】
このように、ＩＧＢＴ領域１０のうち境界４０側で低ライフタイム領域４９の深さに２つの勾配が付けられているのは、当該境界４０付近でＩＧＢＴ素子として動作する領域とダイオード素子として動作する領域とが異なるためであり、各動作領域に対応させて低ライフタイム領域４９を設ける必要があるからである。
【００８４】
以上のように、ＩＧＢＴ領域１０のうち境界４０側に形成される低ライフタイム領域４９の深さを、一定の勾配ではなく複数の勾配にすることもできる。
【００８５】
（他の実施形態）
上記各実施形態で示された構造は一例であり、上記で示した構造に限定されることなく、本発明の特徴を含んだ他の構造とすることもできる。
【００８６】
例えば、図１３に示されるように、Ｈｅ線マスク５７のうちダイオード領域２０側の先端部をカットすることで、図１２に示された構造に対してダイオード領域２０の全域に低ライフタイム領域４９を形成することができる。
【００８７】
また、図１４に示されるように、Ｈｅ線マスク５８のうちＩＧＢＴ領域１０の中央部を覆う部分を厚くすることで、図１２に示された構造に対してＩＧＢＴ領域１０のうち境界４０側を除いた部分に低ライフタイム領域４９を形成しないようにすることができる。
【００８８】
さらに、図１５に示されるように、Ｈｅ線マスク５９のうちＩＧＢＴ領域１０の中央部を覆う部分を厚くすることで、図１３に示された構造に対してＩＧＢＴ領域１０のうち境界４０側を除いた部分に低ライフタイム領域４９を形成しないようにすることができる。
【符号の説明】
【００８９】
１０  ＩＧＢＴ領域
２０  ダイオード領域
３２  半導体基板
３３  半導体基板の一面
４０  境界
４７  半導体基板の他面
４９  低ライフタイム領域
【図１】
0005605073.tif 000002
【図２】
0005605073.tif 000003
【図３】
0005605073.tif 000004
【図４】
0005605073.tif 000005
【図５】
0005605073.tif 000006
【図６】
0005605073.tif 000007
【図７】
0005605073.tif 000008
【図８】
0005605073.tif 000009
【図９】
0005605073.tif 000010
【図１０】
0005605073.tif 000011
【図１１】
0005605073.tif 000012
【図１２】
0005605073.tif 000013
【図１３】
0005605073.tif 000014
【図１４】
0005605073.tif 000015
【図１５】
0005605073.tif 000016