(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（２）を有する半導体基板（１）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、一方向を長手方向として形成された第２導電型のコレクタ領域（４）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、前記コレクタ領域（４）を挟んだ両側に配置された直線部分を有する第２導電型のチャネル層（６）と、
前記チャネル層（６）内における該チャネル層（６）の表層部において、該チャネル層（６）の終端部よりも内側で終端するように形成され、前記コレクタ領域（４）の長手方向と同方向を長手方向とする直線部分を有する第１導電型のエミッタ領域（７）と、
前記チャネル層（６）の表面のうち、前記エミッタ領域（７）と前記ドリフト層（２）との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜（１０）の表面に形成されたゲート電極（１１）と、
前記コレクタ領域（４）と電気的に接続されたコレクタ電極（１２）と、
前記エミッタ領域（７）および前記チャネル層（６）と電気的に接続されたエミッタ電極（１３）と、を有したセルが複数個並べられられることで構成されていると共に、隣り合うセル同士の前記エミッタ領域（７）および前記チャネル層（６）が並んで配置され、かつ、該隣り合うセル同士の前記チャネル層（６）が所定間隔離間させられた横型の絶縁ゲート型バイポーラトランジスタであって、
前記コレクタ領域（４）を挟んだ両側において前記チャネル層（６）よりも深い位置まで形成され、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型のバリア層（１５）を備え、
前記バリア層（１５）のうちの前記コレクタ領域（４）側の終端部が前記チャネル層（６）よりも前記コレクタ領域（４）側で終端していると共に、該バリア層（１５）のうちの前記コレクタ領域（４）と反対側の終端部が前記チャネル層（６）の底部で終端させられていることを特徴とする横型の絶縁ゲート型バイポーラトランジスタ。
【請求項２】
前記バリア層（１５）は、前記エミッタ領域（７）の長手方向と同方向を長手方向とする直線部分を有していることを特徴とする請求項１に記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項３】
前記バリア層（１５）は、前記コレクタ領域（４）の先端部を囲むコーナー部分を有していることを特徴とする請求項２に記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項４】
前記バリア層（１５）のうちの前記コーナー部分の第１導電型不純物の不純物濃度が前記バリア層（１５）のうちの前記直線部分の第１導電型不純物の不純物濃度よりも低くされていることを特徴とする請求項３に記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項５】
第１導電型のドリフト層（２）を有する半導体基板（１）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、一方向を長手方向として形成された第２導電型のコレクタ領域（４）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、前記コレクタ領域（４）を挟んだ両側に配置された直線部分を有する第２導電型のチャネル層（６）と、
前記チャネル層（６）内における該チャネル層（６）の表層部において、該チャネル層（６）の終端部よりも内側で終端するように形成され、前記コレクタ領域（４）の長手方向と同方向を長手方向とする直線部分を有する第１導電型のエミッタ領域（７）と、
前記チャネル層（６）の表面のうち、前記エミッタ領域（７）と前記ドリフト層（２）との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜（１０）の表面に形成されたゲート電極（１１）と、
前記コレクタ領域（４）と電気的に接続されたコレクタ電極（１２）と、
前記エミッタ領域（７）および前記チャネル層（６）と電気的に接続されたエミッタ電極（１３）と、を有したセルが複数個並べられられることで構成されていると共に、隣り合うセル同士の前記エミッタ領域（７）および前記チャネル層（６）が並んで配置され、かつ、該隣り合うセル同士の前記チャネル層（６）が所定間隔離間させられた横型の絶縁ゲート型バイポーラトランジスタであって、
前記コレクタ領域（４）を挟んだ両側において前記チャネル層（６）よりも深い位置まで形成され、少なくとも前記エミッタ領域（７）の長手方向と同方向を長手方向とする直線部分を有すると共に、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型のバリア層（１５）を備え、
前記バリア層（１５）は、隣り合うセル間において並べられた２つの前記チャネル層を覆いつつ、該２つの前記チャネル層の間にも配置されており、該バリア層（１５）のうちの前記直線部分の第１導電型不純物のピーク濃度が２×１０15〜１．５×１０16ｃｍ-3であり、
前記バリア層（１５）のうち前記第１導電型不純物の濃度がピークとなる部分の該バリア層（１５）の表面からの深さが０．５μｍ以下であることを特徴とする横型の絶縁ゲート型バイポーラトランジスタ。
【請求項６】
前記バリア層（１５）は、前記コレクタ領域（４）の先端部を囲むコーナー部分を有していることを特徴とする請求項５に記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項７】
前記バリア層（１５）のうちの前記コーナー部分の第１導電型不純物の不純物濃度が前記バリア層（１５）のうちの前記直線部分の第１導電型不純物の不純物濃度よりも低くされていることを特徴とする請求項６に記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項８】
第１導電型のドリフト層（２）を有する半導体基板（１）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、一方向を長手方向として形成された第２導電型のコレクタ領域（４）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、前記コレクタ領域（４）を挟んだ両側に配置された直線部分を有する第２導電型のチャネル層（６）と、
前記チャネル層（６）内における該チャネル層（６）の表層部において、該チャネル層（６）の終端部よりも内側で終端するように形成され、前記コレクタ領域（４）の長手方向と同方向を長手方向とする直線部分を有する第１導電型のエミッタ領域（７）と、
前記チャネル層（６）の表面のうち、前記エミッタ領域（７）と前記ドリフト層（２）との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜（１０）の表面に形成されたゲート電極（１１）と、
前記コレクタ領域（４）と電気的に接続されたコレクタ電極（１２）と、
前記エミッタ領域（７）および前記チャネル層（６）と電気的に接続されたエミッタ電極（１３）と、を有したセルが複数個並べられられることで構成されていると共に、隣り合うセル同士の前記エミッタ領域（７）および前記チャネル層（６）が並んで配置され、かつ、該隣り合うセル同士の前記チャネル層（６）が所定間隔離間させられた横型の絶縁ゲート型バイポーラトランジスタであって、
前記エミッタ領域（７）のうち前記チャネル領域側の端部からトレンチ（１６）が形成されていると共に、該トレンチ（１６）の底部におけるコーナー部の曲率半径（ｒ）が０．５μｍ以上とされ、かつ、該トレンチ（１６）内において前記ゲート絶縁膜（１０）および前記ゲート電極（１１）が形成されることで、前記トレンチ（１６）の側面における前記チャネル層（６）の表面に前記チャネル領域を形成するトレンチゲート構造とされていることを特徴とする横型の絶縁ゲート型バイポーラトランジスタ。
【請求項９】
前記コレクタ領域（４）を挟んだ両側において前記チャネル層（６）よりも深い位置まで形成され、少なくとも前記エミッタ領域（７）の長手方向と同方向を長手方向とする直線部分を有すると共に、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型のバリア層（１５）を備えていることを特徴とする請求項８に記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項１０】
前記コレクタ領域（４）を挟んだ両側において前記チャネル層（６）よりも深い位置まで形成され、少なくとも前記エミッタ領域（７）の長手方向と同方向を長手方向とする直線部分を有すると共に、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型のバリア層（１５）を備え、
前記バリア層（１５）は、隣り合うセル間において並べられた２つの前記チャネル層を覆いつつ、該２つの前記チャネル層の間にも配置されており、隣り合うセルの前記トレンチ（１６）間をつないぐように形成されていることを特徴とする請求項９に記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項１１】
第１導電型のドリフト層（２）を有する半導体基板（１）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、一方向を長手方向として形成された第２導電型のコレクタ領域（４）と、
前記ドリフト層（２）の内における該ドリフト層（２）の表層部において、前記コレクタ領域（４）を挟んだ両側に配置された直線部分を有する第２導電型のチャネル層（６）と、
前記チャネル層（６）内における該チャネル層（６）の表層部において、該チャネル層（６）の終端部よりも内側で終端するように形成され、前記コレクタ領域（４）の長手方向と同方向を長手方向とする直線部分を有する第１導電型のエミッタ領域（７）と、
前記チャネル層（６）の表面のうち、前記エミッタ領域（７）と前記ドリフト層（２）との間に挟まれた部分をチャネル領域として、該チャネル領域の表面に形成されたゲート絶縁膜（１０）と、
前記ゲート絶縁膜（１０）の表面に形成されたゲート電極（１１）と、
前記コレクタ領域（４）と電気的に接続されたコレクタ電極（１２）と、
前記エミッタ領域（７）および前記チャネル層（６）と電気的に接続されたエミッタ電極（１３）と、を有したセルが複数個並べられられることで構成されていると共に、隣り合うセル同士の前記エミッタ領域（７）および前記チャネル層（６）が並んで配置され、かつ、該隣り合うセル同士の前記チャネル層（６）が所定間隔離間させられた横型の絶縁ゲート型バイポーラトランジスタであって、
前記コレクタ領域（４）を挟んだ両側において前記チャネル層（６）よりも深い位置まで形成され、前記ドリフト層（２）よりも高不純物濃度とされた第１導電型のバリア層（１５）を備え、
前記バリア層（１５）は、前記エミッタ領域（７）の長手方向と同方向を長手方向とする直線部分と前記コレクタ領域（４）の先端部を囲むコーナー部分を有し、
前記直線部分では、前記バリア層（１５）は、隣り合うセル間において並べられた２つの前記チャネル層を覆いつつ、該２つの前記チャネル層の間にも配置されており、
前記コーナー部分では、前記バリア層（１５）は、該バリア層（１５）のうちの前記コレクタ領域（４）側の終端部が前記チャネル層（６）よりも前記コレクタ領域（４）側で終端していると共に、該バリア層（１５）のうちの前記コレクタ領域（４）と反対側の終端部が前記チャネル層（６）の底部で終端させられていることを特徴とする横型の絶縁ゲート型バイポーラトランジスタ。
【請求項１２】
前記半導体基板は、支持基板（１ａ）の上に埋込酸化膜（１ｂ）を介して活性層（１ｃ）を備えたＳＯＩ基板（１）であり、前記活性層（１ｃ）のうち前記埋込酸化膜（１ｂ）と接する面には、第１導電型層（２１）と第２導電型層（２２）とが交互に繰り返し形成されていることを特徴とする請求項１ないし１１のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項１３】
前記半導体基板は、支持基板（１ａ）の上に埋込酸化膜（１ｂ）を介して活性層（１ｃ）を備えたＳＯＩ基板（１）であり、前記活性層（１ｃ）のうち前記埋込酸化膜（１ｂ）と接する面には、第１導電型層（２２）が全面に形成されていることを特徴とする請求項１ないし１１のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項１４】
前記コレクタ領域（４）は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域（４ａ）と、該高不純物濃度領域（４ａ）よりも不純物濃度が低くされた低不純物濃度領域（４ｂ）を有しており、
前記コレクタ電極（１２）は、前記コレクタ領域（４）のうち前記高不純物濃度領域（４ａ）とはオーミック接触させられており、前記低不純物濃度領域（４ｂ）とはショットキー接触させられていることを特徴とする請求項１ないし１３のいずれか１つに記載の横型の絶縁ゲート型バイポーラトランジスタ。
【請求項１５】
前記半導体基板（１）に対して請求項１４に記載された横型の絶縁ゲート型バイポーラトランジスタを複数セル形成してなる半導体装置であって、
前記高不純物濃度領域（４ａ）および前記低不純物濃度領域（４ｂ）は、前記コレクタ領域（４）の長手方向と同方向を長手方向としており、
前記複数セルのうち前記高不純物濃度領域（４ａ）の幅が他のセルと異なる幅とされたセルが備えられていることを特徴とする半導体装置。
【請求項１６】
前記半導体基板（１）には素子分離構造（３０）にて囲まれた複数の素子領域が備えられ、
前記複数セルのうち前記高不純物濃度領域（４ａ）の幅が他のセルと異なる幅とされたセルと前記他のセルとが異なる素子領域に分けて配置されていることを特徴とする請求項１５に記載の半導体装置。
【請求項１７】
前記半導体基板（１）に対して請求項１４に記載された横型の絶縁ゲート型バイポーラトランジスタを含む、該横型の絶縁ゲート型バイポーラトランジスタを複数セル有してなる半導体装置であって、
前記コレクタ領域（４）が前記高不純物濃度領域（４ａ）と前記低不純物濃度領域（４ｂ）とを有した構成とされたセルと、
前記コレクタ領域（４）が前記コレクタ電極（１２）に対してオーミック接触させられた領域のみによって構成されたセルとを有していることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、横型の絶縁ゲート型バイポーラトランジスタ（以下、横型ＩＧＢＴという）に関するものであり、特に、ＳＯＩ（Silicon on insulator）基板を用いた横型ＩＧＢＴに適用すると好適である。
【背景技術】
【０００２】
従来、特許文献１において、オン電圧低減のために、チャネル数を増やした横型ＩＧＢＴが開示されている。また、この特許文献１には、横型ＩＧＢＴで問題になるラッチアップ耐量の向上についても開示されており、寄生サイリスタの動作防止がラッチアップ耐量の向上に重要であることが示されている。このようにラッチアップ耐量の向上に寄生サイリスタの動作防止が重要になるのは、縦型ＩＧＢＴに比べて横型ＩＧＢＴの方がシリコン内の電流密度が桁違いに大きくなるためである。すなわち、縦型ＩＧＢＴでは、電流が基板法線方向に流れるため、電流が流れる断面積が広く、電流密度がそれ程高くならないが、横型ＩＧＢＴでは、電流が基板水平方向に流れるため、電流が流れる断面積が基板厚みに応じた広さとなり、電流密度が高くなるのである。
【０００３】
一方、縦型ＩＧＢＴにおいては、特許文献２で開示されているように、エミッタ領域の周囲に高濃度の不純物領域を形成することで、シリコン層の低抵抗化を実現している。また、特許文献３においても同様な技術が開示されており、ここでは横型ＩＧＢＴに適用した場合の一例が示されている。さらに、特許文献４では、横型ＩＧＢＴに上記技術を適用した場合の、異なる構造が開示されている。すなわち、特許文献４では、横型ＩＧＢＴの特殊性に焦点を当てた技術を開示しており、ゲート電極の制御方法を工夫することにより、破壊耐量の一つである短絡耐量を向上させている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特許第３５２２９８３号公報
【特許文献２】特許第３３９５５２０号公報
【特許文献３】特開平１０−１７８１７４号公報
【特許文献４】特開２００８−２７０３７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上述の如く、横型ＩＧＢＴは縦型ＩＧＢＴと比較して、動作時の電流密度が桁違いに大きくなり、これにより、破壊耐量を確保することが困難になる。また、この電流密度が高いことに起因して、オン耐圧及び過渡的な耐圧が低下し、これによりスイッチング速度の低下が起こる。より詳しくは、縦型ＩＧＢＴに比べて、横型ＩＧＢＴはシリコン内の電流密度が桁違いに大きくなるため、スイッチング時に局所的なダイナミックアバランシェが発生し易くなる。このため、オン電圧低減とスイッチングのターンオフ時間の延長やオン耐圧および過渡的な耐圧との間にはトレードオフの関係が存在している。しかし、これらが出来る限り両立する関係となるようにすることが望まれる。
【０００６】
横型ＩＧＢＴのオン電圧を低下させるための基本的な考え方は、エミッタ近傍のｎ-型ドリフト層内のキャリア濃度を上げることであり、そのために、ホールがチャネルｐウェル層に流れ出ることを抑制し、キャリア蓄積を促進することが必要である。すなわち、エミッタ近傍のｎ-型ドリフト層内のキャリア濃度が低くなり、オン電圧を高くするため、エミッタ近傍のｎ-型ドリフト層内のキャリア濃度を上げることが重要となる。そして、その方法として、（１）チャネルｐウェル層を狭くすることでホールが引き抜かれる範囲を狭めること、（２）チャネルｐウェル層とｎ-型ドリフト層との間にｎ型ホールバリア層を配置することでホールの引抜きを抑制することが考えられる。
【０００７】
ところが、上述した特許文献２では、横型ＩＧＢＴにも、エミッタ領域の周囲に高濃度の不純物濃度を形成することが適用可能であると記載しているが、横型ＩＧＢＴへの具体的な適用構造については提案されていない。これは、上述した（２）の方法に該当するが、ＤＣ特性についてしか説明されておらず、横型ＩＧＢＴに対してどのように適用するかが不明である。また、上述した特許文献２、３は、縦型ＩＧＢＴを基本としており、横型ＩＧＢＴに特有の電流密度が縦型に比べて桁違いに高くなるということに対する対策を施しているものではない。
【０００８】
さらに、特許文献４では、ゲート電極の制御方法を工夫しているだけであり、オン電圧増加のデメリットとのトレードオフを解消することはできていない。
【０００９】
本発明は上記点に鑑みなされ、オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴを提供することを目的とする。
【課題を解決するための手段】
【００１０】
上記目的を達成するため、請求項１ないし４に記載の発明では、コレクタ領域（４）を挟んだ両側においてチャネル層（６）よりも深い位置まで形成され、ドリフト層（２）よりも高不純物濃度とされた第１導電型のバリア層（１５）を備え、バリア層（１５）のうちのコレクタ領域（４）側の終端部がチャネル層（６）よりもコレクタ領域（４）側で終端していると共に、該バリア層（１５）のうちのコレクタ領域（４）と反対側の終端部がチャネル層（６）の底部で終端させられていることを特徴としている。
【００１１】
このように、バリア層（１５）を形成することでエミッタ側のキャリア濃度を高くしてオン電圧の低減を図りつつ、バリア層（１５）を隣り合うエミッタ間に形成しないようにすることで、ターンオフ時間の改善を図ることができる。また、スイッチング時の破壊耐量の向上も図ることが可能となる。したがって、オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴとすることが可能となる。
【００１２】
具体的には、請求項２に記載の発明のように、バリア層（１５）は、少なくともエミッタ領域（７）の長手方向と同方向を長手方向とする直線部分を有した構造であれば良いが、請求項３に記載したように、バリア層（１５）がコレクタ領域（４）の先端部を囲むコーナー部分を有した構造とされていても良い。この場合、請求項４に記載したように、バリア層（１５）のうちのコーナ部分の第１導電型不純物の不純物濃度がバリア層（１５）のうちの直線部分の第１導電型不純物の不純物濃度よりも低くなるようにすれば、コーナー部においてオン耐圧が低下することを抑制できる。例えば、バリア層（１５）のうちのコーナー部での第１導電型の不純物濃度を２×１０15ｃｍ-3以下に設定することで、バリア層（１５）のうちのコーナー部でオン耐圧が急激に低下しない程度の濃度とすることが可能となる。
【００１３】
請求項５に記載の発明では、コレクタ領域（４）を挟んだ両側においてチャネル層（６）よりも深い位置まで形成され、少なくともエミッタ領域（７）の長手方向と同方向を長手方向とする直線部分を有すると共に、ドリフト層（２）よりも高不純物濃度とされた第１導電型のバリア層（１５）を備え、バリア層（１５）は、隣り合うセル間において並べられた２つのチャネル層を覆いつつ、該２つのチャネル層の間にも配置されており、該バリア層（１５）のうちの直線部分の第１導電型不純物のピーク濃度が２×１０15〜１．５×１０16ｃｍ-3であることを特徴としている。
【００１４】
このように、隣り合うエミッタ間、つまり隣り合うチャネル層（６）の間にもバリア層（１５）を形成しつつ、バリア層（１５）の第１導電型不純物のピーク濃度が２×１０15〜１．５×１０16ｃｍ-3となるようしている。このようにしても、請求項１と同様の効果を得ることができる。
【００１５】
また、請求項５に記載の発明では、バリア層（１５）のうち第１導電型不純物の濃度がピークとなる部分の該バリア層（１５）の表面からの深さが０．５μｍ以下であることを特徴としている。
【００１６】
このように、バリア層（１５）のうち第１導電型不純物のピーク濃度となる部位が基板表面から０．５μｍ以下の深さとなるようにすることで、より高速スイッチングを実現することも可能となる。
【００１７】
このような構造とされる場合にも、請求項６に記載したように、バリア層（１５）がコレクタ領域（４）の先端部を囲むコーナー部分を有した構造とすることができる。この場合にも、請求項７に記載したように、バリア層（１５）のうちのコーナ部分の第１導電型不純物の不純物濃度がバリア層（１５）のうちの直線部分の第１導電型不純物の不純物濃度よりも低くなるようにすれば、コーナー部においてオン耐圧が低下することを抑制できる。例えば、バリア層（１５）のうちのコーナー部での第１導電型の不純物濃度を２×１０15ｃｍ-3以下に設定することで、バリア層（１５）のうちのコーナー部でオン耐圧が急激に低下しない程度の濃度とすることが可能となる。
【００１８】
請求項８に記載の発明では、エミッタ領域（７）のうちチャネル領域側の端部からトレンチ（１６）が形成されていると共に、該トレンチ（１６）の底部におけるコーナー部の曲率半径（ｒ）が０．５μｍ以上とされ、かつ、該トレンチ（１６）内においてゲート絶縁膜（１０）およびゲート電極（１１）が形成されることで、トレンチ（１６）の側面におけるチャネル層（６）の表面にチャネル領域を形成するトレンチゲート構造とされていることを特徴としている。
【００１９】
このような構造によれば、トレンチ（１６）が形成されているため、基板表面を通じる経路をメインパスとしてホールがチャネル層（６）側に抜き取られることを阻害することができる。したがって、エミッタ近傍のドリフト層（２）内のキャリア濃度を上げることが可能となり、オン電圧を低減することが可能となる。また、トレンチ（１６）の底部のコーナー部の曲率半径（ｒ）を０．５μｍ以上にしているため、トレンチ（１６）の底部での電界集中を抑制でき、スイッチング時間（フォール時間）が長くなることを防止することができる。したがって、請求項１と同様の効果を得ることができる。
【００２０】
この場合にも、請求項９に記載したように、コレクタ領域（４）を挟んだ両側においてチャネル層（６）よりも深い位置まで形成され、少なくともエミッタ領域（７）の長手方向と同方向を長手方向とする直線部分を有すると共に、ドリフト層（２）よりも高不純物濃度とされた第１導電型のバリア層（１５）を備えることができる。これにより、請求項１と同様のバリア層（１５）を有した構造となり、より上記効果を得ることが可能となる。
【００２１】
また、請求項１０に記載したように、コレクタ領域（４）を挟んだ両側においてチャネル層（６）よりも深い位置まで形成され、少なくともエミッタ領域（７）の長手方向と同方向を長手方向とする直線部分を有すると共に、ドリフト層（２）よりも高不純物濃度とされた第１導電型のバリア層（１５）を備え、バリア層（１５）が、隣り合うセル間において並べられた２つのチャネル層を覆いつつ、該２つのチャネル層の間にも配置されており、隣り合うセルのトレンチ（１６）間をつないぐように形成されるようにすることができる。これにより、請求項５と同様のバリア層（１５）を有した構造となり、より上記効果を得ることが可能となる。
【００２２】
請求項１１に記載の発明では、コレクタ領域（４）を挟んだ両側においてチャネル層（６）よりも深い位置まで形成され、ドリフト層（２）よりも高不純物濃度とされた第１導電型のバリア層（１５）を備え、バリア層（１５）は、エミッタ領域（７）の長手方向と同方向を長手方向とする直線部分とコレクタ領域（４）の先端部を囲むコーナー部分を有し、直線部分では、バリア層（１５）は、隣り合うセル間において並べられた２つのチャネル層を覆いつつ、該２つのチャネル層の間にも配置されており、コーナー部分では、バリア層（１５）は、該バリア層（１５）のうちのコレクタ領域（４）側の終端部がチャネル層（６）よりもコレクタ領域（４）側で終端していると共に、該バリア層（１５）のうちのコレクタ領域（４）と反対側の終端部がチャネル層（６）の底部で終端させられていることを特徴としている。
【００２３】
このように、バリア層（１５）のうちのコーナー部分を請求項１と同様の構造とし、バリア層（１５）のうちの直線部分を請求項５と同様の構造とすることによっても、オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴとすることができる。
【００２４】
請求項１２に記載の発明では、半導体基板は、支持基板（１ａ）の上に埋込酸化膜（１ｂ）を介して活性層（１ｃ）を備えたＳＯＩ基板（１）であり、活性層（１ｃ）のうち埋込酸化膜（１ｂ）と接する面には、第１導電型層（２１）と第２導電型層（２２）とが交互に繰り返し形成されていることを特徴としている。
【００２５】
このように、活性層（１ｃ）のうち埋込酸化膜（１ｂ）と接する面に第１導電型層（２１）と第２導電型層（２２）とを交互に繰り返し形成することで、さらなる耐圧向上を図ることが可能となる。
【００２６】
請求項１３に記載の発明では、半導体基板は、支持基板（１ａ）の上に埋込酸化膜（１ｂ）を介して活性層（１ｃ）を備えたＳＯＩ基板（１）であり、活性層（１ｃ）のうち埋込酸化膜（１ｂ）と接する面には、第１導電型層（２２）が全面に形成されていることを特徴としている。
【００２７】
このように、活性層（１ｃ）のうち埋込酸化膜（１ｂ）と接する面に第１導電型層（２２）を形成しても、さらなる耐圧向上を図ることが可能となる。
【００２８】
請求項１４に記載の発明では、コレクタ領域（４）は、異なる不純物濃度の領域が設けられ、比較的高不純物濃度とされた高不純物濃度領域（４ａ）と、該高不純物濃度領域（４ａ）よりも不純物濃度が低くされた低不純物濃度領域（４ｂ）を有しており、コレクタ電極（１２）は、コレクタ領域（４）のうち高不純物濃度領域（４ａ）とはオーミック接触させられており、低不純物濃度領域（４ｂ）とはショットキー接触させられていることを特徴としている。
【００２９】
このように、コレクタ電極（１２）が高不純物濃度領域（４ａ）に対してオーミック接触させられ、かつ、低不純物濃度領域（４ｂ）に対してショットキー接触させられるようにしている。このため、コレクタ側からのホールの注入を抑制して低注入効率となるようにでき、ライフタイム制御を行わなくてもスイッチング動作を更に高速化することが可能な構造の横型ＩＧＢＴとすることができる。
【００３０】
請求項１５に記載の発明は、半導体基板（１）に対して請求項１４に記載された横型の絶縁ゲート型バイポーラトランジスタを複数セル形成してなる半導体装置であって、高不純物濃度領域（４ａ）および低不純物濃度領域（４ｂ）は、コレクタ領域（４）の長手方向と同方向を長手方向としており、複数セルのうち高不純物濃度領域（４ａ）の幅が他のセルと異なる幅とされたセルが備えられていることを特徴としている。
【００３１】
このように、複数セルの高不純物濃度領域（４ａ）の幅を異ならせることにより、ホール注入量を調整できる。例えば、高不純物濃度領域（４ａ）の幅を狭くしたセルでは、他のセルと比較してホール注入を抑制することが可能になる。これにより、さらに破壊耐量を向上することが可能となる。
【００３２】
この場合、請求項１６に記載したように、半導体基板（１）には素子分離構造（３０）にて囲まれた複数の素子領域が備えられ、複数セルのうち高不純物濃度領域（４ａ）の幅が他のセルと異なる幅とされたセルと他のセルとが異なる素子領域に分けて配置されているようにすることができる。
【００３３】
このようにすれば、１つのＩＣチップ内において、オン電圧−フォール時間の特性の異なる横型ＩＧＢＴを形成することが可能となる。このため、チップ全体において、損失の最適化を図ることが可能となる。
【００３４】
請求項１７に記載の発明は、半導体基板（１）に対して請求項１４に記載された横型の絶縁ゲート型バイポーラトランジスタを含む、該横型の絶縁ゲート型バイポーラトランジスタを複数セル有してなる半導体装置であって、コレクタ領域（４）が高不純物濃度領域（４ａ）と低不純物濃度領域（４ｂ）とを有した構成とされたセルと、コレクタ領域（４）がコレクタ電極（１２）に対してオーミック接触させられた領域のみによって構成されたセルとを有していることを特徴としている。
【００３５】
このような構造としても、１つのＩＣチップ内において、オン電圧−フォール時間の特性の異なる横型ＩＧＢＴを形成することが可能となる。このため、チップ全体において、損失の最適化を図ることが可能となる。
【００３６】
なお、上記各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００３７】
【図１】本発明の第１実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。
【図２】図１に示す横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図３】ｎ型バリア層１５等の上面レイアウトを示した図である。
【図４】従来の構造と本実施形態の構造について、抵抗負荷におけるスイッチング波形（ターンオフ時）のデバイスシミュレーションを行った結果を示した図である。
【図５】活性層１ｃ（ｎ-型ドリフト層２）のｎ型不純物濃度を変化させたときのｎ-型ドリフト層２の厚みと耐圧との関係をシミュレーションにより調べた結果を示す図である。
【図６】ｎ-型ドリフト層２の厚みを１５μｍ一定としつつｎ型不純物濃度を変化させたときの埋込酸化膜１ｂの厚みと耐圧との関係をシミュレーションにより調べた結果を示す図である。
【図７】本発明の第２実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。
【図８】図７に示した横型ＩＧＢＴのｎ型バリア層１５のｎ型不純物のピーク濃度とオン電圧およびスイッチング時間（フォール時間）との関係を示した図である。
【図９】ｎ+型エミッタ領域７やチャネルｐウェル層６およびｎ-型ドリフト層２とｎ型バリア層１５の不純物濃度プロファイルを示した図である。
【図１０】ｎ型バリア層１５のうちｎ型不純物のピーク濃度となる部位の基板表面からの深さとフォール時間ｔｆとの関係を示した図である。
【図１１】本発明の第３実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。
【図１２】第３実施形態の他の例で説明するトレンチ１６を形成した横型ＩＧＢＴにおいてｎ型バリア層１５を形成した場合の断面構成を示した図である。
【図１３】第３実施形態の他の例で説明するトレンチ１６を形成した横型ＩＧＢＴにおいてｎ型バリア層１５を形成した場合の断面構成を示した図である。
【図１４】本発明の第４実施形態にかかる横型ＩＧＢＴを備えた半導体装置に備えられたｎ型バリア層１５等の上面レイアウトを示した図である。
【図１５】ｎ型バリア層１５の濃度に対する直線部分とコーナー部分でのオン耐圧の依存性についてシミュレーションした結果を示した図である。
【図１６】第４実施形態の他の例で説明する横型ＩＧＢＴに備えられたｎ型バリア層１５等の上面レイアウトを示した図である。
【図１７】本発明の第５実施形態にかかる横型ＩＧＢＴを備えた半導体装置を示したものであり、（ａ）は、横型ＩＧＢＴの上面レイアウト図、（ｂ）は、（ａ）のＣ−Ｃ’断面図、（ｃ）は、（ａ）のＤ−Ｄ’断面図である。
【図１８】オン耐圧をシミュレーションした結果を示す図である。
【図１９】本発明の第６実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。
【図２０】図１９に示す横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図２１】図２０におけるコレクタ側でのコンタクトの様子を示した部分拡大図である。
【図２２】第６実施形態の他の例で説明する横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。
【図２３】第６実施形態の他の例で説明する横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。
【図２４】第６実施形態の他の例で説明する横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。
【図２５】本発明の第７実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図２６】本発明の第８実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図２７】本発明の第９実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。
【図２８】（ａ）、（ｂ）は、耐圧向上構造を適用した横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。
【発明を実施するための形態】
【００３８】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。
【００３９】
（第１実施形態）
本発明の第１実施形態について説明する。図１は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。また、図２は、図１に示す横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。図１は、図２におけるＡ−Ａ’線上の断面構成を示した図に相当している。以下、これらの図を参照して、本実施形態にかかる横型ＩＧＢＴの構造について説明する。
【００４０】
図１に示すように、本実施形態では、ＳＯＩ基板１を用いて横型ＩＧＢＴを形成している。ＳＯＩ基板１は、シリコンなどによって構成された支持基板１ａ上に、埋込酸化膜（ボックス）１ｂを介してシリコンからなる活性層１ｃを形成することにより構成されている。本実施形態では、活性層１ｃがｎ-型ドリフト層２として機能しており、このｎ-型ドリフト層２の表層部に、横型ＩＧＢＴを構成する各部が形成されている。
【００４１】
ＳＯＩ基板１における埋込酸化膜１ｂの厚みや活性層１ｃ（ｎ-型ドリフト層２）の厚さおよび不純物濃度に関しては任意であるが、所望の耐圧が得られる設計としてある。例えば、高い耐圧が得られるようにするためには埋込酸化膜１ｂの厚みは４μｍ以上であることが望ましく、特に、耐圧が安定して６００Ｖ以上確保できるようにするためには厚みを５μｍ以上にするのが好ましい。また、活性層１ｃについては、耐圧が安定して６００Ｖ以上確保できるようにするためには、厚さ１５μｍ以下のときにはｎ型不純物濃度が１×１０14〜１．２×１０15ｃｍ-3、厚さ２０μｍのときにはｎ型不純物濃度が１×１０14〜８×１０14ｃｍ-3とすると好ましい。
【００４２】
ｎ-型ドリフト層２の表面には、ＬＯＣＯＳ酸化膜３が形成されており、ＬＯＣＯＳ酸化膜３によって横型ＩＧＢＴを構成する各部が分離されている。そして、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分に、一方向を長手方向とするｐ+型のコレクタ領域４が形成されている。このコレクタ領域４の周囲はｎ-型ドリフト層２よりも高不純物濃度とされたｎ型バッファ層５にて囲まれている。
【００４３】
また、ｎ-型ドリフト層２の表層部のうち、ＬＯＣＯＳ酸化膜３が形成されていない部分に、コレクタ領域４を中心としてチャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９が形成されている。
【００４４】
チャネルｐウェル層６は、表面にチャネル領域を形成するための部分であり、例えば厚みが２μｍ以下、幅が６μｍ以下とされている。このチャネルｐウェル層６は、図２に示すように、コレクタ領域４（および後述するコレクタ電極１２）を中心として、コレクタ領域４の周囲を１周囲むように同心状に配置されている。
【００４５】
また、ｎ+型エミッタ領域７は、チャネルｐウェル層６の表層部において、チャネルｐウェル層６の終端位置よりも内側で終端するように形成されており、コレクタ領域４の長手方向と同方向を長手方向として形成されている。このｎ+型エミッタ領域７は、図２に示したようにコレクタ領域４のコーナー部、つまり一方向を長手方向としたコレクタ領域４の両端には形成されておらず、コレクタ領域４と平行に配置された直線状のレイアウトとされている。本実施形態では、ｎ+型エミッタ領域７がｐ型コンタクト層８およびｐ型ボディ層９を挟んだ両側に一本ずつ配置してある。
【００４６】
ｐ+型コンタクト層８は、チャネルｐウェル層６をエミッタ電位に固定するためのものであり、チャネルｐウェル層６よりも高不純物濃度とされている。このｐ+型コンタクト層８も、図２に示すようにコレクタ領域４（および後述するコレクタ電極１２）を中心として、コレクタ領域４の周囲を１周囲むように同心状に配置されている。
【００４７】
ｐ型ボディ層９は、コレクタからエミッタへ表面を経由して流れるホール電流により生じる電圧ドロップを低減する役割を果たす。このｐ型ボディ層９も、コレクタ領域４（および後述するコレクタ電極１２）を中心として、コレクタ領域４の周囲を１周囲むように同心状に配置されている。このｐ型ボディ層９により、ｎ+型エミッタ領域７とチャネルｐウェル層６およびｎ-型ドリフト層２にて構成される寄生ｎｐｎトランジスタが動作し難くなるようにでき、ターンオフ時間をより改善することが可能となる。
【００４８】
そして、図２に示されるように、これらチャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９は、各セル毎に、コレクタ領域４（および後述するコレクタ電極１２）を挟んだ両側に配置されている。このため、隣り合うセル間では、図１に示したように、チャネルｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９の組が２組並んだ状態となっている。
【００４９】
また、チャネルｐウェル層６の表面には、ゲート絶縁膜１０を介してドープトＰｏｌｙ−Ｓｉなどで構成されたゲート電極１１が配置されている。このゲート電極１１に対してゲート電圧を印加することで、チャネルｐウェル層６の表面部にチャネル領域が形成されるようになっている。
【００５０】
また、コレクタ領域４の表面には、コレクタ領域４に対して電気的に接続されたコレクタ電極１２が形成されていると共に、ｎ+型エミッタ領域７およびｐ+型コンタクト層８の表面には、これらｎ+型エミッタ領域７およびｐ+型コンタクト層８に対して電気的に接続されたエミッタ電極１３が形成されている。図１に示す断面では、隣り合う２つのコレクタそれぞれに対応して、ｐウェル層６、ｎ+型エミッタ領域７、ｐ+型コンタクト層８およびｐ型ボディ層９が１組ずつ備えられた構造とされていることから、エミッタ電極１３も２つ並んで形成されており、隣り合うセル間においてエミッタ電極１３同士が電気的に接続されている。
【００５１】
さらに、コレクタ−ゲート間に形成されたＬＯＣＯＳ酸化膜３の表面には、ドープトＰｏｌｙ−Ｓｉが延設されて構成された抵抗層１４が形成されており、コレクタ−ゲート間の電位勾配の偏りがなくなるようにされている。具体的には、抵抗層１４は、図２に示すように、コレクタ電極１２を中心として渦巻状に巻回された構造とされ、その一端がコレクタ電極１２に電気的に接続されていると共に、他端がゲート電極１１に接続されている。このため、抵抗層１４は、コレクタ電極１２に接続された部位がコレクタ電位とされ、そこから内部抵抗によって徐々に電圧降下しながらエミッタ側に進んでいく。このため、抵抗層１４の電位がコレクタ電極１２からの距離に応じた電位勾配となり、ＬＯＣＯＳ酸化膜３を介して抵抗層１４の下方に位置しているｎ-型ドリフト層２中の電位勾配も一定に保たれるようにできる。これにより、電位勾配に偏りがある場合に発生し得る電界集中を抑制することができ、耐圧を向上させられると共に、インパクトイオン化を抑制でき、スイッチング時（ターンオフ時）のスイッチング時間増加を抑制することが可能となる。
【００５２】
そして、このように構成された横型ＩＧＢＴにおいて、本実施形態では、チャネルｐウェル層６よりも深い位置まで形成されたｎ型バリア層１５を備えた構造としている。図３は、このｎ型バリア層１５等の上面レイアウトを示した図である。なお、本図は断面図ではないが、図を見易くするためにｎ型バリア層１５にハッチングを示してある。
【００５３】
この図に示されるように、ｎ型バリア層１５も、コレクタ領域４を中心とした同心状に配置されたレイアウトとされている。そして、ｎ型バリア層１５は、当該ｎ型バリア層１５のうちコレクタ側（内周側）の終端部がチャネルｐウェル層６のうちコレクタ側（内周側）の終端部よりもコレクタ側に位置しており、かつ、ｎ型バリア層１５のうちコレクタとは反対側（外周側）の終端部がチャネルｐウェル層６の底部で終端した構造とされている。
【００５４】
以上のような構造により、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置が構成されている。このように構成される半導体装置に備えられた横型ＩＧＢＴでは、ゲート電極１１に対して所望のゲート電圧を印加すると、ｎ+型エミッタ領域７とｎ型バリア層１５の間に挟まれたゲート電極１１の下方に位置するチャネルｐウェル層６の表層部にチャネル領域が形成され、エミッタ電極１３およびｎ+型エミッタ領域７からチャネル領域を通じてｎ-型ドリフト層２内に電子が流れ込む。これに伴って、コレクタ電極１２およびコレクタ領域４を通じてｎ-型ドリフト層２内にホールが流れ込み、ｎ-型ドリフト層２内において導電率変調が起きる。これにより、エミッタ―コレクタ間に大電流を流すというＩＧＢＴ動作を行う。
【００５５】
このような横型ＩＧＢＴにおいて、本実施形態では、エミッタ側にｎ型バリア層１５を形成している。このｎ型バリア層１５は、ホールのバリアとして働き、コレクタ側から注入されたホールがエミッタ側のチャネルｐウェル層６に流れ出てホール濃度が低下することを防止する。これにより、エミッタ近傍のｎ-型ドリフト層２内のキャリア濃度を上げることが可能となり、オン電圧を低減することが可能となる。
【００５６】
そして、本実施形態では、ｎ型バリア層１５をチャネルｐウェル層６の底部で終端する構造としてあるため、ｎ型バリア層１５が隣り合うエミッタ間、具体的には隣り合うチャネルｐウェル層６間には形成されていない。すなわち、図２に示したようにセルを複数個並べることで横型ＩＧＢＴを構成しているが、隣り合うセルにおいてｎ+型エミッタ領域７およびチャネルｐウェル層６が並列的に並べられ、チャネルｐウェル層６同士が所定間隔離間して配置された構成とされている。このチャネルｐウェル層６同士の間にはｎ型バリア層１５が入り込んでいない構造とされている。このため、この部分ではホールのバリアとしての働きが無く、ホール濃度が低下する。したがって、過剰なホールの蓄積を防止することが可能となり、高速なターンオフが可能になる。
【００５７】
図４は、従来の構造と本実施形態の構造について、抵抗負荷におけるスイッチング波形（ターンオフ時）のデバイスシミュレーションを行った結果を示した図である。なお、従来の構造としては、上述したｎ型バリア層１５を隣り合うエミッタ間にも形成した構造を想定してデバイスシミュレーションを行ってある。
【００５８】
この図に示されるように、スイッチング波形、つまり所望のゲート電圧Ｖｇの印加をオフしたときのコレクタ電流Ｉｃおよびコレクタ電圧Ｖｃの変化を確認すると、本実施形態の構造の場合、従来の構造と比較してターンオフ時間が短くなっており、改善されていることが判る。これは、ｎ型バリア層１５が形成されていないためにホールの流れがエミッタ間に導かれることになり、その分、ｎ型バリア層１５やチャネルｐウェル層６のうちの表面部（ゲート絶縁膜１０の直下の部分）を経由してコレクタ側からエミッタ側へ流れるホール電流が減少するためである。そして、エミッタ側において、ｎ+型エミッタ領域７とチャネルｐウェル層６およびｎ型バリア層１５（もしくはｎ-型ドリフト層２）によって構成される寄生ｎｐｎトランジスタが動作し難くなり、ターンオフ時間が改善されるのである。また、これにより、エミッタ側でのキャリア濃度が適度に低く保たれるため、スイッチング時のダイナミックアバランシェを抑制でき、動的な耐圧低下を抑制することもできる。これもターンオフ時間改善に貢献する。
【００５９】
以上説明したように、本実施形態の横型ＩＧＢＴを備えた半導体装置では、ｎ型バリア層１５を形成することでエミッタ側のキャリア濃度を高くしてオン電圧の低減を図りつつ、ｎ型バリア層１５を隣り合うエミッタ間に形成しないようにすることで、ターンオフ時間の改善を図っている。また、スイッチング時の破壊耐量の向上も図ることが可能となる。したがって、オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴとすることが可能となる。
【００６０】
また、上述したようにＳＯＩ基板１における埋込酸化膜１ｂの厚みや活性層１ｃ（ｎ-型ドリフト層２）の厚さおよび不純物濃度に関しては任意であるが、これらの厚さや不純物濃度に基づいて、耐圧が安定して６００Ｖ以上確保できるようにすることができる。
【００６１】
図５は、活性層１ｃ（ｎ-型ドリフト層２）のｎ型不純物濃度を変化させたときのｎ-型ドリフト層２の厚みと耐圧との関係をシミュレーションにより調べた結果を示す図である。この図に示されるように、ｎ-型ドリフト層２の厚さが１５μｍのときには少なくともｎ型不純物濃度が１×１０14〜１．２×１０15ｃｍ-3という範囲内において６００Ｖ以上の耐圧を得ることができた。ｎ-型ドリフト層２の厚みを１５μｍ以下とした場合にも同様の結果が得られた。また、ｎ-型ドリフト層２の厚さが２０μｍのときには少なくともｎ型不純物濃度が１×１０14〜８×１０14ｃｍ-3という範囲内において６００Ｖ以上の耐圧を得ることができた。
【００６２】
したがって、活性層１ｃ（ｎ-型ドリフト層２）については、耐圧が安定して６００Ｖ以上確保できるようにするためには、厚さ１５μｍ以下のときにはｎ型不純物濃度が１×１０14〜１．２×１０15ｃｍ-3、厚さ２０μｍのときにはｎ型不純物濃度が１×１０14〜８×１０14ｃｍ-3とすると好ましい。
【００６３】
また、図６は、ｎ-型ドリフト層２の厚みを１５μｍ一定としつつｎ型不純物濃度を変化させたときの埋込酸化膜１ｂの厚みと耐圧との関係をシミュレーションにより調べた結果を示す図である。この図に示されるように、埋込酸化膜１ｂを４μｍ以上の厚みとすることにより、６００Ｖ近くの耐圧を得ることができ、５μｍ以上とすればｎ型不純物濃度を変化させたとしてもほぼ安定して６００Ｖ以上の耐圧を得ることが可能になる。
【００６４】
したがって、埋込酸化膜１ｂの厚みは４μｍ以上であることが望ましく、特に、耐圧が安定して６００Ｖ以上確保できるようにするためには厚みを５μｍ以上にするのが好ましい。
【００６５】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態では、第１実施形態に対してｎ型バリア層１５の構造を変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００６６】
図７は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。この図に示すように、本実施形態では、隣り合うエミッタ間、つまりチャネルｐウェル層６の間にもｎ型バリア層１５を形成している。ただし、このままの構成であれば、従来の構造となり、ターンオフ時間を増加させることになるため、ｎ型バリア層１５のｎ型不純物のピーク濃度が２×１０15〜１．５×１０16ｃｍ-3となるようにしている。
【００６７】
図８は、図７に示した横型ＩＧＢＴのｎ型バリア層１５のｎ型不純物のピーク濃度とオン電圧およびスイッチング時間（フォール時間）との関係を示した図である。この図に示されるように、オン電圧（Ｖｏｎ）については、ｎ型バリア層１５のｎ型不純物のピーク濃度が２×１０15ｃｍ-3以上になると安定した低いオン電圧になることが判る。これは、ｎ型バリア層１５のｎ型不純物濃度がｎ-型ドリフト層２のｎ型不純物濃度に対して数倍程度になると十分にバリアとしての働き、オン電圧が低下するためであると考えられる。また、フォール時間については、ｎ型バリア層１５のｎ型不純物のピーク濃度が１．５×１０16ｃｍ-3以下になると安定した短い時間になっていることが判る。これは、ｎ型バリア層１５の不純物濃度が高すぎると、局所的なダイナミックアバランシェが発生するためであると考えられる。
【００６８】
このため、ｎ型バリア層１５のｎ型不純物のピーク濃度が２×１０15〜１．５×１０16ｃｍ-3となるようにすることで、ｎ型バリア層１５のバリア機能を十分に発揮させてオン電圧の低減を実現できると共に、エミッタ側でのキャリア濃度を適度に低く保つことで動的な耐圧低下を抑制することもできる。
【００６９】
また、ｎ型バリア層１５のうちｎ型不純物のピーク濃度となる部位が基板表面より０．５μｍ以下の深さに位置するようにしている。具体的には、ｎ+型エミッタ領域７やチャネルｐウェル層６およびｎ-型ドリフト層２とｎ型バリア層１５の不純物濃度プロファイルは、図９のように表される。なお、この図の横軸は、図７中に示したＢ−Ｂ’線上での基板表面の深さを示している。この図に示されるように、ｎ型バリア層１５は基板表面から形成され、チャネルｐウェル層６よりも深い位置まで形成されているが、ｎ型不純物のピーク濃度となる基板表面からの深さについては、チャネルｐウェル層６の最深部よりも浅い位置としてある。
【００７０】
図１０は、ｎ型バリア層１５のうちｎ型不純物のピーク濃度となる部位の基板表面からの深さとフォール時間ｔｆとの関係を示した図である。この図に示されるように、ｎ型バリア層１５のうちｎ型不純物のピーク濃度となる部位が基板表面より０．５μｍ以下の深さであればフォール時間ｔｆは０．２μｓ一定であるが、それよりも深くなるとフォール時間ｔｆが徐々に増加していっていることが判る。
【００７１】
したがって、本実施形態では、ｎ型バリア層１５のうちｎ型不純物のピーク濃度となる部位が基板表面から０．５μｍ以下の深さとなるようにすることでフォール時間ｔｆの増大を抑制している。これにより、ｎ+型エミッタ領域７の下部のチャネルｐウェル層６を流れるホール電流を抑制でき、寄生ｎｐｎトランジスタが動作することを抑制することが可能となる。
【００７２】
以上説明したように、本実施形態では、隣り合うエミッタ間、つまりチャネルｐウェル層６の間にもｎ型バリア層１５を形成しつつ、ｎ型バリア層１５のｎ型不純物のピーク濃度が２×１０15〜１．５×１０16ｃｍ-3となるようしている。このようにしても、第１実施形態と同様の効果を得ることができる。また、本実施形態では、ｎ型バリア層１５のうちｎ型不純物のピーク濃度となる部位が基板表面から０．５μｍ以下の深さとなるようにすることで、より高速スイッチングを実現することも可能となる。
【００７３】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態では、第１実施形態に対してｎ型バリア層１５を形成せずに、第１実施形態と異なる構造によってオン電圧低減を図るものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００７４】
図１１は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。この図に示すように、本実施形態では、トレンチゲート構造とし、ｎ+型エミッタ領域７のうちチャネル領域側の端部からトレンチ１６を形成し、トレンチ１６内にゲート絶縁膜１０およびゲート電極１１が配置されるようにしている。トレンチ１６は、少なくともｎ+型エミッタ領域７とＬＯＣＯＳ酸化膜３の間、および、隣り合うセル間のｎ+型エミッタ領域７同士の間に形成されており、本実施形態では、コレクタ領域４の外周を全周囲むように形成されている。このトレンチ１６の深さは、例えば０．５〜３μｍ程度であるのが好ましく、トレンチ１６の底部のコーナ部については、熱処理などによる丸め処理により、曲率半径ｒが０．５μｍ以上となるようにしている。
【００７５】
このような構造により、チャネルｐウェル層６のうちトレンチ１６の側面に位置する部分にチャネル領域が形成されるようにできる。そして、このような構造によれば、トレンチ１６が形成されているため、基板表面を通じる経路をメインパスとしてホールがチャネルｐウェル層６側に抜き取られることを阻害することができる。したがって、ｎ-型ドリフト層２中のホール濃度を増加させることができ、エミッタ近傍のｎ-型ドリフト層２内のキャリア濃度を上げることが可能となり、オン電圧を低減することが可能となる。
【００７６】
また、トレンチ１６の底部のコーナー部の曲率半径ｒを０．５μｍ以上にしているため、トレンチ１６の底部での電界集中を抑制でき、スイッチング時間（フォール時間）が長くなることを防止することができる。
【００７７】
（第３実施形態の他の例）
上記第３実施形態に対して、ｎ型バリア層１５を形成することもできる。図１２および図１３は、第３実施形態のようなトレンチ１６を形成した横型ＩＧＢＴにおいてｎ型バリア層１５を形成した場合の断面構成を示した図である。
【００７８】
図１２に示されるように、チャネルｐウェル層６よりも深く、かつ、チャネルｐウェル層６を覆うように、つまり隣り合うトレンチ１６間を繋ぐようにｎ型バリア層１５を形成することができる。また、図１３に示されるように、隣り合うセル間のコレクタ側のトレンチ１６を跨いで、つまり隣り合うセルの２つのチャネルｐウェル層６を両方共に覆うようにｎ型バリア層１５を形成することもできる。
【００７９】
このように、トレンチ１６とｎ型バリア層１５とを組み合わせた横型ＩＧＢＴとすることで、ｎ型バリア層１５がホールのバリアとして働くため、よりエミッタ近傍のｎ-型ドリフト層２内のキャリア濃度を上げることが可能となり、オン電圧のさらなる低減が図れる。また、エミッタ側に形成される寄生ｎｐｎトランジスタが動作し難くなるため、スイッチング時間の増加も抑制できる。
【００８０】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態では、第１実施形態に対してｎ型バリア層１５のレイアウトを変更したものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００８１】
図１４は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置に備えられたｎ型バリア層１５等の上面レイアウトを示した図である。なお、本図は断面図ではないが、図を見易くするためにｎ型バリア層１５にハッチングを示してある。
【００８２】
この図に示されるように、コレクタ領域４を挟んだ両側にｎ+型エミッタ領域７が形成されているとともに、コレクタ領域４を中心とした同心状にチャネルｐウェル層６が形成されている。そして、ｎ型バリア層１５については、ｎ+型コレクタ領域４を挟んだ両側、つまり直線部分にのみ形成し、コレクタ領域４の両先端部に位置するコーナー部には形成していない。
【００８３】
図１５は、ｎ型バリア層１５の濃度に対する直線部分とコーナー部分でのオン耐圧の依存性についてシミュレーションした結果を示した図である。この図に示されるように、ｎ型バリア層１５の直線部分ではｎ型不純物濃度を上げてもオン耐圧が急激に変化していないが、コーナー部ではｎ型不純物濃度を上げるとオン耐圧が急激に低下していることが判る。
【００８４】
このため、本実施形態のように、ｎ型バリア層１５をコレクタ領域４の両先端部であるコーナー部には形成しないようにすることで、オン耐圧の低下を抑制することが可能となる。
【００８５】
（第４実施形態の他の例）
上記第４実施形態では、ｎ型バリア層１５をコレクタ領域４の両先端部であるコーナー部に形成しないようにしたが、ｎ型バリア層１５をコーナ部に形成しつつ、直線部分よりもｎ型不純物濃度が低くなるようにしても良い。図１６は、このようにする場合の横型ＩＧＢＴに備えられたｎ型バリア層１５等の上面レイアウトを示した図である。なお、本図は断面図ではないが、図を見易くするためにｎ型バリア層１５にハッチングを示してある。
【００８６】
この図においてハッチングで示されるように、ｎ型バリア層１５のレイアウト自体は、第１実施形態と同様であるが、ｎ型バリア層１５のうちの直線部分ではｎ型不純物濃度を高くし、コーナ部分ではｎ型不純物濃度が直線部分よりも低く、かつ、ｎ-型ドリフト層２よりも高くなるようにしてある。具体的にはｎ型バリア層１５のうちのコーナー部でのｎ型不純物濃度を２×１０15ｃｍ-3以下に設定している。これにより、図１５に示したように、ｎ型バリア層１５のうちのコーナー部でのｎ型不純物濃度をオン耐圧が急激に低下しない程度の濃度とすることが可能となる。
【００８７】
また、ここでは第１実施形態に対してｎ型バリア層１５をコーナー部に形成しないようにしたり、ｎ型バリア層１５のうちコーナー部分が直線部分よりもｎ型不純物濃度が低くなるようにした場合について説明したが、第２実施形態の構造の横型ＩＧＢＴに対しても適用することができる。
【００８８】
（第５実施形態）
本実施形態では、第１実施形態と第２実施形態の構造を組み合わせることで、オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴとする。
【００８９】
図１７は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置を示したものであり、（ａ）は、横型ＩＧＢＴを備えた半導体装置の上面レイアウト図、（ｂ）は、（ａ）のＣ−Ｃ’断面図、（ｃ）は、（ａ）のＤ−Ｄ’断面図である。
【００９０】
図１７（ａ）〜（ｃ）に示すように、本実施形態でもｎ型バリア層１５を形成している。そして、図１７（ｂ）に示すようにｎ型バリア層１５のうちの直線部分では、第２実施形態で示したように、隣り合うセルのエミッタ間にもｎ型バリア層１５が配置されるようにしている。また、図１７（ｃ）に示すようにｎ型バリア層１５のうちのコーナー部分では、第１実施形態で示したように、コレクタ側の終端部がチャネルｐウェル層６のうちコレクタ側の終端部よりもコレクタ側に位置しており、かつ、ｎ型バリア層１５のうちコレクタとは反対側の終端部がチャネルｐウェル層６の底部で終端した構造とされている。
【００９１】
図１８は、ｎ型バリア層１５のうちの直線部分を第２実施形態の構造としたとき、および、コーナー部分を第１、第２実施形態の構造としたとき、それぞれの場合のオン耐圧をシミュレーションした結果を示す図である。この図に示されるように、ｎ型バリア層１５のうちのコーナー部分を第１実施形態の構造とすると、第２実施形態の構造とした場合と比較してオン耐圧の低下を抑制できることが判る。特に、ｎ型バリア層１５のうちのコーナー部のｎ-型不純物濃度を３×１０15ｃｍ-3以下とすることで、よりオン耐圧の低下を抑制でき、高いオン耐圧を確保することが可能となる。
【００９２】
このように、第１、第２実施形態の構造のｎ型バリア層１５を組み合わせるようにしても、オン電圧の低減と、破壊耐量確保、高速スイッチングを同時に実現できる横型ＩＧＢＴとすることができる。
【００９３】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態では、第１実施形態に対してコレクタ側でのホールの注入を抑制できる構造とするものであり、その他に関しては第１実施形態と同様であるため、異なる部分についてのみ説明する。
【００９４】
図１９は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の断面構成を示した図である。また、図２０は、図１９に示す横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。図１９は、図２０におけるＥ−Ｅ’線上の断面構成を示した図に相当している。また、図２１は、図２０におけるコレクタ側でのコンタクトの様子を示した部分拡大図である。図２１のうちの斜線ハッチング箇所がコレクタ領域４とコレクタ電極１２とのコンタクト部である。
【００９５】
図１９〜図２１に示すように、本実施形態では、コレクタ領域４をｐ+型領域４ａとこのｐ+型領域４ａよりも低不純物濃度とされたｐ-型領域４ｂにて構成している。コレクタ領域４の表面は、ＬＯＣＯＳ酸化膜３などからｐ+型領域４ａとｐ-型領域４ｂの両方共に露出させられており、これら両方がコレクタ電極１２に対するコンタクト部とされている。そして、コレクタ電極１２とｐ+型領域４ａとがオーミック接触させられ、コレクタ電極１２とｐ-型領域４ｂとがショットキー接触させられている。例えば、コレクタ電極１２のうちｐ+型領域４ａと接触させられる界面をショットキー接触可能なバリア金属にて構成することで、上記構造を実現している。例えば、高不純物濃度とされたｐ型シリコンに対してショットキー接触可能なバリア金属としては、Ｔｉ、ＴｉＮ、Ｎｉ等を挙げることができる。
【００９６】
ｐ+型領域４ａは、例えば表面濃度が１×１０19〜１×１０20ｃｍ-3、深さが０．６μｍとされ、ｐ型領域４ｂは、例えば表面濃度が１×１０16〜１×１０19ｃｍ-3、または１×１０15〜１×１０18ｃｍ-3、深さが２μｍとされている。図１９〜図２１に示すように、本実施形態では、ｐ+型領域４ａとｐ型領域４ｂは共に一方向を長手方向とする短冊状をなしており、ｐ+型領域４ａの周囲がｐ型領域４ｂによって覆われた構造とされている。
【００９７】
そして、これらｐ+型領域４ａとｐ型領域４ｂの周囲がｎ型バッファ層５にて囲まれている。本実施形態では、ｎ型バッファ層５は、ＦＳ（Ｆｉｅｌｄ  Ｓｔｏｐ）層としての役割を果たさせており、空乏層の広がりを防ぐことで耐圧と定常損失の性能向上を図っている。例えば、ｎ型バッファ層５は、ｎ型不純物濃度が４×１０16〜１×１０18ｃｍ-3とされている。
【００９８】
このように、本実施形態では、コレクタ電極１２がｐ+型領域４ａに対してオーミック接触させられ、かつ、ｐ型領域４ｂに対してショットキー接触させられるようにしている。このため、コレクタ側からのホールの注入を抑制して低注入効率となるようにすることができる。このため、ライフタイム制御を行わなくてもスイッチング動作を更に高速化することが可能な構造の横型ＩＧＢＴとすることができる。特に、このようなコレクタ電極１２とコレクタ領域４との接触形態によって、ホールの注入を抑制することができることから、ｎ型バッファ層５がホールの注入を抑制する役割を果たさなくても良く、単にＦＳ層としての役割を果たせば良くなるため、ｎ型バッファ層５の不純物濃度をコレクタ側の注入効率を変化させない程度の低不純物濃度に設定することが可能となる。
【００９９】
また、本実施形態では、コレクタ側ではホール注入を抑制しつつ、エミッタ側ではｎ型バリア層１５によって注入されたホールがエミッタ側のチャネルｐウェル層６に流れ出てホール濃度が低下することを防止できる。このため、ホール濃度をコレクタからエミッタに掛けて比較的均一に高く設定でき、低オン電圧と低いフォール時間を両立することが可能となる。
【０１００】
（第６実施形態の変形例）
上記第６実施形態では、ｎ型バリア層１５をエミッタ側に配置されたチャネルｐ型ウェル層６のうちのコレクタ領域４側、つまり内周側のみを覆う構成としているが、上述した第３実施形態の他の例で説明した構造を採用することもできる。すなわち、図２２に示されるように、チャネルｐウェル層６を内周側から外周側において覆うようにｎ型バリア層１５を形成することができる。また、図２３に示されるように、隣り合うセルの２つのチャネルｐウェル層６を両方共に覆うようにｎ型バリア層１５を形成することもできる。
【０１０１】
このような構成としても、ｎ型バリア層１５がホールのバリアとして働くため、よりエミッタ近傍のｎ-型ドリフト層２内のキャリア濃度を上げることが可能となり、オン電圧のさらなる低減が図れる。また、エミッタ側に形成される寄生ｎｐｎトランジスタが動作し難くなるため、スイッチング時間の増加も抑制できる。
【０１０２】
また、第６実施形態では、図２１に示したようにコレクタ領域４におけるコレクタ電極１２とのコンタクト部がほぼコレクタ領域４の全域、つまり短冊状にレイアウトされている場合について説明したが、コンタクト部のレイアウトに関しても他の構造とすることができる。例えば、図２４に示されるように、コレクタ領域４の長手方向に対して垂直方向においてコンタクト部を複数に分断し、複数のコンタクト部それぞれにおいてｐ+型領域４ａやｐ-型領域４ｂと接触させる構造としても構わない。このような構造としても、コレクタ電極１２がｐ+型領域４ａに対してオーミック接触させられ、かつ、ｐ型領域４ｂに対してショットキー接触させられるようにすることにより、低オン電圧と低いフォール時間を両立することが可能となる。
【０１０３】
（第７実施形態）
本発明の第７実施形態について説明する。本実施形態では、第６実施形態に対してコレクタ領域４の構成を変更してセルごとでホール注入量を調整できる構造とするものであり、その他に関しては第６実施形態と同様であるため、異なる部分についてのみ説明する。
【０１０４】
図２５は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。本図では、本実施形態の特徴をより分かり易くするために、コレクタ領域４のレイアウトなどについてのみ示してあるが、エミッタ側の構成などについては第６実施形態と同様である。また、図２５のうちの斜線ハッチング箇所がコレクタ領域４とコレクタ電極１２とのコンタクト部である。
【０１０５】
図２５に示すように、複数セルが並べられた横型ＩＧＢＴが構成されている場合において、活性層１ｃの素子領域を素子分離構造３０で囲んで絶縁分離し、その素子領域内に複数セルで構成された横型ＩＧＢＴを配置した構成としている。素子分離構造３０としては、例えば活性層１ｃの表裏を貫通して埋込酸化膜１ｂまで達するトレンチ内に絶縁膜を埋め込んだトレンチ分離構造などを用いることができる。そして、素子分離構造３０に囲まれた複数セルのうちの一部のセルのコレクタ領域４に備えられるｐ+型領域４ａの幅、つまり表面積が他のセルのそれと異なるようにしている。具体的には、図２５では、複数セルが紙面上下方向に並べられて配置されており、並べられた複数セルのうち外側に配置されているセルのｐ+型領域４ａが内側に配置されているセルのｐ+型領域４ａよりも幅が狭くされている。
【０１０６】
このような構造にすれば、並べられた複数セルのうち外側でホールが溜まり易い場合においても、その部分でのホール注入を他の部分と比較してより抑制することが可能になり、さらに破壊耐量を向上することが可能となる。
【０１０７】
なお、ここでは並べられた複数セルのうち外側においてｐ+型領域４ａが内側に配置されているセルのｐ+型領域４ａよりも幅が狭くなるようにしたが、他のセルと幅を異ならせるセルの場所については任意であり、他の場所であっても構わない。
【０１０８】
（第８実施形態）
本発明の第８実施形態について説明する。本実施形態では、１つのＩＣチップ内において素子分離構造３０にて分離された領域ごとにホール注入量を調整できる構造とするものであり、その他に関しては第６実施形態と同様であるため、異なる部分についてのみ説明する。
【０１０９】
図２６は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。本図では、本実施形態の特徴をより分かり易くするために、コレクタ領域４のレイアウトなどについてのみ示してあるが、エミッタ側の構成などについては第６実施形態と同様である。また、図２６のうちの斜線ハッチング箇所がコレクタ領域４とコレクタ電極１２とのコンタクト部である。
【０１１０】
図２６に示すように、１つのＩＣチップ内において素子分離構造３０により複数セルが電気的に分離されている。そして、素子分離構造３０により分離された各領域において、横型ＩＧＢＴのコレクタ領域４に備えられるｐ+型領域４ａの幅、つまり表面積が異なるようにしている。
【０１１１】
このような構造にすれば、１つのＩＣチップ内において、オン電圧−フォール時間の特性の異なる横型ＩＧＢＴを形成することが可能となる。このため、チップ全体において、損失の最適化を図ることが可能となる。
【０１１２】
なお、素子分離構造３０により分離された各領域において、横型ＩＧＢＴのコレクタ領域４に備えられるｐ+型領域４ａの幅を異ならせるようにしているが、各領域に複数セル備えられる場合には、各セルすべてのｐ+型領域４ａの幅を同じ幅にする必要はない。例えば、第７実施形態のように、並べられた複数セルのうち外側に配置されているセルのｐ+型領域４ａが内側に配置されているセルのｐ+型領域４ａよりも幅が狭くされるようにしても良い。
【０１１３】
（第９実施形態）
本発明の第９実施形態について説明する。本実施形態は、第１実施形態と第６実施形態の構成を組み合わせたものである。
【０１１４】
図２７は、本実施形態にかかる横型ＩＧＢＴを備えた半導体装置の上面レイアウト図である。本図では、本実施形態の特徴をより分かり易くするために、コレクタ領域４のレイアウトなどについてのみ示してあるが、エミッタ側の構成などについては第６実施形態と同様である。また、図２７のうちのハッチング箇所がコレクタ領域４とコレクタ電極１２とのコンタクト部である。
【０１１５】
図２７に示すように、１つのＩＣチップ内において素子分離構造３０により複数セルが電気的に分離されている。そして、素子分離構造３０により分離された各領域において、第１実施形態で示したコレクタ領域４がｐ+型領域のみによって構成されたセルと、第６実施形態示したコレクタ領域４がｐ+型領域４ａおよびｐ-型領域４ｂで構成されたセルが備えられている。このように、コレクタ領域４の構成が異なるセルとすることによっても、１つのＩＣチップ内において、オン電圧−フォール時間の特性の異なる横型ＩＧＢＴを形成することが可能となる。このため、チップ全体において、損失の最適化を図ることが可能となる。
【０１１６】
なお、本実施形態のように、第１実施形態の構造の横型ＩＧＢＴを並存させる場合、第６実施形態の構造の横型ＩＧＢＴのみとする場合と比較してスイッチング速度が若干低下することになるが、その反面、オン電圧を低下させることが可能になる。
【０１１７】
（他の実施形態）
上記各実施形態では、横型ＩＧＢＴの構成の一例を挙げて説明したが、適宜設計変更可能である。
【０１１８】
例えば、第１実施形態では、抵抗層１４を形成することで、より電位勾配が均等になるようにしたが、抵抗層１４を形成しなくても良い。また、抵抗層１４の他端をゲート電極１１に接続しているが、エミッタ電極１３に接続した構造としても構わない。
【０１１９】
また、第３実施形態では、トレンチ１６がｐ+型のコレクタ領域４の周囲を囲むように全周形成されるようにしているが、トレンチ１６は、少なくともｎ+型エミッタ領域７とＬＯＣＯＳ酸化膜３の間、および、隣り合うセル間のｎ+型エミッタ領域７同士の間、つまり直線部分に形成されていれば良く、コーナー部分には形成されていなくても良い。
【０１２０】
さらに、上記各実施形態について、活性層１ｃのうち埋込酸化膜１ｂに接する部分、つまり活性層１ｃの裏面に対して、さらなる耐圧向上を図るための加工を施しても良い。図２８（ａ）、（ｂ）は、第１実施形態について耐圧向上構造を適用した場合の横型ＩＧＢＴの断面構成を示した図である。図２８（ａ）に示したように、活性層１ｃの裏面にｐ型層２０とｎ型層２１とが交互に繰り返し形成された構造を形成したり、図２８（ｂ）に示したように、活性層１ｃの裏面にｎ-型ドリフト層２よりもｎ型不純物濃度が高くされたｎ型層２２が全面形成されていても良い。これら図２８（ａ）に示すｐ型層２０およびｎ型層２１や、図２８（ｂ）に示すｎ型層２２については、ＳＯＩ基板１を形成する際に、予め活性層１ｃを構成するためのシリコン基板の裏面（支持基板１ａ）に貼り合せられる側にイオン注入を行うことで形成しておけば良い。
【０１２１】
なお、上記各実施形態では、第１導電型をｎ型、第２導電型をｐ型としたｎチャネルタイプのＩＧＢＴを例に挙げて説明したが、各構成要素の導電型を反転させたｐチャネルタイプのＩＧＢＴに対しても本発明を適用することができる。
【符号の説明】
【０１２２】
１    ＳＯＩ基板
１ａ  支持基板
１ｂ  埋込酸化膜
１ｃ  活性層
２    ｎ-型ドリフト層
４    コレクタ領域
４ａ  ｐ+型領域
４ｂ  ｐー型領域
６    チャネルｐウェル層
７    ｎ+型エミッタ領域
８    ｐ+型コンタクト層
９    ｐ型ボディ層
１０  ゲート絶縁膜
１１  ゲート電極
１２  コレクタ電極
１３  エミッタ電極
１４  抵抗層
１５  ｎ型バリア層
１６  トレンチ
２０  ｐ型層
２１  ｎ型層
２２  ｎ型層
３０  素子分離構造
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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