(57)【特許請求の範囲】
【請求項１】
半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜中に配線層を形成する工程と、
前記第１層間絶縁膜及び前記配線層上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に、第１マスク層を形成し、前記第１マスク層上に第２マスク層を形成する工程と、
前記第２マスク層に第１開口部を形成する工程と、
前記第１開口部の少なくとも一部と重なる位置に第２開口部を有するレジスト層を、前記第２マスク上に形成する工程と、
前記レジスト層をマスクとして、又は前記レジスト層及び前記第２マスク層をマスクとして、前記第１マスク層をエッチングし、第３開口部を前記第１マスク層に形成する第１のエッチング工程と、
前記第１のエッチング工程の後、前記レジスト層をマスクとして、又は前記レジスト層及び前記第２マスク層をマスクとして、前記第１マスク層のエッチングレートが前記第２マスク層及び前記第２層間絶縁膜のエッチングレートよりも大きい条件で前記第１マスク層を前記半導体基板の表面と平行な方向にエッチングし、前記第３開口部を拡張する第２のエッチング工程と、
前記第２のエッチング工程の後、前記レジスト層を除去する工程と、
前記レジスト層を除去する工程の後、前記第１マスク層及び前記第２マスク層をマスクとして前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に接続孔を形成する工程と、
前記接続孔を形成する工程の後、前記第２マスク層をマスクとして前記第１マスク層及び前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に配線溝を形成する工程と、
前記接続孔及び前記配線溝を埋め込むように、導電膜を堆積する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項２】
前記導電膜を堆積する工程の後、前記第２層間絶縁膜上の前記導電膜及び前記第１マスク層を研磨により除去する研磨工程を更に含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第１マスク層は、ＳｉＯ2，ＳｉＮから選ばれた１種の材料からなり、
前記第２マスク層は、ＴｉＮ，ＴａＮ，ＳｉＣから選ばれた１種の材料からなることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項４】
前記第２層間絶縁膜に配線溝を形成する工程の後、前記導電膜を堆積する工程の前に、前記第２マスク層を除去する工程を更に含むことを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項５】
半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜中に配線層を形成する工程と、
前記第１層間絶縁膜および前記配線層上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に、第１マスク層を形成し、前記第１マスク層上に第２マスク層を形成し、前記第２マスク層上に第３マスク層を形成する工程と、
前記第３マスク層に第１開口部を形成する工程と、
前記第１開口部の少なくとも一部と重なる位置に第２開口部を有するレジスト層を、前記第３マスク上に形成する工程と、
前記レジスト層をマスクとして、又は前記レジスト層及び前記第３マスク層をマスクとして、前記第２マスク層をエッチングし、第３開口部を前記第２マスク層に形成する第１のエッチング工程と、
前記第１のエッチング工程の後、前記レジスト層をマスクとして、又は前記レジスト層及び前記第３マスク層をマスクとして、前記第２マスク層のエッチングレートが前記第１マスク層及び前記第３マスク層のエッチングレートよりも大きい条件で前記第２マスク層を前記半導体基板の表面と平行な方向にエッチングし、前記第３開口部を拡張する第２のエッチング工程と、
第２のエッチング工程の後、前記レジスト層を除去する工程と、
前記レジスト層を除去する工程の後、前記第３マスク層及び前記第２マスク層をマスクとして、前記第１マスク層及び前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に接続孔を形成する工程と、
前記接続孔を形成する工程の後、前記第３マスク層をマスクとして前記第２マスク層、前記第１マスク層、及び前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に配線溝を形成する工程と、
前記接続孔及び前記配線溝を埋め込むように導電膜を堆積する工程と、
前記導電膜を堆積する工程の後、前記第２層間絶縁膜上の前記第１マスク層、前記第２マスク層、及び前記導電膜を研磨により除去する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項６】
前記第１マスク層、前記第２マスク層、及び前記第３マスク層はそれぞれ異なる材料からなるとともに、
前記第１マスク層は、ＳｉＯ2，ＳｉＣから選ばれた１種の材料からなり、
前記第２マスク層は、ＳｉＯ2，ＳｉＮから選ばれた１種の材料からなり、
前記第３マスク層は、ＴｉＮ，ＴａＮ，ＳｉＣから選ばれた１種の材料からなることを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項７】
前記第２層間絶縁膜に配線溝を形成する工程の後、前記導電膜を堆積する工程の前に、前記第３マスク層を除去する工程を更に含むことを特徴とする請求項５に記載の半導体装置の製造方法。
【請求項８】
半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜中に配線層を形成する工程と、
前記第１層間絶縁膜及び前記配線層上に第２層間絶縁膜を形成する工程と、
前記第２層間絶縁膜上に、第１マスク層を形成し、前記第１マスク層上に第２マスク層を形成する工程と、
前記第２マスク層に第１開口部を形成する工程と、
前記第２マスク層上に第３絶縁膜を形成する工程と、
前記第１開口部の少なくとも一部と重なる位置に第２開口部を有するレジスト層を、前記第３絶縁膜上に形成する工程と、
前記レジスト層をマスクとして、又は前記レジスト層及び前記第２マスク層をマスクとして、前記第３絶縁膜と共に前記第１マスク層をエッチングし、前記第３絶縁膜を開口すると共に第３開口部を前記第１マスク層に形成する第１のエッチング工程と、
前記第１のエッチング工程の後、前記レジスト層をマスクとして、又は前記レジスト層及び前記第２マスク層をマスクとして、前記第１マスクのエッチングレートが、前記第２マスク、前記第３絶縁膜、及び前記第２層間絶縁膜のエッチングレートよりも大きい条件で、前記第１マスク層を前記半導体基板の表面と平行な方向にエッチングし、前記第３開口部を拡張する第２のエッチング工程と、
前記第２のエッチング工程の後、前記レジスト膜及び前記第３絶縁膜を除去する工程と、
前記レジスト膜及び前記第３絶縁膜を除去する工程の後、前記第１マスク層及び前記第２マスク層をマスクとして前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に接続孔を形成する工程と、
前記接続孔を形成する工程の後、前記第２マスク層をマスクとして前記第１マスク層及び前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に配線溝を形成する工程と、
前記接続孔及び配線溝を埋め込むように、導電膜を堆積する工程と
を含むことを特徴とする半導体装置の製造方法。
【請求項９】
前記第２のエッチング工程では、等方性のドライエッチング又は等方性のウェットエッチングを行うことを特徴とする請求項１，５，８のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に配線構造を形成する場合に適用して好適である。
【背景技術】
【０００２】
近年における半導体装置の大規模高集積化に伴い、配線の設計ルールも世代と共に縮小化されている。従来、配線は、絶縁膜上に導電材料を堆積した後、リソグラフィー及びドライエッチングを用いて導電材料をパターニングすることにより形成されてきたが、世代が進むにつれて技術的な限界が生じ始めている。そのため、従来の配線の形成プロセスに代わる新たな形成プロセスとして、絶縁膜に配線溝及び接続孔を形成した後、この配線溝及び接続孔に配線材料を埋め込んで配線構造を形成する、いわゆるダマシンプロセスと呼ばれる手法が利用されている。ダマシンプロセスは、ドライエッチングが困難な銅等の低抵抗導電材料を用いて配線層を形成することが容易であり、微細な低抵抗の配線構造を形成するうえで極めて有効である。【０００３】
ダマシンプロセスには、配線溝と接続孔とを導電材料で別々に埋め込むシングルダマシン法と、配線溝（配線トレンチ）と接続孔（ビア孔）とを導電材料で同時に埋め込むデュアルダマシン法とがある。これらのうち、デュアルダマシン法は、配線トレンチ及びビア孔への導電材料の埋め込みを１回のプロセスにより行うため、シングルダマシン法と比較して製造方法が簡略化されるという利点がある。
デュアルダマシン法には、ビア孔を先に形成する先ビア方式（特許文献１を参照）と、配線トレンチを先に形成する先トレンチ方式（特許文献２を参照）とがある。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平１１−２７４２９９号公報
【特許文献２】特開平１１−１８６２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
デュアルダマシン法においてビア孔および配線トレンチを形成する際に、ビア孔と配線トレンチとの位置づれが生じた際に、ビア孔が小径化したり、隣接する配線間でのリーク電流が生じたりするという問題が生じる。【０００６】
本発明は、配線トレンチとビア孔の開口パターンの位置ずれが生じた場合であっても、ビア孔の小径化や配線間リークが抑制され、所期の径が確保されたビア孔を容易且つ確実に形成することを可能とし、信頼性の高い配線構造を有する半導体装置を実現する半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
半導体装置の製造方法の一態様は、半導体基板上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜中に配線層を形成する工程と、前記第１層間絶縁膜及び前記配線層上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜上に、第１マスク層を形成し、前記第１マスク層上に第２マスク層を形成する工程と、前記第２マスク層に第１開口部を形成する工程と、前記第１開口部の少なくとも一部と重なる位置に第２開口部を有するレジスト層を、前記第２マスク上に形成する工程と、前記レジスト層をマスクとして、又は前記レジスト層及び前記第２マスク層をマスクとして、前記第１マスク層をエッチングし、第３開口部を前記第１マスク層に形成する第１のエッチング工程と、前記第１のエッチング工程の後、前記レジスト層をマスクとして、又は前記レジスト層及び前記第２マスク層をマスクとして、前記第１マスク層のエッチングレートが前記第２マスク層及び前記第２層間絶縁膜のエッチングレートよりも大きい条件で前記第１マスク層を前記半導体基板の表面と平行な方向にエッチングし、前記第３開口部を拡張する第２のエッチング工程と、前記第２のエッチング工程の後、前記レジスト層を除去する工程と、前記レジスト層を除去する工程の後、前記第１マスク層及び前記第２マスク層をマスクとして前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に接続孔を形成する工程と、前記接続孔を形成する工程の後、前記第２マスク層をマスクとして前記第１マスク層及び前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に配線溝を形成する工程と、前記接続孔及び前記配線溝を埋め込むように、導電膜を堆積する工程とを含む。
【０００８】
半導体装置の製造方法の他態様は、半導体基板上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜中に配線層を形成する工程と、前記第１層間絶縁膜および前記配線層上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜上に、第１マスク層を形成し、前記第１マスク層上に第２マスク層を形成し、前記第２マスク層上に第３マスク層を形成する工程と、前記第３マスク層に第１開口部を形成する工程と、前記第１開口部の少なくとも一部と重なる位置に第２開口部を有するレジスト層を、前記第３マスク上に形成する工程と、前記レジスト層をマスクとして、又は前記レジスト層及び前記第３マスク層をマスクとして、前記第２マスク層をエッチングし、第３開口部を前記第２マスク層に形成する第１のエッチング工程と、前記第１のエッチング工程の後、前記レジスト層をマスクとして、又は前記レジスト層及び前記第３マスク層をマスクとして、前記第２マスク層のエッチングレートが前記第１マスク層及び前記第３マスク層のエッチングレートよりも大きい条件で前記第２マスク層を前記半導体基板の表面と平行な方向にエッチングし、前記第３開口部を拡張する第２のエッチング工程と、第２のエッチング工程の後、前記レジスト層を除去する工程と、前記レジスト層を除去する工程の後、前記第３マスク層及び前記第２マスク層をマスクとして、前記第１マスク層及び前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に接続孔を形成する工程と、前記接続孔を形成する工程の後、前記第３マスク層をマスクとして前記第２マスク層、前記第１マスク層、及び前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に配線溝を形成する工程と、前記接続孔及び前記配線溝を埋め込むように導電膜を堆積する工程と、前記導電膜を堆積する工程の後、前記第２層間絶縁膜上の前記第１マスク層、前記第２マスク層、及び前記導電膜を研磨により除去する工程とを含む。
半導体装置の製造方法の他態様は、半導体基板上に第１層間絶縁膜を形成する工程と、前記第１層間絶縁膜中に配線層を形成する工程と、前記第１層間絶縁膜及び前記配線層上に第２層間絶縁膜を形成する工程と、前記第２層間絶縁膜上に、第１マスク層を形成し、前記第１マスク層上に第２マスク層を形成する工程と、前記第２マスク層に第１開口部を形成する工程と、前記第２マスク層上に第３絶縁膜を形成する工程と、前記第１開口部の少なくとも一部と重なる位置に第２開口部を有するレジスト層を、前記第３絶縁膜上に形成する工程と、前記レジスト層をマスクとして、又は前記レジスト層及び前記第２マスク層をマスクとして、前記第３絶縁膜と共に前記第１マスク層をエッチングし、前記第３絶縁膜を開口すると共に第３開口部を前記第１マスク層に形成する第１のエッチング工程と、前記第１のエッチング工程の後、前記レジスト層をマスクとして、又は前記レジスト層及び前記第２マスク層をマスクとして、前記第１マスクのエッチングレートが、前記第２マスク、前記第３絶縁膜、及び前記第２層間絶縁膜のエッチングレートよりも大きい条件で、前記第１マスク層を前記半導体基板の表面と平行な方向にエッチングし、前記第３開口部を拡張する第２のエッチング工程と、前記第２のエッチング工程の後、前記レジスト膜及び前記第３絶縁膜を除去する工程と、前記レジスト膜及び前記第３絶縁膜を除去する工程の後、前記第１マスク層及び前記第２マスク層をマスクとして前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に接続孔を形成する工程と、前記接続孔を形成する工程の後、前記第２マスク層をマスクとして前記第１マスク層及び前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に配線溝を形成する工程と、前記接続孔及び配線溝を埋め込むように、導電膜を堆積する工程とを含む。
【発明の効果】
【０００９】
上記した各態様によれば、先トレンチ方式を採用するも、配線トレンチとビア孔の開口パターンの位置ずれによるビア孔の小径化が抑制され、所期の径が確保されたビア孔を容易且つ確実に形成することが可能となり、信頼性の高い配線構造を有する半導体装置が実現する。
【図面の簡単な説明】
【００１０】
【図１Ａ】図１Ａは、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１Ｂ】図１Ｂは、図１Ａに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１Ｃ】図１Ｃは、図１Ｂに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図２Ａ】図２Ａは、図１Ｃに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図２Ｂ】図２Ｂは、図２Ａに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図２Ｃ】図２Ｃは、図２Ｂに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図３Ａ】図３Ａは、図２Ｃに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図３Ｂ】図３Ｂは、図３Ａに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図３Ｃ】図３Ｃは、図３Ｂに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図４Ａ】図４Ａは、図３Ｃに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図４Ｂ】図４Ｂは、図４Ａに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図４Ｃ】図４Ｃは、図４Ｂに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図５Ａ】図５Ａは、図４Ｃに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図５Ｂ】図５Ｂは、図５Ａに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図５Ｃ】図５Ｃは、図５Ｂに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図６Ａ】図６Ａは、図５Ｃに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図６Ｂ】図６Ｂは、図６Ａに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図６Ｃ】図６Ｃは、図６Ｂに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図７Ａ】図７Ａは、図６Ｃに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図７Ｂ】図７Ｂは、図７Ａに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図８Ａ】図８Ａは、図７Ｂに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図８Ｂ】図８Ｂは、図８Ａに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図９Ａ】図９Ａは、第１の実施形態の比較例によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図９Ｂ】図９Ｂは、図９Ａに引き続き、第１の実施形態の比較例によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図９Ｃ】図９Ｃは、図９Ｂに引き続き、第１の実施形態の比較例によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図９Ｄ】図９Ｄは、図９Ｃに引き続き、第１の実施形態の比較例によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１０Ａ】図１０Ａは、第１の実施形態において、ファセットが発生する倍を例示する概略断面図である。
【図１０Ｂ】図１０Ｂは、第１の実施形態において、ファセットが発生する倍を例示する概略断面図である。
【図１１Ａ】図１１Ａは、第１の実施形態によるＭＯＳトランジスタの製造方法の変形例の主要工程を示す概略断面図である。
【図１１Ｂ】図１１Ｂは、図１１Ａに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法の変形例の主要工程を示す概略断面図である。
【図１１Ｃ】図１１Ｃは、図１１Ｂに引き続き、第１の実施形態によるＭＯＳトランジスタの製造方法の変形例の主要工程を示す概略断面図である。
【図１２Ａ】図１２Ａは、第２の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１２Ｂ】図１２Ｂは、図１２Ａに引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１２Ｃ】図１２Ｃは、図１２Ｂに引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１３Ａ】図１３Ａは、図１２Ｃに引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１３Ｂ】図１３Ｂは、図１３Ａに引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１３Ｃ】図１３Ｃは、図１３Ｂに引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１４Ａ】図１４Ａは、図１４Ｃに引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１４Ｂ】図１４Ｂは、図１４Ａに引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１４Ｃ】図１４Ｃは、図１４Ｂに引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１５Ａ】図１５Ａは、図１４Ｃに引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１５Ｂ】図１５Ｂは、図１５Ａに引き続き、第２の実施形態によるＭＯＳトランジスタの製造方法を示す概略断面図である。
【図１６Ａ】図１６Ａは、図１２Ｃに対応した概略斜視図である。
【図１６Ｂ】図１６Ｂは、図１３Ａに対応した概略斜視図である。
【図１６Ｃ】図１６Ｃは、図１３Ｂに対応した概略斜視図である。
【図１７Ａ】図１７Ａは、図１３Ｃに対応した概略斜視図である。
【図１７Ｂ】図１７Ｂは、図１４Ｂに対応した概略斜視図である。
【発明を実施するための形態】
【００１１】
まず、本発明者が考察した先ビア方式と先トレンチ方式の課題を説明する。先ビア方式では、下層配線に対して直接的に位置合わせされたビア孔の開口パターンを有するレジストマスクを層間絶縁膜上に形成し、このレジストマスクを用いてエッチングを行って、層間絶縁膜にビア孔を形成する。そのため、下層配線との位置ずれが小さいビア孔を形成することができる。
【００１２】
しかしながら、先ビア方式には、以下のような問題点がある。
先ビア方式では、層間絶縁膜にビア孔を形成した後に、このビア孔の上方に配線トレンチの開口パターンを有するレジストマスクを形成し、このレジストマスクを用いてエッチングを行って、層間絶縁膜に配線トレンチを形成する。そのため、配線トレンチの開口パターンがビア孔に対して位置ずれすると、層間絶縁膜に形成された配線トレンチ及びビア孔を導電材料で埋め込んだときに隣の配線との距離が短くなり、配線間で電流リークが生じる原因となる。
【００１３】
一方、先トレンチ方式では、配線トレンチを、層間絶縁膜とその上方に設けられた層間絶縁膜と異なる種類の絶縁膜もしくは金属膜に形成し、この配線トレンチの上方にビア孔の開口パターンを有するレジストマスクを形成する。層間絶縁膜上に設けられた、層間絶縁膜と異なる種類の絶縁膜もしくは金属膜は、ビア孔の開口パターンを有するレジストマスクをマスクとしてエッチングでビア孔を層間絶縁膜に形成する際に、エッチングストッパ膜として機能する。
ビア孔の開口パターンが配線トレンチに対して位置ずれした状態でエッチングを行っても、ビア孔の開口パターンとエッチングストッパ膜が一部重なる部分の下の層間絶縁膜には、ビア孔が形成されない。そのため、層間絶縁膜に形成された配線トレンチ及びビア孔を導電材料で埋め込んだときに隣の配線との距離が短くなることは防止され、配線間で電流リークを抑制することができる。しかしながら、ビア孔の開口パターンとエッチングストッパ膜が一部重なる部分の下の層間絶縁膜にはビア孔が形成されないため、ビア孔が当初予定された所望径よりも小さい径に形成される。そのため、形成された配線構造のビア部の幅も狭くなり、抵抗値の増加を招く虞がある。
【００１４】
以下、本発明の実施形態について説明する。半導体装置の製造方法の諸実施形態について説明する。以下の諸実施形態では、半導体装置としてＭＯＳトランジスタを例示し、その配線構造を先トレンチ方式のデュアルダマシン法により形成する。なお、諸実施形態を適用する半導体装置はＭＯＳトランジスタに限定されず、その他の各種トランジスタ及び各種半導体メモリ等の半導体装置にも適用可能である。
【００１５】
（第１の実施形態）
図１Ａ〜図８Ｂは、第１の実施形態によるＭＯＳトランジスタの製造方法を工程順に示す概略断面図である。
図１Ａに示すように、シリコン（Ｓｉ）半導体基板１を用意し、半導体基板１上の素子分離領域に素子間分離構造、例えばＳＴＩ（Shallow Trench Isolation）素子間分離構造２を形成し、活性領域を画定する。
詳細には、先ず、半導体基板１上の素子分離領域をリソグラフィー及びドライエッチングし、分離用溝１ａを形成する。
【００１６】
次に、化学気相成長（ＣＶＤ）法等により、素子間分離用溝を埋め込む絶縁膜（例えばシリコン酸化膜等）を堆積し、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法等により平坦化する。これにより、分離用溝１ａ内が絶縁物により充填されたＳＴＩ素子間分離構造２を形成する。
【００１７】
続いて、図１Ｂに示すように、ＳＴＩ素子間分離構造２により画定された活性領域に不純物を導入し、ウェル領域３を形成する。
詳細には、リソグラフィーにより活性領域の所定部分を開口するレジストパターン（不図示）を形成し、このレジストパターンをマスクとして用いて半導体基板１に所定の不純物を導入する。形成するＭＯＳトランジスタがＮ型であれば、ホウ素（Ｂ＋）等のＰ型不純物をイオン注入する。形成するＭＯＳトランジスタがＰ型であれば、リン（Ｐ＋）又は砒素（Ａｓ＋）等のＮ型不純物をイオン注入する。これにより、所定の活性領域にウェル領域３が形成される。レジストパターンは、灰化処理又は所定の薬液を用いた処理等により除去される。
【００１８】
続いて、図１Ｃに示すように、ゲート絶縁層４及びその上にゲート電極５を形成する。
詳細には、先ず、熱酸化法等により、活性領域の表面に、例えばシリコン酸化膜からなる絶縁膜を形成した後、当該絶縁膜上にＣＶＤ法等により多結晶シリコン膜を堆積する。
次に、リソグラフィー及びドライエッチングにより多結晶シリコン膜及び絶縁膜を一括して所定の電極形状に加工する。これにより、活性領域上でゲート絶縁膜４を介したゲート電極５が形成される。
【００１９】
続いて、図２Ａに示すように、活性領域のゲート電極５の両側部位にエクステンション領域６を形成する。
詳細には、ゲート電極５をマスクとして、活性領域のゲート電極５の両側部位に不純物を導入する。形成するＭＯＳトランジスタがＮ型であれば、リン（Ｐ＋）又は砒素（Ａｓ＋）等のＮ型不純物をイオン注入する。形成するＭＯＳトランジスタがＰ型であれば、ホウ素（Ｂ＋）等のＰ型不純物をイオン注入する。これにより、活性領域のゲート電極５の両側部位にエクステンション領域６が形成される。
【００２０】
続いて、図２Ｂに示すように、ゲート電極５及びゲート絶縁膜４の両側面にサイドウォール絶縁膜７を形成する。
詳細には、先ず、ＣＶＤ法等により、ゲート電極５を含む半導体基板１の全面に絶縁膜、例えばシリコン酸化膜を堆積する。
次に、当該絶縁膜に対して全面に異方性ドライエッチング（エッチバック）処理を施す。これにより、ゲート電極５及びゲート絶縁膜４の両側面にのみ絶縁膜が残り、サイドウォール絶縁膜７が形成される。
【００２１】
続いて、図２Ｃに示すように、ゲート電極５の両側部位にソース／ドレイン領域８を形成する。
詳細には、ゲート電極５及びサイドウォール絶縁膜７をマスクとして、活性領域のゲート電極５及びサイドウォール絶縁膜７の両側部位に不純物を導入する。形成するＭＯＳトランジスタがＮ型であれば、リン（Ｐ＋）又は砒素（Ａｓ＋）等のＮ型不純物をイオン注入する。形成するＭＯＳトランジスタがＰ型であれば、ホウ素（Ｂ＋）等のＰ型不純物をイオン注入する。これにより、活性領域のゲート電極及びサイドウォール絶縁膜７の両側部位に、エクステンション領域６と一部重畳するようにソース／ドレイン領域８が形成される。
【００２２】
続いて、図３Ａに示すように、ＣＶＤ法等により、半導体基板１上の全面に、ゲート電極５を埋め込む膜厚に絶縁膜を堆積して、層間絶縁膜９を形成する。層間絶縁膜９を形成する絶縁物としては、例えば酸化シリコンが適用される。
【００２３】
続いて、図３Ｂに示すように、コンタクトプラグ１２を形成する。
詳細には、先ず、層間絶縁膜９にリソグラフィー及びドライエッチングにより選択的に開孔処理を施して、ソース／ドレイン領域８の表面の一部を露出させるコンタクト孔９ａを形成する。
次に、コンタクト孔９ａの内壁面を覆うように、層間絶縁膜９上にＴｉ，ＴｉＮ又はこれらの積層膜等をスパッタ法等により堆積し、所定の下地膜１１を形成する。
次に、下地膜１１を介してコンタクト孔９ａ内を埋め込むように、例えばタングステン（Ｗ）からなる導電材料を、ＣＶＤ法等により層間絶縁膜９上に堆積する。
次に、層間絶縁膜９上の当該導電材料及び下地膜１１をＣＭＰ法等により平坦化する。これにより、コンタクト孔９ａ内が下地膜１１を介して導電材料により充填されたコンタクトプラグ１２が形成される。
【００２４】
続いて、図３Ｃに示すように、シングルダマシン法により、層間絶縁膜９上にコンタクトプラグ１２と接続される下層配線１５を形成する。
先ず、コンタクトプラグ１２の上面を覆うように、ＣＶＤ法等により層間絶縁膜９上に保護膜１０を例えば膜厚３０ｎｍ程度に形成する。保護膜１０を形成する絶縁物としては、例えばＳｉＣが適用される。
次に、ＣＶＤ法等により保護膜１０上に層間絶縁膜１３を例えば膜厚１５０ｎｍ程度に形成する。層間絶縁膜１３を形成する絶縁物としては、例えばＳｉＯＣが適用される。
次に、コンタクトプラグ１２の上面の少なくとも一部を露出するように、リソグラフィー及びドライエッチングにより層間絶縁膜１３及び保護膜１０に配線溝１３ａを形成する。
次に、配線溝１３ａの内壁面を覆うように、層間絶縁膜１３上に例えばＴａ及びＴａＮの積層膜をスパッタ法等により堆積し、バリアメタルとして下地膜１４を形成する。
次に、電解メッキ法等により、下地膜１４を介して配線溝１３ａ内を埋め込むように、例えばＣｕ又はＣｕ合金からなる導電材料を層間絶縁膜１３上に形成する。
次に、層間絶縁膜１３上の当該導電材料及び下地膜１４をＣＭＰ法等により除去して平坦化する。これにより、配線溝１３ａ内が下地膜１４を介して導電材料により充填された下層配線１５が形成される。ここで、下地膜１４は、層間絶縁膜１３内に導電材料が拡散することを抑制する機能を有する。
【００２５】
続いて、図４Ａ〜図８Ａに示すように、先トレンチ方式のデュアルダマシン法により、下層配線１５と接続される配線構造２８を形成する。図示の便宜上、図４Ａ〜図８Ｂの各図では、下層配線１５から上方の部位のみ示し、コンタクトプラグ１２から下方の部位の図示を省略する。
詳細には、先ず、図４Ａに示すように、下層配線１５の上面を覆うように、ＣＶＤ法等により層間絶縁膜１３上に保護膜１６を例えば膜厚３０ｎｍ程度に形成する。保護膜１６を形成する絶縁物としては、例えばＳｉＣが適用される。
次に、図４Ｂに示すように、ＣＶＤ法等により保護膜１６上に層間絶縁膜１７を例えば膜厚２５０ｎｍ程度に形成する。層間絶縁膜１７を形成する絶縁物としては、例えばＳｉＯＣが適用される。
【００２６】
次に、図４Ｃに示すように、層間絶縁膜１７上に２層のハードマスクを構成する第１ハードマスク１８及び第２ハードマスク１９を積層形成する。
先ず、層間絶縁膜１７上に第１ハードマスク１８を膜厚６０ｎｍ程度に、第１ハードマスク１８上に第２ハードマスク１９を膜厚３０ｎｍ程度に順次形成する。そして、第２ハードマスク１９をリソグラフィー及びドライエッチングにより加工し、配線構造の構成要素である配線部の配線溝を形成するための開口１９ａを第２ハードマスク１９に形成する。
【００２７】
第１ハードマスク１８を形成する材料としては、例えばＳｉＯ２，ＳｉＮから選ばれた１種が適用され、第２ハードマスク１９を形成する材料としては、例えばＴｉＮ，ＴａＮ，ＳｉＣから選ばれた１種が適用される。第１ハードマスク１８の材料及び第２ハードマスク１９の材料は、上記のうちから任意に組み合わせて用いることができる。ここでは、第１ハードマスク１８の材料にＳｉＮを、第２ハードマスク１９の材料にＴｉＮ又はＴａＮ（以下、ＴｉＮ等と言う）を用いる場合を例示する。
【００２８】
次に、図５Ａに示すように、樹脂膜２１、ＴＥＯＳ膜２２及びレジストパターン２３を順次形成する。
先ず、第２ハードマスク１９上に例えば所定の有機樹脂材料を膜厚２８０ｎｍ程度に塗布し、樹脂膜２１を形成する。
次に、樹脂膜２１上にＴＥＯＳ膜２２を膜厚３０ｎｍ程度に形成した後、ＴＥＯＳ膜２２上にレジストを塗布する。このとき、レジスト上に反射防止膜（ＢＡＲＣ）を形成するようにしても良い。
次に、レジスト（及び反射防止膜）をリソグラフィーにより加工し、配線構造の構成要素であるビア部のビア孔を形成するための開口２３ａを有するレジストパターン２３を形成する。なお、図５Ａでは、レジストパターン２３の開口２３ａが当初予定した位置（下層に存する第２ハードマスク１９の開口１９ａ内の所定部位に整合した位置）から若干ずれて形成された場合を例示する。
【００２９】
次に、図５Ｂに示すように、第１ハードマスク１８をドライエッチングで加工する。
詳細には、レジストパターン２３をマスクとして、ＴＥＯＳ膜２２、樹脂膜２１及び第１ハードマスク１８をドライエッチングで加工する。
先ず、エッチングガスとして酸素を含有するガスを用い、ＴＥＯＳ膜２２及び樹脂膜２１をエッチングする。樹脂膜２１は有機材料であるため、酸素を含有するガスのプラズマでエッチングされる。一方、酸素を含有するガスのプラズマでは第１ハードマスク１８のＳｉＮ及び第２ハードマスク１９のＴｉＮ等はエッチングされ難い。従って、第１ハードマスク１８上で当該ドライエッチングを適宜停止させることができる。
【００３０】
ＴＥＯＳ膜２２及び樹脂膜２１のエッチングに引き続き、第１ハードマスク１８をドライエッチングする。このとき、第２ハードマスク１９及び層間絶縁膜１７がエッチングされないように、第１ハードマスク１８のＳｉＮが第２ハードマスク１９のＴｉＮ等及び層間絶縁膜１７のＳｉＯＣよりもエッチングレートが高い条件を選択する。具体的には、例えば、平行平板型の反応性イオンエッチング装置の真空チャンバ内で、流量５０ｓｃｃｍのＣＨ３Ｆガスと、流量３０ｓｃｃｍのＯ２ガスと、流量５００ｓｃｃｍのＡｒガスとの混合ガスをエッチングとしてチャンバ内に導入しながら、５０ｍＴの圧力で５００Ｗの高周波電力(１３．５６ＭＨｚ)を平板電極に印加し、基板温度２５℃の条件で当該ドライエッチングを行う。このエッチング条件では、ＳｉＮとＳｉＯＣとのエッチング選択比が高いので、層間絶縁膜１７上で当該ドライエッチングを適宜停止させることができる。
【００３１】
第１ハードマスク１８のエッチングでは、上記したようにレジストパターン２３の開口２３ａが第２ハードマスク１９の開口１９ａに対して位置ずれして形成されている。そのため第１ハードマスク１８には、樹脂膜２１に形成された配線溝形状の開口と第２ハードマスク１９のビア孔形状の開口１９ａとで規定された幅狭の孔様形状（例えば略半円状）の開口１８ａが形成される。
【００３２】
次に、図５Ｃに示すように、等方性エッチングを行い、第１ハードマスク１８を半導体基板１の表面と平行な方向にサイドエッチングして開口１８ａを拡張する。この等方性エッチングにより、開口１８ａの径が拡がって略孔状の開口１８ｂとなる。
レジストパターン２３及びＴＥＯＳ膜２２は、前記第１ハードマスク１８の等方性エッチングの完了までに除去される。
【００３３】
等方性エッチングとして、ケミカルドライエッチング又はウェットエッチングが考えられる。
ケミカルドライエッチングは、例えば、ダウンフロー型のケミカルドライエッチング装置により、流量１００ｓｃｃｍのＣＦ４ガスと、流量１５０ｓｃｃｍのＯ２ガスとの混合ガスをエッチングガスとして用い、４００Ｗの高周波電力で励起してリモートでプラズマを発生させ、プラズマを真空チャンバ内に導入し、３００ｍＴｏｒｒの圧力下で基板温度２５℃の条件で行う。
ウェットエッチングは、例えば、フッ化水素酸の水溶液をエッチング液として用いる。フッ化水素酸とフッ化アンモニウムの混合液をエッチング液として用いて、ｐＨを調整した水溶液で行っても良い。エッチング液の構成は上記に限定されるものではないが、樹脂膜２１、第２ハードマスク１９、及び層間絶縁膜１７のエッチングレートよりも第１ハードマスク１８のエッチングレートの方が大きくなるような薬液を選択することが好適である。
【００３４】
次に、図６Ａに示すように、樹脂膜２１を灰化処理により除去する。
次に、図６Ｂに示すように、層間絶縁膜１７にビア孔形状の開口１７ａを形成する。
詳細には、第１ハードマスク１８及び第２ハードマスク１９をマスクとして、層間絶縁膜１７をドライエッチングする。このドライエッチングは、層間絶縁膜１７のＳｉＯＣがエッチングされ、第１ハードマスク１８のＳｉＮ及び第２ハードマスク１９のＴｉＮ等はエッチングされないように、ＳｉＯＣとＳｉＮ及びＴｉＮ等とのエッチング選択比が高いエッチング条件で行う必要がある。このとき、第１ハードマスク１８及び第２ハードマスク１９がマスクとなり、第１ハードマスク１８の開口１８ｂと第２ハードマスク１９の開口１９ａが重なる部分に倣った形状に層間絶縁膜１７がエッチングされ、層間絶縁膜１７にビア孔形状の開口１７ａが形成される。
【００３５】
層間絶縁膜１７のエッチングに引き続き、図６Ｃに示すように、第２ハードマスク１９をマスクとして、第１ハードマスク１８及び層間絶縁膜１７の上方部分、並びに保護膜１６をドライエッチングする。このドライエッチングは、第１ハードマスク１８のＳｉＮ、層間絶縁膜１７のＳｉＯＣ、及び保護膜１６のＳｉＣがエッチングされ、第２ハードマスク１９のＴｉＮ等はエッチングされないように、ＳｉＮ、ＳｉＯＣ及びＳｉＣと、ＴｉＮ等とのエッチング選択比が高いエッチング条件で行う必要がある。このとき、第２ハードマスク１９がマスクとなり、第２ハードマスク１９の開口１９ａに倣った形状に第１ハードマスク１８及び層間絶縁膜１７の上方部分がエッチングされる。同時に、保護膜１６には、層間絶縁膜１７の開口１７ａに倣ったビア孔形状の開口１６ａが形成され、下層配線１５の表面の一部が露出する。このとき、層間絶縁膜１７の上方部分には配線溝１７ｂが、層間絶縁膜１７の下方部分及び保護膜１６には開口１７ａ及び開口１６ａからなるビア孔２４が形成される。配線溝１７ｂとビア孔２４とは連通して配線構造溝２５を構成する。
【００３６】
図７Ａに示すように、配線構造溝２５が形成された後、第２ハードマスク１９はエッチングにより除去されていることが好適である。第２ハードマスク１９が残存した状態であると、第２ハードマスク１９下であって、第１ハードマスク１８が部分的に存在しない空隙が形成され、次工程において下地膜がこの空隙に付着し難くなるという問題がある。更にその後、導電材料の堆積を行えば、下地膜が付着していない空隙付近では導電材料が充填されず、ボイドが発生してしまう。
そこで、配線構造溝２５が形成された後、第２ハードマスク１９が残存している場合には、ドライエッチングにより第２ハードマスク１９を除去する。
【００３７】
次に、図７Ｂに示すように、下地膜２６及び導電材料２７を形成する。
詳細には、先ず、配線構造溝２５の内壁面を覆うように、第１ハードマスク１８上に例えばＴａ及びＴａＮの積層膜をスパッタ法等により膜厚１０ｎｍ程度に堆積し、バリアメタルとして下地膜２６を形成する。
次に、電解メッキ法等により、下地膜２６を介して配線構造溝２５内を埋め込むように、例えばＣｕ又はＣｕ合金からなる導電材料２７を第１ハードマスク１８上に形成する。
【００３８】
次に、図８Ａに示すように、配線構造２８を形成する。
詳細には、導電材料２７及び第１ハードマスク１８をＣＭＰ法等により平坦化して除去する。このとき、層間絶縁膜１７がＣＭＰの研磨ストッパーとして機能する。この平坦化により、配線構造溝２５内が下地膜２６を介して導電材料２７により充填され、下層配線１５と接続された配線構造２８が形成される。ここで、下地膜２６は、層間絶縁膜１７内に導電材料２７が拡散することを抑制する機能を有する。
【００３９】
続いて、図８Ｂに示すように、配線構造２８の上面を覆うように、ＣＶＤ法等により層間絶縁膜１７上に保護膜２９を例えば膜厚３０ｎｍ程度に形成する。保護膜２９を形成する絶縁物としては、例えばＳｉＣが適用される。
しかる後、更なる層間絶縁膜、配線構造、上層配線の形成等の各工程を経て、ＭＯＳトランジスタが形成される。
【００４０】
ここで、本実施形態の比較例として、従来の先トレンチ方式のデュアルダマシン法の問題点について図面を参照して詳述する。説明の便宜上、ＭＯＳトランジスタの各構成部材等において、本実施形態と同様のものについては同符号を付す。
図９Ａ〜図９Ｄは、従来の先トレンチ方式の問題点を説明するための比較例における概略断面図である。図示の便宜上、下層配線から上方の部位のみ示す。
【００４１】
先ず、本実施形態の図１Ａ〜図５Ａと同様の諸工程を経て、図９Ａの状態となる。図９Ａでは、レジストパターン２３の開口２３ａが当初予定した位置（下層に存する第２ハードマスク１９の開口１９ａ内の所定部位に整合した位置）から若干ずれて形成された場合を例示する。
【００４２】
続いて、図９Ｂに示すように、層間絶縁膜１７にビア孔１０１を形成する。
層間絶縁膜１７のエッチングにおいて、上記したようにレジストパターン２３の開口２３ａが第２ハードマスク１９の開口１９ａに対して位置ずれして形成されているので、開口２３ａと部分的に重なる第二ハードマスク１９上では、エッチングが停止する。そのため層間絶縁膜１７には、樹脂膜２１に形成された配線溝形状の開口と第２ハードマスク１９のビア孔形状の開口１９ａとで規定された幅狭の孔様形状（例えば略半円状）のビア孔１０１が形成される。このように、ビア孔１０１は当初予定された所望径よりも小さい径で層間絶縁膜１７に形成されてしまう。
【００４３】
続いて、図９Ｃに示すように、層間絶縁膜１７にビア孔１０１と連通する配線溝１０２を形成する。
第２ハードマスク１９をマスクとして用いて、第１ハードマスク１８及び層間絶縁膜１７、並びに保護膜１６をドライエッチングする。これにより、ビア孔１０１が保護膜１６を貫通するまで延長して形成されると共に、層間絶縁膜１７にはビア孔１０１と連通する配線溝１０２が形成される。
【００４４】
そして、本実施形態の図７Ａ及び図７Ｂと同様の各工程を経て、図９Ｄに示すような配線構造１０３が形成される。
このように比較例では、配線構造１０３のビア部１０３ａは当初予定された所望径よりも小さい径に形成される。そのため、ビア部１０３ａの下層配線１５との接続部位の面積が小さくなり、抵抗値の増加を招く。
【００４５】
上記した比較例の状況に対して、本実施形態では、第２ハードマスク１９を用いた第１ハードマスク１８のドライエッチングの後に、第１ハードマスク１８の幅狭な開口１８ａを等方性エッチングして横方向に拡張する工程を実行する。これにより、所期の径が確保されたビア孔２４が形成される。
【００４６】
以上説明したように、本実施形態によれば、先トレンチ方式を採用するも、所期の径が確保されたビア孔２４を容易且つ確実に形成することが可能となり、信頼性の高い配線構造２５を有する半導体装置が実現する。
【００４７】
（変形例）
ここで、第１の実施形態の変形例について説明する。
図１０Ａに示すように、第１の実施形態において、図５Ｃの工程では、第１ハードマスク１８を等方性エッチングすることにより、第２ハードマスク１９下で第１ハードマスク１８の存在しない空間である空隙３１が形成される。
【００４８】
この場合、図１０Ｂに示すように、空隙３１に起因して、図６Ａ及び図６Ｂのエッチングにおいて、層間絶縁膜１７の材質又はエッチング条件等によっては、配線溝１７ｂの上面の一端に所謂ファセット（配線溝１７ｂの肩落ち）３２が発生する可能性がある。ファセット３２が残存した状態で配線構造が形成されると、隣接する配線構造との距離が短くなり、配線間リークが生じる虞がある。
本例では、このように配線溝１７ｂにファセット３２が発生した場合に、配線構造の工程中にファセット３２を効率良く除去する。
【００４９】
図１１Ａ〜図１１Ｃは、第１の実施形態によるＭＯＳトランジスタの製造方法の変形例の主要工程を示す概略断面図である。説明の便宜上、ＭＯＳトランジスタの各構成部材等において、本実施形態と同様のものについては同符号を付す。図示の便宜上、下層配線から上方の部位のみ示す。
【００５０】
先ず、本実施形態の図１Ａ〜図６Ｃと同様の諸工程を実行する。ここでは、図１０Ｂのように配線溝１７ｂにファセット３２が発生している。
続いて、本実施形態の図７Ａと同様に第２ハードマスク１９が残存していればこれを除去した後、図１１Ａに示すように、本実施形態の図７Ｂと同様に、下地膜２６及び導電材料２７を形成する。
【００５１】
続いて、図１１Ｂに示すように、配線構造３３を形成する。
詳細には、導電材料２７及び第１ハードマスク１８、並びに層間絶縁膜１７のファセット３２を含む表層部位を、ＣＭＰ法等により平坦化して除去する。このとき例えば、先ず研磨が層間絶縁膜１７に達した、即ち第１ハードマスク１８が除去されたことを認識した後、当該表層部位の除去に対応する予め規定された時間だけ層間絶縁膜１７を研磨する。これにより、当該表層部位が除去された状態で層間絶縁膜１７と下地膜２６及び導電材料２７とが連続して平坦化される。このとき、ファセットのない配線構造溝２５内が下地膜２６を介して導電材料２７により充填され、下層配線１５と接続された配線構造３３が形成される。
【００５２】
続いて、図１１Ｃに示すように、本実施形態の図７Ｃと同様に、配線構造３３の上面を覆うように、層間絶縁膜１７上に保護膜２９を形成する。
しかる後、更なる層間絶縁膜、配線構造、上層配線の形成等の各工程を経て、ＭＯＳトランジスタが形成される。
【００５３】
以上説明したように、本例によれば、配線溝１７ｂにファセット３２が発生した場合でも、所期の径が確保されたビア孔２４を容易且つ確実に形成することが可能となり、信頼性の高い配線構造３３を有する半導体装置が実現する。
【００５４】
（第２の実施形態）
本実施形態では、第１の実施形態と同様に先トレンチ方式のデュアルダマシン法を用いたＭＯＳトランジスタの製造方法を開示するが、配線構造を形成する際に記載の用いるハードマスクが３層構成である点で第１の実施形態と相違する。
図１２Ａ〜図１５Ｂは、第２の実施形態によるＭＯＳトランジスタの製造方法の主要工程を示す概略断面図である。また、図１６Ａ〜図１７Ｂは、図１２Ｃ〜図１３Ｃ，図１４Ｂに対応した概略斜視図である。説明の便宜上、ＭＯＳトランジスタの各構成部材等において、第１の実施形態と同様のものについては同符号を付す。また、図示の便宜上、図１２Ａ〜図１５Ｂでは下層配線から上方の部位のみを、図１６Ａ〜図１７Ｂでは保護膜１６から上方の部位のみを、それぞれ示す。
【００５５】
先ず、第１の実施形態の図１Ａ〜図４Ｂと同様の諸工程を実行する。
続いて、図１２Ａに示すように、層間絶縁膜１７上に３層のハードマスクを構成する第１ハードマスク４１、第２ハードマスク４２、及び第３ハードマスク４３を積層形成する。
詳細には、層間絶縁膜１７上に第１ハードマスク４１を膜厚３０ｎｍ程度に、第１ハードマスク４１上に第２ハードマスク４２を膜厚６０ｎｍ程度に、第２ハードマスク４２上に第３ハードマスク４３を膜厚３０ｎｍ程度に順次形成する。そして、第３ハードマスク４３をリソグラフィー及びドライエッチングにより加工し、配線構造の構成要素である配線部の配線溝を形成するための開口４３ａを第３ハードマスク４３に形成する。
【００５６】
第１ハードマスク４１、第２ハードマスク４２、及び第３ハードマスク４３はそれぞれ異なる材料からなる。
第１ハードマスク４１を形成する材料としては、例えばＳｉＯ２，ＳｉＣから選ばれた１種が適用され、第２ハードマスク４２を形成する材料としては、例えばＳｉＯ２，ＳｉＮから選ばれた１種が適用され、第３ハードマスク４３を形成する材料としては、例えばＴｉＮ，ＴａＮ，ＳｉＣから選ばれた１種が適用される。第１ハードマスク４１の材料、第２ハードマスク４２の材料、及び第３ハードマスク４３の材料は、上記のうちから任意に組み合わせて用いることができる。ここでは、第１ハードマスク４１の材料にＳｉＯ２を、第２ハードマスク４２の材料にＳｉＮを、第３ハードマスク４３の材料にＴｉＮ又はＴａＮ（以下、ＴｉＮ等と言う）を用いる場合を例示する。第１ハードマスク４１の材料にＳｉＣを、第２ハードマスク４２の材料にＳｉＯ２を、第３ハードマスク４３の材料にＴｉＮ等を用いて良い。第１ハードマスク４１の材料にＳｉＯ２を、第２ハードマスク４２の材料にＳｉＮを、第３ハードマスク４３の材料にＳｉＣを用いて良い。
【００５７】
続いて、図１２Ｂに示すように、第３ハードマスク４３上に、図５Ａと同様に樹脂膜２１、ＴＥＯＳ膜２２及びレジストパターン２３を順次形成する。なお、図１２Ｂでは、レジストパターン２３の開口２３ａが当初予定した位置（下層に存する第３ハードマスク４３の開口４３ａ内の所定部位に整合した位置）から若干ずれて形成された場合を例示する。
【００５８】
続いて、図１２Ｃ及び図１６Ａに示すように、第２ハードマスク４２をドライエッチングで加工する。
詳細には、レジストパターン２３をマスクとして、ＴＥＯＳ膜２２、樹脂膜２１及び第２ハードマスク４２をドライエッチングで加工する。
先ず、エッチングガスとして酸素を含有するガスを用い、ＴＥＯＳ膜２２及び樹脂膜２１をエッチングする。樹脂膜２１は有機材料であるため、酸素を含有するガスのプラズマでエッチングされる。一方、酸素を含有するガスのプラズマでは第２ハードマスク４２のＳｉＮ及び第３ハードマスク４３のＴｉＮ等はエッチングされ難い。従って、第２ハードマスク４２上及び第３ハードマスク４３上で当該ドライエッチングを適宜停止させることができる。
【００５９】
ＴＥＯＳ膜２２及び樹脂膜２１のエッチングに引き続き、第２ハードマスク４２をドライエッチングする。このとき、第３ハードマスク４３及び第１ハードマスク４１がエッチングされないように、第２ハードマスク４２のＳｉＮが第３ハードマスク４３のＴｉＮ等及び第１ハードマスク４１のＳｉＯ２よりもエッチングレートが高い条件を選択する。具体的には、例えば、平行平板型の反応性イオンエッチング装置の真空チャンバ内で、流量５０ｓｃｃｍのＣＨ３Ｆガスと、流量３０ｓｃｃｍのＯ２ガスと、流量５００ｓｃｃｍのＡｒガスとの混合ガスをエッチングとしてチャンバ内に導入しながら、５０ｍＴの圧力で５００Ｗの高周波電力(１３．５６ＭＨｚ)を平板電極に印加し、基板温度２５℃の条件で当該ドライエッチングを行う。このエッチング条件では、ＳｉＮとＳｉＯ２とのエッチング選択比が高いので、第１ハードマスク４１上で当該ドライエッチングを適宜停止させることができる。
【００６０】
第２ハードマスク４２のエッチングでは、上記したようにレジストパターン２３の開口２３ａが第３ハードマスク４３の開口４３ａに対して位置ずれして形成されている。そのため第２ハードマスク４２には、樹脂膜２１に形成されたビア孔形状の開口と第３ハードマスク４３の配線溝形状の開口４３ａとで規定された幅狭の孔様形状（例えば略半円状）の開口４２ａが形成される。
レジストパターン２３及びＴＥＯＳ膜２２は、前記第２ハードマスク４２の等方性エッチングの終了までに除去される。
【００６１】
続いて、図１３Ａ及び図１６Ｂに示すように、等方性エッチングを行い、第２ハードマスク４２を半導体基板１の表面と平行な方向にサイドエッチングして開口４２ａを拡張する。この等方性エッチングにより、開口４２ａの径が拡がって略孔状の開口４２ｂとなる。
【００６２】
等方性エッチングとして、ケミカルドライエッチング又はウェットエッチングが考えられる。
ケミカルドライエッチングは、例えば、ダウンフロー型のケミカルドライエッチング装置により、流量１００ｓｃｃｍのＣＦ４ガスと、流量１５０ｓｃｃｍのＯ２ガスとの混合ガスをエッチングガスとして用い、４００Ｗの高周波電力で励起してリモートでプラズマを発生させ、プラズマを真空チャンバ内に導入し、３００ｍＴｏｒｒの圧力下で基板温度２５℃の条件で行う。
ウェットエッチングは、例えば、フッ化水素酸の水溶液をエッチング液として用いる。フッ化水素酸とフッ化アンモニウムの混合液をエッチング液として用いて、ｐＨを調整した水溶液で行っても良い。エッチング液の構成は上記に限定されるものではないが、樹脂膜２１、第３ハードマスク４３、及び第１ハードマスク４１のエッチングレートよりも第２ハードマスク４２のエッチングレートの方が大きくなるような薬液を選択することが好適である。
【００６３】
続いて、図１３Ｂ及び図１６Ｃに示すように、樹脂膜２１を灰化処理により除去する。
続いて、図１３Ｃ及び図１７Ａに示すように、第１ハードマスク４１及び層間絶縁膜１７にビア孔形状の開口４１ａ及び開口１７ａを形成する。なお、図１７Ａでは、層間絶縁膜１７のドライエッチングを途中まで図示する。
詳細には、第２ハードマスク４２及び第３ハードマスク４３をマスクとして、第１ハードマスク４１及び層間絶縁膜１７をドライエッチングする。このドライエッチングは、第１ハードマスク４１のＳｉＯ２及び層間絶縁膜１７のＳｉＯＣがエッチングされ、第２ハードマスク４２のＳｉＮ及び第３ハードマスク４３のＴｉＮ等はエッチングされないように、ＳｉＯ２及びＳｉＯＣとＳｉＮ及びＴｉＮ等とのエッチング選択比が高いエッチング条件で行う必要がある。このとき、第２ハードマスク４２及び第３ハードマスク４３がマスクとなり、第２ハードマスク４２の開口４２ｂと第３ハードマスク４３の開口４３ａが重なる部分に倣った形状に第１ハードマスク４１及び層間絶縁膜１７がエッチングされ、第１ハードマスク４１にはビア孔形状の開口４１ａが、層間絶縁膜１７にはビア孔形状の開口１７ａが連通して形成される。
【００６４】
第１ハードマスク４１及び層間絶縁膜１７のエッチングに引き続き、図１４Ａに示すように、第３ハードマスク４３をマスクとして、第２ハードマスク４２、第１ハードマスク４１、及び層間絶縁膜１７の上方部分、並びに保護膜１６をドライエッチングする。このドライエッチングは、第２ハードマスク４２のＳｉＮ、第１ハードマスク４１のＳｉＯ２、層間絶縁膜１７のＳｉＯＣ、及び保護膜１６のＳｉＣがエッチングされ、第３ハードマスク４３のＴｉＮ等はエッチングされないように、ＳｉＮ、ＳｉＯ２、ＳｉＯＣ及びＳｉＣと、ＴｉＮ等とのエッチング選択比が高いエッチング条件で行う必要がある。このとき、第３ハードマスク４３がマスクとなり、第３ハードマスク４３の開口４３ａに倣った形状に第２ハードマスク４２、第１ハードマスク４１、及び層間絶縁膜１７の上方部分がエッチングされる。同時に、保護膜１６には、層間絶縁膜１７の開口１７ａに倣ったビア孔形状の開口１６ａが形成され、下層配線１５の表面の一部が露出する。このとき、層間絶縁膜１７の上方部分には配線溝１７ｂが、層間絶縁膜１７の下方部分及び保護膜１６には開口１７ａ及び開口１６ａからなるビア孔２４が形成される。配線溝１７ｂとビア孔２４とは連通して配線構造溝２５を構成する。
【００６５】
本実施形態では、第１の実施形態の変形例の場合と同様に、第２ハードマスク４２の等方性エッチングにより、第３ハードマスク４３下で第２ハードマスク４２の存しない空間である空隙４４が形成されたことに起因したファセットが発生する場合を例示する。本実施形態では、図１４Ａのように、層間絶縁膜１７と等方性エッチングされる第２ハードマスク４２との間に第１ハードマスク４１が設けられている。そのため、第１ハードマスク４１が層間絶縁膜１７の緩衝層として機能し、ファセットが発生するとしても、それは第１ハードマスク４１のみに局在する。このファセットを４５とする。
【００６６】
図１４Ｂ及び図１７Ｂに示すように、配線構造溝２５が形成された後、第３ハードマスク４３はエッチングにより除去されていることが好適である。第３ハードマスク４３が残存した状態であると、第３ハードマスク４３下であって、第２ハードマスク４２が部分的に存在しない空隙が残り、次工程において下地膜がこの空隙に付着し難くなるという問題がある。更にその後、導電材料の堆積を行えば、下地膜が付着していない空隙付近では導電材料が充填されず、ボイドが発生してしまう。
そこで、配線構造溝２５が形成された後、第３ハードマスク４３が残存している場合には、ドライエッチングにより第３ハードマスク４３を除去する。
【００６７】
続いて、図１４Ｃに示すように、下地膜２６及び導電材料２７を形成する。
詳細には、先ず、配線構造溝２５の内壁面を覆うように、第２ハードマスク４２上に例えばＴａ及びＴａＮの積層膜をスパッタ法等により膜厚１０ｎｍ程度に堆積し、バリアメタルとして下地膜２６を形成する。
次に、電解メッキ法等により、下地膜２６を介して配線構造溝２５内を埋め込むように、例えばＣｕ又はＣｕ合金からなる導電材料２７を第２ハードマスク４２上に形成する。
【００６８】
続いて、図１５Ａに示すように、配線構造４６を形成する。
詳細には、導電材料２７、第２ハードマスク４２、及び第１ハードマスク４１をＣＭＰ法等により平坦化して除去する。このとき、層間絶縁膜１７がＣＭＰの研磨ストッパーとして機能する。この平坦化により、配線構造溝２５内が下地膜２６を介して導電材料２７により充填され、下層配線１５と接続された配線構造４６が形成される。ここで、下地膜２６は、層間絶縁膜１７内に導電材料２７が拡散することを抑制する機能を有する。
【００６９】
更に本実施形態では、ファセット４５が第１ハードマスク４１のみに局在して発生し、層間絶縁膜１７にはファセットは発生しない。配線構造４６を形成する際の平坦化工程において、導電材料２７、第２ハードマスク４２と共に第１ハードマスク４１を除去することにより、同時にファセットを確実に除去することができる。
【００７０】
続いて、図１５Ｂに示すように、第１の実施形態の図８Ｂと同様に、配線構造２８の上面を覆うように、層間絶縁膜１７上に保護膜２９を形成する。
しかる後、更なる層間絶縁膜、配線構造、上層配線の形成等の各工程を経て、ＭＯＳトランジスタが形成される。
【００７１】
以上説明したように、本実施形態によれば、ファセットが発生する場合でも工程を増加させることなく、所期の径が確保されたビア孔２４を容易且つ確実に形成することが可能となり、信頼性の高い配線構造４６を有する半導体装置が実現する。
以下、各態様を付記として記載する。
（付記１）半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜中に配線層を形成する工程と、
前記第１層間絶縁膜及び前記配線層上に第２層間絶縁膜を形成する工程と、
前記第２絶縁膜上に、第１マスク層を形成し、前記第１マスク層上に第２マスク層を形成する工程と、
前記第２マスク層に第１開口部を形成する工程と、
前記第１開口部の少なくとも一部と重なる位置に第２開口部を有するレジスト層を、前記第２マスク上に形成する工程と、
前記レジスト層をマスクとして、又は前記レジスト層及び前記第２マスク層をマスクとして、前記第１マスク層をエッチングする第１のエッチング工程と、
前記第１のエッチング工程の後、前記第１マスク層を、前記半導体基板の表面と平行な方向にエッチングする第２のエッチング工程と、
前記第２のエッチング工程の後、前記第１マスク層及び前記第２マスク層をマスクとして前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に接続孔を形成する工程と、
前記接続孔を形成する工程の後、前記第２マスク層をマスクとして前記第１マスク層及び前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に配線溝を形成する工程と、
前記接続孔及び配線溝を埋め込むように、導電膜を堆積する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記２）前記導電膜を堆積する工程の後、前記第２層間絶縁膜上の前記導電膜及び前記第１マスク層を研磨により除去する研磨工程を更に含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記３）前記研磨工程では、前記第２層間絶縁膜上の前記導電膜及び前記第１マスク層が除去された後に、引き続き前記第２層間絶縁膜及び前記導電膜の表層部分を除去することを特徴とする付記２に記載の半導体装置の製造方法。
（付記４）前記第１マスク層は、前記第２マスク層よりも前記第２のエッチング工程におけるエッチングレートが高いことを特徴とする付記１に記載の半導体装置の製造方法。
（付記５）前記第１マスク層は、ＳｉＯ2，ＳｉＮから選ばれた１種の材料からなり、
前記第２マスク層は、ＴｉＮ，ＴａＮ，ＳｉＣから選ばれた１種の材料からなることを特徴とする付記４に記載の半導体装置の製造方法。
（付記６）前記第２のエッチング工程では、ケミカルドライエッチング又はウェットエッチングを行うことを特徴とする付記１に記載の半導体装置の製造方法。
（付記７）前記第２層間絶縁膜に配線溝を形成する工程の後、前記導電膜を堆積する工程の前に、前記第２マスク層を除去する工程を更に含むことを特徴とする付記１に記載の半導体装置の製造方法。
（付記８）半導体基板上に第１層間絶縁膜を形成する工程と、
前記第１層間絶縁膜中に配線層を形成する工程と、
前記第１層間絶縁膜および前記配線層上に第２層間絶縁膜を形成する工程と、
前記第２絶縁膜上に、第１マスク層を形成し、前記第１マスク層上に第２マスク層を形成し、前記第２マスク層上に第３マスク層を形成する工程と、
前記第３マスク層に第１開口部を形成する工程と、
前記第１開口部の少なくとも一部と重なる位置に第２開口部を有するレジスト層を、前記第３マスク上に形成する工程と、
前記レジスト層及び前記第３マスク層をマスクとして、前記第２マスク層をエッチングする第１のエッチング工程と、
前記第１のエッチング工程の後、前記第２マスク層を、前記半導体基板の表面と平行な方向にエッチングする第２のエッチング工程と、
第２のエッチング工程の後、前記第３マスク層及び前記第２マスク層をマスクとして、前記第１マスク層及び前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に接続孔を形成する工程と、
前記接続孔を形成する工程の後、前記第３マスク層をマスクとして前記第２マスク層、前記第１マスク層、及び前記第２層間絶縁膜をエッチングし、前記第２層間絶縁膜に配線溝を形成する工程と、
前記接続孔及び前記配線溝を埋め込むように導電膜を堆積する工程と、
前記導電膜を堆積する工程の後、前記第２層間絶縁膜上の前記第１マスク層、前記第２マスク層、及び前記導電膜を研磨により除去する工程と
を含むことを特徴とする半導体装置の製造方法。
（付記９）前記第２マスク層は、前記第１マスク層及び前記第３マスク層よりも前記第２のエッチング工程におけるエッチングレートが高いことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１０）前記第１マスク層、前記第２マスク層、及び前記第３マスク層はそれぞれ異なる材料からなるとともに、
前記第１マスク層は、ＳｉＯ2，ＳｉＣから選ばれた１種の材料からなり、
前記第２マスク層は、ＳｉＯ2，ＳｉＮから選ばれた１種の材料からなり、
前記第３マスク層は、ＴｉＮ，ＴａＮ，ＳｉＣから選ばれた１種の材料からなることを特徴とする付記９に記載の半導体装置の製造方法。
（付記１１）前記第２のエッチング工程では、ケミカルドライエッチング又はウェットエッチングを行うことを特徴とする付記８に記載の半導体装置の製造方法。
（付記１２）前記第２層間絶縁膜に配線溝を形成する工程の後、前記導電膜を堆積する工程の前に、前記第３マスク層を除去する工程を更に含むことを特徴とする付記８に記載の半導体装置の製造方法。
【産業上の利用可能性】
【００７２】
本件によれば、所期の径が確保されたビア孔を容易且つ確実に形成することが可能となり、信頼性の高い配線構造を有する半導体装置が実現する。
【図１Ａ】
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【図１Ｂ】
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【図１Ｃ】
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【図２Ａ】
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【図２Ｂ】
0005488603.tif 000006
【図２Ｃ】
0005488603.tif 000007
【図３Ａ】
0005488603.tif 000008
【図３Ｂ】
0005488603.tif 000009
【図３Ｃ】
0005488603.tif 000010
【図４Ａ】
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【図４Ｂ】
0005488603.tif 000012
【図４Ｃ】
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【図５Ａ】
0005488603.tif 000014
【図５Ｂ】
0005488603.tif 000015
【図５Ｃ】
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【図６Ａ】
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【図６Ｂ】
0005488603.tif 000018
【図６Ｃ】
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【図７Ａ】
0005488603.tif 000020
【図７Ｂ】
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【図８Ａ】
0005488603.tif 000022
【図８Ｂ】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図９Ｄ】
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【図１０Ａ】
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【図１０Ｂ】
0005488603.tif 000029
【図１１Ａ】
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【図１１Ｂ】
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【図１１Ｃ】
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【図１２Ａ】
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【図１２Ｂ】
0005488603.tif 000034
【図１２Ｃ】
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【図１３Ａ】
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【図１３Ｂ】
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【図１３Ｃ】
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【図１４Ａ】
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【図１４Ｂ】
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【図１４Ｃ】
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【図１５Ａ】
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【図１５Ｂ】
0005488603.tif 000043
【図１６Ａ】
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【図１６Ｂ】
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【図１６Ｃ】
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【図１７Ａ】
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【図１７Ｂ】
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