(57)【特許請求の範囲】
【請求項１】
表面を有する支持基板（１０）と、前記支持基板（１０）の前記表面に配置される埋込絶縁膜（１１）と、前記埋込絶縁膜（１１）を挟んで前記支持基板（１０）と反対側に配置される半導体層（１２）と、を有する半導体基板（１３）のうち、前記半導体層（１２）には、前記半導体層（１２）における第１、第２素子形成領域（２０、３０）をそれぞれ取り囲むと共に、前記第１、第２素子形成領域（２０、３０）を互いに絶縁分離する絶縁分離トレンチ（４０）が形成され、前記第１、第２素子形成領域（２０、３０）にそれぞれ半導体素子が形成された半導体装置において、
前記第１、第２素子形成領域（２０、３０）に形成された前記半導体素子のうち、前記第１素子形成領域（２０）に形成された前記半導体素子は外部機器と接続されており、
前記支持基板（１０）は、前記第１素子形成領域（２０）と対向する部分と前記第２素子形成領域（３０）と対向する部分との間に、前記埋込絶縁膜（１１）側と反対側の裏面から前記埋込絶縁膜（１１）に達すると共に前記第１素子形成領域（２０）と対向する部分を取り囲み、第１導電型領域（１０ａ）で挟まれる第２導電型領域（１０ｂ）が形成されており、前記第１素子形成領域（２０）にノイズが印加されて前記ノイズが伝播されたときの当該ノイズの伝播経路中に、前記第１、第２導電型領域（１０ａ、１０ｂ）で構成されるＰＮＰ接合またはＮＰＮ接合を有することを特徴とする半導体装置。
【請求項２】
表面を有する支持基板（１０）と、前記支持基板（１０）の前記表面に配置される埋込絶縁膜（１１）と、前記埋込絶縁膜（１１）を挟んで前記支持基板（１０）と反対側に配置される半導体層（１２）と、を有する半導体基板（１３）のうち、前記半導体層（１２）には、前記半導体層（１２）における第１、第２素子形成領域（２０、３０）をそれぞれ取り囲むと共に、前記第１、第２素子形成領域（２０、３０）を互いに絶縁分離する絶縁分離トレンチ（４０）が形成され、前記第１、第２素子形成領域（２０、３０）にそれぞれ半導体素子が形成された半導体装置において、
前記第１、第２素子形成領域（２０、３０）に形成された前記半導体素子のうち、前記第１素子形成領域（２０）に形成された前記半導体素子は外部機器と接続されており、
前記支持基板（１０）は、前記埋込絶縁膜（１１）側と反対側の裏面から前記埋込絶縁膜（１１）に達する複数の第１、第２導電型領域（１０ａ、１０ｂ）を有し、前記埋込絶縁膜（１１）側から視たとき、前記第１導電型領域（１０ａ）と前記第２導電型領域（１０ｂ）とが格子状にレイアウトされ、かつ互いに繰り返し形成されており、前記第１素子形成領域（２０）と対向する部分と前記第２素子形成領域（３０）と対向する部分との間に、前記第１導電型領域（１０ａ）に挟まれる前記第２導電型領域（１０ｂ）と、前記第２導電型領域（１０ｂ）に挟まれる第１導電型領域（１０ａ）とが交互に繰り返し形成されており、前記第１素子形成領域（２０）にノイズが印加されて前記ノイズが伝播されたときの当該ノイズの伝播経路中に、前記第１、第２導電型領域（１０ａ、１０ｂ）で構成されるＰＮＰ接合またはＮＰＮ接合を有することを特徴とする半導体装置。
【請求項３】
表面を有する支持基板（１０）と、前記支持基板（１０）の前記表面に配置される埋込絶縁膜（１１）と、前記埋込絶縁膜（１１）を挟んで前記支持基板（１０）と反対側に配置される半導体層（１２）と、を有する半導体基板（１３）のうち、前記半導体層（１２）には、前記半導体層（１２）における第１、第２素子形成領域（２０、３０）をそれぞれ取り囲むと共に、前記第１、第２素子形成領域（２０、３０）を互いに絶縁分離する絶縁分離トレンチ（４０）が形成され、前記第１、第２素子形成領域（２０、３０）にそれぞれ半導体素子が形成された半導体装置において、
前記第１、第２素子形成領域（２０、３０）に形成された前記半導体素子のうち、前記第１素子形成領域（２０）に形成された前記半導体素子は外部機器と接続されており、
前記支持基板（１０）は、第１導電型領域（１０ａ）上に第２導電型領域（１０ｂ）が配置されて構成されており、前記第１素子形成領域（２０）と対向する部分と前記第２素子形成領域（３０）と対向する部分との間には、前記埋込絶縁膜（１１）側から前記第２導電型領域（１０ｂ）を貫通すると共に前記第１素子形成領域（２０）と対向する部分を取り囲む絶縁分離トレンチ（７０）が形成されており、前記第１素子形成領域（２０）にノイズが印加されて前記ノイズが伝播されたときの当該ノイズの伝播経路中に、前記第１、第２導電型領域（１０ａ、１０ｂ）で構成されるＰＮＰ接合またはＮＰＮ接合を有することを特徴とする半導体装置。
【請求項４】
前記支持基板（１０）に形成される前記絶縁分離トレンチ（７０）は、前記半導体層（１２）に形成された前記絶縁分離トレンチ（４０）が前記埋込絶縁膜（１１）および前記第２導電型領域（１０ｂ）を貫通して形成されることにより構成されることを特徴とする請求項３に記載の半導体装置。
【請求項５】
表面を有する支持基板（１０）と、前記支持基板（１０）の前記表面に配置される埋込絶縁膜（１１）と、前記埋込絶縁膜（１１）を挟んで前記支持基板（１０）と反対側に配置される半導体層（１２）と、を有する半導体基板（１３）のうち、前記半導体層（１２）には、前記半導体層（１２）における第１、第２素子形成領域（２０、３０）をそれぞれ取り囲むと共に、前記第１、第２素子形成領域（２０、３０）を互いに絶縁分離する絶縁分離トレンチ（４０）が形成され、前記第１、第２素子形成領域（２０、３０）にそれぞれ半導体素子が形成された半導体装置において、
前記第１、第２素子形成領域（２０、３０）に形成された前記半導体素子のうち、前記第１素子形成領域（２０）に形成された前記半導体素子は外部機器と接続されており、
前記支持基板（１０）は、第１導電型領域（１０ａ）上に第２導電型領域（１０ｂ）が配置されて構成され、前記埋込絶縁膜（１１）側から前記第２導電型領域（１０ｂ）を貫通する複数の第１絶縁分離トレンチ（７０ａ）がストライプ状に所定方向に延設されていると共に、前記埋込絶縁膜（１１）側から前記第２導電型領域（１０ｂ）を貫通する複数の第２絶縁分離トレンチ（７０ｂ）がストライプ状に前記所定方向と垂直方向に延設されており、前記第１素子形成領域（２０）にノイズが印加されて前記ノイズが伝播されたときの当該ノイズの伝播経路中に、前記第１、第２導電型領域（１０ａ、１０ｂ）で構成されるＰＮＰ接合またはＮＰＮ接合を有し、
複数の前記第１絶縁分離トレンチ（７０ａ）は、それぞれ隣接する前記第１絶縁分離トレンチ（７０ａ）との間隔が第１素子形成領域（２０）と第２素子形成領域（３０）との間の長さのうち最も短い部分の長さより短くされ、複数の前記第２絶縁分離トレンチ（７０ｂ）は、それぞれ隣接する第２絶縁分離トレンチ（７０ｂ）との間隔が第１素子形成領域（２０）と前記第２素子形成領域（３０）との間の長さのうち最も短い部分の長さより短くされていることを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１、第２素子形成領域を有し、第１、第２素子形成領域が絶縁分離トレンチにより絶縁分離された半導体装置に関するものである。
【背景技術】
【０００２】
従来より、支持基板と、支持基板の表面に配置された絶縁膜と、当該絶縁膜を挟んで支持基板と反対側に配置された半導体層とを有するＳＯＩ（Silicon on Insulator）基板を用いて構成され、半導体層における第１、第２素子形成領域が絶縁分離トレンチにより、互いに絶縁分離された半導体装置が知られている（例えば、特許文献１参照）。
【０００３】
具体的には、このような半導体装置では、半導体層に第１、第２素子形成領域を取り囲むトレンチが形成されると共にトレンチ内が絶縁体で埋め込まれることにより、第１、第２素子形成領域が互いに絶縁分離される絶縁分離トレンチが構成されている。そして、第１、第２素子形成領域には、ダイオードやトランジスタ等の半導体素子が形成されている。また、支持基板には、埋込絶縁膜側と反対側の裏面から埋込絶縁膜に達すると共に支持基板より抵抗値が小さい低抵抗領域が複数形成されていると共に、接地電極が備えられている。
【０００４】
このような半導体装置は、例えば、第１、第２素子形成領域に形成された半導体素子のうち、第１素子形成領域に形成された半導体素子が外部機器と接続される。この場合、第１素子形成領域に形成された半導体素子から所定の信号を外部機器に出力する場合であったり、外部機器に電位変動が発生したりした場合等に、第１素子形成領域に対してノイズが印加されることがある。しかしながら、上記半導体装置では、第１素子形成領域に印加されたノイズは、支持基板に伝播されると低抵抗領域を介して接地電極から放出されるため、第１素子形成領域に印加されたノイズが第２素子形成領域に伝播されることを抑制することができる。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開平９−２８３４３７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような半導体装置では、支持基板に接地電極を備えなければならず、部品点数が増加してしまうという問題がある。
【０００７】
本発明は上記点に鑑みて、支持基板に接地電極を備えることなく、第１、第２素子形成領域間でノイズが伝播することを抑制することができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を達成するため、請求項１に記載の発明では、第１、第２素子形成領域（２０、３０）に形成された半導体素子のうち、第１素子形成領域（２０）に形成された半導体素子は外部機器と接続されており、支持基板（１０）は、第１素子形成領域（２０）と対向する部分と第２素子形成領域（３０）と対向する部分との間に、埋込絶縁膜（１１）側と反対側の裏面から埋込絶縁膜（１１）に達すると共に第１素子形成領域（２０）と対向する部分を取り囲み、第１導電型領域（１０ａ）で挟まれる第２導電型領域（１０ｂ）が形成されており、第１素子形成領域（２０）にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第１、第２導電型領域（１０ａ、１０ｂ）で構成されるＰＮＰ接合またはＮＰＮ接合を有することを特徴としている。
【０００９】
このような半導体装置では、支持基板（１０）のうちノイズの伝播経路中に、第１、第２導電型領域（１０ａ、１０ｂ）で構成されるＰＮＰ接合、またはＮＰＮ接合を有している。このため、例えば、第１導電型領域（１０ａ）をＰ型領域とすると共に第２導電型領域（１０ｂ）をＮ型領域とした場合には、第１素子形成領域（２０）に正のノイズが印加されたとき、当該ノイズが第２導電型領域（１０ｂ）から第１導電型領域（１０ａ）に伝播する際に、第２導電型領域（１０ｂ）と第１導電型領域（１０ａ）との間に逆バイアス電圧が印加されることになり、ノイズが第２導電型領域（１０ｂ）から第１導電型領域（１０ａ）に伝播されることが抑制される。
【００１０】
同様に、第１素子形成領域（２０）に負のノイズが印加されたとき、ノイズが第２導電型領域（１０ｂ）から第１導電型領域（１０ａ）に伝播する際に、第２導電型領域（１０ｂ）と第１導電型領域（１０ａ）との間に逆バイアス電圧が印加されることになり、ノイズが第２導電型領域（１０ｂ）から第１導電型領域（１０ａ）に伝播されることが抑制される。
【００１１】
すなわち、このような半導体装置では、支持基板（１０）に接地電極を備えなくても、第１、第２素子形成領域（２０、３０）の間でノイズが伝播することを抑制することができる。そして、支持基板（１０）に接地電極を備える必要が無いため、部品点数を削減することができる。
【００１３】
また、請求項２に記載の発明では、支持基板（１０）は、埋込絶縁膜（１１）側と反対側の裏面から埋込絶縁膜（１１）に達する複数の第１、第２導電型領域（１０ａ、１０ｂ）を有し、埋込絶縁膜（１１）側から視たとき、第１導電型領域（１０ａ）と第２導電型領域（１０ｂ）とが格子状にレイアウトされ、かつ互いに繰り返し形成されており、第１素子形成領域（２０）と対向する部分と第２素子形成領域（３０）と対向する部分との間に、第１導電型領域（１０ａ）に挟まれる第２導電型領域（１０ｂ）と、第２導電型領域（１０ｂ）に挟まれる第１導電型領域（１０ａ）とが交互に繰り返し形成されており、第１素子形成領域（２０）にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第１、第２導電型領域（１０ａ、１０ｂ）で構成されるＰＮＰ接合またはＮＰＮ接合を有することを特徴としている。
【００１４】
そして、請求項３に記載の発明では、支持基板（１０）は、第１導電型領域（１０ａ）上に第２導電型領域（１０ｂ）が配置されて構成されており、第１素子形成領域（２０）と対向する部分と第２素子形成領域（３０）と対向する部分との間には、埋込絶縁膜（１１）側から第２導電型領域（１０ｂ）を貫通すると共に第１素子形成領域（２０）と対向する部分を取り囲む絶縁分離トレンチ（７０）が形成されており、第１素子形成領域（２０）にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第１、第２導電型領域（１０ａ、１０ｂ）で構成されるＰＮＰ接合またはＮＰＮ接合を有することを特徴としている。
【００１５】
また、請求項４に記載の発明のように、請求項３に記載の発明において、支持基板（１０）に形成される絶縁分離トレンチ（７０）を、半導体層（１２）に形成された絶縁分離トレンチ（４０）を埋込絶縁膜（１１）および第２導電型領域（１０ｂ）を貫通して形成することにより構成することができる。
【００１６】
さらに、請求項５に記載の発明では、支持基板（１０）は、第１導電型領域（１０ａ）上に第２導電型領域（１０ｂ）が配置されて構成され、埋込絶縁膜（１１）側から第２導電型領域（１０ｂ）を貫通する複数の第１絶縁分離トレンチ（７０ａ）がストライプ状に所定方向に延設されていると共に、埋込絶縁膜（１１）側から第２導電型領域（１０ｂ）を貫通する複数の第２絶縁分離トレンチ（７０ｂ）がストライプ状に所定方向と垂直方向に延設されており、第１素子形成領域（２０）にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、第１、第２導電型領域（１０ａ、１０ｂ）で構成されるＰＮＰ接合またはＮＰＮ接合を有し、複数の第１絶縁分離トレンチ（７０ａ）は、それぞれ隣接する第１絶縁分離トレンチ（７０ａ）との間隔が第１素子形成領域（２０）と第２素子形成領域（３０）との間の長さのうち最も短い部分の長さより短くされ、複数の第２絶縁分離トレンチ（７０ｂ）は、それぞれ隣接する第２絶縁分離トレンチ（７０ｂ）との間隔が第１素子形成領域（２０）と第２素子形成領域（３０）との間の長さのうち最も短い部分の長さより短くされていることを特徴としている。
【００２２】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００２３】
【図１】（ａ）は本発明の第１実施形態における半導体装置の断面構成を示す図、（ｂ）は（ａ）に示す半導体装置の概略平面模式図、（ｃ）は（ａ）に示す半導体装置における支持基板の概略平面模式図である。
【図２】（ａ）は第１素子形成領域に正のノイズが印加されたときの図１に示す半導体装置の状態を示す図であり、（ｂ）は第１素子形成領域に負のノイズが印加されたときの図１に示す半導体装置の状態を示す図である。
【図３】第１素子形成領域に正のノイズが印加されたときの半導体装置の電界分布を示すシミュレーション結果である。
【図４】第１素子形成領域に正のノイズが印加されたときに第２素子形成領域に伝播されたノイズの電流値と、第１素子形成領域と第２素子形成領域との間に形成されたＮ型領域の本数との関係を示すシミュレーション結果である。
【図５】（ａ）は本発明の第２実施形態における半導体装置の断面構成を示す図、（ｂ）は（ａ）に示す半導体装置における支持基板の概略平面模式図である。
【図６】本発明の第３実施形態における半導体装置の断面構成を示す図である。
【図７】（ａ）は第１素子形成領域に正のノイズが印加されたときの図６に示す半導体装置の状態を示す図であり、（ｂ）は第１素子形成領域に負のノイズが印加されたときの図６に示す半導体装置の状態を示す図である。
【図８】（ａ）は本発明の第４実施形態における半導体装置の断面構成を示す図、（ｂ）は（ａ）に示す半導体装置における支持基板の概略平面模式図である。
【図９】（ａ）は本発明の第５実施形態における半導体装置の断面構成を示す図、（ｂ）は（ａ）に示す半導体装置における支持基板の概略平面模式図である。
【図１０】（ａ）は第１素子形成領域に正のノイズが印加されたときの図９に示す半導体装置の状態を示す図であり、（ｂ）は第１素子形成領域に負のノイズが印加されたときの図９に示す半導体装置の状態を示す図、（ｃ）は支持基板にＰ型領域が形成されていない半導体装置において、第１素子形成領域に負のノイズが印加されたときの半導体装置の状態を示す図である。
【図１１】（ａ）は本発明の第６実施形態における半導体装置の断面構成を示す図、（ｂ）は（ａ）に示す半導体装置の概略平面模式図である。
【発明を実施するための形態】
【００２４】
（第１実施形態）
本発明の第１実施形態について説明する。図１（ａ）は本実施形態における半導体装置の断面構成を示す図、図１（ｂ）は図１（ａ）に示す半導体装置の概略平面模式図、図１（ｃ）は図１（ａ）に示す半導体装置における支持基板の概略平面模式図である。なお、図１（ａ）は、図１（ｂ）および図１（ｃ）中のＡ−Ａ断面に相当している。
【００２５】
図１に示されるように、本実施形態の半導体装置は、表面を有する支持基板１０と、支持基板１０の表面に配置される埋込絶縁膜１１と、埋込絶縁膜１１を挟んで支持基板１０と反対側に配置されるＮ型の半導体層１２と、を有するＳＯＩ基板１３を用いて構成されている。
【００２６】
そして、半導体層１２には、半導体層１２における第１、第２素子形成領域２０、３０をそれぞれ取り囲むと共に、第１、第２素子形成領域２０、３０を互いに絶縁分離する絶縁分離トレンチ４０が形成されている。本実施形態では、絶縁分離トレンチ４０は、半導体層１２の表面から埋込絶縁膜１１に達するトレンチ４１内に酸化物や窒化物等の絶縁体４２が埋め込まれることにより構成されている。なお、図１（ｃ）は支持基板１０の概略平面模式図であるが、理解をし易くする為に、支持基板１０のうち半導体層１２に形成された絶縁分離トレンチ４０、第１、第２素子形成領域２０、３０と対向する位置に対応する符号を付してある。また、支持基板１０の概略平面模式図とは、支持基板１０を埋込絶縁膜１１側から視たときの概略模式図のことである。
【００２７】
半導体層１２における第１、第２素子形成領域２０、３０には、それぞれ所定の半導体素子が形成されている。第１、第２素子形成領域２０、３０に形成される半導体素子は特に限定されるものではないが、本実施形態では、第１素子形成領域２０にダイオードが形成されていると共に、第２素子形成領域３０にＮＰＮトランジスタが形成されている。
【００２８】
ダイオードは、半導体層１２の表層部に選択的に形成されたＰ型層２１およびＮ＋型層２２と、半導体層１２の表面に配置されている絶縁膜５０のコンタクトホール５１を介して、Ｐ型層２１と電気的に接続されるアノード電極２３と、Ｎ＋型層２２と電気的に接続されるカソード電極２４とを備えた構成とされており、外部機器と電気的に接続されている。
【００２９】
ＮＰＮトランジスタは、半導体層１２の表層部に形成されたＰ型ベース領域３１と、当該ベース領域３１の表層部に形成されたＮ＋型のエミッタ領域３２と、ベース領域３１と離間した位置に形成されたＮ＋型のコレクタ領域３３と、半導体層１２の表面に配置されている絶縁膜５０のコンタクトホール５１を介して、ベース領域３１と電気的に接続されるベース電極３４と、エミッタ領域３２と電気的に接続されるエミッタ電極３５と、コレクタ領域３３と電気的に接続されるコレクタ電極３６とを備えた構成とされている。
【００３０】
また、支持基板１０は、本発明の第１導電型領域に相当するＰ型領域１０ａと本発明の第２導電型領域に相当するＮ型領域１０ｂとを有して構成されている。そして、第１素子形成領域２０にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、Ｐ型領域１０ａおよびＮ型領域１０ｂで構成されるＰＮＰ接合を有している。
【００３１】
具体的には、本実施形態では、支持基板１０のうち、第１素子形成領域２０と対向する部分と第２素子形成領域３０と対向する部分との間に、埋込絶縁膜１１側と反対側の裏面から埋込絶縁膜１１に達すると共に第１素子形成領域２０と対向する部分を取り囲むＮ型領域１０ｂが形成されている。そして、このＮ型領域１０ｂはＰ型領域１０ａに挟まれる構成とされている。言い換えると、支持基板１０のうち、第１素子形成領域２０と対向する部分と第２素子形成領域３０と対向する部分との間には、第１素子形成領域２０と対向する部分から第２素子形成領域３０と対向する部分に向かってＰＮ接合領域とＮＰ接合領域とが形成され、ＰＮ接合領域を二箇所有するＰＮＰ接合が構成されている。つまり、支持基板１０のうち第１素子形成領域２０と対向する部分と第２素子形成領域３０と対向する部分とは、ＰＮ接合分離されている。
【００３２】
なお、図１では、支持基板１０のうち第１素子形成領域２０と第２素子形成領域３０との間にＮ型領域１０ｂが一つだけ形成されたものを図示しているが、このＮ型領域１０ｂは何本形成されていてもよい。例えば、支持基板１０のうち第１素子形成領域２０と対向する部分と第２素子形成領域３０と対向する部分との間に、第１素子形成領域２０と対向する部分を中心として４本のＮ型領域１０ｂを同心枠上に形成することができる。また、特に限定されるものではないが、例えば、Ｐ型領域１０ａの濃度を１×１０１４ｃｍ−３程度とすることができ、Ｎ型領域１０ｂの濃度を１×１０１４ｃｍ−３程度とすることができる。
【００３３】
以上説明したように、本実施形態の半導体装置が構成されているが、上記半導体装置は、例えば、次のように製造される。すなわち、Ｐ型とされた基板を用意し、当該基板にＮ型不純物をイオン注入すると共に熱処理等を行ってＮ型領域１０ｂを形成する。これにより、Ｎ型領域１０ｂと、基板のうちＮ型領域１０ｂとなる部分を除く部分にて構成されるＰ型領域１０ａを有する支持基板１０が形成される。その後、エピタキシャル成長や貼り合わせ等を行ってＳＯＩ基板１３を形成する。続いて、半導体層１２のうち、第１、第２素子形成領域２０、３０に半導体素子を形成する。その後、第１、第２素子形成領域２０、３０をそれぞれ取り囲むトレンチ４１をエッチング等により形成する。次に、トレンチ４１内に絶縁体４２を埋め込むことにより絶縁分離トレンチ４０を構成し、絶縁膜５０や電極２３、２４、３４〜３６を所定の半導体製造プロセスにて形成することにより、上記図１に示す半導体装置が製造される。
【００３４】
次に、このような半導体装置にノイズが印加されたときの作動について説明する。上記半導体装置では、第１素子形成領域２０に形成されているダイオードが外部機器に接続されており、当該ダイオードには、ダイオードから外部機器に所定の信号を出力したり、接続されている外部機器に電位変動が発生したりした場合等に、ノイズが印加されることになる。この場合、当該ノイズは以下のようにして、第１素子形成領域２０と第２素子形成領域３０との間を伝播することが抑制される。図２（ａ）は、支持基板１０の電位に対して、第１素子形成領域２０に当該電位より高い電位である正のノイズが印加されたときの半導体装置の状態を示す図であり、図２（ｂ）は、支持基板１０の電位に対して、第１素子形成領域２０に当該電位より低い電位である負のノイズが印加されたときの半導体装置の状態を示す図である。なお、図２（ａ）中では、支持基板１０のうち第２素子形成領域３０と対向する部分のＰ型領域１０ａとＮ型領域１０ｂとの間に構成される空乏層を空乏層６１として破線で示しており、図２（ｂ）中では、支持基板１０のうち第１素子形成領域２０と対向する部分のＰ型領域１０ａとＮ型領域１０ｂとの間に構成される空乏層を空乏層６２として破線で示している。また、図２中の矢印は、ノイズの伝播方向を示している。
【００３５】
図２（ａ）に示されるように、第１素子形成領域２０に正のノイズが印加されたとすると、第１素子形成領域２０に印加されたノイズは、支持基板１０を介して第２素子形成領域３０に伝播しようとする。このとき、Ｎ型領域１０ｂと支持基板１０のうち第２素子形成領域３０と対向する部分のＰ型領域１０ａとの間には逆バイアス電圧が印加されることになり、当該Ｎ型領域１０ｂとＰ型領域１０ａとの間に構成される空乏層６１が広がることになる。したがって、ノイズがＮ型領域１０ｂから第２素子形成領域３０と対向するＰ型領域１０ａに伝播することを抑制することができ、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。
【００３６】
図３は、第１素子形成領域２０に正のノイズが印加されたときの半導体装置の電界分布を示すシミュレーション結果である。図３に示されるように、Ｎ型領域１０ｂと支持基板１０のうち第２素子形成領域３０と対向する部分のＰ型領域１０ａとの間には逆バイアス電圧が印加されることになり、空乏層が広がっている、つまり、電界分布が発生していることを確認することができる。これにより、ノイズが第１素子形成領域２０から第２素子形成領域３０に伝播することを抑制することができる。
【００３７】
また、図２（ｂ）に示されるように、第１素子形成領域２０に負のノイズが印加されたとすると、Ｎ型領域１０ｂと支持基板１０のうち第１素子形成領域２０と対向する部分のＰ型領域１０ａとの間には逆バイアス電圧が印加されることになり、当該Ｐ型領域１０ａとＮ型領域１０ｂとの間に構成される空乏層６２が広がることになる。したがって、ノイズがＮ型領域１０ｂから第１素子形成領域２０と対向するＰ型領域１０ａに伝播することを抑制することができ、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。
【００３８】
次に、支持基板１０のうち第１素子形成領域２０と第２素子形成領域３０との間に形成されるＮ型領域１０ｂの本数について説明する。図４は、第１素子形成領域２０に正のノイズが印加されたときに第２素子形成領域３０に伝播されたノイズの電流値と、第１素子形成領域２０と第２素子形成領域３０との間に形成されたＮ型領域１０ｂの本数との関係を示すシミュレーション結果である。なお、図４は、Ｐ型領域１０ａの濃度を１×１０１４ｃｍ−３とし、Ｎ型領域１０ｂの濃度を１×１０１４ｃｍ−３としたときのものである。
【００３９】
図４に示されるように、支持基板１０のうち第１素子形成領域２０と対向する部分と第２素子形成領域３０と対向する部分との間に上記構成のＮ型領域１０ｂを形成した場合には、第２素子形成領域３０に伝播されるノイズを抑制することができる。そして、当該Ｎ型領域１０ｂの本数を増やすほど第２素子形成領３０に伝播されるノイズを抑制することができ、例えば、支持基板１０のうち第１素子形成領域２０と対向する部分と第２素子形成領域３０と対向する部分との間に８本のＮ型領域１０ｂを形成した場合には、Ｎ型領域１０ｂを形成しない場合と比較して、３３．７％のノイズを抑制することができる。これは、Ｎ型領域１０ｂの本数を増やすほど、ノイズがＮ型領域１０ｂからＰ型領域１０ａに伝播される際に空乏層がノイズの伝播を抑制するためである。
【００４０】
以上より、Ｎ型領域１０ｂの本数を増やすほどノイズの伝播を抑制できるが、実際にはＮ型領域１０ｂを増やすほど半導体装置自体が大型化してしまうため、Ｎ型領域１０ｂは４本程度であることが好ましい。
【００４１】
以上説明したように、本実施形態の半導体装置では、支持基板１０のうちノイズの伝播経路中に、つまり、第１素子形成領域２０と対向する部分と第２素子形成領域３０と対向する部分との間に、ＰＮＰ接合が構成されている。このため、第１素子形成領域２０に正のノイズが印加されたときには、ノイズがＮ型領域１０ｂから第２素子形成領域３０と対向するＰ型領域１０ａに伝播する際に、当該Ｎ型領域１０ｂとＰ型領域１０ａとの間に逆バイアス電圧が印加されることになる。したがって、ノイズがＮ型領域１０ｂから第２素子形成領域３０と対向するＰ型領域１０ａに伝播することを抑制することができ、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。
【００４２】
同様に、第１素子形成領域２０に負のノイズが印加されたときには、ノイズがＮ型領域１０ｂから第１素子形成領域２０と対向するＰ型領域１０ａに伝播する際に、当該Ｎ型領域１０ｂとＰ型領域１０ａとの間に逆バイアス電圧が印加されることになる。したがって、ノイズがＮ型領域１０ｂから第１素子形成領域２０と対向するＰ型領域１０ａに伝播することを抑制することができ、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。
【００４３】
以上より、本実施形態の半導体装置では、支持基板１０に接地電極を備えなくても、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。また、支持基板１０に接地電極を備えないため、部品点数を削減することもできる。
【００４４】
（第２実施形態）
本発明の第２実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、Ｐ型領域１０ａとＮ型領域１０ｂとの配置を変更したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図５（ａ）は、本実施形態における半導体装置の断面構成を示す図、図５（ｂ）は図５（ａ）に示す半導体装置における支持基板１０の概略平面模式図である。なお、図５（ａ）は図５（ｂ）中のＢ−Ｂ断面に相当している。また、図５（ｂ）は支持基板１０の概略平面模式図であるが、理解をし易くする為に、支持基板１０のうち半導体層１２に形成された絶縁分離トレンチ４０、第１、第２素子形成領域２０、３０と対向する位置に対応する符号を付してある。さらに、図５（ｂ）は断面図ではないが、理解をし易くするために、Ｐ型領域１０ａにハッチングを施してある。
【００４５】
図５に示されるように、本実施形態では、支持基板１０は、埋込絶縁膜１１側と反対側の裏面から埋込絶縁膜１１に達する複数のＰ型領域１０ａとＮ型領域１０ｂとを有している。そして、これらＰ型領域１０ａとＮ型領域１０ｂとは、支持基板１０を埋込絶縁膜１１側から視たとき、格子状にレイアウトされ、かつ互いに繰り返し形成されている。具体的には、支持基板１０を埋込絶縁膜１１側から視たとき、複数のＮ型領域１０ｂの平面パターンは、それぞれ正方形状とされていると共に頂角が他のＮ型領域１０ｂの頂角と接するように形成されている。そして、Ｎ型領域１０ｂで囲まれるＰ型領域１０ａの平面パターンもそれぞれＮ型領域１０ｂと同じ正方形状とされている。すなわち、支持基板１０を埋込絶縁膜１１側から視たとき、支持基板１０は、Ｐ型領域１０ａおよびＮ型領域１０ｂにより構成される市松模様にレイアウトされている。
【００４６】
そして、支持基板１０のうち第１素子形成領域２０と対向する部分と第２素子形成領域３０と対向する部分との間には、Ｐ型領域１０ａに挟まれるＮ型領域１０ｂとＮ型領域１０ｂに挟まれるＰ型領域１０ａとが交互に繰り返し成されている。つまり、支持基板１０のうち第１素子形成領域２０と対向する部分と第２素子形成領域３０と対向する部分との間には、Ｐ型領域１０ａと当該Ｐ型領域１０ａに挟まれるＮ型領域１０ｂで構成されるＰＮＰ接合と、Ｎ型領域１０ｂと当該Ｎ型領域１０ｂに挟まれるＰ型領域１０ａで構成されるＮＰＮ接合が交互に繰り返し形成されている。言い換えると、Ｐ型領域１０ａおよびＮ型領域１０ｂは、平面パターンにおいて、正方形状を構成する一辺が、第１素子形成領域２０と第２素子形成領域３０との間の長さより短くされている。
【００４７】
このようは半導体装置では、平面パターンにおいて、正方形状を構成する一辺が、第１素子形成領域２０と第２素子形成領域３０との間の長さより短くされたＰ型領域１０ａおよびＮ型領域１０ｂが支持基板１０に形成されている。このため、半導体層１２に第１、第２素子形成領域２０、３０をそれぞれ取り囲む絶縁分離トレンチ４０を形成するとき、半導体層１２と支持基板１０とのアライメント合わせをしなくても、支持基板１０のうち第１素子形成領域２０と対向する部分と第２素子形成領域３０と対向する部分との間には、Ｐ型領域１０ａに挟まれるＮ型領域１０ｂとＮ型領域１０ｂに挟まれるＰ型領域１０ａが交互に繰り返し形成されることになる。つまり、このような半導体装置では、半導体層１２に半導体素子や絶縁分離トレンチ４０を形成する際の半導体層１２側と支持基板１０側のアライメント合わせを不要とすることができつつ、上記第１実施形態と同様の効果を得ることができる。
【００４８】
（第３実施形態）
本発明の第３実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、Ｐ型領域１０ａ上にＮ型領域１０ｂを配置して支持基板１０を構成すると共に当該Ｎ型領域１０ｂを貫通する絶縁分離トレンチを形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図６は、本実施形態における半導体装置の断面構成を示す図である。
【００４９】
図６に示されるように、本実施形態では、Ｐ型領域１０ａ上にＮ型領域１０ｂが配置されて支持基板１０が構成されている。そして、支持基板１０には、第１素子形成領域２０と対向する部分と第２素子形成領域３０と対向する部分との間に、具体的には半導体層１２に形成された絶縁分離トレンチ４０と対向する位置に、埋込絶縁膜１１側からＮ型領域１０ｂを貫通する絶縁分離トレンチ７０が形成されている。言い換えると、支持基板１０におけるＮ型領域１０ｂのうち、第１素子形成領域２０と対向する部分および第２素子形成領域３０と対向する部分は、それぞれ絶縁分離トレンチ７０により取り囲まれており、離間した状態になっている。
【００５０】
つまり、本実施形態の半導体装置は、支持基板１０に伝播されたノイズが、支持基板１０のうち第１素子形成領域２０と対向するＮ型領域１０ｂ、Ｐ型領域１０ａ、第２素子形成領域３０と対向するＮ型領域１０ｂを順に伝播することになり、ノイズの伝播経路中にＮＰＮ接合を有した構成とされている。
【００５１】
なお、絶縁分離トレンチ７０は、半導体層１２に形成された絶縁分離トレンチ４０と同様に、埋込絶縁膜１１からＮ型領域１０ｂを貫通するトレンチ７１内に酸化物や窒化物等の絶縁体７２が埋め込まれて構成されている。
【００５２】
このような半導体装置は、例えば、次のように製造される。すなわち、Ｐ型の基板を用意した後、当該基板上にエピタキシャル成長によりＮ型領域１０ｂを積層して支持基板１０を形成する。続いて、当該支持基板１０に絶縁分離トレンチ７０を形成した後に、エピタキシャル成長や貼り合わせ等を行ってＳＯＩ基板１３を構成し、第１、第２素子形成領域２０、３０に半導体素子を形成する。次に、半導体層１２のうち、第１、第２素子形成領域２０、３０をそれぞれ取り囲む位置、言い換えると、絶縁分離トレンチ７０と対向する位置に絶縁分離トレンチ４０を形成することにより、上記図６に示す半導体装置が製造される。
【００５３】
次に、このような半導体装置にノイズが印加されたときの作動について説明する。図７（ａ）は、第１素子形成領域２０に正のノイズが印加されたときの半導体装置の状態を示す図であり、図７（ｂ）は、第１素子形成領域２０に負のノイズが印加されたときの半導体装置の状態を示す図である。なお、図７（ａ）中では、支持基板１０のうち第１素子形成領域２０と対向するＮ型領域１０ｂとＰ型領域１０ａとの間に構成される空乏層を空乏層６３として破線で示し、図７（ｂ）中では、支持基板１０のうち第２素子形成領域３０と対向するＮ型領域１０ｂとＰ型領域１０ａとの間に構成される空乏層を空乏層６４として破線で示している。また、図７中の矢印は、ノイズの伝播方向を示している。
【００５４】
図７（ａ）に示されるように、第１素子形成領域２０に正のノイズが印加されたとすると、支持基板１０には上記構成の絶縁分離トレンチ７０が形成されているため、ノイズの伝播経路は、第１素子形成領域２０と対向するＮ型領域１０ｂ、Ｐ型領域１０ａ、第２素子形成領域３０と対向するＮ型領域１０ｂとなる。そして、支持基板１０のうち第１素子形成領域２０と対向する部分に位置するＮ型領域１０ｂとＰ型領域１０ａとの間には逆バイアス電圧が印加されることになるため、当該Ｐ型領域１０ａとＮ型領域１０ｂとの間に構成される空乏層６３が広がることになる。このため、第１、第２素子形成領域２０、３０の間でノイズが伝播することが抑制される。
【００５５】
同様に、図７（ｂ）に示されるように、第１素子形成領域２０に負のノイズが印加されたとすると、支持基板１０のうち第２素子形成領域３０と対向する部分に位置するＮ型領域１０ｂとＰ型領域１０ａとの間には逆バイアス電圧が印加されることになる。そして、当該Ｐ型領域１０ａとＮ型領域１０ｂとの間に構成される空乏層６４が広がることになる。このため、第１、第２素子形成領域２０、３０の間でノイズが伝播することが抑制される。
【００５６】
このような半導体装置としても、第１素子形成領域２０にノイズが印加されたとき、支持基板１０はノイズの伝播経路中にＮＰＮ接合を有しているため、上記第１実施形態と同様の効果を得ることができる。
【００５７】
（第４実施形態）
本発明の第４実施形態について説明する。本実施形態の半導体装置は、第３実施形態に対して、支持基板１０のうち埋込絶縁膜１１側の平面パターンが格子状となるように絶縁分離トレンチ７０を形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図８（ａ）は、本実施形態における半導体装置の断面構成を示す図、図８（ｂ）は図８（ａ）に示す半導体装置における支持基板１０の概略平面模式図である。なお、図８（ａ）は、図８（ｂ）中のＣ−Ｃ断面に相当している。また、図８（ｂ）は支持基板１０の概略平面模式図であるが、理解をし易くする為に、支持基板１０のうち半導体層１２に形成された絶縁分離トレンチ４０、第１、第２素子形成領域２０、３０と対向する位置に対応する符号を付してある。さらに、図８（ｂ）は断面図ではないが、理解をし易くするために、絶縁分離トレンチ７０にハッチングを施してある。
【００５８】
図８に示されるように、本実施形態では、支持基板１０に複数の絶縁分離トレンチ７０が形成されている。そして、複数の絶縁分離トレンチ７０は、支持基板１０のうち埋込絶縁膜１１側の平面パターンが格子状となるように形成されている。
【００５９】
具体的には、支持基板１０には、複数の第１絶縁分離トレンチ７０ａが所定方向（図８（ｂ）中紙面上下方向）にストライプ状に延設され、複数の第２絶縁分離トレンチ７０ｂが当該所定方向と垂直方向（図８（ｂ）中紙面左右方向）にストライプ状に延設されている。
【００６０】
そして、複数の第１絶縁分離トレンチ７０ａは、それぞれ隣接する第１絶縁分離トレンチ７０ａとの間隔が、等間隔で形成されていると共に第１素子形成領域２０と第２素子形成領域３０との間の長さのうち最も短い部分の長さより短くされている。また、複数の第２絶縁分離トレンチ７０ｂは、それぞれ隣接する第２絶縁分離トレンチ７０ｂとの間隔が、等間隔で形成されていると共に第１素子形成領域２０と第２素子形成領域３０との間の長さのうち最も短い部分の長さより短くされている。
【００６１】
このような半導体装置では、支持基板１０に複数の絶縁分離トレンチ７０が形成されており、第１、第２絶縁分離トレンチ７０ａ、７０ｂは、それぞれ隣接する第１、第２絶縁分離トレンチ７０ａ、７０ｂとの間隔が第１素子形成領域２０と第２素子形成領域３０との間の長さのうち最も短い部分の長さより短くされている。このため、半導体層１２に第１、第２素子形成領域２０、３０を取り囲む絶縁分離トレンチ４０を形成するとき、半導体層１２と支持基板１０とのアライメント合わせをしなくても、支持基板１０のうち第１素子形成領域２０と対向する部分と第２素子形成領域３０と対向する部分との間には絶縁分離トレンチ７０が形成されることになる。したがって、このような半導体装置では、半導体層１２に半導体素子や絶縁分離トレンチ４０を形成する際の半導体層１２側と支持基板１０側のアライメント合わせを不要とすることができつつ、上記第３実施形態と同様の効果を得ることができる。
【００６２】
（第５実施形態）
本発明の第５実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、支持基板１０の表層部に複数のＰ型領域１０ａを離間して形成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図９（ａ）は、本実施形態における半導体装置の断面構成を示す図、図９（ｂ）は図９（ａ）に示す半導体装置における支持基板１０の概略平面模式図である。なお、図９（ａ）は図９（ｂ）中のＤ−Ｄ断面に相当している。また、図９（ｂ）は支持基板１０の概略平面模式図であるが、理解をし易くするために、支持基板１０のうち半導体層１２に形成された絶縁分離トレンチ４０、第１、第２素子形成領域２０、３０と対向する位置に、対応する符号を付してある。
【００６３】
図９に示されるように、本実施形態の半導体装置では、支持基板１０における表層部のうち第１、第２素子形成領域２０、３０と対向する部分を含む領域に、Ｎ型領域１０ｂで囲まれるＰ型領域１０ａが複数離間して形成されている。具体的には、支持基板１０には、表面近傍に形成された第１Ｐ型領域１４ａと、当該１Ｐ型領域１４ａよりも深い位置に形成された第２Ｐ型領域１４ｂとが形成されている。そして、これら第１、第２Ｐ型領域１４ａ、１４ｂは、オフ時に、Ｎ型領域１０ｂとの間に構成されるそれぞれの空乏層が連なる構成とされ、かつ第１素子形成領域２０にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に空乏層が位置するように形成されている。
【００６４】
このような半導体装置の支持基板１０は、例えば、Ｎ型の基板の表層部に、所定の加速電圧で第２Ｐ型領域１４ｂを構成するＰ型不純物をイオン注入した後、当該加速電圧より小さい加速電圧で第１Ｐ型領域１４ａを構成するＰ型不純物をイオン注入し、基板を熱処理することにより製造される。
【００６５】
次に、このような半導体装置にノイズが印加されたときの作動について説明する。図１０（ａ）は、第１素子形成領域２０に正のノイズが印加されたときの半導体装置の状態を示す図であり、図１０（ｂ）は、第１素子形成領域２０に負のノイズが印加されたときの半導体装置の状態を示す図である。また、図１０（ｃ）は、支持基板１０にＰ型領域１０ａが形成されていない半導体装置において、第１素子形成領域２０に負のノイズが印加されたときの半導体装置の状態を示す図である。なお、図１０（ａ）中では、Ｎ型領域１０ｂとＰ型領域１０ａとの間に構成される空乏層を空乏層６５として破線で示している。また、図１０（ｂ）および（ｃ）中の矢印は、ノイズの伝播方向を示している。
【００６６】
図１０（ａ）に示されるように、第１素子形成領域２０に正のノイズが印加されたとすると、支持基板１０のうちＮ型領域１０ｂとＰ型領域１０ａとの間には逆バイアス電圧が印加されることになり、当該Ｎ型領域１０ｂとＰ型領域１０ａとの間に構成される空乏層６５が広がることになる。このため、ノイズが第１素子形成領域２０から第２素子形成領域３０に伝播することが抑制される。
【００６７】
また、図１０（ｂ）に示されるように、第１素子形成領域２０に負のノイズが印加されたとすると、支持基板１０のうちＮ型領域１０ｂとＰ型領域１０ａとの間には順バイアス電圧が印加されることになり、当該Ｎ型領域１０ｂとＰ型領域１０ａとの間に構成される空乏層が狭くなる。この場合、ノイズは、Ｐ型領域１０ａを避けながらＮ型領域１０ｂ内を伝播することになる。すなわち、図１０（ｃ）に示されるように、支持基板１０にＰ型領域１０ａを形成しない場合と比較すると、Ｐ型領域１０ａを避けながらＮ型領域１０ｂ内を伝播するためにノイズの伝播経路が長くなり、支持基板１０の抵抗成分の影響が大きくなる。このため、第１素子形成領域２０に負のノイズが印加されたとしても、支持基板１０にＰ型領域１０ａを形成しない場合と比較すると、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。
【００６８】
このような半導体装置では、支持基板１０の表層部にＮ型領域１０ｂで囲まれるＰ型領域１０ａが形成されており、支持基板１０のうちノイズの伝播経路中にＰ型領域１０ａとＮ型領域１０ｂとの間に構成される空乏層を有している。このため、第１素子形成領域２０に正のノイズが印加されたときには、当該空乏層が広がることになり、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。
【００６９】
また、第１素子形成領域２０に負のノイズが印加されたときには、Ｐ型領域１０ａを避けながら当該ノイズはＮ型領域１０ｂ内を伝播するため、支持基板１０にＰ型領域１０ａを形成しない場合と比較すると、ノイズの伝播経路が長くなり、支持基板１０の抵抗成分の影響が大きくなる。このため、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。
【００７０】
そして、このような半導体装置では、支持基板１０の裏面から埋込絶縁膜１１に達するＰ型領域１０ａを形成する必要がないため、上記第１実施形態の半導体装置と比較して、製造工程を簡略化すると共に製造コストを低減することができる。
【００７１】
（第６実施形態）
本発明の第６実施形態について説明する。本実施形態の半導体装置は、第１実施形態に対して、半導体層１２のうち第１素子形成領域２０と第２素子形成領域３０との間にＰＮＰ接合を構成したものであり、その他に関しては第１実施形態と同様であるため、ここでは説明を省略する。図１１（ａ）は、本実施形態における半導体装置の断面構成を示す図、図１１（ｂ）は図１１（ａ）に示す半導体装置の概略平面模式図である。なお、図１１（ａ）は図１１（ｂ）中のＥ−Ｅ断面に相当している。
【００７２】
図１１に示されるように、本実施形態では、半導体層１２のうち第１素子形成領域２０と第２素子形成領域３０との間には、Ｐ型層８０と、Ｐ型層８０に挟まれるＮ型層８１とが配置されており、ＰＮＰ接合が構成されている。具体的には、Ｐ型層８０は、絶縁分離トレンチ４０をそれぞれ取り囲むと共に、半導体層１２の表面から埋込絶縁膜１１に達する状態で形成されており、各Ｐ型層８０はそれぞれ離間した状態とされている。そして、各Ｐ型層８０の間にＮ型層８１を構成する半導体層１２が位置する構成とされることにより、ＰＮＰ接合が構成されている。
【００７３】
また、第１、第２素子形成領域２０、３０の間には、半導体層１２の表面に配置されている絶縁膜５０のコンタクトホール５１を介して、Ｎ型層８１と電気的に接続される電極５２が備えられている。この電極５２は、第１素子形成領域２０にノイズが印加された際に、Ｎ型層８１に残留するノイズを外部に放出するものである。
【００７４】
このような半導体装置では、第１素子形成領域２０にノイズが印加されると、当該ノイズが絶縁分離トレンチ４０を介して第２素子形成領域３０に伝播しようとすることがある。しかしながら、本実施形態では、半導体層１２のうち、第１、第２素子形成領域２０、３０の間にＰＮＰ接合が構成されている。このため、第１素子形成領域２０に正のノイズが印加されたとき、第２素子形成領域３０側のＰ型層８０とＮ型層８１との間には逆バイアス電圧が印加されることになる。そして、当該Ｐ型層８０とＮ型層８１との間に構成される空乏層が広がるため、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。
【００７５】
同様に、第１素子形成領域２０に負のノイズが印加されたとき、第１素子形成領域２０側のＰ型層８０とＮ型層８１との間には逆バイアス電圧が印加されることになる。そして、当該Ｐ型層８０とＮ型層８１との間に構成される空乏層が広がることになるため、第１、第２素子形成領域２０、３０の間でノイズが伝播することを抑制することができる。
【００７６】
以上説明したように、本実施形態の半導体装置では、第１素子形成領域２０にノイズが印加されたとき、絶縁分離トレンチ４０を介して第１、第２素子形成領域２０、３０の間でノイズが伝播することも抑制しつつ、上記第１実施形態と同様の効果を得ることができる。
【００７７】
（他の実施形態）
上記各実施形態では、第１導電型領域をＰ型領域１０ａとし、第２導電型領域をＮ型領域１０ｂとした半導体装置について説明したが、第１導電型領域をＮ型領域とし、第２導電型領域をＰ型領域とした半導体装置とすることもできる。
【００７８】
また、上記第１実施形態では、支持基板１０のうち第１素子形成領域２０と第２素子形成領域３０との間にＮ型領域１０ｂが形成されている例について説明したが、Ｎ型領域１０ｂは、第１素子形成領域２０と対向する部分を中心として同心枠上に形成されることにより、第２素子形成領域３０と対向する部分に形成されていてもよい。
【００７９】
さらに、上記第１、第２実施形態では、Ｐ型の基板を用い、当該基板にＮ型不順物をイオン注入すると共に熱処理してＰ型領域１０ａおよびＮ型領域１０ｂを有する支持基板１０を形成する例について説明したが、もちろんこれに限定されるものではない。例えば、Ｐ型の基板にトレンチを形成すると共に、トレンチ内にＮ型のエピタキシャル層を埋め込んでＮ型領域１０ｂを形成することにより、Ｐ型領域１０ａおよびＮ型領域１０ｂを有する支持基板１０を形成することもできる。
【００８０】
また、上記第３実施形態では、Ｐ型領域１０ａ上にＮ型領域１０ｂをエピタキシャル成長させて支持基板１０を形成する例について説明したが、例えば、Ｐ型の基板を用意した後、当該基板の表層部にイオン注入や熱処理等を行ってＮ型領域１０ｂを形成することにより、支持基板１０を形成することもできる。また、Ｐ型の基板とＮ型の基板とを貼り合せて支持基板１０を形成することもできる。
【００８１】
さらに、上記第３実施形態では、支持基板１０には、半導体層１２に形成された第１、第２素子形成領域２０、３０をそれぞれ取り囲む絶縁分離トレンチ４０と対向する位置に、埋込絶縁膜１１側からＮ型領域１０ｂを貫通する絶縁分離トレンチ７０が形成されている例について説明したが、次のようにすることもできる。例えば、支持基板１０のうち、半導体層１２に形成された第１素子形成領域２０を取り囲む絶縁分離トレンチ４０と対向する位置にのみ絶縁分離トレンチ７０が形成されていてもよいし、支持基板１０のうち、半導体層１２に形成された第２素子形成領域３０を取り囲む絶縁分離トレンチ４０と対向する位置にのみ絶縁分離トレンチ７０が形成されていてもよい。このような半導体装置としても、支持基板１０のうち第１素子形成領域２０と対向する部分と第２素子形成領域と対向する部分との間に絶縁分離トレンチ７０が形成されるため、本発明の効果を得ることができる。
【００８２】
そして、上記第３実施形態では、支持基板１０に絶縁分離トレンチ７０を形成してＳＯＩ基板１３を形成した後、半導体層１２に絶縁分離トレンチ４０を形成する例について説明したが、もちろんこれに限定されるものではない。例えば、Ｐ型領域１０ａ上にＮ型領域１０ｂが配置されて構成される支持基板１０を用いてＳＯＩ基板１３を形成した後、絶縁分離トレンチ４０を形成する際に、埋込絶縁膜１１およびＮ型領域１０ｂを貫通する絶縁分離トレンチ４０を形成してもよい。すなわち、半導体層１２に形成される絶縁分離トレンチ４０を埋込絶縁膜１１およびＮ型領域１０ｂを貫通して形成することにより、絶縁分離トレンチ７０を構成することもできる。
【００８３】
また、上記第５実施形態では、支持基板１０のうち第１、第２素子形成領域２０、３０と対向する部分を含む領域にＰ型領域１０ａが形成されている例について説明したが、Ｐ型領域１０ａは、支持基板１０のうち第１素子形成領域２０と対向する部分のみに形成されていてもよいし、支持基板１０のうち第２素子形成領域３０と対向する部分のみに形成されていてもよい。すなわち、第１素子形成領域２０にノイズが印加されてノイズが伝播されたときの当該ノイズの伝播経路中に、オフ時にＰ型領域１０ａとＮ型領域１０ｂとの間で構成される空乏層が位置していればよい。例えば、支持基板１０のうち第１素子形成領域２０と対向する部分にＰ型領域１０ａが形成されていれば、第１素子形成領域２０から支持基板１０にノイズが伝播された直後にノイズの伝播が抑制されることになり、第２素子形成領域３０と対向する部分にＰ型領域１０ａが形成されていれば、ノイズが支持基板１０から第２素子形成領域３０に伝播されるときにノイズの伝播が抑制されることになる。
【００８４】
さらに、上記第５実施形態では、第１、第２Ｐ型領域１４ａ、１４ｂを形成する領域にＰ型不純物をイオン注入して支持基板１０を形成する例について説明したが、例えば、次のように支持基板１０を形成することもできる。すなわち、まず、Ｎ型の基板の表層部にＰ型不純物を所定の加速電圧でイオン注入すると共に熱処理等することにより、第２Ｐ型領域１４ｂを構成するＰ型層を形成する。つまり、Ｎ型の基板内でＰ型層がＮ型領域１０ｂで挟まれる積層構造を形成する。その後、当該Ｐ型層にＮ型不純物をイオン注入すると共に熱処理等し、Ｐ型層内に部分的にＮ型層を形成することにより、互いに離間された第２Ｐ型領域１４ｂを形成する。続いて、Ｎ型の基板の表層部にＰ型不純物を所定の加速電圧でイオン注入すると共に熱処理等することにより、第１Ｐ型領域１４ａを構成するＰ型層を形成する。そして、このＰ型層内にＮ型不純物をイオン注入すると共に熱処理等し、Ｐ型層内に部分的にＮ型層を形成することにより、互いに離間された第１Ｐ型領域１４ａを形成して上記第５実施形態の支持基板１０を形成してもよい。
【符号の説明】
【００８５】
１０    支持基板
１０ａ  Ｐ型領域
１０ｂ  Ｎ型領域
１１    埋込絶縁膜
１２    半導体層
１３    ＳＯＩ基板
２０    第１素子形成領域
３０    第２素子形成領域
４０    絶縁分離トレンチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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