(57)【特許請求の範囲】
【請求項１】
複数の単結晶半導体基板を第１のトレイに配置し、
前記複数の単結晶半導体基板の一表面上にバリア層として機能する第１の絶縁層を形成し、
前記第１の絶縁層の表面にイオンを照射して、前記複数の単結晶半導体基板中に損傷領域を形成し、
前記第１の絶縁層上に接合層を形成し、
前記複数の単結晶半導体基板の前記接合層と、半導体素子の特性に影響を与える不純物元素を含有する基板とを接触させることにより、前記複数の単結晶半導体基板と前記基板とを貼り合わせ、
加熱処理を施すことにより、前記損傷領域に沿って前記複数の単結晶半導体基板を分離させて、前記基板上に複数の単結晶半導体層を形成し、
前記複数の単結晶半導体層の一を用いて、前記半導体素子を複数形成し、
前記複数の半導体素子を覆うように、バリア層として機能する第２の絶縁層を形成することを特徴とする半導体装置の作製方法。
【請求項２】
複数の単結晶半導体基板を第１のトレイに配置し、
前記複数の単結晶半導体基板の一表面上にバリア層として機能する第１の絶縁層を形成し、
前記第１の絶縁層の表面にイオンを照射して、前記複数の単結晶半導体基板中に損傷領域を形成し、
前記第１の絶縁層上に接合層を形成し、
前記複数の半導体基板を前記第１のトレイからはずして、前記複数の半導体基板を洗浄し、
前記複数の半導体基板の洗浄後、前記複数の半導体基板を第２のトレイに配置し、
前記複数の単結晶半導体基板の前記接合層と、半導体素子の特性に影響を与える不純物元素を含有する基板とを接触させることにより、前記複数の単結晶半導体基板と前記基板とを貼り合わせ、
加熱処理を施すことにより、前記損傷領域に沿って前記複数の単結晶半導体基板を分離させて、前記基板上に複数の単結晶半導体層を形成し、
前記複数の単結晶半導体層の一を用いて、前記半導体素子を複数形成し、
前記複数の半導体素子を覆うように、バリア層として機能する第２の絶縁層を形成することを特徴とする半導体装置の作製方法。
【請求項３】
複数の単結晶半導体基板を第１のトレイに配置し、
前記複数の単結晶半導体基板の一表面にイオンを照射して、前記複数の単結晶半導体基板中に損傷領域を形成し、
前記一表面上に接合層を形成し、
半導体素子の特性に影響を与える不純物元素を含有する基板上に、バリア層として機能する第１の絶縁層を形成し、
前記複数の半導体基板を前記第１のトレイからはずして、前記複数の半導体基板を洗浄し、
前記複数の半導体基板の洗浄後、前記複数の半導体基板を第２のトレイに配置し、
前記複数の単結晶半導体基板の前記接合層と、前記基板上の第１の絶縁層とを接触させることにより、前記複数の単結晶半導体基板と前記基板とを貼り合わせ、
加熱処理を施すことにより、前記損傷領域に沿って前記複数の単結晶半導体基板を分離させて、前記基板上に複数の単結晶半導体層を形成し、
前記複数の単結晶半導体層の一を用いて、前記半導体素子を複数形成し、
前記複数の半導体素子を覆うように、バリア層として機能する第２の絶縁層を形成することを特徴とする半導体装置の作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＳＯＩ（Ｓｉｌｉｃｏｎ  ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体装置、及びその作製方法に関する。なお、本明細書中において半導体装置とは半導体特性を利用することで機能しうる装置全般をいうものとする。
【背景技術】
【０００２】
近年、ＶＬＳＩ技術が飛躍的な進歩を遂げる中で、高速化、低消費電力化を実現できるＳＯＩ構造が注目されている。この技術は、従来、バルク単結晶シリコンで形成されていた電界効果トランジスタ（ＦＥＴ；Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）の活性領域（チャネル形成領域）を、単結晶シリコン薄膜とする技術である。ＳＯＩ構造を用いてＭＯＳ型電界効果トランジスタを作製すると、従来のバルク単結晶シリコン基板を用いる場合よりも寄生容量を小さくでき、高速化に有利になることが知られている。
【０００３】
ＳＯＩ構造を有する基板（以下、ＳＯＩ基板ともいう）としては、ＳＩＭＯＸ基板、貼り合わせ基板等が挙げられる。例えばＳＩＭＯＸ基板は、単結晶シリコン基板に酸素イオンを注入し、１３００℃以上で熱処理して埋め込み酸化膜（ＢＯＸ；Ｂｕｒｉｅｄ  Ｏｘｉｄｅ）層を形成することにより、表面に単結晶シリコン薄膜を形成してＳＯＩ構造を得ている。ＳＩＭＯＸ基板では、酸素イオンの注入を精密に制御できるため単結晶シリコン薄膜を均一な膜厚で制御性良く形成できるが、酸素イオンの注入に長時間を要するため時間及びコストに問題がある。また、酸素イオン注入の際に単結晶シリコン薄膜にダメージが入りやすいという問題もある。
【０００４】
貼り合わせ基板（ＳＯＩ基板）は、酸化膜を介して２枚の単結晶シリコン基板（ベース基板及びボンド基板）を貼り合わせ、一方の単結晶シリコン基板（ボンド基板）を裏面（貼り合わせた面ではない面）から研削・研磨し、薄膜化することにより、単結晶シリコン薄膜を形成して得られる。研削・研磨では均一で薄い単結晶シリコン薄膜を形成することが難しいため、スマートカット（登録商標）と呼ばれる水素イオン注入を利用する薄膜化技術も提案されている（例えば、特許文献１参照）。
【特許文献１】特開平５−２１１１２８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＳＯＩ基板はベース基板として単結晶シリコンウエハを用いており、大面積化を図ることは難しかった。当該問題点に鑑み、本発明は、大面積化が可能な半導体装置の作製方法を提供することを課題とする。また、効率のよい半導体装置の作製方法を提供することを課題とする。また、不純物元素を含有するような大面積基板を用いる場合において、信頼性の高い半導体装置を提供することを課題とする。また、上記の作製方法を用いた半導体装置の提供を課題とする。
【課題を解決するための手段】
【０００６】
本発明では、半導体装置の大面積化及び作製効率の向上を可能とするために、複数の単結晶半導体基板を同時に処理して、ＳＯＩ基板を作製する。具体的には、複数の半導体基板の処理を同時に可能とするトレイを用いて、一連の工程を行う。ここで、トレイには単結晶半導体基板を保持するための凹部が設けられている。また、作製した半導体素子の特性に影響を与える不純物元素に対してバリア層として機能する絶縁層を設けることにより、半導体素子の特性の劣化を防止する。
【０００７】
本発明の半導体装置の一は、半導体素子の特性に影響を与える不純物元素を含有する基板と、基板上の接合層と、接合層上の不純物元素に対するバリア層として機能する第１の絶縁層と、第１の絶縁層上の複数の単結晶半導体層の一により形成された複数の半導体素子と、を有し、複数の半導体素子を覆うようにバリア層として機能する第２の絶縁層が設けられている。
【０００８】
本発明の半導体装置の他の一は、半導体素子の特性に影響を与える不純物元素を含有する基板と、基板上の不純物元素に対するバリア層として機能する第１の絶縁層と、第１の絶縁層上の接合層と、接合層上の複数の単結晶半導体層の一により形成された複数の半導体素子と、を有し、複数の半導体素子を覆うようにバリア層として機能する第２の絶縁層が設けられている。
【０００９】
上記において、第１の絶縁層は、複数の単結晶半導体層の一と、隣接する他の一との間隙に当たる領域にも存在する。また、この間隙は０．５ｍｍ以下であると好ましい。また、接合層と単結晶半導体層との間に、第３の絶縁層を有していても良い。
【００１０】
また、上記において、第１の絶縁層は、酸化窒化珪素膜と窒化酸化珪素膜の積層構造とすることができる。また、第２の絶縁層は、酸化窒化珪素膜と窒化酸化珪素膜の積層構造とすることができる。
【００１１】
上記の半導体装置を用いて、様々な電子機器を提供することができる。
【００１２】
本発明の半導体装置の作製方法の一は、複数の単結晶半導体基板を第１のトレイに配置し、複数の単結晶半導体基板の一表面上にバリア層として機能する第１の絶縁層を形成し、第１の絶縁層の表面にイオンを照射して、複数の単結晶半導体基板中に損傷領域を形成し、第１の絶縁層上に接合層を形成し、第２のトレイに配置された複数の単結晶半導体基板の接合層と、半導体素子の特性に影響を与える不純物元素を含有する基板とを接触させることにより、単結晶半導体基板と基板を貼り合わせ、加熱処理を施すことにより、損傷領域に沿って複数の単結晶半導体基板を分離させて、基板上に複数の単結晶半導体層を形成し、複数の単結晶半導体層の一を用いて、半導体素子を複数形成し、複数の半導体素子を覆うように、バリア層として機能する第２の絶縁層を形成することを特徴としている。
【００１３】
本発明の半導体装置の作製方法の他の一は、複数の単結晶半導体基板を第１のトレイに配置し、複数の単結晶半導体基板の一表面にイオンを照射して、複数の単結晶半導体基板中に損傷領域を形成し、一表面上に接合層を形成し、半導体素子の特性に影響を与える不純物元素を含有する基板上に、バリア層として機能する第１の絶縁層を形成し、第２のトレイに配置された複数の単結晶半導体基板の接合層と、基板上の第１の絶縁層とを接触させることにより、単結晶半導体基板と基板を貼り合わせ、加熱処理を施すことにより、損傷領域に沿って複数の単結晶半導体基板を分離させて、基板上に複数の単結晶半導体層を形成し、複数の単結晶半導体層の一を用いて、半導体素子を複数形成し、複数の半導体素子を覆うように、バリア層として機能する第２の絶縁層を形成することを特徴としている。
【００１４】
上記において、第１の絶縁層は、複数の単結晶半導体層の一と、隣接する他の一との間隙に当たる領域にも存在する。また、この間隙は０．５ｍｍ以下であると好ましい。また、接合層と複数の単結晶半導体基板との間に、第３の絶縁層を形成しても良い。
【００１５】
また、上記において、第１の絶縁層は、酸化窒化珪素膜と窒化酸化珪素膜の積層構造で形成することができる。また、第２の絶縁層は、酸化窒化珪素膜と窒化酸化珪素膜の積層構造で形成することができる。
【００１６】
なお、上記の第１のトレイ及び第２のトレイは、石英ガラス又はステンレスを用いて形成されたものとするのがよい。第１のトレイと第２のトレイは、同一のトレイを用いても良いし、異なるトレイとしても良い。ここで、トレイを洗浄する工程を有する場合には、洗浄工程を経る前のトレイと、洗浄工程を経た後のトレイとは、異なるトレイとみなすことができる。
【発明の効果】
【００１７】
本発明により、大面積の半導体基板（ＳＯＩ基板）を提供することが可能になる。すなわち、半導体装置の大面積化が可能となる。また、これにより、半導体装置の生産性が向上する。さらに、バリア層として機能する絶縁層を設けることにより、不純物元素が多く含まれる基板をベース基板として用いた場合であっても、半導体装置の信頼性の低下を抑制できる。つまり、信頼性の高い半導体装置を低コストに提供することができる。
【発明を実施するための最良の形態】
【００１８】
以下に、本発明を説明する。本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本発明は実施形態および実施例の記載内容に限定して解釈されるものではない。また、異なる図面間で同じ参照符号が付されている要素は同じ要素を表しており、材料、形状、作製方法などについて繰り返しになる説明は省略している。
【００１９】
（実施の形態１）
本実施の形態では、複数の単結晶半導体層を基板上に有する半導体基板およびその作製方法について説明する。
【００２０】
図１は、半導体基板１００の構成例を示す斜視図である。半導体基板１００は、１枚のベース基板１０１に複数の単結晶半導体層１１６が貼り付けられた構成を有している。各単結晶半導体層１１６は絶縁層１０２を介してベース基板１０１に設けられており、半導体基板１００は、いわゆるＳＯＩ基板と呼ばれるものである。
【００２１】
絶縁層１０２は、単層構造でも積層構造でもよい。本実施形態では絶縁層１０２は３層構造であり、ベース基板１０１側から、接合層１１４、絶縁膜１１２ｂ（窒化酸化シリコン層）、絶縁膜１１２ａ（酸化窒化シリコン層）が積層されている。
【００２２】
単結晶半導体層１１６は、単結晶半導体基板を薄膜化することで形成される層である。該単結晶半導体基板としては、市販の半導体基板を用いることができ、例えば、単結晶シリコン基板、単結晶ゲルマニウム基板、単結晶シリコンゲルマニウム基板など、第４族元素（１４族元素）でなる単結晶半導体基板を用いることができる。また、ガリウムヒ素やインジウムリン等の化合物半導体基板を用いることもできる。
【００２３】
ベース基板１０１としては、絶縁表面を有する基板を用いると良い。絶縁表面を有する基板としては、電子工業用に使われる各種ガラス基板、石英基板、セラミック基板、サファイア基板等が挙げられる。コストの点からは、ベース基板１０１としてガラス基板を用いるのがよい。ガラス基板は、例えば、熱膨張係数が２５×１０−７／℃以上５０×１０−７／℃以下（好ましくは、３０×１０−７／℃以上４０×１０−７／℃以下）であり、歪み点が５８０℃以上６８０℃以下（好ましくは、６００℃以上６８０℃以下）である基板を用いると良い。また、半導体装置の汚染を低減するため、ガラス基板は無アルカリガラス基板とすることが好ましい。無アルカリガラス基板は、例えば、アルミノシリケートガラス、アルミノホウケイ酸ガラス、バリウムホウケイ酸ガラスなどのガラス材料により形成されている。また、ベース基板１０１には、絶縁表面を有する基板の他、金属やステンレスなどの導電体でなる導電性基板、シリコンやガリウムヒ素など半導体でなる半導体基板などを用いることができる。
【００２４】
ガラス基板としては、液晶パネルの製造用に開発されたマザーガラスを用いることが好ましい。マザーガラスとしては、例えば、第３世代（５５０ｍｍ×６５０ｍｍ）、第３．５世代（６００ｍｍ×７２０ｍｍ）、第４世代（６８０ｍｍ×８８０ｍｍ  または、７３０ｍｍ×９２０ｍｍ）、第５世代（１１００ｍｍ×１３００ｍｍ）第６世代（１５００ｍｍ×１８５０ｍｍ）、第７世代（１８７０ｍｍ×２２００ｍｍ）、第８世代（２２００ｍｍ×２４００ｍｍ）などのサイズの基板が知られている。大面積のマザーガラスをベース基板１０１として用いてＳＯＩ基板を製造することで、ＳＯＩ基板の大面積化が実現できる。
【００２５】
マザーガラスのような大面積基板をベース基板１０１として用いることで、ＳＯＩ基板の大面積化が実現できる。ＳＯＩ基板の大面積化が実現すれば、大型の半導体装置を提供することができる。また、一度に多数の集積回路（ＩＣ、ＬＳＩなどともいう）を製造することができ、１枚の基板からの取り数が増加するため、生産性を飛躍的に向上させることができる。
【００２６】
以下、図２乃至図１０を参照して、図１に示す半導体基板１００の作製方法を説明する。
【００２７】
はじめに、単結晶半導体基板１１０を準備する。単結晶半導体基板１１０は、所望の大きさ、形状に加工されている。図２は、単結晶半導体基板１１０の構成の一例を示す外観図である。矩形のベース基板１０１に貼り合わせること、および縮小投影型露光装置などの露光装置の露光領域が矩形であること等を考慮すると、図２に示すように単結晶半導体基板１１０の形状は矩形であることが好ましい。例えば、矩形の単結晶半導体基板１１０の長辺が、縮小投影型露光装置の１ショットの露光領域の一辺のｎ倍（ｎは自然数）の長さとなるように加工すると、生産性の面から好ましいといえる。なお、特段の断りが無い限り、矩形には正方形が含まれることとする。
【００２８】
矩形の単結晶半導体基板１１０は、市販の円形のバルク単結晶半導体基板を切断することで形成することができる。基板の切断には、ダイサーやワイヤソー等による切断、レーザ切断、プラズマ切断、電子ビーム切断、その他任意の切断手段を用いることができる。また、基板として薄片化する前の半導体基板製造用のインゴットを、その断面が矩形になるように直方体状に加工し、この直方体状のインゴットを薄片化することでも、矩形の単結晶半導体基板１１０を製造することができる。
【００２９】
単結晶半導体基板１１０を洗浄した後、トレイ１０に複数の単結晶半導体基板１１０を配置する。図３は、トレイ１０の構成の一例を示す外観図である。トレイ１０は、板状の部材であり、単結晶半導体基板１１０を保持するための複数の凹部１１が形成されている。図３に示すトレイ１０には、３行３列に凹部１１が形成されている。もちろん、本発明は該構成に限定して解釈されるものではなく、行数及び列数を適宜変更することができる。該トレイ１０を用いて、図４に示すように、トレイ１０の凹部１１に単結晶半導体基板１１０を配置する。
【００３０】
トレイ１０は、半導体基板１００の作製工程における熱処理によって、変形・変質しない材料で形成される。特に、熱膨張が少ない材料を選択することが好ましい。例えば、石英ガラスやステンレスを用いてトレイ１０を作製することができる。
【００３１】
トレイ１０の厚さは、例えば、１．１ｍｍ以上２ｍｍ以下とすることができる。もちろん、一定の強度が確保できる厚さであればこれに限られない。凹部１１の深さは、例えば、０．２ｍｍ以上０．６ｍｍ以下とすることができ、０．３ｍｍ以上０．５ｍｍ以下とすることが好ましい。なお、凹部１１の深さについては、単結晶半導体基板１１０を保持できる深さであればよく、前述の深さに限られるものではない。トレイ１０のサイズは、ベース基板１０１と同程度のサイズとすることが好ましい。トレイ１０とベース基板とのサイズを同程度とすることにより、貼り合わせの際の位置合わせが容易になるためである。凹部１１のサイズは、単結晶半導体基板１１０が収まるサイズとする。好ましくは、凹部１１のサイズと単結晶半導体基板１１０のサイズとを同程度とする。例えば、凹部１１の一辺と、対応する単結晶半導体基板１１０の一辺との長さの差が０．５ｍｍ以下となるようにする。このように、凹部１１のサイズと単結晶半導体基板１１０のサイズとを同程度とすることにより、貼り合わせの際の位置精度を大きく向上することができる。なお、本実施の形態の作製方法では、凹部１１のサイズおよび配列によって、半導体基板１００における単結晶半導体層１１６のサイズ、配列が決定する。
【００３２】
図５、図６は、トレイ１０の構成例を示す上面図である。図５は、ベース基板１０１として、サイズが６００ｍｍ×７２０ｍｍであるマザーガラスを用いる場合のトレイ１０の平面図であり、トレイ１０のサイズは、マザーガラスと同じ６００ｍｍ×７２０ｍｍである。図６は、ベース基板１０１として、サイズが７３０ｍｍ×９２０ｍｍである第４世代のマザーガラスを用いる場合のトレイ１０の平面図であり、トレイ１０のサイズは、マザーガラスと同じ７３０ｍｍ×９２０ｍｍである。
【００３３】
図５（Ａ）は、露光領域のサイズが４インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は４つのブロックに区分されており、各ブロックには３行３列に配置された９つの凹部１１が形成されている。各凹部１１のサイズは、１ショットの露光領域に収まる１０２ｍｍ×８２ｍｍである。一つのブロックにおいて、凹部１１の間隔は、縦、横共に１１ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦、横共に１６ｍｍである。
【００３４】
図５（Ｂ）は、露光領域のサイズが５インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は４つのブロックに区分されており、各ブロックには３行２列に配置された６つの凹部１１が形成されている。各凹部１１のサイズは、１ショットの露光領域に収まる１０２ｍｍ×１３０ｍｍである。一つのブロックにおいて、凹部１１の間隔は、縦が１１ｍｍ、横が１０ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦、横共に１６ｍｍである。
【００３５】
図６（Ａ）は、露光領域のサイズが４インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は６つのブロックに区分されており、各ブロックには３行３列に配置された９つの凹部１１が形成されている。各凹部１１のサイズは、１ショットの露光領域に収まる１０５ｍｍ×８４ｍｍである。一つのブロックにおいて、凹部１１の間隔は、縦が１１ｍｍ、横が１０ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦が１６ｍｍ、横が１５ｍｍである。
【００３６】
図６（Ｂ）は、露光領域のサイズが５インチ角の縮小投影型露光装置に対応するように、凹部１１のサイズおよび配置を考慮したトレイ１０の平面図である。トレイ１０は６つのブロックに区分されており、各ブロックには２行３列に配置された６つの凹部１１が形成されている。各凹部１１のサイズは１ショットの露光領域に収まる１３２ｍｍ×１０５ｍｍである。一つのブロックにおいて、凹部１１の間隔は、縦が１３ｍｍ、横が１０ｍｍであり、トレイ１０の縁から凹部１１までの距離は、縦、横共に１５ｍｍである。
【００３７】
なお、上述のトレイ１０の構成はあくまで一例であり、本発明が該構成に限定して解釈されるものではない。例えば、一つのブロックにおける凹部１１の間隔を狭めて、連続的に単結晶半導体基板１１０を配列させる構成としても良い。また、より大きいトレイを用いて、より大きいマザーガラスに対応させることもできる。
【００３８】
図４に示すように、トレイ１０に単結晶半導体基板１１０を配置した後、図７（Ａ）に示すように、単結晶半導体基板１１０上に絶縁層１１２を形成する。絶縁層１１２は単層構造、又は、２層以上の多層構造とすることができる。また、その厚さは５ｎｍ以上４００ｎｍ以下とすることができる。作製方法としては、ＣＶＤ法や、スパッタ法、単結晶半導体基板１１０の表面を酸化又は窒化する方法などが挙げられる。絶縁層１１２を構成する膜としては、酸化シリコン膜、窒化シリコン膜、酸化窒化シリコン膜、窒化酸化シリコン膜、酸化ゲルマニウム膜、窒化ゲルマニウム膜、酸化窒化ゲルマニウム膜、窒化酸化ゲルマニウム膜などのシリコンまたはゲルマニウムを組成に含む絶縁膜を用いることができる。また、酸化アルミニウム膜、酸化タンタル膜、酸化ハフニウム膜などの金属の酸化物でなる絶縁膜、窒化アルミニウム膜などの金属の窒化物でなる絶縁膜、酸化窒化アルミニウム膜などの金属の酸化窒化物でなる絶縁膜、窒化酸化アルミニウム膜などの金属の窒化酸化物でなる絶縁膜を用いることもできる。
【００３９】
ここで、酸化窒化物とは、その組成において、窒素よりも酸素の含有量が多いものを示し、例えば、酸化窒化シリコンとは、酸素が５０原子％以上７０原子％以下、窒素が０．５原子％以上１５原子％以下、珪素が２５原子％以上３５原子％以下、水素が０．１原子％以上１０原子％以下の範囲で含まれるものをいう。また、窒化酸化物とは、その組成において、酸素よりも窒素の含有量が多いものを示し、例えば、窒化酸化シリコンとは、酸素が５原子％以上３０原子％以下、窒素が２０原子％以上５５原子％以下、珪素が２５原子％以上３５原子％以下、水素が１０原子％以上３０原子％以下の範囲で含まれるものをいう。但し、上記範囲は、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）や、水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合のものである。また、構成元素の含有比率は、その合計が１００原子％を超えない値をとる。
【００４０】
ベース基板１０１として、アルカリ金属やアルカリ土類金属などの半導体装置の信頼性を低下させる不純物を含むような基板を用いる場合には、該不純物がベース基板１０１からＳＯＩ基板の半導体層に拡散することを防止できるような膜を、少なくとも１層以上、絶縁層１１２中に含ませることが好ましい。このような膜には、窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜などがある。このような膜を含ませることで、絶縁層１１２をバリア層として機能させることができる。
【００４１】
例えば、絶縁層１１２を単層構造のバリア層とする場合には、厚さ５ｎｍ以上２００ｎｍ以下の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜を用いて絶縁層１１２を形成すればよい。
【００４２】
絶縁層１１２を、２層構造のバリア層とする場合には、上層は、バリア機能の高い絶縁膜で構成する。例えば、厚さ５ｎｍ以上２００ｎｍ以下程度の窒化シリコン膜、窒化酸化シリコン膜、窒化アルミニウム膜、または窒化酸化アルミニウム膜を用いることができる。なお、これらの膜は、不純物の拡散を防止するブロッキング効果が高いが、内部応力も高い。そのため、単結晶半導体基板１１０と接する下層の絶縁膜としては、上層の絶縁膜の応力を緩和する効果のある膜を選択することが好ましい。このような絶縁膜には、酸化シリコン膜や酸化窒化シリコン膜、単結晶半導体基板１１０を熱酸化して形成した熱酸化膜などがある。下層の絶縁膜の厚さは、例えば、５ｎｍ以上３００ｎｍ以下程度とすることができる。
【００４３】
本実施の形態では、絶縁層１１２を絶縁膜１１２ａと絶縁膜１１２ｂでなる２層構造とする。絶縁層１１２をバリア層として機能させる場合の絶縁膜１１２ａと絶縁膜１１２ｂの組み合わせとしては、例えば、酸化シリコン膜と窒化シリコン膜、酸化窒化シリコン膜と窒化シリコン膜、酸化シリコン膜と窒化酸化シリコン膜、酸化窒化シリコン膜と窒化酸化シリコン膜などがある。
【００４４】
例えば、下層の絶縁膜１１２ａとしては、プロセスガスにＳｉＨ４及びＮ２Ｏを用いて、プラズマ励起ＣＶＤ法（以下、ＰＥＣＶＤ法ともいう）で形成した酸化窒化シリコン膜を用いることができる。また、プロセスガスに有機シランガスと酸素を用いて、ＰＥＣＶＤ法で形成した酸化シリコン膜を用いてもよい。また、単結晶半導体基板１１０を酸化することにより形成した酸化膜を絶縁膜１１２ａとすることもできる。
【００４５】
なお、有機シランとは、珪酸エチル（ＴＥＯＳ：化学式Ｓｉ（ＯＣ２Ｈ５）４）、テトラメチルシラン（ＴＭＳ：化学式Ｓｉ（ＣＨ３）４）、テトラメチルシクロテトラシロキサン（ＴＭＣＴＳ）、オクタメチルシクロテトラシロキサン（ＯＭＣＴＳ）、ヘキサメチルジシラザン（ＨＭＤＳ）、トリエトキシシラン（ＳｉＨ（ＯＣ２Ｈ５）３）、トリスジメチルアミノシラン（ＳｉＨ（Ｎ（ＣＨ３）２）３）などの珪素原子を含有する有機化合物をいう。
【００４６】
上層の絶縁膜１１２ｂとしては、例えば、プロセスガスにＳｉＨ４、Ｎ２Ｏ、ＮＨ３及びＨ２を用いてＰＥＣＶＤ法で形成した窒化酸化シリコン膜を用いることができる。プロセスガスにＳｉＨ４、Ｎ２、ＮＨ３及びＨ２を用いてＰＥＣＶＤ法で形成した窒化シリコン膜を用いてもよい。
【００４７】
ＰＥＣＶＤ法で、酸化窒化シリコンでなる絶縁膜１１２ａ、窒化酸化シリコンでなる絶縁膜１１２ｂを形成する場合には、例えば、トレイ１０に配置された複数の単結晶半導体基板１１０をＰＥＣＶＤ装置の処理室に搬入し、ＳｉＨ４及びＮ２Ｏの混合ガスのプラズマを生成し、酸化窒化シリコン膜を単結晶半導体基板１１０上に形成した後、処理室に導入するガスをＳｉＨ４、Ｎ２Ｏ、ＮＨ３及びＨ２に変更し、これらの混合ガスのプラズマを生成して、酸化窒化シリコン膜上に窒化酸化シリコン膜を連続して形成することができる。また、複数の処理室を有するＰＥＣＶＤ装置を用いる場合には、酸化窒化シリコン膜と窒化酸化シリコン膜を異なる処理室で形成することもできる。もちろん、処理室に導入するガスを変更することで、下層に酸化シリコン膜を形成することもできるし、上層に窒化シリコン膜を形成することもできる。
【００４８】
上記のように絶縁膜１１２ａおよび絶縁膜１１２ｂを形成することで、スループット良く、複数の単結晶半導体基板１１０に絶縁層１１２を形成することができる。また、大気に触れさせることなく絶縁膜１１２ａ、絶縁膜１１２ｂを形成できるので、絶縁膜１１２ａと絶縁膜１１２ｂの界面が大気によって汚染されることを防止できる。
【００４９】
また、絶縁膜１１２ａとして、単結晶半導体基板１１０を酸化処理して形成した酸化膜を用いることができる。該酸化膜を形成するための熱酸化処理は、ドライ酸化でも良いが、酸化雰囲気中にハロゲンを含むガスを添加することが好ましい。ハロゲンを含むガスとしては、ＨＣｌ、ＨＦ、ＮＦ３、ＨＢｒ、Ｃｌ、ＣｌＦ、ＢＣｌ３、Ｆ、Ｂｒ２などから選ばれた一種又は複数種のガスを用いることができる。
【００５０】
例えば、酸素に対してＨＣｌを０．５体積％以上１０体積％以下（好ましくは３体積％程度）の割合で含む雰囲気中で、７００℃以上の温度で熱処理を行う。一例としては、９５０℃以上１１００℃以下の加熱温度で熱酸化を行うとよい。処理時間は０．１時間以上６時間以下、好ましくは０．５時間以上１時間以下とすることができる。形成される酸化膜の膜厚は、１０ｎｍ以上１０００ｎｍ以下（好ましくは５０ｎｍ以上２００ｎｍ以下）、例えば１００ｎｍの厚さとすることができる。
【００５１】
このような温度範囲で酸化処理を行うことで、ハロゲン元素によるゲッタリング効果（金属不純物を除去する効果）を得ることができる。すなわち、塩素の作用により、金属などの不純物が揮発性の塩化物となって気相中へ離脱して、単結晶半導体基板１１０から除去される。また、酸化雰囲気に含まれるハロゲン元素により、単結晶半導体基板１１０の表面の欠陥が終端されるため、酸化膜と単結晶半導体基板１１０との界面の局在準位密度を低減できる。
【００５２】
このハロゲンを含む雰囲気での熱酸化処理により、酸化膜にハロゲンを含ませることができる。ハロゲン元素を１×１０１７ａｔｏｍｓ／ｃｍ３以上５×１０２０ａｔｏｍｓ／ｃｍ３以下程度の濃度で含ませることにより、半導体基板１００において、金属などの不純物を捕獲して単結晶半導体層１１６の汚染を防止する保護膜としての機能を発現させることができる。
【００５３】
熱酸化処理で下層の絶縁膜１１２ａを形成し、ＰＥＣＶＤ法などの気相法で上層の絶縁膜１１２ｂを形成する場合は、単結晶半導体基板１１０をトレイ１０に配置する前に、熱酸化処理で絶縁膜１１２ａを形成し、絶縁膜１１２ａが形成された単結晶半導体基板１１０をトレイ１０に並べ、しかる後に、絶縁膜１１２ｂを形成することもできる。
【００５４】
次に、図７（Ｂ）に示すように、絶縁層１１２を介して、電界で加速されたイオンでなるイオンビーム１２１を単結晶半導体基板１１０に照射して、単結晶半導体基板１１０の表面から所定の深さの領域に、損傷領域１１３（脆化領域ともいう）を形成する。損傷領域１１３となる領域の深さは、イオンの平均侵入深さとほぼ同じ深さであり、イオンビーム１２１の加速エネルギーとイオンビーム１２１の入射角によって調節することができる。加速エネルギーは加速電圧、ドーズ量などにより調節できる。なお、損傷領域１１３の深さによって、単結晶半導体基板１１０から分離される半導体層の厚さが決定されることになる。損傷領域１１３が形成される深さは５０ｎｍ以上５００ｎｍ以下とすればよく、好ましくは５０ｎｍ以上２００ｎｍ以下である。
【００５５】
イオンを単結晶半導体基板１１０に照射する方法としては、質量分離を伴うイオン注入法よりも、質量分離を伴わないイオンドーピング法を用いることが好ましい。これにより、大型の（大面積な）トレイ１０に配置された複数の単結晶半導体基板１１０に損傷領域１１３を形成するタクトタイムを短縮できるからである。
【００５６】
イオンドーピング法を用いる場合には、トレイ１０に収められた単結晶半導体基板１１０を、イオンドーピング装置の処理室に搬入する。プロセスガスを励起しプラズマを生成し、そのプラズマから所望のイオンを引き出し加速してイオンビーム１２１を生成し、そのイオンビーム１２１を、複数の単結晶半導体基板１１０に照射することで、所定の深さにイオンが高濃度に導入され、損傷領域１１３が形成される。
【００５７】
ソースガスに水素（Ｈ２）を用いる場合、水素ガスを励起してＨ＋、Ｈ２＋、Ｈ３＋を生成することができる。ソースガスから生成されるイオン種の割合は、プラズマの励起方法、プラズマを発生させる雰囲気の圧力、ソースガスの供給量などを調節することで、変化させることができる。イオンドーピング法を用いてイオンの照射を行う場合、イオンビーム１２１中のイオンの総量に対してＨ３＋が少なくとも５０％以上含まれるようにする。Ｈ３＋が７０％以上含まれるようにすることが好ましく、８０％以上とするとより好ましい。Ｈ３＋の割合を５０％以上とすることで、イオンビーム１２１に含まれるＨ＋、Ｈ２＋の割合が相対的に小さくなるため、イオンビーム１２１に含まれる水素イオンの平均侵入深さのばらつきを小さくすることができる。これにより、イオンの照射効率が向上し、タクトタイムを短縮することができる。また、Ｈ３＋はＨ＋やＨ２＋と比較して質量が大きいため、加速電圧が同じ場合（すなわちイオンのエネルギーが同じ場合）であれば、損傷領域を浅く形成することができる。すなわち、半導体層を薄膜化することができる。なお、Ｈ３＋の半導体基板におけるプロファイルは、Ｈ＋やＨ２＋と比較して急峻である。つまり、照射の総量が少ない場合であっても、良好に分離を行うことができる。
【００５８】
ソースガスとして水素ガスを用いたイオンドーピング法によりイオン照射を行う場合、加速電圧を１０ｋＶ以上２００ｋＶ以下程度、ドーズ量を１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下程度とするとよい。この条件で水素イオンを照射することにより、イオンビーム１２１に含まれるイオン種及びその割合にも依存するが、損傷領域１１３を単結晶半導体基板１１０の深さ５０ｎｍ以上５００ｎｍ以下の領域に形成することができる。
【００５９】
例えば、単結晶半導体基板１１０が単結晶シリコン基板であり、絶縁膜１１２ａが厚さ５０ｎｍの酸化窒化シリコン膜であり、絶縁膜１１２ｂが厚さ５０ｎｍの窒化酸化シリコン膜である場合、ソースガスとして水素を用い、加速電圧が４０ｋＶ、ドーズ量が２．２×１０１６ｉｏｎｓ／ｃｍ２の条件下では、単結晶半導体基板１１０から厚さ１２０ｎｍ程度の単結晶半導体層を分離することができる。また、絶縁膜１１２ａを厚さ１００ｎｍの酸化窒化シリコン膜とし、他は同じ条件とした場合には、単結晶半導体基板１１０から厚さ７０ｎｍ程度の半導体層を分離することができる。
【００６０】
イオンビーム１２１のソースガスとしては、ヘリウム（Ｈｅ）を用いることもできる。ヘリウムを励起して生成されるイオン種はＨｅ＋が殆どであるため、質量分離を伴わないイオンドーピング法でも、Ｈｅ＋を主たるイオンとして単結晶半導体基板１１０に照射することができる。よって、イオンドーピング法で、効率良く損傷領域１１３を形成することができる。ヘリウムを用いたイオンドーピング法を用いてイオン照射を行う場合には、加速電圧１０ｋＶ以上２００ｋＶ以下、ドーズ量１×１０１６ｉｏｎｓ／ｃｍ２以上６×１０１６ｉｏｎｓ／ｃｍ２以下とすればよい。なお、その他に、ソースガスとして、塩素ガス（Ｃｌ２ガス）やフッ素ガス（Ｆ２ガス）などのハロゲンガスを用いることができる。
【００６１】
損傷領域１１３を形成した後、図７（Ｃ）に示すように、絶縁層１１２の上面に接合層１１４を形成する。接合層１１４を形成する工程では、単結晶半導体基板１１０の加熱温度は損傷領域１１３に照射した元素または分子が析出しない温度とし、その加熱温度は４００℃以下、より好ましくは３５０℃以下である。言い換えると、この加熱温度は損傷領域１１３からガスが抜けない温度である。なお、接合層１１４は、イオン照射工程を行う前に形成することもできる。この場合には、接合層１１４を形成する際のプロセス温度は、３５０℃以上とすることができる。
【００６２】
接合層１１４は、平滑な親水性表面を有する層である。接合層１１４の算術平均粗さＲａは０．７ｎｍ以下、より好ましくは、０．４ｎｍ以下である。また、接合層１１４の厚さは５ｎｍ以上５００ｎｍ以下とすることができ、より好ましくは１０ｎｍ以上２００ｎｍ以下である。
【００６３】
接合層１１４としては、化学的気相反応により形成される絶縁膜を用いることが好ましく、中でも酸化シリコン膜が好ましい。接合層１１４として、プラズマ励起ＣＶＤ法で酸化シリコン膜を形成する場合には、ソースガスとして有機シランガス及び酸素（Ｏ２）ガスを用いることが好ましい。ソースガスとして有機シランを用いることにより、プロセス温度が４００℃以下で、平滑な表面を有する酸化シリコン膜を形成することができる。
【００６４】
例えば、ソースガスにＴＥＯＳとＯ２を用いて、酸化シリコン膜でなる接合層１１４を形成するためには、ＴＥＯＳの流量が１５ｓｃｃｍ、Ｏ２の流量が７５０ｓｃｃｍ、成膜圧力は１００Ｐａ、成膜温度は３００℃、電源周波数は１３．５６ＭＨｚ、ＲＦ出力は３００Ｗとすればよい。
【００６５】
プラズマ励起ＣＶＤ法以外にも、熱ＣＶＤ法を用いることで接合層１１４として機能する酸化シリコン膜を形成することができる。この場合、シリコンのソースガスとしてはモノシラン（ＳｉＨ４）やジシラン（Ｓｉ２Ｈ６）などを、酸素のソースガスとしては酸素（Ｏ２）ガスや一酸化二窒素（Ｎ２Ｏ）ガスなどを用いることができる。加熱温度は２００℃以上５００℃以下とすることが好ましい。なお、接合層１１４は絶縁性材料を用いて形成されることが多く、接合層１１４は広く絶縁層に含まれている。なお、上述のような方法により形成された接合層１１４は低温での接合に有利であると考えられる。これは、上述の接合層１１４では、その表面にＯＨ基が存在しているためである。接合に係るメカニズムが完全に解明されているわけではないが、Ｓｉ−ＯＨとＳｉ−ＯＨとが反応することによりＳｉ−Ｏ−Ｓｉが形成されているか、又は、Ｓｉ−ＨとＳｉ−ＯＨとが反応することによりＳｉ−Ｏ−Ｓｉが形成されているものと考えられる。一方で、熱酸化法などにより形成された接合層１１４は表面のＯＨ基が少なく、この意味においても低温での接合には向かないといえる。
【００６６】
次に、絶縁層１１２および接合層１１４が形成された単結晶半導体基板１１０をトレイ１０からはずし、複数の単結晶半導体基板１１０を洗浄する。この洗浄工程は、純水による超音波洗浄で行うことができる。超音波洗浄はメガヘルツ超音波洗浄（メガソニック洗浄）とすることが好ましい。超音波洗浄の後、単結晶半導体基板１１０をオゾン水で洗浄してもよい。オゾン水で洗浄することで、有機物の除去と、接合層１１４表面の親水性を向上させる表面活性化処理を行うことができる。洗浄処理、および表面活性化処理の終了後、図７（Ｄ）に示すように単結晶半導体基板１１０をトレイ１０の凹部１１に配置する。なお、本実施の形態においては、単結晶半導体基板１１０をトレイ１０からはずして洗浄処理や活性化処理を施す場合について説明したが、本発明はこれに限定して解釈されない。単結晶半導体基板１１０の汚染等が問題とならない場合には、単結晶半導体基板１１０の洗浄を行う必要はない。また、洗浄処理や表面活性化処理を行う場合であっても、単結晶半導体基板１１０をトレイ１０からはずさずに処理することができる。
【００６７】
接合層１１４の表面の活性化処理としては、オゾン水による洗浄の他、原子ビームやイオンビームの照射処理、プラズマ処理、ラジカル処理等を挙げることができる。原子ビーム若しくはイオンビームを利用する場合には、アルゴン等の不活性ガス中性原子ビームや不活性ガスイオンビームを用いることができる。
【００６８】
次に、トレイ１０に配置された単結晶半導体基板１１０とベース基板１０１を貼り合わせる。貼り合わせる前に、ベース基板１０１の洗浄をしておくことが好ましい。ベース基板１０１の洗浄としては、塩酸と過酸化水素水を用いた洗浄や、メガヘルツ超音波洗浄などが挙げられる。また、ベース基板１０１の接合面となる表面に対して、接合層１１４と同様に表面活性化処理を行うことが好ましい。
【００６９】
図８（Ａ）は接合工程を説明する断面図である。複数の単結晶半導体基板１１０が配置されたトレイ１０に対してベース基板１０１を配置する。そして、ベース基板１０１の所定の部分（例えば、端部など）に３００Ｎ／ｃｍ２以上１５０００Ｎ／ｃｍ２以下程度の圧力を加える。この圧力は、１０００Ｎ／ｃｍ２以上５０００Ｎ／ｃｍ２以下程度とすることが好ましい。圧力を加えることにより、圧力を加えた部分から、接合層１１４とベース基板１０１とが密着し始める。やがて、１枚のベース基板１０１に対して、トレイ１０上の全ての単結晶半導体基板１１０が密着することになる。該接合工程は、加熱処理を伴わず、常温で行うことができるため、ベース基板１０１としてガラス基板などの耐熱性の低い基板を用いることが可能である。
【００７０】
なお、本発明においては、複数の単結晶半導体基板１１０をトレイ１０に並べているため、単結晶半導体基板１１０の厚さの違いにより、ベース基板１０１と接触しない単結晶半導体基板１１０が生じる場合がある。このため、圧力をかける場所は一箇所ではなく、複数箇所とすることが好ましい。より好ましくは、各単結晶半導体基板１１０に圧力をかけるようにする。なお、単結晶半導体基板１１０がトレイ１０に配置された状態において、接合層１１４表面の高さが多少違っていたとしても、ベース基板１０１のたわみにより接合層１１４の一部分がベース基板１０１と接触すれば、接合層１１４の表面全体に接合を進行させることが可能である。
【００７１】
また、図８（Ａ）のようにベース基板１０１をトレイ１０に載せた後、図９のようにベース基板１０１を下側とすることで、単結晶半導体基板１１０の自重によりベース基板１０１と単結晶半導体基板１１０を接触させることができる。これにより、単結晶半導体基板１１０の厚さの違いに関わらず、容易に接合を形成することができる。
【００７２】
ベース基板１０１に単結晶半導体基板１１０を貼り合わせた後には、ベース基板１０１と接合層１１４との界面における結合力を増加させるために、加熱処理を施すことが好ましい。この処理温度は、損傷領域１１３に亀裂を発生させない温度とし、例えば、２００℃以上４５０℃以下の温度範囲とすることができる。また、この温度範囲で加熱しながら、ベース基板１０１に単結晶半導体基板１１０を貼り合わせることで、ベース基板１０１と接合層１１４との接合界面での結合力を強固なものとすることができる。
【００７３】
単結晶半導体基板１１０上にベース基板１０１を配置する際に接合面がゴミなどにより汚染されてしまうと、該汚染された部分は接合されなくなる。このような接合面の汚染を防ぐため、ベース基板１０１の単結晶半導体基板１１０上への配置は、気密構造の処理室（気密室）内において行うことが好ましい。また、該処理室内を５．０×１０−３Ｐａ程度の減圧状態とし、接合処理が行われる雰囲気を清浄にしておくことが好ましい。
【００７４】
次いで、加熱処理を行い、損傷領域１１３で分離させて、単結晶半導体基板１１０から半導体層１１５を分離する。図８（Ｂ）は、単結晶半導体基板１１０から半導体層１１５を分離する分離工程を説明する図である。なお、ここでは、半導体層１１５が分離された後の単結晶半導体基板を単結晶半導体基板１１７としている。
【００７５】
加熱処理により、損傷領域１１３に存在する元素が析出し、損傷領域１１３の微小な空洞内の圧力が上昇する。この圧力の上昇により、損傷領域１１３の微小な空洞の体積変化が生じ、損傷領域１１３に亀裂が生じる。これにより、損傷領域１１３に沿って単結晶半導体基板１１０が分離される。接合層１１４はベース基板１０１と接合しているので、ベース基板１０１上には単結晶半導体基板１１０から分離された半導体層１１５が固定される。半導体層１１５を単結晶半導体基板１１０から分離するための加熱処理の温度は、ベース基板１０１の歪み点を越えない温度とする。
【００７６】
この加熱処理には、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置などを用いることができる。ＲＴＡ装置としては、ＧＲＴＡ（Ｇａｓ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置や、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置が挙げられる。
【００７７】
ＧＲＴＡ装置を用いる場合には、加熱温度５５０℃以上６５０℃以下、処理時間０．５分以上６０分以内の加熱処理を適用することができる。抵抗加熱装置を用いる場合には、加熱温度２００℃以上６５０℃以下、処理時間２時間以上４時間以内の加熱処理を適用することができる。マイクロ波処理装置を用いる場合には、マイクロ波周波数を２．４５ＧＨｚとし、処理時間１０分以上２０分以内の加熱処理を適用することができる。
【００７８】
抵抗加熱装置を有する縦型炉を用いた加熱処理の具体的な処理方法を説明する。はじめに、図８（Ａ）の、トレイ１０に配置された単結晶半導体基板１１０が貼り付けられたベース基板１０１を、縦型炉のボートに配置する。そして該ボートを縦型炉のチャンバーに搬入する。チャンバー内は、単結晶半導体基板１１０の酸化を抑制するために真空状態（減圧状態）とする。真空度は、５×１０−３Ｐａ程度とすればよい。真空状態にした後、窒素をチャンバー内に供給して、チャンバー内を大気圧の窒素雰囲気にする。この間に、温度を２００℃に上昇させる。
【００７９】
温度２００℃で２時間加熱した後、１時間かけて４００℃に上昇させる。温度４００℃の状態が安定したら、さらに１時間かけて６００℃に上昇させる。温度６００℃の状態が安定したら、６００℃で２時間加熱処理する。その後、１時間かけて、温度４００℃まで下げ、その１０分乃至３０分間後に、チャンバー内からボートを搬出する。そして、大気雰囲気下で、ボート上のトレイ１０に並べられた単結晶半導体基板１１７、および半導体層１１５が貼り付けられたベース基板１０１を冷却する。
【００８０】
上記の抵抗加熱炉を用いた加熱処理では、接合層１１４とベース基板１０１との結合力を強化するための加熱処理と、損傷領域１１３での分離を生じさせる加熱処理が連続して行われる。この２つの加熱処理を異なる装置で行う場合には、例えば、次のような工程を用いることができる。まず、抵抗加熱炉を用いて、２００℃、２時間の加熱処理を行う。そして、貼り合わされたベース基板１０１と単結晶半導体基板１１０を炉から搬出し、その後、ＲＴＡ装置で、６００℃以上７００℃以下、１分以上３０分以下の加熱処理を行う。該工程により、単結晶半導体基板１１０を損傷領域１１３で分割させることができる。
【００８１】
なお、図８（Ｂ）に示すように、単結晶半導体基板１１０の周辺部がベース基板１０１に接合しない場合が多くある。これは、単結晶半導体基板１１０の周辺部が面取りされており曲率を有しているためベース基板１０１と接合層１０４が密着しない、単結晶半導体基板１１０の周辺部では損傷領域１１３が分離しにくい、周辺部の平坦性が不足している、周辺部に傷や汚れがある、などの理由によるものと考えられる。このため、ベース基板１０１には、単結晶半導体基板１１０よりもサイズが小さい半導体層１１５が貼り付けられ、また、単結晶半導体基板１１７の周囲には凸部が形成され、その凸部上に、ベース基板１０１に貼り付けられなかった、絶縁膜１１２ａ、絶縁膜１１２ｂ、及び接合層１１４が残存している。
【００８２】
ベース基板１０１に密着された半導体層１１５には、損傷領域１１３の形成の際のイオン照射や、損傷領域１１３における分離によって、結晶欠陥が形成されている。また、その表面の平坦性が損なわれている。このような結晶欠陥を低減し、平坦性を向上するために、図１０（Ａ）に示す様に、半導体層１１５にレーザビーム１２２を照射する。
【００８３】
レーザビーム１２２を半導体層１１５の上面側から照射することで、半導体層１１５を上面から溶融させる。溶融させた後、半導体層１１５が冷却、固化することにより、図１０（Ｂ）に示すような、上面の平坦性が向上された単結晶半導体層１１６が形成される。なお、図１０（Ｂ）の斜視図が図１に対応している。
【００８４】
本実施の形態においては、平坦性を向上するためにレーザビーム１２２の照射を行っている。このため、加熱処理による平坦化の場合と比較してベース基板１０１の温度上昇を抑えることができる。つまり、ガラス基板のような耐熱性の低い基板をベース基板１０１として用いることが可能になる。なお、レーザビーム１２２の照射による半導体層１１５の溶融は、部分溶融であることが好ましい。完全溶融させた場合には、液相となった半導体層１１５における無秩序な核発生により、半導体層１１５が再結晶化することとなり、半導体層１１５の結晶性が低下するためである。部分溶融させることにより、溶融されていない固相部分から結晶成長が進行する。これにより、半導体層１１５の欠陥が減少し、結晶性が回復する。なお、完全溶融とは、半導体層１１５が接合層１１４との界面まで溶融され、液体状態になることをいう。他方、部分溶融とは、上層は溶融して液相となるが、下層は溶融せずに固相のままであることをいう。
【００８５】
レーザビーム１２２を発振するレーザ発振器としては、その発振波長が、紫外光域から可視光域にあるものが選択される。レーザビーム１２２の波長は、半導体層１１５に吸収される波長とする必要がある。その波長は、レーザビームの表皮深さ（ｓｋｉｎ  ｄｅｐｔｈ）などを考慮して決定すればよい。例えば、２５０ｎｍ以上７００ｎｍ以下の範囲とすることができる。
【００８６】
上述のレーザ発振器としては、連続発振レーザ、疑似連続発振レーザ及びパルス発振レーザを用いることができる。部分溶融させるためには、パルス発振レーザを用いることが好ましい。例えば、パルス発振レーザの場合は、繰り返し周波数１ＭＨｚ以下、パルス幅１０ｎ秒以上５００ｎ秒以下である。例えば、繰り返し周波数１０Ｈｚ乃至３００Ｈｚ、パルス幅２５ｎ秒、波長３０８ｎｍのＸｅＣｌエキシマレーザを用いることができる。
【００８７】
また、レーザビーム１２２のエネルギーは、レーザビーム１２２の波長、表皮深さ、半導体層１１５の膜厚などを考慮して決定することができる。レーザビーム１２２の照射エネルギー密度は、３００ｍＪ／ｃｍ２以上８００ｍＪ／ｃｍ２以下程度の範囲とすることができる。例えば、半導体層１１５の厚さが１２０ｎｍ程度であり、レーザ発振器にパルス発振レーザを用い、レーザビーム１２２の波長が３０８ｎｍの場合には、レーザビーム１２２の照射エネルギー密度は６００ｍＪ／ｃｍ２以上７００ｍＪ／ｃｍ２以下程度とすることができる。
【００８８】
レーザビーム１２２を照射する際の雰囲気は、希ガス雰囲気や窒素雰囲気のような不活性雰囲気、又は、真空状態（減圧状態）で行うことが好ましい。不活性雰囲気中でレーザビーム１２２を照射するには、気密構造のチャンバー内の雰囲気を制御し、該チャンバー内においてレーザビーム１２２を照射すればよい。チャンバーを用いない場合には、例えば、レーザビーム１２２の被照射面に窒素ガスなどの不活性ガスを吹き付けることにより、不活性雰囲気でのレーザビーム１２２の照射を実現できる。不活性雰囲気や真空状態のほうが、大気雰囲気よりも平坦性を向上させる効果が高い。また、これらの雰囲気のほうが大気雰囲気よりもクラックやリッジの発生を抑制できるため好ましい。
【００８９】
レーザビーム１２２としては、光学系を用いてエネルギー分布を均一にし、かつ断面の形状を線状にしたものを用いることが好ましい。これにより、スループット良くレーザビーム１２２を照射することができ、また、レーザビーム１２２の照射を均一に行うことができる。レーザビーム１２２のビーム長をベース基板１０１の一辺より長くすることにより、一回の走査で、ベース基板１０１に貼り付けられた全ての半導体層１１５にレーザビーム１２２を照射することができる。レーザビーム１２２のビーム長がベース基板１０１の一辺より短い場合には、複数回の走査で、ベース基板１０１に貼り付けられた全ての半導体層１１５にレーザビーム１２２を照射することができるビーム長を選択すればよい。
【００９０】
なお、レーザビーム１２２を半導体層１１５に照射する前に、半導体層１１５の表面に形成されている自然酸化膜などの酸化膜を除去する処理を行う。酸化膜を除去するのは、半導体層１１５表面に酸化膜が残存した状態でレーザビーム１２２を照射しても、平坦化の効果を十分に得ることができないためである。酸化膜の除去処理は、フッ酸を用いて行うことができる。フッ酸による処理は、半導体層１１５の表面が撥水性を示すまで行うことが望ましい。撥水性を示す状態とすることで、半導体層１１５から酸化膜が除去されたことが確認できるためである。
【００９１】
図１０（Ａ）のレーザビーム１２２の照射工程は、次のように行うことができる。まず、半導体層１１５を１／１００の濃度となるように（１００倍に）希釈されたフッ酸で１１０秒間処理して、表面の酸化膜を除去する。レーザビーム１２２の発振器としては、ＸｅＣｌエキシマレーザ（波長：３０８ｎｍ、パルス幅：２５ｎ秒、繰り返し周波数６０Ｈｚ）を用いる。光学系により、レーザビーム１２２の断面を３００ｍｍ×０．３４ｍｍの線状に整形する。レーザビーム１２２の走査速度は２．０ｍｍ／秒とし、スキャンピッチを３３μｍ、ビームショット数を約１０ショットとして、レーザビーム１２２を半導体層１１５に照射する。照射面には窒素ガスを吹き付けながら、レーザビーム１２２を走査する。ベース基板１０１が７３０ｍｍ×９２０ｍｍの場合には、レーザビーム１２２を３回走査することで、ベース基板１０１に貼り付けられた全ての半導体層１１５にレーザビーム１２２を照射することができる。
【００９２】
レーザビーム１２２を照射した後、単結晶半導体層１１６に対して５００℃以上６５０℃以下の加熱処理を行うことが好ましい。この加熱処理によって、レーザビーム１２２の照射で回復されなかった単結晶半導体層１１６の欠陥を消滅させ、また、単結晶半導体層１１６の歪みを緩和することができる。この加熱処理には、ＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、抵抗加熱炉、マイクロ波加熱装置などを用いることができる。例えば、抵抗加熱炉を用いた場合には、５００℃の温度で１時間加熱した後、５５０℃で４時間加熱するとよい。
【００９３】
以上の工程により、図１及び図１０（Ｂ）に示す半導体基板１００を作製することができる。本実施の形態により、トレイ１０に配置された複数の単結晶半導体基板１１０に対して、絶縁層１１２の形成、損傷領域１１３の形成及び接合層１１４の形成を、一括して行うことができる。これにより、スループットよく半導体基板１００を形成することができる。また、トレイ１０に単結晶半導体基板１１０を配置した状態で、ベース基板１０１と貼り合わせているため、複数の単結晶半導体基板１１０をスループット良く、かつ容易にベース基板１０１に貼り合わせることができる。
【００９４】
なお、図７（Ａ）から図７（Ｃ）までの工程では、単結晶半導体基板１１０を別のトレイ１０に移し替えることはしなかったが、工程毎に、その工程で使用する装置専用のトレイ１０に単結晶半導体基板１１０を移しかえてもよい。例えば、図７（Ａ）の絶縁層１１２の形成工程では、ＰＥＣＶＤ装置専用のトレイ１０を使用し、図７（Ｃ）の工程ではドーピング装置専用のトレイ１０を使用する、といったこともできる。
【００９５】
また、図７（Ａ）の絶縁層１１２の形成工程の後、絶縁層１１２が形成された単結晶半導体基板１１０をトレイ１０から取り出し、この単結晶半導体基板１１０に対して超音波洗浄などの洗浄処理を行い、清浄な別のトレイ１０に単結晶半導体基板１１０を配置する、といったこともできる。
【００９６】
また、図７（Ｂ）の損傷領域１１３の形成工程の後、損傷領域１１３が形成された単結晶半導体基板１１０をトレイ１０から取り出し、この単結晶半導体基板１１０に対して超音波洗浄などの洗浄処理を行い、清浄な別のトレイ１０に単結晶半導体基板１１０を配置する、といったこともできる。
【００９７】
（実施の形態２）
本実施の形態では、単結晶半導体基板の再生処理について説明する。具体的には、図１１を用いて、図８（Ｂ）に示す単結晶半導体基板１１７を再生処理する場合について説明する。
【００９８】
図８（Ｂ）の工程の後には、図１１に示すように、単結晶半導体基板１１７の周囲に凸部１１７ａが形成され、その凸部１１７ａ上に、絶縁膜１１２ａ、絶縁膜１１２ｂ及び接合層１１４が残存している。
【００９９】
まず、絶縁膜１１２ｂ、絶縁膜１１２ａおよび接合層１１４を除去するエッチング処理を行う。これらの膜が、酸化シリコン、酸化窒化シリコン、窒化酸化シリコンで形成されている場合には、例えば、フッ酸を用いたウエットエッチング処理を行えばよい。該エッチング処理により、図１１（Ｂ）に示すような単結晶半導体基板１１７が得られる。図１１（Ｃ）は、図１１（Ｂ）の一点鎖線ＸＹにおける断面図である。
【０１００】
次に、図１１（Ｂ）及び図１１（Ｃ）に示す単結晶半導体基板１１７をエッチング処理して、凸部１１７ａ及び分離面１１７ｂを除去する。図１１（Ｃ）の破線で囲った部分は、このエッチング処理によって、除去すべき部分である。このエッチングにより、単結晶半導体基板１１７に残存する損傷領域１１３を除去する。単結晶半導体基板１１７のエッチング処理はウエットエッチング処理が好ましく、エッチング液としては、水酸化テトラメチルアンモニウム（ｔｅｔｒａｍｅｔｈｙｌａｍｍｏｎｉｕｍ  ｈｙｄｒｏｘｉｄｅ、略称；ＴＭＡＨ）溶液を用いることができる。
【０１０１】
単結晶半導体基板１１７をエッチング処理して、凸部１１７ａ、分離面１１７ｂ、及び損傷領域１１３を除去した後、その表面を機械的に研磨し、図１１（Ｄ）に示すような平滑な表面を有する単結晶半導体基板１１８を形成する。この単結晶半導体基板１１８は、図２に示す単結晶半導体基板１１０として再利用することができる。
【０１０２】
研磨処理としては、化学機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ、略称：ＣＭＰ）を用いることができる。単結晶半導体基板１１８の表面を平滑にするため、１μｍ以上１０μｍ以下程度研磨することが望ましい。研磨後は、単結晶半導体基板１１８表面に研磨粒子などが残るため、フッ酸洗浄やＲＣＡ洗浄を行う。
【０１０３】
本実施の形態に示したように単結晶半導体基板を再利用することで、半導体基板１００の材料コストを削減することができる。
【０１０４】
本実施の形態は実施の形態１と組み合わせて用いることができる。
【０１０５】
（実施の形態３）
本実施の形態では、複数の単結晶半導体層を基板上に有する半導体基板の別の例として、ベース基板上にバリア層として機能する絶縁層を有する場合について図１２を参照して説明する。なお、本実施の形態の半導体基板の作製方法の大部分については、実施の形態１を参照することができる。
【０１０６】
図１２（Ａ）は、半導体基板１００の構成例を示す斜視図である。図１２（Ｂ）はその断面図である。半導体基板１００は、１枚のベース基板１０１に複数の単結晶半導体層１１６が貼り付けられた構成を有している。各単結晶半導体層１１６は絶縁層１０２及び絶縁層１０３を介してベース基板１０１に設けられており、半導体基板１００は、いわゆるＳＯＩ基板と呼ばれるものである。
【０１０７】
ここで、実施の形態１において示した構成と特に異なる部分は、ベース基板１０１上の全面に絶縁層１０３が形成されている点である。絶縁層１０３はバリア層としての機能を有している。このようにベース基板１０１上の全面にバリア層として機能する絶縁層１０３を設けることにより、単結晶半導体層１１６の下部にのみ絶縁層を設ける構成と比較して、より有効なバリア層を構築することができる。すなわち、単結晶半導体層１１６の下部のみに絶縁層を設けた場合（図１２（Ｃ）参照）には、単結晶半導体層１１６が設けられていない領域に、不純物元素の侵入経路（例えば、ルートＡのような経路）が存在するが、ベース基板１０１上を完全にカバーするように絶縁層を設けることによって、僅かな侵入経路をも排除することができる。これにより、バリア機能をより一層強化することができる。
【０１０８】
なお、バリア層として機能する絶縁層の具体例については、実施の形態１を参照することができるため、ここでは省略する。本実施の形態においては、絶縁層１０３を窒化酸化珪素膜（下層）と酸化窒化珪素膜（上層）の積層構造としたが、これに限定して解釈されるものではない。例えば、上層を酸化珪素膜とし、下層を窒化珪素膜としても良い。また、絶縁層１０３は単層構造としても良いし、３層以上の多層構造としても良い。絶縁層１０３を単層構造で形成する場合には、例えば、窒化シリコンを用いることができる。なお、本実施の形態においては、絶縁層１０２を接合層１１４のみで形成した例を示しているが、実施の形態１における絶縁層１１２のような、バリア層として機能する絶縁層などを設ける構成としても良い。この場合には、バリア機能をより一層向上させることができる。また、半導体層の界面を良好に保つために、絶縁層１１２の半導体層と接触する領域に、酸化珪素膜や酸化窒化珪素膜などを設けても良い。
【０１０９】
本実施の形態に係る半導体基板１００の構成は、絶縁層１０２及び絶縁層１０３のみにおいて実施の形態１と異なっている。このため、絶縁層１０２及び絶縁層１０３以外の構成については実施の形態１を参照すればよい。作製方法についても同様に、実施の形態１を参照することができる。
【０１１０】
本実施の形態は実施の形態１及び２と適宜組み合わせて用いることができる。
【０１１１】
（実施の形態４）
本実施の形態では、複数の単結晶半導体層を基板上に有する半導体基板の別の例として、複数の単結晶半導体層を隙間なく敷き詰めた構造の半導体基板について、図１３乃至図１６を参照して説明する。なお、本実施の形態の半導体基板の作製方法の多くの部分については、実施の形態１を参照することができる。
【０１１２】
図１３は、半導体基板１００の構成例を示す斜視図である。半導体基板１００は、１枚のベース基板１０１に複数の単結晶半導体層１１６が貼り付けられた構成を有している。各単結晶半導体層１１６は絶縁層１０２を介してベース基板１０１に設けられており、半導体基板１００は、いわゆるＳＯＩ基板と呼ばれるものである。
【０１１３】
ここで、実施の形態１において示した構成と特に異なる部分は、単結晶半導体層１１６がベース基板１０１上に隙間なく敷き詰められている点である。このように、単結晶半導体層１１６を隙間なく敷き詰めることにより、表示装置等の大面積が必要とされる半導体装置を作製することができるようになる。具体的には、隣接する単結晶半導体層１１６同士の間隔を０．５ｍｍ以下、好ましくは０．３ｍｍ以下とすることにより、実質的な隙間をなくした構成とすることができる。
【０１１４】
なお、本実施の形態に示す半導体基板を作製するためには、用いる単結晶半導体基板の平坦性や、カッティングの精度、その他単結晶半導体基板の特性が非常に重要である。実施の形態１において説明したように、単結晶半導体基板の周辺部が曲率を有している場合や、周辺部の平坦性が不足している場合、周辺部に傷や汚れがある場合などには、周辺部の接合が不十分になる。したがって、これらの点に留意する必要がある。
【０１１５】
図１４に、本実施の形態において用いるトレイ１０の構成の一例を示す。トレイ１０は、板状の部材であり、単結晶半導体基板１１０を保持するための凹部１１が形成されている。このように、凹部１１を、複数の単結晶半導体基板１１０を隙間なく並べることができる形状とすることで、単結晶半導体層１１６を隙間なく敷き詰めた構造の半導体基板１００を作製することができる。なお、ここでは、３行３列に単結晶半導体基板１１０を配列させて一つのブロックとする場合の凹部１１を示しているが、本発明は該構成に限定して解釈されるものではなない。例えば、行数及び列数を適宜変更しても良い。該トレイ１０を用いて、図１５に示すように、トレイ１０の凹部１１に複数の単結晶半導体基板１１０を配置し、各工程を経ることにより図１３に示す半導体基板１００が完成する。なお、図１６は、図１３の断面図に対応している。トレイ１０の材質、大きさなどについては実施の形態１を参照することができるため、ここでは省略する。
【０１１６】
本実施の形態に係る半導体基板１００の構成は、複数の単結晶半導体層を隙間なく敷き詰めた点のみにおいて実施の形態１と異なっている。このため、該構成以外については実施の形態１を参照すればよい。
【０１１７】
本実施の形態は実施の形態１乃至３と適宜組み合わせて用いることができる。
【０１１８】
（実施の形態５）
本実施の形態では、半導体基板１００を用いた半導体装置の作製方法の一例として、薄膜トランジスタを作製する方法を説明する。複数の薄膜トランジスタを組み合わせることで、各種の半導体装置が形成される。本実施の形態では、実施の形態１の作製方法で作製した半導体基板１００を用いることにする。
【０１１９】
まず、図１７（Ａ）に示すように、ベース基板１０１上の単結晶半導体層１１６をエッチングにより所望の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４とを形成する。
【０１２０】
半導体膜６０３と半導体膜６０４には、閾値電圧を制御するために、硼素、アルミニウム、ガリウムなどのｐ型不純物や、リン、砒素などのｎ型不純物が添加されていても良い。例えば、ｐ型を付与する不純物としてボロンを添加する場合、５×１０１６ｃｍ−３以上１×１０１７ｃｍ−３以下の濃度で添加すれば良い。閾値電圧を制御するための不純物の添加は、単結晶半導体層１１６に対して行っても良いし、半導体膜６０３と半導体膜６０４に対して行っても良い。また、閾値電圧を制御するための不純物の添加を、単結晶半導体基板１１０に対して行っても良い。若しくは、不純物の添加を、閾値電圧を大まかに調整するために単結晶半導体基板１１０に対して行った上で、閾値電圧を微調整するために、単結晶半導体層１１６に対して、または半導体膜６０３及び半導体膜６０４に対して行うようにしても良い。
【０１２１】
また半導体膜６０３と半導体膜６０４を形成した後、ゲート絶縁膜６０６を形成する前に水素化処理を行っても良い。水素化処理は、例えば、水素雰囲気中において３５０℃、２時間程度行う。
【０１２２】
次に、図１７（Ｂ）に示すように、半導体膜６０３と半導体膜６０４を覆うように、ゲート絶縁膜６０６を形成する。ゲート絶縁膜６０６は、高密度プラズマ処理を行うことにより半導体膜６０３と半導体膜６０４の表面を酸化または窒化することで形成することができる。高密度プラズマ処理は、例えばＨｅ、Ａｒ、Ｋｒ、Ｘｅなどの希ガスと、酸素、酸化窒素、アンモニア、窒素、水素などのガスの混合ガスを用いて行う。この場合、プラズマの励起をマイクロ波の導入により行うことで、低電子温度で高密度のプラズマを生成することができる。このような高密度のプラズマで生成された酸素ラジカル（ＯＨラジカルを含む場合もある）や窒素ラジカル（ＮＨラジカルを含む場合もある）によって、半導体膜の表面を酸化または窒化することにより、１ｎｍ以上２０ｎｍ以下、望ましくは５ｎｍ以上１０ｎｍ以下の絶縁膜を半導体膜に接するように形成する。該絶縁膜をゲート絶縁膜６０６として用いる。
【０１２３】
上述した高密度プラズマ処理による半導体膜の酸化または窒化は固相反応で進むため、ゲート絶縁膜６０６と半導体膜６０３及び半導体膜６０４との界面準位密度をきわめて低くすることができる。また、高密度プラズマ処理により半導体膜を直接酸化又は窒化することで、形成される絶縁膜の厚さのばらつきを抑えることが出来る。また、半導体膜が結晶性を有するため、高密度プラズマ処理を用いて半導体膜の表面を固相反応で酸化させる場合であっても、結晶粒界における不均一な酸化を抑え、均一性が良く、界面準位密度の低いゲート絶縁膜を形成することができる。このように、高密度プラズマ処理により形成された絶縁膜を、ゲート絶縁膜の一部または全部に含んで形成されるトランジスタは、特性のばらつきを抑えることができる。
【０１２４】
或いは、半導体膜６０３と半導体膜６０４を熱酸化させることで、ゲート絶縁膜６０６を形成するようにしても良い。このような熱酸化を用いる場合には、耐熱性の比較的高いベース基板を用いることが好ましい。
【０１２５】
また、プラズマＣＶＤ法又はスパッタリング法などを用い、酸化珪素、窒化酸化珪素、窒化珪素、酸化ハフニウム、酸化アルミニウムまたは酸化タンタルを含む膜を、単層で形成することにより、又は、積層させることで、ゲート絶縁膜６０６を形成しても良い。
【０１２６】
なお、水素を含むゲート絶縁膜６０６を形成した後、３５０℃以上４５０℃以下の温度による加熱処理を行うことで、ゲート絶縁膜６０６中に含まれる水素を半導体膜６０３及び半導体膜６０４中に拡散させるようにしても良い。この場合、ゲート絶縁膜６０６は、プラズマＣＶＤ法を用いて窒化シリコン又は窒化酸化シリコンを堆積することで形成すれば良い。この場合において、プロセス温度は３５０℃以下とする。このように、半導体膜６０３及び半導体膜６０４に水素を供給することで、半導体膜６０３中、半導体膜６０４中、ゲート絶縁膜６０６と半導体膜６０３の界面、及びゲート絶縁膜６０６と半導体膜６０４の界面における欠陥を効果的に低減することができる。
【０１２７】
次に、図１７（Ｃ）に示すように、ゲート絶縁膜６０６上に導電膜を形成した後、該導電膜を所定の形状に加工（パターニング）することで、半導体膜６０３と半導体膜６０４の上方に電極６０７を形成する。導電膜の形成にはＣＶＤ法、スパッタリング法等を用いることができる。導電膜は、タンタル（Ｔａ）、タングステン（Ｗ）、チタン（Ｔｉ）、モリブデン（Ｍｏ）、アルミニウム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ニオブ（Ｎｂ）等の材料を用いて形成することができる。また、上記金属を主成分とする合金材料を用いても良いし、上記金属を含む化合物を用いても良い。または、半導体膜に導電性を付与する不純物元素をドーピングした多結晶珪素など、半導体材料を用いて形成しても良い。
【０１２８】
本実施の形態では電極６０７を単層の導電膜で形成しているが、本実施の形態は該構成に限定されない。電極６０７は積層された複数の導電膜で形成されていても良い。２層構造とする場合には、例えば、モリブデン膜、チタン膜、窒化チタン膜等を下層に用い、上層にはアルミニウム膜などを用いればよい。３層構造の場合には、モリブデン膜とアルミニウム膜とモリブデン膜の積層構造や、チタン膜とアルミニウム膜とチタン膜の積層構造などを採用するとよい。
【０１２９】
なお、電極６０７を形成する際に用いるマスクは、レジスト材料の代わりに酸化珪素、窒化酸化珪素等を用いて形成してもよい。この場合、酸化珪素膜や窒化酸化珪素膜等をパターニングしてマスクを形成する工程が加わるが、エッチング時におけるマスクの膜減りがレジスト材料と比較して少ないため、より正確な形状の電極６０７を形成することができる。また、マスクを用いずに、液滴吐出法を用いて選択的に電極６０７を形成しても良い。ここで、液滴吐出法とは、所定の組成物を含む液滴を吐出または噴出することで所定のパターンを形成する方法を意味し、インクジェット法などがその範疇に含まれる。
【０１３０】
また、ＩＣＰ（Ｉｎｄｕｃｔｉｖｅｌｙ  Ｃｏｕｐｌｅｄ  Ｐｌａｓｍａ：誘導結合型プラズマ）エッチング法を用い、エッチング条件（コイル型の電極層に印加される電力量、基板側の電極層に印加される電力量、基板側の電極温度等）を適宜調節し、所望のテーパー形状を有するように導電膜をエッチングすることで、電極６０７を形成することもできる。また、テーパー形状は、マスクの形状によって制御することもできる。なお、エッチング用ガスとしては、塩素、塩化硼素、塩化珪素もしくは四塩化炭素などの塩素系ガス、四弗化炭素、弗化硫黄もしくは弗化窒素などのフッ素系ガス又は酸素などを適宜用いることができる。
【０１３１】
次に、図１７（Ｄ）に示すように、電極６０７をマスクとして、一導電型を付与する不純物元素を半導体膜６０３、半導体膜６０４に添加する。本実施の形態では、半導体膜６０３にｎ型を付与する不純物元素（例えばリンまたはヒ素）を、半導体膜６０４にｐ型を付与する不純物元素（例えばボロン）を添加する。なお、ｎ型を付与する不純物元素を半導体膜６０３に添加する際には、ｐ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。また、ｐ型を付与する不純物元素を半導体膜６０４に添加する際には、ｎ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。又は、半導体膜６０３及び半導体膜６０４に、ｐ型を付与する不純物元素又はｎ型を付与する不純物元素の一方を添加した後、一方の半導体膜のみに、より高い濃度でｐ型を付与する不純物元素又はｎ型を付与する不純物元素の他方を添加するようにしても良い。上記不純物の添加により、半導体膜６０３に不純物領域６０８、半導体膜６０４に不純物領域６０９が形成される。
【０１３２】
次に、図１８（Ａ）に示すように、電極６０７の側面にサイドウォール６１０を形成する。サイドウォール６１０は、例えば、ゲート絶縁膜６０６及び電極６０７を覆うように新たに絶縁膜を形成し、垂直方向を主体とした異方性エッチングにより、新たに形成された該絶縁膜を部分的にエッチングすることで形成することができる。上記の異方性エッチングにより、新たに形成された絶縁膜が部分的にエッチングされて、電極６０７の側面にサイドウォール６１０が形成される。なお、上記の異方性エッチングにより、ゲート絶縁膜６０６を部分的にエッチングしても良い。サイドウォール６１０を形成するための絶縁膜は、プラズマＣＶＤ法やスパッタリング法等により、珪素膜、酸化珪素膜、窒化酸化珪素膜や、有機樹脂などの有機材料を含む膜を、単層構造又は積層構造で形成することができる。本実施の形態では、膜厚１００ｎｍの酸化珪素膜をプラズマＣＶＤ法によって形成する。またエッチングガスとしては、ＣＨＦ３とヘリウムの混合ガスを用いることができる。なお、サイドウォール６１０を形成する工程は、これらに限定されるものではない。
【０１３３】
次に、図１８（Ｂ）に示すように、電極６０７及びサイドウォール６１０をマスクとして、半導体膜６０３、半導体膜６０４に一導電型を付与する不純物元素を添加する。なお、半導体膜６０３、半導体膜６０４には、それぞれ先の工程で添加した不純物元素と同じ導電型の不純物元素をより高い濃度で添加する。なお、ｎ型を付与する不純物元素を半導体膜６０３に添加する際には、ｐ型の不純物が添加される半導体膜６０４はマスク等で覆い、ｎ型を付与する不純物元素の添加が選択的に行われるようにする。また、ｐ型を付与する不純物元素を半導体膜６０４に添加する際には、ｎ型の不純物が添加される半導体膜６０３はマスク等で覆い、ｐ型を付与する不純物元素の添加が選択的に行われるようにする。
【０１３４】
上記不純物元素の添加により、半導体膜６０３に、一対の高濃度不純物領域６１１と、一対の低濃度不純物領域６１２と、チャネル形成領域６１３とが形成される。また、上記不純物元素の添加により、半導体膜６０４に、一対の高濃度不純物領域６１４と、一対の低濃度不純物領域６１５と、チャネル形成領域６１６とが形成される。高濃度不純物領域６１１、６１４はソース又はドレインとして機能し、低濃度不純物領域６１２、６１５はＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域として機能する。
【０１３５】
なお、半導体膜６０４上に形成されたサイドウォール６１０と、半導体膜６０３上に形成されたサイドウォール６１０は、キャリアが移動する方向（いわゆるチャネル長に平行な方向）における幅が同じになるように形成しても良いが、該幅が異なるように形成しても良い。ｐチャネル型トランジスタとなる半導体膜６０４上のサイドウォール６１０の幅は、ｎチャネル型トランジスタとなる半導体膜６０３上のサイドウォール６１０の幅よりも長くすると良い。なぜならば、ｐ型トランジスタにおいてソース及びドレインを形成するために注入されるボロンは拡散しやすく、短チャネル効果を誘起しやすいためである。ｐ型トランジスタにおいて、サイドウォール６１０の幅をより長くすることで、ソース及びドレインに高濃度のボロンを添加することが可能となり、ソース及びドレインを低抵抗化することができる。
【０１３６】
ソース及びドレインをさらに低抵抗化するために、半導体膜６０３、半導体膜６０４をシリサイド化したシリサイド層を形成しても良い。シリサイド化は、半導体膜に金属を接触させ、加熱処理（例えば、ＧＲＴＡ法、ＬＲＴＡ法等）により、半導体膜中の珪素と金属とを反応させて行う。シリサイド層としては、コバルトシリサイド又はニッケルシリサイドを用いれば良い。半導体膜６０３や半導体膜６０４が薄い場合には、半導体膜６０３、半導体膜６０４の底部までシリサイド反応を進めても良い。シリサイド化に用いることができる金属材料としては、チタン（Ｔｉ）、ニッケル（Ｎｉ）、タングステン（Ｗ）、モリブデン（Ｍｏ）、コバルト（Ｃｏ）、ジルコニウム（Ｚｒ）、ハフニウム（Ｈｆ）、タンタル（Ｔａ）、バナジウム（Ｖ）、ネオジム（Ｎｂ）、クロム（Ｃｒ）、白金（Ｐｔ）、パラジウム（Ｐｄ）等が挙げられる。また、レーザビームの照射などによってもシリサイド層を形成することができる。
【０１３７】
上述の工程により、ｎチャネル型トランジスタ６１７及びｐチャネル型トランジスタ６１８が形成される。なお、図１８（Ｂ）に示す段階では、ソース電極又はドレイン電極として機能する導電膜は形成されていないが、これらの導電膜を含めた構造をトランジスタと呼ぶこともある。
【０１３８】
次に、図１８（Ｃ）に示すように、ｎチャネル型トランジスタ６１７、ｐチャネル型トランジスタ６１８を覆うように絶縁膜６１９を形成する。絶縁膜６１９は必ずしも設ける必要はないが、絶縁膜６１９を形成することで、アルカリ金属やアルカリ土類金属などの不純物がｎチャネル型トランジスタ６１７、ｐチャネル型トランジスタ６１８に侵入することを防止できる。具体的には、絶縁膜６１９を、窒化珪素、窒化酸化珪素、窒化アルミニウム、酸化アルミニウム、酸化珪素などの材料を用いて形成するのが望ましい。本実施の形態では、膜厚６００ｎｍ程度の窒化酸化珪素膜を、絶縁膜６１９として用いる。この場合、上述の水素化の工程は、該窒化酸化珪素膜形成後に行っても良い。なお、本実施の形態においては、絶縁膜６１９を単層構造としているが、積層構造としても良いことはいうまでもない。例えば、２層構造とする場合には、酸化窒化珪素膜と窒化酸化珪素膜との積層構造とすることができる。
【０１３９】
絶縁膜６１９により、単結晶半導体層１１６が形成されなかった領域６３０上にバリア層として機能する絶縁層が設けられることになるため、ベース基板１０１が剥き出しとなるような領域を排除することができる。これにより、ベース基板１０１からの不純物元素が、半導体層などに拡散することを防止できる。つまり、半導体装置の劣化を低減し、信頼性の高い半導体装置を提供することができることになる。
【０１４０】
次に、ｎチャネル型トランジスタ６１７、ｐチャネル型トランジスタ６１８を覆うように、絶縁膜６１９上に絶縁膜６２０を形成する。絶縁膜６２０は、ポリイミド、アクリル、ベンゾシクロブテン、ポリアミド、エポキシ等の、耐熱性を有する有機材料を用いることができる。また、上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）、シロキサン系樹脂、酸化珪素、窒化珪素、窒化酸化珪素、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）、アルミナ等を用いることができる。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、又は芳香族炭化水素のうち少なくとも１種を有していても良い。なお、これらの材料で形成される絶縁膜を複数積層させることで、絶縁膜６２０を形成しても良い。絶縁膜６２０は、その表面をＣＭＰ法などにより平坦化させても良い。
【０１４１】
なおシロキサン系樹脂とは、シロキサン系材料を出発材料として形成されたＳｉ−Ｏ−Ｓｉ結合を含む樹脂に相当する。シロキサン系樹脂は、置換基に水素の他、フッ素、アルキル基、または芳香族炭化水素のうち、少なくとも１種を有していても良い。
【０１４２】
絶縁膜６２０の形成には、その材料に応じて、ＣＶＤ法、スパッタ法、ＳＯＧ法、スピンコート、ディップ、スプレー塗布、液滴吐出法（インクジェット法、スクリーン印刷、オフセット印刷等）、ドクターナイフ、ロールコーター、カーテンコーター、ナイフコーター等を用いることができる。
【０１４３】
次に、図１９に示すように、半導体膜６０３と半導体膜６０４がそれぞれ一部露出するように絶縁膜６１９及び絶縁膜６２０にコンタクトホールを形成する。そして、該コンタクトホールを介して半導体膜６０３と半導体膜６０４に接する導電膜６２１、導電膜６２２を形成する。導電膜６２１及び導電膜６２２は、トランジスタのソース電極又はドレイン電極として機能する。なお、本実施の形態においては、コンタクトホール開口時のエッチングに用いるガスとしてＣＨＦ３とＨｅの混合ガスを用いたが、これに限定されるものではない。
【０１４４】
導電膜６２１、導電膜６２２は、ＣＶＤ法やスパッタリング法等により形成することができる。具体的には、導電膜６２１、導電膜６２２として、アルミニウム（Ａｌ）、タングステン（Ｗ）、チタン（Ｔｉ）、タンタル（Ｔａ）、モリブデン（Ｍｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）、銅（Ｃｕ）、金（Ａｕ）、銀（Ａｇ）、マンガン（Ｍｎ）、ネオジム（Ｎｄ）、炭素（Ｃ）、珪素（Ｓｉ）等を用いることができる。また、上記金属を主成分とする合金を用いても良いし、上記金属を含む化合物を用いても良い。また、導電膜６２１、導電膜６２２は、単層構造としても良いし、積層構造としても良い。
【０１４５】
アルミニウムを主成分とする合金の例として、アルミニウムを主成分とし、ニッケルを含むものが挙げられる。また、アルミニウムを主成分とし、ニッケルと、炭素または珪素の一方または両方を含むものを挙げることもできる。アルミニウムやアルミニウムシリコンは抵抗値が低く、安価であるため、導電膜６２１、導電膜６２２を形成する材料として適している。特に、アルミニウムシリコン（Ａｌ−Ｓｉ）膜は、パターニングの際のレジストベークによるヒロックの発生を抑制することができるため好ましい。また、珪素（Ｓｉ）の代わりに、アルミニウム膜に０．５％程度のＣｕを混入させても良い。
【０１４６】
導電膜６２１、導電膜６２２を積層構造とする場合には、例えば、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜とバリア膜の積層構造、バリア膜とアルミニウムシリコン（Ａｌ−Ｓｉ）膜と窒化チタン膜とバリア膜の積層構造などを採用するとよい。なお、バリア膜とは、チタン、チタンの窒化物、モリブデンまたはモリブデンの窒化物を用いて形成された膜である。アルミニウムシリコン（Ａｌ−Ｓｉ）膜を間に挟むようにバリア膜を形成すると、アルミニウムやアルミニウムシリコンのヒロックの発生をより一層防止することができる。また、還元性の高い元素であるチタンを用いてバリア膜を形成すると、半導体膜６０３と半導体膜６０４上に薄い酸化膜が形成されていたとしても、バリア膜に含まれるチタンが該酸化膜を還元し、導電膜６２１と半導体膜６０３、及び導電膜６２２と半導体膜６０４のコンタクトを良好なものとすることができる。またバリア膜を複数積層するようにして用いても良い。その場合、例えば、導電膜６２１、導電膜６２２を、下層からチタン、窒化チタン、アルミニウムシリコン、チタン、窒化チタンのような５層構造とすることができる。
【０１４７】
また、導電膜６２１、導電膜６２２として、ＷＦ６ガスとＳｉＨ４ガスから化学気相成長法で形成したタングステンシリサイドを用いても良い。また、ＷＦ６を水素還元して形成したタングステンを、導電膜６２１、６２２として用いても良い。
【０１４８】
なお、導電膜６２１はｎチャネル型トランジスタ６１７の高濃度不純物領域６１１に接続されている。導電膜６２２はｐチャネル型トランジスタ６１８の高濃度不純物領域６１４に接続されている。
【０１４９】
図１９に、ｎチャネル型トランジスタ６１７及びｐチャネル型トランジスタ６１８の断面図及び平面図を示す。ただし、図１９における平面図では、簡単のため、導電膜６２１、導電膜６２２、絶縁膜６１９、絶縁膜６２０を省略している。
【０１５０】
また本実施の形態では、ｎチャネル型トランジスタ６１７とｐチャネル型トランジスタ６１８が、それぞれゲート電極として機能する電極６０７を１つずつ有する場合を例示しているが、本発明は該構成に限定されない。本発明で作製されるトランジスタは、ゲート電極として機能する電極を複数有し、なおかつ該複数の電極が電気的に接続されているマルチゲート構造を有していても良い。
【０１５１】
また本発明で作製される半導体装置が有するトランジスタは、ゲートプレナー構造を有していても良い。
【０１５２】
なお、本発明によるＳＯＩ基板が有する半導体膜は、単結晶に非常に近いものである。このため、多結晶の半導体膜を用いる場合と比較して、配向のばらつきが小さく、トランジスタの閾値電圧のばらつきを小さくすることができる。また、多結晶の半導体膜とは異なり結晶粒界が殆ど見られないので、結晶粒界に起因するリーク電流を抑え、半導体装置の省電力化を実現することができる。また、結晶粒の大きさがばらつくことに起因するトランジスタのばらつきを抑制することができる。
【０１５３】
レーザ結晶化により得られる多結晶の半導体膜では、ビームスポット内のエネルギー密度の分布に起因して、半導体膜の表面に突起（リッジ）が現れやすい。しかし、ＳＯＩ基板が有する半導体膜は、レーザ光を照射する必要がない、若しくは、貼り合わせにより生じた半導体膜中の欠陥を修復できる程度に、低いエネルギー密度で照射すれば良い。よって、ＳＯＩ基板が有する半導体膜の表面の平坦性は非常に高く、該半導体膜上に形成されるゲート絶縁膜を５ｎｍ乃至５０ｎｍ程度まで薄くすることが可能である。これにより、ゲート電圧を抑えつつも高いオン電流を得ることができる。
【０１５４】
本実施の形態は実施の形態１乃至４と適宜組み合わせて用いることができる。
【０１５５】
（実施の形態６）
本実施の形態では、実施の形態３において示した構成の半導体基板１００を用いた半導体装置の一例について、図２０を参照して説明する。なお、作製方法等の詳細については、実施の形態５を参照することができる。
【０１５６】
図２０（Ａ）は、半導体基板１００の構成例を示す断面図である。図２０（Ｂ）は該半導体基板１００を用いて形成した半導体装置の断面図である。図２０（Ａ）の半導体基板１００は、１枚のベース基板１０１に複数の単結晶半導体層１１６が貼り付けられた構成を有している。各単結晶半導体層１１６は絶縁層１０２及び絶縁層１０３を介してベース基板１０１に設けられており、半導体基板１００は、いわゆるＳＯＩ基板と呼ばれるものである。図２０（Ｂ）の半導体装置は、複数のｎチャネル型トランジスタ６１７及びｐチャネル型トランジスタ６１８を有している。ここで、図２０（Ａ）における間隙１３０（単結晶半導体層１１６同士の隙間）に対応する領域が、図２０（Ｂ）にも存在している。
【０１５７】
大面積の半導体装置を作製する場合には、複数の単結晶半導体層１１６が用いられる。この場合には、単結晶半導体層１１６の張り合わせの精度等にも依存するが、少なくとも数μｍ以上の間隙１３０が存在すると考えられる。このような間隙１３０が存在する場合には、該領域からの不純物元素の侵入が問題となる可能性がある。
【０１５８】
そこで、本実施の形態においては、実施の形態３において示した構成の半導体基板１００を用いて半導体装置を形成する。実施の形態３において示した構成の半導体基板１００では、ベース基板１０１上の全面にバリア層として機能する絶縁層を設けるため、間隙１３０に当たる領域からの不純物元素の侵入を排除することができる。さらに、本実施の形態においては、半導体素子である複数のｎチャネル型トランジスタ６１７及びｐチャネル型トランジスタ６１８を覆うようにバリア層として機能する絶縁層６５０を設けている。これにより、半導体素子の上方からの不純物元素の侵入を排除することができる。
【０１５９】
つまり、本実施の形態において示した構成を用いることにより、ベース基板１０１からの不純物の侵入、及び、半導体素子の作製工程などにおける、半導体素子の上方からの不純物元素の侵入を排除できる。これにより、不純物元素の侵入による半導体素子の特性の悪化を防ぐことができ、信頼性の高い半導体装置を提供することができる。
【０１６０】
なお、実施の形態５において示した半導体装置の構成と異なる部分は、ＳＯＩ基板として実施の形態３に係る基板を用いている点のみであるから、その他の点についての詳細は、実施の形態５を参照することができる。
【０１６１】
本実施の形態は実施の形態１乃至５と適宜組み合わせて用いることができる。
【０１６２】
（実施の形態７）
本実施の形態では、ＳＯＩ基板を用いた半導体装置の具体的な態様について、図面を参照して説明する。
【０１６３】
まず、半導体装置の一例として、マイクロプロセッサについて説明する。図２１はマイクロプロセッサ２００の構成例を示すブロック図である。
【０１６４】
マイクロプロセッサ２００は、演算回路２０１（Ａｒｉｔｈｍｅｔｉｃ  ｌｏｇｉｃ  ｕｎｉｔ。ＡＬＵともいう。）、演算回路用制御部２０２（ＡＬＵ  Ｃｏｎｔｒｏｌｌｅｒ）、命令解析部２０３（Ｉｎｓｔｒｕｃｔｉｏｎ  Ｄｅｃｏｄｅｒ）、割り込み制御部２０４（Ｉｎｔｅｒｒｕｐｔ  Ｃｏｎｔｒｏｌｌｅｒ）、タイミング制御部２０５（Ｔｉｍｉｎｇ  Ｃｏｎｔｒｏｌｌｅｒ）、レジスタ２０６（Ｒｅｇｉｓｔｅｒ）、レジスタ制御部２０７（Ｒｅｇｉｓｔｅｒ  Ｃｏｎｔｒｏｌｌｅｒ）、バスインターフェース２０８（Ｂｕｓ  Ｉ／Ｆ）、読み出し専用メモリ２０９、及びＲＯＭインターフェース２１０（ＲＯＭ  Ｉ／Ｆ）を有している。
【０１６５】
バスインターフェース２０８を介してマイクロプロセッサ２００に入力された命令は、命令解析部２０３に入力され、デコードされた後、演算回路用制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５に入力される。演算回路用制御部２０２、割り込み制御部２０４、レジスタ制御部２０７、タイミング制御部２０５は、デコードされた命令に基づき各種制御を行う。
【０１６６】
具体的に演算回路用制御部２０２は、演算回路２０１の動作を制御するための信号を生成する。また、割り込み制御部２０４は、マイクロプロセッサ２００のプログラム実行中に、外部の入出力装置や周辺回路からの割り込み要求を、その優先度やマスク状態から判断して処理する。レジスタ制御部２０７は、レジスタ２０６のアドレスを生成し、マイクロプロセッサ２００の状態に応じてレジスタ２０６の読み出しや書き込みを行う。タイミング制御部２０５は、演算回路２０１、演算回路用制御部２０２、命令解析部２０３、割り込み制御部２０４、レジスタ制御部２０７の動作のタイミングを制御する信号を生成する。
【０１６７】
例えばタイミング制御部２０５は、基準クロック信号ＣＬＫ１を元に、内部クロック信号ＣＬＫ２を生成する内部クロック生成部を備えており、クロック信号ＣＬＫ２を上記各種回路に供給する。なお、図２１に示すマイクロプロセッサ２００は、その構成を簡略化して示した一例にすぎず、実際にはその用途によって多種多様な構成を備えることができる。
【０１６８】
このようなマイクロプロセッサ２００は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の単結晶半導体層（ＳＯＩ層）によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。
【０１６９】
次に、非接触でデータの送受信を行う機能、及び演算機能を備えた半導体装置の一例を説明する。図２２は、このような半導体装置の構成例を示すブロック図である。図２２に示す半導体装置は、無線通信により外部装置と信号の送受信を行って動作するコンピュータ（以下、「ＲＦＣＰＵ」という）と呼ぶことができる。
【０１７０】
図２２に示すように、ＲＦＣＰＵ２１１は、アナログ回路部２１２とデジタル回路部２１３を有している。アナログ回路部２１２として、共振容量を有する共振回路２１４、整流回路２１５、定電圧回路２１６、リセット回路２１７、発振回路２１８、復調回路２１９、変調回路２２０と、電源管理回路２３０を有している。デジタル回路部２１３は、ＲＦインターフェース２２１、制御レジスタ２２２、クロックコントローラ２２３、ＣＰＵインターフェース２２４、中央処理ユニット２２５、ランダムアクセスメモリ２２６、読み出し専用メモリ２２７を有している。
【０１７１】
ＲＦＣＰＵ２１１の動作の概要は以下の通りである。アンテナ２２８が受信した信号は共振回路２１４により誘導起電力を生じる。誘導起電力は、整流回路２１５を経て容量部２２９に充電される。この容量部２２９はセラミックコンデンサーや電気二重層コンデンサーなどのキャパシタで形成されていることが好ましい。容量部２２９はＲＦＣＰＵ２１１と一体形成されている必要はなく、別部品としてＲＦＣＰＵ２１１を構成する絶縁表面を有する基板に取り付けることもできる。
【０１７２】
リセット回路２１７は、デジタル回路部２１３をリセットし初期化する信号を生成する。例えば、電源電圧の上昇に遅延して立ち上がる信号をリセット信号として生成する。発振回路２１８は、定電圧回路２１６により生成される制御信号に応じて、クロック信号の周波数とデューティー比を変更する。復調回路２１９は、受信信号を復調する回路であり、変調回路２２０は、送信するデータを変調する回路である。
【０１７３】
例えば、復調回路２１９はローパスフィルタで形成され、振幅変調（ＡＳＫ）方式の受信信号を、その振幅の変動をもとに、二値化する。また、送信データを振幅変調（ＡＳＫ）方式の送信信号の振幅を変動させて送信するため、変調回路２２０は、共振回路２１４の共振点を変化させることで通信信号の振幅を変化させている。
【０１７４】
クロックコントローラ２２３は、電源電圧又は中央処理ユニット２２５における消費電流に応じてクロック信号の周波数とデューティー比を変更するための制御信号を生成している。電源電圧の監視は電源管理回路２３０が行っている。
【０１７５】
アンテナ２２８からＲＦＣＰＵ２１１に入力された信号は復調回路２１９で復調された後、ＲＦインターフェース２２１で制御コマンドやデータなどに分解される。制御コマンドは制御レジスタ２２２に格納される。制御コマンドには、読み出し専用メモリ２２７に記憶されているデータの読み出し、ランダムアクセスメモリ２２６へのデータの書き込み、中央処理ユニット２２５への演算命令などが含まれている。
【０１７６】
中央処理ユニット２２５は、ＣＰＵインターフェース２２４を介して読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２にアクセスする。ＣＰＵインターフェース２２４は、中央処理ユニット２２５が要求するアドレスより、読み出し専用メモリ２２７、ランダムアクセスメモリ２２６、制御レジスタ２２２のいずれかに対するアクセス信号を生成する機能を有している。
【０１７７】
中央処理ユニット２２５の演算方式は、読み出し専用メモリ２２７にＯＳ（オペレーティングシステム）を記憶させておき、起動とともにプログラムを読み出し実行する方式を採用することができる。また、専用回路で演算回路を構成して、演算処理をハードウェア的に処理する方式を採用することもできる。ハードウェアとソフトウェアを併用する方式では、専用の演算回路で一部の処理を行い、プログラムを使って、残りの演算を中央処理ユニット２２５が実行する方式を適用できる。
【０１７８】
このようなＲＦＣＰＵ２１１は、絶縁表面を有する基板若しくは絶縁基板上に接合された結晶方位が一定の半導体層によって集積回路が形成されているので、処理速度の高速化のみならず低消費電力化を図ることができる。それにより、電力を供給する容量部２２９を小型化しても長時間の動作が保証される。
【０１７９】
次に、図２３乃至図２５を用いて、本発明の表示装置について説明する。なお、表示装置は半導体装置の一種である。
【０１８０】
ＳＯＩ基板のベース基板に表示パネルを製造するマザーガラスと呼ばれる大面積ガラス基板を用いることができる。図２３はベース基板１０１にマザーガラスを用いたＳＯＩ基板の正面図である。
【０１８１】
１枚のマザーガラス３０１には、複数の半導体基板から分離された複数の半導体層３０２が貼り合わせられている。マザーガラス３０１から複数の表示パネルを切り出すために、半導体層３０２を表示パネルの形成領域３１０内に接合することが好ましい。少なくとも、表示パネルの形成領域３１０の走査線駆動回路形成領域３１１、信号線駆動回路形成領域３１２、画素形成領域３１３等には、半導体層３０２を接合する必要がある。なお、図２３においては、一つの表示パネルに対して一つの半導体層を用いる構成について示しているが、中型又は大型の表示装置を作製する場合には、一つの表示パネルに対して複数の半導体層が用いられる。
【０１８２】
図２４は、図２３に示すＳＯＩ基板を用いて作製された液晶表示装置を説明するための図面である。図２４（Ａ）は液晶表示装置の画素の平面図であり、図２４（Ｂ）は、Ｊ−Ｋ切断線による図２４（Ａ）の断面図である。
【０１８３】
図２４（Ａ）において、半導体層３２１は、ＳＯＩ基板に貼り合わせられた半導体層３０２から形成された層であり、画素のＴＦＴを構成する。ここでは、ＳＯＩ基板としては実施の形態３の方法で作製されたＳＯＩ基板が用いられている。図２４（Ｂ）に示すように、ベース基板１０１上に、絶縁層（２層）、接合層、半導体層が積層された基板が用いられている。ベース基板１０１は分割されたマザーガラス３０１である。図２４（Ａ）に示すように、画素は、半導体層３２１、半導体層３２１と交差している走査線３２２、走査線３２２と交差している信号線３２３、画素電極３２４、画素電極３２４と半導体層３２１を電気的に接続する電極３２８を有する。
【０１８４】
図２４（Ｂ）に示すように、画素のＴＦＴ３２５は接合層上に形成されている。ＴＦＴ３２５のゲート電極は走査線３２２に含まれ、ソース電極又はドレイン電極は信号線３２３に含まれている。層間絶縁膜３２７上には、信号線３２３、画素電極３２４および電極３２８が設けられている。層間絶縁膜３２７上には、柱状スペーサ３２９が形成され、信号線３２３、画素電極３２４、電極３２８および柱状スペーサ３２９を覆って配向膜３３０が形成されている。対向基板３３２には、対向電極３３３、対向電極を覆う配向膜３３４が形成されている。柱状スペーサ３２９は、ベース基板１０１と対向基板３３２の隙間を維持するために形成される。柱状スペーサ３２９によって形成される空隙に液晶層３３５が形成されている。半導体層３２１と信号線３２３および電極３２８の接続部は、コンタクトホールの形成によって層間絶縁膜３２７に段差が生じるので、この段差で液晶層３３５の液晶の配向が乱れる。そのため、この段差部に柱状スペーサ３２９を形成して、液晶の配向の乱れを防ぐ。なお、図２４に示す液晶表示装置において、画素のＴＦＴ３２５はバリア層として機能する絶縁層３５０に覆われており、ベース基板１０１上の絶縁層（２層）と合わせて、外部からの不純物元素の侵入を防ぐ機能を果たしている。
【０１８５】
次に、エレクトロルミネセンス表示装置（以下、ＥＬ表示装置という。）について、説明する。図２５は、図２３に示すＳＯＩ基板を用いて作製されたＥＬ表示装置を説明するための図面である。図２５（Ａ）はＥＬ表示装置の画素の平面図であり、図２５（Ｂ）は、画素の断面図である。なお、図２５（Ｂ）は図２５（Ａ）のＬ−Ｍ切断線に対応している。
【０１８６】
図２５において、画素には、ＴＦＴでなる選択用トランジスタ４０１、および表示制御用トランジスタ４０２が形成されている。選択用トランジスタ４０１の半導体層４０３、表示制御用トランジスタの半導体層４０４は、図２３のＳＯＩ基板の半導体層３０２を加工して形成された層である。画素は、走査線４０５、信号線４０６、および電流供給線４０７、画素電極４０８を含む。ＥＬ表示装置は、エレクトロルミネセンス材料を含んで形成される層（ＥＬ層）が一対の電極間に挟んだ構造の発光素子が各画素に設けられている。発光素子の一方の電極が画素電極４０８である。
【０１８７】
選択用トランジスタ４０１において、ゲート電極は走査線４０５に含まれ、ソース電極またはドレイン電極の一方は信号線４０６に含まれ、他方は電極４１１として形成されている。表示制御用トランジスタ４０２は、ゲート電極４１２が電極４１１と電気的に接続され、ソース電極またはドレイン電極の一方は、画素電極４０８に電気的に接続される電極４１３として形成され、他方は、電流供給線４０７に含まれている。
【０１８８】
なお、ＳＯＩ基板としては、実施の形態３の方法で作製した基板が用いられている。図２４（Ｂ）と同様に、ベース基板１０１上に、絶縁層（２層）、接合層、半導体層が積層されている。ベース基板１０１は分割されたマザーガラス３０１である。
【０１８９】
図２５（Ｂ）に示すように、表示制御用トランジスタ４０２のゲート電極４１２を覆って、層間絶縁膜４２７が形成されている。層間絶縁膜４２７上に、信号線４０６、電流供給線４０７、電極４１１、４１３などが形成されている。また、層間絶縁膜上には、電極４１３に電気的に接続されている画素電極４０８が形成されている。画素電極４０８は周辺部が絶縁性の隔壁層４２８で囲まれている。画素電極４０８上にはＥＬ層４２９が形成され、ＥＬ層４２９上には対向電極４３０が形成されている。補強板として対向基板４３１が設けられており、対向基板４３１は樹脂層４３２によりベース基板１０１に固定されている。ＥＬ表示装置の画素部には、図２５に示す画素がマトリクス状に配列されている。なお、図２５に示すエレクトロルミネセンス表示装置において、選択用トランジスタ４０１、および表示制御用トランジスタ４０２はバリア層として機能する絶縁層４５０に覆われており、ベース基板１０１上の絶縁層（２層）と合わせて、外部からの不純物元素の侵入を防ぐ機能を果たしている。
【０１９０】
ＥＬ表示装置の階調の制御は、発光素子の輝度を電流で制御する電流駆動方式と、電圧でその基礎を制御する電圧駆動方式とがあるが、電流駆動方式は、画素ごとでトランジスタの特性値の差が大きい場合、採用することは困難であり、そのためには特性のばらつきを補正する補正回路が必要になる。本発明のＳＯＩ基板を用いることで、選択用トランジスタ４０１および表示制御用トランジスタ４０２は画素ごとに特性のばらつきがないため、電流駆動方式を採用することができる。
【０１９１】
図２４、図２５に示すように、表示装置を製造するマザーガラスでＳＯＩ基板を作製し、このＳＯＩ基板から表示装置を作製することができる。さらに、このＳＯＩ基板には、図２１及び図２２で説明したようなマイクロプロセッサも形成することができるので、表示装置内にコンピュータの機能搭載することもできる。また非接触でデータの入出力を可能とした表示装置を作製することもできる。
【０１９２】
つまり、本発明のＳＯＩ基板を用いることで、様々な電気器具を構成することができる。電気器具としては、ビデオカメラ、デジタルカメラ、ナビゲーションシステム、音響再生装置（カーオーディオ、オーディオコンポなど）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機又は電子書籍など）、記録媒体を備えた画像再生装置（具体的にはＤＶＤ（ｄｉｇｉｔａｌ  ｖｅｒｓａｔｉｌｅ  ｄｉｓｃ）などの記録媒体を再生し、その画像を表示しうる表示装置を備えた装置）などが含まれる。
【０１９３】
図２６を用いて、電気器具の具体的な態様を説明する。図２６（Ａ）は携帯電話機９０１の一例を示す外観図である。この携帯電話機９０１は、表示部９０２、操作スイッチ９０３などを含んで構成されている。表示部９０２に、図２４で説明した液晶表示装置又は図２５で説明したＥＬ表示装置を適用することで、表示むらが少なく画質の優れた表示部９０２とすることができる。携帯電話機９０１に含まれるマイクロプロセッサやメモリなどにも、本発明のＳＯＩ基板で形成された半導体装置を適用することができる。
【０１９４】
また、図２６（Ｂ）は、デジタルプレーヤー９１１の構成例を示す外観図である。デジタルプレーヤー９１１は、表示部９１２、操作部９１３、イヤホン９１４などを含んでいる。イヤホン９１４の代わりにヘッドホンや無線式イヤホンを用いることができる。表示部９１２に、図２４で説明した液晶表示装置又は図２５で説明したＥＬ表示装置を適用することで、画面サイズが０．３インチから２インチ程度の場合であっても。高精細な画像および多量の文字情報を表示することができる。また、デジタルプレーヤー９１１に含まれる、音楽情報を記憶するメモリ部や、マイクロプロセッサも、本発明のＳＯＩ基板で形成された半導体装置を適用することができる。
【０１９５】
また、図２６（Ｃ）は、電子ブック９２１の外観図である。この電子ブック９２１は、表示部９２２、操作スイッチ９２３を含んでいる。電子ブック９２１にはモデムが内蔵されていてもよいし、図２２のＲＦＣＰＵを内蔵させることで、無線により情報を送受信できる構成としてもよい。表示部９２２には、図２４で説明した液晶表示装置、又は図２５で説明したＥＬ表示装置を適用することで、高画質の表示を行うことができる。電子ブック９２１は情報を記憶するメモリ部や、電子ブック９２１を機能させるマイクロプロセッサに、本発明のＳＯＩ基板で形成された半導体装置を適用することができる。
【０１９６】
本実施の形態は、実施の形態１乃至６と適宜組み合わせて用いることができる。
【図面の簡単な説明】
【０１９７】
【図１】ＳＯＩ基板の一例を示す図である。
【図２】単結晶半導体基板の一例を示す図である。
【図３】トレイの一例を示す図である。
【図４】トレイに単結晶半導体基板を配置した状態を示す図である。
【図５】トレイの一例を示す図である。
【図６】トレイの一例を示す図である。
【図７】ＳＯＩ基板の作製方法を示す断面図である。
【図８】ＳＯＩ基板の作製方法を示す断面図である。
【図９】ＳＯＩ基板の作製方法を示す断面図である。
【図１０】ＳＯＩ基板の作製方法を示す断面図である。
【図１１】単結晶半導体基板の再生処理について示す図である。
【図１２】ＳＯＩ基板の一例を示す図である。
【図１３】ＳＯＩ基板の一例を示す図である。
【図１４】トレイの一例を示す図である。
【図１５】トレイに単結晶半導体基板を配置した状態を示す図である。
【図１６】ＳＯＩ基板の一例を示す断面図である。
【図１７】半導体装置の作製方法を示す断面図である。
【図１８】半導体装置の作製方法を示す断面図である。
【図１９】半導体装置の一例を示す断面図である。
【図２０】半導体装置の一例を示す断面図である。
【図２１】ＳＯＩ基板から得られるマイクロプロセッサの構成を示すブロック図である。
【図２２】ＳＯＩ基板から得られるＲＦＣＰＵの構成を示すブロック図である。
【図２３】ベース基板にマザーガラスを用いたＳＯＩ基板の平面図である。
【図２４】（Ａ）液晶表示装置の画素の平面図である。（Ｂ）Ｊ−Ｋ切断線における断面図である。
【図２５】（Ａ）エレクトロルミネセンス表示装置の画素の平面図である。（Ｂ）Ｌ−Ｍ切断線における断面図である。
【図２６】（Ａ）携帯電話の外観図である。（Ｂ）デジタルプレーヤーの外観図である。（Ｃ）電子ブックの外観図である。
【符号の説明】
【０１９８】
１０    トレイ
１１    凹部
１００    半導体基板
１０１    ベース基板
１０２    絶縁層
１０３    絶縁層
１０４    接合層
１０５    接合層
１１０    単結晶半導体基板
１１２    絶縁層
１１２ａ    絶縁膜
１１２ｂ    絶縁膜
１１３    損傷領域
１１４    接合層
１１５    半導体層
１１７ａ    凸部
１１７ｂ    分離面
１１６    単結晶半導体層
１１７    単結晶半導体基板
１１８    単結晶半導体基板
１２１    イオンビーム
１２２    レーザビーム
１３０    間隙
２００    マイクロプロセッサ
２０１    演算回路
２０２    演算回路用制御部
２０３    命令解析部
２０４    制御部
２０５    タイミング制御部
２０６    レジスタ
２０７    レジスタ制御部
２０８    バスインターフェース
２０９    読み出し専用メモリ
２１０    ＲＯＭインターフェース
２１１    ＲＦＣＰＵ
２１２    アナログ回路部
２１３    デジタル回路部
２１４    共振回路
２１５    整流回路
２１６    定電圧回路
２１７    リセット回路
２１８    発振回路
２１９    復調回路
２２０    変調回路
２２１    ＲＦインターフェース
２２２    制御レジスタ
２２３    クロックコントローラ
２２４    ＣＰＵインターフェース
２２５    中央処理ユニット
２２６    ランダムアクセスメモリ
２２７    読み出し専用メモリ
２２８    アンテナ
２２９    容量部
２３０    電源管理回路
３０１    マザーガラス
３０２    半導体層
３１０    形成領域
３１１    走査線駆動回路形成領域
３１２    信号線駆動回路形成領域
３１３    画素形成領域
３２１    半導体層
３２２    走査線
３２３    信号線
３２４    画素電極
３２５    ＴＦＴ
３２７    層間絶縁膜
３２８    電極
３２９    柱状スペーサ
３３０    配向膜
３３２    対向基板
３３３    対向電極
３３４    配向膜
３３５    液晶層
３５０    絶縁層
４０１    選択用トランジスタ
４０２    表示制御用トランジスタ
４０３    半導体層
４０４    半導体層
４０５    走査線
４０６    信号線
４０７    電流供給線
４０８    画素電極
４１０    電極
４１１    電極
４１２    ゲート電極
４１３    電極
４２７    層間絶縁膜
４２８    隔壁層
４２９    ＥＬ層
４３０    対向電極
４３１    対向基板
４３２    樹脂層
４５０    絶縁層
６０３    半導体膜
６０４    半導体膜
６０６    ゲート絶縁膜
６０７    電極
６０８    不純物領域
６０９    不純物領域
６１０    サイドウォール
６１１    高濃度不純物領域
６１２    低濃度不純物領域
６１３    チャネル形成領域
６１４    高濃度不純物領域
６１５    低濃度不純物領域
６１６    チャネル形成領域
６１７    ｎチャネル型トランジスタ
６１８    ｐチャネル型トランジスタ
６１９    絶縁膜
６２０    絶縁膜
６２１    導電膜
６２２    導電膜
６５０    絶縁層
９０１    携帯電話機
９０２    表示部
９０３    操作スイッチ
９１１    デジタルプレーヤー
９１２    表示部
９１３    操作部
９１４    イヤホン
９２１    電子ブック
９２２    表示部
９２３    操作スイッチ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
0005457002.tif 000007
【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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