(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板上に行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成し、前記メモリセルカラムが複数束ねられて複数のカラム群が形成され、前記複数のカラム群が行方向に繰り返される構成のメモリセルアレイと、
各々のカラム群に設けられ、アドレスデータの一部を供給されて特定のメモリセルカラムを順次選択するカラム選択回路と、を含み、
前記メモリセルアレイ中には前記複数のメモリセルカラムの各々において、前記メモリセル中の前記第１導電型のソースおよびドレイン領域を有するＭＯＳトランジスタのための、前記第１導電型とは逆の第２導電型の第２導電型ウェルと、前記第２導電型のソースおよびドレイン領域を有するＭＯＳトランジスタのための前記第１導電型の第１導電型ウェルとが、ビット線方向に、相互に隣接して延在しており、
隣接する第１および第２のカラム群において、前記第１のカラム群で選択される一のメモリセルカラムの前記第１導電型ウェルと、第２カラム群で同時に選択されるメモリセルカラムの前記第１導電型ウェルとは、いずれか一方が、前記第１導電型ウェルおよび第２導電型ウェルのいずれよりも深い第２導電型の深いウェルにより前記半導体基板から遮断されており、
前記第２導電型の深いウェルは行方向に、一つのカラム群を超えない寸法を有することを特徴とするスタティックランダムアクセスメモリ。
【請求項２】
さらに前記第２導電型の深いウェルは、その隣の第２導電型の深いウェルに対し、一つのカラム群の行方向への寸法を超えない間隔で、離間して形成されていることを特徴とする請求項１記載のスタティックランダムアクセスメモリ。
【請求項３】
前記第２の導電型の深いウェルは行方向に一つのカラム群に等しい寸法を有し、一の第２導電型の深いウェルと隣の第２導電型の深いウェルとは、行方向に一つのカラム群の寸法に等しい間隔で形成されていることを特徴とする請求項１記載のスタティックランダムアクセスメモリ。
【請求項４】
前記第２導電型の深いウェルは、一つおきに行方向に繰り返されるカラム群において、各々の第１の導電型のウェルの直下に、互いに分離して形成されていることを特徴とする請求項１または２記載のスタティックランダムアクセスメモリ。
【請求項５】
前記第２導電型の深いウェルは前記行方向に、１つのメモリセルカラム群の行方向への寸法から、２メモリセル分の行方向への寸法を差し引いた寸法以上の幅を有していることを特徴とする請求項２記載のスタティックランダムアクセスメモリ。
【請求項６】
前記複数のカラム群のうち一つおきに配列した第１のカラム群に設けられたカラム選択回路よりなる第１のカラム選択回路の各々は、当該カラム群の行方向上第１の端から第２の端まで前記半導体基板上に順次形成された複数のメモリセルカラムを順次選択し、
前記複数のカラム群のうち前記第１のカラム群に隣接する第２のカラム群に設けられたカラム選択回路よりなる第２のカラム選択回路の各々は、当該カラム群の行方向上第１の端から第２の端まで前記半導体基板上に順次形成された複数のメモリセルカラムを、前記第１のカラム選択回路とは異なった順序で選択することを特徴とする請求項２又は５記載のスタティックランダムアクセスメモリ。
【請求項７】
前記第２のカラム選択回路は、前記第１のカラム選択回路が前記第１のカラム群の直下に位置する第２導電型の深いウェルよりなる第１の深いウェルの端部に対応するメモリセルカラムを選択する場合、前記第２のカラム群の直下に位置する第２導電型の深いウェルよりなる第２の深いウェルの端部に対応するメモリセルカラムよりも、前記第２の深いウェルから見て行方向上より内側のメモリセルカラムを選択することを特徴とする請求項６記載のスタティックランダムアクセスメモリ。
【請求項８】
前記第２のカラム選択回路は、前記第１のカラム選択回路が前記第１のカラム群の直下に位置する第２導電型の深いウェルよりなる第１の深いウェルの端部に対応するメモリセルカラムを選択する場合、前記第２のカラム群の直下に位置する第２導電型の深いウェルよりなる第２の深いウェルの端部に対応するメモリセルカラムよりも、前記第２の深いウェルから見て行方向上で一つ内側のメモリセルカラムを選択することを特徴とする請求項６記載のスタティックランダムアクセスメモリ。
【請求項９】
前記第２のカラム選択回路は、前記第１のカラム選択回路が前記第１のカラム群の直下に位置する第２導電型の深いウェルよりなる第１の深いウェルの端部に対応するメモリセルカラムを選択する場合、前記第２のカラム群の直下に位置する第２導電型の深いウェルよりなる第２の深いウェルの端部に対応するメモリセルカラムよりも、前記第２の深いウェルから見て行方向上で二つ内側のメモリセルカラムを選択することを特徴とする請求項６記載のスタティックランダムアクセスメモリ。
【請求項１０】
前記カラム群は、少なくとも４本のメモリセルカラムを含むことを特徴とする請求項１〜９のうち、いずれか一項記載のスタティックランダムアクセスメモリ。
【請求項１１】
前記カラム選択回路によって選択された信号に基づいてエラー検出またはエラー訂正を行うことを特徴とする請求項１〜１０のうち、いずれか一項記載のスタティックランダムアクセスメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に係り、特にスタティックランダムアクセスメモリを含む半導体記憶装置に関する。
【背景技術】
【０００２】
スタティックランダムアクセスメモリ（以下ＳＲＡＭと記す）は、ワード線により選択されるトランスファトランジスタと、かかるトランスファトランジスタを介してビット線に接続される、フリップフロップ接続された二つのＣＭＯＳインバータとよりなる高速半導体記憶素子であり、高速論理回路素子においてＣＭＯＳ回路など高速論理素子と共に広く使われている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−１７１３４号公報
【特許文献２】特開２０００−４８５６４公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
一般にＳＲＡＭでは複数のメモリセルが、ワード線方向ないし行方向とビット線方向ないし列方向に配列されて二次元的なメモリセルアレイを構成するが、各々のメモリセルにおいては、前記二つのＣＭＯＳインバータを構成する二つのｐチャネルＭＯＳトランジスタが、前記メモリセルアレイ中を列方向に延在しているｎ型ウェル中に形成され、また前記二つのＣＭＯＳインバータを構成する二つのｎチャネルＭＯＳトランジスタと、前記トランスファトランジスタを構成する二つのｎチャネルＭＯＳトランジスタが、前記メモリセルアレイ中を、前記ｎ型ウェルの両側に隣接して平行に延在している一対のｐ型ウェルの、半分ずつを使って形成される。
【０００５】
前記メモリセルアレイ中のメモリセルは、列方向に整列して共通のビット線に接続された一群のメモリセルよりなるメモリセルカラムを複数束ねたカラム群を単位として組織化されており、前記複数のカラム群が行方向に繰り返されている。各々のカラム群には、アドレスデータの一部を供給されて特定のメモリセルカラムを選択するカラム選択回路が設けられている。
【０００６】
またＳＲＡＭにはアドレスデータの一部を供給されて特定のワード線を選択するワード線選択回路が設けられており、特定のワード線を選択することにより、選択された特定のメモリセルカラム中の特定のメモリセルが選択され、選択されたメモリセルに対して１ビットのデータの書込あるいは読み出しが行われる。
【０００７】
このような、メモリセルアレイをカラム群単位で組織化したＳＲＡＭでは、一つのカラム群に対して一回に１ビットのデータが読み出しあるいは書き込みされ、また複数のカラム群に対して複数ビットのデータが一度に読み出しあるいは書き込みされる。
【０００８】
例えば４ビットのカラム群が６４本あるメモリセルアレイでは、第１のカラム群の第１メモリセルカラム、第２のカラム群の第１メモリセルカラム、第３のカラム群の第１メモリセルカラム、・・・に対して一度に１ビットのデータの読み出しがなされ、結果として６４ビットデータが一度に読み出される。
【０００９】
ところで、このようなＳＲＡＭでは、時折外部からの放射線などにより、いわゆるソフトエラーが生じることがあり、例えば第１カラム群の第１メモリセルカラムの選択されたメモリセルにおいてデータの反転が生じる場合がある。
【００１０】
このような場合、同じカラム群の他のメモリセルでも、前記放射線のエネルギによりデータが反転している可能性があるが、これら同じカラム群の他のメモリセルは選択されていないためＳＲＡＭとしての読み出しに影響はない。そこで、他のカラム群にまで前記放射線の影響が及んでいないとすると、読み出された６４ビットデータ中においてエラーは１ビットだけということになる。このような場合、通常のＥＣＣ（エラー検出および訂正）回路を使うことにより、そのエラーを訂正することができる。
【００１１】
ところが本発明の発明者は、本発明の基礎となる研究において、最近の、非常に高集積化されたＳＲＡＭの場合、一つのカラム群において生じたソフトエラーの効果が、隣接するカラム群まで波及してしまい、例えば同時に選択される第１メモリセルカラムの第１ビットと第２メモリセルカラムの第２ビットなど、６４ビットの読み出しデータ中に２ビットのエラーが含まれる場合が生じることを見出した。
【００１２】
このような２ビットやさらに多ビットのエラーは、ＥＣＣ回路において、より多くの冗長ビット（パリティビット）を設けてやれば対応することはできるが、それではＳＲＡＭの面積効率が低下してしまい、ＳＲＡＭの費用が増大してしまう。
【課題を解決するための手段】
【００１３】
一の側面によるランダムアクセスメモリは、第１の導電型の半導体基板と、前記半導体基板上に行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成し、前記メモリセルカラムが複数束ねられて複数のカラム群が形成され、前記複数のカラム群が行方向に繰り返される構成のメモリセルアレイと、各々のカラム群に設けられ、アドレスデータの一部を供給されて特定のメモリセルカラムを選択するカラム選択回路と、を含み、前記メモリセルアレイ中には前記複数のメモリセルカラムの各々において、前記メモリセル中の、前記第１の導電型のソースおよびドレイン領域を有するＭＯＳトランジスタのための、前記第１の導電型とは逆の第２導電型ウェルと、前記第２の導電型を有するソースおよびドレイン領域を有するＭＯＳトランジスタのための前記第１の導電型の第１導電型ウェルとが、ビット線方向に、相互に隣接して延在しており、前記複数のカラム群の各々において前記複数のメモリセルカラムはそれぞれのビット線のビットに対応しており、隣接する第１および第２のカラム群において、前記第１のカラム群で選択される一のメモリセルカラムの第１導電型ウェルと、第２カラム群で同時に選択されるメモリセルカラムの第１導電型ウェルとは、いずれか一方が、前記半導体基板から、第２導電型の深いウェルにより遮断されており、前記第２導電型の深いウェルは、行方向に測った場合の一つのカラム群の寸法を超えない寸法を有する。
【発明の効果】
【００１４】
上記一の側面によれば、一のカラム群中の一のメモリセルカラムの第１導電型ウェルおいて放射線などによりソフトエラーが生起したとしても、その影響が隣接するカラム群中の同時に選択されるメモリセルカラムの第１導電型ウェルに伝搬するのを、第２導電型の深いウェルにより遮断でき、また、一のカラム群中の一のメモリセルカラムの第２導電型ウェルおいて放射線などによりソフトエラーが生起したとしても、その影響が隣接するカラム群中の同時に選択されるメモリセルカラムの第２導電型ウェルに、第２導電型の深いウェルを介して伝搬するのを、前記第２導電型の深いウェルを行方向に、一つのカラム群に相当する寸法を超えないように形成することで、遮断することができ、スタティックランダムアクセスメモリのソフトエラー耐性が向上する。
【図面の簡単な説明】
【００１５】
【図１】第１の実施形態によるＳＲＡＭを示す等価回路図である。
【図２Ａ】図１に対応する１メモリセルを示す平面図である。
【図２Ｂ】図２Ａ中、線Ａ−Ａ’に沿った断面図である。
【図２Ｃ】図２Ａ中、線Ｂ−Ｂ’に沿った断面図である。
【図３】第１の実施形態によるＳＲＡＭのメモリセルアレイを示す平面図である。
【図４】図３の平面図において、下部のｎ型ウェルおよびｐ型ウェルの配列を示した図である。
【図５】第１の実施形態によるＳＲＡＭの電気的構成を示した図である。
【図６Ａ】図５の構成におけるエラー検出および訂正回路の原理を説明する第１の図である。
【図６Ｂ】図５の構成におけるエラー検出および訂正回路の原理を説明する第２の図である。
【図７】一般的なソフトエラーを説明する図である。
【図８Ａ】図４中、線Ｃ−Ｃ’に沿った断面図である。
【図８Ｂ】図８Ａの断面図を、より広い範囲にわたって示す図である。
【図８Ｃ】図８Ｂの一変形例を示す図である。
【図９Ａ】第１の実施形態の比較対照例における問題を説明する断面図である。
【図９Ｂ】第１の実施形態の別の比較対照例における問題を説明する断面図である。
【図１０】図９Ａの比較対照例における問題発生のメカニズムを説明する断面図である。
【図１１】第１の実施形態で使われるカラム選択回路の構成を示す回路図である。
【図１２】図１１の回路図で使われる真理値表の例を示す図である。
【図１３】第１の実施形態における深いｎ型ウェルの行方向への寸法とカラム群の行方向への寸法との関係を示す平面図である。
【図１４】第１の実施形態の別の変形例を示す平面図である。
【図１５】第２の実施形態によるＳＲＡＭを示す平面図である。
【図１６】図１５中、線Ｄ−Ｄ’に沿った断面図である。
【図１７】第３の実施形態によるＳＲＡＭの構成を示す平面図である。
【図１８】図１７の線Ｅ−Ｅ’に沿った断面図である。
【図１９】第３の実施形態におけるメモリセルカラムの選択を説明するブロック図である。
【図２０Ａ】第４の実施形態におけるメモリセルカラムの選択を説明するブロック図である。
【図２０Ｂ】第４の実施形態によるＳＲＡＭの構成を示す断面図である。
【図２１Ａ】第５の実施形態におけるメモリセルカラムの選択を説明するブロック図である。
【図２１Ｂ】第５の実施形態によるＳＲＡＭの構成を示す断面図である。
【図２１Ｃ】第５の実施形態の一変形例を示すブロック図である。
【図２２Ａ】第６の実施形態を示すブロック図である。
【図２２Ｂ】第６の実施形態の一変形例を示すブロック図である。
【図２３】第７の実施形態を示すブロック図である。
【図２４】第８の実施形態を示す断面図である。
【図２５】第８の実施形態の一例を示す断面図である。
【図２６】第８の実施形態の選択回路における様々なビット線選択の例を示す図である。
【発明を実施するための形態】
【００１６】
［第１の実施形態］
図１は、第１の実施形態によるＳＲＡＭ１０の１メモリセル分の等価回路図を示す。
【００１７】
図１を参照するに、前記ＳＲＡＭ１０はｐチャネルＭＯＳトランジスタよりなる第１のロードトランジスタＬＴ１とｎチャネルＭＯＳトランジスタよりなる第１のドライバトランジスタＤＴ１を直列接続した第１のＣＭＯＳインバータＩ１と、ｐチャネルＭＯＳトランジスタよりなる第２のロードトランジスタＬＴ２とｎチャネルＭＯＳトランジスタよりなる第２のドライバトランジスタＬＤ２を直列接続した第２のＣＭＯＳインバータＩ２とよりなるフリップフロップ回路ＦＦを含み、前記第１のロードトランジスタＬＴ１と第１のドライバトランジスタＤＴ１を接続する接続ノードＮ１は、ｎチャネルＭＯＳトランジスタよりなりワードラインＷＬにより制御される第１のトランスファトランジスタＴＦ１を介して第１のビットラインＢＬに接続される。同様に、前記第２のロードトランジスタＬＴ２と第１のドライバトランジスタＤＴ２を接続する接続ノードＮ２は、ｎチャネルＭＯＳトランジスタよりなりワードラインＷＬにより制御される第２のトランスファトランジスタＴＦ２を介して、前記第１のビットラインの相補的ビットライン／ＢＬに接続される。
【００１８】
図２Ａは、図１のＳＲＡＭ１０の、１メモリセル分のレイアウト１０Ｌを示す平面図、図２Ｂおよび図２Ｃは図２Ａ中、線Ａ−Ａ’およびＢ−Ｂ’に沿った断面図である。
【００１９】
図２Ａを参照するに、前記ＳＲＡＭ１０はＳＴＩ型の素子分離領域１１Ｉが形成されたｐ型シリコン基板１１上に形成されており、前記素子分離領域１１Ｉには、前記ｐ型シリコン基板１１上をビット線方向ＢＬ、すなわち列方向に連続的に、かつ相互に平行に、かつ離間して延在する第１および第２のｎ型活性領域１１Ａ１，１１Ａ２が画成されている。また前記素子分離領域１１Ｉには前記第１および第２のｎ型活性領域１１Ａ１，１１Ａ２の間に、ビット線方向ＢＬに限られた距離だけ互いに平行に延在する第３および第４のｐ型活性領域１１Ｂ１，１１Ｂ２が、前記ｐ型活性領域１１Ｂ１が前記ｎ型活性領域１１Ａ１と前記ｐ型活性領域１１Ｂ２の間に位置するように、さらに前記ｐ型活性領域１１Ｂ２が前記ｎ型活性領域１１Ａ２と前記ｐ型活性領域１１Ｂ１の間に位置するように、画成されている。
【００２０】
図２Ａ中、破線は一つのメモリセルの境界を示すが、前記活性領域１１Ａ１上にはかかるメモリセルの境界の一方の交点の近傍に、第１の電源電圧Ｖｓｓを供給される電源コンタクトＶ１が、また他方の交点にビット線ＢＬに接続されるビットラインコンタクトＶ２が形成されている。また前記活性領域１１Ａ２上には前記電源コンタクトＶ１に対して点対称な位置に、前記電源電圧Ｖｓｓを供給される電源コンタクトＶ３が、また前記ビットラインコンタクトＶ２に対して点対称な位置に、前記ビット線ＢＬに対し相補的なビット線／ＢＬに接続されるビットラインコンタクトＶ４が形成されている。ただし前記ビアコンタクトＶ１は、前記活性領域１１Ａ１から左方に延在する延在部１１ａ１に形成され、左隣のメモリセルと共有されている。同様に前記ビアコンタクトＶ３は、前記活性領域１１Ａ２から右方に延在する延在部１１ａ２に形成され、右隣のメモリセルと共有されている。
【００２１】
さらに前記活性領域１１Ｂ１には、前記メモリセルの境界との交点に対応して、第２の電源電圧Ｖｄｄを供給される電源コンタクトＶ５が形成されており、また前記活性流域１１Ｂ２には、前記電源コンタクトＶ５に対して点対称な位置に前記電源電圧Ｖｄｄを供給される電源コンタクトＶ６が形成されている。
【００２２】
前記活性領域１１Ａ１上には、前記電源コンタクトＶ１とビット線コンタクトＶ２の間に図１のドライバトランジスタＤＴ１とトランスファトランジスタＴＦ１とが順次形成されており、前記ドライバトランジスタＤＴ１のゲート電極Ｇ１が、前記活性領域１１Ｂ１を横切ってワード線方向、すなわち行方向に前記活性領域１１Ｂ２に向かって延在し、前記活性領域１１Ｂ２の端にビアコンタクトＶ７において接続されている。その際、前記活性領域１１Ｂ１とゲート電極Ｇ１の交点には、前記ロードトランジスタＬＴ１が形成される。
【００２３】
同様に前記活性領域１１Ａ２上には、前記電源コンタクトＶ３とビット線コンタクトＶ４の間に図１のドライバトランジスタＤＴ２とトランスファトランジスタＴＦ２とが順次形成されており、前記ドライバトランジスタＤＴ２のゲート電極Ｇ２が、前記活性領域１１Ｂ２を横切ってワード線方向、すなわち行方向に前記活性領域１１Ｂ１に向かって延在し、前記活性領域１１Ｂ１の端にビアコンタクトＶ８において接続されている。その際、前記活性領域１１Ｂ２とゲート電極Ｇ２の交点には、前記ロードトランジスタＬＴ２が形成される。
【００２４】
さらに前記活性領域１１Ａ１と活性領域１１Ｂ１とは、前記トランジスタＤＴ１とＴＦ１の間のビアコンタクトＶ９を、前記活性領域１１Ｂ１のうち前記トランジスタＬＴ１に対して前記電源コンタクトＶ５とは反対の側に前記ビアコンタクトＶ８と並んで形成されるビアコンタクトＶ１０に、前記ノードＮ１に対応する局所配線パタ―ンＷ１により接続され、これにより前記ロートトランジスタＬＴ１とドライバトランジスタＤＴ１とが、電源電圧Ｖｄｄが供給される電源コンタクトＶ５と電源電圧Ｖｓｓが供給される電源コンタクトＶ１との間で直列に接続される。
【００２５】
同様に前記活性領域１１Ａ２と活性領域１１Ｂ２とは、前記トランジスタＤＴ２とＴＦ２の間のビアコンタクトＶ１１を、前記活性領域１１Ｂ２のうち前記トランジスタＬＴ２に対して前記電源コンタクトＶ６とは反対の側に前記ビアコンタクトＶ７と並んで形成されるビアコンタクトＶ１２に、前記ノードＮ２に対応する局所配線パタ―ンＷ２により接続され、これにより前記ロートトランジスタＬＴ２とドライバトランジスタＤＴ２とが、電源電圧Ｖｄｄが供給される電源コンタクトＶ６と電源電圧Ｖｓｓが供給される電源コンタクトＶ３との間で直列に接続される。
【００２６】
さらに前記トランスファトランジスタＴＦ１のゲート電極Ｇ３がワート線方向ＷＬ，すなわち行方向上、前記活性領域１１Ｂ１とは反対の方向に延在し、前記メモリセルの境界においてワート線ＷＬとワード線コンタクトＶ１３において接続される。また前記トランスファトランジスタＴＦ２のゲート電極Ｇ４がワート線方向ＷＬ，すなわち行方向上、前記活性領域１１Ｂ２とは反対の方向に延在し、前記メモリセルの境界においてワート線ＷＬとワード線コンタクトＶ１４において接続される。
【００２７】
図１の等価回路図においてロードトランジスタＬＴ１とＬＴ２はｐチャネルＭＯＳトランジスタであり、シリコン基板１１中のｎ型ウェルに形成されているのに対し、ドライバトランジスタＤＴ１，ＤＴ２およびトランスファトランジスタＴＦ１，ＴＦ２はｎチャネルＭＯＳトランジスタであり、シリコン基板１１中のｐ型ウェルに形成されているのに注意すべきである。
【００２８】
なお図２Ａ中、白抜きで示したビアコンタクトＶ７〜Ｖ１２は前記ゲート電極Ｇ１〜Ｇ３に対応する配線層をそれぞれの活性領域に接続するビアコンタクトを示しており、黒で示したビアコンタクトＶ１〜Ｖ６，Ｖ１３，Ｖ１４はより上層の、すなわちワードラインＷＬ，ビットラインＢＬが形成される配線層への接続のためのビアコンタクトを示す。前記局所配線パタ―ンＷ１は、前記活性領域１１Ａ１，１１Ｂ１上に直接に形成してもよい。同様に局所配線パタ―ンＷ２は、前記活性領域１１Ａ２，１１Ｂ２上に直接に形成してもよい。
【００２９】
図２Ｂは、前記ＳＲＡＭ１０のうち、前記線Ａ−Ａ’に沿った断面図を示す。
【００３０】
図２Ｂを参照するに、図２Ｂの断面では前記ｐ型シリコン基板１１の上部にｐ型ウェル１１ＰＷが形成されており、前記ｐ型シリコン基板１１上には前記ドライバトランジスタＤＴ１のゲート電極Ｇ１がゲート絶縁膜Ｇｏｘ１を介して形成されている。また前記ｐ型ウェル１１ＰＷ中には前記ゲート電極Ｇ１の左右に、ｎ型のソース領域１１ａおよびｎ型のドレイン領域１１ｂが形成されている。また同様に前記ｐ型シリコン基板１１上には前記トランスファトランジスタＴＦ１のゲート電極Ｇ３が、ゲート絶縁膜Ｇｏｘ３を介して形成されており、前記ｐ型ウェル１１ＰＷ中には前記ゲート電極Ｇ３の左右に、ｎ型のソース領域１１ｃおよびｎ型のドレイン領域１１ｄが形成されている。ここでドレイン領域１１ｂとソース領域１１ｃとは連続した一つのｎ型拡散領域により形成されている。
【００３１】
さらに前記ゲート電極Ｇ１とゲート電極Ｇ３の間には、前記ゲート電極Ｇ１の側壁絶縁膜ＳＷ１およびゲート電極Ｇ３の側壁絶縁膜ＳＷ２を部分的に覆って局所配線パタ―ンＷ１が、前記ドレイン領域１１ｂおよびソース領域１１ｃに電気的にコンタクトして形成されている。
【００３２】
さらに前記シリコン基板１１上には層間絶縁膜１２が、前記ゲート電極Ｇ１およびＧ３を覆って形成されており、前記層間絶縁膜１２には電源電圧Ｖｓｓを供給する配線パタ―ン１３Ａにコンタクトして、前記ビアコンタクトＶ１を構成するビアプラグ１２Ａが、またビット線ＢＬを構成する配線パタ―ン１３Ｂにコンタクトして前記ビアコンタクトＶ１３を構成するビアプラグ１２Ｂが、それぞれ形成されている。
【００３３】
図２Ｃは、前記ＳＲＡＭ１０のうち、前記線Ｂ−Ｂ’に沿った断面図を示す。
【００３４】
図２Ｃを参照するに、線Ｂ−Ｂ’に沿った断面では前記ｐ型シリコン基板１１の上部にｎ型ウェル１１ＮＷが形成されており、前記ロードトランジスタＬＴ１がかかるｎ型ウェルＮＷに形成されている。
【００３５】
より具体的には図２Ｃの断面では図２Ｂのゲート電極Ｇ１がゲート絶縁膜Ｇｏｘ１共々延在してロードトランジスタＬＴ１のゲート電極を構成し、前記ｎ型ウェル１１ＮＷ中には前記ゲート電極Ｇ１の左右に、ｐ型のソース領域１１ｅおよびｐ型のドレイン領域１１ｆが形成されている。
【００３６】
また図２Ｃの断面では素子分離絶縁膜１１Ｉ上に前記ロードトランジスタＬＴ２のゲート電極Ｇ２となるポリシリコンパタ―ンがその下のゲート絶縁膜Ｇｏｘ２共々延在しており、前記局所配線パタ―ンＷ１が前記図２Ｂの断面から連続して延在し、前記ｐ型ドレイン領域１１ｆにコンタクトする。これにより前記ｎ型ソースおよびドレイン領域１１ｂ，１１ｃがｐ型ソース領域１１ｆに電気的に接続される。
【００３７】
さらに図２Ｃの断面では前記ゲート電極Ｇ１およびポリシリコンパタ―ンＧ２は前記層間絶縁膜１２により同様に覆われ、前記層間絶縁膜１２には、前記ビアコンタクトＶ１０およびＶ８に対応して共通のビアプラグ１２Ｖが形成され、ビアプラグ１２Ｖは前記局所配線パタ―ンＷ１を、前記ポリシリコンパタ―ンＧ２に電気的に接続する。
【００３８】
また前記層間絶縁膜１２上には電源電圧Ｖｄｄを供給される配線パタ―ン１３Ｃが形成されており、前記配線パタ―ン１３Ｃが前記層間絶縁膜１２中に形成されたビアコンタクトＶ５に対応するビアプラグ１２Ｃにより、前記ｐ型ソース領域１１ｅに電気的に接続される。
【００３９】
その他のトランジスタＤＴ２，ＴＦ２およびＬＴ２も同様な断面構造を有しており、説明は省略する。
【００４０】
さらに前記シリコン基板１１上には層間絶縁膜１２が、前記ゲート電極Ｇ１を覆って形成されており、前記層間絶縁膜１２には電源電圧Ｖｄｄを供給する配線パタ―ン１３Ｃにコンタクトして、前記ビアコンタクトＶ５を構成するビアプラグ１２Ｃが形成されている。
【００４１】
図３は、図２Ａ〜図２Ｃのメモリセル１０Ｌを行列状に繰り返し形成したＳＲＡＭ１０のメモリセルアレイを示す平面図である。
【００４２】
図３を参照するに、破線で示した図２Ａ〜図２Ｃのメモリセル１０Ｌが、上下左右を反転させながら、素子分離領域１１Ｉにより表面に活性領域が形成されたシリコン基板１１上に繰り返し形成されているのがわかる。また活性領域１１Ａ１および１１Ａ２が複数のメモリセルに共通に、ビットライン方向ＢＬに延在し、活性領域１１Ｂ１および１１Ｂ２はいずれも行方向ないしワード線方向ＷＬに２メモリセル分の長さないし寸法を有し、前記ビットライン方向に互い違いに繰り返されているのがわかる。
【００４３】
図４は図３の平面図において、素子分離絶縁膜１１Ｉを除去し、その下のシリコン基板１１中のｐ型ウェルＰＷ（００），ＰＷ（０１），ＰＷ（０２），ＰＷ（０３）・・・およびｎ型ウェルＮＷ（０１），ＮＷ（０２），ＮＷ（０３）・・・を露出させた図である。ここで前記ｐ型ウェルＰＷ（００），ＰＷ（０１），ＰＷ（０２），ＰＷ（０３）・・・は、図２Ｂにおけるｐ型ウェル１１ＰＷに対応し、ｎ型ウェルＮＷ（０１），ＮＷ（０２），ＮＷ（０３）・・・は、図２Ｃにおけるｎ型ウェル１１ＮＷに対応する。
【００４４】
図４を参照するに、図２Ａ〜図２Ｃのメモリセル１０Ｌでは、ｐチャネルＭＯＳトランジスタよりなるロートトランジスタＬＴ１およびＬＴ２に対応して、前記活性領域１１Ｂ１および１１Ｂ２はシリコン基板１１中のｎ型ウェルＮＷ（０２）に形成されており、一方ｎチャネルＭＯＳトランジスタよりなるトランスファトランジスタＴＦ１およびドライバトランジスタＤＴ１に対応して前記活性領域１１Ａ１が、シリコン基板１１中のｐ型ウェルＰＷ（０１）に形成されており、さらにｎチャネルＭＯＳトランジスタよりなるトランスファトランジスタＴＦ２およびドライバトランジスタＤＴ２に対応して前記活性領域１１Ａ２が、シリコン基板１１中のｐ型ウェルＰＷ（０２）に形成されている。
【００４５】
各々のウェルはビット線方向ＢＬに連続して延在し、このようなｐ型ウェルとｎ型ウェルはワード線方向ＷＬに向かって交互に繰り返し形成されている。
【００４６】
なお前記ｐ型ウェルＰＷ（００）の左半分は、前記メモリセル１０Ｌの左隣のメモリセルに共有されており、またｐ型ウェルＰＷ（０３）の右半分は、前記メモリセル１０Ｌの右隣のメモリセルに共有されている。
【００４７】
図５は、本実施形態によるＳＲＡＭ１０において、いわゆるソフトエラーの伝搬を回避するために使用するエラー訂正構成を示す。
【００４８】
図５を参照するに、Ｃ（０１）〜Ｃ（１６）、Ｄ（０１）〜Ｄ（１６）は、図３，４で示したメモリセルアレイにおいて、ワード線ＷＬ（０１）あるいはＷＬ（０２）で選択される一連のメモリセルを表す。
【００４９】
本実施形態では、これらのメモリセルは、列方向に整列してそれぞれ共通のビット線ＢＬ（０１），ＢＬ（０２）・・・に接続された複数のメモリセルカラムＭＣＣ（０１），ＭＣＣ（０２）・・・の形に組織化されており、そのうちの複数の、図示の例では４本の、メモリセルカラムが束ねられ、全体では、ワード線方向ＷＬに繰り返される複数のカラム群ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４・・・が形成されている。例えばビット線ＢＬ（０１）〜ビット線ＢＬ（０４）に対応する４本のメモリセルカラムＭＣＣ（０１）〜ＭＣＣ（０４）が一つのカラム群ＣＧ１を構成し、ビット線ＢＬ（０５）〜ビット線ＢＬ（０８）に対応する４本のメモリセルカラムＭＣＣ（０５）〜ＭＣＣ（０８）が、隣接するカラム群ＣＧ２を構成し、ビット線ＢＬ（０９）〜ビット線ＢＬ（１２）に対応する４本のメモリセルカラムＭＣＣ（０９）〜ＭＣＣ（１２）が、さらに隣接するカラム群ＣＧ３を構成し、ビット線ＢＬ（１３）〜ビット線ＢＬ（１６）に対応する４本のメモリセルカラムＭＣＣ（１３）〜ＭＣＣ（１６）が、さらに隣接するカラム群ＣＧ４を構成する。なお図５においてビット線ＢＬ（０）〜ＢＬ（１６）の各々は、先に図１で説明したビット線ＢＬと相補的ビット線／ＢＬとより構成されている。ビット線／ＢＬの図示は省略している。
【００５０】
さらに図５の構成では、これら複数のカラム群ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４・・・にそれぞれ対応して複数のカラム選択回路ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４・・・が設けられており、前記カラム選択回路ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４・・・は、対応するカラム群において一つのメモリセルカラムを選択し、当該メモリセルカラムに対応するビット線上に読み出された電圧信号を、それぞれ対応するセンスアンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ３・・・に供給する。
【００５１】
例えば先にワード線ＷＬ（０１）によりメモリセルＣ（０１），Ｃ（０２），Ｃ（０３）・・・Ｃ（１６）が選択されている場合に、カラム選択回路ＣＳ１がビット線ＢＬ（０１）に対応したメモリセルカラムＭＣＣ（０１）を、カラム選択回路ＣＳ２がビット線ＢＬ（０５）に対応したメモリセルカラムＭＣＣ（０５）を、カラム選択回路ＣＳ３がビット線ＢＬ（０９）に対応したメモリセルカラムＭＣＣ（０９）を、カラム選択回路ＣＳ４がビット線ＢＬ（１３）に対応したメモリセルカラムＭＣＣ（１３）を選択したとすると、当該ビット線上に読み出されたメモリセルＣ（０１），Ｃ（０５），Ｃ（０９），Ｃ（１３）の論理状態を表す電圧信号が、前記カラム選択回路ＣＳ１，ＣＳ２，ＣＳ３，ＣＳ４を介して対応するセンスアンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４にそれぞれ供給される。
【００５２】
センスアンプＳＡ１，ＳＡ２，ＳＡ３，ＳＡ４は、通常通り、供給された電圧信号から、それぞれのメモリセルの論理状態を判定することで、情報を読み出す。
【００５３】
図５の構成では、このようにして読み出されたメモリセルのデータはエラー検出および訂正回路（ＥＣＣロジック）ＥＣＣに供給され、図６Ａ、図６Ｂに示すようにビット線方向およびワード線方向のパリティチェックを行うことにより、ソフトエラーの検出および訂正がなされる。
【００５４】
図６Ａ，図６Ｂは前記エラー検出および訂正回路ＥＣＣの原理を示す図である。なお図６ＡはＳＲＡＭのメモリセルアレイ中にエラーの無い場合を、図６Ｂは８行８列のメモリセルアレイ範囲に１ビットのエラーが存在する場合を示す。
【００５５】
図６Ａを参照するに、図示の例では各々４ビットのサイズの第１〜第８までのカラム群にそれぞれ対応してカラム選択回路ＣＳ１〜ＣＳ８が形成されており、それぞれのカラム選択回路においてビット線ＢＬ（０４），ＢＬ（０８），ＢＬ（１２）・・・ＢＬ（３２）が同時に選択されている。
【００５６】
さらにＥＣＣロジックではワード線毎にパリティビットＡが設けられ、一つのワード線上で選択された８個のメモリセルの読み出し値の合計が、パリティビットＡを合わせて偶数になるように構成されている。
【００５７】
またＥＣＣロジックではビット線毎にパリティビットＢが設けられ、一つのビット線上で連続して選択された８個のメモリセルの読み出し値の合計が、パリティビットＢを合わせて偶数になるように構成されている。
【００５８】
そこでワード線ＷＬ（０１）〜ＷＬ（０８）およびパリティビットＢの各々について、ビット線ＢＬ（０４），ＢＬ（０８），ＢＬ（１２）・・・ＢＬ（３２）およびパリティビットＡを選択してデータを読み出すことにより、図６Ａあるいは図６Ｂに示すような読み出し値のマトリクスが得られる。
【００５９】
エラーがない図６Ａの場合には、一つのワード線上で選択されたメモリセルの読み出し値の合計が、パリティビットＡを合わせて偶数になっており、また一つのビット線上で選択されたメモリセルの読み出し値の合計が、パリティビットＢを合わせて偶数になっている様子がわかる。
【００６０】
一方、例えばワード線ＷＬ（０１）とビット線ＢＬ（０４）で選択されるメモリセルにエラーがあり、データ値が反転している図６Ｂの場合、ワード線ＷＬ（０１）で選択されるメモリセルのデータの合計が、パリティビットＡを合わせても奇数となり、このワード線ＷＬ（０）上のメモリセルのいずれかにエラーが存在することが検出される。またビット線ＢＬ（０１）で選択されるメモリセルのデータの合計が、パリティビットＢを合わせても奇数となり、このビット線ＢＬ（０４）上のメモリセルのいずれかにエラーが存在することが検出される。このことから、エラーが生じているのはワード線ＷＬ（０１）およびビット線ＢＬ（０４）で選択されるメモリセルであることが確定し、そのデータ「０」を「１」に訂正することでエラーの訂正が行われる。
【００６１】
このようなＳＲＡＭ１０においては、ときおり外部放射線などの影響により、ソフトエラーが発生することがあり、先の図５のエラー検出および訂正回路ＥＣＣは、このようなソフトエラーの検出および訂正のために使われる。
【００６２】
図７は、一般的なｐチャネルＭＯＳトランジスタにおけるソフトエラーの概要を説明する図である。
【００６３】
図７を参照するに、シリコン基板１０１上には素子分離領域１０１Ｉにより素子領域１０１Ａが形成されており、前記素子領域１０１Ａに対応して前記シリコン基板１０１中にはｎ型ウェル１０１Ｎが形成されている。また前記シリコン基板１０１中には、前記ｎ型ウェル１０１Ｎを電気的に分離するため、ｐ型ウェル１０１Ｐが形成されている。前記ｐ型ウェル１０１Ｐはシリコン基板１０１自身であることが多い。
【００６４】
前記シリコン基板１０１上には、前記素子領域１０１Ａにおいて図示を省略したゲート絶縁膜を介してポリシリコンなどのゲート電極１０３が形成されており、さらに前記素子領域１０１Ａのうち、前記ゲート電極１０３の一方の側、図示の例では左側にｐ型のソース１０１ａ領域が、また他方の側にはｐ型のドレイン領域１０１ｂが形成されている。
【００６５】
さて前記ソース領域１０１ａに電源電圧Ｖｄｄを印加し、前記ドレイン領域１０１ｂを他のトランジスタ、例えばｎチャネルＭＯＳトランジスタ１０４により接地した前記ｐチャネルＭＯＳトランジスタの動作状態において図７中に矢印で示すようにα線などの荷電粒子が素子領域１０１Ａを構成するｎ型ウェル１０１Ｎに侵入した場合を考えると、前記ｎ型ウェル１０１Ｎ中において電子−正孔対が前記荷電粒子のエネルギにより励起されるが、励起された電子−正孔対のうち正孔はドレイン領域１０１ｂからｎチャネルＭＯＳトランジスタ１０４を介して接地へと逃がされ、前記ｎ型ウェル１０１Ｎ中に電子のみが残留してしまう状況が発生することがある。
【００６６】
このようにｎウェル１０１Ｎ中に電子のみが残るとその電位が低下し、その結果、ｎ型ウェル１０１Ｎ，ｐ型ソース領域１０１ａおよびｐ型ドレイン領域１０１ｂよりなる寄生バイポーラトランジスタが導通してしまい、ドレイン電流がソース領域１０１ａからドレイン領域１０１ｂへと流れる場合がある。
【００６７】
このような寄生バイポーラトランジスタの導通が、先のメモリセル１０Ｌにおいて、例えばｐチャネルＭＯＳトランジスタＬＴ１あるいはＬＴ２において生じると、フリップフロップＦＦは状態を反転させてしまい、メモリセル１０Ｌに保持されているデータは反転してしまう。
【００６８】
同様な荷電粒子により保持データの反転は、図１のドライバトランジスタＬＴ１あるいはＬＴ２を構成するｎチャネルＭＯＳトランジスタにおいても発生しうる。
【００６９】
図８Ａおよび図８Ｂは、前記図４における線Ｃ−Ｃ’に沿ったＳＲＡＭ１０の断面図を示す。図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図８Ｂは図８Ａと同じ構造を、より広い範囲にわたり示した断面図である。なお図８Ａ，図８Ｂにおいて、シリコン基板１１上に形成されるそれぞれのトランジスタのゲート電極などの図示は、簡単のため省略している。
【００７０】
図８Ａを参照するに、メモリセルＣ（０１）〜Ｃ（０６）は先の図５のメモリセルＣ（０１）〜Ｃ（０６）にそれぞれ対応しており、またカラム選択回路ＣＳ１，ＣＳ２は図６のカラム選択回路ＣＳ１，ＣＳ２にそれぞれ対応する。なお、より広い範囲を示した図８Ｂでは、さらにカラム選択回路ＣＳ３およびこれに対応するビット線ＢＬ（０９）〜ＢＬ（１２）、さらに前記ビット線に接続されるメモリセルカラムに対応したカラム群ＣＧ３が示されている。
【００７１】
図８Ａを参照するに、前記シリコン基板１１中には、前記ｎチャネルＭＯＳトランジスタＤＴ１，ＴＦ１あるいはＤＴ２，ＴＦ２のためのｐ型ウェルＰＷ（０１）〜ＰＷ（０５）と前記ｐチャネルＭＯＳトランジスタＬＴ１．ＬＴ２のためのｎ型ウェルＮＷ（０１）〜ＮＷ（０６）とが交互に繰り返し形成されており、またカラム選択回路ＣＳ２に対応するカラム群に含まれるメモリセルカラムでは、それぞれのｐ型ウェル、すなわちＰＷ（０４），ＰＷ（０５），ＰＷ（０６）・・・の下に、深いｎ型ウェルＤＮＷ１が形成されているのがわかる。
【００７２】
前記カラム選択回路ＣＳ２に対応するカラム群の下にこのような深いｎ型ウェルを形成することにより、カラム選択回路ＣＳ１に対応するカラム群のｐ型ウェル、例えばｐ型ウェルＰＷ（０１）、に荷電粒子などが入来した場合でも、その影響がｐ型ウェルＰＷ（０４）やＰＷ（０５）に伝搬するのが、シリコン基板１１と前記深いｎ型ウェルＤＮＷの間のｐｎ接合により遮断される。
【００７３】
その際、本実施形態による構成では、図８Ｂに示すように、前記深いｎ型ウェルＤＮＷ１，ＤＮＷ２・・・を行方向ないしワード線方向ＷＬに、一つのカラム群に相当する長さないし寸法を超えないように形成する。また本実施形態による構成では、前記ｐ型ウェルＰＷ（００），ＰＷ（０２）・・・の下に連続して深いｎ型ウェルを形成し、これに、奇数番目のカラム群ＣＧ１，ＣＧ３，ＣＧ５・・・に対応して行方向ないしワード線方向ＷＬに、一つのカラム群に対応する長さないし寸法で切れ目を繰り返し形成すると見てもよい。ただし図８Ａ，図８Ｂの構成において、各々のウェルＰＷ（００）〜ＰＷ（１２），ＮＷ（０１）〜ＮＷ（１１），ＤＮＷ１およびＤＮＷ２は、いずれもビット線方向ＢＬに同じ長さだけ延在するため、図面中で横方向の長さないし寸法は、それぞれのウェルの面積に対応している。
【００７４】
より具体的には、前記深いｎ型ウェルＤＮＷ１は、図８Ｂのより広範囲にわたる断面図に示すように実質一つのカラム群に相当する面積に等しく形成されているため、前記カラム選択回路ＣＳ２のカラム群の下からカラム選択回路ＣＳ１のカラム群の下まで、全面にわたり連続して延在することがない。また深いｎ型ウェルＤＮＷ１とその隣の深いｎ型ウェルＤＮＷ２の間の切れ目も、実質一つのカラム群の面積に等しく形成されている。
【００７５】
このため、例えばメモリセルＣ（０１）のｎ型ウェルＮＷ（０１）が、前記深いｎ型ウェルＤＮＷ１を介して同時に選択されるメモリセルＣ（０５）のｎ型ウェルＮＷ（０５）に電気的に接続されることがなく、ｎ型ウェルＮＷ（０１）に入来した荷電粒子の影響がｎ型ウェルＮＷ（０４）やＮＷ（０５）に及ぶことが回避される。
【００７６】
また、例えばメモリセルＣ（０１）のｐ型ウェルＰＷ（０１）が、同時に選択されるメモリセルＣ（０５）のｐ型ウェルＰＷ（０５）に電気的に接続されることがなく、ｐ型ウェルＰＷ（０１）に入来した荷電粒子の影響がｐ型ウェルＰＷ（０５）に及ぶことが回避される。
【００７７】
これに対し図９Ａに示す比較例のように深いｎ型ウェルＤＮＷを全く形成しなかった場合には、前記ｐ型ウェルＰＷ（０１）に生じた荷電粒子入来の影響は、図１０に示すようなメカニズムにより、同じカラム群のｐ型ウェルＰＷ（０２），ＰＷ（０３）のみならず、隣接するカラム群のｐ型ウェルＰＷ（０４）、ＰＷ（０５）などにも及ぶおそれがある。
【００７８】
図１０を参照するに、ｐ型ウェルＰＷ（０１）において荷電粒子により電子−正孔対が発生し、正孔のみが残った場合、この正孔が前記ｐ型のシリコン基板１１を介してｐ型ウェルＰＷ（０４）に到達すると、その電位を上げるように作用し、前記ｐ型ウェルＰＷ（０４）に形成されていたｎチャネルＭＯＳトランジスタよりなるドライバトランジスタＤＴ１あるいはＤＴ２の寄生バイポーラトランジスタが導通するおそれがある。このような導通が生じると、当該ＳＲＡＭのメモリセルに保持されているデータは反転してしまう。
【００７９】
また図９Ｂに示す別の比較例のように前記深いｎ型ウェルＤＮＷを、隣接する二つのカラム群のｎ型ウェルおよびｐ型ウェルの下に連続して形成した場合には、例えばｎ型ウェルＮＷ（０１）に荷電粒子が入来してソフトエラーが発生すると、その影響が隣接するカラム群のｎ型ウェル、例えばＮＷ（０５）やＮＷ（０６）にまで及び、これらのｎ型ウェルに形成されているｐチャネルＭＯＳトランジスタよりなるロードトランジスタＬＴ１あるいはＬＴ２を導通させ、当該メモリセルに保持されているデータを反転させてしまうおそれがある。
【００８０】
このようにソフトエラーが隣接する二つのカラム群で発生すると、図５および図６Ａ，図６Ｂで説明したエラー検出および訂正回路ＥＣＣにおいて２ビットのエラー訂正を行う必要があるが、このような２ビットのエラー訂正はＳＲＡＭの面積効率を低下させるため望ましくない。
【００８１】
本実施形態によれば、隣接する第１のカラム群と第２のカラム群のいずれか一方に前記深いウェルを行方向ないしワード線方向ＷＬに、一つのカラム群の長さないし寸法を超えないように形成することにより、隣接するカラム群の間でｐ型ウェルどうし、あるいはｎ型ウェルどうしの導通を遮断することが可能となり、隣接する二つのカラム群で同時に選択されるメモリセルカラムの一方でソフトエラーが発生しても、それが他方に伝搬することがない。このため本実施形態によれば、このような場合でも１ビットのエラー検出および訂正回路ＥＣＣを使ってエラーを訂正することが可能となる。
【００８２】
なおこのような荷電粒子の入射が一のカラム群の一のメモリセルで発生しても、同じカラム群中の他のメモリセルはカラム選択回路ＣＳ１〜ＣＳ３により選択されていないため、データの読み出しに影響は生じない。これら他のメモリセルにおいて生じたエラーは、それが選択された時点で、図５のエラー検出および訂正回路ＥＣＣにより訂正することができる。
【００８３】
本実施形態は、特に前記活性領域１１Ａ１，１１Ａ２，１１Ｂ１，１１Ｂ２が４５ｎｍ以下の設計ルールで形成される微細化されたＳＲＡＭにおいて有用である。
【００８４】
なおこのような構成では、例えばカラム群ＣＧ１のメモリセルＣ（０１）ｐ型ウェルあるいはｎ型ウェルが、隣のカラム群ＣＧ２を超えたもう一つとなりのカラム群ＣＧ３のメモリセルＣ（０９）の対応するｐ型ウェルあるいはｎ型ウェル導通するのは避けられないが、例えばメモリセルＣ（０９）はメモリセルＣ（０１）から、１カラム群に相当する距離だけ離れているため、メモリセルＣ（０９）がメモリセルＣ（０１）と同時に選択されても、本実施形態において想定するようにＳＲＡＭの微細化が進んでも、メモリセルＣ（０９）においてソフトエラーが発生するおそれはない。
【００８５】
なお本実施形態において前記深いｎ型ウェルＤＮＷ１，ＤＮＷ２・・・を、図８Ｃに示すようにそれぞれの端が対応するカラム群の端に一致するように形成することも可能である。
【００８６】
図１１は、前記図８Ａ〜図８Ｃのカラム選択回路ＣＳ１の構成を示す回路図である。なおカラム選択回路ＣＳ２，ＣＳ３の構成はカラム選択回路ＣＳ１のものと同じであり、説明を省略する。
【００８７】
図１１を参照するに、カラム選択回路ＣＳ１はビット線ＢＬ０１，／ＢＬ０１，／ＢＬ０２，／ＢＬ０２，ＢＬ０３，／ＢＬ０３，ＢＬ０４，／ＢＬ０４を共通ビット線ＶＢＬおよび／ＶＢＬに接続するトランジスタＴｒ０，／Ｔｒ０，Ｔｒ１，／Ｔｒ１，Ｔｒ２，／Ｔｒ２，Ｔｒ３，／Ｔｒ３を含み、アドレスデータの一部、例えばアドレスデータＡ０，Ａ１を供給されるカラムデコーダＣＤＥＣより対応する選択信号Ｅ０〜Ｅ３をそれぞれラインＤ０〜Ｄ１上に供給され、ラインＤ０上の選択信号Ｅ０がハイである場合にビット線ＢＬ０１および／ＢＬ０１を、それぞれトランジスタＴ０および／Ｔ０および共通ビット線ＶＢＬおよび／ＶＢＬを介してセンスアンプＳＡ１に供給する。同様に前記カラム選択回路ＣＳ１は、ラインＤ１上の選択信号Ｅ１がハイである場合にビット線ＢＬ０２および／ＢＬ０２を、それぞれトランジスタＴ１および／Ｔ１および共通ビット線ＶＢＬおよび／ＶＢＬを介してセンスアンプＳＡ１に供給し、ラインＤ２上の選択信号Ｅ２がハイである場合にビット線ＢＬ０３および／ＢＬ０３を、それぞれトランジスタＴ２および／Ｔ２および共通ビット線ＶＢＬおよび／ＶＢＬを介してセンスアンプＳＡ１に供給し、さらにラインＤ３上の選択信号Ｅ３がハイである場合にビット線ＢＬ０４および／ＢＬ０４を、それぞれトランジスタＴ３および／Ｔ３および共通ビット線ＶＢＬおよび／ＶＢＬを介してセンスアンプＳＡ１に供給する。
【００８８】
また前記カラムデコーダは、一方の入力端子にアドレスデータＡ０を供給され他方の入力端子にアドレスデータＡ１を供給されるＡＮＤ回路ＡＮＤ１と、一方の入力端子に前記アドレスデータＡ０を、インバータＩＮＶ０を介して供給され他方の入力端子に前記アドレスデータＡ１を供給されるＡＮＤ回路ＡＮＤ２と、一方の入力端子に前記アドレスデータＡ０を供給され他方の入力端子に前記アドレスデータを、インバータＩＮＶ１を介して供給されるＡＮＤ回路ＡＮＤ３と、一方の入力端子に前記アドレスデータＡ０を、前記インバータＩＮＶ０を介して供給され他方の入力端子に前記アドレスデータを、インバータＩＮＶ１を介して供給されるＡＮＤ回路ＡＮＤ４と、を含み、前記入力データＡ０およびＡ１の組み合わせにより図１２の真理値表に示すような選択信号Ｅ０〜Ｅ４を形成する。
【００８９】
かかる構成により、カラム選択回路ＣＳ１により、入来するアドレスデータＡ０，Ａ１の組み合わせに従って、４本のビット線ＢＬ０１〜ＢＬ０４の一つ、従ってこれに対応するメモリセルカラムを選択することが可能である。
【００９０】
本実施形態において、例えばメモリセルＣ（０１）においてソフトエラーが発生した場合、同じカラム群に属するメモリセルＣ（０２）〜Ｃ（０４）においても同様なソフトエラーが発生するおそれがあるが、これらのメモリセルは上記カラム選択回路ＣＳ１の作用により非選択であり、読み出しデータにエラーが含まれることはない。またこれらのメモリセルが選択される場合は、ビット線ＢＬ（０１）に対応するメモリセルカラムの場合と同様に、エラー検出および訂正回路ＥＣＣを使ってエラーを訂正することができる。
【００９１】
なお図１１において前記ビット線ＢＬ０１，ＢＬ０２，ＢＬ０３，ＢＬ０４は、図５におけるビット線ＢＬ（０１），ＢＬ（０２），ＢＬ（０３）．ＢＬ（０４）にそれぞれ対応する。
【００９２】
図１３は、本実施形態における前記深いｎ型ウェルＤＮＷの行方向ないしワード線方向ＷＬへの寸法とカラム群の行方向ないしワード線方向ＷＬへの寸法との関係を示す平面図である。ただし図１３はビット線ＢＬ（０１）〜ＢＬ（１２）までを示しており、これに対応してカラム選択回路ＣＳ１，ＣＳ２，ＣＳ３が示されている。図５に合わせて図１３においても、カラム選択回路ＣＳ１に対応するビット線Ｂ（０１）〜ＢＬ（０４）までのカラム群をＣＧ１，カラム選択回路ＣＳ２に対応するビット線Ｂ（０５）〜ＢＬ（０８）までのカラム群をＣＧ２、カラム選択回路ＣＳ３に対応するビット線Ｂ（０９）〜ＢＬ（１２）までのカラム群をＣＧ３と記す。
【００９３】
図１３を参照するに、図８Ａ，図８Ｂの深いｎ型ウェルＤＮＷ１は太枠で囲んだようにカラム群ＣＧ２に対応して、かつ一つのカラム群に等しい面積、ないし行方向への寸法で形成されているため、例えばメモリセルＣ０５を構成するｐ型ウェルは、同時に選択されるメモリセルＣ０１あるいはＣ０９のｐ型ウェルに対し、前記深いｎ型ウェルＤＮＷにより分離されている。
【００９４】
また前記深いｎ型ウェルＤＮＷの面積ないし行方向への寸法が一つのカラム群の面積ないし行方向への寸法を超えることがないため、例えばメモリセルＣ０９のｎ型ウェルが、同時に選択されるメモリセルＣ０５のｎ型ウェルに、前記深いｎ型ウェルＤＮＷを介して導通することもない。
【００９５】
先にも説明したように、図１３などの平面図において、各ｐ型ウェルおよびｎ型ウェルのビット線方向の寸法は同一であるので、図中に示した行方向すなわちワード線方向へのブラケットの長さは、対応するカラム群あるいはウェルＤＮＷの面積に対応している。
【００９６】
なお上記の説明より、前記深いｎ型ウェルＤＮＷは、その行方向への寸法が一つのカラム群の行方向への寸法を超えない限り、必ずしもいずれかのカラム群、図１３の例ではカラム群ＣＧ２に一致して設ける必要はなく、図１４の変形例に示すように任意にずらして設けることが可能であることは明らかである。
【００９７】
ただし図１３の本実施形態においても、また図１４の変形例においても、一つの深いｎ型ウェルＤＮＷ１と、その隣の深いｎ型ウェルＤＮＷ２とは、一つのカラム群に対応する距離を超えないように、従って行方向に一つのカラム群を超える寸法の空白を生じないように配置される。
【００９８】
なお本実施形態の場合、図８ＢよりわかるようにメモリセルカラムＣＧ１の端に位置するメモリセルＣ（０４）の一方のｐ型ウェルＰＷ（０３）に荷電粒子が入射した場合、前記ｐ型ウェルＰＷ（０３）に生じた電位の変動が前記ｐ型シリコン基板１１を介して同時に選択されるメモリセルＣ（０８）のｐ型ウェルＰＷ（０８）に影響し、ソフトエラーが例外的に伝搬するおそれがある。またメモリセルＣ（０４）を構成するｎ型ウェルＮＷ（０４）に荷電粒子が入射した場合、当該ウェルに生じた電位の変動が前記深いｎ型ウェルＤＮＷ１を介して、同時に選択されるメモリセルＣ（０８）のｎ型ウェルＮＷ（０８）に影響し、同様な例外的なソフトエラーの伝搬が生じるおそれがある。同様なソフトエラーの例外的な伝搬は、図８Ｃの実施形態においても生じうる。
【００９９】
しかし、それ以外のウェルにおける荷電粒子の入来の影響は、本実施形態においては遮断されており、ＳＲＡＭ１０は、図９Ａや図９Ｂに示すような、深いｎ型ウェルＤＮＷを一切形成しない構成や、メモリセルアレイの下に連続して形成する構成に比べると、ソフトエラー耐性が格段に向上している。
【０１００】
このような例外的なソフトエラーの伝搬経路をも遮断できる構成については、以下の実施形態で説明する。
【０１０１】
［第２の実施形態］
図１５および図１６は、第２の実施形態によるＳＲＡＭ２０の構成を示す、それぞれ平面図および断面図である。ただし図中、先に説明した部分に対応する部分には同一の参照符号を付し、説明を省略する。図１６の断面図は、図１５中、線Ｄ−Ｄ’に沿った断面を示している。図１６においても、前記図８Ａ〜８Ｃと同様に、シリコン基板１１上のゲート電極などについては、図示を省略する。
【０１０２】
図１５，図１６を参照するに、本実施形態ではカラム選択回路ＣＳ２、すなわちビット線ＢＬ（０５）〜ＢＬ（０８）に対応するカラム群ＣＧ２において、それぞれのｐ型ウェルの下に限定して、一つのｐ型ウェルだけをカバーする幅で深いｎ型ウェルＤＮＷ１，ＤＮＷ２，ＤＮＷ３，ＤＮＷ４を、相互に分離して形成している。
【０１０３】
かかる構成によれば、一つおきに形成されたカラム群ＣＧ２，ＣＧ４・・・において、それぞれのｐ型ウェル、例えばＰＷ（０４）、ＰＷ（０５），ＰＷ（０６）・・・がｐ型シリコン基板１１から、前記深いｎ型ウェルＤＮＷ１，ＤＮＷ２，ＤＮＷ３，ＤＮＷ４のいずれかにより分離され、かつこれらの深いｎ型ウェルＤＮＷ１，ＤＮＷ２，ＤＮＷ３，ＤＮＷ４も、相互に分離されているため、先に図９Ａ，図９Ｂで説明したような、ｐ型シリコン基板１１や深いｎ型ウェルＤＮＷを介したソフトエラーの伝搬の問題は生じない。
【０１０４】
先の実施形態の場合、先に図８Ｂや図８Ｃで説明したように例外的にソフトエラーの伝搬を許してしまう場合があるが、本実施形態ではこのような例外的なソフトエラーの伝搬経路をも遮断することができる。
【０１０５】
なおこのような相互に分離した深いｎ型ウェルＤＮＷ１，ＤＮＷ２，ＤＮＷ３，ＤＮＷ４は、一つおきのカラム群ＣＧ２，ＣＧ４・・・に限定されず、全てのカラム群ＣＧ１，ＣＧＧ２，ＣＧ３・・・に、すなわちメモリセルアレイ全体にわたって形成してもよい。
【０１０６】
［第３の実施形態］
図１７および図１８は第３の実施形態によるＳＲＡＭ３０の構成を示す。ただし図１７および図１８中、先に説明した部分には同一の参照符号を付し、説明を省略する。図１８においても、前記図８Ａ〜８Ｃと同様に、シリコン基板１１上のゲート電極などについては、図示を省略する。
【０１０７】
図１７，図１８を参照するに、本実施形態では各々行方向に、一つのカラム群から１セルカラム分の寸法を差し引いた、３セルカラム分の寸法を有する深いｎ型ウェルＤＮＷ１〜ＤＮＷ３が、それぞれのカラム群ＣＧ１，ＣＧ２，ＣＧ３に対応して、かつ１メモリセル分の間隔を開けて形成されている。さらに本実施形態ではカラム選択回路ＣＳ２が、ビット線ＢＬ（０５）が選択される際に、メモリセルＣ（０６）を含むメモリセルカラムが選択されるように、またビット線ＢＬ（０６）が選択される際にメモリセルＣ（０５）を含むメモリセルカラムが選択されるように、構成されている。
【０１０８】
一方、カラム選択回路ＣＳ１およびカラム選択回路ＣＳ３では、前記カラム選択回路ＣＳ２においてビット線ＢＬ（０５）が選択される場合に、それぞれビット線ＢＬ（０１）およびビット線ＢＬ（０９）が選択され、これにより、メモリセルＣ（０１）を含むメモリセルカラムおよびメモリセルＣ（０９）を含むメモリセルカラムが選択されるように構成されている。
【０１０９】
このようにカラム選択回路ＣＳ１〜ＣＳ３を構成することにより、図１８においてメモリセルＣ（０１）が選択された場合、同時に選択されるメモリセルＣ（０６）のｐ型ウェルは、前記深いｎ型ウェルＤＮＷ２によりｐ型シリコン基板１１から完全に分離され、メモリセルＣ（０１）とＣ（０６）の間においてソフトエラーの伝搬は生じない。また図１８においてメモリセルＣ（０２）が選択された場合、同時にメモリセルＣ（０５）が選択されるが、メモリＣ（０２）においてｐ型ウェルは前記深いｎ型ウェルＤＮＷ１により前記ｐ型シリコン基板１１から完全に分離されており、やはりメモリセルＣ（０２）とＣ（０５）の間にソフトエラーの伝搬は生じない。尚、本実施形態において、深いｎ型ウェルＤＮＷ１〜ＤＮＷ３は、各々行方向に一つのカラム群から２セルカラム分の寸法を差し引いた２セルカラム分の寸法以上の幅を有する必要がある。
【０１１０】
図１９は、前記ＳＲＡＭ３０の構成を、カラム選択回路ＣＳ４および対応するカラム群ＣＧ４まで含めて示すブロック図である。
【０１１１】
図１９を参照するに、カラム選択回路ＣＳ１〜ＣＳ４にはカラム群ＣＧ１〜ＣＧ４がそれぞれ対応し、カラム選択回路ＣＳ２から始めて一つおきに現れるカラム選択回路に、すなわちカラム選択回路ＣＳ２，ＣＳ４・・・において、ビット線の選択の際に、最初のビット線と次のビット線とが入れ替えられており、また最後のビット線とその一つ前のビット線とが入れ替えられている。例えばカラム選択回路ＣＳ２では、ビット線ＢＬ（０５）とＢＬ（０６）とが入れ替わり、ビット線ＢＬ（０８）とビット線ＢＬ（０７）とが入れ替わっている。またカラム選択回路ＣＳ４ではビット線ＢＬ（１３）とビット線ＢＬ（１４）とが入れ替わっており、またビット線ＢＬ（１６）とビット線ＢＬ（１５）が入れ替わっている。
【０１１２】
このような構成は、図１８などの断面構造において、一つのメモリセルが一つのｎ型ウェルと、その両側の半分ずつ、二つのｐ型ウェルとにより形成されているために設けられている。例えばメモリセルＣ（０１）は、ｎ型ウェルＮＷ（０１）と、左隣のメモリセルと共有されているｐ型ウェルＰＷ（００）、および右隣のメモリセルＣ（０２）と共有されているｐ型ウェルＰ（０１）とより構成されている。本実施形態では、深いｎ型ウェルの端部に形成されているメモリセルのうち、前記深いｎ型ウェルから見て外端部に位置するｐ型ウェル、例えばカラム群ＣＧ１の場合ｐ型ウェルＰ（００）を含むメモリセルＣ（０１）が選択される場合に、同時に選択される隣接カラム群ＣＧ２では対応するメモリセルＣ（０５）を選択せず、当該カラム群ＣＧ２における深いｎ型ウェルＤＷＮ２から見て一つ内側のメモリセル、すなわちメモリセルＣ（０６）を選択することで、このような外端部のｐ型ウェルＰＷ（００）およびＰＷ（０４）どうしの導通を回避している。
【０１１３】
同様に本実施形態では、例えばカラム群ＣＧ１において深いｎ型ウェルＤＮＷ１から見て外端のｐ型ウェルＰＷ（０４）を含むメモリセルＣ（０４）が選択される場合に、同時に選択される隣接カラム群ＣＧ２では対応するメモリセルＣ（０８）を選択せず、当該カラム群ＣＧ２における深いｎ型ウェルＤＷＮ２から見て一つ内側のメモリセル、すなわちメモリセルＣ（０７）を選択することで、このような外端部のｐ型ウェルＰＷ（０４）およびＰＷ（０８）どうしの導通を回避している。
【０１１４】
その結果、前記カラム選択回路ＣＳ２あるいはＣＳ４においては、ビット線ＢＬ（０５）はメモリセルＣ（０６）を含むメモリセルカラムＭＣＣ（０６）に接続されビット線ＢＬ（０６）はメモリセルＣ（０５）を含むメモリセルカラムＭＣ（０５）に接続される。またビット線ＢＬ（０８）はメモリセルＣ（０７）を含むメモリセルカラムＭＣＣ（０７）に接続されビット線ＢＬ（０７）はメモリセルＣ（０８）を含むメモリセルカラムＭＣＣ（０８）に接続される。さらにビット線ＢＬ（１３）はメモリセルＣ（１４）を含むメモリセルカラムＭＣＣ（１４）に接続されビット線ＢＬ（１４）はメモリセルＣ（１３）を含むメモリセルカラムＭＣ（１３）に接続される。またビット線ＢＬ（１６）はメモリセルＣ（１５）を含むメモリセルカラムＭＣＣ（１５）に接続されビット線ＢＬ（１５）はメモリセルＣ（１６）を含むメモリセルカラムＭＣＣ（１６）に接続される。
【０１１５】
これに対しカラム選択回路ＣＳ１においては、ビット線ＢＬ（０１）がメモリセルＣ（０１）を含むメモリセルカラムＭＣＣ（０１）に接続され、ビット線ＢＬ（０２）がメモリセルＣ（０２）を含むメモリセルカラムＭＣ（０２）に接続され、ビット線ＢＬ（０３）がメモリセルＣ（０３）を含むメモリセルカラムＭＣＣ（０３）に接続されビット線ＢＬ（０４）がメモリセルＣ（０４）を含むメモリセルカラムＭＣＣ（０４）に接続されるのがわかる。またメモリカラム選択回路ＣＳ３については、ビット線ＢＬ（０９）がメモリセルＣ（０９）を含むメモリセルカラムＭＣＣ（０９）に接続され、ビット線ＢＬ（１０）がメモリセルＣ（１０）を含むメモリセルカラムＭＣ（１０）に接続され、ビット線ＢＬ（１１）がメモリセルＣ（１１）を含むメモリセルカラムＭＣＣ（１１）に接続され、ビット線ＢＬ（１２）がメモリセルＣ（１２）を含むメモリセルカラムＭＣＣ（１２）に接続される。
【０１１６】
本実施形態ではカラム群ＣＧ１においてメモリセルＣ（０１）を含むメモリセルカラムＭＣＣ（０１）がカラム選択回路ＣＳ１により選択される際、隣のカラム群ＣＧ２においてはメモリセルＣ（０６）を含むメモリセルカラムＭＣＣ（０６）が選択される。さらに隣のカラム群ＣＧ３においてはメモリセルＣ（０９）を含むメモリセルカラムＭＣＣ（０９）が選択される一方、そのさらに隣のカラム群ＣＧ４においては、メモリセルＣ（１４）を含むカラム群ＭＣＣ（１４）が選択される。
【０１１７】
この場合、メモリセルＣ（０６）を構成するｐ型ウェルおよびｎ型ウェルはそのどちらも、メモリセルＣ（０１）を構成する型ウェルおよびｎ型ウェル、あるいはメモリセルＣ（０９）を構成するｐ型ウェルおよびｎ型ウェルから前記深いｎ型ウェルＤＮＷ２により分離されており、いずれかのメモリセルで生じた荷電粒子の入射が他のメモリセルに影響することはない。
【０１１８】
同様にカラム群ＣＧ１においてメモリセルＣ（０２）を含むメモリセルカラムＭＣＣ（０２）がカラム選択回路ＣＳ１により選択される際、隣のカラム群ＣＧ２においてはメモリセルＣ（０５）を含むメモリセルカラムＭＣＣ（０５）が選択される。さらに隣のカラム群ＣＧ３においてはメモリセルＣ（１０）を含むメモリセルカラムＭＣＣ（１０）が選択される一方、そのさらに隣のカラム群ＣＧ４においては、メモリセルＣ（１３）を含むカラム群ＭＣＣ（１３）が選択される。
【０１１９】
この場合、メモリセルＣ（０５）を構成するｐ型ウェルおよびｎ型ウェルはどちらも、メモリセルＣ（０２）を構成するｐ型ウェルおよびｎ型ウェル、あるいはメモリセルＣ（１３）を構成するｐ型ウェルおよびｎ型ウェルから前記深いｎ型ウェルＤＮＷ１あるいはＤＮＷ３により分離されており、いずれかのメモリセルで生じた荷電粒子の入射が他のメモリセルに影響することはない。
【０１２０】
同様にカラム群ＣＧ１においてメモリセルＣ（０３）を含むメモリセルカラムＭＣＣ（０３）がカラム選択回路ＣＳ１により選択される際、隣のカラム群ＣＧ２においてはメモリセルＣ（０８）を含むメモリセルカラムＭＣＣ（０８）が選択される。さらに隣のカラム群ＣＧ３においてはメモリセルＣ（１１）を含むメモリセルカラムＭＣＣ（１１）が選択される一方、そのさらに隣のカラム群ＣＧ４においては、メモリセルＣ（１６）を含むカラム群ＭＣＣ（１６）が選択される。
【０１２１】
この場合、メモリセルＣ（０８）を構成するｐ型ウェルおよびｎ型ウェルはどちらも、メモリセルＣ（０３）を構成するｐ型ウェルおよびｎ型ウェル、あるいはメモリセルＣ（１１）を構成するｐ型ウェルおよびｎ型ウェルから、前記深いｎ型ウェルＤＮＷ１，ＤＮＷ２，ＤＮＷ３により分離されており、いずれかのメモリセルで生じた荷電粒子の入射が他のメモリセルに影響することはない。
【０１２２】
同様にカラム群ＣＧ１においてメモリセルＣ（０４）を含むメモリセルカラムＭＣＣ（０４）がカラム選択回路ＣＳ１により選択される際、隣のカラム群ＣＧ２においてはメモリセルＣ（０７）を含むメモリセルカラムＭＣＣ（０７）が選択される。さらに隣のカラム群ＣＧ３においてはメモリセルＣ（１２）を含むメモリセルカラムＭＣＣ（１２）が選択される一方、そのさらに隣のカラム群ＣＧ４においては、メモリセルＣ（１５）を含むカラム群ＭＣＣ（１５）が選択される。
【０１２３】
この場合、メモリセルＣ（０７）を構成するｐ型ウェルおよびｎ型ウェルはどちらも、メモリセルＣ（０４）を構成するｐ型ウェルおよびｎ型ウェル、あるいはメモリセルＣ（１１２）を構成するｐ型ウェルおよびｎ型ウェルから、前記深いｎ型ウェルＤＮＷ１，ＤＮＷ２，ＤＮＷ３により分離されており、いずれかのメモリセルで生じた荷電粒子の入射が他のメモリセルに影響することはない。
【０１２４】
このように本実施形態のＳＲＡＭ３０では、ｐ型シリコン基板１１を介したソフトエラーの伝搬路が深いｎ型ウェルＤＮＷ１，ＤＮＷ２・・・により完全に遮断され、また前記深いｎ型ウェルＤＮＷ１，ＤＮＷ２・・・を介したソフトエラーの伝搬路も完全に遮断され、ソフトエラーに対する耐性が、第１の実施形態の場合と比較すると、さらに向上する。
【０１２５】
なお図１９において、メモリセルカラムＭＣＣ（０１）〜ＭＣＣ（１６）は、図３や図４に示すメモリセルアレイの一部を示している。
【０１２６】
また図１８の断面図よりわかるように、本実施形態では一つの深いｎ型ウェル、例えばＤＮＷ１と、これに隣接する深いｎ型ウェルＤＮＷ２との間に、メモリセル一つ分の寸法の切れ目が存在しており、前記深いｎ型ウェルＤＮＷ１〜ＤＮＷ３をイオン注入により形成する際に課せられる精度上の制約が緩和され、第２の実施形態と比較してＳＲＡＭを含む半導体装置の製造歩留まりを向上させることができる。
【０１２７】
［第４の実施形態］
図２０Ａ，図２０Ｂは、前記第３の実施形態によるカラム選択回路構成をさらに変形した第４の実施形態によるＳＲＡＭ４０の構成を示す。ただし図２０Ａは前記図１９と同様なメモリセルカラム選択のための回路図を示し、図２０Ｂは本実施形態において使われる深いｎ型ウェルＤＮＷ１，ＤＮＷ２を示す断面図である。図２０Ｂの断面図においても、前記図８Ａ〜８Ｃと同様に、シリコン基板１１上のゲート電極などについては、図示を省略する。
【０１２８】
ここで図２０Ｂは先の第３の実施形態の断面図と同じであるが、簡単のためシリコン基板１１、ｐ型ウェルＰＷ（００）〜ＰＷ（１６）、ｎ型ウェルＮＷ（０１）〜ＮＷ（１６）、および深いｎ型ウェルＤＮＷ１，ＤＮＷ２、およびメモリセルＣ（０１）〜Ｃ（１６）のみを、模式化して示している。素子分離構造１１Ｉの図示は省略している。
【０１２９】
図２０Ａを参照するに、本実施形態ではカラム群ＣＧ１においてメモリセルＣ（０１）を含むメモリセルカラムＭＣＣ（０１）がカラム選択回路ＣＳ１により選択される際、隣のカラム群ＣＧ２においてはメモリセルＣ（０７）を含むメモリセルカラムＭＣＣ（０７）が選択される。さらに隣のカラム群ＣＧ３においてはメモリセルＣ（０９）を含むメモリセルカラムＭＣＣ（０９）が選択される一方、そのさらに隣のカラム群ＣＧ４においては、メモリセルＣ（１５）を含むカラム群ＭＣＣ（１５）が選択される。
【０１３０】
この場合、メモリセルＣ（０７）を構成するｐ型ウェルおよびｎ型ウェルはどちらも、メモリセルＣ（０１）を構成する型ウェルおよびｎ型ウェル、あるいはメモリセルＣ（１５）を構成するｐ型ウェルおよびｎ型ウェルから前記深いｎ型ウェルＤＮＷ１，ＤＮＷ２，ＤＮＷ３により分離されており、いずれかのメモリセルで生じた荷電粒子の入射が他のメモリセルに影響することはない。
【０１３１】
同様にカラム群ＣＧ１においてメモリセルＣ（０２）を含むメモリセルカラムＭＣＣ（０２）がカラム選択回路ＣＳ１により選択される際、隣のカラム群ＣＧ２においてはメモリセルＣ（０５）を含むメモリセルカラムＭＣＣ（０５）が選択される。さらに隣のカラム群ＣＧ３においてはメモリセルＣ（０９）を含むメモリセルカラムＭＣＣ（０９）が選択される一方、そのさらに隣のカラム群ＣＧ４においては、メモリセルＣ（１３）を含むカラム群ＭＣＣ（１３）が選択される。
【０１３２】
この場合、メモリセルＣ（０５）を構成するｐ型ウェルおよびｎ型ウェルはどちらも、メモリセルＣ（０２）を構成するｐ型ウェルおよびｎ型ウェル、あるいはメモリセルＣ（１３）を構成するｐ型ウェルおよびｎ型ウェルから前記深いｎ型ウェルＤＮＷ１，ＤＮＷ２，ＤＮＷ３により分離されており、いずれかのメモリセルで生じた荷電粒子の入射が他のメモリセルに影響することはない。
【０１３３】
同様にカラム群ＣＧ１においてメモリセルＣ（０３）を含むメモリセルカラムＭＣＣ（０３）がカラム選択回路ＣＳ１により選択される際、隣のカラム群ＣＧ２においてはメモリセルＣ（０８）を含むメモリセルカラムＭＣＣ（０８）が選択される。さらに隣のカラム群ＣＧ３においてはメモリセルＣ（１１）を含むメモリセルカラムＭＣＣ（１１）が選択される一方、そのさらに隣のカラム群ＣＧ４においては、メモリセルＣ（１６）を含むカラム群ＭＣＣ（１６）が選択される。
【０１３４】
この場合、メモリセルＣ（０８）を構成するｐ型ウェルおよびｎ型ウェルはどちらも、メモリセルＣ（０３）を構成するｐ型ウェルおよびｎ型ウェル、あるいはメモリセルＣ（１１）を構成するｐ型ウェルおよびｎ型ウェルから、前記深いｎ型ウェルＤＮＷ１，ＤＮＷ２，ＤＮＷ３により分離されており、いずれかのメモリセルで生じた荷電粒子の入射が他のメモリセルに影響することはない。
【０１３５】
同様にカラム群ＣＧ１においてメモリセルＣ（０４）を含むメモリセルカラムＭＣＣ（０４）がカラム選択回路ＣＳ１により選択される際、隣のカラム群ＣＧ２においてはメモリセルＣ（０６）を含むメモリセルカラムＭＣＣ（０６）が選択される。さらに隣のカラム群ＣＧ３においてはメモリセルＣ（１２）を含むメモリセルカラムＭＣＣ（１２）が選択される一方、そのさらに隣のカラム群ＣＧ４においては、メモリセルＣ（１４）を含むカラム群ＭＣＣ（１４）が選択される。
【０１３６】
この場合、メモリセルＣ（０６）を構成するｐ型ウェルおよびｎ型ウェルはどちらも、メモリセルＣ（０４）を構成するｐ型ウェルおよびｎ型ウェル、あるいはメモリセルＣ（１１２）を構成するｐ型ウェルおよびｎ型ウェルから、前記深いｎ型ウェルＤＮＷ１，ＤＮＷ２，ＤＮＷ３により分離されており、いずれかのメモリセルで生じた荷電粒子の入射が他のメモリセルに影響することはない。
【０１３７】
このように本実施形態のＳＲＡＭ４０でも、ｐ型シリコン基板１１を介したソフトエラーの伝搬路が深いｎ型ウェルＤＮＷ１，ＤＮＷ２・・・により完全に遮断され、また前記深いｎ型ウェルＤＮＷ１，ＤＮＷ２・・・を介したソフトエラーの伝搬路も完全に遮断され、ソフトエラーに対する耐性が、第１の実施形態の場合と比較すると、さらに向上する。
【０１３８】
また図２０Ｂの断面図よりわかるように、本実施形態では一つの深いｎ型ウェル、例えばＤＮＷ１と、これに隣接する深いｎ型ウェルＤＮＷ２との間に、メモリセル一つ分の切れ目が存在しており、前記深いｎ型ウェルＤＮＷ１〜ＤＮＷ３をイオン注入により形成する際に課せられる精度上の制約が緩和され、第２の実施形態と比較してＳＲＡＭを含む半導体装置の製造歩留まりを向上させることができる。
【０１３９】
［第５の実施形態］
図２１Ａ，図２１Ｂは第５の実施形態によるＳＲＡＭ５０の構成を示す。ただし図２１Ａは前記図１９と同様なメモリセルカラム選択のための回路図を示し、図２１Ｂは本実施形態において使われる深いｎ型ウェルＤＮＷ１〜ＤＮＷ５を示す断面図である。図２１Ｂの断面図においても、前記図８Ａ〜８Ｃと同様に、シリコン基板１１上のゲート電極などについては、図示を省略する。
【０１４０】
最初に図２１Ｂの断面図を参照するに、本実施形態においても各々の深いｎ型ウェルＤＮＷ１〜ＤＮＷ５は行方向に３セル分の寸法を有し、１メモリセル分の間隔を開けて形成されており、ただ図２０Ｂの断面図と比較すると、各々のカラム群に対して深いｎ型ウェルＤＮＷ１〜ＤＮＷ５の位置関係が、２メモリセル分だけワード線方向にずらされているのがわかる。
【０１４１】
本実施形態では、図２１Ａに示すように、先の図１９と同じカラム選択構成が使われており、カラム選択回路ＣＳ２から始めて一つおきに現れるカラム選択回路に、すなわちカラム選択回路ＣＳ２，ＣＳ４・・・において、ビット線の選択の際に、最初のビット線と次のビット線とが入れ替えられており、また最後のビット線とその一つ前のビット線とが入れ替えられている。例えばカラム選択回路ＣＳ２では、ビット線ＢＬ（０５）とＢＬ（０６）とが入れ替わり、ビット線ＢＬ（０８）とビット線ＢＬ（０７）とが入れ替わっている。またカラム選択回路ＣＳ４ではビット線ＢＬ（１３）とビット線ＢＬ（１４）とが入れ替わっており、またビット線ＢＬ（１６）とビット線ＢＬ（１５）が入れ替わっている。
【０１４２】
そこでカラム群ＣＧ１においてメモリセルＣ（０１）を含むメモリセルカラムＭＣＣ（０１）がカラム選択回路ＣＳ１により選択される際、隣のカラム群ＣＧ２においてはメモリセルＣ（０６）を含むメモリセルカラムＭＣＣ（０６）が選択される。さらに隣のカラム群ＣＧ３においてはメモリセルＣ（０９）を含むメモリセルカラムＭＣＣ（０９）が選択される一方、そのさらに隣のカラム群ＣＧ４においては、メモリセルＣ（１４）を含むカラム群ＭＣＣ（１４）が選択される。
【０１４３】
この場合、メモリセルＣ（０６）を構成するｐ型ウェルおよびｎ型ウェルはそのどちらも、メモリセルＣ（０１）を構成する型ウェルおよびｎ型ウェル、あるいはメモリセルＣ（０９）を構成するｐ型ウェルおよびｎ型ウェルから前記深いｎ型ウェルＤＮＷ２により分離されており、いずれかのメモリセルで生じた荷電粒子の入射が他のメモリセルに影響することはない。
【０１４４】
同様にカラム群ＣＧ１においてメモリセルＣ（０２）を含むメモリセルカラムＭＣＣ（０２）がカラム選択回路ＣＳ１により選択される際、隣のカラム群ＣＧ２においてはメモリセルＣ（０５）を含むメモリセルカラムＭＣＣ（０５）が選択される。さらに隣のカラム群ＣＧ３においてはメモリセルＣ（０９）を含むメモリセルカラムＭＣＣ（０９）が選択される一方、そのさらに隣のカラム群ＣＧ４においては、メモリセルＣ（１３）を含むカラム群ＭＣＣ（１３）が選択される。
【０１４５】
この場合、メモリセルＣ（０５）を構成するｐ型ウェルおよびｎ型ウェルはどちらも、メモリセルＣ（０２）を構成するｐ型ウェルおよびｎ型ウェル、あるいはメモリセルＣ（１３）を構成するｐ型ウェルおよびｎ型ウェルに対し、前記深いｎ型ウェルＤＮＷ１あるいはＤＮＷ３により分離されており、いずれかのメモリセルで生じた荷電粒子の入射が他のメモリセルに影響することはない。
【０１４６】
同様にカラム群ＣＧ１においてメモリセルＣ（０３）を含むメモリセルカラムＭＣＣ（０３）がカラム選択回路ＣＳ１により選択される際、隣のカラム群ＣＧ２においてはメモリセルＣ（０８）を含むメモリセルカラムＭＣＣ（０８）が選択される。さらに隣のカラム群ＣＧ３においてはメモリセルＣ（１１）を含むメモリセルカラムＭＣＣ（１１）が選択される一方、そのさらに隣のカラム群ＣＧ４においては、メモリセルＣ（１６）を含むカラム群ＭＣＣ（１６）が選択される。
【０１４７】
この場合、メモリセルＣ（０８）を構成するｐ型ウェルおよびｎ型ウェルはどちらも、メモリセルＣ（０３）を構成するｐ型ウェルおよびｎ型ウェル、あるいはメモリセルＣ（１１）を構成するｐ型ウェルおよびｎ型ウェルから、前記深いｎ型ウェルＤＮＷ１，ＤＮＷ２，ＤＮＷ３により分離されており、いずれかのメモリセルで生じた荷電粒子の入射が他のメモリセルに影響することはない。
【０１４８】
同様にカラム群ＣＧ１においてメモリセルＣ（０４）を含むメモリセルカラムＭＣＣ（０４）がカラム選択回路ＣＳ１により選択される際、隣のカラム群ＣＧ２においてはメモリセルＣ（０７）を含むメモリセルカラムＭＣＣ（０７）が選択される。さらに隣のカラム群ＣＧ３においてはメモリセルＣ（１２）を含むメモリセルカラムＭＣＣ（１２）が選択される一方、そのさらに隣のカラム群ＣＧ４においては、メモリセルＣ（１５）を含むカラム群ＭＣＣ（１５）が選択される。
【０１４９】
この場合、メモリセルＣ（０７）を構成するｐ型ウェルおよびｎ型ウェルはどちらも、メモリセルＣ（０４）を構成するｐ型ウェルおよびｎ型ウェル、あるいはメモリセルＣ（１１２）を構成するｐ型ウェルおよびｎ型ウェルから、前記深いｎ型ウェルＤＮＷ２により分離されており、いずれかのメモリセルで生じた荷電粒子の入射が他のメモリセルに影響することはない。
【０１５０】
本実施形態のＳＲＡＭ５０でも、前記第３の実施形態の場合と同様に、ｐ型シリコン基板１１を介したソフトエラーの伝搬路が深いｎ型ウェルＤＮＷ１，ＤＮＷ２・・・により完全に遮断され、また深いｎ型ウェルＤＮＷ１，ＤＮＷ２・・・を介したソフトエラーの伝搬路も完全に遮断され、ソフトエラーに対する耐性が、第１の実施形態の場合と比較すると、さらに向上する。
【０１５１】
また図２１Ｂの断面図よりわかるように、本実施形態でも一つの深いｎ型ウェル、例えばＤＮＷ１と、これに隣接する深いｎ型ウェルＤＮＷ２との間に、メモリセル一つ分の切れ目が存在しており、前記深いｎ型ウェルＤＮＷ１〜ＤＮＷ３をイオン注入により形成する際に課せられる精度上の制約が緩和され、先に説明した第２の実施形態と比較してＳＲＡＭを含む半導体装置の製造歩留まりを向上させることができる。
【０１５２】
なお本実施形態において、カラム選択回路ＣＳ２，ＣＳ４によるメモリセルカラムの選択を、図２１Ｃの本実施形態の一変形例によるＳＲＡＭ５０Ａに示すように変形することも可能である。
【０１５３】
［第６の実施形態］
なお上記の説明では全ての実施形態において、一つのカラム群が四本のメモリセルカラムを含むものとしたが、上記の説明は、カラム群は多数のメモリセルカラムを含むものであって成立する。
【０１５４】
例えば図２２Ａは、前記図１７，図１８の構成において一つのカラム群が８本のメモリセルカラムを含み、カラムデコーダＣＤＥＣが３ビットのアドレスデータＡ０，Ａ１，Ａ２により選択信号Ｅ０〜Ｅ７を発生し、８本のラインＤ０〜Ｄ８の一つに選択信号を供給することによりカラム選択回路ＣＳ１，ＣＳ２・・・を駆動する構成のＳＲＡＭ６０のブロック図を示す。図２２Ａの例では、例えばカラム群ＣＧ１が８本のメモリセルカラムＭＣＣ（０１）〜ＭＣＣ（０８）を含み、またカラム群ＣＧ２が８本のメモリセルカラムＭＣＣ（０９）〜ＭＣＣ（０８）を含む。また図２２ＡのＳＲＡＭ６０では、各々のカラム群ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４・・・が行方向に８セル分の寸法を有し、これに対し深いｎ型ウェルＤＮＷ１〜ＤＮＷ４が行方向に各々６セル分の寸法を有し、行方向に２セル分の寸法の間隔を隔てて繰り返し形成されている。ただし図２２Ａではカラム選択回路ＣＳ１，ＣＳ２およびカラム群ＣＧ１，ＣＧ２のみを示している。
【０１５５】
かかる構成でも、一つのカラム群、例えばカラム群ＣＧ１において深いｎ型ウェルＤＮＷ１の端に位置するメモリセルカラムＭＣＣ（０１）が選択される場合、隣接するカラム群ＣＧ２の対応するメモリセルカラムＭＣＣ（０９）を選択する代わりに、カラム群ＣＧ２の深いｎ型ウェルＤＮＷ２から見て一つ内側のメモリセルカラムＭＣＣ（１０）を選択することで、最外端のｐ型ウェルどうしがｐ型シリコン基板１１を介して導通しソフトエラーが伝搬する問題が解消される。
【０１５６】
なお、本実施形態のように一つのカラム群に４本を超えるメモリセルカラムが含まれ、またこれに対応してカラム選択回路も四本を超えるビット線を含む構成のＳＲＡＭでは、隣接するカラム群、例えばカラム群ＣＧ１とカラム群ＣＧ２において、それぞれの深いｎ型ウェルの端に位置するメモリセル、例えばメモリセルＣ（０１）とＣ（０９）どうしの導通を回避するのに、先の図２２Ａにおけるように、カラム群ＣＧ２に対応する深いｎ型ウェルＤＮＷ２の端から一つ内側のメモリセルカラムＭＣＣ（１０）を前記メモリセルカラムＭＣＣ（０９）の代わりに選択する以外に、図２２Ｂの変形例６０Ａに示すように二つ内側のメモリセルカラムＭＣＣ（１１）など、前記深いｎ型ウェルＤＮＷ２の両端から一本以上内側の、任意のメモリセルカラムを選択することも有効である。
【０１５７】
［第７の実施形態］
図２３は、第７の実施形態によるＳＲＡＭ７０の構成を示すブロック図である。図中、先に説明した部分には対応する参照符号を付し、説明は省略する。
【０１５８】
図２３を参照するに、第７の実施形態は先の第３の実施形態の一変形例になっており、ただカラム選択回路ＣＳ２においてビット線ＢＬ（０５）が選択された場合にメモリセルカラムＭＣＣ（０６）の代わりにメモリセルカラムＭＣＣ（０５）が、またビット線ＢＬ（０６）が選択された場合にメモリセルカラムＭＣＣ（０５）の代わりにメモリセルカラムＭＣＣ（０６）が選択され、またカラム選択回路ＣＳ４においてビット線ＢＬ（１３）が選択された場合にメモリセルカラムＭＣＣ（１４）の代わりにメモリセルカラム（１３）が、またビット線ＢＬ（１４）が選択された場合にメモリセルカラムＭＣＣ（１３）の代わりにメモリセルカラムＭＣ（１４）が選択されるように構成されている。
【０１５９】
このようなメモリセルカラムの選択を行った場合には、先に図８Ｂ，図８Ｃで説明したのと同様な例外的なソフトエラーの伝搬が、メモリセルカラムＭＣＣ（０１）とＭＣＣ（０５）の間、あるいはメモリセルカラムＭＣＣ（０４）とＭＣＣ（０８）の間、メモリセルカラムＭＣＣ（０９）とＭＣＣ（１３）の間、さらにメモリセルカラムＭＣＣ（１２）とＭＣＣ（１６）の間において生じるのが阻止できないが、それ以外のメモリセルカラム相互間でのソフトエラーの伝搬は前記深いｎ型ウェルＤＮＷ１〜ＤＮＷ４により阻止されており、ＳＲＡＭ７０は、例えば図９Ａや図９Ｂで説明した比較対照例に対し、格段に優れたソフトエラー耐性を有している。
【０１６０】
［第８の実施形態］
図２４は、図４に示すメモリセルアレイにおいて一つまたは二つの深いｎ型ウェルをｐ型ウェルおよびｎ型ウェルの下に形成した様々な構成のカラム群を概念的に示す断面図である。
【０１６１】
図２４中、「Ｍａｃｒｏ＿０」〜「Ｍａｃｒｏ＿１７」は様々なカラム群のマクロを示しており、「ＭＣＣ０」〜「ＭＣＣ３」は、例えば図５のメモリセルカラムＭＣＣ（０１）〜ＭＣＣ（０４），ＭＣＣ（０５）〜ＭＣＣ（０８），ＭＣＣ（０９）〜ＭＣＣ（１２），ＭＣＣ（１３）〜ＭＣＣ（１６）・・・のいずれかに、また「ＭＣ０」〜「ＭＣ３」は、メモリセルＣ（０１）〜Ｃ（０４），Ｃ（０５）〜Ｃ（０８），Ｃ（０９）〜Ｃ（１２），Ｃ（１３）〜Ｃ（１６）・・・に対応する。
【０１６２】
また図２４中、「ｓｕｂ」はｐ型シリコン基板１１に対応し、「ＰＷ」はｐ型ウェルＰＷ（００）〜ＰＷ（０４），ＰＷ（０５）〜ＰＷ（０８），ＰＷ（０９）〜ＰＷ（１２）・・・のいずれかに対応し、「ＮＷ」はｎ型ウェルＮＷ（０１）〜Ｎ（０４），ＮＷ（０５）〜（０８），ＮＷ（０９）〜ＮＷ（１２）・・・のいずれかに対応し、「ＤＮＷ」は深いｎ型ウェルＤＮＷ１，ＤＮＷ２，ＤＭＷ３・・・のいずれかに対応する。また図２４中、破線はそれぞれのメモリセルに対応している。
【０１６３】
ここでＭａｃｒｏ＿０は、一つのカラム群に深いｎ型ウェルが全く含まれない構成を、Ｍａｃｒｏ＿１７は、一つのカラム群全体にわたり、深いｎ型ウェルＤＮＷが形成されている構成に対応する。
【０１６４】
Ｍａｃｒｏ＿１は、カラム群の左端から１メモリセル分だけ内側に入った位置に行方向に１メモリセルカラム分の寸法を有する深いｎ型ウェルＤＮＷが、左端のメモリセルカラムＭＣＣ０とその右隣のメモリセルカラムＭＣＣ１の境に形成された構成に対応し、メモリセルカラムＭＣＣ０からＭＣＣ１にかけて、両者の境のｐ型ウェルを前記深いｎ型ウェルＤＮＷにより前記ｐ型シリコン基板１１から完全に分離するように形成されている。
【０１６５】
Ｍａｃｒｏ＿２では、前記深いｎ型ウェルＤＮＷの位置が、前記Ｍａｃｒｏ＿１に比べて１メモリセル分だけ右側に移動しており、前記ｎ型ウェルＤＮＷは、メモリセルカラムＭＣＣ１とＭＣＣ２にかけて、両者の境のｐ型ウェルを前記ｐ型シリコン基板１１から完全に分離するように形成されている。
【０１６６】
Ｍａｃｒｏ＿３では、前記深いｎ型ウェルＤＮＷの位置が、前記Ｍａｃｒｏ＿２に比べて一つ右側に１メモリセル分だけ移動しており、前記ｎ型ウェルＤＮＷは、メモリセルカラムＭＣＣ２とＭＣＣ３にかけて、両者の境のｐ型ウェルを前記ｐ型シリコン基板１１から完全に分離するように形成されている。
【０１６７】
またＭａｃｒｏ４では、前記深いｎ型ウェルＤＮＷの位置が前記Ｍａｃｒｏ＿３に比べてさらに右側に１メモリセル分移動しており、その結果、前記深いｎ型ウェルＤＮＷのうち半メモリセル分が、メモリセルカラムＭＣＣ３の左端に位置するｐ型半ウェルの下に形成され、これを前記ｐ型シリコン基板１１から分離すると同時に、当該カラム群の右端で残りの半メモリセル分が、メモリセルカラムＭＣＣ３の左端に位置するｐ型半ウェルの下に形成され、これを前記ｐ型シリコン基板１１から分離する。
【０１６８】
次にＭａｃｒｏ＿５では、前記深いｎ型ウェルＤＮＷが行方向に２メモリセルカラム分の寸法を有し、メモリセルカラムＭＣＣ０の右半分からＭＣＣ１の全部、さらにメモリセルカラムＭＣＣ２の左半分にわたって形成されており、その結果、前記メモリセルカラムＭＣＣ０とメモリセルカラムＭＣＣ１の境のｐ型ウェルおよび前記メモリセルカラムＭＣＣ１とメモリセルカラムＭＣＣ２の境のｐ型ウェルとが、前記ｐ型シリコン基板１１から前記深いｎ型ウェルＤＮＷにより完全に分離される。
【０１６９】
Ｍａｃｒｏ＿６では、前記深いｎ型ウェルが前記Ｍａｃｒｏ＿５に比べて右側に１メモリセル分移動して、メモリセルカラムＭＣＣ１の右半分からＭＣＣ２の全部、さらにメモリセルカラムＭＣＣ３の左半分にわたって形成されており、その結果、前記メモリセルカラムＭＣ１とメモリセルカラムＭＣ２の境のｐ型ウェル、および前記メモリセルカラムＭＣ２とメモリセルカラムＭＣ３の境のｐ型ウェルがｐ型シリコン基板１１から前記深いｎ型ウェルＤＮＷにより完全に分離される。
【０１７０】
Ｍａｃｒｏ＿７では、前記深いｎ型ウェルが前記Ｍａｃｒｏ＿６に比べて右側にさらに１メモリセル分移動して、メモリセルカラムＭＣＣ２の右半分からＭＣＣ３の全部、さらにメモリセルカラムＭＣＣ１の右半分にわたって形成されており、その結果、前記メモリセルカラムＭＣ２とメモリセルカラムＭＣ３の境のｐ型ウェル、および前記メモリセルカラムＭＣ３右端およびメモリセルカラムＭＣ０左端のｐ型ウェルが、前記深いｎ型ウェルＤＮＷにより前記ｐ型シリコン基板１１から完全に分離される。
【０１７１】
Ｍａｃｒｏ＿８では、前記深いｎ型ウェルが前記Ｍａｃｒｏ＿７に比べて右側にさらに１メモリセル分移動して、メモリセルカラムＭＣＣ３の右半分からＭＣＣ０の全部、さらにメモリセルカラムＭＣＣ１の左半分にわたって形成されており、その結果、前記メモリセルカラムＭＣＣ３の右端のｐ型ウェルおよびメモリセルカラムＭＣＣ０の右端のｐ型ウェルが、かかるｎ型ウェルＤＮＷにより前記ｐ型シリコン基板１１からに分離される。
【０１７２】
次にＭａｃｒｏ＿９では、前記深いｎ型ウェルＤＮＷが行方向に３メモリセルカラム分の寸法を有し、メモリセルカラムＭＣＣ０の右半分からメモリセルカラムＭＣＣ１およびＭＣＣ２の全部、さらにメモリセルカラムＭＣＣ３の左半分にわたって形成されており、その結果、前記メモリセルカラムＭＣＣ０とＭＣＣ１との境のｐ型ウェル、メモリセルカラムＭＣＣ１とＭＣＣ２との境のｐ型ウェル、さらにＭＣＣ２とＭＣＣ３との境のｐ型ウェルが、前記ｐ型シリコン基板１１から前記深いｎ型ウェルにより完全に分離される。
【０１７３】
Ｍａｃｒｏ＿１０では、前記深いｎ型ウェルＤＮＷがＭａｃｒｏ＿９に比べて右側に２メモリセル分移動して、メモリセルカラムＭＣＣ２の右半分からＭＣＣ３の全部、さらにＭＣＣ０の全部およびメモリセルカラムＭＣＣ１の左半分にわたって形成されており、その結果、前記メモリセルカラムＭＣ２とＭＣＣ３との境のｐ型ウェル、前記メモリセルカラムＭＣＣ３の右端のｐ型ウェル、さらにメモリセルカラムＭＣＣ０の左端のｐ型ウェルが、前記ｐ型シリコン基板１１から前記深いｎ型ウェルＤＮＷにより完全に分離される。
【０１７４】
Ｍａｃｒｏ＿１１では、前記深いｎ型ウェルＤＮＷがＭａｃｒｏ＿１０に比べて左側に１メモリセル分移動して、メモリセルカラムＭＣＣ０の左半分、およびメモリセルカラムＭＣＣ１の左半分からＭＣＣ２およびＭＣＣ３の全部にわたって形成されており、その結果、前記メモリセルカラムＭＣＣ０の左端のｐ型ウェル、および前記メモリセルカラムＭＣ１とＭＣＣ２との境のｐ型ウェル、前記メモリセルカラムＭＣＣ２とＭＣＣ３の境のｐ型ウェル、および前記メモリセルカラムＭＣＣ３の右端のｐ型ウェルが、前記ｐ型シリコン基板１１から前記深いｎ型ウェルＤＮＷにより完全に分離される。
【０１７５】
Ｍａｃｒｏ＿１２では、前記深いｎ型ウェルＤＮＷがＭａｃｒｏ＿１０に比べて右側に１メモリセル分移動してメモリセルカラムＭＣＣ０およびＭＣＣ１の全部、ＭＣＣ２の左半分、さらにメモリセルカラムＭＣＣ３の右半分にわたって形成されており、その結果、前記メモリセルカラムＭＣＣ０の左端のｐ型ウェル、および前記メモリセルカラムＭＣ０とＭＣＣ１との境のｐ型ウェル、前記メモリセルカラムＭＣＣ１とＭＣＣ２の境のｐ型ウェル、およびメモリセルカラムＭＣＣ３の右端のｐ型ウェルが、前記ｐ型シリコン基板１１から前記深いｎ型ウェルＤＮＷにより完全に分離される。
【０１７６】
Ｍａｃｒｏ＿１３では、メモリセルカラムＭＣＣ０とＭＣＣ１の境、およびメモリセルカラムＭＣＣ２とＭＣＣ３の境に、それぞれ行方向に１メモリセルカラム分の寸法の深いｎ型ウェルＤＮＷが、１メモリセルカラム分の間隔を開けて形成されており、それぞれの境に形成されているｐ型ウェルが、前記深いｎ型ウェルＤＮＷにより、ｐ型シリコン基板１１から完全に分離される。
【０１７７】
Ｍａｃｒｏ＿１４では、前記深いｎ型ウェルＤＮＷがメモリセルカラムＭＣＣ１とＭＣＣ２の境に形成されており、メモリセルカラムＭＣＣ０の左半分およびメモリセルカラムＭＣＣ３の右半分にも形成されており、前記メモリセルカラムＭＣＣ１とＭＣＣ２の境に形成されたｐ型ウェル、および前記メモリセルカラムＭＣＣ０の左半分およびメモリセルカラムＭＣＣ３の右半分にそれぞれ形成されたｐ型ウェルが、前記深いｎ型ウェルＤＮＷにより、ｐ型シリコン基板から分離される。
【０１７８】
Ｍａｃｒｏ＿１５は、前記Ｍａｃｒｏ＿１４のうち、右端の深いｎ型ウェルＤＮＷを省略した場合を、またＭａｃｒｏ＿１６は、前記Ｍａｃｒｏ＿１４のうち、左端の深いｎ型ウェルＤＮＷを省略した場合を示す。
【０１７９】
これらのマクロを組み合わせることによりカラム群ＣＧ１，ＣＧ２，ＣＧ３，ＣＧ４・・・として様々な構成を有するＳＲＡＭを構成することができる。そのような場合でも、それぞれのカラム群に含まれるｐ型ウェルのいくつかは、その直下に形成された深いｎ型ウェルによりｐ型シリコン基板から分離されるため、このような構成のＳＲＡＭにおいては、必ずしも全てのソフトエラー伝搬経路を遮断することができなくても、当該ｐ型ウェルに生じたソフトエラーの伝搬を阻止することができ、ＳＲＡＭのソフトエラー耐性を向上させることができる。また本実施形態では深いｎ型ウェルが複数のカラム群にわたり連続して延在することがなく、かかる深いｎ型ウェルを伝搬して生じるソフトエラーについても、ＳＲＡＭの耐性を向上させることができる。
【０１８０】
このようなマクロの組み合わせは、隣接する二つのカラム群について、１８×１８＝３２４通り考えられるが、Ｍａｃｒｏ＿０とＭａｃｒｏ＿０を並べた構成は、先の図９Ａの比較例に対応し、除去しなければならない。さらにＭａｃｒｏ＿１７とＭａｃｒｏ＿１７の組み合わせも、先の図９Ｂの構成と等しくなり、排除しなければならない。さらにＭａｃｒｏ１１の右隣にＭａｃｒｏ１２を配置した場合には、深いｎ型ウェルの行方向への寸法が１カラム群を超えるため、このような場合を排除すると、本実施形態で考え得るマクロの組み合わせは３２１通りになる。
【０１８１】
これらの組み合わせ全てについて説明はしないが、例えば任意にＭａｃｒｏ＿２とＭａｃｒｏ１１を組み合わせ、通常のカラム選択回路と同様に各カラム群ＣＧ１，ＣＧ２においてメモリセルカラムＭＣＣ０〜ＭＣＣ３を順番に選択する構成とした場合、図２５に示すように、例えばカラム選択回路ＣＳ１においてメモリセルカラムＭＣＣ２が選択された場合、カラム選択回路ＣＳ２においてもメモリセルカラムＭＣＣ２が選択されるが、カラム群ＣＧ２においてはメモリセルカラムＭＣＣ２を構成するｐ型ウェルはｐ型シリコン基板１１から深いｎ型ウェルＤＮＷ３により分離されているため、一方のｐ型ウェルに生じた荷電粒子の影響が他方のｐ型ウェルに伝搬することはない。またカラム群ＣＧ２のメモリセルカラムＭＣＣ２においてｎ型ウェルに荷電粒子が入来したとしても、深いｎ型ウェルＤＮＷ３の行方向への寸法は３メモリセルカラム分を超えないため、これがカラム群ＣＧ１のメモリセルカラムＭＣＧ２のｎ型ウェルに伝搬することはない。
【０１８２】
このように図２５の構成は、完全にソフトエラーの伝搬を阻止することはできないが、それでもＳＲＡＭのソフトウェア耐性の向上に効果的である。
【０１８３】
さらに例えば図２５の実施形態において、各カラム選択回路毎に、ビット線ＢＬ０〜ＢＬ３とこれに対応して選択されるメモリセルカラムＭＣＣ０〜ＭＣＣ３の組み合わせを任意に変化させても、メモリセルカラムＭＣＣ２およびＭＣＣ３においてｐ型ウェルが深いｎ型ウェルＤＮＷ３により分離される状況は変わらない。
【０１８４】
図２６は、このようなビット線ＢＬ０〜ＢＬ３とこれに対応して選択されるメモリセルカラムＭＣＣ０〜ＭＣＣ３の組み合わせを、一つのカラム群が４本のメモリセルカラムを含む場合について示したものである。
【０１８５】
図２６を参照するに、この場合にはＷＩＲＥ０〜ＷＩＲＥ２３まで２４通りの組み合わせがあり、従ってこの組み合わせを勘案すると、全部で３２１×２４＝７７０４通りの組み合わせが可能となる。
【０１８６】
このうち、先に図１７〜図１９で説明した実施形態は、図２４におけるＭａｃｒｏ＿９を各カラム群ＣＧ１〜ＣＧ４で使い、これにカラムＣＧ１およびＣＧ３では図２６のＷＩＲＥ０の構成を、カラムＣＧ２およびＣＧ４では図２６のＷＩＲＥ７の構成を適用した場合に相当する。この場合には、先にも説明したように、あらゆる経路においてソフトエラーの伝搬を阻止することができる。
【０１８７】
また先の図２０Ａ，図２０Ｂの実施形態は、図２４におけるＭａｃｒｏ＿９を各カラム群ＣＧ１〜ＣＧ４で使い、これにカラムＣＧ１およびＣＧ３では図２６のＷＩＲＥ０の構成を、カラムＣＧ２およびＣＧ４では図２６のＷＩＲＥ１０の構成を適用した場合に相当する。この場合にも、先にも説明したように、あらゆる経路においてソフトエラーの伝搬を阻止することができる。
【０１８８】
さらに先の図２１Ａ，図２１Ｂの実施形態は、図２４におけるＭａｃｒｏ＿１０を各カラム群ＣＧ１〜ＣＧ４で使い、これにカラムＣＧ１およびＣＧ３では図２６のＷＩＲＥ０の構成を、カラムＣＧ２およびＣＧ４では図２６のＷＩＲＥ７の構成を適用した場合に相当する。この場合にも、先にも説明したように、あらゆる経路においてソフトエラーの伝搬を阻止することができる。
【０１８９】
また上記の説明は、ｐ型とｎ型を入れ替えた場合であっても成立する。
【０１９０】
以上、本発明を好ましい実施形態について説明したが、本発明はかかる特定の実施形態に限定されるものではなく、特許請求の範囲に記載した要旨内において様々な変形・変更が可能である。
（付記１）
第１導電型の共通ウェルが形成された半導体基板と、
前記半導体基板上の前記共通ウェルに行列状に配列されたメモリセルよりなり、列方向に整列して共通のビット線に接続される一群のメモリセルがメモリセルカラムを形成し、前記メモリセルカラムが複数束ねられて複数のカラム群が形成され、前記複数のカラム群が行方向に繰り返される構成のメモリセルアレイと、
各々のカラム群に設けられ、アドレスデータの一部を供給されて特定のメモリセルカラムを順次選択するカラム選択回路と、を含み、
前記メモリセルアレイ中には前記複数のメモリセルカラムの各々において、前記メモリセル中の前記第１導電型のソースおよびドレイン領域を有するＭＯＳトランジスタのための、前記第１導電型とは逆の第２導電型の第２導電型ウェルと、前記第２導電型のソースおよびドレイン領域を有するＭＯＳトランジスタのための前記第１導電型の第１導電型ウェルとが、ビット線方向に、相互に隣接して延在しており、
隣接する第１および第２のカラム群において、前記第１のカラム群で選択される一のメモリセルカラムの前記第１導電型ウェルと、第２カラム群で同時に選択されるメモリセルカラムの前記第１導電型ウェルとは、いずれか一方が、前記第１導電型ウェルおよび第２導電型ウェルのいずれよりも深い第２導電型の深いウェルにより前記共通ウェルから遮断されており、
前記第２導電型の深いウェルは行方向に、一つのカラム群を超えない寸法を有することを特徴とするスタティックランダムアクセスメモリ。
（付記２）
さらに前記第２の導電型の深いウェルは、その隣の第２の導電型の深いウェルに対し、一つのカラム群の行方向への寸法を超えない間隔で、離間して形成されていることを特徴とする付記１記載のスタティックランダムアクセスメモリ。
（付記３）
前記第２の導電型の深いウェルは行方向に一つのカラム群に等しい寸法を有し、一の第２導電型の深いウェルと隣の第２導電型の深いウェルとは、行方向に一つのカラム群の寸法に等しい間隔で形成されていることを特徴とする付記１記載のスタティックランダムアクセスメモリ。
（付記４）
前記第１および第２のカラム群にまたがって形成されていることを特徴とする付記３記載のスタティックランダムアクセスメモリ。
（付記５）
前記第２の導電型の深いウェルは、それぞれの一端および他端を、前記対応するカラム群の一端および他端に一致させて形成されていることを特徴とする付記３記載のスタティックランダムアクセスメモリ。
（付記６）
前記第２の導電型の深いウェルは、一つおきに行方向に繰り返されるカラム群において、各々の第１の導電型のウェルの直下に、互いに分離して形成されていることを特徴とする付記１または２記載のスタティックランダムアクセスメモリ。
（付記７）
前記第２導電型の深いウェルの各々は、行方向に一つのメモリセルカラムを超えない寸法で形成されていることを特徴とする付記６記載のランダムアクセスメモリ。
（付記８）
前記第２導電型の深いウェルは前記行方向に、１つのメモリセルカラム群の行方向への寸法から、２メモリセル分の行方向への寸法を差し引いた以上の幅を有していることを特徴とする付記２記載のスタティックランダムアクセスメモリ。
（付記９）
前記半導体基板に垂直な方向から見た場合、前記第２導電型の深いウェルは、対応するカラム群に含まれることを特徴とする付記８記載のスタティックランダムアクセスメモリ。
（付記１０）
前記半導体基板に垂直な方向から見た場合、前記第２導電型の深いウェルは、一のカラム群から隣接するカラム群に渡って形成されていることを特徴とする付記８記載のスタティックランダムアクセスメモリ。
（付記１１）
前記複数のカラム群の各々において前記カラム選択回路は、当該カラム群の行方向上第１の端から第２の端まで前記半導体基板上で配列した複数のメモリセルカラムを順次選択することを特徴とする付記１〜１０のうち、いずれか一項記載のスタティックランダムアクセスメモリ。
（付記１２）
前記複数のカラム群のうち一つおきに配列した第１のカラム群に設けられたカラム選択回路よりなる第１のカラム選択回路の各々は、当該カラム群の行方向上第１の端から第２の端まで前記半導体基板上に順次形成された複数のメモリセルカラムを順次選択し、
前記複数のカラム群のうち前記第１のカラム群に隣接する第２のカラム群に設けられたカラム選択回路よりなる第２のカラム選択回路の各々は、当該カラム群の行方向上第１の端から第２の端まで前記半導体基板上に順次形成された複数のメモリセルカラムを、前記第１のカラム選択回路とは異なった順序で選択することを特徴とする付記８〜１０のうち、いずれか一項記載のスタティックランダムアクセスメモリ。
（付記１３）
前記第２のカラム選択回路は、前記第１のカラム選択回路が前記第１のカラム群の直下に位置する第２導電型の深いウェルよりなる第１の深いウェルの端部に対応するメモリセルカラムを選択する場合、前記第２のカラム群の直下に位置する第２導電型の深いウェルよりなる第２の深いウェルの端部に対応するメモリセルカラムよりも、前記第２の深いウェルから見て行方向上より内側のメモリセルカラムを選択することを特徴とする請求項１２記載のスタティックランダムアクセスメモリ。
（付記１４）
前記第２のカラム選択回路は、前記第１のカラム選択回路が前記第１のカラム群の直下に位置する第２導電型の深いウェルよりなる第１の深いウェルの端部に対応するメモリセルカラムを選択する場合、前記第２のカラム群の直下に位置する第２導電型の深いウェルよりなる第２の深いウェルの端部に対応するメモリセルカラムよりも、前記第２の深いウェルから見て行方向上で一つ内側のメモリセルカラムを選択することを特徴とする付記１２記載のスタティックランダムアクセスメモリ。
（付記１５）
前記第２のカラム選択回路は、前記第１のカラム選択回路が前記第１のカラム群の直下に位置する第２導電型の深いウェルよりなる第１の深いウェルの端部に対応するメモリセルカラムを選択する場合、前記第２のカラム群の直下に位置する第２導電型の深いウェルよりなる第２の深いウェルの端部に対応するメモリセルカラムよりも、前記第２の深いウェルから見て行方向上で二つ内側のメモリセルカラムを選択することを特徴とする付記１２記載のスタティックランダムアクセスメモリ。
（付記１６）
前記カラム群は、少なくとも４本のメモリセルカラムを含むことを特徴とする付記１〜１５のうち、いずれか一項記載のスタティックランダムアクセスメモリ。
（付記１７）
前記カラム選択回路によって選択された信号に基づいてエラー検出またはエラー訂正を行うことを特徴とする付記１〜１６のうち、いずれか一項記載のスタティックランダムアクセスメモリ。
【符号の説明】
【０１９１】
１０，２０，３０，４０，５０，６０，  ＳＲＡＭ
１０Ｌ  メモリセル
１１，１０１  シリコン基板
１１Ａ１，１１Ａ２，１１Ｂ１，１１Ｂ２  活性領域
１１Ｉ，１０１Ｉ  素子分離領域
１１ａ１，１１ａ２  延在部
１１ａ，１１ｃ  ｎ型ソース領域
１１ｂ，１１ｄ  ｎ型ドレイン領域
１１ｅ，１０１ａ  ｐ型ソース領域
１１ｆ，１０１ｂ  ｐ型ドレイン領域
１１ＰＷ，１０１Ｐ，ＰＷ（０１）〜ＰＷ（１２）  ｐ型ウェル
１１ＮＷ，１０１Ｎ，ＮＷ（０１）〜ＮＷ（１２），ＤＮＷ１，ＤＮＷ２  ｎ型ウェル
１２  層間絶縁膜
１２Ａ，１２Ｂ，１２Ｃ，１２Ｖ  ビアプラグ
１３Ａ〜１３Ｃ  配線パタ―ン
１０４  ｎチャネルＭＯＳトランジスタ
ＢＬ，／ＢＬ，ＢＬ（０１）〜ＢＬ（１６），ＢＬ１〜ＢＬ４  ビット線
Ｃ（０１）〜Ｃ（１６），Ｄ（０１）〜Ｄ（１６）  メモリセル
ＣＤＥＣ  カラムデコーダ
ＣＧ１〜ＣＧ４  カラム群
ＣＳ１〜ＣＳ４  カラム選択回路
ＤＮＷ  深いｎ型ウェル
ＤＴ１，ＤＴ２  ドライバトランジスタ
ＥＣＣ  エラー検出訂正回路
Ｇ１，Ｇ２，Ｇ３，Ｇ４，  １０３  ゲート電極
Ｇｏｘ１，Ｇｏｘ２，Ｇｏｘ３，Ｇｏｘ４  ゲート絶縁膜
ＭＣＣ（０１）〜ＭＣＣ（１６）  メモリセルカラム
ＳＡ１〜ＳＡ４  センスアンプ
Ｖ１〜Ｖ１３  ビアコンタクト
Ｗ１，Ｗ２  局所配線パタ―ン
ＷＬ，ＷＬ（０１）〜ＷＬ（０８）  ワード線
ＬＴ１，ＬＴ２  ロードトランジスタ
ＴＦ１，ＴＦ２  トランスファトランジスタ
Ｎ１，Ｎ２  ノード
ＷＬワード線
Ｖｄｄ，Ｖｓｓ  電源電圧
【図１】
0005605210.tif 000002
【図２Ａ】
0005605210.tif 000003
【図２Ｂ】
0005605210.tif 000004
【図２Ｃ】
0005605210.tif 000005
【図３】
0005605210.tif 000006
【図４】
0005605210.tif 000007
【図５】
0005605210.tif 000008
【図６Ａ】
0005605210.tif 000009
【図６Ｂ】
0005605210.tif 000010
【図７】
0005605210.tif 000011
【図８Ａ】
0005605210.tif 000012
【図８Ｂ】
0005605210.tif 000013
【図８Ｃ】
0005605210.tif 000014
【図９Ａ】
0005605210.tif 000015
【図９Ｂ】
0005605210.tif 000016
【図１０】
0005605210.tif 000017
【図１１】
0005605210.tif 000018
【図１２】
0005605210.tif 000019
【図１３】
0005605210.tif 000020
【図１４】
0005605210.tif 000021
【図１５】
0005605210.tif 000022
【図１６】
0005605210.tif 000023
【図１７】
0005605210.tif 000024
【図１８】
0005605210.tif 000025
【図１９】
0005605210.tif 000026
【図２０Ａ】
0005605210.tif 000027
【図２０Ｂ】
0005605210.tif 000028
【図２１Ａ】
0005605210.tif 000029
【図２１Ｂ】
0005605210.tif 000030
【図２１Ｃ】
0005605210.tif 000031
【図２２Ａ】
0005605210.tif 000032
【図２２Ｂ】
0005605210.tif 000033
【図２３】
0005605210.tif 000034
【図２４】
0005605210.tif 000035
【図２５】
0005605210.tif 000036
【図２６】
0005605210.tif 000037