(57)【特許請求の範囲】
【請求項１】
入力端子（１５）と出力端子（１６）との間に直列接続されるシリーズ素子（２）としてのスパイラルインダクタ（Ｌ）と、一端がグランド（ＧＮＤ）に接地された半導体抵抗（Ｒ）とメタルキャパシタ（Ｃ）との直列回路からなるシャント素子（３）とを矩形状の基板（４）に配置したローパスフィルタ（１）において、
前記矩形状の基板には、該基板の対角線の中心を原点（Ｐ）として、前記対角線の左右に点対称に前記スパイラルインダクタ、前記半導体抵抗、前記メタルキャパシタが配置されて各素子間が同一幅のラインにより接続されており、
また、前記シリーズ素子及び前記シャント素子間を接続する各ラインのうち、前記原点を通って前記シリーズ素子間を接続するラインと、当該ラインに並行して前記シリーズ素子と前記シャント素子との間を接続するラインとの間の距離がライン幅の３倍以上離れており、
さらに、前記グランドは、前記シリーズ素子及び前記シャント素子を取り囲むように前記基板の周囲に形成され、前記シリーズ素子の外縁と対向する前記グランドの内縁までの距離が少なくともライン幅の３倍に設定され、かつ前記シリーズ素子及び前記シャント素子と対向する一部分が階段状をなしていることを特徴とするローパスフィルタ。
【請求項２】
前記スパイラルインダクタ（Ｌ）は、当該スパイラルインダクタを構成する全てのライン間の隙間がライン幅と同じであることを特徴とする請求項１記載のローパスフィルタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、所望帯域以外の信号成分を除去するローパスフィルタに関し、特に、シリーズ素子としてスパイラルインダクタ、シャント素子として半導体抵抗およびメタルキャパシタを基板上に配置して各素子間をラインにより接続した集中定数型のローパスフィルタに関する。
【背景技術】
【０００２】
従来より、所望帯域以外の信号成分を除去するフィルタは様々な分野で使用されている。特に、光通信分野に用いられる受光器では、信号の雑音成分除去とリンギング防止のため、信号のビットレートの７５％の遮断周波数を有する４次ベッセルトムソンローパスフィルタ（Bessel-Thomson Low-Pass-Filter：以下、ＢＴ−ＬＰＦと略称する）の使用が規格にて規定されている。このため、測定器においても、受光器においてＢＴ−ＬＰＦを使用する必要がある。
【０００３】
ところで、ＢＴ−ＬＰＦは、フィルタの特性そのものが測定結果の確度に繋がり、数あるローパスフィルタの中で最も波形劣化が小さいフィルタとして知られている。このＢＴ−ＬＰＦの波形歪が小さい理由は、その位相平坦性が非常に高いことに起因している。そして、理想的なＢＴ−ＬＰＦは、群遅延が遮断周波数まで一定の値となるため、群遅延平坦性が０ｐｓとなる。
【０００４】
しかしながら、現実的に群遅延平坦性を０ｐｓまで高めることは不可能である。例えば遮断周波数が７．５ＧＨｚの従来のＢＴ−ＬＰＦでは、６ｐｓ程度（ｐｅａｋ−ｔｏ−ｐｅａｋ値）の誤差を生じている。そのため、信号に波形歪が発生してしまい、測定器に使用した場合に測定精度が劣化してしまう。以上のことから、群遅延特性が極めて平坦なＢＴ−ＬＰＦの開発が望まれていた。
【０００５】
また、ローパスフィルタの構成として、１０Ｇｂｉｔ／ｓ信号に対しては分布定数型構成を一般的に使用している。この種の分布定数型のローパスフィルタとしては、例えば下記特許文献１に開示される群遅延平坦型ローパスフィルタが知られている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００３−６０４６４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、従来のローパスフィルタとして、完全な分布定数型で構成した場合には、反射が大きく、信号に波形劣化を引き起こしやすいため、群遅延平坦性を高めたＢＴ−ＬＰＦには適していなかった。
【０００８】
また、上記反射の問題を解決するべく、吸収体として抵抗を挿入した分布定数型のローパスフィルタでは、薄膜プロセスでのばらつきに対する解析が困難であり、デバイス作成の際には最終的にレーザートリミング等の手作業による抵抗の調整をすることで特性を満足させる必要があった。すなわち、上記薄膜プロセスでのばらつきを抑えるため、吸収体として挿入された抵抗をレーザートリミング等の手作業により調整し、特性を測定して最終的な調整を行い、検査の工程を経て出荷されるため、コストが嵩むだけでなく、調整等の手間も要するという課題があった。
【０００９】
さらに、上述した分布定数ではなく、チップによる集中定数でローパスフィルタを構成した場合には、所望とする高周波特性を得ることができる反面、デバイスサイズが大きくなりやすく、チップ単位の特性ばらつきによってデバイス全体の特性ばらつきが生じるといった課題があった。
【００１０】
このように、従来のＢＴ−ＬＰＦでは、特性ばらつきを抑圧するのが困難であり、調整が必要で高コストであり、反射が大きく信号に波形歪を生じやすく、群遅延平坦性も６ｐｓ程度（ｆｃ＝７．５Ｇｈｚ）であり、信号に波形歪が生じるなどの課題があった。
【００１１】
そこで、本発明は上記問題点に鑑みてなされたものであり、特性ばらつきを抑圧し、理想的な位相平坦性を得ることができるローパスフィルタを提供することを目的としている。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明の請求項１に記載されたローパスフィルタは、入力端子１５と出力端子１６との間に直列接続されるシリーズ素子２としてのスパイラルインダクタＬと、一端がグランドＧＮＤに接地された半導体抵抗ＲとメタルキャパシタＣとの直列回路からなるシャント素子３とを矩形状の基板４に配置したローパスフィルタ１において、
前記矩形状の基板には、該基板の対角線の中心を原点Ｐとして、前記対角線の左右に点対称に前記スパイラルインダクタ、前記半導体抵抗、前記メタルキャパシタが配置されて各素子間が同一幅のラインにより接続されており、
また、前記シリーズ素子及び前記シャント素子間を接続する各ラインのうち、前記原点を通って前記シリーズ素子間を接続するラインと、当該ラインに並行して前記シリーズ素子と前記シャント素子との間を接続するラインとの間の距離がライン幅の３倍以上離れており、
さらに、前記グランドは、前記シリーズ素子及び前記シャント素子を取り囲むように前記基板の周囲に形成され、前記シリーズ素子の外縁と対向する前記グランドの内縁までの距離が少なくともライン幅の３倍に設定され、かつ前記シリーズ素子及び前記シャント素子と対向する一部分が階段状をなしていることを特徴とする。
【００１３】
請求項２に記載されたローパスフィルタは、請求項１のローパスフィルタにおいて、
前記スパイラルインダクタＬは、当該スパイラルインダクタを構成する全てのライン間の隙間がライン幅と同じであることを特徴とする。
【発明の効果】
【００１５】
本発明によれば、基板に対し、基板の対角線の中心を原点として、対角線の左右に点対称にスパイラルインダクタ、半導体抵抗、メタルキャパシタを配置して各素子間をラインにより接続した構成により、極めて平坦な群遅延特性を実現することができる。また、主な特性ばらつき要因が抵抗値のみとなり、定数設計時にばらつきを考慮した定数設計を行うことにより、特性ばらつきを抑圧した構成を容易に実現できる。
【００１６】
これにより、従来のようなレーザートリミング等の手作業による調整が不要となり、低コスト化を図るとともに調整の手間を省くことができる。また、反射が小さく信号に波形歪が生じにくいという利点を有する。
【図面の簡単な説明】
【００１７】
【図１】本発明に係るローパスフィルタの実施の形態を示す構成図である。
【図２】（ａ）本発明に係るローパスフィルタの半導体抵抗及びメタルキャパシタの部分平面図である。  （ｂ）（ａ）の部分断面図である。
【図３】（ａ）本発明に係るローパスフィルタのスパイラルインダクタの部分平面図である。  （ｂ）（ａ）の部分断面図である。
【図４】本発明に係るローパスフィルタの等価回路を示す図である。
【図５】本発明に係るローパスフィルタの群遅延特性を示す図である。
【発明を実施するための形態】
【００１８】
以下、本発明を実施するための形態について、添付した図面を参照しながら詳細に説明する。
【００１９】
本発明に係るローパスフィルタ１は、スパイラルインダクタＬからなるシリーズ素子２と、半導体抵抗ＲとメタルキャパシタＣの直列回路からなるシャント素子３とが基板４上に薄膜形成され、各素子間がライン５により接続された集中定数型のＢＴ−ＬＰＦで構成されるものである。
【００２０】
ここで、シリーズ素子２（スパイラルインダクタＬ）およびシャント素子３（半導体抵抗Ｒ、メタルキャパシタＣ）を基板４上に配置する場合、そのレイアウト構成によって特性が大きく変化し、ライン（線路）間に不要な電磁界結合を生じることがある。
【００２１】
そこで、本発明に係るローパスフィルタ１は、上述したライン間の不要な電磁界結合を防ぐために、以下に示す（１）〜（６）の特長を有しており、これらの特長によって極めて高い群遅延平坦性を実現している。
【００２２】
（１）矩形状（好ましくは正方形）の基板４を用い、シリーズ素子２（スパイラルインダクタＬ）とシャント素子３（半導体抵抗Ｒ、メタルキャパシタＣ）を、基板４の対角線（図１の破線）の中心点Ｐを原点として、対角線の左右に点対称に配置して次数が奇数のＢＴ−ＬＰＦを構成し、非相関な電磁界結合を防止する。
（２）各素子（シリーズ素子２、シャント素子３）間を接続するどのライン５上にもスタブを作成せず、ライン５のライン幅Ｗを全て同一とし、不要なキャパシタ成分を除去する。
（３）スパイラルインダクタＬに関して、スパイラルインダクタＬを構成する各ライン間の隙間をライン幅Ｗと同じにする。
（４）各素子（シリーズ素子２、シャント素子３）間を接続する各ラインのうち、原点Ｐを通ってシリーズ素子２，２間を接続するラインと、このラインに並行してシリーズ素子２とシャント素子３との間を接続するラインとの間の距離をライン幅Ｗの３倍以上離し、ライン５間の不要な電磁界結合を防止する。
（５）各素子（シリーズ素子２、シャント素子３）を取り囲むように基板４の周囲にグランドＧＮＤを設け、ＢＴ−ＬＰＦのグランドを強化する。
（６）シリーズ素子２（スパイラルインダクタＬ）の外縁と対向するグランドＧＮＤの内縁までの距離はライン幅Ｗの少なくとも３倍程度（図１の３Ｗ）とする。
【００２３】
尚、（１）のレイアウト構成において、スパイラルインダクタＬの向き、定数ばらつき、各素子（シリーズ素子２、シャント素子３）間を接続するライン５、グランドＧＮＤに関しても、基板４の対角線の中心点Ｐを中心として左右点対称にする。
【００２４】
以下、上述した（１）〜（６）の特長を有する本発明に係るローパスフィルタ１の具体的なレイアウト構成について図１〜３を参照しながら説明する。
【００２５】
本発明に係るローパスフィルタ１は、図１に示すように、誘電体からなる正方形の基板４を用いている。そして、ローパスフィルタ１を構成するスパイラルインダクタＬからなるシリーズ素子２と、半導体抵抗ＲとメタルキャパシタＣの直列回路からなるシャント素子３とは、基板４の対角線を境界線とし、この対角線の中心点Ｐを原点として対角線の左右に点対称に配置される。また、各素子間は、対角線の中心点Ｐを原点として対角線の左右に点対称なライン５で接続される。
【００２６】
メタルキャパシタＣは、図２（ａ），（ｂ）に示すように、基板４の表面に形成された上層メタル１１と、この上層メタル１１に対向して基板４の裏面に形成された下層メタル１２とからなり、上層メタル１１と下層メタル１２の対向する部分によってキャパシタを構成している。尚、基板４の表面に形成された上層メタル１１は、後述するグランドＧＮＤに接続して接地される。
【００２７】
半導体抵抗Ｒは、例えば蒸着、スパッタリング、メッキ等の薄膜プロセスの手法により、図２（ａ），（ｂ）に示すように、基板４の裏面に薄膜形成され、その両端が基板４の裏面に形成された下層メタル１２に接続される。そして、下層メタル１２は、基板４に貫通形成されたスルーホール内のコンタクト部１３を介して基板４の表面の上層メタル１１と接続される。
【００２８】
スパイラルインダクタＬ１は、図３（ａ），（ｂ）に示すように、矩形スパイラル状に形成される。スパイラルインダクタＬの一端は、一対の導電スペーサ１４ａと導電スペーサ１４ａ間を接続するライン１４ｂとからなるエアブリッジ１４を介して基板４上の上層メタル１１に接続され、この上層メタル１１が半導体抵抗Ｒと入力端子１５に接続される。同様に、スパイラルインダクタＬ２も、一端がエアブリッジ１４を介して基板４上の上層メタル１１に接続され、この上層メタル１１が半導体抵抗Ｒと出力端子１６に接続される。
【００２９】
スパイラルインダクタＬは、スパイラルインダクタＬを構成するライン間の隙間がライン幅Ｗと同じに設定されている。また、入力端子１５とスパイラルインダクタＬ１との間のライン５、半導体抵抗ＲとスパイラルインダクタＬとの間のライン５、スパイラルインダクタＬ１，Ｌ２間のライン５、スパイラルインダクタＬ２と出力端子１６との間のライン５は、スタブを形成することなく全て同一のライン幅Ｗに設定されている。これにより、不要なキャパシタ成分を除去することができる。
【００３０】
そして、基板４の表面には、シリーズ素子２（スパイラルインダクタＬ）とシャント素子３（半導体抵抗Ｒ、メタルキャパシタＣ）を取り囲むようにグランドＧＮＤが形成される。これにより、ＢＴ−ＬＰＦのグランドを強化している。
【００３１】
また、入力端子１５と交差するグランドＧＮＤおよび出力端子１６と交差するグランドＧＮＤは、基板４に貫通形成されたスルーホールを通して基板４の裏面側で導通接続される。
【００３２】
さらに、グランドＧＮＤは、シリーズ素子２（スパイラルインダクタＬ）の外縁と対向するグランドＧＮＤの内縁までの距離がライン幅Ｗの少なくとも３倍（図１の３Ｗ）に設定されている。また、グランドＧＮＤは、共振を逃がすべく、素子（Ｌ、Ｒ、Ｃ）と対向する一部分が階段状をなしている。
【００３３】
ここで、図４は上述した図１のレイアウト構成によるローパスフィルタ１の等価回路を示している。
【００３４】
図４に示すように、本例のローパスフィルタ１は、入力端子１５と出力端子１６との間に直列接続された２個のスパイラルインダクタＬ１，Ｌ２からなるシリーズ素子２と、入力端子１５と一方のスパイラルインダクタＬ１との間に接続された半導体抵抗Ｒ１とメタルキャパシタＣ１の直列回路、２個のスパイラルインダクタＬ１，Ｌ２間に２組に分割されて接続された半導体抵抗ＲとメタルキャパシタＣの直列回路（半導体抵抗Ｒ２とメタルキャパシタＣ２の直列回路、半導体抵抗Ｒ３とメタルキャパシタＣ３の直列回路）、他方のスパイラルインダクタＬ２と出力端子１６との間に接続された半導体抵抗Ｒ４とメタルキャパシタＣ４の直列回路からなるシャント素子３とにより、５次のＢＴ−ＬＰＦを構成している。
【００３５】
そして、上述した図１のレイアウト構成によるローパスフィルタ１では、図５に示すような群遅延平坦性を得ることができる。具体的には、図５に示すように、遮断周波数７．６ＧＨｚ  ＢＴ−ＬＰＦにおいて、群遅延平坦性１．５ｐｓ（ｐｅａｋ−ｔｏ−ｐｅａｋ値）を実現している。
【００３６】
尚、図１のレイアウト構成のローパスフィルタ１によれば、薄膜プロセスでのばらつきを考慮したとしても、群遅延平坦性３．５ｐｓ以下を満足するので、従来の６ｐｓの約半分の群遅延平坦性を実現することができる。
【００３７】
このように、本発明に係るローパスフィルタ１は、基板４に対し、シリーズ素子２としてのスパイラルインダクタＬと、シャント素子３としての半導体抵抗ＲとメタルキャパシタＣの直列回路とを、基板４の対角線の中心を原点として、対角線の左右に点対称に配置して各素子間をライン５により接続した集中定数型によって構成している。これにより、極めて平坦な群遅延特性を実現することができる。しかも、小型化が図れ、設計を簡便にすることができる。
【００３８】
また、薄膜プロセスでは、ラインに関係する定数の誤差を極めて小さく実現できるため、ライン幅で主特性が決定されるスパイラルインダクタＬ及びメタルキャパシタＣによる特性ばらつきを容易に抑えることができる。
【００３９】
これにより、本発明に係るローパスフィルタ１では、主な特性ばらつき要因が半導体抵抗Ｒの値のみとなる。そして、この半導体抵抗Ｒの値のばらつきに関しては、定数設計時にばらつきを考慮した定数設計を行うことで特性ばらつきを抑圧した構成を実現することができる。
【００４０】
従って、従来のようなレーザートリミング等の調整が不要となり、調整の手間が省け、低コスト化を実現することができる。理論的に、設計した７．６ＧＨｚ  ＢＴ−ＬＰＦの群遅延特性のばらつきは、抵抗が±１０％程度の誤差を生じるものとして、最大値で２ｐｓ以下に抑えることができる。
【００４１】
ところで、上述した実施の形態のローパスフィルタ１では、スパイラルインダクタＬ、半導体抵抗Ｒ、メタルキャパシタＣを正方形の基板４に配置した構成を例にとって説明したが、各素子（スパイラルインダクタＬ、半導体抵抗Ｒ、メタルキャパシタＣ）を長方形の基板に配置してもよい。
【００４２】
また、ローパスフィルタ１として、次数が５次のＢＴ−ＬＰＦを例にとって説明したが、次数が５次に限定されるものではなく、次数が奇数のＢＴ−ＬＰＦを実現することができる。
【符号の説明】
【００４３】
１  ローパスフィルタ
２  シリーズ素子
３  シャント素子
４  基板
５  ライン
１５  入力端子
１６  出力端子
Ｌ（Ｌ１，Ｌ２）  スパイラルインダクタ
Ｃ（Ｃ１，Ｃ２，Ｃ３，Ｃ４）  メタルキャパシタ
Ｒ（Ｒ１，Ｒ２，Ｒ３，Ｒ４）  半導体抵抗
【図１】
0005457135.tif 000002
【図２】
0005457135.tif 000003
【図３】
0005457135.tif 000004
【図４】
0005457135.tif 000005
【図５】
0005457135.tif 000006