(57)【特許請求の範囲】
【請求項１】
基板上の一面に形成され、それぞれ表面にシリサイド層が形成された第１の不純物拡散領域および第２の不純物拡散領域と、
前記第１の不純物拡散領域および前記第２の不純物拡散領域の間に形成されたゲート絶縁膜、およびゲート電極から構成されたゲートと、
を含むＮ型ＭＯＳトランジスタにより構成されたアンチヒューズ素子のプログラム方法であって、
前記基板を接地した状態で、前記ゲート電極に正のゲート電圧を印加して、前記ゲート絶縁膜を破壊するとともに、前記第１の不純物拡散領域および前記第２の不純物拡散領域の少なくとも一方の表面に形成された前記シリサイド層を構成するシリサイド材料を前記ゲート絶縁膜中に移動させて、前記ゲート電極と前記第１の不純物拡散領域および前記第２の不純物拡散領域の少なくとも前記一方とを前記シリサイド材料を介して電気的に接続する工程を含むアンチヒューズ素子のプログラム方法。
【請求項２】
請求項１に記載のアンチヒューズ素子のプログラム方法において、
前記電気的に接続する工程において、前記シリサイド材料を前記ゲート絶縁膜中に貫通させて、当該シリサイド材料を前記ゲート電極中にも導入させるアンチヒューズ素子のプログラム方法。
【請求項３】
請求項１または２に記載のアンチヒューズ素子のプログラム方法において、
前記ゲート電極に流れる電流値を測定することにより、前記アンチヒューズ素子の書込状態を判定するアンチヒューズ素子のプログラム方法。
【請求項４】
基板上の一面に形成され、それぞれ表面にシリサイド層が形成された第１の不純物拡散領域および第２の不純物拡散領域と、
前記第１の不純物拡散領域および前記第２の不純物拡散領域の間に形成されたゲート絶縁膜、およびゲート電極から構成されたゲートと、
を含むＮ型ＭＯＳトランジスタにより構成されたアンチヒューズ素子を含む半導体装置であって、
前記ゲート絶縁膜中に、前記第１の不純物拡散領域および前記第２の不純物拡散領域の少なくとも一方の表面に形成された前記シリサイド層を構成するシリサイド材料が導入され、当該シリサイド材料を介して前記ゲート電極と前記第１の不純物拡散領域および前記第２の不純物拡散領域の少なくとも前記一方とが電気的に接続された半導体装置。
【請求項５】
請求項４に記載の半導体装置において、
前記シリサイド材料が、前記ゲート絶縁膜中に貫通しており、当該シリサイド材料が前記ゲート電極中にも導入された半導体装置。
【請求項６】
請求項４または５に記載の半導体装置において、
前記基板上の前記第１の不純物拡散領域および前記第２の不純物拡散領域の少なくとも前記一方から前記ゲート絶縁膜に至る領域に、前記シリサイド材料が存在している半導体装置。
【請求項７】
請求項４から６いずれかに記載の半導体装置において、
前記ゲート電極に流れる電流値を測定することにより、前記アンチヒューズ素子の書込状態を判定する判定回路を含む半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アンチヒューズ素子のプログラム方法および半導体装置に関する。
【背景技術】
【０００２】
情報をプログラムするための素子として、ゲート絶縁膜破壊型のアンチヒューズ素子が知られている。このようなアンチヒューズ素子では、プログラム方法として、ゲート電極に電圧を印加して、ゲート絶縁膜を破壊してゲート電極とソース・ドレインとを導通させることにより書込を行う。
【０００３】
特許文献１（特開平２−２９４０６７号公報）には、ドレイン領域およびソース領域上にケイ化物層（ケイ化チタン）が形成された構成のアンチヒューズにおいて、ドレイン領域にプログラミング電圧を印加して、ドレイン領域上に形成されたケイ化物をドレイン領域とソース領域との間に流動させてフィラメントを形成し、ドレイン領域とソース領域との抵抗値を下げることにより、アンチヒューズが接続されたとする構成が記載されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平２−２９４０６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、このようなアンチヒューズ素子において、書込を行ったにもかかわらず、抵抗率の変化が小さく、アンチヒューズ素子の書込状態の判定を精度よくできない、という問題があった。
【０００６】
また、特許文献１に記載の技術では、ドレイン領域とソース領域とを導通させる構成となっており、ゲート絶縁膜を破壊してゲート電極とソース・ドレインとを導通させることにより書込を行うタイプのアンチヒューズ素子とは異なる構成となっている。そのため、書込状態の判定を行うための回路を従来と異なる構成とする必要があり、構成を大きく変更する必要がある。
【課題を解決するための手段】
【０００７】
本発明によれば、
基板上の一面に形成され、それぞれ表面にシリサイド層が形成された第１の不純物拡散領域および第２の不純物拡散領域と、
前記第１の不純物拡散領域および前記第２の不純物拡散領域の間に形成されたゲート絶縁膜、およびゲート電極から構成されたゲートと、
を含むトランジスタにより構成されたアンチヒューズ素子のプログラム方法であって、
前記ゲート電極に所定のゲート電圧を印加して、前記ゲート絶縁膜を破壊するとともに、前記第１の不純物拡散領域および前記第２の不純物拡散領域の少なくとも一方の表面に形成された前記シリサイド層を構成するシリサイド材料を前記ゲート絶縁膜中に移動させて、前記ゲート電極と前記第１の不純物拡散領域および前記第２の不純物拡散領域の少なくとも前記一方とを前記シリサイド材料を介して電気的に接続する工程を含むアンチヒューズ素子のプログラム方法が提供される。
【０００８】
本発明によれば、
基板上の一面に形成され、それぞれ表面にシリサイド層が形成された第１の不純物拡散領域および第２の不純物拡散領域と、
前記第１の不純物拡散領域および前記第２の不純物拡散領域の間に形成されたゲート絶縁膜、およびゲート電極から構成されたゲートと、
を含むトランジスタにより構成されたアンチヒューズ素子を含む半導体装置であって、
前記ゲート絶縁膜中に、前記第１の不純物拡散領域および前記第２の不純物拡散領域の少なくとも一方の表面に形成された前記シリサイド層を構成するシリサイド材料が導入され、当該シリサイド材料を介して前記ゲート電極と前記第１の不純物拡散領域および前記第２の不純物拡散領域の少なくとも前記一方とが電気的に接続された半導体装置が提供される。
【０００９】
この構成によれば、ゲート絶縁膜破壊型のアンチヒューズ素子において、書込時（ゲート絶縁膜破壊時）に、ゲート絶縁膜を破壊させるだけでなく、ソース・ドレインである第１の不純物拡散領域または第２の不純物拡散領域表面に形成されたシリサイド層からシリサイド材料を導入することにより、より低抵抗なフィラメントを形成することができ、書込前に対して、大きな電流比を取ることができるようになる。これにより、アンチヒューズ素子の書込状態を精度よく判定することができる。
【００１０】
なお、以上の構成要素の任意の組合せ、本発明の表現を方法、装置などの間で変換したものもまた、本発明の態様として有効である。
【発明の効果】
【００１１】
本発明によれば、書込前後の電流値の比を大きくして、アンチヒューズ素子の書込状態を精度よく判定することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施の形態におけるアンチヒューズ素子を含む半導体装置の構成を示す断面図である。
【図２】本発明の実施の形態におけるアンチヒューズ素子を含む半導体装置の構成を示す平面図である。
【図３】本発明の実施の形態におけるアンチヒューズ素子への書込手順を示すフローチャートである。
【図４】本発明の実施の形態において、アンチヒューズ素子に書込が行われる状態を示す断面模式図である。
【図５】本発明の実施の形態において、書込が行われた状態のアンチヒューズ素子を含む半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施の形態について、図面を用いて説明する。尚、すべての図面において、同様の構成要素には同様の符号を付し、適宜説明を省略する。
【００１４】
図１は、本実施の形態におけるアンチヒューズ素子を含む半導体装置の構成を示す断面図である。図２は、本実施の形態におけるアンチヒューズ素子を含む半導体装置の構成を示す平面図である。図１（ａ）〜図１（ｃ）は、それぞれ、図２（ａ）〜図２（ｃ）のＡ−Ａ’断面に対応する。図１（ａ）および図２（ａ）は書込前の状態を示す。図１（ｂ）および図２（ｂ）は書込途中の状態、図１（ｃ）および図２（ｃ）は書込後の状態を示す。
【００１５】
半導体装置１００は、基板１０２と、基板１０２上の一面に形成され、それぞれ表面にシリサイド層１０６ａおよびシリサイド層１０６ｂが形成された不純物拡散領域１０４ａ（第１の不純物拡散領域）および不純物拡散領域１０４ｂ（第２の不純物拡散領域）と、不純物拡散領域１０４ａおよび不純物拡散領域１０４ｂの間に形成されたゲート絶縁膜１１０、ゲート電極１１２、およびサイドウォール１１６から構成されたゲートと、を含むトランジスタにより構成されたアンチヒューズ素子１０１を含む。本実施の形態において、アンチヒューズ素子１０１は、ゲート絶縁膜破壊型のアンチヒューズ素子とすることができる。また、本実施の形態において、半導体装置１００は、ゲート電極１１２に流れる電流値を測定することにより、アンチヒューズ素子１０１の書込状態を判定する構成とすることができる。半導体装置１００は、ゲート電極１１２に流れる電流値を測定して、電流値が所定の値以上の場合に、アンチヒューズ素子１０１が電気的に接続され、書込がされた状態だと判定する判定回路を含むことができる。
【００１６】
基板１０２は、たとえばシリコン基板等の半導体基板とすることができる。不純物拡散領域１０４ａおよび不純物拡散領域１０４ｂは、それぞれ、ソース領域またはドレイン領域として機能する。シリサイド層１０６ａおよびシリサイド層１０６ｂは、たとえばＮｉシリサイド、Ｃｏシリサイド、またはＴｉシリサイド等により構成することができる。本実施の形態において、シリサイド層１０６ａおよびシリサイド層１０６ｂは、Ｎｉシリサイドにより構成することができる。これにより、シリサイド層１０６ａおよびシリサイド層１０６ｂを、エレクトロマイグレーションで移動させやすくすることができる。
【００１７】
ゲート絶縁膜１１０の種類はとくに限定されず、一般的にゲート絶縁膜に用いられている絶縁材料を用いることができる。ゲート絶縁膜１１０は、たとえばシリコン酸化膜、高誘電率絶縁膜、または複数の絶縁膜の積層膜等により構成することができる。本実施の形態において、ゲート絶縁膜１１０は、たとえばシリコン酸化膜とすることができる。
【００１８】
サイドウォール１１６の種類もとくに限定されず、一般的にサイドウォールに用いられている絶縁材料を用いることができる。本実施の形態において、サイドウォール１１６は、たとえばシリコン酸化膜やシリコン窒化膜等により構成することができる。
【００１９】
ゲート電極１１２の種類もとくに限定されず、一般的にゲート電極に用いられている導電材料を用いることができる。ゲート電極１１２は、たとえばポリシリコンやメタルゲートにより構成することができる。本実施の形態において、ゲート電極１１２は、たとえばポリシリコンにより構成することができる。また、ゲート電極１１２をポリシリコンにより構成した場合、その表面に、シリサイド層１１４を設けた構成とすることができる。シリサイド層１１４は、シリサイド層１０６ａやシリサイド層１０６ｂと同様の材料により構成することができる。図２においては、説明のため、ゲート電極１１２およびサイドウォール１１６を破線で示している。
【００２０】
次に、図１（ａ）に示したアンチヒューズ素子１０１へのプログラム方法（書込手順）を説明する。
本実施の形態において、アンチヒューズ素子１０１への書込は、ゲート電極１１２に所定のゲート電圧を印加して、ゲート絶縁膜１１０を破壊するとともに、不純物拡散領域１０４ａおよび不純物拡散領域１０４ｂの少なくとも一方の表面に形成されたシリサイド層（シリサイド層１０６ａまたはシリサイド層１０６ｂ）を構成するシリサイド材料をゲート絶縁膜１１０中に移動させて、ゲート電極１１２と不純物拡散領域１０４ａおよび不純物拡散領域１０４ｂの少なくとも一方とをシリサイド材料を介して電気的に接続する工程を含む。
【００２１】
具体的には、本実施の形態において、ゲート絶縁膜１１０を破壊した後にもゲート電極１１２と不純物拡散領域１０４ａまたは不純物拡散領域１０４ｂとの間に電流を流し、エレクトロマイグレーションにより、不純物拡散領域１０４ａおよび不純物拡散領域１０４ｂ表面に形成されたシリサイド層１０６ａまたはシリサイド層１０６ｂを構成するシリサイド材料がゲート絶縁膜１１０中に導入されるようにする。
【００２２】
図３は、本実施の形態におけるアンチヒューズ素子１０１へのプログラム方法（書込手順）を示すフローチャートである。図４は、アンチヒューズ素子１０１に書込が行われる状態を示す断面模式図である。図１および図２も参照して説明する。
【００２３】
まず、基板１０２を接地した状態で、ゲート電極１１２に高電圧（＋Ｖｇ）を印加する（ステップＳ１０）。これにより、ゲート電極１１２が（＋）となり、基板１０２が（−）となる（図４参照）。ここで、図４に示すように、ゲート絶縁膜１１０中には、成膜中に形成された欠陥１３０が存在している。このような状態で、基板１０２とゲート電極１１２との間に電圧が印加されると、ゲート絶縁膜１１０には、（−）側の基板１０２から高エネルギーを持った電子が注入される（ステップＳ１２）。次いで、（＋）側のゲート電極１１２でインパクトイオンによる、電子、ホールが発生する（ステップＳ１４）。つづいて、ホールがゲート絶縁膜１１０中の欠陥１３０にトラップされ、局所的に電界が強くなる（ステップＳ１６）。
【００２４】
これにより、ゲート絶縁膜１１０中に、基板１０２とゲート電極１１２との間の電流パスができ、絶縁破壊が生じる（ステップＳ１８）。図１（ｂ）および図２（ｂ）は、図３のステップＳ１８の電流パス１２０が形成された状態を示す。
【００２５】
本実施の形態において、基板１０２を接地した状態で、さらにゲート電極１１２に高電圧を印加し続けると、ゲート絶縁膜１１０にシリサイド材料が導入される（ステップＳ２０）。基板１０２を接地した状態で、さらにゲート電極１１２に高電圧を印加し続けると、シリサイド材料がゲート絶縁膜１１０を貫通して、ゲート電極１１２内にも導入される。これにより、アンチヒューズ素子１０１への書込が終了する。
【００２６】
本実施の形態において、図１（ｃ）に示すように、書込後のアンチヒューズ素子１０１において、不純物拡散領域１０４ａおよび不純物拡散領域１０４ｂの少なくとも一方の表面に形成されたシリサイド層を構成するシリサイド材料１２２がゲート絶縁膜１１０中に導入されている。図示した例では、不純物拡散領域１０４ａの表面に形成されたシリサイド層１０６ａを構成するシリサイド材料１２２がゲート絶縁膜１１０中に導入されている。さらに、シリサイド材料１２２は、ゲート絶縁膜１１０を貫通して、ゲート電極１１２内にも導入されている。これにより、シリサイド材料１２２を介して、ゲート電極１１２と不純物拡散領域１０４ａとが、電気的に接続される。これにより、ゲート電極１１２に電圧を印加したときに、ゲート電極１１２に流れる電流値を書込前に比べて大幅に増加することができ、たとえば１桁以上増加することができる。
【００２７】
図２（ｂ）および図２（ｃ）に示すように、図３のステップＳ１８で電流パス１２０が形成されると、シリサイド層１０６ａまたはシリサイド層１０６ｂを構成するシリサイド材料１２２が電流パス１２０が形成された箇所に向かって移動する。そのため、不純物拡散領域１０４ａ（または不純物拡散領域１０４ｂ）からゲート絶縁膜１１０に至る領域に、シリサイド材料１２２が存在することになる。シリサイド材料１２２は、不純物拡散領域１０４ａ（または不純物拡散領域１０４ｂ）からゲート絶縁膜１１０に至る領域全面に形成される場合もあるが、一部が途切れていたとしても、ゲート電極１１２と不純物拡散領域１０４ａ（または不純物拡散領域１０４ｂ）との間の抵抗を充分低減することができる。
【００２８】
図５は、本実施の形態において、書込が行われた状態のアンチヒューズ素子を含む半導体装置１００の構成を示す断面図である。ここでは、ＴＥＭ（Transmission Electron Microscope）写真のＺコントラスト像（ＺＣ像）を示す。
【００２９】
ここで、アンチヒューズ素子１０１は、Ｎ型ＭＯＳトランジスタにより構成した。ゲート絶縁膜１１０はシリコン酸化膜、ゲート電極１１２はポリシリコン、シリサイド層１０６ａ、シリサイド層１０６ｂ（ここでは不図示）、およびシリサイド層１１４は、Ｎｉシリサイドにより構成した。このような構成のアンチヒューズ素子１０１に、基板１０２を接地した状態で、ゲート電極１１２に高電圧（６．５Ｖ）を１０μ秒印加した。
【００３０】
図中、白く見える箇所は、金属（シリサイド材料）を示す。図中、破線で囲った箇所において、白くなっており、不純物拡散領域１０４ａ表面のシリサイド層１０６ａからゲート絶縁膜１１０を貫通して、ゲート電極１１２内にシリサイド材料１２２が導入されているのがわかる。
【００３１】
従来のゲート絶縁膜破壊型のアンチヒューズ素子においては、ゲート絶縁膜が破壊されて生じた電流パスは、たとえば欠陥であったり、基板から移動したシリコン等の半導体材料であったと考えられる。そのため、抵抗率の変化が小さいという問題があった。
【００３２】
本実施の形態において、ゲート絶縁膜破壊型のアンチヒューズ素子１０１において、書込時（ゲート絶縁膜破壊時）に、ゲート絶縁膜１１０を破壊させるだけでなく、ソース・ドレインである不純物拡散領域１０４ａまたは不純物拡散領域１０４ｂ表面に形成されたシリサイド層１０６ａまたは不純物拡散領域１０４ｂからシリサイド材料１２２を導入することにより、より低抵抗なフィラメントを形成することができ、書込前に対して、大きな電流比を取ることができるようになる。これにより、アンチヒューズ素子の書込状態を精度よく判定することができる。また、シリサイド材料が凝集して、エネルギー的に安定な状態で固まるために、熱的にも安定な特性を持つようにすることができる。
【００３３】
また、従来のゲート酸化膜破壊型の破壊方法とあわせることで、複数の電流レベルでも書込みできるようになる。
【００３４】
以上、図面を参照して本発明の実施形態について述べたが、これらは本発明の例示であり、上記以外の様々な構成を採用することもできる。
【符号の説明】
【００３５】
１００ 半導体装置
１０１ アンチヒューズ素子
１０２ 基板
１０４ａ 不純物拡散領域
１０４ｂ 不純物拡散領域
１０６ａ シリサイド層
１０６ｂ シリサイド層
１１０ ゲート絶縁膜
１１２ ゲート電極
１１４ シリサイド層
１１６ サイドウォール
１２０ 電流パス
１２２ シリサイド材料
１３０ 欠陥
【図１】
0005523072.tif 000002
【図２】
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【図３】
0005523072.tif 000004
【図４】
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【図５】
0005523072.tif 000006