(57)【特許請求の範囲】
【請求項１】
ｎ型の炭化珪素から成る半導体層の上部全体にイオン注入によってｐ型領域を形成する工程と、
前記ｐ型領域を選択的にエッチングして前記ｐ型領域下のｎ型領域を部分的に露出させることにより、前記ｎ型領域の上面より上方へ突出したｐ型半導体凸部を形成する工程と、
前記ｎ型領域の露出した部分および前記ｐ型半導体凸部を覆う金属電極を形成する工程とを備える
ことを特徴とする炭化珪素ジャンクションバリアショットキーダイオードの製造方法。
【請求項２】
前記ｐ型領域を形成する工程は、前記半導体層を１７５℃以上、３００℃以下の範囲内の温度に加熱した状態で行われる
請求項１記載の炭化珪素ジャンクションバリアショットキーダイオードの製造方法。
【請求項３】
選択的なイオン注入により、前記ｐ型半導体凸部の下を含む領域の前記半導体層に、前記ｐ型領域よりも不純物濃度が低いｐウェルを形成する工程をさらに備える
請求項１または請求項２記載の炭化珪素ジャンクションバリアショットキーダイオードの製造方法。
【請求項４】
前記ｐウェルを形成する工程における前記選択的なイオン注入では、フォトレジストのパターンがマスクとして用いられる
請求項３記載の炭化珪素ジャンクションバリアショットキーダイオードの製造方法。
【請求項５】
一つの前記ｐウェル上に、前記ｐ型半導体凸部が複数個配設される
請求項３または請求項４記載の炭化珪素ジャンクションバリアショットキーダイオードの製造方法。
【請求項６】
前記ｐウェルを形成する工程は、前記ｐ型領域を形成する工程より後で且つ前記ｐ型半導体凸部を形成する工程より前に行われる
請求項３から請求項５のいずれか一項記載の炭化珪素ジャンクションバリアショットキーダイオードの製造方法。
【請求項７】
前記ｐウェルを形成する工程は、前記ｐ型半導体凸部を形成する工程より後に行われる
請求項３から請求項５のいずれか一項記載の炭化珪素ジャンクションバリアショットキーダイオードの製造方法。
【請求項８】
平面視で前記ｐ型半導体凸部上の任意の点から当該ｐ型半導体凸部の端までの最短距離の最大値は、前記選択的なイオン注入における不純物の横方向への広がり幅よりも小さい
請求項７記載の炭化珪素ジャンクションバリアショットキーダイオードの製造方法。
【請求項９】
選択的なイオン注入により、前記金属電極の端部下となる領域の前記半導体層にｐ型の終端領域を形成する工程をさらに備える
請求項１から請求項８のいずれか一項記載の炭化珪素ジャンクションバリアショットキーダイオードの製造方法。
【請求項１０】
前記金属電極を形成する工程は、
前記ｎ型領域にショットキー接続する第１金属を、前記ｎ型半導体領域の露出した部分を覆うように形成する工程と、
ｐ型の炭化珪素半導体に対するコンタクト抵抗が前記第１金属よりも低い第２金属を、前記ｐ型半導体凸部を覆うように形成する工程とを含む
請求項１から請求項９のいずれか一項記載の炭化珪素ジャンクションバリアショットキーダイオードの製造方法。
【請求項１１】
ｎ型の炭化珪素から成る半導体層と、
前記半導体層の主面内に選択的に形成されたｐウェルと、
前記半導体層の前記ｐウェルが形成されていない部分であるｎ型領域と、
前記ｐウェルに対応する前記半導体層の前記主面上に当該主表面より上方へ突出するように形成され、前記ｐウェルよりも不純物濃度が高いｐ型半導体凸部と、
前記ｎ型領域、前記ｐウェルおよび前記ｐ型半導体凸部を覆う金属電極とを備え、
一つの前記ｐウェル上に、前記ｐ型半導体凸部が複数個配設されており、
それぞれの前記ｐウェル上において、複数の前記ｐ型半導体凸部の数および高さは、複数の前記ｐ型半導体凸部の上面および側面と前記金属電極との接触面積が、前記ｐ型半導体凸部同士の間の領域を含む複数の前記ｐ型半導体凸部の形成領域の面積よりも大きくなるように、設定されている
ことを特徴とする炭化珪素ジャンクションバリアショットキーダイオード。
【請求項１２】
前記ｐウェルの底面は平坦である
請求項１１記載の炭化珪素ジャンクションバリアショットキーダイオード。
【請求項１３】
前記金属電極の端部下を含む領域の前記半導体層に形成されたｐ型の終端領域をさらに備える
請求項１１または請求項１２記載の炭化珪素ジャンクションバリアショットキーダイオード。
【請求項１４】
前記金属電極は、
前記ｎ型領域にショットキー接続する第１金属部と、
ｐ型の炭化珪素半導体に対するコンタクト抵抗が前記第１金属部の材料よりも低い材料から成り、前記ｐ型半導体凸部に接続する第２金属部とを含む
請求項１１から請求項１３のいずれか一項記載の炭化珪素ジャンクションバリアショットキーダイオード。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、炭化珪素を用いて形成されたジャンクションバリアショットキーダイオードおよびその製造方法に関し、特に、アノード電極とｐウェルの接続の低抵抗化の技術に関するものである。
【背景技術】
【０００２】
高耐圧、低損失および高耐熱を実現できる次世代のスイッチング素子として、炭化珪素（ＳｉＣ）を用いた半導体素子が有望視されており、各種のパワー半導体装置への適用が期待されている。ＳｉＣ半導体装置の製造では、製造工程数を減らすことにより、工期の短縮およびコストの削減を図ることが重要な課題となっている。
【０００３】
ＳｉＣ半導体装置としては、ｎ型のＳｉＣ半導体層にショットキー接合する金属電極を備えたショットキーダイオードが知られている。またショットキーダイオードの一種として、ｎ型のＳｉＣ半導体層と金属電極との接続面に部分的にｐ型領域（ｐウェル）を配置したジャンクションバリアショットキーダイオード（以下「ＪＢＳダイオード」と称す）がある（例えば下記の特許文献１）。ＪＢＳダイオードでは、ｐウェルと電極との間で低抵抗なオーミックコンタクトを得る目的で、ｐウェルの表面部分に不純物濃度のより高いｐ型領域（ｐ+領域）が形成されるのが一般的である。
【０００４】
炭化珪素にｐ+領域を形成するには、半導体基板の温度を２００℃程度にまで高くした状態でのイオン注入（以下「高温イオン注入」と称す）を行う必要がある。高温イオン注入を行う高温下では、フォトレジストのマスク（レジストマスク）を使用できないため、注入マスクとして酸化膜など耐熱性の高いハードマスクを用いる必要がある。
【０００５】
ハードマスクのパターニングは、ハードマスク材の膜を形成した後、その上にフォトレジストのパターン（レジストパターン）を形成し、当該レジストパターンをマスクとするエッチングを施すことにより行われる。そのため、注入マスクにレジストパターンを用いる場合よりも、製造工程数が増加する。
【０００６】
特許文献１には次のような製造工程で形成される炭化珪素ＪＢＳダイオードが開示されている。まずｎ型半導体層の表面にｐ型半導体層を結晶成長させ、このｐ型半導体層の表面にオーミック接合する第１金属膜を形成する。そして第１金属膜およびｐ型半導体層をレジストマスクを用いて選択的にエッチングしてｎ型半導体層を露出させ、露出したｎ型半導体層の表面にショットキー接合する第２金属膜を形成する。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００９−２２４６０３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
上記したように、炭化珪素ＪＢＳダイオードの製造では、ｐウェルの上部に不純物濃度が高いｐ型領域（ｐ+領域）を形成する際、選択的な高温イオン注入を行っていたため、その注入マスクとしてハードマスクが用いられていた。しかし注入マスクとしてハードマスクを用いると、レジストマスクを用いる場合より製造工程数が増加するため、工期の長期化およびコストの上昇を招く。
【０００９】
一方、特許文献１では、イオン注入および高温での熱処理を行わずに、炭化珪素ＪＢＳダイオードを形成するため、ハードマスクは不要である。しかしその手法では、金属電極にオーミック接続するｐ+領域の下部にｐウェルを配設すること、並びに、金属電極の端部にｐ型の終端領域（ガードリング）を配設することができない。ｐウェルは、ショットキー接合部の電界集中を緩和するように働くものであり、終端領域は、ＪＢＳダイオードの終端部（金属電極の端部下）の電界を緩和するように働くものであり、これらはパワー半導体装置の高耐電圧化には非常に重要な構成要素である。
【００１０】
本発明は以上のような課題を解決するためになされたものであり、ハードマスクを使用せずに、ｐウェル上に選択的にｐ+領域を形成可能な炭化珪素ＪＢＳダイオードの製造方法を提供することを第１の目的とする。また当該製造方法により形成でき、金属電極とｐ+領域とコンタクト抵抗が低い炭化珪素ＪＢＳダイオードを提供することを第２の目的とする。
【課題を解決するための手段】
【００１１】
本発明に係る炭化珪素ＪＢＳダイオードの製造方法は、ｎ型の炭化珪素から成る半導体層の上部全体にイオン注入によってｐ型領域を形成する工程と、前記ｐ型領域を選択的にエッチングして前記ｐ型領域下のｎ型領域を部分的に露出させることにより、前記ｎ型領域の上面より上方へ突出したｐ型半導体凸部を形成する工程と、前記ｎ型領域の露出した部分および前記ｐ型半導体凸部を覆う金属電極を形成する工程とを備えるものである。
【００１２】
本発明に係る炭化珪素ＪＢＳダイオードは、ｎ型の炭化珪素から成る半導体層と、前記半導体層の主面内に選択的に形成されたｐウェルと、前記半導体層の前記ｐウェルが形成されていない部分であるｎ型領域と、前記ｐウェルに対応する前記半導体層の前記主面上に当該主表面より上方へ突出するように形成され、前記ｐウェルよりも不純物濃度が高いｐ型半導体凸部と、前記ｎ型領域、前記ｐウェルおよび前記ｐ型半導体凸部を覆う金属電極とを備え、一つの前記ｐウェル上に、前記ｐ型半導体凸部が複数個配設されており、それぞれの前記ｐウェル上において、複数の前記ｐ型半導体凸部の数および高さは、複数の前記ｐ型半導体凸部の上面および側面と前記金属電極との接触面積が、前記ｐ型半導体凸部同士の間の領域を含む複数の前記ｐ型半導体凸部の形成領域の面積よりも大きくなるように、設定されている。
【発明の効果】
【００１３】
本発明によれば、ハードマスクを用いずに、金属電極に接続するｐ+領域であるｐ型半導体凸部を形成できるため、製造工程数を少なくでき、工期短縮およびコスト削減を図ることができる。またｐ型半導体凸部はｎ型領域の上面より上方へ突出しており、上面だけでなく側面でも金属電極と接触できる。よって金属電極とｐ型半導体凸部との接触面積は大きくなり、その間のコンタクト抵抗を小さくできる。またｐ型半導体凸部の形成前または後にイオン注入を行うことで、ｐ型半導体凸部の下のｐウェルや金属電極端部の下に終端領域を配設することもでき、炭化珪素ＪＢＳダイオードの高耐電圧化に大きく寄与できる。
【図面の簡単な説明】
【００１４】
【図１】実施の形態１に係るＪＢＳダイオードの構成図である。
【図２】ｐ+半導体凸部のレイアウト例を示す図である。
【図３】実施の形態１に係るＪＢＳダイオードの製造工程図である。
【図４】実施の形態１におけるｐウェルの形成手順を示す図である。
【図５】実施の形態１のｐ+領域（ｐ+半導体凸部）と従来のｐ+領域の構成の比較を示す図である。
【図６】実施の形態２に係るＪＢＳダイオードの構成図である。
【図７】実施の形態２におけるｐウェルの形成手順を示す図である。
【図８】実施の形態２のｐ+領域（ｐ+半導体凸部）と従来のｐ+領域の構成の比較を示す図である。
【図９】実施の形態３に係るＪＢＳダイオードの製造工程図である。
【図１０】実施の形態３におけるｐウェルの形成手順を示す図である。
【図１１】イオン注入される不純物の広がりの幅Ｄ１を示す図である。
【図１２】ｐ+半導体凸部上の任意の点からその端までの最短距離Ｄ２を示す図である。
【図１３】実施の形態４におけるｐウェルの形成手順を示す図である。
【図１４】イオン注入される不純物の広がりのシミュレーション結果である。
【図１５】実施の形態５に係るＪＢＳダイオードの構成図である。
【発明を実施するための形態】
【００１５】
＜実施の形態１＞
図１は、本発明の実施の形態１に係るＪＢＳダイオードの構成図である。当該ＪＢＳダイオードは、ｎ型のＳｉＣ基板１およびその上に成長したｎ型のエピタキシャル層２（半導体層）とから成るエピタキシャル基板を用いて形成された炭化珪素半導体装置である。
【００１６】
エピタキシャル層２の主表面内には、選択的にｐウェル３が形成されている。ｐウェル３に対応するエピタキシャル層２の主表面上にはｐウェル３よりも不純物濃度が高いｐ型（ｐ+型）の半導体領域４が複数個配設されている。以下、この半導体領域４を「ｐ+半導体凸部」と称す。
【００１７】
アノード電極６（金属電極）は、エピタキシャル層２およびｐ+半導体凸部４の上を覆い、エピタキシャル層２のｎ型領域（ｐウェル３が形成されていない部分）にショットキー接続すると共に、ｐ+半導体凸部４にはオーミック接続する。カソード電極９はＳｉＣ基板１の下面に設けられる。
【００１８】
アノード電極６の端部の下を含む領域には、終端領域として、ｐ型の不純物領域であるガードリング５が配設される。アノード電極６の端部の下には強い電界が生じ易いが、ガードリング５はその電界を緩和するように機能する。
【００１９】
アノード電極６の上には、配線を接続するためのパッド電極７が設けられる。またこのＪＢＳダイオードの上面は、パッド電極７上が開口された保護膜８によって覆われている。
【００２０】
図１のＪＢＳダイオードは、ｐウェル３の上部に形成されアノード電極６とオーミック接続するｐ+領域が、ｐウェル３上に立設されたｐ+半導体凸部４である点で特徴的である。また本実施の形態では、一つのｐウェル３上に、複数のｐ+半導体凸部４を配設している。
【００２１】
図２は、ｐ+半導体凸部４のレイアウト例を示しており、ｐウェル３の部分を拡大した平面図である。平面視で、ｐ+半導体凸部４は図２（ａ）のように円形でもよいし、図２（ｂ）のように長方形でもよい。あるいは図２（ｃ）のようにライン形でもよい。
【００２２】
次に、図１に示したＪＢＳダイオードの製造方法を、図３の工程図を参照しつつ説明する。
【００２３】
まずｎ型のＳｉＣ基板１を用意し、その上にｎ型のエピタキシャル層２を成長させる（図３（ａ））。そしてＳｉＣ基板１およびエピタキシャル層２を２００℃程度に加熱しての高温イオン注入により、Ａｌ等のｐ型不純物をエピタキシャル層２の全面に注入することによって、エピタキシャル層２の上部全体に不純物濃度の高いｐ+領域４ａを形成する（図３（ｂ））。この高温イオン注入は、エピタキシャル層２の全面に行うため、ハードマスクの注入マスクは必要ない。
【００２４】
上記のように高温イオン注入はＳｉＣ基板１およびエピタキシャル層２の温度を２００℃程度にして行われるが、その温度は、具体的には１７５℃以上、３００℃以下の範囲内に保持されることが望ましく、さらに１７５℃以上、２００℃以下の範囲内の値に保持されるとより望ましい。高温イオン注入時の温度が１７５℃を下回ると、形成したｐ+領域において表面荒れが大きくなったり、結晶性の回復が不充分になったりし、３００℃を上回ると、ｐ+領域と電極とのオーミックコンタクト抵抗率が高くなるためである。
【００２５】
次いで、ｐ+領域４ａの上に、ｐ+半導体凸部４の形成領域を開口したレジストパターン（不図示）を形成し、それをマスクにするエッチングにより、ｐ+領域４ａを部分的に除去してエピタキシャル層２のｎ型領域を露出させる。その結果、エピタキシャル層２のｎ型領域の上面より上方へ突出したｐ+半導体凸部４が形成される（図３（ｃ））。
【００２６】
その後、選択的なイオン注入によりエピタキシャル層２へＡｌ等のｐ型不純物を注入することによって、ｐ+半導体凸部４の下にｐウェル３を形成すると共に、この後アノード電極６の端部の下となる部分にガードリング５を形成する（図３（ｄ））。ｐウェル３およびガードリング５の不純物濃度は、ｐ+半導体凸部４（ｐ+領域４ａ）のそれよりも低いため、このイオン注入は、常温下での通常のイオン注入で行い、注入マスクとしてレジストパターンを使用する。
【００２７】
そして、イオン注入した不純物を活性化させる熱処理（活性化アニール）を１６００℃以上で行う。さらに、ＳｉＣ基板１の下面にカソード電極９を形成し、エピタキシャル層２の上面（露出したｎ型領域およびｐウェル３の部分）およびｐ+半導体凸部４を覆うようにアノード電極６を形成する。さらにアノード電極６の上にパッド電極７を形成し、全面に保護膜８を形成してパッド電極７の上方を開口する。それにより図１に示したＪＢＳダイオードの構造が得られる。
【００２８】
本実施の形態では、図３に示したように、ｐウェル３の形成工程（図３（ｄ））は、ｐ+半導体凸部４の形成工程（図３（ｃ））よりも後に行われる。つまり図４（ａ）の如くエピタキシャル層２上にｐ+半導体凸部４を形成した後、図４（ｂ）のようにｐ+半導体凸部４を内包する開口を有するレジストパターン１１を形成し、ｐウェル３を形成するためのイオン注入が行われる。このイオン注入はｐ+半導体凸部４を介して行われるため、ｐウェル３はｐ+半導体凸部４の下方の部分が浅く形成されることになる。
【００２９】
また本実施の形態では、図１および図２に示したように、一つのｐウェル３の上に複数のｐ+半導体凸部４を配設している。図５（ａ）は、ｐウェル３上に立設された本発明のｐ+領域であるｐ+半導体凸部４を示しており、図５（ｂ）は、ｐウェル３の内部に形成された従来のｐ+領域１０４を示している。
【００３０】
ｐ+半導体凸部４は、ｐウェル３から突出しているため、ｐ+半導体凸部４上に形成されるアノード電極（図５では不図示）に、上面だけでなく側面でも接触することができる。一方、従来のｐ+領域１０４は、ｐウェル３内に形成されているので（従来のｐ+領域１０４の上面はｐウェル３の上面と同じ高さ）、アノード電極に上面でしか接触できない。そのためｐ+半導体凸部４は、その数と高さを適切にすれば、従来のｐ+領域１０４よりもアノード電極との接触面積を大きくできる。
【００３１】
例えば、ｐ+半導体凸部４が図２（ｃ）の如く平面視でライン形であり、図５（ａ）に示すように、幅がＷの中に、幅がＷ１で高さがＨのｐ+半導体凸部がＮ個、等間隔に配設されているとする。一例として、Ｗ＝３．３μｍ、Ｗ１＝０．３μｍ、Ｈ＝０．２μｍ、Ｎ＝６とすると（ｐ+半導体凸部４同士の間隔は０．３μｍ）、同じく幅Ｗ＝３．３μｍで形成された従来のｐ+領域１０４（図５（ｂ））と比較して、アノード電極との接触面積を２７．３％大きくできる。また他の一例として、Ｗ＝２．９μｍ、Ｗ１＝０．５μｍ、Ｈ＝０．２μｍ、Ｎ＝４とすると（ｐ+半導体凸部４同士の間隔は０．３μｍ）、同じく幅Ｗ＝２．９μｍで形成された従来のｐ+領域１０４と比較して、アノード電極との接触面積を１０．３％大きくできる。
【００３２】
以上のように本実施の形態によれば、ハードマスクを用いずに、アノード電極６（金属電極）にオーミック接続するｐ+領域（ｐ+半導体凸部４）を形成できるため、製造工程数を少なくでき、工期短縮およびコスト削減を図ることができる。またｐ+半導体凸部４はｐウェル３より突出しており、上面だけでなく側面でもアノード電極６と接触できる。よってアノード電極６とｐ+半導体凸部４との接触面積は大きくなり、その間のコンタクト抵抗を小さくできる。
【００３３】
またレジストパターンをマスクとする選択的なイオン注入によって、ｐ+半導体凸部４下にｐウェルを配設できると共に、アノード電極６の端部の下を含む領域にガードリング５（終端領域）を配設することができ、炭化珪素ＪＢＳダイオードの高耐電圧化に大きく寄与できる。
【００３４】
＜実施の形態２＞
図６は、実施の形態２に係るＪＢＳダイオードの構成図である。同図において、図１に示したものと同様の要素には同一符号を付している。当該ＪＢＳダイオードは、図１の構成に対し、各ｐウェル３の上にｐ+半導体凸部４を一つずつ配設したものである。
【００３５】
また本実施の形態のＪＢＳダイオードの製造方法は、ｐ+半導体凸部４の形成パターンを除いて実施の形態１と同じである。従ってｐウェル３の形成工程は、ｐ+半導体凸部４の形成工程よりも後に行われる。つまり図７（ａ）の如くエピタキシャル層２上にｐ+半導体凸部４を形成した後、図７（ｂ）のようにｐ+半導体凸部４を内包する開口を有するレジストパターン１１を形成し、ｐウェル３を形成するためのイオン注入が行われる。このイオン注入はｐ+半導体凸部４を介して行われるため、ｐウェル３はｐ+半導体凸部４の下方の部分が浅く形成されることになる。
【００３６】
ここで、図７（ｂ）のｐウェル３の形状と、実施の形態１で図４（ｂ）に示したｐウェル３の形状とを比較する。本実施の形態ではｐウェル３上にｐ+半導体凸部４が一つのみ配設されるため、図７（ｂ）のｐウェル３の底面の凹み（浅い部分）は１つである。それに対し実施の形態１ではｐウェル３上にｐ+半導体凸部４が複数個配設されていたため、図４（ｂ）のｐウェル３の底面の凹みは複数である。
【００３７】
通常、ｐウェル３の底面の角部には電界集中が生じ易いので、ｐウェル３の底面の凹みが多いと、ＪＢＳダイオードの耐電圧性能が低下する場合がある。本実施の形態のＪＢＳダイオードは、実施の形態１と比較してｐウェル３の底部に電界集中が生じやすい個所が少なく、耐電圧性能の低下が防止される。
【００３８】
本実施の形態のｐ+半導体凸部４も、上面と側面でアノード電極６に接触するため、アノード電極６との間のコンタクト抵抗は小さくなる。例えば、ｐ+半導体凸部４が平面視でライン形であり、図８（ａ）に示すように、ｐウェル３上に幅がＷで高さがＨのｐ+半導体凸部が一つ配設されているとする。一例として、Ｗ＝３．０μｍ、Ｈ＝０．２μｍとすると、同じく幅Ｗ＝３．０μｍで形成された従来のｐ+領域１０４（図８（ｂ））と比較して、アノード電極との接触面積を１３．３％大きくできる。
【００３９】
但し、ｐ+半導体凸部４を高く形成できる場合、その側面の面積がアノード電極６との接触面積に大きく寄与することになるので、ｐ+半導体凸部４の幅を広げるよりも、実施の形態１のようにｐ+半導体凸部４の数を多くする方が効率よく接触面積を大きくすることができる。実施の形態１にはこのメリットがある。
【００４０】
＜実施の形態３＞
実施の形態３では、本発明に係るＪＢＳダイオードの形成において、ｐ+半導体凸部４の形成工程（ｐ+領域４ａのパターニング）よりも先にｐウェル３の形成工程を行う。なお、ＪＢＳダイオードの基本的な構造は、図１と同様であるのでここでの説明は省略する。
【００４１】
以下、実施の形態３に係るＪＢＳダイオードの製造方法を、図９の工程図を参照しつつ説明する。
【００４２】
まずｎ型のＳｉＣ基板１を用意し、その上にｎ型のエピタキシャル層２を成長させる（図９（ａ））。そしてＳｉＣ基板１およびエピタキシャル層２を２００℃程度に加熱しての高温イオン注入により、Ａｌ等のｐ型不純物をエピタキシャル層２の全面に注入することによって、エピタキシャル層２の上部全体に不純物濃度の高いｐ+領域４ａを形成する（図９（ｂ））。この高温イオン注入は、エピタキシャル層２の全面に行うため、ハードマスクの注入マスクは必要ない。
【００４３】
次いで、選択的なイオン注入によりエピタキシャル層２へＡｌ等のｐ型不純物を注入することによって、ｐ+領域４ａよりも深く、ｐウェル３およびガードリング５を形成する（図９（ｃ））。ｐウェル３およびガードリング５の不純物濃度は、ｐ+領域４ａのそれよりも低いため、このイオン注入は、常温下での通常のイオン注入で行い、注入マスクとしてレジストパターンを使用する。
【００４４】
その後、ｐ+領域４ａの上に、ｐ+半導体凸部４の形成領域を開口したレジストパターン（不図示）を形成し、それをマスクにするエッチングにより、ｐ+領域４ａを部分的に除去してエピタキシャル層２のｎ型領域およびｐウェル３を露出させる。その結果、エピタキシャル層２のｎ型領域およびｐウェル３の上面より上方へ突出したｐ+半導体凸部４が形成される（図９（ｄ））。ここでは１つのｐウェル３に対してｐ+半導体凸部４を複数個設ける例を示すが、１つのｐウェル３に対し１つのｐ+半導体凸部４を設けてもよい。
【００４５】
そして、イオン注入した不純物を活性化させる熱処理（活性化アニール）を１６００℃以上で行う。さらに、ＳｉＣ基板１の下面にカソード電極９を形成し、エピタキシャル層２の上面（露出したｎ型領域およびｐウェル３の部分）およびｐ+半導体凸部４を覆うようにアノード電極６を形成する。さらにアノード電極６の上にパッド電極７を形成し、全面に保護膜８を形成してパッド電極７の上方を開口する。それにより図１に示したＪＢＳダイオードの構造が得られる。
【００４６】
本実施の形態では、図９に示したように、ｐウェル３の形成工程（図９（ｃ））は、ｐ+半導体凸部４の形成工程（図９（ｄ））よりも前に行われる。つまり図１０（ａ）の如くｐウェル３の形成領域が開口されたレジストパターン１１を形成し、ｐウェル３を形成するためのイオン注入を行った後、ｐ+領域４ａのパターニングを行って図１０（ｂ）のようにｐ+半導体凸部４を形成する。ｐウェル３形成のイオン注入が、ｐ+領域４ａを介して行われるため、ｐウェル３は全体的に浅めに形成されるが、パターニング前のｐ+領域４ａの表面は平坦なので、ｐウェル３の底面は凹みのない平坦な形状となる。
【００４７】
本実施の形態によれば、電界集中が生じ易いｐウェル３の底面の角部の数が最小限（ｐウェル３の両端部のみ）になるので、実施の形態１と比較してＪＢＳダイオードの耐電圧性能が向上する。但し、ｐウェル３形成のイオン注入を、ｐ+領域４ａを介して行うため、実施の形態１に比べてｐウェル３の形成深さ（厚さ）が制限される点に留意すべきである。
【００４８】
＜実施の形態４＞
実施の形態４では、ｐウェル３の底面を平坦にでき、且つ、ｐウェル３の形成深さを実施の形態１と同等にできる手法を提案する。
【００４９】
エピタキシャル層２に不純物がイオン注入されたとき、その不純物はある程度の横方向の広がりをもって注入される。そのためｐウェル３は、図１１のように、注入される不純物の広がりの幅Ｄ１だけレジストパターン１１の下に入り込むように形成される。本実施の形態では、「平面視でｐ+半導体凸部４上の任意の点から当該ｐ+半導体凸部４の端までの最短距離Ｄ２の最大値」を、「ｐウェル３形成のイオン注入における不純物の横方向への広がり幅Ｄ１」よりも小さくする。
【００５０】
図１２（ａ）〜（ｃ）は、図２（ａ）〜（ｃ）で示した構成における、ｐ+半導体凸部４上の任意の点（黒いドット）から当該ｐ+半導体凸部４の端までの最短距離Ｄ２の例を示している。例えば図１２（ａ）のようにｐ+半導体凸部４が円形の場合、「距離Ｄ２の最大値」はその円の半径に相当する。また図１２（ｂ）のように長方形であれば、「距離Ｄ２の最大値」はその長方形の短辺の長さの半分に相当し、図１２（ｃ）のようにライン形であれば、「距離Ｄ２の最大値」はそのライン幅の半分に相当する。
【００５１】
本実施の形態に係るＪＢＳダイオードの製造の手順は、実施の形態１（図３）と同様である。よってｐウェル３の形成工程（図３（ｄ））は、ｐ+半導体凸部４の形成工程（図３（ｃ））よりも後に行われる。つまり図１３（ａ）の如くエピタキシャル層２上にｐ+半導体凸部４を形成した後、図１３（ｂ）のようにｐ+半導体凸部４を内包する開口を有するレジストパターン１１を形成し、ｐウェル３を形成するためのイオン注入が行われる。このイオン注入はｐ+半導体凸部４を介して行われるが、ｐ+半導体凸部４の「距離Ｄ２の最大値」は、「ｐウェル３の不純物の広がり幅Ｄ１」よりも小さいため、ｐウェル３はｐ+半導体凸部４の下方全体に入り込むように形成される。よってｐウェル３の底面は凹みのない平坦な形状となる。
【００５２】
本実施の形態によれば、電界集中が生じ易いｐウェル３の底面の角部の数が最小限（ｐウェル３の両端部のみ）になるので、実施の形態１と比較してＪＢＳダイオードの耐電圧性能が向上する。しかも、ｐウェル３形成のイオン注入を、ｐ+半導体凸部４の形成（ｐ+領域４ａのパターニング）の後に行うため、ｐウェル３を実施の形態１と同様の深さで形成可能である。
【００５３】
図１４は、ＳｉＣ基板にＡｌを７００ｋｅＶのエネルギーでイオン注入した場合における、ＳｉＣ基板内でのＡｌの横方向への広がりをシミュレーションした結果である。この場合、Ａｌは横方向に約２５０ｎｍ拡がることが観察された。この広がりは、注入エネルギーが高いほど大きくなる。
【００５４】
例えばｐ+半導体凸部４の「距離Ｄ２の最大値」が２５０ｎｍである場合、ｐウェル３形成のイオン注入において、７００ｋｅＶ以上のエネルギーでのＡｌのイオン注入を少なくとも１回行えば、ｐウェル３をｐ+半導体凸部４の下方全体に入り込むように形成でき、ｐウェル３の底面を平坦にできる。
【００５５】
＜実施の形態５＞
図１５は、実施の形態５に係るＪＢＳダイオードの構成図である。当該ＪＢＳダイオードは、図１の構成に対し、アノード電極６をそれぞれ異なる金属から成る第１金属部６１と第２金属部６２とから構成したものである。
【００５６】
第１金属部６１は、エピタキシャル層２のｎ型領域（ｐウェル３が形成されていない部分）の上に形成され、当該ｎ型領域とショットキー接続する部分である。第２金属部６２は、ｐウェル３とオーミック接続する部分であり、ｐウェル３上にｐ+半導体凸部４を覆うように形成され、第１金属部６１の材料よりもｐ型の炭化珪素半導体（ｐ+半導体凸部４）に対するコンタクト抵抗が低い材料から成っている。第１金属部６１の材料としては、Ｔｉ、Ｎｉ、Ｗ等が挙げられる。また第２金属部６２の材料としては、Ｎｉや、Ｔｉ−Ａｌの積層構造等が挙げられる。
【００５７】
上記したように、本発明に係るＪＢＳダイオードでは、ｐ+半導体凸部４がエピタキシャル層２の上面から突出するため、ｐ+半導体凸部４とアノード電極６との接触面積が大きい。よってｐ+半導体凸部４と接触する部分に、ｐ+半導体凸部４とのコンタクト抵抗がより低い第２金属部６２を配設することにより、効率的にコンタクト抵抗を低減できる。
【００５８】
但し、アノード電極６を形成するために、第１金属部６１を、エピタキシャル層２のｎ型領域上に形成する工程と、第２金属部６２を、ｐウェル３の上にｐ+半導体凸部４を覆うように形成する工程とを分けて行う必要があるので、製造工程数は増える点に留意すべきである。また、第２金属部６２とｐ+半導体凸部４とのオーミック接続を得るために高温の熱処理が必要な場合は、それによってショットキー特性が劣化しないように、第２金属部６２を形成して高温の熱処理を行った後、第１金属部６１を形成するとよい。
【符号の説明】
【００５９】
１  ＳｉＣ基板、２  エピタキシャル層、３  ｐウェル、４  ｐ+半導体凸部、４ａ  ｐ+領域、５  ガードリング、６  アノード電極、７  パッド電極、８  保護膜、９  カソード電極、１１  レジストパターン、６１  第１金属部、６２  第２金属部。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１５】
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【図１４】
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