(57)【特許請求の範囲】
【請求項１】
共振回路を有する電源回路と、
論理回路と、
を含み、
前記共振回路は、
第１のコイルと、
前記第１のコイルとコア部を共有する第２のコイルと、
を有し、
前記電源回路は、
前記第１のコイルの一端側のノードからの第１の電源電圧と、前記第２のコイルの一端側のノードからの第２の電源電圧を、前記論理回路に供給し、
前記第１のコイルの他端側のノードに第１の基準電圧が供給され、
前記第２のコイルの他端側のノードに、前記第１の基準電圧より低い第２の基準電圧が供給され、
前記論理回路は、
前記共振回路により生成された前記第１の電源電圧及び前記第２の電源電圧が供給されることで断熱的回路動作を行うことを特徴とする回路装置。
【請求項２】
請求項１において、
前記第１のコイルの一端側のノードまたは前記第２のコイルの一端側のノードに発振継続用のトランジスターが設けられることを特徴とする回路装置。
【請求項３】
請求項１または２において、
前記電源回路が供給する前記第１の電源電圧は、
前記第１の基準電圧を基準電圧として周期的に変化し、
前記電源回路が供給する前記第２の電源電圧は、
前記第２の基準電圧を基準電圧として周期的に変化し、
前記発振継続用のトランジスターのゲート電極には、前記第１の電源電圧及び前記第２の電源電圧の周期のｎ倍（ｎは１以上の整数）の周期のパルス電圧が入力されることを特徴とする回路装置。
【請求項４】
共振回路を有する電源回路と、
論理回路と、
を含み、
前記共振回路は、
第１のコイルと、
前記第１のコイルとコア部を共有する第２のコイルと、
を有し、
前記電源回路は、
前記第１のコイルの一端側のノードからの第１の電源電圧と、前記第２のコイルの一端側のノードからの第２の電源電圧を、前記論理回路に供給し、
前記第１の電源電圧は、第１の基準電圧を基準電圧として周期的に変化し、
前記第２の電源電圧は、前記第１の基準電圧とは異なる基準電圧である第２の基準電圧を基準電圧として周期的に変化し、
前記論理回路は、
前記共振回路により生成された前記第１の電源電圧及び前記第２の電源電圧が供給されることで断熱的回路動作を行うことを特徴とする回路装置。
【請求項５】
請求項４において、
前記電源回路は、
前記第１の電源電圧と前記第２の電源電圧の電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す前記第１の電源電圧と前記第２の電源電圧を前記共振回路により供給することを特徴とする回路装置。
【請求項６】
請求項４において、
前記第１の電源電圧と前記第２の電源電圧は、
前記第１の電源電圧と前記第２の電源電圧の電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返し、
前記第２の電源電圧は、
前記第１の電源電圧の第１極大値と、前記第１極大値に続く第２極大値の間の期間に極大値となり、前記第１の電源電圧の第１極小値と、前記第１極小値に続く第２極小値の間の期間に極小値となることを特徴とする回路装置。
【請求項７】
請求項４乃至６のいずれかにおいて、
前記論理回路には、
前記第２の期間にエッジを有する入力信号が、入力されることを特徴とする回路装置。
【請求項８】
請求項４において、
前記電源回路が供給する前記第１の電源電圧は、
前記第１の基準電圧を基準電圧とする正弦波であり、
前記電源回路が供給する前記第２の電源電圧は、
前記第２の基準電圧を基準電圧とする、前記第１の電源電圧と逆相の正弦波であることを特徴とする回路装置。
【請求項９】
請求項１乃至８のいずれかにおいて、
前記コア部は、
柱状部を有し、
前記第１のコイルは、
前記柱状部に巻かれた第１の巻線により構成され、
前記第２のコイルは、
前記柱状部に巻かれた第２の巻線により構成されることを特徴とする回路装置。
【請求項１０】
請求項１乃至９のいずれかにおいて、
前記共振回路は、
前記第１のコイルと、前記第２のコイルと、前記コア部と、を有するコイル部と、
前記第１のコイルの一端側のノードと前記第２のコイルの一端側のノードとの間に設けられるキャパシターと、
を有することを特徴とする回路装置。
【請求項１１】
請求項１乃至１０のいずれかにおいて、
前記コア部は、
１つのコアを有し、
前記第１のコイルと前記第２のコイルは、
前記１つのコアを共有することを特徴とする回路装置。
【請求項１２】
請求項１乃至１１のいずれかに記載の回路装置を含むことを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路装置及び電子機器等に関する。
【背景技術】
【０００２】
論理回路の消費電力を抑制する技術として、断熱的論理回路が知られている（例えば、特許文献１に記載の技術）。この断熱的論理回路では、電源電圧を変化させることでトランジスターのドレイン損失での電力消費を抑制する。また、ＣＭＯＳスタティック論理ゲートで構成してダイオードを使わない断熱的論理回路と、電源クロックを生成するスイッチト・キャパシター回路が知られている（例えば、特許文献２に記載の技術）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００２−３２５０３１号公報
【特許文献２】特開２００９−２７８４３３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
断熱的論理回路にダイオードを使うと、ダイオードで消費される電力が無視できない。また、半導体製造プロセスの微細化により電源電圧が低下しているが、ダイオードによる電圧降下が信号の電圧レベルを低下させ、雑音余裕度を悪化させる。そこで、特許文献２に示された、ダイオードを使わない断熱的回路方式が考えられた。
【０００５】
しかしながら、断熱的論理回路に電源電圧を供給する電源回路が電力回生を行わない場合には、消費電力を十分に抑制できなくなってしまう。すなわち、断熱的論理回路から電源回路に戻された電荷のエネルギーが、電源回路で回生されることなく消費されることで、電源回路における消費電力が増大してしまう。
【０００６】
この点について、本願発明者は、後述の比較例で示すような、２つの独立したコイルとキャパシターにより構成される共振回路を電源回路として用い、その共振回路により電力回生を行う手法の開発を行っている。
【０００７】
しかしながら、この手法では、電源回路ＬＳＩの外付け部品としてコイルを２つ実装する必要があるため、実装面積が増大するという課題がある。例えば、断熱的論理回路での電力ロスに対して共振を持続するためには、電源回路を含む論理回路からなるＬＳＩ等と比較して同程度の実装面積をもつ高Ｑ値のコイルが２つ必要となってしまう。
【０００８】
本発明の幾つかの態様によれば、実装面積を削減できる回路装置、電子機器及び電源回路等を提供できる。
【課題を解決するための手段】
【０００９】
本発明の一態様は、共振回路を有する電源回路と、論理回路と、を含み、前記共振回路は、第１のコイルと、前記第１のコイルとコア部を共有する第２のコイルと、を有し、前記論理回路は、前記共振回路により生成された電源電圧が供給されることで断熱的回路動作を行う回路装置に関係する。
【００１０】
本発明の一態様によれば、コア部を共有する第１のコイルと第２のコイルを有する共振回路により電源電圧が生成され、その電源電圧が論理回路に供給されて断熱的回路動作が行われる。これにより、回路装置の実装面積の削減等が可能になる。
【００１１】
また、本発明の一態様では、前記コア部は、柱状部を有し、前記第１のコイルは、前記柱状部に巻かれた第１の巻線により構成され、前記第２のコイルは、前記柱状部に巻かれた第２の巻線により構成されてもよい。
【００１２】
このようにすれば、第１の巻線と第２の巻線がコア部の柱状部に巻かれることで、第１のコイルと第２のコイルがコア部を共有できる。
【００１３】
また、本発明の一態様では、前記共振回路は、前記第１のコイルと、前記第２のコイルと、前記コア部と、を有するコイル部と、前記第１のコイルの一端側のノードと前記第２のコイルの一端側のノードとの間に設けられるキャパシターと、を有してもよい。
【００１４】
このようにすれば、コア部を共有する第１のコイルと第２のコイルと、キャパシターとにより共振回路を構成できる。
【００１５】
また、本発明の一態様では、前記コア部は、１つのコアを有し、前記第１のコイルと前記第２のコイルは、前記１つのコアを共有してもよい。
【００１６】
このようにすれば、第１のコイルと第２のコイルが、コア部として１つのコアを共有することができる。但し、本発明では、コア部が複数のコアを含み、第１のコイルと第２のコイルが、その複数のコアが組み合わされたコア部を共有してもよい。
【００１７】
また、本発明の一態様では、前記電源回路は、前記第１のコイルの一端側のノードからの第１の電源電圧と、前記第２のコイルの一端側のノードからの第２の電源電圧を、前記電源電圧として前記論理回路に供給し、前記論理回路は、前記第１の電源電圧と前記第２の電圧が供給されることで前記断熱的回路動作を行ってもよい。
【００１８】
このようにすれば、第１のコイルの一端側のノードから第１の電源電圧を供給し、第２のコイルの一端側のノードから第２の電源電圧を供給できる。
【００１９】
また、本発明の一態様では、前記電源回路が供給する前記第１の電源電圧は、第１の基準電圧を基準電圧として周期的に変化し、前記電源回路が供給する前記第２の電源電圧は、第２の基準電圧を基準電圧として周期的に変化し、前記電源回路は、前記第１の電源電圧と前記第２の電源電圧の電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す前記第１の電源電圧と前記第２の電源電圧を前記共振回路により供給してもよい。
【００２０】
また、本発明の一態様では、前記第２の電源電圧は、前記第１の電源電圧の第１極大値と、前記第１極大値に続く第２極大値の間の期間に極大値となり、前記第１の電源電圧の第１極小値と、前記第１極小値に続く第２極小値の間の期間に極小値となってもよい。
【００２１】
このようにすれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を周期的に繰り返す第１の電源電圧と第２の電源電圧が共振により供給される。または、第１の電源電圧の極大値の間の期間に極大値となり、第１の電源電圧の極小値の間の期間に極小値となる第２の電源電圧が共振により供給される。これにより、共振回路による電力回生等が可能になる。
【００２２】
また、本発明の一態様では、前記論理回路には、前記第２の期間にエッジを有する入力信号が、入力されてもよい。
【００２３】
このようにすれば、第１の電源電圧と第２の電源電圧の電圧差が大きくなっていく第２の期間にエッジを有する入力信号が、入力されることで、論理回路が断熱的回路動作を行うことができる。
【００２４】
また、本発明の一態様では、前記電源回路が供給する前記第１の電源電圧は、第１の基準電圧を基準電圧とする正弦波であり、前記電源回路が供給する前記第２の電源電圧は、第２の基準電圧を基準電圧とする、前記第１の電源電圧と逆相の正弦波であってもよい。
【００２５】
このようにすれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す第１の電源電圧と第２の電源電圧を供給できる。
【００２６】
また、本発明の一態様では、前記第１の基準電圧と前記第２の基準電圧は、異なる基準電圧であってもよい。
【００２７】
このようにすれば、異なる基準電圧を基準電圧として周期的に変化する第１の電源電圧と第２の電源電圧を論理回路に供給できる。
【００２８】
また、本発明の一態様では、前記電源回路は、前記第１のコイルの一端側のノードからの第１の電源電圧と、前記第２のコイルの一端側のノードからの第２の電源電圧を、前記電源電圧として前記論理回路に供給し、前記第２のコイルの一端側のノードに発振継続用のトランジスターが設けられてもよい。
【００２９】
このようにすれば、第２のコイルの一端側のノードに発振継続用のトランジスターが設けられることで、共振回路の発振継続を制御できる。
【００３０】
また、本発明の一態様では、前記第１のコイルの他端側のノードに第１の基準電圧が供給され、前記第２のコイルの他端側のノードに第２の基準電圧が供給され、前記第２の基準電圧は、前記第１の基準電圧より低い電圧であってもよい。
【００３１】
このようにすれば、第１の基準電圧より低い第２の基準電圧が供給される第２のコイルの他端側のノードに、発振継続用のトランジスターを設けることができる。
【００３２】
また、本発明の一態様では、前記電源回路が供給する前記第１の電源電圧は、前記第１の基準電圧を基準電圧として周期的に変化し、前記電源回路が供給する前記第２の電源電圧は、前記第２の基準電圧を基準電圧として周期的に変化し、前記発振継続用のトランジスターのゲート電極には、前記第１の電源電圧及び前記第２の電源電圧の周期のｎ倍（ｎは１以上の整数）の周期のパルス電圧が入力されてもよい。
【００３３】
このようにすれば、発振継続用のトランジスターのゲート電極に、第１の電源電圧及び第２の電源電圧の周期のｎ倍の周期のパルス電圧が入力されることで、共振回路の発振継続の制御を行うことができる。
【００３４】
また、本発明の他の態様は、上記のいずれかに記載の回路装置を含む電子機器に関係する。
【００３５】
また、本発明の他の態様は、コイル部と、キャパシターと、を有する共振回路を含み、前記コイル部は、第１のコイルと、前記第１のコイルとコアを共有する第２のコイルと、を有し、前記共振回路は、前記コイル部と前記キャパシターの共振により電源電圧を供給する電源回路に関係する。
【図面の簡単な説明】
【００３６】
【図１】共振回路の比較例。
【図２】比較例の共振回路を含む電源回路の実装例。
【図３】本実施形態の共振回路の構成例。
【図４】巻線の巻方向についての説明図。
【図５】本実施形態の電源回路の実装例。
【図６】図６（Ａ）〜図６（Ｃ）は、トランスの構成例。
【図７】回路装置の構成例。
【図８】断熱的論理回路の詳細な構成例。
【図９】電源回路の詳細な構成例。
【図１０】本実施形態の電圧波形例。
【図１１】共振回路の第１の詳細な構成例。
【図１２】共振回路の第２の詳細な構成例。
【図１３】共振回路の第３の詳細な構成例。
【図１４】共振回路の第４の詳細な構成例。
【図１５】図１５（Ａ）〜図１５（Ｃ）は、発振制御の電圧波形例及び電流波形例。
【図１６】基準電圧生成回路の詳細な構成例。
【図１７】電子機器の構成例。
【発明を実施するための形態】
【００３７】
以下、本発明の好適な実施の形態について詳細に説明する。なお以下に説明する本実施形態は特許請求の範囲に記載された本発明の内容を不当に限定するものではなく、本実施形態で説明される構成の全てが本発明の解決手段として必須であるとは限らない。
【００３８】
１．比較例
本実施形態では、電源回路が断熱的論理回路に電源電圧を供給し、電源回路は共振回路により電力回生を行う（例えば図７で後述の電源回路１００）。このとき、上述のように、２つのコイルとキャパシターにより構成される共振回路により電力回生すると、２つのコイルにより実装面積が増大するという課題がある。この点について、図１、図２に示す本実施形態の比較例を用いて説明する。
【００３９】
図１に、電源回路に用いられる共振回路の比較例を示す。この共振回路は、コイルＬ１’、Ｌ２’（インダクター）、キャパシターＣ’を含む。そして、この共振回路は、コイルＬ１’、Ｌ２’とキャパシターＣ’の共振により、キャパシターＣ’の両端のノードＮＶＰ、ＮＶＭから逆相の正弦波の電源電圧ＶＰ、ＶＭを出力する。例えば、この共振回路を図９に示す共振回路１２０に適用した場合、図１０に示す電源電圧ＶＰ、ＶＭを出力する。
【００４０】
図２に、上記比較例の共振回路を含む電源回路の実装例を示す。図２に示すように、電源回路ＬＳＩ（広義には、電源回路等を集積した集積回路装置）とコイルＩＮＤ１、ＩＮＤ２が回路基板に実装される。電源回路ＬＳＩは、例えば共振回路のキャパシターＣ’や、基準電圧生成回路、発振制御回路、論理回路を含む。コイルＩＮＤ１、ＩＮＤ２は、上述のコイルＬ１’、Ｌ２’に対応する外付け部品であり、例えばフェライトコアと巻線により構成される。
【００４１】
このように、上記比較例では２つのコイルＩＮＤ１、ＩＮＤ２を実装する必要があり、コイルＩＮＤ１、ＩＮＤ２により実装面積が増大するという課題がある。例えば、コイルＩＮＤ１、ＩＮＤ２が低Ｑ値である場合、共振を維持するための電力が大きくなり、低電力化の目的が果たせなくなる。そのため、断面積の大きい巻線を使って内部抵抗を小さくした高Ｑ値のコイルを用いる必要があり、巻線の断面積の増大によりコイルＩＮＤ１、ＩＮＤ２の実装面積が増大してしまう。例えば、断熱的論理回路の電源回路の場合、各コイルＩＮＤ１、ＩＮＤ２は、電源回路ＬＳＩより大きな実装面積となる。
【００４２】
２．本実施形態の構成例
そこで、本実施形態では、相互誘導のあるコイルを用いて共振回路を構成することで電源回路の実装面積を削減する。図３〜図５を用いて、この本実施形態の構成例について説明する。
【００４３】
図３に、本実施形態の共振回路の構成例を示す。この共振回路は、トランスＬＴ（広義には相互誘導のあるコイル）、キャパシターＣを含む。そして、トランスＬＴは、第１のコイルＬ１（１次側コイル、第１のインダクター）、第２のコイルＬ２（２次側コイル、第２のインダクター）を含む。この共振回路は、例えば図９で後述する電源回路の共振回路１２０に適用される。なお、以下では便宜的に、コイルＬ１、Ｌ２をトランスＬＴと呼ぶが、本実施形態では、コイルＬ１、Ｌ２はトランスである必要はなく、コイルＬ１、Ｌ２の間に相互誘導があればよい。
【００４４】
図３に示すように、コイルＬ１は、ノードＮＧ１とノードＮＶＰとの間に設けられ、コイルＬ２は、ノードＮＧ２とノードＮＶＭとの間に設けられる。キャパシターＣは、ノードＮＶＰとノードＮＶＭとの間に設けられる。そして、この共振回路は、コイルＬ１、Ｌ２とキャパシターＣの共振により、ノードＮＶＰから第１の電源電圧ＶＰを出力し、ノードＮＶＭから第２の電源電圧ＶＭを出力する。例えば、図１０等で後述するように、電源電圧ＶＰ、ＶＭは基準電圧の異なる逆相の正弦波である。そして、図７等で後述のように、この電源電圧ＶＰ、ＶＭは、断熱的論理回路の電源電圧ＶＰ、ＶＭとして用いられる。
【００４５】
ここで、コイルＬ１、Ｌ２に付されたドットは、コイルの極性を表す。図４に示すように、コイルＬ１とＬ２はコアＦＲ（広義にはコア部、磁心）を共有する。そして、２つのコイルのドットの付された端子に流れる電流の方向が、２つのコイルの磁束が加算される方向になっている。
【００４６】
図５に、上記共振回路を含む本実施形態の回路装置の実装例を示す。図５に示すように、本実施形態では、電源回路ＬＳＩ（広義には、電源回路等を集積した集積回路装置）とトランスＴＲＮが回路基板に実装される。電源回路ＬＳＩは、共振回路のキャパシターＣや、ノードＮＧ１とＮＧ２に基準電圧を供給する基準電圧生成回路や、電源回路の励振と発振振幅を制御する発振制御回路や、断熱的論理回路を含む。トランスＴＲＮは、上述のトランスＬＴに対応する外付け部品であり、例えばフェライトコアと２つの巻線により構成される。
【００４７】
このように、本実施形態の共振回路ではトランスを独立した２つのコイルの代替として用いるため、外付けの実装部品をトランスＴＲＮの１つにできる。そのため、図２等に示す２つのコイルＩＮＤ１、ＩＣＤ２を実装する比較例に比べて、実装面積を削減できる。
【００４８】
さて、本実施形態は、２つのコイルの間に相互誘導がある点で上述の比較例と異なる。本実施形態では、この相互誘導を利用して、トランスＴＲＮの体積をコイルＩＮＤ１、ＩＮＤ２の１個分の体積とほぼ同等にすることができる。この点について、具体的に説明する。
【００４９】
まず、本実施形態の共振回路の共振周波数とＱ値を求める。図３に示すように、コイルＬ１、Ｌ２の起電力をｖ１、ｖ２、電流をｉ１、ｉ２、抵抗値をｒ１、ｒ２、インダクタンスをＬ１、Ｌ２、相互インダクタンスをＭとする。また、キャパシターＣの電流をｉ、キャパシタンスをＣとする。ノードＮＧ１、ＮＧ２の電圧をＶ１、Ｖ２とする。このとき、下式（１）〜（３）が成り立つ。ここで、下式（２）、（３）の式変形において、ｉ＝−ｉ１＝−ｉ２を用いた。
【００５０】
【数１】
0005509954.tif 000002
【００５１】
【数２】
0005509954.tif 000003
【００５２】
【数３】
0005509954.tif 000004
【００５３】
上式（２）、（３）を上式（１）に代入してｖ１、ｖ２を消去し、時間ｔで１回微分して整理すると、下式（４）が成り立つ。下式（４）は振動の方程式であり、この振動の共振周波数ω０（共振角周波数）は下式（５）で表され、Ｑ値Ｑは下式（６）で表される。ここで、下式（５）、（６）において、Ｌ＝Ｌ１＋Ｌ２＝２Ｍ、ｒ＝ｒ１＋ｒ２とした。なお、以下では、相互誘導の磁束漏れが無く、Ｌ＝Ｌ１＋Ｌ２＝２Ｍが成り立つ場合を例に説明するが、後述するように、本実施形態では完全に磁束漏れが無い場合に限らない。
【００５４】
【数４】
0005509954.tif 000005
【００５５】
【数５】
0005509954.tif 000006
【００５６】
【数６】
0005509954.tif 000007
【００５７】
次に、比較例の共振回路の共振周波数とＱ値を求める。図１に示すように、比較例のコイルのインダクタンスをＬ１’、Ｌ２’とし、キャパシターのキャパシタンスをＣ’とする。コイルに相互誘導が無い場合、上式（５）、（６）においてＭ＝０とすればよいため、共振周波数ω０’は下式（７）で表され、Ｑ値Ｑ’は下式（８）で表される。
【００５８】
【数７】
0005509954.tif 000008
【００５９】
【数８】
0005509954.tif 000009
【００６０】
上式（５）〜（８）において、ω０＝ω０’、Ｑ＝Ｑ’が成り立てば、本実施形態の共振回路と比較例の共振回路は等価と考えられる。この場合に、本実施形態と比較例のコイルの巻線の体積について考える。
【００６１】
まず、上式（５）、（７）においてω０＝ω０’とすれば、２ＬＣ＝Ｌ’Ｃ’が成り立つ。Ｃ＝Ｃ’とすると、Ｌ＝Ｌ’／２である。すなわち、相互誘導がある場合のコイルのインダクタンスは、相互誘導が無い場合のコイルのインダクタンスの１／２でよいことになる。
【００６２】
次に、上式（６）、（８）において、Ｑ＝Ｑ’、Ｌ＝Ｌ’／２とすれば、ｒ＝ｒ’となる。すなわち、コイルの抵抗値を同じにすれば、同じＱ値の共振回路を実現できることになる。
【００６３】
以上より、巻線の線材の長さについては以下のことが言える。２つのコイルのインダクタンスが等しいと仮定すると、Ｌ１＝Ｌ２＝Ｌ／２、Ｌ１’＝Ｌ２’＝Ｌ’／２が成り立つ。そうすると、Ｌ＝Ｌ’／２からＬ１＝Ｌ１’／２が成り立つ。インダクタンスは巻数の二乗に比例することから、コイルＬ１の巻数は、コイルＬ１’の巻数の１／√２となり、コイルＬ１の線材の長さは、コイルＬ１’の線材の長さの１／√２となる。
【００６４】
次に、巻線の線材の断面積については以下のことが言える。２つのコイルの抵抗値が等しいと仮定すると、ｒ１＝ｒ２＝ｒ／２、ｒ１’＝ｒ２’＝ｒ’／２が成り立つ。そうすると、ｒ＝ｒ’からｒ１＝ｒ１’が成り立つ。上述のように線材の長さが１／√２であるから、コイルＬ１の線材の断面積は、コイルＬ１’の線材の断面積の１／√２となる。
【００６５】
線材の長さ、断面積ともに１／√２であることから、コイルＬ１の巻線の体積は、コイルＬ１’の巻線の体積の１／２となる。同様に、コイルＬ２の巻線の体積は、コイルＬ２’の巻線の体積の１／２である。すなわち、本実施形態のトランスの巻線の体積は、比較例のコイルＬ１’またはＬ２’の１個分の体積でよいことになる。例えば図６（Ａ）等に示すように、トランスのフェライトコア（磁心）は１個でよいため、このフェライトコアの大きさも、比較例のコイルのフェライトコア１個分の大きさとほぼ同じでよい。
【００６６】
このように、本実施形態の共振回路を比較例の共振回路と等価に構成した場合、本実施形態のトランスの体積を比較例のコイル１個分の体積とほぼ同じにでき、実装面積を削減できる。一般的に、トランスは変圧に用いるものであり、相互誘導があることからインダクターとして用いることは少ないと考えられる。しかしながら、上述のように、本実施形態ではトランスの相互インダクタンスを積極的に用いることで、コイルの体積を削減することができる。
【００６７】
なお、上記では、自己インダクタンスがＬ１＝Ｌ２であり、且つ相互誘導の磁束漏れが無い場合について説明した。一般的には、相互インダクタンスＭと自己インダクタンスＬ１、Ｌ２には、Ｍ２＝ｋ２Ｌ１・Ｌ２の関係式がある。ここで、ｋは相互誘導の結合係数であり、０≦ｋ≦１である。上記では、この関係式においてＬ１＝Ｌ２、ｋ＝１とし、Ｍ＝Ｌ１＝Ｌ２、Ｌ＝Ｌ１＋Ｌ２＝２Ｍが成り立つ場合について説明した。但し、本実施形態では、ｋ＝１に限定されず、コイルＬ１とＬ２に相互誘導があり、０＜ｋ≦１であればよい。上述のトランスの体積削減の効果を得るためには、ｋ≧０．９であることが望ましい。また、本実施形態では、Ｌ１＝Ｌ２に限定されず、Ｌ１＝Ｌ２でなくともよい。Ｌ１＝Ｌ２の場合には、電源電圧ＶＰ、ＶＭは振幅の等しい正弦波となり、Ｌ１＝Ｌ２でない場合には、電源電圧ＶＰ、ＶＭは振幅の異なる正弦波となる。
【００６８】
さて、比較例で上述のように、２つのコイルとキャパシターにより構成される共振回路により断熱的論理回路の電力回生を行う場合、２つのコイルを回路基板に実装する必要があるという課題がある。
【００６９】
この点、本実施形態の回路装置は、図７等に示すように電源回路１００と断熱的論理回路２００（広義には論理回路）を含む。そして、図９等に示すように、電源回路１００は共振回路１２０を含む。図３等に示すように、共振回路１２０は、コア部（磁心）を共有する第１のコイルＬ１と第２のコイルＬ２を有する。そして、断熱的論理回路２００は、共振回路１２０により生成された電源電圧ＶＰ、ＶＭが供給されることで断熱的回路動作を行う。
【００７０】
これにより、コイルＬ１、Ｌ２がコアを共有することで相互誘導が生じ、その相互インダクタンスＭにより実装面積を削減できる。具体的には、図３等に示すように、トランスＬＴの一次側をコイルＬ１とし、二次側をコイルＬ２とすることで、コイルＬ１、Ｌ２を１つのトランスＬＴで実現できる。また、トランスの巻線の体積を、相互誘導が無い場合のコイル１個分の巻線の体積と同じにできるため、比較例のコイル１個分とほぼ同じ実装面積でトランスを実装できる。
【００７１】
また、本実施形態では、共振回路は、トランスＬＴ（広義にはコイル部）とキャパシターＣを有する。そして、トランスＬＴは、第１のコイルＬ１と、第２のコイルＬ２と、コア部を有する。キャパシターＣは、第１のコイルＬ１の一端側のノードＮＶＰと第２のコイルＬ２の一端側のノードＮＶＭとの間に設けられる。
【００７２】
このようにすれば、相互誘導のある２つのコイルＬ１、Ｌ２とキャパシターＣにより共振回路を構成できる。そして、ノードＮＶＰ、ＮＶＭから電源電圧ＶＰ、ＶＭを出力し、断熱的論理回路２００に供給できる。
【００７３】
また、本実施形態では、コア部は１つのコアを有する。そして、第１のコイルＬ１と第２のコイルＬ２は、その１つのコアを共有する。
【００７４】
このように、コイルＬ１、Ｌ２が１つのコアを共有することで、コイルＬ１、Ｌ２の間に相互誘導を生じさせることができる。
【００７５】
なお、本実施形態では、コア部が１つのコアで形成される場合に限定されず、複数の部材により構成されてもよい。すなわち、コイルＬ１、Ｌ２がコア部を共有するとは、コイルＬ１、Ｌ２が実質的にコアを共有していればよいことを意味する。具体的には、一体に形成されたコアに２つの巻線が巻かれて物理的にコアが共有されている場合だけでなく、別体に形成されたコアを接触させてコア部を構成し、磁気回路が形成されることでコアを共有してもよい。例えば、図６（Ａ）等に示すように、コア部がコア本体部５２０とコア蓋部５００により構成されてもよい。
【００７６】
また、本実施形態では、図６（Ａ）等に示すように、コア部は柱状部５４０を有する。そして、第１のコイルＬ１は、柱状部５４０に巻かれた第１の巻線ＣＯＩＬ１により構成され、第２のコイルＬ２は、柱状部５４０に巻かれた第２の巻線ＣＯＩＬ２により構成される。
【００７７】
このようにすれば、コイルＬ１、Ｌ２とコア部によりトランスＬＴ（コイル部）を構成できる。そして、コイルＬ１、Ｌ２を縦に（同軸上に）スタックして設けることができるため、コイル１個分の実装面積でトランスＬＴを構成できる。
【００７８】
なお、本実施形態のトランスは、図６（Ａ）に示す構成に限定されず、他の形状のコアに巻線が巻かれて構成されてもよい。例えば、図４で上述のように、環状のコアに２つの巻線が巻かれて構成されてもよい。
【００７９】
３．トランス
図６（Ａ）〜（Ｃ）に、比較例のコイル１個分の体積とほぼ同じ体積で構成できるトランス（コイル部）の構成例を示す。図６（Ａ）は、トランスの組み立て図であり、図６（Ｂ）は、トランスの平面図であり、図６（Ｃ）は、トランスの正面図である。
【００８０】
図６（Ａ）に示すように、本実施形態のトランスは、コア蓋部５００、ホビン５１０、コア本体部５２０、第１の巻線ＣＯＩＬ１、第２の巻線ＣＯＩＬ２を含む。
【００８１】
コア本体部５２０は、第１〜第４の支持部５３１〜５３４、柱状部５４０、底部５５０により構成される。支持部５３１〜５３４は、四角形平板状の底部５５０の４角に設けられる。柱状部５４０は、底部５５０の中央部（支持部５３１〜５３４の内側）に設けられ、例えば円柱状に形成される。
【００８２】
ホビン５１０は、巻線ＣＯＩＬ１、ＣＯＩＬ２を巻き付けるためのものである。ホビン５１０は、中空円柱の上面と底面が環状平板状に形成された形状である。例えば、巻線ＣＯＩＬ１とＣＯＩＬ２は、同じ断面積と長さの線材でホビン５１０に密に巻かれ、ＣＯＩＬ２は、ＣＯＩＬ１の上側に巻かれる。ここで、上側とは、回路基板に実装された場合に回路基板から離れていく方向をいう。
【００８３】
コア蓋部５００は、四角形平板状に形成される。コア蓋部５００とコア本体部は、フェライト等の磁性体により形成され、コア蓋部５００とコア本体部が組み合わされることでトランスのコア部（磁心）を構成する。
【００８４】
図６（Ｂ）図６（Ｃ）に示すように、トランスの完成体では、巻線ＣＯＩＬ１の端子ＴＭ１と巻線ＣＯＩＬ２の端子ＴＭ２が、コア本体部５２０の側面に露出する。
【００８５】
４．回路装置
図７に、上述の共振回路が適用される本実施形態の回路装置の構成例を示す。この回路装置は、電源回路１００、断熱的論理回路２００（断熱回路。広義には、論理回路）を含む。なお、本実施形態はこの構成例に限定されず、その構成要素の一部を省略したり、他の構成要素を追加する等の種々の変形実施が可能である。
【００８６】
電源回路１００は、第１の電源電圧ＶＰ（第１の電源クロック、高電圧側電源電圧）と第２の電源電圧ＶＭ（第２の電源クロック、低電圧側電源電圧）を断熱的論理回路に対して供給する。この電源電圧ＶＰ、ＶＭは、断熱的論理回路が断熱的回路動作（断熱動作）を行うためのものであり、時間的に変化する電圧である。
【００８７】
より具体的には、電源電圧ＶＰ、ＶＭは、異なる基準電圧を基準として周期的に電圧が変化する電圧であり、共振回路（例えばＬＣ共振回路）により生成される。例えば、電源回路１００は、クロックＣＫに基づく周波数（例えばＣＫと同一周波数）の電源電圧ＶＰ、ＶＭを生成する。ここで、クロックＣＫは、図示しない制御回路等から入力される。あるいは、電源回路１００が、図示しないクロック生成回路を含み、そのクロック生成回路からクロックＣＫが供給されてもよい。自励発振回路により電源電圧ＶＰ、ＶＭが生成される場合には、その自励発振回路がクロックＣＫを生成してもよい。例えば、このクロックＣＫは、図１５等で後述するパルス生成回路ＶＧＦに用いられる。
【００８８】
断熱的論理回路２００は、電源回路１００からの電源電圧ＶＰ、ＶＭを受けて、断熱的回路動作を行う。具体的には、断熱的論理回路２００は、論理回路のトランジスターのオン抵抗と負荷容量によって決まる時定数よりも十分長い周期（傾き）で変化する電源電圧を用い、論理回路における熱損失を抑制する断熱的充放電を行う。また、断熱的論理回路２００は、論理回路の負荷容量（例えばゲート容量や配線容量）に充放電するチャージを、電力を蓄積して回生できる電源回路で回生することで低消費電力化を行う。
【００８９】
より具体的には、断熱的論理回路２００の論理回路には、電源電圧ＶＰ、ＶＭに同期した入力信号が入力される。例えば、断熱的論理回路２００には、上述のクロックＣＫに同期した信号が入力される。この入力信号の周波数は、例えばクロックＣＫと同一の周波数や、クロックＣＫの周波数の整数分の１の周波数であり、例えば１ＭＨｚ〜１０ｋＨｚの範囲内の周波数である。
【００９０】
例えば、断熱的論理回路２００は、インバーターやＮＡＮＤ回路、ＮＯＲ回路等の論理ゲート（組み合わせ論理回路）により構成される。また、断熱的論理回路２００は、フリップフロップ回路やラッチ回路等の保持回路（記憶回路）を含んでもよい。そして、論理ゲートと保持回路により順序回路が構成されてもよい。なお、断熱的論理回路２００は、断熱的回路動作を行う回路のみで構成されてもよく、断熱的回路動作を行う回路と非断熱的回路動作（通常の論理回路動作、ＣＭＯＳ回路動作）を行う回路が混在して構成されてもよい。
【００９１】
５．断熱的論理回路、電源回路
図８〜図１０を用いて、上記電源回路１００と断熱的論理回路２００の詳細な構成例について説明する。
【００９２】
図８に、断熱的論理回路２００の詳細な構成例を示す。この構成例は、ＰＭＯＳトランジスターＰＭ１、ＰＭ２（広義には第１導電型トランジスター）、ＮＭＯＳトランジスターＮＭ１、ＮＭ２（広義には第２導電型トランジスター）を含む。なお、以下では、断熱的論理回路２００に含まれることができる論理回路のうち、２段のインバーターを例に説明する。但し、本実施形態では、断熱的論理回路２００が他の論理回路を含んでもよい。
【００９３】
具体的には、トランジスターＰＭ１とＮＭ１は前段のインバーターを構成し、トランジスターＰＭ２とＮＭ２は後段のインバーターを構成する。すなわち、トランジスターＰＭ１、ＰＭ２のソース端子には、第１の電源供給ノードＮＶＰが接続され、トランジスターＮＭ１、ＮＭ２のソース端子には、第２の電源供給ノードＮＶＭが接続される。トランジスターＰＭ１、ＮＭ１のゲート端子には、入力ノードＮＶＩが接続され、ドレイン端子には、出力ノードＮＱ１が接続される。トランジスターＰＭ２、ＮＭ２のゲート端子には、出力ノードＮＱ１が接続され、ドレイン端子には、出力ノードＮＱ２が接続される。そして、電源供給ノードＮＶＰ、ＮＶＭには、電源回路１００からの電源電圧ＶＰ、ＶＭが供給される。入力ノードＮＶＩには、入力信号ＶＩＮが供給される。
【００９４】
なお、図８に示すように、トランジスターＰＭ１、ＰＭ２のウェル（または、サブストレート）には、直流電圧ＶＤＤ（第１の直流電圧）が供給され、トランジスターＮＭ１、ＮＭ２のサブストレート（ウェル）には、グランド電圧ＶＳＳ（第２の直流電圧）が供給される。あるいは、トランジスターＰＭ１、ＰＭ２のウェル（バックゲート）には、電源電圧ＶＰが供給されてもよく、トランジスターＮＭ１、ＮＭ２のサブストレート（バックゲート）には、電源電圧ＶＭが供給されてもよい。
【００９５】
図９に、電源回路１００の詳細な構成例を示す。この構成例は、基準電圧生成回路１１０、共振回路１２０を含む。
【００９６】
基準電圧生成回路１１０は、第１の基準電圧ＶＲ１と、第１の基準電圧ＶＲ１とは電圧の異なる第２の基準電圧ＶＲ２を出力する。この基準電圧ＶＲ１、ＶＲ２は、周期的に変化する電源電圧ＶＰ、ＶＭの基準となる電圧である。例えば、基準電圧生成回路１１０は、後述するチャージポンプ式の電圧発生回路で構成される。あるいは、基準電圧生成回路１１０は、ドライバーで構成されてもよい。そして、そのドライバーが、基準電圧ＶＲ１、ＶＲ２に対応するデューティーでハイレベル（ＶＤＤ）とローレベル（ＶＳＳ）を出力することで実効的に（実効値として）基準電圧ＶＲ１、ＶＲ２を生成してもよい。
【００９７】
共振回路１２０は、１つの共振回路の共振により第１の電源電圧ＶＰ及び第２の電源電圧ＶＭを出力する。具体的には、電源電圧ＶＰ、ＶＭは、正弦波、矩形波、台形波、三角波等が周期的に繰り返される電圧波形であり、第３の基準電圧（例えば（ＶＲ１＋ＶＲ２）／２）を基準として線対称な電圧波形である。この共振回路１２０には、図３で上述の共振回路や、図１１〜図１４で後述の共振回路が適用される。
【００９８】
図１０に、本実施形態の断熱的回路動作の電圧波形例を示す。なお以下では、説明を簡単にするために、ＶＲ１＝３／４・ＶＤＤであり、ＶＲ２＝１／４・ＶＤＤであり、ＶＰとＶＭが正弦波であり、図８で上述のように断熱的論理回路２００が２段のインバーターである場合を例に説明する。
【００９９】
図１０のＨ１に示すように、電源電圧ＶＰとして、３／４・ＶＤＤを基準（中心電圧）とする振幅１／４・ＶＤＤの正弦波が供給される。Ｈ２に示すように、電源電圧ＶＭとして、１／４・ＶＤＤを基準とする振幅１／４・ＶＤＤの正弦波が供給される。この電源電圧ＶＰの正弦波とＶＭの正弦波は、位相が１８０°異なっている（逆相である）。そして、Ｈ３に示すように、入力電圧ＶＩＮとしてローレベル（ＶＳＳ）が入力された場合には、Ｈ４に示すように、前段のインバーターの出力電圧ＶＱ１として電源電圧ＶＰが出力され、Ｈ５に示すように、後段のインバーターの出力電圧ＶＱ２として電源電圧ＶＭが出力される。一方、Ｈ６に示すように、入力電圧ＶＩＮとしてハイレベル（ＶＤＤ）が入力された場合には、Ｈ７に示すように、出力電圧ＶＱ１として電源電圧ＶＭが出力され、Ｈ８に示すように、出力電圧ＶＱ２として電源電圧ＶＰが出力される。
【０１００】
さて、断熱的論理回路には種々の手法が考えられるが、その手法によっては幾つかの課題がある。
【０１０１】
例えば、断熱的論理回路の電源ラインに、論理回路の出力電圧をホールドするためのダイオードを設ける手法がある。しかしながら、この手法では、ダイオードの電圧ドロップによって、出力電圧のハイレベルがＶＤＤまで上昇せず、出力電圧のローレベルがＶＳＳまで下降しないという課題がある。
【０１０２】
あるいは、電源回路にスイッチト・キャパシター回路を用い、階段状の電源電圧を断熱的論理回路に供給する手法がある。しかしながら、この手法では、断熱的論理回路から戻るチャージを完全には回生できないため、消費電力が増大するという課題がある。
【０１０３】
この点、上記実施形態では、電源回路１００は、第１の電源電圧ＶＰと第２の電源電圧ＶＭを断熱的論理回路２００に供給する。具体的には、図３等に示すように、電源回路１００は、第１のコイルＬ１の一端側のノードＮＶＰからの第１の電源電圧ＶＭと、第２のコイルＬ２の一端側のノードＮＶＭからの第２の電源電圧ＶＭを共振回路１２０により供給する。
【０１０４】
より具体的には、第１の電源電圧ＶＰは、第１の基準電圧ＶＲ１を基準電圧として周期的に変化し、第２の電源電圧ＶＭは、第２の基準電圧ＶＲ２を基準電圧として周期的に変化する。そして、電源回路１００は、電源電圧ＶＰとＶＭの電圧差が小さくなっていく第１の期間Ｔ１と大きくなっていく第２の期間Ｔ２を繰り返す。ここで、図１０に示すように、期間Ｔ１は、電源電圧ＶＰとＶＭの差分電圧が最大値（例えばＶＤＤ）から最小値（例えば０Ｖ）まで変化する期間である。また、期間Ｔ２は、例えば電源電圧ＶＰとＶＭの差分電圧が最小値（例えば０Ｖ）から最大値（例えばＶＤＤ）まで変化する期間である。
【０１０５】
本実施形態によれば、電圧差が小さくなっていく第１の期間と大きくなっていく第２の期間を繰り返す電源電圧ＶＰ、ＶＭが供給されることで、断熱的論理回路の断熱的回路動作を実現できる。また、共振により電源電圧ＶＰ、ＶＭが供給されることで、電源回路による電力回生を行うことができる。
【０１０６】
また、本実施形態では、第１の基準電圧ＶＲ１と第２の基準電圧ＶＲ２は、異なる基準電圧である。
【０１０７】
このようにすれば、断熱的論理回路の電源供給ノードのダイオード（能動素子）を省略できる。すなわち、論理回路の出力ノードには、基準電圧ＶＲ１またはＶＲ２を基準とする電源電圧が出力されるため、ダイオードが無くとも出力論理レベルを確定できる。
【０１０８】
また、本実施形態では、図１０に示すように、第１の電源電圧ＶＰの第１極大値Ｈ１１と、第１極大値Ｈ１１に続く第２極大値Ｈ１２との間の期間（例えばＴ３）に、第２の電源電圧ＶＭが極大値Ｈ１３となる。そして、第１の電源電圧ＶＰの第１極小値Ｈ１４と、第１極小値Ｈ１４に続く第２極小値Ｈ１５の間の期間（例えばＴ４）に、第２の電源電圧ＶＭが極小値Ｈ１６となる。
【０１０９】
このようにすれば、期間Ｔ１（例えばＨ１１からＨ１４までの期間）において電源電圧ＶＰとＶＭの電圧差が小さくなっていき、期間Ｔ２（例えばＨ１４からＨ１２までの期間）において電源電圧ＶＰとＶＭの電圧差が大きくなっていく。
【０１１０】
また、本実施形態では、断熱的論理回路２００には、第２の期間Ｔ２にエッジを有する入力信号ＳＩＮが入力される。
【０１１１】
このようにすれば、チャージの回収期間（例えば図１０に示すＴ１）にエッジが入力されないため、電力ロスを小さくできる。
【０１１２】
より具体的には、断熱的論理回路２００には、第１の電源電圧ＶＰと第２の電源電圧ＶＭの電圧差が最小となるタイミングにエッジを有する入力信号が入力される。
【０１１３】
このようにすれば、入力信号の論理レベルが変化した際に出力電圧が変化しないため、断熱的論理回路の断熱的回路動作を実現できる。例えば、図１０のＨ９に示すように、電源電圧ＶＰとＶＭの電圧差が最小（ＶＰ＝ＶＭ＝ＶＤＤ／２）となるタイミングで、Ｈ１０に示すように、入力電圧ＶＩＡが変化する。そのため、Ｈ１１に示すように、出力ノードＮＱ１の電圧が滑らかに変化し、論理回路が断熱的に動作できる。
【０１１４】
なお、本実施形態では、断熱的論理回路２００には、電源電圧ＶＰとＶＭの最小電圧差が所定の電圧（例えば、ＶＲ１−ＶＲ２）より小さい期間にエッジを有する入力信号が、入力されてもよい。
【０１１５】
６．共振回路の詳細な構成例
図１１〜図１４に、トランスとキャパシターにより構成される共振回路の詳細な構成例を示す。
【０１１６】
図１１に、共振回路の第１の詳細な構成例を示す。この共振回路は、第１の基準電圧生成回路ＲＧ１、第２の基準電圧生成回路ＲＧ２、トランスＬＴ、キャパシターＣ、Ｎ型トランジスターＭＡ（広義には第１導電型トランジスター）、キャパシターＣＡ、抵抗素子ＲＡ、バイアス電圧生成回路ＲＧＡを含む。なお以下では、図３等で説明した構成要素には同一の符号を付し、適宜説明を省略する。
【０１１７】
トランジスターＭＡ、キャパシターＣＡ、抵抗素子ＲＡ、バイアス電圧生成回路ＲＧＡは、共振回路の励振制御及び発振振幅制御を行う。具体的には、バイアス電圧生成回路ＲＧＡが、所定閾値より高い電圧から低い電圧に出力電圧を変化させると、トランジスターＭＡの相互コンダクタンスｇｍは大きな値から小さな値に変化する。そして、バイアス電圧生成回路ＲＧＡの電圧を制御して、トランスＬＴとキャパシターＣＡと抵抗素子ＲＡによりトランジスターＭＡのゲート電圧に適当な帰還をかけ、発振継続させる。
【０１１８】
図１２に、共振回路の第２の詳細な構成例を示す。この共振回路は、第１の基準電圧生成回路ＲＧ１、第２の基準電圧生成回路ＲＧ２、トランスＬＴ、キャパシターＣ、Ｎ型トランジスターＭＢ、キャパシターＣＢ、抵抗素子ＲＢ、バイアス電圧生成回路ＲＧＢを含む。
【０１１９】
第１の詳細な構成例と同様に、トランジスターＭＢ、キャパシターＣＢ、抵抗素子ＲＢ、バイアス電圧生成回路ＲＧＢが、共振回路の励振制御及び発振振幅制御を行う。この第２の詳細な構成例は、基準電圧が１／４・ＶＤＤである第２の出力電圧ＶＭ側のコイルＬ２が駆動される点で、第１の詳細な構成例と異なる。
【０１２０】
図１３に、共振回路の第３の詳細な構成例を示す。この共振回路は、第１の基準電圧生成回路ＲＧ１、第２の基準電圧生成回路ＲＧ２、トランスＬＴ、キャパシターＣ、第１、第２のＮ型トランジスターＭＥ１、ＭＥ２、第１、第２のキャパシターＣＥ１、ＣＥ２、第１、第２の抵抗素子ＲＥ１、ＲＥ２、バイアス電圧生成回路ＲＧＥを含む。
【０１２１】
トランジスターＭＥ１、ＭＥ２、キャパシターＣＥ１、ＣＥ２、抵抗素子ＲＥ１、ＲＥ２、バイアス電圧生成回路ＲＧＥは、マルチバイブレーターを構成し、自励発振する。具体的には、トランジスターＭＥ１、キャパシターＣＥ１、抵抗素子ＲＥ１による帰還と、トランジスターＭＥ２、キャパシターＣＥ２、抵抗素子ＲＥ２による帰還がクロスカップリングされる。そして、トランジスターＭＥ１とＭＥ２が交互にドレイン電流を駆動することで、発振を行う。
【０１２２】
図１４に、共振回路の第４の詳細な構成例を示す。この共振回路は、第１の基準電圧生成回路ＲＧ１、第２の基準電圧生成回路ＲＧ２、トランスＬＴ、キャパシターＣ、Ｎ型トランジスターＭＦ、パルス電圧生成回路ＶＧＦを含む。
【０１２３】
この第４の詳細な構成例では、トランジスターＭＦ、パルス電圧生成回路ＶＧＦが、励振制御や発振継続制御、発振振幅制御を行う。具体的には、図１５（Ａ）に示すように、パルス電圧生成回路ＶＧＦが、共振回路の共振周期と同じ周期のパルス電圧を出力する。図１５（Ｂ）に示すように、トランジスターＭＦが、そのパルス電圧を受けてパルス状のドレイン電流を出力し、コイルＬ２を駆動する。そして、図１５（Ｃ）に示すように、正弦波の出力電圧ＶＰ、ＶＭが出力される。
【０１２４】
発振継続時には、上記パルス状のドレイン電流により、電源回路１００や断熱的論理回路２００の電力ロスが補われる。すなわち、上記パルス電圧として、電源回路１００や断熱的論理回路２００の電力ロスを補うために必要なパルス幅の電圧が供給される。発振の立ち上げ時には、例えば発振継続時のパルス幅よりも広い幅のパルス電圧が供給される。
【０１２５】
なお、図１５（Ａ）〜図１５（Ｃ）では、パルス電圧の周期が共振回路の共振周期と同じ場合について説明したが、本実施形態では、パルス電圧の周期が共振回路の共振周期の２以上の整数倍であってもよい。
【０１２６】
以上の本実施形態では、第２のコイルＬ２の一端側のノードＮＶＭに発振継続用のトランジスター（例えば、図１２に示すＭＢ、図１４に示すＭＦ）が設けられる。
【０１２７】
このようにすれば、発振継続用のトランジスターが、そのドレイン電流によりコイルＬ２を駆動することで、共振回路の発振を継続する制御を行うことができる。
【０１２８】
また、本実施形態では、第１のコイルＬ１の他端側のノードＮＧ１に第１の基準電圧ＶＲ１＝３／４・ＶＤＤが供給され、第２のコイルＬ２の他端側のノードＮＧ２に第２の基準電圧ＶＲ２＝１／４・ＶＤＤが供給される。第２の基準電圧ＶＲ２は、第１の基準電圧ＶＲ１より低い電圧である。
【０１２９】
このようにすれば、出力電圧ＶＰ、ＶＭの振幅制御を容易にできる。すなわち、発振継続用のトランジスターを第１の基準電圧ＶＲ１側に設けた場合、発振継続用のトランジスターがオンすると、出力電圧ＶＰが下限電圧ＶＤＤ／２を下回る可能性がある。一方、発振継続用のトランジスターを第２の基準電圧ＶＲ２側に設けた場合、発振継続用のトランジスターがオンしても、出力電圧ＶＭが下限電圧ＶＳＳを下回らないため、発振振幅の制御が容易になる。
【０１３０】
また、本実施形態では、図１４等に示すように、発振継続用のトランジスターＭＦのゲート電極には、電源電圧ＶＰ及びＶＭの周期のｎ倍（ｎは１以上の整数）の周期のパルス電圧が入力される。
【０１３１】
このようにすれば、発振継続用のトランジスターＭＦにパルス状のドレイン電流が流れ、そのドレイン電流によりコイルＬ２が駆動されることで、発振継続を制御できる。また、パルス電圧がゲート電極に印加されることで、トランジスターＭＦがスイッチング動作を行う。これにより、帰還回路等によりゲート電極に中間電圧が印加され、アナログ的に発振制御される場合に比べて、発振制御の消費電力を抑制できる。
【０１３２】
ここで、パルス電圧（パルス電流）とは、矩形波やピーク状の電圧波形（電流波形）であり、例えばハイアクティブの場合にハイレベルのデューティーが０．５より小さい電圧波形である。発振継続時には、電力ロス分を補うためのパルス幅でよいため、さらにデューティーが小さい電圧波形でよい。例えば、デューティー０．１や、さらに小さいデューティーの電圧波形でよい。
【０１３３】
７．基準電圧生成回路
図１６に、基準電圧ＶＲ１＝３／４・ＶＤＤ、ＶＲ２＝１／４・ＶＤＤを出力するチャージポンプ式の基準電圧生成回路の詳細な構成例を示す。この構成例は、ＰＭＯＳトランジスターＰＭＤ１〜ＰＭＤ１１（広義には第１導電型トランジスター）、ＮＭＯＳトランジスターＮＭＤ１〜ＮＭＤ４（広義には第２導電型トランジスター）、キャパシターＣＤ１〜ＣＤ６、ＣＱ１〜ＣＱ３を含む。なお以下では、説明を簡単にするために、キャパシターの容量値がＣＤ１＝ＣＤ２、ＣＤ３＝ＣＤ４、ＣＤ５＝ＣＤ６である場合を例に説明する。
【０１３４】
この基準電圧生成回路には、図示しない制御回路等からのクロックＰ１、Ｐ２、Ｎ１、Ｎ２が供給される。クロックＰ１とＰ２は逆相の（論理レベルが反転した）クロックであ
る。また、クロックＮ１、Ｎ２は、例えばクロックＰ２、Ｐ１と同一のクロックである。
【０１３５】
そして、クロックＰ１がローレベルのときトランジスターＰＭＤ１、ＰＭＤ２がオンされ、トランジスターＰＭＤ３、ＰＭＤ４、ＮＭＤ１がオフされる。このとき、キャパシターＣＤ１、ＣＤ２は、ＶＤＤとＶＳＳの間でチャージされる。クロックＰ１がハイレベルのとき、ＰＭＤ１、ＰＭＤ２がオフされ、ＰＭＤ３、ＰＭＤ４、ＮＭＤ１がオンされ、キャパシターＣＤ１、ＣＤ２とＣＱ１との間でチャージ分配される。そして、ノードＮＱＤ１に電圧ＶＱＤ１＝１／２・ＶＤＤが出力される。
【０１３６】
同様に、キャパシターＣＤ３とＣＤ４が、ＶＤＤと１／２・ＶＤＤの間でチャージされ、キャパシターＣＤ３、ＣＤ４とＣＱ２との間でチャージ分配されることで、ノードＮＱＤ２に基準電圧ＶＱＤ２＝３／４・ＶＤＤが出力される。また、キャパシターＣＤ５とＣＤ６が、１／２・ＶＤＤとＶＳＳの間でチャージされ、キャパシターＣＤ５、ＣＤ６とＣＱ３との間でチャージ分配されることで、ノードＮＱＤ３に基準電圧ＶＱＤ３＝１／４・ＶＤＤが出力される。
【０１３７】
８．電子機器
図１７に、本実施形態の回路装置が適用できる電子機器の構成例を示す。この電子機器は、集積回路装置４００、マイクロコントローラー４１０（ホスト、回路装置）、アンテナ４３０、センサー４４０、検出回路４５０、Ａ／Ｄ変換器４６０（Ａ／Ｄ変換回路）、記憶部４７０、操作部４８０を含む。本実施形態の電子機器の適用例としては、例えば、温度・湿度計、脈拍計、歩数計等を想定できる。
【０１３８】
センサー４４０は、例えば温度センサー、湿度センサー、ジャイロセンサー、加速度センサー、フォトセンサー、圧力センサー等の電子機器の用途に応じたセンサーで構成される。検出回路４５０は、センサー４４０からの出力信号（センサー信号）を増幅し、フィルターによりノイズを除去する。Ａ／Ｄ変換器４６０は、増幅された信号をデジタル信号に変換して集積回路装置４００へ出力する。集積回路装置４００は、センサー４４０からの出力信号を処理し、処理後の信号をアンテナ４３０から無線送信する。マイクロコントローラー４１０は、本実施例の電源回路を含み、断熱的論理回路等で構成され、デジタル信号処理を行ったり、記憶部４７０に記憶された設定情報や操作部４８０からの信号に基づいて電子機器の制御処理を行う。マイクロコントローラー４１０は、本電子機器のデジタル処理の主要部分であり、断熱的論理回路方式により、低電力化が図られる。記憶部４７０は、例えばフラッシュメモリーなどで構成され、設定情報や検出したデータ等を記憶する。操作部４８０は、例えばキーパッド等で構成され、ユーザーが電子機器を操作するために用いられる。
【０１３９】
なお、上記のように本実施形態について詳細に説明したが、本発明の新規事項および効果から実体的に逸脱しない多くの変形が可能であることは当業者には容易に理解できるであろう。従って、このような変形例はすべて本発明の範囲に含まれるものとする。例えば、明細書又は図面において、少なくとも一度、より広義又は同義な異なる用語（コイル部、第１の直流電圧、第２の直流電圧等）と共に記載された用語（トランス、ＶＤＤ、ＶＳＳ等）は、明細書又は図面のいかなる箇所においても、その異なる用語に置き換えることができる。また共振回路、電源回路、断熱的論理回路、回路装置、電子機器等の構成、動作も本実施形態で説明したものに限定に限定されず、種々の変形実施が可能である。
【符号の説明】
【０１４０】
１００  電源回路、１１０  基準電圧生成回路、１２０  共振回路、
２００  断熱的論理回路、４００  集積回路装置、４１０  マイクロコントローラー、
４３０  アンテナ、４４０  センサー、４５０  検出回路、４６０  Ａ／Ｄ変換器、
４７０  記憶部、４８０  操作部、
５００  コア蓋部、５１０  ホビン、５２０  コア本体部、５３１〜５３４  支持部、
５４０  柱状部、５５０  底部、
Ｃ  キャパシター、ＣＫ  クロック、ＣＯＩＬ１  第１の巻線、
ＣＯＩＬ２  第２の巻線、ＦＲ  コア、Ｌ１  第１のコイル、Ｌ２  第２のコイル、
ＬＳＩ  電源回路、ＬＴ  トランス、Ｍ  相互インダクタンス、
ω０，ω０’  共振周波数、Ｑ，Ｑ’  Ｑ値、ＲＧ１  第１の基準電圧生成回路、
ＲＧ２  第２の基準電圧生成回路、ＳＩＮ  入力信号、Ｔ１  第１の期間、
Ｔ２  第２の期間、ＶＰ  第１の電源電圧、ＶＭ  第２の電源電圧、
ＶＲ１  第１の基準電圧、ＶＲ２  第２の基準電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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