(57)【特許請求の範囲】
【請求項１】
半導体基板の上面に素子形成領域と、前記素子形成領域に隣接する素子分離領域と、を有する半導体装置の製造方法であって、
前記素子分離領域に第１の溝を形成する工程と、
前記素子形成領域を第１の絶縁膜で覆う工程と、
前記第１の溝の内壁及び前記第１の絶縁膜を第２の絶縁膜で覆う工程と、
前記第２の絶縁膜で覆われた前記素子分離領域に、前記第１の溝よりも深い第２の溝を形成する工程と、
前記第２の溝の内壁を第３の絶縁膜で覆う工程と、
前記第１の溝、及び前記第２の溝を第１の埋め込み膜で充填するとともに、前記第２の絶縁膜及び前記第１の絶縁膜で覆われた前記素子形成領域を前記第１の埋め込み膜で覆う工程と、
前記第２の絶縁膜よりも前記第１の埋め込み膜の方がエッチングされ易い条件で、前記第１の埋め込み膜をエッチングすることで、前記素子形成領域の前記第２の絶縁膜上から前記第１の埋め込み膜を除去する工程と、
前記エッチングにより、前記素子形成領域から前記第１の埋め込み膜を除去した後で、少なくとも前記第１の溝を第２の埋め込み膜で充填するとともに、前記第１の絶縁膜で覆われた前記素子形成領域を前記第２の埋め込み膜で覆う工程と、
前記第２の埋め込み膜の上面をＣＭＰにより平坦化する工程と、
を含み、
前記第２の絶縁膜及び前記第２の埋め込み膜は、シリコン酸化膜であることを特徴とする半導体装置の製造方法。
【請求項２】
前記第２の埋め込み膜の上面をＣＭＰにより平坦化する工程では、
前記第２の埋め込み膜下から、前記素子形成領域を覆う前記第１の絶縁膜が露出するまで前記第２の埋め込み膜を平坦化することを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記エッチングにより、前記第２の絶縁膜上から前記第１の埋め込み膜を除去する工程では、
前記第１の溝及び前記第２の溝に残される前記第１の埋め込み膜の上面の高さを、前記素子形成領域における前記半導体基板の上面の高さ以下にすることを特徴とする請求項１又は請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の絶縁膜はシリコン窒化膜であることを特徴とする請求項１から請求項３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１の埋め込み膜としてポリシリコンを用いることを特徴とする請求項１から請求項４の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関するものであり、第１の溝（例えばシャロートレンチ）と第２の溝（例えばディープトレンチ）とを組み合わせた素子分離構造を有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
半導体基板上に多数の素子を形成して集積回路を構成するには、素子間を電気的に絶縁する素子分離技術が必要である。従来からよく用いられている方法として、半導体基板表面に溝（トレンチ）を形成し、このトレンチに絶縁物を埋め込むことで素子間を分離するシャロートレンチアイソレーション技術が挙げられる。
一般に、同一の半導体基板上に形成されたバイポーラトランジスタとＣＭＯＳ（Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとによって構成される回路はＢｉＣＭＯＳ（Ｂｉｐｏｌａｒ  Ｃｏｍｐｌｅｍｅｔａｒｙ  Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）と呼ばれる。ＢｉＣＭＯＳは、バイポーラトランジスタの「高パワー、高速性能」特性とＣＭＯＳトランジスタの「低消費電力、高集積」特性との両方を備えるため、その用途は広がりつつある。高速バイポーラトランジスタには、Ｐ型基板とは逆の導電型であるＮ＋埋め込み層が存在するため、基板表面から十分に深い溝（ディープトレンチ）で分離する技術が用いられる。また、通信用途の集積回路ではクロストーク対策として、例えば８μｍほどの深い溝が有効なこともある。一方、微細なＣＭＯＳトランジスタには、基板表面から０．５μｍ以下の浅い溝に絶縁物を埋め込むシャロートレンチ技術を用いるのが一般的である。
【０００３】
このため、ＢｉＣＭＯＳ回路プロセスの素子分離においては、上記のディープトレンチとシャロートレンチの両技術が併用されてきた。（例えば、特許文献１、２を参考）
この従来のディープトレンチとシャロートレンチとを組み合わせた素子構造を有する半導体装置の製造方法について、図４（ａ）〜（ｍ）を参照しながら説明する。図４（ａ）〜（ｍ）は従来例に係る半導体装置の製造方法を工程順に示す断面図である。
【０００４】
まず、図４（ａ）に示すように、Ｐ型シリコン基板１０１上にＮ＋埋め込み層１０２及びコレクタエピ層１０３を形成する。ここでエピ層とは、薄膜結晶成長技術のひとつであって、基板となる結晶の上に結晶成長を行い、下地の基板の結晶面に揃えて配列する成長の様式であるエピタキシャル成長によって形成された層を指す。次に、コレクタエピ層１０３上にシリコン窒化膜１２０、及びシリコン酸化膜１２１を順に積層する。そして、第２の溝（ディープトレンチ）を形成する領域（以下、ディープトレンチ形成領域）を開口するように、フォトリソグラフィーによりフォトレジスト１２２のパターニングを行う。ここで、ディープトレンチ形成領域は半導体基板２００の所定の領域を取り囲むように設定される。このディープトレンチ形成領域に囲まれた領域は素子形成領域１０４に対応し、それ以外の領域は素子分離領域１０５に対応する。
【０００５】
この状態で図４（ｂ）に示すように、フォトレジスト１２２をエッチングマスクとしてシリコン酸化膜１２１及びシリコン窒化膜１２０を反応性イオンエッチング（Ｒｅａｃｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ；以下、ＲＩＥ）法などの異方性エッチングによりパターニングし、その後、フォトレジスト１２２を除去する。このとき、ディープトレンチ形成領域ではコレクタエピ層１０３が表面に露出する。
次に、図４（ｃ）に示すように、シリコン酸化膜１２１をエッチングマスクとして、ＲＩＥ法などによりシリコン基板をエッチングし、第２の溝１０６を形成する。
【０００６】
次に、図４（ｄ）に示すように、第２の溝１０６、及び第２の溝１０６に囲まれた領域（素子形成領域１０４）が覆われるように、フォトレジスト１２３をパターニングする。引き続いて、図４（ｅ）に示すように、バッファードフッ化水素酸のウェットエッチングにより、シリコン酸化膜１２１のうちの第２の溝１０６に囲まれていない部分を除去する。次に、熱リン酸のウェットエッチングにより、シリコン窒化膜１２０のうちの第２の溝１０６に囲まれていない部分を除去する。この後、フォトレジスト１２３を除去する。
次に、図４（ｆ）に示すように、シリコン酸化膜１２１をエッチングマスクとして、コレクタエピ層１０３をＲＩＥ法などでエッチングすることにより、第１の溝１０９（シャロートレンチ）を形成する。この後、フッ化水素酸の処理により、シリコン酸化膜１２１を除去する。
【０００７】
次に、図４（ｇ）に示すように、シリコン窒化膜１２０に覆われていないシリコン基板表面を熱酸化してシリコン酸化膜１０７を形成する。さらに、第２の溝１０６の埋め込み材となるノンドープの（つまり、不純物を含んでいない）ポリシリコン膜１０８をＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法などを用いて充填する。そして、図４（ｈ）に示すように、シリコン窒化膜１２０をストッパーとしてＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法によりポリシリコン膜１０８を平坦化する。その後、図４（ｉ）に示すように、埋め込まれたポリシリコン膜１０８の表面をＲＩＥ法などにより、第１の溝１０９と同じ深さになるまでエッチングする。
【０００８】
次に、図４（ｊ）に示すように、第１の溝１０９を埋め込むように、ＣＶＤ法などによりシリコン酸化膜１１０を形成する。続いて、図４（ｋ）に示すように、シリコン窒化膜１２０をストッパー膜として、埋め込まれたシリコン酸化膜１１０をＣＭＰ法にて平坦化する。
次に、図４（ｌ）に示すように、フッ化水素酸を用いたウェットエッチングにて、シリコン酸化膜１１０の表面高さが素子形成領域１０４のコレクタエピ層１０３の表面と同一の高さになるまでエッチング処理する。
【０００９】
さらに、図４（ｍ）に示すように、シリコン窒化膜１２０を熱リン酸処理にて除去することで、素子分離構造が完成する。
一般的に、ディープトレンチとシャロートレンチの充填材として、シリコン酸化膜などのようにシリコン基板とはエッチング特性の異なる材料を選択する。
一方、上記従来の半導体装置の製造方法では、第２の溝１０６の充填材にポリシリコン膜１０８を用いている。ポリシリコンはシリコン基板との熱膨張係数の差が比較的小さいため、第２の溝１０６の充填材をポリシリコン膜１０８とすることで、熱歪みによる結晶欠陥の導入を抑制し、半導体装置の信頼性を向上させることができる。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００４−２６６１７４号公報
【特許文献２】特開平５−３１５４３９号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記従来の半導体装置の製造方法では、図４（ｈ）及び図４（ｋ）に示したように第２の溝１０６（ディープトレンチ）の埋め込み材となるノンドープのポリシリコン膜１０８と、第１の溝１０９（シャロートレンチ）の埋め込み材となるシリコン酸化膜１１０の両方に対してＣＭＰによって平坦化を施しており、工程数が多いという課題がある。
【００１２】
上記従来の半導体装置の製造方法では、上記の２回のＣＭＰ処理とその工程の間で実施するポリシリコン膜１０８に対するエッチング処理とにおいて、それぞれシリコン窒化膜１２０をストッパー膜として利用している。このストッパー膜としての使用頻度が高いため、２回目のＣＭＰの工程を経たシリコン窒化膜１２０は膜厚に大きな面内分布を持っていることが予想され、これは最終的にシャロートレンチと素子形成領域１０４の段差のバラツキに反映される可能性がある。その結果、素子特性の面内均一性が低下する可能性がある。
本発明は、以上のような事情を鑑みてなされたものであって、ＣＭＰによる平坦化処理の工程数を減らし、平坦化処理の際に用いられるストッパー膜の膜厚バラツキを低減できるようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１３】
上記目的を達成するために、本発明に係る半導体装置の製造方法は、半導体基板の上面に素子形成領域と、前記素子形成領域に隣接する素子分離領域と、を有する半導体装置の製造方法であって、前記素子分離領域に第１の溝を形成する工程と、前記素子形成領域を第１の絶縁膜で覆う工程と、前記第１の溝の内壁及び前記第１の絶縁膜を第２の絶縁膜で覆う工程と、前記第２の絶縁膜で覆われた前記素子分離領域に、前記第１の溝よりも深い第２の溝を形成する工程と、前記第２の溝の内壁を第３の絶縁膜で覆う工程と、前記第１の溝、及び前記第２の溝を第１の埋め込み膜で充填するとともに、前記第２の絶縁膜及び前記第１の絶縁膜で覆われた前記素子形成領域を前記第１の埋め込み膜で覆う工程と、前記第２の絶縁膜よりも前記第１の埋め込み膜の方がエッチングされ易い条件で、前記第１の埋め込み膜をエッチングすることで、前記素子形成領域の前記第２の絶縁膜上から前記第１の埋め込み膜を除去する工程と、前記エッチングにより、前記素子形成領域から前記第１の埋め込み膜を除去した後で、少なくとも前記第１の溝を第２の埋め込み膜で充填するとともに、前記第１の絶縁膜で覆われた前記素子形成領域を前記第２の埋め込み膜で覆う工程と、前記第２の埋め込み膜の上面をＣＭＰにより平坦化する工程と、を含み、前記第２の絶縁膜及び前記第２の埋め込み膜は、シリコン酸化膜であることを特徴としている。
【００１４】
この製造方法によれば、第１の埋め込み膜をエッチングする際、第１の埋め込み膜よりもエッチングレートの低い第２の絶縁膜（つまり、第１の埋め込み膜よりエッチングされ難い第２の絶縁膜）を素子形成領域の保護膜として用いることができる。これにより、第１の埋め込み膜をエッチングにより平坦化することが可能となるので、従来の製造方法においては少なくとも２回実施していたＣＭＰによる平坦化の工程数を１回に抑えることができる。このため、ＣＭＰを用いた平坦化工程においてストッパー膜として用いられる第１の絶縁膜が受ける損傷の程度を、２回のＣＭＰを用いた従来の製造方法と比較して小さくできる。よって、ＣＭＰによる平坦化工程後における第１の絶縁膜の厚みの均一性（例えば、面内均一性）を高く保つことができる。
【００１５】
また、本発明に係る半導体装置の製造方法は、前記第２の埋め込み膜の上面をＣＭＰにより平坦化する工程では、前記第２の埋め込み膜下から、前記素子形成領域を覆う前記第１の絶縁膜が露出するまで前記第２の埋め込み膜を平坦化することを特徴としてもよい。
この製造方法によれば、素子分離領域に残される第２の埋め込み膜の表面と、素子形成領域の第１の絶縁膜の表面をほぼ同じ高さに揃えることができる。
【００１６】
さらに、本発明に係る半導体装置の製造方法は、前記エッチングにより、前記第２の絶縁膜上から前記第１の埋め込み膜を除去する工程では、前記第１の溝及び前記第２の溝に残される前記第１の埋め込み膜の上面の高さを、前記素子形成領域における前記半導体基板の上面の高さ以下にすることを特徴としてもよい。
この製造方法によれば、第２の溝（つまり、ディープトレンチ）に充填された第１の埋め込み膜を覆うようにして、第１の溝（つまり、シャロートレンチ）に第２の埋め込み膜を設けることができる。
【００１７】
さらに、本発明に係る半導体装置の製造方法は、前記第１の絶縁膜はシリコン窒化膜であることを特徴としてもよい。
この製造方法によれば、第２の絶縁膜として、第１の溝の内壁には単層のシリコン酸化膜を形成し、素子形成領域にはシリコン窒化膜上をシリコン酸化膜で覆った積層構造の膜を形成できる。その結果、第２の埋め込み膜であるシリコン酸化膜をＣＭＰで平坦化する際に、前記素子形成領域を覆うシリコン窒化膜をストッパーとして使用することができる。
さらに、本発明に係る半導体装置の製造方法は、前記第１の埋め込み膜としてポリシリコンを用いることを特徴としてもよい。
この製造方法によれば、ポリシリコンとシリコン基板との熱膨張係数の差が比較的小さいため、熱歪みによる結晶欠陥の導入を抑制することができる。
【図面の簡単な説明】
【００１８】
【図１】実施の形態に係る半導体装置の製造方法を示す断面図（その１）。
【図２】実施の形態に係る半導体装置の製造方法を示す断面図（その２）。
【図３】実施の形態に係る半導体装置の製造方法を示す断面図（その３）。
【図４】従来例を示す断面図。
【発明を実施するための形態】
【００１９】
以下に、本発明の実施の形態に係る半導体装置の製造方法として、バイポーラトランジスタの形成方法を図１（ａ）〜図３（ｃ）を参照しながら説明する。図１（ａ）〜図３（ｃ）は、本発明の実施の形態に係る半導体装置の製造方法を工程順に示す断面図である。
まず、図１（ａ）に示すように、Ｐ型シリコン基板１上に、Ｎ＋埋め込み層２及びＰ型エピ層３を形成する。ここでは、例えば、Ｐ型シリコン基板１にＮ型不純物（例えば、リン又はヒ素）を部分的にイオン注入し、その後Ｐ型シリコン基板１上にＰ型エピ層３を形成する。このとき、エピタキシャル成長法に伴う処理温度により、Ｐ型シリコン基板１に注入されたＮ型不純物の一部がＰ型エピ層３側に拡散し、Ｐ型シリコン基板１の表面からＰ型エピ層３にかけてＮ＋埋め込み層２が形成される。なお、上記のＮ型不純物のＰ型エピ層３への拡散は、エピタキシャル成長法の後で別に行うアニールによって行っても良い。
【００２０】
また、図１（ａ）に示す素子形成領域４はバイポーラトランジスタが形成される領域である。この素子形成領域４は素子分離領域５によって囲まれており、後述するシャロートレンチ及びディープトレンチにより、他の素子形成領域内の各種半導体素子（図示せず）からは電気的に分離される。なお、バイポーラトランジスタとは、トランジスタの一種であり、半導体のＰＮ接合によって構成されたトランジスタのことである。
【００２１】
次に、一般的なフォトリソグラフィー技術によって、Ｐ型エピ層３が形成されたシリコン基板（以下、基板）の素子形成領域４を開口するようにフォトレジストをパターニングする。そして、このパターニングされたフォトレジストをマスクに、イオン注入技術によりＮ型不純物を基板に導入する。これにより、図１（ｂ）に示すように、Ｎ型不純物層６を素子形成領域４内に形成する。これは将来的にコレクタとなる領域である。
【００２２】
続いて、図１（ｃ）に示すように、ＣＶＤ法などにより基板上にシリコン窒化膜７を堆積する。次に、フォトリソグラフィー技術によって、素子形成領域４を部分的に覆うようにフォトレジストをパターニングする。そして、このパターニングされたフォトレジストをマスクに、シリコン窒化膜７及びＰ型シリコン基板１をＲＩＥ法などの異方性エッチングし、パターニングする。これにより、図１（ｄ）に示すように、素子分離領域５と素子形成領域４の一部とに第１の溝（即ち、シャロートレンチ）ｈ１を形成する。
【００２３】
次に、図１（ｅ）に示すように、第１の溝ｈ１を埋め込むように、ＣＶＤ法などによりシリコン酸化膜９を基板上に堆積する。なお、シリコン酸化膜９の堆積に先立ち、熱処理によって第１の溝ｈ１の内壁（即ち、内側面及び底面）に薄い酸化膜を形成しておくと、シリコン酸化膜９の埋め込み性を向上できる。
続いて、図１（ｆ）に示すように、フォトリソグラフィー技術によって、素子分離領域５の一部を開口するようにフォトレジスト１０をパターニングする。そして、このパターニングされたフォトレジスト１０をマスクとして、ＲＩＥ法などによりシリコン酸化膜９をエッチングする。その後、フォトレジスト１０を除去する。
【００２４】
次に、図２（ａ）に示すように、シリコン酸化膜９をマスクとして、ＲＩＥ法などによりシリコン基板１を異方性エッチングし、第１の溝ｈ１よりも十分に深い第２の溝（即ち、ディープトレンチ）ｈ２を形成する。ここで、フォトレジストをマスクとするとエッチングにおけるレジストとシリコンの選択比が十分ではないために深い溝を形成することは難しいが、本実施の形態の場合、シリコン酸化膜９をマスクとしているために任意の深さで第２の溝ｈ２を形成することが可能である。なお、第１の溝ｈ１と第２の溝ｈ２の深さの比は、例えば１：２０とすることが可能である。続いて、第２の溝ｈ２が形成された基板を熱酸化して、第２の溝ｈ２の内壁（即ち、内側面及び底面）にシリコン酸化膜１１を形成する。この後、Ｐ型不純物（例えば、ボロン）のイオン注入を実施して、第２の溝ｈ２の底部で起こりやすいチャネルの発生を抑制することも効果的である。
【００２５】
次に、図２（ｂ）に示すように、第２の溝ｈ２を埋め込むように、ＣＶＤ法などによりノンドープのポリシリコン膜１２を基板の上方全面に堆積する。これにより、第２の溝ｈ２をノンドープのポリシリコン膜１２で充填する。
続いて、図２（ｃ）に示すように、第２の溝ｈ２に埋め込まれたポリシリコン膜１２の表面と、素子形成領域４におけるＰ型エピ層３の表面とが同じ高さになるまで、ポリシリコン膜１２の表面をＲＩＥ法などによりエッチングする。このとき、第１の溝ｈ１に埋め込まれているシリコン酸化膜９もエッチングされ、図１（ｅ）に比べて、シリコン酸化膜９も薄膜化される。
【００２６】
なお、この実施の形態では、多少のオーバーエッチングにより、ポリシリコン膜１２の表面の高さが、素子形成領域４におけるＰ型エピ層３の表面の高さ以下となってもよい。また、この実施の形態では、例えば、ポリシリコン膜１２に対するエッチング工程に続いて、シリコン酸化膜９表面に対するウェットエッチング工程を行ってもよい。その場合は、素子形成領域において、シリコン酸化膜９下からシリコン窒化膜７が露出してもよい。つまり、図２（ｃ）の段階で、素子形成領域を覆う絶縁膜は、シリコン窒化膜７上にシリコン酸化膜９が積層された構造のままでもよいし、シリコン窒化膜７のみからなる単層構造となってもよい。
【００２７】
次に、図２（ｄ）に示すように、第１の溝ｈ１及び第２の溝ｈ２を埋め込むように再度、基板上にシリコン酸化膜１３を堆積する。このとき、シリコン酸化膜９とシリコン酸化膜１３は、シリコン酸化膜１３の成膜時の処理温度又はこの成膜の後に続くアニール処理の処理温度により溶融し、一体化してそれらの界面は判別できない状態になる。このため、第１の溝ｈ１に埋め込まれているシリコン酸化膜について、以下ではシリコン酸化膜１３と表記する。
続いて、シリコン酸化膜１３のリフロー及び焼き締めの目的で、基板にアニール処理を施す。このとき、先に形成したＮ型不純物層６も拡散し、Ｎ型埋め込み層２上の素子形成領域４全体がＮ型コレクタ層１４となる。
【００２８】
次に、図２（ｅ）に示すように、シリコン窒化膜７をストッパー膜として、シリコン酸化膜１３の表面をＣＭＰ（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）法にて平坦化する。これにより、素子形成領域４を覆うシリコン窒化膜７はシリコン酸化膜１３下から露出することとなる。
次に、図２（ｆ）に示すように、シリコン窒化膜７を熱リン酸を用いたウェットエッチング処理にて除去することで、素子分離構造が完成する。この後、既知の方法を用いて、素子形成領域４の一部にベース・エミッタ構造等を形成し、配線等を形成することでバイポーラトランジスタを作製する。
【００２９】
即ち、図３（ａ）に示すように、フォトリソグラフィー技術によって、素子形成領域４の一部を開口するようにフォトレジスト１５をパターニングする。続いて、このパターニングされたフォトレジスト１５をマスクとして、イオン注入技術によりＰ型不純物をＮ型コレクタ層１４の一部に導入する。これにより、Ｐ型不純物層１６をＮ型コレクタ層１４内に形成する。Ｐ型不純物層１６は将来的にベース領域となる。その後、フォトレジスト１５を除去する。
【００３０】
次に、図３（ｂ）に示すように、フォトリソグラフィー技術によって、Ｐ型不純物層１６の一部を開口するようにフォトレジスト１７をパターニングする。続いて、このパターニングされたフォトレジスト１７をマスクとして、イオン注入技術によりＮ型不純物をＰ型不純物層１６の一部に導入する。これにより、Ｎ型不純物層１８をＰ型不純物層１６内に形成する。Ｎ型不純物層１８は将来的にエミッタ領域となる。その後、フォトレジスト１７を除去する。
そして、図３（ｃ）において、例えばポリシリコン膜を基板上に堆積し、これをパターニングして、Ｐ型不純物層（ベース領域）１６に電気的に接続する導電膜１９を形成する。
【００３１】
次に、基板上に例えばシリコン酸化膜を形成し、これをパターニングして、Ｎ型不純物層（エミッタ領域）１８の一部とＮ型コレクタ層（コレクタ領域）１４の一部及び素子分離領域上に引き出された導電膜１９の一部をそれぞれ開口する絶縁膜２０を形成する。
次に、例えばポリシリコン膜又はアルミニウム（Ａｌ）等を基板上に堆積し、これをパターニングして、ベース電極２１、エミッタ電極２２、コレクタ電極２３をそれぞれ形成する。これにより、ベース、エミッタ、コレクタを備えたバイポーラトランジスタが完成する。
【００３２】
このように、本発明の実施の形態に係る半導体装置の製造方法によれば、ポリシリコン膜１２をＲＩＥ法などによりエッチングする際に、ポリシリコン膜１２よりもエッチングレートの低いシリコン酸化膜９を素子形成領域４を覆うマスク（即ち、保護膜）として用いることができる。これにより、ポリシリコン膜１２をエッチングにより平坦化することが可能となるので、従来の製造方法においては少なくとも２回実施していたＣＭＰによる平坦化の工程数を１回に抑えることができる。このため、ＣＭＰを用いた平坦化工程においてストッパー膜として用いられるシリコン窒化膜７が受ける損傷の程度を、２回のＣＭＰを用いた従来の製造方法と比較して小さくできる。よって、ＣＭＰによるシリコン酸化膜１３の平坦化工程を経た後でも、シリコン窒化膜７の厚みの均一性（例えば、面内均一性）を高く保つことができる。
【００３３】
即ち、シリコン窒化膜７をストッパー膜として利用しているのはただ１回のＣＭＰ処理だけであるため、その面内均一性は高く、第１の溝ｈ１と素子形成領域４の段差バラツキを抑制した半導体装置を提供することができる。
また、ＣＭＰ処理は１回だけ施せばよく、最終的に第１の溝ｈ１の充填材の一部となるシリコン酸化膜９を第２の溝ｈ２を形成するためのエッチングマスクとしているため、工程数の削減が可能である。
さらに、第２の溝ｈ２の埋め込み材としてポリシリコンを用いているために、熱歪みによる結晶欠陥の導入を抑制し、半導体装置の信頼性を向上させることができる。
【００３４】
なお、上記の実施の形態においては、素子形成領域に半導体素子としてバイポーラトランジスタを形成する場合について説明した。しかしながら、本発明はそれに限られない。本発明は、例えば素子形成領域に半導体素子としてＭＯＳトランジスタを形成する場合にも適用可能である。
この実施の形態では、例えば、シリコン窒化膜７が本発明の「第１の絶縁膜」に対応し、シリコン酸化膜９が本発明の「第２の絶縁膜」に対応し、シリコン酸化膜１１が本発明の「第３の絶縁膜」に対応し、ポリシリコン膜１２が本発明の「第１の埋め込み膜」に対応し、シリコン酸化膜１３が本発明の「第２の埋め込み膜」に対応する。
【符号の説明】
【００３５】
１     Ｐ型シリコン基板
２     Ｎ＋埋め込み層
３     Ｐ型エピ層
４     素子形成領域
５     素子分離領域
６     Ｎ型不純物層
７     シリコン窒化膜
９     シリコン酸化膜
１０   フォトレジスト
１１   シリコン酸化膜
１２   ポリシリコン膜
１３   シリコン酸化膜
１４   Ｎ型コレクタ層
１５   フォトレジスト
１６   Ｐ型不純物層
１７   フォトレジスト
１８   Ｎ型不純物層
１９   導電膜
２０   絶縁膜
２１   ベース電極
２２   エミッタ電極
２３   コレクタ電極
１０１ Ｐ型シリコン基板
１０２ Ｎ＋埋め込み層
１０３ コレクタエピ層
１０４ 素子形成領域
１０５ 素子分離領域
１０６ 第２の溝
１０７ シリコン酸化膜
１０８ ポリシリコン膜
１０９ 第１の溝
１１０ シリコン酸化膜
１２０ シリコン窒化膜
１２１ シリコン酸化膜
１２２ フォトレジスト
１２３ フォトレジスト
２００ 半導体基板
ｈ１   第１の溝（シャロートレンチ）
ｈ２   第２の溝（ディープトレンチ）
【図１】
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【図２】
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【図３】
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【図４】
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