(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層の第１主面側の表面層に複数形成された第２導電型の第１半導体領域と、
該第１半導体領域の表面層に選択的に形成された第１導電型の第２半導体領域と、
該第２半導体領域と前記第１半導体層に挟まれた前記第１半導体領域上と前記第１半導体層上に跨るようにゲート絶縁膜を介して形成されるゲート電極と、
該ゲート電極上を被覆する層間絶縁膜と、
前記第１半導体領域と前記第２半導体領域に接し前記層間絶縁膜上に形成される第１主電極と、
前記第１半導体層の第２主面側に配置される前記第１半導体層より高不純物濃度の第１導電型の第２半導体層と、
該第２半導体層の裏面に形成される第２主電極とを有する半導体装置において、
前記ゲート電極は、上部を被覆する層間絶縁膜によって前記第１主電極から絶縁され且つゲート信号が入力される第１ゲート電極と、該第１ゲート電極から電気的に分離されてなる第２ゲート電極とを有し、
前記第１ゲート電極と前記第２ゲート電極がくし歯状に対向し、
前記第２ゲート電極が前記第１主電極と接続していることを特徴とする半導体装置。
【請求項２】
前記第２ゲート電極が前記第１主電極の一部であるとともに前記層間絶縁膜とは離間することを特徴とする請求項１に記載の半導体装置。
【請求項３】
第１導電型の第１半導体層の第１主面側の表面層に複数形成された第２導電型の第１半導体領域と、
該第１半導体領域の表面層に選択的に形成された第１導電型の第２半導体領域と、
該第２半導体領域と前記第１半導体層に挟まれた前記第１半導体領域上と前記第１半導体層上に跨るようにゲート絶縁膜を介して形成されるゲート電極と、
該ゲート電極上を被覆する層間絶縁膜と、
前記第１半導体領域と前記第２半導体領域に接し前記層間絶縁膜上に形成される第１主電極と、
前記第１半導体層の第２主面側に配置される前記第１半導体層より高不純物濃度の第１導電型の第２半導体層と、
該第２半導体層の裏面に形成される第２主電極とを有する半導体装置において、
前記ゲート電極は、上部を被覆する層間絶縁膜によって前記第１主電極から絶縁され且つゲート信号が入力される第１ゲート電極と、該第１ゲート電極から電気的に分離されてなる第２ゲート電極とを有し、
前記第１ゲート電極と前記第２ゲート電極がくし歯状に対向し、
前記第２ゲート電極の全面が前記層間絶縁膜に覆われてフローティング状態であることを特徴とする半導体装置。
【請求項４】
前記第１半導体領域の中央線と、該第１半導体領域に隣接する前記第１半導体領域の中央線とで挟まれた領域を単位セルとし、
前記第１ゲート電極を有する単位セル数１個に対して、前記第１主電極に短絡した前記第２ゲート電極数が２〜４個のいずれかであることを特徴とする請求項１〜３のいずれか一項に記載の半導体装置。
【請求項５】
前記ゲート電極の平面パターンはストライプ状であり、前記第１ゲート電極のゲート電極長が前記第２ゲート電極のゲート電極長と等しいことを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
前記単位セルのセルピッチＷ１において、前記第１半導体領域の幅をＭとし、隣り合う前記第１半導体領域間における前記第１半導体層の幅をＮとすると、Ｍ＋Ｎ＝Ｗ１であり、且つＭ＞Ｎであることを特徴とする請求項１〜５のいずれか一項に記載の半導体装置。
【請求項７】
前記第２ゲート電極を有する単位セルにおいて、前記ゲート絶縁膜を挟んだ前記第２ゲート電極端部の直下が前記第１半導体領域であることを特徴とする請求項１〜６のいずれか一項に記載の半導体装置。
【請求項８】
上部に少なくとも１つの前記第２ゲート電極を有する前記第１半導体領域の幅が、上部に前記第１ゲート電極のみを有する前記第１半導体領域の幅よりも短いことを特徴とする請求項７に記載の半導体装置。
【請求項９】
前記第１半導体層と前記第１半導体領域で形成されるｐｎ接合による前記半導体装置の耐圧が、平面接合による理想耐圧の９０％以上であることを特徴とする請求項１〜８のいずれか一項に記載の半導体装置。
【請求項１０】
前記第１半導体層の厚さは３０μｍ以上であることを特徴とする請求項１〜９のいずれか一項に記載の半導体装置。
【請求項１１】
前記第２半導体層が半導体基板であって、前記第１半導体層が前記半導体基板上に形成したエピタキシャル層であることを特徴とする請求項１〜１０のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は金属（Ｍ）−酸化膜（Ｏ）−半導体層（Ｓ）のゲート構造をもつＭＯＳ型電界効果トランジスタ（以下ＭＯＳＦＥＴ）などの半導体装置、特に半導体基板の両面に設けられた電極間に電流が流れる縦型の半導体装置に関する。
【背景技術】
【０００２】
一般に、電力用半導体装置には半導体基板の両面に設けられた電極間に電流を流す縦型の半導体装置が多用されている。
図８は従来の半導体装置の要部断面図である。この図はプレーナー型のｎチャネル縦型ＭＯＳＦＥＴの活性部の要部断面図である。
この縦型ＭＯＳＦＥＴでは、ドレイン電極１０が導電接合した低抵抗のｎ＋ドレイン層１上に電圧支持層となる高抵抗ｎ−ドリフト層２が配置され、そのｎ−ドリフト層２の上に選択的にｐベース領域３が配置され、そのｐベース領域３の表面層に選択的にｎ＋ソース領域４が形成されている。ｎ＋ソース領域４とｎ−ドリフト層２にはさまれたｐベース領域３の表面上にゲート絶縁膜６を介してゲート電極７ａが設けられ、ｎ＋ソース領域４とｐベース領域３との表面に共通に接触してソース電極９が設けられている。
【０００３】
ゲート電極７ａは層間絶縁膜８により、ｎ＋ソース領域４およびｐベース領域３と絶縁された状態になっている。図中の符号の７は、個々のゲート電極７ａを総称して表したゲート電極(総称)である。
上記デバイス内のｐベース領域３のソース電極９と接触する表面にソース電極９との接触抵抗を低減させ、あるいはラッチアップの耐量向上のためにｐ＋コンタクト領域５が設けられている場合もある。
【０００４】
縦型ＭＯＳＦＥＴのオン抵抗を低減するためには、ゲート電極長Ｌｇ０およびコンタクト開口部長Ｌ０を短くしてセルピッチＷ０を微細化し、ｐベース領域３とｎ−ドリフト層２の接合面を平面接合に近い状態にして、空乏層１２の先端を平坦化し、ｎ−ドリフト層２の不純物濃度を高くしても所定の耐圧が得られるようにする。つまり、ｎ−ドリフト層２の不純物濃度を高くしてオン抵抗の低減を図る訳である。
【０００５】
特許文献１によれば、トレンチゲート型のＩＧＢＴ（特許文献１ではトレンチゲート型のＩＥＧＴと称しているがＩＧＢＴの一種である）において、トレンチに挟まれたｐベース領域にｎエミッタ領域（特許文献１ではｎソース領域）を形成する箇所と、形成しない箇所を設けることで、ｎエミッタ領域を形成しない箇所下のｎドリフト層（特許文献１ではｎベース領域）にｐコレクタ領域（特許文献１ではｐエミッタ領域）から注入された正孔を蓄積させてオン電圧の低減を図り、ｎエミッタ領域を形成しないゲート電極をエミッタ電極に接続することで、耐圧の向上と入力容量（ゲート容量）の低減を図ることが開示されている。
【特許文献１】特許第３４００３４８号公報  図１
【発明の開示】
【発明が解決しようとする課題】
【０００６】
しかし、図８においては、ゲート電極長Ｌｇ０およびコンタクト開口部長Ｌ０を短くしてセルピッチＷ０を短く（微細化）すると、低オン抵抗化は確保できるが、コンタクト開口部長Ｌ０を短くした場合にはセルピッチＷ０に対するゲート電極長Ｌｇ０の割合は増加することになり、入力容量Ｃｉｓｓ（ゲート−ソース間の静電容量Ｃｇｓ＋ゲート−ドレイン間静電容量Ｃｇｄ）が増加する。セルピッチＷ０を短くした場合、ｐベース領域３で挟まれるｎ−ドリフト層２の表面層１１を高濃度にしてＪＦＥＴ効果が現れにくくしたとしても、ＪＦＥＴ効果は多少なりとも存在するため、その表面層１１の幅をセルピッチＷ０を短くした割合ほどにはｎ−ドリフト層２の表面層１１の幅を狭められない。そのため、ゲート電極長Ｌｇ０はセルピッチＷ０を短くした割合ほどには短くすることができず、セルピッチＷ０を短くすると、セルピッチＷ０に対するゲート電極長Ｌｇ０の割合は増加することになる。その結果、入力容量Ｃｉｓｓが増大することになる。
【０００７】
入力容量Ｃｉｓｓが増大すると、スイッチング動作時の遅れ時間（ｔｄ（ｏｆｆ）とｔｄ（ｏｎ））が増大し、そのため高周波動作の妨げになる。この遅れ時間とはターンオフ動作時の遅れ時間である。また、ドライブ損失（１／２（Ｃｉｓｓ・Ｖｇ２））、スイッチング損失（遅れ期間中に発生するターンオン損失とターンオフ損失）が増加してしまう問題となる。ＭＯＳＦＥＴではｎ−ドリフト層２内に少数キャリアの蓄積がないため、遅れ時間は入力容量に強く依存する。
また、入力容量ｃｉｓｓを減少させるために、チップサイズを小さくすると当然、オン抵抗が増大してしまう。
【０００８】
また、特許文献１に記されている半導体装置はトレンチゲート型のＩＧＢＴであり、プレーナゲート型のＩＧＢＴについては言及されていない。
また、ＩＧＢＴにおいては、前記のスイッチング動作時の遅れ時間は主にｎ−ドリフト層２に蓄えられた過剰キャリアの消滅時間が支配的であり、入力容量ｃｉｓｓの依存度は少ないため、入力容量Ｃｉｓｓを低減しても遅れ時間の短縮効果は小さく、スイッチング損失の低減効果も小さい。
【０００９】
この発明の目的は、前記の課題を解決して、低いオン抵抗を維持しながら入力容量の低減を図り、遅れ時間を短縮することでスイッチング損失の低減を図り、さらにドライブ損失の低減を図ることができる半導体装置を提供することにある。
【課題を解決するための手段】
【００１０】
前記の目的を達成するために、
第１導電型の第１半導体層（ドリフト層）の第１主面側の表面層に複数形成された第２導電型の第１半導体領域（ベース領域）と、
該第１半導体領域の表面層に選択的に形成された第１導電型の第２半導体領域（ソース領域）と、
該第２半導体領域と前記第１半導体層に挟まれた前記第１半導体領域上と前記第１半導体層上に跨るようにゲート絶縁膜を介して形成されるゲート電極と、
該ゲート電極上を被覆する層間絶縁膜と、
前記第１半導体領域と前記第２半導体領域に接し前記層間絶縁膜上に形成される第１主電極（ソース電極）と、
前記第１半導体層の第２主面側に配置される前記第１半導体層より高不純物濃度の第１導電型の第２半導体層（ドレイン層）と、
該第２半導体層の裏面に形成される第２主電極（ドレイン電極）とを有する半導体装置において、
前記ゲート電極は、上部を被覆する層間絶縁膜によって前記第１主電極から絶縁され且つゲート信号が入力される第１ゲート電極と、該第１ゲート電極から電気的に分離されてなる第２ゲート電極とを有し、
前記第１ゲート電極と前記第２ゲート電極がくし歯状に対向しており、
前記第２ゲート電極が前記第１主電極と接続している構成とする。
【００１１】
また、前記第２ゲート電極が前記第１主電極の一部であるとともに前記層間絶縁膜とは離間してもよい。
第１導電型の第１半導体層の第１主面側の表面層に複数形成された第２導電型の第１半導体領域と、
該第１半導体領域の表面層に選択的に形成された第１導電型の第２半導体領域と、
該第２半導体領域と前記第１半導体層に挟まれた前記第１半導体領域上と前記第１半導体層上に跨るようにゲート絶縁膜を介して形成されるゲート電極と、
該ゲート電極上を被覆する層間絶縁膜と、
前記第１半導体領域と前記第２半導体領域に接し前記層間絶縁膜上に形成される第１主電極と、
前記第１半導体層の第２主面側に配置される前記第１半導体層より高不純物濃度の第１導電型の第２半導体層と、
該第２半導体層の裏面に形成される第２主電極とを有する半導体装置において、
前記ゲート電極は、上部を被覆する層間絶縁膜によって前記第１主電極から絶縁され且つゲート信号が入力される第１ゲート電極と、該第１ゲート電極から電気的に分離されてなる第２ゲート電極とを有し、
前記第１ゲート電極と前記第２ゲート電極がくし歯状に対向しており、
前記第２ゲート電極がフローティング状態であるとともに全面が前記層間絶縁膜に覆われていてもよい。
また、前記第１半導体領域の中央線と、該第１半導体領域に隣接する前記第１半導体領域の中央線とで挟まれた領域を単位セルとし、前記第１ゲート電極を有する単位セル数１個に対して、前記第１主電極に短絡した前記第２ゲート電極数が２〜４個のいずれかであってもよい。
また、前記ゲート電極の平面パターンはストライプ状であり、前記第１ゲート電極のゲート電極長が前記第２ゲート電極のゲート電極長と等しくてもよい。
また、前記単位セルのセルピッチＷ１において、前記第１半導体領域の幅をＭとし、隣り合う前記第１半導体領域間における前記第１半導体層の幅をＮとすると、Ｍ＋Ｎ＝Ｗ１であり、且つＭ＞Ｎであってもよい。
また、前記第２ゲート電極を有する単位セルにおいて、前記ゲート絶縁膜を挟んだ前記第２ゲート電極端部の直下が前記第１半導体領域であってもよい。
また、上部に少なくとも１つの前記第２ゲート電極を有する前記第１半導体領域の幅が、上部に前記第１ゲート電極のみを有する前記第１半導体領域の幅よりも短くてもよい。
また、前記第１半導体層と前記第１半導体領域で形成されるｐｎ接合による前記半導体装置の耐圧が、平面接合による理想耐圧の９０％以上であってもよい。
また、前記第１半導体層の厚さは３０μｍ以上であってもよい。
また、前記第２半導体層が半導体基板であって、前記第１半導体層が前記半導体基板上に形成したエピタキシャル層であってもよい。
【発明の効果】
【００１４】
この発明によれば、ゲート信号が入力されるゲート電極が配置されるベース領域間と、ベース領域間上にゲート信号が入力されない領域を設けることで、低いオン抵抗を維持しながら、入力容量を減少させることができる。
入力容量を減少させることで、スイッチング動作時の遅れ時間を短縮できて、スイッチング損失の減少とドライブ損失の低減が図れて、高周波動作をさせることができる縦型ＭＯＳＦＥＴを提供できる。
【発明を実施するための最良の形態】
【００１５】
実施の形態を以下の実施例にて説明する。尚、以下の図の説明では第１導電型をｎ型、第２導電型をｐ型としたが逆であっても構わない。また図８と同一部位には同一の符号を付した。
【実施例１】
【００１６】
図１は、この発明の第１実施例の半導体装置の要部断面図である。この図はプレーナー型半導体のｎチャネル縦型ＭＯＳＦＥＴの活性部及びゲート電極の要部断面図である。
このｎチャネル縦型ＭＯＳＦＥＴは、ｎ＋ドレイン層１と、ｎ＋ドレイン層１上に形成されたｎ−ドリフト層２と、ｎ−ドリフト層２の表面層に形成されたｐベース領域３と、ｐベース領域３の表面層に形成されたｎ＋ソース領域４と、ｎ＋ソース領域４とｎ−ドリフト層２に挟まれたｐベース領域３上とこのｎ−ドリフト層２上に跨るようにゲート絶縁膜６を介して形成されたゲート電極７と、ｎ＋ソース領域４と重なりｎ＋ソース領域４より深くなるようにｐベース領域３の表面層に形成されたｐ＋コンタクト領域５と、ゲート電極７のうち一つ置きのゲート電極７ａの表面を被覆しｎ＋ソース領域の一部とｐ＋コンタクト領域５が露出するように形成された層間絶縁膜８と、層間絶縁膜８上と層間絶縁膜８が被覆していないゲート電極７ｂ（ゲート電極７ａの隣に配置される）と露出したｎ＋ソース領域４の一部上とｐ＋コンタクト領域５上に跨って形成されたソース電極９と、ｎ＋ドレイン層１の裏面に形成されたドレイン電極１０とで構成される。前記のｐベース領域３、ｎ＋ソース領域４およびゲート電極７（ゲート電極７ａ，７ｂから成る総称）などの平面パターンはストライプ状をしている場合で図はパターンの長手方向に対して直角に切断した場合の要部断面図である。
【００１７】
前記の層間絶縁膜８で被覆されないゲート電極７ｂは、ゲート信号が入力される層間絶縁膜８が被覆されたゲート電極７ａから電気的に切り離されてゲート信号が入らないようになっており、さらにソース電極９と接続することでこのゲート電極７ｂで生じる入力容量Ｃｉｓｓを消滅させている。
尚ソース電極９とゲート電極７ｂの接続は、ゲート電極７ｂ全面でもよいし、ゲート電極９ｂを層間絶縁膜８で被覆し、層間絶縁膜８の一部に開口部を形成して一部分でもよい。重要なのはゲート電極７ａとゲート電極７ｂが電気的に切り離されている点である。
【００１８】
また、ｐベース領域３の中央線と隣接するｐベース領域３の中央線で挟まれた領域がセル１４である。そのセルの幅はｐベース領域３端から隣接するｐベース領域３端までの距離に等しくそれがセルピッチＷ１である。このセルピッチＷ１は１５μｍ程度である。セルピッチＷ１が１５μｍ程度と小さくｐベース領域３幅（図５のＭ）が９μｍ程度であると接合面が平面接合に近い状態になり、空乏層１２の先端が平坦化されて、理想耐圧に近い耐圧（平面接合での耐圧の９０％以上）が得られる。
【００１９】
また、前記のｎ＋ドレイン層１を高濃度のｎ半導体基板とし、その上にｎ型のエピタキシャル層を積層してｎ−ドリフト層２を形成してもよい。その他にｎ−ドリフト層２をｎ半導体基板として裏面にｎ型不純物を高濃度に拡散でｎ＋ドレイン層１を形成してもよい。
前記で説明したように、多数あるセル１３のうち一部のセル（図１では一つ置きのセル）に対してゲート電極７を絶縁する層間絶縁膜８を無くし、ゲート電極７ｂをゲート信号が入力される外部ゲート配線（層間絶縁膜８が被覆されたゲート電極７ａ）と分離し、かつこの層間絶縁膜８が無いゲート電極７ｂとソース電極９を短絡した構造とする。このような構造にすることで、ｐベース領域３とｎ−ドリフト層２の接合面が平面接合に近い形状となり、前記したように理想耐圧に近い耐圧が得られる。ゲート電極７ａとゲート電極７ｂの分離は、例えばくし歯状に対向させればよい。
【００２０】
また層間絶縁膜８がないゲート電極７ｂをソース電極９と短絡することで、入力容量Ｃｉｓｓを低減することができる。この入力容量Ｃｉｓｓが減少することでスイッチング動作時の遅れ時間を短縮させることができ、この遅れ時間中に発生するターンオフ損失（スイッチング損失の一部）を低減でき、さらにドライブ損失の低減を図ることができて、高周波動作をさせることができる。この実施例では、ゲート電極７ａ上にだけ層間絶縁膜８が残るようにマスクを変更するだけでよいので、製造も容易である。
【００２１】
また、このようにゲート電極７ｂがソース電極９と短絡したセル１３ではチャネルが形成されずチャネル抵抗が増大する。しかし３００Ｖ〜５００Ｖ以上のｎチャネル縦型ＭＯＳＦＥＴでは、チャネル抵抗がオン抵抗に占める割合は数％であり、オン抵抗の増大は微増である。そのため、低オン抵抗と低入力容量の両立を図ることができる。尚、前記の耐圧範囲ではｎ−ドリフト層の厚さは３０μｍ程度以上である。
図２は、入力容量Ｃｉｓｓとオン抵抗ＲＤＳ（ｏｎ）の関係を示す図である。この図は計算による入力容量Ｃｉｓｓとオン抵抗ＲＤＳ（ｏｎ）を規格化して示す。図２には比較するために図８の従来素子も示した。図のａ、ｂ、ｃ、ｄ、ｅは短絡するゲート電極数(短絡電極数)がそれぞれ０、１、２、３、４であり、ａは従来素子、ｂ〜ｅは本発明素子である。尚、ｂは第１実施例であり、ｃ〜ｅは図示しない変形例である。
図２から分かるように、短絡するセル数を増やすことでオン抵抗ＲＤＳ（ｏｎ）が殆ど変化せずに入力容量Ｃｉｓｓを大幅に減少させることができる。ただし、オン抵抗ＲＤＳ（ｏｎ）はチャネル抵抗以外は変化しないものとして計算した。実際は短絡するセル数を増やすと電流通路として働かない無効領域が増大するので図の値よりオン抵抗は曲線Ｂのように増大すると予測される。
また、図の斜め４５度の点線Ｄは、セルピッチＷ１を変えずにチップサイズを変化させた場合であり、チップサイズを小さくすると入力容量Ｃｉｓｓが減少しオン抵抗ＲＤＳ（ｏｎ）は増大する。
尚、ゲート電極７ｂの全面を層間絶縁膜で覆った上で、ゲート電極７ｂをどことも接続しないフローティング状態としてもよい。この場合は、層間絶縁膜８を形成するためのマスクが従来技術と同じでよいので、製造が容易である。
【実施例２】
【００２２】
図３は、この発明の第２実施例の半導体装置の要部断面図である。図１との違いは、ゲート絶縁膜６を設けるだけで、ゲート電極７ｂを除去した又は形成しなかった点であり、効果は図１と同じでゲート電極７ｂを除去した又は形成しなかった領域で入力容量Ｃｉｓｓが減少させられている。
この実施例では、ゲート電極７ｂを設けないことで、ゲート電極７ａの配置間隔が広まったような位置関係となり、ソース電極９表面の平坦度が高められる。尚、ゲート電極７ｂを除去又は形成しなかった領域のゲート絶縁膜６上に層間絶縁膜８を設けてもよい。
【実施例３】
【００２３】
図４は、この発明の第３実施例の半導体装置の要部断面図である。図１との違いは、ｐベース領域３の表面層に形成されるｎ＋ソース領域４の内、ゲート電極７ｂ側のｎ＋ソース領域４を除去した点である。この場合も、効果は図１と同じである。
図３、図４のｐベース領域３より表面部を拡大して示したのが、図５、図６である。この図ではｐ＋コンタクト領域５やソース電極９は省略されている。図中のＬｇはゲート電極長、Ｗ１はセルピッチ、Ｌｓは層間絶縁膜で被覆されていないゲート電極長、Ｍはｐベース領域幅、Ｎはｐベース領域間距離、Ｌ１はコンタクト開口部長、Ｋはゲート電極端から層間絶縁膜端までの距離、Ｔはゲート電極端からｐベース領域端までの距離、Ｊは層間絶縁膜端からｐベース領域端までの距離、Ｈはｎソース領域間の距離である。これらの寸法は図５(図１の拡大図)、図６（図４の拡大図）で同じである。
【００２４】
ここで、Ｌｇ＝Ｌｓ＝Ｎ＋２Ｔ、Ｌ１＝２Ｊ＋Ｋ＋Ｈ、Ｍ＝２（Ｔ＋Ｋ＋Ｊ）＋Ｈ、Ｗ１＝Ｍ＋Ｎ＝Ｌｇ＋Ｌｓ＋Ｋである。
図６で示されるセルピッチＷ１を短縮する方法についてつぎに説明する。
【実施例４】
【００２５】
図７は、この発明の第４実施例の半導体装置の要部断面図である。図４（図６）との違いは、層間絶縁膜８で被覆されないゲート電極７ｂを被覆されたゲート電極７ａに近付けた点である。こうすることで、図７のコンタクト開口部長Ｌ２が図６のコンタクト開口部長Ｌ１より短くなり、図７のpベース領域幅Ｑが図６のｐベース領域幅Ｍより狭くなる。そのため、図７のセルピッチＷ２が図６のセルピッチＷ１より狭くなる。セルピッチＷ２が狭くなることで、接合が一層平坦接合に近づきｎ−ドリフト層２の不純物濃度を高くしても耐圧が確保できる。不純物濃度を高くすることで、図６よりもチャネル密度が増大しオン抵抗ＲＤＳ（ｏｎ）の低減を図ることができる。
【００２６】
尚、前記の第１〜第４実施例はｎチャネル縦型ＭＯＳＦＥＴで説明したが、ｐチャネル縦型ＭＯＳＦＥＴにも当然適用できて、その効果は前記と同様である。
また、この発明をプレーナゲート型のＩＧＢＴにも適用できる。そのときの主な効果はドライブ損失の低減と平面接合に近いので耐圧の向上が図れる。
【図面の簡単な説明】
【００２７】
【図１】この発明の第１実施例の半導体装置の要部断面図
【図２】入力容量Ｃｉｓｓとオン抵抗ＲＤＳ（ｏｎ）の関係を示す図
【図３】この発明の第２実施例の半導体装置の要部断面図
【図４】この発明の本発明の第３実施例の半導体装置の要部断面図
【図５】図３のｐベース領域３より表面部を拡大して示した図
【図６】図４のｐベース領域３より表面部を拡大して示した図
【図７】この発明の第４実施例の半導体装置の要部断面図
【図８】従来の半導体装置の要部断面図
【符号の説明】
【００２８】
１    ｎ＋ドレイン層
２    ｎ−ドリフト層
３    ｐベース領域
４    ｎ＋ソース領域
５    ｐ＋コンタクト領域
６    ゲート絶縁膜
７、７ａ、７ｂ  ゲート電極
８    層間絶縁膜
９    ソース電極
１０    ドレイン電極
１１    表面層
１２    空乏層
１３    中央線
１４    セル
【図１】
0005509513.tif 000002
【図２】
0005509513.tif 000003
【図３】
0005509513.tif 000004
【図４】
0005509513.tif 000005
【図５】
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【図６】
0005509513.tif 000007
【図７】
0005509513.tif 000008
【図８】
0005509513.tif 000009