(57)【特許請求の範囲】
【請求項１】
第１領域および第２領域が割り当てられた主面を有する半導体基板、
前記第１領域に対応して前記主面に設けられたアナログ集積回路、
前記第２領域に対応して前記主面に設けられたディジタル集積回路、および
前記第１領域および前記第２領域に対向するグランド層を有する半導体装置であって、
前記アナログ集積回路および前記ディジタル集積回路にアナロググランド端子およびディジタルグランド端子がそれぞれ設けられ、
前記グランド層が前記第１領域に対向するアナロググランド層と前記第２領域に対向するディジタルグランド層とに分割され、
前記アナロググランド端子および前記ディジタルグランド端子が前記アナロググランド層および前記ディジタルグランド層にそれぞれ接続され、
前記アナロググランド端子および前記アナロググランド層はそれぞれ単一の端子および単一の層であり、
前記ディジタルグランド端子は複数のグランド端子に分割され、
前記ディジタルグランド層は前記複数のグランド端子がそれぞれ接続された複数の小グランド層に分割され、
前記アナログ集積回路はアナログ・ディジタル間変換処理のうちアナログ側の処理を担うアナログ側変換回路を含み、そして
前記ディジタル集積回路は前記アナログ・ディジタル間変換処理のうちディジタル側の処理を担うディジタル側変換回路を含む、半導体装置。
【請求項２】
前記ディジタル集積回路は、複数のディジタル回路、および前記複数のディジタル回路にそれぞれ接続された複数の電源端子をさらに含む、請求項１記載の半導体装置。
【請求項３】
前記ディジタル側変換回路は前記複数の電源端子のいずれか１つと接続される、請求項２記載の半導体装置。
【請求項４】
前記第２領域に対向する浮遊層をさらに備え、
前記複数のグランド端子の少なくとも１つは前記浮遊層にも接続される、請求項２または３記載の半導体装置。
【請求項５】
前記複数の電源端子および前記グランド層の上に形成された絶縁層、
前記複数の電源端子の各々の位置に対応して前記絶縁層に形成された第１貫通孔、
前記ディジタルグランド層の位置に対応して前記絶縁層に形成された第２貫通孔、
前記第１貫通孔を介して前記複数の電源端子の各々に接続された電源電極部材、および
前記第２貫通孔を介して前記ディジタルグランド層と接続されたグランド電極部材をさらに備える、請求項２ないし４のいずれかに記載の半導体装置。
【請求項６】
前記電源電極部材は前記絶縁層を基準として前記グランド電極部材よりも離れた位置に配置される、請求項５記載の半導体装置。
【請求項７】
前記アナロググランド層および前記ディジタルグランド層の各々に１または２以上の開口が形成される、請求項１ないし６のいずれかに記載の半導体装置。
【請求項８】
第１領域および第２領域が割り当てられた主面を有する半導体基板、前記第１領域に対応して前記主面に設けられたアナログ集積回路、前記第２領域に対応して前記主面に設けられたディジタル集積回路、および前記第１領域および前記第２領域に対向するグランド層を有する半導体パッケージが表面実装または内蔵された半導体モジュールであって、
前記半導体パッケージにおいては、
前記アナログ集積回路および前記ディジタル集積回路にアナロググランド端子およびディジタルグランド端子がそれぞれ設けられ、
前記グランド層が前記第１領域に対向するアナロググランド層と前記第２領域に対向するディジタルグランド層とに分割され、
前記アナロググランド端子および前記ディジタルグランド端子が前記アナロググランド層および前記ディジタルグランド層にそれぞれ接続され、
前記アナロググランド端子および前記アナロググランド層はそれぞれ単一の端子および単一の層であり、
前記ディジタルグランド端子は複数のグランド端子に分割され、
前記ディジタルグランド層は前記複数のグランド端子がそれぞれ接続された複数の小グランド層に分割され、
前記アナログ集積回路はアナログ・ディジタル間変換処理のうちアナログ側の処理を担うアナログ側変換回路を含み、そして
前記ディジタル集積回路は前記アナログ・ディジタル間変換処理のうちディジタル側の処理を担うディジタル側変換回路を含む、半導体モジュール。
【請求項９】
前記ディジタル集積回路に接続された電源電極部材、および
前記ディジタル集積回路と前記電源電極部材との間に配置されて前記ディジタルグランド層と接続されたグランド電極部材をさらに備える、請求項８記載の半導体モジュール。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、半導体装置に関し、特にアナログ集積回路およびディジタル集積回路が実装された、半導体装置に関する。【０００２】
この発明はまた、半導体モジュールに関し、特にアナログ集積回路およびディジタル集積回路を有する半導体装置が表面実装または内蔵された、半導体モジュールに関する。
【背景技術】
【０００３】
この種の装置の一例が、特許文献１に開示されている。この背景技術によれば、シリコン基板の上面の中央部に回路素子形成領域が割り当てられ、その外側に信号用の複数の接続パッドおよびグランド用の単一の接続パッドが設けられる。信号用の再配線は信号用の接続パッドの上面から絶縁膜の上面にかけて設けられ、再配線の先端に位置するパッド部の上面には突起電極が設けられる。また、グランド層は、信号用の再配線およびその近傍を回避するように回路素子形成領域上の絶縁膜の上面に設けられ、グランド用の再配線を介してグランド用の接続パッドに接続される。グランド層の上面の所定の箇所には、別の突起電極が設けられる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００１−１５６２０９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかし、アナログ集積回路およびディジタル集積回路のような複数の集積回路を回路素子形成領域に形成する場合、或る集積回路で発生したノイズがグランド層を介して他の集積回路に影響を与えるおそれがある。特に、ディジタル集積回路で発生した高周波ノイズがアナログ集積回路の動作を不安定にするおそれがある。【０００６】
それゆえに、この発明の主たる目的は、ディジタル集積回路で発生したノイズがアナログ集積回路に与える影響を抑制することができる、半導体装置または半導体モジュールを提供することである。
【課題を解決するための手段】
【０００７】
この発明に従う半導体装置(10：実施例で相当する参照符号。以下同じ)は、第１領域および第２領域が割り当てられた主面を有する半導体基板(22)、第１領域に対応して主面に設けられたアナログ集積回路(12)、第２領域に対応して主面に設けられたディジタル集積回路(14)、および第１領域および第２領域に対向するグランド層(28~30, 34)を有する半導体装置(10)であって、アナログ集積回路およびディジタル集積回路にアナロググランド端子(T2)およびディジタルグランド端子(T6, T7)がそれぞれ設けられ、グランド層が第１領域に対向するアナロググランド層(28)と第２領域に対向するディジタルグランド層(30, 34)とに分割され、アナロググランド端子およびディジタルグランド端子がアナロググランド層およびディジタルグランド層にそれぞれ接続され、アナロググランド端子およびアナロググランド層はそれぞれ単一の端子および単一の層であり、ディジタルグランド端子は複数のグランド端子に分割され、ディジタルグランド層は複数のグランド端子がそれぞれ接続された複数の小グランド層に分割され、アナログ集積回路はアナログ・ディジタル間変換処理のうちアナログ側の処理を担うアナログ側変換回路(18a)を含み、そしてディジタル集積回路はアナログ・ディジタル間変換処理のうちディジタル側の処理を担うディジタル側変換回路(18d)を含む。
【０００８】
好ましくは、ディジタル集積回路は、複数のディジタル回路(201~203)、および複数のディジタル回路にそれぞれ接続された複数の電源端子(T3~T5)をさらに含む。【０００９】
或る局面では、ディジタル側変換回路(18d)は複数の電源端子のいずれか１つと接続される。【００１０】
他の局面では、第２領域に対向する浮遊層(32)がさらに備えられ、複数のグランド端子の少なくとも１つは浮遊層にも接続される。
【００１１】
その他の局面では、複数の電源端子およびグランド層の上に形成された絶縁層(42)、複数の電源端子の各々の位置に対応して絶縁層に形成された第１貫通孔(H1)、ディジタルグランド層の位置に対応して絶縁層に形成された第２貫通孔(H2)、第１貫通孔を介して複数の電源端子の各々に接続された電源電極部材(PE1)、および第２貫通孔を介してディジタルグランド層と接続されたグランド電極部材(GE1)がさらに備えられる。好ましくは、電源電極部材は絶縁層を基準としてグランド電極部材よりも離れた位置に配置される。
【００１２】
好ましくは、アナロググランド層およびディジタルグランド層の各々に１または２以上の開口が形成される。
【００１３】
この発明に従う半導体モジュール(10)は、第１領域および第２領域が割り当てられた主面を有する半導体基板(22)、第１領域に対応して主面に設けられたアナログ集積回路(12)、第２領域に対応して主面に設けられたディジタル集積回路(14)、および第１領域および第２領域に対向するグランド層(28~30, 34)を有する半導体パッケージ(LB3)が表面実装または内蔵された半導体モジュールであって、半導体パッケージにおいては、アナログ集積回路およびディジタル集積回路にアナロググランド端子(T2)およびディジタルグランド端子(T6, T7)がそれぞれ設けられ、グランド層が第１領域に対向するアナロググランド層(28)と第２領域に対向するディジタルグランド層(30, 34)とに分割され、アナロググランド端子およびディジタルグランド端子がアナロググランド層およびディジタルグランド層にそれぞれ接続され、アナロググランド端子およびアナロググランド層はそれぞれ単一の端子および単一の層であり、ディジタルグランド端子は複数のグランド端子に分割され、ディジタルグランド層は複数のグランド端子がそれぞれ接続された複数の小グランド層に分割され、アナログ集積回路はアナログ・ディジタル間変換処理のうちアナログ側の処理を担うアナログ側変換回路を含み、そしてディジタル集積回路はアナログ・ディジタル間変換処理のうちディジタル側の処理を担うディジタル側変換回路を含む。
【００１４】
好ましくは、ディジタル集積回路に接続された電源電極部材(PE1)、およびディジタル集積回路と電源電極部材との間に配置されてディジタルグランド層と接続されたグランド電極部材(GE1)がさらに備えられる。
【発明の効果】
【００１５】
この発明によれば、グランド層は、アナログ集積回路用の第１領域に対向するアナロググランド層と、ディジタル集積回路用の第２領域を覆うディジタルグランド層とに分割される。これによって、ディジタル集積回路から発生したノイズがグランド層を介してアナログ集積回路に影響を与える現象が抑制される。
【００１６】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【図面の簡単な説明】
【００１７】
【図１】この実施例の半導体装置の一例を示すブロック図である。
【図２】図１に示す半導体装置に適用されるコンバータの構成の一例を示すブロック図である。
【図３】図１に示す半導体装置に適用されるディジタル信号処理回路の構成の一例を示すブロック図である。
【図４】（Ａ）は基板に形成された機能面の一例を示す図解図であり、（Ｂ）は（Ａ）に示す積層体のＡ−Ａ断面図である。
【図５】（Ａ）は図４に示す積層体に積層された絶縁層および再配線層の一例を示す図解図であり、（Ｂ）は（Ａ）に示す積層体のＡ−Ａ断面図である。
【図６】（Ａ）は図５に示す積層体に積層された他の絶縁層およびポスト電極の一例を示す図解図であり、（Ｂ）は（Ａ）に示す積層体のＡ−Ａ断面図である。
【図７】図６に示す積層体を封止して作製された半導体装置の断面図である。
【図８】図６に示す積層体を封止して作製された他の半導体装置の断面図である。
【発明を実施するための形態】
【００１８】
図１を参照して、この実施例の半導体装置１０は、アナログ集積回路１２およびディジタル集積回路１４を含む。アナログ集積回路１２にはアナログ信号処理回路１６とコンバータ１８の一部とが設けられ、ディジタル集積回路１４にはコンバータ１８の他の一部とディジタル信号処理回路２０とが設けられる。
【００１９】
アナログ信号処理回路１２によって処理されたアナログ信号はコンバータ１８によってディジタル信号に変換され、変換されたディジタル信号がディジタル信号処理回路２０に与えられる。また、ディジタル信号処理回路２０によって処理されたディジタル信号はコンバータ１８によってアナログ信号に変換され、変換されたアナログ信号がアナログ信号処理回路１６に与えられる。
【００２０】
アナログ集積回路１２には、アナログ電源端子Ｔ１およびアナロググランド端子Ｔ２が設けられる。アナログ電源端子Ｔ１およびアナロググランド端子Ｔ２のいずれも、アナログ信号処理回路１６およびコンバータ１８の両方と接続される。アナログ電源電圧Ａ＿Ｖｃｃは、アナログ電源端子Ｔ１を介してアナログ信号処理回路１６およびコンバータ１８に供給される。また、アナロググランド端子Ｔ２は、グランドに接続される。
【００２１】
ディジタル集積回路２０には、ディジタル電源端子Ｔ３〜Ｔ５とディジタルグランド端子Ｔ６〜Ｔ７とが設けられる。ディジタル電源端子Ｔ３はコンバータ１８およびディジタル信号処理回路２０の両方と接続され、ディジタル電源端子Ｔ４およびＴ５はディジタル信号処理回路２０のみと接続される。ディジタルグランド端子Ｔ６はコンバータ１８のみと接続され、ディジタルグランド端子Ｔ７はディジタル信号処理回路２０のみと接続される。
【００２２】
ディジタル電源電圧Ｄ＿Ｖｃｃは、ディジタル電源端子Ｔ３〜Ｔ５を介してコンバータ１８およびディジタル信号処理回路２０に供給される。また、ディジタルグランド端子Ｔ６およびＴ７は、グランドに接続される。
【００２３】
なお、ディジタル電源電圧Ｄ−Ｖｃｃの入力端をディジタル電源端子Ｔ３〜Ｔ５に分散させ、かつ基準電位面との接続端をディジタルグランド端子Ｔ６〜Ｔ７に分散させるようにしたのは、後述する再配線層の設計の自由度を高めるためである。
【００２４】
アナログ信号処理回路１６はアナログ電源電圧Ａ＿Ｖｃｃに基づいてアナログ信号処理を実行し、ディジタル信号処理回路２０はディジタル電源電圧Ｄ＿Ｖｃｃに基づいてディジタル信号処理を実行する。また、コンバータ１８は、アナログ電源電圧Ａ＿Ｖｃｃに基づいてアナログ側の変換処理を実行し、ディジタル電源電圧Ｄ＿Ｖｃｃに基づいてディジタル側の変換処理を実行する。
【００２５】
図２を参照して、コンバータ１８は、Ａ／Ｄ変換回路１８１およびＤ／Ａ変換回路１８２によって形成される。アナログ信号処理回路１６から出力されたアナログ信号はＡ／Ｄ変換器１８１によってディジタル信号に変換され、ディジタル信号処理回路２０から出力されたディジタル信号はＤ／Ａ変換器１８２によってアナログ信号に変換される。Ａ／Ｄ変換器１８１によって変換されたディジタル信号はディジタル信号処理回路２０に与えられ、Ｄ／Ａ変換器１８２によって変換されたアナログ信号はアナログ信号処理回路１６に与えられる。
【００２６】
ここで、Ａ／Ｄ変換回路１８１およびＤ／Ａ変換回路１８２のうち、アナログ側の変換処理を担う回路の少なくとも一部はアナログ側変換回路１８ａに属し、ディジタル側の変換処理を担う回路の少なくとも一部はディジタル側変換回路１８ｄに属する。アナログ電源端子Ｔ１およびアナロググランド端子Ｔ２はアナログ側変換回路１８ａに接続され、ディジタル電源端子Ｔ３およびディジタルグランド端子Ｔ６はディジタル側変換回路１８ｄに接続される。
【００２７】
図３を参照して、ディジタル信号処理回路２０は、制御回路２０１，Ｉ／Ｆ回路２０２およびメモリ回路２０３を含む。ディジタル電源端子Ｔ３は制御回路２０１と接続され、ディジタル電源端子Ｔ４はＩ／Ｆ回路２０２と接続され、そしてディジタル電源端子Ｔ５はメモリ回路２０３と接続される。また、ディジタルグランド端子Ｔ７は、制御回路２０１，Ｉ／Ｆ回路２０２およびメモリ回路２０３と共通的に接続される。
【００２８】
図１に示す半導体装置１０は、図４（Ａ）および図４（Ｂ）〜図６（Ａ）〜図６（Ｂ）の製造プロセスを経て作製された半導体パッケージ（＝積層体ＬＢ３）を図７に示す要領で封止することで完成する。ここで、半導体パッケージの製造プロセスとしてはＷＬ−ＣＳＰ(Wafer Level Chip Size Package)プロセスが採用され、再配線層の形成まではウェハーレベルで行われるが、説明の便宜上、当初からチップ化した状態を想定する。
【００２９】
まず図４（Ａ）および図４（Ｂ）を参照して、アナログ集積回路１２は半導体基板２２の上面の或る領域（＝図４に斜線で示す矩形領域）に形成され、ディジタル集積回路１４は半導体基板２２の上面の他の領域（＝図４に網掛で示すＬ字型領域）に形成される。また、半導体基板２２の上面の周縁部には、複数のパッド電極２４，２４，…が形成される。これらのパッド電極２４，２４，…の一部はアナログ集積回路１２と接続され、これらのパッド電極２４，２４，…の他の一部はディジタル集積回路１４と接続される。こうして、上面が機能面に相当する積層体ＬＢ１が得られる。
【００３０】
なお、アナログ集積回路１２に接続されたパッド電極２４，２４，…の一部が、アナログ電源端子Ｔ１およびアナロググランド端子Ｔ２に相当する。また、ディジタル集積回路１４に接続されたパッド電極２４，２４，…の一部が、ディジタル電源端子Ｔ３〜Ｔ５およびディジタルグランド端子Ｔ６〜Ｔ７に相当する。
【００３１】
図５（Ａ）および図５（Ｂ）を参照して、積層体ＬＢ１の上面のうちパッド電極２４，２４，…を除く領域は、絶縁層２６によって覆われる。また、絶縁層２６の上には再配線層が積層される。再配線層は、単一のアナロググランド層２８，３つのディジタルグランド層３０〜３４，複数のパッド電極層３６，３６，…，複数のポスト電極層３８，３８，…および複数の引き回し配線４０，４０，…によって形成される。さらに、アナロググランド層２８には各々が円形を有する２つの開口が形成され、ディジタルグランド層３０にも各々が円形を有する３つの開口が形成される。なお、これらの開口は、アナロググランド層２８およびディジタルグランド層３０における残銅率の調整（いずれのグランド層も素材は銅などの導電性の高い材料が好ましい）のために設けられる。
【００３２】
ここで、アナロググランド層２８はアナログ集積回路１２に対向する位置に形成され、ディジタルグランド層３０〜３４はディジタル集積回路１４に対向する位置に形成される。また、パッド電極層３６はパッド電極２４の上に形成され、ポスト電極層３８は後述するポスト電極４４が配置される位置に形成される。さらに、引き周し配線４０は、パッド電極層２４をアナロググランド層２８，ディジタルグランド層３０，ディジタルグランド層３４，ポスト電極層３８，または他のパッド電極層２４と接続するために形成される。ディジタルグランド層３２はいずれのパッド電極層２４とも接続されず、浮遊層とされる。こうして、絶縁層２６および再配線層が上面に形成された積層体ＬＢ２が得られる。
【００３３】
なお、アナログ電源端子Ｔ１に相当するパッド電極２４はパッド電極層３６および引き回し配線４０を経てポスト電極層３８と接続され、アナロググランド端子Ｔ２に相当するパッド電極２４はパッド電極層３６および引き回し配線４０を経てアナロググランド層２８と接続される。
【００３４】
また、ディジタル電源端子Ｔ３〜Ｔ５の各々に相当するパッド電極２４はパッド電極層３６および引き回し配線４０を経てポスト電極層３８と接続され、ディジタルグランド端子Ｔ６に相当するパッド電極２４はパッド電極層３６および引き回し配線４０を経てディジタルグランド層３０と接続され、ディジタルグランド端子Ｔ７に相当するパッド電極２４はパッド電極層３６および引き回し配線４０を経てディジタルグランド層３４と接続される。
【００３５】
なお、ディジタルグランド端子Ｔ６に相当するパッド電極２４およびディジタルグランド端子Ｔ７に相当するパッド電極２４の少なくとも一方を、ディジタルグランド層３２にさらに接続してもよい。
【００３６】
ディジタル電源端子Ｔ３〜Ｔ５を距離を隔てて割り当て、かつディジタル集積回路１４に対向するグランド層を３つのディジタルグランド層３０〜３４に分割することで、ディジタル電源電圧Ｄ＿Ｖｃｃを供給する配線をディジタル側変換回路１８ｄの近傍を避けるように引き回す自由度が確保される。このような引き回しの自由度と浮遊状態にあるディジタルグランド層３２のシールド機能とによって、ディジタル側変換回路１８ｄで発生したノイズがディジタル電源電圧Ｄ＿Ｖｃｃに重畳される現象を低減することができる。
【００３７】
つまり、ディジタルグランド層３０〜３４と同時にディジタル電源電圧Ｄ＿Ｖｃｃにディジタル集積回路１４で発生したノイズが重畳されると、このノイズがディジタル信号ラインとディジタルグランド電極に同位相で重畳されることでコモンモードノイズとなり、信号ラインとグランドとの間に形成するコンデンサなどではノイズ除去ができなくなるのでディジタル側変換回路１８ｄに重畳されてしまう。また、ディジタルグランド層３０〜３４は薄膜工法で作られた電極厚の薄い（たとえば１μｍ〜５μｍ厚）グランド電極であるため、グランドの電位を一定に保つことができず、このグランド層においてノイズを落とすことができなくなり、アナログ側変換回路１８ａにノイズが伝達してしまう。このノイズはコモンモードノイズからノーマルモードノイズに変換することがあるので、アナログ集積回路１６で信号処理を行っている微弱な信号にコモンモードノイズやノーマルモードノイズが重畳されてしまい、スプリアスノイズが発生することによって、無線通信において重要な問題となるパケットエラーレートが大きくなり、通信速度や通信品質の劣化が発生することになる。一方、この実施例のように、ディジタル電源電圧Ｄ＿Ｖｃｃを供給する配線をディジタル側変換回路１８ｄの近傍を避けるように引き回すことで、ディジタル電源電圧Ｄ＿Ｖｃｃに重畳されるノイズが低減され、これによってアナログ側変換回路１８ａの動作が安定し、パケットエラーレートが小さくなり、通信品質が向上する。なお、ここではアナログ側変換回路１８ａに伝達するノイズとして、ディジタル集積回路１４で発生したノイズがコモンモードノイズとなってアナログ側変換回路１８ａに伝達する例で説明したが、ノイズの伝達パターンとしては、コモンモードノイズがノーマルモードノイズとなって伝達するなど様々なモードが存在する。
【００３８】
図６（Ａ）および図６（Ｂ）を参照して、積層体ＬＢ２の上面は、複数の貫通孔４６，４６，…を有する絶縁層４２によって覆われる。複数の貫通孔４６，４６，…の一部からはポスト電極層３８，３８，…が露出し、複数の貫通孔４６，４６，…の他の一部からはアナロググランド層２８，ディジタルグランド層３０〜３４の各々の一部が露出する。これらの貫通孔４６，４６，…には、複数のポスト電極４４，４４，…がそれぞれ埋め込まれる。
【００３９】
したがって、或るポスト電極４４はポスト電極層３８を介してアナログ電源端子Ｔ１と接続され、他のポスト電極４４はアナロググランド層２８を介してアナロググランド端子Ｔ２と接続される。また、或るポスト電極４４はポスト電極層３８を介してディジタル電源端子Ｔ３，Ｔ４またはＴ５と接続され、他のポスト電極はディジタルグランド層３０を介してディジタルグランド端子Ｔ６と接続され、その他のポスト電極はディジタルグランド層３４を介してディジタルグランド端子Ｔ７と接続される。こうして、絶縁層４６および複数のポスト電極４４，４４，…が上面に形成された積層体ＬＢ３が得られる。
【００４０】
ここで、アナログ電源端子Ｔ１と接続されたポスト電極４４を特に“ポスト電極Ｅ１”と定義し、アナロググランド端子Ｔ２と接続されたポスト電極４４を特に“ポスト電極Ｅ２”と定義する。
【００４１】
また、ディジタル電源端子Ｔ３と接続されたポスト電極４４を特に“ポスト電極Ｅ３”と定義し、ディジタル電源端子Ｔ４と接続されたポスト電極４４を特に“ポスト電極Ｅ４”と定義し、ディジタル電源端子Ｔ５と接続されたポスト電極４４を特に“ポスト電極Ｅ５”と定義する。さらに、ディジタルグランド端子Ｔ６と接続されたポスト電極４４を特に“ポスト電極Ｅ６”と定義し、ディジタルグランド端子Ｔ７と接続されたポスト電極４４を特に“ポスト電極Ｅ７”と定義する。
【００４２】
さらに、ポスト電極Ｅ３〜Ｅ５がそれぞれ埋め込まれた貫通孔４６，４６および４６の各々を特に“貫通孔Ｈ１”と定義し、ポスト電極Ｅ６およびＥ７がそれぞれ埋め込まれた貫通孔４６および４６の各々を特に“貫通孔Ｈ２”と定義する。
【００４３】
図７を参照して、積層体ＬＢ３つまり半導体パッケージは、配線導体５０〜５６とともに、樹脂６０によって封止される。ただし、樹脂６０には複数のビアホール４８，４８，…が形成される。なお、半導体パッケージ内で容易に配線できることから、樹脂６０の材質は、液晶ポリマーやポリイミドなどのシート積層できるフレキシブルな樹脂であることが好ましい。また、半導体パッケージは、樹脂６０の表面に実装するようにしてもよい。
【００４４】
ディジタル電源電圧Ｄ＿Ｖｃｃは、ビアホール４８，配線導体５４および５０を介してポスト電極Ｅ３に供給され、ビアホール４８，配線導体５４および５２を介してポスト電極Ｅ５に供給される。ディジタル電源回路Ｄ＿Ｖｃｃはまた、ビアホール４８，配線導体５６および図示しない配線導体を介してポスト電極Ｅ４（図６参照）に供給される。
【００４５】
また、ポスト電極Ｅ６〜Ｅ７およびディジタルグランド電極３２（図５参照）と接続されたポスト電極４４は、ビアホール４８および配線導体５６を介して互いに接続される。したがって、配線導体５４は“ディジタル電源電極ＰＥ１”と定義でき、配線導体５６は“ディジタルグランド電極ＧＥ１”と定義できる。
【００４６】
ここで、積層体ＬＢ３の上面からディジタル電源電極ＰＥ１までの距離は積層体ＬＢ３の上面からディジタルグランド電極ＧＥ１までの距離よりも長く、ディジタル電源電極ＰＥ１とディジタル集積回路２４との間にディジタルグランド電極ＧＥ１が介在することとなる。コンバータ１８を形成するディジタル側変換回路１８ｄで発生したノイズはディジタルグランド電極ＧＥ１によってもシールドされ、ディジタル電源電圧Ｄ＿Ｖｃｃに重畳されるノイズを低減または無くすことができる。これによって、ディジタル集積回路１４で発生したノイズが、ディジタルグランド層３０〜３４とディジタル電源とに同相で重畳されてしまうコモンモードノイズとなることを防ぎ、ディジタルグランド層３０〜３４のみでノイズをシールドすることができる。
【００４７】
以上の説明から分かるように、半導体基板２２は、矩形領域およびＬ字型領域が割り当てられた主面を有する。アナログ集積回路１２は矩形領域に対応して半導体基板２２の主面に設けられ、ディジタル集積回路１４はＬ字型領域に対応して半導体基板２２の主面に設けられる。アナロググランド端子Ｔ２はアナログ集積回路１２に設けられ、ディジタルグランド端子Ｔ６およびＴ７はディジタル集積回路１４に設けられる。アナロググランド層２８はアナログ集積回路１２に対向するように半導体基板２２に積層され、ディジタルグランド層３０および３４はディジタル集積回路１４に対向するように半導体基板２２に積層される。アナロググランド端子Ｔ２はアナロググランド層２８に接続され、ディジタルグランド端子Ｔ６およびＴ７はディジタルグランド層３０および３４にそれぞれ接続される。
【００４８】
アナロググランド層２８およびディジタルグランド層３０，３４を上述のように配置することで、ディジタル集積回路１４から発生したノイズがアナログ集積回路１２に影響を与える現象が抑制される。また、再配線層における引き回し配線４０の引き回しの自由度を確保し、浮遊状態のディジタルグランド層３２を配置し、さらに半導体パッケージの外部においてディジタルグランド電極ＧＥ１よりも遠くの位置にディジタル電源電極ＰＥ１を形成することで、ディジタル側変換回路１８ｄで発生したノイズがディジタル電源電圧Ｄ＿Ｖｃｃに重畳される現象が抑制され、ひいてはアナログ側変換回路１８ａの動作が安定する。
【００４９】
なお、この実施例の半導体装置１０は図７に示す断面構造を有する。しかし、半導体パッケージつまり積層体ＬＢ３を図８に示す要領で封止して別の半導体装置１０を作製するようにしてもよい。図８の半導体装置１０でも、積層体ＬＢ３は複数の配線導体５２，５２，…とともに樹脂６０によって封止され、複数のビアホール４８，４８，…が樹脂６０に形成される。ただし、配線導体５２，５２，…の一部は樹脂６０の上面および下面に露出し、樹脂６０の上面には半導体素子６２，６４および６６が実装される。これによって、より複雑な処理を実行できる半導体装置１０が得られる。
【００５０】
また、この発明の半導体装置は、半導体モジュールで構成されたものに限らず、たとえば、プリント基板上に回路素子を実装したような構造であってもよい。
【符号の説明】
【００５１】
１０  …半導体装置
１２  …アナログ集積回路
１４  …ディジタル集積回路
１６  …アナログ信号処理回路
１８  …コンバータ
２０  …ディジタル信号処理回路
２８  …アナロググランド層
３０，３２，３４  …ディジタルグランド層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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