(57)【特許請求の範囲】
【請求項１】
行及び列に配置され、電気的にプログラム可能であると共にマスクプログラムされたメモリセルを有するハイブリッドメモリであって、
プログラミング電圧を受け取るように構成されると共に、電気的にプログラム可能なアンチヒューズメモリセルに接続された第１のワードラインと、
前記プログラミング電圧を受け取るように構成されると共に、マスクプログラムされたアンチヒューズメモリセルに接続された第２のワードラインと、
前記電気的にプログラム可能なアンチヒューズメモリセル及び前記マスクプログラムされたアンチヒューズメモリセルに接続されたビットラインと、
前記第１のワードライン及び前記第２のワードラインに連結されると共に、前記プログラミング電圧の電圧レベルを変更することによって、前記マスクプログラムされたアンチヒューズメモリセルのプログラミングを阻止するように構成されたプログラムロック回路とを備え、
前記マスクプログラムされたアンチヒューズメモリセルが、第１の論理状態または第２の論理状態のいずれかを表すようにマスクプログラムされている
ことを特徴とするハイブリッドメモリ。
【請求項２】
前記第２のワードラインが、電気的にプログラム可能なステータスメモリセルに接続される
ことを特徴とする請求項１に記載のハイブリッドメモリ。
【請求項３】
前記電気的にプログラム可能なステータスメモリセルが、前記電気的にプログラム可能なアンチヒューズメモリセルによって構成される
ことを特徴とする請求項２に記載のハイブリッドメモリ。
【請求項４】
前記第１の論理状態を表す前記マスクプログラムされたアンチヒューズメモリセルが、電源に対する永久結合部を備える
ことを特徴とする請求項１に記載のハイブリッドメモリ。
【請求項５】
前記永久結合部が、前記電源と電気的に接続されると共に、対応するワードラインがアクティブ状態にされる場合に前記ビットラインに連結される接点を備える
ことを特徴とする請求項４に記載のハイブリッドメモリ。
【請求項６】
前記永久結合部が、前記電源に接続されると共に、前記第２のワードラインがアクティブ状態にされる場合に前記ビットラインに連結される拡散領域を備える
ことを特徴とする請求項４に記載のハイブリッドメモリ。
【請求項７】
前記永久結合部が、前記第２のワードラインに接続されると共に、前記第２のワードラインが前記電源に駆動される場合に前記ビットラインに連結される拡散領域を備える
ことを特徴とする請求項４に記載のハイブリッドメモリ。
【請求項８】
前記第２の論理状態を表す前記マスクプログラムされたアンチヒューズメモリセルが、チャンネル領域を省略するように選択的にマスクプログラムされる
ことを特徴とする請求項１に記載のハイブリッドメモリ。
【請求項９】
前記プログラムロック回路が、前記第２のワードラインに連結されると共に、前記第２のワードラインによって印加される前記プログラミング電圧に応答して前記プログラミング電圧をプログラミングに対して効果がない電圧レベルに変更するためのロック状態にプログラムされたマスクプログラム可能な阻止回路を備える
ことを特徴とする請求項１に記載のハイブリッドメモリ。
【請求項１０】
前記マスクプログラム可能な阻止回路が、第１のマスクプログラム可能な阻止回路であり、前記プログラムロック回路が、前記第１のワードラインに連結されると共に、前記第１のワードラインによって印加される前記プログラミング電圧に応答して前記プログラミング電圧を前記電圧レベルに変更するためのロック状態にプログラムされた第２のマスクプログラム可能な阻止回路を備える
ことを特徴とする請求項９に記載のハイブリッドメモリ。
【請求項１１】
前記電気的にプログラム可能なアンチヒューズメモリセル、及び前記マスクプログラムされたアンチヒューズメモリセルが、
前記ビットラインに連結された第１の拡散領域、及び第１のポリシリコンゲートを有するアクセストランジスタと、
前記アクセストランジスタと直列状態にあると共に、前記アクセストランジスタと共有された第２の拡散領域、及び第２のポリシリコンゲートを有する、電気的にプログラム可能なアンチヒューズトランジスタとを備え、
前記ゲート酸化膜構造が、前記第１のポリシリコンゲートの下の厚膜ゲート酸化膜、及び前記第２のポリシリコンゲートの下の薄膜ゲート酸化膜を含む
ことを特徴とする請求項４に記載のハイブリッドメモリ。
【請求項１２】
前記第１のポリシリコンゲートが、読み取り動作の間、読み取り電圧まで駆動可能である
ことを特徴とする請求項１１に記載のハイブリッドメモリ。
【請求項１３】
前記第２のポリシリコンゲートが、プログラミング動作の間、前記プログラミング電圧まで駆動可能である
ことを特徴とする請求項１１に記載のハイブリッドメモリ。
【請求項１４】
前記第１のポリシリコンゲート、及び前記第２のポリシリコンゲートが、相互に電気的に連結されると共に、前記プログラミング電圧に駆動可能なワードラインに電気的に連結される
ことを特徴とする請求項１１に記載のハイブリッドメモリ。
【請求項１５】
前記永久結合部が、前記電源に電気的に接続されると共に、前記アクセストランジスタがアクティブ状態にされる場合に前記ビットラインに連結される接点を備える
ことを特徴とする請求項１１に記載のハイブリッドメモリ。
【請求項１６】
前記電源に対する前記永久結合部を有するように選択的にマスクプログラムされた各マスクプログラムされたアンチヒューズメモリセルに関して、前記永久結合部が、前記電源に接続されると共に、前記マスクプログラムされたアンチヒューズメモリセルの前記電気的にプログラム可能なアンチヒューズトランジスタに対して直列に連結された第３の拡散領域を備え、
前記第３の拡散領域が、前記アクセストランジスタ及び前記電気的にプログラム可能なアンチヒューズトランジスタがアクティブ状態にされる場合に前記ビットラインに連結される
ことを特徴とする請求項１１に記載のハイブリッドメモリ。
【請求項１７】
前記永久結合部が、前記第２のポリシリコンゲートに連結される拡散ラインに接続された第３の拡散領域を備える
ことを特徴とする請求項１１に記載のハイブリッドメモリ。
【請求項１８】
前記第２の論理状態を表す前記マスクプログラムされたアンチヒューズメモリセルが、チャンネル領域を省略するように選択的にマスクプログラムされる
ことを特徴とする請求項１１に記載のハイブリッドメモリ。
【請求項１９】
前記電気的にプログラム可能なアンチヒューズメモリセル、及び前記マスクプログラムされたアンチヒューズメモリセルが、
前記ビットラインに連結された拡散領域、及びポリシリコンゲートを有する、電気的にプログラム可能なアンチヒューズトランジスタを備え、
前記ゲート酸化膜構造が、前記ポリシリコンゲートと前記ゲート酸化膜構造の下の基板との間に導電チャンネルを形成するように融解可能な酸化膜破壊領域を含む
ことを特徴とする請求項４に記載のハイブリッドメモリ。
【請求項２０】
前記ゲート酸化膜構造が、前記酸化膜破壊領域に対応する薄膜ゲート酸化膜部分を有する薄膜変厚ゲート酸化膜を含む
ことを特徴とする請求項１９に記載のハイブリッドメモリ。
【請求項２１】
前記永久結合部が、前記電源に接続されると共に、前記ポリシリコンゲートに連結されたワードラインがアクティブ状態にされる場合に前記ビットラインに連結される別の拡散領域を備える
ことを特徴とする請求項１９に記載のハイブリッドメモリ。
【請求項２２】
前記永久結合部が、前記ポリシリコンゲートに連結される拡散ラインに接続された別の拡散領域を備える
ことを特徴とする請求項１９に記載のハイブリッドメモリ。
【請求項２３】
前記第２の論理状態を表す前記マスクプログラムされたアンチヒューズメモリセルが、チャンネル領域を省略するように選択的にマスクプログラムされる
ことを特徴とする請求項１９に記載のハイブリッドメモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリに対して方向づけられる。更に具体的には、本発明は、不揮発性メモリセルのマスクプログラミングに対して方向づけられる。
【背景技術】
【０００２】
この出願は、その全体が参照によってここに組み込まれる、２００６年１２月２２日に出願された米国仮特許出願番号第60/871,519号に対する優先権の利益を主張する。
【０００３】
過去３０年間にわたり、アンチヒューズ技術は、多くの発明者、ＩＣ設計者、及び製造業者の著しい注意を引き付けた。アンチヒューズは、導電状態に変更できる構造であるか、もしくは、言い換えれば非導電状態から導電状態に状態を変える電子デバイスである。同様に、２進状態は、プログラミング電圧またはプログラミング電流のような電気応力（electric stress）に応答した高い抵抗及び低い抵抗の内の１つであり得る。マイクロエレクトロニクス業界においてアンチヒューズを開発して適用する多くの試みがあったが、しかし、今までで最も成功したアンチヒューズアプリケーションは、アクテル社（Actel）及びクイックロジック社（Quicklogic）によって製造されたＦＧＰＡデバイス、そしてミクロン社（Micron）によってＤＲＡＭデバイスに使用された冗長性プログラミングまたはオプションプログラミングにおいて見られ得る。アンチヒューズ技術は、当該技術において良く知られていると共に、アンチヒューズトランジスタの例が、図１〜図５ｂにおいて示される。
【０００４】
アンチヒューズメモリは、１度だけデバイスがデータによって永久に（電気的に）プログラムされ得るワンタイムプログラム可能な（ワンタイムプログラマブル（one-time programmable）：ＯＴＰ）メモリの一種である。このデータは、特定用途のためにエンドユーザによってプログラムされる。使用され得るいくつかの種類のＯＴＰメモリセルがある。あらゆるデータがプログラムされ得るので、ＯＴＰメモリは、レベルの柔軟性をユーザに提供する。
【０００５】
アンチヒューズメモリは、ＲＦ−ＩＤタグを含む全てのワンタイムプログラム可能なアプリケーションにおいて利用され得る。ＲＦ−ＩＤタグ付けアプリケーションは、業界において、例えば特にセールス、セキュリティ、輸送、ロジスティクス、及び軍の用途において、更に多くの支持を獲得している。単純でかつ完全なＣＭＯＳ互換アンチヒューズメモリは、集積回路製造及び試験工程に対するＲＦ−ＩＤタグ構想の応用を可能にする。従って、全てのウェハー上の、及び／またはウェハー上の全てのダイ上のＲＦ通信インタフェースと組み合わせてアンチヒューズメモリを利用することによって、プリント回路基板アセンブリと同様に、ＩＣ製造及びパッケージング（packaging）の間に、チップに特有の情報もしくはウェハーに特有の情報の非接触式プログラミング及び読み取りを可能にし、ＩＣ製造の生産性が増加し得る。
【０００６】
図１は、アンチヒューズメモリセルの基本概念を例証する回路図であり、一方、図２及び図３は、それぞれ、図１に示されたアンチヒューズメモリセルの平面図及び横断面図を示す。図１のメモリセルは、ビットラインＢＬをアンチヒューズデバイス１２の下側プレート（bottom plate）に連結するためのパスまたはアクセストランジスタ１０を備える。ワードラインＷＬは、アクセストランジスタ１０をターンオンにするために、アクセストランジスタ１０のゲートと連結されると共に、セルプレート電圧Ｖｃｐは、アンチヒューズデバイスをプログラミングするために、アンチヒューズデバイス１２の上側プレート（top plate）に連結される。
【０００７】
アクセストランジスタ１０及びアンチヒューズデバイス１２のレイアウトが非常に単純で簡単なことが、図２及び図３から分かり得る。アクセストランジスタ１０のゲート１４及びアンチヒューズデバイス１２の上側プレート１６は、アクティブ領域１８を横断して伸びるポリシリコンの同じ層によって構成される。それぞれのポリシリコン層の下のアクティブ領域１８には、下部のアクティブ領域からポリシリコンを電気的に分離するためのゲート誘電体として同じく知られている薄膜ゲート酸化膜２０が形成される。ゲート１４のそれぞれの側面は、拡散領域２２及び拡散領域２４であると共に、拡散領域２４はビットラインに連結される。図示されないが、当業者は、側壁スペーサ形成（sidewall spacer formation）、低濃度ドープ拡散（lightly doped diffusions：ＬＤＤ）、そして拡散及びゲートケイ素化（gate silicidation）のような標準のＣＭＯＳプロセスが適用され得ると理解することになる。古典的な１つのトランジスタ及びコンデンサのセル形状が広く使用されると同時に、トランジスタだけのアンチヒューズセルは、高密度応用に関して獲得され得る半導体アレイ領域の節約のために更に望ましい。そのようなトランジスタだけのアンチヒューズは、低コストＣＭＯＳプロセスによって製造するために簡単である一方、信頼できなければならない。
【０００８】
図４ａは、あらゆる標準のＣＭＯＳプロセスによって製造され得るアンチヒューズトランジスタの横断面図を示す。このアンチヒューズトランジスタの変形は、その内容が参照によって組み込まれる、２００５年１０月２１日に出願された共同所有される米国特許出願番号第10/553,873号、及び２００７年６月１３日に出願された共同所有される米国特許出願番号第11/762,552号で開示される。現在示された例において、アンチヒューズトランジスタは、単純な厚膜ゲート酸化膜、または１つのフローティングした拡散端子を有する入出力ＭＯＳトランジスタとほとんど同じである。スプリットチャンネルコンデンサ（split-channel capacitor）またはハーフトランジスタ（half-transistor）とも称される開示されたアンチヒューズトランジスタは、ポリシリコンゲートと基板との間のヒューズリンクが予測どおりにデバイスの特定の領域に限定され得るように、確実にプログラムされ得る。図４ａの横断面図は、現在示された例ではｐ−チャンネルデバイスであるデバイスのチャンネル長さに沿って取得される。チャンネルは、一般的に、その上に重なるポリシリコンゲートの下の領域であることが理解され、それぞれの拡散領域に隣接するポリシリコンゲートのエッジによって定義された長さを有する。
【０００９】
アンチヒューズトランジスタ３０は、基板チャンネル領域３４上に形成される変厚ゲート酸化膜（variable thickness gate oxide）３２、ポリシリコンゲート３６、側壁スペーサ３８、フィールド酸化膜領域４０、拡散領域４２、及び拡散領域４２におけるＬＤＤ領域４４を備える。ビットライン接点４６は、拡散領域４２と電気的に接触しているように示される。変厚ゲート酸化膜３２は、チャンネル長さの部分が厚膜ゲート酸化膜によって覆われると共に、チャンネル長さの残りの部分が薄膜ゲート酸化膜によって覆われるように、厚膜ゲート酸化膜と薄膜ゲート酸化膜とから構成される。一般的に、薄膜ゲート酸化膜は、酸化膜破壊（oxide breakdown）が発生し得る領域である。一方、拡散領域４２に接触する厚膜ゲート酸化膜のエッジ（edge）は、ゲート酸化膜破壊が防止されるアクセスエッジを定義すると共に、ゲート３６と拡散領域４２との間の電流は、プログラムされたアンチヒューズトランジスタに関して流れることになる。厚膜酸化膜部分がチャンネル領域まで拡張する距離はマスクグレードによって決まると同時に、厚膜酸化膜部分は、好ましくは、同じチップ上に形成される高電圧トランジスタの最小長と少なくとも同じくらいの長さになるように形成される。
【００１０】
この例において、拡散領域４２は、ビットライン接点４６を通してビットラインに接続されるか、またはポリシリコンゲート３６が提供する電流を検知（センス）するための他のラインに接続されると共に、プログラミング電圧またはプログラミング電流に適応するように不純物が添加される。この拡散領域４２は、変厚ゲート酸化膜３２の厚膜酸化膜部分の最も近くに形成される。更に高電圧ダメージまたは漏電電流からアンチヒューズトランジスタ３０のエッジを保護するために、製造工程の間に、サリサイド保護酸化膜（salicide protect oxide）としても知られている抵抗保護酸化膜（resistor protection oxide：ＲＰＯ）が、側壁スペーサ３８のエッジからの金属粒子の間隔をあけるために導入され得る。このＲＰＯは、拡散領域４２の部分及びポリシリコンゲート３６の部分だけがサリサイド化されないようにするために、好ましくは、サリサイド化処理（salicidation process）の間に使用される。サリサイド化されたトランジスタが更に高い漏れ電流を有すると共に、それ故に、より低い破壊電圧を有するということが知られていることは有名である。従って、サリサイド化されない拡散領域４２を有することは、漏れ電流を減少させることになる。拡散領域４２は、低電圧トランジスタまたは高電圧トランジスタ、あるいは同じ拡散プロファイル（diffusion profile）もしくは異なる拡散プロファイルに帰着する２つの組み合わせになるように、不純物が添加され得る。
【００１１】
アンチヒューズトランジスタ３０の単純化された平面図が図４ｂで示される。ビットライン接点４６は、平面図を対応する図４ａの横断面図と適応させるための目視基準点として使用され得る。アクティブ領域４８は、チャンネル領域３４と拡散領域４２とが形成されるデバイスの領域であると共に、それは、製造工程の間に、ＯＤマスクによって定義される。破線の輪郭線５０は、製造工程の間にＯＤ２マスクによって厚膜ゲート酸化膜が形成されるべき領域を定義する。更に具体的には、破線の輪郭線５０によって囲まれている領域は、厚膜酸化膜が形成されるべき領域を指定する。ＯＤは、単に、酸化膜が形成されるべき基板上の領域を定義するためにＣＭＯＳプロセスの間に使用される（第１の）酸化膜定義マスクのことを指すと共に、ＯＤ２は、第１の酸化膜定義マスクとは異なる第２の酸化物定義マスクのことを指す。アンチヒューズトランジスタ３０を製造するためのＣＭＯＳプロセスの手順の詳細は、後で論じられることになる。本発明の実施例によれば、アクティブ領域４８のエッジとＯＤ２マスクの最も右側のエッジとによって境界が示される薄膜ゲート酸化膜の領域は最小限にされる。現在示された実施例において、この領域は、最も右側のＯＤ２マスクのエッジをアクティブ領域４８の平行なエッジの方へシフトすることによって最小限にされ得る。その内容が参照によってここに組み込まれる、２００７年６月１３日に出願された共同所有される米国特許出願番号第11/762,552号は、不揮発性メモリデバイスアレイに使用され得る代替の単一トランジスタのアンチヒューズメモリセルについて説明する。２つのトランジスタのアンチヒューズメモリセルが、図５ａ及び図５ｂの例において示されたように、当該技術において知られている。
【００１２】
図５ｂは、本発明の実施例による、あらゆる標準のＣＭＯＳプロセスによって製造され得る最小限にされた薄膜ゲート酸化膜領域を有する２つのトランジスタのアンチヒューズメモリセル６０の平面図を示す。図５ａは、図５ｂのメモリセル６０の線Ｂ−Ｂに沿って取得された横断面図を示す。２つのトランジスタのアンチヒューズメモリセル６０は、アンチヒューズトランジスタと直列に接続されたアクセストランジスタから構成される。アクセストランジスタは、厚膜ゲート酸化膜６４の上に重なるポリシリコンゲート６２を備えると共に、厚膜ゲート酸化膜６４自身はチャンネル６６の上に形成される。チャンネル６６の左側は、ビットライン接点７０に電気的に接続されている拡散領域６８である。チャンネル６６の右側は、アンチヒューズトランジスタによって共有される共通拡散領域７２である。アンチヒューズトランジスタは、薄膜ゲート酸化膜７６の上に重なるポリシリコンゲート７４を備えると共に、薄膜ゲート酸化膜７６自身はチャンネル７８の上に形成される。厚膜ゲート酸化膜６４は、高電圧トランジスタに対して使用されるものに対応し得ると共に、一方、薄膜ゲート酸化膜７６は、低電圧トランジスタに対して使用されるものに対応し得る。破線の輪郭線７７は、製造工程の間にＯＤ２マスクによって厚膜ゲート酸化膜が形成されるべき領域を定義する。更に具体的には、破線の輪郭線７７によって囲まれている領域は、厚膜酸化膜が形成されるべき領域を指定する。破線の輪郭線７７の右端のエッジが、実質的にポリシリコンゲート７４に隣接する側壁スペーサのエッジに位置合わせされるように示される一方、当業者は、このエッジがポリシリコンゲート６２の側壁スペーサとポリシリコンゲート７４の側壁スペーサとの間のどこにでも位置決めされ得ると理解することになる。ポリシリコンゲート６２及びポリシリコンゲート７４が独立して制御され得るか、または、その代わりに、図５ｂで示されたように相互に接続され得ることは、有名である。図５ｂの例において、ポリシリコンゲート６２及びポリシリコンゲート７４の両方は、同じポリシリコン構造の一部であると共に、ワードライン接点８０を通してワードラインに接続されている。拡散領域６８及び拡散領域７２の両方は、ＬＤＤ領域を有することができると共に、それは、使用されるべき所望の作動電圧に応じて、全く同じに不純物を添加され得るか、もしくは異なって不純物を添加され得る。２００７年６月１３日に出願された共同所有される米国特許出願番号第11の/762,552号は、不揮発性メモリアレイに使用され得る代替の２つのトランジスタのアンチヒューズメモリセルについて説明する。
【００１３】
各プログラミングサイクルが幾らかの数のデータワードを同時にプログラムしようと試みるので、ＯＴＰメモリのプログラミングスピードは比較的遅い。各プログラミングサイクルに続くのが、データワードが首尾よくプログラムされたことを保証するためのプログラム検証サイクルである。プログラム検証ステップを通過しないあらゆるビットは、再プログラムされる。全てのメモリセル状態が首尾よくプログラムされるまで、このプロセスは続く。
【００１４】
同じデータが全てのＯＴＰメモリにプログラムされるべきであるアプリケーションが存在する。実際のユーザデータが異なり得る一方、例えばブートブロックデータは、バッチ処理では、全てのチップで同じであり得る。ブートブロックは、エンドユーザによって、もしくは販売者によってプログラムされ得る。いずれにせよ、バッチ処理において全てのＯＴＰメモリデバイスにこのブートブロックデータをプログラミングするために、かなりの数のプログラムサイクルが必要とされることになる。全てのＯＴＰメモリデバイスの一部分が同じデータを保存することになる他のアプリケーションがあり得る。いくつかの場合において、このデータは、エンドユーザによってアクセス可能であるか、または知られていることを意図されていないと共に、それによって、エンドユーザのシステムに対する統合のためのエンドユーザへの引き渡しの前に、プログラミングを必要とする。しかしながら、このプリプログラミングは、望まれない時間のオーバヘッドを追加することになる。
【００１５】
マスクＲＯＭメモリは、チップの製造段階の間にデータによってプログラムされる不揮発性メモリデバイスの類である。チップの製造段階において、メモリアレイにおけるどのメモリセルが永久にターンオフにされるべきであるかを定義するために、マスクが使用される。プログラミングがチップ製造中に行われるので、効果的な“プログラミング”スピードは非常に高い。この技術は、必要とされるマスクセットの資本コストの理由から、規模の経済によって費用効率が高い。例えば、既知のビデオゲーム機のゲームカートリッジは、ゲームデータを保存するために、マスクＲＯＭチップを使用したと共に、速いチップの製造は、多量のゲームカートリッジが最小の時間で世界中に販売されることを可能にした。
【発明の概要】
【発明が解決しようとする課題】
【００１６】
残念なことに、マスクＲＯＭは、製造段階でのみプログラム可能であると共に、エンドユーザに、メモリデバイスに対して彼ら自身のデータをプログラムする能力を与えない。米国特許第7,102,926号は、マスクＲＯＭメモリアレイが電気的に消去可能なプログラマブルリードオンリメモリ（ＥＥＰＲＯＭ）とペアにされるメモリデバイスを開示する。しかしながら、マスクＲＯＭのための製造工程はＥＥＰＲＯＭの製造工程と実質的に異なるので、そのようなデバイスと関連付けられた追加の複雑さ及びコストが存在する。更に、ＥＥＰＲＯＭデバイスのための追加費用は、データが一度だけメモリにプログラムされるアプリケーションにとって経済的ではない。
【００１７】
従って、ユーザがプログラム可能でありながら、一方でマスクプログラム可能な低コストＯＴＰメモリデバイスを提供することが望ましい。
【課題を解決するための手段】
【００１８】
少なくとも従来のＯＴＰメモリの欠点を取り除くか、もしくは緩和することが、本発明の目的である。更に具体的には、マスクプログラム可能であると共に電気的にプログラム可能であるアンチヒューズメモリを提供することが、本発明の目的である。
【００１９】
第１の特徴において、本発明は、行及び列に配置され、電気的にプログラム可能であると共にマスクプログラムされたメモリセルを有するハイブリッドメモリを提供する。ハイブリッドメモリアレイは、電気的にプログラム可能なアンチヒューズメモリセルの行と、マスクプログラムされたアンチヒューズメモリセルの行とを備える。各電気的にプログラム可能なアンチヒューズメモリセルは、ビットラインに接続されると共に、所定のレイアウト、及びゲート酸化膜構造を有する。各マスクプログラムされたアンチヒューズメモリセルは、１つの電気的にプログラム可能なアンチヒューズメモリセルにつながるビットラインに接続されると共に、実質的に所定のレイアウト、及びゲート酸化膜構造を有する。各マスクプログラムされたアンチヒューズメモリセルは、電源に対する永久結合部を有するように選択的にマスクプログラムされることによって、１つの論理状態を表す。各マスクプログラムされたアンチヒューズメモリセルは、チャンネル領域を省略するように選択的にマスクプログラムされることによって、別の論理状態を表すことができる。本特徴の一実施例によれば、前記マスクプログラムされたアンチヒューズメモリセルの行は、電気的にプログラム可能なステータスメモリセルを備えると共に、電気的にプログラム可能なステータスメモリセルは、電気的にプログラム可能なアンチヒューズメモリセルのそれぞれと同じである。本特徴の更なる実施例によれば、前記永久結合部は、前記電源と電気的に接続されると共に、対応するワードラインがアクティブ状態にされる場合に前記ビットラインに連結される接点と、前記電源に接続されると共に、対応するワードラインがアクティブ状態にされる場合に前記ビットラインに連結される拡散領域と、対応するワードラインに接続されると共に、前記対応するワードラインが前記電源に駆動される場合に前記ビットラインに連結される拡散領域とを備え得る。
【００２０】
更なる実施例において、前記マスクプログラムされたアンチヒューズメモリセルの行は、プログラミング電圧を受け取るワードラインに接続されると共に、前記ハイブリッドメモリは、前記マスクプログラムされたアンチヒューズメモリセルの行のプログラミングを抑制するために前記ワードラインに接続されたプログラムロック回路を更に備える。前記プログラムロック回路は、ワードラインに接続されると共に、プログラミング電圧における前記ワードラインに応答して、プログラミング電圧をプログラミングに対して効果がない電圧レベルに変更するためのロック状態にプログラムされたマスクプログラム可能な抑制回路を備える。
【００２１】
本特徴の別の実施例において、電気的にプログラム可能なアンチヒューズメモリセルのそれぞれ、及びマスクプログラム可能なアンチヒューズメモリセルのそれぞれは、アクセストランジスタと、電気的にプログラム可能なアンチヒューズトランジスタとを備える。前記アクセストランジスタは、前記ビットラインに連結された第１の拡散領域、及び第１のポリシリコンゲートを有する。前記電気的にプログラム可能なアンチヒューズトランジスタは、前記アクセストランジスタと直列状態にあると共に、前記アクセストランジスタと共有された第２の拡散領域、及び第２のポリシリコンゲートを有する。前記ゲート酸化膜構造は、前記第１のポリシリコンゲートの下の厚膜ゲート酸化膜、及び前記第２のポリシリコンゲートの下の薄膜ゲート酸化膜を含む。本実施例において、前記第１のポリシリコンゲートは、読み取り動作の間、読み取り電圧まで駆動可能であり、前記第２のポリシリコンゲートは、プログラミング動作の間、プログラミング電圧まで駆動可能である。代替の実施例において、前記第１のポリシリコンゲート、及び前記第２のポリシリコンゲートは、相互に電気的に連結されると共に、プログラミング電圧に駆動可能なワードラインに電気的に連結される。前記永久結合部は、前記永久結合部が、前記電源に電気的に接続されると共に、前記アクセストランジスタがアクティブ状態にされる場合に前記ビットラインに連結される接点と、前記電源に接続されると共に、前記アクセストランジスタ及び前記電気的にプログラム可能なアンチヒューズトランジスタがアクティブ状態にされる場合に前記ビットラインに連結される第３の拡散領域と、前記第２のポリシリコンゲートに連結される拡散ラインに接続された第３の拡散領域とを備える。更に、別の論理状態を表す各マスクプログラムされたアンチヒューズメモリセルは、チャンネル領域を省略するように選択的にマスクプログラムされる。
【００２２】
本特徴の更にもう一つの実施例において、電気的にプログラム可能なアンチヒューズメモリセルのそれぞれ、及びマスクプログラム可能なアンチヒューズメモリセルのそれぞれは、電気的にプログラム可能なアンチヒューズトランジスタを備える。前記電気的にプログラム可能なアンチヒューズトランジスタは、ビットラインに連結された拡散領域、及びポリシリコンゲートを有する。前記ゲート酸化膜構造は、前記ポリシリコンゲートと前記ゲート酸化膜構造の下の基板との間に導電チャンネルを形成するように融解可能な酸化膜破壊領域を含む。前記ゲート酸化膜構造は、前記酸化膜破壊領域に対応する薄膜ゲート酸化膜部分を有する薄膜変厚ゲート酸化膜を含む。前記永久結合部は、前記電源に接続されると共に、前記ポリシリコンゲートに連結されたワードラインがアクティブ状態にされる場合に前記ビットラインに連結される別の拡散領域を備える。その代わりに、前記永久結合部は、前記ポリシリコンゲートに連結される拡散ラインに接続された別の拡散領域を備える。別の論理状態を表す各マスクプログラムされたアンチヒューズメモリセルは、チャンネル領域を省略するように選択的にマスクプログラムされ得る。
【００２３】
第２の特徴において、本発明は、ハイブリッドメモリを提供する。前記ハイブリッドメモリは、電気的にプログラム可能なアンチヒューズメモリセルと、マスクプログラムされたメモリセルとを備える。前記電気的にプログラム可能なアンチヒューズメモリセルは、対応するビットライン及び共通のワードラインに接続される。前記マスクプログラムされたメモリセルは、有効性ビットを保存するために、別のビットライン及び共通のワードラインに接続される。前記電気的にプログラム可能なアンチヒューズメモリセルは、前記ビットラインに連結された拡散領域を有する電気的にプログラム可能なアンチヒューズトランジスタと、ゲート酸化膜構造の上に重なるポリシリコンゲートとを備える。前記ゲート酸化膜構造は、前記ポリシリコンゲートと前記ゲート酸化膜構造の下の基板との間に導電チャンネルを形成するように融解可能な酸化膜破壊領域を有する。前記マスクプログラムされたメモリセルは、共通のワードラインの下にあるチャンネル領域を省略し得るか、または電源に対する永久結合部を備え得る。前記永久結合部は、前記電源に接続されると共に、前記ポリシリコンゲートに連結された前記ワードラインがアクティブ状態にされる場合に前記ビットラインに連結される別の拡散領域を備え得る。
【００２４】
本特徴の実施例において、前記ハイブリッドメモリは、第２のマスクプログラムされたメモリセルと、第２の電気的にプログラム可能なアンチヒューズメモリセルとを更に備える。前記第２のマスクプログラムされたメモリセルは、対応するビットライン及び第２の共通のワードラインに接続される。前記第２の電気的にプログラム可能なアンチヒューズメモリセルは、別のビットライン及び前記第２の共通のワードラインに接続される。電気的にプログラム可能なアンチヒューズメモリセルの代替の実施例において、前記電気的にプログラム可能なアンチヒューズメモリセルは、アクセストランジスタと、電気的にプログラム可能なアンチヒューズトランジスタとを備える。前記アクセストランジスタは、前記ビットラインに連結された第１の拡散領域、及び第１のポリシリコンゲートを有する。前記電気的にプログラム可能なアンチヒューズトランジスタは、前記アクセストランジスタと直列状態にあると共に、前記アクセストランジスタと共有された第２の拡散領域、及び第２のポリシリコンゲートを有する。前記ゲート酸化膜構造は、前記第１のポリシリコンゲートの下の厚膜ゲート酸化膜、及び前記第２のポリシリコンゲートの下の薄膜ゲート酸化膜を含む。
【００２５】
本発明の他の側面及び特徴は、添付の図面と関連した本発明の特定の実施例の以下の説明に基づいて当業者には明白になるであろう。
【図面の簡単な説明】
【００２６】
【図１】ＤＲＡＭタイプのアンチヒューズセルの回路図である。
【図２】図１のＤＲＡＭタイプのアンチヒューズセルの平面のレイアウト図である。
【図３】ラインＸ−Ｘに沿った図２のＤＲＡＭタイプのアンチヒューズセルの横断面図である。
【図４ａ】変厚ゲート酸化膜アンチヒューズトランジスタの横断面図である。
【図４ｂ】図４ａの変厚ゲート酸化膜アンチヒューズトランジスタの平面のレイアウト図である。
【図５ａ】２つのトランジスタのアンチヒューズメモリセルの横断面図である。
【図５ｂ】図５ａの２つのトランジスタのアンチヒューズメモリセルの平面のレイアウト図である。
【図６】本発明の実施例による、ハイブリッドワンタイムプログラム可能かつマスクプログラムされたメモリの構成図である。
【図７ａ】本発明の実施例による、２つのトランジスタのワンタイムプログラム可能なメモリセル及び２つのトランジスタのマスクプログラムされたメモリセルを有するハイブリッドメモリアレイを示す平面のレイアウト図である。
【図７ｂ】本発明の代替の実施例による、２つのトランジスタのワンタイムプログラム可能なメモリセル及び２つのトランジスタのマスクプログラムされたメモリセルを有するハイブリッドメモリアレイを示す平面のレイアウト図である。
【図７ｃ】図７ａの代替のマスクプログラミング技術による、代替の２つのトランジスタのワンタイムプログラム可能なメモリセル及び２つのトランジスタのマスクプログラムされたメモリセルを有するハイブリッドメモリアレイを示す平面のレイアウト図である。
【図７ｄ】図７ｂの代替のマスクプログラミング技術による、代替の２つのトランジスタのワンタイムプログラム可能なメモリセル及び２つのトランジスタのマスクプログラムされたメモリセルを有するハイブリッドメモリアレイを示す平面のレイアウト図である。
【図８ａ】代替のマスクプログラミング技術を例証するハイブリッドメモリアレイを示す平面のレイアウト図である。
【図８ｂ】図８ａの代替のマスクプログラミング技術を例証するハイブリッドメモリアレイを示す平面のレイアウト図である。
【図９ａ】本発明の実施例による、単一のトランジスタのワンタイムプログラム可能なメモリセル及び単一のトランジスタのマスクプログラムされたメモリセルを有するハイブリッドメモリアレイを示す平面のレイアウト図である。
【図９ｂ】本発明の実施例による、代替のハイブリッドメモリアレイを示す平面のレイアウト図である。
【図１０ａ】代替のマスクプログラミング技術を用いてプログラムされた単一のトランジスタのマスクプログラムされたメモリセルの平面のレイアウト図である。
【図１０ｂ】図１０ａの代替のマスクプログラミング技術を用いてプログラムされた２つのトランジスタのマスクプログラムされたメモリセルの平面のレイアウト図である。
【図１１】本発明の実施例による、プログラムロック回路の回路詳細を示すハイブリッドメモリの構成図である。
【図１２ａ】図１１において示されたマスクプログラム可能なトランジスタの一例の実施例を示す図である。
【図１２ｂ】代替のマスクプログラム可能なトランジスタの一例の実施例を示す図である。
【図１３】本発明の別の実施例による、そのようなプログラムロック回路を有するハイブリッドメモリの構成図である。
【図１４】図１３において示されたマスクプログラム可能なインバータの一例の実施例を示す図である。
【図１５】プログラム可能なステータスアレイを有するハイブリッドメモリアレイの構成図である。
【図１６ａ】本発明の実施例による、ステータスアレイの列を有するハイブリッドメモリアレイの平面のレイアウト図である。
【図１６ｂ】本発明の代替の実施例による、ステータスアレイの列を有するハイブリッドメモリアレイの平面のレイアウト図である。
【発明を実施するための形態】
【００２７】
本発明の実施例は、添付の図面を参照して、ここでほんの一例として説明されることになる。
【００２８】
一般的に、本発明は、ワードライン及びビットラインに接続されると共に、マスクプログラムが可能で、かつワンタイムプログラムが可能なメモリセルを有するメモリアレイを提供する。メモリアレイの全てのメモリセルは、ワンタイムプログラム可能なメモリセルとして構成される。あらゆる数のこれらのワンタイムプログラム可能なメモリセルは、拡散マスクプログラミングもしくは接点／ビア（contact/via）マスクプログラミングのようなマスクプログラミングによって、マスクプログラム可能なメモリセルに変換できる。両方のタイプのメモリセルが、同じ材料で構成されるので、そのようなハイブリッドメモリアレイの製造は単純化され、従って、わずか１つの共通の製造工程のステップが必要とされる。マスクプログラム可能なメモリセルの不注意なユーザプログラミングは、プログラミングロック回路によって抑制されている。各行のデータは、ユーザによって無効であるというタグをはられ得るが、一方、マスクプログラムされたデータは、ユーザの無効化から保護される。
【００２９】
その結果、ワンタイムプログラム可能なメモリデバイスを製造するために使用されるマスクに対して適切なマスク修正を行うことによって、同じコードが、製造工程の間に多数のメモリデバイスに対してに簡単にマスクプログラムされ得る。更に具体的には、それらのマスクは、メモリアレイの特定のメモリセルのマスクプログラミングを達成するように修正されることになる。製造の後で、メモリデバイスは、その場合に、ユーザに対して、彼ら自身のデータのプログラミングのために、即座に発送され得る。マスクプログラミングのためのオーバーヘッドは、デバイス製作の前に最小化されると共に、各メモリデバイスの製造後の電的気プログラミングのために必要とされる蓄積された時間より、はるかに少ない。更に、マスクプログラムされたロック回路は、マスクプログラムされたメモリセルの製造後のプログラミングに対して安全性を提供する。
【００３０】
図６は、本発明の実施例による、ハイブリッドワンタイムプログラム可能かつマスクプログラムされたメモリの構成図である。ハイブリッドメモリ１００は、ハイブリッドメモリアレイ１０２、ワードラインドライバ回路ブロック１０４、列デコーダ回路ブロック１０６、センス増幅器回路ブロック１０８、プログラムロック回路ブロック１１０、及び高電圧スイッチ回路１１２を備える。当業者は、メモリの適切な動作を可能にするために、ハイブリッドメモリが他の回路ブロックを備えることになると理解するであろうが、しかし、それらが本発明の実施例に関連していないので、図６には図示されない。ハイブリッドメモリアレイ１０２は、メモリセルの行と列から構成されると共に、ここで、メモリセルの各行は、共通のワードラインに接続され、一方メモリセルの各列は、共通のビットラインに接続される。本実施例において、ワンタイムプログラム可能なメモリセル及びマスクプログラムされたメモリセルは、図４ａ及び図４ｂ、もしくは図５ａ及び図５ｂに示されたメモリセル構成を有することができる。図６において例証されたように、メモリセルの異なる行は、１つのタイプのメモリセルから構成されることになる。例えば、Ｒｏｗ ０、Ｒｏｗ １、Ｒｏｗ ９、Ｒｏｗ １１、Ｒｏｗ １３、及び最後の行のＲｏｗ ｎは、ワンタイムプログラム可能なメモリセル（ＰＲＯＭ）のみを備えることになり、一方、Ｒｏｗ ２からＲｏｗ ８、Ｒｏｗ １０、Ｒｏｗ １２、及びＲｏｗ １４は、マスクプログラムされたメモリセル（ＭＲＯＭ）のみを備えることになる。異なるタイプの行は、相互にインタリーブされるか、または連続した行にグループ化され得る。同じタイプのメモリセルがワンタイムプログラム可能なメモリセルとマスクプログラムされたメモリセルの両方のために使用されるので、ワードラインピッチ及びビットラインピッチは一定であり、それによって、メモリアレイ１０２の記録密度を最大化する。
【００３１】
ワードラインドライバ回路ブロック１０４は、ワードラインに読み取り電圧及びプログラム電圧を印加するための個別のワードラインドライバを備える。本実施例において、読み取り電圧及びプログラム電圧は、読み取り動作もしくはプログラム動作が実行されるべきであることを示す制御信号に応答して、高電圧スイッチ回路１１２によって提供される。高電圧スイッチ回路１１２は、読み取り電圧及びプログラム電圧を生成し得るか、または受け取った読み取り電圧及びプログラム電圧をワードラインドライバ回路ブロック１０４に連結する。特定のワードラインが、入力された行アドレスに応答して、読み取り動作もしくはプログラム動作のために選択される。列デコーダ回路ブロック１０６は、入力された列アドレスに応答して、あらゆるプリセットされた数のビットラインを、センス増幅器回路ブロック１０８内のそれぞれのビットラインセンス増幅器回路に連結する。列デコーダ回路ブロック１０６は、ワンタイムプログラム可能なメモリセルのプログラミングを促進するか、もしくは抑制するために、適切なバイアス電圧レベルをビットラインに連結し得る。当業者は、列デコーダ回路ブロック１０６及びセンス増幅器回路ブロック１０８に関して、多くの利用可能な構成と回路実現方法があると理解することになる。
【００３２】
マスクプログラムされたメモリセルの行が本質的にワンタイムプログラム可能なメモリセルであるので、ビットラインが適切にバイアスされると共に、ワードラインがプログラム電圧レベルに駆動されるならば、それらはプログラムされ得る。従って、本発明の別の実施例によれば、プログラムロック回路１１０が、メモリセルのあらゆる行のプログラミングを抑制するための手段として提供され、それによって、その行に保存されるマスクプログラムされたデータを保護する。この抑制は、プログラミング電圧がメモリセルに達するのを中断させることによって達成される。プログラムロック回路１１０の更なる詳細は、以下で説明されることになる。
【００３３】
図７ａは、本発明の実施例による、２つのトランジスタのワンタイムプログラム可能なメモリセル及び２つのトランジスタのマスクプログラムされたメモリセルの統合を例証する、図６のメモリアレイ１０２の一部分の平面のレイアウト図である。この例において、ワードラインＷＬｉに接続されたメモリセルの第１の行１２０は、ワンタイムプログラム可能なメモリセルであり、一方隣接のワードラインＷＬｉ＋１に接続されたメモリセルの第２の行１２２は、マスクプログラムされたメモリセルである。行１２０及び行１２２の各メモリセルは、図５ａ及び図５ｂに示された同じ所定のレイアウト、及び同じゲート酸化膜構造を有する２つのトランジスタのアンチヒューズメモリセルである。破線の輪郭線１２３は、製造工程の間にＯＤ２マスクによって厚膜ゲート酸化膜が形成されるべき領域を定義すると共に、図５ａに示される破線の輪郭線７７に類似している。ゲート酸化膜構造は、アクセストランジスタとアンチヒューズトランジスタから構成される薄膜ゲート酸化及び膜厚膜ゲート酸化膜の両方のことを指す。図７ａに示される構成において、行１２０及び行１２２が提供するメモリセルの各ペアは、共通の拡散領域１２４及び共通のビットライン接点１２６を共有する。この例において、行１２０のワンタイムプログラム可能なメモリセルは、電気的にプログラム可能であると共に、ビットラインがグランドにバイアスされる間にＷＬｉ上のプログラミング電圧が印加される場合に形成されるヒューズリンク１２８を持つか持たないかにかかわらず、ＶＳＳもしくは他の十分に低い電圧レベルは、プログラム電圧の存在下でヒューズリンク１２８を作成するために有効である。読み取り動作の間、ＷＬｉは、ＶＤＤに駆動されると共に、ヒューズリンク１２８を有する行１２０のあらゆるメモリセルは、ＷＬｉが提供するＶＤＤを、その対応するビットラインに連結することになる。ヒューズリンク１２８が存在しない行１２０のメモリセルは、その対応するビットラインに対して全く影響を与えないことになる。
【００３４】
行１２２のマスクプログラムされたセルは、図５ａに示される薄膜ゲート酸化膜７６のようなメモリセルの薄膜ゲート酸化膜の下のチャンネル領域を介してＶＤＤに対するソース−ドレン経路を作成するために、ソースの拡散領域をＶＤＤのような高電圧レベルに接続することによって、プログラムされる。行１２２の選択されたメモリセルをＶＤＤと連結された拡散ライン１３０に連結するための拡散領域を含むように、拡散マスクを修正することによって、その接続は容易に行われる。読み取り動作の間、ワードラインＷＬｉ＋１がＶＤＤに引き上げられる場合に、拡散領域を有する行１２２のメモリセルは、その対応するビットラインをＶＤＤと連結された拡散ライン１３０に連結することになる。一方、拡散領域が存在しない行１２２のメモリセルは、その対応するビットラインをＶＤＤと連結された拡散ライン１３０に連結し得ないと共に、それによってビットラインに対して全く影響を与えないことになる。その結果、ヒューズリンク１２８を有する行１２０のメモリセルが、ＶＤＤの拡散ライン１３０に接続された拡散領域を有する行１２２のメモリセルのように作用し、逆もまた同じであるので、行１２０及び行１２２のメモリセルに対する読み取り方法は、同じである。
【００３５】
図７ａの実施例において、特定の状態にプログラムされるべきアンチヒューズメモリセルの拡散領域のみが、ＶＤＤと連結された拡散ライン１３０に連結されるようにマスクプログラムされ、一方、逆の状態を保存するアンチヒューズメモリセルは、修正されないままである。図７ｂの代替の実施例において、更なるマスクプログラミングが、逆の状態を保存するそれらのメモリセルに適用される。図７ｂに示されるように、行１２２の最も左側のマスクプログラムされたメモリセルは、図５ａで示されるポリシリコンゲート７４のようなポリシリコンゲートの下にチャンネル領域が存在しないようにマスクプログラムされる。すなわち、チャンネル領域は、製造中に、省略されるか、もしくはポリシリコンゲートの下に存在しない。これは、マスクプログラムされたメモリセルが偶発的に電気的にプログラミングされることを防止するのを助けることになる。偶発的な電気的プログラミングの防止は、更に、図５ａの共通の拡散領域７２のような共通の拡散領域形状を、それがポリシリコンゲート７４のエッジから間隔を開けられるように調整することによって強化される。従って、行１２２のマスクプログラムされたメモリセルは、行１２０のメモリセルと同様に、所定のレイアウトを実質的に有しており、その差異は、チャンネル領域とＶＤＤの拡散ライン１３０に対する接続が存在するかしないかだけである。
【００３６】
図７ｃは、図７ａに示されたハイブリッドメモリアレイの代替の実施例を示す。図７ｃの実施例において、メモリセル１２０及びメモリセル１２２は、セルプレート電圧ＶＣＰを伝送する共通のポリシリコンセルプレート１２９と、ワードライン信号ＷＬを伝送する共通のポリシリコンワードライン１３１を共有する。図７ａの実施例に関連する動作における唯一の差異は、プログラミング動作が、ＶＣＰを高電圧プログラミングレベルに駆動すると共に、ＶＳＳにバイアスされたビットラインをセルプレート１２９に隣接する共有された拡散領域に対して連結するために、対応するワードラインをターンオンすることによって実行されることである。読み取り動作は、選択されたワードラインＷＬに読み取り電圧を印加する間に、ＶＣＰを正の電圧レベルにバイアスすることによって実行される。ＰＭＯＳトランジスタを有するメモリセルアレイの場合には、拡散ライン１３０が、ＶＤＤに、もしくは基準電圧ＶＲＥＦに、もしくはＶＳＳに連結され得るということに、更に注意が必要である。
【００３７】
図７ｄは、図７ｂに示されたハイブリッドメモリアレイの代替の実施例を示す。図７ｄの実施例において、メモリセル１２０及びメモリセル１２２は、セルプレート電圧ＶＣＰを伝送する共通のポリシリコンセルプレート１２９と、ワードライン信号ＷＬを伝送する共通のポリシリコンワードライン１３１を共有する。これは、図７ｃの以前に示された実施例と類似しており、逆の状態を保存するそれらのメモリセルに更なるマスクプログラミングが適用される更なる修正を備えている。図７ｄに示されるように、行１２２の最も左側のマスクプログラムされたメモリセルは、ポリシリコンゲート１２９の下にチャンネル領域が存在しないようにマスクプログラムされる。すなわち、チャンネル領域は、製造中に、省略されるか、もしくはポリシリコンゲート１２９の下に存在しない。
【００３８】
図８ａは、図７ａの平面のレイアウトを示し、ここで２つのトランジスタのマスクプログラムされたメモリセルは、代替のマスクプログラミング技術を用いてプログラムされる。メモリセル１２２の行は、ここでは行１２０のワンタイムプログラム可能なメモリセルと同じように構成されるマスクプログラムされたメモリセル１３２の行と交換される。マスクプログラムされたメモリセルの拡散領域を加える代りに、行１３２のメモリセルの２つのポリシリコンゲートの間の共通の拡散領域７２に、金属のＶＤＤ接点１３４を配置するように、接点／ビアマスク（contact/via mask）が修正され得る。もし必要とされるならば、ＶＤＤ電圧源が接点１３４に連結されることを保証するために、他の上に重なる金属のマスクが適宜修正され得る。読み取り動作の間、ワードラインＷＬｉ＋１がＶＤＤに引き上げられるとき、ＶＤＤ接点１３４を有する行１３２のメモリセルは、その対応するビットラインをＶＤＤに連結することになる。一方、ＶＤＤ接点１３４が存在しない行１３２のメモリセルは、その対応するビットラインをＶＤＤに連結し得ないと共に、それによってビットラインに対して全く影響を与えないことになる。図８ｂは、図７ｃの平面のレイアウトを示し、ここで２つのトランジスタのマスクプログラムされたメモリセルは、図８ａに示される代替のマスクプログラミング技術を用いてプログラムされる。
【００３９】
図９ａは、本発明の別の実施例による、１つのトランジスタのワンタイムプログラム可能なメモリセル及び１つのトランジスタのマスクプログラムされたメモリセルの統合を例証する、図６のメモリアレイ１０２の一部分の平面のレイアウト図である。この例において、それぞれワードラインＷＬｉ及びワードラインＷＬｉ＋３に接続されたメモリセルの第１及び第４の行１５０は、ワンタイムプログラム可能なメモリセルである。それぞれワードラインＷＬｉ＋１及びワードラインＷＬｉ＋２に接続されたメモリセルの第２及び第３の行１５２は、マスクプログラムされたメモリセルである。行１５０及び行１５２の各メモリセルは、図４ａ及び図４ｂに示された同じ所定のレイアウト、及び同じゲート酸化膜構造を有する単一のトランジスタのアンチヒューズメモリセルである。ゲート酸化膜構造は、アンチヒューズトランジスタから構成される変厚ゲート酸化膜のことを指す。図９ａに示される構成において、行１５０及び行１５２のメモリセルの各ペアは、共通の拡散領域１５４及び共通のビットライン接点１５６を共有する。破線の輪郭線１５７は、製造工程の間にＯＤ２マスクによって厚膜ゲート酸化膜が形成されるべき領域を定義すると共に、図４ｂに示される破線の輪郭線５０に類似している。この例において、行１５０のワンタイムプログラム可能なメモリセルは、電気的にプログラム可能であると共に、対応するビットラインがグランドにバイアスされる間にＷＬｉ及びＷＬｉ＋３上のプログラミング電圧が印加される場合に形成されるヒューズリンク１５８を持つか持たないかにかかわらず、ＶＳＳもしくは他の十分に低い電圧レベルは、プログラム電圧の存在下でヒューズリンク１５８を作成するために有効である。例えば読み取り動作の間、ＷＬｉは、ＶＤＤに駆動されると共に、ヒューズリンク１５８を有する行１５０のあらゆるメモリセルは、ＷＬｉが提供するＶＤＤを、その対応するビットラインに連結することになる。ヒューズリンク１５８が存在しない行１５０のメモリセルは、その対応するビットラインに対して全く影響を与えないことになる。
【００４０】
行１５２のマスクプログラムされたセルは、図４ａに示される変厚ゲート酸化膜３２のようなメモリセルの変厚ゲート酸化膜の下のチャンネル領域を介してＶＤＤに対するソース−ドレン経路を作成するために、ソースの拡散領域をＶＤＤのような高電圧レベルに接続することによって、プログラムされる。行１５２の選択されたメモリセルに対してＶＤＤと連結された拡散ライン１６０に接続するための拡散領域を追加／拡張するように、拡散マスクを修正することによって、その接続は容易に行われる。読み取り動作の間、ワードラインＷＬｉ＋１がＶＤＤに引き上げられる場合に、拡散領域を有する行１５２のメモリセルは、その対応するビットラインをＶＤＤと連結された拡散ライン１６０に連結することになる。一方、拡散領域が存在しない行１５２のメモリセルは、その対応するビットラインをＶＤＤと連結された拡散ライン１６０に連結し得ないと共に、それによってビットラインに対して全く影響を与えないことになる。その結果、ヒューズリンク１５８を有する行１５０のメモリセルが、ＶＤＤの拡散ライン１６０に接続された拡散領域を有する行１５２のメモリセルのように作用し、逆もまた同じであるので、行１５０及び行１５２のメモリセルに対する読み取り方法は、同じである。
【００４１】
図９ｂは、本発明の別の実施例による、図９ａのハイブリッドメモリアレイの代替の平面のレイアウト図である。図９ａの実施例において、特定の状態にプログラムされるべきアンチヒューズメモリセルの拡散領域のみが、ＶＤＤと連結された拡散ライン１６０に連結されるようにマスクプログラムされ、一方、逆の状態を保存するアンチヒューズメモリセルは、修正されないままである。本実施例において、更なるマスクプログラミングが、逆の状態を保存するそれらのメモリセルに適用される。図９ｂに示されるように、行１５３のマスクプログラムされたメモリセルは、ワードラインＷＬｉ＋２のポリシリコンゲートと拡散領域との間にオーバラップがないように、共通の拡散領域１５４に連結されたメモリセルの状態に対して逆の状態を保存するようにプログラムされる。すなわち、共通の拡散領域１５４を拡張する代りに、共通の拡散領域及びチャンネル領域は、省略されるか、もしくはポリシリコンゲートの下に存在しない。これは、マスクプログラムされたメモリセルが偶発的に電気的にプログラミングされることを防止するのを更に助けることになる。偶発的な電気的プログラミングの防止は、更に、共通の拡散領域１５４を、それが図４ａに示されるポリシリコンゲート３６のようなポリシリコンゲートのエッジから間隔を開けられるように形成することによって強化される。従って、行１５３のマスクプログラムされたメモリセルは、行１５０のメモリセルと同様に、所定のレイアウトを実質的に有しており、その差異は、チャンネル領域とＶＤＤの拡散ライン１６０に対する接続が存在するかしないかだけである。
【００４２】
図１０ａは、代替のマスクプログラミング技術を用いてプログラムされる単一のトランジスタのマスクプログラムされたメモリセルの行１７０の平面図レイアウトを示す。行１７０の各単一のトランジスタのマスクプログラムされたメモリセルは、図４ａ、図４ｂ、及び図９ａに示されたアンチヒューズメモリセルと類似している。破線の輪郭線１７３は、製造工程の間にＯＤ２マスクによって厚膜ゲート酸化膜が形成されるべき領域を定義すると共に、図４ｂに示される破線の輪郭線５０に類似している。マスクプログラミングは、選択されたメモリセルが拡散ライン１７１と電気的に接続される追加の拡散領域１７２を有するように、マスクを修正することによって達成されると共に、拡散ライン１７１は、同様に、プログラム結合部１７４を介してそれらのそれぞれのワードラインと連結される。従って、拡散ライン１７１に連結される追加の拡散領域１７２は、第１の論理状態を保存するそれらのメモリセルのために形成されることになる。第２及び逆の論理状態を保存するために、ポリシリコンゲートの下のチャンネル領域は、図９ｂの実施例に関して以前に説明されたように、製造中に省略され得る。本実施例において、各プログラム結合部１７４は、拡散ライン１７１及びワードラインの上に形成された接点と、１つ以上の利用可能な金属層を用いてそれらを一緒に電気的に接続するための導電性の手段を備える。読み取り動作の間、ＷＬｉは、ＶＤＤに駆動されると共に、拡散ライン１７１に連結される追加の拡散領域１７２を有する行１７０のあらゆるメモリセルは、その対応するビットラインを、ワードラインによって供給されるＶＤＤ電圧レベルに連結することになる。もちろん、この技術は、図７ａ及び図７ｂに示された２つのトランジスタのメモリセルに適用され得る。
【００４３】
図１０ｂは、図１０ａに示された代替のマスクプログラミング技術を用いてプログラムされた図７ｄのハイブリッドメモリアレイの２つの行１７０の平面図レイアウトを示す。ポリシリコンゲート１２９は、ここではＯＴＰ＿ＷＬと呼ばれると共に、それは、読み取り動作の間、正の電圧レベルに駆動される。その結果、拡散ライン１３０に連結される追加の拡散領域１７２を有するあらゆる２つのトランジスタセルは、第１の論理状態を保存することになり、一方、ポリシリコンゲート１２９の下にチャンネル領域が存在しないあらゆる２つのトランジスタセルは、第２及び逆の論理状態を保存することになる。以前に示された実施例において１つのプログラム結合部１７４だけが示される一方、追加のプログラム結合部が、所定の空間間隔で並列に含まれ得る。
【００４４】
以前の実施例によって示されたように、ワンタイムプログラム可能なアンチヒューズメモリセル、及びマスクプログラムされたワンタイムプログラム可能なアンチヒューズメモリセルは、同じメモリアレイの中に共存し得ると共に、同じ読み取り動作によってアクセスされ得る。更に、ワンタイムプログラム可能なアンチヒューズメモリセルは、その場合に、エンドユーザによってデータをプログラムされ得る。アプリケーションにもよるが、マスクプログラムされたデータは、意図的に、または誤って修正されるべきでない。上述の実施例におけるマスクプログラムされたセルは、それでもやはり、ワンタイムプログラム可能なアンチヒューズメモリセルであるので、ワードラインがプログラミング電圧に駆動されると共に、ビットラインがアンチヒューズメモリセルのプログラミングのための効果的な電圧レベルにバイアスされる場合に、それらはプログラムされ得る。
【００４５】
従って、プログラムロックアウト機能が、マスクプログラムされたアンチヒューズメモリセル、またはワンタイムプログラム可能なアンチヒューズメモリセルを含み得るメモリセルのあらゆる行のプログラミングを抑制するために提供される。図６において示されたハイブリッドワンタイムプログラム可能かつマスクプログラムされたメモリは、本発明のこの特徴を実現するためのプログラムロック回路ブロック１１０を備えた。プログラムロックアウト機能は、マスクプログラムされたデータが修正されることができないと共に、テストの間欠陥があるとみなされ得るあらゆる数のワンタイムプログラム可能な行をロックアウト（lock out）するために使用され得ることを保証するために、物理的な安全保護を提供する。
【００４６】
図６を参照すると、プログラムロック回路ブロック１１０は、ワードラインドライバ回路ブロック１０４のワードラインドライバがプログラミング電圧を印加する場合に、ワードラインに接続されるあらゆるアンチヒューズメモリセルのプログラミングを自動的に抑制するために、各ワードラインに連結されたマスクプログラム可能な回路素子を含むことになる。更に具体的には、プログラムロック回路ブロック１１０は、もしマスクプログラム可能な回路素子が特定の状態にプログラムされたならば、プログラミング電圧をアンチヒューズメモリセルにおけるプログラミングを引き起こすために効果がないレベルに合わせることによって、プログラミングを抑制することになる。図１１、及び図１２は、プログラムロック回路ブロック１１０の一例の実施例を例証する。
【００４７】
図１１は、本発明の実施例による、プログラムロック回路を有するハイブリッドメモリの構成図である。ハイブリッドメモリ２００は、図６のハイブリッドメモリ１００において示されたのと同じ回路ブロックを備える。ハイブリッドメモリ２００は、メモリアレイ２０２、ワードラインドライバ回路ブロック２０４、プログラムロック回路ブロック２１０、及び高電圧スイッチ回路２１２を備える。それらが本実施例に関連していないので、明瞭にするために、列デコーダ回路ブロック、及びセンス増幅器回路ブロックは、図示されない。メモリアレイ２０２は、図４ａ〜図５ｂに示されるアンチヒューズメモリセルのような、同じタイプのメモリセルの行及び列を備えると共に、メモリセルの各行は、それぞれのワードラインに接続される。各行は、製造中にマスクプログラムされ得るか、またはいつでも電気的にプログラムされることができる。ワードラインドライバ回路２１４は、Ｒｏｗ＿Ａｄｄｒ［０］及びＲｏｗ＿Ａｄｄｒ［ｎ］のようなデコードされた行アドレス信号に応答して選択される場合に、ワードライン電圧ＶＷＬをワードラインＷＬ０からＷＬｎ（ここで、“ｎ”は“０”より大きい整数値である。）に対して印加する。
【００４８】
ワードライン電圧ＶＷＬは、通常の正の電圧供給ＶＤＤとプログラミング電圧ＶＰＰの両方を受け取る高電圧スイッチ回路２１２によって制御される。高電圧スイッチ回路２１２は、選択信号ＳＥＬの第１の状態に応答して、ＶＷＬをＶＤＤに駆動することになると共に、選択信号ＳＥＬの第２の状態に応答して、ＶＷＬをＶＰＰに駆動することになる。読み取り動作が実行されているときに第１の状態がセットされ得ると共に、一方プログラミング動作が実行されているときに第２の状態がセットされ得る。プログラムロック回路ブロック２１０が自動的に有効にされることになるのは、プログラミング動作の間である。プログラムロック回路ブロック２１０は、プログラミング電圧を無効にするためのマスクプログラム可能な抑制回路を備えると共に、本実施例においては、一連のダイオードから構成される電圧降下回路２２０を介して、ＶＷＬラインに対して並列に接続される、マスクプログラム可能なトランジスタ２１６及び２１８を備える。本実施例には、任意のダイオードで構成されたマスクプログラム可能なマスタロックトランジスタ２２２が含まれる。図１１において示されたように、各マスクプログラム可能なトランジスタ２１６及び２１８のゲート端子は、それぞれのワードラインに連結される。マスクプログラム可能なトランジスタ２１６、２１８、及び２２２のソース端子は、共通のノードに並列に接続されると共に、接地トランジスタ２２４に接続される。接地トランジスタ２２４は、プログラムロック回路２１０に対する有効化回路として動作する。
【００４９】
マスクプログラム可能なトランジスタ２１６、２１８、及び２２２は、そのドレイン端子とソース端子とに間に形成されたチャンネル領域を有することになるか、またはチャンネル領域を持たないか、のいずれかである。マスクプログラム可能なトランジスタ２１８のような、チャンネルと共に形成されたマスクプログラム可能なトランジスタに連結されたあらゆるワードラインは、プログラムされることからロック（lock）されたメモリセルの行であると考えられる。マスクプログラム可能なトランジスタ２１６のような、チャンネルなしで形成されたマスクプログラム可能なトランジスタに連結されたあらゆるワードラインは、プログラム可能なメモリセルの行であると考えられる。それを通してメモリセルの行のプログラミングが抑制されるメカニズムは、これから説明されることになる。
【００５０】
プログラムロック回路ブロック２１０のマスクプログラム可能なトランジスタのマスクプログラミングによって、所望の行が製造中にプログラムされることからロックされると推定される。メモリ２００の通常の使用中、そして特にプログラム動作の間、ＳＥＬは、ＶＷＬをＶＰＰ電圧レベルに駆動するように、高電圧スイッチサーキット２１２を制御することになる。選択された行は、アクティブ状態のデコードされた行アドレスに応答して、ワードラインドライバ回路２１４に、ＶＷＬを有するそのそれぞれのワードラインをＶＰＰレベルに駆動させることによって、活性化される。プログラミング動作の間、マスクプログラム可能なトランジスタ２１６、２１８、及び２２２のソース端子をＶＳＳに接続するために、信号ＰＧＭは“ハイ（high）”の論理レベルに駆動される。マスクプログラム可能なトランジスタ２１８のような、チャンネル領域を有するマスクプログラム可能なトランジスタに連結された、ＶＰＰに駆動されたあらゆるワードラインは、電圧降下回路を介してＶＷＬをＶＳＳに連結するために、マスクプログラム可能なトランジスタをターンオンすることになる。ＶＷＬの電圧レベルは、その場合に、メモリアレイ２０２内のあらゆるアンチヒューズメモリセルのプログラミングに対して不十分な電圧レベルまで下げられることになる。一方、ＶＰＰに駆動されたワードラインが、マスクプログラム可能なトランジスタ２１６のような、チャンネル領域を有していないマスクプログラム可能なトランジスタに連結されるならば、ＶＳＳに対する導電経路は形成されない。従って、ＶＷＬがＶＰＰレベルを維持するので、ＶＰＰに駆動されたワードラインに接続されたアンチヒューズメモリセルがプログラムされ得る。プログラムロック回路ブロック２１０は、プログラミングの間、プログラミング電圧レベルから非プログラミング電圧レベルまでＶＷＬを調整することによってプログラムされることから行を自動的にロックするためのフィードバックメカニズムを使用する。プログラムロック回路ブロック２１０の本実施例において、ロジックは必要とされない。
【００５１】
読み取り動作の間、ＰＧＭは、プログラムロック回路ブロック２１０を無効にするために、“ロウ（low）”の論理レベルにあることになると共に、従って、読み取り動作の間、影響を与えない。以前に言及されたように、任意のマスクプログラム可能なマスタロックトランジスタ２２２は、メモリアレイ２０２の全ての行をプログラムされることからロックするために提供される。トランジスタ２２２は、もしチャンネル領域を含むようにプログラムされたならば、ＶＷＬがプログラミング動作においてＶＰＰに駆動されるとすぐに、ＶＷＬをＶＳＳまで自動的に放電することになる。この特徴は、各ワードラインに連結された全てのマスクプログラム可能なトランジスタをマスクプログラミングする代わりに、単一のトランジスタをマスクプログラミングすることによって、全ての行の簡単なロッキング（locking）を可能にさせる。
【００５２】
以前に言及されたように、プログラムロック回路ブロック２１０で使用されるマスクプログラム可能なトランジスタは、チャンネル領域を含むか、もしくはチャンネル領域を省略するように、マスクプログラムされ得る。図１２ａは、図１１に示されるマスクプログラム可能なトランジスタ２１８の一例の実施例である。マスクプログラム可能なトランジスタ２１８は、ドレイン領域２３０、ソース領域２３２、任意のチャンネル領域２３４、及びワードラインＷＬｎに連結されるポリシリコンゲート２３６を備えている。マスクプログラミングの間に、トランジスタ２１８は、任意のチャンネル領域２３４を備えて、もしくは任意のチャンネル領域２３４を備えずに、形成され得ると共に、ドレイン領域２３０とソース領域２３２との間に永久の開路接続が存在する。任意のチャンネル領域２３４の長さは、ポリシリコンゲート２３６の長さを超え得るか、もしくはポリシリコンゲート２３６の長さ未満であり得る。
【００５３】
図１２ｂは、代替のマスクプログラム可能なトランジスタの一例の実施例である。マスクプログラム可能なトランジスタ２４０は、ＷＬｎに連結されるドレイン領域２４２、ソース領域２４４、プログラム信号ＰＧＭに連結されると共に、チャンネル領域（図示せず）の上に重なるポリシリコンゲート２４６、及び任意の拡散領域２４８を備える。本実施例において、もし任意の拡散領域２４８がマスクプログラミングの間に含まれるならば、ＰＧＭがプログラミング動作の間に“ハイ（high）”の論理レベルに駆動される場合にＷＬｎがＶＳＳに連結されるように、ソース領域２４４はＶＳＳに電気的に接続されている。一方、もし任意の拡散領域２４８が製造中に省略されるならば、その場合に、ＷＬｎは、決してマスクプログラム可能なトランジスタ２４０を介してＶＳＳに連結されることができない。任意の拡散領域２４８は、ソース領域２４４に含まれ得るか、もしくはドレイン領域２４２から省略される代わりに、ソース領域２４４から省略され得る。別の代替のマスクプログラミング技術において、対応するセルの行をプログラムされることからロックするために、ワードラインとドレイン領域２４２との間に、任意の接点もしくはビア接続部が形成され得る。任意の接点またはビアの存在は、任意の拡散領域２４８を備えることと同じ効果を有することになる。
【００５４】
任意の拡散領域を備えるか、もしくは省略する前述のマスクプログラミング技術は、マスクプログラム可能なトランジスタ２１８に適用され得ると共に、一方任意のチャンネル領域のマスクプログラミング技術は、マスクプログラム可能なトランジスタ２４０に適用され得る。
【００５５】
図１１のプログラムロック回路は、ロックされた行のプログラミングを阻止することになると共に、ＶＰＰに駆動されたＶＷＬラインをアンチヒューズメモリセルのプログラミングに関して効果がない電圧レベルまで直接放電するために、ロックされた行は、製造中にマスクプログラムされた抑制回路または抑制装置を備えている。本発明の別の実施例によれば、プログラムロック回路は、高電圧スイッチ回路を無効にするように構成される。
【００５６】
図１３は、本発明の別の実施例による、そのようなプログラムロック回路を備えるハイブリッドメモリの構成図である。ハイブリッドメモリ３００は、図１１のハイブリッドメモリ２００において示されたのと同じメモリアレイ２０２、ワードラインドライバ回路ブロック２０４、高電圧スイッチ回路２１２、及びワードラインドライバ回路２１４を備える。プログラムロック回路３０２は、高電圧スイッチ回路２１２を無効にするために、論理的スイッチング技術を使用すると共に、更に具体的には、保護された行がプログラミングのためにアクセスされる場合には、ＶＷＬをＶＤＤのような読み取り電圧に駆動するように、高電圧スイッチ回路２１２を制御する。プログラムロック回路３０２は、各々がそれぞれのワードラインに連結される一連のマスクプログラム可能な抑制回路３０６、マスタロック回路３０８、無効化信号線プリチャージ回路３１０、及び無効化ロジック３１２を備える。各マスクプログラム可能な抑制回路３０６は、それぞれのワードラインに連結された入力、及びｐ−チャンネルプルアップ活性化トランジスタ３１６のゲートに接続された出力を有するマスクプログラム可能なインバータ３１４を備える。プルアップトランジスタ３１６は、マスクプログラム可能なインバータ３１４の出力が“ロウ（low）”の論理レベルにある場合に、ＶＤＤを無効化信号線ＳＥＬ＿０Ｖに連結するために、ワイヤードＯＲ構成に配置される。通常のインバータとして作動するようにマスクプログラムされたマスクプログラム可能なインバータ３１４に連結されたあらゆるワードラインは、プログラムされることからロックされたメモリセルの行であると考えられることになる。
【００５７】
マスタロック回路３０８は、ＶＤＤに接続されたその入力と、別のプルアップトランジスタ３２０のゲートに連結されたその出力を有するマスクプログラム可能なインバータ３１８を備えると共に、それは、無効化信号線ＳＥＬ＿０Ｖに関して、ｐ−チャンネルプルアップトランジスタ３１６と同じように構成される。マスタロック回路３０８の機能は、図１１のマスクプログラム可能なマスタロックトランジスタ２２２と同じである。無効化信号線プリチャージ回路３１０は、本質的に、ＶＤＤとＶＳＳとの間に直列に接続されると共に、信号ＰＧＭによって制御されるｐ−チャンネルトランジスタ３２２とｎ−チャンネルトランジスタ３２４とから構成される反転回路である。ｎ−チャンネルトランジスタは、長いチャンネルのトランジスタであり得るか、またはＳＥＬ＿０ＶとＶＳＳとの間に直列に抵抗手段を有する通常のｎ−チャンネルトランジスタであり得る。本実施例において、それらのインバータは、任意のチャンネル領域または任意の拡散領域を含むか、もしくは任意のチャンネル領域または任意の拡散領域を省略するように、製造中にマスクプログラム可能である。無効化ロジック３１２は、選択信号ＳＥＬを受け取るための第１の入力と、ＳＥＬ＿０Ｖを受け取るための第２の反転入力とを有するＮＡＮＤゲートを備える。ＮＡＮＤゲートの出力は、図１１の実施例においてＳＥＬを直接受け取った、高電圧スイッチ回路２１２の入力に接続される。
【００５８】
プログラムロック回路３０２の動作は、以下のとおりである。本実施例において、“ハイ（high）”の論理レベルの無効化ロジック３１２の出力は、ＶＤＤをＶＷＬに連結させることになり、一方、“ロウ（low）”の論理レベルの無効化ロジック３１２の出力は、ＶＰＰをＶＷＬに連結させることになると仮定される。ＳＥＬは、読み取り動作の間、ＶＤＤをＶＷＬに連結するために、“ロウ（low）”の論理レベルに設定され、そして、プログラミング動作の間、ＶＰＰをＶＷＬに連結するために、“ハイ(high)”の論理レベルに設定される。ＰＧＭは、読み取り動作の間、“ロウ（low）”の論理レベルに設定され、そして、プログラミング動作の間、“ハイ(high)”の論理レベルに設定される。従って、読み取り動作の間、無効化ロジック３１２の出力は、“ハイ(high)”の論理レベルになることになる。プログラム動作の間、ＰＧＭは、ｎ−チャンネルトランジスタ３２４をターンオンするために、“ハイ(high)”の論理レベルに駆動され、それによって、ＳＥＬ＿０Ｖを、それがＶＳＳに連結されるので、“ロウ（low）”の論理レベルに設定する。これは、無効化ロジック３１２が、そのとき“ハイ(high)”の論理レベルに設定されるＳＥＬに対して応答することを可能にする。従って、無効化ロジック３１２の出力は、“ロウ（low）”の論理レベルに変わることになる。ＶＷＬは、ＶＰＰに駆動されると共に、選択されたワードラインは、そのワードラインドライバ回路２１４を介して、ＶＰＰに駆動される。もし駆動されたワードラインに連結されるマスクプログラム可能なインバータ３１４が対応する行をロックするための通常のインバータとして動作するようにマスクプログラムされるならば、その場合に、それは、その対応するプルアップトランジスタ３１６をターンオンすることになる。ここで、ＳＥＬ＿０Ｖは、“ハイ(high)”の論理レベルに駆動されることになり、それによって、無効化ロジック３１２の出力を、“ハイ(high)”の論理レベルに上昇させる。
【００５９】
無効化ロジック３１２の出力の“ハイ(high)”の論理レベルに応答して、高電圧スイッチ回路は、ＶＷＬを、行のアンチヒューズメモリセルのプログラミングを抑制するために十分に低いＶＤＤに連結する。トランジスタ３２４がターンオンされる間にプルアップトランジスタ３１６がＳＥＬ＿０ＶをＶＤＤに駆動することを可能にするための効果的な抵抗値を有するように、長いチャンネルのトランジスタ３２４、またはインライン抵抗手段（in-line resistance means）の存在が選択されるということに注意が必要である。当業者は、例証されたＮＡＮＤゲートの代わりに使用され得る、無効化ロジック３１２の異なる可能な論理構成が存在すると理解することになる。
【００６０】
図１４は、図１３において示されるマスクプログラム可能なインバータ３１４または３１８の一例の実施例である。当業者は、例証されたインバータのレイアウト（設計）を熟知しているべきである。インバータ３１４は、入力信号“ｉｎ”を受け取るための共通のポリシリコンゲート３５４を有する、ｐ−チャンネルトランジスタ３５０、及びｎ−チャンネルトランジスタ３５２を備える。トランジスタ３５０及び３５２のソース端子とドレイン端子は、出力信号“ｏｕｔ”を提供するために、一緒に接続されている。プログラミング電圧が正である本実施例において、ｎ−チャンネルトランジスタ３５２は、製造中に含まれ得るか、もしくは省略され得る任意のチャンネル領域３５６を有することになる。もし任意のチャンネル領域３５６が含まれるならば、その場合に、インバータ３１４は、“ｉｎ”が“ハイ(high)”の論理レベルであるときに、“ｏｕｔ”をＶＳＳに連結することになり、それによって、その対応するプルアップトランジスタ３１６をターンオンする。任意のチャンネル領域３５６の欠如は、“ｏｕｔ”がＶＳＳに連結されることを防止し、それによって、その対応するプルアップトランジスタ３１６をターンオフの状態に維持する。プログラミング動作または読み取り動作の前にワードラインがＶＳＳに設定され、インバータ３１４が“ハイ(high)”の論理レベルの出力を提供するので、従ってプルアップトランジスタ３１６がターンオフされるということに注意が必要である。プルアップトランジスタ３１６のゲートは、それ故に、もしインバータ３１４の任意のチャンネル領域３５６が選択されたワードラインに関して省略されるならば、“ハイ(high)”の論理レベルでフロート（float）することを許される。
【００６１】
代替の実施例において、マスクプログラム可能なインバータ３１４及び３１８は、通常のインバータと交換されると共に、プルアップトランジスタ３１６は、図１２ａ及び図１２ｂに示された領域のような、任意の拡散領域か、または任意のチャンネル領域のいずれかが、マスクプログラミングによって含まれ得るか、もしくは省略され得るマスクプログラム可能なトランジスタになる。従って、任意のチャンネル領域か、または任意の拡散領域を有するあらゆるマスクプログラム可能なプルアップトランジスタ３１６は、選択されたワードラインのＶＰＰレベルに応答して、それがＳＥＬ＿０Ｖの論理状態を変えることができるので、その対応する行をプログラムされることからロックすることになる。
【００６２】
図１１及び図１３に示されたプログラムロック回路の実施例は、マスクプログラムされたアンチヒューズメモリセルの行の偶然のプログラミングを防止するために効果的である。しかしながら、安全性が必要とされるアプリケーションに関して、マスクプログラム可能なメモリセルに保存されたコードの意図的な変更が発生し得る。もしそのプログラムロック回路がどういうわけか無効にされるならば、または利用可能なプログラムロック回路が存在しないならば、それは首尾よいプログラミングによって変更されるコードに帰着し、その場合に、システムまたはユーザに対して、変更された行に保存されたデータは、もはや有効ではないという、いくらかの指示があるべきである。これは、ハイブリッドメモリアレイの中にアンチヒューズメモリセルの少なくとも１つの追加の列を備えることによって行われ得る。
【００６３】
図１５は、ハイブリッドメモリアレイの各行に対応する少なくとも１つのステータスビットを提供するプログラム可能なステータスアレイを有するハイブリッドメモリアレイの構成図である。少なくとも１つのステータスビットが、１行のデータがデータの有効性を示す準備が整っている場合に、一緒に読み取られる。ハイブリッドメモリ４００は、図１１に示されたのと同じ回路素子を備える。メモリアレイ２０２は、ここで、各ワードラインに接続された電気的にプログラム可能なアンチヒューズメモリセルの少なくとも１つの追加の列から構成されるステータスアレイ４０２を備える。一般的な動作において、プログラミング電圧で支配されたマスクプログラムされたアンチヒューズメモリセルのあらゆる行は、意図的にまたは無意識に、ステータスアレイ４０２のアンチヒューズメモリセルを本質的にプログラムすることになる。従って、特にその行が読み取られる場合に、ステータスアレイ４０２における対応するプログラムされたメモリセルが読み取られる。プログラムされたステータスビットは、システムまたはユーザに対して、行が変更されたことを示すことになり、それによって、データがもはや有効ではない可能性があるので、ユーザがデータを無視することを可能にする。
【００６４】
図１６ａは、メモリアレイ２０２及びステータスアレイ４０２の一部分を示す平面のレイアウト図である。ハイブリッドメモリアレイ５００は、行５０８に対応するワードラインＷＬｉ及びＷＬｉ＋１に連結された１つのトランジスタのアンチヒューズメモリセルと、行５０６に対応するワードラインＷＬｉ＋２及びＷＬｉ＋３に連結されたマスクプログラム可能な１つのトランジスタのアンチヒューズメモリセルとを備える。破線の輪郭線５１０は、製造工程の間にＯＤ２マスクによって厚膜ゲート酸化膜が形成されるべき領域を定義すると共に、図４ｂに示される破線の輪郭線５０に類似している。ハイブリッドメモリアレイ５００は、列方向（column-wise）に、図１５のメモリアレイ２０２に対応するメモリアレイ５０２と、図１５のステータスアレイ４０２に対応するステータスアレイ５０４に分割される。メモリアレイ５０２は、図９ｂに示されるメモリアレイと類似しており、それは、同じマスクプログラム可能でかつ電気的にプログラム可能な１つのトランジスタのアンチヒューズメモリセルを備える。従って、メモリアレイ５０２の詳細は必要とされない。ステータスアレイ５０４は、メモリアレイ５０２に使用したのと同じであり得る、マスクプログラム可能な１つのトランジスタのアンチヒューズメモリセルと電気的にプログラム可能な１つのトランジスタのアンチヒューズメモリセルの両方の組み合わせを備える。更に具体的には、ステータスアレイ５０４は、ＷＬｉ＋２及びＷＬｉ＋３に連結された電気的にプログラム可能なアンチヒューズステータスメモリセルと、ＷＬｉ及びＷＬｉ＋１に連結されたマスクプログラムされたアンチヒューズステータスメモリセルとを備えることになる。従って、電気的にプログラム可能なメモリセルの行と関連付けられたステータスアレイ５０４のステータスメモリセルは、有効なステータスビットを保存するようにマスクプログラムされ、一方、初期設定によって、マスクプログラムされたメモリセルの行に関連付けられたステータスアレイ５０４のステータスメモリセルは、電気的にプログラム可能なメモリセルとして製造される。
【００６５】
この例において、ＷＬｉ及びＷＬｉ＋１に連結されたステータスメモリセルは、ポリシリコンのワードラインの下にチャンネル領域を有していないので、それらはプログラム不可能である。しかしながら、プログラミング電圧がワードラインＷＬｉ＋２またはＷＬｉ＋３に印加されるならば、その場合に、対応する電気的にプログラム可能なステータスメモリセルは、無効なステータスビットを保存するようにプログラムされることになる。全てのステータスメモリセルに接続されたビットラインは、ワードライン上のプログラミング電圧の存在下において、接地されるか、またはアンチヒューズメモリセルのプログラミングに対して効果的な電圧レベルに設定される、と仮定されている。従って、ＷＬｉ＋２またはＷＬｉ＋３の次の読み取り動作において、データの無効な状態を示すために、無効なステータスビットが、マスクプログラムされたデータと共に読み取られる。ＷＬｉ及びＷＬｉ＋１に連結されたメモリアレイ５０２のアンチヒューズメモリセルが電気的にプログラム可能であることを意図しているので、ステータスアレイ５０４のそれらの対応するステータスメモリセルは、有効なステータスビットを常に提供するようにマスクプログラムされる。
【００６６】
従って、図１６ａのハイブリッドメモリアレイの実施例は、行のセルの内の１つが電気的にプログラム可能なアンチヒューズメモリセルである、マスクプログラム可能なアンチヒューズメモリセルの行と、行のセルの内の１つがマスクプログラムされたアンチヒューズメモリセルである、電気的にプログラム可能なアンチヒューズメモリセルの行とを有することができる。代替の実施例において、電気的にプログラム可能なアンチヒューズメモリセルの行は、対応するマスクプログラムされたアンチヒューズステータスメモリセルを有していないことになり、それは、ワードラインの下にチャンネル領域を有していないマスクプログラムされたアンチヒューズステータスメモリセルと、対応するビットラインに対して同じ影響を与えることになる。十分なロバスト性（robustness）が、図１１及び図１３のプログラムロック回路の実施例のいずれかを、ステータスアレイ５０４を有する図１６ａのハイブリッドメモリアレイの実施例と組み合わせることによって、提供される。すなわち、もしプログラムロック回路が変更を通して無効にされると共に、プログラム電圧がマスクプログラムされたアンチヒューズメモリセルのワードラインに強制的に印加されるならば、その場合に、その行に関するプログラムされたステータスビットが、同様にプログラムされることになる。従って、そのシステムは、読み取りの際に、対応するデータの無効なステータスを検出することになる。
【００６７】
図１６ｂは、図１６ａに示されるハイブリッドメモリアレイ５００の代替の平面のレイアウト図である。ハイブリッドメモリアレイ５５０は、ステータスアレイ５０４が変更されたステータスアレイ５５２と交換されるということを除けば、ハイブリッドメモリアレイ５００と同じである。ここで、メモリアレイ５０２の電気的にプログラム可能なメモリセルに連結されるステータスアレイ５０４のステータスメモリセルは、電気的にプログラム可能なメモリセルである。従って、電気的にプログラム可能なメモリセルの行がプログラムされる場合に、ステータスアレイ５０４に連結されたビットラインは、行に連結されたステータスメモリセルが同時にプログラムされることを可能にするように、接地されることになる。ステータスメモリセルの状態は、対応する行が少なくとも１度プログラムされたことを示すことができる。読み取り動作において、有効性ビットは、対応する行に保存されるデータが潜在的に無効であることを示すことになる。例えば、行におけるデータは、全て論理ゼロであることを意図され、従って全くプログラムされるべきではない。その代わりに、有効性ビットは、プログラミング動作が、少なくとも１つの論理ゼロでないデータを保存すると想定されていた行に関して実行されたと共に、従ってプログラムされたデータは潜在的に有効である、ということを示すことになる。
【００６８】
図１６ａ及び図１６ｂに示される実施例が１つのトランジスタのアンチ−ヒューズメモリセルを使用する一方、ハイブリッドアレイは、対応する２つのトランジスタのアンチヒューズメモリセルから成るステータスアレイ５０４または５５２を有する、以前に示された２つのトランジスタのアンチヒューズメモリセルのいずれかから構成されることができる。アンチヒューズメモリセルの単一の列は、マスクプログラムされたアンチヒューズメモリセルの対応する行のステータスにタグを付けるのに十分であろうが、追加の列が、電気的にプログラム可能なアンチヒューズメモリセルのプログラム能力（programmability）のような他のパラメータを監視するために、使用され得る。
【００６９】
以前に示され、そして説明されたハイブリッドメモリアレイの実施例は、プリセットされたデータを保存するためのマスクＲＯＭのプログラム能力と、ユーザデータを保存するためのＯＴＰのプログラム能力の両方を組み合わせる。ハイブリッドメモリアレイは、いかなる追加の処理段階も持たず、そしてスイッチング素子の制限された過電圧露光（over-voltage exposure）による、標準のＣＭＯＳ技術における実装に適当な、シンプルで、かつ信頼できる高密度のアンチヒューズアレイ構造である。
【００７０】
前述の説明では、説明の目的において、多数の詳細が本発明の実施例の完全な理解を提供するために説明される。しかしながら、本発明を実施するためにこれらの特定の詳細が必要とされないことは、当業者にとって明白であろう。他の例では、周知の電気的な構造及び回路は、本発明を不明瞭にしないために、ブロック図の形式で示される。例えば、ここで説明された本発明の実施例が、ソフトウェアルーチン、ハードウェア回路、ファームウェア、またはそれらの組み合わせとして実施されるかどうかに関して、特定の詳細は提供されない。
【００７１】
本発明の上述の実施例は、一例であることだけが意図される。変更物、修正物、及び変化物が、添付された請求項によって唯一定義される本発明の範囲からはずれることなく、当業者によって特定の実施例にもたらされ得る。
【符号の説明】
【００７２】
１０    アクセストランジスタ
１２    アンチヒューズデバイス
１４    アクセストランジスタのゲート
１６    アンチヒューズデバイスの上側プレート
１８    アクティブ領域
２０    薄膜ゲート酸化膜
２２、２４    拡散領域
３０    アンチヒューズトランジスタ
３２    変厚ゲート酸化膜
３４    基板チャンネル領域
３６    ポリシリコンゲート
３８    側壁スペーサ
４０    フィールド酸化膜領域
４２    拡散領域
４４    ＬＤＤ領域
４６    ビットライン接点
４８    アクティブ領域
５０    破線の輪郭線
６０    アンチヒューズメモリセル
６２    ポリシリコンゲート
６４    厚膜ゲート酸化膜
６６    チャンネル
６８    拡散領域
７０    ビットライン接点
７２    共通拡散領域
７４    ポリシリコンゲート
７６    薄膜ゲート酸化膜
７７    破線の輪郭線
７８    チャンネル
８０    ワードライン接点
１００    ハイブリッドメモリ
１０２    ハイブリッドメモリアレイ
１０４    ワードラインドライバ回路ブロック
１０６    列デコーダ回路ブロック
１０８    センス増幅器回路ブロック
１１０    プログラムロック回路ブロック
１１２    高電圧スイッチ回路
１２０    メモリセルの第１の行
１２２    メモリセルの第２の行
１２３    破線の輪郭線
１２４    共通の拡散領域
１２６    共通のビットライン接点
１２８    ヒューズリンク
１２９    共通のポリシリコンセルプレート
１３０    拡散ライン
１３１    共通のポリシリコンワードライン
１３２    マスクプログラムされたメモリセル
１３４    金属のＶＤＤ接点
１５０    メモリセルの第１及び第４の行
１５２    メモリセルの第２及び第３の行
１５３    行
１５４    共通の拡散領域
１５６    共通のビットライン接点
１５７    破線の輪郭線
１５８    ヒューズリンク
１６０    拡散ライン
１７０    マスクプログラムされたメモリセルの行
１７１    拡散ライン
１７２    追加の拡散領域
１７３    破線の輪郭線
１７４    プログラム結合部
２００    ハイブリッドメモリ
２０２    メモリアレイ
２０４    ワードラインドライバ回路ブロック
２１０    プログラムロック回路ブロック
２１２    高電圧スイッチ回路
２１４    ワードラインドライバ回路
２１６、２１８    マスクプログラム可能なトランジスタ
２２０    電圧降下回路
２２２    マスクプログラム可能なマスタロックトランジスタ
２２４    接地トランジスタ
２３０    ドレイン領域
２３２    ソース領域
２３４    任意のチャンネル領域
２３６    ポリシリコンゲート
２４０    マスクプログラム可能なトランジスタ
２４２    ドレイン領域
２４４    ソース領域
２４６    ポリシリコンゲート
２４８    任意の拡散領域
３００    ハイブリッドメモリ
３０２    プログラムロック回路
３０４    高電圧スイッチ回路
３０６    マスクプログラム可能な抑制回路
３０８    マスタロック回路
３１０    無効化信号線プリチャージ回路
３１２    無効化ロジック
３１４    マスクプログラム可能なインバータ
３１６    ｐ−チャンネルプルアップ活性化トランジスタ
３１８    マスクプログラム可能なインバータ
３２０    別のプルアップトランジスタ
３２２    ｐ−チャンネルトランジスタ
３２４    ｎ−チャンネルトランジスタ
３５０    ｐ−チャンネルトランジスタ
３５２    ｎ−チャンネルトランジスタ
３５４    共通のポリシリコンゲート
３５６    任意のチャンネル領域
４００    ハイブリッドメモリ
４０２    ステータスアレイ
５００    ハイブリッドメモリアレイ
５０２    メモリアレイ
５０４    ステータスアレイ
５０６、５０８    行
５１０    破線の輪郭線
【図１】
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【図２】
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【図３】
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【図４ａ】
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【図４ｂ】
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【図５ａ】
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【図５ｂ】
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【図６】
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【図７ａ】
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【図７ｂ】
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【図７ｃ】
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【図７ｄ】
0005448837.tif 000013
【図８ａ】
0005448837.tif 000014
【図８ｂ】
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【図９ａ】
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【図９ｂ】
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【図１０ａ】
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【図１０ｂ】
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【図１１】
0005448837.tif 000020
【図１２ａ】
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【図１２ｂ】
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【図１３】
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【図１４】
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【図１５】
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【図１６ａ】
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【図１６ｂ】
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