(57)【特許請求の範囲】
【請求項１】
直流電源と接続された第１の伝送線路と、
一端と他端を有し、前記一端が前記第１の伝送線路と接続されてなる第２の伝送線路と、
前記第２の伝送線路に設けられ、前記第１の伝送線路と前記第２の伝送線路の一端との接続点から１／８波長以下の位置に設けられ、前記第２の伝送線路の幅よりも小さい幅狭部と、
一端が前記第２の伝送線路の他端と接続され、他端が基準電位と接続されたキャパシタと、
を備えることを特徴とする電子回路。
【請求項２】
前記第１の伝送線路と前記第２の伝送線路によりＴ字型回路が構成されてなることを特徴とする請求項１に記載の電子回路。
【請求項３】
前記幅狭部は、前記第１の伝送線路と接触してなることを特徴とする請求項１または２に記載の電子回路。
【請求項４】
前記幅狭部は、前記第１の伝送線路から離間した位置に設けられてなることを特徴とする請求項１または２に記載の電子回路。
【請求項５】
前記基準電位は、グランド電位であることを特徴とする請求項１から４のいずれか一項に記載の電子回路。
【請求項６】
前記キャパシタは、ＭＩＭキャパシタであることを特徴とする請求項１から５のいずれか一項に記載の電子回路。
【請求項７】
前記第１の伝送線路の一端に、トランジスタの出力端子が接続されていることを特徴とする請求項１から６のいずれか一項に記載の電子回路。
【請求項８】
前記第１の伝送線路、前記第２の伝送線路および前記キャパシタは、フィルタ回路またはインピーダンス整合回路を構成してなることを特徴とする請求項１から７のいずれか一項に記載の電子回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路に関する。
【背景技術】
【０００２】
高周波信号を扱う例えばフィルタ回路やインピーダンス整合回路等の高周波回路において、半導体基板上の絶縁膜上に例えばＡｕ等の金属配線の伝送線路からなる回路パターンを形成し、回路素子を形成したモノリシックマイクロ波集積回路（Ｍｏｎｏｌｉｔｈｉｃ  Ｍｉｃｒｏｗａｖｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ：ＭＭＩＣ）等の電子回路が用いられている。ＭＭＩＣに形成される回路素子は、例えばＦＥＴ（Ｆｉｅｌｄ  Ｅｆｆｅｃｔ  Ｔｒａｎｓｉｓｔｏｒ）、ＭＩＭ（Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−Ｍｅｔａｌ）キャパシタ等のキャパシタ、抵抗、分布定数線路、インダクタ等である。
【０００３】
ＭＩＭキャパシタは信頼性を向上することが求められており、例えば特許文献１には、その信頼性を向上する手法が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−１１００２３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ＭＩＭキャパシタが故障すると、キャパシタが直流的にショートした状態となって、キャパシタと接続された伝送線路に大電流が流れ込み、伝送線路が溶断する場合がある。溶断する箇所は、伝送線路の形状、製造工程などによって様々である。伝送線路が溶断した場合、残った部分は、例えばオープンスタブとして動作してしまい、電子回路の特性に大きく影響を与えるおそれがある。この問題は、ＭＩＭキャパシタ以外のキャパシタを用いる場合においても同様に発生する。
【０００６】
本発明は、上記課題に鑑みなされたものであり、伝送線路が溶断した場合であっても、電子回路への影響を小さくすることが可能な電子回路を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の電子回路は、直流電源と接続された第１の伝送線路と、一端と他端を有し、前記一端が前記第１の伝送線路と接続されてなる第２の伝送線路と、前記第２の伝送線路に設けられ、前記第１の伝送線路と前記第２の伝送線路の一端との接続点から１／８波長以下の位置に設けられ、前記第２の伝送線路の幅よりも小さい幅狭部と、一端が前記第２の伝送線路の他端と接続され、他端が基準電位と接続されたキャパシタと、を備えることを特徴とする。これにより、伝送線路が溶断した場合であっても、電子回路への影響を小さくすることができる。
【０００８】
上記構成において、前記第１の伝送線路と前記第２の伝送線路によりＴ字型回路が構成されてなるようにすることができる。
【０００９】
上記構成において、前記幅狭部は、前記第１の伝送線路と接触してなる構成とすることができる。
【００１０】
上記構成において、前記幅狭部は、前記第１の伝送線路から離間した位置に設けられてなる構成とすることができる。
【００１１】
上記構成において、前記基準電位は、グランド電位である構成とすることができる。
【００１２】
上記構成において、前記キャパシタは、ＭＩＭキャパシタである構成とすることができる。
【００１３】
上記構成において、前記第１の伝送線路の一端に、トランジスタの出力端子が接続されている構成とすることができる。
【００１４】
上記構成において、前記第１の伝送線路、前記第２の伝送線路および前記キャパシタは、フィルタ回路またはインピーダンス整合回路を構成することができる。
【発明の効果】
【００１５】
本発明によれば、伝送線路が溶断した場合であっても、電子回路への影響を小さくすることができる。
【図面の簡単な説明】
【００１６】
【図１】図１は、比較例に係る電子回路の構成の一例を示す模式図である。
【図２】図２は、実施例１に係る電子回路の構成の一例を示す模式図である。
【図３】図３は、実施例１に係る電子回路の基板のパターンの一例を示す図である。
【図４】図４は、実施例１に係る伝送線路のパターンの一例であって、図３の点線部分の拡大図に相当する図である。
【図５】図５は、実施例２に係る伝送線路のパターンの一例であって、図３の点線部分の拡大図に相当する図である。
【発明を実施するための形態】
【００１７】
実施例との比較のため、比較例を説明する。図１は、比較例に係る電子回路１００の構成の一例を示す模式図である。電子回路１００は、入力端子Ｔ１、ＦＥＴ１２、伝送線路１４、伝送線路１６、伝送線路１８、ＭＩＭキャパシタ２０、直流（ＤＣ）電源２２および出力端子Ｔ２を備える。入力端子Ｔ１には、信号（例えば高周波信号）が入力される。ＦＥＴ１２は、ゲート端子（図１のＧ）が入力端子Ｔ１と接続され、ソース端子（図１のＳ）がグランドと接地され、ドレイン端子（図１のＤ）が伝送線路１４の一端と接続される。なお、ＦＥＴ１２のゲート端子、ソース端子およびドレイン端子の接続は一例である。また、ＦＥＴ１２をバイポーラトランジスタとしてもよい。伝送線路１４の他端は、伝送線路１６の一端と接続される。以下、伝送線路１４および１６を区別しない場合、これら伝送線路を総称して主線路と記す。伝送線路１８の線路長は、信号３０の１／４波長としている。伝送線路１８の一端は、図１のように、主線路と接続されて、Ｔ字型回路を構成する。主線路と伝送線路１８とは、接続点２５で接続する。なお、図１では、伝送線路１４、１６および１８をそれぞれ分離して示しているが、実際の基板上では伝送線路１４、１６および１８は一体である。伝送線路１８の他端は、ＭＩＭキャパシタ２０の一端と接続される。ＭＩＭキャパシタ２０の他端は、接地される。伝送線路１６の他端は、出力端子Ｔ２と接続される。ＤＣ電源２２は、伝送線路１６の他端と接続され、直流電力を供給する。
【００１８】
電子回路１００は、フィルタ回路またはインピーダンス整合回路を備えたアンプとして機能する回路形態である。電子回路１００がフィルタ回路を備えたアンプである場合、伝送線路１４、１６および１８ならびにＭＩＭキャパシタ２０により、トランジスタ１２が出力する高周波信号から所定の周波数成分の信号を通過させて出力端子Ｔ２から出力する機能を発揮する。電子回路１００がインピーダンス整合回路を備えたアンプである場合、伝送線路１４、１６および１８ならびにＭＩＭキャパシタ２０により、トランジスタ１２の出力インピーダンスと、出力端子Ｔ２に接続される回路の入力インピーダンスとが整合される。
【００１９】
つぎに、電子回路１００において、ＭＩＭキャパシタ２０が故障した場合について検討する。例えば、ＭＩＭキャパシタ２０は、両端の電極に高電圧が印加されることで故障する場合がある。この場合、ＭＩＭキャパシタ２０は直流的にショートした状態となり、ＤＣ電源２２から伝送線路１８およびＭＩＭキャパシタ２０が設けられている経路に大電流が流れる。そのため、伝送線路１８はいずれかの場所で溶断する場合がある。
【００２０】
ここで、伝送線路１８が符号２４の位置（ＭＩＭキャパシタ２０と接続される側（他端側））で溶断したとする。以下、溶断した位置を溶断位置２４と記す。この場合、主線路側に残った伝送線路１８は、主線路に対してオープンスタブとして動作する。そのため、主線路によって伝送される信号（図１の信号３０）は、溶断位置２４で反射した信号（図１の信号３２）からの影響を受けてしまう。例えば、主線路側に残った伝送線路１８の線路長が、主線路を流れる信号３０の波長λの１／４となる場合、溶断位置２４において、開放端反射となる。このため、主線路と伝送線路１８との接続点２５は、高周波的に短絡となる。この場合、信号３０は、接続点２５で全反射となり、ＦＥＴ１２からの出力信号が、出力端子Ｔ２に伝わらなくなる。また、溶断位置２４が、波長λの１／４からずれた位置であったとしても、波長λの１／４に近いほど、出力端子Ｔ２への信号伝達が阻害される。このように、伝送線路１８の溶断位置２４の場所によっては、溶断後の伝送線路１８は電子回路の特性に大きく影響を与えてしまうが、比較例においては、溶断位置２４を予め知る、あるいは予め決定しておく方法はなかった。
【００２１】
以下に、上記の課題を解決する本発明の実施例について、図面を用いて詳細に説明する。
【実施例１】
【００２２】
図２は、実施例１に係る電子回路２００の構成の一例を示す模式図である。図２において、図１に示す構成と同一の構成について、同一の符号を付して説明を省略する。図２の電子回路２００は、図１の伝送線路１８の代わりに、伝送線路４０を備える点が、比較例に示す電子回路１００と異なる。伝送線路４０は、一端が主線路と接続され、他端がＭＩＭキャパシタ２０の一端と接続されている。また、伝送線路４０は、主線路に近い側の端部（一端側）に、主線路と接触して、その他の部分の幅より狭い幅狭部４２を備えている。これにより、幅狭部４２の断面積は、伝送線路４０のその他の部分の断面積より小さくなる。伝送線路４０の長さは、比較例と同様、主線路によって伝送される信号の１／４波長の長さである。なお、図１と同様に、実際の基板上では伝送線路１４、１６および４０はＴ字型回路を構成するように一体となっている。
【００２３】
つぎに、電子回路２００において、比較例の場合と同様に、ＭＩＭキャパシタ２０が故障した場合について検討する。この場合、伝送線路４０およびＭＩＭキャパシタ２０が設けられている経路に向かって大電流が流れ込む。このとき、伝送線路４０の幅狭部４２は、その他の部分より幅が狭いため、電流密度が大きくなる。これにより、幅狭部４２は、その他の部分よりも、溶断しやすくなる。前記したように、幅狭部４２は伝送線路４０の主線路側の端部に接触して設けられているので、幅狭部４２において溶断すると、主線路に伝送線路４０が残存することが無くなる。これにより、比較例のように残存した伝送線路４０がオープンスタブとして働き、接続点２５において大きく反射が生じることを抑制できる。
【００２４】
伝送線路４０が幅狭部４２で溶断すると、伝送線路４０およびＭＩＭキャパシタ２０が主線路から分離される。これにより、電子回路２００におけるフィルタ回路またはインピーダンス整合回路の機能は失われるが、ＦＥＴ１２から出力端子Ｔ２に対しての出力は継続して得ることができる。よって、図１において説明した比較例と比べて、ＭＩＭキャパシタ２０がショートした場合の電子回路２００への影響を小さくすることができる。
【００２５】
図３は、実施例１に係る電子回路２００の基板５０のパターンの一例を示す図である。図３では、図２に示す電子回路２００の基板５０のパターンのうち、伝送線路１４、１６および４０ならびにＭＩＭキャパシタ２０が形成されている部分の一例を図示している。図３のように、基板５０の上に、伝送線路１４、１６および４０ならびにＭＩＭキャパシタ２０が形成されている。基板５０は、例えばポリイミド等の絶縁体基板やＳｉ、ＧａＡｓ等の半導体基板である。伝送線路１４、１６および４０は、例えばＡｕ等の金属配線である。ＭＩＭキャパシタ２０は、基板５０上に、例えばＡｕ等の金属からなる下地電極および上部電極の間に、ＳｉＮ等の絶縁膜が設けられた構造を有している。ＭＩＭキャパシタ２０の下地電極は、基板５０を貫通するビアを介して、基板５０の裏面に設けられたグランド（図示せず）と電気的に接地される。
【００２６】
典型的な例では、基板５０はＧａＡｓからなる半導体基板である。基板５０には、例えばＦＥＴなどの半導体デバイスが形成されている。基板５０上にポリイミドを介した多層伝送線路パターンが設けられており、伝送線路１４、１６および４０についても、この多層伝送線路パターンの一部として設けられている。ＭＩＭキャパシタ２０は、基板５０上にＳｉＮなどの絶縁膜を介して設けられている。伝送線路１４、１６および４０は、同じ配線レイヤに設けられるが、ＭＩＭキャパシタ２０は、伝送線路１４、１６および４０とは異なるレイヤに設けることもできる。なお、図３においては、伝送線路１４、１６および４０とＭＩＭキャパシタ２０とは、レイヤの違いを考慮せずに示している。図３の点線部分５２については、図４および図５で説明する。
【００２７】
図４は、実施例１に係る伝送線路１４、１６および４０のパターンの一例であって、図３の点線部分５２の拡大図に相当する図である。図４において、図２および図３に示す構成と同一の部分については、同一の符号を付して説明を省略する。図４において、伝送線路１４および１６からなる主線路の幅ｗ１ならびに伝送線路４０の幅ｗ２は、例えばいずれも６μｍである。伝送線路１４、１６および４０の特性インピーダンスは例えば５０Ωとなるように設定される。伝送線路４０の主線路に近い側である幅狭部４２の幅ｗ３は、伝送線路４０の他の部分の幅ｗ２より狭い。幅狭部４２の幅ｗ３は例えば４μｍである。幅狭部４２は、主線路に接触して設けられている。これにより、伝送線路４０に大電流が流れた場合、幅狭部４２において溶断が生じやすくなる。なお、幅ｗ１、ｗ２およびｗ３の値は一例であり、幅ｗ１と幅ｗ２とは互いに異なってもよい。
【実施例２】
【００２８】
図５は、実施例２に係る伝送線路１４、１６および４０のパターンの一例であって、図４と同様、図３の点線部分５２の拡大図に相当する図である。図５は、幅狭部４２が主線路から距離ｗ４だけ離間している点で図４と異なり、その他については、図４と同様のため、説明を省略する。
【００２９】
配線の溶断は、瞬間的に大電流が流れることで生じるため、溶断部分の周囲にも影響が及ぼされる。例えば、実施例１の場合においては、溶断時に配線材料が飛び散って主線路に付着するおそれがある。また、主線路の一部が溶断時の熱によって削られることで、その幅ｗ１を小さくしてしまうおそれもある。
【００３０】
これに対して、実施例２では、図５のように主線路から離間して幅狭部４２を設けている。このため、溶断時における配線材料の飛び散りや、主線路が削られてしまう問題の発生を抑制することができる。
【００３１】
なお、幅狭部４２と主線路との距離ｗ４が大きい場合、溶断後に主線路側に残存した伝送線路４０がオープンスタブとして機能するおそれがある。残存した伝送線路４０がオープンスタブとして機能することで、比較例で説明した課題と同様の状態に陥ることは好ましくない。
【００３２】
そのため、幅狭部４２と主線路との距離ｗ４を極力小さくすることが好ましいが、ひとつの観点として、幅狭部４２と主線路との距離ｗ４を、主線路によって伝送される信号の波長の１／８以下とすることが好ましい。幅狭部４２と主線路との距離ｗ４が、主線路によって伝送される信号の波長の１／８である場合、同１／４の場合（全反射）と比較して、例えば７０％程度の信号通過が認められる。なお、幅狭部４２と主線路との距離ｗ４を、主線路によって伝送される信号の波長の１／６以下としてもよい。
【００３３】
以上説明した実施例１および実施例２における伝送線路４０の線路長は、いずれも、主線路によって伝送される信号の１／４波長であるが、これは一例であって、例えば主線路によって伝送される信号の１／２波長であってもよい。この場合、幅狭部４２は、実施例１または実施例２と同様に、幅狭部４２と主線路との距離ｗ４が主線路によって伝送される信号の１／８波長以下となる位置に設けることもできるが、さらに、３／８波長以上の位置に設けることもできる。また、伝送線路４０の線路長が、１／４波長よりも小さい場合であっても、その全長が１／４波長に近いほど、幅狭部４２を設けることによる効果は大きい。
【００３４】
以上を勘案すれば、幅狭部４２は、主線路（第１の伝送線路）と伝送線路４０（第２の伝送線路）との接続点２５から１／４波長離間した位置から１／８波長以上離間した位置、すなわち、接続点２５から１／８波長以下または３／８波長以上離間した位置に設けられることで、本発明の所期の効果が発揮される。なお、幅狭部４２は、主線路と伝送線路４０との接続点２５から１／４波長離間した位置から１／６波長以上離間した位置、すなわち、接続点２５から１／１２波長以下または５／１２波長以上離間した位置に設けられるようにしてもよい。
【００３５】
以上説明したように、本実施例によれば、第１の伝送線路である主線路（伝送線路１４および１６）と、第２の伝送線路である伝送線路４０と、ＭＩＭキャパシタ２０とを備える。主線路は、ＤＣ電源２２と接続されている。伝送線路４０は、一端が主線路と接続され、他端がＭＩＭキャパシタ２０の一端と接続され、かつ、その幅が他の部分よりも小さい幅狭部４２を備えている。幅狭部４２は、主線路と伝送線路４０の一端との接続点２５から１／４波長の位置よりも１／８波長以上離間した位置に設けられている。ＭＩＭキャパシタ２０は、一端が伝送線路４０の他端と接続され、他端がグランドと接続されている。これにより、ＭＩＭキャパシタ２０がショートした場合、伝送線路４０は幅狭部４２で溶断しやすくなる。幅狭部４２を設けたことにより、比較例と比べて、ＭＩＭキャパシタ２０がショートした場合の電子回路２００への影響を小さくすることができる。
【００３６】
本実施例によれば、電子回路２００は、主線路と伝送線路４０とがＴ字型回路を構成する。なお、電子回路２００において、伝送線路４０およびＭＩＭキャパシタ２０を設けた線路を複数有するようなπ字型回路を構成してもよい。
【００３７】
本実施例によれば、幅狭部４２は、伝送線路４０の主線路側の端部に設けられ、主線路と接触させてもよい。また、幅狭部４２は、図５のように、主線路と接触する部分から離間させてもよい。これにより、溶断時に生じる伝送線路４０の飛び散りが主線路に付着すること、または主線路が削られることで、例えば主線路の特性インピーダンスが変化してしまうことを抑制することができる。
【００３８】
本実施例によれば、ＭＩＭキャパシタ２０の他端が基準電位と接続される。基準電位は０Ｖであるが、ＤＣ電源２２に対して電位差を有する所定の電位を基準電位としてもよい。
【００３９】
本実施例によれば、電子回路２００は、ＭＩＭキャパシタ２０を備えるが、チップコンデンサなど、他のキャパシタであってよい。なお、一般にＭＩＭキャパシタは、半導体デバイスに組み込むことが容易である半面、ＥＳＤ（Ｅｌｅｃｒｏｓｔａｔｉｃ  Ｄｉｓｃｈａｒｇｅ）に弱く、故障しやすい傾向にあることから、本発明を採用する効果は大きい。
【００４０】
本実施例によれば、電子回路２００は、ＦＥＴ１２とフィルタ回路またはインピーダンス整合回路が結合された構成であるが、本発明はこの構成に限らず適用することができる。
【００４１】
以上、本発明の好ましい実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【符号の説明】
【００４２】
１２  ＦＥＴ
１４、１６、１８、４０  伝送線路
２０  ＭＩＭキャパシタ
２２  ＤＣ電源
２５  接続点
４２  幅狭部
１００、２００  電子回路
Ｔ１  入力端子
Ｔ２  出力端子
【図１】
0005636879.tif 000002
【図２】
0005636879.tif 000003
【図３】
0005636879.tif 000004
【図４】
0005636879.tif 000005
【図５】
0005636879.tif 000006