(57)【特許請求の範囲】
【請求項１】
同一信号線に対し、電源と、前記信号線と電源との間に接続されたダイオードと、前記ダイオードと前記電源間を接続する電源線と、前記電源線とグランド間に接続された少なくとも１つのコンデンサとを含むサージ抑制用回路を少なくとも１つ備え、前記各サージ抑制用回路において、前記ダイオードが逆バイアスになるように、前記ダイオードの向き、および前記信号線に対する前記電源の電圧が定められたサージ吸収回路が回路基板上に形成され、
前記グランドが前記回路基板上のグランドパターンからなり、前記信号線の一端に集積回路部が接続され、前記各コンデンサの前記グランドパターンへの接続点と前記集積回路部のグランドパターンへの接続点の間に、前記回路基板以外の金属部への接続点を設けたことを特徴とする電子機器。
【請求項２】
同一信号線に対し、電源と、前記信号線と電源との間に接続されたダイオードと、前記ダイオードと前記電源間を接続する電源線と、前記電源線とグランド間に接続された少なくとも１つのコンデンサとを含むサージ抑制用回路を少なくとも１つ備え、前記各サージ抑制用回路において、前記ダイオードが逆バイアスになるように、前記ダイオードの向き、および前記信号線に対する前記電源の電圧が定められたサージ吸収回路が回路基板上に形成され、
前記グランドが前記回路基板上のグランドパターンからなり、前記信号線の一端に集積回路部が接続され、前記各コンデンサの前記グランドパターンへの接続点と前記集積回路部の前記グランドパターンへの接続点との間の外側で、前記各コンデンサの前記グランドパターンへの接続点からの距離が、前記各コンデンサの前記グランドパターンへの接続点と前記集積回路部の前記グランドパターンへの接続点との間の距離よりも短い位置に前記回路基板以外の金属部への接続点を設けたことを特徴とする電子機器。
【請求項３】
前記金属部がフレームグランドであることを特徴とする請求項１または２に記載の電子機器。
【請求項４】
前記信号線の他端に前記電子機器の入出力コネクタが接続され、前記入出力コネクタと前記集積回路部の間の前記信号線の前記集積回路部側に前記サージ吸収回路を設けたことを特徴とする請求項１または２に記載の電子機器。
【請求項５】
前記サージ吸収回路において、前記電源が正負一方の極性を有し、前記電源の電圧を、前記電源と前記グランドとの間で分圧して前記信号線に供給する分圧抵抗を備えたことを特徴とする請求項１から４までのいずれ１項に記載の電子機器。
【請求項６】
信号周波数が１００ＭＨｚから１ＧＨｚで信号振幅が１Ｖから５Ｖの信号を取り扱う信号線を有する入出力回路部分に前記サージ吸収回路を設けたことを特徴とする請求項１から５までのいずれ１項に記載の電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明はサージを吸収する回路技術に関するものである。
【背景技術】
【０００２】
従来、信号ラインや電源ラインを通じて侵入する高電圧の雷サージや開閉サージや静電気等の高電圧から機器を守るために、電圧非直線特性を有する高抵抗体素子からなるバリスタや、放電間隙を機密容器に収納したアレスタ等が広く使用されている。また、低電圧の信号ラインにあっては、バリスタやアレスタの抑制電圧を数ボルト程度に低く設定できず、そのため抑制電圧を低く設定できるツェナーダイオードを信号線間に使用してサージプロテクタとして用いている(例えば下記特許文献１、２)。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００３−１１２７０号公報
【特許文献２】国際公開第２００７／０８８９３２号パンフレット
【特許文献３】特開昭６０−２５３２５６号公報
【特許文献４】特開２００１−１５６２５６号公報
【特許文献５】特開平７−２２１２０号公報
【特許文献６】特開２０００−５０４８６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
このようなサージ吸収回路では、電圧非線形素子の特性よって実際に抑制できるサージ波形は制約を受ける。数十ＭＨｚ以上の高周波信号線に誘導されたサージ波形を抑制する場合、バリスタを用いたサージ吸収回路では、バリスタの静電容量が数百ｐＦと大きいため、サージ波形を抑制することはできるが、高周波信号が低下してしまい必要な感度を得ることができない。アレスタを用いたサージ吸収回路では、アレスタの静電容量は数ｐＦと小さいため、高周波信号が低下することはない。しかしながら、立ち上がり時間が数十ｎｓのサージ波形に対する抑制電圧は数百Ｖ程度であるため、高周波のサージ波形を十分に抑制することはできない。ツェナーダイオードを用いたサージ吸収回路では、静電容量が数百ｐＦと大きいため高周波信号が低下してしまい必要な感度を得ることができない。このように高周波信号線に用いるサージ吸収回路において、サージ波形の周波数成分と高周波信号の周波数がほぼ等しい場合、高電圧のサージ波形を低減させるには高周波信号も低減してしまうという問題点があった。【０００５】
この点を解決するために、例えば、上記特許文献１では、ツェナーダイオードとダイオードを組み合わせることによって静電容量を低減していた。この場合、片方のツェナーダイオードがオンしてサージ電圧を抑制するまでは、もう一方のダイオードにはサージ電圧が逆方向に印加されている。このため、ツェナー電圧のばらつきによって、ダイオードの逆方向耐電圧を越えて、ダイオードが破壊してしまうという問題があった。【０００６】
上記特許文献２では、アレスタとバリスタを組み合わせたサージ吸収回路が提案されている。アレスタとバリスタを中性点に対して取り付けることにより、バリスタの個数を減らしたり、バリスタの耐電圧を低くしたりすることができるなどのメリットはあるが、バリスタの静電容量を低減させることはできないため、高周波信号線に対するサージ吸収回路として用いることはできないという問題があった。【０００７】
上記特許文献３では、正電源とダイオードとコンデンサからなる保護回路をＩＣ(集積回路)内部に設けることによって静電容量を低減していた。この場合、コンデンサを流れたサージ電流が、ＩＣ内部の寄生容量を通してＩＣの内部回路に流れ込み、回路を破損するという問題点があった。また、負電源に接続されたダイオードとコンデンサが無いので、負極性のサージ電圧が印加されると、ダイオードの逆方向耐電圧を超えてダイオードが破損してしまうという問題点もあった。【０００８】
上記特許文献４では、正電源と信号線間に配置したダイオード、信号線とグランド間に配置したダイオードからなる保護回路をＩＣ内部に設けることによって、サージ電流を正電源もしくはグランドに流すことによりサージ電圧を抑制していた。この場合、ダイオードを流れたサージ電流は、正電源(Ｖｃｃ)に流れるだけでなく、一部は内部回路を経てグランドに流れるため、ＩＣの内部回路を破損するという問題点があった。【０００９】
上記特許文献５では、正電源と信号線間に配置したダイオード、信号線とグランド間に配置したダイオードからなる保護回路をコネクタ内部に設けることによって、サージ電圧を抑制していた。この場合、コネクタ内部にダイオードを設けているので、コネクタ着脱時に発生する静電気ノイズやサージ電圧を抑制できないという問題点があった。また、抑制電圧波形のオーバーシュート電圧が高くなり、逆方向耐電圧を超えてダイオードが破損してしまうという問題点があった。【００１０】
また上記特許文献６では、特許文献４と同じ保護回路が開示されており、ダイオードを流れたサージ電流は、電源(Ｖｄｄ)に流れるだけでなく、一部はＩＣを経てグランドに流れるため、ＩＣの内部回路を破損するという問題点があった。【００１１】
この発明は、上記の課題を解決するためになされたものであり、高周波信号であっても信号線の信号へ影響を与えることなくかつ安定してサージ吸収が行えるサージ吸収回路を用いた電子機器を提供することを目的とする。
【課題を解決するための手段】
【００１２】
この発明は、同一信号線に対し、電源と、前記信号線と電源との間に接続されたダイオードと、前記ダイオードと前記電源間を接続する電源線と、前記電源線とグランド間に接続された少なくとも１つのコンデンサとを含むサージ抑制用回路を少なくとも１つ備え、前記各サージ抑制用回路において、前記ダイオードが逆バイアスになるように、前記ダイオードの向き、および前記信号線に対する前記電源の電圧が定められたサージ吸収回路が回路基板上に形成され、前記グランドが前記回路基板上のグランドパターンからなり、前記信号線の一端に集積回路部が接続され、前記各コンデンサの前記グランドパターンへの接続点と前記集積回路部のグランドパターンへの接続点の間に、前記回路基板以外の金属部への接続点を設けたことを特徴とする電子機器等にある。
【発明の効果】
【００１３】
この発明では、高周波信号であっても信号へ影響を与えることなくかつ安定してサージ吸収が行えるサージ吸収回路を用いた電子機器を提供できる。
【図面の簡単な説明】
【００１４】
【図１】この発明の実施の形態１によるサージ吸収回路の構成を示す図である。
【図２】この発明におけるコンデンサの実装方法を説明するための図である。
【図３】この発明のサージ吸収回路によるサージ電圧の抑制効果を説明するための図である。
【図４】この発明のサージ吸収回路によるサージ抑制電圧とダイオードの逆方向耐圧の関係を説明するための図である。
【図５】この発明の実施の形態２によるサージ吸収回路の構成を示す図である。
【図６】この発明の実施の形態４によるサージ吸収回路の構成を示す図である。
【図７】この発明の実施の形態４によるサージ吸収回路の別の構成を示す図である。
【図８】この発明の実施の形態５によるサージ吸収回路の構成を示す図である。
【図９】この発明の各実施の形態によるサージ吸収回路を適用したこの発明の実施の形態６による電子機器の構成の一例を示す図である。
【図１０】この発明におけるサージ電圧とＩＣの保護可能領域との関係を説明するための図である。
【図１１】この発明の実施の形態７による電子機器のサージ吸収回路周辺の構成を示す図である。
【図１２】図１１の電子機器の変形例を示す図である。
【図１３】この発明の実施の形態８による電子機器のサージ吸収回路周辺の構成を示す図である。
【図１４】図１３の電子機器の変形例を示す図である。
【図１５】この発明の実施の形態９による電子機器のサージ吸収回路周辺の構成を示す図である。
【図１６】図１５の電子機器の変形例を示す図である。
【発明を実施するための形態】
【００１５】
この発明によるサージ吸収回路は、信号線と電源の間に逆バイアスが印加されるように接続されたダイオードと、ダイオードとグランド間に接続されたコンデンサとを備える。
この発明では、逆バイアスが印加されるように接続されたダイオードにより信号線とグランド間の静電容量を非常に小さな値にするとともに、電源電圧によってサージ抑制電圧が決定されるようにしたため、素子の特性によらずにサージ抑制電圧を一定値に保つことができるようになり、ダイオードの逆方向耐電圧を超えてダイオードが破壊してしまうことがなくなる。また、コンデンサを用いてサージ波形を抑制するために、立ち上がり時間の早いサージ波形に対しても電圧を抑制することができる。
【００１６】
更に、コンデンサを流れたサージ電流が金属筐体で構成されるＦＧ(フレームグランド)に確実に流れるように、コンデンサとＩＣとフレームグランドの位置関係を決定するようにしたため、サージ電流がグランドを経由してＩＣに流れ込み、ＩＣの内部回路を破損することを防止することができる。
【００１７】
以下、この発明によるサージ吸収回路等を各実施の形態に従って図面を用いて説明する。なお、各実施の形態において、同一もしくは相当部分は同一符号で示し、重複する説明は省略する。
【００１８】
実施の形態１．
図１はこの発明の実施の形態１によるサージ吸収回路の構成を示す図である。図１において、信号線１は両端に入力端子２、出力端子３を備える。第１のダイオード４はアノードが信号線１、カソードが電源線１１１を介して正電源５に接続され、正電源５により逆バイアスが印加される。第１のコンデンサ６は、第１のダイオード４のカソードと正電源５の間の電源線１１１上の接続点とグランドとの間に、第１のダイオード４の直近になるように接続されている。
【００１９】
第２のダイオード７はアノードが電源線１１２を介して負電源８、カソードが信号線１(例えば信号線１の第１のダイオード４のアノードの接続位置と同じ位置)に接続され、負電源８により逆バイアスが印加される。なお、接続方向の関係を分かり易くするため、以下、第２のダイオード７のアノードとカソードを第１のダイオード４と同じ方向で説明する。第２のコンデンサ９は、第２のダイオード７のアノードと負電源８の間の電源線１１２上の点とグランドの間に、第２のダイオード７の直近になるように接続されている。
【００２０】
なお、第１のダイオード４と正電源５と第１のコンデンサ６と電源線１１１、また第２のダイオード７と負電源８と第２のコンデンサ９と電源線１１２、がそれぞれサージ抑制用回路を構成する。
【００２１】
正電源側および負電源側を含む図１のサージ吸収回路は、例えば後述する図９の電子機器中の被制御装置３１を制御する制御装置４１のそれぞれ入出力用ＩＣ４７を含む入力回路４２、出力回路４３にそれぞれサージ吸収回路４８として取り付けられる。入力回路４２に取り付けられた場合、信号の伝送方向は被制御装置３１のセンサ回路３２から制御装置４１の制御回路４４への方向となる。このため、入力端子２に被制御機器３１のセンサ回路３２が接続され、出力端子３に入出力用ＩＣ４７を介して制御装置４１の制御回路４４側が接続される。一方、出力回路４３に取り付けられた場合、信号の伝送方向は制御装置４１の制御回路４４から被制御装置３１の駆動機器３３への方向となる。このため、入力端子２に制御装置４１の制御回路４４側が入出力用ＩＣ４７を介して接続され、出力端子３に被制御機器３１の駆動機器３３が接続される。
【００２２】
なお、サージ吸収回路は信号線１を流れる信号の方向に関係なく機能する。このため信号線１の両端の入力端子２、出力端子３は入れ替えても同様に動作する。なお、以下では説明の便宜上、入力端子２、出力端子３として説明する。
【００２３】
また、この発明によるサージ吸収回路は上記の例に限らず、種々の回路、例えば種々の機能のＩＣ(集積回路部、集積回路パッケージ)に接続されてサージ吸収の機能を発揮し得る(以下同様)。
【００２４】
次に図１のサージ吸収回路の動作を説明する。第１のダイオード４は、正電源５によって逆方向にバイアスされており通常は「ＯＦＦ」状態である。このため、信号線１に対して第１のコンデンサ６は非接続となるため、入力端子２に印加された高周波信号は、減衰せずに出力端子３に伝送されて出力される。入力端子２に正電源５の電圧を超える正極性のサージ電圧が印加されると、第１のダイオード４は順方向にバイアスされるため「ＯＮ」状態となる。このとき信号線１に対して第１のコンデンサ６は接続状態となるため、正極性のサージ波形(電流，電圧)は、第１のダイオード４、第１のコンデンサ６を経てグランドに達する経路で吸収される。
【００２５】
また、第２のダイオード７は、負電源８によって逆方向にバイアスされており通常は「ＯＦＦ」状態である。このため、信号線１に対して第２のコンデンサ９は非接続となるため、入力端子２に印加された高周波信号は、減衰せずに出力端子３に出力される。入力端子２に負電源８の電圧を超える負極性のサージ電圧が印加されると、第２のダイオード７は順方向にバイアスされるため「ＯＮ」状態となる。このとき信号線１に対して第２のコンデンサ９は接続状態となるため、負極性のサージ波形(電流，電圧)は、第２のダイオード７、第２のコンデンサ９を経てグランドに達する経路で吸収される。
【００２６】
ダイオードとコンデンサを経てグランドに達する経路についてもう少し詳しく説明する。高周波特性の良いショットキーバリアダイオードでは、ダイオードを順方向にバイアスした「ＯＮ」時のインピーダンスは、１ＭＨｚ以下で１Ω、１０ＭＨｚで３Ω、１００ＭＨｚで５Ω、１ＧＨｚで１０Ω程度である。従って、ダイオードとグランド間のインピーダンスは数オーム以下にすることにより、サージ電圧を十分に低減することができる。このため、ダイオードとグランド間に取り付けるコンデンサのインピーダンスは極力小さくなるように実装する必要がある。なお、コンデンサを接続するグランドが、金属筐体のフレームグランドのような電位の安定した場所であれば、サージ電圧抑制効果が非常に良くなることは言うまでもない。
【００２７】
図２にこの発明におけるコンデンサの実装方法を示す。図２において、６ａ、６ｂ、６ｃは正電源回路に並列接続された第１のコンデンサ、９ａ、９ｂ、９ｃは負電源回路に並列接続された第２のコンデンサである。１０は正電源５と第１のコンデンサ６ａ、６ｂ、６ｃを接続する例えば図９の制御装置４１の回路基板の電源線を構成する電源パターン、１１は負電源８と第２のコンデンサ９ａ、９ｂ、９ｃを接続する回路基板の電源線を構成する電源パターンを示す。
【００２８】
誘導雷や静電気放電や電力機器の開閉サージによって発生するサージ電圧は０．１ＭＨｚから数百ＭＨｚまでの広い範囲の周波数成分を有しているため、広範囲の周波数帯でのインピーダンスを小さくする必要がある。このため、容量の異なるコンデンサを並列に実装したり、回路基板の電源パターンのダイオード側にコンデンサを取り付けたりする必要がある。これは、電源パターンの等価インダクタンスは数十ｎＨ程度で、１００ＭＨｚでのインピーダンスは１０Ω程度になるため、電源パターンの電源側にダイオードを取り付けると、サージ波形(電流，電圧)を十分に吸収できなくなるためである。
【００２９】
図３にこの発明のサージ吸収回路によるサージ電圧の抑制効果を示す。図３は電圧Ｖの時間Ｔに従った変化を示しており、２１は入力サージ波形、２２は出力波形である。ダイオードにはショットキーバリアダイオード、コンデンサには１μＦのチップコンデンサを用いた。入力サージ波形２１は、立ち上がり時間が数ｎｓ、最大振幅が８０Ｖであるが、出力波形２２の振幅は２０Ｖに抑制されている。ショットキーバリアダイオードの逆方向耐耐圧は５０Ｖ程度であるため、ショットキーバリアダイオードを破損することなくサージ電圧を抑制することができた。また、この回路に正電圧や負電圧を越えない高周波信号を印加したところ、５００ＭＨｚまでの信号減衰量は１ｄＢ以下であり、問題のないレベルであった。
【００３０】
サージ電圧抑制波形についてもう少し詳しく説明する。図４を用いてこの発明のサージ吸収回路によるサージ抑制電圧とダイオードの逆方向耐圧の関係を説明する。図４の(ａ)は図１のサージ吸収回路、(ｂ)は(ａ)の信号線１のダイオード接続点１２の電圧波形を模式的に示したものである。図４の(ｂ)において、２３は入力サージ波形、２４は出力波形である。正極性の入力サージ波形２３の電圧が正電源５の電圧Ｖｃより大きくなると、第１のダイオード４が「ＯＮ」となり、経路１３に示す経路でサージ波形を吸収する。このとき、経路１３の共振周波数によって決まる振動波形となり、出力電圧は正電源電圧Ｖｃより高くなるオーバーシュートを発生し、出力波形の最大電圧Ｖｍａｘは正電源電圧Ｖｃより高くなる。
【００３１】
この最大電圧Ｖｍａｘは、第２のダイオード７に対しては、逆方向に印加される。このため、Ｖｍａｘがダイオードの逆方向耐電圧を超えると、第２のダイオード７が破壊してしまう。第２のダイオード７がショートモードで破壊すると、信号線１に第２のコンデンサ９が直接接続されることになり、高周波信号が減衰してしまい問題になる。第２のダイオード７がオープンモードで破壊すると負極性のサージ波形を吸収することができなくなり問題になる。最大電圧Ｖｍａｘは、Ｖｃと経路１３の共振周波数によって決まるオーバーシュートによって決まる。
【００３２】
このオーバーシュートを低減するには、図２に示したようにコンデンサ(第１および第２のコンデンサ６ａ〜６ｃ，９ａ〜９ｃ)を並列に接続したり、コンデンサを電源パターン１０、１１のダイオード側に取り付けたりすることが有効である。このような方法によってオーバーシュートを低減してもＶｍａｘがダイオードの逆方向耐電圧を超える場合、正電源電圧Ｖｃを調整することにより、最終的にＶｍａｘが逆方向耐電圧を超えないように設定することができる。
【００３３】
このようにして、サージ抑制電圧のオーバーシュートによってダイオードが破損することのない信頼性の高いサージ吸収回路を得ることができる。これに対して、従来例に示したアレスタやバリスタやツェナーダイオードを用いたサージ吸収回路では、素子の特性のみによってオーバーシュートが決まっていたため、素子特性のバラツキによってオーバーシュートが逆方向耐電圧を超えてしまうと、最終的な調整を行なうことができなかった。
負極性のサージ波形が印加された時も、第２のダイオード７と第２のコンデンサ９に対して、同様の動作となるので、説明は省略する。
【００３４】
以上から、この発明によれば、高周波信号線に誘導された誘導雷や静電気放電や開閉サージなどによるサージ電圧波形を減衰できる。特に、高周波信号の周波数と同じ周波数成分を持つサージ波形も、高周波信号に影響を与えることなく減衰させることができる。また、サージ抑制電圧を正電源と負電源の電圧によって調整することができるので、サージ抑制波形のオーバーシュートがダイオードの逆方向耐電圧を超えないように設定でき、サージ抑制電圧のオーバーシュートによってダイオードが破損することのない信頼性の高いサージ吸収回路を得ることができる。
【００３５】
上記特許文献３では、正電源とダイオードとコンデンサからなるＩＣ入力保護回路であったため、負極性のサージ電圧が印加されるとサージ波形を吸収できないだけでなく、ダイオードの逆方向耐電圧を越えてダイオードを破損してしまうという問題があった。この発明では、サージ抑制波形のオーバーシュート電圧を自由に調整することができるので、正極性と負極性の両方のサージ波形を抑制する以外に、ダイオードの破損を防止することができるという従来にない有利な効果がある。
【００３６】
また上記特許文献３、４、６では、ＩＣ内に設けたダイオードやコンデンサからなるＩＣ入力保護回路であったため、ＩＣ内の寄生容量や電源線を介して内部回路にもサージ電流が流れ、内部回路を破損するという問題点があった。この発明では、入出力ＩＣの外にダイオードやコンデンサを設けているため、コンデンサを流れたサージ電流が入出力ＩＣに回り込むことがなくなり、ＩＣの破損を防止することができるという効果を有する。
【００３７】
実施の形態２．
図５はこの発明の実施の形態２によるサージ吸収回路の構成を示す図である。図５に示す形態は、図１に示す形態と類似しているが、第１および第２のダイオード４，７近傍にコンデンサがないという点が異なる。入力端子２に印加されたサージ電圧波形は、第１のダイオード４を経て正電源５に至る経路１４にて吸収される。経路１４の共振周波数は、コンデンサがある場合に比べて低くなるため、サージ抑制電圧波形のオーバーシュートが大きくなり、サージ電圧抑制効果が低下してしまう。しかしながら、サージ電圧に耐えることのできる高耐圧のコンデンサを不用とすることができる。
このような構成にすることにより、雷インパルス波形のような、立ち上がり時間が長く、周波数帯域の低いサージノイズに対して、高耐圧のコンデンサを不要にすることができる。
【００３８】
実施の形態３．
上記実施の形態１および実施の形態２では、ダイオードに接続する正電源と負電源を特別に用意した場合について説明したが、ＩＣへの電源供給回路の正負電圧を用いても同様の効果が得られる(例えば図１の正電源５、負電源８への電源線１１１，１１２が後述する図９の電源回路４５等からなるＩＣへの電源供給回路に接続される構成)。この場合、ダイオードと電源回路を接続する回路基板の電源パターン(図２の符号１０，１１参照)の共振によるサージ抑制波形のオーバーシュートを低減するために、ダイオード直近にコンデンサを実装する必要がある。正負電圧としては、デジタル回路のデジタル電源やアナログ回路のアナログ電源を用いることができる。
【００３９】
このような構成にすることにより、サージ吸収回路用に新たに電源を設けることなしに、サージ抑制電圧のオーバーシュートを低減することができる。
【００４０】
実施の形態４．
図６はこの発明の実施の形態４によるサージ吸収回路の構成を示す図である。上記各実施の形態では、正電源と負電源の２つを用意したが、図６では正電源５でサージ吸収回路の電源の部分を構成している。図６において、分圧抵抗１５と分圧抵抗１６で正電源５の電圧Ｖｃを分圧して信号線１の直流電圧Ｖ１としている。第１のダイオード４は、Ｖｃ−Ｖ１にて逆バイアスが印加され、第２のダイオード７は、Ｖ１にて逆バイアスが印加されている。サージノイズが印加されていない状態では、両方のダイオード４，７はＯＦＦの状態であり、高周波信号がそのまま伝送される。Ｖｃ−Ｖ１を超える正極性のサージ電圧波形、Ｖ１を超える負極性のサージ電圧波形が印加されると、それぞれダイオード４，７がＯＮとなり、それぞれコンデンサ６，９を経てグランドに至る経路でサージ波形(電流，電圧)を吸収できるのは実施の形態１に示したとおりである。
【００４１】
このような構成にすることにより、負電源を設けることなくサージ電圧波形を抑制できる。
【００４２】
なお、正電源のみにて構成する例について説明したが、図７に示すように電源の部分を負電源８で構成し、分圧抵抗１５と分圧抵抗１６で負電源８の電圧Ｖｄを分圧して信号線１の直流電圧Ｖ２としてもよい。
【００４３】
図７において、分圧抵抗１５と分圧抵抗１６で負電源８の電圧Ｖｄ(負の電圧)を分圧して信号線１の直流電圧Ｖ２としている。従ってＶ２は負の電圧である。第１のダイオード４は、Ｖ２−ＧＮＤにて逆バイアスが印加され、第２のダイオード７は、Ｖｄ−Ｖ２にて逆バイアスが印加されている。サージノイズが印加されていない状態では、両方のダイオード４，７はＯＦＦの状態であり、高周波信号がそのまま伝送される。−Ｖ２(正の電圧)を超える正極性のサージ電圧波形、Ｖｄ−Ｖ２(負の電圧)を超える負極性のサージ電圧波形が印加されると、それぞれダイオード４，７がＯＮとなり、それぞれコンデンサ６，９を経てグランドにいたる経路でサージ波形(電流，電圧)を吸収できるのは実施の形態１に示したとおりである。
このような構成にすることにより、正電源を設けることなくサージ電圧波形を抑制することができる。
【００４４】
実施の形態５．
図８はこの発明の実施の形態５によるサージ吸収回路の構成を示す図である。上記各実施の形態では、信号線１に２つのダイオードを接続したサージ吸収回路について説明したが、図８に示すように、片方のダイオードだけで構成しても良い。図８の(ａ)は図１の上側の構成を設けたもので、第１のダイオード４、正電源５および第１のコンデンサ６が設けられている。図８の(ｂ)は図１の下側の構成を設けたもので、第２のダイオード７、負電源８および第２のコンデンサ９が設けられている。これにより、図８の(ａ)の場合は正極性のサージ波形、図８の(ｂ)の場合は負極性のサージ波形、をそれぞれ吸収することができる。
【００４５】
このような構成にすることにより、サージ電圧波形の極性が決まっている箇所に設置するサージ吸収回路では、サージ吸収回路を小型化できる。
【００４６】
実施の形態６．
図９は上記各実施の形態によるサージ吸収回路を適用したこの発明による電子機器の構成の一例を示す。図９において、３１は電力機器またはＦＡ(ファクトリーオートメーション)機器からなる被制御機器、４１は例えば被制御機器３１を制御するための電子機器である制御装置である。被制御機器３１は、センサ回路３２と遮断器やモータなどの駆動機器３３からなり、センサ回路３２は信号線によりセンサ端子３４に、駆動機器３３は制御線により制御端子３５に接続されている。
【００４７】
制御装置４１は、被制御機器３１からのセンサ信号が入力される入力回路４２と、被制御機器３１への制御信号を出力する出力回路４３と、入力回路４２からのセンサ信号を検出、処理して出力回路４３へ制御信号を出力する制御回路４４と、各回路４２〜４４に必要な電圧を供給する電源回路４５からなる。電源回路４５から入力回路４２、出力回路４３および制御回路４４への電圧供給は電源線４６によって行なわれる。入力回路４２や出力回路４３は入出力用ＩＣ４７によって構成され、実際には入出力ケーブル５１，５２と入出力ＩＣ４７間に、上述の実施の形態１〜５および後述する実施の形態７〜９のいずれかに示したサージ吸収回路４８が接続される。
【００４８】
制御装置４１には、入出力コネクタ４９がとりつけられ、それぞれ入力回路４２や出力回路４３に接続されている。入出力コネクタ４９にはＢＮＣコネクタなどの同軸コネクタや多ピンコネクタが用いられている。被制御機器３１の構成を変更する場合には、入出力コネクタ４９にて入出力ケーブル５１、５２の着脱が行なわれる。ケーブル着脱時には、静電気ノイズが入出力コネクタ４９に誘導されて大きなサージ電圧波形がコネクタ部(４９)に発生したり、被制御機器３１が発生したサージ電圧波形がコネクタ部を介したりして、入出力回路(４２，４３)に印加される。コネクタ着脱中は、入出力コネクタ４９内の金属接点が完全に接触していないためコネクタの接触抵抗が増加している。サージ吸収回路４８を入出力コネクタ４９内部に設置すると、接触抵抗によって、サージ電圧を十分に低減させることができない。図９に示すように、入出力コネクタ４９から離れた基板内にサージ吸収回路４８を設置することによって、コネクタ着脱中に発生したサージ電圧波形を十分に低減させることができる。サージ吸収回路４８を入出力コネクタ４９から入出力用ＩＣ４７の間の信号線の入出力用ＩＣ４７側に取り付けることにより、コネクタ着脱中のサージ電圧波形を十分に低減できるという効果を有する。
【００４９】
上記特許文献５では、入出力コネクタ内部にダイオードを設けているため、コネクタ着脱時に発生した静電気ノイズやサージ電圧波形を抑制することができないが、この発明では、コネクタ外部にサージ吸収回路を設けたため、コネクタ着脱時に発生した静電気ノイズやサージ電圧波形を抑制することができるという効果を有する。
【００５０】
センサ端子３４と入力回路４２は入力ケーブル５１にて、制御端子３５と出力回路４３は出力ケーブル５２にて接続されている。電源回路４５には電源ケーブル５３が接続されている。センサ信号や制御信号は、アナログ信号やデジタル信号であり、信号の振幅は１Ｖ〜５Ｖである。電源回路４５が供給する電圧は、＋２Ｖから＋１５Ｖもしくは−２Ｖから−１５Ｖである。このような信号を扱う入出力用ＩＣ４７の耐電圧は入力信号の２倍程度の１０Ｖであり、１０Ｖ以上のサージ電圧が入出力回路(４２，４３)に印加されると入出力用ＩＣ４７が破損してしまう。一方、電力機器やＦＡ機器からなる被制御機器３１が発生するサージ電圧は数ｋＶであり、被制御機器３１側のセンサ端子３４や制御端子３５に取り付けたバリスタやアレスタなどの電圧非線形素子(図示省略)によって１ｋＶ程度に減衰させることができる。このサージ電圧は、入力ケーブル５１や出力ケーブル５２を経て入力回路４２や出力回路４３に到達する。
【００５１】
入力回路４２や出力回路４３に到達したサージ電圧が１ｋＶ程度である場合は、入力回路４２や出力回路４３側にもアレスタを取り付けてサージ電圧を数Ｖ以下にすることができる。しかしながら、入力ケーブル５１や出力ケーブル５２での減衰が大きく、入力回路４２や出力回路４３に到達したサージ電圧が１００Ｖ以下になると、高周波信号に影響を及ぼさないバリスタの動作電圧が１００Ｖ以上と高いため、サージ電圧を抑制することができない。この関係を図１０に示す。サージ電圧が１ｋＶ以上の場合、アレスタで入出力用ＩＣ４７を保護できる。サージ電圧が１００Ｖ以上であればバリスタで入出力用ＩＣ４７を保護できる。サージ電圧が１０Ｖ以下であれば、入出力用ＩＣ４７が破損することはない。従って、信号振幅が１Ｖから５Ｖの信号線に１０Ｖから１００Ｖのサージ電圧が印加されると、回路内の入出力用ＩＣ４７が容易に破壊してしまう。
【００５２】
上記実施の形態１〜５のいずれによるサージ吸収回路４８を、入出力ケーブル(５１、５２)と入出力用ＩＣ４７の間に接続することにより、サージ吸収回路４８のダイオードに与えた逆バイアス電圧以上のサージ電圧を完全に抑制することができるので、数Ｖから数ｋＶのサージ電圧、より詳細には例えば１０Ｖ以上１００Ｖ以下のサージ電圧から入出力回路(４２，４３)を保護することができる。このように、数Ｖ以上であれば、どんなサージ電圧に対しても電圧抑制効果があるので、いろいろな電圧のサージ電圧が到来する可能性のある電子機器を保護できる。
【００５３】
図９において、電源回路４５では、制御装置４１の回路基板で必要となる電圧をＤＣ−ＤＣコンバータなどで作成している。電源回路４５は、回路基板の電源ケーブル５３側に配置されるのに対し、入出力回路(４２，４３)は、回路基板の入出力ケーブル(５１、５２)側に配置される。このため、電源回路４５と入出力回路(４２，４３)は、回路基板上では対向して配置されるため、電源回路４５から入出力回路(４２，４３)に所定の電圧を供給する電源線４６の長さは基板の大きさとほぼ同じになり、１００ｍｍから３００ｍｍとなる。この電源線４６もしくは回路基板内での電源パターン(図２の１０，１１参照)のインダクタンスは数十ｎＨから数百ｎＨとなる。
【００５４】
一方、立ち上がり時間が数ｎｓから数十ｎｓのサージ電圧波形の周波数成分は１００ＭＨｚから１ＧＨｚに達するため、電源線４６や電源パターン１０、１１のインダクタンス(数十ｎＨから数百ｎＨ)によるインピーダンスは数十Ωとなる。このインピーダンスは、サージ吸収回路４８のダイオードがＯＮになった時のインピーダンス数Ωと比べて大きいため、サージ電圧を十分に抑制することができない。このため、図２に記載のように、コンデンサ(６ａ〜６ｃ，９ａ〜９ｃ)を電源線や電源パターン１０，１１のダイオード側に取り付けることにより、サージ電圧を完全に抑制することができる。従って、このサージ吸収回路を用いると、信号周波数が１００ＭＨｚから１ＧＨｚで信号振幅が１Ｖから５Ｖの信号線に誘導された１０Ｖから１００Ｖのサージ電圧を完全に抑制することができる。
【００５５】
以上のような構成にすることより、信号周波数が１００ＭＨｚから１ＧＨｚで信号振幅が１Ｖから５Ｖの信号線に誘導された１０Ｖから１００Ｖのサージ電圧波形に対して、電子回路の回路基板の大きさに関係なく、サージ電圧を完全に抑制できる。
【００５６】
実施の形態７．
図１１はこの発明の実施の形態７による電子機器のサージ吸収回路周辺の構成を示す図である。まず、以降の実施の形態ではサージ吸収回路は、電子機器である例えば図９の制御装置４１の入力回路４２、出力回路４３に他の回路と共に同一の回路基板上に形成、実装されている。図１１において、信号線１は例えば図９の入出力用ＩＣ４７に相当する入出力用ＩＣ４７ａに接続されている。入出力用ＩＣ４７ａが入力用ＩＣのときには入力端子２ａとなり、入出力用ＩＣ４７ａが出力用ＩＣのときには出力端子２ａとなる。１０は正電源５と第１のコンデンサ６を接続する回路基板の電源線を構成する電源パターン、１１は負電源８と第２のコンデンサ９を接続する回路基板の電源線を構成する電源パターン、１７は回路基板のグランドを構成するグランドパターンを示す。１８は回路基板外の金属部(図９に示した制御装置４１を収納する金属ケースや接地用の金属板金部)であり、ＦＧ(フレームグランド)と呼ばれている。
【００５７】
第１のダイオード４はアノードが信号線１、カソードが電源パターン１０を介して正電源５に接続され、正電源５により逆バイアスが印加される。第１のコンデンサ６は、第１のダイオード４のカソードと電源パターン１０の間の電源線１１１上の接続点とグランドパターン１７との間に、第１のダイオード４の直近になるように接続されている。第２のダイオード７はカソードが信号線１、アノードが電源パターン１１を介して負電源８に接続され、負電源８により逆バイアスが印加される。第２のコンデンサ７は、第２のダイオード７のアノードと電源パターン１１の間の電源線１１２上の接続点とグランドパターン１７との間に、第２のダイオード７の直近になるように接続されている。
【００５８】
グランドパターン１７上の１７ａは入出力用ＩＣ４７ａとの接続点、１７ｂは第１のコンデンサ６との接続点、１７ｃは第２のコンデンサ９との接続点、１７ｄは金属部１８との接続点である(それぞれ接続線を介して又は直接接続されている)。金属部１８との接続点１７ｄは、各コンデンサ６，９との接続点１７ｂ，１７ｃと入出力用ＩＣ４７ａとの接続点１７ａの間に設けている。
【００５９】
入力端子２にサージ電圧が印加され第１のダイオード４が「ＯＮ」状態となると、経路１３ａに示す経路でサージ波形(電流，電圧)が吸収される。サージ電流は回路基板外部の金属部１８の電位の安定したところに流れ込むため、グランドパターン１７に接続された入出力用ＩＣ４７ａのグランド１７ａからＩＣ内にサージ波形が侵入することはない。第２のダイオード７が「ＯＮ」となった場合も同様に、経路１３ｂに示す経路でサージ波形が吸収され、グランドパターン１７に接続された入出力用ＩＣ４７ａのグランドからＩＣ内にサージ波形が侵入することはない。
【００６０】
なお図１１に示した例では、グランドパターン１７上の各コンデンサ６，９との接続点１７ｂ，１７ｃと入出力用ＩＣ４７ａとの接続点１７ａの間に回路基板外部の金属部１８との接続点１７ｄを設けた。しかしながら図１２に示すように、各コンデンサ６，９との接続点(例えば接続点１７ｂ，１７ｃの中間点)と入出力用ＩＣ４７ａとの接続点１７ａの間の距離Ｌ１よりも、各コンデンサ６，９との接続点(接続点１７ｂ，１７ｃの中間点)と金属部１８との接続点１７ｄの距離Ｌ２の方が短くなるように、金属部１８への接続点１７ｄを各コンデンサ６，９との接続点(例えば接続点１７ｂ，１７ｃの中間点)と入出力用ＩＣ４７ａとの接続点１７ａの間の外側に設けても同様の効果が得られる。
【００６１】
以上のような構成にすることにより、コンデンサを流れたサージ電流が回路基板内のグランドパターンを経由してＩＣ内に侵入し、ＩＣを破損させたり誤動作を引き起こしたりすることを防止できるという効果を有する。
【００６２】
実施の形態８．
図１３はこの発明の実施の形態８による電子機器のサージ吸収回路周辺の構成を示す図である。この実施の形態では、実施の形態７のサージ吸収回路において実施の形態４の図６の例と同様に正電源５でサージ吸収回路の電源の部分を構成している。分圧抵抗１５と分圧抵抗１６で正電源５の電圧Ｖｃを分圧して信号線１の直流電圧Ｖ１としている。分圧抵抗１５の一端は電源パターン１０の電源側に接続され、直列接続された分圧抵抗１５，１６の互いの接続点が信号線１に接続され、分圧抵抗１６の他端がグランドパターン１７に、入出力用ＩＣ４７ａとの接続点１７ａと近接する接続点１７ｅで接続されている。そして第２のダイオード７のアノードは、第２のコンデンサ９を介してグランドパターン１７に接続されている。第２のコンデンサ９は第２のダイオード７の直近に接続されている。
【００６３】
Ｖｃ−Ｖ１を超える正極性のサージ電圧、Ｖ１を超える負極性のサージ電圧が印加されると、それぞれダイオード４、７がＯＮになり、それぞれのコンデンサ６，９を経てグランドにいたる経路でサージ波形(電流，電圧)を吸収できるのは実施の形態４に示したとおりである。分圧抵抗１５，１６を電源パターン１０の電源側に設けることにより、サージ波形が分圧抵抗１５，１６を介して入出力用ＩＣ４７ａに達するのを防止することができる。
【００６４】
このような構成にすることにより、負電源を設けることなくサージ電圧波形を抑制できる。
【００６５】
なお実施の形態７と同様に、図１４に示すように各コンデンサ６，９との接続点(例えば接続点１７ｂ，１７ｃの中間点)と入出力用ＩＣ４７ａとの接続点１７ａの間の距離Ｌ１よりも、各コンデンサ６，９との接続点(例えば接続点１７ｂ，１７ｃの中間点)と金属部１８との接続点１７ｄの距離Ｌ２の方が短くなるように、金属部１８への接続点１７ｄを各コンデンサ６，９との接続点(例えば接続点１７ｂ，１７ｃの中間点)と入出力用ＩＣ４７ａとの接続点１７ａの間の外側に設けても同様の効果が得られる。
【００６６】
以上のような構成にすることにより、コンデンサを流れたサージ電流が回路基板内のグランドパターンや分圧抵抗を経由してＩＣ内に侵入し、ＩＣを破損させたり誤動作を引き起こしたりすることを防止できるという効果を有する。
【００６７】
実施の形態９．
図１５はこの発明の実施の形態９による電子機器のサージ吸収回路周辺の構成を示す図である。この実施の形態では、実施の形態７のサージ吸収回路において実施の形態４の図７の例と同様に負電源８でサージ吸収回路の電源の部分を構成している。分圧抵抗１５と分圧抵抗１６で負電源８の電圧Ｖｄを分圧して信号線１の直流電圧Ｖ２としている。分圧抵抗１５の一端はグランドパターン１７に、入出力用ＩＣ４７ａとの接続点１７ａと近接する接続点１７ｅで接続され、直列接続された分圧抵抗１５，１６の互いの接続点が信号線１に接続され、分圧抵抗１６の他端が電源パターン１１の電源側に接続されている。第１のダイオード４のカソードが第１のコンデンサ６を介してグランドパターン１７に接続点１７ｂで接続されている。第１のコンデンサ６は第１のダイオード４の直近に接続されている。
【００６８】
−Ｖ２(正の電圧)を超える正極性のサージ電圧、Ｖｄ−Ｖ２(負の電圧)を超える負極性のサージ電圧波形が印加されると、それぞれダイオード４、７がＯＮになり、それぞれのコンデンサ６，９を経てグランドにいたる経路でサージ波形(電流，電圧)を吸収できるのは実施の形態４に示したとおりである。分圧抵抗１５，１６を電源パターン１１の電源側に設けることにより、サージ波形が分圧抵抗１５，１６を介して入出力用ＩＣ４７ａに達するのを防止することができる。
【００６９】
このような構成にすることにより、負電源を設けることなくサージ電圧波形を抑制できる。
【００７０】
なお実施の形態７と同様に、図１６に示すように各コンデンサ６，９との接続点(例えば接続点１７ｂ，１７ｃの中間点)と入出力用ＩＣ４７ａとの接続点１７ａの間の距離Ｌ１よりも、各コンデンサ６，９との接続点(接続点１７ｂ，１７ｃの中間点)と金属部１８との接続点１７ｄの距離Ｌ２の方が短くなるように、金属部１８への接続点１７ｄを各コンデンサ６，９との接続点(例えば接続点１７ｂ，１７ｃの中間点)と入出力用ＩＣ４７ａとの接続点１７ａの間の外側に設けても同様の効果が得られる。
【００７１】
以上のような構成にすることにより、コンデンサを流れたサージ電流が回路基板内のグランドパターンや分圧抵抗を経由してＩＣ内に侵入し、ＩＣを破損させたり誤動作を引き起こしたりすることを防止できるという効果を有する。
【００７２】
なお、実施の形態７〜９に示したサージ吸収回路を、実施の形態６に示したように入出力コネクタ４９と入出力用ＩＣ(４７)の間の信号線の入出力用ＩＣ側に設ける(図６のサージ吸収回路４８参照)ことにより、コネクタ着脱中のサージ電圧波形を十分に低減できるという効果を有することはいうまでもない。
【００７３】
なおこの発明は、上記各実施の形態に限定されるものではなく、上記各実施の形態の可能な組み合わせを全て含むことは云うまでもない。
【産業上の利用の可能性】
【００７４】
この発明によるサージ吸収回路は、多くの分野の電子機器に適用可能である。
【符号の説明】
【００７５】
１  信号線、２，２ａ出力端子、３  出力端子、４  第１のダイオード、５  正電源、６，６ａ〜６ｃ  第１のコンデンサ、７  第２のダイオード、８  負電源、９，９ａ〜９ｃ  第２のコンデンサ、１０，１１  電源パターン、１２  ダイオード接続点、１３，１３ａ，１３ｂ，１４  経路、１５，１６  分圧抵抗、１７  グランドパターン、１７ａ〜１７ｅ  接続点、１８  金属部、２１  入力サージ波形、２２  出力波形、２３  入力サージ波形、２４  出力波形、３１  被制御機器、３２  センサ回路、３３  駆動機器、３４  センサ端子、３５  制御端子、４１  制御装置(電子機器)、４２  入力回路、４３  出力回路、４４  制御回路、４５  電源回路、４６，１１１，１１２  電源線、４８  サージ吸収回路、４７，４７ａ  入出力用ＩＣ、４９  入出力コネクタ、５１  入力ケーブル、５２  出力ケーブル、５３  電源ケーブル。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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