(57)【特許請求の範囲】
【請求項１】
半導体基板の主面の第１領域にメモリ部が配置され、前記主面の第２領域に周辺回路部が配置され、
前記メモリ部には、相変化材料により構成された情報保持部と、前記情報保持部に電気的に並列に接続され、前記相変化材料に流す電流経路を切り替える電流切り替え用スイッチとからなる複数のメモリビットが電気的に直列に接続されてなるメモリアレイが形成され、
前記周辺回路部には、前記メモリアレイにパルス電流を流すパルス電流源が形成された半導体記憶装置のデータ記録方法であって、
前記パルス電流源により生成されたパルス電流の発生期間内に、前記複数のメモリビットのそれぞれの前記電流切り替え用スイッチを逐次的にＯＮ／ＯＦＦさせ、前記複数のメモリビットのうちの少なくとも一つのメモリビットの前記情報保持部に前記パルス電流の発生期間よりも短い期間の電流を流すことにより、前記複数のメモリビットに逐次的にデータを書き込むことを特徴とする半導体記憶装置のデータ記録方法。
【請求項２】
前記メモリアレイは、前記半導体基板の主面に対して垂直方向に設けられており、前記垂直方向に沿って前記メモリアレイに前記パルス電流を流すことにより、前記複数のメモリビットを動作させることを特徴とする請求項１記載の半導体記憶装置のデータ記録方法。
【請求項３】
前記メモリアレイは、前記半導体基板の前記主面に水平な第１方向およびこれと直交する第２方向に沿ってマトリクス状に複数配置されていることを特徴とする請求項１記載の半導体記憶装置のデータ記録方法。
【請求項４】
前記電流切り替え用スイッチは、多結晶シリコン膜で構成されたゲート電極を有するＭＯＳトランジスタで構成されていることを特徴とする請求項１記載の半導体記憶装置のデータ記録方法。
【請求項５】
前記相変化材料は、Ｇｅ、ＳｂおよびＴｅを含むカルコゲナイド材料で構成されていることを特徴とする請求項１記載の半導体記憶装置のデータ記録方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置のデータ記録方法に関し、特に、電流を流すことにより電気抵抗が可逆的に変化する物質を利用して情報を記憶する、書き換え可能な不揮発性固体メモリ素子（相変化メモリ）を有する半導体記憶装置のデータ記録方法に適用して有効な技術に関する。
【背景技術】
【０００２】
近年、微細化の限界に近付いているフラッシュメモリに代わる半導体メモリとして、抵抗変化型メモリ（ＲｅＲＡＭ：Resistance Random Access Memory）が研究されており、その中の一例として、記録材料にカルコゲナイド材料を用いた相変化メモリが盛んに研究されている。
【０００３】
相変化メモリは、記録材料となるＧｅ２Ｓｂ２Ｔｅ５等の相変化材料がアモルファス状態で高抵抗となり、結晶状態で低抵抗となる性質を利用して情報を記憶する不揮発性固体メモリであり、その基本的な素子構造は、相変化膜を一対の金属電極で挟み込んだものである。
【０００４】
データの読み出しは、素子の両端に電位差を与えて素子に流れる電流を測定し、素子の高抵抗状態／低抵抗状態を判別することにより行う。また、データの書き換えは、電流により発生するジュール熱によって、相変化膜の状態をアモルファス状態と結晶状態との間で変化させることにより行う。
【０００５】
リセット動作、すなわち相変化膜を高抵抗のアモルファス状態へ変化させる動作は、相対的に大きな電流を流して相変化膜を溶解させた後、電流を急減させてを急冷することにより行う。一方、セット動作、すなわち相変化膜を低抵抗の結晶状態へ変化させる動作は、相対的に小さな電流を流して相変化膜を結晶化温度以上に保持することにより行う。
【０００６】
上記した相変化メモリは、微細化を進めるにつれて相変化膜の体積が小さくなり、抵抗を変化させるのに必要な電流が小さくなるので、微細化に適している。
【０００７】
特許文献１（特開２０１０−１６５９８２号公報）には、相変化メモリの集積度を向上させる技術として、ゲート電極と絶縁膜とを交互に複数層積層した積層構造体に全層を貫く複数の貫通孔を一括加工で形成し、それぞれの貫通孔の内側にゲート絶縁膜、電流経路切り替えトランジスタのチャネル層および相変化膜を形成する相変化メモリ構造が開示されている。
【０００８】
特許文献２（特開２００９−１１７８５４号公報）には、相変化膜をリセット（高抵抗化）する際に、パルス幅が１０ｎｓ程度の短い電圧パルスを複数回連続して印加することにより、相変化膜の過熱を防ぐようにした相変化メモリのデータ記録方法が開示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２０１０−１６５９８２号公報
【特許文献２】特開２００９−１１７８５４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に記載された相変化メモリは、大容量化のために、電気的に並列に形成された相変化膜と電流切り替え用スイッチ（ＭＯＳトランジスタ）とを１組としてメモリビットに対応させている。そして、複数のメモリビットを電気的に直列に接続した構造（以下、メモリアレイと呼ぶ）に対し、ワード線とビット線による選択動作でパルス電流源を接続し、このパルス電流源からの電流パルスによってデータの記録を行う。
【００１１】
また、電流切り替え用スイッチの電流チャネルを構成する多結晶シリコンと相変化材料とは共に連続する薄膜として形成することにより、素子作製プロセスの簡素化と大容量化を実現する。こうした素子構造では、微細加工およびメモリアレイに含まれるメモリビット数の増加によって、大容量化と低コスト化を両立させることができる。
【００１２】
上記したような構造を有する相変化メモリにおいては、大容量化のためにメモリアレイ内のメモリビット数を増加させると、パルス電流源の負荷抵抗および負荷静電容量が増加し、印加するパルス電流の周波数特性が低下するために、短い電流パルスを発生することが困難になることは自明である。
【００１３】
一方、特許文献２に記載されるような、短い電流パルスを連続通電してリセット動作を行う記録方法は、確かに相変化材料の過熱を抑制し、相変化メモリの信頼性を向上させる効果を持つ。しかしながら、この記録方法には、特許文献２に記載されていないパルス間隔に関する重要な制限条件がある。ここでは、相変化メモリ試料の実験結果を通じてこの制限条件を明らかにし、そこから派生する技術課題について述べる。
【００１４】
図６は、相変化メモリ試料の構成を示す模式図である。ここでは、０．５ｍｍ厚のシリコン単結晶からなる半導体基板１０上に１００ｎｍ厚の酸化シリコン膜３１を形成し、その上部に１００ｎｍ厚のタングステン膜からなる下部電極３２を形成した。さらに、下部電極３２の上部に１５０ｎｍ厚の酸化シリコン膜３３を形成し、この酸化シリコン膜３３の一部に形成した孔の内部にタングステンプラグ３４を形成した。このタングステンプラグ１４の直径は、５０ｎｍから１０００ｎｍである。その後、酸化シリコン膜３３の上部に５０ｎｍ厚のＧｅ２Ｓｂ２Ｔｅ５膜からなる相変化膜３５、５０ｎｍ厚のタングステン膜からなる上部電極３６および１０μｍ厚の酸化シリコン膜３７を順次形成した。
【００１５】
図７は、連続パルス印加による上記相変化メモリ試料の抵抗変化を示す実験結果である。ここでは、タングステンプラグ３４の直径を２００ｎｍ、各パルスの間隔（パルス周期）を１００μｓ、連続印加するパルス数を１、２、４、８、１６、３２とした場合の結果を示している。
【００１６】
図７（ａ）は、パルス幅が５ｎｓの場合の実験結果である。連続印加する電流パルスの数が１、２、４、８と増えるに従って、より少ない電流で高抵抗化（リセット動作）を実現できることが判る。また、パルス数が８、１６、３２の場合には、高抵抗化に必要なパルス電流値がほぼ一定となる。パルス数が１の場合には、高抵抗化のしきい値電流が約３５ｍＡであるのに対して、パルス数が８以上の場合には、このしきい値電流が約１２ｍＡと約１／３に削減される。
【００１７】
図７（ｂ）は、パルス幅が２０ｎｓの場合の実験結果である。パルス幅が５ｎｓの場合と同様に、連続印加するパルス電流の数の増加に従って高抵抗化のしきい値電流の削減効果が見られるが、パルス幅が５ｎｓの場合に比較して削減効果は小さくなる。
【００１８】
図７（ｃ）は、パルス幅が１００ｎｓの場合の実験結果である。パルス数に依らず高抵抗化のためのしきい値電流はほぼ一定であり、高感度化効果、すなわち過熱抑止効果は、ほとんど見られなくなる。
【００１９】
図７（ａ）で得られた高感度化効果の機構を図８を用いて模式的に説明する。本試料の熱シミュレーションの結果から、１回目の電流パルスによる相変化膜３５内の温度分布は、タングステンプラグ１４の少し上方領域が最大値となり、この部分に最初のアモルファス領域が形成される。続いて２回目の電流パルスの印加により、最初に形成されたアモルファス領域が低温である場合、電流はこの領域を避けて流れるため、追加形成されるアモルファス領域は、最初に形成されたアモルファス領域の周辺となる。そして、電流パルスの印加を繰り返すことによって、最終的にタングステンプラグ１４を覆い隠すまでアモルファス領域が拡大した場合に、素子抵抗が大きく観測され、リセット動作が完了する。
【００２０】
図９は、別の試料により測定したＧｅ２Ｓｂ２Ｔｅ５からなる相変化膜の電気抵抗率の温度依存性を示す実験結果である。
【００２１】
本実験において、初期アモルファス状態にある相変化膜の温度を室温から毎分１０℃の一定レートで昇温しながら電気抵抗率の測定を行った。図に見られるように、室温から約１５０℃までは、温度上昇に対して電気抵抗率が約１／３０に低下する可逆的な温度依存領域の後、結晶化による低抵抗化を経て、さらに電気抵抗の低下が見られた。すなわち、結晶化温度以下であっても、アモルファス状態にある相変化膜の電気抵抗は、大きな温度依存性を有することが判る。
【００２２】
図８で説明したアモルファス領域の追加行程による高感度記録の機構を効率的に実施するためには、アモルファス領域の温度が十分に低く、パルス電流がそれを避けるように選択的に流れるようにする必要がある。パルス電流のパルス幅が長く、最初のアモルファス領域を避けて電流が流れたとしても、隣接する結晶領域でのジュール発熱による温度上昇が熱伝導によって最初のアモルファス領域に伝われば抵抗が下がり、高感度化効果が失われる。これが図７に示したパルス幅依存性を定めている。また、例えパルス幅が十分に短く、隣接する結晶領域の発熱が伝達する熱拡散時間と同等以下の場合であっても、パルス電流を印加する前の状態でアモルファス領域の温度が高ければ、電流がアモルファス領域にも流れるので、高感度化効果が失われる。
【００２３】
後者の影響を定量化するために、パルス幅が５ｎｓの場合について、パルス周期を連続的に変化させた実験を行った。その結果を図１０に示す。
【００２４】
図に見られるように、前述した動作原理を反映し、パルス間隔が１０ｎｓの場合に比較して、２０ｎｓの場合には高感度化効果がほとんど得られないことが判る。これは、形成されたアモルファス領域の冷却が不十分なためである。顕著な高感度化効果は、パルス周期が１００ｎｓ以上で現れる。熱シミュレーションの結果から、このときのアモルファス領域の温度は、７０℃以下に冷却されていると予測され、図９の結果から、アモルファス状態の抵抗が結晶状態に比較して十分に大きくなることが判る。
【００２５】
以上の結果から、タングステンプラグ１４の径が２００ｎｍの条件において、パルス幅を５ｎｓ、パルス間隔を１００ｎｓ、パルス数を８として連続パルス印加による相変化材料の過熱抑止・高感度化効果を得た場合、結果的に１つのリセット動作に要する時間が８００ｎｓとなり、例えば図７に示した１００ｎｓパルスによるリセット動作に比較して８倍の時間がかかってしまう。これはすなわち、相変化メモリのデータ記録の転送速度が１／８に低下することを示している。
【００２６】
以上の検討結果に基づき、本発明が解決しようとする課題についてまとめる。連続パルス方式によって相変化膜内にアモルファス領域を効率的に追加するためには、アモルファス領域の温度を低温に保つ必要がある。しかし、これはタングステンプラグ径＝２００ｎｍの条件において、５ｎｓ程度のパルス幅と１００ｎｓ程度のパルス間隔とを条件とする連続電流パルスの生成が必要であることから、データ転送速度の低下が避けられない。
【００２７】
微細化によってメモリビットのサイズが小さくなった場合、上述のように、熱伝導による結晶領域からアモルファス領域への熱拡散の時間が短くなるため、さらに短いパルス幅が要求されることが言うまでもない。一方、電流切り替え用スイッチと相変化膜とが電気的に並列に形成されたメモリビットの複数個を電気的に直列に配置したメモリアレイ構造を持ち、１つのメモリアレイを１つのパルス電流源で駆動する方式の相変化メモリにおいては、大容量化のためにメモリアレイ内のメモリビット数を増加させた場合、パルス電流源の周波数特性が低下し、５ｎｓ未満の短い電流パルスを発生することが困難になる。
【００２８】
以上のように、特許文献１に記載されているような大容量化に適した相変化メモリ構造と、特許文献２に記載された記録方法とを組み合わせ、かつデータ転送速度の低下を防ぐことは困難であることが本発明者によって見出された。
【００２９】
本発明の目的は、電流切り替え用スイッチと相変化膜とが電気的に並列に形成されたメモリビットの複数個を電気的に直列に配置したメモリアレイ構造を持つ相変化メモリにおいて、上記の課題を解決し、書き込み電流の低減またはクロスイレーズの抑止により、高速転送速度や高信頼性を実現した相変化メモリのデータ記録方法を提供することにある。
【００３０】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００３１】
上記課題を解決するために、本発明では、メモリビットの電流切り替え用スイッチを構成するＭＯＳトランジスタの制御電圧の周波数特性に着目する。一般に、これはゲート電圧等の制御により実現されるが、これは電圧制御でよいため、パルス電流源に比較して小さな実装サイズ、すなわち小さな静電容量で形成することができる。
【００３２】
また、ゲート電圧の大きさについては設計事項であるため、これを小さくすることと併せて、パルス電流源に比較してゲート電圧制御系の周波数特性を１０倍以上に高めることが可能である。この場合、周波数特性の低いパルス電流源をＯＮにした状態で保持する。次いで、複数のメモリビットのゲート電極のうちの１つを５ｎｓ程度の期間ＯＦＦすることにより、対応する相変化膜に短いパルス電流を流す。次いで別のメモリビットのゲート電極を同様に５ｎｓ程度の期間ＯＦＦすることにより、対応する相変化膜に短い電流を流す。
【００３３】
上記のようなプロセスを繰り返し、必要な相変化膜に短い電流を流すことにより、アモルファス領域の温度が十分に高くなるための待機期間に相当する前述のパルス間隔の間に、別のメモリビットへのパルス電流印加を行うことによって、実効的にメモリアレイへの並列データ記録を実施する。
【００３４】
以上により、電流パルス間隔を並列処理によって実効的に隠蔽することができるため、データ転送速度の低下を回避することが可能になる。前述の結果に従えば、パルス幅＝５ｎｓ、パルス間隔＝１００ｎｓが必要な場合、２０個以上のメモリビットを持つメモリアレイであれば、原理的にパルス間隔を完全に隠蔽することができるので、２０個のメモリビットへの書き込みを５ｎｓ×８×２０＝８００ｎｓで完了させることができる。また、１００ｎｓのパルスを用いた場合、１００ｎｓ×２０＝２０００ｎｓに比較してデータ転送速度の向上も図ることができる。
【発明の効果】
【００３５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００３６】
電流切り替え用スイッチと相変化膜とが電気的に並列に形成され、これを電気的に直列に配置したメモリアレイ構造を持つ相変化メモリにおいて、連続するパルス電流の印加による過熱抑止・高感度化を実現することができるので、転送速度性能の向上と信頼性の向上とを共に実現することができる。
【図面の簡単な説明】
【００３７】
【図１】本発明の一実施の形態である半導体記憶装置のメモリ部を示す概略断面図である。
【図２】図１の一部を拡大して示す断面図である。
【図３】メモリビットの動作原理を示す等価回路図である。
【図４】メモリビットのデータ書き込み方法を説明する等価回路図である。
【図５】メモリビットのデータ書き込み方法を説明するタイミングチャートである。
【図６】実験に用いた相変化メモリ試料の構成を示す模式図である。
【図７】（ａ）、（ｂ）、（ｃ）は、相変化メモリ試料の抵抗変化を示す実験結果のグラフである。
【図８】図７（ａ）で得られた高感度化効果の機構を説明する模式図である。
【図９】Ｇｅ２Ｓｂ２Ｔｅ５からなる相変化膜の電気抵抗率の温度依存性を示す実験結果のグラフである。
【図１０】パルス周期を連続的に変化させた実験結果のグラフである。
【発明を実施するための形態】
【００３８】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、実施の形態を説明する図面においては、構成を分かり易くするために、断面図であってもハッチングを省略する場合がある。
【００３９】
図１は、本実施の形態の半導体記憶装置のメモリ部を示す概略断面図、図２は、図１の一部（二点鎖線で囲んだ矩形の領域）を拡大して示す断面図である。
【００４０】
例えばｐ型の単結晶シリコンからなる半導体基板１０の主面には、メモリビットの基板側のコンタクト層となるｎ型半導体領域１１が形成されている。また、ｎ型半導体領域１１の上部には、例えば酸化シリコンからなる５層の層間絶縁膜（第１層間絶縁膜１２、第２層間絶縁膜１３、第３層間絶縁膜１４、第４層間絶縁膜１５、第５層間絶縁膜１６）が積層されている。
【００４１】
第１層間絶縁膜１２と第２層間絶縁膜１３との間、第２層間絶縁膜１３と第３層間絶縁膜１４との間、第３層間絶縁膜１４と第４層間絶縁膜１５との間には、電流切り替え用スイッチを構成するＭＯＳトランジスタのゲート電極２０が形成されている。また、第４層間絶縁膜１５と第５層間絶縁膜１６との間には、メモリアレイ選択用スイッチを構成するＭＯＳトランジスタのゲート電極２１が形成されている。ゲート電極２０、２１は、例えばｎ型多結晶シリコンからなり、ワード線ＷＬとして機能する。
【００４２】
上記５層の層間絶縁膜（第１層間絶縁膜１２、第２層間絶縁膜１３、第３層間絶縁膜１４、第４層間絶縁膜１５、第５層間絶縁膜１６）には、第５層間絶縁膜１６の上面からｎ型半導体領域１１の上面に達する複数の孔２２が形成されている。そして、各孔２２の側壁には、ゲート電極２０、２１のそれぞれの断面部が露出する構造になっている。
【００４３】
また、各孔２２の側壁には、ＭＯＳトランジスタ（電流切り替え用スイッチおよびメモリアレイ選択用スイッチ）のゲート絶縁膜２３が形成されている。ゲート絶縁膜２３は、例えば酸化シリコンからなる。
【００４４】
上記した各孔２２の内部において、ゲート絶縁膜２３の内側には、ＭＯＳトランジスタ（電流切り替え用スイッおよびメモリアレイ選択用スイッチ）の電流チャネルを構成するｎ型多結晶シリコン膜２４が形成されている。また、各孔２２の内部において、ｎ型多結晶シリコン膜２４のさらに内側には、例えばＧｅ２Ｓｂ２Ｔｅ５からなる相変化膜２５が形成されている。なお、メモリアレイ選択用スイッチを構成するＭＯＳトランジスタは、ゲート電極２１の電圧制御により電流のＯＮ／ＯＦＦのみを行えばよいので、その近傍には、相変化膜２５が形成されていない。
【００４５】
第５層間絶縁膜１６の上部には、ビット線ＢＬおよびメタル配線２６、２７が形成されている。ビット線ＢＬは、孔２２の上端部に配置され、孔２２の内部のｎ型多結晶シリコン膜２４に電気的に接続されている。また、メタル配線２６は、層間絶縁膜の一部に形成されたプラグ２８を介して、メモリアレイ選択用スイッチのゲート電極２１に電気的に接続されている。さらに、メタル配線２７は、層間絶縁膜の一部に形成されたプラグ２９を介して、電流切り替え用スイッチのゲート電極２０に電気的に接続されている。ビット線ＢＬ、メタル配線２６、２７およびプラグ２８は、例えばタングステンや窒化チタンのような金属材料で構成されている。そして、ビット線ＢＬ、メタル配線２６、２７およびｎ型半導体領域１１のそれぞれは、半導体基板１０の図示しない領域に形成された周辺回路部に電気的に接続されている。
【００４６】
図２（メモリビット２個分の領域を示す拡大図）に示すように、相変化メモリは、電気的に並列に形成された相変化膜２５と、ゲート電極２０を有する電流切り替え用スイッチ（ＭＯＳトランジスタ）とを１組として１メモリビットに対応させている。そして、図１に示すように、孔２２の上下方向に沿って配置された複数のメモリビットを電気的に直列に接続した構造（メモリアレイ）を有している。
【００４７】
なお、図１には、一つのメモリアレイに３個のメモリビットが直列に接続された例が示されているが、実際のメモリアレイには、さらに多くのメモリビットが直列に接続されている。また、半導体基板１０のメモリ部には、上記のように構成された複数のメモリアレイが半導体基板１０の主面に水平なＸ方向（第１方向）およびこれと直交するＹ方向（第２方向）に沿ってマトリクス状に配置されている。このようなメモリ部の構造は、公知の製造技術、例えば特許文献１に記載された製造技術を用いて作製することができる。
【００４８】
図３にメモリビットの動作原理を示す。まず、ワード線ＷＬとビット線ＢＬとによる選択動作により所定のメモリビットを選択する。そして、選択メモリビットのゲート電極２０に制御電圧を印加してＭＯＳトランジスタをＯＦＦにし、電流チャネル（ｎ型多結晶シリコン膜２４）の抵抗を上げてＭＯＳトランジスタ側に電流が流れないようにする。これにより、ＭＯＳトランジスタに並列接続された相変化膜２５に電流を流し、メモリビットを動作させる。
【００４９】
次に、本実施の形態による相変化メモリへのデータ記録方法について説明する。図４は、図１に示した一つのメモリアレイ、すなわちＭＯＳトランジスタで構成された電流切り替え用スイッチＳＷと、情報保持部である相変化膜２５とが電気的に並列に形成されたメモリビットを直列に複数個（ｂｉｔ０、ｂｉｔ１、ｂｉｔ２、…）配置したメモリアレイの等価回路を示している。また、ここでは、周辺回路部のパルス電流源４０から流れる電流パルスの電流量をＩ、各電流切り替え用スイッチＳＷのゲート電極（ワード線ＷＬ０、ＷＬ１、ＷＬ２、…）に印加するゲート制御電圧をＶ０、Ｖ１、Ｖ２、…とする。
【００５０】
図５は、リセット時のデータ書き込み方法を説明するタイミングチャートである。図に示すように、パルス電流源から生成される電流量（Ｉ）の電流パルスをメモリアレイに供給すると、周波数特性が低下するために、立ち上がり時間および立ちさがり時間が長くる。そのため、前述した連続電流パルス方式の効果を十分に発揮することができない。
【００５１】
そこで、本実施の形態では、電流パルスをＯＮにしている期間内で、周波数特性の高いゲート制御電圧（Ｖ０、Ｖ１、Ｖ２、…）を逐次的にＬＯＷ状態とし、ＭＯＳトランジスタ（電流切り替え用スイッチ）を逐次的にＯＦＦにすることで経路を切り替え、データビット（ｂｉｔ０、ｂｉｔ１、ｂｉｔ２、…）を構成する相変化膜（２５）に逐次的に電流を流してデータの書き込みを行う。各データビット（ｂｉｔ０、ｂｉｔ１、ｂｉｔ２、…）の相変化膜（２５）に電流が流れる期間は、対応するＭＯＳトランジスタのゲート制御電圧（Ｖ０、Ｖ１、Ｖ２、…）がＬＯＷになる期間に制限されるので、連続電流パルス方式の効果を十分に発揮させることが可能となる。
【００５２】
また、例えばデータビット（ｂｉｔ０）の相変化膜（２５）に２回目の電流が流れるまでの期間にデータビット（ｂｉｔ１、ｂｉｔ２、…）に電流を流すよう、各ゲート制御電圧（Ｖ１、Ｖ２、…）を制御する。これにより、各データビット（ｂｉｔ０、ｂｉｔ１、ｂｉｔ２、…）を構成する相変化膜（２５）に流れる電流は、パルス幅が必要かつ十分に狭く、しかもパルス周期が必要かつ十分に広いという連続電流パルス方式が過熱防止・高感度化効果を得る条件を満たすことができる。このとき、各パルス周期は、他のデータビットに電流を流す期間として有効に利用することができるので、転送レートの低下を同時に防ぐことが可能である。
【００５３】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【００５４】
本発明は、相変化メモリを有する半導体記憶装置に適用することができる。
【符号の説明】
【００５５】
１０  半導体基板
１１  ｎ型半導体領域
１２  第１層間絶縁膜
１３  第２層間絶縁膜
１４  第３層間絶縁膜
１５  第４層間絶縁膜
１６  第５層間絶縁膜
２０、２１  ゲート電極
２２  孔
２３  ゲート絶縁膜
２４  ｎ型多結晶シリコン膜
２５  相変化膜
２６、２７  メタル配線
３１  酸化シリコン膜
３２  下部電極
３３  酸化シリコン膜
３４  タングステンプラグ
３５  相変化膜
３６  上部電極
３７  酸化シリコン膜
４０  パルス電流源
ＢＬ  ビット線
ＳＷ  電流切り替え用スイッチ
ＷＬ  ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図９】
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【図１０】
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【図８】
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