(57)【特許請求の範囲】
【請求項１】
接続領域（５）と底面とカバー面とを有する支持体（３）と、
前記支持体（３）のカバー面上に被着された半導体チップ（７）と、
前記半導体チップ（７）の前記支持体（３）とは反対側のチップ表面（８）に被着されたコンタクト領域（１０）とを備えた、オプトエレクトロニクス素子（１）を製造するための方法において、
前記半導体チップ（７）の、前記コンタクト領域（１０）の、及び／又は前記接続領域（５）の、前記支持体（３）底面とは反対側の外表面上にマスキング物質（１６）を被着するステップと、
前記コンタクト領域（１０）と前記接続領域（５）に亘ってマスキング物質（１６）を除去するステップと、
前記コンタクト領域（１０）と前記接続領域（５）とが導電接続されるように前記コンタクト領域（１０）と前記接続領域（５）の間に導電性構造部（１３）を被着するステップと、
前記コンタクト領域（１０）と前記接続領域（５）との間で導電性構造部（１３）が自立支持形に形成され、
前記導電性構造部（１３）の、前記半導体チップ（７）とは反対側にある構造部脚部（１３ｆ）が、前記接続領域（５）上に立体的な延在部を有し、及び／又は、前記導電性構造部（１３）の前記半導体チップ（７）の側にある構造部頭部（１３ｋ）が、前記コンタクト領域（１０）上に立体的な延在部を有し、
前記導電性構造部（１３）は、その構造部脚部（１３ｆ）と構造部頭部（１３ｋ）との間が上方から見ても側方から見ても湾曲形態を有するように、
前記マスキング物質（１６）を除去するステップとを有していることを特徴とする方法。
【請求項２】
前記コンタクト領域（１０）と前記接続領域（５）の間に導電性構造部（１３）を被着するステップが、金属化層の平坦な被着によって行われる、請求項１記載の方法。
【請求項３】
前記金属化層の平坦な被着は、スクリーン印刷技法、ジェット技法、ディスペンシング技法、又はスプレー技法によって行われ、前記導電性構造部（１３）はコンタクト領域１（１０）と接続領域（５）の間に形成される、請求項２記載の方法。
【請求項４】
前記平坦に被着された金属化層は、前記コンタクト領域（１０）と前記接続領域（５）との間に導電性構造部（１３）が残留するように構造化される、請求項２記載の方法。
【請求項５】
前記金属化層の構造化は、ドライレジストフィルムを用いたフォトリソグラフィ技法によるステップと、ガルバニック強化技法によるステップと、ドライレジストフィルムの除去ステップと、シードレイヤのエッチング除去ステップとを有している、請求項４記載の方法。
【請求項６】
前記マスキング物質（１６）として、以下の材料、フォトレジスト、ドライレジストフィルム、エポキシ、ポリイミド、アクリラート、ワックス、ノンスティックフィルム、ペースト、ジェルのうちの少なくとも１つを有している、請求項１から５いずれか１項記載の方法。
【請求項７】
前記マスキング物質（１６）は、真空ラミネーション技法、ディスペンシング技法、ジェット技法、スプレー技法、ステンシル印刷技法、モールディング技法、スピンコーティング技法のうちの１つによってオプトエレクトロニクス素子（１）上に被着される、請求項１から６いずれか１項記載の方法。
【請求項８】
前記マスキング物質（１６）の除去は、ストリッピング、エッチング、又はプラズマアッシングによって行われる、請求項１から７いずれか１項記載の方法。
【請求項９】
接続領域（５）を有する支持体（３）と、
前記支持体（３）上に被着された半導体チップ（７）と、
前記半導体チップ（７）の、前記支持体（３）とは反対側のチップ表面（８）に被着されたコンタクト領域（１０）とを備えた、オプトエレクトロニクス素子（１）において、
前記接続領域（５）が前記コンタクト領域（１０）と、自立支持形導電性構造部（１３）を介して導電的に接続されており、
前記導電性構造部（１３）の、前記半導体チップ（７）とは反対側にある構造部脚部（１３ｆ）が、前記接続領域（５）上に立体的な延在部を有し、及び／又は、前記導電性構造部（１３）の前記半導体チップ（７）の側にある構造部頭部（１３ｋ）が、前記コンタクト領域（１０）上に立体的な延在部を有し、
前記導電性構造部（１３）は、その構造部脚部（１３ｆ）と構造部頭部（１３ｋ）との間が上方から見ても側方から見ても湾曲形態を有するように、
構成されていることを特徴とするオプトエレクトロニクス素子。
【請求項１０】
前記導電性構造部（１３）は、金属又は金属性合金を有している、請求項９記載のオプトエレクトロニクス素子。
【請求項１１】
前記導電性構造部（１３）は、その延在部全体に亘ってほぼ均質な構造部厚み（１４）を有している、請求項９又は１０記載のオプトエレクトロニクス素子。
【請求項１２】
前記導電性構造部（１３）は、その延在部全体に亘ってほぼ均質な構造部幅（１７）を有し、さらに前記導電性構造部（１３）は、前記半導体チップ（７）の横方向（Ｙ）で見た延在部全体に至るまで約２０μｍの規模の幅（１７）を有している、請求項９から１１いずれか１項記載のオプトエレクトロニクス素子。
【請求項１３】
前記半導体チップ（７）のチップ表面（８）上に、第２のコンタクト領域（１０）が設けられており、前記第２のコンタクト領域は、第２の導電性構造部（１３）を用いて、別の半導体チップ（７）のコンタクト領域（１０）又は接続領域（５）と電気的に接続されている、請求項９から１２いずれか１項記載のオプトエレクトロニクス素子。
【請求項１４】
前記導電性構造部（１３）は、その構造部脚部（１３ｆ）と構造部頭部（１３ｋ）との間が上方から見ても側方から見てもＳ字形状を有するように構成されていることを特徴とする、請求項９から１３いずれか１項記載のオプトエレクトロニクス素子。
【請求項１５】
前記コンタクト領域（１０）における前記構造部頭部（１３ｋ）は、上方から見て楕円形、卵形、又は円形の凹部（１３ｅ）を有しており、前記凹部（１３ｅ）の側壁（１３ｓ）は、前記半導体チップ（７）のチップ表面（８）に対して傾斜している、請求項９から１４いずれか１項記載のオプトエレクトロニクス素子。
【請求項１６】
前記導電性構造部（１３）の前記構造部脚部（１３ｆ）は、前記接続領域（５）の、前記支持体（３）底面とは反対側の外表面全体を覆っており、及び／又は、前記導電性構造部（１３）の前記構造部頭部（１３ｋ）は、前記コンタクト領域（１０）の、前記支持体（３）底面とは反対側の外表面全体を覆っている、請求項９から１５いずれか１項記載のオプトエレクトロニクス素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、接続領域を有する支持体を備えたオプトエレクトロニクス素子に関している。この支持体にはさらに半導体チップが被着されている。さらに本発明はオプトエレクトロニクス素子の製造方法に関している。
【背景技術】
【０００２】
そのようなオプトエレクトロニクス素子と該素子の製造方法の一例として独国特許出願公開第１０２００４０５０３７１号明細書が公知である。ここでは支持体上に電磁ビームの放射のために設けられる半導体チップが被着されている。この半導体チップは、前記支持体とは反対側のチップ表面にコンタクト領域を有している。さらにこの支持体には接続領域が設けられている。この配置構成では、絶縁性の透過的なカプセル層、有利には有機絶縁材料からなるカプセル層が被着されている。このカプセル層では、半導体チップ上のコンタクト領域と支持体の接続領域との間を導電層が案内されている。この導電層を介して前記半導体チップには電流が供給されている。
【０００３】
この構成でたびたび問題となるのは、半導体チップから放射された電磁ビームが透過する絶縁層が限られた温度耐性とビーム安定性しか持っていないことである。さらにこの絶縁層はもう一方では、絶縁材料とコンタクト材料の熱膨張係数が異なっていることによって電気的なコンタクトに対する無視できないストレスを抱えている。また干渉作用によって光学的な損失も生じる。決定的なのは有機絶縁材料自体が高価なことである。
【０００４】
従って本発明の課題は、前述してきたような従来技術の抱える欠点を根本的に回避するか又は少なくとも低減させるオプトエレクトロニクス素子を提供することである。
【０００５】
前記課題は、独立請求項に記載の本発明によるオプトエレクトロニクス素子及びその製造方法によって解決される。
【０００６】
本発明によるオプトエレクトロニクス素子及び該オプトエレクトロニクス素子の製造方法のさらに別の有利な構成は従属請求項に記載されている。
【０００７】
有利な実施形態
このオプトエレクトロニクス素子の様々な実施形態は支持体を備えたオプトエレクトロニクス素子を有している。支持体上には半導体チップが設けられ、接続領域が備わっている。前記半導体チップの前記支持体とは反対側のチップ表面にはコンタクト領域が設けられている。支持体上の接続領域は半導体チップ上のコンタクト領域と支持なしの導電構造部を介して導電的に接続されている。
【０００８】
この支持体はリードフレーム、セラミック、プリント回路板（ＰＣＢ）、メタルコア基板又は導電性基板であってもよい。
【０００９】
半導体チップは、純粋な面発光素子としての形態の厚みが約１０μｍの薄膜チップであってもよい。代替的に前記半導体チップは厚みが約１００μｍから２００μｍの大きさのボリューム型発光素子であってもよい。
【００１０】
この半導体チップは活性域としてｐｎ接合部を有しており、このｐｎ接合部で電磁ビームが生成される。この半導体チップは有利にはＩＩＩ−Ｖ族の化合物半導体材料、特に窒化物化合物半導体材料からなっている。
【００１１】
導電性構造部が片持形ないし自立支持形であると特に有利となる。自立支持形構造部は完成工程における素子へのカプセル層ないし絶縁層を省くことができる。この導電性構造部はその下側で支えるカプセル層がなくても十分な安定性を提供し得る。換言すれば、導電性構造部は半導体チップのコンタクト領域と支持体の接続領域との間の間隔がどこにも接触せずに橋絡されている。そのような片持形導電性構造部の特徴によって導電性構造部の電気的遮断のための絶縁層を省くことができる。特に半導体チップの表面と側面のカプセル層ないし絶縁層がなくなる。このことはとりわけ次のような利点をもたらす。すなわち、活性域で生成される電磁ビームが何等かの材料、例えばシリコンを透過することなくオプトエレクトロニクス素子から出射可能となる。雰囲気中の分子による電磁ビームの吸収は無視できるくらいに小さい。このことは当該素子の高い放射安定性を可能にする。また光学的ロスに結び付く干渉作用もなくなる。さらに多くはシリコンからなる絶縁層がコンタクト形成後に半導体チップ上に残る配置構成に比べてコンタクトに対するストレス負荷も大幅に軽減される。温度変化のもとでは、シリコンは大きく収縮ないし膨張し得る。特に温度が１５０℃を超えると（この温度は例えば自動車のヘッドライトにおいて発生する）、シリコンが脆化ないしガラス化し、ひび割れが生じる。このようなことは光の出射に悪影響を及ぼし、さらに湿気を浸透させる。それに比べて本発明による素子は高い温度安定性を持っている。最終的にはコストの削減となる。なぜならコストのかかる絶縁層に代えて安価な犠牲物質、すなわちマスキング物質の利用が可能だからである。
【００１２】
オプトエレクトロニクス素子の有利な実施形態によれば、導電性構造部の半導体チップとは反対側にある構造部脚部が、支持体接続領域上に立体的な延在部を有している。特に有利には、電気的な抵抗をできるだけ抑えるために、前記構造部脚部によって覆われている接続領域の面積ができるだけ大きくなるように構成される。それにより多くの電流が流れるようになる。また前記構造部脚部と接続領域の機械的な接続の安定性も、当該接続領域を覆う構造部脚部の面積が増加するほど高まる。有利には前記構造部脚部は約１００μｍ×１００μｍの広さの面積を有している。前記構造部脚部と接続領域との間の十分な接着性は、スパッタリング工程によって達成される。この接着性は付加的な接着剤なしで得られ、それは金属対金属の結合に基づいている。
【００１３】
オプトエレクトロニクス素子の別の有利な実施形態によれば、導電性構造部の半導体チップ側にある構造部頭部が半導体チップのコンタクト領域（ボンディングパッド）上に立体的な延在部を有している。特に有利にはこの構造部頭部の大きさはコンタクト領域の大きさに相応している。このコンタクト領域は有利には半導体チップの横方向で見た拡張部全体に亘って延在している。それにより多くの電流が流れるようになる。この均質な電流の供給は、他方では、半導体チップの活性域への電荷担体の高い注入レートにつながり、それに伴って発光効率も高まる。発光された電磁ビームのコンタクト領域による遮蔽を最小化するために、コンタクト領域の長手方向への延在が最小化されてもよい。換言すれば、このことは、特に狭幅なボンディングパッドの形成を意味する。有利には長手方向で約５０μｍの拡張部を有するボンディングパッドが用いられる。ここでは短い長さのものでも有利となる。その際には横方向の所要の導電性によって下方の限界が定められる。
【００１４】
別の有利な実施形態によれば、前記構造部脚部と構造部頭部との間の長手方向の間隔が最大で半導体チップのチップ厚みの約５倍分の長さとなる。使用される半導体チップの典型的なチップ厚みは、約２００μｍ以内である。特に有利には、半導体チップの厚みの約３倍分の長さの間隔、すなわち約６００μｍの長さの間隔が得られるようにブリッジングされる。
【００１５】
さらに別の有利な実施形態によれば、導電性構造部がその構造部脚部と構造部頭部との間に湾曲形態を有している。特に有利にはＳ字形の形態である。前記導電性構造部は、その湾曲形態によって温度変化の際にも良好な許容範囲の素子材料の膨張ないし収縮しか生じない。このような湾曲形の導電性構造部は、完全に真っ直ぐな導電性構造部に比べてその融通性が増す。
【００１６】
さらに別の実施形態によれば、導電性構造部は、金属又は金属性合金を有する。この場合は、金属又は金属性合金の高い導電性と良好な機械的安定性が有利である。また前記導電性構造部は、導電性の接着剤か又は金属ペーストを有していてもよい。
【００１７】
さらに別の実施形態によれば、前記導電性構造部はその延在部全体に亘って均質な構造部厚みを有している。このことは、それによってほぼ均等な電気抵抗が達成されるので特に有利である。またそれによって前記導電性構造部の安定性も向上する。有利には前記導電性構造部は約５μｍから６０μｍである。特に有利には前記導電性構造部は約１５μｍから２５μｍである。
【００１８】
さらに別の実施形態によれば、前記導電性構造部はその延在部分全体に亘ってほぼ均質な導電構造部の幅も有している。このことは、それによってほぼ均等な電気抵抗が達成されるので特に有利である。またそれによって前記導電性構造部の安定性も向上する。有利には前記導電性構造部の構造部幅は、約２０μｍから半導体チップの横方向で見た延在部全体に至るまでの大きさ、換言すれば、半導体チップの横幅全体に亘る大きさであってもよい。目下の製造技法のもとで典型的な約２０００μｍの半導体チップの幅は、約２０００μｍの最大導電性構造部となる。有利には前記導電性構造部は約５μｍから１５０μｍである。従来のワイヤーボンディングのもとでは、使用する材料毎に、約２５μｍ〜約５０μｍの直径を有するボンディングワイヤが用いられる。５０μｍよりも広い幅の導電性構造部を使用することによって、電流耐性と機械的な安定性を従来のワイヤーボンディングよりも向上させることが可能となる。
【００１９】
さらに別の実施形態によれば、前記支持体は接続層を有しており、この接続層が半導体チップと支持体との間の接続を担っている。この接続層は金属若しくは金属性合金からなっているか又はその他の導電性材料から形成される。特に半導体チップを支持体上に固定するためには、導電性接着剤、ハンダ付け又は単一金属系システムが用いられてもよい。前記単一金属系システムとしては例えば超音波溶接によって接続可能な金対金がある。前記接続層は、半導体チップと支持体の間の機械的及び電気的コンタクトの他に、熱的コンタクトも確実に形成するように構成されている。
【００２０】
本発明のさらに別の実施形態によれば、前記接続層と半導体チップの間にコンタクト面が設けられる。
【００２１】
特に有利には接続層とコンタクト面の組み合わせが用いられる。この組合わせは、半導体チップと支持体との間の機械的、電気的、熱的コンタクト形成をより向上させる。
【００２２】
さらに別の実施形態によれば、前記コンタクト層が支持体から電気的に絶縁されていてもよいし、導電性構造部を用いてさらに別の半導体チップのコンタクト領域との電気的な接続を形成してもよい。
【００２３】
別の実施形態によれば、半導体チップの表面が第２のコンタクト領域を有する。この第２のコンタクト領域は第２の導電性構造部を用いて別の半導体チップのコンタクト領域又は接続領域と電気的に接続され得る。このことは複数の半導体チップを通る電流通流と、高電圧下でのオプトエレクトロニクス素子の作動が可能になるため特に有利である。またこのようなことは通常の電源網電圧のもとで大きな電気的なロスなく作動させることのできる半導体光源に結び付く。それにより特に一般照明への適用に対しては著しいコスト削減に寄与できる。
【００２４】
さらにワイヤーボンディング技術に比べて半導体チップ相互間の配置間隔を５０μｍにできる点も有利となる。このことは非常に短い片持形導電性構造部を可能にする。半導体チップの省スペース的な配置構成によって、材料の節約、特に高価なものが多い支持体部分の節約が達成される。
【００２５】
接続領域を有する支持体と、前記支持体上に被着された半導体チップと、前記半導体の前記支持体とは反対側の表面に被着されたコンタクト領域とを備えた、本発明によるオプトエレクトロニクス素子の製造方法の種々の実施形態は以下のような方法ステップを有する。
【００２６】
まずマスキング物質がオプトエレクトロニクス素子に被着される。続いて前記マスキング物質が前記コンタクト領域（ボンディングパッド部分）と接続領域に亘って少なくとも部分的に除去される。それに続いて導電性構造部が前記コンタクト領域と接続領域の間に被着される。ここでの当該導電性構造部は前記マスキング物質に亘って延在する。それに続くステップでは前記マスキング物質ができるだけ完全に除去される。それによって、前記コンタクト領域と接続領域の間の導電性構造部が片持形の構造となる。その際特に電磁ビームの出射が可能な半導体チップの表面と側面は前記マスキング物質から十分に開放される。
【００２７】
マスキング物質、特に層状に形成するマスキング物質は、複数の異なった技法で被着してもよい。とりわけここでは真空ラミネーション技法、ディスペンシング技法、ジェット技法、スプレー技法、ステンシル印刷技法、モールディング技法、スピンコーティング技法などが挙げられる。前記マスキング物質は前記支持体と半導体チップにおいて少なくとも形状結合的に成形されるため、マスキング物質と当該マスキング物質によって覆われた領域との間にギャップも中断箇所も形成されない。
【００２８】
シリコン性絶縁材料の代わりに一時的なマスキング物質を使用する試みは非常に有利である。というのも素子上に永続的に残さなければならないシリコン性絶縁材料に比べて前記マスキング物質に求められる要求は低いからである。前記シリコンには、例えば可視領域における透過性と、ＵＶに対する安定性及び温度に対する安定性が求められる。
【００２９】
前記マスキング物質としては、非一時的な絶縁材料よりも多くの物質が使用できる。とりわけここではフォトレジスト、ドライレジストフィルム、エポキシ、ポリイミド、アクリラート、ワックス、ノンスティックフィルム、ペースト、ジェルなどが挙げられる。これらの物質全てがシリコンよりも安価であり、その上シリコンに比べて処理のし易さでも利点となる。なぜならシリコンは液状状態においては塑性変形が生じ、硬化状態では接着性が悪化するからである。
【００３０】
コンタクト領域と接続領域上のマスキング物質の除去には有利にはレーザーアブレーションが用いられてもよい。露出領域の最小限達成可能な延在部は、最小限達成可能なレーザースポット面積に制限され、ここでは約５０μｍである。特にフォトレジスト又はドライレジストフィルムをマスキング物質として使用すれば、コンタクト領域と接続領域上のマスキング物質が露光と現像によって簡単に除去され、しかも安価であるため非常に有利となる。これにより高コストなレーザーアブレーションが省略できる。
【００３１】
本発明による方法のさらに別の実施形態によれば、導電性構造部がマスキング物質への金属化層の平坦な被着によって設けられる。このフラットな導電性構造部は、典型的なワイヤーボンディング手法におけるボンディングワイヤに比べて電流耐性がさらに高いため特に有利である。またそれによってオプトエレクトロニクス素子の全高も典型的なワイヤーボンディング技法の場合に比べてより低減できる。
【００３２】
マスキング物質と接続領域の少なくとも一部領域並びにコンタクト領域の少なくとも一部領域への金属化層の平坦な被着は、構造化によって行ってもよい。その中でも以下のような代替的な技法が用いられてもよい。
【００３３】
スクリーン印刷技法、ここではステンシル若しくはマスキングカバーの使用によってマスキング物質に平坦な金属化層が被着される。その際の処理工程では金属化層の約３０μｍの厚さが達成される。有利には、この金属化層構造部の電流耐性と安定性をさらに高めるために、前記処理工程が複数回繰返されてもよい。
【００３４】
ディスペンサ技法、ここでは金属粒子と有機媒体がペースト状に混ぜ合わされ、このペーストがカニューレや噴霧器を用いてパルス状の圧搾空気によってマスキング物質に被着される。続いて前記ペーストが乾燥され焼き戻しされる。この技法で特に有利なのは、圧力は時間などのパラメータを介して金属化層の任意の形態が実現できることである。このディスペンサ技法によれば、非常にもちのよい金属化層が生成できる。そこでは金属化層の約５０μｍの厚みが達成できる。
【００３５】
ジェット技法、ここでは短いパルスによって導電性材料がリザーバーからマスキング物質に対して滴状に被着される。この技法は無接触に実施できる点で特に有利である。
【００３６】
スプレー技法、ここでは導電性材料が噴霧される。
【００３７】
別の実施形態によれば、前記平坦な金属化層がいわゆるシードレイヤとして有利にはスパッタリングによって被着される。この場合前記シードレイヤの厚みは有利には約２μｍから３μｍである。前記シードレイヤの材料として有利にはチタンと銅の化合物が用いられる。前記チタンと銅は有利には１つのステップでスパッタリングされてもよい。ここでのチタンは接着剤として用いられる。前記平坦な金属化層は、導電性構造部がマスキング物質上に残留するように構造化されてもよい。そのような金属化層の事後的構造化は以下の方法ステップを有し得る。
【００３８】
フォトリソグラフィ技法
本発明による三次元構造に対し、有利にはオプトエレクトロニクス素子の三次元トポグラフィ上に積層されるドライレジストフィルムが用いられてもよい。このドライレジストフィルムはフォトレジストに比べてエッジ上で均等な厚みの良好なエッジカバーがなされる。フォトレジストは、フォトレジストが硬化する前に、スピンコーティングによりスパッタリングされたシードレイヤ上にフラットに被着された後で、半導体チップの縁部を超えて流れ出す。フォトレジストは、本発明の対象ではないが、二次元的構造部に良好にマッチする。続いてシードレイヤはフォトマスクを介して露光される。その後で潜在的画像の現像が行われる。その際にはフォトレジストの露光された領域が除去される。代替的にフォトリソグラフィ技法の方法ステップを、フォトレジストの露光領域が現像後も存在し続けるように実施してもよい。
【００３９】
フォトリソグラフィ処理されたシードレイヤのガルバニック強化技法又は電気めっき技法。ここではシードレイヤ上で連続的な電気化学的堆積が行われ金属が堆積される。この方法ステップは重要である。なぜならシードレイヤの電流耐性がその僅かな厚みに基づいて低減しかねないからである。ここでの金属材料は現像の際にフォトレジストが除去された領域に堆積される。電気メッキ技法では金属化層の厚みが約５０μｍに達し得る。特に有利には１５μｍ〜３０μｍの間の厚みが達成される。金属化層材料として有利には銅が使用される。
【００４０】
ドライレジストフィルムの除去
ガルバニック強化によってカバーされないシードレイヤのエッチングによる除去。このステップは短絡を予防する。
【００４１】
最終的な方法ステップにおいて前記マスキング材料が除去される。適切な方法は複数存在する。ここで使用する方法は、実質的に、使用されるマスキング物質に依存する。
【００４２】
マスキング物質としてフォトレジスト又はドライレジストフィルムを使用する場合には、マスキング物質はストリッピングによって除去される。これはいわゆるストリッパーにおいて実施される。
【００４３】
マスキング物質としてレジストが使用される場合には、プラズマアッシングによってマスキング物質が除去される。有利にはそこでは酸素プラズマが用いられる。前記レジストはプラズマアッシング中に蒸発する。このことはいわゆるアッシャーにおいて実施される。
【００４４】
前記マスキング材料として例えばエポキシ又はアクリラートが用いられる場合には、当該マスキング物質はエッチングによって除去される。エッチング剤又はエッチング媒体としてとりわけアセトンが用いられる。
【００４５】
マルチチップ構成のために非常に低コストな電気的接続技術が実現されてもよい。従来のワイヤーボンディングに対するコスト的な利点は、構築すべき電気的な接続箇所の個数に依存することなく常に同じ手順のみが適用されることである。それ故に本発明による方法は、多数の半導体チップを電気的に接続させる場合には特に有利となる。本発明による回路技術的コストは常に同じであり、１つの半導体チップしか備えていないオプトエレクトロニクス素子か、複数の電気的な接続箇所を有する複数の半導体チップを備えたオプトエレクトロニクスかは関係ない。
【００４６】
本発明による方法は、複数の半導体チップ間の接続において機械的に非常に安定し、かつ同じ品質を生み出す導電性構造部を提供する。そのようなマルチ接続技法による作動の信頼性は、個別接続技法に比べて格段に向上する。この利点は素子における電気的な接続箇所が増えれば増えるほどその効果が発揮される。
【００４７】
以下では本発明による解決手段の様々な実施例を図面に基づいて詳細に説明する。
【図面の簡単な説明】
【００４８】
【図１】本発明によるオプトエレクトロニクス素子の製造方法をフローチャートで表わした図
【図２ａ】図１の製造方法による中間生成物をＸ−Ｚ方向の平面に沿った概略的な断面図で示した図
【図２ｂ】図１の製造方法による中間生成物をＸ−Ｚ方向の平面に沿った概略的な断面図で示した図
【図２ｃ】図１の製造方法による中間生成物をＸ−Ｚ方向の平面に沿った概略的な断面図で示した図
【図２ｄ】図１の製造方法による中間生成物をＸ−Ｚ方向の平面に沿った概略的な断面図で示した図
【図２ｅ】図１の製造方法による最終製品としてのオプトエレクトロニクス素子の実施例をＸ−Ｚ方向の平面に沿った概略的断面図で示した図
【図３】本発明によるオプトエレクトロニクス素子を三次元的な概略図で表わした図
【図４】本発明によるオプトエレクトロニクス素子のさらに別の実施例を三次元的な概略図で表わした図
【図５】本発明によるオプトエレクトロニクス素子のさらに別の実施例をＸ−Ｙ方向の概略的な平面図で示した図
【図６】本発明によるオプトエレクトロニクス素子のさらに別の実施例を三次元的な概略図で表わした図
【図７】本発明によるオプトエレクトロニクス素子の実施例を三次元的な概略図で表わした図
【図８】本発明によるオプトエレクトロニクス素子のさらに別の実施例を三次元的な概略図で表わした図
【図９】本発明によるオプトエレクトロニクス素子のさらに別の実施例を三次元的な概略図で表わした図
【００４９】
より良好な配向の把握のために、全ての図面において座標系が示されており、そこでは、長手方向に符号Ｘが付され、横方向に符号Ｙが付され、前記ＸとＹに対する垂直方向には符号Ｚが付されている。
【実施例】
【００５０】
図面中、同一、同様または同機能の構成要素には同一の参照符号を付している。これらの図面およびこれらの図面中に示されている要素相互間の大きさは必ずしも縮尺通りではないことに注意されたい。むしろ、個々の要素のなかには、より良好な描写と理解のために敢えて大きく示したものもある。
【００５１】
図１にはオプトエレクトロニクス素子の製造のための方法を表わしたフローチャートが示されている。この製造プロセスはステップＳ０からＳ４に細分化可能である。
【００５２】
ステップＳ０では、接続領域５を有する支持体３が準備される。この支持体３上には半導体チップ７も配設されている。この半導体チップ７のチップ厚み１２は、約１０μｍ〜２００μｍである。この半導体チップ７は例えばいわゆるビアの使用によって直接支持体３に固定されていてもよい。このビアによる固定は図には示されていない。半導体チップ７の支持体３とは反対側のチップ表面８にはコンタクト領域１０が被着されている。これに係わる中間生成物は図２ａに示されている。そこではＸ−Ｚ方向の平面に沿った概略的な断面図が示されている。支持体３の表面４は、接続領域５と半導体チップ７によって部分的に覆われている。接続領域５と半導体チップ７は相互に空間的に分離されており、さらに電気的にも絶縁されている。
【００５３】
ステップＳ１では、ステップＳ０で準備された中間生成物に犠牲物質ないしマスキング物質１６が被着される。このマスキング物質としてドライレジストフィルムがラミネートされるか又はフォトレジストがスピンコーティングされてもよい。この方法ステップの結果は図２ｂに示されている。ここでもＸ−Ｚ方向の平面に沿った概略的な断面図が示されている。ここでは前記マスキング物質が、図２ａで示した中間生成物の表面全体を覆っている。すなわち、接続領域５と、半導体チップ７と、コンタクト領域１０と、支持体３の表面４とがマスキング物質によって覆われている。このマスキング物質１６は本発明では犠牲層として形成されている。立体的な構造においてはドライレジストフィルムが特に有利である。なぜならドライレジストフィルムの形状がラミネート圧を介して良好かつ容易に制御できるからである。
【００５４】
ステップＳ２では前記マスキング物質１６が少なくとも前記コンタクト領域１０と接続領域５に亘って部分的に除去される。それにより、少なくとも前記コンタクト領域１０の１つの区分と前記接続領域５の１つの区分が完全にマスキング物質から開放される。マスキング物質としてドライレジストフィルム又はフォトレジストが用いられるならば、露光及び現像処理によってマスキング物質の部分的な除去が実現できる。他のマスキング物質に対してはレーザーアブレーション処理が利用できる。方法ステップＳ２の結果は図２ｃに示されている。ここでもＸ−Ｚ方向の平面に沿った概略的断面図が示されている。前記マスキング物質１６はコンタクト領域１０全体に亘って完全に除去されている。半導体チップ７とは反対側の接続領域５の端部上にはまだ若干のマスキング物質１６が残っている。
【００５５】
ステップＳ３では前記コンタクト領域１０と接続領域５の間に導電性構造部１３がマスキング物質１６の上に被着される。ここでの導電性構造部１３は、前記マスキング物質１６の上に平坦に被着されている。
【００５６】
図１には方法ステップＳ３の実施のための２つの代替的なパスが示されているが、それらは、図２ｅ、図３、図４、図５、図６、図７にも示されている同じ最終製品となる。
【００５７】
第１の代替パスは唯一の方法ステップ（図１中のＳ３ａ）を有するのみである。この場合は金属性の導電性構造部が、平坦な形状で唯一のステップにおいて、前記マスキング物質１６の領域と、少なくとも前記接続層の領域５及びコンタクト領域１０に被着される。このことは例えばスクリーン印刷、ジェット、ディスペンシング、スプレー手法等によって実現可能である。比較的大きな導電性構造部の厚み１４を得るためには、同じ方法ステップを２回以上繰返すとよい。
【００５８】
第２の代替パス（図１中のＳ３ｂ）は、複数の部分ステップ（図１中のＳ３ｂ.１〜Ｓ３ｂ.５）を有している。部分ステップＳ３ｂ.１では金属化層が平坦に被着される。この金属化層はマスキング物質と、接続領域５及びコンタクト領域１０の少なくとも一部を覆う。前記金属化層はシードレイヤの形態でスパッタリングによって被着されてもよい。部分ステップＳ３ｂ.２ではフォトリソグラフィが用いられる。フォトマスクを用いた露光とその際に生じた画像の現像処理によって１つの構造化部がシードレイヤに形成される。この構造化部は前記マスキング物質１６の一部と前記接続領域５の少なくとも一部領域、並びに前記コンタクト領域１０の少なくとも一部領域を覆っている。ここでの構造化部は一貫している。この構造化部は部分ステップＳ３ｂ.３においてガルバニック強化される。金属化層の厚み（大抵は銅からなる）を増加させるために、前記ガルバニック強化の部分ステップは多重に繰返してもよい。換言すれば、第２の代替ステップでは金属化工程が２つのステップ（Ｓ３ｂ.１及びＳ３ｂ.３）にそれらの間に存在するフォトリソグラフィステップ（Ｓ３ｂ.２）を伴ってなされる。それに続く部分ステップＳ３ｂ.４ではドライレジストフィルムが除去される。ガルバニック強化された構造部によって覆われていないシードレイヤの領域は、部分ステップＳ３ｂ.５において完全にエッチング除去される。
【００５９】
方法ステップＳ３の結果は、前記代替パスＳ３ａに従ってステップが実行されたか又は前記代替パスＳ３ｂに従ってステップが実行されたかに左右されることはなく、それは図２ｄに示されている。図２ｄはマスキング装置１６上に被着されている導電性構造部１３が概略的断面図で示されている。この導電性構造部はマスキング物質上で形状結合的に成形されている。この導電性構造部１３は、前記接続領域５と半導体チップ７のコンタクト領域１０とに接続している。前記導電性構造部１３は、構造部頭部１３ｋと構造部脚部１３ｆとを有している。前記構造部脚部１３ｆは、前記接続領域５と導電的かつ機械的に接続されている。前記構造部頭部１３ｋは、前記コンタクト領域１０と導電的かつ機械的に接続されている。この導電性構造部１３はその構造部脚部１３ｆと構造部頭部１３ｋとの間のＸ−Ｚ方向の面が湾曲形態を有している。この湾曲形態はＳ字形態であってもよい。この形態は前記コンタクト領域１０と接続領域５の間のマスキング物質１６表面の形態に基づく。前記導電性構造部１３は、金属または金属性合金を含んでいる。
【００６０】
続くステップＳ４では前記マスキング物質１６が完全に除去される。前記マスキング物質１６の除去に対しては、使用されたマスキング物質１６に依存して異なる手法が用いられる。マスキング物質としてフォトレジスト又はドライレジストフィルムを使用する場合には、マスキング物質はストリッピングによって除去される。前記マスキング物質はプラズマアッシングによっても除去可能である。前記マスキング物質としてエポキシ又はアクリラートを使用する場合には、マスキング物質はエッチングによって除去される。
【００６１】
方法ステップＳ４の結果は図２ｅに示されている。図２ｅには前記ステップＳ０〜Ｓ４において実施された方法によって生成された最終製品が示されている。この図２ｅは完成処理されたオプトエレクトロニクス素子１の概略的断面図である。既に図２ａ〜図２ｄに基づいて説明してきた各要素は当該図２ｅに示された実施例に対しても有効である。導電性構造部１３は、コンタクト領域１０と接続領域５の間で片持式に構成されている。前記導電性構造部１３の構造部脚部１３ｆと構造部頭部１３ｋとの間の長手方向Ｘで見た間隔は、図２ｅにおいて、半導体チップ７のチップ厚み１２の約２.５倍となっている。図には示されていないがその他の実施例では、前記間隔は、半導体チップ７のチップ厚み１２の２.５倍より大きくてもよいし、小さくてもよい。前記間隔は、最大で、半導体チップ７の厚み１２の約５倍に相当し得る。前記導電性構造部１３はその延在部全体に亘ってほぼ均質ないし均等な導電性構造部の構造部厚み１４を有する。前記構造部厚み１４は、約５μｍ〜６０μｍの間の値であり得る。特に有利には前記導電性構造部の構造部厚み１４は、約１５μｍ〜約２５μｍの範囲にある。
【００６２】
図３には完成処理されたオプトエレクトロニクス素子１の概略的立体図が示されている。既に図２ａ〜図２ｅに基づいて説明してきた各要素は当該図３に示された実施例に対しても有効である。導電性構造部１３の半導体チップ７とは反対側の構造部脚部１３ｆは、前記接続領域５上に立体的な延在部を有している。この構造部脚部１３ｆは平坦に被着され、長手方向Ｘと横方向Ｙにおいて拡張している。本発明の当該実施例によれば、前記構造部脚部１３ｆは接続領域５の一部だけを覆っている。前記導電性構造部１３の構造部頭部１３ｋも半導体チップ７のコンタクト領域１０上に立体的な延在部を有している。この構造部頭部１３ｋも長手方向Ｘと横方向Ｙにおいて拡張している。半導体チップ７から放射される電磁ビーム２の遮光を僅かに抑えるために、コンタクト領域１０の長手方向の拡張は約５０μｍにされる。もちろんそれよりも小さい拡張であっても有利である。当該実施例による構造部頭部１３ｋはコンタクト領域１０の一部のみを覆っている。前記支持体３の表面４と前記平坦な導電性構造部１３との間にはボリューム領域１５が形成される。このボリューム領域１５は前記マスキング物質が完全に取り除かれている。また前記半導体チップ７のチップ側面１１とチップ表面８も前記マスキング物質１６が完全に取り除かれている。これにより、当該半導体チップ７から放射される電磁ビーム２はもはや何らかの絶縁層を透過する必要がなくなる。前記導電性構造部１３はその延在部全体に亘ってほぼ均質ないし均等な構造部幅１７を有する。有利には前記導電性構造部１３の構造部幅１７は、約２０μｍ〜約２００μｍである。特に有利には前記導電性構造部１３の構造部幅１７は５０μｍ〜１５０μｍである。
【００６３】
図４には本発明のさらに別の実施例が三次元的な概略図で示されている。既に図２ａ〜図２ｅ及び図３に基づいて説明してきた各要素は当該図４に示された実施例に対しても有効である。前記第１実施例と異なっている点は、図４では、構造部脚部１３ｆの立体的な延在部と構造部頭部１３ｋの立体的な延在部が最大となっている点である。すなわちここでの構造部脚部１３ｆは接続領域５全体を覆い、さらにここでの構造部頭部１３ｋもコンタクト領域１０全体を覆っている。当該実施例によれば特に有利には、コンタクト領域１０が横方向Ｙにおいて半導体チップの横方向Ｙの延在部全体に亘って延在している。このことは第１の実施例よりも高い電流耐性につながる。さらに構造部脚部１３ｆを接続領域５に保持しさらに構造部頭部１３ｋをコンタクト領域１０に保持する接着力も第１の実施例に比べて増大する。ここでは導電性構造部１３の片持形の領域におけるＹ方向の拡張面積、つまり構造部脚部１３ｆと構造部頭部１３ｋの間の領域におけるＹ方向の拡張面積が第１実施例よりも拡大されたことによって、導電性構造部１３の電流耐性と機械的安定性とが一段と向上する。この第２実施例による導電性構造部の構造部幅１７は半導体チップ７の横方向Ｙで見た延在部全体に亘っている。この半導体チップ７の典型的な幅Ｙは７μｍ〜２０００μｍであり、導電性構造部の構造幅１７はすなわち２０００μｍとなる。
【００６４】
図には示されていないが、図３と図４に示されている実施例の間には、接続領域５上の構造部脚部１３ｆの立体的な延在部、及び／又はコンタクト領域１０上の構造部頭部１３ｋの立体的な延在部、及び／又は導電性構造部の構造部幅１７に関するその他の実施例も存在する。
【００６５】
図５には、本発明によるさらに別の実施例がＸ−Ｙ方向の概略的な平面図で示されている。既に図２ａ〜図２ｅ及び図３、図４に基づいて説明してきた各要素は当該図５に示された実施例に対しても有効である。この図５では導電性構造部１３がＸ−Ｙ方向の平面内で湾曲している。この湾曲は特に有利にはＳ字形状である。換言すれば、接続領域５上の構造部脚部１３ｆは横方向Ｙで見てコンタクト領域１０上の構造部頭部１３ｋとは別の位置に存在している。ここでの構造部頭部１３ｋはコンタクト領域１０の一部のみを覆っている。Ｘ−Ｙ平面で見た導電性構造部１３のＳ字状の湾曲は、当該導電性構造部１３の電流耐性を高める。図示されていない実施例では、前記導電性構造部１３においてＸ−Ｚ方向での湾曲とＸ−Ｙ方向での湾曲が組合わされる。
【００６６】
図６には本発明のさらに別の実施例が三次元的な概略図で示されている。既に図２ａ乃至図２ｅ及び図３乃至図５に基づいて説明してきた各要素は当該図６に示された実施例に対しても有効である。前記図２ｅ、図３、図４に示されている実施例とは異なり、ここでは支持体３が接続領域５のほかに付加的な接続層６も有している。さらにこの接続層６と半導体チップ７との間には当該半導体チップ７のコンタクト面９が設けられている。前記接続層６はハンダ付けによって又は導電性の接着剤によって前記コンタクト面９と接続される。このことは、半導体チップ７と支持体３との間で、機械的、電気的及び熱的接続を形成することになる。図には示されていない代替的実施例によれば、前記半導体チップ７と支持体３との接続が、接続層６のみによって、若しくはコンタクト面９のみによって実現される。
【００６７】
図７には本発明によるオプトエレクトロニクス素子の実施例が三次元的な概略図で表わされている。既に図２ａ乃至図２ｅ及び図３乃至図６に基づいて説明してきた各要素は当該図７に示された実施例に対しても有効である。この図７では、半導体チップ７がそのコンタクト領域１０と共に示され、さらに導電性構造部１３がその構造部頭部１３ｋと共に示されている。ここでの構造部頭部１３ｋは凹部１３ｅを有している。この凹部のＸ−Ｙ方向の平面で見た形態は円形である。有利には前記凹部１３ｅの側壁１３ｓは、Ｘ−Ｙ方向の平面に対して平行な、半導体チップ７の表面８に対して傾斜している。この傾斜は、コンタクト領域１０上のマスキング物質１６の開口部の形態によって制御される。このコンタクト領域１０上のマスキング物質１６の開口部の形態は、レーザーアブレーション技法によってコントロールと制御が可能である。前記側壁１３ｓの傾斜によって、側壁１３ｓ上の均等な厚みでかつ均質な金属化層が達成される。このことは電流耐性に関して有利に働く。図には示されていない別の実施例によれば、前記凹部１３ｅは、楕円形、卵形、又は長方形の形状を有している。図４に示された実施例においては、構造部頭部１３ｋが半導体チップ７ないしはコンタクト領域１０の横方向Ｙで見た幅全体に亘って延在している。従って前記凹部１３ｅも構造部頭部１３ｋの幅全体に亘って延在する。そのため当該凹部１３ｅの形状も横長となる。
【００６８】
図８には本発明のさらに別の実施例が三次元的な概略図で示されている。既に図２ａ乃至図２ｅ及び図３乃至図７に基づいて説明してきた各要素は当該図８に示された実施例に対しても有効である。前記図２ｅ、図３、図４及び図６に示されている実施例とは異なり、ここでは支持体３上に複数の半導体チップ７が設けられている。これらの半導体チップ７は当該実施例では垂直方向の電流給電部を有している。これらの半導体チップ７は、例えば図６の実施例で説明したように、ハンダ接続又は導電性接着剤によって接続層６と接続されている。ここでは前記接続層６が、後続する半導体チップ７との電気的な接続を形成する導電性構造部１３のための接続領域としても用いられるように構成されている。導電性の支持体３が用いられる場合には、当該支持体３と前記接続領域５ないし接続層６との間に電気的に絶縁性の介在層１８が被着される。それにより、接続領域５と各接続層６とが空間的にかつ電気的に相互に分離されることが保証される。絶縁性の介在層１８は例えばＳｉ０2、ＳｉＮ4、又は多結晶シリコン、あるいはこれらの材料の組合わせからなっていてもよい。なお電気的に絶縁性の支持体３が適用されている場合には、絶縁性の介在層１８は省くことが可能である。当該実施例による装置では、一連のチップ列の最後に設けられた半導体チップ７の接続層６と、接続領域５との間で電圧が印加されることによって、複数の半導体チップ７を流れる電流通流が可能となる。図示の配置構成によれば、任意の数の半導体チップによる拡張が可能である。これにより、高電圧のもとでオプトエレクトロニクス素子の作動が可能になる。前記支持体３は、複数の半導体チップ７が直線状に一列に並んで配置されるか又は蛇行状の形態若しくはその他の任意の形態で並んで配置されるように設計されていてもよい。また図示のような複数の半導体チップが直列に接続されている装置に並列に電流を供給することで作動させることも可能である。
【００６９】
図９には本発明のさらに別の実施例が三次元的な概略図で示されている。既に図２ａ乃至図２ｅ及び図３乃至図８に基づいて説明してきた各要素は当該図９に示された実施例に対しても有効である。前記図８に基づく実施例との違いは、当該図９に基づく実施例では、表側にそれぞれ２つのコンタクト領域１０を備えた半導体チップ７が用いられている点である。導電性の支持体３と、非絶縁性の半導体チップ７裏側とが用いられている場合には、当該支持体３はさらに電気的に絶縁性の介在層１８を備える。電気的に絶縁性の半導体チップ７裏側若しくは電気的に絶縁性の支持体３が用いられている場合には、前記絶縁性の介在層１８は省くことができる。所定の極性を有している半導体チップ７のコンタクト領域１０は、それとは異なる極性を有している後続の半導体チップのコンタクト領域１０と導電性構造部１３を介して電気的に接続される。当該実施例で示されている配置構成では、一連のチップ列の最初に設けられているチップの接続領域５と、最後に設けられているチップの接続領域５との間に電圧が印加されることによって、これらの複数の半導体チップ７を流れる電流通流が可能となる。図示の配置構成は任意の数のチップによる拡張が可能であり、それによって高電圧のもとでオプトエレクトロニクス素子の作動が可能である。前記支持体３は、複数の半導体チップ７が直線状に一列に並んで配置されるか又は蛇行状の形態若しくはその他の任意の形態で並んで配置されるように設計されていてもよい。また図示のような複数の半導体チップが直列に接続されている装置に並列に電流を供給することで作動させることも可能である。
【００７０】
以上のように、本発明によるオプトエレクトロニクス半導体素子とこの素子の製造方法をいくつかの実施例に基づいて本発明の基礎となる考察の具現化のために説明してきた。但しこれらの実施例は所定の特徴の組み合わせに限定するためのものではない。またいくつかの特徴と構成が個別の実施例において、若しくは特定の実施例との関連の中で説明されてきたものであったとしても、それらが別の実施例からの異なる特徴とそれぞれ組み合わせ可能であることは当業者には明らかである。また一般的な技術的知見で実現される範囲において、前記実施例において個別に示した特徴若しくは特別な構成をさらに追加、省略することも考えられる。
【００７１】
また本発明によるオプトエレクトロニクス半導体素子の製造方法の各ステップは、所定の順序で説明がなされてはいるが、当該明細書で開示された各手法の各々を必要に応じてそれぞれ別の有利な順序で実施することももちろん可能である。その場合には、本願発明の基礎となる考察から逸脱しない限り、いくつかの方法ステップを略したり、加えたりすることも可能である。
【符号の説明】
【００７２】
１      オプトエレクトロニクス素子
２      電磁ビーム
３      支持体
４      表面
５      接続領域
６      接続層
７      半導体チップ
８      チップ表面
９      コンタクト面
１０    コンタクト領域
１１    側面
１２    チップ厚み（Ｚ方向）
１３    導電性構造部
１３ｆ  構造部脚部
１３ｋ  構造部頭部
１３ｅ  構造部凹部
１３ｓ  構造部壁部
１４    構造部厚み（Ｚ方向）
１５    ボリューム領域
１６    マスキング物質
１７    構造部幅（Ｙ方向）
１８    絶縁性介在層
X      長手方向
Y      横方向
Z      ＸとＹに対する垂直方向
【図１】
0005591343.tif 000002
【図２ａ】
0005591343.tif 000003
【図２ｂ】
0005591343.tif 000004
【図２ｃ】
0005591343.tif 000005
【図２ｄ】
0005591343.tif 000006
【図２ｅ】
0005591343.tif 000007
【図３】
0005591343.tif 000008
【図４】
0005591343.tif 000009
【図５】
0005591343.tif 000010
【図６】
0005591343.tif 000011
【図７】
0005591343.tif 000012
【図８】
0005591343.tif 000013
【図９】
0005591343.tif 000014