(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の上面を覆うシード層と、
前記シード層の上面を覆って配置される半導体層と、
前記半導体層中のトランジスタデバイスと、
前記シード層の底面上に配置される光電気構造体と、を備え、
前記基板はその中に開口部を備え、当該開口部は当該基板の底面から延在し、前記シード層の底面上で終端し、
前記光電気構造体は、ＩＩＩ−Ｖ族構造体を含み、
前記光電気構造体は、前記開口部の内部に配置される、半導体構造体。
【請求項２】
請求項１に記載の半導体構造体において、
前記基板は第ＩＶ族材料である、半導体構造体。
【請求項３】
請求項１に記載の半導体構造体において、
前記光電気構造体は、光子検出構造体または光子放出構造体を含む、半導体構造体。
【請求項４】
請求項３に記載の半導体構造体において、
前記基板はシリコンである、半導体構造体。
【請求項５】
請求項１に記載の半導体構造体において、
トランジスタは、前記半導体層の第１の領域の上面部分に配置され、
前記半導体層は、前記半導体層の、横方向に空間がある第２の領域に開口部を備え、当該半導体層中の当該開口部は、当該半導体層の前記上面部分から延在し、前記光電気構造体を覆う前記シード層上で終端する、半導体構造体。
【請求項６】
請求項５に記載の半導体構造体において、
光は、前記半導体層中の前記開口部を通過する、半導体構造体。
【請求項７】
請求項６に記載の半導体構造体において、
前記光電気構造体は、ＩＩＩ−Ｖ族構造体を含む、半導体構造体。
【請求項８】
請求項７に記載の半導体構造体において、
前記基板はシリコンである、半導体構造体。
【請求項９】
請求項８に記載の半導体構造体において、
前記半導体層の前記上面部分を覆って配置される前記トランジスタへの電気コンタクト、および前記半導体層の前記上面部分を覆って配置される、前記電気光学構造体への光電気電気コンタクトを含む、半導体構造体。
【請求項１０】
請求項９に記載の半導体構造体において、
前記シード層はゲルマニウムである、半導体構造体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に、シリコンベースの光電気回路に関する。
【背景技術】
【０００２】
当技術分野において公知であるように、１０億個のトランジスタレベルを超えるＳｉ  ＣＭＯＳ  ＶＬＳＩの集積能力によって、チップの種々の部品内、個別のチップ間、およびプリント回路基板間の電気信号の通信は、速度と消費電力に関して難しい課題を作り出している。エレクトロニクスの代わりにフォトニクスを使用することが、この問題に対する最善の解決法として求められてきた。受動光学構成部品をＳｉ技術で集積することについて、進展が見られてきており、参照される米国特許、例えば、米国特許第７，３７４，１０６号、第７，２８６，７２６号、第７，０５７，２５６号、第６，９３０，８２号、第５，７６７，５３９号、第６，１５４，４７５号、第７，３２１，７１３号、および第７，０５７，２５６号などに報告されている。
【０００３】
さらに当技術分野において公知であるように、確立された光ファイバーを伴う垂直共振器面発光レーザー（ＶＣＳＥＬ）とＰＩＮフォトダイオードは、低消費電力を維持しながら、超高速信号の短距離通信に対する最善の解決法として、この以下の段落で示されるように提案されてきた。ＩＩＩ−Ｖ族ＶＣＳＥＬは、短距離光通信ばかりではなく、さまざまな他の用途にも、最も適切かつ理想的なデバイスとして認識されており、例えば以下を参照されたい。「高速光リンクに対するＶＣＳＥＬアレイ（ＶＣＳＥＬ  ａｒｒａｙｓ  ｆｏｒ  ｈｉｇｈ  ｓｐｅｅｄ  ｏｐｔｉｃａｌ  ｌｉｎｋｓ）」、Ｇｕｌｄｅｎ，Ｋ．Ｈ．；Ｂｒｕｎｎｅｒ，Ｍ．；Ｅｉｔｅｌ，Ｓ．；Ｇａｕｇｇｅｌ，Ｈ．Ｐ．；Ｈｏｖｅｌ，Ｒ．；Ｈｕｎｚｉｋｅｒ，Ｓ．；Ｍｏｓｅｒ，Ｍ．，Ｇａｌｌｉｕｍ  Ａｒｓｅｎｉｄｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ（ＧａＡｓ  ＩＣ）Ｓｙｍｐｏｓｉｕｍ，２００１．２３ｒｄ  Ａｎｎｕａｌ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、２００１年１０月２１日〜２４日  ５３〜５６頁；「高速パラレルリンクに対する二次元ＶＣＳＥＬのスマートな集積化とパッケージング（Ｓｍａｒｔ  ｉｎｔｅｇｒａｔｉｏｎ  ａｎｄ  ｐａｃｋａｇｉｎｇ  ｏｆ  ２Ｄ  ＶＣＳＥＬ’ｓ  ｆｏｒ  ｈｉｇｈ−ｓｐｅｅｄ  ｐａｒａｌｌｅｌ  ｌｉｎｋｓ）」Ｋｏｓａｋａ，Ｈ．；ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｅｌｅｃｔｅｄ  Ｔｏｐｉｃｓ  ｉｎ  Ｑｕａｎｔｕｍ  Ｅｌｅｃｔｒｏｎｉｃｓ、Ｖｏｌｕｍｅ  ５、Ｉｓｓｕｅ  ２、１９９９年３月〜４月  １８４〜１９２頁、「家庭ネットワークおよびプリンタのための７８０ｎｍＶＣＳＥＬｓ（７８０ｎｍ  ＶＣＳＥＬｓ  ｆｏｒ  ｈｏｍｅ  ｎｅｔｗｏｒｋｓ  ａｎｄ  ｐｒｉｎｔｅｒｓ）」Ｎａｋａｙａｍａ，Ｈ．；Ｎａｋａｍｕｒａ，Ｔ．；Ｆｕｎａｄａ，Ｍ．；Ｏｈａｓｈｉ，Ｙ．；Ｋａｔｏ，Ｍ．；Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，２００４．Ｐｒｏｃｅｅｄｉｎｇｓ．５４ｔｈ、Ｖｏｌｕｍｅ  ２、２００４年６月１日〜４日  １３７１〜１３７５頁  Ｖｏｌ．２。
【０００４】
シリコン基板上へのＩＩＩ−Ｖ族化合物の成長に関する最近の進歩によって、ＶＬＳＩ回路を含むＳｉ基板に、ＶＣＳＥＬデバイスと光検出器をヘテロ成長させることを想定することが今や可能である。例えば、以下を参照されたい。Ｔ．Ａｓｈｌｅｙ、Ｌ．Ｂｕｃｋｌｅ、Ｓ．Ｄａｔｔａ、Ｍ．Ｔ．Ｅｍｅｎｙ、Ｄ．Ｇ  Ｈａｙｅｓ、Ｋ．Ｐ．Ｈｉｌｔｏｎ、Ｒ．Ｊｅｆｆｅｒｉｅｓ、Ｔ．Ｍａｒｔｉｎ、Ｔ．Ｊ．Ｐｈｉｌｉｐｓ、Ｄ．Ｊ．Ｗａｌｌｉｓ、Ｐ．Ｊ．ＷｉｌｄｉｎｇおよびＲ．Ｃｈａｕ、「超高速、低消費電力ロジック用途のための、シリコン上のヘテロＩｎＳｂ量子井戸トランジスタ（Ｈｅｔｅｒｏｇｅｎｅｏｕｓ  ＩｎＳｂ  ｑｕａｎｔｕｍ  ｗｅｌｌ  ｔｒａｎｓｉｓｔｏｒｓ  ｏｎ  ｓｉｌｉｃｏｎ  ｆｏｒ  ｕｌｔｒａ−ｈｉｇｈ  ｓｐｅｅｄ，ｌｏｗ  ｐｏｗｅｒ  ｌｏｇｉｃ  ａｐｐｌｉｃａｔｉｏｎｓ）」、Ｅｌｅｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒｓ、Ｖｏｌ．４３、Ｎｏ．１４、２００７年７月。Ｓ．Ｄａｔｔａ、Ｇ．Ｄｅｗｅｙ、Ｊ．Ｍ．Ｆａｓｔｅｎａｕ、Ｍ．Ｋ．Ｈｕｄａｉｔ、Ｄ．Ｌｏｕｂｙｃｈｅｖ、Ｗ．Ｋ．Ｌｉｕ、Ｍ．Ｒａｄｏｓａｖｌｊｅｖｉｃ、Ｗ．ＲａｃｈｍａｄｙおよびＲ．Ｃｈａｕ、「シリコン基板上の超高速０．５ボルト供給電圧Ｉｎ０．７Ｇａ０．３Ａｓ量子井戸トランジスタ（Ｕｌｔｒａｈｉｇｈ−Ｓｐｅｅｄ  ０．５  Ｖ  Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅ  Ｉｎ０．７Ｇａ０．３Ａｓ  Ｑｕａｎｔｕｍ−Ｗｅｌｌ  Ｔｒａｎｓｉｓｔｏｒｓ  ｏｎ  Ｓｉｌｉｃｏｎ  Ｓｕｂｓｔｒａｔｅ）」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、Ｖｏｌ．２８、Ｎｏ．８、２００７年、６８５〜６８７頁。Ｍ．Ｋ．Ｈｕｄａｉｔ、Ｇ．Ｄｅｗｅｙ、Ｓ．Ｄａｔｔａ、Ｊ．Ｍ．Ｆａｓｔｅｎａｕ、Ｊ．Ｋａｖａｌｉｅｒｏｓ、Ｗ．Ｋ．Ｌｉｕ、Ｄ．Ｌｕｂｙｓｈｅｖ、Ｒ．Ｐｉｌｌａｒｉｓｅｔｔｙ、Ｗ．Ｒａｃｈｍａｄｙ、Ｍ．Ｒａｄｏｓａｖｌｊｅｖｉｃ、Ｔ．ＲａｋｓｈｉｔおよびＲｏｂｅｒｔ  Ｃｈａｕ、「高速低電圧（０．５Ｖ）ロジック用途のための、薄膜（＜２μｍ）コンポジット・バッファー・アーキテクチャを使用した、シリコン基板への、エンハンスモードＩｎ０．７Ｇａ０．３Ａｓ量子井戸トランジスタのヘテロ集積化（Ｈｅｔｅｒｏｇｅｎｅｏｕｓ  Ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  Ｅｎｈａｎｃｅｍｅｎｔ  Ｍｏｄｅ  Ｉｎ０．７Ｇａ０．３Ａｓ  Ｑｕａｎｔｕｍ  Ｗｅｌｌ  Ｔｒａｎｓｉｓｔｏｒ  ｏｎ  Ｓｉｌｉｃｏｎ  Ｓｕｂｓｔｒａｔｅ  ｕｓｉｎｇ  Ｔｈｉｎ（＜２μｍ）Ｃｏｍｐｏｓｉｔｅ  Ｂｕｆｆｅｒ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｈｉｇｈ−Ｓｐｅｅｄ  ａｎｄ  Ｌｏｗ−Ｖｏｌｔａｇｅ（０．５Ｖ）Ｌｏｇｉｃ  Ａｐｐｌｉｃａｔｉｏｎｓ）」、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ（ＩＥＤＭ）Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、２００７年、６２５〜６２８頁。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第７，３７４，１０６号
【特許文献２】米国特許第７，２８６，７２６号
【特許文献３】米国特許第７，０５７，２５６号
【特許文献４】米国特許第６，９３０，８２号
【特許文献５】米国特許第５，７６７，５３９号
【特許文献６】米国特許第６，１５４，４７５号
【特許文献７】米国特許第７，３２１，７１３号
【特許文献８】米国特許第７，０５７，２５６号
【特許文献９】米国特許出願第２００８／０１４９９１５Ａｌ号
【非特許文献】
【０００６】
【非特許文献１】Ｇｕｌｄｅｎ，Ｋ．Ｈ．；Ｂｒｕｎｎｅｒ，Ｍ．；Ｅｉｔｅｌ，Ｓ．；Ｇａｕｇｇｅｌ，Ｈ．Ｐ．；Ｈｏｖｅｌ，Ｒ．；Ｈｕｎｚｉｋｅｒ，Ｓ．；Ｍｏｓｅｒ，Ｍ．著、「高速光リンクに対するＶＣＳＥＬアレイ（ＶＣＳＥＬ  ａｒｒａｙｓ  ｆｏｒ  ｈｉｇｈ  ｓｐｅｅｄ  ｏｐｔｉｃａｌ  ｌｉｎｋｓ）」、Ｇａｌｌｉｕｍ  Ａｒｓｅｎｉｄｅ  Ｉｎｔｅｇｒａｔｅｄ  Ｃｉｒｃｕｉｔ（ＧａＡｓ  ＩＣ）Ｓｙｍｐｏｓｉｕｍ，２００１．２３ｒｄ  Ａｎｎｕａｌ  Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、２００１年１０月２１日〜２４日  ５３〜５６頁
【非特許文献２】Ｋｏｓａｋａ，Ｈ．著、「高速パラレルリンクに対する二次元ＶＣＳＥＬのスマートな集積化とパッケージング（Ｓｍａｒｔ  ｉｎｔｅｇｒａｔｉｏｎ  ａｎｄ  ｐａｃｋａｇｉｎｇ  ｏｆ  ２Ｄ  ＶＣＳＥＬ’ｓ  ｆｏｒ  ｈｉｇｈ−ｓｐｅｅｄ  ｐａｒａｌｌｅｌ  ｌｉｎｋｓ）」；ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｅｌｅｃｔｅｄ  Ｔｏｐｉｃｓ  ｉｎ  Ｑｕａｎｔｕｍ  Ｅｌｅｃｔｒｏｎｉｃｓ、Ｖｏｌｕｍｅ  ５、Ｉｓｓｕｅ  ２、１９９９年３月〜４月  １８４〜１９２頁
【非特許文献３】Ｎａｋａｙａｍａ，Ｈ．；Ｎａｋａｍｕｒａ，Ｔ．；Ｆｕｎａｄａ，Ｍ．；Ｏｈａｓｈｉ，Ｙ．；Ｋａｔｏ，Ｍ．著、「家庭ネットワークおよびプリンタのための７８０ｎｍＶＣＳＥＬｓ（７８０ｎｍ  ＶＣＳＥＬｓ  ｆｏｒ  ｈｏｍｅ  ｎｅｔｗｏｒｋｓ  ａｎｄ  ｐｒｉｎｔｅｒｓ）」；Ｅｌｅｃｔｒｏｎｉｃ  Ｃｏｍｐｏｎｅｎｔｓ  ａｎｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ｃｏｎｆｅｒｅｎｃｅ，２００４．Ｐｒｏｃｅｅｄｉｎｇｓ．５４ｔｈ、Ｖｏｌｕｍｅ  ２、２００４年６月１日〜４日  １３７１〜１３７５頁  Ｖｏｌ．２
【非特許文献４】Ｔ．Ａｓｈｌｅｙ、Ｌ．Ｂｕｃｋｌｅ、Ｓ．Ｄａｔｔａ、Ｍ．Ｔ．Ｅｍｅｎｙ、Ｄ．Ｇ  Ｈａｙｅｓ、Ｋ．Ｐ．Ｈｉｌｔｏｎ、Ｒ．Ｊｅｆｆｅｒｉｅｓ、Ｔ．Ｍａｒｔｉｎ、Ｔ．Ｊ．Ｐｈｉｌｉｐｓ、Ｄ．Ｊ．Ｗａｌｌｉｓ、Ｐ．Ｊ．ＷｉｌｄｉｎｇおよびＲ．Ｃｈａｕ著、「超高速、低消費電力ロジック用途のための、シリコン上のヘテロＩｎＳｂ量子井戸トランジスタ（Ｈｅｔｅｒｏｇｅｎｅｏｕｓ  ＩｎＳｂ  ｑｕａｎｔｕｍ  ｗｅｌｌ  ｔｒａｎｓｉｓｔｏｒｓ  ｏｎ  ｓｉｌｉｃｏｎ  ｆｏｒ  ｕｌｔｒａ−ｈｉｇｈ  ｓｐｅｅｄ，ｌｏｗ  ｐｏｗｅｒ  ｌｏｇｉｃ  ａｐｐｌｉｃａｔｉｏｎｓ）」、Ｅｌｅｃｔｒｏｎｉｃｓ  Ｌｅｔｔｅｒｓ、Ｖｏｌ．４３、Ｎｏ．１４、２００７年７月
【非特許文献５】Ｓ．Ｄａｔｔａ、Ｇ．Ｄｅｗｅｙ、Ｊ．Ｍ．Ｆａｓｔｅｎａｕ、Ｍ．Ｋ．Ｈｕｄａｉｔ、Ｄ．Ｌｏｕｂｙｃｈｅｖ、Ｗ．Ｋ．Ｌｉｕ、Ｍ．Ｒａｄｏｓａｖｌｊｅｖｉｃ、Ｗ．ＲａｃｈｍａｄｙおよびＲ．Ｃｈａｕ著、「シリコン基板上の超高速０．５ボルト供給電圧Ｉｎ０．７Ｇａ０．３Ａｓ量子井戸トランジスタ（Ｕｌｔｒａｈｉｇｈ−Ｓｐｅｅｄ  ０．５  Ｖ  Ｓｕｐｐｌｙ  Ｖｏｌｔａｇｅ  Ｉｎ０．７Ｇａ０．３Ａｓ  Ｑｕａｎｔｕｍ−Ｗｅｌｌ  Ｔｒａｎｓｉｓｔｏｒｓ  ｏｎ  Ｓｉｌｉｃｏｎ  Ｓｕｂｓｔｒａｔｅ）」、ＩＥＥＥ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｌｅｔｔｅｒｓ、Ｖｏｌ．２８、Ｎｏ．８、２００７年、６８５〜６８７頁
【非特許文献６】Ｍ．Ｋ．Ｈｕｄａｉｔ、Ｇ．Ｄｅｗｅｙ、Ｓ．Ｄａｔｔａ、Ｊ．Ｍ．Ｆａｓｔｅｎａｕ、Ｊ．Ｋａｖａｌｉｅｒｏｓ、Ｗ．Ｋ．Ｌｉｕ、Ｄ．Ｌｕｂｙｓｈｅｖ、Ｒ．Ｐｉｌｌａｒｉｓｅｔｔｙ、Ｗ．Ｒａｃｈｍａｄｙ、Ｍ．Ｒａｄｏｓａｖｌｊｅｖｉｃ、Ｔ．ＲａｋｓｈｉｔおよびＲｏｂｅｒｔ  Ｃｈａｕ著、「高速低電圧（０．５Ｖ）ロジック用途のための、薄膜（＜２μｍ）コンポジット・バッファー・アーキテクチャを使用した、シリコン基板への、エンハンスモードＩｎ０．７Ｇａ０．３Ａｓ量子井戸トランジスタのヘテロ集積化（Ｈｅｔｅｒｏｇｅｎｅｏｕｓ  Ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  Ｅｎｈａｎｃｅｍｅｎｔ  Ｍｏｄｅ  Ｉｎ０．７Ｇａ０．３Ａｓ  Ｑｕａｎｔｕｍ  Ｗｅｌｌ  Ｔｒａｎｓｉｓｔｏｒ  ｏｎ  Ｓｉｌｉｃｏｎ  Ｓｕｂｓｔｒａｔｅ  ｕｓｉｎｇ  Ｔｈｉｎ（＜２μｍ）Ｃｏｍｐｏｓｉｔｅ  Ｂｕｆｆｅｒ  Ａｒｃｈｉｔｅｃｔｕｒｅ  ｆｏｒ  Ｈｉｇｈ−Ｓｐｅｅｄ  ａｎｄ  Ｌｏｗ−Ｖｏｌｔａｇｅ（０．５Ｖ）Ｌｏｇｉｃ  Ａｐｐｌｉｃａｔｉｏｎｓ）」、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅｓ  Ｍｅｅｔｉｎｇ（ＩＥＤＭ）Ｔｅｃｈｎｉｃａｌ  Ｄｉｇｅｓｔ、２００７年、６２５〜６２８頁
【非特許文献７】Ｄｏｈｒｍａｎら著、「ＣＭＯＳと光電子デバイスのモノリシック集積化のためのプラットフォームとしての人工格子基板上のシリコン（ＳＯＬＥＳ）の製造（Ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ  ｏｎ  ｌａｔｔｉｃｅ−ｅｎｇｉｎｅｅｒｅｄ  ｓｕｂｓｔｒａｔｅ（ＳＯＬＥＳ）ａｓ  ａ  ｐｌａｔｆｏｒｍ  ｆｏｒ  ｍｏｎｏｌｉｔｈｉｃ  ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  ＣＭＯＳ  ａｎｄ  ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ  ｄｅｖｉｃｅｓ）」、Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｂ１３５（２００６年）２３５〜２３７頁
【非特許文献８】Ｈｅｒｒｉｃｋら著、「シリコン上でのＩＩＩ−Ｖ族デバイスの直接成長（Ｄｉｒｅｃｔ  Ｇｒｏｗｔｈ  ｏｆ  ＩＩＩ−Ｖ  Ｄｅｖｉｃｅｓ  ｏｎ  Ｓｉｌｉｃｏｎ）」、Ｍａｔｅｒｉａｌ  Ｒｅｓｅａｒｃｈ  Ｓｏｃｉｅｔｙ  Ｓｙｍｐｏｓｉｕｍ  Ｐｒｏｃｅｅｄｉｎｇｓ、１０６８巻、Ｍａｔｅｒｉａｌｓ  Ｒｅｓｅａｒｃｈ  Ｓｏｃｉｅｔｙ（１０６８−Ｃ０２−１０）
【発明の概要】
【発明が解決しようとする課題】
【０００７】
しかしながら、この考え方は、ＶＣＳＥＬエピタキシャル構造体の厚さが数ミクロン厚（２μｍ〜１０μｍ）であり得ることから、ＣＭＯＳ  ＶＬＳＩ回路の平面トポロジーおよび相互接続と互換性がないという事実によって阻まれる。
【課題を解決するための手段】
【０００８】
本発明によれば、基板と、基板の上面を覆うシード層と、シード層の上面を覆って配置される半導体層と、半導体層中のトランジスタデバイスと、シード層の底面の上に配置される光電気構造体とを備える半導体構造体が提供される。
【０００９】
該配置によれば、光電子デバイスが底面上に形成されるので、ＶＬＳＩ回路製造中には、ウエハーの前面に対する障害物がなく、前表面の平坦性が維持される。これによって、前面プロセスを、Ｓｉ  ＣＭＯＳ  ＶＬＳＩ相互接続技術の当業者によく知られている確立されている多層金属化スキームに従って進めることができる。光学素子を頂部表面上で成長させれば、頂部表面の平坦性が著しく乱されるので、光学素子を標準ＣＭＯＳ  ＶＬＳＩ回路と集積するためには、多額のコストと複雑さが発生する。
【００１０】
一実施形態では、基板はその中に開口部を備え、該開口部は基板の底面から延在し、シード層の底面上で終端する。
【００１１】
一実施形態では、光電気構造体は、ＩＩＩ−Ｖ族構造体を含む。
【００１２】
一実施形態では、基板は第ＩＶ族材料である。
【００１３】
一実施形態では光電子構造体は、光子検出構造体または光子放出構造体を含む。
【００１４】
一実施形態では、基板はシリコンである。
【００１５】
一実施形態では、トランジスタは半導体層の第１の領域の上面部分に配置され、半導体層は、半導体層の、横方向に空間がある第２の領域に開口部を備え、半導体層の該開口部は半導体層の上面部分から延在し、光電子構造体を覆うシード層上で終端する。
【００１６】
一実施形態では、光は半導体層中の開口部を通過する。
【００１７】
一実施形態では、構造体は、半導体層の上面部分を覆って配置される、トランジスタへの電気コンタクト、および半導体層の上面部分を覆って配置される、電気光学構造体への電気コンタクト光電気電気コンタクトを備える。
【００１８】
一実施形態では、シード層はゲルマニウムである。
【００１９】
一実施形態では、材料の層と、材料の層を覆って配置され、その中にトランジスタが形成される半導体層と、材料の層の下に配置される電気光学デバイスを備える半導体構造体が提供される。
【００２０】
一実施形態では、トランジスタは構造体の上面に面し、電気光学デバイスは構造体の背面に面する。
【００２１】
一実施形態では、トランジスタは構造体の前面に面する活性領域を備え、電気光学デバイスは構造体の背面に面する活性領域を備える。
【００２２】
一実施形態では、トランジスタは構造体の上面に面し、電気光学デバイスは構造体の背面に面する。
【００２３】
一実施形態では、トランジスタは構造体の前面に面する活性領域を備え、電気光学デバイスは構造体の背面に面する活性領域を備える。
【００２４】
本発明の１つまたは複数の実施形態の詳細が、添付図面および以下の説明において説明される。本発明の他の特徴、目的、および利点は、説明および図面、ならびに特許請求の範囲から明らかになるであろう。
【図面の簡単な説明】
【００２５】
【図１】本発明によるＣＭＯＳ  ＶＬＳＩ回路を備える、ヘテロ集積ＩＩＩ−Ｖ族ＶＣＳＥＬを駆動するための電気配置を備える、半導体構造体を示す断面図である。
【図１Ａ】図１の構造体の背面に面する、図１の構造体のシード層上で成長した垂直共振器面発光レーザー（ＶＣＳＥＬ）デバイスエピタキシャル層の断面図を示す。
【図１Ｂ】図１の構造体の背面に面する、図１の構造体のシード層上に成長したＰＩＮ光検出器エピタキシャル層の断面図である。
【図２Ａ】構造体を製造する段階での、図１の半導体構造体を示し、前面保護誘電体を堆積した後の断面図である。
【図２Ｂ】構造体を製造する段階での、図１の半導体構造体を示し、シード層上に、レーザーまたは検出器ＩＩＩ−Ｖ族半導体材料を成長させるために、Ｓｉウエハー背面をエッチングした後の断面図である。
【図２Ｃ】構造体を製造する段階での、図１の半導体構造体を示し、Ｓｉの背面に面するシード層上に、垂直共振器面発光レーザー（ＶＣＳＥＬ）エピタキシャル層を成長させた後の断面図である。
【図２Ｄ】構造体を製造する段階での、図１の半導体構造体を示し、背面保護誘電体後の断面図である。
【図２Ｅ】構造体を製造する段階での、図１の半導体構造体を示し、Ｇｅシード層へのオーミック接触を形成するために、輪状のコンタクトを開口させＴｉ／Ａｌを堆積およびリフトオフさせた後の断面図である。
【図２Ｆ】構造体を製造する段階での、図１の半導体構造体を示し、ＮＭＯＳおよびＰＭＯＳのために、Ｗプラグへのコンタクトホールを開口させた後の断面図である。
【図２Ｇ】構造体を製造する段階での、図１の半導体構造体を示し、ＴｉＮまたはＴａＮ拡散バリアを堆積後の断面図である。
【図２Ｈ】構造体を製造する段階での、図１の半導体構造体を示し、ウエハーの高レベルＣＭＯＳ  ＶＬＳＩ金属化の準備ができた場合の、Ｃｕめっきおよび化学機械研磨後の断面図である。
【図２Ｉ】構造体を製造する段階での、図１の半導体構造体を示し、前面処理完了後の断面図である。
【図２Ｊ】構造体を製造する段階での、図１の半導体構造体を示し、ＶＣＳＥＬ  Ｐ＋領域への背面保護誘電体エッチング後の断面図である。
【図２Ｋ】構造体を製造する段階での、図１の半導体構造体を示し、ＶＣＳＥＬ  Ｐ＋領域へのＰｔ／ＴｉＷオーミック接触の金属化後の断面図である。
【図２Ｌ】構造体を製造する段階での、図１の半導体構造体を示し、ＶＣＳＥＬおよび任意選択の反射防止コーティングの頂部上に、光学窓を開口した後の断面図である。
【図３】本発明の別の実施形態による、広範な画像化用途のために、ＣＭＯＳ回路と集積された、背面が照明されるＩＩＩ−Ｖ族フォトダイオードの断面図である。
【図３Ａ】
【図３Ｂ】
【図３Ｃ】
【図３Ｄ】
【図３Ｅ】
【図３Ｆ】
【図３Ｇ】
【発明を実施するための形態】
【００２６】
種々の図面の類似参照記号は、類似の要素を示す。
【００２７】
図１を参照すると、半導体構造体１０を示し、ここではバルクシリコンである半導体の基板１２と、基板１０の上面上に配置される、ここでは二酸化シリコンである第１の絶縁層１４と、例えば、第１の絶縁層１４の上面上に形成される、ここではＮ＋ゲルマニウム（Ｇｅ）であるシード層１６と、シード層１６の上面上に配置される、ここでは二酸化シリコンである第２の絶縁層１８と、ここでは例えば、１×１０１６／ｃｍ３のドーピング濃度を有するＮ型またはＰ型伝導のバルクシリコンまたはエピタキシャル成長層であり、第２の絶縁層１８を覆って配置される半導体層２０を備え、ここでは例えば、以下に記載された人工格子基板上のシリコン（ＳＯＬＥＳ）を使用してすべてを形成する。「ＣＭＯＳと光電子デバイスのモノリシック集積化のためのプラットフォームとしての人工格子基板上のシリコン（ＳＯＬＥＳ）の製造（Ｆａｂｒｉｃａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ  ｏｎ  ｌａｔｔｉｃｅ−ｅｎｇｉｎｅｅｒｅｄ  ｓｕｂｓｔｒａｔｅ（ＳＯＬＥＳ）ａｓ  ａ  ｐｌａｔｆｏｒｍ  ｆｏｒ  ｍｏｎｏｌｉｔｈｉｃ  ｉｎｔｅｇｒａｔｉｏｎ  ｏｆ  ＣＭＯＳ  ａｎｄ  ｏｐｔｏｅｌｅｃｔｒｏｎｉｃ  ｄｅｖｉｃｅｓ）」という名称の論文、Ｄｏｈｒｍａｎら、Ｍａｔｅｒｉａｌｓ  Ｓｃｉｅｎｃｅ  ａｎｄ  Ｅｎｇｉｎｅｅｒｉｎｇ  Ｂ１３５（２００６年）２３５〜２３７頁で公開（非特許文献７）；２００８年６月２６日に公開された、米国特許出願公開第２００８／０１４９９１５Ａ１号、および２００８年６月２６年に公開された、米国特許出願第２００８／０１４９９１５Ａ１号（特許文献９）；および「シリコン上でのＩＩＩ−Ｖ族デバイスの直接成長（Ｄｉｒｅｃｔ  Ｇｒｏｗｔｈ  ｏｆ  ＩＩＩ−Ｖ  Ｄｅｖｉｃｅｓ  ｏｎ  Ｓｉｌｉｃｏｎ）」という名称の論文、Ｈｅｒｒｉｃｋら、Ｍａｔｅｒｉａｌ  Ｒｅｓｅａｒｃｈ  Ｓｏｃｉｅｔｙ  Ｓｙｍｐｏｓｉｕｍ  Ｐｒｏｃｅｅｄｉｎｇｓ、１０６８巻、Ｍａｔｅｒｉａｌｓ  Ｒｅｓｅａｒｃｈ  Ｓｏｃｉｅｔｙ（１０６８−Ｃ０２−１０）で公開（非特許文献８）。
【００２８】
１対のＣＭＯＳトランジスタ２２、２４は、従来のいずれかの処理を使用して半導体層２０中に形成される。ここでは、ＮＭＯＳソース／ドレイン領域１９にＮ＋がイオン注入され、ＰＭＯＳソース／ドレイン領域２３にＮ＋イオンが注入された、ＮＭＯＳトランジスタ２２のためにＰ−ウェルが使用される。ＰＭＯＳトランジスタ２４は浅部（ＬＬＤ）イオン注入領域２５を備え、ＮＭＯＳトランジスタ２２は浅部（ＬＬＤ）イオン注入領域２７を備える。トランジスタ２２、２４は、二酸化シリコンの浅部領域２６によって電気的に絶縁される。薄いゲート酸化物（二酸化シリコン）層２８と、二酸化シリコンなどの第１のレベルの誘電体２１と、デバイス相互接続のためのＰＳＧまたはＢＰＳＧが存在する。ＮＭＯＳおよびＰＭＯＳトランジスタ２２、２４両方のためのポリシリコンゲート３３が存在する。ＮＭＯＳおよびＰＭＯＳトランジスタ２２、２４両方のために、ポリシリコンゲート３３へのシリサイドオーミック接触３２が存在する。ＮＭＯＳソース／ドレイン領域１９およびＮ＋イオン注入ＰＭＯＳソース／ドレイン領域２３とオーミック接触するタングステンプラグ３４が存在する。
【００２９】
構造体１０の前面から、ＣＭＯＳトランジスタ２２、２４を保護するために堆積される、ＳｉＯ２などの追加の誘電層３０が存在する。タングステン（Ｗ）プラグ３４は、シリサイド３２に対する第１のレベルの金属相互接続として機能する。ＮＭＯＳおよびＰＭＯＳトランジスタ２２、２４の両方のために、側壁スペーサ２９（二酸化シリコンおよび／または窒化シリコン）が存在する。
【００３０】
層３０上に誘電層４５が存在し、薄い層６２であるＰＶＤ（物理気相成長）またはＡＬＤ（原子層成長）で堆積したＴｉＮおよび／またはＴａＮ拡散バリア層６２が、タングステンプラグ３４上に存在する。第１のレベルのＣｕ金属化６４が、タングステンプラグ３４上に存在する。図示されるように、ＣＭＯＳ高レベル金属化層４７が存在する。
【００３１】
ＳｉＯ２の絶縁層４９が、基板１２の底面５３上に存在し、層４９上と電気光学構造体４４上にＰｔ／ＴｉＷ金属化層５１が存在して構造体４４のための電極を提供する。例えば、図示されるように、金属化層５１は、ＳｉＯ２、Ｓｉ３Ｎ４などの、誘電層４９と誘電層５６によって、基板１２から絶縁されている。
【００３２】
図示されるように、シリコン層２０の中を通って、深いトレンチ分離領域４０（ＳｉＯ２、またはポリシリコンおよびＳｉＯ２）が形成される。
【００３３】
基板１２は、その中に開口部４２を備え、該開口部４２は基板１２の底面５３から延在し、第１の絶縁層１４の中を通って、シード層の底面１６上で終端する。光電気構造体４４は、シード層１６の底面の上に配置される。ここでは、光電気構造体４４は、ＩＩＩ−Ｖ族構造体を含む。光電気構造体４４は、光放出構造体または光子検出構造体であってもよい。光放出構造体は、構造体１０の１つの領域の中に形成されてもよく、光子検出構造体は、別の領域または構造体１０の別の部分に形成されてもよいことに留意されたい。
【００３４】
より詳細には、簡潔に図１Ａと図１Ｂを参照すると、図１Ａは、光放出構造体アイランドとして形成された、アイランド４４の横断面をより詳細に示し、このアイランドはＧｅシード層１６上で成長しまとめて層４４ａとして示される、下部のＮ＋バッファー層およびＮ＋ＡｌＧａＡｓ分布ブラッグ反射器（ＤＢＲ）層と、層４４ａ上で成長しまとめて４４ｂとして示される、中間のＡｌＧａＡｓスペーサとＩｎＧａＡｓ活性（すなわち、レーザー領域（波長約０．８５〜１．０マイクロメートルの約１〜２０％インジウム））層と、層４４ｂの上で成長する上部のＰ＋ＡｌＧａＡｓ／ＧａＡｓＤＢＲ層４４ｃと、を含み、アイランド４４の総厚は、ここでは２．０〜１０ミクロンである。図１Ｂは、Ｎ＋バッファー層４４’ａと、光吸収（波長約１．０μｍである約２０％インジウム）のための真性領域層４４’ｂと、Ｐ＋コンタクト層４４’ｃを含む、光子検出構造体ＰＩＮ光検出器４４’として形成される、より詳細なアイランド４４の横断面を示し、アイランド４４’の総厚は０．５μｍから１０ミクロンの範囲である。
【００３５】
トランジスタ２２、２４は、半導体層２０の第１の領域の上面部分の中に配置され、半導体層２０は、半導体層２０の上面部分の横方向に空間がある領域である、そこを光が通過するための開口部４６を備え、半導体層２０中の該開口部４６は、半導体層２０の上面部分から延在し、第２の絶縁層１８の中を通ってシード層１６で終端することに留意されたい。
【００３６】
環状の電極５５が存在し、ここではＴｉ／Ａｌが、光電気構造体４４に対する電気接点となる。ＰＶＤまたはＡＬＤによって堆積した、ＴｉＮまたはＴａＮ拡散バリア６２の薄い層は、Ｔｉ／Ａｌ電極５５の上にあることに留意すべきである。さらに、Ｃｕめっき層６４は、ＴｉＮまたはＴａＮ拡散バリア６２の上にあることに留意されたい。
【００３７】
構造体４４の上に任意選択の反射防止層５７が存在する。
【００３８】
したがって、構造体１０は、基板の前面に面する活性領域（例えば、ソース領域とドレイン領域）を備えるトランジスタデバイスと、構造体１０の背面に面する活性領域（例えば、受光または光発生表面４４ａ〜４４ｃ）を備える光電気構造体４４とを備える。より詳細には、シード層１６は層１６を覆って配置される半導体層２０を備え、半導体層２０はその中にトランジスタ２２、２４を形成し、シード層１６の下に電気光学デバイス４４が配置される。
【００３９】
図２Ａ〜図２Ｌを参照すると、図示されるように、ＣＭＯＳゲートを形成する前に、ＳｉＯ２またはポリＳｉとＳｉＯ２の、深いトレンチ分離領域４０が形成されることに最初に留意されたい。次に、ＣＭＯＳトランジスタ２２、２４およびタングステン（Ｗ）プラグ３４を備える、図１の構造体部分を最初に形成した後に、薄い（０．０５μｍから０．５０μｍ）保護誘電層３０が、Ｓｉ  ＣＭＯＳトランジスタ２２、２４およびその他のＳｉ回路（図示せず）を覆って堆積される。
【００４０】
次に、図２Ｂに示すように、「背面処理」のために、Ｓｉウエハー構造体１０（図２Ａ）を反転させる。誘電層４９（図１および図２Ｂ）、例えばＳｉＯ２などが、電気光学デバイス（フォトニクスデバイス（例えば、垂直共振器面発光レーザー（ＶＣＳＥＬ）、フォトダイオード構造体等））のための、ＩＩＩ−Ｖ族アイランド４４の開口部４２（図１）を規定するために、標準リソグラフィー技術を使用して、Ｓｉ基板１２の背面上に堆積され、パターンが形成される。その後に、開口部４２（図１および図２Ｂ）が、背面からシリコン層１２および絶縁層１４の中を通ってエッチングされて、Ｇｅシード層１６に達し、Ｇｅシード層１６が露出される。ドライエッチング技術とウェットエッチング技術の組合せを、このプロセス工程のために使用できる。例えば、Ｓｉ層１２はドライエッチングでき、ＳｉＯ２層１４はウェットエッチングできる。したがって、エッチングは、ＳｉＯ２部分およびＳｉＯ２によって絶縁されているＳｉ部分を除去し、シード層１６の表面まで進む。シード層１６は、ここではゲルマニウム（Ｇｅ）であるが、本発明は、Ｓｉ基板自体を含む、どのようなシード層にも均等に適用される。誘電層４９を堆積する前に、図２Ｂに示されるＳｉウエハーを任意選択で薄くしてもよい。
【００４１】
次に、図２Ｃを参照すると、ＩＩＩ−Ｖ族のフォトニクスデバイスアイランド４４の成長が生じる（ここでは、例えば、ＶＣＳＥＬデバイス）、次に、誘電層４９上の、すべての多結晶ＩＩＩ−Ｖ族成長が、除去／エッチングされる。より詳細なアイランド４４の横断面が図１Ａに示され、このアイランドは、Ｇｅシード層１６上で成長しまとめて層４４ａとして示される、下部のＮ＋バッファー層およびＮ＋ＡｌＧａＡｓ分布ブラッグ反射器（ＤＢＲ）層と、層４４ａ上で成長しまとめて４４ｂとして示される、中間のＡｌＧａＡｓスペーサおよびＩｎＧａＡｓ活性（すなわち、レーザー領域（波長約０．８５〜１．０マイクロメートルの約１〜２０％インジウム））層と、層４４ｂ上で成長する上部のＰ＋ＡｌＧａＡｓ／ＧａＡｓＤＢＲ層４４ｃとを備え、ここでアイランド４４の総厚は２．０〜１０ミクロンである。ＭＢＥ、ＭＯＣＶＤ、ＣＶＤ、または上記の修正版などの種々の成長方法を、ＩＩＩ−Ｖ族アイランド４４成長のために採用してもよく、本発明は、いずれか、またはすべての成長技術に均等に適用できる。ＩＩＩ−Ｖ族デバイスとＳｉ回路間の電気的絶縁は、Ｓｉ  ＶＬＳＩ回路製造の当業者にとって周知の、深いトレンチ分離領域４０によって達成される。
【００４２】
図２Ｄは、背面保護誘電層５６を堆積後の断面図を示す。この誘電層５６は、ＳｉＯ２、Ｓｉ３Ｎ４、ＳｉＯｘＮｙまたはそれらの任意の好適な組合せであってもよい。
【００４３】
次に、Ｓｉウエハーをその通常面、すなわち、図２Ｅに示すように前面に反転させる。その後、これにＳｉＮハードマスクの薄い層４５を堆積させる。層４５の厚さは、０．０３μｍから０．５μｍの範囲であることができる。Ｓｉ  ＶＬＳＩ処理の当業者には周知の技術である、リソグラフィー技術（フォトレジストマスク、図示せず）およびエッチング技術を使用して、輪状のコンタクトホールまたは開口部５８を、層４５、層３０、層２１、層２０、層１８のすべてを通って、Ｇｅシード層１６まで開口させ、フォトレジストマスク（図示せず）を除去せずに、Ｔｉ／Ａｌ層５５を堆積させ、リフトオフさせてＧｅシード層１６への輪状のオーミック接触孔を形成する。堆積方法は、遠距離スパッタリング、電子ビーム蒸着、または、いずれかの他の適切な方法によって実施され得る。Ｇｅシード層１６へのＴｉ／Ａｌの輪状のコンタクトを焼結することで、Ｇｅシード層１６の中を通って、ＶＣＳＥＬＮ＋領域４４ａへの低抵抗オーミック接触（図１Ａ）を形成する。Ｔｉ／Ａｌ金属層５５の厚さは、それが水平に一列に並ぶように（すなわち、層２１（図１）と同一の高さに）選択される。焼結温度は、好ましくは４００℃以下である。
【００４４】
図２Ｆは、Ｓｉ  ＮＭＯＳおよびＳｉ  ＰＭＯＳトランジスタ２２、２４のためのＷプラグ３４（図１）へのコンタクトホール６０、ならびに、環状のＴｉ／Ａｌ金属電極５５へのコンタクトホールを、層４５および層３０中に開口した後の断面図を示す。
【００４５】
図２Ｇは、ＴｉＮ、ＴａＮ、ＴａＮ／Ｔａなどの拡散バリア層６２を堆積させた後の断面図を示す。これらの拡散バリア金属窒化物および金属窒化物と金属の組合せは、Ｓｉ  ＶＬＳＩ製造の当業者にとっては周知である。堆積は、「物理気相成長（ＰＶＤ）」または「原子層成長（ＡＬＤ）」などのさまざまな方法によって実施できる。
【００４６】
図２Ｈは、銅（Ｃｕ）シード層６４を堆積、銅電気めっき、および銅化学機械研磨ならびに平坦化させた後の断面図を示す。図２Ｈに示されるこれらの工程（層６４）は、Ｓｉ  ＶＬＳＩ処理の当業者にとっては周知である。この時点では、ウエハーは、第１の銅（Ｃｕ）を相互接続した後の、標準Ｓｉ  ＣＭＯＳ  ＶＬＳＩウエハーと同一である。すべての次の金属相互接続工程（第２のレベルのＣｕベースの相互接続から第１０のレベルのＣｕベースの相互接続まで）は、当業者にとって周知のＳｉ  ＶＬＳＩ回路に採用される、標準処理方法を使用して実施できる。これらの高レベルの相互接続は、図２Ｉの層４７として図示される。さらに図２Ｉに示されるように、ＶＣＳＥＬのＮ＋側への輪状のオーミック接触５５はＣＭＯＳ回路に接続され、負論理（論理０＝−１．５から−３Ｖなどの負電圧、論理１＝０ボルト）がＶＣＳＥＬを駆動するために使用されることに留意されたい。
【００４７】
次に、Ｓｉウエハーを図２Ｊに示すその背面に反転させ、背面層上の保護誘電層５６を、ドライエッチング、ウェットエッチング、またはその２つの組合せを使用してエッチングさせて除去し、ＶＣＳＥＬ４４のＰ＋側／領域４４ｃを露出する（図１Ａ）。
【００４８】
図２Ｋは、Ｓｉウエハーの背面全体に、Ｐｔ／ＴｉＷまたは単にＰｔ金属層５１を堆積させ、その後に、好ましくは４００℃以下で焼結させた後の断面図を示す。ＰｔまたはＰｔ／ＴｉＷ層５１は、ＶＣＳＥＬ４４のＰ＋側／領域４４ｃ（図１Ａ）への低抵抗オーミック接触を提供する。
【００４９】
図２Ｌは、Ｓｉウエハーの前面上およびＶＣＳＥＬ  Ｎ＋側／領域の頂部上の、光学窓層４６の任意選択の開口を示す。窓４６は、デバイスの頂部上のシード層１６の中を通っていることに留意されたい。Ｇｅシード層１６は除去される。層５７は層４４と接触して示され、０．８５μｍから１．０μｍの自由空間波長を有し、ＶＣＳＥＬの光減衰を避けることに留意されたい。任意選択の反射防止コーティング層５７を図１と同様に示す。
【００５０】
ＰＩＮ光検出器デバイスを形成することに関して、このデバイスとＶＣＳＥＬとの間の、主な唯一の違いは、ＩＩＩ−Ｖ族エピタキシャル層構造体である。ＰＩＮフォトダイオードのための層構造体は、さらに光検出器として知られ、図１Ｂに示される。フォトダイオードエピタキシャル層構造体の成長に続いて、次の処理はＶＣＳＥＬデバイスのために記載されたものと同一である。
【００５１】
図３を参照すると、本発明の別の実施形態による、広範な画像化用途のために、ＣＭＯＳ回路と集積された、背面が照明されるＩＩＩ−Ｖ族フォトダイオードの断面図を示す。ここでは、ＣＭＯＳトランジスタは構造体の上面に面し、電気光学デバイスは構造体の背面に面する。したがって、ＣＭＯＳトランジスタは構造体の前面に面する活性領域を有し、電気光学デバイスは構造体の背面に面する活性領域を有する。
【００５２】
図３Ａを参照すると、図３Ａは、図２Ｄに示される構造体の処理後の断面図を示す。このように、図２Ｄに示される構造体が形成された後に、（フォトレジストマスキング層（図示せず）を使用して）コンタクトホール５３の開口が形成されて、Ｇｅシード層１６に到達し、その後Ｇｅシード層１６へのコンタクト５５’形成のために、Ｔｉ／Ａｌの堆積およびリフトオフを実施する。Ｔｉ／Ａｌコンタクト層５５’の厚さは、層３０に並ぶように選択されることに留意されたい。
【００５３】
次に、図３Ｂに示すように、開口６０は、ハードマスク４５とＳｉＯ２層３０の中を通って、コンタクトＷプラグ３４に達するコンタクトホールの開口におけるものである。
【００５４】
次に、図３Ｃに示すように、ＰＶＤまたはＡＬＤによって堆積されたＴｉＮおよび／またはＴａＮ拡散バリアの薄い層６２。
【００５５】
次に、図３Ｄに示すように、Ｃｕめっきおよび化学機械研磨（ＣＭＰ）によって、ＶＬＳＩ  ＣＭＯＳ回路のために、第１のレベルのＣｕ金属化６４が形成される。
【００５６】
図３Ｅに示すように、高レベルのＣＭＯＳ  ＶＬＳＩ金属化４７が形成され、前面が完了する。
【００５７】
次に、図３Ｆに示すように、背面保護誘電層５６がフォトダイオードＰ＋領域４４までエッチングされる。
【００５８】
次に、図３Ｇに示すように、Ｐｔ／ＴｉＷオーミック接触金属化層５１がＶＣＳＥＬ  Ｐ＋領域に形成され、図３に示される最終的な構造体となる。
【００５９】
本発明の多くの実施形態が記載されてきた。しかしながら、本発明の精神および範囲を逸脱しない範囲で、種々の変更が可能であることが理解されるであろう。例えば、スパッタによるアルミニウム堆積およびサブトラクティブパターニングを使用して、銅層６４がアルミニウム層に置き換えられてもよい。さらに、本発明の用途は、Ｓｉ基板上へのＩＩＩ−Ｖ族化合物成長の特定の方法に限定されない。したがって、人工格子基板上のシリコン「ＳＯＬＥＳ」は、ここでは本発明を説明する目的のために使用されるが、本発明は、ＣＭＯＳ  ＶＬＳＩ回路とのヘテロ集積が意図される、Ｓｉベース基板上へのＩＩＩ−Ｖ族成長の、いかなる既存または将来実行可能な方法にも適用できる、ことを強調しておかなければならない。したがって、他の実施形態は、以下の特許請求の範囲内である。
〔態様１〕
基板と、
前記基板の上面を覆うシード層と、
前記シード層の上面を覆って配置される半導体層と、
前記半導体層中のトランジスタデバイスと、
前記シード層の底面上に配置される光電気構造体と、を備える、半導体構造体。
〔態様２〕
態様１に記載の半導体構造体において、
前記基板はその中に開口部を備え、当該開口部は当該基板の底面から延在し、前記シード層の底面上で終端する、半導体構造体。
〔態様３〕
態様１に記載の半導体構造体において、
前記光電気構造体は、ＩＩＩ−Ｖ族構造体を含む、半導体構造体。
〔態様４〕
態様１に記載の半導体構造体において、
前記基板は第ＩＶ族材料である、半導体構造体。
〔態様５〕
態様２に記載の半導体構造体において、
前記光電気構造体は、ＩＩＩ−Ｖ族構造体を含む、半導体構造体。
〔態様６〕
態様１に記載の半導体構造体において、
前記光電気構造体は、光子検出構造体または光子放出構造体を含む、半導体構造体。
〔態様７〕
態様６に記載の半導体構造体において、
前記基板はシリコンである、半導体構造体。
〔態様８〕
態様１に記載の半導体構造体において、
トランジスタは、前記半導体層の第１の領域の上面部分に配置され、
前記半導体層は、前記半導体層の、横方向に空間がある第２の領域に開口部を備え、当該半導体層中の当該開口部は、当該半導体層の前記上面部分から延在し、前記光電気構造体を覆う前記シード層上で終端する、半導体構造体。
〔態様９〕
態様８に記載の半導体構造体において、
光は、前記半導体層中の前記開口部を通過する、半導体構造体。
〔態様１０〕
態様９に記載の半導体構造体において、
前記光電気構造体は、ＩＩＩ−Ｖ族構造体を含む、半導体構造体。
〔態様１１〕
態様１０に記載の半導体構造体において、
前記基板はシリコンである、半導体構造体。
〔態様１２〕
態様１１に記載の半導体構造体において、
前記半導体層の前記上面部分を覆って配置される前記トランジスタへの電気コンタクト、および前記半導体層の前記上面部分を覆って配置される、前記電気光学構造体への光電気電気コンタクトを含む、半導体構造体。
〔態様１３〕
態様１２に記載の半導体構造体において、
前記シード層はゲルマニウムである、半導体構造体。
〔態様１４〕
材料の層と、
前記材料の層を覆って配置され、その中にトランジスタが形成される半導体層と、
前記材料の層の下に配置される電気光学デバイスと、を備える半導体構造体であって、
前記トランジスタは、構造体の上面に面し、前記電気光学デバイスは当該構造体の背面に面する、半導体構造体。
〔態様１５〕
態様１４に記載の半導体構造体において、
前記トランジスタは、前記構造体の前面に面する活性領域を備え、
前記電気光学デバイスは、前記構造体の背面に面する活性領域を備える、半導体構造体。

【図１】
0005523477.tif 000002
【図１Ａ】
0005523477.tif 000003
【図１Ｂ】
0005523477.tif 000004
【図２Ａ】
0005523477.tif 000005
【図２Ｂ】
0005523477.tif 000006
【図２Ｃ】
0005523477.tif 000007
【図２Ｄ】
0005523477.tif 000008
【図２Ｅ】
0005523477.tif 000009
【図２Ｆ】
0005523477.tif 000010
【図２Ｇ】
0005523477.tif 000011
【図２Ｈ】
0005523477.tif 000012
【図２Ｉ】
0005523477.tif 000013
【図２Ｊ】
0005523477.tif 000014
【図２Ｋ】
0005523477.tif 000015
【図２Ｌ】
0005523477.tif 000016
【図３】
0005523477.tif 000017
【図３Ａ】
0005523477.tif 000018
【図３Ｂ】
0005523477.tif 000019
【図３Ｃ】
0005523477.tif 000020
【図３Ｄ】
0005523477.tif 000021
【図３Ｅ】
0005523477.tif 000022
【図３Ｆ】
0005523477.tif 000023
【図３Ｇ】
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