(57)【特許請求の範囲】
【請求項１】
ＴＭＲ素子を含む磁気記憶装置の製造方法であって、
配線層が設けられた層間絶縁膜の上に、絶縁膜を形成する工程と、
該絶縁膜に、該配線層が露出するように開口部を形成する開口工程と、
該開口部を埋めるように、該絶縁膜上に金属層を形成する金属層形成工程と、
ＣＭＰ法を用いて該絶縁膜上の該金属層を途中まで研磨除去し、該絶縁膜上に所定膜厚の該金属層を残す工程と、
該金属層上に、下部磁性膜、トンネル絶縁膜、上部磁性膜を形成する工程と、
エッチングマスクを用いて、該上部磁性膜、該トンネル絶縁膜、該下部磁性膜をエッチングするとともに、該絶縁膜が露出するまで該金属層をエッチングし、該下部磁性膜、該トンネル絶縁膜、および該上部磁性膜からなるＴＭＲ素子と、該ＴＭＲ素子を載置する凸部を有する金属層からなる下部電極とを形成する工程とを含むことを特徴とする磁気記憶装置の製造方法。
【請求項２】
上記開口工程と上記金属層形成工程との間に、上記開口部の内面と上記絶縁膜の表面とを覆うように、バリアメタル層を形成する工程を含むことを特徴とする請求項１に記載の磁気記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、磁気記憶装置の製造方法およびその構造に関し、特に、メモリセルの特性のばらつきを低減できる不揮発性磁気記憶装置の製造方法およびその構造に関する。
【背景技術】
【０００２】
図４２は、全体が５００で表される従来構造の不揮発性磁気記憶装置（Magnetoresistive Random Access Memory、以下「ＭＲＡＭ」という。）の断面図であり、（ａ）は、１つのセルの断面図であり、（ｂ）は、ＴＭＲ（Tunneling Magneto-Resistance）素子の拡大図である。なお、ＴＭＲ素子は、ＭＴＪ（Magnetic Tunneling Junction）素子と呼ぶ場合もある。
【０００３】
層間絶縁膜２３の上には、層間絶縁膜２７が設けられ、ビアを介して配線層（デジットライン２４）２５に接続された、ＴＭＲ素子５０の下部電極（引き出し線）２８が設けられている。下部電極２８上には、ＴＭＲ素子５０、ＴＭＲ素子５０の上部電極２９が設けられている。
【０００４】
図４２（ｂ）に示すように、ＴＭＲ素子５０は、下部磁性膜５１、上部磁性膜５２、およびこれらに挟まれたトンネル絶縁膜５３からなる。
【０００５】
上部電極２９の上には、層間絶縁膜３０が形成されている。層間絶縁膜３０には、上部電極２９に届く開口部が設けられ、その中に、バリアメタル層１３２を介して配線層（ビットライン）３２が形成されている。
【０００６】
ＭＲＡＭ５００のメモリ動作では、下部磁性膜（ピン層）５１の磁性の向きを固定しておき、デジットライン２４とビットライン３２に流した電流により誘起された合成磁場をＴＭＲ素子５０に印加することにより、上部磁性膜（フリー層）５２の磁性の向きを反転させて、データの書き込みを行う。下部磁性膜５１の磁性の向きに対して、上部磁性膜５２の磁性の向きが同一（平行）の場合と反対（反平行）の場合で、メモリセル５０に電流を流した時の、トンネル絶縁膜５３を流れるトンネル電流の抵抗値が異なり、この抵抗値の違いがメモリの「０」および「１」に対応する。
【特許文献１】特開２００４−１１９４７８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００７】
ＭＲＡＭ５００では、ＭＲＡＭ５００を構成する各ＴＭＲ素子５０間で、特性のばらつきが小さいことが求められる。特に、トンネル絶縁膜５３は、下部磁性膜５１と上部磁性膜５２との間の絶縁性を維持するとともに、読み出し時に流れるトンネル電流の値を略一定にするために、均一な膜厚にする必要がある。
【０００８】
しかしながら、従来のＭＲＡＭ５００では、ＭＲＡＭ５００を構成する各ＴＭＲ素子５０間で読み出し電流がばらつくという問題があった。特に、ＭＲＡＭ５００の小型化、高集積化にともない、この傾向が高かった。
また、ＴＭＲ素子５０の、下部磁性膜５１と上部磁性膜５２との間が短絡して、製造歩留まりが低下するという問題もあった。
【０００９】
これに対して、発明者らが検討した結果、ＴＭＲ素子５０を載置する下部電極２８の上面の平坦性が、トンネル絶縁膜５３の膜厚の均一性に大きく影響することを見出した。
また、従来の製造方法では、ＴＭＲ素子５０を形成した後に下部電極２８のエッチングを行うため、下部電極２８のエッチング工程でＴＭＲ素子５０の側壁に異物が付着し、下部磁性膜５１と上部磁性膜５２との間の短絡が発生していることも見出した。
【００１０】
そこで、本発明は、ＴＭＲ素子間の特性のばらつきを低減でき、かつ製造歩留まりの高い不揮発性磁気メモリの製造方法およびその構造を提供することを目的とする。
【課題を解決するための手段】
【００１１】
本発明の一の実施例によれば、ＴＭＲ素子を含む磁気記憶装置の製造方法が提供される。かかる製造方法は、配線層が設けられた層間絶縁膜の上に、絶縁膜を形成する工程と、絶縁膜に、配線層が露出するように開口部を形成する開口工程と、開口部を埋めるように、絶縁膜上に金属層を形成する金属層形成工程と、ＣＭＰ法を用いて絶縁膜上の金属層を研磨除去し、開口部内に残った金属層を下部電極とするＣＭＰ工程と、下部電極上にＴＭＲ素子を形成する工程とを含む。
【００１２】
また、本発明の他の実施例によれば、ＴＭＲ素子を含む磁気記憶装置が提供される。かかる磁気記憶装置は、配線層を備えた層間絶縁膜と、層間絶縁膜の上に設けられた絶縁膜と、絶縁膜に、配線層が露出するように設けられた開口部と、開口部の内面を覆うように設けられたバリアメタル層と、開口部を埋めるように、バリアメタル層上に設けられた下部電極と、下部電極に設けられたＴＭＲ素子とを含む。
【発明の効果】
【００１３】
以上のように、本発明の一実施例では、ＴＭＲ素子間の特性のばらつきが低減でき、かつ製造歩留まりの高い不揮発性磁気メモリを提供できる。また、本発明の他の実施例では、特性の良好な不揮発性磁気メモリを提供することができる。
【発明を実施するための最良の形態】
【００１４】
実施の形態１．
図１は、全体が１００で表される、実施の形態１にかかるＭＲＡＭであり、（ａ）に概略図を、（ｂ）に回路図を、それぞれ示す。
図１（ａ）に示すように、ＭＲＡＭ１００は、ＴＭＲ素子５０を含む。ＴＭＲ素子５０は、下部電極（引き出し電極）２８の上に形成され、下部電極２８と電気的に接続されている。下部電極２８は、トランジスタ１５に電気的に接続されている。ＴＭＲ素子５０の下方には、デジットライン２５が設けられている。
また、ＴＭＲ素子５０は、ビットライン３２にも接続されている。ビットライン３２とデジットライン２５は、略直交する方向に配置され、これらに流した電流による合成磁場により、ＴＭＲ素子５０のフリー層の磁場の方向を変化させる。
【００１５】
図２は、図１のメモリセル（Memory Cell）１５０の拡大図であり、（ａ）は上面図、（ｂ）はＴＭＲ素子近傍の断面図である。また、図３は、ＭＲＡＭ１００の断面図であり、（ａ）は、図２（ａ）のＡ−Ａ方向に見た場合の断面図、（ｂ）は、図２（ａ）のＢ−Ｂ方向に見た場合の断面図、（ｃ）は、図２（ａ）のＣ−Ｃ方向に見た場合の断面図である。図２、３中、図４２と同一符号は、同一又は相当箇所を示す。
【００１６】
図３に示すように、本実施の形態１にかかるＭＲＡＭ１００は、ｎ型の半導体基板１０を含む。半導体基板１０には、素子分離領域２に挟まれてｐ型ウエル領域１が形成されている。ｐ型ウエル領域１の上には、ゲート酸化膜１１を介してゲート電極１２が設けられている。ゲート電極１２の側壁には、絶縁膜１４を介してサイドウォール１３が設けられている。
また、ｐ型ウエル領域１には、ゲート電極１２を挟むように、ｎ型のソース／ドレイン領域４が設けられている。ソース／ドレイン領域４に挟まれた、ゲート電極１２の下部のウエル領域１は、チャネル領域となる。また、ソース／ドレイン領域４の上には、シリサイド層５が形成されている。以上の部分は、ＭＲＡＭのスイッチング用トランジスタ１５となる。
【００１７】
トランジスタの上には、層間絶縁膜１６が設けられている。層間絶縁膜１６には、シリサイド層５に届く開口部が設けられ、その中に、バリアメタル層１１７を介してコンタクトプラグ１７が形成されている。
【００１８】
層間絶縁膜１６の上には、層間絶縁膜１１８、１８が設けられている。層間絶縁膜１１８、１８には、コンタクトプラグ１７に届く開口部が設けられ、その中に、バリアメタル層１１９を介して１層目の配線層１９が形成されている。
【００１９】
層間絶縁膜１８の上には、層間絶縁膜１２０、２０が設けられている。層間絶縁膜１２０、２０には、配線層１９に届く開口部が設けられ、その中に、バリアメタル層１２２を介して２層目の配線層２２が形成されている。
【００２０】
層間絶縁膜２０の上には、層間絶縁膜１２３、２３が設けられている。層間絶縁膜１２３、２３には、配線層２２に届く開口部が設けられ、その中に、バリアメタル層１２５を介して３層目の配線層（デジットライン２４）２５が形成されている。
【００２１】
図２（ｂ）から明らかなように、本実施の形態１にかかるＭＲＡＭ１００では、３層目の配線層（デジットライン２４）２５および層間絶縁膜２３の上に、例えば窒化シリコンからなる層間絶縁膜２６と、例えば酸化シリコンからなる層間絶縁膜２７とが積層されている。更に、層間絶縁膜２６、２７中にビアが設けられ、その中に埋め込まれるようにバリアメタル層１２８と下部電極２８が設けられている。下部電極（引き出し線）２８は、例えばタンタルからなり、ＣＭＰ法を用いて形成されるため、非常に平坦な表面を有する（詳細は、製造方法についての説明中で述べる）。
【００２２】
下部電極２８の上には、ＴＭＲ素子５０、上部電極２９が設けられている。ＴＭＲ素子５０は、下部磁性膜５１、上部磁性膜５２、およびこれらに挟まれるトンネル絶縁膜５３からなる。ＴＭＲ素子５０の上は、ビアを介して、層間絶縁膜３０、１３０上に設けられた４層目の配線層（ビットライン）３２に接続されている。
【００２３】
次に、図４〜２５を参照しながら、本実施の形態１にかかるＭＲＡＭ１００の製造方法について説明する。図４〜２５において、（ａ）、（ｂ）、および（ｃ）は、それぞれ図２の、Ａ−Ａ方向、Ｂ−Ｂ方向、およびＣ−Ｃ方向に見た場合の断面図である。図４〜２５中、図４２と同一符号は、同一又は相当箇所を示す。
本実施の形態１にかかるＭＲＡＭ１００の製造方法は、以下の工程１〜２２を含む。
【００２４】
工程１：図４に示すように、例えばシリコンからなる半導体基板１０に、例えばＳＴＩ（Shallow Trench Isolation）等の素子分離領域２を形成する。
【００２５】
工程２：図５に示すように、まず、半導体基板１０の表面に熱酸化膜（図示せず）を形成する。続いて、イオン注入法を用いてｐ型のウエル領域１を形成する。例えばボロンを、加速電圧：２００ｋｅＶ〜５００ｋｅＶ、不純物濃度：５×１０１２〜１×１０１４／ｃｍ２の条件で注入し、更に、加速電圧：１５ｋｅＶ〜７０ｋｅＶ、不純物濃度：３×１０１２〜５×１０１３／ｃｍ２の条件で注入する。
【００２６】
工程３：図６に示すように、熱酸化膜を除去した後に、例えば酸化シリコンからなるゲート絶縁膜１１を形成する。更に、その上に、例えば多結晶シリコンからなるゲート電極１２を形成する。
【００２７】
工程４：図７に示すように、ゲート電極１２の側壁に絶縁膜１４を介してサイドウォール１３を形成した後、ｐ型のウエル領域１に、例えば砒素をイオン注入して、ｎ型のソース／ドレイン領域４を形成する。イオン注入は、例えば、加速電圧：３ｋｅＶ〜１００ｋｅＶ、不純物濃度：５×１０１３〜５×１０１５／ｃｍ２の条件で行う。
【００２８】
工程５：図８に示すように、例えば全面にコバルト層を堆積させ、熱処理により、ソース／ドレイン領域４の表面に、コバルトシリサイドからなるシリサイド層５を形成する。シリサイド層５を形成した後、未反応のコバルト層を除去する。
【００２９】
工程６：図９に示すように、例えば、酸化シリコンからなる層間絶縁膜１６を形成した後に、ソース／ドレイン領域４上のシリサイド層５が露出するように開口部を設け、開口部中に、バリアメタル層１１７およびプラグ１７を埋め込む。バリアメタル層１１７は、例えば、ＴｉＮ／Ｔｉからなり、プラグ１７は、タングステンからなる。
【００３０】
工程７：図１０に示すように、例えば窒化シリコンからなる層間絶縁膜１１８と、例えば酸化シリコンからなる層間絶縁膜１８を形成する。続いて、プラグ１７の表面が露出するように開口部を設け、バリアメタル層１１９および配線層１９を埋め込む。窒化シリコンからなる層間絶縁膜１１８のエッチングには、例えばＣＨＦ３系ガスを用いたＲＩＥが用いられる。また、酸化シリコンからなる層間絶縁膜１８のエッチングには、例えばＣＦ４系ガスを用いたＲＩＥが用いられる。バリアメタル層１１９は、例えば、ＴａＮ／Ｔａからなり、配線層１９は、銅からなる。
【００３１】
工程８：図１１に示すように、例えば窒化シリコンからなる層間絶縁膜１２０、酸化シリコンからなる層間絶縁膜２０を形成し、開口部を設ける。続いてダマシン技術を用いて、開口部内に、バリアメタル層１２２および配線層２２を埋め込む。バリアメタル層１２２は、例えばＴａＮ／Ｔａからなり、配線層２２は、例えば銅からなる。これにより、２層目の配線層２２が形成される。なお、配線層２２（以下の配線層２５等も同じ）には、銅の他にタングステンやタンタルを用いることも可能である。
【００３２】
工程９：図１２に示すように、例えば窒化シリコンからなる層間絶縁膜１２３、酸化シリコンからなる層間絶縁膜２３を形成し、開口部を設ける。続いてダマシン技術を用いて、開口部内に、バリアメタル層１２５および配線層２４、２５を埋め込む。バリアメタル層１２５は、例えばＴａＮ／Ｔａからなり、配線層２４、２５は、例えば銅からなる。これにより、３層目の配線層（デジットライン２４）２５が形成される。
なお、図１２中、（ｄ）に示す断面図は、ＭＲＡＭ１００の周辺回路部における断面図である。
【００３３】
工程１０：図１３に示すように、配線層２４、２５や層間絶縁膜２３を覆うように、例えば窒化シリコンからなる層間絶縁膜２６、例えば酸化シリコンからなる層間絶縁膜２７を順次堆積させる。続いて、レジストマスクを用いた異方性エッチングで、配線層２５の表面が露出するように、開口部２６ａを形成する。
【００３４】
工程１１：図１４に示すように、更に、レジストマスクに用いた異方性エッチングで、層間絶縁膜２７中に、開口部２７ａを形成する。
【００３５】
工程１２：図１５に示すように、開口部２６ａ、２７ａを埋め込むように、例えばＴｉＮ／Ｔｉのバリアメタル層１２８を形成した後、例えばタングステンからなる金属層２２８をＣＶＤ法等で全面に形成する。
【００３６】
工程１３：図１６に示すように、ＣＭＰ（Chemical Mechanical Polishing）法を用いたダマシン技術により、金属層２２８を上方より研磨除去し、開口部２６ａ、２７ａに埋め込まれるように金属層２２８を残す。金属層２２８のＣＭＰには、例えばシリカ系のスラリーが用いられ、ＣＭＰ工程後は洗浄が行われる。このようにして残された金属層２２８は、下部電極（引き出し配線）２８となる。
【００３７】
工程１４：図１７に示すように、ＴＭＲ素子を構成する下部磁性膜５１、トンネル絶縁膜５３、および上部磁性膜５２を、順次、スパッタ法等で堆積させる。下部磁性膜５１、上部磁性膜５２は、例えばパーマロイ系金属等の強磁性体膜からなり、トンネル絶縁膜５３は、例えばアルミナやＭｇＯからなる。
更に、上部磁性膜５２の上には、例えば、タングステンからなる金属層２２９を堆積させる。
【００３８】
工程１５：図１８に示すように、レジストマスクを用いたＲＩＥ法等により、下部磁性膜５１、トンネル絶縁膜５３、上部磁性膜５２、および金属層２２９をパターニングし、下部磁性膜５１、トンネル絶縁膜５３、および上部磁性膜５２からなるＴＭＲ素子、及び上部電極２９を形成する。
【００３９】
工程１６：図１９に示すように、例えば窒化シリコンからなる層間絶縁膜１３０を堆積させる。
【００４０】
工程１７：図２０に示すように、例えば酸化シリコンからなる層間絶縁膜３０を堆積させる。
【００４１】
工程１８：図２１に示すように、表面の段差をなくすために、ＣＭＰ法を用いて層間絶縁膜３０を途中まで、研磨除去する。
【００４２】
工程１９：図２２に示すように、レジストマスク（図示せず）を用いた異方性エッチングにより、上部電極２９の表面が露出するようにビア３０ａを形成する。
【００４３】
工程２０：図２３に示すように、更に、レジストマスク（図示せず）を用いた異方性エッチングにより、配線溝３０ｂを形成する。
【００４４】
工程２１：図２４に示すように、配線溝３０ｂを埋め込むように、例えばＴａＮ／Ｔａからなるバリアメタル層１３２、および例えば銅からなる配線層（ビットライン）３２を形成する。
【００４５】
工程２２：図２５に示すように、例えばＣＶＤ法を用いて、窒化シリコンや酸化シリコンからなるパッシベーション膜３３を形成する。
以上の工程で、本実施の形態１にかかるＭＲＡＭ１００が完成する。
【００４６】
このように、本実施の形態１にかかるＭＲＡＭ１００の製造方法では、工程１３（図１６）に示すように、ＴＭＲ素子５０を載置する下部電極２８を、ＣＭＰ法を用いて形成するため、下部電極２８の表面は非常に平坦になる。このため、下部電極２８の上に形成されるＴＭＲ素子５０、特にトンネル絶縁膜５３の膜厚を精度良く制御できる。
この結果、トンネル絶縁膜５３の膜厚のばらつきに起因する、ＴＭＲ素子５０間の読み出し電流のばらつきを低減したＭＲＡＭ１００の提供が可能となる。
【００４７】
また、従来は、下部電極２８となる金属層、下部磁性膜５１、トンネル絶縁膜５３、上部磁性膜５２、および上部電極２９となる金属層を積層した後に、まず、下部磁性膜５１、トンネル絶縁膜５３、上部磁性膜５２、および上部電極２９となる金属層を同時にエッチングして、上部電極２９およびＴＭＲ素子５０を形成し、最後に金属層をＲＩＥ等でエッチングして下部電極２８を形成していた。このため、下部電極２８等のエッチング残渣がＴＭＲ素子５０の側壁に付着して、下部磁性膜５１と上部磁性膜５２との間で短絡が発生していた。これに対して、本実施の形態１にかかる製造方法では、下部電極２８をＣＭＰ法で形成した後に、ＴＭＲ素子５０を作製するため、ＴＭＲ素子５０の側壁にエッチング残渣が付着することはなく、下部磁性膜５１と上部磁性膜５２との間の短絡を防止でき、製造歩留まりを向上させることができる。
【００４８】
図２６は、全体が１８０で表される、本実施の形態にかかる他のメモリセルの断面図であり、本発明をＳＴＴ（Spin Torque Transfer）−ＲＡＭに適用した構造である。図２６中、図２と同一符号は、同一または相当箇所を示す。
【００４９】
図２６に示されるように、ＳＴＴ−ＲＡＭのメモリセル１８０では、配線層２５の直上にＴＭＲ素子５０が形成されている。
【００５０】
メモリセル１８０では、ダマシン技術を用いて、ＣＭＰ法で下部電極２８を形成するため、下部電極２８の表面は非常に平坦になる。下部電極２８は、例えば、Ｗ、Ｃｕ、Ｔａ等からなる。この結果、各メモリセル１８０の間の、磁気特性のばらつきを小さくでき、高性能のＳＴＴ−ＲＡＭを得ることができる。下部電極２８の直上にＴＭＲ素子が形成されるＳＴＴ−ＲＡＭにおいては、トンネル絶縁膜の平坦性は特に重要であり、下部電極２８およびトンネル絶縁膜５３の平坦性を向上できる本実施の形態は、ＳＴＴ−ＲＡＭに特に効果的である。
【００５１】
また、従来は、下部電極（引き出し線）２８の加工時にＴＭＲ膜の側壁に付着物が堆積したが、本実施の形態では、ＴＭＲ膜の加工前に下部電極２８を形成するため、ＴＭＲ膜の側壁への付着物の堆積を防止し、上部磁性膜（フリー層）５２と下部磁性膜（ピン層）５１との間でのリークを防止できる。
【００５２】
実施の形態２．
図２７は、全体が２００で表される、実施の形態２にかかるＭＲＡＭのメモリセル１５０（図１参照）の拡大図であり、（ａ）は上面図、（ｂ）はＴＭＲ素子近傍の断面図である。また、図２８は、ＭＲＡＭ２００の断面図であり、（ａ）は、図２７（ａ）のＡ−Ａ方向に見た場合の断面図、（ｂ）は、図２７（ａ）のＢ−Ｂ方向に見た場合の断面図、（ｃ）は、図２７（ａ）のＣ−Ｃ方向に見た場合の断面図である。図２７、２８中、図４２と同一符号は、同一又は相当箇所を示す。
【００５３】
本実施の形態２にかかるＭＲＡＭ２００では、３層目の配線層（デジットライン２４）２５より下部の構造は、上述のＭＲＡＭ１００と同じ構造である。
図２７（ｂ）から明らかなように、本実施の形態２にかかるＭＲＡＭ２００では、３層目の配線層（デジットライン２４）２５および層間絶縁膜２３の上に、例えば窒化シリコンからなる層間絶縁膜６５と、例えば酸化シリコンからなる層間絶縁膜６６とが積層され、これらの層に設けられた開口部に、例えばＴａＮ／Ｔａからなるバリアメタル層１６０、および例えば銅からなる配線層（コンタクトプラグ）６０が埋め込まれている。
【００５４】
更に、配線層（コンタクトプラグ）６０の上に、例えば窒化シリコンからなる層間絶縁膜６７と、例えば酸化シリコンからなる層間絶縁膜６８が積層され、これらの層に設けられた開口部に、例えばＴｉＮ／Ｔｉのバリアメタル層１２８、例えばタングステンからなる下部電極２８が形成されている。
【００５５】
下部電極２８の上には、ＴＭＲ素子５０等が設けられているが、これらの構造は、上述のＭＲＡＭ１００と同様である。
【００５６】
続いて、図２９〜３３を参照しながら、本実施の形態２にかかるＭＲＡＭ２００の製造方法について説明する。図２９〜３３において、（ａ）、（ｂ）、および（ｃ）は、それぞれ図２７の、Ａ−Ａ方向、Ｂ−Ｂ方向、およびＣ−Ｃ方向に見た場合の断面図である。図２９〜３３中、図４２と同一符号は、同一又は相当箇所を示す。
【００５７】
本実施の形態２にかかるＭＲＡＭ２００の製造方法は、以下の工程１０〜２２を含むが、これ以前の工程は、上述の実施の形態１に示す工程と同様である。即ち、実施の形態１で説明した工程１〜９（図４〜１２）に続いて、以下の工程が行われる。
【００５８】
工程１０：図２９に示すように、配線層２４、２５や層間絶縁膜２３を覆うように、例えば窒化シリコンからなる層間絶縁膜６５、例えば酸化シリコンからなる層間絶縁膜６６を順次堆積させる。続いて、レジストマスクを用いた異方性エッチングで、配線層２５の表面が露出するように、開口部を形成する。
続いて、例えばＴａＮ／Ｔａからなるバリアメタル層１６０、および例えば銅からなる配線層（コンタクトプラグ）６０を、例えばＣＭＰ法を用いて開口部に埋め込むように形成する。
【００５９】
工程１１：図３０に示すように、例えば窒化シリコンからなる層間絶縁膜６７、例えば酸化シリコンからなる層間絶縁膜６８を順次堆積させる。
【００６０】
工程１２：図３１に示すように、レジストマスクを用いた異方性エッチングで、配線層６０の表面が露出するように、層間絶縁膜６７、６８中に開口部６８ａを形成する。
【００６１】
工程１３：図３２に示すように、層間絶縁膜６８の上に、開口部６８ａを埋め込むように、例えばＴｉＮ／Ｔｉのバリアメタル層１２８を形成した後、例えばタングステンからなる金属層２２８をＣＶＤ法等で全面に形成する。
【００６２】
工程１４：図３３に示すように、ＣＭＰ法を用いたダマシン技術により、金属層２２８を上方より研磨除去し、開口部６８ａに埋め込まれるように金属層２２８を残す。金属層２２８のＣＭＰには、例えばシリカ系のスラリーが用いられ、ＣＭＰ工程後は、ＲＣＥ洗浄が行われる。このようにして残された金属層２２８は、下部電極（引き出し配線）２８となる。
【００６３】
以下の工程は、上述の実施の形態１の工程１４〜１９（図１７〜２２）と同様である。以上の工程で、本実施の形態２にかかるＭＲＡＭ２００が完成する。
【００６４】
このように、本実施の形態２にかかるＭＲＡＭ２００の製造方法では、工程１４（図３３）に示すように、ＴＭＲ素子５０を載置する下部電極２８を、ＣＭＰ法を用いて形成するため、下部電極２８の表面は非常に平坦になる。このため、下部電極２８の上に形成されるＴＭＲ素子５０、特にトンネル絶縁膜５３の膜厚を精度良く制御できる。
この結果、トンネル絶縁膜５３の膜厚のばらつきに起因する、ＴＭＲ素子５０間の読み出し電流のばらつきを低減したＭＲＡＭ２００の提供が可能となる。
【００６５】
また、下部電極２８をＣＭＰ法で形成した後に、ＴＭＲ素子５０を作製するため、ＴＭＲ素子５０の側壁にエッチング残渣が付着することはなく、下部磁性膜５１と上部磁性膜５２との間の短絡を防止でき、製造歩留まりを向上させることができる。
【００６６】
特に、ＭＲＡＭ２００では、下部電極２８の下の配線層（コンタクトプラグ）６０を、下部電極２８の材料（タングステン）とは異なる銅から形成するため、配線層（コンタクトプラグ）６０の電気抵抗を低くすることができる。
【００６７】
図３４は、全体が２８０で表される、本実施の形態にかかる他のメモリセルの断面図であり、本発明をＳＴＴ（Spin Torque Transfer）−ＲＡＭに適用した構造である。図３４中、図２７と同一符号は、同一または相当箇所を示す。
【００６８】
図３４に示されるように、ＳＴＴ−ＲＡＭのメモリセル２８０では、配線層２５の直上にＴＭＲ素子５０が形成されている。
【００６９】
メモリセル２８０では、ダマシン技術を用いて、ＣＭＰ法で下部電極２８を形成するため、下部電極２８の表面は非常に平坦になる。より具体的には、配線層２５と下部電極２８とを、シングルダマシン技術を用いて異なる材料から形成する。例えば、配線層２５、下部電極２８は、Ｗ、Ｃｕ、Ｔａ等からなる。この結果、各メモリセル２８０の間の、磁気特性のばらつきを小さくでき、高性能のＳＴＴ−ＲＡＭを得ることができる。下部電極２８の直上にＴＭＲ素子が形成されるＳＴＴ−ＲＡＭにおいては、トンネル絶縁膜の平坦性は特に重要であり、下部電極２８およびトンネル絶縁膜５３の平坦性を向上できる本実施の形態は、ＳＴＴ−ＲＡＭに特に効果的である。
【００７０】
また、従来は、下部電極（引き出し線）２８の加工時にＴＭＲ膜の側壁に付着物が堆積したが、本実施の形態では、ＴＭＲ膜の加工前に下部電極２８を形成するため、ＴＭＲ膜の側壁への付着物の堆積を防止し、上部磁性膜（フリー層）５２と下部磁性膜（ピン層）５１との間でのリークを防止できる。
【００７１】
実施の形態３．
図３５は、全体が３００で表される、実施の形態３にかかるＭＲＡＭのメモリセル１５０（図１参照）の拡大図であり、（ａ）は上面図、（ｂ）はＴＭＲ素子近傍の断面図である。また、図３６は、ＭＲＡＭ３００の断面図であり、（ａ）は、図３５（ａ）のＡ−Ａ方向に見た場合の断面図、（ｂ）は、図３５（ａ）のＢ−Ｂ方向に見た場合の断面図、（ｃ）は、図３５（ａ）のＣ−Ｃ方向に見た場合の断面図である。図３３、３４中、図４２と同一符号は、同一又は相当箇所を示す。
【００７２】
本実施の形態３にかかるＭＲＡＭ３００では、３層目の配線層（デジットライン）２５より下部の構造は、上述のＭＲＡＭ１００と同じ構造である。
図３５（ｂ）から明らかなように、本実施の形態３にかかるＭＲＡＭ３００では、３層目の配線層（デジットライン２４）２５および層間絶縁膜２３の上に、例えば窒化シリコンからなる層間絶縁膜２６と、例えば酸化シリコンかえらなる層間絶縁膜２７とが積層されている。更に、層間絶縁膜２６、２７中にビアが設けられ、その中に埋め込まれるようにバリアメタル層１２８と下部電極２８が設けられている。下部電極（引き出し線）２８は、例えばタンタルからなり、ＣＭＰ法を用いて形成されるため、非常に平坦な表面を有する（詳細は、製造方法についての説明中で述べる）。
【００７３】
下部電極２８の上は、ＴＭＲ素子５０が形成される位置に上部が平坦な凸部を有し、その上にＴＭＲ素子５０が配置されている。その凸部とＴＭＲ素子５０とは連続するほぼ同一の断面を有する。即ち凸部の側面とＴＭＲ素子５０の側面がほぼ揃っている。また層間絶縁膜２７の表面と、層間絶縁膜２７に埋め込まれた下部電極２８の表面とが、ほぼ同一平面となっている。
【００７４】
ＴＭＲ素子５０より上方の構造は、上述のＭＲＡＭ１００と同様である。
【００７５】
続いて、図３７〜３９を参照しながら、本実施の形態３にかかるＭＲＡＭ３００の製造方法について説明する。図３７〜３９において、（ａ）、（ｂ）、および（ｃ）は、それぞれ図２７の、Ａ−Ａ方向、Ｂ−Ｂ方向、およびＣ−Ｃ方向に見た場合の断面図であり、（ｄ）は周辺回路部の断面図である。図３７〜３９中、図４２と同一符号は、同一又は相当箇所を示す。
【００７６】
本実施の形態３にかかるＭＲＡＭ３００の製造方法は、以下の工程１３〜１５を含むが、これ以前の工程は、上述の実施の形態１に示す工程と同様である。即ち、実施の形態１で説明した工程１〜１２（図４〜１５）に続いて、以下の工程が行われる。
【００７７】
工程１３：図３７に示すように、ＣＭＰ法を用いたダマシン技術により、金属層２２８を上方より研磨する。金属層２２８のＣＭＰには、例えばシリカ系のスラリーが用いられ、ＣＭＰ工程後は洗浄が行われる。工程１３が終了した時点では、層間絶縁膜２７の開口部内だけでなく、表面上にも金属層２２８が残っている。
【００７８】
工程１４：図３８に示すように、ＴＭＲ素子を構成する下部磁性膜５１、トンネル絶縁膜５３、および上部磁性膜５２を、金属層２２８の上に、順次、スパッタ法等で堆積させる。下部磁性膜５１、上部磁性膜５２は、例えばパーマロイ系金属等の強磁性体膜からなり、トンネル絶縁膜５３は、例えばアルミナやＭｇＯからなる。
更に、上部磁性膜５２の上には、例えば、タングステンからなる金属層２２９を堆積させる。
【００７９】
工程１５：図３９に示すように、レジストマスク（図示せず）を用いたＲＩＥ法等のエッチングにより、下部磁性膜５１、トンネル絶縁膜５３、上部磁性膜５２、および金属層２２９をパターニングし、下部磁性膜５１、トンネル絶縁膜５３、および上部磁性膜５２からなるＴＭＲ素子、及び上部電極２９を形成する。かかるエッチング工程は、層間絶縁膜２７上の金属層２２８が除去され、層間絶縁膜２７の表面が露出するまで行われる。この結果、層間絶縁膜２７の表面と、層間絶縁膜２７に埋め込まれた下部電極２８の表面とが、ほぼ同一平面となる。更に、ＴＭＲ素子５０の下部には、ＴＭＲ素子５０とほぼ同一の断面を有する、下部電極２８の一部からなり、上部が平坦な凸部が形成される。かかる凸部は、ＴＭＲ素子５０の下部に、自己整合的に形成される。即ち凸部の側面とＴＭＲ素子５０の側面は、同一のマスクでエッチングされるばらつきの範囲内で揃っている。
【００８０】
以下の工程は、上述の実施の形態１の工程１６〜１９（図１９〜２２）と同様である。以上の工程で、本実施の形態３にかかるＭＲＡＭ３００が完成する。
【００８１】
このように、本実施の形態３にかかるＭＲＡＭ３００の製造方法では、工程１３（図３７）に示すように、ＴＭＲ素子５０を載置する下部電極２８を、ＣＭＰ法を用いて形成するため、下部電極２８の表面は非常に平坦になる。このため、下部電極２８の上に形成されるＴＭＲ素子５０、特にトンネル絶縁膜５３の膜厚を精度良く制御できる。
この結果、トンネル絶縁膜５３の膜厚のばらつきに起因する、ＴＭＲ素子５０間の読み出し電流のばらつきを低減したＭＲＡＭ３００の提供が可能となる。
【００８２】
また、下部電極２８をＣＭＰ法で形成した後に、ＴＭＲ素子５０を作製するため、ＴＭＲ素子５０の側壁にエッチング残渣が付着することはなく、下部磁性膜５１と上部磁性膜５２との間の短絡を防止でき、製造歩留まりを向上させることができる。
【００８３】
更に、本実施の形態３にかかるＭＲＡＭ３００では、下部電極２８の一部からなる凸部が、ＴＭＲ素子５０の下部に自己整合的形成される。このため、常に、上面が平坦な下部電極２８上にＴＭＲ素子５０が載置され、トンネル絶縁膜５３の膜厚のばらつきに起因する、ＴＭＲ素子５０間の読み出し電流のばらつきを防止することができる。
【００８４】
図４０は、特に、ＭＲＡＭ３００を小型化、集積化した場合の効果を示す断面図である。
（ａ）は、ＭＲＡＭ３００の断面図であり、（ｂ）は、横方向に小型化（集積化）したＭＲＡＭ３００の断面図である。また、（ｄ）は、従来構造のＭＲＡＭ５００の断面図である。
【００８５】
（ｄ）に示す従来のＭＲＡＭ５００では、小型化した場合でも下部電極２８の上にＴＭＲ素子５０が載置されるように、マージンＬ２を設ける必要があり、小型化（集積化）の制限となっていた。
これに対して、ＭＲＡＭ３００では、ＴＭＲ素子５０の下部に常に下部電極２８が形成されているため、従来構造のようなマージンＬ２を設ける必要がない。
【００８６】
また、従来構造のＭＲＡＭでは、配線層２５に接続された領域近傍では、下部電極２８の表面は平坦ではない。従って、ＴＭＲ素子５０を形成する場合、マージンＬ１を設ける必要があった。
これに対して、ＭＲＡＭ３００では、ＴＭＲ素子５０の下部に常に下部電極２８が形成されているため、従来構造のようなマージンＬ１を考慮する必要がない。
【００８７】
一方、（ｃ）は、下部電極２８をＣＭＰ法で形成したＭＲＡＭの断面図である。かかる断面図からわかるように、下部電極２８は、ＣＭＰ処理によるエロージョンにより、中央部が窪む場合がある。このため、（ｃ）に示すような位置にＴＭＲ素子５０が形成された場合、ＴＭＲ素子５０が段差上に位置することになる。よって、トンネル絶縁膜５３の膜厚のばらつき、ＴＭＲ素子５０間の読み出し電流のばらつきが問題となる。このため、下部電極２８の平坦な領域にＴＭＲ素子５０を形成するには、マージンＬ１を設ける必要があり、小型化（集積化）の制限となっていた。
【００８８】
このように、本実施の形態３にかかるＭＲＡＭ３００では、上面が平坦な、凸部状の下部電極２８の上に、自己整合的にＴＭＲ素子５０が形成されるため、従来構造のようなマージンを設ける必要がなく、ＭＲＡＭ３００の小型化、集積化が可能となる
【００８９】
図４１は、全体が３８０で表される、本実施の形態にかかる他のメモリセルの断面図であり、本発明をＳＴＴ（Spin Torque Transfer）−ＲＡＭに適用した構造である。図４１中、図３５と同一符号は、同一または相当箇所を示す。
【００９０】
図４１に示されるように、ＳＴＴ−ＲＡＭのメモリセル３８０では、配線層２５の直上にＴＭＲ素子５０が形成されている。
【００９１】
メモリセル３８０では、下部電極（引き出し線）２８の形成時に、ＣＭＰ処理（途中止め）を行って表面を平坦化し、ＴＭＲ膜加工時に下部電極２８も同時に加工する。このため、下部電極２８の表面は非常に平坦になる。下部電極２８は、例えば、Ｗ、Ｃｕ、Ｔａ等からなる。この結果、各メモリセル３８０の間の、磁気特性のばらつきを小さくでき、高性能のＳＴＴ−ＲＡＭを得ることができる。下部電極２８の直上にＴＭＲ素子が形成されるＳＴＴ−ＲＡＭにおいては、トンネル絶縁膜の平坦性は特に重要であり、下部電極２８およびトンネル絶縁膜５３の平坦性を向上できる本実施の形態は、ＳＴＴ−ＲＡＭに特に効果的である。
【００９２】
また、下部電極２８のＣＭＰ処理を途中で止めるため、ディッシングを防止できる。更に、ＴＭＲ膜と下部電極２８とを同時に加工するため、図４０に示すＬ１、Ｌ２を小さくでき、セルサイズの小型化が可能となる。
【図面の簡単な説明】
【００９３】
【図１】本発明の実施の形態１にかかるＭＲＡＭの概略図および回路図である。
【図２】本発明の実施の形態１にかかるＭＲＡＭのメモリセルの拡大図である。
【図３】本発明の実施の形態１にかかるＭＲＡＭの断面図である。
【図４】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図５】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図６】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図７】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図８】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図９】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図１０】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図１１】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図１２】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図１３】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図１４】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図１５】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図１６】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図１７】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図１８】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図１９】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図２０】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図２１】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図２２】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図２３】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図２４】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図２５】本発明の実施の形態１にかかるＭＲＡＭの製造工程の断面図である。
【図２６】本発明の実施の形態１にかかるＳＴＴ−ＲＡＭのメモリセルの拡大図である。
【図２７】本発明の実施の形態２にかかるＭＲＡＭのメモリセルの拡大図である。
【図２８】本発明の実施の形態２にかかるＭＲＡＭの断面図である。
【図２９】本発明の実施の形態２にかかるＭＲＡＭの製造工程の断面図である。
【図３０】本発明の実施の形態２にかかるＭＲＡＭの製造工程の断面図である。
【図３１】本発明の実施の形態２にかかるＭＲＡＭの製造工程の断面図である。
【図３２】本発明の実施の形態２にかかるＭＲＡＭの製造工程の断面図である。
【図３３】本発明の実施の形態２にかかるＭＲＡＭの製造工程の断面図である。
【図３４】本発明の実施の形態２にかかるＳＴＴ−ＲＡＭのメモリセルの拡大図である。
【図３５】本発明の実施の形態３にかかるＭＲＡＭのメモリセルの拡大図である。
【図３６】本発明の実施の形態３にかかるＭＲＡＭの断面図である。
【図３７】本発明の実施の形態３にかかるＭＲＡＭの製造工程の断面図である。
【図３８】本発明の実施の形態３にかかるＭＲＡＭの製造工程の断面図である。
【図３９】本発明の実施の形態３にかかるＭＲＡＭの製造工程の断面図である。
【図４０】本発明の実施の形態３にかかるＭＲＡＭの特徴を説明する断面図である。
【図４１】本発明の実施の形態３にかかるＳＴＴ−ＲＡＭのメモリセルの拡大図である。
【図４２】従来のＭＲＡＭの断面図である。
【符号の説明】
【００９４】
２３  層間絶縁膜、２５  配線層（デジットライン）、２６、２７  層間絶縁膜、２８  下部電極、２９  上部電極、３０  層間絶縁膜、３２  配線層（ビットライン）、５０  ＴＭＲ素子、５１  下部磁性膜、５２  上部磁性膜、５３  トンネル絶縁膜、１００  ＭＲＡＭ、  １２５、１２８、１３２  バリアメタル層。
【図１】
0005476434.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005476434.tif 000009
【図９】
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【図１０】
0005476434.tif 000011
【図１１】
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【図１２】
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【図１３】
0005476434.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0005476434.tif 000019
【図１９】
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【図２０】
0005476434.tif 000021
【図２１】
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【図２２】
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【図２３】
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【図２４】
0005476434.tif 000025
【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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