(57)【特許請求の範囲】
【請求項１】
回路基板と、回路基板内に埋設された第１キャパシタ及び第２キャパシタとを備え、第１キャパシタと第２キャパシタとが第１配線により並列接続されている部品内蔵回路基板において、
第２キャパシタの静電容量は第１キャパシタの静電容量よりも大きく、
回路基板の第１主面に一対の検査用電極が形成され、
各検査用電極はそれぞれ第２配線を介して第１キャパシタの端子電極と接続され、
第１配線は、回路基板の第２主面又は各キャパシタよりも第２主面側の内層に形成されたキャパシタ間接続用のパターンと、該パターンと第１キャパシタの端子電極及び第２キャパシタの端子電極とを接続する第１ビア導体とを含み、
第２配線は、第１キャパシタの端子電極から第１主面に延びる第２ビア導体を含み、
第１キャパシタの各端子電極における第１ビア導体に対する接続位置と第２ビア導体に対する接続位置は異なっている
ことを特徴とする部品内蔵回路基板。
【請求項２】
検査用電極は、第１配線、第１キャパシタの端子電極、及び第２配線を介して第２キャパシタの端子電極と導通している
ことを特徴とする請求項１記載の部品内蔵回路基板。
【請求項３】
第１キャパシタの静電容量は第２キャパシタの静電容量の公差以下である
ことを特徴とする請求項１又は２記載の部品内蔵回路基板。
【請求項４】
回路基板は、絶縁体層と導体層とを交互に積層してなる多層回路基板からなり、前記導体層は、他の何れの導体層よりも厚みが大きく且つ多層回路基板の内層に位置するコア層を含み、
第１キャパシタ及び第２キャパシタはコア層に形成された貫通孔内に配置されている
ことを特徴とする請求項１乃至３何れか１項記載の部品内蔵回路基板。
【請求項５】
回路基板と、回路基板内に埋設された３個以上のキャパシタとを備え、各キャパシタが並列接続されている部品内蔵回路基板において、
回路基板の第１主面に一対の第１検査用電極と一対の第２検査用電極が形成され、
各キャパシタは各端子電極を第１配線により数珠繋ぎ状に並列接続されているとともに、各キャパシタの各端子電極における他のキャパシタの端子電極に対する第１配線の接続位置はそれぞれ異なっており、
第１検査用電極はそれぞれ第２配線を介して並列接続の並びの一方の端に位置するキャパシタの端子電極と接続され、該キャパシタの各端子電極における第１配線に対する接続位置と第２配線に対する接続位置とは異なっており、
第２検査用電極はそれぞれ第３配線を介して並列接続の並びの他方の端に位置するキャパシタの端子電極と接続され、該キャパシタの各端子電極における第１配線に対する接続位置と第３配線に対する接続位置とは異なっている
ことを特徴とする部品内蔵回路基板。
【請求項６】
各キャパシタの静電容量は全てのキャパシタの静電容量の公差の合計以下である
ことを特徴とする請求項５記載の部品内蔵回路基板。
【請求項７】
回路基板は、絶縁体層と導体層とを交互に積層してなる多層回路基板からなり、前記導体層は、他の何れの導体層よりも厚みが大きく且つ多層回路基板の内層に位置するコア層を含み、
各キャパシタはコア層に形成された貫通孔内に配置されている
ことを特徴とする請求項５又は６記載の部品内蔵回路基板。
【請求項８】
請求項５乃至７何れか１項に記載の部品内蔵回路基板における一対の第１検査用電極間の静電容量と一対の第２検査用電極間の静電容量を測定し、各静電容量が全キャパシタの合成静電容量に対して公差の合計範囲内である場合に部品内蔵回路基板が良品であると判定する
ことを特徴とする部品内蔵回路基板の検査方法。
【請求項９】
請求項５乃至７何れか１項に記載の部品内蔵回路基板における一対の第１検査用電極間の静電容量と一対の第２検査用電極間の静電容量を測定し、各静電容量が同じ値である場合に部品内蔵回路基板が良品であると判定する
ことを特徴とする部品内蔵回路基板の検査方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、回路基板内にキャパシタを埋設した部品内蔵回路基板に関する。
【背景技術】
【０００２】
単体の電子部品の１つであるキャパシタは、その誘電体の種類・静電容量・大きさなど種々の要因により周波数特性が異なる。このため電子機器においてキャパシタを用いる場合には、１つのキャパシタだけで所望の特性を得ることが困難な場合がある。そこで特性の異なる複数のキャパシタを並列接続したものを実装することが一般的に行われている。このような実装の典型的な例としては、バイパスコンデンサ（或いはデカップリングコンデンサ）と呼ばれるものが挙げられる。バイパスコンデンサは、電子回路の動作を安定化するために電源ラインとグランドとの間に配置されるものである。該バイパスコンデンサは、電源ラインのグランドに対する交流的なインピーダンスを下げるとともに、ノイズを除去するフィルタとしても機能する。現実的には、静電容量の大きいが高周波帯域における特性が良好でないキャパシタと、該キャパシタよりも静電容量が十分小さいが高周波帯域での特性が良好であるキャパシタを並列接続させたものをバイパスコンデンサとして用いる。
【０００３】
ところで、電子機器の製造工程においては、電子部品を回路基板に実装した後に半田付け不良や配線断など実装不良の検査を行っている。しかし、バイパスコンデンサのようなキャパシタの並列回路については、合成静電容量の測定だけでは正しい検査ができない場合がある。すなわち、一方のキャパシタの静電容量が他方のキャパシタの静電容量の公差範囲以下である場合、静電容量の小さいキャパシタの実装不良があっても、測定した合成静電容量の値が静電容量の大きいキャパシタの公差範囲内に含まれてしまうため、当該接続不良を検出できないという問題がある。
【０００４】
このような問題を解決するための特許文献１や２に記載されている検査方法が知られている。特許文献１に記載のものでは、大容量のキャパシタＣ１と小容量のキャパシタＣ２を、それぞれの周波数帯に設定されたスパイク状電圧波形を用いて検査している。特許文献２に記載のものでは、信号発生源を使用して、所定の電圧を発生させて、プローブ１により、キャパシタの出力端子に入力し、キャパシタの入力端子側に接続したプローブＰ２と、Ｐ３（ガードリンク）にて測定している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２９２３９９号公報
【特許文献２】特開２００４−２２１５７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかし特許文献１に記載のものでは、スパイク状電圧波形を出力する特殊な計測器が必要になるだけでなく、素子のばらつきにより精度が落ちることが考えられるという問題点がある。また、特許文献２に記載のものでは、個別のキャパシタ毎に測定する必要があるので、検査工数が掛かるという問題点がある。そこで、検査工数が少なく、通常の検査設備で、確実にキャパシタの実装不良を検出することが望まれている。
【０００７】
一方、近年の電子機器の小型化・高機能化の要求に伴い回路基板にキャパシタなど各種電子部品を内蔵した部品内蔵回路基板が登場してきている。部品内蔵回路基板では、外観による実装不良の検査が不可能であるため、前述したキャパシタの実装不良の検査はより重要である。
【０００８】
また、部品内蔵回路基板では埋設する電子部品のサイズが制限される。このため大容量の静電容量を得るには、部品サイズの大きな大容量キャパシタは使用できず、複数の小型なキャパシタを並列接続して用いることが想定される。このようなキャパシタの並列接続についても、前述のバイパスコンデンサと同様の検査の困難性が存在する。すなわち、全キャパシタを並列接続して得られる合成静電容量の公差範囲の最大値は、各キャパシタの静電容量の公差の積算となる。したがって、そして各キャパシタの静電容量の値が合成静電容量の公差範囲の最大値以下の場合には、キャパシタの接続不良が検出できない場合がある。
【０００９】
本発明は、上記事情に鑑みてなされたものであり、その目的とするところは、キャパシタの並列回路が埋設された部品内蔵回路基板において、検査工数が少なく、通常の検査設備で、確実にキャパシタの実装不良を検出する方法、及び、このような検査方法を可能にする部品内蔵回路基板を提供することにある。
【課題を解決するための手段】
【００１０】
上記目的を達成するために、本願発明に係る部品内蔵回路基板は、回路基板と、回路基板内に埋設された第１キャパシタ及び第２キャパシタとを備え、第１キャパシタと第２キャパシタとが第１配線により並列接続されている部品内蔵回路基板において、第２キャパシタの静電容量は第１キャパシタの静電容量よりも大きく、回路基板の第１主面に一対の検査用電極が形成され、各検査用電極はそれぞれ第２配線を介して第１キャパシタの端子電極と接続され、第１配線は、回路基板の第２主面又は各キャパシタよりも第２主面側の内層に形成されたキャパシタ間接続用のパターンと、該パターンと第１キャパシタの端子電極及び第２キャパシタの端子電極とを接続する第１ビア導体とを含み、第２配線は、第１キャパシタの端子電極から第１主面に延びる第２ビア導体を含み、第１キャパシタの各端子電極における第１ビア導体に対する接続位置と第２ビア導体に対する接続位置は異なっていることを特徴とする。
【００１１】
このような部品内蔵回路基板では、第１キャパシタについて配線断などの実装不良があると、検査用電極から第２キャパシタまでの導通が遮断される。一方、第２キャパシタについて配線断などの実装不良があった場合には、検査用電極では第１キャパシタの静電容量のみが測定される。したがって、第１キャパシタの静電容量が第２キャパシタの静電容量の公差以下である場合であっても、第１キャパシタの実装不良を検出できる。したがって、本発明に係る部品内蔵回路基板の検査においては、一対の検査用電極間の静電容量を測定し、該静電容量が第１キャパシタの静電容量に対して公差範囲内である場合に部品内蔵回路基板が良品であると判定すればよい。
【００１２】
また、本願発明に係る他の部品内蔵回路基板は、回路基板と、回路基板内に埋設された３個以上のキャパシタとを備え、各キャパシタが並列接続されている部品内蔵回路基板において、回路基板の第１主面に一対の第１検査用電極と一対の第２検査用電極が形成され、各キャパシタは各端子電極を第１配線により数珠繋ぎ状に並列接続されているとともに、各キャパシタの各端子電極における他のキャパシタの端子電極に対する第１配線の接続位置はそれぞれ異なっており、第１検査用電極はそれぞれ第２配線を介して並列接続の並びの一方の端に位置するキャパシタの端子電極と接続され、該キャパシタの各端子電極における第１配線に対する接続位置と第２配線に対する接続位置とは異なっており、第２検査用電極はそれぞれ第３配線を介して並列接続の並びの他方の端に位置するキャパシタの端子電極と接続され、該キャパシタの各端子電極における第１配線に対する接続位置と第３配線に対する接続位置とは異なっていることを特徴とする。
【００１３】
このような部品内蔵回路基板では、何れかのキャパシタについて配線断などの実装不良があると、第１検査用電極からは該実装不良箇所までに接続されたキャパシタの合成静電容量が測定される。同様に、第１検査用電極からは該実装不良箇所までに接続されたキャパシタの合成静電容量が測定される。したがって、本発明に係る部品内蔵回路基板の検査においては、一対の第１検査用電極間の静電容量と一対の第２検査用電極間の静電容量を測定し、各静電容量が全キャパシタの合成静電容量に対して公差の合計範囲内である場合に部品内蔵回路基板が良品であると判定すればよい。また、一対の第１検査用電極間の静電容量と一対の第２検査用電極間の静電容量を測定し、各静電容量が同じ値である場合に部品内蔵回路基板が良品であると判定するようにしてもよい。ただし後者の場合、キャパシタが奇数個であり、且つ、各キャパシタの静電容量が同じであり、且つ、実装不良箇所が並列接続の順序の中心である場合など一部の事象については実装不良を検出できない。
【発明の効果】
【００１４】
以上説明したように本発明によれば、キャパシタの並列回路が埋設された部品内蔵回路基板において、検査工数が少なく、通常の検査設備で、確実にキャパシタの実装不良を検出することができる。
【図面の簡単な説明】
【００１５】
【図１】第１の実施の形態に係る部品内蔵回路基板の概略断面図
【図２】第２の実施の形態に係る部品内蔵回路基板の概略断面図
【発明を実施するための形態】
【００１６】
（第１の実施の形態）
本発明の第１の実施の形態に係る部品内蔵回路基板について図面を参照して説明する。図１は第１の実施の形態に係る部品内蔵回路基板の構成を示す概略断面図である。なお本実施の形態では、説明の簡単のため、主として本発明の要旨に係る構成についてのみ説明する。
【００１７】
部品内蔵回路基板（以下、単に「回路基板」と言う。）１００は、絶縁体層と導体層とを交互に積層してなる多層基板である。回路基板１００は、図１に示すように、導電性が良好で且つ比較的厚い金属製の導体層であるコア層１１０と、該コア層１１０の一方の主面（上面）に形成された複数（本実施の形態では２つ）の絶縁体層１２１〜１２２及び導体層１４１〜１４２と、コア層１１０の他方の主面（下面）に形成された複数（本実施の形態では２つ）の絶縁体層１３１〜１３２及び導体層１５１〜１５２とを備えている。絶縁体層１２１〜１２２，１３１〜１３２及び導体層１４１〜１４２，１５１〜１５２はコア層１１０の両主面にビルドアップ工法にて形成されたものである。絶縁体層１２１〜１２２，１３１〜１３２は、エポキシ樹脂やポリイミドやビスマレイミドトリアジン樹脂やこれらにガラス繊維等の補強フィラーを含有させたもの等の合成樹脂（熱硬化性のみならず熱可塑性のものも使用可能）から成り、各絶縁体層１２１〜１２２，１３１〜１３２の厚さは例えば１０〜３０μｍの範囲内にある。また、各導体層１４１〜１４２，１５１〜１５２は銅や銅合金等の金属から成り、その厚さは例えば５〜２５μｍの範囲内にある。各導体層１４１〜１４２，１５１〜１５２には、後述するようにビア導体が配置される場合があり、ビア導体は銅や銅合金等の金属から成り、その直径は例えば１０〜８０μｍの範囲内にある。なお導体層１４２及び１５２は、回路基板１００の表層に相当する。
【００１８】
コア層１１０には電子部品収容用の貫通孔１１１が形成されている。該貫通孔１１１には、第１キャパシタ１０と第２キャパシタ２０が配置されている。したがってコア層１１０は、内蔵する部品の高さよりも厚みが大きく且つ曲げ強度が大きいことが好ましい。またコア層１１０には、導電性材料からなり、電気的には基準電位（グランド）が与えられる。すなわちコア層１１０は回路基板１００の導体層の１つである。本実施の形態では、金属板、より詳しくは銅製又は銅合金製の金属板によりコア層１１０を形成している。コア層１１０の厚みは、例えば１００〜４００μmの範囲内にある。貫通孔１１１内であって収容部品との隙間には樹脂などの絶縁体が充填されている。
【００１９】
導体層１４２には、すなわち回路基板１０の一方の主面には、一対の検査用電極２０１，２０２が形成されている。検査用電極２０１は、ビア導体３０１を介して第１キャパシタ１０の一方の端子電極１１に接続している。同様に、検査用電極２０２は、ビア導体３０２を介して第１キャパシタ１０の他方の端子電極１２に接続している。すなわちビア導体３０１，３０２は検査用電極２０１，２０２と第１キャパシタ１０の端子電極１１，１２を接続する配線である。
【００２０】
また、第１キャパシタ１０の一方の端子電極１１はビア導体３１１を介して、導体層１５２すなわち回路基板１０の他方の主面に形成されたパターン２５１に接続している。同様に、第１キャパシタ１０の他方の端子電極１２はビア導体３１２を介して、導体層１５２に形成されたパターン２５２に接続している。また、第２キャパシタ２０の一方の端子電極２１はビア導体３２１を介して、前記パターン２５１に接続している。同様に、第２キャパシタ２０の他方の端子電極２２はビア導体３２２を介して、前記パターン２５２に接続している。すなわち、第１キャパシタ１０と第２キャパシタ２０は並列接続されている。また、ビア導体３１１，３１２、パターン２５１，２５２，ビア導体３２１，３２２は、第１キャパシタ１０の端子電極１１，１２と第２キャパシタ２０の端子電極２１，２２を接続する配線である。なお、図１においては、並列回路の接続状況を明確にするため、パターン２５１，２５２を簡略的に記載した点に注意されたい。また、図１では省略したが、ビア導体３０１，３０２は、それぞれ検査用ではない実際の電子回路に接続するためのパターン（図示省略）に接続している。
【００２１】
ここで、本発明の特徴点は、第１キャパシタ１０の端子電極１１，１２において、検査用電極２０１，２０２と接続するためのビア導体３０１，３０２との接続位置と、パターン２５１，２５２と接続するためのビア導体３１１，３１２との接続位置とが異なっていることにある。図１の例では、ビア導体３０１，３０２は、端子電極１１，１２の上面（回路基板１０の一方の主面側）に接続している。一方、ビア導体３１１，３１２は、端子電極１１，１２の下面（回路基板１０の他方の主面側）に接続している。したがって、検査用電極２０１，２０２は、ビア導体３１１，３１２、第１キャパシタ１０の端子電極１１，１２、パターン２５１，２５２、ビア導体３２１，３２２を介して第２キャパシタ２０の端子電極２１，２２と導通している。換言すれば、検査用電極２０１，２０２と第２キャパシタ２０の端子電極２１，２２との間に流れる電流は、必ず第１キャパシタの１０の端子電極１１，１２を通過することになる。
【００２２】
本実施の形態に係る回路基板１００の実装状態を検査するには、まず、検査用電極２０１，２０２に従来既存の静電容量測定器１の検査端子２，３を接続し、検査用電極２０１，２０２間の静電容量を測定する。そして測定した静電容量が、第１キャパシタ１０及び第２キャパシタ２０の合成静電容量に対して公差範囲内であれば第１キャパシタ１０及び第２キャパシタ２０の実装は良好であると判定する。一方、測定した静電容量が０、すなわち検査用電極２０１，２０２間がオープンである場合には、第１キャパシタ１０の実装不良であると判定する。具体的には、ビア導体３０１，３０２に実装不良が生じていると判定する。さらに、測定した静電容量が第１キャパシタ１０の静電容量に対して公差範囲内であれば、第１キャパシタ１０から第２キャパシタ２０において実装不良が生じている判定する。具体的には、ビア導体３１１，３１２、パターン２５１，２５２、又はビア導体３２１，３２２に実装不良が生じていると判定する。
【００２３】
このように本発明によれば、回路基板１００に内蔵されたキャパシタの並列回路の実装不良を確実に検出することができる。このような技術は、第１キャパシタ１０は第２キャパシタ２０よりも静電容量が小さい場合、詳しくは、第１キャパシタの静電容量は第２キャパシタの静電容量の公差以下である場合に特に有効である。このようなケースとしては、例えば、第１キャパシタの静電容量は３３ｐＦであり、第２キャパシタの静電容量は２．２μＦであり、両キャパシタの公差範囲は±１０％である場合が挙げられる。
【００２４】
（第２の実施の形態）
本発明の第２の実施の形態に係る部品内蔵回路基板について図面を参照して説明する。図２は第２の実施の形態に係る部品内蔵回路基板の構成を示す概略断面図である。なお本実施の形態では、説明の簡単のため、主として本発明の要旨に係る構成についてのみ説明する。
【００２５】
第１の実施の形態では静電容量が異なる２つのキャパシタ１０，２０を内蔵していたが、本実施の形態では同じ静電容量の３つ以上のキャパシタを並列接続している点で両者相違する。ここでは、主に相違点のみ説明する。
【００２６】
回路基板１００のコア層１１０には、図２に示すように、４つの貫通孔１１１が形成されている。貫通孔１１１には、第１〜第４キャパシタ３０〜６０が配置されている。回路基板１００の層構造については第１の実施の形態と同様なのでここでは説明を省略する。
【００２７】
導体層１４２には、すなわち回路基板１０の一方の主面には、一対の第１検査用電極２０１，２０２と、一対の第２検査用電極２０３，２０４が形成されている。第１検査用電極２０１は、ビア導体３０１を介して第１キャパシタ３０の一方の端子電極３１に接続している。同様に、第１検査用電極２０２は、ビア導体３０２を介して第１キャパシタ３０の他方の端子電極３２に接続している。また、第１キャパシタ３０の一方の端子電極３１はビア導体３１１を介して、導体層１５２すなわち回路基板１０の他方の主面に形成されたパターン２５１に接続している。同様に、第１キャパシタ３０の他方の端子電極３２はビア導体３１２を介して、導体層１５２に形成されたパターン２５２に接続している。
【００２８】
第２キャパシタ４０の一方の端子電極４１はビア導体３２１を介して、前記パターン２５１に接続している。同様に、第２キャパシタ４０の他方の端子電極４２はビア導体３２２を介して、前記パターン２５２に接続している。また、第２キャパシタ４０の一方の端子電極４１はビア導体３３１を介して、導体層１４２に形成されたパターン２５３に接続している。同様に、第２キャパシタ４０の他方の端子電極４２はビア導体３３２を介して、導体層１４２に形成されたパターン２５４に接続している。
【００２９】
第３キャパシタ５０の一方の端子電極５１はビア導体３４１を介して、前記パターン２５３に接続している。同様に、第３キャパシタ５０の他方の端子電極５２はビア導体３４２を介して、前記パターン２５４に接続している。また、第３キャパシタ５０の一方の端子電極５１はビア導体３５１を介して、導体層１５２に形成されたパターン２５５に接続している。同様に、第３キャパシタ５０の他方の端子電極５２はビア導体３５２を介して、導体層１５２に形成されたパターン２５６に接続している。
【００３０】
第４キャパシタ６０の一方の端子電極６１はビア導体３６１を介して、前記パターン２５５に接続している。同様に、第４キャパシタ６０の他方の端子電極６２はビア導体３６２を介して、前記パターン２５６に接続している。また、第４キャパシタ６０の一方の端子電極６１はビア導体３７１を介して、導体層１４２に形成された第２検査用電極２０３に接続している。同様に、第４キャパシタ６０の他方の端子電極６２はビア導体３７２を介して、導体層１４２に形成された第２検査用電極２０３に接続している。
【００３１】
以上のように、第１キャパシタ３０〜第４キャパシタ６０は並列接続されている。なお、図２においては、並列回路の接続状況を明確にするため、パターン２５１〜２５６を簡略的に記載した点に注意されたい。また、図２では省略したが、何れかのビア導体又はパターンは、それぞれ検査用ではない実際の電子回路に接続するためのパターン（図示省略）に接続している。
【００３２】
ここで、本発明の特徴点は、各キャパシタ３０〜６０の端子電極において、隣り合う他のキャパシタ３０〜６０や第１及び第２検査用電極２０１〜２０４と接続するためのビア導体の接続位置がそれぞれ異なっていることである。例えば、図１の例では、第１キャパシタ３０の端子電極３１，３２は、検査用電極２０１，２０２と接続するためのビア導体３０１，３０２との接続位置と、パターン２５１，２５２と接続するためのビア導体３１１，３１２との接続位置とが異なっている。第４キャパシタ６０についても同様である。また、図１の例では、第２キャパシタ４０の端子電極４１，４２は、パターン２５１，２５２と接続するためのビア導体３２１，３２２との接続位置と、パターン２５３，２５４と接続するためのビア導体３３１，３３２との接続位置とが異なっている。第３キャパシタ５０についても同様である。これにより、各キャパシタ３０〜６０は数珠繋ぎ（デイジーチェイン）状に並列接続されている。換言すれば、第１検査用電極２０１，２０２と第２検査用電極２０３，２０４との間に流れる電流は、必ず各キャパシタの３０〜６０の端子電極を通過することになる。
【００３３】
本実施の形態に係る回路基板１００の実装状態を検査するには、まず、第１検査用電極２０１，２０２に従来既存の静電容量測定器１の検査端子２，３を接続し、検査用電極２０１，２０２間の静電容量を測定する。次に、第２検査用電極２０３，２０４に静電容量測定器１の検査端子２，３を接続し、検査用電極２０３，２０４間の静電容量を測定する。そして測定した各静電容量が、各キャパシタ３０〜６０の合成静電容量に対して公差範囲内であれば各キャパシタ３０〜６０の実装は良好であると判定する。又は、測定した各静電容量が測定誤差の範囲内で同じ値である場合にはキャパシタ３０〜６０の実装は良好であると判定する。それ以外の場合は、実装不良が生じていると判定できる。また、両判定基準を併用してもよい。
【００３４】
なお、実装不良が生じた箇所は、測定した各静電容量値や各静電容量値の比から推定することができる。例えば、第１検査用電極２０１，２０２で測定した静電容量が０、すなわち検査用電極２０１，２０１間がオープンである場合には、第１キャパシタ１０の実装不良であると判定する。具体的には、ビア導体３０１，３０２に実装不良が生じていると判定する。
【００３５】
このように本発明によれば、回路基板１００に内蔵されたキャパシタの並列回路の実装不良を確実に検出することができる。このような技術は、各キャパシタの静電容量が全てのキャパシタの静電容量の公差の合計以下である場合に有効である。このようなケースとしては、図２の例では、各キャパシタ３０〜６０の静電容量が２．２μＦであり、公差範囲が２５％である場合が挙げられる。
【００３６】
以上、本発明の実施の形態について詳述したが、本発明はこれに限定されるものではない。例えば、上記各実施の形態では、端子電極を結ぶ方向が一致するように各キャパシタを並べていたが、各キャパシタの実装方向は不問である。
【００３７】
また、上記各実施の形態では、キャパシタ間を接続するパターンを回路基板の表層に形成していたが、回路基板の内層に形成するようにしてもよい。また、上記実施の形態では、回路基板はコア層を中心としてそれぞれ２層ずつ導体層（うち１層は表層）を備えているが、表層のみとしてもよい。さらに、上記各実施の形態では、導電性を有する金属材料によりコア層を形成していたが、例えば樹脂などの絶縁体によりコア層を形成してもよい。
【符号の説明】
【００３８】
１０〜６０…キャパシタ、１００…回路基板、１１０…コア層、１１１…貫通孔、１２１〜１２２，１３１〜１３２…絶縁体層、１４１〜１４２，１５１〜１５２…導体層、２５１〜２５６…パターン、２０１〜２０４…検査用電極、３０１，３０２，３１１，３１２，３２１，３２２，３３１，３３２，３４１，３４２，３５１，３５２，３６１，３６２，３７１，３７２，３８１，３８２…ビア導体
【要約】
【課題】キャパシタの並列回路が埋設された部品内蔵回路基板において、検査工数が少なく、通常の検査設備で、確実にキャパシタの実装不良を検出する方法、及び、このような検査方法を可能にする部品内蔵回路基板を提供する。
【解決手段】複数のキャパシタ１０，２０が内蔵された部品内蔵回路基板１００において、キャパシタ１０，２０を並列接続し、検査用電極２０１，２０２を形成し、検査用電極２０１，２０２とキャパシタ１０の端子電極１１，１２にビア導体３０１，３０２を介して接続する。キャパシタ１０の端子電極１１，１２においては、検査用電極２０１，２０２に接続するためのビア導体３０１との接続位置と、キャパシタ２０の端子電極２１，２２に接続するためのビア導体３１１，３１２との接続位置が異なる。
【選択図】図１【図１】
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【図２】
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