(57)【特許請求の範囲】
【請求項１】
Ｐ型基板上に構成され同期整流用のＮ型トランジスタを内蔵するＤＣＤＣ変換装置であって、
前記Ｎ型トランジスタのソースに比して高電圧の第１バイアス電圧を印加する第１バイアス電圧部を備え、
前記Ｎ型トランジスタは、前記Ｐ型基板とはＮｗｅｌｌによって分離されたＰ型バックゲートを備え、
前記第１バイアス電圧部は前記Ｐ型バックゲートに接続され、前記第１バイアス電圧は、ＰＮ接合の順方向電圧未満の電圧であることを特徴とするＤＣＤＣ変換装置。
【請求項２】
前記第１バイアス電圧は、メイントランジスタと前記Ｎ型トランジスタとが共に非導通である短絡防止期間に、前記Ｐ型バックゲート、前記Ｎ型トランジスタのソース、およびドレインを、ベース、コレクタ、およびエミッタとする寄生ＮＰＮトランジスタが導通するための前記ベースへの注入キャリアを供給する電圧であることを特徴とする請求項１に記載のＤＣＤＣ変換装置。
【請求項３】
Ｐ型基板上に構成され同期整流用のＮ型トランジスタを内蔵するＤＣＤＣ変換装置であって、
前記Ｎ型トランジスタは、前記Ｐ型基板とはＮｗｅｌｌによって分離されたＰ型バックゲートを備え、
前記Ｎ型トランジスタのソースに比して高電圧の第１バイアス電圧を印加する第１バイアス電圧部と、
前記Ｎ型トランジスタのソースと同電圧あるいは該ソースに比して低電圧の第２バイアス電圧を印加する第２バイアス電圧部と、
前記第１バイアス電圧部と前記第２バイアス電圧部の何れかを選択して前記Ｐ型バックゲートに接続するスイッチ部とを備え、
前記スイッチ部は、前記Ｐ型バックゲートに、メイントランジスタと前記Ｎ型トランジスタとが共に非導通状態である短絡防止期間に前記第１バイアス電圧部を接続し、前記メイントランジスタが導通状態であり前記Ｎ型トランジスタが非導通状態である期間に前記第２バイアス電圧部を接続することを特徴とするＤＣＤＣ変換装置。
【請求項４】
前記スイッチ部は、前記メイントランジスタの導通制御に同期して選択の切り替えが行われることを特徴とする請求項３に記載のＤＣＤＣ変換装置。
【請求項５】
前記スイッチ部は、前記メイントランジスタの導通制御と前記Ｎ型トランジスタの導通制御との間での制御状態における排他的論理和により切り替え制御が行われることを特徴とする請求項３に記載のＤＣＤＣ変換装置。
【請求項６】
前記メイントランジスタと前記Ｎ型トランジスタとの接続点の電圧を所定電圧と比較する比較器を備え、
前記比較器により前記接続点の電圧が前記所定電圧を下回ることを、前記Ｐ型バックゲートが前記第１バイアス電圧部に接続されることの条件とすることを特徴とする請求項４または５に記載のＤＣＤＣ変換装置。
【請求項７】
前記メイントランジスタを導通指令する第１制御信号の指令開始のタイミングに遅延を付与する第１遅延素子を備え、
前記スイッチ部は、前記第１制御信号の指令解除のタイミングに応じて前記第１バイアス電圧部を接続し、前記第１遅延素子から出力される信号に応じて前記第２バイアス電圧部を接続することを特徴とする請求項３に記載のＤＣＤＣ変換装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、同期整流方式のＤＣＤＣ変換装置に関するものである。
【背景技術】
【０００２】
図１として回路図を例示する同期整流方式のＤＣＤＣ変換回路において、短絡防止期間（デッドタイム）中に端子ＬＸの電位が接地（ＧＮＤ）電圧に比して負電圧となる。
【０００３】
ここで、短絡防止期間（デッドタイム）とは、メイン側ＦＥＴ（ＨＦ）と同期整流用ＦＥＴ（ＬＦ）が同時にオンとなり、入力電圧Ｖｉｎと接地電圧ＧＮＤが短絡されるのを防止するために存在する期間である。制御回路ＣＣは、メイン側ＦＥＴ（ＨＦ）をオンからオフへと切り替えた場合、短絡防止期間の経過の後、同期整流用ＦＥＴ（ＬＦ）をオンとする。また、同期整流用ＦＥＴ（ＬＦ）をオンからオフへと切り替えた場合、短絡防止期間の経過の後、メイン側ＦＥＴ（ＨＦ）をオンとする。
【０００４】
短絡防止期間中に端子ＬＸの電位がＧＮＤ電圧に比して負電圧となるのは、同期整流用ＦＥＴ（ＬＦ）のソースとドレイン間に存在する第１寄生ダイオード（ＢＤ１）を経由してコイルＬに回生電流が流れるためである。第１寄生ダイオードＢＤ１の順方向降下電圧（ＶＦ）が大きいほど、損失が大きくなり、ＤＣＤＣ変換装置の変換効率を低下させる一因となる。よって、同期整流用ＦＥＴ（ＬＦ）の第１寄生ダイオードＢＤ１のＶＦは小さいことが望ましい。
【０００５】
しかしながら、第１寄生ダイオードＢＤ１のＶＦを下げるためには、通常ＦＥＴのサイズを大きくするか、外部にショットキーバリアダイオードを追加する必要があり、コストアップの要因となる。
【０００６】
バックゲートをソースから分離し、基板（ｓｕｂ）側にバックゲートを設けることで、負バイアスを可能とした横型ＭＯＳＦＥＴが知られている。（特許文献１）
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平７−１９４１０５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、同期整流用ＦＥＴのバックゲート電圧を負電位にするため、寄生ダイオードの導通が阻止される。
【０００９】
また、短絡防止期間にコイルＬに流れる電流が内蔵された同期整流用ＦＥＴ（ＬＦ）の第１寄生ダイオード（ＢＤ１）を経由して流れることによりＬＸ端子の電位が負電圧となる。ＬＸ端子の電位が負電圧となる場合において、同期整流用ＦＥＴ内蔵タイプでは、基板（ｓｕｂ）とドレイン間に存在する第２寄生ダイオードＢＤ２（図２を参照）を経由した漏れ電流により、基板（ｓｕｂ）の電位が揺すられる。これにより、制御回路ＣＣが誤動作する可能性がある。
【課題を解決するための手段】
【００１０】
Ｐ型基板上に構成され同期整流用のＮ型トランジスタを内蔵するＤＣＤＣ変換装置であって、Ｎ型トランジスタのソースに比して高電圧の第１バイアス電圧を印加する第１バイアス電圧部を備え、Ｎ型トランジスタは、Ｐ型基板とはＮｗｅｌｌによって分離されたＰ型バックゲートを備え、第１バイアス電圧部はＰ型バックゲートに接続されてなることを特徴とする。
【発明の効果】
【００１１】
本発明は、Ｐ型基板を使用した同期整流用ＦＥＴ内蔵のＤＣＤＣ変換装置において、短絡防止期間中に同期整流用ＦＥＴに流れるコイル電流による電力消費を、同期整流用ＦＥＴのデバイス構造を利用して寄生素子を構成することにより低減し、ＤＣＤＣ変換装置の変換効率を改善することができる。また、Ｐ型基板から同期整流用ＦＥＴのドレインに向かって形成されるＰＮ接合に流れる漏れ電流を低減させることで制御回路の誤動作を防止することができる。
【図面の簡単な説明】
【００１２】
【図１】従来の同期整流方式のＤＣＤＣ変換回路
【図２】本実施例に係るＮチャネルＭＯＳＦＥＴの構造図
【図３】第１実施例に係る回路図
【図４】ゲートソース電圧ＶＧＳとドレイン電流ＩＤのバックゲートソース間電位ＶＢＳ特性
【図５】第２実施例に係る回路図
【図６】第２実施例に係るタイミングチャート
【図７】第３実施例に係る回路図
【図８】第３実施例に係るタイミングチャート
【図９】第４実施例に係る回路図
【図１０】第４実施例に係るタイミングチャート
【図１１】第５実施例に係る回路図
【図１２】第５実施例に係るタイミングチャート
【図１３】第６実施例に係る回路図
【図１４】第６実施例に係るタイミングチャート
【図１５】第７実施例に係る回路図
【図１６】第７実施例に係るタイミングチャート
【発明を実施するための形態】
【００１３】
以下に第１〜第７実施例として例示されている回路は、同期整流方式の降圧型ＤＣＤＣコンバータを半導体集積回路として構成するものである。入力電圧Ｖｉｎと接地電位との間にメイン側ＦＥＴ（ＨＦ）と同期整流用ＦＥＴ（ＬＦ）とが直列に接続されている。その接続点である端子ＬＸには、コイルの一端が接続されコイルの他端から出力電圧Ｖｏｕｔが出力される。メイン側ＦＥＴ（ＨＦ）および同期整流用ＦＥＴ（ＬＦ）は制御回路ＣＣにより、同時に非導通となる短絡防止期間をはさんで、交互に導通と非導通を繰り返してスイッチング制御される。メイン側ＦＥＴ（ＨＦ）はゲートに入力されるゲート制御信号ＤＲＶＨにより制御され、同期整流用ＦＥＴ（ＬＦ）はゲートに入力されるゲート制御信号ＤＲＶＬにより制御される。出力電圧Ｖｏｕｔは、制御回路ＣＣのフィードバック端子ＦＢにフィードバックされている。これにより、ゲート制御信号ＤＲＶＨ、ＤＲＶＬが調整され、出力電圧Ｖｏｕｔが所望の電圧値に制御される。
【００１４】
＜第１実施例＞
図２に本実施例において内蔵される同期整流用ＦＥＴであるＮチャネルＭＯＳＦＥＴの構造を示す。
【００１５】
Ｐ型半導体で構成されるバックゲートＢＧからＮ型半導体で構成されるドレインＤに向けてＰＮ接合を形成して第１寄生ダイオードが存在する。本実施例では、バックゲートＢＧに正の電圧をバイアスし、バックゲートＢＧをベース、ソースＳをコレクタ、ドレインＤをエミッタとする寄生ＮＰＮトランジスタＴＲとして利用する。
【００１６】
また、Ｐ型半導体基板（Ｐ−ｓｕｂ）からドレインＤに向けて第２寄生ダイオードＢＤ２が存在する。
【００１７】
第１実施例の等価回路を図３に示す。同期整流用ＦＥＴ（ＬＦ）のバックゲート電位に正のバイアス電圧ＶＢＰを加え、ソース電位より高く設定することで、寄生ＮＰＮトランジスタＴＲを利用する。寄生ＮＰＮトランジスタＴＲのコレクタ・エミッタ間の電圧ＶＣＥは飽和時において略０．２Ｖである。
【００１８】
短絡防止期間にコイル電流が同期整流用ＦＥＴ（ＬＦ）を介して流れ始めると、まず、バイアス電圧ＶＢＰからバックゲートＢＧとドレインＤとの間に形成されているＰＮ接合を介して電流が流れ始める。この電流がベース電流となり、寄生ＮＰＮトランジスタＴＲは導通する。寄生ＮＰＮトランジスタＴＲの導通により、コイル電流は、同期整流用ＦＥＴ（ＬＦ）のソース、すなわち、接地電位から、同期整流用ＦＥＴ（ＬＦ）のドレイン、すなわち、端子ＬＸに流れる。この時、寄生ＮＰＮトランジスタＴＲは飽和状態で導通している。コレクタ・エミッタ間電圧、すなわち、接地電位と端子ＬＸとの電位差は、寄生ＮＰＮトランジスタＴＲの飽和特性で決まる電位差となる。通常、この電位差は、０．２Ｖ程度である。
【００１９】
但し、寄生ＮＰＮトランジスタＴＲを導通させるためには、ベース・エミッタ間の電圧も所定の条件を有している必要がある。ベースへのキャリアの注入が継続する状態である。これは、ベース・エミッタ間のＰＮ接合が順方向にバイアスされる状態である。ＰＮ接続の順方向電圧は略０．７Ｖである。接地電位を基準電位（０Ｖ）とすれば、例えば、バイアス電圧ＶＢＰを０．４〜０．５Ｖ程度とすれば寄生ＮＰＮトランジスタＴＲが飽和状態で導通する状態を維持できるものと考えられる。この場合、端子ＬＸの電圧は、略−０．２Ｖである。但し、上記した電圧値はあくまで一例であり、ＰＮ接合の不純物濃度、形状、面積に依存するものであることは言うまでもない。
【００２０】
接地電位と端子ＬＸとの間の電位差は、コイル電流が同期整流用ＦＥＴ（ＬＦ）のバックゲート・ドレイン間に存在する寄生ダイオードを流れることにより略０．７Ｖの順方向電圧である従来技術に比して、略０．２Ｖとなり小さくすることができる。短絡防止期間に同期整流用ＦＥＴ（ＬＦ）にコイル電流が流れる際の電力消費を低減することができる。
【００２１】
また、この時の端子ＬＸの電位は略−０．２Ｖに抑えることができる。これにより、Ｐ型基板と同期整流用ＦＥＴ（ＬＦ）のドレインとのＰＮ接合を流れる洩れ電流を抑制することができる。Ｐ型基板の電位の揺らぎを抑制することができ、ＤＣＤＣ変換素子を構成する制御回路ＣＣの安定した回路動作が可能となる。
【００２２】
また、ＮチャネルＭＯＳＦＥＴのゲートソース間電位ＶＧＳとドレイン電流ＩＤに係る静特性のバックゲートソース間電位ＶＢＳ依存性を図４に示す。なお、ドレインソース間電位ＶＤＳは一定であるとする。バックゲートソース間電位ＶＢＳが負の電圧値の場合、スレッショルド電圧Ｖｔｈが上昇し、バックゲートソース間電位ＶＢＳが０の場合と比べ、ドレイン電流ＩＤが減少する方向に静特性がシフトする。また、バックゲートソース間電位ＶＢＳが正の電圧値の場合は、スレッショルド電圧Ｖｔｈが低下し、バックゲートソース間電位ＶＢＳが０の場合と比べ、ドレイン電流ＩＤが増加する方向に静特性がシフトする。なお、本実施例において、同期整流用ＦＥＴ（ＬＦ）のソースは接地されているため、同期整流用ＦＥＴ（ＬＦ）のバックゲート電位ＶＢＧとバックゲートソース間電位ＶＢＳは常に等しい。
【００２３】
スレッショルド電圧Ｖｔｈがシフトすることに伴いオン電流であるドレイン電流ＩＤもシフトする。バックゲートソース間電位ＶＢＳが正の電圧値になるに従ってスレッショルド電圧Ｖｔｈが低下してオン抵抗が小さくなる。同期整流用ＦＥＴ（ＬＦ）のバックゲート電位に正のバイアス電圧ＶＢＰを印加するので、同期整流用ＦＥＴ（ＬＦ）のスレッショルド電圧Ｖｔｈが低下してオン抵抗が低減する。オン時の損失が軽減される。
【００２４】
＜第２実施例＞
同期整流用ＦＥＴ（ＬＦ）について、オン抵抗を小さくしながらオフ時のリーク電流も抑えるための手段を第２実施例により提供する。
【００２５】
図５に第２実施例の備える回路図を示す。第２実施例においては、メイン側ＦＥＴ（ＨＦ）の状態がオンかオフかにより、同期整流用ＦＥＴ（ＬＦ）のバックゲートに加える電位ＶＢＧを変更する。制御回路ＣＣより出力されるメイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨを使用して、メイン側ＦＥＴ（ＨＦ）がオンならば、同期整流用ＦＥＴ（ＬＦ）のバックゲートに加える電圧を負電圧ＶＢＮであるようにスイッチＳＷ１により制御する。また、メイン側ＦＥＴ（ＨＦ）がオフならば同期整流用ＦＥＴ（ＬＦ）のバックゲート電圧ＶＢＧを正電圧であるＶＢＰであるようにスイッチＳＷ１により制御する。
【００２６】
図６に第２実施例におけるタイミングチャートを示す。尚、同期整流用ＦＥＴ（ＬＦ）のオンオフ制御に係る信号をＤＲＶＬとして記す。制御信号ＤＲＶＨがハイレベルであり、かつ、制御信号ＤＲＶＬがロウレベルである場合、即ち短絡防止期間に寄生ＮＰＮトランジスタＴＲがオンになる。メイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨをバックゲート電圧ＶＢＧの制御に使用することで、同期整流用ＦＥＴ（ＬＦ）がオフとなる短絡防止期間には、第１実施例と同様に、同期整流用ＦＥＴ（ＬＦ）を流れるコイル電流による電力消費を抑制すると共にＰ型基板からの洩れ電流を低減することができる。また、同期整流用ＦＥＴ（ＬＦ）がオンとなる期間には、同期整流用ＦＥＴ（ＬＦ）のオン抵抗を低減しオン時の電力消費を低減することができる。また、Ｐ型基板（Ｐ−ｓｕｂ）と同期整流用ＦＥＴ（ＬＦ）のドレインとのＰＮ接合を流れる洩れ電流を抑制することができ、ＤＣＤＣ変換素子を構成する制御回路の安定した回路動作が可能となる点は、第１実施例と同様である。
【００２７】
＜第３実施例＞
図７に第３実施例に係る回路図を示す。制御回路ＣＣより出力されるメイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨと、同期整流用ＦＥＴ（ＬＦ）のゲート制御信号ＤＲＶＬを排他的論理和回路ＥＸＯＲに入力し、排他的論理和回路ＥＸＯＲの出力をバックゲート電位ＶＢＧの電圧値を切り替えるスイッチＳＷ２を制御する制御信号ＳＥＬとして用いる。
【００２８】
図８に第３実施例に係る回路のタイミングチャートを示す。メイン側ＦＥＴ（ＨＦ）がオフかつ同期整流用ＦＥＴ（ＬＦ）がオフとなる短絡防止期間においてのみ、同期整流用ＦＥＴ（ＬＦ）のバックゲート電位ＶＢＧを接地電位から正電圧ＶＢＰに切り替える。これにより、短絡防止期間に同期整流用ＦＥＴ（ＬＦ）のデバイス構造に起因して存在する寄生ＮＰＮトランジスタＴＲをオンさせることで、短絡防止期間に同期整流用ＦＥＴ（ＬＦ）を介して流れるコイル電流による電力消費を減少することができる。また、Ｐ型基板（Ｐ−ｓｕｂ）と同期整流用ＦＥＴ（ＬＦ）のドレインとのＰＮ接合を流れる洩れ電流を抑制することができ、ＤＣＤＣ変換装置を構成する制御回路の安定した回路動作が可能となる。第３実施例は、第１、第２実施例と同様の効果を奏する。
【００２９】
＜第４実施例＞
図９に第４実施例に係る回路図を示す。比較回路ＣＭの反転入力端子（−）に端子ＬＸの電位を、非反転入力端子（＋）に設定電圧値ＶＴをそれぞれ入力する。
また、第３実施例と同様に、制御回路ＣＣより出力されるメイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨと、同期整流用ＦＥＴ（ＬＦ）のゲート制御信号ＤＲＶＬとを排他的論理和回路ＥＸＯＲに入力する。比較回路ＣＭの出力Ｃｏｍｐと排他的論理和回路ＥＸＯＲの出力をＡＮＤ回路に入力し、ＡＮＤ回路の出力をバックゲート電位ＶＢＧの電圧値を切り替えるスイッチＳＷ３を制御する制御信号ＳＥＬとして用いる。
【００３０】
制御信号ＳＥＬにより、短絡防止期間に端子ＬＸの電位が設定電圧値ＶＴよりも低下した場合、同期整流用ＦＥＴ（ＬＦ）のバックゲート電位ＶＢＧをソース電位ＶＳより電圧値ＶＢＰだけ高く設定し、短絡防止期間に同期整流用ＦＥＴ（ＬＦ）のデバイス構造に起因して存在する寄生ＮＰＮトランジスタＴＲをオンにさせる。第４実施例に係るタイミングチャートを図１０として示す。
【００３１】
バックゲート電位ＶＢＧをソース電位ＶＳより高くすることにより、同期整流用ＦＥＴ（ＬＦ）のデバイス構造に起因するＰＮ接合は寄生ＮＰＮトランジスタＴＲとして動作する。これにより、短絡防止期間に同期整流用ＦＥＴ（ＬＦ）を介してコイルＬを流れる電流による電力消費を減少することができる。また、Ｐ型基板（Ｐ−ｓｕｂ）と同期整流用ＦＥＴ（ＬＦ）のドレインとのＰＮ接合を流れる洩れ電流を抑制することができ、ＤＣＤＣ変換装置を構成する制御回路の安定した回路動作が可能となる。第４実施例は、第１〜第３実施例と同様の効果を奏する。
【００３２】
＜第５実施例＞
図１１に第５実施例に係る回路図を示す。比較回路ＣＭの反転入力端子（−）に端子ＬＸの電位を、非反転入力端子（＋）に設定電圧値ＶＴをそれぞれ入力する。比較回路ＣＭの出力Ｃｏｍｐとメイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨとをＡＮＤ回路に入力し、ＡＮＤ回路の出力をバックゲート電位ＶＢＧの電圧値を切り替えるスイッチＳＷ４を制御する制御信号ＳＥＬとして用いる。
【００３３】
図１２に第５実施例に係るタイミングチャートを示す。メイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨがハイレベルとなり、端子ＬＸの電位が設定値ＶＴよりも低い場合、スイッチＳＷ４を制御する制御信号ＳＥＬがハイレベルとなる。これにより、同期整流用ＦＥＴ（ＬＦ）のバックゲート電位ＶＢＧをソース電位ＶＳより高い電圧値ＶＢＰとし、短絡防止期間に同期整流用ＦＥＴ（ＬＦ）のデバイス構造に起因して存在する寄生ＮＰＮトランジスタＴＲをオンさせる。
【００３４】
尚、図１１に示す第５実施例では、メイン側ＦＥＴ（ＨＦ）の制御信号ＤＲＶＨと比較回路ＣＭの出力ｃｏｍｐとの論理積をとっているが、比較回路ＣＭの出力ｃｏｍｐのみで電圧の切り替え制御を行ってもよい。
【００３５】
第５実施例では、同期整流用ＦＥＴ（ＬＦ）がオンしている期間もバックゲート電位をソース電位より高く設定することになるため、第１実施例と同様に同期整流用ＦＥＴ（ＬＦ）のオン抵抗が下がり、オン抵抗による損失の低減効果も得られる。なお、短絡防止期間に同期整流用ＦＥＴ（ＬＦ）を介して流れるコイル電流による電力消費を減少する作用効果、およびＰ型基板（Ｐ−ｓｕｂ）と同期整流用ＦＥＴ（ＬＦ）のドレインとのＰＮ接合を流れる洩れ電流を抑制する作用効果は、第１〜第４実施例と同様である。
【００３６】
＜第６実施例＞
図１３に第６実施例に係る回路図を示す。制御回路ＣＣの出力Ａ、Ｂに遅延素子Ｄ１、Ｄ３による遅延が加えられ、メイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨ、同期整流用ＦＥＴ（ＬＦ）のゲート制御信号ＤＲＶＬとなる。メイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨに遅延素子Ｄ２による遅延が加えられた信号Ｃと、制御回路ＣＣの出力ＡとをＯＲ回路に入力し、ＯＲ回路の出力をバックゲート電位ＶＢＧの電圧値を切り替えるスイッチＳＷ５を制御する制御信号ＳＥＬとして用いる。
【００３７】
図１４に第６実施例に係るタイミングチャートを示す。制御回路ＣＣの出力Ａのハイレベル遷移に応じて、メイン側ＦＥＴ（ＨＦ）がオンからオフとなる前に、出力Ａのハイレベル遷移がＯＲ回路を介して伝播して制御信号ＳＥＬをハイレベルに遷移させる。これにより、スイッチＳＷ５は正電圧ＶＢＰに接続される。同期整流用ＦＥＴ（ＬＦ）のバックゲート電位ＶＢＧをソース電位ＶＳより高い正電圧ＶＢＰとする。また、制御回路ＣＣの出力Ａのローレベル遷移に応じて遅延素子Ｄ１を介して遅延して伝播されゲート制御信号ＤＲＶＨがローレベルに遷移し、メイン側ＦＥＴ（ＨＦ）がオフからオンとなる。その後、ゲート制御信号ＤＲＶＨのローレベル遷移が遅延素子Ｄ２を介して遅延して伝播されてＯＲ回路に入力される。ＯＲ回路には既にローレベルに遷移している出力Ａが入力されているため、ＯＲ回路から出力される制御信号ＳＥＬはローレベルに遷移する。これにより、スイッチＳＷ５は負電圧ＶＢＮに接続される。同期整流用ＦＥＴ（ＬＦ）のバックゲート電位ＶＢＧを負電圧ＶＢＮとする。尚、ＶＢＮはＧＮＤ電位でもよい。これにより、短絡防止期間に同期整流用ＦＥＴ（ＬＦ）のデバイス構造に起因して存在する寄生ＮＰＮトランジスタＴＲをオンさせることで、短絡防止期間に同期整流用ＦＥＴ（ＬＦ）を介して流れるコイル電流による電力消費を減少することができる。
【００３８】
また、メイン側ＦＥＴ（ＨＦ）がオフとなる前およびメイン側ＦＥＴ（ＨＦ）がオンとなった後のタイミングで同期整流用ＦＥＴ（ＬＦ）のバックゲート電位ＶＢＧを切り替える。これにより、スイッチＳＷ５は、短絡防止期間を覆うようにして、同期整流用ＦＥＴ（ＬＦ）のバックゲート電位ＶＢＧをソース電位より高くする。したがって、短絡防止期間には常に寄生ＮＰＮトランジスタＴＲが動作するため、Ｐ型基板（Ｐ−ｓｕｂ）と同期整流用ＦＥＴ（ＬＦ）のドレインとのＰＮ接合を流れる洩れ電流を抑制することができ、ＤＣＤＣ変換装置を構成する制御回路ＣＣの安定した回路動作が可能となる。第６実施例は、第１〜第５実施例と同様の効果を奏する。また、第６実施例では、同期整流用ＦＥＴ（ＬＦ）がオンしている期間もバックゲート電位をソース電位より高く設定することになるため、第１実施例と同様に同期整流用ＦＥＴ（ＬＦ）のオン抵抗が下がり、オン抵抗による損失の低減効果も得られる。
【００３９】
＜第７実施例＞
図１５に第７実施例に係る回路図を示す。制御回路ＣＣの出力Ａ、Ｂに遅延素子Ｄ１、Ｄ３による遅延が加えられ、メイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨ、同期整流用ＦＥＴ（ＬＦ）のゲート制御信号ＤＲＶＬとなる。メイン側ＦＥＴ（ＨＦ）のゲート制御信号ＤＲＶＨに遅延素子Ｄ２による遅延が加えられた信号Ｃと制御回路ＣＣの出力Ｂ、同期整流用ＦＥＴ（ＬＦ）のゲート制御信号ＤＲＶＬに遅延素子Ｄ４による遅延が加えられた信号Ｅと制御回路ＣＣの出力Ａが、それぞれ排他的論理和回路ＥＸＯＲに入力される。各排他的論理和回路ＥＸＯＲの出力Ｄ、ＦをＯＲ回路に入力し、ＯＲ回路の出力をバックゲート電位ＶＢＧの電圧値を切り替えるスイッチＳＷ６を制御する制御信号ＳＥＬとして用いる。
【００４０】
図１６に第７実施例に係るタイミングチャートを示す。下記に示す２つの期間に、同期整流用ＦＥＴ（ＬＦ）のバックゲート電位ＶＢＧをソース電位ＶＳより高い正電圧ＶＢＰとする。
【００４１】
第１の期間は、制御回路ＣＣの出力Ａのハイレベル遷移に応じてメイン側ＦＥＴ（ＨＦ）がオンからオフとなる前から、制御回路ＣＣの出力Ｂのハイレベル遷移に応じて同期整流用ＦＥＴ（ＬＦ）がオフからオンとなった後までの期間である。
制御回路ＣＣの出力Ａのハイレベル遷移の際、制御信号ＤＲＶＬはローレベルに維持されているため、出力Ａのハイレベル遷移に応じて排他的論理和回路ＥＸＯＲの出力Ｆはハイレベルに遷移する。この状態は、制御回路ＣＣの出力Ｂのハイレベル遷移が遅延素子Ｄ３で遅延されて伝播し制御信号ＤＲＶＬがローレベルに遷移し更に遅延素子Ｄ４で遅延して伝播し信号Ｅがハイレベルに遷移するまで継続する。これにより、排他的論理和回路ＥＸＯＲの入力は共にハイレベルとなり出力Ｆはローレベルに遷移する。このとき、排他的論理和回路ＥＸＯＲの出力Ｄは、制御回路ＣＣの出力Ａのハイレベル遷移が遅延素子Ｄ１で遅延されて伝播し制御信号ＤＲＶＨがハイレベルに遷移し更に遅延素子Ｄ２で遅延して伝播し信号Ｃがハイレベルに遷移することでハイレベルに遷移し、制御回路ＣＣの出力Ｂのハイレベル遷移に応じてローレベルに遷移する。出力Ｄのハイレベル期間は、出力Ｆのハイレベル期間に包含される。
【００４２】
また、第２の期間は、制御回路ＣＣの出力Ｂのローレベル遷移に応じて同期整流用ＦＥＴ（ＬＦ）がオンからオフとなる前から、制御回路ＣＣの出力Ａのローレベル遷移に応じてメイン側ＦＥＴ（ＨＦ）がオフからオンとなった後までの期間である。
制御回路ＣＣの出力Ｂのローレベル遷移の際、制御信号ＤＲＶＨはハイレベルに維持されているため、出力Ｂのローレベル遷移に応じて排他的論理和回路ＥＸＯＲの出力Ｄはハイレベルに遷移する。この状態は、制御回路ＣＣの出力Ａのローレベル遷移が遅延素子Ｄ１で遅延されて伝播し制御信号ＤＲＶＨがローレベルに遷移し更に遅延素子Ｄ２で遅延して伝播し信号Ｃがローレベルに遷移するまで継続する。これにより、排他的論理和回路ＥＸＯＲの入力は共にローレベルとなり出力Ｄはローレベルに遷移する。このとき、排他的論理和回路ＥＸＯＲの出力Ｆは、制御回路ＣＣの出力Ｂのローレベル遷移が遅延素子Ｄ３で遅延されて伝播し制御信号ＤＲＶＬがローレベルに遷移し更に遅延素子Ｄ４で遅延して伝播し信号Ｅがローレベルに遷移することでハイレベルに遷移し、制御回路ＣＣの出力Ａのローレベル遷移に応じてローレベルに遷移する。出力Ｆのハイレベル期間は、出力Ｄのハイレベル期間に包含される。
【００４３】
出力ＤまたはＦのハイレベル遷移に応じてＯＲ回路から出力される制御信号ＳＥＬはハイレベルに遷移する。
【００４４】
他の期間には、同期整流用ＦＥＴ（ＬＦ）のバックゲート電位ＶＢＧを負電圧ＶＢＮとする。尚、ＶＢＮはＧＮＤ電位でもよい。これにより、第７実施例では、第６実施例と同様に、短絡防止期間には常に寄生ＮＰＮトランジスタＴＲが動作するため、短絡防止期間に同期整流用ＦＥＴ（ＬＦ）を介して流れるコイル電流による電力消費を減少する作用効果、およびＰ型基板（Ｐ−ｓｕｂ）と同期整流用ＦＥＴ（ＬＦ）のドレインとのＰＮ接合を流れる洩れ電流を抑制する作用効果が得られる。第７実施例は、第１〜第６実施例と同様の効果を奏する。
【００４５】
以下、第１乃至第７実施例の奏する作用効果を述べる。
Ｐ型基板を使用した同期整流用ＦＥＴ内蔵のＤＣＤＣ変換装置において、短絡防止期間中に同期整流用ＦＥＴに流れるコイル電流による電力消費を、同期整流用ＦＥＴのデバイス構造を利用して寄生素子を構成することにより低減し、ＤＣＤＣ変換装置の変換効率を改善することができる。
【００４６】
また、Ｐ型基板から同期整流用ＦＥＴのドレインに向かって形成されるＰＮ接合に流れる漏れ電流を低減させることで制御回路の誤動作を防止することができる。
同期整流用ＦＥＴのバックゲートに加えるバイアス電圧をＰＮ接合の順方向電圧未満の電圧値に設定する。これにより、端子ＬＸの電位の低下を同期整流用ＦＥＴのバックゲート・ドレイン間に存在する寄生ダイオードの順方向電圧に比して小さく抑えることが可能となり、消費電力の低減が行える。
【００４７】
また、短絡防止期間に同期整流用ＦＥＴ（ＬＦ）のデバイス構造に起因して存在する寄生ＮＰＮトランジスタＴＲをオンさせることで、短絡防止期間に同期整流用ＦＥＴ（ＬＦ）を介して流れるコイル電流による電力消費を減少することができる。
【００４８】
また、第１、第２、第５、第６実施例では、同期整流用ＦＥＴ（ＬＦ）がオンしている期間もバックゲート電位をソース電位より高く設定することになるため、同期整流用ＦＥＴ（ＬＦ）のオン抵抗が下がり、オン抵抗による損失の低減効果も得られる。
【００４９】
なお、スイッチＳＷ１乃至ＳＷ６はそれぞれ、スイッチ部の一例である。また、第６実施例における遅延素子Ｄ１およびＤ２は、第１遅延素子の一例である。第７実施例における遅延素子Ｄ１およびＤ２は、第２遅延素子の一例である。第７実施例における遅延素子Ｄ３およびＤ４は、第３遅延素子の一例である。また、第６、第７実施例における出力Ａ、Ｂは、それぞれ、第１制御信号、第２制御信号の一例である。
【００５０】
また、第１乃至第７実施例として開示される技術は、昇降圧ＤＣＤＣ変換装置の、降圧用の機能に対しても適用可能である。
【００５１】
以上の第１乃至第７実施例を含む実施形態に関し、さらに以下の付記を開示する。
（付記１）
Ｐ型基板上に構成され同期整流用のＮ型トランジスタを内蔵するＤＣＤＣ変換装置であって、
前記Ｎ型トランジスタのソースに比して高電圧の第１バイアス電圧を印加する第１バイアス電圧部を備え、
前記Ｎ型トランジスタは、前記Ｐ型基板とはＮｗｅｌｌによって分離されたＰ型バックゲートを備え、
前記第１バイアス電圧部は前記Ｐ型バックゲートに接続されてなることを特徴とするＤＣＤＣ変換装置。
（付記２）
前記第１バイアス電圧は、ＰＮ接合の順方向電圧未満の電圧であることを特徴とする付記１に記載のＤＣＤＣ変換装置。
（付記３）
前記第１バイアス電圧は、メイントランジスタと前記Ｎ型トランジスタとが共に非導通である短絡防止期間に、前記Ｐ型バックゲート、前記Ｎ型トランジスタのソース、およびドレインを、ベース、コレクタ、およびエミッタとする寄生ＮＰＮトランジスタが導通するための前記ベースへの注入キャリアを供給する電圧であることを特徴とする付記１または２に記載のＤＣＤＣ変換装置。
（付記４）
Ｐ型基板上に構成され同期整流用のＮ型トランジスタを内蔵するＤＣＤＣ変換装置であって、
前記Ｎ型トランジスタは、前記Ｐ型基板とはＮｗｅｌｌによって分離されたＰ型バックゲートを備え、
前記Ｎ型トランジスタのソースに比して高電圧の第１バイアス電圧を印加する第１バイアス電圧部と、
前記Ｎ型トランジスタのソースと同電圧あるいは該ソースに比して低電圧の第２バイアス電圧を印加する第２バイアス電圧部と、
前記第１バイアス電圧部と前記第２バイアス電圧部の何れかを選択して前記Ｐ型バックゲートに接続するスイッチ部とを備え、
前記スイッチ部は、前記Ｐ型バックゲートに、メイントランジスタと前記Ｎ型トランジスタとが共に非導通状態である短絡防止期間に前記第１バイアス電圧部を接続し、前記メイントランジスタが導通状態であり前記Ｎ型トランジスタが非導通状態である期間に前記第２バイアス電圧部を接続することを特徴とするＤＣＤＣ変換装置。
（付記５）
前記スイッチ部は、前記メイントランジスタの導通制御に同期して選択の切り替えが行われることを特徴とする付記４に記載のＤＣＤＣ変換装置。
（付記６）
前記スイッチ部は、前記メイントランジスタの導通制御と前記Ｎ型トランジスタの導通制御との間での制御状態における排他的論理和により切り替え制御が行われることを特徴とする付記４に記載のＤＣＤＣ変換装置。
（付記７）
前記メイントランジスタと前記Ｎ型トランジスタとの接続点の電圧を所定電圧と比較する比較器を備え、
前記比較器により前記接続点の電圧が前記所定電圧を下回ることを、前記Ｐ型バックゲートが前記第１バイアス電圧部に接続されることの条件とすることを特徴とする付記５または６に記載のＤＣＤＣ変換装置。
（付記８）
前記メイントランジスタを導通指令する第１制御信号の指令開始のタイミングに遅延を付与する第１遅延素子を備え、
前記スイッチ部は、前記第１制御信号の指令解除のタイミングに応じて前記第１バイアス電圧部を接続し、前記第１遅延素子から出力される信号に応じて前記第２バイアス電圧部を接続することを特徴とする付記４に記載のＤＣＤＣ変換装置。
（付記９）
前記メイントランジスタを導通指令する第１制御信号の指令開始のタイミングに遅延を付与する第２遅延素子と、
前記Ｎ型トランジスタを導通指令する第２制御信号の指令開始のタイミングに遅延を付与する第３遅延素子とを備え、
前記スイッチ部は、前記第１制御信号の指令解除のタイミングに応じて前記第１バイアス電圧部を接続し、前記第３遅延素子から出力される信号に応じて前記第２バイアス電圧部を接続すると共に、前記第２制御信号の指令解除のタイミングに応じて前記第１バイアス電圧部を接続し、前記第２遅延素子から出力される信号に応じて前記第２バイアス電圧部を接続することを特徴とする付記４に記載のＤＣＤＣ変換装置。
【符号の説明】
【００５２】
ＣＣ  制御回路
ＨＦ  メイン側ＦＥＴ
ＬＦ  同期整流用ＦＥＴ
ＴＲ  寄生ＮＰＮトランジスタ
ＤＲＶＨ、ＤＲＶＬ  ゲート制御信号
ＢＧ  バックゲート
Ｓ  ソース
Ｇ  ゲート
Ｄ  ドレイン
ＢＤ１  第１寄生ダイオード
ＢＤ２  第２寄生ダイオード
ＳＷ１乃至ＳＷ６  スイッチ
ＣＭ  比較回路
Ｄ１乃至Ｄ４  遅延素子
Ｐ−ｓｕｂ  Ｐ型基板
ＶＤＳ  ドレイン−ソース間電圧
ＶＢＳ  バックゲート−ソース間電圧
ＶＧＳ  ゲート−ソース間電圧
Ｖｉｎ  入力電圧
Ｖｏｕｔ  出力電圧
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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