(57)【特許請求の範囲】
【請求項１】
主表面を有する半導体基板と、
前記主表面に互いに間隔をおいて形成されたソース領域およびドレイン領域と、
前記ソース領域と前記ドレイン領域とに挟まれる前記主表面上に形成されたゲート電極層と、
前記ソース領域の表面に接するように形成された第１導電層と、
前記ドレイン領域の表面に接するように形成された第２導電層とを備え、
前記第１導電層と前記ソース領域との接触領域から前記ゲート電極層の下側を通って前記第２導電層と前記ドレイン領域との接触領域まで延びるように溝が前記主表面に形成されており、
前記ドレイン領域の周囲を覆うように形成され、かつ前記ドレイン領域よりも低い不純物濃度を有し、かつ前記ドレイン領域と同じ導電型のドレイン側低濃度領域と、
前記ソース領域の周囲を覆うように形成され、かつ前記ソース領域よりも低い不純物濃度を有し、かつ前記ソース領域と同じ導電型のソース側低濃度領域とをさらに備え、
前記溝は前記ドレイン側低濃度領域と前記ソース側低濃度領域を通るように形成されている、半導体装置。
【請求項２】
前記第１導電層および前記第２導電層の各々が前記溝の側壁に接するように構成されている、請求項１に記載の半導体装置。
【請求項３】
前記溝は複数の溝部を含んでおり、複数の前記溝部のそれぞれは互いに並走するように形成されている、請求項１または２に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体装置およびその製造方法に関し、特に、半導体基板の主表面に溝が形成された半導体装置およびその製造方法に関するものである。
【背景技術】
【０００２】
半導体基板の主表面に溝を形成した半導体装置は、たとえば特開平７−１３１００９号公報に開示されている。この公報の半導体装置では、ＭＯＳ（Metal Oxide Semiconductor）トランジスタのチャネル領域において、微細なトレンチ（溝）がチャネル幅方向と直交して形成されている。このため、実際のゲート寸法に比べて実効的なチャネル幅を長くすることができる。その結果、安定した動作特性を維持した状態でチャネル幅方向の微細化が最大限に実現されたＭＯＳトランジスタを得ることができるとこの公報には記載されている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平７−１３１００９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
この公報に記載の半導体装置では、ドレイン電流が不十分であるという問題がある。そのため、特性を劣化させることなく半導体装置を微細化することは困難である。
【０００５】
本発明は、上記の課題を鑑みてなされたものであり、その目的は、特性を劣化させることなく、微細化することができる半導体装置およびその製造方法を提供することである。
【課題を解決するための手段】
【０００６】
本実施の形態の半導体装置は、主表面を有する半導体基板と、主表面に互いに間隔をおいて形成されたソース領域およびドレイン領域と、ソース領域と前記ドレイン領域とに挟まれる主表面上に形成されたゲート電極層と、ソース領域の表面に接するように形成された第１導電層と、ドレイン領域の表面に接するように形成された第２導電層とを備え、第１導電層とソース領域との接触領域からゲート電極層の下側を通って第２導電層とドレイン領域との接触領域まで延びるように溝が主表面に形成されている。ドレイン領域の周囲を覆うように形成され、かつドレイン領域よりも低い不純物濃度を有し、かつドレイン領域と同じ導電型のドレイン側低濃度領域と、ソース領域の周囲を覆うように形成され、かつソース領域よりも低い不純物濃度を有し、かつソース領域と同じ導電型のソース側低濃度領域とをさらに備えている。溝はドレイン側低濃度領域とソース側低濃度領域を通るように形成されている。
【発明の効果】
【０００７】
本実施の形態の半導体装置によれば、第１導電層とソース領域との接触領域からゲート電極層の下側を通って第２導電層とドレイン領域との接触領域まで延びるように溝が主表面に形成されている。このため、溝の底壁に加えて側壁がソース領域からドレイン領域までドレイン電流の経路となるのでドレイン電流を増大させることができる。これにより、特性を劣化させることなく半導体装置を微細化することができる。
【図面の簡単な説明】
【０００８】
【図１】本発明の実施の形態１における半導体装置の概略平面図である。
【図２】図１の概略断面図であって、ＩＩＡ−ＩＩＡ線に沿う概略断面図（Ａ）と、ＩＩＢ−ＩＩＢ線に沿う概略断面図（Ｂ）と、ＩＩＣ−ＩＩＣ線に沿う概略断面図（Ｃ）と、ＩＩＤ−ＩＩＤ線に沿う概略断面図（Ｄ）である。
【図３】図２（Ａ）のＰ１部のＢ濃度の分布を示す図である。
【図４】図２（Ｂ）のＰ２部のＢ濃度の分布を示す図である。
【図５】図２（Ｃ）のＰ３部のＢ濃度の分布を示す図である。
【図６】図２（Ａ）のＰ１部のＰ濃度の分布を示す図である。
【図７】図２（Ａ）のＰ１部のＡｓ濃度の分布を示す図である。
【図８】図２（Ａ）のＶＩＩＩ−ＶＩＩＩ線に沿う不純物濃度のプロファイルを示す図である。
【図９】図２（Ｂ）のＩＸ−ＩＸ線に沿う不純物濃度のプロファイルを示す図である。
【図１０】本発明の実施の形態１における半導体装置の製造方法の第１工程を示す概略平面図である。
【図１１】図１０の概略断面図であって、ＸＩＡ−ＸＩＡ線に沿う概略断面図（Ａ）と、ＸＩＢ−ＸＩＢ線に沿う概略断面図（Ｂ）と、ＸＩＣ−ＸＩＣ線に沿う概略断面図（Ｃ）と、ＸＩＤ−ＸＩＤ線に沿う概略断面図（Ｄ）である。
【図１２】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図であって、図２（Ｃ）のＰ３部に対応する位置においてトレンチが形成された状態を示す概略断面図である。
【図１３】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図であって、図２（Ｃ）のＰ３部に対応する位置においてトレンチに酸化シリコン膜が形成された状態を示す概略断面図である。
【図１４】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図であって、図２（Ｃ）のＰ３部に対応する位置において窒化シリコン膜の一部がエッチングされた状態を示す概略断面図である。
【図１５】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図であって、図２（Ｃ）のＰ３部に対応する位置において酸化シリコン膜がさらに形成された状態を示す概略断面図である。
【図１６】本発明の実施の形態１における半導体装置の製造方法の第２工程を示す概略断面図であって、図２（Ｃ）のＰ３部に対応する位置において酸化シリコン膜および窒化シリコン膜がエッチングされた状態を示す概略断面図である。
【図１７】本発明の実施の形態１における半導体装置の製造方法の第３工程を示す概略断面図（Ａ）〜（Ｄ）であって、その断面位置は図１１（Ａ）〜（Ｄ）にそれぞれ対応する。
【図１８】本発明の実施の形態１における半導体装置の製造方法の第４工程を示す概略断面図（Ａ）〜（Ｄ）であって、その断面位置は図１１（Ａ）〜（Ｄ）にそれぞれ対応する。
【図１９】本発明の実施の形態１における半導体装置の製造方法の第５工程を示す概略断面図（Ａ）〜（Ｄ）であって、その断面位置は図１１（Ａ）〜（Ｄ）にそれぞれ対応する。
【図２０】本発明の実施の形態１における半導体装置の製造方法の溝に対するイオン注入を示す概略平面図である。
【図２１】本発明の実施の形態１における半導体装置の製造方法の第６工程を示す概略断面図（Ａ）〜（Ｄ）であって、その断面位置は図１１（Ａ）〜（Ｄ）にそれぞれ対応する。
【図２２】本発明の実施の形態１における半導体装置の製造方法の第７工程を示す概略平面図である。
【図２３】図２２の概略断面図であって、ＸＸＩＩＩＡ−ＸＸＩＩＩＡ線に沿う概略断面図（Ａ）と、ＸＸＩＩＩＢ−ＸＸＩＩＩＢ線に沿う概略断面図（Ｂ）と、ＸＸＩＩＩＣ−ＸＸＩＩＩＣ線に沿う概略断面図（Ｃ）と、ＸＸＩＩＩＤ−ＸＸＩＩＩＤ線に沿う概略断面図（Ｄ）である。
【図２４】本発明の実施の形態１における半導体装置の製造方法の第８工程を示す概略断面図（Ａ）〜（Ｄ）であって、その断面位置は図１１（Ａ）〜（Ｄ）にそれぞれ対応する。
【図２５】本発明の実施の形態１における半導体装置の製造方法の第９工程を示す概略平面図である。
【図２６】図２５の概略断面図であって、ＸＸＶＩＡ−ＸＸＩＶＡ線に沿う概略断面図（Ａ）と、ＸＸＶＩＢ−ＸＸＶＩＢ線に沿う概略断面図（Ｂ）と、ＸＸＶＩＣ−ＸＸＶＩＣ線に沿う概略断面図（Ｃ）と、ＸＸＶＩＤ−ＸＸＶＩＤ線に沿う概略断面図（Ｄ）である。
【図２７】本発明の実施の形態１における半導体装置の製造方法の第１０工程を示す概略平面図である。
【図２８】図２７の概略断面図であって、ＸＸＶＩＩＩＡ−ＸＸＶＩＩＩＡ線に沿う概略断面図（Ａ）と、ＸＸＶＩＩＩＢ−ＸＸＩＩＩＶＢ線に沿う概略断面図（Ｂ）と、ＸＸＶＩＩＩＣ−ＸＸＶＩＩＩＣ線に沿う概略断面図（Ｃ）と、ＸＸＶＩＩＩＤ−ＸＸＶＩＩＩＤ線に沿う概略断面図（Ｄ）である。
【図２９】本発明の実施の形態１における比較例１の半導体装置の概略平面図（Ａ）と、本発明の実施の形態１における比較例２の半導体装置の概略平面図（Ｂ）である。
【図３０】本実施の形態、比較例１および比較例２の半導体装置の構成におけるドレイン電流を示す図である。
【図３１】比較例３のＢ濃度の分布を示す図であり、その位置は図３に対応する位置である。
【図３２】比較例３のＢ濃度の分布を示す図であり、その位置は図４対応する位置である。
【図３３】比較例３のＢ濃度の分布を示す図であり、その位置は図５に対応する位置である。
【図３４】本発明の実施の形態２における半導体装置の概略平面図である。
【図３５】図３４の概略断面図であって、ＸＸＸＶＡ−ＸＸＸＶＡ線に沿う概略断面図（Ａ）と、ＸＸＸＶＢ−ＸＸＸＶＢ線に沿う概略断面図（Ｂ）と、ＸＸＸＶＣ−ＸＸＸＶＣ線に沿う概略断面図（Ｃ）と、ＸＸＸＶＤ−ＸＸＸＶＤ線に沿う概略断面図（Ｄ）である。
【図３６】本発明の実施の形態２における半導体装置の製造方法の第１工程を示す概略平面図である。
【図３７】図３６の概略断面図であって、ＸＸＸＶＩＩＡ−ＸＸＸＶＩＩＡ線に沿う概略断面図（Ａ）と、ＸＸＸＶＩＩＢ−ＸＸＸＶＩＩＢ線に沿う概略断面図（Ｂ）と、ＸＸＸＶＩＩＣ−ＸＸＸＶＩＩＣ線に沿う概略断面図（Ｃ）と、ＸＸＸＶＩＩＤ−ＸＸＸＶＩＩＤ線に沿う概略断面図（Ｄ）である。
【図３８】本発明の実施の形態２における半導体装置の製造方法の第３工程を示す概略断面図（Ａ）〜（Ｄ）であって、その断面位置は図３７（Ａ）〜（Ｄ）にそれぞれ対応する。
【図３９】本発明の実施の形態２における半導体装置の製造方法の第４工程を示す概略断面図（Ａ）〜（Ｄ）であって、その断面位置は図３７（Ａ）〜（Ｄ）にそれぞれ対応する。
【図４０】本発明の実施の形態２における半導体装置の製造方法の第５工程を示す概略断面図（Ａ）〜（Ｄ）であって、その断面位置は図３７（Ａ）〜（Ｄ）にそれぞれ対応する。
【図４１】本発明の実施の形態２における半導体装置の製造方法の第６工程を示す概略断面図（Ａ）〜（Ｄ）であって、その断面位置は図３７（Ａ）〜（Ｄ）にそれぞれ対応する。
【図４２】本発明の実施の形態２における半導体装置の製造方法の第７工程を示す概略平面図である。
【図４３】図４２の概略断面図であって、ＸＬＩＩＩＡ−ＸＬＩＩＩＡ線に沿う概略断面図（Ａ）と、ＸＬＩＩＩＢ−ＸＬＩＩＩＢ線に沿う概略断面図（Ｂ）と、ＸＬＩＩＩＣ−ＸＬＩＩＩＣ線に沿う概略断面図（Ｃ）と、ＸＬＩＩＩＤ−ＸＬＩＩＩＤ線に沿う概略断面図（Ｄ）である。
【図４４】本発明の実施の形態２における半導体装置の製造方法の第８工程を示す概略断面図（Ａ）〜（Ｄ）であって、その断面位置は図３７（Ａ）〜（Ｄ）にそれぞれ対応する。
【図４５】本発明の実施の形態２における半導体装置の製造方法の第９工程を示す概略平面図である。
【図４６】図４５の概略断面図であって、ＸＬＶＩＡ−ＸＬＶＩＡ線に沿う概略断面図（Ａ）と、ＸＬＶＩＢ−ＸＬＶＩＢ線に沿う概略断面図（Ｂ）と、ＸＬＶＩＣ−ＸＬＶＩＣ線に沿う概略断面図（Ｃ）と、ＸＬＶＩＤ−ＸＬＶＩＤ線に沿う概略断面図（Ｄ）である。
【図４７】本発明の実施の形態２における半導体装置の製造方法の第１０工程を示す概略平面図である。
【図４８】図４７の概略断面図であって、ＸＬＶＩＩＩＡ−ＸＬＶＩＩＩＡ線に沿う概略断面図（Ａ）と、ＸＬＶＩＩＩＢ−ＸＬＩＩＩＶＢ線に沿う概略断面図（Ｂ）と、ＸＬＶＩＩＩＣ−ＸＬＶＩＩＩＣ線に沿う概略断面図（Ｃ）と、ＸＬＶＩＩＩＤ−ＸＬＶＩＩＩＤ線に沿う概略断面図（Ｄ）である。
【図４９】本発明の実施の形態２における変形例１の半導体装置の概略平面図である。
【図５０】図４９のＬ−Ｌ線に沿う概略断面図である。
【図５１】本発明の実施の形態２における変形例２の半導体装置の概略平面図である。
【図５２】本発明の実施の形態２における比較例１のＭＯＳＦＥＴの概略断面図である。
【図５３】本発明の実施の形態２における比較例２のＭＯＳＦＥＴの概略断面図である。
【図５４】本発明の実施の形態３における半導体装置の概略平面図である。
【図５５】図５４のＬＶ−ＬＶ線に沿う概略断面図であって、溝の形状を示す概略断面図である。
【図５６】本発明の実施の形態３における半導体装置と比較される本発明の実施の形態２の半導体装置の概略断面図であって、その断面は図５５に対応する。
【図５７】本発明の実施の形態４における半導体装置の概略平面図である。
【図５８】本発明の実施の形態４における変形例の半導体装置の概略平面図である。
【図５９】図５８のＬＩＸ−ＬＩＸ線に沿う概略断面図であって、溝の形状を示す概略断面図である。
【図６０】本発明の実施の形態５における半導体装置の製造方法を示す概略斜視図であって、サイドウォール絶縁膜が形成される前のゲート電極層の近傍を示す概略斜視図である。
【図６１】図６０の概略断面図であって、ＬＸＩＡ−ＬＸＩＡ線に沿う概略断面図（Ａ）と、ＬＸＩＢ−ＬＸＩＢ線に沿う概略断面図（Ｂ）と、ＬＸＩＣ−ＬＸＩＣ線に沿う概略断面図（Ｃ）である。
【図６２】本発明の実施の形態５における半導体装置の製造方法の第１工程を示す概略図（Ａ）〜（Ｃ）であって、その断面位置は図６１（Ａ）〜（Ｃ）に対応する。
【図６３】本発明の実施の形態５における半導体装置の製造方法の第２工程を示す概略図（Ａ）〜（Ｃ）であって、その断面位置は図６１（Ａ）〜（Ｃ）に対応する。
【図６４】本発明の実施の形態５における半導体装置の製造方法の第３工程を示す概略図（Ａ）〜（Ｃ）であって、その断面位置は図６１（Ａ）〜（Ｃ）に対応する。
【図６５】本発明の実施の形態５における半導体装置の製造方法の第４工程を示す概略図（Ａ）〜（Ｃ）であって、その断面位置は図６１（Ａ）〜（Ｃ）に対応する。
【図６６】本発明の実施の形態５における半導体装置の製造方法を示す概略斜視図であって、サイドウォール絶縁膜が形成されたゲート電極層の近傍を示す概略斜視図である。
【図６７】サイドウォール絶縁膜を形成する際の絶縁膜の残渣が溝に残った状態を示す概略断面図であって、その断面位置は図２（Ｄ）に対応する。
【図６８】本発明の実施の形態６における半導体装置が搭載されたチップの概略平面図である。
【図６９】本発明の実施の形態６における半導体装置の製造方法の第１工程を示す概略断面図であって、溝が形成された半導体装置の概略断面図（Ａ）と、溝が形成されていない半導体装置の概略断面図（Ｂ）であり、その断面位置はそれぞれ図２（Ｂ）に対応する。
【図７０】本発明の実施の形態６における溝が形成された半導体装置の概略断面図であって、その断面位置は図２（Ｄ）に対応する。
【図７１】本発明の実施の形態６における半導体装置の製造方法の第２工程を示す概略断面図であって、溝が形成された半導体装置の概略断面図（Ａ）と、溝が形成されていない半導体装置の概略断面図（Ｂ）であり、その断面位置は図６９（Ａ）および（Ｂ）にそれぞれ対応する。
【図７２】本発明の実施の形態６における半導体装置の製造方法の第２工程を示す概略断面図であって、溝が形成された半導体装置の概略断面図であり、その断面位置は図７０に対応する。
【図７３】本発明の実施の形態６における半導体装置の製造方法の第３工程を示す概略断面図であって、溝が形成された半導体装置の概略断面図（Ａ）と、溝が形成されていない半導体装置の概略断面図（Ｂ）であり、その断面位置は図６９（Ａ）および（Ｂ）にそれぞれ対応する。
【図７４】本発明の実施の形態６における半導体装置の製造方法の第４工程を示す概略断面図であって、溝が形成された半導体装置の概略断面図（Ａ）と、溝が形成されていない半導体装置の概略断面図（Ｂ）であり、その断面位置は図６９（Ａ）および（Ｂ）にそれぞれ対応する。
【図７５】本発明の実施の形態６における半導体装置の製造方法の第４工程を示す概略断面図であって、溝が形成された半導体装置の概略断面図であり、その断面位置は図７０に対応する。
【図７６】本発明の実施の形態６における半導体装置の製造方法の第５工程を示す概略断面図であって、溝が形成された半導体装置の概略断面図（Ａ）と、溝が形成されていない半導体装置の概略断面図（Ｂ）であり、その断面位置は図６９（Ａ）および（Ｂ）にそれぞれ対応する。
【図７７】本発明の実施の形態６における半導体装置の製造方法の第６工程を示す概略断面図であって、溝が形成された半導体装置の概略断面図（Ａ）と、溝が形成されていない半導体装置の概略断面図（Ｂ）であり、その断面位置は図６９（Ａ）および（Ｂ）にそれぞれ対応する。
【図７８】本発明の実施の形態６における半導体装置の製造方法において、溝が形成された半導体装置にシリサイドプロテクションマスクが形成された状態を示す概略断面図（Ａ）と、溝が形成されていない半導体装置にシリサイドプロテクションマスクが形成されていない状態を示す概略断面図（Ｂ）であって、その断面位置は図６９（Ａ）および（Ｂ）にそれぞれ対応する。
【図７９】本発明の実施の形態６における半導体装置の製造方法において、溝が形成された半導体装置にシリサイドが形成された状態を示す概略断面図（Ａ）と、溝が形成されていない半導体装置にシリサイドが形成された状態を示す概略断面図（Ｂ）であって、その断面位置は図６９（Ａ）および（Ｂ）にそれぞれ対応する。
【図８０】本発明の実施の形態７における半導体装置の製造方法の第１工程を示す概略断面図であって、溝が形成された半導体装置の概略断面図（Ａ）と、溝が形成されていない半導体装置の概略断面図（Ｂ）であり、その断面位置はそれぞれ図２（Ｂ）に対応する。
【図８１】本発明の実施の形態７における半導体装置の製造方法の第２工程を示す概略断面図であって、溝が形成された半導体装置の概略断面図（Ａ）と、溝が形成されていない半導体装置の概略断面図（Ｂ）であり、その断面位置は図８０（Ａ）および（Ｂ）にそれぞれ対応する。
【図８２】本発明の実施の形態７における溝が形成された半導体装置の概略断面図であって、その断面位置は図２（Ｄ）に対応する。
【図８３】本発明の実施の形態７における半導体装置の製造方法の第３工程を示す概略断面図であって、溝が形成された半導体装置の概略断面図（Ａ）と、溝が形成されていない半導体装置の概略断面図（Ｂ）であり、その断面位置は図８０（Ａ）および（Ｂ）にそれぞれ対応する。
【図８４】本発明の実施の形態７における半導体装置の製造方法の第４工程を示す概略断面図であって、溝が形成された半導体装置の概略断面図（Ａ）と、溝が形成されていない半導体装置の概略断面図（Ｂ）であり、その断面位置は図８０（Ａ）および（Ｂ）にそれぞれ対応する。
【発明を実施するための形態】
【０００９】
以下、本発明の実施の形態について図に基づいて説明する。
（実施の形態１）
まず本発明の実施の形態１の半導体装置の構成について説明する。
【００１０】
図１を参照して、本実施の形態における半導体装置は、主表面を有する半導体基板ＳＢと、半導体基板ＳＢに形成されたＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）とを主に有している。半導体基板ＳＢには、たとえばシリコン基板が適用され得る。
【００１１】
図１、図２（Ａ）および（Ｂ）を参照して、半導体基板ＳＢの主表面には、たとえばＬＯＣＯＳ（Local Oxidation of Silicon）よりなる素子分離膜ＴＩが形成されている。なお、図１は図２（Ａ）のＩ−Ｉ線に沿う平面図である。図１ではソース側導電層ＣＬ１、ドレイン側導電層ＣＬ２、層間絶縁膜ＩＩおよびゲート絶縁膜ＧＩは見やすくするため図示されていない。
【００１２】
この素子分離膜ＴＩにより分離された領域にＭＯＳＦＥＴが形成されている。このＭＯＳＦＥＴは、たとえばｎ型ＭＯＳＦＥＴよりなっており、半導体基板ＳＢの主表面のｐ型ウェル領域ＰＷに形成されている。なお、このＭＯＳＦＥＴは、ｐ型ＭＯＳＦＥＴであってもよい。図示しないがｐ型ＭＯＳＦＥＴの場合にはｐ型ＭＯＳＦＥＴはｎ型ウェル領域に形成される。
【００１３】
ｎ型ＭＯＳＦＥＴは、ｎ型不純物の低濃度領域と高濃度領域とによるＬＤＤ（Lightly Doped Drain）構造を有していてもよい。以下、本実施の形態の一例としてＬＤＤ構造を有するｎ型ＭＯＳＦＥＴについて説明する。
【００１４】
ＬＤＤ構造を有するｎ型ＭＯＳＦＥＴは、ソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬとなる一対のｎ型低濃度領域と、ソース領域ＳＲおよびドレイン領域ＤＲとなる一対のｎ型高濃度領域と、ゲート電極層ＧＥと、ゲート絶縁膜ＧＩと、溝ＲＥとを主に有している。
【００１５】
ソース領域ＳＲとドレイン領域ＤＲとはｐ型ウェル領域ＰＷ内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ソース領域ＳＲとドレイン領域ＤＲとは一対のｎ型不純物領域により構成されている。ソース領域ＳＲとドレイン領域ＤＲとはゲート電極層ＧＥに対して非対称に形成されている。ドレイン領域ＤＲは、ソース領域ＳＲと比較してゲート電極層ＧＥからオフセットされて形成されている。
【００１６】
ソース側低濃度領域ＳＬとドレイン側低濃度領域ＤＬとは、ｐ型ウェル領域ＰＷ内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ソース側低濃度領域ＳＬは、ソース領域ＳＲの周囲を覆うように形成されている。ソース側低濃度領域ＳＬは、ソース領域ＳＲよりも低い不純物濃度を有している。ソース側低濃度領域ＳＬは、ソース領域ＳＲと同じ導電型に形成されている。
【００１７】
ドレイン側低濃度領域ＤＬは、ドレイン領域ＤＲの周囲を覆うように形成されている。ドレイン側低濃度領域ＤＬは、ドレイン領域ＤＲよりも低い不純物濃度を有している。ドレイン側低濃度領域ＤＬは、ドレイン領域ＤＲと同じ導電型に形成されている。溝ＲＥはドレイン側低濃度領域ＤＬとソース側低濃度領域ＳＬを通るように形成されている。ソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬは、ｎ型不純物領域を有するＬＤＤ層を構成している。
【００１８】
ゲート電極層ＧＥは、ソース領域ＳＲとドレイン領域ＤＲとに挟まれる半導体基板ＳＢの主表面上に形成されている。ゲート電極層ＧＥは、ソース側低濃度領域ＳＬとドレイン側低濃度領域ＤＬとなる一対のｎ型不純物領域に挟まれるチャネル形成領域上にゲート絶縁膜ＧＩを挟んで形成されている。ゲート電極層ＧＥの側壁には、サイドウォール絶縁膜ＳＩが形成されている。ドレイン領域ＤＲとサイドウォール絶縁膜ＳＩと間には隔たりがある。
【００１９】
ゲート絶縁膜ＧＩ、ゲート電極層ＧＥ、サイドウォール絶縁膜ＳＩおよび素子分離膜ＴＩを覆うように層間絶縁膜ＩＩが形成されている。ゲート絶縁膜ＧＩと層間絶縁膜ＩＩとを貫通するように第１導電層ＰＬ１と第２導電層ＰＬ２とが形成されている。第１導電層ＰＬ１はソース領域ＳＲの表面に接するように形成されている。第２導電層ＰＬ２は、ドレイン領域ＤＲの表面に接するように形成されている。
【００２０】
層間絶縁膜ＩＩ上にはソース側導電層ＣＬ１とドレイン側導電層ＣＬ２とが形成されている。ソース側導電層ＣＬ１と第１導電層ＰＬ１とは電気的に接続されている。ドレイン側導電層ＣＬ２と第２導電層ＰＬ２とは電気的に接続されている。
【００２１】
図１、図２（Ａ）、（Ｃ）および（Ｄ）を参照して、半導体基板ＳＢの主表面には溝ＲＥが形成されている。溝ＲＥは、第１導電層ＰＬ１とソース領域ＳＲとの接触領域ＣＲ１からゲート電極層ＧＥの下側を通って第２導電層ＰＬ２とドレイン領域ＤＲとの接触領域ＣＲ２まで延びるように形成されている。
【００２２】
溝ＲＥは、複数の溝部ＲＰを含んでいてもよい。複数の溝部ＲＰのそれぞれは互いに並走するように形成されていてもよい。図２（Ｃ）および（Ｄ）に示されるように複数の溝部ＲＰによってｎ型ＭＯＳＦＥＴのチャネル幅方向にリップル形状が形成されていてもよい。このリップル形状に沿ってｐ型ウェル領域ＰＷ内の半導体基板ＳＢの主表面にドレイン領域ＤＲ、ドレイン側低濃度領域ＤＬが形成されている。複数の溝部ＲＰの上にゲート絶縁膜ＧＩを挟んでゲート電極層ＧＥが形成されている。
【００２３】
第２導電層ＰＬ２は、溝ＲＥの複数の溝部ＲＰの各々のチャネル長方向の側壁ＳＷに接するように構成されている。第２導電層ＰＬ２は、溝ＲＥの複数の溝部ＲＰのチャネル幅方向の壁面と接するように構成されていてもよい。
【００２４】
なお、図示されていないソース領域ＳＲ側も上述のドレイン領域ＤＲ側と同様の構成を有している。複数の溝部ＲＰのリップル形状に沿ってｐ型ウェル領域ＰＷ内の半導体基板ＳＢの主表面にソース領域ＳＲ、ソース側低濃度領域ＳＬが形成されている。第１導電層ＰＬ１は、溝ＲＥの複数の溝部ＲＰの各々のチャネル長方向の側壁ＳＷに接するように構成されている。
【００２５】
続いて、本実施の形態における半導体装置を構成するｎ型ＭＯＳＦＥＴの各層（領域）の濃度について説明する。図３〜図５に示すＢ（ホウ素）は、たとえば加速電圧７０ｋｅＶ、角度４５度、濃度２×１０12／ｃｍ2、回数４回でイオン注入されている。
【００２６】
図３を参照して、図２（Ａ）のＰ１部の濃度分布においては、ｎ型ＭＯＳＦＥＴのＢ（ホウ素）濃度は、チャネルドープ層ＣＤで均一に分布している。図４を参照して、図２（Ｂ）のＰ２部の濃度分布においては、ｎ型ＭＯＳＦＥＴのＢ（ホウ素）濃度は、チャネルドープ層ＣＤで均一に分布している。
【００２７】
図５を参照して、ｎ型ＭＯＳＦＥＴのＢ濃度においては、溝ＲＥの底部、角部、側部ともまんべんなく不純物濃度が濃い領域が分布している。溝ＲＥの角部においてもＢ濃度の濃い領域が分布している。
【００２８】
図６を参照して、ｎ型ＭＯＳＦＥＴのＰ（リン）濃度においては、Ｐ濃度の濃い領域であるソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬが形成されている。これらソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬによりＬＤＤ構造が形成されている。図６に示すＰ（リン）は、たとえば加速電圧１３０ｋｅＶ、角度４５度、濃度３．７５×１０12／ｃｍ2、回数４回、加速電圧１５０ｋｅＶ、角度４５度、濃度５×１０12／ｃｍ2、回数４回でイオン注入されている。
【００２９】
図７を参照して、ｎ型ＭＯＳＦＥＴのＡｓ（砒素）濃度においては、Ａｓ濃度の濃い領域であるソース領域ＳＲおよびドレイン領域ＤＲが形成されている。ドレイン領域ＤＲは、サイドウォール絶縁膜ＳＩより隔てられて形成されている。図７に示すＡｓ（砒素）は、加速電圧５０ｋｅＶ、角度７度、濃度４×１０15／ｃｍ2、回数１回でイオン注入されている。
【００３０】
図８および図９を参照して、図８および図９の横軸は、図２（Ａ）のＶＩＩＩ−ＶＩＩＩ線および図２（Ｂ）のＩＸ−ＩＸ線に沿う位置を示している。図８および図９の縦軸は、それぞれの位置での不純物濃度（単位（ｃｍ-2））を示している。この不純物は、Ａｓ、ＢおよびＰである。図８および図９に示すように、ソース領域ＳＲおよびドレイン領域ＤＲでは、Ａｓ濃度が高くなっている。Ａｓ濃度は、２×１０20ｃｍ-2程度のピーク濃度を有している。ソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬではＰ濃度が高くなっている。Ｐ濃度は、９×１０17ｃｍ-2程度のピーク濃度を有している。Ｂ濃度は、９×１０16ｃｍ-2程度のほぼ一定の濃度を有している。図２（Ａ）のＰ１部および図２（Ｂ）のＰ２部に示すように、溝ＲＥの底部と溝ＲＥの周辺とでは、不純物濃度の大きな差はない。
【００３１】
次に、本実施の形態の半導体装置の製造方法について説明する。
図１０および図１１（Ａ）〜（Ｄ）を参照して、まず半導体基板ＳＢが準備される。半導体基板ＳＢの主表面に酸化シリコン膜（ＳｉＯ）ＩＬ１が形成される。酸化シリコン膜ではなく酸化窒化シリコン膜（ＳｉＯＮ）が形成されてもよい。酸化シリコン膜ＩＬ１は、たとえば５〜５０ｎｍ程度の厚さに形成される。酸化シリコン膜ＩＬ１上に窒化シリコン膜（ＳｉＮ）ＩＬ２が形成される。窒化シリコン膜ＩＬ２は、たとえば５０〜２００ｎｍ程度の厚さに形成される。通常のフォトグラフィにより、その窒化シリコン膜ＩＬ２上にフォトレジストパターンＰＲ１が形成される。このフォトレジストパターンＰＲ１をマスクとして酸化シリコン膜ＩＬ１および窒化シリコン膜ＩＬ２がエッチングされてパターニングされる。この後、フォトレジストパターンＰＲ１は、たとえばアッシングなどにより除去される。
【００３２】
図１２を参照して、パターニングされた酸化シリコン膜ＩＬ１および窒化シリコン膜ＩＬ２をマスクとして異方性エッチングされることにより半導体基板ＳＢの主表面にトレンチが形成される。トレンチは、たとえば５０〜５００ｎｍ程度の厚さに形成される。
【００３３】
この後、図１３を参照して、たとえば炉体またはＲＴＰ（Rapid Thermal Process）により、ドライ雰囲気またはウェット雰囲気において、トレンチの内面に酸化シリコン膜ＩＬ１１が形成される。この際、窒化シリコン膜ＩＬ２の表面は酸化されずにトレンチの内面に酸化シリコン膜ＩＬ１１が形成される条件で酸化が行われる。酸化シリコン膜ＩＬ１１は、たとえば５〜２０ｎｍ程度の厚さに形成される。
【００３４】
続いて、図１４を参照して、たとえば熱リン酸により窒化シリコン膜ＩＬ２の一部がエッチングされる。このエッチング量は、５〜５０ｎｍ程度である。この結果、窒化シリコン膜ＩＬ２は、トレンチの開口部から後退した形状となる。
【００３５】
この後、図１５を参照して、窒化シリコン膜ＩＬ２がトレンチの開口部から後退した状態でさらに酸化が行われる。これにより、酸化シリコン膜ＩＬ１および酸化シリコン膜ＩＬ１１がさらに厚くなるように形成される。この際、トレンチの開口部の酸化シリコン膜ＩＬ１および酸化シリコン膜ＩＬ１１が窒化シリコン膜ＩＬ２から突き出しているため、酸化によってトレンチの開口部の角部が丸くなるように形成される。
【００３６】
この後、たとえば熱リン酸により窒化シリコン膜ＩＬ２がエッチングされる。続いて、たとえばフッ酸により酸化シリコン膜ＩＬ１および酸化シリコン膜ＩＬ１１がエッチングされる。図１６を参照して、上記のエッチングにより溝部ＲＰの角部は丸くなるように形成される。溝ＲＥの側壁は曲線形状を有するように形成される。この溝部ＲＰが複数個（たとえば３つ）並走するように形成されて、複数の溝部ＲＰからなる溝ＲＥが形成される。
【００３７】
この後、図１７（Ａ）〜（Ｄ）を参照して、溝ＲＥが形成された半導体基板ＳＢの主表面に酸化シリコン膜ＩＬ３が形成される。酸化シリコン膜ＩＬ３上に窒化シリコン膜ＩＬ４が形成される。通常のフォトグラフィにより、その窒化シリコン膜ＩＬ４上にフォトレジストパターンＰＲ２が形成される。このフォトレジストパターンＰＲ２をマスクとして窒化シリコン膜ＩＬ４がエッチングされてパターニングされる。この後、フォトレジストパターンＰＲ２は、たとえばアッシングなどにより除去される。
【００３８】
パターニングされた窒化シリコン膜ＩＬ４をマスクとして、酸化シリコン膜ＩＬ３がさらに酸化される。この後、たとえば熱リン酸により窒化シリコン膜ＩＬ４がエッチングされる。
【００３９】
図１８（Ａ）〜（Ｄ）を参照して、上記の酸化シリコン膜ＩＬ３の酸化により、半導体基板ＳＢの主表面にＬＯＣＯＳよりなる素子分離膜ＴＩが形成される。この後、たとえばフッ酸により酸化シリコン膜ＩＬ３がエッチングされる。なお、素子分離膜ＴＩはＳＴＩ（Shallow Trench Isolation）よりなっていてもよい。
【００４０】
次に、通常のＣＭＯＳ（Complementary Metal Oxide Semiconductor）トランジスタの形成プロセスによりウェル領域が形成される。図１９（Ａ）〜（Ｄ）を参照して、半導体基板ＳＢの主表面にシールド酸化膜ＳＯが形成される。続いて、シールド酸化膜ＳＯがアニールされる。通常のリソグラフィにより半導体基板ＳＢの主表面のｐ型ウェル領域ＰＷを形成する領域がパターニングされる。このパターニングされた領域にたとえばＢ（ホウ素）がイオン注入される。これにより、半導体基板ＳＢの主表面にｐ型ウェル領域ＰＷが形成される。また、しきい値電圧を調整するためにチャネル注入が行われてもよい。
【００４１】
また、通常のリソグラフィにより半導体基板ＳＢの主表面のｎ型ウェル領域を形成する領域がパターニングされる。このパターニングされた領域にたとえばＰ（リン）がイオン注入される。これにより、半導体基板ＳＢの主表面に図示されていないｎ型ウェル領域が形成される。
【００４２】
上記のウェル形成のためのイオン注入は、通常のＭＯＳＦＥＴの形成の際には、半導体基板ＳＢの主表面の法線方向に沿って垂直注入されることが一般的である。本実施の形態の半導体装置の製造方法では、半導体基板ＳＢの主表面に溝ＲＥが形成されているため、半導体基板ＳＢの主表面は立体構造を有している。そのため、この立体構造に対応したイオン注入が行われる。
【００４３】
図１９（Ａ）に示すように、垂直注入、斜め注入などを組み合わせて、半導体基板ＳＢの主表面、溝ＲＥの側壁ＳＷ、溝ＲＥの底壁でのイオン注入量が同等となるようにイオン注入が行われる。垂直注入は、半導体基板ＳＢの主表面に対して図中矢印ＡＣ方向からイオン注入される。斜め注入は、半導体基板ＳＢの主表面に対して図中矢印ＡＬ，ＡＲ方向からイオン注入される。
【００４４】
斜め注入は、一方向からだけでなく、図中矢印ＡＬ方向と図中矢印ＡＲ方向とのように互いに逆方向からイオン注入されてもよい。また、回転注入では、図２０に示すように半導体基板ＳＢの主表面に沿う面において回転するように複数の方向から複数ステップに分けてイオン注入されてもよい。たとえば斜め注入の角度は、半導体基板ＳＢの主表面に対して１５°〜６０°程度とされる。また、回転注入のステップ数は１〜８ステップとされる。図２０に示すように４ステップでイオン注入する場合には斜め注入の角度は４５°とされる。溝ＲＥの底壁と側壁ＳＷとのイオン注入量の差を少なくするためには、垂直注入と斜め注入との２回のイオン注入を行うことが効果的である。この後、シールド酸化膜ＳＯが除去される。
【００４５】
図２１（Ａ）〜（Ｄ）を参照して、半導体基板ＳＢの主表面にゲート絶縁膜ＧＩが形成される。ゲート絶縁膜ＧＩは、酸化シリコン膜により形成される。ゲート絶縁膜ＧＩの膜厚は、ＭＯＳＦＥＴが扱う電圧値により決められるが、たとえば１０〜５０ｎｍ程度の厚さに形成される。
【００４６】
ゲート絶縁膜ＧＩ上にゲート電極層ＧＥとなる多結晶シリコン膜（以下、ゲートポリシリコン膜）ＧＥ１が形成される。ゲートポリシリコン膜ＧＥ１の上面がＣＭＰ（Chemical Mechanical Polishing）される。これにより溝ＲＥの形状に従って形成されたゲートポリシリコン膜ＧＥ１の上面の段差が平坦化される。続いて、ゲートポリシリコン膜ＧＥ１がＨＦ（フッ化水素）洗浄される。この後、さらにゲートポリシリコン膜ＧＥ１が形成される。
【００４７】
ゲートポリシリコン膜ＧＥ１の膜厚は、半導体基板ＳＢの主表面に形成された溝ＲＥの深さに対応して形成される。つまり、溝ＲＥに堆積されるゲートポリシリコン膜ＧＥ１の上面が半導体基板ＳＢの主表面より十分高くなる程度の膜厚に形成される。ゲートポリシリコン膜ＧＥ１の膜厚は、たとえば５００〜１０００ｎｍ程度の膜厚に形成される。続いて、ゲートポリシリコン膜ＧＥ１上にＴＥＯＳ（Tetraethoxysilane）膜ＴＥが形成される。
【００４８】
図２２および図２３（Ａ）〜（Ｄ）を参照して、ＴＥＯＳ膜ＴＥ上に図示されないポリシリコン膜が形成される。通常のリソグラフィにより、このポリシリコン膜がエッチングされてパターニングされる。このパターニングされたポリシリコン膜をマスクとしてＴＥＯＳ膜ＴＥがエッチングされてパターニングされる。この後、ポリシリコン膜が除去される。このパターニングされたＴＥＯＳ膜ＴＥをマスクとしてゲートポリシリコン膜ＧＥ１が異方性エッチングされる。この後、ＴＥＯＳ膜ＴＥが除去される。これにより、図２２および図２３（Ａ）〜（Ｄ）に示されるようにゲート電極層ＧＥが形成される。
【００４９】
図２４（Ａ）〜（Ｄ）を参照して、ゲート電極層ＧＥおよびゲート絶縁膜ＧＩ上にシールドＨＴＯ（High Temperature Oxide）膜ＳＨが形成される。通常のリソグラフィによりゲート電極層ＧＥ上のシールドＨＴＯ膜ＳＨを残すようにシールドＨＴＯ膜ＳＨがエッチングされてパターニングされる。この後、シールドＨＴＯ膜ＳＨおよびゲート電極層ＧＥをマスクとしてｐ型ウェル領域ＰＷ内にＬＤＤ層がイオン注入により形成される。ＬＤＤ層には、たとえばＰ（リン）がイオン注入される。これにより、ソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬが形成される。
【００５０】
上述の垂直注入、斜め注入などを組み合わせることにより、ソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬにおいて、半導体基板ＳＢの主表面、溝ＲＥの側壁ＳＷ、溝ＲＥの底壁でのイオン注入量が同等となるようにイオン注入される。なお、ｎ型ウェル領域の場合には、ＬＤＤ層には、たとえばＢ（ホウ素）がイオン注入される。これにより、ソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬが形成される。
【００５１】
図２５および図２６（Ａ）〜（Ｄ）を参照して、ゲート電極層ＧＥの側壁にサイドウォール絶縁膜ＳＩが形成される。サイドウォール絶縁膜ＳＩは、まずゲート絶縁膜ＧＩおよびシールドＨＴＯ膜ＳＨ上に、たとえばＴＥＯＳ膜（ＳｉＯ2）ＳＩ１、窒化シリコン膜（ＳｉＮ）ＳＩ２、ＴＥＯＳ膜（ＳｉＯ2）ＳＩ３の順に３層に積層される。この後、上層のＴＥＯＳ膜（ＳｉＯ2）ＳＩ１が異方性エッチングされる。
【００５２】
続いて、窒化シリコン膜（ＳｉＮ）ＳＩ２がドライまたはウェットエッチングにより等方性エッチングされる。続いて、下層のＴＥＯＳ膜（ＳｉＯ2）ＳＩ３がドライまたはウェットエッチングにより等方性エッチングされる。このようにして、ゲート電極層ＧＥの側壁にサイドウォール絶縁膜ＳＩが形成される。
【００５３】
図２７および図２８（Ａ）〜（Ｄ）を参照して、通常のリソグラフィにより、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥ、サイドウォール絶縁膜ＳＩ上にフォトレジストパターンＰＲ３が形成される。このフォトレジストパターンＰＲ３をマスクとしてソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬ内にソース領域ＳＲおよびドレイン領域ＤＲが形成される。ソース領域ＳＲおよびドレイン領域ＤＲには、たとえばＡｓ（砒素）がイオン注入される。上述の垂直注入、斜め注入などを組み合わせることにより、ソース領域ＳＲおよびドレイン領域ＤＲにおいて、半導体基板ＳＢの主表面、溝ＲＥの側壁ＳＷ、溝ＲＥの底壁でのイオン注入量が同等となるようにイオン注入される。続いて、ソース領域ＳＲおよびドレイン領域ＤＲがアニールされる。
【００５４】
なお、ｎ型ウェル領域の場合には、ソース領域ＳＲおよびドレイン領域ＤＲには、たとえばＢＦ2（フッ化ホウ素）がイオン注入される。続いて、ソース領域ＳＲおよびドレイン領域ＤＲがアニールされる。
【００５５】
次に、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥ、サイドウォール絶縁膜ＳＩ上に層間絶縁膜ＩＩ（図２（Ａ））が形成される。通常のリソグラフィにより層間絶縁膜ＩＩがエッチングされる。この層間絶縁膜ＩＩのエッチングされた部分にソース側導電層ＣＬ１およびドレイン側導電層ＣＬ２（図２（Ａ））が埋め込まれて形成される。続いて、層間絶縁膜ＩＩ、ソース側導電層ＣＬ１およびドレイン側導電層ＣＬ２上に配線層が形成される。この後、通常のリソグラフィにより配線層がエッチングされてパターニングされる。これにより、第１導電層ＰＬ１および第２導電層ＰＬ２が形成される。続いて、水素シンタが行われる。これにより、本実施の形態のｎ型ＭＯＳＦＥＴを備えたＣＭＯＳが形成される（図１）。
【００５６】
次に、本実施の形態の作用効果について説明する。
まず、本実施の形態の半導体装置がドレイン電流を増大できる作用効果について説明する。本実施の形態の半導体装置におけるドレイン電流の増加の効果を調べるために、本実施の形態としての図１の半導体装置の構成と、比較例１としての図２９（Ａ）の半導体装置の構成および比較例２としての図２９（Ｂ）の半導体装置の構成とについて検討を行った。それらの結果を図３０に示す。
【００５７】
なお、検討では、条件の一例として、ドレイン電圧Ｖｄ＝５Ｖ、Ｖｄ＝０．５Ｖの場合のドレイン電流を測定した。本実施の形態、比較例１および比較例２の各半導体装置の溝ＲＥのピッチは、０．７μｍ（Ｌ（ライン）／Ｓ（スペース）＝０．３５／０．３５μｍ）とした。溝ＲＥの深さは、０．３５μｍとした。
【００５８】
図２９（Ａ）を参照して、比較例１の半導体装置の構成では、溝ＲＥがソース領域ＳＲには形成されていない。そのため、溝ＲＥは、第１導電層ＰＬ１とソース領域ＳＲとの接触領域ＣＲ１（図２（Ａ））には形成されていない。
【００５９】
図２９（Ｂ）を参照して、比較例２の半導体装置の構成では、溝ＲＥがソース領域ＳＲおよびドレイン領域ＤＲの両方に形成されていない。そのため、溝ＲＥは、第１導電層ＰＬ１とソース領域ＳＲとの接触領域ＣＲ１（図２（Ａ））および第２導電層ＰＬ２とドレイン領域ＤＲとの接触領域ＣＲ２（図２（Ａ））には形成されていない。
【００６０】
図３０に示されるように、本実施の形態の半導体装置の構成は、比較例１および比較例２の半導体装置の構成よりドレイン電流が大きくなる。
【００６１】
図２９（Ａ）に示す比較例１の半導体装置の構成では、溝ＲＥがソース領域ＳＲには形成されていない。したがって、第１導電層ＰＬ１とソース領域ＳＲとの接続部は平坦となるため、第１導電層ＰＬ１とソース領域ＳＲとの接続面積が小さくなる。そのため、この構成では、ドレイン電流の経路の面積が小さくなる。このため、溝ＲＥが形成されていない領域によりドレイン電流の増大が制限される。
【００６２】
図２９（Ｂ）に示す比較例２の半導体装置の構成では、溝ＲＥがソース領域ＳＲおよびドレイン領域ＤＲの両方に形成されていない。したがって、第１導電層ＰＬ１とソース領域ＳＲとの接続部および第２導電層ＰＬ２とドレイン領域ＤＲとの接続部は、両方とも平坦となる。このため、第１導電層ＰＬ１とソース領域ＳＲとの接続面積および第２導電層ＰＬ２とドレイン領域ＤＲとの接続面積は、両方とも小さくなる。そのため、この構成では、ドレイン電流の経路の面積がさらに小さくなる。このため、溝ＲＥが形成されていない領域によりドレイン電流の増大がさらに制限される。
【００６３】
これらに対して、本実施の形態の半導体装置によれば、第１導電層ＰＬ１とソース領域ＳＲとの接触領域ＣＲ１からゲート電極層ＧＥの下側を通って第２導電層ＰＬ２とドレイン領域ＤＲとの接触領域ＣＲ２まで延びるように溝ＲＥが主表面に形成されている。このため溝ＲＥの底壁に加えて側壁ＳＷがソース領域ＳＲからドレイン領域ＤＲまでドレイン電流の経路となるので、ドレイン電流を増大させることができる。そのため、ＭＯＳＦＥＴのデバイスサイズを小さくしても溝ＲＥにより実効的なチャネル幅を得ることができる。これにより、特性を劣化させることなく半導体装置を微細化することができる。
【００６４】
また、本実施の形態の半導体装置によれば、第１導電層ＰＬ１および第２導電層ＰＬ２の各々が溝ＲＥの側壁ＳＷに接するように構成されていてもよい。これにより、溝ＲＥの側壁ＳＷを確実にドレイン電流の経路とすることができる。
【００６５】
また、本実施の形態の半導体装置によれば、ドレイン領域ＤＲの周囲を覆うように形成され、かつドレイン領域ＤＲよりも低い不純物濃度を有し、かつドレイン領域ＤＲと同じ導電型のドレイン側低濃度領域ＤＬと、ソース領域ＳＲの周囲を覆うように形成され、かつソース領域ＳＲよりも低い不純物濃度を有し、かつソース領域ＳＲと同じ導電型のソース側低濃度領域ＳＬをさらに備え、溝ＲＥはドレイン側低濃度領域ＤＬとソース側低濃度領域ＳＬを通るように形成されていてもよい。これにより、ＬＤＤ構造を採用することができる。
【００６６】
また、本実施の形態の半導体装置によれば、溝ＲＥは複数の溝部ＲＰを含んでおり、複数の溝部ＲＰのそれぞれは互いに並走するように形成されていてもよい。これにより、溝ＲＥの側壁ＳＷを増加させることができるため、ドレイン電流を増大させることができる。
【００６７】
次に、本実施の形態の半導体装置の製造方法が、半導体基板ＳＢの主表面に形成された溝ＲＥの不純物濃度を均一化することができる作用効果について説明する。
【００６８】
図３１〜図３３に示す比較例３のＢ（ホウ素）は、たとえば加速電圧５０ｋｅＶ、角度７度、濃度２×１０12／ｃｍ2、回数４回でイオン注入されている。比較例３では、角度７度とすることにより、溝ＲＥの角部にＢ（ホウ素）が十分にイオン注入されない場合を示している。
【００６９】
図３１および図３２を参照して、比較例３のＢ濃度の分布は、図３および図４に示す本実施の形態のＢ濃度の分布と比較して、半導体基板ＳＢの主表面では同様の傾向を示している。図３３を参照して、比較例３のＢ濃度の分布は、溝ＲＥにおいて均一化されていない。具体的には、比較例３のＢ濃度の分布は、図５に示す本実施の形態のＢ濃度の分布と比較して、溝ＲＥの底壁と側壁ＳＷとをつなぐ角部において異なっている。イオン注入の角度が垂直に近いため、この角部に十分にＢ（ホウ素）が注入されない。このため、この角部において比較例３のＢ濃度は本実施の形態のＢ濃度に比較して低くなっている。
【００７０】
本実施の形態の半導体装置の製造方法では、垂直注入、斜め注入などを組み合わせて不純物をイオン注入している。そのため、溝ＲＥの底面、角部、側面などの形状にあわせて不純物をイオン注入することができる。これにより、溝ＲＥにおいてＢ（ホウ素）などの不純物濃度を均一化することができる。不純物濃度を均一化することができるので、溝ＲＥの底面、角部、側面にまんべんなく濃い濃度でイオン注入することができる。
【００７１】
（実施の形態２）
本発明の実施の形態２の半導体装置は、実施の形態１の半導体装置と比較して、溝の構成が主に異なっている。
【００７２】
図３４を参照して、本実施の形態における半導体装置は、主表面を有する半導体基板ＳＢと、半導体基板ＳＢに形成されたＭＯＳＦＥＴとを主に有している。
【００７３】
図３４、図３５（Ａ）および（Ｂ）を参照して、半導体基板ＳＢの主表面には、素子分離膜ＴＩにより分離された領域にＭＯＳＦＥＴが形成されている。なお、図３４は図３５のＸＸＸＩＶ−ＸＸＸＩＶ線に沿う平面図である。図３４ではソース側導電層ＣＬ１、ドレイン側導電層ＣＬ２、層間絶縁膜ＩＩおよびゲート絶縁膜ＧＩは見やすくするため図示されていない。以下、本実施の形態の一例としてＬＤＤ構造を有するｎ型ＭＯＳＦＥＴについて説明する。
【００７４】
ＬＤＤ構造を有するｎ型ＭＯＳＦＥＴは、ソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬとなる一対のｎ型低濃度領域と、ソース領域ＳＲおよびドレイン領域ＤＲとなる一対のｎ型高濃度領域と、ゲート電極層ＧＥと、ゲート絶縁膜ＧＩと、第１溝ＲＥ１と、第２溝ＲＥ２を主に有している。
【００７５】
ソース領域ＳＲとドレイン領域ＤＲとはｐ型ウェル領域ＰＷ内の半導体基板ＳＢの主表面に互いに間隔をあけて形成されている。ソース側低濃度領域ＳＬは、ソース領域ＳＲの周囲を覆うように形成されている。ドレイン側低濃度領域ＤＬは、ドレイン領域ＤＲの周囲を覆うように形成されている。ソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬは、ｎ型不純物領域を有するＬＤＤ層を構成している。ゲート電極層ＧＥは、ソース領域ＳＲとドレイン領域ＤＲとに挟まれる半導体基板ＳＢの主表面上に形成されている。
【００７６】
図３４、図３５（Ａ）、（Ｂ）および（Ｄ）を参照して、半導体基板ＳＢの主表面には第１溝ＲＥ１が形成されている。第１溝ＲＥ１は、ソース領域ＳＲとドレイン領域ＤＲとが互いに対向する方向に交差するように形成されている。第１溝ＲＥ１は、たとえばＭＯＳＦＥＴのチャネル幅方向に長く延びるように構成されている。第１溝ＲＥ１は、平面視においてゲート電極層ＧＥとドレイン領域ＤＲとの間に配置されている。
【００７７】
図３４、図３５（Ａ）および（Ｃ）を参照して、半導体基板ＳＢの主表面には第２溝ＲＥ２が形成されていてもよい。第２溝ＲＥ２は、ソース領域ＳＲとドレイン領域ＤＲとが互いに対向する方向（たとえばチャネル長方向）に長く延びるように、ソース領域ＳＲとドレイン領域ＤＲとに挟まれて形成されている。第２溝ＲＥ２は、ｎ型ＭＯＳＦＥＴのチャネル幅方向にリップル形状となるように形成されていてもよい。第１溝ＲＥ１は平面視においてゲート電極層ＧＥとドレイン領域ＤＲとの間に形成されており、第２溝ＲＥ２は第１溝ＲＥ１とソース領域ＳＲとの間に形成されている。このため、第２溝ＲＥ２は、ドレイン領域ＤＲには形成されていない。
【００７８】
なお、本実施の形態のこれ以外の構成は、上述した実施の形態１の構成と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【００７９】
次に、本実施の形態の半導体装置の製造方法について説明する。
図３６および図３７（Ａ）〜（Ｄ）を参照して、酸化シリコン膜ＩＬ１が形成される。酸化シリコン膜ＩＬ１上に窒化シリコン膜ＩＬ２が形成される。通常のフォトグラフィにより、その窒化シリコン膜ＩＬ２上にフォトレジストパターンＰＲ１が形成される。このフォトレジストパターンＰＲ１をマスクとして酸化シリコン膜ＩＬ１および窒化シリコン膜ＩＬ２がエッチングされてパターニングされる。パターニングされた酸化シリコン膜ＩＬ１および窒化シリコン膜ＩＬ２をマスクとして異方性エッチングされることにより半導体基板ＳＢの主表面に第１溝ＲＥ１および第２溝ＲＥ２となるトレンチが形成される。この後、図１２〜図１６で説明した実施の形態１と同様に方法により第１溝ＲＥ１および第２溝ＲＥ２が形成される。
【００８０】
次に、図３８（Ａ）〜（Ｄ）を参照して、第１溝ＲＥ１および第２溝ＲＥ２が形成された半導体基板ＳＢの主表面に酸化シリコン膜ＩＬ３が形成される。酸化シリコン膜ＩＬ３上に窒化シリコン膜ＩＬ４が形成される。通常のフォトグラフィにより、その窒化シリコン膜ＩＬ４上にフォトレジストパターンＰＲ２が形成される。このフォトレジストパターンＰＲ２をマスクとして窒化シリコン膜ＩＬ４がエッチングされてパターニングされる。パターニングされた窒化シリコン膜ＩＬ４をマスクとして、酸化シリコン膜ＩＬ３がさらに酸化される。この後、窒化シリコン膜ＩＬ４がエッチングされる。
【００８１】
図３９（Ａ）〜（Ｄ）を参照して、上記の酸化シリコン膜ＩＬ３の酸化により半導体基板ＳＢの主表面にＬＯＣＯＳよりなる素子分離膜ＴＩが形成される。この後、酸化シリコン膜ＩＬ３がエッチングされる。
【００８２】
次に、図４０（Ａ）〜（Ｄ）を参照して、半導体基板ＳＢの主表面にシールド酸化膜ＳＯが形成される。続いて、シールド酸化膜ＳＯがアニールされる。通常のリソグラフィにより半導体基板ＳＢの主表面のｐ型ウェル領域ＰＷを形成する領域がパターニングされ、イオン注入されることにより、半導体基板ＳＢの主表面にｐ型ウェル領域ＰＷが形成される。
【００８３】
図４０（Ａ）に示すように、垂直注入、斜め注入などを組み合わせて、半導体基板ＳＢの主表面、第１溝ＲＥ１および第２溝ＲＥ２の各々において側壁ＳＷおよび底壁でのイオン注入量が同等となるようにウェル形成のためのイオン注入が行われる。この後、シールド酸化膜ＳＯが除去される。
【００８４】
図４１（Ａ）〜（Ｄ）を参照して、半導体基板ＳＢの主表面にゲート絶縁膜ＧＩが形成される。ゲート絶縁膜ＧＩ上にゲート電極層ＧＥとなるゲートポリシリコン膜ＧＥ１が形成される。ゲートポリシリコン膜ＧＥ１の上面がＣＭＰされる。続いて、ゲートポリシリコン膜ＧＥ１がＨＦ洗浄される。この後、さらにゲートポリシリコン膜ＧＥ１が形成される。続いて、ゲートポリシリコン膜ＧＥ１上にＴＥＯＳ膜ＴＥが形成される。
【００８５】
図４２および図４３（Ａ）〜（Ｄ）を参照して、図示されないポリシリコン膜をマスクとしてＴＥＯＳ膜ＴＥがエッチングされてパターニングされる。この後、このポリシリコン膜は除去される。このパターニングされたＴＥＯＳ膜ＴＥをマスクとしてゲートポリシリコン膜ＧＥ１が異方性エッチングされる。この後、ＴＥＯＳ膜ＴＥが除去される。これにより、図４２および図４３（Ａ）〜（Ｄ）に示されるようにゲート電極層ＧＥが形成される。
【００８６】
図４４（Ａ）〜（Ｄ）を参照して、ゲート電極層ＧＥおよびゲート絶縁膜ＧＩ上にシールドＨＴＯ膜ＳＨが形成される。通常のリソグラフィによりゲート電極層ＧＥ上のシールドＨＴＯ膜ＳＨを残すようにシールドＨＴＯ膜ＳＨがエッチングされてパターニングされる。この後、シールドＨＴＯ膜ＳＨおよびゲート電極層ＧＥをマスクとしてｐ型ウェル領域ＰＷ内にＬＤＤ層が垂直注入、斜め注入などを組み合わせたイオン注入により形成される。これにより、ソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬが形成される。
【００８７】
図４５および図４６（Ａ）〜（Ｄ）を参照して、ゲート電極層ＧＥの側壁にサイドウォール絶縁膜ＳＩが形成される。
【００８８】
図４７および図４８（Ａ）〜（Ｄ）を参照して、通常のリソグラフィにより、ゲート絶縁膜ＧＩ、ゲート電極層ＧＥ、サイドウォール絶縁膜ＳＩ上にフォトレジストパターンＰＲ３が形成される。このフォトレジストパターンＰＲ３をマスクとして、垂直注入、斜め注入などを組み合わせたイオン注入により、ソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬ内にソース領域ＳＲおよびドレイン領域ＤＲが形成される。続いて、ソース領域ＳＲおよびドレイン領域ＤＲがアニールされる。
【００８９】
次に、層間絶縁膜ＩＩ（図３５（Ａ））が形成される。この層間絶縁膜ＩＩにソース側導電層ＣＬ１およびドレイン側導電層ＣＬ２（図３５（Ａ））が埋め込まれて形成される。続いて、第１導電層ＰＬ１および第２導電層ＰＬ２が形成される。続いて、水素シンタが行われる。
【００９０】
なお、本実施の形態のこれ以外の製造方法は、上述した実施の形態１と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９１】
また、本実施の形態の半導体装置では、ゲート電極層ＧＥの下側において半導体基板ＳＢの主表面に第３溝ＲＥ３が形成されていてもよい。
【００９２】
図４９および図５０を参照して、本実施の形態の変形例１の半導体装置では、第１溝ＲＥ１と第３溝ＲＥ３とが半導体基板ＳＢの主表面に形成されている。第３溝ＲＥ３は、ソース領域ＳＲとドレイン領域ＤＲとが互いに対向する方向に交差する方向に延びるように形成されていている。第３溝ＲＥ３は、平面視においてゲート電極層ＧＥと重なるように形成されている。
【００９３】
第３溝ＲＥ３は、ソース領域ＳＲとドレイン領域ＤＲとが互いに対向する方向においてゲート電極層ＧＥの中心線ＬＮよりソース領域ＳＲ側に形成されていてもよい。第３溝ＲＥ３の深さｄ２は、ドレイン領域ＤＲの深さｄ１より大きくなるよう形成されていてもよい。
【００９４】
図５１を参照して、本実施の形態の変形例２の半導体装置では、第１溝ＲＥ１と第２溝ＲＥ２と第３溝ＲＥ３とが半導体基板ＳＢの主表面に形成されている。第３溝ＲＥ３は、第２溝ＲＥ２と半導体基板ＳＢの主表面において交差するように形成されている。
【００９５】
なお、本実施の形態の変形例１および変形例２のこれ以外の構成および製造方法は、上述した本実施の形態の構成および製造方法と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【００９６】
次に、本実施の形態の作用効果について説明する。
ＭＯＳＦＥＴは、たとえば自動車の制御部品や光ディスクドライブなどにおいて、数十〜数百ボルトの高い電圧を制御する用途に用いられている。スイッチング素子であるＭＯＳＦＥＴは、ゲート電極層ＧＥに加えるバイアス電圧を変化させ、ソース領域ＳＲおよびドレイン領域ＤＲ間に電流が流れるＯｎ状態と、電流が流れないＯｆｆ状態を切り替える。Ｏｆｆ状態では、通常高い電圧が印加されるドレイン領域ＤＲから、半導体基板ＳＢやソース領域ＳＲへパンチスルー電流が流れないようにしなければならない。そのため、ゲート電極層ＧＥに加えるバイアス電圧がＯｆｆされた際、ドレイン領域ＤＲに加える電圧が徐々に高くされてソース領域ＳＲへパンチスルー電流が流れ始める臨界電圧（Ｏｆｆ耐圧）を、デバイスの動作電圧領域より高く設定して、パンチスルー電流が流れないようにデバイスを設計する必要がある。
【００９７】
図５２を参照して、本実施の形態の比較例１のｎ型ＭＯＳＦＥＴでは、ソース領域ＳＲおよびドレイン領域ＤＲがゲート電極層ＧＥに対して対称に形成されている。ドレイン領域ＤＲが正バイアスされると、ｐ型ウェル領域ＰＷ側およびドレイン側低濃度領域ＤＬ側に空乏層ＤＥが拡がる。空乏層ＤＥ端がドレイン領域ＤＲに到達すると、それ以上空乏層ＤＥ幅を伸ばすことができなくなる。その場合に、より高い電圧が印加されると、ｐ型ウェル領域ＰＷ側に拡がった空乏層ＤＥがさらに伸びて電界緩和が行われる。空乏層ＤＥは、半導体基板ＳＢの主表面から内側方向に加えてソース領域ＳＲの方向にも伸びるため、ソース・ドレイン間耐圧が劣化される。これにより、パンチスルー電流が発生し易くなる。
【００９８】
この耐圧劣化によるパンチスルー電流の発生を避けるため、ドレイン領域ＤＲをゲート電極層ＧＥからオフセットして形成し、ドレイン側低濃度領域ＤＬ内にも十分空乏層ＤＥを伸ばすことが可能な構造として、図５３に示すような非対称ソース・ドレイン構造が用いられる。
【００９９】
図５３を参照して、非対称ソース・ドレイン構造を有するｎ型ＭＯＳＦＥＴでは、ソース領域ＳＲがゲート電極層ＧＥのサイドウォール絶縁膜ＳＩに隣接して形成されるのに対し、高い電圧が印加されるドレイン領域ＤＲは、サイドウォール絶縁膜ＳＩからオフセットして形成されている。ｐ型ウェル領域ＰＷとドレイン側低濃度領域ＤＬとによって形成されたＰＮ接合による空乏層ＤＥ幅が拡がることによってドレイン・ソース間の電界を緩和することができる。その場合、空乏層ＤＥ幅が拡がるほど、より電界緩和が可能となる。したがって、非対称ソース・ドレイン構造では、ドレイン領域ＤＲがＰＮ接合と十分離れて形成されているため、より電界緩和が可能となる。
【０１００】
しかし、比較例２のＭＯＳＦＥＴでは、微細化が困難である。ＭＯＳＦＥＴの微細化では、デバイスサイズの縮小と電源電圧の低下は同時に行う必要がある。デバイスサイズの縮小のみを行うと短チャネル効果などの影響でカットオフ特性が劣化するので、それを補うためにゲート、ドレイン電圧を下げる必要があるためである。
【０１０１】
一定のルール（スケーリング則）に従って微細化されたデバイスは、数分の一のフットプリントで同等のＤＣ（直流）特性、同等以上のＡＣ（交流）特性を得ることができるため、微細化はコスト低減と特性向上の上で大きなメリットがある。
【０１０２】
ところが、高い電圧を制御するＭＯＳＦＥＴでは電源電圧を下げることが難しい。高い電圧を制御するＭＯＳＦＥＴは外部に繋がれた高い電圧で動作する素子のスイッチングを行うため、電源電圧（ドレイン領域ＤＲに印加される電圧に対応）は、外部の素子の要求により決まる。したがって、ドレイン領域に加わる電圧が高いままでは、パンチスルー耐性を劣化させないために、ゲート・ドレイン間のオフセット長や、チャネル長などを縮めることができなくなる。このため、半導体装置を微細化することができない。
【０１０３】
これらに対して、本実施の形態の半導体装置によれば、ソース領域ＳＲとドレイン領域ＤＲとが互いに対向する方向に交差するように第１溝ＲＥ１が半導体基板ＳＢの主表面に形成されており、かつ第１溝ＲＥ１は平面視においてゲート電極層ＧＥとドレイン領域ＤＲとの間に配置されている。
【０１０４】
このため、Ｏｆｆ状態において、第１溝ＲＥ１によって抵抗が大きくなるため電界を緩和することができる。これにより、耐圧の低下を抑制することができる。よって、パンチスルー電流の発生を抑制することができる。したがって、ＭＯＳＦＥＴをチャネル長方向に縮小することができるため半導体装置を微細化することができる。
【０１０５】
また、Ｏｎ状態において、第１溝ＲＥ１によってドレイン電流の電流経路が長くなるためドレイン電流を流れすぎないようにすることができる。
【０１０６】
また、本実施の形態の半導体装置によれば、ソース領域ＳＲとドレイン領域ＤＲとが互いに対向する方向に延びるように、ソース領域ＳＲとドレイン領域ＤＲとに挟まれる主表面に第２溝ＲＥ２が形成されていてもよい。このため、第２溝ＲＥ２によってＭＯＳＦＥＴをチャネル幅方向に縮小することができる。これにより、半導体装置を微細化することができる。
【０１０７】
また、本実施の形態の変形例１および変形例２における半導体装置によれば、ソース領域ＳＲとドレイン領域ＤＲとが互いに対向する方向に交差する方向に延びるように、かつ平面視においてゲート電極層ＧＥと重なるように主表面に第３溝ＲＥ３が形成されていてもよい。
【０１０８】
このため、Ｏｆｆ状態において、第３溝ＲＥ３によって抵抗が大きくなるため電界を緩和することができる。これにより、耐圧の低下を抑制することができる。よって、パンチスルー電流の発生を抑制することができる。したがって、ＭＯＳＦＥＴをチャネル長方向に縮小することができるため半導体装置を微細化することができる。また、ＭＯＳＦＥＴのチャネル長を長くすることができるため、しきい値を高くすることができる。また、ドレイン側低濃度領域ＤＬから伸びる空乏層ＤＥがソース側低濃度領域ＳＬ側に拡がることを第３溝ＲＥ３によって防ぐことができる。
【０１０９】
また、Ｏｎ状態において、第３溝ＲＥ２によってドレイン電流の電流経路が長くなるためドレイン電流を流れすぎないようにすることができる。
【０１１０】
（実施の形態３）
本発明の実施の形態３の半導体装置は、実施の形態２の半導体装置と比較して、溝の構成が主に異なっている。
【０１１１】
図５４を参照して、本実施の形態における半導体装置では、ソース領域ＳＲとドレイン領域ＤＲとが互いに対向する方向と交差する方向に対して、第４溝ＲＥ４が斜めに半導体基板ＳＢの主表面に形成されている。また本実施の形態における半導体装置では、実施の形態２の半導体装置と比較して、第２溝ＲＥ２および第３溝ＲＥ３が形成されていない。
【０１１２】
図５５を参照して、ソース領域ＳＲとドレイン領域ＤＲとが互いに対向する方向と交差する方向に対して傾斜角θ４５°で第４溝ＲＥ４が形成された場合、第４溝ＲＥ４の側面は（１，１，０）面となる。なお、第４溝ＲＥ４の底面は（１，０，０）面となる。
【０１１３】
なお、本実施の形態のこれ以外の構成および製造方法は、上述した実施の形態２の構成および製造方法と同様であるため同一の要素については同一の符号を付し、その説明を繰り返さない。
【０１１４】
一方、図５６を参照して、本実施の形態の半導体装置と比較するための実施の形態２の半導体装置では、第３溝ＲＥ３の側面は（１，０，０）面となる。この面は等価面として表示している。
【０１１５】
本実施の形態の半導体装置では、ソース領域ＳＲとドレイン領域ＤＲとが互いに対向する方向と交差する方向に対して、第４溝ＲＥ４が斜めに形成されている。このため、実施の形態２における第２溝ＲＥ２と第３溝ＲＥ３に対応する第４溝ＲＥ４を形成することにより、第２溝ＲＥ２と第３溝ＲＥ３の両方の構造を一括して形成することができる。そのため、プロセスプローを簡略化することができる。よって、簡略化されたプロセスフローにより、特性を劣化させることなく半導体装置を微細化することができる。
【０１１６】
また、本実施の形態の半導体装置では、ソース領域ＳＲとドレイン領域ＤＲとが互いに対向する方向と交差する方向に対する第４溝ＲＥ４の傾斜角θを調整することにより、実効的なチャネル長およびチャネル幅を調整することができる。つまり、傾斜角θが０〜４５°の間では実効的なチャネル長を長くすることができる。また傾斜角θが４５°〜９０°の間では実効的なチャネル幅を大きくすることができる。これにより、半導体装置を微細化する方向を調整することができる。
【０１１７】
また、本実施の形態の半導体装置では、ソース領域ＳＲとドレイン領域ＤＲとが互いに対向する方向と交差する方向に対して傾斜角θ４５°で第４溝ＲＥ４が形成された場合、第４溝ＲＥ４の側面は（１，１，０）面となる。この場合、第３溝ＲＥ３の側面が（１，０，０）面である実施の形態２の半導体装置と比較して、本実施の形態の半導体装置は、チャネル幅の増大とチャネル長の増大を同時に実現でき、素子面積を縮小することができる。
【０１１８】
（実施の形態４）
本発明の実施の形態４の半導体装置は、実施の形態２の半導体装置と比較して、溝の構成が主に異なっている。
【０１１９】
図５７を参照して、本実施の形態の半導体装置では、複数の第５溝ＲＥ５が半導体基板ＳＢの主表面に形成されている。第５溝ＲＥは、平面視において四角形状を有している。複数の第５溝ＲＥ５は、密集するように形成されている。
【０１２０】
チャネル長またはチャネル幅の実効的長さを稼ぐためには、溝ＲＥは、深い形状、アスペクト比（深さ／幅）が大きい形状が好ましい。
【０１２１】
本実施の形態の半導体装置では、アスペクト比が大きい溝パターン形成が困難な場合、四角形状の第５溝ＲＥ５を密集させることによって、チャネル長またはチャネル幅の実効的長さを稼ぐことができる。したがって、溝ＲＥのアスペクト比が小さい場合でも、半導体装置を微細化することができる。
【０１２２】
本実施の形態の半導体装置によれば、実施の形態２における第２溝ＲＥ２と第３溝ＲＥ３に対応する第５溝ＲＥ５を形成することにより、第２溝ＲＥ２と第３溝ＲＥ３の両方の構造を一括して形成することができる。そのため、プロセスフローを簡略化することができる。よって、簡略化されたプロセスフローにより、特性を劣化させることなく半導体装置を微細化することができる。
【０１２３】
また、図５８を参照して、本実施の形態の半導体装置では、第６溝ＲＥ６が平面視において円形状を有するように半導体基板ＳＢの主表面に形成されていてもよい。複数の第６溝ＲＥ６は、密集するように形成されている。
【０１２４】
図５９（Ａ）を参照して、この本実施の形態における変形例の半導体装置では、複数の第６溝ＲＥ６は、抜きパターン（ホール型）で形成されていてもよい。また、図５９（Ｂ）を参照して、複数の第６溝ＲＥは、残しパターン（円柱型）で形成されていてもよい。
【０１２５】
本実施の形態の変形例の半導体装置では、第６溝ＲＥ６が溝平面視において溝の角部を丸めた円形状を有しているため、さらに微細化することができる。また、電界集中を抑制することができる。
【０１２６】
また、本実施の形態の半導体装置では、ソース領域ＳＲとドレイン領域ＤＲとが互いに対向する方向と交差する方向に対して傾斜角θ４５°で第６溝ＲＥ６が形成された場合、第６溝ＲＥ６の側面は（１，１，１）面などの複数の面が形成される（図５９（Ａ））。この場合、第３溝ＲＥ３の側面が（１，０，０）面である実施の形態２の半導体装置と比較して、本実施の形態の半導体装置は、チャネル幅の増大とチャネル長の増大を同時に実現でき、素子面積を縮小することができる。
【０１２７】
（実施の形態５）
本発明の実施の形態５の半導体装置の製造方法では、実施の形態１と比較して、サイドウォール絶縁膜を形成する際の絶縁膜の残渣が溝に残らない点で主に異なっている。
【０１２８】
実施の形態１ではふれていないが、サイドウォール絶縁膜ＳＩを形成する際に、サイドウォール絶縁膜ＳＩになる絶縁膜が残渣として溝に残ってしまう。本実施の形態では、サイドウォール絶縁膜ＳＩを形成する際の残渣が溝に残らない半導体装置の製造方法について説明する。
【０１２９】
図６０および図６１（Ａ）〜（Ｃ）を参照して、半導体基板ＳＢの主表面に溝ＲＥが形成される。溝ＲＥ上にゲート電極層ＧＥとマスク層ＭＬとの積層構造が形成される。マスク層ＭＬを形成するときのマスク層ＭＬの厚みＭＴは、溝ＲＥの深さＲＤより大きくなるよう形成されている。マスク層ＭＬは、たとえばハードマスクからなっている。
【０１３０】
図６２（Ａ）〜（Ｃ）を参照して、半導体基板ＳＢの主表面に形成された溝ＲＥ、ゲート電極層ＧＥとマスク層ＭＬとの積層構造を覆うように絶縁膜ＳＩ１が形成される。絶縁膜ＳＩ１は、たとえば酸化シリコン膜（ＳｉＯ2）からなっている。絶縁膜ＳＩ１上に絶縁膜ＳＩ２形成される。絶縁膜ＳＩ２は、絶縁膜ＳＩ１のエッチングの際に溝ＲＥの深さ相当以上のオーバーエッチングを施しても残膜が確保できる初期膜厚に形成される。絶縁膜ＳＩ２は、たとえば窒化シリコン膜（ＳｉＮ）からなっている。絶縁膜ＳＩ２上に絶縁膜ＳＩ３が形成される。絶縁膜ＳＩ３は、絶縁膜ＳＩ２のエッチングの際に残膜が確保できる初期膜厚に形成される。絶縁膜ＳＩ３は、たとえば酸化シリコン膜（ＳｉＯ2）からなっている。
【０１３１】
図６３（Ａ）〜（Ｃ）を参照して、絶縁膜ＳＩ３が異方性エッチングされる。続いて、図６４（Ａ）〜（Ｃ）を参照して、絶縁膜ＳＩ２がドライまたはウェットエッチングにより等方性エッチングされる。続いて、図６５（Ａ）〜（Ｃ）を参照して、絶縁膜ＳＩ１がドライまたはウェットエッチングにより等方性エッチングされる。図６４（Ａ）〜（Ｃ）および図６６を参照して、ゲート電極層ＧＥとマスク層ＭＬとの積層構造の側壁ＬＳＷに絶縁膜ＳＩ１、絶縁膜ＳＩ２、絶縁膜ＳＩ３からなるサイドウォール絶縁膜ＳＩが形成される。ゲート電極層ＧＥとマスク層ＭＬとの積層構造の少なくともゲート電極層ＧＥの側壁にサイドウォール絶縁膜ＳＩが形成される。
【０１３２】
図６７を参照して、マスク層ＭＬを形成するときのマスク層ＭＬの厚みＭＴが、溝ＲＥの深さＲＤより大きくなるように形成されていない場合には、溝ＲＥの側壁ＲＳＷにサイドウォール絶縁膜ＳＩを形成する際の絶縁膜ＳＩ１、絶縁膜ＳＩ２、絶縁膜ＳＩ３の残渣が残ってしまう。これに対して、本実施の形態の半導体装置の製造方法では、溝ＲＥの側壁ＲＳＷには絶縁膜ＳＩ１、絶縁膜ＳＩ２、絶縁膜ＳＩ３を残さないようエッチングが施される。
【０１３３】
本実施の形態の半導体装置の製造方法によれば、マスク層ＭＬを形成するときのマスク層ＭＬの厚みＭＴは、溝ＲＥの深さＲＤより大きくなるように形成されているため、サイドウォール絶縁膜ＳＩを形成する際に溝ＲＥの深さＲＤ相当以上のオーバーエッチングを施してもゲート電極層ＧＥの側壁が露出されない。このため、ゲート電極層ＧＥの側壁を露出させることなく、サイドウォール絶縁膜ＳＩを形成する際の残渣が溝ＲＥに残らないようにすることができる。そのため、溝ＲＥに対して十分に不純物をイオン注入することができる。よって、溝ＲＥにより半導体装置を微細化しつつ所望のトランジスタ特性を実現することができる。
【０１３４】
また、本実施の形態の半導体装置によれば、積層構造の側壁ＬＳＷにはサイドウォール絶縁膜ＳＩが形成され、かつ溝ＲＥの側壁には絶縁膜ＳＩ１、ＳＩ２、ＳＩ３を残さないように絶縁膜ＳＩ１、ＳＩ２、ＳＩ３がエッチングされるため、溝ＲＥに対して十分に不純物をイオン注入することができる。
【０１３５】
（実施の形態６）
本発明の実施の形態５の半導体装置の製造方法では、実施の形態１と比較して、サイドウォール絶縁膜を溝を形成する際の絶縁膜の残渣が溝に残らない点で主に異なっている。
【０１３６】
図６８を参照して、チップには高耐圧トランジスタ（ＨＶ−ＣＭＯＳ部）ＨＣ、キャパシタ部ＣＡ、ｃｏｒｅ−トランジスタ（ｃｏｒｅ−ＣＭＯＳ）ＣＣが混載されている。このチップにおいて、溝ＲＥが形成された素子と溝ＲＥが形成されていない素子ではサイドウォール絶縁膜ＳＩの形状が異なっている。たとえば溝ＲＥを有する高耐圧トランジスタＨＣと、溝ＲＥを有さないｃｏｒｅ−トランジスタＣＣではサイドウォール絶縁膜ＳＩの形状が異なっている。
【０１３７】
図６９（Ａ）および図７０を参照して、高耐圧トランジスタＨＣの半導体基板ＳＢの主表面に溝ＲＥが形成される。溝ＲＥの一部の領域上にゲート電極層ＧＥが形成される。
【０１３８】
図６９（Ａ）、（Ｂ）および図７０を参照して、溝ＲＥが形成された高耐圧トランジスタＨＣおよび溝ＲＥが形成されていないｃｏｒｅ−トランジスタＣＣの半導体基板ＳＢの主表面にゲート電極層ＧＥを覆うようにサイドウォール絶縁膜ＳＩとなる絶縁膜ＳＩＬが形成される。溝ＲＥが形成された高耐圧トランジスタＨＣのゲート電極層ＧＥと溝ＲＥとを覆う絶縁膜ＳＩＬが形成される。
【０１３９】
図７１（Ａ）および（Ｂ）を参照して、サイドウォール絶縁膜ＳＩとなる絶縁膜ＳＩＬがエッチングされて、溝ＲＥが形成された高耐圧トランジスタＨＣおよび溝ＲＥが形成されていないｃｏｒｅ−トランジスタＣＣにそれぞれサイドウォール絶縁膜ＳＩが形成される。図７２を参照して、溝ＲＥが形成された高耐圧トランジスタＨＣでは、サイドウォール絶縁膜ＳＩとなる絶縁膜ＳＩＬの残渣が溝ＲＥの側壁に残ってしまう。
【０１４０】
図７３（Ａ）を参照して、溝ＲＥが形成された高耐圧トランジスタＨＣでは、サイドウォール絶縁膜ＳＩが露出されるようにレジストマスクＲＭ１が形成される。図７３（Ｂ）を参照して、溝ＲＥが形成されていないｃｏｒｅ−トランジスタＣＣでは、サイドウォール絶縁膜ＳＩを覆うようにレジストマスクＲＭ２が形成される。
【０１４１】
図７４（Ａ）を参照して、溝ＲＥが形成された高耐圧トランジスタＨＣでは、レジストマスクＲＭ１をマスクとしてサイドウォール絶縁膜ＳＩがさらにエッチングされる。この後、レジストマスクＲＭ１は除去される。図７５を参照して、この追加エッチングにより、溝ＲＥに残ったサイドウォール絶縁膜ＳＩとなる絶縁膜ＳＩＬの残渣がエッチングされる。このため、溝ＲＥにはサイドウォール絶縁膜ＳＩとなる絶縁膜ＳＩＬの残渣が残らない。このように、ゲート電極層ＧＥの側壁には絶縁膜ＳＩＬからなるサイドウォール絶縁膜ＳＩが形成される。そして、溝ＲＥの側壁には絶縁膜ＳＩＬを残さないように絶縁膜ＳＩＬがエッチングされる。
【０１４２】
図７４（Ａ）および図７５を参照して、溝ＲＥが形成された高耐圧トランジスタＨＣでは、サイドウォール絶縁膜ＳＩの高さＳＴは、溝ＲＥの深さＲＤの半分以下の大きさに形成されている。
【０１４３】
図７５（Ｂ）を参照して、溝ＲＥが形成されていないｃｏｒｅ−トランジスタＣＣでは、レジストマスクＲＭ１により、サイドウォール絶縁膜ＳＩはエッチングされない。このため、溝ＲＥを有する高耐圧トランジスタＨＣのサイドウォール絶縁膜ＳＩは、溝ＲＥを有さないｃｏｒｅ−トランジスタＣＣのサイドウォール絶縁膜ＳＩより高さが低くなる。たとえば、溝ＲＥを有する高耐圧トランジスタＨＣのサイドウォール絶縁膜ＳＩの高さは、溝ＲＥを有さないｃｏｒｅ−トランジスタＣＣのサイドウォール絶縁膜ＳＩの高さの半分以下となる
また、溝ＲＥを有する高耐圧トランジスタＨＣのゲート電極層ＧＥは、溝ＲＥを有さないｃｏｒｅ−トランジスタＣＣのゲート電極層ＧＥより高さが低くなる。たとえば溝ＲＥを有する高耐圧トランジスタＨＣのゲート電極層ＧＥの高さは、溝ＲＥを有さないｃｏｒｅ−トランジスタＣＣのゲート電極層ＧＥの高さ３／４〜７／８程度の高さになる。また、溝ＲＥを有する高耐圧トランジスタＨＣの素子分離膜ＴＩは、溝ＲＥを有さないｃｏｒｅ−トランジスタＣＣの素子分離膜ＴＩより高さが低くなる。たとえば溝ＲＥを有する高耐圧トランジスタＨＣの素子分離膜ＴＩは、ゲート電極層ＧＥと比較して１／４〜１／２程度の高さが減少する。
【０１４４】
図７６（Ａ）を参照して、溝ＲＥを有する高耐圧トランジスタＨＣのゲート電極層ＧＥおよびサイドウォール絶縁膜ＳＩを覆うようにレジストマスクＲＭ２が形成される。レジストマスクＲＭ２をマスクとして不純物がイオン注入されることにより、ソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬが形成される。
【０１４５】
図７６（Ｂ）を参照して、溝ＲＥを有さないｃｏｒｅ−トランジスタＣＣのゲート電極層ＧＥおよびサイドウォール絶縁膜ＳＩはレジストマスクＲＭ２で覆われていない。そのため、ゲート電極層ＧＥおよびサイドウォール絶縁膜ＳＩをマスクとして不純物がイオン注入されることにより、ソース側低濃度領域ＳＬおよびドレイン側低濃度領域ＤＬが形成される。
【０１４６】
図７７（Ａ）および（Ｂ）を参照して、この後、層間絶縁膜ＩＩ、ソース側導電層ＣＬ１、ドレイン側導電層ＣＬ２、第１導電層ＰＬ１、第２導電層ＰＬ２が形成される。これにより、溝ＲＥを有する高耐圧トランジスタＨＣおよび溝ＲＥを有さないｃｏｒｅ−トランジスタＣＣが形成される。
【０１４７】
また、ゲート電極層ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲにシリサイドＳＣが形成されてもよい。
【０１４８】
図７８（Ａ）を参照して、溝ＲＥを有する高耐圧トランジスタＨＣのゲート電極層ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲの一部が露出するようにシリサイドプロテクションマスクＳＰＭが形成される。図７８（Ｂ）を参照して、溝ＲＥを有さないｃｏｒｅ−トランジスタＣＣでは、シリサイドプロテクションマスクＳＰＭは形成されていない。
【０１４９】
図７９（Ａ）を参照して、シリサイドプロテクションマスクＳＰＭをマスクとして、ゲート電極層ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲの一部にシリサイドＳＣが形成される。この後、シリサイドプロテクションマスクＳＰＭが除去される。続いて、層間絶縁膜ＩＩ、ソース側導電層ＣＬ１、ドレイン側導電層ＣＬ２、第１導電層ＰＬ１、第２導電層ＰＬ２が形成される。
【０１５０】
図７９（Ｂ）を参照して、ゲート電極層ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲの上部にシリサイドが形成される。この後、層間絶縁膜ＩＩ、ソース側導電層ＣＬ１、ドレイン側導電層ＣＬ２、第１導電層ＰＬ１、第２導電層ＰＬ２が形成される。
【０１５１】
溝ＲＥを有する高耐圧トランジスタＨＣにシリサイドが形成される場合、ゲート電極層ＧＥの上面の一部が露出されてシリサイドＳＣが形成されてもよい。これにより、ゲート電極層ＧＥ上のシリサイドＳＣとソース領域ＳＲおよびドレイン領域ＤＲのシリサイドＳＣとが短絡することにより、歩留まりが低下することを回避することができる。よって、溝ＲＥを有する素子のゲート電極層ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲにシリサイドＳＣを形成することにより、良好なトランジスタ特性を実現することができる。
【０１５２】
本実施の形態の半導体装置の製造方法によれば、サイドウォール絶縁膜ＳＩの高さが溝ＲＥの深さＲＤの半分以下の大きさに形成されるため、溝ＲＥにはサイドウォール絶縁膜ＳＩとなる絶縁膜ＳＩＬの残渣が残らないようにすることができる。そのため、溝ＲＥに対して十分に不純物をイオン注入することができる。よって、溝ＲＥにより半導体装置を微細化しつつ所望のトランジスタ特性を実現することができる。
【０１５３】
また、本実施の形態の半導体装置の製造方法によれば、ゲート電極層ＧＥの側壁にはサイドウォール絶縁膜ＳＩを形成するように、かつ溝ＲＥの側壁には絶縁膜ＳＩＬを残さないように絶縁膜ＳＩＬがエッチングされる。そのため、溝ＲＥに対して十分に不純物をイオン注入することができる。
【０１５４】
（実施の形態７）
本発明の実施の形態７の半導体装置の製造方法では、実施の形態１と比較して、溝が形成された半導体装置のサイドウォール絶縁膜を形成しない点で主に異なっている。
【０１５５】
図８０（Ａ）および（Ｂ）を参照して、半導体基板ＳＢの主表面には第１のトランジスタ形成領域ＴＲ１と第２のトランジスタ形成領域ＴＲ２とが形成される。第１のトランジスタ形成領域ＴＲ１には、たとえば溝ＲＥが形成されていないｃｏｒｅ−トランジスタＣＣが形成される。第２のトランジスタ形成領域ＴＲ２には、たとえば溝ＲＥが形成された高耐圧トランジスタＨＣが形成される。
【０１５６】
図８０（Ａ）および図８２を参照して、半導体基板ＳＢの主表面に溝ＲＥが形成される。半導体基板ＳＢの主表面に第２のトランジスタ形成領域ＴＲ２の第２のゲート電極層ＧＥＳが形成される。溝ＲＥ上および第２のゲート電極層ＧＥＳ上とを覆うように絶縁膜ＳＩＬが形成される。図８２に示すように、溝ＲＥの内部に達する凹部ＳＩＲを有するように絶縁膜ＳＩＬが溝ＲＥ上に形成されている。第２のゲート電極層ＧＥＳ上および溝ＲＥ上の絶縁膜ＳＩＬ上に第１マスク層ＭＬ１が形成される。
【０１５７】
図８０（Ｂ）を参照して、半導体基板ＳＢの主表面に第１のトランジスタ形成領域ＴＲ１の第１のゲート電極層ＧＥＦが形成される。第１のゲート電極層ＧＥＦ上を覆うように絶縁膜ＳＩＬが形成される。第１のトランジスタ形成領域ＴＲ１では、第１マスク層ＭＬ１が形成されない。このため、第１のトランジスタ形成領域ＴＲ１の絶縁膜ＳＩＬが露出される。
【０１５８】
図８１（Ａ）を参照して、第２のトランジスタ形成領域ＴＲ２では、第１マスク層ＭＬでマスクされているため、絶縁膜ＳＩＬはエッチングされない。図８１（Ｂ）を参照して、第１のトランジスタ形成領域ＴＲ１では、第１マスク層ＭＬをマスクとして第１のトランジスタ形成領域ＴＲ１の絶縁膜ＳＩＬをエッチングすることにより第１のゲート電極層ＧＥＦの側壁に絶縁膜ＳＩＬよりなるサイドウォール絶縁膜ＳＩが形成される。
【０１５９】
図８３（Ａ）を参照して、第２のゲート電極層ＧＥＳ上の絶縁膜ＳＩＬを覆い、かつ第２トランジスタ形成領域ＴＲ２のソース形成領域ＳＦＲおよびドレイン形成領域ＤＦＲ上の絶縁膜ＳＩＬを露出するように第２マスク層ＭＬ２が形成される。絶縁膜ＳＩＬを通して半導体基板ＳＢの主表面におけるソース形成領域ＳＦＲおよびドレイン形成領域ＤＦＲに不純物を導入することによりソース領域ＳＲおよびドレイン領域ＤＲが形成される。
【０１６０】
図８３（Ｂ）を参照して、第１のトランジスタ形成領域ＴＲ１では、第２マスク層ＭＬ２が形成されない。このため、ゲート電極層ＧＥおよびサイドウォール絶縁膜ＳＩをマスクとして、半導体基板ＳＢの主表面に不純物を導入することにより、ソース領域ＳＲおよびドレイン領域ＤＲが形成される。
【０１６１】
図８３（Ａ）および（Ｂ）を参照して、ソース領域ＳＲおよびドレイン領域ＤＲを形成するために半導体基板ＳＢの主表面に導入される不純物は、主表面に対して斜めの角度から導入される。
【０１６２】
図８４（Ａ）および（Ｂ）を参照して、この後、層間絶縁膜ＩＩ、ソース側導電層ＣＬ１、ドレイン側導電層ＣＬ２、第１導電層ＰＬ１、第２導電層ＰＬ２が形成される。これにより、高耐圧トランジスタＨＣおよびｃｏｒｅ−トランジスタＣＣが形成される。また、ｃｏｒｅ−トランジスタＣＣのゲート電極層ＧＥ、ソース領域ＳＲおよびドレイン領域ＤＲの上部にはシリサイドＳＣが形成されていてもよい。
【０１６３】
本実施の形態の半導体装置の製造方法によれば、第２のゲート電極層ＧＥＳ上および溝ＲＥ上の絶縁膜ＳＩＬを第１マスク層ＭＬ１で覆い、かつ第１のトランジスタ形成領域ＴＲ１の絶縁膜ＳＩＬを露出するように第１マスク層ＭＬ１が形成される。そして第１マスク層ＭＬ１をマスクとして第１のトランジスタ形成領域ＴＲ１の絶縁膜ＳＩＬをエッチングすることにより第１のゲート電極層ＧＥＦの側壁に絶縁膜ＳＩＬよりなるサイドウォール絶縁膜が形成される。このため、溝ＲＥの形成された半導体装置では、サイドウォール絶縁膜ＳＩを形成するためのエッチングが行われずにソース領域ＳＲおよびドレイン領域ＤＲを形成するための不純物が導入される。そのため、プラズマダメージのない、高信頼性を有するゲート絶縁膜ＧＩを形成することができる。したがって、高信頼性を有する半導体装置を製造することができる。よって、溝ＲＥにより半導体装置を微細化しつつ所望のトランジスタ特性を実現することができる。
【０１６４】
また、本実施の形態の半導体装置の製造方法によれば、溝ＲＥの内部に達する凹部ＳＩＲを溝ＲＥ上に有するように絶縁膜ＳＩＬが溝ＲＥの壁面に沿って形成されるため、半導体基板ＳＢの主表面に不純物をイオン注入する際に不純物を均一に導入することができる。そのため、溝ＲＥにおいて不純物濃度を均一化することができる。不純物濃度を均一化することができるので、溝ＲＥの底面、角部、側面にまんべんなく濃い濃度でイオン注入することができる。
【０１６５】
また、本実施の形態の半導体装置の製造方法によれば、第２のゲート電極層ＧＥＳ上の絶縁膜ＳＩＬを覆い、かつ第２のトランジスタ形成領域ＴＲ２のソース形成領域ＳＦＲおよびドレイン形成領域ＤＦＲ上の絶縁膜ＳＩＬを露出するように第２マスク層ＭＬ２が形成される。そして、絶縁膜ＳＩＬを通して半導体基板ＳＢの主表面におけるソース形成領域ＳＦＲおよびドレイン形成領域ＤＦＲに不純物を導入することによりソース領域ＳＲおよびドレイン領域ＤＲが形成される。そのため、プラズマダメージのない、高信頼性を有するゲート絶縁膜ＧＩを形成することができる。したがって、高信頼性を有する半導体装置を製造することができる。
【０１６６】
また、本実施の形態の半導体装置の製造方法によれば、ソース領域ＳＲおよびドレイン領域ＤＲを形成するために半導体基板ＳＢの主表面に導入される不純物は主表面に対して斜めの角度から導入されるため、半導体基板ＳＢの主表面に不純物を均一に導入することができる。そのため、溝ＲＥにおいて不純物濃度を均一化することができる。不純物濃度を均一化することができるので、溝ＲＥの底面、角部、側面にまんべんなく濃い濃度でイオン注入することができる。
【０１６７】
上記の各実施の形態は、適時組み合わせることができる。
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることを意図される。
【産業上の利用可能性】
【０１６８】
本発明は、半導体基板の主表面に溝が形成された半導体装置およびその半導体装置の製造方法に特に有利に適用され得る。
【符号の説明】
【０１６９】
ＣＡ  キャパシタ部、ＣＣ  Ｃｏｒｅ−ＣＭＯＳ部、ＣＤ  チャネルドープ層、ＣＬ１  ソース側導電層、ＣＬ２  ドレイン側導電層、ＣＲ１  ソース側接触領域、ＣＲ２  ドレイン側接触領域、ＤＥ  空乏層、ＤＦＲ  ドレイン形成領域、ＤＬ  ドレイン側低濃度領域、ＤＲ  ドレイン領域、ＧＥ  ゲート電極層、ＧＥ１  ゲートポリシリコン膜、ＧＥＦ  第１のゲート電極層、ＧＥＳ  第２のゲート電極層、ＧＩ  ゲート絶縁膜、ＧＳ  ゲート電極層の側壁、ＨＣ  ＨＶ−ＣＭＯＳ部、ＩＩ  層間絶縁膜、ＩＬ１  酸化シリコン膜、ＩＬ２  窒化シリコン膜、ＩＬ３  酸化シリコン膜、ＩＬ４  窒化シリコン膜、ＬＮ  中心線、ＬＳＷ  積層構造の側壁、ＭＬ  マスク層、ＭＴ  マスク層の厚さ、ＰＬ１  第１導電層、ＰＬ２  第２導電層、ＰＲ１，ＰＲ２，ＰＲ３  フォトレジストパターン、ＰＷ  ｐ型ウェル領域、ＲＤ  溝の深さ、ＲＥ  溝、ＲＥ１  第１溝、ＲＥ２  第２溝、ＲＥ３  第３溝、ＲＥ４  第４溝、ＲＥ５  第５溝、ＲＥ６  第６溝、ＲＭ１，ＲＭ２  レジストマスク、ＲＰ  溝部、ＲＳＷ  溝の側壁、ＳＢ  半導体基板、ＳＣ  シリサイド、ＳＦＲ  ソース形成領域、ＳＩ  サイドウォール絶縁膜、ＳＩ１  絶縁膜、ＳＩ２  絶縁膜、ＳＩ３  絶縁膜、ＳＩＬ  絶縁膜、ＳＩＲ  絶縁膜の凹部、ＳＨ  シールドＨＴＯ、ＳＬ  ソース側低濃度領域、ＳＯ  シールド酸化膜、ＳＰＭ  シリサイドプロテクションマスク、ＳＲ  ソース領域、ＳＴ  サイドウォール絶縁膜の高さ、ＳＷ  側壁、ＴＥ  ＴＥＯＳ膜、ＴＩ  素子分離膜、ＴＲ１  第１のトランジスタ形成領域、ＴＲ２  第２のトランジスタ形成領域。
【図１】
0005448082.tif 000002
【図２】
0005448082.tif 000003
【図３】
0005448082.tif 000004
【図４】
0005448082.tif 000005
【図５】
0005448082.tif 000006
【図６】
0005448082.tif 000007
【図７】
0005448082.tif 000008
【図８】
0005448082.tif 000009
【図９】
0005448082.tif 000010
【図１０】
0005448082.tif 000011
【図１１】
0005448082.tif 000012
【図１２】
0005448082.tif 000013
【図１３】
0005448082.tif 000014
【図１４】
0005448082.tif 000015
【図１５】
0005448082.tif 000016
【図１６】
0005448082.tif 000017
【図１７】
0005448082.tif 000018
【図１８】
0005448082.tif 000019
【図１９】
0005448082.tif 000020
【図２０】
0005448082.tif 000021
【図２１】
0005448082.tif 000022
【図２２】
0005448082.tif 000023
【図２３】
0005448082.tif 000024
【図２４】
0005448082.tif 000025
【図２５】
0005448082.tif 000026
【図２６】
0005448082.tif 000027
【図２７】
0005448082.tif 000028
【図２８】
0005448082.tif 000029
【図２９】
0005448082.tif 000030
【図３０】
0005448082.tif 000031
【図３１】
0005448082.tif 000032
【図３２】
0005448082.tif 000033
【図３３】
0005448082.tif 000034
【図３４】
0005448082.tif 000035
【図３５】
0005448082.tif 000036
【図３６】
0005448082.tif 000037
【図３７】
0005448082.tif 000038
【図３８】
0005448082.tif 000039
【図３９】
0005448082.tif 000040
【図４０】
0005448082.tif 000041
【図４１】
0005448082.tif 000042
【図４２】
0005448082.tif 000043
【図４３】
0005448082.tif 000044
【図４４】
0005448082.tif 000045
【図４５】
0005448082.tif 000046
【図４６】
0005448082.tif 000047
【図４７】
0005448082.tif 000048
【図４８】
0005448082.tif 000049
【図４９】
0005448082.tif 000050
【図５０】
0005448082.tif 000051
【図５１】
0005448082.tif 000052
【図５２】
0005448082.tif 000053
【図５３】
0005448082.tif 000054
【図５４】
0005448082.tif 000055
【図５５】
0005448082.tif 000056
【図５６】
0005448082.tif 000057
【図５７】
0005448082.tif 000058
【図５８】
0005448082.tif 000059
【図５９】
0005448082.tif 000060
【図６０】
0005448082.tif 000061
【図６１】
0005448082.tif 000062
【図６２】
0005448082.tif 000063
【図６３】
0005448082.tif 000064
【図６４】
0005448082.tif 000065
【図６５】
0005448082.tif 000066
【図６６】
0005448082.tif 000067
【図６７】
0005448082.tif 000068
【図６８】
0005448082.tif 000069
【図６９】
0005448082.tif 000070
【図７０】
0005448082.tif 000071
【図７１】
0005448082.tif 000072
【図７２】
0005448082.tif 000073
【図７３】
0005448082.tif 000074
【図７４】
0005448082.tif 000075
【図７５】
0005448082.tif 000076
【図７６】
0005448082.tif 000077
【図７７】
0005448082.tif 000078
【図７８】
0005448082.tif 000079
【図７９】
0005448082.tif 000080
【図８０】
0005448082.tif 000081
【図８１】
0005448082.tif 000082
【図８２】
0005448082.tif 000083
【図８３】
0005448082.tif 000084
【図８４】
0005448082.tif 000085