(57)【特許請求の範囲】
【請求項１】
第１ノードに接続された第１電極、第２ノードに接続された第２電極、および、該第１および第２電極間の接続を第１制御信号により制御する第１制御電極を有する少なくとも１つのメインスイッチング素子と、
前記第２ノードに接続された第３電極と第４電極、および、第２制御信号が供給された第２制御電極を有する第１キャンセル用素子と、
前記第１制御信号および第２制御信号を出力する制御部と、を有し、
前記制御部は、
前記第１制御信号に基づいて前記メインスイッチング素子をオンからオフに切り替える場合に、前記第２制御信号のレベルを切り替える傾きを可変制御して、第１キャンセル用素子により吸収される電荷量を調整する、
ことを特徴とする半導体装置。
【請求項２】
前記第１キャンセル用素子によりキャンセルされる電荷の量は、前記第１制御信号のレベルが前記メインスイッチング素子の閾値電圧を跨いで前記メインスイッチング素子がオンからオフに切り替わり、且つ、前記第２制御信号が前記第１キャンセル用素子の閾値電圧を跨いで前記第１キャンセル用素子が電荷を吸収する量に基づく、
ことを特徴とする請求項１に記載の半導体装置。
【請求項３】
さらに、
前記第１ノードに接続された第５電極と第６電極、および、前記制御部から出力される第３制御信号が供給された第３制御電極を有する第２キャンセル用素子を有し、
前記制御部は、
前記第１制御信号に基づいて前記メインスイッチング素子をオンからオフに切り替える場合に、前記第３制御信号に基づいて、前記第１ノードに生じる電荷を前記第２キャンセル用素子でキャンセルする、
ことを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記第２キャンセル用素子によりキャンセルされる電荷の量は、前記第１制御信号のレベルが前記メインスイッチング素子の閾値電圧を跨いで前記メインスイッチング素子がオンからオフに切り替わり、且つ、前記第３制御信号が前記第２キャンセル用素子の閾値電圧を跨いで前記第２キャンセル用素子が電荷を吸収する量に基づく、
ことを特徴とする請求項３に記載の半導体装置。
【請求項５】
前記制御部は、前記第２制御信号と前記第３制御信号とを別個独立に制御する、
ことを特徴とする請求項３または請求項４に記載の半導体装置。
【請求項６】
前記メインスイッチング素子は、第１導電型の第１メインスイッチング素子と、該第１メインスイッチング素子に並列接続された第２導電型の第２メインスイッチング素子と、を有する、
ことを特徴とする請求項１乃至請求項５のいずれか１項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この出願は、半導体装置に関し、特に、メインスイッチング素子のクロック漏れの影響を補償するためにキャンセル用素子を使用する半導体装置に関する。
【背景技術】
【０００２】
従来、例えば、ＭＯＳトランジスタを使用したスイッチ回路では、トランジスタをオンからオフへスイッチングする時にクロック漏れと呼ばれる現象により、そのソース電極或いはドレイン電極に電荷が発生することが知られている。なお、本明細書では、「クロック漏れ」の用語には、チャージインジェクションおよびクロックフィードスルーが含まれるものとする。
【０００３】
このＭＯＳトランジスタがオンからオフに変化するときのクロック漏れは、例えば、サンプルホールド回路（コンパレータ）等において、ハイインピーダンスのノードではオフしたことにより電位変動が発生するため精度に悪影響を与えることになる。
【０００４】
チャージインジェクションは、トランジスタ（スイッチング素子）がオンの時にチャネルを形成していた電荷（電子または正孔）がオフすることによってそのトランジスタのソース電極またはドレイン電極に移動する現象である。また、クロックフィードスルーは、例えば、ｎチャネル型ＭＯＳ（ｎＭＯＳ）トランジスタの場合、ゲート電極の電位が高レベル『Ｈ』から低レベル『Ｌ』に変化するのに伴ってゲート電極−ドレイン電極間またはゲート電極−ソース電極間の寄生容量に起因した静電効果により電位に影響を及ぼす現象である。
【０００５】
ところで、従来、ＭＯＳトランジスタを使用したスイッチ回路において、メインスイッチングトランジスタと該メインスイッチングトランジスタの半分のサイズ（半分のチャネル幅）のキャンセル用トランジスタを設け、メインスイッチングトランジスタがオンからオフに切り替わるとき、キャンセル用トランジスタをメインスイッチングトランジスタのスイッチング動作と逆相で動作させてクロック漏れの影響を補償する技術が知られている。
【０００６】
図１はチャージインジェクションおよびその対策を概略的に説明するための図であり、図１（ａ）はメインスイッチングトランジスタ１がオンからオフへ変化する様子を示し、また、図１（ｂ）はこのときのキャンセル用トランジスタ２の動作を示している。なお、図１に関して、メインスイッチングトランジスタ１およびキャンセル用トランジスタ２は、ｎＭＯＳトランジスタとして説明される。
【０００７】
まず、図１（ａ）の左側の図に示されるように、メインスイッチングトランジスタ１は、ゲート電極Ｇ１に高レベル信号『Ｈ』が印加されてオンになっているとき、ゲート電極Ｇ１に対向する基板内のソース電極Ｓ１とドレイン電極Ｄ１との間には、電子によるチャネルＣＨ１が形成されている。そして、図１（ａ）の右側の図に示されるように、ゲート電極Ｇ１に印加されていた高レベル信号『Ｈ』が低レベル信号『Ｌ』になってメインスイッチングトランジスタ１がオンからオフに変化すると、チャネルＣＨ１は消滅するが、このチャネルＣＨ１を形成していた電荷Ｑｄは、メインスイッチングトランジスタ１のソース電極Ｓ１およびドレイン電極Ｄ１にそれぞれ電荷Ｑｄ／２ずつ移動する。
【０００８】
これに対して、まず、図１（ｂ）の左側の図に示されるように、キャンセル用トランジスタ２は、メインスイッチングトランジスタ１がオンのときにはゲート電極Ｇ２に低レベル信号『Ｌ』が印加されてオフになっている。そして、図１（ｂ）の右側の図に示されるように、メインスイッチングトランジス１タがオンからオフに変化すると、キャンセル用トランジスタ２のゲート電極Ｇ２に印加される信号は、低レベル信号『Ｌ』から高レベル信号『Ｈ』になって、このキャンセル用トランジスタ２のゲート電極Ｇ２に対向する基板内のソース電極Ｓ２とドレイン電極Ｄ２の間にチャネルＣＨ２が形成される（オンになる）。
【０００９】
ここで、キャンセル用トランジスタ２のサイズは、メインスイッチングトランジスタ１の半分となっていため、キャンセル用トランジスタ２がオンになったときに形成されるチャネルＣＨ２の電荷は、メインスイッチングトランジスタ１がオンのときに形成されるチャネルＣＨ１の電荷Ｑｄの半分（Ｑｄ／２）になるため、メインスイッチングトランジスタ１のソース電極Ｓ１またはドレイン電極Ｄ１にキャンセル用トランジスタ２の電極を接続（例えば、ソース電極Ｓ２およびドレイン電極Ｄ２を短絡して接続）することにより、メインスイッチングトランジスタ１がオンからオフに変化するときに消滅するチャネルＣＨ１を形成していた電荷（Ｑｄ／２）を、キャンセル用トランジスタ２がオフからオンとなるときに形成されるチャネルＣＨ２により吸収（補償）するようになっている。
【００１０】
なお、図１では、メインスイッチングトランジスタ１およびキャンセル用トランジスタ２は、ｎＭＯＳトランジスタとされているが、ｐチャネル型ＭＯＳ（ｐＭＯＳ）トランジスタであっても同様である。
【００１１】
図２はクロックフィードスルーおよびその対策を概略的に説明するための図であり、図２（ａ）はメインスイッチングトランジスタ１とキャンセル用トランジスタ２の接続状態を示し、図２（ｂ）はメインスイッチングトランジスタ１がオンのときのメインスイッチングトランジスタ１およびキャンセル用トランジスタ２の様子を示し、そして、図２（ｃ）はメインスイッチングトランジスタ１がオンからオフへ変化したときのメインスイッチングトランジスタ１およびキャンセル用トランジスタ２の様子を示している。なお、図２に関しても、メインスイッチングトランジスタ１およびキャンセル用トランジスタ２は、ｎＭＯＳトランジスタとして説明される。
【００１２】
図２（ａ）に示されるように、キャンセル用トランジスタ２は、そのソース電極Ｓ２およびドレイン電極Ｄ２を短絡してメインスイッチングトランジスタ１のドレイン電極Ｄ１に接続されるようになっている。ここで、キャンセル用トランジスタ２のサイズ（ゲート電極幅）は、メインスイッチングトランジスタ１の半分とされている。なお、参照符号３は、メインスイッチングトランジスタ１のドレイン電極Ｄ１の信号（出力信号）を波形整形して出力するバッファアンプを示している。
【００１３】
メインスイッチングトランジスタ１において、ゲート電極Ｇ１とドレイン電極Ｄ１は寄生容量（ゲート電極容量）により静電結合されており、また、キャンセル用トランジスタ２においても、ゲート電極Ｇ２とソース電極Ｓ２およびドレイン電極Ｄ２は寄生容量により容量結合されている。そして、メインスイッチングトランジスタ１のドレイン電極Ｄ１は、キャンセル用トランジスタ２のソース電極Ｓ２およびドレイン電極Ｄ２に接続されている。
【００１４】
従って、図２（ｂ）に示されるように、メインスイッチングトランジスタ１がそのゲート電極１Ｇに高レベル信号『Ｈ』が印加されてオンとなっている状態から、図２（ｃ）に示されるように、そのゲート電極Ｇ１の高レベル信号『Ｈ』が低レベル信号『Ｌ』に切り替えられてメインスイッチングトランジスタ１がオフとなる状態へ変化するとき、キャンセル用トランジスタ２は、そのゲート電極Ｇ２に印加された低レベル信号『Ｌ』が高レベル信号『Ｈ』に切り替えられ、メインスイッチングトランジスタ１の静電結合による電位変動は、キャンセル用トランジスタ２における静電結合により補償することができるようになっている。
【００１５】
このように、従来、メインスイッチングトランジスタ１がオンからオフに切り替わる際のクロック漏れの影響を、キャンセル用トランジスタ２をメインスイッチングトランジスタ１と逆相で動作させることにより補償するものが知られている。
【００１６】
ところで、従来、サンプル用スイッチとして、その両端が、アナログ入力電圧とホールド用コンデンサの一端との間に互いに並列接続された少なくとも２つのトランジスタを設け、アナログ入力電圧をサンプリングする時に、少なくとも２つのトランジスタの内の１つのトランジスタを、他のトランジスタをオフさせた後に、タイミングをずらしてオフさせることにより、サンプリング速度を高速化すると共に、サンプリング精度も向上させることができるサンプルホールド回路が提案されている（例えば、特許文献１参照）。
【００１７】
さらに、従来、サンプルスイッチをオフさせる時、該サンプルスイッチのコントロール電圧を段階的に変化させるよう制御することでチップコストを上昇させることなく広帯域特性を維持し、且つ、クロックフィードスルーの影響によるアナログ出力電圧の誤差を低減させることができるサンプルホールド回路も提案されている（例えば、特許文献２参照）。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】特開平１１−２２４４９６号公報
【特許文献２】特開２０００−２３２３４８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上述したように、従来、メインスイッチング素子（メインスイッチングトランジスタ１）の半分のサイズのキャンセル用素子（キャンセル用トランジスタ２）を、メインスイッチング素子とは逆相で動作させ、メインスイッチング素子がオンからオフに変化するときのクロック漏れの影響を補償するようにした半導体装置が提案されている。
【００２０】
しかしながら、従来の半導体装置は、メインスイッチング素子のスイッチングに伴う誤差を低減することは可能であるが、その誤差量を制御することは困難であった。
【００２１】
この出願は、上述した従来技術が有する課題に鑑み、メインスイッチング素子のスイッチングに伴う誤差量を制御することによって、より高精度で信頼性の高い動作が可能な半導体装置の提供を目的とする。
【課題を解決するための手段】
【００２２】
本実施形態によれば、少なくとも１つのメインスイッチング素子と、第１キャンセル用素子と、制御部と、を有する半導体装置が提供される。前記メインスイッチング素子は、第１ノードに接続された第１電極、第２ノードに接続された第２電極、および、該第１および第２電極間の接続を第１制御信号により制御する第１制御電極を有する。
【００２３】
前記第１キャンセル用素子は、前記第２ノードに接続された第３電極と第４電極、および、第２制御信号が供給された第２制御電極を有する。前記制御部は、前記第１制御信号および第２制御信号を出力する。前記制御部は、前記第１制御信号に基づいて前記メインスイッチング素子をオンからオフに切り替える場合に、前記第２制御信号のレベルを切り替える傾きを可変制御して、第１キャンセル用素子により吸収される電荷量を調整する。
【００２４】
なお、上記半導体装置は、コンパレータの出力ノード間に設けて該コンパレータのリセット動作を制御するために適用することができる。また、上記半導体装置は、コンパレータの一対の差動入力トランジスタの各々と並列に設け、その各半導体装置におけるメインスイッチング素子の制御電極を各差動入力トランジスタの制御電極に接続するように構成することができる。
【発明の効果】
【００２５】
各実施例によれば、メインスイッチング素子のスイッチングに伴う誤差量を制御することによって、より高精度で信頼性の高い動作が可能な半導体装置を提供することができる。
【図面の簡単な説明】
【００２６】
【図１】図１はチャージインジェクションおよびその対策を概略的に説明するための図である。
【図２】クロックフィードスルーおよびその対策を概略的に説明するための図である。
【図３】一実施形態の原理を説明するために図である。
【図４】第１実施例を概略的に示す図である。
【図５】第２実施例を概略的に示す図である。
【図６】第３実施例を概略的に示す図である。
【図７】第４実施例を概略的に示す図である。
【図８】図７に示す第４実施例における制御信号を生成するための回路を示す図である。
【図９】第５実施例を概略的に示す図である。
【発明を実施するための形態】
【００２７】
まず、一実施形態の原理を、図３を参照して説明する。
図３は一実施形態の原理を説明するために図であり、図３（ａ）はメインスイッチングトランジスタ１とキャンセル用トランジスタ２の接続状態を示し、図３（ｂ）はメインスイッチングトランジスタ１およびキャンセル用トランジスタ２のゲート電極−ソース電極間電圧（Ｖgs）の時間ｔに対する変化の様子を示している。
【００２８】
図３（ａ）に示されるように、キャンセル用トランジスタ２は、そのソース電極Ｓ２およびドレイン電極Ｄ２を短絡してメインスイッチングトランジスタ１のドレイン電極Ｄ１に接続されている。なお、参照符号３は、メインスイッチングトランジスタ１のドレイン電極Ｄ１の信号を波形整形して出力するバッファアンプを示している。なお、メインスイッチングトランジスタ１およびキャンセル用トランジスタ２の閾値電圧（ゲート電極−ソース電極間電圧Ｖgs）は共にＶthとなっている。
【００２９】
図３（ｂ）に示されるように、オン状態のメインスイッチングトランジスタ１をオフ状態に変化させるとき、まず、そのゲート電極に印加されている高レベル『Ｈ』（Ｖ２）の制御信号（ゲート電極電圧）ＣＳ１はタイミングｔ２で低レベル『Ｌ』への変化が開始し、ゲート電極電圧ＣＳ１は徐々に低下してタイミングｔ３で閾値電圧Ｖthと同じ電位になり、このタイミングｔ３以降、メインスイッチングトランジスタ１はオフ状態になる。
【００３０】
このとき、キャンセル用トランジスタ２のゲート電極に印加される制御信号（ゲート電極電圧）ＣＳ２は、例えば、タイミングｔ２よりも少し前のタイミングｔ１で低レベル『Ｌ』から高レベル『Ｈ』への変化が開始する。
【００３１】
チャージインジェクションに関して、メインスイッチングトランジスタ１がオン状態のとき、そのゲート電極Ｇ１に対向する基板内にはチャネルが形成され、その電荷量Ｑｄは，Ｑｄ＝Ｗ×Ｌ×Ｃox×（Ｖgs−Ｖth）で表される（なお、Ｗはゲート電極幅、Ｌはゲート電極長、Ｃoxはゲート電極酸化膜厚、Ｖgsはメインスイッチングトランジスタ１のゲート電極Ｇ１とソース電極Ｓ１間の電圧（ゲート電極−ソース電極間電圧）、そして、Ｖthはメインスイッチングトランジスタ１の閾値電圧を示している）。
【００３２】
すなわち、メインスイッチングトランジスタ１およびキャンセル用トランジスタ２を動作させた場合、キャンセル用トランジスタ２による電荷の補償が実際に有効になるのはメインスイッチングトランジスタ１がオフするタイミングｔ３の期間Ｐ２後であり、それ以前の期間Ｐ１では、メインスイッチングトランジスタ１が導通状態であるため電荷は保持されずに無効となる。
【００３３】
従って、実際の電荷の補償量は、メインスイッチングトランジスタ１がオフするゲート電極Ｇ１の制御信号（ゲート電極電圧）ＣＳ１が閾値電圧Ｖth以下となるタイミングｔ３以降で、且つ、キャンセル用トランジスタ２のゲート電極Ｇ２の制御信号（ゲート電極電圧）ＣＳ２が閾値電圧Ｖth以上となる期間Ｐ２のみである。
【００３４】
このように、メインスイッチングトランジスタ１のゲート電極電圧ＣＳ１およびキャンセル用トランジスタ２のゲート電極電圧ＣＳ２を制御することにより、キャンセル用トランジスタ２による電荷の補償量が変化することになる。
【００３５】
クロックフィードスルーに関しても同様であるが、チャージインジェクションの場合と異なるのは、チャージインジェクションが閾値電圧Ｖthを超えた後の電圧にＶod（＝Ｖgs−Ｖth）に比例するのに対して、クロックフィードスルーは単純にゲート電極−ソース電極間電圧Ｖgsに比例する点である。
【００３６】
すなわち、クロックフィードスルーは、メインスイッチングトランジスタ１がオフした後のゲート電極−ソース電極間電圧Ｖgsに依存し、メインスイッチングトランジスタ１のゲート電極電圧ＣＳ１およびキャンセル用トランジスタ２のゲート電極電圧ＣＳ２を制御することにより、スイッチング後（メインスイッチングトランジスタ１がオフした後）の電位を制御することが可能になる。
【００３７】
なお、以上の説明では、キャンセル用トランジスタ２はメインスイッチングトランジスタ１のドレイン電極Ｄ１側だけに設けられているが、メインスイッチングトランジスタ１のソース電極Ｓ１側にも設け、メインスイッチングトランジスタ１がオン状態からオフ状態に変化するときの電荷をメインスイッチングトランジスタ１のドレイン電極Ｄ１およびソース電極Ｓ１の両方に設けた２つのキャンセル用トランジスタで補償するように構成することもできる。
【実施例】
【００３８】
以下、半導体装置の実施例を、添付図面を参照して詳述する。
図４は第１実施例を概略的に示す図であり、図４（ａ）は回路図であり、また、図４（ｂ）はタイミング図である。
【００３９】
図４（ａ）に示されるように、キャンセル用トランジスタ２は、そのソース電極Ｓ２およびドレイン電極Ｄ２を短絡してメインスイッチングトランジスタ１のドレイン電極Ｄ１に接続されている。ここで、参照符号４は、制御信号ＣＳを受け取って、メインスイッチングトランジスタ１のゲート電極Ｇ１に供給する制御信号ＣＳ１とキャンセル用トランジスタ２のゲート電極Ｇ２に供給する制御信号ＣＳ２とを生成する制御信号生成回路を示している。
【００４０】
図４（ｂ）に示されるように、制御信号生成回路４は、高レベル『Ｈ』から低レベル『Ｌ』に変化する制御信号ＣＳを受け取って、メインスイッチングトランジスタ１のゲート電極Ｇ１に供給された高レベル『Ｈ』の制御信号ＣＳ１を低レベル『Ｌ』に切り替えて該メインスイッチングトランジスタ１をオフさせると共に、キャンセル用トランジスタ２のゲート電極Ｇ２に供給された低レベル『Ｌ』の制御信号ＣＳ２を高レベル『Ｈ』に切り替えるタイミングを可変制御して、キャンセル用トランジスタ２により補償（吸収）される電荷量を調整するようになっている。
【００４１】
なお、図４（ａ）中の破線括弧で示されるように、ｎＭＯＳトランジスタ１のソース電極Ｓ１とドレイン電極Ｄ１に対してｐＭＯＳトランジスタ１’を並列接続し、メインスイッチング素子をコンプリメンタリースイッチとして構成することもできる。
【００４２】
図５は第２実施例を概略的に示す図であり、図５（ａ）は回路図であり、また、図５（ｂ）はタイミング図である。
【００４３】
図５（ａ）と図４（ａ）との比較から明らかなように、本第２実施例では、上述した第１実施例のキャンセル用トランジスタ２の代わりにキャンセル用容量２’を適用するようになっている。このように、キャンセル用素子としてキャンセル用容量２’を適用することにより、トランジスタの場合と違ってチャネルを形成しないため単純な静電効果による誤差制御を行うことができる。
【００４４】
なお、キャンセル用容量２’としては、専用の容量を適用する以外に、例えば、回路の配線容量を使用することもできる。また、図５（ａ）中の破線括弧で示されるように、メインスイッチングトランジスタ１のドレイン電極Ｄ１にゲート電極Ｇ２を接続すると共に、そのソース電極Ｓ２およびドレイン電極Ｄ２を共通接続して制御信号生成回路４からの制御信号ＣＳ２を受け取るように構成することも可能である。
【００４５】
図６は第３実施例を概略的に示す図であり、図６（ａ）は回路図であり、また、図６（ｂ）はタイミング図である。
【００４６】
図６（ｂ）と図４（ｂ）との比較から明らかなように、本第３実施例において、制御信号生成回路４は、高レベル『Ｈ』から低レベル『Ｌ』に変化する制御信号ＣＳを受け取って、メインスイッチングトランジスタ１のゲート電極Ｇ１に供給された高レベル『Ｈ』の制御信号ＣＳ１を低レベル『Ｌ』に切り替えて該メインスイッチングトランジスタ１をオフさせると共に、キャンセル用トランジスタ２のゲート電極Ｇ２に供給された低レベル『Ｌ』の制御信号ＣＳ２を高レベル『Ｈ』に切り替える傾きを可変制御して、キャンセル用トランジスタ２により補償（吸収）される電荷量を調整するようになっている。
【００４７】
ここで、キャンセル用トランジスタ２のゲート電極Ｇ２に供給する制御信号ＣＳ２の傾き（スルーレート）を調整するには、例えば、キャンセル用トランジスタ２のゲート電極Ｇ２のノードの負荷容量を可変とする手法がある。
【００４８】
図７は第４実施例を概略的に示す図であり、正帰還ラッチ型コンパレータに適用した実施例を示すものである、ここで、図７（ａ）は正帰還ラッチ型コンパレータの回路図を示し、また、図７（ｂ）は各制御信号ＣＳ１０，ＣＳ２１およびＣＳ２２のタイミング図を示している。
【００４９】
図７（ａ）に示されるように、本第４実施例のラッチ型コンパレータは、高電位電源線Ｖddに各ソース電極が接続され、相補の入力信号Ｖi+およびＶi-が各ゲート電極に供給されるｐＭＯＳトランジスタ４１および４２と、低電位電源線Ｖssにソース電極が接続され，互いのドレイン電極およびゲート電極が交差接続されてラッチを構成するｎＭＯＳトランジスタ５１および５２と、ｐＭＯＳトランジスタ４１および４２のドレイン電極とｎＭＯＳトランジスタ５１および５２のドレイン電極との共通接続ノードＮ１およびＮ２に接続され，ラッチされた相補の信号Ｖo-およびＶo+を出力するインバータ３１および３２と、を備えている。
【００５０】
さらに、共通接続ノードＮ１とＮ２との間には、ｎＭＯＳトランジスタ２１，１０および２２が直列に接続されている。ここで、トランジスタ１０は、前述したメインスイッチングトランジスタ１に対応し、また、トランジスタ２１および２２はキャンセル用トランジスタ２に対応する。すなわち、直列接続されたトランジスタ２１，１０および２２は、メインスイッチングトランジスタ１０のソース電極およびドレイン電極にそれぞれキャンセル用トランジスタ２１および２２を設け、メインスイッチングトランジスタ１０がオン状態からオフ状態に変化するときの電荷を、２つのキャンセル用トランジスタ２１および２２をオフ状態からオン状態に変化するタイミングを制御して補償するようになっている。
【００５１】
すなわち、図７（ｂ）に示されるように、高レベル『Ｈ』の制御信号ＣＳ１０によりメインスイッチングトランジスタ１０をオンとしてコンパレータをリセット状態にした後、制御信号ＣＳ１０を高レベル『Ｈ』から低レベル『Ｌ』に変化させてメインスイッチングトランジスタ１０をオフとし、コンパレータを動作状態（正帰還状態）にして入力信号Ｖi+とＶi-の電位差を判定する。
【００５２】
このとき、実際のコンパレータ（回路）では、メインスイッチングトランジスタ１０をオン状態からオフ状態に変化させたときに生じる電荷の影響だけでなく、例えば、製造段階における素子バラツキ等に起因して、入力信号Ｖi+とＶi-の電位差の判定に誤差が生じることになる。
【００５３】
そこで、本実施例では、制御信号ＣＳ１０を高レベル『Ｈ』から低レベル『Ｌ』に変化させてメインスイッチングトランジスタ１０がオン状態からオフ状態に遷移するとき、キャンセル用トランジスタ２１および２２の制御信号ＣＳ２１およびＣＳ２２を低レベル『Ｌ』から高レベル『Ｈ』に変化させるタイミングを個別に制御してそのコンパレータの判定誤差を補償するようになっている。
【００５４】
図８は図７に示す第４実施例における制御信号を生成するための回路を示す図であり、図８（ａ）は制御信号ＣＳ１０，ＣＳ２１およびＣＳ２２を生成する制御信号生成回路４の一例を示し、また、図８（ｂ）は制御信号ＣＳ２１およびＣＳ２２を生成するインバータ（可変遅延インバータ）４４および４５の回路例を示している。
【００５５】
図８（ａ）に示されるように、制御信号生成回路４は、直列接続された２段のインバータ４２，４３と、制御部４１と、制御部４１により制御される可変遅延インバータ４４，４５とを備えている。
【００５６】
メインスイッチングトランジスタ１０のゲート電極に供給する制御信号ＣＳ１０は、制御信号ＣＳを２段のインバータ４２，４３を介して生成され、第１のキャンセル用トランジスタ２１のゲート電極に供給する制御信号ＣＳ２１は、制御信号ＣＳを第１の可変遅延インバータ４４を介して生成され、そして、第２のキャンセル用トランジスタ２２のゲート電極に供給する制御信号ＣＳ２２は、制御信号ＣＳを第２の可変遅延インバータ４５を介して生成される。
【００５７】
ここで、第１の可変遅延インバータ４４および第２の可変遅延インバータ４５は、それぞれ出力Ｖo+およびＶo-を受け取ってフィードバック制御する制御部４１からの信号により独立にその遅延時間が制御され、例えば、図７（ｂ）に示されるように、メインスイッチングトランジスタ１０の制御信号ＣＳ１０が高レベル『Ｈ』から低レベル『Ｌ』に変化するタイミングに対してそれぞれ異なるタイミングで低レベル『Ｌ』から高レベル『Ｈ』に変化する第１および第２の制御信号ＣＳ２１およびＣＳ２２を生成するようになっている。
【００５８】
図８（ｂ）に示されるように、可変遅延インバータ４４および４５は同様の構成とされ、ｐＭＯＳトランジスタ４０２およびｎＭＯＳトランジスタ４０３で構成されるインバータと高電位電源線Ｖddとの間に、制御部４１からの信号によりその抵抗値が制御される可変抵抗器４０１を挿入した構成とされている。すなわち、可変抵抗器４０１の抵抗値を制御することにより、制御信号ＣＳ２１（ＣＳ２２）が低レベル『Ｌ』から高レベル『Ｈ』に変化する傾きを制御してキャンセル用トランジスタ２１（２２）により吸収する電荷量を制御するようになっている。
【００５９】
なお、可変抵抗器４０１は、例えば、並列に設けた複数の抵抗器の接続をデジタル的に制御して構成することができるが、可変抵抗器４０１の代わりに電流源を設け、その電流源の電流値をアナログ的に制御することもできる。さらに、可変抵抗器４０１をスイッチとして構成し、制御部４１からの信号により制御信号ＣＳ２１（ＣＳ２２）が低レベル『Ｌ』から高レベル『Ｈ』に変化するタイミングを制御することもできる。なお、可変抵抗器４０１における抵抗値は、例えば、そのコンパレータを内蔵したＩＣの試験段階、或いは、そのＩＣを使用した装置を実際に使用する電源投入時等において、キャリブレーション処理を行って最適な値に設定することができる。
【００６０】
図９は第５実施例を概略的に示す図であり、ラッチ型コンパレータの他の例を示すものである。
【００６１】
図９と図７（ａ）との比較から明らかなように、本第５実施例のラッチ型コンパレータは、前述した第４実施例のラッチ型コンパレータにおけるリセット用のｎＭＯＳトランジスタ２１，１０および２２を取り除くと共に、ｐＭＯＳトランジスタ４１および４２の各ソース電極とドレイン電極に対して並列に、それぞれ直列接続されたｐＭＯＳトランジスタ１０１，２０１および１０２，２０２を接続し、さらに、共通接続されたトランジスタ５１および５２のソース電極と低電位電源線Ｖssとの間にｎＭＯＳトランジスタ６０を挿入するようにしたものである。
【００６２】
ここで、トランジスタ１０１および１０２が前述したメインスイッチングトランジスタ１０に対応し、また、トランジスタ２０１および２０２が前述したキャンセル用トランジスタ２１（２２）に対応している。
【００６３】
本第５実施例のコンパレータにおいて、メインスイッチングトランジスタ１０１および１０２の制御信号ＣＳ１０１およびＣＳ１０２、並びに、トランジスタ６０の制御信号ＣＳ６０を低レベル『Ｌ』としてメインスイッチングトランジスタ１０１および１０２をオンすると共にトランジスタ６０をオフしてリセット処理を行った後、これらの制御信号ＣＳ１０１，ＣＳ１０２およびＣＳ６０を低レベル『Ｌ』から高レベル『Ｈ』に変化させてメインスイッチングトランジスタ１０１および１０２をオフ状態にすると共にトランジスタ６０をオン状態に変化させて。入力信号Ｖi+とＶi-の電位差を判定する。
【００６４】
このとき、メインスイッチングトランジスタ１０１および１０２をオン状態からオフ状態に変化させたときに生じる電荷の影響、並びに、製造段階における素子バラツキ等に起因した入力信号Ｖi+とＶi-の電位差の判定誤差は、それぞれ制御信号ＣＳ２０１およびＣＳ２０２によりキャンセル用トランジスタ２０１および２０２をオフ状態からオン状態に変化させるタイミング若しくは傾きを制御することにより補償する。なお、各トランジスタ１０１，１０２，６０，２０１および２０２のゲート電極に供給する制御信号ＣＳ１０１，ＣＳ１０２，ＣＳ６０，ＣＳ２０１およびＣＳ２０２は、従来より知られている様々な回路を適用して生成することができる。
【００６５】
上述した第４および第５実施例はラッチ型コンパレータを示しているが、本発明は、ラッチ型コンパレータに限定されるものではなく、様々な半導体装置に対して幅広く適用することが可能である。
【００６６】
以上の第１〜第５実施例を含む実施形態に関し、さらに、以下の付記を開示する。
（付記１）
第１ノードに接続された第１電極、第２ノードに接続された第２電極、および、該第１および第２電極間の接続を制御する第１制御電極を有する少なくとも１つのメインスイッチング素子と、
前記第２ノードに接続される第３電極と第４電極、および、第２制御電極を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルするキャンセル用素子と、を備え、
前記キャンセル用素子の駆動を、前記メインスイッチング素子がオンからオフに切り替わるタイミングに対して可変制御する半導体装置。
【００６７】
（付記２）
付記１に記載の半導体装置において、
前記キャンセル用素子の駆動は、前記メインスイッチング素子をオンからオフに切り替える第１の制御信号のタイミングに対して前記キャンセル用素子をオフからオンに切り替える第２の制御信号のタイミングを可変制御する半導体装置。
【００６８】
（付記３）
付記１に記載の半導体装置において、
前記キャンセル用素子の駆動は、前記メインスイッチング素子をオンからオフに切り替える第１の制御信号のタイミングに対して前記キャンセル用素子をオフからオンに切り替える第２の制御信号の傾きを可変制御する半導体装置。
【００６９】
（付記４）
第１ノードに接続された第１電極、第２ノードに接続された第２電極、および、該第１および第２電極間の接続を制御する第１制御電極を有する少なくとも１つのメインスイッチング素子と、
前記第２ノードに接続される第３電極、第３ノードに接続される第４電極、および、該第３および第４電極間の接続を制御する第２制御電極を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルするキャンセル用素子と、を備え、
前記キャンセル用素子の前記第２制御電極は、前記メインスイッチング素子の前記第１または第２電極に接続され、前記キャンセル用素子の前記第３または第４電極の電位を、前記メインスイッチング素子がオンからオフに切り替わるタイミングに対して可変制御する半導体装置。
【００７０】
（付記５）
付記４に記載の半導体装置において、
前記キャンセル用素子の前記第３または第４電極の電位は、前記メインスイッチング素子をオンからオフに切り替えるタイミングに対して可変のタイミングで制御される半導体装置。
【００７１】
（付記６）
付記４に記載の半導体装置において、
前記キャンセル用素子の前記第３または第４電極の電位は、前記メインスイッチング素子をオンからオフに切り替えるタイミングに対して可変の傾きで制御される半導体装置。
【００７２】
（付記７）
付記１〜６のいずれか１項に記載の半導体装置において、
前記メインスイッチング素子および前記キャンセル用素子は、トランジスタであり、前記キャンセル用素子のトランジスタサイズは、前記メインスイッチング素子のトランジスタサイズの半分である半導体装置。
【００７３】
（付記８）
付記７に記載の半導体装置において、
前記メインスイッチング素子は、第１導電型の第１メインスイッチング素子、および、第２導電型の第２メインスイッチング素子を備え、該第１および第２メインスイッチング素子は、並列接続されてコンプリメンタリースイッチを構成する半導体装置。
【００７４】
（付記９）
第１ノードに接続された第１電極、第２ノードに接続された第２電極、および、該第１および第２電極間の接続を制御する制御電極を有する少なくとも１つのメインスイッチング素子と、
前記第２ノードに接続される第３電極、および、第３ノードに接続される第４電極を有し、前記メインスイッチング素子がオンからオフに切り替わるときに生じる電荷をキャンセルするキャンセル用容量と、を備え、
前記キャンセル用容量の前記第４電極の電位を、前記メインスイッチング素子がオンからオフに切り替わるタイミングに対して可変制御する半導体装置。
【００７５】
（付記１０）
第１電源線に各ソース電極が接続され、第１および第２入力信号が各ゲート電極に供給される第１導電型の第１および第２トランジスタと、
第２電源線にソース電極が接続され、互いのドレイン電極およびゲート電極が交差接続されてラッチを構成する第２導電型の第３および第４トランジスタと、を備え、
前記第１トランジスタの前記ドレイン電極と前記第３トランジスタの前記ドレイン電極との第１共通接続ノード、および、前記第２トランジスタの前記ドレイン電極と前記第４トランジスタの前記ドレイン電極との第２共通接続ノードからラッチされた相補の信号を出力するコンパレータであって、
前記第１共通接続ノードと前記第２共通接続ノードとの間に付記１〜９のいずれか１項に記載の半導体装置を設け、該半導体装置における前記メインスイッチング素子により前記コンパレータのリセット動作を実行するようにしたコンパレータ。
【００７６】
（付記１１）
第１電源線に各ソース電極が接続され、第１および第２入力信号が各ゲート電極に供給される第１導電型の第１および第２トランジスタと、
第２電源線にソース電極が接続され、互いのドレイン電極およびゲート電極が交差接続されてラッチを構成する第２導電型の第３および第４トランジスタと、を備え、
前記第１トランジスタの前記ドレイン電極と前記第３トランジスタの前記ドレイン電極との第１共通接続ノード、および、前記第２トランジスタの前記ドレイン電極と前記第４トランジスタの前記ドレイン電極との第２共通接続ノードからラッチされた相補の信号を出力するコンパレータであって、
前記第１および第２トランジストと並列にそれぞれ付記１〜９のいずれか１項に記載の半導体装置を設け、該各半導体装置における前記メインスイッチング素子の前記制御電極を前記第１および第２トランジストの前記制御電極にそれぞれ接続するようにしたコンパレータ。
【符号の説明】
【００７７】
１，１’；１０；１０１，１０２    メインスイッチングトランジスタ（メインスイッチング素子）
２；２１，２２；２０１，２０２    キャンセル用トランジスタ（キャンセル用素子）
２’    キャンセル用容量（キャンセル用素子）
３    バッファアンプ
４    制御信号生成回路
ＣＳ１；ＣＳ１０；ＣＳ１０１，ＣＳ１０２    メインスイッチングトランジスタの制御信号（ゲート電極電圧）
ＣＳ２；ＣＳ２１，ＣＳ２２；ＣＳ２０１，ＣＳ２０２    キャンセル用トランジスタの制御信号（ゲート電極電圧）
Ｄ１，Ｄ２    ドレイン電極
Ｇ１，Ｇ２    ゲート電極
Ｓ１，Ｓ２    ソース電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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