(57)【特許請求の範囲】
【請求項１】
装置であって、
複数のプロセッサを含むプロセッサ・モジュールの上方又は下方に配置されたインターフェース・デバイスであって、互いに相互接続された複数のルーティング要素を含む、インターフェース・デバイスと、
前記インターフェース・デバイスの上方又は下方に配置され、複数のメモリ・アレイを含む少なくとも１つのメモリ・デバイスであって、前記複数のメモリ・アレイが前記インターフェース・デバイス及び前記メモリ・デバイスのうちの少なくとも１つにおけるビア内に設けられた複数の相互接続部を用いて前記インターフェース・デバイスに結合される、少なくとも１つのメモリ・デバイスと、
を備え、
前記インターフェース・デバイスが、前記複数のルーティング要素及び前記複数の相互接続部を用いて前記複数のメモリ・アレイを前記プロセッサ・モジュールに通信可能に結合するように構成される、装置。
【請求項２】
前記インターフェース・デバイスが、前記メモリ・デバイスにメモリ・コマンドを提供するように構成される、請求項１に記載の装置。
【請求項３】
前記少なくとも１つのメモリ・デバイスは、第１の複数のメモリ・アレイを含む第１のメモリ・デバイスと、第２の複数のメモリ・アレイを含む第２のメモリ・デバイスとを備える、請求項１に記載の装置。
【請求項４】
前記第１のメモリ・デバイスが、前記第１の複数のメモリ・アレイを前記インターフェース・デバイスにおける前記複数のルーティング要素に結合するための、ビア内に設けられた第１の複数の相互接続部を備え、
前記第２のメモリ・デバイスが、前記第２の複数のメモリ・アレイを前記インターフェース・デバイスにおける前記複数のルーティング要素に結合するための、ビア内に設けられた第２の複数の相互接続部を備える、請求項３に記載の装置。
【請求項５】
前記インターフェース・デバイスが、少なくとも１つのＤＲＡＭアレイの順序付けを行うように構成された回路を含む、請求項４に記載の装置。
【請求項６】
前記インターフェース・デバイスが前記装置の電力管理を行うように構成され、前記インターフェース・デバイスがエラー・ビットの発生を排除するのに十分な電圧で動作するように構成される、請求項１に記載の装置。
【請求項７】
前記インターフェース・デバイスが入力／出力ドライバ回路をさらに備える、請求項１に記載の装置。
【請求項８】
前記インターフェース・デバイスが、前記メモリ・デバイスに用いられるアレイのタイプに基づくエラー率を制御するためにリフレッシュ・スキームを実施するように構成される、請求項１に記載の装置。
【請求項９】
前記インターフェース・デバイスが、前記メモリ・デバイスの信号特性に基づくエラー率を制御するためにリフレッシュ・スキームを実施するように構成される、請求項１に記載の装置。
【請求項１０】
前記インターフェース・デバイスが、前記少なくとも１つのメモリ・デバイスと前記プロセッサ・モジュールとの間のデータ通信中にエラー検出及び訂正（ＥＣＣ）を行うように構成される、請求項３に記載の装置。
【請求項１１】
前記第２の複数のメモリ・アレイがＮＡＮＤフラッシュ・メモリ・アレイを備える、請求項３に記載の装置。
【請求項１２】
前記第２の複数のメモリ・アレイがＮＯＲフラッシュ・メモリ・アレイを備える、請求項３に記載の装置。
【請求項１３】
前記第１及び第２の複数の相互接続部が、前記第１のメモリ・デバイスを含む平面に対して垂直方向に延びる、請求項５に記載の装置。
【請求項１４】
前記第１の複数の相互接続部が、前記第１の複数のメモリ・アレイと前記インターフェース・デバイスとを結合するデータ・バスを形成するウェハ貫通相互接続部を備え、
前記第２の複数の相互接続部が、前記第２の複数のメモリ・アレイと前記インターフェース・デバイスとを結合するデータ・バスを形成する別のウェハ貫通相互接続部を備える、請求項４に記載の装置。
【請求項１５】
システムであって、
複数のプロセッサを含むプロセッサ・モジュールと、
前記プロセッサ・モジュール上に配置されたインターフェース・デバイスであって、互いに相互接続された複数のルーティング要素と、複数の相互接続部を貫通させるように適合された第１の複数のビアとを含む、インターフェース・デバイスと、
前記インターフェース・デバイスの上方又は下方に配置された第１のメモリ・デバイスであって、複数のＤＲＡＭメモリ・アレイと、前記複数の相互接続部のうちの少なくとも１つを貫通させて前記複数のＤＲＡＭメモリ・アレイを前記インターフェース・デバイスに結合するように適合された第２の複数のビアとを含む、第１のメモリ・デバイスと、
前記インターフェース・デバイスの上方又は下方に配置された第２のメモリ・デバイスであって、複数のフラッシュ・メモリ・アレイと、前記複数の相互接続部のうちの少なくとも１つを貫通させて前記複数のフラッシュ・メモリ・アレイを前記インターフェース・デバイスに結合するように適合された第３の複数のビアとを含む、第２のメモリ・デバイスと、
を備え、
前記インターフェース・デバイス内の前記複数のルーティング要素が、前記複数のＤＲＡＭメモリ・アレイ及び前記複数のフラッシュ・メモリ・アレイを前記複数のプロセッサに通信可能に結合するように構成される、システム。
【請求項１６】
前記インターフェース・デバイスがパッケージ内の回路基板の上方に配置される、請求項１５に記載のシステム。
【請求項１７】
前記第１及び第２のメモリ・デバイスが前記複数の相互接続部の一部を用いて前記プロセッサ・モジュールに結合される、請求項１５に記載のシステム。
【請求項１８】
前記複数のルーティング要素が前記複数の相互接続部を用いて前記複数のプロセッサに結合される、請求項１５に記載のシステム。
【請求項１９】
前記複数のルーティング要素が接続ピンを用いて前記複数のプロセッサに結合される、請求項１５に記載のシステム。
【請求項２０】
前記プロセッサ・モジュールが埋め込みプロセッサを有する基板を備える、請求項１５に記載のシステム。
【請求項２１】
前記プロセッサ・モジュールがＡＳＩＣを備える、請求項１５に記載のシステム。
【請求項２２】
前記プロセッサ・モジュールがシングルコア・プロセッサを含む、請求項１５に記載のシステム。
【請求項２３】
前記プロセッサ・モジュールがマルチコア・プロセッサを含む、請求項１５に記載のシステム。
【請求項２４】
方法であって、
複数のプロセッサを含むプロセッサ・モジュールの上方又は下方に配置されたインターフェース・デバイスで、前記プロセッサ・モジュールからデータを受信することと、
前記インターフェース・デバイス内の、互い相互接続された複数のルーティング要素、ならびに、前記インターフェース・デバイス及び／又は前記インターフェース・デバイスの上方又は下方に配置された少なくとも１つのメモリ・デバイスのビア内に設けられた複数の相互接続部を用いて、前記受信したデータを、前記少なくとも１つのメモリ・デバイス内の複数のメモリ・アレイにルーティングすることと、
前記少なくとも１つのメモリ・デバイスの上方又は下方に配置され且つ結合されている前記インターフェース・デバイス及び／又は前記少なくとも１つのメモリ・デバイスのビア内に設けられた複数の相互接続部を用いて、前記少なくとも１つのメモリ・デバイスの複数のメモリ・アレイからデータを取得することと、
前記複数のルーティング要素及び前記複数の相互接続部を用いて、前記取得したデータを前記プロセッサ・モジュールにルーティングすることと、
を含む、方法。
【請求項２５】
装置であって、
複数のプロセッサを含むプロセッサ・モジュールの上方又は下方に配置され且つ結合されたインターフェース・デバイスであって、互い相互接続された複数のルーティング要素を含み、かつ、前記複数のプロセッサのうちの少なくとも１つに及び少なくとも１つからパケット・データを送信及び受信するように構成された、インターフェース・デバイスと、
前記インターフェース・デバイスの上方又は下方に配置された少なくとも１つのメモリ・デバイスであって、前記メモリ・デバイスは、前記インターフェース・デバイス及び前記メモリ・デバイスのうちの少なくとも１つにおけるビア内に設けられた複数の相互接続部を用いて前記インターフェース・デバイスに結合された複数のメモリ・アレイを含み、前記メモリ・デバイスは、前記インターフェース・デバイスに及び前記インターフェース・デバイスからデータを送信及び受信するように構成されている、少なくとも１つのメモリ・デバイスと、
を備え、
前記インターフェース・デバイスが、前記パケット・データに格納されたコマンドに基づき、前記複数のルーティング要素及び前記複数の相互接続部を用いて、前記複数のメモリ・アレイを前記複数のプロセッサに通信可能に結合するように構成される、装置。
【請求項２６】
方法であって、
複数のプロセッサを含むプロセッサ・モジュールの上方又は下方に配置された、電子パッケージ内のインターフェース・デバイスで、前記プロセッサ・モジュールからパケット・データを受信することと、
前記パケット・データ内に提供されたアドレスに基づき、前記インターフェース・デバイス内の、互いに相互接続された複数のルーティング要素、ならびに、前記インターフェース・デバイス及び／又は前記インターフェース・デバイスの上方又は下方に配置された少なくとも１つのメモリ・デバイスのビア内に設けられた複数の相互接続部を用いて、前記受信したパケット・データを、前記少なくとも１つのメモリ・デバイス内の複数のメモリ・アレイにルーティングすることと、
前記パケット・データ内に提供されたメモリ・コマンドに基づき、前記インターフェース・デバイス及び／又は前記少なくとも１つのメモリ・デバイスのビア内に設けられた前記複数の相互接続部を用いて、前記少なくとも１つのメモリ・デバイスの複数のメモリ・アレイから格納データを取得することと、
前記複数のルーティング要素及び前記複数の相互接続部を用いて、前記取得された格納データを前記プロセッサ・モジュールにルーティングすることと、
を含む、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
（関連出願）
本特許出願は、２００８年２月１９日に出願された米国特許出願番号第１２／０３３，６８４号からの優先権を主張するものであり、参照により本明細書に組み入れられる。
【背景技術】
【０００２】
パーソナル・コンピュータ、ワークステーション、コンピュータ・サーバ、メインフレーム、並びに、プリンタ、スキャナ、及びハードディスク・ドライブを含む他のコンピュータ関連機器のような多くの電子デバイスは、低電力消費をもたらすことを試みながら大きなデータ記憶能力を提供する、メモリ・デバイスを活用する。上記のデバイスに用いるのによく適した１つのタイプのメモリ・デバイスは、動的ランダム・アクセス・メモリ（ＤＲＡＭ）である。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
より大容量のメモリ・デバイスへの需要が高まり続けており、それと同時にチップ・サイズ制限がこれらのメモリ・デバイスの容量を制約している。個々のメモリ・セルのコンポーネントによって占領される表面積は着実に減少しており、それにより、半導体基板上のメモリ・セルのパッキング密度は、ゲート遅延の減少に並行して増加させることができる。デバイス表面積の縮小は、製造歩留まりを減少させるとともに、ＤＲＡＭデバイス内の多数のバンクを他のデバイスと接続するのに用いられる相互接続部の複雑さを増加させることになる。加えて、小型化に際して、相互接続部遅延はゲート遅延と同様にスケーリングしない。
【課題を解決するための手段】
【０００４】
本発明の種々の実施形態は、以下の図面を参照しながら以下で詳細に説明される。
【図面の簡単な説明】
【０００５】
【図１】本発明の種々の実施形態に係るメモリ・システムのブロック図である。
【図２】本発明の幾つかの実施形態に係るメモリ・デバイスの上面図である。
【図３】本発明の幾つかの実施形態に係る図１に示されたメモリ・システムの斜視図である。
【図４】本発明の幾つかの実施形態に係る図１に示されたのと同様のシステムの断面図である。
【図５Ａ】本発明の種々の実施形態に係る図１に示されたメモリ・システムに用いられるコマンド・パケットのデータ構造を示す図である。
【図５Ｂ】本発明の種々の実施形態に係る図１に示されたメモリ・システムに用いられるデータ・パケットのデータ構造を示す図である。
【図６】本発明の幾つかの実施形態に係る図３に示されたシステムの動作の方法の流れ図である。
【図７】本発明の幾つかの実施形態に係るプロセッサ・モジュールに結合されたメモリ・システムを示す概略図である。
【発明を実施するための形態】
【０００６】
表面積の減少と、その結果としてのメモリのパッキング密度の増加は、メモリ・アレイの水平方向のフィーチャサイズを減少させることによって達成することができる。これは、メモリ・アレイが基板の表面にわたって全体的に延びることに加えて、基板の中及び上に垂直方向に延びるように、明らかに三次元であるメモリ・アレイを形成することによる種々の実施形態において達成することができる。
【０００７】
図１は、本発明の種々の実施形態に係るメモリ・システム１００のブロック図を示す。メモリ・システム１００は、メモリ・デバイス１１０、１２０、及びプロセッサ・モジュール１６０に結合されたインターフェース・デバイス１５０を含む。幾つかの実施形態において、インターフェース・デバイス１５０は、互いに相互接続されるルーティング要素１５３、１５４、１５５、１５６、１５７、１５８及び１５９を含む。幾つかの実施形態において、インターフェース・デバイス１５０はまた、ＤＲＡＭコントローラ１５１及びフラッシュ・コントローラ１５２を含む。幾つかの実施形態において、ＤＲＡＭコントローラ１５１は、非ページ・モード・コントローラを含む。幾つかの実施形態において、ＤＲＡＭコントローラ１５１は、メモリ・コマンド・バス最適化を備えた、順不同（ｏｕｔ  ｏｆ  ｏｒｄｅｒ）コマンド・キューを含む。幾つかの実施形態において、ＤＲＡＭコントローラ１５１は、プログラム可能であって、メモリのテストを補助するためにビルト・イン・セルフ・テスト（Ｂｕｉｌｔ−ｉｎ  Ｓｅｌｆ  Ｔｅｓｔ）（ＢＩＳＴ）を含むことができる。
【０００８】
インターフェース・デバイス１５０は、それぞれメモリＺ−ビア１３５及び１４５を通じて提供された相互接続部を用いて、メモリ・デバイス１１０、１２０に結合される。メモリＺ−ビアは、メモリ・デバイス（１１０、１２０）内に設けられた開口部であり、垂直方向の相互接続部がメモリ・デバイス（１１０、１２０）を部分的に又は完全に貫通することを可能にして、メモリ・デバイス内に配置された特定のメモリ・アレイの上下に位置するメモリ・アレイ間の接続を可能にする。幾つかの実施形態において、メモリＺ−ビア１３５、１４５内の相互接続部は、１２８−ビット・データ・バスを含む。幾つかの実施形態において、処理モジュール１６０は、それぞれ、プロセッサＺ−ビア１７２、１７４、１７６及び１７８を用いてルーティング要素１５３、１５５、１５６及び１５８に結合されるプロセッサ１６２、１６４、１６６及び１６８を含む。幾つかの実施形態において、処理モジュール１６０は、汎用プロセッサ又は特定用途向け集積回路（ＡＳＩＣ）を含む。幾つかの実施形態において、処理モジュール１６０は、シングル−コア・プロセッサ及び／又はマルチ−コア・プロセッサを備えることができる。
【０００９】
幾つかの実施形態において、メモリ・デバイス１１０は、メモリ・アレイ１１０−１、１１０−２、１１０−３及び１１０−４を含み、各メモリ・アレイは、行及び列に論理的に配列されたメモリ・セルを有する。同様に、幾つかの実施形態において、メモリ・デバイス１２０は、メモリ・アレイ１２０−１、１２０−２、１２０−３及び１２０−４を含み、各メモリ・アレイは、行及び列に論理的に配列されたメモリ・セルを有する。インターフェース・デバイス１５０は、メモリ・デバイス１１０及び１２０内の選択されたメモリ・アドレスにメモリ・コマンドを提供する。幾つかの実施形態において、メモリ・デバイス１１０、１２０は、動的ランダム・アクセス・メモリ（ＤＲＡＭ）デバイスを含む。幾つかの実施形態において、インターフェース・デバイス１５０は、ＤＲＡＭ順序付けを行うように構成された回路を含む。
【００１０】
幾つかの実施形態において、インターフェース・デバイス１５０は、メモリ・デバイス１１０及び１２０に用いられるＤＲＡＭのタイプに基づくエラー率を制御するために、リフレッシュ・スキームを実施するように構成される。読み取り及び書き換えのための起動（ａｃｔｉｖａｔｉｏｎ）パルスと、元の状態を示すプレチャージ（ｐｒｅｃｈａｒｇｅ）・パルスが、メモリ・アドレスに対して働く自動リフレッシュ・シーケンスの間にコマンド・デコーダから供給され、クロック信号がＤＲＡＭに印加される。データ損失を回避するために、ＤＲＡＭ（動的ランダム・アクセス・メモリ）のメモリ・セルが定期的に読み取られなければならず、そのときそれらのコンテンツは書き換えられており、これはメモリ・セルの「リフレッシュ」と呼ばれる。幾つかの実施形態において、インターフェース・デバイス１５０は、メモリ・デバイス１１０及び１２０の各々の特定の信号特性に基づくエラー率を制御するために、リフレッシュ・スキームを動作させるように構成される。
【００１１】
幾つかの実施形態において、インターフェース・デバイス１５０は、メモリ・デバイス１１０及び１２０内に含まれた複数のメモリ・アレイに対して不良セル回復スキームを動作させるように構成される。幾つかの実施形態において、インターフェース・デバイス１５０は、プログラム可能であり、それに隣接して配置されたメモリ・ダイのタイプに基づいて動作するように構成される。幾つかの実施形態において、インターフェース・デバイス１５０は、複数のメモリ・アレイ１１０−１、１１０−２、１１０−３及び１１０−４に対して不良セル回復スキームを動作させるように構成される。幾つかの実施形態において、インターフェース・デバイス１５０は、メモリ・デバイス１１０及び１２０のテスト及び診断解析のために用いられるテスト・パターン信号を生成するように構成されたパターン生成器を含む。
【００１２】
幾つかの実施形態において、インターフェース・デバイス１５０は、相互接続デバイス及びＩ／Ｏドライバとして働く。幾つかの実施形態において、インターフェース・デバイス１５０は、読み取り及び書き込みポインタ、ストレージ、及び制御論理を提供するＩ／Ｏパッド、遅延ロック・ループ（ＤＬＬ）回路、及びファーストインファーストアウト（先入れ先出し、ＦＩＦＯ）回路のような、ＤＲＡＭダイス内に与えられた従来の機能ブロックを含む。これらの機能ブロックをＤＲＡＭダイスからインターフェース・デバイス１５０の中に移すことにより、ＤＲＡＭのストレージ面積を増加させることができる。
【００１３】
幾つかの実施形態において、インターフェース・デバイス１５０は、図３に示されたウェハ貫通相互接続部（ｔｈｒｏｕｇｈ  ｗａｆｅｒ  ｉｎｔｅｒｃｏｎｎｅｃｔ）（ＴＷＩ）のような独立した相互接続部により、３２の異なるメモリ・デバイス（各々が幾つかのメモリ・アレイを有し、他の数のデバイスも可能である）に結合される。幾つかの実施形態において、インターフェース・デバイス１５０は、エンドユーザ用途に基づく異なるタイプの相互接続を提供するように構成された一連のＴＷＩに結合される。幾つかの実施形態において、一連のＴＷＩ３２１は、メモリ・アレイ１１０−１及び１１０−２内に設けられたメモリＺ−ビア３２２、３２３を貫通する。幾つかの実施形態において、ＴＷＩは、異なるタイプのＤＲＡＭとインターフェース・デバイス１５０との間の接続性を提供するように構成することができる。
【００１４】
幾つかの実施形態において、インターフェース・デバイス１５０は、各相互接続部についての最適なタイミング・レベルを計算するために、インターフェース・デバイス１５０とＤＲＡＭとの間でテスト・パターン信号を伝送及び受信するように構成される。幾つかの実施形態において、インターフェース・デバイス１５０は、外部システム相互接続を提供する任意の数（例えば、８、１６、３２、６４、１２８、など）のＩ／Ｏパッドを有することができる。幾つかの実施形態において、テスト・パターン信号は、インターフェース・デバイス１５０のＩ／Ｏ端末とＤＲＡＭとの間で伝送及び受信され、トレーニング・アルゴリズムは、各入力／出力接続についての最適なタイミングを計算するために実行される。
【００１５】
幾つかの実施形態において、インターフェース・デバイス１５０は、メモリ・デバイス１１０、１２０とプロセッサ・モジュール１６０との間のデータ通信中にエラー検出及び訂正（Ｅｒｒｏｒ  Ｃｈｅｃｋ  ａｎｄ  Ｃｏｒｒｅｃｔｉｏｎ）（ＥＣＣ）を行うように構成される。
【００１６】
幾つかの実施形態において、インターフェース・デバイス１５０内のＤＲＡＭコントローラ１５１及びフラッシュ・コントローラ１５２は、１２８−ビット・データ・バス上で信号を提供することによってメモリ・デバイス１１０、１２０を制御するように構成される。幾つかの実施形態において、Ｚ−ビア１３５及び１４５内に設けられたデータ・バスは、１２８−ビット以外の幅を有することができる。幾つかの実施形態において、メモリ・デバイス１１０、１２０に提供されたメモリ・コマンドは、Ｚ−ビア１３５、１４５を貫通する１２８−ビット・データ・バスを用いてメモリ・デバイス１１０、１２０内のメモリ・セルにデータを書き込ませるプログラミング動作、メモリ・デバイス１１０、１２０内のメモリ・セルからデータを読み取るための読み取り動作、及びメモリ・デバイス１１０、１２０内のすべての又は一部のメモリ・セルからデータを消去するための消去動作をもたらすコマンドを含む。
【００１７】
幾つかの実施形態において、メモリ・デバイス１１０、１２０は、フラッシュ・メモリ・デバイスを含む。幾つかの実施形態において、メモリ・デバイス１１０、１２０におけるメモリ・アレイ内のメモリ・セルは、ＮＡＮＤフラッシュ・メモリ配列に配列することができる。幾つかの実施形態において、メモリ・デバイス１１０、１２０におけるメモリ・アレイ内のメモリ・セルは、ＮＯＲフラッシュ・メモリ配列に配列されたフラッシュ・メモリ・セルを含むことができる。
【００１８】
幾つかの実施形態において、メモリ・デバイス１１０、１２０、インターフェース・デバイス１５０、及びプロセッサ・モジュール１６０は、同じ電子パッケージに含められる。幾つかの実施形態において、プロセッサ・モジュール１６０は、メモリ・デバイス１１０、１２０及びインターフェース・デバイス１５０のパッケージとは異なるパッケージに常駐する。
【００１９】
幾つかの実施形態において、メモリ・デバイス１１０、１２０は、インターフェース・デバイス１５０の一方の側に積み上げられ、プロセッサ・モジュール１６０は、インターフェース・デバイス１５０の他方の側に三次元の様式で配置される。幾つかの実施形態において、メモリ・アレイは、標準の可変幅接続によりインターフェース・デバイス１５０とインターフェースすることができる。これは、異なるタイプ／サイズのメモリ・アレイがインターフェース・デバイス１５０に接続されることを可能にする。幾つかの実施形態において、インターフェース・デバイスの各々の側は、規則的なビア・アレイを有することができる。幾つかの実施形態において、ビア・グループは、プロセッサ・モジュール１６０に結合するために用いることができるメモリ・チャネルを含むことができる。幾つかの実施形態において、ユーザは、所与のプロセッサ・モジュールについて、いくつのメモリ・チャネルが望ましいかに関してデバイスすることができる。
【００２０】
図２は、本発明の幾つかの実施形態に係るメモリ・システム２００の上面図を示す。図１のメモリ・システム１００と同様又は同一のものとすることができるメモリ・システム２００は、メモリ・デバイス２２０、２３０、２４０及び２５０が上に配置された、基板２１０を含む。幾つかの実施形態において、メモリ・デバイス２２０、２３０、２４０及び２５０の各々は、多数のメモリ・アレイ２６０を含むことができる。幾つかの実施形態において、メモリ・デバイス２２０、２３０、２４０及び２５０の各々は、揮発性メモリ・デバイス、不揮発性メモリ・デバイス、又は両方の組み合わせを含む。例えば、メモリ・デバイス２２０、２３０、２４０及び２５０は、ＤＲＡＭデバイス、静的ランダム・アクセス・メモリ（ＳＲＡＭ）デバイス、フラッシュ・メモリ・デバイス、又はこれらのメモリ・デバイスの組み合わせを含むことができる。幾つかの実施形態において、基板２６０の上下に配置されてもよい他のデバイス（図１に示されたインターフェース・デバイス１５０、プロセッサ・モジュール１６０のような）にウェハ貫通相互接続部を結合するための経路を提供する局所化されたビア２７０が、メモリ・デバイス２２０、２３０、２４０及び２５０の周りに設けられる。
【００２１】
図３は、本発明の幾つかの実施形態に係る、図１に示されたものと同様のメモリ・システム３００の斜視図を示す。メモリ・システム３００は、はんだボール３４４、インターフェース・デバイス１５０、第１のメモリ・アレイ１１０−１、第２のメモリ・アレイ１１０−２、第３のメモリ・アレイ１２０−１、及び第４のメモリ・アレイ１２０−２のマトリクスを有する基板３１０を含む。幾つかの実施形態において、第１のメモリ・アレイ１１０−１は、第２のメモリ・アレイ１１０−２上に配置され、第２のメモリ・アレイ１１０−２は、インターフェース・デバイス１５０上に配置される。幾つかの実施形態において、第３のメモリ・アレイ１２０−１は、第４のメモリ・アレイ１２０−２上に配置され、第４のメモリ・アレイ１２０−２は、インターフェース・デバイス１５０上に配置される。第１のメモリ・アレイ１１０−１は、ウェハ貫通相互接続部（ＴＷＩ）３２１に結合され、これらは次に、インターフェース・デバイス１５０に結合される。幾つかの実施形態において、ＴＷＩ３２１は、第２のメモリ・アレイ１１０−２内の一連のビア３２２を貫通してインターフェース・デバイス１５０と接続される。幾つかの実施形態において、ＴＷＩ３２１は、インターフェース・デバイス１５０内の一連のビア３２３を貫通して基板３１０内のデバイスに接続される。幾つかの実施形態において、第２のメモリ・アレイ１１０−２は、接続ピン３２６を用いてインターフェース・デバイス１５０に結合される。幾つかの実施形態において、接続ピン３３０が、メモリ・アレイ１２０−２をインターフェース・デバイス１５０と通信可能に結合し、ＴＷＩ３２５が、メモリ・アレイ１２０−１をインターフェース・デバイス１５０と通信可能に結合する。幾つかの実施形態において、接続ピン３３２は、インターフェース・デバイス１５０内に埋め込まれたルーティング要素１５２〜１５８と基板１６０内に埋め込まれた他のデバイス（プロセッサ１６２〜１６８のような）との間の通信を可能にする。幾つかの実施形態において、基板１６０は、インターフェース・デバイス１５０に通信可能に結合された回路を有する回路基板を含むことができる。
【００２２】
幾つかの実施形態において、メモリ・システム３００は、コンピュータ（例えば、デスクトップ、ラップトップ、ハンドヘルド・デバイス、サーバ、ウェブ・アプライアンス、ルーティング要素、など）、無線通信デバイス（例えば、携帯電話、コードレス電話、ページャ、パーソナル・デジタル・アシスタント、など）、コンピュータ関連周辺機器（例えば、プリンタ、スキャナ、モニタ、など）、娯楽デバイス（例えば、テレビ、ラジオ、ステレオ、テープ・プレイヤ、コンパクト・ディスク・プレイヤ、ＤＶＤプレイヤ、ビデオ・カセット・レコーダ、ＤＶＤレコーダ、カムコーダ、デジタルカメラ、ＭＰ３（Ｍｏｔｉｏｎ  Ｐｉｃｔｕｒｅ  Ｅｘｐｅｒｔｓ  Ｇｒｏｕｐ，Ａｕｄｉｏ  Ｌａｙｅｒ  ３）プレイヤ、ビデオ・ゲーム、時計など、及び同類のものに含められてもよい。
【００２３】
図４は、本発明の幾つかの実施形態に係る図１に示されたものと同様のシステム４００の断面図を示す。システム４００は、パッケージ４０２内にインターフェース・デバイス１５０を有するパッケージ４０２、はんだボール４０８のマトリクスを用いてパッケージ４０２に取り付けられたプロセッサ・モジュール４０６、及びメモリ・デバイス４１０を含む。幾つかの実施形態において、メモリ・デバイス４１０は、メモリ・アレイ４１０−１、４１０−２、メモリ・バッファ４３０、及びメモリ・アレイ４１０−１、４１０−２をメモリ・バッファ４３０に接続するＴＷＩ４１２−１、４１２−２を含む。幾つかの実施形態において、プロセッサ・モジュール４０６は、プロセッサ１６２〜１６８を含む。幾つかの実施形態において、メモリ・デバイス４１０は、１１０−１、１１０−２、１１０−３及び１１０−４と同様のメモリ・アレイを含む。幾つかの実施形態において、メモリ・デバイス４１０は、１２０−１、１２０−２、１２０−３及び１２０−４と同様のメモリ・アレイを含む。
【００２４】
幾つかの実施形態において、プロセッサ４０６上にインターフェース・デバイス１５０が配置され、インターフェース・デバイス１５０上にメモリ・デバイス４１０が配置される。幾つかの実施形態において、パッケージ４０２は回路基板４０３を含んでもよく、回路基板４０３にインターフェース・デバイス１５０が配置され、インターフェース・デバイス１５０上にメモリ・デバイス４１０が配置される。幾つかの実施形態において、メモリ・デバイス４１０は、狭い高速バス４２０を用いてプロセッサ４０６に通信可能に結合される。幾つかの実施形態において、狭い高速バスは、データを１２８ＧＢ／秒で通信するように構成される。幾つかの実施形態において、狭い高速バス４２０は、データを読み取るために６４ＧＢ／秒及びデータを書き込むために６４ＧＢ／秒を有する全二重通信を提供する。
【００２５】
幾つかの実施形態において、パッケージ４０２は、システム４００が他のデバイスを有する回路基板上にマウントされることを可能にするはんだボール４０４のマトリクスに取り付けられる。幾つかの実施形態において、メモリ・デバイス４１０は、メモリ・デバイス４１０をパッケージ４０２に通信可能に結合するのに用いられるはんだボール４１４のマトリクスに取り付けられる。
【００２６】
幾つかの実施形態において、インターフェース・デバイス１５０は、相互接続デバイス及びＩ／Ｏドライバとして働く。幾つかの実施形態において、インターフェース・デバイス１５０は、読み取り及び書き込みポインタ、ストレージ、及び制御論理を提供するＩ／Ｏパッド、遅延ロック・ループ（ＤＬＬ）回路、及びファーストインファーストアウト（先入れ先出し、ＦＩＦＯ）回路のようなＤＲＡＭダイス内に与えられた従来の機能ブロックを含む。当業者には周知のこれらの機能ブロックを、ＤＲＡＭダイスからインターフェース・デバイス１５０の中に移すことにより、ＤＲＡＭダイスのストレージ面積の増加が可能となる。
【００２７】
幾つかの実施形態において、インターフェース・デバイス１５０は、図４に示されたＴＷＩのような独立した相互接続部により３２の異なるメモリ・デバイス（各々が幾つかのメモリ・アレイを有し、他の数のデバイスも可能である）に結合される。幾つかの実施形態において、インターフェース・デバイス１５０は、エンドユーザ用途に基づく異なるタイプの相互接続を提供するように構成される一連のＴＷＩに結合される。幾つかの実施形態において、ＴＷＩは、ＤＲＡＭの独立したグループとインターフェース・デバイス１５０との間の接続性を提供するように構成することができる。
【００２８】
幾つかの実施形態において、インターフェース・デバイス１５０は、各相互接続部についての最適なタイミング・レベルを計算するために、インターフェース・デバイス１５０とＤＲＡＭとの間でテスト・パターン信号を伝送及び受信するように構成される。幾つかの実施形態において、インターフェース・デバイス１５０は、外部システム相互接続を提供する任意の数（例えば、８、１６、３２、６４、１２８など）のＩ／Ｏパッドを有することができる。幾つかの実施形態において、インターフェース・デバイス１５０の端末とＤＲＡＭとの間でテスト・パターン信号が伝送及び受信され、各々の入力／出力接続についての最適なタイミングを計算するためにトレーニング・アルゴリズムが実行される。
【００２９】
幾つかの実施形態において、インターフェース・デバイス１５０は、システム４００内の電力管理を行うように構成され、インターフェース・デバイス１５０は、インターフェース・デバイス１５０とメモリ・デバイス４１０との間の通信におけるエラー・ビットの発生を防止するのに十分な電圧で作動される。
【００３０】
幾つかの実施形態において、インターフェース・デバイス１５０は、メモリ・デバイス４１０とプロセッサ・モジュール４０６との間のデータ通信中にエラー検出及び／又は訂正を行うように構成される。幾つかの実施形態において、インターフェース・デバイス１５０は、その電圧ではエラー・ビットが発生しないように事前に決定されたいずれかの電圧で作動することによってシステム４００の電力管理を行うように構成される。
【００３１】
幾つかの実施形態において、インターフェース・デバイス１５０は、診断及びビルト・イン・セルフ・テスト（ＢＩＳＴ）モジュール１５２を含む。幾つかの実施形態において、ＢＩＳＴモジュールは、インターフェース・デバイス１５０とメモリ・デバイス４１０との間に結合されるメンテナンス・バス１５４に結合される。幾つかの実施形態において、ＢＩＳＴモジュールは、ユーザから受信したコマンド信号及びデータを、メンテナンス・バス１５４を通じてメモリ・デバイス４１０に送信するように構成される。幾つかの実施形態において、メンテナンス・バス１５４はまた、診断テストの結果を受信するのに用いられる。幾つかの実施形態において、診断及びＢＩＳＴモジュール１５２は、制御信号を生成し、ユーザのコマンドを実行するためにユーザによって供給されたコマンドとデータ信号を転送する。例えば、診断及びＢＩＳＴモジュール１５２は、パターン生成器プログラム又はハードウェア・モジュールを呼び出して、ユーザのコマンド及びデータに従ってテスト・パターンを生成し始め、そしてまた、ユーザにより提供されたメモリ・コマンドを制御信号に変換するためにシーケンサ１５６に転送することができ、制御信号は、メモリ・デバイス４１０の診断動作を実行するためにメモリ・デバイス４１０に適用される。
【００３２】
図５Ａは、本発明の種々の実施形態に係る、図１に示されたメモリ・システムに用いられるコマンド・パケットのデータ構造５００を示す。幾つかの実施形態において、ユーザは、「読み取り」及び「書き込み」パケットを用いてメモリ・システム１１０及び１２０とインターフェースすることができる。言い換えれば、メモリ・デバイス（例えばＤＲＡＭについての）の実際の動作は、インターフェース・デバイス１５０の背後で仮想化される。幾つかの実施形態において、メモリ・コマンドとデータは、別々の読み取り及び書き込みチャネル（アップリンク及びダウンリンク）を用いて送信される。幾つかの実施形態において、データ構造５００は、ＩＤ要求ディジット５０２、有効インジケータ・ディジット５０４、ヘッダ・ディジット５０６、テール・ディジット５０８、コマンド・ディジット５１０、アドレス・ディジット５１２、及びＣＲＣ（巡回冗長コード）／ＥＣＣ（エラー訂正コード）ディジット５１４を含む種々のフィールドを有する。幾つかの実施形態において、ＩＤ要求ディジット５０２は、コマンド・ディジット５１０を送信する送信側のアドレスを識別するのに用いられる。幾つかの実施形態において、ＩＤ要求ディジットは、送信側に戻されたデータを再請求するのに用いられる。幾つかの実施形態において、有効インジケータ・ディジット５０４は、伝送されたデータの有効性を示すために用いられる。幾つかの実施形態において、ヘッダ・ディジット５０６は、データ・ブロック転送の開始を識別するのに用いられ、テール・ディジット５０８は、データ・ブロック転送の終了を識別するのに用いられる。幾つかの実施形態において、コマンド・ビットは、メモリ・デバイス１１０、１２０を読み取り、書き込み、又は構成するのに用いられる。幾つかの実施形態において、アドレス・ディジット５１２は、メモリ・デバイス１１０、１２０内の記憶域にデータをルーティングするためのＸ、Ｙアドレスを含み、Ｘは送信するエンティティのアドレスを示し、Ｙは受信するエンティティのアドレスを示す。幾つかの実施形態において、ＣＲＣ／ＥＣＣディジットは、エラー検出及び訂正を提供するために用いられる。
【００３３】
図５Ｂは、本発明の種々の実施形態に係る、図１に示されたメモリ・システムに用いられるデータ・パケットのデータ構造５２０を示す。幾つかの実施形態において、データ構造５２０は、ＩＤ要求ディジット５２２、有効インジケータ・ディジット５２４、ヘッダ・ディジット５２６、テール・ディジット５２８、データ・ディジット５３０及びＣＲＣ（巡回冗長コード）／ＥＣＣ（エラー訂正コード）ディジット５３２を含む種々のフィールドを有する。幾つかの実施形態において、ＩＤ要求ディジット５２２は、データ・ディジット５３０を送信する送信側のアドレスを識別するのに用いられる。幾つかの実施形態において、有効インジケータ・ディジット５０４は、伝送されるデータ・ディジット５３０の有効性を示すために用いられる。幾つかの実施形態において、ヘッダ・ディジット５２６は、データ・ブロック転送の開始を識別するのに用いられ、テール・ディジット５２８は、データ・ブロック転送の終了を識別するのに用いられる。幾つかの実施形態において、データ・ディジット・フィールド５３０によって表されるデータ幅は、３２、６４、１２８ディジットのいずれかにプログラム可能とすることができる。幾つかの実施形態において、ＣＲＣ／ＥＣＣディジットは、エラー検出及び訂正を提供するために用いられる。
【００３４】
幾つかの実施形態において、ルータ要素は、それらが通信可能に結合されるメモリ・デバイスのメモリ範囲に基づいてプログラムすることができる。幾つかの実施形態において、第１のパケットは、「エンド／テール」パケットが到着するまでメモリ・システムとインターフェース・デバイスとの間の接続を確立する。
【００３５】
図６は、本発明の幾つかの実施形態に係る図１及び図４に示されたシステムの動作方法６００のフローチャートを示す。６０２において、方法６００は、プロセッサ・モジュール１６０における複数のプロセッサとインターフェース・デバイス１５０における複数のルーティング要素との間でデータを送信及び受信することを含む。６０４において、方法６００は、インターフェース・デバイス１５０における複数のルーティング要素を用いて、少なくとも１つのメモリ・デバイス内の複数のメモリ・アレイにデータをルーティングすることを含む。６０６において、方法６００は、複数のメモリ・アレイにデータを格納することを含む。幾つかの実施形態では、６０６において、方法は、データをＤＲＡＭアレイに格納することを含む。幾つかの実施形態では、６０６において、方法は、データをＮＡＮＤフラッシュ・アレイに格納することを含む。幾つかの実施形態において、６０６において、方法は、データをＮＯＲフラッシュ・アレイに格納することを含む。６０８において、方法６００は、インターフェース・デバイス及び／又は少なくとも１つのメモリ・デバイスのビアに設けられた複数のウェハ貫通相互接続部を用いて、複数のメモリ・アレイからデータを取得するステップを含み、インターフェース・デバイスは、少なくとも１つのメモリ・デバイスの上又は下にあり、それに結合されている。６１０において、方法６００は、複数のルーティング要素と相互接続部を用いて、取得したデータをプロセッサ・モジュールにおける複数のプロセッサにルーティングするステップを含む。幾つかの実施形態において、複数のプロセッサは、高速チップ対チップ相互接続部４２０上でメモリ・デバイス１１０、１２０と通信する。幾つかの実施形態において、メモリ・デバイス１１０、１２０はまた、同様の高速チップ対チップ相互接続部を用いて互いに結合することもできる。幾つかの実施形態において、高速チップ対チップ相互接続部は、データを１２８ＧＢ／秒で通信するように構成される。幾つかの実施形態において、高速チップ対チップ相互接続部４２０は、データを読み取るために６４ＧＢ／秒及びデータを書き込むために６４ＧＢ／秒を有する全二重通信を提供する。
【００３６】
幾つかの実施形態において、インターフェース・デバイス１５０は、それらの間で交換されたパケット・データ内に格納されたコマンドに基づく複数のルーティング要素１５１〜１５９を用いて、メモリ・デバイス１１０、１２０内の複数のメモリ・アレイを複数のプロセッサ１６２〜１６８に通信可能に結合するように構成される。
【００３７】
図７は、本発明の幾つかの実施形態に係る、プロセッサ・モジュールに結合されたメモリ・システムを示す概略図７００を示す。図７は、図７に示されたものと同様の複数のプロセッサ・モジュール４０６と複数のメモリ・デバイス４１０とを含んでいるシステム７１０を含む。幾つかの実施形態において、プロセッサ・モジュール４０６に隣接するメモリ・デバイス４１０は、狭い高速バス４２０を用いてそれに最も近いプロセッサ・モジュール４０６に結合される。幾つかの実施形態において、図７に示されたメモリ・デバイス４１０は、立方形の構造とすることができ、狭い高速バス４２０を用いて４つの隣接する立方形メモリ・デバイスに結合される。幾つかの実施形態において、狭い高速バス４２０は、データを１２８ＧＢ／秒で通信するように構成される。幾つかの実施形態において、狭い高速バス４２０は、データを読み取るために６４ＧＢ／秒及びデータを書き込むために６４ＧＢ／を有する全二重通信を提供する。
【００３８】
本明細書で開示された装置、システム、及び方法は、従来の設計と比べてメモリ・アレイのより高い密度を達成することに加えて、メモリ・アレイにアクセスしながら増加した速度及びスループットを提供することができる。幾つかの実施形態において、結果として、ＤＲＡＭダイ・サイズも減少される。加えて、ウェハ貫通相互接続部の使用によって、より多数の相互接続部がより短い距離を横切ることが可能となり、その結果、相互接続部によって確立された各接続の速度が向上する。さらに、本明細書で開示された装置、システム、及び方法は、改善されたパッキング密度を有する設計において減少された待ち時間でより多くの帯域幅を取り扱うことができるメモリ・アレイに結合されたプロセッサを提供する。
【００３９】
本明細書の一部をなす添付の図面は、限定ではなく説明の手段として、主題を実施することができる特定の実施形態を示す。図示された実施形態は、本明細書で開示された教示を当業者が実施できるようにするために十分に詳細に説明される。他の実施形態は使用し及びそれらから導き出すことができ、それにより、本開示の範囲から逸脱することなく構造的及び論理的置き換え及び変更を行うことができる。したがって、この発明を実施するための形態は、限定する意味でとられるべきではなく、種々の実施形態の範囲は、附属の請求項によってのみ定義され、こうした請求項へのすべての範囲の均等物が権利付与される。
【００４０】
本明細書で特定の実施形態が図示され説明されたが、同じ目的を達成すると予測されるあらゆる配設を、示された特定の実施形態に置き換えることができる。本開示は、種々の実施形態の任意の及びすべての適応又は変形を包含することを意図される。上記の実施形態と本明細書では特に説明されない他の実施形態との組み合わせは、上記の説明を学べば当業者には明らかとなるであろう。
【００４１】
開示の要約は、読者が技術的開示の性質をすぐに確かめることができるようにする要約を求める３７Ｃ．Ｆ．Ｒ．§１．７２（ｂ）に準拠して提供される。これは、請求項の範囲又は意味を解釈し又は制限するために用いられるものではないという理解のもとで提出される。上記の発明を実施するための形態においては、開示を合理化する目的で単一の実施形態において種々の特徴が一緒にグループ化される。この開示の方法は、各請求項において明白に挙げられたものよりも多くの特徴を要求すると解釈されるべきではない。むしろ、発明性のある主題は、単一の開示された実施形態の特徴のすべてよりも少ないものにおいて見出すことができる。したがって、以下の請求項は、この発明を実施するための形態に組み入れられ、各請求項は別々の実施形態として独立しているものである。
【００４２】
方法、装置、及びシステムは、所与の水平方向のスペース内のメモリ容量を増加させることができるメモリ・デバイス接続スキームを開示する。種々の実施形態は、基板、基板上に配置されたインターフェース・デバイス、インターフェース・デバイス上に配置された複数のメモリ・アレイを有する第１のメモリ・ダイを含み、第１のメモリ・ダイは、複数のウェハ貫通相互接続部（ＴＷＩ）に結合される。種々の実施形態は、第１のメモリ・ダイ上に配置された複数のメモリ・アレイを有する第２のメモリ・ダイを含み、第２のメモリ・ダイは複数のビアを含み、複数のビアは、複数のＴＷＩが第２のメモリ・ダイを貫通することができるように構成される。第２のメモリ・ダイは、次に、第２の複数のＴＷＩに結合することができ、第１及び第２の複数のＴＷＩを用いて第１のメモリ・ダイと第２のメモリ・ダイを通信可能に結合するために、インターフェース・デバイスを用いることができる。加えて、インターフェース・デバイスは、複数のウェハ貫通相互接続部を用いて第１のメモリ・ダイ及び第２のメモリ・ダイを複数のプロセッサと通信可能に結合する複数のルーティング要素を含む。
【００４３】
１つ又はそれ以上の実施形態はメモリ・デバイスを相互接続するための改善された機構を提供する。さらに、本明細書で開示された種々の実施形態は、メモリ・デバイス内の幾つかのメモリ・アレイの密度を改善し、その結果、メモリ・デバイスのサイズを減少させることができる。
【図２】
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【図３】
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【図４】
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【図１】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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