(57)【特許請求の範囲】
【請求項１】
半導体基体と、前記半導体基体の上に形成された第１導電型のドリフト領域と、前記ドリフト領域の内部に形成され、且つその一部が前記ドリフト領域の一主表面に表出した第２導電型のウェル領域と、前記ウェル領域の内部に形成され、且つその一部が前記ドリフト領域の一主表面に表出した第１導電型のソース領域と、前記ドリフト領域と前記ソース領域の間に挟まれた前記ウェル領域の上にゲート絶縁膜を介して形成されたゲート電極と、前記一主表面に表出した前記ウェル領域、前記ソース領域及び前記ドリフト領域の上に形成され、且つ、前記半導体基体よりバンドギャップが狭い異種半導体を含む接合層と、を備え、前記接合層は、前記一主表面に表出した前記ウェル領域及び前記ソース領域にオーミック接合され、且つ前記異種半導体を含むソースコンタクト領域と、前記一主表面に表出した前記ドリフト領域にヘテロ接合された前記異種半導体からなるアノード電極領域と、を備え、前記ソース領域は炭化珪素から成ることを特徴とする半導体装置。
【請求項２】
前記ソース領域に接触する前記ソースコンタクト領域の少なくとも一部は、第１導電型の半導体領域であり、前記ウェル領域に接触する前記ソースコンタクト領域の少なくとも一部は、第２導電型の半導体領域であることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記アノード電極領域に導入される不純物の種類及び濃度は、前記第２導電型の半導体領域に導入される不純物の種類及び濃度に対して、独立に制御されていることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記ソース領域及び前記ウェル領域に接触するソースコンタクト領域の少なくとも一部は、前記異種半導体と金属との化合物からなる領域であることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記異種半導体は多結晶シリコンから成り、前記半導体基体は炭化珪素からなることを特徴とする請求項１〜４のいずれか一項に記載の半導体装置。
【請求項６】
半導体装置の製造方法において、アノード電極領域を形成した後に、ソースコンタクト領域を形成する接合層形成工程を有し、前記接合層形成工程は、異種半導体からなる半導体層を、一主表面に表出したウェル領域、ソース領域及びドリフト領域の上に形成する第１の過程と、第１の過程の後に、前記ウェル領域及び前記ソース領域上の前記半導体層に不純物イオンを注入して、前記半導体層を、前記ウェル領域及び前記ソース領域にオーミック接合させる第２の過程と、前記ドリフト領域上の前記半導体層に不純物イオンを注入して、前記半導体層を、前記ドリフト領域にヘテロ接合させる第３の過程と、を備えることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型トランジスタ及びユニポーラダイオードを備える半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
絶縁ゲート型トランジスタ及びユニポーラダイオードを備える半導体装置の一例として、特許文献１に記載された炭化珪素ＭＯＳＦＥＴがある。特許文献１では、炭化珪素（ＳｉＣ）からなるＤＭＯＳＦＥＴ（Double Diffused MOSFET）を形成したチップ内に、ショットキー・バリア・ダイオード（ＳＢＤ）を配置した半導体装置が開示されている。
【０００３】
特許文献１に開示された半導体装置の製造方法では、先に、ソースコンタクトを形成し、その後、ショットキーコンタクトを形成している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００６−５２４４３２号公報（段落[0047]及び第３Ｆ図参照）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、ソースコンタクトの形成に際し、ショットキーコンタクトが形成されるドリフト層の表面は露出した状態であるため、当該表面に荒れや汚染が発生する場合がある。この荒れや汚染の発生により、ＳＢＤの電気特性が悪化してしまう。
【０００６】
本発明は、このような従来の課題に鑑みてなされたものであり、その目的は、ヘテロ接合ダイオードの電気特性を良好に保ったまま、ヘテロ接合ダイオードと絶縁ゲート型トランジスタとを一体化できる半導体装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００７】
本発明の特徴は、半導体基体と、第１導電型のドリフト領域と、第２導電型のウェル領域と、第１導電型のソース領域と、接合層と、を備える半導体装置である。ドリフト領域は、半導体基体の上に形成され、ウェル領域は、ドリフト領域の内部に形成され、且つその一部がドリフト領域の一主表面に表出している。ソース領域は、ウェル領域の内部に形成され、且つその一部がドリフト領域の一主表面に表出している。ゲート電極は、ドリフト領域とソース領域の間に挟まれたウェル領域の上にゲート絶縁膜を介して形成されている。接合層は、半導体基体よりバンドギャップが狭い異種半導体を含み、且つ一主表面に表出したウェル領域、ソース領域及びドリフト領域の上に形成されている。接合層は、一主表面に表出したウェル領域及びソース領域にオーミック接合され、且つ異種半導体を含むソースコンタクト領域と、一主表面に表出したドリフト領域にヘテロ接合された異種半導体からなるアノード電極領域とからなる。
【発明の効果】
【０００８】
本発明によれば、ヘテロ接合を形成するドリフト領域の一主表面が覆われた状態で、ソースコンタクト領域を形成することができる。よって、ソースコンタクト領域形成の際に、ヘテロ接合を形成するドリフト領域の一主表面に発生する荒れや汚染を抑制することができる。よって、ヘテロ接合ダイオードの電気特性を良好に保ったまま、ヘテロ接合ダイオードと絶縁ゲート型トランジスタとを一体化することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の第１の実施の形態に係わる半導体装置の構成を示す断面図である。
【図２Ａ】図１の半導体装置の製造方法における主要な製造工程を示す断面図である（その１）。
【図２Ｂ】図１の半導体装置の製造方法における主要な製造工程を示す断面図である（その２）。
【図２Ｃ】図１の半導体装置の製造方法における主要な製造工程を示す断面図である（その３）。
【図２Ｄ】図１の半導体装置の製造方法における主要な製造工程を示す断面図である（その４）。
【図２Ｅ】図１の半導体装置の製造方法における主要な製造工程を示す断面図である（その５）。
【図２Ｆ】図１の半導体装置の製造方法における主要な製造工程を示す断面図である（その６）。
【図２Ｇ】図１の半導体装置の製造方法における主要な製造工程を示す断面図である（その７）。
【図２Ｈ】図１の半導体装置の製造方法における主要な製造工程を示す断面図である（その８）。
【図２Ｉ】図１の半導体装置の製造方法における主要な製造工程を示す断面図である（その９）。
【図２Ｊ】図１の半導体装置の製造方法における主要な製造工程を示す断面図である（その１０）。
【図３】本発明の第２の実施の形態に係わる半導体装置の構成を示す断面図である。
【図４】本発明の第３の実施の形態に係わる半導体装置の構成を示す断面図である。
【図５Ａ】図４の半導体装置の製造方法における主要な製造工程を示す断面図である（その１）。
【図５Ｂ】図４の半導体装置の製造方法における主要な製造工程を示す断面図である（その２）。
【図５Ｃ】図４の半導体装置の製造方法における主要な製造工程を示す断面図である（その３）。
【発明を実施するための形態】
【００１０】
以下図面を参照して、本発明の実施の形態を説明する。図面の記載において同一部分には同一符号を付している。ただし、図面は模式的なものであり、各領域や電極等の厚みと幅との関係、各領域や電極等の厚みの比率などは現実のものとは異なることに留意すべきである。また、図面の相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１１】
なお、「第１導電型」及び「第２導電型」は相対する導電型であり、第１導電型がｎ型であれば、第２導電型はｐ型であり、逆に、第１導電型がｐ型であれば、第２導電型はｎ型である。本発明の実施の形態では、第１導電型がｎ型であり、第２導電型はｐ型である場合を例に取り説明する。また、半導体に添加されたｐ型不純物の濃度が相対的に高い場合にはｐ＋型と、相対的に低い場合にはｐ−型と、それぞれ表記する。ｎ型についても同様にして、ｎ＋型及びｎ−型と表記する。
【００１２】
（第１の実施の形態）
図１を参照して、本発明の第１の実施の形態に係わる半導体装置の構成を説明する。本発明の第１の実施の形態に係わる半導体装置は、第１導電型（ｎ＋型）の炭化珪素（ＳｉＣ）からなる半導体基体１と、半導体基体１の上に配置された第１導電型（ｎ−型）のドリフト領域２と、ドリフト領域２の内部に配置され、且つその一部がドリフト領域２の一
主表面ＳＦに表出した第２導電型（ｐ−型）のウェル領域３と、ウェル領域３の内部に配置され、且つその一部が一主表面ＳＦに表出したｎ＋型のソース領域４と、ドリフト領域２とソース領域４の間に挟まれたウェル領域３の上にゲート絶縁膜５を介して形成されたゲート電極６と、一主表面ＳＦに表出したウェル領域３、ソース領域４及びドリフト領域２の上に配置された接合層２１と、ゲート電極６と接合層２１の間に配置された層間絶縁膜７と、接合層２１に接続された第１主電極（ソース電極）１１と、半導体基体１に接続された第２電極（ドレイン電極）１０と、を備える。
【００１３】
接合層２１は、少なくともその一部に、半導体基体１よりもバンドギャップが狭い異種半導体を含む。また、接合層２１のうち、一主表面ＳＦに表出したウェル領域３及びソース領域４に接触する一部分は「ソースコンタクト領域」を成し、一主表面ＳＦに表出したドリフト領域２に接触する他の一部分は「アノード電極領域」を成す。ソースコンタクト領域は、少なくともその一部に異種半導体が含まれた領域であり、アノード電極領域は、異種半導体からなる領域である。すなわち、接合層２１は、一主表面ＳＦに表出したウェル領域３及びソース領域４にオーミック接合された、異種半導体を含む「ソースコンタクト領域」と、一主表面ＳＦに表出したドリフト領域２にヘテロ接合された異種半導体からなる「アノード電極領域」とを有する。
【００１４】
ソースコンタクト領域のうち、ソース領域４に接触する部分はｎ型の不純物が添加された半導体からなる領域である。よって、ソースコンタクト領域は、ｎ＋型のソース領域４に対して電気的に低抵抗にオーミック接続することができる。また、ソースコンタクト領域のうち、ウェル領域３に接触する部分はｐ型の不純物が添加された半導体からなる領域である。よって、ソースコンタクト領域は、ｐ−型のウェル領域３に対して電気的に低抵抗にオーミック接続することができる。また、アノード電極領域は、ｐ型の不純物が添加された半導体からなる領域である。したがって、図１においては、接合層２１を、ｎ型の半導体領域８と、ｐ型の半導体領域９とに分けて表記している。
【００１５】
なお、接合層２１の一部は、ドリフト領域２の一主表面ＳＦ以外にも、層間絶縁膜７を介してゲート電極６の上にも配置されている。ｎ型の半導体領域８は、このゲート電極６の上にも配置されている。
【００１６】
ドリフト領域２、ウェル領域３及びソース領域４は、半導体基体１と同じ半導体材料、例えば、炭化珪素（ＳｉＣ）からなるので、接合層２１の少なくとも一部に含まれる異種半導体は、半導体基体１だけでなく、ドリフト領域２よりもバンドギャップが狭い半導体材料であるといえる。よって、異種半導体からなるアノード電極領域と、一主表面ＳＦに表出したドリフト領域２との接合は、ヘテロ接合を構成することができる。すなわち、アノード電極領域（ｐ型の半導体領域９）をアノードとし、ドリフト領域２をカソードとする、ヘテロ接合ダイオード（ＨＪＤ）１００を構成することができる。
【００１７】
ゲート絶縁膜５は、ドリフト領域２とソース領域５の間に位置する第１のウェル領域３の上に配置され、ゲート絶縁膜５の上にゲート電極６が配置されている。
【００１８】
ソース電極１１は、ｎ型の半導体領域８及びｐ型の半導体領域９に対して電気的に低抵抗にオーミック接続されている。ドレイン電極１０は、半導体基体１の裏面に対して電気的に低抵抗にオーミック接続されている。
【００１９】
図１において、符号１０１は、絶縁ゲート型トランジスタの一例としてのＭＯＳ型電界効果トランジスタ（ＭＯＳＦＥＴ）の単位セルに相当する領域を示し、符号１０２は、ヘテロ接合ダイオード１００を含む単位セルに相当する領域を示す。図１に示す範囲の外では、ＭＯＳＦＥＴとヘテロ接合ダイオード１００の単位セルが同じ切断面内において繰り
返された構成を有する。
【００２０】
単位セル１０１及び１０２が複数並列に配置された半導体チップの最外周部では、ガードリング等の終端構造を採用する。終端構造とは、ＭＯＳＦＥＴのオフ時における周辺での電界集中を緩和して耐圧を向上させるための構造であり、パワーデバイスの分野に用いられる通常の構造を用いることができる。
【００２１】
＜動作＞
次に、図１に示した半導体装置の基本的な動作について説明する。ソース電極１１の電位を基準として、ドレイン電極１０に所定の正の電位を印加する。この状態においてゲート電極６の電位を制御することで、半導体装置はＭＯＳＦＥＴとして機能する。
【００２２】
すなわち、ゲート電極６とソース電極１１との間に所定の閾値電圧以上の電圧を印加すると、ゲート絶縁膜５を介してゲート電極６に近接するウェル領域３に、導電型がｐ型からｎ型へ反転した反転層が形成される。ｎ型のドリフト領域２とｎ型のソース領域４の間がｎ型の反転層（チャンネル）で接続されるため、ｎチャネル型ＭＯＳＦＥＴはオン状態となり、ドレイン電極１０からソース電極１１へ正の電流が流れる。
【００２３】
一方、ゲート電極６とソース電極１１との間に印加する電圧を所定の閾値電圧未満に制御すると、ゲート絶縁膜５を介してゲート電極６に近接するウェル領域３に、ｎ型の反転層は形成されず、ドリフト領域２とソース領域４の間に位置するウェル領域３の導電型はｐ型のままである。これにより、ｎチャネル型ＭＯＳＦＥＴはオフ状態となり、ドレイン電極１０とソース電極１１の間は遮断され、電流は流れない。
【００２４】
次に、モータ等のインダクタンスを負荷としたインバータ等の回路で必要となる還流時の動作について説明する。還流時には、ソース電極１１の電位を基準として、ドレイン電極１０に所定の負の電位が印加される。半導体装置は、ＭＯＳＦＥＴに内蔵されたボディダイオード（ＰＮダイオード）と、ヘテロ接合ダイオード１００とを備える。また、例えば、ｐ型の半導体領域９を選択することにより、ヘテロ接合ダイオード１００のオン電圧は、ＰＮダイオードのオン電圧である約２．５Ｖより低く、例えば１〜１．７Ｖ程度に設定することができる。
【００２５】
よって、ＭＯＳＦＥＴがオフ状態である時に、還流電流は、オン電圧の低いヘテロ接合ダイオード１００に主に流れる。したがって、ボディダイオードよりもオン電圧が低いヘテロ接合ダイオード１００を備えることにより、還流時における半導体装置のオン電圧を低下させ、定常損失をより低減することができる。また、ヘテロ接合ダイオード１００はユニポーラダイオードの一例であるため、ＰＮダイオードなどのバイポーラダイオードより逆回復電荷が少ないという特長を持つ。したがって、ヘテロ接合ダイオード１００に電流が流れている状態から、電流が遮断される状態に切り替わるときのスイッチング損失をより低減することができる。
【００２６】
以上説明したように、図１に示した半導体装置は、絶縁ゲート型トランジスタの一例としてのＭＯＳＦＥＴと、ユニポーラダイオードの一例としてのヘテロ接合ダイオード１００とを備える。
【００２７】
＜製造方法＞
次に、図２Ａ〜図２Ｊを参照して、本発明の第１の実施の形態に係わる半導体装置の製造方法を説明する。
【００２８】
（イ）図２Ａに示す工程では、先ず、ｎ＋型の炭化珪素からなる半導体基体１を用意す
る。そして、エピタキシャル成長法を用いて、半導体基体１の上にｎ−型の炭化珪素からなるドリフト領域２を形成する。炭化珪素にはいくつかのポリタイプ（結晶多形）が存在するが、ここでは代表的な４Ｈを用いる。
【００２９】
例えば、半導体基体１は、数十から数百μｍ程度の厚みを持つ。ｎ−型のドリフト領域２に添加されるｎ型不純物の濃度は、１０１４〜１０１８ｃｍ−３、であり、ドリフト領域２の厚さは、数μｍ〜数十μｍである。
【００３０】
（ロ）次に、図２Ｂに示す工程では、ドリフト領域２の内部に配置され、且つその一部がドリフト領域２の一主表面に表出したｐ−型のウェル領域３を形成する。
【００３１】
詳細には、先ず、ドリフト層２の上にマスク材となる絶縁膜を堆積する。絶縁膜としてはシリコン酸化膜を用いることができ、堆積方法としては熱ＣＶＤ法やプラズマＣＶＤ法を用いることができる。次に、絶縁膜の上に、ウェル領域３のストライプ形状に対応するレジストパターンを形成する。レジストのパターニング方法としては、一般的なフォトリソグラフィ法を用いることができる。
【００３２】
次に、レジストパターンをマスクにして、絶縁膜をエッチングして、絶縁膜パターン１２ａを形成する。エッチング方法としては、フッ酸を用いたウェットエッチングや、反応性イオンエッチング（ＲＩＥ）などのドライエッチングを用いることができる。次に、レジストパターンを酸素プラズマや硫酸等で除去する。次に、絶縁膜パターン１２ａをマスクにして、ドリフト領域２の一主表面にｐ型の不純物イオン１０３をイオン注入し、ｐ−型のウェル領域３を形成する。ウェル領域３の深さは、ドリフト層２より浅くする。
【００３３】
ｐ型不純物としては、アルミニウム（Ａｌ）やボロン（Ｂ）を用いることができる。なお、半導体基体１の温度を６００℃程度に加熱した状態において不純物イオン１０３をイオン注入する。これにより、イオンが注入された領域に結晶欠陥が生じることを抑制することができる。イオン注入後、絶縁膜を例えばフッ酸を用いたウエッチエッチングによって除去する。
【００３４】
（ハ）次に、図２Ｃに示す工程では、ウェル領域３の内部に配置され、且つその一部が一主表面ＳＦに表出したｎ＋型のソース領域４を形成する。具体的には、上記した図２Ｂの工程と同様にして、マスク材としての絶縁膜の形成、絶縁膜のパターニング、不純物イオン注入、マスク除去を行うことにより、ウェル領域３内にｎ＋型のソース領域４を形成する。ソース領域４の深さは、ウェル領域３より浅くする必要がある。
【００３５】
ｎ＋型のソース領域４を形成するために注入する不純物イオン１０４として、窒素（Ｎ）やリン（Ｐ）を用いることができる。なお、半導体基体１の温度を６００℃程度に加熱した状態において不純物イオン１０４をイオン注入する。これにより、イオンが注入された領域に結晶欠陥が生じることを抑制することができる。イオン注入後、絶縁膜パターン１２ｂを例えばフッ酸を用いたウエッチエッチングによって除去する。
【００３６】
（ニ）次に、半導体基体１全体に熱処理を行うことにより、上記した図２Ｂ及び図２Ｃの工程においてイオン注入された不純物を同時に活性化する。熱処理の温度としては１７００℃程度の温度を用いることができ、熱処理を行う雰囲気としてはアルゴン（Ａｒ）や窒素（Ｎ）を好適に用いることができる。
【００３７】
（ホ）次に、図２Ｄに示す工程では、一主表面ＳＦの上にゲート絶縁膜５を堆積する。ゲート絶縁膜５としてはシリコン酸化膜が好適に用いられ、堆積方法としては熱酸化法、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などが用いられる。ゲート絶縁膜５の膜厚は
、例えば１００ｎｍ程度である。なお、ゲート絶縁膜５を堆積した後、ドリフト領域２とゲート絶縁膜５の界面に界面準位が発生することを抑制するために、窒素、アルゴン、Ｎ２Ｏ等の雰囲気中で１０００℃程度のアニールを行っても良い。
【００３８】
次に、ゲート絶縁膜５の上にゲート電極６を堆積する。ゲート電極６として、不純物を添加した多結晶シリコンを好適に用いることができる。具体的には、一般的な低圧ＣＶＤ法を用いて、ゲート絶縁膜５の上に堆積する。
【００３９】
（へ）次に、図２Ｅに示す工程では、ゲート電極６の上にレジストパターンを形成し、レジストパターンをマスクとして、例えばＲＩＥなどのドライエッチング法を用いて、ゲート電極６をパターニングする。ゲート電極６のパターニングの際に、ゲート絶縁膜５との選択比が高いエッチング条件を用いる。これにより、ゲート絶縁膜５を残し、ドリフト領域２の一主表面ＳＦを平坦で清浄に保った状態でゲート電極６をパターニングすることができる。
【００４０】
（ト）次に、図２Ｆに示す工程では、ゲート電極６の上に層間絶縁膜７を堆積する。層間絶縁膜７としては、シリコン酸化膜が好適に用いられる。堆積方法としては、熱ＣＶＤ法、プラズマＣＶＤ法、スパッタ法などを用いることができる。そして、堆積した絶縁膜の上にレジストパターンを形成し、レジストパターンをマスクにして層間絶縁膜７及びゲート絶縁膜５を除去して、一主表面ＳＦが表出するコンタクトホールを形成する。このコンタクトホールには、ウェル領域３、ソース領域４及びドリフト領域２の一部が表出している。
【００４１】
（チ）次に、「接合層形成工程」を実施する。「接合層形成工程」では、図１の接合層２１を構成するアノード電極領域及びソースコンタクト領域を形成する。具体的には、先ず、アノード電極領域を形成し、その後、ソースコンタクト領域を形成する。
【００４２】
（チ−１）詳細には、図２Ｇに示すように、先ず、異種半導体からなる半導体層を、一主表面ＳＦに表出したウェル領域３、ソース領域４及びドリフト領域２の上に形成する（第１の過程）。ここでは「異種半導体からなる半導体層」の一例として、多結晶シリコン膜１３を、ウェル領域３、ソース領域４、ドリフト領域２及び層間絶縁膜７の上に堆積する。堆積方法としては、一般的な低圧ＣＶＤ法を用いることができる。このように、先ず、ヘテロ接合を形成するウェル領域２の一主表面ＳＦを多結晶シリコン膜１３によって被覆して、アノード電極領域を形成する。
【００４３】
（チ−２）第１の過程の後、多結晶シリコン膜１３を、ウェル領域３及びソース領域４にオーミック接合させる（第２の過程）。具体的には、図２Ｈに示すように、ドリフト領域２及びウェル領域３の直上に形成された多結晶シリコン膜１３の上にマスクパターン１２ｃを形成する。マスクパターン１２ｃとして、フォトリソグラフィ技術を用いてレジストパターンを形成する。マスクパターン１２ｃから表出した多結晶シリコン膜１３に対してｎ型の不純物イオン１０５を注入し、ｎ型の半導体領域８を形成する。ｎ型の不純物として、リンや砒素を用いる。イオン注入後、例えば酸素プラズマや硫酸を用いてマスクパターン１２ｃを除去する。
【００４４】
そして、図２Ｉに示すように、ソース領域４及び層間絶縁膜７の直上に形成されたｎ型の半導体領域８の上にマスクパターン１２ｄを形成する。マスクパターン１２ｄから表出した多結晶シリコン膜１３に対してｐ型の不純物イオン１０６を注入し、ｐ型の半導体領域９を形成する。ｐ型の不純物として、ボロンを用いる。イオン注入後、例えば酸素プラズマや硫酸を用いてマスクパターン１２ｄを除去する。
【００４５】
その後、ｎ型の半導体領域８及びｐ型の半導体領域９に導入された不純物を活性化するため、窒素雰囲気中で９５０℃程度の熱処理を行う。このように、アノード電極領域を形成した後に、ソースコンタクト領域を、ソース領域４及びウェル領域３にオーミック接続させる。
【００４６】
（リ）次に、図２Ｊに示す工程では、半導体基体１の裏面にオーミック接合するドレイン電極１０を形成する。ドレイン電極１０としては、ニッケルシリサイドが好適に用いられる。ニッケルシリサイドは、ニッケルを堆積した後に、熱処理を施して形成される。ニッケルシリサイドの他に、コバルトシリサイド、チタンシリサイドなどの金属を用いても構わない。
【００４７】
（ヌ）最後に、接合層２１の上に、ソース電極１１を形成する。ソース電極１１としては、チタンとアルミニウムを積層した金属電極を用いることができる。ドレイン電極１０とソース電極１１の形成順序は問わない。以上の工程を経て、図１に示した半導体装置が完成する。
【００４８】
以上説明したように、本発明の第１の実施の形態によれば、以下の作用効果が得られる。
【００４９】
半導体基体１よりバンドギャップが狭い異種半導体を含む接合層２１が、ウェル領域３、ソース領域４及びドリフト領域２の上に形成されているため、ヘテロ接合を形成するドリフト領域２の一主表面ＳＦが覆われる。これにより、その後に、この異種半導体を含むソースコンタクト領域を形成する際に、このヘテロ接合を形成するドリフト領域２の一主表面ＳＦに発生する荒れや汚染を抑制することができる。
【００５０】
ソース領域４に接触するソースコンタクト領域の少なくとも一部は、ｎ型の半導体領域８であり、ウェル領域３に接触するソースコンタクト領域の少なくとも一部は、ｐ型の半導体領域９である。このように、ソースコンタクト領域を、ｎ型のソース領域４及びｐ型のウェル領域３のそれぞれに応じた導電型の領域とすることにより、より良好なオーミック接合を得ることができる。
【００５１】
上記した異種半導体は多結晶シリコンから成り、半導体基体１は炭化珪素からなる。アノード電極領域は、炭化珪素よりもバンドギャップが狭い多結晶シリコンからなるため、アノード電極領域とドリフト領域２との間にヘテロ接合が形成される。更に、多結晶シリコンに添加する不純物の濃度は容易に制御することができる。これにより、ヘテロ接合ダイオード１００のオン電圧及び逆方向耐圧を容易に制御することが可能となる。
【００５２】
上記した半導体装置を製造する方法は、アノード電極領域を形成した後に、ソースコンタクト領域を形成する接合層形成工程を有する。ソースコンタクト領域を形成するためには、ソースコンタクト領域を、ウェル領域３及びソース領域４にオーミック接合させるための処理（窒素雰囲気中で９５０℃程度の熱処理）が必要である。
【００５３】
接合層形成工程は、多結晶シリコン膜１３を、一主表面ＳＦに表出したウェル領域３、ソース領域４及びドリフト領域２の上に形成する第１の過程と、第１の過程の後に、多結晶シリコン膜１３を、ウェル領域３及びソース領域４にオーミック接合させる第２の過程とを備える。これにより、多結晶シリコン膜１３をドリフト領域２の上に形成した後に、多結晶シリコン膜１３をウェル領域３及びソース領域４にオーミック接合させることにより、ソースコンタクト領域を形成することができる。よって、多結晶シリコン膜１３は、第２の過程において、アノード電極領域とヘテロ接合を形成するドリフト領域２の一主表面ＳＦに発生する荒れや汚染を抑制することができる。
【００５４】
ＭＯＳＦＥＴに内蔵されるボディダイオードよりもオン電圧が低いヘテロ接合ダイオード１００を備えることにより、還流時における半導体装置のオン電圧を低下させ、定常損失をより低減することができる。また、ヘテロ接合ダイオード１００はユニポーラダイオードの一例であるため、ＰＮダイオードなどのバイポーラダイオードより逆回復電荷が少ないという特長を持つ。したがって、ヘテロ接合ダイオード１００に電流が流れている状態から、電流が遮断される状態に切り替わるときのスイッチング損失をより低減することができる。
【００５５】
（第２の実施の形態）
図３を参照して、本発明の第２の実施の形態に係わる半導体装置の構成を説明する。ｐ型の半導体領域９のうち、ドリフト領域２との間にヘテロ接合ダイオードを形成する部分と、ウェル領域３にオーミック接合する部分とが、互いに異なる不純物種や不純物濃度によって形成されている。この工程が図１の半導体装置と異なり、その他の構成は、同じであり、説明を省略する。
【００５６】
第２の実施の形態において、ソースコンタクト領域は、ソース領域４にオーミック接合したｎ型の半導体領域８と、ウェル領域３にオーミック接合したｐ型の半導体領域９とからなる。ｐ型のアノード電極領域１４は、ｐ型の半導体領域９に対して、不純物種や不純物濃度について独立に制御され、構造上区別される。
【００５７】
アノード電極領域１４を形成する多結晶シリコンの中に導入する不純物種や不純物濃度を制御することにより、オン電圧や逆方向耐圧を制御することができる。例えば、砒素やリンなどのｎ型の不純物を多結晶シリコンの中に導入した場合には、ボロンなどのｐ型の不純物を導入した場合に比べて、オン電圧や逆方向耐圧が低下する。
【００５８】
第２の実施の形態に係わる半導体装置の製造方法では、図２Ｈ、図２Ｉに示した接合層形成工程において、アノード電極領域１４に対して選択的に不純物を注入する工程を更に追加する。その後、熱処理を施して、ｎ型の半導体領域８、ｐ型の半導体領域９及びアノード電極領域１４の不純物を同時に活性化する。
【００５９】
以上説明したように、アノード電極領域１４に導入される不純物の種類及び濃度を、ｐ型の半導体領域９に導入される不純物の種類及び濃度に対して、独立に制御する。これにより、ヘテロ接合ダイオード１００のオン電圧及び逆方向耐圧などの電流電圧特性を容易に制御することができる。
【００６０】
その他、以下に示すように、本発明の第１の実施の形態と同様な作用効果が得られる。
【００６１】
半導体基体１よりバンドギャップが狭い異種半導体を含む接合層２２が、ウェル領域３、ソース領域４及びドリフト領域２の上に形成されているため、ヘテロ接合を形成するドリフト領域２の一主表面ＳＦが覆われる。これにより、その後に、この異種半導体を含むソースコンタクト領域を形成する際に、このヘテロ接合を形成するドリフト領域２の一主表面ＳＦに発生する荒れや汚染を抑制することができる。
【００６２】
ソース領域４に接触するソースコンタクト領域の少なくとも一部は、ｎ型の半導体領域８であり、ウェル領域３に接触するソースコンタクト領域の少なくとも一部は、ｐ型の半導体領域９である。このように、ソースコンタクト領域を、ｎ型のソース領域４及びｐ型のウェル領域３のそれぞれに応じた導電型の領域とすることにより、より良好なオーミック接合を得ることができる。
【００６３】
上記した半導体装置を製造する方法は、アノード電極領域１４を形成した後に、ソースコンタクト領域（８、９）を形成する接合層形成工程を有する。ソースコンタクト領域（８、９）を形成するためには、ソースコンタクト領域（８、９）を、ウェル領域３及びソース領域４にオーミック接合させるための処理（窒素雰囲気中で９５０℃程度の熱処理）が必要である。
【００６４】
接合層形成工程は、多結晶シリコン膜１３を、一主表面ＳＦに表出したウェル領域３、ソース領域４及びドリフト領域２の上に形成する第１の過程と、第１の過程の後に、多結晶シリコン膜１３を、ウェル領域３及びソース領域４にオーミック接合させる第２の過程とを備える。これにより、多結晶シリコン膜１３をドリフト領域２の上に形成した後に、多結晶シリコン膜１３をウェル領域３及びソース領域４にオーミック接合させることにより、ソースコンタクト領域を形成することができる。よって、多結晶シリコン膜１３は、第２の過程において、アノード電極領域１４とヘテロ接合を形成するドリフト領域２の一主表面に発生する荒れや汚染を抑制することができる。
【００６５】
ＭＯＳＦＥＴに内蔵されるボディダイオードよりもオン電圧が低いヘテロ接合ダイオード１００を備えることにより、還流時における半導体装置のオン電圧を低下させ、定常損失をより低減することができる。また、ヘテロ接合ダイオード１００はユニポーラダイオードの一例であるため、ＰＮダイオードなどのバイポーラダイオードより逆回復電荷が少ないという特長を持つ。したがって、ヘテロ接合ダイオード１００に電流が流れている状態から、電流が遮断される状態に切り替わるときのスイッチング損失をより低減することができる。
【００６６】
（第３の実施の形態）
図４に示すように、第３の実施の形態に係わる半導体装置において、ソース領域４及びウェル領域３に接触するソースコンタクト領域１５の少なくとも一部は、異種半導体（多結晶シリコン）と金属との化合物からなる領域である。すなわち、ソースコンタクト領域１５に、金属のシリサイド膜が形成されている。この点を除き、図３の半導体装置と同じ構成であるため、説明を省略する。
【００６７】
第３の実施の形態に係わる半導体装置の製造方法において、図２Ａ〜図２Ｇに示した工程は同じであり説明を省略する。
【００６８】
図２Ｇの工程の後、図５Ａに示す工程において、ドリフト領域２の直上に形成された多結晶シリコン膜１３の上にマスクパターン１２ｅを形成する。マスクパターン１２ｅとして、フォトリソグラフィ技術を用いてレジストパターンを形成する。マスクパターン１２ｅから表出した多結晶シリコン膜１３に対してｎ型の不純物イオン１０７を注入し、ｎ型のアノード電極領域１４を形成する。ｎ型の不純物として、リンや砒素を用いる。イオン注入後、例えば酸素プラズマや硫酸を用いてマスクパターン１２ｅを除去する。その後、アノード電極領域１４に導入されたｎ型の不純物を活性化するため、窒素雰囲気中で９５０℃程度の熱処理を行う。
【００６９】
そして、図５Ｂに示す工程において、ウェル領域３、ソース領域４及び層間絶縁膜７の直上に形成された多結晶シリコン膜１３の上に、金属膜１６を成膜する。金属膜１６としては、ニッケル、チタン、コバルトなどを使用することができる。パターンニング方法としては、リフトオフ法、ドライエッチング法、ウェットエッチング法等を用いることができる。
【００７０】
図５Ｃに示す工程において、アルゴン、窒素などの雰囲気中で５００℃〜１０００℃程度の熱処理を施すことにより、金属膜１６と多結晶シリコン膜１３とを合金化する。これ
により、ソースコンタクト領域１５にシリサイド膜が形成される（第２の過程）。
【００７１】
その後、図２Ｊに示した工程と同じ処理を施すことにより、図４に示した半導体装置が完成する。
【００７２】
以上説明したように、ソースコンタクト領域１５の少なくとも一部は、異種半導体（多結晶シリコン膜１３）と金属膜１６との化合物からなる領域である。これにより、ソース領域４及びウェル領域３との間に更に良好なオーミック接合を得ることができる。つまり、より低抵抗にオーミック接続することができる。
【００７３】
その他、以下に示すように、本発明の第１の実施の形態と同様な作用効果が得られる。
【００７４】
半導体基体１よりバンドギャップが狭い異種半導体を含む接合層２３が、ウェル領域３、ソース領域４及びドリフト領域２の上に形成されているため、ヘテロ接合を形成するドリフト領域２の一主表面ＳＦが覆われる。これにより、その後に、この異種半導体を含むソースコンタクト領域を形成する際に、このヘテロ接合を形成するドリフト領域２の一主表面ＳＦに発生する荒れや汚染を抑制することができる。
【００７５】
上記した異種半導体は多結晶シリコンから成り、半導体基体１は炭化珪素からなる。アノード電極領域は、炭化珪素よりもバンドギャップが狭い多結晶シリコンからなるため、アノード電極領域１４とドリフト領域２との間にヘテロ接合が形成される。更に、多結晶シリコンに添加する不純物の濃度は容易に制御することができる。これにより、ヘテロ接合ダイオード１００のオン電圧及び逆方向耐圧を容易に制御することが可能となる。
【００７６】
半導体装置を製造する方法は、アノード電極領域１４を形成した後に、ソースコンタクト領域１５を形成する接合層形成工程を有する。ソースコンタクト領域１５を形成するためには、ソースコンタクト領域１５を、ウェル領域３及びソース領域４にオーミック接合させるための処理（図５Ｃに示す工程）が必要である。
【００７７】
接合層形成工程は、多結晶シリコン膜１３を、一主表面ＳＦに表出したウェル領域３、ソース領域４及びドリフト領域２の上に形成する第１の過程と、第１の過程の後に、多結晶シリコン膜１３を、ウェル領域３及びソース領域４にオーミック接合させる第２の過程とを備える。これにより、多結晶シリコン膜１３をドリフト領域２の上に形成した後に、多結晶シリコン膜１３をウェル領域３及びソース領域４にオーミック接合させることにより、ソースコンタクト領域１５を形成することができる。よって、多結晶シリコン膜１３は、第２の過程において、アノード電極領域１４とヘテロ接合を形成するドリフト領域２の一主表面ＳＦに発生する荒れや汚染を抑制することができる。
【００７８】
ＭＯＳＦＥＴに内蔵されるボディダイオードよりもオン電圧が低いヘテロ接合ダイオード１００を備えることにより、還流時における半導体装置のオン電圧を低下させ、定常損失をより低減することができる。また、ヘテロ接合ダイオード１００はユニポーラダイオードの一例であるため、ＰＮダイオードなどのバイポーラダイオードより逆回復電荷が少ないという特長を持つ。したがって、ヘテロ接合ダイオード１００に電流が流れている状態から、電流が遮断される状態に切り替わるときのスイッチング損失をより低減することができる。
【００７９】
（その他の実施の形態）
上記のように、本発明は、３つの実施形態によって記載したが、この開示の一部をなす論述及び図面はこの発明を限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例及び運用技術が明らかとなろう。すなわち、本発明
はここでは記載していない様々な実施の形態等を包含するということを理解すべきである。
【００８０】
第１〜第３の実施の形態においては、ソースコンタクト領域とアノード電極領域とが同じ断面内に形成される場合について説明したが、いずれか一方の領域が異なる断面に形成されていても良い。
【００８１】
また、半導体基体１の表面側にソース電極１１を配置し、裏面側にドレイン電極１０を配置した、いわゆる縦側のＭＯＳＦＥＴについて説明したが、ソース電極１１及びドレイン電極１０の両電極が表面側に配置された、いわゆる横型のＭＯＳＦＥＴであっても構わない。
【００８２】
更に、ゲート電極６がドリフト領域２の一主表面ＳＦ上に配置されたプレーナ型ＭＯＳＦＥＴについて説明したが、ゲート電極６がドリフト領域２の一主表面ＳＦに形成されたトレンチ内に埋め込まれたトレンチ型ＭＯＳＦＥＴであっても構わない。
【００８３】
更に、半導体基体１及びドリフト領域２の材質として、炭化珪素を例に挙げて説明したが、炭化珪素の代りに、シリコン（Ｓｉ）やガリウムヒ素（ＧａＡｓ）、窒化ガリウム（ＧａＮ）、ダイヤモンドなどの他の半導体材料を用いても構わない。
【００８４】
異種半導体の一例として、多結晶シリコンについて説明したが、半導体基体１よりもバンドギャップが狭い半導体であれば、単結晶シリコン、多結晶シリコンゲルマニウム、単結晶シリコンゲルマニウム、多結晶ゲルマニウム、単結晶ゲルマニウムなどの他の半導体であっても構わない。
【符号の説明】
【００８５】
１：半導体基体
２：ドリフト領域
３：ウェル領域
４：ソース領域
５：ゲート絶縁膜
６：ゲート電極
７：層間絶縁膜
８：ｎ型の半導体領域（ソースコンタクト領域）
９：ｐ型の半導体領域（ソースコンタクト領域）
１０：ドレイン電極（第１主電極）
１１：ソース電極（第２主電極）
１４：アノード電極領域
１５：ソースコンタクト領域
２１〜２３：接合層
１００：ヘテロ接合ダイオード
ＳＦ：一主表面
【図１】
0005636752.tif 000002
【図２Ａ】
0005636752.tif 000003
【図２Ｂ】
0005636752.tif 000004
【図２Ｃ】
0005636752.tif 000005
【図２Ｄ】
0005636752.tif 000006
【図２Ｅ】
0005636752.tif 000007
【図２Ｆ】
0005636752.tif 000008
【図２Ｇ】
0005636752.tif 000009
【図２Ｈ】
0005636752.tif 000010
【図２Ｉ】
0005636752.tif 000011
【図２Ｊ】
0005636752.tif 000012
【図３】
0005636752.tif 000013
【図４】
0005636752.tif 000014
【図５Ａ】
0005636752.tif 000015
【図５Ｂ】
0005636752.tif 000016
【図５Ｃ】
0005636752.tif 000017