(57)【特許請求の範囲】
【請求項１】
不良メモリセルを置換するための予備メモリセルを含むメモリセルアレイをそれぞれ備えた複数のメモリコアチップと、
前記予備メモリセルへの置換に対応する電気的切断状態を設定可能な複数のヒューズ素子からなるヒューズ部と当該ヒューズ部の状態情報に基づき前記不良メモリセルの救済動作を制御する救済制御回路とを備えたヒューズチップと、
が積層され、
前記救済制御回路は、貫通配線を介して、各々の前記メモリコアチップに供給される制御信号を出力するように構成されることを特徴とする積層メモリ。
【請求項２】
前記ヒューズチップが最上層に配置され、一又は複数の前記メモリコアチップが前記ヒューズチップの下層に配置されることを特徴とする請求項１に記載の積層メモリ。
【請求項３】
前記メモリコアチップは、前記メモリセルアレイが形成されたメモリセルアレイ領域と、前記貫通配線が形成された貫通配線領域とを有し、
前記ヒューズチップは、前記ヒューズ部及び前記救済制御回路が形成されたヒューズ領域と、前記貫通配線が形成された貫通配線領域とを有する、
ことを特徴とする請求項２に記載の積層メモリ。
【請求項４】
前記メモリコアチップは、前記メモリセルアレイのテストに用いるテストパッドが形成されたテストパッド領域をさらに有することを特徴とする請求項３に記載の積層メモリ。
【請求項５】
前記ヒューズチップは、前記メモリセルアレイのテストに用いるテストパッドが形成されたテストパッド領域をさらに有することを特徴とする請求項３に記載の積層メモリ。
【請求項６】
前記メモリコアチップが形成されるメモリコアウェーハと前記ヒューズチップが形成されるヒューズウェーハとを積層した後、前記ヒューズチップ上の前記ヒューズ素子に対するトリミングが実行されることを特徴とする請求項５に記載の積層メモリ。
【請求項７】
前記メモリコアチップはＤＲＡＭチップであることを特徴とする請求項１に記載の積層メモリ。
【請求項８】
前記メモリセルアレイは複数の領域に分割され、前記ヒューズチップは、前記複数の領域の各々に対応付けられた前記ヒューズ部及び前記救済制御回路を有することを特徴とする請求項１に記載の積層メモリ。
【請求項９】
前記救済制御回路は、前記複数の領域に供給される複数の前記制御信号の論理和を取った信号を出力する回路を含むことを特徴とする請求項８に記載の積層メモリ。
【請求項１０】
積層された後に、前記不良メモリセルの救済動作が行えるように構成されることを特徴とする請求項１に記載の積層メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、メモリコアチップを含む積層メモリに関し、特に、ヒューズを用いて不良メモリセルを予備メモリセルに置換して救済するための構成を備えた積層メモリに関するものである。
【背景技術】
【０００２】
一般に、ＤＲＡＭ（Dynamic Random Access Memory）等のメモリチップにおいては、各々のメモリセルアレイで発生した不良メモリセルを救済するため予備メモリセルに置換する構成が採用されている。そのため、メモリチップに多数のヒューズ素子を搭載し、不良メモリセルを予備メモリセルに置換する際にヒューズ素子の電気的切断状態に基づいて制御が行われる。一般的にヒューズ素子は、メモリチップのうちのメモリセルアレイが配置されない領域に配置される。前述のメモリチップを積層して構成される積層メモリにおいても、同様の手法が用いられている。また、積層メモリにおいては、積層されるチップ間での信号授受や電源接続のための貫通配線を形成する必要がある。
【０００３】
積層メモリに積層されるメモリコアチップの平面構造について図１２を用いて説明する。まず、図１２（Ａ）は、比較のために通常のＤＲＡＭチップＣａの平面構造を示している。図１２（Ａ）のＤＲＡＭチップＣａは、多数のメモリセルを含むメモリセルアレイ領域Ｒａと、多数のヒューズが形成されたヒューズ領域Ｒｂと、ＤＲＡＭチップＣａのテストに用いる多数のテストパッドが形成されたテストパッド領域Ｒｃを有している。これに対し、図１２（Ｂ）は、図１２（Ａ）のＤＲＡＭチップＣａを積層メモリ専用に再設計したメモリコアチップＣｂの平面構造を示している。図１２（Ｂ）のメモリコアチップＣｂは、図１２（Ａ）と同様のメモリセルアレイ領域Ｒａ、ヒューズ領域Ｒｂ、テストパッド領域Ｒｃに加えて、上述した貫通配線が形成された貫通配線領域Ｒｄを有している。
【０００４】
また、図１２のメモリコアチップを積層した積層メモリの構造を図１３に示している。図１３（Ａ）に示すように、複数のメモリコアチップＣが形成されるメモリコアウェーハＷに対し、ヒューズ、回路素子、金属配線等を含む回路部１０と貫通配線１１が形成される。そして、図１３（Ｂ）に示すように、メモリコアウェーハＷに外部接続用の電極１２を形成した後、図１３（Ｃ）に示すように、メモリコアウェーハＷがダイシングされ、各メモリコアチップＣが分離される。その後、図１３（Ｄ）に示すように、メモリコアチップＣの積層処理が施され、それぞれのメモリコアチップＣの電極１２同士がチップ間接合部１３として接合され、最下層にインターポーザチップＩＣを配置して積層メモリが完成する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
図１２（Ｂ）の従来のメモリコアチップＣｂでは、図１２（Ａ）に点線で示すように、通常のＤＲＡＭチップＣａに比べた場合、貫通配線領域Ｒｄに対応する面積が余分に必要となる。これにより、通常のＤＲＡＭチップＣａに比べ、積層メモリのメモリコアチップＣｂのチップサイズの増大につながることが問題となる。
【０００６】
また、チップサイズの縮小を目的として、積層メモリにおいてヒューズ部をメモリコアチップとは別チップに搭載する構成が提案されている（例えば、特許文献１参照）。しかし、かかる構成によれば、ヒューズ部を搭載したチップとメモリコアチップの間で多数のチップ間接合信号数が必要となり、各チップを貫く貫通配線を形成するための面積増加が問題となる。この問題はメモリコアチップの容量が大きく、かつ十分な救済制御を導入するほど顕著になる。
【０００７】
さらに、従来の積層メモリの製造工程においては、ウェーハテスト後に不良メモリセルを予備メモリセルに置換するためのヒューズトリミングが実行される。そして、積層メモリの各チップをダイシングした後に各チップの積層処理が行われる。この場合、積層処理において不良メモリセルが発生したとしても、既にヒューズトリミングが完了しているので、この時点で予備メモリセルへの置換ができないことが問題となる。
【０００８】
本発明は、上記の各問題点を解決するためになされたものであり、予備メモリセルへの置換に用いるヒューズ部と救済制御回路をヒューズチップに搭載し、ヒューズチップとメモリコアチップの間を少ないチップ間接合信号数で相互に接続してチップサイズの増大を回避でき、ウェーハ積層の後に発生する不良メモリセルの救済を可能とした積層メモリを提供することを目的としている。
【特許文献１】特開２００４−１１９４５８号公報
【課題を解決するための手段】
【０００９】
上記課題を解決するために、本発明の積層メモリは、不良メモリセルを置換するための予備メモリセルを含むメモリセルアレイをそれぞれ備えた複数のメモリコアチップと、前記予備メモリセルへの置換に対応する電気的切断状態を設定可能な複数のヒューズ素子からなるヒューズ部と当該ヒューズ部の状態情報に基づき前記不良メモリセルの救済動作を制御する救済制御回路とを備えたヒューズチップと、が積層され、前記救済制御回路は、貫通配線を介して、各々の前記メモリコアチップに供給される制御信号を出力するように構成される。
【００１０】
本発明の積層メモリによれば、ヒューズ部と救済制御回路をメモリコアチップとは別のヒューズチップに構成し、制御信号に基づき不良メモリセルを予備メモリセルに置換するように構成した。よって、メモリコアチップにはヒューズ部と救済制御回路を搭載する必要がないので、面積増加を抑制することができるとともに、メモリコアチップとヒューズチップのチップ間接合信号数を少なくすることができる。
【００１１】
本発明のメモリコアチップに搭載されるメモリの種別としては、ＤＲＡＭに加えて、ＤＲＡＭと同様に不良メモリセルを予備メモリセルに置換可能に構成できる半導体記憶装置を用いることができる。例えば、ＳＲＡＭやＰＲＡＭなどの半導体記憶装置を用いることができる。また、ヒューズチップのヒューズ素子としては、ヒューズやアンチヒューズを用いることができる。また、ヒューズ部には、救済制御に用いるヒューズ素子に加えて、その他の用途（例えば、内部電源電位の調整やセルフリフレッシュ周期の調整）に用いるヒューズ素子を含めることができる。
【００１２】
本発明において、前記救済制御回路から出力される制御信号は、貫通配線を介して前記メモリコアチップに供給されるので、メモリコアチップとヒューズチップを接続する貫通配線を小さい面積の領域に配置でき、積層メモリの全体のサイズを縮小することができる。
【００１３】
本発明において、前記ヒューズチップを最上層に配置し、一又は複数の前記メモリコアチップを前記ヒューズチップの下層に配置してもよい。これにより、積層メモリの積層処理の後であっても、ウェーハテスト及びヒューズトリミングを行うことができ、積層処理の後に生じた不良メモリセルを救済可能となる。
【００１４】
本発明において、前記メモリコアチップに、前記メモリセルアレイが形成されたメモリセルアレイ領域と、前記貫通配線が形成された貫通配線領域とを設け、前記ヒューズチップは、前記ヒューズ部及び前記救済制御回路が形成されたヒューズ領域と、前記貫通配線が形成された貫通配線領域とを設けてもよい。この場合、前記メモリコアチップに、前記メモリセルアレイのテストに用いるテストパッドが形成されたテストパッド領域をさらに設けてもよい。あるいは、前記ヒューズチップに、前記メモリセルアレイのテストに用いるテストパッドが形成されたテストパッド領域をさらに設けてもよい。後者の場合は、前記メモリコアチップが形成されるメモリコアウェーハと前記ヒューズチップが形成されるヒューズウェーハとを積層した後、前記ヒューズチップ上の前記ヒューズ素子に対するトリミングを実行してもよい。
【００１５】
本発明において、前記メモリコアチップとしてＤＲＡＭチップを用いてもよい。
【００１６】
本発明において、前記メモリセルアレイは複数の領域に分割し、前記ヒューズチップに、前記複数の領域の各々に対応付けられた前記ヒューズ部及び前記救済制御回路を設けてもよい。この場合、前記救済制御回路は、前記複数の領域に供給される複数の前記制御信号の論理和を取って選択する回路を含めて構成してもよい。
【００１７】
本発明において、前記救済制御回路に、前記複数の領域に供給される複数の前記制御信号の論理和を取った信号を出力する回路を含めてもよい。
【００１８】
また、上記課題を解決するために、本発明のヒューズチップは、外部のメモリセルアレイの不良メモリセルを予備メモリセルに置換する際の電気的切断状態を設定可能な複数のヒューズ素子からなるヒューズ部と、当該ヒューズ部の状態情報に基づき前記不良メモリセルの救済動作を制御する救済制御回路とを備え、前記救済制御回路は、貫通配線を介して、各々の前記メモリセルアレイを含むメモリチップに供給される制御信号を出力可能に構成される。
【発明の効果】
【００１９】
以上説明したように本発明によれば、ヒューズ部と救済制御回路をメモリコアチップとは別のヒューズチップに構成し、救済制御回路からの制御信号が貫通配線を介しヒューズチップからメモリコアチップに供給されるようにしたので、メモリコアチップの面積増加を抑制することができる。この場合、メモリコアチップに想定されるヒューズ及びその周辺回路の面積の分を削減し、その領域に貫通配線を配置することができる。一般にヒューズ部とその周辺の救済用制御回路の面積はチップ全体の約４％弱を占めるので、ヒューズ及びその周辺回路領域と貫通配線領域を有するメモリコアチップに比べ、本発明のメモリコアチップの面積は大幅に縮小可能である。また、本発明によれば、救済動作に関わる煩雑な制御をヒューズチップにおいて行うので、ヒューズチップからメモリコアチップに供給する信号数を削減することができ、少ないチップ間接合信号数の貫通配線を形成して面積を縮小することができる。さらに、本発明によれば、積層メモリの積層処理の後にヒューズチップに対するヒューズトリミングを実行できるので、積層処理の後に発生した不良メモリセルを救済可能となる。
【発明を実施するための最良の形態】
【００２０】
以下、本発明の最良の実施形態について図面を参照しながら説明する。本実施形態においては、ＤＲＡＭチップを含む積層メモリに対して本発明を適用する場合について、２つの実施形態について説明する。
【００２１】
［第１実施形態］
第１実施形態の積層メモリは、ＤＲＡＭチップとして複数のメモリコアチップとヒューズチップを含んで構成される。図１は、積層メモリのメモリコアチップＭＣの平面構造を示し、図２は、積層メモリのヒューズチップＨＣの平面構造を示している。図１に示すメモリコアチップＭＣは、複数の領域に区分されたメモリセルアレイ領域Ｒ１と、各メモリセルアレイ領域Ｒ１の間に配置された貫通配線領域Ｒ２及びテストパッド領域Ｒ３を有している。メモリセルアレイ領域Ｒ１において４つに区分された単位の領域はマットを構成し、それぞれのマットに同数のメモリセルが含まれる。貫通配線領域Ｒ２は、積層メモリの各チップの間を積層方向に相互接続する多数の貫通配線が形成されている。テストパッド領域Ｒ３は、メモリコアチップＭＣのテストに用いる多数のテストパッドが形成されている。
【００２２】
一方、図２に示すヒューズチップＨＣは、多数のヒューズが配置されたヒューズ領域Ｒ１０と、貫通配線領域Ｒ１１を有している。ヒューズ領域Ｒ１０には、メモリコアチップＭＣに対する後述の救済動作に関連する救済制御回路及び全てのヒューズが含まれる。この場合、ヒューズ領域Ｒ１０におけるヒューズ数は、メモリコアチップＭＣの積層数に依存して定まる。第１実施形態では、メモリコアチップＭＣの積層数が２の場合を想定するので、ヒューズチップＨＣにおけるヒューズ数は、１つのメモリコアチップＭＣに必要なヒューズ数の２倍となる。一方、貫通配線領域Ｒ１１は、積層された状態で図１の貫通配線領域Ｒ２と共通の位置及びサイズで配置されている。ここで、図２に示すヒューズチップＨＣは、図１に示すメモリコアチップＭＣとサイズ及び形状が同一である。
【００２３】
第１実施形態においては、図１のメモリコアチップＭＣから、同様の機能を有する通常のＤＲＡＭのうちヒューズ部及び救済動作に関連する救済制御回路を取り除き、これらのヒューズ部及び救済制御回路を図２のヒューズチップＨＣに搭載した点が特徴である。ここで、図１のメモリコアチップＭＣを、図１２（Ｂ）に示す従来の積層メモリ用のメモリコアチップＣｂと比較した場合、ヒューズ領域Ｒｂを設ける必要がない。そのため、図１２（Ｂ）に比べて、図１の左端に示す面積αだけチップサイズを縮小することができる。他のメモリコアチップＭＣ及びヒューズチップＨＣも同サイズであるから、積層メモリの面積を全体的に縮小可能となる。
【００２４】
次に、第１実施形態の積層メモリの構造と積層手順について、図３及び図４を参照して説明する。ここで、上述の２種類のチップを３層構造で積層する場合を例にとって説明する。図３（Ａ）に示すように、最上層の１つのヒューズウェーハＷ０と、その下層の２つのメモリコアウェーハＷ１、Ｗ２を積層して積層メモリが形成される場合を説明する。積層方向において同じ位置に形成される最上層のヒューズチップＨＣと下層の２つのメモリコアチップＭＣ１、ＭＣ２により積層メモリが構成される。図３（Ａ）には、ヒューズウェーハＷ０のヒューズチップＨＣと、メモリコアウェーハＷ１のメモリコアチップＭＣ１と、メモリコアウェーハＷ２のメモリコアチップＭＣ２が、それぞれ３個ずつ含まれる範囲を示しているが、実際にはより多数のチップが含まれる。ヒューズチップＨＣには、回路素子や配線等を含む回路部１０が形成され、メモリコアチップＭＣ１、ＭＣ２には、回路部１０と貫通配線１１が形成される。
【００２５】
まず、図４のフローチャートに示すように、メモリコアウェーハＷ１、Ｗ２に対するウェーハテストを実行する（ステップＳ１１）。このとき、不良メモリセルの置換時のヒューズトリミングに必要なヒューズ情報（状態情報）がテスタに保持される（ステップＳ１２）。次いで、ヒューズウェーハＷ０上の各ヒューズチップＨＣに対するトリミングを実行する（ステップＳ１３）。ヒューズチップＨＣに対するトリミングは、その下層で積層されるメモリコアウェーハＷ１、Ｗ２の各メモリコアチップＭＣ１、ＭＣ２に対応する情報に基づき行う必要がある。そのため、各ウェーハＷ０、Ｗ１、Ｗ２上で同じ座標が付与された各チップＨＣ、ＭＣ１、ＭＣ２が順次積層され、ヒューズチップＨＣと同じ座標のメモリコアチップＭＣ１、ＭＣ２に対応してトリミングが実行される。トリミングの際には、不良チップを使用しない等の情報を付加することもできる。
【００２６】
次いで、ヒューズウェーハＷ０とメモリコアウェーハＷ１、Ｗ２を積層するために必要なウェーハ表面及びウェーハ裏面処理を施す（ステップＳ１４）。図３（Ｂ）に示すように、ヒューズチップＨＣとメモリコアチップＭＣ１、ＭＣ２のそれぞれに、外部接続用の電極１２が形成される。その後、ヒューズウェーハＷ０とメモリコアウェーハＷ１、Ｗ２に対するダイシングが行われ（ステップＳ１５）、図３（Ｃ）に示すように、各々の積層メモリが分離される。最後に、ヒューズチップＨＣ、メモリコアチップＭＣ１、ＭＣ２の積層処理が施される（ステップＳ１６）。図３（Ｄ）に示すように、上層からヒューズチップＨＣ、メモリコアチップＭＣ１、メモリコアチップＭＣ２の順で積層し、さらに最下層に中継基板として機能するインターポーザチップＩＣを積層し、第１実施形態の積層メモリが完成する。このとき、各チップは互いに同じ座標の電極１２がチップ間接合部１３として接合された状態にある。
【００２７】
次に、第１実施形態の積層メモリの構成及び動作を説明する。図５は、第１実施形態の積層メモリの全体構成を示すブロック図であり、ヒューズチップＨＣ、メモリコアチップＭＣ１、メモリコアチップＭＣ２のそれぞれの概略の構成を示している。まず、メモリコアチップＭＣ１、ＭＣ２の各々は、メモリセルアレイ２０、行デコーダ／列デコーダ２１、バッファ回路２２、コマンドデコーダ２３、データ入出力回路２４、ウェーハテスト用パッドＰ０、Ｐ１、Ｐ２を含んで構成される。
【００２８】
以上の構成において、メモリセルアレイ２０は、データを保持する多数のメモリセルを有している。メモリセルアレイ２０の任意のメモリセルは、指定されたアドレスに対応する行選択線と列選択線の交差部に配置され、行デコーダ／列デコーダ２１により選択することができる。バッファ回路２２は、外部から入力されるアドレスを取り込み、コマンドデコーダ２３は、外部から入力されるコマンドを取り込んでデコードする。データ入出力回路２４は、メモリセルアレイ２０のリードデータ又はライトデータを、外部との間で入出力する。ウェーハテスト用パッドＰ０はアドレスバスに接続され、ウェーハテスト用パッドＰ１はコマンドバスに接続される。また、ウェーハテスト用パッドＰ２はデータバスに接続される。
【００２９】
一方、ヒューズチップＨＣは、２つのマットヒューズセット群３０、２つの判定信号ＯＲ回路群３１、バッファ回路３２、コマンドデコーダ３３を含んで構成される。このうち、マットヒューズセット群３０は、メモリコアチップＭＣ１、ＭＣ２のメモリセルアレイ２０のマット毎に、不良メモリセルを予備メモリセルに置換するために必要な複数のヒューズ素子と、救済制御回路の一部を備えている（後述のヒューズ部４２及びヒューズ情報判定回路４３）。判定信号ＯＲ回路群３１は、マットヒューズセット群３０の状態に基づき、救済動作に用いるマット総合置換判定信号Ｓ１及び予備置換通知信号Ｓ２を生成する。これらのマット総合置換判定信号Ｓ１及び予備置換通知信号Ｓ２は、貫通配線１１を介してメモリコアチップＭＣ１、ＭＣ２の制御信号として送出される。なお、図５では、一方のメモリコアチップＭＣ１に対応付けられたマットヒューズセット群３０（１）及び判定信号ＯＲ回路群３１（１）と、他方のメモリコアチップＭＣ２に対応付けられたマットヒューズセット群３０（２）及び判定信号ＯＲ回路群３１（２）が並んで配置されている。
【００３０】
また、バッファ回路３２及びコマンドデコーダ３３は、メモリコアチップＭＣ１、ＭＣ２のバッファ回路２２及びコマンドデコーダ２３と同様に機能する。ここで、バッファ回路３２は、取り込んだアドレスに基づいて、選択層情報ＤＬ、選択アドレスＤＡ、選択プレート情報ＤＰをそれぞれ生成して各マットヒューズセット群３０に出力する。選択層情報ＤＬは、２つのメモリコアチップＭＣ１、ＭＣ２のいずれかを選択する情報であり、選択アドレス情報ＤＡはメモリセルアレイ２０のアドレスを選択する情報であり、選択プレート情報ＤＰはメモリセルアレイ２０の後述のプレートを選択する情報である。
【００３１】
図６は、図５の全体構成のうち、１組のマットヒューズセット群３０及び判定信号ＯＲ回路群３１の構成を示すブロック図である。図６の例では、メモリセルアレイ２０の１マット分に対応する構成を示すものとするが、実際にはメモリコアチップＭＣ１の全体が８マットあるいは１６マットなどの複数マットに分割されている。以下、第１実施形態において、ヒューズ情報の判定結果に基づいて不良メモリセルを予備メモリセルに置換する際の救済動作を具体的に説明する。また、不良メモリセルの救済に加えて、不良センスアンプ、不良行選択線、不良列選択線も救済することを目的としている。救済動作に必要なアドレス数やヒューズ数の値は、ＤＲＡＭの仕様に依存して定まるが、以下の説明ではその一例を示すものとする。
【００３２】
図６の左下には、１つのメモリセルアレイ２０とその周囲に配置された行デコーダ２１ａ、列デコーダ２１ｂ、センスアンプ部２５、データ入出力回路２４が示されている。１マット分に構成されたメモリセルアレイ２０は、複数のプレート領域Ｐに区分されている。メモリセルアレイ２０へのアクセスは、行デコーダ２１ａで選択される１本の行選択線と列デコーダ２１ｂで選択される１本の列選択線を、それぞれ選択状態に制御して行われる。メモリセルアレイ２０の予備領域２０ｘ、２０ｙには、救済動作に用いる予備メモリセルが配置されている。また、行デコーダ２１ａの一端には予備用行デコーダ２１ｘが配置され、列デコーダ２１ｂの一端には予備用列デコーダ２１ｙが配置されている。予備用行デコーダ２１ｘには、予備領域２０ｙに延伸される予備行選択線が接続されている。
【００３３】
メモリセルアレイ２０の予備領域２０ｘの予備メモリセルにアクセスする際は、予備用行デコーダ２１ｘと列デコーダ２１ｂが用いられる。また、メモリセルアレイ２０の予備領域２０ｙの予備メモリセルにアクセスする際は、行デコーダ２１ａと予備用列デコーダ２１ｙが用いられる。不良メモリセルを予備メモリセルに置換する際、予備メモリセルを選択するには、通常の行選択線を非選択状態に制御した状態で、予備用行デコーダ２１ｘにより予備行選択線を選択状態に制御すればよい。あるいは、通常の列選択線を非選択状態に制御した状態で、予備用列デコーダ２１ｙにより予備領域２０ｙの予備メモリセルを選択すればよい。
【００３４】
一方、図６のマットヒューズセット群３０は、メモリセルアレイ２０の各プレートの区分に対応して、複数のプレートヒューズセット群４０に区分されている。図６では簡単のため、３つのプレートヒューズセット群４０（Ａ）、４０（Ｂ）、４０（Ｃ）のみを示している。さらに、各々のプレートヒューズセット群４０は、複数のヒューズセット４１を含んで構成される。例えば、プレートヒューズセット群４０がＮ個のヒューズセット４１から構成される場合、各々をヒューズセット４１（１）、４１（２）、４１（３）、・・・４１（Ｎ）と表記する。なお、プレートヒューズセット群４０に含まれるヒューズセットの個数Ｎは、メモリセルアレイ２０の各プレート毎に準備された予備メモリセルの数に対応する。
【００３５】
各々のヒューズセット４１は、１０本のヒューズを含むヒューズ部４２と、ヒューズ情報判定回路４３を含んでいる。ヒューズ部４２の１０本のヒューズには、アドレスを構成する９ビットに対応する９本と、置換の可否を判定するための判定ヒューズの１本が含まれる。なお、ヒューズ部４２におけるヒューズ数１０は一例であり、ＤＲＡＭの仕様のうちのアドレス構成等に依存したヒューズ数を設定することができる。ヒューズ情報判定回路４３は、バッファ回路３２から入力される選択プレート情報ＤＰ及び選択アドレス情報ＤＡに基づき、ヒューズ部４２に対するヒューズ情報（ヒューズの状態情報）を判定する。ヒューズ情報判定回路４３において、コマンドデコーダ３３から出力されるヒューズ状態取込タイミング制御信号Ｓｈに基づく所定のタイミングで、バッファ回路３２から上記情報が取り込まれる。
【００３６】
各々のヒューズセット４１は、ヒューズ情報判定回路４３の判定結果に基づき予備置換判定信号Ｓ３を生成し、判定信号ＯＲ回路群３１に出力する。ここで、ヒューズ情報判定回路４３と判定信号ＯＲ回路群３１は、一体的に本発明の救済制御回路として機能する。図６では、プレートヒューズセット群４０に含まれるヒューズセット４１のそれぞれから予備置換判定信号Ｓ３が出力される。それぞれヒューズセット４１（１）〜４１（Ｎ）に関し、予備置換判定信号Ｓ３（１）〜Ｓ３（Ｎ）が対応付けられるとする。
【００３７】
判定信号ＯＲ回路群３１は、全ての予備置換判定信号Ｓ３が入力される置換判定信号ＯＲ回路５０と、ｉ番目のヒューズセット４１（ｉ）のプレート数分の予備置換判定信号Ｓ３（ｉ）が入力される予備置換判定信号ＯＲ回路５１（ｉ）が含まれる。各プレートに対応してＮ個のヒューズセット４１が設けられる場合は、１個の置換判定信号ＯＲ回路５０と、Ｎ個の予備置換判定信号ＯＲ回路５１が設けられる。置換判定信号ＯＲ回路５０は、入力信号群の論理和演算に基づき、マット総合置換判定信号Ｓ１を生成する。ｉ番目の予備置換判定信号ＯＲ回路５１（ｉ）は、入力信号群の論理和演算に基づき、予備置換通知信号Ｓ２（ｉ）を生成する。制御信号としての各信号Ｓ１、Ｓ２は、貫通配線１１を介して、メモリセルアレイ２０の行デコーダ２１ａに供給される。
【００３８】
以上の構成において、ヒューズ部４２のヒューズをカットする手順を説明する。まず、予備ウェーハテストにおいて、メモリセルアレイ２０の合否テストが行われる。この際、動作不良となったメモリセルのアドレスがテスタに格納される。次に、ヒューズカット工程において、テスタに格納された不良アドレスを予備行選択線に置換するためプログラムにより指定されたヒューズがカットされる。このとき、カットされたヒューズの前後の接続箇所が非導通状態となる。
【００３９】
メモリセルアレイ２０の予備メモリセルへの救済動作に際し、外部からヒューズチップＨＣに取り込まれたアドレスは、バッファ回路３２でラッチされた後、アドレス情報ＤＡとして図６のヒューズ情報判定回路４３に送られる。ヒューズ情報判定回路４３では、選択アドレス情報ＤＡに含まれる行アドレスに対応するヒューズがカットされた状態にあるか否かを判定する。行アドレスに対応する全てのヒューズがカットされ、かつ置換の可否を判定する判定ヒューズがカットされている場合は、対応する予備置換判定信号Ｓ３が出力される。
【００４０】
例えば、特定のプレートヒューズセット群４０のヒューズセット４１（１）から予備置換判定信号Ｓ３（１）が出力される場合、判定回路ＯＲ回路群３１では、特定の予備置換判定信号Ｓ３（１）が１のとき、マット総合置換判定信号Ｓ１が１、予備置換通知信号Ｓ２（１）が１、予備置換通知信号Ｓ２（２）が０となる。ここで、マット総合置換判定信号Ｓ１は、すべての予備置換判定信号Ｓ３の論理和演算に基づく信号である。すなわち、予備置換判定信号Ｓ３のいずれかが１になればマット総合置換判定信号Ｓ１は１になる。マット総合置換判定信号Ｓ１の役割は、選択された行選択線を非動作状態にすることにある。
【００４１】
一方、予備置換通知信号Ｓ２は、全てのプレートについての予備置換判定信号Ｓ３の論理和演算に基づく信号である。すなわち、ｉ番目のヒューズセット４１（ｉ）に対応する行選択線を用いる場合、予備置換通知信号Ｓ２（ｉ）が１になる。予備置換通知信号Ｓ２の役割は、救済動作に用いられる予備行選択線を動作状態にすることにある。このとき、ヒューズセット４１（１）に対応した置換が設定されている場合、選択アドレス情報ＤＡに含まれる行アドレスとヒューズセット４１（２）においてヒューズ部４２に基づく情報が一致しない。そのため、ヒューズセット４１（２）に対応する置換は非実行となり、予備置換通知信号Ｓ２（２）は０に保たれる。
【００４２】
マット総合置換判定信号Ｓ１は行デコーダ２１ａに入力され、Ｓ１＝１のときに行デコーダ２１ａが非選択状態となるように制御される。ヒューズセット４１（１）に対応する行選択線は、予備置換通知信号Ｓ２（１）が１のときに選択状態となる。このとき、メモリセルアレイ２０におけるプレート選択は、プレート選択アドレスデコード信号に基づき行われる。
【００４３】
次に、ヒューズ情報判定回路４３の判定結果において、行アドレスに対応するヒューズの中にカットされていないヒューズが存在する状況を考える。この場合、例えば、各プレートについてのヒューズセット４１（１）からの全ての予備置換判定信号Ｓ３（１）が１であるときは、マット総合置換判定信号Ｓ１が０になるとともに、Ｎ個のヒューズセット４１（１）〜４１（Ｎ）に対応するＮ個の予備置換通知信号Ｓ２（１）〜Ｓ２（Ｎ）の全てが０になる。これにより、行デコーダ２１ａには、マット総合置換判定信号Ｓ１＝０が入力されるため、通常動作により選択された行選択線が選択状態となる。一方、予備置換通知信号Ｓ２が０であるため、予備行選択線は非選択状態となる。
【００４４】
以上説明した予備メモリセルの救済動作において、２つのメモリコアチップＭＣとヒューズチップＨＣとの間に設けられるチップ間接合信号数は少なくて済む。これは、ヒューズチップＨＣに、ヒューズ部４２に加えて、カット対象のヒューズを判断して置換を実行するために必要な救済制御回路を搭載したことによる構成上のメリットである。以下、この点について、さらに詳しく述べる。
【００４５】
仮に、ヒューズチップＨＣにヒューズ素子のみを搭載する構成を採用した場合、ヒューズチップＨＣからメモリコアチップＭＣにヒューズの状態情報を送出する必要がある。メモリセルアレイ２０の１マット分に対し、１０００個以上のヒューズ素子が設けられるので、同数のチップ間接合信号数が必要となる。チップ間接合に用いる貫通配線は、５０μｍ程度の間隔で配置されるので、１０００個以上の貫通配線を配置するための大きな面積を要する。これは削減可能なヒューズ面積を大幅に上回るため、１０００個程度のチップ間接合信号数を設ける構成は実現困難である。
【００４６】
従って、第１実施形態では、ヒューズ素子の制御のための回路の一部をヒューズチップＨＣに搭載する構成を採用し、チップ間接合信号数の削減を図っている。第１実施形態においては、外部からメモリコアチップＭＣに入力されるアドレス及びコマンドを、ヒューズチップＨＣに対して送出する必要がある。このような構成に対応するチップ間接合は、比較的簡単に構成することができる。一方、既に述べたように、１本の行選択線を対応する予備行選択線に置換する際に必要なヒューズ数は、９ビットのアドレスに対応する９本と判定ヒューズに対応する１本の合計１０本であり、これら１０本のヒューズ情報に基づき各々の予備置換判定信号Ｓ３が生成される。一般には、予備置換判定信号Ｓ３は１マットにつき１００程度必要となるので、ヒューズチップＨＣからメモリコアチップＭＣに予備置換判定信号Ｓ３を送出する構成を採用することは、上述したようにチップ間接合信号数の増加につながるため望ましくない。第１実施形態の構成によれば、予備置換判定信号Ｓ３をヒューズチップＨＣ内のマットヒューズセット群３０から判定信号ＯＲ回路群３１に送出する構成となっているので、チップ間接合信号数の増加を回避することができる。
【００４７】
第１実施形態において、ヒューズチップＨＣとメモリコアチップＭＣの間のチップ間接合信号数について説明する。図６のメモリセルアレイ２０において、予備行選択線を用いた行選択動作と予備列選択線を用いた列選択動作の両方を想定する。この場合、通常の行選択線の動作を定める行選択用マット総合置換判定信号Ｓ１ａと、予備行選択線の動作を定める行選択用予備置換通知信号Ｓ２ａと、通常の列選択線の動作を定める列選択線用マット総合置換判定信号Ｓ１ｂと、列選択線用予備置換通知信号Ｓ２ｂの４種類の信号をメモリセルアレイ２０に供給する必要がある。
【００４８】
この４種類の信号のうち、行選択用マット総合置換判定信号Ｓ１ａと、列選択用マット総合置換判定信号Ｓ１ｂは、それぞれ１本ずつ必要である。また、行選択線用予備置換通知信号Ｓ２ａは、１プレート当たりの予備行選択線の本数と同数だけ必要であり、列選択線用予備置換通知信号Ｓ２ｂは、１プレート当たりの予備列選択線の本数と同数だけ必要である。第１実施形態においては、前者が８本、後者が４本を想定する。なお、予備列選択線が予備行選択線に比べて少ないのは、行選択線と列選択線のプレート内での置換方法の相違に基づくが、相違点の詳細については省略する。
【００４９】
上記４種類の信号を合計すると１４本になるから、第１実施形態においてヒューズチップＨＣとメモリコアチップＭＣの間のチップ間接合信号数は１４となる。このように、第１実施形態の構成を採用することにより、格段に少ないチップ間接合信号数（１４本）を実現することができ、従来の問題点を解消することができる。
【００５０】
なお、メモリセルアレイ２０に設けられる予備選択線の本数に応じて、予備置換通知信号Ｓ２の本数が変化する。ただし、予備選択線の本数は、１プレート当たり数本程度であるのが一般的であるため、チップ間接合信号数の大幅な増加を招くことはない。また、予備選択線の本数の増加に伴いチップ間接合信号数が若干増加した場合であっても、回路構成や制御の工夫により所望のチップ間接合信号数に抑えることも可能である。
【００５１】
［第２実施形態］
第２実施形態の積層メモリは、第１実施形態の積層メモリを基本としつつ、ウェーハ積層技術を適用した点に特徴がある。第２実施形態の積層メモリにおいて、図７はメモリコアチップＭＣの平面構造を示し、図８はヒューズチップＨＣの平面構造を示している。図７に示すメモリコアチップＭＣは、複数の領域に区分されたメモリセルアレイ領域Ｒ１と、各メモリセルアレイ領域Ｒ１の間に配置された貫通配線領域Ｒ２を有している。一方、図８のヒューズチップＨＣは、ヒューズ領域Ｒ１０と、貫通配線領域Ｒ１１に加えて、テストパッド領域Ｒ１２を有している。従って、図７及び図８を、第１実施形態の図１及び図２と比べると、メモリコアチップＭＣにはテストパッド領域Ｒ３（図１）が設けられず、ヒューズチップＨＣにテストパッド領域Ｒ１２が設けられることがわかる。なお、図７及び図８の各領域の役割については、図１及び図２の場合と同様である。
【００５２】
ここで、図７のメモリコアチップＭＣを、図１２（Ｂ）に示す従来の積層メモリ用のメモリコアチップＣｂと比較した場合、図７の左端及び下端に示す面積α’だけチップサイズを縮小することができ、図１２（Ａ）の通常のメモリコアチップＭＣと同面積で構成することができる。なお、図８のヒューズチップＨＣについても、図７のメモリコアチップＭＣと同サイズである。第２実施形態の積層メモリは、第１実施形態の積層メモリに比べ、メモリコアチップＭＣからテストパッド領域Ｒ３の領域が不要となるため、全体のチップサイズをより縮小することができる。
【００５３】
次に、第２実施形態の積層メモリの構造と積層手順について、図９及び図１０を参照して説明する。なお、第２実施形態においても、第１実施形態と同様、積層メモリが３層構造で積層される例を説明する。図９（Ａ）に示すように、最上層の１つのヒューズウェーハＷ１０と、その下層の２つのメモリコアウェーハＷ１１、Ｗ１２が積層され、積層方向で重なる位置に形成される最上層のヒューズチップＨＣと下層の２つのメモリコアチップＭＣ１、ＭＣ２により積層メモリが構成される。
【００５４】
まず、図１０のフローチャートに示すように、ヒューズウェーハＷ１０及びメモリコアウェーハＷ１１、Ｗ１２の積層処理に先立って表面処理を施す（ステップＳ２１）。次いで、ヒューズウェーハＷ１０をヒューズ面が表面を向く状態とし、その下層にメモリコアウェーハＷ１１、Ｗ１２を積層する（ステップＳ２２）。このようにウェーハ積層された状態で、メモリコアウェーハＷ１１、Ｗ１２に対するウェーハテストを実行する（ステップＳ２３）。このとき、不良メモリセルの置換時のヒューズトリミングに必要なヒューズ情報がテスタに保持される（ステップＳ２４）。次いで、ヒューズウェーハＷ１０に対するトリミングを実行する（ステップＳ２５）。
【００５５】
その後、ヒューズウェーハＷ１０とメモリコアウェーハＷ１１、Ｗ１２に対するダイシングが行われる（ステップＳ２６）。これにより、図９（Ｂ）に示すように、ウェーハの横幅Ａの部分が積層メモリとして分離される。ここで、積層メモリに含まれるヒューズチップＨＣ及びメモリコアチップＭＣ１、ＭＣ２は、ウェーハ上で同じ座標となっており、この座標に基づき上記のトリミングが実行される。この際は、不良チップを使用しない等の情報をトリミングにより付加することができる。最後に、ヒューズチップＨＣ、メモリコアチップＭＣ１、ＭＣ２が組み立てられ（ステップＳ２７）、第２実施形態の積層メモリが完成する。
【００５６】
図１１は、第２実施形態の積層メモリの全体構成を示すブロック図である。図１１の構成のうち、第１実施形態の図５と共通する点については説明を省略する。図１１において、図５と異なる点は、メモリコアチップＭＣ１、ＭＣ２にウェーハテスト用パッドＰ０、Ｐ１、Ｐ２が設けられず、ヒューズチップＨＣにウェーハテスト用パッドＰ１０、Ｐ１１、Ｐ１２が設けられたことである。これは、上述したように図９の積層メモリの構造を反映した相違である。
【００５７】
以上、第１及び第２実施形態に基づき、本発明の積層メモリについて説明したが、本発明は上記の実施形態に限定されず多様な変形例がある。例えば、第１実施形態のメモリコアチップＭＣに対し固有のチップＩＤを設定することを前提に、良品チップのチップＩＤをヒューズ情報とともに記憶してもよい。この場合、積層されるメモリコアチップＭＣを選択し、選択されたメモリコアチップＭＣのチップＩＤをヒューズチップＨＣにトリミングしてもよい。これにより、積層メモリにおいて、良品チップのみを選択可能となるので、チップの歩留まり向上を図ることができる。
【００５８】
また、第１及び第２実施形態では、半導体記憶装置としてのＤＲＡＭに対して本発明を適用する場合を説明したが、ＤＲＡＭに限定されることなく、不良メモリセルを救済する構成を備えた半導体記憶装置に対して広く本発明の適用が可能である。例えば、ＳＲＡＭやＰＲＡＭ（相変化メモリ）等の半導体記憶装置に対して本発明を適用することができる。
【図面の簡単な説明】
【００５９】
【図１】第１実施形態の積層メモリのメモリコアチップの平面構造を示す図である。
【図２】第１実施形態の積層メモリのヒューズチップの平面構造を示す図である。
【図３】第１実施形態の積層メモリの構造と積層手順を示す図である。
【図４】第１実施形態の積層メモリの積層手順を説明するフローチャートである。
【図５】第１実施形態の積層メモリの全体構成を示すブロック図である。
【図６】図５の全体構成のうち１組のマットヒューズセット群及び判定信号ＯＲ回路群の構成を示すブロック図である。
【図７】第２実施形態の積層メモリのメモリコアチップの平面構造を示す図である。
【図８】第２実施形態の積層メモリのヒューズチップの平面構造を示す図である。
【図９】第２実施形態の積層メモリの構造と積層手順を示す図である。
【図１０】第２実施形態の積層メモリの積層手順を説明するフローチャートである。
【図１１】第２実施形態の積層メモリの全体構成を示すブロック図である。
【図１２】従来の積層メモリに積層されるメモリコアチップの平面構造を示す図である。
【図１３】図１２のメモリコアチップを積層した積層メモリの構造を示す図である。
【符号の説明】
【００６０】
１０…回路部
１１…貫通配線
１２…電極
１３…チップ間接合部
２０…メモリセルアレイ
２０ｘ、２０ｙ…予備領域
２１…行デコーダ／列デコーダ
２１ａ…行デコーダ
２１ｂ…列デコーダ
２１ｘ…予備用行デコーダ
２１ｙ…予備用列デコーダ
２２、３２…バッファ回路
２３、３３…コマンドデコーダ
２４…データ入出力回路
２５…センスアンプ部
３０…マットヒューズセット群
３１…判定信号ＯＲ回路群
４０…プレートヒューズセット群
４１…ヒューズセット
４２…ヒューズ部
４３…ヒューズ情報判定回路
ＭＣ、ＭＣ１、ＭＣ２…メモリコアチップ
ＨＣ…ヒューズチップ
ＩＣ…インターポーザチップ
Ｐ０、Ｐ１、Ｐ２、Ｐ１０、Ｐ１１、Ｐ１２…ウェーハテスト用パッド
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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