(57)【特許請求の範囲】
【請求項１】
基板の上部に形成されたソース電極及びドレイン電極と；
上記ソース電極及び上記ドレイン電極を上記基板から浮揚した状態又は上記基板に吸着された状態で互いに連結された半導体ナノワイヤー複合体及び
上記半導体ナノワイヤー複合体を包むように形成され、上記ソース電極及び上記ドレイン電極の間の基板の上部に形成されたゲート電極を含み、
上記半導体ナノワイヤー複合体は、
半導体ナノワイヤーと；
上記半導体ナノワイヤーの表面に吸着されるナノ粒子からなり、上記半導体ナノワイヤーを包むように形成された電荷蓄積層及び；
上記電荷蓄積層を包むように形成された絶縁体層を含み、
上記ナノ粒子は、
ＨｇＴｅ、ＨｇＳｅ、ＨｇＳ、ＣｄＴｅ、ＣｄＳｅ、ＣｄＳ、ＺｎＴｅ、ＺｎＳｅ、ＺｎＳ、ＰｂＴｅ、ＰｂＳｅ、ＰｂＳ、Ａｕ、Ｐｔ、Ｃｏ、Ｗ、Ｎｉ及びＦｅからなる群より選択される成分からなるコアと；
上記コアの上にＳｉＯ2の酸化物若しくはＴｉＯ2の酸化物又は上記コアよりエネルギーギャップが大きいナノ粒子からなるシェルとを含むコア−シェル構造を有することを特徴とするナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子。
【請求項２】
上記半導体ナノワイヤーの材料は、Ｓｉ、ＧａＮ、ＢＮ、ＩｎＰ、ＧａＡｓ、ＧａＰ、Ｓｉ3Ｎ4、ＳｉＣ、及びＺｎＯ並びにそれらの混合物からなる群より選択されることを特徴とする請求項１に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子。
【請求項３】
上記絶縁体層の材料は、Ａｌ2Ｏ3、ＨｆＯ2、ＳｉＯ2、ＭｇＯ、ＺｒＯ2、ＢａＯ、ＳｒＴｉＯ3、Ｌａ2Ｏ3、ＨｆＳｉＯ4、ＺｒＳｉＯ4、ＣａＯ、ＬａＡｌＯ3、ＳｒＯ、ＣａＯ及び有機絶縁体からなる群より選択されることを特徴とする請求項１に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子。
【請求項４】
半導体ナノワイヤー複合体を形成する段階と；
上記半導体ナノワイヤー複合体の上にフォトリソグラフィ又は電子ビームリソグラフィ方式を利用して半導体ナノワイヤーの中央部分にゲート電極を形成する段階と；
上記半導体ナノワイヤー複合体／ゲート電極構造の試料をＳｉＯ2が形成されたシリコン、半導体、ガラス又はプラスチック基板に塗布する段階と；
上記シリコン、半導体、ガラス又はプラスチック基板の上部にフォトリソグラフィ又は電子ビームリソグラフィ方式を利用してソース電極及びドレイン電極を上記半導体ナノワイヤー両端に形成する段階とを含み、
上記半導体ナノワイヤー複合体を形成する段階は、
コア−シェル構造のナノ粒子を上記半導体ナノワイヤーの上に吸着する段階と；
上記コア−シェル構造のナノ粒子にスパッタリング、ＣＶＤ及び原子層蒸着法からなる群より選択される方法を利用して絶縁体層をコーティングする段階とを含むことを特徴とするナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子製造方法。
【請求項５】
不揮発性メモリー電子素子の製造方法において
半導体基板の上部にＨＭＤＳ（ヘキサメチルジシラザン：Ｈｅｘａｍｅｔｈｙｌｄｉｓｉｌａｚａｎｅ）層を塗布して半導体ナノワイヤーを上記ＨＭＤＳの上に形成させる段階；
上記半導体ナノワイヤーが形成されたＨＭＤＳ層の上部の上記半導体ナノワイヤーの両端にソース電極とドレイン電極を形成する段階；
上記半導体ナノワイヤーを包むようにスパッタリング、ＣＶＤ及び原子層蒸着法からなる群より選択される方法を利用してトンネリング層を形成する段階；
上記半導体ナノワイヤーと異種の金属ナノ粒子を上記トンネリング層の表面に形成させて、上記トンネリング層を包むように電荷蓄積層を形成する段階；
上記電荷蓄積層を包むようにスパッタリング、ＣＶＤ及び原子層蒸着法からなる群より選択される方法を利用して絶縁体層を形成する段階；
上記ソース電極とドレイン電極間の上記絶縁体層の上部にゲート電極を形成する段階を含み、
上記電荷蓄積層を形成する段階は、
上記トンネリングの表面に熱蒸着法を利用して金属ナノフィルムをコーティングする段階と；
急速熱処理機（ＲＴＡ）で上記金属ナノフィルムを加熱して上記金属ナノ粒子を形成する段階とを含むことを特徴とするナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項６】
上記半導体ナノワイヤーを形成する段階は、熱蒸発法によって半導体ナノワイヤーが半導体基板の上に成長させられることを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項７】
上記半導体ナノワイヤーを形成する段階は、
エッチング法によって上記半導体基板をエッチングする段階を含むことを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項８】
上記金属ナノフィルムをコーティングする段階は、金属ナノフィルムを２〜１０ｎｍの厚さでコーティングすることを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項９】
上記金属ナノ粒子を形成する段階は、上記金属ナノフィルムを２５０℃〜４５０℃の温度で５〜３０秒間加熱することを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項１０】
不揮発性メモリー電子素子の製造方法において、
半導体基板の上に成長させられた半導体ナノワイヤーの表面にスパッタリング、ＣＶＤ及び原子層蒸着法からなる群より選択される方法を利用してトンネリング層をコーティングする段階；
上記半導体ナノワイヤーの表面にコーティングされたトンネリング層に、電荷蓄積層を構成するナノ粒子を吸着させる段階；
半導体基板の上部にＨＭＤＳ（ヘキサメチルジシラザン：Ｈｅｘａｍｅｔｈｙｌｄｉｓｉｌａｚａｎｅ）層を塗布して上記トンネリング層、上記電荷蓄積層及び絶縁体層が順次表面に形成された上記半導体ナノワイヤーを上記ＨＭＤＳの上に形成させる段階；
上記半導体ナノワイヤーが形成されたＨＭＤＳ層の上部の上記半導体ナノワイヤーの両端にソース電極とドレイン電極を形成する段階；及び
上記ソース電極とドレイン電極の間の絶縁体層の上にゲート電極を形成する段階を含み、
上記ソース電極とドレイン電極を形成する段階は、
第一のフォトレジストを塗布してフォトリソグラフィ法を利用して複数個の第一の空間部を形成する段階と；
上記第一の空間部及び上記第一のフォトレジストの上に金属層を積層して上記第一のフォトレジスト及び上記ＨＭＤＳ層を除去して上記半導体ナノワイヤーの両端にソース電極とドレイン電極を形成する段階とを含み、
上記ゲート電極を形成する段階は、
上記絶縁体層と上記ソース電極及び上記ドレイン電極が形成されている半導体基板の上部に、第二のフォトレジストを塗布してフォトリソグラフィ法を利用して上記ソース電極及び上記ドレイン電極の間に第二の空間部を形成する段階と；
上記第二の空間部及び第二のフォトレジストの上に金属層を積層して上記第二のフォトレジストを除去してゲート電極を形成する段階とを含むことを特徴とするナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項１１】
上記半導体基板は、Ｓｉ及びＡｌ2Ｏ3からなる群より選択される物質で構成されることを特徴とする請求項１０に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項１２】
上記ナノ粒子を吸着させる段階は、
上記成長された半導体ナノワイヤーが付いた半導体基板を分散水溶液に浸してから超音波を利用して上記半導体ナノワイヤーを分散させる段階と；
上記半導体ナノワイヤー分散水溶液とナノ粒子が入っている分散水溶液を混合する段階と；
超音波を利用して上記半導体ナノワイヤーにナノ粒子を吸着させる段階とを含むことを特徴とする請求項１０に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項１３】
上記分散水溶液は、蒸留水、アルコール、メチル・アルコール及びアセトンからなる群より選択される一つを使用することを特徴とする請求項１２に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項１４】
上記ナノ粒子を吸着させる段階は、上記半導体ナノワイヤーをナノ粒子が入っている溶液に混合させてナノ粒子を吸着させることを特徴とする請求項１０に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項１５】
上記ナノ粒子を吸着させる段階は、上記半導体ナノワイヤーにＬＰＣＶＤ方法でＳｉ層を蒸着してからウェットエッチング（ｗｅｔ  ｅｔｃｈｉｎｇ）法でポリ（ｐｏｌｙ）−Ｓｉナノ粒子を生成させることを特徴とする請求項１０に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項１６】
上記ソース電極及び上記ドレイン電極を形成する段階は、
第一のフォトレジストを塗布してフォトリソグラフィ法を利用して複数個の第一の空間部を形成する段階と；
上記第一の空間部及び上記第一のフォトレジストの上に金属層を積層して上記第一のフォトレジスト及び上記ＨＭＤＳ層を除去して上記半導体ナノワイヤーの両端にソース電極とドレイン電極を形成する段階とを含むことを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項１７】
上記トンネリング層及び絶縁体層を形成する段階は、Ａｌ2Ｏ3、ＨｆＯ2及びＳｉＯ2からなる群より選択される物質を原子層蒸着法で形成することを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項１８】
上記トンネリング層及び絶縁体層をＡｌ2Ｏ3に形成する場合、
ＴＭＡ（トリメチルアルミニウム：Ｔｒｉｍｅｔｈｙｌａｕｍｉｎｕｍ）とＨ2Ｏが使用されることを特徴とする請求項１７に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項１９】
上記トンネリング層は、５〜３０ｎｍの厚さに形成されることを特徴とする請求項１７に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項２０】
上記絶縁体層は、１０〜６０ｎｍの厚さに形成されることを特徴とする請求項１７に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項２１】
上記半導体ナノワイヤーを形成する段階は、上記半導体ナノワイヤーの代わりに炭素ナノチューブ（ＣＮＴ）又は有機チューブを形成することを含むことを特徴とする請求項５又は１０に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【請求項２２】
上記ゲート電極を形成する段階は、
上記絶縁体層と上記ソース電極及び上記ドレイン電極が形成されている半導体基板の上部に第二のフォトレジストを塗布してフォトリソグラフィ法を利用して上記ソース電極及び上記ドレイン電極の間に第二の空間部を形成する段階と；
上記第二の空間部及び第二のフォトレジストの上に金属層を積層して上記第二のフォトレジストを除去してゲート電極を形成する段階とを含むことを特徴とする請求項５に記載のナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した不揮発性メモリー電子素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は非揮発性のメモリー電子素子及びその製造方法に関するもので、トンネリング層が表面に蒸着されたナノワイヤーにナノ粒子がナノワイヤーの表面に蒸着されたトンネリング層に吸着されるようにする。電荷移動チャンネルとして使用される半導体ナノワイヤーと電荷貯蔵層に利用される半導体ナノ粒子を組んでナノワイヤーを通じて移動する電荷がゲートに加える電圧によってナノ粒子にトンネリングされ、再び加えられる電圧の変化によってナノ粒子からナノワイヤーに電荷がトンネリングされるようにする。本発明は上述されたナノワイヤーとナノ粒子の特性を利用して低電圧で動作可能であり、そして動作速度を増加させられるナノワイヤーとナノ粒子を利用した非揮発性のメモリー電子素子及びその製造方法に関するものである。
【背景技術】
【０００２】
半導体分野において経済、産業発展を主導しているDRAMを主とするメモリー市場がデジタルカメラ、携帯電話などのモバイル事業とIT技術の発達で多様なメモリー製品を要としている。
【０００３】
その中で最近需要が爆発的に増えているフラッシュメモリー市場の場合、毎年急成長していて、今後メモリー市場の大部分を占めることが望まれている。最近発展されるIT機器の性能を裏づけるために現在のフラッシュメモリの短所を補完する情報貯蔵能力と動作速度が優秀である低価の次世代非揮発性メモリー技術に対する研究が急迫される状況である。
【０００４】
これは今後の経済、産業発展の成長の動力になると判断され、このような技術の開発が遅れると世界で必要とする需要を満足し難くなる。従って、現在のフラッシュメモリー構造の問題点を補完したナノワイヤーのフローティングゲートメモリー素子の場合、既存の工程をそのまま適応できて、早いうちに商用化が可能だと判断されるから関連研究が速く行うだろう。
【０００５】
現在のフラッシュメモリーの場合、高い動作電圧を必要していてセルの大きさが小さくなるときいろんな問題点があって大きさを減らすのに限界を見せている。現在のフラッシュメモリーの場合program/erase電圧が10V以上でCMOS駆動電圧と比べて見ると非常に大きい。
【０００６】
この理由はプログラムするときはChannel-Hot-Electron(CHE)の注入によりフローティングゲート(floating  gate)へ電子が移動し,eraseするときにはhigh-field-assisted  tunneling(Fowler-Nordheim  tunneling)によって再び放電して直接トンネリングする場合(3-4V)よりもっと高い電圧を要求している。
【０００７】
したがって、直接トンネリング可能でプログラム/消去時間を早くするために超薄膜の酸化膜を形成するべきでこういう場合現在トンネリング層に使用されているSiO2薄膜の特性がもっとも重要である。
【０００８】
但し、SiO2薄膜のいろんな欠陥が 漏洩 経路を形成してフローティングゲートの電子がチャンネルへ漏れ出すのを防ぎ難しい実情である。こういう問題点を解決するためにトンネリング層の欠陥を除去するのも大切な問題になっている。
【０００９】
一方、現在のフラッシュメモリはDRAMに比べて直接度が優れていて大容量の貯蔵媒体として注目されているがもっと早く発展しているIT機器の性能を裏づけるために優れた情報貯蔵能力と低電圧でも動作速度が速い次世代非揮発性メモリーの開発が切迫になっている実情である。
【００１０】
そして、フラッシュメモリの容量を増えるためにメモリーシェルの大きさを減らことであるが、シェルの大きさを減らすためにトンネリング層の厚さを最小化させることで、その厚さが小さいほどプログラム/消去電圧を低められる。
【００１１】
しかし、現在のフラッシュメモリの場合、プログラム/消去電圧が９〜１２V程度でCMOS及びDRAM駆動電圧と比べると非常に大きい。こんなに大きい電圧で幾度のプログラム/消去過程を通じると薄いトンネリング層が破壊され、フローティングゲートの電荷がチャンネルへ漏れながらその機能を喪失する。
【００１２】
そして,既存のフラッシュメモリー素子の電荷貯蔵層はフィルム形態の連続的薄膜から構成されたのである。しかし、トンネリング層の一部分が破壊された場合、電荷貯蔵層にある電荷らが損傷されたトンネリング層を通過してチャンネルへ流れ込む。
【００１３】
プログラム/消去回数が増えるほどトンネリング層が自然にいろんな損傷を受けるので素子を長持ちできない短所があった。
【００１４】
このような問題点を防ぐためにもっと厚いトンネリング層と絶縁物層を利用することであるがこれは素子の直接度を下げ、高いプログラム/消去電圧を必要とする問題がある。
【発明の開示】
【発明が解決しようとする課題】
【００１５】
本発明は上記のような既存メモリーが持っている問題点を解決するための提案であり、ナノワイヤーを包むために形成されるトンネリング層表面に上記ナノワイヤーとトンネリング層を包むためのナノ粒子を形成してナノワイヤー−ナノ粒子メモリー素子を構成する。このとき、電荷の移動に使用されるチャンネルをナノワイヤーを利用して小さく減らして直接度を向上させ、優れた電荷伝送能力を持つナノワイヤーを使用してトンネリング特性を向上させる。そしてナノ粒子を電荷貯蔵層に使用して低いゲート動作電圧でも素子の動作が可能にしてトンネリング層及び絶縁物層の厚さを減らして素子の直接度を向上させたナノワイヤー-ナノ粒子メモリー電子素子及びその製造方法を提供するのをその目的にする。
【００１６】
そして非揮発性メモリー素子に使用されるゲート構造を既存の一次元の平面的な平面(plannar)構造から,オメガ,及びシリンダー形態(cylindrical)などのゲート構造形態に変更してゲート構造の変化による素子のオン/オフ特性,サブスレッシュホールド  スウィング効果及び移動図(mobility)を極大化させてもっと速い動作特性および低動作電圧を持たせて素子の製作工程をボトムアップ方式に変更、製作して既存のトップダウン方式の製作工程よりもっと簡単に、製作費用もダウンするナノワイヤーナノ粒子メモリー電子素子およびその製作方法を提供することをその目的とする。
【課題を解決するための手段】
【００１７】
上記のような目的に達成するために本発明によるナノワイヤーチャンネルとナノ粒子フローティングゲートノードを具備した非揮発性メモリ電子素子は揮発性メモリ電子素子において、基板の上部に形成されたソース及びドレーン電極と；上記ソース及びドレーン電極を上記基板から浮揚された状態或いは基板に吸着された状態に連結された半導体ナノワイヤー複合体及び；上記ナノワイヤー複合体を包むように形成するべきで、上記ソース及びドレーン電極間の基板上部に形成されるゲート電極を含むことを特徴とする。
【００１８】
ここで、上記半導体複合体は半導体ナノワイヤーと；上記半導体ナノワイヤーを包むように形成されたトンネリング層と；上記トンネリング層表面に吸着されるナノ粒子から成られ、上記トンネリング層を包むように形成された電荷貯蔵層及び；上記電荷貯蔵層を包むように形成された絶縁物層を含むことを特徴とする。
【００１９】
そして、上記半導体ナノワイヤーの代わりに炭素ナノチューブ或いは有機チューブからなることを特徴とする。
【００２０】
また、上記半導体ナノワイヤーはSi,Ge,GaN,BN,InP,GaAs,GaP,Si3N4,SiO2,SiC,ZnO及びGa203中から選ばれたあるひとつの成分或いは混合物から成られた郡から選ばれたのを特徴にする。
【００２１】
そして、上記ナノ粒子はHgTe,HgSe,HgS,CdTe,CdSe,CdS,ZnTe,ZnSe,ZnS,ZnO,PbTe,PbSe,PbS,Ag,Au,Pt,Ti,Co,W,Ni及びFe中から選ばれたあるひとつの成分からなることを特徴とする。
【００２２】
また、上記ナノ粒子はHgTe,HgSe,HgS,CdTe,CdSe,CdS,ZnTe,ZnSe,ZnS,ZnO,PbTe,PbSe,PbS,Ag,Au,Pt,Ti,Co,W,Ni及びFe中から選ばれたあるひとつの成分から成られたコアと；上記コアの上にSiO2酸化物或いはTiO2の酸化物或いは上記コアよりエネルギーギャップが大きい半導体ナノ粒子から成られたシェルを含んでなるコアシェルの構造であることを特徴とする。
【００２３】
そして上記トンネリング層及び絶縁物層はAl2O3,HfO2,SiO2,MgO,ZrO2,BaO,SrTiO3,La2O3,HfSiO4,ZrSiO4,CaO,LaAlO3,SrO,CaO及び有機絶縁物中のあるひとつからなられたのを特徴にする。
【００２４】
一方、本発明によるナノワイヤーチャンネルとナノ粒子―フローティングゲートノードを具備した非揮発性メモリ電子素子は揮発性メモリ電子素子の製造方法は半導体ナノワイヤー複合体を形成する段階と上記半導体ナノワイヤー複合体上にフォトリソグラフィとか電子ビームリソグラフィ方式を利用してナノワイヤーの真ん中の部分に電極形成する段階；上記ナノワイヤー複合体／ゲート構造の試料をSiO2が形成されたシリコン、半導体ガラス及びプラスチック基板の中か選ばれた基板の上に塗布する段階；及び上記シリコン基板の上部にフォトリソグラフィとか電子ビームリソグラフィ方式を利用してソース電極とドレーン電極を上記ナノワイヤー両端に形成する段階を含むのを特徴にする。
【００２５】
ここで、上記半導体ナノワイヤー複合体の形成段階は半導体ナノワイヤー上に原子層蒸着法、スッパタリング（sputtering),CVD中から選ばれたあるひとつの方法を利用してトンネリング層をコーティングする段階と；上記トンネリング層上に電荷貯蔵層を構成するナノ粒子を吸着させる段階及び；上記ナノ粒子上に原子層蒸着法、スパッタリング、CVD中から選ばれたあるひとつの方法を利用して絶縁物層をコーティングする段階を含むのを特徴にする。
【００２６】
そして、上記半導体ナノワイヤー複合体の形成段階はコアシェル構造のナノ粒子をナノワイヤー上に吸着させる段階と；上記コアシェル構造のナノ粒子上に原子層蒸着法、スパッタリング,CVD中から選ばれたあるひとつの方法を利用して絶縁物層をコーティングする段階を含むことを特徴とする。
【００２７】
一方、本発明にまた違う実施例による揮発性メモリ電子素子製造方法はシリコン、半導体  ガラス及びプラスチック基板の中から選ばれた基板の上部にHMDS(Hexamethyldisilazane)層を塗布して半導体ナノワイヤーを上記HMDSの上に形成させる段階；上記半導体ナノワイヤーが形成されたHMDS層の上部の上記半導体ナノワイヤーの両端にソース電極とドレーン電極を形成する段階；上記半導体ナノワイヤーを包むように原子層蒸着法、スパッタリング,CVD中から選ばれたあるひとつの方法でトンネリング層を形成する段階、上記トンネリング層を包むように形成するべきで，上記半導体ナノワイヤーと異種の金属ナノ粒子を上記トンネリング層の表面に形成させて電荷蓄積層を形成する段階、上記電荷蓄積層を包むように原子層蒸着法、スパッタリング,CVD中から選ばれたあるひとつの方法で絶縁物層を形成させる段階、上記ソース電極とドレーン電極間の上記絶縁物層の上にゲート電極を形成する段階を含むことを特徴とする。
【００２８】
ここで、上記半導体ナノワイヤーの形成段階は、熱の蒸発法によって半導体ナノワイヤーが半導体基板の上に成長させられることを特徴とする。
【００２９】
そして、上記半導体ナノワイヤーの形成段階は、エッチング方法によって半導体基板をエッチングする段階を含むことを特徴とする。
【００３０】
そして、上記電荷蓄積層を形成する段階は、上記トンネリング層の表面に熱の蒸着方法を利用して金属ナノフィルムをコーティングする段階と；急速熱処理機(RTA)で上記金属ナノフィルムを加熱して金属ナノ粒子を形成する段階を含むことを特徴とする。
【００３１】
そして、上記金属ナノフィルムをコーティングする段階は金属ナノフィルムを２〜１０ｎｍ間の厚さにコーティングするのを特徴にする。
【００３２】
そして、上記金属ナノ粒子の形成段階は上記金属ナノフィルムを２５０℃〜４５０℃間の温度で５〜３０秒間加熱することを特徴とする。
【００３３】
一方、本発明にまた違う実施例による揮発性メモリ電子素子製造方法は半導体ガラス及びプラスチック基板の中から選ばれた基板の上部に成長された半導体ナノワイヤーの表面に原子層蒸着法、スパッタリング,CVD中から選ばれたあるひとつの方法を利用してトンネリング層をコーティングする段階、上記半導体ナノワイヤーの表面にコーティングされたトンネリング層に電荷貯蔵層を構成するナノ粒子を吸着させる段階；上記電荷貯蔵層を構成するナノ粒子上に原子層蒸着法、スパッタリング,CVD中から選ばれたあるひとつの方法を利用して絶縁物層をコーティングする段階、上記半導体ナノワイヤーの表面にコーティングされたトンネリング層に電荷貯蔵層を構成するナノ粒子を吸着させる段階；上記電荷貯蔵層を構成するナノ粒子上に原子層蒸着法、スパッタリング,CVD中から選ばれたある一つの方法を利用して絶縁物層をコーティングする段階；上記半導体、ガラス及びプラスチック基板の中から選ばれた基板の上部にHMDS(Hexamethyldisilazane)層を塗布して、上記トンネリング層、電荷貯蔵層及び絶縁物層が順次的に表面に形成された上記半導体ナノワイヤーを上記HMDS上に形成させる段階；上記半導体ナノワイヤーが形成された
HMDS層の上部の上記半導体ナノワイヤーの両端にソース電極とドレーン電極を形成する段階；上記ソース電極とドレーン電極間の上記絶縁物層の上にゲート電極を形成する段階を含むことを特徴とする。
【００３４】
ここで、上記半導体ナノワイヤーの成長段階はSi或いはAl203物質から成られた基板の上に半導体ナノワイヤーを成長させることを特徴とする。
【００３５】
そして、上記ナノ粒子を吸着させる段階は上記成長されたナノワイヤーが付いている基板を分散溶液に浸してから超音波を利用して上記ナノワイヤーを分散させる段階と；上記ナノワイヤーの分散水溶液とナノ粒子が入っている分散水溶液を混合する段階と；超音波を利用して上記ナノワイヤーに上記ナノ粒子を吸着させる段階を含むことを特徴とする。
【００３６】
ここで、上記分散水溶液は蒸留水、アルコール、メチル・アルコール及びアセトンの中で選ばれたある一つを使用することを特徴とする。
【００３７】
そして、上記ナノ粒子を吸着させる段階は上記半導体ナノワイヤーをナノ粒子が入っている溶液に混合させてナノ粒子を吸着させることを特徴とする。
【００３８】
また、上記ナノ粒子を吸着させる段階は、上記半導体ナノワイヤーにLPCVD方法でSi層を蒸着してからウェット式エッチング法(wet  etching)でpoly-Siナノ粒子を生成させることを特徴とする。
【００３９】
そして、上記ソース電極とドレーン電極の形成段階は第1フォトレジストを塗布してフォトリソグラフィ法を利用して複数個の第1空間部を形成する段階と；上記第1空間部及び第1フォトレジストの上に金属層を積層して上記第1フォトレジスト及び上記HMDS層を除去して上記半導体ナノワイヤーの両端にソース電極とドレーン電極を形成する段階を含むことを特徴とする。
【００４０】
そして、上記トンネリング層及び絶縁物層の形成段階はAl203,HfO2及びSiO2物質中のある一つを原子層蒸着法で形成することを特徴とする。
【００４１】
また、上記トンネリング層及び絶縁物層をAl2O3に形成する場合、前駆体としてはTMA(Trimethylauminum)とH20が使用させることを特徴とする。
【００４２】
そして、上記トンネリング層は５〜３０ｎｍの間の厚さに形成することを特徴とする。そして、上記絶縁物層は１０〜６０ｎｍの間の厚さに形成することを特徴とする。
【００４３】
そして、上記半導体ナノワイヤーを形成する段階は上記半導体ナノワイヤーの代わりに炭素ナノチューブ(CNT)或いは有機チューブを形成することを特徴とする。
【００４４】
また、上記ゲート電極の形成段階は上記絶縁物層と上記ソース及び上記ドレーン電極が形成されている基板の上部に第2フォトレジストを塗布してフォトリソグラフィ法を利用して上記ソース及び上記ドレーン電極の間に第2空間部を形成する段階と；
上記第2空間部及び第2フォトレジストの上に金属層を積層して上記第2フォトレジストを除去してゲート電極を形成する段階を含むことを特徴とする。
【発明の効果】
【００４５】
上記のような構成及び望まれる実施例を持つ本発明であるナノワイヤーチャンネルとナノ粒子−フローティングゲートノードを具備した非揮発性のメモリー電子素子及びその製造方法によるとトンネリング層が表面に蒸着された半導体ナノワイヤーとナノ粒子を上記半導体ナノワイヤーの表面に蒸着されたトンネリング層に吸着されるようにして、電荷移動チャンネルに使われる上記半導体ナノワイヤーと異種のナノ粒子を電荷貯蔵層に利用するナノワイヤー−ナノ粒子メモリー素子を構成することで、電荷の移動に使われるチャンネルをナノワイヤーを利用して小さくして直接度を向上させ、優秀な電荷転送能力を持つナノワイヤーを使って低ゲート動作電圧でも素子の動作が可能にし、トンネリング層及び絶縁物層の厚さを減して素子の直接度を向上させたナノワイヤー−ナノ粒子メモリー電子素子及びその製造方法を提供する。
【００４６】
そして非揮発性のメモリー電子素子に使われるゲートの構造を既存の一次元平面的なplannar構造でトップ,オメガ,シリンダー形態等のゲート構造の形態に変更してゲート構造の変化によって素子のオン/オフ特性、サブスレッシュホールド  スウィング効果及びmobilityを極大化させてより速い動作特性及び低動作電圧を持たせ、電子素子の製作工程をボトムアップ方式で製作して既存のトップダウン方式より容易に、費用も少ないナノワイヤー-ナノ粒子メモリー電子素子及びその製造方法を提供する。
【００４７】
そしてナノワイヤーを求める方法を熱成長法、及びエッチング方法を利用して求めて多種のナノワイヤーを獲得する方法を提供する。ナノ粒子をナノワイヤーに吸着する方法をナノ粒子金属急速熱処理、ナノワイヤーナノ粒子溶液混合法、超音波処理法、ナノ粒子のイオンを注入して熱処理方法、ナノワイヤーに電圧を加えてナノ粒子を吸着させる方法、電気噴射装備の二重ノズル及び化学的エッチング法を提供する。
【発明を実施するための最良の形態】
【００４８】
以下、本発明の具体的な構成及び作用について図面及び実施例を参照して詳しく説明する。
【００４９】
図１は本発明によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の概念を概略的に示したものであり、図２は本発明の望ましい実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の断面図である。図３は上記図２の“A”部分を拡大した断面図である。
【００５０】
図１ないし図３を参照すると本発明によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子は半導体,ガラス或いはプラスチック基板10の上部に形成されたソース及びドレーン電極31、33と上記ソース及びドレーン電極31、33を上記半導体、ガラス或いはプラスチック基板10から浮揚された状態或いは基板上部に吸着された半導体ナノワイヤー複合体40及及び上記ナノワイヤー複合体40を包むように形成され、上記ソース及びドレーン電極31、33のシリコン基板10上部に形成されたゲート電極35を含んで構成される。
【００５１】
ここで、上記ナノワイヤー複合体40は半導体ナノワイヤー41と上記半導体ナノワイヤー41を包むように形成されたトンネリング層42とトンネリング層42表面に吸着されたナノ粒子からなり、トンネリング層42を包むように形成された電荷貯蔵層43及び,電荷貯蔵層43を包むように形成された絶縁物層44を含んで構成される。
【００５２】
以下,本発明の製造方法について実施例を参照しながら詳しく説明する。
【実施例１】
【００５３】
本発明の第１実施例によるナノワイヤー-ナノ粒子非揮発性メモリー電子素子の製造方法は半導体ナノワイヤー複合体を形成する段階と上記半導体ナノワイヤー複合体にフォトリソグラフィ(photolithography)とか電子ビームリソグラフィ(e-beam  lithography)方式を利用してナノワイヤーの真ん中部分にゲート電極を形成する段階と上記ナノワイヤー複合体/ゲート電極構造の試料をSiO2が形成されたシリコン基板、半導体基板、ガラス或いはプラスチック基板に塗布する段階及び上記基板上部にフォトリソグラフィとか電子ビームリソグラフィ方式を利用してソース電極とドレーン電極を上記ナノワイヤー両端に形成する段階を含んで構成される。
【００５４】
ここで、半導体ナノワイヤー複合体を形成する段階は半導体ナノワイヤー上に原子層蒸着法で塗布した絶縁物(insulating  material),有機絶縁物(organic  insulating  material)及びsputter,化学気相堆積（Chemical  vapor  deposition）：CVD）方法で塗布した絶縁物層を利用してトンネリング層をコーティングする段階と上記トンネリング上に電荷貯蔵層を構成するナノ粒子を吸着させる段階及び上記ナノ粒子上に原子蒸着法(Atomic  layer  Deposition)で塗布した絶縁物,有機絶縁物及びスパッタ方法で塗布した絶縁物層をコーティングする段階を含むのを特徴にする。
【００５５】
そして、上記半導体ナノワイヤーはZnO,GaN,SiC,SnO2,GaP,BN,InP,Si3N4,GaAs及びSi中の一つであるナノワイヤー,或いはその混合物からできた群から選ばれた半導体ナノワイヤーである。
【００５６】
そして,上記トンネリング層はAl2O3であり、上記AlとOの前駆体はTMA(Trimethylaluminum)とH2Oであり、１〜１０ｎｍ程度の厚さで均一に蒸着されて上記半導体ナノワイヤーの上に一定の厚さでオメガ形態及びシリンダー形態に形成できる。
【００５７】
上記トンネリング層はSiO2であり、１〜１０ｎｍ程度の厚さで均一に蒸着されて上記半導体ナノワイヤーの上に一定の厚さでオメガ形態及びシリンダー形態に形成できる。
【００５８】
上記トンネリング層は有機絶縁物層であり、１〜１０ｎｍ程度の厚さで均一に蒸着されて上記半導体ナノワイヤーの上に一定の厚さでオメガ形態及びシリンダー形態に形成できる。
【００５９】
そして,上記電荷貯蔵層はHgTe,HgSe,HgS,CdTe,CdSe,CdS,ZnTe,ZnSe,ZnS,PbTe,PbSe,PbS,Au,Pt,Co,W,Ni及びFe中のひとつからできたナノ粒子とかCVD或いはスパッタ或いは蒸発器（Evaporator）を利用して形成されたSi,Au,Pt,Co,W,Ni及びFe中のひとつからできたナノ粒子かもしれない。
【００６０】
上記のような製造方法により形成されたナノワイヤー-ナノ粒子非揮発性メモリー電子素子についてより詳しく記述すると以下のようである。
【００６１】
電気炉(furnace)CVD方法で成長させたナノワイヤー、及び半導体基板にエッチング(etching)方法を利用して食刻して製作したナノワイヤーなどを利用して合成されたZnO,GaN,Si,GaAsなどの半導体ナノワイヤーに原子層蒸着法で塗布した絶縁物、有機物を利用した有機絶縁物及びスパッタ,CVD方法で塗布した絶縁物層を一定の厚さで均一に蒸着して上記半導体ナノワイヤーにナノワイヤー上部にだけ蒸着するトップ形態、ナノワイヤーの大部分を一定に蒸着するオメガ形態及びナノワイヤー全体を一定に蒸着するシリンダー形態にトンネリング層を形成する。図４はこの方法で形成された多種の半導体ナノワイヤー上に形成されたAl2O3酸化膜のTEMの写真である。
【００６２】
そして、トンネリング層が形成された半導体ナノワイヤーを化学ウェット式法によって製造されたHgTe,CdTeなどの半導体やAu,Co,Niなどの金属ナノ粒子が分散さてた溶媒に数秒〜数分間浸してから乾燥させてナノワイヤー周囲にナノ粒子を吸着させて電荷貯蔵層を形成する。図5は上記のような方式から形成されたZnOナノワイヤー周囲のHgTeナノ粒子接合を見せるTEMの写真である。
【００６３】
そして、トンネリング層と電荷貯蔵層が形成された半導体ナノワイヤーを再び原子層蒸着法で塗布した絶縁物層、有機絶縁物層及びスパッタ方法で塗布した絶縁物層をコーティングする段階を利用して１５〜３０ｎｍ厚さの絶縁物層を形成する。
【００６４】
そして、フォトリソグラフィとか 電子ビームリソグラフィ方式を利用して半導体ナの線複合体の真ん中部分にゲート電極を形成するのである。
【００６５】
そして、上記のような方式で形成された半導体ナノワイヤー複合体/ゲート電極構造の試料をアルコール或いはメチル・アルコールの様な溶媒を利用して分散してから溶媒の滴下,スピンコーティング,LB方法などを利用してSiO2が形成されたシリコン基板、絶縁層画形成された半導体基板、ガラス基板、或いはプラスチック基板（図示せず）上部に塗布する。
【００６６】
そして、上記シリコン基板上部にフォトリソグラフィとか電子ビームリソグラフィ方式を利用してソースとドレーン電極を半導体ナノワイヤーの両端に形成してナノワイヤー-ナノ粒子非揮発性メモリー電子素子を製作する。
【００６７】
図６はコアシェル構造のナノ粒子を利用したナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の断面図である。図６に示したように本発明によるコアシェル構造を持つ非揮発性のメモリー電子素子は化学ウェット式法によって製造されたHgTe,HgSe,HgS,CdTe,CdSe,CdS,ZnTe,ZnSe,ZnS,PbTe,PbSe,PbS,Au,Pt,Co,W,Ni及びFe中の一つからできたナノ粒子をコア(core,431)にして、SiO2酸化物或いはTiO2酸化物或いはコア(core,431)よりエネルギーギャップが大きい半導体ナノ粒子をシェル(shell,432)にするコアシェル構造になる。
【００６８】
上記のようなコアシェル構造は半導体ナノワイヤー周囲にトンネリング層を形成しなくてHgTe/CdTe,Au/SiO2などのコアシェル構造のナノ粒子を半導体ナノワイヤーに直接吸着させて上記実施例１のような後続工程を行って非揮発性メモリー電子素子を製作できる。
【実施例２】
【００６９】
次は、添付された図7aないし図7gを参照して本発明の第2実施例によるナノワイヤー-ナノ粒子非揮発性メモリー電子素子の製造工程について説明する。
【００７０】
先ず、図7aを参照して見るとシリコン、半導体、ガラス或いはプラスチック基板10上部に第1フォトレジスト51の接着力を高めるためにHMDS(Hexamethyldisilazane;21)膜を形成して半導体ナノワイヤー(nanowire,41)をHMDS膜上部に撒いてから第1フォトレジスト51を塗布して露光及び現象過程を通じて数umないし数十nmほどの幅になるように電極部分用レジストパターンをナノワイヤー周囲に形成する。即ち、フォトレジスト法を利用して
後述する ソース及びドレーン電極が形成する第1空間部（図示せず）を形成させる。一方、上記シリコン、半導体、ガラス及びプラスチック基板10と上記HMDS膜21の間にはSiO2及び絶縁物絶縁膜20をより形成させられる。
【００７１】
ここで上記半導体ナノワイヤー41が上記HMDS(Hexamethyldisilazane;21)膜上に形成されるが、場合によって上記半導体ナノワイヤーの代わりに炭素ナノチューブ或いはガラスチューブが上記HMDS(Hexamethyldisilazane;21)膜上に形成される。上記半導体ナノワイヤー41はSi,Ge,GaN,BN,InP,GaAs,GaP,Si3N4,SiO2,SiC,ZnO,GaAs及びGa2O3の中でいずれの成分からできたのが望まれるのである。
【００７２】
上記半導体ナノワイヤー41は熱の蒸発法によりシリコン基板上で成長させる方法を通じて求められたのである。上記成長して作られた半導体ナノワイヤー41は水溶液から分散されてから上記HMDS(Hexamethyldisilazane;21)膜の上に撒かれる。
【００７３】
それから、上記第1空間部及び第1フォトレジスト51の上に金属層を積層してから上記第1フォトレジスト51及び上記HMDS(Hexamethyldisilazane;21)膜を除去する。すると、図7bに示したように半導体ナノワイヤー41の両端にソース電極31とドレーン電極33が形成される。上記ソース及びドレーン電極31,33を形成させる金属層はチタンTi金(Au)が順次的に積層されて形成されるのである。
【００７４】
それから図7cないし図7eに示したように半導体ナノワイヤー複合体40を形成する。これについて具体的に説明すると以下のようである。
【００７５】
図7cに示したように上記半導体ナノワイヤー41を包むようにトンネリング層42を形成する。上記トンネリング層42はAl2O3,HfO2,SiO2及び有機絶縁物の中であるひとつを利用して原子層蒸着法、CVD,及びスパッタなどの方法によって形成される。この状態で上記トンネリング42が外面に蒸着された上記半導体ナノワイヤー41はオメガ及びシリンダー形態を持つことができる。
【００７６】
上記のように原子層蒸着法によってトンネリング層42を形成するとき、アルミナ(Al2O3)を利用して上記トンネリング層42を形成する場合にはアルミナを構成するアルミニウム(Al)と酸素(O)の前駆体でTMA(Trimethylaluminum)とH2Oを利用する。
【００７７】
半導体ナノワイヤー41を包むようにトンネリング層42を形成してから図７dに示したように、トンネリング層42を包むように電荷貯蔵層43を形成する。電荷貯蔵層43を形成する工程は半導体ナノワイヤー41と異種の金属ナノ粒子をトンネリング層42表面に形成させる工程である。
【００７８】
トンネリング層42の表面に金属ナノ粒子を構成させて電荷貯蔵層４３を構成する工程は先ずトンネリング層42の表面に熱の蒸着法を利用して金属ナノフィルムをコーティングする。それから急速熱処理機を利用して金属ナノフィルムを加熱することで金属ナノ粒子を形成させる。上記形成された金属ナノ粒子が電荷を貯蔵する電荷貯蔵層４３を構成する。
【００７９】
トンネリング層42の表面に熱が蒸着されてコーティングされる上記金属ナノフィルムの厚さは２ｎｍ〜１０ｎｍ程が望ましいことで、上記厚さを持つ金属ナノフィルムを２５０℃〜４５０℃の温度で5秒〜30秒間加熱して金属ナノ粒子を形成させる。この状態でトンネリング層42と電荷貯蔵層43が外面に蒸着された半導体ナノワイヤー41はトンネリング層４３を形成してからは図７eに図示したように、電荷貯蔵層43を包むように絶縁物層４４を形成させる。
【００８０】
絶縁物層44はAl2O3,HfO2,SiO2及び有機絶縁物の中である一つを利用して原子層蒸着法、CVD、及びスパッタ等の方法により形成される。この状態でトンネリング層42、電荷貯蔵層43及び絶縁物層44が外面に蒸着された半導体ナノワイヤー41はシリンダー形態を持つのである。
【００８１】
上記のように原子層蒸着法によって絶縁物層44を形成するとき、アルミナ(Al2O3)を利用して絶縁物層44を形成する場合にはアルミナを構成するアルミニウム(Al)と酸素(O)の前駆体でTMA(Trimethylaluminum)とH2Oを利用する。
【００８２】
上記アルミナを蒸着して絶縁物層44を形成する工程は２５０℃〜３００℃で２００〜４００サイクルの間でコーティング過程ができるようにし、原子層蒸着法(ALD)の自己制御メカニズムによって電荷貯蔵層43の上部にアルミナが１０ｎｍ〜６０ｎｍほどの厚さで均一的に蒸着されるようにする。
【００８３】
それから図7fに示したように半導体ナノワイヤー複合体40と上記ソース及びドレーン電極31,33が形成されたシリコン基板10の上部に第2フォトレジスト52を塗布してフォトレジスト法を利用して上記ソース及びドレーン電極31,33の間に後述するゲート電極35が形成される第2空間部（図示せず）を形成させる。
【００８４】
その後、上記第2空間部及び第2フォトレジスト52の上に金属層を積層して第2フォトレジスト52を除去すると図7gに示したようにソースドレーン電極31,33の間にゲート電極35が形成される。ゲート電極35を形成する金属層はチタン(Ti)金(Au)が順次的に積層して形成される。
【００８５】
図8bは上記のような工程により製作された本発明であるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の平面写真である。図8bに示したようにソース及びドレーン電極31,33の間にナノワイヤー41が形成され、上記ソース及びドレーン電極31,33の間にゲート電極35が形成されている。ナノワイヤー41表面には順次的にトンネリング層42,ナノワイヤー41と異種の金属なの粒子から成られた電荷貯蔵層43及び絶縁物層44が蒸着、形成される。
【００８６】
次は図9を通じて図7aないし図7gの過程によって作られたナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の電気的特性を説明する。
【００８７】
図9に示したようにゲート電極に陽の電圧を加えたとき、ナノワイヤーを通じて流れている電荷がトンネリングされて電荷貯蔵層に貯蔵され、反対に陰の電圧を加えたとき、電荷貯蔵層に貯蔵された電荷が再びナノワイヤーへ流れ込むことを確認できるようになる。そして、ゲート電圧を段段大きくするほどナノワイヤーのチャンネルと電荷貯蔵層を移動する電荷の数が相対的に多くなり、電流の変化幅ももっと大きくなる現象を観察できる。
【実施例３】
【００８８】
次に図10aないし図10gを参照して本発明の第3実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の製造工程について説明する。
【００８９】
ナノワイヤーの作り方法は二つに分けられる。先ず、基板の上部に半導体ナノワイヤーを成長させる。このように基板の上部に半導体ナノワイヤーを成長させるのは既存の方法のあるひとつに従わせる。但し、上記半導体ナノワイヤーが成長する基板はSi或いはAl2O3物質からできるのが望ましい。ナノワイヤーを作る別の方法で半導体基板にフォトリソグラフィ方法や電子ビームリソグラフィでパターンニング（patterning）をしてからエッチング方法を通じて半導体基板を一定の厚さと幅にエッチングさせてナノワイヤーを製作する。
【００９０】
上記のように基板の上に半導体ナノワイヤーを成長させてから上記成長された半導体ナノワイヤーの表面にAl2O3,HfO2,SiO2及び有機絶縁物の中である一つを利用して原子層蒸着法、CVD、及びスパッタなどの方法によってトンネリング層42を蒸着させる。
【００９１】
上記のように半導体基板をエッチングしてナノワイヤーを作ってから上記半導体ナノワイヤーを半導体基板,ガラス基板或いはプラスチック基板に転写してから配列する。それからナノワイヤーの表面にAl2O3,HfO2,SiO2及び有機絶縁物の中である一つを利用して原子層蒸着法、CVD、及びスパッタなどの方法によってトンネリング層42を蒸着させる。
【００９２】
トンネリング層42はアルミナ(Al2O3),HfO2及びSiO2物質中ある一つを利用して原子層蒸着法によって形成される。この状態でトンネリング層42が外面に蒸着された半導体ナノワイヤー41はシリンダー形態を持たれる。
【００９３】
上記のように原子層蒸着法によってトンネリング層42を形成するとき、アルミナ(Al2O3)を利用してトンネリング層42を形成する場合にはアルミナを構成するアルミニウム(Al)と酸素(O)の前駆体でTMA(Trimethylaluminum)とH2Oを利用する。
【００９４】
上記アルミナを蒸着してトンネリング層42を形成する工程は250℃〜300℃で100〜200サイクルの間でコーティング過程ができるようにして原子層蒸着法(ALD)の自己制御メカニズムによって半導体ナノワイヤー41の上部にアルミナが5nm〜30nmほどの厚さで均一的に蒸着されるようにする。
【００９５】
上記のような工程により半導体ナノワイヤー41の表面にトンネリング層42を蒸着してから半導体ナノワイヤー41の表面にコーティングされたトンネリング層42に電荷貯蔵層43を構成するナノ粒子を吸着させる工程を行う。
【００９６】
半導体ナノワイヤーにナノ粒子を吸着させる工程は下記のような3つの方法により遂行できるのである。
【００９７】
図10aを参照して一番目の方法に比べて見ると成長した半導体ナノワイヤー41が付いている基板40aを分散水溶液に浸してから超音波を利用して半導体ナノワイヤー41を分散させる。このとき、半導体ナノワイヤー41の表面には上述したようにトンネリング層42が蒸着されている。
【００９８】
そして、トンネリング層42の表面に吸着されるナノ粒子を水溶液に浸してから超音波を利用して分散させる。上記ナノ粒子は電荷貯蔵層43に使用される。それから上記ナノワイヤー分散水溶液と上記ナノ粒子分散水溶液を超音波水槽で混ぜてから超音波を利用して上記ナノワイヤーに上記ナノ粒子が吸着させる。上記ナノワイヤー及びナノ粒子を分散させる分散水溶液は蒸留水、アルコール、メチル・アルコール及びアセトンの中のある一つからなることが望ましい。
【００９９】
図11はSiナノワイヤーとAuナノ粒子が異種接合されたナノ材料のTEM写真である。より具体的な実施例でメチル・アルコールに分散されているSiナノワイヤーと0.01MのHAuCl4溶液を混合して超音波を加えて安定させてから熱処理をすると上のようにSiナノワイヤーにAuナノ粒子が形成される。図11を通じてSiナノワイヤーの上にAuナノ粒子が吸着された姿を確認することができ、Auらの直径は8〜15nmほどで全体的に均一な大きさであることを確認できるのである。
【０１００】
二番目の方法は半導体ナノワイヤーをナノ粒子が入っている混合する簡単な方法でナノ粒子を吸着させられる。図12はZnOナノワイヤーをCdTeナノ粒子が巻いた溶液に混合して異種接合したナノ材料のＴＥＭ写真である。図13を通じてZnOナノワイヤーの表面にCdTeナノ粒子が比較的に均一に吸着されることがわかる。
【０１０１】
三番目の方法では成長されたナノワイヤーに熱の蒸着法、CVD,スパッタ方法を通じてpoly-Siを薄く載せてからエッチングしてSiナノ粒子をナノワイヤーに蒸着する方法である。図16はZnOナノワイヤーに低圧力化学蒸着法(low  pressure  chemical  vapor  deposition)で成長されたpoly-Si層をエッチングして作り出したpoly-Siナノ粒子の姿である。
【０１０２】
上記のような工程によって上記ナノワイヤーの表面に蒸着されたトンネリング層42の表面にナノ粒子を吸着させてから上記ナノワイヤーだけを分離させる。すると図10bに示したようにトンネリング層42とナノ粒子から構成された電荷貯蔵層43が順序に形成された半導体ナノワイヤー41を求められる。上記図10bに図示された半導体ナノワイヤーは分離された数多くのナノワイヤーの中で一つを図示したのである。
【０１０３】
それから図10cに示したように電荷貯蔵層43を包むように絶縁物層44を形成させる。
【０１０４】
絶縁物層44はアルミナ(Al2O3),HfO2及びSiO2物質の中である一つを利用して原子層蒸着法によって形成される。この状態でトンネリング層42、電荷貯蔵層43及び絶縁物層44が外面に蒸着された半導体ナノワイヤー41はシリンダー形態を持たれる。
【０１０５】
上記のように原子層蒸着法によって絶縁物層44を形成するときアルミナ(Al2O3)を利用して絶縁物層44を形成する場合にはアルミナを構成するアルミニウム(Al)と酸素(O)の前駆体でTMA(Trimethylaluminum)とH2Oを利用する。
【０１０６】
上記アルミナを蒸着してトンネリング層42を形成する上記絶縁工程は250℃〜300℃で200〜400サイクルの間でコーティング過程ができるようにして原子層蒸着法(ALD)の自己制御メカニズムによって電荷貯蔵層43の上部にアルミナが10nm〜40nmほどの厚さで均一的に蒸着されるようにする。
【０１０７】
上述した工程について半導体ナノワイヤー41の表面にトンネリング層42、電荷貯蔵層43及び絶縁物層44を順次的に形成されてからは図10dに示したようにシリコン基板10の上部に第1フォトレジスト53の接着力を高めるためにHMDS膜を形成して、半導体ナノワイヤー(nanowire,41)をHMDS膜上部に撒いてから第1フォトレジスト53を塗布して露光及び現象過程を通じて数umないし数十nm程度の幅になるように、電極部分用レジストパターンをナノワイヤーの周囲に形成する。即ち、フォトレジスト法を利用して後述するソース及びドレーン電極が形成される第1空間部（図示せず）を形成させる。一方、シリコン基板10とHMDS膜21の間にはSiO2絶縁膜20をより形成させることができる。
【０１０８】
ここで半導体ナノワイヤー41が上記HMDS(Hexamethyldisilazane;21)膜の上に形成されるが、場合によっては上記半導体ナノワイヤーの代わりに炭素ナノチューブ或いはガラスチューブが上記HMDS(Hexamethyldisilazane;21)膜の上に形成される。半導体のナノワイヤー41はSi,Ge,GaN,InP,GaAs,GaP,Si3N4,SiO2,SiC,ZnO及びGa2O3の中の一つの成分からできるのが望ましいのである。そして、半導体ナノワイヤー41は熱の蒸発法によってシリコン基板の上で成長させて求められるのである。
【０１０９】
その後、上記第１空間部及び第1フォトレジスト53の上に金属層を積層して第1フォトレジスト53及びHMDS(Hexamethyldisilazane;21)膜を除去する。すると、図10eに示したように表面にトンネリング層42、電荷貯蔵層43及び絶縁物層44を順次的に形成された半導体ナノワイヤー41の両端にソース電極31とドレーン電極33が形成される。ソース及びドレーン電極31、33を形成させる金属層はチタン(Ti)金(Au)が順次的に積層されて形成される。
【０１１０】
上記のように半導体ナノワイヤー41の両端にソース電極31とドレーン電極33が形成してからは図10fに示したように半導体ナノワイヤー複合体40とソース及びドレーン電極31、33を形成されているシリコン基板10の上部に第2フォトレジスト54を塗布してリソグラフィ法を利用して上記ソース及びドレーン電極31、33を後述するゲート電極35が形成される第2空間部(図示せず)を形成させる。
【０１１１】
それから上記第2空間部及び第2フォトレジスト54の上に金属層を積層して第2フォトレジスト54を除去すると図10gに示したように上記ソース及びドレーン電極31、33の間にゲート電極35が形成される。ゲート電極35が形成させる金属層はチタン(Ti)金(Au)が順次的に積層されて形成される。
【０１１２】
次は添付された図1４を通じて図10aないし図10gの過程によって作られたナノワイヤー-ナノ粒子非揮発性メモリー電子素子に対する電気的な特性を説明する。
【０１１３】
次は図17を通じて図10aないし図10gの過程によって作られたナノワイヤー-ナノ粒子非揮発性メモリー電子素子に対する電気的な特性を説明する。
【０１１４】
図1４の上部の図はドレーン−ソースの間の電圧による電流の変化をゲート電圧を変化させながら調査した図であり、図１４の下部はゲート電圧の変化による電流の変化に電圧を加える方向により電流値が違う姿でメモリー効果を見せるのである。
【図面の簡単な説明】
【０１１５】
【図１】本発明によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の概念を概略的に示す。
【図２】本発明の望ましい実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の断面図である。
【図３】図２の“A”部分を拡大した断面図である。
【図４】本発明の実施例による多様なナノワイヤーの上にコーティングされたシリンダー状態のAl2O3酸化膜の透過電子顕微鏡(Transmission  Electron  Microscope:TEM)のイメージである。
【図５】本発明の実施例によるZnOナノワイヤー上に形成された絶縁物層にHgTeナノ粒子が接合された構造のTEMイメージである。
【図６】本発明の実施例によるコアシェル構造のナノ粒子を利用する半導体ナノワイヤー複合体の断面図である。
【図７ａ】本発明の第２実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。
【図７ｂ】本発明の第２実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。
【図７ｃ】本発明の第２実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。
【図７ｄ】本発明の第２実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。
【図７ｅ】本発明の第２実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。
【図７ｇ】本発明の第２実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。
【図８ａ】本発明の第２実施例による電荷移動層に使用される絶縁物層が形成されたナノワイヤーと上記ナノワイヤーに電荷貯蔵層に使用されるナノ粒子が形成されたナノワイヤー-絶縁物-ナノ粒子構造のTEMイメージである。
【図８ｂ】本発明の第２実施例により製作されたナノワイヤー-ナノ粒子非揮発性のメモリー電子素子の平面図である。
【図９】本発明の第２実施例により製作されたナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の電気的特徴のグラフである。
【図１０ａ】本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。
【図１０ｂ】本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。
【図１０ｃ】本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。
【図１０ｄ】本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。
【図１０ｅ】本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。
【図１０ｆ】本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。
【図１０ｇ】本発明の第３実施例によるナノワイヤー−ナノ粒子非揮発性のメモリー電子素子を製造する工程図である。
【図１１】本発明の第３実施例による超音波処理の工程によってAuナノ粒子が接合されたSiナノワイヤーのTEMイメージである。
【図１２】本発明の第３実施例による混合溶液を利用したCdTeナノ粒子が接合されたZnOナノワイヤーのTEMイメージである。
【図１３】本発明の第３実施例による化学エッチングを利用してシリコン層をエッチングして作り出したpoly-Si層がZnOナノワイヤーに蒸着した姿の電子注視顕微鏡(scanning  Electron  Microscope:SEM)写真である。
【図１４】本発明の第３実施例により製作されたナノワイヤー−ナノ粒子非揮発性のメモリー電子素子の電気的特徴のグラフである。
【符号の説明】
【０１１６】
10  基板
20  絶縁膜
31  ソース電極
33  ドレーン電極
35  ゲート電極
40  半導体ナノワイヤー複合体
41  半導体ナノワイヤー
42  トンネリング層
43  電荷貯蔵層
44  絶縁物層
51,53  第一フォトレジスト
52,54  第二フォトレジスト
60  超音波水槽
【図２】
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【図３】
0005553478.tif 000003
【図６】
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【図７ａ】
0005553478.tif 000005
【図７ｂ】
0005553478.tif 000006
【図７ｃ】
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【図７ｄ】
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【図７ｅ】
0005553478.tif 000009
【図７ｇ】
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【図９】
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【図１０ａ】
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【図１０ｂ】
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【図１０ｃ】
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【図１０ｄ】
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【図１０ｅ】
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【図１０ｆ】
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【図１０ｇ】
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【図１４】
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【図１】
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【図４】
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【図５】
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【図８ａ】
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【図８ｂ】
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【図１１】
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【図１２】
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【図１３】
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