(57)【特許請求の範囲】
【請求項１】
方向が可変の磁化を有する磁性層を含む第１記憶層と、方向が不変の磁化を有する磁性層を含む第１参照層と、前記第１記憶層と前記第１参照層との間に設けられた第１トンネル障壁層とを備えた第１ＭＴＪ素子と、
方向が可変の磁化を有する磁性層を含み前記第１記憶層と磁気結合する第２記憶層と、方向が不変でかつ前記第１参照層の磁化と平行な磁化を有する磁性層を含む第２参照層と、前記第２記憶層と前記第２参照層との間に設けられた第２トンネル障壁層とを備え、前記第１ＭＴＪ素子の層の積層方向と直交する方向に前記第１ＭＴＪ素子と並列に配置された第２ＭＴＪ素子と、
を含むメモリセルを備え、
前記第１ＭＴＪ素子の前記第１記憶層から前記第１参照層に向かう方向と、前記第２ＭＴＪ素子の前記第２記憶層から前記第２参照層に向かう方向とが互いに同じ方向であり、
書き込み時に、前記第１ＭＴＪ素子の前記第１記憶層と前記第１参照層との間に前記第１トンネル障壁層を介して流す第１書き込み電流と、前記第２ＭＴＪ素子の前記第２記憶層と前記第２参照層との間に前記第２トンネル障壁層を介して流す第２書き込み電流とは互いに逆方向の電流であり、
読み出し時に、前記第１ＭＴＪ素子の前記第１記憶層と前記第１参照層との間に前記第１トンネル障壁層を介して流す第１読み出し電流と、前記第２ＭＴＪ素子の前記第２記憶層と前記第２参照層との間に前記第２トンネル障壁層を介して流す第２読み出し電流とは互いに同じ方向の電流である磁気メモリ。
【請求項２】
前記第１読み出し電流を前記第１ＭＴＪ素子に流したときに前記第１ＭＴＪ素子に発生する電圧降下と、前記第２読み出し電流を前記第２ＭＴＪ素子に流したときに前記第２ＭＴＪ素子に発生する電圧降下との差を増幅して前記メモリセルに記憶された情報を読み出す請求項１記載の磁気メモリ。
【請求項３】
第１および第２ＭＴＪ素子はそれぞれ、前記第１および第２ＭＴＪ素子の互いの重心を結ぶ直線に垂直方向の最大長が、前記直線に平行方向の最大幅よりも大きい外形形状を有している請求項１または２記載の磁気メモリ。
【請求項４】
前記第１ＭＴＪ素子の前記第１記憶層の平面形状が第１辺と、前記第１辺に対向する第２辺とを有し、前記第２ＭＴＪ素子の前記第２記憶層の平面形状が前記第１辺に対向する第３辺と、前記第３辺に対向する第４辺とを有し、
前記第１記憶層の前記第１辺の曲率半径が前記第２辺の曲率半径よりも大きく、
前記第２記憶層の前記第３辺の曲率半径が前記第４辺の曲率半径よりも大きい請求項１乃至３のいずれかに記載の磁気メモリ。
【請求項５】
第１面およびこの第１面に対向する第２面を有する中間電極と、
方向が可変の磁化を有する磁性層を含む第１記憶層と、方向が不変の磁化を有する磁性層を含む第１参照層と、前記第１記憶層と前記第１参照層との間に設けられた第１トンネル障壁層とを備え、前記中間電極の前記第１面上に設けられた第１ＭＴＪ素子と、
方向が可変の磁化を有する磁性層を含み前記第１記憶層と磁気結合する第２記憶層と、方向が不変でかつ前記第１参照層の磁化と反平行な磁化を有する磁性層を含む第２参照層と、前記第２記憶層と前記第２参照層との間に設けられた第２トンネル障壁層とを備え、前記中間電極の前記第２面上に前記第１ＭＴＪ素子と対向するように設けられた第２ＭＴＪ素子と、
を含むメモリセルを備え、
前記第１記憶層は前記第１参照層に比べて前記中間電極の近くに位置し、前記第２記憶層は前記第２参照層に比べて前記中間電極の近くに位置し、
書き込み時に、前記第１ＭＴＪ素子および前記第２ＭＴＪ素子のうちの一方から他方に書き込み電流を流し、
読み出し時に、前記中間電極と前記第１ＭＴＪ素子との間および前記中間電極と第２ＭＴＪ素子との間に並列に読み出し電流を流す磁気メモリ。
【請求項６】
第１面およびこの第１面に対向する第２面を有する中間電極と、
方向が可変の磁化を有する磁性層を含む第１記憶層と、方向が不変の磁化を有する磁性層を含む第１参照層と、前記第１記憶層と前記第１参照層との間に設けられた第１トンネル障壁層とを備え、前記中間電極の前記第１面上に設けられた第１ＭＴＪ素子と、
方向が可変の磁化を有する磁性層を含み前記第１記憶層と磁気結合する第２記憶層と、方向が不変でかつ前記第１参照層の磁化と平行な磁化を有する磁性層を含む第２参照層と、前記第２記憶層と前記第２参照層との間に設けられた第２トンネル障壁層とを備え、前記中間電極の前記第２面上に前記第１ＭＴＪ素子と対向するように設けられた第２ＭＴＪ素子と、
を含むメモリセルを備え、
前記第１記憶層は前記第１参照層に比べて前記中間電極の近くに位置し、前記第２記憶層は前記第２参照層に比べて前記中間電極から遠くに位置し、
書き込み時に、前記第１ＭＴＪ素子および前記第２ＭＴＪ素子のうちの一方から他方に書き込み電流を流し、
読み出し時に、前記中間電極と前記第１ＭＴＪ素子との間および前記中間電極と第２ＭＴＪ素子との間に並列に読み出し電流を流す磁気メモリ。
【請求項７】
前記第１ＭＴＪ素子は、前記第１参照層からみて前記第１トンネル障壁層と反対側に設けられ前記第１参照層の磁化の方向と反平行の磁化を有する第１シフト磁界調整層と、前記第１参照層と前記第１シフト磁界調整層との間に第１非磁性層と、を有し、
前記第２ＭＴＪ素子は、前記第２参照層からみて前記第２トンネル障壁層と反対側に設けられ前記第２参照層の磁化の方向と反平行の磁化を有する第２シフト磁界調整層と、前記第２参照層と前記第２シフト磁界調整層との間に第２非磁性層と、を有している請求項１乃至６のいずれかに記載の磁気メモリ。
【請求項８】
前記第１記憶層、前記第２記憶層、前記第１参照層、および前記第２参照層はそれぞれ、磁化が膜面に垂直である請求項１乃至７のいずれかに記載の磁気メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、磁気メモリに関する。
【背景技術】
【０００２】
ＭＲＡＭ (Magnetoresistive Random Access Memory)は磁化の反転を使ったメモリであり、スピン注入による書き込みを用いたスピン注入ＭＲＡＭは高速性、高集積性、耐久性に優れており、汎用的な不揮発性ランダムアクセスメモリとして期待されている。
【０００３】
スピン注入型ＭＲＡＭの記憶素子であるＭＴＪ(Magnetic Tunnel Junction)素子が用いられる。ＭＴＪ素子はメモリの書き込み動作によって磁化の方向が反転する磁性層を含む記憶層、磁化の方向が一方向に固定している磁性層を含む参照層、および記憶層と参照層の間に挟まれ、トンネル障壁を作るトンネル障壁層の３層構造を持つ。記憶層と参照層の磁化が平行か反平行かによって、ＭＴＪ素子の膜面に垂直に通電した場合の電気抵抗が低抵抗あるいは高抵抗になる。この平行と反平行の抵抗差を用いて、ＭＴＪ素子を記憶素子とし、データを読み出すことができる。
【０００４】
スピン注入による書き込みはＭＴＪ素子の膜面に垂直方向に電流を流すことによって、記憶層の磁化の方向を設定することにより行う。反平行状態から平行状態に磁化を反転させる場合には参照層から記憶層に電子が流れる方向に通電する。電流の向きは逆に記憶層から参照層に向かう方向になる。この通電により記憶層の磁化に対して、参照層の磁化と平行に向くようなスピントルクが働き、ある閾値以上の電流の電流を通電することにより記憶層の磁化を変化させることができる。平行状態から反平行状態に磁化を反転させる時には記憶層から参照層方向に電子が流れる方向に通電を行う。スピントルクは記憶層の磁化に対して、参照層の磁化と反平行に向くように働く。このように通電方向を変えることにより、データの書き換えが可能になる。
【０００５】
なお、磁化の方向が膜面に垂直な垂直磁化膜を用いたＭＴＪ素子と、磁化の方向が膜面に並行の面内磁化膜を用いたＭＴＪ素子が提案されている。垂直磁化膜を用いたＭＴＪ素子は参照層からの漏れ磁界が記憶層に作用するため、その磁界をキャンセルする必要がある。その方法の１つとしてシフト磁界補正層を、参照層に対してトンネル障壁層と反対側に配置する方法が提案されている。シフト磁界補正層の磁化は参照層の磁化と反平行になっており、記憶層に作用する磁界がキャンセルするように調整される。
【０００６】
スピン注入書き込みを用いた抵抗変化型メモリにおいては、書き込み時と読み出し時にＭＴＪ素子に対して同じ経路で電流を印加する。そのため、潜在的に読み出し時にデータが書き換わってしまうリードディスターブのリスクを負っている。このリスクを回避するために、読み出し時にＭＴＪ素子に通電する読み出し電流を書き込み電流よりも小さく設定する方法が取られている。この技術により、リードディスターブ確率は低減される。しかし、読み出し電流を下げることは読み出し感度の低下を引き起こすことになるので、実用的な読み出し電流には下限がある。
【０００７】
また、リードディスターブを回避するため、読み出し電流パルスのパルス幅を書き込み電流のパルス幅より小さくすることで、リードディスターブ確率を低減する方法も提案されている。この方法でもリードディスターブの確率は低減される。しかし、高速動作が必要なメモリでは、書き込みが高速化の要請から書き込みパルス幅が小さくなる。そのため、読み出しパルスはさらに短パルスで行う必要があるが、読み出し感度やパルスの配線遅延の問題のため、読み出しパルス幅にも下限がある。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】特許第４２５０６４４号公報
【特許文献２】特開２００３−８６７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
本実施形態は、リードディスターブを防止することのできる磁気メモリを提供する。
【課題を解決するための手段】
【００１０】
本実施形態の磁気メモリは、方向が可変の磁化を有する磁性層を含む第１記憶層と、方向が不変の磁化を有する磁性層を含む第１参照層と、前記第１記憶層と前記第１参照層との間に設けられた第１トンネル障壁層とを備えた第１ＭＴＪ素子と、方向が可変の磁化を有する磁性層を含み前記第１記憶層と磁気結合する第２記憶層と、方向が不変でかつ前記第１参照層の磁化と平行な磁化を有する磁性層を含む第２参照層と、前記第２記憶層と前記第２参照層との間に設けられた第２トンネル障壁層とを備え、前記第１ＭＴＪ素子の層の積層方向と直交する方向に前記第１ＭＴＪ素子と並列に配置された第２ＭＴＪ素子と、を含むメモリセルを備えていることを特徴とする。
【図面の簡単な説明】
【００１１】
【図１】図１（ａ）、１（ｂ）は、第１実施形態による磁気メモリの書き込み方法を説明する図。
【図２】図２（ａ）、２（ｂ）は、第１実施形態による磁気メモリの読み出し方法を説明する図。
【図３】図３（ａ）、３（ｂ）は、メモリセルの対になるＭＴＪ素子間の相互作用を説明する図。
【図４】図４（ａ）、４（ｂ）は、メモリセルの対になるＭＴＪ素子の形状を示す図。
【図５】スピン注入の磁化反転確率の測定結果を示す図。
【図６】第１実施形態による磁気メモリの書き込み回路を示すブロック図。
【図７】第１実施形態による磁気メモリの書き込みのタイミングチャート。
【図８】第１実施形態による磁気メモリの読み出し回路を示すブロック図。
【図９】図９（ａ）、９（ｂ）は、第２実施形態による磁気メモリの書き込み方法を説明する図。
【図１０】図１０（ａ）、１０（ｂ）は、第２実施形態による磁気メモリの読み出し方法を説明する図。
【図１１】第２実施形態の磁気メモリの書き込みおよび読み出し回路を示すブロック図。
【図１２】図１２（ａ）、１２（ｂ）は、第２実施形態による磁気メモリの書き込みおよび読み出しのタイミングチャート。
【図１３】図１３（ａ）、１３（ｂ）は、第３実施形態による磁気メモリの書き込み方法を説明する図。
【図１４】図１４（ａ）、１４（ｂ）は、第３実施形態による磁気メモリの読み出し方法を説明する図。
【図１５】第３実施形態の変形例による磁気メモリを示す図。
【図１６】第１実施形態の変形例による磁気メモリを示す図。
【発明を実施するための形態】
【００１２】
以下に、図面を参照して実施形態について説明する。
【００１３】
（第１実施形態）
第１実施形態による磁気メモリについて図１（ａ）乃至図８を参照して説明する。この第１実施形態の磁気メモリは、少なくとも１つのメモリセルを有し、このメモリセルを図１（ａ）、１（ｂ）に示す。図１（ａ）および図１（ｂ）はそれぞれ、メモリセル１が情報“０”状態および“１”状態であることを示す模式図である。このメモリセル１は、並列に配置され、磁気的に相互作用をする２つのＭＴＪ素子１０Ａ、１０Ｂを備えている。ＭＴＪ素子１０Ａは、記憶層１２ａ、トンネル障壁層１４ａ、参照層１６ａ、非磁性層１７ａ、およびシフト磁界調整層１８ａがこの順序で積層された構造を有している。また、ＭＴＪ素子１０Ｂは、記憶層１２ｂ、トンネル障壁層１４ｂ、参照層１６ｂ、非磁性層１７ｂ、およびシフト磁界調整層１８ｂがこの順序で積層された構造を有している。なお、ＭＴＪ素子１０ＡおよびＭＴＪ素子１０Ｂの積層順序は、上記順序と逆であってもよい。ただし、ＭＴＪ素子１０ＡおよびＭＴＪ素子１０Ｂの同じ積層構造を有している。例えば、ＭＴＪ素子１０Ａの記憶層１２ａが下層でシフト磁化調整層１８ａが上層に位置している場合は、ＭＴＪ素子１０Ｂの記憶層１２ｂが下層でシフト磁界調整層１８ｂが上層に位置している。
【００１４】
記憶層１２ａ、１２ｂはそれぞれ膜面に垂直な磁化を有し、この磁化の方向が可変である。また、参照層１６ａ、１６ｂはそれぞれ膜面に垂直な磁化を有し、この磁化の方向が不変である。ここで、膜面とは素子の積層方向に垂直な面を意味する。すなわち、例えば記憶層１２ａの膜面とは、記憶層１２ａの積層方向に垂直な面、例えば上面を意味する。磁化が可変であるとは、ＭＴＪ素子に書き込み電流を流したときに、書き込み電流を流す前と後で磁化の方向が変化可能であることを意味する。また、磁化が不変であるとは、ＭＴＪ素子に書き込み電流を流したときに、書き込み電流を流す前と後で磁化の方向が変化しないことを意味する。図１（ａ）、１（ｂ）では、記憶層１２ａ、１２ｂは単層であるが、強磁性層間に非磁性層を挟んだ積層構造であってもよい。この場合、記憶層１２ａ、１２ｂを構成する強磁性層はすべて可変な磁化を有し、同時に変化する。また、図１（ａ）、１（ｂ）では、参照層１６ａ、１６ｂは単層であるが、強磁性層間に非磁性層を挟んだ積層構造であってもよい。この場合、隣接する強磁性層は互いに強磁性結合または反強磁性結合する。
【００１５】
シフト磁界調整層１８ａ、１８ｂはそれぞれ膜面に垂直な磁化を有し、この磁化の方向が不変である。そして、シフト磁界調整層１８ａの磁化の方向は、参照層１６ａの磁化の方向とは互いに反対（反平行）であり、記憶層１２ａに作用する磁界がキャンセルするように調整される。シフト磁界調整層１８ｂの磁化の方向は、参照層１６ｂの磁化の方向とは互いに反対（反平行）であり、記憶層１２ｂに作用する磁界がキャンセルするように調整される。
【００１６】
本実施形態においては、図１（ａ）、１（ｂ）に示すように、メモリセル１の参照層１６ａ、１６ｂの磁化方向は同じ方向（平行）となっており、上方向を向いている。したがって、シフト磁界調整層１８ａ、１８ｂの磁化方向はそれぞれ下方向を向いている。また、図１（ａ）、１（ｂ）に示すように、記憶層１２ａ、１２ｂの磁化方向は、互いに反対となるように設定される。
【００１７】
そして、本実施形態においては、メモリセル１の２つのＭＴＪ素子１０Ａ、１０Ｂは、磁気的に相互作用し、一対のＭＴＪ素子１０Ａ、１０Ｂで１ビットのメモリセルを構成する。対となる２個のＭＴＪ素子１０Ａ、１０Ｂはそれぞれ、記憶層１２ａ、１２ｂから発生する漏洩磁界が互いに相手側のＭＴＪ素子の記憶層１２ｂ、１２ａに作用する。対のＭＴＪ素子１０Ａ、１０Ｂのうちの一方のＭＴＪ素子、例えばＭＴＪ素子１０Ａの参照層１６ａおよびシフト磁界補正層１８ａから漏洩する磁界は対となるＭＴＪ素子１０Ｂの記憶層１２ｂに対しても作用する。よって、ＭＴＪ素子１０Ｂの記憶層１２ｂに作用する磁界は、ＭＴＪ素子１０Ｂの参照層１６ｂおよびシフト磁界補正層１８ｂから発生する磁界に加えて、対となるＭＴＪ素子１０Ａの参照層１６ａとシフト磁界補正層１８ａから発生する磁界の合成がキャンセルするように設定する。また、ＭＴＪ素子１０Ａの記憶層１２ａに作用する磁界は、ＭＴＪ素子１０Ａの参照層１６ａおよびシフト磁界補正層１８ａから発生する磁界に加えて、対となるＭＴＪ素子１０Ｂの参照層１６ｂとシフト磁界補正層１８ｂから発生する磁界の合成がキャンセルするように設定する。説明を単純化するため、図１（ａ）、１（ｂ）では対になっている２個のＭＴＪ素子１０Ａ、１０Ｂの記憶層１２ａ、１２ｂから発生する磁界のみを示しており、書き込み動作によって磁化方向が変化しない参照層およびシフト磁界補正層から発生する磁界は省略している。
【００１８】
図１（ａ）、１（ｂ）に示すように、対となるＭＴＪ素子１０Ａ、１０Ｂの記憶層１２ａ、１２ｂの磁化は互いに逆方向を向くようにする。これにより、記憶層の磁化から発生する磁界がループを形成し、互いに相手側の記憶層の磁化状態を安定化し、外部からの擾乱磁界や熱擾乱によって磁化が反転しにくい方向に作用する。
【００１９】
これらのＭＴＪ素子１０Ａ、１０Ｂをメモリとして動作させるために、例えば、図１（ａ）、１（ｂ）に示すように、ＭＴＪ素子１０Ａの記憶層１２ａの磁化方向が上向きでＭＴＪ素子１０Ｂの記憶層１２ｂの磁化方向が下向きの状態をメモリとしての“０”状態、ＭＴＪ素子１０Ａの記憶層１２ａの磁化方向が下向きでＭＴＪ素子１０Ｂの記憶層１２ｂの磁化方向が上向きの状態を“１”状態と設定する。図１（ａ）、１（ｂ）に示すように参照層の磁化が上向きの場合、“０”状態ではＭＴＪ素子１０Ａが低抵抗、ＭＴＪ素子１０Ｂが高抵抗状態になる。一方、“１”状態は逆にＭＴＪ素子１０Ｂが低抵抗、ＭＴＪ素子１０Ａが高抵抗状態になる。なお、“０”状態と“１”状態は上記説明とは逆に設定しても良い。
【００２０】
図１（ａ）、１（ｂ）に示すＭＴＪ素子１０Ａ、１０Ｂの記憶層１２ａ、１２ｂおよび参照層１６ａ、１６ｂとしては、強磁性材料が用いられる。この強磁性材料としては、例えば、Ｃｏ、Ｆｅ、Ｎｉ、又はこれらを含む合金を用いることができる。記憶層１２ａ、１２ｂと参照層１６ａ、１６ｂはそれぞれ高い垂直磁気異方性を持つ合金あるいは人工格子等からなる層と高い偏極率を持つＣｏＦｅあるいはＣｏＦｅＢ等からなる層を積層した構造であっても良い。参照層１６ａ、１６ｂは記憶層１２ａ、１２ｂよりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は材料構成や膜厚を調整することで可能である。
【００２１】
トンネル障壁層１４ａ、１４ｂの材料としては、ＭｇＯやＡｌ２Ｏ３等の絶縁酸化膜等を用いることができる。絶縁酸化膜の厚さは、トンネル電流による抵抗が数１０Ωμｍ２程度以下あるいは数Ωμｍ２になるように１ｎｍ程度以下に設定する。スピン注入を効率よく行うために、ＭＴＪ素子の大きさは直径が１００ｎｍ以下、特に４０ｎｍ以下であることが望ましい。
【００２２】
（書き込み方法）
次に、メモリセル１、すなわち対となる２つのＭＴＪ素子１０Ａ、１０Ｂへの書き込み方法について説明する。ＭＴＪ素子１０Ａ、１０Ｂに書き込みを行う場合、対になっている２つのＭＴＪ素子１０Ａ、１０Ｂには互いに逆方向の電流パルスを印加する。図１（ａ）、１（ｂ）では参照層１６ａ、１６ｂの磁化の向きが上向きで、記憶層１２ａ、１２ｂが参照層１６（ａ）、１６（ｂ）の下側に配置されている。この例では図１（ａ）に示すように、情報“０”の書き込みはＭＴＪ素子１０Ａに電子が上から下に流れる方向、ＭＴＪ素子１０Ｂに電子が下から上に流れる方向に通電する。ここでｅ−の横の矢印は電子の流れる方向を示している。電流の方向は矢印の方向とは逆向きになる。この電流により、ＭＴＪ素子１０Ａでは記憶層１２ａの磁化に対して上向きのスピントルクが作用し、ＭＴＪ素子１０Ｂでは下向きのスピントルクが作用する。
【００２３】
情報“１”の書き込みでは逆に図１（ｂ）に示すように、ＭＴＪ素子１０Ａに下から上、ＭＴＪ素子１０Ｂに上から下に電子が流れる方向に通電を行うことにより、ＭＴＪ素子１０Ａでは下向き、ＭＴＪ素子１０Ｂでは上向きのスピントルクが作用する。
【００２４】
上記説明では、参照層１６ａ、１６ｂの磁化の向きが互いに平行であったが、参照層１６ａ、１６ｂの磁化の向きが互いに反平行であってもよい。この場合は、書き込み電流は同じ方向に流すことにより行うことができる。そして、読み出しは、同じ方向に流してもまたは逆方向に流しても行うことができる。しかし、リードディスターブをできるだけ避けるためには、逆方向に流して読み出しを行うことが好ましい。
【００２５】
先に説明したように、対になっている２個のＭＴＪ素子１０Ａ、１０Ｂの記憶層１２ａ、１２ｂから発生する磁界は、互いの磁化状態を安定化するように作用している。しかし、書き込み時には対になっている２個のＭＴＪ素子１０Ａ、１０Ｂを同時に反転するので、互いの記憶層１２ａ、１２ｂからの磁界による反転の阻害は小さい。また、スピン注入反転はスピンの歳差運動が増幅されて起こるが、スピンが歳差運動する時に発生する磁界の振動が相手側のＭＴＪ素子と互いに共鳴し、スピンの歳差運動の増幅とそれによるスピン反転を起こり易くする。そのため、互いの磁界が作用していることによる書き込み電流の増加量は十分小さい。
【００２６】
（読み出し方法）
次に、メモリセル１の２つのＭＴＪ素子１０Ａ、１０Ｂの読み出し方法について図２（ａ）、２（ｂ）を参照して説明する。読み出し時における、２個のＭＴＪ素子１０Ａ、１０Ｂに対する読み出し電流は同方向になるように設定する。読み出し電流は書き込み電流よりも小さい値に設定する。図２（ａ）、２（ｂ）は読み出し時に対となる２個のＭＴＪの両方に下から上に電子が流れるように通電した場合の例を示している。図２（ａ）は“０”状態の読み出しを説明する図である。この例ではＭＴＪ素子１０Ａ、ＭＴＪ素子１０Ｂは共に記憶層１２ａ、１２ｂの磁化が読み出し電流により磁化を下向きにする方向のスピントルクを受ける。ＭＴＪ素子１０Ｂは元々記憶層１２ｂの磁化が下向きであるので、読み出し電流によるスピントルクは磁化の向きを安定化する方向に作用する。
【００２７】
一方、ＭＴＪ素子１０Ａの記憶層１２ａの磁化は上向きなので、読み出し電流により磁化の向きと逆方向のスピントルクを受ける。しかし、ＭＴＪ素子１０ＡはＭＴＪ素子１０Ｂから上向きの磁界を受けているため、読み出し電流による磁化の反転（リードディスターブ）は回避される。図２（ｂ）は“１”状態の読み出しを説明する図である。この場合、ＭＴＪ素子１０Ｂは磁化方向と逆向きのスピントルクを受け、ＭＴＪ素子１０Ａは磁化方向を安定化する方向のスピントルクを受ける。ＭＴＪ素子１０ＢはＭＴＪ素子１０Ａの記憶層１２ａからの磁界によって、読み出し時の電流のスピントルクによる磁化の反転を避けることができる。
【００２８】
他の読み出し方法としては、図２（ａ）、２（ｂ）とは逆に、対となる２個のＭＴＪ素子１０Ａ、１０Ｂに対して、共に上から下向きに電子が流れる方向に電流を流す方法もある。この場合も効果としては、図２（ａ）、２（ｂ）と同様に、一方のＭＴＪ素子は読み出し電流によって磁化の向きとは逆向きのスピントルクを受けるが、もう一方のＭＴＪ素子の記憶層の漏洩磁界によって反転が回避される。
【００２９】
さらに、読み出し電流はＭＴＪ素子１０ＡあるいはＭＴＪ素子１０Ｂのどちらか一方のみに通電することで、読み出しを行うことも可能である。この場合、読み出し電流を通電した側のＭＴＪ素子に磁化の方向と逆向きのスピントルクが働く場合でも、対となっているもう一方のＭＴＪ素子の漏洩磁界により磁化反転を抑止することができる。  
対になる２つのＭＴＪ素子間の相互作用磁界強度の例を図３（ａ）、３（ｂ）に示す。図３（ａ）はＭＴＪ素子１０Ａ、１０Ｂの記憶層１２ａ、１２ｂの構造を上から見た図である。ＭＴＪ素子１０Ａ、１０Ｂの幅ｗは１５ｎｍであるとし、ＭＴＪ素子１０Ａ、１０Ｂ間の間隔ｄは１５ｎｍとした。また、ＭＴＪ素子１０Ａ、１０Ｂの長さｌは１５ｎｍ、２０ｎｍ、および３０ｎｍである場合についてそれぞれ計算した。記憶層１２ａ、１２ｂの飽和磁化Ｍｓは１４００ｅｍｕ／ｃｃ、記憶層１２ａ、１２ｂの厚さｔは５ｎｍであるとして計算した。対となる２個のＭＴＪ素子１０Ａ、１０Ｂは、膜面形状の短辺方向に並んで配置されている。
【００３０】
ＭＴＪ素子１０Ａの辺の中心（点Ｐ）からＭＴＪ素子１０Ｂの方向にｘ軸を設けている。図３（ｂ）はＭＴＪ素子１０Ａの記憶層１２ａが発生する漏洩磁界の強度のｘ軸上での値を示している。ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂが同形状の場合、すなわち記憶層１２ｂの幅が１５ｎｍの場合は、ＭＴＪ素子１０Ａに作用するＭＴＪ素子１０Ｂの漏洩磁界の強度も絶対値は同じ分布になる。磁界の方向は膜面に対してほぼ垂直方向である。ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂの間隔ｄが小さい程、磁気的相互作用は大きくなり、強くカップリングするので、２個のＭＴＪ素子１０Ａ、１０Ｂは充分近くに配置する必要がある。また、対向する辺の長さを大きくすることで、磁気的相互作用は大きくなる。ただし、ＭＴＪ素子の面積が大きくなると書き込み電流が増えるので、対向する辺の長さを大きくして磁気的相互作用を大きくすることと、書き込み電流を小さくすることとは、トレードオフの関係になる。例としてＭＴＪ素子の幅ｗ＝１５ｎｍ、ＭＴＪ素子の長さｌ＝３０ｎｍ、ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂの間隔ｄが１５ｎｍの場合、図３（ｂ）に示すように、点ＱにおけるＭＴＪ素子１０Ａの記憶層１２ａからの漏洩磁界は約３８０  Ｏｅ、点Ｑでは９０Ｏｅであり、平均的には２００Ｏｅ程度の磁界が作用することになる。ＭＴＪ素子１０ＡおよびＭＴＪ素子１０Ｂが単独で存在した場合の記憶層１２ａ、１２ｂの保磁力を仮に１０００Ｏｅとすると、２個のＭＴＪ素子１０Ａ、１０Ｂが磁気的に相互作用することにより、データ保持エネルギーが（１０００＋２００）２  ／１０００２〜１．４倍程度に増加することになる。
【００３１】
ＭＴＪ素子１０Ａ、１０Ｂの形状は図３（ａ）に示す矩形に限らず、図４（ａ）に示すような楕円に近い構造、図４（ｂ）に示すように左右で曲率半径が異なる形状でも良い。対になる２個のＭＴＪ素子１０Ａ、１０Ｂの重心を通る直線を直線ｎとした場合、ＭＴＪ素子１０Ａ、１０Ｂの外形寸法で直線ｎに対して平行方向の最大値ｗよりも垂直方向の最大値ｌが大きい時に、相互作用磁界の効率が高まる（図３（ｂ）参照）。また図４（ｂ）に示すように、対になるＭＴＪ素子１０Ａ、１０Ｂに近い側の側壁形状の曲率半径が遠い側の曲率半径よりも大きいとさらに効率が高まる。これは、図４（ａ）に示す場合に比べて、図４（ｂ）に示す場合の方が、対になる相手方のＭＴＪ素子に近い領域の割合が高くなるためと考えられる。
【００３２】
垂直磁化膜を用いた単体のＭＴＪ素子を用いて行った、スピン注入による磁化反転確率Ｐの電流依存性の測定結果の例を図５に示す。測定に用いた電流パルスのパルス幅は５ｎｓである。横軸は電流で、縦軸は磁化反転確率Ｐを対数で示している。横軸の電流値Ｉは磁化反転確率が１／２になる電流値（Ｉｃ）で規格化した値である。実線が相互作用磁界のない単体のＭＴＪ素子を実際に測定した値を示している。電流が小さくなると指数関数的に磁化反転確率Ｐが小さくなる。リードディスターブ確率の許容値を１×１０−１４と仮定すると読み出し電流はＡで示すように、約０．６Ｉｃ以下の値に設定する必要がある。
【００３３】
対になるＭＴＪ素子からの相互作用磁界がＩｃの２０％程度の場合、先に説明したようにデータ保持エネルギーが１．４倍になり、Ｉｃも１．４倍になるので、読み出し電流による磁化反転確率Ｐは図５に示す破線のようになる。そのため、例えば図５の矢印で示したように、Ｉｃの０．８倍の電流で読み出しを行った場合、リードディスターブ確率は１０−４オーダーから１０−１４オーダーに１０桁程度低減されることになる。相互作用する磁界の強度が記憶層の保磁力の１０％程度の場合は、磁化反転確率Ｐが１点鎖線のようになり、リードディスターブ確率は５桁程度低減される。
【００３４】
次に、本実施形態の磁気メモリを実現する書き込み回路の一例を図６に示す。この書き込み回路の書き込みのタイミングチャートを図７に示す。また、読み出し回路の一例を図８に示す。
【００３５】
まず、書き込み回路について説明する。本実施形態による磁気メモリ（ＭＲＡＭ）のメモリセルは、対となっている２個のＭＴＪ素子１０ＡおよびＭＴＪ素子１０Ｂと、それぞれに電気的に接続している選択トランジスタ２０Ａ、２０Ｂとを備えている。第ｔ列のメモリセルにおいて、ＭＴＪ素子１０ＡおよびＭＴＪ素子１０Ｂは、選択トランジスタ２０Ａおよび２０Ｂに接続している端子と逆側の端子が、それぞれ異なるビット線ＢＬＡ１＜ｔ＞およびＢＬＢ１＜ｔ＞に接続している。また、２個の選択トランジスタ２０Ａおよび２０Ｂは、ＭＴＪ素子１０Ａおよび１０Ｂに接続している端子と逆側の端子がそれぞれ異なるビット線ＢＬＡ２＜ｔ＞およびＢＬＢ２＜ｔ＞に接続している。そのため、ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂには同時に異なる方向に電流を通電することが可能になる。
【００３６】
一方、メモリセルの２個の選択トランジスタ２０Ａおよび２０Ｂのゲート端子には、同一のワード線ＷＬ＜ｓ＞が接続している。よってこれらの２個の選択トランジスタ２０Ａおよび２０Ｂは同時にゲート端子に電圧が印加されオン状態になる。そのため、メモリセルにおけるＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂは同時に選択される。
【００３７】
メモリセルアレイはアレイ全体の中の２×２領域の４ビット分のメモリセルを表示している。これらのメモリセルに接続しているビット線ＢＬＡ１＜ｔ＞は、ビット線選択回路ＳＡ１を経由して書き込み回路ＷＡ１に接続しており、ビット線ＢＬＡ２＜ｔ＞はビット線選択回路ＳＡ２を経由して書き込み回路ＷＡ２に接続している。同様に、ビット線ＢＬＢ１＜ｔ＞はビット線選択回路ＳＢ１を経由して書き込み回路ＷＢ１に接続しており、ビット線ＢＬＢ２＜ｔ＞はビット線選択回路ＳＢ２を経由して書き込み回路ＷＢ２に接続している。また、ワード線ＷＬ＜ｓ＞はワード線選択回路に接続している。さらに磁気メモリは書き込み制御回路と、デコーダとを有する。
【００３８】
図６に示したメモリセルに情報“０”の書き込みおよび情報“１”の書き込みを行う場合のタイミングチャートの例を図７に示す。ＩｗＡはＭＴＪ素子１０Ａに印加される電流、ＩｗＢはＭＴＪ素子１０Ｂに印加される電流を模式的に示している。ここで縦軸は、正方向（上方向）は電流が図６において上から下、つまり電子が下から上に流れる方向の電流を示すことにする。また、図７において、ＳＲＣＡｎ以下のチャートはそれぞれのトランジスタのゲートに印加される２値の電圧信号を示している。
【００３９】
情報“０”の書き込みにおいて、書き込みを行う第ｓ行第ｔ列のメモリセルにおけるＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂのビット線選択トランジスタＡｙｎ＜ｔ＞、Ａｙｓ＜ｔ＞、Ｂｙｎ＜ｔ＞、Ｂｙｓ＜ｔ＞および共通のワード線選択トランジスタＡｘ＜ｓ＞をオンすることによりメモリセルの選択を行う。その後、書き込み回路ＷＡ１、ＷＡ２のトランジスタＳＮＫＡｎ、ＳＲＣＡｓをオンにすることにより、ＭＴＪ素子１０Ａに書き込み回路ＷＡ２のソースから書き込み回路ＷＡ１のシンクに電流を通電する。一方、書き込み回路ＷＢ１、ＷＢ２のトランジスタＳＲＣＢｎ、ＳＮＫＢｓをオンにすることにより、ＭＴＪ素子１０Ｂには書き込み回路ＷＢ１のソースから書き込み回路ＷＢ２のシンクに電流を印加する。
【００４０】
情報“１”の書き込み時は、セル選択後、書き込み回路ＷＡ１、ＷＡ２、ＷＢ１、ＷＢ２のトランジスタＳＲＣＡｎ、ＳＮＫＡｓ、ＳＮＫＢｎ、ＳＲＣＢｓをそれぞれオンにすることにより、ＭＴＪ素子１０Ａには書き込み回路ＷＡ１のソースから書き込み回路ＷＡ２のシンクに、ＭＴＪ素子１０Ｂには書き込み回路ＷＢ２のソースから書き込み回路ＷＢ１のシンクに電流を通電する。なお、トランジスタＳＲＣＡｎ、ＳＲＣＡｓ、ＳＮＫＡｎ、ＳＮＫＡｓ、ＳＲＣＢｎ、ＳＲＣＢｓ、ＳＮＫＢｎ、ＳＮＫＢｓのゲート端子に印加される電圧は、書き込み制御回路から発生される。また、ビット線選択トランジスタＡｙｎ＜ｔ＞、Ａｙｓ＜ｔ＞、Ｂｙｎ＜ｔ＞、Ｂｙｓ＜ｔ＞およびワード線選択トランジスタＡｘ＜ｓ＞のそれぞれのゲート端子に印加される電圧はデコーダから発生される。
【００４１】
次に、図８に示す読み出し回路についての説明を行う。メモリセル、メモリセルアレイ、デコーダ、ビット線選択回路ＳＡ１、ビット線選択回路ＳＡ２、ビット線選択回路ＳＢ１、ビット線選択回路ＳＢ２、およびワード線選択回路は図６と共通である。図８の読み出し回路では、ビット線ＢＬＡ１＜ｔ＞はビット線選択回路ＳＡ１を経由して読み出し回路ＲＯ１に接続している。また、ビット線ＢＬＢ１＜ｔ＞もビット線選択回路ＳＢ１を経由して読み出し回路ＲＯ１に接続している。一方、ビット線ＢＬＡ２＜ｔ＞はビット線選択回路ＳＡ２を経由して読み出し回路ＲＯ２に接続しており、ビット線ＢＬＢ２＜ｔ＞はビット線選択回路ＳＢ２を経由して読み出し回路ＲＯ２に接続している。読み出し回路ＲＯ１に示した矢印は電流の方向を示している。図８に示す読み出し回路ＲＯ１、ＲＯ２により、メモリセルの読み出しを行う時に、図８に示されるように、ＭＴＪ素子１０ＡおよびＭＴＪ素子１０Ｂに共に電流が上から下、つまり電子が下から上に流れる方向に通電する。読み出し回路ＲＯ１に示されるセンスアンプは差動アンプであり、ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂの抵抗値の大小関係を読み出してデータを出力する。読み出し電流の方向をＭＴＪ素子１０Ａ、ＭＴＪ素子１０Ｂ共に電流が上から下つまり電子が下から上方向に通電するように回路を構成することも可能である。この場合には、図８において読み出し回路ＲＯ２にセンスアンプを取り付け、読み出し回路ＲＯ１にドライバーを取り付けることになる。
【００４２】
以上説明したように、第１実施形態によれば、リードディスターブを防止することのできる磁気メモリを得ることができる。
【００４３】
（第２実施形態）
第２実施形態の磁気メモリについて図９（ａ）乃至図１２（ｂ）を参照して説明する。図９（ａ）、９（ｂ）は、第２実施形態に係るメモリセル１の書き込みを説明する図である。この第２実施形態の磁気メモリは、第１実施形態の磁気メモリにおいて、メモリセルを構成する２つのＭＴＪ素子１０Ａ、１０Ｂを、縦方向、すなわちＭＴＪ素子の各層の積層方向に一列に積層した構成となっている。図９（ａ）、９（ｂ）に示すように、メモリセル１において、ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂは縦方向に中間電極１９を介して積層されている。ＭＴＪ素子１０Ａを構成する記憶層１２ａ、トンネル障壁層１４ａ、参照層１６ａ、非磁性層１７ａ、およびシフト磁界調整層１８ａの積層順序と、ＭＴＪ素子１０Ｂを構成する記憶層１２ｂ、トンネル障壁層１４ｂ、参照層１６ｂ、非磁性層１７ｂ、およびシフト磁界調整層１８ｂの積層順序が逆となっている。そして、記憶層１２ａと記憶層１２ｂが中間電極１９を挟んで対向するように配置される。
【００４４】
ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂの記憶層１２ａ、１２ｂの磁化は互いに同じ方向を向いており、発生する磁界が互いに相手側に作用する。相互作用磁界の強度は保磁力の１／１０以上である。ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂの参照層１６ａ、１６ｂの磁化は互いに反平行方向を向いている。そのため、一方のＭＴＪ素子が高抵抗状態の場合は他方のＭＴＪ素子は低抵抗状態になる。
【００４５】
ＭＴＪ素子１０ＡあるいはＭＴＪ素子１０Ｂ、例えばＭＴＪ素子１０Ａの記憶層１２ａに作用する磁界は、そのＭＴＪ素子１０Ａの参照層１６ａおよびシフト磁界補正層１８ａから発生する磁界に加えて、対となるＭＴＪ素子１０Ｂの参照層１６ｂとシフト磁界補正層１８ｂから発生する磁界の合成がキャンセルするように設定する。
【００４６】
また、この第２実施形態においては、ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂの間には中間電極１９が配置され、中間電極１９を通してＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂに通電可能になっている。図９（ａ）においては、ＭＴＪ素子１０Ａは記憶層１２ａと参照層１６ａの磁化が平行なので低抵抗状態であり、ＭＴＪ素子１０Ｂは記憶層１２ｂと参照層１６ｂの磁化が反平行なので高抵抗状態である。第２実施形態においては、この状態をメモリの“０”状態と定義する。一方、図９（ｂ）においては、逆にＭＴＪ素子１０Ａが高抵抗状態でＭＴＪ素子１０Ｂが低抵抗状態である。この状態を“１”状態と定義する。この定義は逆であっても良い。
【００４７】
対となる２個のＭＴＪ素子１０Ａ、１０Ｂの一方のＭＴＪ素子１０Ａは記憶層１２ａが参照層１６ａの下にある下記憶層構造、他方のＭＴＪ素子１０Ｂは記憶層１２ｂが参照層１６ｂの上にある上記憶層構造になっている。この構造では対になるＭＴＪ素子１０Ａ、１０Ｂの記憶層１２ａ、１２ｂ間の距離が近くなるため、強い相互作用磁界が得られる。
【００４８】
図９（ａ）、９（ｂ）において、実線の矢印は書き込み時の電子の経路を示している。書き込みの時は２個のＭＴＪ素子１０Ａ、１０Ｂを貫通させる電流を印加する。情報“０”の書き込みと情報“１”の書き込みでは印加する電流の極性が逆になる。図９（ａ）に示すように、情報“０”の書き込みを行う場合にはＭＴＪ素子１０ＡからＭＴＪ素子１０Ｂに電子が流れる方向に通電し、図９（ｂ）に示すように、情報“１”の書き込みを行う場合にはＭＴＪ素子１０ＢからＭＴＪ素子１０Ａに電子が流れる方向に通電する。この電流はＭＴＪ素子１０ＡおよびＭＴＪ素子１０Ｂの双方の記憶層１２ａ、１２ｂの磁化を反転させるスピントルクが作用する。２個のＭＴＪ素子１０Ａ、１０Ｂの記憶層１２ａ、１２ｂの磁化が同時に反転することにより、相互作用磁界が磁化反転を阻害する影響は充分小さくなり、反転電流の増大を抑えられる。
【００４９】
第２実施形態の磁気メモリにおいて、メモリセルから情報を読み出す時には、図１０（ａ）、１０（ｂ）に示すように、中間電極１９を通して、ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂに並列に電流を通電する。図１０（ａ）、１０（ｂ）では電子が中間電極からＭＴＪ素子１０ＡおよびＭＴＪ素子１０Ｂに流れる方向に通電する例を示している。図１０（ａ）、１０（ｂ）において、実線で示す矢印は、電子の流れる方向を示している。なお、通電方向は、図１０（ａ）、１０（ｂ）に示す場合と逆であっても良い。
【００５０】
このように通電することでＭＴＪ素子１０ＡおよびＭＴＪ素子１０Ｂは共に平行状態になる方向にスピントルクを受ける。つまり、読み出し電流が通電されている間はＭＴＪ素子１０ＡあるいはＭＴＪ素子１０Ｂのうちの一方のＭＴＪ素子のみが、逆向きにスピン反転する方向のスピントルクを受けることになる。図１０（ａ）の場合はＭＴＪ素子１０Ａが、図１０（ｂ）の場合はＭＴＪ素子１０Ｂがスピン反転する方向のスピントルクを受ける。しかしいずれの場合も、もう一方のＭＴＪ素子からの漏洩磁界によって磁化の向きが安定化されるため、実際にスピン反転してリードディスターブが発生する確率は小さくなる。
【００５１】
（書き込みおよび読み出し動作）
第２実施形態の磁気メモリにおける書き込みおよび読み出し動作を実現する回路の一例を図１１に示す。この回路はメモリセルアレイ、ビット線選択回路ＳＡ１、ビット線選択回路ＳＡ２、ビット線選択回路ＳＡ３、ワード線選択回路ＳＷＡ１およびワード線選択回路ＳＷＡ２を有している。さらに上記回路は書き込み回路ＷＡ１、書き込み回路ＷＡ２、読み出し回路ＲＯ１および読み出し回路ＲＯ２を有している。さらに制御回路として書き込み制御回路、読み出し制御回路、およびデコーダを有している。
【００５２】
メモリセルアレイは、アレイ全体の中の２×２領域の４ビット分のメモリセルを表示している。メモリセルは対となる２個のＭＴＪ素子であるＭＴＪ素子１０ＡおよびＭＴＪ  素子１０Ｂが縦方向に配置されている。第ｓ行で第ｔ列のメモリセルにおいては、ＭＴＪ素子１０Ａの上側電極にはビット線ＢＬ１＜ｔ＞が接続している。ＭＴＪ素子１０Ｂの下部電極には選択トランジスタＴｒ１が接続されている。またＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂの中間電極１９には選択トランジスタＴｒ２が接続されている。選択トランジスタＴｒ１およびＴｒ２のゲートにはそれぞれワード線ＷＬ１＜ｓ＞およびワード線ＷＬ２＜ｓ＞が接続されている。さらに、選択トランジスタＴｒ１のＭＴＪ素子１０Ｂと反対側の電極はビット線ＢＬ２＜ｔ＞が接続しており、選択トランジスタＴｒ２の、ＭＴＪ素子１０Ａ、ＭＴＪ素子１０Ｂの中間電極１９の反対側の電極にはビット線ＢＬ３＜ｔ＞が接続している。
【００５３】
ビット線ＢＬ１＜ｔ＞はビット線選択回路ＳＡ１を経由して書き込み回路ＷＡ１および読み出し回路ＲＯ１に接続している。また、ビット線ＢＬ２＜ｔ＞はビット線選択回路ＳＡ２を経由して書き込み回路ＷＡ２に接続している。さらに、ビット線ＢＬ３＜ｔ＞はビット線選択回路ＳＡ３を経由して読み出し回路ＲＯ２に接続している。ワード線ＷＬ１＜ｓ＞はワード線選択回路ＳＷＡ１に、ワード線ＷＬ２＜ｓ＞はワード線選択回路ＳＷＡ２にそれぞれ接続している。
【００５４】
読み出し回路ＲＯ１は差動型の増幅回路を備え、選択されたメモリセルのＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂの抵抗差を検知してメモリセルが“０”状態か“１”状態かのデータを出力する。読み出しの電流経路においてＭＴＪ素子１０Ｂ側には選択トランジスタＴｒ１が接続されている。しかし、ＭＴＪ素子１０Ａ側には選択トランジスタが接続されていないため、電流経路のＭＴＪ素子の抵抗を除いた寄生抵抗値にアンバランスが生じる。そのため、読み出し回路ＲＯ１のＭＴＪ素子１０Ａに接続されている電流経路上に、抵抗のアンバランスを補正するための抵抗を挿入しても良い。
【００５５】
第２実施形態の磁気メモリを動作させるためのタイミングチャートの一例を図１２（ａ）、１２（ｂ）に示す。図１２（ａ）は書き込みのためのタイミングチャートであり、図１１に示した電流経路によるＭＴＪ素子１０Ａ、ＭＴＪ素子１０Ｂへの書き込みを実現する。図１２（ｂ）は読み出しのタイミングチャートであり、図１１に示した電流経路による読み出しを実現する。
【００５６】
書き込み時には図１２（ａ）で示したように、ＭＴＪ素子１０Ａ、ＭＴＪ素子１０Ｂの中間電極１９に接続している選択トランジスタＴｒ２をオフにした状態で、ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂに貫通する電流を印加する。例えば、情報“０”の書き込みにおいては、書き込みを行う第ｓ行第ｔ列のメモリセルにおけるＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂのビット線選択トランジスタＡｙｎ＜ｔ＞、Ａｙｓ＜ｔ＞、および選択トランジスタＴｒ１をオンし、選択トランジスタＴｒ２をオフにすることによりメモリセルの選択を行う。その後、書き込み回路ＷＡ１、ＷＡ２のトランジスタＳＮＫＡｎ、ＳＲＣＡｓをオンにすることにより、ＭＴＪ素子１０Ａ、１０Ｂに書き込み回路ＷＡ２のソースから書き込み回路ＷＡ１のシンクに電流を通電する
情報“１”の書き込み時は、セル選択後、書き込み回路ＷＡ１、ＷＡ２のトランジスタＳＲＣＡｎ、ＳＮＫＡｓをそれぞれオンにすることにより、ＭＴＪ素子１０ＡおよびＭＴＪ素子１０Ｂには書き込み回路ＷＡ１のソースから書き込み回路ＷＡ２のシンクに電流を通電する。なお、トランジスタＳＲＣＡｎ、ＳＲＣＡｓ、ＳＮＫＡｎ、ＳＮＫＡｓのゲート端子に印加される電圧は、書き込み制御回路から発生される。また、ビット線選択トランジスタＡｙｎ＜ｔ＞、Ａｙｓ＜ｔ＞、Ｂｙ＜ｔ＞およびワード線選択トランジスタＡｘ１＜ｓ＞のそれぞれのゲート端子に印加される電圧はデコーダから発生される。
【００５７】
一方、図１２（ｂ）で示した読み出しでは、読み出しを行う第ｓ行第ｔ列のメモリセルにおけるＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂのビット線選択トランジスタＡｙｎ＜ｔ＞、Ａｙｓ＜ｔ＞、および選択トランジスタＴＲ１、Ｔｒ２をオンすることによりメモリセルの選択を行う。メモリセルを選択後、読み出し回路ＲＯ１、ＲＯ２のトランジスタＳＲＣｒ１、ＳＲＣｒ２、ＳＮＫｒをオンすることにより、読み出し電流を、中間電極１９を通ってＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂに並列に流すことにより行う。なお、トランジスタＳＲＣｒ１、ＳＲＣｒ２、ＳＮＫｒのゲート端子に印加される電圧は、読み出し制御回路から発生される。
【００５８】
以上説明したように、第２実施形態によれば、リードディスターブを防止することのできる磁気メモリを得ることができる。
【００５９】
（第３実施形態）
第３実施形態の磁気メモリについて図１３（ａ）乃至図１４（ｂ）を参照して説明する。図１３（ａ）、１３（ｂ）は、第３実施形態に係るメモリセル１の書き込みを説明する図である。この第３実施形態の磁気メモリは、第１実施形態の磁気メモリにおいて、メモリセルを構成する２つのＭＴＪ素子１０Ａ、１０Ｂを、縦方向、すなわちＭＴＪ素子の各層の積層方向に一列に積層した構成となっている。図１３（ａ）、１３（ｂ）に示すように、メモリセル１において、ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂは縦方向に中間電極１９を介して積層されている。ＭＴＪ素子１０Ａを構成する記憶層１２ａ、トンネル障壁層１４ａ、参照層１６ａ、非磁性層１７ａ、およびシフト磁界調整層１８ａの積層順序と、ＭＴＪ素子１０Ｂを構成する記憶層１２ｂ、トンネル障壁層１４ｂ、参照層１６ｂ、非磁性層１７ｂ、およびシフト磁界調整層１８ｂの積層順序が同じとなっている。そして、ＭＴＪ素子１０Ａの記憶層１２ａとＭＴＪ素子１０Ｂのシフト磁界調整層１８ｂが中間電極１９を挟んで対向するように配置される。
【００６０】
この第３実施形態では、ＭＴＪ素子１０Ａ、ＭＴＪ素子１０Ｂは共に、記憶層１２ａ、１２ｂがそれぞれ参照層１６ａ、１６ｂの下側に配置されており、ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂの参照層１６ａ、１６ｂの磁化の向きは同じ方向を向いている。そして２個のＭＴＪ素子１０ＡとＭＴＪ素子Ｂの記憶層１２ａ、１２ｂの漏洩磁界は互いに相手側に作用している。
【００６１】
図１３（ａ）に示すようにＭＴＪ素子１０Ａ、ＭＴＪ素子１０Ｂは共に、低抵抗の状態を“０”状態、図１３（ｂ）に示すように共に高抵抗の状態を１状態と定義すると、情報“０”の書き込みは図１３（ａ）に示すように上から下に電子が流れる方向、情報“１”の書き込みは図１３（ｂ）に示すように下から上に電子が流れる方向に通電し、２個のＭＴＪ素子１０Ａ、１０Ｂにおける記憶層１２ａ、１２ｂの磁化の方向を同時に反転させる。
【００６２】
一方、読み出しは図１４（ａ）、１４（ｂ）に示すように中間電極１９からＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂに並列に電流を通電する。読み出し時には、読み出し電流により記憶層の磁化が反転する方向にスピントルクを受ける場合があるが、対となるＭＴＪ素子１０Ａ、１０Ｂの記憶層１２ａ、１２ｂの漏洩磁界により、磁化反転によるリードディスターブが発生する確率は小さく抑えられる。このセル構造の場合の読み出しは、差動読み出しではなく、通常の１ＭＴＪ素子の磁気メモリの読み出しと同様の参照電位を用いたセンスアンプ読み出しになる。
【００６３】
図１３（ａ）乃至図１４（ｂ）に示す第３実施形態のセル構造は、対となる２個のＭＴＪ素子１０Ａ、１０Ｂの構造が共に下側に記憶層が配置される構造であり、ほぼ同じ成膜プロセスが適用できるため、第２実施形態の場合に比べてプロセス的に有利である。ただし、差動読み出しができない点と相互作用磁界が弱くなる点では不利になる。
【００６４】
第３実施形態の変形例として、図１５に示すように、ＭＴＪ素子１０ＡとＭＴＪ素子１０Ｂは共に、記憶層１２ａ、１２ｂを参照層１６ａ、１６ｂの上に配置する構造も可能である。すなわち、シフト磁界調整層１８ｂ、非磁性層１７ｂ、参照層１６ｂ、トンネル障壁層１４ｂ、記憶層１２ｂ、中間電極１９、シフト磁界調整層１８ａ、非磁性層１７ａ、参照層１６ａ、トンネル障壁層１４ａ、および記憶層１２ａの順に積層してもよい。
【００６５】
また、読み出し時には、ＭＴＪ素子１０ＡあるいはＭＴＪ素子１０Ｂの一方に通電して読み出しを行う方法を行ってよい。
【００６６】
以上説明したように、第３実施形態によれば、リードディスターブを防止することのできる磁気メモリを得ることができる。
【００６７】
上記第１乃至第３実施形態においては、メモリセル内のＭＴＪ素子１０Ａ、１０Ｂにはそれぞれ、シフト磁界調整層１８ａ、１８ｂが設けられていたが、シフト磁界調整層１８ａ、１８ｂを削除してもよい。例えば、図１（ａ）、１（ｂ）に示す第１実施形態のメモリセルにおいては、図１６に示すように、ＭＴＪ素子１０Ａが記憶層１２ａ、トンネル障壁層１４ａ、および参照層１６ａから構成され、ＭＴＪ素子１０Ｂが記憶層１２ｂ、トンネル障壁層１４ｂ、および参照層１６ｂから構成されてもよい。第２および第３実施形態においても同様である。
【００６８】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これらの実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これらの実施形態やその変形は、発明の範囲や要旨に含まれると同様に、特許請求の範囲に記載された発明とその均等の範囲に含まれるものである。
【符号の説明】
【００６９】
１  メモリセル
１０Ａ  ＭＴＪ素子
１０Ｂ  ＭＴＪ素子
１２ａ、１２ｂ  記憶層
１４ａ、１４ｂ  トンネル障壁層
１６ａ、１６ｂ  参照層
１７ａ、１７ｂ  非磁性層
１８ａ、１８ｂ  シフト磁界調整層
１９  中間電極
【図１】
0005490167.tif 000002
【図２】
0005490167.tif 000003
【図３】
0005490167.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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