(57)【特許請求の範囲】
【請求項１】
第１導電型のドリフト層（３０）と、前記ドリフト層（３０）の上に形成された第２導電型のベース層（３１）と、を含む半導体基板（３２）を備え、
前記半導体基板（３２）のうち前記ベース層（３１）側の一面（３３）とは反対側の他面（３４）側に、第２導電型のコレクタ層（４５）と第１導電型のカソード層（４６）とが同じ階層に形成され、これらコレクタ層（４５）およびカソード層（４６）の上にコレクタ電極（４７）が形成されており、
前記半導体基板（３２）の一面（３３）の面方向において、前記コレクタ層（４５）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴセル（１０）とされ、前記カソード層（４６）が形成された領域がダイオード素子として動作するダイオードセル（２０）とされた半導体装置であって、
前記ＩＧＢＴセル（１０）は、
前記ベース層（３１）を貫通して前記ドリフト層（３０）に達するように形成されたトレンチ（３５）と、
前記トレンチ（３５）の表面に形成されたゲート絶縁膜（３６）と、
前記トレンチ（３５）内において、前記ゲート絶縁膜（３６）の上に形成されたゲート電極（３７ａ）と、
前記ベース層（３１）の表層部に形成され、当該ベース層（３１）内において前記トレンチ（３５）の側面に接するように形成された第１導電型のエミッタ領域（３８）と、
前記ベース層（３１）の表層部に形成された第２導電型の第１コンタクト領域（３９）と、
前記ベース層（３１）内において前記トレンチ（３５）の深さ方向に前記エミッタ領域（３８）および前記第１コンタクト領域（３９）よりも深いと共に当該ベース層（３１）を前記エミッタ領域（３８）および前記第１コンタクト領域（３９）側と前記ドリフト層（３０）側とに分割する第１導電型のフローティング層（４０）と、
前記ゲート電極（３７ａ）上を含むように形成された層間絶縁膜（４１）と、を備え、
前記ダイオードセル（２０）は、前記ベース層（３１）の表層部に形成された第２導電型の第２コンタクト領域（４２）を備えており、
さらに、前記ＩＧＢＴセル（１０）および前記ダイオードセル（２０）は、前記ＩＧＢＴセル（１０）に形成された前記エミッタ領域（３８）および前記第１コンタクト領域（３９）に電気的に接続されると共に、前記ダイオードセル（２０）に形成された前記第２コンタクト領域（４２）に電気的に接続されたエミッタ電極（４３）を備えており、
前記ＩＧＢＴセル（１０）のうち前記ダイオードセル（２０）側の外縁部に位置するベース層（３１）および前記ダイオードセル（２０）のうち前記ＩＧＢＴセル（１０）側の外縁部に位置するベース層（３１）には、前記エミッタ領域（３８）は形成されておらず、前記第１コンタクト領域（３９）および前記フローティング層（４０）が形成されていることを特徴とする半導体装置。
【請求項２】
第１導電型のドリフト層（３０）と、前記ドリフト層（３０）の上に形成された第２導電型のベース層（３１）と、を含む半導体基板（３２）を備え、
前記半導体基板（３２）のうち前記ベース層（３１）側の一面（３３）とは反対側の他面（３４）側に、第２導電型のコレクタ層（４５）と第１導電型のカソード層（４６）とが同じ階層に形成され、これらコレクタ層（４５）およびカソード層（４６）の上にコレクタ電極（４７）が形成されており、
前記半導体基板（３２）の一面（３３）の面方向において、前記コレクタ層（４５）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴセル（１０）とされ、前記カソード層（４６）が形成された領域がダイオード素子として動作するダイオードセル（２０）とされた半導体装置であって、
前記ＩＧＢＴセル（１０）は、
前記ベース層（３１）を貫通して前記ドリフト層（３０）に達するように形成されたトレンチ（３５）と、
前記トレンチ（３５）の表面に形成されたゲート絶縁膜（３６）と、
前記トレンチ（３５）内において、前記ゲート絶縁膜（３６）の上に形成されたゲート電極（３７ａ）と、
前記ベース層（３１）の表層部に形成され、当該ベース層（３１）内において前記トレンチ（３５）の側面に接するように形成された第１導電型のエミッタ領域（３８）と、
前記ベース層（３１）の表層部に形成された第２導電型の第１コンタクト領域（３９）と、
前記ベース層（３１）内において前記トレンチ（３５）の深さ方向に前記エミッタ領域（３８）および前記第１コンタクト領域（３９）よりも深いと共に当該ベース層（３１）を前記エミッタ領域（３８）および前記第１コンタクト領域（３９）側と前記ドリフト層（３０）側とに分割する第１導電型のフローティング層（４０）と、
前記ゲート電極（３７ａ）上を含むように形成された層間絶縁膜（４１）と、を備え、
前記ダイオードセル（２０）は、前記ベース層（３１）の表層部に形成された第２導電型の第２コンタクト領域（４２）を備えており、
さらに、前記ＩＧＢＴセル（１０）および前記ダイオードセル（２０）は、前記ＩＧＢＴセル（１０）に形成された前記エミッタ領域（３８）および前記第１コンタクト領域（３９）に電気的に接続されると共に、前記ダイオードセル（２０）に形成された前記第２コンタクト領域（４２）に電気的に接続されたエミッタ電極（４３）を備えており、
前記ＩＧＢＴセル（１０）のうち前記ダイオードセル（２０）側の外縁部に位置するベース層（３１）には、前記フローティング層（４０）が設けられていないことを特徴とする半導体装置。
【請求項３】
第１導電型のドリフト層（３０）と、前記ドリフト層（３０）の上に形成された第２導電型のベース層（３１）と、を含む半導体基板（３２）を備え、
前記半導体基板（３２）のうち前記ベース層（３１）側の一面（３３）とは反対側の他面（３４）側に、第２導電型のコレクタ層（４５）と第１導電型のカソード層（４６）とが同じ階層に形成され、これらコレクタ層（４５）およびカソード層（４６）の上にコレクタ電極（４７）が形成されており、
前記半導体基板（３２）の一面（３３）の面方向において、前記コレクタ層（４５）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴセル（１０）とされ、前記カソード層（４６）が形成された領域がダイオード素子として動作するダイオードセル（２０）とされた半導体装置であって、
前記ＩＧＢＴセル（１０）は、
前記ベース層（３１）を貫通して前記ドリフト層（３０）に達するように形成されたトレンチ（３５）と、
前記トレンチ（３５）の表面に形成されたゲート絶縁膜（３６）と、
前記トレンチ（３５）内において、前記ゲート絶縁膜（３６）の上に形成されたゲート電極（３７ａ）と、
前記ベース層（３１）の表層部に形成され、当該ベース層（３１）内において前記トレンチ（３５）の側面に接するように形成された第１導電型のエミッタ領域（３８）と、
前記ベース層（３１）の表層部に形成された第２導電型の第１コンタクト領域（３９）と、
前記ベース層（３１）内において前記トレンチ（３５）の深さ方向に前記エミッタ領域（３８）および前記第１コンタクト領域（３９）よりも深いと共に当該ベース層（３１）を前記エミッタ領域（３８）および前記第１コンタクト領域（３９）側と前記ドリフト層（３０）側とに分割する第１導電型のフローティング層（４０）と、
前記ゲート電極（３７ａ）上を含むように形成された層間絶縁膜（４１）と、を備え、
前記ダイオードセル（２０）は、前記ベース層（３１）の表層部に形成された第２導電型の第２コンタクト領域（４２）を備えており、
さらに、前記ＩＧＢＴセル（１０）および前記ダイオードセル（２０）は、前記ＩＧＢＴセル（１０）に形成された前記エミッタ領域（３８）および前記第１コンタクト領域（３９）に電気的に接続されると共に、前記ダイオードセル（２０）に形成された前記第２コンタクト領域（４２）に電気的に接続されたエミッタ電極（４３）を備えており、
前記フローティング層（４０）は、前記ＩＧＢＴセル（１０）に形成されていると共に、前記ＩＧＢＴセル（１０）から前記コレクタ層（４５）と前記カソード層（４６）との境界を越えて前記ダイオードセル（２０）に達するように形成されていることを特徴とする半導体装置。
【請求項４】
第１導電型のドリフト層（３０）と、前記ドリフト層（３０）の上に形成された第２導電型のベース層（３１）と、を含む半導体基板（３２）を備え、
前記半導体基板（３２）のうち前記ベース層（３１）側の一面（３３）とは反対側の他面（３４）側に、第２導電型のコレクタ層（４５）と第１導電型のカソード層（４６）とが同じ階層に形成され、これらコレクタ層（４５）およびカソード層（４６）の上にコレクタ電極（４７）が形成されており、
前記半導体基板（３２）の一面（３３）の面方向において、前記コレクタ層（４５）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴセル（１０）とされ、前記カソード層（４６）が形成された領域がダイオード素子として動作するダイオードセル（２０）とされた半導体装置であって、
前記ＩＧＢＴセル（１０）は、
前記ベース層（３１）を貫通して前記ドリフト層（３０）に達するように形成されたトレンチ（３５）と、
前記トレンチ（３５）の表面に形成されたゲート絶縁膜（３６）と、
前記トレンチ（３５）内において、前記ゲート絶縁膜（３６）の上に形成されたゲート電極（３７ａ）と、
前記ベース層（３１）の表層部に形成され、当該ベース層（３１）内において前記トレンチ（３５）の側面に接するように形成された第１導電型のエミッタ領域（３８）と、
前記ベース層（３１）の表層部に形成された第２導電型の第１コンタクト領域（３９）と、
前記ベース層（３１）内において前記トレンチ（３５）の深さ方向に前記エミッタ領域（３８）および前記第１コンタクト領域（３９）よりも深いと共に当該ベース層（３１）を前記エミッタ領域（３８）および前記第１コンタクト領域（３９）側と前記ドリフト層（３０）側とに分割する第１導電型のフローティング層（４０）と、
前記ゲート電極（３７ａ）上を含むように形成された層間絶縁膜（４１）と、を備え、
前記ダイオードセル（２０）は、前記ベース層（３１）の表層部に形成された第２導電型の第２コンタクト領域（４２）を備えており、
さらに、前記ＩＧＢＴセル（１０）および前記ダイオードセル（２０）は、前記ＩＧＢＴセル（１０）に形成された前記エミッタ領域（３８）および前記第１コンタクト領域（３９）に電気的に接続されると共に、前記ダイオードセル（２０）に形成された前記第２コンタクト領域（４２）に電気的に接続されたエミッタ電極（４３）を備えており、
前記フローティング層（４０）は、前記ＩＧＢＴセル（１０）および前記ダイオードセル（２０）の全域に形成されていることを特徴とする半導体装置。
【請求項５】
前記ダイオードセル（２０）は、
前記ベース層（３１）を貫通して前記ドリフト層（３０）に達するように形成されたトレンチ（３５）と、
前記トレンチ（３５）の表面に形成されたゲート絶縁膜（３６）と、
前記トレンチ（３５）内において、前記ゲート絶縁膜（３６）の上に形成されたトレンチ電極（３７ｂ）と、を備え、
前記トレンチ電極（３７ｂ）が前記エミッタ電極（４３）に電気的に接続されることでエミッタ接地されていることを特徴とする請求項１ないし４のいずれか１つに記載の半導体装置。
【請求項６】
前記ダイオードセル（２０）では、前記トレンチ電極（３７ｂ）の上に前記エミッタ電極（４３）が形成されていることにより前記トレンチ電極（３７ｂ）と前記エミッタ電極（４３）とが直接電気的に接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項７】
前記ダイオードセル（２０）は、前記トレンチ電極（３７ｂ）上を含むように形成された層間絶縁膜（４１）を備えており、
前記トレンチ電極（３７ｂ）は、前記半導体基板（３２）の一面（３３）の面方向において前記ダイオードセル（２０）に形成されたトレンチ（３５）の長手方向の端部で前記エミッタ電極（４３）に電気的に接続されていることを特徴とする請求項５に記載の半導体装置。
【請求項８】
前記ダイオードセル（２０）は、前記トレンチ電極（３７ｂ）上を含むように形成された層間絶縁膜（４１）を備え、
前記ＩＧＢＴセル（１０）および前記ダイオードセル（２０）は、前記半導体基板（３２）の一面（３３）の面方向において前記ダイオードセル（２０）に形成されたトレンチ（３５）の長手方向の端部で前記トレンチ電極（３７ｂ）に電気的に接続された制御電極（５６）を備えていることを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記ＩＧＢＴセル（１０）および前記ダイオードセル（２０）は、前記半導体基板（３２）の一面（３３）の面方向において前記トレンチ（３５）の長手方向の端部で前記ゲート電極（３７ａ）と前記トレンチ電極（３７ｂ）とを電気的に接続するゲート引き出し電極（５３）を備えていることを特徴とする請求項５に記載の半導体装置。
【請求項１０】
前記コレクタ層（４５）と前記カソード層（４６）との境界上に前記トレンチ（３５）の一つが形成され、このトレンチ（３５）内に形成されたゲート電極（３７ａ）は前記層間絶縁膜（４１）によって前記エミッタ電極（４３）と電気的に分離されており、
前記コレクタ層（４５）と前記カソード層（４６）との境界上に形成された当該トレンチ（３５）を境界として、前記ＩＧＢＴセル（１０）と前記ダイオードセル（２０）とが区画されていることを特徴とする請求項１ないし９のいずれか１つに記載の半導体装置。
【請求項１１】
前記第２コンタクト領域（４２）の不純物濃度は、前記ＩＧＢＴセル（１０）の第１コンタクト領域（３９）の不純物濃度とは異なることを特徴とする請求項１ないし１０のいずれか１つに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁ゲート型の半導体装置に関する。
【背景技術】
【０００２】
従来より、ＩＧＢＴ（Insulated Gate Bipolar Transistor）セルとダイオード（Free Wheeling Diode）セルとが同じ半導体基板に形成された半導体装置が、例えば特許文献１で提案されている。
【０００３】
具体的に、特許文献１では、例えばＮ型半導体基板の表層部にＰ型層が形成され、このＰ型層の表層部にＮ型エミッタ領域が形成されたものに対して、Ｎ型エミッタ領域とＰ型層とを貫通してＮ型半導体基板に達する第１トレンチが複数形成されている。各第１トレンチには絶縁膜を介してゲート電極が埋め込まれている。また、隣同士の第１トレンチの間にはＮ型エミッタ領域よりも深いＰ型領域がコンタクト用として形成されており、このＰ型領域を貫通してＰ型層に達する第２トレンチが形成されている。そして、Ｎ型半導体基板の表面上には、ゲート電極を覆う層間絶縁膜を介してエミッタ電極が形成されている。このエミッタ電極は、第２トレンチにも埋め込まれている。
【０００４】
すなわち、第１トレンチはトレンチゲート構造を構成するトレンチであり、第２トレンチはエミッタコンタクト用のトレンチである。
【０００５】
さらに、Ｎ型半導体基板の裏面側にＰ＋型領域とＮ＋型カソード領域とが設けられ、これらＰ＋型領域およびＮ＋型カソード領域の上に共通のコレクタ電極が形成されている。これにより、Ｐ＋型領域が形成された部分はＩＧＢＴ素子として機能し、Ｎ＋型カソード領域が形成された部分はダイオード素子として機能する。
【０００６】
このような構造によると、ダイオードセルでは、Ｐ型層に達する第２トレンチ内に埋め込まれたエミッタ電極はダイオードセルのアノード電極として機能する。そして、アノード電極が接続されるＰ型層の内部はＰ型領域に比べて低い不純物濃度となっているので、ダイオードセルの動作時にＩＧＢＴセルからダイオードセルへの過剰なホール注入が抑制される。これにより、ダイオードセルのリカバリ特性が改善されるようになっている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２１４５４１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、上記従来の技術では、隣同士の第１トレンチの間にＰ型領域を貫通してＰ型層に達する第２トレンチを設けている。このため、Ｐ型領域が第２トレンチ内に形成されたエミッタ電極に接触するように、Ｐ型領域をＮ型エミッタ領域よりも深く形成しなければならない。また、Ｐ型領域は第１トレンチと第２トレンチとの間に位置しているので、ＩＧＢＴの閾値電圧（Ｖｔ）に影響しないようなＰ型領域の隙間が非常に狭いという問題がある。
【０００９】
なお、上記ではＮ型半導体基板を用いた構造について説明したが、Ｐ型半導体基板を用いた構造についても同様の問題が生じる。
【００１０】
本発明は上記点に鑑み、トレンチゲート構造を構成するトレンチの間にエミッタコンタクト用のトレンチを設けない構造であっても、ダイオード動作時にＩＧＢＴセルからダイオードセルへの過剰なホール注入を抑制することができる構造を備えた半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上記目的を達成するため、請求項１〜４に記載の発明では、第１導電型のドリフト層（３０）と、ドリフト層（３０）の上に形成された第２導電型のベース層（３１）と、を含む半導体基板（３２）を備え、半導体基板（３２）のうちベース層（３１）側の一面（３３）とは反対側の他面（３４）側に、第２導電型のコレクタ層（４５）と第１導電型のカソード層（４６）とが同じ階層に形成され、これらコレクタ層（４５）およびカソード層（４６）の上にコレクタ電極（４７）が形成されており、半導体基板（３２）の一面（３３）の面方向において、コレクタ層（４５）が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴセル（１０）とされ、カソード層（４６）が形成された領域がダイオード素子として動作するダイオードセル（２０）とされている。
【００１２】
そして、ＩＧＢＴセル（１０）は、ベース層（３１）を貫通してドリフト層（３０）に達するように形成されたトレンチ（３５）と、トレンチ（３５）の表面に形成されたゲート絶縁膜（３６）と、トレンチ（３５）内において、ゲート絶縁膜（３６）の上に形成されたゲート電極（３７ａ）と、ベース層（３１）の表層部に形成され、当該ベース層（３１）内においてトレンチ（３５）の側面に接するように形成された第１導電型のエミッタ領域（３８）と、ベース層（３１）の表層部に形成された第２導電型の第１コンタクト領域（３９）と、ベース層（３１）内においてトレンチ（３５）の深さ方向にエミッタ領域（３８）および第１コンタクト領域（３９）よりも深いと共に当該ベース層（３１）をエミッタ領域（３８）および第１コンタクト領域（３９）側とドリフト層（３０）側とに分割する第１導電型のフローティング層（４０）と、ゲート電極（３７ａ）上を含むように形成された層間絶縁膜（４１）と、を備えている。
【００１３】
また、ダイオードセル（２０）は、ベース層（３１）の表層部に形成された第２導電型の第２コンタクト領域（４２）を備えている。
【００１４】
さらに、ＩＧＢＴセル（１０）およびダイオードセル（２０）は、ＩＧＢＴセル（１０）に形成されたエミッタ領域（３８）および第１コンタクト領域（３９）に電気的に接続されると共に、ダイオードセル（２０）に形成された第２コンタクト領域（４２）に電気的に接続されたエミッタ電極（４３）を備えていることを特徴とする。
【００１５】
これによると、ＩＧＢＴセル（１０）のベース層（３１）にはフローティング層（４０）が設けられているので、このフローティング層（４０）が電位の壁となって機能する。このため、ＩＧＢＴセル（１０）の動作時には、ドリフト層（３０）からベース層（３１）へのホールの流れが抑制されるので、エミッタ電極（４３）にホールが吐き出されにくくなり、ドリフト層（３０）のホールおよび電子の濃度が上昇していわゆる導電率変調が促進される。したがって、ドリフト層（３０）の抵抗が下がり、ＩＧＢＴセル（１０）の定常損失低減を実現することができる。
【００１６】
一方、ダイオードセル（２０）の動作時には、ＩＧＢＴセル（１０）に設けられた第１コンタクト領域（３９）からドリフト層（３０）を介してダイオードセル（２０）側に供給されるホールの流れがフローティング層（４０）によって抑制されるので、ＩＧＢＴセル（１０）からダイオードセル（２０）への過剰なホール注入を抑制することができる。このため、ＩＧＢＴセル（１０）のゲート干渉によってダイオードセル（２０）の順方向電圧Ｖｆが変動してしまうことを抑制することができる。
【００１７】
以上のように、トレンチゲート構造を構成するトレンチの間にエミッタコンタクト用のトレンチを設けない構造であっても、ダイオード動作時にＩＧＢＴセル（１０）からダイオードセル（２０）への過剰なホール注入を抑制することができる。
【００１８】
請求項５に記載の発明のように、ダイオードセル（２０）は、ベース層（３１）を貫通してドリフト層（３０）に達するように形成されたトレンチ（３５）と、トレンチ（３５）の表面に形成されたゲート絶縁膜（３６）と、トレンチ（３５）内において、ゲート絶縁膜（３６）の上に形成されたトレンチ電極（３７ｂ）と、を備えている。そして、トレンチ電極（３７ｂ）がエミッタ電極（４３）に電気的に接続されることでエミッタ接地された構造とすることができる。
【００１９】
請求項５に記載の発明においては、請求項６に記載の発明のように、ダイオードセル（２０）では、トレンチ電極（３７ｂ）の上にエミッタ電極（４３）が形成されていることによりトレンチ電極（３７ｂ）とエミッタ電極（４３）とが直接電気的に接続された構造とすることができる。
【００２０】
一方、請求項５に記載の発明において、請求項７に記載の発明のように、ダイオードセル（２０）は、トレンチ電極（３７ｂ）上を含むように形成された層間絶縁膜（４１）を備えている。そして、トレンチ電極（３７ｂ）は、半導体基板（３２）の一面（３３）の面方向においてダイオードセル（２０）に形成されたトレンチ（３５）の長手方向の端部でエミッタ電極（４３）に電気的に接続された構造とすることもできる。
【００２１】
また、請求項５に記載の発明において、請求項８に記載の発明のように、ダイオードセル（２０）は、トレンチ電極（３７ｂ）上を含むように形成された層間絶縁膜（４１）を備えている。そして、ＩＧＢＴセル（１０）およびダイオードセル（２０）は、半導体基板（３２）の一面（３３）の面方向においてダイオードセル（２０）に形成されたトレンチ（３５）の長手方向の端部でトレンチ電極（３７ｂ）に電気的に接続された制御電極（５６）を備えた構造とすることができる。
【００２２】
さらに、請求項５に記載の発明において、請求項９に記載の発明のように、ＩＧＢＴセル（１０）およびダイオードセル（２０）は、半導体基板（３２）の一面（３３）の面方向においてトレンチ（３５）の長手方向の端部でゲート電極（３７ａ）とトレンチ電極（３７ｂ）とを電気的に接続するゲート引き出し電極（５３）を備える構造とすることもできる。
【００２３】
請求項１０に記載の発明では、コレクタ層（４５）とカソード層（４６）との境界上にトレンチ（３５）の一つが形成され、このトレンチ（３５）内に形成されたゲート電極（３７ａ）は層間絶縁膜（４１）によってエミッタ電極（４３）と電気的に分離されている。そして、コレクタ層（４５）とカソード層（４６）との境界上に形成された当該トレンチ（３５）を境界として、ＩＧＢＴセル（１０）とダイオードセル（２０）とが区画されていることを特徴とする。
【００２４】
これによると、ＩＧＢＴセル（１０）のうちコレクタ層（４５）とカソード層（４６）との境界までをＩＧＢＴ素子として機能させることができる。また、ダイオードセル（２０）のうちコレクタ層（４５）とカソード層（４６）との境界までをダイオード素子として機能させることができる。
【００２５】
請求項１に記載の発明では、ＩＧＢＴセル（１０）のうちダイオードセル（２０）側の外縁部に位置するベース層（３１）およびダイオードセル（２０）のうちＩＧＢＴセル（１０）側の外縁部に位置するベース層（３１）には、エミッタ領域（３８）は形成されておらず、第１コンタクト領域（３９）およびフローティング層（４０）が形成されていることを特徴とする。
【００２６】
これによると、ＩＧＢＴセル（１０）のうちダイオードセル（２０）側のベース層（３１）およびダイオードセル（２０）のうちＩＧＢＴセル（１０）側のベース層（３１）は、ＩＧＢＴ素子としてもダイオード素子としても機能しない領域となる。ダイオードセル（２０）の動作時には、ＩＧＢＴセル（１０）からの余分なホールの注入が抑えられ、ゲート干渉によってダイオードセル（２０）の順方向電圧Ｖｆが変動してしまうことを抑制することができる。
【００２７】
請求項２に記載の発明では、ＩＧＢＴセル（１０）のうちダイオードセル（２０）側の外縁部に位置するベース層（３１）には、フローティング層（４０）が設けられていないことを特徴とする。
【００２８】
これによると、ダイオードセル（２０）の動作領域（４９）をＩＧＢＴセル（１０）のうちフローティング層（４０）が設けられていない領域まで拡大することができる。このため、ＩＧＢＴセル（１０）とダイオードセル（２０）とが重なった領域分だけダイオードセル（２０）の領域を小さくすることができる。つまり、半導体装置の平面サイズを低減することができる。
【００２９】
請求項３に記載の発明では、フローティング層（４０）は、ＩＧＢＴセル（１０）に形成されていると共に、ＩＧＢＴセル（１０）からコレクタ層（４５）とカソード層（４６）との境界を越えてダイオードセル（２０）に達するように形成されていることを特徴とする。
【００３０】
これにより、ダイオードセル（２０）においても、フローティング層（４０）によってドリフト層（３０）からベース層（３１）へのホールの注入を抑制することができる。
【００３１】
請求項４に記載の発明では、フローティング層（４０）は、ＩＧＢＴセル（１０）およびダイオードセル（２０）の全域に形成されていることを特徴とする。
【００３２】
これにより、ＩＧＢＴセル（１０）およびダイオードセル（２０）の全域に渡って、ダイオードセル（２０）のドリフト層（３０）への余分なホールの注入を抑制することができる。
【００３３】
請求項１１に記載の発明では、第２コンタクト領域（４２）の不純物濃度は、ＩＧＢＴセル（１０）の第１コンタクト領域（３９）の不純物濃度とは異なることを特徴とする。
【００３４】
これによると、ダイオードセル（２０）の第２コンタクト領域（４２）の不純物濃度をＩＧＢＴセル（１０）の第１コンタクト領域（３９）の不純物濃度に合わせる必要はないので、ダイオードセル（２０）の第２コンタクト領域（４２）をダイオード特性に最適な不純物濃度に設定することができる。
【００３５】
なお、この欄および特許請求の範囲で記載した各手段の括弧内の符号は、後述する実施形態に記載の具体的手段との対応関係を示すものである。
【図面の簡単な説明】
【００３６】
【図１】本発明の第１実施形態に係る半導体装置の断面図である。
【図２】各素子の動作領域を示した断面図である。
【図３】本発明の第２実施形態に係る半導体装置の断面図である。
【図４】図３に示される半導体装置の一部平面図である。
【図５】図４のＸ−Ｘ’−Ｘ’’断面図である。
【図６】本発明の第３実施形態に係る半導体装置の平面図である。
【図７】本発明の第４実施形態に係る半導体装置の平面図である。
【図８】本発明の第５実施形態に係る半導体装置の断面図である。
【図９】本発明の第６実施形態に係る半導体装置の断面図および各素子の動作領域を示した図である。
【図１０】本発明の第７実施形態に係る半導体装置の断面図および各素子の動作領域を示した図である。
【図１１】本発明の第８実施形態に係る半導体装置の断面図および各素子の動作領域を示した図である。
【図１２】本発明の第９実施形態に係る半導体装置の断面図および各素子の動作領域を示した図である。
【図１３】本発明の第１０実施形態に係る半導体装置の断面図および各素子の動作領域を示した図である。
【図１４】本発明の第１１実施形態に係る半導体装置の断面図および各素子の動作領域を示した図である。
【図１５】本発明の第１２実施形態に係る半導体装置の断面図および各素子の動作領域を示した図である。
【図１６】本発明の第１３実施形態に係る半導体装置の断面図および各素子の動作領域を示した図である。
【図１７】本発明の第１４実施形態に係る半導体装置の断面図および各素子の動作領域を示した図である。
【発明を実施するための形態】
【００３７】
以下、本発明の実施形態について図に基づいて説明する。なお、以下の各実施形態相互において、互いに同一もしくは均等である部分には、図中、同一符号を付してある。また、以下の各実施形態で示されるＮ型、Ｎ＋型、Ｎ−型は本発明の第１導電型に対応し、Ｐ型、Ｐ＋型は本発明の第２導電型に対応している。
【００３８】
（第１実施形態）
以下、本発明の第１実施形態について図を参照して説明する。本実施形態で示される絶縁ゲート型の半導体装置は、例えば、インバータ、ＤＣ／ＤＣコンバータ等の電源回路に使用されるパワースイッチング素子として用いられるものである。
【００３９】
図１は、本実施形態に係る半導体装置の一部断面図である。この図に示されるように、半導体装置は、ＩＧＢＴセル１０と、このＩＧＢＴセル１０に隣接するダイオードセル２０と、を備えて構成されたＲＣ−ＩＧＢＴである。ＩＧＢＴセル１０は多数のＩＧＢＴ素子が形成された領域であり、ダイオードセル２０はダイオード素子が形成された領域である。図示しないが、ＩＧＢＴセル１０とダイオードセル２０とは交互に複数設けられている。
【００４０】
これらＩＧＢＴセル１０およびダイオードセル２０は、ドリフト層として機能するＮ−型のドリフト層３０と、ドリフト層３０の上に形成されたＰ型のベース層３１と、を含む半導体基板３２を備えている。本実施形態では、ベース層３１の表面を半導体基板３２の一面３３とし、ドリフト層３０のうちベース層３１とは反対側を他面３４とする。
【００４１】
このような半導体基板３２に対して、ＩＧＢＴセル１０およびダイオードセル２０の各領域には、ベース層３１を貫通してドリフト層３０まで達するように複数個のトレンチ３５が形成されている。各トレンチ３５は、半導体基板３２の一面３３の面方向のうち一方向を長手方向とし、この長手方向に平行に延設されている。そして、トレンチ３５は例えば複数個等間隔に平行に形成されている。
【００４２】
各トレンチ３５の内壁には、各トレンチ３５の内壁表面を覆うようにゲート絶縁膜３６が形成されている。各トレンチ３５のうちＩＧＢＴセル１０に形成されたトレンチ３５のゲート絶縁膜３６の上にはポリシリコン等のゲート電極３７ａが埋め込まれている。これにより、トレンチゲート構造が構成されている。一方、各トレンチ３５のうちダイオードセル２０に形成されたトレンチ３５のゲート絶縁膜３６の上にはポリシリコン等のトレンチ電極３７ｂが埋め込まれている。これらゲート電極３７ａおよびトレンチ電極３７ｂはトレンチ３５の長手方向に沿ってそれぞれ形成されている。
【００４３】
ＩＧＢＴセル１０では、ベース層３１はチャネル領域を構成している。そして、チャネル領域であるベース層３１の表層部にＮ＋型のエミッタ領域３８が形成されている。また、当該ベース層３１の表層部に、エミッタ領域３８に挟まれるようにＰ＋型の第１コンタクト領域３９が形成されている。
【００４４】
Ｎ＋型のエミッタ領域３８は、Ｎ−型のドリフト層３０よりも高不純物濃度で構成され、ベース層３１内において終端しており、かつ、当該ベース層３１内においてトレンチ３５の側面に接するように形成されている。一方、Ｐ＋型の第１コンタクト領域３９は、Ｐ＋型のベース層３１よりも高不純物濃度で構成され、エミッタ領域３８と同様に、ベース層３１内において終端している。
【００４５】
具体的には、エミッタ領域３８は、トレンチ３５間の領域において、トレンチ３５の長手方向に沿ってトレンチ３５の側面に接するように棒状に延設され、トレンチ３５の先端よりも内側で終端した構造とされている。また、第１コンタクト領域３９は、２つのエミッタ領域３８に挟まれてトレンチ３５の長手方向（つまりエミッタ領域３８）に沿って棒状に延設されている。
【００４６】
そして、ＩＧＢＴセル１０におけるベース層３１には、トレンチ３５の深さ方向にエミッタ領域３８および第１コンタクト領域３９よりも深いと共に当該ベース層３１を分割するＮ型のフローティング層４０が形成されている。具体的には、フローティング層４０は、ベース層３１をエミッタ領域３８および第１コンタクト領域３９が形成された側の領域とドリフト層３０に接する領域とに分割している。このようなフローティング層４０はＩＧＢＴセル１０のベース層３１のみに形成され、ダイオードセル２０のベース層３１には形成されていない。
【００４７】
さらに、ベース層３１の上にはＰＳＧ等の層間絶縁膜４１がゲート電極３７ａ上を含むように形成されている。これにより、Ｎ＋型のエミッタ領域３８の一部およびＰ＋型の第１コンタクト領域３９が層間絶縁膜４１から露出している。ゲート電極３７ａは図示しないパッドのうちゲート用のものに接続されている。
【００４８】
一方、ダイオードセル２０では、ダイオードセル２０におけるベース層３１の表層部にＰ＋型の第２コンタクト領域４２が形成されている。この第２コンタクト領域４２の不純物濃度は、ＩＧＢＴセル１０の第１コンタクト領域３９の不純物濃度とは異なる濃度になっている。つまり、第２コンタクト領域４２はダイオード特性に最適な不純物濃度に設定されている。また、ダイオードセル２０では、ＩＧＢＴセル１０に設けられた層間絶縁膜４１は形成されていない。
【００４９】
そして、ＩＧＢＴセル１０およびダイオードセル２０の両領域において半導体基板３２のベース層３１側にエミッタ電極４３が形成されている。具体的には、ＩＧＢＴセル１０では、層間絶縁膜４１から露出したＮ＋型のエミッタ領域３８およびＰ＋型の第１コンタクト領域３９の上にエミッタ電極４３が形成され、これらが電気的に接続されている。また、ダイオードセル２０では、ベース層３１および第２コンタクト領域４２の上にエミッタ電極４３が形成され、これらが電気的に接続されている。
【００５０】
さらに、ダイオードセル２０では、トレンチ３５から露出したゲート絶縁膜３６およびトレンチ電極３７ｂの上にもエミッタ電極４３が形成されている。このため、ダイオードセル２０に形成されたトレンチ電極３７ｂはエミッタ電極４３に電気的に接続されることでエミッタ接地されている。
【００５１】
また、半導体基板３２の他面３４にＮ型のフィールドストップ層４４が形成されている。そして、フィールドストップ層４４のうち、ＩＧＢＴセル１０の領域の上にはＰ型のコレクタ層４５が形成され、ダイオードセル２０の領域の上にはＮ型のカソード層４６が形成されている。コレクタ層４５およびカソード層４６は同じ階層に形成され、これらコレクタ層４５およびカソード層４６の上にコレクタ電極４７が形成されている。
【００５２】
上記のような構造において、本実施形態では、コレクタ層４５とカソード層４６との境界上に複数のトレンチ３５のうちの一つが形成されている。そして、コレクタ層４５とカソード層４６との境界上に形成された当該トレンチ３５を境界として、ＩＧＢＴセル１０とダイオードセル２０との各領域が区画されている。本実施形態では、このトレンチ３５内にゲート電極３７ａが埋め込まれているとする。
【００５３】
また、コレクタ層４５とカソード層４６との境界上のトレンチ３５内に形成されたゲート電極３７ａは層間絶縁膜４１によってエミッタ電極４３と電気的に分離されている。このため、コレクタ層４５とカソード層４６との境界上のトレンチ３５内のゲート電極３７ａは、ＩＧＢＴ素子の一部として機能する。以上が、本実施形態に係る絶縁ゲート型の半導体装置の構成である。
【００５４】
次に、上記の絶縁ゲート型の半導体装置の製造方法について説明する。まず、ドリフト層３０となるＮ−型のシリコンウェハを用意し、このシリコンウェハの表面にＰ型のベース層３１を例えば熱拡散で形成する。続いて、ＩＧＢＴセル１０の形成予定領域が開口したマスクを用いた高エネルギーイオン注入と熱処理により、ベース層３１のうちＩＧＢＴセル１０の領域にＮ型のフローティング層４０を形成する。
【００５５】
また、Ｎ＋型のエミッタ領域３８、Ｐ＋型の第１コンタクト領域３９、およびＰ＋型の第２コンタクト領域４２についても同様に、それぞれの形成予定領域が開口したマスクを用いてイオン注入と熱処理とを行うことにより形成する。このとき、第１コンタクト領域３９と第２コンタクト領域４２については、イオン注入のドーズ量を調節することにより、ＩＧＢＴ素子やダイオード素子に最適な不純物濃度を実現することができる。
【００５６】
この後、シリコンウェハにトレンチゲート構造を形成する。トレンチゲート構造の具体的な製造工程に関しては、周知なものと同様であり、詳しく説明しないが、ベース層３１を貫通してＮ−型のドリフト層３０に達するようにトレンチ３５をそれぞれ形成する。そして、各トレンチ３５の内壁表面にＳｉＯ２等のゲート絶縁膜３６をそれぞれ形成し、ＩＧＢＴセル１０のトレンチ３５内のゲート絶縁膜３６の上にゲート電極３７ａとなるポリシリコンを形成する。同様に、ダイオードセル２０のトレンチ３５内のゲート絶縁膜３６の上にトレンチ電極３７ｂとなるポリシリコンを形成する。ゲート電極３７ａおよびトレンチ電極３７ｂの形成は同一工程で行う。
【００５７】
続いて、ベース層３１の上にＰＳＧ膜等の層間絶縁膜４１を形成し、ＩＧＢＴセル１０において層間絶縁膜４１にＮ＋型のエミッタ領域３８の一部および第１コンタクト領域３９が露出するようにコンタクトホールを形成する。これにより、ＩＧＢＴセル１０のゲート電極３７ａは層間絶縁膜４１で覆われる。また、ダイオードセル２０の層間絶縁膜４１はすべて除去され、ベース層３１からトレンチ電極３７ｂが露出している。そして、ＩＧＢＴセル１０およびダイオードセル２０の全域に層間絶縁膜４１を覆うようにＡｌ等のエミッタ電極４３を形成する。
【００５８】
さらに、ウェハの裏面にＮ型のフィールドストップ層４４を形成し、フィールドストップ層４４のうちＩＧＢＴセル１０に対応する領域にＰ型のコレクタ層４５を形成し、ダイオードセル２０に対応する領域にＮ型のカソード層４６を形成する。そして、コレクタ層４５およびカソード層４６の上にＡｌ等のコレクタ電極４７を形成し、ウェハを個々にダイシングカットすることで半導体装置として半導体チップが完成する。なお、ＩＧＢＴセル１０およびダイオードセル２０の外周部や外部との電気的接続のためのパッド等は上記の工程内で、もしくは、専用の工程でそれぞれ形成される。
【００５９】
図２は、各素子の動作領域４８、４９を示した断面図である。なお、図２では、各素子の動作領域４８、４９をドリフト層３０に示している。
【００６０】
上述のように、コレクタ層４５とカソード層４６との境界上に形成されたトレンチ３５のゲート電極３７ａはＩＧＢＴ素子として機能する。したがって、図２に示されるように、半導体基板３２の一面３３の面方向において、コレクタ層４５が形成された領域がＩＧＢＴ素子として動作するＩＧＢＴ動作領域４８となり、カソード層４６が形成された領域がダイオード素子として動作するダイオード動作領域４９となる。すなわち、ＩＧＢＴセル１０のうちコレクタ層４５とカソード層４６との境界までがＩＧＢＴ素子として機能させることができ、ダイオードセル２０のうちコレクタ層４５とカソード層４６との境界までがダイオード素子として機能させることができる。
【００６１】
以上説明したように、本実施形態では、ＩＧＢＴセル１０のベース層３１にフローティング層４０を設けていることが特徴となっている。これにより、フローティング層４０が電位の壁となって機能するので、ＩＧＢＴセル１０の動作時には、ドリフト層３０からベース層３１へのホールの流れが抑制される。したがって、ドリフト層３０からエミッタ電極４３にホールが吐き出されにくくなり、ドリフト層３０のホールおよび電子の濃度が上昇していわゆる導電率変調が促進される。このため、ドリフト層３０の抵抗が下がるので、ＩＧＢＴセル１０の定常損失低減を実現することができる。
【００６２】
一方、ダイオードセル２０の動作時には、ＩＧＢＴセル１０に設けられた第１コンタクト領域３９からドリフト層３０を介してダイオードセル２０側に供給されるホールの流れがフローティング層４０によって阻止される。これにより、ＩＧＢＴセル１０からダイオードセル２０への過剰なホール注入が抑制される。したがって、ＩＧＢＴセル１０のゲート干渉によってダイオードセル２０の順方向電圧Ｖｆが変動してしまうことを抑制することができる。
【００６３】
このように、フローティング層４０により、ＩＧＢＴセル１０の動作時にはドリフト層３０からベース層３１へのホールの流れを阻止でき、ダイオードセル２０の動作時には第１コンタクト領域３９（つまりＩＧＢＴセル１０）からダイオードセル２０へのホールの流れを阻止できる。すなわち、ＩＧＢＴセル１０においてトレンチゲート構造を構成するトレンチ３５の間にエミッタコンタクト用のトレンチを設けない構造であるが、ダイオード動作時にＩＧＢＴセル１０からダイオードセル２０への過剰なホール注入を抑制することができる。
【００６４】
また、エミッタコンタクト用のトレンチは不要であるから、隣同士のトレンチ３５の間にエミッタコンタクト用のトレンチを形成する必要がない。すなわち、エッチング工程の難易度やコストが高くならないようにすることができる。また、工程の難易度が高くならずに済むので、工程バラツキの要因も排除できる。
【００６５】
そして、ＩＧＢＴセル１０の第１コンタクト領域３９はチャネル領域の閾値電圧Ｖｔを決めるための不純物濃度に設定されているので、ダイオード素子のアノードの不純物濃度としては濃すぎる。しかしながら、本実施形態では、ダイオードセル２０の第２コンタクト領域４２の不純物濃度はＩＧＢＴセル１０の第１コンタクト領域３９の不純物濃度と異なっている。このため、ダイオード特性がＩＧＢＴセル１０の第１コンタクト領域３９の不純物濃度によって決まらないようにすることができ、第２コンタクト領域４２をアノードとして最適な不純物濃度に設定することができる。
【００６６】
（第２実施形態）
本実施形態では、第１実施形態と異なる部分について説明する。図３は、本実施形態に係る半導体装置の断面図である。また、図４は本実施形態に係る半導体装置の外縁部における一部平面図であり、図５は図４のＸ−Ｘ’−Ｘ’’断面図である。なお、図５ではコレクタ電極４７を省略している。
【００６７】
図３に示されるように、ダイオードセル２０のベース層３１の上に層間絶縁膜４１がトレンチ電極３７ｂ上を含むように形成されている。これにより、ダイオードセル２０ではトレンチ電極３７ｂとエミッタ電極４３とは層間絶縁膜４１によって電気的に分離されている。
【００６８】
また、第１実施形態では図示しなかったが、図４に示されるように、エミッタ電極４３は、層間絶縁膜４１に形成されたコンタクトホール４１ａを介してＩＧＢＴセル１０のエミッタ領域３８および第１コンタクト領域３９に接続されると共にダイオードセル２０の第２コンタクト領域４２に接続されている。
【００６９】
そして、トレンチ電極３７ｂは半導体装置の外縁部でエミッタ電極４３と電気的に接続されている。具体的には、図４に示されるように、ダイオードセル２０の領域において、トレンチ３５の長手方向の端部を覆うようにエミッタ引き出し電極５０が形成されている。このエミッタ引き出し電極５０は、図５に示されるように、トレンチ３５内のトレンチ電極３７ｂの上に形成されると共にトレンチ電極３７ｂに電気的に接続されている。さらに、エミッタ引き出し電極５０の上に絶縁層５１およびエミッタ電極４３が順に形成されており、絶縁層５１に設けられたコンタクトホール５２を介してエミッタ引き出し電極５０とエミッタ電極４３とが電気的に接続されている。これにより、トレンチ電極３７ｂはエミッタ引き出し電極５０を介してエミッタ電極４３に電気的に接続されている。
【００７０】
一方、ＩＧＢＴセル１０では、図４に示されるように、ゲート電極３７ａが埋め込まれたトレンチ３５の長手方向の端部を覆うようにゲート引き出し電極５３が形成され、このゲート引き出し電極５３はトレンチ３５が形成された領域の外側に引き回されている。そして、ゲート引き出し電極５３は、図５に示されるように、トレンチ３５内のゲート電極３７ａの上に形成されると共にゲート電極３７ａに電気的に接続されている。さらに、ゲート引き出し電極５３の上に絶縁層５１およびゲートメタル電極５４が順に形成されており、絶縁層５１に設けられたコンタクトホール５５を介してゲート引き出し電極５３とゲートメタル電極５４とが電気的に接続されている。これにより、ゲート電極３７ａはゲート引き出し電極５３を介してゲートメタル電極５４に電気的に接続されている。
【００７１】
以上のように、ダイオードセル２０に設けられたトレンチ電極３７ｂは、ダイオードセル２０の外縁部でエミッタ電極４３と電気的に接続されていても良い。このような構造によると、ダイオードセル２０から層間絶縁膜４１をすべて除去するための工程が不要となるので、半導体装置の製造が容易になる。
【００７２】
（第３実施形態）
本実施形態では、第２実施形態と異なる部分について説明する。上記第２実施形態では、トレンチ電極３７ｂはトレンチ３５の長手方向の端部でエミッタ引き出し電極５０を介してエミッタ電極４３に電気的に接続されていたが、本実施形態では、トレンチ電極３７ｂはエミッタ電極４３とは異なる制御電極に接続されることが特徴となっている。
【００７３】
図６は、本実施形態に係る半導体装置の断面図である。この図に示されるように、エミッタ引き出し電極５０およびゲート引き出し電極５３のレイアウトは第２実施形態と同じであるが、エミッタ電極４３とゲートメタル電極５４との間に制御電極５６が設けられている。この制御電極５６は、エミッタ電極４３およびゲートメタル電極５４の両者から分離している。そして、この制御電極５６にエミッタ引き出し電極５０がコンタクトホール５２を介して電気的に接続されている。
【００７４】
これによると、トレンチ電極３７ｂに対して制御電極５６を介してエミッタ電位とは異なる電圧を独立してトレンチ電極３７ｂに印加することができる。したがって、ダイオードセル２０のトレンチ電極３７ｂの電位を制御することができる。
【００７５】
（第４実施形態）
本実施形態では、第１〜第３実施形態と異なる部分について説明する。本実施形態では、ダイオードセル２０のトレンチ電極３７ｂをゲートメタル電極５４に電気的に接続したことが特徴となっている。
【００７６】
図７は、本実施形態に係る半導体装置の断面図である。この図に示されるように、ＩＧＢＴセル１０およびダイオードセル２０の両領域に形成されたトレンチ３５の長手方向の端部を覆うようにゲート引き出し電極５３が形成されている。また、ゲート引き出し電極５３はコンタクトホール５７を介してゲートメタル電極５４に電気的に接続されている。
【００７７】
これによると、ダイオードセル２０のトレンチ電極３７ｂにＩＧＢＴセル１０のゲート電極３７ａと同じゲート電圧を印加することができる。
【００７８】
（第５実施形態）
本実施形態では、第１〜第４実施形態と異なる部分について説明する。図８は、本実施形態に係る半導体装置の断面図である。この図に示されるように、ダイオードセル２０にはトレンチ３５、ゲート絶縁膜３６、およびトレンチ電極３７ｂが設けられておらず、第２コンタクト領域４２が等間隔で形成された構造になっている。このように、ダイオードセル２０にトレンチ電極３７ｂを設けない構造とすることもできる。
【００７９】
（第６実施形態）
本実施形態では、第１〜第５実施形態と異なる部分について説明する。図９は、本実施形態に係る半導体装置の断面図および各素子の動作領域４８、４９を示した図である。この図に示されるように、本実施形態ではＩＧＢＴセル１０のうちダイオードセル２０側の外縁部に位置する２つのベース層３１には、フローティング層４０がそれぞれ設けられていない。
【００８０】
ここで、「ＩＧＢＴセル１０のうちダイオードセル２０側の外縁部」とは、図９に示されるように、ＩＧＢＴセル１０のうち最もコレクタ層４５とカソード層４６との境界側に位置するベース層３１を含む領域を指している。
【００８１】
また、フローティング層４０が設けられていない当該ベース層３１には、ＩＧＢＴ素子として機能するエミッタ領域３８および第１コンタクト領域３９は形成されている。
【００８２】
このため、図９に示されるように、ＩＧＢＴセル１０においてフローティング層４０が設けられていないベース層３１はチャネル領域となるのでＩＧＢＴ素子として機能する。また、当該ベース層３１にはフローティング層４０が設けられていないので、第１コンタクト領域３９からカソード層４６側にホールが供給されるため、ダイオード素子としても機能する。したがって、ダイオード動作領域４９は、ＩＧＢＴセル１０のうちフローティング層４０が設けられていない領域まで拡大している。
【００８３】
このように、ダイオード動作領域４９がＩＧＢＴ動作領域４８に重なっているので、各動作領域４８、４９が重なった分だけダイオードセル２０の領域を小さくすることができる。つまり、半導体チップのチップサイズを低減できる。
【００８４】
（第７実施形態）
本実施形態では、第１〜第５実施形態と異なる部分について説明する。図１０は、本実施形態に係る半導体装置の断面図および各素子の動作領域４８、４９を示した図である。この図に示されるように、第６実施形態で示された構造においてダイオードセル２０のベース層３１の上に層間絶縁膜４１がトレンチ電極３７ｂ上を含むように形成されている。これにより、ダイオードセル２０ではトレンチ電極３７ｂとエミッタ電極４３とは層間絶縁膜４１によって電気的に分離されている。
【００８５】
これにより、トレンチ電極３７ｂは例えば図４に示されるようにエミッタ引き出し電極５０を介してエミッタ電極４３に接続されたり、図６に示されるようにエミッタ引き出し電極５０を介して制御電極５６に接続される。また、図７に示されるようにトレンチ電極３７ｂはエミッタ引き出し電極５０を介してゲートメタル電極５４に接続されても良い。
【００８６】
以上のように、ダイオードセル２０においてトレンチ電極３７ｂを覆うように層間絶縁膜４１を設けることで、トレンチ電極３７ｂの電位を適宜制御できる。
【００８７】
（第８実施形態）
本実施形態では、第６、第７実施形態と異なる部分について説明する。図１１は、本実施形態に係る半導体装置の断面図および各素子の動作領域４８、４９を示した図である。この図に示されるように、図９に示される構造に対して、ダイオードセル２０にトレンチ３５、ゲート絶縁膜３６、およびトレンチ電極３７ｂが設けられていない構造になっている。このように、ダイオード動作領域４９がＩＧＢＴ動作領域４８と重なる構造においても、ダイオードセル２０にトレンチ電極３７ｂを設けない構造とすることができる。
【００８８】
（第９実施形態）
本実施形態では、第１〜第８実施形態と異なる部分について説明する。図１２は、本実施形態に係る半導体装置の断面図および各素子の動作領域４８、４９を示した図である。
【００８９】
図１２に示されるように、ＩＧＢＴセル１０のうちダイオードセル２０側の外縁部に位置するベース層３１およびダイオードセル２０のうちＩＧＢＴセル１０側の外縁部に位置するベース層３１には、第１コンタクト領域３９およびフローティング層４０が形成され、エミッタ領域３８は形成されていない。なお、このベース層３１に形成された第１コンタクト領域３９は、第２コンタクト領域４２でも良い。
【００９０】
ここで、「ＩＧＢＴセル１０のうちダイオードセル２０側の外縁部」はＩＧＢＴセル１０のうち最もコレクタ層４５とカソード層４６との境界側に位置するベース層３１を含む領域を指す。同様に、「ダイオードセル２０のうちＩＧＢＴセル１０側の外縁部」はダイオードセル２０のうち最もコレクタ層４５とカソード層４６との境界側に位置するベース層３１を含む領域を指す。
【００９１】
本実施形態では、ＩＧＢＴセル１０およびダイオードセル２０の各領域のうち最もコレクタ層４５とカソード層４６との境界側に位置するベース層３１に第１コンタクト領域３９およびフローティング層４０が形成され、エミッタ領域３８は形成されていない。そして、コレクタ層４５とカソード層４６との境界上に位置するトレンチ３５にはトレンチ電極３７ｂが形成されているが、当該トレンチ電極３７ｂは層間絶縁膜４１に覆われておらず、エミッタ電極４３と電気的に接続されている。
【００９２】
このような構造によると、ＩＧＢＴセル１０およびダイオードセル２０の各領域のうち最もコレクタ層４５とカソード層４６との境界側に位置する各ベース層３１は、ＩＧＢＴ素子としてもダイオード素子としても機能しない領域となる。このため、図１２に示されるように、ＩＧＢＴセル１０およびダイオードセル２０では、最もコレクタ層４５とカソード層４６との境界側のベース層３１を除いた領域がそれぞれ動作領域４８、４９となる。つまり、本実施形態では、各動作領域４８、４９が重複することはない。
【００９３】
したがって、ＩＧＢＴセル１０の動作時には、フローティング層４０によってドリフト層３０からベース層３１へのホールの流れが抑制されて導電率変調が促進されることで定常損失を低減することができる。また、ダイオードセル２０の動作時には、ＩＧＢＴセル１０からの余分なホールの注入が抑制されることでゲート干渉によってダイオードセル２０の順方向電圧Ｖｆが変動してしまうことを抑制することができる。
【００９４】
（第１０実施形態）
本実施形態では、第９実施形態と異なる部分について説明する。図１３は、本実施形態に係る半導体装置の断面図および各素子の動作領域４８、４９を示した図である。この図に示されるように、第９実施形態で示された構造に対して層間絶縁膜４１がトレンチ電極３７ｂ上を含むように形成され、トレンチ電極３７ｂとエミッタ電極４３とは層間絶縁膜４１によって電気的に分離されている。
【００９５】
これにより、上述のように、エミッタ引き出し電極５０を介してトレンチ電極３７ｂをエミッタ電極４３、制御電極５６、およびゲートメタル電極５４のいずれかに接続することができる。
【００９６】
（第１１実施形態）
本実施形態では、第９実施形態と異なる部分について説明する。図１４は、本実施形態に係る半導体装置の断面図および各素子の動作領域４８、４９を示した図である。この図に示されるように、第９実施形態で示された構造に対してダイオードセル２０にトレンチ３５、ゲート絶縁膜３６、およびトレンチ電極３７ｂが設けられていない構造になっている。
【００９７】
なお、図１４に示されるように、フローティング層４０はＩＧＢＴセル１０からＩＧＢＴセル１０とダイオードセル２０との境界（つまりコレクタ層４５とカソード層４６との境界）を越えてダイオードセル２０に達するように形成されている。これにより、ＩＧＢＴセル１０の動作時には、フローティング層４０によってドリフト層３０からベース層３１へのホールの注入を抑制することができる。また、ダイオードセル２０の動作時には、ＩＧＢＴセル１０からの余分なホールの注入を抑制することができる。
【００９８】
以上のように、ＩＧＢＴ動作領域４８とダイオード動作領域４９とが完全に分離される構造においても、ダイオードセル２０にトレンチ電極３７ｂを設けない構造とすることができる。
【００９９】
（第１２実施形態）
本実施形態では、第１１実施形態と異なる部分について説明する。図１５は、本実施形態に係る半導体装置の断面図および各素子の動作領域４８、４９を示した図である。この図に示されるように、フローティング層４０は図１４に示される構造においてＩＧＢＴセル１０全域だけでなくダイオードセル２０の全域にも形成されている。
【０１００】
これにより、ＩＧＢＴセル１０の動作時およびダイオードセル２０の動作時のいずれにおいても、ＩＧＢＴセル１０からもダイオードセル２０からもダイオードセル２０のドリフト層３０に余分なホールの注入を抑制することができる。
【０１０１】
（第１３実施形態）
本実施形態では、第９実施形態と異なる部分について説明する。図１６は、本実施形態に係る半導体装置の断面図および各素子の動作領域４８、４９を示した図である。この図に示されるように、フローティング層４０は図１２に示される構造においてＩＧＢＴセル１０全域だけでなくダイオードセル２０の全域にも形成されている。これにより、第１２実施形態と同様の効果を得ることができる。
【０１０２】
（第１４実施形態）
本実施形態では、第１３実施形態と異なる部分について説明する。図１７は、本実施形態に係る半導体装置の断面図および各素子の動作領域４８、４９を示した図である。この図に示されるように、図１６に示された構造に対して層間絶縁膜４１がトレンチ電極３７ｂ上を含むように形成され、トレンチ電極３７ｂとエミッタ電極４３とが層間絶縁膜４１によって電気的に分離されている。
【０１０３】
これにより、上述のように、エミッタ引き出し電極５０を介してトレンチ電極３７ｂをエミッタ電極４３、制御電極５６、およびゲートメタル電極５４のいずれかに接続することができる。また、第１２実施形態と同様に、ＩＧＢＴセル１０およびダイオードセル２０の両領域からのダイオードセル２０のドリフト層３０へのホールの注入を抑制することができる。
【０１０４】
（他の実施形態）
上記各実施形態で示された構造は一例であり、他の構造でも良い。すなわち、コレクタ層４５とカソード層４６との境界の位置、ベース層３１のうちフローティング層４０が設けられる範囲、エミッタ領域３８が形成される範囲、ゲート電極３７ａがＩＧＢＴ素子として機能する位置等をそれぞれ設定することにより、図１〜図１７に示された構造以外の構造を実現することができる。
【０１０５】
また、上記各実施形態では、ダイオードセル２０では層間絶縁膜４１を完全に取り除いていたが、層間絶縁膜４１がダイオードセル２０に残されていても良い。この他、フィールドストップ層４４も必須ではなく、半導体基板３２はドリフト層３０とベース層３１だけでなく他の層が設けられていても良い。さらに、上記各実施形態で示されたＮ型やＰ型の導電型はそれぞれが逆の導電型で構成されていても良い。
【符号の説明】
【０１０６】
１０    ＩＧＢＴセル
２０    ダイオードセル
３０    ドリフト層
３１    ベース層
３２    半導体基板
３５    トレンチ
３６    ゲート絶縁膜
３７ａ  ゲート電極
３７ｂ  トレンチ電極
３８    エミッタ領域
３９    第１コンタクト領域
４０    フローティング層
４１    層間絶縁膜
４２    第２コンタクト領域
４３    エミッタ電極
４５    コレクタ層
４６    カソード層
４７    コレクタ電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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