(57)【特許請求の範囲】
【請求項１】
半導体基板の第１領域に形成された第１半導体素子を有する第１構造体と、
前記第１構造体上に、前記第１半導体素子と第１層間絶縁膜を介して絶縁されて形成された金属膜と、
前記金属膜上に、前記金属膜と第２層間絶縁膜を介して絶縁されて形成された第２半導体素子を有する第２構造体と、
前記半導体基板の第２領域に形成され、前記金属膜と絶縁された第３半導体素子を有する第３構造体と、
前記第１半導体素子および前記第２半導体素子と前記第３構造体とをそれぞれ電気的に接続する第１接続部材および第２接続部材と、
を有し、
前記金属膜は前記第１接続部材および前記第２接続部材よりも低い熱伝導度を有し、
前記金属膜は波長３μｍ以上の光に対し、前記第１層間絶縁膜、前記第２層間絶縁膜よりも高い反射率を有することを特徴とする半導体装置。
【請求項２】
前記金属膜は前記第１半導体素子と平面的に重なる位置に配置されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記金属膜は、複数の元素からなる化合物または合金からなることを特徴とする請求項１記載の半導体装置。
【請求項４】
前記第２半導体素子はポリシリコン膜を有することを特徴とする請求項１記載の半導体装置。
【請求項５】
前記ポリシリコン膜はレーザーによる熱処理を行うことで形成されていることを特徴とする請求項４記載の半導体装置。
【請求項６】
前記第２半導体素子は、
前記半導体基板の主面の第１方向に延在するストライプ状の複数の第１配線と、
前記複数の第１配線のそれぞれの上部に所定の間隔をおいて形成され、前記複数の第１配線のそれぞれと電気的に接続された複数のダイオードと、
前記複数のダイオードのそれぞれの上に形成され、前記複数のダイオードと電気的に接続された複数の不揮発性メモリと、
前記複数の不揮発性メモリ上に形成され、前記複数の不揮発性メモリと電気的に接続された、前記第１方向と直交する第２方向に延在するストライプ状の複数の第２配線と、
を有し、
前記複数のダイオードのそれぞれは第１導電型の多結晶半導体層および第２導電型の多結晶半導体層が積層された柱状の積層構造を有し、
前記複数の不揮発性メモリのそれぞれは前記複数のダイオードのそれぞれの上に順に積層された第１金属電極膜、相変化材料層および第２金属電極膜からなる柱状の積層構造を有し、
前記複数の第１配線および前記複数の第２配線は、前記複数の不揮発性メモリを選択するワード線およびビット線を構成していることを特徴とする請求項１記載の半導体装置。
【請求項７】
前記第２半導体素子は、
前記半導体基板の主面上に形成された第１導電膜と、
前記第１導電膜上に交互に積層された複数の第２絶縁膜および複数の第２導電膜と、
前記複数の第２絶縁膜および前記複数の第２導電膜は前記第１導電膜の上面に達する複数の孔を有し、
前記複数の孔のそれぞれの内壁に、前記内壁に沿って前記内壁側から順に形成された、第３絶縁膜、チャネル半導体層および前記複数の孔の底部において前記第１導電膜と電気的に接続された相変化材料層と、
前記チャネル半導体層上および前記第２絶縁膜上に形成され、前記半導体基板の主面に沿う方向にストライプ状に延在する複数の第２配線と、
を有し、
前記複数の第２導電膜、前記第３絶縁膜、前記チャネル半導体層、および前記相変化材料層により構成された複数の不揮発性メモリを有することを特徴とする請求項１記載の半導体装置。
【請求項８】
前記第１半導体素子は相変化材料層を有する不揮発性メモリであることを特徴とする請求項１記載の半導体装置。
【請求項９】
前記第２半導体素子は、
前記半導体基板上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜上に形成されたゲート電極と、
前記ゲート電極の下部の前記半導体基板を挟むように前記半導体基板の主面に形成された複数の不純物拡散層と、
を有することを特徴とする請求項１記載の半導体装置。
【請求項１０】
（ａ）半導体基板上に、第１半導体素子を有する第１構造体を形成する工程と、
（ｂ）前記第１構造体上に、前記第１半導体素子と平面的に重なるように前記第１半導体素子と絶縁された第１金属膜を形成する工程と、
（ｃ）前記第１金属膜上に、前記第１金属膜と絶縁された第２半導体素子を有する第２構造体を形成する工程と、
（ｄ）前記半導体基板上に、前記第１金属膜と絶縁された第３半導体素子を有する第３構造体を形成する工程と、
（ｅ）前記第３半導体素子と前記第１半導体素子とを電気的に接続する第１接続部材を形成する工程と、
（ｆ）前記第３半導体素子と前記第２半導体素子とを電気的に接続する第２接続部材を形成する工程と、
を有し、
前記第１金属膜は前記第１接続部材および前記第２接続部材よりも熱伝導度が低く、
前記（ｃ）工程では、前記第２半導体素子を形成する際に前記第１金属膜により反射されるレーザーにより前記半導体基板の上面側から熱処理を行うことを特徴とする半導体装置の製造方法。
【請求項１１】
前記第１半導体素子および前記第２半導体素子の少なくとも一方はメモリであり、
前記第３半導体素子は前記メモリの周辺回路であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１２】
前記（ｃ）工程では、アモルファスシリコン膜を前記レーザーにより熱処理することで多結晶化し、ポリシリコン膜を形成することを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１３】
前記レーザーの波長は３μｍ以上であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１４】
前記レーザーによる熱処理の時間は１０ｍｓ以下であることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１５】
前記レーザーによる熱処理の温度は１０００℃以上であることを特徴とする請求項１２記載の半導体装置の製造方法。
【請求項１６】
前記第２半導体素子は、
（ｇ１）前記第１構造体上に第１半導体膜、第２金属膜、前記第２金属膜と電気的に接続された第１導電型の半導体層および第２導電型の半導体層を順次形成する工程と、
（ｇ２）前記第１導電型の半導体層および前記第２導電型の半導体層を前記レーザーを用いて熱処理する工程と、
（ｇ３）前記（ｇ２）工程の後、前記第２導電型の半導体層上に第１金属電極膜、相変化材料層および第２金属電極膜を順次形成する工程と、
（ｇ４）前記半導体基板の主面に沿う第１方向に沿って前記第２金属電極膜、前記相変化材料層、前記第１金属電極膜、前記第２導電型の半導体層、前記第１導電型の半導体層および前記第２金属膜をストライプ状に加工して、前記第２金属膜からなる複数の第１配線と、前記第２金属電極膜、前記相変化材料層、前記第１金属電極膜、前記第２導電型の半導体層および前記第１導電型の半導体層を含む複数の第１パターンとを形成し、
（ｇ５）前記複数の第１配線同士の間および前記複数の第１パターン同士の間を第１絶縁膜で埋め込んだ後、前記複数の第１パターンのそれぞれの上面を露出させる工程と、
（ｇ６）前記第１絶縁膜上および前記第２金属電極膜上に、前記第２金属電極膜と電気的に接続された第３金属膜を形成する工程と、
（ｇ７）前記第１方向と直交する第２方向に沿って前記第３金属膜、前記第１絶縁膜および前記複数の第１パターンをストライプ状に加工して、前記第３金属膜からなる複数の第２配線、前記第１絶縁膜および前記複数の第１パターンを含む複数の第２パターンを形成し、前記第１金属電極膜、前記相変化材料層および前記第２金属電極膜からなる複数の不揮発性メモリを形成する工程と、
（ｇ８）前記複数の第２パターン同士の間を層間絶縁膜で埋め込んだ後、前記層間絶縁膜の上面を平坦化する工程と、
により形成されることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１７】
前記第２半導体素子は、
（ｈ１）前記第１構造体上に第１半導体膜および第１導電膜を順次形成する工程と、
（ｈ２）前記第１導電膜上に複数の第２絶縁膜と複数の第２導電膜とを交互に積層する工程と、
（ｈ３）前記複数の第２絶縁膜および前記複数の第２導電膜を貫き前記第１導電膜の上面を露出する複数の孔を形成する工程と、
（ｈ４）前記複数の孔の内壁に第３絶縁膜およびチャネル半導体層を順次形成した後、前記チャネル半導体層をレーザーにより熱処理した後、前記複数の孔の底部の前記第３絶縁膜および前記チャネル半導体層をエッチバックし、前記第１導電膜の上面を露出する工程と、
（ｈ５）前記複数の孔内に相変化材料層を形成して前記複数の孔内を埋める工程と、
（ｈ６）前記相変化材料層をエッチバックして前記チャネル半導体層の上面を露出させ、前記第２導電膜、前記第３絶縁膜、前記チャネル半導体層および前記相変化材料層からなる複数の不揮発性メモリを形成する工程と、
（ｈ７）前記（ｈ６）工程の後、前記チャネル半導体層上に、前記チャネル半導体層と電気的に接続された第３金属膜を形成する工程と、
（ｈ８）前記半導体基板の主面に沿う第１方向に直交する第２方向に沿って前記第３金属膜をストライプ状に加工し、前記第３金属膜からなる第２配線を形成する工程と、
により形成されることを特徴とする請求項１０記載の半導体装置の製造方法。
【請求項１８】
前記（ｈ２）工程では、前記第１導電膜上に前記複数の第２絶縁膜と第２半導体膜からなる前記複数の第２導電膜とを交互に積層し、前記複数の第２導電膜のそれぞれをレーザーによって熱処理することを特徴とする請求項１７記載の半導体装置の製造方法。
【請求項１９】
前記第２半導体素子は、
（ｉ１）前記第１構造体上に第１半導体膜、絶縁膜および第２半導体膜を順次形成する工程と、
（ｉ２）前記絶縁膜および前記第２半導体膜をパターニングし、前記絶縁膜からなるゲート絶縁膜と、前記第２半導体膜からなるゲート電極とを形成する工程と、
（ｉ３）前記ゲート電極をマスクとして前記第１半導体膜の上面に不純物を打ち込み、複数の不純物拡散層を形成した後、前記不純物拡散層をレーザーによって熱処理する工程と、
（ｉ４）前記ゲート電極上および前記不純物拡散層上に複数のシリサイド層を形成する工程と、
により形成された、前記ゲート電極、前記ゲート絶縁膜、前記不純物拡散層を含む電界効果トランジスタであることを特徴とする請求項１０記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造方法に関し、特に、半導体素子を含む層を積層した構造を有する半導体装置およびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、ロジック回路または不揮発性メモリなどを有する半導体装置の製造工程において、製造工程中の半導体装置を加熱する際、従来用いられてきたランプ式などの加熱方式に替えて、レーザーを用いた加熱方式が盛んに用いられている。レーザーアニールは短時間で高温の熱処理を施すことが可能であり、加熱対象の領域以外の領域を長時間高温に曝すことを防ぐことができるため、半導体装置が熱により受けるダメージを低減し、素子の信頼性を高めることができるなどの利点がある。
【０００３】
レーザーアニールは、例えば、カルコゲナイド（chalcogenide）のような相変化材料を用いた相変化メモリ（Phase-change Random Access Memory：ＰＲＡＭ）の製造工程において、非結晶状態のアモルファスシリコン膜を熱処理によって結晶化し、前記アモルファスシリコン膜からなるポリシリコン膜を形成する工程で用いられる。また、レーザーアニールは不純物拡散層内の不純物を活性化させる工程においても用いられる。ここで、ランプ式の熱処理ではなくレーザーアニールを用いているのは、相変化メモリ内の熱処理を必要とする領域以外の領域が熱により負荷を受ける事を防ぐためである。
【０００４】
相変化メモリは、相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違う特性を利用し、金属電極に挟まれた相変化材料層に電流を流すことで電気的に書き換えを行うメモリ素子である。相変化メモリの基本的なメモリセルの構造は、記憶素子（相変化材料層）と選択素子とを組み合わせた構造である。
【０００５】
また、相変化メモリは、不揮発性でありながら、書込み・読出しの動作がＤＲＡＭ（Dynamic Random Access Memory）と同程度に高速であると予想され、かつセル面積をフラッシュメモリと同程度に縮小可能であることから、次世代不揮発性メモリとして有力視されている。
【０００６】
特許文献１（特開２００３−１０００８５号公報）には、選択素子としてダイオードを有する相変化メモリが開示されている。
【０００７】
また、抵抗変化型素子を利用した不揮発性メモリを高集積化する方法として、所定のメモリセルを選択する選択素子であるトランジスタと抵抗変化型素子とを並列に接続したメモリセルを直列に複数個接続するメモリアレイが特許文献２（特開２００４−２７２９７５号公報）に開示されている。また、抵抗変化型メモリセルは特許文献３（特開２００５−２６００１４号公報）に開示されているように多層積層することで、大容量化を推進することも可能である。
【０００８】
また、特許文献４（特開２００５−１３６２１３号公報）には、レーザーアニールで形成したＴＦＴ（Thin Film Transistor：薄膜トランジスタ）素子の異常動作を抑制し、また、短時間で基板と素子とを剥離できる技術が開示されている。この技術は、複数の空隙を有する多孔質の酸化シリコン膜からなる断熱膜を、ガラス基板とガラス基板上のＴＦＴ素子との間に設け、ＴＦＴ素子を構成する非結晶半導体層をエキシマレーザにより長時間高温でアニールして結晶化することで、キャリア移動度が大きい素子を形成するものである。特許文献４では、前述した結晶化アニールの工程の後に前記断熱膜を除去することで、ＴＦＴ素子が動作時の熱によって異常動作を起こすことを防ぐことができるとしている。ただし、ここでの断熱膜は高温を保持する目的で配置された酸化シリコン膜であり、断熱膜の下層がレーザーよって加熱されることを防ぐためのものではない。また、特許文献４に示された技術はガラス基板などの上の薄膜トランジスタに適用されるものであり、不揮発性メモリまたはロジック回路などに適用する旨の記載はされていない。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００３−１０００８５号公報
【特許文献２】特開２００４−２７２９７５号公報
【特許文献３】特開２００５−２６００１４号公報
【特許文献４】特開２００５−１３６２１３号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
加工ルール３２ｎｍ世代以降、フラッシュメモリに代わるデータストレージ用メモリが必要となる。データストレージ用メモリの最重要課題である低コスト化は、特許文献３に記載されているように、メモリの３次元化により実現できる。すなわち、メモリを積層することにより、メモリの低コスト化および大容量化を実現できる。
【００１１】
また、相変化メモリの選択素子にはトランジスタを用いることもできるが、ダイオードを選択素子として用い、ダイオードと相変化材料層の直列構造をクロスポイント型に配列したメモリアレイがセルの微細化の観点から最も有望である。
【００１２】
例えば、選択素子であるダイオードはポリシリコン膜からなることが好ましく、このポリシリコン膜を形成する工程では、アモルファスシリコン膜を熱処理することにより結晶化してポリシリコン膜を形成する方法が考えられる。この際、相変化メモリの熱負荷を低減する目的で、レーザーアニールを用いて熱処理を行う方法が考えられる。
【００１３】
レーザーアニールは短時間で高温の熱処理を行うことが可能であるが、熱処理を行う層を透過したレーザーが、すでに形成された、熱に弱い下層の素子を加熱してダメージを与えてしまう問題がある。
【００１４】
特に、メモリセルアレイが積層された相変化メモリの場合、抵抗可変素子である相変化材料層はアモルファスシリコンの結晶化温度のような高温下では融解または昇華してしまうため、相変化メモリが正常に動作しなくなる虞がある。
【００１５】
また、相変化メモリに限らず、例えばＣＭＩＳＦＥＴ（Complementary Metal Insulator Semiconductor Field Effect Transistor）などの素子が積層された積層構造を有する半導体装置の場合、ＣＭＩＳＦＥＴを構成するｈｉｇｈ−ｋ絶縁膜またはシリサイド層などは、アモルファスシリコンの結晶化温度またはソース・ドレイン領域である不純物拡散層の活性化温度のような高温に曝された場合に特性が劣化する可能性がある。従って、積層構造を有する半導体装置の上層のＣＭＩＳＦＥＴを形成する工程においてレーザーアニールを行う際、下層のＣＭＩＳＦＥＴを構成するｈｉｇｈ−ｋ絶縁膜またはシリサイド層に直接レーザーが当たると、高温によりｈｉｇｈ−ｋ絶縁膜またはシリサイド層の特性が変化し、半導体装置が正常に作動しなくなる虞がある。
【００１６】
本発明の目的は、半導体装置の信頼性を向上することにある。特に、半導体素子を有する構造体を複数層積層して構成される半導体装置の製造工程において、レーザーによる半導体素子への熱負荷を低減する。
【００１７】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１８】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１９】
本願の一発明による半導体装置は、
半導体基板の第１領域に形成された第１半導体素子を有する第１構造体と、
前記第１構造体上に、前記第１半導体素子と絶縁されて形成された金属膜と、
前記金属膜上に、前記金属膜と絶縁されて形成された第２半導体素子を有する第２構造体と、
前記半導体基板の第２領域に形成され、前記金属膜と絶縁された第３半導体素子を有する第３構造体と、
前記第１半導体素子および前記第２半導体素子と前記第３構造体とをそれぞれ電気的に接続する第１接続部材および第２接続部材と、
を有し、
前記金属膜は前記第１接続部材および前記第２接続部材よりも低い熱伝導度を有しているものである。
【００２０】
また、本願の一発明による半導体装置の製造方法は、
（ａ）半導体基板上に、第１半導体素子を有する第１構造体を形成する工程と、
（ｂ）前記第１構造体上に、前記第１半導体素子と平面的に重なるように前記第１半導体素子と絶縁された第１金属膜を形成する工程と、
（ｃ）前記第１金属膜上に、前記第１金属膜と絶縁された第２半導体素子を有する第２構造体を形成する工程と、
を有し、
前記（ｃ）工程では、前記第２半導体素子を形成する際にレーザーにより熱処理を行うものである。
【発明の効果】
【００２１】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２２】
本発明によれば、半導体装置の信頼性を向上することができる。
【図面の簡単な説明】
【００２３】
【図１】本発明の実施の形態１である相変化メモリの平面図である。
【図２】図１のＡ−Ａ線における要部断面図である。
【図３】図１のＢ−Ｂ線における要部断面図である。
【図４】図１のＣ−Ｃ線における要部断面図である。
【図５】図１のＤ−Ｄ線における要部断面図である。
【図６】本発明の実施の形態１である相変化メモリの俯瞰図である。
【図７】本発明の実施の形態１である相変化メモリの動作を説明する等価回路図である。
【図８】本発明の実施の形態１である相変化メモリの製造方法を示す要部断面図である。
【図９】図８に続く半導体装置の製造方法を説明する要部断面図である。
【図１０】図９に続く半導体装置の製造方法を説明する要部断面図である。
【図１１】図１０に続く半導体装置の製造方法を説明する要部断面図である。
【図１２】図１１に続く半導体装置の製造方法を説明する要部断面図である。
【図１３】図１２に続く半導体装置の製造方法を説明する要部断面図である。
【図１４】図１３に続く半導体装置の製造方法を説明する俯瞰図である。
【図１５】図１４に続く半導体装置の製造方法を説明する俯瞰図である。
【図１６】図１５に続く半導体装置の製造方法を説明する俯瞰図である。
【図１７】図１６に続く半導体装置の製造方法を説明する要部断面図である。
【図１８】図１７に続く半導体装置の製造方法を説明する要部断面図である。
【図１９】図１８に続く半導体装置の製造方法を説明する要部断面図である。
【図２０】例として示す半導体装置の要部断面図である。
【図２１】ＴｉＮ膜形成時のプラズマ励起のためのＲＦパワーとＴｉＮ膜の抵抗値との関係を表わすグラフである。
【図２２】レーザーアニール工程における上層メモリセルおよび下層メモリセルの温度の関係を表わすグラフである。
【図２３】本発明の実施の形態２である相変化メモリの平面図である。
【図２４】図２３のＥ−Ｅ線における要部断面図である。
【図２５】図２３のＦ−Ｆ線における要部断面図である。
【図２６】本発明の実施の形態２である相変化メモリの一部を示す要部断面図である。
【図２７】本発明の実施の形態２であるメモリセルブロックの等価回路図である。
【図２８】本発明の実施の形態２である相変化メモリの製造方法を示す要部断面図である。
【図２９】図２８に続く半導体装置の製造方法を説明する要部断面図である。
【図３０】図２９に続く半導体装置の製造方法を説明する要部断面図である。
【図３１】図３０に続く半導体装置の製造方法を説明する平面図である。
【図３２】図３１のＦ−Ｆ線における要部断面図である。
【図３３】図３１に続く半導体装置の製造方法を説明する平面図である。
【図３４】図３３のＦ−Ｆ線における要部断面図である。
【図３５】図３４に続く半導体装置の製造方法を説明する要部断面図である。
【図３６】図３５に続く半導体装置の製造方法を説明する要部断面図である。
【図３７】図３６に続く半導体装置の製造方法を説明する平面図である。
【図３８】図３７のＥ−Ｅ線における要部断面図である。
【図３９】図３７のＦ−Ｆ線における要部断面図である。
【図４０】図３７に続く半導体装置の製造方法を説明する要部断面図である。
【図４１】本発明の実施の形態３である半導体装置の要部断面図である。
【図４２】本発明の実施の形態３であるＣＭＩＳの製造方法を示す要部断面図である。
【図４３】図４２に続く半導体装置の製造方法を説明する要部断面図である。
【図４４】図４３に続く半導体装置の製造方法を説明する要部断面図である。
【図４５】図４４に続く半導体装置の製造方法を説明する要部断面図である。
【図４６】図４５に続く半導体装置の製造方法を説明する要部断面図である。
【図４７】図４６に続く半導体装置の製造方法を説明する要部断面図である。
【図４８】図４７に続く半導体装置の製造方法を説明する要部断面図である。
【発明を実施するための形態】
【００２４】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００２５】
また、以下の実施の形態で用いる図面においては、断面図であっても図面を見易くするために部分的にハッチングを省略する場合がある。
【００２６】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするために部分的にハッチングを付す場合がある。
【００２７】
（実施の形態１）
本実施の形態では、自己整列した複数のメモリセルをビットラインとワードラインとの交点に垂直に配置形成するクロスポイント型のメモリマトリクスを有し、選択素子としてダイオードを有し、記憶素子として相変化メモリを有する半導体装置について説明する。
【００２８】
まず、本実施の形態における相変化メモリの断面図の一部を図１〜図６に示す。図１は本実施の形態の相変化メモリの平面図であり、第１方向にストライプ状に複数延在するワード線１１の上層に、第１方向に直交する第２方向にストライプ状に複数延在するビット線１８が形成されている構造を示している。なお、図１では図を分かりやすくするために、ワード線１１およびビット線１８のみを示している。図２、図３、図４および図５はそれぞれ、図１のＡ−Ａ線、Ｂ−Ｂ線、Ｃ−Ｃ線およびＤ−Ｄ線における要部断面図である。図６は、図１〜図５に示す相変化メモリのメモリアレイを示す俯瞰図である。
【００２９】
図２〜図５に示すように、半導体基板１上にはゲート絶縁膜ＧＯＸを介してゲート電極ＧＡＴＥが形成され、半導体基板１の上面にはゲート電極ＧＡＴＥの下部の半導体基板１を挟むように一対の拡散層ＤＩＦが形成されており、拡散層ＤＩＦおよびゲート電極ＧＡＴＥは、ワード線１１、２１、３１および４１またはビット線１８、２８、３８および４８を選択する電界効果トランジスタ（ＭＯＳＦＥＴ：Metal Oxide Semiconductor Field Effect Transistor）ＳＴを構成している。半導体基板１の上面には拡散層ＤＩＦに接して素子分離層２が形成されており、半導体基板１上にはゲート電極ＧＡＴＥおよび素子分離層２を覆うように層間絶縁膜ＩＦ１が形成され、図２に示すように、層間絶縁膜ＩＦ１上には層間絶縁膜ＩＬＤ１、ＩＦ１ａ、ＩＦ１ｂ、ＩＬＤ２、ＩＦ２ａ、ＩＦ２ｂ、ＩＬＤ３、ＩＦ３ａ、ＩＦ３ｂ、ＩＬＤ４およびＩＦ４ａが半導体基板１側から順に形成されている。
【００３０】
層間絶縁膜ＩＦ１上には、ワード線１１、ｐ型層１２、ｎ型層１３、シリサイド層１４、下部電極１５、相変化材料層１６および上部電極１７が順に積層された積層構造が層間絶縁膜ＩＬＤ１と同層に形成されている。ワード線１１は半導体基板１の主面に沿う第１方向に沿って延在しており、半導体基板１の主面に沿い第１方向に直交する第２方向に複数並んで形成されている。また、層間絶縁膜ＩＬＤ１上には、第２方向にストライプ状に延在するビット線１８が形成されており、上部電極１７と電気的に接続されている。ビット線１８の同層には配線層Ｍ１ａが形成されており、配線層Ｍ１ａは、層間絶縁膜ＩＬＤ１および層間絶縁膜ＩＦ１を貫くコンタクトプラグＣＰ１ａを介して拡散層ＤＩＦと電気的に接続されている。ｐ型層１２、ｎ型層１３、シリサイド層１４、下部電極１５、相変化材料層１６および上部電極１７は柱状の積層構造を有し、この積層構造は、第１方向に複数並んでワード線１１上に形成されている。つまり、ワード線１１およびビット線１８はストライプ状に複数形成されているため、ｐ型層１２、ｎ型層１３、シリサイド層１４、下部電極１５、相変化材料層１６および上部電極１７からなる複数のメモリセルは、ワード線１１およびビット線１８が平面的に交わる複数の交点に形成され、マトリクス状に配置されている。ここでは、ｐ型層１２、ｎ型層１３、シリサイド層１４、下部電極１５、相変化材料層１６および上部電極１７を含むメモリマトリクスを第１層目のメモリマトリクスと呼ぶ。
【００３１】
図２に示すように、層間絶縁膜ＩＬＤ１上には、ビット線１８と同層に形成された配線層Ｍ１ａと、ビット線１８および配線層Ｍ１ａを覆う層間絶縁膜ＩＦ１ａとが形成されている。層間絶縁膜ＩＦ１ａ上には、金属膜１９と、金属膜１９を覆う層間絶縁膜ＩＦ１ｂとが形成されている。金属膜１９はｐ型層１２、ｎ型層１３、シリサイド層１４、下部電極１５、相変化材料層１６および上部電極１７からなる複数のメモリセルの上部に形成され、平面的に各メモリセルと重なるように配置されている。
【００３２】
層間絶縁膜ＩＦ１ｂ上の層間絶縁膜ＩＬＤ２の同層には、層間絶縁膜ＩＬＤ１の同層に形成されたワード線１１、ｐ型層１２、ｎ型層１３、シリサイド層１４、下部電極１５、相変化材料層１６および上部電極１７と同様に、ワード線２１、ｐ型層２２、ｎ型層２３、シリサイド層２４、下部電極２５、相変化材料層２６および上部電極２７が形成されている。ｐ型層１２、ｎ型層１３、シリサイド層１４、下部電極１５、相変化材料層１６および上部電極１７と同様に、ｐ型層２２、ｎ型層２３、シリサイド層２４、下部電極２５、相変化材料層２６および上部電極２７からなる複数のメモリセルはマトリクス状に配置され、上部がビット線２８と電気的に接続されている。
【００３３】
層間絶縁膜ＩＦ２ａは、層間絶縁膜ＩＦ１ａと同様にビット線２８および配線層Ｍ２ａを覆うように形成され、層間絶縁膜ＩＦ２ａ上には、金属膜２９と、金属膜２９を覆う層間絶縁膜ＩＦ２ｂが形成されている。金属膜１９と同様に、金属膜２９はｐ型層２２、ｎ型層２３、シリサイド層２４、下部電極２５、相変化材料層２６および上部電極２７からなる複数のメモリセルと平面的に重なるように形成されている。
【００３４】
このように、本実施の形態の半導体装置では、積層されたメモリセル同士の間には金属膜が形成されており、同様に、層間絶縁膜ＩＦ２ｂ上および層間絶縁膜ＩＦ３ｂ上にはそれぞれ第３層目のメモリマトリクスおよび第４層目のメモリマトリクスが形成され、第３層目のメモリマトリクスおよび第４層目のメモリマトリクスの間には金属膜３９が形成されている。
【００３５】
図２に示すように、第４層目のメモリマトリクスの上部にはビット線４８が形成されており、ビット線４８はコンタクトプラグＣＰ１ａ〜ＣＰ４ａ、配線層Ｍ１ａ、Ｍ２ａおよびＭ３ａを介して電界効果トランジスタＳＴの拡散層ＤＩＦと電気的に接続されている。また、ビット線２８はコンタクトプラグＣＰ１ａ、ＣＰ２ａおよびビット線１８を介して電界効果トランジスタＳＴの拡散層ＤＩＦと電気的に接続されている。また、ビット線１８、２８、３８および４８と接続されていない拡散層ＤＩＦは、コンタクトプラグＣＰ１ａ〜ＣＰ４ａ、ＧＷＣおよび配線層Ｍ１ａ〜Ｍ４ａを介してグローバルビット線（図示しない）と電気的に接続されている。
【００３６】
図４に示すように、第４層目のメモリマトリクスの下部にはワード線４１が形成されており、ワード線４１はコンタクトプラグＣＰ１ｂ〜ＣＰ３ｂ、ワード線１１、配線層Ｍ２ｂ、Ｍ３ｂおよびコンタクトプラグＣＰを介して電界効果トランジスタＳＴの拡散層ＤＩＦと電気的に接続されている。また、ワード線３１はコンタクトプラグＣＰ２ｂ、ＣＰ１ｂ、ＣＰ、ワード線１１および２１を介して電界効果トランジスタＳＴの拡散層ＤＩＦと電気的に接続されている。また、ワード線１１、２１、３１および４１と接続されていない拡散層ＤＩＦは、コンタクトプラグＣＰ、ＣＰ１ｂ〜ＣＰ４ｂおよび配線層Ｍ１ｂ〜Ｍ４ｂを介してグローバルワード線（図示しない）と電気的に接続されている。
【００３７】
ここで、ワード線１１、２１、３１および４１ならびにビット線１８、２８、３８および４８は、タングステンを主体とする金属膜からなり、電界効果トランジスタＳＴによって選択され、情報の書込み、消去または読出しを行うメモリセルに電位を供給する配線である。ｐ型層１２、２２、３２および４２はｐ型の不純物（例えばＢ（ホウ素））が導入されたポリシリコンからなる半導体層であり、ｎ型層１３、２３、３３および４３はｎ型の不純物（例えばＰ（リン））が導入されたポリシリコンからなる半導体層である。ｐ型層１２、２２、３２および４２ならびにｎ型層１３、２３、３３および４３は、上部に形成されたメモリセルを選択するポリシリコンダイオードを構成している。
【００３８】
シリサイド層１４、２４、３４および４４は、ｎ型層１３、２３、３３および４３のそれぞれの上部の、Ｗ（タングステン）またはＴｉＮ（窒化チタン）などからなる下部電極１５、２５、３５および４５とをオーミック接触させるための層であり、例えばＷ（タングステン）またはＴｉ（チタン）などの金属とＳｉ（シリコン）との化合物からなる。
【００３９】
上部電極１７、２７、３７および４７は下部電極１５、２５、３５および４５と同様の部材からなり、相変化材料層１６、２６、３６および４６は、Ｇｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）などの相変化材料からなる。相変化メモリは、相変化材料層１６、２６、３６および４６がアモルファス状態と結晶状態とで異なる抵抗値を有することを利用して情報を記憶する抵抗変化型の不揮発性メモリである。
【００４０】
金属膜１９、２９および３９は例えばＴｉＮ（窒化チタン）からなる導電膜であり、本実施の形態の半導体装置の製造工程において、レーザーアニールによりそれぞれの金属膜の下部の素子が加熱されることを防ぐ目的で配置される層であり、ワード線１１、２１、３１、４１、ビット線１８、２８、３８、４８、コンタクトプラグＣＰ１ａ〜ＣＰ４ａまたはＣＰ１ｂ〜ＣＰ４ｂなどの他の配線または他の素子とは電気的に接続されておらず、絶縁膜に覆われている。
【００４１】
つまり、図６に示すように、本実施の形態の相変化メモリは、複数の相変化材料層と、各メモリセルの選択素子である複数のダイオードとを含むメモリマトリクスを複数積層し、各層のメモリマトリクス同士の間に金属膜が形成されているものである。ここでは、図６に示す複数層のメモリマトリクスを総称してメモリアレイと呼ぶ。なお、図６では図を分かりやすくするために、積層されたメモリマトリクスと、各メモリマトリクス同士の間に介在する層間絶縁膜および金属膜の一部のみを示している。
【００４２】
次に、図７を用いて本実施の形態の半導体装置の動作について説明する。相変化メモリは、選択素子から電流を加えることで記憶素子に発生するジュール熱により記憶素子を結晶状態、若しくは非晶質（アモルファス）状態にすることで情報を記憶・保持する。相変化メモリのスイッチング、すなわち相変化材料のアモルファス状態から結晶状態への相変化およびその逆の変化は、相変化材料層にパルス電圧を印加した際に発生するジュール熱を利用している。つまり、アモルファス状態から低抵抗な結晶状態への相変化（セット動作、書込み動作）では、相変化材料の結晶化温度以上、融点以下となる電圧を相対的に長時間印加する。一方、結晶状態から高抵抗なアモルファス状態への相変化（リセット動作、消去動作）では、相変化材料の融点以上となる短パルスの電圧を加えた後、電流を急減させて相変化材料を急冷する。一般に相変化メモリの記憶素子の抵抗値は相変化により２桁から３桁も変化し、相変化メモリは、結晶か非晶質かによって読出し信号が大きく異なるので、センス動作が容易である特徴がある。
【００４３】
図７は、本実施の形態の相変化メモリの等価回路図である。図７では、リセット（消去）動作、セット（書込み）動作および読出し動作を行う際の、ビット線ＢＬ１、ＢＬ２、ＢＬ３およびＢＬｎと、ワード線ＷＬ１、ＷＬ２、ＷＬ３およびＷＬｍとの電位の関係を示している。ＷＬ１の電位、４／３／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。なお、ここでのビット線ＢＬ１、ＢＬ２、ＢＬ３およびＢＬｎは、例えば図４に示す複数のビット線１８のそれぞれを示し、ワード線ＷＬ１、ＷＬ２、ＷＬ３およびＷＬｍは、例えば図２に示す複数のワード線１１のそれぞれを示している。
【００４４】
図７に示すように、ビット線ＢＬ２、ＢＬ３またはＢＬｎと接続され、ワード線ＷＬ１と接続されたメモリセルでは、ビット線とワード線の電位は、リセット動作時には共に４Ｖ、セット動作時には共に３Ｖ、読出し動作時には共に２Ｖであり、互いに電位差がないので電流が流れない。また、ビット線ＢＬ１、およびワード線ＷＬ２、ＷＬ３またはＷＬｍと接続されたメモリセルでは、リセット動作時、セット動作時、読出し動作時のビット線とワード線の電位がいずれも０Ｖであり、互いに電位差がないので電流が流れない。
【００４５】
ここで、ビット線ＢＬ２、ＢＬ３、またはＢＬｎ、およびワード線ＷＬ２、ＷＬ３またはＷＬｍと接続されたメモリセルでは、リセット動作時にはワード線とビット線とにそれぞれ０Ｖと４Ｖ、セット動作時にはワード線とビット線とにそれぞれ０Ｖと３Ｖ、読出し動作時にはワード線とビット線とにそれぞれ０Ｖと２Ｖが印加される。すなわち、メモリセルを選択するポリシリコンダイオードの逆バイアス方向に電圧が印加される。ビット線ＢＬ２、ＢＬ３、またはＢＬｎ、および、ワード線ＷＬ２、ＷＬ３またはＷＬｍと接続されたメモリセルは非選択セルであり、選択素子であるポリシリコンダイオードに逆バイアス方向に電圧が印加されているため、電流が流れない。
【００４６】
これにより、ビット線ＢＬ１およびワード線ＷＬ１に接続されたメモリセル（選択セルＳＭＣ）だけ、ポリシリコンダイオードに順バイアスが印加され、電流が流れる。その結果、メモリセルアレイ内の選択セルＳＭＣのみを選択して動作させることができる。
【００４７】
次に、図８〜図１９を用いて本実施の形態の半導体装置の製造工程を説明する。なお、図８〜図１２および図１７〜図１９は図１のＣ−Ｃ線における断面と同じ位置の断面図を示しており、図１３は図１のＡ−Ａ線における断面と同じ位置の断面図を示している。また、図１４〜図１６では製造工程中のメモリマトリクスの俯瞰図を示す。
【００４８】
まず、図８に示すように、周知の製法により、半導体基板１の主面に素子分離層２を形成した後、ゲート絶縁膜ＧＯＸ、ゲート電極ＧＡＴＥおよび拡散層ＤＩＦを有する電界効果トランジスタＳＴを形成する。電界効果トランジスタＳＴはメモリアレイの駆動に必要な周辺回路を構成する素子であり、相変化メモリのメモリセルを選択する選択トランジスタである。その後、電界効果トランジスタＳＴを覆うように半導体基板１上に酸化シリコンからなる層間絶縁膜ＩＦ１を形成し、後の工程において各ビット線と電気的に接続される拡散層ＤＩＦ上に、層間絶縁膜ＩＦ１を貫通し、拡散層ＤＩＦと電気的に接続されたコンタクトプラグＣＰを形成する。層間絶縁膜ＩＦ１は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成（堆積）される。続いて、コンタクトプラグＣＰの上面をＣＭＰ（Chemical Mechanical Polishing）法を用いて研磨し、層間絶縁膜ＩＦ１の上面を露出する。
【００４９】
次に、図９に示すように、層間絶縁膜ＩＦ１上およびコンタクトプラグＣＰ上にタングステン膜１１ａ、ｐ型アモルファスシリコン膜１２ａおよびノンドープアモルファスシリコン膜１３ａを順次形成する。タングステン膜１１ａはスパッタ法により形成し、成膜温度は２００℃以下とする。ｐ型アモルファスシリコン膜１２ａおよびノンドープアモルファスシリコン膜１３ａはＣＶＤ法により堆積し、ｐ型アモルファスシリコン膜１２ａの成膜温度は４００℃程度、ノンドープアモルファスシリコン膜１３ａの成膜温度５３０℃程度とする。ｐ型アモルファスシリコン膜１２ａはｐ型の不純物（例えばＢ（ホウ素））が導入された非結晶状態のシリコン膜であり、ノンドープアモルファスシリコン膜１３ａは不純物が導入されていない非結晶状態のシリコン膜である。
【００５０】
次に、図１０に示すように、ノンドープアモルファスシリコン膜１３ａにｎ型の不純物（例えばＰ（リン））をイオン注入し、ｎ型アモルファスシリコン膜１３ｂを形成する。
【００５１】
次に、図１１に示すように、例えばＣＯ２レーザーを用いたアニールにより、ｐ型アモルファスシリコン膜１２ａおよびｎ型アモルファスシリコン膜１３ｂを結晶化し、不純物の活性化も行う。これにより、ｐ型ポリシリコン膜１２ｃおよびｎ型ポリシリコン膜１３ｃを形成する。この時点では製造工程中の半導体装置には相変化材料は含まれていないので、熱負荷低減の目的でレーザーアニールを行う必要はなく、ランプなどを用いた加熱炉によるポリシリコンの結晶化、不純物の活性化を行うことも可能である。ただし、後述するように第２層目以降のメモリマトリクスを製造する際には、レーザーアニールが必須となる。本実施の形態では、第１層目と第２層目以降の選択素子の特性を同等に揃えるために、図１０に示すｐ型アモルファスシリコン膜１２ａおよびｎ型アモルファスシリコン膜１３ｂを、図１１に示すｐ型ポリシリコン膜１２ｃおよびｎ型ポリシリコン膜１３ｃに結晶化するアニール工程では、第２層目以降に用いるのと同じレーザーアニールを用いている。
【００５２】
次に、図１２に示すように、例えばＷＳｉ（タングステンシリサイド）またはＴｉＳｉ２などからなるシリサイド層１４を周知のサリサイド技術によりｎ型ポリシリコン膜１３ｃ上に形成した後、シリサイド層１４上に金属膜１５ａ、相変化材料層１６および金属膜１７ａを順次形成する。金属膜１５ａおよび金属膜１７ａはＴｉ（チタン）またはＷ（タングステン）からなり、例えばスパッタ法により形成される。相変化材料層１６はＧｅ２Ｓｂ２Ｔｅ５（ＧＳＴ）からなり、例えばＣＶＤ法により形成される。
【００５３】
次に、図１３に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、金属膜１７ａ、相変化材料層１６、金属膜１５ａ、シリサイド層１４、ｎ型ポリシリコン膜１３ｃ、ｐ型ポリシリコン膜１２ｃおよびタングステン膜１１ａを、第１方向に延在するストライプ状に加工する。これにより、金属膜１７ａ、金属膜１５ａ、ｎ型ポリシリコン膜１３ｃ、ｐ型ポリシリコン膜１２ｃおよびタングステン膜１１ａからなる上部電極１７、下部電極１５、ｎ型層１３、ｐ型層１２およびワード線１１をそれぞれ形成する。また、このとき、ワード線１１の同層であってコンタクトプラグＣＰ（図示しない）上に、タングステン膜１１ａからなる配線層Ｍ１ｂ（図示しない）を形成する。続いて、半導体基板１上の全面に層間絶縁膜ＩＬＤ１をＣＶＤ法により堆積し、ストライプ状の加工パターン同士の間を層間絶縁膜ＩＬＤ１により埋めた後、層間絶縁膜ＩＬＤ１の上面をＣＭＰ法により研磨し、上部電極１７の上面を露出する。
【００５４】
なお、図１３に示すように、後の工程で各ビット線と電気的に接続される拡散層ＤＩＦ上には、まだコンタクトプラグは形成されていない。
【００５５】
ここで、図１４に、図１３の工程で形成された第１層目のメモリマトリクスの俯瞰図を示す。図１４〜図１５は製造工程中の半導体装置を示す俯瞰図である。図１４では、第１層目のメモリマトリクスと同層の層間絶縁膜およびその下部の半導体基板などの図示を省略している。図１４に示すように、ワード線１１、ｐ型層１２、ｎ型層１３、シリサイド層１４、下部電極１５、相変化材料層１６および上部電極１７からなる複数のパターンはストライプ状に形成されている。
【００５６】
次に、図１５に示すように、拡散層ＤＩＦ（図示しない）上にコンタクトプラグＣＰ１ａ（図示しない）を形成し、続いてＣＭＰ法により上部電極１７の上面を露出した後、上部電極１７上、層間絶縁膜ＩＬＤ１（図示しない）上およびコンタクトプラグＣＰ１ａ（図示しない）上にタングステン膜１８ａをスパッタ法により形成する。
【００５７】
次に、図１６に示すように、フォトリソグラフィ技術およびドライエッチング法を用いてタングステン膜１８ａ、上部電極１７、相変化材料層１６、下部電極１５、シリサイド層１４、ｎ型層１３およびｐ型層１２を第２方向にストライプ状に加工し、タングステン膜１８ａからなるビット線１８および配線層Ｍ１ａ（図示しない）を形成する。ビット線１８および配線層Ｍ１ａ（図示しない）は、コンタクトプラグＣＰ１ａ（図示しない）を介して拡散層ＤＩＦ（図示しない）と電気的に接続されている。
【００５８】
その後、半導体基板１上の全面に層間絶縁膜ＩＦ１ａ（図示しない）をＣＶＤ法により堆積し、ビット線１８を含むストライプ状の加工パターン同士の間を層間絶縁膜ＩＦ１ａにより埋める。
【００５９】
次に、図１７に示すように、層間絶縁膜ＩＦ１ａ上に、例えばＴｉＮからなる金属膜１９をスパッタ法により堆積した後、フォトリソグラフィ技術およびドライエッチング法を用いてパターニングする。このとき、金属膜１９は金属膜１９の下部の相変化材料層１６を含むメモリマトリクスと平面的に重なる領域に形成する。
【００６０】
次に、図１８に示すように、層間絶縁膜ＩＦ１ａ上にＣＶＤ法により層間絶縁膜ＩＦ１ｂを堆積し、層間絶縁膜ＩＦ１ｂにより金属膜１９の表面を覆う。続いて、層間絶縁膜ＩＦ１ｂ、ＩＦ１ａを貫き、ワード線１１および配線層Ｍ１ｂと電気的に接続されたコンタクトプラグＣＰ１ｂを形成した後、ＣＭＰ法により層間絶縁膜ＩＦ１ｂの上面を研磨し、平坦化する。なお、前記研磨工程では金属膜１９の上面は露出させない。
【００６１】
なお、ここでは金属膜１９をフォトリソグラフィ技術およびドライエッチング法によってパターニングしたが、周知のダマシン法を用いて下層のメモリマトリクスと平面的に重なる領域に金属膜１９を形成しても構わない。
【００６２】
この後の工程は、図９〜図１８の工程を繰り返すことで、図１〜図６に示す複数層のメモリマトリクスの積層構造を形成することができる。
【００６３】
ただし、図１９に示すように、図１１を用いて説明した工程と同様に、非結晶状態のｐ型アモルファスシリコン膜およびｎ型アモルファスシリコン膜を結晶化して、第２層目のメモリマトリクスを構成するｐ型ポリシリコン膜２２ｃおよびｎ型ポリシリコン膜２３ｃを形成する際には、ランプなどを用いた加熱炉ではなくレーザーアニールを用いて熱処理する必要がある。また、この熱処理では、後述するように３μｍ以上の波長を有するレーザーを用いることが好ましいため、ＹＡＧレーザーまたはエキシマレーザーなどの波長が短いレーザーではなく、例えばＣＯ２レーザーを用いる。ここでのレーザーアニールは、アモルファスシリコンの結晶化と不純物の活性化を行うことで選択素子となるダイオードの電流駆動能力を充分なものにし、かつ第１層目のメモリマトリクスを構成する相変化材料層１６への熱負荷を低減し、歩留りを低下させないようにする必要がある。同様に、第３層目およびその上層のメモリマトリクスを構成するそれぞれのポリシリコンダイオードを結晶化させる際にはレーザーアニールを用いる。
【００６４】
なお、複数層のメモリマトリクスを形成した後、最上層のメモリマトリクスの上部には、図１８に示す金属膜１９に相当する金属膜を形成する必要はない。よって、最上層のビット線（図２に示すビット線４８）上の層間絶縁膜上に、拡散層ＤＩＦと電気的に接続されるグローバルビット線（図示しない）およびグローバルワード線（図示しない）を形成することにより、図２に示す本実施の形態の半導体装置が完成する。
【００６５】
次に、図２および図２０〜図２２を用いて本実施の形態の効果について説明する。
【００６６】
本実施の形態の半導体装置は、記憶素子として相変化材料を用いた相変化メモリを使用するものである。相変化メモリは、書換え回数、リテンション特性、動作速度などの観点から記憶素子として優れている。しかしながら、相変化材料は融点が低く、また融点以上の高温に長時間曝すと一部元素の昇華などにより特性が劣化するという問題がある。一方、ポリシリコンなどの半導体材料を用いたトランジスタまたはダイオードなどは、高温アニールによる材料の結晶化、不純物活性化を行なわないと充分な性能が得られない。つまり、相変化材料とダイオードを用いた積層構造を有するクロスポイント型メモリアレイの製造工程では、上層のダイオード材料の結晶化および不純物活性化アニールによる性能向上と、その工程の熱負荷による下層の相変化材料層の特性劣化防止とを両立させる必要がある。
【００６７】
上層のメモリマトリクスと下層のメモリマトリクスとの間にワード線およびビット線以外の金属膜が形成されず、例えば酸化シリコンからなる層間絶縁膜のみが形成されている半導体装置を製造する場合、上層のメモリマトリクス内のダイオードを構成するアモルファスシリコン膜を結晶化する際、レーザーによって前記アモルファスシリコン膜の下層のメモリマトリクス内の相変化材料層もレーザーにより加熱される。この場合、上述したように下層の相変化材料層は融解または昇華してしまうため、相変化メモリとして機能しなくなる虞がある。
【００６８】
この問題を解決するため、本実施の形態では、図２に示すように、相変化材料層１６を含む第１層目のメモリマトリクスと、レーザーアニールによって結晶化されたポリシリコンダイオードを含む第２層目のメモリマトリクスとの間の層間絶縁膜内に、各メモリマトリクス、各ワード線、各ビット線および各コンタクトプラグと絶縁された金属膜１９を配置している。また、同様に、第２層目のメモリマトリクスと第３層目のメモリマトリクスとの間には金属膜２９が形成され、第３層目のメモリマトリクスと第４層目のメモリマトリクスとの間には金属膜３９が形成されている。
【００６９】
なお、半導体装置の製造工程においてアモルファスシリコン膜を結晶化する際にランプアニールではなくレーザーアニールを用いるのは、すでに形成された素子が熱により負荷を受けることを防ぐためである。特に上層のメモリセルの結晶化、活性化に関してはタングステンハロゲンランプを用いたランプアニール技術による秒単位の熱処理ではなく、３μｍ以上の長波長(例えば波長１０．６４μｍのＣＯ２レーザー)をもつレーザーアニールによる極短時間高温熱処理（例えば１２００℃で８００μｓ）で熱負荷低減を行なう。なお、アモルファスシリコン膜の結晶化およびアモルファスシリコン膜内の不純物の活性化には１０００℃以上のアニールが必要となる。
【００７０】
次に、図２０を用いて本発明の原理を説明する。図２０は、例として示す半導体装置の要部断面図であり、下層メモリセルＭＣ１と、下層メモリセルＭＣ１上に順に堆積された層間絶縁膜ＩＦｃ、金属膜ＭＦ、層間絶縁膜ＩＦｄおよび上層メモリセルＭＣ２が示されている。上層メモリセルＭＣ２を構成するポリシリコン膜（図２に示すｐ型層１２およびｎ型層１３などに相当する膜）は、上層メモリセルＭＣ２の下層に形成された下層メモリセルＭＣ１内の相変化材料層の特性劣化防止のために、ポリシリコン膜よりも低温で形成できるアモルファスシリコン膜を、図２０に矢印で示すレーザーによる熱処理によって結晶化することで形成する。
【００７１】
すなわち、上層メモリセルＭＣ２を構成するポリシリコン膜を最初から多結晶状態（ポリシリコンの状態）で形成する場合、半導体基板全体が６４０℃程度の熱を有することとなるが、下層メモリセルＭＣ１内の相変化材料（ＧＳＴ）は６００℃より高い温度で融解または昇華し、相変化メモリとしての機能を失う虞がある。つまり、相変化材料の耐熱温度は６００℃であり、半導体装置の製造工程中は相変化材料層の温度が６００℃以下である必要がある。このため、上層メモリセルＭＣ２を構成するポリシリコン膜を形成する場合は、まず５２０℃程度で形成できるアモルファスシリコン膜を形成した後に、レーザーアニールによって前記アモルファスシリコン膜からなるポリシリコン膜を形成する。
【００７２】
図２０に示すほぼ同様の半導体装置であって、下層メモリセルと上層メモリセルとの間に金属膜が形成されていない場合、上層メモリセルをレーザーにより加熱すれば、前記レーザーが上層メモリセルの下部の層間絶縁膜を透過して下層メモリセルを直接加熱する。このようにして下層メモリセル内の相変化材料層にレーザーが照射された場合、レーザーによる加熱と、加熱された上層メモリセルおよび前記層間絶縁膜から伝わる熱とにより下層メモリセルは加熱される。下層メモリセル上に前記層間絶縁膜が形成されていても、レーザーは前記層間絶縁膜を透過して直接下層メモリセルを加熱する。
【００７３】
そのため、第１に、図２０に示す下層メモリセルＭＣ１までレーザーが到達しないようにする必要がある。３μｍ以上の長波長レーザーは金属膜ＭＦに対しては反射率がほぼ１００％であり、レーザーが金属膜ＭＦを透過して下層メモリセルＭＣ１に照射され、下層メモリセルＭＣ１がレーザーで直接加熱されることを防ぐことができる。なお、波長が３μｍよりも短いエキシマレーザーまたはＹＡＧレーザーなどを用いた場合、金属膜ＭＦのレーザー反射率が低下するため、レーザーによって金属膜ＭＦが直接加熱されて高温（例えば９００℃）になり、下層メモリセルＭＣ１にその熱が伝わってしまう。
【００７４】
また、第２に、上層メモリセルＭＣ２を構成するポリシリコン膜は、アモルファスシリコン膜を熱処理して結晶化することで形成する際に、熱を吸収し過ぎない金属からなる必要がある。このことは、下層メモリセルＭＣ１内の相変化材料層の特性劣化防止と共に、上層メモリセルＭＣ２内のポリシリコン膜の結晶化促進の面でも重要である。これは、レーザーアニールは極短時間の熱処理であるため、シリコンの結晶化には周知のファーネス炉体またはランプアニールによる結晶化よりも高温の熱処理が必要であり、金属膜ＭＦの吸熱性が高すぎると、上層メモリセルＭＣ２内のアモルファスシリコン膜を結晶化してポリシリコン膜を形成するために必要な熱が得られない虞があるからである。また、金属膜ＭＦが熱を吸収し過ぎると、その分金属膜ＭＦが高温になるため、金属膜ＭＦから下層メモリセルＭＣ１に伝わる熱量も大きくなり、下層メモリセルＭＣ１が過度に加熱されてしまう。このため、金属膜ＭＦは下層メモリセルＭＣ１内の相変化材料層の温度が融点に達しない程度に熱を吸収し、レーザーをほぼ１００％反射する材料により構成することが好ましい。
【００７５】
一般に、導電性が高い（抵抗値が低い）部材は吸熱性が高く、導電性が低い（抵抗値が高い）部材は吸熱性が低いことが知られている。本実施の形態では、図２に示す金属膜１９、２９および３９の材料をＴｉＮ（窒化チタン）とし、他のコンタクトプラグおよび配線などに比べて高抵抗な金属膜とすることで吸熱性を高め、それぞれの金属膜の下層の相変化材料層が熱によりダメージを受けることを防いでいる。例えば、金属膜１９、２９および３９は、コンタクトプラグＣＰ１ａまたはビット線１８よりも抵抗値が高く、また、コンタクトプラグＣＰ１ａまたはビット線１８よりも熱伝導度が低い。すなわち、金属膜１９、２９および３９は、コンタクトプラグＣＰ１ａまたはビット線１８よりも吸熱性が低い金属膜である。
【００７６】
通常のＬＳＩ技術では、配線の形成工程および配線とトランジスタとを接続するコンタクトプラグの形成工程に用いられるＷ（タングステン）、Ａｌ（アルミニウム）またはＴｉＮ（窒化チタン）といった材料は、スパッタ法またはＣＶＤ法などによる製造工程において、製造条件を調整することにより、低抵抗、すなわち電気伝導度が低くデバイスの特性および動作速度が向上するように形成される。一方、本発明の特徴は、図２０に示す金属膜ＭＦの抵抗値を逆に高抵抗化させることにある。金属膜ＭＦを高抵抗化することで金属膜ＭＦの熱伝導度が下がるため、上層メモリセルＭＣ２内のポリシリコン膜形成工程の熱処理の際に、金属膜ＭＦが上層メモリセルＭＣ２の熱を過度に吸収してしまい、高温の金属膜ＭＦから下層メモリセルＭＣ１内の相変化材料層に熱が伝わることを防いでいる。
【００７７】
なお、上層メモリセルＭＣ２を構成するポリシリコン膜の結晶化にはエキシマレーザーまたはＹＡＧレーザーなどのレーザーを適用する方法も考えられるが、これらのレーザーによる加熱では、上層メモリセルＭＣ２を構成するシリコンの全てを溶解して再結晶化させることになる。このため、金属膜ＭＦの吸熱量が大きくなりすぎ、本発明の効果の一つである下層メモリセルＭＣ１内の相変化材料層の特性劣化防止の効果が小さくなってしまう。また、上層メモリセルＭＣ２内のポリシリコン膜が図２に示すｐ型層２２およびｎ型層２３のようにｐ型およびｎ型の積層構造を有する場合、シリコンを溶解した後に再結晶化するエキシマレーザーまたはＹＡＧレーザーによるアニール方法では、ｐ型およびｎ型の不純物が混ざってしまい、ダイオードの動作が実現できない問題がある。従って、上層メモリセルＭＣ２内のシリコン膜をレーザーアニールにより結晶化する際は、前記シリコン膜が高温になり過ぎないＣＯ２レーザーを用いることが好ましい。
【００７８】
ここで、図２１および図２２を用いて、本実施の形態でレーザー反射層および吸熱層として用いる金属膜の部材について説明する。図２１は、本実施の形態における金属膜１９、２９および３９（図２参照）の部材の一例である窒化チタン（ＴｉＮ）膜の製造パラメーター（製造条件）の調整による抵抗値変調効果を示すグラフである。製造パラメーターである窒素ガス流量、プラズマ励起のためのＲＦパワーを調整することで、ＴｉＮ膜の抵抗値を周知のコンタクトプラグに使用されるＴｉＮからなる金属膜の抵抗値よりも高抵抗化させることが可能であることを示している。
【００７９】
図２２は、図２０に示す上層メモリセルＭＣ２を構成するポリシリコン膜を、ＣＯ２レーザーを用いてアニール時間８００μｓの条件で結晶化して形成した場合の下層メモリセルＭＣ１の実温度の評価結果を示すグラフである。図２２のグラフの縦軸は下層メモリセルＭＣ１の温度、すなわち下層メモリセルＭＣ１内の相変化材料層（ＧＳＴ）の温度を示し、図２２の横軸は上層メモリセルＭＣ２内のシリコン膜の温度を示している。
【００８０】
上記のアニール条件では、アモルファスシリコンをポリシリコンに結晶化させるためには１１７５℃以上の温度が必要となる。図２０に示す上層メモリセルＭＣ２と下層メモリセルＭＣ１との間に金属膜ＭＦがない場合は、上層メモリセルＭＣ２と下層メモリセルＭＣ１との間の絶縁膜をＣＯ２レーザーが透過する。このため、下層メモリセルＭＣ１はＣＯ２レーザーにより直接加熱され、上層メモリセルＭＣ２および下層メモリセルＭＣ１はほぼ同一の温度になる。このことは、図２２の「ＮＯ  ＭＥＴＡＬ」のグラフから分かる。
【００８１】
また、図２２の「Ｗ」のグラフに示すように、Ｗ（タングステン）を金属膜の部材として用いた場合、熱伝導度が高すぎるため、図２０に示す下層メモリセルＭＣ１は９５０℃程度まで上昇している。このことは、タングステンからなる金属膜が上層メモリセルＭＣ２の熱を過度に吸熱していることを示している。
【００８２】
一方、ＴｉＮ（窒化チタン）を金属膜に用いた場合、図２２に示す「ＴｉＮ１」、「ＴｉＮ２」、「ＴｉＮ３」のグラフのようにそれぞれＴｉＮ膜の抵抗値を変調することで、上層のメモリセルを１０００℃以上の温度（ここでは約１２００℃とする）でアニールした場合に、「ＴｉＮ３」のグラフに示すように下層メモリセルＭＣ１内の相変化材料層の温度を６００℃まで低下させることが可能である。すなわち、ここでは金属膜にＴｉＮ膜を用いることで、上層メモリセルを１２００℃でアニールした際に相変化材料層の温度が相変化材料の耐熱温度より高くなることを防ぐことができることが分かる。
【００８３】
また、下層メモリセルの温度をさらに低減させるには、金属膜の上下の酸化シリコン膜などからなる絶縁膜の膜厚を変えることで自由に調整可能である。
【００８４】
本実施の形態では、図２に示すように、複数のメモリマトリクスを積層したメモリアレイにおいて、上層のメモリマトリクスと下層のメモリマトリクスとの間に金属膜を形成している。これにより、図１９に示す工程のように上層のメモリマトリクスを構成するアモルファスシリコン膜をレーザーにより結晶化する際、金属膜１９によってレーザーを反射し、また、上層のメモリマトリクスの熱を金属膜１９が適度に吸収することにより、下層のメモリマトリクス内の相変化材料層１６が過度に熱せられることを防いでいる。つまり、各層のメモリマトリクス内の相変化材料層が融解または昇華することを防ぐことで、半導体装置の製造工程における歩留まりを向上している。また、各層のメモリマトリクス内の相変化材料層が融解または昇華することを防ぐことで、半導体装置の信頼性を高めることができる。
【００８５】
また、図１１および図１８に示すアニール工程ではＣＯ２レーザーにより熱処理を行うことで、アモルファスシリコン膜が融解することを防ぎ、ダイオードが機能しなくなることを防いでいる。
【００８６】
また、図２に示す金属膜１９、２９および３９を高抵抗で熱伝導度の低い金属膜とすることで、他のビット線またはコンタクトプラグなどの金属部材よりも吸熱性を低く抑え、金属膜１９、２９および３９のそれぞれの上部の金属膜の上層から、前記金属膜の下層に熱が伝わることを防ぐことを可能としている。すなわち、金属膜１９、２９、３９は、例えばコンタクトプラグＣＰ１ａまたはビット線１８などの金属部材よりも熱伝導度の低い部材で形成されている。
【００８７】
なお、本実施の形態ではメモリマトリクスの積層数を４層としたが、これに限らず、複数層であればメモリアレイは何層の積層構造を有していても構わない。
【００８８】
また、図２に示す金属膜１９、２９および３９の材料はＴｉＮとしたが、Ａｌ（アルミニウム）またはＷ（タングステン）などを含む材料であっても構わない。このとき、例えば純粋なＡｌ（アルミニウム）からなる金属膜を使用するのではなく、Ａｌ（アルミニウム）と他の元素との化合物または合金からなる金属膜を用いた方が、容易に金属膜の抵抗値を調整することで可能となり、適正な吸熱性を有する金属膜を形成し易くなる。
【００８９】
また、本実施の形態ではダイオードの下部の配線をワード線とし、相変化メモリの上部の配線をビット線として説明したが、ダイオードの下部の配線をビット線とし、相変化メモリの上部の配線をワード線としても良い。
【００９０】
（実施の形態２）
前記実施の形態１では、クロスポイント型の相変化メモリを有する半導体装置について説明した。本実施の形態では、縦型チェインメモリ型の相変化メモリを有する半導体装置の構造について、図２３〜図４０を用いて説明する。
【００９１】
まず、本実施の形態の相変化メモリの構造を図２３〜図２５を用いて説明する。図２３は相変化メモリの平面図を示し、図２４は図２３のＥ−Ｅ線における要部断面図を示し、図２５は図２３のＦ−Ｆ線における要部断面図を示している。ただし、図２５では、図２４に示す金属配線Ｍ１よりも上層の構造の図示を省略している。図２３は絶縁膜５６の上面を示す平面図であり、絶縁膜５６上の構造は、金属配線Ｍ１および配線ＭＬ１〜ＭＬ４の輪郭のみを破線で示している。
【００９２】
図２４に示すように、本実施の形態の相変化メモリは半導体基板１上に形成されており、半導体基板１上には不純物拡散層５０が形成されている。不純物拡散層５０上には絶縁膜５２、第１ポリシリコン膜６１、絶縁膜５３、第２ポリシリコン膜６２、絶縁膜５４、第３ポリシリコン膜６３、絶縁膜５５、第４ポリシリコン膜６４および絶縁膜５６が順に形成されている。第４ポリシリコン膜６４は半導体基板１の主面に沿う第１方向に延在するストライプ状の形状を有し、半導体基板１の主面に沿い第１方向に直交する第２方向に複数本並んで形成されている。
【００９３】
絶縁膜５２〜５６および第１ポリシリコン膜６１〜第４ポリシリコン膜６４には、絶縁膜５２〜５６および第１ポリシリコン膜６１〜第４ポリシリコン膜６４を貫く孔部ＨＬが複数形成されている。図２３に示すように、孔部ＨＬは第１方向および第２方向に複数並んでマトリクス状に配置されており、第１方向に並ぶ複数の孔部ＨＬは、図２４および図２５に示すように、それぞれ同一の第４ポリシリコン膜６４を貫通しており、第２方向に並ぶ複数の孔部ＨＬのそれぞれは、異なる第４ポリシリコン膜６４を貫通している。
【００９４】
図２４に示すように、金属膜１９の下部の各孔部ＨＬの内壁には、孔部ＨＬの内壁側から順に絶縁膜５７、チャネルポリシリコン膜５８および相変化材料層１６が形成され、絶縁膜５７、チャネルポリシリコン膜５８、相変化材料層１６および相変化材料層１６上に形成された絶縁膜５９により各孔部ＨＬ内は埋め込まれている。
【００９５】
絶縁膜５７上、チャネルポリシリコン膜５８上、絶縁膜５９上および絶縁膜５６上には、第２方向にストライプ状に延在する金属配線Ｍ１が形成されている。チャネルポリシリコン膜５８は上部において金属配線Ｍ１と電気的に接続されており、下部において不純物拡散層５０と電気的に接続されている。金属配線Ｍ１は、絶縁膜５６上に形成された層間絶縁膜ＩＦ１ａにより覆われており、層間絶縁膜ＩＦ１ａ上には、金属膜１９および層間絶縁膜ＩＦ１ｂが順に形成されている。
【００９６】
図２５に示すように、第１ポリシリコン膜６１〜第３ポリシリコン膜６３はそれぞれ第１方向に延在している。第１ポリシリコン膜６１は、第２ポリシリコン膜６２および第３ポリシリコン膜６３と平面的に重ならない領域を有しており、第２ポリシリコン膜６２は、第３ポリシリコン膜６３と平面的に重ならない領域を有している。第１ポリシリコン膜６１は絶縁膜５３〜５６を貫通するコンタクトプラグＣ１により、コンタクトプラグＣ１上および絶縁膜５６上に形成された配線ＭＬ１と電気的に接続されている。同様に、第２ポリシリコン膜６２は絶縁膜５４〜５６を貫通するコンタクトプラグＣ２により、コンタクトプラグＣ２上および絶縁膜５６上に形成された配線ＭＬ２と電気的に接続されている。同様に、第３ポリシリコン膜６３は絶縁膜５５、５６を貫通するコンタクトプラグＣ３により、コンタクトプラグＣ３上および絶縁膜５６上に形成された配線ＭＬ３と電気的に接続されている。また、第１方向に延在するそれぞれの第４ポリシリコン膜６４は、絶縁膜５６を貫通する複数のコンタクトプラグＣ４のそれぞれにより、コンタクトプラグＣ４上および絶縁膜５６上に形成された複数の配線ＭＬ４と電気的に接続されている。なお、それぞれの配線ＭＬ４同士は一体となっておらず、互いに絶縁されている。
【００９７】
ここで、半導体基板１は例えばシリコンからなる基板であり、不純物拡散層５０はメモリセルの基板側のコンタクト層となる層であって、例えばｎ型の不純物（例えばＰ（リン）またはＡＳ（ヒ素））が比較的高濃度で導入された半導体層からなる。絶縁膜５２〜５６および５９は例えば酸化シリコン膜からなる層であり、第１ポリシリコン膜６１〜第４ポリシリコン膜６４はｎ型の不純物（例えばＰ（リン）またはＡＳ（ヒ素））が導入された多結晶半導体層であり、それぞれの膜厚は３０ｎｍ以上１００ｎｍ以下とする。第１ポリシリコン膜６１〜第４ポリシリコン膜６４は、選択トランジスタのゲート電極およびワード線の役割を果たすものである。また、金属配線Ｍ１は相変化メモリのビット線の機能を有する配線である。
【００９８】
チャネルポリシリコン膜５８は各選択トランジスタのチャネルおよびソース・ドレイン領域として機能する層であり、ｎ型の不純物（例えばＰ（リン）またはＡＳ（ヒ素））が導入されている。チャネルポリシリコン膜５８はその上部および下部がソース・ドレイン領域として機能するため、絶縁膜５２および絶縁膜５６と同層のチャネルポリシリコン膜５８は、絶縁膜５３〜５５および第１ポリシリコン膜６１〜第３ポリシリコン膜６３と同層のチャネルポリシリコン膜５８よりも高い不純物濃度を有している。
【００９９】
図２４に示す破線で囲まれた領域のそれぞれはメモリセルを示している。すなわち、第１ポリシリコン膜６１〜第３ポリシリコン膜６３に囲まれたそれぞれの相変化材料層１６がメモリセルを構成しており、不純物拡散層５０と金属膜１９との間にはマトリクス状に並ぶ複数のメモリセルが３層配置されている。ここでは、不純物拡散層５０と金属膜１９との間の複数のメモリセルを第１層目のメモリマトリクスと呼ぶ。
【０１００】
層間絶縁膜ＩＦ１ｂ上には、半導体基板１上の不純物拡散層５０から層間絶縁膜ＩＦ１ａと同様の構造が形成されており、層間絶縁膜ＩＦ１ｂ上に形成された不純物拡散層７０上には、第１層目のメモリマトリクスと同様の構造を有する第２層目のメモリマトリクスが形成されている。
【０１０１】
なお、図２３〜図２５において、各層の選択ゲートおよびビット線は相変化メモリの書込み、読出しおよび消去が行えるよう、配線およびコンタクトプラグを介して周辺回路などと電気的に接続されているが、それらの配線、コンタクトプラグおよび周辺回路の図示は省略している。
【０１０２】
次に、図２６および図２７を用いて本実施の形態の相変化メモリの動作を説明する。図２６には、本実施の形態の相変化メモリ内における一つの孔部ＨＬ（図２５参照）内の一組のメモリセル（縦型チェインメモリセル）および前記一組のメモリセルに隣接するポリシリコン膜のみの要部断面図を抜き出して示している。本実施の形態では、一つの孔部ＨＬ内の一組のメモリセルをメモリセルブロックと呼ぶ。
【０１０３】
図２７には、メモリセルブロックの等価回路図を示す。ここで言うメモリセルブロックは、図２４に示す不純物拡散層５０上に形成された、孔部ＨＬ内の相変化材料層１６、チャネルポリシリコン膜５８および絶縁膜５７と、当該孔部ＨＬに隣接する第１ポリシリコン膜６１〜第４ポリシリコン膜６４とにより構成されるものである。ここでは第１ポリシリコン膜６１〜第３ポリシリコン膜６３のそれぞれの近傍の相変化材料層１６からなる３個のメモリセル（図２４および図２６に破線で示すセルであって、図２６および図２７の選択セルＳＭＣおよび非選択セルＵＳＭＣ）が図示されている。
【０１０４】
以下に、図２６および図２７に示メモリセルブロック内の第１ポリシリコン膜６１（図２４参照）の近傍の領域の相変化材料層を含む選択セルＳＭＣのみを作動させ、選択セルＳＭＣ内の相変化材料層のみを相変化させることで情報の書込み（記憶）、消去または読出しを行う方法を説明する。
【０１０５】
なお、図２６ではゲート配線ＧＬ１〜ＧＬ３およびＳＴＧＬ１は示さず、第１ポリシリコン膜６１〜第４ポリシリコン膜６４の接続先を分かりやすくするために符号のみ示している。また、ゲート配線ＧＬ１〜ＧＬ３およびＳＴＧＬ１のそれぞれの符号の下部には、リセット（消去）動作／セット（書込み）動作／読出し動作の順に、それぞれの動作においてゲート配線ＧＬ１〜ＧＬ３およびＳＴＧＬ１に印加する電圧を示している。なお、図２６に示すように、第１ポリシリコン膜６１、第２ポリシリコン膜６２、第３ポリシリコン膜６３および第４ポリシリコン膜６４はそれぞれ、ゲート配線ＧＬ１、ＧＬ２、ＧＬ３およびＳＴＧＬ１と電気的に接続されている。また、不純物拡散層５０は配線ＦＬ１（符号のみ図示する）と電気的に接続されており、金属配線Ｍ１はビット線ＢＬ１としての機能を有する配線である。
【０１０６】
それぞれのメモリセルの動作は以下のように行う。まず、図２６に示す選択セルＳＭＣが接続されているゲート配線ＧＬ１（第１ポリシリコン膜６１）には０Ｖを印加し、ゲート配線ＧＬ１の近傍のチャネルポリシリコン膜５８をチャネルとするトランジスタをＯＦＦ状態にする。選択セルＳＭＣが接続されていないゲート配線ＧＬ２およびＧＬ３（第２ポリシリコン膜６２および第３ポリシリコン膜６３）には５Ｖを印加し、ゲート配線ＧＬ２〜ＧＬ３のそれぞれをゲートとするトランジスタをＯＮ状態にする。ビット線ＢＬ１には０Ｖ、配線ＦＬ１にはリセット動作時、セット動作時、読出し動作時にそれぞれ５、４、２Ｖを印加する。ゲート配線ＳＴＧＬ１（第４ポリシリコン膜６４）に５Ｖを印加させトランジスタをＯＮ状態にする。
【０１０７】
第２ポリシリコン膜６２および第３ポリシリコン膜６３の近傍の非選択セルＵＳＭＣでは、トランジスタがＯＮ状態でチャネル（チャネルポリシリコン膜５８）の抵抗が低くなり、またＯＮ状態になっているゲート配線ＳＴＧＬ１の近傍のチャネルポリシリコン膜５８の抵抗が低くなっている。この場合、非選択セルＵＳＭＣの近傍では、相変化材料層１６ではなくチャネルポリシリコン膜５８に、非選択セルＵＳＭＣでの相変化材料層１６の状態によらずほぼ同じ大きさの電流が流れるようにすることができる。選択セルＳＭＣではトランジスタがＯＦＦ状態であるため、図２６の矢印に示すように、電流は相変化材料層１６を流れる。
【０１０８】
リセット動作、セット動作時には、選択セルＳＭＣで相変化材料層１６を流れる電流によって相変化材料層１６の状態を変化させ、抵抗値を変化させて動作を行う。読出し動作時には、選択セルＳＭＣの相変化材料層１６を流れる電流値を判定し動作を行う。
【０１０９】
ここで、図示していない他の複数の孔部ＨＬ内のメモリセルブロックであって、図２６のビット線ＢＬ１と同じ電位が金属配線Ｍ１に印加されたメモリセルブロックのメモリセルであっても、当該メモリセルブロックを有する孔部ＨＬに隣接する第４ポリシリコン膜６４をゲートとする選択トランジスタがＯＦＦ状態である場合、当該メモリセルブロック内の複数のメモリセルに電流は流れない。また、図示していない他の複数の孔部ＨＬ内のメモリセルブロックであって、そのメモリセルブロックを有する孔部ＨＬに隣接する第４ポリシリコン膜６４をゲートとする選択トランジスタがＯＦＦ状態であっても、当該メモリセルブロックの上部のビット線ＢＬ１と当該メモリセルブロックの下部の配線ＦＬ１との間に電位差がなければ、当該メモリセルブロック内のメモリセルに電流は流れない。したがって相変化材料層１６に電流が流れるのは選択セルＳＭＣの近傍の相変化材料層１６だけとなるので、選択的な動作が可能である。
【０１１０】
次に、本実施の形態の半導体装置の製造方法について、図２８〜図４０を用いて説明する。図２８〜図３０は図２３のＥ−Ｅ線における断面と同じ位置における要部断面図である。図３１、図３３および図３７は製造工程中の半導体装置の平面図であり、図３２、図３４はそれぞれ図３１、図３３のＦ−Ｆ線における要部断面図である。図３５、図３６、および図３９は図３４と同じ断面における要部断面図である。図３８、図４０は図３０と同じ断面における要部断面図である。
【０１１１】
まず、図２８に示すように、周辺回路を含む半導体基板１上に、メモリセルブロックの基板側のコンタクト層となる不純物拡散層５０、絶縁膜５２、第１ポリシリコン膜６１を順に形成する。図２８は図２３のＥ−Ｅ線における断面と同じ位置の断面図である。不純物拡散層５０は、例えばＣＶＤ法で堆積したシリコン膜からなる半導体層、または、半導体基板１の上面にｎ型の不純物（例えばＰ（リン））をイオン注入して形成された半導体層である。絶縁膜５２は例えば酸化シリコン膜からなり、ＣＶＤ法などを用いて形成する。第１ポリシリコン膜６１はｎ型の不純物（例えばＰ（リン））を不純物として含むポリシリコン膜であり、ＣＶＤ法などを用いてアモルファスシリコン膜として成膜後、レーザーアニールにより結晶化して形成する。第１ポリシリコン膜６１は選択トランジスタの選択ゲート、すなわちワード線の役割を果たすものであり、膜厚は３０ｎｍ以上１００ｎｍ以下が好ましい。
【０１１２】
不純物拡散層５０上には、接触抵抗を下げるために周知のサリサイド技術を用いてタングステンシリサイド、チタンシリサイド、コバルトシリサイドまたはニッケルシリサイドなどを形成しても良い。この時点では半導体基板１上に相変化材料層は形成されていないので、熱負荷を低減するためにレーザーアニールを用いる必要はなく、ランプなどを用いた加熱炉によるポリシリコンの結晶化および不純物の活性化を行っても良く、また、より高温を必要とするポリシリコン状態での成膜により第１ポリシリコン膜６１を形成することも可能である。しかし、後述するように２層目以降のメモリマトリクスを構成するポリシリコン膜を形成する際には、レーザーアニールが必須となる。ここでは、１層目および１層目より上層のメモリマトリクスの選択トランジスタの特性を同等にそろえるために、図４０の工程で２層目以降に用いるのと同じレーザーアニールを用いて第１ポリシリコン膜６１を結晶化している。
【０１１３】
次に、図２９に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、第１ポリシリコン膜６１を加工し、第１ポリシリコン膜６１からなるゲート構造を形成する。その後、第１ポリシリコン膜６１上に絶縁膜５３を絶縁膜５２と同様の方法で形成し、続いてＣＭＰ法を用いて絶縁膜５３の上面を研磨し、平坦化する。ここで、第１ポリシリコン膜６１は、後の工程で第１ポリシリコン膜６１と同層に形成されるメモリマトリクスと隣接するように形成されるものである。すなわち、第１ポリシリコン膜６１は、マトリクス状に形成される複数のメモリセルのそれぞれと隣接するグローバル構造のパターンを有する。
【０１１４】
次に、図３０に示すように、図２８および図２９で説明した工程を繰り返し、絶縁膜５３上に第２ポリシリコン膜６２、絶縁膜５４、第３ポリシリコン膜６３、絶縁膜５５、第４ポリシリコン膜６４および絶縁膜５６を順次形成する。すなわち、絶縁膜５３上にパターニングされたポリシリコン膜を形成した後、前記ポリシリコン膜上に前記ポリシリコン膜を覆うように絶縁膜を形成した後に前記絶縁膜の上面を平坦化する工程を繰り返す。
【０１１５】
このとき、最上層の第４ポリシリコン膜６４は第４ポリシリコン膜６４の下層の第１ポリシリコン膜６１〜第３ポリシリコン膜６３とは異なり、第１方向に延在するストライプ状に形成する。最上層の第４ポリシリコン膜６４は３次元メモリセルアレイのうちのメモリセルブロック選択のための選択トランジスタとして動作させるため、第４ポリシリコン膜６４の選択ゲートは第４ポリシリコン膜６４の下部のグローバル構造を有する３層のポリシリコン膜とは異なり、微細選択ゲート構造とする必要がある。すなわち、ストライプ状に形成された複数の第４ポリシリコン膜６４のそれぞれが、後に形成する複数のメモリセルブロックの一部を選択するために独立した複数の配線となるようにパターニングする。第４ポリシリコン膜６４は、図２４に示すビット線である金属配線Ｍ１と併せてメモリセルブロックの選択動作を行なうものである。
【０１１６】
なお、選択トランジスタの選択ゲート、すなわちワード線である第１ポリシリコン膜６１〜第４ポリシリコン膜６４の部材は金属でも良い。前記金属からなる金属配線は、例えばＷ（タングステン）またはＴｉＮ（窒化チタン）からなり、ＣＶＤ法またはスパッタ等などの周知の技術を用いて形成する。前記金属配線の膜厚は、３０ｎｍ以上１００ｎｍが良い。前記金属配線の膜厚が薄すぎると配線抵抗が高くなり、厚すぎると後の加工後の形状制御が困難となる。駆動電圧の観点からも、相変化材料を書き換える（状態変化させる）体積が小さいほど駆動電圧が小さくて済むため、前記金属配線の膜厚は厚すぎないほうが好ましい。また、絶縁膜５２〜５６、第１ポリシリコン膜６１〜第４ポリシリコン膜６４または前記金属膜の材料は、熱伝導度の低い材料であれば相変化メモリの駆動電圧を低減できるため好ましい。
【０１１７】
次に、図３１および図３２に示すように、フォトリソグラフィ技術を用いたドライエッチング法により、絶縁膜５６の上面から第１ポリシリコン膜６１〜第４ポリシリコン膜６４のそれぞれの上面に達する複数のコンタクトホールを形成した後、前記複数のコンタクトホールのそれぞれの内部を埋め込む複数のコンタクトプラグＣ１〜Ｃ４を形成する。コンタクトプラグＣ１〜Ｃ４は、前記複数のコンタクトホール内および絶縁膜５６上にＣＶＤ法で形成されたタングステン膜からなり、絶縁膜５６上に形成された前記タングステン膜をＣＭＰ法により除去し、絶縁膜５６の上面を露出させることにより形成する。コンタクトプラグＣ１は第１ポリシリコン膜６１と電気的に接続され、コンタクトプラグＣ２は第２ポリシリコン膜６２と電気的に接続され、コンタクトプラグＣ３は第３ポリシリコン膜６３と電気的に接続され、複数のコンタクトプラグＣ４は複数の第４ポリシリコン膜６４とそれぞれ電気的に接続されている。図３１に示すように、複数のコンタクトプラグＣ４は第２方向に並んで形成されており、コンタクトプラグＣ１〜Ｃ３は第１方向に並んで形成されている。
【０１１８】
次に、図３３および図３４に示すように、フォトリソグラフィ技術およびドライエッチング法を用いて、メモリセルブロック形成用の複数の孔部ＨＬを形成する。孔部ＨＬは、絶縁膜５６の上面から不純物拡散層５０の上面に達する孔であり、図３３に示すようにマトリクス状に複数形成されている。孔部ＨＬの平面の形状は正円形が好ましいが、正方形、四角形または三角形など任意の形状でも良い。孔部ＨＬの平面形状に応じて同一選択トランジスタ内に複数の閾値電圧および複数のトランジスタオン電流を持たせることが可能となる。すなわち、一つのメモリユニットセル内に多数の抵抗素子への電流を持たせることが可能となり、多値のメモリ動作をさせることが可能である。
【０１１９】
その後、絶縁膜５６上、孔部ＨＬの内壁および底部に、絶縁膜５７およびチャネルポリシリコン膜５８を順次形成する。このとき、孔部ＨＬの内部を完全に埋め込まないようにする。なお、図３３では絶縁膜５６上に形成された絶縁膜５７およびチャネルポリシリコン膜５８の図示を省略しており、絶縁膜５７およびチャネルポリシリコン膜５８は孔部ＨＬ内に形成されたもののみを示している。
【０１２０】
絶縁膜５６は選択トランジスタのゲート絶縁膜として機能する膜であり、ＣＶＤ法またはＩＳＳＧ法によって形成される酸化シリコン膜またはＡＬＣＶＤ（Atomic Layer CVD）法により形成されるｈｉｇｈ−ｋ絶縁膜からなるものである。孔部ＨＬの内部に相変化材料層を形成するため、絶縁膜５７およびチャネルポリシリコン膜５８は孔部ＨＬの内壁のみに異方性を持たせて堆積することが重要であり、ＡＬＣＶＤ法を用いることが好ましい。
【０１２１】
チャネルポリシリコン膜５８は、選択トランジスタのチャネルとして機能する半導体層であり、ｎ型の不純物（例えばＰ（リン））を含むポリシリコンからなり、ＣＶＤ法などによりアモルファスシリコン膜として成膜後、レーザーアニールにより結晶化して形成する。チャネルポリシリコン膜５８は絶縁膜５２、５６と同層においては不純物濃度を他の領域のチャネルポリシリコン膜５８よりも濃くし、選択トランジスタのソース・ドレイン領域として動作させる。このソース・ドレイン領域の不純物濃度は１×１０１８ｃｍ―３以上が望ましい。また、選択トランジスタのチャネルとして機能する領域（第１ポリシリコン膜６１〜第４ポリシリコン膜６４と同層の領域）ではチャネルポリシリコン膜５８の不純物濃度を薄くする。選択トランジスタのチャネルとして機能する領域のチャネルポリシリコン膜５８の不純物濃度は１×１０１８ｃｍ−３以下が望ましい。なお、領域によって異なる不純物濃度を有するチャネルポリシリコン膜５８を形成する方法としては、ＣＶＤ法によりチャネルポリシリコン膜５８を形成する際に、アモルファスシリコン膜を堆積するシーケンスの中で、導入する不純物（例えばＰ（リン））の濃度を変えながら堆積する方法が簡便であり好ましい。
【０１２２】
この時点では相変化材料層は形成されていないので、熱負荷低減の目的でレーザーアニールを行ってチャネルポリシリコン膜５８を結晶化させる必要はなく、ランプなどを用いた加熱炉によるアモルファスシリコン膜の結晶化および不純物の活性化を行っても良く、またはより高温を必要とするポリシリコン状態での成膜によりチャネルポリシリコン膜５８を形成することも可能である。ただし、後述するように２層目以降のメモリアレイのチャネルポリシリコン膜を製造する際には、レーザーアニールが必須となる。本実施の形態では、１層目および１層目より上層の選択トランジスタの特性を同等にそろえるために、図４０の工程で２層目以降に用いるのと同じレーザーアニールを用いてチャネルポリシリコン膜５８を結晶化している。
【０１２３】
次に、図３５に示すように、チャネルポリシリコン膜５８上および孔部ＨＬの内部に相変化材料層１６を形成する。相変化材料層１６は、例えばＧｅ２Ｓｂ２Ｔｅ５からなり、ＡＬＣＶＤ法またはスパッタ法を用いて形成する。他の相変化材料としては、カルコゲン元素（Ｓ（硫黄），Ｓｅ（セレン），Ｔｅ（テルル））のうちの少なくとも１元素を含む材料で組成を選択することにより同程度の性能を有する相変化材料が得られる。相変化材料層１６の膜厚は、５ｎｍ以上３００ｎｍ以下とする。
【０１２４】
相変化材料層１６の形成前にあらかじめスパッタエッチングを行ない、孔部ＨＬの底部に形成された絶縁膜５７、チャネルポリシリコン膜５８を除去して不純物拡散層５０の上面を露出させ、不純物拡散層５０と相変化材料層１６との接触を良くすることが望ましい。続いて、ＣＭＰ法により絶縁膜５７、チャネルポリシリコン膜５８および相変化材料層を研磨し、絶縁膜５６の上面を露出させる。
【０１２５】
次に、図３６に示すように、第１ノードである選択トランジスタ部のみにおいて、メモリセルブロックの選択性を持たせるため、ドライエッチング法により孔部ＨＬ内の相変化材料層１６を取り除く。すなわち、孔部ＨＬ内の相変化材料層１６の上面をエッチバックし、相変化材料層１６の上面の高さを絶縁膜５５と同層の高さにする。言い換えれば、相変化材料層１６の上面の高さが第４ポリシリコン膜６４の下面より低く、第３ポリシリコン膜６３の上面の高さより高い高さになるように相変化材料層１６の上面をエッチバックする。これにより、メモリマトリクス内の最上層の選択トランジスタには相変化材料層１６が含まれていないため、最上層の選択トランジスタのワード線の電圧制御により最上層の選択トランジスタに流れる電流のみを制御でき、メモリセルブロックを選択して動作させることができる。
【０１２６】
次に、図３７〜図３９に示すように、相変化材料層１６上および絶縁膜５６上に絶縁膜５９をＣＶＤ法により形成した後、ＣＭＰ法により絶縁膜５９を研磨し、絶縁膜５６の上面を露出させることで、孔部ＨＬ内を絶縁膜５９で埋める。続いて、ＣＶＤ法またはスパッタ法を用いて絶縁膜５６上、絶縁膜５９上、絶縁膜５７上、チャネルポリシリコン膜５８上およびコンタクトプラグＣ１〜Ｃ４上にタングステン膜を形成した後、フォトリソグラフィ技術およびドライエッチング法を用いて前記タングステン膜をパターニングし、前記タングステン膜からなる金属配線Ｍ１および配線ＭＬ１〜ＭＬ４を形成する。
【０１２７】
金属配線Ｍ１はメモリのビット線のパターンであり、絶縁膜５６上、絶縁膜５９上、絶縁膜５７上およびチャネルポリシリコン膜５８上に形成され、第２方向に延在するストライプ状のパターンを有する。すなわち、各金属配線Ｍ１は第２方向に並ぶ複数のメモリセルブロックのチャネルポリシリコン膜５８と電気的に接続されており、第２方向に並ぶ複数のメモリセルブロックの上面を覆うように第２方向に延在して形成されている。配線ＭＬ１〜ＭＬ４はコンタクトプラグＣ１〜Ｃ４のそれぞれの上部に形成された金属膜であり、配線ＭＬ１〜ＭＬ４は互いに絶縁されている。なお、各選択ゲート（第１ポリシリコン膜６１〜第４ポリシリコン膜６４）およびビット線（金属配線Ｍ１）は相変化メモリの書込み、消去および読出しを行うために、周辺回路を含む半導体基板１と電気的に接続されるが、図示は省略する。
【０１２８】
以上により、第１層目のメモリマトリクスが形成される。本実施の形態では、それぞれのメモリセルブロック内において半導体基板１の主面に垂直な方向に３層積層した積層メモリについて説明したが、メモリセルブロック内のメモリセルの積層数は３層以外の積層数であっても構わない。
【０１２９】
次に、図４０に示すように、メモリセルのビット密度を高くするため、前述した工程により形成した第１層目のメモリマトリクス上に、同様の構造を有する第２層目のメモリマトリクスを積層することにより、本実施の形態の半導体装置を完成する。このとき、前記実施の形態１と同様に、第１層目のメモリマトリクスと、第１層目上に形成された第２層目のメモリマトリクスとの間には、平面的に第１層目のメモリマトリクスと重なり、層間絶縁膜ＩＦ１ａおよび層間絶縁膜ＩＦ１ｂによって覆われた金属膜１９を形成する。金属膜１９、層間絶縁膜ＩＦ１ａおよび層間絶縁膜ＩＦ１ｂは、前記実施の形態１において図１６〜図１８を用いて説明した工程と同様にして形成する。
【０１３０】
すなわち、半導体基板１上の全面に層間絶縁膜ＩＦ１ａをＣＶＤ法により堆積し、金属配線Ｍ１および配線ＭＬ１〜ＭＬ４の表面を層間絶縁膜ＩＦ１ａにより覆う。その後、層間絶縁膜ＩＦ１ａの上面をＣＭＰ法により研磨して平坦化し、続いて層間絶縁膜ＩＦ１ａ上に例えばＴｉＮ（窒化チタン）からなる金属膜１９をスパッタ法により堆積した後、フォトリソグラフィ技術およびドライエッチング法を用いてパターニングする。このとき、金属膜１９は金属膜１９の下部の相変化材料層１６を含むメモリマトリクスと平面的に重なる領域に形成する。続いて、層間絶縁膜ＩＦ１ａ上および金属膜１９上にＣＶＤ法により層間絶縁膜ＩＦ１ｂを堆積し、層間絶縁膜ＩＦ１ｂにより金属膜１９の表面を覆った後、ＣＭＰ法により層間絶縁膜ＩＦ１ｂの上面を研磨して平坦化する。
【０１３１】
その後の第２層目のメモリマトリクスは、第１層目のメモリマトリクスと同様の工程により形成することができる。すなわち、層間絶縁膜ＩＦ１ｂ上に、第１層目のメモリマトリクスの不純物拡散層５０に相当する不純物拡散層７０を形成した後、不純物拡散層７０上にメモリマトリクスを形成する。第１層目のメモリマトリクス内の第１ポリシリコン膜６１〜第４ポリシリコン膜６４に相当する第２層目のメモリマトリクス内の第１ポリシリコン膜８１〜第４ポリシリコン膜８４を形成する際は、それぞれアモルファスシリコン膜を形成してから、ＣＯ２レーザーによるアニールによって結晶化を行い、ポリシリコン状態にすることで第１ポリシリコン膜８１〜第４ポリシリコン膜８４を形成する。また、第２層目のメモリマトリクス内のチャネルポリシリコン膜７８を形成する際は、アモルファスシリコン膜を形成してから、ＣＯ２レーザーによるアニールによって結晶化を行い、前記アモルファスシリコン膜をポリシリコン状態にすることでチャネルポリシリコン膜７８を形成する。
【０１３２】
なお、アモルファスシリコン膜を結晶化するアニール処理では、エキシマレーザー、ＹＡＧレーザーのような短波長レーザーを用いることも考えられる。しかし短波長レーザーの場合、波長が短いために光の吸収長が短く、製造工程中の半導体装置の上面から下面に向けて３００ｎｍ程度の深さまでしか結晶化することができず、それぞれの層のメモリマトリクス内でのメモリセルの積層数が制限されてしまう。また、第２層目以降のメモリマトリクスを形成する際に短波長レーザーによるアニールを用いた場合、シリコンを全て溶解して再結晶化させることになるため、金属膜１９への吸熱量が大きくなりすぎ、本発明の効果の一つである下層メモリセルの相変化材料の特性劣化を防ぐ効果が小さくなる。そのため、本実施の形態では、例えばＣＯ２レーザー（波長１０．６μｍ）を用いてアモルファスシリコン膜の結晶化を行う。長波長レーザーであるＣＯ２レーザー光の吸収長は２０μｍと長く、各層のメモリマトリクス内のメモリセルの積層数は実用範囲において制限を受けない。
【０１３３】
また、本実施形態では選択トランジスタをｎ型のＭＯＳトランジスタとしたが、ｐ型のＭＯＳトランジスタを用いても良い。この場合、半導体基板１にはｎ型半導体基板を用い、不純物拡散層５０、７０、チャネルポリシリコン膜５８および７８はｐ＋型の半導体層とする。
【０１３４】
また、本実施の形態ではメモリマトリクスの積層数を２層のみとしたが、この積層数に限らず、メモリマトリクスの積層数は２層よりも多い積層数であっても構わない。なお、複数層のメモリマトリクスを積層する際、図４０と同様に上層のメモリマトリクスとその下層のメモリマトリクスとの間には金属膜１９を形成する。
【０１３５】
本実施の形態では、縦型チェインメモリ構造を有する相変化メモリを有する複数層のメモリマトリクスを積層して構成する半導体装置について説明した。本実施の形態では、前記実施の形態１と同様に、積層されたメモリマトリクス同士の間に金属膜１９を形成している。これにより、図４０を用いて説明したように、金属膜１９の上層のメモリマトリクス内のポリシリコン膜（例えば第１ポリシリコン膜８１〜第２ポリシリコン膜８２またはチャネルポリシリコン膜５８）を形成するためのレーザーアニール工程において、レーザーによって金属膜の下層のメモリマトリクス内の相変化材料層が過度に加熱されることを防ぐことができる。また、各メモリセルのゲート絶縁膜である絶縁膜５７がｈｉｇｈ−ｋ絶縁膜からなる場合、レーザーが絶縁膜５７に直接当たることによって絶縁膜５７の温度が過度に上昇し、絶縁膜５７を構成するｈｉｇｈ−ｋ膜の特性が劣化することを防ぐことができる。従って、各層のメモリマトリクスの相変化材料層が融解または昇華することを防ぐことができる。また、各メモリセルのゲート絶縁膜の信頼性が低下することを防ぐことができる。このため、半導体装置の製造工程における歩留まりを向上することができる。また、半導体装置の信頼性を高めることができる。
【０１３６】
なお、本実施の形態では、前記実施の形態１と同様に、図４０に示す金属膜１９の部材に、例えばコンタクトプラグＣ１〜Ｃ４または金属配線Ｍ１よりも熱伝導度の低い材料を用いることで、金属膜１９がレーザーによって過度に加熱されることを防ぎ、金属膜１９が帯びる熱によって第１層目のメモリマトリクスの温度が過度に高くなることを防いでいる。
【０１３７】
（実施の形態３）
本実施の形態では、ＣＭＩＳＦＥＴにより構成される論理回路を含む半導体装置について説明する。図４１に、本実施の形態の半導体装置を示す。図４１に示すように、本実施の形態のＣＭＩＳＦＥＴ（以下単にＣＭＩＳと言う）は半導体基板１上に複数のＣＭＩＳを積層した構造を有している。半導体基板１の上面には素子分離領域３が複数形成されており、素子分離領域３同士の間の半導体基板１の上面にはｐウエル４ａまたはｎウエル４ｂが形成されている。ｐウエル４ａ上およびｎウエル４ｂ上にはそれぞれゲート絶縁膜ＧＯＸを介してゲート電極ＧＡＴＥが形成されており、ゲート電極ＧＡＴＥの側壁にはサイドウォールＳＷが形成されている。サイドウォールＳＷは例えば酸化シリコンまたは窒化シリコンあるいはそれらの積層膜からなる絶縁膜であり、サイドウォールＳＷの下部のｐウエル４ａまたはｎウエル４ｂのそれぞれの上面にはエクステンション領域５ａ、５ｂがそれぞれ形成されている。
【０１３８】
ゲート電極ＧＡＴＥの下部およびサイドウォールＳＷの下部を除く半導体基板１の上面であって、エクステンション領域５ａ、５ｂと素子分離領域３との間には、それぞれ不純物拡散層６ａ、６ｂが形成されている。エクステンション領域５ａ、５ｂはそれぞれｎ−型半導体領域およびｐ−型半導体領域からなり、不純物拡散層６ａ、６ｂはそれぞれｎ＋型半導体領域およびｐ＋型半導体領域からなる。すなわち、エクステンション領域５ａと不純物拡散層６ａおよびエクステンション領域５ｂと不純物拡散層６ｂはそれぞれＬＤＤ（Lightly Doped Drain）構造を有し、不純物拡散層６ａ、６ｂはＭＩＳＦＥＴのソース・ドレイン領域として機能する層である。
【０１３９】
ゲート電極ＧＡＴＥの上面および不純物拡散層６ａ、６ｂの上面にはそれぞれシリサイド層７が形成され、半導体基板１上にはゲート電極ＧＡＴＥを覆うように層間絶縁膜ＩＬＤ１が形成されている。層間絶縁膜ＩＬＤ１には、層間絶縁膜ＩＬＤ１の上面からシリサイド層７に達する複数のコンタクトホールが形成され、前記複数のコンタクトホールのそれぞれの内部には、タングステンを主に含むコンタクトプラグＣＰが埋め込まれている。層間絶縁膜ＩＬＤ１上およびコンタクトプラグＣＰ上には絶縁膜ＩＦｇと、絶縁膜ＩＦｇ間にダマシン法により形成された複数の金属配線８とが配置されており、それぞれの金属配線８は、コンタクトプラグＣＰおよびシリサイド層７を介して不純物拡散層６ａまたは６ｂと電気的に接続されている。
【０１４０】
このように、ｐウエル４ａ上にはゲート電極ＧＡＴＥ、ゲート絶縁膜ＧＯＸ、エクステンション領域５ａおよび不純物拡散層６ａを有するｎ型ＭＩＳＦＥＴ（ｎＭＩＳ）Ｑｎが形成され、ｎウエル４ｂ上にはゲート電極ＧＡＴＥ、ゲート絶縁膜ＧＯＸ、エクステンション領域５ｂおよび不純物拡散層６ｂを有するｐ型ＭＩＳＦＥＴ（ｐＭＩＳ）Ｑｐが形成されている。ここで、ｎ型ＭＩＳＦＥＴ（ｎＭＩＳ）Ｑｎおよびｐ型ＭＩＳＦＥＴ（ｎＭＩＳ）Ｑｐは、第１層目のＣＭＩＳを構成している。
【０１４１】
また、金属配線８上および絶縁膜ＩＦｇ上には層間絶縁膜ＩＦ１ａ、金属膜１９および層間絶縁膜ＩＦ１ｂが順に形成されている。層間絶縁膜ＩＦ１ｂ上には、第１層目のＣＭＩＳの半導体基板１に相当するポリシリコン状態のシリコン膜Ｓｂが形成されており、シリコン膜Ｓｂを基板として第１層目のＣＭＩＳと同様の構造を有する第２層目のＣＭＩＳがシリコン膜Ｓｂ上に形成されている。すなわち、シリコン膜Ｓｂの上面には素子分離領域１０３、ｐウエル１０５ａおよびｎウエル１０５ｂが形成され、ｐウエル１０５ａ上およびｎウエル１０５ｂ上にはそれぞれｎ型ＭＩＳＦＥＴおよびｐ型ＭＩＳＦＥＴが形成されている。
【０１４２】
次に、図４２〜図４８を用いて本実施の形態の半導体装置の製造方法を説明する。図４２〜図４８は本実施の形態の製造工程中のＣＭＩＳの要部断面図を示すものである。
【０１４３】
まず、図４２に示すように、１〜１０Ωｃｍ程度の比抵抗を有するｐ型の単結晶シリコンからなる半導体基板１の主面に素子分離領域３を形成する。素子分離領域３は酸化シリコンなどからなり、ＳＴＩ（Shallow Trench Isolation）法またはＬＯＣＯＳ（Local Oxidation）法などにより形成される。
【０１４４】
その後、フォトリソグラフィ技術を用いたイオン注入法により、半導体基板１上にｎチャネル型ＭＩＳＦＥＴ（以下単にｎＭＩＳと言う）を形成する領域であるｎＭＩＳ形成領域Ａｎにｐウエル４ａを形成する。ｐウエル４ａは、ｐ型の不純物（例えばＢ（ホウ素））をイオン注入することによって形成する。その後、必要に応じてｐウエル４ａの表層部にイオン注入を行い、前記イオン注入により導入された不純物の活性化用熱処理を行うことで、後に形成されるｎＭＩＳのしきい値電圧調整のためのしきい値電圧調整層（図示しない）を形成する。なお、ｐウエル４ａおよびｎウエル４ｂはどちらを先に形成しても構わない。
【０１４５】
続いて、フォトリソグラフィ技術を用いたイオン注入法により、半導体基板１上にｐチャネル型ＭＩＳＦＥＴ（以下単にｐＭＩＳと言う）を形成する領域であるｐＭＩＳ形成領域Ａｐにｎウエル４ｂを形成する。ｎウエル４ｂは、ｎ型の不純物（例えばＰ（リン））をイオン注入することによって形成する。その後、必要に応じてｎウエル４ｂの表層部にイオン注入を行い、前記イオン注入により導入された不純物の活性化用熱処理を行うことで、後に形成されるｐＭＩＳのしきい値電圧調整のためのしきい値電圧調整層（図示しない）を形成する。
【０１４６】
続いて、半導体基板１の主面上に絶縁膜ＧＦを形成する。絶縁膜ＧＦは、例えば薄い酸化シリコン膜などからなり、例えば熱酸化法などによって形成することができる。また、熱酸化膜の表面をＮＯ（一酸化窒素）ガスなどを用いて窒化し、酸化シリコン膜およびその上の窒化シリコン膜の積層膜により絶縁膜ＧＦを形成することもできる。また、酸窒化シリコン膜により絶縁膜ＧＦを形成することもできる。また、ＡＬＣＶＤ法などを用いてハフニウム（ＨｆＯ２、ＨｆＳｉＯ、ＨｆＳｉＯＮ）、ジルコニウム（ＺｒＯ２、ＺｒＳｉＯ、ＺｒＳｉＯＮ）、アルミナ（Ａｌ２Ｏ３）など、ｈｉｇｈ−ｋ（高誘電体）絶縁膜により絶縁膜ＧＦを形成することもできる。
【０１４７】
次に、図４３に示すように、絶縁膜ＧＦ上にポリシリコン膜およびゲート保護膜ＧＲを順次形成した後、フォトリソグラフィ技術およびイオン注入法を用いて前記ポリシリコン膜に不純物を導入する。続いて、フォトリソグラフィ技術およびドライエッチング法を用いてゲート保護膜ＧＲ、前記ポリシリコン膜および絶縁膜ＧＦを加工することで、前記ポリシリコン膜からなるゲート電極ＧＡＴＥおよび絶縁膜ＧＦからなるゲート絶縁膜ＧＯＸを形成する。前記ポリシリコン膜およびゲート保護膜ＧＲは、例えばＣＶＤ法などで形成する。ゲート保護膜ＧＲの部材は、例えば酸化シリコン膜とする。なお、Ｗ（タングステン）、ＷＮ（窒化タングステン）、ＴｉＮ（窒化チタン）、ＡｌＮ（窒化アルミニウム）などの金属膜を用いてゲート電極ＧＡＴＥを形成してもよい。
【０１４８】
次に、図４４に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、ｎＭＩＳ形成領域Ａｎにおいてｐウエル４ａの上面にｎ−型半導体領域であるエクステンション領域５ａを形成し、ｐＭＩＳ形成領域Ａｐにおいてｎウエル４ｂの上面にｐ−型半導体領域であるエクステンション領域５ｂを形成する。
【０１４９】
エクステンション領域５ａは、ゲート電極ＧＡＴＥの下部を除くｐウエル４ａの上面にｎ型の不純物（例えばＡｓ（ヒ素））をイオン注入することにより形成する。イオン注入の条件は、加速エネルギーは例えば３ｋｅＶ程度とし、注入量（ドーズ量）は例えば１×１０１５／ｃｍ２程度とする。また、エクステンション領域５ａを形成するイオン注入工程では、ゲート電極ＧＡＴＥおよびゲート保護膜ＧＲを注入阻止マスクとして機能させるため、エクステンション領域５ａはゲート電極ＧＡＴＥに対して自己整合的に形成される。
【０１５０】
また、同様にｐ型の不純物（例えばＢ（ホウ素））をｎウエル４ｂの上面にイオン注入することにより、ｎウエル４ｂの上面にエクステンション領域５ｂを形成する。ここで、エクステンション領域５ａを形成するイオン注入工程ではｐＭＩＳ形成領域Ａｐをフォトレジスト膜で覆い、エクステンション領域５ｂを形成するイオン注入工程ではｎＭＩＳ形成領域Ａｎをフォトレジスト膜で覆うため、ｎＭＩＳ形成領域ＡｎとｐＭＩＳ形成領域Ａｐとでエクステンション領域５ａおよび５ｂを作り分けることができる。
【０１５１】
次に、図４５に示すように、ゲート保護膜ＧＲを除去した後、ゲート電極ＧＡＴＥの表面および半導体基板１の上面を覆うように絶縁膜を形成した後、前記絶縁膜を異方性エッチングすることにより半導体基板１およびゲート電極ＧＡＴＥの上面を露出させ、ゲート電極ＧＡＴＥの側壁に前記絶縁膜からなるサイドウォールＳＷを形成する。前記絶縁膜は、例えば酸化シリコンまたは窒化シリコンあるいはそれらの積層膜からなる膜であり、ＣＶＤ法により堆積する。
【０１５２】
次に、図４６に示すように、フォトリソグラフィ技術およびイオン注入法を用いて、ｎＭＩＳ形成領域のｐウエル４ａの上面にｎ＋型半導体領域である不純物拡散層６ａを形成し、ｐＭＩＳ形成領域のｎウエル４ｂの上面にｐ＋型半導体領域である不純物拡散層６ｂを形成する。
【０１５３】
不純物拡散層６ａは、ゲート電極ＧＡＴＥ、サイドウォールＳＷおよびｐＭＩＳ形成領域Ａｐ上に形成されたフォトレジスト膜をマスクとしてｐウエル４ａの上面にｎ型の不純物（例えばＰ（リン））をイオン注入することにより形成する。このイオン注入は、半導体基板１の主面に対して垂直な方向から行う。このイオン注入では、加速エネルギーは例えば１０ｋｅＶ程度とし、注入量（ドーズ量）は例えば５×１０１５／ｃｍ２程度とする。このため、不純物拡散層６ａはエクステンション領域５ａよりも不純物濃度が高い。
【０１５４】
また、不純物拡散層６ａの接合深さ（半導体基板１の主面に垂直な方向の深さ）は、エクステンション領域５ａの接合深さ（半導体基板１の主面に垂直な方向の深さ）よりも深い。すなわち、エクステンション領域５ａは、不純物拡散層６ａに比べて不純物濃度が低く、かつ浅く形成されている。
【０１５５】
また、不純物拡散層６ａを形成するイオン注入工程では、ゲート電極ＧＡＴＥおよびサイドウォールＳＷが注入阻止マスクとして機能するので、不純物拡散層６ａはゲート電極ＧＡＴＥおよびサイドウォールＳＷに対して自己整合的に形成される。
【０１５６】
続いて、ｐ型不純物（例えばＢ（ホウ素））をイオン注入することにより、不純物拡散層６ｂを不純物拡散層６ａと同様に形成する。なお、不純物拡散層６ａおよび不純物拡散層６ｂはどちらを先に形成しても構わない。
【０１５７】
その後、エクステンション領域５ａ、５ｂおよび不純物拡散層６ａ、６ｂに導入された不純物を活性化させるため、ｎＭＩＳ形成領域ＡｎおよびｐＭＩＳ形成領域Ａｐに対して長波長レーザーアニール処理を１３５０℃、８００μｓの条件で行う。前記レーザーアニールでは、例えばＣＯ２レーザー（波長１０．６μｍ）を用いる。このアニール処理は、例えばＮ２（窒素）または他のガス種（例えば不活性ガス）の雰囲気中で行う。
【０１５８】
前記アニール処理により、エクステンション領域５ａ、５ｂおよび不純物拡散層６ａ、６ｂに導入された不純物を活性化する。これにより、ｐウエル４ａ上およびｎウエル４ｂ上のそれぞれにｎＭＩＳＱｎおよびｐＭＩＳＱｐが形成される。なお、第１層目のＣＭＩＳを構成するエクステンション領域および不純物拡散層のアニール処理の工程では、熱負荷低減の目的でレーザーアニールで行う必要はなく、ランプなどを用いた加熱炉による不純物の活性化を行っても良いが、後述するように第２層目以降のＣＭＩＳを構成するエクステンション領域および不純物拡散層を活性化させる際にはレーザーアニールが必須となる。本実施の形態では、第１層目および第２層目以降のＭＩＳＦＥＴの特性を同等に揃えるために、第１層目の活性化工程においても２層目以降で行うアニール処理と同じレーザーアニールを用いている。
【０１５９】
次に、図４７に示すように、周知のサリサイド技術により、ゲート電極ＧＡＴＥ上、不純物拡散層６ａ上および不純物拡散層６ｂ上にニッケルシリサイド（ＮｉＳｉ）からなるシリサイド層７を形成する。続いて、ゲート電極ＧＡＴＥを覆うように半導体基板１上の全面に層間絶縁膜ＩＬＤ１をＣＶＤ法により堆積した後、ＣＭＰ法によって層間絶縁膜ＩＬＤ１の上面を平坦化する。続いて、フォトリソグラフィ技術およびドライエッチング法により、層間絶縁膜ＩＬＤ１の上面からシリサイド層７に達するコンタクトホールを形成した後、前記コンタクトホール内および層間絶縁膜ＩＬＤ１上に主にタングステンからなる金属膜を形成し、ＣＭＰ法により前記金属膜を研磨して層間絶縁膜ＩＬＤ１の上面を露出させることにより、層間絶縁膜ＩＬＤ１の上面からシリサイド層７の上面に達するコンタクトプラグＣＰを形成する。なお、ここではゲート電極ＧＡＴＥ上に形成されるコンタクトプラグは図示していない。
【０１６０】
続いて、層間絶縁膜ＩＬＤ１上およびコンタクトプラグＣＰ上に絶縁膜ＩＦｇを形成し、周知のダマシンプロセスによって、絶縁膜ＩＦｇの同層であって、それぞれのコンタクトプラグＣＰ上に金属配線８を形成する。以上により、第１層目のＣＭＩＳが形成される。
【０１６１】
次に、第１層目のＣＭＩＳ上に金属膜を形成した後、前記金属膜上に第２層目のＣＭＩＳを形成する。ＣＭＩＳ論理回路を積層させた場合、前記ＣＭＩＳ回路を有するＳＲＡＭ等の論理設計のレイアウト自由度を向上させることができる。
【０１６２】
すなわち、図４８に示すように、絶縁膜ＩＦｇ上および金属配線８上に、前記実施の形態１および２と同様にＣＶＤ法およびＣＭＰ法を用いて、層間絶縁膜ＩＦ１ａ、金属膜１９、層間絶縁膜ＩＦ１ｂを形成する。その後、第２層目のＣＭＩＳの基板となるシリコン膜Ｓｂを形成する。シリコン膜ＳｂはＣＶＤ法を用いてアモルファスシリコン状態で成膜した後、レーザーアニールにより結晶化してポリシリコン状態にすることで形成する。その後、図４１〜図４７を用いて説明した方法と同様にして第２層目のＣＭＩＳを形成することにより、本実施の形態の半導体装置を完成する。なお、本実施の形態ではＣＭＩＳの積層数は２層のみとしたが、２層より多い複数層を積層しても構わない。
【０１６３】
本実施の形態では、シリコン膜Ｓｂの結晶化アニールに加えて、ＣＭＩＳ論理回路の不純物拡散層の活性化におけるレーザーアニールにおいて、アニールを行う層のＣＭＩＳの下層のＣＭＩＳが過度に加熱されることを防いでいる。すなわち、前記実施の形態１および２とは異なり、本実施の形態では、相変化材料の耐熱性による特性劣化を防止する目的ではなく、ゲート電極上および不純物拡散層上に形成されたＮｉＳｉからなるシリサイド層７の高温化による特性劣化を防止するために、第１層目のＣＭＩＳと第２層目のＣＭＩＳとの間に金属膜を配置している。ＮｉＳｉは過度な高温処理により凝集し、抵抗値が高くなるため、デバイス特性の劣化を防止ためにシリサイド層７が過度に熱せられることを防ぐ必要がある。また、ゲート絶縁膜にｈｉｇｈ−ｋ膜を用いた場合、ｈｉｇｈ−ｋ膜も高温により特性が劣化するため、本実施の形態ではゲート絶縁膜の特性劣化を防止することができる。
【０１６４】
本実施の形態で説明したように、本発明は不揮発性半導体記憶装置に限らず、その他の周辺回路または論理回路に用いられるＭＩＳＦＥＴのように、高温によって特性が劣化する構造、または高温によって機能を失い、正常に動作しなくなるような構造を有する層（構造体）を積層する半導体装置に適用することができる。
【０１６５】
なお、本実施の形態では、前記実施の形態１と同様に、図４１に示す金属膜１９の部材に、例えばコンタクトプラグＣＰまたは金属配線８よりも熱伝導度の低い材料を用いることで、金属膜１９がレーザーによって過度に加熱されることを防ぎ、金属膜１９が帯びる熱によって第１層目のＣＭＩＳの温度が過度に高くなることを防いでいる。
【０１６６】
また、本実施の形態で説明した不純物拡散層のアニール工程およびシリコン膜Ｓｂ（図４８参照）の結晶化の際のアニール工程において、エキシマレーザーまたはＹＡＧレーザーのような短波長レーザーを用いることも考えられる。しかし、これらのレーザーのような短波長の光は酸化膜に対して透過性を有するため、素子分離領域の下のシリコン膜（例えば図４８に示すシリコン膜Ｓｂおよび半導体基板１）を溶解する虞がある。また、酸化膜を短波長レーザーが透過することにより、ポリシリコンなどの半導体材料で構成されるゲート電極が溶解する虞がある。また、パターン（例えば、ゲート電極のパターン）の粗密差の発生や、下地材料（例えば、Ｓｉ基板、酸化シリコン膜）に対する依存性が生じるなどの問題がある。このため、ソース・ドレイン領域を形成するために、半導体基板に導入した不純物をエキシマレーザーのような短波長レーザーで活性化することは容易ではない。
【０１６７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【産業上の利用可能性】
【０１６８】
本発明の半導体装置の製造方法は、複数層の積層構造を有し、それぞれの層を形成する際にレーザーアニールを行う半導体装置に幅広く利用されるものである。
【符号の説明】
【０１６９】
１      半導体基板
２      素子分離層
３      素子分離領域
４ａ    ｐウエル
４ｂ    ｎウエル
５ａ、５ｂ    エクステンション領域
６ａ、６ｂ    不純物拡散層
７    シリサイド層
８    金属配線
１１    ワード線
１１ａ  タングステン膜
１２    ｐ型層
１２ａ  ｐ型アモルファスシリコン膜
１２ｃ  ｐ型ポリシリコン膜
１３    ｎ型層
１３ａ  ノンドープアモルファスシリコン膜
１３ｂ  ｎ型アモルファスシリコン膜
１３ｃ  ｎ型ポリシリコン膜
１４    シリサイド層
１５    下部電極
１５ａ  金属膜
１６    相変化材料層
１７    上部電極
１７ａ  金属膜
１８    ビット線
１８ａ  タングステン膜
１９    金属膜
２１    ワード線
２２    ｐ型層
２２ｃ  ｐ型ポリシリコン膜
２３    ｎ型層
２３ｃ  ｎ型ポリシリコン膜
２４    シリサイド層
２５    下部電極
２６    相変化材料層
２７    上部電極
２８、３８、４８    ビット線
２９    金属膜
３１、４１    ワード線
３９    金属膜
４６    相変化材料
５０、７０    不純物拡散層
５２〜５７、７２〜７７    絶縁膜
５８、７８    チャネルポリシリコン膜
５９    絶縁膜
６１、８１    第１ポリシリコン膜
６２、８２    第２ポリシリコン膜
６３、８３    第３ポリシリコン膜
６４、８４    第４ポリシリコン膜
１０３    素子分離領域
１０５ａ    ｐウエル
１０５ｂ    ｎウエル
Ａｎ    ｎＭＩＳ形成領域
Ａｐ    ｐＭＩＳ形成領域
ＢＬ１、ＢＬ２    ビット線
Ｃ１〜Ｃ４、ＣＰ、ＣＰ１ａ〜ＣＰ４ａ    コンタクトプラグ
ＣＰ１ｂ〜ＣＰ３ｂ、ＣＰ２、ＣＰ２ｂ    コンタクトプラグ
ＤＩＦ    拡散層
ＦＬ１    配線
ＧＡＴＥ    ゲート電極
ＧＦ    絶縁膜
ＧＬ１〜ＧＬ３、ＧＬ２〜ＧＬ３    ゲート配線
ＧＯＸ  ゲート絶縁膜
ＧＲ    ゲート保護膜
ＧＷＣ  コンタクトプラグ
ＨＬ    孔部
ＩＦ、ＩＦ１、ＩＦ１ａ、ＩＦ１ｂ、ＩＦ２ａ、ＩＦ２ｂ、ＩＦ３ｂ    層間絶縁膜
ＩＦｃ、ＩＦｄ、ＩＬＤ１、ＩＬＤ２    層間絶縁膜
ＩＦｇ  絶縁膜
Ｍ１    金属配線
Ｍ１ａ〜Ｍ４ａ、Ｍ１ｂ〜Ｍ４ｂ、Ｍ２ａ、Ｍ２ｂ    配線層
ＭＣ１  下層メモリセル
ＭＣ２  上層メモリセル
ＭＦ    金属膜
ＭＬ１〜ＭＬ４    配線
Ｑｎ    ｎ型ＭＩＳＦＥＴ
Ｑｐ    ｐ型ＭＩＳＦＥＴ
ＳＭＣ  選択セル
ＳＴ    電界効果トランジスタ
ＳＴＧＬ１    ゲート配線
ＳＷ    サイドウォール
Ｓｂ    シリコン膜
ＵＳＭＣ    非選択セル
ＷＬ１、ＷＬ２    ワード線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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