(57)【特許請求の範囲】
【請求項１】
基板上に形成された第１の半導体層と、
前記第１の半導体層上に形成された第２の半導体層と、
前記第２の半導体層上に形成されたソース電極及びドレイン電極と、
前記第２の半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を覆うように形成された保護膜と、
を有し、
前記保護膜は、トリメチルアルミニウムと水とを交互に供給することにより、熱ＡＬＤにより形成された酸化アルミニウム膜を含むものであることを特徴とする半導体装置。
【請求項２】
基板上に形成された第１の半導体層と、
前記第１の半導体層上に形成された第２の半導体層と、
前記第２の半導体層上に形成されたソース電極及びドレイン電極と、
前記第２の半導体層または、前記第２の半導体層及び前記第１の半導体層に形成されたリセス開口部と、
前記第２の半導体層上及び前記リセス開口部内に形成された絶縁膜と、
前記リセス開口部内の前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を覆うように形成された保護膜と、
を有し、
前記保護膜は、トリメチルアルミニウムと水とを交互に供給することにより、熱ＡＬＤにより形成された酸化アルミニウム膜を含むものであることを特徴とする半導体装置。
【請求項３】
前記保護膜は、多層膜により形成されていることを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記保護膜と前記絶縁膜は、同じ材料を含むものであることを特徴とする請求項１から３のいずれか１項に記載の半導体装置。
【請求項５】
基板上に第１の半導体層と、第２の半導体層を積層形成する工程と、
前記第２の半導体層上にソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
前記絶縁膜を覆うように保護膜を形成する工程と、
を有し、
前記保護膜を形成する工程は、トリメチルアルミニウムと水とを交互に供給することにより、熱ＡＬＤによって酸化アルミニウム膜を形成するものであることを特徴とする半導体装置の製造方法。
【請求項６】
基板上に第１の半導体層と、第２の半導体層を積層形成する工程と、
前記第２の半導体層上にソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層にリセス開口部を形成する工程と、
前記第２の半導体層の上方及び前記リセス開口部内に絶縁膜を形成する工程と、
前記リセス開口部内の前記絶縁膜上にゲート電極を形成する工程と、
前記絶縁膜を覆うように保護膜を形成する工程と、
を有し、
前記保護膜を形成する工程は、トリメチルアルミニウムと水とを交互に供給することにより、熱ＡＬＤによって酸化アルミニウム膜を形成するものであることを特徴とする半導体装置の製造方法。
【請求項７】
前記保護膜を形成する工程は、
１０ｎｍ以上、５０ｎｍ以下の膜厚の金属酸化膜を成膜する工程と、
前記金属酸化膜を成膜後、５００℃以上、８００℃以下の温度で熱処理を行なう工程と、
を繰り返し行なうものであることを特徴とする請求項５または６に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及び半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
電界効果型トランジスタとして、ＡｌＧａＮ／ＧａＮヘテロ接合を利用し、ＧａＮ層を走行層とした構造のものがある。ＧａＮは広いバンドギャップを有しており、高い破壊電圧強度、大きい飽和電子速度を有する材料であることから、大電流・高耐圧・低オン抵抗動作を実現することが可能な半導体装置を形成する材料として、有望とされている。このため、次世代における高効率スイッチング素子として、ＧａＮ系の材料を用いた半導体装置の検討が行なわれている。
【０００３】
このような電界効果型トランジスタ等の半導体装置においては、通常、ゲート電極またはドレイン電極等を形成した後、パッシベーション等のため、電界効果型トランジスタ等の表面の全体に絶縁膜が形成されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−１０３４０８号公報
【特許文献２】米国特許出願公開第２００６／００１９４３５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところで、トランジスタを用いた電力用の高効率なスイッチング素子を実現するためには、オン抵抗の低減、ノーマリーオフ動作の実現、スイッチング素子の高耐圧化が求められている。このうち、オン抵抗の低減、ノーマリーオフ動作の実現については、トランジスタを形成するＧａＮ等の材料における結晶性を向上させること等により対応可能である。一方、スイッチング素子の高耐圧化に関しては、使用される用途等によっても異なるものの、一般的に、数１００Ｖから数ｋＶの大きな耐圧が必要となるため、ショットキーゲートを用いた構造では、実現することが困難である。このため、ゲート電極と半導体層との間に絶縁膜を形成することにより、ゲートリーク電流を低減し耐圧を向上させた構造のものがある。
【０００６】
このようなゲート電極と半導体層との間に絶縁膜を形成したトランジスタにおいても、パッシベーション等のための保護膜として絶縁膜が形成されるが、保護膜を形成することにより、トランジスタでは耐圧が低くなり、十分な耐圧が得られない場合がある。
【０００７】
よって、ゲート電極と半導体層との間に絶縁膜を形成したトランジスタ等の半導体装置において、保護膜として絶縁膜を形成した構造のものであっても十分な耐圧を得ることのできる半導体装置及び半導体装置の製造方法が求められている。
【課題を解決するための手段】
【０００８】
本実施の形態の一観点によれば、基板上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層上に形成されたソース電極及びドレイン電極と、前記第２の半導体層上に形成された絶縁膜と、前記絶縁膜上に形成されたゲート電極と、前記絶縁膜を覆うように形成された保護膜と、を有し、前記保護膜は、トリメチルアルミニウムと水とを交互に供給することにより、熱ＡＬＤにより形成された酸化アルミニウム膜を含むものであることを特徴とする。
【０００９】
また、本実施の形態の他の一観点によれば、基板上に形成された第１の半導体層と、前記第１の半導体層上に形成された第２の半導体層と、前記第２の半導体層上に形成されたソース電極及びドレイン電極と、前記第２の半導体層または、前記第２の半導体層及び前記第１の半導体層に形成されたリセス開口部と、前記第２の半導体層上及び前記リセス開口部内に形成された絶縁膜と、前記リセス開口部内の前記絶縁膜上に形成されたゲート電極と、前記絶縁膜を覆うように形成された保護膜と、を有し、前記保護膜は、トリメチルアルミニウムと水とを交互に供給することにより、熱ＡＬＤにより形成された酸化アルミニウム膜を含むものであることを特徴とする。
【００１０】
また、本実施の形態の他の一観点によれば、基板上に第１の半導体層と、第２の半導体層を積層形成する工程と、前記第２の半導体層上にソース電極及びドレイン電極を形成する工程と、前記第２の半導体層上に絶縁膜を形成する工程と、前記絶縁膜上にゲート電極を形成する工程と、前記絶縁膜を覆うように保護膜を形成する工程と、を有し、前記保護膜を形成する工程は、トリメチルアルミニウムと水とを交互に供給することにより、熱ＡＬＤによって酸化アルミニウム膜を形成するものであることを特徴とする。
【００１１】
また、本実施の形態の他の一観点によれば、基板上に第１の半導体層と、第２の半導体層を積層形成する工程と、前記第２の半導体層上にソース電極及びドレイン電極を形成する工程と、前記第２の半導体層にリセス開口部を形成する工程と、前記第２の半導体層の上方及び前記リセス開口部内に絶縁膜を形成する工程と、前記リセス開口部内の前記絶縁膜上にゲート電極を形成する工程と、前記絶縁膜を覆うように保護膜を形成する工程と、を有し、前記保護膜を形成する工程は、トリメチルアルミニウムと水とを交互に供給することにより、熱ＡＬＤによって酸化アルミニウム膜を形成するものであることを特徴とする。
【発明の効果】
【００１２】
開示の半導体装置及び半導体装置の製造方法によれば、ゲート電極と半導体層との間に絶縁膜を形成したトランジスタ等の半導体装置において、保護膜として絶縁膜を形成した構造のものであっても十分な耐圧を得ることができる。
【図面の簡単な説明】
【００１３】
【図１】保護膜が形成されたＨＥＭＴの構造図
【図２】プラズマＣＶＤにより保護膜が形成されたＨＥＭＴのゲート電流の特性図
【図３】保護膜が形成される前の状態におけるＨＥＭＴのゲート電流の特性図
【図４】プラズマＣＶＤにより保護膜が形成される場合の説明図
【図５】第１の実施の形態における半導体装置の製造方法の工程図（１）
【図６】第１の実施の形態における半導体装置の製造方法の工程図（２）
【図７】第１の実施の形態における半導体装置の製造方法の工程図（３）
【図８】第２の実施の形態における半導体装置の製造方法の工程図（１）
【図９】第２の実施の形態における半導体装置の製造方法の工程図（２）
【図１０】第２の実施の形態における半導体装置の製造方法の工程図（３）
【図１１】第２の実施の形態における半導体装置の製造方法の工程図（４）
【図１２】第３の実施の形態における半導体装置の保護膜の製造方法のフローチャート
【図１３】成膜された酸化アルミニウム膜ＢにおけるＸＰＳによる測定結果を示す図
【図１４】成膜された酸化アルミニウム膜ＡにおけるＸＰＳによる測定結果を示す図
【図１５】成膜された酸化アルミニウム膜における温度と脱離水分量の相関図
【図１６】成膜された保護膜の耐圧測定結果を示す図
【図１７】保護膜の耐圧測定方法の説明図
【発明を実施するための形態】
【００１４】
発明を実施するための形態について、以下に説明する。尚、同じ部材等については、同一の符号を付して説明を省略する。
【００１５】
〔第１の実施の形態〕
最初に、ゲート電極と半導体層との間に絶縁膜を形成した構造のトランジスタにおいて、保護膜として絶縁膜を形成した構造のトランジスタについて説明する。図１に示されるように、この構造のトランジスタは、ＨＥＭＴ（High Electron Mobility Transistor）と呼ばれるものであり、半導体等からなる基板１１上に、電子走行層１２、障壁層１３、キャップ層１４がエピタキシャル成長により積層して形成されている。また、障壁層１３と接続されるソース電極１５及びドレイン電極１６が形成されており、キャップ層１４上には、絶縁膜１７が形成されており、絶縁膜１７上にはゲート電極１８が形成されている。更に、絶縁膜１７を含む領域の全体を覆うように保護膜１９が形成されている。
【００１６】
基板１１はＳｉＣ基板、サファイア（Ａｌ２Ｏ３）基板等が用いられており、電子走行層１２はｉ−ＧａＮにより形成されており、障壁層１３はｎ−ＡｌＧａＮにより形成されており、キャップ層１４はｎ−ＧａＮにより形成されている。また、ソース電極１５、ドレイン電極１６及びゲート電極１８は金属材料により形成されており、絶縁膜１７は、プラズマＡＬＤ（Atomic Layer Deposition）により酸化アルミニウム（Ａｌ２Ｏ３）膜を成膜することにより形成されている。また、保護膜１９は、窒化シリコン（ＳｉＮ）、酸化シリコン（ＳｉＯ２）、酸化アルミニウム等により形成される。保護膜１９を形成する際には、スループットの向上等の観点より、一般的には、成膜レートが速いプラズマＣＶＤ（Chemical Vapor Deposition）が多く用いられている。
【００１７】
図２には、このように保護膜の形成されたトランジスタにおけるゲート−ソース電圧（Ｖｇｓ）とゲート−ソース電流（Ｉｇｓ）との関係及びゲート−ドレイン電圧（Ｖｇｄ）とゲート−ドレイン電流（Ｉｇｄ）との関係を示す。また、図３には、保護膜１９が成膜される前の状態のトランジスタにおけるゲート−ソース電圧（Ｖｇｓ）とゲート−ソース電流（Ｉｇｓ）との関係及びゲート−ドレイン電圧（Ｖｇｄ）とゲート−ドレイン電流（Ｉｇｄ）との関係を示す。
【００１８】
図２及び図３に示されるように、保護膜１９を成膜する前の状態では、ゲート−ソース電流（Ｉｇｓ）及びゲート−ドレイン電流（Ｉｇｄ）は、約１０ｎＡ／ｍｍ以下と低い値を示しているのに対し、保護膜１９を成膜することによりともに大幅に増加している。即ち、保護膜１９を形成した構造のトランジスタは、保護膜１９が形成されていない構造のトランジスタと比較して、ゲートリーク電流が大幅に増加している。言い換えるならば、保護膜１９を形成することにより、トランジスタのゲートリーク電流が増加し、特性が低下してしまうのである。尚、同様の傾向は、絶縁膜１７にＨｆＯ２を用いた場合においても確認されている。
【００１９】
発明者らは、このように保護膜１９を形成することによりゲートリーク電流が大幅に増加してしまうことについて検討を行なったところ、保護膜１９の成膜方法に原因があることを見出した。
【００２０】
【表１】
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【００２１】
表１は、保護膜１９となる酸化アルミニウム膜の成膜方法と、ソース−ドレイン間における絶縁耐圧との関係を示すものである。表１に示されるように、保護膜１９が形成されていない状態において絶縁耐圧が３９０Ｖであるトランジスタに、保護膜１９として酸化アルミニウム膜をプラズマＣＶＤにより成膜した場合、絶縁耐圧は１５０Ｖと大幅に低下した。また、保護膜１９が形成されていない状態において絶縁耐圧が４００Ｖであるトランジスタに、保護膜１９として酸化アルミニウム膜をプラズマＣＶＤにより成膜した場合、絶縁耐圧は２００Ｖに低下した。また、保護膜１９が形成されていない状態において絶縁耐圧が３８０Ｖであるトランジスタに、保護膜１９として酸化アルミニウム膜をスパッタリングにより成膜した場合、絶縁耐圧は１４０Ｖに低下した。一方、保護膜１９が形成されていない状態において絶縁耐圧が４００Ｖであるトランジスタに、保護膜１９として酸化アルミニウム膜を熱ＡＬＤにより成膜した場合、絶縁耐圧は変化することなく４００Ｖであった。尚、熱ＡＬＤとは、プラズマを発生させることなく、加熱された基板に、成膜のための原料となるガスを交互に供給することにより成膜を行なう方法である。
【００２２】
上記に基づくならば、前述したように保護膜１９を成膜したトランジスタにおいて、ゲートリーク電流が増加する原因は、保護膜１９となる酸化アルミニウム膜をプラズマＣＶＤにより成膜することに起因するものと推察される。
【００２３】
また、プラズマＣＶＤ、プラズマＡＬＤ及びスパッタリングは、成膜の際にプラズマを用いるプラズマプロセスであるのに対し、熱ＡＬＤは、成膜の際にプラズマを用いないプロセスであるという特徴がある。
【００２４】
従って、プラズマプロセスにより保護膜１９となる酸化アルミニウム膜を成膜することにより、絶縁耐圧が低下し、トランジスタのゲートリーク電流が増加するものと考えられる。このため、保護膜１９となる酸化アルミニウム膜を熱ＡＬＤにより成膜した場合には、絶縁耐圧が低下しない。従って、保護膜１９となる酸化アルミニウム膜を熱ＡＬＤ等のプラズマを用いない成膜プロセスにより成膜することにより、ゲートリーク電流の増加を防ぐことができるものと考えられる。ここで、プラズマを用いない保護膜の成膜方法としては、熱ＡＬＤ、熱ＣＶＤ、真空蒸着（抵抗加熱、ＥＢ（Electron Beam）蒸着の双方を含む）等が挙げられる。
【００２５】
次に、プラズマＣＶＤ等のプラズマプロセスにより保護膜１９となる酸化アルミニウム膜を成膜した場合において、ゲートリーク電流が増加するメカニズムについて説明する。図４は、絶縁膜１７及びゲート電極１８が形成されているものの上に、プラズマを用いた成膜方法により保護膜１９を成膜している状態を示すものである。このように、プラズマを用いた成膜方法においては、プラズマ３０を発生させることにより生じた荷電粒子が、ゲート電極１８から絶縁膜１７に侵入し、この荷電粒子によって絶縁膜１７内に欠陥が発生し、ゲートリーク電流が増加することが考えられる。また、露出している絶縁膜１７がプラズマに曝されるため、絶縁膜１７の表面部分において、プラズマダメージによる欠陥等が生じ、ゲートリーク電流が増加することも考えられる。このような観点から考えるならば、絶縁膜１７に金属酸化物、酸窒化物、窒化物を用いた場合においても同様に、プラズマＣＶＤ等のプラズマプロセスにより保護膜１９を成膜することにより耐圧が低下するものと考えられる。
【００２６】
ところで、このように保護膜１９をプラズマＣＶＤ等のプラズマプロセスにより成膜した場合のトランジスタにおける耐圧の低下は、従来から生じていたものと考えられる。しかしながら、このことが従来問題にならなかったのは、従来トランジスタに用いていた半導体材料が、Ｓｉ、ＧａＡｓ等であり、ＧａＮ等と比べてバンドギャップが狭い材料であることによるものと考えられる。即ち、上述した耐圧の低下が問題となる電圧の範囲に対し、実際に使用される電圧の範囲が低いため、保護膜１９をプラズマＣＶＤ等のプラズマプロセスにより成膜したことに起因する耐圧の低下が、実用上問題になることはなかったものと考えられる。言い換えるならば、半導体材料として、バンドギャップの広いＧａＮを用いることにより、プラズマＣＶＤ等のプラズマプロセスにより保護膜１９を形成した場合に生じていた耐圧の低下の問題が顕在化したものと考えられる。
【００２７】
尚、プラズマＡＬＤにより酸化アルミニウム膜を成膜する方法としては、原料として、ＴＭＡ（トリメチルアルミニウム:（ＣＨ３）３Ａｌ）と、酸素を供給しプラズマを発生させることにより行なわれる。また、プラズマＡＬＤにより酸化アルミニウム膜を成膜する方法としては、原料として、ＴＭＡと、酸素プラズマとを交互に供給することにより行なわれる。また、スパッタリングにより酸化アルミニウム膜を成膜する方法としては、ターゲットとして酸化アルミニウムを用いスパッタガスとしてＡｒと酸素を用いてスパッタリングを行なう方法、または、ターゲットとしてＡｌを用いスパッタガスとしてＡｒと酸素を用いてスパッタリングを行なう方法により行なわれる。更に、熱ＡＬＤにより酸化アルミニウム膜を成膜する方法としては、基板を加熱した状態において、原料として、ＴＭＡと、水とを交互に供給することにより行なわれる。よって、熱ＡＬＤにおいては、成膜チャンバー内においてプラズマが発生されることはない。
【００２８】
ところで、プラズマＣＶＤにより成膜された絶縁膜には、成膜された絶縁膜中には水素分子が５×１０２０個／ｃｍ３以上含まれている。また、プラズマＡＬＤにより成膜された絶縁膜には、成膜された絶縁膜中に含まれる水素分子が１×１０２０個／ｃｍ３以下であり、水分子が１×１０２０個／ｃｍ３以下である。また、熱ＡＬＤにより成膜された絶縁膜には、成膜された絶縁膜中に含まれる水素分子が１×１０２０個／ｃｍ３以下であり、水分子が１×１０２０個／ｃｍ３以上である。このように、絶縁膜中における水素分子の量及び水分子の量を測定することにより、成膜方法を特定することが可能である。
【００２９】
（半導体装置の製造方法）
次に、本実施の形態における半導体装置の製造方法について図５から図７に基づき説明する。
【００３０】
最初に、図５（ａ）に示されるように、基板１１上に、不図示の核形成層を形成し、電子走行層１２、障壁層１３、キャップ層１４等の半導体層をＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）等によりエピタキシャル成長させることにより形成する。
【００３１】
基板１１は、ＳｉＣ、サファイア（Ａｌ２Ｏ３）等の基板が用いられており、基板１１上に形成される不図示の核形成層は、例えば、厚さ０．１μｍのノンドープのｉ−ＡｌＮにより形成されている。第１の半導体層である電子走行層１２は、厚さ３．０μｍのノンドープのｉ−ＧａＮにより形成されており、第２の半導体層である障壁層１３は、厚さ２０ｎｍノンドープのｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている。また、第３の半導体層であるキャップ層１４は、厚さ５ｎｍのｎ−ＧａＮにより形成されている。尚、上記構造により、電子走行層１２において障壁層１３に近い側に２次元電子ガス（２ＤＥＧ：２ dimensional electron gas）が形成される。
【００３２】
これらの半導体層をＭＯＶＰＥにより形成する際には、原料ガスとしてＴＭＡ（トリメチルアルミニウム）、ＴＭＧ（トリメチルガリウム）、アンモニア（ＮＨ３）等を用い、形成される半導体層の組成に応じて、これらのガスの供給量を調節することにより形成する。尚、これらの半導体層を形成する際に流されるアンモニアの流量は、１００ｃｃｍ〜１０ＬＭであり、これら半導体層を結晶成長させる際のチャンバー内の圧力は、５０〜３００Ｔｏｒｒであり、成長温度は１０００〜１２００℃である。また、障壁層１３は、Ａｌ０．２５Ｇａ０．７５Ｎにｎ型となる不純物をドープしたものであってもよい。また、半導体層は、ＭＯＶＰＥの他、ＭＢＥ（Molecular Beam Epitaxy）により半導体層を結晶成長させることにより形成してもよい。また、障壁層１３は、ＡｌＧａＮ以外にも、ＩｎＧａＮ、ＩｎＡｌＮ、ＩｎＡｌＧａＮ等により形成することも可能である。
【００３３】
次に、図５（ｂ）に示されるように、素子分離領域２１を形成する。具体的には、キャップ層１４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより素子分離領域２１が形成される領域に開口部を有するレジストパターンを形成する。この後、形成されたレジストパターンをマスクとして、電子走行層１３まで達するように不純物イオンのイオン注入を行なうことにより、素子分離領域２１を形成する。尚、レジストパターンは、この後除去する。また、別の素子分離領域２１の形成方法としては、レジストパターンをマスクとしてドライエッチング等によりレジストパターンが形成されていない領域におけるキャップ層１４、障壁層１３及び電子走行層１２の一部を除去することにより形成してもよい。この後、必要に応じて半導体層の除去された領域に酸化膜を埋め込み形成する。
【００３４】
次に、図６（ａ）に示されるように、ソース電極１５及びドレイン電極１６を形成する。具体的には、キャップ層１４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極１５及びドレイン電極１６が形成される領域に開口部を有するレジストパターンを形成する。この後、塩素ガスを用いたＲＩＥ等によるドライエッチングによりレジストパターンの形成されていない領域のキャップ層１４及び障壁層１３の一部を除去する。この際行なわれるドライエッチングは、チャンバー内にエッチングガスとして塩素ガスを約３０ｓｃｃｍを導入し、チャンバー内の圧力を約２Ｐａに設定し、ＲＦパワーを２０Ｗ印加することにより行なわれる。この後、真空蒸着等によりＴａ／Ａｌの積層膜等からなる金属膜を成膜した後、リフトオフによりレジストパターンの形成されている領域の金属膜をレジストパターンとともに除去することによりソース電極１５及びドレイン電極１６を形成する。尚、リフトオフを行なった後５８０℃の熱処理を行なうことによりオーミックコンタクトさせる。
【００３５】
次に、図６（ｂ）に示されるように、キャップ層１４、ソース電極１５及びドレイン電極１６上に、絶縁膜１７を形成する。絶縁膜１７としては、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか１または２以上の材料を含むものである。尚、形成される絶縁膜１７としては、比誘電率が高い材料が好ましく、また、実用上の観点からは、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯＮ、ＨｆＯ２がより好ましい。形成される絶縁膜１７の膜厚は、２ｎｍ〜２００ｎｍであり、成膜方法としては、プラズマＡＬＤ、プラズマＣＶＤ、スパッタリングにより成膜される。例えば、プラズマＣＶＤにより酸化アルミニウムからなる絶縁膜１７を形成する場合では、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）と酸素を供給し、プラズマを発生させることにより成膜する。
【００３６】
次に、図７（ａ）に示されるように、ゲート電極１８を形成する。具体的には、絶縁膜１７上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ゲート電極１８の形成される領域に開口部を有するレジストパターンを形成する。この後、真空蒸着等によりＮｉ／Ａｕからなる積層膜等からなる金属膜を成膜した後、リフトオフによりレジストパターンの形成されている領域の金属膜をレジストパターンとともに除去することによりゲート電極１８を形成する。
【００３７】
次に、図７（ｂ）に示されるように、保護膜２０を形成する。保護膜２０は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか１または２以上の材料を含むものである。保護膜２０は、成膜の際にプラズマを用いない成膜方法により形成される。例えば、熱ＡＬＤ、熱ＣＶＤ、真空蒸着等の方法により形成される。尚、酸化アルミニウムからなる保護膜２０を熱ＡＬＤにより形成する場合においては、基板を２００℃〜４００℃に加熱した状態で、トリメチルアルミニウムと水を交互に供給することにより形成する。
【００３８】
これにより、本実施の形態における半導体装置を製造することができる。本実施の形態における半導体装置では、保護膜２０がプラズマを発生させない成膜方法により成膜しているため、保護膜２０が形成されたトランジスタにおいても耐圧が低下することがない。
【００３９】
〔第２の実施の形態〕
次に、第２の実施の形態について説明する。本実施の形態における半導体装置の製造方法について、図８から図１０に基づき説明する。
【００４０】
最初に、図８（ａ）に示されるように、基板１１上に、不図示の核形成層を形成し、電子走行層１２、障壁層１３、キャップ層１４等の半導体層をＭＯＶＰＥ（Metal-Organic Vapor Phase Epitaxy）等によりエピタキシャル成長させることにより形成する。
【００４１】
基板１１は、ＳｉＣ、サファイア（Ａｌ２Ｏ３）等の基板が用いられており、基板１１上に形成される不図示の核形成層は、例えば、厚さ０．１μｍのノンドープのｉ−ＡｌＮにより形成されている。電子走行層１２は、厚さ３．０μｍのノンドープのｉ−ＧａＮにより形成されており、障壁層１３は、厚さ２０ｎｍノンドープのｉ−Ａｌ０．２５Ｇａ０．７５Ｎにより形成されている。また、キャップ層１４は、厚さ５ｎｍのｎ−ＧａＮにより形成されている。
【００４２】
次に、図８（ｂ）に示されるように、素子分離領域２１を形成する。具体的には、キャップ層１４の表面にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより素子分離領域２１が形成される領域に開口部を有するレジストパターンを形成する。この後、形成されたレジストパターンをマスクとして、電子走行層１３まで達するように不純物イオンのイオン注入を行なうことにより、素子分離領域２１を形成する。
【００４３】
次に、図９（ａ）に示されるように、ソース電極１５及びドレイン電極１６を形成する。具体的には、キャップ層１４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、ソース電極１５及びドレイン電極１６が形成される領域に開口部を有するレジストパターンを形成する。この後、塩素ガスを用いたＲＩＥ等によるドライエッチングによりレジストパターンの形成されていない領域のキャップ層１４及び障壁層１３の一部を除去する。この後、真空蒸着等によりＴａ／Ａｌの積層膜等からなる金属膜を成膜した後、リフトオフによりレジストパターンの形成されている領域の金属膜をレジストパターンとともに除去することによりソース電極１５及びドレイン電極１６を形成する。尚、リフトオフを行なった後５８０℃の熱処理を行なうことによりオーミックコンタクトさせる。
【００４４】
次に、図９（ｂ）に示されるように、リセス開口部３１を形成する。具体的には、キャップ層１４上にフォトレジストを塗布し、露光装置による露光、現像を行なうことにより、リセス開口部３１の形成される領域に開口を有するレジストパターンを形成する。この後、レジストパターンをマスクとして、塩素を含むガスを導入してＲＩＥ等によるドライエッチングにより、レジストパターンの形成されていない領域のキャップ層１４及び障壁層１３の一部を除去する。この後、レジストパターンは除去される。尚、本実施の形態では、上述したＲＩＥ等によるドライエッチングの際には、酸素またはフッ素を混合してもよい。また、リセス開口部３１は、キャップ層１４の一部を除去することによりに形成した構造のもの、また、キャップ層１４、障壁層１３、電子走行層１２の一部を除去することにより形成した構造のものであってもよい。
【００４５】
次に、図１０（ａ）に示されるように、リセス開口部３１の表面、キャップ層１４、ソース電極１５及びドレイン電極１６上に、絶縁膜３２を形成する。絶縁膜３２は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか１または２以上の材料を含むもの等である。
【００４６】
尚、形成される絶縁膜１７としては、比誘電率が高い材料が好ましく、また、実用上の観点からは、ＳｉＯ２、ＳｉＮ、Ａｌ２Ｏ３、ＳｉＯＮ、ＨｆＯ２がより好ましい。形成される絶縁膜１７の膜厚は、２ｎｍ〜２００ｎｍであり、成膜方法としては、プラズマＡＬＤ、プラズマＣＶＤ、スパッタリングにより成膜される。例えば、プラズマＣＶＤにより酸化アルミニウムからなる絶縁膜３２を形成する場合では、原料ガスとしてトリメチルアルミニウム（ＴＭＡ）と酸素を供給し、プラズマを発生させることにより成膜する。
【００４７】
次に、図１０（ｂ）に示されるように、ゲート電極３３を形成する。具体的には、絶縁膜３２上に、フォトレジストを塗布し、露光装置による露光、現像を行なうことにより、リセス開口部３１を含む領域に開口を有するレジストパターンを形成する。この後、真空蒸着等によりＮｉ／Ａｕからなる積層膜等からなる金属膜を成膜した後、リフトオフによりレジストパターンの形成されている領域の金属膜をレジストパターンとともに除去することによりゲート電極３３を形成する。
【００４８】
次に、図１１に示されるように、保護膜３４を形成する。保護膜３４は絶縁体材料からなる膜であって、例えば、酸化アルミニウムが好ましい。保護膜３４は、成膜の際にプラズマを用いない成膜方法により形成される。例えば、熱ＡＬＤ、熱ＣＶＤ、真空蒸着等の方法により形成される。尚、酸化アルミニウムからなる保護膜３４を熱ＡＬＤにより形成する場合においては、基板温度を２００℃〜４００℃に加熱した状態で、ＴＭＡと水を交互に供給することにより形成する。
【００４９】
これにより、本実施の形態における半導体装置を製造することができる。
【００５０】
尚、上記以外の内容については、第１の実施の形態と同様である。
【００５１】
〔第３の実施の形態〕
次に、第３の実施の形態について説明する。ところで、絶縁膜上に保護膜を形成することにより、耐圧が低下する理由としては、絶縁膜と保護膜との熱膨張率の差に起因する場合や、保護膜の成膜の際に生じる応力に起因する場合や、絶縁膜と保護膜との間等に水分が残留することに起因する場合が考えられる。
【００５２】
このような観点に基づくならば、絶縁膜と保護膜とをともに金属酸化膜により形成することにより、絶縁膜と保護膜との熱膨張係数の差を２ｐｐｍ以下に低減することが可能である。更には、絶縁膜と保護膜をともに同じ材料により形成することにより、絶縁膜と保護膜との差を略０にすることができる。この際用いられる金属酸化膜としては、アルミニウム、ハフニウム、ジルコニウム、イットリウム、ランタン、タンタルのうち、１または２以上の元素を含む金属酸化膜が挙げられる。また、耐圧を高めるため、絶縁膜と保護膜は、アモルファス状態であることが好ましい。
【００５３】
次に、本実施の形態における半導体装置の製造方法について説明する。本実施の形態における半導体装置の製造方法は、第２の実施の形態における半導体装置の製造方法において保護膜３４の成膜方法が異なるものである。図１２に基づき保護膜３４の成膜方法について説明する。
【００５４】
最初に、ステップ１０２（Ｓ１０２）に示すように、熱ＡＬＤまたは熱ＣＶＤにより、酸化アルミニウムからなる膜を５０ｎｍ成膜する。成膜される酸化アルミニウムからなる膜の膜厚は、１０ｎｍ以上、５０ｎｍ以下であることが好ましい。成膜される酸化アルミニウムからなる膜の膜厚が１０ｎｍ以下では、生産性の観点から実用性に乏しいからである。また、５０ｎｍを超える膜厚で成膜した場合、後述する熱処理の際に穴が発生してしまう。この穴は、脱離水分の影響により発生するものと考えられ、膜厚が厚くなるほど発生頻度が高くなり、また、経験上、膜厚が５０ｎｍ以下であれば、穴が発生し難いという知見が得られている。よって、一回に形成される酸化アルミニウムからなる膜の膜厚は５０ｎｍ以下であることが好ましい。
【００５５】
次に、ステップ１０４（Ｓ１０４）に示すように、７００℃で熱処理を行なう。熱処理温度は、後述する脱離水分の結果に基づき、５００℃以上、８００℃以下が好ましく、６５０℃以上、８００℃以下がより好ましい。熱処理温度が８００℃を超える場合、アモルファス状態から結晶化状態に変化する可能性があるため、熱処理の温度は８００℃以下であることが好ましい。
【００５６】
次に、ステップ１０６（Ｓ１０６）に示すように、成膜された酸化アルミニウム膜が保護膜３４として所定の膜厚となっているか否かが判断される。成膜された酸化アルミニウム膜が所定の膜厚になっているものと判断された場合には、保護膜３４の成膜は終了する。一方、成膜された酸化アルミニウム膜が所定の膜厚に満たないものと判断された場合には、ステップ１０２に移行し、所定の膜厚になるまで酸化アルミニウムからなる膜の成膜と熱処理が繰り返される。
【００５７】
このような方法により、保護膜３４を形成することにより、金属酸化膜の多層膜からな保護膜３４を形成することができる。
【００５８】
次に、形成された保護膜３４となる酸化アルミニウム膜のＸ線光電子分光（ＸＰＳ：X-ray photoelectron spectroscopy）法による分析結果について説明する。尚、測定装置としては、ＡＸＩＳ−Ｈｓｉ（島津製作所（株）製）を用いた。
【００５９】
図１３には、熱ＣＶＤにより酸化アルミニウム膜を連続して成膜した場合を示し、図１４には、図１２に示される本実施の形態における保護膜の成膜方法により酸化アルミニウム膜を成膜した場合を示す。尚、酸化アルミニウム膜を成膜するための基板にはシリコン基板を用い、双方とも約２００ｎｍの酸化アルミニウム膜を成膜し測定を行なった。熱ＣＶＤにより連続して成膜された酸化アルミニウム膜Ｂでは、水酸基（ＡｌＯＨ）が３２％含まれているのに対し、本実施の形態における保護膜の成膜方法により成膜された酸化アルミニウム膜Ａでは、水酸基（ＡｌＯＨ）は１８％含まれるものであった。このように本実施の形態における保護膜の成膜方法により酸化アルミニウム膜を成膜した場合では、大幅に含有する水酸基を低減させることができる。尚、金属酸化膜中に水酸基（−ＯＨ）が含まれると、水素結合により水分が吸着しやすくなるとともに、成膜プロセス等における熱履歴により水酸基同士が脱水縮合して水分が脱離してしまう。従って、酸化アルミニウム膜に含まれる水酸基は少ない方が好ましい。
【００６０】
次に、成膜された酸化アルミニウム膜について、加熱昇温脱ガス装置（ＥＭＤ１０００、電子化学（株）製）を用い、ＴＤＳ（Thermal Desorption Spectroscopy）法により測定した結果を図１５に示す。図１５に示されるように、熱ＣＶＤにより酸化アルミニウム膜を連続して成膜した酸化アルミニウム膜Ｂでは、５５０℃以上加熱することにより、水酸基同士の脱水縮合による脱離水分が検出された。これに対し、本実施の形態における保護膜の成膜方法により酸化アルミニウム膜を成膜した酸化アルミニウム膜Ａでは、脱離水分は殆ど検出されなかった。尚、酸化アルミニウム膜Ｂでは、５００℃以上の温度で脱離水分が検出され始め、６５０℃では、検出される脱離水分の値が最大となる。よって、熱処理温度は、５００℃以上、８００℃以下が好ましく、６５０℃以上、８００℃以下がより好ましい。
【００６１】
次に、成膜された保護膜について、絶縁耐圧試験を行なった結果を図１６に示す。絶縁耐圧試験は、図１７に示される試料を作製して行なった。この試料は、基板１１０上に酸化アルミニウム膜１１１を成膜し、酸化アルミニウム膜１１１上に電極１１２及び１１３を形成し、更に、電極１１２と電極１１３との間の酸化アルミニウム膜１１１上に測定の対象となる保護膜１１２を形成した構造のものである。このような試料の電極１１２及び１１３にＩ−Ｖメータ１１５に接続し試験を行なった。絶縁膜１１４としては、ＳｉＮ膜、熱ＣＶＤにより連続して成膜した酸化アルミニウム膜Ｂ、本実施の形態における保護膜の成膜方法により成膜した酸化アルミニウム膜Ａの各々が形成された試料を各々作製し測定を行なった。この結果、本実施の形態における保護膜の成膜方法により形成された酸化アルミニウム膜Ａの試料が最も絶縁耐圧が高く、絶縁膜１１４が成膜されていないもの（酸化アルミニウム膜１１１と電極１１２及び１１３が形成されているもの）の耐圧と略等しい値であった。
【００６２】
尚、本実施の形態は、第１の実施の形態における半導体装置にも適用可能である、また、上記以外の内容については、第１の実施の形態、または、第２の実施の形態と同様である。
【００６３】
以上、実施の形態について詳述したが、特定の実施形態に限定されるものではなく、特許請求の範囲に記載された範囲内において、種々の変形及び変更が可能である。
【００６４】
上記の説明に関し、更に以下の付記を開示する。
（付記１）
基板上に形成された第１の半導体層と、
前記第１の半導体層上に形成された第２の半導体層と、
前記第２の半導体層上に形成されたソース電極及びドレイン電極と、
前記第２の半導体層上に形成された絶縁膜と、
前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を覆うように形成された保護膜と、
を有し、
前記保護膜は、熱ＣＶＤ、熱ＡＬＤ、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置。
（付記２）
基板上に形成された第１の半導体層と、
前記第１の半導体層上に形成された第２の半導体層と、
前記第２の半導体層上に形成されたソース電極及びドレイン電極と、
前記第２の半導体層または、前記第２の半導体層及び前記第１の半導体層に形成されたリセス開口部と、
前記第２の半導体層上及び前記リセス開口部内に形成された絶縁膜と、
前記リセス開口部内の前記絶縁膜上に形成されたゲート電極と、
前記絶縁膜を覆うように形成された保護膜と、
を有し、
前記保護膜は、熱ＣＶＤ、熱ＡＬＤ、真空蒸着のいずれかにより形成されたものであることを特徴とする半導体装置。
（付記３）
前記保護膜は、金属酸化膜であることを特徴とする付記１または２に記載の半導体装置。
（付記４）
前記保護膜は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか１または２以上の材料を含むものであることを特徴とする付記１から３のいずれか１項に記載の半導体装置。
（付記５）
前記保護膜は、多層膜により形成されていることを特徴とする付記１から４のいずれか１項に記載の半導体装置。
（付記６）
前記絶縁膜は金属酸化膜であることを特徴とする付記１から５のいずれか１項に記載の半導体装置。
（付記７）
前記絶縁膜は、シリコン、アルミニウム、ハフニウム、タンタル、ジルコニウム、イットリウム、ランタン、タンタルの酸化物、シリコン、アルミニウムの窒化物、または、シリコンの酸窒化物のうち、いずれか１または２以上の材料を含むものであることを特徴とする付記１から５のいずれか１項に記載の半導体装置。
（付記８）
前記絶縁膜は、プラズマＣＶＤ、プラズマＡＬＤまたはスパッタリングにより形成されたものであることを特徴とする付記１から７のいずれか１項に記載の半導体装置。
（付記９）
前記保護膜と前記絶縁膜は、同じ材料を含むものであることを特徴とする付記１から８のいずれか１項に記載の半導体装置。
（付記１０）
前記第２の半導体層と前記絶縁膜との間には、第３の半導体層が設けられていることを特徴とする付記１から９のいずれか１項に記載の半導体装置。
（付記１１）
基板上に第１の半導体層と、第２の半導体層を積層形成する工程と、
前記第２の半導体層上にソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層上に絶縁膜を形成する工程と、
前記絶縁膜上にゲート電極を形成する工程と、
前記絶縁膜を覆うように熱ＣＶＤ、熱ＡＬＤ、真空蒸着のいずれかにより保護膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１２）
基板上に第１の半導体層と、第２の半導体層を積層形成する工程と、
前記第２の半導体層上にソース電極及びドレイン電極を形成する工程と、
前記第２の半導体層にリセス開口部を形成する工程と、
前記第２の半導体層の上方及び前記リセス開口部内に絶縁膜を形成する工程と、
前記リセス開口部内の前記絶縁膜上にゲート電極を形成する工程と、
前記絶縁膜を覆うように熱ＣＶＤ、熱ＡＬＤ、真空蒸着のいずれかにより保護膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
（付記１３）
前記保護膜を形成する工程は、トリメチルアルミニウムと水とを交互に供給することにより、熱ＡＬＤによって酸化アルミニウム膜を形成するものであることを特徴とする付記１１または１２に記載の半導体装置の製造方法。
（付記１４）
前記保護膜を形成する工程は、
１０ｎｍ以上、５０ｎｍ以下の膜厚の金属酸化膜を成膜する工程と、
前記金属酸化膜を成膜後、５００℃以上、８００℃以下の温度で熱処理を行なう工程と、
を繰り返し行なうものであることを特徴とする付記１１から１３のいずれか１項に記載の半導体装置の製造方法。
【符号の説明】
【００６５】
１１        基板
１２        電子走行層（第１の半導体層）
１３        障壁層（第２の半導体層）
１４        キャップ層
１５        ソース電極
１６        ドレイン電極
１７        絶縁膜
１８        ゲート電極
１９        保護膜
２０        保護膜
【図１】
0005636867.tif 000003
【図２】
0005636867.tif 000004
【図３】
0005636867.tif 000005
【図４】
0005636867.tif 000006
【図５】
0005636867.tif 000007
【図６】
0005636867.tif 000008
【図７】
0005636867.tif 000009
【図８】
0005636867.tif 000010
【図９】
0005636867.tif 000011
【図１０】
0005636867.tif 000012
【図１１】
0005636867.tif 000013
【図１２】
0005636867.tif 000014
【図１３】
0005636867.tif 000015
【図１４】
0005636867.tif 000016
【図１５】
0005636867.tif 000017
【図１６】
0005636867.tif 000018
【図１７】
0005636867.tif 000019