(57)【特許請求の範囲】
【請求項１】
電界効果型の薄膜トランジスタを備える液晶表示装置であって、
前記薄膜トランジスタの半導体層に、インジウムを材料に含む透明アモルファス酸化物半導体が用いられ、
前記半導体層は、ソース電極およびドレイン電極並びにそれらの電極線として必要な領域を含む形状に形成され、
前記半導体層に積層されるソース・ドレイン層に、インジウムを含む金属薄膜が用いられ、
前記ソース・ドレイン層に積層される絶縁層に、窒化珪素による絶縁膜が用いられ、
薄膜トランジスタのチャネル部が、前記絶縁層と前記ソース・ドレイン層とに設けられた開口部によって形成されており、
前記半導体層は、少なくとも薄膜トランジスタのチャネル部の端部が、ゲート電極が形成される領域からはみ出るように形成され、
前記開口部は、前記薄膜トランジスタのチャネル部に相当する領域を含み、かつ前記領域と繋がっている領域であって前記半導体層が形成されていない領域を含むように形成されている
ことを特徴とする液晶表示装置。
【請求項２】
ソース・ドレイン層および前記ソース・ドレイン層に積層されている絶縁層に、表示電極とのコンタクト用のコンタクトホールが設けられ、
表示電極は、前記コンタクトホールの外周に沿って露出されるソース・ドレイン層と接触することで、ドレイン電極と接続されている
請求項１に記載の液晶表示装置。
【請求項３】
ソース電極線の一部が、ゲート電極が形成されている層と同一のゲート層により作成され、
ソース・ドレイン層により作成されているソース電極線と、前記ゲート層により作成されている前記ソース電極線とが、表示電極が形成されている層と同一の表示電極層に形成されている接続用配線であってコンタクトホールを利用して前記各層のソース電極線と接続されている接続用配線を介して接続されている
請求項１または請求項２に記載の液晶表示装置。
【請求項４】
電界効果型の薄膜トランジスタを備える液晶表示装置の製造方法であって、
基板上に、ゲート電極を形成する工程と、
前記ゲート電極の上に、第１の絶縁膜を成膜する工程と、
前記第１の絶縁膜の上に、インジウムを材料に含む透明アモルファス酸化物半導体からなる半導体層を、薄膜トランジスタの半導体層として必要な領域と、ソース電極およびドレイン電極並びにそれらの電極線として必要な領域とを含む形状に形成する工程と、
前記半導体層の上に、窒化珪素からなる第２の絶縁膜を化学気相成長法またはプラズマ化学気相成長法により成膜する工程と、
前記第２の絶縁膜および前記第２の絶縁膜と直接に接する第１の絶縁膜からなる絶縁層と、前記第２の絶縁膜を成膜した際に還元反応により前記半導体層から析出されたインジウムにより形成されるソース・ドレイン層とに、薄膜トランジスタのチャネル部を形成するための開口部と、表示電極とのコンタクト用のコンタクトホールとを形成する工程とを含む
ことを特徴とする液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置および液晶表示装置の製造方法に関し、特に、薄膜トランジスタを備える液晶表示装置および該液晶表示装置の製造方法に関する。
【背景技術】
【０００２】
アクティブ型の液晶表示装置として、薄膜トランジスタ（Thin Film Transistor：以下、ＴＦＴと記す。）を用いた液晶表示装置がある。ＴＦＴを用いた液晶表示装置において、ＴＦＴは、各画素に配置され、液晶駆動用のスイッチング素子として利用されている。
【０００３】
図１５は、ＴＦＴを用いた液晶表示装置が備える液晶パネル１００の構造を概略的に示す断面図である。
【０００４】
図１５に示す液晶表示パネル１００は、ＴＦＴアレイ基板を構成している透明基板９と、対向基板を構成している透明基板２とがシール材８によって貼り合わされ、それらの間に液晶７を挟持する構成となっている。
【０００５】
図１５に示す例では、透明基板９は、その内側の面上にＴＦＴ１１と、表示電極１２と、図示しない蓄積容量とが各画素に対応して形成されることによって、ＴＦＴアレイ基板を構成している。また、透明基板９（ＴＦＴアレイ基板）の液晶層と接する面には、液晶を配向させるための配向膜１３が形成されている。また、透明基板９の外側の面には、図示しないバックライトからの特定の偏光成分を透過させる偏光フィルム１０が設けられている。
【０００６】
また、透明基板２は、その内側の面上に、カラーフィルタ１４と、それらを保護する保護膜４と、共通（コモン）電極５とが積層されることによって、対向基板を構成している。また、透明基板２（対向基板）の液晶層と接する面には、配向膜６が形成されている。なお、透明基板２において、カラーフィルタ１４層において光を透過させたくない領域には、ブラックマトリクス３が形成されている。また、透明基板２の外側の面には、特定の偏光成分を透過させる偏光フィルム１が設けられている。
【０００７】
ここで、図１６および図１７を参照してＴＦＴの構造およびＴＦＴアレイ基板の製造方法についてより詳しく説明する。図１６は、透明基板に形成されたＴＦＴと表示電極の要部拡大平面図および断面図である。また、図１７は、ＴＦＴアレイ基板の製造方法の一例を示す説明図（工程別の断面図および使用するマスクパターンの一部を示す図）である。
【０００８】
図１６に示すように、ボトムゲート構造のＴＦＴでは、ゲート電極３１を最下位層に配置し、その上層に絶縁膜（第１の絶縁膜）３６を挟んで半導体層３４が形成され、その上層にソース電極３２およびドレイン電極３３が形成される。なお、３５はチャネル部である。本例において、ＴＦＴ１１のドレイン電極３３と表示電極１２とは、ＴＦＴ１１の保護膜（第２の絶縁膜）３７に設けられたコンタクトホール３８を利用して接続される構成となっている。
【０００９】
このようなＴＦＴ１１の製造方法としては、５枚マスクプロセス（５フォト・プロセスとも呼ばれる）が多く用いられている（例えば、特許文献１参照。）。図１７に示す例は、５枚マスクプロセスによる製造方法の一例である。まず、ガラス基板などの透明基板９上に、ゲート電極３１（必要に応じてゲート電極線（走査線）を含む）を形成する（図１７（ａ）：ゲート電極形成（第１フォト・プロセス））。例えば透明基板９上に、ゲート電極３１となる金属薄膜（Ｃｒ、Ａｌ、Ｔｉなどの薄膜）をスパッタリング法などにより成膜し、成膜した金属薄膜に対してフォトリソグラフィ法によりパターニングを行う。ここでは、ゲート電極３１のパターンをマスクパターンとして有するマスクを用いる。なお、ゲート電極３１と同一材料により蓄積容量線を形成する場合には、ゲート電極３１のパターンと蓄積容量線のパターンとを同一面上に展開したマスクパターンを有するマスクを用いればよい。
【００１０】
ゲート電極３１が形成されると、次に、ゲート絶縁膜３６および半導体層３４を形成する（図１７（ｂ）：ゲート絶縁膜＆半導体層形成（第２フォト・プロセス））。例えば、ゲート電極３１が形成された基板上に、さらに酸化珪素（ＳｉＯ２）や窒化珪素（ＳｉＮｘ）等の絶縁膜を成膜し、続けて半導体層３４となるアモルファスシリコン（ａ−Ｓｉ）膜を成膜した上で、成膜したａ−Ｓｉ膜に対してフォトリソグラフィ法によりパターニングを行う。ここでは、半導体層３４のパターンをマスクパターンとして有するマスクを用いる。なお、ａ−Ｓｉ膜の上にさらにオーミック層となるｎ＋ａ−Ｓｉ層を積層する場合もある。
【００１１】
なお、ゲート絶縁膜３６の成膜方法としては、例えば、ＣＶＤ法（Chemical Vapor Deposition：化学気相成長法）やプラズマＣＶＤ法などが用いられる。また、ａ−Ｓｉ膜の成膜方法としては、例えば、プラズマＣＶＤ法などが用いられる。
【００１２】
半導体層３４が形成されると、次いで、ソース電極３２およびドレイン電極３３を形成する（図１７（ｃ）：ソース・ドレイン電極形成（第３フォト・プロセス））。例えば、半導体層３４が形成された基板上に、さらにソース電極３２およびドレイン電極３３となる金属薄膜（Ｃｒ、Ａｌ、Ｔｉなどの薄膜）を成膜し、成膜した金属薄膜に対してフォトリソグラフィ法によりパターニングを行う。ここでは、ソース電極３２およびドレイン電極３３のパターンをマスクパターンとして有するマスクを用いる。なお、必要に応じて、半導体層３４に含まれるオーミック層（ｎ＋ａ−Ｓｉ層）に対しても、ソース・ドレイン電極をレジストにしてエッチング処理を施す。これにより、チャネル部３５が形成される。
【００１３】
次いで、チャネル部３５を保護するために保護膜３７を形成する（図１７（ｄ）：保護膜形成（第４フォト・プロセス））。なお、この保護膜３７には、ドレイン電極３３と表示電極１２とのコンタクト用にコンタクトホール３８が設けられる。例えば、ソース電極３２およびドレイン電極３３が形成された基板上に、さらに酸化珪素（ＳｉＯ２）や窒化珪素（ＳｉＮｘ）等の絶縁膜を成膜し、成膜した絶縁膜に対してフォトリソグラフィ法によりパターニングを行う。ここでは、コンタクトホール３８となる領域をエッチング対象領域とするマスクパターンを有するマスクを用いる。
【００１４】
最後に、透明電極である表示電極１２を形成する（図１７（ｅ）：表示電極形成（第５フォト・プロセス））。例えば、保護膜３７が形成された基板上に、さらにＩＴＯなどの透明金属薄膜をスパッタリング法などにより成膜し、成膜した透明金属薄膜に対してフォトリソグラフィ法によりパターニングを行う。ここでは、表示電極１２のパターンをマスクパターンとして有するマスクを用いる。このようにして、透明基板上にＴＦＴおよび表示電極を形成する。
【００１５】
ところで、近年になってアモルファスＩｎ−Ｇａ−Ｚｎ−Ｏに代表される透明アモルファス酸化物半導体（Transparent Amorphous Oxide Semiconductor ）をＴＦＴの半導体層に用いる研究が活発に行われている（例えば、特許文献２参照）。透明アモルファス酸化物半導体は、低温での成膜が可能であるため、プラスチックやフィルムなどの基板上にＴＦＴを形成することが可能となる。
【００１６】
これまでの研究によって、アモルファス酸化物半導体をＴＦＴの半導体層として利用する場合に、アモルファス酸化物半導体と接する絶縁膜として、プラズマＣＶＤ法により成膜するＳｉＮｘ膜を利用しようとすると、次のような問題が生じることが知られている。
【００１７】
すなわち、プラズマＣＶＤ法では、ＳｉＮ膜の形成材料としてＳｉＨ４とＮＨ３という還元性のガスを用いるために、半導体層として形成されているアモルファス酸化物半導体材料に含まれるＩｎ等の金属質材料が還元反応により半導体層の表層に析出する現象が起こる。絶縁膜形成の際に半導体層の表層にＩｎ等の金属質材料が析出すると、ＴＦＴのソース・ドレイン間リークが発生してしまうことになる。
【００１８】
この析出現象を防ぐ対策として、酸化物半導体との界面側に酸化珪素（ＳｉＯ２）膜を設けた２層化構造の絶縁膜を用いたり、塗布型のＳｉＮ膜を用いるといった対策が行われている（特許文献２）。
【先行技術文献】
【特許文献】
【００１９】
【特許文献１】特開２００１−１４７４４９号公報（段落［００２３］−［００２９］、図１０）
【特許文献２】特開２００９−１４１００２号公報（段落［０００２］−［０００６］）
【発明の概要】
【発明が解決しようとする課題】
【００２０】
現在、液晶表示装置の低価格化を目的に、７枚マスクプロセスをさらに合理化した５枚マスクプロセスが多く用いられているが、さらなる低価格化のためには、さらにマスク枚数が削減できることが望ましい。
【００２１】
なお、マスク枚数削減のための一手法として、ハーフトーンマスクを用いる方法も提唱されているが、中間層の膜厚管理が困難であり、製造上の困難を伴う。また、ハーフトーン用のマスクは層構成が複雑であり、通常の２値マスク（バイナリマスク）に比べマスクコストが増大するといった問題もある。
【００２２】
そこで、本発明は、５枚マスクプロセスをさらに合理化させ、４枚の２値マスクのみを用いる４枚マスクプロセスによってＴＦＴアレイ基板を作製することを第１の目的とする。これにより、５枚マスクプロセスで作製する場合と比べて、液晶表示装置の製造コストの低減を図る。
【００２３】
また、本発明では、ＴＦＴの半導体層として透明アモルファス酸化物半導体を用いるが、上述した析出問題に対してもこれまでの手法とは異なる、より簡単な解決手法を提示する。
【課題を解決するための手段】
【００２４】
本発明による液晶表示装置は、電界効果型の薄膜トランジスタを備える液晶表示装置であって、薄膜トランジスタの半導体層（例えば、半導体層５１）に、インジウムを材料に含む透明アモルファス酸化物半導体が用いられ、半導体層は、ソース電極およびドレイン電極並びにそれらの電極線として必要な領域を含む形状（例えば、ＴＡＯＳパターンＰ５１）に形成され、半導体層に積層されるソース・ドレイン層（例えば、ソース・ドレイン層５２）に、インジウムを含む金属薄膜が用いられ、ソース・ドレイン層に積層される絶縁層（例えば、第２の絶縁膜３７）に、窒化珪素による絶縁膜が用いられ、薄膜トランジスタのチャネル部（例えば、チャネル部３５）が、絶縁層とソース・ドレイン層とに設けられた開口部（例えば、スリット穴３９）によって形成されており、半導体層は、少なくとも薄膜トランジスタのチャネル部の端部が、ゲート電極が形成される領域からはみ出るように形成され、開口部は、薄膜トランジスタのチャネル部に相当する領域を含み、かつ領域と繋がっている領域であって半導体層が形成されていない領域を含むように形成されていることを特徴とする。
【００２６】
また、液晶表示装置において、ソース・ドレイン層およびソース・ドレイン層に積層されている絶縁層に、表示電極とのコンタクト用のコンタクトホール（例えば、コンタクトホール３８）が設けられ、表示電極は、コンタクトホールの外周に沿って露出されるソース・ドレイン層と接触することで、ドレイン電極と接続されていてもよい。
【００２７】
また、液晶表示装置において、ソース電極線の一部が、ゲート電極が形成されている層と同一のゲート層により作成され、ソース・ドレイン層により作成されているソース電極線（例えば、信号線３２）と、ゲート層により作成されているソース電極線（例えば、信号線４１）とが、表示電極が形成されている層と同一の表示電極層に形成されている接続用配線であってコンタクトホール（例えば、コンタクトホール４０）を利用して各層のソース電極線と接続されている接続用配線（例えば、接続用配線４２）を介して接続されていてもよい。
【００２８】
また、本発明による液晶表示装置の製造方法は、電界効果型の薄膜トランジスタを備える液晶表示装置の製造方法であって、基板上に、ゲート電極を形成する工程と、ゲート電極の上に、第１の絶縁膜を成膜する工程と、第１の絶縁膜の上に、インジウムを材料に含む透明アモルファス酸化物半導体からなる半導体層を、薄膜トランジスタの半導体層として必要な領域と、ソース電極およびドレイン電極並びにそれらの電極線として必要な領域とを含む形状に形成する工程と、半導体層の上に、窒化珪素からなる第２の絶縁膜を化学気相成長法またはプラズマ化学気相成長法により成膜する工程と、第２の絶縁膜および第２の絶縁膜と直接に接する第１の絶縁膜からなる絶縁層と、第２の絶縁膜を成膜した際に還元反応により半導体層から析出されるインジウムにより形成されたソース・ドレイン層とに、薄膜トランジスタのチャネル部を形成するための開口部と、表示電極とのコンタクト用のコンタクトホールとを形成する工程とを含むことを特徴とする。
【発明の効果】
【００２９】
本発明によれば、４枚の２値マスクのみを用いる４枚マスクプロセスによってＴＦＴアレイ基板を作製することが可能である。これにより、従来の５枚マスクプロセスで作製していたときと比べて、液晶表示装置の製造コストの低減を図ることができる。
【００３０】
また、ＴＦＴの半導体層として透明アモルファス酸化物半導体を用いる液晶表示装置において、半導体層との界面を有する絶縁膜を形成する際に生ずるＩｎ等金属質材料の析出によるソース・ドレイン間のリークを、絶縁膜を二層化したり、塗布型にしなくても回避することができる。さらに、酸化珪素や窒化珪素からなる多層絶縁膜や塗布型絶縁膜の使用を回避することができ、製造設備の付加を必要としないため製造コストを低くすることができる。
【図面の簡単な説明】
【００３１】
【図１】本発明による液晶表示装置を構成するＴＦＴアレイ基板の要部拡大平面図および断面図。
【図２】チャネル部端部周辺の説明図。
【図３】ＴＦＴアレイ基板の製造方法の一例を示すフローチャート。
【図４】ＴＦＴアレイ基板の各工程における要部断面図（図１のＢ−Ｂ’断面図）。
【図５】ＴＦＴアレイ基板の各工程における要部断面図（図１のＣ−Ｃ’断面図）。
【図６】第１のマスクのマスクパターンの一例を示す説明図。
【図７】第２のマスクのマスクパターンの一例を示す説明図。
【図８】第３のマスクのマスクパターンの一例を示す説明図。
【図９】第４のマスクのマスクパターンの一例を示す説明図。
【図１０】ソース電極線（信号線）の他の例を示す説明図。
【図１１】ＴＦＴアレイ基板の画素配置および周辺部の例を示す説明図。
【図１２】ＴＦＴのチャネル形状の他の例を示す平面図。
【図１３】ＴＦＴのチャネル形状の他の例を示す平面図。
【図１４】ＴＦＴアレイ基板の製造方法の他の例を示すフローチャート。
【図１５】従来のＴＦＴを用いた液晶表示装置が備える液晶パネル１００の構造を概略的に示す断面図。
【図１６】従来のＴＦＴと表示電極の要部拡大平面図および断面図。
【図１７】従来のＴＦＴアレイ基板の製造方法の一例を示す説明図。
【発明を実施するための形態】
【００３２】
以下、本発明の実施形態について図面を参照して説明する。図１は、本発明による液晶表示装置を構成するＴＦＴアレイ基板の一例を示す説明図（要部拡大平面図および断面図）である。なお、図１（ａ）は、ＴＦＴアレイ基板の一画素内において形成されるＴＦＴおよび表示電極の要部拡大平面図である。図１（ｂ）は、図１（ａ）に示すＴＦＴアレイ基板の要部拡大断面図（Ｂ−Ｂ’断面図）である。図１（ｃ）は、図１（ａ）に示すＴＦＴアレイ基板の要部拡大断面図（Ｃ−Ｃ’断面図）である。
【００３３】
図１に示す例では、ＴＦＴアレイ基板を構成する透明基板９上にボトムゲート構造のＴＦＴおよびそれに接続される表示電極１２が形成されている様子を示している。なお、本実施形態では、ボトムゲート構造のＴＦＴを例に説明するが、ボトムゲート構造以外のＴＦＴにも本発明は適用可能である。
【００３４】
本例のＴＦＴアレイ基板は、透明基板９上に、ゲート電極３１、第１の絶縁膜３６、半導体層５１、ソース電極３２、ドレイン電極３３、第２の絶縁膜３７および表示電極１２がそれぞれ所定領域上に形成されることによって形成されている。
【００３５】
ゲート電極３１（ゲート電極線を含む。）は、例えば、Ｃｒ、Ａｌ、Ｔｉ等の金属薄膜をパターニングすることによって形成すればよい。以下、このゲート電極３１を構成する金属薄膜が形成される層をゲート層と表現する場合がある。
【００３６】
第１の絶縁膜（ゲート絶縁膜とも呼ばれる。）３６は、例えば、ＳｉＯ２やＳｉＮｘなどの絶縁膜である。
【００３７】
ソース電極３２（ソース電極線を含む。）およびドレイン電極３３（ドレイン電極線を含む。）は、半導体層５１の上に積層されるインジウム（Ｉｎ）薄膜によって形成する。以下、ソース電極３２およびドレイン電極３３となる金属薄膜（Ｉｎ薄膜）が形成される層をソース・ドレイン層と表現する場合がある。
【００３８】
本発明では、ＴＦＴの半導体層として、透明アモルファス酸化物半導体を用いる。半導体層に用いる透明アモルファス酸化物半導体は、少なくともインジウム（Ｉｎ）を半導体材料に含む透明アモルファス酸化物半導体であればよい。例えば、アモルファスＩｎ−Ｇａ−Ｚｎ−Ｏを用いることができる。
【００３９】
また、この半導体層は、ＴＦＴの半導体層として必要な領域だけでなく、ソース電極３２およびドレイン電極３３として必要な領域を含む形状に形成されるものとする。以下、この半導体層に用いるパターンを、ＴＡＯＳパターンと記す。なお、半導体層５１は、このようにＴＡＯＳパターンに形成された半導体層をいう。
【００４０】
また、ソース・ドレイン層は、製造工程のある一時において、半導体層５１と略同一形状（すなわち、ＴＡＯＳパターン）に形成される。なお、この時点では、ソース電極３２とドレイン電極３３とは繋がった状態である。以下、ＴＡＯＳパターンに形成されたソース・ドレイン層をソース・ドレイン層５２と記す。
【００４１】
ソース・ドレイン層５２におけるソース電極３２とドレイン電極３３の分離（すなわち、チャネル形成）は、半導体層５１に積層されたソース・ドレイン層５２にさらに第２の絶縁層３７が積層された状態で、第２の絶縁層３７とソース・ドレイン層５２とに、チャネル部３５形成用のスリット穴３９を形成することによって行われる。
【００４２】
なお、半導体層５１とソース・ドレイン層５２とが略同一形状として形成されてることは、例えば、図１（ｂ）および図１（ｃ）において、半導体層５１が、ソース・ドレイン層５２の下層にも配されていることからもわかる。
【００４３】
第２の絶縁膜３７（保護膜３７）には、ＳｉＮｘなどの絶縁膜を用いることができる。また、成膜方法として、プラズマＣＶＤ法を用いることも可能である。このような場合、半導体層であるアモルファス酸化物半導体の上に積層するＳｉＮ膜の成膜処理において、アモルファス酸化物半導体から還元反応により析出するＩｎを、ソース・ドレイン層として利用すればよい。
【００４４】
ここで、チャネル部３５形成用のスリット穴３９についてより詳細に説明する。スリット穴３９は、ソース・ドレイン層５２においてソース電極３２とドレイン電極３３とを分離させる（非接続な状態にする）ために、絶縁層（ここでは、保護膜３７と、保護膜３７と直接に積層されているゲート絶縁膜３６とが含まれる。）およびソース・ドレイン層５２に設ける開口部である。
【００４５】
スリット穴３９の形状は、チャネル部３５に相当する領域を含み、かつその領域と繋がっている領域であって半導体層５１が形成されていない領域を含む形状であればよい。例えば、チャネル部３５の端部を延長させた形状とし、その延長させた端部によって半導体層５１が形成される領域（すなわち、ＴＡＯＳパターン）からはみ出るような形状としてもよい。ここで、チャネル部の端部とは、チャネル部においてソース電極３２とドレイン電極３３とが対向している領域が途切れる部分を含む部位であって端を形成している部位（両端のそれぞれ）をいう。なお、ソース電極３２とドレイン電極３３とが対向している領域を一定範囲（少なくともマスク位置合わせに生じる誤差分）含むものとする。
【００４６】
例えば、図１に示すＵ字状のチャネル部３５の場合、Ｕ字を書く際の書き始めと書き終わりの部分がチャネル部の端部にあたり、スリット穴３９は、その２つの端部をそれぞれ延長させ、ＴＡＯＳパターンである半導体層５１が形成される領域からはみ出るような形状とすればよい（β参照。）。このようにすることによって、マスクの位置合わせ時に多少の誤差が生じたとしても、ソース電極３２とドレイン電極３３とを確実に分離させることができる。
【００４７】
なお、スリット穴３９をＴＡＯＳパターンからはみ出させることによって、はみ出させた領域では、スリット穴３９形成時に保護膜３７と直接に積層されているゲート絶縁膜３６までもドライエッチングにより除去されることになる。すると、例えば、この領域にゲート電極３１が形成されている場合には、ゲート電極３１がスリット穴３９から露出することになる。スリット穴３９からゲート電極３１が露出すると、液晶駆動時の電圧印加時に電池反応が生じ、ゲート材が液晶層に溶出して表示品質に影響を与える可能性がある。
【００４８】
そこで、ゲート電極３１がスリット穴３９から露出することがないように、半導体層のパターン（すなわち、ＴＡＯＳパターン）に、次のような条件を設ける。すなわち、半導体層５１においてＴＦＴのチャネル部の端部が形成される領域が、ゲート電極３１が形成される領域からはみ出るような形状とする。例えば、図１に示す例では、Ｕ字状のチャネル部の両端部が位置する部分（いわゆるＴＦＴの半導体層における上辺部分）がゲート電極３１が形成される領域からはみ出るように形成されている（α参照。）。
【００４９】
このようにすることによって、半導体層５１が、少なくともチャネル部３５の端部が位置する領域においてゲート電極３１からはみ出るように形成されるため（α参照。）、ゲート電極３１がスリット穴３９から露出することを防ぐことができる。
【００５０】
図２は、ＴＦＴのチャネル部の端部周辺の例を示す説明図である。図２において、３５１はチャネル部３５の端部を示している。図２に示すように、半導体層５１は、チャネル部３５の端部３５１が形成される領域が、ゲート電極３１が形成される領域からはみ出るように形成されている（α参照。）。また、スリット穴３９は、チャネル部３５の端部３５１を延長させた形状として、少なくとも半導体層５１が形成されている領域からはみ出るように形成されている（β参照。）。
【００５１】
なお、表示電極１２は、ＩＴＯなどの透明電極によって形成される。また、ドレイン電極３３と表示電極１２との接続は、保護層３７に設けられたコンタクトホール３８を利用して行う。より具体的には、コンタクトホール３８の外周に沿って露出されるドレイン電極３３（ソース・ドレイン層５２）とＩＴＯ薄膜がサイドコンタクトすることによって導通を得られる。
【００５２】
次に、本実施形態のＴＦＴアレイ基板の製造方法について説明する。図３は、本実施形態のＴＦＴアレイ基板の製造方法の一例を示すフローチャートである。本実施形態では、４枚の２値マスクを用いるだけで透明基板上にＴＦＴアレイおよび表示電極を形成する。また、図４は、図３に示す製造方法によって作成されるＴＦＴアレイ基板の工程別の要部断面図（図１のＢ−Ｂ’断面図）である。また、図５は、図３に示す製造方法によって作成されるＴＦＴアレイ基板の工程別の要部断面図（図１のＣ−Ｃ’断面図）である。
【００５３】
図３に示す例では、まず、ゲート電極３１（ここでは、ゲート電極線を含む。）を形成する（ステップＳ１０１：第１フォト・プロセス）。例えば、ガラス基板などの透明基板９の面上に、ゲート層となる金属薄膜をスパッタリング法などにより成膜し、成膜した金属薄膜（ゲート層）に対してフォトリソグラフィ法によりパターニングを行う。
【００５４】
図６は、第１フォト・プロセスで使用するマスク（第１のマスク）のマスクパターンの一例を示す説明図である。図６に示すように、第１フォト・プロセスでは、ゲート電極３１のパターンであるゲート電極パターンＰ３１をマスクパターンとして有するマスクを用いればよい。なお、図６では、図１に示すＴＦＴアレイ基板における３画素相当分のＴＦＴおよび表示電極を形成するためのマスクパターンの例を示している。このようなマスクを用いた第１フォト・プロセスによって、本例では、図４（ａ）および図５（ａ）に示す状態が出来上がる。
【００５５】
また、例えば、蓄積容量線をゲート層を用いて作成する場合には、ゲート電極パターンＰ３１と蓄積容量線のパターンとを同一面上に展開したマスクパターンを有していればよい。また例えば、信号線（ソース電極線）の一部をゲート層を用いて形成する場合など、蓄積容量線に限らずゲート層を用いて形成したい電極パターンをマスクパターンとして有していればよい。
【００５６】
ゲート電極３１が形成されると、次に、ゲート絶縁膜３６および半導体層５１を形成する（図３のステップＳ１０２〜Ｓ１０３：第２フォト・プロセス）。例えば、ゲート電極３１が形成された透明基板９の同じ面上に、ゲート絶縁膜３６としてＳｉＮｘを成膜し（ステップＳ１０２、図４（ｂ）および図５（ｂ）参照。）、続けて半導体層５１となるアモルファス酸化物半導体膜を積層した上で、成膜したアモルファス酸化物半導体膜に対してフォトリソグラフィ法によりパターニングを行えばよい（ステップＳ１０３）。
【００５７】
図７は、第２フォト・プロセスで使用するマスク（第２のマスク）のマスクパターンの一例を示す説明図である。図７に示すように、第２フォト・プロセスでは、ＴＦＴの半導体層として必要な領域と、ソース・ドレイン電極（各電極線を含む）として必要な領域とを同一面上に展開したパターンであるＴＡＯＳパターンＰ５１をマスクパターンとして有するマスクを用いればよい。なお、ＴＦＴの半導体層として必要な領域には、チャネル部の端部が形成される領域においてゲート電極３１が形成される領域からはみ出るように領域（α参照）が含まれるものとする。このようなマスクを用いた第２フォト・プロセスによって、本例では、図４（ｃ）および図５（ｃ）に示す状態が出来上がる。
【００５８】
ＴＡＯＳパターンの半導体層５１が形成されると、次に、半導体層５１が形成された透明基板９の同じ面上に、さらに保護膜３７を成膜させる（ステップＳ１０４）。本例では、保護膜材としてＳｉＮを用いる。そして、成膜方法としてＣＶＤ法またはプラズマＣＶＤ法を用いる。このように、保護膜材としてＳｉＮをＣＶＤで成膜させることにより、半導体層５１との界面に析出するＩｎ金属をソース・ドレイン層５２として用いる。すなわち、ステップＳ１０４では、フォトリソグラフィ法を用いずに半導体層５１の界面にソース・ドレイン層５２を形成し、かつその上に保護膜３７を積層したことになる（図４（ｄ）および図５（ｄ）参照。）。
【００５９】
次いで、絶縁層（ここでは、保護膜３７と、保護膜３７と直接に積層されているゲート絶縁膜３６とが含まれる。）およびソース・ゲート層を対象に、コンタクトホール３８およびスリット穴３９を形成する（ステップＳ１０５）。本工程では、透明基板上に形成されている絶縁層およびソース・ドレイン層に対してフォトリソグラフィ法によるパターニング（ドライエッチング）を行うことによって、コンタクトホール３８およびスリット穴３９を形成すればよい。なお、本例では、ステップＳ１０４〜Ｓ１０５を第３フォト・プロセスとする。
【００６０】
図８は、第３フォト・プロセスで使用するマスク（第３のマスク）のマスクパターンの一例を示す説明図である。図８に示すように、第３フォト・プロセスでは、例えば、次の工程において積層される表示電極層と既に形成されているソース・ドレイン層５２またはゲート層とのコンタクト用に設けられるコンタクトホール３８と、チャネル部３５形成用に設けるスリット穴３９とをエッチング対象とするパターンＰ５３が形成されたマスクパターンを有するマスクを用いればよい。なお、絶縁層をエッチングした後、残存する絶縁層をマスクとしてソース・ドレイン層に対してエッチング処理を行えばよい。このようなマスクを用いた第３フォト・プロセスによって、絶縁層エッチング後は図４（ｅ）および図５（ｅ）に示す状態が出来上がる。また、ソース・ドレイン層エッチング後は、図４（ｆ）および図５（ｆ）に示す状態が出来上がる。
【００６１】
なお、図５（ｆ）に示すように、チャネル部３５の端点が位置する領域において、スリット穴３９が、ソース・ドレイン層５２よりもはみ出るように形成されるため、ソース電極３２とドレイン電極３３とを確実に非接触とすることができる。また、図５（ｅ）に示すように、チャネル部３５の端点が位置する領域において、半導体層５１およびソース・ドレイン層５２が、ゲート電極３１よりもはみ出るように形成されているため、絶縁層およびソース・ドレイン層５２をエッチングしてもゲート電極３１がスリット穴３９から露出することはない。
【００６２】
最後に、表示電極１２を形成する（ステップＳ１０６：第４フォト・プロセス）。例えば、保護膜３７が形成された透明基板９の同じ面上に、表示電極１２となるＩＴＯ膜を成膜し、成膜したＩＴＯ膜に対してフォトリソグラフィ法によりパターニングを行えばよい。
【００６３】
図９は、第４フォト・プロセスで使用するマスク（第４のマスク）のマスクパターンの一例を示す説明図である。図９に示すように、第４フォト・プロセスでは、表示電極１２のパターンである表示電極パターンＰ１２をマスクパターンとして有するマスクを用いればよい。このようなマスクを用いた第４フォト・プロセスによって、本例では、図４（ｇ）および図５（ｇ）に示す状態が出来上がる。
【００６４】
なお、液晶表示パネルとしては、このようにして出来上がったＴＦＴアレイ基板に対して、さらに配向膜等を積層し、別途作成しておいた対向基板とシール材によって貼り合わせて液晶を充填すればよい（図１５参照。）。
【００６５】
また、上記説明では、ソース・ドレイン層により信号線の全てを形成する例を説明したが、信号線の一部をゲート層を用いて形成することも可能である。
【００６６】
ソース・ドレイン層として、ＣＶＤプロセス環境下での還元反応によってアモルファス酸化物半導体より析出したＩｎ薄膜を利用する場合、Ｉｎ薄膜の膜厚を大きく取ることができないため、製品によっては、必要な抵抗スペックを満たさない可能性もある。このような場合には、図１０に示すように、信号線の一部を、低抵抗な配線材料であるゲート層を利用して形成し、ゲート層による信号線とソース・ドレイン層による信号線とを、表示電極層であるＩＴＯによる接続用配線で接続する構成が有効である。
【００６７】
なお、ゲート層による信号線と表示電極層による接続用配線との接続、およびソース・ドレイン層による信号線と表示電極層による接続用配線は、ドレイン電極３３と表示電極１２との接続用に設けるコンタクトホールと同様に、それぞれコンタクトホールを設けて行えばよい。
【００６８】
例えば、図１０に示す例では、コンタクトホール４０を介して、ゲート層による信号線４１と表示電極層による接続用配線４２とを接続し、また表示電極層による接続用配線４２とソース・ドレイン層による信号線３２とを接続している。また、マスクパターンとしては、第１のマスクのマスクパターンに信号線４１のパターンを含ませ、第３のマスクのマスクパターンにコンタクトホール４０に対応するパターンを含ませ、かつ第４のマスクのマスクパターンに接続用配線４２のパターンを含ませればよい。
【００６９】
また、図１１は、本実施形態におけるＴＦＴアレイ基板の画素配置および周辺部の例を示す説明図である。図１１に示すように、ＴＦＴアレイ基板としては、上述したＴＦＴと表示電極１２とが各画素に形成されるとともに、基板周辺部には、共通線（蓄積容量線を兼ねる）１５の端子１５１や、ゲート電極線３１の端子３１１、信号線の端子３２１がＩＴＯによる表示電極層によって形成されていてもよい。なお、４３は、共通線１５とゲート電極線３１とを非接触とするための表示電極層によるブリッジ配線である。なお、表示電極層とゲート層またはソース・ドレイン層とのコンタクト方法は、図１０で示したようなコンタクトホール４０を必要に応じて設けることで行えばよい。
【００７０】
また、図１１では、共通線１５による蓄積容量線と表示電極１２とを絶縁層（３６，３７）を介して重ねることによって蓄積容量１６を形成する例を示しているが、蓄積容量線としてゲート電極線３１の一部を利用する方法も可能である。
【００７１】
また、図１２および図１３は、ＴＦＴのチャネル形状の他の例を示す平面図である。本発明は、例えば、図１２に示す並行型（−形状）といったチャネル部３５の端部が同一辺上に位置しない形状の場合であっても適用可能である。そのような場合には、図１２および図１３に示すように、半導体層においてチャネル部３５の各端部が位置する部位それぞれをゲート電極３１が形成される領域からはみ出るように形成するとともに（α参照。）、スリット穴３９を、チャネル部の端部それぞれを延長させて、少なくとも半導体層５１が形成される領域（ＴＡＯＳパターン）からはみ出るように形成すればよい（β参照。）。
【００７２】
また、図１４は、本実施形態のＴＦＴアレイ基板の製造方法の他の例を示すフローチャートである。図１４に示す方法によっても、４枚の２値マスクを用いてるだけで透明基板上にＴＦＴアレイおよび表示電極を形成することが可能である。
【００７３】
図１４に示す例では、図３に示す方法と同様に、第１フォト・プロセスとして、ゲート電極３１（ここでは、ゲート電極線を含む。）を形成する（ステップＳ２０１）。
【００７４】
ゲート電極３１が形成されると、次に、ゲート絶縁膜３６、半導体層５１およびソース・ドレイン層５２を形成する（ステップＳ２０２〜Ｓ２０３）。本工程では、まず、ゲート絶縁膜３６を成膜し、続いて半導体層５１となるアモルファス酸化物半導体膜を成膜し、さらに続いてソース・ドレイン層５２となる金属薄膜（例えば、Ｉｎ薄膜）を成膜する（ステップＳ２０２）。
【００７５】
ここで、ゲート絶縁膜３６の成膜には、例えば、ＣＶＤ法やプラズマＣＶＤ法を用いればよい。また、半導体層５１となるアモルファス酸化物半導体膜の成膜には、例えば、スパッタリング法を用いればよい。また、ソース・ドレイン層５２となる金属薄膜の成膜には、例えば、スパッタリング法を用いればよい。
【００７６】
このようにしてゲート電極３１が形成された透明基板９の同じ面上に、ゲート絶縁膜３６と、半導体層５１となるアモルファス酸化物半導体膜と、ソース・ドレイン層５２となる金属薄膜とを積層すると、次いで、半導体層５１となるアモルファス酸化物半導体膜およびソース・ドレイン層５２となる金属薄膜に対して、フォトリソグラフィ法によりパターニングを行う（ステップＳ２０３）。このパターニングには、第２のマスクを用いる。なお、本例では、ステップＳ２０２〜Ｓ２０３を第２フォト・プロセスとする。
【００７７】
このようにしてＴＡＯＳパターンに形成された半導体層５１およびソース・ドレイン層５２を得ると、次いで、その上に保護膜３７となる絶縁膜を成膜する（ステップＳ２０４）。保護膜３７の成膜には、例えば、ＣＶＤ法やプラズマＣＶＤ法を用いればよい。
【００７８】
なお、以降の処理工程（ステップＳ２０５〜Ｓ２０６）は、図３に示す処理工程（ステップＳ１０５〜Ｓ１０６）と同様である。なお、本例では、ステップＳ２０４〜Ｓ２０５が第３フォト・プロセスとなる。
【００７９】
以上のように、本実施形態によれば、４枚の２値マスクのみを用いる４枚マスクプロセスによってＴＦＴアレイ基板を作製することが可能である。これにより、従来の５枚マスクプロセスで作製していたときと比べて、液晶表示装置の製造コストの低減を図ることができる。
【００８０】
また、ＴＦＴの半導体層として透明アモルファス酸化物半導体を用いる液晶表示装置において、半導体層との界面を有する絶縁膜を形成する際に生ずるＩｎ等金属質材料の析出によるソース・ドレイン間のリークを、絶縁膜を二層化したり、塗布型にしなくても回避することができる。これにより、従来より多く用いられているＳｉＮｘを絶縁膜に用いることができ、絶縁膜成膜のために特別な製造工程を組み入れなくてもＴＦＴの半導体層として透明アモルファス酸化物半導体を用いる液晶表示装置を製造することができる。
【産業上の利用可能性】
【００８１】
本発明は、薄膜トランジスタを備える液晶表示装置に好適に適用可能である。
【符号の説明】
【００８２】
１、１０  偏光フィルム
２、９  透明基板
３  ブラックマトリクス
４  保護膜
５  共通（コモン）電極
６、１３  配向膜
７  液晶
８  シール材
１１  薄膜トランジスタ（ＴＦＴ）
１２  表示電極
１４  カラーフィルタ
３１  ゲート電極（ゲート電極線を含む）
３２  ソース電極（ソース電極線（信号線）を含む）
３３  ドレイン電極（ドレイン電極線を含む）
３４  半導体層
３５  チャネル部
３６  第１の絶縁膜（ゲート絶縁膜）
３７  第２の絶縁膜（保護膜）
３８、４０  コンタクトホール
３９  スリット穴
４１  ゲート層による信号線
４２  表示電極層による接続用配線
５１  半導体層（ＴＡＯＳパターン）
５２  ソース・ドレイン層（ＴＡＯＳパターン）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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