(57)【特許請求の範囲】
【請求項１】
絶縁表面上の酸化物半導体層と、
前記酸化物半導体層のチャネル長方向において、前記酸化物半導体層を挟むソース電極及びドレイン電極と、
前記酸化物半導体層、前記ソース電極、及び前記ドレイン電極を覆うゲート絶縁膜と、
前記酸化物半導体層のチャネル幅方向において、前記ゲート絶縁膜を挟んで、前記酸化物半導体層の上面及び側面を覆う領域を有するゲート電極とを有し、
前記酸化物半導体層の膜厚は、前記酸化物半導体層のチャネル形成領域のチャネル長方向の長さよりも大きく、
前記酸化物半導体層の上面、前記ソース電極の上面及び前記ドレイン電極の上面は、同一表面を有することを特徴とする半導体素子。
【請求項２】
絶縁表面上の酸化物半導体層と、
前記酸化物半導体層のチャネル長方向において、前記酸化物半導体層を挟むソース電極及びドレイン電極と、
前記酸化物半導体層、前記ソース電極及び前記ドレイン電極を覆うゲート絶縁膜と、
前記酸化物半導体層のチャネル幅方向において、前記ゲート絶縁膜を挟んで、前記酸化物半導体層の上面及び側面を覆う領域を有するゲート電極とを有し、
前記酸化物半導体層は、前記チャネル長方向と交差する第１の面及び第２の面を有し、
前記ソース電極は、前記第１の面と接する領域を有し、
前記ドレイン電極は、前記第２の面と接する領域を有し、
前記酸化物半導体層の膜厚は、前記酸化物半導体層のチャネル形成領域のチャネル長方向の長さよりも大きく、
前記酸化物半導体層の上面、前記ソース電極の上面及び前記ドレイン電極の上面は、同一表面を有することを特徴とする半導体素子。
【請求項３】
請求項１または２において、
前記酸化物半導体層、前記ソース電極、及び前記ドレイン電極は、前記絶縁表面に接する領域を有することを特徴とする半導体素子。
【請求項４】
請求項１乃至３のいずれか一において、
前記酸化物半導体層の膜厚は、前記酸化物半導体層のチャネル形成領域のチャネル長方向の長さの２倍以上であることを特徴とする半導体素子。
【請求項５】
請求項１乃至４のいずれか一において、
前記酸化物半導体層は、インジウム、ガリウム、及び亜鉛を含み、
前記酸化物半導体層は、ｃ軸が前記酸化物半導体層の被形成面の法線ベクトルまたは前記酸化物半導体層の表面の法線ベクトルに平行な方向に揃い、かつ、ａｂ面に垂直な方向から見て三角形状または六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原子と酸素原子とが層状に配列した領域を有することを特徴とする半導体素子。
【請求項６】
請求項１乃至５のいずれか一において、
前記酸化物半導体層のチャネル幅方向の長さは、１ｎｍ以上６０ｎｍ以下であることを特徴とする半導体素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、活性層として酸化物半導体を用いた半導体素子、当該半導体素子の作製方法お
よび当該半導体素子を用いた半導体装置に関する。
【０００２】
なお、本明細書中において、「半導体素子」とは、トランジスタやダイオードなどの半導
体特性を利用することで機能しうる素子を指すものである。また、「半導体装置」とは、
半導体素子の半導体特性を利用することで機能しうる装置全般を指し、電子表示装置、電
気光学装置、記憶装置は全て半導体装置に含まれるものである。
【背景技術】
【０００３】
絶縁表面を有する基板上に形成された半導体薄膜を活性層として用いたトランジスタは、
集積回路（ＩＣ）や画像表示装置（表示装置）のような電子デバイスに広く用いられてい
る。
【０００４】
従来の薄膜トランジスタは、半導体層、絶縁膜、および電極などを平面上に積み重ねてい
く、いわゆるプレナー型構造が主流であったが、製造プロセスの微細化が進むにつれ、短
チャネル効果やリーク電流の増加など様々な問題が生じる。そのため近年では、従来のプ
レナー型構造に変わる、新しい構造のトランジスタの開発が進められている。例えば特許
文献１では、活性層（特許文献１では半導体薄膜と記載されている。）としてポリシリコ
ン膜を用いた、フィン型構造のトランジスタが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２０６３０６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上述特許文献のように活性層をフィン型構造とした薄膜トランジスタは、プレナー型構造
の薄膜トランジスタと比較して、オフ電流（トランジスタがＯＦＦ状態の時に、ソース−
ドレイン間に流れる電流）を低減することができるため、消費電力の低減に有効であると
いえる。しかしながら、半導体装置に対する低消費電力化の要望は今後更に高まることは
明らかであり、故に、薄膜トランジスタに対しても更なるオフ電流の抑制対策が求められ
る。
【０００７】
薄膜トランジスタのオフ電流を低減する方法の一つとして、活性層に酸化物半導体材料を
用いたトランジスタが提案されている。トランジスタの活性層として酸化物半導体材料を
用いたトランジスタは、シリコン系半導体材料を用いたトランジスタと比較して、オフ電
流が非常に低く、通常の方法では測定できないレベルにまで低減できることが報告されて
いる。
【０００８】
しかしながら、酸化物半導体材料は電極や配線として一般的に用いられる金属膜に対する
接触抵抗が比較的高く、フィン型構造を用いて微細化されたトランジスタの活性層に酸化
物半導体材料を用いた場合、酸化物半導体材料と金属膜の接触抵抗に起因したオン電流（
トランジスタがＯＮ状態の時に、ソース−ドレイン間に流れる電流）の低下や電気特性バ
ラツキ（例えば、しきい値電圧バラツキなど。）の発生が懸念される。
【０００９】
上述の問題点を鑑み、本明細書では、酸化物半導体材料を用いたフィン型構造トランジス
タにおいて、微細化に伴い顕著となるオン電流の低下や電気特性バラツキの増加を抑制で
きるトランジスタの構造を提供することを目的の一つとすると共に、当該トランジスタの
作製方法を提供することを目的の一つとする。
【課題を解決するための手段】
【００１０】
すなわち、本発明の一態様は、絶縁表面上に設けられた、チャネル形成領域およびチャネ
ル形成領域を挟む一対の低抵抗領域を含む酸化物半導体層と、酸化物半導体層の上面およ
び側面を覆うゲート絶縁膜と、ゲート絶縁膜を挟んで、チャネル形成領域の上面および側
面を覆うゲート電極と、低抵抗領域と電気的に接続された電極を有し、電極は低抵抗領域
の少なくとも側面と電気的に接続されていることを特徴とする半導体素子である。
【００１１】
半導体素子を上記の一態様とすることにより、微細なフィン型構造トランジスタにおいて
も、電極は低抵抗領域に形成された溝部の側面、または側面および底面の広い範囲で電気
的に接続するため、接触抵抗の増加に伴うオン電流の低下や電気特性のバラツキの増加を
抑制できる。
【００１２】
なお、電極が、低抵抗領域に設けられた溝部において電気的に接続されている構造として
もよい。これにより、低抵抗領域と電極は溝部の側面で接し、接触抵抗を低減することが
できるため、接触抵抗の増加に伴うオン電流の低下や電気特性のバラツキの増加を効果的
に抑制できる。
【００１３】
また、電極が、低抵抗領域をチャネル幅方向に横切る構造とすることにより、電極と低抵
抗領域の接触面積をより広くすることができるため、接触抵抗の増加に伴うオン電流の低
下や電気特性のバラツキの増加を効果的に抑制できる。
【００１４】
なお、チャネル形成領域のチャネル幅方向の長さを１ｎｍ以上６０ｎｍ以下とすることが
好ましい。当該部分の長さを６０ｎｍ以下とすることにより、半導体素子を完全空乏型ま
たは完全空乏型に極めて近い状態にできる。また、当該部分の長さが１ｎｍより小さい場
合は加工が困難となる。
【００１５】
なお、電極と低抵抗領域の接触面積を広くすることによる、オン電流の低下の抑制や電気
特性のバラツキ低減の効果を高めるには、チャネル形成領域の膜厚を、チャネル形成領域
のチャネル幅方向の長さの２倍以上とすることが好ましい。
【００１６】
また、本発明の一態様は、絶縁表面上に設けられた酸化物半導体層および酸化物半導体層
を挟む一対の電極を含む構造体と、構造体の上面および側面を覆うゲート絶縁膜と、ゲー
ト絶縁膜を挟んで、酸化物半導体層の上面および側面を覆うゲート電極を有することを特
徴とする半導体素子である。
【００１７】
半導体素子を上記一態様とすることにより、微細なフィン型構造トランジスタにおいても
、酸化物半導体層と電極は広い面積で電気的に接続され、かつ両者の間に介在物がなく直
接接するため、接触抵抗の増加に伴うオン電流の低下や電気特性のバラツキの増加を効果
的に抑制できる。
【００１８】
なお、酸化物半導体層のチャネル幅方向の長さを１ｎｍ以上６０ｎｍ以下とすることが好
ましい。当該部分の長さを６０ｎｍ以下とすることにより、半導体素子を完全空乏型また
は完全空乏型に極めて近い状態にできる。また、当該部分の長さが１ｎｍより小さい場合
は加工が困難となる。
【００１９】
また、電極と酸化物半導体層の接触面積を広くすることによる、オン電流の低下の抑制や
電気特性のバラツキ低減の効果を高めるには、酸化物半導体層の膜厚を、酸化物半導体層
のチャネル幅方向の長さの２倍以上とすることが好ましい。
【００２０】
なお、上記一態様における酸化物半導体層として、少なくともインジウムあるいは亜鉛を
主成分として含み、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造であ
り、結晶部はｃ軸が前記酸化物半導体膜の被形成面の法線ベクトルまたは酸化物半導体膜
の表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角形状ま
たは六角形状の原子配列を有し、ｃ軸に垂直な方向から見て金属原子が層状または金属原
子と酸素原子とが層状に配列している構造の酸化物半導体層を用いることにより、半導体
素子に強い光を照射した際の電気特性の変化（光劣化とも言われる。）が抑制された、信
頼性の高い半導体素子とすることができる。なお、主成分とは、組成で５原子％以上含ま
れる元素のことを指すものである。
【００２１】
また、本発明の一態様は、絶縁表面上に島状の酸化物半導体層を形成し、酸化物半導体層
の上面および側面を覆うゲート絶縁膜を形成し、ゲート絶縁膜を挟んで少なくとも一部の
酸化物半導体層の上面および側面を覆うゲート電極を形成し、酸化物半導体層に対してイ
オン添加処理を行うことで、酸化物半導体層中にチャネル形成領域およびチャネル領域を
挟む一対の低抵抗領域を形成し、酸化物半導体層、ゲート絶縁膜およびゲート電極を覆う
層間絶縁膜を形成し、層間絶縁膜および低抵抗領域に、少なくとも側面の一部に低抵抗領
域が露出する溝部を形成し、層間絶縁膜上に溝部を通じて低抵抗領域と電気的に接続され
た電極を形成することを特徴とする半導体素子の作製方法である。
【００２２】
半導体素子を上述一態様の方法で作製することにより、微細なフィン型構造トランジスタ
の作製においても、電極と低抵抗領域を広い範囲で電気的に接続できるため、接触抵抗の
増加に伴うオン電流の低下や電気特性のバラツキの増加を抑制された半導体素子を作製す
ることができる。
【００２３】
なお、溝部の形成において、低抵抗領域をチャネル幅方向に横切り、かつ、少なくとも側
面の一部に低抵抗領域が露出する溝部を形成することにより、当該溝部に電極を形成した
際に、低抵抗領域と電極は溝部の側面で接し、接触抵抗を低減することができるため、接
触抵抗の増加に伴うオン電流の低下や電気特性のバラツキの増加を効果的に抑制できる。
【００２４】
また、チャネル幅方向の長さが１ｎｍ以上６０ｎｍ以下である酸化物半導体層を形成する
ことが好ましい。当該部分の長さを６０ｎｍ以下に形成することにより、出来上がる半導
体素子を完全空乏型または完全空乏型に極めて近い状態にできる。また、加工性の観点か
ら鑑みて当該部分の長さは１ｎｍ以上が好ましいと言える。
【００２５】
また、電極と低抵抗領域の接触面積を広くすることによる、オン電流の低下の抑制や電気
特性のバラツキ低減の効果を高めるには、チャネル形成領域の膜厚を、チャネル幅方向の
長さの２倍以上とすることが好ましい。
【００２６】
また、本発明の一態様は、絶縁表面上に絶縁表面が露出する開口部を備えた導電膜を形成
し、導電膜を覆う酸化物半導体膜を形成し、酸化物半導体膜の少なくとも一部に対して除
去処理を行い導電膜を露出させ、酸化物半導体膜および導電膜を加工して酸化物半導体層
および酸化物半導体層を挟む一対の電極を含む構造体を形成し、構造体の上面および側面
を覆うゲート絶縁膜を形成し、ゲート絶縁膜を挟んで酸化物半導体層の上面および側面を
覆うゲート電極を形成することを特徴とする半導体素子の作製方法である。
【００２７】
なお、上述の構造は、絶縁表面上に島状の酸化物半導体膜を形成し、酸化物半導体膜を覆
う導電膜を形成し、導電膜の少なくとも一部に対して除去処理を行い酸化物半導体膜を露
出させ、酸化物半導体膜および導電膜を加工して酸化物半導体層および酸化物半導体層を
挟む一対の電極を含む構造体を形成し、構造体上に構造体の上面および側面を覆うゲート
絶縁膜を形成し、ゲート絶縁膜を挟んで酸化物半導体層の上面および側面を覆うゲート電
極を形成する、という工程を経ることでも作製できる。
【００２８】
半導体素子を上述一態様の方法で作製することにより、微細なフィン型構造トランジスタ
においても、酸化物半導体層と電極は広い面積で電気的に接続され、かつ両者の間に介在
物がなく直接接するため、接触抵抗の増加に伴うオン電流の低下や電気特性のバラツキの
増加を効果的に抑制できる。
【００２９】
なお、チャネル幅方向の長さが１ｎｍ以上６０ｎｍ以下である構造体を形成することが好
ましい。当該部分の長さを６０ｎｍ以下に形成することにより、出来上がる半導体素子を
完全空乏型または完全空乏型に極めて近い状態にできる。また、加工性の観点から鑑みて
当該部分の長さは１ｎｍ以上が好ましいと言える。
【００３０】
また、酸化物半導体層と電極の接触面積を広くすることによる、オン電流の低下や電気特
性のバラツキ低減の効果を高めるには、酸化物半導体層の膜厚を、チャネル幅方向の長さ
の２倍以上とすることが好ましい。
【発明の効果】
【００３１】
絶縁表面上に設けられた、チャネル形成領域およびチャネル形成領域を挟む一対の低抵抗
領域を含む酸化物半導体層と、酸化物半導体層の上面および側面を覆うゲート絶縁膜と、
ゲート絶縁膜を挟んでチャネル形成領域の上面および側面を覆うゲート電極と、低抵抗領
域と電気的に接続された電極を有し、電極が、低抵抗領域の少なくとも側面と電気的に接
続される構造とする。あるいは、絶縁表面上に設けられた、酸化物半導体層および酸化物
半導体層を挟む一対の電極を含む構造体と、構造体の上面および側面を覆うゲート絶縁膜
と、ゲート絶縁膜を挟んで酸化物半導体層の上面および側面を覆うゲート電極を有する構
造とする。これにより、広い範囲で酸化物半導体層と電極が接触するため、電極と低抵抗
領域の接触抵抗を低減することができる。
【図面の簡単な説明】
【００３２】
【図１】半導体装置の一態様を示す平面図及び断面図。
【図２】半導体装置の一態様を示す断面図。
【図３】半導体装置の作製工程の一例を示す断面図。
【図４】半導体装置の作製工程の一例を示す断面図。
【図５】半導体装置の作製工程の一例を示す断面図。
【図６】半導体装置の作製工程の一例を示す断面図。
【図７】半導体装置の一態様を示す平面図及び断面図。
【図８】半導体装置の作製工程の一例を示す断面図。
【図９】半導体装置の作製工程の一例を示す断面図。
【図１０】半導体装置の作製工程の一例を示す断面図。
【図１１】半導体装置の作製工程の一例を示す断面図。
【図１２】半導体装置の作製工程の一例を示す断面図。
【図１３】半導体装置の作製工程の一例を示す断面図。
【図１４】半導体装置の構成の一例を示す図。
【図１５】半導体装置の構成の一例を表す図。
【図１６】半導体装置の構成の一例を表す図。
【図１７】半導体装置の構成の一例を表す図。
【図１８】半導体装置の構成の一例を表す図。
【図１９】半導体装置の構成の一例を表す図。
【図２０】半導体装置の構成の一例を表す図。
【図２１】電子機器を示す図。
【発明を実施するための形態】
【００３３】
以下では、本明細書に開示する発明の実施の形態について図面を用いて詳細に説明する。
但し、本発明は以下の説明に限定されず、本発明の趣旨およびその範囲から逸脱すること
なくその形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従
って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。
【００３４】
以下に説明する実施の形態において、同一部分または同様な機能を有する部分には同一の
符号を異なる図面間で共通して用い、その繰り返しの説明は省略する場合がある。
【００３５】
なお、図面等において示す各構成の、位置、大きさ、範囲などは、理解の簡単のため、実
際の位置、大きさ、範囲などを表していない場合がある。このため、開示する発明は、必
ずしも、図面等に開示された位置、大きさ、範囲などに限定されない。
【００３６】
また、本明細書等における「第１」、「第２」、「第３」などの序数は、構成要素の混同
を避けるために付すものであり、数的に限定するものではないことを付記する。
【００３７】
また、本明細書等において「上」や「下」の用語は、構成要素の位置関係が「直上」また
は「直下」であることを限定するものではない。例えば、「ゲート絶縁層上のゲート電極
」の表現であれば、ゲート絶縁層とゲート電極との間に他の構成要素を含むものを除外し
ない。
【００３８】
また、本明細書等において「電極」や「配線」の用語は、これらの構成要素を機能的に限
定するものではない。例えば、「電極」は「配線」の一部として用いられることがあり、
その逆もまた同様である。さらに、「電極」や「配線」の用語は、複数の「電極」や「配
線」が一体となって形成されている場合なども含む。
【００３９】
また、「ソース」や「ドレイン」の機能は、異なる極性のトランジスタを採用する場合や
、回路動作において電流の方向が変化する場合などには入れ替わることがある。このため
、本明細書等においては、「ソース」や「ドレイン」の用語は、入れ替えて用いることが
できるものとする。
【００４０】
また、本明細書等において、「電気的に接続」には、「何らかの電気的作用を有するもの
」を介して接続されている場合が含まれる。ここで、「何らかの電気的作用を有するもの
」は、接続対象間での電気信号の授受を可能とするものであれば、特に制限を受けない。
例えば、「何らかの電気的作用を有するもの」には、電極や配線をはじめ、トランジスタ
などのスイッチング素子、抵抗素子、インダクタ、キャパシタ、その他の各種機能を有す
る素子などが含まれる。
【００４１】
（実施の形態１）
本実施の形態では、半導体素子の構造および作製方法の一態様を、図１乃至図５を用いて
説明する。
【００４２】
＜半導体素子の構成例＞
図１（Ａ）乃至図１（Ｃ）に、半導体素子の例として、トップゲート構造のトランジスタ
の平面図および断面図の一例を示す。図１（Ａ）は平面図であり、図１（Ｂ）は図１（Ａ
）における一点鎖線Ｘ１−Ｘ２の断面図であり、図１（Ｃ）は図１（Ａ）における一点鎖
線Ｙ１−Ｙ２の断面図である。なお、図１（Ａ）では、図が煩雑になることを避けるため
、トランジスタ１２０の構成要素の一部（例えば、基板１００など）を省略している。
【００４３】
図１（Ａ）乃至図１（Ｃ）に示すトランジスタ１２０は、基板１００上に設けられた下地
膜１０２と、下地膜１０２上に設けられ、低抵抗領域１０４ａおよびチャネル形成領域１
０４ｂを含む酸化物半導体層１０４と、酸化物半導体層１０４を覆うゲート絶縁膜１０６
と、ゲート絶縁膜１０６を挟んでチャネル形成領域１０４ｂの上面および側面を覆うゲー
ト電極１０８と、ゲート絶縁膜１０６およびゲート電極１０８を覆う第１の層間絶縁膜１
１０および第２の層間絶縁膜１１２と、低抵抗領域１０４ａ、ゲート絶縁膜１０６、第１
の層間絶縁膜１１０および第２の層間絶縁膜１１２に設けられた溝部を通じ、少なくとも
溝部側面の一部で低抵抗領域１０４ａと電気的に接続された電極１１４を有する構造であ
る。なお、電極１１４は配線１１６と電気的に接続されている。そして、図示はしていな
いが、トランジスタ１２０は配線１１６を介して他の半導体素子（例えば、トランジスタ
など。）と電気的に接続されている。
【００４４】
なお、図１（Ａ）のように酸化物半導体層１０４を下地膜１０２に対して垂直な方向から
見た場合において、チャネル形成領域１０４ｂのチャネル長方向をＸ軸方向（またはＸ１
−Ｘ２方向）、チャネル幅方向をＹ軸方向（またはＹ１−Ｙ２方向）と呼称する場合があ
る。また、Ｘ−Ｙ面に垂直な方向をＺ軸方向と呼称する場合がある。
【００４５】
トランジスタ１２０はサイズの微細化に伴い、低抵抗領域１０４ａと電極１１４の接触面
積は小さくなるが、図１のように低抵抗領域１０４ａに設けられた溝部に電極１１４が埋
め込まれた構造とすることにより、電極１１４は、溝部の側面において低抵抗領域１０４
ａと接触するため、広い面積において電気的に接続することができる。したがって、微細
なフィン型構造トランジスタにおいても、接触抵抗の増加に伴うオン電流の低下や電気特
性のバラツキの増加を抑制できる。
【００４６】
なお、図１（Ｂ）に示すように、酸化物半導体層１０４の長手方向に酸化物半導体層１０
４を分断した場合の分断面において、分断面におけるチャネル形成領域１０４ｂと低抵抗
領域１０４ａが接する辺（図１（Ｂ）の太線矢印Ｏ部分。）の長さが、チャネル形成領域
１０４ｂと下地膜１０２が接する辺（図１（Ｂ）の太線矢印Ｐ部分。）の長さより長いほ
ど、上述の接触抵抗低減効果は大きくなる。具体的には、チャネル形成領域１０４ｂと低
抵抗領域１０４ａが接する辺の長さ（チャネル形成領域１０４ｂの膜厚とも言える。）が
、チャネル形成領域１０４ｂと下地膜１０２が接する辺の長さ（チャネル形成領域１０４
ｂのチャネル長方向の長さとも言える。）の２倍以上とすることが好ましい。
【００４７】
また、トランジスタ１２０はサイズの微細化に伴い、チャネル長（図１（Ａ）の太線矢印
Ｍで示される長さ）およびチャネル幅（図１（Ａ）の太線矢印Ｎで示される長さ）が小さ
くなる。チャネル幅が小さくなると、酸化物半導体層１０４の加工時においてチャネル幅
方向に僅かな加工バラツキが発生した場合でも、チャネル幅Ｗ自体が非常に小さいため、
電気特性バラツキ（例えば、しきい値電圧バラツキなど。）に大きな影響を及ぼす可能性
がある。
【００４８】
しかし、チャネル形成領域１０４ｂを含む酸化物半導体層１０４を薄板状の構造とするこ
とで、ゲート電極１０８に電圧を印加した場合において、チャネル部は図１（Ｃ）の太点
線Ｚ１−Ｚ２のようにゲート絶縁膜１０６界面近傍のチャネル形成領域１０４ｂ中にコの
字状に形成されるため、酸化物半導体層１０４の加工時に生じるチャネル幅（図１（Ａ）
の太線矢印Ｎ）の変動がトランジスタ１２０の電気特性バラツキに与える影響は比較的小
さい。
【００４９】
薄板状の構造とする酸化物半導体層１０４に用いる酸化物半導体としては、少なくともイ
ンジウム（Ｉｎ）を含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。
【００５０】
酸化物半導体層１０４は、単結晶、多結晶（ポリクリスタルともいう。）または非晶質な
どの状態をとる。
【００５１】
酸化物半導体層１０４は、好ましくは、ＣＡＡＣ−ＯＳ（Ｃ  Ａｘｉｓ  Ａｌｉｇｎｅｄ
Ｃｒｙｓｔａｌｌｉｎｅ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）膜とする。
【００５２】
ＣＡＡＣ−ＯＳ膜は、完全な単結晶ではなく、完全な非晶質でもない。ＣＡＡＣ−ＯＳ膜
は、非晶質相に結晶部および非晶質部を有する結晶−非晶質混相構造の酸化物半導体膜で
ある。なお、当該結晶部は、一辺が１００ｎｍ未満の立方体内に収まる大きさであること
が多い。また、透過型電子顕微鏡（ＴＥＭ：Ｔｒａｎｓｍｉｓｓｉｏｎ  Ｅｌｅｃｔｒｏ
ｎ  Ｍｉｃｒｏｓｃｏｐｅ）による観察像では、ＣＡＡＣ−ＯＳ膜に含まれる非晶質部と
結晶部との境界は明確ではない。また、ＴＥＭによってＣＡＡＣ−ＯＳ膜には粒界（グレ
インバウンダリーともいう。）は確認できない。そのため、ＣＡＡＣ−ＯＳ膜は、粒界に
起因する電子移動度の低下が抑制される。
【００５３】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部は、ｃ軸がＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃い、かつａｂ面に垂直な方向から見て三角
形状または六角形状の原子配列を有し、金属原子および酸素原子を有する層が重なる。な
お、層の法線ベクトルがｃ軸方向である。なお、異なる結晶部間で、それぞれａ軸および
ｂ軸の向きが異なっていてもよい。本明細書において、単に垂直と記載する場合、８５°
以上９５°以下の範囲も含まれることとする。また、単に平行と記載する場合、−５°以
上５°以下の範囲も含まれることとする。
【００５４】
なお、ＣＡＡＣ−ＯＳ膜において、結晶部の分布が一様でなくてもよい。例えば、ＣＡＡ
Ｃ−ＯＳ膜の形成過程において、酸化物半導体膜の表面側から結晶成長させる場合、被形
成面の近傍に対し表面の近傍では結晶部の占める割合が高くなることがある。また、ＣＡ
ＡＣ−ＯＳ膜へ不純物を添加することにより、当該不純物添加領域において結晶部が非晶
質化することもある。
【００５５】
ＣＡＡＣ−ＯＳ膜に含まれる結晶部のｃ軸は、ＣＡＡＣ−ＯＳ膜の被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向に揃うため、ＣＡＡＣ−ＯＳ膜の形状（被形成
面の断面形状または表面の断面形状）によっては互いに異なる方向を向くことがある。な
お、結晶部のｃ軸の方向は、ＣＡＡＣ−ＯＳ膜が形成されたときの被形成面の法線ベクト
ルまたは表面の法線ベクトルに平行な方向となる。結晶部は、成膜することにより、また
は成膜後に熱処理などの結晶化処理を行うことにより形成される。
【００５６】
ＣＡＡＣ−ＯＳ膜を用いたトランジスタは、可視光や紫外光の照射による電気特性の変動
が小さい。よって、当該トランジスタは、信頼性が高い。
【００５７】
なお、酸化物半導体膜を構成する酸素の一部は窒素で置換されてもよい。
【００５８】
また、ＣＡＡＣ−ＯＳのように結晶部を有する酸化物半導体では、よりバルク内欠陥を低
減することができ、表面の平坦性を高めればアモルファス状態の酸化物半導体以上の移動
度を得ることができる。表面の平坦性を高めるためには、平坦な表面上に酸化物半導体を
形成することが好ましく、具体的には、平均面粗さ（Ｒａ）が１ｎｍ以下、好ましくは０
．３ｎｍ以下、より好ましくは０．１ｎｍ以下の表面上に形成するとよい。そのため、酸
化物半導体を形成する面に対して平坦化処理を行うことが好ましい。平坦化処理としては
、化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎ
ｇ）処理、またはドライエッチング法などを用いればよい。なお、ＣＭＰ処理を行う場合
は、１回のみ行ってもよいし、複数回行ってもよい。複数回に分けてＣＭＰ処理を行う場
合は、高い研磨レートの一次研磨を行った後、低い研磨レートの仕上げ研磨を行うことが
好ましい。このように研磨レートの異なる研磨を組み合わせることによって、酸化物半導
体を形成する面の平坦性をより向上させることができる。
【００５９】
なお、Ｒａとは、ＪＩＳ  Ｂ  ０６０１：２００１（ＩＳＯ４２８７：１９９７）で定義
されている算術平均粗さを曲面に対して適用できるよう三次元に拡張したものであり、「
基準面から指定面までの偏差の絶対値を平均した値」で表現でき、数式（１）にて定義さ
れる。
【００６０】
【数１】
0005490948.tif 000002
【００６１】
ここで、指定面とは、粗さ計測の対象となる面であり、座標（ｘ１，ｙ１，ｆ（ｘ１，ｙ
１）），（ｘ１，ｙ２，ｆ（ｘ１，ｙ２）），（ｘ２，ｙ１，ｆ（ｘ２，ｙ１）），（ｘ
２，ｙ２，ｆ（ｘ２，ｙ２））の４点で表される四角形の領域とし、指定面をｘｙ平面に
投影した長方形の面積をＳ０、基準面の高さ（指定面の平均の高さ）をＺ０とする。Ｒａ
は原子間力顕微鏡（ＡＦＭ：Ａｔｏｍｉｃ  Ｆｏｒｃｅ  Ｍｉｃｒｏｓｃｏｐｅ）にて測
定可能である。
【００６２】
酸化物半導体層１０４は、図１（Ｂ）に示すように電気抵抗を低減するための不純物が添
加された低抵抗領域１０４ａと、一対の低抵抗領域１０４ａに挟まれたチャネル形成領域
１０４ｂが含まれている。なお、トランジスタ１２０は、一対の低抵抗領域１０４ａの一
方からチャネル形成領域１０４ｂに対してキャリア（電子または正孔）が供給され、チャ
ネル形成領域１０４ｂから一対の低抵抗領域１０４ａの他方に対してキャリア（電子また
は正孔）を出力するため、低抵抗領域１０４ａはソース領域またはドレイン領域と表現す
ることもできる。
【００６３】
なお、酸化物半導体層１０４を下地膜１０２に対して垂直な方向から見た場合において、
チャネル形成領域１０４ｂのチャネル幅方向の長さ（つまり、図１（Ａ）の太線矢印Ｎ部
分の長さ。）を１ｎｍ以上６０ｎｍ以下とすることが好ましい。当該部分の長さを６０ｎ
ｍ以下とし、ゲート絶縁膜１０６を挟んでチャネル形成領域１０４ｂをゲート電極１０８
で覆うことにより、チャネル形成領域１０４ｂは完全空乏型または完全空乏型に極めて近
い状態となる。これによりトランジスタ１２０は、オフ電流を非常に低減できるだけでな
く、サブスレショルド特性が良好といった、完全空乏型トランジスタが持つ特性も得るこ
とができる。なお、酸化物半導体層１０４は図１のように薄板状（薄片状とも言える。）
に形成するため、薄すぎると加工が困難になるといった問題が生じる。このため、当該箇
所の長さは１ｎｍ以上とすることが好ましい。
【００６４】
ゲート電極１０８は、図１（Ｂ）および図１（Ｃ）に示すように、酸化物半導体層１０４
上に、ゲート絶縁膜１０６を挟んでチャネル形成領域１０４ｂの上面および側面を覆う状
態に設けられている。
【００６５】
なお、図１ではゲート電極１０８の端部はチャネル形成領域１０４ｂの端部と重なる構造
となっているが、必ずしも当該構造とする必要はない。例えば、ゲート電極１０８の一部
が低抵抗領域１０４ａと重なる構造（図２（Ａ）参照。）としてもよい。
【００６６】
また、図１（Ａ）ではゲート電極１０８のＸ１−Ｘ２方向の長さ（ゲート電極１０８の「
幅」とも表現できる。）は一定であるが、必ずしも一定の幅である必要はない。例えば、
ゲート電極１０８が他の半導体素子（例えば、トランジスタなど。）と電気的に接続され
ている場合、ゲート電極１０８の一部は配線としての機能を併せ持つため、この場合、酸
化物半導体層１０４と重ならない部分のゲート電極１０８の幅を広くすることにより、配
線抵抗を低減することができる。
【００６７】
電極１１４は、ゲート絶縁膜１０６、第１の層間絶縁膜１１０および第２の層間絶縁膜１
１２に形成した溝部を通じて、少なくとも溝部の側面で低抵抗領域１０４ａと電気的に接
続されており、トランジスタ１２０のソース電極またはドレイン電極として機能する。ま
た、電極１１４と同一の工程にて形成された導電膜を、例えば、半導体素子間を電気的に
接続するための配線などとして用いてもよい。
【００６８】
なお、図１（Ｂ）では溝部は下地膜１０２の一部が露出する構造となっているが、当該構
造に限定されるものではない。例えば、図２（Ｂ）のように、電極１１４の底部が低抵抗
領域１０４ａ中に位置する構造としてもよい。このような構造とすることのより、電極１
１４は溝部の側面および底面で電気的に接続されるため、接触抵抗を効果的に低減できる
。また、溝部を形成する時間を短縮することができるため、半導体素子の作製時間を短縮
することができる。また、加工性の観点から考えると、図２（Ｃ）のように電極１１４が
低抵抗領域１０４ａの一側面に接する構造としてもよい。
【００６９】
なお、図１（Ａ）のように酸化物半導体層１０４を下地膜１０２に対して垂直な方向から
見た場合において、電極１１４は、チャネル幅方向（Ｙ軸方向とも言える。）に低抵抗領
域１０４ａを横切る構造とすることが好ましい。これにより、電極と低抵抗領域の接触面
積をより広くすることができるため、接触抵抗の増加に伴うオン電流の低下や電気特性の
バラツキの増加を効果的に抑制できる。
【００７０】
そして、電極１１４は配線１１６により、他の半導体素子（例えば、トランジスタなど。
）に電気的に接続されている。
【００７１】
＜トランジスタ１２０の作製方法＞
図３乃至図６用いて、図１に示すトランジスタ１２０の作製工程の一例について説明する
。
【００７２】
まず、絶縁表面を有する基板１００を準備し、基板１００上に下地膜１０２を形成する（
図３（Ａ）参照。）。
【００７３】
絶縁表面を有する基板１００に使用することができる基板に大きな制限はないが、少なく
とも、後の熱処理に耐えうる程度の耐熱性を有していることが必要となる。例えば、バリ
ウムホウケイ酸ガラスやアルミノホウケイ酸ガラスなどのガラス基板、セラミック基板、
石英基板、サファイア基板などの基板を用いることができる。また、絶縁表面を有してい
れば、シリコンや炭化シリコンなどの単結晶半導体基板、多結晶半導体基板、シリコンゲ
ルマニウムなどの化合物半導体基板、ＳＯＩ基板などを適用することも可能である。
【００７４】
また、基板１００として、可撓性基板を用いてもよい。可撓性基板を用いる場合、可撓性
基板上に酸化物半導体層１０４を含むトランジスタ１２０を直接作製してもよいし、他の
作製基板に酸化物半導体層１０４を含むトランジスタ１２０を作製した後に他の作製基板
からトランジスタ１２０を剥離し、可撓性基板に転載してもよい。なお、作製基板から可
撓性基板に剥離、転載するために、作製基板と酸化物半導体層１０４を含むトランジスタ
１２０との間に剥離層を設けるとよい。
【００７５】
なお、基板１００は、予め基板１００の歪み点より低い温度で加熱処理を行い、基板１０
０をシュリンク（熱収縮とも言われる。）させておくことが好ましい。これにより、トラ
ンジスタ１２０作製工程での基板加熱により生じるシュリンクの量を抑えることができる
ため、例えば、露光工程などでのマスクずれを抑制することができる。また、当該加熱処
理により、基板１００表面に付着した水分や有機物などを取り除くことができる。
【００７６】
下地膜１０２は、基板１００から酸化物半導体層１０４への不純物（例えば、アルミニウ
ム、マグネシウム、ストロンチウムおよびボロンなどの金属元素や、水素、水など。）の
拡散を抑制し、トランジスタ１２０への電気特性の悪影響（例えば、トランジスタのノー
マリーオン化（しきい値の負へのシフト）、しきい値バラツキの発生、電界効果移動度の
低下など。）を抑制する役割を担う。
【００７７】
下地膜１０２としては、例えば、真空蒸着法やスパッタリング法などの物理気相成長法（
ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法な
どの化学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）
を用いて、酸化シリコン膜、酸化窒化シリコン膜、窒化シリコン膜、窒化酸化シリコン膜
、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化アルミニウム膜、窒化酸化アルミ
ニウム膜などを、単層でまたは積層して形成することができる。なお、本明細書中におい
て、酸化窒化膜とは、その組成として、窒素よりも酸素の含有量が多いものを指し、窒化
酸化膜とは、その組成として、酸素よりも窒素の含有量が多いものを指す。
【００７８】
下地膜１０２は、生産性および上述の不純物拡散防止の観点を鑑みると、５０ｎｍ以上５
００ｎｍ以下の膜厚とすることが好ましい。
【００７９】
トランジスタ１２０において、チャネル形成領域１０４ｂに酸素欠損が存在すると、酸素
欠損に起因して電荷が生じる場合がある。一般に酸化物半導体膜の酸素欠損は一部がドナ
ーとなりキャリアである電子を放出する。この結果、トランジスタのしきい値電圧がマイ
ナス方向にシフトしてしまう。そこで、下地膜１０２は、酸化物半導体層に酸素を十分に
供給できるだけの酸素を含有することが好ましい。
【００８０】
下地膜１０２中に酸素が含まれている場合、後述する酸化物半導体膜１０３成膜後の熱処
理によって下地膜１０２中の酸素の一部を脱離させることができるので、酸化物半導体膜
１０３（または、酸化物半導体層１０４）に酸素を供給し、酸化物半導体膜１０３（また
は、酸化物半導体層１０４）中の酸素欠損を補填することができるため、トランジスタの
しきい値電圧のマイナス方向へのシフトを抑制できる。特に、下地膜１０２中（バルク中
）に少なくとも化学量論的組成を超える量の酸素が存在することが好ましい。例えば、下
地膜１０２として酸化シリコンを用いる場合、ＳｉＯ２＋α（ただし、α＞０）で表され
る酸化シリコン膜を用いることが好ましい。なお、このような化学量論的組成よりも酸素
を過剰に含む領域（以下、酸素過剰領域とも呼称する。）は、下地膜１０２の少なくとも
一部に存在していればよい。
【００８１】
熱処理により酸化物半導体膜１０３（または酸化物半導体層１０４）に酸素を供給する機
能を下地膜１０２に持たせる場合、下地膜１０２から脱離する酸素が酸化物半導体膜１０
３（または酸化物半導体層１０４）に効率的に供給されるように、下地膜１０２を、酸素
透過性の低い膜と酸素供給性の高い膜の積層構造とすることが好ましい。例えば、下地膜
１０２を、酸素透過性の低い酸化アルミニウム膜（基板１００に接する側に成膜。）と上
述の化学量論的組成を超える量の酸素を含む酸化シリコン膜（酸化物半導体膜１０３に接
する側に成膜。）を積層した膜としてもよい。
【００８２】
下地膜１０２は、膜中に極力水素原子を含まないことが望ましい。これは、後の工程にて
成膜する酸化物半導体膜１０３に水素原子が含まれると、水素原子が酸化物半導体と結合
することによって水素の一部がドナーとなり、キャリアである電子を生じ、トランジスタ
のしきい値電圧がマイナス方向にシフトしてしまうからである。このため、膜中の水素原
子を低減するという観点から考えると、下地膜１０２の成膜にはスパッタリング法などの
物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用
いることが好ましいが、面内バラツキ、パーティクル混入および成膜タクトを低減する観
点からは、ＣＶＤ法を用いて下地膜１０２を成膜することが効果的であるといえる。また
、ＣＶＤ法は、上述の効果により大面積基板に対する成膜についても効果的であるといえ
る。
【００８３】
下地膜１０２をＣＶＤ法（例えば、プラズマＣＶＤ法など。）で成膜した場合、成膜ガス
種としてシランガス（ＳｉＨ４）などのように水素を含むガスを用いるため、下地膜１０
２中には多量の水素が含まれてしまう。
【００８４】
そのため、ＣＶＤ法により下地膜１０２を成膜した場合は、成膜後の下地膜１０２に対し
て、膜中の水素原子除去を目的とした熱処理（以下、本明細書において、膜中から水素原
子を除去することを目的とした加熱を、「脱水化処理」または「脱水素化処理」と呼称す
る。）を行う必要がある。当該熱処理は、２５０℃以上６５０℃以下、好ましくは４５０
℃以上６００℃以下、または基板の歪み点未満とする。例えば、熱処理装置の一つである
電気炉に基板を導入し、下地膜１０２に対して真空（減圧）雰囲気下において６５０℃で
１時間の加熱処理を行えばよい。
【００８５】
上述の熱処理装置は電気炉に限られず、抵抗発熱体などの発熱体からの熱伝導または熱輻
射によって、被処理物を加熱する装置を用いてもよい。例えば、ＧＲＴＡ（Ｇａｓ  Ｒａ
ｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａｌ）装置、ＬＲＴＡ（Ｌａｍｐ  Ｒａｐｉｄ  Ｔｈ
ｅｒｍａｌ  Ａｎｎｅａｌ）装置等のＲＴＡ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ａｎｎｅａ
ｌ）装置を用いることができる。ＬＲＴＡ装置は、ハロゲンランプ、メタルハライドラン
プ、キセノンアークランプ、カーボンアークランプ、高圧ナトリウムランプ、高圧水銀ラ
ンプなどのランプから発する光（電磁波）の輻射により、被処理物を加熱する装置である
。ＧＲＴＡ装置は、高温のガスを用いて熱処理を行う装置である。高温のガスには、アル
ゴンなどの希ガス、または窒素のような、熱処理によって被処理物と反応しない不活性気
体が用いられる。なお、熱処理装置としてＧＲＴＡ装置を用いる場合には、その処理時間
が短いため、６５０℃〜７００℃の高温に加熱した不活性ガス中で基板を加熱してもよい
。
【００８６】
熱処理は、窒素、酸素、超乾燥空気（水の含有量が２０ｐｐｍ以下、好ましくは１ｐｐｍ
以下、好ましくは１０ｐｐｂ以下の空気）、または希ガス（アルゴン、ヘリウムなど）の
雰囲気下で行えばよく、上記窒素、酸素、超乾燥空気、または希ガス等の雰囲気に水、水
素などが含まれないことが好ましい。または、熱処理装置に導入する窒素、酸素、または
希ガスの純度を、６Ｎ（９９．９９９９％）以上好ましくは７Ｎ（９９．９９９９９％）
以上（即ち不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）とすることが好ま
しい。
【００８７】
下地膜１０２に対して上述の熱処理を行った場合、水素と共に酸素の一部も下地膜１０２
中から除去されてしまう可能性がある。そこで、上述の熱処理を行った後に、下地膜１０
２に対して酸素を導入する処理（以下、「酸素導入処理」と呼称する。）を行ってもよい
。なお、酸素導入処理により下地膜１０２に注入される酸素は、少なくとも酸素ラジカル
、オゾン、酸素原子、酸素イオン（分子イオン、クラスタイオンを含む）のいずれか一つ
以上が含まれている。脱水化処理又は脱水素化処理を行った下地膜１０２に酸素導入処理
を行うことにより、下地膜１０２中に酸素を含有させることができ、脱水化処理または脱
水素化処理によって下地膜１０２から脱離した酸素を補填することができる。また、後述
する酸化物半導体膜１０３成膜後の熱処理によって下地膜１０２中の酸素の一部を脱離さ
せ、酸化物半導体膜１０３（または、酸化物半導体層１０４）に酸素を供給し、酸化物半
導体膜１０３中（または、酸化物半導体層１０４中）の酸素欠損を補填することができる
。
【００８８】
下地膜１０２への酸素の導入は、例えば、イオン注入法、イオンドーピング法、プラズマ
イマージョンイオンインプランテーション法、プラズマ処理等を用いることができる。な
お、イオン注入法として、ガスクラスタイオンビームを用いてもよい。また、酸素の導入
は、基板１００の全面を一度に処理してもよいし、例えば、線状のイオンビームを用いて
もよい。線状のイオンビームを用いる場合には、基板又はイオンビームを相対的に移動（
スキャン）させることで、下地膜１０２全面に酸素を導入することができる。
【００８９】
酸素の供給ガスとしては、Ｏを含有するガスを用いればよく、例えば、Ｏ２ガス、Ｎ２Ｏ
ガス、ＣＯ２ガス、ＣＯガス、ＮＯ２ガス等を用いることができる。なお、酸素の供給ガ
スに希ガス（例えばＡｒ）を含有させてもよい。
【００９０】
イオン注入法で酸素の導入を行う場合、酸素のドーズ量は１×１０１３ｉｏｎｓ／ｃｍ２
以上５×１０１６ｉｏｎｓ／ｃｍ２以下とするのが好ましい。なお、酸素の注入深さは、
注入条件により適宜制御すればよい。
【００９１】
下地膜１０２として酸化物絶縁層を用いる場合、当該酸化物絶縁層において、酸素は主た
る成分材料の一つであるため、酸化物絶縁層中の酸素濃度を、ＳＩＭＳ（Ｓｅｃｏｎｄａ
ｒｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）などの方法を用いて、正確に見積
もることは難しい。つまり、酸化物絶縁層に酸素が意図的に添加されたか否かを判別する
ことは困難であるといえる。また、下地膜１０２に含まれる過剰な酸素が後の工程で酸化
物半導体層へと供給される場合おいても同様のことがいえる。
【００９２】
ところで、酸素には１７Ｏや１８Ｏといった同位体が存在し、自然界におけるこれらの存
在比率はそれぞれ酸素原子全体の０．０３８％、０．２％程度であることが知られている
。つまり、下地膜１０２中におけるこれら同位体の濃度は、ＳＩＭＳなどの方法によって
見積もることができる程度になるから、これらの濃度を測定することで、下地膜１０２中
の酸素濃度をより正確に見積もることが可能な場合がある。よって、これらの濃度を測定
することで、下地膜１０２に意図的に酸素が添加されたか否かを判別しても良い。なお、
当該方法は、後の工程にて形成される酸化物半導体層１０４やゲート絶縁膜１０６にも用
いることができる。
【００９３】
酸化物半導体膜１０３成膜後の加熱処理により下地膜１０２から脱離する酸素は、酸化物
半導体膜１０３中（または酸化物半導体層１０４中）の酸素欠損を補うだけでなく、下地
膜１０２と酸化物半導体膜１０３（または酸化物半導体層１０４）との界面準位密度を低
減する効果もある。このため、トランジスタの動作などに起因して、酸化物半導体層と下
地絶縁層との界面にキャリアが捕獲されることを抑制することができ、信頼性の高いトラ
ンジスタを得ることができる。
【００９４】
なお、上述では、下地膜１０２の脱水化処理または脱水素化処理を行った後に下地膜１０
２に対して酸素導入処理を行う記載を行ったが、脱水化処理または脱水素化処理の前に酸
素導入処理を行ってもよい。脱水化処理または脱水素化処理を行う前に下地膜１０２に酸
素導入処理を行うことにより、下地膜１０２の結晶構造に歪みを与え、構成している元素
（例えばシリコン。）と水素との結合、又は、該元素と水酸基との結合が切断されるとと
もに、これら水素又は水酸基が導入された酸素と反応して水が生成される。したがって、
酸素導入処理後に下地膜１０２に対して脱水化処理または脱水素化処理を行うことで、下
地膜１０２に含まれる水素又は水酸基を水として脱離させやすくすることができる。また
、脱水化処理または脱水素化処理の温度を低減、又は処理時間を短縮させることができる
。
【００９５】
上述の酸素導入処理および脱水化処理（または脱水素化処理）の一方または両方は、複数
回行ってもよい。例えば、第１の酸素導入処理、脱水化処理（または脱水素化処理）、第
２の酸素導入処理というように酸素導入処理を２回行うことにより、第１の酸素導入処理
により結晶構造に歪み形成されているため、第２の酸素導入処理において、結晶構造内に
酸素をより多く導入することができるため、下地膜１０２に対して加熱処理を行った際の
酸素放出量をより多くすることができる。
【００９６】
次に、下地膜１０２上に、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ
：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化
学気相成長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用い
て酸化物半導体膜１０３を成膜する（図３（Ｂ）参照。）。
【００９７】
酸化物半導体膜１０３に用いる酸化物半導体としては、少なくともインジウム（Ｉｎ）を
含む。特にＩｎと亜鉛（Ｚｎ）を含むことが好ましい。また、該酸化物半導体を用いたト
ランジスタの電気特性のばらつきを減らすためのスタビライザーとして、それらに加えて
ガリウム（Ｇａ）を有することが好ましい。また、スタビライザーとしてスズ（Ｓｎ）を
有することが好ましい。また、スタビライザーとしてハフニウム（Ｈｆ）を有することが
好ましい。また、スタビライザーとしてアルミニウム（Ａｌ）を有することが好ましい。
また、スタビライザーとしてジルコニウム（Ｚｒ）を有することが好ましい。
【００９８】
また、他のスタビライザーとして、ランタノイドである、ランタン（Ｌａ）、セリウム（
Ｃｅ）、プラセオジム（Ｐｒ）、ネオジム（Ｎｄ）、サマリウム（Ｓｍ）、ユウロピウム
（Ｅｕ）、ガドリニウム（Ｇｄ）、テルビウム（Ｔｂ）、ジスプロシウム（Ｄｙ）、ホル
ミウム（Ｈｏ）、エルビウム（Ｅｒ）、ツリウム（Ｔｍ）、イッテルビウム（Ｙｂ）、ル
テチウム（Ｌｕ）のいずれか一種あるいは複数種を有してもよい。
【００９９】
例えば、酸化物半導体として、酸化インジウム、酸化スズ、酸化亜鉛、Ｉｎ−Ｚｎ系酸化
物、Ｉｎ−Ｍｇ系酸化物、Ｉｎ−Ｇａ系酸化物、Ｉｎ−Ｇａ−Ｚｎ系酸化物（ＩＧＺＯと
も表記する）、Ｉｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ｚ
ｎ系酸化物、Ｉｎ−Ｌａ−Ｚｎ系酸化物、Ｉｎ−Ｃｅ−Ｚｎ系酸化物、Ｉｎ−Ｐｒ−Ｚｎ
系酸化物、Ｉｎ−Ｎｄ−Ｚｎ系酸化物、Ｉｎ−Ｓｍ−Ｚｎ系酸化物、Ｉｎ−Ｅｕ−Ｚｎ系
酸化物、Ｉｎ−Ｇｄ−Ｚｎ系酸化物、Ｉｎ−Ｔｂ−Ｚｎ系酸化物、Ｉｎ−Ｄｙ−Ｚｎ系酸
化物、Ｉｎ−Ｈｏ−Ｚｎ系酸化物、Ｉｎ−Ｅｒ−Ｚｎ系酸化物、Ｉｎ−Ｔｍ−Ｚｎ系酸化
物、Ｉｎ−Ｙｂ−Ｚｎ系酸化物、Ｉｎ−Ｌｕ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｇａ−Ｚｎ系
酸化物、Ｉｎ−Ｈｆ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ａｌ−Ｇａ−Ｚｎ系酸化物、Ｉｎ−Ｓ
ｎ−Ａｌ−Ｚｎ系酸化物、Ｉｎ−Ｓｎ−Ｈｆ−Ｚｎ系酸化物、Ｉｎ−Ｈｆ−Ａｌ−Ｚｎ系
酸化物を用いることができる。
【０１００】
なお、ここで、例えば、Ｉｎ−Ｇａ−Ｚｎ系酸化物とは、ＩｎとＧａとＺｎを主成分とし
て有する酸化物という意味であり、ＩｎとＧａとＺｎの比率は問わない。また、ＩｎとＧ
ａとＺｎ以外の金属元素が入っていてもよい。
【０１０１】
また、酸化物半導体として、ＩｎＭＯ３（ＺｎＯ）ｍ（ｍ＞０、且つ、ｍは整数でない）
で表記される材料を用いてもよい。なお、Ｍは、Ｇａ、Ｆｅ、Ｍｎ及びＣｏから選ばれた
一の金属元素又は複数の金属元素を示す。また、酸化物半導体として、Ｉｎ２ＳｎＯ５（
ＺｎＯ）ｎ（ｎ＞０、且つ、ｎは整数）で表記される材料を用いてもよい。
【０１０２】
例えば、Ｉｎ：Ｇａ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ：Ｇａ：Ｚ
ｎ＝２：２：１（＝２／５：２／５：１／５）、Ｉｎ：Ｇａ：Ｚｎ＝１：３：２（＝１／
６：１／２：１／３）、あるいはＩｎ：Ｇａ：Ｚｎ＝３：１：２（＝１／２：１／６：１
／３）の原子数比のＩｎ−Ｇａ−Ｚｎ系酸化物やその組成の近傍の酸化物を用いることが
できる。あるいは、Ｉｎ：Ｓｎ：Ｚｎ＝１：１：１（＝１／３：１／３：１／３）、Ｉｎ
：Ｓｎ：Ｚｎ＝２：１：３（＝１／３：１／６：１／２）あるいはＩｎ：Ｓｎ：Ｚｎ＝２
：１：５（＝１／４：１／８：５／８）の原子数比のＩｎ−Ｓｎ−Ｚｎ系酸化物やその組
成の近傍の酸化物を用いるとよい。
【０１０３】
しかし、インジウムを含む酸化物半導体は、これらに限られず、必要とする半導体特性（
移動度、しきい値、ばらつき等）に応じて適切な組成のものを用いればよい。また、必要
とする半導体特性を得るために、キャリア濃度や不純物濃度、欠陥密度、金属元素と酸素
の原子数比、原子間距離、密度等を適切なものとすることが好ましい。
【０１０４】
例えば、Ｉｎ−Ｓｎ−Ｚｎ系酸化物では比較的容易に高い移動度が得られる。しかしなが
ら、Ｉｎ−Ｇａ−Ｚｎ系酸化物でも、バルク内欠陥密度を低くすることにより移動度を上
げることができる。
【０１０５】
なお、例えば、Ｉｎ、Ｇａ、Ｚｎの原子数比がＩｎ：Ｇａ：Ｚｎ＝ａ：ｂ：ｃ（ａ＋ｂ＋
ｃ＝１）である酸化物の組成が、原子数比がＩｎ：Ｇａ：Ｚｎ＝Ａ：Ｂ：Ｃ（Ａ＋Ｂ＋Ｃ
＝１）の酸化物の組成のｒだけ近傍であるとは、ａ、ｂ、ｃが、（ａ−Ａ）２＋（ｂ−Ｂ
）２＋（ｃ−Ｃ）２≦ｒ２を満たすことをいう。ｒとしては、例えば、０．０５とすれば
よい。他の酸化物でも同様である。
【０１０６】
酸化物半導体膜１０３中の酸素欠損をできるだけ少なくするためには、酸化物半導体膜１
０３は、成膜雰囲気中のガス種に占める酸素ガスの割合が高い状態で成膜することが好ま
しいため、装置内に酸素を導入することが可能で、かつ、ガス流量の調整ができるスパッ
タリング装置を用いることが好ましいといえる。そして、スパッタリング装置の成膜チャ
ンバー内への導入ガスは、全体の９０％以上を酸素ガス、他のガスを希ガスとすることが
望ましい。また、より好ましくは成膜チャンバー内への導入ガスを酸素ガスのみとし、成
膜雰囲気中のガス種に占める酸素ガスの割合を極力１００％に近づけることが望ましい。
【０１０７】
スパッタリング装置を用いて酸化物半導体膜１０３を成膜するにあたり、用いるターゲッ
トとしては、上述に記載された組成の各種ターゲットを用いればよい。例えば、原子数比
がＩｎ：Ｇａ：Ｚｎ＝１：１：１の酸化物ターゲットや、原子数比がＩｎ：Ｇａ：Ｚｎ＝
３：１：２の酸化物ターゲットや、原子数比がＩｎ：Ｇａ：Ｚｎ＝２：１：３の酸化物タ
ーゲットを用いることができる。なお、ターゲットの相対密度は９０％以上１００％以下
、好ましくは９５％以上９９．９％以下である。相対密度の高いターゲットを用いること
により、成膜した酸化物半導体膜１０３は緻密な膜となる。
【０１０８】
酸化物半導体膜１０３を成膜する際に用いるガスとしては、水、水素、水酸基又は水素化
物などの不純物が含まれないことが好ましい。または、純度が６Ｎ以上好ましくは７Ｎ以
上（即ち、ガス中の不純物濃度を１ｐｐｍ以下、好ましくは０．１ｐｐｍ以下）のガスを
用いることが好ましい。
【０１０９】
酸化物半導体膜１０３に、水素が多量に含まれると、酸化物半導体と結合することによっ
て、水素の一部がドナーとなり、キャリアである電子を生じてしまう。これにより、トラ
ンジスタのしきい値電圧がマイナス方向にシフトしてしまう。そのため、酸化物半導体膜
１０３において、水素濃度は、５×１０１８ａｔｏｍｓ／ｃｍ３未満、好ましくは１×１
０１８ａｔｏｍｓ／ｃｍ３以下、より好ましくは５×１０１７ａｔｏｍｓ／ｃｍ３以下、
更に好ましくは１×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。なお、上述
の酸化物半導体膜中の水素濃度は、二次イオン質量分析法（ＳＩＭＳ：Ｓｅｃｏｎｄａｒ
ｙ  Ｉｏｎ  Ｍａｓｓ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）で測定されるものである。
【０１１０】
酸化物半導体膜１０３を成膜するにあたり、成膜室内の水分（水、水蒸気、水素、水酸基
または水酸化物を含む）を除去するために、吸着型の真空ポンプ、例えば、クライオポン
プ、イオンポンプ、チタンサブリメーションポンプを用いることが好ましい。また、排気
手段は、ターボ分子ポンプにコールドトラップを加えたものであってもよい。クライオポ
ンプを用いて排気した成膜室は、例えば、水素原子、水（Ｈ２Ｏ）など水素原子を含む化
合物（より好ましくは炭素原子を含む化合物も）等が排気されるため、当該成膜室で成膜
した酸化物半導体膜１０３に含まれる水素、水分などの不純物の濃度を低減できる。
【０１１１】
また、酸化物半導体膜１０３に、アルカリ金属またはアルカリ土類金属が含まれると、酸
化物半導体と結合することによって、キャリアが生成されることがあり、トランジスタの
オフ電流が上昇する原因となる。そのため、酸化物半導体膜１０３において、アルカリ金
属またはアルカリ土類金属の濃度は、１×１０１８ａｔｏｍｓ／ｃｍ３以下、好ましくは
２×１０１６ａｔｏｍｓ／ｃｍ３以下とすることが望ましい。
【０１１２】
なお、酸化物半導体膜１０３としてＣＡＡＣ−ＯＳ膜を成膜する場合、以下の３つの方法
で成膜すればよい。第１の方法は、２００℃以上４５０℃以下の成膜温度で酸化物半導体
膜１０３を成膜し、酸化物半導体膜１０３をＣＡＡＣ−ＯＳ膜とする方法である。第２の
方法は、酸化物半導体膜１０３を成膜した後、当該膜に対して２００℃以上７００℃以下
の熱処理を行うこと、酸化物半導体膜１０３をＣＡＡＣ−ＯＳとする方法である。第３の
方法は、一層目の酸化物半導体膜を薄く成膜した後、２００℃以上７００℃以下の熱処理
を行い一層目の膜をＣＡＡＣ−ＯＳ膜とし、当該膜上に二層目の成膜を行うことで、一層
目の結晶を種結晶として二層目の酸化物半導体膜をＣＡＡＣ−ＯＳ膜とする方法である。
【０１１３】
酸化物半導体膜１０３の膜厚（Ｚ軸方向の長さ）については、後の工程にて形成されるチ
ャネル形成領域１０４ｂのチャネル幅（図１（Ａ）の太線矢印Ｎの長さ。）により変える
必要がある。具体的には、酸化物半導体膜１０３の膜厚（Ｚ軸方向の長さ）を、チャネル
幅の設計値の２倍以上とすることが好ましい。これにより、後の工程にて形成される低抵
抗領域１０４ａと電極１１４の接触抵抗低減効果を効果的に高めることができる。
【０１１４】
なお、酸化物半導体膜１０３を成膜する前に、アルゴンガスを導入してプラズマを発生さ
せ、下地膜１０２の表面に付着している粉状物質（パーティクル、ごみともいう）や有機
物を除去する処理（逆スパッタ処理とも言われる。）を行うことが好ましい。なお、アル
ゴンに代えて、窒素、ヘリウム、酸素などのガスを用いてもよい。
【０１１５】
次に、フォトリソグラフィ法、印刷法、インクジェット法などを用いて酸化物半導体膜１
０３上にマスク１０５を形成し、当該マスクを用いて酸化物半導体膜１０３の一部を選択
的に除去して酸化物半導体層１０４を形成する（図３（Ｃ）参照。）。
【０１１６】
酸化物半導体膜１０３を加工して形成する酸化物半導体層１０４は、図１に示すとおり短
手方向（一点鎖線Ｙ１−Ｙ２方向）の長さが非常に薄くなるため、酸化物半導体膜１０３
は異方性の高いイオンビームエッチング法や反応性イオンエッチング（ＲＩＥ：Ｒｅａｃ
ｔｉｖｅ  Ｉｏｎ  Ｅｔｃｈｉｎｇ）法などのドライエッチング法を用いて加工すること
が好ましいと言える。また、中性粒子を用いたビームエッチング法を用いてもよい。
【０１１７】
なお、マスク１０５は、レジストマスクやハードマスクを用いることができる。特に、酸
化物半導体層１０４のＹ１−Ｙ２方向の長さ（図３（Ｃ）の太線矢印Ｅ部分）に対して酸
化物半導体層１０４の厚さ（図３（Ｃ）の太線矢印Ｆ部分）が厚い場合、レジストマスク
のみでは酸化物半導体膜１０３加工時にレジストマスクが除去されてしまい、酸化物半導
体膜１０３を底部まで加工できないことがある。この場合、酸化物半導体膜１０３上にハ
ードマスクとなる膜を形成した後に当該膜上にレジストマスクを形成し、まず、レジスト
マスクを用いてハードマスクを形成する。そして、ハードマスク（レジストマスクが残っ
ている場合は、レジストマスクも。）を用いて、酸化物半導体膜１０３を加工すればよい
。なお、ハードマスクとしては、例えば、酸化シリコン、窒化シリコンおよびタングステ
ン膜など用いることができる。
【０１１８】
なお、図３（Ｃ）には記載されていないが、マスク１０５は、酸化物半導体層１０４を形
成した後に薬液処理やエッチング処理により除去すればよい。
【０１１９】
次に、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙｓｉｃａｌ
Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成長法（ＣＶ
Ｄ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて、下地膜１０２お
よび酸化物半導体層１０４上にゲート絶縁膜１０６および導電膜１０７を成膜する（図４
（Ａ）参照。）。
【０１２０】
ゲート絶縁膜１０６は、トランジスタ１２０を高性能化（例えば、トランジスタ１２０の
微細化や低消費電力化など。）するためには、より薄くする必要がある。そのため、ゲー
ト絶縁膜１０６の被覆性が悪いとゲート絶縁膜１０６に膜切れが生じる場合がある。この
ため、ゲート絶縁膜１０６は比較的被覆性の良いＣＶＤ法を用いて形成することが好まし
いと言える。また、原子層堆積（ＡＬＤ：Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉ
ｏｎ）法のような原子レベルでの積層に対応した方法を用いてもよい。なお、原子層堆積
法により成膜される膜は段差被覆性、膜厚制御性および膜厚均一性が優れているため、図
４（Ａ）のように薄板状の酸化物半導体層１０４を覆う膜の成膜に適していると言える。
【０１２１】
ゲート絶縁膜１０６は、十分な耐圧および絶縁性を有する酸化物絶縁膜を用いることが好
ましい。このため、上述の成膜法を用いて、酸化シリコン膜、酸化窒化シリコン膜、窒化
シリコン膜、窒化酸化シリコン膜、酸化アルミニウム膜、窒化アルミニウム膜、酸化窒化
アルミニウム膜、窒化酸化アルミニウム膜、酸化ガリウム膜、酸化イットリウム膜、酸化
ランタン膜などを、単層でまたは積層して形成すればよい。また、酸化ハフニウム膜、ハ
フニウムシリケート膜（ＨｆＳｉｘＯｙｘ＞０、ｙ＞０））、窒素が添加されたハフニウ
ムシリケート膜（ＨｆＳｉＯｘＮｙ（ｘ＞０、ｙ＞０））、ハフニウムアルミネート膜（
ＨｆＡｌｘＯｙ（ｘ＞０、ｙ＞０））などのｈｉｇｈ−ｋ材料をゲート絶縁膜１０６の少
なくとも一部として用いてもよい。これによりゲートリーク電流を低減することができる
。
【０１２２】
ゲート絶縁膜１０６の厚さは、好ましくは１ｎｍ以上３００ｎｍ以下、より好ましくは５
ｎｍ以上５０ｎｍ以下とする。ゲート絶縁膜が５ｎｍ以下となるとトンネル電流によるリ
ークが増大する。
【０１２３】
なお、ゲート絶縁膜１０６として、下地膜１０２と同様に熱処理によって酸素放出可能で
あり、酸素の一部を脱離させて酸化物半導体層１０４に酸素を供給し、酸化物半導体層１
０４中の酸素欠損を補填できる、酸化物絶縁膜を成膜してもよい。当該熱処理の詳細につ
いては、下地膜１０２の説明を参酌すればよい。なお、ゲート絶縁膜１０６に対して加熱
処理（脱水化処理（または脱水素化処理））を行うタイミングについては、ゲート絶縁膜
１０６の成膜後であれば特段の限定はない。
【０１２４】
また、ゲート絶縁膜１０６に対して、下地膜１０２と同様に酸素導入処理を行ってもよい
。ゲート絶縁膜１０６は後の工程にて形成されるチャネル形成領域１０４ｂとゲート電極
１０８の絶縁性を確保する必要があるため、酸素導入処理を行う場合、ゲート絶縁膜１０
６へのダメージを少なくすることが好ましいと言える。このため、ゲート絶縁膜１０６の
膜厚が５０ｎｍ以下の場合、酸素導入処理として酸素プラズマ処理を行ってもよい。なお
、酸素導入処理としてゲート絶縁膜１０６へのダメージが少ない方法（例えば、酸素プラ
ズマ処理など。）を用いる場合は、下地膜１０２と同様にゲート絶縁膜１０６に対して酸
素導入処理および脱水化処理（または脱水素化処理）の一方または両方を複数回行っても
よい。
【０１２５】
導電膜１０７は、真空蒸着法やスパッタリング法などの物理気相成長法（ＰＶＤ：Ｐｈｙ
ｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）やプラズマＣＶＤ法などの化学気相成
長法（ＣＶＤ：Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）を用いて、モリ
ブデン（Ｍｏ）、チタン（Ｔｉ）、タンタル（Ｔａ）、タングステン（Ｗ）、アルミニウ
ム（Ａｌ）、銅（Ｃｕ）、クロム（Ｃｒ）、ネオジム（Ｎｄ）、スカンジウム（Ｓｃ）等
の金属材料又はこれらを主成分とする合金材料を成膜すればよい。
【０１２６】
導電膜１０７は、単層構造でも、二層以上の積層構造としてもよい。例えば、シリコンを
含むアルミニウムを用いた単層構造、アルミニウム上にチタンを積層する二層構造、窒化
チタン上にチタンを積層する二層構造、窒化チタン上にタングステンを積層する二層構造
、窒化タンタル上にタングステンを積層する二層構造、Ｃｕ−Ｍｇ−Ａｌ合金上にＣｕを
積層する二層構造、窒化チタン上に銅を積層する二層構造、窒化チタン上に銅を積層し、
さらにその上にタングステンを積層する三層構造、窒化チタン上に銅を積層し、さらにそ
の上にモリブデンを積層する三層構造などがある。
【０１２７】
また、導電性の金属酸化物材料を成膜してもよい。導電性の金属酸化物材料としては酸化
インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜鉛（ＺｎＯ）、インジウムス
ズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する場合がある）、インジウム亜鉛酸化
物（Ｉｎ２Ｏ３−ＺｎＯ）、または、これらの金属酸化物材料にシリコン、酸化シリコン
、酸化チタンまたは酸化タングステンを含有させたものを用いることができる。導電膜１
０７は、上記の材料を用いて単層で又は積層して形成すればよい。
【０１２８】
また、導電膜１０７として、窒素を含む金属酸化物、具体的には、窒素を含むＩｎ−Ｇａ
−Ｚｎ−Ｏ膜や、窒素を含むＩｎ−Ｓｎ−Ｏ膜や、窒素を含むＩｎ−Ｇａ−Ｏ膜や、窒素
を含むＩｎ−Ｚｎ−Ｏ膜や、窒素を含むＳｎ−Ｏ膜や、窒素を含むＩｎ−Ｏ膜や、金属窒
化膜（ＩｎＮ、ＳｎＮなど）を用いることができる。これらの膜は５ｅＶ（電子ボルト）
、好ましくは５．５ｅＶ（電子ボルト）以上の仕事関数を有しているため、当該膜がゲー
ト絶縁膜１０６と接することにより、トランジスタの電気特性のしきい値電圧をプラスに
することができ、所謂ノーマリーオフのスイッチング素子を実現できる。
【０１２９】
次に、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜１０７上の
一部にレジストマスクを形成し、当該マスクを用いて導電膜１０７の一部をドライエッチ
ング法またはウェットエッチング法を用いて選択的に除去して、ゲート電極１０８（これ
と同じ層で形成される配線を含む。）を形成する（図４（Ｂ）参照。）。
【０１３０】
次に、イオンドーピング法やイオン注入法により、酸化物半導体層１０４の導電率を変化
させる不純物イオン１０９を、酸化物半導体層１０４に導入する。この際、ゲート電極１
０８がマスクとして機能するため、酸化物半導体層１０４中には、不純物イオン１０９が
添加された低抵抗領域１０４ａおよび一対の低抵抗領域１０４ａに挟まれたチャネル形成
領域１０４ｂが自己整合的に形成される（図５（Ａ）参照。）。なお、酸化物半導体層１
０４は図１に示すとおり薄板状の構造であるため、酸化物半導体層１０４の表面に対して
概垂直な方向から（つまり、図１のＺ軸方向に）不純物イオン１０９を導入した場合、酸
化物半導体層１０４の底部（下地膜１０２と接する面）近傍まで不純物イオン１０９を導
入することが難しい。このため、上述のイオン導入処理は、図５（Ａ）の右図のように斜
め方向から不純物イオン１０９を注入する（斜め注入、斜めイオン注入とも言われる。）
ことが好ましい。また、基板１００の面中心を軸として基板１００を回転させながら斜め
イオン注入を行う（回転注入、回転イオン注入とも言われる。）方法をとってもよい。な
お、図５（Ａ）右図では、一点鎖線Ｙ１−Ｙ２部分におけるチャネル形成領域１０４ｂ部
分にも不純物イオン１０９が導入されているように記載されているが、これは酸化物半導
体層１０４への不純物イオン１０９の斜め注入を概念的に分かり易くするために記載した
ものであり、実際は一点鎖線Ｙ１−Ｙ２部分におけるチャネル形成領域１０４ｂは、ゲー
ト絶縁膜１０６を挟んでゲート電極１０８に覆われているため、当該図面のように不純物
イオンが導入されることはない。
【０１３１】
なお、上述のようにゲート電極１０８をマスクとして用いて低抵抗領域１０４ａおよびチ
ャネル形成領域１０４ｂを形成する場合、ゲート電極１０８と重なる部分の酸化物半導体
層１０４の一部にも不純物イオン１０９が導入し、図２（Ａ）のようにゲート電極１０８
と重なる部分の一部を低抵抗領域１０４ａとすることもできる。この場合、当該部分はゲ
ート電極１０８と重ならない部分の低抵抗領域１０４ａと比較して不純物イオン１０９の
導入量が少なくなるため、当該部分はチャネル形成領域に加わる電界を緩和する電界緩和
領域として機能する。したがって、図２（Ａ）は低抵抗領域１０４ａとチャネル形成領域
１０４ｂの間に、電界緩和領域が形成された構造と考えてもよい。なお、電界緩和領域は
、不純物イオン１０９の注入方法（注入方向とも言える。）によりチャネル形成領域１０
４ｂに近づく程、不純物イオン１０９の濃度が低下する、といったように、不純物イオン
１０９の濃度分布を持たせてもよい。
【０１３２】
上述の不純物イオン１０９としては、１５族元素（代表的には窒素（Ｎ）、リン（Ｐ）、
砒素（Ａｓ）、およびアンチモン（Ｓｂ））、ホウ素（Ｂ）、アルミニウム（Ａｌ）、ア
ルゴン（Ａｒ）、ヘリウム（Ｈｅ）、ネオン（Ｎｅ）、インジウム（Ｉｎ）、フッ素（Ｆ
）、塩素（Ｃｌ）、チタン（Ｔｉ）、及び亜鉛（Ｚｎ）のいずれかから選択される一以上
を用いることができる。イオン注入法は、必要なイオンのみを取り出す質量分離器を用い
ているため、対象物に対して不純物イオン１０９のみを選択的に添加できる。このため、
イオンドーピング法を用いて添加した場合と比べて酸化物半導体層１０４中への不純物（
例えば水素など）の混入が少なくなるため好ましい。ただし、イオンドーピング法を除外
するものではない。
【０１３３】
次に、ゲート絶縁膜１０６およびゲート電極１０８上に第１の層間絶縁膜１１０および第
２の層間絶縁膜１１２を設けた後に、第１の層間絶縁膜１１０、第２の層間絶縁膜１１２
、ゲート絶縁膜１０６および低抵抗領域１０４ａの一部に溝部１１３を形成する（図５（
Ｂ）参照。）。
【０１３４】
第１の層間絶縁膜１１０または第２の層間絶縁膜１１２として無機材料膜を成膜する場合
、ゲート絶縁膜１０６と同じ材料および成膜方法を用いて成膜すればよい。
【０１３５】
また、第１の層間絶縁膜１１０または第２の層間絶縁膜１１２として有機材料膜を成膜す
る場合は、スピンコート法、印刷法、ディスペンス法またはインクジェット法などを用い
て絶縁性を有する材料を塗布し、塗布した材料に応じた硬化処理（例えば、加熱処理や光
照射処理など。）を行い形成すればよい。なお、絶縁性を有する材料としては、例えば、
アクリル樹脂、ポリイミド樹脂、ポリアミド樹脂、ポリアミドイミド樹脂、エポキシ樹脂
等の有機樹脂を用いて形成することができる。また、低誘電率材料（ｌｏｗ−ｋ材料）、
シロキサン系樹脂、ＰＳＧ（リンガラス）、ＢＰＳＧ（リンボロンガラス）等を用いるこ
とができる。なお、これらの材料で形成される絶縁膜を複数積層させてもよい。なお、平
坦絶縁膜は水分などの不純物を比較的多く含んでいる場合が多いため、上述の絶縁膜（例
えば、酸化アルミニウムや酸化アルミニウムを含む積層膜）上に形成することが好ましい
。
【０１３６】
第１の層間絶縁膜１１０としては、例えば、酸化アルミニウム膜をスパッタリング法によ
り成膜すればよい。酸化アルミニウム膜は外部からの水分や水素などの不純物の侵入を抑
制する効果が高いため、第１の層間絶縁膜１１０として酸化アルミニウム膜、または酸化
アルミニウム膜を含む積層膜を形成することにより、水分や水素などの不純物は酸化物半
導体層１０４に侵入することを抑制できる。なお、酸化アルミニウム膜の膜密度を３．２
ｇ／ｃｍ３以上、より好ましくは３．５ｇ／ｃｍ３以上とすることにより、酸化物半導体
層１０４への水分や水素などの不純物の侵入を、より効果的に抑制できる。
【０１３７】
また、ゲート絶縁膜１０６として、熱処理により酸素の一部を脱離させることのできる酸
化物絶縁膜を用い、第１の層間絶縁膜１１０成膜後に脱水化処理（または脱水素化処理）
を行う場合においては、第１の層間絶縁膜を上述のように酸化アルミニウム膜とすること
で、ゲート絶縁膜１０６から脱離した酸素が第２の層間絶縁膜１１２側に拡散することを
抑制できるため、酸化物半導体層１０４に酸素を効率的に供給できる。
【０１３８】
なお、下地膜１０２および第１の層間絶縁膜１１０の両方に、上述の水分や水素などの不
純物の侵入を抑制する効果が高い膜を用いることで、図１のように、酸化物半導体層１０
４の周辺全体を当該膜で覆う構造となるため、第１の層間絶縁膜１１０成膜後の脱水化処
理（または脱水素化処理）において、酸化物半導体層１０４に非常に効率よく酸素を供給
することができる。
【０１３９】
第１の層間絶縁膜１１０の膜厚については特段の限定はないが、上述の不純物抑制効果お
よびトランジスタ１２０の製造タクトを鑑み、１００ｎｍ以上５００ｎｍ以下とすること
が望ましい。
【０１４０】
第２の層間絶縁膜１１２としては、例えば、感光性のポリイミド樹脂をスピンコート法に
より塗布した後に硬化処理を行い形成すればよい。感光性ポリイミド樹脂などの有機材料
膜を第１の層間絶縁膜１１０上に形成することにより表面を平坦化することができる。こ
れにより、トランジスタ１２０上に更に別の半導体素子を形成しやすくなるため、特に、
半導体素子を複数の階層に形成する積層型の半導体装置などの形成において好ましいと言
える。
【０１４１】
第２の層間絶縁膜１１２の膜厚については特段の限定はないが、上述の平坦化効果および
樹脂の硬化時間および硬化条件を鑑み、１００ｎｍ以上３０００ｎｍ以下とすることが望
ましい。
【０１４２】
溝部１１３の形成は、ドライエッチング法、ウェットエッチング法を用いて行えばよい。
なお、図５（Ｂ）では、溝部１１３の底面は下地膜１０２の表面に位置する状態であるが
、必ずしもこのような開口状態とする必要はない。例えば、図２（Ｂ）に示すように、低
抵抗領域１０４ａの内部に溝部１１３の底面が位置する状態であってもよい。また、下地
膜１０２の内部に溝部１１３の底面が位置する状態であってもよい。
【０１４３】
溝部１１３は、図１（Ａ）のように酸化物半導体層１０４を下地膜１０２に対して垂直な
方向から見た場合において、チャネル幅方向（Ｙ軸方向とも言える。）に低抵抗領域１０
４ａを横切る構造とすることが好ましいが、必ずしも当該構造とする必要はない。
【０１４４】
次に、第２の層間絶縁膜１１２上に導電膜を成膜した後、当該導電膜に対して除去処理を
行い、ゲート電極１０８を挟む一対の電極１１４を、溝部１１３内に形成する（図６（Ａ
）参照。）。以上の工程により、チャネル形成領域１０４ｂおよびチャネル形成領域１０
４ｂを挟む一対の低抵抗領域１０４ａを有する酸化物半導体層１０４と、酸化物半導体層
１０４を覆うゲート絶縁膜１０６と、ゲート絶縁膜１０６を挟んでチャネル形成領域１０
４ｂを少なくとも覆うゲート電極１０８と、低抵抗領域１０４ａと電気的に接続された電
極１１４を有するトランジスタ１２０を形成することができる。なお、一対の電極１１４
は低抵抗領域１０４ａと電気的に接続されており、ソース電極またドレイン電極として機
能する。
【０１４５】
電極１１４に用いる導電膜としては、例えば、アルミニウム、クロム、銅、タンタル、チ
タン、モリブデン、タングステンから選ばれた元素を含む金属膜、または上述した元素を
成分とする金属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）等を
用いることができる。また、アルミニウム、銅などの金属膜の下側又は上側の一方または
双方にチタン、モリブデン、タングステンなどの高融点金属膜またはそれらの金属窒化物
膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成としても
良い。また、電極１１４に用いる導電膜は、導電性の金属酸化物で形成しても良い。導電
性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜
鉛（ＺｎＯ）、インジウムスズ酸化物（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、イ
ンジウム亜鉛酸化物（Ｉｎ２Ｏ３−ＺｎＯ）を用いることができる。ソース電極及びドレ
イン電極に用いる導電膜は、上記の材料を用いて単層で又は積層して成膜することができ
る。形成方法も特に限定されず、蒸着法、ＣＶＤ法、スパッタリング法、スピンコート法
などの各種成膜方法を用いることができる。
【０１４６】
導電膜に対しての除去処理としては、平坦化処理と同様に化学機械研磨（ＣＭＰ：Ｃｈｅ
ｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ）、またはドライエッチング法
などを用いればよい。
【０１４７】
その後、第２の層間絶縁膜１１２および電極１１４上に導電膜を成膜し、フォトリソグラ
フィ法、印刷法、インクジェット法などを用いて導電膜上にマスクを形成し、当該マスク
を用いて導電膜の一部を選択的に除去して配線１１６を形成する（図６（Ｂ）参照。）。
配線１１６は、例えば、トランジスタ１２０と他のトランジスタを電気的に接続する引き
回し配線などとして機能する。なお、配線１１６に用いる導電膜としては、電極１１４と
同様の材料を用いることができる。
【０１４８】
以上の工程により、図１に記載する構造を形成することができる。
【０１４９】
（実施の形態２）
本実施の形態では実施の形態１にて記載した半導体素子とは異なる構造の半導体素子につ
いて、その構造および作製方法の一態様を図７乃至図１３を用いて説明する。
【０１５０】
＜半導体素子の構成例＞
図７（Ａ）乃至図７（Ｃ）に、半導体素子の例として、トップゲート構造のトランジスタ
の平面図および断面図の一例を示す。図７（Ａ）は平面図であり、図７（Ｂ）は、図７（
Ａ）における一点鎖線Ｘ１−Ｘ２の断面図であり、図７（Ｃ）は、図７（Ａ）における一
点鎖線Ｙ１−Ｙ２の断面図である。なお、図７（Ａ）では、煩雑になることを避けるため
、トランジスタ７２０の構成要素の一部（例えば、基板１００など）を省略している。
【０１５１】
本実施の形態のトランジスタ７２０は、酸化物半導体層７０８と、酸化物半導体層７０８
を挟み、酸化物半導体層７０８と概同一表面である一対の電極７０６を有する構造体７１
０が、トランジスタ７２０に用いられている点が、実施の形態１と異なる点である。
【０１５２】
図７（Ａ）乃至図７（Ｃ）に示すトランジスタ７２０は、基板１００上に設けられた下地
膜１０２と、下地膜１０２上に設けられ、電極７０６および酸化物半導体層７０８を含む
構造体７１０と、構造体７１０を覆うゲート絶縁膜１０６と、ゲート絶縁膜１０６上に位
置し、ゲート絶縁膜１０６を挟んで酸化物半導体層７０８の上面および側面を覆うゲート
電極１０８を有する構造である。また、トランジスタ７２０上には、ゲート絶縁膜１０６
およびゲート電極１０８を覆う第１の層間絶縁膜１１０および第２の層間絶縁膜１１２が
設けられている。そして、ゲート絶縁膜１０６、第１の層間絶縁膜１１０および第２の層
間絶縁膜１１２に設けられた溝部を通して配線１１６が電極７０６と電気的に接続されて
いる。なお、図示はしていないが、トランジスタ７２０は配線１１６を経由して他の半導
体素子など（例えば、トランジスタなど。）と電気的に接続されている。
【０１５３】
構造体７１０は、図７（Ｂ）に示すように一対の電極７０６と、一対の電極７０６に挟ま
れた酸化物半導体層７０８が含まれている。酸化物半導体層７０８は、実施の形態１のチ
ャネル形成領域１０４ｂの機能を果たしており、酸化物半導体層７０８に直接接して一対
の電極７０６が形成されている。このため、実施の形態１のように、チャネル形成領域と
電極間に抵抗成分となる領域（実施の形態１では、低抵抗領域１０４ａが、抵抗成分とな
る領域に相当する。）が存在しないため、トランジスタの電気特性に与える悪影響（例え
ば、オン電流の低下など。）を低減できる。また、電極７０６と酸化物半導体層７０８は
対向する側面全体で接しており、広い面積で電気的に接続されているため、接触抵抗の増
加に伴うオン電流の低下や電気特性のバラツキの増加を効果的に抑制できる。
【０１５４】
また、酸化物半導体層７０８を含む構造体７１０を薄板状の構造とすることで、ゲート電
極１０８に電圧を印加した場合において、チャネル部は図７（Ｃ）の太点線Ｚ１−Ｚ２の
ようにゲート絶縁膜１０６界面近傍の酸化物半導体層７０８中にコの字状に形成されるた
め、構造体７１０の加工時に生じるチャネル幅（図７（Ａ）の太線矢印Ｎ）の変動がトラ
ンジスタ７２０の電気特性バラツキに与える影響は比較的小さい。
【０１５５】
そして、構造体７１０中の電極７０６は、ゲート絶縁膜１０６、第１の層間絶縁膜１１０
および第２の層間絶縁膜１１２に設けられた溝部を通して、配線１１６と電気的に接続さ
れている。なお、図７（Ｂ）では、配線１１６は、溝部から露出した電極７０６の表面に
接して設けられているが、例えば、溝部が電極７０６の内部まで到達しており、配線１１
６が電極７０６の内部と接する構造としてもよい。これにより、電極７０６と配線１１６
の接する面積が増加するため、接触抵抗の増加に伴うオン電流の低下や電気特性のバラツ
キの増加を効果的に抑制できる。
【０１５６】
酸化物半導体層７０８は、構造体７１０を下地膜１０２の表面に対して垂直な方向から見
た場合において、チャネル幅方向（図７（Ａ）の太線矢印Ｎ部分の長さ。Ｙ軸方向とも言
える。）の長さを１ｎｍ以上６０ｎｍ以下とすることが好ましい。当該部分の長さを６０
ｎｍ以下とし、ゲート電極１０８がゲート絶縁膜１０６を挟んで酸化物半導体層７０８の
上面および側面を覆うことにより、酸化物半導体層７０８は完全空乏型または完全空乏型
に極めて近い状態となる。これによりトランジスタ７２０は、基板浮遊効果が少ない、サ
ブスレショルド特性が良好といった特性を持ち得る。なお、構造体７１０は図７のように
薄板状（薄片状とも言える。）に形成するため、薄すぎると加工が困難になる、といった
問題が生じる。このため、当該箇所の長さは１ｎｍ以上とすることが好ましい。
【０１５７】
なお、図７（Ｂ）のように構造体７１０の長手方向に酸化物半導体層７０８を分断した場
合において、分断面における酸化物半導体層７０８と電極７０６が接する辺（図７（Ｂ）
の太線矢印Ｑ部分。）の長さが、酸化物半導体層７０８と下地膜１０２が接する辺（図７
（Ｂ）の太線矢印Ｒ部分。）の長さより長いほど、上述の接触抵抗低減効果は大きくなる
。具体的には、酸化物半導体層７０８と電極７０６が接する辺の長さ（酸化物半導体層７
０８の膜厚とも言える。）が、酸化物半導体層７０８と下地膜１０２が接する辺の長さ（
酸化物半導体層７０８のチャネル長方向の長さとも言える。）の２倍以上とすることが好
ましい。
【０１５８】
ゲート電極１０８は、図７（Ｂ）および図７（Ｃ）に示すように、構造体７１０上に、ゲ
ート絶縁膜１０６を挟んで酸化物半導体層７０８の側面および上面を覆う状態に設けられ
ている。
【０１５９】
なお、図７ではゲート電極１０８の端部は酸化物半導体層７０８の端部と重なる構造とな
っているが、必ずしも当該構造とする必要はなく、例えば、ゲート電極１０８の一部が電
極７０６と重なる構造としてもよい。
【０１６０】
また、図７（Ａ）ではゲート電極１０８は、一点鎖線Ｘ１−Ｘ２方向の長さは一定である
が、必ずしも当該長さが一定である必要はない。例えば、ゲート電極１０８が他の半導体
素子（例えば、トランジスタなど。）と電気的に接続されている場合、ゲート電極１０８
の一部は配線としての機能を併せ持つため、この場合、構造体７１０と重ならない部分の
線幅を広くすることにより、配線抵抗を低減することができる。
【０１６１】
＜トランジスタ７２０の作製方法＞
図８乃至図１１を用いて、図７に示すトランジスタ７２０の作製工程の一例について説明
する。
【０１６２】
まず、絶縁表面を有する基板１００を準備し、基板１００上に下地膜１０２を形成し、下
地膜１０２上に導電膜７０２を成膜する（図８（Ａ）参照。）。基板１００の材料ならび
に、下地膜１０２の材料および形成方法などについては、実施の形態１を参照とすること
ができる。
【０１６３】
導電膜７０２の材料としては、トランジスタ７２０の作製工程にて行われる加熱処理に耐
えられる材料を用いる。例えば、Ａｌ、Ｃｒ、Ｃｕ、Ｔａ、Ｔｉ、Ｍｏ、Ｗから選ばれた
元素を含む金属膜、又は上述した元素を成分とする金属窒化物膜（窒化チタン膜、窒化モ
リブデン膜、窒化タングステン膜）等を用いることができる。また、Ａｌ、Ｃｕなどの金
属膜の下側又は上側の一方又は双方にＴｉ、Ｍｏ、Ｗなどの高融点金属膜又はそれらの金
属窒化物膜（窒化チタン膜、窒化モリブデン膜、窒化タングステン膜）を積層させた構成
としても良い。又は、導電性の金属酸化物を用いて導電膜７０２を形成しても良い。導電
性の金属酸化物としては酸化インジウム（Ｉｎ２Ｏ３）、酸化スズ（ＳｎＯ２）、酸化亜
鉛（ＺｎＯ）、酸化インジウム酸化スズ（Ｉｎ２Ｏ３−ＳｎＯ２、ＩＴＯと略記する）、
酸化インジウム酸化亜鉛（Ｉｎ２Ｏ３−ＺｎＯ）又はこれらの金属酸化物材料に酸化シリ
コンを含ませたものを用いることができる。
【０１６４】
次に、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜７０２上に
マスクを形成し、当該マスクを用いて導電膜７０２の一部を選択的に除去して開口部７０
３を形成する（図８（Ｂ）参照。）。
【０１６５】
次に、下地膜１０２および導電膜７０２上に酸化物半導体膜７０４を成膜し、酸化物半導
体膜７０４に対して除去処理を行い、導電膜７０２が露出するように、酸化物半導体膜７
０４の少なくとも一部を除去する（図９（Ａ）参照。）。なお、酸化物半導体膜７０４は
、実施の形態１にて記載した酸化物半導体層１０４と同様の材料および形成方法を用いる
ことができる。
【０１６６】
導電膜７０２および酸化物半導体膜７０４の膜厚（Ｚ軸方向の長さ）がどの程度になるま
で除去処理を行うかについては、後の工程にて形成される酸化物半導体層７０８のチャネ
ル幅（図７（Ａ）の太線矢印Ｎの長さ。）により変える必要がある。具体的には、導電膜
７０２および酸化物半導体膜７０４の膜厚（Ｚ軸方向の長さ）を、チャネル幅の設計値の
２倍以上とすることが好ましい。これにより、後の工程にて形成される電極７０６と酸化
物半導体層７０８の接触抵抗低減効果を効果的に高めることができる。
【０１６７】
酸化物半導体膜７０４に対しての除去処理としては、実施の形態１の平坦化処理と同様に
化学機械研磨（ＣＭＰ：Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ
）処理、またはドライエッチング法などを用いればよい。なお、図９（Ａ）では、導電膜
７０２と酸化物半導体膜７０４が同一表面となっているが、本実施の形態の内容が、この
ような状態に限定されるものではない。例えば、導電膜７０２が露出した状態から更にＣ
ＭＰ処理を進めると、導電膜７０２と酸化物半導体膜７０４の硬度が異なる場合、ＣＭＰ
処理に対する各々の除去速度（研磨速度）が異なるため、導電膜７０２の表面と酸化物半
導体膜７０４の表面に段差が生じる場合がある。
【０１６８】
なお、除去処理としてＣＭＰ処理を行う場合は、１回のみ行ってもよいし、複数回行って
もよい。複数回に分けてＣＭＰ処理を行う場合は、高い研磨レートの一次研磨を行った後
、低い研磨レートの仕上げ研磨を行うことが好ましい。このように研磨レートの異なる研
磨を組み合わせることによって、導電膜７０２および酸化物半導体膜７０４の表面の平坦
性をより向上させることができるため、後の工程にて導電膜７０２および酸化物半導体膜
７０４上に形成するゲート絶縁膜１０６の膜厚均一性を高めることができる。
【０１６９】
次に、フォトリソグラフィ法、印刷法、インクジェット法などを用いて導電膜７０２およ
び酸化物半導体膜７０４上にマスク１０５を形成し、当該マスクを用いて導電膜７０２お
よび酸化物半導体膜７０４の一部を選択的に除去して、電極７０６および酸化物半導体層
７０８を有する構造体７１０を形成する（図９（Ｂ）参照。）。なお、図９（Ｂ）には記
載されていないが、マスク１０５は、構造体７１０を形成した後に薬液処理やエッチング
処理により除去すればよい。なお、マスク１０５は、実施の形態１を参照とすることがで
きる。
【０１７０】
次に、下地膜１０２および構造体７１０上にゲート絶縁膜１０６を形成し、ゲート絶縁膜
１０６上にゲート電極１０８を形成する。なお、ゲート絶縁膜１０６およびゲート電極１
０８についての材料および作製方法などは、実施の形態１を参照とすることができる。以
上の工程により、酸化物半導体層７０８および酸化物半導体層７０８を挟む一対の電極７
０６を有する構造体７１０と、構造体７１０上のゲート絶縁膜１０６と、ゲート絶縁膜１
０６を挟んで酸化物半導体層７０８を覆うゲート電極１０８を有するトランジスタ７２０
を形成することができる（図１０（Ａ）参照。）。
【０１７１】
次に、ゲート絶縁膜１０６およびゲート電極１０８上に第１の層間絶縁膜１１０および第
２の層間絶縁膜１１２を設けた後に、第１の層間絶縁膜１１０、第２の層間絶縁膜１１２
およびゲート絶縁膜１０６の一部に溝部７０５を形成する（図１０（Ｂ）参照。）。なお
、第１の層間絶縁膜１１０および第２の層間絶縁膜１１２についての材料および作製方法
などは、実施の形態１を参照とすることができる。また、溝部７０５の形成方法について
も、実施の形態１を参照とすることができる。
【０１７２】
その後、第２の層間絶縁膜１１２上に導電膜を成膜し、フォトリソグラフィ法、印刷法、
インクジェット法などを用いて導電膜上にマスクを形成し、当該マスクを用いて導電膜の
一部を選択的に除去して配線１１６を形成する（図１１（Ａ）参照。）。配線１１６は、
例えば、トランジスタ７２０と他のトランジスタを電気的に接続する引き回し配線などと
して機能する。なお、配線１１６についての材料および作製方法などは、実施の形態１を
参照とすることができる。
【０１７３】
なお、本実施の形態では、酸化物半導体層７０８を挟む一対の電極７０６の両方は、第２
の層間絶縁膜１１２上に取り出され、そして配線１１６を経由して他の半導体素子など（
例えば、トランジスタなど。）と電気的に接続されているが、このような構造に限定され
ることはなく、例えば、一対の電極７０６の片方または両方が、直接他の半導体素子など
（例えば、トランジスタなど。）に電気的に接続されていてもよい。
【０１７４】
以上の工程により、図７に記載する構造を形成することができる。
【０１７５】
（実施の形態３）
本実施の形態では、実施の形態２とは異なる、構造体７１０の作製方法について図１２お
よび図１３を用いて説明する。
＜構造体の作製方法＞
【０１７６】
まず、基板１００上に形成された下地膜１０２上に、酸化物半導体膜７０４を形成する（
図１２（Ａ）参照。）。酸化物半導体膜７０４の材料および形成方法については、実施の
形態１を参照することができる。
【０１７７】
次に、フォトリソグラフィ法、印刷法、インクジェット法などを用いて酸化物半導体膜７
０４上にマスク１０５を形成し、当該マスクを用いて酸化物半導体膜７０４の一部を選択
的に除去する（図１２（Ｂ）参照。）。マスク１０５の材料および形成方法については、
実施の形態１を参照することができる。
【０１７８】
なお、図１２（Ｂ）には記載されていないが、マスク１０５は、酸化物半導体膜７０４を
加工した後に薬液処理やエッチング処理により除去すればよい。
【０１７９】
次に、下地膜１０２および酸化物半導体膜７０４上に導電膜７０２を形成した後、当該導
電膜に対して除去処理を行い、酸化物半導体膜７０４が露出するように、導電膜７０２の
少なくとも一部を除去する（図１３（Ａ）参照。）。導電膜７０２の材料および形成方法
については、実施の形態２を参照することができる。また、導電膜７０２の除去処理につ
いては、実施の形態１を参照することができる。
【０１８０】
そして、図９（Ｂ）と同様に、フォトリソグラフィ法、印刷法、インクジェット法などを
用いて導電膜７０２および酸化物半導体膜７０４上にマスク１１５を形成し、当該マスク
を用いて導電膜７０２および酸化物半導体膜７０４の一部を選択的に除去して、電極７０
６および酸化物半導体層７０８を有する構造体７１０を形成する（図１３（Ｂ）参照。）
。なお、図１３（Ｂ）には記載されていないが、マスク１１５は、構造体７１０を形成し
た後に薬液処理やエッチング処理により除去すればよい。
【０１８１】
以降の工程については、図１０および図１１、ならびに当該図面に対応する実施の形態２
の内容を参照することにより、図７に記載のトランジスタ７２０を有する構造を作製する
ことができる。
【０１８２】
（実施の形態４）
本実施の形態では、実施の形態１乃至実施の形態３に示すトランジスタを使用し、電力が
供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無い半導
体装置の一例を、図面を用いて説明する。
【０１８３】
図１４は、半導体装置の構成の一例である。図１４（Ａ）に、半導体装置の断面図を、図
１４（Ｂ）に半導体装置の平面図を、図１４（Ｃ）に半導体装置の回路図をそれぞれ示す
。ここで、図１４（Ａ）は、図１４（Ｂ）のＫ−Ｌ、及びＭ−Ｎにおける断面に相当する
。
【０１８４】
図１４（Ａ）及び図１４（Ｂ）に示す半導体装置は、下部に第１の半導体材料を用いたト
ランジスタ１４６０を有し、上部に第２の半導体材料を用いたトランジスタ１４６２を有
するものである。トランジスタ１４６２としては、上述の実施の形態で示すトランジスタ
の構造を適用することができる。ここでは、実施の形態２のトランジスタ７２０を用いた
場合の例を記載する。
【０１８５】
ここで、第１の半導体材料と第２の半導体材料は異なる禁制帯幅を持つ材料とすることが
望ましい。例えば、第１の半導体材料を酸化物半導体以外の半導体材料（シリコンなど）
とし、第２の半導体材料を酸化物半導体とすることができる。酸化物半導体以外の材料を
用いたトランジスタは、高速動作が容易である。一方で、酸化物半導体を用いたトランジ
スタは、その特性により長時間の電荷保持を可能とする。
【０１８６】
なお、上記トランジスタは、いずれもｎチャネル型トランジスタであるものとして説明す
るが、ｐチャネル型トランジスタを用いることができるのは言うまでもない。また、半導
体装置に用いられる材料や半導体装置の構造など、半導体装置の具体的な構成をここで示
すものに限定する必要はない。
【０１８７】
図１４（Ａ）におけるトランジスタ１４６０は、半導体材料（例えば、シリコンなど）を
含む基板１４００に設けられたチャネル形成領域１４１６と、チャネル形成領域１４１６
を挟むように設けられた不純物領域１４２０と、不純物領域１４２０に接する金属間化合
物領域１４２４と、チャネル形成領域１４１６上に設けられたゲート絶縁膜１４０８と、
ゲート絶縁膜１４０８上に設けられたゲート電極１４１０と、を有する。なお、図におい
て、明示的にはソース電極やドレイン電極を有しない場合があるが、便宜上、このような
状態を含めてトランジスタと呼ぶ場合がある。また、この場合、トランジスタの接続関係
を説明するために、ソース領域やドレイン領域を含めてソース電極やドレイン電極と表現
することがある。つまり、本明細書において、ソース電極との記載には、ソース領域が含
まれうる。
【０１８８】
基板１４００上にはトランジスタ１４６０を囲むように素子分離絶縁層１４０６が設けら
れており、トランジスタ１４６０を覆うように絶縁膜１４２８、及び絶縁膜１４３０が設
けられている。なお、トランジスタ１４６０において、ゲート電極１４１０の側面に側壁
絶縁層（サイドウォール絶縁層）を設け、不純物濃度が異なる領域を含む不純物領域１４
２０としてもよい。
【０１８９】
単結晶半導体基板を用いたトランジスタ１４６０は、高速動作が可能である。このため、
当該トランジスタを読み出し用のトランジスタとして用いることで、情報の読み出しを高
速に行うことができる。トランジスタ１４６０を覆うように絶縁膜を２層形成する。そし
て、絶縁膜１４２８および絶縁膜１４３０上にトランジスタ１４６２および容量素子１４
６４を形成する前処理として、絶縁膜１４２８および絶縁膜１４３０に除去処理を施して
、絶縁膜１４２８、絶縁膜１４３０を平坦化し、同時にゲート電極１４１０の上面を露出
させる。なお、ここでの除去処理は、実施の形態１に記載した除去処理と同様である。
【０１９０】
絶縁膜１４２８、絶縁膜１４３０は、代表的には酸化シリコン膜、酸化窒化シリコン膜、
酸化アルミニウム膜、酸化窒化アルミニウム膜、窒化シリコン膜、窒化アルミニウム膜、
窒化酸化シリコン膜、窒化酸化アルミニウム膜などの無機絶縁膜を用いることができる。
絶縁膜１４２８、絶縁膜１４３０は、プラズマＣＶＤ法又はスパッタリング法等を用いて
形成することができる。
【０１９１】
また、ポリイミド樹脂、アクリル樹脂、ベンゾシクロブテン系樹脂、等の有機材料を用い
ることができる。また上記有機材料の他に、低誘電率材料（ｌｏｗ−ｋ材料）等を用いる
ことができる。有機材料を用いる場合、スピンコート法、印刷法などの湿式法によって絶
縁膜１４２８、絶縁膜１４３０を形成してもよい。
【０１９２】
なお、本実施の形態において、絶縁膜１４２８として窒化シリコン膜、絶縁膜１４３０と
して酸化シリコン膜を用いる。
【０１９３】
本実施の形態では、研磨処理（例えばＣＭＰ処理）により十分に平坦化した絶縁膜１４２
８、絶縁膜１４３０（好ましくは絶縁膜１４２８および絶縁膜１４３０表面の平均面粗さ
は０．１５ｎｍ以下）上に下地膜１０２を形成し、下地膜１０２上に酸化物半導体層７０
８および酸化物半導体層７０８を挟む一対の電極７０６を形成する。そして、一対の電極
７０６の一部は、下地膜１０２に設けられた開口部を通してトランジスタ１４６０のゲー
ト電極１４１０と電気的に接続されている。なお、酸化物半導体層７０８を挟む一対の電
極７０６は、ソース電極またはドレイン電極として機能する。また、ゲート絶縁膜１０６
が電極７０６および酸化物半導体層７０８を覆う状態に設けられ、ゲート電極１０８が、
ゲート絶縁膜１０６を挟んで酸化物半導体層７０８を少なくとも覆う状態に、ゲート絶縁
膜１０６上に設けられている。
【０１９４】
図１４（Ａ）に示すトランジスタ１４６２は、チャネル形成領域に酸化物半導体材料を用
いたトランジスタである。ここで、トランジスタ１４６２に含まれる酸化物半導体層７０
８は、上述の実施の形態にて記載したように、水分や水素などの不純物が極力除去されて
高純度化されたものであることが望ましい。また、酸素欠損が十分に補填されたものであ
ることが好ましい。このような酸化物半導体層を用いることで、オフ電流の極めて小さい
トランジスタ１４６２を得ることができる。
【０１９５】
トランジスタ１４６２は、オフ電流が極めて小さいため、これを用いることにより長期に
わたり記憶内容を保持することが可能である。つまり、リフレッシュ動作を必要としない
、或いは、リフレッシュ動作の頻度が極めて少ない半導体記憶装置とすることが可能とな
るため、消費電力を十分に低減することができる。
【０１９６】
トランジスタ１４６２上には、第１の層間絶縁膜１１０、第２の層間絶縁膜１１２および
第３の層間絶縁膜１４５０が単層または積層で設けられている。本実施の形態では、第１
の層間絶縁膜１１０として、酸化アルミニウム膜を用いる。酸化アルミニウム膜を高密度
（膜密度３．２ｇ／ｃｍ３以上、好ましくは３．６ｇ／ｃｍ３以上）とすることによって
、トランジスタ１４６２に安定な電気特性を付与することができる。また、第２の層間絶
縁膜１１２として、ポリイミド樹脂を用い、トランジスタ１４６２の形成により生じる凹
凸を平坦化している。また、第３の層間絶縁膜１４５０として、窒化酸化珪素および酸化
窒化珪素がこの順に積層された膜を用いている。これにより、第２の層間絶縁膜１１２か
らの上層への不純物拡散を抑制することができる。
【０１９７】
また、第１の層間絶縁膜１１０、第２の層間絶縁膜１１２及び第３の層間絶縁膜１４５０
を介して、トランジスタ１４６２の電極７０６と重畳する領域には、導電層１４５３が設
けられており、電極７０６、第１の層間絶縁膜１１０、第２の層間絶縁膜１１２、第３の
層間絶縁膜１４５０および導電層１４５３とによって、容量素子１４６４が構成される。
すなわち、トランジスタ１４６２を形成する一対の電極の一方は、容量素子１４６４の一
方の電極として機能し、導電層１４５３は、容量素子１４６４の他方の電極として機能す
る。なお、容量が不要の場合には、容量素子１４６４を設けない構成とすることもできる
。また、容量素子１４６４は、別途、トランジスタ１４６２の上方に設けてもよい。
【０１９８】
トランジスタ１４６２および容量素子１４６４の上には絶縁膜１４５４が設けられている
。そして、絶縁膜１４５４上にはトランジスタ１４６２と、他のトランジスタを接続する
ための配線１４５６が設けられている。図１４（Ａ）には図示しないが、配線１４５６は
、第１の層間絶縁膜１１０、第２の層間絶縁膜１１２、第３の層間絶縁膜１４５０および
絶縁膜１４５４などに形成された開口部を通して電極７０６と電気的に接続される。
【０１９９】
図１４（Ａ）及び図１４（Ｂ）において、トランジスタ１４６０と、トランジスタ１４６
２とは、少なくとも一部が重畳するように設けられており、トランジスタ１４６０のソー
ス領域またはドレイン領域と酸化物半導体層７０８の一部が重畳するように設けられてい
るのが好ましい。また、トランジスタ１４６２及び容量素子１４６４が、トランジスタ１
４６０の少なくとも一部と重畳するように設けられている。例えば、容量素子１４６４の
導電層１４５３は、トランジスタ１４６０のゲート電極１４１０と少なくとも一部が重畳
して設けられている。このような平面レイアウトを採用することにより、半導体装置の占
有面積の低減を図ることができるため、高集積化を図ることができる。
【０２００】
なお、電極７０６および配線１４５６の電気的接続は、電極７０６と配線１４５６を直接
接触させて行ってもよいし、電極７０６および配線１４５６の間の絶縁膜に電極を設けて
、該電極を介して行ってもよい。また、間に介する電極は複数でもよい。
【０２０１】
次に、図１４（Ａ）及び図１４（Ｂ）に対応する回路構成の一例を図１４（Ｃ）に示す。
【０２０２】
図１４（Ｃ）において、第１の配線（１ｓｔ  Ｌｉｎｅ）とトランジスタ１４６０のソー
ス電極が電気的に接続され、第２の配線（２ｎｄ  Ｌｉｎｅ）とトランジスタ１４６０の
ドレイン電極が電気的に接続されている。また、第３の配線（３ｒｄ  Ｌｉｎｅ）とトラ
ンジスタ１４６２のソース電極（またはドレイン電極）が電気的に接続され、第４の配線
（４ｔｈ  Ｌｉｎｅ）と、トランジスタ１４６２のゲート電極が電気的に接続されている
。そして、トランジスタ１４６０のゲート電極と、トランジスタ１４６２のドレイン電極
（またはソース電極）は、容量素子１４６４の電極の他方と電気的に接続され、第５の配
線（５ｔｈ  Ｌｉｎｅ）と、容量素子１４６４の電極の一方が電気的に接続されている。
【０２０３】
図１４（Ｃ）に示す半導体装置では、トランジスタ１４６０のゲート電極の電位が保持可
能という特徴を生かすことで、次のように、情報の書き込み、保持、読み出しが可能であ
る。
【０２０４】
情報の書き込みおよび保持について説明する。まず、第４の配線の電位を、トランジスタ
１４６２がオン状態となる電位にして、トランジスタ１４６２をオン状態とする。これに
より、第３の配線の電位が、トランジスタ１４６０のゲート電極、および容量素子１４６
４に与えられる。すなわち、トランジスタ１４６０のゲート電極には、所定の電荷が与え
られる（書き込み）。ここでは、異なる二つの電位レベルを与える電荷（以下Ｌｏｗレベ
ル電荷、Ｈｉｇｈレベル電荷という）のいずれかが与えられるものとする。その後、第４
の配線の電位を、トランジスタ１４６２がオフ状態となる電位にして、トランジスタ１４
６２をオフ状態とすることにより、トランジスタ１４６０のゲート電極に与えられた電荷
が保持される（保持）。
【０２０５】
トランジスタ１４６２のオフ電流は極めて小さいため、トランジスタ１４６０のゲート電
極の電荷は長時間にわたって保持される。
【０２０６】
次に情報の読み出しについて説明する。第１の配線に所定の電位（定電位）を与えた状態
で、第５の配線に適切な電位（読み出し電位）を与えると、トランジスタ１４６０のゲー
ト電極に保持された電荷量に応じて、第２の配線は異なる電位をとる。一般に、トランジ
スタ１４６０をｎチャネル型とすると、トランジスタ１４６０のゲート電極にＨｉｇｈレ
ベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔｈ＿Ｈは、トランジスタ１４
６０のゲート電極にＬｏｗレベル電荷が与えられている場合の見かけのしきい値電圧Ｖｔ
ｈ＿Ｌより低くなるためである。ここで、見かけのしきい値電圧とは、トランジスタ１４
６０を「オン状態」とするために必要な第５の配線の電位をいうものとする。したがって
、第５の配線の電位をＶｔｈ＿ＨとＶｔｈ＿Ｌの間の電位Ｖ０とすることにより、トラン
ジスタ１４６０のゲート電極に与えられた電荷を判別できる。例えば、書き込みにおいて
、Ｈｉｇｈレベル電荷が与えられていた場合には、第５の配線の電位がＶ０（＞Ｖｔｈ＿
Ｈ）となれば、トランジスタ１４６０は「オン状態」となる。Ｌｏｗレベル電荷が与えら
れていた場合には、第５の配線の電位がＶ０（＜Ｖｔｈ＿Ｌ）となっても、トランジスタ
１４６０は「オフ状態」のままである。このため、第２の配線の電位を見ることで、保持
されている情報を読み出すことができる。
【０２０７】
なお、メモリセルをアレイ状に配置して用いる場合、所望のメモリセルの情報のみを読み
出せることが必要になる。このように情報を読み出さない場合には、ゲート電極の状態に
かかわらずトランジスタ１４６０が「オフ状態」となるような電位、つまり、Ｖｔｈ＿Ｈ
より小さい電位を第５の配線に与えればよい。または、ゲート電極の状態にかかわらずト
ランジスタ１４６０が「オン状態」となるような電位、つまり、Ｖｔｈ＿Ｌより大きい電
位を第５の配線に与えればよい。
【０２０８】
本実施の形態に示す半導体装置では、チャネル形成領域に酸化物半導体を用いたオフ電流
の極めて小さいトランジスタを適用することで、極めて長期にわたり記憶内容を保持する
ことが可能である。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動
作の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができ
る。また、電力の供給がない場合（ただし、電位は固定されていることが望ましい）であ
っても、長期にわたって記憶内容を保持することが可能である。
【０２０９】
また、本実施の形態に示す半導体装置では、情報の書き込みに高い電圧を必要とせず、素
子の劣化の問題もない。例えば、従来の不揮発性メモリのように、フローティングゲート
への電子の注入や、フローティングゲートからの電子の引き抜きを行う必要がないため、
ゲート絶縁膜の劣化といった問題が全く生じない。すなわち、開示する発明に係る半導体
装置では、従来の不揮発性メモリで問題となっている書き換え可能回数に制限はなく、信
頼性が飛躍的に向上する。さらに、トランジスタのオン状態、オフ状態によって、情報の
書き込みが行われるため、高速な動作も容易に実現しうる。
【０２１０】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。
【０２１１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【０２１２】
（実施の形態５）
本実施の形態においては、実施の形態１乃至実施の形態３に示すトランジスタを使用し、
電力が供給されない状況でも記憶内容の保持が可能で、かつ、書き込み回数にも制限が無
い半導体装置について、実施の形態４に示した構成と異なる構成について、図１５及び図
１６を用いて説明を行う。
【０２１３】
図１５（Ａ）は、半導体装置の回路構成の一例を示し、図１５（Ｂ）は半導体装置の一例
を示す概念図である。まず、図１５（Ａ）に示す半導体装置について説明を行い、続けて
図１５（Ｂ）に示す半導体装置について、以下説明を行う。
【０２１４】
図１５（Ａ）に示す半導体装置において、ビット線ＢＬとトランジスタ１４６２のソース
電極又はドレイン電極とは電気的に接続され、ワード線ＷＬとトランジスタ１４６２のゲ
ート電極とは電気的に接続され、トランジスタ１４６２のソース電極又はドレイン電極と
容量素子１４６４の第１の端子とは電気的に接続されている。
【０２１５】
次に、図１５（Ａ）に示す半導体装置（メモリセル１５５０）に、情報の書き込みおよび
保持を行う場合について説明する。
【０２１６】
まず、ワード線ＷＬの電位を、トランジスタ１４６２がオン状態となる電位として、トラ
ンジスタ１４６２をオン状態とする。これにより、ビット線ＢＬの電位が、容量素子１４
６４の第１の端子に与えられる（書き込み）。その後、ワード線ＷＬの電位を、トランジ
スタ１４６２がオフ状態となる電位として、トランジスタ１４６２をオフ状態とすること
により、容量素子１４６４の第１の端子の電位が保持される（保持）。
【０２１７】
酸化物半導体を用いたトランジスタ１４６２は、オフ電流が極めて小さいという特徴を有
している。このため、トランジスタ１４６２をオフ状態とすることで、容量素子１４６４
の第１の端子の電位（あるいは、容量素子１４６４に蓄積された電荷）を極めて長時間に
わたって保持することが可能である。
【０２１８】
次に、情報の読み出しについて説明する。トランジスタ１４６２がオン状態となると、浮
遊状態であるビット線ＢＬと容量素子１４６４とが導通し、ビット線ＢＬと容量素子１４
６４の間で電荷が再分配される。その結果、ビット線ＢＬの電位が変化する。ビット線Ｂ
Ｌの電位の変化量は、容量素子１４６４の第１の端子の電位（あるいは容量素子１４６４
に蓄積された電荷）によって、異なる値をとる。
【０２１９】
例えば、容量素子１４６４の第１の端子の電位をＶ、容量素子１４６４の容量をＣ、ビッ
ト線ＢＬが有する容量成分（以下、ビット線容量とも呼ぶ）をＣＢ、電荷が再分配される
前のビット線ＢＬの電位をＶＢ０とすると、電荷が再分配された後のビット線ＢＬの電位
は、（ＣＢ×ＶＢ０＋Ｃ×Ｖ）／（ＣＢ＋Ｃ）となる。従って、メモリセル１５５０の状
態として、容量素子１４６４の第１の端子の電位がＶ１とＶ０（Ｖ１＞Ｖ０）の２つの状
態をとるとすると、電位Ｖ１を保持している場合のビット線ＢＬの電位（＝ＣＢ×ＶＢ０
＋Ｃ×Ｖ１）／（ＣＢ＋Ｃ））は、電位Ｖ０を保持している場合のビット線ＢＬの電位（
＝ＣＢ×ＶＢ０＋Ｃ×Ｖ０）／（ＣＢ＋Ｃ））よりも高くなることがわかる。
【０２２０】
そして、ビット線ＢＬの電位を所定の電位と比較することで、情報を読み出すことができ
る。
【０２２１】
このように、図１５（Ａ）に示す半導体装置は、トランジスタ１４６２のオフ電流が極め
て小さいという特徴から、容量素子１４６４に蓄積された電荷は長時間にわたって保持す
ることができる。つまり、リフレッシュ動作が不要となるか、または、リフレッシュ動作
の頻度を極めて低くすることが可能となるため、消費電力を十分に低減することができる
。また、電力の供給がない場合であっても、長期にわたって記憶内容を保持することが可
能である。
【０２２２】
次に、図１５（Ｂ）に示す半導体装置について、説明を行う。
【０２２３】
図１５（Ｂ）に示す半導体装置は、上部に記憶回路として図１５（Ａ）に示したメモリセ
ル１５５０を複数有するメモリセルアレイ１５５１ａ及びメモリセルアレイ１５５１ｂを
有し、下部に、メモリセルアレイ１５５１（メモリセルアレイ１５５１ａ及びメモリセル
アレイ１５５１ｂ）を動作させるために必要な周辺回路１５５３を有する。なお、周辺回
路１５５３は、メモリセルアレイ１５５１と電気的に接続されている。このような構成と
することにより、半導体装置の小型化を図ることができる。
【０２２４】
周辺回路１５５３に設けられるトランジスタは、実施の形態４のトランジスタ１４６２と
は異なる半導体材料を用いるのがより好ましい。例えば、シリコン、ゲルマニウム、シリ
コンゲルマニウム、炭化シリコン、またはガリウムヒ素等を用いることができ、単結晶半
導体を用いることが好ましい。他に、有機半導体材料などを用いてもよい。このような半
導体材料を用いたトランジスタは、十分な高速動作が可能である。したがって、該トラン
ジスタにより、高速動作が要求される各種回路（論理回路、駆動回路など）を好適に実現
することが可能である。
【０２２５】
なお、図１５（Ｂ）に示した半導体装置では、２つのメモリセルアレイ１５５１（メモリ
セルアレイ１５５１ａと、メモリセルアレイ１５５１ｂ）が積層された構成を例示したが
、積層するメモリセルアレイの数はこれに限定されない。３つ以上のメモリセルアレイを
積層する構成としても良い。
【０２２６】
次に、図１５（Ａ）に示したメモリセル１５５０の具体的な構成について図１６を用いて
説明を行う。
【０２２７】
図１６は、メモリセル１５５０の構成の一例である。図１６（Ａ）に、メモリセル１５５
０の断面図を、図１６（Ｂ）にメモリセル１５５０の平面図をそれぞれ示す。ここで、図
１６（Ａ）は、図１６（Ｂ）のＯ−Ｐ、及びＱ−Ｒにおける断面に相当する。
【０２２８】
下地膜１０２を介して基板１６００に設けられたトランジスタ１４６２は、実施の形態１
乃至実施の形態３で示した構成と同一の構成とすることができる。
【０２２９】
トランジスタ１４６２上には、第１の層間絶縁膜１１０、第２の層間絶縁膜１１２および
第３の層間絶縁膜１４５０が単層または積層で設けられている。また、第１の層間絶縁膜
１１０、第２の層間絶縁膜１１２および第３の層間絶縁膜１４５０を介して、トランジス
タ１４６２の電極７０６と重畳する領域には、導電層１４５３が設けられており、電極７
０６、第１の層間絶縁膜１１０、第２の層間絶縁膜１１２、第３の層間絶縁膜１４５０お
よび導電層１４５３によって、容量素子１４６４が構成される。すなわち、トランジスタ
１４６２の電極７０６は、容量素子１４６４の一方の電極として機能し、導電層１４５３
は、容量素子１４６４の他方の電極として機能する。
【０２３０】
トランジスタ１４６２および容量素子１４６４の上には絶縁膜１４５４が設けられている
。そして、絶縁膜１４５４上にはメモリセル１５５０と、隣接するメモリセル１５５０を
接続するための配線１４５６が設けられている。図示しないが、配線１４５６は、第１の
層間絶縁膜１１０、第２の層間絶縁膜１１２、第３の層間絶縁膜１４５０および絶縁膜１
４５４などに形成された開口を通してトランジスタ１４６２の電極７０６と電気的に接続
されている。但し、開口に他の導電層を設け、当該他の導電層を介して、配線１４５６と
電極７０６とを電気的に接続してもよい。なお、配線１４５６は、図１５（Ａ）の回路図
におけるビット線ＢＬに相当する。
【０２３１】
図１６（Ａ）及び図１６（Ｂ）において、トランジスタ１４６２の電極７０６は、隣接す
るメモリセルに含まれるトランジスタのソース電極としても機能することができる。
【０２３２】
図１６（Ａ）に示す平面レイアウトを採用することにより、半導体装置の占有面積の低減
を図ることができるため、高集積化を図ることができる。
【０２３３】
以上のように、上部に多層に形成された複数のメモリセルは、酸化物半導体を用いたトラ
ンジスタにより形成されている。酸化物半導体を用いたトランジスタは、オフ電流が小さ
いため、これを用いることにより長期にわたり記憶内容を保持することが可能である。つ
まり、リフレッシュ動作の頻度を極めて低くすることが可能となるため、消費電力を十分
に低減することができる。
【０２３４】
このように、酸化物半導体以外の材料を用いたトランジスタ（換言すると、十分な高速動
作が可能なトランジスタ）を用いた周辺回路と、酸化物半導体を用いたトランジスタ（よ
り広義には、十分にオフ電流が小さいトランジスタ）を用いた記憶回路とを一体に備える
ことで、これまでにない特徴を有する半導体装置を実現することができる。また、周辺回
路と記憶回路を積層構造とすることにより、半導体装置の集積化を図ることができる。
【０２３５】
以上のように、微細化及び高集積化を実現し、かつ高い電気的特性を付与された半導体装
置、及び該半導体装置の作製方法を提供することができる。
【０２３６】
本実施の形態は、他の実施の形態に記載した構成と適宜組み合わせて実施することが可能
である。
【０２３７】
（実施の形態６）
本実施の形態では、先の実施の形態で示した半導体装置を携帯電話、スマートフォン、電
子書籍などの携帯機器に応用した場合の例を図１７乃至図２０を用いて説明する。
【０２３８】
携帯電話、スマートフォン、電子書籍などの携帯機器においては、画像データの一時記憶
などにＳＲＡＭまたはＤＲＡＭが使用されている。ＳＲＡＭまたはＤＲＡＭが使用される
理由としてはフラッシュメモリでは応答が遅く、画像処理では不向きであるためである。
一方で、ＳＲＡＭまたはＤＲＡＭを画像データの一時記憶に用いた場合、以下の特徴があ
る。
【０２３９】
通常のＳＲＡＭは、図１７（Ａ）に示すように１つのメモリセルがトランジスタ１７０１
乃至トランジスタ１７０６の６個のトランジスタで構成されており、それをＸデコーダー
１７０７、Ｙデコーダー１７０８にて駆動している。トランジスタ１７０３とトランジス
タ１７０５、トランジスタ１７０４とトランジスタ１７０６はインバータを構成し、高速
駆動を可能としている。しかし１つのメモリセルが６トランジスタで構成されているため
、セル面積が大きいという欠点がある。デザインルールの最小寸法をＦとしたときにＳＲ
ＡＭのメモリセル面積は通常、１００〜１５０Ｆ２である。このためＳＲＡＭはビットあ
たりの単価が各種メモリの中で最も高い。
【０２４０】
それに対して、ＤＲＡＭはメモリセルが図１７（Ｂ）に示すようにトランジスタ１７１１
、保持容量１７１２によって構成され、それをＸデコーダー１７１３、Ｙデコーダー１７
１４にて駆動している。１つのセルが１つのトランジスタと１つの容量の構成になってお
り、面積が小さい。ＤＲＡＭのメモリセル面積は通常、１０Ｆ２以下である。ただし、Ｄ
ＲＡＭは常にリフレッシュが必要であり、書き換えをおこなわない場合でも電力を消費す
る。
【０２４１】
しかし、先の実施の形態で説明した半導体装置のメモリセル面積は、１０Ｆ２前後であり
、且つ頻繁なリフレッシュは不要である。したがって、メモリセル面積が縮小され、且つ
消費電力が低減することができる。
【０２４２】
図１８に携帯機器のブロック図を示す。図１８に示す携帯機器はＲＦ回路１８０１、アナ
ログベースバンド回路１８０２、デジタルベースバンド回路１８０３、バッテリー１８０
４、電源回路１８０５、アプリケーションプロセッサ１８０６、フラッシュメモリ１８１
０、ディスプレイコントローラ１８１１、メモリ回路１８１２、ディスプレイ１８１３、
タッチセンサ１８１９、音声回路１８１７、キーボード１８１８などより構成されている
。ディスプレイ１８１３は表示部１８１４、ソースドライバ１８１５、ゲートドライバ１
８１６によって構成されている。アプリケーションプロセッサ１８０６はＣＰＵ１８０７
、ＤＳＰ１８０８、インターフェイス１８０９（ＩＦとも記載する。）を有している。一
般にメモリ回路１８１２はＳＲＡＭまたはＤＲＡＭで構成されており、この部分に先の実
施の形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出し
が高速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２４３】
図１９に、ディスプレイのメモリ回路１９５０に先の実施の形態で説明した半導体装置を
使用した例を示す。図１９に示すメモリ回路１９５０は、メモリ１９５２、メモリ１９５
３、スイッチ１９５４、スイッチ１９５５およびメモリコントローラ１９５１により構成
されている。また、メモリ回路は、信号線から入力された画像データ（入力画像データ）
からの信号線、メモリ１９５２、及びメモリ１９５３に記憶されたデータ（記憶画像デー
タ）を読み出し、及び制御を行うディスプレイコントローラ１９５６と、ディスプレイコ
ントローラ１９５６からの信号により表示するディスプレイ１９５７が接続されている。
【０２４４】
まず、ある画像データがアプリケーションプロセッサ（図示しない）によって、形成され
る（入力画像データＡ）。入力画像データＡは、スイッチ１９５４を介してメモリ１９５
２に記憶される。そしてメモリ１９５２に記憶された画像データ（記憶画像データＡ）は
、スイッチ１９５５、及びディスプレイコントローラ１９５６を介してディスプレイ１９
５７に送られ、表示される。
【０２４５】
入力画像データＡに変更が無い場合、記憶画像データＡは通常、３０〜６０Ｈｚ程度の周
期でメモリ１９５２からスイッチ１９５５を介して、ディスプレイコントローラ１９５６
から読み出される。
【０２４６】
次に、例えばユーザーが画面を書き換える操作をしたとき（すなわち、入力画像データＡ
に変更が有る場合）、アプリケーションプロセッサは新たな画像データ（入力画像データ
Ｂ）を形成する。入力画像データＢはスイッチ１９５４を介してメモリ１９５３に記憶さ
れる。この間も定期的にメモリ１９５２からスイッチ１９５５を介して記憶画像データＡ
は読み出されている。メモリ１９５３に新たな画像データ（記憶画像データＢ）が記憶し
終わると、ディスプレイ１９５７の次のフレームより、記憶画像データＢは読み出され、
スイッチ１９５５、及びディスプレイコントローラ１９５６を介して、ディスプレイ１９
５７に記憶画像データＢが送られ、表示がおこなわれる。この読み出しはさらに次に新た
な画像データがメモリ１９５２に記憶されるまで継続される。
【０２４７】
このようにメモリ１９５２及びメモリ１９５３は交互に画像データの書き込みと、画像デ
ータの読み出しを行うことによって、ディスプレイ１９５７の表示をおこなう。なお、メ
モリ１９５２及びメモリ１９５３はそれぞれ別のメモリには限定されず、１つのメモリを
分割して使用してもよい。先の実施の形態で説明した半導体装置をメモリ１９５２及びメ
モリ１９５３に採用することによって、情報の書き込みおよび読み出しが高速で、長期間
の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２４８】
図２０に電子書籍のブロック図を示す。図２０はバッテリー２００１、電源回路２００２
、マイクロプロセッサ２００３、フラッシュメモリ２００４、音声回路２００５、キーボ
ード２００６、メモリ回路２００７、タッチパネル２００８、ディスプレイ２００９、デ
ィスプレイコントローラ２０１０によって構成される。
【０２４９】
ここでは、図２０のメモリ回路２００７に先の実施の形態で説明した半導体装置を使用す
ることができる。メモリ回路２００７の役割は書籍の内容を一時的に保持する機能を持つ
。機能の例としては、ユーザーがハイライト機能を使用する場合などがある。ユーザーが
電子書籍を読んでいるときに、特定の箇所にマーキングをしたい場合がある。このマーキ
ング機能をハイライト機能と言い、表示の色を変える、アンダーラインを引く、文字を太
くする、文字の書体を変えるなどによって、周囲との違いを示すことである。ユーザーが
指定した箇所の情報を記憶し、保持する機能である。この情報を長期に保存する場合には
フラッシュメモリ２００４にコピーしても良い。このような場合においても、先の実施の
形態で説明した半導体装置を採用することによって、情報の書き込みおよび読み出しが高
速で、長期間の記憶保持が可能で、且つ消費電力が十分に低減することができる。
【０２５０】
以上のように、本実施の形態に示す携帯機器には、先の実施の形態に係る半導体装置が搭
載されている。このため、読み出しが高速で、長期間の記憶保持が可能で、且つ消費電力
を低減した携帯機器が実現される。
【０２５１】
本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適宜組み
合わせて用いることができる。
【０２５２】
（実施の形態７）
本明細書等に開示する半導体装置は、さまざまな電子機器（遊技機も含む）に適用するこ
とができる。電子機器としては、例えば、テレビジョン装置（テレビ、またはテレビジョ
ン受信機ともいう）、コンピュータ用などのモニタ、デジタルカメラ、デジタルビデオカ
メラ等のカメラ、デジタルフォトフレーム、携帯電話機（携帯電話、携帯電話装置ともい
う）、携帯型ゲーム機、携帯情報端末、音響再生装置、パチンコ機などの大型ゲーム機な
どが挙げられる。上記実施の形態で説明した液晶表示装置を具備する電子機器の例につい
て説明する。
【０２５３】
図２１（Ａ）は、携帯型の情報端末であり、筐体２１０１、筐体２１０２、第１の表示部
２１０３ａ、第２の表示部２１０３ｂなどによって構成されている。筐体２１０１と筐体
２１０２の内部には、様々な電子部品（例えば、ＣＰＵ、ＭＰＵ、記憶素子など。）が組
み込まれている。また、第１の表示部２１０３ａと第２の表示部２１０３ｂには、画像を
表示するために必要な電子回路（例えば、駆動回路や選択回路など。）が搭載されている
。これら電子部品や電子回路の中に、上述の実施の形態で示した半導体装置を適用するこ
とにより、信頼性の高い携帯型の情報端末とすることができる。なお、先の実施の形態に
示す半導体装置は、筐体２１０１、筐体２１０２の少なくとも一に設けられていればよい
。
【０２５４】
なお、第１の表示部２１０３ａおよび第２の表示部２１０３ｂの少なくとも一方は、タッ
チ入力機能を有するパネルとなっており、例えば図２１（Ａ）の左図のように、第１の表
示部２１０３ａに表示される選択ボタン２１０４ａおよび選択ボタン２１０４ｂにより「
タッチ入力」を行うか、「キーボード入力」を行うかを選択できる。選択ボタンは様々な
大きさで表示できるため、幅広い世代の人が使いやすさを実感できる。ここで、例えば「
キーボード入力」を選択した場合、図２１（Ａ）の右図のように第１の表示部２１０３ａ
にはキーボード２１０５が表示される。これにより、従来の情報端末と同様に、キー入力
による素早い文字入力などが可能となる。
【０２５５】
また、図２１（Ａ）に示す携帯型の情報端末は、図２１（Ａ）の右図のように、筐体２１
０１と筐体２１０２を分離することができる。これにより、筐体２１０１を壁に掛けて大
人数で画面情報を共有しながら、筐体２１０２で画面情報をコントロールするといった操
作が可能となり、非常に便利である。なお、当該装置を使用しない場合は、第１の表示部
２１０３ａ及び第２の表示部２１０３ｂが向かい合うように、筐体２１０１および筐体２
１０２を重ねた状態とすることが好ましい。これにより、外部より加わる衝撃などから第
１の表示部２１０３ａ及び第２の表示部２１０３ｂを保護することができる。第１の表示
部２１０３ａもタッチ入力機能を有するパネルとし、持ち運びの際、さらなる軽量化を図
ることができ、一方の手で筐体２１０２を持ち、他方の手で操作することができるため非
常に便利である。
【０２５６】
図２１（Ａ）は、様々な情報（静止画、動画、テキスト画像など）を表示する機能、カレ
ンダー、日付又は時刻などを表示部に表示する機能、表示部に表示した情報を操作又は編
集する機能、様々なソフトウェア（プログラム）によって処理を制御する機能、等を有す
ることができる。また、筐体の裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端
子など）、記録媒体挿入部などを備える構成としてもよい。
【０２５７】
また、図２１（Ａ）に示す携帯型の情報端末は、無線で情報を送受信できる構成としても
よい。無線により、電子書籍サーバから、所望の書籍データなどを購入し、ダウンロード
する構成とすることも可能である。
【０２５８】
さらに、図２１（Ａ）に示す筐体２１０１や筐体２１０２にアンテナやマイク機能や無線
機能を持たせ、携帯電話として用いてもよい。
【０２５９】
図２１（Ｂ）は、電子書籍の一例を示している。例えば、電子書籍２１２０は、筐体２１
２１および筐体２１２３の２つの筐体で構成されている。筐体２１２１および筐体２１２
３は、軸部２１２２により一体とされており、該軸部２１２２を軸として開閉動作を行う
ことができる。このような構成により、紙の書籍のような動作を行うことが可能となる。
【０２６０】
筐体２１２１には表示部２１２５が組み込まれ、筐体２１２３には表示部２１２７が組み
込まれている。表示部２１２５および表示部２１２７は、続き画面を表示する構成として
もよいし、異なる画面を表示する構成としてもよい。異なる画面を表示する構成とするこ
とで、例えば右側の表示部（図２１（Ｂ）では表示部２１２５）に文章を表示し、左側の
表示部（図２１（Ｂ）では表示部２１２７）に画像を表示することができる。上述の実施
の形態で示した半導体装置を適用することにより、信頼性の高い電子書籍２１２０とする
ことができる。
【０２６１】
また、図２１（Ｂ）では、筐体２１２１に操作部などを備えた例を示している。例えば、
筐体２１２１において、電源２１２６、操作キー２１２８、スピーカー２１２９などを備
えている。操作キー２１２８により、頁を送ることができる。なお、筐体の表示部と同一
面にキーボードやポインティングデバイスなどを備える構成としてもよい。また、筐体の
裏面や側面に、外部接続用端子（イヤホン端子、ＵＳＢ端子など）、記録媒体挿入部など
を備える構成としてもよい。さらに、電子書籍２１２０は、電子辞書としての機能を持た
せた構成としてもよい。
【０２６２】
また、電子書籍２１２０は、無線で情報を送受信できる構成としてもよい。無線により、
電子書籍サーバから、所望の書籍データなどを購入し、ダウンロードする構成とすること
も可能である。
【０２６３】
図２１（Ｃ）は、スマートフォンであり、筐体２１３０と、ボタン２１３１と、マイクロ
フォン２１３２と、タッチパネルを備えた表示部２１３３と、スピーカー２１３４と、カ
メラ用レンズ２１３５と、を具備し、携帯型電話機としての機能を有する。実施の形態１
または２で示した半導体装置を適用することにより、信頼性の高いスマートフォンとする
ことができる。
【０２６４】
表示部２１３３は、使用形態に応じて表示の方向が適宜変化する。また、表示部２１３３
と同一面上にカメラ用レンズ２１３５を備えているため、テレビ電話が可能である。スピ
ーカー２１３４及びマイクロフォン２１３２は音声通話に限らず、テレビ電話、録音、再
生などが可能である。
【０２６５】
また、外部接続端子２１３６はＡＣアダプタ及びＵＳＢケーブルなどの各種ケーブルと接
続可能であり、充電及びパーソナルコンピュータなどとのデータ通信が可能である。また
、外部メモリスロット（図示せず）に記録媒体を挿入し、より大量のデータ保存及び移動
に対応できる。
【０２６６】
また、上記機能に加えて、赤外線通信機能、テレビ受信機能などを備えたものであっても
よい。
【０２６７】
図２１（Ｄ）は、デジタルビデオカメラであり、本体２１４１、表示部２１４２、操作ス
イッチ２１４３、バッテリー２１４４などによって構成されている。上述の実施の形態で
示した半導体装置を適用することにより、信頼性の高いデジタルビデオカメラとすること
ができる。
【０２６８】
図２１（Ｅ）は、テレビジョン装置の一例を示している。テレビジョン装置２１５０は、
筐体２１５１に表示部２１５３が組み込まれている。表示部２１５３により、映像を表示
することが可能である。また、ここでは、スタンド２１５５により筐体２１５１を支持し
た構成を示している。上述の実施の形態で示した半導体装置を適用することにより、信頼
性の高いテレビジョン装置２１５０とすることができる。
【０２６９】
テレビジョン装置２１５０の操作は、筐体２１５１が備える操作スイッチや、別体のリモ
コン操作機により行うことができる。また、リモコン操作機に、当該リモコン操作機から
出力する情報を表示する表示部を設ける構成としてもよい。
【０２７０】
なお、テレビジョン装置２１５０は、受信機やモデムなどを備えた構成とする。受信機に
より一般のテレビ放送の受信を行うことができ、さらにモデムを介して有線または無線に
よる通信ネットワークに接続することにより、一方向（送信者から受信者）または双方向
（送信者と受信者間、あるいは受信者間同士など）の情報通信を行うことも可能である。
【０２７１】
以上、本実施の形態に示す構成、方法などは、他の実施の形態に示す構成、方法などと適
宜組み合わせて用いることができる。
【符号の説明】
【０２７２】
１００        基板
１０２        下地膜
１０３        酸化物半導体膜
１０４        酸化物半導体層
１０４ａ      低抵抗領域
１０４ｂ      チャネル形成領域
１０５        マスク
１０６        ゲート絶縁膜
１０７        導電膜
１０８        ゲート電極
１０９        不純物イオン
１１０        第１の層間絶縁膜
１１２        第２の層間絶縁膜
１１３        溝部
１１４        電極
１１５        マスク
１１６        配線
１２０        トランジスタ
７０２        導電膜
７０３        開口部
７０４        酸化物半導体膜
７０５        溝部
７０６        電極
７０８        酸化物半導体層
７１０        構造体
７２０        トランジスタ
１４００      基板
１４０６      素子分離絶縁層
１４０８      ゲート絶縁膜
１４１０      ゲート電極
１４１６      チャネル形成領域
１４２０      不純物領域
１４２４      金属間化合物領域
１４２８      絶縁膜
１４３０      絶縁膜
１４５０      第３の層間絶縁膜
１４５３      導電層
１４５４      絶縁膜
１４５６      配線
１４６０      トランジスタ
１４６２      トランジスタ
１４６４      容量素子
１５５０      メモリセル
１５５１      メモリセルアレイ
１５５１ａ    メモリセルアレイ
１５５１ｂ    メモリセルアレイ
１５５３      周辺回路
１６００      基板
１７０１      トランジスタ
１７０２      トランジスタ
１７０３      トランジスタ
１７０４      トランジスタ
１７０５      トランジスタ
１７０６      トランジスタ
１７０７      Ｘデコーダー
１７０８      Ｙデコーダー
１７１１      トランジスタ
１７１２      保持容量
１７１３      Ｘデコーダー
１７１４      Ｙデコーダー
１８０１      ＲＦ回路
１８０２      アナログベースバンド回路
１８０３      デジタルベースバンド回路
１８０４      バッテリー
１８０５      電源回路
１８０６      アプリケーションプロセッサ
１８０７      ＣＰＵ
１８０８      ＤＳＰ
１８０９      インターフェイス
１８１０      フラッシュメモリ
１８１１      ディスプレイコントローラ
１８１２      メモリ回路
１８１３      ディスプレイ
１８１４      表示部
１８１５      ソースドライバ
１８１６      ゲートドライバ
１８１７      音声回路
１８１８      キーボード
１８１９      タッチセンサ
１９５０      メモリ回路
１９５１      メモリコントローラ
１９５２      メモリ
１９５３      メモリ
１９５４      スイッチ
１９５５      スイッチ
１９５６      ディスプレイコントローラ
１９５７      ディスプレイ
２００１      バッテリー
２００２      電源回路
２００３      マイクロプロセッサ
２００４      フラッシュメモリ
２００５      音声回路
２００６      キーボード
２００７      メモリ回路
２００８      タッチパネル
２００９      ディスプレイ
２０１０      ディスプレイコントローラ
２１０１      筐体
２１０２      筐体
２１０３ａ    第１の表示部
２１０３ｂ    第２の表示部
２１０４ａ    選択ボタン
２１０４ｂ    選択ボタン
２１０５      キーボード
２１２０      電子書籍
２１２１      筐体
２１２２      軸部
２１２３      筐体
２１２５      表示部
２１２６      電源
２１２７      表示部
２１２８      操作キー
２１２９      スピーカー
２１３０      筐体
２１３１      ボタン
２１３２      マイクロフォン
２１３３      表示部
２１３４      スピーカー
２１３５      カメラ用レンズ
２１３６      外部接続端子
２１４１      本体
２１４２      表示部
２１４３      操作スイッチ
２１４４      バッテリー
２１５０      テレビジョン装置
２１５１      筐体
２１５３      表示部
２１５５      スタンド
【図１】
0005490948.tif 000003
【図２】
0005490948.tif 000004
【図３】
0005490948.tif 000005
【図４】
0005490948.tif 000006
【図５】
0005490948.tif 000007
【図６】
0005490948.tif 000008
【図７】
0005490948.tif 000009
【図８】
0005490948.tif 000010
【図９】
0005490948.tif 000011
【図１０】
0005490948.tif 000012
【図１１】
0005490948.tif 000013
【図１２】
0005490948.tif 000014
【図１３】
0005490948.tif 000015
【図１４】
0005490948.tif 000016
【図１５】
0005490948.tif 000017
【図１６】
0005490948.tif 000018
【図１７】
0005490948.tif 000019
【図１８】
0005490948.tif 000020
【図１９】
0005490948.tif 000021
【図２０】
0005490948.tif 000022
【図２１】
0005490948.tif 000023