(57)【特許請求の範囲】
【請求項１】
オペアンプと、前記オペアンプの出力をゲート端子に入力し動作するＦＥＴと、前記ＦＥＴのドレイン端子に流れる電流を前記オペアンプに帰還するカレントミラー回路と、を含んで構成するバイアス回路であって、
前記オペアンプの−の入力端子には前記カレントミラー回路の出力電流が、他の入力端子には電流源の出力電流がそれぞれ入力され、
前記カレントミラー回路を構成する各ＦＥＴはバックゲート端子を有し、前記各ＦＥＴのバックゲート端子には共通に接続され同時に制御され、
前記カレントミラー回路を構成する前記各ＦＥＴは、Ｐ型のＦＥＴで構成され、
前記カレントミラー回路を構成する前記各ＦＥＴのバックゲート端子の電位は前記カレントミラー回路を構成する前記各ＦＥＴのドレイン端子の電位にダイオード接続された別のＦＥＴのドレイン端子から生成することを特徴とするバイアス回路。
【請求項２】
請求項１記載のバイアス回路において、前記電流源が定電流源であることを特徴とするバイアス回路。
【請求項３】
請求項１記載のバイアス回路において、前記電流源が可変電流源であることを特徴とするバイアス回路。
【請求項４】
オペアンプと、前記オペアンプの出力をゲート端子に入力し動作するＦＥＴと、前記ＦＥＴのドレイン端子に流れる電流を前記オペアンプに帰還するカレントミラー回路と、前記カレントミラー回路のバックゲート端子に流れる電流を引き抜くオフセット回路と、を含んで構成するバイアス回路であって、
前記オペアンプの−の入力端子には前記カレントミラー回路の出力電流と前記オフセット回路の出力電流が、他の入力端子には電流源の出力電流がそれぞれ入力され、
前記カレントミラー回路を構成する各ＦＥＴはバックゲート端子を有し、前記各ＦＥＴのバックゲート端子は共通に接続され同時に制御することを特徴とするバイアス回路。
【請求項５】
オペアンプと、前記オペアンプの出力をゲート端子に入力し動作する第１のＦＥＴと、前記第１のＦＥＴのドレイン端子に流れる電流を前記オペアンプの−の入力端子に帰還する第１のカレントミラー回路と、前記第１のカレントミラー回路と並列に接続される第２のカレントミラー回路と、を含んで構成するバイアス回路であって、
前記第１のカレントミラー回路を構成する各ＦＥＴには可変電圧が入力され、前記第２のカレントミラー回路を構成する各ＦＥＴには固定電圧が入力されることを特徴とするバイアス回路。
【請求項６】
請求項５記載のバイアス回路において、前記第１のカレントミラー回路を構成する各ＦＥＴ及び前記第２のカレントミラー回路を構成する各ＦＥＴはバックゲート端子を有し、
前記第１のカレントミラー回路を構成する各ＦＥＴ及び前記第２のカレントミラー回路を構成する前記各ＦＥＴのバックゲート端子は略同電位となることを特徴とするバイアス回路。
【請求項７】
請求項５または６に記載のバイアス回路において、前記オペアンプの他の入力端子に定電流源が接続されていることを特徴とするバイアス回路。
【請求項８】
請求項５または６に記載のバイアス回路において、前記オペアンプの他の入力端子に可変電流源が接続されていることを特徴とするバイアス回路。
【請求項９】
請求項５に記載のバイアス回路において、該バイアス回路は更に前記オペアンプの出力とＲＦ信号の交流成分とを加算した信号をゲート端子に入力する第２のＦＥＴを有し、
前記第２のＦＥＴのドレイン端子電圧を前記可変電圧とすることを特徴とするバイアス回路。
【請求項１０】
請求項５に記載のバイアス回路において、前記オペアンプの駆動電源電圧を前記固定電圧とすることを特徴とするバイアス回路。
【請求項１１】
請求項１乃至１０のいずれか１項に記載のバイアス回路を利用することを特徴とする電力増幅器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２以上の周波数帯域を使用する携帯電話装置の電力増幅器、特にバイアス回路内で用いられるＦＥＴの閾値低下方法に関する。
【背景技術】
【０００２】
カレントミラー回路は、参照電流ＩＲＥＦに対してＦＥＴのサイズの比で決まる電流を流すように制御する回路である。図１は、一般的なカレントミラー回路の構成を表す回路図である。
【０００３】
カレントミラー回路で一定電流Ｉ１を流す場合以下の数式が成り立つ。
【０００４】
【数１】
0005488171.tif 000002
【０００５】
ここでβは係数、ＶＧ１は該カレントミラー回路のゲート端子電圧、Ｖｔｈはカレントミラー回路を構成するＦＥＴの閾値電圧をそれぞれ表す。係数βは以下の式で表される。
【０００６】
【数２】
0005488171.tif 000003
【０００７】
この式で、Ｗは図１のＦＥＴのゲート幅、Ｌはゲート長、μは移動度、Ｃｏｘは酸化膜容量である。
【０００８】
（数１）を変形すると、ゲート端子電圧ＶＧ１は以下のように表される。
【０００９】
【数３】
0005488171.tif 000004
【００１０】
これらの関係から、トランスコンダクタンスｇｍ１は以下のように求めることができる。
【００１１】
【数４】
0005488171.tif 000005
【００１２】
以上のような式で記述される従来のバイアス方式では電流量を制御することで、正確なトランスコンダクタンスを制御することが理論上可能である。
【００１３】
しかし実際は、図２に見られるようなドレイン変調効果がＦＥＴに生じる。図２はＦＥＴのドレイン変調効果を表すグラフである。
【００１４】
ドレイン変調効果とは、ゲート電圧に比例してソース・ドレイン間における反転層の厚みを増すことでコンダクタンスがゲート電圧に比例して上がることを言う。
【００１５】
図２のグラフでは、横軸にソース・ドレイン間電圧ＶＤＳ、縦軸にドレイン端子に流れる電流ＩＤを表す。図２のグラフでは実線が理想値であり、破線が実測値である。
【００１６】
この図からも明らかな通り、理論的にはＦＥＴが飽和領域に達すると、一定の電流値を保つはずである。しかし、実際にはゲート・ドレイン間電圧の影響を受けてソース・ドレイン間電流ＩＤも比例して増加することとなる。図２では、Ｃ点とＢ点との差が、理論値と実測値の差となる。
【００１７】
この実測値に基づく電流ＩＤを表す数式は以下の通りになる。
【００１８】
【数５】
0005488171.tif 000006
【００１９】
ここでＶＤＳはドレイン・ソース間電圧、λはドレイン変調係数である。
【００２０】
ここからトランスコンダクタンスを導出すると以下のようになる。
【００２１】
【数６】
0005488171.tif 000007
【００２２】
このような理想値と実測値の修正方法には種々の方法が提案されている。
【００２３】
従来から公知な手段としては、カスコードカレントミラー回路が上げられる。これは、参照電流ＩＲＥＦの入力されるＦＥＴと、参照電流ＩＲＥＦと等しい電流を出力するＦＥＴのソース・ドレイン間電圧を等しくすることで、ドレイン変調効果を打ち消すことを目的としている。このカスコードカレントミラーの利用は国際公開ＷＯ２００９／０３７７６２Ａ１でも述べられている通り、公知である。
【先行技術文献】
【特許文献】
【００２４】
【特許文献１】国際公開  ＷＯ２００９／０３７７６２Ａ１
【発明の概要】
【発明が解決しようとする課題】
【００２５】
しかし、カスコードカレントミラー回路では、回路規模が大きくなり、最小許容電圧が高くなる。
【００２６】
また、単にカスコードカレントミラー回路を用いるだけでは、ドレイン変調効果の影響を反映して制御することはできない。
【００２７】
本発明の目的は、低電圧でも動作し、ドレイン電圧の変化を反映させた電流を制御できるバイアス回路を提供することにある。
【００２８】
本発明の前記並びにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２９】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００３０】
本発明の代表的な実施の形態に関わるバイアス回路は、オペアンプと、オペアンプの出力をゲート端子に入力し動作するＦＥＴと、ＦＥＴのドレイン端子に流れる電流をオペアンプの一の入力端子に帰還するカレントミラー回路と、を含み、カレントミラー回路を構成する各ＦＥＴはバックゲート端子を有する４端子型であり、各ＦＥＴのバックゲート端子は同電位をとることを特徴とする。
【００３１】
このバイアス回路において、オペアンプの他の入力端子に定電流源が接続されていることを特徴としても良い。
【００３２】
このバイアス回路において、オペアンプの他の入力端子に可変電流源が接続されていることを特徴としても良い。
【００３３】
これらのバイアス回路において、カレントミラー回路はＰ型ＦＥＴにより構成され、このカレントミラー回路を構成する各ＦＥＴのバックゲート端子はこのカレントミラー回路を構成する各ＦＥＴのソース端子の電位から生成されることを特徴としても良い。
【００３４】
これらのバイアス回路において、カレントミラー回路はＰ型のＦＥＴにより構成され、このカレントミラー回路を構成する各ＦＥＴのバックゲート端子の電位はカレントミラー回路を構成する各ＦＥＴのドレイン端子の電位にダイオード接続されたＦＥＴのソース端子から生成することを特徴としても良い。
【００３５】
本発明の代表的な実施の形態に関わる別のバイアス回路は、オペアンプと、オペアンプの出力をゲート端子に入力し動作する第１のＦＥＴと、第１のＦＥＴのドレイン端子に流れる電流をオペアンプの一の入力端子に帰還する第１のカレントミラー回路と、第１のカレントミラー回路と並列に接続される第２のカレントミラー回路と、を含み、第１のカレントミラー回路を構成する各ＦＥＴには可変電圧が入力され、第２のカレントミラー回路を構成する各ＦＥＴには固定電圧が入力されることを特徴とする。
【００３６】
このバイアス回路において、第１のカレントミラー回路を構成する各ＦＥＴ及び第２のカレントミラー回路を構成する各ＦＥＴはバックゲート端子を有する４端子型であり、第１のカレントミラー回路を構成する各ＦＥＴ及び第２のカレントミラー回路を構成する各ＦＥＴのバックゲート端子は略同電位となることを特徴としても良い。
【００３７】
これらのバイアス回路において、オペアンプの他の入力端子に定電流源が接続されていることを特徴としても良い。
【００３８】
これらのバイアス回路において、オペアンプの他の入力端子に可変電流源が接続されていることを特徴としても良い。
【００３９】
このバイアス回路において、該バイアス回路は更にオペアンプの出力とＲＦ信号の交流成分とを加算した信号がゲート端子に入力される第２のＦＥＴを有し、第２のＦＥＴのドレイン端子電圧を可変電圧とすることを特徴としても良い。
【００４０】
このバイアス回路において、オペアンプの駆動電源電圧を固定電圧とすることを特徴としても良い。
【００４１】
これらのバイアス回路を利用した電力増幅器も本発明の射程に含まれる。
【００４２】
本発明に関わるカレントミラー回路は、バックゲート端子を有するＰ型ＦＥＴを含み、Ｐ型ＦＥＴのバックゲート端子を操作することでＰ型ＦＥＴの閾値電圧を制御することが可能なことを特徴とする。
【発明の効果】
【００４３】
本発明のバイアス回路は、バックゲート効果を利用してＰ型のＦＥＴの閾値電圧を低くすることを利用する。これにより低電圧でも動作し、ドレイン電圧の変化を反映した電流を制御することが可能となる。
【図面の簡単な説明】
【００４４】
【図１】一般的なカレントミラー回路の構成を表す回路図である。
【図２】ＦＥＴのドレイン変調効果を表すグラフである。
【図３】本発明の第１の実施の形態に関わるバイアス回路の基本的な動作を説明する回路図である。
【図４】第１の実施の形態に関わるバイアス回路のバックゲート効果を説明する回路図である。
【図５】ＦＥＴのバックゲート端子・ドレイン端子間の抵抗接続の効果を表すグラフである。
【図６】バックゲート端子を入力電圧Ｖｉｎ側に接続した際の閾値電圧Ｖｔｈの変化を表すグラフである。
【図７】バックゲート端子を接地した際の閾値電圧Ｖｔｈの変化を表すグラフである。
【図８】第１の実施の形態に関わるバイアス回路の構成を表す回路図である。
【図９】入力電圧Ｖｉｎ１、Ｖｉｎ２の関係を表すグラフである。
【図１０】定電流源Ｉｃｏｎｔを可変にした場合のバイアス回路の出力変化を表すグラフである。
【図１１】本発明の第３の実施の形態に関わるバイアス回路の構成を表す回路図である。
【図１２】本発明の第３の実施の形態に関わる別のバイアス回路の構成を表す回路図である。
【図１３】本発明の第３の実施の形態に関わる更に別のバイアス回路の構成を表す回路図である。
【図１４】第１乃至第３の実施の形態のバイアス回路から構成されるマルチバンド用のバイアス回路のブロック図である。
【図１５】低バンド側増幅器で求められる出力波形を表す概念図である。
【図１６】高バンド側増幅器で求められる出力波形を表す概念図である。
【図１７】ＦＥＴＭ３のドレイン・ソース間電圧Ｖｄとドレイン電流であるＩｄとの対応を表すグラフである。
【図１８】現在広く適用されているリチウムイオン電池の放電容量と端子電圧の関係を表すグラフである。
【図１９】本発明の第５の実施の形態に関わる電力増幅器の構成を表すブロック図である。
【図２０】本発明の第５の実施の形態に関わる別の電力増幅器の構成を表すブロック図である。
【図２１】（ａ）はＰ型のＭＯＳＦＥＴの断面図であり、（ｂ）はこのＭＯＳＦＥＴに流れる電流を特定するための概念図である。
【図２２】第１乃至第３の実施の形態のバイアス回路から構成される電力増幅器周辺の構成を示す図である。
【発明を実施するための形態】
【００４５】
以下、図を用いて本発明の実施の形態を説明する。
【００４６】
（第１の実施の形態）
図３は本発明の第１の実施の形態に関わるバイアス回路の基本的な動作を説明する回路図である。
【００４７】
図３のバイアス回路は、バイアス用のオペアンプＢＩＡＳ及びＰＢＵＦの縦続接続を基本構成とする。これらのオペアンプの電源は専用電源であるＶｂｉａｓから供給される。
【００４８】
オペアンプＢＩＡＳのそれぞれの入力端子にはダイオード接続されたＦＥＴＭ１、Ｍ２が接続される。これらのＦＥＴＭ１，Ｍ２は、ダイオード接続をしており、製造プロセスの都合でこのような構成となっている。なお「ＦＥＴＭ１」は「ＦＥＴ  Ｍ１」のように分解して理解されたい。他の「ＦＥＴ」についても同様である。
【００４９】
オペアンプＢＩＡＳの一方の入力端子（＋）には定電流源Ｉｃｏｎｔが接続される。オペアンプＢＩＡＳの他方の入力端子（−）にはカレントミラー回路ＣＭの出力が入力される。
【００５０】
カレントミラー回路ＣＭは、オペアンプＢＩＡＳの出力に由来するＦＥＴＭ３のドレイン端子に流れる電流をオペアンプＢＩＡＳの入力端子（−）に帰還するための電流複製回路である。
【００５１】
オペアンプＢＩＡＳの出力端子には既述のＦＥＴＭ３のゲート端子、及びフィルタを介してオペアンプＰＢＵＦの入力端子（＋）に接続される。
【００５２】
フィルタ回路ＦＩ１はオペアンプＢＩＡＳから発する雑音を抑圧することを目的とした回路である。
【００５３】
オペアンプＰＢＵＦはオペアンプＢＩＡＳの出力及びオペアンプＰＢＵＦ自身の出力を比較することで、オペアンプＢＩＡＳと同じ電位を出力するバッファ増幅器として機能するオペアンプである。オペアンプＰＢＵＦとＲＦ信号が加算され、ＦＥＴＭ４のゲート端子に入力される。
【００５４】
ＲＦ端子は直流成分を除去する容量を挟んで、ＦＥＴＭ４のゲート端子に接続される。これにより、オペアンプＰＢＵＦの出力及びＲＦの交流成分が加算される形でＦＥＴＭ４のゲート端子に入力されることとなる。
【００５５】
ＦＥＴＭ４は、該ＦＥＴＭ４のゲート端子に掛かるＲＦの交流成分を増幅し、出力電力Ｐｏｕｔを出力する増幅回路である。
【００５６】
カレントミラー回路ＣＭは、ＦＥＴＭ３のドレイン端子の電流をオペアンプＢＩＡＳの入力端子に帰還するための電流複製回路である。このカレントミラー回路はＰ型のＦＥＴにより構成されている。このカレントミラー回路ＣＭは２つのＦＥＴのソース端子が接続される。また２つのＦＥＴのゲート端子は同電位となる。
【００５７】
図３のバイアス回路は、カレントミラー回路ＣＭを構成するＦＥＴのドレイン端子にかかる電圧の影響を強く受ける。具体的には入力電圧Ｖｉｎが低下すると、ＦＥＴＭ３に流れる電流もドレイン変調効果で低下する（図２のグラフで電圧が低電位に遷移する）。この結果ＦＥＴＭ１の電位も変化する。
【００５８】
ＦＥＴＭ３のドレイン電位が変化すると、ＦＥＴＭ３のドレイン変調効果の影響を受け流れる電流が変わる。ＦＥＴＭ３の電流の変化はカレントミラー回路ＣＭを介してＦＥＭ１のドレインゲート端子に負帰還がかかり、ＦＥＴＭ３にはＦＥＴＭ２に流れる電流に比例した電流が流れる。このため最終的には入力電圧Ｖｉｎが変化しても一定の電流がＦＥＴＭ３に流れる。
【００５９】
オペアンプＰＢＵＦの一方の入力端子（＋）の電位はＦＥＴＭ３のゲート端子の電位である。オペアンプＰＢＵＦの一方の入力端子（−）の電位はオペアンプＰＢＵＦ自身の出力である。従って、オペアンプＰＢＵＦの出力の電位はほぼＦＥＴＭ３のゲート端子の電位といえ、ＦＥＴＭ３のゲート端子とＦＥＴＭ４のゲート端子は共通の電位が与えられることとなる。
【００６０】
ＦＥＴＭ３と共通の直流電位が与えられるＦＥＴＭ４にも一定のバイアス電流が流れる。消費電力低減のため、入力電圧ＶｉｎはＦＥＴＭ４のドレインに印加され、出力電力Ｐｏｕｔを減少させるため入力電圧Ｖｉｎを減少させる。この際、カレントミラー回路ＣＭに加えられる電圧も減少する。
【００６１】
図４は、第１の実施の形態に関わるバイアス回路のバックゲート効果を説明する回路図である。
【００６２】
本図では図３のカレントミラー回路ＣＭを構成するＦＥＴにバックゲート端子つきの物を使用する。本発明においては、このカレントミラー回路を構成するＦＥＴのバックゲート端子をドレイン端子側に接続する点に特徴がある。本発明では、抵抗Ｒｒを介してバックゲート電位を設定している。この抵抗Ｒｒは各ＦＥＴのバックゲート端子に電流が流れることを抑圧するために挿入されている。
【００６３】
図４中のバックゲートバイアス回路Ｂ１は、各ＦＥＴのバックゲート電圧を決定する回路である。バックゲートバイアスＢ１の出力端子にはカレントミラー回路ＣＭを構成するＦＥＴのバックゲート端子が抵抗を介して接続される。同時にバックゲートバイアス回路Ｂ１の出力は一定バイアス電位を印加した定電流動作をするＦＥＴによりバイアスされる。
【００６４】
図２１（ａ）はバックゲートバイアス回路Ｂ１に用いるＰ型のＦＥＴの断面図である。      
【００６５】
カレントミラー回路ＣＭが動作する際には、バックゲートバイアス回路Ｂ１はダイオードとして通電する。一方、カレントミラー回路ＣＭが動作しないときには、バックゲートバイアス回路Ｂ１の通電はなくなる。結果、バックゲート端子への常時通電による消費電力の増加を防ぐことが可能となる。
【００６６】
導通時には、バックゲートバイアス回路Ｂ１はダイオードの電圧降下量だけ電圧降下を発生させる（約０．６Ｖ）。電源電圧からこの値を引いた値が各カレントミラー回路を構成するＦＥＴのバックゲートに掛かる電圧となる。
【００６７】
このバックゲートに挿入した抵抗Ｒｒの効果について図５及び図２１（ｂ）を用いて説明する。
【００６８】
図５はＦＥＴのバックゲート端子・ドレイン端子間の抵抗接続の効果を表すグラフである。図５（ａ）は、抵抗Ｒｒが無い場合のグラフである。一方、同（ｂ）は、５ｋΩの抵抗Ｒｒをバックゲート端子・ドレイン端子間に挿入した場合のグラフである。両グラフとも縦軸はバックゲートバイアス回路Ｂ１に流れる電流の総量（＃３）と、流れる電流のうちバックゲート端子から流れる電流（＃２）と、ダイオード接続したＦＥＴに流れる電流（＃１）を示す。また、横軸はソース端子電位を０Ｖ基準とした際のドレイン端子の電位を表す。
【００６９】
また、図２１（ｂ）は後述する図５の各グラフがＦＥＴのどこの電流を計測したものかを表す概念図である。図２１（ｂ）中の＃１、＃２、＃３は、図５の各グラフの計測点を表す。
【００７０】
抵抗が無いときにはバックゲート端子・ドレイン端子間の電位差が開くほどに電流は流れる（図５（ａ））。しかし、５ｋΩの抵抗Ｒｒを挿入することで、電流を最小限に抑えることが可能となる。これによりバックゲート接続を行う各ＦＥＴにおける消費電力の低減を図ることが可能となる。
【００７１】
上記のバックゲート端子をバイアスする接続形態では、各ＦＥＴの閾値電圧Ｖｔｈを低下させることが可能となる。図６及び図７は各ＦＥＴの閾値電圧Ｖｔｈの対比を行うグラフである。
【００７２】
図６は、バックゲート端子を入力電圧Ｖｉｎ側に接続した際の閾値電圧Ｖｔｈの変化を表すグラフである。図７は、バックゲート端子をドレイン電位にバイアスした際の閾値電圧Ｖｔｈの変化を表すグラフである。それぞれ（ａ）は回路の構成を表し、（ｂ）は閾値電圧の変化を表す。
【００７３】
図６の様に、バックゲート端子を入力電圧Ｖｉｎ側に接続した際、電流１００μＡ時には閾値電圧Ｖｔｈは０．６２Ｖとなる。これに対し、図７の場合、すなわちバックゲート端子を接地した際には、電流１００μＡ時には閾値電圧Ｖｔｈは０．４７Ｖとなる。
【００７４】
このようにバックゲート端子をドレイン電位にバイアスし閾値電圧Ｖｔｈを低下させること、及びバックゲート端子・ドレイン端子間に抵抗を挿入し電流を抑制することで、消費電力を低下させ、あわせて帰還回路の低電圧動作マージンを拡大させる一助となる。
【００７５】
次に、ここまで説明した要素技術を組み合わせたバイアス回路について説明する。
【００７６】
図８は、本実施の形態に関わるバイアス回路の構成を表す回路図である。
【００７７】
このバイアス回路では、二つの入力電圧Ｖｉｎ１、Ｖｉｎ２に対応して二つのカレントミラー回路ＣＭ１、ＣＭ２を有する点に特徴がある。
【００７８】
入力電圧Ｖｉｎ１は、５．１Ｖから０．５Ｖまで電圧が変動する可変電圧であることを想定する。これは消費電力を削減するため、出力電力の増減に応じて増幅回路の電源に印加するＶｉｎを昇圧・降圧させ、必要十分な消費電力で動作させるためである。この値は、後述するＷ−ＣＤＭＡ、ＧＳＭ兼用のバイアス回路で用いることを想定したものである。無論、用途によってはこの値以外の電圧を入力電圧としてもかまわない。
【００７９】
本実施の形態では、入力電圧Ｖｉｎ１の電位はＲＦ増幅用ＦＥＴＭ４のドレイン端子にも印加する。これにより、入力電圧Ｖｉｎ１を修正することで、ＦＥＴＭ４の出力電力を調整することが可能となる。なお、入力電圧Ｖｉｎ１は本図では図示しないＤＣＤＣコンバータ１０１（図１４記載）から供給を受けるものである。
【００８０】
これにより、ＦＥＴＭ４の出力電力を小さくする際には、カレントミラー回路ＣＭ１に供給される電圧も小さくなる。また、ＦＥＴＭ４の出力電力Ｐｏｕｔを大きくする際には、カレントミラー回路ＣＭ１に供給される電圧も大きくなる。
【００８１】
一方、入力電圧Ｖｉｎ２は、２．７Ｖの固定電圧である。本実施の形態では、この入力電圧Ｖｉｎ２はオペアンプバイアス回路用電圧Ｖｂｉａｓと同じものとしている。後述するＷ−ＣＤＭＡ、ＧＳＭ兼用のバイアス回路でこの値を用いているためである。しかし異なる一定の電圧をＶｉｎ２に入力しても良い。
【００８２】
カレントミラー回路ＣＭ１は入力電圧Ｖｉｎ１を電源電圧としたカレントミラー回路である。またカレントミラー回路ＣＭ２は入力電圧Ｖｉｎ２を電源電圧としたカレントミラー回路である。カレントミラー回路ＣＭ１とＣＭ２の入力端はいずれもＦＥＴＭ３ドレイン端子に接続される。一方、各カレントミラー回路の出力端はＦＥＴＭ１のドレイン端子に接続される。
【００８３】
２つのカレントミラー回路に入力される電流をＩｃｉｎ、カレントミラー回路ＣＭ１に流れる電流をＩｃｍ１、カレントミラー回路ＣＭ２に流れる電流をＩｃｍ２、２つのカレントミラー回路から出力される電流をＩｃｏｕｔと定義する。キルヒホッフの法則及びカレントミラー回路の電流の複製の性質より、以下のような関係になる。
【００８４】
【数７】
0005488171.tif 000008
【００８５】
すなわち、カレントミラーＣＭ１、ＣＭ２のいずれの電流量が大小したとしても、結果としてＩｃｉｎとＩｃｏｕｔは等しくなる。
【００８６】
Ｉｃｉｎ、すなわちＦＥＴＭ３のドレイン電流は、カレントミラーＣＭ１、ＣＭ２で折り返され、ＦＥＴＭ１に加えられる。このＦＥＴＭ１のゲート電圧をＦＥＴＭ２のゲート電圧と同じにするように帰還を掛ける。
【００８７】
ここで２つの入力電圧Ｖｉｎ１、Ｖｉｎ２の影響を説明する。
【００８８】
２つのカレントミラー回路のバックゲート回路はそれぞれのバックゲートバイアス回路Ｂ１、Ｂ２のドレイン端子で接続されている（図８＃Ａ）。既に述べたとおり、入力電圧Ｖｉｎ２は２．７Ｖ固定である。従って図８の＃Ａは最低でも約２．１Ｖ（＝入力電圧Ｖｉｎ２−ダイオード電圧降下量０．６Ｖ）の電圧が各カレントミラー回路のバックゲート端子に掛かることになる。
【００８９】
図９は、この入力電圧Ｖｉｎ１、Ｖｉｎ２の関係を表すグラフである。このグラフの縦軸が入力電圧Ｖｉｎ１、Ｖｉｎ２の電圧（Ｖ）を表し、横軸が増幅回路の出力（ｄＢｍ）を表す。
【００９０】
入力電圧Ｖｉｎ１の電圧が比較的高い間、すなわち想定する出力電力Ｐｏｕｔの値が高い間は、増幅回路の出力と入力電圧Ｖｉｎ１は正比例する。
【００９１】
上述の通り、増幅回路の電源電位は入力電圧Ｖｉｎ１と同じものを与える。このようにすると、例えばＷ−ＣＤＭＡをアプリケーションとする場合は消費電力を低減するために、出力電圧が０．５Ｖ程度まで下がる場合がある。Ｖｉｎ１が０．７Ｖ程度まで低下すると、カレントミラー回路ＣＭ１の動作が不安定となり結果、図３で想定するＦＥＴＭ１への帰還動作をしなくなる。
【００９２】
しかし、併設するカレントミラーＣＭ２は２．７Ｖで駆動している。入力電圧Ｖｉｎ１の低下により、カレントミラーＣＭ１を構成するＦＥＴの閾値電圧Ｖｔｈに近づく。一方で、電圧の変動しないカレントミラー回路ＣＭ２は安定して動作する。これによりカレントミラー回路ＣＭ１とカレントミラーＣＭ２の負荷が変わりながらも動作する。結果、ＦＥＴＭ３の電流を確実に帰還することが可能となる。
【００９３】
またバイアス回路の出力の調整に際しては、カレントミラー回路を構成するＦＥＴのバックゲートに接続される電位以上、すなわち２．１Ｖ以上であれば、入力電圧Ｖｉｎ１と出力が正比例していることが分かる。これを利用して出力の調整ができる。
【００９４】
以上のように、ＦＥＴのバックゲートを抵抗で電流の流れを抑圧しながら閾値電圧を下げること、バックゲートの制御を電源側で無くドレイン側に接続して行うこと、固定の入力電圧で動作するカレントミラー回路と可変の入力電圧で動作するカレントミラー回路を併設することで、帰還回路の低電圧動作を確実に行うことを可能ならしめる。
【００９５】
（第２の実施の形態）
次に本発明の第２の実施の形態について説明する。
【００９６】
上記第１の実施の形態では、入力電圧Ｖｉｎ１の入力電圧を変化させることで出力の調整ができることを説明した。これに対し、本実施の形態では、定電流源Ｉｃｏｎｔを可変電流源とすることで、出力の調整を行えることを説明する。
【００９７】
図１０は、定電流源Ｉｃｏｎｔ（図３、図８参照）を可変にした場合のバイアス回路の出力変化を表すグラフである。
【００９８】
このグラフのようにオペアンプＢＩＡＳに入力される電流（ＦＥＴＭ２経由）を変化させることで、３５ｄＢｍから２７ｄＢｍまで低下させることが可能である。このような性質を利用することで、入力電圧Ｖｉｎ１の電圧が変更できないときであっても、出力の調整が可能となる。特に本実施の形態は、Ｗ−ＣＤＭＡの動作では、出力電力のダイナミックレンジが広い。ダイナミックレンジが７４ｄＢ程度ある場合、最低出力は−４７ｄＢｍの低電力に達する。このような場合に本実施の形態を利用することは有効である。
【００９９】
（第３の実施の形態）
次に第３の実施の形態について説明する。
【０１００】
この実施の形態では、カレントミラー回路を構成する各ＦＥＴのバックゲートへのリーク誤差を打ち消すためにリファレンス電流（Ｉｃｏｎｔ）にリーク電流を加えてオフセットとし誤差を差し引く点に特長がある。
【０１０１】
図１１は、本発明の第３の実施の形態に関わるバイアス回路の構成を表す回路図である。
【０１０２】
この回路では図８のカレントミラー回路ＣＭ１、ＣＭ２のバックゲート端子側の接続点（図８＃Ａ）と各入力電圧Ｖｉｎ１、Ｖｉｎ２の間にオフセット回路Ｏｆｆｓｅｔ１、Ｏｆｆｓｅｔ２を挿入する点を特徴とする。
【０１０３】
このオフセット回路Ｏｆｆｓｅｔ１、Ｏｆｆｓｅｔ２は対応するカレントミラー回路ＣＭ１、ＣＭ２のバックゲート端子に生じるリーク電流を出力する構成を取る。このオフセット回路Ｏｆｆｓｅｔ１、Ｏｆｆｓｅｔ２から流れる検出したリーク電流が電流ＩＯ１、ＩＯ２である。
【０１０４】
この検出したリーク電流ＩＯ１、ＩＯ２は定電流源Ｉｃｏｎｔの出力に接続される。これにより定電流源Ｉｃｏｎｔが出力するリファレンス電流にリーク電流を加えることとなる。
【０１０５】
これにより、共通の基準電圧発生パスを設けることが可能となる。
【０１０６】
図１２は、本発明の第３の実施の形態に関わる別のバイアス回路の構成を表す回路図である。また、図１３は、本発明の第３の実施の形態に関わる更に別のバイアス回路の構成を表す回路図である。
【０１０７】
図１２の構成では、バックゲート端子のリーク電流をＦＥＴＭ３のドレイン電流に足しこんでいる。また図１３では、共通の定電流源で引き抜いている。
【０１０８】
これらの回路構成に限られず、オフセット電流を検出し、誤差を最小化することで、図２に表す理想値に近づけることを可能とする。
【０１０９】
（第４の実施の形態）
次に第４の実施の形態について図を用いて説明する。
【０１１０】
本実施の形態では、上記第１乃至第３の実施の形態の回路を用いてマルチバンド用のバイアス回路を構成することを想定する。
【０１１１】
図１４は、第１乃至第３の実施の形態のバイアス回路から構成されるマルチバンド用のバイアス回路のブロック図である。
【０１１２】
このバイアス回路は１ＧＨｚ近辺（８００ＭＨｚ、９００ＭＨｚなど）の帯域を増幅する低バンド側と、２ＧＨｚ近辺（１．９ＧＨｚ、２ＧＨｚ、２．１ＧＨｚなど）の高バンド側の２つの系統の増幅器を有する。
【０１１３】
これらの２系統の増幅器は電源電圧Ｖｄｄを変化させることでＧＳＭ方式（３８０ＭＨｚ〜１．９ＧＨｚ）、Ｗ−ＣＤＭＡ方式（８５０ＭＨｚ〜２．１ＧＨｚ）の２つの方式に対応することができる。
【０１１４】
本発明においては、２系統の電源電圧の供給が必要である。ＤＣＤＣコンバータ１０１から入力されるＶｉｎ１は図８のＶｉｎ１に対応する。また本図におけるＶｂｉａｓは図８のＶｂｉａｓおよびＶｉｎ２に入力される。
【０１１５】
定電流源Ｉｃｏｎｔの電流値はバイアス回路の出力によって決定される。
【０１１６】
図２２は電力増幅器周辺の構成を示す図である。ＲＦＩＣ、モデム等から、Ｖｃｏｎｔ、ＶＤＤの制御信号を発生し、電力増幅器の出力レベルに応じて必要最低限の電源電圧とバイアス電流で動作させる。
【０１１７】
上記システムで、ＧＳＭ方式、Ｗ−ＣＤＭＡ方式ではどのような出力値が求められるのかをまず説明する。
【０１１８】
図１５は、低バンド側増幅器で求められる出力波形を表す概念図である。また、図１６は、高バンド側増幅器で求められる出力波形を表す概念図である。
【０１１９】
ＧＳＭでは低バンド側では３５ｄＢｍ、高バンド側では３３ｄＢｍの出力が必要である。一方帯域拡散されるＷ−ＣＤＭＡでは、低バンド側、高バンド側問わず、ピーク時に３１ｄＢｍ、平均２７ｄＢｍの出力が求められる。このように８ｄＢの出力差が存在する。
【０１２０】
ＧＳＭは振幅変調が一定のＧＭＳＫ変調であるのに対し、平均電力とピーク電力との差が約４ｄＢのＨＱＰＳＫ変調を採用するＷ−ＣＤＭＡとの差を考慮したとしても、両方式に対応する飽和電力は４ｄＢの差が存在する。高バンド側に限定したとしても、飽和電力は２ｄＢの差がつく。
【０１２１】
この対策にはロードラインに従って、電源電圧の変更が有効である。
【０１２２】
図１７は、図８のＦＥＴＭ４のドレイン・ソース間電圧Ｖｄとドレイン電流であるＩｄとの対応を表すグラフである。このグラフはゲート・ソース間電圧（Ｖｇｓ）ごとにグラフが記載されている。そして、各方式で要求される仕様に対応したロードラインを引くことで設定すべき電圧を定義することが可能となる。
【０１２３】
【表１】
0005488171.tif 000009
【０１２４】
表１は、本発明の低バンド側、高バンド側の電圧設定の表である。本発明においては、入力電圧Ｖｉｎ１の値を送信方式及び使用する増幅器に従い、この表のように設定する。
【０１２５】
なお、入力電圧Ｖｉｎ１の求める電圧値を生成する際に、ＤＣＤＣコンバータ１０１（図１４参照）が要る理由を説明する。
【０１２６】
図１８は現在広く適用されているリチウムイオン電池の放電容量と端子電圧の関係を表すグラフである。これを見ても分かるように、リチウムイオン電池は、おおよそ４．０−３．５Ｖの間で動作する。これは、表１のＧＳＭでの使用に適さないこととなる。従って、実回路ではＤＣＤＣコンバータ１０１の挿入が必要となる。
【０１２７】
（第５の実施の形態）
次に、本発明の第５の実施の形態について図を用いて説明する。
【０１２８】
これまで説明したバイアス回路を、２段縦列構成としたパワーアンプの制御に用いることを本実施の形態では想定している。
【０１２９】
図１９は、本発明の第５の実施の形態に関わる電力増幅器の構成を表すブロック図である。また、図２０は、本発明の第５の実施の形態に関わる別の電力増幅器の構成を表すブロック図である。
【０１３０】
これらの電力増幅器は増幅器Ｍ１、Ｍ２、Ｍ３とバイアス回路ＢＢ１、ＢＢ２より構成される。バイアス回路ＢＢ１、ＢＢ２には本明細書でこれまで述べられてきた本発明に関わるバイアス回路が採用されている。
【０１３１】
図１９においてはバイアス回路ＢＢ１及びＢＢ２は独立した電流源ＩＲＥＦ、Ｉｃｏｎｔによって制御される。また、図２０においてはバイアス回路ＢＢ１、ＢＢ２は共通の電流源Ｉｃｏｎｔによって制御されている。
【０１３２】
いずれの電力増幅器でも利得は各段のトランスコンダクタンス（電流電圧変換利得）と整合回路のインピーダンスで決定される。
【０１３３】
このように、制御用電流源を分離もしくは共通化することで、回路の実装規模あるいは
各段の温度特性などの詳細なバイアス制御の実現を可能ならしめる。
【産業上の利用可能性】
【０１３４】
本発明は、マルチバンドに対応した携帯電話装置の電力増幅器及びそれに用いるバイアス回路への適用について説明した。しかし、携帯電話装置に限られず、ＰＣなどの他の情報端末への適用も可能である。
【０１３５】
また、１ＧＨｚ周辺、２ＧＨｚ周辺と言ったマルチバンドだけでなく、８００ＭＨｚ、１．７ＧＨｚ、２ＧＨｚといった３つの周波数又はそれ以上の周波数に対応するものであっても本願のバイアス回路の適用が可能である。
【０１３６】
更には、２以上の高周波を用いる電子機器、例えばＰＤＰ等の表示装置など、に対して、本願発明のバイアス回路を利用することも可能であろう。
【０１３７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記の実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更が可能であることは言うまでもない。
【符号の説明】
【０１３８】
１０１…ＤＣＤＣ、Ｂ１、Ｂ２…バックゲートバイアス回路、
ＢＢ１、ＢＢ２…バイアス回路、Ｍ１、Ｍ２、Ｍ３…増幅器、
ＣＭ、ＣＭ１、ＣＭ２…カレントミラー回路、
Ｏｆｆｓｅｔ１、Ｏｆｆｓｅｔ２…オフセット回路、
ＢＩＡＳ、ＰＢＵＦ…オペアンプ、Ｍ１，Ｍ２、Ｍ３、Ｍ４…ＦＥＴ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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