(57)【特許請求の範囲】
【請求項１】
第１配線と第２配線との間に配置され且つ整流素子と可変抵抗素子を直列接続してなるメモリセルを備えた半導体記憶装置において、
前記メモリセルは、
前記整流素子として機能するダイオード層と、
前記可変抵抗素子として機能する可変抵抗層と、
前記可変抵抗層と前記ダイオード層との間に設けられ、前記可変抵抗層及び前記ダイオード層に接するように形成された電極層とを備え、
前記電極層は、窒化チタンにて構成された窒化チタン層を備え、
前記窒化チタン層内の第１領域における窒素原子に対するチタン原子の割合を第１割合とし、前記窒化チタン層内であって且つ前記第１領域よりも前記可変抵抗層に近い第２領域における窒素原子に対するチタン原子の割合を第２割合とした場合、前記第２割合は前記第１割合よりも大きい
ことを特徴とする半導体記憶装置。
【請求項２】
前記窒化チタン層は、
単位体積内で窒素原子がチタン原子よりも多くなるように構成された第１窒化チタン層と、
前記第１窒化チタン層と前記可変抵抗層との間に設けられ、且つ単位体積内でチタン原子が窒素原子よりも多くなるように構成された第２窒化チタン層とを備える
ことを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記窒化チタン層は、前記可変抵抗層から前記ダイオード層に近づくにつれ、前記窒化チタン層内の窒素原子に対するチタン原子の割合は次第に小さくなるように構成されている
ことを特徴とする請求項１または請求項２記載の半導体記憶装置。
【請求項４】
前記窒化チタン層は、１０ｎｍ以下の膜厚を有する
ことを特徴とする請求項１乃至請求項３のいずれか１項記載の半導体記憶装置。
【請求項５】
前記ダイオード層は、
Ｎ型の第１半導体層と、
前記第１半導体層と前記電極層との間に設けられたＰ型の第２半導体層とを備え、
前記第１半導体層に含まれるＮ型の不純物の濃度、及び前記第２半導体層に含まれるＰ型の不純物の濃度は、各々、１×１０２０ａｔｍｓ／ｃｍ３以上である
ことを特徴とする請求項１乃至請求項４のいずれか１項記載の半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本明細書に記載の実施形態は、可変抵抗素子を備え可変抵抗素子の抵抗値の変化によりデータを記憶するメモリセルを配列してなる半導体記憶装置に関する。
【背景技術】
【０００２】
近年、不揮発性半導体記憶装置として、電気的に書き換え可能なＲｅＲＡＭ、ＰＲＡＭ等の抵抗変化型メモリが注目されている。これら抵抗変化型メモリは、一例として、直列に接続された可変抵抗素子と整流素子を有する。可変抵抗素子は抵抗値を変化可能に構成され、メモリセルはその抵抗値の変化によりデータを記憶する。整流素子は、選択したメモリセルのみを動作の対象とするために設けられている。すなわち、整流素子は、非選択のメモリセルには電流が流れないようにするために設けられている。
【０００３】
上記のようなメモリセルにおいては、可変抵抗素子と整流素子の両方の特性を最大限に引き出すような素子の構造が必要とされる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特表２００５−５２２０４５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
この発明は、メモリセルの特性の劣化を抑制した半導体記憶装置を提供することを目的とする。
【課題を解決するための手段】
【０００６】
以下に説明する実施形態の半導体記憶装置は、メモリセルを備える。メモリセルは、第１配線と第２配線との間に配置され且つ整流素子と可変抵抗素子を直列接続してなる。メモリセルは、ダイオード層、可変抵抗層、及び電極層を備える。ダイオード層は、整流素子として機能する。可変抵抗層は、可変抵抗素子として機能する。電極層は、可変抵抗層とダイオード層との間に設けられ、可変抵抗層及びダイオード層に接するように形成されている。電極層は、窒化チタンにて構成された窒化チタン層を備える。ここで、窒化チタン層内の第１領域における窒素原子に対するチタン原子の割合を第１割合とし、窒化チタン層内であって且つ第１領域よりも可変抵抗層に近い第２領域における窒素原子に対するチタン原子の割合を第２割合とする。この場合、第２割合は第１割合よりも大きい。
【図面の簡単な説明】
【０００７】
【図１】第１実施形態に係る半導体記憶装置のブロック図である。
【図２】メモリセルアレイ１０を示す斜視図である。
【図３】図２の拡大図である。
【図４】比較例に係るメモリセルアレイ１０の断面図である。
【図５】第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図６】第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図７】第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図８】第１実施形態に係る半導体記憶装置の製造工程を示す断面図である。
【図９】第２実施形態に係る半導体記憶装置のメモリセルアレイ１０の拡大断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して、半導体記憶装置の実施形態について説明する。
【０００９】
［第１実施形態］
［構成］
先ず、図１を参照して、第１実施形態に係る半導体記憶装置の概略構成について説明する。第１実施形態に係る半導体記憶装置は、図１に示すように、メモリセルアレイ１０、カラム制御回路２０、ロウ制御回路３０、データ入出力バッファ４０、アドレスレジスタ５０、コマンドＩ／Ｆ６０、ステートマシン７０、及びパルスジェネレータ８０を有する。
【００１０】
メモリセルアレイ１０は、図１に示すように、互いに交差するワード線ＷＬ、及びビット線ＢＬ、並びにワード線ＷＬ及びビット線ＢＬの間に配置されたメモリセルＭＣを有する。ワード線ＷＬは、Ｙ方向に所定ピッチをもって配列され、Ｘ方向に延びるように形成されている。ビット線ＢＬは、Ｘ方向に所定ピッチをもって配列され、Ｙ方向に延びるように形成されている。メモリセルＭＣは、Ｘ方向及びＹ方向にて形成される面上にマトリクス状に配置されている。
【００１１】
メモリセルＭＣは、図１に示すように、直列接続されたダイオードＤＩ、及び可変抵抗素子ＶＲを有する。ダイオードＤＩのカソードは、ワード線ＷＬに接続され、ダイオードＤＩのアノードは、可変抵抗素子ＶＲの一端に接続されている。可変抵抗素子ＶＲの他端は、ビット線ＢＬに接続されている。
【００１２】
ダイオードＤＩは、ビット線ＢＬからワード線ＷＬに向かう方向を順方向とするように設けられている。可変抵抗素子ＶＲは、印加される電圧等によって、少なくとも二つの抵抗値、例えば、低抵抗状態と高抵抗状態に遷移する素子である。可変抵抗素子ＶＲは、抵抗値に基づきデータを不揮発に記憶する。
【００１３】
カラム制御回路２０は、メモリセルアレイ１０のビット線ＢＬを制御し、メモリセルＭＣのデータ消去（リセット動作）、メモリセルＭＣへのデータ書き込み（セット動作）、及びメモリセルＭＣからのデータ読み出しを行う。
【００１４】
ロウ制御回路３０は、メモリセルアレイ１０のワード線ＷＬを選択し、メモリセルＭＣのデータ消去（リセット動作）、メモリセルＭＣへのデータ書き込み（セット動作）、及びメモリセルＭＣからのデータ読み出しに必要な電圧を印加する。
【００１５】
データ入出力バッファ４０は、図示しない外部のホストにＩ／Ｏ線を介して接続され、書き込みデータの受け取り、消去命令の受け取り、読み出しデータの出力、アドレスデータやコマンドデータの受け取りを行う。データ入出力バッファ４０は、受け取った書き込みデータをカラム制御回路２０に送り、カラム制御回路２０から読み出したデータを受け取って外部に出力する。
【００１６】
アドレスレジスタ５０は、外部からデータ入出力バッファ４０に供給されたアドレスを、カラム制御回路２０及びロウ制御回路３０に送る。
【００１７】
コマンド・インターフェイス６０は、ホストからデータ入出力バッファ４０に供給されたコマンドを受け付ける。コマンド・インターフェイス６０は、ホストからの外部制御信号を受け、データ入出力バッファ４０に入力されたデータが書き込みデータかコマンドかアドレスかを判断し、コマンドであれば受け取りコマンド信号としてステートマシン７０に転送する。
【００１８】
ステートマシン７０は、この不揮発性メモリ全体の管理を行うもので、ホストからのコマンドを受け付け、読み出し、書き込み、消去、データの入出力管理等を行う。また、外部のホストは、ステートマシン７０が管理するステータス情報を受け取り、動作結果を判断することも可能である。また、このステータス情報は書き込み、消去の制御にも利用される。
【００１９】
パルスジェネレータ８０は、ステートマシン７０によって制御される。この制御により、パルスジェネレータ８０は、任意の電圧、任意のタイミングのパルスを出力することが可能となる。ここで、形成されたパルスはカラム制御回路２０及びロウ制御回路３０で選択された任意の配線へ転送することが可能である。なお、メモリセルアレイ１０以外の周辺回路素子はメモリセルアレイ１０の直下のＳｉ基板に形成可能であり、これにより、この不揮発性メモリのチップ面積は、略メモリセルアレイ１０の面積に等しくすることも可能である。
【００２０】
次に、図２を参照して、第１実施形態に係るメモリセルアレイ１０の積層構造を詳細に説明する。図２は、メモリセルアレイ１０を示す斜視図である。メモリセルアレイ１０は、いわゆる、クロスポイント型に構成されている。
【００２１】
メモリセルアレイ１０は、図２に示すように、下層から上層へと、第１導電層１１、メモリ層１２、第２導電層１３、メモリ層１２、及び第１導電層１１を有する。すなわち、１つの第２導電層１３は、Ｚ方向の上下に位置する２つのメモリ層１２により共有されている。第１導電層１１は、ワード線ＷＬとして機能する。メモリ層１２は、メモリセルＭＣとして機能する。第２導電層１３は、ビット線ＢＬとして機能する。
【００２２】
第１導電層１１は、図２に示すように、Ｙ方向に所定ピッチをもって、Ｘ方向に延びるストライプ状に形成されている。第１導電層１１は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）のいずれかにて構成されている。
【００２３】
メモリ層１２は、図２に示すように、第１導電層１１と第２導電層１３との間に設けられ、第１導電層１１及び第２導電層１３に接するように形成されている。メモリ層１２は、Ｘ方向及びＹ方向にマトリクス状に配列されている。
【００２４】
第２導電層１３は、図２に示すように、Ｘ方向に所定ピッチをもって、Ｙ方向に延びるストライプ状に形成されている。第２導電層１３は、熱に強く、且つ抵抗値の低い材料が望ましく、例えば、タングステン（Ｗ）、タングステンシリサイド（ＷＳｉ）、ニッケルシリサイド（ＮｉＳｉ）、コバルトシリサイド（ＣｏＳｉ）のいずれかにて構成されている。
【００２５】
次に、メモリ層１２の構成について詳しく説明する。メモリ層１２は、図２に示すように、第１導電層１１側から第２導電層１３側へとＺ方向に並ぶ、電極層１２１、ダイオード層１２２、電極層１２３、可変抵抗層１２４、及び電極層１２５を有する。
【００２６】
電極層１２１は、第１導電層１１とダイオード層１２２との間に設けられ、第１導電層１１及びダイオード層１２２に接するように形成されている。電極層１２１は、窒化チタン（ＴｉＮｘ）にて構成されている。電極層１２１は、１０ｎｍ以下の膜厚を有する。電極層１２１（窒化チタン）は、３ｎｍ〜１０ｎｍ程度の膜厚を有していれば、ダイオードＤＩの耐圧に影響を与えない。しかし、電極層１２１（窒化チタン）が１０ｎｍより大きい膜厚を有すれば、メモリセルの積層構造の厚さが大きくなり、加工時のアスペクト比が増大する。よって、電極層１２１の膜厚は、１０ｎｍ以下が望ましい。
【００２７】
ダイオード層１２２は、電極層１２１と電極層１２３との間に設けられ、電極層１２１及び電極層１２３に接するように形成されている。ダイオード層１２２は、ダイオードＤＩとして機能する。なお、ダイオード層１２２の詳細な構成については後述する。
【００２８】
電極層１２３は、ダイオード層１２２と可変抵抗層１２４との間に設けられ、ダイオード層１２２及び可変抵抗層１２４に接するように形成されている。電極層１２３は、１０ｎｍ以下の膜厚を有する。なお、電極層１２３の詳細な構成については後述する。
【００２９】
可変抵抗層１２４は、電極層１２３と電極層１２５との間に設けられ、極層１２３及び電極層１２５に接するように形成されている。可変抵抗層１２４は、例えば、酸化ハフニウム（ＨｆＯ）にて構成されている。可変抵抗層１２４は、可変抵抗素子ＶＲとして機能する。
【００３０】
電極層１２５は、可変抵抗層１２４と第２導電層１３との間に設けられ、可変抵抗層１２４及び第２導電層１３に接するように形成されている。電極層１２５は、窒化チタン（ＴｉＮｘ）にて構成されている。電極層１２５は、１０ｎｍ以下の膜厚を有する。
【００３１】
次に、ダイオード層１２２の構成について詳しく説明する。ダイオード層１２２は、図２に示すように、第１導電層１１側から第２導電層１３側へとＺ方向に並ぶ、Ｎ＋型半導体層１２２ａ、真性半導体層１２２ｂ、及びＰ＋型半導体層１２２ｃを有する。
【００３２】
Ｎ＋型半導体層１２２ａは、電極層１２１と真性半導体層１２２ｂとの間に設けられ、電極層１２１及び真性半導体層１２２ｂに接するように形成されている。Ｎ＋型半導体層１２２ａは、エピタキシャル成長により形成されたポリシリコンにリン（Ｐ）、又は砒素（Ａｓ）を注入したものである。Ｎ＋型半導体層１２２ａに含まれるＮ型の不純物の濃度は、１×１０２０ａｔｍｓ／ｃｍ３以上である。Ｎ＋型半導体層１２２ａは、２０ｎｍ以下の膜厚を有する。
【００３３】
真性半導体層１２２ｂは、Ｎ＋型半導体層１２２ａとＰ型半導体層１２２ｃとの間に設けられ、Ｎ＋型半導体層１２２ａ及びＰ型半導体層１２２ｃに接するように形成されている。真性半導体層１２２ｂは、エピタキシャル成長により形成されたポリシリコンにより構成されている。真性半導体層１２２ｂは、６０ｎｍ〜１２０ｎｍの膜厚を有する。
【００３４】
Ｐ＋型半導体層１２２ｃは、真性半導体層１２２ｂと電極層１２３との間に設けられ、真性半導体層１２２ｂ及び電極層１２３に接するように形成されている。Ｐ＋型半導体層１２２ｃは、エピタキシャル成長により形成されたポリシリコンにホウ素（Ｂ）を注入したものである。Ｐ＋型半導体層１２２ｃに含まれるＰ型の不純物の濃度は、１×１０２０ａｔｍｓ／ｃｍ３以上である。Ｐ＋型半導体層１２２ｃは、２０ｎｍ程度の膜厚を有する。
【００３５】
次に、図２の拡大図である図３を参照して、電極層１２３の構成について詳しく説明する。電極層１２３は、図３に示すように、第１導電層１１側から第２導電層１３側へとＺ方向に並ぶ、シリサイド層１２３ａ、及び窒化チタン層１２３ｂを有する。
【００３６】
シリサイド層１２３ａは、チタンシリサイド（ＴｉＳｉ）にて構成されている。シリサイド層１２３ａは、Ｐ＋型半導体層１２２ｃと窒化チタン層１２３ｂとの間に設けられ、Ｐ＋型半導体層１２２ｃ及び窒化チタン層１２３ｂに接するように形成されている。シリサイド層１２３ａは、後述するように、窒化チタン層１２３ｂの形成により、Ｐ＋型半導体層１２２ｃの一部がシリサイド化されて形成される。
【００３７】
窒化チタン層１２３ｂは、窒化チタン（ＴｉＮｘ）にて構成されている。窒化チタン層１２３ｂは、シリサイド層１２３ａと可変抵抗層１２４との間に設けられ、シリサイド層１２３ａ及び可変抵抗層１２４に接するように形成されている。
【００３８】
窒化チタン層１２３ｂは、第１窒化チタン層１２３ｂａ、及び第２窒化チタン層１２３ｂｂを有する。第１窒化チタン層１２３ｂａは、単位体積内で窒素原子がチタン原子よりも多くなるように構成されている。第１窒化チタン層１２３ｂａは、シリサイド層１２３ａと第２窒化チタン層１２３ｂｂとの間に設けられ、シリサイド層１２３ａ及び第２窒化チタン層１２３ｂｂに接するように形成されている。
【００３９】
第２窒化チタン層１２３ｂｂは、単位体積内でチタン原子が窒素原子よりも多くなるように構成されている。第２窒化チタン層１２３ｂｂは、第１窒化チタン層１２３ｂａと可変抵抗層１２４との間に設けられ、第１窒化チタン層１２３ｂａ及び可変抵抗層１２４に接するように形成されている。
【００４０】
上記の窒化チタン層１２３ｂの構成を換言すると、以下のようになる。すなわち、窒化チタン層１２３ｂ内の第１窒化チタン層１２３ｂａ（第１領域）において窒素原子に対するチタン原子の割合を第１割合とし、窒化チタン層１２３内であって且つ第１窒化チタン層１２３ｂａよりも可変抵抗層１２４に近い第２窒化チタン層１２３ｂｂ（第２領域）において窒素原子に対するチタン原子の割合を第２割合とする。この場合、第２割合は、第１割合よりも大きくなる。
【００４１】
ここで、可変抵抗層１２４が酸化ハフニウム等の金属酸化物にて構成されている場合、可変抵抗層１２４に接する電極層１２３においてそのチタン原子の割合が高いほど、可変抵抗素子ＶＲのスイッチング特性は高くなる。
【００４２】
したがって、第１実施形態において、可変抵抗層１２４に接する第２窒化チタン層１２３ｂｂは、チタン原子が窒素原子よりも多くなるように構成されている。したがって、第１実施形態において、可変抵抗素子ＶＲのスイッチング特性は高くなる。
【００４３】
一方、ダイオード層１２２に接する電極層１２３においてそのチタン原子の割合が高いほど、ダイオード層１２２のシリサイド化が広範囲に進む。ここで、シリサイド層１２３ａとダイオード層１２２との間の抵抗ρＣは、以下の数式１により表すことができる。
【００４４】
ρC ∝ exp(φB / √ND)  …（数式１）
ただし、φＢは、ショットキー障壁のポテンシャル高さであり、ＮＤは、シリサイド層１２３ａとダイオード層１２２との間の界面不純物濃度である。
【００４５】
図４は、チタン原子が窒素原子よりも多くなるように構成された窒化チタン層１２３ｂ’を有する電極層１２３’の一例を示している。この場合、窒化チタン層１２３ｂ’の下方のシリサイド層１２３ａ’は、Ｐ＋型半導体層１２２ｃ及び真性半導体層１２２ｂに達する。これにより、数式１に示した界面不純物濃度ＮＤは低下し、抵抗ρＣが増大する。すなわち、ダイオードＤＩの順方向電流特性は著しく劣化する。
【００４６】
これに対して、第１実施形態において、ダイオード層１２２に接する第１窒化チタン層１２３ｂａは、窒素原子がチタン原子よりも多くなるように構成されている。したがって、第１実施形態において、ダイオードＤＩの順方向電流特性の低下は抑制される。
【００４７】
以上要約すると、第１実施形態において、第２窒化チタン層１２３ｂｂは、チタン原子が窒素原子よりも多くなるように構成され、第１窒化チタン層１２３ｂａは、窒素原子がチタン原子よりも多くなるように構成されている。これにより、第１実施形態は、可変抵抗素子ＶＲのスイッチング特性の低下及びダイオードＤＩの順方向電流特性の低下を抑制している（メモリセルＭＣの特性の劣化を抑制している）。
【００４８】
［製造方法］
次に、図５〜図８を参照して、第１実施形態に係る半導体記憶装置の製造方法について説明する。
【００４９】
先ず、図５に示すように、第１導電層１１を形成する。第１導電層１１は、シリコン基板上に絶縁層を介して形成される（図示略）。ここで、第１導電層１１とシリコン基板との間には、メモリセルアレイ１０を制御する制御回路（周辺回路）を形成しても良い。
【００５０】
次に、図６に示すように、第１導電層１１の上に、電極層１２１、Ｎ＋型半導体層１２２ａ、真性半導体層１２２ｂ、及びＰ＋型半導体層１２２ｃを堆積させる。ここで、ポリシリコンをエピタキシャル成長させて、そのポリシリコンにリン（Ｐ）、又は砒素（Ａｓ）を注入することによって、Ｎ＋型半導体層１２２ａは形成される。ポリシリコンをエピタキシャル成長させることにより、真性半導体層１２２ｂは形成される。ポリシリコンをエピタキシャル成長させ、そのポリシリコンにホウ素（Ｂ）を注入することによって、Ｐ＋型半導体層１２２ｃは形成される。
【００５１】
続いて、図７に示すように、Ｐ＋型半導体層１２２ｃの上に、電極層１２３、可変抵抗層１２４、電極層１２５、及び第２導電層１３を堆積させる。ここで、Ｐ＋型半導体層１２２ｃの上に、チタンを含む電極層１２３を形成することにより、Ｐ＋型半導体層１２２ｃの一部はシリサイド化されてシリサイド層１２３ａとなる。電極層１２３は、スパッタ法を用いて形成される。
【００５２】
次に、図８に示すように、電極層１２１〜第２導電層１３を加工する。以上の工程により、図２に示したメモリセルアレイ１０の下層に位置するメモリ層１２が形成される。
【００５３】
［第２実施形態］
［構成］
次に、図９を参照して、第２実施形態に係る半導体記憶装置の構成について説明する。第２実施形態は、電極層１２３の構成についてのみ第１実施形態と異なる。なお、第２実施形態において、第１実施形態と同様の構成については同一符号を付し、その説明を省略する。
【００５４】
図９に示すように、電極層１２３は、第１導電層１１側から第２導電層１３側へとＺ方向に並ぶ、シリサイド層１２３ａ、及び窒化チタン層１２３ｃを有する。
【００５５】
窒化チタン層１２３ｃは、第１実施形態と同様に、窒化チタン（ＴｉＮｘ）にて構成されている。また、窒化チタン層１２３ｃは、シリサイド層１２３ａと可変抵抗層１２４との間に設けられ、シリサイド層１２３ａ及び可変抵抗層１２４に接するように形成されている。
【００５６】
一方、窒化チタン層１２３ｃは、第１実施形態と異なり、Ｚ方向にチタン原子の濃度勾配を有する。詳しくは、窒化チタン層１２３ｃは、可変抵抗層１２４からダイオード層１２２に近づくにつれ、窒化チタン層１２３ｃ内の窒素原子に対するチタン原子の割合は次第に小さくなるように構成されている。
【００５７】
上記の窒化チタン層１２３ｃの構成を換言すると、以下のようになる。すなわち、窒化チタン層１２３ｃ内の第１領域において窒素原子に対するチタン原子の割合を第１割合とし、窒化チタン層１２３ｃ内であって且つ第１領域よりも可変抵抗層１２４に近い第２領域において窒素原子に対するチタン原子の割合を第２割合とする。この場合、第２割合は第１割合よりも大きい。
【００５８】
上記構成により、第２実施形態は、第１実施形態と同様の効果を奏する。なお、第２実施形態に係る半導体記憶装置は、第１実施形態と同様の工程で製造可能である。
【００５９】
以上、実施の形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施の形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。例えば、図２に示す第１実施形態において、１つの第２導電層１３は、その上下に位置するメモリ層１２に共有されている。しかしながら、第２導電層１３は、その上下に位置するメモリ層１２毎に設けられていてもよい。
【符号の説明】
【００６０】
１０…メモリセルアレイ、  ２０…カラム制御回路、  ３０…ロウ制御回路、  ４０…データ入出力バッファ、  ５０…アドレスレジスタ、  ６０…コマンドＩ／Ｆ、  ７０…ステートマシン、  ８０…パルスジェネレータ。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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