(57)【特許請求の範囲】
【請求項１】
第１のレベルの第１の複数のラインと、
各々が第１のレベルの第１の複数のラインに対応している、第２のレベルの第２の複数のラインと、
を含み、
第１のレベルの少なくとも２つのラインが第２のレベルの少なくとも２つのラインに結合されていて、第１のレベルの少なくとも２つのラインの各々が、第１のレベルの少なくとも１つの対応しないラインに結合され、かつ、第２のレベルの少なくとも１つの対応しないラインに結合されていて、
第１のレベルの少なくとも２つのラインと第２のレベルの少なくとも２つのラインとの結合が、第１のレベルと第２のレベルとの間に延びている少なくとも２組の複数の短絡されたラインを形成していて、第１の組の複数の短絡されたラインが第１のレベルにおける端部と第２のレベルにおける反対の端部とを有し、第２の組の複数の短絡されたラインが前記第１のレベルにおける端部と第２のレベルにおける反対の端部とを有していて、第１の組の複数の短絡されたラインの第１のレベルおよび第２のレベルへの結合が、第２の組の複数の短絡されたラインの第１のレベルおよび第２のレベルへの結合と一緒に、交差結合を形成している、ランゲ・カプラ。
【請求項２】
結合されている第１のレベルの少なくとも１つの対応しないライン、および、結合されている第２のレベルの少なくとも１つの対応しないラインが、第１のレベルの少なくとも２つのラインの各々から、ずらされている、請求項１に記載のランゲ・カプラ。
【請求項３】
第１のレベルの第１の複数のラインの太さが約４μｍであり、
第２のレベルの第２の複数のラインの太さが約１．２５μｍであり、
結合されている第１のレベルの少なくとも１つの対応しないライン、および、結合されている第２のレベルの少なくとも１つの対応しないラインが、第１のレベルの少なくとも２つのラインの各々に比べて中央へ約１．８８μｍずらされている、請求項２に記載のランゲ・カプラ。
【請求項４】
前記第１の複数のラインの断面が実質的に同一であり、
前記第２の複数のラインの断面が実質的に同一であり、
前記第１の複数のラインの前記断面が前記第２の複数のラインの前記断面よりも大きい、請求項１に記載のランゲ・カプラ。
【請求項５】
オンチップ・ランゲ・カプラを画定するように前記第１および第２の複数のラインがエッチングされた基板を更に含む、請求項１に記載のランゲ・カプラ。
【請求項６】
前記第１および第２の複数のラインを通る電磁波を介して、前記第１のレベルの前記少なくとも１つのラインが前記第２のレベルの前記各ラインに結合される、請求項１に記載のランゲ・カプラ。
【請求項７】
前記電磁波がミリメートル波である、請求項６に記載のランゲ・カプラ。
【請求項８】
局部発振器（ＬＯ）信号を同相成分および直交成分に分割するように構成されたランゲ・カプラと、
変調されたキャリアを受信し増幅した信号を出力するように構成された低ノイズ増幅器（ＬＮＡ）と、
前記ＬＮＡからの前記増幅した信号および前記ランゲ・カプラからの前記ＬＯ信号の前記同相成分を受信するように構成された第１のミキサと、
前記ＬＮＡからの前記増幅した信号および前記ランゲ・カプラからの前記ＬＯ信号の前記直交成分を受信するように構成された第２のミキサと、
を含み、前記第１および第２のミキサが、前記ＬＮＡが受信した前記変調されたキャリアから復調されたＩ信号およびＱ信号を出力するように構成され、
前記ランゲ・カプラが、
第１のレベルの第１の複数のラインと、
各々が第１のレベルの第１の複数のラインに対応している、第２のレベルの第２の複数のラインと、
を含み、前記第１のレベルの少なくとも２つのラインが前記第２のレベルの少なくとも２つのラインに結合されていて、第１のレベルの少なくとも２つのラインの各々が、第１のレベルの少なくとも１つの対応しないラインに結合され、かつ、第２のレベルの少なくとも１つの対応しないラインに結合されていて、
第１のレベルの少なくとも２つのラインと第２のレベルの少なくとも２つのラインとの結合が、第１のレベルと第２のレベルとの間に延びている少なくとも２組の複数の短絡されたラインを形成していて、第１の組の複数の短絡されたラインが第１のレベルにおける端部と第２のレベルにおける反対の端部とを有し、第２の組の複数の短絡されたラインが前記第１のレベルにおける端部と第２のレベルにおける反対の端部とを有していて、第１の組の複数の短絡されたラインの第１のレベルおよび第２のレベルへの結合が、第２の組の複数の短絡されたラインの第１のレベルおよび第２のレベルへの結合と一緒に、交差結合を形成している、同相／直交復調器。
【請求項９】
結合されている第１のレベルの少なくとも１つの対応しないライン、および、結合されている第２のレベルの少なくとも１つの対応しないラインが、第１のレベルの少なくとも２つのラインの各々から、ずらされている、請求項８に記載の同相／直交復調器。
【請求項１０】
第１のレベルの第１の複数のラインの太さが約４μｍであり、
第２のレベルの第２の複数のラインの太さが約１．２５μｍであり、
結合されている第１のレベルの少なくとも１つの対応しないライン、および、結合されている第２のレベルの少なくとも１つの対応しないラインが、第１のレベルの少なくとも２つのラインの各々に比べて中央へ約１．８８μｍずらされている、請求項９に記載の同相／直交復調器。
【請求項１１】
前記第１の複数のラインの断面が実質的に同一であり、
前記第２の複数のラインの断面が実質的に同一であり、
前記第１の複数のラインの前記断面が前記第２の複数のラインの前記断面よりも大きい、請求項８に記載の同相／直交復調器。
【請求項１２】
前記ランゲ・カプラが、オンチップ・ランゲ・カプラを画定するように前記第１および第２の複数のラインがエッチングされた基板を更に含む、請求項８に記載の同相／直交復調器。
【請求項１３】
前記第１および第２の複数のラインを通る電磁波を介して、前記第１のレベルの前記少なくとも１つのラインが前記第２のレベルの前記各ラインに結合される、請求項８に記載の同相／直交復調器。
【請求項１４】
前記電磁波がミリメートル波である、請求項１３に記載の同相／直交復調器。
【請求項１５】
第１のランゲ・カプラであって、前記第１のランゲ・カプラに供給された入力信号を２つの信号に分割するように構成され、前記２つの信号を相互に位相シフトさせて出力するように構成された第１のランゲ・カプラと、
前記２つの信号を増幅するように構成された複数の増幅器と、
前記２つの信号の前記位相シフトを逆にし、前記複数の増幅器から出力された前記増幅された２つの信号を同相に結合するように構成された第２のランゲ・カプラと、を含み、前記第１および第２のランゲ・カプラの各々が、
第１のレベルの第１の複数のラインと、
各々が第１のレベルの第１の複数のラインに対応している、第２のレベルの第２の複数のラインと、
を含み、前記第１のレベルの少なくとも２つのラインが前記第２のレベルの少なくとも２つのラインに結合されていて、第１のレベルの少なくとも２つのラインの各々が、第１のレベルの少なくとも１つの対応しないラインに結合され、かつ、第２のレベルの少なくとも１つの対応しないラインに結合されていて、
第１のレベルの少なくとも２つのラインと第２のレベルの少なくとも２つのラインとの結合が、第１のレベルと第２のレベルとの間に延びている少なくとも２組の複数の短絡されたラインを形成していて、第１の組の複数の短絡されたラインが第１のレベルにおける端部と第２のレベルにおける反対の端部とを有し、第２の組の複数の短絡されたラインが前記第１のレベルにおける端部と第２のレベルにおける反対の端部とを有していて、第１の組の複数の短絡されたラインの第１のレベルおよび第２のレベルへの結合が、第２の組の複数の短絡されたラインの第１のレベルおよび第２のレベルへの結合と一緒に、交差結合を形成している、平衡増幅器。
【請求項１６】
結合されている第１のレベルの少なくとも１つの対応しないライン、および、結合されている第２のレベルの少なくとも１つの対応しないラインが、第１のレベルの少なくとも２つのラインの各々から、ずらされている、請求項１５に記載の平衡増幅器。
【請求項１７】
第１のレベルの第１の複数のラインの太さが約４μｍであり、
第２のレベルの第２の複数のラインの太さが約１．２５μｍであり、
結合されている第１のレベルの少なくとも１つの対応しないライン、および、結合されている第２のレベルの少なくとも１つの対応しないラインが、第１のレベルの少なくとも２つのラインの各々に比べて中央へ約１．８８μｍずらされている、請求項１６に記載の平衡増幅器。
【請求項１８】
前記第１の複数のラインの断面が実質的に同一であり、
前記第２の複数のラインの断面が実質的に同一であり、
前記第１の複数のラインの前記断面が前記第２の複数のラインの前記断面よりも大きい、請求項１５に記載の平衡増幅器。
【請求項１９】
前記ランゲ・カプラの各々が、オンチップ・ランゲ・カプラを画定するように前記第１および第２の複数のラインがエッチングされた基板を更に含む、請求項１５に記載の平衡増幅器。
【請求項２０】
前記第１および第２の複数のラインを通る電磁波を介して、前記第１のレベルの前記少なくとも１つのラインが前記第２のレベルの前記各ラインに結合される、請求項１５に記載の平衡増幅器。
【請求項２１】
第１のレベルの第１の複数のラインと、
各々が第１のレベルの第１の複数のラインに対応している、第２のレベルの第２の複数のラインと、
を含み、前記第１のレベルの少なくとも２つのラインが前記第２のレベルの少なくとも２つのラインに結合されていて、第１のレベルの少なくとも２つのラインの各々が、第１のレベルの少なくとも１つの対応しないラインに結合され、かつ、第２のレベルの少なくとも１つの対応しないラインに結合されていて、
第１のレベルの少なくとも２つのラインと第２のレベルの少なくとも２つのラインとの結合が、第１のレベルと第２のレベルとの間に延びている少なくとも２組の複数の短絡されたラインを形成していて、第１の組の複数の短絡されたラインが第１のレベルにおける端部と第２のレベルにおける反対の端部とを有し、第２の組の複数の短絡されたラインが前記第１のレベルにおける端部と第２のレベルにおける反対の端部とを有していて、第１の組の複数の短絡されたラインの第１のレベルおよび第２のレベルへの結合が、第２の組の複数の短絡されたラインの第１のレベルおよび第２のレベルへの結合と一緒に、交差結合を形成しているランゲ・カプラを含む、集積回路。
【請求項２２】
集積回路を設計し、製造し、または試験するための、コンピュータプログラムにおいて具現化された設計構造であって、
第１のレベルの第１の複数のラインと、
各々が第１のレベルの第１の複数のラインに対応している、第２のレベルの第２の複数のラインと、
を含み、前記第１のレベルの少なくとも２つのラインが前記第２のレベルの少なくとも２つのラインに結合されていて、第１のレベルの少なくとも２つのラインの各々が、第１のレベルの少なくとも１つの対応しないラインに結合され、かつ、第２のレベルの少なくとも１つの対応しないラインに結合されていて、
第１のレベルの少なくとも２つのラインと第２のレベルの少なくとも２つのラインとの結合が、第１のレベルと第２のレベルとの間に延びている少なくとも２組の複数の短絡されたラインを形成していて、第１の組の複数の短絡されたラインが第１のレベルにおける端部と第２のレベルにおける反対の端部とを有し、第２の組の複数の短絡されたラインが前記第１のレベルにおける端部と第２のレベルにおける反対の端部とを有していて、第１の組の複数の短絡されたラインの第１のレベルおよび第２のレベルへの結合が、第２の組の複数の短絡されたラインの第１のレベルおよび第２のレベルへの結合と一緒に、交差結合を形成しているランゲ・カプラを含む、設計構造。
【請求項２３】
前記設計構造がネットリストを含む、請求項２２に記載の設計構造。
【請求項２４】
前記設計構造が、集積回路のレイアウト・データの交換のために用いられるデータ・フォーマットである、請求項２２に記載の設計構造。
【請求項２５】
前記設計構造が、試験データ、特徴データ、検証データ、または設計仕様の少なくとも１つを含む、請求項２２に記載の設計構造。
【請求項２６】
第１のレベルの第１の複数のライン（３１０、３２０）と、
各々が第１のレベルの第１の複数のラインに対応している、第２のレベルの第２の複数のライン（３３０、３４０）と、
を含み、
第１のレベルの少なくとも２つのラインが第２のレベルの少なくとも２つのラインに結合されていて、第１のレベルの少なくとも２つのラインの各々（３１０、３２０）が、第１のレベルの少なくとも１つの対応しないライン（３４０）に結合され、かつ、第２のレベルの少なくとも１つの対応しないライン（３３０）に結合されていて、
第１のレベルの少なくとも２つのラインと第２のレベルの少なくとも２つのラインとの結合が、第１のレベルと第２のレベルとの間に延びている少なくとも２組の複数の短絡されたラインを形成していて、第１の組の複数の短絡されたライン（３１０→３４０）が第１のレベルにおける端部と第２のレベルにおける反対の端部とを有し、第２の組の複数の短絡されたライン（３２０→３３０）が前記第１のレベルにおける端部と第２のレベルにおける反対の端部とを有していて、第１の組の複数の短絡されたラインの第１のレベルおよび第２のレベルへの結合が、第２の組の複数の短絡されたラインの第１のレベルおよび第２のレベルへの結合と一緒に、交差結合を形成している、ランゲ・カプラ。
【発明の詳細な説明】
【技術分野】
【０００１】
本開示は、一般にランゲ・カプラ（Lange coupler）に関し、更に具体的には、オンチップ・ミリメートル波ランゲ・カプラに関する。
【背景技術】
【０００２】
３ｄＢカプラの出力間に９０度の位相差を有する３ｄＢカプラは、高周波数同相／直交（ＩＱ）変調および平衡増幅器設計等のマイクロ波およびミリメートル波回路設計用途において極めて有用なデバイスである。かかる３ｄＢカプラは、例えばブランチライン・カプラとして、または従来のランゲ・カプラとして実現することができる。通常、ブランチライン・カプラは、従来のランゲ・カプラに比べてサイズが大きく、周波数帯域幅が小さいが、全てのポート間でＤＣ信号が短絡され、または全てのポート間でＤＣ経路が存在する。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
オンチップ実施では、ブランチライン・カプラは、従来のランゲ・カプラよりも良好な振幅バランスを示すが、サイズが著しく大きいのでコストが非常に高い。従来のオンチップ・ランゲ・カプラは、信号トレースのために高レベル金属層を用いて低抵抗損失を利用するようになっているが、それらの金属層では設計ルールの最小幅および間隔が比較的大きいので、ライン間の結合が不充分となり、振幅不平衡が不良である。
【課題を解決するための手段】
【０００４】
本開示の第１の態様は、第１のレベルの第１の複数のラインと、第２のレベルの第２の複数のラインと、を有するランゲ・カプラを提供する。第１のレベルの少なくとも１つのラインは、第２のレベルの各ラインに交差結合されている。
【０００５】
本開示の第２の態様は、局部発振器（ＬＯ）信号を同相成分および直交成分に分割するランゲ・カプラを含む同相／直交復調器を提供する。低ノイズ増幅器（ＬＮＡ）は、変調されたキャリアを受信し、増幅した信号を出力する。第１のミキサは、ＬＮＡからの増幅した信号およびランゲ・カプラからのＬＯ信号の同相成分を受信する。第２のミキサは、ＬＮＡからの増幅した信号およびランゲ・カプラからのＬＯ信号の直交成分を受信する。第１および第２のミキサは、ＬＮＡが受信した変調されたキャリアから復調されたＩ信号およびＱ信号を出力する。
【０００６】
同相／直交復調器のランゲ・カプラは、第１のレベルの第１の複数のラインと、第２のレベルの第２の複数のラインと、を有する。第１のレベルの少なくとも１つのラインは、第２のレベルの各ラインに交差結合されている。
【０００７】
本開示の第３の態様は、平衡増幅器を提供する。この平衡増幅器は、第１のランゲ・カプラであって、この第１のランゲ・カプラに供給された入力信号を２つの信号に分割し、この２つの信号を相互に位相シフトさせて出力する第１のランゲ・カプラを含む。複数の増幅器が２つの信号を増幅する。第２のランゲ・カプラは、２つの信号の位相シフトを逆にし、複数の増幅器から出力された増幅された２つの信号を同相に結合する。
【０００８】
平衡増幅器の第１および第２のランゲ・カプラの各々は、第１のレベルの第１の複数のラインと、第２のレベルの第２の複数のラインと、を有する。第１のレベルの少なくとも１つのラインは、第２のレベルの各ラインに交差結合されている。
【０００９】
本開示の第４の態様は、ランゲ・カプラを含む集積回路を提供する。このランゲ・カプラは、第１のレベルの第１の複数のラインと、第２のレベルの第２の複数のラインと、を含み、第１のレベルの少なくとも１つのラインが第２のレベルの各ラインに交差結合されている。
【００１０】
本開示の第５の態様は、集積回路を設計し、製造し、または試験するための、機械読み取り可能媒体において具現化された設計構造を提供する。この設計構造はランゲ・カプラを含み、このランゲ・カプラは、第１のレベルの第１の複数のラインと、第２のレベルの第２の複数のラインと、を含み、第１のレベルの少なくとも１つのラインが第２のレベルの各ラインに交差結合されている。
【００１１】
本開示の例示的な態様は、本明細書に記載した問題または考察していない他の問題あるいはその両方を解決するように設計されている。
【００１２】
本開示のこれらおよびその他の特徴は、本開示の様々な実施形態を示す添付図面に関連付けたこの開示の様々な態様の以下の詳細な説明から、更に容易に理解されよう。
【図面の簡単な説明】
【００１３】
【図１】関連技術におけるオンチップ・ランゲ・カプラの断面図である。
【図２】本発明の例示的な実施形態に従ったオンチップ・ランゲ・カプラの断面図である。
【図３】本発明の例示的な実施形態に従ったオンチップ・ランゲ・カプラの斜視図である。
【図４】本発明の例示的な実施形態に従った、ラインが接続されたオンチップ・ランゲ・カプラの斜視図である。
【図５】本発明の例示的な実施形態に従ったオンチップ・ランゲ・カプラを含むＩ／Ｑ復調器を示す。
【図６】本発明の例示的な実施形態に従ったオンチップ・ランゲ・カプラを含む平衡変調器を示す。
【図７】半導体設計、製造、または試験あるいはそれら全てにおいて用いられる設計プロセスのフロー図を示す。
【発明を実施するための形態】
【００１４】
本開示の図面は一定の縮尺に従っているわけではないことに留意すべきである。図面は、本開示の典型的な態様のみを示すことが意図され、従って、本開示の範囲を限定するものとして見なされるべきではない。図面においては、同様の参照番号は図面を通して同様の要素を表す。
【００１５】
先に示したように、本開示はオンチップ・ミリメートル波ランゲ・カプラを提供する。
【００１６】
図１は、関連技術におけるオンチップ・ランゲ・カプラの断面図を示す。基板１００は、金属で形成することができる４本のラインまたはストリップ１１０、１２０、１３０、および１４０が内部に形成されている。オンチップ実施では、全てのライン１１０、１２０、１３０、および１４０は同一の金属レベル上にある。ライン１１０および１３０は相互に接続され、ライン１２０および１４０は相互に接続されている。コンデンサ１５０、１６０、および１７０が示すのは、ライン１１０、１２０、１３０、および１４０を通る電磁波の電磁結合のほとんどが発生する箇所である。電磁波は例えばミリメートル波である場合がある。図１に見られるように、例えば遠い端部にあるライン１１０と１４０との間では結合はほとんど生じない。いったんラインの最小の間隔および幅に達すると、この構造においてライン間の結合を向上させるための更なる選択肢はない。
【００１７】
図２は、本発明の例示的な実施形態に従ったオンチップ・ランゲ・カプラの断面図である。基板２００は、４本のライン２１０、２２０、２３０、および２４０が内部に形成されている。ライン２１０および２４０は相互に接続され、ライン２２０および２３０は相互に接続されている。全てのライン２１０、２２０、２３０、および２４０は金属で形成することができる。ライン２１０および２２０は、ライン２３０および２４０よりも高い金属レベル上に配置されている。例えば、ライン２１０／２２０と２３０／２４０との間の垂直距離は約４μｍとすることができる。この距離は、図２に示した本発明の例示的な実施形態を製造するために用いる技術によって設定することができる。
【００１８】
更に、ライン２３０および２４０の四角形のサイズに比べてライン２１０および２２０の四角形のサイズが大きいことによって示されるように、ライン２１０および２２０の金属ストリップは、ライン２３０および２４０の金属ストリップよりも太くすることができる。例えば、ライン２１０および２２０は太さを約４μｍとすることができ、ライン２３０および２４０は太さを約１．２５μｍとすることができる。従って、ライン２１０および２２０は、ライン２３０および２４０の約３倍の太さとすることができる。換言すると、相互に同一とすることができるライン２１０および２２０の断面は、やはり相互に同一とすることができるライン２３０および２４０の断面よりも大きくすることができる。
【００１９】
ラインの太さは、図２に示したオンチップ・ランゲ・カプラの例示的な実施形態を製造するために用いる技術によって設定される。高周波数用途のための典型的なＢｉＣＭＯＳおよびＣＭＯＳ技術においては、上位レベル金属ストリップは下位レベル金属ストリップよりも太くすることができる。しかしながら、ライン２１０および２２０がライン２３０および２４０よりも太いことは必須ではない。なぜなら、ラインの幅および間隔は、オンチップ・ランゲ・カプラの性能を最適化するように調節可能だからである。
【００２０】
コンデンサ２５０、２６０、２７０、および２８０が示すのは、ライン２１０および２２０、２２０および２４０、２４０および２３０、２３０および２１０間のそれぞれの電磁結合のほとんどが発生する箇所である。ライン２１０、２２０、２３０、および２４０を図２に示すような交差結合構造に配置することによって、電磁結合は垂直次元および水平次元の双方において発生する。関連技術のオンチップ・ランゲ・カプラにおいて起こるタイプの結合である水平結合に比べて、垂直結合および交差結合が追加の結合を付与することができる。これによって、全てのライン２１０、２２０、２３０、および２４０間で結合が向上する。この結果、図２に示す本発明の例示的な実施形態に従った交差結合構造は、同一のレイアウト制限のもとで、少なくとも、図１に示す関連技術のオンチップ・ランゲ・カプラに伴う不充分な結合という問題を解決する。このため、関連技術のオンチップ・ランゲ・カプラと比べて、はるかに良好な振幅バランス性能を達成することができる。同時に、挿入損失、整合、位相バランス、および物理的サイズにおいて、同様の性能が維持される。
【００２１】
図３は、本発明の例示的な実施形態に従ったオンチップ・ランゲ・カプラの斜視図を示す。基板３００は、ライン３１０、３２０、３３０、および３４０を含む交差結合構造が内部に形成されており、ライン３１０および３２０はライン３３０および３４０よりも高い金属レベル上に配置されている。例えば、ライン３１０／３２０と３３０／３４０との間の垂直距離は約４μｍとすることができる。この距離は、図３に示す本発明の例示的な実施形態を製造するために用いる技術によって設定することができる。
【００２２】
ライン３１０および３２０は、ライン３３０および３４０よりも太くすることができる。例えば、ライン３１０および３２０は太さを約４μｍとすることができ、ライン３３０および３４０は太さを約１．２５μｍとすることができる。従って、ライン３１０および３２０はライン３３０および３４０の約３倍の太さとすることができる。換言すると、相互に同一とすることができるライン３１０および３２０の断面は、やはり相互に同一とすることができるライン３３０および３４０の断面よりも大きくすることができる。
【００２３】
ラインの太さは、本発明に従ったオンチップ・ランゲ・カプラの例示的な実施形態を製造するために用いる技術によって設定される。高周波数用途のための典型的なＢｉＣＭＯＳおよびＣＭＯＳ技術においては、上位レベル金属ストリップは下位レベル金属ストリップよりも太くすることができる。しかしながら、ライン３１０および３２０がライン３３０および３４０よりも太いことは必須ではない。なぜなら、ラインの幅および間隔は、オンチップ・ランゲ・カプラの性能を最適化するように調節可能だからである。
【００２４】
ライン３１０および３４０の前端におけるポート１は、オンチップ・ランゲ・カプラの入力ポートとすることができる。ライン３２０および３３０の前端におけるポート２は、オンチップ・ランゲ・カプラの結合ポートとすることができる。ライン３１０および３４０の後端におけるポート３は、オンチップ・ランゲ・カプラのスルーポートとすることができる。ライン３２０および３３０の後端は、オンチップ・ランゲ・カプラのポート４を画定することができる。
【００２５】
図４は、本発明の例示的な実施形態に従ったオンチップ・ランゲ・カプラの斜視図を示し、どのようにライン３１０および３４０を各端部において相互に接続することができるか、および、どのようにライン３２０および３３０を各端部において相互に接続することができるかを表す。各端部は、ほぼＬ型のストリップ断面によって相互に接続され、これによって本発明に従ったオンチップ・ランゲ・カプラの例示的な交差結合構造を画定する。例示的なオンチップ・ランゲ・カプラの性能を最適化するために、ライン３３０および３４０はライン３１０および３２０からずらすことができる。例えば、ライン３３０および３４０は、ライン３１０および３２０に比べて中央へ約１．８８μｍ移動させることができる。
【００２６】
本発明に従ったランゲ・カプラの性能パラメータを、ブランチライン・カプラおよび関連技術のランゲ・カプラの性能パラメータと比較するために、６０ＧＨｚブランチライン・カプラ、関連技術の６０ＧＨＺランゲ・カプラ、および本発明の一実施形態に従った６０ＧＨＺランゲ・カプラを、ＢｉＣＭＯＳ８ＨＰ技術において設計し、Ansoft社による３Ｄソフトウェア「高周波数構造シミュレータ（ＨＦＳＳ（ＴＭ））」によってシミュレーションすることができる。ＢｉＣＭＯＳ技術は、同一チップ上でバイポーラ・トランジスタおよびＣＭＯＳデバイスを結合する集積回路チップを製造するための方法である。接尾文字８ＨＰは、この技術の特定の世代を示す。本発明に従ったオンチップ・ランゲ・カプラは、ＧａＡｓ、ＩｎＰ、ＢＩＣＭＯＳ、ＣＭＯＳ、およびボード・レベルの設計等のいかなる集積回路（チップ・レベル）技術においても使用可能であるが、ＢｉＣＭＯＳおよびＣＭＯＳ技術では、ライン幅、太さ、および高さにおいて制約が多いために、これらの技術でよりいっそう有用であり得る。ＢｉＣＭＯＳ８ＨＰ技術を使用可能であるのは、この技術におけるデバイスが、例えば６０ＧＨｚのようなミリメートル波周波数において動作させるのに充分な速さだからである。
【００２７】
シミュレーションの結果により、関連技術のランゲ・カプラに比べて、本発明の実施形態に従ったランゲ・カプラは、振幅バランスがはるかに優れており、全挿入損失が優れており、リターンロス、分離、およびサイズは同様であることが示されている。更に具体的には、関連技術のランゲ・カプラの振幅バランスが約０．６ｄＢであるのに比較して、本発明の実施形態に従ったランゲ・カプラは約０．１ｄＢの振幅バランスを達成可能である。また、本発明の実施形態に従ったランゲ・カプラの物理的なサイズは約２５０μｍｘ１４０μｍとすることができ、これは、約２５０μｍｘ４５０μｍとすることができるブランチライン・カプラの物理的なサイズよりもはるかに小さい。
【００２８】
多くの用途の一つとして、本発明の実施形態に従ったオンチップ・ランゲ・カプラは、図５に示すように、同相／直交（ＩＱ）復調用途において利用することができる。図５に示す例示的なＩ／Ｑ復調器４００は、低ノイズ増幅器（ＬＮＡ）４１０および本発明に従ったオンチップ・ランゲ・カプラ４２０を含む。局部発振器（ＬＯ）信号４３０をランゲ・カプラ４２０に入力し、９０度分離した同相（Ｉ）成分および直交（Ｑ）成分に分割する。これら２つの信号は、ＬＮＡの増幅した出力信号と共に別個のミキサ４４０および４５０を駆動し、これらの出力が、ＬＮＡが受信した変調キャリアから復調されたＩ信号およびＱ信号である。
【００２９】
本発明の実施形態に従ったオンチップ・ランゲ・カプラの多種多様な用途の別のものとして、図６は例示的な平衡増幅器５００を示す。これは、ランゲ・カプラ５１０、２つの低ノイズ増幅器／電力増幅器（ＬＮＡ／ＰＡ）５２０、５３０、および別のランゲ・カプラ５４０を含む。入力信号ＩＮは、本発明の実施形態に従ったランゲ・カプラ５１０の形態の９０度電力分割器を介して供給され、等しく分割され、図示のように各分岐で平行に接続された２つの信号端ＬＮＡ／ＰＡ増幅器５２０、５３０の入力に注入される。ランゲ・カプラ５１０は、増幅器５２０、５３０の入力において２つの信号を９０度位相シフトさせる。２つの増幅器５２０、５３０は、位相が９０度離れて動作しており、増幅した信号を出力し、それらは次いで本発明の実施形態に従ったランゲ・カプラ５４０の形態の９０度電力結合器によって出力信号Ｏｕｔとして結合される。ランゲ・カプラ５４０は、増幅器５２０、５３０の出力において２つの信号の位相シフトを逆にするので、それらは同相で結合する。
【００３０】
図７は、例えば半導体の設計、製造、または試験あるいはそれら全てにおいて用いられる例示的な設計フロー９００のブロック図を示す。設計フロー９００は、設計されるＩＣのタイプに応じて変動する場合がある。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー９００は、標準的なコンポーネントを設計するための設計フロー９００とは異なる場合がある。設計構造９２０は、好ましくは設計プロセス９１０に対する入力であり、ＩＰプロバイダ、コア開発者、もしくは他の設計会社から得ることができ、または、設計フローのオペレータによって、もしくは他のソースから発生させることができる。設計構造９２０は、図面またはＨＤＬすなわちハードウェア記述言語（例えばVerilog、ＶＨＤＬ、Ｃ等）の形態で、図２から図６に示したような本発明の一実施形態を含む。設計構造９２０は、１つ以上の機械読み取り可能媒体上に含ませることができる。例えば、設計構造９２０は、図２から図６に示したような本発明の一実施形態のテキスト・ファイルまたは図による表現とすることができる。設計プロセス９１０は、好ましくは、図２から図６に示したような本発明の一実施形態をネットリスト９８０に合成（または変換）する。ネットリスト９８０は、例えばワイヤ、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデル等のリストであり、集積回路設計における他の要素および回路に対する接続を記述し、機械読み取り可能媒体の少なくとも１つに記録される。例えば、この媒体は、ＣＤ、コンパクト・フラッシュ、他のフラッシュ・メモリ、インターネットを介して送信されるデータ・パケット、または他のネットワーキングに適した手段とすることができる。合成は、回路の設計仕様およびパラメータに応じてネットリスト９８０を１度以上再合成する反復プロセスとすることができる。
【００３１】
設計プロセス９１０は、様々な入力の使用を含むことができる。例えば、所与の製造技術のためのモデル、レイアウト、および記号表現を含む１組の一般的に用いられる要素、回路、およびデバイスを収容することができるライブラリ要素９３０（例えば異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍ等）、設計仕様９４０、特徴データ９５０、検証データ９６０、設計ルール９７０、および試験データ・ファイル９８５（これは試験パターンおよび他の試験情報を含むことができる）からの入力である。設計プロセス９１０は、更に、例えば、タイミング分析、検証、設計ルールのチェック、場所およびルート動作等の標準的な回路設計プロセスを含むことができる。本発明の範囲および精神から逸脱することなく設計プロセス９１０において用いることが可能な電子設計自動化ツールおよびアプリケーションの範囲は、集積回路設計の当業者には認められよう。本発明の設計構造は、いかなる特定の設計フローにも限定されない。
【００３２】
設計プロセス９１０は、好ましくは、図２から図６に示したような本発明の一実施形態を、いずれかの追加の集積回路設計またはデータ（適用可能な場合）と共に、第２の設計構造９９０に変換する。設計構造９９０は、集積回路のレイアウト・データの交換に用いられるデータ・フォーマットまたは記号データ・フォーマット（例えばＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル、またはかかる設計構造を記憶するための他のいずれかの適切なフォーマットで記憶された情報）あるいはその両方で、記憶媒体上に常駐する。設計構造９９０は、例えば記号データ、マップ・ファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、ワイヤ、金属レベル、バイア、形状、製造ラインを通したルーティングのためのデータ、および、図２から図６に示した本発明の一実施形態を製造するために半導体製造業者が必要とする他のいずれかのデータ等の情報を含むことができる。次いで設計構造９９０は段階９９５に進むことができる。ここで設計構造９９０は、例えばテープアウトに進む、製造へと送出される、マスク・ハウスに送出される、別の設計ハウスに送られる、カスタマに返信される等となる。
【００３３】
上述したような構造は、集積回路チップにおいて用いられる。集積回路チップは、未加工のウェハ形態で（すなわち多数の未パッケージ・チップを有する単一のウェハとして）、ベア・ダイとして、またはパッケージされた形態で、製造業者によって配布することができる。後者の場合、チップは、単一チップ・パッケージ（マザーボードに取り付けられたリードを有するプラスチック・キャリアまたは他の高レベル・キャリア等）に、または多チップ・パッケージ（表面相互接続または埋め込み相互接続のいずれかまたは双方を有するセラミック・キャリア等）に、搭載される。いずれの場合であっても、次いでチップを、（ａ）マザーボード等の中間製品または（ｂ）最終製品のいずれかの一部として、他のチップ、離散回路要素、または他の信号処理デバイスあるいはそれら全てと集積する。最終製品は、おもちゃおよび他のローエンド用途から、ディスプレイ、キーボード、または他の入力デバイス、および中央プロセッサを有する最先端のコンピュータ製品までの範囲に及ぶ集積回路チップを含むいずれかの製品とすることができる。
【００３４】
本明細書において用いた用語は、特定の実施形態を記載する目的のためだけのものであり、本開示を限定することは意図していない。本明細書において用いたように、単数形「１つの（ａ）、（ａｎ）、（ｔｈｅ）」は、文脈によって明らかに他の場合が示されない限り、複数形を含むことが意図されている。また、「含む」または「含んでいる」という言葉あるいはその両方は、本明細書において用いられた場合、述べた特徴、整数、ステップ、動作、要素、または構成要素あるいはそれら全ての存在を指定するが、１つ以上の他の特徴、整数、ステップ、動作、要素、構成要素、またはそれらのグループあるいはそれら全ての存在または追加を除外するものではないことは、理解されよう。
【００３５】
以下の特許請求の範囲における全てのミーンズまたはステップ・プラス・ファンクション要素の対応する構造、材料、行為、および均等物は、具体的に特許請求したような他の特許請求した要素と組み合わせて機能を実行するためのいずれかの構造、材料、または行為を含むことが意図されている。本開示の記載は、例示および記述の目的のために提示したが、網羅的であることや、開示した形態に本開示を限定することは、意図していない。本発明の範囲および精神から逸脱することなく、当業者には多くの変更および変形が明らかであろう。実施形態は、本開示の原理および実際的な用途を最良に説明するため、更に、想定される特定の用途に適した様々な変更と共に様々な実施形態に関して当業者が本開示を理解することを可能とするために、選択し記載したものである。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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