(57)【特許請求の範囲】
【請求項１】
第１のノードを通じて圧電素子を充電する充電回路と、
第１のノードを通じて前記圧電素子に充電された電荷を放電する放電回路と、
前記圧電素子に印加されている電圧の大きさと制御電圧の大きさの比較に基づいて、前記放電回路に放電動作をさせるか、または前記充電回路に充電動作をさせるかを切替える制御回路とを備え、
前記放電回路は、
定電流源と、
前記第１のノードと接続され、前記定電流源が出力される電流をコピーするカレントミラー回路と、
前記カレントミラー回路の出力と、グランドとの間に設けられたスイッチとを含み、
前記制御回路は、前記スイッチのオンおよびオフを制御する、圧電素子の駆動装置。
【請求項２】
第１のノードを通じて圧電素子を充電する充電回路と、
第１のノードを通じて前記圧電素子に充電された電荷を放電する放電回路と、
前記圧電素子に印加されている電圧の大きさと制御電圧の大きさの比較に基づいて、前記放電回路に放電動作をさせるか、または前記充電回路に充電動作をさせるかを切替える制御回路とを備え、
前記放電回路は、
電流出力アンプと、
前記第１のノードとグランドの間に設けられ、前記電流出力アンプの出力によって制御される第１のスイッチと、
前記電流出力アンプの出力と、グランドとの間に設けられた第２のスイッチとを含み、
前記制御回路は、前記電流出力アンプの入力電圧を制御するとともに、前記第２のスイッチのオンおよびオフを制御する、圧電素子の駆動装置。
【請求項３】
前記第１のノードと低電位側電源との間に設けられたＨブリッジ回路を備え、
前記Ｈブリッジ回路の第１の出力ノードと前記Ｈブリッジ回路の第２の出力ノードとの間に前記圧電素子が接続される、請求項１または２記載の圧電素子の駆動装置。
【請求項４】
前記制御回路は、
前記Ｈブリッジ回路の第１の出力ノードの電圧と前記Ｈブリッジ回路の第２の出力ノードの電圧の差である出力電圧を検出する電圧検出回路を備える、請求項３記載の圧電素子の駆動装置。
【請求項５】
前記制御回路は、
前記電圧検出回路で検出された出力電圧と前記制御電圧との誤差に応じた電圧を出力する誤差アンプを含む、請求項４記載の圧電素子の駆動装置。
【請求項６】
前記充電回路は、入力電圧以上の電圧を出力する昇圧回路である、請求項１または２記載の圧電素子の駆動装置。
【請求項７】
前記充電回路は、昇圧モードでは、入力電圧以上の電圧を出力し、降圧モードでは、前記入力電圧未満の電圧を出力する昇降圧コンバータである、請求項１または２記載の圧電素子の駆動装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、圧電素子の駆動装置に関する。
【背景技術】
【０００２】
従来から、ピエゾ素子などの圧電素子を駆動する装置が開示されている。たとえば、特許文献１（国際公開第２００９／０１４１４８号パンフレット）には、圧電素子の充放電に伴う伸縮動作により液体を吸込んで吐出する圧電素子駆動装置が開示されている。この圧電素子駆動装置は、電源の電圧を昇圧して前記圧電素子に加える昇圧手段と、圧電素子の充電電圧を放電させる放電手段とを備える。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】国際公開第２００９／０１４１４８号パンフレット
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、特許文献１に記載の圧電素子駆動装置は、放電時に出力電圧を制御電圧に追従させることができないという問題がある。
【０００５】
それゆえに、本発明の目的は、放電時に出力電圧を制御電圧に追従させることができる圧電素子の駆動装置を提供することである。
【課題を解決するための手段】
【０００６】
本発明の一実施形態の圧電素子の駆動装置は、第１のノードを通じて圧電素子を充電する充電回路と、第１のノードを通じて圧電素子に充電された電荷を放電する放電回路と、圧電素子に印加されている電圧の大きさと制御電圧の大きさの比較に基づいて、放電回路に放電動作をさせるか、または充電回路に充電動作をさせるかを切替える制御回路とを備える。
【発明の効果】
【０００７】
本発明の一実施形態によれば、放電時に出力電圧を制御電圧に追従させることができる。
【図面の簡単な説明】
【０００８】
【図１】ピエゾ駆動装置の構成を表わす図である。
【図２】放電回路の構成を表わす図である。
【図３】（ａ）は、電圧Ｖｏｐが電圧Ｖｏｎよりも大きいときのピエゾ素子の形状変化を表わす図である。（ｂ）は、電圧Ｖｏｐが電圧Ｖｏｎよりも小さいときのピエゾ素子の形状変化を表わす図である。
【図４】（ａ）は、制御電圧ＶＲＥＦの変化を表わす図である。（ｂ）は、切替信号ＳＷの変化を表わす図である。（ｃ）は、出力電圧Ｖｏｕｔの変化を表わす図である。（ｄ）は、図４（ｃ）のグラフを詳細化して表わした図である。
【図５】図１に示すピエゾ駆動装置およびピエゾ素子とが含まれるピエゾ制御装置を表わす図である。
【図６】第２の実施形態の放電回路の構成を表わす図である。
【図７】第３の実施形態のピエゾ駆動装置の構成を表わす図である。
【図８】第４の実施形態の充電回路およびスイッチ制御回路の構成を表わす図である。
【図９】（ａ）は、昇圧モードでの動作を説明するための図である。（ｂ）は、降圧モードでの動作を説明するための図である。
【図１０】第４の実施形態におけるノードＮ２の電圧ＶＮの変化を表わす図である。
【図１１】第５の実施形態のピエゾ駆動装置の構成を表わす図である。
【図１２】第５の実施形態の放電回路の構成を表わす図である。
【発明を実施するための形態】
【０００９】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、ピエゾ駆動装置の構成を表わす図である。
【００１０】
図１を参照して、このピエゾ駆動装置は、制御回路８３と、充電回路１１と、放電回路１６と、切替回路１７とを備える。
【００１１】
制御回路８３は、電圧検出回路１と、エラーアンプ（ＥＡ）６と、位相補償部７と、ＤＡＣ（Digital Analog Converter）４８と、スイッチ制御回路１２とを含む。
【００１２】
（電圧検出回路）
電圧検出回路１は、抵抗素子２２，２３と、スイッチ２と、オペアンプ３と、抵抗素子４，５とを含む。
【００１３】
切替回路１７の出力ノードＯＰは、抵抗素子２２と接続され、切替回路１７の出力ノードＯＮは、抵抗素子２３と接続される。
【００１４】
スイッチ２の第１の入力端子Ａ１は、抵抗素子２２と接続される。スイッチ２の第２の入力端子Ａ２は、抵抗素子２３と接続される。
【００１５】
スイッチ２の第１の入力端子Ａ１は、スイッチ２の第１の出力端子Ｂ１および第２の出力端子Ｂ２の一方と接続され、スイッチ２の第２の入力端子Ａ２は、スイッチ２の第１の出力端子Ｂ１および第２の出力端子Ｂ２の他方と接続される。
【００１６】
出力ノードＯＰの電圧Ｖｏｐの大きさが出力ノードＯｎの電圧Ｖｏｎの大きさ以上のときには、後述のように切替信号ＳＷが「Ｈ」レベルとなり、スイッチ２の第１の入力端子Ａ１とスイッチ２の第２の出力端子Ｂ２とが接続され、スイッチ２の第２の入力端子Ａ２とスイッチ２の第１の出力端子Ｂ１とが接続される。出力ノードＯＰの電圧Ｖｏｐの大きさが出力ノードＯｎの電圧Ｖｏｎの大きさよりも小さいときには、後述のように切替信号ＳＷが「Ｌ」レベルとなり、スイッチ２の第１の入力端子Ａ１とスイッチ２の第１の出力端子Ｂ１とが接続され、スイッチ２の第２の入力端子Ａ２とスイッチ２の第２の出力端子Ｂ２とが接続される。
【００１７】
スイッチ２の第１の出力端子Ｂ１の出力は、オペアンプ３の負の入力端子に接続される。オペアンプ３の負の入力端子は、オペアンプ３の出力端子と抵抗素子４を介して接続される。スイッチ２の第２の出力端子Ｂ２の出力は、オペアンプ３の正の入力端子に接続される。オペアンプ３の正の入力端子は、グランドＧＮＤと抵抗素子５を介して接続される。
【００１８】
抵抗素子２２と抵抗素子２３の抵抗値をＲ１とし、抵抗素子４と抵抗素子５の抵抗値をＲ２としたときに、オペアンプ３の出力端子の電圧Ｏ１は、（Ｒ２／Ｒ１）｜Ｖｏｐ−Ｖｏｎ｜となる。
【００１９】
（エラーアンプ）
エラーアンプ（ＥＡ）６は、オペアンプ３の出力電圧Ｏ１と、ＤＡＣ４８から出力される制御電圧ＶＲＥＦを受けて、Ｏ１とＶＲＥＦの誤差に応じた誤差電圧ＥＲを出力する。
【００２０】
エラーアンプ（ＥＡ）６は、オペアンプ３の出力電圧Ｏ１の大きさが制御電圧ＶＲＥＦの大きさよりも小さいときには、「Ｈ」レベルの誤差電圧ＥＲを出力する。エラーアンプ（ＥＡ）６は、オペアンプ３の出力電圧Ｏ１の大きさが制御電圧ＶＲＥＦの大きさよりも大きいときには、「Ｌ」レベルの誤差電圧ＥＲを出力する。エラーアンプ（ＥＡ）６は、オペアンプ３の出力電圧Ｏ１の大きさが制御電圧ＶＲＥＦの大きさと同じときには、「Ｌ」レベルと「Ｈ」レベルの中間レベルの誤差電圧ＥＲを出力する。
【００２１】
（位相補償部）
位相補償部７は、エラーアンプ（ＥＡ）６の出力ノードとグランドＧＮＤの間に直列に接続された抵抗素子８と容量素子９と含む。また、位相補償部７は、エラーアンプ（ＥＡ）６の出力ノードとグランドＧＮＤの間に接続された容量素子１０を含む。位相補償部７によって、スイッチングノイズの除去および位相補償が行なわれる。
【００２２】
（充電回路）
充電回路１１は、ピエゾ素子５０へ高電圧を印加することによって、ピエゾ素子５０を充電する。この充電回路１１は、電源ＶＩＮから出力される入力電圧Ｖｉ以上の電圧を出力する昇圧回路である。
【００２３】
充電回路１１は、ＮチャネルＭＯＳトランジスタ１４と、ダイオード１５と、コイル１３とを備える。
【００２４】
コイル１３の一端は、電源ＶＩＮに接続される。コイル１３の他端は、ノードＮ１に接続される。
【００２５】
ＮチャネルＭＯＳトランジスタ１４のドレインがノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ１４のソースは、グランドＧＮＤに接地される。ＮチャネルＭＯＳトランジスタ１４のゲートは、スイッチ制御回路１２と接続する。
【００２６】
ダイオード１５は、ノードＮ１とノードＮ２との間に設けられる。
ＮチャネルＭＯＳトランジスタ１４がオンからオフに切り替る際において、ＮチャネルＭＯＳトランジスタ１４がオンの期間にコイル１３を介して電流が流れた後、ＮチャネルＭＯＳトランジスタ１４がオフになることによって、コイル１３には誘起電圧が発生し、ノードＮ１の電圧にコイル１３により生じる誘起電圧が加えられ、かかる電圧がダイオード１５を介してノードＮ２へ供給される。
【００２７】
（スイッチ制御回路）
スイッチ制御回路１２は、エラーアンプ（ＥＡ）６から出力される誤差電圧ＥＲが「Ｈ」レベルのときにパルス信号を出力する。パルス信号によって、ＮチャネルＭＯＳトランジスタ１４のオンとオフが切り替わる。
【００２８】
（放電回路）
放電回路１６は、ピエゾ素子５０に蓄積された電荷を放電する。
【００２９】
図２は、放電回路の構成を表わす図である。
図２を参照して、この放電回路１６は、インバータ８１と、定電流源７２と、ＮチャネルＭＯＳトランジスタ３１〜３３とを備える。
【００３０】
定電流源７２は、定電流Ｉ０を発生する。ＮチャネルＭＯＳトランジスタ３１およびＮチャネルＭＯＳトランジスタ３２は、カレントミラー回路を構成する。
【００３１】
インバータ８１によって、誤差電圧ＥＲが「Ｌ」レベルのときに、ＮチャネルＭＯＳトランジスタ３３がオンとなる。ＮチャネルＭＯＳトランジスタ３３がオンのときに、ノードＮ２から電流Ｉ０と同じ大きさの電流Ｉ１がＮチャネルＭＯＳトランジスタ３２およびＮチャネルＭＯＳトランジスタ３３を介してグランドＧＮＤに流れる。これによって、ピエゾ素子５０に蓄積されていた電荷が放電される。
【００３２】
（切替回路）
切替回路１７は、ＮチャネルＭＯＳトランジス１８〜２１と、インバータ７３，７４とを備える。ＮチャネルＭＯＳトランジス１８〜２１は、Ｈブリッジ回路を構成する。
【００３３】
Ｈブリッジ回路は、充電回路１１の出力と接続されるノードＮ２と低電位側の電源ＶＩＮとの間に設けられる。
【００３４】
Ｈブリッジ回路の出力ノードＯＰとＨブリッジ回路の出力ノードＯＮとの間にピエゾ素子５０が接続される。
【００３５】
ＮチャネルＭＯＳトランジスタ１８のドレインはノードＮ２と接続され、ソースは出力ノードＯＰに接続され、ゲートは切替信号ＳＷを受ける。
【００３６】
ＮチャネルＭＯＳトランジスタ２０のドレインはノードＮ２と接続され、ソースは出力ノードＯＮに接続され、ゲートはインバータ７３を介して切替信号ＳＷを受ける。
【００３７】
ＮチャネルＭＯＳトランジスタ１９のドレインは出力ノードＯＰと接続され、ソースは、電源ＶＩＮに接続され、ゲートは、インバータ７４を介して切替信号ＳＷを受ける。
【００３８】
ＮチャネルＭＯＳトランジスタ２１のドレインは出力ノードＯＮと接続され、ソースは、電源ＶＩＮに接続され、ゲートは、切替信号ＳＷを受ける。
【００３９】
切替信号ＳＷが「Ｈ」レベルのときには、ＮチャネルＮＯＳトランジスタ１８およびＮチャネルＭＯＳトランジスタ２１がオンとなり、ＮチャネルＮＯＳトランジスタ１９およびＮチャネルＭＯＳトランジスタ２０がオフとなる。これによって、出力ノードＯＰが高電位側のノードＮ２と接続され、出力ノードＯＮが低電位側の電源ＶＩＮと接続される。
【００４０】
切替信号ＳＷが「Ｌ」レベルのときに、ＮチャネルＮＯＳトランジスタ１８およびＮチャネルＭＯＳトランジスタ２１がオフとなり、ＮチャネルＮＯＳトランジスタ１９およびＮチャネルＭＯＳトランジスタ２０がオンとなる。これによって、出力ノードＯＰが低電位側の電源ＶＩＮと接続され、出力ノードＯＮが高電位側のノードＮ２と接続される。
【００４１】
出力ノードＯＰの電圧Ｖｏｐは、ピエゾ素子５０の一方の電極に印加されるとともに、電圧検出回路１にフィードバックされる。出力ノードＯＮの電圧Ｖｏｎは、ピエゾ素子５０の他方の電極に印加されるとともに、電圧検出回路１にフィードバックされる。つまり、ピエゾ素子５０の両電力間には、｜Ｖｏｕｔ｜＝｜Ｖｏｐ−Ｖｏｎ｜の電圧が印加される。ここで、｜Ａ｜は、Ａの絶対値を表わす。
【００４２】
（ピエゾ素子）
図３は、ピエゾ素子の形状変化を説明するための図である。
【００４３】
図３（ａ）は、電圧Ｖｏｐが電圧Ｖｏｎよりも大きいときのピエゾ素子の形状変化を表わす図である。
【００４４】
電圧Ｖｏｐと電圧Ｖｏｎの差の絶対値が大きいとピエゾ素子５０は伸張し、電圧Ｖｏｐと電圧Ｖｏｎの差の絶対値が小さいとピエゾ素子５０は収縮することによって、ピエゾ素子５０が変位する。
【００４５】
図３（ｂ）は、電圧Ｖｏｐが電圧Ｖｏｎよりも小さいときのピエゾ素子の形状変化を表わす図である。
【００４６】
電圧Ｖｏｐと電圧Ｖｏｎの差の絶対値が大きいとピエゾ素子５０は伸張し、電圧Ｖｏｐと電圧Ｖｏｎの差の絶対値が小さいとピエゾ素子５０は収縮することによって、ピエゾ素子５０が変位する。
【００４７】
（電圧制御について）
ＤＡＣ４８は、図４（ａ）に示すように、制御電圧ＶＲＥＦを変化させる。
【００４８】
ＤＡＣ４８は、図４（ｂ）に示すように、切替信号ＳＷを変化させる。
図４（ｃ）は、出力電圧Ｖｏｕｔの変化を表わす図である。これは、Ｒ１＝Ｒ２の場合のＶｏｕｔを表わしている。
【００４９】
切替信号ＳＷが「Ｈ」レベルのときに、スイッチ２の第１の入力端子Ａ１とスイッチ２の第２の出力端子Ｂ２とが接続され、スイッチ２の第２の入力端子Ａ２とスイッチ２の第１の出力端子Ｂ１とが接続される。
【００５０】
図４（ｂ）に示すように切替信号ＳＷが「Ｈ」レベルのときに、ＮチャネルＮＯＳトランジスタ１８およびＮチャネルＭＯＳトランジスタ２１がオンとなり、ＮチャネルＮＯＳトランジスタ１９およびＮチャネルＭＯＳトランジスタ２０がオフとなる。その結果、電圧Ｖｏｐの大きさが出力電圧Ｖｏｎの大きさ以上となり、図４（ｃ）に示すように、出力電圧Ｖｏｕｔ＝Ｖｏｐ−Ｖｏｎは、０または正の値となる。また、その大きさは、充電回路１１および放電回路１６による充放電によって、ＶＲＥＦの値となる。
【００５１】
切替信号ＳＷが「Ｈ」レベルのときに、スイッチ２の第１の入力端子Ａ１とスイッチ２の第１の出力端子Ｂ１とが接続され、スイッチ２の第２の入力端子Ａ２とスイッチ２の第２の出力端子Ｂ２とが接続される。
【００５２】
図４（ｂ）に示すように切替信号ＳＷが「Ｌ」レベルのときに、ＮチャネルＮＯＳトランジスタ１８およびＮチャネルＭＯＳトランジスタ２１がオフとなり、ＮチャネルＮＯＳトランジスタ１９およびＮチャネルＭＯＳトランジスタ２０がオンとなる。その結果、電圧Ｖｏｐの大きさが出力電圧Ｖｏｎの大きさよりも小さくなり、図４（ｃ）に示すように、出力電圧Ｖｏｕｔ＝Ｖｏｐ−Ｖｏｎは、負の値となる。また、その大きさは、充電回路１１および放電回路１６による充放電によって、制御電圧ＶＲＥＦの値となる。
【００５３】
図４（ｄ）は、図４（ｃ）のグラフを詳細化して表わした図である。
図４（ｄ）に示すように、ミクロな視点で見れば、ステップごとに制御電圧ＶＲＥＦが指示される。出力電圧Ｖｏｕｔの大きさが指示された制御電圧ＶＲＥＦと一致するように、フィードバック制御によって充電と放電が繰返される。
【００５４】
（ピエゾ制御装置）
図５は、図１に示すピエゾ駆動装置およびピエゾ素子とが含まれるピエゾ制御装置を表わす図である。
【００５５】
図５に示すように、ピエゾ制御装置１００は、半導体チップ９８を含む。
半導体チップ９８は、クロックが入力されるクロック入力部９６と、アナログ信号が入力されるアナログ信号入力部９４と、ＰＷＭ(Pulse Width Modulation)部９２と、外部とシリアル通信を行なうＩ２Ｃ／ＳＰＩインタフェース（Inter-Integrated Circuit/Serial Peripheral Interface）９０と、ＤＡＣ４８と、外部からの信号をバッファリングするＦＩＦＯ（First In First Out）８８と、レジスタ８６と、ブロックＡと、ブロックＢと、充電回路１１の構成要素であるＮチャネルＭＯＳトランジスタ１４とを含む。ブロックＡには、制御回路８３が配置される。ブロックＢには、放電回路１６と、切替回路１７とが配置される。
【００５６】
ＤＡＣ４８は、図示しないＣＰＵまたはロジック部によってレジスタ８６内に書込まれた命令に従って、制御電圧ＶＲＥＦおよび切替信号ＳＷを出力する。
【００５７】
ピエゾ制御装置１００は、半導体チップ９８の外に、充電回路１１の構成要素であるコイル１３およびダイオード１５を備える。ダイオード１５は、ノードＮ２を介してブロックＢ内の放電回路１６と接続する。ブロックＢ内の切替回路１７は、ノードＯＰ、ノードＯＮを介して、ピエゾ素子５０と接続する。
【００５８】
以上のように、本実施の形態によれば、制御回路が、ピエゾ素子に印加されている電圧Ｖｏｕｔの大きさの定数（Ｒ２／Ｒ１）倍が制御電圧ＶＲＥＦの大きさよりも大きいときには、放電回路に放電動作をさせ、制御電圧ＶＲＥＦの大きさがピエゾ素子に印加されている電圧Ｖｏｕｔの大きさの定数倍よりも大きいときには、充電回路に充電動作をさせるので、放電時に出力電圧を制御電圧に追従させることができる。
【００５９】
［第２の実施形態］
図６は、第２の実施形態の放電回路の構成を表わす図である。本実施形態で示す放電回路は、放電回路１６との置き換えが可能である。
【００６０】
図６を参照して、この放電回路９１は、電流出力アンプ６２と、ＮチャネルＭＯＳトランジスタ６４と、ＮチャネルＭＯＳトランジスタ６６と、抵抗素子７９とを含む。
【００６１】
ノードＮ２とノードＮ５の間に、ＮチャネルＭＯＳトランジスタ６４が配置される。ノードＮ５とグランドＧＮＤとの間に抵抗素子７９が配置される。
【００６２】
電流出力アンプ６２は、正の入力端子がＤＡＣ４８と接続され、負の入力端子がノードＮ５に接続される。電流出力アンプ６２の出力は、ＮチャネルＭＯＳトランジスタ６４のゲートに接続される。
【００６３】
ＤＡＣ４８は、電流出力アンプ６２への制御電圧ＶＣＴの大きさを制御する。
電流出力アンプ６２は、ＤＡＣ４８から出力される制御電圧ＶＣＴの大きさに応じた大きさの電流を出力する。
【００６４】
誤差電圧ＥＲが「Ｌ」レベルのときに、ＮチャネルＭＯＳトランジスタ６６がオフとなる。誤差電圧ＥＲが「Ｈ」レベルのときに、ＮチャネルＭＯＳトランジスタ６６がオンとなる。
【００６５】
ＮチャネルＭＯＳトランジスタ６６がオンのときに、電流出力アンプ６２の出力電流がＮチャネルＭＯＳトランジスタ６６を通じてグランドＧＮＤに流れる。したがって、誤差電圧ＥＲが「Ｈ」レベルのときには、ピエゾ素子５０に蓄積されている電荷は放電しない。
【００６６】
ＮチャネルＭＯＳトランジスタ６６がオフのときに、ノードＮ２から電流出力アンプ６２の出力の大きさに応じた電流Ｉ１がＮチャネルＭＯＳトランジスタ６４および抵抗素子７９を通じてグランドＧＮＤに流れる。したがって、誤差電圧ＥＲが「Ｈ」レベルのときには、ピエゾ素子５０に蓄積されている電荷が放電される。
【００６７】
以上のように、本実施の形態によれば、放電回路に電流出力アンプを用いることによって、単位時間当りの放電量を制御することができる。
【００６８】
［第３の実施形態］
図７は、第３の実施形態のピエゾ駆動装置の構成を表わす図である。
【００６９】
図７のピエゾ駆動装置は、図１のピエゾ駆動装置と相違する点は、図７のピエゾ駆動装置が、切替回路１７を備えない点と、スイッチ２を備えない点である。
【００７０】
すなわち、図７のピエゾ駆動装置では、高電位側のノードＮ２がピエゾ素子５０の一方の電極に接続され、低電位側の電源ＶＩＮがピエゾ素子５０の他方の電極に接続される。
【００７１】
また、高電位側のノードＮ２が抵抗素子２３を介して、オペアンプ３の正の入力端子に接続される。また、低電位側の電源ＶＩＮが抵抗素子２２を介して、オペアンプ３の負の入力端子に接続される。
【００７２】
以上のように、本実施の形態によれば、ピエゾ素子が一方向にたわませる場合には、切替回路を省略したピエゾ駆動装置を用いることができる。
【００７３】
［第４の実施形態］
図８は、第４の実施形態の充電回路およびスイッチ制御回路の構成を表わす図である。本実施形態で示す充電回路は、充電回路１１との置き換えが可能である。
【００７４】
この充電回路は、ピエゾ素子５０へ高電圧を印加することによって、ピエゾ素子５０を充電する。この充電回路は、昇圧モードでは、電源ＶＩＮから出力される入力電圧以上の電圧を出力し、降圧モードでは、電源ＶＩＮから出力される入力電圧未満の電圧を出力するクロスコンバータ（昇降圧コンバータ）である。
【００７５】
この充電回路は、第１の実施形態と同様に、ＮチャネルＭＯＳトランジスタ１４と、ダイオード１５と、コイル１３とを備える。
【００７６】
コイル１３の一端は、ノードＮ３に接続される。コイル１３の他端は、ノードＮ１に接続される。
【００７７】
ＮチャネルＭＯＳトランジスタ１４のドレインがノードＮ１に接続される。ＮチャネルＭＯＳトランジスタ１４のソースは、グランドＧＮＤに接地される。ＮチャネルＭＯＳトランジスタ１４のゲートは、スイッチ制御回路４５からの信号を受ける。
【００７８】
ダイオード１５は、ノードＮ１とノードＮ２との間に設けられる。
この充電回路は、さらに、ＮチャネルＭＯＳトランジスタ４６およびＮチャネルＭＯＳトランジスタ４７を備える。
【００７９】
ＮチャネルＭＯＳトランジスタ４６のドレインがノードＮ３に接続される。ＮチャネルＭＯＳトランジスタ４６のソースは、グランドＧＮＤに接地される。ＮチャネルＭＯＳトランジスタ４６のゲートは、スイッチ制御回路４５からの信号を受ける。
【００８０】
ＮチャネルＭＯＳトランジスタ４７のドレインが電源ＶＩＮに接続される。ＮチャネルＭＯＳトランジスタ４７のソースは、ノードＮ３に接続される。ＮチャネルＭＯＳトランジスタ４７のゲートは、スイッチ制御回路４５からの信号を受ける。
【００８１】
（昇圧モード）
図９（ａ）は、昇圧モードでの動作を説明するための図である。
【００８２】
スイッチ制御回路４５は、ＮチャネルＭＯＳトランジスタ４６への信号を「Ｌ」にすることによって、ＮチャネルＭＯＳトランジスタ４６をオフにする。
【００８３】
スイッチ制御回路４５は、ＮチャネルＭＯＳトランジスタ４７への信号を「Ｈ」にすることによって、ＮチャネルＭＯＳトランジスタ４７をオンにする。
【００８４】
スイッチ制御回路４５は、エラーアンプ（ＥＡ）６から出力される誤差電圧ＥＲが「Ｈ」レベルのときに、ＮチャネルＭＯＳトランジスタ１４へパルス信号を出力する。パルス信号によって、ＮチャネルＭＯＳトランジスタ１４のオンとオフが切り替わる。
【００８５】
ＮチャネルＭＯＳトランジスタ１４がオンのときには、図９（ａ）の（１）に示す経路で電流が流れる。ＮチャネルＭＯＳトランジスタ１４がオフのときには、図９（ａ）の（２）に示す経路で電流が流れる。
【００８６】
ＮチャネルＭＯＳトランジスタ１４がオンからオフに切り替わることによって、第１の実施形態で説明したように、コイル１３に誘起電圧が発生し、これによって生成された昇圧電圧は、ダイオード１５を介してノードＮ２に出力される。
【００８７】
（降圧モード）
図９（ｂ）は、降圧モードでの動作を説明するための図である。
【００８８】
スイッチ制御回路４５は、ＮチャネルＭＯＳトランジスタ１４への信号を「Ｌ」にすることによって、ＮチャネルＭＯＳトランジスタ４６をオフにする。
【００８９】
スイッチ制御回路４５は、エラーアンプ（ＥＡ）６から出力される誤差電圧ＥＲが「Ｈ」レベルのときに、ＮチャネルＭＯＳトランジスタ４７へ第１のパルス信号を出力する。第１のパルス信号によって、ＮチャネルＭＯＳトランジスタ４７のオンとオフが切り替わる。
【００９０】
スイッチ制御回路４５は、エラーアンプ（ＥＡ）６から出力される誤差電圧ＥＲが「Ｈ」レベルのときに、ＮチャネルＭＯＳトランジスタ４６へ第２のパルス信号を出力する。第２のパルス信号によって、ＮチャネルＭＯＳトランジスタ４６のオンとオフが切り替わる。
【００９１】
第１のパルス信号が「Ｈ」レベルのときには、第２のパルス信号が「Ｌ」レベルとなり、第１のパルス信号が「Ｌ」レベルのときには、第２のパルス信号が「Ｈ」レベルとなる。
【００９２】
ＮチャネルＭＯＳトランジスタ４７がオフで、かつＮチャネルＭＯＳトランジスタ４６がオンのときには、図９（ｂ）の（１）に示す経路で電流が流れる。ＮチャネルＭＯＳトランジスタ４７がオンで、かつＮチャネルＭＯＳトランジスタ４６がオフのときには、図９（ｂ）の（２）に示す経路で電流が流れる。
【００９３】
ＮチャネルＭＯＳトランジスタ４６およびＮチャネルＭＯＳトランジスタ４７がオンからオフに切り替わることによって、第１の実施形態で説明したように、コイル１３に誘起電圧が発生し、これにより生成された昇圧電圧は、ダイオード１５を介してノードＮ２に出力される。さらに、（２）の経路で電流が流れることによって、電源ＶＩＮの電圧よりも低い電圧を出力する（つまり、電源ＶＩＮの電圧を降圧する）ことができる。
【００９４】
図１０は、第４の実施形態におけるノードＮ２の電圧ＶＮの変化を表わす図である。
昇圧モードでは、ノードＮ２の電圧ＶＮは、電源ＶＩＮの電圧Ｖｉ以上の値となる。降圧モードでは、ノードＮ２の電圧ＶＮは、電源ＶＩＮの電圧Ｖｉよりも小さな値となり、グランドＧＮＤのレベルまで降圧することできる。
【００９５】
以上のように、本実施の形態によれば、電源よりも低い電圧に降圧した電圧をピエゾ素子の一方の電極に与えることができる。
【００９６】
［第５の実施形態］
図１１は、第５の実施形態のピエゾ駆動装置の構成を表わす図である。
【００９７】
このピエゾ駆動装置は、図１のピエゾ駆動装置と相違する点は、エラーアンプ６に代えて、第１のエラーアンプ７６、第２のエラーアンプ７７とを備える点である。
【００９８】
（エラーアンプ）
第１のエラーアンプ７６の出力は、スイッチ制御回路１２に接続される。第２のエラーアンプ７７の出力は、放電回路１６に接続される。
【００９９】
第１のエラーアンプ（ＥＡ）７６は、オペアンプ３の出力電圧Ｏ１と、ＤＡＣ４８の制御電圧ＶＲＥＦを受けて、Ｏ１とＶＲＥＦの差を増幅して、誤差電圧ＥＲ１を出力する。
【０１００】
第１のエラーアンプ（ＥＡ）７６は、オペアンプ３の出力電圧Ｏ１の大きさが制御電圧ＶＲＥＦの大きさよりも小さいときには、「Ｈ」レベルの誤差電圧ＥＲ１を出力する。第１のエラーアンプ（ＥＡ）７６は、オペアンプ３の出力電圧Ｏ１の大きさが制御電圧ＶＲＥＦの大きさよりも大きいかまたは等しいときには、「Ｌ」レベルの誤差電圧ＥＲ１を出力する。
【０１０１】
第２のエラーアンプ（ＥＡ）７７は、オペアンプ３の出力電圧Ｏ１と、ＤＡＣ４８の制御電圧ＶＲＥＦを受けて、Ｏ１とＶＲＥＦの差を増幅して、誤差電圧ＥＲ２を出力する。
【０１０２】
第２のエラーアンプ（ＥＡ）７７は、制御電圧ＶＲＥＦの大きさがオペアンプ３の出力電圧Ｏ１の大きさよりも小さいときには、「Ｈ」レベルの誤差電圧ＥＲ２を出力する。第２のエラーアンプ（ＥＡ）７７は、制御電圧ＶＲＥＦの大きさがオペアンプ３の出力電圧Ｏ１の大きさよりも大きいかまたは等しいときには、「Ｌ」レベルの誤差電圧ＥＲ２を出力する。
【０１０３】
（スイッチ制御回路）
スイッチ制御回路１２は、第１のエラーアンプ７６から出力される誤差電圧ＥＲ１が「Ｈ」レベルのときにパルス信号を出力する。パルス信号によって、ＮチャネルＭＯＳトランジスタ１４のオンとオフが切り替わる。ＮチャネルＭＯＳトランジスタ１４のオンとオフが切り替わることによって、コイル１３に誘起電圧が発生し、この誘起電圧は、ダイオード１５を介してノードＮ２に出力される。
【０１０４】
（放電回路）
図１２は、第５の実施形態の放電回路の構成を表わす図である。本実施形態で示す放電回路は、放電回路１６との置き換えが可能である。
【０１０５】
図１２を参照して、この放電回路９３が、図２の第１の実施形態の放電回路１６と相違する点は、インバータ８１を含まない点である。
【０１０６】
第２のエラーアンプ７７から出力される誤差電圧ＥＲ２が「Ｈ」レベルのときに、ＮチャネルＭＯＳトランジスタ３３がオンとなる。ＮチャネルＭＯＳトランジスタ３３がオンのときに、ノードＮ２から電流Ｉ０と同じ大きさの電流Ｉ１がＮチャネルＭＯＳトランジスタ３２およびＮチャネルＭＯＳトランジスタ３３を介してグランドＧＮＤに流れる。これによって、ピエゾ素子５０に蓄積されていた電荷が放電される。
【０１０７】
以上のように、本実施の形態によれば、「Ｈ」レベルと「Ｌ」レベルの２段階の電圧を出力するエラーアンプを２つ用いることによって、第１の実施形態と同様に、充放電動作を行なうことができる。
【０１０８】
（変形例）
本発明の実施形態で説明したピエゾ駆動装置は、液体レンズの駆動にも用いることができる。
【０１０９】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１１０】
２  スイッチ、３  オペアンプ、４，５，８，２２，２３，７９  抵抗素子、６，７６，７７  エラーアンプ、７  位相補償部、９，１０  容量素子、１１  充電回路、１２，４５  スイッチ制御回路、１３  コイル、１４，１８〜２１，３１〜３３，４６，４７，６４，６６  ＮチャネルＭＯＳトランジスタ、１５  ダイオード、１６，９１，９３  放電回路、１７  切替回路、４１  電圧検出回路、４８  ＤＡＣ、５０  ピエゾ素子、６２  電流出力アンプ、７２  定電流源、７３，７４，８１  インバータ、８３，８４  制御回路、８６  レジスタ、８８  ＦＩＦＯ、９０  Ｉ２Ｃ／ＳＰＩインタフェース、９２  ＰＷＭ部、９４  アナログ信号入力部、９６  クロック入力部、９８  半導体チップ、１００  ピエゾ制御装置。
【図１】
0005588891.tif 000002
【図２】
0005588891.tif 000003
【図３】
0005588891.tif 000004
【図４】
0005588891.tif 000005
【図５】
0005588891.tif 000006
【図６】
0005588891.tif 000007
【図７】
0005588891.tif 000008
【図８】
0005588891.tif 000009
【図９】
0005588891.tif 000010
【図１０】
0005588891.tif 000011
【図１１】
0005588891.tif 000012
【図１２】
0005588891.tif 000013