(57)【特許請求の範囲】
【請求項１】
半導体基板上に活性領域を形成するための第１のデータと、前記活性領域の少なくとも一部を露出する開口を有するレジストパターンを形成するための第２のデータとが作成されており、
前記第２のデータの前記第１のデータとの対向部分について、前記対向部分の幅と、前記第１のデータと前記対向部分との距離とをそれぞれパラメータとして、前記第１のデータとの対向辺の位置を補正することを特徴とする半導体装置の設計方法。
【請求項２】
前記補正を行う際に、前記対向部分内に他の前記第１のデータの少なくとも一部が存する場合には、前記対向部分のうち前記第１のデータと前記他の前記第１のデータとの間における幅と、前記第１のデータと前記他の前記第１のデータとの距離とをそれぞれパラメータとして、前記対向辺の位置を補正することを特徴とする請求項１に記載の半導体装置の設計方法。
【請求項３】
前記第２のデータが、隣接する前記開口を有する前記レジストパターンを形成するためのものである場合に、
前記補正の工程では、隣接する前記開口を一体化するように、前記対向部分に第３のデータを挿入することを特徴とする請求項１に記載の半導体装置の設計方法。
【請求項４】
フォトマスクを作製するためのマスクパターンのデータを作成する工程と、
設計された前記データに基づいて、前記フォトマスクを作製する工程と、
前記フォトマスクを用いて、半導体基板上のレジストを露光してレジストパターンを形成する工程と
を含み、
前記データを作成する工程では、半導体基板上に活性領域を形成するための第１のデータと、前記活性領域の少なくとも一部を露出する開口を有するレジストパターンを形成するための第２のデータとが作成されており、前記第２のデータの前記第１のデータとの対向部分について、前記対向部分の幅と、前記第１のデータと前記対向部分との距離とをそれぞれパラメータとして、前記第１のデータとの対向辺の位置を補正することを特徴とする半導体装置の製造方法。
【請求項５】
前記補正を行う際に、前記対向部分内に他の前記第１のデータの少なくとも一部が存する場合には、前記対向部分のうち前記第１のデータと前記他の前記第１のデータとの間における幅と、前記第１のデータと前記他の前記第１のデータとの距離とをそれぞれパラメータとして、前記対向辺の位置を補正することを特徴とする請求項４に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置のレイアウトデータの設計方法、当該設計方法を用いた半導体装置の製造方法に関する。
【背景技術】
【０００２】
従来より、ＬＳＩ等の半導体装置に対する微細化の要請が高まっている。半導体装置の更なる微細化を達成すべく、各種の補正処理が案出されている。補正処理としては、半導体装置の製造時における反射防止膜の形成、半導体装置の設計時における光近接効果補正（Optical Proximity Correction：ＯＰＣ）等がある。
【０００３】
反射防止膜は、半導体装置を製造する際のリソグラフィー時に下地からのハレーションを低減させるために形成されるものである。大きく分類して、無機タイプ（例えばＳｉＮ膜、ＳｉＯＮ膜等）と、有機タイプ（レジストの塗布前に半導体基板上に塗布成膜するもの）がある。
【０００４】
ＯＰＣ処理は、レイアウトデータ通りの寸法（線幅）でパターンを形成するための処理である。リソグラフィーにより微細なパターンを形成する場合、露光機の投影レンズに全ての回折光を取り込むことは露光機の構成上できない。そのため、各パターンピッチで出来上がるパターンの寸法が異なる。パターンの寸法が大きければ、デバイス特性上、寸法変化は無視することができるが、微細なパターン（寸法が０．３μｍ以下程度）になると無視できない乖離量となる。この乖離量をレイアウトデータにおいて補正する技術（データ補正技術）がＯＰＣ処理である。
【０００５】
反射防止膜の形成及び光近接効果補正等の技術は、半導体装置の各種パターンのうち、微細なパターンを有する所謂クリティカル層において使用される。通常、クリティカル層に較べて寸法が大きく、寸法制御性がさほど要求されないパターンを有するノンクリティカル層（ラフ層）では、当該技術は使用されない。従来、ノンクリティカル層に分類されるパターンとしては、例えば、ウェル領域、ソース／ドレイン領域等の各種の不純物領域を形成するために、不純物の導入部位を開口する不純物導入用のマスクとして用いるレジストパターンがある。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２０００−６６３６７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
近時では、半導体装置の更なる微細化が進行し、不純物導入用のレジストパターン等のこれまでノンクリティカル層に分類されていたパターンもその影響を受けるようになっている。そのため、不純物導入用のレジストパターン等についても、パターンの正確な微細化を達成するための補正処理の適用が検討されている。
【０００８】
不純物導入用のレジストパターン等を形成する場合、ＯＰＣ処理の適用は可能である。しかしながら、以下のように、反射防止膜を形成することはできない。
有機タイプの反射防止膜では、不純物導入時に有機物が半導体基板上に残る。この残存する有機物によって不純物導入が阻害されたり、有機物が不純物と共に注入されることがある。このような場合、デバイス特性に悪影響を与えることが懸念されるため、有機タイプの反射防止膜を不純物導入用のレジストパターン等の形成時に用いることはできない。
無機タイプの反射防止膜では、これを形成したときには半導体基板上に成膜されたまま残る。そのため、トランジスタ形成の過程で特に有益となる特殊な場合を除き、無機タイプの反射防止膜を不純物導入用のレジストパターン等の形成時に用いることはできない。
現在のところ、不純物導入用のレジストパターン等を形成する際にリソグラフィー時における下地からのハレーションの影響を除去する適切な補正法は確立されておらず、模索の現況にある。
【０００９】
本発明は、上記の課題に鑑みてなされたものであり、反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のパターンを形成することを可能として、微細化の要請に応じた信頼性の高い半導体装置を実現する半導体装置の設計方法及び製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１０】
半導体装置の設計方法の一態様は、半導体基板上に活性領域を形成するための第１のデータと、前記活性領域の少なくとも一部を露出する開口を有するレジストパターンを形成するための第２のデータとが作成されており、前記第２のデータの前記第１のデータとの対向部分について、前記対向部分の幅と、前記第１のデータと前記対向部分との距離とをそれぞれパラメータとして、前記第１のデータとの対向辺の位置を補正する。
【００１１】
半導体装置の製造方法の一態様は、フォトマスクを作製するためのマスクパターンのデータを作成する工程と、設計された前記データに基づいて、前記フォトマスクを作製する工程と、前記フォトマスクを用いて、半導体基板上のレジストを露光してレジストパターンを形成する工程とを含み、前記データを作成する工程では、半導体基板上に活性領域を形成するための第１のデータと、前記活性領域の少なくとも一部を露出する開口を有するレジストパターンを形成するための第２のデータとが作成されており、前記第２のデータの前記第１のデータとの対向部分について、前記対向部分の幅と、前記第１のデータと前記対向部分との距離とをそれぞれパラメータとして、前記第１のデータとの対向辺の位置を補正する。
【発明の効果】
【００１２】
上記の各態様によれば、反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のパターンを形成することを可能として、微細化の要請に応じた信頼性の高い半導体装置が実現される。
【図面の簡単な説明】
【００１３】
【図１】半導体基板上にレジストパターンを形成する場合において、対向部分内に他の活性領域が存する場合を示す模式図である。
【図２】半導体基板上にレジストパターンを形成する場合において、対向部分内に他の活性領域が存しない場合を示す模式図である。
【図３】第１の実施形態による半導体装置の設計方法における設計データのレイアウト（対向部分に他の活性領域データが存する場合）を示す概略平面図である。
【図４】第１の実施形態による半導体装置の設計方法における設計データのレイアウト（対向部分に他の活性領域データが存しない場合）を示す概略平面図である。
【図５】第１の実施形態において作成された参照データを示す特性図である。
【図６】第１の実施形態において作成されたルールテーブルを示す特性図である。
【図７】第１の実施形態による設計データの補正装置の概略構成を示す模式図である。
【図８】第１の実施形態による設計データの補正方法を示すフロー図である。
【図９】第１の実施形態による半導体装置の製造方法を工程順に示すフロー図である。
【図１０】第２の実施形態による半導体装置の設計方法における設計データのレイアウトを示す概略平面図である。
【図１１】第２の実施形態による半導体装置の設計方法における設計データの他のレイアウトを示す概略平面図である。
【図１２】第２の実施形態による設計データの補正装置の概略構成を示す模式図である。
【図１３】第２の実施形態による設計データの補正方法を示すフロー図である。
【図１４】第３の実施形態による半導体装置の設計方法における設計データのレイアウトを示す概略平面図である。
【図１５】第３の実施形態による設計データの補正装置の概略構成を示す模式図である。
【図１６】第３の実施形態による設計データの補正方法を示すフロー図である。
【図１７】第３の実施形態の変形例による半導体装置の設計方法における設計データのレイアウトを示す概略平面図である。
【発明を実施するための形態】
【００１４】
半導体装置を作製する際には、半導体基板に素子分離構造を形成して活性領域を画定した後、ウェル領域、チャネル領域、エクステンション領域、ソース／ドレイン領域等を形成すべく、活性領域の所定部位に不純物を導入する。不純物導入を行うには、注入部位である活性領域の所定部位を露出する開口を有するレジストパターンを形成し、これをマスクとして当該所定部位に不純物を導入する。
【００１５】
不純物導入の工程において、下地からのハレーションを防止するための反射防止膜を形成しない場合、素子分離構造の配置位置等及び断面構造により、レジストパターンを形成する際のリソグラフィーに影響する。そのため、レジストパターンの寸法（線幅）及び形状が変化する。これは、露光光（入射光）と半導体基板面で反射した光（反射光）とで形成される光定在波の影響に起因して発生する。光定在波の影響は、レジストパターンの寸法又はサイズが微細になるほど大きくなり、レジストパターンの寸法及び形状の変化が増大する。
このハレーションの影響を抑制するには、リソグラフィーによるレジストパターンの形成時の露光量を低く抑えることが考えられる。しかしながら、露光量を低く抑えても少なからずレジストパターンの寸法及びサイズへの影響は残る。そのため、その寸法及びサイズの適切な補正が必要となる。
【００１６】
本実施形態では、反射防止膜を形成しないことを前提として、半導体装置の設計段階において補正を行う。即ち、活性領域の第１のデータに対して、活性領域の少なくとも一部を露出する開口を有するレジストパターンの第２のデータを作成する際に、第２のデータの第１のデータと対向する部分について、第１のデータとの対向辺の位置を補正する。
第２のデータの第１のデータと対向する部分について、第１のデータとの対向辺の位置を補正する具体例として、以下の手法（１），（２），（３）を提示する。
【００１７】
（１）第２のデータの第１のデータとの位置的関係について、予め取得された補正用の参照データを用いて、第２のデータの第１のデータとの対向辺の位置を補正する。
この場合、第２のデータの第１のデータと対向する部分における、他の活性領域のデータ（他の第１のデータ）の有無により、補正方法が異なる。
他の第１のデータが上記の対向部分に存する場合には、対向部分のうち第１のデータと他の前記第１のデータとの間における幅と、第１のデータと他の第１のデータとの距離とをそれぞれパラメータとして、対向辺の位置を補正する。
他の第１のデータが上記の対向部分に存しない場合には、対向部分の幅と、第１のデータと対向部分との距離とをそれぞれパラメータとして、対向辺の位置を補正する。
【００１８】
（２）第２のデータが、隣接する開口を有するレジストパターンを形成するためのものである場合に、隣接する開口を一体化するように、対向部分に第３のデータとしてパッチデータを挿入する。これは言わば、対向部分の一方の対向辺を、対向部分の他方の対向辺に一致させる（一致した部位で対向部分の幅が０となる）ことと同等である。
【００１９】
（３）レジストパターンを形成する際のリソグラフィーにおける露光量の減少分に対応するように、第２のデータの第１のデータを露出させる開口に一律量のデータバイアスを加える。これは言わば、第２のデータの、第１のデータとの対向辺を含む周縁辺を、露光量の減少分に対応する分だけ外方へ一律に移動することと同等である。この設計データ（マスクデータ）に基づいてフォトマスクを作製し、当該露光量で露光することにより、データバイアスに相当する面積の増加分が露光量の減少分で相殺され、設計通りのサイズ（寸法）にレジストパターンが形成される。
【００２０】
手法（１）〜（３）のいずれかを採用することにより、反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響が除去され、所期の寸法のレジストパターン（例えば不純物導入用のマスクとなるレジストパターン）が形成される。
以下、図面を参照して具体的な諸実施形態を詳細に説明する。
【００２１】
（第１の実施形態）
［設計データの補正］
半導体装置において、例えば機能素子であるＭＯＳトランジスタのウェル領域、チャネル領域、エクステンション領域、ソース／ドレイン領域等を形成する際に、活性領域の所定部位に不純物を導入する。不純物導入を行うには、注入部位である活性領域の所定部位を露出する開口を有するレジストパターンを形成し、これをマスクとして当該所定部位に不純物を導入する。
【００２２】
本実施形態では、不純物導入用のレジストパターンを形成するレチクルを作製するための設計データを補正する方法を開示する。
ここでは、ウェル領域を形成する際のイオン注入用のレジストパターンを形成するレチクルを作製するための設計データを作成する場合を例に採って説明する。チャネル領域、エクステンション領域、ソース／ドレイン領域等を形成するときでも、基本的にはウェル領域の形成時と同様である。
【００２３】
先ず、イオン注入用のレジストパターンの設計データを補正するための参照データを作成する。
本実施形態では、レジストパターンの設計データ（レジストパターンデータ）の活性領域の設計データ（活性領域データ）との対向部分内に、他の活性領域の設計データ（他の活性領域データ）が存する場合と存しない場合とで参照データが異なる。
【００２４】
具体的に、半導体基板上にレジストパターンを形成する場合において、対向部分内における他の活性領域の有無について、図１及び図２を用いて説明する。図１は対向部分内に他の活性領域が存する場合を、図２は対向部分内に他の活性領域が存しない場合をそれぞれ示し、図１及び図２の（ａ）が平面図、（ｂ）が断面図である。
【００２５】
半導体基板１では、その素子分離領域に素子分離構造、例えば溝内を絶縁物で充填するＳＴＩ（Shallow Trench Isolation）素子分離構造２が形成される。ここで、図１では、隣り合う活性領域（素子領域）３，４及び活性領域３，４間に他の活性領域５が画定される。図２では、隣り合う活性領域３，４が画定される。
本実施形態では、不純物導入用のマスクとなるレジストパターンを形成する際に、反射防止膜を形成しない。活性領域が画定された半導体基板１上にレジストが塗布され、リソグラフィーによってレジストが加工されて、不純物導入箇所を露出する開口６Ａ，６Ｂを有するレジストパターン６が形成される。レジストパターン６の開口６Ａ，６Ｂ間の部分を対向部分６ａとする。ここで、図１では、他の活性領域５は不純物導入の対象ではないため、レジストパターン６の対向部分６ａにより覆われる。図２では、対向部分６ａ下には他の活性領域５は存しない。
【００２６】
図３及び図４は、第１の実施形態による半導体装置の設計方法における設計データのレイアウトを示す概略平面図である。図３がレジストパターンデータの対向部分に他の活性領域データが存する場合を、図４がレジストパターンデータの対向部分に他の活性領域データが存しない場合をそれぞれ示す。
【００２７】
レジストパターンデータの対向部分に他の活性領域データが存する場合には、対向部分のうち活性領域データと他の活性領域データとの間における幅Ｌａと、活性領域データと他の活性領域データとの距離Ｓａとをそれぞれパラメータとして、対向部分の活性領域データとの対向辺の位置を補正する。
例えば図３（ａ）では、レジストパターンデータ１２の活性領域データ１１との対向部分１２ａが、他の活性領域データ１３上に重畳するように配置される。図３（ａ）のレイアウトの場合には、対向部分１２ａのうち活性領域データ１１と他の活性領域データ１３との間における幅Ｌａ１と、活性領域データ１１と他の活性領域データ１３との距離Ｓａ１とを一組のパラメータとする。同様に、対向部分１２ａのうち活性領域データ１４と他の活性領域データ１３との間における幅Ｌａ２と、活性領域データ１３と他の活性領域データ１３との距離Ｓａ２とを一組のパラメータとする。
【００２８】
レジストパターンデータの対向部分に他の活性領域データが存しない場合には、対向部分の幅Ｌと、活性領域データと対向部分との距離Ｓとをそれぞれパラメータとして、対向部分の活性領域データとの対向辺の位置を補正する。
例えば図４（ａ）では、レジストパターンデータ１２の活性領域データ１１との対向部分１２ａ内には他の活性領域データは存しない。図４（ａ）のレイアウトの場合には、対向部分１２ａの上部について、対向部分１２ａの幅Ｌ１と、活性領域データ１１と対向部分１２ａとの距離Ｓ１とを一組のパラメータとし、対向部分１２ａの幅Ｌ１と、活性領域データ１４と対向部分１２ａとの距離Ｓ３とを一組のパラメータとする。更に、対向部分１２ａの下部について、対向部分１２ａの幅Ｌ２と、活性領域データ１４と対向部分１２ａとの距離Ｓ２とを一組のパラメータとする。
【００２９】
レジストパターンデータの対向部分に他の活性領域データが存する場合に対応した、幅Ｌａと距離Ｓａとの関係を示す参照データＲＤ１を作成する。
サンプルウェーハを用いて、所定の幅Ｌａについて、距離Ｓａと、実際に形成されたレジストパターンの対向部分の幅（パターン幅）との相関関係を取得する。ここで、距離Ｓａを所定範囲内、例えば１００ｎｍ程度〜６７０ｎｍ程度の範囲内で変えて１０点〜２０点程度プロットする。所定範囲内、例えば５５ｎｍ程度〜１１５ｎｍ程度の範囲内で変えた１０点〜２０点の所定の幅Ｌａについて、それぞれ上記の相関関係を取得する。レジストパターンを形成するためのリソグラフィーにおける露光条件は、当該相関関係の取得作業を通して固定値とする。
【００３０】
上記のようにして作成された参照データＲＤ１の一例を図５（ａ）に示す。図５（ａ）では、ハレーションの影響によりパターン幅が変動し、当該パターン幅が幅Ｌａ及び距離Ｓａに依存することがすることが示されている。
【００３１】
本実施形態では、実際に得られる対向部分のパターン幅を目標値と一致させるように、対向部分の当該活性領域との対向辺の位置を補正する。例えば図５（ａ）から、幅Ｌａが６０ｎｍ程度、距離Ｓａが２１０ｎｍ程度である場合、パターン幅は２５０ｎｍ程度となる。パターン幅の目標値と参照データＲＤ１から得られたパターン幅との差分値を補正値とする。パターン幅の目標値が例えば２２０ｎｍであれば、２２０−２５０＝−３０ｎｍとなり、対向部分の当該活性領域との対向辺を３０ｎｍ細らせる方向に移動させる補正をする。
本実施形態で使用される幅Ｌａ及び距離Ｓａについて作成した、幅Ｌａと距離ＳａとのマトリクスとなるルールテーブルＲＴ１の一例を図６（ａ）に示す。
【００３２】
レジストパターンデータの対向部分に他の活性領域データが存しない場合に対応した、幅Ｌと距離Ｓとの関係を示す参照データＲＤ２を作成する。
サンプルウェーハを用いて、所定の幅Ｌについて、距離Ｓと、実際に形成されたレジストパターンの対向部分の幅との相関関係を取得する。ここで、距離Ｓを所定範囲内、例えば１０ｎｍ程度〜６２０ｎｍ程度の範囲内で変えて１０点〜２０点程度プロットする。所定範囲内、例えば２１０ｎｍ程度〜３３０ｎｍ程度の範囲内で変えた１０点〜２０点の所定の幅Ｌについて、それぞれ上記の相関関係を取得する。レジストパターンを形成するためのリソグラフィーにおける露光条件は、当該相関関係の取得作業を通して固定値とする。
【００３３】
上記のようにして作成された参照データＲＤ２の一例を図５（ｂ）に示す。図５（ｂ）では、ハレーションの影響によりパターン幅が変動し、当該パターン幅が幅Ｌ及び距離Ｓに依存することがすることが示されている。
【００３４】
本実施形態では、実際に得られる対向部分のパターン幅を目標値と一致させるように、対向部分の当該活性領域との対向辺の位置を補正する。例えば図５（ｂ）から、幅Ｌが２５０ｎｍ程度、距離Ｓが２００ｎｍ程度である場合、パターン幅は２２０ｎｍ程度となる。パターン幅の目標値と参照データＲＤ２から得られたパターン幅との差分値を補正値とする。パターン幅の目標値が例えば２１０ｎｍであれば、２１０−２２０＝−１０ｎｍとなり、対向部分の当該活性領域との対向辺を１０ｎｍ細らせる方向に移動させる補正をする。
本実施形態で使用される幅Ｌ及び距離Ｓについて作成した、幅Ｌと距離ＳとのマトリクスとなるルールテーブルＲＴ２の一例を図６（ｂ）に示す。
【００３５】
本実施形態では、上記のルールテーブルＲＴ１，ＲＴ２を用いて、不純物導入用のレジストパターンを形成するレチクルを作製するための設計データを補正する。
図７は、第１の実施形態による設計データの補正装置の概略構成を示す模式図である。図８は、第１の実施形態による設計データの補正方法を示すフロー図である。
【００３６】
設計データの補正装置は、抽出部２１、判定部２２、及び補正部２３を備えて構成される。抽出部２１、判定部２２、及び補正部２３等の機能は、例えばＲＯＭ又はハードディスク等の記憶媒体から読み出したプログラムをコンピュータのＣＰＵで実行することにより実現される。以下、抽出部２１、判定部２２、及び補正部２３の各動作について、設計データの補正方法と共に説明する。
【００３７】
先ず、抽出部２１は、半導体装置の機能素子（例えばＭＯＳトランジスタ）の設計原図から、不純物導入用のレジストパターンを形成するための設計データであるレジストパターンデータにおいて、活性領域データとの対向部分のデータを抽出する（ステップＳ１）。
当該レジストパターンデータは例えば、活性領域にウェル領域を形成するための設計データであるとする。
【００３８】
続いて、判定部２２は、抽出されたレジストパターンデータの対向部分内における他の活性領域データの有無を判定する（ステップＳ２）。
ステップＳ２において、抽出されたレジストパターンデータの対向部分内に他の活性領域データが存すると判断された場合には、ステップＳ３に進む。一方、抽出されたレジストパターンデータの対向部分内に他の活性領域データが存しないと判断された場合には、ステップＳ４に進む。
【００３９】
ステップＳ３では、補正部２３は、予め作成されたルールテーブルＲＴ１を用いて、対向部分の活性領域データとの対向辺の位置を補正する。例えば図３（ａ）のように、レジストパターンデータ１２の対向部分１２ａのうち活性領域データ１１と他の活性領域データ１３，１４との間における幅Ｌａ１，Ｌａ２と、活性領域データ１２，１４と他の活性領域データ１３との距離Ｓａ１，Ｓａ２とが規定されているとする。この場合、図６（ａ）のルールテーブルＲＴ１において、（Ｌａ１，Ｓａ１）及び（Ｌａ２，Ｓａ２）のマトリクスを用いる。図３（ｂ）に示すように、（Ｌａ１，Ｓａ１）により、対向部分１２ａの活性領域データ１１との対向辺１２Ａを、対向部分１２ａを細らせる方向（ここでは図中矢印で示す右方向）に１０ｎｍ移動させる。（Ｌａ２，Ｓａ２）により、対向部分１２ａの活性領域データ１４との対向辺１２Ｂを、対向部分１２ａを太らせる方向（ここでは図中矢印で示す右方向）に１５ｎｍ移動させる。
【００４０】
ステップＳ４では、補正部２３は、予め作成されたルールテーブルＲＴ２を用いて、対向部分の活性領域データとの対向辺の位置を補正する。例えば図４（ａ）のように、レジストパターンデータ１２の対向部分１２ａのうち活性領域データ１１とレジストパターンデータ１２の対向部分１２ａとの間における幅Ｌ１，Ｌ２と、活性領域データ１２，１４と対向部分１２ａとの距離Ｓ１，Ｓ２，Ｓ３とが規定されているとする。この場合、図６（ｂ）のルールテーブルＲＴ２において、（Ｌ１，Ｓ１）、（Ｌ１，Ｓ３）、及び（Ｌ２，Ｓ２）のマトリクスを用いる。図４（ｂ）に示すように、（Ｌ１，Ｓ１）により、対向部分１２ａの活性領域データ１１との対向辺１２Ａの上部１２Ａ１を、対向部分１２ａを細らせる方向（ここでは矢印で示す図中右方向）に５ｎｍ移動させる。（Ｌ１，Ｓ３）により、対向部分１２ａの活性領域データ１４との対向辺１２Ｂの上部１２Ｂ１を、対向部分１２ａを太らせる方向（ここでは図中矢印で示す右方向）に１５ｎｍ移動させる。（Ｌ２，Ｓ２）により、対向部分１２ａの活性領域データ１４との対向辺１２Ｂの下部１２Ｂ２を、対向部分１２ａを太らせる方向（ここでは図中矢印で示す右方向）に１０ｎｍ移動させる。
【００４１】
このように、本実施形態では、上述した設計データの補正装置及び方法を用いて、不純物導入用のレジストパターンデータを補正する。これにより、反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のレジストパターンが容易且つ確実に得られる。
【００４２】
［半導体装置の製造方法］
以下、半導体装置、ここでは機能素子としてＭＯＳトランジスタを含む半導体装置の製造方法について説明する。
先ず、ＭＯＳトランジスタの各層に対応した各レチクル（フォトマスク）を形成する。
レチクルを作製する際には、先ず、例えば石英ガラス基板の一方の主面上を覆ってクロム（Ｃｒ）層を堆積する。
続いて、当該クロム層上にレジストを塗布し、当該レジスト層に、対応する層の図形パターン（マスクパターン）の設計データに従って、図形パターンの潜像を、例えば電子線露光装置を用いて描画する。
【００４３】
ここで、ＭＯＳトランジスタのウェル領域、チャネル領域、エクステンション領域、ソース／ドレイン領域等を形成する際に用いるレジストパターンに対応したレチクルを作製する場合には、図７の補正装置により、図８の補正方法を用いて、レジストパターンデータが補正される。補正されたレジストパターンデータに従って、図形パターンの潜像を描画する。
【００４４】
続いて、当該レジストの現像処理等を行って、レジストパターンを形成し、当該レジストパターンをマスクとして、クロム層を選択エッチングし、石英ガラス基板上に図形パターンに対応した各種パターンを形成する。
以上により、石英ガラス基板の一方の主面に、マスク層として、各種パターンを含むクロム層が選択的に配されたレチクルが形成される。
【００４５】
上記のように作製したレチクルを用いて、半導体基板上に、機能素子としてＭＯＳトランジスタを含む半導体装置を形成する場合を例示する。
第１の実施形態による半導体装置の製造方法を工程順に示すフローを図９に示す。本実施形態では、レチクルＡ１〜Ｊ１を用いてリソグラフィー処理を行う。
【００４６】
先ず、シリコン（Ｓｉ）半導体基板の一方の主面に、ＳＴＩ素子間分離構造を形成し、活性領域を画定する（ステップＳ１１）。そのため、ＳＴＩ素子間分離構造に対応したマスクパターンを有するレチクルＡ１を用いる。
レチクルＡ１を用いたリソグラフィー処理により、半導体基板にＳＴＩ素子間分離構造の形成部位を規定するレジストパターンＡ２を形成する。
次に、レジストパターンＡ２をマスクとして用い、半導体基板をドライエッチングしてＳＴＩ素子間分離用溝を形成する。
しかる後、レジストパターンＡ２を、灰化処理又は所定の薬液を用いた処理等により除去する。
【００４７】
次に、化学気相成長（ＣＶＤ）法等により、素子間分離用溝を埋め込む絶縁膜（例えばシリコン酸化膜等）を堆積し、化学機械研磨（Chemical Mechanical Polishing：ＣＭＰ）法等により平坦化して、素子間分離用溝内が絶縁物により充填されたＳＴＩ素子間分離構造を形成する。
【００４８】
続いて、ＳＴＩ素子間分離構造により画定された活性領域に不純物を導入し、ウェル領域を形成する（ステップＳ１２）。そのため、所定の活性領域を露出させる開口を有するレジストパターンに対応したマスクパターンを有するレチクルＢ１を用いる。このレチクルＢ１は、図７の補正装置により、図８の補正方法を用いて補正されたレジストパターンデータを用いて作製されたものである。
【００４９】
レチクルＢ１を用いたリソグラフィー処理により、半導体基板に、活性領域を露出させる開口を有するレジストパターンＢ２を形成する。
次に、レジストパターンＢ２をマスクとして用い、半導体基板に不純物を導入する。形成するＭＯＳトランジスタがＮ型であれば、ホウ素（Ｂ+）等のＰ型不純物をイオン注入する。形成するＭＯＳトランジスタがＰ型であれば、リン（Ｐ+）又は砒素（Ａｓ+）等のＮ型不純物をイオン注入する。これにより、所定の活性領域にウェル領域が形成される。
しかる後、レジストパターンＢ２を、灰化処理又は所定の薬液を用いた処理等により除去する。
【００５０】
続いて、活性領域に不純物を導入し、チャネル領域を形成する（ステップＳ１３）。そのため、所定の活性領域を露出させる開口を有するレジストパターンに対応したマスクパターンを有するレチクルＣ１を用いる。このレチクルＣ１は、図７の補正装置により、図８の補正方法を用いて補正されたレジストパターンデータを用いて作製されたものである。
【００５１】
レチクルＣ１を用いたリソグラフィー処理により、半導体基板に、活性領域を露出させる開口を有するレジストパターンＣ２を形成する。
次に、レジストパターンＣ２をマスクとして用い、半導体基板に不純物を導入する。形成するＭＯＳトランジスタがＮ型であれば、ホウ素（Ｂ+）等のＰ型不純物をイオン注入する。形成するＭＯＳトランジスタがＰ型であれば、リン（Ｐ+）又は砒素（Ａｓ+）等のＮ型不純物をイオン注入する。これにより、所定の活性領域にチャネル領域が形成される。
しかる後、レジストパターンＣ２を、灰化処理又は所定の薬液を用いた処理等により除去する。
【００５２】
なお、ステップＳ１３は、チャネル領域の形成部位がウェル領域の形成部位と同じである場合には、ステップＳ１２のレジストパターンＢ１を用いて、ウェル領域形成のためのイオン注入に続いて、適宜行うようにしても良い。この場合には、レチクルＣ１を用いたレジストパターンＣ２の形成工程は不要となる。
【００５３】
続いて、ゲート絶縁層及びその上にゲート電極を形成する（ステップＳ１４）。
先ず、熱酸化法等により、活性領域の表面に、例えばシリコン酸化膜からなる絶縁層を形成した後、当該絶縁層上にＣＶＤ法等により多結晶シリコン層を堆積する。
絶縁層は、ＭＯＳトランジスタのゲート絶縁層を、また多結晶シリコン層は、ＭＯＳトランジスタのゲート電極を形成するものである。
【００５４】
次に、ゲート電極の形成パターンに対応したレチクルＤ１を適用して、前記多結晶シリコン層及び絶縁層を一括してパターニングする。
当該レチクルＤ１を用いたリソグラフィー処理により、多結晶シリコン層上にゲート電極用のレジストパターンＤ２を形成する。
次に、レジストパターンＤ２をマスクとして用い、多結晶シリコン層及び絶縁層をドライエッチングする。これにより、半導体基板上にゲート絶縁層を介したゲート電極が形成される。
しかる後、レジストパターンＤ２を、灰化処理又は所定の薬液を用いた処理等により除去する。
【００５５】
続いて、ゲート電極をマスクとして、所定の活性領域のゲート電極の両側部位に不純物を導入し、エクステンション領域を形成する（ステップＳ１５）。そのため、所定の活性領域を露出させる開口を有するレジストパターンに対応したマスクパターンを有するレチクルＥ１を用いる。このレチクルＥ１は、図７の補正装置により、図８の補正方法を用いて補正されたレジストパターンデータを用いて作製されたものである。
【００５６】
レチクルＥ１を用いたリソグラフィー処理により、半導体基板に、活性領域を露出させる開口を有するレジストパターンＥ２を形成する。
次に、レジストパターンＥ２をマスクとして用い、半導体基板に不純物を導入する。形成するＭＯＳトランジスタがＮ型であれば、リン（Ｐ+）又は砒素（Ａｓ+）等のＮ型不純物をイオン注入する。形成するＭＯＳトランジスタがＰ型であれば、ホウ素（Ｂ+）等のＰ型不純物をイオン注入する。これにより、所定の活性領域のゲート電極の両側部位にエクステンション領域が形成される。
しかる後、レジストパターンＥ２を、灰化処理又は所定の薬液を用いた処理等により除去する。
【００５７】
続いて、ゲート電極及びゲート絶縁層の両側面にサイドウォール絶縁膜を形成する（ステップＳ１６）。
先ず、ＣＶＤ法等により、ゲート電極を含む半導体基板の全面に絶縁皮膜（例えばシリコン酸化膜）を堆積する。
次に、当該絶縁皮膜に対して全面に異方性ドライエッチング（エッチバック）処理を施す。これにより、ゲート電極及びゲート絶縁層の両側面にのみ絶縁皮膜が残り、サイドウォール絶縁膜が形成される。
【００５８】
続いて、ゲート電極及びサイドウォール絶縁膜をマスクとして、所定の活性領域のゲート電極の両側部位に不純物を導入し、ソース／ドレイン領域を形成する（ステップＳ１７）。そのため、所定の活性領域を露出させる開口を有するレジストパターンに対応したマスクパターンを有するレチクルＦ１を用いる。このレチクルＦ１は、図７の補正装置により、図８の補正方法を用いて補正されたレジストパターンデータを用いて作製されたものである。
【００５９】
レチクルＦ１を用いたリソグラフィー処理により、半導体基板に、所定の活性領域を露出させる開口を有するレジストパターンＦ２を形成する。
次に、レジストパターンＦ２をマスクとして用い、半導体基板に不純物を導入する。形成するＭＯＳトランジスタがＮ型であれば、リン（Ｐ+）又は砒素（Ａｓ+）等のＮ型不純物をイオン注入する。形成するＭＯＳトランジスタがＰ型であれば、ホウ素（Ｂ+）等のＰ型不純物をイオン注入する。これにより、所定の活性領域のゲート電極の両側部位に、エクステンション領域と一部重畳するようにソース／ドレイン領域が形成される。
しかる後、レジストパターンＦ２を、灰化処理又は所定の薬液を用いた処理等により除去する。
【００６０】
続いて、ＣＶＤ法等により、半導体基板上の全面に、ゲート電極を埋め込む膜厚を有する絶縁膜を堆積して、第１層間絶縁膜を形成する（ステップＳ１８）。
当該第１層間絶縁膜を形成する絶縁物としては、酸化シリコンが適用される。
【００６１】
続いて、第１層間絶縁膜に選択的に開孔処理を施して、所謂層間接続孔（コンタクト孔）を形成する（ステップＳ１９）。
当該層間接続孔の形成パターンに対応したレチクルＧ１を適用して、第１層間絶縁膜をパターニングする。
先ず、レチクルＧ１を用いたリソグラフィー処理により、第１層間絶縁膜に層間接続孔形成用のレジストパターンＧ２を形成する。
次に、レジストパターンＧ２をマスクとして第１層間絶縁膜に層間接続孔を形成する。
しかる後、レジストパターンＧ２を、灰化処理又は所定の薬液を用いた処理等により除去する。
【００６２】
続いて、コンタクトプラグ構造を形成する（ステップＳ２０）。
先ず、所定のグルー膜等を介して層間接続孔内を埋め込むように、例えばタングステン（Ｗ）からなる導電材料を、ＣＶＤ法等により第１層間絶縁膜上に被着する。
次に、当該導電材料をＣＭＰ法等により平坦化する。これにより、層間接続孔内が導電材料により充填されたコンタクトプラグ構造が形成される。
【００６３】
続いて、第１層間絶縁膜上に第１配線層を形成する（ステップＳ２１）。
先ず、第１層間絶縁膜上に、例えばアルミニウム（Ａｌ）合金からなる配線材料層を被着する。当該アルミニウム合金を被着する際には、スパッタ法等を適用することができる。
次に、当該配線材料層を選択的に除去して、電極配線層を形成する。当該電極配線層の形成パターンに対応したレチクルＨ１を適用して、配線材料層をパターニングする。
次に、当該レチクルＨ１を用いたリソグラフィー処理により、配線材料層上に電極配線層形成用のレジストパターンＨ２を形成する。
次に、レジストパターンＨ２をマスクとして配線材料層を選択エッチングする。これにより、第１層間絶縁膜上に第１配線層が形成される。
しかる後、レジストパターンＨ２を、灰化処理又は所定の薬液を用いた処理等により除去する。
【００６４】
続いて、第１配線層及び第１層間絶縁膜の露出部を覆って、第２層間絶縁膜を形成する（ステップＳ２２）。
当該第２層間絶縁膜も、その材料として酸化シリコンを適用することができ、またその被着方法としてＣＶＤ法を適用することができる。
【００６５】
続いて、第２層間絶縁膜に選択的に開孔処理を施して、層間接続孔（コンタクト孔）を形成する（ステップＳ２３）。
層間接続孔の形成パターンに対応したレチクルＩ１を適用して、第１層間絶縁膜をパターニングする。
先ず、レチクルＩ１を用いたリソグラフィー処理により、第１層間絶縁膜に層間接続孔形成用のレジストパターンＩ２を形成する。
次に、レジストパターンＩ２をマスクとして第２層間絶縁膜をドライエッチングする。これにより、第２層間絶縁膜に層間接続孔が形成する。
しかる後、レジストパターンＩ２を、灰化処理又は所定の薬液を用いた処理等により除去する。
【００６６】
続いて、コンタクトプラグ構造を形成する（ステップＳ２４）。
先ず、所定のグルー膜等を介して層間接続孔内を埋め込むように、例えばタングステン（Ｗ）からなる導電材料を、ＣＶＤ法等により第１層間絶縁膜上に被着する。
次に、当該導電材料をＣＭＰ法等により平坦化する。これにより、層間接続孔内が導電材料により充填されたコンタクトプラグ構造が形成される。
【００６７】
続いて、第１層間絶縁膜上に第２配線層を形成する（ステップＳ２５）。
先ず、第２層間絶縁膜上に、例えばアルミニウム（Ａｌ）合金、或いは銅（Ｃｕ）からなる配線材料層を被着する。
次に、当該配線材料層を選択的に除去して、電極配線層を形成する。
当該電極配線層の形成パターンに対応したレチクルＪ１を適用して、配線材料層をパターニングする。
即ち、レチクルＪ１を用いたリソグラフィー処理により、配線材料層上に電極配線層形成用のレジストパターンＪ２を形成する。
次に、レジストパターンＪ２をマスクとして配線材料層を選択エッチングする。これにより、第１層間絶縁膜上に第２配線層が形成される。
しかる後、レジストパターンＪ２を、灰化処理又は所定の薬液を用いた処理等により除去する。
【００６８】
続いて、第２配線層及び第２層間絶縁膜の露出部を覆って、第３層間絶縁膜を形成する（ステップＳ２６）。
当該第３層間絶縁膜も、その材料として酸化シリコンを適用することができ、またその被着方法としてＣＶＤ法を適用することができる。
【００６９】
そして、必要に応じて、より上層の配線層を、層間絶縁膜を介して形成し、更に窒化シリコンからなる安定化層（パッシベーション層）、外部接続用端子などを形成して、半導体基板の一方の主面に、ＭＯＳトランジスタを含む半導体装置を形成する。
【００７０】
なお、前記配線層を構成する配線層材料として、アルミニウム合金等の代わりに、銅（Ｃｕ）を主体とする配線材料を適用することもできる。
当該銅配線は、所謂ダマシン法により形成することができる。
この場合、層間絶縁膜に形成された配線溝内に、窒化チタン（ＴｉＮ）等の下地導電層を介して銅を主体とする配線材料を埋め込む。
当該銅を主体とする配線材料の被着方法としては、例えばメッキ法を適用することができる。
そして、層間絶縁膜上に在る導電材料及び下地導電層をＣＭＰ法により除去し、電極配線層が層間絶縁膜の配線溝内に配設された構造を得る。
【００７１】
以上説明したように、本実施形態によれば、反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のパターンを形成することを可能として、微細化の要請に応じた信頼性の高い半導体装置が実現される。
【００７２】
（第２の実施形態）
以下、第２の実施形態について説明する。本実施形態では、不純物導入用のレジストパターンデータの補正方法が若干異なる点で、第１の実施形態と相違する。
図１０は、第２の実施形態による半導体装置の設計方法における設計データのレイアウトを示す概略平面図である。第１の実施形態と同様に、ウェル領域を形成する際のイオン注入用のレジストパターンを形成するレチクルを作製するための設計データを作成する場合を例に採って説明する。チャネル領域、エクステンション領域、ソース／ドレイン領域等を形成するときでも、基本的にはウェル領域の形成時と同様である。
【００７３】
機能素子であるＭＯＳトランジスタを含む半導体装置の設計時において、複数の活性領域データに対して、イオン注入用の開口を有するレジストパターンデータを作成する。
図１０（ａ）では、隣接する２つの活性領域データ３１、隣接する２つの活性領域データ３２、隣接する３つの活性領域データ３３、隣接する３つの活性領域データ３４、活性領域データ３３，３４間に配置された活性領域データ３５が作成されている。そして、２つの活性領域データ３１，３２及び３つの活性領域データ３３，３４をそれぞれ露出させる開口３０ａ，３０ｂ，３０ｃ，３０ｄを有するレジストパターンデータが作成されている。活性領域データ３５にはイオン注入されないため、レジストパターンデータ３０は活性領域データ３５を覆うように作成される。
【００７４】
本実施形態では、隣接する開口を一体化するように、レジストパターンデータの活性領域データとの対向部分にパッチデータを挿入する。これは、レジストパターンデータの対向部分の一方の対向辺を、対向部分の他方の対向辺に一致させる（一致した部位で対向部分の幅が０となる）ことと同等である。
具体的には、図１０（ｂ）に示すように、開口３０ａと開口３０ｂとを一体化させるパッチデータ３６、開口３０ｂと開口３０ｃとを一体化させるパッチデータ３７、及び開口３０ｃと開口３０ｄとを一体化させるパッチデータ３８をレジストパターンデータ３０にそれぞれ挿入する。ここで、開口３０ｃと開口３０ｄとの間には、対向部分内に活性領域データ３５が存する。そのため、パッチデータ３８は開口３０ｃと開口３０ｄとの間で活性領域データ３５が存しない部位に挿入される。本実施形態では、パッチデータ３８は活性領域データ３５から例えば０．２μｍ離れた（活性領域データ３５の対向辺とパッチデータ３８の対向辺とが０．２μｍ離間する）部位に挿入される。
【００７５】
パッチデータはレジストパターンデータの活性領域データとの対向部分に挿入されるため、３つ以上の活性領域データが隣接するレイアウトでは、パッチデータの空白が生じることがある。この場合には、パッチデータの挿入工程を複数回行うことを要する。
例えば図１１（ａ）に示すように、４つの活性領域データ４１，４２，４３，４４がそれぞれ隣接配置する場合を考える。このとき、レジストパターンデータ４０は、例えば各活性領域データ４１〜４４をそれぞれ露出させる開口４０ａ，４０ｂ，４０ｃ，４０ｄを有するように作成される。この場合には、以下のように２回のパッチデータの挿入工程を行う。
【００７６】
先ず、１回目のパッチデータの挿入工程を行う。
図１１（ｂ）に示すように、レジストパターン４０の活性領域データ４１，４２との対向部分に、開口４０ａと開口４０ｂとを一体化するように、パッチデータ４５を挿入する。同時に、レジストパターン４０の活性領域データ４３，４４との対向部分に、開口４０ｃと開口４０ｄとを一体化するように、パッチデータ４６を挿入する。同時に、レジストパターン４０の活性領域データ４１，４３との対向部分に、開口４０ａと開口４０ｃとを一体化するように、パッチデータ４７を挿入する。同時に、レジストパターン４０の活性領域データ４２，４４との対向部分に、開口４０ｂと開口４０ｄとを一体化するように、パッチデータ４８を挿入する。
【００７７】
続いて、２回目のパッチデータの挿入工程を行う。
図１１（ｃ）に示すように、パッチデータ４５〜４８で囲まれた十文字形状の中央部位に、パッチデータ４５〜４８を一体化するようにパッチデータ４９を挿入する。
【００７８】
図１２は、第２の実施形態による設計データの補正装置の概略構成を示す模式図である。図１３は、第２の実施形態による設計データの補正方法を示すフロー図である。
設計データの補正装置は、抽出部２４、判定部２５、及び補正部２６を備えて構成される。抽出部２４、判定部２５、及び補正部２６等の機能は、例えばＲＯＭ又はハードディスク等の記憶媒体から読み出したプログラムをコンピュータのＣＰＵで実行することにより実現される。以下、抽出部２４、判定部２５、及び補正部２６の各動作について、設計データの補正方法と共に説明する。
【００７９】
先ず、抽出部２４は、半導体装置の機能素子（例えばＭＯＳトランジスタ）の設計原図から、不純物導入用のレジストパターンを形成するための設計データであるレジストパターンデータにおいて、活性領域データとの対向部分を抽出する（ステップＳ３１）。
当該レジストパターンデータは例えば、活性領域にウェル領域を形成するための設計データであるとする。
【００８０】
続いて、判定部２５は、抽出されたレジストパターンデータの対向部分内における他の活性領域データの有無を判定する（ステップＳ３２）。
ステップＳ３２において、抽出されたレジストパターンデータの対向部分内に他の活性領域データが存すると判断された場合には、ステップＳ３３に進む。一方、抽出されたレジストパターンデータの対向部分内に他の活性領域データが存しないと判断された場合には、ステップＳ３４に進む。
【００８１】
ステップＳ３３では、補正部２６は、対向部分において他の活性領域データの存しない部位に、パッチデータを挿入し、レジストパターンデータの隣接する開口を一体化する。図１０の例では、開口３０ｃ，３０ｄ間の対向部分において、２つの活性領域データ３５間の部位に、活性領域データ３５から例えば０．２μｍ離れた（活性領域データ３５の対向辺とパッチデータ３８の対向辺とが０．２μｍ離間する）部位にパッチデータ３８を挿入する。
【００８２】
ステップＳ３４では、補正部２６は、対向部分にパッチデータを挿入し、レジストパターンデータの隣接する開口を一体化する。図１０の例では、開口３０ａ，３０ｂ間の対向部分、及び開口３０ｂ，３０ｃ間の対向部分にパッチデータ３６，３７を挿入する。
【００８３】
このように、本実施形態では、上述した設計データの補正装置及び方法を用いて、不純物導入用のレジストパターンデータを補正する。これにより、反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のレジストパターンが容易且つ確実に得られる。
【００８４】
本実施形態でも、第１の本実施形態と同様に、上記のように作成した設計データを用いてレチクルを作製し、半導体装置を製造する。
【００８５】
以上説明したように、本実施形態によれば、反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のパターンを形成することを可能として、微細化の要請に応じた信頼性の高い半導体装置が実現される。
【００８６】
（第３の実施形態）
以下、第３の実施形態について説明する。本実施形態では、不純物導入用のレジストパターンデータの補正方法が若干異なる点で、第１の実施形態と相違する。
図１４は、第３の実施形態による半導体装置の設計方法における設計データのレイアウトを示す概略平面図である。第１の実施形態と同様に、ウェル領域を形成する際のイオン注入用のレジストパターンを形成するレチクルを作製するための設計データを作成する場合を例に採って説明する。チャネル領域、エクステンション領域、ソース／ドレイン領域等を形成するときでも、基本的にはウェル領域の形成時と同様である。
【００８７】
機能素子であるＭＯＳトランジスタを含む半導体装置の設計時において、複数の活性領域データに対して、イオン注入用の開口を有するレジストパターンデータを作成する。
図１４（ａ）では、図１０（ａ）と同様に、活性領域データ３１〜３５、開口３０ａ〜３０ｄを有するレジストパターンデータ３０が作成されている。
【００８８】
レジストパターンの活性領域データとの対向部分における、ハレーションの影響によるパターン幅の変動を抑えるには、レジストパターン形成時の露光量を低減させることが有効である。露光量を低減させればレジストパターンのパターン幅は所期の値よりも太く形成される。
本実施形態では、レジストパターンを形成する際のリソグラフィーにおける露光量の減少分に対応するように、レジストパターンデータの活性領域データを露出させる開口に一律量のデータバイアスを加える。これは、レジストパターンデータの、活性領域データとの対向辺を含む周縁辺を、露光量の減少分に対応する分だけ外方へ一律に移動することと同等である。この設計データ（マスクデータ）に基づいてフォトマスクを作製し、当該露光量で露光することにより、データバイアスに相当する面積の増加分、即ちパターン幅の増加分が露光量の減少分で相殺され、所期の設計通りのサイズ（寸法）にレジストパターンが形成される。
【００８９】
具体的には、図１４（ｂ）に示すように、レジストパターンデータ３０の開口３０ａ〜３０ｄの各辺を、露光量の減少分に対応する分だけ外方へ一律に移動するように，一律の幅のデータバイアス３１ａ，３２ａ，３３ａ，４４ａを付加する。
本実施形態では、データバイアス３１ａ，３２ａ，３３ａ，４４ａを、レジストパターンデータ３０における対向部分のうちで最小線幅の例えば１０％程度の幅とした。当該最小線幅が例えば２００ｎｍであれば、２０ｎｍの幅にデータバイアス３１ａ，３２ａ，３３ａ，４４ａを作成付加する。
【００９０】
図１５は、第３の実施形態による設計データの補正装置の概略構成を示す模式図である。図１６は、第３の実施形態による設計データの補正方法を示すフロー図である。
設計データの補正装置は、抽出部２７及び補正部２８を備えて構成される。抽出部２７及び補正部２７等の機能は、例えばＲＯＭ又はハードディスク等の記憶媒体から読み出したプログラムをコンピュータのＣＰＵで実行することにより実現される。以下、抽出部２７及び補正部２８の各動作について、設計データの補正方法と共に説明する。
【００９１】
先ず、抽出部２７は、半導体装置の機能素子（例えばＭＯＳトランジスタ）の設計原図から、不純物導入用のレジストパターンを形成するための設計データであるレジストパターンデータにおいて、活性領域データを露出させる開口を抽出する（ステップＳ４１）。
当該レジストパターンデータは例えば、活性領域にウェル領域を形成するための設計データであるとする。
【００９２】
続いて、補正部２８は、レジストパターンを形成する際のリソグラフィーにおける露光量の減少分を補償するように、算出された一律の幅のデータバイアスを、各開口の各辺の外方にそれぞれ付加する（ステップＳ４２）。
【００９３】
このように、本実施形態では、上述した設計データの補正装置及び方法を用いて、不純物導入用のレジストパターンデータを補正する。これにより、反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のレジストパターンが容易且つ確実に得られる。
本実施形態でも、第１の本実施形態と同様に、上記のように作成した設計データを用いてレチクルを作製し、半導体装置を製造する。
【００９４】
以上説明したように、本実施形態によれば、反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のパターンを形成することを可能として、微細化の要請に応じた信頼性の高い半導体装置が実現される。
【００９５】
（第３の実施形態の変形例）
本例では、第２の実施形態に第３の実施形態を適用する。
図１７は、第３の実施形態の変形例による半導体装置の設計方法における設計データのレイアウトを示す概略平面図である。
【００９６】
図１７（ａ）では、図１０（ｂ）と同様に補正された状態を示す。本例では、図１０（ｂ）に状態に加えて、レジストパターンのパターン寸法の更なる正確性を実現すべく、レジストパターンデータの開口にデータバイアスを付加する。
具体例を図１７（ｂ）に示す。図１７（ａ）のパッチデータ３６〜３８の挿入により、開口３０ａ〜３０ｄは一体化されている。この状態で、一体化された開口に、一律量のデータバイアス５０を加える。即ち、レジストパターンデータ３０の一体化された開口の各辺を、露光量の減少分に対応する分だけ外方へ一律に移動するように，一律の幅のデータバイアス５０を付加する。
【００９７】
上記した設計データの補正は、図１２の抽出部２４、判定部２５、及び補正部２６と、図１５の抽出部２７及び補正部２８とを用いて、図１２のステップＳ３１〜Ｓ３４と、図１６のステップＳ４１〜Ｓ４２とを順次行うことにより、実現される。
【００９８】
このように、本例では、上述した設計データの補正装置及び方法を用いて、不純物導入用のレジストパターンデータを補正する。これにより、反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のレジストパターンがより容易且つ確実に得られる。
本例でも、第１の本実施形態と同様に、上記のように作成した設計データを用いてレチクルを作製し、半導体装置を製造する。
【００９９】
以上説明したように、本例によれば、反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を更に確実に除去し、所期の寸法のパターンを形成することを可能として、微細化の要請に応じた信頼性の高い半導体装置が実現される。
【０１００】
上述した各実施形態及び変形例による設計データの補正装置の各構成要素（図７の抽出部２１、判定部２２及び補正部２３、図１２の抽出部２４、判定部２５及び補正部２６、図１５の抽出部２７及び補正部２８等）の機能は、例えばコンピュータのＲＡＭやＲＯＭ等に記憶されたプログラムが動作することによって実現できる。
同様に、設計データの補正方法の各ステップ（図８のステップＳ１〜Ｓ４、図１３のステップＳ３１〜Ｓ３４、図１６のステップＳ４１〜Ｓ４２等）は、例えばコンピュータのＲＡＭ又はＲＯＭ等に記憶されたプログラムが動作することによって実現できる。このプログラム及び当該プログラムを記録したコンピュータ読み取り可能な記憶媒体は実施形態に含まれる。
【０１０１】
具体的に、前記プログラムは、例えばＣＤ−ＲＯＭのような記録媒体に記録し、或いは各種伝送媒体を介し、コンピュータに提供される。前記プログラムを記録する記録媒体としては、ＣＤ−ＲＯＭ以外に、フレキシブルディスク、ハードディスク、磁気テープ、光磁気ディスク、不揮発性メモリカード等を用いることができる。他方、前記プログラムの伝送媒体としては、プログラム情報を搬送波として伝搬させて供給するためのコンピュータネットワークシステムにおける通信媒体を用いることができる。ここで、コンピュータネットワークとは、ＬＡＮ、インターネットの等のＷＡＮ、無線通信ネットワーク等であり、通信媒体とは、光ファイバ等の有線回線や無線回線等である。
【０１０２】
また、実施形態に含まれるプログラムとしては、供給されたプログラムをコンピュータが実行することにより上述の実施形態の機能が実現されるようなもののみではない。例えば、そのプログラムがコンピュータにおいて稼働しているＯＳ（オペレーティングシステム）或いは他のアプリケーションソフト等と共同して上述の実施形態の機能が実現される場合にも、かかるプログラムは実施形態に含まれる。また、供給されたプログラムの処理の全て或いは一部がコンピュータの機能拡張ボードや機能拡張ユニットにより行われて上述の実施形態の機能が実現される場合にも、かかるプログラムは実施形態に含まれる。
以下、諸態様を付記としてまとめて記載する。
【０１０３】
（付記１）半導体基板上に活性領域を形成するための第１のデータと、前記活性領域の少なくとも一部を露出する開口を有するレジストパターンを形成するための第２のデータとが作成されており、
前記第２のデータの前記第１のデータとの対向部分について、前記第１のデータとの対向辺の位置を補正することを特徴とする半導体装置の設計方法。
【０１０４】
（付記２）前記補正を行う際に、前記対向部分内に他の前記第１のデータが存しない場合には、前記対向部分の幅と、前記第１のデータと前記対向部分との距離とをそれぞれパラメータとして、前記対向辺の位置を補正することを特徴とする付記１に記載の半導体装置の設計方法。
【０１０５】
（付記３）前記補正を行う際に、前記対向部分内に他の前記第１のデータの少なくとも一部が存する場合には、前記対向部分のうち前記第１のデータと前記他の前記第１のデータとの間における幅と、前記第１のデータと前記他の前記第１のデータとの距離とをそれぞれパラメータとして、前記対向辺の位置を補正することを特徴とする付記１又は２に記載の半導体装置の設計方法。
（付記４）前記第２のデータが、隣接する前記開口を有する前記レジストパターンを形成するためのものである場合に、
前記補正の工程では、隣接する前記開口を一体化するように、前記対向部分に第３のデータを挿入することを特徴とする付記１に記載の半導体装置の設計方法。
【０１０６】
（付記５）前記補正を行う際に、前記レジストパターンを形成する際のリソグラフィーにおける露光量の減少分を補償するように、前記第２のデータに一律量のデータバイアスを加えることを特徴とする付記１に記載の半導体装置の設計方法。
【０１０７】
（付記６）フォトマスクを作製するためのマスクパターンのデータを作成する工程と、
設計された前記データに基づいて、前記フォトマスクを作製する工程と、
前記フォトマスクを用いて、半導体基板上のレジストを露光してレジストパターンを形成する工程と
を含み、
前記データを作成する工程では、半導体基板上に活性領域を形成するための第１のデータと、前記活性領域の少なくとも一部を露出する開口を有するレジストパターンを形成するための第２のデータとが作成されており、前記第２のデータの前記第１のデータとの対向部分について、前記第１のデータとの対向辺の位置を補正することを特徴とする半導体装置の製造方法。
【０１０８】
（付記７）前記補正を行う際に、前記対向部分内に他の前記第１のデータが存しない場合には、前記対向部分の幅と、前記第１のデータと前記対向部分との距離とをそれぞれパラメータとして、前記対向辺の位置を補正することを特徴とする付記６に記載の半導体装置の製造方法。
【０１０９】
（付記８）前記補正を行う際に、前記対向部分内に他の前記第１のデータの少なくとも一部が存する場合には、前記対向部分のうち前記第１のデータと前記他の前記第１のデータとの間における幅と、前記第１のデータと前記他の前記第１のデータとの距離とをそれぞれパラメータとして、前記対向辺の位置を補正することを特徴とする付記７に記載の半導体装置の製造方法。
【０１１０】
（付記９）前記第２のデータが、隣接する前記開口を有する前記レジストパターンを形成するためのものである場合に、
前記補正を行う際に、隣接する前記開口を一体化するように、前記対向部分に第３のデータを挿入することを特徴とする付記６に記載の半導体装置の製造方法。
【０１１１】
（付記１０）前記補正を行う際に、前記レジストパターンを形成する際のリソグラフィーにおける露光量の減少分を補償するように、前記第２のデータに一律量のデータバイアスを加えることを特徴とする付記６に記載の半導体装置の製造方法。
【産業上の利用可能性】
【０１１２】
本件によれば、反射防止膜を形成せずとも、リソグラフィー時における下地からのハレーションの影響を除去し、所期の寸法のパターンを形成することを可能として、微細化の要請に応じた信頼性の高い半導体装置が実現される。
【符号の説明】
【０１１３】
１  半導体基板
２  ＳＴＩ素子分離構造
３，４  活性領域
５  他の活性領域
６  レジストパターン
６ａ，１２ａ  対向部分
６Ａ，６Ｂ，３０ａ，３０ｂ，３０ｃ，３０ｄ，４０ａ，４０ｂ，４０ｃ，４０ｄ  開口
１１，１４，３１，３２，３３，３４，３５，４１，４２，４３，４４  活性領域データ
１２，３０，４０  レジストパターンデータ
１２Ａ，１２Ｂ  対向辺
１２Ａ１  対向辺１２Ａの上部
１２Ｂ１  対向辺１２Ｂの上部
１２Ｂ２  対向辺１２Ｂの下部
１３  他の活性領域データ
２１  抽出部
２２  判定部
２３  補正部
３１ａ，３２ａ，３３ａ，３４ａ，５０  データバイアス
３６，３７，３８，４５，４６，４７，４８，４９  パッチデータ
４０ｅ  中央部位
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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