(57)【特許請求の範囲】
【請求項１】
第１の電源電圧が供給される第１電源ノードと前記第１の電源電圧よりも低い第２の電源電圧が供給される第２電源ノードとの間に接続され、前記第１電源ノードからキャパシタが電気的に接続されるべき基準ノードへ電流を流すことにより、前記キャパシタを充電し、前記基準ノードの電位を所定電圧レベルにするための基準電圧生成回路と、
前記第１電源ノードと前記基準ノードとの間に直列接続された抵抗およびスイッチ、または前記第１電源ノードと前記基準ノードとの間に接続されたトランジスタを含み、前記第１電源ノードから前記基準ノード経由で前記キャパシタへ電流を流すことにより、前記基準電圧生成回路よりも速く前記キャパシタを充電することが可能な充電加速回路と、
を備え、
前記充電加速回路は、
前記第１電源ノードと前記第２電源ノードとの間に接続され、前記キャパシタを充電するとき、前記第１電源ノードからの電流を前記キャパシタおよび前記第２電源ノードへ分岐して流す、半導体装置。
【請求項２】
第１の電源電圧が供給される第１電源ノードと前記第１の電源電圧よりも低い第２の電源電圧が供給される第２電源ノードとの間に接続され、前記第１電源ノードからキャパシタが電気的に接続されるべき基準ノードへ電流を流すことにより、前記キャパシタを充電し、前記基準ノードの電位を所定電圧レベルにするための基準電圧生成回路と、
前記第１電源ノードと前記基準ノードとの間に直列接続された抵抗およびスイッチ、または前記第１電源ノードと前記基準ノードとの間に接続されたトランジスタを含み、前記第１電源ノードから前記基準ノード経由で前記キャパシタへ電流を流すことにより、前記基準電圧生成回路よりも速く前記キャパシタを充電することが可能な充電加速回路と、
を備え、
前記充電加速回路は、
前記基準電圧生成回路が前記基準ノードの電位を所定電圧レベルに到達させるために前記キャパシタを充電する期間において前記キャパシタへ電流を流し、前記基準ノードの電位が前記所定電圧レベルに到達した後、前記キャパシタへ電流を流す動作を停止する、半導体装置。
【請求項３】
前記充電加速回路は、
前記基準電圧生成回路が前記基準ノードへ電流を流す動作を停止した後、前記キャパシタから自己を介して前記第２電源ノードへ電流を流すことにより前記キャパシタを放電する、請求項１に記載の半導体装置。
【請求項４】
前記充電加速回路は、
前記基準電圧生成回路と同一の回路構成および同一の回路定数を有する互いに並列接続された複数の回路を含む、請求項１から請求項３のいずれかに記載の半導体装置。
【請求項５】
第１の電源電圧が供給される第１電源ノードとキャパシタが電気的に接続されるべき基準ノードとの間に接続され、前記第１電源ノードから前記基準ノードに流れる電流の経路をなす第１の素子と、前記基準ノードと第２の電源電圧が供給される第２電源ノードとの間に接続され、前記基準ノードから前記第２電源ノードに流れる電流の経路をなす第２の素子とを含み、前記基準ノードに前記第１の電源電圧より小さく前記第２の電源電圧より大きい基準電圧を生成する基準電圧生成回路と、
前記第１の素子と並列に前記第１電源ノードと前記基準ノードとの間に接続された第１のトランジスタと、前記第２の素子と並列に前記基準ノードと前記第２電源ノードとの間に接続された第２のトランジスタとを含み、第１の期間において前記第１および第２のトランジスタを同時に導通させて前記第１のトランジスタを介して前記第１電源ノードから前記基準ノードに電流を流すと共に前記第２のトランジスタを介して前記基準ノードから前記第２電源ノードに電流を流し、第２の期間において前記第１および第２のトランジスタを同時に非導通とする充電加速回路と、を備える半導体装置。
【請求項６】
前記第１の期間に前記第１のトランジスタを通して流れる電流は、前記第２の期間において前記第１の素子を通して流れる電流より大きく、前記第１の期間に前記第２のトランジスタを通して流れる電流は、前記第２の期間において前記第２の素子を通して流れる電流より大きい、請求項５に記載の半導体装置。
【請求項７】
前記第１のトランジスタおよび前記第２のトランジスタは同じ導電型の電界効果トランジスタである、請求項５または請求項６に記載の半導体装置。
【請求項８】
前記充電加速回路は、前記第１の期間において前記第１電源ノードと前記第１のトランジスタの制御電極との接続経路を形成し、前記基準ノードと前記第２のトランジスタの制御電極との接続経路を形成する、請求項７に記載の半導体装置。
【請求項９】
前記充電加速回路は、
前記第１電源ノードに接続された第１導通電極と、前記第１のトランジスタの制御電極に接続された第２導通電極とを有する第３のトランジスタと、
前記第１のトランジスタの制御電極に接続された第１導通電極と、前記第２電源ノードに接続された第２導通電極と、前記第３のトランジスタの制御電極と接続された制御電極とを有する第４のトランジスタと、
前記基準ノードに接続された第１導通電極と、前記第２のトランジスタの制御電極に接続された第２導通電極とを有する第５のトランジスタと、
前記第２のトランジスタの制御電極に接続された第１導通電極と、前記第２電源ノードに接続された第２導通電極と、前記第５のトランジスタの制御電極と接続された制御電極とを有する第６のトランジスタとを含む、請求項５または請求項６に記載の半導体装置。
【請求項１０】
前記充電加速回路は、
前記第１のトランジスタと直列に前記第１電源ノードと前記基準ノードとの間に接続された第１の抵抗素子と、
前記第２のトランジスタと直列に前記基準ノードと前記第２電源ノードとの間に接続された第２の抵抗素子と、を含む、請求項５または請求項６に記載の半導体装置。
【請求項１１】
前記第１および第２の素子はそれぞれ第３および第４の抵抗素子であり、
抵抗値に関し、前記第３の抵抗素子は前記第１の抵抗素子より大きく、前記第４の抵抗素子は前記第２の抵抗素子より大きい、請求項１０に記載の半導体装置。
【請求項１２】
抵抗値に関し、前記第３の抵抗素子に対する前記第４の抵抗素子の比は、前記第１の抵抗素子に対する前記第２の抵抗素子の比と略等しい、請求項１１に記載の半導体装置。
【請求項１３】
前記半導体装置は、互いに並んで配置された複数のポリシリコン層を備え、
前記複数のポリシリコン層は、前記第１ないし第４の抵抗素子と、前記第１ないし第４の抵抗素子を挟むように配置された複数のダミー素子と、を構成する、請求項１１に記載の半導体装置。
【請求項１４】
前記第１および第２のトランジスタはそれぞれ第１および第２の電界効果トランジスタであり、
前記第１および第２の素子はそれぞれ第３および第４の電界効果トランジスタであり、
（ゲート長／ゲート幅）の値に関し、前記第１の電界効果トランジスタは前記第３の電界効果トランジスタより小さく、前記第２の電界効果トランジスタは前記第４の電界効果トランジスタより小さい、請求項５または請求項６に記載の半導体装置。
【請求項１５】
（ゲート長／ゲート幅）の値に関し、前記第１の電界効果トランジスタに対する前記第２の電界効果トランジスタの比は、前記第３の電界効果トランジスタに対する前記第４の電界効果トランジスタの比と略等しい、請求項１４に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、基準電圧生成回路を備えた半導体装置に関する。
【背景技術】
【０００２】
アナログ回路の基準電圧（Ｖｒｅｆ）およびコモン電圧（Ｖｃｏｍ）を生成するための方法として、しばしば抵抗分割が用いられる（たとえば、非特許文献１参照）。この生成方法は、回路規模が小さく簡単に実現できる一方で、電源からの電力とともに伝達されるノイズに対する耐性（Power Supply Rejection:PSR）が弱い。
【０００３】
このようなノイズの影響を緩和するため、基準電圧またはコモン電圧が出力される基準ノードは、チップ内部の容量に接続されるだけでなく、しばしばチップ外部に設けられた大きな容量値を持つ容量に接続される。基準ノードの電位を所定電圧レベルにするためには、この容量を充電する必要がある。
【０００４】
このため、アナログ回路のパワーダウンが解除されてから基準ノードの電位が所定電圧レベルになるまでには、抵抗値および容量値による時定数で決まる充電時間と、基準ノードの電位が所定電圧レベルに精度良く漸近するまでの時間とが必要となる。
【０００５】
ここで、パワーダウンが解除されてから基準ノードの電位が所定電圧レベルに収束するまでの期間は、アナログ回路が精度良く動作しない期間である。このため、このアナログ回路を備えたシステムにおける待ち時間は、たとえば音楽用途のシステムではミュート期間になり、課題となることが多い。すなわち、この待ち時間は、ノイズ対策のために容量値を大きく設定するにつれて数秒等、非常に長くなり、システムの立ち上り時のミュート期間が増大することから、システム構築上問題となる。
【０００６】
ノイズ防止用コンデンサを急速に充電することにより、出力電圧が所定の定電圧になるまでの時間を短縮するための構成の一例が、特開２００６−４２５２４号公報（特許文献１）に開示されている。すなわち、外部から入力された制御信号に応じて入力電圧を所定の定電圧に変換して出力する定電圧回路であって、上記制御信号に応じて、入力電圧を所定の定電圧に変換して出力する定電圧発生回路部と、上記定電圧を出力する上記定電圧発生回路部の出力端に接続された第１コンデンサと、上記第１コンデンサの充電を行なう第２コンデンサと、上記制御信号に応じて上記第２コンデンサの充放電制御を行なうスイッチ回路部とを備える。上記スイッチ回路部は、上記制御信号によって定電圧発生回路部が所定の定電圧の出力を停止する場合、第２コンデンサに上記入力電圧を印加して第２コンデンサの充電を行なうとともに第２コンデンサの第１コンデンサへの放電を遮断する。そして、上記スイッチ回路部は、上記制御信号によって定電圧発生回路部が所定の定電圧の出力を開始する場合、第２コンデンサへの上記入力電圧の印加を遮断するとともに第２コンデンサに充電された電荷を第１コンデンサに放電して第１コンデンサの充電を行なう。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００６−４２５２４号公報
【非特許文献】
【０００８】
【非特許文献１】"Delta-Sigma Data Converters Theory, Design, and Simulation",IEEE Press(ISBN 0-7803-1045-4)
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、特許文献１に記載の構成では、急速充電用の容量が別途必要になり、チップ面積が増大してしまうか、あるいはチップの外付け部品が増加してしまうという問題点があった。
【００１０】
この発明は、上述の課題を解決するためになされたもので、その目的は、所定レベルの電圧を早期に生成するとともに、回路規模の増大を防ぐことが可能な半導体装置を提供することである。
【課題を解決するための手段】
【００１１】
本発明の一実施例の形態の半導体装置は、要約すれば、第１電源ノードと基準ノードとの間に直列接続された抵抗およびスイッチ、または上記第１電源ノードと上記基準ノードとの間に接続されたトランジスタを含み、上記第１電源ノードから上記基準ノード経由で上記キャパシタへ電流を流すことにより、基準電圧生成回路よりも速く上記キャパシタを充電することが可能な充電加速回路を備える。
【００１２】
また本発明の他の実施例の形態の半導体装置は、要約すれば、第１電源ノードから基準ノードに流れる電流の経路をなす第１の素子と、上記基準ノードから第２電源ノードに流れる電流の経路をなす第２の素子とを含み、上記基準ノードに第１の電源電圧より小さく第２の電源電圧より大きい基準電圧を生成する基準電圧生成回路と、第１の期間において第１および第２のトランジスタを同時に導通させて上記第１のトランジスタを介して上記第１電源ノードから上記基準ノードに電流を流すと共に上記第２のトランジスタを介して上記基準ノードから上記第２電源ノードに電流を流し、第２の期間において上記第１および第２のトランジスタを同時に非導通とする充電加速回路とを備える。
【発明の効果】
【００１３】
本発明の一実施例の形態によれば、急速充電用の容量を別途設けることなく、キャパシタを充電するための期間を短くすることができる。したがって、所定レベルの電圧を早期に生成するとともに、回路規模の増大を防ぐことができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
【図２】本発明の第１の実施の形態に係る基準電圧生成部の比較例の構成を示す図である。
【図３】基準電圧生成部１００における各制御信号および基準ノード電位を示す図である。
【図４】本発明の第１の実施の形態に係る基準電圧生成部の構成を示す図である。
【図５】基準電圧生成部１０１における各制御信号および基準ノード電位を示す図である。
【図６】本発明の第２の実施の形態に係る基準電圧生成部の構成を示す図である。
【図７】基準電圧生成部１０２における各制御信号、基準ノード電位および電流を示す図である。
【図８】基準電圧生成部１０２のレイアウトを概念的に示す図である。
【図９】基準電圧生成部１０２のレイアウトの他の例を概念的に示す図である。
【図１０】本発明の第２の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【図１１】本発明の第２の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【図１２】本発明の第３の実施の形態に係る基準電圧生成部の構成を示す図である。
【図１３】基準電圧生成部１０３における各制御信号、基準ノード電位および電流を示す図である。
【図１４】本発明の第３の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【図１５】図１４に示す基準電圧生成部における各制御信号、基準ノード電位および電流を示す図である。
【図１６】本発明の第４の実施の形態に係る基準電圧生成部の構成を示す図である。
【図１７】本発明の第５の実施の形態に係る基準電圧生成部の構成を示す図である。
【図１８】基準電圧生成部１０５における各制御信号および基準ノード電位を示す図である。
【図１９】基準電圧生成部１０５のレイアウトを概念的に示す図である。
【図２０】本発明の第６の実施の形態に係る基準電圧生成部の構成を示す図である。
【発明を実施するための形態】
【００１５】
以下、本発明の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００１６】
＜第１の実施の形態＞
図１は、本発明の第１の実施の形態に係る半導体装置の構成を示す図である。
【００１７】
図１を参照して、半導体装置２０１は、Ａ／Ｄ変換器１と、信号処理部２と、Ｄ／Ａ変換器３と、ロジックコントローラ４と、基準電圧生成部１０１Ａ，１０１Ｂと、外部端子ＥＸＴＩＮ，ＥＸＴＯＵＴ，ＥＸＴＣ１，ＥＸＴＣ２，ＥＸＴＣ３とを備える。
【００１８】
半導体装置２０１の外部にキャパシタＣ１，Ｃ２が設けられている。キャパシタＣ１は、外部端子ＥＸＴＣ１に接続された第１端と、接地ノードＶｓｓに接続された第２端とを有する。キャパシタＣ２は、外部端子ＥＸＴＣ２，ＥＸＴＣ３に接続された第１端と、接地ノードＶｓｓに接続された第２端とを有する。キャパシタＣ１，Ｃ２の容量値はたとえば１００μＦ程度である。
【００１９】
基準電圧生成部１０１Ａ，１０１Ｂは、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２をそれぞれ生成する。
【００２０】
Ａ／Ｄ変換器１は、外部端子ＥＸＴＩＮ経由で外部から受けたアナログ信号ＡＩＮをデジタル信号に変換して信号処理部２へ出力する。Ａ／Ｄ変換器１は、基準電圧生成部１０１Ａから受けた基準電圧Ｖｒｅｆ１を用いて上記アナログ／デジタル変換を行なう。アナログ信号ＡＩＮは、たとえば音楽用メディアの再生データがデジタル／アナログ変換された信号である。具体的には、Ａ／Ｄ変換器１は演算増幅器（いわゆるオペアンプ）を含み、この演算増幅器の一方入力端子に基準電圧Ｖｒｅｆ１が与えられ、他方入力端子にアナログ信号が与えられる。
【００２１】
信号処理部２は、Ａ／Ｄ変換器１から受けたデジタル信号に種々の信号処理を行ない、この信号処理によって得られたデジタル信号をＤ／Ａ変換器３へ出力する。
【００２２】
Ｄ／Ａ変換器３は、信号処理部２から受けたデジタル信号をアナログ信号ＡＯＵＴに変換し、アナログ信号ＡＯＵＴを外部端子ＥＸＴＯＵＴ経由で外部へ出力する。Ｄ／Ａ変換器３は、外部端子ＥＸＴＣ２，ＥＸＴＣ３経由で基準電圧生成部１０１Ｂから受けた基準電圧Ｖｒｅｆ２を用いて上記デジタル／アナログ変換を行なう。具体的には、Ｄ／Ａ変換器３は演算増幅器（いわゆるオペアンプ）を含み、この演算増幅器の一方入力端子に基準電圧Ｖｒｅｆ２が与えられ、他方入力端子にアナログ信号が与えられる。
【００２３】
ロジックコントローラ４は、半導体装置２０１における各機能ブロックを制御する。ロジックコントローラ４は、Ａ／Ｄ変換器１、信号処理部２、Ｄ／Ａ変換器３、ロジックコントローラ４および基準電圧生成部１０１Ａ，１０１Ｂへパワーダウン信号等の制御信号を出力する。
【００２４】
以下、基準電圧生成部１０１Ａ，１０１Ｂの各々を基準電圧生成部１０１と称する場合がある。また、キャパシタＣ１，Ｃ２の各々をキャパシタＣと称する場合がある。また、外部端子ＥＸＴＣ１，ＥＸＴＣ２の各々を外部端子ＥＸＴＣと称する場合がある。また、基準電圧Ｖｒｅｆ１，Ｖｒｅｆ２の各々を基準電圧Ｖｒｅｆと称する場合がある。
【００２５】
［比較例（基準電圧生成部１００）］
図２は、本発明の第１の実施の形態に係る基準電圧生成部の比較例の構成を示す図である。
【００２６】
図２を参照して、基準電圧生成部１００は、基準電圧生成回路１１を含む。基準電圧生成回路１１は、抵抗Ｒ１，Ｒ２と、スイッチＳＷ１，ＳＷ２とを含む。基準電圧生成部１００は、半導体装置２０１における基準電圧生成部１０１Ａ，１０１Ｂの比較例である。
【００２７】
図２において、ＰＤはロジックコントローラ４が出力するパワーダウン信号を示す。ＰＤＢは、パワーダウン信号ＰＤの論理レベルを反転した信号を示す。
【００２８】
基準電圧生成部１００は、キャパシタＣが電気的に接続されるべき基準ノードＲｅｆを有する。基準電圧生成回路１１は、電源電圧Ｖｄｄが供給される電源ノードＶｄｄと電源電圧Ｖｄｄよりも低い接地電圧Ｖｓｓが供給される接地ノードＶｓｓとの間に接続されている。基準電圧生成回路１１は、電源ノードＶｄｄから基準ノードＲｅｆへ電流を流すことにより、キャパシタＣを充電し、基準ノードＲｅｆの電位を所定電圧レベルにする。基準ノードＲｅｆにおける電圧が基準電圧Ｖｒｅｆである。
【００２９】
抵抗Ｒ１およびスイッチＳＷ１は、電源ノードＶｄｄと基準ノードＲｅｆとの間に直列接続されている。抵抗Ｒ２およびスイッチＳＷ２は、接地ノードＶｓｓと基準ノードＲｅｆとの間に直列接続されている。より詳細には、スイッチＳＷ１は、電源ノードＶｄｄに接続された第１端と、第２端とを有する。抵抗Ｒ１は、スイッチＳＷ１の第２端に接続された第１端と、基準ノードＲｅｆを介して外部端子ＥＸＴＣに接続された第２端とを有する。抵抗Ｒ２は、基準ノードＲｅｆを介して外部端子ＥＸＴＣに接続された第１端と、第２端とを有する。スイッチＳＷ２は、抵抗Ｒ２の第２端に接続された第１端と、接地ノードＶｓｓに接続された第２端とを有する。
【００３０】
スイッチＳＷ１は、たとえばＰチャネルＭＯＳトランジスタであり、パワーダウン信号ＰＤＢが論理ローレベルのときにオンし、論理ハイレベルのときにオフする。スイッチＳＷ２は、たとえばＮチャネルＭＯＳトランジスタであり、パワーダウン信号ＰＤが論理ハイレベルのときにオンし、論理ローレベルのときにオフする。
【００３１】
抵抗Ｒ１および抵抗Ｒ２の各々は、基準ノードＲｅｆが所定レベルに収束した後の通常時において消費電力を低減できるように、十分に大きい抵抗値を有する。
【００３２】
図３は、基準電圧生成部１００における各制御信号および基準ノード電位を示す図である。
【００３３】
図３を参照して、時刻ｔ１においてパワーダウンが解除され、パワーダウン信号ＰＤが論理ハイレベルに遷移し、パワーダウン信号ＰＤＢが論理ローレベルに遷移する。そうすると、スイッチＳＷ１およびＳＷ２がオンすることにより、電源ノードＶｄｄから抵抗Ｒ１を介して基準ノードＲｅｆへ電流が流れ、キャパシタＣが充電され、基準ノードＲｅｆの電位が、抵抗Ｒ１の抵抗値および抵抗Ｒ２の抵抗値の比で決まる電圧値に制御される。
【００３４】
基準電圧生成部１００のパワーダウンが解除されてから基準ノードＲｅｆの電位が所定電圧レベルになるまでには、キャパシタＣを充電するための期間Ｔ１と、基準ノードＲｅｆの電位が所定電圧レベルに精度良く漸近するまでの期間Ｔ２とが必要となり、長時間を要する。
【００３５】
ここで、期間Ｔ１の長さは、抵抗値および容量値による時定数で決まる。すなわち、抵抗Ｒ１，Ｒ２の抵抗値をＲ１，Ｒ２とし、キャパシタＣの容量値をＣとすると、この時定数は、（Ｒ１／／Ｒ２）×Ｃで決まる。ただし、（Ｒ１／／Ｒ２）は、抵抗Ｒ１，Ｒ２の並列合成抵抗値を示す。
【００３６】
基準電圧生成部１００を備えたシステムにおける待ち時間すなわち期間Ｔ１およびＴ２は、たとえば音楽用途のシステムではミュート期間になり、課題となることが多い。この待ち時間は、ノイズ対策などのためにキャパシタＣの容量値を大きく設定するにつれて数秒等、非常に長くなり、システムの立ち上り時のミュート期間が増大することから、システム構築上問題となる。
【００３７】
本発明の第１の実施の形態に係る基準電圧生成部１０１では、上記のような基準電圧生成部１００の問題点を解決する。
【００３８】
［基準電圧生成部１０１］
次に、本発明の第１の実施の形態に係る基準電圧生成部について図面を用いて説明する。なお、本発明の第１の実施の形態において、基準電圧生成部１００と同一または相当部分には基準電圧生成部１００と同一符号を付してその説明は繰り返さない。すなわち、以下で説明する内容以外は基準電圧生成部１００と同様である。
【００３９】
図４は、本発明の第１の実施の形態に係る基準電圧生成部の構成を示す図である。
図４を参照して、基準電圧生成部１０１は、基準電圧生成部１００と比べて、さらに、充電加速回路１０を備える。充電加速回路１０は、抵抗Ｒ１１と、スイッチＳＷ１１とを含む。図４において、ＳＴＵＰ＿Ｐはロジックコントローラ４が出力する制御信号を示す。
【００４０】
充電加速回路１０は、電源ノードＶｄｄと基準ノードＲｅｆとの間に接続されている。充電加速回路１０は、電源ノードＶｄｄから基準ノードＲｅｆ経由でキャパシタＣへ電流を流すことにより、基準電圧生成回路１１よりも速くキャパシタＣを充電することが可能である。
【００４１】
抵抗Ｒ１１は、電源ノードＶｄｄと基準ノードＲｅｆとの間において抵抗Ｒ１およびスイッチＳＷ１と並列接続され、抵抗Ｒ１よりも抵抗値が小さい。スイッチＳＷ１１は、電源ノードＶｄｄと基準ノードＲｅｆとの間において抵抗Ｒ１１と直列接続されている。より詳細には、スイッチＳＷ１１は、電源ノードＶｄｄに接続された第１端と、第２端とを有する。抵抗Ｒ１１は、スイッチＳＷ１１の第２端に接続された第１端と、基準ノードＲｅｆを介して外部端子ＥＸＴＣに接続された第２端とを有する。
【００４２】
スイッチＳＷ１１は、たとえばＰチャネルＭＯＳトランジスタであり、制御信号ＳＴＵＰ＿Ｐが論理ローレベルのときにオンし、論理ハイレベルのときにオフする。
【００４３】
図５は、基準電圧生成部１０１における各制御信号および基準ノード電位を示す図である。
【００４４】
図５を参照して、充電加速回路１０は、基準電圧生成回路１１が基準ノードＲｅｆの電位を所定電圧レベルに到達させるためにキャパシタＣを充電する期間Ｔ１において、電源ノードＶｄｄから基準ノードＲｅｆ経由でキャパシタＣへ電流を流す。たとえば、充電加速回路１０は、パワーダウン解除に同期して、すなわち制御信号ＳＴＵＰ＿Ｐが論理ハイレベルから論理ローレベルになるとキャパシタＣへの電流供給動作を開始する。そして、充電加速回路１０は、基準ノードＲｅｆの電位が所定電圧レベルに到達した後、キャパシタＣへ電流を流す動作を停止する。
【００４５】
より詳細には、時刻ｔ１においてパワーダウンが解除され、パワーダウン信号ＰＤが論理ハイレベルに遷移し、パワーダウン信号ＰＤＢが論理ローレベルに遷移し、制御信号ＳＴＵＰ＿Ｐが論理ローレベルに遷移する。そうすると、スイッチＳＷ１およびＳＷ２がオンすることにより、電源ノードＶｄｄから抵抗Ｒ１を介して基準ノードＲｅｆへ電流が流れ、キャパシタＣが充電され、基準ノードＲｅｆの電位が、抵抗Ｒ１の抵抗値および抵抗Ｒ２の抵抗値の比で決まる電圧値に制御される。また、スイッチＳＷ１１がオンすることにより、電源ノードＶｄｄから抵抗Ｒ１１を介して基準ノードＲｅｆへ電流が流れ、キャパシタＣが充電される。すなわち、時刻ｔ１から時刻ｔ２までの期間Ｔ１において、基準ノードＲｅｆは基準電圧生成回路１１および充電加速回路１２によって充電される。
【００４６】
次に、基準ノードＲｅｆの電位が十分に上昇した時刻ｔ２において、制御信号ＳＴＵＰ＿Ｐが論理ハイレベルに遷移する。そうすると、スイッチＳＷ１１がオフすることにより、充電加速回路１０によるキャパシタＣへの電流供給が停止する。このとき、基準ノードＲｅｆの電位は基準電圧生成回路１１によって所定電圧レベルになるように制御されたままであり、基準ノードＲｅｆの電位は時刻ｔ３において所定電圧レベルに収束する。時刻ｔ２から時刻ｔ３までの期間Ｔ２が基準ノードＲｅｆの所定レベルへの収束期間となる。
【００４７】
ところで、特許文献１に記載の構成では、急速充電用の容量が別途必要になり、チップ面積が増大してしまうか、あるいはチップの外付け部品が増加してしまうという問題点があった。しかしながら、本発明の第１の実施の形態に係る基準電圧生成部では、充電加速回路１０が、電源ノードＶｄｄから基準ノードＲｅｆ経由でキャパシタＣへ電流を流すことにより、基準電圧生成回路１１よりも速くキャパシタＣを充電する。このような構成により、急速充電用の容量を別途設けることなく、図５に示すように基準電圧生成部１００と比べてキャパシタＣを充電するための期間Ｔ１を短くすることができる。したがって、本発明の第１の実施の形態に係る基準電圧生成部では、所定レベルの電圧を早期に生成するとともに、回路規模の増大を防ぐことができる。
【００４８】
なお、本発明の第１の実施の形態に係る基準電圧生成部１０１では、充電加速回路１０は、電源ノードＶｄｄと基準ノードＲｅｆとの間に直列接続された抵抗Ｒ１１およびスイッチＳＷ１１を含む構成であるとしたが、これに限定するものではない。充電加速回路１０が、後述する図１２に示すように、電源ノードＶｄｄと基準ノードＲｅｆとの間に直列接続されたＮチャネルＭＯＳトランジスタＭ１５を含む構成であってもよい。ＮチャネルＭＯＳトランジスタＭ１５は、抵抗Ｒ１１およびスイッチＳＷ１１の役割を兼ねるものである。
【００４９】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００５０】
＜第２の実施の形態＞
本実施の形態は、第１の実施の形態に係る半導体装置と比べて充電加速回路の構成を変更した半導体装置に関する。以下で説明する内容以外は第１の実施の形態に係る半導体装置と同様である。
【００５１】
基準電圧生成部１０１では、基準電圧生成部１００と比べてキャパシタＣを充電するための期間Ｔ１を短くすることが可能となった。しかしながら、基準電圧生成部１０１では、キャパシタＣの充電レベルを制御することが困難である。たとえば、図５に示すように過充電などが起こってしまい、基準ノードＲｅｆの電位が所定電圧レベルに収束するまでの期間Ｔ２が長くなる場合がある。
【００５２】
本発明の第２の実施の形態に係る基準電圧生成部１０２では、上記のような基準電圧生成部１０１の問題点を解決する。
【００５３】
［基準電圧生成部１０２］
次に、本発明の第２の実施の形態に係る基準電圧生成部について図面を用いて説明する。なお、本発明の第２の実施の形態において、基準電圧生成部１０１と同一または相当部分には基準電圧生成部１００と同一符号を付してその説明は繰り返さない。すなわち、以下で説明する内容以外は基準電圧生成部１０１と同様である。
【００５４】
図６は、本発明の第２の実施の形態に係る基準電圧生成部の構成を示す図である。
図６を参照して、基準電圧生成部１０２は、基準電圧生成部１０１と比べて、充電加速回路１０の代わりに充電加速回路１２を備える。充電加速回路１２は、抵抗Ｒ１１，Ｒ１２と、スイッチＳＷ１１，ＳＷ１２とを含む。
【００５５】
抵抗Ｒ１（第１の素子）は、電源電圧Ｖｄｄが供給される電源ノードＶｄｄとキャパシタＣが電気的に接続されるべき基準ノードＲｅｆとの間に接続されている。抵抗Ｒ１は、電源ノードＶｄｄから基準ノードＲｅｆに流れる電流の経路をなす。抵抗Ｒ２（第２の素子）は、基準ノードＲｅｆと接地電圧Ｖｓｓが供給される接地ノードＶｓｓとの間に接続されている。抵抗Ｒ２は、基準ノードＲｅｆから接地ノードＶｓｓに流れる電流の経路をなす。基準電圧生成回路１１は、基準ノードＲｅｆに電源電圧Ｖｄｄより小さく接地電圧Ｖｓｓより大きい基準電圧を生成する。
【００５６】
図６において、ＳＴＵＰ＿Ｎはロジックコントローラ４が出力する制御信号を示す。
充電加速回路１２は、電源ノードＶｄｄと接地ノードＶｓｓとの間に接続されている。充電加速回路１２は、電源ノードＶｄｄから基準ノードＲｅｆ経由でキャパシタＣへ電流を流すことにより、基準電圧生成回路１１よりも速くキャパシタＣを充電することが可能である。さらに、充電加速回路１２は、キャパシタＣを充電するとき、電源ノードＶｄｄからの電流をキャパシタＣと、接地ノードＶｓｓ（抵抗Ｒ１２経由）とへ分岐して流す。
【００５７】
抵抗Ｒ１１は、電源ノードＶｄｄと基準ノードＲｅｆとの間において抵抗Ｒ１およびスイッチＳＷ１と並列接続され、抵抗Ｒ１よりも抵抗値が小さい。抵抗Ｒ１２は、接地ノードＶｓｓと基準ノードＲｅｆとの間において抵抗Ｒ２と並列接続され、抵抗Ｒ２よりも抵抗値が小さい。スイッチＳＷ１１は、電源ノードＶｄｄと基準ノードＲｅｆとの間において抵抗Ｒ１１と直列接続されている。スイッチＳＷ１２は、接地ノードＶｓｓと基準ノードＲｅｆとの間において抵抗Ｒ１２と直列接続されている。より詳細には、スイッチＳＷ１１は、電源ノードＶｄｄに接続された第１端と、第２端とを有する。抵抗Ｒ１１は、スイッチＳＷ１１の第２端に接続された第１端と、基準ノードＲｅｆを介して外部端子ＥＸＴＣに接続された第２端とを有する。抵抗Ｒ１２は、基準ノードＲｅｆを介して外部端子ＥＸＴＣに接続された第１端と、第２端とを有する。スイッチＳＷ１２は、抵抗Ｒ１２の第２端に接続された第１端と、接地ノードＶｓｓに接続された第２端とを有する。
【００５８】
スイッチＳＷ１１は、たとえばＰチャネルＭＯＳトランジスタであり、制御信号ＳＴＵＰ＿Ｐが論理ローレベルのときにオンし、論理ハイレベルのときにオフする。スイッチＳＷ１２は、たとえばＮチャネルＭＯＳトランジスタであり、制御信号ＳＴＵＰ＿Ｎが論理ハイレベルのときにオンし、論理ローレベルのときにオフする。
【００５９】
図７は、基準電圧生成部１０２における各制御信号、基準ノード電位および電流を示す図である。
【００６０】
図７において、Ｉ１は、電源ノードＶｄｄから基準ノードＲｅｆへ向かって抵抗Ｒ１を通して流れる電流を示し、Ｉ１１は、電源ノードＶｄｄから基準ノードＲｅｆへ向かって抵抗Ｒ１１を通して流れる電流を示し、Ｉ２は、基準ノードＲｅｆから接地ノードＶｓｓへ向かって抵抗Ｒ２を通して流れる電流を示し、Ｉ１２は、基準ノードＲｅｆから接地ノードＶｓｓへ向かって抵抗Ｒ１２を通して流れる電流を示す。
【００６１】
図７を参照して、期間Ｔ１にスイッチＳＷ１１を通して流れる電流Ｉ１１は、期間Ｔ２において抵抗Ｒ１を通して流れる電流Ｉ１より大きい。また、期間Ｔ１にスイッチＳＷ１２を通して流れる電流Ｉ１２は、期間Ｔ２において抵抗Ｒ２を通して流れる電流Ｉ２より大きい。
【００６２】
電流Ｉ１，Ｉ２は、飽和すると同じ電流値ｉ１になる。また、電流Ｉ１１，Ｉ１２は、飽和すると同じ電流値ｉ０になる。
【００６３】
充電加速回路１２は、期間Ｔ１においてスイッチＳＷ１１およびＳＷ１２を同時に導通させてスイッチＳＷ１１を介して電源ノードＶｄｄから基準ノードＲｅｆに電流を流すと共にスイッチＳＷ１２を介して基準ノードＲｅｆから接地ノードＶｓｓに電流を流す。また、充電加速回路１２は、期間Ｔ２においてはスイッチＳＷ１１およびＳＷ１２を同時に非導通とする。
【００６４】
より詳細には、充電加速回路１２は、基準電圧生成回路１１が基準ノードＲｅｆの電位を所定電圧レベルに到達させるためにキャパシタＣを充電する期間Ｔ１において、電源ノードＶｄｄから基準ノードＲｅｆ経由でキャパシタＣへ電流を流す。たとえば、充電加速回路１２は、パワーダウン解除に同期して、すなわち制御信号ＳＴＵＰ＿Ｐが論理ハイレベルから論理ローレベルになり、制御信号ＳＴＵＰ＿Ｎが論理ローレベルから論理ハイレベルになるとキャパシタＣへの電流供給動作を開始する。そして、充電加速回路１２は、基準ノードＲｅｆの電位が所定電圧レベルに到達した後、キャパシタＣへ電流を流す動作を停止する。
【００６５】
さらに、充電加速回路１２は、パワーダウンが再び指示されて基準電圧生成回路１１が基準ノードＲｅｆへ電流を流す動作を停止すると、キャパシタＣから抵抗Ｒ１２を介して接地ノードＶｓｓへ電流を流すことによりキャパシタＣを放電する。これにより、キャパシタＣの放電を加速することが可能となる。
【００６６】
より詳細には、時刻ｔ１においてパワーダウンが解除され、パワーダウン信号ＰＤが論理ハイレベルに遷移し、パワーダウン信号ＰＤＢが論理ローレベルに遷移し、制御信号ＳＴＵＰ＿Ｐが論理ローレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ハイレベルに遷移する。そうすると、スイッチＳＷ１およびＳＷ２がオンすることにより、電源ノードＶｄｄから抵抗Ｒ１を介して基準ノードＲｅｆへ電流が流れ、キャパシタＣが充電され、基準ノードＲｅｆの電位が、抵抗Ｒ１の抵抗値および抵抗Ｒ２の抵抗値の比で決まる電圧値に制御される。また、スイッチＳＷ１１およびＳＷ１２がオンすることにより、電源ノードＶｄｄから抵抗Ｒ１１を介して基準ノードＲｅｆへ電流が流れ、キャパシタＣが充電され、基準ノードＲｅｆの電位が、抵抗Ｒ１１の抵抗値および抵抗Ｒ１２の抵抗値の比で決まる電圧値に制御される。すなわち、時刻ｔ１から時刻ｔ２までの期間Ｔ１において、基準ノードＲｅｆは基準電圧生成回路１１および充電加速回路１２によって所定電圧レベルへ向かって充電される。
【００６７】
次に、基準ノードＲｅｆの電位が十分に上昇した時刻ｔ２において、制御信号ＳＴＵＰ＿Ｐが論理ハイレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ローレベルに遷移する。そうすると、スイッチＳＷ１１およびＳＷ１２がオフすることにより、充電加速回路１２によるキャパシタＣへの電流供給が停止する。このとき、基準ノードＲｅｆの電位は基準電圧生成回路１１によって所定電圧レベルになるように制御されたままであり、基準ノードＲｅｆの電位は時刻ｔ３において所定電圧レベルに収束する。
【００６８】
次に、時刻ｔ４においてパワーダウンが再び指示され、パワーダウン信号ＰＤが論理ローレベルに遷移し、パワーダウン信号ＰＤＢが論理ハイレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ハイレベルに遷移する。そうすると、スイッチＳＷ１およびＳＷ２がオフすることにより、基準電圧生成回路１１による基準ノードＲｅｆの電位制御が停止する。また、スイッチＳＷ１１がオフした状態においてスイッチＳＷ１２がオンすることにより、キャパシタＣに蓄えられた電荷が外部端子ＥＸＴＣ、抵抗Ｒ１２およびスイッチＳＷ１２経由で接地ノードＶｓｓへ放電される。
【００６９】
次に、キャパシタＣの電荷が十分に放電された時刻ｔ５において、制御信号ＳＴＵＰ＿Ｎが論理ローレベルに遷移する。そうすると、スイッチＳＷ１２がオフすることにより、充電加速回路１２によるキャパシタＣの放電動作が停止する。
【００７０】
充電加速回路１２は、基準電圧生成回路１１と同じ回路構成を有し、パワーダウン解除後の一定期間、基準電圧生成回路１１よりも多くの電流を基準ノードＲｅｆへ流す。たとえば、充電加速回路１２が図６に示すように直列接続された複数の抵抗素子を用いて構成される場合には、充電加速回路１２において、基準電圧生成回路１１の抵抗比と略同じ抵抗比を有するように、かつ基準電圧生成回路１１よりも低い抵抗値を有するように回路定数が設定される。すなわち、抵抗値に関し、抵抗Ｒ１は抵抗Ｒ１１より大きく、抵抗Ｒ２は抵抗Ｒ１２より大きい。また、抵抗値に関し、抵抗Ｒ１に対する抵抗Ｒ２の比は、抵抗Ｒ１１に対する抵抗Ｒ１２の比と略等しい。
【００７１】
具体的には、抵抗Ｒ１，Ｒ２，Ｒ１１，Ｒ１２の抵抗値をそれぞれＲ１，Ｒ２，Ｒ１１，Ｒ１２とすると、Ｒ１：Ｒ２＝Ｒ１１：Ｒ１２、Ｒ１１＜＜Ｒ１、およびＲ１２＜＜Ｒ２の関係を満たすように、抵抗Ｒ１，Ｒ２，Ｒ１１，Ｒ１２の抵抗値が設定される。
【００７２】
このように、基準電圧生成部１０２では、充電加速回路１２は、基準電圧生成回路１１の抵抗比と略同じ抵抗比を有するため、時刻ｔ２において、充電加速直後の基準ノードＲｅｆの電位を、所定レベルすなわち本来期待する電圧値に近い値に精度良く制御することが可能となる。このため、基準ノードＲｅｆの電位を所定レベルに設定するまでの期間Ｔ２を短縮することができる。
【００７３】
したがって、本発明の第２の実施の形態に係る半導体装置では、基準ノードＲｅｆに接続される外部容量を急速に充電することができ、かつ急速充電直後の基準ノードＲｅｆの電位を所定電圧レベルに近い値に制御することが可能となるため、システムを構築した際の待ち時間を短縮することができる。
【００７４】
特許文献１の図２におけるＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ３は、一見すると、図６に示すスイッチＳＷ１１およびＳＷ１２にそれぞれ対応する。しかしながら、特許文献１の図２において、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ３がオンするとき、ＮＭＯＳトランジスタＭ２はオフ状態であることから、入力電圧Ｖｄｄの供給ノードからＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２を経由して基準ノードＲｅｆに相当するノードＢへ電流を流す経路は発生しない。
【００７５】
一方、基準電圧生成部１０２では、キャパシタＣへの充電は、電源ノードＶｄｄからスイッチＳＷ１１および抵抗Ｒ１１を通して流れる電流によって行なわれる。図４に示す基準電圧生成部１０１のように、スイッチＳＷ１１および抵抗Ｒ１１の経路のみを有する場合、キャパシタＣを充電しすぎると基準ノードＲｅｆが所定電圧レベルを超えてしまい、充電加速回路１０の非アクティブ後（図５のｔ２以降）に基準電圧発生回路１１が基準ノードＲｅｆを所定電圧レベルに戻すまでに時間を要してしまう。
【００７６】
これに対して、基準電圧生成部１０２では、電源ノードＶｄｄからスイッチＳＷ１１および抵抗Ｒ１１を通して基準ノードＲｅｆへの経路で電流を流すと同時に基準ノードＲｅｆから抵抗Ｒ１２およびスイッチＳＷ１２を通して接地ノードＶｓｓへの経路で電流を流すことで過充電を抑えることができる。
【００７７】
本発明の第２の実施の形態に係る基準電圧生成部は、たとえば、Ａ／ＤコンバータおよびＤ／Ａコンバータの基準電圧を生成する回路ブロックに適用され、特に、オーディオ用など高精度なＡ／ＤコンバータおよびＤ／Ａコンバータに有効である。
【００７８】
図８は、基準電圧生成部１０２のレイアウトを概念的に示す図である。
図８を参照して、抵抗Ｒ１は、紙面横方向に配列された複数のユニット抵抗素子ＵＲを含み、各ユニット抵抗素子ＵＲは配線ＬＮを介して接続されている。同様に、抵抗Ｒ２は、紙面横方向に配列された複数のユニット抵抗素子ＵＲを含み、各ユニット抵抗素子ＵＲは配線ＬＮを介して接続されている。抵抗Ｒ１およびＲ２の各ユニット抵抗素子ＵＲは紙面横方向に整列して配置されている。
【００７９】
抵抗Ｒ１およびＲ２と同一形状のユニット抵抗素子ＵＲが、抵抗Ｒ１１およびＲ１２として配置されている。これにより、ユニット抵抗素子のミスマッチによる電位のずれを緩和でき、キャパシタＣの充放電時間を加速することができる。
【００８０】
抵抗Ｒ１１は、抵抗Ｒ１の左側に抵抗Ｒ１の各ユニット抵抗素子ＵＲと整列して配置されている。抵抗Ｒ１２は、抵抗Ｒ２の右側に抵抗Ｒ２の各ユニット抵抗素子ＵＲと整列して配置されている。
【００８１】
スイッチＳＷ１およびＳＷ１１は、たとえばゲート電極Ｇを有するトランジスタによって構成され、抵抗Ｒ１およびＲ１１の近傍に、紙面横方向に整列して配置されている。スイッチＳＷ２およびＳＷ１２は、たとえばゲート電極Ｇを有するトランジスタによって構成され、抵抗Ｒ２およびＲ１２の近傍に、紙面横方向に整列して配置されている。
【００８２】
抵抗Ｒ１、抵抗Ｒ１１、スイッチＳＷ１およびスイッチＳＷ１１と、抵抗Ｒ２、抵抗Ｒ１２、スイッチＳＷ２およびスイッチＳＷ１２とは、基準ノードＲｅｆに対応する配線ＬＮに対してそれぞれ線対称に配置されている。
【００８３】
以上のようなレイアウトにより、基準電圧生成部１０２を小面積で実現することができる。
【００８４】
図９は、基準電圧生成部１０２のレイアウトの他の例を概念的に示す図である。
図９を参照して、この基準電圧生成部１０２は、互いに並んで配置された複数のポリシリコン層を有する。これら複数のポリシリコン層は、抵抗Ｒ１，Ｒ２，Ｒ１１，Ｒ１２と、抵抗Ｒ１，Ｒ２，Ｒ１１，Ｒ１２を挟むように配置されたダミー素子ＤＭ１〜ＤＭ６とを構成する。すなわち、基準電圧生成部１０２は、抵抗Ｒ１の近傍に配置されたダミー素子ＤＭ１〜ＤＭ３と、抵抗Ｒ２の近傍に配置されたダミー素子ＤＭ４〜ＤＭ６とを含む。ダミー素子ＤＭ１〜ＤＭ３は、抵抗Ｒ１の左側に抵抗Ｒ１の各ユニット抵抗素子ＵＲと整列して配置されている。ダミー素子ＤＭ４〜ＤＭ６は、抵抗Ｒ２の右側に抵抗Ｒ２の各ユニット抵抗素子ＵＲと整列して配置されている。抵抗Ｒ１１は、抵抗Ｒ１に最も近いダミー素子ＤＭ３によって形成される。抵抗Ｒ１２は、抵抗Ｒ２に最も近いダミー素子ＤＭ６によって形成される。
【００８５】
このように、ダミー素子を用いる構成により、高精度に基準電圧を生成することが可能となる。また、ダミー素子を抵抗Ｒ１１およびＲ１２に流用することで、基準電圧生成部１０２を小面積で実現することができる。
【００８６】
その他の構成および動作は第１の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【００８７】
なお、ダミー素子ＤＭ１〜ＤＭ６は接地ノードＶｓｓに接続されているが、電源ノードＶｄｄに接続されてもよい。
【００８８】
また、基準電圧生成部におけるスイッチおよび抵抗の配置は、図６に示す配置に限定するものではなく、たとえば以下の図１０および図１１に示すようにしてもよい。
【００８９】
図１０は、本発明の第２の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【００９０】
図１０を参照して、この基準電圧生成部は、基準電圧生成部１０２と比べて、スイッチＳＷ２を含まない構成である。このような構成により、スイッチによって発生するノイズを低減することができる。
【００９１】
図１１は、本発明の第２の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【００９２】
図１１を参照して、基準電圧生成回路１１において、抵抗Ｒ１は、電源ノードＶｄｄに接続された第１端と、第２端とを有する。スイッチＳＷ１は、抵抗Ｒ１の第２端に接続された第１端と、基準ノードＲｅｆを介して外部端子ＥＸＴＣに接続された第２端とを有する。スイッチＳＷ２は、基準ノードＲｅｆを介して外部端子ＥＸＴＣに接続された第１端と、第２端とを有する。抵抗Ｒ２は、スイッチＳＷ２の第２端に接続された第１端と、接地ノードＶｓｓに接続された第２端とを有する。
【００９３】
充電加速回路１２において、抵抗Ｒ１１は、電源ノードＶｄｄに接続された第１端と、第２端とを有する。スイッチＳＷ１１は、抵抗Ｒ１１の第２端に接続された第１端と、基準ノードＲｅｆを介して外部端子ＥＸＴＣに接続された第２端とを有する。スイッチＳＷ１２は、基準ノードＲｅｆを介して外部端子ＥＸＴＣに接続された第１端と、第２端とを有する。抵抗Ｒ１２は、スイッチＳＷ１２の第２端に接続された第１端と、接地ノードＶｓｓに接続された第２端とを有する。
【００９４】
このように、各スイッチを基準ノードＲｅｆ側に配置することにより、各スイッチによって発生するノイズを低減することが可能となる。
【００９５】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【００９６】
＜第３の実施の形態＞
本実施の形態は、第２の実施の形態に係る半導体装置と比べて基準電圧生成部の実現方法を変更した半導体装置に関する。以下で説明する内容以外は第２の実施の形態に係る半導体装置と同様である。
【００９７】
図１２は、本発明の第３の実施の形態に係る基準電圧生成部の構成を示す図である。
図１２を参照して、基準電圧生成部１０３は、基準電圧生成回路３１と、充電加速回路１３と、インタフェース回路２１とを含む。基準電圧生成回路３１は、ＰチャネルＭＯＳトランジスタＭ１，Ｍ３と、ＮチャネルＭＯＳトランジスタＭ２，Ｍ４，Ｍ５，Ｍ６とを含む。充電加速回路１３は、ＰチャネルＭＯＳトランジスタＭ１１，Ｍ１３と、ＮチャネルＭＯＳトランジスタＭ１２，Ｍ１４，Ｍ１５，Ｍ１６とを含む。インタフェース回路２１は、ダイオードＤ１，Ｄ２と、抵抗Ｒ２１とを含む。なお、基準電圧生成部１０３がＭＯＳトランジスタを含む構成に限らず、電界効果トランジスタを含む構成であればよい。
【００９８】
本発明の第３の実施の形態に係る半導体装置におけるチップにはパッドＰＤＣが設けられ、このパッドＰＤＣは半導体装置のパッケージに設けられた外部端子ＥＸＴＣにワイヤボンディングを介して接続されている。
【００９９】
基準電圧生成回路３１において、ＰチャネルＭＯＳトランジスタＭ１は、電源ノードＶｄｄに接続されたソースと、ドレインと、パワーダウン信号ＰＤＢを受けるゲートとを有する。ＮチャネルＭＯＳトランジスタＭ２は、ＰチャネルＭＯＳトランジスタＭ１のドレインに接続されたドレインと、接地ノードＶｓｓに接続されたソースと、パワーダウン信号ＰＤＢを受けるゲートとを有する。ＰチャネルＭＯＳトランジスタＭ３は、基準ノードＲｅｆに接続されたソースと、ドレインと、パワーダウン信号ＰＤＢを受けるゲートとを有する。ＮチャネルＭＯＳトランジスタＭ４は、ＰチャネルＭＯＳトランジスタＭ３のドレインに接続されたドレインと、接地ノードＶｓｓに接続されたソースと、パワーダウン信号ＰＤＢを受けるゲートとを有する。ＮチャネルＭＯＳトランジスタＭ５（第１の素子）は、電源ノードＶｄｄに接続されたドレインと、基準ノードＲｅｆに接続されたソースと、ＰチャネルＭＯＳトランジスタＭ１のドレインに接続されたゲートとを有する。ＮチャネルＭＯＳトランジスタＭ６（第２の素子）は、基準ノードＲｅｆに接続されたドレインと、接地ノードＶｓｓに接続されたソースと、ＰチャネルＭＯＳトランジスタＭ３のドレインに接続されたゲートとを有する。
【０１００】
充電加速回路１３において、ＰチャネルＭＯＳトランジスタＭ１１は、電源ノードＶｄｄに接続されたソースと、ドレインと、制御信号ＳＴＵＰ＿Ｐを受けるゲートとを有する。ＮチャネルＭＯＳトランジスタＭ１２は、ＰチャネルＭＯＳトランジスタＭ１１のドレインに接続されたドレインと、接地ノードＶｓｓに接続されたソースと、制御信号ＳＴＵＰ＿Ｐを受けるゲートとを有する。ＰチャネルＭＯＳトランジスタＭ１３は、基準ノードＲｅｆに接続されたソースと、ドレインと、制御信号ＳＴＵＰ＿Ｎを受けるゲートとを有する。ＮチャネルＭＯＳトランジスタＭ１４は、ＰチャネルＭＯＳトランジスタＭ１３のドレインに接続されたドレインと、接地ノードＶｓｓに接続されたソースと、制御信号ＳＴＵＰ＿Ｎを受けるゲートとを有する。ＮチャネルＭＯＳトランジスタＭ１５は、電源ノードＶｄｄに接続されたドレインと、基準ノードＲｅｆに接続されたソースと、ＰチャネルＭＯＳトランジスタＭ１１のドレインに接続されたゲートとを有する。ＮチャネルＭＯＳトランジスタＭ１６は、基準ノードＲｅｆに接続されたドレインと、接地ノードＶｓｓに接続されたソースと、ＰチャネルＭＯＳトランジスタＭ１３のドレインに接続されたゲートとを有する。
【０１０１】
インタフェース回路２１において、ダイオードＤ１は、電源ノードＶｄｄに接続されたカソードと、パッドＰＤＣに接続されたアノードとを有する。ダイオードＤ２は、パッドＰＤＣに接続されたカソードと、接地ノードＶｓｓに接続されたアノードとを有する。抵抗Ｒ２１は、基準ノードＲｅｆに接続された第１端と、パッドＰＤＣに接続された第２端とを有する。
【０１０２】
ＰチャネルＭＯＳトランジスタＭ５およびＮチャネルＭＯＳトランジスタＭ６の各々は、基準ノードＲｅｆが所定レベルに収束した後の通常時において消費電力を低減できるように、十分に大きいオン抵抗値を有する。
【０１０３】
図１３は、基準電圧生成部１０３における各制御信号、基準ノード電位および電流を示す図である。
【０１０４】
図１３において、Ｉ５は、電源ノードＶｄｄから基準ノードＲｅｆへ向かってＮチャネルＭＯＳトランジスタＭ５を通して流れる電流を示し、Ｉ１５は、電源ノードＶｄｄから基準ノードＲｅｆへ向かってＮチャネルＭＯＳトランジスタＭ１５を通して流れる電流を示し、Ｉ６は、基準ノードＲｅｆから接地ノードＶｓｓへ向かってＮチャネルＭＯＳトランジスタＭ６を通して流れる電流を示し、Ｉ１６は、基準ノードＲｅｆから接地ノードＶｓｓへ向かってＮチャネルＭＯＳトランジスタＭ１６を通して流れる電流を示す。
【０１０５】
図１３を参照して、期間Ｔ１にＮチャネルＭＯＳトランジスタＭ１５を通して流れる電流Ｉ１５は、期間Ｔ２においてＮチャネルＭＯＳトランジスタＭ５を通して流れる電流Ｉ５より大きい。また、期間Ｔ１にＮチャネルＭＯＳトランジスタＭ１６を通して流れる電流Ｉ１６は、期間Ｔ２においてＮチャネルＭＯＳトランジスタＭ６を通して流れる電流Ｉ６より大きい。
【０１０６】
電流Ｉ５，Ｉ６は、飽和すると同じ電流値ｉ１になる。また、電流Ｉ１５，Ｉ１６は、飽和すると同じ電流値ｉ０になる。
【０１０７】
充電加速回路１３は、期間Ｔ１において電源ノードＶｄｄとＮチャネルＭＯＳトランジスタＭ１５の制御電極との接続経路を形成し、基準ノードＲｅｆとＮチャネルＭＯＳトランジスタＭ１６の制御電極との接続経路を形成する。すなわち、充電加速回路１３は、期間Ｔ１においてＮチャネルＭＯＳトランジスタＭ１５およびＭ１６を同時に導通させてＮチャネルＭＯＳトランジスタＭ１５を介して電源ノードＶｄｄから基準ノードＲｅｆに電流を流すと共にＮチャネルＭＯＳトランジスタＭ１６を介して基準ノードＲｅｆから接地ノードＶｓｓに電流を流す。また、充電加速回路１３は、期間Ｔ２においてはＮチャネルＭＯＳトランジスタＭ１５およびＭ１６を同時に非導通とする。
【０１０８】
より詳細には、時刻ｔ１においてパワーダウンが解除され、パワーダウン信号ＰＤＢが論理ローレベルに遷移し、制御信号ＳＴＵＰ＿Ｐが論理ローレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ローレベルに遷移する。そうすると、ＮチャネルＭＯＳトランジスタＭ５およびＭ６がそれぞれダイオード接続される。すなわち、ＰチャネルＭＯＳトランジスタＭ１がオンし、ＮチャネルＭＯＳトランジスタＭ２がオフするため、ＮチャネルＭＯＳトランジスタＭ５がオンする。また、ＰチャネルＭＯＳトランジスタＭ３がオンし、ＮチャネルＭＯＳトランジスタＭ４がオフするため、ＮチャネルＭＯＳトランジスタＭ６がオンする。これにより、電源ノードＶｄｄからＮチャネルＭＯＳトランジスタＭ５を介して基準ノードＲｅｆへ電流が流れ、キャパシタＣが充電され、基準ノードＲｅｆの電位が、ＮチャネルＭＯＳトランジスタＭ５のオン抵抗値およびＮチャネルＭＯＳトランジスタＭ６のオン抵抗値の比で決まる電圧値に制御される。
【０１０９】
また、ＮチャネルＭＯＳトランジスタＭ１５およびＭ１６がそれぞれダイオード接続される。すなわち、ＰチャネルＭＯＳトランジスタＭ１１がオンし、ＮチャネルＭＯＳトランジスタＭ１２がオフするため、ＮチャネルＭＯＳトランジスタＭ１５がオンする。また、ＰチャネルＭＯＳトランジスタＭ１３がオンし、ＮチャネルＭＯＳトランジスタＭ１４がオフするため、ＮチャネルＭＯＳトランジスタＭ１６がオンする。これにより、電源ノードＶｄｄからＮチャネルＭＯＳトランジスタＭ１５を介して基準ノードＲｅｆへ電流が流れ、キャパシタＣが充電され、基準ノードＲｅｆの電位が、ＮチャネルＭＯＳトランジスタＭ１５のオン抵抗値およびＮチャネルＭＯＳトランジスタＭ１６のオン抵抗値の比で決まる電圧値に制御される。
【０１１０】
すなわち、時刻ｔ１から時刻ｔ２までの期間Ｔ１において、基準ノードＲｅｆは基準電圧生成回路３１および充電加速回路１３によって所定電圧レベルへ向かって充電される。
【０１１１】
次に、基準ノードＲｅｆの電位が十分に上昇した時刻ｔ２において、制御信号ＳＴＵＰ＿Ｐが論理ハイレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ハイレベルに遷移する。そうすると、ＰチャネルＭＯＳトランジスタＭ１１がオフし、ＮチャネルＭＯＳトランジスタＭ１２がオンするため、ＮチャネルＭＯＳトランジスタＭ１５がオフする。また、ＰチャネルＭＯＳトランジスタＭ１３がオフし、ＮチャネルＭＯＳトランジスタＭ１４がオンするため、ＮチャネルＭＯＳトランジスタＭ１６がオフする。これにより、充電加速回路１３によるキャパシタＣへの電流供給が停止する。このとき、基準ノードＲｅｆの電位は基準電圧生成回路３１によって所定電圧レベルになるように制御されたままであり、基準ノードＲｅｆの電位は時刻ｔ３において所定電圧レベルに収束する。
【０１１２】
次に、時刻ｔ４においてパワーダウンが再び指示され、パワーダウン信号ＰＤＢが論理ハイレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ローレベルに遷移する。そうすると、ＰチャネルＭＯＳトランジスタＭ１がオフし、ＮチャネルＭＯＳトランジスタＭ２がオンするため、ＮチャネルＭＯＳトランジスタＭ５がオフする。また、ＰチャネルＭＯＳトランジスタＭ３がオフし、ＮチャネルＭＯＳトランジスタＭ４がオンするため、ＮチャネルＭＯＳトランジスタＭ６がオフする。これにより、基準電圧生成回路３１による基準ノードＲｅｆの電位制御が停止する。また、ＮチャネルＭＯＳトランジスタＭ１６がダイオード接続される。すなわち、ＰチャネルＭＯＳトランジスタＭ１３がオンし、ＮチャネルＭＯＳトランジスタＭ１４がオフするため、ＮチャネルＭＯＳトランジスタＭ１６がオンする。ＮチャネルＭＯＳトランジスタＭ１５がオフした状態においてＮチャネルＭＯＳトランジスタＭ１６がオンすることにより、キャパシタＣに蓄えられた電荷が外部端子ＥＸＴＣ、パッドＰＤＣ、インタフェース回路２１およびＮチャネルＭＯＳトランジスタＭ１６経由で接地ノードＶｓｓへ放電される。
【０１１３】
次に、キャパシタＣの電荷が十分に放電された時刻ｔ５において、制御信号ＳＴＵＰ＿Ｎが論理ハイレベルに遷移する。そうすると、ＮチャネルＭＯＳトランジスタＭ１６がオフすることにより、充電加速回路１３によるキャパシタＣの放電動作が停止する。
【０１１４】
充電加速回路１３は、基準電圧生成回路３１と同じ回路構成を有し、パワーダウン解除後の一定期間、基準電圧生成回路３１よりも多くの電流を基準ノードＲｅｆへ流す。たとえば、充電加速回路１３が図１０に示すように直列接続された複数のトランジスタを用いて構成される場合には、充電加速回路１３において、基準電圧生成回路３１の抵抗比と略同じ抵抗比を有するように、かつ基準電圧生成回路３１よりも低い抵抗値を有するように回路定数が設定される。
【０１１５】
具体的には、ＮチャネルＭＯＳトランジスタＭ５，Ｍ６，Ｍ１５，Ｍ１６のオン抵抗値をそれぞれＲ５，Ｒ６，Ｒ１５，Ｒ１６とすると、Ｒ５：Ｒ６＝Ｒ１５：Ｒ１６、Ｒ１５＜＜Ｒ５、およびＲ１６＜＜Ｒ６の関係を満たすように、ＮチャネルＭＯＳトランジスタＭ５，Ｍ６，Ｍ１５，Ｍ１６のオン抵抗値が設定される。
【０１１６】
すなわち、（ゲート長／ゲート幅）の値に関し、ＮチャネルＭＯＳトランジスタＭ１５はＮチャネルＭＯＳトランジスタＭ５より小さく、ＮチャネルＭＯＳトランジスタＭ１６はＮチャネルＭＯＳトランジスタＭ６より小さい。また、（ゲート長／ゲート幅）の値に関し、ＮチャネルＭＯＳトランジスタＭ１５に対するＮチャネルＭＯＳトランジスタＭ１６の比は、ＮチャネルＭＯＳトランジスタＭ５に対するＮチャネルＭＯＳトランジスタＭ６の比と略等しい。
【０１１７】
具体的には、ＮチャネルＭＯＳトランジスタＭ５，Ｍ６，Ｍ１５，Ｍ１６のゲート幅をそれぞれＷ５，Ｗ６，Ｗ１５，Ｗ１６とし、ゲート長をそれぞれＬ５，Ｌ６，Ｌ１５，Ｌ１６とすると、Ｌ５／Ｗ５：Ｌ６／Ｗ６＝Ｌ１５／Ｗ１５：Ｌ１６／Ｗ１６、Ｌ１５／Ｗ１５＜＜Ｌ５／Ｗ５、およびＬ１６／Ｗ１６＜＜Ｌ６／Ｗ６の関係を満たすように、ＮチャネルＭＯＳトランジスタＭ５，Ｍ６，Ｍ１５，Ｍ１６のゲート幅およびゲート長が設定される。
【０１１８】
このように、基準電圧生成部１０３では、充電加速回路１３は、基準電圧生成回路３１の抵抗比と略同じ抵抗比を有するため、時刻ｔ２において、充電加速後の基準ノードＲｅｆの電位を、所定レベルすなわち本来期待する電圧値に近い値に精度良く制御することが可能となる。このため、基準ノードＲｅｆの電位を所定レベルに設定するまでの期間Ｔ２を短縮することができる。
【０１１９】
したがって、本発明の第３の実施の形態に係る基準電圧生成部では、基準ノードＲｅｆに接続される外部容量を急速に充電することができ、かつ急速充電直後の基準ノードＲｅｆの電位を所定電圧レベルに近い値に制御することが可能となるため、システムを構築した際の待ち時間を短縮することができる。
【０１２０】
特許文献１の図２におけるＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ３は、一見すると、図１２に示すＮチャネルＭＯＳトランジスタＭ１５およびＭ１６にそれぞれ対応する。しかしながら、特許文献１の図２において、ＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ３がオンするとき、ＮＭＯＳトランジスタＭ２はオフ状態であることから、入力電圧Ｖｄｄの供給ノードからＰＭＯＳトランジスタＭ１およびＮＭＯＳトランジスタＭ２を経由して基準ノードＲｅｆに相当するノードＢへ電流を流す経路は発生しない。
【０１２１】
一方、基準電圧生成部１０３では、キャパシタＣへの充電は、電源ノードＶｄｄからＮチャネルＭＯＳトランジスタＭ１５を通して流れる電流によって行なわれる。図４に示す基準電圧生成部１０１のように、スイッチＳＷ１１および抵抗Ｒ１１の経路のみを有する場合、キャパシタＣを充電しすぎると基準ノードＲｅｆが所定電圧レベルを超えてしまい、充電加速回路１０の非アクティブ後（図５のｔ２以降）に基準電圧発生回路１１が基準ノードＲｅｆを所定電圧レベルに戻すまでに時間を要してしまう。
【０１２２】
これに対して、基準電圧生成部１０３では、電源ノードＶｄｄからＮチャネルＭＯＳトランジスタＭ１５を通して基準ノードＲｅｆへの経路で電流を流すと同時に基準ノードＲｅｆからＮチャネルＭＯＳトランジスタＭ１６を通して接地ノードＶｓｓへの経路で電流を流すことで過充電を抑えることができる。これは、後述する図１４，１６に示す各基準電圧生成部でも同様である。
【０１２３】
また、基準電圧生成部１０３では、ダイオード接続されるトランジスタを用いることにより、パワーダウンを行なうためのスイッチの役割をＮチャネルＭＯＳトランジスタＭ５，Ｍ６，Ｍ１５，Ｍ１６が兼ねることから、基準電圧生成部１０２のようにスイッチを別途設ける必要がなくなる。これにより、スイッチのオン抵抗の誤差を取り除くことができるため、基準ノードＲｅｆの電位を所望のレベルにより近い値に加速充電することが可能になる。
【０１２４】
なお、図１２においてＮチャネルＭＯＳトランジスタＭ１５およびＭ１６はそれぞれ1つのトランジスタで示されている。しかしながら、ＮチャネルＭＯＳトランジスタＭ１５およびＭ１６は、それぞれ並列に接続された複数のトランジスタで構成されてもよい。たとえばＮチャネルＭＯＳトランジスタＭ１５およびＭ１６の各々を、並列接続された複数のトランジスタで構成する場合、上記「Ｌ５／Ｗ５：Ｌ６／Ｗ６＝Ｌ１５／Ｗ１５：Ｌ１６／Ｗ１６、Ｌ１５／Ｗ１５＜＜Ｌ５／Ｗ５、およびＬ１６／Ｗ１６＜＜Ｌ６／Ｗ６」の関係は、実効的なゲート長およびゲート幅で比較することになる。
【０１２５】
たとえば、Ｌ１５／Ｗ１５＝１／２０の場合、ＮチャネルＭＯＳトランジスタＭ１５として５つのトランジスタを並列に接続し、各トランジスタの（ゲート長／ゲート幅）＝１／４とすれば、実効的なＬ１５／Ｗ１５は１／２０となる。
【０１２６】
図１４は、本発明の第３の実施の形態に係る基準電圧生成部の変形例の構成を示す図である。
【０１２７】
図１４を参照して、この基準電圧生成部は、基準電圧生成回路３１におけるＰチャネルＭＯＳトランジスタＭ３およびＮチャネルＭＯＳトランジスタＭ４のゲートがパワーダウン信号ＰＤＢを受けず、接地ノードＶｓｓに接続された構成である。
【０１２８】
ＰチャネルＭＯＳトランジスタＭ３は常時オンし、ＮチャネルＭＯＳトランジスタＭ４は常時オフする。
【０１２９】
これにより、キャパシタＣの放電時、ＰチャネルＭＯＳトランジスタＭ３およびＮチャネルＭＯＳトランジスタＭ４経由で接地ノードＶｓｓへ電流を流すことができるため、キャパシタＣの放電時間を短縮することができる。
【０１３０】
図１５は、図１４に示す基準電圧生成部における各制御信号、基準ノード電位および電流を示す図である。
【０１３１】
図１５を参照して、図１４に示す基準電圧生成部でも、図１３に示すようなパワーダウン信号および制御信号を採用してもよいが、前述のようにＰチャネルＭＯＳトランジスタＭ３およびＮチャネルＭＯＳトランジスタＭ４経由で接地ノードＶｓｓへ電流を流すことができるため、時刻ｔ４において制御信号ＳＴＵＰ＿Ｎを論理ハイレベルに遷移する必要がなくなる。これにより、ロジックコントローラ４の制御の簡易化を図ることができる。
【０１３２】
また、時刻ｔ４以降は、電流駆動能力の小さいＮチャネルＭＯＳトランジスタＭ６がキャパシタＣを放電するための電流Ｉ６を流すため、基準ノードＲｅｆの波形は図１３と比べてなだらかになる、すなわち基準ノードＲｅｆの電位低下は図１３と比べて緩やかになる。
【０１３３】
その他の構成および動作は第２の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【０１３４】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１３５】
＜第４の実施の形態＞
本実施の形態は、第３の実施の形態に係る半導体装置と比べて基準電圧生成部の構成を変更した半導体装置に関する。以下で説明する内容以外は第３の実施の形態に係る半導体装置と同様である。
【０１３６】
図１６は、本発明の第４の実施の形態に係る基準電圧生成部の構成を示す図である。
図１６を参照して、基準電圧生成部１０４は、基準電圧生成回路３２と、充電加速回路１４と、インタフェース回路２１，２２とを含む。基準電圧生成回路３２は、ＰチャネルＭＯＳトランジスタＭ２１と、抵抗Ｒ２４（第１の素子）と、抵抗Ｒ２５（第２の素子）とを含む。充電加速回路１４は、充電加速回路１３と比べて、さらに、ＮチャネルＭＯＳトランジスタ１５のソースと基準ノードＲｅｆとの間に接続された抵抗Ｒ２６を含む。
【０１３７】
本発明の第４の実施の形態に係る半導体装置におけるチップにはパッドＰＤＣ１，ＰＤＣ２が設けられ、パッドＰＤＣ１，ＰＤＣ２は、半導体装置のパッケージに設けられた外部端子ＥＸＴＣ１１，ＥＸＴＣ１２にワイヤボンディングを介してそれぞれ接続されている。キャパシタＣは、外部端子ＥＸＴＣ１１，ＥＸＴＣ１２に接続された第１端と、接地ノードＶｓｓに接続された第２端とを有する。
【０１３８】
基準電圧生成回路３２において、ＰチャネルＭＯＳトランジスタＭ２１は、電源ノードＶｄｄに接続されたソースと、ドレインと、パワーダウン信号ＰＤＢを受けるゲートとを有する。抵抗Ｒ２４は、ＰチャネルＭＯＳトランジスタＭ２１のドレインに接続された第１端と、基準ノードＲｅｆに接続された第２端とを有する。抵抗Ｒ２５は、基準ノードＲｅｆに接続された第１端と、接地ノードＶｓｓに接続された第２端とを有する。
【０１３９】
インタフェース回路２１において、ダイオードＤ１は、電源ノードＶｄｄに接続されたカソードと、パッドＰＤＣ１に接続されたアノードとを有する。ダイオードＤ２は、パッドＰＤＣ１に接続されたカソードと、接地ノードＶｓｓに接続されたアノードとを有する。抵抗Ｒ２１は、基準ノードＲｅｆに接続された第１端と、パッドＰＤＣ１に接続された第２端とを有する。
【０１４０】
インタフェース回路２２において、ダイオードＤ３は、電源ノードＶｄｄに接続されたカソードと、パッドＰＤＣ２に接続されたアノードとを有する。ダイオードＤ４は、パッドＰＤＣ２に接続されたカソードと、接地ノードＶｓｓに接続されたアノードとを有する。抵抗Ｒ２２は、第１端と、パッドＰＤＣ２に接続された第２端とを有する。抵抗Ｒ２２の第１端における電圧が基準電圧Ｖｒｅｆとなる。
【０１４１】
抵抗Ｒ２４および抵抗Ｒ２５の各々は、基準ノードＲｅｆが所定レベルに収束した後の通常時において消費電力を低減できるように、十分に大きい抵抗値を有する。また、抵抗Ｒ２４および抵抗Ｒ２５は、ＮチャネルＭＯＳトランジスタＭ１５およびＭ１６のオン抵抗値よりも大きい抵抗値を有する。抵抗Ｒ２４および抵抗Ｒ２５は、たとえば略同じ抵抗値を有する。抵抗Ｒ２６はＰチャネルＭＯＳトランジスタＭ２１のオン抵抗の影響を補正するために設けられ、抵抗Ｒ２４および抵抗Ｒ２５よりもかなり小さい抵抗値を有する。なお、必要に応じて抵抗Ｒ２６を削除し、ＮチャネルＭＯＳトランジスタＭ１５を基準ノードＲｅｆに直接接続してもよい。
【０１４２】
基準電圧生成部１０４における各制御信号および基準ノード電位は図１３に示すものと同様である。基準電圧生成部１０４の動作について、図１３を参照しながら基準電圧生成部１０３と異なる点についてのみ説明する。
【０１４３】
図１３を参照して、時刻ｔ１においてパワーダウンが解除され、パワーダウン信号ＰＤＢが論理ローレベルに遷移し、制御信号ＳＴＵＰ＿Ｐが論理ローレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ローレベルに遷移する。そうすると、ＰチャネルＭＯＳトランジスタＭ２１がオンすることにより、電源ノードＶｄｄからＰチャネルＭＯＳトランジスタＭ２１および抵抗Ｒ２４を介して基準ノードＲｅｆへ電流が流れ、キャパシタＣが充電され、基準ノードＲｅｆの電位が、抵抗Ｒ２４の抵抗値および抵抗Ｒ２５の抵抗値の比で決まる電圧値に制御される。
【０１４４】
次に、時刻ｔ４においてパワーダウンが再び指示され、パワーダウン信号ＰＤが論理ローレベルに遷移し、パワーダウン信号ＰＤＢが論理ハイレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ローレベルに遷移する。そうすると、ＰチャネルＭＯＳトランジスタＭ２１がオフすることにより、基準電圧生成回路３２による基準ノードＲｅｆの電位制御が停止する。
【０１４５】
その他の構成および動作は第３の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【０１４６】
抵抗分割によってちょうどＶｄｄ／２の電位を基準電圧Ｖｒｅｆとして生成するような場合には、基準電圧生成部１０４のような構成を採用することも可能である。
【０１４７】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１４８】
＜第５の実施の形態＞
本実施の形態は、第２の実施の形態に係る半導体装置と比べて充電加速回路の構成を変更した半導体装置に関する。以下で説明する内容以外は第２の実施の形態に係る半導体装置と同様である。
【０１４９】
基準電圧生成部１０２では、抵抗素子のばらつきによる影響はある程度許容されるものの、各スイッチのオン抵抗を合わせこむことが困難であるため、基準電圧Ｖｒｅｆの値を正確に設定することが困難な場合がある。
【０１５０】
本発明の第５の実施の形態に係る基準電圧生成部１０５では、上記のような基準電圧生成部１０２の問題点を解決する。
【０１５１】
本発明の第５の実施の形態において、基準電圧生成部１０２と同一または相当部分には基準電圧生成部１０２と同一符号を付してその説明は繰り返さない。すなわち、以下で説明する内容以外は基準電圧生成部１０２と同様である。
【０１５２】
図１７は、本発明の第５の実施の形態に係る基準電圧生成部の構成を示す図である。
図１７を参照して、基準電圧生成部１０５は、基準電圧生成部１０２と比べて、充電加速回路１２の代わりに充電加速回路１５を備える。充電加速回路１５は、レプリカ回路Ｋ１〜Ｋｎを含む。レプリカ回路Ｋ１〜Ｋｎの各々は、基準電圧生成回路１１と同一の回路構成および同一の回路定数を有し、互いに並列接続されている。レプリカ回路Ｋ１〜Ｋｎは、電源ノードＶｄｄと接地ノードＶｓｓとの間に接続されている。
【０１５３】
図１８は、基準電圧生成部１０５における各制御信号および基準ノード電位を示す図である。
【０１５４】
図１８を参照して、時刻ｔ１においてパワーダウンが解除され、パワーダウン信号ＰＤが論理ハイレベルに遷移し、パワーダウン信号ＰＤＢが論理ローレベルに遷移し、制御信号ＳＴＵＰ＿Ｐが論理ローレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ハイレベルに遷移する。そうすると、スイッチＳＷ１およびＳＷ２がオンすることにより、電源ノードＶｄｄから抵抗Ｒ１を介して基準ノードＲｅｆへ電流が流れ、キャパシタＣが充電され、基準ノードＲｅｆの電位が、抵抗Ｒ１の抵抗値および抵抗Ｒ２の抵抗値の比で決まる電圧値に制御される。また、レプリカ回路Ｋ１〜Ｋｎの各々におけるスイッチＳＷ１１およびＳＷ１２がオンすることにより、電源ノードＶｄｄからレプリカ回路Ｋ１〜Ｋｎの各々における抵抗Ｒ１１を介して基準ノードＲｅｆへ電流が流れ、キャパシタＣが充電され、基準ノードＲｅｆの電位が、抵抗Ｒ１１の抵抗値および抵抗Ｒ１２の抵抗値の比で決まる電圧値に制御される。すなわち、時刻ｔ１から時刻ｔ２までの期間Ｔ１において、基準ノードＲｅｆは基準電圧生成回路１１および充電加速回路１５によって所定電圧レベルへ向かって充電される。
【０１５５】
次に、基準ノードＲｅｆの電位が十分に上昇した時刻ｔ２において、制御信号ＳＴＵＰ＿Ｐが論理ハイレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ローレベルに遷移する。そうすると、レプリカ回路Ｋ１〜Ｋｎの各々におけるスイッチＳＷ１１およびＳＷ１２がオフすることにより、充電加速回路１５によるキャパシタＣへの電流供給が停止する。このとき、基準ノードＲｅｆの電位は基準電圧生成回路１１によって所定電圧レベルになるように制御されたままであり、基準ノードＲｅｆの電位は時刻ｔ３において所定電圧レベルに収束する。
【０１５６】
次に、時刻ｔ４においてパワーダウンが再び指示され、パワーダウン信号ＰＤが論理ローレベルに遷移し、パワーダウン信号ＰＤＢが論理ハイレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ハイレベルに遷移する。そうすると、スイッチＳＷ１およびＳＷ２がオフすることにより、基準電圧生成回路１１による基準ノードＲｅｆの電位制御が停止する。また、レプリカ回路Ｋ１〜Ｋｎの各々におけるスイッチＳＷ１１がオフした状態においてスイッチＳＷ１２がオンすることにより、キャパシタＣに蓄えられた電荷が外部端子ＥＸＴＣ、レプリカ回路Ｋ１〜Ｋｎの各々における抵抗Ｒ１２およびスイッチＳＷ１２経由で接地ノードＶｓｓへ放電される。
【０１５７】
次に、キャパシタＣの電荷が十分に放電された時刻ｔ５において、制御信号ＳＴＵＰ＿Ｎが論理ローレベルに遷移する。そうすると、レプリカ回路Ｋ１〜Ｋｎの各々におけるスイッチＳＷ１２がオフすることにより、充電加速回路１５によるキャパシタＣの放電動作が停止する。
【０１５８】
図１９は、基準電圧生成部１０５のレイアウトを概念的に示す図である。
図１９を参照して、抵抗Ｒ１は、紙面横方向に配列された複数のユニット抵抗素子ＵＲを含み、各ユニット抵抗素子ＵＲは配線ＬＮを介して接続されている。同様に、抵抗Ｒ２は、紙面横方向に配列された複数のユニット抵抗素子ＵＲを含み、各ユニット抵抗素子ＵＲは配線ＬＮを介して接続されている。抵抗Ｒ１およびＲ２の各ユニット抵抗素子ＵＲは紙面横方向に整列して配置されている。
【０１５９】
レプリカ回路Ｋ１〜Ｋｎの各々において、抵抗Ｒ１およびＲ２と同一形状の、紙面横方向に配列された複数のユニット抵抗素子ＵＲが、抵抗Ｒ１１およびＲ１２として配置されている。これにより、ユニット抵抗素子のミスマッチによる電位のずれを緩和でき、キャパシタＣの充放電時間を加速することができる。
【０１６０】
基準電圧生成回路１１およびレプリカ回路Ｋ１〜Ｋｎは、基準ノードＲｅｆに対応する配線ＬＮ、電源ノードＶｄｄに対応する配線ＬＮ、および接地ノードＶｓｓに対応する配線ＬＮを介して互いに接続され、紙面縦方向に整列して配置されている。
【０１６１】
スイッチＳＷ１およびＳＷ１１は、たとえばゲート電極Ｇを有するトランジスタによって構成され、抵抗Ｒ１およびＲ１１の近傍にそれぞれ配置されている。スイッチＳＷ２およびＳＷ１２は、たとえばゲート電極Ｇを有するトランジスタによって構成され、抵抗Ｒ２およびＲ１２の近傍にそれぞれ配置されている。
【０１６２】
基準電圧生成回路１１において、抵抗Ｒ１およびスイッチＳＷ１と、抵抗Ｒ２およびスイッチＳＷ２とは、基準ノードＲｅｆに対応する配線ＬＮに対してそれぞれ線対称に配置されている。また、レプリカ回路Ｋ１〜Ｋｎの各々において、抵抗Ｒ１１およびスイッチＳＷ１１と、抵抗Ｒ１２およびスイッチＳＷ１２とは、基準ノードＲｅｆに対応する配線ＬＮに対してそれぞれ線対称に配置されている。
【０１６３】
その他の構成および動作は第２の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【０１６４】
本発明の第５の実施の形態に係る基準電圧生成部では、レプリカ回路Ｋ１〜Ｋｎを充電加速回路１５として用いることにより、充電加速直後の基準ノードＲｅｆの電位をプロセスおよび温度等の条件に依存することなく所望の電位に設定することができる。すなわち、基準電圧生成部１０２と比べて、充電加速直後の基準ノードＲｅｆの電位をさらに高精度に制御することができ、システムを構築した際の待ち時間を短縮することができる。また、放電経路が増加することで、放電時間をさらに短縮することができる。
【０１６５】
次に、本発明の他の実施の形態について図面を用いて説明する。なお、図中同一または相当部分には同一符号を付してその説明は繰り返さない。
【０１６６】
＜第６の実施の形態＞
本実施の形態は、第３の実施の形態に係る半導体装置と比べて充電加速回路の構成を変更した半導体装置に関する。以下で説明する内容以外は第３の実施の形態に係る半導体装置と同様である。
【０１６７】
基準電圧生成部１０３および１０４では、標準プロセス条件におけるオン抵抗の合わせこみは可能であるが、プロセスバラツキなどによる誤差が生じる場合がある。すなわち、基準電圧生成回路１１による基準ノードＲｅｆの設定電位と、充電加速回路１０による基準ノードＲｅｆの設定電位とを正確に一致させることが困難な場合がある。
【０１６８】
本発明の第６の実施の形態に係る基準電圧生成部１０５では、上記のような基準電圧生成部１０３および１０４の問題点を解決する。
【０１６９】
本発明の第６の実施の形態において、基準電圧生成部１０３と同一または相当部分には基準電圧生成部１０３と同一符号を付してその説明は繰り返さない。すなわち、以下で説明する内容以外は基準電圧生成部１０３と同様である。
【０１７０】
図２０は、本発明の第６の実施の形態に係る基準電圧生成部の構成を示す図である。
図２０を参照して、基準電圧生成部１０６は、基準電圧生成部１０３と比べて、充電加速回路１３の代わりに充電加速回路１６を備える。充電加速回路１６は、レプリカ回路Ｋ１〜Ｋｎを含む。レプリカ回路Ｋ１〜Ｋｎの各々は、基準電圧生成回路３１と同一の回路構成および同一の回路定数を有し、互いに並列接続されている。レプリカ回路Ｋ１〜Ｋｎは、電源ノードＶｄｄと接地ノードＶｓｓとの間に接続されている。
【０１７１】
基準電圧生成部１０６における各制御信号および基準ノード電位は図１３に示すものと同様である。基準電圧生成部１０６の動作について、図１３を参照しながら説明する。
【０１７２】
図１３を参照して、時刻ｔ１においてパワーダウンが解除され、パワーダウン信号ＰＤＢが論理ローレベルに遷移し、制御信号ＳＴＵＰ＿Ｐが論理ローレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ローレベルに遷移する。そうすると、ＮチャネルＭＯＳトランジスタＭ５およびＭ６がそれぞれダイオード接続される。すなわち、ＰチャネルＭＯＳトランジスタＭ１がオンし、ＮチャネルＭＯＳトランジスタＭ２がオフするため、ＮチャネルＭＯＳトランジスタＭ５がオンする。また、ＰチャネルＭＯＳトランジスタＭ３がオンし、ＮチャネルＭＯＳトランジスタＭ４がオフするため、ＮチャネルＭＯＳトランジスタＭ６がオンする。これにより、電源ノードＶｄｄからＮチャネルＭＯＳトランジスタＭ５を介して基準ノードＲｅｆへ電流が流れ、キャパシタＣが充電され、基準ノードＲｅｆの電位が、ＮチャネルＭＯＳトランジスタＭ５のオン抵抗値およびＮチャネルＭＯＳトランジスタＭ６のオン抵抗値の比で決まる電圧値に制御される。
【０１７３】
また、レプリカ回路Ｋ１〜Ｋｎの各々におけるＮチャネルＭＯＳトランジスタＭ１５およびＭ１６がそれぞれダイオード接続される。すなわち、ＰチャネルＭＯＳトランジスタＭ１１がオンし、ＮチャネルＭＯＳトランジスタＭ１２がオフするため、ＮチャネルＭＯＳトランジスタＭ１５がオンする。また、ＰチャネルＭＯＳトランジスタＭ１３がオンし、ＮチャネルＭＯＳトランジスタＭ１４がオフするため、ＮチャネルＭＯＳトランジスタＭ１６がオンする。これにより、電源ノードＶｄｄからレプリカ回路Ｋ１〜Ｋｎの各々におけるＮチャネルＭＯＳトランジスタＭ１５を介して基準ノードＲｅｆへ電流が流れ、キャパシタＣが充電され、基準ノードＲｅｆの電位が、ＮチャネルＭＯＳトランジスタＭ１５のオン抵抗値およびＮチャネルＭＯＳトランジスタＭ１６のオン抵抗値の比で決まる電圧値に制御される。
【０１７４】
すなわち、時刻ｔ１から時刻ｔ２までの期間Ｔ１において、基準ノードＲｅｆは基準電圧生成回路１１および充電加速回路１６によって所定電圧レベルへ向かって充電される。
【０１７５】
次に、基準ノードＲｅｆの電位が十分に上昇した時刻ｔ２において、制御信号ＳＴＵＰ＿Ｐが論理ハイレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ハイレベルに遷移する。そうすると、レプリカ回路Ｋ１〜Ｋｎの各々において、ＰチャネルＭＯＳトランジスタＭ１１がオフし、ＮチャネルＭＯＳトランジスタＭ１２がオンするため、ＮチャネルＭＯＳトランジスタＭ１５がオフする。また、レプリカ回路Ｋ１〜Ｋｎの各々において、ＰチャネルＭＯＳトランジスタＭ１３がオフし、ＮチャネルＭＯＳトランジスタＭ１４がオンするため、ＮチャネルＭＯＳトランジスタＭ１６がオフする。これにより、充電加速回路１６によるキャパシタＣへの電流供給が停止する。このとき、基準ノードＲｅｆの電位は基準電圧生成回路３１によって所定電圧レベルになるように制御されたままであり、基準ノードＲｅｆの電位は時刻ｔ３において所定電圧レベルに収束する。
【０１７６】
次に、時刻ｔ４においてパワーダウンが再び指示され、パワーダウン信号ＰＤＢが論理ハイレベルに遷移し、制御信号ＳＴＵＰ＿Ｎが論理ローレベルに遷移する。そうすると、ＰチャネルＭＯＳトランジスタＭ１がオフし、ＮチャネルＭＯＳトランジスタＭ２がオンするため、ＮチャネルＭＯＳトランジスタＭ５がオフする。また、ＰチャネルＭＯＳトランジスタＭ３がオフし、ＮチャネルＭＯＳトランジスタＭ４がオンするため、ＮチャネルＭＯＳトランジスタＭ６がオフする。これにより、基準電圧生成回路３１による基準ノードＲｅｆの電位制御が停止する。また、レプリカ回路Ｋ１〜Ｋｎの各々におけるＮチャネルＭＯＳトランジスタＭ１６がダイオード接続される。すなわち、ＰチャネルＭＯＳトランジスタＭ１３がオンし、ＮチャネルＭＯＳトランジスタＭ１４がオフするため、ＮチャネルＭＯＳトランジスタＭ１６がオンする。ＮチャネルＭＯＳトランジスタＭ１５がオフした状態においてＮチャネルＭＯＳトランジスタＭ１６がオンすることにより、キャパシタＣに蓄えられた電荷が外部端子ＥＸＴＣ、パッドＰＤＣ、インタフェース回路２１およびレプリカ回路Ｋ１〜Ｋｎの各々におけるＮチャネルＭＯＳトランジスタＭ１６経由で接地ノードＶｓｓへ放電される。
【０１７７】
次に、キャパシタＣの電荷が十分に放電された時刻ｔ５において、制御信号ＳＴＵＰ＿Ｎが論理ハイレベルに遷移する。そうすると、レプリカ回路Ｋ１〜Ｋｎの各々におけるＮチャネルＭＯＳトランジスタＭ１６がオフすることにより、充電加速回路１６によるキャパシタＣの放電動作が停止する。
【０１７８】
その他の構成および動作は第３の実施の形態に係る半導体装置と同様であるため、ここでは詳細な説明を繰り返さない。
【０１７９】
本発明の第６の実施の形態に係る基準電圧生成部では、レプリカ回路Ｋ１〜Ｋｎを充電加速回路１６として用いることにより、充電加速直後の基準ノードＲｅｆの電位をプロセスおよび温度等の条件に依存することなく所望の電位に設定することができる。すなわち、基準電圧生成部１０３と比べて、充電加速直後の基準ノードＲｅｆの電位をさらに高精度に制御することができ、システムを構築した際の待ち時間を短縮することができる。また、放電経路が増加することで、放電時間をさらに短縮することができる。
【０１８０】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【０１８１】
１  Ａ／Ｄ変換器、２  信号処理部、３  Ｄ／Ａ変換器、４  ロジックコントローラ、１０，１２，１４，１５，１６  充電加速回路、１１，３２  基準電圧生成回路、２１，２２  インタフェース回路、３１  基準電圧生成回路、１００，１０１Ａ，１０１Ｂ，１０２，１０３，１０４，１０５，１０６  基準電圧生成部、２０１  半導体装置、ＥＸＴＩＮ，ＥＸＴＯＵＴ，ＥＸＴＣ，ＥＸＴＣ１，ＥＸＴＣ２，ＥＸＴＣ１１，ＥＸＴＣ１２  外部端子、Ｒ１，Ｒ２，Ｒ１１，Ｒ１２，Ｒ２１，Ｒ２４，Ｒ２５，Ｒ２６  抵抗、ＳＷ１，ＳＷ２，ＳＷ１１，ＳＷ１２  スイッチ、ＵＲ  ユニット抵抗素子、ＬＮ  配線、ＤＭ１〜ＤＭ６  ダミー素子、Ｍ１，Ｍ３，Ｍ１１，Ｍ１３，Ｍ２１  ＰチャネルＭＯＳトランジスタ、Ｍ２，Ｍ４，Ｍ５，Ｍ６，Ｍ１２，Ｍ１４，Ｍ１５，Ｍ１６  ＮチャネルＭＯＳトランジスタ、Ｄ１〜Ｄ４  ダイオード、ＰＤＣ，ＰＤＣ１，ＰＤＣ２  パッド、Ｋ１〜Ｋｎ  レプリカ回路。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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