(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
前記半導体基板の主表面の表層部に互いに離間して形成され、前記第１導電型とは逆の第２導電型不純物が拡散された領域であるソース及びドレインと、
前記半導体基板の前記ソースと前記ドレインとの間のチャネル形成領域上に絶縁膜を介して配置されたゲート電極として、浮遊ゲート電極と、少なくとも一部が前記浮遊ゲート電極と容量結合された制御ゲート電極とを備え、
アバランシェ降伏により、前記チャネル形成領域のドレイン近傍端部に生じるホットキャリアによって消去を行う電気的に書き換え可能な不揮発性半導体記憶装置であって、
前記チャネル形成領域のうち、書き込み時において前記チャネル形成領域における電界強度が最大となる電界集中部のソース側端部から前記ドレインまでの第１のチャネル形成領域を含む第１のトランジスタと、前記第１のチャネル形成領域と隣接し、前記ソースまでの領域である第２のチャネル形成領域を含む第２のトランジスタを有し、
前記制御ゲート電極は、前記第１のトランジスタに含まれ、前記浮遊ゲート電極と積層されて容量結合された積層部位と、前記第２のトランジスタに含まれ、前記チャネル形成領域上に前記浮遊ゲート電極との間に所定の隙間を有して並んで配置された並設部位を有し、
前記第１のチャネル形成領域及び前記第２のチャネル形成領域は、ともに第１導電型とされるとともに、前記第２のチャネル形成領域の不純物濃度が、前記第１のチャネル形成領域の不純物濃度よりも高くされ、前記浮遊ゲート電極が中性状態において、前記第２のトランジスタにおける閾値電圧の絶対値が、前記第１のトランジスタにおける閾値電圧の絶対値よりも大きくされ、
前記電界集中部の位置が、前記ドレイン近傍端部とは異なり、前記第１のチャネル形成領域における前記ドレイン近傍端部とは反対側のソース近傍端部とされており、前記第１のチャネル形成領域のソース近傍端部が、前記隙間に対応する範囲内とされていることを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記電界集中部と前記ドレイン近傍端部との間隔が０．０６μｍ以上とされていることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記第２のチャネル形成領域上において、前記半導体基板の主表面と前記浮遊ゲート電極との間に介在される前記絶縁膜の厚さが、前記第１のチャネル形成領域上において、前記半導体基板の主表面と前記浮遊ゲート電極との間に介在される前記絶縁膜の厚さよりも厚いことを特徴とする請求項１又は請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
前記浮遊ゲート電極は、前記第１のチャネル形成領域上に設けられ、前記半導体基板の主表面との間に介在された前記絶縁膜と接する第１の浮遊ゲート電極部と、前記第２のチャネル形成領域上に設けられ、前記半導体基板の主表面との間に介在された前記絶縁膜と接するとともに前記第１の浮遊ゲート電極部と接する第２の浮遊ゲート電極部を有し、
前記第１の浮遊ゲート電極部と前記第２の浮遊ゲート電極部は、互いに異なる仕事関数の材料を用いて形成されていることを特徴とする請求項１〜３いずれか１項に記載の不揮発性半導体記憶装置。
【請求項５】
前記第２導電型はＮ導電型であり、
前記第２の浮遊ゲート電極部は、前記第１の浮遊ゲート電極部の構成材料よりも仕事関数の大きい材料を用いて形成されていることを特徴とする請求項４に記載の不揮発性半導体記憶装置。
【請求項６】
前記半導体基板は、その主表面に、前記主表面の裏面からの高さが前記第１のトランジスタよりも前記第２のトランジスタのほうが高くされた段差を有しており、
前記段差は、前記制御ゲート電極に所定電圧を印加することにより、前記第２のチャネル形成領域に形成される反転層の厚さよりも大きいことを特徴とする請求項１〜５いずれか１項に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置及びそのデータ書き換え方法に関するものである。
【背景技術】
【０００２】
近年、浮遊ゲート電極と制御ゲート電極を有する不揮発性半導体記憶装置において、低電圧でのデータ消去が可能な点から、ドレインと半導体基板との間にアバランシェ降伏を生じさせて、これに伴うホットキャリアを浮遊ゲート電極に注入することにより、データの消去を行うホットホール方式が注目されている（例えば特許文献１参照）。
【特許文献１】特開昭５６−１２９３７４号公報
【発明の開示】
【発明が解決しようとする課題】
【０００３】
本発明者は、浮遊ゲート電極と制御ゲート電極が積層された所謂スタックトゲート構造の不揮発性半導体記憶装置において、ソースからドレインに向う電子のうち、高エネルギー状態にある電子（ホットエレクトロン）をドレイン近傍で浮遊ゲート電極に注入して、データの書き込み状態とするホットエレクトロンによるデータ書き込みと、上記したアバランシェ降伏に伴うホットホールによるデータ消去の、書き換え回数による閾値電圧Ｖｔの変化について確認を行った。なお、各書き換え回数においてデータ数はｎ＝５とし、書き換え温度は２５℃とした。その結果、書き換え回数が増えるほど、書き込み後（電子注入後）の閾値電圧Ｖｔが低くなることが明らかとなった。すなわち、書き換え可能回数が少ないことが懸念される。
【０００４】
本発明は上記問題点に鑑み、書き換え回数の増加に伴う書き込み後の閾値電圧の低下を抑制することのできる不揮発性半導体記憶装置及びそのデータ書き換え方法を提供することを目的とする。
【課題を解決するための手段】
【０００５】
本発明者は、書き換え回数の増加に伴う書き込み後の閾値電圧Ｖｔ低下の主要因が、データ消去時のアバランシェ降伏によって絶縁膜にトラップが生じ、このトラップに捕獲される電子量が、書き換え回数の増加に伴って増加することにあることを見出した。以下の発明は、この知見に基づくものである。
【０００６】
上記目的を達成する為に請求項１に記載の不揮発性半導体記憶装置は、第１導電型の半導体基板と、半導体基板の主表面の表層部に互いに離間して形成され、第１導電型とは逆の第２導電型不純物が拡散された領域であるソース及びドレインと、半導体基板のソースとドレインとの間のチャネル形成領域上に絶縁膜を介して配置されたゲート電極として、浮遊ゲート電極と、少なくとも一部が浮遊ゲート電極と容量結合された制御ゲート電極とを備え、アバランシェ降伏により、チャネル形成領域のドレイン近傍端部に生じるホットキャリアによって消去を行う電気的に書き換え可能な不揮発性半導体記憶装置であって、チャネル形成領域のうち、書き込み時においてチャネル形成領域における電界強度が最大となる電界集中部のソース側端部からドレインまでの第１のチャネル形成領域を含む第１のトランジスタと、第１のチャネル形成領域と隣接し、ソースまでの領域である第２のチャネル形成領域を含む第２のトランジスタを有し、制御ゲート電極は、第１のトランジスタに含まれ、浮遊ゲート電極と積層されて容量結合された積層部位と、第２のトランジスタに含まれ、チャネル形成領域上に浮遊ゲート電極との間に所定の隙間を有して並んで配置された並設部位を有し、第１のチャネル形成領域及び第２のチャネル形成領域は、ともに第１導電型とされるとともに、第２のチャネル形成領域の不純物濃度が、第１のチャネル形成領域の不純物濃度よりも高くされ、浮遊ゲート電極が中性状態において、第２のトランジスタにおける閾値電圧の絶対値が、第１のトランジスタにおける閾値電圧の絶対値よりも大きくされ、電界集中部の位置が、ドレイン近傍端部とは異なり、第１のチャネル形成領域におけるドレイン近傍端部とは反対側のソース近傍端部とされており、第１のチャネル形成領域のソース近傍端部が、隙間に対応する範囲内とされていることを特徴とする。
【０００７】
本発明によれば、書き込み時において、第１のチャネル形成領域におけるソース近傍端部の電界集中部で、ソースからドレインに向う電子を高エネルギー状態とすることができる。すなわち、チャネル形成領域のうち、主として電界集中部において、高エネルギー状態にある電子を浮遊ゲート電極に注入することができる。このように、書き込み時における電子注入位置と消去時におけるホットキャリア注入位置が異なるので、書き込み時に絶縁膜のトラップに捕獲される電子量を低減することができる。そして、書き換え回数の増加に伴う書き込み後の閾値電圧の低下を抑制することができる。
【０００８】
なお、チャネル形成領域のドレイン近傍端部とは、消去時にホットキャリアが生じるドレイン端部から所定範囲であり、換言すればアバランシェ降伏によって絶縁膜にトラップが生じる範囲である。また、ソース近傍端部は、ソース側においてドレイン近傍端部と同一幅の範囲である。
【００１０】
また、チャネル形成領域のうち、電界集中部のソース側端部からドレインまでの第１のチャネル形成領域を含む第１のトランジスタと、第１のチャネル形成領域と隣接する第２のチャネル形成領域を含む第２のトランジスタを有し、浮遊ゲート電極が中性状態において、第２のトランジスタの閾値電圧の絶対値が、第１のトランジスタの閾値電圧の絶対値よりも大きくされた構成となっている。
【００１１】
このような構成とすると、ともに第１導電型である第１のチャネル形成領域と第２のチャネル形成領域のうち、第２のチャネル形成領域が第１のチャネル形成領域よりも第２導電型に反転しにくくなる。したがって、電界集中部（ピンチオフ点）を、第１のチャネル形成領域のソース側端部付近（第２のチャネル形成領域側端部付近）とすることができる。
【００１２】
また、制御ゲート電極が、浮遊ゲート電極と積層されて容量結合された積層部位と、チャネル形成領域上に浮遊ゲート電極との間に所定の隙間を有して並んで配置された並設部位を有し、電界集中部の位置が第１のチャネル形成領域のソース近傍端部とされており、第１のチャネル形成領域のソース近傍端部が、隙間に対応する範囲内とされている。
【００１３】
このように、浮遊ゲート電極がチャネル形成領域のうちのドレイン側に偏って配置された所謂スプリットゲート構造の不揮発性半導体記憶装置において、書き込み時における電子注入位置を、消去時におけるホットキャリア注入位置と異なる位置とすることができる。
【００１４】
また、制御ゲート電極の積層部位が第１のトランジスタに含まれている。このような構成とすると、制御ゲート電極の並設部と浮遊ゲート電極との間の隙間がチャネル形成時の抵抗成分となるため、これによって、第１のチャネル形成領域のソース近傍端部を電界集中部としやすくすることができる。
【００１５】
また、第１のチャネル形成領域との境界からソースまでの領域を第２のチャネル形成領域とし、並設部位が第２のトランジスタに含まれている。このような構成とすると、構成を簡素化することができる。
【００１８】
また、第２のチャネル形成領域の不純物濃度が、第１のチャネル形成領域の不純物濃度よりも高くされている。不純物濃度が高いほど導電型が逆（反対の）導電型に反転しにくいため、このような構成とすると、ともに第１導電型である第１のチャネル形成領域と第２のチャネル形成領域のうち、第２のチャネル形成領域が第１のチャネル形成領域よりも第２導電型に反転しにくくなる。したがって、浮遊ゲート電極が中性状態において、第２のトランジスタの閾値電圧の絶対値を第１のトランジスタの閾値電圧の絶対値よりも大きくすることができる。
【００１９】
請求項２に記載のように、電界集中部とドレイン近傍端部との間隔を０．０６μｍ以上とすると良い。このような構成とすると、書き換え回数の増加に伴う書き込み後の閾値電圧の低下をより効果的に抑制することができる。
【００２０】
請求項１又は請求項２に記載の発明においては、請求項３に記載のように、第２のチャネル形成領域上において、半導体基板の主表面と浮遊ゲート電極との間に介在される絶縁膜の厚さが、第１のチャネル形成領域上において、半導体基板の主表面と浮遊ゲート電極との間に介在される絶縁膜の厚さよりも厚くされた構成としても良い。
【００２１】
絶縁膜が厚いほど一定の制御ゲート電圧に対して電界が減少するので、このような構成とすると、ともに第１導電型である第１のチャネル形成領域と第２のチャネル形成領域のうち、第２のチャネル形成領域が第１のチャネル形成領域よりも第２導電型に反転しにくくなる。したがって、浮遊ゲート電極が中性状態において、第２のトランジスタの閾値電圧の絶対値を第１のトランジスタの閾値電圧の絶対値よりも大きくすることができる。
【００２２】
請求項１〜３いずれかに記載の発明においては、請求項４に記載のように、浮遊ゲート電極が、第１のチャネル形成領域上に設けられ、半導体基板の主表面との間に介在された絶縁膜と接する第１の浮遊ゲート電極部と、第２のチャネル形成領域上に設けられ、半導体基板の主表面との間に介在された絶縁膜と接するとともに第１の浮遊ゲート電極部と接する第２の浮遊ゲート電極部を有し、第１の浮遊ゲート電極部と第２の浮遊ゲート電極部が、互いに異なる仕事関数の材料を用いて形成された構成としても良い。
【００２３】
このように、浮遊ゲート電極におけるチャネル形成領域上の部分のうち、第１の浮遊ゲート電極部と第２の浮遊ゲート電極部とで、構成材料の仕事関数が異なる構成としても、浮遊ゲート電極が中性状態において、第２のトランジスタの閾値電圧の絶対値を第１のトランジスタの閾値電圧の絶対値よりも大きくすることができる。
【００２４】
例えば、請求項５に記載のように、第２導電型がＮ導電型（反転層がＮ導電型）の場合には、第２の浮遊ゲート電極部が、第１の浮遊ゲート電極部の構成材料よりも仕事関数の大きい材料を用いて形成された構成とすれば良い。
【００２５】
また、請求項１〜５いずれかに記載の発明においては、請求項６に記載のように、半導体基板が、その主表面に、主表面の裏面からの高さが第１のトランジスタよりも第２のトランジスタのほうが高くされた段差を有し、制御ゲート電極に所定電圧を印加することにより、第２のチャネル形成領域に形成される反転層の厚さよりも段差が大きくされた構成としても良い。
【００２６】
このような構成とすると、書き込み時において、ソースからドレインに向う電子を、第１のチャネル形成領域のソース側端部付近の電界集中部で高エネルギー状態としつつ、高エネルギー状態にある電子（ホットエレクトロン）を、進行方向を変えずに浮遊ゲート電極に注入することができる。したがって、請求項１〜５いずれかに記載の効果に相俟って書き込み効率をさらに向上することができる。
【発明を実施するための最良の形態】
【００３０】
先ず、本発明の実施形態について説明する前に、本発明者が本発明を創作するに至った経緯を説明する。本発明者は、電気的に書き換え可能な不揮発性半導体記憶装置において、書き換え回数の増加に伴う書き込み後の閾値電圧Ｖｔ低下の原因について調査した。具体的には、チャージポンピング法を用いて、所謂スタックトゲート構造の不揮発性半導体記憶装置において、半導体基板と浮遊ゲート電極との間の絶縁膜（酸化膜）にトラップされる電荷量を測定した。その結果、図１に示すように、書き換え回数が多くなるほど書き込み後（電子注入後）の電子捕獲量が増加することが確認された。図１は、書き換え回数と絶縁膜の電荷蓄積量との関係を示す図である。
【００３１】
これは、データ消去時（ホットホール注入時）に、アバランシェ降伏によるダメージを受けて絶縁膜に電子のトラップが形成され、データ書き込み時（浮遊ゲート電極への電子注入時）に、絶縁膜のトラップに電子が捕獲されることを示唆している。そして、書き換え回数が増えるほど絶縁膜に捕獲される電子量が増加し、その結果絶縁膜の電子に対するポテンシャルが高くなって、浮遊ゲート電極へ注入される電子量が減少するものと考えられる。
【００３２】
このように、本発明者は、書き換え回数の増加に伴う書き込み後の閾値電圧Ｖｔ低下の主要因が、データ消去時のアバランシェ降伏によって絶縁膜にトラップが生じ、このトラップに捕獲される電子量が、書き換え回数の増加に伴って増加することにあることを見出した。本発明は、この知見に基づくものであり、以下、本発明の実施の形態を図に基づいて説明する。
（第１実施形態）
図２は、本発明の第１実施形態に係る不揮発性半導体記憶装置の主要部の概略構成を示す断面図である。なお、本発明の不揮発性半導体記憶装置は、浮遊ゲート電極と制御ゲート電極の２つのゲート電極を有し、アバランシェ降伏により、チャネル形成領域のドレイン近傍端部に生じるホットキャリアによって消去を行う電気的に書き換え可能な不揮発性半導体記憶装置である。本実施形態においては、その一例として、所謂スプリットゲート構造の不揮発性半導体記憶装置を例に説明する。
【００３３】
図２に示すように、不揮発性半導体記憶装置１は、Ｐ導電型（Ｐ）の半導体基板１０を有しており、この半導体基板１０の主表面の表層部に、例えば不純物濃度が１×１０２０ｃｍ−３程度のＮ導電型（Ｎ＋）の不純物拡散領域であるソース２０とドレイン３０が、互いに離間して形成されている。そして、半導体基板１０の表層部におけるソース２０とドレイン３０に挟まれた領域が、不揮発性半導体記憶装置１のチャネル形成領域１１となっている。
【００３４】
チャネル形成領域１１は、書き込み時において、ソース２０からドレイン３０に向かう電子を、消去時にホットホールが生じるドレイン３０の近傍ではなく、ドレイン近傍端部とソース近傍端部との間の中間部において高エネルギー状態とし、該位置において電子（ホットエレクトロン）を浮遊ゲート電極４０に注入できるように構成されている。具体的には、チャネル形成領域１１において書き込み時に電界強度が最大となる電界集中部のソース側端部からドレイン３０までの領域である第１チャネル形成領域１２と、第１チャネル形成領域１２と隣接する領域である第２チャネル形成領域１３とを少なくとも含んでいる。この第１チャネル形成領域１２が特許請求の範囲に記載の第１のチャネル形成領域に相当し、第２チャネル形成領域１３が特許請求の範囲に記載の第２のチャネル形成領域に相当する。なお、チャネル形成領域１１のドレイン近傍端部とは、消去時にホットキャリアが生じるドレイン端部から所定範囲の領域であり、換言すればアバランシェ降伏によって第１ゲート絶縁膜６０にトラップが生じる領域である。また、ソース近傍端部は、ソース２０側においてドレイン近傍端部と同一幅の領域である。
【００３５】
本実施形態においては、チャネル形成領域１１が、第１チャネル形成領域１２と第２チャネル形成領域１３の２つからなり、第２チャネル形成領域１３がソース２０まで延びている。詳しくは、図２に示す破線で囲まれた領域がそれぞれ第１チャネル形成領域１２及び第２チャネル形成領域１３を示しており、後述する浮遊ゲート電極４０と制御ゲート電極５０の並設部５２との間の隙間９０に対応する範囲内において、２つのチャネル形成領域１２，１３の境界が設定されている。また、第１チャネル形成領域１２は、その不純物濃度が５×１０１６ｃｍ−３程度に調整されており、第２チャネル形成領域１３は、その不純物濃度が１．５×１０１７ｃｍ−３程度に調整されている。すなわち、第２チャネル形成領域１３のほうが第１チャネル形成領域１２よりも高濃度となっている。このチャネル形成領域１１の構成が、本実施形態の不揮発性半導体記憶装置１の特徴部分である。その効果については後述する。なお、第１チャネル形成領域１２の不純物濃度は、半導体基板１０と同じでも良いし、半導体基板１０よりも高濃度でも良い。本実施形態においては、Ｐ導電型不純物が注入されて半導体基板１０よりも高濃度となっている。
【００３６】
なお、本実施形態においては、半導体基板１０にソース２０及びドレイン３０が形成される例を示したが、半導体基板１０の主表面に、半導体基板１０よりも高濃度のＰ導電型（Ｐ）のウェル領域が形成され、当該ウェル領域内において、ソース２０とドレイン３０が形成された構成としても良い。
【００３７】
半導体基板１０の主表面上には、例えば多結晶シリコン膜に不純物を導入してなる浮遊ゲート電極４０と制御ゲート電極５０の２つのゲート電極４０，５０が配置されている。浮遊ゲート電極４０は、図２に示すように、ドレイン３０側に偏ってチャネル形成領域１１上に配置されている。詳しくは、チャネル形成領域１１の電位に影響を与えるように、厚さ１０ｎｍ程度の第１ゲート絶縁膜６０を介して、第１チャネル形成領域１２上に対向配置されている。したがって、浮遊ゲート電極４０の電荷蓄積状態に応じて、第１チャネル形成領域１２の電位を変化させ、該領域に例えばチャネルを形成することができる。また、浮遊ゲート電極４０は、ドレイン３０及びその近傍部位上にも対向配置されており、データ消去時に、ドレイン３０近傍で発生する高エネルギー状態にあるホール（ホットホール）を浮遊ゲート電極４０に注入させることができる。
【００３８】
制御ゲート電極５０は、その一部が中間絶縁膜７０を介して、浮遊ゲート電極４０上に積層配置されている。中間絶縁膜７０は、浮遊ゲート電極４０と制御ゲート電極５０を電気的に絶縁するものであり、例えば酸化膜―窒化膜―酸化膜の三層構造からなる絶縁膜（所謂ＯＮＯ膜）を採用することができる。制御ゲート電極５０のうち、中間絶縁膜７０を介して浮遊ゲート電極４０上（及びその近傍）に積層され、浮遊ゲート電極４０と容量結合された積層部５１が、第１チャネル形成領域１２と対向しており、第１トランジスタ２のゲート電極となっている。この第１トランジスタ２が特許請求の範囲に記載の第１のトランジスタに相当し、本実施形態においてはメモリセルトランジスタとなっている。
【００３９】
また、制御ゲート電極５０は、チャネル形成領域１１上に浮遊ゲート電極４０と所定の隙間９０をもって並んで配置された並設部５２を有している。この並設部５２は、第２チャネル形成領域１２と対向しており、第２トランジスタ３のゲート電極となっている。この第２トランジスタ３が特許請求の範囲に記載の第２のトランジスタに相当し、本実施形態においては選択トランジスタとなっている。並設部５２は、第１ゲート絶縁膜６０よりも厚い第２ゲート絶縁膜８０（例えば２０〜３０ｎｍ程度）を介して、浮遊ゲート電極４０の配置されないチャネル形成領域１１（第２チャネル形成領域１３）上に対向配置されている。すなわち、並設部５２は、チャネル形成領域１１において、ソース２０側に偏って配置されている。したがって、チャネル形成領域１１のソース２０近傍では、制御ゲート電極５０がチャネル形成領域１１に対して、電流制御機能を独立して発揮することができる。
【００４０】
このように本実施形態に係る不揮発性半導体記憶装置１は、１つの制御ゲート電極５０が第２トランジスタ３のゲート電極としての機能も果たすスプリットゲート構造となっている。なお、本実施形態においては、浮遊ゲート電極４０が中性状態において、第１トランジスタ２の制御ゲート電極５０から見た閾値電圧Ｖｔ１が０．８Ｖ程度、第２トランジスタ３の制御ゲート電極５０から見た閾値電圧Ｖｔ２が１Ｖ程度となっている。
【００４１】
このような構成の不揮発性半導体記憶装置１は、公知の半導体プロセスによって形成することができる。一例としては、先ず、Ｐ導電型（Ｐ）の半導体基板１０の表面を熱酸化して第１ゲート絶縁膜６０となる酸化シリコン膜を形成するとともに、チャネル形成領域１１にボロン等のＰ導電型不純物を注入して第１チャネル形成領域１２及び第２チャネル形成領域１３を形成する。次に、酸化シリコン膜上にＣＶＤ法によって浮遊ゲート電極４０となる多結晶シリコン層（第１ポリ）を形成する。そして、多結晶シリコン層上に中間絶縁膜７０となるＯＮＯ膜を形成した後、選択的にエッチングをして、第１ゲート絶縁膜６０、浮遊ゲート電極４０、及び中間絶縁膜７０を形成する。次に、半導体基板１０の表面を熱酸化して第２ゲート絶縁膜８０となる酸化シリコン膜を形成し、酸化シリコン膜上にＣＶＤ法によって制御ゲート電極５０となる多結晶シリコン層（第２ポリ）を形成する。そして、選択的にエッチングをして、第２ゲート絶縁膜８０及び制御ゲート電極５０を形成する。この後、リン等のＮ導電型不純物を、浮遊ゲート電極４０及び制御ゲート電極５０をマスクとして、半導体基板１０に注入することで、ソース２０及びドレイン３０が形成される。例えばこのようにして、不揮発性半導体記憶装置１を形成することができる。なお、それ以外の製法を採用することもできる。
【００４２】
次に、上記した不揮発性半導体記憶装置１の書き込み・消去動作（データ書き換え動作）について、図３を用いて説明する。図３は、書き込み・消去動作を説明するための図であり、（ａ）は書き込み、（ｂ）は消去を示している。
【００４３】
データの書き込みは、周知の方法であるチャネルホットエレクトロン（ＣＨＥ）方式で行う。具体的には、図３（ａ）に示すようにソース２０を基板電位と同電位とし、ドレイン３０に基板電位に対して正の電圧（好ましくは９Ｖ以下）を印加した状態で、制御ゲート電極５０にドレイン３０への印加電圧よりも大きい正の電圧（好ましくは１２Ｖ以下）を印加する。なお、本実施形態においては、図３（ａ）に示すように、ソース２０と半導体基板１０を接地し、ドレイン３０に５Ｖ、制御ゲート電極５０に８Ｖを印加するようにしている。
【００４４】
ここで、本実施形態においては、チャネル形成領域１１をともにＰ導電型の第１チャネル形成領域１２及び第２チャネル形成領域１３により構成し、第２チャネル形成領域１３の不純物濃度を第１チャネル形成領域１２よりも高くしている。すなわち、第２チャネル形成領域１３のほうが第１チャネル形成領域１２よりもチャネル（Ｎ導電型反転層）が形成されにくい構成としている。換言すれば、第２チャネル形成領域１３を含む第２トランジスタ３の制御ゲート電極５０から見た閾値電圧Ｖｔ２の絶対値を、第１チャネル形成領域１２を含む第１トランジスタ２の制御ゲート電極５０から見た閾値電圧Ｖｔ１の絶対値よりも大きくしている。
【００４５】
したがって、書き込み時において、先ず制御ゲート電極５０に印加される電圧が第１トランジスタ２の閾値電圧Ｖｔ１を超えると、第１チャネル形成領域１２内にＮ導電型のチャネルが形成される。この状態は、ドレイン３０が第１チャネル形成領域１２のソース側端部まで延びた構成と等価とみなすことができる。次に、制御ゲート電極５０に印加される電圧が第２トランジスタ３の閾値電圧Ｖｔ２を超えると、第２チャネル形成領域１３内にもＮ導電型のチャネルが形成される。このとき、第１チャネル形成領域１２にはすでにチャネルが形成されているので、第１チャネル形成領域１２のソース側端部が、チャネル形成領域１１において電界強度が最大の電界集中部（換言すればピンチオフ点）となる。したがって、ソース２０から供給される電子を、ドレイン３０に向けてチャネル形成領域１１を高速で移動する（すなわちチャネル電流が流れる）際に、第１チャネル形成領域１２のソース側端部付近において高エネルギー状態とすることができる。そして、第１チャネル形成領域１２のソース側端部付近において、高エネルギー状態となった電子（ホットエレクトロン）が、第１ゲート絶縁膜６０を飛び越えて浮遊ゲート電極４０に注入される。これにより、データの書き込みがなされる。
【００４６】
なお、第１チャネル形成領域１２を含む第１トランジスタ２の閾値電圧Ｖｔ１は、低すぎると、書き込み時において電子注入に長時間を要することとなる。したがって、好ましくは、−４Ｖ以上となるように第１チャネル形成領域１２の不純物濃度や第１ゲート絶縁膜６０の膜厚などを調整すると良い。
【００４７】
また、データの消去は、周知の方法であるホットホール（ＨＨ）方式で行う。具体的には、制御ゲート電極５０に、基板電位と同電位又は基板電位に対して負の電圧を印加し、ソース２０を浮遊電位とし、ドレイン３０に、基板電位に対して半導体基板１０との間でアバランシェ降伏を生じる正の電圧（例えば５〜１２Ｖ程度）を印加する。なお、本実施形態においては、図３（ｂ）に示すように、半導体基板１０を接地し、ソース２０を浮遊電位、ドレイン３０に８Ｖ、制御ゲート電極５０に−２Ｖを印加するようにしている。
【００４８】
上記した条件とすると、図３（ｂ）に示すように、ドレイン３０と半導体基板１０との間でアバランシェ降伏が生じてアバランシェ電流が流れ、これに伴ってドレイン３０近傍で発生する高エネルギー状態にあるホール（ホットホール）が、浮遊ゲート電極４０のドレイン近傍部位に注入される。これにより、浮遊ゲート電極４０に注入された電子が中和され、データが消去される。
【００４９】
なお、本発明者は、上記の効果をシミュレーションと実測で確認している。その結果を図４〜図７に示す。図４〜図６は、シミュレーション結果を示す図であり、図７は実測結果を示す図である。図４は、濃度分布を示す図である。図５は、データ書き込み時における電界強度分布を示す図であり、（ａ）は図４において破線で囲まれた領域１００の電界強度分布、（ｂ）は図４において破線で囲まれた領域１０１の電界強度分布を示している。図６は、データ消去時における電界強度分布を示す図であり、（ａ）は図４において破線で囲まれた領域１００の電界強度分布、（ｂ）は図３において破線で囲まれた領域１０１の電界強度分布を示している。図７は、書き換え回数と閾値電圧Ｖｔとの関係を示す図である。なお、図７においては、本実施形態に係る不揮発性半導体記憶装置１の結果を実線で示し、比較例として、ホットエレクトロン注入位置とホットキャリア注入位置が同じである従来の不揮発性半導体記憶装置の結果を破線で示している。また、書き換え温度２５℃において、各書き換え回数につき５個ずつそれぞれ閾値電圧のデータを取得した。
【００５０】
図４に示すように、第２チャネル形成領域１３の不純物濃度が第１チャネル形成領域１２の不純物濃度よりも高くされた構成において、書き込み時に、ドレイン３０の近傍ではなく、第１チャネル形成領域１１のソース側端部付近で電界集中が生じていることが、図５（ａ），（ｂ）から明らかである。また、消去時においては、ドレイン３０の近傍で電界集中が生じていることが、図６（ａ），（ｂ）から明らかである。この結果は、第１チャネル形成領域１１のソース側端部付近でホットエレクトロンが浮遊ゲート電極４０に注入され、ドレイン３０の近傍でホットキャリアが浮遊ゲート電極４０に注入されることを示唆している。
【００５１】
また、図７に示すように、本実施形態に係る不揮発性半導体記憶装置１によれば、従来の不揮発性半導体記憶装置と比べて、書き込み後の閾値電圧Ｖｔの低下を抑制できることが明らかである。
【００５２】
このように、本実施形態においては、スプリットゲート構造であって、アバランシェ降伏により、チャネル形成領域１１のドレイン近傍端部に生じるホットキャリアによって消去を行う電気的に書き換え可能な不揮発性半導体記憶装置１において、チャネル形成領域１１を、ドレイン３０から所定領域の第１チャネル形成領域１２と、第１チャネル形成領域１２に隣接する第２チャネル形成領域１３とにより構成した。そして、第２チャネル形成領域１３の不純物濃度を第１チャネル形成領域１２の不純物濃度よりも高くするとともに、２つのチャネル形成領域１２，１３の境界を、ドレイン近傍端部とは異なり、ドレイン近傍端部とソース近傍端部との間の中間部内とした。したがって、書き込み時において、チャネル形成領域１１のうち、ソース近傍端部とドレイン近傍端部との間の中間部で、ソース２０からドレイン３０に向う電子を高エネルギー状態とすることができる。その結果、書き込み時における電子注入位置と消去時におけるホットキャリア注入位置が異なる位置となるので、書き込み時に第１ゲート絶縁膜６０のトラップに捕獲される電子量を低減し、書き換え回数の増加に伴う書き込み後の閾値電圧Ｖｔの低下を抑制することができる。換言すれば、書き換え回数が多くなっても、書き込み後の閾値電圧Ｖｔを短時間で所定値とすることができる。
【００５３】
また、本実施形態においては、第１チャネル形成領域１２と第２チャネル形成領域１３の境界を、チャネル形成領域１１上に対向配置された浮遊ゲート電極４０と制御ゲート電極５０の並設部５２との隙間９０に対応する部位内としている。チャネル形成領域１１において、隙間９０に対応する部位はチャネル形成時の抵抗成分となるため、これによっても、第１チャネル形成領域１２のソース側端部付近に電界集中させやすくすることができる。特に上記の構成においては、消去時に、制御ゲート電極５０に基板電位と同電位又は負の電位を印加することができる。この場合、浮遊ゲート電極４０の電荷蓄積状態が電子のより少ない状態となるので、消去時間を短縮することもできる。
【００５４】
また、本実施形態においては、２つのチャネル形成領域１２，１３の不純物濃度によって、書き込み時における電子注入位置を制御することができるので、構成を簡素化することができる。
【００５５】
なお、本実施形態においては、チャネル形成領域１１において、電界集中部である第１チャネル形成領域１２のソース側端部と、ドレイン近傍端部との間隔については特に言及しなかった。しかしながら、電界集中部とドレイン近傍端部との間隔を０．０６μｍ以上とすると良い。このように、電界集中部とドレイン近傍端部が離れた構成とすると、書き換え回数の増加に伴う書き込み後の閾値電圧Ｖｔの低下をより効果的に抑制することができる。この点は、本発明者によるシミュレーション結果から明らかとなっている。
【００５６】
また、本実施形態においては、第１チャネル形成領域１２と第２チャネル形成領域１３の境界を、浮遊ゲート電極４０と制御ゲート電極５０の並設部５２との隙間９０に対応する部位内とする例を示した。しかしながら、ドレイン近傍端部とは異なり、ドレイン近傍端部とソース近傍端部との間の中間部内であって、高エネルギー状態とされた電子（ホットエレクトロン）を浮遊ゲート電極４０に注入可能な構成であれば採用することができる。例えば図８に示すように、第１チャネル形成領域１２と第２チャネル形成領域１３の境界を、浮遊ゲート電極４０の直下領域としても良い。この場合、隙間９０から離れていれば、隙間９０に対応する部位の効果はなくなるものの、第１チャネル形成領域１２と第２チャネル形成領域１３との不純物濃度の差に基づく閾値電圧Ｖｔ１，Ｖｔ２の関係より、第１チャネル形成領域１２のソース側端部を電界集中部とすることができる。図８は、変形例を示す断面図である。
【００５７】
また、図９に示すように、半導体基板１０の主表面の表層部に、ドレイン３０のソース側端部に隣接してＰ導電型の高濃度領域１４（例えば濃度が１×１０１８ｃｍ−３程度）を設けた構成としても良い。このような構成とすると、ドレイン３０と半導体基板１０との間でアバランシェ降伏が生じやすくなり、消去時において低電圧で高エネルギー状態にあるホール（ホットホール）を浮遊ゲート電極４０に注入させることができる。すなわち、低電圧駆動の不揮発性半導体記憶装置１とすることができる。図９は、変形例を示す断面図である。なお、このような高濃度領域１４は、ドレイン３０をくるむように設けても良いし、ドレイン側だけでなくソース２０側に設けても良い。
【００５８】
また、本実施形態においては、データ消去時に、制御ゲート電極５０の電位を、基板電位と同電位又は基板電位に対して負の電位に固定する例を示した。しかしながら、基板電位よりも高い電位としても良い。ただし、基板電位よりも高い電位に固定すると、ホールが浮遊ゲート電極４０に注入されにくくなり、消去時間がその分長くなる。
【００５９】
なお、本実施形態においては、不揮発性半導体記憶装置１として、Ｎチャネル型の例を示した。しかしながらＰチャネル型を採用することもできる。Ｐチャネル型の場合も、ＮＮチャネル型と同様に、第２チャネル形成領域１３を含む第２トランジスタ３の制御ゲート電極５０から見た閾値電圧Ｖｔ２の絶対値が、第１チャネル形成領域１２を含む第１トランジスタ２の制御ゲート電極５０から見た閾値電圧Ｖｔ１の絶対値よりも大きくなるようにすれば良い。具体的には、第２チャネル形成領域１３の不純物濃度を第１チャネル形成領域１２よりも高くすると、第２チャネル形成領域１３のほうが第１チャネル形成領域１２よりもチャネル（Ｐ導電型反転層）が形成されにくくなり、閾値電圧Ｖｔ１，Ｖｔ２が上記関係を満たすこととなる。
【００６０】
（第２実施形態）
次に、本発明の第２実施形態を、図１０に基づいて説明する。図１０は、第２実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。
【００６１】
第２実施形態に係る不揮発性半導体記憶装置は、第１実施形態に示した不揮発性半導体記憶装置と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００６２】
本実施形態においては、例えば図１０に示すように、チャネル形成領域１１が３つのチャネル形成領域１２，１３，１５によって構成され、一端がドレイン３０までの第１チャネル形成領域１２と一端がソース２０までの第３チャネル形成領域１５によって、第２チャネル形成領域１３が挟まれた構成となっている。そして、第２チャネル形成領域１３の不純物濃度が他のチャネル形成領域１２，１５よりも高くされ、第２チャネル形成領域１３を含む第２トランジスタ３の閾値電圧Ｖｔ２が、他のチャネル形成領域１２，１５を含むトランジスタ２，４の閾値電圧Ｖｔ１，Ｖｔ３よりも高くなっている点を特徴とする。
【００６３】
このような構成としても、第１チャネル形成領域１２のソース側端部を電界集中部とすることができる。なお、第１チャネル形成領域１２と第３チャネル形成領域１５の不純物濃度は同じでも良いし、異なる濃度でも良い。本実施形態においては同一濃度としている。
【００６４】
また、図１０においては、第１チャネル形成領域１２と第２チャネル形成領域１３の境界を、浮遊ゲート電極４０の直下領域とし、第２チャネル形成領域１３と第３チャネル形成領域１５の境界を、隙間９０の直下領域としている。しかしながら、各境界の位置は上記例に限定されるものではない。図１０に示すように、第１チャネル形成領域１２と第２チャネル形成領域１３の境界を浮遊ゲート電極４０の直下領域とする場合には、例えば斜め方向のイオン注入とイオン注入による不要部の中和によって、選択的に第２チャネル形成領域１３を形成することができる。
【００６５】
なお、本実施形態に示した構成に対し、第１実施形態の変形例として示した高濃度領域１４を組み合わせることもできる。また、Ｐチャネル型を採用することもできる。
【００６６】
（第３実施形態）
次に、本発明の第３実施形態を、図１１に基づいて説明する。図１１は、第３実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。
【００６７】
第３実施形態に係る不揮発性半導体記憶装置は、第１実施形態に示した不揮発性半導体記憶装置と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００６８】
本実施形態においては、第１実施形態に示した構成において、図１１に示すように、半導体基板１０が、その主表面に、主表面の裏面からの高さが第１トランジスタ２（第１チャネル形成領域１２）よりも第２トランジスタ３（第２チャネル形成領域１３）のほうが高くされた段差部１６を有し、制御ゲート電極５０に所定電圧を印加することにより第２チャネル形成領域１３に形成されるチャネル（Ｎ導電型反転層）の厚さＬ３よりも、段差部１６の段差Ｌ２が大きくされた構成となっている。
【００６９】
このような構成とすると、書き込み時において、ソース２０からドレイン３０に向う電子を、第１チャネル形成領域１２のソース側端部付近で高エネルギー状態としつつ、高エネルギー状態にある電子（ホットエレクトロン）を、進行方向を変えずに浮遊ゲート電極４０に注入することができる。したがって、書き込み効率をさらに向上することができる。すなわち、書き込み時間を短縮することができる。また、書き込み後の閾値電圧Ｖｔの低下を抑制することができる。
【００７０】
また、本実施形態においては、第２チャネル形成領域１３に形成されるチャネル（Ｎ導電型反転層）の厚さＬ３よりも、段差部１６の段差Ｌ２が大きくされる例を示した。しかしながら、段差部１６の段差Ｌ２は、上記例に限定されるものではない。少なからず段差があれば良い（すなわち、Ｌ２＞０）。段差Ｌ２が大きいほうが、高エネルギー状態にある電子を、浮遊ゲート電極４０に効率よく注入することができるが、段差部１６の形成や、半導体基板１０の主表面上に形成される部位の形成が困難となる。したがって、０．２μｍ以下、好ましくは０．０６μｍ程度とすると良い。
【００７１】
また、本実施形態においては、第１実施形態のうち、図２に示した構成と段差部１６とを組み合わせる例を示した。しかしながら、第１実施形態に示した変形例や第２実施形態に示した構成と段差部１６を組み合わせた構成としても良い。
【００７２】
（第４実施形態）
次に、本発明の第４実施形態を、図１２に基づいて説明する。図１２は、第４実施形態に係る不揮発性半導体記憶装置のデータ書き換え方法を説明するための概略断面図であり、（ａ）は消去終了時、（ｂ）は書き込み時の初期を示している。
【００７３】
第４実施形態に係る不揮発性半導体記憶装置のデータ書き換え方法は、第１実施形態に示した不揮発性半導体記憶装置及びその書き換え動作（方法）と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、第１実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００７４】
第１実施形態においては、第２チャネル形成領域１３の不純物濃度を第１チャネル形成領域１２の不純物濃度よりも高くすることで、第２トランジスタ３の閾値電圧Ｖｔ２を第１トランジスタ２の閾値電圧Ｖｔ１よりも高くし、これによって書き込み時に第１チャネル形成領域１２のソース側端部に電界集中するようにする例を示した。これに対し、本実施形態においては、チャネル形成領域１１に部分的にチャネルを形成し、これによって書き込み時の初期にこのチャネルのソース側端部に電界集中するようにする点を特徴とする。
【００７５】
図１２（ａ），（ｂ）に示す不揮発性半導体記憶装置１は、チャネル形成領域１１が不純物濃度の差によって複数のチャネル形成領域に分割されていない点以外の構成は、第１実施形態の図２に示した不揮発性半導体記憶装置１（すなわち従来のスプリットゲート構造の不揮発性半導体記憶装置）と同じである。このような構成の不揮発性半導体記憶装置１において、制御ゲート電極５０のうち、浮遊ゲート電極４０上（及びその近傍）に積層され、浮遊ゲート電極４０と容量結合された積層部５１を、第１トランジスタ２のゲート電極とする。また、チャネル形成領域１１上に浮遊ゲート電極４０と並んで配置された並設部５２を、第２トランジスタ３のゲート電極とする。そして、消去時に、浮遊ゲート電極４０に例えばホットホールを十分に注入し、これにより第１トランジスタ２の閾値電圧Ｖｔ１の絶対値を第２トランジスタ３の閾値電圧Ｖｔ２の絶対値よりも小さくすることで、第１実施他形態に示した不揮発性半導体記憶装置１と同様の効果を得ることができる。
【００７６】
本実施形態においては、図１２（ａ）に示すように、消去時に、制御ゲート電極５０の電位を、基板電位と同電位又は基板電位に対して負の電位に固定する。本実施形態においては、消去時において、半導体基板１０を接地し、ソース２０を浮遊電位、ドレイン３０に８Ｖ、制御ゲート電極５０に−２Ｖを印加するようにしている。
【００７７】
このように、制御ゲート電極５０の電位を基板電位と同電位又は基板電位に対して負の電位に固定すると、浮遊ゲート電極４０の電荷蓄積状態を電子のより少ない状態とすることができる。そして、図１２（ａ）に示すように、消去終了の時点で、チャネル形成領域１１のうち、浮遊ゲート電極４０に対向する対向部位に選択的に反転層１７（図中の破線で囲まれた領域）を形成することができる。すなわち、チャネル形成領域１１を部分的にディプレッション状態とすることができる。なお、消去開始時において、反転層１７は形成されていないので、ドレイン３０近傍でホットキャリアを浮遊ゲート電極４０に注入することができる。
【００７８】
したがって、書き込みに切り替えた瞬間（書き込み初期）において、図１２（ｂ）に示すように、チャネル形成領域１１のうち、反転層１７のソース側端部付近が電界集中部となる。そして、ソース２０からドレイン３０に向かう電子のうち、反転層１７のソース側端部付近において高エネルギー状態とされた電子（ホットエレクトロン）を、浮遊ゲート電極４０に注入することができる。なお、時間とともに反転層１７は消えてしまうが、浮遊ゲート電極４０中の電子がより少ない書き込み初期ほどホットエレクトロンが浮遊ゲート電極４０に注入されやすいので、電子注入の主たる部分を占めることができる。なお、本実施形態においては、書き込み時において、半導体基板１０とソース２０を接地し、ドレイン３０に５Ｖ、制御ゲート電極５０に８Ｖを印加するようにしている。
【００７９】
このように、本実施形態に示すデータ書き換え方法によれば、書き込み時における電子注入位置を消去時におけるホットキャリア注入位置と異なる位置とすることができる。したがって、書き込み時に第１ゲート絶縁膜６０のトラップに捕獲される電子量を低減し、書き換え回数の増加に伴う書き込み後の閾値電圧Ｖｔの低下を抑制することができる。
【００８０】
また、制御ゲート電極５０の電位を、基板電位と同電位又は基板電位に対して負の電位に固定してデータ消去を行うので、基板電位に対して正の電位に固定する構成に比べて、消去時間を短縮することができる。
【００８１】
なお、第１実施形態に示す構成（図２参照）においては、消去時に本実施形態に示す消去と同様の方法を採用する例を示した。したがって、チャネル形成領域１２，１３の濃度差による効果に、本実施形態に示すデータ書き換え方法の効果が相俟って、第１チャネル形成領域１２のソース側端部（浮遊ゲート電極４０のソース側端部の直下）に電界集中しやすい構成となっている。
【００８２】
また、本実施形態においては、書き込み前の状態における浮遊ゲート電極４０の電荷蓄積状態を制御することで、チャネル形成領域１１のうち、浮遊ゲート電極４０の直下に選択的に反転層１７（チャネル）を形成する例を示した。しかしながら、反転層１７（チャネル）を形成する例に限定されるものではない。第１実施形態に示す第１チャネル形成領域１２のソース側端部を浮遊ゲート電極４０のソース側端部と一致させると、第１チャネル形成領域１２と本実施形態に示す反転層１７の形成範囲とが一致する。この一致状態において、第１実施形態に示す第１トランジスタ２及び第２トランジスタ３の概念を本実施形態に当てはめると、本実施形態に示す反転層１７（第１チャネル形成領域１２に相当）の形成された状態は、第２トランジスタ３の閾値電圧Ｖｔ２を第１トランジスタ２の閾値電圧Ｖｔ１よりも大きくした状態と等価となる。したがって、反転層１７（チャネル）の有無に限らず、第２トランジスタ３の閾値電圧Ｖｔ２が第１トランジスタ２の閾値電圧Ｖｔ１よりも大きくなるように、浮遊ゲート電極４０の電荷蓄積状態を制御すれば良い。
【００８３】
また、本実施形態においては、上記したデータ書き換え方法をＮチャネル型の不揮発性半導体記憶装置１に適用する例を示したが、Ｐチャネル型の不揮発性半導体記憶装置１に適用することもできる。
【００８４】
（第５実施形態）
次に、本発明の第５実施形態を、図１３に基づいて説明する。図１３は、第５実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。
【００８５】
第５実施形態に係る不揮発性半導体記憶装置は、第１〜第３実施形態に示した不揮発性半導体記憶装置と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記した各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００８６】
第１〜第３実施形態においては、不揮発性半導体記憶装置１としてスプリットゲート構造の例を示した。しかしながら、第１〜第３実施形態に示した特徴的な構造を、制御ゲート電極５０が、チャネル形成領域１１上において、浮遊ゲート電極４０と積層されて容量結合された積層部位のみを有する構造（すなわち、チャネル形成領域１１上において並設部５２を有さない構造）の不揮発性半導体記憶装置１に適用することもできる。
【００８７】
例えば図１３に示す不揮発性半導体記憶装置１は、制御ゲート電極５０全体が、浮遊ゲート電極４０を介して半導体基板１０上に配置された所謂スタックトゲート構造の不揮発性半導体記憶装置１となっている。そして、ゲート電極４０，５０の構造以外、第１実施形態に示した構造（図２参照）と同じ構造となっている。具体的には、Ｐ導電型（Ｐ）の半導体基板１０の主表面の表層部に、Ｎ導電型（Ｎ＋）の不純物拡散領域であるソース２０とドレイン３０が、互いに離間して形成されている。そして、半導体基板１０の表層部におけるソース２０とドレイン３０に挟まれた領域が、不揮発性半導体記憶装置１のチャネル形成領域１１となっている。半導体基板１０の主表面上（チャネル形成領域１１を含むソース２０の端部からドレイン３０の端部まで）には、第１ゲート絶縁膜６０を介して浮遊ゲート電極４０が積層されている。また、浮遊ゲート電極４０上に中間絶縁膜７０を介して制御ゲート電極５０が積層配置されており、これにより、スタックトゲート構造の不揮発性半導体記憶装置１が構成されている。また、ドレイン３０までの第１チャネル形成領域１２と、第１チャネル形成領域１２に隣接する第２チャネル形成領域１３（図１３に示す例では、第１実施形態に対応してソース２０まで）の境界が、チャネル形成領域１１のうち、ドレイン近傍端部とは異なり、ドレイン近傍端部とソース近傍端部との間の中間部内となっている。また、第２チャネル形成領域１３の不純物濃度が第１チャネル形成領域１２の不純物濃度よりも高くされ、これにより第２トランジスタ３の閾値電圧Ｖｔ２の絶対値が第１トランジスタ２の閾値電圧Ｖｔ１の絶対値よりも高くなっている。
【００８８】
このような構成としても、書き込み時において、第１チャネル形成領域１２のソース側端部付近で電界集中させることができる。すなわち、書き込み時における電子注入位置と消去時におけるホットキャリア注入位置を異なる位置とすることができる。したがって、書き込み時に第１ゲート絶縁膜６０のトラップに捕獲される電子量を低減し、書き換え回数の増加に伴う書き込み後の閾値電圧Ｖｔの低下を抑制することができる。換言すれば、書き込み後の閾値電圧Ｖｔを短時間で所定値とすることができる。
【００８９】
なお、本実施形態においては、ゲート電極４０，５０の以外の構成が、第１実施形態に示した構成（図２参照）と同様とされる例を示した。しかしながら、第１実施形態に示した変形例、第２実施形態に示した構成、第３実施形態に示した構成に対して、上記したゲート構造を組み合わせた構成としても良い。
【００９０】
（第６実施形態）
次に、本発明の第６実施形態を、図１４に基づいて説明する。図１４は、第６実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。
【００９１】
第６実施形態に係る不揮発性半導体記憶装置は、第１〜３，５実施形態に示した不揮発性半導体記憶装置と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記した各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【００９２】
第５実施形態においては、第２チャネル形成領域１３の不純物濃度が第１チャネル形成領域１２の不純物濃度よりも高くされ、これにより第２トランジスタ３の閾値電圧Ｖｔ２の絶対値が第１トランジスタ２の閾値電圧Ｖｔ１の絶対値よりも高くされた例を示した。これに対し、本実施形態においては、半導体基板１０の主表面と浮遊ゲート電極４０との間に介在される絶縁膜の厚さに部分的な差を設けることで、第２トランジスタ３の閾値電圧Ｖｔ２の絶対値を第１トランジスタ２の閾値電圧Ｖｔ１の絶対値よりも高くする点を特徴とする。
【００９３】
一例として図１４に示す不揮発性半導体記憶装置１は、基本的な構造が第５実施形態に示した不揮発性半導体記憶装置１と同じとなっている。すなわち、所謂スタックトゲート構造の不揮発性半導体記憶装置となっている。そして、第１チャネル形成領域１２と第２チャネル形成領域１３の不純物濃度がほぼ同一とされた（不純物濃度に差がない）代わりに、半導体基板１０の主表面と浮遊ゲート電極４０との間に介在される絶縁膜である第１ゲート絶縁膜６０の厚さが部分的に異なる厚さとなっている。詳しくは、図１４に示すように、第１ゲート絶縁膜６０のうち、第２チャネル形成領域１３上に配置された第２チャネル対向部６２の厚さ（浮遊ゲート電極４０と制御ゲート電極５０の積層方向の厚さ）が、第１チャネル形成領域１２上に配置された第１チャネル対向部６１の厚さよりも厚くなっている。
【００９４】
ここで、半導体基板１０の主表面と浮遊ゲート電極４０との間に介在される絶縁膜の厚さが厚いほど、一定の制御ゲート電圧に対して電界が減少し、チャネル形成領域が反転しにくくなる。したがって、上記構成とすると、第２チャネル形成領域１３が第１チャネル形成領域１２よりもＰ導電型に反転しにくくなる。そして、これにより、浮遊ゲート電極４０が中性状態において、第２トランジスタ３の閾値電圧Ｖｔ２の絶対値が第１トランジスタ２の閾値電圧Ｖｔ１の絶対値よりも大きくなっている。すなわち、書き込み時において、第１チャネル形成領域１２のソース側端部付近で電界集中させることができ、これにより、書き込み時における電子注入位置と消去時におけるホットキャリア注入位置を異なる位置とすることができる。したがって、書き込み時に第１ゲート絶縁膜６０のトラップに捕獲される電子量を低減し、書き換え回数の増加に伴う書き込み後の閾値電圧Ｖｔの低下を抑制することができる。換言すれば、書き込み後の閾値電圧Ｖｔを短時間で所定値とすることができる。
【００９５】
なお、本実施形態においては、所謂スタックトゲート構造の不揮発性半導体記憶装置１において、第１ゲート絶縁膜６０の厚さに部分的な差を設ける例を示した。しかしながら、第１実施形態に示したような所謂スプリットゲート構造の不揮発性半導体記憶装置１（図８参照）において、第１ゲート絶縁膜６０の厚さに部分的な差を設けることで、第２トランジスタ３の閾値電圧Ｖｔ２の絶対値を第１トランジスタ２の閾値電圧Ｖｔ１の絶対値よりも大きくするようにしても良い。
【００９６】
また、本実施形態に示す第１ゲート絶縁膜６０の構成を、第１〜第３実施形態に示した構成や第５実施形態に示した構成と組み合わせても良い。例えば、不純物濃度と絶縁膜の膜厚をともに調整することで、第２トランジスタ３の閾値電圧Ｖｔ２の絶対値が第１トランジスタ２の閾値電圧Ｖｔ１の絶対値より高くなるようにしても良い。例えば図１５に示すように、チャネル形成領域１１が３つのチャネル形成領域１２，１３，１５によって構成され、一端がドレイン３０までの第１チャネル形成領域１２と一端がソース２０までの第３チャネル形成領域１５によって、第２チャネル形成領域１３が挟まれた構成となっている。そして、第１ゲート絶縁膜６０のうち、第３チャネル形成領域１５上に配置された第３チャネル対向部６３の厚さが、第１チャネル形成領域１２上に配置された第１チャネル対向部６１の厚さよりも厚く、第２チャネル形成領域１３上に配置された第２チャネル対向部６２の厚さが、第３チャネル対向部６３の厚さよりも厚くなっている。このような構成とすると、第２実施形態に示した構成同様、第２チャネル形成領域１３を含む第２トランジスタ３の閾値電圧Ｖｔ２を、他のチャネル形成領域１２，１５を含むトランジスタ２，４の閾値電圧Ｖｔ１，Ｖｔ３よりも高くすることができる。すなわち、第２チャネル形成領域１３を他のチャネル形成領域１２，１５よりも反転しにくくすることができる。なお、図１５に示す例では、第３チャネル形成領域１５上に配置された第３チャネル対向部６３の厚さが、第１チャネル形成領域１２上に配置された第１チャネル対向部６１の厚さよりも厚くされる例を示した。しかしながら、同一の厚さとしても良い。図１５は、変形例を示す断面図である。
【００９７】
なお、Ｐチャネル型の場合にも、上記したＮチャネル型同様、第２チャネル形成領域１３上に配置された第２チャネル対向部６２の厚さを、第１チャネル形成領域１２上に配置された第１チャネル対向部６１の厚さよりも厚くすることで、第２トランジスタ３の閾値電圧Ｖｔ２の絶対値が第１トランジスタ２の閾値電圧Ｖｔ１の絶対値より高くなるようにすれば良い。
【００９８】
（第７実施形態）
次に、本発明の第７実施形態を、図１６及び図１７に基づいて説明する。図１６は、第７実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。図１７（ａ）〜（ｆ）は、図１６に示す不揮発性半導体記憶装置のうち、浮遊ゲート電極の製造過程を示す断面図である。
【００９９】
第７実施形態に係る不揮発性半導体記憶装置は、第１〜３，５，６実施形態に示した不揮発性半導体記憶装置と共通するところが多いので、以下、共通部分については詳しい説明は省略し、異なる部分を重点的に説明する。なお、上記した各実施形態に示した要素と同一の要素には、同一の符号を付与するものとする。
【０１００】
上記実施形態においては、第２トランジスタ３の閾値電圧Ｖｔ２の絶対値を第１トランジスタ２の閾値電圧Ｖｔ１の絶対値よりも高くするために、第２チャネル形成領域１３の不純物濃度が第１チャネル形成領域１２の不純物濃度よりも高くされた例を示した。また、第１ゲート絶縁膜６０のうち、第２チャネル形成領域１３上に配置された第２チャネル対向部６２の厚さが、第１チャネル形成領域１２上に配置された第１チャネル対向部６１の厚さよりも厚くされた例を示した。これに対し、本実施形態においては、浮遊ゲート電極４０が、第１チャネル形成領域１２上と第２チャネル形成領域１３上とで、異なる仕事関数の材料を用いて形成されている点を特徴とする。
【０１０１】
一例として図１６に示す不揮発性半導体記憶装置１は、基本的な構造が第５実施形態に示した不揮発性半導体記憶装置１同様、所謂スタックトゲート構造の不揮発性半導体記憶装置となっている。不揮発性半導体記憶装置１では、第１チャネル形成領域１２と第２チャネル形成領域１３の不純物濃度がほぼ同一とされ、第１ゲート絶縁膜６０の膜厚が、第１チャネル形成領域１２上と第２チャネル形成領域１３上とでほぼ等しくなっている。また、浮遊ゲート電極４０が、第１チャネル形成領域１２上に設けられ、第１ゲート絶縁膜６０と接する第１浮遊ゲート電極部４１と、第２チャネル形成領域１３上に設けられ、第１ゲート絶縁膜６０と接するとともに第１浮遊ゲート電極部４１と接する第２浮遊ゲート電極部４２を有している。そして、第１浮遊ゲート電極部４１と第２浮遊ゲート電極部４２が、互いに異なる仕事関数の材料を用いて形成されている。
【０１０２】
詳しくは、図１６に示すように、第１浮遊ゲート電極部４１と第２浮遊ゲート電極部４２が半導体基板１０の主表面とそれぞれ対向するように互いに隣接しつつ並んで配置されている。そして、第２浮遊ゲート電極部４２が、第１浮遊ゲート電極部４１を構成する材料の仕事関数φ１よりも仕事関数φ２が大きい材料を用いて形成されている。第１浮遊ゲート電極部４１と第２浮遊ゲート電極部４２の構成材料の組み合わせは、上記関係（φ２＞φ１）を満たしていれば良い。本実施形態においては一例として、第１浮遊ゲート電極部４１がアルミニウム、第２浮遊ゲート電極部４２は、ｐ＋多結晶シリコンを採用している。
【０１０３】
なお、上記構成の浮遊ゲート電極４０は、例えば以下に示す製造方法によって形成することができる。先ず、図１７（ａ）に示すように、ドレイン３０の形成された半導体基板１０を準備し、第１ゲート絶縁膜６０を介して、半導体基板１０の主表面上に、周知のフォトリソグラフィーにより例えばシリコン酸化膜からなるマスク１１０を形成する。マスク１１０は、第２チャネル形成領域１３（図示略）に対応する部分を含む所定部分が開口されており、このマスク１１０を介して、半導体基板１０の主表面上にｐ＋多結晶シリコン膜４２ａを成膜する。そして、マスク１１０と面一となるように、マスク１１０上のｐ＋多結晶シリコン膜４２ａを例えば研磨により除去する。これにより、図１７（ｂ）に示すように、第２浮遊ゲート電極部４２が形成される。次に、図１７（ｃ）に示すように、マスク１１０及び第２浮遊ゲート電極部４２上の所定位置に周知のフォトリソグラフィーにより、レジスト１１１を形成する。レジスト１１１は、第１チャネル形成領域１２（図示略）に対応する部分を含む所定部分が開口されており、このレジスト１１１を介して、図１７（ｃ）に示すように、マスク１１０を選択的にエッチングする。そして、レジスト１１１を除去後、図１７（ｄ）に示すように、マスク１１０を介して、半導体基板１０の主表面上にＡｌ膜４１ａを成膜する。次に、マスク１１０及び第２浮遊ゲート電極部４２と面一となるように、マスク１１０及び第２浮遊ゲート電極部４２上のＡｌ膜４１ａを例えば研磨により除去する。これにより、図１７（ｅ）に示すように、第１浮遊ゲート電極部４１が形成される。そして、図１７（ｆ）に示すように、マスク１１０を除去してソース２０を形成した後、周知のプロセスによって、中間絶縁膜７０や制御ゲート電極５０を形成することで、不揮発性半導体記憶装置１を得ることができる。
【０１０４】
ここで、ＭＯＳ構造の閾値電圧は公知であるように、本実施形態に示す例のごとく第１ゲート絶縁膜６０の厚さが一定の場合、半導体基板１０と浮遊ゲート電極４０の仕事関数差、第１ゲート絶縁膜６０中の電荷、第１ゲート絶縁膜６０と半導体基板１０の界面の閾値電圧により決定される。本実施形態では、第１ゲート絶縁膜６０中の電荷、第１ゲート絶縁膜６０と半導体基板１０の界面の閾値電圧は変更しない構造となっている。したがって、閾値電圧は半導体基板１０と浮遊ゲート電極４０の仕事関数差によって決定される。また、仕事関数とは、フェルミ準位と真空準位との間のエネルギー差であり、電子を表面から取り出すのに必要なエネルギーであり、半導体基板１０の仕事関数が一定の場合には、Ｎチャネル型において、浮遊ゲート電極４０の仕事関数が大きいほど、高エネルギー状態にある電子（ホットエレクトロン）が浮遊ゲート電極４０に注入されにくくなる。すなわち、閾値電圧の絶対値が高くなる。
【０１０５】
本実施形態では、上記したように浮遊ゲート電極４０におけるチャネル形成領域１１上の部分のうち、第２チャネル形成領域１３と対向する第２浮遊ゲート電極部４２が、第１チャネル形成領域１２と対向する第１浮遊ゲート電極部４１を構成する材料の仕事関数φ１よりも仕事関数φ２が大きい材料を用いて形成されている。これにより、浮遊ゲート電極４０が中性状態において、第２トランジスタ３の閾値電圧Ｖｔ２の絶対値が第１トランジスタ２の閾値電圧Ｖｔ１の絶対値よりも大きくなっている。すなわち、書き込み時において、第１チャネル形成領域１２のソース側端部付近で電界集中させることができ、これにより、書き込み時における電子注入位置と消去時におけるホットキャリア注入位置を異なる位置とすることができる。したがって、書き込み時に第１ゲート絶縁膜６０のトラップに捕獲される電子量を低減し、書き換え回数の増加に伴う書き込み後の閾値電圧Ｖｔの低下を抑制することができる。換言すれば、書き込み後の閾値電圧Ｖｔを短時間で所定値とすることができる。
【０１０６】
なお、本実施形態においては、所謂スタックトゲート構造の不揮発性半導体記憶装置１において、浮遊ゲート電極４０を仕事関数の異なる複数の材料を用いて形成する例を示した。しかしながら、第１実施形態に示したような所謂スプリットゲート構造の不揮発性半導体記憶装置１（図８参照）において、浮遊ゲート電極４０を仕事関数の異なる複数の材料を用いて形成することで、第２トランジスタ３の閾値電圧Ｖｔ２の絶対値を第１トランジスタ２の閾値電圧Ｖｔ１の絶対値よりも大きくするようにしても良い。
【０１０７】
また、本実施形態においては、浮遊ゲート電極４０を構成する第１浮遊ゲート電極部４１と第２浮遊ゲート電極部４２が、半導体基板１０の主表面とそれぞれ対向するように互いに隣接しつつ並んで配置される例を示した。しかしながら、例えば図１８に示すように、第１浮遊ゲート電極部４１の一部が、第２浮遊ゲート電極部４２上にも直接接して積層配置された構成としても良い。このような構成も、フォトリソグラフィーなど周知のプロセスで形成することができる。図１８は、変形例を示す断面図である。なお、図１８に示す例では、第１浮遊ゲート電極部４１の一部が、第２浮遊ゲート電極部４２上にも直接接して積層配置される例を示したが、第２浮遊ゲート電極部４２の一部が、第１浮遊ゲート電極部４１上にも直接接して積層配置された構成としても良い。
【０１０８】
また、本実施形態に示す浮遊ゲート電極４０の構成を、第１〜第３実施形態に示した構成、第５実施形態に示した構成、第６実施形態に示した構成と組み合わせても良い。例えば図１９に示すように、チャネル形成領域１１が３つのチャネル形成領域１２，１３，１５によって構成され、一端がドレイン３０までの第１チャネル形成領域１２と一端がソース２０までの第３チャネル形成領域１５によって、第２チャネル形成領域１３が挟まれた構成となっている。そして、浮遊ゲート電極４０におけるチャネル形成領域１１上の部分のうち、第３チャネル形成領域１５と対向する第３浮遊ゲート電極部４３が、第１チャネル形成領域１２と対向する第１浮遊ゲート電極部４１を構成する材料の仕事関数φ１よりも仕事関数φ３が大きい材料を用いて形成されている。また、第２チャネル形成領域１３と対向する第２浮遊ゲート電極部４２が、第３チャネル形成領域１５と対向する第３浮遊ゲート電極部４３を構成する材料の仕事関数φ３よりも仕事関数φ２が大きい材料を用いて形成されている。このような構成とすると、第２実施形態及び図１５に示した構成同様、第２チャネル形成領域１３を含む第２トランジスタ３の閾値電圧Ｖｔ２を、他のチャネル形成領域１２，１５を含むトランジスタ２，４の閾値電圧Ｖｔ１，Ｖｔ３よりも高くすることができる。すなわち、第２チャネル形成領域１３を他のチャネル形成領域１２，１５よりも反転しにくくすることができる。なお、図１９に示す例では、第３チャネル形成領域１５上に配置された第３浮遊ゲート電極部４３の仕事関数φ３が、第１チャネル形成領域１２上に配置された第１浮遊ゲート電極部４１の仕事関数φ１よりも大きい例を示した。しかしながら、第１浮遊ゲート電極部４１と第３浮遊ゲート電極部４３が同一材料（仕事関数の等しい材料）を用いて構成されても良い。図１９は、変形例を示す断面図である。
【０１０９】
なお、Ｐチャネル型の場合には、上記したＮチャネル型と逆の関係とすれば良い。すなわち、第２浮遊ゲート電極部４２が、第１浮遊ゲート電極部４１を構成する材料の仕事関数φ１よりも仕事関数φ２が小さい材料を用いて形成された構成とすれば良い。このように、φ１＞φ２を満たせば、第２トランジスタ３の閾値電圧Ｖｔ２の絶対値を第１トランジスタ２の閾値電圧Ｖｔ１の絶対値より高くすることができる。
【０１１０】
以上、本発明の好ましい実施形態について説明したが、本発明は上記した実施形態になんら制限されることなく、本発明の主旨を逸脱しない範囲において、種々変形して実施することが可能である。
【図面の簡単な説明】
【０１１１】
【図１】書き換え回数と絶縁膜の電荷蓄積量との関係を示す図である。
【図２】第１実施形態に係る不揮発性半導体記憶装置の主要部の概略構成を示す断面図である。
【図３】書き込み・消去動作を説明するための図であり、（ａ）は書き込み、（ｂ）は消去を示している。
【図４】濃度分布を示す図である。
【図５】データ書き込み時における電界強度分布を示す図であり、（ａ）は図４において破線で囲まれた領域１００の電界強度分布、（ｂ）は図４において破線で囲まれた領域１０１の電界強度分布を示している。
【図６】データ消去時における電界強度分布を示す図であり、（ａ）は図４において破線で囲まれた領域１００の電界強度分布、（ｂ）は図３において破線で囲まれた領域１０１の電界強度分布を示している。
【図７】書き換え回数と閾値電圧との関係を示す図である。
【図８】変形例を示す断面図である。
【図９】変形例を示す断面図である。
【図１０】第２実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。
【図１１】第３実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。
【図１２】第４実施形態に係る不揮発性半導体記憶装置のデータ書き換え方法を説明するための概略断面図であり、（ａ）は消去終了時、（ｂ）は書き込み時の初期を示している。
【図１３】第５実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。
【図１４】第６実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。
【図１５】変形例を示す断面図である。
【図１６】第７実施形態に係る不揮発性半導体記憶装置の概略構成を示す断面図である。
【図１７】（ａ）〜（ｆ）は、図１６に示す不揮発性半導体記憶装置のうち、浮遊ゲート電極の製造過程を示す断面図である。
【図１８】変形例を示す断面図である。
【図１９】変形例を示す断面図である。
【符号の説明】
【０１１２】
１・・・不揮発性半導体記憶装置
２・・・第１トランジスタ
３・・・第２トランジスタ
１１・・・チャネル形成領域
１２・・・第１チャネル形成領域
１３・・・第２チャネル形成領域
２０・・・ソース
３０・・・ドレイン
４０・・・浮遊ゲート電極
５０・・・制御ゲート電極
５１・・・積層部
５２・・・並設部
【図１】
0005476665.tif 000002
【図２】
0005476665.tif 000003
【図３】
0005476665.tif 000004
【図４】
0005476665.tif 000005
【図５】
0005476665.tif 000006
【図６】
0005476665.tif 000007
【図７】
0005476665.tif 000008
【図８】
0005476665.tif 000009
【図９】
0005476665.tif 000010
【図１０】
0005476665.tif 000011
【図１１】
0005476665.tif 000012
【図１２】
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【図１３】
0005476665.tif 000014
【図１４】
0005476665.tif 000015
【図１５】
0005476665.tif 000016
【図１６】
0005476665.tif 000017
【図１７】
0005476665.tif 000018
【図１８】
0005476665.tif 000019
【図１９】
0005476665.tif 000020