(57)【特許請求の範囲】
【請求項１】
基板の上に、下部電極膜を形成する工程と、
前記下部電極膜の上に、強誘電体膜を形成する工程と、
前記強誘電体膜の上に、ペロブスカイト構造を持つ導電性酸化物からなるアモルファスの中間膜を形成する工程と、
前記中間膜の上に、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなる第１の上部電極膜を形成する工程と、
前記第１の上部電極膜を形成した後、酸化性ガスを含む中で第１の熱処理を行うことにより、前記中間膜を結晶化させる工程と、
前記第１の熱処理の後、前記第１の上部電極膜の上に、前記第１の上部電極膜を形成するときの成長温度よりも低温で、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなる第２の上部電極膜を形成する工程と
を有する強誘電体キャパシタの製造方法。
【請求項２】
前記中間膜が、ＳｒとＲｕとＯを含む導電材料、ＳｒとＴｉとＯを含む導電材料、ＬａとＳｒとＭｎとＯを含む導電材料、またはＬａとＳｒとＣｏとＯを含む導電材料で形成されている請求項１に記載の強誘電体キャパシタの製造方法。
【請求項３】
前記中間膜の厚さが１ｎｍ〜５ｎｍの範囲内である請求項１または２に記載の強誘電体キャパシタの製造方法。
【請求項４】
前記第１の上部電極膜を形成する工程において、前記第１の上部電極膜が柱状結晶構造になる条件で前記第１の上部電極膜を形成する請求項１乃至３のいずれか１項に記載の強誘電体キャパシタの製造方法。
【請求項５】
前記第１の上部電極膜の厚さを１０ｎｍ〜７０ｎｍの範囲内とする請求項１乃至４のいずれか１項に記載の強誘電体キャパシタの製造方法。
【請求項６】
前記第１の上部電極膜を、基板温度１５０℃〜３５０℃の条件で、スパッタリングにより形成する請求項１乃至５のいずれか１項に記載の強誘電体キャパシタの製造方法。
【請求項７】
前記第２の上部電極膜を、基板温度０℃〜１００℃の条件で、スパッタリングにより形成する請求項１乃至６のいずれか１項に記載の強誘電体キャパシタの製造方法。
【請求項８】
基板の上に形成された下部電極と、
前記下部電極の上に配置され、結晶粒が柱状である強誘電体膜と、
前記強誘電体膜の上に配置され、ペロブスカイト構造を持つ導電性酸化物膜で形成され、結晶粒が柱状である中間膜と、
前記中間膜の上に配置され、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなり、結晶粒が柱状である第１の上部電極と、
前記第１の上部電極の上に配置され、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなり、アモルファスまたは微結晶の第２の上部電極と
を有する強誘電体キャパシタ。
【請求項９】
前記中間膜の厚さは、１ｎｍ〜５ｎｍの範囲内である請求項８に記載の強誘電体キャパシタ。
【請求項１０】
前記第１の上部電極の厚さは、１０ｎｍ〜７０ｎｍの範囲内である請求項８または９に記載の強誘電体キャパシタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、強誘電体キャパシタの製造方法及び強誘電体キャパシタに関する。
【背景技術】
【０００２】
不揮発性メモリとして、強誘電体キャパシタを用いた強誘電体メモリが知られている。強誘電体メモリは、強誘電体のヒステリシス特性を利用して、情報の記憶を行う。強誘電体キャパシタの上部電極として、Ｐｔ等の酸化し難い金属、ＩｒＯｘやＲｕＯｘ等の導電性酸化物が用いられる。
【０００３】
上部電極を２層に分け、上側の層の組成を、下側の層の組成よりも、化学量論的組成比に近づけた構成の強誘電体キャパシタが提案されている。この構成により、キャパシタ特性の向上が期待される。
【０００４】
上部電極を、ＳｒＲｕＯ３層とＰｔ層との２層で構成した強誘電体キャパシタが提案されている。ＳｒＲｕＯ３層は、強誘電体膜の膜疲労を抑制する。
【０００５】
上部電極を、高導電性層とアモルファス酸化イリジウム層との２層で構成した強誘電体キャパシタが提案されている。高導電性層には、結晶性酸化イリジウム、ＳｒＲｕＯ３等が用いられる。
【０００６】
上部電極を、ＳｒＲｕＯ３膜、酸素リッチの酸化イリジウム膜、及びＩｒＯ２膜の３層で構成した強誘電体キャパシタが提案されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００２−３２４８９４号公報
【特許文献２】特開平１１−１９５７６８号公報
【特許文献３】特開２００２−２６１２５１号公報
【特許文献４】特開２００９−９４２００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
強誘電体膜の上に、ＳｒＲｕＯ３等の導電性酸化膜を形成すると、強誘電体膜中のＰｂの拡散、及び強誘電体材料の酸素欠損を抑制することができる。ところが、実際に強誘電体膜の上に、ＳｒＲｕＯ３膜を形成し、その上に酸化イリジウム等の電極を従来の方法で形成した強誘電体キャパシタを作製したところ、目標とする大きさのＱｓｗを得ることが困難であることがわかった。
【課題を解決するための手段】
【０００９】
本発明の一観点によると、
基板の上に、下部電極膜を形成する工程と、
前記下部電極膜の上に、強誘電体膜を形成する工程と、
前記強誘電体膜の上に、ペロブスカイト構造を持つ導電性酸化物からなるアモルファスの中間膜を形成する工程と、
前記中間膜の上に、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなる第１の上部電極膜を形成する工程と、
前記第１の上部電極膜を形成した後、酸化性ガスを含む中で第１の熱処理を行うことにより、前記中間膜を結晶化させる工程と、
前記第１の熱処理の後、前記第１の上部電極膜の上に、前記第１の上部電極膜を形成するときの成長温度よりも低温で、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなる第２の上部電極膜を形成する工程と
を有する強誘電体キャパシタの製造方法が提供される。
【００１０】
本発明の他の観点によると、
基板の上に形成された下部電極と、
前記下部電極の上に配置され、結晶粒が柱状である強誘電体膜と、
前記強誘電体膜の上に配置され、ペロブスカイト構造を持つ導電性酸化物膜で形成され、結晶粒が柱状である中間膜と、
前記中間膜の上に配置され、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなり、結晶粒が柱状である第１の上部電極と、
前記第１の上部電極の上に配置され、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなり、アモルファスまたは微結晶の第２の上部電極と
を有する強誘電体キャパシタが提供される。
【発明の効果】
【００１１】
第１の上部電極膜を、第２の上部電極膜よりも高温で成膜するため、第１の上部電極膜の成膜中に、中間膜内の水分が除去されやすい。このため、中間膜内の水分に起因する強誘電体膜の劣化を抑制することができる。
【図面の簡単な説明】
【００１２】
【図１−１】（１Ａ）〜（１Ｃ）は、実施例１による強誘電体キャパシタの製造方法の製造途中段階における基板の断面図である。
【図１−２】（１Ｄ）〜（１Ｅ）は、実施例１による強誘電体キャパシタの製造方法の製造途中段階における基板の断面図であり、（１Ｆ）は、完成した強誘電体キャパシタの断面図である。
【図２】第１の上部電極膜の成膜温度、成膜時の酸素流量比、及び成膜される膜の状態の関係を示すグラフである。
【図３】中間膜の厚さとＱｓｗとの関係を示すグラフである。
【図４】第１の上部電極膜の成膜温度とＱｓｗとの関係を示すグラフである。
【図５】印加電圧とＱｓｗとの関係を示すグラフである。
【図６】第１の強誘電体膜の厚さ及び第２の強誘電体膜の厚さが異なる複数の強誘電体キャパシタのＱｓｗを示すグラフである。
【図７−１】（７Ａ）〜（７Ｂ）は、実施例２による強誘電体メモリの製造方法の製造途中段階における基板の断面図である。
【図７−２】（７Ｃ）〜（７Ｄ）は、実施例２による強誘電体メモリの製造方法の製造途中段階における基板の断面図である。
【図７−３】（７Ｅ）〜（７Ｆ）は、実施例２による強誘電体メモリの製造方法の製造途中段階における基板の断面図である。
【図７−４】（７Ｇ）〜（７Ｈ）は、実施例２による強誘電体メモリの製造方法の製造途中段階における基板の断面図である。
【図７−５】（７Ｉ）は、実施例２による強誘電体メモリの製造方法の製造途中段階における基板の断面図であり、（７Ｊ）は、実施例２の方法で製造された強誘電体メモリの断面図である。
【図８】強誘電体メモリの等価回路図である。
【図９】実施例３の方法で製造された強誘電体メモリの断面図である。
【発明を実施するための形態】
【００１３】
［実施例１］
図１Ａ〜図１Ｆを参照して、実施例１による強誘電体キャパシタの製造方法について説明する。
【００１４】
図１Ａに示すように、基板１０の上に、下部電極膜１１を形成する。下部電極膜１１には、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓ等の貴金属が用いられる。実施例１においては、下部電極膜１１にＰｔを用いた。下部電極膜１１の厚さは、例えば５０ｎｍ〜１５０ｎｍの範囲内である。下部電極膜１１の形成には、例えばスパッタリングが適用される。成膜条件は、例えば下記の通りである。
・基板温度  ３５０℃
・スパッタリングガス  Ａｒ
・圧力  １Ｐａ
・ＤＣパワー  ０．３ｋＷ
下部電極膜１１を成膜した後、結晶性を向上させるための熱処理を行う。この熱処理には、例えばラピッドサーマルアニール（ＲＴＡ）が適用される。熱処理条件は、例えば下記の通りである。
・雰囲気  不活性ガス、例えばＡｒ
・熱処理温度  ６５０℃
・熱処理時間  ６０秒
下部電極膜１１の上に、アモルファス状態の貴金属酸化物膜１２を形成する。貴金属酸化物膜１２に含まれる貴金属は、例えばＰｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、またはＯｓである。実施例１においては、貴金属酸化物膜１２に、Ｐｔの酸化物を用いた。貴金属酸化物膜１２の厚さは、例えば０．１ｎｍ〜３ｎｍの範囲内とする。貴金属酸化物膜１２の形成には、例えばスパッタリングが適用される。成膜条件は、例えば下記の通りである。
・基板温度  １００℃〜４００℃
・スパッタリングガス  ＡｒとＯ２（ＡｒとＯ２との流量比２０：８０）
・圧力  １Ｐａ
・ＤＣパワー  ０．１Ｗ〜０．３Ｗ
なお、下部電極膜１１を形成した後、大気中に放置して下部電極膜１１の表面を自然酸化させることにより、貴金属酸化物膜１２を形成してもよい。
【００１５】
貴金属酸化物膜１２の上に、第１の強誘電体膜１５を形成する。第１の強誘電体膜１５には、チタン酸ジルコン酸鉛（ＰＺＴ）、Ｌａを添加したＰＺＴ（ＰＬＺＴ）、ＬａとＣａとＳｒとを添加したＰＺＴ（ＣＳＰＬＺＴ）等の、ペロブスカイト構造の強誘電体材料が用いられる。実施例１においては、ＣＳＰＬＺＴを用いた。第１の強誘電体膜１５の厚さは、例えば３０ｎｍ〜１５０ｎｍである。第１の強誘電体膜１５の成膜には、例えばＲＦスパッタリングが適用される。成膜条件は、例えば下記の通りである。
・ターゲット  ＣＳＰＬＺＴ
・基板温度  ３０℃〜１００℃
・スパッタリングガス  Ａｒ
・圧力  ０．８Ｐａ〜１．１Ｐａ
・ＲＦパワー  １．０ｋＷ
上記条件で形成した第１の強誘電体膜１５は、結晶化しておらず、アモルファス状態である。
【００１６】
第１の強誘電体膜１５の堆積に、有機金属化学気相成長（ＭＯＣＶＤ）法、ゾルゲル法、有機金属分解（ＭＯＤ）法、化学溶液堆積（ＣＳＤ）法、ＣＶＤ法、エピタキシャル成長法を適用してもよい。ＭＯＣＶＤ法を適用する場合には、成膜後の第１の強誘電体膜１５は結晶化されている。
【００１７】
図１Ｂに示すように、ＡｒとＯ２との混合ガス中でＲＴＡを行うことにより、第１の強誘電体膜１５を結晶化する。熱処理条件は、例えば下記の通りである。
・熱処理温度  ５５０℃〜６５０℃
・熱処理時間  ９０秒
この熱処理により、第１の強誘電体膜１５が結晶化され、柱状結晶構造の第１の強誘電体膜１５が得られる。本明細書において、「柱状結晶構造」とは、結晶粒の各々が結晶性膜の底面から上面まで達し、複数の結晶粒が面内方向に分布している構造を意味する。結晶粒の面内寸法は、２０ｎｍ〜２００ｎｍの範囲内である。
【００１８】
さらに、この熱処理により、アモルファス状の貴金属酸化物膜１２（図１Ａ）が還元されて貴金属膜１２Ａが得られる。貴金属酸化物膜１２内の酸素は、第１の強誘電体膜１５内に拡散し、第１の強誘電体膜１５の酸素欠損を補償する。下部電極膜１１と貴金属膜１２Ａとが、強誘電体キャパシタの下部電極膜１３として作用する。下部電極膜１１の上に直接第１の強誘電体膜１５を形成する場合に比べて、下部電極膜１３と第１の強誘電体膜１５との界面を良好な状態に制御することができる。下部電極膜１１と貴金属膜１２Ａとの密着性、結晶的な連続性を考慮して、貴金属酸化物膜１２（図１Ｂ）に含まれる貴金属を、下部電極膜１１に含まれる貴金属と同一にすることが好ましい。
【００１９】
図１Ｃに示すように、結晶化した第１の強誘電体膜１５の上に、アモルファスまたは微結晶の第２の強誘電体膜１６を形成する。第２の強誘電体膜１６には、その下の第１の強誘電体膜１５と同じ材料が用いられる。第２の強誘電体膜１６の厚さは、例えば５ｎｍ〜２０ｎｍの範囲内である。第１の強誘電体膜１５の形成には、例えばＲＦスパッタリングが適用される。成膜条件は、第１の強誘電体膜１５を成膜するときのスパッタリング条件と同一である。第２の強誘電体膜１６の表面は、結晶化した第１の強誘電体膜１５の表面よりも平坦性が高い。
【００２０】
図１Ｄに示すように、第２の強誘電体膜１６の上に、アモルファス状の中間膜２０を形成する。中間膜２０には、ペロブスカイト構造の導電性酸化物が用いられる。一例として、ＳｒＲｕＯ３等の、Ｓｒ、Ｒｕ、及びＯを含む導電材料、ＳｒＴｉＯ３等のＳｒ、Ｔｉ、及びＯを含む導電材料、ＬａＳｒＭｎＯ３等のＬａ、Ｓｒ、Ｍｎ、及びＯを含む導電材料、ＬａＳｒＣｏＯ３等のＬａ、Ｓｒ、Ｃｏ、及びＯを含む導電材料を用いることができる。実施例１では、ＳｒＲｕＯ３（以下、「ＳＲＯ」という。）を用いた。中間膜２０の厚さは、例えば１ｎｍ〜５ｎｍの範囲内である。中間膜２０の成膜条件は、例えば下記の通りである。
・ターゲット  Ｂｉ２Ｏ３を２ｗｔ％添加したＳＲＯセラミック
・基板温度  室温〜３５０℃（より好ましくは５０℃〜７０℃）
・スパッタリングガス  Ａｒ
・圧力  ０．５Ｐａ
・ＤＣパワー  ０．３５ｋＷ
中間膜２０の上に、結晶性の第１の上部電極膜２１を形成する。第１の上部電極膜２１には、例えば酸化イリジウムが用いられる。第１の上部電極膜２１の厚さは、例えば１０ｎｍ〜７０ｎｍの範囲内であり、より好ましくは２０ｎｍ〜５０ｎｍの範囲内である。第１の上部電極膜２１の形成には、例えば反応性スパッタリングが適用される。成膜条件は、例えば下記の通りである。
・基板温度  １５０℃〜３５０℃
・スパッタリングガス  ＡｒとＯ２との混合ガス（ＡｒとＯ２との流量比７０：３０）
・圧力  ２Ｐａ
・ＤＣパワー  １ｋＷ
上記基板温度で形成された第１の上部電極膜２１は、結晶化されており、柱状結晶構造を有する。結晶化した第２の強誘電体膜１６の結晶粒の面内寸法が、２０ｎｍ〜２００ｎｍの範囲内であるのに対し、第１の上部電極膜２１の結晶粒の面内寸法は、それよりも小さく、１ｎｍ〜１０ｎｍの範囲内である。
【００２１】
図１Ｅに示すように、酸素を含む雰囲気中でＲＴＡを行う。熱処理条件は、例えば下記の通りである。
・熱処理温度  ７００℃〜７５０℃
・熱処理時間  １２０秒
・雰囲気ガス  ＡｒとＯ２との混合ガス
・総流量に対するＯ２流量の比  １．０％〜２０％
この熱処理により、アモルファスまたは微結晶の第２の強誘電体膜１６（図１Ｄ）が結晶化される。このとき、既に結晶化している第１の強誘電体膜１５（図１Ｄ）の結晶粒から結晶が成長する。このため、第１の強誘電体膜１５及び第２の強誘電体膜１６が一体化して、柱状結晶構造を有する強誘電体膜１７が形成される。さらに、中間膜２０においても、強誘電体膜１７の結晶粒から結晶成長が生じ、中間膜２０も柱状結晶構造になる。
【００２２】
第１の上部電極膜２１（図１Ｄ）を形成するときの下地表面はアモルファスであるため、結晶化した膜の上に形成する場合に比べて、中間膜２０と第１の上部電極膜２１との界面の平坦度が高い。このため、強誘電体キャパシタの電気的特性を向上させることができる。中間膜２０は、強誘電体膜１７の構成元素と第１の上部電極膜２１の構成元素との相互拡散を防止する機能を持つ。これにより、強誘電体膜１７の表層部分に第１の上部電極膜２１の構成元素が拡散することに起因する強誘電性の低下または消滅を抑制することができる。
【００２３】
熱処理時に、第１の上部電極膜２１及び中間膜２０を通って、強誘電体膜１７に酸素が供給される。これにより、強誘電体膜１７の酸素欠損が補償される。第１の上部電極膜２１が柱状結晶構造であるため、アモルファスまたは微結晶である場合に比べて、酸素の透過性が高い。このため、強誘電体膜１７に十分な酸素を供給することができる。酸素を透過させるために、第１の上部電極膜２１は、必要以上に厚くする必要なない。
【００２４】
また、この熱処理により、強誘電体膜１７と第１の上部電極膜２１との密着性が高まる。
【００２５】
熱処理温度が７００℃より低い場合には、強誘電体膜１７と第１の上部電極膜２１との界面の状態が面内で不均一になり易い。また、熱処理温度が７５０℃より高い場合には、強誘電体膜１７内のＰｂの蒸発、ＳＲＯの分解等が生じやすくなる。このため、熱処理温度は、上述のように、７００℃〜７５０℃の範囲内とすることが好ましい。
【００２６】
総流量に対するＯ２の流量比は、異常酸化を防止するために、２０％以下とすることが好ましい。
【００２７】
図１Ｆに示すように、第１の上部電極膜２１の上に、アモルファスまたは微結晶の第２の上部電極膜２２を形成する。第２の上部電極膜２２には、例えば酸化イリジウムが用いられる。第２の上部電極膜２２の厚さは、例えば７０ｎｍ〜２００ｎｍの範囲内とする。第２の上部電極膜２２の形成には、例えばスパッタリングが適用される。成膜条件は、例えば下記の通りである。
・基板温度  ０℃〜１００℃
・スパッタリングガス  ＡｒとＯ２との混合ガス
・総流量に対するＯ２ガス流量の比  ４０％以上
・圧力  １．５Ｐａ〜２．０Ｐａ
・ＤＣパワー  １ｋＷ
基板温度を、第１の上部電極膜２１を形成するときの基板温度よりも低くし、第２の上部電極膜２２を、柱状結晶構造ではなく、アモルファスまたは微結晶にする。また、第２の上部電極膜２２の組成比は、第１の上部電極膜２１の組成比よりも、化学量論的組成比に近い。アモルファスまたは微結晶で、かつ化学量論的組成比に近い第２の上部電極膜２２は、柱状結晶構造で、化学量論的組成比より酸素が少ない第１の上部電極膜２１に比べて、水分や水素の拡散を防止する機能が高い。このため、第２の上部電極膜２２は、後工程で強誘電体膜１７に水分や水素が供給されることを抑制する機能を持つ。従って、第２の上部電極膜２２は、第１の上部電極膜２１よりも厚くすることが好ましい。
【００２８】
第１の上部電極膜２１と第２の上部電極膜２２との２層が、強誘電体キャパシタの上部電極膜２３として作用する。
【００２９】
実施例１では、図１Ｄに示した工程における第１の上部電極膜２１の成膜温度が１５０℃以上に設定されている。このため、中間膜２０に吸着されている水分が、第１の上部電極膜２１の成膜中に除去される。中間膜２０に水分が残留していると、水分が強誘電体膜１７内に拡散し、強誘電体キャパシタの電気的特性が低下する。第１の上部電極膜２１を、１５０℃以上の温度で成膜することにより、残留水分に起因する強誘電体キャパシタの電気的特性の劣化を抑制することができる。
【００３０】
また、成膜温度を３５０℃以下にすることにより、異常成長を抑制し、第１の上部電極膜２１と強誘電体膜１７との界面における欠陥の発生を抑制することができる。
【００３１】
図２に、図１Ｄに示した第１の上部電極膜２１の成膜温度、スパッタガスの全流量に対するＯ２ガスの流量の比（以下、「酸素流量比」という。）、及び形成される第１の上部電極膜２１の組成及び結晶状態の関係を示す。成膜時のＤＣパワーは１ｋＷとした。
【００３２】
スパッタガス中の酸素流量比が約１２％以下の場合には、酸化イリジウムではなく、金属のイリジウム膜が形成される。形成されるイリジウム膜は、柱状結晶構造になる。酸素流量比が１２％より高くなると、酸化イリジウムと金属イリジウムとが混在した膜が形成される。さらに酸素流量比を高めると、金属イリジウムは形成されず、酸化イリジウムのみの膜が形成される。金属イリジウムと酸化イリジウムとが混在する膜が形成される酸素流量比の条件と、酸化イリジウム膜のみが形成される酸素流量比の条件との境界は、成膜温度に依存する。
【００３３】
成膜温度及び酸素流量比を、酸化イリジウム膜のみが形成される条件に設定しても、成膜温度が４０℃以下であれば、形成される酸化イリジウム膜はアモルファス状態である。また、成膜温度が４０℃〜１００℃の範囲内であれば、形成される酸化イリジウム膜は微結晶状態である。柱状結晶構造の酸化イリジウム膜を形成するためには、成膜温度を１５０℃〜３５０℃の範囲内とすることが好ましい。酸素流量比の好適な範囲は、約２０％〜５０％の範囲内である。
【００３４】
なお、第２の上部電極膜２２を形成するときの酸素流量比は、第２の上部電極膜２２の組成を化学量論的組成比に近づけるために、第１の上部電極膜２１を形成するときの酸素流量比よりも高くすることが好ましい。
【００３５】
ＤＣパワーを変化させると、図２に示した柱状結晶構造が得られる領域の酸素流量比の好適な範囲が変動する。例えば、ＤＣパワーを１ｋＷから０．５ｋＷに低下させると、好適な酸素流量比は、ＤＣパワーが１ｋＷのときの好適な酸素流量比の約１／２になる。ＤＣパワーを２ｋＷに増加させると、好適な酸素流量比は、ＤＣパワーが１ｋＷのときの好適な酸素流量比の約２倍になる。
【００３６】
柱状結晶構造を有する第１の上部電極膜２１の結晶粒の面内寸法は、成膜時の基板温度、酸素流量比、ＤＣパワー等の成膜条件に依存する。ＤＣパワーを大きくすると、形成される酸化イリジウム膜の酸化度が低くなり（酸素の組成比が小さくなり）、結晶粒の寸法が大きくなる。酸化イリジウム膜の酸化度が高くなると、異常成長が生じやすくなる。異常成長が生じにくい条件で成膜すると、酸化イリジウム膜の結晶粒の面内寸法は１ｎｍ〜１０ｎｍの範囲内になる。従って、第１の上部電極膜２１は、結晶粒の面内寸法が１ｎｍ〜１０ｎｍの範囲内になる条件で成膜することが好ましい。
【００３７】
図３に、中間膜２０の厚さと、形成された強誘電体キャパシタのＱｓｗとの関係を示す。横軸は、中間膜２０の厚さを単位「ｎｍ」で表し、縦軸は、Ｑｓｗを単位「μＣ／ｃｍ２」で表す。第１の強誘電体膜１５（図１Ｂ）の厚さを７０ｎｍとし、第２の強誘電体膜１６（図１Ｃ）の厚さを１０ｎｍとした。中間膜２０（図１Ｄ）の厚さは、０ｎｍ〜５ｎｍの間で変化させた。第１の上部電極膜２１（図１Ｄ）を２０℃で形成した比較例の試料と、３００℃で形成した実施例１の試料とを準備した。Ｑｓｗの測定は、印加電圧１．１Ｖ及び１．８Ｖで行った。
【００３８】
黒丸記号及び星型記号は、それぞれ比較例の試料に１．１Ｖ及び１．８Ｖを印加したときの測定結果を示す。黒三角記号及び黒四角記号は、それぞれ実施例１の試料に１．１Ｖ及び１．８Ｖを印加したときの測定結果を示す。なお、厳密には、中間膜の厚さが０ｎｍの試料、すなわち中間膜２０を形成していない試料は、実施例１による試料には該当しない。
【００３９】
中間膜２０を形成することにより、Ｑｓｗが大きくなっていることがわかる。ただし、中間膜２０が厚くなるに従って、Ｑｓｗが徐々に低下している。これは、中間膜２０内の元素が強誘電体膜１７内へ拡散してしまうためと考えられる。中間膜２０の厚さが１ｎｍ〜５ｎｍの範囲内であれば、中間膜２０を配置することによるＱｓｗの改善効果が得られていることがわかる。
【００４０】
第１の上部電極膜２１の成膜温度を２０℃から３００℃にすると、Ｑｓｗが大きくなることがわかる。これは、第１の上部電極膜２１の成膜時に、中間膜２０内の水分が除去されたためである。中間膜２０内の水分が除去されたため、水分に起因する強誘電体膜１７の強誘電性の劣化が抑制される。また、第１の上部電極膜２１を高温で成膜するため、中間膜２０の表面に付着していた不純物も、第１の上部電極２１の成膜時に除去され易い。不純物が除去されることにより、不純物が強誘電体膜１７に拡散することに起因する強誘電性の劣化も抑制される。このため、大きなＱｓｗが発現していると考えられる。
【００４１】
図４に、第１の上部電極膜２１（図１Ｄ）の成膜温度と、形成された強誘電体キャパシタのＱｓｗとの関係を示す。横軸は、第１の上部電極膜２１の成膜温度を単位「℃」で表し、縦軸は、Ｑｓｗを単位「μＣ／ｃｍ２」で表す。第１の強誘電体膜１５（図１Ｂ）の厚さを７０ｎｍとし、第２の強誘電体膜１６（図１Ｃ）の厚さを１０ｎｍとした。中間膜２０（図１Ｄ）の厚さは、１ｎｍとした。黒丸記号及び黒四角記号は、それぞれ印加電圧が１．１Ｖ及び１．８ＶのときのＱｓｗを示す。
【００４２】
第１の上部電極膜２１の成膜温度を１００℃にすると、成膜温度が２０℃のときに比べてＱｓｗが低下している。Ｑｓｗが低下した原因として、第１の上部電極膜２１の成膜時に、中間膜２０の表面に付着していた不純物が第２の強誘電体膜１６（図１Ｄ）内に拡散するためと考えられる。また、成膜温度が１００℃の時には、図２に示したように、第１の上部電極膜２１がアモルファス状態と柱状結晶構造との間の微結晶状態になる。このため、第１の上部電極膜２１の面内均一性が悪く、第１の上部電極膜２１と第２の強誘電体膜１６との間に良好な界面が得られていないと考えられる。良好な界面が得られないことも、Ｑｓｗ低下の原因と考えられる。
【００４３】
第１の上部電極膜２１の成膜温度を１５０℃以上にすると、成膜温度を２０℃にした場合に比べて、大きなＱｓｗが得られている。これは、中間膜２０の表面に付着した不純物や、中間膜２０内の水分が除去されたためと考えられる。なお、異常成長を抑制するために、第１の上部電極膜２１の成膜温度は３５０℃以下とすることが好ましい。
【００４４】
図５に、印加電圧とＱｓｗとの関係を示す。横軸は、印加電圧を単位「Ｖ」で表し、縦軸は、Ｑｓｗを単位「μＣ／ｃｍ２」で表す。黒四角記号が、実施例１による方法で作製した試料の測定結果を示す。第１の強誘電体膜１５（図１Ｂ）の厚さを７０ｎｍとし、第２の強誘電体膜１６（図１Ｃ）の厚さを１０ｎｍとした。中間膜２０（図１Ｄ）の厚さは２ｎｍとし、第１の上部電極膜２１の成膜温度は３００℃とした。比較のために、第１の上部電極膜２１の成膜温度を２０℃にして作製した試料の測定結果を星型記号で示す。さらに、中間膜２０を配置しない試料の測定結果を、黒丸記号及び黒三角記号で示す。黒丸記号及び黒三角記号の試料は、それぞれ第１の上部電極膜２１の成膜温度を２０℃及び３００℃にして作製した。
【００４５】
中間膜２０の有無に関わらず、第１の上部電極膜２１の成膜温度を２０℃から３００℃に高めることにより、Ｑｓｗが大きくなっていることがわかる。また、第１の上部電極膜２１の成膜温度が３００℃の場合、中間膜２０を配置した実施例１の試料のＱｓｗの方が、中間膜を配置しない試料（黒三角記号）のＱｓｗよりも大きいことがわかる。
【００４６】
図６に、第１の強誘電体膜１５（図１Ｂ）及び第２の強誘電体膜１６（図１Ｃ）の厚さが異なる複数の試料のＱｓｗの測定結果を示す。印加電圧は、１．１Ｖ及び１．８Ｖとした。図６においては、中間膜２０の厚さが２ｎｍの試料と、中間膜を形成しない試料とを対比して示している。第１の上部電極膜２１の成膜温度は３００℃とした。
【００４７】
第２の強誘電体膜の厚さが０の試料は、図１Ｂの第１の強誘電体膜１５の上に、直接、中間膜２０（図１Ｄ）または第１の上部電極膜２１（図１Ｄ）が配置された構造を有する。第２の強誘電体膜１６を形成することにより、Ｑｓｗが大きくなることがわかる。これは、アモルファスまたは微結晶の第２の強誘電体膜１６を形成することにより、強誘電体膜１７（図１Ｅ）と第１の上部電極膜２１との間の界面を平坦にすることができるためである。
【００４８】
また、中間膜２０を配置することにより、大きなＱｓｗが得られることがわかる。これは、中間膜２０が、強誘電体膜１７と第１の上部電極膜２１との間の元素の相互拡散を抑制しているためである。特に、アモルファスまたは微結晶の第２の強誘電体膜１６を形成しておくことにより、中間膜２０によるＱｓｗの改善の効果が大きい。これは、中間膜２０を形成するときの下地表面が平坦であることに起因する。
【００４９】
第１の強誘電体膜１５が薄い方が、中間膜２０を形成することによるＱｓｗの改善効果が高いことがわかる。以下、この理由について考察する。
【００５０】
中間膜２０が配置されていない場合には、第１の上部電極膜２１内の元素が強誘電体膜１７内に拡散することにより、強誘電体膜１７の表層の一部分の強誘電性が低下または消失する。このため、Ｑｓｗが低下すると考えられる。強誘電体膜１７が薄くなると、拡散によって強誘電性が低下または消失する部分の占める割合が高くなる。このため、Ｑｓｗの低下が顕著になる。言い換えると、中間膜２０を配置することの効果は、強誘電体膜１７が薄いほど顕著に現れる。
【００５１】
［実施例２］
図７Ａ〜図７Ｊ、及び図８を参照して、実施例２による強誘電体メモリの製造方法について説明する。
【００５２】
図７Ａに示すように、シリコンからなる半導体基板３０の表層部に素子分離絶縁膜３１が形成されている。素子分離絶縁膜３１の形成には、シャロートレンチアイソレーション（ＳＴＩ）、シリコン局所酸化（ＬＯＣＯＳ）等が適用される。素子分離絶縁膜３１によって画定された活性領域の表層部に、ｐ型ウェル３２が形成されている。活性領域上に、ＭＯＳトランジスタ３３が形成されている。
【００５３】
ＭＯＳトランジスタ３３を覆うように、半導体基板３０の上に、酸化窒化シリコン等からなる絶縁膜３５を形成する。絶縁膜３５の形成には、例えばプラズマ励起型化学気相成長（プラズマＣＶＤ）が適用される。絶縁膜３５の厚さは、例えば２００ｎｍである。絶縁膜３５の上に、酸化シリコン等からなる層間絶縁膜３６を形成する。層間絶縁膜３６の形成には、例えばテトラエトキシシラン（ＴＥＯＳ）を用いたプラズマＣＶＤが適用される。層間絶縁膜３６の堆積後、化学機械研磨（ＣＭＰ）を施すことにより、表面の平坦化を行う。半導体基板３０の表面から層間絶縁膜３６の上面までの高さを、例えば７８５ｎｍとする。
【００５４】
層間絶縁膜３６及び絶縁膜３５に複数のビアホール３７を形成する。ビアホール３７の直径は、例えば０．２５μｍである。ビアホール３７の側面及び底面を密着膜３８で覆い、ビアホール３７内をタングステン等の導電プラグ３９で埋め込む。導電プラグ３９は、それぞれＭＯＳトランジスタ３３のソース及びドレインに電気的に接続される。密着膜３８は、例えば厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜との２層で構成される。
【００５５】
層間絶縁膜３６及び導電プラグ３９の上に、酸化窒化シリコンからなる絶縁膜４０を形成する。絶縁膜４０の形成には、例えばプラズマＣＶＤが適用される。絶縁膜４０の厚さは、例えば１００ｎｍである。絶縁膜４０の上に、酸化シリコンからなる絶縁膜４１を形成する。絶縁膜４１の形成には、例えばＴＥＯＳを用いたプラズマＣＶＤが適用される。絶縁膜４１の厚さは、例えば１３０ｎｍである。絶縁膜４０、４１は、導電プラグ３９の酸化を防止する。
【００５６】
絶縁膜４１の上に、酸化アルミニウムからなる密着膜４２を形成する。密着膜４２の形成には、例えばスパッタリングが適用される。密着膜４２の厚さは、例えば２０ｎｍである。密着膜４２は、その上に形成する強誘電体キャパシタの下部電極の密着性を高める。密着膜４２を形成した後、酸素雰囲気中でＲＴＡを行う。一例として、熱処理温度は６５０℃であり、熱処理時間は６０秒である。
【００５７】
図７Ｂに示すように、密着膜４２の上に、下部電極膜５１、強誘電体膜５２、中間膜５３、及び上部電極膜５４を形成する。これらの膜の形成には、実施例１による方法が適用される。下部電極膜５１、強誘電体膜５２、中間膜５３、及び上部電極膜５４は、それぞれ図１Ｆの下部電極膜１３、強誘電体膜１７、中間膜２０、及び上部電極膜２３に対応する。
【００５８】
図７Ｃに示すように、上部電極膜５４の上に、ＴｉＮ等からなるハードマスク膜６０を形成する。ハードマスク膜６０の形成には、例えばスパッタリングが適用される。ハードマスク膜６０の厚さは、例えば３４ｎｍとする。ハードマスク膜６０として、ＴｉＮ以外に、ＴａＮ、ＴｉＯＮ、ＴｉＯｘ、ＴａＯｘ、ＴａＯＮ、ＴｉＡｌＯｘ、ＴａＡｌＯｘ、ＴｉＡｌＯＮ、ＴａＡｌＯＮ、ＴｉＳｉＯＮ、ＴａＳｉＯＮ、ＴｉＳｉＯｘ、ＴａＳｉＯｘ、ＡｌＯｘ、ＺｒＯｘ等を用いてもよい。
【００５９】
図７Ｄに示すように、ハードマスク膜６０の上に、レジストパターン６１を形成する。レジストパターン６１は、強誘電体キャパシタの上部電極が配置される領域を覆う。レジストパターン６１をエッチングマスクとして、ハードマスク膜６０、上部電極膜５４、及び中間膜５３をエッチングする。このエッチングには、Ａｒと少量のＣｌ２との混合ガスを用いたプラズマエッチング（イオンミリング）が適用される。
【００６０】
図７Ｅに示すように、レジストパターン６１（図７Ｄ）及びハードマスク膜６０（図７Ｄ）を除去する。ハードマスク膜６０を除去した後、酸素を含む雰囲気中で、熱処理を行う。一例として、熱処理温度は６００℃〜７００℃、熱処理時間は４０分とする。この熱処理により、強誘電体膜５２に加えられたダメージが回復する。
【００６１】
図７Ｆに示すように、上部電極膜５４の上に、レジストパターン６２を形成する。レジストパターン６２は、強誘電体キャパシタの強誘電体膜が配置される領域を覆う。レジストパターン６２をエッチングマスクとして、強誘電体膜５２をエッチングする。強誘電体膜５２のエッチング後、レジストパターン６２を除去する。
【００６２】
レジストパターン６２を除去した後、酸素雰囲気中で、熱処理を行う。一例として、熱温度は３００℃〜６５０℃、熱処理時間は３０分〜１２０分である。
【００６３】
図７Ｇに示すように、下部電極膜５１、及びパターニングされた強誘電体膜５２、中間膜５３、及び上部電極膜５４の上に、酸化アルミニウムからなる保護膜６５を形成する。保護膜６５の形成には、スパッタリングまたはＣＶＤが適用される。保護膜６５の厚さは、例えば２０ｎｍ〜５０ｎｍの範囲内とする。保護膜６５を形成した後、酸素雰囲気中で熱処理を行う。一例として、熱処理温度は４００℃〜６００℃、熱処理時間は３０分〜１２０分とする。
【００６４】
図７Ｈに示すように、保護膜６５の上に、レジストパターン６６を形成する。レジストパターン６６は、強誘電体キャパシタの下部電極が配置される領域を覆う。レジストパターン６６をエッチングマスクとして、保護膜６５、下部電極膜５１、及び密着膜４２をエッチングする。密着膜４２をエッチングした後、レジストパターン６６を除去する。下部電極膜５１、強誘電体膜５２、及び上部電極膜５４が、強誘電体キャパシタ５０を構成する。なお、強誘電体膜５２と上部電極膜５４との間に、中間膜５３が配置されている。
【００６５】
レジストパターン６６を除去した後、酸素雰囲気中で熱処理を行う。一例として、熱処理温度は３００℃〜４００℃、熱処理時間は３０分〜１２０分とする。
【００６６】
図７Ｉに示すように、絶縁膜４１、強誘電体キャパシタ５０、及び保護膜６５の上に、酸化アルミニウムからなる保護膜６８を形成する。保護膜６８の形成には、スパッタリングまたはＣＶＤが適用される。保護膜６８の厚さは、例えば２０ｎｍとする。保護膜６８を形成した後、酸素雰囲気中で熱処理を行う。一例として、熱処理温度は５００℃〜７００℃、熱処理時間は３０分〜１２０分とする。この熱処理は、強誘電体膜５２に酸素を供給し、強誘電体キャパシタ５０の電気的特性を向上させるためのものである。
【００６７】
図７Ｊに示すように、保護膜６８の上に、酸化シリコンからなる層間絶縁膜７０を形成する。層間絶縁膜７０の厚さは、例えば１．４μｍとする。層間絶縁膜７０の堆積には、例えばＴＥＯＳを用いたプラズマＣＶＤが適用される。層間絶縁膜７０を堆積した後、ＣＭＰを施すことにより、その表面を平坦化する。
【００６８】
層間絶縁膜７０の表面を平坦化した後、Ｎ２ＯガスまたはＮ２ガスのプラズマ中で熱処理を行う。一例として、熱処理温度は３５０℃、熱処理時間は２分とする。この熱処理により、層間絶縁膜７０に含有されていた水分が除去される。さらに、層間絶縁膜７０が変質し、水分を吸収し難くなる。
【００６９】
熱処理後、層間絶縁膜７０の上に、酸化アルミニウムからなる保護膜７１を形成する。保護膜７１の形成には、スパッタリングまたはＣＶＤが適用される。保護膜７１の厚さは、例えば２０ｎｍ〜５０ｎｍとする。
【００７０】
保護膜７１の上に、酸化シリコンからなる層間絶縁膜７２を形成する。層間絶縁膜７２の形成には、ＴＥＯＳを用いたプラズマＣＶＤが適用される。層間絶縁膜７２の厚さは、例えば３００ｎｍとする。
【００７１】
層間絶縁膜７２の上面から、上部電極膜５４に達するビアホール、及び下部電極膜５１に達するビアホールを形成する。これらのビアホールを形成した後、酸素雰囲気中で熱処理を行う。一例として、熱処理温度は４００℃〜６００℃、熱処理時間は３０分〜１２０分とする。この熱処理は、強誘電体膜５２に酸素を供給して、強誘電体キャパシタ５０の電気的特性を向上させるためのものである。酸素雰囲気に代えて、オゾン雰囲気で熱処理を行ってもよい。
【００７２】
次に、層間絶縁膜７２の上面から、導電プラグ３９の上面まで達するビアホールを形成する。これらのビアホールを形成した後、不活性ガス雰囲気中で熱処理を行う。この熱処理は、層間絶縁膜７０、７２、及び絶縁膜４０、４１内のガスを脱離させるためのものである。
【００７３】
Ａｒプラズマを用いて、ビアホールの底面の清浄化を行う。清浄化後、これらのビアホールの側面及び底面を密着膜７５で覆う。密着膜７５には、例えば厚さ５０ｎｍ〜１５０ｎｍのＴｉＮ膜が用いられる。ビアホール内を、タングステン等からなる導電プラグ７６で埋め込む。
【００７４】
層間絶縁膜７２の上に、配線７８を形成する。配線７８は、例えば、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜、及びＴｉＮ膜がこの順番に積層された積層構造を有する。
【００７５】
図８に、強誘電体メモリの等価回路図を示す。図の横方向に延びる複数のワード線ＷＬと、縦方向に延びる複数のビット線ＢＬとの交差箇所の各々に、１つのメモリセルが配置されている。メモリセルの各々は、ＭＯＳトランジスタ３３（図７Ｊ）と強誘電体キャパシタ５０（図７Ｊ）とにより構成される。ワード線ＷＬに対応してプレート線ＰＬが配置されている。
【００７６】
ＭＯＳトランジスタ３３のゲート電極がワード線ＷＬに接続され、ソースがビット線ＢＬに接続され、ドレインが強誘電体キャパシタ５０の一方の電極に接続されている。強誘電体キャパシタ５０の他方の電極はプレート線ＰＬに接続されている。ワード線ＷＬに電気信号を印加してＭＯＳトランジスタ３３を導通状態にすると、ビット線ＢＬとプレート線ＰＬとの間の電位差に相当する電圧が、強誘電体キャパシタ５０に印加され、データの書き込みが行われる。また、ＭＯＳトランジスタ３３を導通状態にすることにより、強誘電体キャパシタ５０の自発分極の極性に対応してビット線ＢＬに電気信号が出力され、データの読出しが行われる。
【００７７】
実施例２では、強誘電体キャパシタ５０の形成に、実施例１の方法を適用している。このため、Ｑｓｗの大きな強誘電体キャパシタ５０が得られる。
【００７８】
［実施例３］
図９に、実施例３による強誘電体メモリの断面図を示す。実施例２による強誘電体メモリは、平坦な絶縁膜上に強誘電体キャパシタを配置した所謂プレーナ型であった。これに対し、実施例３による強誘電体メモリは、導電プラグの上に強誘電体キャパシタを配置した所謂スタック型である。
【００７９】
図９に示すように、シリコンからなる半導体基板８０の表層部に素子分離絶縁膜８１が形成されている。素子分離絶縁膜８１により、活性領域が画定されている。活性領域の表層部に、ｐ型ウェル８２が形成されている。活性領域内に、２つのＭＯＳトランジスタ８３が形成されている。
【００８０】
一方のＭＯＳトランジスタ８３を含むメモリセルと、他方のＭＯＳトランジスタ８３を含むメモリセルとの構造は同一であるため、以下、一方のＭＯＳトランジスタ８３を含むメモリセルの構造について説明する。
【００８１】
半導体基板８０の上に、ＭＯＳトランジスタ８３を覆うように、酸化窒化シリコンからなる厚さ２００ｎｍの絶縁膜８４が形成されている。その上に、酸化シリコンからなる層間絶縁膜８５が形成されている。層間絶縁膜８５の表面は平坦化されており、下地の平坦な領域における層間絶縁膜８５の厚さは、例えば７００ｎｍである。
【００８２】
層間絶縁膜８５及び絶縁膜８４に、ＭＯＳトランジスタ８３のソース領域まで達するビアホール、及びドレイン領域まで達するビアホールが形成されている。ビアホールの直径は、約０．２５μｍである。このビアホールの内面が密着膜で覆われ、ビアホール内に、タングステン（Ｗ）からなる導電プラグ８６が充填されている。一方の導電プラグ８６はドレイン領域に接続され、他方の導電プラグ８６はソース領域に接続されている。密着膜は、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜とが、この順番に積層された２層構造を有する。
【００８３】
層間絶縁膜８５の上に、酸化窒化シリコンからなる厚さ１３０ｎｍの酸化防止膜８７が形成されている。その上に、酸化シリコンからなる厚さ３００ｎｍの層間絶縁膜８８が形成されている。
【００８４】
層間絶縁膜８８及び酸化防止膜８７を貫通し、一方の導電プラグ８６の上面まで達するビアホールが形成されている。ビアホールの直径は、約０．２５μｍである。このビアホールの内面が密着膜で覆われ、ビアホール内に、Ｗからなる導電プラグ８９が充填されている。密着膜は、厚さ３０ｎｍのＴｉ膜と、厚さ２０ｎｍのＴｉＮ膜とが、この順番に積層された２層構造を有する。導電プラグ８９は、その下の導電プラグ８６を介してドレイン領域に接続される。
【００８５】
導電プラグ８９及び層間絶縁膜８８の上に、平面視において導電プラグ８９を内包するように、強誘電体キャパシタ９５が配置されている。強誘電体キャパシタ９５は、下部電極膜９６、強誘電体膜９７、中間膜９８、及び上部電極膜９９がこの順番に積層された構造を有する。下部電極膜９６、強誘電体膜９７、中間膜９８、及び上部電極膜９９の形成には、実施例１の方法が適用される。
【００８６】
導電プラグ８９及び層間絶縁膜８８の上面と、強誘電体キャパシタ９５との間に、基板側から順番に、下地導電膜９０、結晶性向上膜９１、密着膜９２、及び酸素バリア膜９３が積層された４層が配置されている。強誘電体キャパシタ９５の上に、水素バリア膜１００が配置されている。
【００８７】
下地導電膜９０は（１１１）配向したＴｉＮで形成され、その厚さは１００ｎｍである。導電プラグ８９の上面は、その周囲の層間絶縁膜８８の上面よりもやや低くされ、窪みが形成されている。この窪み内が下地導電膜９０で埋め尽くされており、下地導電膜９０の上面は平坦化されている。
【００８８】
結晶性向上膜９１は、（１１１）配向したＴｉＮで形成され、その厚さは２０ｎｍである。密着膜９２は、（１１１）配向したイリジウム（Ｉｒ）で形成さている。酸素バリア膜９３は、ＴｉＡｌＮで形成され、その厚さは１００ｎｍであり、その下の導電プラグ８９の酸化を防止する。水素バリア膜１００はＩｒで形成され、その厚さは１００ｎｍである。
【００８９】
下地導電膜９０から水素バリア膜１００までの積層構造、及び層間絶縁膜８８の表面を覆うように、保護膜１１０が形成され、さらにその上に、保護膜１１１が形成されている。保護膜１１０及び保護膜１１１は、共に酸化アルミニウムで形成され、各々の厚さは約２０ｎｍである。保護膜１１０を形成した後、保護膜１１１を形成する前に、酸素雰囲気中で熱処理が行われる。
【００９０】
保護膜１１１の上に、酸化シリコンからなる層間絶縁膜１１５が形成されている。層間絶縁膜１１５の上面は平坦化されている。平坦化された層間絶縁膜１１５の上に、酸化アルミニウムからなるバリア膜１１７が形成されている。バリア膜１１７の厚さは２０ｎｍ〜１００ｎｍの範囲内である。バリア膜１１７の上に、酸化シリコンからなる厚さ８００ｎｍ〜１０００ｎｍの層間絶縁膜１１８が形成されている。
【００９１】
保護膜１１０から層間絶縁膜１１８までの５層を貫通し、キャパシタ９５上の水素バリア膜１００まで達するビアホールが形成されている。このビアホールの内面が密着膜で覆われ、ビアホール内にＷからなる導電プラグ１２０が充填されている。さらに、酸化防止膜８７から層間絶縁膜１１８までの７層を貫通し、導電プラグ８６まで達するビアホールが形成されている。このビアホールの内面が密着膜で覆われ、ビアホール内にＷからなる導電プラグ１２０が充填されている。これらの密着膜は、ＴｉＮ膜の単層で構成してもよいし、Ｔｉ膜とＴｉＮ膜との２層で構成してもよい。
【００９２】
層間絶縁膜１１８の上に、配線１２１が形成されている。配線１２１は、Ｔｉ膜、ＴｉＮ膜、ＡｌＣｕ合金膜、Ｔｉ膜、及びＴｉＮ膜がこの順番に積層された５層構造を有する。
【００９３】
実施例３による強誘電体メモリの等価回路図は、図８に示した実施例２の等価回路図と同一である。実施例３においても、強誘電体キャパシタ９５の形成に、実施例１の方法が適用される。このため、Ｑｓｗの大きな強誘電体キャパシタ９５を得ることができる。
【００９４】
以上実施例に沿って本発明を説明したが、本発明はこれらに制限されるものではない。例えば、種々の変更、改良、組み合わせ等が可能なことは当業者に自明であろう。
【００９５】
以上の実施例１〜実施例３を含む実施形態に関し、更に以下の付記を開示する。
【００９６】
（付記１）
基板の上に、下部電極膜を形成する工程と、
前記下部電極膜の上に、強誘電体膜を形成する工程と、
前記強誘電体膜の上に、ペロブスカイト構造を持つ導電性酸化物からなるアモルファスの中間膜を形成する工程と、
前記中間膜の上に、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなる第１の上部電極膜を形成する工程と、
前記第１の上部電極膜を形成した後、酸化性ガスを含む中で第１の熱処理を行うことにより、前記中間膜を結晶化させる工程と、
前記第１の熱処理の後、前記第１の上部電極膜の上に、前記第１の上部電極膜を形成するときの成長温度よりも低温で、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなる第２の上部電極膜を形成する工程と
を有する強誘電体キャパシタの製造方法。
【００９７】
（付記２）
前記中間膜が、ＳｒとＲｕとＯを含む導電材料、ＳｒとＴｉとＯを含む導電材料、ＬａとＳｒとＭｎとＯを含む導電材料、またはＬａとＳｒとＣｏとＯを含む導電材料で形成されている付記１に記載の強誘電体キャパシタの製造方法。
【００９８】
（付記３）
前記中間膜の厚さが１ｎｍ〜５ｎｍの範囲内である付記１または２に記載の強誘電体キャパシタの製造方法。
【００９９】
（付記４）
前記第１の上部電極膜を形成する工程において、前記第１の上部電極膜が柱状結晶構造になる条件で前記第１の上部電極膜を形成する付記１乃至３のいずれか１項に記載の強誘電体キャパシタの製造方法。
【０１００】
（付記５）
前記第１の上部電極膜の厚さを１０ｎｍ〜７０ｎｍの範囲内とする付記１乃至４のいずれか１項に記載の強誘電体キャパシタの製造方法。
【０１０１】
（付記６）
前記中間膜を、基板温度５０℃〜７０℃の条件で、スパッタリングにより形成する付記１乃至５のいずれか１項に記載の強誘電体キャパシタの製造方法。
【０１０２】
（付記７）
前記第１の上部電極膜を、基板温度１５０℃〜３５０℃の条件で、スパッタリングにより形成する付記１乃至６のいずれか１項に記載の強誘電体キャパシタの製造方法。
【０１０３】
（付記８）
前記第１の上部電極膜を、Ｏ２とＡｒとの総流量に対するＯ２の流量の比が２０％〜５０％の範囲内の条件で形成する付記７に記載の強誘電体キャパシタの製造方法。
【０１０４】
（付記９）
前記第２の上部電極膜を、基板温度０℃〜１００℃の条件で、スパッタリングにより形成する付記１乃至８のいずれか１項に記載の強誘電体キャパシタの製造方法。
【０１０５】
（付記１０）
前記第２の上部電極膜を形成するときの、Ｏ２とＡｒとの総流量に対するＯ２の流量の比が、前記第１の上部電極膜を形成するときのそれよりも高い付記９に記載の強誘電体キャパシタの製造方法。
【０１０６】
（付記１１）
前記第２の上部電極膜は、アモルファスまたは微結晶状態である付記１乃至１０のいずれか１項に記載の強誘電体キャパシタの製造方法。
【０１０７】
（付記１２）
前記強誘電体膜を形成する工程は、
前記下部電極の上に、結晶化した第１の強誘電体膜を形成する工程と、
前記第２の強誘電体膜の上に、アモルファスまたは微結晶の第２の強誘電体膜を形成する工程と
を含み、
前記第１の熱処理時に、前記第２の強誘電体膜が結晶化する付記１乃至１１のいずれか１項に記載の強誘電体キャパシタの製造方法。
【０１０８】
（付記１３）
前記第１の熱処理は、Ｏ２と不活性ガスとの混合ガス中で行い、総流量に対するＯ２ガスの流量の比を２０％以下とする付記１乃至１２のいずれか１項に記載の強誘電体キャパシタの製造方法。
【０１０９】
（付記１４）
基板の上に形成された下部電極と、
前記下部電極の上に配置され、結晶粒が柱状である強誘電体膜と、
前記強誘電体膜の上に配置され、ペロブスカイト構造を持つ導電性酸化物膜で形成され、結晶粒が柱状である中間膜と、
前記中間膜の上に配置され、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなり、結晶粒が柱状である第１の上部電極と、
前記第１の上部電極の上に配置され、Ｐｔ、Ｐｄ、Ｒｈ、Ｉｒ、Ｒｕ、Ｏｓからなる群より選択された少なくとも１つの金属の酸化物からなり、アモルファスまたは微結晶の第２の上部電極と
を有する強誘電体キャパシタ。
【０１１０】
（付記１５）
前記中間膜の結晶粒が、前記強誘電体膜の結晶粒に対応して分布する付記１４に記載の強誘電体キャパシタ。
【０１１１】
（付記１６）
前記第１の上部電極の結晶粒の面内方向の寸法は、前記強誘電体膜の結晶粒の面内方向の寸法よりも小さい付記１４または１５に記載の強誘電体キャパシタ。
【０１１２】
（付記１７）
前記中間膜の厚さは、１ｎｍ〜５ｎｍの範囲内である付記１４乃至１６のいずれか１項に記載の強誘電体キャパシタ。
【０１１３】
（付記１８）
前記第１の上部電極の厚さは、１０ｎｍ〜７０ｎｍの範囲内である付記１４乃至１７のいずれか１項に記載の強誘電体キャパシタ。
【０１１４】
（付記１９）
前記第１の上部電極の結晶粒の面内方向の寸法が、１ｎｍ〜１０ｎｍの範囲内である付記１４乃至１８のいずれか１項に記載の強誘電体キャパシタ。
【符号の説明】
【０１１５】
１０  基板
１１  下部電極膜
１２  貴金属酸化物膜
１２Ａ  貴金属膜
１３  下部電極膜
１５  第１の強誘電体膜
１６  第２の強誘電体膜
２０  中間膜
２１  第１の上部電極膜
２２  第２の上部電極膜
２３  上部電極膜
３０  半導体基板
３１  素子分離絶縁膜
３２  ｐ型ウェル
３３  ＭＯＳトランジスタ
３５  絶縁膜
３６  層間絶縁膜
３７  ビアホール
３８  密着膜
３９  導電プラグ
４０、４１  絶縁膜
４２  密着膜
５１  下部電極膜
５２  強誘電体膜
５３  中間膜
５４  上部電極膜
６０  ハードマスク膜
６１、６２  レジストパターン
６５  保護膜
６６  レジストパターン
６８  保護膜
７０  層間絶縁膜
７１  保護膜
７２  層間絶縁膜
７５  密着膜
７６  導電プラグ
８０  半導体基板
８１  素子分離絶縁膜
８２  ｐ型ウェル
８３  ＭＯＳトランジスタ
８４  絶縁膜
８５  層間絶縁膜
８６  ビアホール
８７  酸化防止膜
８８  層間絶縁膜
８９  導電プラグ
９０  下地導電膜
９１  配向性向上膜
９２  密着膜
９３  酸素バリア膜
９５  強誘電体キャパシタ
９６  下部電極膜
９７  強誘電体膜
９８  中間膜
９９  上部導電膜
１００  水素バリア膜
１１０、１１１  保護膜
１１５  層間絶縁膜
１１７  バリア膜
１１８  層間絶縁膜
１２０  導電プラグ
１２１  配線
【図１−１】
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【図１−２】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７−１】
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【図７−２】
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【図７−３】
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【図７−４】
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【図７−５】
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【図８】
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【図９】
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