(57)【特許請求の範囲】
【請求項１】
層間絶縁膜と、
前記層間絶縁膜内に埋め込まれた配線と、
前記配線の側面と層間絶縁膜との間に設けられたエアギャップ部と、
前記配線上に設けられたキャップ絶縁膜と、
を有し、
前記エアギャップ部は、前記配線の側面と層間絶縁膜の間から更に前記キャップ絶縁膜と層間絶縁膜の間にまで形成され、
前記層間絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜とを有し、
前記第１の絶縁膜内には、前記配線と前記キャップ絶縁膜の下部が埋め込まれ、
前記第２の絶縁膜内には、前記キャップ絶縁膜の上部が埋め込まれる、半導体装置。
【請求項２】
層間絶縁膜と、
前記層間絶縁膜内に埋め込まれた配線と、
前記配線の側面と層間絶縁膜との間に設けられたエアギャップ部と、
前記配線上に設けられたキャップ絶縁膜と、
を有し、
前記エアギャップ部は、前記配線の側面と層間絶縁膜の間から更に前記キャップ絶縁膜と層間絶縁膜の間にまで形成され、
前記層間絶縁膜は、第１の絶縁膜と、前記第１の絶縁膜上に設けられた第２の絶縁膜とを有し、
前記第１の絶縁膜から第２の絶縁膜に向う第１の方向において、前記配線の上面、前記第１の絶縁膜の上面、前記キャップ絶縁膜の上面、及び前記第２の絶縁膜の上面はこの順に高くなる、半導体装置。
【請求項３】
前記エアギャップ部の前記第１の方向における上端部は、前記第１の方向に向って、配線の側面の法線方向の幅が減少する庇形状を有する、請求項２に記載の半導体装置。
【請求項４】
前記キャップ絶縁膜の厚さは、前記エアギャップ部における前記配線の側面の法線方向の幅の２倍以上２０倍以下である、請求項２または３に記載の半導体装置。
【請求項５】
前記エアギャップ部における、配線の側面の法線方向の幅は２〜２００ｎｍである、請求項１〜４の何れか１項に記載の半導体装置。
【請求項６】
更に、前記エアギャップ部内に、前記配線の側面に接するように第１のサイドウォール膜を有する、請求項１〜４の何れか１項に記載の半導体装置。
【請求項７】
前記第１のサイドウォール膜は窒化シリコン膜から構成される、請求項６に記載の半導体装置。
【請求項８】
前記エアギャップ部における、配線の側面の法線方向の幅は２〜２００ｎｍである、請求項６又は７に記載の半導体装置。
【請求項９】
更に、第１のトランジスタを有し、
前記配線は、コンタクトプラグを介して、第１のトランジスタのソース領域及びドレイン領域のそれぞれに接続され、
前記配線はビットラインである、請求項１〜８の何れか１項に記載の半導体装置。
【請求項１０】
更に、
第２のトランジスタと、
コンタクトプラグを介して、第２のトランジスタのソース領域及びドレイン領域の一方に接続されたキャパシタと、
を有し、
前記配線は、コンタクトプラグを介して、第２のトランジスタのソース領域及びドレイン領域の他方に接続され、
前記配線はビットラインである、請求項１〜９の何れか１項に記載の半導体装置。
【請求項１１】
更に、前記層間絶縁膜内において、層間絶縁膜の厚み方向の互いに異なる高さに埋め込まれた複数の配線と、
前記複数の配線を構成する各配線の側面と層間絶縁膜との間に設けられたエアギャップ部と、
を有する、請求項１〜１０の何れか１項に記載の半導体装置。
【請求項１２】
所定平面上に配線を形成する工程と、
前記配線上にキャップ絶縁膜を形成する工程と、
前記所定平面上に第２のサイドウォール膜を形成する工程と、
エッチバックにより、前記配線およびキャップ絶縁膜の側面上に第２のサイドウォール膜を残留させる工程と、
第２のサイドウォール膜の一部が露出するように、前記所定平面上に第１の絶縁膜を形成する工程と、
前記第２のサイドウォール膜を除去することによりサイドスペースを形成する工程と、
前記サイドスペースが第２の絶縁膜で埋め込まれないように、前記第１の絶縁膜上に第２の絶縁膜を形成することにより、前記サイドスペースから構成されるエアギャップ部を形成する工程と、
を有する半導体装置の製造方法。
【請求項１３】
所定平面上に配線を形成する工程と、
前記配線上にキャップ絶縁膜を形成する工程と、
前記所定平面上に第１のサイドウォール膜及び第２のサイドウォール膜をこの順に形成する工程と、
エッチバックにより、前記配線およびキャップ絶縁膜の側面上に第１及び第２のサイドウォール膜を残留させる工程と、
第２のサイドウォール膜の一部が露出するように、前記所定平面上に第１の絶縁膜を形成する工程と、
前記第２のサイドウォール膜を除去することによりサイドスペースを形成する工程と、
前記サイドスペースが第２の絶縁膜で埋め込まれないように、前記第１の絶縁膜上に第２の絶縁膜を形成することにより、前記サイドスペースから構成されるエアギャップ部を形成する工程と、
を有する半導体装置の製造方法。
【請求項１４】
前記第１のサイドウォール膜は窒化シリコン膜から構成される、請求項１３に記載の半導体装置の製造方法。
【請求項１５】
前記第１の絶縁膜を形成する工程において、
配線、及び前記キャップ絶縁膜の一部が前記第１の絶縁膜内に埋め込まれるように前記第１の絶縁膜を形成し、
前記エアギャップ部を形成する工程において、
前記キャップ絶縁膜を覆うように前記第２の絶縁膜を形成する、請求項１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１６】
前記第１の絶縁膜を形成する工程において、
前記配線の上面は前記第１の絶縁膜の上面よりも低くなるように前記第１の絶縁膜を形成し、
前記エアギャップ部を形成する工程において、
前記第２の絶縁膜の上面は前記キャップ絶縁膜の上面よりも高くなるように前記第２の絶縁膜を形成する、請求項１２〜１４のいずれか１項に記載の半導体装置の製造方法。
【請求項１７】
前記キャップ絶縁膜の厚みが第２のサイドウォール膜の厚みの２倍以上２０倍以下となるように前記第２のサイドウォール膜を形成する、請求項１２〜１６の何れか１項に記載の半導体装置の製造方法。
【請求項１８】
前記第２のサイドウォール膜の厚みは２〜２００ｎｍである、請求項１２〜１７の何れか１項に記載の半導体装置の製造方法。
【請求項１９】
前記配線を形成する工程の前に更に、
第１のトランジスタ、及び第１のトランジスタのソース領域及びドレイン領域のそれぞれに接続されたコンタクトプラグを形成する工程を有し、
前記配線を形成する工程において、
前記コンタクトプラグに接続されるように、ビットラインである前記配線を形成する、請求項１２〜１８の何れか１項に記載の半導体装置の製造方法。
【請求項２０】
前記配線を形成する工程の前に更に、
第２のトランジスタを形成する工程を有し、
前記配線を形成する工程において、
第２のトランジスタのソース領域及びドレイン領域の一方に接続されるように、ビットラインである前記配線を形成し、
前記エアギャップ部を形成する工程の後に更に、
第２のトランジスタのソース領域及びドレイン領域の他方に接続されるようにキャパシタを形成する工程を有する、請求項１２〜１９の何れか１項に記載の半導体装置の製造方法。
【請求項２１】
前記第２のサイドウォール膜はカーボン膜である、請求項１２〜２０の何れか１項に記載の半導体装置の製造方法。
【請求項２２】
ＬＰ−ＣＶＤ法によって、前記第２のサイドウォール膜であるカーボン膜を形成する、請求項１２〜２１の何れか１項に記載の半導体装置の製造方法。
【請求項２３】
前記サイドスペースを形成する工程において、
酸素ガス又はオゾンガスを用いて、前記第２のサイドウォール膜を除去する、請求項１２〜２２の何れか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
近年、半導体装置の微細化に伴い、回路を構成する配線も微細化され、配線抵抗が増大して回路の動作が遅延する問題が顕在化している。この問題を回避するために配線の高さを高くして断面積を増加させ、抵抗の低減を図る対策が考えられる。しかし、この場合、隣接配線における対向側面の面積が増大してしまい、配線の寄生容量が増加し、やはり回路の動作遅延をもたらす結果となる。
【０００３】
特許文献１及び２（特開２００４−１９３４３１号公報、特開２００６−１６５１２９号公報）には、配線の寄生容量を低減する方法が開示されている。特許文献１及び２では、隣接配線の間隔が狭いことを利用して、段差被覆性（ステップカバレージ）が悪くなる条件で絶縁膜堆積を行なう方法を用いている。この方法を用いると段差被覆性が悪いため、隣接配線の各々の上部で絶縁膜が繋がり、配線間の中央部にボイドが形成される。このボイドを配線間のエアギャップ部として用いることができる。エアギャップ部は絶縁膜よりも誘電率が小さいため、配線の寄生容量を低減することができる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００４−１９３４３１号公報
【特許文献２】特開２００６−１６５１２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上記特許文献１及び２に開示された従来技術によれば、隣接配線自体の物理形状を利用し段差被覆性を悪化させてボイドを発生させている。このため、ボイドは、配線を断面で見た場合の配線間の中央部分にしか発生させることができなかった。したがって、ボイドの形状は、隣接配線自体の物理形状に大きく依存するものとなっていた。例えば、配線間隔を広げるとボイドを発生させることはできなくなる。すなわち、上記従来技術では、一定範囲内にある間隔および高さを有する隣接配線にしか適用できないという問題があった。したがって、種々のレイアウトを有し、幅や高さの異なる全ての配線には適用できず、配線のレイアウトが著しく制限されるという問題があった。
【０００６】
本発明は上記課題に鑑みてなされたものであり、どのようなレイアウトの配線に対しても、個々の配線ごとにエアギャップ部を構成するサイドスペースを形成して配線の寄生容量を低減できる半導体装置およびその製造方法を提供する。
【課題を解決するための手段】
【０００７】
一実施形態は、
層間絶縁膜と、
前記層間絶縁膜内に埋め込まれた配線と、
前記配線の側面と層間絶縁膜との間に設けられたエアギャップ部と、
を有する半導体装置に関する。
【０００８】
他の実施形態は、
層間絶縁膜と、
側面を有する配線であって、前記側面がエアギャップ部を介して前記層間絶縁膜と対向するように前記層間絶縁膜内に埋め込まれた配線と、
を有する半導体装置に関する。
【０００９】
他の実施形態は、
所定平面上に設けられた複数の配線と、
隣り合う配線の側面と隣り合う配線の間に位置する前記所定平面で構成された複数の凹部と、
前記所定平面上に、前記複数の配線を覆うように設けられた層間絶縁膜と、
各凹部内において、前記層間絶縁膜と前記層間絶縁膜に対向する前記配線の側面との間に設けられた２つのエアギャップ部と、
を有する半導体装置に関する。
【００１０】
他の実施形態は、
所定平面上に配線を形成する工程と、
前記所定平面上に第２のサイドウォール膜を形成する工程と、
エッチバックにより、前記配線の側面上に第２のサイドウォール膜を残留させる工程と、
第２のサイドウォール膜の一部が露出するように、前記所定平面上に第１の絶縁膜を形成する工程と、
前記第２のサイドウォール膜を除去することによりサイドスペースを形成する工程と、
前記サイドスペースが第２の絶縁膜で埋め込まれないように、前記第１の絶縁膜上に第２の絶縁膜を形成することにより、前記サイドスペースから構成されるエアギャップ部を形成する工程と、
を有する半導体装置の製造方法に関する。
【００１１】
他の実施形態は、
所定平面上に配線を形成する工程と、
前記所定平面上に第１のサイドウォール膜及び第２のサイドウォール膜をこの順に形成する工程と、
エッチバックにより、前記配線の側面上に第１及び第２のサイドウォール膜を残留させる工程と、
第２のサイドウォール膜の一部が露出するように、前記所定平面上に第１の絶縁膜を形成する工程と、
前記第２のサイドウォール膜を除去することによりサイドスペースを形成する工程と、
前記サイドスペースが第２の絶縁膜で埋め込まれないように、前記第１の絶縁膜上に第２の絶縁膜を形成することにより、前記サイドスペースから構成されるエアギャップ部を形成する工程と、
を有する半導体装置の製造方法に関する。
【発明の効果】
【００１２】
様々なレイアウトの配線に対して、個々の配線ごとにエアギャップ部を設けることができる。エアギャップ部によって、配線の寄生容量を低減することができる。
【図面の簡単な説明】
【００１３】
【図１】第１実施例の半導体装置を説明する図である。
【図２】第１実施例の半導体装置の製造方法を説明する図である。
【図３】第１実施例の半導体装置の製造方法を説明する図である。
【図４】第１実施例の半導体装置の製造方法を説明する図である。
【図５】第１実施例の半導体装置の製造方法を説明する図である。
【図６】第１実施例の半導体装置の製造方法を説明する図である。
【図７】図６に対応する平面図である。
【図８】第１実施例の半導体装置の製造方法を説明する図である。
【図９Ａ】第１実施例の半導体装置の製造方法を説明する図である。
【図９Ｂ】第１実施例の半導体装置の製造方法を説明する図である。
【図９Ｃ】第１実施例の半導体装置の製造方法を説明する図である。
【図１０】第１実施例の半導体装置の製造方法を説明する図である。
【図１１】第１実施例の半導体装置の製造方法を説明する図である。
【図１２】第１実施例の半導体装置の製造方法を説明する図である。
【図１３】第１実施例の半導体装置の製造方法を説明する図である。
【図１４】第１実施例の半導体装置の製造方法を説明する図である。
【図１５】第１実施例の半導体装置の製造方法を説明する図である。
【図１６】図１５に対応する平面図である。
【図１７】第１実施例の半導体装置の製造方法を説明する図である。
【図１８】第１実施例の半導体装置の製造方法を説明する図である。
【図１９】第１実施例の半導体装置の製造方法を説明する図である。
【図２０】第１実施例の半導体装置の製造方法を説明する図である。
【図２１】第１実施例の半導体装置の製造方法を説明する図である。
【図２２】第１実施例の半導体装置の製造方法を説明する図である。
【図２３】第１実施例の半導体装置の製造方法を説明する図である。
【図２４】図２３に対応する平面図である。
【図２５】第１実施例の半導体装置の製造方法を説明する図である。
【図２６】図２５に対応する平面図である。
【図２７】第２実施例の半導体装置を説明する図である。
【図２８】第３実施例の半導体装置の製造方法を説明する図である。
【図２９】第３実施例の半導体装置の製造方法を説明する図である。
【図３０】第３実施例の半導体装置の製造方法を説明する図である。
【図３１】第３実施例の半導体装置の製造方法を説明する図である。
【図３２】第３実施例の半導体装置の製造方法を説明する図である。
【図３３】第３実施例の半導体装置の製造方法を説明する図である。
【図３４】第３実施例の半導体装置の製造方法を説明する図である。
【図３５】第３実施例の半導体装置の製造方法を説明する図である。
【図３６】第３実施例の半導体装置を説明する図である。
【図３７】第４実施例の半導体装置を説明する図である。
【発明を実施するための形態】
【００１４】
半導体装置の一実施形態は、配線の側面と層間絶縁膜との間にエアギャップ部を有する。このエアギャップ部により、配線間の寄生容量を安定して低減することが出来る。半導体装置の他の実施形態は、隣り合う配線の側面と所定平面で構成された、複数の凹部を有する。各凹部内には層間絶縁膜が埋め込まれており、各凹部において、層間絶縁膜と、層間絶縁膜に対向する配線の側面との間には２つのエアギャップ部が設けられている。このように凹部ごとに２つのエアギャップ部を設けることにより、配線間の寄生容量をより効果的に低減することが出来る。
【００１５】
また、半導体装置の製造方法では、配線サイズ並びにピッチを問わず、どのような配線でも、その側面部にエアギャップ部を形成することが可能である。
【００１６】
以下では、図面を参照して、本発明の具体的な態様を説明する。なお、下記実施例は、本発明のより一層の深い理解のために示される具体例であって、本発明は、これらの実施例に何ら限定されるものではない。
【００１７】
（第１実施例）
本実施例では、層間絶縁膜との間にエアギャップ部を設けた３層の配線を有する論理素子を例とする半導体装置に関するものである。図１の断面図を参照しながら、本実施例の半導体装置を説明する。
【００１８】
図１に示すように、半導体基板１内に、素子分離領域２と拡散領域３を備えている。半導体基板１上には、ゲート絶縁膜４とゲート電極５とキャップ絶縁膜６を有するトランジスタが形成されており、トランジスタは層間絶縁膜７内に埋め込まれている。
【００１９】
層間絶縁膜７上には第１の配線９とキャップ絶縁膜１０が設けられており、第１の配線９とキャップ絶縁膜１０は、エアギャップ部２２を介して層間絶縁膜２１と２３内に埋め込まれている。層間絶縁膜２１は第１の絶縁膜、層間絶縁膜２３は第２の絶縁膜に相当する。第１の配線９と拡散領域３は、コンタクトプラグ８で接続されている。さらに、層間絶縁膜２３上には、第２の配線１３とキャップ絶縁膜１４が設けられており、第２の配線１３とキャップ絶縁膜１４は、エアギャップ部２７を介して層間絶縁膜２６と２８内に埋め込まれている。層間絶縁膜２６は第１の絶縁膜、層間絶縁膜２８は第２の絶縁膜に相当する。層間絶縁膜２８上には、第３の配線１７とキャップ絶縁膜１８が設けられており、第３の配線１７とキャップ絶縁膜１８は、エアギャップ部３２を介して層間絶縁膜３１と３３内に埋め込まれている。層間絶縁膜３１は第１の絶縁膜、層間絶縁膜３３は第２の絶縁膜に相当する。上記のように、高さの異なる位置に複数の配線が設けられる場合、第１及び第２の絶縁膜はそれぞれ、複数、存在する場合がある。
【００２０】
本実施例の半導体装置は、上記のように互いに異なる高さに配置された第１の配線９、第２の配線１３、第３の配線１７を有する、３層配線構造を形成している。本実施例の半導体装置では、第１〜第３配線における個々の配線の側面に接するようにエアギャップ部２２、２７、３２が設けられている。より具体的には、第１の配線９、第２の配線１３、第３の配線１７の左右の側面に接するようにそれぞれ、エアギャップ部２２、２７、３２が設けられている。
【００２１】
隣接配線として配線９ａ、９ｂに注目すると、配線間には配線９ａ、９ｂの側面に接してそれぞれエアギャップ部２２ａ、２２ｂが設けられ、各々のエアギャップ部２２ａ、２２ｂに挟まれた中央に、層間絶縁膜２１が配置される構成となっている。したがって、隣接配線間は、各々の配線に接する２つのエアギャップ部と一つの層間絶縁膜からなる絶縁体で構成されている。前述のように、エアギャップ部の比誘電率はほぼ１となり、既存の固体絶縁膜に比べて大幅に誘電率を減少させることができる。これに対して、現在、ｌｏｗ−ｋ膜として実用化されている固体の低誘電率膜であっても、その比誘電率はせいぜい３程度である。
【００２２】
また、個々のエアギャップ部は、一方の側面が、配線と、配線の上面に位置し配線の側面と同じ位置に側面を有するキャップ絶縁膜に接しており、他方の側面が対向する層間絶縁膜に接している。エアギャップ部の上面は、配線の上方に位置する層間絶縁膜と接し、下面は配線の下層となる層間絶縁膜７に接している。
【００２３】
例えば、エアギャップ部２２ｂに注目すると、一方の側面（図１中の右側の側面）は配線９ｂとキャップ絶縁膜１０の側面に接しており、他方の側面（図１中の左側の側面）は配線間に位置する層間絶縁膜２１の側面に接している。キャップ絶縁膜１０の上面は、配線の上方に位置する層間絶縁膜２３と接しており、下面は配線９と接している。
【００２４】
視点を変えると、エアギャップ部２２ｂは、配線９ｂ、キャップ絶縁膜１０、配線間に位置する層間絶縁膜２１、配線の上方に位置する層間絶縁膜２３、配線の下層に位置する層間絶縁膜７の各々で囲まれるように構成されている。エアギャップ部における、配線の側面の法線方向の幅は、上部の傾斜面を除いて一定であり、エアギャップ部は少なくとも配線の側面全体と接している。このエアギャップ部の、配線の側面の法線方向の幅は２〜２００ｎｍが好ましい。これにより、安定した形状のエアギャップ部を形成して、配線の寄生容量を効果的に低減することができる。
【００２５】
図１の第１の絶縁膜から第２の絶縁膜に向かう第１の方向６１において、配線間に位置してエアギャップ部に接する層間絶縁膜２１の上面の位置は、第１の配線９の上面に位置するキャップ絶縁膜１０の上面の位置よりも低くなるように構成されている。また、層間絶縁膜２１の上面は、第１の配線９の上面よりも高い位置にあることが望ましい。この場合、第１の配線９の上面、層間絶縁膜２１の上面、キャップ絶縁膜１０の上面、及び層間絶縁膜２３の上面の第１の方向６１の位置関係は、第１の配線９の上面、層間絶縁膜２１の上面、キャップ絶縁膜１０の上面、層間絶縁膜２３の上面の順に位置が高くなる。
【００２６】
本実施例は、３層配線のいずれの配線についても同じ構成とすることができる。また、３層に限るものではなく、さらに多くの配線層を備えていても同様の構成とすることができる。
【００２７】
本実施例の半導体装置によれば、隣接配線によって形成される物理的形状に影響されることなく、個々の配線に独立してエアギャップ部を設けることができる。このため、エアギャップ部を設けるための配線レイアウトを考慮する必要がない。したがって、配線の寄生抵抗を低減しつつ、配線レイアウトの自由度を向上させることが可能となる。
【００２８】
半導体装置の配線レイアウトは、装置仕様によってサイズ、ピッチ共に多様であり、特に多層配線構造においては、各層で大幅に異なっている。従来技術では、特定のレイアウト配線に対してしか、配線間の寄生容量を低減するエアギャップ部を設けることができなかった。
【００２９】
これに対して、本実施例では、いかなるレイアウトの配線構造であっても、配線の側壁に接するエアギャップ部を設けることができる。この結果、寄生容量を確実に低減する効果がある。
【００３０】
次に、本実施例の半導体装置の製造方法について、図２〜２６を参照しながら説明する。なお、図７は、図６の断面図に対応する１層目の配線形成後の平面図であり、図６は図７のＡ−Ａ’方向の断面図に相当する。図１６は、図１５の断面図に対応する２層目の配線形成後の平面図であり、図１５は図１６のＡ−Ａ’方向の断面図に相当する。同様に、図２４は、図２３の断面図に対応する３層目の配線形成後の平面図であり、図２３は図２４のＡ−Ａ’方向の断面図に相当する。図１〜６、８〜１５、１７〜２３、２５の断面図は各平面図に共通するＡ−Ａ’方向における断面（部分拡大図を含む）であり、図２６は３層目の配線が形成された後の、図２４のＢ−Ｂ’方向における断面図である。
【００３１】
まず、図２に示すように、半導体基板１に、酸化シリコン（ＳｉＯ2）等の絶縁膜で構成された素子分離領域２と、リン（Ｐ）などのイオン注入法による拡散領域３を形成する。熱酸化法によるゲート絶縁膜４と、ポリシリコンやタングステン（Ｗ）などの導電膜であるゲート電極５と、窒化シリコン（ＳｉＮ）等であるキャップ絶縁膜６を成膜し、ドライエッチングによってトランジスタのパターンを形成する。
【００３２】
さらに、窒化シリコン（ＳｉＮ）等の絶縁膜を成膜してエッチバックする。これにより、トランジスタパターンの側面部をサイドウォール膜６’が被覆して、キャップ絶縁膜６とサイドウォール膜６’によって囲まれたトランジスタが完成する。
【００３３】
次に、トランジスタを埋め込むように、塗布絶縁材料（ＳＯＤ：Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃｓ）等の層間絶縁膜７を形成してから、ＣＭＰ［Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ］で層間絶縁膜７の平坦化を行う。層間絶縁膜７上へ塗布したフォトレジスト膜（図示せず）に露光と現像を行い、所望の拡散層３上で所望の形状の開孔（ホール）パターンを形成し、ドライエッチングを行うことで層間絶縁膜７内に第１開孔（図示せず）を形成する。タングステン（Ｗ）等の導電膜を用いて第１開孔の内部を埋め込んでＣＭＰ処理を行い、層間絶縁膜７上の導電膜を除去してコンタクトプラグ８を形成する。ここでコンタクトプラグ８は、拡散領域３と接続している。
【００３４】
次に、層間絶縁膜７上の全面に、スパッタ法により形成する厚さ５０ｎｍのタングステン（Ｗ）膜と、ＰＥ−ＣＶＤ法により形成する厚さ１００ｎｍの窒化シリコン（ＳｉＮ）膜からなるキャップ絶縁膜１０を順次、成膜する。その後、フォトリソグラフィとドライエッチング法により分離（パターニング）すると、キャップ絶縁膜１０を上面に有する第１の配線９が形成される。このドライエッチングには異方性ドライエッチングを用いているので、キャップ絶縁膜１０の側面と第１の配線９の側面は同一平面を構成している。第１の配線９は、タングステンに限らず、銅やアルミニウムなどの金属膜配線、シリコン上に金属膜を積層したポリメタル配線、シリコン上に金属シリサイド膜を積層したポリサイド配線であっても良い。
【００３５】
さらに、配線間が埋まらないように全面にカーボン（Ｃ）からなるカバー膜２０Ａを形成する。カバー膜２０Ａは、良好なステップカバレージとなるように、熱反応のみを利用する下記条件のＬＰ−ＣＶＤ法により形成する。通常、カーボン膜の形成にはプラズマ反応を利用するＣＶＤ法が用いられるが、この場合、ステップカバレージが不良となり、後の工程で配線間を埋設するために形成する層間絶縁膜にボイドが発生してしまうため、好ましくない。
【００３６】
（１）カーボン成膜のプロセス条件
方式：ＬＰ‐ＣＶＤ法
圧力：１２０Ｔｏｒｒ
温度：５５０℃
プロセスガス（流量）：エチレン［Ｃ2Ｈ4］（１０００ｓｃｃｍ）／プロピレン［Ｃ3Ｈ6］（２０００ｓｃｃｍ）
膜厚：１５ｎｍ。
【００３７】
次に、図３に示すように、カバー膜２０Ａを異方性ドライエッチングによりエッチバックすると、第１の配線９及びキャップ絶縁膜１０の側面上にカバー膜２０Ａが残留して、カーボン膜からなる第２のサイドウォール膜２０が形成される。第２のサイドウォール膜２０はエッチバックにより形成するので、全ての配線の側面上に形成することができる。ここで、第１の配線９の間隔Ｘ１は５０ｎｍとした。上記のように、カバー膜２０Ａを厚さ１５ｎｍで形成しているので、第１の配線９の間の残りの間隔は２０ｎｍとなる。また、第１の配線９の厚さが５０ｎｍで、キャップ絶縁膜１０の厚さが１００ｎｍであるので、配線間に形成される凹部のアスペクト比は１５０／２０となり、およそ７程度の高いアスペクト比となる。
【００３８】
次に、図４に示すように、下記条件のＡＬＤ［Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ］法による酸化シリコンからなる層間絶縁膜２１（第１の絶縁膜に相当する）を成膜して第１の配線９を埋設する。この時、ＡＬＤ法は埋設性が良いため、上記のように高いアスペクト比を有する凹部であっても、隣接した配線間に空洞が発生しない状態で埋設することが可能である。層間絶縁膜２１の形成には、ＡＬＤ法による酸化シリコン膜のほか回転塗布法により形成する酸化シリコン膜を用いることもできる。
【００３９】
（２）酸化シリコンのＡＬＤ成膜プロセス条件
方式：ＡＬＤ法
圧力：７Ｔｏｒｒ
温度：２００℃
プロセスガス（流量）：モノシラン［ＳｉＨ4］（３００ｓｃｃｍ）／酸素（５００ｓｃｃｍ）
バイアスパワー：５００Ｗ。
【００４０】
上記の条件において、シリコンの原料となるモノシランに代えて、トリスジメチルアミノシラン（３ＤＭＡＳ）などの有機シランを用いることもできる。また、酸素に代えてオゾンを酸化剤として用いることもできる。
【００４１】
その後、ＣＭＰによって、キャップ絶縁膜１０をストッパーとして、それより上に形成された層間絶縁膜２１を除去する。これにより、配線間に形成されていた凹部は酸化シリコン膜で埋設される。
【００４２】
次に、図５に示すように、エッチバックによって、第２のサイドウォール膜２０の上端部が露出するまで隣接するキャップ絶縁膜１０の側面に存在する層間絶縁膜２１を除去する。この時、エッチバック後の層間絶縁膜２１の上面が、第１の配線９の上面より高い位置に残存するようにエッチバックすることが好ましい。この理由は、エッチバック後の層間絶縁膜２１の上面が、第１の配線９の上面よりも低くなると、後の工程で配線の側壁に形成されるサイドスペースの空間が減少し、寄生容量の低減効果が減少するからである。
【００４３】
エッチバック後の層間絶縁膜２１の上面を、第１の配線９の上面よりも高い位置に残存させるためには、第１の配線９の上面に形成されているキャップ絶縁膜１０の膜厚を、カバー膜２０Ａの膜厚の２倍以上２０倍以下の厚さとすることが好ましい。エッチバック後、カバー膜２０Ａの上面には傾斜が形成されるが、その傾斜部分の高さがカバー膜２０Ａの２倍となる。したがって、エッチバック後の層間絶縁膜２１の上面を、第１の配線９の上面よりも高い位置に残存させた状態を維持しながら傾斜部分を全て露出させるためには、キャップ絶縁膜１０の膜厚をカバー膜２０Ａの厚さの２倍以上とすることが好ましい。また、２０倍よりも厚くなると、層間絶縁膜２１が形成されている凹部にカバー膜２０Ａを埋設することが困難となる問題があるため、２０倍以下とすることが好ましい。
【００４４】
次に、図６に示すように、上端が露出している第２のサイドウォール膜２０を除去する。第２のサイドウォール膜２０はカーボン膜で構成されているので、酸素や水素だけでエッチング除去することが可能となる。本実施例では、下記条件に設定して、酸素ガスプラズマにより第２のサイドウォール膜２０をドライエッチング除去した。
【００４５】
（３）ドライエッチングのプロセス条件
方式：平行平板プラズマエッチング
圧力：２０ｍＴｏｒｒ
温度：２０℃
プロセスガス（流量）：酸素（５００  ｓｃｃｍ）
バイアスパワー：５００Ｗ。
【００４６】
この際、フッ素や塩素などのハロゲンガスプラズマを用いないため、酸化シリコン膜、窒化シリコン膜、シリコン膜、金属膜などはエッチングされない。したがって、他の構造物の形状を損なうことなく、第２のサイドウォール膜２０だけを高選択比で除去することができる。これにより、第１の配線９と層間絶縁膜２１の間にサイドスペース２２を精度よく形成することが出来る。このように、第１の配線９と層間絶縁膜２１の間に幅が１５ｎｍのサイドスペース２２を形成した。
【００４７】
図７は、図６の段階における平面図を示している。図７の平面図に示すように、キャップ絶縁膜１０の下層となっている全ての配線９の側面部には、サイドスペース２２が形成されている。図７の平面図には横方向に長い配線、縦方向に長い配線、十字形状の配線および逆Ｔ字形状の配線が示されている。いずれの配線であっても配線の周囲にはサイドスペース２２が形成されている。つまり、隣接する配線９の間隔、すなわち、配線のレイアウトによってサイドスペース２２の形成状況が変動すること無く、全ての配線の側面上に安定して形成することが可能である。
【００４８】
次に、図８に示すように、ステップカバレージの悪い下記条件のＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅ−ＣＶＤ）法により酸化シリコンからなる層間絶縁膜２３を成膜する。
【００４９】
（４）酸化シリコンの成膜プロセス条件
方式：ＰＥ−ＣＶＤ法
圧力：３Ｔｏｒｒ
温度：４００℃
プロセスガス（流量）：モノシラン［ＳｉＨ4］（２５０ｓｃｃｍ）／酸素（２０００ｓｃｃｍ）
バイアスパワー：４５０Ｗ。
【００５０】
これにより、サイドスペース２２を残したまま第１の配線９を埋設させることが出来、サイドスペースからなるエアギャップ部２２を形成することができた。この理由は、サイドスペース２２の開口部で酸化シリコンが庇形状になって成膜されるので、サイドスペース２２の内部に成膜ガスが入り込めないためである。
【００５１】
図９Ａは図８における破線部を拡大したものであり、全ての配線の側面にエアギャップ部２２が形成されていることを示している。また、ステップカバレージの悪い層間絶縁膜２３を形成した時、エアギャップ部の、第１の絶縁膜から第２の絶縁膜に向う第１の方向６１の上端（破線で囲まれた部分）に庇形状が形成される状態を示している。エアギャップ部の上端では、エアギャップ部２２が上に先細りとなるように層間絶縁膜２３が形成され、層間絶縁膜２１の上面付近でエアギャップ部２２が完全に塞がれる形状を示している。ステップカバレージの悪い膜はより高い部分に成膜粒子が吸着しやすい性質があるため、この部分での成膜が支配的となり、サイドスペースの内部にまで成膜粒子が拡散できなくなる。この結果、サイドスペース内はほとんど成膜されず、エアギャップ部となる空間を形成することができる。成膜の初期段階ではわずかにサイドスペース内への成膜粒子の拡散が生じて成膜が行われるが、サイドスペースの形状を変化させるほどではなく、実質的に無視できる程度である。
【００５２】
図９Ｂは、ステップカバレージの悪い層間絶縁膜２３を単層膜として厚く成膜した場合の断面形状を示している。層間絶縁膜２３はステップカバレージの悪い膜なので、厚く形成するとキャップ絶縁膜１０の段差に起因してボイド２３ｃや新たな段差２３ｄが発生し、後の工程の障害となる。したがって、通常、図９Ｂの断面形状で、ＣＭＰ処理を施してボイド２３ｃや段差２３ｄを消滅させて表面を平坦化させる。この状態が図９Ａの状態となる。また、平坦化した後にさらに別の絶縁膜を積層しても図９Ａの状態となる。
【００５３】
図９Ｃは、図９Ａの状態とするための別な方法を示している。ステップカバレージの悪い絶縁膜２３ａの成膜をサイドスペース２２の開口部が塞がった段階で停止する。その後、回転塗布法による酸化シリコン膜あるいはリフロー可能なＢＰＳＧ膜を用いて、新たな絶縁膜２３ｂを積層し、凹部を充填すると共に表面を平坦化することにより、図９Ａに示す層間絶縁膜２３とすることができる。
【００５４】
図１０に示すように、層間絶縁膜２３上へ塗布したフォトレジスト膜（図示せず）に露光と現像を行い、所望の配線９上で所望の形状の開孔（ホール）パターンを形成する。この開孔（ホール）パターンを用いてドライエッチングを行うことで、層間絶縁膜２３とキャップ絶縁膜１０に第２開孔（図示せず）を形成する。タングステン（Ｗ）等の導電膜を用いて第２開孔を埋め込んで、ＣＭＰ処理を行い、層間絶縁膜２３上の導電膜を除去する。これにより、第１の配線９と接続するコンタクトプラグ２４を形成する。
【００５５】
図１１に示すように、層間絶縁膜２３上の全面に、スパッタ法により形成する厚さ３００ｎｍのタングステン（Ｗ）膜と、ＰＥ−ＣＶＤ法により形成する厚さ１５０ｎｍの窒化シリコン（ＳｉＮ）膜からなるキャップ絶縁膜を順次、成膜する。その後、フォトリソグラフィとドライエッチング法により分離（パターニング）するとキャップ絶縁膜１４を上面に有する第２の配線１３が形成される。このドライエッチングには異方性ドライエッチングを用いているので、キャップ絶縁膜１４の側面と第２の配線１３の側面は同一平面を構成している。
【００５６】
さらに、第２の配線間が埋まらないように全面にカーボン（Ｃ）からなるカバー膜２５Ａを形成する。カバー膜２５Ａは、良好なステップカバレージとなるように、熱反応のみを利用する図２と同じ条件のＬＰ−ＣＶＤ法により形成する。
【００５７】
図１２に示すように、カバー膜２５Ａを異方性ドライエッチングによりエッチバックすると、第２の配線１３及びキャップ絶縁膜１４の側面上にカバー膜２５Ａが残留して、カーボン膜からなる第２のサイドウォール膜２５が形成される。第２のサイドウォール膜２５はエッチバックにより形成するので、全ての配線の側面上に形成することができる。ここで、第２の配線１３の間隔Ｘ２は１００ｎｍとした。上記のように、カバー膜２５Ａを厚さ１５ｎｍで形成しているので、第２の配線１３の間の残りの間隔は７０ｎｍとなる。また、第２の配線１３の厚さが３００ｎｍで、キャップ絶縁膜１４の厚さが１５０ｎｍであるので、第２の配線間に形成される凹部のアスペクト比は４５０／７０となり、およそ６．４程度の高いアスペクト比となる。
【００５８】
図１３に示すように、図４と同じ条件のＡＬＤ［Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ］法による酸化シリコンからなる層間絶縁膜２６（第１の絶縁膜に相当する）を成膜して第２の配線１３を埋設する。この時、ＡＬＤ法は埋設性が良いため、隣接した第２の配線間に空洞が発生しない状態で埋設することが可能である。その後、ＣＭＰによって、キャップ絶縁膜１４をストッパーとして、それより上に形成された層間絶縁膜２６を除去する。これにより、第２の配線間に形成されていた凹部は酸化シリコン膜で埋設される。
【００５９】
図１４に示すように、エッチバックによって、第２のサイドウォール膜２５の上端部が露出するまで、隣接するキャップ絶縁膜１４の側面に存在する層間絶縁膜２６を除去する。この時、配線の場合と同様の理由から、エッチバック後の層間絶縁膜２６の上面が、第２の配線１３の上面よりも高い位置に残存するようにエッチバックすることが好ましい。このためには、キャップ絶縁膜１４の膜厚を、カバー膜２５Ａの膜厚の２倍以上２０倍以下の厚さとすることが好ましい。
【００６０】
図１５に示すように、図６で示した条件のドライエッチングによって、第２のサイドウォール膜２５を除去すると、第２の配線１３と層間絶縁膜２６の間にサイドスペース２７を形成することが出来る。第２の配線１３と層間絶縁膜２６の間に開口部が狭いサイドスペース２７を形成することが好ましい。開口部が狭いサイドスペース２７を形成することによって、後の層間絶縁膜を形成する工程において、成膜ガスがサイドスペース２７内に入り込んで、サイドスペース２７内が完全に層間絶縁膜によって埋め込まれることを防止することができる。
【００６１】
図１６は、図１５の段階における平面図を示している。図１５の平面図に示すように、キャップ絶縁膜１４の下層となっている第２の配線１３の側面上には、全てサイドスペース２７が形成されている。つまり、隣接する第２の配線１３の間隔によってサイドスペース２７の形成状況が変動すること無く、全ての配線側面部に安定して形成することが可能となる。
【００６２】
図１７に示すように、ステップカバレージの悪い図８と同じ条件のＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅ−ＣＶＤ）法により、酸化シリコンからなる層間絶縁膜２８（第２の絶縁膜に相当する）を成膜する。これにより、サイドスペース２７を残したまま第２の配線１３を埋設させることが出来、サイドスペースからなるエアギャップ部２７を形成することができた。この時、第１の配線９の場合と同様、第１の絶縁膜から第２の絶縁膜に向う第１の方向６１において、第２の配線１３の上面、層間絶縁膜２６の上面、キャップ絶縁膜１４の上面、層間絶縁膜２８の上面の順に位置が高くなる。
【００６３】
図１８に示すように、層間絶縁膜２８上へ塗布したフォトレジスト膜（図示せず）に露光と現像を行い、所望の第２の配線１３上で所望の形状の開孔（ホール）パターンを形成する。この開孔（ホール）パターンを用いてドライエッチングを行うことで、層間絶縁膜２８とキャップ絶縁膜１４に第２開孔（図示せず）を形成する。タングステン（Ｗ）等の導電膜を用いて第２開孔を埋め込んだ後、ＣＭＰ処理を行い、層間絶縁膜２８上の導電膜を除去する。これにより、第２の配線１３と接続するコンタクトプラグ２９を形成する。
【００６４】
図１９に示すように、層間絶縁膜２８上の全面に、スパッタ法により形成する厚さ３００ｎｍのアルミニウム（Ａｌ）膜と、ＰＥ−ＣＶＤ法により形成する厚さ１５０ｎｍの窒化シリコン（ＳｉＮ）膜からなるキャップ絶縁膜を順次、成膜する。その後、フォトリソグラフィとドライエッチング法により分離（パターニング）するとキャップ絶縁膜１８を上面に有する第３の配線１７が形成される。キャップ絶縁膜１８の側面と第３の配線１７の側面は同一平面を構成している。さらに、第３の配線間が埋まらないように全面にカーボン（Ｃ）からなるカバー膜３０Ａを形成する。カバー膜３０Ａは、良好なステップカバレージとなるように、熱反応のみを利用する図２と同じ条件のＬＰ−ＣＶＤ法により形成する。
【００６５】
図２０に示すように、カバー膜３０Ａを異方性ドライエッチングによりエッチバックすると、第３の配線１７及びキャップ絶縁膜１８の側面上にカバー膜３０Ａが残留して、カーボン膜からなる第２のサイドウォール膜３０が形成される。第２のサイドウォール膜３０はエッチバックにより形成するので、全ての配線の側面上に形成することができる。ここで、第３の配線１７の間隔Ｘ３は２０００ｎｍとした。上記のように、カバー膜３０Ａを厚さ１５ｎｍで形成しているので、第３の配線１７の間の残りの間隔は１９７０ｎｍとなる。また、第３の配線１７の厚さが３００ｎｍで、キャップ絶縁膜１８の厚さが１５０ｎｍであるので、第３の配線間に形成される凹部のアスペクト比は４５０／１９７０となり、およそ０．２３程度の低いアスペクト比となる。
【００６６】
図２１に示すように、図４と同じ条件のＡＬＤ［Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ］法による酸化シリコンからなる層間絶縁膜３１（第１の絶縁膜に相当する）を成膜して第３の配線１７を埋設する。この時、ＡＬＤ法は埋設性が良いため、隣接した第３の配線間に空洞が発生しない状態で埋設することが可能である。その後、ＣＭＰによって、キャップ絶縁膜１８をストッパーとして、それより上に形成された層間絶縁膜３１を除去する。これにより、第３の配線間に形成されていた凹部は酸化シリコン膜で埋設される。
【００６７】
図２２に示すように、エッチバックによって、サイドウォール膜３０の上端部が露出するまで、隣接するキャップ絶縁膜１８の側面に存在する層間絶縁膜３１を除去する。この時、第１の配線の場合と同様の理由から、エッチバック後の層間絶縁膜３１の上面が、第３の配線１７の上面よりも高い位置に残存するようにエッチバックすることが好ましい。このためには、キャップ絶縁膜１８の膜厚を、カバー膜３０Ａの膜厚の２倍以上２０倍以下の厚さとすることが好ましい。
【００６８】
図２３に示すように、図６で示した条件のドライエッチングによって、第２のサイドウォール膜３０を除去すると、第３の配線１７と層間絶縁膜３１の間にサイドスペース３２を形成することが出来る。第３の配線１７と層間絶縁膜３１の間に開口部が狭いサイドスペース３２を形成することにより、後の層間絶縁膜を形成する工程において、サイドスペース３２内が完全に層間絶縁膜によって埋め込まれることを防止することができる。
【００６９】
図２４は、図２３の段階における平面図を示している。図２４の平面図に示すように、キャップ絶縁膜１８の下層となっている第３の配線１７の側面上には、全てサイドスペース３２が形成されている。つまり、隣接する第３の配線１７の間隔によってサイドスペース３２の形成状況が変動すること無く、全ての配線の側面部に安定してサイドスペースを形成することが可能となる。
【００７０】
図２５に示すように、ステップカバレージの悪い図８と同じ条件のＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅ−ＣＶＤ）法により、酸化シリコンからなる層間絶縁膜３３（第２の絶縁膜に相当する）を成膜する。これにより、サイドスペース３２を残したまま第３の配線１７を埋設させることが出来、サイドスペースからなるエアギャップ部３２を形成することができた。また、第１の絶縁膜から第２の絶縁膜に向う第１の方向６１において、第３の配線１７の上面、層間絶縁膜３１の上面、キャップ絶縁膜１８の上面、層間絶縁膜３３の上面の順に位置が高くなる。
【００７１】
以上より、第１〜第３の配線を有し、各配線の側面上にはエアギャップ部が設けられた、半導体装置を設けることができた。図２６は、図２４のＢ−Ｂ’方向の断面図を表したものである。図２６に示すように、第１〜第３の全ての配線の側面上には、エアギャップ部が形成されており、隣接する配線はサイドスペースによって層間絶縁膜から分離されている。
【００７２】
このように本実施例では、配線サイズ並びにピッチを問わず、どのような配線においてもその側面部にエアギャップ部を形成することが可能である。その結果、配線間の寄生容量を安定して低減することが出来る。
【００７３】
（第２実施例）
本実施例は、記憶素子を有する半導体装置に関するものである。以下、図２７を参照しながら、本実施例を説明する。
【００７４】
図２７に示すように、半導体基板１は、酸化シリコン（ＳｉＯ2）等の絶縁膜で構成された素子分離領域２と、リン（Ｐ）などを拡散させた拡散領域３を備えている。半導体基板１上には、ゲート絶縁膜４とゲート電極５とキャップ絶縁膜６が積層され、さらにその側面部がサイドウォール膜６’で被覆されている。この半導体基板１、拡散領域３、ゲート絶縁膜４、ゲート電極５、キャップ絶縁膜６、及びサイドウォール膜６’からトランジスタが構成されている。図２７中の左側に示された１つのトランジスタは第１のトランジスタ、右側に示された２つのトランジスタは第２のトランジスタに相当する。
【００７５】
トランジスタが埋め込まれた層間絶縁膜７内には、コンタクトプラグ８が形成されており、拡散領域３に接続されている。層間絶縁膜３４に形成されたコンタクトプラグ３５は、ビットライン３６とコンタクトプラグ８を接続しており、同様にコンタクトプラグ３５’は、ビットライン３６と拡散領域３を接続している。
【００７６】
ビットライン３６上には、キャップ絶縁膜３７が積層されており、ビットライン３６の側面と、層間絶縁膜３８及び４０との間には、エアギャップ部３９が形成されている。
【００７７】
ビットライン３６のレイアウトは、トランジスタのレイアウトに規制される。このため、従来の配線間にエアギャップ部を形成する方法では、ビットライン間の間隔が安定的に空洞を形成できる寸法になることは稀である。これに対して本実施例の通り、空洞に代わるサイドスペースを各ビットラインの側面部に形成すれば、レイアウト状況に関わらずにビットライン３６を分離することができる。この結果、ビットライン間の容量を安定して低減させることが可能となる。
【００７８】
層間絶縁膜４０上には、容量コンタクト４２が形成されており、コンタクトプラグ４１を介して、コンタクトプラグ８と接続されている。さらに層間絶縁膜４０を被覆するように、ストッパ膜４３及び層間絶縁膜４４と４４’が積層されている。各層間絶縁膜中に下部電極４６と容量絶縁膜４７と上部電極４８が形成されている。また、下部電極４６が倒壊しないようにサポート膜４５と４５’が下部電極４６に接続されている。
【００７９】
上部電極を埋設する層間絶縁膜４９に形成されたコンタクトプラグ５０は、配線５１と上部電極４８に接続されており、同様にコンタクトプラグ５０’は配線５１と配線３６に接続されている。配線５１上には、キャップ絶縁膜５２が積層されており、配線５１の側面と、層間絶縁膜５３及び５５との間には、エアギャップ部５４が形成されている。
【００８０】
配線５１のレイアウトは、ビットライン３６や下部電極４６のレイアウトに規制される。このため、従来の配線間にエアギャップ部を形成する方法では、配線間の間隔が安定的に空洞を形成できる寸法になることは稀である。これに対して本実施例では、空洞に代わるサイドスペースを各配線の側面部に形成することができる。この結果、配線のレイアウトに関わらず配線５１を分離できるので、配線間の寄生容量を安定して低減させることが可能となる。
【００８１】
（第３実施例）
本実施例は第１実施例の変形例であり、配線の側面に接するように第１のサイドウォール膜を有し、この第１のサイドウォール膜と層間絶縁膜との間にエアギャップ部を有する点が、第１実施例とは異なる。
【００８２】
以下、図２８〜３５を参照しながら、本実施例の半導体装置の製造方法を説明する。なお、図２８〜３５は全て、第１実施例の図１〜６、８、１０〜１５、１７〜２３及び２５に対応する方向の断面図である。
【００８３】
図２８に示すように、半導体基板１に、絶縁膜で構成された素子分離領域２と、イオン注入法による拡散領域３を形成する。熱酸化法によるゲート絶縁膜４と、導電膜であるゲート電極５と、窒化シリコン（ＳｉＮ）等であるキャップ絶縁膜６を成膜し、ドライエッチングによってトランジスタのパターンを形成する。さらに、窒化シリコン（ＳｉＮ）等の絶縁膜を成膜してエッチバックする。これにより、トランジスタパターンの側面部をサイドウォール膜６’が被覆して、キャップ絶縁膜６とサイドウォール膜６’によって囲まれたトランジスタが完成する。
【００８４】
次に、トランジスタを埋め込むように、塗布絶縁材料（ＳＯＤ：Ｓｐｉｎ  Ｏｎ  Ｄｉｅｌｅｃｔｒｉｃｓ）等の層間絶縁膜７を形成してから、ＣＭＰ［Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ］で層間絶縁膜７の平坦化を行う。層間絶縁膜７上へ塗布したフォトレジスト膜（図示せず）に露光と現像を行い、所望の拡散層３上で所望の形状の開孔（ホール）パターンを形成し、ドライエッチングを行うことで層間絶縁膜７内に第１開孔（図示せず）を形成する。タングステン（Ｗ）等の導電膜を用いて第１開孔の内部を埋め込んでＣＭＰ処理を行い、層間絶縁膜７上の導電膜を除去してコンタクトプラグ８を形成する。ここでコンタクトプラグ８は、拡散領域３と接続している。
【００８５】
次に、層間絶縁膜７上の全面に、スパッタ法により形成する厚さ５０ｎｍのタングステン（Ｗ）膜と、ＰＥ−ＣＶＤ法により形成する厚さ１００ｎｍの窒化シリコン（ＳｉＮ）膜からなるキャップ絶縁膜１０を順次、成膜する。その後、フォトリソグラフィとドライエッチング法により分離（パターニング）するとキャップ絶縁膜１０を上面に有する第１の配線９が形成される。このドライエッチングには異方性ドライエッチングを用いているので、キャップ絶縁膜１０の側面と第１の配線９の側面は同一平面を構成している。
【００８６】
この後、ＰＥ−ＣＶＤ法による窒化シリコン（ＳｉＮ）等を成膜してからエッチバックする。これにより、第１の配線９及びキャップ絶縁膜１０の側面上に窒化シリコンが残留して、第１のサイドウォール膜１０’が形成される。
【００８７】
次に、図２９に示すように、配線間が埋まらないように全面にカーボン（Ｃ）からなるカバー膜２０Ａを形成する。カバー膜２０Ａは、良好なステップカバレージとなるように、熱反応のみを利用する図２と同じ条件のＬＰ−ＣＶＤ法により形成する。
【００８８】
次に、図３０に示すように、カバー膜２０Ａを異方性ドライエッチングによりエッチバックすると、第１のサイドウォール膜１０’及びキャップ絶縁膜１０の側面上にカバー膜２０Ａが残留して、カーボン膜からなる第２のサイドウォール膜２０が形成される。第２のサイドウォール膜２０はエッチバックにより形成するので、全ての配線の側面上に形成することができる。
【００８９】
次に、図３１に示すように、図４と同じ条件のＡＬＤ［Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ］法による酸化シリコンからなる層間絶縁膜２１を成膜して第１の配線９を埋設する。この時、ＡＬＤ法は埋設性が良いため、隣接した配線間に空洞が発生しない状態で埋設することが可能である。その後、ＣＭＰによって、キャップ絶縁膜１０をストッパーとして、それより上に形成された層間絶縁膜２１を除去する。これにより、配線間に形成されていた凹部は酸化シリコン膜で埋設される。
【００９０】
次に、図３２に示すように、エッチバックによって、第２のサイドウォール膜２０の上端部が露出するまで隣接するキャップ絶縁膜１０の側面に存在する層間絶縁膜２１を除去する。この時、エッチバック後の層間絶縁膜２１の上面が、第１の配線９の上面より高い位置に残存するようにエッチバックすることが好ましい。
【００９１】
図３３に示すように、図６で示した条件のドライエッチングによって、第２のサイドウォール膜２０を除去すると、第１のサイドウォール膜１０’を設けた第１の配線９と層間絶縁膜２１の間にサイドスペース２２を形成することが出来る。このように第１のサイドウォール膜１０’を設けることで、第１実施例と比べて、第１の配線９と層間絶縁膜２１を隔てるように開口部が狭いサイドスペース２２を形成することができる。また、第１の配線９は第１のサイドウォール膜１０'で被覆されているため、第２のサイドウォール膜２０の除去時にエッチングガスである酸素に曝されることが無くなる。この結果、第１の配線９の表面酸化を防止でき、図６に示した構造よりも有利となる。
【００９２】
図３４に示すように、図８の条件に設定したＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅ−ＣＶＤ）法により酸化シリコンからなる層間絶縁膜２３を成膜する。これにより、サイドスペース２２を残したまま第１の配線９を埋設させることが出来、サイドスペースからなるエアギャップ部２２を形成することができた。この理由は、サイドスペース２２の開口部で酸化シリコンが庇形状になって成膜されるので、サイドスペース２２の内部に成膜ガスが入り込めないためである。
【００９３】
図３５は、図３４の破線部を拡大したものである。図３４より、第１のサイドウォール膜１０’の全ての側面に、エアギャップ部２２が形成されていることが分かる。エアギャップ部２２の、第１の配線９の側面の法線方向６０の幅は、２〜２００ｎｍであることが好ましい。
【００９４】
以下は、図１０〜２６と同様の方法によって、第１の配線９の上方に、第２の配線１３及び第３の配線１７を形成する。以下、その概略を説明する。層間絶縁膜２３とキャップ絶縁膜１０に第２開孔を形成する。導電膜を用いて第２開孔を埋め込むことにより、第１の配線９と接続するコンタクトプラグ２４を形成する。
【００９５】
層間絶縁膜２３上の全面に、スパッタ法によりタングステン（Ｗ）膜と、ＰＥ−ＣＶＤ法によりキャップ絶縁膜を順次、成膜する。その後、フォトリソグラフィとドライエッチング法により分離（パターニング）するとキャップ絶縁膜１４を上面に有する第２の配線１３が形成される。
【００９６】
この後、ＰＥ−ＣＶＤ法による窒化シリコン（ＳｉＮ）等を成膜してからエッチバックする。これにより、第２の配線１３及びキャップ絶縁膜１４の側面上に窒化シリコンが残留して、第１のサイドウォール膜１４’が形成される。
【００９７】
次に、配線間が埋まらないように全面にカーボン（Ｃ）からなるカバー膜を形成する。カバー膜を異方性ドライエッチングによりエッチバックすると、第１のサイドウォール膜１４’及びキャップ絶縁膜１４の側面上にカバー膜が残留して、カーボン膜からなる第２のサイドウォール膜が形成される。第２のサイドウォール膜はエッチバックにより形成するので、全ての配線の側面上に形成することができる。
【００９８】
ＡＬＤ［Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ］法により層間絶縁膜２６を成膜して第２の配線１３を埋設する。その後、ＣＭＰによって、キャップ絶縁膜１４をストッパーとして、それより上に形成された層間絶縁膜２６を除去する。これにより、第２の配線間に形成されていた凹部は酸化シリコン膜で埋設される。
【００９９】
エッチバックによって、第２のサイドウォール膜の上端部が露出するまで、隣接するキャップ絶縁膜１４の側面に存在する層間絶縁膜２６を除去する。ドライエッチングによって、第２のサイドウォール膜を除去すると、第２の配線１３と層間絶縁膜２６の間にサイドスペース２７を形成することが出来る。
【０１００】
ＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅ−ＣＶＤ）法により、酸化シリコンからなる層間絶縁膜２８を成膜する。これにより、サイドスペース２７を残したまま第２の配線１３を埋設させることが出来、サイドスペースからなるエアギャップ部２７を形成することができた。第２の配線１３は第１のサイドウォール膜１４'で被覆されているため、第２のサイドウォール膜の除去時にエッチングガスである酸素に曝されることが無くなる。この結果、第２の配線１３の表面酸化を防止できる。
【０１０１】
層間絶縁膜２８とキャップ絶縁膜１４内に第２開孔（図示せず）を形成する。導電膜を用いて第２開孔を埋め込むことにより、第２の配線１３と接続するコンタクトプラグ２９を形成する。
【０１０２】
層間絶縁膜２８上の全面に、スパッタ法によりタングステン（Ｗ）膜と、ＰＥ−ＣＶＤ法により窒化シリコン（ＳｉＮ）膜からなるキャップ絶縁膜を順次、成膜する。その後、フォトリソグラフィとドライエッチング法により分離（パターニング）するとキャップ絶縁膜１８を上面に有する第３の配線１７が形成される。
【０１０３】
この後、ＰＥ−ＣＶＤ法による窒化シリコン（ＳｉＮ）等を成膜してからエッチバックする。これにより、第３の配線１７及びキャップ絶縁膜１８の側面上に窒化シリコンが残留して、第１のサイドウォール膜１８’が形成される。
【０１０４】
次に、配線間が埋まらないように全面にカーボン（Ｃ）からなるカバー膜を形成する。カバー膜を異方性ドライエッチングによりエッチバックすると、第１のサイドウォール膜１８’及びキャップ絶縁膜１８の側面上にカバー膜が残留して、カーボン膜からなる第２のサイドウォール膜が形成される。第２のサイドウォール膜はエッチバックにより形成するので、全ての配線の側面上に形成することができる。
【０１０５】
ＡＬＤ［Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ］法による酸化シリコンからなる層間絶縁膜３１を成膜して第３の配線１７を埋設する。この時、ＡＬＤ法は埋設性が良いため、隣接した第３の配線間に空洞が発生しない状態で埋設することが可能である。これにより、第３の配線間に形成されていた凹部は酸化シリコン膜で埋設される。
【０１０６】
エッチバックによって、第２のサイドウォール膜の上端部が露出するまで、隣接するキャップ絶縁膜１８の側面に存在する層間絶縁膜３１を除去する。ドライエッチングによって、第２のサイドウォール膜を除去すると、第３の配線１７と層間絶縁膜３１の間にサイドスペース３２を形成することが出来る。
【０１０７】
ＰＥ−ＣＶＤ（Ｐｌａｓｍａ  Ｅｎｈａｎｃｅ−ＣＶＤ）法により、酸化シリコンからなる層間絶縁膜３３を成膜する。これにより、サイドスペース３２を残したまま第３の配線１７を埋設させることが出来、サイドスペースからなるエアギャップ部３２を形成することができた。第３の配線１７は第１のサイドウォール膜１８'で被覆されているため、第２のサイドウォール膜の除去時にエッチングガスである酸素に曝されることが無くなる。この結果、第３の配線１７の表面酸化を防止できる。
【０１０８】
本実施例では、配線を窒化シリコンからなる第１のサイドウォール膜で被覆した状態で、その外側にエアギャップとなるサイドスペースを設けている。このため、プロセス途上で配線が酸化されたり腐食されたりするといった問題をより効果的に回避でき、配線の信頼性ひいては半導体装置の信頼性をより向上させることができる。また、第１〜第３実施例と同様に、配線の寄生容量を低減することができる。
【０１０９】
（第４実施例）
図３７を参照して、本実施例の半導体装置を説明する。半導体装置１００は、例えばコンピュータシステムを含むが、これに限定されない。この半導体装置１００は、データプロセッサ１２０およびＤＲＡＭ１３０を含む。このデータプロセッサ１２０中に、第１及び第３実施例に示した３層の配線構造を含むことができる。また、ＤＲＡＭ１３０中に、第２実施例に示した記憶素子と配線構造を含むことができる。
【０１１０】
データプロセッサ１２０は、例えば、マイクロプロセッサ（ＭＰＵ）、デジタルシグナルプロセッサ（ＤＰＳ）などを含むが、これらに限定されない。図３７においては簡単のため、データプロセッサ１２０は、システムバス１１０を介してＤＲＡＭ１３０に接続されているが、システムバス１１０を介さずにローカルなバスによって接続される場合もある。
【０１１１】
また、システムバス１１０は、ここでは簡便のため１本しか描かれていないが、必要に応じてコネクタなどを介しシリアルないしパラレルに接続される。また、必要に応じ、このシステムでは、記憶デバイス１５０、入出力装置１６０、ＲＯＭ１４０がシステムバス１１０に接続されるが、必ずしも必須の構成要素ではない。ここで入出力装置１６０には、入力デバイスもしくは出力デバイスのいずれか一方のみの場合も含まれる。さらに、各構成要素の個数は、図では簡単のため１つにとどめているが、それに限定されるものではなく、少なくともいずれかが複数個の場合も含まれる。
【符号の説明】
【０１１２】
１  半導体基板
２  素子分離領域
３  拡散領域
４  ゲート絶縁膜
５  ゲート電極
６、１０、１４、１８、３７、５２  キャップ絶縁膜
６’  サイドウォール膜
７、２１、２３、２６、２８  層間絶縁膜
８、２４、２９、３５、３５’、４１、５０、５０’  コンタクトプラグ
９、９ａ、９ｂ  配線
１０、’２０、２５、３０  サイドウォール膜
１３、  第２の配線
１７  第３の配線
２０Ａ、２５Ａ、３０Ａ  カバー膜
２２、２２ａ、２２ｂ、２７、３２、３９、５４  エアギャップ部
２３ａ、２３ｂ  絶縁膜
２３ｃ  ボイド
２３ｄ  段差
３１、３３、３４、３８、４０、４４、４４’、４９、５３、５５  層間絶縁膜
３６、５１  配線
４２  容量コンタクト
４３  ストッパ膜
４５、４５’  サポート膜
４６  下部電極
４７  容量膜
４８  上部電極
６０  配線の側面の法線方向
６１  第１の方向
１００  半導体装置
１１０  システムバス
１２０  データプロセッサ
１３０  ＤＲＡＭ
１４０  ＲＯＭ
１５０  記憶デバイス
１６０  入出力装置
Ｘ１  配線
Ｘ２  第２の配線
Ｘ３  第３の配線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
0005635301.tif 000013
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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