(57)【特許請求の範囲】
【請求項１】
ｎ+層（２）と、
前記ｎ+層上に配置されたｎ層（３）と、
前記ｎ層の表面上に配置され、２つの別個の部分を備えるｐ層（４）と、
前記ｐ層上に配置された更なるｎ層（５）と、
前記ｐ層の前記２つの別個の部分の間に位置するゲート電極（１０）と、
前記ゲート電極と前記ｎ層との間、且つ前記ゲート電極と前記ｐ層の前記２つの分離部分のそれぞれとの間に位置するゲート絶縁膜（６）と、
前記ｐ層（４）の前記２つの別個の部分のそれぞれに独立して設けられ、それぞれが前記ｐ層の前記２つの別個の部分の一方及び他方に電気的に接続されたソース／ドレインコンタクト（１１）と、を有し、
前記ｎ+層をサブコレクタとするｎｐｎバイポーラトランジスタが形成されていることを特徴とするＰ型電界効果トランジスタ。
【請求項２】
前記ｎ+層（２）に電気的に接続されたバルクコンタクト（１３）を更に有することを特徴とする請求項１に記載のＰ型電界効果トランジスタ。
【請求項３】
前記ｎ層（３）及び前記ｐ層（４）はメサを形成することを特徴とする請求項１又は２に記載のＰ型電界効果トランジスタ。
【請求項４】
前記ソース／ドレインコンタクト（１１）のそれぞれとｐ層（４）との間に配置されたソース／ドレインコンタクト層（７）を更に有することを特徴とする請求項１乃至３のいずれか１に記載のＰ型電界効果トランジスタ。
【請求項５】
ＧａＡｓの基板（１）を更に有し、
前記基板の上方に前記ｎ層（３）が配置されていることを特徴とする請求項１乃至４のいずれか１に記載のＰ型電界効果トランジスタ。
【請求項６】
ｎ+層（２）が設けられたＧａＡｓの基板（１）の表面上方に、前記ｎ+層（２）上に配置されたｎ層（３）及び前記ｎ層（３）上に配置されたｐ層（４）を備える積層構造を形成する工程と、
前記ｐ層内に凹部を形成して前記ｐ層を２つの別個の部分に分ける工程と、
前記凹部内にゲート絶縁膜（６）を配置する工程と、
前記ゲート絶縁膜上にゲート電極（１０）を配置する工程と、
前記ｐ層の前記２つの別個の部分のそれぞれにソース／ドレインコンタクト（１１）を設ける工程と、を有し、
ｎｐｎ型ＨＢＴの製造工程を適用することにより、前記ｎ+層（２）、前記ｎ層（３）、前記ｐ層（４）、及び前記ｐ層上に配置された更なるｎ層（５）を生成して前記Ｐ型電界効果トランジスタ及び前記ｎ+層をサブコレクタとするｎｐｎバイポーラトランジスタを形成する層構造を構築することを特徴とするＰ型電界効果トランジスタの製造方法。
【請求項７】
前記ｎ+層（２）にバルクコンタクト（１３）を設ける工程を更に有することを特徴とする請求項６に記載の製造方法。
【請求項８】
シリコン窒化物から前記ゲート絶縁膜（６）を形成することを特徴とする請求項６乃至７のいずれか１に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、Ｐ型電界効果トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
ＧａＡｓ半導体技術は、ｎｐｎバイポーラトランジスタ及びｎ−ＦＥＴタイプのトランジスタデバイスを提供する。回路設計及びシステムの機能性には、ｐ型デバイス、特に今までにＧａＡｓ技術によって提供されていないｐｎｐバイポーラトランジスタ又はｐチャネル電界効果トランジスタが求められる。ＧａＡｓ技術によってｎ型デバイスのみが実現可能であることから、それ以外の回路構成は、消費電流の増大、占有面積の増大及び他の欠点を犠牲にして実現される。シリコン製の半導体回路はｎ型デバイス及びｐ型デバイスの両方を備えるが、特に産業用途におけるパワーアンプにとっては望ましい技術ではない。外部回路部材の上に、不足しているｐ型トランジスタ部材を設けることが可能であるが、ｎ型及びｐ型のそれぞれの型のトランジスタの完全集積化が、ＧａＡｓ技術においても要求されている。
【０００３】
多くの場合にＢｉＦＥＴ又はＢｉＨＥＭＴと称呼され、単一のＧａＡｓ基板上にＨＢＴとＦＥＴ又はＰ−ＨＥＭＴデバイスとの両方を備える、ＦＥＴとＨＢＴとの組合せ又は積層の集積構造が、以下の非特許文献１〜５において説明されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】William Peatman、Mohsen Shokrani、Boris Gedzberg、Wojciech Krystek、Michael Trippe，“InGaP-PlusTM: Advanced GaAs BiFET Technology and Applications”，化合物半導体製造技術学会（CS MANTECH：Compound Semiconductor manufacturing technology），２００７年
【非特許文献２】T. Henderson、J. Middleton、J. Mahoney、S. Varma、T. Rivers、C. Jordan、B. Avrit，“High-Performance BiHEMT HBT / E-D pHEMT Integration”，化合物半導体製造技術学会（CS MANTECH：Compound Semiconductor manufacturing technology），２００７年
【非特許文献３】Todd D. Basso、Richard B. Brown，“A Complementary GaAs Microprocessor for Space Applications” ，化合物半導体製造技術学会（CS MANTECH：Compound Semiconductor manufacturing technology），２００７年
【非特許文献４】Ravi Ramanathan、Mike Sun、Peter J. Zampardi、Andre G. Metzger、Vincent Ho、Cejun Wei、Peter Tran、Hongxiao Shao、Nick Cheng、Cristian Cismaru、Jiang Li, Shiaw Chang、Phil Thompson、Mark Kuhlman、Kenneth Weller，“Commercial Viability of a Merged HBT-FET (BiFET) Technology for GaAs Power Amplifiers”，化合物半導体製造技術学会（CS MANTECH：Compound Semiconductor manufacturing technology），２００７年
【非特許文献５】C. K. Lin、T. C. Tsai、S. L. Yu、C. C. Chang、Y. T. Cho、J. C. Yuan、C. P. Ho、T. Y. Chou、J. H. Huang、M. C. Tu、Y. C. Wang，“Monolithic Integration of E/D-mode pHEMT and InGaP HBT Technology on 150-mm GaAs Wafers”，化合物半導体製造技術学会（CS MANTECH：Compound Semiconductor manufacturing technology），２００７年
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、ＧａＡｓ技術によるｐチャネル電界効果トランジスタを提供することにある。更なる目的は、ＧａＡｓ技術によるｐチャネル電界効果トランジスタの効果的な製造方法の開示にある。
【課題を解決するための手段】
【０００６】
これらの目的及び他の目的のそれぞれは、請求項１に係るｐ型電界効果トランジスタ及び請求項６に係る製造方法によって達成される。
【０００７】
電界効果トランジスタは、ｎｐｎバイポーラトランジスタを製造するために使用可能な層構造に基づく。バイポーラトランジスタのベース層としても機能可能であるｐドープ層は、ゲート電極が配置される凹部によって２つの別個の部分に分けられる。ゲート電極は、ゲート絶縁膜上に位置し、バイポーラトランジスタのコレクタ層としても機能可能であるｎドープ層内のチャネル内の空間電荷を制御する。従って、ｐチャネル電界効果トランジスタは、縦型ｎｐｎバイポーラトランジスタに用いることができる積層構造内に配置されうる。更に、このような層構造は、側方に大きさを規制して基板表面上にメサを形成することができる。バイポーラトランジスタのサブコレクタ層としても機能可能なｎ＋ドープ層は、当該メサの下方に位置し、電界効果トランジスタのバルクコンタクトとして機能する外部電極接続部が設けられうる。
【図面の簡単な説明】
【０００８】
【図１】ｐ型ＦＥＴの実施形態の断面図である。
【図２】ｐ型ＦＥＴの電気コンタクト及び接続部の概略平面図である。
【発明を実施するための形態】
【０００９】
添付の図面と関連付けて、電界効果トランジスタ及びその製造方法の例をより詳細に説明する。
【００１０】
図１は、ｐチャネル電界効果トランジスタの実施形態の断面図である。ＧａＡｓを特に用いることができる基板１の上側表面上に、ｎ＋層２が位置している。ｎ層３、ｐ層４及び更なるｎ層５を備えたメサを形成している積層構造が、ｎ＋層２上に配置されている。このような積層構造をｎｐｎバイポーラトランジスタ用に設けることができるので、同一基板上に当該ｎｐｎバイポーラトランジスタを製造することができる。従って、ＧａＡｓのＨＢＴの標準的な製造技術である当該積層構造を、当該電界効果トランジスタに用いることができる。図１の断面図に示された上側のｎ層５は、当該電界効果トランジスタには必要とならない。従って、上側のｎ層５を省略又は除去することができるが、上記に係る製造方法によって図１に示すような積層構造を設ける場合には、ｐ層４上に上側のｎ層５を残すほうがよい。
【００１１】
図１に示すように、ｐ層４は、溝又は凹部によって２つの別個の部分に分けられている。当該凹部の底面及び側面は、比較的に薄いゲート絶縁膜６によって覆われている。必要に応じて、金属であることが好ましいソース／ドレインコンタクト層７が、ｐ層４の２つの別個の部分の表面上に配置されてもよい。トランジスタの動作中に空間電荷領域８が占める領域を、図１においてハッチングされた領域で示す。チャネル領域９が、ゲート絶縁膜６の下方の下側のｎ層３内における、空間電荷領域８の間に生じる。チャネル領域９はｎ型にドープされた半導体材料の内部に位置しているため、当該チャネル領域９はｐチャネル電界効果トランジスタに用いられることになる。凹部内のゲート絶縁膜６上には、金属を用いることができるゲート電極１０が配置されている。本実施形態において、ソース／ドレインコンタクト層７の上に、ソース及びドレイン用のソース／ドレインコンタクト１１が設けられている。ソース／ドレインコンタクト１１は、好ましくは金属である。
【００１２】
ｎ＋層２は、縦型ｎｐｎトランジスタのサブコレクタ層として設けられることができる。電界効果トランジスタにおいて、バルクコンタクトを設けるために、ｎ＋層２を用いることができる。このためには、ｎ＋層２の上側表面のうちｎ層３によって覆われていない部分に、好ましくは金属であるバルクコンタクト層１２を配置することができる。バルクコンタクト層１２に対して、好ましくは金属からなるバルクコンタクト１３が設けられている。ｎ＋層２と同じ高さに、ｎ＋層２の側方の素子分離をなす素子分離層１４を設けることができ、本デバイスの上面に、パッシベーション及び電気コンタクト同士の間の電気絶縁をなす絶縁層１５を更に設けることができる。特に、ゲート絶縁膜６、絶縁層１５、及び上記コンタクト層等の層の組合せ及び層形状は、電界効果トランジスタの性能を最適化するために、図１の例から逸脱してもよく、更には変更可能である。
【００１３】
本実施例の電界効果トランジスタは、ソース／ドレイン領域が縦型ｎｐｎバイポーラトランジスタのベース層としても機能可能であるｐ層４の別個の部分によって形成されている点、及びチャネル領域９がｎｐｎバイポーラトランジスタのコレクタ層としても機能可能であるｎ層３内に位置している点において、特に優位性を備えている。ソース／ドレイン領域は、ゲート電極１０及びゲート絶縁膜６が形成されている領域である凹部によって互いに完全に分離されている。従って、ｐ層４の上述した２つの部分は、ｐ型にドープされた半導体材料を介して直接的に接触していない。このようにすることにより、ｐ型にドープされた半導体層、ｎ型にドープされた半導体層及びｐ型にドープされた半導体層からなる積層構造を、基本的に横型構造の電界効果トランジスタを形成するために使用することができる。
【００１４】
図２は、概略平面図により導体トラックのレイアウトである。ゲート電極１０は、２つのソース／ドレイン電極１１の間に配置されるように示され、一方、バルクコンタクト１３は、他のコンタクトに対して側方に配置されている。このような例において、コンタクト１０、１１、１３ごとに、外部電気接続部として使用可能なコンタクトパッド１６が電気的に接続されている。しかし、導電トラック及びコンタクト層の構造は、個々の実施形態の要求に応じて変更することが可能である。従って、本実施例の電界効果トランジスタを他のデバイス、特に縦型バイポーラトランジスタとともに集積化するために、上述した構造は多種多様な構造を取りうる。
【００１５】
本実施例の電界効果トランジスタは、縦型バイポーラトランジスタととともに、標準的なＧａＡｓ技術によって製造可能である。本発明の電界効果トランジスタの製造方法は、ＧａＡｓを特に用いることができる半導体材料からなる基板の上方に、メサ状に形成されることが好ましいｎ層３及びｐ層４を設ける工程を備えることができる。凹部又はトレンチがｐ層４に刻み込まれることにより、ｐ型にドープされた半導体材料によって接続されていない２つの別個の部分が形成される。当該凹部の底面及び側面に、ゲート絶縁膜６が配置される。ゲート絶縁膜６は、標準的なＧａＡｓのＨＢＴ技術において使用可能なシリコン窒化物とすることができる。凹部内のゲート絶縁膜６上に、好ましくは金属から形成されるゲート電極１０が配置される。ｐ層４の別個の部分と電気的に接続されるように、ソース／ドレインコンタクト１１が配置され、ソース及びドレインが形成される。基板１とｎ層３及びｐ層を備えるメサとの間に、ｎ＋層２を配置することができる。バルクコンタクト１３、及びバルクコンタクト１３とｎ＋層２との間のバルクコンタクト層１２を、ｎ＋層２に設けることができる。
【００１６】
本実施例の製造方法を用いることにより、縦型バイポーラトランジスタも製造することができる。この目的を達成するためには、更なるｎ層５が、ｐ層４上に配置される。ｎ＋層２はサブコレクタとして使用され、更に、下側のｎ層３、ｐ層４及び上側のｎ層５は、この順で縦型ｎｐｎバイポーラトランジスタのコレクタ層、ベース層及びエミッタ層として用いられる。当該積層構造は、特に、個々のデバイス用にメサを形成することによって構築され、そして、ゲート電極１０用に設けられる凹部を形成することにより、本発明の電界効果トランジスタが製造される。
【００１７】
従って、ＧａＡｓ技術による縦型バイポーラトランジスタの標準的な製造工程に若干の変更を加えることのみにより、上述したようなＧａＡｓの半導体材料にｐチャネル電界効果トランジスタを製造することが可能になる。従って、本実施例の製造方法は、標準的なＧａＡｓのＨＢＴ技術に適合し、製造工程及びマスクの本質的な変形を必要とせず、これにより高いコスト効果をもたらす。本実施例の電界効果トランジスタの電気的特性の最適化は、ゲート電極１０の寸法、ゲート絶縁膜６の厚さ、及びコンタクト層の組合せの適合によって容易に達成される。
【符号の説明】
【００１８】
１          基板
２          ｎ＋層
３          ｎ層
４          ｐ層
５          更なるｎ層
６          ゲート絶縁膜
７          ソース／ドレインコンタクト層
８          空間電荷領域
９          チャネル領域
１０        ゲート電極
１１        ソース／ドレインコンタクト
１２        バルクコンタクト層
１３        バルクコンタクト
１４        素子分離層
１５        絶縁層
１６        コンタクトパッド
【図１】
0005588452.tif 000002
【図２】
0005588452.tif 000003