(57)【特許請求の範囲】
【請求項１】
上面に形成された複数のダイ・パッド（２２）を有する集積回路（ＩＣ）基材（１０）と、
該ＩＣ基材（１０）の上に配置された複数のポリマー・ラミネート（１６）であって、当該複数のポリマー・ラミネート（１６）の各々が、内部に形成された複数のバイア（２０）を有し、該複数のバイア（２０）の各々がそれぞれのダイ・パッド（２２）に対応している、複数のポリマー・ラミネート（１６）と、
該複数のポリマー・ラミネート（１６）の各々に形成された複数のインタコネクト（２６）であって、当該複数のインタコネクト（２６）の各々がそれぞれのポリマー・ラミネート（１６）の上面の一部を被覆して前記バイア（２０）を通って下降して延在し、下方に配置された隣接したポリマー・ラミネート（１６）のインタコネクト（２６）と接触している、複数のインタコネクト（２６）と、
当該ウェーハ・レベル・パッケージ（１２）の上面に配置されて前記複数の金属インタコネクト（２６）に取り付けられた入出力（Ｉ／Ｏ）システム・インタコネクト（３４）と、
を備えたウェーハ・レベル・パッケージ（１２）であって、
前記複数のポリマー・ラミネート（１６）の各々が、別個の予備形成されたラミネート・シートを含んでおり、
前記複数のポリマー・ラミネート（１６）のそれぞれは、ダイス域を含み、
前記ダイス域は、ポリマー材料の少なくとも一部が除去されることにより形成された、前記ＩＣ基材（１０）の残留応力を減少させる複数の溝を有しており、
前記複数の溝（３０）が形成された前記複数のポリマー・ラミネート層及び前記インタコネクトに積層された少なくとも１層の追加のポリマー・ラミネート層をさらに含む、
ウェーハ・レベル・パッケージ（１２）。
【請求項２】
前記Ｉ／Ｏシステム・インタコネクト（３４）は、複数の半田ボール、複数のめっきバンプ、複数の柱状バンプ、複数の金スタッド・バンプ、複数の金属充填ポリマー・バンプ、複数の結線接続、及び複数の結線接続パッドの一つを含んでいる、請求項１に記載のウェーハ・レベル・パッケージ（１２）。
【請求項３】
ポリマー・ラミネート（１６、３２）の間に形成された前記空洞（３８）に配置されている微小電気機械システム（ＭＥＭＳ）（４０）をさらに含んでいる請求項１または２に記載のウェーハ・レベル・パッケージ（１２）。
【請求項４】
一対の隣り合ったポリマー・ラミネート（１６、３２）の間に配置された埋め込み型抵抗器（４２）及び埋め込み型キャパシタ（４２）の一方をさらに含んでいる請求項１乃至３のいずれかに記載のウェーハ・レベル・パッケージ（１２）。
【請求項５】
一対の隣り合ったポリマー・ラミネート（１６、３２）の間に配置された金属遮蔽（４４）をさらに含んでいる請求項１乃至４のいずれかに記載のウェーハ・レベル・パッケージ（１２）。
【請求項６】
前記ＩＣ基材（１０）は、その上面に複数のダイ・パッドを有するダイ（１２）を備え、
前記ウェーハ・レベル・パッケージ（１２）を形成するように、前記複数のポリマー・ラミネート（１６）の各々の外形が、前記ダイ（１２）の寸法とほぼ同じである、請求項１乃至５のいずれかに記載のウェーハ・レベル・パッケージ（１２）。
【請求項７】
ウェーハ・レベル・パッケージを形成する方法であって、
上面に集積回路（ＩＣ）を有すると共に前記ＩＣの上面に形成された複数のダイ・パッドを有するシリコン・ウェーハを設けるステップと、
前記シリコン・ウェーハの上面に基材ポリマー・ラミネート層を接着するステップと、
前記基材ポリマー・ラミネート層に複数のバイアを形成するステップであって、前記複数のバイアの各々が、前記複数のダイ・パッドのそれぞれまで下降して延在している、前記ステップと、
複数のインタコネクトの各々がそれぞれのバイアを通って下降して延在し、それぞれのダイ・パッドに電気的に接続するように、基材ポリマー・ラミネート層に前記複数のインタコネクトを形成するステップと、
前記基材ポリマー・ラミネート層に複数の溝（３０）を形成して、前記ウェーハ）の残留応力を減少させるステップと、
前記複数の溝（３０）が形成された前記基材ポリマー・ラミネート層及び前記インタコネクトに少なくとも１層の追加のポリマー・ラミネート層を加えるステップと、
最上のポリマー・ラミネート層のインタコネクトに複数の入出力（Ｉ／Ｏ）接続を取り付けるステップと、
を含み、
各々のウェーハ・レベル・パッケージが、複数のインタコネクトの部分及びその上に複数のＩ／Ｏ接続の部分を含んでおり、
前記複数の溝は、前記複数のウェーハ・レベル・パッケージの間のダイ領域に形成され、前記少なくとも１層の追加のポリマー・ラミネート層を加える前に各ポリマー・ラミネート層に形成される、
方法。
【請求項８】
一対の隣り合ったポリマー・ラミネート（１６、３２）の間に形成された空洞（３８）に微小電気機械システム（ＭＥＭＳ）（４０）を配意するステップを含んでいる請求項７に記載の方法。
【請求項９】
一対の隣り合ったポリマー・ラミネート（１６、３２）の間に埋め込み型抵抗器（４２）、埋め込み型キャパシタ（４２）及び、金属遮蔽（４４）の一つを配置するステップを含んでいる請求項７または８に記載の方法。
【請求項１０】
前記少なくとも１層の追加のポリマー・ラミネート層を加えるステップの後に、前記シリコン・ウェーハを、その厚みを減らすように背面研磨するステップと、
前記シリコン・ウェーハを切断して複数のウェーハ・レベル・パッケージ（１２）を形成するステップと、
を含んでいる請求項７乃至９のいずれかに記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の各実施形態は一般的には、集積回路パッケージに関し、さらに具体的には、集積回路のウェーハ・レベル・パッケージに関する。ウェーハ・レベル・パッケージは、積層型の再配置層及び高密度インタコネクトを用いて製造される。
【背景技術】
【０００２】
集積回路が益々小型化し良好な動作性能を達成するにつれて、集積回路（ＩＣ）パッケージングのパッケージ技術も呼応して進化し、リード型パッケージングから積層ボール・グリッド・アレイ（ＢＧＡ）型パッケージングとなり、遂にはチップ・スケール・パッケージング（ＣＳＰ）に到った。ＩＣチップのパッケージ技術の進歩は、高性能化、小型化及び信頼性向上を達成することに対する要求が常に増大し続けていることにより推進されている。新たなパッケージ技術は、大規模製造を目的としてバッチ式生産の可能性をさらに与えるものでなければならず、これにより規模の経済を達成しなければならない。
【０００３】
ＣＳＰの一つの特定的な形態がウェーハ・レベル・パッケージング（ＷＬＰ）である。ＷＬＰは、ＢＧＡパッケージングに用いられている面積アレイ型パッケージングのアプローチを採用している。このアプローチはＷＬＰをＩＣチップと実質的に同等の寸法のパッケージ外形とすることを可能にして、ＷＬＰをＣＳＰの最小形態とする。ＷＬＰは、ＩＣパッケージ法をウェーハ・レベルで実行し、またウェーハ・レベルの信頼性を組み入れてＩＣ稼働試験を容易にすることを可能にしている。従って、ウェーハ・レベル・パッケージングは、大規模製造の全体にわたって低費用生産を提供し得るＩＣパッケージ法の一つの解となる可能性のため電子回路業界の多大な関心を集めている。
【０００４】
現状のＷＬＰの一製造方法として「再配置層及びバンプ（Re-distribution Layer and Bump）」製法がある。再配置層及びバンプ・パッケージ法では、多層薄膜金属の再配線（re-routing）及びインタコネクト・システムをウェーハの各々の素子に堆積させる。この付加的なインタコネクトの階層によって各々のチップの周辺結合パッドを再配置して、チップの表面に均等に展開されたアンダーバンプ・メタル・パッドの面積型アレイとする。拡張回路基板に素子を接続するのに用いられる半田ボール又はバンプは、これらのアンダーバンプ・メタル・パッドの上に続いて載置される。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許第６７６７７６４号
【発明の概要】
【発明が解決しようとする課題】
【０００６】
再配線及びインタコネクト・システムの施工は典型的には、素子製造自体に用いられている標準的な光リソグラフィ及び薄膜堆積手法を用いて達成されている。すなわち、ベンゾシクロブテン（ＢＣＢ）又はポリイミド材料を堆積させて再配置層を形成するために塗布（spin-on）型堆積手法が典型的に用いられている。しかしながら、塗布型施工法による再配置層の堆積は、製造されて得られるＷＬＰの構造及び機能性に関する本質的な制限を有する。例えば、シリコン・ウェーハでの塗布層の形成はシリコン・ウェーハに応力を加えて、ウェーハ歪みを生じ得る。ウェーハ歪みを最小限にするために、塗布層の数を１層又は２層に制限し、且つ／又は好ましい厚みよりも厚いダイを用いなければならない。また、塗布用誘電体を硬化するのに高温が必要とされるが、高温は全ての冶金学的な工程及び材料と両立する訳ではない。さらに、塗布層は、周辺結合パッドの再配置／再配線を考慮しているに過ぎず、埋め込み型抵抗器／キャパシタ、遮蔽層又は他の微小電気機械システム（ＭＥＭＳ）のような追加要素のＷＬＰへの導入は考慮していない。
【０００７】
シリコン・ウェーハに誘発される応力はまた、入出力（Ｉ／Ｏ）システムのＷＬＰへの形成にも制限を加える。すなわち、塗布層によってシリコン・ウェーハに応力が加わるため、Ｉ／Ｏシステム・インタコネクトの形成のためにはさらに大きくさらに堅牢なバンプ（すなわち半田ボール／接続）及びアンダーフィル・エポキシが必要とされる。これらの大きい半田ボール及びアンダーフィル・エポキシを用いると、Ｉ／Ｏシステムのバンプ密度が制限され、また達成可能なＷＬＰの小型化の水準が制限される。
【０００８】
従って、ウェーハ・ダイの応力及び歪みを最小限に抑えつつ多数の再配置層の施工を考慮したＷＬＰ製造のための方法が求められている。さらに、半田ボール／バンプのピッチ及び高さを小さくして、Ｉ／Ｏシステム・インタコネクトの高密度化及びＷＬＰの小型化を可能にする製造方法が求められている。
【課題を解決するための手段】
【０００９】
本発明の各実施形態は、複数の再配置層がシリコン・ウェーハに逐次積層されているようなＷＬＰ製造の方法を提供することにより上述の各欠点を克服する。逐次積層型再配置層は、シリコン・ウェーハに加わる応力を小さくして、ウェーハにおける高密度入出力（Ｉ／Ｏ）システム・インタコネクトの各々のチップでの形成を可能にする。
【００１０】
本発明の一観点によれば、ウェーハ・レベル・パッケージが、上面に形成された複数のダイ・パッドを有するシリコン集積回路（ＩＣ）基材と、このＩＣ基材の上に配置され別個の予備形成されたラミネート・シートを含む複数のポリマー・ラミネートとを含んでおり、複数のポリマー・ラミネートの各々が、内部に形成された複数のバイアを有し、複数のバイアの各々がそれぞれのダイ・パッドに対応する。ウェーハ・レベル・パッケージはまた、複数のポリマー・ラミネートの各々の上に形成された複数の金属インタコネクトを含んでおり、複数の金属インタコネクトの各々が、それぞれのポリマー・ラミネートの上面の一部を被覆してバイアを通って下降して延在し、下方に配置された隣接したポリマー・ラミネートの金属インタコネクトと接触している。ウェーハ・レベル・パッケージはさらに、ウェーハ・レベル・パッケージの上面に配置されて複数の金属インタコネクトに取り付けられた入出力（Ｉ／Ｏ）システム・インタコネクトを含んでいる。
【００１１】
本発明のもう一つの観点によれば、ウェーハ・レベル・パッケージを形成する方法が、上面に集積回路（ＩＣ）を有すると共にＩＣの上面に形成された複数のダイ・パッドを有するシリコン・ウェーハを設けるステップと、シリコン・ウェーハの上面に基材ポリマー・ラミネート層を接着するステップと、基材ポリマー・ラミネート層に複数のバイアを形成するステップとを含んでおり、複数のバイアの各々が、複数のダイ・パッドのそれぞれまで下降して延在している。この方法はまた、複数の金属インタコネクトの各々がそれぞれのバイアを通って下降して延在し、それぞれのダイ・パッドに電気的に接続するように、基材ポリマー・ラミネート層に複数の金属インタコネクトを形成するステップと、基材ポリマー・ラミネート層及び金属インタコネクトに少なくとも１層の追加のポリマー・ラミネート層を加えるステップとを含んでいる。この方法はさらに、最上のポリマー・ラミネート層の金属インタコネクトに複数の入出力（Ｉ／Ｏ）接続を取り付けるステップと、シリコン・ウェーハを複数のウェーハ・レベル・パッケージまで単独化させる（singulating）ステップとを含んでおり、各々のウェーハ・レベル・パッケージが、複数の金属インタコネクトの部分及びその上に複数のＩ／Ｏ接続の部分を含んでいる。
【００１２】
本発明のさらにもう一つの観点によれば、ウェーハ・レベル・パッケージを製造する方法が、上面に形成された複数のダイ・パッドを有するシリコン・ウェーハを設けるステップと、シリコン・ウェーハの上面に複数の再配置層を逐次積層するステップとを含んでおり、複数の再配置層の各々が複数の金属インタコネクトを内部に有している。この方法はまた、複数の入出力（Ｉ／Ｏ）インタコネクト・システムを最上の再配置層の金属インタコネクトに取り付けるステップと、シリコン・ウェーハを複数のウェーハ・レベル・パッケージに単独化するステップとを含んでおり、各々のウェーハ・レベル・パッケージが、複数の金属インタコネクトの部分集合及びその上に複数のＩ／Ｏ接続の部分集合を含んでいる。
【００１３】
これらの利点及び特徴並びに他の利点及び特徴は、添付図面に関して掲げられた以下の本発明の各好適実施形態の詳細な説明からさらに容易に理解されよう。
【００１４】
図面は、本発明を実施するのに現状で思量される各実施形態を示す。
【図面の簡単な説明】
【００１５】
【図１】本発明の一実施形態によるウェーハ・レベル・パッケージで構成されたシリコン・ウェーハの上面図である。
【図２】本発明の一実施形態による上に積層された再配置層を有するウェーハ・レベル・パッケージの断面図である。
【図３】本発明の一実施形態による内部に形成されたバイア及び金属インタコネクトを有するウェーハ・レベル・パッケージの断面図である。
【図４】本発明の一実施形態による上に施工された再配置層を有すると共にウェーハ・レベル・パッケージの間に形成された溝を有するシリコン・ウェーハの上面図である。
【図５】本発明の一実施形態による上に形成された入出力システム・インタコネクトを有する逐次積層型ウェーハ・レベル・パッケージの断面図である。
【図６】本発明の一実施形態による個別のウェーハ・レベル・パッケージに単独化された逐次積層型シリコン・ウェーハの上面図である。
【図７】本発明のもう一つの実施形態による内部に形成された空洞を有する逐次積層型ウェーハ・レベル・パッケージの断面図である。
【図８】本発明のもう一つの実施形態による内部に含められた埋め込み型受動素子を有する逐次積層型ウェーハ・レベル・パッケージの断面図である。
【図９】本発明のもう一つの実施形態による内部に含められた金属遮蔽を有する逐次積層型ウェーハ・レベル・パッケージの断面図である。
【図１０】本発明のもう一つの実施形態による完成した逐次積層型ウェーハ・レベル・パッケージの断面図である。
【発明を実施するための形態】
【００１６】
本発明は、ウェーハ・レベル・パッケージ（ＷＬＰ）又はウェーハ・レベル・チップ・サイズ・パッケージを形成する方法を提供する。ＷＬＰは、ラミネート層をシリコン・ウェーハに施工し、続いて各々の層に対し穿孔、金属化、及びエッチング／パターン形成を実行することにより形成される。
【００１７】
図１を参照すると、ウェーハ１０が、複数のウェーハ・レベル・パッケージ（ＷＬＰ）又はダイ１２（すなわちウェーハ・スケール・パッケージ）に分割されているものとして示されている。ウェーハ１０は一般的には、単結晶シリコン・インゴット又は多結晶シリコン・インゴットから切り出され、表面に集積回路のレイアウトが形成されるように準備される。ウェーハ１０は上に形成されたＩＣを有しており、複数のＷＬＰ１２で構成されて、ＷＬＰ１２の各々の間にはウェーハ１０を複数の個別のＷＬＰ１２又はダイに切断するために確保されているダイス域１４を含んでいる。
【００１８】
図２に示すように、ＷＬＰ１２を製造する際には、間に施工された接着剤材料１８によって基材ポリマー・ラミネート層１６をシリコン・ウェーハ１０に施工する。基材ポリマー・ラミネート層１６は、従来技術で用いられているような塗布手法によって形成／施工される層とは対照的に、シリコン・ウェーハ１０の上に載置され得る予備形成されたラミネート・シート又はフィルムの形態にある。基材ポリマー・ラミネート１６は、Kapton（商標）、Ultem（商標）、ポリテトラフルオロエチレン（ＰＴＦＥ）、又は液晶ポリマー（ＬＣＰ）のような他のポリマー・フィルムで形成され得る。図３を参照して述べると、基材ポリマー・ラミネート層１６のシリコン・ウェーハ１０への施工後に、複数のバイア２０がラミネート層に形成される。バイア２０は、レーザ焼灼法又はレーザ穿孔法によって形成され、シリコン・ウェーハ１０に配置されたダイ・パッド２２に対応する位置に形成される。このようにして、基材ポリマー・ラミネート層１６でのバイア２０のレーザ穿孔によってダイ・パッド２２が露出する。
【００１９】
バイア２０の形成後に、金属層／材料２４を、例えばスパッタリング法又は電気めっき法によって基材ポリマー・ラミネート層１６に施工する。次いで、堆積した金属層／材料２４を金属インタコネクト２６として形成する。手法の一例では、基材ポリマー・ラミネート層１６の上面２８からバイア２０を通って下降して延在する金属インタコネクト２６が形成されるように、金属層／材料２４をパターニングしてエッチングする。このようにして、金属インタコネクト２６はダイ・パッド２２との電気的接続を形成する。この態様で、基材ポリマー・ラミネート層１６は、（例えば）各々のＷＬＰ１２の周辺に配列され得るダイ・パッド２２の構成を再配置してＷＬＰの表面に配分されたインタコネクトの面積型アレイとするように作用する再配置層を形成する。このことについて以下に詳述する。
【００２０】
図４には、ポリマー・ラミネート及び金属インタコネクト２６を施工したシリコン・ウェーハ１０の上面図が示されている。ＷＬＰの製造時、ポリマー・ラミネート層１６のシリコン・ウェーハ１０への積層の後に、ウェーハの残留応力を除去する／低下させるステップを実行する。すなわち、ポリマー・ラミネート層１６の積層によってシリコン・ウェーハ１０に加わり得る残留応力を減少させる又は除去するために、過剰なポリマー材料をＷＬＰ１２の各々の間のダイス域１４から除去する。ポリマー材料は、例えばレーザ焼灼法又はダイス鋸引き法によってダイス域１４に複数の溝３０（すなわち罫書き道（scribe street））を形成することにより除去される。溝３０は１００マイクロメートルの範囲にあってよい。溝３０の形成は、後に行なわれる追加のポリマー再配置層の施工の後にシリコン・ウェーハ１０に反り及び歪みが生じないようにするのに役立つ。
【００２１】
図５に示すように、過剰なポリマー材料をダイス域から除去した後に、１又は複数の追加のポリマー・ラミネート層３２を基材ポリマー・ラミネート層１６に施工する。上で述べたステップと同様に、例えばレーザ焼灼法又はレーザ穿孔法によって追加のポリマー・ラミネート層３２に複数のバイア２０を形成する。追加のポリマー・ラミネート層３２の各々のバイア２０は、金属インタコネクト２６のさらなる再配置を可能にするように、直下に配置されたポリマー・ラミネート層（例えば基材ポリマー・ラミネート層１６）に取り付けられた金属インタコネクト２６に対応する位置に形成される。次いで、上で詳細に述べたように、バイア２０を通って下降して延在し、直下に配置されたポリマー・ラミネート層１６の金属インタコネクト２６と電気的に接触するように金属インタコネクト２６を変形させるために、堆積（例えばスパッタリング又は電気めっき）法並びに続いて行なわれるパターニング及びエッチング法によって、追加のポリマー・ラミネート層３２に金属インタコネクトを再び形成する。
【００２２】
続けて図５を参照して述べると、所望の数の追加のポリマー・ラミネート層３２がシリコン・ウェーハ１０に施工された後に、複数の入出力（Ｉ／Ｏ）インタコネクト３４を最上のポリマー・ラミネート層の金属インタコネクト２６に施工して、Ｉ／Ｏシステム・インタコネクト３６を形成する。一実施形態では、Ｉ／Ｏインタコネクト３４は、金属インタコネクト２６に半田付けされたボール（すなわち半田ボール）として形成される。但し、ＷＬＰ１２とＷＬＰ１２が取り付けられたマザー・ボード（図示されていない）との間に信頼性の高い接続が形成され得るように、めっきバンプ、柱状バンプ、金スタッド・バンプ、金属充填ポリマー・バンプ、又は結線接続／パッドのような他の形態のＩ／Ｏインタコネクト３４を取り付けてもよい。
【００２３】
複数のポリマー・ラミネート層１６、３２の逐次施工によって提供される金属インタコネクト２６の再配置によって、増大した数のＩ／Ｏインタコネクト３４をＷＬＰ１２の上面に形成することが可能になる。すなわち、例えば、金属インタコネクト２６の再配置によって、半田接続３４をＷＬＰ１２にさらに稠密に充填することができる。このように、ＷＬＰ１２の半田接続３４は、従来の半田ボールに比較して減少したピッチ及び高さを有して形成される。例えば、半田接続３４は、高さ１８０マイクロメートル及びピッチ８０マイクロメートルを有するように形成され得る。可撓性のポリマー・ラミネート層におけるかかる寸法での半田接続３４の形成によって、ＷＬＰ１２とＷＬＰ１２が装着されたマザー・ボード（図示されていない）との間の接続接合応力が低下し、このようにして、従来技術において典型的に行なわれているようなＷＬＰのマザー・ボードへの半田付けの後に行なわれる半田接続３４とＷＬＰとマザー・ボードとの間に施工されるアンダフィル・エポキシ混合物の必要性もなくす。
【００２４】
図５にさらに詳細に示すように、シリコン・ウェーハ１０を、厚みを減らすように背面研磨し得ることも思量される。複数のポリマー・ラミネート層１６、３２は、背面研磨を実行するのに十分な強度を提供していなかった塗布層に比較してかかる背面研磨法のための十分な支持を与える。シリコン・ウェーハ１０の背面研磨によって、ＷＬＰ１２の深さ／厚みを減らすことが可能になり、ＷＬＰ１２のさらなる小型化が可能になる。シリコン・ウェーハ１０を所望の厚みに背面研磨した後に、図６に示すようにウェーハを複数の個別のＷＬＰ１２に単独化するようにシリコン・ウェーハ１０を切断することができる。
【００２５】
本発明の製造工程によって提供されるもう一つの有益な改良においては、一体化され得る付加的な要素によってＷＬＰ１２にさらに大きい機能性を与え得ることが思量される。すなわち、ＷＬＰ１２を形成するためにシリコン・ウェーハ１０に施工される複数の逐次的積層１６、３２は、ＷＬＰ１２におけるダイ・パッドの再配置を可能にするばかりでなく、複数の素子の一体化を可能にすることができる。図７を参照して述べると、一実施形態において、エア・ブリッジ及び／又は微小電気機械システム（ＭＥＭＳ）のような１又は複数の微小構造４０を配置することを可能にするように、隣り合ったポリマー・ラミネート層１６、３２の間に空洞３８を形成することができる。空洞３８は、微小構造４０に対する保護を提供し、このようにして寿命を延ばしてＷＬＰ１２の信頼性を高める。
【００２６】
もう一つの実施形態では、図８に示すように、薄膜抵抗器、キャパシタ、又はインダクタのような埋め込み型受動素子４２をＷＬＰ１２に一体化してもよいことが認められよう。すなわち、埋め込み型受動素子４２を別個の金属化工程時に隣接する（すなわち隣り合った）ポリマー・ラミネート層１６、３２の間に施工して、ＷＬＰ１２のさらなる機能性を提供することができる。さらにもう一つの実施形態として、図９は隣り合ったポリマー・ラミネート層１６、３２の間に金属製遮蔽要素４４を含めることを示している。遮蔽要素４４は、無線周波数（ＲＦ）又は電磁干渉（ＥＭＩ）に対する遮蔽をＷＬＰ１２に提供することができる。図７〜図９に示す微小電子素子の施工は、層１６、３２のシリコン・ウェーハ１０への逐次積層によって可能となり、このようにして、かかる微小電子素子の一体化が可能でなかったシリコン・ウェーハへの層の従来の塗布施工と区別される。
【００２７】
ここで図１０を参照すると、同図には完成したＷＬＰ５０が示されている。ＷＬＰ５０は、内部に複数の再配置層５２を含むものとして示されている。３層の再配置層５２を含むものとして図示されているが、例えばＷＬＰ５０が５層又は６層の再配置層５２を含むように付加的な層を施工し得ることが思量される。シリコン・ウェーハ５６に含まれるダイ・パッド５４からの接続を、再配置層５２の各々を通して形成される複数の金属インタコネクト５８によって再配線する。金属インタコネクト５８が再配置層５２のバイア６０を通して形成されて、複数の再配置層５２の各々を電気的に接続する。複数の半田接続６２（例えば半田ボール）が、最上の再配置層５２の金属インタコネクト５８に施工される。複数の半田接続６２は、ＷＬＰ５０の小型化及びＷＬＰとマザー・ボード（図示されていない）との間の低応力接続を可能にした高密度インタコネクト（ＨＤＩ）システム６４を形成する。
【００２８】
限定された数の実施形態に関して本発明を詳細に説明したが、本発明はかかる開示された実施形態に限定されないことを容易に理解されよう。寧ろ、本発明は、本書には記載していないが本発明の真意及び範囲に添った任意の数の変形、変更、置換又は均等構成を組み入れるように改変され得るものである。加えて、本発明の様々な実施形態について記載したが、本発明の各観点は所載の実施形態の一部のみを包含する場合もあることを理解されたい。従って、本発明は、以上の記載によって限定されるものと解釈されるのではなく、特許請求の範囲によって限定されるものとする。
【００２９】
従って、本発明の一実施形態によれば、ウェーハ・レベル・パッケージが、上面に形成された複数のダイ・パッドを有するシリコン集積回路（ＩＣ）基材と、このＩＣ基材の上に配置され別個の予備形成されたラミネート・シートを含む複数のポリマー・ラミネートとを含んでおり、複数のポリマー・ラミネートの各々が、内部に形成された複数のバイアを有し、複数のバイアの各々がそれぞれのダイ・パッドに対応する。ウェーハ・レベル・パッケージはまた、複数のポリマー・ラミネートの各々の上に形成された複数の金属インタコネクトを含んでおり、複数の金属インタコネクトの各々が、それぞれのポリマー・ラミネートの上面の一部を被覆してバイアを通って下降して延在し、下方に配置された隣接したポリマー・ラミネートの金属インタコネクトと接触している。ウェーハ・レベル・パッケージはさらに、ウェーハ・レベル・パッケージの上面に配置されて複数の金属インタコネクトに取り付けられた入出力（Ｉ／Ｏ）システム・インタコネクトを含んでいる。
【００３０】
本発明のもう一つの実施形態によれば、ウェーハ・レベル・パッケージを形成する方法が、上面に集積回路（ＩＣ）を有すると共にＩＣの上面に形成された複数のダイ・パッドを有するシリコン・ウェーハを設けるステップと、シリコン・ウェーハの上面に基材ポリマー・ラミネート層を接着するステップと、基材ポリマー・ラミネート層に複数のバイアを形成するステップとを含んでおり、複数のバイアの各々が、複数のダイ・パッドのそれぞれまで下降して延在している。この方法はまた、複数の金属インタコネクトの各々がそれぞれのバイアを通って下降して延在し、それぞれのダイ・パッドに電気的に接続するように、基材ポリマー・ラミネート層に複数の金属インタコネクトを形成するステップと、基材ポリマー・ラミネート層及び金属インタコネクトに少なくとも１層の追加のポリマー・ラミネート層を加えるステップとを含んでいる。この方法はさらに、最上のポリマー・ラミネート層の金属インタコネクトに複数の入出力（Ｉ／Ｏ）接続を取り付けるステップと、シリコン・ウェーハを複数のウェーハ・レベル・パッケージまで単独化させるステップとを含んでおり、各々のウェーハ・レベル・パッケージが、複数の金属インタコネクトの部分及びその上に複数のＩ／Ｏ接続の部分を含んでいる。
【００３１】
本発明のさらにもう一つの実施形態によれば、ウェーハ・レベル・パッケージを製造する方法が、上面に形成された複数のダイ・パッドを有するシリコン・ウェーハを設けるステップと、シリコン・ウェーハの上面に複数の再配置層を逐次積層するステップとを含んでおり、複数の再配置層の各々が複数の金属インタコネクトを内部に有している。この方法はまた、複数の入出力（Ｉ／Ｏ）インタコネクト・システムを最上の再配置層の金属インタコネクトに取り付けるステップと、シリコン・ウェーハを複数のウェーハ・レベル・パッケージに単独化するステップとを含んでおり、各々のウェーハ・レベル・パッケージが、複数の金属インタコネクトの部分集合及びその上に複数のＩ／Ｏ接続の部分集合を含んでいる。
【００３２】
新規であり特許証による保護を求めるものとして請求される内容を以下に添付する。
【符号の説明】
【００３３】
１０  ウェーハ
１２  ダイ
１４  ダイス域
１６  基材ポリマー・ラミネート層
１８  接着剤材料
２０  バイア
２２  ダイ・パッド
２４  金属層／材料
２６  金属インタコネクト
２８  上面
３０  溝
３２  追加のポリマー・ラミネート層
３４  入出力（Ｉ／Ｏ）インタコネクト
３６  Ｉ／Ｏシステム・インタコネクト
３８  空洞
４０  微小構造
４２  埋め込み型受動素子
４４  遮蔽要素
５０  完成したＷＬＰ
５２  再配置層
５４  ダイ・パッド
５６  シリコン・ウェーハ
５８  金属インタコネクト
６０  バイア
６２  半田接続
６４  高密度インタコネクト（ＨＤＩ）システム
【図１】
0005588620.tif 000002
【図２】
0005588620.tif 000003
【図３】
0005588620.tif 000004
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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