(57)【特許請求の範囲】
【請求項１】
基板の第１の領域及び第２の領域に第１の膜を形成する工程と、
前記第２の領域の前記第１の膜の幅を測定する工程と、
前記基板の前記第２の領域、及び前記基板の前記第１の領域と接する第３の領域に第２の膜を形成する工程と、
前記第２の領域の前記第２の膜の幅及び前記第２の領域の前記第１の膜と前記第２の膜との距離を測定する工程と、
前記第２の領域における前記第１の膜の幅の測定値、前記第２の膜の幅の測定値、前記第１の膜と前記第２の膜との距離の測定値及び前記第１の膜と前記第２の膜とに関する設計値に基づいて、前記第１の領域における前記第１の膜と前記第３の領域における前記第２の膜との重なり量を算出する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
前記基板の前記第１の領域及び前記第２の領域に前記第１の膜を形成する工程は、前記第１の領域、前記第２の領域及び前記第３の領域に前記第１の膜を成膜する工程と、前記第１の膜の上に第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとしてエッチングを行うことにより、前記第１の領域及び前記第２の領域に前記第１の膜を残存させる工程とを、有し、
前記基板の前記第２の領域及び前記第３の領域に前記第２の膜を形成する工程は、前記第１の領域、前記第２の領域及び前記第３の領域に前記第２の膜を成膜する工程と、前記第２の膜の上に第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとしてエッチングを行うことにより、前記第２の領域及び前記第３の領域に前記第２の膜を残存させる工程とを、有し、
前記第２の領域における前記第１の膜の幅の測定値に応じて他の基板における前記第１のレジストパターンを形成する際の露光量を決定する工程と、
前記第２の領域における前記第２の膜の幅の測定値に応じて前記他の基板における前記第２のレジストパターンを形成する際の露光量を決定する工程と、
を更に備えることを特徴とする請求項１に記載の半導体装置の製造方法。
【請求項３】
前記第２の領域における前記第１の膜の幅の測定値、前記第２の膜の幅の測定値、前記
第１の膜と前記第２の膜との距離の測定値及び前記第１の膜と前記第２の膜とに関する設計値に応じて、前記他の基板に形成される前記第２のレジストパターンの位置の補正量を算出する工程と、
前記他の基板に形成される前記第２のレジストパターンの位置の補正量に基づいて、前記他の基板に形成される前記第２のレジストパターンの位置を決定する工程と、
を更に備えることを特徴とする請求項２に記載の半導体装置の製造方法。
【請求項４】
前記第１の領域及び前記第３の領域に絶縁膜を成膜する工程と、
前記重なり量に応じて、前記絶縁膜に形成されるビアホールの位置を決定し、前記絶縁膜に前記ビアホールを形成する工程と、
を更に備えることを特徴とする請求項１から３の何れか一項に記載の半導体装置の製造方法。
【請求項５】
前記第１の領域及び前記第３の領域に絶縁膜を成膜する工程と、
前記重なり量に応じて、前記絶縁膜にビアホールを形成する際のエッチング条件を決定し、前記絶縁膜に前記ビアホールを形成する工程と、
を更に備えることを特徴とする請求項１から３の何れか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関する。
【背景技術】
【０００２】
ｎチャネル型Metal Oxide Semiconductor Field Effect Transistor（以下、ｎＭＯＳ
という）に対して、引張応力を有する第１の膜で覆い、チャネル領域に引張応力を加えることにより電子移動度を増加させ、ｎＭＯＳの動作速度を向上する方法がある。また、ｐチャネル型Metal Oxide Semiconductor Field Effect Transistor（以下、ｐＭＯＳとい
う）に対して、圧縮応力を有する第２の膜で覆い、チャネル領域に圧縮応力を加えることによりホール移動度を増加させ、ｐＭＯＳの動作速度の向上を図る方法がある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０１０−２１３２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本件は、基板に形成される第１の膜と第２の膜との重なり量を精度良く算出することを目的とする。
【課題を解決するための手段】
【０００５】
本件の一観点による半導体装置の製造方法は、基板の第１の領域及び第２の領域に第１の膜を形成する工程と、前記第２の領域の前記第１の膜の幅を測定する工程と、前記基板の前記第２の領域及び第３の領域に第２の膜を形成する工程と、前記第２の領域の前記第２の膜の幅及び前記第２の領域の前記第１の膜と前記第２の膜との距離を測定する工程と、前記第２の領域における前記第１の膜の幅の測定値、前記第２の膜の幅の測定値、前記第１の膜と前記第２の膜との距離の測定値及び前記第１の膜と前記第２の膜とに関する設計値に基づいて、前記第１の領域における前記第１の膜と前記第３の領域における前記第２の膜との重なり量を算出する工程と、を備える。
【発明の効果】
【０００６】
基板に形成される第１の膜と第２の膜との重なり量を精度良く算出することができる。
【図面の簡単な説明】
【０００７】
【図１Ａ】半導体装置の上面図である。
【図１Ｂ】図１Ａの一点鎖線Ａ−Ａにおける半導体装置の断面図である。
【図１Ｃ】図１Ａの一点鎖線Ｂ−Ｂにおける半導体装置の断面図である。
【図１Ｄ】図１Ａの一点鎖線Ｃ−Ｃにおける半導体装置の断面図である。
【図２】半導体装置の断面図である。
【図３Ａ】半導体装置の断面図である。
【図３Ｂ】半導体装置の断面図である。
【図４Ａ】半導体装置の上面図である。
【図４Ｂ】図４Ａの一点鎖線Ａ−Ａにおける半導体装置の断面図である。
【図４Ｃ】半導体装置の上面図である。
【図４Ｄ】図４Ｃの一点鎖線Ｂ−Ｂにおける半導体装置の断面図である。
【図５Ａ】半導体装置の断面図である。
【図５Ｂ】半導体装置の断面図である。
【図６Ａ】半導体装置の断面図である。
【図６Ｂ】半導体装置の断面図である。
【図７Ａ】半導体装置の上面図である。
【図７Ｂ】図７Ａの一点鎖線Ａ−Ａにおける半導体装置の断面図である。
【図７Ｃ】半導体装置の上面図である。
【図７Ｄ】図７Ｃの一点鎖線Ｂ−Ｂにおける半導体装置の断面図である。
【図８】半導体装置の断面図である。
【図９】半導体装置の断面図である。
【図１０Ａ】半導体装置の上面図である。
【図１０Ｂ】図１０Ａの一点鎖線Ａ−Ａにおける半導体装置の断面図である。
【図１０Ｃ】図１０Ａの一点鎖線Ｂ−Ｂにおける半導体装置の断面図である。
【図１０Ｄ】図１０Ａの一点鎖線Ｃ−Ｃにおける半導体装置の断面図である。
【図１１】半導体装置の断面図である。
【図１２】半導体装置の断面図である。
【図１３Ａ】半導体装置の上面図である。
【図１３Ｂ】図１３Ａの一点鎖線Ａ−Ａにおける半導体装置の断面図である。
【図１４】半導体装置の断面図である。
【図１５】半導体装置の断面図である。
【図１６】半導体装置の断面図である。
【図１７】半導体装置の断面図である。
【図１８】半導体装置の断面図である。
【図１９】半導体装置の断面図である。
【図２０】制御装置１００のハードウェア構成図である。
【図２１】半導体装置の製造工程の説明図である。
【図２２】半導体装置の断面図である。
【図２３】半導体装置の断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照して本実施形態に係る半導体装置及びその製造方法について説明する。以下の実施例の構成は例示であり、本実施形態に係る半導体装置及びその製造方法は実施例の構成に限定されない。
【０００９】
以下、図面を参照して本実施形態に係る半導体装置及びその製造方法について説明する。図１Ａは、半導体装置の上面図である。図１Ｂは、図１Ａの一点鎖線Ａ−Ａにおける半導体装置の断面図である。図１Ｃは、図１Ａの一点鎖線Ｂ−Ｂにおける半導体装置の断面図である。図１Ｄは、図１Ａの一点鎖線Ｃ−Ｃにおける半導体装置の断面図である。
【００１０】
半導体基板１の表層部分には、素子分離絶縁膜２が形成されている。半導体基板１は、例えば、シリコン（Ｓｉ）基板である。素子分離絶縁膜２は、例えば、酸化シリコン（ＳｉＯ2）である。例えば、ＳＴＩ(Shallow Trench Isolation)又はＬＯＣＯＳ(Local Oxidation of Silicon)等により、素子分離絶縁膜２を形成してもよい。半導体基板１に素子
分離絶縁膜２を形成することにより、半導体基板１が複数の領域に分離される。更に、素子分離絶縁膜２で分離された領域にイオン注入を行うことにより、半導体基板１にｐＭＯＳ用活性領域３及びｎＭＯＳ用活性領域４が画定される。ｐＭＯＳ用活性領域３は、ｎ型ウェル領域５内に配置され、ｎＭＯＳ用活性領域４は、ｐ型ウェル領域６内に配置される。ｎ型ウェル領域５は、第３の領域の一例である。ｐ型ウェル領域６は、第１の領域の一例である。
【００１１】
ｐＭＯＳ用活性領域３及びｎＭＯＳ用活性領域４の各々は、例えば、長方形の平面形状に形成されている。ｐＭＯＳ用活性領域３及びｎＭＯＳ用活性領域４は、素子分離絶縁膜
２を隔てて配置されている。
【００１２】
ｐＭＯＳ用活性領域３内にｐＭＯＳ７が形成され、ｎＭＯＳ用活性領域４内にｎＭＯＳ８が形成される。ｐＭＯＳ７は、ゲート絶縁膜１０、ゲート電極１１、サイドウォール１２、ソース１３Ａ及びドレイン１４Ａを有している。ｎＭＯＳ８は、ゲート絶縁膜１０、ゲート電極１１、サイドウォール１２、ソース１３Ｂ及びドレイン１４Ｂを有している。ゲート絶縁膜１０は、例えば、酸化シリコン（ＳｉＯ2）である。ゲート電極１１は、例
えば、ポリシリコンである。サイドウォール１２は、例えば、酸化シリコン（ＳｉＯ2）
である。ゲート絶縁膜１０、ゲート電極１１及びサイドウォール１２は、例えば、Chemical Vapor Deposition（ＣＶＤ、化学気相蒸着）法等の成膜、フォトリソグラフィ及び異
方性エッチング等により形成される。
【００１３】
図１Ａにおいて、ゲート電極１１は、金属シリサイド膜１５の下に形成されているので、符号１１は（）内に示した。また、他の図面においても、金属シリサイド膜１５の下に形成されているゲート電極１１については、図１Ａと同様に、符号１１を（）内に示している。ゲート電極１１は、ｐＭＯＳ７及びｎＭＯＳ８で共用されている。図１Ａの平面視で、ゲート電極１１は、ｐＭＯＳ用活性領域３及びｎＭＯＳ用活性領域４と交差している。このため、ゲート電極１１は、ｎ型ウェル領域５とｐ型ウェル領域６との界面とも交差している。ｎ型ウェル領域５とｐ型ウェル領域６との境界となる素子分離絶縁膜２上では、ゲート電極１１が、ｎ型ウェル領域５とｐ型ウェル領域６との界面に沿って一方の方向に突出している。
【００１４】
ゲート電極１１、ソース１３Ａ、１３Ｂ、ドレイン１４Ａ、１４Ｂの上に金属シリサイド膜１５が形成されている。金属シリサイド膜１５には、例えば、ＮｉＳｉ、ＣｏＳｉ、ＴｉＳｉ等が用いられる。金属シリサイド膜１５は、自己整合シリサイドプロセス（いわゆるサリサイドプロセス）により形成される。以下において、金属シリサイド膜１５としてＮｉＳｉを用いた場合の金属シリサイド膜１５の形成方法の一例について説明する。
【００１５】
希フッ酸を用いて、ゲート電極１１、ソース１３Ａ、１３Ｂ、ドレイン１４Ａ、１４Ｂの表面の自然酸化膜をエッチング除去する。次に、半導体基板１の上に、厚さ約１０ｎｍのニッケル（Ｎｉ）膜をＤＣ（直流）スパッタリングにより堆積する。次いで、４００℃で６０秒間の第１回目のアニールを行うことにより、シリコンとニッケルとの界面に、ニッケルシリサイドが形成される。そして、硫酸過酸化水素混合溶液を用いて、未反応の余分なニッケル膜をエッチング除去する。その後、５００℃で６０秒間の第２回目のアニールを行うことにより、金属シリサイド膜１５としてＮｉＳｉが形成される。
【００１６】
次に、成膜装置を用いて、ｐＭＯＳ７及びｎＭＯＳ８を覆うように、半導体基板１の上に引張応力膜２０を成膜する。すなわち、ゲート電極１１及び金属シリサイド膜１５を覆うように、半導体基板１の上に引張応力膜２０を成膜する。引張応力膜２０は、例えば、窒化シリコン（ＳｉＮ）膜である。引張応力膜２０は、第１の膜の一例である。例えば、熱ＣＶＤ法により、引張応力膜２０を成膜してもよい。熱ＣＶＤ法で成膜された窒化シリコン膜には、引張応力が生じる。ただし、引張応力を有する膜であれば、引張応力膜２０は、窒化シリコン膜に限らず、他の膜であってもよい。引張応力膜２０の膜厚は、例えば、８０ｎｍ程度である。引張応力膜２０の成膜条件として、例えば、下記の条件を採用してもよい。
・基板温度  ４００℃以上７００℃以下
・圧力  １３Ｐａ以上５３ｋＰａ以下（０．１Ｔｏｒｒ以上４００Ｔｏｒｒ以下）
・Ｓｉ原料  ＳｉＨ2Ｃｌ2＋ＳｉＨ4＋Ｓｉ2Ｈ6（５ｓｃｃｍ以上６０ｓｃｃｍ以下）
・Ｎ原料  ＮＨ3（５００ｓｃｃｍ以上１００００ｓｃｃｍ以下）
・キャリアガス  Ｎ2＋Ａｒ（５００ｓｃｃｍ以上１０００ｓｃｃｍ以下）
次に、成膜装置を用いて、図２に示すように、引張応力膜２０の上にストッパ膜２１を成膜する。図２は、引張応力膜２０の上にストッパ膜２１を成膜した場合の半導体装置の断面図である。ストッパ膜２１は、例えば、酸化シリコン（ＳｉＯ2）である。ストッパ
膜２１は、例えば、ＣＶＤ法により成膜される。本実施形態では、引張応力膜２０の上にストッパ膜２１を成膜する例を示すが、引張応力膜２０の上にストッパ膜２１を成膜しないようにしてもよい。
【００１７】
次いで、ストッパ膜２１の上にフォトレジスト膜を塗布した後、露光装置を用いてフォトレジスト膜を露光することにより、ｐ型ウェル領域６を覆い、かつ、図３Ｂに示す測定用領域２２の一部を覆うレジストパターン２３をストッパ膜２１の上に形成する。測定用領域２２は、第２の領域の一例である。レジストパターン２３は、第１のレジストパターンの一例である。
【００１８】
図３Ａは、ｐ型ウェル領域６を覆うように形成されたレジストパターン２３を示す半導体装置の断面図である。図３Ａに示すように、レジストパターン２３は、ｐ型ウェル領域６を覆っているが、ｎ型ウェル領域５を覆っていない。
【００１９】
図３Ｂは、測定用領域２２の一部を覆うように形成されたレジストパターン２３を示す半導体装置の断面図である。測定用領域２２は、半導体基板１に設けられた領域であり、ｎ型ウェル領域５及びｐ型ウェル領域６とは異なる領域である。例えば、測定用領域２２を、半導体基板１上のチップとチップの間（スクライブライン）や集積回路内の回路ブロックと回路ブロックの間に設けるようにしてもよい。
【００２０】
そして、エッチング装置を用いて、レジストパターン２３をマスクとして、引張応力膜２０及びストッパ膜２１に対して異方性エッチングを行うことにより、ｐ型ウェル領域６及び測定用領域２２に引張応力膜２０及びストッパ膜２１を残存させる。すなわち、レジストパターン２３により覆われていない引張応力膜２０及びストッパ膜２１を除去し、レジストパターン２３により覆われている引張応力膜２０及びストッパ膜２１を残す。
【００２１】
引張応力膜２０及びストッパ膜２１の異方性エッチングには、例えば、平行平板型プラズマエッチング装置を用いてもよい。エッチング条件として、例えば、下記の条件を採用してもよい。
・エッチングガス  ＣＨＦ3（２０ｓｃｃｍ以上１００ｓｃｃｍ以下）＋Ｏ2（１００ｓｃｃｍ以上３００ｓｃｃｍ以下）
・圧力  ６．７Ｐａ以上２７Ｐａ以下（５０ｍＴｏｒｒ以上２００ｍＴｏｒｒ以下）
・ＲＦパワー  １００Ｗ以上１０００Ｗ以下
引張応力膜２０及びストッパ膜２１を異方性エッチングした後、アッシング（灰化処理）によりレジストパターン２３を除去する。図４Ａは、レジストパターン２３を除去した後であって、ｎ型ウェル領域５及びｐ型ウェル領域６を含む部分の半導体装置の上面図である。図４Ａにおいて、引張応力膜２０は、ストッパ膜２１の下に形成されているので、符号２０は（）内に示した。また、他の図面においても、ストッパ膜２１の下に形成されている引張応力膜２０については、図４Ａと同様に、符号２０を（）内に示している。図４Ｂは、図４Ａの一点鎖線Ａ−Ａにおける半導体装置の断面図である。図４Ｂに示すように、ｐ型ウェル領域６には、引張応力膜２０及びストッパ膜２１が形成されている。図４Ｃは、レジストパターン２３を除去した後であって、測定領域２２を含む半導体装置の上面図である。図４Ｄは、図４Ｃの一点鎖線Ｂ−Ｂにおける半導体装置の断面図である。図４Ｄに示すように、測定用領域２２には、引張応力膜２０及びストッパ膜２１が形成されている。
【００２２】
次に、走査型電子顕微鏡（ＳＥＭ）を用いて、測定用領域２２の引張応力膜２０の幅ｔ
を測定する。測定用領域２２の引張応力膜２０の幅ｔの方向は、ゲート電極１１の長手方向と一致している。
【００２３】
次いで、成膜装置を用いて、図５Ａ及び図５Ｂに示すように、ｐ型ウェル領域６の引張応力膜２０及びストッパ膜２１と、測定用領域２２の引張応力膜２０及びストッパ膜２１とを覆うように、半導体基板１の上に圧縮応力膜３０を成膜する。図５Ａは、半導体基板１の上に圧縮応力膜３０を成膜した後であって、ｎ型ウェル領域５及びｐ型ウェル領域６を含む半導体装置の断面図である。図５Ｂは、半導体基板１の上に圧縮応力膜３０を成膜した後であって、測定用領域２２を含む半導体装置の断面図である。圧縮応力膜３０は、例えば、窒化シリコン（ＳｉＮ）膜である。圧縮応力膜３０は、第２の膜の一例である。例えば、プラズマ励起化学気相成長（ＰＥ−ＣＶＤ）法により、圧縮応力膜３０を成膜してもよい。ＰＥ−ＣＶＤ法により成膜された窒化シリコン膜には圧縮応力が生じる。ただし、圧縮応力を有する膜であれば、圧縮応力膜３０は、窒化シリコン膜に限らず、他の膜であってもよい。圧縮応力膜３０の膜厚は、例えば、８０ｎｍ程度である。圧縮応力膜３０の成膜条件として、例えば、下記の条件を採用してもよい。
・基板温度  ４００℃以上７００℃以下
・圧力  １３Ｐａ以上５３ｋＰａ以下（０．１Ｔｏｒｒ以上４００Ｔｏｒｒ以下）
・Ｓｉ原料  ＳｉＨ2Ｃｌ2＋ＳｉＨ4＋Ｓｉ2Ｈ6（５ｓｃｃｍ以上６０ｓｃｃｍ以下）
・Ｎ原料  ＮＨ3（５００ｓｃｃｍ以上１００００ｓｃｃｍ以下）
・キャリアガス  Ｎ2＋Ａｒ（５００ｓｃｃｍ以上１０００ｓｃｃｍ以下）
次いで、圧縮応力膜３０の上にフォトレジスト膜を塗布した後、露光装置を用いてフォトレジスト膜を露光することにより、ｎ型ウェル領域５を覆い、かつ、測定用領域２２の一部を覆うレジストパターン３１を圧縮応力膜３０の上に形成する。レジストパターン３１は、第２のレジストパターンの一例である。
【００２４】
図６Ａは、ｎ型ウェル領域５を覆うように形成されたレジストパターン３１を示す半導体装置の断面図である。図６Ａに示すように、レジストパターン３１は、ｎ型ウェル領域５を覆っているが、ｐ型ウェル領域６を覆っていない。図６Ｂは、測定用領域２２の一部を覆うように形成されたレジストパターン３１を示す半導体装置の断面図である。
【００２５】
次に、エッチング装置を用いて、レジストパターン３１をマスクとして、圧縮応力膜３０に対して異方性エッチングを行うことにより、ｎ型ウェル領域５及び測定用領域２２に圧縮応力膜３０を残存させる。すなわち、レジストパターン３１により覆われていない圧縮応力膜３０を除去し、レジストパターン３１により覆われている圧縮応力膜３０を残す。ストッパ膜２１は、圧縮応力膜３０に対する異方性エッチングを終了するためのストッパとして機能する。
【００２６】
圧縮応力膜３０の異方性エッチングには、例えば、ダウンフロープラズマエッチング装置を用いてもよい。エッチング条件として、例えば、下記の条件を採用してもよい。
・エッチングガス  ＣＦ4（１００ｓｃｃｍ以上５００ｓｃｃｍ以下）＋Ｏ2（１００ｓｃｃｍ以上５００ｓｃｃｍ以下）
・圧力  ２０Ｐａ以上１００Ｐａ以下
・マイクロ波パワー  ２００Ｗ以上８００Ｗ以下
圧縮応力膜３０を異方性エッチングした後、アッシングによりレジストパターン３１を除去する。図７Ａは、レジストパターン３１を除去した後であって、ｎ型ウェル領域５及びｐ型ウェル領域６を含む部分の半導体装置の上面図である。図７Ｂは、図７Ａの一点鎖線Ａ−Ａにおける半導体装置の断面図である。図７Ｂに示すように、ｐ型ウェル領域６には、引張応力膜２０が形成され、ｎ型ウェル領域５には、圧縮応力膜３０が形成されている。
【００２７】
ｐ型ウェル領域６に形成された引張応力膜２０によって、ｎＭＯＳ用活性領域４に引張応力が印加される。ｎＭＯＳ用活性領域４に引張応力が印加されることにより、ｎＭＯＳ用活性領域４において電子移動度が増加し、ｎＭＯＳ８の動作速度の向上が図られる。また、ｎ型ウェル領域５に形成された圧縮応力膜３０によって、ｐＭＯＳ用活性領域３に圧縮応力が印加される。ｐＭＯＳ用活性領域３に圧縮応力が印加されることにより、ｐＭＯＳ用活性領域３においてホール移動度が増加し、ｐＭＯＳ７の動作速度の向上が図られる。
【００２８】
図７Ｃは、レジストパターン３１を除去した後であって、測定用領域２２を含む部分の半導体装置の上面図である。図７Ｄは、図７Ｃの一点鎖線Ｂ−Ｂにおける半導体装置の断面図である。図７Ｃ及び図７Ｄに示すように、測定用領域２２には、圧縮応力膜３０が形成されている。ＳＥＭを用いて、測定用領域２２の圧縮応力膜３０の幅ｃを測定するとともに、測定用領域２２の引張応力膜２０と圧縮応力膜３０との距離ｘを測定する。測定用領域２２の圧縮応力膜３０の幅ｃの方向は、ゲート電極１１の長手方向と一致している。したがって、測定用領域２２の圧縮応力膜３０の幅ｃの方向は、測定用領域２２の引張応力膜２０の幅ｔの方向と一致している。
【００２９】
フッ化アンモニウム水溶液を用いて、ストッパ膜２１及び圧縮応力膜３０の表面のウェット処理を行ってもよい。ウェット処理の時間は、例えば、３０秒以上１２０秒以下とする。金属シリサイド膜１５は、引張応力膜２０及び圧縮応力膜３０によって覆われており、金属シリサイド膜１５は露出していない。そのため、フッ化アンモニウム水溶液を用いたウェット処理時において、金属シリサイド膜１５がダメージを受けることは無い。
【００３０】
次いで、成膜装置を用いて、図８に示すように、引張応力膜２０及び圧縮応力膜３０の上に層間絶縁膜４０を成膜する。層間絶縁膜４０は、例えば、酸化シリコン（ＳｉＯ2）
である。層間絶縁膜４０は、例えば、ＰＥ−ＣＶＤ法により、層間絶縁膜４０を成膜してもよい。層間絶縁膜４０の成膜条件として、例えば、下記の条件を採用してもよい。
・基板温度  ４００℃以上７００℃以下
・ガス  テトラエチルオルソシリケート（ＴＥＯＳ）
・圧力  １３Ｐａ以上５３ｋＰａ以下（０．１Ｔｏｒｒ以上４００Ｔｏｒｒ以下）
そして、層間絶縁膜４０の上にフォトレジスト膜を塗布した後、露光装置を用いてフォトレジスト膜を露光することにより、図９に示すように、ビアホール形成用の開口を有するレジストパターン４１を層間絶縁膜４０の上に形成する。
【００３１】
次に、エッチング装置を用いて、レジストパターン４１をマスクとして、引張応力膜２０、ストッパ膜２１、圧縮応力膜３０及び層間絶縁膜４０に対して異方性エッチングを行う。異方性エッチングを行うことにより、図１０Ａ〜Ｄに示すように、引張応力膜２０、ストッパ膜２１、圧縮応力膜３０及び層間絶縁膜４０に、ビアホール５０Ａ〜５０Ｅを形成する。
【００３２】
図１０Ａは、ビアホール５０Ａ〜５０Ｅを形成した後の半導体装置の上面図である。図１０Ｂは、図１０Ａの一点鎖線Ａ−Ａにおける半導体装置の断面図である。図１０Ｃは、図１０Ａの一点鎖線Ｂ−Ｂにおける半導体装置の断面図である。図１０Ｄは、図１０Ａの一点鎖線Ｃ−Ｃにおける半導体装置の断面図である。
【００３３】
ビアホール５０Ａは、ｎ型ウェル領域５とｐ型ウェル領域６との境界であって、ゲート電極１１の上方に配置される。ビアホール５０Ｂ及び５０Ｃは、ｎ型ウェル領域５の上方に配置される。ビアホール５０Ｄ及び５０Ｅは、ｐ型ウェル領域６の上方に配置される。
【００３４】
ビアホール５０Ａは、層間絶縁膜４０、引張応力膜２０、ストッパ膜２１及び圧縮応力
膜３０を貫通して、ｎ型ウェル領域５とｐ型ウェル領域６との境界におけるゲート電極１１の金属シリサイド膜１５まで達している。
【００３５】
ビアホール５０Ｂは、層間絶縁膜４０及び圧縮応力膜３０を貫通して、ｐＭＯＳ７のソース１３Ａ上の金属シリサイド膜１５まで達している。ビアホール５０Ｃは、層間絶縁膜４０及び圧縮応力膜３０を貫通して、ｐＭＯＳ７のドレイン１４Ａ上の金属シリサイド膜１５まで達している。
【００３６】
ビアホール５０Ｄは、層間絶縁膜４０、引張応力膜２０及びストッパ膜２１を貫通して、ｎＭＯＳ８のソース１３Ｂ上の金属シリサイド膜１５まで達している。ビアホール５０Ｅは、層間絶縁膜４０、引張応力膜２０及びストッパ膜２１を貫通して、ｐＭＯＳ８のドレイン１４Ｂ上の金属シリサイド膜１５まで達している。
【００３７】
ビアホール５０Ａ〜５０Ｅを形成するための異方性エッチングには、例えば、平行平板型プラズマエッチング装置を用いてもよい。層間絶縁膜４０のエッチング条件として、例えば、下記の条件を採用してもよい。
・エッチングガス  Ｃ4Ｆ6（１０ｓｃｃｍ以上３０ｓｃｃｍ以下）＋Ｏ2（５ｓｃｃｍ以
上２０ｓｃｃｍ以下）＋Ａｒ（５００ｓｃｃｍ以上１０００ｓｃｃｍ以下）
・圧力  ４．０Ｐａ以上１１Ｐａ以下（３０Ｔｏｒｒ以上８０Ｔｏｒｒ以下）
・ＲＦパワー  ２０００Ｗ以上４０００Ｗ以下
引張応力膜２０及び圧縮応力膜３０のエッチング条件として、例えば、下記の条件を採用してもよい。
・エッチングガス  ＣＨＦ3（３０ｓｃｃｍ以上１００ｓｃｃｍ以下）＋Ｏ2（１０ｓｃｃｍ以上１００ｓｃｃｍ以下）＋Ａｒ（１００ｓｃｃｍ以上３００ｓｃｃｍ以下）
・圧力  ６．７Ｐａ以上２７Ｐａ以下（５０ｍＴｏｒｒ以上２００ｍＴｏｒｒ以下）
・ＲＦパワー  ３００Ｗ以上１０００Ｗ以下
次いで、アッシングによりレジストパターン４１を除去した後、ビアホール５０Ａ〜５０Ｅ内にタングステン等の導電プラグを充填する。そして、導電プラグと接続する配線を層間絶縁膜４０の上に形成することにより、本実施形態に係る半導体装置の基本構造が完成する。
【００３８】
レジストパターン２３及びレジストパターン３１の位置ずれが発生しておらず、引張応力膜２０及び圧縮応力膜３０の幅が設計値と一致している場合、図１０Ｂに示すように、所望の形状のビアホール５０Ａを形成することができる。しかし、レジストパターン２３及びレジストパターン３１の位置ずれが発生している場合には、引張応力膜２０と圧縮応力膜３０とが重なって形成されたり、引張応力膜２０と圧縮応力膜３０とが離れて形成されたりすることがある。また、引張応力膜２０及び圧縮応力膜３０の幅が設計値と一致しない場合には、引張応力膜２０と圧縮応力膜３０とが重なって形成されたり、引張応力膜２０と圧縮応力膜３０とが離れて形成されたりすることがある。引張応力膜２０と圧縮応力膜３０とが重なって形成されたり、引張応力膜２０と圧縮応力膜３０とが離れて形成されたりすると、所望の形状のビアホール５０Ａを形成することができなくなる。
【００３９】
引張応力膜２０と圧縮応力膜３０とが重なって形成される場合を、図１１から図１４を参照して説明する。図１１は、レジストパターン３１の位置ずれが発生した状態を示しており、レジストパターン３１が、位置ずれが発生していない場合（図６Ａ参照）よりも、ｐ型ウェル領域６に近づく方向にずれて形成されている。なお、図１１では、レジストパターン２３の位置ずれは発生しておらず、引張応力膜２０及び圧縮応力膜３０の幅は設計値と一致している。
【００４０】
そして、図１２に示すように、ｐ型ウェル領域６に近づく方向に位置ずれが発生した状
態のレジストパターン３１をマスクとして、圧縮応力膜３０に異方性エッチングを行う。次に、図１３Ａ及び図１３Ｂに示すように、レジストパターン３１をアッシングにより除去する。図１３Ａは、半導体装置の上面図である。図１３Ｂは、図１３Ａの一点鎖線Ａ−Ａにおける半導体装置の断面図である。図１３Ｂに示すように、圧縮応力膜３０が引張応力膜２０の上方に残存してしまう。
【００４１】
レジストパターン３１をアッシングにより除去した後、成膜装置を用いて、引張応力膜２０及び圧縮応力膜３０の上に層間絶縁膜４０を形成する。次に、層間絶縁膜４０の上にフォトレジスト膜を塗布した後、露光装置を用いてフォトレジスト膜を露光することにより、ビアホール形成用の開口を有するレジストパターン４１を層間絶縁膜４０の上に形成する。そして、エッチング装置を用いて、レジストパターン４１をマスクとして、引張応力膜２０、ストッパ膜２１、圧縮応力膜３０及び層間絶縁膜４０に対して異方性エッチングを行う。引張応力膜２０の上方に圧縮応力膜３０が残存した状態で異方性エッチングを行った場合、図１４に示すように、ビアホール５０Ａが所望の形状にならない。すなわち、異方性エッチングが引張応力膜２０及び圧縮応力膜３０を貫通しきらないことにより、ビアホール５０Ａの内部に引張応力膜２０及び圧縮応力膜３０が残存してしまう。
【００４２】
図７Ａは、引張応力膜２０と圧縮応力膜３０とが重ならずに形成されている状態を示しており、図１３Ａは、引張応力膜２０と圧縮応力膜３０とが重なって形成されている状態を示している。図７Ａ及び図１３Ａに示すように、半導体基板１の上面方向からは、引張応力膜２０と圧縮応力膜３０とが重ならずに形成されているのか、引張応力膜２０と圧縮応力膜３０とが重なって形成されているのかを判断することは難しい。
【００４３】
次に、引張応力膜２０と圧縮応力膜３０とが離れて形成される場合を、図１５から図１７を参照して説明する。図１５は、レジストパターン３１の位置ずれが発生した状態を示しており、レジストパターン３１が、位置ずれが発生していない場合（図６Ａ参照）よりも、ｐ型ウェル領域６から離れる方向にずれて形成されている。なお、図１５では、レジストパターン２３の位置ずれは発生しておらず、引張応力膜２０及び圧縮応力膜３０の幅は設計値と一致している。
【００４４】
そして、ｐ型ウェル領域６から離れる方向に位置ずれが発生した状態のレジストパターン３１をマスクとして、圧縮応力膜３０に異方性エッチングを行う。この場合、図１６に示すように、ゲート電極１１の上方の圧縮応力膜３０に金属シリサイド膜１５まで達する溝が形成されてしまう。
【００４５】
レジストパターン３１をアッシングにより除去した後、成膜装置を用いて、引張応力膜２０及び圧縮応力膜３０の上に層間絶縁膜４０を形成する。次に、層間絶縁膜４０の上にフォトレジスト膜を塗布した後、露光装置を用いてフォトレジスト膜を露光することにより、ビアホール形成用の開口を有するレジストパターン４１を層間絶縁膜４０の上に形成する。そして、エッチング装置を用いて、レジストパターン４１をマスクとして、引張応力膜２０、ストッパ膜２１、圧縮応力膜３０及び層間絶縁膜４０に対して異方性エッチングを行う。ゲート電極１１の上方の圧縮応力膜３０に金属シリサイド膜１５まで達する溝が形成された状態で異方性エッチングを行った場合、図１７に示すように、ビアホール５０Ａが所望の形状にならない。すなわち、ゲート電極１１の上方の圧縮応力膜３０に金属シリサイド膜１５まで達する溝が形成されているため、異方性エッチングによって、ゲート電極１１及び金属シリサイド膜１５に溝が形成されてしまう。
【００４６】
図１１から図１７に示す例では、レジストパターン３１の位置ずれが発生した場合を説明しているが、レジストパターン２３の位置ずれが発生した場合も、所望の形状のビアホール５０Ａを形成することができなくなる。また、引張応力膜２０の幅が設計値から許容
値以上となる場合や圧縮応力膜３０の幅が設計値から許容値以上となる場合も、所望の形状のビアホール５０Ａを形成することができなくなる。引張応力膜２０の幅が設計値から許容値以上となるのは、レジストパターン２３の幅が設計値から許容値以上になった状態でレジストパターン２３が形成され、そのレジストパターン２３をマスクとして、引張応力膜２０が異方性エッチングされるからである。また、圧縮応力膜３０の幅が設計値から許容値以上となるのは、レジストパターン３１の幅が設計値から許容値以上になった状態でレジストパターン３１が形成され、そのレジストパターン３１をマスクとして、圧縮応力膜３０が異方性エッチングされるからである。
【００４７】
本実施形態では、所望の形状のビアホール５０Ａを形成するために、引張応力膜２０と圧縮応力膜３０との重なり量Ｓを算出する。引張応力膜２０と圧縮応力膜３０との重なり量Ｓは、以下の式（１）−（３）から求めることができる。
（Ｔ＋Δｔ）／２＋ｘｔｃ＋（Ｃ＋Δｃ）／２＝Ｐ＋Δｄ  ・・・（１）
Δｄ＝（Ｔ＋Δｔ）／２＋ｘｔｃ＋（Ｃ＋Δｃ）／２−Ｐ  ・・・（２）
Ｓ＝Δｔ／２＋Δｃ／２−Δｄ  ・・・（３）
図１８を参照して、上記式（１）−（３）の説明を行う。上記式（１）及び（２）のＴは、測定用領域２２の引張応力膜２０の幅ｔの設計値であり、以下では、設計値Ｔとも表記する。レジストパターン２３の形成時に使用するレチクル上の距離から、設計値Ｔを求めてもよい。
【００４８】
上記式（１）−（３）のΔｔは、測定用領域２２の引張応力膜２０の幅ｔの測定値と、設計値Ｔとの差分値である。したがって、設計値ＴとΔｔとの合計値が、測定用領域２２の引張応力膜２０の幅ｔの測定値となる。Δｔは、例えば、測定用領域２２の引張応力膜２０の幅ｔの測定値が設計値Ｔよりも大きい場合、プラスの値となり、測定用領域２２の引張応力膜２０の幅ｔの測定値が設計値Ｔよりも小さい場合、マイナスの値となる。図１８では、測定用領域２２の引張応力膜２０の幅ｔの測定値を、“Ｔ＋Δｔ”と表記している。なお、測定用領域２２の引張応力膜２０の幅ｔの測定値を、以下では、測定値ｔとも表記する。
【００４９】
上記式の（１）及び（２）のｘｔｃは、測定用領域２２の引張応力膜２０の端部と圧縮応力膜３０の端部との距離ｘの測定値である。測定用領域２２の引張応力膜２０の複数の端部のうち圧縮応力膜３０に対して最も近い端部と、測定用領域２２の圧縮応力膜３０の複数の端部のうち引張応力膜２０に対して最も近い端部とが、測定対象となる。図１８では、測定用領域２２の引張応力膜２０の右端部と圧縮応力膜３０の左端部との距離ｘの測定値を、“ｘｔｃ”と表記する。なお、測定用領域２２の引張応力膜２０の端部と圧縮応力膜３０の端部との距離ｘの測定値を、以下では、測定値ｘｔｃと表記し、測定用領域２２の引張応力膜２０の端部と圧縮応力膜３０の端部との距離ｘの設計値を、以下では、設計値ＸＴＣとも表記する。
【００５０】
上記式（１）及び（２）のＣは、測定用領域２２の圧縮応力膜３０の幅ｃの設計値であり、以下では、設計値Ｃとも表記する。レジストパターン３１の形成時に使用するレチクル上の距離から、設計値Ｃを求めてもよい。
【００５１】
上記式（１）−（３）のΔｃは、測定用領域２２の圧縮応力膜３０の幅ｃの測定値と、設計値Ｃとの差分値である。したがって、設計値ＣとΔｃとの合計値が、測定用領域２２の圧縮応力膜３０の幅ｃの測定値となる。Δｃは、例えば、測定用領域２２の圧縮応力膜３０の幅ｃの測定値が設計値Ｃよりも大きい場合、プラスの値となり、測定用領域２２の圧縮応力膜３０の幅ｃの測定値が設計値Ｃよりも小さい場合、マイナスの値となる。図１８では、測定用領域２２の圧縮応力膜３０の幅ｃの測定値を、“Ｃ＋Δｃ”と表記する。なお、測定用領域２２の圧縮応力膜３０の幅ｃの測定値を、以下では、測定値ｃとも表記
する。
【００５２】
上記式（１）及び（２）のＰは、測定用領域２２の引張応力膜２０の中心位置と圧縮応力膜３０の中心位置との距離ｐの設計値であり、以下では、設計値Ｐとも表記する。レジストパターン２３の形成時に使用するレチクル上の距離と、レジストパターン３１の形成時に使用するレチクル上の距離とから、設計値Ｐを求めてもよい。
【００５３】
上記式（１）−（３）のΔｄは、測定用領域２２の引張応力膜２０の中心位置のずれ量（変位値）と、測定用領域２２の圧縮応力膜３０の中心位置のずれ量（変位値）との和（合計値）である。例えば、測定用領域２２の引張応力膜２０の中心位置が、測定用領域２２の圧縮応力膜３０が形成されている方向と反対方向にずれる（変位する）場合、測定用領域２２の引張応力膜２０の中心位置のずれ量（変位値）をプラスの値とする。また、例えば、測定用領域２２の圧縮応力膜３０の中心位置が、測定用領域２２の引張応力膜２０が形成されている方向と反対方向にずれる（変位する）場合、測定用領域２２の引張応力膜３０の中心位置のずれ量（変位値）をプラスの値とする。図１８では、設計値ＰとΔｄとの合計値を、“Ｐ＋Δｄ”と表記する。
【００５４】
図１９を参照して、引張応力膜２０と圧縮応力膜３０との重なり量Ｓを説明する。図１９は、半導体装置の断面図である。図１９では、引張応力膜２０の幅が設計値よりも大きい値となっており、圧縮応力膜３０の幅は設計値と同じ値となっている。レジストパターン２３の幅が設計値よりも大きい値であり、レジストパターン２３をマスクとして引張応力膜２０が異方性エッチングされたため、引張応力膜２０の幅が設計値よりも大きい値となっている。したがって、測定用領域２２の引張応力膜２０の幅ｔは、設計値Ｔ＋Δｔとなり、Δｔはプラスの値である。一方、レジストパターン３１の幅が設計値と一致しており、レジストパターン３１をマスクとして圧縮応力膜３０が異方性エッチングされたため、圧縮応力膜３０の幅は設計値と同じ値となっている。したがって、測定用領域２２の圧縮応力膜３０の幅ｃが設計値Ｃと同じ値であるため、Δｃは０ｎｍとなる。
【００５５】
また、図１９では、レジストパターン２３及び３１の位置ずれは発生していない。したがって、引張応力膜２０及び圧縮応力膜３０の中心位置のずれ量（変位量）は０ｎｍであるため、Δｄは０ｎｍとなる。
【００５６】
図１９に示すように、引張応力膜２０の幅が設計値よりも大きい場合、引張応力膜２０と圧縮応力膜３０との間で重なりが発生する。図１９における引張応力膜２０及び圧縮応力膜３０の条件を上記式（３）に代入した場合、Δｃ及びΔｄは０ｎｍであることから、重なり量ＳはΔｔ／２となる。
【００５７】
例えば、測定用領域２２の引張応力膜２０の幅ｔの設計値Ｔを１００ｎｍ、測定用領域２２の圧縮応力膜３０の幅ｃの設計値Ｃを２００ｎｍ、測定用領域２２の引張応力膜２０の中心位置と圧縮応力膜３０の中心位置との距離ｐの設計値Ｐを１７５ｎｍとする。したがって、測定用領域２２の引張応力膜２０の端部と圧縮応力膜３０の端部との距離ｘの設計値ＸＴＣは、１７５ｎｍ−１００／２ｎｍ−２００／２ｎｍ＝２５ｎｍとなる。
【００５８】
第１のケースとして、引張応力膜２０及び圧縮応力膜３０の中心位置のずれ量（変位量）が０ｎｍであり、測定用領域２２の引張応力膜２０の幅ｔの測定値ｔが１００ｎｍであり、測定用領域２２の圧縮応力膜３０の幅ｃの測定値ｃが２００ｎｍであるとする。この場合、測定用領域２２の引張応力膜２０の端部と圧縮応力膜３０の端部との距離ｘの測定値ｘｔｃは、１７５ｎｍ−１００／２ｎｍ−２００／２ｎｍ＝２５ｎｍであり、設計値ＸＴＣと同じ値となる。Δｔは、Δｔ＝１００ｎｍ（測定値ｔ）−１００ｎｍ（設計値Ｔ）＝０ｎｍとなる。Δｃは、Δｃ＝２００ｎｍ（測定値ｃ）−２００ｎｍ（設計値Ｃ）＝０
ｎｍとなる。Δｄは、上記式（２）から、Δｄ＝（１００ｎｍ＋０ｎｍ）／２＋２５ｎｍ＋（２００ｎ＋０ｎｍ）／２−１７５ｎｍ＝０ｎｍとなる。このように、上記式（２）による計算からも、引張応力膜２０及び圧縮応力膜３０の中心位置のずれ量（変位量）が０ｎｍであることわかる。重なり量Ｓは、上記式（３）から、重なり量Ｓ＝０ｎｍ／２＋０ｎｍ／２−０ｎｍ＝０ｎｍとなる。
【００５９】
第２のケースとして、引張応力膜２０及び圧縮応力膜３０の中心位置のずれ量（変位量）が０ｎｍであり、測定用領域２２の引張応力膜２０の幅ｔの測定値ｔが１２０ｎｍであり、測定用領域２２の圧縮応力膜３０の幅ｃの測定値ｃが２００ｎｍであるとする。この場合、測定用領域２２の引張応力膜２０の端部と圧縮応力膜３０の端部との距離ｘの測定値ｘｔｃは、１５ｎｍ（１７５ｎｍ−１２０／２ｎｍ−２００／２ｎｍ＝１５ｎｍ）であり、設計値ＸＴＣよりも１０ｎｍ短くなる。Δｔは、Δｔ＝１２０ｎｍ（測定値ｔ）−１００ｎｍ（設計値Ｔ）＝＋２０ｎｍとなる。Δｃは、Δｃ＝２００ｎｍ（測定値ｃ）−２００ｎｍ（設計値Ｃ）＝０ｎｍとなる。Δｄは、上記式（２）から、Δｄ＝（１００ｎｍ＋２０ｎｍ）／２＋１５ｎｍ＋（２００ｎ＋０ｎｍ）／２−１７５ｎｍ＝０ｎｍとなる。このように、上記式（２）による計算からも、引張応力膜２０及び圧縮応力膜３０の中心位置のずれ量（変位量）が０ｎｍであることがわかる。重なり量Ｓは、上記式（３）から、重なり量Ｓ＝２０ｎｍ／２＋０ｎｍ／２−０ｎｍ＝１０ｎｍとなる。
【００６０】
図２０は、本実施形態に係る半導体装置の製造方法で用いられる成膜装置、露光装置、エッチング装置及び光学式の検査装置等を制御する制御装置１００のハードウェア構成図である。図２０に示すように、制御装置１００は、Central Processing Unit（ＣＰＵ、
中央処理装置）１０１、ＣＰＵ１０１で実行されるコンピュータプログラムやＣＰＵ１０１が処理するデータを記憶する記憶装置１０２を有する。また、図２０に示すように、制御装置１００は、入力装置１０３及び表示装置１０４を有している。
【００６１】
記憶装置１０２は、例えば、揮発性のRandom Access Memory（ＲＡＭ）や、不揮発性のRead Only Memory（ＲＯＭ）や、ハードディスク装置等である。記憶装置１０２は、ＣＰＵ１０１で実行されるコンピュータプログラム、ＣＰＵ１０１が処理するデータ、半導体装置の設計値のデータ及び半導体装置の測定値のデータ等を記憶する。入力装置１０３は、外部からの入力を受け付ける。入力装置１０３は、例えば、キーボード、マウス、ポインティングデバイス、ワイヤレスリモコン等である。表示装置１０４は、ＣＰＵ１０１で処理されるデータや記憶装置１０２に記憶されるデータを表示する。表示装置１０４は、例えば、液晶表示装置、プラズマディスプレイパネル、Cathode Ray Tube（ＣＲＴ）、エレクトロルミネッセンスパネル等である。
【００６２】
制御装置１００は、ネットワークを介して、成膜装置、露光装置、エッチング装置、ＳＥＭ及び光学式の検査装置等と接続されている。制御装置１００は、成膜装置、露光装置、エッチング装置、ＳＥＭ及び光学式の検査装置等を制御する。制御装置１００は、ＳＥＭによって測定された各種の測定値をＳＥＭから取得し、光学式の検査装置によって測定された各種の測定値を光学式の検査装置から取得する。制御装置１００は、ＳＥＭから取得した各種の測定値及び記憶装置１０２に記憶されている設計値に基づいて、Δｔ、Δｃ、Δｄ及び重なり量Ｓを算出する。
【００６３】
図２１は、Δｄや重なり量Ｓ等を利用した半導体装置の製造工程の説明図である。なお、半導体装置の製造工程の詳細な説明は上記で行っているので、以下では半導体装置の製造工程の説明を簡略化している。
【００６４】
図２１のＳ０１の工程において、成膜装置を用いて、半導体基板１の上に引張応力膜２０を形成し、引張応力膜２０の上にストッパ膜２１を形成する。次に、図２１のＳ０２の
工程において、ストッパ膜２１の上にフォトレジスト膜を塗布した後、露光装置を用いてフォトレジスト膜を露光し、レジストパターン２３をストッパ膜２１の上に形成する。
【００６５】
次いで、図２１のＳ０３の工程において、エッチング装置を用いて、レジストパターン２３をマスクとして、引張応力膜２０及びストッパ膜２１に対して異方性エッチングを行う。そして、図２１のＳ０４の工程において、ＳＥＭを用いて、測定用領域２２の引張応力膜２０の幅ｔを測定する。また、図２１のＳ０４の工程において、制御装置１００は、ＳＥＭから引張応力膜２０の幅ｔの測定値のデータを取得する。更に、図２１のＳ０４の工程において、制御装置１００は、測定用領域２２の引張応力膜２０の幅ｔの測定値及び測定用領域２２の引張応力膜２０の幅ｔの設計値に基づいてΔｔを算出し、Δｔのデータを記憶装置１０２に記憶する。
【００６６】
そして、図２１のＳ０５の工程において、成膜装置を用いて、半導体基板１の上に圧縮応力膜３０を形成する。次に、図２１のＳ０６の工程において、圧縮応力膜３０の上にフォトレジスト膜を塗布した後、露光装置を用いてフォトレジスト膜を露光し、レジストパターン３１を圧縮応力膜３０の上に形成する。
【００６７】
そして、図２１のＳ０７の工程において、エッチング装置を用いて、レジストパターン３１をマスクとして、圧縮応力膜３０に対して異方性エッチングを行う。次に、図２１のＳ０８の工程において、ＳＥＭを用いて、測定用領域２２の圧縮応力膜３０の幅ｃを測定する。そして、制御装置１００は、測定用領域２２の圧縮応力膜３０の幅ｃの測定値（測定値ｃ）のデータを記憶装置１０２に記憶する。また、図２１のＳ０８の工程において、ＳＥＭを用いて、測定用領域２２の引張応力膜２０と圧縮応力膜３０との距離ｘを測定する。そして、制御装置１００は、測定用領域２２の引張応力膜２０と圧縮応力膜３０との距離ｘの測定値（測定値ｘｔｃ）のデータを記憶装置１０２に記憶する。また、図２１のＳ０８の工程において、制御装置１００は、測定用領域２２の圧縮応力膜３０の幅ｃの測定値（測定値ｃ）及び測定用領域２２の圧縮応力膜３０の幅ｃの設計値（設計値Ｃ）に基づいてΔｃを算出し、Δｃのデータを記憶装置１０２に記憶する。
【００６８】
次いで、図２１のＳ０９の工程において、制御装置１００は、測定値ｔ（設計値Ｔ＋Δｔ）、測定値ｘｔｃ、測定値ｃ（設計値Ｃ＋Δｃ）及び設計値Ｐに基づいて、Δｄを算出し、Δｄのデータを記憶装置１０２に記憶する。例えば、制御装置１００は、上記式（２）に、測定値ｔ（設計値Ｔ＋Δｔ）、測定値ｘｔｃ、測定値ｃ（設計値Ｃ＋Δｃ）及び設計値Ｐを代入することにより、Δｄを算出する。また、図２１のＳ０９の工程において、制御装置１００は、Δｔ、Δｃ及びΔｄに基づいて重なり量Ｓを算出し、重なり量Ｓのデータを記憶装置１０２に記憶する。例えば、制御装置１００は、上記式（３）に、Δｔ、Δｃ及びΔｄを代入することにより、重なり量Ｓを算出する。
【００６９】
更に、図２１のＳ０９の工程において、制御装置１００は、重なり量Ｓが０ｎｍ、プラスの値又はマイナスの値のいずれかであるかを判定する。また、図２１のＳ０９の工程において、制御装置１００は、Δｄが０ｎｍであるか否かの判定を行う。ここで、０ｎｍとは、許容値α以下の数値である場合も含む。許容値αは、歩留りなどに基づいて経験的又は実験的に決定してもよい。
【００７０】
〈重なり量Ｓが０ｎｍである場合の処理〉
重なり量Ｓが０ｎｍである場合、図２１のＳ１０の工程において、成膜装置を用いて、引張応力膜２０及び圧縮応力膜３０の上に層間絶縁膜４０を形成する。次に、層間絶縁膜４０の上にフォトレジスト膜を塗布した後、露光装置を用いてフォトレジスト膜を露光し、レジストパターン４１を層間絶縁膜４０の上に形成する。次いで、図２１のＳ１１の工程において、制御装置１００は、レジストパターン４１が有するビアホール形成用の開口
の位置を決定する。ここでは、制御装置１００は、ビアホール５０Ａの形成位置を変更せずに、設計データ（デザインデータ）上のビアホール５０Ａの形成位置を、レジストパターン４１が有するビアホール形成用の開口の位置として決定する。
【００７１】
そして、図２１のＳ１２の工程において、制御装置１００は、エッチング条件を決定する。ここでは、制御装置１００は、エッチング条件を変更せずに、通常の条件で異方性エッチングを行うことを決定する。次に、図２１のＳ１２の工程において、エッチング装置を用いて、レジストパターン４１をマスクとして、引張応力膜２０、ストッパ膜２１、圧縮応力膜３０及び層間絶縁膜４０に対して異方性エッチングを行う。
【００７２】
重なり量Ｓが０ｎｍである場合、半導体基板１の上に引張応力膜２０と圧縮応力膜３０とが重なることなく形成されている。そのため、図２１のＳ１１及びＳ１２の工程では、製造工程の変更を行わずに半導体装置の製造を行う。
【００７３】
〈重なり量Ｓがプラスの値である場合の処理〉
重なり量Ｓがプラスの値である場合、図２１のＳ１０の工程において、成膜装置を用いて、引張応力膜２０及び圧縮応力膜３０の上に層間絶縁膜４０を形成する。次に、層間絶縁膜４０の上にフォトレジスト膜を塗布した後、露光装置を用いてフォトレジスト膜を露光し、レジストパターン４１を層間絶縁膜４０の上に形成する。そして、図２１のＳ１１の工程又はＳ１２の工程のいずれかの工程の変更を行い、変更後の工程により半導体装置の製造を行う。図２１のＳ１１の工程の変更を行うか又は図２１のＳ１２の工程の変更を行うかを、予め決定しておいてもよい。また、図２１のＳ１１の工程の変更を行うか又は図２１のＳ１２の工程の変更を行うかを、重なり量Ｓに応じて決定してもよい。
【００７４】
〈重なり量Ｓがマイナスの値である場合の処理〉
重なり量Ｓがマイナスの値である場合、処理中の半導体装置について、その後の処理を中止することにより、処理中の半導体装置の製造を終了する。
【００７５】
〈半導体装置の製造工程の変更処理〉
図２１のＳ１１の工程の変更について説明する。重なり量Ｓがプラスの値である場合、図２１のＳ１１の工程において、制御装置１００は、設計データ（デザインデータ）上のビアホール５０Ａの形成位置を変更し、レジストパターン４１が有するビアホール形成用の開口の位置を新たに決定する。
【００７６】
例えば、制御装置１００は、設計データ（デザインデータ）と、Δｄ、Δｔ及びΔｃとから、引張応力膜２０と圧縮応力膜３０とが重なっていない領域を算出する。制御装置１００は、引張応力膜２０と圧縮応力膜３０とが重なっていない領域から所定の位置を抽出する。そして、制御装置１００は、抽出された所定の位置を、レジストパターン４１が有するビアホール形成用の開口の位置として決定する。
【００７７】
また、例えば、重なり量Ｓがプラスの値である場合、制御装置１００は、設計データ（デザインデータ）と、Δｄ、Δｔ及びΔｃとから、引張応力膜２０と圧縮応力膜３０とが重なっている領域を算出する。そして、制御装置１００は、引張応力膜２０と圧縮応力膜３０とが重なっている領域から所定方向に所定値だけ離れた位置を、レジストパターン４１が有するビアホール形成用の開口の位置として決定する。
【００７８】
次に、図２１のＳ１１の工程において、制御装置１００は、レジストパターン４１が有するビアホール形成用の開口の新たな位置に基づいて、レチクルパターンを変更する。そして、図２１のＳ１１の工程において、層間絶縁膜４０の上にフォトレジスト膜を塗布した後、フォトレジスト膜を露光し、ビアホール形成用の開口の位置が変更されたレジスト
パターン４１を層間絶縁膜４０の上に形成する。
【００７９】
図２２は、ビアホール形成用の開口の位置が変更されたレジストパターン４１をマスクとして、層間絶縁膜４０及び圧縮応力膜３０に対して異方性エッチングを行った場合の半導体装置の断面図である。図２２に示すように、レジストパターン４１が有するビアホール形成用の開口の位置を変更することにより、ビアホール５０Ａの内部に引張応力膜２０及び圧縮応力膜３０が残存しないため、所望の形状のビアホール５０Ａを形成することができる。
【００８０】
図２１のＳ１２の工程の変更について説明する。重なり量Ｓがプラスの値である場合、図２１のＳ１２の工程において、制御装置１００は、エッチング条件を新たに決定する。
【００８１】
例えば、重なり量Ｓがプラスの値である場合、制御装置１００は、異方性エッチングのエッチングパワーを通常のエッチング条件よりも上げることを決定する。また、例えば、重なり量Ｓがプラスの値である場合、制御装置１００は、異方性エッチングのエッチング時間を延長することを決定する。
【００８２】
そして、図２１のＳ１２の工程において、エッチング装置を用いて、決定後のエッチング条件に従って、レジストパターン４１をマスクとして、引張応力膜２０、ストッパ膜２１、圧縮応力膜３０及び層間絶縁膜４０に対して異方性エッチングを行う。エッチング条件を変更することにより、ビアホール５０Ａの内部に残存する引張応力膜２０及び圧縮応力膜３０を除去することができ、所望の形状のビアホール５０Ａを形成することができる。
【００８３】
〈補正量の算出処理〉
重なり量Ｓがプラスの値である場合やマイナスの値である場合、図２１のＳ１３の工程において、制御装置１００は、他の半導体装置の製造工程で利用される補正量を算出する。また、重なり量Ｓが０ｎｍであるが、Δｄが０ｎｍではない場合、図２１のＳ１３の工程において、制御装置１００は、他の半導体装置の製造工程で利用される補正量を算出する。他の半導体装置の製造工程で利用される補正量は、他の半導体装置の製造工程に対してフィードバックする補正量である。他の半導体装置は、処理中の半導体装置とは異なる半導体装置である。図２１のＳ１３の工程は、図２１のＳ１０からＳ１２の工程と平行並列して行ってもよい。また、図２１のＳ１３の工程は、図２１のＳ１０からＳ１２の工程を終了又は中止した後に行ってもよい。
【００８４】
他の半導体装置の製造工程で利用される補正量について説明する。重なり量Ｓが０ｎｍではない場合やΔｄが０ｎｍではない場合、他の半導体装置の製造工程で利用される補正量が算出される。他の半導体装置の製造工程で利用される補正量は、露光条件の補正量と、レジストパターン３１の位置の補正量とがある。露光条件の補正量は、設計値として設定されている露光量を変更するための補正量である。レジストパターン３１の位置の補正量は、設計値として設定されているレジストパターン３１の位置を変更するための補正量である。
【００８５】
重なり量Ｓが０ｎｍではない場合、Δｔ、Δｃ及びΔｄのいずれか又は全てが０ｎｍではない。Δｔが０ｎｍではない場合、制御装置１００は、Δｔに応じて、露光条件の補正量を算出する。他の半導体装置の製造工程では、図２１のＳ０２の工程において、露光条件の補正量に基づいて露光量を決定し、決定後の露光量に従ってフォトレジスト膜を露光する。他の半導体装置の製造工程では、決定後の露光量に従ってフォトレジスト膜を露光することにより、所望の幅のレジストパターン２３をストッパ膜２１の上に形成することができる。レジストパターン２３の幅と露光量との関係は、実験又はシミュレーションに
より求めておけばよい。例えば、レジストパターン２３の幅ｔｉと露光量Ｅｉとの関係（ｉ＝１，・・・，Ｎ）をテーブル化しておき、補間計算により、所望の幅ｔに対する露光量Ｅを決定するようにしてもよい。他の半導体装置の製造工程では、所望の幅のレジストパターン２３をストッパ膜２１の上に形成し、所望の幅のレジストパターン２３を用いて引張応力膜２０の異方性エッチングを行う。他の半導体装置の製造工程では、所望の幅のレジストパターン２３を用いて引張応力膜２０の異方性エッチングを行うことにより、エッチング後の引張応力膜２０と圧縮応力膜３０との重なりを抑止することができる。
【００８６】
Δｃが０ｎｍではない場合、制御装置１００は、Δｃに応じて、露光条件の補正量を算出する。他の半導体装置の製造工程では、露光条件の補正量に基づいて露光量を決定し、図２１のＳ０６の工程において、圧縮応力膜３０の上にフォトレジスト膜を塗布した後、露光装置を用いて、決定後の露光量に従ってフォトレジスト膜を露光する。他の半導体装置の製造工程では、決定後の露光量に従ってフォトレジスト膜を露光することにより、所望の幅のレジストパターン３１を圧縮応力膜３０の上に形成することができる。例えば、レジストパターン３１の幅ｃｉと露光量Ｅｉとの関係（ｉ＝１，・・・，Ｎ）をテーブル化しておき、補間計算により、所望の幅ｃに対する露光量Ｅを決定するようにしてもよい。他の半導体装置の製造工程では、所望の幅のレジストパターン３１を圧縮応力膜３０の上に形成し、所望の幅のレジストパターン３１を用いて圧縮応力膜３０の異方性エッチングを行う。他の半導体装置の製造工程では、所望の幅のレジストパターン３１を用いて圧縮応力膜３０の異方性エッチングを行うことにより、エッチング後の引張応力膜２０と圧縮応力膜３０との重なりを抑止することができる。
【００８７】
他の半導体装置の製造工程では、エッチング後の引張応力膜２０と圧縮応力膜３０との重なりを抑止することにより、ビアホール５０Ａの内部に引張応力膜２０及び圧縮応力膜３０が残存することを抑止することができる。また、他の半導体装置の製造工程では、エッチング後の引張応力膜２０と圧縮応力膜３０との重なりを抑止することにより、ゲート電極１１及び金属シリサイド膜１５に溝が形成されることを抑止することができる。
【００８８】
Δｄが０ｎｍではない場合、制御装置１００は、Δｄに応じて、レジストパターン３１の位置の補正量を算出する。例えば、Δｄが＋２０ｎｍである場合、制御装置１００は、レジストパターン３１の位置の補正量として−２０ｎｍを算出する。
【００８９】
制御装置１００は、レジストパターン３１の位置の補正量に基づいてレジストパターン３１の位置を決定する。例えば、レジストパターン３１の位置の補正量として−２０ｎｍが算出された場合、制御装置１００は、レジストパターン３１の位置を、ｐ型ウェル領域６が形成されている方向に設計位置（設計の際に予め設定された位置）から２０ｎｍ移動させることを決定する。他の半導体装置の製造工程では、図２１のＳ０６の工程において、圧縮応力膜３０の上にフォトレジスト膜を塗布した後、露光装置を用いて、決定後のレジストパターン３１の位置に基づいてフォトレジスト膜を露光する。例えば、露光装置が有するウェハステージを動かすことによりウェハステージ上の半導体基板１を動かして、レジストパターン３１の位置を、ｐ型ウェル領域６が形成されている方向に設計位置から２０ｎｍ移動させる。そして、レジストパターン３１の位置を、ｐ型ウェル領域６が形成されている方向に設計位置から２０ｎｍ移動させた状態で、フォトレジスト膜を露光する。決定後のレジストパターン３１の位置に基づいてフォトレジスト膜を露光することにより、レジストパターン３１の位置を、ｐ型ウェル領域６が形成されている方向に設計位置から２０ｎｍ移動させて形成することができる。
【００９０】
Δｄが０ｎｍではない場合、引張応力膜２０の位置及び圧縮応力膜３０の位置のいずれか又は両方が、設計位置からずれた状態となっている。すなわち、Δｄが０ｎｍではない場合、レジストパターン２３及びレジストパターン３１のいずれか又は両方に位置ずれが
発生している。他の半導体装置の製造工程では、レジストパターン３１の位置を、所定方向に設計位置から移動させ、移動後のレジストパターン３１を用いて圧縮応力膜３０の異方性エッチングを行う。他の半導体装置の製造工程では、レジストパターン３１の位置を、所定方向に設計位置から移動させることにより、エッチング後の引張応力膜２０と圧縮応力膜３０との重なりを抑止することができる。
【００９１】
他の半導体装置の製造工程では、エッチング後の引張応力膜２０と圧縮応力膜３０との重なりを抑止することにより、ビアホール５０Ａの内部に引張応力膜２０及び圧縮応力膜３０が残存することを抑止することができる。また、他の半導体装置の製造工程では、エッチング後の引張応力膜２０と圧縮応力膜３０との重なりを抑止することにより、ゲート電極１１及び金属シリサイド膜１５に溝が形成されることを抑止することができる。
【００９２】
本実施形態では、光学式の検査装置を用いて、レジストパターン３１の位置ずれのずれ量（変位値）を測定するようにしてもよい。ｎ型ウェル領域５のレジストパターン３１を検査対象として、レジストパターン３１の位置ずれのずれ量（変位値）を測定してもよい。また、測定用領域２２のレジストパターン３１を検査対象として、レジストパターン３１の位置ずれのずれ量（変位値）を測定してもよい。レジストパターン３１の位置ずれのずれ量（変位値）については、他の半導体装置の製造工程で利用するようにしてもよい。
【００９３】
半導体基板１の上に引張応力膜２０及び圧縮応力膜３０を形成する場合を例として説明しているが、本実施形態はこれに限定されず、半導体基板１の上に他の膜を形成する場合にも本実施形態で説明した製造方法を適用することは可能である。
【００９４】
《変形例》
本実施形態の変形例について説明する。本実施形態では、測定用領域２２において、引張応力膜２０と圧縮応力膜３０とを離して形成している。本実施形態の変形例では、測定用領域２２において、引張応力膜２０の上方に圧縮応力膜３０を形成する。図２３は、測定用領域２２において、引張応力膜２０の上方に圧縮応力膜３０を形成した場合における半導体装置の断面図である。
【００９５】
本実施形態の変形例では、下記式（４）及び（５）から、引張応力膜２０と圧縮応力膜３０との重なり量Ｓを求めることができる。
Δｄ＝ｘｔｃ１−ＸＴＣ１−Δｔ／２＋Δｃ／２・・・（４）
Ｓ＝Δｔ／２＋Δｃ／２−Δｄ  ・・・（５）
図２３を参照して、上記式（４）及び（５）の説明を行う。上記式（４）のｘｔｃ１は、測定用領域２２の引張応力膜２０の端部と圧縮応力膜３０の端部との距離の測定値である。図２３では、測定用領域２２の引張応力膜２０の左端部と圧縮応力膜３０の左端部との距離ｘ１の測定値を、“ｘｔｃ１”と表記する。以下では、測定用領域２２の引張応力膜２０の左端部と圧縮応力膜３０の左端部との距離ｘ１の測定値を、測定値ｘｔｃ１とも表記する。また、図２３では、測定用領域２２の引張応力膜２０の右端部と圧縮応力膜３０の右端部との距離ｘ２を、“ｘｔｃ２”と表記する。
【００９６】
上記式（４）のＸＴＣ１は、測定用領域２２の引張応力膜２０の端部と圧縮応力膜３０の端部との距離ｘの設計値である。以下では、測定用領域２２の引張応力膜２０の端部と圧縮応力膜３０の端部との距離ｘの設計値を、設計値ＸＴＣ１とも表記する。
【００９７】
上記式（４）及び（５）のΔｄは、測定用領域２２の引張応力膜２０の中心位置のずれ量（変位値）と、測定用領域２２の圧縮応力膜３０の中心位置のずれ量（変位値）との和（合計値）である。測定用領域２２の引張応力膜２０の中心位置が、所定の方向（図２３ではＬ方向）にずれる（変位する）場合、測定用領域２２の引張応力膜２０の中心位置の
ずれ量（変位値）をプラスの値とする。また、測定用領域２２の圧縮応力膜３０の中心位置が、所定の方向（図２３ではＲ方向）にずれる（変位する）場合、測定用領域２２の引張応力膜３０の中心位置のずれ量（変位値）をプラスの値とする。測定値ｘｔｃ１と設計値ＸＴＣ１との差分値が、Δｄとなる。上記式（５）は、本実施形態で説明した式（３）と同様である。
【００９８】
本実施形態の変形例では、図２１のＳ０９の工程において、ＳＥＭを用いて、測定用領域２２の引張応力膜２０と圧縮応力膜３０との距離ｘ１を測定する。そして、制御装置１００は、測定値ｘｔｃ１のデータを記憶装置１０２に記憶する。
【００９９】
また、本実施形態の変形例では、図２１のＳ０９の工程において、制御装置１００は、測定値ｘｔｃ１、設計値ＸＴＣ１、Δｔ及びΔｃに基づいて、Δｄを算出し、Δｄのデータを記憶装置１０２に記憶する。例えば、制御装置１００は、上記式（４）に、測定値ｘｔｃ１、設計値ＸＴＣ１、Δｔ及びΔｃを代入することにより、Δｄを算出する。
【０１００】
更に、本実施形態の変形例では、図２１のＳ０９の工程において、制御装置１００は、Δｔ、Δｃ及びΔｄに基づいて重なり量Ｓを算出し、重なり量Ｓのデータを記憶装置１０２に記憶する。例えば、制御装置１００は、上記式（５）に、Δｔ、Δｃ及びΔｄを代入することにより、重なり量Ｓを算出する。
【０１０１】
以上の実施形態に関し、更に以下の付記を開示する。
【０１０２】
（付記１）
基板の第１の領域及び第２の領域に第１の膜を形成する工程と、
前記第２の領域の前記第１の膜の幅を測定する工程と、
前記基板の前記第２の領域及び第３の領域に第２の膜を形成する工程と、
前記第２の領域の前記第２の膜の幅及び前記第２の領域の前記第１の膜と前記第２の膜との距離を測定する工程と、
前記第２の領域における前記第１の膜の幅の測定値、前記第２の膜の幅の測定値、前記第１の膜と前記第２の膜との距離の測定値及び前記第１の膜と前記第２の膜とに関する設計値に基づいて、前記第１の領域における前記第１の膜と前記第３の領域における前記第２の膜との重なり量を算出する工程と、
を備えることを特徴とする半導体装置の製造方法。
【０１０３】
（付記２）
前記基板の前記第１の領域及び前記第２の領域に前記第１の膜を形成する工程は、前記第１の領域、前記第２の領域及び前記第３の領域に前記第１の膜を成膜する工程と、前記第１の膜の上に第１のレジストパターンを形成する工程と、前記第１のレジストパターンをマスクとしてエッチングを行うことにより、前記第１の領域及び前記第２の領域に前記第１の膜を残存させる工程とを、有し、
前記基板の前記第２の領域及び前記第３の領域に前記第２の膜を形成する工程は、前記第１の領域、前記第２の領域及び前記第３の領域に前記第２の膜を成膜する工程と、前記第２の膜の上に第２のレジストパターンを形成する工程と、前記第２のレジストパターンをマスクとしてエッチングを行うことにより、前記第２の領域及び前記第３の領域に前記第２の膜を残存させる工程とを、有し、
前記第２の領域における前記第１の膜の幅の測定値に応じて他の基板における前記第１のレジストパターンを形成する際の露光量を決定する工程と、
前記第２の領域における前記第２の膜の幅の測定値に応じて前記他の基板における前記第２のレジストパターンを形成する際の露光量を決定する工程と、
を更に備えることを特徴とする付記１に記載の半導体装置の製造方法。
【０１０４】
（付記３）
前記第２の領域における前記第１の膜の幅の測定値、前記第２の膜の幅の測定値、前記第１の膜と前記第２の膜との距離の測定値及び前記第１の膜と前記第２の膜とに関する設計値に応じて、前記他の基板に形成される前記第２のレジストパターンの位置の補正量を算出する工程と、
前記他の基板に形成される前記第２のレジストパターンの位置の補正量に基づいて、前記他の基板に形成される前記第２のレジストパターンの位置を決定する工程と、
を更に備えることを特徴とする付記２に記載の半導体装置の製造方法。
【０１０５】
（付記４）
前記第１の領域及び前記第３の領域に絶縁膜を成膜する工程と、
前記重なり量に応じて、前記絶縁膜に形成されるビアホールの位置を決定し、前記絶縁膜に前記ビアホールを形成する工程と、
を更に備えることを特徴とする付記１から３の何れか一項に記載の半導体装置の製造方法。
【０１０６】
（付記５）
前記第１の領域及び前記第３の領域に絶縁膜を成膜する工程と、
前記重なり量に応じて、前記絶縁膜にビアホールを形成する際のエッチング条件を決定し、前記絶縁膜に前記ビアホールを形成する工程と、
を更に備えることを特徴とする付記１から３の何れか一項に記載の半導体装置の製造方法。
【０１０７】
（付記６）
前記第２の領域における前記第１の膜と前記第２の膜とに関する設計値は、前記第２の領域における前記第１の膜の幅の設計値、前記第２の膜の幅の設計値及び前記第１の膜の中心位置と前記第２の膜の中心位置との距離の設計値であることを特徴とする付記１から５の何れか一項に記載の半導体装置の製造方法。
【０１０８】
（付記７）
前記第２の領域における前記第１の膜と前記第２の膜とに関する設計値は、前記第２の領域における前記第１の膜の幅の設計値、前記第２の膜の幅の設計値及び前記第１の膜と前記第２の膜との距離の設計値であることを特徴とする付記１から５の何れか一項に記載の半導体装置の製造方法。
【符号の説明】
【０１０９】
１    半導体基板
２    素子分離絶縁膜
３    ｐＭＯＳ用活性領域
４    ｎＭＯＳ用活性領域
５    ｎ型ウェル領域
６    ｐ型ウェル領域
７    ｐＭＯＳ
８    ｎＭＯＳ
１０  ゲート絶縁膜
１１  ゲート電極
１２  サイドウォール
１３Ａ、１３Ｂ  ソース
１４Ａ、１４Ｂ  ドレイン
１５  金属シリサイド膜
２０  引張応力膜
２１  ストッパ膜
２２  測定用領域
２３、３１、４１  レジストパターン
３０  圧縮応力膜
４０  層間絶縁膜
５０Ａ〜５０Ｅ  ビアホール
１００  制御装置
１０１  ＣＰＵ
１０２  記憶装置
１０３  入力装置
１０４  表示装置
【図１Ａ】
0005593961.tif 000002
【図１Ｂ】
0005593961.tif 000003
【図１Ｃ】
0005593961.tif 000004
【図１Ｄ】
0005593961.tif 000005
【図２】
0005593961.tif 000006
【図３Ａ】
0005593961.tif 000007
【図３Ｂ】
0005593961.tif 000008
【図４Ａ】
0005593961.tif 000009
【図４Ｂ】
0005593961.tif 000010
【図４Ｃ】
0005593961.tif 000011
【図４Ｄ】
0005593961.tif 000012
【図５Ａ】
0005593961.tif 000013
【図５Ｂ】
0005593961.tif 000014
【図６Ａ】
0005593961.tif 000015
【図６Ｂ】
0005593961.tif 000016
【図７Ａ】
0005593961.tif 000017
【図７Ｂ】
0005593961.tif 000018
【図７Ｃ】
0005593961.tif 000019
【図７Ｄ】
0005593961.tif 000020
【図８】
0005593961.tif 000021
【図９】
0005593961.tif 000022
【図１０Ａ】
0005593961.tif 000023
【図１０Ｂ】
0005593961.tif 000024
【図１０Ｃ】
0005593961.tif 000025
【図１０Ｄ】
0005593961.tif 000026
【図１１】
0005593961.tif 000027
【図１２】
0005593961.tif 000028
【図１３Ａ】
0005593961.tif 000029
【図１３Ｂ】
0005593961.tif 000030
【図１４】
0005593961.tif 000031
【図１５】
0005593961.tif 000032
【図１６】
0005593961.tif 000033
【図１７】
0005593961.tif 000034
【図１８】
0005593961.tif 000035
【図１９】
0005593961.tif 000036
【図２０】
0005593961.tif 000037
【図２１】
0005593961.tif 000038
【図２２】
0005593961.tif 000039
【図２３】
0005593961.tif 000040