(57)【特許請求の範囲】
【請求項１】
共通端子と第１の端子との間に配置された第１のスイッチと、
前記共通端子と第２の端子との間に配置された第２のスイッチと、を少なくとも備え、
前記第１のスイッチおよび第２のスイッチはそれぞれ、ボディ、ソース、ドレイン、およびゲートを備えた、直列に接続された複数の電界効果トランジスタを有し、
前記第１のスイッチが備える前記電界効果トランジスタの少なくとも１つには、前記第１のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量が、前記ドレインと前記ボディとの間、または前記ソースと前記ボディとの間に形成されており、
前記第２のスイッチが備える前記電界効果トランジスタの少なくとも１つには、前記第２のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量が、前記ドレインと前記ボディとの間、または前記ソースと前記ボディとの間に形成されている、
高周波スイッチ回路。
【請求項２】
前記電界効果トランジスタの単位素子は、ボディ領域と、当該ボディ領域の両側にそれぞれ配置されたソース電極およびドレイン電極と、前記ボディ領域上に配置されたゲート絶縁膜と、当該ゲート絶縁膜上に配置されたゲート電極とをそれぞれ複数備えたマルチフィンガー型の電界効果トランジスタである、請求項１に記載の高周波スイッチ回路。
【請求項３】
前記補償容量は、前記ボディ領域と前記ドレイン電極との接触面積を増加させることで、または前記ボディ領域と前記ソース電極との接触面積を増加させることで形成される、請求項２に記載の高周波スイッチ回路。
【請求項４】
前記補償容量は、前記マルチフィンガー型の電界効果トランジスタの少なくとも１つに、両側にドレイン電極が配置されたボディ領域を形成することで、または両側にソース電極が配置されたボディ領域を形成することで形成される、請求項２または３に記載の高周波スイッチ回路。
【請求項５】
前記電界効果トランジスタは埋め込み酸化膜上に形成されている、請求項１乃至４のいずれか一項に記載の高周波スイッチ回路。
【請求項６】
前記電界効果トランジスタは埋め込み酸化膜上に配置されており、当該埋め込み酸化膜と前記ドレイン電極との間および前記埋め込み酸化膜と前記ソース電極との間には前記ボディ領域が配置されており、
前記補償容量は、前記マルチフィンガー型の電界効果トランジスタの前記ドレイン電極の幅を前記ソース電極よりも広くすることで、または前記ソース電極の幅を前記ドレイン電極の幅よりも広くすることで形成される、請求項２乃至５のいずれか一項に記載の高周波スイッチ回路。
【請求項７】
前記補償容量は、前記電界効果トランジスタがオフ状態の時に前記ボディと接地との間に生成される寄生容量を相殺することで、ドレイン−ソース間容量をドレイン−ソース間電圧の関数で表現した際に生成される奇関数成分を低減する、請求項１乃至６のいずれか一項に記載の高周波スイッチ回路。
【請求項８】
前記補償容量は、前記第１のスイッチが備える各々の電界効果トランジスタ、および前記第２のスイッチが備える各々の電界効果トランジスタに形成されている、請求項１乃至７のいずれか一項に記載の高周波スイッチ回路。
【請求項９】
高周波スイッチ回路は、ｎ個（ｎは整数）の入力端子、ｍ個（ｍは整数）の出力端子間の間に配置されたスイッチの中から、任意のスイッチの導通、非導通を選択する、請求項１乃至８のいずれか一項に記載の高周波スイッチ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高周波スイッチ回路に関し、特に電界効果トランジスタを用いた高周波スイッチ回路に関する。
【背景技術】
【０００２】
ＧＳＭ（Global System for Mobile Communications）、ＵＮＴＳ（Universal Mobile Telecommunications System）等のマルチモード・マルチバンド無線通信機器のアンテナ端子とマルチポート端子との間の接続を切り替えるマルチポート高周波スイッチがある。このような高周波スイッチ回路には、挿入損失が低いこと、大きな信号が入力された場合であっても出力信号の線形性を維持することが要求される。このような性能を満足する高周波スイッチ回路として、一般にＧａＡｓを材料とした電界効果トランジスタ（Field Effect Transistor：以下ＦＥＴとする）を用いた高周波スイッチが用いられてきた。
【０００３】
一方、近年、ＳＯＩ（Silicon On Insulator）技術の導入により、デバイスの寄生容量を大きく低減し、スイッチの挿入損失特性を改善したＳｉを材料とするＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field Effect Transistor：以下ＭＯＳＦＥＴとする）スイッチが提案されている（特許文献１参照）。この方法では、複数のＭＯＳＦＥＴを直列に多段接続することで、大きな信号が入力された際に誤動作することを防止し、また耐圧を改善している。しかし、ＭＯＳＦＥＴを直列に多段接続する構成では、２次高調波、３次高調波が発生する。
【０００４】
図９はＳＰＤＴ（Single Pole Double Throw）スイッチの回路図である。なお、実際のマルチポート高周波スイッチは、ＳＰ４Ｔ（Single Pole 4 Throw）や、ＳＰ１０Ｔなどのように、多ポート切り替え用に設計されるが、ここでは簡単のためにＳＰＤＴスイッチを用いて説明する。図９に示すＳＰＤＴスイッチでは、アンテナ端子（ＡＮＴ端子）とポート１端子との間に複数のＦＥＴ（Ｔ１１１〜Ｔ１１４）が直列に接続されている。また、ＡＮＴ端子とポート２端子との間に複数のＦＥＴ（Ｔ１２１〜Ｔ１２４）が直列に接続されている。ＡＮＴ端子とポート１端子との間に接続された各ＦＥＴ（Ｔ１１１〜Ｔ１１４）のゲートは抵抗素子を介して互いに接続され、共通の制御信号１３１が供給される。同様に、ＡＮＴ端子とポート２端子との間に接続された各ＦＥＴ（Ｔ１２１〜Ｔ１２４）のゲートは抵抗素子を介して互いに接続され、共通の制御信号１３２が供給される。
【０００５】
一般に、切り替えスイッチは複数のポートのうちのいずれか１つの導通を選択する。このため、例えばＡＮＴ端子とポート１端子との間に接続されたＦＥＴ（Ｔ１１１〜Ｔ１１４）をオン状態とした場合、ＡＮＴ端子とポート２端子との間に接続されたＦＥＴ（Ｔ１２１〜Ｔ１２４）はオフ状態となる。逆に、ＡＮＴ端子とポート２端子との間に接続されたＦＥＴ（Ｔ１２１〜Ｔ１２４）をオン状態とした場合、ＡＮＴ端子とポート１端子との間に接続されたＦＥＴ（Ｔ１１１〜Ｔ１１４）はオフ状態となる。
【０００６】
図１０は、このようなスイッチに用いられるＦＥＴの構造を示す断面図である（特許文献１参照）。図１０に示すＦＥＴはＳＯＩ技術を用いて形成されている。図１０に示すＦＥＴは、Ｓｉ基板１１２と、Ｓｉ基板１１２上に形成された埋め込み酸化膜層１１３と、埋め込み酸化膜層１１３の上部に形成されたボディ領域（ＳＯＩ層）１１６と、ソース領域１２１と、ドレイン領域１２２とを有する。更に、ボディ領域１１６上に形成されたゲート酸化膜１１５と、ゲート酸化膜１１５の上に形成されたゲート電極１２３とを有する。それぞれのＦＥＴは素子分離層１１４により分離されている。高周波スイッチ回路は一般に、入力および出力に対して対称に設計されるため、図１０に示すようにソース領域１２１とドレイン領域１２２はゲート電極１２３およびボディ領域１１６を中心として対称な構造を持つ。
【０００７】
また、図１０に示すように、高周波スイッチでは導通ポートのオン抵抗を小さく抑えるために、一般にＦＥＴのゲート幅を大きく設定している。このため、ゲート電極１２３、ドレイン領域１２２、およびソース領域１２１が図１１に示すように配置されたマルチフィンガー型のＦＥＴが広く用いられている。図１１に示すマルチフィンガー型のＦＥＴは、複数の単位素子がそれぞれ並列接続されることで１つのＦＥＴを形成している。
【０００８】
また、特許文献２には歪特性を改善した半導体装置に関する技術が開示されている。特許文献２に開示されている半導体装置は、マルチゲートＦＥＴのソース電極とドレイン電極の一方から高周波信号が入力して他方から出力されると共に、複数のゲート電極に接続された制御端子の電位により高周波信号の通過および遮蔽を制御する高周波スイッチ回路用半導体装置である。特許文献２に開示されている半導体装置では、ソース電極に一番近い第１のゲート電極のソース側ひさし部分の長さとドレイン電極に一番近い第３のゲート電極のドレイン側ひさし部分の長さがゲート電極の他のひさし部分の長さより長いため、これらが付加容量を構成している。
【０００９】
また、特許文献３には高周波スイッチ回路を介して伝達される高周波信号の二次高調波歪みを低減する技術が開示されている。特許文献３に開示されている高周波スイッチ回路は、受信側トランスファー回路を構成するＦＥＴを奇数段の直列構成としている。各ＦＥＴ段は、ソース電極とドレイン電極の位置が交換されたＭＯＳＦＥＴの並列体で構成するとともに、各ＭＯＳＦＥＴのゲート幅を、一列のＭＯＳＦＥＴで受信側トランスファー回路を構成する場合に比べて半減している。
【００１０】
また、特許文献４にはオン時の線形性を確保し、かつオフ時の遮断特性の劣化を抑制する半導体装置に関する技術が開示されている。特許文献４に開示されている半導体装置は、複数の端子と、複数の端子の間に接続された複数のＦＥＴを備えるスイッチを具備し、複数のＦＥＴのうち複数の端子の少なくとも１つに接続された第１のＦＥＴのゲート幅は、複数のＦＥＴのうち第１のＦＥＴの後段に接続された第２のＦＥＴのゲート幅より広く、かつ、第１のＦＥＴのソース電極およびドレイン電極のゲート幅と直角方向の長さの合計は、第２のＦＥＴのソース電極およびドレイン電極のゲート幅と直角方向の長さの合計より短い半導体装置である。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００９−１９４８９１号公報
【特許文献２】特開２００７−０７３８１５号公報
【特許文献３】特開２００８−２６３５２３号公報
【特許文献４】特開２００８−１８１９１１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
図９に示したＳＰＤＴスイッチでは、例えば、ＡＮＴ端子とポート１端子との間に接続されたＦＥＴ（Ｔ１１１〜Ｔ１１４）をオン状態とした場合、ＡＮＴ端子とポート２端子との間に接続されたＦＥＴ（Ｔ１２１〜Ｔ１２４）はオフ状態となる。この場合、ＡＮＴ端子とポート２端子との間に、オフ状態であるＦＥＴ（Ｔ１２１〜Ｔ１２４）に起因する寄生容量が発生する。このため、高周波スイッチ回路に２次高調波歪みが発生するという問題がある。この問題は、ＡＮＴ端子とポート１端子との間に接続されたＦＥＴ（Ｔ１１１〜Ｔ１１４）をオフ状態とし、ＡＮＴ端子とポート２端子との間に接続されたＦＥＴ（Ｔ１２１〜Ｔ１２４）をオン状態とした場合にも同様に発生する。
【００１３】
本発明の課題について詳細に説明する。図１２は、オフ状態であるＦＥＴ（Ｔ１２１〜Ｔ１２４）がＡＮＴ端子とポート２端子との間に接続されている場合の等価回路である。このとき、ポート２はパワーアンプの入出力回路を介して接地（ＧＮＤ）接続される。ここで、パワーアンプの入出力回路は、ＡＮＴ端子とポート２端子との間にあるオフ状態のＦＥＴ（Ｔ１２１〜Ｔ１２４）の寄生容量に比べて低インピーダンスであるため、ポート２は直接接地されているものとして扱う。また、図１２では、図９に示したＦＥＴ（Ｔ１２１）の等価回路を示しているが、多段接続されているＦＥＴ（Ｔ１２２〜Ｔ１２４）についても同様である。
【００１４】
一般に、スイッチ用のＦＥＴはゲート電極およびボディ領域を中心として、ドレイン領域とソース領域が対称に配置されている。よって、図１２に示すように、ドレインＤ１２１とゲートＧ１２１との間の重なり容量Ｃｇｄ１２１とソースＳ１２１とゲートＧ１２１との間の重なり容量Ｃｇｓ１２１は等しい。また、ドレインＤ１２１とボディＢ１２１との間の接合容量Ｃｄｂ１２１とソースＳ１２１とボディＢ１２１との間の接合容量Ｃｓｂ１２１は等しい。
【００１５】
このため、これら４つの寄生容量のみを考える限りでは、ゲート抵抗Ｒｇ１２１、ボディ抵抗Ｒｂ１２１が十分に大きいとき、図１３に示すように、ドレイン−ソース間の容量Ｃｄｓは、ドレイン−ソース間電圧Ｖｄｓに対して偶関数で表される。このドレイン−ソース間の容量Ｃｄｓをドレイン−ソース間電Ｖｄｓの関数で表すと、次のようになる。
【数１】
0005476198.tif 000002
【００１６】
この時、オフ状態のＦＥＴのドレイン−ソース間電圧Ｖｄｓとオフ状態のＦＥＴのドレイン−ソース間電流Ｉの関係は次のようになる。
【数２】
0005476198.tif 000003
【００１７】
ここで、オフ状態のＦＥＴのドレイン−ソース間電圧Ｖｄｓは、入力信号の電圧振幅をＶ０、周波数をｆとすると次のようになる。
【数３】
0005476198.tif 000004
【００１８】
これを式（２）に代入して計算すると、オフ状態のＦＥＴのドレイン−ソース間の電流Ｉは次のようになる。
【数４】
0005476198.tif 000005
【００１９】
この式（４）に示すように、オフ状態のＦＥＴは入力信号の周波数の偶数倍の周波数成分を持つ電流を流さないため２次高調波電力はゼロとなる。すなわち、ドレイン−ソース間容量Ｃｄｓがドレイン−ソース間電圧Ｖｄｓの偶関数で表される場合には、２次高調波歪みは発生しない。
【００２０】
一方、実際のＦＥＴデバイスでは、図１０、図１２に示すように、ボディ領域１１６（Ｂ１２１）と接地との間に埋め込み酸化膜１１３に起因する寄生容量Ｃｂｇ１２１が存在する。このため、上記の４つの寄生容量（Ｃｇｄ１２１、Ｃｇｓ１２１、Ｃｄｂ１２１、Ｃｓｂ１２１）以外にも、ボディ領域１１６（Ｂ１２１）と接地との間の寄生容量Ｃｂｇ１２１も考慮する必要がある。よって、この場合は図１４に示すようにドレイン−ソース間の容量Ｃｄｓは、ドレイン−ソース間電圧Ｖｄｓに対して偶関数のみではなく奇関数成分も持つ式で表される。このため、高周波スイッチ回路に２次高調波歪みが発生する。
【課題を解決するための手段】
【００２１】
本発明にかかる高周波スイッチ回路は、共通端子と第１の端子との間に配置された第１のスイッチと、前記共通端子と第２の端子との間に配置された第２のスイッチと、を少なくとも備え、前記第１のスイッチおよび第２のスイッチはそれぞれ、ボディ、ソース、ドレイン、およびゲートを備えた、直列に接続された複数の電界効果トランジスタを有し、前記第１のスイッチが備える前記電界効果トランジスタの少なくとも１つには、前記第１のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量が、前記ドレインと前記ボディとの間、または前記ソースと前記ボディとの間に形成されており、前記第２のスイッチが備える前記電界効果トランジスタの少なくとも１つには、前記第２のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量が、前記ドレインと前記ボディとの間、または前記ソースと前記ボディとの間に形成されている。
【００２２】
本発明にかかる高周波スイッチ回路では、第１のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量をドレインとボディとの間、またはソースとボディとの間に形成し、また第２のスイッチがオフ状態の時に生成される寄生容量を相殺する補償容量をドレインとボディとの間、またはソースとボディとの間に形成している。これにより、ドレイン−ソース間容量を、ドレイン−ソース間電圧の符号反転に対してほぼ対称の関係となるようにすることができるため、ドレイン−ソース間容量の奇関数成分を極小化することができ２次高調波歪みの発生を抑制することができる。
【発明の効果】
【００２３】
本発明により、２次高調波歪みの発生を抑制することができる高周波スイッチ回路を提供することが可能となる。
【図面の簡単な説明】
【００２４】
【図１】実施の形態１にかかる高周波スイッチ回路の回路図である。
【図２】実施の形態１にかかる高周波スイッチ回路を構成するＦＥＴの等価回路図である。
【図３】実施の形態１にかかる高周波スイッチ回路を構成するＦＥＴを示す図である。（ａ）はＦＥＴの上面図であり、（ｂ）はＦＥＴの等価回路図である。
【図４】実施の形態１にかかる高周波スイッチ回路を構成するＦＥＴの断面図である。
【図５】実施の形態１にかかる高周波スイッチ回路における入力電力と２次高調波歪みとの関係のシミュレーション結果を示す図である。
【図６】実施の形態１にかかる高周波スイッチ回路の他の態様を示す回路図である。
【図７】実施の形態２にかかる高周波スイッチ回路を構成するＦＥＴを示す図である。（ａ）はＦＥＴの上面図であり、（ｂ）はＦＥＴの等価回路図である。
【図８】実施の形態２にかかる高周波スイッチ回路を構成するＦＥＴの断面図である。
【図９】背景技術にかかる高周波スイッチ回路の回路図である。
【図１０】背景技術にかかる高周波スイッチ回路を構成するＦＥＴの断面図である。
【図１１】背景技術にかかる高周波スイッチ回路を構成するＦＥＴ（マルチフィンガー型）の上面図である。
【図１２】本発明の課題を説明するための図である。
【図１３】本発明の課題を説明するための図である。
【図１４】本発明の課題を説明するための図である。
【発明を実施するための形態】
【００２５】
実施の形態１
以下、図面を参照して本発明の実施の形態について説明する。
図１は実施の形態１にかかる高周波スイッチ回路の回路図である。本実施の形態にかかる高周波スイッチ回路は、共通端子（ＡＮＴ端子）と第１の端子（ポート１端子）との間に配置された第１のスイッチと、共通端子と第２の端子（ポート２端子）との間に配置された第２のスイッチとを少なくとも備える。なお、本実施の形態では例としてＳＰＤＴ（Single Pole Double Throw）スイッチについて説明するが、ＳＰ４Ｔ（Single Pole 4 Throw）やＳＰ１０Ｔ等のその他の高周波スイッチ回路においても同様に適用することができる。すなわち、本実施の形態にかかる高周波スイッチ回路は、ｎ個（ｎは整数）の入力端子、ｍ個（ｍは整数）の出力端子間の間に配置されたスイッチの中から、任意のスイッチの導通、非導通を選択する高周波スイッチ回路に適用することができる。
【００２６】
第１のスイッチは直列に接続された複数の電界効果トランジスタ（Ｔ１１〜Ｔ１４）を有し、第２のスイッチは直列に接続された複数の電界効果トランジスタ（Ｔ２１〜Ｔ２４）を有する。ＡＮＴ端子とポート１端子との間に接続された各ＦＥＴ（Ｔ１１〜Ｔ１４）のゲートは抵抗素子を介して互いに接続され、共通の制御信号３１が供給される。同様に、ＡＮＴ端子とポート２端子との間に接続された各ＦＥＴ（Ｔ２１〜Ｔ２４）のゲートは抵抗素子を介して互いに接続され、共通の制御信号３２が供給される。
【００２７】
図１に示す高周波スイッチ回路は、複数のポート（ポート１、ポート２）のうちのいずれか１つの導通を選択する。このため、例えばＡＮＴ端子とポート１端子との間に接続されるＦＥＴ（Ｔ１１〜Ｔ１４）をオン状態とした場合、ＡＮＴ端子とポート２端子との間に接続されたＦＥＴ（Ｔ２１〜Ｔ２４）はオフ状態となる。逆に、ＡＮＴ端子とポート２端子との間に接続されるＦＥＴ（Ｔ２１〜Ｔ２４）をオン状態とした場合、ＡＮＴ端子とポート１端子との間に接続されたＦＥＴ（Ｔ１１〜Ｔ１４）はオフ状態となる。
【００２８】
また、本実施の形態にかかる高周波スイッチ回路において、第１のスイッチが備える各ＦＥＴ（Ｔ１１〜Ｔ１４）は、第１のスイッチがオフ状態の時にボディと接地との間に生成される寄生容量を相殺する補償容量（Ｃｄｂ１１〜Ｃｄｂ１４）が、ドレインとボディとの間、またはソースとボディとの間に形成されている。また、第２のスイッチが備える各ＦＥＴ（Ｔ２１〜Ｔ２４）は、第２のスイッチがオフ状態の時にボディと接地との間に生成される寄生容量を相殺する補償容量（Ｃｄｂ２１〜Ｃｄｂ２４）が、ドレインとボディとの間、またはソースとボディとの間に形成されている。
【００２９】
本実施の形態では、例としてドレインとボディとの間に補償容量が形成されている場合について説明するが、ソースとボディとの間に補償容量が形成されている場合についても同様である。また、本実施の形態にかかる高周波スイッチ回路において、補償容量は第１のスイッチを構成する各ＦＥＴ（Ｔ１１〜Ｔ１４）のうちの少なくとも１つに、また第２のスイッチを構成する各ＦＥＴ（Ｔ２１〜Ｔ２４）のうちの少なくとも１つに、それぞれ形成されていればよい。つまり、図６に示すように、例えば第１のスイッチを構成するＦＥＴ（Ｔ１１）と第２のスイッチを構成するＦＥＴ（Ｔ２１）に補償容量を設ける構成としてもよい。図６に示す構成では、図１に示すように各ＦＥＴに形成していた補償容量に相当する補償容量を、１つのＦＥＴにまとめることができるので回路構成を簡略化することができる。
【００３０】
図２は、本実施の形態にかかる高周波スイッチ回路を構成するＦＥＴの等価回路図である。図２は、オフ状態であるＦＥＴ（Ｔ１１〜Ｔ１４）がＡＮＴ端子とポート１端子との間に多段接続されている場合の等価回路である。このとき、ポート１は、例えばパワーアンプの入出力回路を介して接地（ＧＮＤ）接続されている。ここで、パワーアンプの入出力回路は、ＡＮＴ端子とポート１端子との間のオフ状態であるＦＥＴ（Ｔ１１〜Ｔ１４）の寄生容量に比べて低インピーダンスであるため、ポート１は直接接地されているものとして扱う。
【００３１】
また、図２では、ＦＥＴ（Ｔ１１）の等価回路を代表して示しているが、多段接続されている他のＦＥＴ（Ｔ１２〜Ｔ１４）についても同様である。また、図２では例として第１のスイッチを構成するＦＥＴ（Ｔ１１〜Ｔ１４）がオフ状態で、第２のスイッチを構成するＦＥＴ（Ｔ２１〜Ｔ２４）がオン状態の場合を示すが、逆の場合、つまり第１のスイッチを構成するＦＥＴ（Ｔ１１〜Ｔ１４）がオン状態で、第２のスイッチを構成するＦＥＴ（Ｔ２１〜Ｔ２４）がオフ状態の場合も同様である。
【００３２】
図２に示すように、ＦＥＴ（Ｔ１１）のボディＢ１１と接地との間には、埋め込み酸化膜に起因する寄生容量Ｃｂｇ１１が存在する。また、Ｒｇ１１はゲート抵抗を示し、Ｒｂ１１はボディ抵抗を示している。一方、上述の通りスイッチの実際の使用条件では、オフ状態にある多段接続されたＦＥＴ（Ｔ１１〜Ｔ１４）のポート１端子は、直接接地されているものとして扱うことが出来る。このとき、ＡＮＴ端子−接地間のオフ状態にあるＦＥＴ（Ｔ１１〜Ｔ１４）の容量の、ＡＮＴ端子−接地間に掛かる電圧に対する対称性が、埋め込み酸化膜に起因する対地寄生容量Ｃｂｇ１１の分だけ崩れるため、多段接続されたオフ状態にあるＦＥＴ（Ｔ１１〜Ｔ１４）のＡＮＴ端子−接地間容量は、ＡＮＴ端子−接地間に掛かる電圧に対して偶関数成分のみではなく、奇関数成分を持つことになる。本実施の形態にかかる高周波スイッチ回路では、この対地寄生容量Ｃｂｇ１１によってもたらされる、ＦＥＴ（Ｔ１１〜Ｔ１４）のオフ時容量のＡＮＴ端子−接地間電圧に対する対称性の崩れを平均的に相殺するための補償容量Ｃｄｂ１１をドレインＤ１１とボディＢ１１との間に設けている。
【００３３】
つまり、ＦＥＴ（Ｔ１１）のドレインＤ１１とボディＢ１１との間に補償容量Ｃｄｂ１１を設けることで、ＡＮＴ端子−接地間のオフ状態にあるＦＥＴ（Ｔ１１〜Ｔ１４）の容量の、ＡＮＴ端子−接地間に掛かる電圧に対する対称性が、対地寄生容量Ｃｂｇ１１の分だけ崩れる状態を平均的に緩和することが出来る。すなわち、ＡＮＴ端子−接地間に多段接続されたオフ状態にあるＦＥＴ（Ｔ１１〜Ｔ１４）の容量の、ＡＮＴ端子−接地間電圧に対する奇関数成分を極小化することが出来、２次高調波歪みの発生を最小化することができる。
【００３４】
図５は、本実施の形態にかかる高周波スイッチ回路における入力電力と２次高調波歪みとの関係のシミュレーション結果を示す図である。図５に示すシミュレーション結果は、各ＦＥＴ（Ｔ１１〜Ｔ１４、Ｔ２１〜Ｔ２４）に補償容量を設けた高周波スイッチ回路のシミュレーション結果である。図５において、縦軸は２次高調波歪み［ｄＢｃ］（２次高調波電力［ｄＢｍ］−入力電力［ｄＢｍ］）である。また、横軸は入力電力［ｄＢｍ］である。図５では本実施の形態にかかる高周波スイッチ回路のシミュレーション結果を実線で示し、背景技術にかかる高周波スイッチ回路のシミュレーション結果を破線で示している。
【００３５】
背景技術にかかる高周波スイッチ回路のシミュレーション結果では、入力電力３５ｄＢｍの時におよそ８３ｄＢｃの２次高調波歪みが発生する。これに対して本実施の形態にかかる高周波スイッチ回路のシミュレーション結果では、入力電力３５ｄＢｍの時におよそ１０５ｄＢｃの２次高調波歪みが発生する。したがって、補償容量を各ＦＥＴのドレイン−ボディ間に付加することで、ボディと接地との間の寄生容量に起因する奇関数成分を極小化することができ、２次高調波歪みの発生を最小化することができる。
【００３６】
次に、本実施の形態にかかる高周波スイッチ回路に補償容量を設ける手法について説明する。図３は、本実施の形態にかかる高周波スイッチ回路を構成するＦＥＴ（代表してＴ１１について説明する）を示す図である。図３（ａ）はＦＥＴ（Ｔ１１）の上面図であり、図３（ｂ）はＦＥＴ（Ｔ１１）の等価回路図である。また、図４は、図３（ａ）のＡ−Ａにおける断面図である。図４に示すように、本実施の形態にかかる高周波スイッチ回路を構成するＦＥＴは、例えばＳＯＩ技術を用いて形成することができる。
【００３７】
図３、図４に示すＦＥＴは、Ｓｉ基板１２と、Ｓｉ基板１２上に形成された埋め込み酸化膜層１３と、埋め込み酸化膜層１３上に形成されたボディ領域（ＳＯＩ層）１６ａ、１６ｂとを有する。ボディ領域１６ａの両側には、それぞれソース電極２１およびドレイン電極２２が形成されている。また、ボディ領域１６ｂの両側にはドレイン電極２２が形成されている。更に、図４に示すＦＥＴは、ボディ領域１６ａ、１６ｂ上に形成されたゲート酸化膜１５と、ゲート酸化膜１５の上に形成されたゲート電極２３ａ、２３ｂとを有する。ここで、ゲート酸化膜１５およびゲート電極２３ａ、２３ｂの端部はそれぞれ、ソース電極２１の一部およびドレイン電極２２の一部を覆うように形成されている。また、それぞれのＦＥＴ（つまり、Ｔ１１〜Ｔ１４のそれぞれ）は素子分離層１４により分離されている。
【００３８】
図３（ａ）に示すように、本実施の形態にかかる高周波スイッチ回路を構成するＦＥＴ（Ｔ１１等の単位素子）は、複数の電界効果トランジスタが並列に接続された、ボディ領域１６ａ、１６ｂ、ソース電極２１、ドレイン電極２２、ゲート電極２３ａ、２３ｂをそれぞれ複数備えるマルチフィンガー型の電界効果トランジスタである。つまり、図３（ａ）に示すように、ソース電極２１、ドレイン電極２２、ゲート電極２３ａ、２３ｂのそれぞれが櫛形に配置されている。
【００３９】
そして、本実施の形態にかかる高周波スイッチ回路を構成するＦＥＴでは、図３（ａ）に示すようにゲート電極２３ｂの両側にドレイン電極２２を設けることで、補償容量Ｃｄｂ１１を形成している。つまり、図４に示すようにボディ領域１６ｂの両側にドレイン電極２２を形成することで、図３（ｂ）の等価回路に示すようにドレインＤ１１とボディＢ１１との間に補償容量Ｃｄｂ１１を形成することができる。すなわち、ドレイン電極２２とボディ領域１６ｂとの接触面積を増加させることでボディ領域１６ｂに空乏層が生成され、補償容量Ｃｄｂ１を形成することができる。
【００４０】
以上で説明したように、本実施の形態にかかる高周波スイッチ回路では、この埋め込み酸化膜に起因する寄生容量Ｃｂｇ１１を相殺するための補償容量Ｃｄｂ１１をドレインＤ１１とボディＢ１１との間に設けている。これにより、ＡＮＴ端子−接地間のオフ状態にあるＦＥＴ（Ｔ１１〜Ｔ１４）の容量の、ＡＮＴ端子−接地間に掛かる電圧に対する対称性が、対地寄生容量Ｃｂｇ１１の分だけ崩れる状態を平均的に緩和することが出来る。すなわち、ＡＮＴ端子−接地間に多段接続されたオフ状態にあるＦＥＴ（Ｔ１１〜Ｔ１４）の容量の、ＡＮＴ端子−接地間電圧に対する奇関数成分を極小化することが出来、２次高調波歪みの発生を最小化することができる。
【００４１】
実施の形態２
次に、本発明の実施の形態２について説明する。本実施の形態にかかる高周波スイッチ回路は、補償容量の形成の方法が実施の形態１の場合と異なること以外は、実施の形態１と同様であるので重複した説明は省略する。
【００４２】
図７は、本実施の形態にかかる高周波スイッチ回路を構成するＦＥＴ（代表してＴ１１について説明する）を示す図である。図７（ａ）はＦＥＴ（Ｔ１１）の上面図であり、図７（ｂ）はＦＥＴ（Ｔ１１）の等価回路図である。また、図８は、図７（ａ）のＢ−Ｂにおける断面図である。図８に示すように、本実施の形態にかかる高周波スイッチ回路を構成するＦＥＴもＳＯＩ技術を用いて形成することができる。
【００４３】
図７、図８に示すＦＥＴは、Ｓｉ基板１２と、Ｓｉ基板１２上に形成された埋め込み酸化膜層１３と、埋め込み酸化膜層１３上に形成されたボディ領域（ＳＯＩ層）１６とを有する。ボディ領域１６の上部かつボディ領域１６両側には、それぞれソース電極２１およびドレイン電極２２が形成されている。すなわち、本実施の形態ではＦＥＴのボディ領域１６はソース電極２１が形成されている領域およびドレイン電極２２が形成されている領域に渡って形成されている。更に、図８に示すＦＥＴは、ボディ領域１６上に形成されたゲート酸化膜１５と、ゲート酸化膜１５上に形成されたゲート電極２３とを有する。ここで、ゲート酸化膜１５およびゲート電極２３の端部はそれぞれソース電極２１の一部およびドレイン電極２２の一部を覆うように形成されている。また、それぞれのＦＥＴ（つまり、Ｔ１１〜Ｔ１４のそれぞれ）は素子分離層１４により分離されている。
【００４４】
図７（ａ）に示すように、本実施の形態にかかる高周波スイッチ回路を構成するＦＥＴ（Ｔ１１等の単位素子）は、複数の電界効果トランジスタが並列に接続された、ボディ領域１６、ソース電極２１、ドレイン電極２２、およびゲート電極２３をそれぞれ複数備えるマルチフィンガー型の電界効果トランジスタである。つまり、図７（ａ）に示すように、ソース電極２１、ドレイン電極２２、ゲート電極２３のそれぞれが櫛形に配置されている。
【００４５】
そして、本実施の形態にかかる高周波スイッチ回路を構成するＦＥＴでは、図７（ａ）に示すようにドレイン電極２２の幅をソース電極２１の幅よりも広くすることで、補償容量Ｃｄｂ１１を形成している。つまり、図７（ａ）、図８に示すようにドレイン電極２２の幅（ｘ）をソース電極２１の幅よりも広くすることで、ドレイン電極２２とボディ領域２１との接触面積を増やすことができる。これにより、ドレイン電極２２とボディ領域１６とが接触することでボディ領域１６に生成される空乏層を増加させるができ、図７（ｂ）の等価回路に示すように補償容量Ｃｄｂ１を形成することができる。
【００４６】
本実施の形態にかかる高周波スイッチ回路においても、ボディと接地との間の埋め込み酸化膜に起因する寄生容量Ｃｂｇ１１を相殺するための補償容量Ｃｄｂ１１を、ドレインＤ１１とボディＢ１１との間に設けることができる。これにより、ＡＮＴ端子−接地間のオフ状態にあるＦＥＴ（Ｔ１１〜Ｔ１４）の容量の、ＡＮＴ端子−接地間に掛かる電圧に対する対称性が、対地寄生容量Ｃｂｇ１１の分だけ崩れる状態を平均的に緩和することが出来る。すなわち、ＡＮＴ端子−接地間に多段接続されたオフ状態にあるＦＥＴ（Ｔ１１〜Ｔ１４）の容量の、ＡＮＴ端子−接地間電圧に対する奇関数成分を極小化することが出来、２次高調波歪みの発生を最小化することができる。
【００４７】
なお、本実施の形態にかかる高周波スイッチ回路では、図８に示す構造を有するＦＥＴのドレイン電極２２の幅をソース電極２１の幅よりも広くしつつ、実施の形態１のようにＦＥＴのボディ領域１６ｂの両側にドレイン電極２２を形成してもよい。これにより、ドレイン電極とボディ領域との接触面積を更に増加させることができ、補償容量Ｃｄｂ１１の値を更に増加させることができる。
【００４８】
以上、本発明を上記実施形態に即して説明したが、上記実施形態の構成にのみ限定されるものではなく、本願特許請求の範囲の請求項の発明の範囲内で当業者であればなし得る各種変形、修正、組み合わせを含むことは勿論である。
【符号の説明】
【００４９】
１２  Ｓｉ基板
１３  埋め込み酸化膜層
１４  素子分離層
１５  ゲート酸化膜
１６、１６ａ、１６ｂ  ボディ領域（ＳＯＩ層）
２１  ソース電極
２２  ドレイン電極
２３  ゲート電極
Ｃｄｂ１１〜Ｃｄｂ１４、Ｃｄｂ２１〜Ｃｄｂ２４  補償容量
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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