(57)【特許請求の範囲】
【請求項１】
第１の伝導型を有する基板に電流経路を形成する方法であって、
第２の伝導型を有する不純物領域を形成するステップであって、前記不純物領域が前記基板の表面から第１の深さまで延びている、ステップと、
前記不純物領域に穴を形成するステップと、
前記穴の内面にトンネル・ゲート酸化膜を形成するステップと、
前記トンネル・ゲート酸化膜に隣接して前記穴に第１の電極を形成するステップと、
を含み、
前記トンネル・ゲート酸化膜が前記穴の側壁に沿って連続的に変化する厚みを有し、前記連続的に変化する厚みが前記不純物領域内の正味のドナー濃度に対応し、前記電流経路が前記トンネル・ゲート酸化膜を介して形成される、方法。
【請求項２】
処理装置と、
第１の伝導型を有する基板上に形成され、かつ前記処理装置に結合されたメモリ・セルのアレイと、
を備える携帯型電子デバイスであって、
前記アレイの各メモリ・セルが、
前記基板の表面に形成された第２の伝導型を有する第１の不純物領域と、
前記基板の表面に形成され、かつ前記第１の不純物領域から間隔を開けて配置された、前記第２の伝導型を有する第２の不純物領域と、
前記基板の表面に形成され、かつ前記第２の不純物領域に電気的に接触しており、前記第２の伝導型を有する第３の不純物領域と、
前記第１の不純物領域と前記第２の不純物領域の間の前記基板の表面に形成されており、前記第３の不純物領域に隣接する穴と、
前記穴の上に形成されたトンネル・ゲート酸化膜と、
を含み、
前記トンネル・ゲート酸化膜が前記穴の側壁に沿って連続的に変化する厚みを有し、前記連続的に変化する厚みが前記第３の不純物領域の正味のドナー濃度に対応する、
携帯型電子デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、電子回路に関し、より詳細には、エッチングされたトンネル窓を有するＥＥＰＲＯＭセルの製作及び構造に関する。
【背景技術】
【０００２】
携帯型電子デバイスが普及し続けることにより、製造業者にとって大きな課題が与えられている。電子デバイスの能力を高めることは、コスト、サイズ、重さ、及び電池寿命の課題に依存している。この課題により、結果として、半導体集積化のレベルをますます高めることとなった。したがって、携帯型電子デバイスでは、しばしば、揮発性及び不揮発性メモリ、制御プロセッサ、信号プロセッサ、及び他の回路機能が単一集積回路に組み込まれていた。この携帯型電子デバイスをさらに最適化するには、幾何学的特徴サイズ及びこの幾何学的特徴間のスペースをさらに大きく減少することが必要になる。特徴サイズを縮小するには、最大電界を制限するように電源電圧を下げることが必要である。しかし、電源電圧の低下に関しても、信頼性の高いデバイス動作のために特有の考慮が必要になる。
【０００３】
図１を参照すると、従来技術の電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）・セルが示されている。このＥＥＰＲＯＭメモリ・セルは、好ましくは、フィールド酸化膜分離領域１２０の間のＰ型基板１２２上に形成される。このフィールド酸化膜分離領域１２０は、好ましくは、当業者にはよく知られているようにシリコンの局部酸化（ＬＯＣＯＳ）によって形成される。ＥＥＰＲＯＭメモリ・セルは、Ｎ＋のソース領域１０８及びドレイン領域１１６を含む。低不純物濃度ドレイン（ＬＤＤ）領域１０９がＮ＋ソース領域１０８及びドレイン領域１１６に隣接して形成される。Ｎ＋トンネル打込み領域１１４が、Ｎ＋ドレイン領域１１６に隣接しかつ電気的に接触して形成される。ゲート酸化膜領域１１０が、ソース領域１０８、ドレイン領域１１６及びトンネル打込み領域１１４の上に形成される。薄いトンネル酸化膜領域１１２を形成するようにゲート酸化膜領域１１０がエッチングされる。第１の多結晶シリコン・フローティング・ゲート１０６が、フィールド酸化膜分離領域１２０の間の能動領域の上に形成される。制御ゲート誘電体領域が、第１の多結晶シリコン・フローティング・ゲート１０６の上に形成される。第２の多結晶シリコン制御ゲート１０４が、制御ゲート誘電体領域の上に形成される。好ましくは窒化珪素の側壁誘電体１０７が、第１の多結晶シリコン・フローティング・ゲート及び第２の多結晶シリコン制御ゲート１０４に隣接して形成される。好ましくはチタン・シリサイドの導電性層（図示しない）が、Ｎ＋ソース領域１０８及びドレイン領域１１６及び多結晶シリコン制御ゲート１０４の上面に形成される。誘電体領域１１８が、ＥＥＰＲＯＭメモリ・セルの上に形成される。誘電体１１８にコンタクト・ホールがエッチングされ、金属電極１００及び１０２が形成されて、ＥＥＰＲＯＭメモリ・セルのそれぞれのソース及びドレイン端子への電気接触を実現する。
【０００４】
動作において、フローティング・ゲート１０６は、論理１又はゼロを表す電荷を蓄積する。慣習に従って、ＥＥＰＲＯＭセルは、論理１状態にプログラムされたとき、フローティング・ゲート１０６に負電荷を蓄積する。代わりに、ＥＥＰＲＯＭセルが論理ゼロ状態に消去されたとき、負電荷はフローティング・ゲート１０６から除去される。プログラムと消去の両動作で、好ましくは、電荷は、ファウラーノルドハイム・トンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）によって、フローティング・ゲート１０６へ、またフローティング・ゲート１０６から移動する。例えば、消去動作中には、高電圧がドレイン端子１０２に加えられ、制御ゲート１０４は接地に接続され、そしてソース端子１００は高インピーダンス状態で浮遊している。端子１０２の高い正電圧は、Ｎ＋ドレイン領域１１６及びＮ＋トンネル打込み領域１１４に加わる。この高電圧によって、薄いトンネル酸化膜１１２の窓を横切る高電界が生成され、これによって十分なエネルギーが与えられて、負電荷はフローティング・ゲート１０６からトンネル酸化膜窓１１２を通り抜けてＮ＋トンネル打込み領域１１４にトンネルすることができるようになる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
したがって、トンネル窓酸化膜１１２の厚さは、プログラム・モードと消去モードの両方でＥＥＰＲＯＭメモリ・セルの適切な動作のためにクリティカルである。トンネル窓酸化膜１１２が薄すぎる場合には、過剰な漏れによって長期データ保持が悪くなるかもしれない。代わりに、トンネル窓酸化膜１１２が厚すぎる場合には、消去時にゼロを生成するのに十分な電荷が除去されないかもしれない。適切なトンネル窓酸化膜１１２の厚さを製造することは、Ｎ＋トンネル打込み領域１１４が存在することで非常に複雑になる。Ｎ＋トンネル打込み領域１１４は、トンネル窓酸化膜１１２との界面での反転を防ぐように十分に高い表面濃度でなければならない。しかし、Ｎ＋トンネル打込み領域１１４のこの高い濃度で、酸化膜成長は非常に速くなる。例えば、低不純物濃度Ｐ型シリコン・ウェーハに２８５Åのゲート酸化膜を生成するゲート酸化方法で、ゲート酸化の前に２Ｅ１４原子／ｃｍ２のＮ＋砒素（Ａｓ）が８０ＫｅＶのエネルギーで打ち込まれた場合には、結果として約３２５Åのゲート酸化膜厚さとなる。それから、トンネル窓領域１１２からゲート酸化膜１１０がエッチングされる。そして、トンネル酸化膜１１２が７０Åの目標厚さに再成長される。しかし、Ｎ＋領域１１４の打込みドーズ量の比較的小さなばらつきで、７０Åから１５０Åのトンネル酸化膜１１２厚さの大きなばらつきが生じることがある。したがって、製造におけるトンネル酸化膜１１２厚さのこのクリティカルなばらつき、及びＥＥＰＲＯＭメモリ・セルのプログラム及び消去動作の対応するばらつきを減らす方法が必要である。
【課題を解決するための手段】
【０００６】
本発明の好ましい実施例に従って、第１の伝導型を有する基板に電流経路を形成する方法が開示される。この方法は、第２の伝導型を有しかつ基板の表面から第１の深さまで延びる不純物領域を形成することを含む。この不純物領域に穴が形成される。この孔の内面に第１の誘電体層が形成される。この誘電体層に隣接して穴の中に第１の電極が形成される。この第１の誘電体層の厚さは、不純物領域の濃度で変化する。
本発明の前述の特徴は、添付の図面に関連して読まれる次の詳細な説明から、より完全に理解することができる。
【図面の簡単な説明】
【０００７】
【図１】従来技術のＥＥＰＲＯＭメモリ・セルを示す図である。
【図２】本発明のＥＥＰＲＯＭメモリ・セルを示す配置図である。
【図３Ａ】トンネル打込み製造ステップにおける図２のメモリ・セルの線Ａ−Ａ’に沿った断面を示す図である。
【図３Ｂ】トンネル窓シリコン・エッチングの製造ステップにおける図２のメモリ・セルの線Ａ−Ａ’に沿った断面を示す図である。
【図３Ｃ】第１及び第２レベル多結晶シリコン・エッチングの製造ステップ後における図２のメモリ・セルの線Ａ−Ａ’に沿った断面を示す図である。
【図３Ｄ】Ｎ＋ソース及びドレイン打込みの製造ステップにおける図２のメモリ・セルの線Ａ−Ａ’に沿った断面を示す図である。
【図３Ｅ】金属パターン形成及びエッチングの製造ステップ後の図２のメモリ・セルの線Ａ−Ａ’に沿った断面を示す図である。
【図４】図３Ｅのトンネル窓シリコン・エッチング領域を示す拡大図である。
【図５】本発明が効果的に使用されるかもしれない携帯型電子デバイスの実施例として無線電話を示すブロック図である。
【実施例】
【０００８】
図２を参照すると、電気的消去可能プログラマブル読出し専用メモリの配置図が示される。データは繰り返してメモリ・セルから読み出され、また書き込まれるので、名前はいくぶん誤った名称である。又は、ファウラーノルドハイム・トンネリング（Ｆｏｗｌｅｒ−Ｎｏｒｄｈｅｉｍ  ｔｕｎｎｅｌｉｎｇ）を用いた比較的速い消去動作のために、メモリ・セルはフラッシュ・メモリ・セルとも呼ばれる。フラッシュ又は電気的消去可能なプログラマブル読出し専用メモリ・セルは、電力が除去された後でデータ状態を保持するので、一般に不揮発性メモリ・セルとして分類されている。メモリ・セルは、好ましくは、Ｐ型基板に形成され、基板の表面に形成されたＮ＋打込み領域２１４を含む。Ｎ＋打込み領域２１４は、インフィル・パターン（ｉｎｆｉｌｌ  ｐａｔｔｅｒｎ）で示されかつ破線で境界を定められた範囲に形成される。穴２１２は、Ｎ＋打込み領域２１４の中の基板表面に形成される。穴の側壁は、フローティングの第１の多結晶シリコン・ゲートを充放電するためのトンネル窓として作用する。フローティングの第１の多結晶シリコン・ゲートは、穴２１２の上に形成される。第２の多結晶シリコン制御ゲート２０４は、フローティングの第１の多結晶シリコン・ゲートの上に、これと一致するように形成されている。制御ゲート２０４は、コンタクト端子２０１を含む。Ｎ＋ソース領域２０８及びＮ＋ドレイン領域２１６は、基板の表面に形成される。ソース領域２０８及びドレイン領域２１６の両方は、好ましくは、第２の多結晶シリコン制御ゲート２０４の形成後にイオン打ち込みによって形成される。したがって、ソース領域２０８及びドレイン領域２１６は、多結晶シリコン制御ゲート２０４と自己整合され、多結晶シリコン制御ゲート２０４の外側のインフィル・パターンで示されるように境界を定められる。ソース領域２０８及びドレイン領域２１６は、それぞれのコンタクト端子２００及び２０２を含む。
【０００９】
ここで図３Ａ〜３Ｅを参照すると、線Ａ−Ａ’に沿った断面図に関連して、図２のメモリ・セルの製作を詳細に説明する。図３Ａ〜３Ｅは、本発明の重要な特徴を示すように描かれ、一定の比で描かれていない。共通の参照数字は、同じ特徴に使用されている。メモリ・セルは、好ましくは、Ｐ型基板３２２上に形成する。二酸化珪素分離領域３２０は、好ましくは、当業者によく知られているようにシリコンの標準的な局部酸化（ＬＯＣＯＳ）によって形成する。二酸化珪素分離領域３２０は、好ましくは、５０００Åの厚さに形成する。分離領域３２０の間の能動領域をさらに酸化して、好ましくは３００Åのゲート酸化膜層３１０を生成する。従来のフォトリソグラフィ方法によって、フォトレジスト・マスク３３０をＰ型基板３２２及び分離領域３２０の上に形成する。それから、基板３２２は、好ましくは、８０ＫｅＶの打込みエネルギーで１Ｅ１５原子／ｃｍ２の砒素のＮ＋打込みドーズ量を受ける。若しくは、Ｎ＋打込みは、燐（Ｐ）又は、砒素と燐の組合せであるかもしれない。Ｎ＋打込みによって、好ましくはゲート酸化膜３１０の表面の下に８００Å、又はＰ型基板３２２の表面の下に５００Åの深さを有し、かつ２Ｅ１９原子／ｃｍ３のピーク濃度を有するＮ＋不純物領域３１４が生成される。それから、フォトレジスト・パターン３３０を除去する。
【００１０】
ここで図３Ｂに注意を向けると、それから、従来のフォトリソグラフィ方法によって、Ｐ型基板３２２、Ｎ＋領域３１４、及び分離領域３２０の上に、フォトレジスト・パターン３４０を形成する。そして、ゲート酸化膜領域３１０及び好ましくはＮ＋領域３１４を貫通してＰ型基板３２２に、穴３５０をエッチングする。この穴は、好ましくは傾斜側壁付きで形成するが、代わりに垂直側壁付きで形成することができる。それから、フォトレジスト・パターン３４０を除去する。
【００１１】
図３Ｃにおいて、それから、トンネル・ゲート酸化膜を穴３５０の側壁に成長する。Ｐ型基板３２２及びＮ＋領域３１４の表面に、いくらかの追加のゲート酸化膜３１０が成長する。フローティングの第１の多結晶シリコン・ゲート３０６を、ゲート酸化膜領域３１０の上、及び穴３５０の中に形成する。Ｐ型基板３２２及びＮ＋領域３１４に対するフローティングの第１の多結晶シリコン・ゲート３０６のキャパシタンスは、ほぼ２．７ｆＦである。フローティングの第１の多結晶シリコン・ゲート３０６の上に第２の誘電体領域を形成する。この第２の誘電体領域は、好ましくは、二酸化珪素である。若しくは、第２の誘電体領域は、二酸化珪素、窒化珪素、及び二酸化珪素（ＯＮＯ）の連続層で形成された複合物であってもよい。フローティングの第１の多結晶シリコン・ゲート３０６の上にこれと一致して、第２の多結晶シリコン制御ゲート３０４を形成する。フローティングの第１の多結晶シリコン・ゲート３０６に対する第２の多結晶シリコン制御ゲート３０４のキャパシタンスは、ほぼ９．０ｆＦである。
【００１２】
ここで図３Ｄに注意を向けると、それから、メモリ・セルは低不純物濃度Ｎ＋打込み３０９を受ける。好ましくは窒化珪素の誘電体層を化学気相成長法（ＣＶＤ）で堆積する。異方性エッチングによって、第１の多結晶シリコン・ゲート３０６及び第２の多結晶シリコン制御ゲート３０４に隣接して側壁誘電体スペーサ３０７を残す。それから、好ましくは打込みエネルギー５０ＫｅＶでの燐（Ｐ）の４Ｅ１４原子／ｃｍ２及び打込みエネルギー１２０ＫｅＶでの砒素（Ａｓ）の３Ｅ１５原子／ｃｍ２のドーズ量をＮ＋ソース／ドレインに打ち込む。若しくは、Ｎ＋打込みは、砒素（Ａｓ）だけ又は燐（Ｐ）だけでもよい。高温アニールの後で、Ｎ＋ソース領域３０８及びドレイン領域３１６は、Ｐ型基板３２２の表面の下に好ましくは３０００Åの深さを有し、かつ１Ｅ２１原子／ｃｍ３のピーク濃度を有する。メモリ・セルの上にチタンを堆積し、窒素環境中でアニールし、これによって、窒化チタンの上層とチタン・シリサイドの下層を生成する。それから、窒化チタンを除去し、Ｎ＋ソース３０８、Ｎ＋ドレイン３１６、及び制御ゲート３０４と導電性接触したチタン・シリサイド（図示しない）を残す。それから、メモリ・セルの上に酸化膜領域３１８を堆積する（図３Ｅ）。それぞれのソース３０８、ドレイン３１６、及び制御ゲート２０４のコンタクト・ホール２００、２０２、及び２０１（図２）を、酸化膜層３１８にエッチングする。それから、金属のソース端子３００、ドレイン端子３０２、及び制御ゲート端子を、酸化膜層３１８の上に形成して、メモリ・セルへの電気接続を実現する。
【００１３】
図４を参照すると、図３Ｅの穴３５０の拡大された断面図が示される。穴３５０の左の図は、Ｎ＋領域３１４の近似的なドーピング分布を示す。次元ＸＪは、Ｐ型基板の表面からの距離である。ＮＤは、Ｎ＋打込みによる正味のドナー濃度であり、ガウス分布を有する。前に述べたように、Ｎ＋領域３１４によって、穴３５０の側壁に沿ったゲート酸化膜層３１０の成長は非常に速くなる。したがって、最大正味ドナー濃度に対応するゲート酸化膜領域３６２は、好ましくは厚さが１５０Åである。比較として、比較的低い正味ドナー濃度に対応するゲート酸化膜領域３６０及び３６４は、好ましくは厚さが７０Åである。したがって、速められた酸化によって、穴３５０の側壁に沿ったＮ＋領域３１４のドーピング分布に対応して変化するゲート酸化膜厚さが形成される。この変化するゲート酸化膜厚さ３６０〜３６４は、有利なことには、Ｎ＋領域３１４とフローティング多結晶シリコン・ゲート３０６の間で電荷を通す自己選択トンネル窓を形成する。
【００１４】
図３Ｅ及び４を参照すると、消去動作において、ドレイン領域３１６及びＮ＋領域３１４は、好ましくは１３Ｖの高電圧を受けるように結合される。ソース領域３０８は、高インピーダンス状態でフローティングになっている。制御ゲート端子３０４は接地又は０Ｖになっている。その結果、フローティング多結晶シリコン・ゲート３０６は、低電圧に容量的に結合される。この低電圧は、穴３５０の側壁に沿ったＮ＋領域３１４との界面の低濃度領域３６０及び３６４を空乏にする傾向があり、また反転さえするかもしれない。この空乏又は反転領域は、ゲート酸化膜層と直列になって電圧分割器として作用して、領域３６０及び３６４の電界を減少させる。領域３６０及び３６４のゲート酸化膜層にかかる電界が対応して減少することによって、フローティング多結晶シリコン・ゲート３０６からＮ＋領域３１４への負電荷の流れが妨げられる。領域３６２の高Ｎ＋濃度は、Ｎ＋領域３１４との界面で穴３５０の側壁に沿った空乏及び反転を妨げる。しかし、領域３６２のゲート酸化膜は、領域３６０及び３６４に比べて比較的厚い。したがって、領域３６２のゲート酸化膜にかかる電界は、また、最適とは言えず、フローティング多結晶シリコン・ゲート３０６からＮ＋領域３１４への負電荷の流れを妨げる。しかし、ゲート酸化膜厚さが連続して変化しているために、Ｎ＋濃度及びゲート酸化膜厚さの最適値は、領域３６２と領域３６０及び３６４の間に存在するにちがいない。このようにして、電界が局所極大値に達する領域３６２と領域３６０及び３６４の間に、自己選択電流経路が生じる。この電界に応答して、負電荷がフローティング多結晶シリコン・ゲート３０６からＮ＋領域３１４に流れ、これによって、メモリ・セルの−２．０Ｖの消去閾値電圧が生成される。この自己選択電流経路は、有利なことに、領域３１４のゲート酸化膜厚さ３１０及びＮ＋接合深さ及び濃度のばらつきに関して、プロセスに耐える消去閾値電圧を実現する。
【００１５】
書込み又はプログラム動作において、ドレイン領域３１６、Ｎ＋領域３１４及びソース領域３０８は、接地又は０Ｖに結合される。好ましくは１３Ｖの高電圧がゲート端子３０４を制御するように加えられる。その結果、フローティング多結晶シリコン・ゲート３０６は、高電圧に容量的に結合される。この高電圧で、ソース３０８とＮ＋領域３１４の間のチャネル領域及び穴３５０の下部分が反転される。また、フローティング多結晶シリコン・ゲート３０６の高電圧で、Ｎ＋領域３１４に隣接した表面は強い蓄積の状態に保たれる。このようにして、穴３５０の側壁のゲート酸化膜領域３６０及び３６４を横切って最大電界が発生する。穴３５０の側壁に沿ったこの領域３６０及び３６４は、Ｎ＋領域３１４からフローティング多結晶シリコン・ゲート３０６への負電荷の流れの電流経路として作用し、これによって、メモリ・セルの１つをプログラムする。このように、電界が局所極大値に達する領域３６０及び３６４に、自己選択電流経路が生じる。この電界に応答して、負電荷がＮ＋領域３１４からフローティング多結晶シリコン・ゲート３０６に流れ、これによって、メモリ・セルの５．０Ｖのプログラム閾値電圧が生成される。さらに、有利なことには、この自己選択電流経路は、消去動作の電流経路と違っている。プログラム動作と消去動作の電流経路がこのように異なることで、有利なことには、トンネル酸化膜を流れる累積電荷流が減少し、これによって、メモリ・セルの寿命の間の書込み消去サイクルの最大許容数が増加する。
【００１６】
図５を参照すると、本発明が有利に使用されるかもしれない携帯型電子デバイスの実施例として、無線電話のブロック図が示されている。無線電話は、アンテナ５００、無線周波トランシーバ５０２、ベースバンド回路５１０、マイクロフォン５０６、スピーカ５０８、キーパッド５２０、及びディスプレイ５２２を含む。無線電話は、好ましくは、当技術分野でよく知られているような再充電可能な電池（図示しない）で給電される。アンテナ５００によって、無線電話は、当技術分野で知られている方法で、無線電話通信用の無線周波環境と対話することができる。無線周波トランシーバ５０２は、アンテナ５００を介して無線周波信号を送ったり受け取ったりする。送信信号は、ベースバンド回路５１０から受け取られる音声／データ出力信号によって変調される。受信信号は、変調され、そして音声／データ入力信号としてベースバンド回路５１０に供給される。アナログ部分５０４は、アナログ音声信号を受け取るためのマイクロフォン５０６に接続されたアナログ・ディジタル変換器５２４を含む。このアナログ・ディジタル変換器５２４は、このアナログ音声信号をディジタル・データに変換し、それをディジタル信号処理装置５１６に供給する。また、アナログ部分５０４は、スピーカ５０８に接続されたディジタル・アナログ変換器５２６も含む。スピーカ５０８は、音声出力を使用者に与える。ディジタル部分５１０は、１つ又は複数の集積回路に組み込まれ、そして、マイクロコントローラ・ユニット５１８、ディジタル信号処理装置５１６、不揮発性メモリ回路５１２、及び揮発性メモリ回路５１４を含む。不揮発性メモリ回路５１２は、読出し専用メモリ（ＲＯＭ）、電気的消去可能プログラマブル読出し専用メモリ（ＥＥＰＲＯＭ）、強誘電体メモリ（ＦｅＲＡＭ）、ＦＬＡＳＨメモリ、又は当技術分野で知られているような他の不揮発性メモリを含むことができる。揮発性メモリ回路５１４は、ダイナミック・ランダム・アクセス・メモリ（ＤＲＡＭ）、ヌタティック・ランダム・アクセス・メモリ（ＳＲＡＭ）、又は当技術分野で知られているような他の揮発性メモリを含むことができる。マイクロコントローラ・ユニット５１８は、キーパッド５２０と対話して、使用者からの電話番号入力及び制御入力を受け取る。マイクロコントローラ・ユニット５１８は、ディスプレイ５２２に駆動機能を供給して、ダイヤルされた番号、残りの電池寿命のような電話の現状、及び受信された英数字メッセージを表示する。ディジタル信号処理装置５１６は、送信符号化、受信デコーディング、誤り検出及び訂正、エコー消去、音声帯域フィルタ処理、その他のための実時間信号処理を行なう。マイクロコントローラ・ユニット５１８とディジタル信号処理装置５１６の両方が、プログラム命令及び使用者プロフィール・データのための不揮発メモリ５１２とインタフェースをとる。マイクロコントローラ・ユニット５１８及びディジタル信号処理装置５１６は、また、信号処理、音声認識処理、及び他の用途のための揮発性メモリ回路５１４とインタフェースをとる。
【００１７】
第１の伝導型を有する基板に形成されたトランジスタが、基板の表面に形成された第２の伝導型を有する第１の不純物領域と、基板の表面に形成され、かつ第１の領域から間隔を開けて配置された第２の伝導型を有する第２の不純物領域と、第１の不純物領域と第２の不純物領域の間の基板の表面に形成された穴とを含む本発明の実施例を説明した。このトランジスタは、穴の上に形成された第１の誘電体領域及び第１の誘電体領域の上に形成された第１の電極を有することができる。第１の電極は、メモリ・セルのフローティング・ゲートであることができる。第１の電極の上に第２の誘電体領域を形成することができ、さらに第２の誘電体領域の上に第２の電極を形成することができる。第２の電極はメモリ・セルの制御電極であることができる。また、第２の伝導型を有する第３の不純物領域を基板の表面に形成することができ、この第３の領域は穴に隣接し、かつ第２の領域と電気的に接触している。１つの変形では、第１及び第２の不純物領域は、基板の表面から第１の深さを有し、この深さは、第３の不純物領域の基板表面からの第２の深さと異なっている。第１の深さは、第２の深さよりも大きく、そして穴は、第２の深さよりも大きくかつ第１の深さよりも小さな第３の深さを有することができる。
【００１８】
第１の伝導型を有する基板に電流経路を形成する説明した方法は、第２の伝導型を有する不純物領域を形成するステップであって、この不純物領域が基板の表面から第１の深さまで延びているものであるステップと、不純物領域に穴を形成するステップと、穴の内面に第１の誘電体層を形成するステップと、誘電体層に隣接して穴に第１の電極を形成するステップとを備える。この穴は、第１の深さよりも大きな第２の深さまで形成することができる。第１の電極はメモリ・セルのフローティング・ゲートであることができる。メモリ・セルは、電気的消去可能プログラマブル読出し専用メモリ又はフラッシュ・メモリであることができる。第１の誘電体層から間隔を開けて第１の電極上に第２の誘電体層を形成することができ、さらに第２の誘電体層に隣接して第２の電極を形成することができる。第２の電極はメモリ・セルの制御電極であることができる。
【００１９】
説明した携帯型電子デバイスは、処理装置と、第１の伝導型を有する基板上に形成され、かつ処理装置に結合されたメモリ・セルのアレイとを含む。アレイの各メモリ・セルは、基板の表面に形成された第２の伝導型を有する第１の不純物領域と、基板の表面に形成され、かつ第１の領域から間隔を開けて配置された第２の伝導型を有する第２の不純物領域と、第１の不純物領域と第２の不純物領域の間の基板の表面に形成された穴とを含むことができる。各メモリ・セルは、基板の表面に形成された第２の伝導型を有する第３の不純物領域を備えることができ、この第３の不純物領域は穴に隣接し、かつ第２の領域と電気的に接触している。処理装置はディジタル信号処理装置であることができ、さらに基板上に形成することができる。各メモリ・セルは、例えば、電気的消去可能プログラマブル読出し専用メモリのような不揮発性メモリ・セルであることができる。
【００２０】
本発明は、例示の実施例を参照して説明したが、この説明は、制限する意味で解釈されるように意図されていない。本発明の他の実施例だけでなく、例示の実施例の様々な修正及び組合せも、説明を参照するとき当業者には明らかになるであろう。例えば、他のドーピング分布及び不純物の型を同様に本発明に使用することができる。特に、本発明はＮチャネル又はＰチャネルＥＥＰＲＯＭに使用することができる。さらに、本発明は、無線電話、ディジタル・カメラ、ＣＤＲＯＭプレーヤ、スマート・カード、又は他の携帯型用途のような携帯型電子デバイスに特に適している。本発明は、コンピュータ及び自動車の他の不揮発性メモリ用途に同様に適している。前述の議論を考慮して、添付の特許請求の範囲はどんなそのような修正又は実施例も含む意図である。
【００２１】
以上の説明に関して、さらに以下の項を開示する。
（１）  第１の伝導型を有する基板上に形成されたトランジスタであって、
前記基板の表面に形成された第２の伝導型を有する第１の不純物領域と、
前記基板の表面に形成され、かつ前記第１の領域から間隔を開けて配置された前記第２の伝導型を有する第２の不純物領域と、
前記第１の不純物領域と前記第２の不純物領域の間の前記基板の表面に形成された穴とを備えるトランジスタ。
（２）  前記穴の上に形成された第１の誘電体領域と、
前記第１の誘電体領域の上に形成された第１の電極と、
前記第１の電極の上に形成された第２の誘電体領域と、
前記第２の誘電体領域の上に形成された第２の電極とを備える（１）に記載のトランジスタ。
（３）  前記第１の電極がメモリ・セルのフローティング・ゲートであり、さらに前記第２の電極がメモリ・セルの制御ゲートである（２）に記載のトランジスタ。
（４）  前記基板の表面に形成された前記第２の伝導型を有する第３の不純物領域であって、前記穴に隣接しかつ前記第２の領域と電気的に接触している第３の不純物領域を備え、前記第１及び第２の不純物領域が前記基板の表面から第１の深さを有し、前記第３の不純物領域が前記基板の表面から前記第１の深さと異なった第２の深さを有し、前記第１の深さが前記第２の深さよりも大きく、さらに、前記穴が、前記第２の深さよりも大きくかつ前記第１の深さよりも小さな第３の深さを有する（１）に記載のトランジスタ。
（５）  第１の伝導型を有する基板に電流経路を形成する方法であって、
第２の伝導型を有する不純物領域を形成するステップであって、前記不純物領域が前記基板の表面から第１の深さまで延びているものであるステップと、
前記不純物領域に穴を形成するステップと、
前記穴の内面に第１の誘電体層を形成するステップと、
前記誘電体層に隣接して前記穴に第１の電極を形成するステップとを備える方法。
（６）  前記第１の深さよりも大きな第２の深さまで前記穴を形成し、前記第１の電極の上に前記第１の誘電体層から間隔を開けて配置された第２の誘電体層を形成し、さらに前記第２の誘電体層に隣接して第２の電極を形成するステップを備える（５）に記載の方法。
（７）  前記第１の電極がメモリ・セルのフローティング・ゲートであり、さらに前記第２の電極がメモリ・セルの制御ゲートである（６）に記載の方法。
（８）  処理装置、及び
第１の伝導型を有する基板上に形成され、かつ前記処理装置に結合されたメモリ・セルのアレイを備える携帯型電子デバイスであって、前記アレイの各メモリ・セルが、
前記基板の表面に形成された第２の伝導型を有する第１の不純物領域と、
前記基板の表面に形成され、かつ前記第１の領域から間隔を開けて配置された、前記第２の伝導型を有する第２の不純物領域と、
前記第１の不純物領域と前記第２の不純物領域の間の前記基板の表面に形成された穴とを備える携帯型電子デバイス。
（９）  前記各メモリ・セルが、前記基板の表面に形成された前記第２の伝導型を有する第３の不純物領域を備え、前記第３の不純物領が、前記穴に隣接し、かつ前記第２の領域と電気的に接触している（８）に記載の携帯型電子デバイス。
（１０）  第１の伝導型を有する基板に電流経路を形成する方法が開示される。本方法は、第２の伝導型を有しかつ基板の表面から第１の深さまで延びる不純物領域（３１４）を形成することを含む。不純物領域に穴（３５０）を形成する。穴の内面に第１の誘電体層（３６０〜３６４）を形成する。誘電体層に隣接して穴の中に第１の電極（３０６）を形成する。
【符号の説明】
【００２２】
３０４  第１の多結晶シリコン制御ゲート
３０６  第１の多結晶シリコン・ゲート（フローティング）
３０８  ソース領域
３１０  ゲート酸化膜層
３１４  Ｎ＋領域（不純物領域）
３１６  ドレイン領域
３２０  二酸化珪素分離領域
３２２  基板（Ｐ型）
３５０  穴
３６０、３６２、３６４  第１の誘電体（トンネル・ゲート酸化膜）
【図１】
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【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図３Ｄ】
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【図３Ｅ】
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【図４】
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【図５】
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