(57)【特許請求の範囲】
【請求項１】
走査回路を構成し複数段縦続接続された単位回路であって、走査信号入力端子または前段から入力ノードに受け取った走査信号をクロック信号に応答して出力ノードから駆動出力して後段に転送するとともに、前記出力ノードから、対応する段の画素回路に出力する前記単位回路と、
表示素子と、前記表示素子の一端とデータ信号が印加される端子との間に挿入され、前記単位回路の前記出力ノードから出力される走査信号によりオン・オフが制御される画素スイッチトランジスタと、を備えた画素回路と、
を表示装置要素１組とし、
前記単位回路と前記画素回路の前記表示装置要素１組を、一筆書きの要領で複数組配設し、表示領域のほぼ全領域を形成し、
前記走査回路の前記単位回路が、前記クロック信号によりオン又はオフ制御され、オン時、前記走査信号を通過させるスイッチを含み、
前記単位回路において、前記スイッチが、前記クロック信号でオン・オフ制御されるクロックドインバータからなり、隣接する前記画素回路で前記画素回路の前記画素スイッチトランジスタの極性が異なる、表示装置。
【請求項２】
前記クロック信号が１相クロックである、ことを特徴とする請求項１記載の表示装置。
【請求項３】
前記走査回路に含まれる前記スイッチトランジスタと前記画素回路に含まれる前記画素スイッチトランジスタは、ガラス基板上に形成したポリシリコンＴＦＴであり、アクティブマトリクス液晶表示装置を構成してなる、ことを特徴とする請求項２記載の表示装置。
【請求項４】
走査回路を構成し複数段縦続接続された単位回路であって、走査信号入力端子または前段から入力ノードに受け取った走査信号をクロック信号に応答して出力ノードから駆動出力して後段に転送するとともに、前記出力ノードから、対応する段の画素回路に出力する前記単位回路と、
表示素子と、前記表示素子の一端とデータ信号が印加される端子との間に挿入され、前記単位回路の前記出力ノードから出力される走査信号によりオン・オフが制御される画素スイッチトランジスタと、を備えた画素回路と、
を表示装置要素１組とし、
前記単位回路と前記画素回路の前記表示装置要素１組を、一筆書きの要領で複数組配設し、表示領域のほぼ全領域を形成し、
前記走査回路の前記単位回路が、前記クロック信号によりオン又はオフ制御され、オン時、前記走査信号を通過させるスイッチを含み、
前記走査回路は、前記表示装置基板に、複数行に亘って配設され、少なくとも２つの行の走査回路の一端に折り返し部を備え、前記少なくとも２つの行の走査回路の一端の折り返し部間は転送配線で接続される、ことを特徴とする表示装置。
【請求項５】
走査回路を構成し複数段縦続接続された単位回路であって、走査信号入力端子または前段から入力ノードに受け取った走査信号をクロック信号に応答して出力ノードから駆動出力して後段に転送するとともに、前記出力ノードから、対応する段の画素回路に出力する前記単位回路と、
表示素子と、前記表示素子の一端とデータ信号が印加される端子との間に挿入され、前記単位回路の前記出力ノードから出力される走査信号によりオン・オフが制御される画素スイッチトランジスタと、を備えた画素回路と、
を表示装置要素１組とし、
前記単位回路と前記画素回路の前記表示装置要素１組を、一筆書きの要領で複数組配設し、表示領域のほぼ全領域を形成し、
前記走査回路の前記単位回路が、前記クロック信号によりオン又はオフ制御され、オン時、前記走査信号を通過させるスイッチを含み、
前記走査回路が螺旋形状に、前記表示装置基板に配設される、ことを特徴とする表示装置。
【請求項６】
走査回路を構成し複数段縦続接続された単位回路であって、走査信号入力端子または前段から入力ノードに受け取った走査信号をクロック信号に応答して出力ノードから駆動出力して後段に転送するとともに、前記出力ノードから、対応する段の画素回路に出力する前記単位回路と、
表示素子と、前記表示素子の一端とデータ信号が印加される端子との間に挿入され、前記単位回路の前記出力ノードから出力される走査信号によりオン・オフが制御される画素スイッチトランジスタと、を備えた画素回路と、
を表示装置要素１組とし、
前記単位回路と前記画素回路の前記表示装置要素１組を、一筆書きの要領で複数組配設し、表示領域のほぼ全領域を形成し、
前記走査回路の前記単位回路が、前記クロック信号によりオン又はオフ制御され、オン時、前記走査信号を通過させるスイッチを含み、
前記走査回路の一部が、前記画素回路と画素回路との間、又は、前記画素回路の下に配設されている、ことを特徴とする表示装置。
【請求項７】
前記走査回路の一部が、前記画素回路と画素回路との間、又は、前記画素回路の下に配設されている、ことを特徴とする請求項１乃至６のいずれか１項に記載の表示装置。
【請求項８】
走査回路を構成し複数段縦続接続された単位回路であって、走査信号入力端子または前段から入力ノードに受け取った走査信号をクロック信号に応答して出力ノードから駆動出力して後段に転送するとともに、前記出力ノードから、対応する段の画素回路に出力する前記単位回路と、
表示素子と、前記表示素子の一端とデータ信号が印加される端子との間に挿入され、前記単位回路の前記出力ノードから出力される走査信号によりオン・オフが制御される画素スイッチトランジスタと、を備えた画素回路と、
を表示装置要素１組とし、
前記単位回路と前記画素回路の前記表示装置要素１組を、一筆書きの要領で複数組配設し、表示領域のほぼ全領域を形成し、
前記走査回路の前記単位回路が、前記クロック信号によりオン又はオフ制御され、オン時、前記走査信号を通過させるスイッチを含み、
表示領域を複数のサブ領域に分割し、前記サブ領域のそれぞれに対して、前記走査信号入力端子を備え、複数組の前記単位回路と前記画素回路を、前記サブ領域ごとに備えたことを特徴とする表示装置。
【請求項９】
走査回路を構成し複数段縦続接続された単位回路であって、走査信号入力端子または前段から入力ノードに受け取った走査信号をクロック信号に応答して出力ノードから駆動出力して後段に転送するとともに、前記出力ノードから、対応する段の画素回路に出力する前記単位回路と、
表示素子と、前記表示素子の一端とデータ信号が印加される端子との間に挿入され、前記単位回路の前記出力ノードから出力される走査信号によりオン・オフが制御される画素スイッチトランジスタと、を備えた画素回路と、
を表示装置要素１組とし、
前記単位回路と前記画素回路の前記表示装置要素１組を、一筆書きの要領で複数組配設し、表示領域のほぼ全領域を形成し、
前記走査回路の前記単位回路が、前記クロック信号によりオン又はオフ制御され、オン時、前記走査信号を通過させるスイッチを含み、
前記単位回路と前記画素回路の組を、ライン状に複数個形成した可撓性を有するライン状表示装置を、支持体に２回以上巻きつけて形成した、ことを特徴とする表示装置。
【請求項１０】
請求項１乃至９のいずれか一に記載の表示装置を備えた電子機器。
【請求項１１】
走査回路を構成し複数段縦続接続された単位回路であって、走査信号入力端子または前段から入力ノードに受け取った走査信号をクロック信号に応答して出力ノードから駆動出力して後段に転送するとともに、前記出力ノードから、対応する段の画素回路に出力する前記単位回路と、
表示素子と、前記表示素子の一端とデータ信号が印加される端子との間に挿入され、前記単位回路の前記出力ノードから出力される走査信号によりオン・オフが制御される画素スイッチトランジスタと、を備えた画素回路と、
を表示装置要素１組とし、
前記単位回路と前記画素回路の前記表示装置要素１組を、一筆書きの要領で複数組配設し、表示領域のほぼ全領域を形成し、
前記走査回路の前記単位回路が、前記クロック信号によりオン又はオフ制御され、オン時、前記走査信号を通過させるスイッチを含み、
前記クロック信号が１相クロックであり、
前記走査回路の奇数段目の単位回路の出力ノードは、第１の極性の走査信号を出力し、
前記走査回路の偶数段目の単位回路の出力ノードは、前記第１の極性と逆の第２極性の走査信号を出力し、
前記走査回路の奇数段目の単位回路の出力ノードに接続される画素スイッチトランジスタは、第１導電型のトランジスタよりなり、
前記走査回路の偶数段目の単位回路の出力ノードに接続される画素スイッチトランジスタは、第２導電型のトランジスタよりなる、ことを特徴とする表示装置。
【請求項１２】
前記走査回路の奇数段目の単位回路は、
前段から供給されるパルス信号が入力されるインバータ回路と、
前記インバータ回路の出力ノードと、前記単位回路の出力ノードとの間に接続された第２導電型のスイッチトランジスタと、
を含み、
前記走査回路の偶数段目の単位回路は、
前段から供給されるパルス信号が入力されるインバータ回路と、
前記インバータ回路の出力ノードと、前記単位回路の出力ノードとの間に接続された第１導電型のスイッチトランジスタと、
を含み、
前記走査回路の奇数段目及び偶数段目の単位回路の前記スイッチトランジスタのゲート電極には、共通のクロック信号が入力される、ことを特徴とする請求項１１記載の表示装置。
【請求項１３】
前記走査回路の奇数段目の単位回路及び偶数段目の単位回路は、
前段から供給されるパルス信号が入力され、その出力ノードが、出力ノードとされるクロックドインバータを含み、
前記走査回路の奇数段目の単位回路に含まれる前記クロックドインバータの第２導電型のトランジスタのゲート電極には、クロック信号が供給され、
前記クロックドインバータ回路の第１導電型のトランジスタのゲート電極には、クロック信号の反転信号が供給され、
前記走査回路の偶数段目の単位回路に含まれるクロックドインバータ回路の第２導電型のトランジスタのゲート電極には、クロック信号の反転信号が供給され、
前記クロックドインバータ回路の第１導電型のトランジスタのゲート電極には、クロック信号が供給される、ことを特徴とする請求項１１記載の表示装置。
【請求項１４】
前記走査回路の奇数段目及び偶数段目の単位回路は、
前段から供給されるパルス信号が入力されるインバータ回路と、
前記インバータ回路の出力ノードと、前記単位回路の出力ノードとの間に接続されたＣＭＯＳトランスミッションゲートと、
を含み、
前記走査回路の奇数段目の単位回路に含まれる前記ＣＭＯＳトランスミッションゲートの第２導電型のトランジスタのゲート電極にはクロック信号が供給され、
前記ＣＭＯＳトランスミッションゲートの第１導電型のトランジスタのゲート電極には、前記クロック信号の反転信号が供給され、
前記走査回路の偶数段目の単位回路に含まれるＣＭＯＳトランスミッションゲートの第２導電型のトランジスタのゲート電極には、前記クロック信号の反転信号が供給され、ＣＭＯＳトランスミッションゲートの第１導電型のトランジスタのゲート電極には前記クロック信号が供給される、ことを特徴とする請求項１１記載の表示装置。
【請求項１５】
前記走査回路の奇数段目の単位回路及び偶数段目の単位回路は、
高位側電源と低位側電源間に直列形態に順に接続されている第１乃至第４のスイッチ素子を備え、
前記第１、第２のスイッチ素子は、ｐ型のＭＯＳ型トランジスタよりなり、
前記第３、第４のスイッチ素子は、ｎ型のＭＯＳ型トランジスタよりなり、
１個の前記ｐ型のＭＯＳ型トランジスタと１個の前記ｎ型のＭＯＳ型トランジスタのゲート電極は共通に接続されて、前段から供給されるパルス信号が入力され、
残りの２個の前記ＭＯＳ型トランジスタのゲート電極には、クロック信号が入力され、
前記第２、第３のＭＯＳ型トランジスタのドレイン電極が、出力ノードとされる、単相クロック制御型インバータを含む、ことを特徴とする請求項１１記載の表示装置。
【請求項１６】
前記表示領域は、ライン、平面、又は立体のうちの任意形状である、ことを特徴とする請求項１−９、１１−１５のいずれか１項に記載の表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、表示装置に関し、特に矩形以外の形状を有する、液晶表示装置、ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置等の面表示装置に関する。
【背景技術】
【０００２】
アクティブマトリクス液晶表示装置は、複数の画素が行及び列の形態を整え、つまりマトリクス状に配置されて構成される。画素マトリクスの各行は、薄膜トランジスタ（ＴＦＴ）のゲート電極に接続されるゲート配線を共有する。画素マトリクスの各列は、データ信号が供給されるデータ配線を共有する。ゲート配線の信号は薄膜トランジスタのオン、オフを制御し、薄膜トランジスタがオンの時に、データ配線の信号が液晶材料に与られ、これにより、液晶材料の光学特性を変更する。
【０００３】
図１９は、アクティブマトリクス液晶表示装置における従来の画素構成を示している。画素マトリクスの各行は共通のゲート配線１０を共有し、画素マトリクスの各列は共通のデータ配線１２を共有している。各画素は、データ配線と共通電極１８との間で直列に配置された薄膜トランジスタ１４及び液晶セル１６を備えている。薄膜トランジスタ１４は、ゲート配線に供給される信号によってオン及びオフに切り換えられる。したがって、ゲート配線は、画素の対応する行の各薄膜トランジスタ１４のゲート電極に接続される。また、各画素は、蓄積容量２０を備えている。この蓄積容量２０の一端は、次のゲート配線、前のゲート配線、あるいは、別個の蓄積容量配線に対して接続されている。この蓄積容量２０は、薄膜トランジスタ１４がオフされた後であっても液晶セル１６の電圧が維持されるように電荷を蓄積する。
【０００４】
液晶セルに所望の電圧を印加して必要なグレーレベル（ｇｒａｙｓｃａｌｅ  ｌｅｖｅｌ）を得るため、ゲート配線上のアドレス信号と同期して、データ配線に適当な信号が供給される。このアドレス信号が薄膜トランジスタ１４をオンにし、それにより、データ配線に与えた信号電圧に応じて、液晶セル１６を所望の電圧まで充放電すると同時に蓄積容量を充放電する。
【０００５】
アドレス信号により、薄膜トランジスタ１４はオフされ、蓄積容量２０は、他の行がアドレス指定されている時に液晶セル１６の両端間の電圧を維持する。蓄積容量２０は、薄膜トランジスタ１４がオフ時のリークや容量カップリング、液晶の誘電率変動に起因する液晶セル電圧の変動を低減させる。
【０００６】
各行は、１つのフレーム周期で全ての行がアドレスされるように連続的にアドレス指定される。
【０００７】
図２０は、従来のアクティブマトリクス液晶表示装置の構成を平面図にて示したものである。図２０を参照すると、アドレス信号は、ゲートドライバ回路３０によって供給され、データ信号は、データドライバ回路３２により、画素マトリクス３４に対して供給される。図２０には、矩形状のアクティブマトリクス表示装置が示されている。
【０００８】
これに対して、非矩形状の表示装置が特許文献１に開示されている。図２１は、特許文献１で開示された、非矩形状表示装置の平面図である。
【０００９】
特許文献１によると、この表示装置は、画素のアレイと、ゲートドライバ回路部（図中Ｒで示される）及びデータドライバ回路部（図中Ｃで示される）を有するドライバ回路構成とを備え、各画素は、対応する行及び列配線に接続するゲートドライバ回路部及びデータドライバ回路部によってアドレッシングされ、画素のアレイが非矩形状の外形を成す表示装置であって、前記アレイの外周に沿って配置された少なくとも３つの前記ゲートドライバ回路部及び少なくとも３つの前記データドライバ回路部を備え、これらの行及びデータドライバ回路部は、外周に沿って交互に配置されている。これらゲートドライバ回路部及びデータドライバ回路部は、表示装置画素と同じ基板上に形成されてもよく、例えば画素及びドライバ回路は、ポリシリコンプロセス技術を使用して形成されてもよい。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特表２００５−５２８６４４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、上記した従来の表示装置は、以下のような問題点を有する。
【００１２】
第１の問題点は、任意形状の表示装置には対応できない、ということである。すなわち、従来技術により、ある程度の非矩形状の表示装置を得ることができるものの、その形状設計の自由度は依然として低い。
【００１３】
その１つの理由は、画素マトリクスの外周形状に沿ってドライバ回路を配置するからである。従来技術では、画素にアドレスするためには、各画素から画素マトリクスの外周部まで引き伸ばされた横方向に伸びたゲート配線と、画素から画素マトリクスの外周部まで引き伸ばされた縦方向に伸びたデータ配線とが必要とされている。そして、これらゲート配線及びデータ配線が分断されないようにしなければならず、このため、表示装置の形状の自由度に限界があった。表示装置の形状によっては、これら配線の一部が分断されアドレスされない画素領域が生じるといった問題が生じる。
【００１４】
従来技術の表示装置が、任意の形状に対応できない他の理由として、画素マトリクス部外周に、ＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）の形態のドライバ回路を接続している例が挙げられる。ＴＡＢは、フィルム状になったＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）の形態で取り扱われるものであり、一個一個のＴＡＢに切断される前は、映写フィルムの如くコイル状にドラムに巻きつけられている。
【００１５】
このため、切断後のＴＡＢは平坦な形状であって、通常ＴＡＢを液晶パネルに異方性導電膜を用いて接続した後、これ折り曲げる工程を経る。
【００１６】
図２１のように曲線状の外周形状を有する液晶パネルにＴＡＢを接続した後、ＴＡＢを折り曲げて、かつ、図２１のようなハート型の形状を意匠上の特徴としようとした場合、このＴＡＢ折り曲げが困難となる。
【００１７】
その理由は、ＴＡＢの折り曲げ部は、通常直線形状になるためである。
【００１８】
この問題は、外周形状の曲率半径が小さいほど深刻となり、また１つのＴＡＢ接続部に複数個の山や谷が存在する形状の場合、この形状に沿ってＴＡＢを折り曲げ、この形状を意匠上の特徴にすることは極めて困難な仕事となる。
【００１９】
第２の問題点は、ドライバ回路をポリシリコンプロセス技術を使用し、外周の曲線形状に沿って形成するためには、マスク設計に多大な時間を要するということである。
【００２０】
表示装置のドライバ回路のレイアウトは、画素マトリクス部のレイアウトと同様に、単位セルとよばれるレイアウトをアレイ状に複数個配置することで描かれている。
【００２１】
例えばゲートドライバ回路の場合、走査回路の一段を構成する回路と、１段分の走査回路の出力をバッファする回路と、１段分のバッファの出力をイネーブルする回路とで構成される単位セルを作成した後、そのピッチと個数とをＣＡＤ（Ｃｏｍｐｕｔｅｒ  Ａｉｄｅｄ  Ｄｅｓｉｇｎ）上で指定することで、セルが直線上にアレイ配置され、所望の回路レイアウトを短時間で得ることができる。
【００２２】
現在の回路レイアウト用のＣＡＤは、単位セルをＸ及びＹ方向に直線状にアレイ配置する機能はあるものの、単位セルを曲線状にアレイ配置する機能は無い。
【００２３】
従って、表示装置の外周形状に沿ったドライバ回路のレイアウトを作成するためには、基本セルを１個ずつ手動で配置するか、基本セル数個のアレイを作成した後、これを手動で配置しなければならない。このため、マスク設計に多大な時間を要し、マスク設計者は疲労困憊し帰宅することとなる。
【００２４】
したがって、本発明の目的は、表示装置の形状設計の自由度を高め、任意形状の表示装置を提供することにある。
【００２５】
本発明の別の目的は、任意形状の表示装置の設計時間を短縮し、その生産性を向上する表示装置を提供することにある。
【００２６】
本発明のさらに別の目的は、上記目的を達成しながら、表示装置の狭額縁化を可能とする表示装置を提供することにある。
【００２７】
本発明のさらに別の目的は、上記目的を達成しながら、表示装置基板の接続端子数を削減可能とする表示装置を提供することにある。
【００２８】
本発明のさらに別の目的は、上記目的を達成しながら、画素の開口率を高めることを可能とする表示装置を提供することにある。
【課題を解決するための手段】
【００２９】
本願で開示される発明は、前記課題を解決するため、概略以下の構成とされる。なお、以下では、括弧内に図面の参照符号を付加して本発明を説明するが、これは、あくまで本発明の理解を容易とするためのものであり、本発明の範囲を限定するためのものとして解釈すべきものでないことはいうまでもない。
【００３０】
本発明に係る面表示装置は、その第１のアスペクトにおいて、走査回路の一段を構成する回路（走査回路の「単位回路」ともいう）（図２の２０６）と、前記回路（図２の２０６）の出力ノード（図２のｎ２）に接続された画素回路（２０２）とを含み構成される表示装置要素（２００）を、一筆書きの要領で表示装置基板（図１の２０８）に配設した構成とされている。つまり、走査回路の一段を構成する回路（図２の２０６）と、前記回路（図２の２０６）の出力ノード（図２のｎ２）に接続された画素回路（２０２）とを含む表示装置要素（２００）を、表示装置基板（図１の２０８）に連続して配設した構成とされる。
【００３１】
上記走査回路は、これを駆動するために必要なクロック信号が１相のクロック信号である構成とするとよい。
【００３２】
他のアスペクトにおいて、本発明に係る面表示装置は、走査回路の出力ノードに走査信号を出力するためのトランジスタ（図１３の２１４ａ、２１４ｂ、２１４ｃ、２１４ｄ、・・・）を含んで構成される走査回路（２０４）と、前記出力ノードに接続された画素回路（２０２）とを有する面表示装置であって、前記出力ノードに走査信号を出力するためのトランジスタと、１つの画素回路とを１組とし、前記組を前記面表示装置に複数組配設することで表示領域のほぼ全領域を形成した、構成とされている。
【００３３】
さらに他のアスペクトにおいて、本発明に係るアクティブマトリクス液晶表示装置は、走査回路の出力ノードに走査信号を出力するためのトランジスタ（図１３の２１４ａ、２１４ｂ、２１４ｃ、２１４ｄ、・・・）を含んで構成される走査回路（２０４）と、前記出力ノードに接続された画素回路（２０２）とを有する面表示装置であって、前記出力ノードに走査信号を出力するためのトランジスタと、１つの画素回路とを１組とし、前記組を前記面表示装置に複数組配設することで表示領域を形成した、構成とされており、さらに前記走査回路に含まれるトランジスタ及び前記画素回路に含まれるトランジスタは、ガラス基板上に形成したポリシリコンＴＦＴである、構成とされている。
【００３４】
さらに、他のアスペクトにおいて、本発明に係る面表示装置は、非矩形状の表示装置基板上に一筆書きの要領で配設された走査回路と、走査回路の各出力段に接続された画素回路とを有し、前記走査回路が少なくとも一箇所以上の折り返し部（５２）を有しながら表示装置基板（２０８）に配設されることで非矩形状の表示領域を形成した、構成とされている。
【００３５】
さらに、他のアスペクトにおいて、本発明に係る面表示装置は、非矩形状の表示装置基板上に一筆書きの要領で配設された走査回路と、走査回路の各出力段に接続された画素回路とを有し、該走査回路が螺旋形状に表示装置基板に配設されることで非矩形状の表示領域を形成した構成（図５）とされている。
【００３６】
さらに他のアスペクトにおいて、本発明に係る面表示装置は、複数の画素回路（２０２）と、前記複数の画素回路に順次電圧を印加する走査回路（２０４）とを有する面表示装置であって、前記走査回路の一部が前記画素回路と画素回路との間、若しくは画素回路の下に配設されている、構成とされている。
【００３７】
他のアスペクトにおいて、本発明に係る面表示装置は、複数の画素回路（２０２）と、前記複数の画素回路に順次電圧を印加する走査回路（２０４）とを含んで構成される回路を、１回以上屈曲させるように表示装置基板上に配設した、構成（図１）とされている。
【００３８】
他のアスペクトにおいて、本発明に係る面表示装置は、複数の画素回路（２０２）と、前記複数の画素回路に順次電圧を印加する走査回路（２０４）とを含んで構成される回路を、螺旋状に表示装置基板上に配設した、構成（図５）とされている。
【００３９】
他のアスペクトにおいて、本発明に係る面表示装置は、走査回路と、該走査回路により選択される画素回路とをライン状に複数個形成した可撓性を有するライン状表示装置（３０２）を、支持体（３０４）に２回以上巻きつけて形成した、構成（図７）とされている。
【００４０】
他のアスペクトにおいて、本発明に係る表示装置は、トランジスタにより構成された画素スイッチ（３５０）のゲート電極が走査回路の出力ノードに接続された構成を有する表示装置であって、前記走査回路の奇数段目の回路の出力ノード（図１３のｎ１，ｎ３，ｎ５・・・）は第一の極性（アクティブロウ）の走査信号を出力し、偶数段目の回路の出力ノード（図１３のｎ２，ｎ４，ｎ６・・・）は前記第一の極性と逆の極性（アクティブハイ）の走査信号を出力し、前記奇数段目の出力ノードに接続される画素スイッチは第１導電型（ｐ型）のトランジスタで、前記偶数段目の出力ノードに接続される画素スイッチは第２導電型（ｎ型）のトランジスタである、構成とされている。
【００４１】
さらに他のアスペクトにおいて、本発明に係る表示装置は、前記走査回路の奇数段目の回路は、前段から供給されるパルス信号が入力されるインバータ回路（図１３の５４）と、インバータ回路の出力ノードと、走査回路の出力ノードとの間に接続された第２導電型（ｎ型）のスイッチトランジスタ（図１３の２１４ａ、２１４ｃ）とを含んで構成され、前記走査回路の偶数段目の回路は、前段から供給されるパルス信号が入力されるインバータ回路と、インバータ回路の出力ノードと、走査回路の出力ノードとの間に接続された第１導電型（ｐ型）のスイッチトランジスタ（図１３の２１４ｂ、２１４ｄ）とを含んで構成され、夫々の前記スイッチトランジスタのゲート電極には共通のクロック信号が入力される構成とされている。
【００４２】
他のアスペクトにおいて、本発明に係る表示装置は、前記走査回路の奇数段目の回路及び偶数段目の回路は、前段から供給されるパルス信号が入力され、その出力ノードが走査回路の出力ノードとされるクロックドインバータ（図１５の５６）を含んで構成され、前記走査回路の奇数段目の回路に含まれる前記クロックドインバータ回路の第２導電型（ｎ型）のトランジスタのゲート電極にはクロック信号が供給され、前記クロックドインバータ回路の第１導電型（ｐ型）のトランジスタのゲート電極にはクロック信号の反転信号が供給され、前記走査回路の偶数段目の回路に含まれるクロックドインバータ回路の第２導電型（ｎ型）のトランジスタのゲート電極にはクロック信号の反転信号が供給され、クロックドインバータ回路の第１導電型（ｐ型）のトランジスタのゲート電極にはクロック信号が供給される、構成（図１５）とされている。
【００４３】
他のアスペクトにおいて、本発明に係る表示装置は、前記走査回路の奇数及び偶数段目の回路は、前段から供給されるパルス信号が入力されるインバータ回路（図１５の５４）と、インバータ回路の出力ノードと、走査回路の出力ノードとの間に接続されたＣＭＯＳトランスミッションゲート（５８）とを含んで構成され、前記走査回路の奇数段目の回路に含まれる前記ＣＭＯＳトランスミッションゲートの第２導電型（ｎ型）のトランジスタのゲート電極にはクロック信号が供給され、前記ＣＭＯＳトランスミッションゲートの第１導電型（ｐ型）のトランジスタのゲート電極には前記クロック信号の反転信号が供給され、前記走査回路の偶数段目の回路に含まれるＣＭＯＳトランスミッションゲートの第２導電型（ｎ型）のトランジスタのゲート電極には前記クロック信号の反転信号が供給され、ＣＭＯＳトランスミッションゲートの第１導電型（ｐ型）のトランジスタのゲート電極には前記クロック信号が供給される、構成とされている。
【００４４】
他のアスペクトにおいて、本発明に係る表示装置は、前記走査回路の奇数段目の回路及び偶数段目の回路は、高位側電源と低位側電源間に直列形態に順に接続されている第１から第４のスイッチ素子（図１７（ｂ）のＭ０１〜Ｍ０４）を備え、前記第１、第２のスイッチ素子はｐ型のＭＯＳ型トランジスタで、前記第３、第４のスイッチ素子はｎ型のＭＯＳ型トランジスタで、１個の前記ｐ型のＭＯＳ型トランジスタと１個の前記ｎ型のＭＯＳ型トランジスタのゲート電極は共通に接続され、前段から供給されるパルス信号が入力され、残りの２個の前記ＭＯＳ型トランジスタのゲート電極にはクロック信号が入力され、前記第２、第３のＭＯＳ型トランジスタのドレイン電極が出力ノードとされる、単相クロック制御型インバータ（６０）を含む（図１７）。
【発明の効果】
【００４５】
本発明の第１の効果は、任意形状の表示装置を実現できる、ということである。
【００４６】
その一つの理由は、走査回路の一段を構成する回路と、前記走査回路の出力ノードに接続された画素回路とを含む表示装置要素をカスケードに接続し、全ての画素が順次アドレスされるようにした回路を、一筆書きの要領で、表示装置基板に配設し表示領域を形成するからである。すなわち、一筆書きの引き回しを任意にレイアウトすることで任意形状の表示領域を形成できるからである。
【００４７】
別の理由は、前記表示装置要素回路を一筆書きの要領で表示装置基板上に配置して表示領域を形成するので、表示領域内の全ての画素にアドレスすることが可能だからである。従来の表示装置においては、縦方向に直線状に配線したデータ配線と、横方向に直線状に配線したゲート配線との交点に設けた画素がアドレスされる構成であり、表示装置の形状によっては、これら配線の一部が分断されアドレスされない画素領域が生じるといった問題が生じていた。
【００４８】
別の理由は、表示装置基板上の表示領域は、一筆書きの要領で配設した表示装置要素によって構成されるため、表示装置基板と、この表示装置基板を駆動するための回路との接続部が一筆書きの要領で配設した表示装置要素の一端に位置すれば良く、この結果、この表示装置基板を駆動するための回路との接続端子数を減少させることができるといった効果が得られ、このため表示装置領域の外周部にＴＡＢ形態のドライバを実装する必要が無くなった、あるいはその数が減ったからである。ＴＡＢの折り曲げ部は通常直線形状になり、表示装置基板の外周形状を曲線等の形状にするには困難を極めた。
【００４９】
本発明の第２の効果は、マスク設計の時間を短縮することができる、ということである。
【００５０】
その理由は、外周の曲線形状に沿ってドライバ回路をレイアウトする必要が無からである。本発明を実施する場合、表示装置要素をレイアウトしたものを単位セルとし、この単位セルを直線状に、表示領域の横幅に対応する個数、アレイ配置することで一行分のレイアウトが完成する。これは従来一行分の画素を配置するのと同じ工程である。従来は外周形状に沿って非直線状にドライバ回路をレイアウトしなければならなかったが、本実施の形態によるとこれが不要となるのでマスク設計の時間が短縮される。
【００５１】
本発明の第３の効果は、表示装置の額縁を狭くすることができる、ということである。
【００５２】
その理由は、表示装置基板の外周に沿ってドライバ回路を配設する必要がないからである。つまり、表示装置要素を表示装置基板の外周部の際まで配設することで、表示装置基板の形状と表示領域の形状とをほぼ一致させることが可能となり、この結果、表示装置の額縁を狭くすることができる。
【００５３】
本発明の第４の効果は、表示装置基板の接続端子数が減少する、ということである。
【００５４】
その理由は、表示装置基板上の表示領域は、一筆書きの要領で配設した表示装置要素によって構成されるため、表示装置基板と、この表示装置基板を駆動するための回路との接続部が一筆書きの要領で配設した表示装置要素の一端に配置されるからである。
【００５５】
本発明の第５の効果は、画素の開口率を高めることができる、ということである。
【００５６】
その理由は、走査回路を構成するトランジスタ数及び走査回路を駆動するクロック信号数が少ないからである。
【図面の簡単な説明】
【００５７】
【図１】本発明の実施の形態の面表示装置を示す平面図である。
【図２】本発明の実施の形態の面表示装置を示す回路図である。
【図３】本発明の実施の形態の面表示装置を示す平面図である。
【図４】本発明の実施の形態の面表示装置を示す平面図である。
【図５】本発明の実施の形態の面表示装置を示す平面図である。
【図６】本発明の実施の形態の面表示装置を示す平面図である。
【図７】本発明の実施の形態を示す面表示装置の斜視図（ａ）及び回路図（ｂ）である。
【図８】本発明の実施の形態を示す表示装置の回路図である。
【図９】本発明の実施例を示す回路配置図である。
【図１０】本発明の実施例を示すＤＦＦの回路図（ａ）及び各シンボルの回路図（ｂ），（ｃ）である。
【図１１】本発明の実施例を示す回路図（ａ）及びＤＦＦ２の回路図（ｂ）である。
【図１２】本発明の実施例を示す回路配置図である。
【図１３】本発明の実施例を示す回路図である。
【図１４】図１３に示す回路の動作を示すタイミングチャートである。
【図１５】本発明の実施例を示す回路図（ａ）及び変形実施例の回路図（ｂ）である。
【図１６】図１５に示す回路の動作を示すタイミングチャートである。
【図１７】本発明の実施例を示す回路図（ａ）及び単相クロック制御型インバータの回路図（ｂ）、単相クロック制御型インバータ回路の真理値表（ｃ）である。
【図１８】図１７に示す回路の動作を示すタイミングチャートである。
【図１９】従来のアクティブマトリクス液晶表示装置の画素回路図である。
【図２０】従来のアクティブマトリクス液晶表示装置の平面図である。
【図２１】従来の非矩形状の表示装置の平面図である。
【発明を実施するための形態】
【００５８】
次に、本発明の実施の形態について図面を参照して詳細に説明する。  
【００５９】
＜第１の実施の形態＞
図１は、本発明の１実施の形態であるアクティブマトリクス型の液晶表示装置の構成を示す図である。図１を参照すると、本実施の形態は、表示装置基板（２０８）の外形形状にほぼ一致する表示領域内に、表示装置要素を一筆書きの要領で配設することで、面表示装置を構成するものとされる。すなわち、表示装置要素を、表示領域の形状に合うように１箇所以上屈曲させて、一筆書きの要領で配設し、これにより構成した面表示装置とされる。
【００６０】
表示装置要素及び表示装置要素を配設したものについて、図２を用いて説明する。表示装置要素を配設したものとは、図２に示す回路を表示装置基板上に形成したものである。
【００６１】
図２を参照すると、表示装置要素（２００）は、走査回路の一段を構成する回路（走査回路の「単位回路」ともいう）（２０６）と、この出力ノードに接続された画素回路（２０２）とを備えて構成される。
【００６２】
より具体的には、走査回路の一段を構成する回路（２０６）は、例えばＤ型フリップ・フロップ回路（「ＤＦＦ」と略記される）から構成され、ＤＦＦの出力ノードＱに、画素回路が接続される。ＤＦＦは、ＣＬＫノードに入力したクロック信号の立ち上がりに同期して、入力ノードＤに入力した信号をサンプルして出力ノードＱに出力する。
【００６３】
画素回路（２０２）は、そのドレイン端子が、ＤＡＴＡノードに接続された画素スイッチ（３５０）と、画素スイッチ（３５０）のソース端子と共通電極ＶＣ（１８）との間に接続された液晶セル（１６）及び蓄積容量（２０）とを備えて構成される。
【００６４】
蓄積容量（２０）の一端は、液晶セル（１６）の共通電極ＶＣ（１８）と異なる側のノードに接続され、蓄積容量（２０）の他の一端ＶＡ（２２）は、蓄積容量配線あるいは固定電位が与えられた配線、例えばＤＦＦの電源配線に接続される。
【００６５】
表示装置要素を一筆書きの要領で配設したもの（図１の２１２）とは、この表示装置要素内のＤＦＦの出力ノードＱと次段のＤＦＦの入力ノードＤとが接続されるように、表示装置要素をカスケードに接続した回路を示している。
【００６６】
なお、ＤＦＦの出力ノードＱと次段の入力ノードＤとが接続されるように、複数個カスケードに接続した回路は、「走査回路」あるいは「シフトレジスタ回路」と呼ばれるものである。
【００６７】
ＤＦＦの出力ノードＱと次段のＤＦＦの入力ノードＤとを接続する配線により、パルス信号がクロック信号に同期しながら後段に転送される。ここで、出力ノードＱと入力ノードＤとを接続する配線を「パルス転送配線」（３００）とよぶ。
【００６８】
ここで述べた、走査回路や画素回路は、表示装置上基板では、例えば、ポリシリコンプロセス技術を使用して、図３に示すようにレイアウトされる。
【００６９】
図３に示すように、走査回路（２０４）と、走査回路の出力ノードに接続された画素回路（２０２）とを表示装置基板上に形成する。走査回路とその出力ノードに接続された画素回路は一つの行を構成する。複数の行によって表示領域が構成される。
【００７０】
行と行とを接続するようにパルス転送配線（３００）が配設される。この部分は一筆書き状にレイアウトした走査回路が折り返されている部分であり、図３では、折り返し部（５２）と示されている。
【００７１】
走査回路の端部に設けた入力端子（２１０）を通して信号を入力する。
【００７２】
画素回路によって形成される画素のピッチが縦方向について一定であり、また横方向についても一定となるようレイアウトする。
【００７３】
これにより、従来問題が予想された、表示部に不要な線が生じ、画質を著しく損なうという問題を回避する。
【００７４】
行を構成する表示装置要素の個数を調整し、各行の横方向の長さを表示領域に合わせて調整し、複数の行をレイアウトすることで、表示領域を埋め尽くすことによって、任意の形状の表示装置が実現される。
【００７５】
行と行との間には、パルス転送配線（３００）が配設されるので、これにより全ての行に含まれる走査回路が一筆書きの如く表示領域全体に渡って配設され、一筆書きの如く各画素をアドレスする。
【００７６】
次に、本実施形態の動作について説明する。
【００７７】
各液晶セルに所望の電圧を印加して必要なグレーレベル（ｇｒａｙｓｃａｌｅ  ｌｅｖｅｌ）を得るため、走査回路（２０４）の出力と同期して、ＤＡＴＡノードに接続したデータ配線に適当な信号が供給される。走査回路の出力信号が画素スイッチ（３５０）をオンにし、それにより、データ配線に与えた信号電圧に応じて、液晶セル（１６）を所望の電圧まで充放電すると同時に蓄積容量（２０）を充放電する。
【００７８】
その後、走査回路の出力信号により、画素スイッチ（３５０）はオフされ、液晶セル（１６）に書き込まれた電圧は、他の画素がアドレス指定されている間この電圧を維持する。
【００７９】
走査回路は、１つのフレーム周期で全ての画素がアドレスされるように連続的に走査信号を出力する。
【００８０】
本実施の形態によると、この表示装置は、その表示領域内に、表示装置要素（２００）を一筆書きの要領で配設するので、任意形状の表示装置に対応することが可能となる。この効果は、後述する、他の実施の形態を参照することでより明確となる。
【００８１】
一方、従来の表示装置においては、画素にアドレスするためには、表示装置基板の外周部まで引き伸ばされた横方向に伸びたゲート配線と、表示装置基板の外周部まで引き伸ばされた縦方向に伸びたデータ配線とが必要とされていたため、形状の自由度に限界があった。
【００８２】
本実施の形態によると、表示装置基板上の表示領域は、一筆書きの要領で配設した表示装置要素によって構成されるため、表示装置基板と、この表示装置基板を駆動するための回路との接続部が一筆書きの要領で配設した表示装置要素の一端に位置すれば良く、この結果、この表示装置基板を駆動するための回路との接続端子数を減少させることができるといった効果が得られる。
【００８３】
このため、例えば、この接続をＴＡＢのようにフレキシブル基板を用いた形態の場合であっても、これを接続する場所は、表示装置基板の外周部のごく一部に限られる。このため、表示領域の形状を、表示装置の形状とする、意匠上の効果を得ることが可能となる。
【００８４】
本実施の形態によると、表示装置基板上の表示領域は、一筆書きの要領で配設した表示装置要素によって構成され、かつ、この表示装置基板を駆動するための回路との接続部が一筆書きの要領で配設した表示装置要素の一端に位置すれば良いので、表示領域の形状が瓢箪型のようにくびれた形状で、そのくびれが極端に狭い場合であっても、少なくとも表示装置要素が配列できる幅があれば、このような形状の表示装置を実現できる。つまり、平面形状が、任意の表示装置に対応することが可能となる。
【００８５】
本実施の形態によると、外周の曲線形状に沿ってドライバ回路をレイアウトする必要が無いので、マスク設計の時間が短縮されるという効果が得られる。
【００８６】
本実施の形態の場合、表示装置要素をレイアウトしたものを単位セルとし、この単位セルを、直線状に、表示領域の横幅に対応する個数、アレイ配置することで、一行分のレイアウトが完成する。これは、従来一行分の画素を配置するのと同じ工程である。従来は、外周形状に沿って、非直線状にドライバ回路をレイアウトしなければならなかったが、本実施の形態によると、これ（外周形状に沿って非直線状にドライバ回路をレイアウトすること）が不要となるので、マスク設計の時間が短縮される。
【００８７】
なお、表示領域の一部あるいは全てが矩形の場合は、必ずしも行単位にレイアウトする必要はなく、単位セルをマトリクス状にアレイ配置し、必要に応じて単位セルを追加或いは削除する方法で表示領域のレイアウトを行ってもよい。
【００８８】
本実施の形態によると、表示装置の額縁を狭くするといった効果が得られる。例えばポリシリコンプロセス技術を使用して、表示装置のドライバ回路を、表示装置基板上に形成した場合を想定する。
【００８９】
従来技術である図２１で示される表示装置のドライバ回路を表示装置基板上に形成した場合、表示装置基板の外周形状に沿って、ドライバ回路をレイアウトすることになる。したがって、表示領域は、表示装置基板の外周の際（縁）よりも内側であり、かつ、際の内側に設けられたドライバ回路のレイアウト領域よりも内側となる。
【００９０】
これに対して、本実施の形態によると、表示装置基板の外周形状に沿ったドライバ回路のレイアウトが不要であるため、表示領域を、表示装置基板の際ぎりぎりまでに設けることが可能となる。
【００９１】
なお、従来技術におけるゲートドライバ回路は、横方向に配列した画素数と等しい数のトランジスタや横方向に配線したゲート配線の寄生容量を駆動する能力が必要とされた。このため、ゲートドライバには大きなサイズのトランジスタで構成したバッファ回路が必要とされていた。
【００９２】
これに対して、本実施例によれば、走査回路の一段を構成する回路（２０６）の出力ノードに接続されるトランジスタ（画素スイッチ）は１つであり、また、この出力ノードに接続される配線長が短く、寄生容量が小さいため、大きなサイズのトランジスタで構成されるバッファ回路は不要である。
【００９３】
＜第２の実施の形態＞
前記第１の実施の形態では、図１を参照し説明したとおり、表示領域の全領域にわたって、表示装置要素が一筆書きの要領で配設されていた。
【００９４】
第２の実施の形態では、これに対して、図４に示すように、表示領域を複数個のサブ領域に分割し、各サブ領域において、表示装置要素が一筆書きの要領で配設される表示装置とされる。
【００９５】
図４には８個のサブ領域が存在するが、２個のサブ領域についてのみ６２ａ、６２ｂと符号を示した。
【００９６】
本実施例では、サブ領域に分割することにより、走査回路に与えるクロック周波数を低減させることが可能となり、さらに、クロック信号配線の負荷容量が減少し、クロック遅延が少なくなった。
【００９７】
さらに、データ配線の負荷容量が減少し、データ信号の遅延が少なくなった。
【００９８】
これにより、より大型の表示装置、またはより画素数が多い表示装置を、第一の実施の形態と比較して容易に駆動できた。
【００９９】
図４では、入力端子（２１０ａ〜２１０ｈ）を各サブ領域に設けたが、表示装置基板上に配線を形成し、入力端子の位置を集合させてもよい。このような形態とすれば、１箇所にフレキシブル基板を実装することで、外部との電気的接続ができるので、任意形状の表示装置を作製する上では好ましい。
【０１００】
＜第３の実施の形態＞
前記第１の実施の形態では、図１や図３を参照し説明したとおり、直線状に表示装置要素を配置して形成した行を複数行並べることで表示装置を構成した。本発明の第３の実施の形態においては、図５に示すように、表示装置要素を螺旋状に配置することで、面表示装置を構成した。
【０１０１】
＜第４の実施の形態＞
図６は、本発明の第４の実施の形態の構成を示す図である。本発明の第４の実施形態は、表示装置基板が開口５０を有す面表示装置の一例である。この形状の場合であっても、表示装置要素を一筆書きの要領で配設することで、表示領域を埋め尽くし、面表示装置を構成でき、面表示装置の形状に対する設計の自由度が高い。面表示装置基板の開口部に沿ってドライバを配設する必要が無いため、表示装置の外形形状の自由度が高いといった効果が得られる。
【０１０２】
一方、従来技術を用いた場合、このような形状を実現することが困難であった。その理由を説明する。
【０１０３】
一つの理由は、開口部があるため、データ配線あるいはゲート配線が分断され、画素マトリクス外周に配置したゲートドライバ回路、データドライバ回路に接続できない、あるいは、接続が困難な領域が生じるからである。
【０１０４】
この問題に対する解として、開口部の縁に沿って、データドライバ回路やゲートドライバ回路を追加配設することが考えられる。
【０１０５】
配設方法の一例として、ＴＡＢの形態での実装がある。ＴＡＢの出力側の端子群は、異方性導電膜を用いて液晶パネルのデータ線やゲート線の入力端子に接続される。
【０１０６】
開口部の形状を意匠上の特徴とし、この効果を得るためには、ＴＡＢを表示装置の裏面に向けて折り返す必要がある。
【０１０７】
ところが、開口部は曲率半径が小さいのが常であり、このようなＴＡＢの折り曲げは、困難である。
【０１０８】
さらに、表示装置裏面にＴＡＢの入力側の端子群に接続する追加配線を設けるなど、部品点数の増加、コストアップ、その他、設計上の制限が新たに生じる。
【０１０９】
他の配設方法として、データドライバ回路やゲートドライバ回路を、外周の縁及び開口の縁に沿ってポリシリコンプロセス技術を使用して形成する方法がある。そして外周の縁の一部に、信号を入力するための接続端子を設ける構成が考えられる。
【０１１０】
ところが、この場合、開口の縁に沿ったドライバ回路に入力信号を与えるために、配線を形成する必要がある。
【０１１１】
ポリシリコンプロセス技術を使用する場合、この配線は、画素のトランジスタを形成した面と同一面に形成されることとなり、この結果、画素マトリクス部のレイアウトが規則的でなくなる領域が生じる。
【０１１２】
これにより、画素マトリクス部、すなわち表示領域に不要な線が生じ、画質を著しく損なうという新たな問題が発生する。
【０１１３】
これらの理由により、従来技術を用いた場合、図６に示したような開口を有する形状を実現することが困難であったが、本発明によって解決された。
【０１１４】
＜第５の実施の形態＞
図７は、本発明の第５の実施の形態の構成を示す図である。図７を参照して、本実施形態について説明する。本実施形態では、走査回路（２０４）と、走査回路の各出力ノードに接続された画素回路（２０２）とを、長尺の可撓性基板上に形成した。そして、この長尺の表示装置、すなわち、ライン状表示装置（３０２）を支持体（３０４）に巻きつけることにより、面表示装置を作成した。
【０１１５】
本実施の形態によると、表示装置の表示領域は、一筆書きの要領で配設した表示装置要素（２００）によって構成されるため、表示装置と、この表示装置を駆動するための回路との接続部が一筆書きの要領で配設した表示装置要素の一端に位置すれば良く、この結果、この表示装置を駆動するための回路との接続端子数を減少させることができるといった効果が得られた。
【０１１６】
＜その他の実施の形態＞
上記実施の形態では、面表示装置の１形態として、アクティブマトリクス型の液晶表示装置の例を示しているが、表示装置の形態はこれに限定されるものではなく、例えば、ＥＬ（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ）表示装置、電子ペーパー、電界放出型表示装置など、複数の画素によって構成される面表示装置で実施しても良く、上記実施の形態で述べた複数の効果が得られる。
【０１１７】
上記実施の形態では、表示装置基板上に表示回路装置要素を形成する形態として、表示装置基板上にポリシリコンプロセス技術を使用して形成する形態の例を示しているが、本発明はかかる製法に限定されるものでないことは勿論である。例えば、
アモルファスシリコンプロセス技術を使用して形成する形態でもよいし、
各種有機半導体プロセス技術を使用して形成してもよいし、
絶縁基板上に単結晶シリコン薄膜を形成してこれを利用して形成してもよい。
【０１１８】
さらに、絶縁基板上に薄膜プロセスを使用して形成する形態のほか、シリコン基板上に表示装置要素を形成してもよい。
【０１１９】
上記実施の形態では、図３で示したように、走査回路とこれに接続された画素とが平面図において、分かれた位置にレイアウトした例が示されているが、これらは、重なってもよい。例えば、ポリシリコンプロセス技術を使用して半透過型の液晶表示装置を形成する場合は、画素内の反射部領域は、走査回路のレイアウトと重なるように形成し、画素内の透過部領域は、走査回路のレイアウトと重ならないように形成することで、画素の開口率、反射率を高めるといった効果が得られる。
【０１２０】
ＥＬ表示装置においても、画素内の発光部分と、走査回路とが平面図において重なるようにレイアウトすることで、Ｆｉｌｌ  Ｆａｃｔｏｒが向上するといった効果が得られる。
【０１２１】
上記実施の形態では、図２で示したように、ＤＦＦの出力には、１つの画素スイッチが接続され、各画素スイッチには、一種類のデータ信号がＤＡＴＡノードに接続される例が示されているが、ＤＦＦの出力に、３つのサブ画素を並列に接続し、３種類のデータ信号を接続することで、カラーの表示装置を形成してもよい。より詳細には、図８に示すように、ＤＦＦの出力ノードＱに、３つのサブ画素２０２ａ、２０２ｂ、２０２ｃを並列に接続する。これらは、赤（Ｒ）、緑（Ｇ）、青（Ｂ）の画素であり、これらにはＤＡＴＡ＿Ｒ、ＤＡＴＡ＿Ｇ、ＤＡＴＡ＿Ｂで示される独立したデータ信号が接続される。これによりカラー表示装置が実現される。
【０１２２】
上記実施の形態では、図１や図５や図６に示したように、非矩形状の表示装置基板上に、この基板の外形形状とほぼ相似形である表示領域を形成したが、矩形状の表示基板内に、非矩形状の表示領域を形成してもよい。
【０１２３】
例えば、日本国旗の如く、矩形の表示装置基板上に円形の表示領域を形成する。この場合、表示装置基板の四隅は表示領域ではなく、この領域を表示装置基板と他の構成要素とのねじ止め領域として利用することが可能となる。同様に、矩形の表示装置基板上にドーナツ形状の表示領域を形成すると、ドーナツの穴の部分をねじ止め領域として利用することが可能となる。以下具体的な例に即して説明する。
【０１２４】
＜実施例１＞
この実施例では、ポリシリコンプロセス技術を使用してＴＦＴ（Thin  Film  Transistor）基板を作成し、これを用いて透過型のアクティブマトリクス液晶表示装置を作成した。製造プロセスは、従来から知られる低温ポリシリコンＴＦＴ−ＬＣＤの製造技術を用いた。詳細な製造プロセスは、例えば、イー・エクスプレス社発行の「絵で見る低温ｐｏｌｙ−Ｓｉ  ＴＦＴ−ＬＣＤ製造プロセス０５年版」に記載されている。
【０１２５】
低温ポリシリコンＴＦＴ−ＬＣＤの製造技術を用いて、プレーナ構造のＴＦＴ画素スイッチと走査回路部のＴＦＴと、画素電極と、蓄積容量電極とを作成し、ＴＦＴ基板を形成した。
【０１２６】
表示装置基板上の回路を構成するＴＦＴは、同一のプロセスのＴＦＴで作成した。最も高電圧を必要とするＴＦＴが動作可能なプロセスとした。
【０１２７】
更に、このＴＦＴ基板上に、４μｍのパターニングされた柱を作製し、セルギャップを保つためのスペーサとして使用すると同時に耐衝撃力を有するようにした。
【０１２８】
また、対向基板の表示領域外部に、紫外線硬化用のシール材を塗布した。対向基板は画素の開口部に対応する位置以外は遮光層（いわゆるブラックマトリクス）を設け、ディスクリネーションによる画質劣化を防止し、また、配線の折り返し部などの規則的でないレイアウトを隠し、表示装置の観察者から画素の開口部が等ピッチで配設されているように見えるようにした。
【０１２９】
ＴＦＴ基板と対向基板を接着した後、ガラスに吸収されやすい波長１０．６マイクロ（百万分の一）の二酸化炭素レーザを切断線に当て加熱した後、すぐに冷却物質を噴霧し、亀裂を作り、これに圧力をかけて切断することで曲線状の外形形状を有する個片に分離し、液晶を注入した。液晶材料はネマチック液晶とし、カイラル材を加えラビング方向をマッチさせることによって、ツイストネマチック（ＴＮ）型とした。  
【０１３０】
表示装置基板上に形成した回路の構成を図９に示す。これは、図２に示した実施の形態の構成を、よりレイアウトに対応するように詳細に書き直したものである。表示装置要素は、ＤＦＦと示した長方形の位置にＤＦＦ回路を形成するトランジスタとＤＦＦの内部配線をレイアウトしたものと、画素と示した長方形の位置に画素トランジスタと画素電極と、蓄積容量とをレイアウトしたものと、左右方向に配設したクロック配線（ＣＬＫ）、第一の電源配線（ＶＤＤ）、第二の電源配線（ＶＳＳ）、ＤＡＴＡ配線、蓄積容量配線（ＶＣＯＭ）のレイアウトとで、構成される。
【０１３１】
このようにレイアウトした表示装置要素セルを左右方向にアレイ配置することで、表示装置基板の行のレイアウトを形成した。
【０１３２】
一行目と２行目とは、その端でクロック配線、第一の電源配線、第二の電源配線、ＤＡＴＡ配線、蓄積容量配線が接続されるように配線を追加し、表示装置要素が電気的に一筆書きの要領で接続されるようにした。各行を構成する表示装置要素セルの数を調整することで任意の外形形状に合わせて表示領域を形成することができた。
【０１３３】
このように形成した表示装置基板と、この基板の外形形状に適したバックライトとを組み合わせて表示装置を構成した。
【０１３４】
このように表示装置要素を一筆書きの要領で配設するように構成したので、横方向のサイズは行を構成する表示装置要素のセル数を調整することで任意のサイズとすることができ、また、縦方向のサイズは行の数を調整することで任意のサイズが実現でき、この結果、表示領域を任意の形状に設計することが可能となり、任意の形状の表示装置基板を作成できた。
【０１３５】
本実施例によれば、表示装置要素を一筆書きの要領で配設するので、全ての画素は必ずアドレスされる。
【０１３６】
また、本実施例によれば、全ての表示装置要素が一筆書きの要領で電気的に接続されているため、表示装置基板外周に沿って必要であったドライバ回路が不要となった。
【０１３７】
本実施例によれば、このように、全ての表示装置要素が一筆書きの要領で電気的に接続されているため、表示装置基板と外部回路との接続端子数が激減した。
【０１３８】
本実施例のように、ＤＡＴＡ信号が外部より供給される構成の場合、つまり、データドライバを基板上に形成しない構成の場合、従来は画素の横方向の数だけ接続端子が必要で、例えば１００個必要であった。本実施例ではこれが１個で済んだ。
【０１３９】
従来、表示装置基板外周に沿って必要であったＴＡＢが無くなるので、外周形状の自由度が格段に高まった。あるいは、表示装置基板外周に沿って形成する必要があったドライバ回路が無くなるので、額縁を狭くすることができた。非矩形の表示装置基板外周に沿ってドライバ回路をレイアウトする作業は、現在のＣＡＤでは非常に手間がかかる作業であったが、これが不要となったのでマスク設計時間を短縮できた。
【０１４０】
本実施例では、ＤＦＦの構成は、図１０（ａ）に示すように、４個のクロックドインバータＣＩＮＶ１〜ＣＩＮＶ４と、２個のインバータＩＮＶ１、ＩＮＶ２、及び、反転クロック信号Ｃ１、非反転クロック信号Ｃ２を生成するための２個のインバータＩＮＶ３、ＩＮＶ４とから構成される。クロックドインバータ及びインバータの構成はそれぞれ図１０（ｃ）、図１０（ｂ）で示す構成とした。図１０（ｂ）は、電源ＶＤＤとＶＳＳ間に接続され、ゲートが共通接続され入力ノードＡをなし、ドレインが共通接続され出力ノードＹをなすＰチャネルトランジスタＭＰ１、ＮチャネルトランジスタＭＮ１よりなるＣＭＯＳインバータである。図１０（ｃ）は、電源ＶＤＤとＶＳＳ間に接続されたＰチャネルトランジスタＭＰ２、ＭＰ１、ＮチャネルトランジスタＭＮ１、ＮＭ２よりなり、入力ＡがトランジスタＭＰ１、ＭＮ１の共通ゲートに入力され、反転クロックＣ１、非反転クロックＣ２がトランジスタＭＮ２、ＭＰ２のゲートにそれぞれ入力されるクロックドインバータ（Ｃｌｏｃｋｅｄ  Ｉｎｖｅｒｔｅｒ）である。
【０１４１】
変形例として、ＤＦＦ内の反転クロック信号、非反転クロック信号を生成するためのインバータ２個を削除して、代わりにクロック信号とその反転信号をバス配線した例を、図１１（ａ）に示す。図１１（ｂ）は、図１１（ａ）のＤＦＦ２回路の構成を示す図である。
【０１４２】
図１１のＣＬＫには、クロック信号が、ＸＣＬＫにはクロック信号の反転信号がそれぞれ供給される。この例の場合、一画素あたり必要なトランジスタ数は、ＤＦＦ２回路で２０個、画素で１個の合計２１個となる。
【０１４３】
本実施例では、ポリシリコン膜の形成に、エキシマレーザを用いたが、他のレーザ、例えば、連続発振するＣＷレーザ等を使用してもよい。
【０１４４】
本実施例では、透過型のＬＣＤを作成したが、画素の透明電極を形成した後、全面にＭｏ膜とＡｌ膜を順次堆積し、フォトレジストパターンを形成して、Ａｌ膜とＭｏ膜を同時にパターニングし、その後、フォトレジストパターンを除去すると、反射電極が形成され、半透過型画素電極の構成が得られる。
【０１４５】
そして、表示装置基板上にレイアウトされた表示装置要素に含まれるトランジスタや配線が、平面図でみたときに、反射電極と重なる位置、断面図で見たとき反射電極の下となる位置に配設されるようにレイアウトすることで、画素の開口率及び反射面積を向上させた。
【０１４６】
本実施例では、クロック配線、電源線、データ配線、蓄積容量配線も一筆書きの要領でレイアウトしたが、これらは、必ずしも一筆書きにレイアウトしなくてもよい。
【０１４７】
例えばデータ配線を縦方向に配線し、縦方向に配列された画素どうしで共通接続するようなレイアウトとしてもよい。そして、これら配線が電気的に接続されて入力端子に接続されていればよい。最低限、走査回路は、一筆書きの要領でレイアウトされることが必要である。
【０１４８】
図１２は、本実施例に係る回路レイアウトの一例を示す図である。図１２を参照すると、データ配線は、縦方向に伸びており、縦方向に配列された画素同士がデータ線に共通接続した。そして、これらデータ配線は、電気的に接続されて入力端子（DATA）に接続されている。
【０１４９】
この場合、クロック配線とデータ配線との引き回し順路がことなるため、信号のタイミング設計に注意を払った。具体的には、クロック配線の入力端子（CLK）から見て最遠端に位置する画素と、最近端に位置する画素とのどちらにもデータが書き込めるように、データ信号のタイミングを設計した。
【０１５０】
本実施例では、クロック信号が配線を通して各ＤＦＦに供給される構成を示したが、クロック配線の負荷容量を考慮し、クロック配線の途中に中継バッファを挿入してもよい。  この場合、表示領域のレイアウトの規則性を保つため、例えば走査回路の折り返し部分、すなわち表示領域の端に、中継バッファを挿入することが望ましい。
【０１５１】
＜実施例２＞
前記実施例１の図１１の回路の場合、１画素につき、２１個のトランジスタと、走査回路を駆動するためにクロック信号と、クロック信号の反転信号との２相クロック信号が必要であった。
【０１５２】
本実施例ではこれらトランジスタ数や、制御クロック信号の種類を削減するために、本発明者らが創作した回路について説明する。
【０１５３】
図１３は、本実施例の走査回路や画素回路の構成を示す図である。図１３を参照すると、表示装置要素（２００）は、走査回路の一段を構成する回路（２０６）と、該回路（２０６）の出力ノードに接続された画素回路（２０２）からなり、走査回路の一段を構成する回路（２０６）は、１つのインバータ回路と１つのスイッチトランジスタとで構成される。スイッチトランジスタ２１４ａ、２１４ｃはｎ型、スイッチトランジスタ２１４ｂ、２１４ｄはｐ型である。すなわち、走査回路の一段目のスイッチトランジスタ２１４ａはｎ型、２段目のスイッチトランジスタ２１４ｂはｐ型、３段目のスイッチトランジスタ２１４ｃはｎ型とされ、奇数段目のスイッチトランジスタはｎ型、偶数段目のスイッチトランジスタはｐ型で構成される。
【０１５４】
走査回路の各段の出力ノードｎ１、ｎ２、ｎ３・・・には、それぞれ１個の画素スイッチが接続されている。ノードｎ１に接続される画素スイッチはｐ型、ｎ２に接続される画素スイッチはｎ型、ｎ３に接続される画素スイッチはｐ型、といった具合に、走査回路の奇数段目の出力ノードに接続される画素スイッチはｐ型、偶数段目の出力ノードに接続される画素スイッチはｎ型で構成される。したがって、１画素につき４個のトランジスタで表示装置を構成できた。
【０１５５】
また走査回路を駆動するためのクロック信号は単相で済んだ。クロック信号が単相であり、かつ、走査回路一段あたり、わずか１個のトランジスタを駆動すればよいので、クロック配線の負荷容量が減少し、クロック遅延が少なくなった。
【０１５６】
このように構成された走査回路及び画素回路は次のように動作する。図１４は、本実施例の動作を説明するためのタイミング図である。図１４を参照すると、パルス幅が２ｘＴ（Ｔはクロック信号半周期を示す）のアクティブハイのパルス信号（ワンショットパルス）を入力信号ＳＴとして、クロック信号ＣＬＫのロウレベルからハイレベルへ立ち上がりのタイミングでＳＴ端子に入力することにより、ノードｎ１には、ＳＴの反転パルス信号が出力される。
【０１５７】
この信号が次段の表示装置要素に含まれる走査回路一段を構成する回路の入力信号となり、ノードｎ２にはノードｎ１の信号よりもＴだけ遅れてクロック信号ＣＬＫの立ち下がりのタイミングでパルス信号が出力される。
【０１５８】
ノードｎ１のパルス信号波形に付された”ａ”の期間においては、ｎ型のトランジスタＭ０１がオンであるため、ノードｎ１はロウインピーダンスである。このため、ＳＴに入力したパルス信号の反転信号がノードｎ１に出力される。
【０１５９】
“ｂ”の期間においては、トランジスタＭ０１がオフであり、ノードｎ１はハイインピーダンスで、ｎ１ノードの容量で電圧が保持された状態となっている。
【０１６０】
このように、ノードｎ１にはパルス幅が２ｘＴであるアクティブロウのパルス信号が出力される。
【０１６１】
ノードｎ２は“ａ”の期間、ｐ型のトランジスタＭ０２がオフのため、ハイインピーダンスであるが、“ｂ”の期間、ｐ型のトランジスタＭ０２がオンのため、ロウインピーダンスとなり、インバータＩＮＶ０２の入力の反転信号であるハイレベルがノードｎ２に出力される。
【０１６２】
“ｃ”の期間、トランジスタＭ０２がオフとなり、ノードｎ２はハイインピーダンスであり、ノードｎ２の容量で電圧が保持された状態となっている。このように、ノードｎ２には、パルス幅が２ｘＴであるアクティブハイのパルス信号が出力される。
【０１６３】
以下同様に、ノードｎ３にはアクティブロウのパルス、ノードｎ４にはアクティブハイのパルスが期間Ｔだけ遅延しながら順次出力される。
【０１６４】
このように、ノードｎ１、ｎ３、ｎ５・・・の、走査回路の奇数段目の出力には、アクティブロウの、ノードｎ２、ｎ４、ｎ６・・・の、走査回路の偶数段目の出力には、アクティブハイの走査パルス信号を発生させることができる。
【０１６５】
図１３に示すように、この極性の走査パルス信号によって、画素スイッチがオンするように、画素スイッチの極性を設定した。つまり、走査回路の奇数段目の出力に接続される画素スイッチはｐ型のトランジスタ、偶数段目の出力に接続される画素スイッチはｎ型のトランジスタを設定した。このため、例えば、ノードｎ１に接続された画素スイッチは、期間“ａ”と期間“ｂ”で示される、一連の期間オンである。
【０１６６】
画素スイッチがオンの期間、液晶セルの容量及び蓄積容量は、データ信号ＤＡＴＡの電圧信号に従って充放電され、画素スイッチがオフするタイミングで画素に書き込まれる電圧が決定される。
【０１６７】
このため、ノードｎ１に接続された画素に書き込まれる電圧信号は、ノードｎ１の立ち上がりのタイミングで、ＤＡＴＡノードに与えられているＤ１となる。
【０１６８】
同様に、ノードｎ２に接続されている画素に書き込まれる電圧は、ノードｎ２が立ち下がるタイミングでＤＡＴＡノードに与えられている電圧信号Ｄ２となる。このようにＤＡＴＡノードには、画素に書き込むべき電圧が周期Ｔで順次与えられる。
【０１６９】
走査回路により、走査回路の初段に接続された画素から最終段に接続された画素までが順次アドレスされ、１フレームを構成するデータが画素に書き込まれる。
【０１７０】
走査回路の偶数段目に接続される画素回路と、奇数段目に接続される画素回路とは回路構成が異なるため、表示特性にもこれに起因する差が生じる。表示装置としての画質を保つため、横方向、縦方向共に、異なる画素回路が配列されるようレイアウトを工夫した。
【０１７１】
本実施例の回路をガラス基板上に形成し、共通電極の極性を反転する駆動方式を適用し、表示装置を実現した。この際、液晶に印加される電圧範囲を、十分なコントラストが取れるように、０Ｖから５Ｖの範囲とし、共通電極の極性を反転する場合の一方の電圧を０Ｖ、他方の電圧を５Ｖとした。この場合、画素電極は、−５Ｖから１０Ｖの範囲をとることとなるので、画素スイッチがｎ型の場合、これをオフさせるための電圧として−５Ｖ以下、オンさせるための電圧として７Ｖ以上必要とされる。
【０１７２】
画素スイッチがｐ型の場合、オフさせるための電圧は１０Ｖ以上、オンさせるための電圧は、−２Ｖ以下が必要とされる。このため、出力段に必要な電圧範囲は、−５Ｖ以下〜１０Ｖ以上とされる。これを可能とするため、インバータの電源電圧を−５Ｖ、１０Ｖとし、この振幅の電圧信号をスイッチ（Ｍ０１乃至Ｍ０４）で伝達するため、クロック信号の電圧を−７Ｖ、１２Ｖとした。まとめると次の通りである。
【０１７３】
すなわち、本実施例では、
ＤＡＴＡ信号の電圧範囲を０〜５Ｖ、
インバータの電源電圧を−５Ｖと１０Ｖ、
クロック信号のロウレベルを−７Ｖ、ハイレベルを１２Ｖ
と設定した。
【０１７４】
このように構成された回路によると、一画素につき、４個のトランジスタで済み、また走査回路を駆動するためのクロック信号も１相で済む。
【０１７５】
つまり、実施例１の図１１と比較すると、１画素当たりに占めるトランジスタや配線の面積が減少し、例えば透過型液晶表示装置の開口率を向上させることができる。あるいは、表示装置の精細度を向上させることができる。
【０１７６】
本実施例では、走査回路の回路構成をダイナミック回路構成としたが、適宜、フィードバック回路を追加してスタティック回路構成に変形してもよい。なお、図１３には、走査回路の一段を構成する回路（２０６）と画素回路（２０２）からなる表示装置要素（２００）を、数珠繋ぎに一列に配設した例が示されているが、分岐を含む構成としてもよい。
【０１７７】
＜実施例３＞
本発明の第３の実施例について説明する。図１５を参照すると、本実施例の走査回路（２０４）は、走査回路一段につきクロックドインバータ回路（５６）１個で構成される。
【０１７８】
走査回路の一段を構成する回路（２０６）の出力ノードｎ１、ｎ２、ｎ３・・・には１個の画素スイッチ（３５０）が接続されている。出力ノードｎ１に接続される画素スイッチはｐ型、出力ノードｎ２に接続される画素スイッチはｎ型、出力ノードｎ３に接続される画素スイッチはｐ型、といった具合に、走査回路の奇数段目の出力ノードに接続される画素スイッチはｐ型、偶数段目の出力ノードに接続される画素スイッチはｎ型で構成される。
【０１７９】
したがって、一画素につき５個のトランジスタで表示装置を構成できた。また走査回路を駆動するためのクロック信号はＣＬＫとその反転ＸＣＬＫを供給する。
【０１８０】
このように構成した走査回路及び画素回路は次のように動作する。図１６は、本実施例の動作を説明するタイミング図である。図１６を参照すると、パルス幅が２ｘＴ（Ｔはクロック信号半周期を示す）のアクティブハイのパルス信号を入力信号ＳＴとしてクロック信号ＣＬＫのロウレベルからハイレベルへ立ち上がりのタイミングで入力することにより、出力ノードｎ１には、ＳＴの反転パルス信号が出力される。この信号が、次段の表示装置要素に含まれる走査回路一段を構成する回路（２０６）の入力信号となり、出力ノードｎ２には出力ノードｎ１の信号よりもＴだけ遅れてクロック信号ＣＬＫの立ち下がりのタイミングでパルス信号が出力される。
【０１８１】
出力ノードｎ１のパルス信号波形に付された”ａ”の期間においては、クロックドインバータＣＩＮＶ０１の出力ノードはロウインピーダンスであるため、出力ノードｎ１はロウインピーダンスである。このため、ＳＴに入力したパルス信号の反転信号が出力ノードｎ１に出力される。
【０１８２】
“ｂ”の期間においては、ＣＬＫはロウであり、出力ノードｎ１はハイインピーダンスであり、出力ノードｎ１の容量で電圧が保持された状態となっている。このようにノードｎ１にはパルス幅が２ｘＴであるアクティブロウのパルス信号が出力される。
【０１８３】
出力ノードｎ２は“ａ”の期間ハイインピーダンスであるが、“ｂ”の期間ロウインピーダンスとなり、インバータＣＩＮＶ０２の入力の反転信号であるハイレベルが出力される。“ｃ”の期間、出力ノードｎ２はハイインピーダンスであり、出力ノードｎ２の容量で電圧が保持された状態となっている。このように出力ノードｎ２にはパルス幅が２ｘＴであるアクティブハイのパルス信号が出力される。
【０１８４】
以下同様に、出力ノードｎ３にはアクティブロウのパルス、出力ノードｎ４にはアクティブハイのパルスが期間Ｔだけ遅延しながら順次出力される。
【０１８５】
このように、出力ノードｎ１、ｎ３、ｎ５・・・の、走査回路の奇数段目の出力にはアクティブロウの、ノードｎ２、ｎ４、ｎ６・・・の、走査回路の偶数段目の出力にはアクティブハイの走査パルス信号を発生させることができる。
【０１８６】
図１５に示すように、この極性の走査パルス信号によって画素スイッチがオンするように画素スイッチの極性を設定した。これは、図１３を用いて説明したのと同様である。
【０１８７】
このため、出力ノードｎ１に接続された画素に書き込まれる電圧信号は、出力ノードｎ１の立ち上がりのタイミングでＤＡＴＡノードに与えられているＤ１となる。
【０１８８】
同様に、出力ノードｎ２に接続されている画素に書き込まれる電圧は、出力ノードｎ２が立ち下がるタイミングで、ＤＡＴＡノードに与えられている電圧信号Ｄ２となる。
【０１８９】
このように、ＤＡＴＡノードには、各画素に書き込むべき電圧が、周期Ｔで、順次与えられる。
【０１９０】
本実施例では、前記実施例と異なり、クロック信号のロウ及びハイレベルの電圧が、クロックドインバータの電源電圧と同一である。このため、本実施例では、表示装置を駆動するために用意すべき電源電圧の種類が減ると共に、トランジスタに印加される電圧が低減できる特徴がある。
【０１９１】
このように構成された回路によると、一画素につき、５個のトランジスタとなる。また走査回路を駆動するためのクロック信号は２相必要である。クロック信号の振幅の電圧はクロックドインバータの電源電圧と同一でよい。
【０１９２】
本実施例では、ダイナミック回路構成としたが、適宜、フィードバック回路を追加してスタティック回路構成に変形してもよい。
【０１９３】
本実施例では、クロックドインバータの変わりに、図１５（ｂ）に示すように、インバータ５４とトランスミッションゲート５８の構成としてもよい。図１５（ｂ）の回路の動作、特徴は、クロックドインバータと同様である。
【０１９４】
＜実施例４＞
本実施例では、１画素あたりのトランジスタ数が５個で、クロック信号が単相、クロック信号の振幅電圧が走査回路の電源電圧と同一である構成の一例を説明する。図１７は、本発明の第４の実施例の構成を示す図である。図１７（ａ）を参照すると、この表示装置回路は、走査回路の一段を構成する回路（２０６）が、単相クロック制御型インバータ（６０）を備え、単相クロック制御型インバータ（６０）の出力信号を入力とする画素回路（２０２）が接続された構成である。
【０１９５】
図１７（ｂ）は、図１７（ａ）の単相クロック制御型インバータ（６０）の回路構成を示す図である。図１７（ｂ）を参照すると、電源ＶＤＤ及び接地電位ＶＳＳ間に２個のＰ型ＭＯＳトランジスタＭ０１及びＭ０２と、２個のＮ型ＭＯＳトランジスタＭ０３及びＭ０４とが、カスコード接続され、トランジスタＭ０２及びＭ０３のゲートが接続されて入力信号が供給され、出力信号は、トランジスタＭ０２及びＭ０３のドレインを接続してとり出される。また、トランジスタＭ０１及びＭ０４のゲートにはクロック信号がそれぞれ供給される構成となっている。
【０１９６】
単相クロック制御型インバータの動作について、図１７（ｃ）に示した真理値表を参照して説明する。
【０１９７】
クロック信号がハイレベルの時、電源電位ＶＤＤにソース電極が接続されたＰ型ＭＯＳトランジスタＭ０１は非導通（ＯＦＦ）状態、ソース電極が接地されたＮ型ＭＯＳトランジスタＭ０４は導通（ＯＮ）状態となる。この時入力信号がハイレベルであれは、この単相クロック制御型インバータの出力信号はロウレベルとなり、入力信号がロウレベルであれば、出力はハイインピーダンスとなる。
【０１９８】
逆に、クロック信号がロウレベルの時、電源電位ＶＤＤにソース電極が接続されたＰ型ＭＯＳトランジスタＭ０１はＯＮ状態、ソース電極が接地されたＮ型ＭＯＳトランジスタＭ０４はＯＦＦ状態となる。この時入力信号がハイレベルであれば、単相クロック制御型インバータ出力はハイインピーダンスの状態となり、入力信号がロウレベルであれば、出力信号はハイレベルとなる。
【０１９９】
本実施例の表示装置回路の動作について、説明用タイミングチャートを示した図１８を参照して説明する。
【０２００】
パルス幅が３×Ｔ（Ｔはクロック信号の半周期を示す）のパルス信号を入力信号としてクロック信号ＣＬＫのハイレベルからロウレベルへ立ち下がりのタイミングで入力することにより、ノードｎ１には、クロック信号ＣＬＫの立ち上がりのタイミングで反転パルス信号が出力される。
【０２０１】
この信号が次段の単相クロック制御型インバータの入力信号となり、ノードｎ２には、ノードｎ１の信号よりもＴ周期だけ遅れてクロック信号ＣＬＫの立ち下がりのタイミングでパルス信号が出力される。
【０２０２】
ノードｎ１のパルス信号波形に付された“ｂ”及び“ｃ”の期間においては、単相クロック制御型インバータＣＩＮＶ０１の出力はハイインピーダンス状態にあるが、ノードｎ１の容量によって、“ａ”の期間の電圧が保持された状態となっている。
【０２０３】
このように、単相クロック信号ＣＬＫによって、ノードｎ１、ｎ３、ｎ５・・・の、走査回路の奇数段目の出力にはアクティブロウの、ノードｎ２、ｎ４、ｎ６・・・の、走査回路の偶数段目の出力にはアクティブハイの走査パルス信号を発生させることができる。
【０２０４】
図１７に示すように、この極性の走査パルス信号によって画素スイッチがオンするように画素スイッチの極性を設定した。
【０２０５】
ノードｎ１に接続された画素に書き込まれる電圧信号は、ノードｎ１の立ち上がりのタイミングで、ＤＡＴＡノードに与えられているＤ１となる。
【０２０６】
同様に、ノードｎ２に接続されている画素に書き込まれる電圧は、ノードｎ２が立ち下がるタイミングでＤＡＴＡノードに与えられている電圧信号Ｄ２となる。
【０２０７】
このように、ＤＡＴＡノードには、画素に書き込むべき電圧が周期Ｔで順次与えられる。本実施例においても、クロック信号が単相であるためクロック配線の負荷容量は小さくクロック遅延が少なくなった。
【０２０８】
＜他の実施例＞
上記実施例では、ポリシリコンプロセス技術を使用して形成する液晶表示装置を中心に説明したが、走査回路や画素回路をポリシリコンＴＦＴで形成した有機ＥＬ表示装置に適用してもよい。
【０２０９】
上記実施例では、ガラス基板上に走査回路や画素回路を薄膜プロセスで形成した例を説明したが、他の絶縁基板やシリコン基板上に走査回路や画素回路を形成した表示装置に適用してもよい。
【０２１０】
上記実施例では、ガラス基板上に形成した平面形状の表示について説明したが、ポリシリコンプロセスを利用して形成した走査回路や画素回路を、ガラス基板上から剥離し、フレキシブルな基板に転写するなどして、可撓性を有する表示装置を形成し、曲面形状の表示装置を形成してもよい。
【０２１１】
さらに、走査回路と、走査回路の各出力ノードに接続された画素回路とを、長尺の可撓性基板上に形成し、この長尺の表示装置（ライン状表示装置）を支持体に巻きつけることにより、面表示装置を作成してもよい。
【０２１２】
本発明は、携帯電話端末や携帯メディアプレーヤー等の携帯電子機器類等に適用して好適とされる。携帯電子機器類の構成部品として、大きな面積や体積を占める表示装置を任意の形状で提供できるので、携帯電子機器類のデザインの自由度が向上する。この結果、ファッショナブルな携帯電子機器が生まれ、携帯電子機器のファッション性向上に貢献する。
【０２１３】
本発明の活用例として、電子スチルカメラや、ビデオカメラ等の小型電子機器がある。これらの類の電子機器はその小型化に伴い、電子機器上で表示パネルを配置するための十分なまとまったスペースを確保することが困難となっている。本発明の表示装置を利用することで、多様な形状のスペースを利用して表示パネルを配置できるようになる。
【０２１４】
本発明の活用例として、ペンダントや時計、ボタンといったアクセサリ類がある。本発明を利用することで、これらのアクセサリ類に表示装置を搭載できる。これにより、これらアクセサリ類の意匠上の特徴が際立ち、利用者の満足感が高まり、売り上げが向上する。
【０２１５】
本発明の活用例として、自転車、自動車のメータ類がある。本発明の効果である任意の形状、狭額縁の表示装置を利用することで、これらメータ類が必要最低限の面積で実現できる。そして、これらメータ類によって遮られる視界が減少し、安全性が高まる。
【０２１６】
本発明の活用例として、商品棚等に設置する販促用表示装置がある。奇抜なデザインの表示装置が顧客の目に止まり、宣伝効果が向上する。任意の表示装置形状でありながら、その形状の全ての領域を表示領域とすることができたので、販促用表示装置がその裏に陳列した商品を遮る割合が低下する。
【０２１７】
本発明の活用例として、パチンコ台などの娯楽機器がある。たとえば、本発明を活かしてチューリップ形状の表示装置を作成し、従来のパチンコ台のチューリップ部に取り付けることでパチンコ台がより華やかになり、パチンコ屋の売上げ向上につながる。
【０２１８】
本発明の活用例として、指輪やブレスレットなどのリング状のアクセサリがある。また、装飾品の類も挙げられる。これらにおいても従来に無い意匠上の特徴が生まれ、売上げ向上につながる。
【０２１９】
以上、本発明を上記実施例に即して説明したが、本発明は上記実施例の構成にのみ制限されるものでなく、本発明の範囲内で当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０２２０】
１０  ゲート配線
１２  データ配線
１４  トランジスタ
１６  液晶セル
１８  共通電極
２０  蓄積容量
２２  蓄積容量の一端
３０  ゲートドライバ回路
３２  データドライバ回路
３４  画素マトリクス
４２  移行点
５０  開口
５２  折り返し部
５４  インバータ回路
５６  クロックドインバータ回路
５８  トランスミッションゲート
６０  単相クロック制御型インバータ
６２、６２ａ、６２ｂ  サブ領域
１００  ＴＡＢ
１０１  フレキシブル基板
２００  表示装置要素
２０２  画素回路
２０２ａ、２０２ｂ、２０２ｃ  サブ画素
２０４  走査回路
２０６  走査回路の一段を構成する回路
２０８  表示装置基板
２１０  入力端子
２１２  表示装置要素の配設したもの
２１４  走査信号を出力するトランジスタ
２１６  表示装置
３００  パルス転送配線
３０２  ライン状表示装置
３０４  支持体
３５０  画素スイッチ
【図１】
0005610407.tif 000002
【図２】
0005610407.tif 000003
【図３】
0005610407.tif 000004
【図４】
0005610407.tif 000005
【図５】
0005610407.tif 000006
【図６】
0005610407.tif 000007
【図７】
0005610407.tif 000008
【図８】
0005610407.tif 000009
【図９】
0005610407.tif 000010
【図１０】
0005610407.tif 000011
【図１１】
0005610407.tif 000012
【図１２】
0005610407.tif 000013
【図１３】
0005610407.tif 000014
【図１４】
0005610407.tif 000015
【図１５】
0005610407.tif 000016
【図１６】
0005610407.tif 000017
【図１７】
0005610407.tif 000018
【図１８】
0005610407.tif 000019
【図１９】
0005610407.tif 000020
【図２０】
0005610407.tif 000021
【図２１】
0005610407.tif 000022