(57)【特許請求の範囲】
【請求項１】
複数のＮＡＮＤフラッシュメモリブロックを有するメモリデバイスでのソース線ページプログラムにおける消費電力を低減する方法であって、
前記複数のＮＡＮＤフラッシュメモリブロックのうちの各々一つは、一つのローカルスイッチ論理ユニットに結合され、かつ、ローカル共通ソース線に接続されており、
前記方法は、
前記複数のＮＡＮＤフラッシュメモリブロックのうちの前記一つが選択されたことを示すものを受信するステップと、
前記選択されたことを示すものの受信に対応して、グローバル共通ソース線で受信された信号が前記ローカル共通ソース線上の前記複数のＮＡＮＤフラッシュメモリブロックのうちの前記一つまで通過することを可能にするステップと、
エネイブルを示すものを受信するステップと、
前記エネイブルを示すものの受信に対応して、所定電圧から前記ローカル共通ソース線を絶縁するステップと、
を有する方法。
【請求項２】
前記所定電圧はグラウンドである請求項１に記載の方法。
【請求項３】
複数のＮＡＮＤフラッシュメモリブロックと、
ローカルスイッチ論理ユニットと、を有し、
前記複数のＮＡＮＤフラッシュメモリブロックのうちの各々一つは、複数のＮＡＮＤフラッシュメモリストリングを含み、かつ、前記各複数のＮＡＮＤフラッシュメモリストリングは、それぞれ、一つのローカルスイッチ論理ユニットに結合され、かつ、ローカル共通ソース線に接続されており、
前記ローカルスイッチ論理ユニットは、
グローバル共通ソース線で受信された信号を、前記ローカル共通ソース線により、前記複数のＮＡＮＤフラッシュメモリブロックの前記一つに含まれる前記複数のＮＡＮＤフラッシュメモリストリングに選択的に通過させる第１半導体スイッチと、
前記ローカル共通ソース線に所定電圧を選択的に印加する第２半導体スイッチと、
を有する、メモリアレイ。
【請求項４】
前記第１半導体スイッチは、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタである請求項３に記載のメモリアレイ。
【請求項５】
前記第２半導体スイッチは、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタである請求項４に記載のメモリアレイ。
【請求項６】
前記ローカルスイッチ論理ユニットは、前記複数のＮＡＮＤフラッシュメモリブロックのうちの前記一つの選択を示す電圧レベルが印加される第１入力線をさらに有する請求項３に記載のメモリアレイ。
【請求項７】
前記複数のＮＡＮＤフラッシュメモリブロックのうちの前記一つに関連した、行事前デコード信号を受信するように構成された行デコーダであって、前記行事前デコード信号に基づいて、前記複数のＮＡＮＤフラッシュメモリブロックのうちの前記一つの選択を示す前記電圧レベルを前記第１入力線に印加する行デコーダをさらに有する請求項６に記載のメモリアレイ。
【請求項８】
前記ローカルスイッチ論理ユニットは、前記複数のＮＡＮＤフラッシュメモリブロックのうちの前記一つが選択されていないことを示す電圧レベルが印加される第２入力線さらに有する請求項７に記載のメモリアレイ。
【請求項９】
前記複数のＮＡＮＤフラッシュメモリブロックのうちの前記一つに関連した、前記行デコーダからのラッチ信号を受信するように構成されたローカルチャージポンプであって、前記ラッチ信号に基づいて、前記第２入力線に前記複数のＮＡＮＤフラッシュメモリブロックのうちの前記一つが選択されていないことを示す前記電圧レベルを印加するローカルチャージポンプ、をさらに有する請求項８に記載のメモリアレイ。
【請求項１０】
前記ローカルスイッチ論理ユニットは、グランド選択線上のグランド選択信号を、前記複数のＮＡＮＤフラッシュメモリブロックのうちの前記一つにおける前記複数のＮＡＮＤフラッシュメモリストリングに選択的に通過させる第３半導体スイッチをさらに有する請求項９に記載のメモリアレイ。
【請求項１１】
前記グランド選択信号を前記通過させる動作は、前記第２入力線上の前記ラッチ信号に基づいて実行する請求項１０に記載のメモリアレイ。
【請求項１２】
前記所定電圧はグラウンドである請求項３に記載のメモリアレイ。
【発明の詳細な説明】
【技術分野】
【０００１】
本願は、その内容が参照により全体が本明細書中に組み込まれている、2007年12月21日に出願された米国仮特許出願No.61/015,909号に基づく優先権を主張するものである。
【０００２】
本発明は、一般に、ＮＡＮＤフラッシュメモリに関するものであり、より詳細には、ＮＡＮＤフラッシュメモリにおける階層的な共通ソース線構造に関するものである。
【背景技術】
【０００３】
ＮＡＮＤフラッシュメモリは、パーソナルコンピュータ（ＰＣ）システムおよびパーソナルコンピュータサーバにおいて長期間使用されているハードディスク装置に、置き換えられる主記憶装置の構成要素として提案されている。ＮＡＮＤフラッシュメモリは、書き込みのために「トンネル注入」を使用し、消去のために「トンネルリリース」を使用する。書き込みおよび消去では、Fowler-Nordheimトンネル注入と呼ばれる量子トンネル効果を利用しており、荷電粒子が電気絶縁体の薄膜（ゲート酸化膜）を介して導体に注入される。
【０００４】
最近の半導体メモリシステムにおけるＮＡＮＤフラッシュメモリの発展では、少なくとも一部のものが、比較的に低消費電力なものとしたことで、特にモバイル製品に適したＮＡＮＤフラッシュメモリになっている。
【０００５】
ＮＡＮＤフラッシュメモリは、フラッシュメモリセルのストリングとして構成されている。各ＮＡＮＤメモリセルストリングには、ビット線が関連付けられている。ＮＡＮＤメモリセルストリングにはワード線が横切っている。これらにより、特定のビット線および特定のワード線に、適切な電圧を印加することによって、書き込み対象の特定のフラッシュメモリセルが選択される。
【発明の概要】
【発明が解決しようとする課題】
【０００６】
フラッシュメモリセルをプログラムするとき、前記フラッシュメモリセルの制御ゲートにプログラム電圧が印加され、前記フラッシュメモリセルを有するＮＡＮＤメモリセルストリングに関連するビット線はグランドに接続される。p-ウェルから電子がフラッシュメモリセルのフローティングゲートに注入される。電子がフローティングゲートに蓄積するとき、前記フローティングゲートは負に帯電され、フラッシュメモリセルの閾値電圧が上昇する。プログラムされるフラッシュメモリセルの制御ゲートにプログラム電圧を印加するために、前記プログラム電圧が適切なワード線に印加される。また、ワード線は、同一のワード線を利用する他のＮＡＮＤメモリセルストリングのそれぞれにおける一つのフラッシュメモリセルの制御ゲートに接続される。同一のワード線に接続された他のフラッシュメモリセルのプログラムはせずに、ワード線上の一つのフラッシュメモリセルのプログラムが必要とされるときに問題が生じる。プログラム電圧が、ワード線に接続された全てのフラッシュメモリセルの制御ゲートに印加されるので、ワード線上の選択されていないメモリセル（プログラムされないフラッシュメモリセル）、特に、プログラムのために選択されたフラッシュメモリセルに隣接したフラッシュメモリセルが、予期せずにプログラムされることがある。選択されたワード線上の選択されていないフラッシュメモリセルの意図的でないプログラムは、「プログラムディスターブ」と呼ばれる。
【０００７】
プログラムディスターブを防ぐために、いくつかの技術を使用することができる。「自己昇圧」として知られている一つの方法では、選択されていないビット線は電気的に絶縁されており、プログラムの間、パス電圧（例えば、１０ボルト）が選択されていないワード線に印加される。選択されていないワード線は、選択されていないビット線に結合され、選択されていないビット線のチャンネルに存在する電圧（例えば、８ボルト）が生じ、その結果、プログラムディスターブを低減することとなる。自己昇圧は、前記チャンネルに存在する電圧を昇圧させる。前記昇圧は、トンネル酸化膜の電圧を下げて、プログラムディスターブを低減する傾向がある。
【０００８】
最近の製造技術の進歩は、より小さなトランジスタの製造を可能にしており、主電源電圧（ＶＤＤ）レベルの低下を可能にしている。そのようなＶＤＤレベルの低下は、ゲート酸化薄膜トンネル動作に対する高い電気的ストレスによるトランジスタ破壊を防ぐように作用する。
【０００９】
しかしながら、ＶＤＤレベルの低下は、電気的に絶縁された選択されていないビット線について、上記の自己昇圧プログラム方法の有用性を低減させる。プログラム高電圧（Vpgm）が印加されているワード線に接続されたフラッシュメモリセルのチャンネルにおいてプログラムディスターブを防ぐためには、関連したプログラム禁止ビット線の電圧（少なくともＶＤＤ）ができるだけ高レベルに維持されるべきである。
本実施形態の更なる特徴および利点は、添付図面と組み合わせられた以下の詳細な説明から明らかとなる。
【図面の簡単な説明】
【００１０】
【図１】図１は、一対のＮＡＮＤメモリセルストリングを示す。
【図２】図２は、本発明の実施形態に係る複数のＮＡＮＤフラッシュセルブロックを含む階層的な共通ソース線構造のブロック図であり、各ＮＡＮＤフラッシュセルブロックは、ローカルスイッチ論理ユニットと行デコーダおよびワード線ドライバの結合体とに関連づけられている。
【図３】図３は、ローカルスイッチ論理ユニットと行デコーダおよびワード線ドライバの結合体とに関連づけられている、図２のＮＡＮＤフラッシュセルブロックの単体のブロック図である。
【図４】図４は、行デコーダとローカルチャージポンプとワード線ドライバとを含む、図３の行デコーダおよびワード線ドライバの結合体のブロック図である。
【図５Ａ】図５Ａは、図４の行デコーダの回路図である。
【図５Ｂ】図５Ｂは、図４の行デコーダのタイミングチャートである。
【図６】図６は、図４のローカルチャージポンプの回路図である。
【図７】図７は、図４のワード線ドライバの回路図である。
【図８】図８は、図３のローカルスイッチ論理ユニットのブロック図である。
【図９】図９は、図３のＮＡＮＤフラッシュセルブロックの構成要素を示す。
【図１０】図１０は、図３のローカルスイッチ論理ユニットと行デコーダおよびワード線ドライバの結合体とに関連づけられたＮＡＮＤフラッシュセルブロックのタイミングチャートである。
【発明を実施するための形態】
【００１１】
ＮＡＮＤフラッシュメモリの低電力および低電圧動作における所定高電圧ＶCCの問題を解決するために、「低電圧動作のＮＡＮＤフラッシュメモリのためのソース線プログラム構造」、ソリッドステート回路ジャーナル、Vol. 35 No. 5,2000年5月、がKen Takeuchiなどによって開示された（本明細書では以下「Takeuchi」という）。
【００１２】
Takeuchiの図５に示されたプログラムディスターブ時間は、Ｖｔｈが１．５ボルトだけ変化するときである、と定義されている。選択されたセルのプログラムは、０ボルトビット線によって行われ、そして、前記セルは、プログラムされた状態（論理「０」）として高いＶｔｈ値を持つようにプログラムされる。したがって、選択されていないセルトランジスタチャンネルの自己昇圧レベルは、高いプログラム電圧を持つ同一のワード線接続によるプログラムディスターブを抑えるために非常に重要である（Takeuchiの図２参照）。しかしながら、Takeuchiは、選択されていないセルトランジスタチャンネルにおける高い自己昇圧レベルについて開示していない。
【００１３】
本願の出願人による2008年2月6日出願の米国出願第11/026,825号「ソース側非対称プリチャージプログラム構造」では、本願発明者が、プログラムディスターブおよびVpassディスターブを低減するためのＮＡＮＤメモリセルストリングのプログラム方法を開示している。米国出願第11/026,825号の内容は、引用によって本願明細書に組み込まれている。
【００１４】
前記の方法は、ポジティブにバイアスされたソース線からビット線までがＮＡＮＤストリングから切り離された非対称プリチャージＮＡＮＤストリングを有しており、選択されたメモリセルへのプログラム電圧の印加についてフォローされており、そして、ビット線データの適用についてフォローされている。非対称プリチャージおよびプログラム電圧の印加の後に、全ての選択されたメモリセルは、それらの各ＮＡＮＤストリングにおける他のメモリセルから切り離されて、プログラム禁止状態に設定され、それらのチャンネルが、プログラムを禁止するための有効な電圧までローカルに昇圧される。Ｖｓｓバイアスビット線は、ローカルに昇圧されたチャンネルをＶｓｓまで放電し、その結果、選択されたメモリセルのプログラムが可能になる。ＶＤＤバイアスビット線は、プリチャージされたＮＡＮＤストリングに作用しないので、ＮＡＮＤストリングにおけるメモリセルのプログラム禁止状態を維持する。
【００１５】
図１は、２つのＮＡＮＤメモリセルストリングを示す。図1に示されているように、一実施例のＮＡＮＤメモリセルストリング（左側に見られる）は、ビット線１０２と、３２個のシリアル接続されたフローティングゲートメモリセルのセレクションとを有している。各フローティングゲートメモリセルのフローティングゲートは、WLO,WL1,WL2,...,WL30, WL31として符号が付けられている各ワード線に接続されている。一実施例のフローティングゲートメモリセルとして、３２個のシリアル接続されたフローティングゲートメモリセルにおける最上位が符号１０４で示されている。また、一実施例のＮＡＮＤメモリセルストリングは、ストリンング選択トランジスタ１０６を有する。ストリンング選択トランジスタ１０６は、ビット線１０２に接続されたドレインと、一実施例のフローティングゲートメモリセル１０４のドレインに接続されたソースとを持つ。ストリング選択トランジスタ１０６のゲートは、ストリング選択線（ＳＳＬ）に接続されている。
【００１６】
一実施例のＮＡＮＤメモリセルストリングは、グランド選択トランジスタ１０８を有している。グランド選択トランジスタ１０８は、３２個のシリアル接続されたフローティングゲートメモリセルにおける最下位フローティングゲートメモリセルのソースに接続されたドレインを持つ。グランド選択トランジスタ１０８のソースは、ローカル共通ソース線（ＣＳＬ）に接続されている。グランド選択トランジスタ１０８のゲートは、グランド選択線（ＧＳＬ）に接続されている。
【００１７】
通常、ＮＡＮＤメモリセルストリングはブロックに組み立てられる。構成されたブロックに対して、各ＮＡＮＤメモリセルストリングは、ワード線と、グランド選択線と、ローカル共通ソース線と、ストリング選択線とを共有する。そして、そのようなブロックは、ブロックアレイに配置される。
【００１８】
メインコア制御ブロックからＣＳＬ信号レベルを制御することが知られている。メインコア制御ブロックは、ブロックアレイ全体に対して１つのみでもよい。そのような場合、ＣＳＬ信号は、前記ブロックアレイ内の全てのブロックに送信される。そのようなＣＳＬをグローバル共通ソース線（ＧＣＳＬ）と呼ぶことができる。Chavallierなどによる米国特許第6,914,813号「改良されたソース線デコーダ回路を持つ複数のソースを使用する区分された非揮発性メモリブロック」（以下、「Chavallier」と呼ぶ）では、グローバルソース線およびローカルソース線が開示されている。Chavallierは、識別可能なソース線および識別可能なブロックの提供を開示する。
【００１９】
Chavallierの図９では、選択されたブロックのワード線の一つがVpgmにバイアスされているとともに、選択されたブロックの残りのワード線がVpassにバイアスされているときにおける、ローカルソース線の制御と、ページプログラム動作のための概念的なグローバルおよびローカルソース線構成とを示している。しかしながら、Chavallierでは、ソース線プログラム構造を使用するための適切な論理組み合わせを提供していない。
【００２０】
ソース線プログラム構造がＮＡＮＤフラッシュメモリに使用されるとき、ＧＣＳＬレベルがブロックアレイにおける全てのブロックに伝送される。したがって、ＧＣＳＬレベルの変動が生じるとき、例えば、プログラム動作の後に、ブロックアレイのブロック毎に高電圧からグランドへのＧＣＳＬレベルの切り替えには、時間がかかるとともに、電力を消費する。
【００２１】
一実施形態において、複数のＮＡＮＤフラッシュセルブロックにおける各ＮＡＮＤフラッシュセルブロックは、ローカルスイッチ論理ユニットに関連づけられている。関連したＮＡＮＤフラッシュセルブロックが選択されたＮＡＮＤフラッシュセルブロックであるとき、ローカルスイッチ論理ユニットは、関連したＮＡＮＤフラッシュセルブロックにＧＣＳＬレベルを伝送するためのみのＧＣＳＬレベルのゲートとして機能する。図８に示されているように、一実施形態に係るローカルスイッチ論理ユニット２０８は、２つのトランジスタ802,804を具備している。この２つのトランジスタ802,804は、通常、具備されない。提案された論理が追加されたことで、ソース線プログラムにおける消費電力を低減することができる。
【００２２】
一実施形態によれば、ローカル共通ソース線に接続されたＮＡＮＤフラッシュメモリストリングでのソース線プログラムにおける消費電量を低減するローカルスイッチ論理ユニットを提供する。ローカルスイッチ論理ユニットは、第１半導体スイッチと第２半導体スイッチとを有する。第１半導体スイッチは、グローバル共通ソース線で受信された信号を、ローカル共通ソース線上のＮＡＮＤフラッシュメモリストリングのブロックまで選択的に通過させるものである。第２半導体スイッチは、ローカル共通ソース線に所定電圧を選択的に印加するためのものである。
【００２３】
他の実施形態によれば、ローカル共通ソース線に接続されたＮＡＮＤフラッシュメモリストリングのブロックにおけるソース線ページプログラムでの消費電力を低減する方法を提供する。前記方法は、ＮＡＮＤフラッシュメモリストリングのブロックの選択を示すものを受信するステップと、前記選択を示すものの受信に対応して、グローバル共通ソース線で受信された信号をローカル共通ソース線上のＮＡＮＤフラッシュメモリストリングのブロックまで通過させるステップとを有する。前記方法は、エネイブルを示す情報を受信するステップと、前記エネイブルを示す情報の受信に対応して、所定電圧から前記ローカル共通ソース線を絶縁するステップとをさらに有する。
【００２４】
さらなる実施形態によれば、ローカル共通ソース線に接続されたＮＡＮＤフラッシュメモリストリングのブロックにおけるソース線ページプログラムでの消費電力を低減する方法を提供する。前記方法は、ＮＡＮＤフラッシュメモリストリングのブロックが選択されていないことを示すものを受信するステップと、前記選択されていないことを示すものの受信に対応して、グローバル共通ソース線をＮＡＮＤフラッシュメモリストリングのブロックのローカル共通ソース線から絶縁するステップとを有する。前記方法は、デセイブルを示す情報を受信するステップと、前記デセイブルを示す情報の受信に対応して、前記ローカル共通ソース線に所定電圧を印加するステップとをさらに有する。
【００２５】
またさらなる実施形態によれば、メモリアレイを提供する。前記メモリアレイは、ＮＡＮＤフラッシュセルブロックと、ローカルスイッチ論理ユニットとを有する。前記ＮＡＮＤフラッシュセルブロックは、複数のＮＡＮＤフラッシュメモリストリングを有する。前記複数のＮＡＮＤフラッシュメモリストリングの各ＮＡＮＤフラッシュメモリストリングは、ローカル共通ソース線に接続されている。ローカルスイッチ論理ユニットは、第１半導体スイッチと第２半導体スイッチとを有する。第１半導体スイッチは、ローカル共通ソース線上において、信号を、ＮＡＮＤフラッシュセルブロックにおける複数のＮＡＮＤフラッシュメモリストリングに選択的に通過させるものである。前記信号は、グローバル共通ソース線で受信された信号である。第２半導体スイッチは、ローカル共通ソース線に所定電圧を印加するためのものである。
【００２６】
本発明の他の態様および特徴は、添付した図面に関連づけて本発明の特定の実施形態の下記の説明を検討することで当業者には明らかになる。
【００２７】
図２は、ＮＡＮＤフラッシュセルブロック２０２のアレイ２００の一実施例を示している。アレイ２００が図面の分かり易さのために簡素化されていることは、当業者には明確である。ＮＡＮＤフラッシュセルブロックの既知のアレイは、シングルアレイまたはプレーン(plane)構造の少なくとも2048個のＮＡＮＤフラッシュセルブロックで構成されている。各ＮＡＮＤフラッシュセルブロック２０２は、ローカルスイッチ論理ユニット２０８と行デコーダおよびワード線ドライバの結合体２１０とに関連づけられているとともに、これらから入力を受信する。特に、各ローカルスイッチ論理ユニット２０８は、対応する行デコーダおよびワード線ドライバの結合体２１０に対して通信可能に接続されている。また、アレイ２００は、グローバルスイッチ論理ユニット２０４を有する。グローバルスイッチ論理ユニット２０４は、ソース線電力発生器２０６からの入力を受信するとともに、各ローカルスイッチ論理ユニット２０８に通信可能に接続されている。さらに、行プリデコーダ２１２が、行デコーダおよびワード線ドライバの結合体２１０のそれぞれに通信可能に接続されている。
【００２８】
図３では、個々のＮＡＮＤフラッシュセルブロック２０２をより詳細に示している。図３は、ローカルスイッチ論理ユニット２０８とＮＡＮＤフラッシュセルブロック２０２との間の各接続線の識別符号を示している。特に、ローカル共通ソース線（ＣＳＬ）およびグランド選択線（ＧＳＬ）は、ローカルスイッチ論理ユニット２０８をＮＡＮＤフラッシュセルブロック２０２に接続している。
【００２９】
図４では、行デコーダおよびワード線ドライバの結合体２１０の一実施例に係る構成要素が示されている。図４に示されているように、行デコーダおよびワード線ドライバの結合体２１０は、行デコーダ４０２を有する。行デコーダ４０２はローカルチャージポンプ４０４に接続されており、続いて、ローカルチャージポンプ４０４はワード線ドライバ４０６に接続されている。また、行ドライバ４０２は、行プリデコーダ２１２に接続されている。ワード線ドライバ４０６は、複数のワード線によって、関連したＮＡＮＤフラッシュセルブロック２０２に、接続されている。さらに、行デコーダ４０２およびローカルチャージポンプ４０４は、ローカルスイッチ論理ユニット２０８への接続を維持している。
【００３０】
図５Ａに示されているように、行デコーダ４０２は、行プリデコーダ２１２から事前デコード行情報を受信するように構成されたＡＮＤゲート５０２を有している。ＡＮＤゲート５０２の出力は、センストランジスタ５０４のゲートで受信される。一実施形態として、センストランジスタ５０４は、ｎ型金属酸化膜半導体（ＮＭＯＳ）トランジスタである。ＭＯＳトランジスタで構成されることで、センストランジスタ５０４はソースおよびドレインを持つ。センストランジスタ５０４のソースは、ソース供給電圧源に接続されている。センストランジスタ５０４のドレインは、ＮＭＯＳラッチエネイブルトランジスタ５０６のソースに接続されている。ラッチエネイブルトランジスタ５０６のゲートは、周囲のブロックのセットの一つ（図示せず）からLCHBD信号を受信する。図５Ｂのタイムチャートに示されているように、LCHBD信号は、誤作動によって生じる誤ったデコードを防止するためのパルスである。ラッチエネイブルトランジスタ５０６のドレインは、アドレスラッチ５１０の２つの端子の一つに接続されている。図５Ａに示されているように、アドレスラッチ５１０は、たすきがけ接続のインバータで実現されている。アドレスラッチ５１０の２つの端子の他方は、ＮＭＯＳリセットトランジスタ５０８のドレインに接続されている。リセットトランジスタ５０８のゲートは、LCHBD信号が受信されるものと同一の周囲ブロック（図示せず）からのRST_BD信号を受信する。RST_BD信号は、新たなデコード動作を開始する前に発生するパルスである。図５Ｂのタイミングチャートに示されているように、RST_BD信号は、「BDLCH_out」信号をロー状態に初期化する。また、ＮＭＯＳリセットトランジスタ５０８のドレインに接続されたアドレスラッチ５１０の端子は、行デコーダ４０２の２つの出力の一つ（「BDLCH_out」）とみなすことができる。一方、行デコーダ４０２の２つの出力の他方（「DIS_EN」）は、ラッチエネイブルトランジスタ５０６のドレインから得られる。
【００３１】
図６では、ローカルチャージポンプ４０４が、ワード線ドライバ４０６およびローカルスイッチ論理ユニット２０８の中のトランジスタを制御するための高電圧スイッチ手段として示されている。ローカルチャージポンプ４０４は、通常、エンハンスメントＮＭＯＳトランジスタ６１０と、２つの空乏型ＮＭＯＳトランジスタ６０２，６０６と、ネイティブ(native)ＮＭＯＳトランジスタ６０８と、２入力ＮＡＮＤゲート６０４とで構成されている。アドレスラッチ５１０の出力BDLCH_outがＶＤＤであるとともに、信号ＯＳＣが発振されるとき、ローカルチャージポンプ４０４の出力信号「BD_out」は、Ｖhv６１２まで引き上げられる。ここで、ローカルチャージポンプが周知の回路であることに留意すべきである。関連したＮＡＮＤフラッシュセルブロック２０２が選択されるとき、BD_out ＝ Vhv 612である。関連したＮＡＮＤフラッシュセルブロック２０２が選択されないとき、BD_out ＝ Vssである。
【００３２】
信号BD_outは、図７で詳細に示されているワード線ドライバ４０６によって受信され、複数のＮＭＯＳトランジスタのゲートに分配される。ワード線ドライバ４０６の中には、３２本のワード線があるとともに、３３個のＮＭＯＳトランジスタがある。各ワード線の一つに対応して、一つのＮＭＯＳトランジスタが配置されている。一つのストリングがＮＭＯＳトランジスタＴＳＳを選択する。図７では、図面の簡素化のために、ＮＭＯＳトランジスタTSO1,TS1,TS2,...,TS27,TS28,TS29,TS30,TS31のみがワード線0,1,2,27,28,29,30,31に対応している。
【００３３】
ワード線ドライバ４０６に加えて、ローカルスイッチ論理ユニット２０８がＮＡＮＤフラッシュセルブロック２０２に入力を提供する。図８では、ソース線ページプログラム構造のローカルスイッチ論理ユニット２０８の構成要素が示されている。ローカルスイッチ論理ユニット２０８は、グランド選択線（ＧＳＬ）トランジスタ８０２を有する。ＧＳＬトランジスタ８０２は、ＮＭＯＳトランジスタとして図８では示されている。ＧＳＬトランジスタ８０２のソースは、行プリデコーダ２１２からグランド選択信号（ＧＳ）を受信する。さらに、ローカルスイッチ論理ユニット２０８は、共通ソース線（ＣＳＬ）トランジスタ８０４を有する。ＣＳＬトランジスタ８０４は、ＮＭＯＳトランジスタとして図８では示されている。ＣＳＬトランジスタ８０４のソースは、グローバルスイッチ論理ユニット２０４からの主電源ソース線（ＧＣＳＬ）レベルに接続されている。ローカルチャージポンプ４０４からの信号BD_outは、ワード線ドライバ４０６のトランジスタと共用されるとともに、ＧＳＬトランジスタ８０２のゲートおよびＣＳＬトランジスタ８０４のゲートに供給される。放電トランジスタ８０６のゲートに接続されている行デコーダ４０２からの信号DIS_ENは、ローカルスイッチ論理ユニット２０８で受信される。放電トランジスタ８０６のソースはグランドに接続されており、放電トランジスタ８０６のドレインはＣＳＬトランジスタ８０４のドレインに接続されている。
【００３４】
図９は、ＮＡＮＤフラッシュセルブロック２０２の構成要素を示す。知られているように、ＮＡＮＤフラッシュセルブロック２０２は、複数のＮＡＮＤメモリセルストリングを有する。図９における符号９００は、一実施例のＮＡＮＤメモリセルストリングを示している。一実施例のＮＡＮＤメモリセルストリング９００は、ビット線９０２と３２個のシリアル接続されたフローティングゲートメモリセルとを有する。前記フローティングゲートメモリセルの各フローティングゲートは、符号WLO,WL1,WL2,…WL30,WL31の各ワード線に接続されている。図９において符号９３１で示されたものは、一実施例のフローティングゲートメモリセルであって、３２個のシリアルに接続されたフローティングゲートメモリセルにおける最上位のものである。また、一実施例のＮＡＮＤメモリセルストリング９００は、ストリング選択トランジスタ９０４を有する。ストリング選択トランジスタ９０４は、ビット線９０２に接続されたドレインと、一実施例フローティングゲートメモリセル９３１のドレインに接続されたソースとを持つ。ストリング選択トランジスタ９０４のゲートは、ワード線ドライバ４０６から引かれているストリング選択線（ＳＳＬ）に接続されている。
【００３５】
一実施例のＮＡＮＤメモリセルストリング９００は、グランド選択トランジスタ９０６を有する。グランド選択トランジスタ９０６のドレインは、３２個のシリアルに接続されたフローティングゲートメモリセルにおける最下位フローティングゲートメモリセルのソースに接続されている。グランド選択トランジスタ９０６のソースは、ローカルスイッチ論理ユニット２０８から引かれているＣＳＬに接続されている。グランド選択トランジスタ９０６のゲートは、行プリデコーダ２１２から引かれているＧＳＬに接続されている。
【００３６】
一実施例のＮＡＮＤメモリセルストリング９００は、奇数ビット選択線(BSLo)トランジスタ９０８を介して、２次元共有ページバッファ９１０−０に接続する。一実施例のＮＡＮＤメモリセルストリング９００は、さらなるＮＡＮＤメモリセルストリングと対にされる。前記さらなるＮＡＮＤメモリセルストリングは、偶数ビット選択線(BSLe)トランジスタ９１２を介して、２次元共有ページバッファ９１０−０に接続する。ビット線は列方向に配置されているが、行アドレスによって、論理的にフラッシュメモリセルの一部が選択される。図９の実施例において、ＮＡＮＤメモリセルストリングは、関連した２次元共有ページバッファ９１０と対にされており、物理的に、ワード線が３２ビットであり、論理的に、６４本のワード線となっている。対象となるメモリセルの行アドレスが奇数である場合、高いBSLo値が奇数ビット選択線トランジスタ９０８のゲートに印加され、その結果、奇数０番ビット線「B/LOo」に関連している、一実施例のＮＡＮＤメモリセルストリング９００を選択する。読み取り動作命令が出されたとき、低いBSLe値が偶数ビット選択線トランジスタ９１２のゲートに印加され、その結果、偶数０番ビット線「B/L0e」に関連している、ＮＡＮＤメモリセルストリングを非選択にする。
【００３７】
他のＮＡＮＤメモリセルストリング対は、偶数３２７６７番ビット線「B/L32767e」、奇数３２７６７番ビット線「B/L32767o」、および３２７６７番２次元共有ページバッファ910-32767と、偶数３４５１１番ビット線「B/L34511e」、奇数３４５１１番ビット線「B/L34511o」および３４５１１番２次元共有ページバッファ910-34511とに関連している。
【００３８】
全体図である図２のアレイ２００では、選択されたＮＡＮＤフラッシュセルブロック２０２は、ＧＣＳＬ上の値を示すＣＳＬ上の値を受信する。選択されてないＮＡＮＤフラッシュセルブロックのＣＳＬは、グランドへの接続によって無効にされる。
【００３９】
動作において、グローバルスイッチ論理ユニット２０４のための電力は、ソース線電力発生器２０６から受けられる。グローバルスイッチ論理ユニット２０４は、ＧＣＳＬに電圧レベルを出力する。ＧＣＳＬ上の信号は、各ローカルスイッチ論理ユニット２０８によって受信される。ＮＡＮＤフラッシュセルブロック２０２は、行プリデコーダ２１２の出力に基づいて選択される。
【００４０】
選択されたＮＡＮＤフラッシュセルブロック２０２に関連する行デコーダおよびワード線ドライバの結合体２１０は、BD_outとしてレベルVpgmを発生させる。BD_outにおけるレベルVpgmに対応して、選択されたＮＡＮＤフラッシュセルブロック２０２に関連するローカルスイッチ論理ユニット２０８は、グローバル共通ソース線で受信された信号を、ＣＳＬに、通過させる。
【００４１】
選択されたＮＡＮＤフラッシュセルブロック２０２のそれぞれに関連する行デコーダおよびワード線ドライバの結合体２１０は、DIS_EN上にレベルＶＤＤを発生させる。DIS_ENにおけるレベルＶＤＤに対応して、選択されたＮＡＮＤフラッシュセルブロック２０２に関連するローカルスイッチ論理ユニット２０８は、ＣＳＬがグランドになるように、放電トランジスタ８０６にバイアスをかける。
【００４２】
図１０は、行デコーダ４０２およびローカルスイッチ論理ユニット２０８のタイミングチャートを示すものであり、図３のＮＡＮＤフラッシュセルブロック２０２が選択されたＮＡＮＤフラッシュセルブロックである、というの形態に対応するものである。
所定時間に、一つのＮＡＮＤフラッシュセルブロック１０２が、残りのＮＡＮＤフラッシュセルブロックの上位に、プロモート(promoted)されるので、その構造は、「階層的」と呼ぶことができる。
【００４３】
プログラムセットアップ段階は、図１０における時間t1001で特定される。プログラムセットアップ段階の時間t1001では、RST_BD線上へのパルスの印加によって、ブロックデコーダ４０２がリセットされる。ブロックデコーダ４０２におけるアドレスラッチ５１０の出力であるBDLCH_outのレベルは、０Ｖになる。
行事前デコード信号Xp/Xq/Xr/Xtが一旦有効になると、ブロックデコーダ４０２のラッチエネイブル信号LCHBDにはパルスが生じる。行事前デコード信号Xp/Xq/Xr/Xtが一致したとき、アドレスラッチ５１０の出力BDLCH_outは、ＶＤＤまで上昇する。ローカルチャージポンプ４０４において、図１０におけるプログラム期間の全体（t1からt7）で、VhvがVpgmに設定される。RST_BD線でのパルスに対応して、選択されていないＮＡＮＤフラッシュセルブロック２０２のそれぞれに関連するBD_outは、０Ｖまで低下する。その結果、選択されていないブロックにおける全てのワード線WLO,WL1,WL2…WL30,WL31、ＳＳＬ、ＧＳＬ、ＣＳＬは、フローティングされる。
【００４４】
図１０における時間t1002で特定されるＮＡＮＤストリングプリチャージ段階では、ローカルスイッチ論理ユニット２０８は、対応するＮＡＮＤフラッシュセルブロック２０２の選択を示す信号を受信する。すなわち、行デコーダおよびワード線ドライバの結合体２１０の出力信号BD_outは、ローカルチャージポンプ４０４の中で、Vpgm(＝18V)まで上げられる。ＣＳＬトランジスタ８０４のゲートへのレベルVpgmのBD_outの印加に対応して、ＣＳＬトランジスタ８０４は、ＧＣＳＬで受信された信号をＣＳＬ上の選択されたＮＡＮＤフラッシュセルブロック２０２まで通過させる。したがって、ＣＳＬはV4 (＝10V)まで上昇する。VpgmまでBD_out上の信号が上昇すると同時に、行デコーダ４０２のラッチエネイブルトランジスタ５０６のドレインからのDIS_EN上の信号は、グランドまで下げられる。その結果、放電トランジスタ８０６がターンオフされるとともに、ＣＳＬがグランドから絶縁される。DIS_ENがグランドレベルにされることは、エネイブルを示していると見ることができる。
【００４５】
選択されていないＮＡＮＤフラッシュセルブロック２０２について、BD_outはグランドに維持されるとともに、選択されていないＮＡＮＤフラッシュセルブロック２０２に関連するローカルスイッチ論理ユニット２０８は、BD_outにおけるグランドレベルが前記関連するＮＡＮＤフラッシュセルブロック２０２が選択さられていないことを示している、と判断することができる。ＣＳＬトランジスタ８０４のゲート上のBD_out信号がグランドレベルであるために、ＣＳＬトランジスタ８０４がオフのまま維持されるとともに、ＧＣＳＬは、前記関連するＮＡＮＤフラッシュセルブロック２０２のＣＳＬから絶縁される。BD_out上の信号がグランドレベルまで低下すると同時に、行デコーダ４０２のラッチエネイブルトランジスタ５０６のドレインからのDIS_EN上の信号は上昇する。その結果、放電トランジスタ８０６はターンオンするとともに、ＣＳＬはグランドに接続する。DIS_EN上の高電圧レベルは、デセイブルを示していると判断することができる。
【００４６】
BD_outにおける変化は、ワード線ドライバ４０６のトランジスタTSS,TSOからTS31の全てをターンオンするとともに、ＧＳＬトランジスタ８０２およびＣＳＬトランジスタ８０４をターンオンする。Si+1がV3 (Vdcp＝4V)まで上昇している間、Ｓｉ＋１以外の全ての信号Ｓは、Ｖ２（Vpass ＝10V）まで上昇するとともに、ＧＳＬ上の信号はV5 (Vgsl＝10V)まで上昇する。ＮＡＮＤストリングプリチャージ段階t1002の終端まで、選択されたＮＡＮＤメモリセルストリングがプリチャージされると判断することができる。選択されたＮＡＮＤフラッシュセルブロック２０２に関連するローカルスイッチ論理ユニット２０８からの出力であるＣＳＬ上のレベルは、ＧＣＳＬのレベルに追従する。
【００４７】
図１０における時間t1003で特定される昇圧段階では、Si-1が０Ｖまで低下し、ＧＳＬ上の信号は０Ｖに戻り、選択されたSiはV1 (Vpgm＝18V)まで上昇し、ＮＡＮＤメモリセルストリングにおける選択されたフローティングゲートメモリセルのチャンネルは、プリチャージレベルから局所的に昇圧される。図１０における時間t1004で特定されるビット線データロード段階では、ビット線電圧を選択されたＮＡＮＤストリングへロードするために、ＳＳはVccまで上昇する。プログラムデータが１である場合、ビット線電圧はＶccであり、選択されたフローティングゲートメモリセルにおけるプリジャージおよび昇圧されたチャンネル電圧が維持される。プログラムデータが０である場合、ビット線電圧は０Ｖであり、選択されたフローティングゲートメモリセルにおけるプリジャージおよび昇圧されたチャンネル電圧が放電される。
【００４８】
特に、図１０における時間t1005で特定されるプログラム段階では、図１０で特定される他の段階よりも長い持続期間がある。プログラム段階t1005の間、全ての信号のレベルが維持される。
【００４９】
図１０における時間t1006で特定されるプログラムリカバリ段階の第１部分では、プログラムリカバリ中での予期せぬプログラムを避けるために、選択されたワード線に対応するＳｉは、０Ｖまで放電される。図１０における時間t1007で特定されるプログラムリカバリ段階の第２部分では、ＣＳＬ上の信号を含む、コアに残っている信号の全てが、放電される。
【００５０】
ＣＳＬトランジスタ８０４および放電トランジスタ８０６は、必ずしもＮＭＯＳトランジスタである必要がなく、同種のアレイに使用される製造方法に応じて、各種タイプの半導体スイッチを選択することができる、ことは当業者には明確である。
【００５１】
したがって、本明細書に記載された階層的な共通ソース線構造のバイアス制御は、２つの主な利点を提供することができる。第１の利点は、消費電力を低減できることである。第２の利点は、放電トランジスタ８０６の配置および活性化によって、残りのＮＡＮＤフラッシュセルブロック２０２に関連するＣＳＬがグランドレベルである間、選択されたＮＡＮＤフラッシュセルブロック２０２に関連するＣＳＬが高電圧レベルであるために、ソース線プログラムレベル（ＧＣＳＬ）をグランドレベルまで高速に放電できることである。上記で説明した構造によれば、ＧＣＳＬが全てのＮＡＮＤフラッシュメモリブロックに提供される構造と比較して、ＧＣＳＬが容量性負荷を有効に低減すると認められる、ことは当業者には明確である。
【００５２】
本願の上記で説明した実施形態は、単なる実施例であることを意図している。本発明の特定の実施形態について、代替物、変更及び変形が、ここに添付された特許請求の範囲によってのみ定められる本発明の範囲から逸脱することなく、当業者により実行することができる。
【符号の説明】
【００５３】
102  ビット線
104  フローティングゲートメモリセル
106  ストリンング選択トランジスタ
108  グランド選択トランジスタ
200  アレイ
202  ＮＡＮＤフラッシュセルブロック
204  グローバルスイッチ論理ユニット
206  ソース線電力発生器
208  ローカルスイッチ論理ユニット
210  行デコーダおよびワード線ドライバの結合体
212  行プリデコーダ
402  行デコーダ
404  ローカルチャージポンプ
406  ワード線ドライバ
502  ＡＮＤゲート
504  センストランジスタ
506  ラッチエネイブルトランジスタ
508  リセットトランジスタ
510  アドレスラッチ
602  空乏型ＮＭＯＳトランジスタ
604  ２入力ＮＡＮＤゲート
606  空乏型ＮＭＯＳトランジスタ
608  ネイティブ(native)ＮＭＯＳトランジスタ
610  エンハンスメントＮＭＯＳトランジスタ
612  Ｖhv
802  グランド選択線（ＧＳＬ）トランジスタ
804  共通ソース線（ＣＳＬ）
806  放電トランジスタ
900  ＮＡＮＤメモリセルストリング
902  ビット線
904  ストリング選択トランジスタ
906  グランド選択トランジスタ
908  奇数ビット選択線トランジスタ
910-0,910-32767,910-34511  ２次元共有ページバッファ
912  偶数ビット選択線トランジスタ
B/LOo  奇数０番ビット線
B/L0e  偶数０番ビット線
B/L32767o  奇数３２７６７番ビット線
B/L32767e  偶数３２７６７番ビット線
B/L34511o  奇数３４５１１番ビット線
B/L34511e  偶数３４５１１番ビット線
CSL  ローカル共通ソース線
GCSL  主電源ソース線
GS  グランド選択信号
GSL  グランド選択線
SSL  ストリング選択線
TSO1,TS1,TS2,...,TS27,TS28,TS29,TS30,TS31  ＮＭＯＳトランジスタ
WLO,WL1,WL2,…WL30,WL31  ワード線
Xp/Xq/Xr/Xt  行事前デコード信号
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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