(57)【特許請求の範囲】
【請求項１】
赤色に対応する第１の画素及び第２の画素と、
緑色に対応する第３の画素及び第４の画素と、
青色に対応する第５の画素及び第６の画素と、
白色に対応する第７の画素、第８の画素及び第９の画素と、
を有し、
前記第１の画素、前記第３の画素、前記第５の画素及び前記第７の画素のそれぞれは、第１の走査線と電気的に接続され、
前記第２の画素、前記第４の画素、前記第６の画素及び前記第８の画素のそれぞれは、前記第１の走査線の次の行に配置された第２の走査線と電気的に接続され、
前記第９の画素は、前記第２の走査線の次の行に配置された第３の走査線と電気的に接続され、
前記第３の走査線は、赤色に対応する画素と電気的に接続されておらず、
前記第３の走査線は、緑色に対応する画素と電気的に接続されておらず、
前記第３の走査線は、青色に対応する画素と電気的に接続されておらず、
前記第２の画素が有する発光素子は、前記第１の画素が有する発光素子よりも発光面積が大きく、
前記第４の画素が有する発光素子は、前記第３の画素が有する発光素子よりも発光面積が大きく、
前記第９の画素が有する発光素子は、前記第７の画素が有する発光素子及び前記第８の画素が有する発光素子よりも発光面積が大きいことを特徴とする表示装置。
【請求項２】
請求項１に記載の前記表示装置とＩＣチップとを有することを特徴とする表示モジュール。
【請求項３】
請求項１に記載の前記表示装置を有することを特徴とする電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は表示装置およびその駆動方法、特に面積階調方式を適用した表示装置及びその駆
動方法に関する。
【背景技術】
【０００２】
近年、画素を発光ダイオード（ＬＥＤ）などの発光素子で形成した、いわゆる自発光型の
表示装置が注目を浴びている。このような自発光型の表示装置に用いられる発光素子とし
ては、有機発光ダイオード（ＯＬＥＤ（Ｏｒｇａｎｉｃ  Ｌｉｇｈｔ  Ｅｍｉｔｔｉｎｇ
Ｄｉｏｄｅ）、有機ＥＬ素子、エレクトロルミネッセンス（Ｅｌｅｃｔｒｏ  Ｌｕｍｉ
ｎｅｓｃｅｎｃｅ：ＥＬ）素子などとも言う）が注目を集めており、ＥＬディスプレイな
どに用いられるようになってきている。ＯＬＥＤなどの発光素子は自発光型であるため、
液晶ディスプレイに比べて画素の視認性が高く、バックライトが不要で応答速度が速い等
の利点がある。また発光素子の輝度は、発光素子に流れる電流値によって制御される。
【０００３】
このような表示装置の発光階調を制御する駆動方式として、デジタル階調方式とアナログ
階調方式とがある。デジタル階調方式はデジタル制御で発光素子をオンオフさせ、階調を
表現している。一方、アナログ階調方式には、発光素子の発光強度をアナログ制御する方
式と発光素子の発光時間をアナログ制御する方式がある。
【０００４】
デジタル階調方式の場合、発光・非発光の２状態しかないため、このままでは、２階調し
か表現できない。そこで、別の手法を組み合わせて、多階調化を図ることが行われている
。多階調化のための手法としては、面積階調方式や時間階調方式を用いられることが多い
。
【０００５】
面積階調方式とは、点灯している部分の面積を制御して、階調を表現する方法である。つ
まり、１つの画素を複数のサブ画素に分割し、点灯しているサブ画素の数や面積を制御し
て、階調を表現している（例えば、特許文献１、特許文献２参照）。面積階調方式の欠点
としては、サブ画素の数を多くすることができないため、高解像度化や多階調化が難しい
ことが挙げられる。
【０００６】
また、時間階調方式とは、発光している期間の長さや、発光した回数を制御して、階調を
表現する方法である。つまり、１フレームを複数のサブフレームに分割し、各サブフレー
ムに、発光回数や発光時間などの重み付けを行い、重み付けの総量（発光回数の総和や、
発光時間の総和）を階調ごとに差を付けることによって、階調を表現している。このよう
な時間階調方式を用いると、擬似輪郭（または偽輪郭）などと呼ばれる表示不良を起こす
ことが知られており、その対策が検討されている（例えば、特許文献３〜特許文献９参照
）。
【０００７】
しかしながら、さまざまな擬似輪郭を低減する方法が提案されているが、擬似輪郭低減の
効果はまだ十分に得られていない。
【０００８】
例えば、特許文献４における図１を参照する。そして、画素Ａでは階調１２７を表現し、
その隣の画素Ｂでは、階調１２８を表現するとする。その場合の、各サブフレームにおけ
る点灯・非点灯の状態を、図６０に示す。例えば、視線が動かずに、ずっと画素Ａのみ、
もしくは、画素Ｂのみを見ていた場合を図６０（Ａ）に示す。この場合、擬似輪郭は生じ
ない。なぜなら、視線が通っていった場所の明るさについて、和を取ったもので、目が明
るさを感じる。よって、画素Ａでは、階調が１２７（＝１＋２＋４＋８＋１６＋３２＋３
２＋３２）であると感じ、画素Ｂでは、階調が１２８（＝３２＋３２＋３２＋３２）であ
ると感じる。すなわち、正しい階調を目が感じていることになる。
【０００９】
一方、視線が、画素Ａから画素Ｂへ、もしくは、画素Ｂから画素Ａに移ったとする。その
場合を図６０（Ｂ）に示す。この場合、視線の動き方によって、あるときは、階調が９６
（＝３２＋３２＋３２）と感じ、あるときは、階調が１５９（＝１＋２＋４＋８＋１６＋
３２＋３２＋３２＋３２）と感じてしまう。本来は、階調が１２７と１２８に見えるべき
であるのに、階調が９６や１５９に見えてしまい擬似輪郭が発生してしまう。
【００１０】
図６０では、８ビット階調（２５６階調）の場合について示した。次に、図６１では、６
ビット階調（６４階調）の場合を示す。ここでも同様に、視線の動き方によって、あると
きは、階調が１６（＝１６）と感じ、あるときは、階調が４７（＝１＋２＋４＋８＋１６
＋１６）と感じてしまう。本来は、階調が３１と３２に見えるべきであるのに、階調が１
６や４７に見えてしまい擬似輪郭が発生してしまう。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１１−７３１５８号公報
【特許文献２】特開２００１−１２５５２６号公報
【特許文献３】特許第２９０３９８４号公報
【特許文献４】特許第３０７５３３５号公報
【特許文献５】特許第２６３９３１１号公報
【特許文献６】特許第３３２２８０９号公報
【特許文献７】特開平１０−３０７５６１号公報
【特許文献８】特許第３５８５３６９号公報
【特許文献９】特許第３４８６８８４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
このように、従来の面積階調方式だけでは、高解像度化や多階調化が難しく、従来の時間
階調方式だけでは、擬似輪郭が発生してしまい、画質の劣化を抑えることが十分ではなか
った。
【００１３】
本発明はこのような問題点に鑑み、多階調表示が可能であると同時に、少ないサブフレー
ム数で構成され、擬似輪郭を低減できる表示装置、およびそれを用いた駆動方法を提供す
ることを目的とする。
【課題を解決するための手段】
【００１４】
本発明の一は、発光素子が設けられたｍ個（ｍはｍ≧２の整数）のサブ画素を含む画素を
複数有する表示装置の駆動方法であって、ｍ個のサブ画素の面積比を２０：２１：２２：
・・・・：２ｍ−３：２ｍ−２：２ｍ−１とし、ｍ個のサブ画素の点灯期間において、１
フレームに、複数のサブフレームから構成されるｋ個（ｋはｋ≧２の整数）のサブフレー
ム群を設けるとともに、ｋ個のサブフレーム群の各々において、点灯期間の長さの比が２
０：２ｍ：２２ｍ：・・・・：２（ｎ−３）ｍ：２（ｎ−２）ｍ：２（ｎ−１）ｍとなる
ｎ個（ｎはｎ≧２の整数）のサブフレームを設け、ｋ個の各サブフレーム群において、点
灯期間の長さが同じサブフレームの出現順序が概ね同じようになるように配置し、サブフ
レームにおいて、ｍ個のサブ画素の点灯状態または非点灯状態を選択することによって、
画素の階調を表現することにある。
【００１５】
本発明の一は、発光素子が設けられたｍ個（ｍはｍ≧２の整数）のサブ画素を含む画素を
複数有する表示装置の駆動方法であって、ｍ個のサブ画素の面積比を２０：２１：２２：
・・・・：２ｍ−３：２ｍ−２：２ｍ−１とし、ｍ個のサブ画素の点灯期間において、１
フレームに、複数のサブフレームから構成されるｋ個（ｋはｋ≧２の整数）のサブフレー
ム群を設けるとともに、１フレームを点灯期間の長さの比が２０：２ｍ：２２ｍ：・・・
・：２（ｎ−３）ｍ：２（ｎ−２）ｍ：２（ｎ−１）ｍとなるｎ個（ｎはｎ≧２の整数）
の第１のサブフレームに分割し、ｎ個の第１のサブフレームの各々を、当該第１のサブフ
レームの概ね１／ｋの長さの点灯期間を有するｋ個の第２のサブフレームに分割し、ｎ個
の第１のサブフレームの各々において、ｋ個に分割された第２のサブフレームの各々を、
点灯期間の長さが同じ第２のサブフレームの出現順序が概ね同じになるようにｋ個のサブ
フレーム群の各々に１個ずつ配置し、各第２のサブフレームにおいて、ｍ個のサブ画素の
点灯状態または非点灯状態を選択することによって、画素の階調を表現することにある。
【００１６】
本発明の一は、発光素子が設けられたｍ個（ｍはｍ≧２の整数）のサブ画素を含む画素を
複数有する表示装置の駆動方法であって、ｍ個のサブ画素の面積比を２０：２１：２２：
・・・・：２ｍ−３：２ｍ−２：２ｍ−１とし、ｍ個のサブ画素の点灯期間において、１
フレームに、複数のサブフレームから構成されるｋ個（ｋはｋ≧２の整数）のサブフレー
ム群を設けるとともに、１フレームを点灯期間の長さの比が２０：２ｍ：２２ｍ：・・・
・：２（ｎ−３）ｍ：２（ｎ−２）ｍ：２（ｎ−１）ｍとなるｎ個（ｎはｎ≧２の整数）
の第１のサブフレームに分割し、ｎ個の第１のサブフレームのうち少なくとも１個の第１
のサブフレームを、当該第１のサブフレームの概ね１／（ａ×ｋ）（ａはａ≧２の整数）
の長さの点灯期間を有する（ａ×ｋ）個の第２のサブフレームに分割し、ｎ個の第１のサ
ブフレームにおいて、（ａ×ｋ）個に分割された第２のサブフレームの各々をｋ個のサブ
フレーム群の各々にａ個ずつ配置し、ｎ個の第１のサブフレームの残りの第１のサブフレ
ームの各々を、当該第１のサブフレームの概ね１／ｋの長さの点灯期間を有するｋ個の第
２のサブフレームに分割し、残りの第１のサブフレームの各々においてｋ個に分割された
第２のサブフレームの各々をｋ個のサブフレーム群の各々に１個ずつ配置し、分割されて
配置された第２のサブフレームは、ｋ個の各サブフレーム群において、点灯期間の長さが
同じ第２のサブフレームの出現順序が概略同じになるよう配置されており、各第２のサブ
フレームにおいて、ｍ個のサブ画素の点灯状態または非点灯状態を選択することによって
、画素の階調を表現することにある。
【００１７】
なお、本発明において、点灯期間を（ａ×ｋ）個に分割するサブフレームが、ｎ個のサブ
フレームのうち最長の点灯期間を有するサブフレームであってもよい。
【００１８】
なお、本発明において、ｋ個の各サブフレーム群において、各サブフレーム群を構成する
サブフレームが点灯期間の昇順もしくは降順に配置されていてもよい。また、各サブフレ
ーム群を構成するサブフレームのうち、最長の点灯期間を有するサブフレームのうち少な
くとも１個のサブフレームと２番目に長い点灯期間を有するサブフレームとの順序が逆に
なっていてもよい。
【００１９】
なお、本発明の駆動方法において、階調が低階調では、画素の輝度と階調の関係が線形に
なり、階調が高階調では、画素の輝度と階調の関係が非線形になってもよい。
【００２０】
本発明は、前記本発明の駆動方法を行う表示装置であって、ｍ個のサブ画素はそれぞれ、
発光素子と、信号線と、走査線と、第１の電源線と、第２の電源線と、選択トランジスタ
と、駆動トランジスタとを有し、選択トランジスタは、第１の電極が信号線と電気的に接
続され、第２の電極が駆動トランジスタのゲート電極と電気的に接続され、駆動トランジ
スタは、第１の電極が第１の電源線と電気的に接続され、発光素子は、第１の電極が駆動
トランジスタの第２の電極と電気的に接続され、第２の電極が第２の電源線に接続される
ことを特徴とする表示装置である。
【００２１】
なお、本発明の表示装置において、ｍ個のサブ画素で、信号線、もしくは走査線、もしく
は第１の電源線が共有されていてもよい。
【００２２】
なお、本発明の表示装置において、画素が有する信号線の本数が２本以上ｍ本以下であり
、ｍ個のサブ画素のいずれか一のサブ画素が有する選択トランジスタが、他のサブ画素が
有する選択トランジスタと異なる信号線と電気的に接続されてもよい。
【００２３】
なお、本発明の表示装置において、画素が有する走査線の本数が２本以上であり、ｍ個の
サブ画素のいずれか一のサブ画素が有する選択トランジスタが、他のサブ画素が有する選
択トランジスタと異なる走査線と電気的に接続されてもよい。
【００２４】
なお、本発明の表示装置において、画素が有する第１の電源線の本数が２本以上ｍ本以下
であり、ｍ個のサブ画素のいずれか一のサブ画素が有する駆動トランジスタが、他のサブ
画素が有する駆動トランジスタと異なる第１の電源線と電気的に接続されてもよい。
【００２５】
ここで、サブフレーム群とは、複数のサブフレームで構成されるグループを指す。なお、
１フレームに複数のサブフレーム群を設ける場合、各サブフレーム群を構成するサブフレ
ームの数に限定はない。ただし、概ね等しいサブフレーム数で構成するのが望ましい。ま
た、各サブフレーム群の点灯期間の長さに限定はない。ただし、各サブフレーム群で、点
灯期間の長さを概ね等しくするのが望ましい。
【００２６】
なお、サブフレームの分割とは、サブフレームの有する点灯期間の長さを分けることを言
う。
【００２７】
なお、本発明においては、１画素とは、１つの色要素を示すものとする。従って、Ｒ（赤
）Ｇ（緑）Ｂ（青）の色要素からなるカラー表示装置の場合には、画像の最小単位は、Ｒ
の画素とＧの画素とＢの画素との３画素から構成されるものとする。なお、色要素は、３
色に限定されず、それ以上の数を用いてもよいし、ＲＧＢ以外の色を用いてもよい。例え
ば、白色（Ｗ）を加えてＲＧＢＷとしてもよい。また、ＲＧＢに、例えば、イエロー、シ
アン、マゼンダなど１色以上を追加したものでもよい。また、例えば、ＲＧＢの中の少な
くとも１色について、類似した色を追加してもよい。例えば、Ｒ、Ｇ、Ｂ１、Ｂ２として
もよい。Ｂ１とＢ２とは、どちらも青色であるが、波長が異なっている。このような色要
素を用いることにより、より実物に近い表示を行うことができたり、消費電力を低減した
りすることができる。なお、１つの色要素について、複数の領域を用いて明るさを制御し
てもよい。この場合は、１つの色要素を１画素とし、その明るさを制御する各領域をサブ
画素とする。よって、例えば、面積階調方式を行う場合、１つの色要素につき、明るさを
制御する領域が複数あり、その全体で階調を表現するわけであるが、明るさを制御する各
領域をサブ画素とする。よって、その場合は、１つの色要素は、複数のサブ画素で構成さ
れることとなる。また、その場合、サブ画素によって、表示に寄与する領域の大きさが異
なっている場合がある。また、１つの色要素につき複数ある、明るさを制御する領域にお
いて、つまり、１つの色要素を構成する複数のサブ画素において、各々に供給する信号を
わずかに異ならせるようにして、視野角を広げるようにしてもよい。
【００２８】
なお、本発明において、画素は、マトリクス状に配置（配列）されている場合を含んでい
る。ここで、画素がマトリクスに配置（配列）されているとは、縦方向もしくは横方向に
おいて、直線上に並んで配置されている場合や、ギザギザな線上に並んでいる場合を含ん
でいる。よって、例えば３色の色要素（例えばＲＧＢ）でフルカラー表示を行う場合に、
ストライプ配置されている場合や、３つの色要素のドットがいわゆるデルタ配置されてい
る場合も含むものとする。さらに、ベイヤー配置されている場合も含んでいる。
【００２９】
なお、本発明において、トランジスタは、様々な形態のトランジスタを適用させることが
できる。よって、適用可能なトランジスタの種類に限定はない。従って、例えば、非晶質
シリコンや多結晶シリコンに代表される非単結晶半導体膜を有する薄膜トランジスタ（Ｔ
ＦＴ）などを適用することができる。これらにより、製造温度が高くなくても製造できた
り、低コストで製造できたり、大型基板上に製造できたり、透明基板上に製造できたり、
光を透過させることが可能なトランジスタを製造できたり、トランジスタを用いて表示素
子での光の透過を制御したりする事ができる。また、半導体基板やＳＯＩ基板を用いて形
成されるＭＯＳ型トランジスタ、接合型トランジスタ、バイポーラトランジスタなどを適
用することができる。これらにより、バラツキの少ないトランジスタを製造できたり、電
流供給能力の高いトランジスタを製造できたり、サイズの小さいトランジスタを製造でき
たり、消費電力の少ない回路を構成したりすることができる。また、ＺｎＯ、ａ−ＩｎＧ
ａＺｎＯ、ＳｉＧｅ、ＧａＡｓなどの化合物半導体を有するトランジスタや、さらに、そ
れらを薄膜化した薄膜トランジスタなどを適用することができる。これらにより、製造温
度が高くなくても製造できたり、室温で製造できたり、耐熱性の低い基板、例えばプラス
チック基板やフィルム基板に直接トランジスタを形成したりすることができる。また、イ
ンクジェットや印刷法を用いて作成したトランジスタなどを適用することができる。これ
らにより、室温で製造したり、真空度の低い状態で製造したり、大型基板で製造したりす
ることができる。また、マスク（レチクル）を用いなくても製造することが可能となるた
め、トランジスタのレイアウトを容易に変更することができる。また、有機半導体やカー
ボンナノチューブを有するトランジスタ、その他のトランジスタを適用することができる
。これらにより、曲げることが可能な基板上にトランジスタを形成することができる。な
お、非単結晶半導体膜には水素またはハロゲンが含まれていてもよい。また、トランジス
タが配置されている基板の種類は、様々なものを用いることができ、特定のものに限定さ
れることはない。従って例えば、単結晶基板、ＳＯＩ基板、ガラス基板、石英基板、プラ
スチック基板、紙基板、セロファン基板、石材基板、ステンレス・スチル基板、ステンレ
ス・スチル・ホイルを有する基板などに配置することができる。また、ある基板でトラン
ジスタを形成し、その後、別の基板にトランジスタを移動させて、別の基板上に配置する
ようにしてもよい。これらの基板を用いることにより、特性のよいトランジスタを形成し
たり、消費電力の小さいトランジスタを形成したり、壊れにくい装置にしたり、耐熱性を
持たせたりすることができる。
【００３０】
なお、本発明において、接続されているとは、電気的に接続されていることと同義である
。したがって、本発明が開示する構成において、所定の接続関係に加え、その間に電気的
な接続を可能とする他の素子（例えば、別の素子やスイッチなど）が配置されていてもよ
い。
【００３１】
なお、本発明に示すスイッチは、様々な形態のものを用いることができ、一例として、電
気的スイッチや機械的なスイッチなどがある。つまり、電流の流れを制御できるものであ
ればよく、特定のものに限定されず、様々なものを用いることができる。例えば、トラン
ジスタでもよいし、ダイオード（例えば、ＰＮダイオード、ＰＩＮダイオード、ショット
キーダイオード、ダイオード接続のトランジスタなど）でもよいし、サイリスタでもよい
し、それらを組み合わせた論理回路でもよい。よって、スイッチとしてトランジスタを用
いる場合、そのトランジスタは、単なるスイッチとして動作するため、トランジスタの極
性（導電型）は特に限定されない。ただし、オフ電流が少ない方が望ましい場合、オフ電
流が少ない方の極性のトランジスタを用いることが望ましい。オフ電流が少ないトランジ
スタとしては、ＬＤＤ領域を設けているものやマルチゲート構造にしているもの等がある
。また、スイッチとして動作させるトランジスタのソース端子の電位が、低電位側電源（
ＶＳＳ、ＧＮＤ、０Ｖなど）に近い状態で動作する場合はＮチャネル型を、反対に、ソー
ス端子の電位が、高電位側電源（ＶＤＤなど）に近い状態で動作する場合はＰチャネル型
を用いることが望ましい。なぜなら、ゲート・ソース間電圧の絶対値を大きくできるため
、スイッチとして、動作しやすいからである。なお、Ｎチャネル型とＰチャネル型の両方
を用いて、ＣＭＯＳ型のスイッチにしてもよい。ＣＭＯＳ型のスイッチにすると、Ｐチャ
ネル型かＮチャネル型かのどちらかのスイッチが導通すれば電流を流すことができるため
、スイッチとして機能しやすくなる。例えば、スイッチへの入力信号の電圧が高い場合で
も、低い場合でも、適切に電圧を出力させることができる。また、スイッチをオン・オフ
させるための信号の電圧振幅値を小さくすることができるので、消費電力を小さくするこ
ともできる。
【００３２】
なお、本発明において、ある物の上に形成されている、あるいは、〜上に形成されている
、というように、〜の上に、あるいは、〜上に、という記載については、ある物の上に直
接接していることに限定されない。直接接してはいない場合、つまり、間に別のものが挟
まっている場合も含むものとする。従って例えば、層Ａの上に（もしくは層Ａ上に）、層
Ｂが形成されている、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と
、層Ａの上に直接接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直
接接して層Ｂが形成されている場合とを含むものとする。また、〜の上方に、という記載
についても同様であり、ある物の上に直接接していることに限定されず、間に別のものが
挟まっている場合も含むものとする。従って例えば、層Ａの上方に、層Ｂが形成されてい
る、という場合は、層Ａの上に直接接して層Ｂが形成されている場合と、層Ａの上に直接
接して別の層（例えば層Ｃや層Ｄなど）が形成されていて、その上に直接接して層Ｂが形
成されている場合とを含むものとする。なお、〜の下に、あるいは、〜の下方に、の場合
についても、同様であり、直接接している場合と、接していない場合とを含むこととする
。
【００３３】
なお、本発明において、半導体装置とは、半導体素子（トランジスタやダイオードなど）
を含む回路を有する装置をいう。また、半導体特性を利用することで機能しうる装置全般
でもよい。また、表示装置とは、表示素子（液晶素子や発光素子など）を有する装置のこ
とを言う。なお、基板上に液晶素子やＥＬ素子などの表示素子を含む複数の画素やそれら
の画素を駆動させる周辺駆動回路が形成された表示パネル本体のことでもよい。さらに、
フレキシブルプリントサーキット（ＦＰＣ）やプリント配線基盤（ＰＷＢ）が取り付けら
れたもの（ＩＣや抵抗素子や容量素子やインダクタやトランジスタなど）も含んでもよい
。さらに、偏光板や位相差板などの光学シートを含んでいてもよい。さらに、バックライ
ト（導光板やプリズムシートや拡散シートや反射シートや光源（ＬＥＤや冷陰極管など）
を含んでいてもよい）を含んでいてもよい。
【００３４】
なお、本発明の表示装置は、様々な形態を用いたり、様々な表示素子を有したりすること
ができる。例えば、ＥＬ素子（有機ＥＬ素子、無機ＥＬ素子又は有機物及び無機物を含む
ＥＬ素子）、電子放出素子、液晶素子、電子インク、グレーティングライトバルブ（ＧＬ
Ｖ）、プラズマディスプレイ（ＰＤＰ）、デジタル・マイクロミラー・デバイス（ＤＭＤ
）、圧電セラミックディスプレイ、カーボンナノチューブ、など、電気磁気的作用により
コントラストが変化する表示媒体を適用することができる。なお、ＥＬ素子を用いた表示
装置としてはＥＬディスプレイ、電子放出素子を用いた表示装置としてはフィールドエミ
ッションディスプレイ（ＦＥＤ）やＳＥＤ方式平面型ディスプレイ（ＳＥＤ：Ｓｕｒｆａ
ｃｅ−ｃｏｎｄｕｃｔｉｏｎ  Ｅｌｅｃｔｒｏｎ−ｅｍｉｔｔｅｒ  Ｄｉｓｐｌｙ）など
、液晶素子を用いた表示装置としては液晶ディスプレイ、透過型液晶ディスプレイ、半透
過型液晶ディスプレイ、反射型液晶ディスプレイ、電子インクを用いた表示装置としては
電子ペーパーがある。
【００３５】
なお、本明細書中における発光素子とは、表示素子の中で、素子に流れる電流値によって
発光輝度を制御することが可能な素子のことを指す。代表的には、ＥＬ素子を指す。ＥＬ
素子以外にも、例えば、電子放出素子なども発光素子に含まれる。
【００３６】
なお、本明細書中では、表示素子として主に発光素子を有する場合を例に挙げて説明する
が、本発明の内容において、表示素子は発光素子に限定されない。上記に示した、様々な
表示素子を適用することができる。
【発明の効果】
【００３７】
本発明では、面積階調方式と時間階調方式を組み合わせることにより、多階調表示が可能
となるとともに、擬似輪郭を低減することが可能となる。したがって、表示品位が向上し
、綺麗な画像をみることが出来るようになる。また、従来の時間階調方式よりもデューテ
ィー比（１フレームにおける点灯期間の割合）を向上させることができ、発光素子にかか
る電圧が小さくなる。したがって、消費電力を低減でき、発光素子の劣化も少なくなる。
【図面の簡単な説明】
【００３８】
【図１】本発明の駆動方式によるサブフレーム及びサブ画素の選択方法の一例を示す図。
【図２】本発明の駆動方式において、擬似輪郭が低減する効果を示す図。
【図３】本発明の駆動方式によるサブフレーム及びサブ画素の選択方法の一例を示す図。
【図４】本発明の駆動方式において、擬似輪郭が低減する効果を示す図。
【図５】本発明の駆動方式によるサブフレーム及びサブ画素の選択方法の一例を示す図。
【図６】本発明の駆動方式において、擬似輪郭が低減する効果を示す図。
【図７】本発明の駆動方式によるサブフレーム及びサブ画素の選択方法の一例を示す図。
【図８】本発明の駆動方式において、擬似輪郭が低減する効果を示す図。
【図９】本発明の駆動方式によるサブフレーム及びサブ画素の選択方法の一例を示す図。
【図１０】本発明の駆動方式において、擬似輪郭が低減する効果を示す図。
【図１１】本発明の駆動方式によるサブフレーム及びサブ画素の選択方法の一例を示す図。
【図１２】本発明の駆動方式において、擬似輪郭が低減する効果を示す図。
【図１３】本発明の駆動方式によるサブフレーム及びサブ画素の選択方法の一例を示す図。
【図１４】本発明の駆動方式において、擬似輪郭が低減する効果を示す図。
【図１５】本発明の駆動方式によるサブフレーム及びサブ画素の選択方法の一例を示す図。
【図１６】本発明の駆動方式において、擬似輪郭が低減する効果を示す図。
【図１７】本発明の駆動方式によるサブフレーム及びサブ画素の選択方法の一例を示す図。
【図１８】本発明の駆動方式によるサブフレーム及びサブ画素の選択方法の一例を示す図。
【図１９】本発明の駆動方式によるサブフレーム及びサブ画素の選択方法の一例を示す図。
【図２０】本発明の駆動方式によるサブフレーム及びサブ画素の選択方法の一例を示す図。
【図２１】本発明の駆動方式でガンマ補正を行った場合のサブフレーム及びサブ画素の選択方法の一例を示す図。
【図２２】本発明の駆動方式でガンマ補正を行った場合の階調と輝度の関係を示す図。
【図２３】本発明の駆動方式でガンマ補正を行った場合のサブフレーム及びサブ画素の選択方法の一例を示す図。
【図２４】本発明の駆動方式でガンマ補正を行った場合の階調と輝度の関係を示す図。
【図２５】画素の信号を書き込む期間と点灯期間が分離されている場合のタイミングチャートの一例を示す図。
【図２６】画素の信号を書き込む期間と点灯期間が分離されている場合の画素構成の一例を示す図。
【図２７】画素の信号を書き込む期間と点灯期間が分離されている場合の画素構成の一例を示す図。
【図２８】画素の信号を書き込む期間と点灯期間が分離されている場合の画素構成の一例を示す図。
【図２９】画素の信号を書き込む期間と点灯期間が分離されていない場合のタイミングチャートの一例を示す図。
【図３０】画素の信号を書き込む期間と点灯期間が分離されていない場合の画素構成の一例を示す図。
【図３１】１ゲート選択期間中に２行分選択するためのタイミングチャートの一例を示す図。
【図３２】画素の信号を消去する動作を行う場合のタイミングチャートの一例を示す図。
【図３３】画素の信号を消去する動作を行う場合の画素構成の一例を示す図。
【図３４】画素の信号を消去する動作を行う場合の画素構成の一例を示す図。
【図３５】画素の信号を消去する動作を行う場合の画素構成の一例を示す図。
【図３６】本発明の駆動方式を用いた表示装置の画素部レイアウトの一例を示す図。
【図３７】本発明の駆動方式を用いた表示装置の画素部レイアウトの一例を示す図。
【図３８】本発明の駆動方式を用いた表示装置の画素部レイアウトの一例を示す図。
【図３９】本発明の駆動方式を用いた表示装置の画素部レイアウトの一例を示す図。
【図４０】本発明の駆動方式を用いた表示装置の画素部レイアウトの一例を示す図。
【図４１】本発明の駆動方式を用いた表示装置の一例を示す図。
【図４２】本発明の駆動方式を用いた表示装置の一例を示す図。
【図４３】本発明の駆動方式を用いた表示装置の一例を示す図。
【図４４】本発明の表示装置の構成の一例を示す図。
【図４５】本発明の表示装置の構成の一例を示す図。
【図４６】本発明の表示装置の構成の一例を示す図。
【図４７】本発明の表示装置に用いるトランジスタの構造を示す図。
【図４８】本発明の表示装置に用いるトランジスタの製造方法を説明する図。
【図４９】本発明の表示装置に用いるトランジスタの製造方法を説明する図。
【図５０】本発明の表示装置に用いるトランジスタの製造方法を説明する図。
【図５１】本発明の表示装置に用いるトランジスタの製造方法を説明する図。
【図５２】本発明の表示装置に用いるトランジスタの製造方法を説明する図。
【図５３】本発明の表示装置に用いるトランジスタの製造方法を説明する図。
【図５４】本発明の駆動方式を制御するハードウェアの一例を示す図。
【図５５】本発明の駆動方式を用いたＥＬモジュールの一例を示す図。
【図５６】本発明の駆動方式を用いた表示パネルの構成例を示す図。
【図５７】本発明の駆動方式を用いた表示パネルの構成例を示す図。
【図５８】本発明の駆動方式を用いたＥＬテレビ受像機の一例を示す図。
【図５９】本発明の駆動方式が適用される電子機器の一例を示す図。
【図６０】従来の駆動方式において、擬似輪郭が発生する状態を示す図。
【図６１】従来の駆動方式において、擬似輪郭が発生する状態を示す図。
【図６２】本発明の表示装置に用いる表示パネルの構成の一例を示す図。
【図６３】本発明の表示装置に用いる発光素子の構成の一例を示す図。
【図６４】本発明の表示装置の構成の一例を示す図。
【図６５】本発明の表示装置の構成の一例を示す図。
【図６６】本発明の表示装置の構成の一例を示す図。
【図６７】本発明の表示装置の構成の一例を示す図。
【図６８】本発明の表示装置の構成の一例を示す図。
【発明を実施するための形態】
【００３９】
以下に、本発明の実施の形態を図面に基づいて説明する。ただし、本発明は多くの異なる
態様で実施することが可能であり、本発明の趣旨及びその範囲から逸脱することなくその
形態及び詳細を様々に変更し得ることは当業者であれば容易に理解される。従って、本実
施の形態の記載内容に限定して解釈されるものではない。
【００４０】
（実施の形態１）
本実施形態では、本発明の駆動方式を６ビット表示（６４階調）の場合に適用した例につ
いて述べる。
【００４１】
本実施形態に係る駆動方式は、１つの画素を複数のサブ画素に分割し、点灯しているサブ
画素の数や面積を制御して階調を表現する面積階調方式と、１フレームを複数のサブフレ
ームに分割し、各サブフレームに、発光回数や発光時間などの重み付けを行い、重み付け
の総量を階調ごとに差を付けることによって階調を表現する時間階調方式を組み合わせる
ものである。つまり、１つの画素を、ｍ個のサブ画素に分割し、ｍ個のサブ画素の面積比
を２０：２１：２２：・・・・：２ｍ−３：２ｍ−２：２ｍ−１とする。また、１フレー
ムに、複数のサブフレームから構成されるｋ個（ｋはｋ≧２の整数）のサブフレーム群を
設けるとともに、１フレームをｎ個のサブフレームに分割し、ｎ個のサブフレームの点灯
期間の長さの比を２０：２ｍ：２２ｍ：・・・・：２（ｎ−３）ｍ：２（ｎ−２）ｍ：２
（ｎ−１）ｍとする。さらに、ｎ個の各サブフレームを、当該サブフレームの概ね１／ｋ
の長さの点灯期間を有するｋ個のサブフレームに分割し、ｋ個の各サブフレーム群に１個
ずつ配置する。このとき、ｋ個のサブフレーム群で、サブフレームの出現順序が概ね同じ
になるように、サブフレームを配置する。そして、各サブフレームにおいてｍ個の各サブ
画素の点灯のさせ方を制御することにより、階調を表現する。
【００４２】
始めに、各階調の表現方法、つまり、各階調において、各サブフレームで各サブ画素をど
のように点灯させるのかについて説明する。本実施形態では、１つの画素を、各サブ画素
の面積比が１：２となるように、２個のサブ画素（ＳＰ１、ＳＰ２）に分割するとともに
、１フレームに２個のサブフレーム群（ＳＦＧ１、ＳＦＧ２）を設け、１フレームを、各
サブフレームの点灯期間の比率が１：４：１６となるように、３個のサブフレーム（ＳＦ
１、ＳＦ２、ＳＦ３）に分割した場合を例に挙げて説明する。なお、この例は、ｍ＝２、
ｎ＝３、ｋ＝２に対応する。
【００４３】
ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間をＳ
Ｆ１＝１、ＳＦ２＝４、ＳＦ３＝１６とする。
【００４４】
本実施形態では、点灯期間の比率が１：４：１６となるように、１フレームを３個に分割
して得られたサブフレーム（ＳＦ１〜ＳＦ３）のそれぞれを、当該サブフレームの１／２
の長さの点灯期間を有する２個のサブフレームにさらに分割する。つまり、点灯期間１を
有するＳＦ１を、点灯期間０．５を有する２個のサブフレームＳＦ１１、ＳＦ２１に分割
する。同様に、点灯期間４を有するＳＦ２を、点灯期間２を有する２個のサブフレームＳ
Ｆ１２、ＳＦ２２に分割し、点灯期間１６を有するＳＦ３を、点灯期間８を有する２個の
サブフレームＳＦ１３、ＳＦ２３に分割する。そして、ＳＦ１１、ＳＦ１２、ＳＦ１３を
サブフレーム群１（ＳＦＧ１）に、ＳＦ２１、ＳＦ２２、ＳＦ２３をサブフレーム群２（
ＳＦＧ２）に配置する。このとき、サブフレーム群１とサブフレーム群２とで、ＳＦ１１
、ＳＦ１２、ＳＦ１３とＳＦ２１、ＳＦ２２、ＳＦ２３の出現順序を同じにする。
【００４５】
これにより、２個の各サブフレーム群はそれぞれ３個のサブフレームから構成され、各サ
ブフレームの点灯期間はＳＦ１１＝０．５、ＳＦ１２＝２、ＳＦ１３＝８、ＳＦ２１＝０
．５、ＳＦ２２＝２、ＳＦ２３＝８となる。
【００４６】
この場合の各階調の表現方法を図１に示す。なお、図１の見方として、各サブフレームに
おいて○印がついているサブ画素は点灯し、×印がついているサブ画素は非点灯であるこ
とを示している。
【００４７】
本発明では、各サブ画素の面積と各サブフレームの点灯期間の積を、実質的な発光強度と
考える。例えば、サブフレーム群１において、点灯期間０．５を有するＳＦ１１では、面
積１のサブ画素１のみが点灯した場合の発光強度は１×０．５＝０．５となり、面積２の
サブ画素２のみが点灯した場合の発光強度は２×０．５＝１となる。同様に、点灯期間２
を有するＳＦ１２では、サブ画素１のみが点灯した場合の発光強度は２となり、サブ画素
２のみが点灯した場合の発光強度は４となる。同様に、点灯期間８を有するＳＦ１３では
、サブ画素１のみが点灯した場合の発光強度は８となり、サブ画素２のみが点灯した場合
の発光強度は１６となる。なお、サブフレーム群２を構成するサブフレームでも同様に発
光強度が定められる。このように、サブ画素の面積とサブフレームの点灯期間の組合せに
よって、異なる発光強度を作り出すことができ、この発光強度でもって階調を表現する。
【００４８】
次に、階調の表現方法、つまり、各サブフレームの選択方法の一例について述べる。特に
、点灯期間の長さが等しいサブフレームに関して、サブフレームの選択に次のような規則
性がある方が望ましい。
【００４９】
例えば、点灯期間０．５を有するサブフレームＳＦ１１とＳＦ２１については、選択・非
選択の状態を一致させるとともに、サブ画素の点灯・非点灯の状態も一致させる。つまり
、ＳＦ１１を選択すればＳＦ２１も選択し、ＳＦ１１を選択しなければＳＦ２１も選択し
ない。また、例えば、ＳＦ１１でサブ画素１が点灯すればＳＦ２１でもサブ画素１を点灯
させ、ＳＦ１１でサブ画素２が点灯すればＳＦ２１でもサブ画素２を点灯させる。なぜな
ら、元来は点灯期間が１のサブフレームであり、それをＳＦ１１とＳＦ２１に分割しただ
けであるからである。同様に、点灯期間２を有するサブフレームＳＦ１２とＳＦ２２も選
択・非選択の状態を一致させるとともに、サブ画素の点灯・非点灯の状態も一致させる。
なぜなら、ＳＦ１２とＳＦ２２は元来点灯期間が４のサブフレームを分割したものである
からである。同様に、点灯期間８を有するサブフレームＳＦ１３とＳＦ２３も選択・非選
択の状態を一致させるとともに、サブ画素の点灯・非点灯の状態も一致させる。なぜなら
、ＳＦ１３とＳＦ２３は元来点灯期間が１６のサブフレームを分割したものであるからで
ある。
【００５０】
このため、例えば、階調１を表現する場合は、ＳＦ１１とＳＦ２１とでサブ画素１を点灯
させる。また、階調２を表現する場合は、ＳＦ１１とＳＦ２１とでサブ画素２を点灯させ
る。また、階調３を表現する場合は、ＳＦ１１とＳＦ２１とでサブ画素１とサブ画素２を
点灯させる。また、階調６を表現する場合は、ＳＦ１１とＳＦ２１とでサブ画素２を点灯
させ、ＳＦ１２とＳＦ２２とでサブ画素１を点灯させる。その他の階調についても同様に
、各サブフレームで点灯させる各サブ画素を選択する。
【００５１】
以上のように、各サブフレームで点灯させるサブ画素を選択することにより、６ビット階
調（６４階調）を表現することができる。
【００５２】
本発明の駆動方式を用いると、擬似輪郭を低減させることができる。例えば、図１におい
て、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。その
場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図２に示す。
【００５３】
ここで、図２の見方を説明する。図２は、１フレームでの画素の点灯・非点灯の状態を示
す図である。図２の横方向は時間を示し、縦方向は画素の位置を示している。そして、図
２に示された四角形の縦方向の長さが、各サブ画素の面積比を示し、横方向の長さが、各
サブフレームの点灯期間の長さの比を示している。また、図２に描かれたそれぞれの四角
形の面積が、発光強度を示している。
【００５４】
例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２６（＝２＋
８＋１６）と感じ、あるときは、階調が２９（＝１６＋１＋４＋８）と感じる。本来は、
階調が３１と３２に見えるべきであるのに、階調が２６や２９に見えてしまい、擬似輪郭
が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくなるため、従来の
駆動方式を用いるよりも擬似輪郭が低減される。
【００５５】
なお、本実施形態では、サブフレーム群と同じ個数に分割する前のサブフレーム（ＳＦ１
、ＳＦ２、ＳＦ３）の点灯期間の長さは１、４、１６であるとしたが、これに限定されな
い。
【００５６】
また、本実施形態では、点灯期間の比率が１：４：１６である３個のサブフレーム（ＳＦ
１、ＳＦ２、ＳＦ３）のそれぞれを、さらに、サブフレーム群の個数と同じ２個のサブフ
レーム（ＳＦ１１〜ＳＦ２３）に分割したが、各サブフレームの分割数は、サブフレーム
群の個数と異なっていてもよい。
【００５７】
例えば、点灯期間の長さの比が２０：２ｍ：２２ｍ：・・・・：２（ｎ−３）ｍ：２（ｎ
−２）ｍ：２（ｎ−１）ｍであるｎ個のサブフレームのうち少なくとも１個のサブフレー
ムを、当該サブフレームの概ね１／（ａ×ｋ）（ａはａ≧２の整数）の長さの点灯期間を
有する（ａ×ｋ）個のサブフレームに分割し、ｋ個の各サブフレーム群にａ個ずつ配置し
、残りのサブフレームを、当該サブフレームの概ね１／ｋの長さの点灯期間を有するｋ個
のサブフレームに分割し、ｋ個の各サブフレーム群に１個ずつ配置してもよい。特に、点
灯期間を（ａ×ｋ）個のサブフレームに分割するサブフレームとして、ｎ個のサブフレー
ムのうち最長の点灯期間を有するサブフレームを選択してもよい。
【００５８】
例えば、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素（Ｓ
Ｐ１、ＳＰ２）に分割するとともに、１フレームに２個のサブフレーム群（ＳＦＧ１、Ｓ
ＦＧ２）を設け、１フレームを点灯期間の比率が１：４：１６となるように３個のサブフ
レーム（ＳＦ１、ＳＦ２、ＳＦ３）に分割し、その中で最長の点灯期間１６を有するサブ
フレームを、当該サブフレームの１／４の長さの点灯期間を有する４個のサブフレームに
分割し、残りの２個のサブフレームを、当該サブフレームの１／２の長さの点灯期間を有
する２個のサブフレームに分割した場合の例を、図３に示す。なお、この例は、ｍ＝２、
ｎ＝３、ｋ＝２、ａ＝２に対応する。
【００５９】
ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間をＳ
Ｆ１＝１、ＳＦ２＝４、ＳＦ３＝１６とする。
【００６０】
図３では、点灯期間の比率が１：４：１６となるように１フレームを３個に分割して得ら
れたサブフレームのうち、最長の点灯期間１６を有するＳＦ３を、当該サブフレームの１
／４の長さの点灯期間４を有する４個のサブフレームＳＦ１３、ＳＦ１４、ＳＦ２３、Ｓ
Ｆ２４に分割する。また、残りのＳＦ１、ＳＦ２については、当該サブフレームの１／２
の長さの点灯期間を有する２個のサブフレームにさらに分割する。つまり、点灯期間１を
有するＳＦ１を、点灯期間０．５を有する２個のサブフレームＳＦ１１、ＳＦ２１に分割
し、点灯期間４を有するＳＦ２を、点灯期間２を有する２個のサブフレームＳＦ１２、Ｓ
Ｆ２２に分割する。そして、ＳＦ１１、ＳＦ１２、ＳＦ１３、ＳＦ１４をサブフレーム群
１（ＳＦＧ１）に、ＳＦ２１、ＳＦ２２、ＳＦ２３、ＳＦ２４をサブフレーム群２（ＳＦ
Ｇ２）に配置する。このとき、サブフレーム群１とサブフレーム群２とで、ＳＦ１１、Ｓ
Ｆ１２、ＳＦ１３、ＳＦ１４とＳＦ２１、ＳＦ２２、ＳＦ２３、ＳＦ２４の出現順序を同
じにする。
【００６１】
これにより、２個の各サブフレーム群はそれぞれ４個のサブフレームから構成され、各サ
ブフレームの点灯期間はＳＦ１１＝０．５、ＳＦ１２＝２、ＳＦ１３＝４、ＳＦ１４＝４
、ＳＦ２１＝０．５、ＳＦ２２＝２、ＳＦ２３＝４、ＳＦ２４＝４となる。
【００６２】
図３において、各サブ画素の面積と各サブフレームの点灯期間の積を、実質的な発光強度
と考える。例えば、サブフレーム群１において、点灯期間０．５を有するＳＦ１１では、
面積１のサブ画素１のみが点灯した場合の発光強度は０．５となり、面積２のサブ画素２
のみが点灯した場合の発光強度は１となる。同様に、点灯期間２を有するＳＦ１２では、
サブ画素１のみが点灯した場合の発光強度は２となり、サブ画素２のみが点灯した場合の
発光強度は４となる。同様に、点灯期間４を有するＳＦ１３、ＳＦ１４では、サブ画素１
のみが点灯した場合の発光強度は４となり、サブ画素２のみが点灯した場合の発光強度は
８となる。なお、サブフレーム群２を構成するサブフレームでも同様に発光強度が定めら
れる。このように、サブ画素の面積とサブフレームの点灯期間の組合せによって、異なる
発光強度を作り出すことができ、この発光強度でもって６ビット階調（６４階調）を表現
する。
【００６３】
図３のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、図３にお
いて、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。そ
の場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図４に示す。例
えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２２（＝２＋４
＋８＋８）と感じ、あるときは、階調が２９（＝８＋８＋１＋４＋４＋４）と感じる。本
来は、階調が３１と３２に見えるべきであるのに、階調が２２や２９に見えてしまい、擬
似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくなるため、
従来の駆動方式よりも擬似輪郭が低減される。
【００６４】
このように、各サブフレームの点灯期間をより短くしたり、サブフレームの分割数を増や
すことにより、視線が動いた場合の階調のずれが従来の駆動方式よりも小さく感じる様に
目が誤魔化される。したがって、擬似輪郭を低減させる効果が大きくなる。なお、点灯期
間をさらに４個に分割するサブフレームは、最長の点灯期間を有するサブフレームに限定
されない。
【００６５】
なお、各サブフレームの点灯期間をより短くしたり、分割数を増やすことにより、同じ階
調を表現するための各サブフレームにおけるサブ画素の選択方法が増える。したがって、
各サブフレームにおける各サブ画素の選択方法は、これに限定されない。例えば、階調３
１を表現する場合、図３では、ＳＦ１３、ＳＦ１４、ＳＦ２３、ＳＦ２４でサブ画素１を
点灯させていたが、ＳＦ１３及びＳＦ２３でサブ画素２を点灯させてもよい。この場合の
例を図５に示す。
【００６６】
なお、図５のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、図
５において、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとす
る。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図６に示
す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２６（＝
２＋８＋８＋８）と感じ、あるときは、階調が２９（＝８＋８＋１＋４＋８）と感じる。
本来は、階調が３１と３２に見えるべきであるのに、階調が２６や２９に見えてしまい、
擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくなるため
、従来の駆動方式よりも擬似輪郭が低減される。
【００６７】
このように、擬似輪郭が特に出やすい階調に対して、選択的に各サブフレームにおけるサ
ブ画素の選択方法を変えることにより、擬似輪郭を低減させる効果を大きくすることがで
きる。
【００６８】
なお、各サブフレームの点灯期間の順序は、これに限定されない。例えば、各サブフレー
ム群の中で点灯期間の昇順もしくは降順としてもよい。なぜならば、各サブフレームの点
灯期間の順序を点灯期間の昇順もしくは降順とすることにより、視線を動かしたときの階
調のずれを、従来の駆動方式よりもより小さくすることができるため、従来の駆動方式よ
りも擬似輪郭をより低減できるからである。
【００６９】
もしくは、各サブフレーム群の中で点灯期間の昇順もしくは降順に配置した後、最長の点
灯期間を有するサブフレームと２番目に長い点灯期間を有するサブフレームの順序を入れ
換えてもよい。
【００７０】
例えば、図５において、各サブフレーム群の中で最長の点灯期間を有するサブフレームと
２番目に長い点灯期間を有するサブフレームの順序を入れ換えた場合の例を、図７に示す
。
【００７１】
図７では、図５において、各サブフレーム群の中で最長の点灯期間４を有するサブフレー
ムと２番目に長い点灯期間２を有するサブフレームの順序を入れ換えている。つまり、サ
ブフレーム群１においては、点灯期間４を有するＳＦ１３と点灯期間２を有するＳＦ１２
を入れ換えており、サブフレーム群２においては、点灯期間４を有するＳＦ２３と点灯期
間２を有するＳＦ２２を入れ換えている。
【００７２】
なお、図７のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、図
７において、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとす
る。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図８に示
す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２８（＝
８＋４＋８＋８）と感じ、あるときは、階調が３０（＝８＋８＋８＋４＋２）と感じる。
本来は、階調が３１と３２に見えるべきであるのに、階調が２８や３０に見えてしまい、
擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくなるため
、従来の駆動方式よりも擬似輪郭が低減される。
【００７３】
このように、各サブフレームの点灯期間の順序を変えることにより、目が誤魔化され、視
線が動いたときの階調のずれを小さくすることができる。よって、擬似輪郭を低減させる
ことができる。
【００７４】
なお、各サブフレーム群の中で点灯期間の昇順もしくは降順に配置した後、順序を入れ換
えるサブフレームは、最長の点灯期間を有するサブフレームと２番目に長い点灯期間を有
するサブフレームに限定されない。例えば、最長の点灯期間を有するサブフレームと３番
目に長い点灯期間を有するサブフレームを入れ換えてもよいし、２番目に長い点灯期間を
有するサブフレームと３番目に長い点灯期間を有するサブフレームを入れ換えてもよい。
【００７５】
なお、点灯期間の長さは、全体の階調数（ビット数）や全体のサブフレーム数などにより
、適宜変わるものである。よって、点灯期間の長さが同じであっても、全体の階調数（ビ
ット数）や全体のサブフレーム数が変われば、実際に点灯している期間の長さ（例えば、
何μｓであるか）が変わる可能性がある。
【００７６】
なお、点灯期間は、ずっと点灯し続ける場合に用いるものであり、点灯回数は、ある時間
内において、点滅し続ける場合に用いるものである。点灯回数を用いる代表的なディスプ
レイは、プラズマディスプレイである。点灯期間を用いる代表的なディスプレイは、有機
ＥＬディスプレイである。
【００７７】
なお、本実施形態では、各サブ画素の面積比は１：２としていたが、これに限定されない
。例えば、１：４に分割してもよいし、１：８に分割してもよい。
【００７８】
例えば、各サブ画素の面積比を１：１とすると、同じサブフレームでどちらのサブ画素を
発光させても発光強度は等しくなる。したがって、同じ階調を表現する際に、どちらのサ
ブ画素を発光させるかを切り換えてもよい。これにより、特定のサブ画素のみ集中して発
光することを防ぐことができ、画素の焼き付きを防止できる。
【００７９】
なお、ｍ個のサブ画素の面積比を２０：２１：２２：・・・・：２ｍ−３：２ｍ−２：２
ｍ−１とし、ｎ個のサブフレームの点灯期間の長さの比を２０：２ｍ：２２ｍ：・・・・
：２（ｎ−３）ｍ：２（ｎ−２）ｍ：２（ｎ−１）ｍとすることにより、少ないサブ画素
数及び少ないサブフレーム数で、より多くの階調を表現することが可能となる。また、こ
の方法で表現できる階調は、階調の変化率が一定となるため、よりなめらかな階調表示が
可能となり、画質を向上させることができる。
【００８０】
なお、本実施形態では、サブ画素の数は２個としていたが、これに限定されない。
【００８１】
例えば、１つの画素を、各サブ画素の面積比が１：２：４となるように、３個のサブ画素
（ＳＰ１、ＳＰ２、ＳＰ３）に分割するとともに、１フレームに２個のサブフレーム群（
ＳＦＧ１、ＳＦＧ２）を設け、１フレームを、各サブフレームの点灯期間の比率が１：８
となるように、２個のサブフレーム（ＳＦ１、ＳＦ２）に分割した場合の例を、図９に示
す。なお、この例は、ｍ＝３、ｎ＝２、ｋ＝２に対応する。
【００８２】
ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、ＳＰ３＝４、各サブフレームの
点灯期間をＳＦ１＝１、ＳＦ２＝８とする。
【００８３】
図９では、点灯期間の比率が１：８となるように１フレームを２個に分割して得られたサ
ブフレーム（ＳＦ１、ＳＦ２）のそれぞれを、当該サブフレーム（ＳＦ１、ＳＦ２）の１
／２の長さの点灯期間を有する２個のサブフレームにさらに分割する。つまり、点灯期間
１を有するＳＦ１を、点灯期間０．５を有する２個のサブフレームＳＦ１１、ＳＦ２１に
分割する。同様に、点灯期間８を有するＳＦ２を、点灯期間４を有する２個のサブフレー
ムＳＦ１２、ＳＦ２２に分割する。そして、ＳＦ１１、ＳＦ１２をサブフレーム群１（Ｓ
ＦＧ１）に、ＳＦ２１、ＳＦ２２をサブフレーム群２（ＳＦＧ２）に配置する。このとき
、サブフレーム群１とサブフレーム群２とで、ＳＦ１１、ＳＦ１２とＳＦ２１、ＳＦ２２
の出現順序を同じにする。
【００８４】
これにより、２個の各サブフレーム群はそれぞれ２個のサブフレームから構成され、各サ
ブフレームの点灯期間はＳＦ１１＝０．５、ＳＦ１２＝４、ＳＦ２１＝０．５、ＳＦ２２
＝４となる。
【００８５】
図９において、各サブ画素の面積と各サブフレームの点灯期間の積を、実質的な発光強度
と考える。例えば、サブフレーム群１において、点灯期間０．５を有するＳＦ１１では、
面積１のサブ画素１のみが点灯した場合の発光強度は０．５となり、面積２のサブ画素２
のみが点灯した場合の発光強度は１となり、面積４のサブ画素３のみが点灯した場合の発
光強度は２となる。同様に、点灯期間４を有するＳＦ１２では、サブ画素１のみが点灯し
た場合の発光強度は４となり、サブ画素２のみが点灯した場合の発光強度は８となり、サ
ブ画素３のみが点灯した場合の発光強度は１６となる。なお、サブフレーム群２を構成す
るサブフレームでも同様に発光強度が定められる。このように、サブ画素の面積とサブフ
レームの点灯期間の組合せによって、異なる発光強度を作り出すことができ、この発光強
度でもって６ビット階調（６４階調）を表現する。
【００８６】
図９のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、図９にお
いて、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする。そ
の場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１０に示す。
例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２８．５（＝
０．５＋４＋８＋１６）と感じ、あるときは、階調が３０（＝１６＋２＋８＋４）と感じ
る。本来は、階調が３１と３２に見えるべきであるのに、階調が２８．５や３０に見えて
しまい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さく
なるため、従来の駆動方式を用いるよりも擬似輪郭が低減される。
【００８７】
また、図９において、１フレームを点灯期間の比率が１：８となるように２個のサブフレ
ーム（ＳＦ１、ＳＦ２）に分割し、その中で最長の点灯期間８を有するサブフレームを、
当該サブフレームの１／４の長さの点灯期間を有する４個のサブフレームに分割し、残り
のサブフレームを、当該サブフレームの１／２の長さの点灯期間を有する２個のサブフレ
ームに分割してもよい。この場合の例を、図１１に示す。なお、この例は、ｍ＝３、ｎ＝
２、ｋ＝２、ａ＝２に対応する。
【００８８】
ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、ＳＰ３＝４、各サブフレームの
点灯期間をＳＦ１＝１、ＳＦ２＝８とする。
【００８９】
図１１では、点灯期間の比率が１：８となるように１フレームを２個に分割して得られた
サブフレームのうち、最長の点灯期間８を有するＳＦ２を、当該サブフレームの１／４の
長さの点灯期間２を有する４個のサブフレームＳＦ１２、ＳＦ１３、ＳＦ２２、ＳＦ２３
に分割する。また、残りのＳＦ１については、当該サブフレームの１／２の長さの点灯期
間０．５を有する２個のサブフレームＳＦ１１、ＳＦ２１にさらに分割する。そして、Ｓ
Ｆ１１、ＳＦ１２、ＳＦ１３をサブフレーム群１（ＳＦＧ１）に、ＳＦ２１、ＳＦ２２、
ＳＦ２３をサブフレーム群２（ＳＦＧ２）に配置する。このとき、サブフレーム群１とサ
ブフレーム群２とで、ＳＦ１１、ＳＦ１２、ＳＦ１３とＳＦ２１、ＳＦ２２、ＳＦ２３の
出現順序を同じにする。
【００９０】
これにより、２個の各サブフレーム群はそれぞれ３個のサブフレームから構成され、各サ
ブフレームの点灯期間はＳＦ１１＝０．５、ＳＦ１２＝２、ＳＦ１３＝２、ＳＦ２１＝０
．５、ＳＦ２２＝２、ＳＦ２３＝２となる。
【００９１】
図１１において、各サブ画素の面積と各サブフレームの点灯期間の積を、実質的な発光強
度と考える。例えば、サブフレーム群１において、点灯期間０．５を有するＳＦ１１では
、面積１のサブ画素１のみが点灯した場合の発光強度は０．５となり、面積２のサブ画素
２のみが点灯した場合の発光強度は１となり、面積４のサブ画素３のみが点灯した場合の
発光強度は２となる。同様に、点灯期間２を有するＳＦ１２、ＳＦ１３では、サブ画素１
のみが点灯した場合の発光強度は２となり、サブ画素２のみが点灯した場合の発光強度は
４となり、サブ画素３のみが点灯した場合の発光強度は８となる。なお、サブフレーム群
２を構成するサブフレームでも同様に発光強度が定められる。このように、サブ画素の面
積とサブフレームの点灯期間の組合せによって、異なる発光強度を作り出すことができ、
この発光強度でもって６ビット階調（６４階調）を表現する。
【００９２】
図１１のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、図１１
において、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示しているとする
。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１２に示
す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２２（＝
２＋４＋８＋８）と感じ、あるときは、階調が２８（＝８＋８＋２＋４＋４＋２）と感じ
る。本来は、階調が３１と３２に見えるべきであるのに、階調が２２や２８に見えてしま
い、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくなる
ため、従来の駆動方式よりも擬似輪郭が低減される。
【００９３】
このように、各サブフレームの点灯期間をより短くしたり、サブフレームの分割数を増や
すことにより、目が誤魔化され、視線が動いた場合の階調のずれが従来の駆動方式よりも
小さくなる。したがって、擬似輪郭を低減させる効果が大きくなる。なお、点灯期間をさ
らに４個に分割するサブフレームは、最長の点灯期間を有するサブフレームに限定されな
い。
【００９４】
なお、各サブフレームの点灯期間をより短くしたり、分割数を増やすことにより、同じ階
調を表現するための各サブフレームにおけるサブ画素の選択方法が増える。したがって、
各サブフレームにおける各サブ画素の選択方法は、これに限定されない。例えば、階調３
１を表現する場合、図１１では、ＳＦ１２、ＳＦ１３、ＳＦ２２、ＳＦ２３でサブ画素１
及びサブ画素２を点灯させていたが、ＳＦ１２及びＳＦ２２でサブ画素２及びサブ画素３
を点灯させてもよい。この場合の例を図１３に示す。
【００９５】
なお、図１３のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、
図１３において、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示している
とする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１
４に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２
８（＝４＋８＋８＋８）と感じ、あるときは、階調が３０（＝８＋８＋２＋８＋４）と感
じる。本来は、階調が３１と３２に見えるべきであるのに、階調が２８や３０に見えてし
まい、擬似輪郭が発生してしまう。しかし、階調のずれが従来の駆動方式よりも小さくな
るため、従来の駆動方式よりも擬似輪郭が低減される。
【００９６】
このように、擬似輪郭が特に出やすい階調に対して、選択的に各サブフレームにおけるサ
ブ画素の選択方法を変えることにより、擬似輪郭を低減させる効果を大きくすることがで
きる。
【００９７】
なお、サブ画素の番号と面積の対応は、これに限定されない。例えば、図１１において、
各サブ画素の面積をＳＰ１＝１、ＳＰ２＝２、ＳＰ３＝４としたが、ＳＰ１＝１、ＳＰ２
＝４、ＳＰ３＝２としてもよいし、ＳＰ１＝２、ＳＰ２＝１、ＳＰ３＝４としてもよいし
、ＳＰ１＝４、ＳＰ２＝２、ＳＰ３＝１としてもよい。
【００９８】
このように、本発明の駆動方式を用いることにより、サブフレーム数を多くせずに、擬似
輪郭を低減したり、階調数を大きくして表示させることが可能となる。また、従来の時間
階調方式に比べて、サブフレームの個数を少なくすることができるため、各サブフレーム
期間を長く設けることができる。これにより、デューティー比を向上させることができ、
発光素子にかかる電圧が小さくなる。したがって、消費電力を低減でき、発光素子の劣化
も少なくなる。
【００９９】
なお、ある階調において、各サブフレームにおけるサブ画素の選択方法を時間的に、また
は、場所的に変更してもよい。つまり、時刻によって、各サブフレームにおけるサブ画素
の選択方法を変えてもよいし、画素によって、各サブフレームにおけるサブ画素の選択方
法を変えてもよい。さらに、時刻によって変えて、かつ、画素によっても変えてもよい。
【０１００】
例えば、ある階調を表現するとき、フレーム数が奇数番目のときと、偶数番目のときとで
、各サブフレームにおけるサブ画素の選択方法を変えてもよい。例えば、フレーム数が奇
数番目のときは、図１１に示したサブ画素の選択方法で階調を表現し、偶数番目のときは
、図１３に示したサブ画素の選択方法で階調を表現してもよい。このように、擬似輪郭が
特に出やすい階調に対するサブ画素の選択方法を、フレーム数が奇数番目のときと、偶数
番目のときとで変えることにより、擬似輪郭を低減することができる。
【０１０１】
なお、ここでは、擬似輪郭が特に出やすい階調に対するサブフレームの選択方法を変えた
が、任意の階調に対して、サブ画素の選択方法を変えてもよい。
【０１０２】
また、ある階調を表現するとき、奇数行目の画素を表示するときと、偶数行目の画素を表
示するときとで、各サブフレームにおけるサブ画素の選択の仕方を変えてもよい。また、
ある階調を表現するとき、奇数列目の画素を表示するときと、偶数列目の画素を表示する
ときとで、各サブフレームにおけるサブ画素の選択の仕方を変えてもよい。
【０１０３】
また、ある階調を表現するとき、フレーム数が奇数番目のときと、偶数番目のときとで、
サブフレームの分割数や点灯期間の比率を変えてもよい。例えば、フレーム数が奇数番目
のときは、図９で示したサブ画素の選択方法で階調を表現し、フレーム数が偶数番目のと
きは、図１１で示したサブ画素の選択方法で階調を表現してもよい。
【０１０４】
なお、各サブフレームの点灯期間の順序は、時刻によって変化してもよい。例えば、１フ
レーム目と２フレーム目とで、サブフレームの点灯期間の順序が変わってもよい。また、
サブフレームの点灯期間の順序は、場所によって変わってもよい。例えば、画素Ａと画素
Ｂとで、サブフレームの点灯期間の順序が変わってもよい。また、それらを組み合わせて
、サブフレームの点灯期間の順序が、時刻によって変化して、かつ、場所によって変化し
てもよい。例えば、図１１において、フレーム数が奇数番目のときは、各サブフレームの
点灯期間をＳＦ１１＝０．５、ＳＦ１２＝２、ＳＦ１３＝２、ＳＦ２１＝０．５、ＳＦ２
２＝２、ＳＦ２３＝２とし、フレーム数が偶数番目のときは、ＳＦ１１＝２、ＳＦ１２＝
０．５、ＳＦ１３＝２、ＳＦ２１＝２、ＳＦ２２＝０．５、ＳＦ２３＝２としてもよい。
【０１０５】
なお、これまでは、サブフレーム群の個数が２個（ｋ＝２）の場合の例を示してきたが、
サブフレーム群の個数はこれに限定されない。例えば、１フレームに４個のサブフレーム
群を設けた場合の例を図１５に示す。
【０１０６】
図１５では、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ画素
（ＳＰ１、ＳＰ２）に分割するとともに、１フレームに４個のサブフレーム群（ＳＦＧ１
、ＳＦＧ２、ＳＦＧ３、ＳＦＧ４）を設け、１フレームを、各サブフレームの点灯期間の
比率が１：４：１６となるように、３個のサブフレーム（ＳＦ１、ＳＦ２、ＳＦ３）に分
割している。なお、この例は、ｍ＝２、ｎ＝３、ｋ＝４に対応する。
【０１０７】
ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間をＳ
Ｆ１＝１、ＳＦ２＝４、ＳＦ３＝１６とする。
【０１０８】
図１５では、点灯期間の比率が１：４：１６となるように、３個に分割されたサブフレー
ム（ＳＦ１〜ＳＦ３）のそれぞれを、当該サブフレームの１／４の長さの点灯期間を有す
る４個のサブフレームにさらに分割する。つまり、点灯期間１を有するＳＦ１を、点灯期
間０．２５を有する４個のサブフレームＳＦ１１、ＳＦ２１、ＳＦ３１、ＳＦ４１に分割
する。同様に、点灯期間４を有するＳＦ２を、点灯期間１を有する４個のサブフレームＳ
Ｆ１２、ＳＦ２２、ＳＦ３２、ＳＦ４２に分割し、点灯期間１６を有するＳＦ３を、点灯
期間４を有する４個のサブフレームＳＦ１３、ＳＦ２３、ＳＦ３３、ＳＦ４３に分割する
。そして、ＳＦ１１、ＳＦ１２、ＳＦ１３をサブフレーム群１（ＳＦＧ１）に、ＳＦ２１
、ＳＦ２２、ＳＦ２３をサブフレーム群２（ＳＦＧ２）に、ＳＦ３１、ＳＦ３２、ＳＦ３
３をサブフレーム群３（ＳＦＧ３）に、ＳＦ４１、ＳＦ４２、ＳＦ４３をサブフレーム群
４（ＳＦＧ４）にそれぞれ配置する。このとき、サブフレーム群１〜サブフレーム群４で
、ＳＦ１１、ＳＦ１２、ＳＦ１３、及びＳＦ２１、ＳＦ２２、ＳＦ２３、及びＳＦ３１，
ＳＦ３２、ＳＦ３３、及びＳＦ４１、ＳＦ４２、ＳＦ４３の出現順序を同じにする。
【０１０９】
これにより、４個の各サブフレーム群はそれぞれ３個のサブフレームから構成され、各サ
ブフレームの点灯期間はＳＦ１１＝０．２５、ＳＦ１２＝１、ＳＦ１３＝４、ＳＦ２１＝
０．２５、ＳＦ２２＝１、ＳＦ２３＝４、ＳＦ３１＝０．２５、ＳＦ３２＝１、ＳＦ３３
＝４、ＳＦ４１＝０．２５、ＳＦ４２＝１、ＳＦ４３＝４、となる。
【０１１０】
図１５において、各サブ画素の面積と各サブフレームの点灯期間の積を、実質的な発光強
度と考える。例えば、サブフレーム群１において、点灯期間０．２５を有するＳＦ１１で
は、面積１のサブ画素１のみが点灯した場合の発光強度は０．２５となり、面積２のサブ
画素２のみが点灯した場合の発光強度は０．５となる。同様に、点灯期間１を有するＳＦ
１２では、サブ画素１のみが点灯した場合の発光強度は１となり、サブ画素２のみが点灯
した場合の発光強度は２となる。同様に、点灯期間４を有するＳＦ１３では、サブ画素１
のみが点灯した場合の発光強度は４となり、サブ画素２のみが点灯した場合の発光強度は
８となる。なお、他のサブフレーム群でも同様に発光強度が定められる。このように、サ
ブ画素の面積とサブフレームの点灯期間の組合せによって、異なる発光強度を作り出すこ
とができ、この発光強度でもって６ビット階調（６４階調）を表現する。
【０１１１】
なお、図１５のような駆動方式を用いて、擬似輪郭を低減させることができる。例えば、
図１５において、画素Ａでは、階調３１を表示し、画素Ｂでは、階調３２で表示している
とする。その場合の、各サブフレームにおける各サブ画素の点灯・非点灯の状態を、図１
６に示す。例えば、視線が動いたとすると、視線の追い方によって、あるときは階調が２
２．５（＝８＋８＋０．５＋２＋４）と感じ、あるときは、階調が２３．７５（＝０．２
５＋１＋４＋０．５＋２＋８＋８）と感じる。本来は、階調が３１と３２に見えるべきで
あるのに、階調が２２．５や２３．７５に見えてしまい、擬似輪郭が発生してしまう。し
かし、階調のずれが従来の駆動方式よりも小さくなるため、従来の駆動方式よりも擬似輪
郭が低減される。
【０１１２】
なお、本実施形態では、６ビット階調（６４階調）の場合を例に挙げたが、表示する階調
数はこれに限定されない。例えば、８ビット階調（２５６階調）を表現することができる
。この場合の例を図１７〜図２０に示す。なお、図１７は階調０〜６３、図１８は階調６
４〜１２７、図１９は階調１２８〜１９１、図２０は階調１９２〜２５５におけるサブ画
素の選択方法を示す。
【０１１３】
図１７〜図２０では、１つの画素を、各サブ画素の面積比が１：２となるように、２個の
サブ画素（ＳＰ１、ＳＰ２）に分割するとともに、１フレームに２個のサブフレーム群（
ＳＦＧ１、ＳＦＧ２）を設け、１フレームを、各サブフレームの点灯期間の比率が１：４
：１６：６４となるように、４個のサブフレーム（ＳＦ１〜ＳＦ４）に分割している。な
お、この例は、ｍ＝２、ｎ＝４、ｋ＝２に対応する。
【０１１４】
ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間をＳ
Ｆ１＝１、ＳＦ２＝４、ＳＦ３＝１６、ＳＦ４＝６４とする。
【０１１５】
図１７〜図２０では、点灯期間の比率が１：４：１６：６４となるように４個に分割され
たサブフレーム（ＳＦ１〜ＳＦ４）のそれぞれを、当該サブフレームの１／２の長さの点
灯期間を有する２個のサブフレームにさらに分割する。つまり、点灯期間１を有するＳＦ
１を、点灯期間０．５を有する２個のサブフレームＳＦ１１、ＳＦ２１に分割する。同様
に、点灯期間４を有するＳＦ２を、点灯期間２を有する２個のサブフレームＳＦ１２、Ｓ
Ｆ２２に分割し、点灯期間１６を有するＳＦ３を、点灯期間８を有する２個のサブフレー
ムＳＦ１３、ＳＦ２３に分割し、点灯期間６４を有するＳＦ４を、点灯期間３２を有する
２個のサブフレームＳＦ１４、ＳＦ２４に分割する。そして、ＳＦ１１、ＳＦ１２、ＳＦ
１３、ＳＦ１４をサブフレーム群１（ＳＦＧ１）に、ＳＦ２１、ＳＦ２２、ＳＦ２３、Ｓ
Ｆ２４をサブフレーム群２（ＳＦＧ２）に配置する。このとき、サブフレーム群１とサブ
フレーム群２とで、ＳＦ１１、ＳＦ１２、ＳＦ１３、ＳＦ１４とＳＦ２１、ＳＦ２２、Ｓ
Ｆ２３、ＳＦ２４の出現順序を同じにする。
【０１１６】
これにより、２個の各サブフレーム群はそれぞれ４個のサブフレームから構成され、各サ
ブフレームの点灯期間はＳＦ１１＝０．５、ＳＦ１２＝２、ＳＦ１３＝８、Ｓｆ１４＝３
２、ＳＦ２１＝０．５、ＳＦ２２＝２、ＳＦ２３＝８、ＳＦ２４＝３２となる。
【０１１７】
図１７〜図２０において、各サブ画素の面積と各サブフレームの点灯期間の積を、実質的
な発光強度と考える。例えば、サブフレーム群１において、点灯期間０．５を有するＳＦ
１１では、面積１のサブ画素１のみが点灯した場合の発光強度は０．５となり、面積２の
サブ画素２のみが点灯した場合の発光強度は１となる。同様に、点灯期間２を有するＳＦ
１２では、サブ画素１のみが点灯した場合の発光強度は２となり、サブ画素２のみが点灯
した場合の発光強度は４となる。同様に、点灯期間８を有するＳＦ１３では、サブ画素１
のみが点灯した場合の発光強度は８となり、サブ画素２のみが点灯した場合の発光強度は
１６となる。同様に、点灯期間３２を有するＳＦ１４では、サブ画素１のみが点灯した場
合の発光強度は３２となり、サブ画素２のみが点灯した場合の発光強度は６４となる。な
お、サブフレーム群２を構成するサブフレームでも同様に発光強度が定められる。このよ
うに、サブ画素の面積とサブフレームの点灯期間の組合せによって、異なる発光強度を作
り出すことができ、この発光強度でもって８ビット階調（２５６階調）を表現する。
【０１１８】
なお、これまでに説明した、表示する階調数、サブ画素の面積比と個数、サブフレームの
点灯期間の比率と分割数、サブフレーム群の個数、階調によってサブフレーム及びサブ画
素の選択方法を変えるなどの内容を、互いに組み合わせて用いてもよい。
【０１１９】
（実施の形態２）
実施の形態１では、階調が増えると、それに線形に比例して点灯期間が増えている場合に
ついて述べた。そこで本実施形態では、ガンマ補正を行った場合について述べる。
【０１２０】
ガンマ補正とは、階調が増えると、非線形で点灯期間が増えていくようにしたものを指す
。人間の目は、輝度が線形に比例して大きくなっても、比例して明るくなっているとは感
じない。輝度が高くなるほど、明るさの差を感じにくくなっている。よって、人間の目で
、明るさの差を感じるようにするためには、階調が増えていくにしたがって、点灯期間を
より長くとる、つまり、ガンマ補正を行う必要がある。なお、階調をｘ、輝度をｙとする
と、輝度と階調の関係は、以下の（１）式で表される。
ｙ  ＝  Ａ×ｘγ  ・・・・  （１）
ただし、（１）式において、Ａは、輝度ｙを０≦ｙ≦１に規格化するための定数である。
ここで、階調ｘの指数であるγがガンマ補正の程度を示すパラメータとなっている。
【０１２１】
最も単純な方法は、実際に表示するビット数（階調数）よりも、多くのビット数（階調数
）で表示できるようにしておく、というものである。例えば、６ビット階調（６４階調）
で表示を行うとき、実際には、８ビット階調（２５６階調）を表示できるようにしておく
。そして、実際に表示するときには、階調の輝度が非線形になるようにして、６ビット階
調（６４階調）で表示する。これによりガンマ補正を実現出来る。
【０１２２】
一例として、６ビット階調（６４階調）を表示できるようにしておいて、ガンマ補正を行
って５ビット階調（３２階調）を表示する場合の各サブフレームにおけるサブ画素の選択
方法を図２１に示す。図２１は、全階調にわたってγ＝２．２となるようなガンマ補正を
行って５ビット階調（３２階調）を表示する場合の各サブフレームにおけるサブ画素の選
択方法を示している。なお、γ＝２．２という値は人間の視覚特性を最もよく補うような
値となっており、輝度が高くなっても、最も適切な明るさの差を感じることができるよう
になる。図２１では、ガンマ補正済みの５ビットでの階調が３までは、実際には６ビット
の階調０のサブフレームの選択方法で点灯させる。同様に、ガンマ補正済みの５ビットで
の階調が４のときは、実際には６ビットの階調１で表示させ、ガンマ補正済みの５ビット
での階調が６のときは、実際には６ビットの階調２で表示させる。また、階調ｘと輝度ｙ
のグラフを図２２に示す。図２２（Ａ）は、全階調での階調ｘと輝度ｙの関係を示し、図
２２（Ｂ）は、低階調側での階調ｘと輝度ｙのグラフを示す。このように、ガンマ補正済
みの５ビットでの階調と、６ビットでの階調との対応表を作成し、それに応じて、表示さ
せればよい。これにより、γ＝２．２となるようなガンマ補正を実現出来る。
【０１２３】
ただし、図２２（Ｂ）から分かるように、図２１の場合、階調０〜階調３や、階調４〜階
調５、階調６〜階調７までは、同じ輝度で表示させることになる。なぜなら、６ビット表
示では階調数が十分でないため、輝度の違いを表現できないからである。これを対策する
方法として、次の２つが考えられる。
【０１２４】
１つ目の方法は、表示できるビット数をさらに増やすことである。６ビットではなく、７
ビット以上、好ましくは８ビット以上で表示できるようにする。その結果、低階調領域に
おいてもなめらかな表示を行うことができる。
【０１２５】
２つ目の方法は、低階調領域ではγ＝２．２の関係を満足しないが、輝度が線形で変化す
るようにして、なめらかに表示させる方法である。この場合のサブフレームの選択方法を
図２３に示す。図２３では、５ビットでの階調が１７までは、６ビットでの階調と同じで
ある。しかし、ガンマ補正済みの５ビットでの階調が１８のときは、実際には６ビットの
階調１９のサブフレームの選択方法で点灯させる。同様に、ガンマ補正済みの５ビットで
の階調が１９のときは、実際には６ビットの階調２１で表示させ、ガンマ補正済みの５ビ
ットでの階調が２０のときは、実際には６ビットの階調２４で表示させる。また、階調ｘ
と輝度ｙのグラフを図２４に示す。図２４（Ａ）は、全階調での階調ｘと輝度ｙの関係を
示し、図２４（Ｂ）は、低階調側での階調ｘと輝度ｙのグラフを示す。低階調領域では、
輝度が線形に変化している。このようなガンマ補正を行うことにより、低階調側がよりな
めらかに表示できるようになる。
【０１２６】
つまり、低階調領域については、輝度を線形に比例するように変化させ、それ以外の階調
領域については、輝度を非線形に変化させることにより、低階調領域がよりなめらかに表
示できるようになる。
【０１２７】
なお、ガンマ補正済みの５ビットでの階調と、６ビットでの階調との対応表は、適宜変更
することが可能である。よって、対応表を変更することにより、ガンマ補正の程度（すな
わち、γの値）を容易に変更することが可能である。よって、γ＝２．２に限定されない
。
【０１２８】
また、何ビット（例えばｐビット、ここでｐは整数）を表示できるようにしておいて、ガ
ンマ補正済みで何ビット（例えばｑビット、ここでｑは整数）で表示するのかについても
、これに限定されない。ガンマ補正済みで表示する場合、階調をなめらかに表現するため
には、ビット数ｐを出来るだけ大きくしておくことが望ましい。ただし、あまり大きくし
すぎると、サブフレーム数が多くなってしまうなど、弊害も出てきてしまう。よって、ビ
ット数ｑとビット数ｐとの関係は、ｑ＋２≦ｐ≦ｑ＋５、とすることが望ましい。これに
より、階調をなめらかに表現しつつ、サブフレーム数も増えすぎない、ということを実現
できる。
【０１２９】
なお、本実施の形態で述べた内容は、実施の形態１で述べた内容と自由に組み合わせて実
施することができる。
【０１３０】
（実施の形態３）
本実施形態では、１つの画素を、各サブ画素の面積比が１：２となるように、２個のサブ
画素（ＳＰ１、ＳＰ２）に分割するとともに、１フレームに２個のサブフレーム群（ＳＦ
Ｇ１、ＳＦＧ２）を設け、１フレームを、各サブフレームの点灯期間の比率が１：４：１
６となるように、３個のサブフレーム（ＳＦ１、ＳＦ２、ＳＦ３）に分割した場合（図１
）の表示装置の動作について、タイミングチャートを参照して説明する。
【０１３１】
ここで、各サブ画素の面積を、ＳＰ１＝１、ＳＰ２＝２、各サブフレームの点灯期間をＳ
Ｆ１＝１、ＳＦ２＝４、ＳＦ３＝１６とする。
【０１３２】
まず、画素に信号を書き込む期間と点灯する期間とが分離されている場合のタイミングチ
ャートを図２５に示す。なお、タイミングチャートとは、１フレームでの画素の発光のタ
イミングを示す図であり、横方向は時間、縦方向は画素が配置されている行を示している
。
【０１３３】
まず、信号書き込み期間において、１画面分の信号を全画素に入力する。この間は、画素
は点灯しない。信号書き込み期間が終了したのち、点灯期間が始まり、画素が点灯する。
そのときの点灯期間の長さは、０．５である。次に、次のサブフレームが始まり、信号書
き込み期間において、１画面分の信号を全画素に入力する。この間は、画素は点灯しない
。信号書き込み期間が終了したのち、点灯期間が始まり、画素が点灯する。そのときの点
灯期間の長さは、２である。
【０１３４】
同様のことを繰り返すことにより、点灯期間の長さが、０．５、２、８、０．５、２、８
という順序で配置される。
【０１３５】
このように、画素に信号を書き込む期間と点灯する期間とが分離されている駆動方法は、
プラズマディスプレイに適用することが好適である。なお、プラズマディスプレイに用い
る場合は、初期化の動作などが必要になる。しかしながら、図２５では、簡単のため、省
略している。
【０１３６】
また、この駆動方法は、ＥＬディスプレイ（有機ＥＬディスプレイ、無機ＥＬディスプレ
イ又は無機と有機とを含む素子からなるディスプレイなど）やフィールドエミッションデ
ィスプレイやデジタル・マイクロミラー・デバイス（ＤＭＤ）を用いたディスプレイなど
に適用することも好適である。
【０１３７】
ここで、画素に信号を書き込む期間と点灯する期間とが分離されている駆動方法を実現す
るための画素構成を図２６に示す。図２６は、走査線を複数設け、どの走査線を選択する
かを制御して、発光させる発光素子の数を変えることにより、階調を表現する場合の構成
例である。なお、図２６では、各サブ画素の面積を発光素子の数で表現している。したが
って、サブ画素１には発光素子を１個、サブ画素２には発光素子を２個記載している。
【０１３８】
まず、図２６に示した画素の構成について説明する。サブ画素１は、第１の選択トランジ
スタ２６１１、第１の駆動トランジスタ２６１３、第１の保持容量２６１２、信号線２６
１５、第１の電源線２６１６、第１の走査線２６１７、第１の発光素子２６１４、第２の
電源線２６１８を有する。
【０１３９】
第１の選択トランジスタ２６１１は、ゲート電極が、第１の走査線２６１７に接続され、
第１の電極が、信号線２６１５に接続され、第２の電極が、第１の保持容量２６１２の第
２の電極、及び第１の駆動トランジスタ２６１３のゲート電極と接続される。第１の保持
容量２６１２は、第１の電極が、第１の電源線２６１６に接続される。第１の駆動トラン
ジスタ２６１３は、第１の電極が、第１の電源線２６１６に接続され、第２の電極が、第
１の発光素子２６１４の第１の電極に接続される。第１の発光素子２６１４は、第２の電
極が、第２の電源線２６１８に接続される。
【０１４０】
サブ画素２は、第２の選択トランジスタ２６２１、第２の駆動トランジスタ２６２３、第
２の保持容量２６２２、信号線２６１５、第１の電源線２６１６、第２の走査線２６２７
、第２の発光素子２６２４、第３の電源線２６２８を有する。なお、サブ画素２の各素子
及び配線の接続は、サブ画素１と同様であるため、説明を割愛する。
【０１４１】
次に、図２６に示した画素の動作について説明する。ここでは、サブ画素１の動作につい
て説明する。第１の走査線２６１７の電位を高くすることにより、第１の走査線２６１７
を選択し、第１の選択トランジスタ２６１１をオン状態にして、信号線２６１５から信号
を第１の保持容量２６１２に入力する。すると、その信号に応じて、第１の駆動トランジ
スタ２６１３の電流が制御され、第１の電源線２６１６から、第１の発光素子２６１４に
電流が流れる。なお、サブ画素２の動作については、サブ画素１の動作と同様であるため
、説明を割愛する。
【０１４２】
このとき、第１及び第２の走査線のうち、どの走査線を選択するかによって、発光する発
光素子の数が変化する。例えば、第１の走査線２６１７のみを選択した場合は、第１の選
択トランジスタ２６１１のみがオン状態となり、第１の駆動トランジスタ２６１３のみの
電流が制御されるため、第１の発光素子２６１４のみが発光する。つまり、サブ画素１の
み発光する。一方、第２の走査線２６２７のみを選択した場合は、第２の選択トランジス
タ２６２１のみがオン状態となり、第２の駆動トランジスタ２６２３のみの電流が制御さ
れるため、第２の発光素子２６２４のみが発光する。つまり、サブ画素２のみ発光する。
また、第１及び第２の走査線２６１７、２６２７の両方を選択すると、第１及び第２の選
択トランジスタ２６１１、２６２１がオン状態となり、第１及び第２の駆動トランジスタ
２６１３、２６２３の電流が制御されるため、第１及び第２の発光素子２６１４、２６２
４の両方が発光する。つまり、サブ画素１とサブ画素２の両方が発光する。
【０１４３】
なお、信号書き込み期間においては、第１の電源線２６１６と第２及び第３の電源線２６
１８、２６２８の電位を制御することにより、発光素子２６１４、２６２４には電圧が加
わらないようにしておく。例えば、第２及び第３の電源線２６１８、２６２８をフローテ
ィングにすればよい。もしくは、第２及び第３の電源線２６１８、２６２８の電位を信号
線２６１５の電位よりも、第１及び第２の駆動トランジスタ２６１３、２６２３の閾値電
圧分だけ低くすればよい。また、第２及び第３の電源線２６１８、２６２８の電位を信号
線２６１５の電位と同程度、もしくはそれよりも高くしてもよい。その結果、信号書き込
み期間において、発光素子２６１４、２６２４が点灯することを避けることが出来る。
【０１４４】
なお、第２の電源線２６１８と第３の電源線２６２８は、それぞれ別の配線でもよいし、
共通の配線でもよい。
【０１４５】
なお、１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割する場合、図２６に示し
た画素構成を実現するためには、１つの画素が有する走査線の本数を２本以上ｍ本以下と
し、ｍ個のサブ画素のうち少なくとも１個のサブ画素が有する選択トランジスタを、他の
サブ画素が有する選択トランジスタと異なる走査線と接続すればよい。
【０１４６】
なお、図２６は、走査線を複数設け、どの走査線を選択するかを制御して、発光させる発
光素子の数を変えることにより、階調を表現する場合の構成例であったが、信号線を複数
設け、どの信号線にどのような信号を入力するかを制御して、発光させる発光素子の数を
変えることにより、階調を表現ことも可能である。この場合の構成例を図２７に示す。
【０１４７】
まず、図２７に示した画素の構成について説明する。サブ画素１は、第１の選択トランジ
スタ２７１１、第１の駆動トランジスタ２７１３、第１の保持容量２７１２、第１の信号
線２７１５、第１の電源線２７１６、走査線２７１７、第１の発光素子２７１４、第２の
電源線２７１８を有する。
【０１４８】
第１の選択トランジスタ２７１１は、ゲート電極が、走査線２７１７に接続され、第１の
電極が、第１の信号線２７１５に接続され、第２の電極が、第１の保持容量２７１２の第
２の電極、及び第１の駆動トランジスタ２７１３のゲート電極と接続される。第１の保持
容量２７１２は、第１の電極が、第１の電源線２７１６に接続される。第１の駆動トラン
ジスタ２７１３は、第１の電極が、第１の電源線２７１６に接続され、第２の電極が、第
１の発光素子２７１４の第１の電極に接続される。第１の発光素子２７１４は、第２の電
極が、第２の電源線２７１８に接続される。
【０１４９】
サブ画素２は、第２の選択トランジスタ２７２１、第２の駆動トランジスタ２７２３、第
２の保持容量２７２２、第２の信号線２７２５、第１の電源線２７１６、走査線２７１７
、第２の発光素子２７２４、第３の電源線２７２８を有する。サブ画素２の各素子及び配
線の接続は、サブ画素１と同様であるため、説明を割愛する。
【０１５０】
次に、図２７に示した画素の動作について説明する。ここでは、サブ画素１の動作につい
て説明する。走査線２７１７の電位を高くすることにより、走査線２７１７を選択し、第
１の選択トランジスタ２７１１をオン状態にして、第１の信号線２７１５からビデオ信号
を第１の保持容量２７１２に入力する。すると、そのビデオ信号に応じて、第１の駆動ト
ランジスタ２７１３の電流が制御され、第１の電源線２７１６から第１の発光素子２７１
４に電流が流れる。なお、サブ画素２の動作については、サブ画素１の動作と同様である
ため、説明を割愛する。
【０１５１】
このとき、第１及び第２の信号線に入力する信号によって、発光する発光素子の数が変化
する。例えば、第１の信号線２７１５にＬｏｗの信号を入力し、第２の信号線２７２５に
Ｈｉｇｈの信号を入力すると、第１の駆動トランジスタ２７１３のみがオン状態となるた
め、第１の発光素子２７１４のみが発光する。つまり、サブ画素１のみが発光する。一方
、第１の信号線２７１５にＨｉｇｈの信号を入力し、第２の信号線２７２５にＬｏｗの信
号を入力すると、第２の駆動トランジスタ２７２３のみがオン状態となるため、第２の発
光素子２７２４のみが発光する。つまり、サブ画素２のみが発光する。また、第１及び第
２の信号線２７１５、２７２５にＬｏｗの信号を入力すると、第１及び第２の駆動トラン
ジスタ２７１３、２７２３が共にオン状態となるため、第１及び第２の発光素子２７１４
、２７２４が発光する。つまり、サブ画素１とサブ画素２の両方が発光する。
【０１５２】
ここで、第１及び第２の信号線２７１５、２７２５に入力するビデオ信号の電圧を制御す
ることにより、第１及び第２の発光素子２７１４、２７２４に流れる電流を制御すること
ができる。その結果、各サブ画素の輝度を変えることができ、階調を表現することができ
る。例えば、点灯期間０．５を有するＳＦ１１で、面積１を有するサブ画素１が点灯した
場合、発光強度は０．５であるが、第１の信号線２７１５に入力するビデオ信号の電圧の
大きさを変えることにより、第１の発光素子２７１４の輝度を変えることができる。これ
により、サブ画素の面積及びサブフレームの点灯期間の長さを用いて表現できる階調数よ
りも、さらに多くの階調を表現することができる。また、サブ画素の面積及びサブフレー
ムの点灯期間の長さを用いることに加えて、各サブ画素が有する発光素子に印加する電圧
によって階調を表現することにより、同じ階調数を表現するのに必要なサブ画素の個数及
びサブフレーム数をより少なくすることができる。これにより、画素部の開口率を上げる
ことができる。また、デューティー比を向上させることができ、輝度を上げることができ
る。また、デューティー比の向上により、発光素子にかかる電圧を小さくすることができ
る。従って、消費電力を低減でき、発光素子の劣化も少なくすることができる。
【０１５３】
なお、１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割する場合、図２７に示し
た画素構成を実現するためには、１つの画素が有する信号線の本数を２本以上ｍ本以下と
し、ｍ個のサブ画素のうち少なくとも１個のサブ画素が有する選択トランジスタを、他の
サブ画素が有する選択トランジスタと異なる信号線と接続すればよい。
【０１５４】
なお、図２６、図２７では、各サブ画素には共通の電源線（第１の電源線２６１６、２７
１６）が接続されていたが、電源線を複数設け、サブ画素に加える電源電圧を変えてもよ
い。例えば、図２６において電源線を２本にした場合の構成例を図２８に示す。
【０１５５】
まず、図２８に示した画素の構成について説明する。サブ画素１は、第１の選択トランジ
スタ２８１１、第１の駆動トランジスタ２８１３、第１の保持容量２８１２、信号線２８
１５、第１の電源線２８１６、第１の走査線２８１７、第１の発光素子２８１４、第２の
電源線２８１８を有する。
【０１５６】
第１の選択トランジスタ２８１１は、ゲート電極が、第１の走査線２８１７に接続され、
第１の電極が、信号線２８１５に接続され、第２の電極が、第１の保持容量２８１２の第
２の電極、及び第１の駆動トランジスタ２８１３のゲート電極と接続される。第１の保持
容量２８１２は、第１の電極が、第１の電源線２８１６に接続される。第１の駆動トラン
ジスタ２８１３は、第１の電極が、第１の電源線２８１６に接続され、第２の電極が、第
１の発光素子２８１４の第１の電極に接続される。第１の発光素子２８１４は、第２の電
極が、第２の電源線２８１８に接続される。
【０１５７】
サブ画素２は、第２の選択トランジスタ２８２１、第２の駆動トランジスタ２８２３、第
２の保持容量２８２２、信号線２８１５、第２の走査線２８２７、第２の発光素子２８２
４、第３の電源線２８２８、第４の電源線２８３６を有する。なお、サブ画素２の各素子
及び配線の接続は、サブ画素１と同様であるため、説明を割愛する。
【０１５８】
ここで、第１及び第４の電源線２８１６、２８３６に印加する電圧を制御することにより
、第１及び第２の発光素子２８１４、２８２４に流れる電流を制御することができる。そ
の結果、各サブ画素の輝度を変えることができ、階調を表現することができる。例えば、
点灯期間０．５を有するＳＦ１１で、面積１を有するサブ画素１が点灯した場合、発光強
度は０．５であるが、第１の電源線２８１６に印加する電圧の大きさを変えることにより
、第１の発光素子２８１４の輝度を変えることができる。これにより、サブ画素の面積及
びサブフレームの点灯期間の長さを用いて表現できる階調数よりも、さらに多くの階調を
表現することができる。また、サブ画素の面積及びサブフレームの点灯期間の長さに加え
て、各サブ画素が有する発光素子に印加する電圧によって階調を表現することにより、同
じ階調数を表現するのに必要なサブ画素の個数及びサブフレーム数をより少なくすること
ができる。これにより、画素部の開口率を上げることができる。また、デューティー比を
向上させることができ、輝度を上げることができる。また、デューティー比の向上により
、発光素子にかかる電圧を小さくすることができる。従って、消費電力を低減でき、発光
素子の劣化も少なくすることができる。
【０１５９】
なお、１つの画素をｍ個（ｍはｍ≧２の整数）のサブ画素に分割する場合、図２８に示し
た画素構成を実現するためには、１つの画素が有する図２６、図２７における第１の電源
線に相当する電源線の本数を２本以上ｍ本以下とし、ｍ個のサブ画素のうち少なくとも１
個のサブ画素が有する駆動トランジスタを、他のサブ画素が有する駆動トランジスタと異
なる前記電源線と接続すればよい。
【０１６０】
次に、画素に信号を書き込む期間と点灯する期間とが分離されていない場合のタイミング
チャートを図２９に示す。各行において、信号書き込み動作を行うと、すぐに点灯期間が
開始する。
【０１６１】
ある行において、信号を書き込み、所定の点灯期間が終了したのち、次のサブフレームに
おける信号の書き込み動作を開始する。信号の書き込みを繰り返すことにより、点灯期間
の長さが、０．５、２、８、０．５、２、８という順序となる。
【０１６２】
このようにすることにより、信号の書き込み動作が遅くても、１フレーム内にたくさんの
サブフレームを配置することが可能となる。
【０１６３】
このような駆動方法は、プラズマディスプレイに適用することが好適である。なお、プラ
ズマディスプレイに用いる場合は、初期化の動作などが必要になるが、図２９では、簡単
のため、省略している。
【０１６４】
また、この駆動方法は、ＥＬディスプレイやフィールドエミッションディスプレイやデジ
タル・マイクロミラー・デバイス（ＤＭＤ）を用いたディスプレイなどに適用することも
好適である。
【０１６５】
ここで、画素に信号を書き込む期間と点灯する期間とが分離されていない駆動方法を実現
するための画素構成を図３０に示す。なお、このような駆動方法を実現するためには、同
時に複数の行を選択することが可能でなければならない。
【０１６６】
まず、図３０に示した画素の構成について説明する。サブ画素１は、第１の選択トランジ
スタ３０１１、第２の選択トランジスタ３０２１、第１の駆動トランジスタ３０１３、第
１の保持容量３０１２、第１の信号線３０１５、第２の信号線３０２５、第１の電源線３
０１６、第１の走査線３０１７、第２の走査線３０２７、第１の発光素子３０１４、第２
の電源線３０１８を有する。
【０１６７】
第１の選択トランジスタ３０１１は、ゲート電極が、第１の走査線３０１７に接続され、
第１の電極が、第１の信号線３０１５に接続され、第２の電極が、第２の選択トランジス
タ３０２１の第２の電極、及び第１の保持容量３０１２の第２の電極、及び第１の駆動ト
ランジスタ３０１３のゲート電極と接続される。第２の選択トランジスタ３０２１は、ゲ
ート電極が、第２の走査線３０２７に接続され、第１の電極が、第２の信号線３０２５に
接続される。第１の保持容量３０１２は、第１の電極が、第１の電源線３０１６に接続さ
れる。第１の駆動トランジスタ３０１３は、第１の電極が、第１の電源線３０１６に接続
され、第２の電極が、第１の発光素子３０１４の第１の電極に接続される。第１の発光素
子３０１４は、第２の電極が、第２の電源線３０１８に接続される。
【０１６８】
サブ画素２は、第３の選択トランジスタ３０３１、第４の選択トランジスタ３０４１、第
２の駆動トランジスタ３０２３、第２の保持容量３０２２、第１の信号線３０１５、第２
の信号線３０２５、第１の電源線３０１６、第３の走査線３０３７、第４の走査線３０４
７、第２の発光素子３０２４、第３の電源線３０２８を有する。サブ画素２の各素子及び
配線の接続は、サブ画素１と同様であるため、説明を割愛する。
【０１６９】
次に、図３０に示した画素の動作について説明する。ここでは、サブ画素１の動作につい
て説明する。第１の走査線３０１７の電位を高くすることにより、第１の走査線３０１７
を選択し、第１の選択トランジスタ３０１１をオン状態にして、第１の信号線３０１５か
ら信号を第１の保持容量３０１２に入力する。すると、その信号に応じて、第１の駆動ト
ランジスタ３０１３の電流が制御され、第１の電源線３０１６から、第１の発光素子３０
１４に電流が流れる。同様に、第２の走査線３０２７の電位を高くすることにより、第２
の走査線３０２７を選択し、第２の選択トランジスタ３０２１をオン状態にして、第２の
信号線３０２５から信号を第１の保持容量３０１２に入力する。すると、その信号に応じ
て、第１の駆動トランジスタ３０１３の電流が制御され、第１の電源線３０１６から、第
１の発光素子３０１４に電流が流れる。なお、サブ画素２の動作については、サブ画素１
の動作と同様であるため、説明を割愛する。
【０１７０】
第１の走査線３０１７と第２の走査線３０２７とは、別々に制御出来る。同様に、第３の
走査線３０３７と第４の走査線３０４７とは、別々に制御出来る。また、第１の信号線３
０１５と第２の信号線３０２５とは、別々に制御出来る。よって、同時に２行分の画素に
信号を入力することが可能であるため、図２９のような駆動法が実現出来る。
【０１７１】
なお、図２６の回路を用いて、図２９のような駆動法を実現することも可能である。この
とき、１ゲート選択期間を複数のサブゲート選択期間に分割するという方法を用いる。ま
ず、図３１に示すように、１ゲート選択期間を複数（図３１では２つ）のサブゲート選択
期間に分割する。そして、各サブゲート選択期間内で、各々の走査線の電位を高くするこ
とにより、各々の走査線を選択し、その時に対応する信号を信号線２６１５に入力する。
例えば、ある１ゲート選択期間において、前半はｉ行目を選択し、後半はｊ行目を選択す
る。すると、１ゲート選択期間において、あたかも同時に２行分を選択したかのように動
作させることが可能となる。
【０１７２】
なお、このような駆動方法の詳細については、例えば、特開２００１−３２４９５８号公
報等に記載されており、その内容を本願と組み合わせて適用することが出来る。
【０１７３】
なお、図３０では、走査線を複数設けた例を示したが、信号線を１本にし、第１〜第４の
選択トランジスタの第１の電極を信号線に接続してもよい。また、図３０における第１の
電源線に相当する電源線を複数設けてもよい。
【０１７４】
次に、画素の信号を消去する動作を行う場合のタイミングチャートを図３２に示す。各行
において、信号書き込み動作を行い、次の信号書き込み動作が来る前に、画素の信号を消
去する。このようにすることにより、点灯期間の長さを容易に制御できるようになる。
【０１７５】
ある行において、信号を書き込み、所定の点灯期間が終了したのち、次のサブフレームに
おける信号の書き込み動作を開始する。もし、点灯期間が短い場合は、信号消去動作を行
い、強制的に非点灯状態にする。このようなことを繰り返すことにより、点灯期間の長さ
が、０．５、２、８、０．５、２、８という順序で配置される。
【０１７６】
なお、図３２では、点灯期間が０．５と２の場合において、信号消去動作を行っているが
、これに限定されない。他の点灯期間においても、消去動作を行ってもよい。
【０１７７】
このようにすることにより、信号の書き込み動作が遅くても、１フレーム内にたくさんの
サブフレームを配置することが可能となる。また、消去動作を行う場合は、消去用のデー
タをビデオ信号と同様に取得する必要がないため、ソースドライバの駆動周波数も低減出
来る。
【０１７８】
このような駆動方法は、プラズマディスプレイに適用することが好適である。なお、プラ
ズマディスプレイに用いる場合は、初期化の動作などが必要になるが、図３２では、簡単
のため、省略している。
【０１７９】
また、この駆動方法は、ＥＬディスプレイやフィールドエミッションディスプレイやデジ
タル・マイクロミラー・デバイス（ＤＭＤ）を用いたディスプレイなどに適用することも
好適である。
【０１８０】
ここで、消去動作を行う場合の画素構成を図３３に示す。図３３に示す画素は、消去トラ
ンジスタを用いて消去動作を行う場合の構成例である。
【０１８１】
まず、図３３に示した画素の構成について説明する。サブ画素１は、第１の選択トランジ
スタ３３１１、第１の駆動トランジスタ３３１３、第１の消去トランジスタ３３１９、第
１の保持容量３３１２、信号線３３１５、第１の電源線３３１６、第１の走査線３３１７
、第２の走査線３３２７、第１の発光素子３３１４、第２の電源線３３１８を有する。
【０１８２】
第１の選択トランジスタ３３１１は、ゲート電極が、第１の走査線３３１７に接続され、
第１の電極が、信号線３３１５に接続され、第２の電極が、第１の消去トランジスタ３３
１９の第２の電極、及び第１の保持容量３３１２の第２の電極、及び第１の駆動トランジ
スタ３３１３のゲート電極と接続される。第１の消去トランジスタ３３１９は、ゲート電
極が、第２の走査線３３２７に接続され、第１の電極が、第１の電源線３３１６に接続さ
れる。第１の保持容量３３１２は、第１の電極が、第１の電源線３３１６に接続される。
第１の駆動トランジスタ３３１３は、第１の電極が、第１の電源線３３１６に接続され、
第２の電極が、第１の発光素子３３１４の第１の電極に接続される。第１の発光素子３３
１４は、第２の電極が、第２の電源線３３１８に接続される。
【０１８３】
サブ画素２は、第２の選択トランジスタ３３２１、第２の駆動トランジスタ３３２３、第
２の消去トランジスタ３３２９、第２の保持容量３３２２、信号線３３１５、第１の電源
線３３１６、第３の走査線３３３７、第４の走査線３３４７、第２の発光素子３３２４、
第３の電源線３３２８を有する。サブ画素２の各素子及び配線の接続は、サブ画素１と同
様であるため、説明を割愛する。
【０１８４】
次に、図３３に示した画素の動作について説明する。ここでは、サブ画素１の動作につい
て説明する。第１の走査線３３１７の電位を高くすることにより、第１の走査線３３１７
を選択し、第１の選択トランジスタ３３１１をオン状態にして、信号線３３１５から信号
を第１の保持容量３３１２に入力する。すると、その信号に応じて、第１の駆動トランジ
スタ３３１３、の電流が制御され、第１の電源線３３１６から第１の発光素子３３１４に
電流が流れる。
【０１８５】
信号を消去したい場合は、第２の走査線３３２７の電位を高くすることにより、第２の走
査線３３２７を選択し、第１の消去トランジスタ３３１９をオン状態にして、第１の駆動
トランジスタ３３１３がオフ状態になるようにする。すると、第１の発光素子３３１４に
は、電流が流れないようになる。その結果、非点灯期間を作ることができ、点灯期間の長
さを自由に制御できるようになる。
【０１８６】
なお、サブ画素２の動作は、サブ画素１の動作と同様であるため、説明を割愛する。
【０１８７】
図３３では、消去トランジスタ３３１９、３３２９を用いていたが、別の方法を用いるこ
とも出来る。なぜなら、強制的に非点灯期間をつくればよいので、発光素子３３１４、３
３２４に電流が供給されないようにすればよいからである。よって、第１の電源線３３１
６から、発光素子３３１４、３３２４を通って、第２と第３の電源線３３１８、３３２８
に電流が流れる経路のどこかに、スイッチを配置して、そのスイッチのオン・オフを制御
して、非点灯期間を作ればよい。あるいは、駆動トランジスタ３３１３、３３２３のゲー
ト・ソース間電圧を制御して、駆動トランジスタが強制的にオフになるようにすればよい
。
【０１８８】
ここで、駆動トランジスタを強制的にオフにする場合の画素構成の例を図３４に示す。図
３４に示した画素は、消去ダイオードを用いて駆動トランジスタを強制的にオフにする場
合の構成例である。
【０１８９】
まず、図３４に示した画素の構成について説明する。サブ画素１は、第１の選択トランジ
スタ３４１１、第１の駆動トランジスタ３４１３、第１の保持容量３４１２、信号線３４
１５、第１の電源線３４１６、第１の走査線３４１７、第２の走査線３４２７、第１の発
光素子３４１４、第２の電源線３４１８、第１の消去ダイオード３４１９を有する。
【０１９０】
第１の選択トランジスタ３４１１は、ゲート電極が、第１の走査線３４１７に接続され、
第１の電極が、信号線３４１５に接続され、第２の電極が、第１の消去ダイオード３４１
９の第２の電極、及び第１の保持容量３４１２の第２の電極、及び第１の駆動トランジス
タ３４１３のゲート電極と接続される。第１の消去ダイオード３４１９は、第１の電極が
、第２の走査線３４２７に接続される。第１の保持容量３４１２は、第１の電極が、第１
の電源線３４１６に接続される。第１の駆動トランジスタ３４１３は、第１の電極が、第
１の電源線３４１６に接続され、第２の電極が、第１の発光素子３４１４の第１の電極に
接続される。第１の発光素子３４１４は、第２の電極が、第２の電源線３４１８に接続さ
れる。
【０１９１】
サブ画素２は、第２の選択トランジスタ３４２１、第２の駆動トランジスタ３４２３、第
２の保持容量３４２２、信号線３４１５、第１の電源線３４１６、第３の走査線３４３７
、第４の走査線３４４７、第２の発光素子３４２４、第３の電源線３４２８、第２の消去
ダイオード３４２９を有する。サブ画素２の各素子及び配線の接続は、サブ画素１と同様
であるため、説明を割愛する。
【０１９２】
次に、図３４に示した画素の動作について説明する。ここでは、サブ画素１の動作につい
て説明する。第１の走査線３４１７の電位を高くすることにより、第１の走査線３４１７
を選択し、第１の選択トランジスタ３４１１をオン状態にして、信号線３４１５から信号
を第１の保持容量３４１２に入力する。すると、その信号に応じて、第１の駆動トランジ
スタ３４１３の電流が制御され、第１の電源線３４１６から第１の発光素子３４１４に電
流が流れる。
【０１９３】
信号を消去したい場合は、第２の走査線３４２７の電位を高くすることにより、第２の走
査線３４２７を選択し、第１の消去ダイオード３４１９がオンして、第２の走査線３４２
７から第１の駆動トランジスタ３４１３のゲート電極へ電流が流れるようにする。その結
果、第１の駆動トランジスタ３４１３がオフ状態になる。すると、第１の電源線３４１６
から第１の発光素子３４１４に電流が流れないようになる。その結果、非点灯期間を作る
ことができ、点灯期間の長さを自由に制御できるようになる。
【０１９４】
信号を保持しておきたい場合は、第２の走査線３４２７の電位を低くすることにより、第
２の走査線３４２７を非選択しておく。すると、第１の消去ダイオード３４１９がオフす
るので、第１の駆動トランジスタ３４１３のゲート電位は保持される。
【０１９５】
なお、サブ画素２の動作は、サブ画素１の動作と同様であるため、説明を割愛する。
【０１９６】
なお、消去ダイオード３４１９、３４２９は、整流性がある素子であれば、なんでもよい
。ＰＮ型ダイオードでもよいし、ＰＩＮ型ダイオードでもよいし、ショットキー型ダイオ
ードでもよいし、ツェナー型ダイオードでもよい。
【０１９７】
また、トランジスタを用いて、ダイオード接続（ゲートとドレインを接続）して、用いて
もよい。その場合の回路図を図３５に示す。第１及び第２の消去ダイオード３４１９、３
４２９として、ダイオード接続されたトランジスタ３５１９、３５２９を用いている。こ
こでは、Ｎチャネル型を用いているが、これに限定されない。Ｐチャネル型を用いてもよ
い。
【０１９８】
なお、さらに別の回路として、図２６の回路を用いて、図３２のような駆動法を実現する
ことも可能である。この場合、１ゲート選択期間を複数のサブゲート選択期間に分割する
という方法を用いる。まず、図３１に示すように、１ゲート選択期間を複数（図３１では
２つ）のサブゲート選択期間に分割する。そして、各サブゲート選択期間内で、各々の走
査線の電位を高くすることにより、各々の走査線を選択し、その時に対応する信号（ビデ
オ信号と消去するための信号）を信号線２６１５に入力する。例えば、ある１ゲート選択
期間において、前半はｉ行目を選択し、後半はｊ行目を選択する。そして、ｉ行目が選択
されているときは、、ｉ行目の画素に入力すべきビデオ信号を信号線２６１５に入力する
。一方、ｊ行目が選択されているときは、ｊ行目の画素の駆動トランジスタがオフするよ
うな信号を信号線２６１５に入力する。すると、１ゲート選択期間において、あたかも同
時に２行分を選択したかのように動作させることが可能となる。
【０１９９】
なお、このような駆動方法の詳細については、例えば、特開２００１−３２４９５８号公
報等に記載されており、その内容を本願と組み合わせて適用することが出来る。
【０２００】
なお、図３３、図３４、図３５では、走査線を複数設けた例を示したが、信号線を複数設
けてもよいし、図３３〜図３５における第１の電源線に相当する電源線を複数設けてもよ
い。
【０２０１】
なお、本実施の形態において示したタイミングチャートや画素構成や駆動方法は、一例で
あり、これに限定されない。様々なタイミングチャートや画素構成や駆動方法に適用する
ことが可能である。
【０２０２】
なお、本実施の形態において、１フレーム内に、点灯期間や信号書き込み期間や非点灯期
間が配置されていたが、これに限定されない。それ以外の動作期間が配置されていてもよ
い。例えば、発光素子に加える電圧を、通常とは逆の極性のものにするような期間、いわ
ゆる、逆バイアス期間を設けてもよい。逆バイアス期間を設けることにより、発光素子の
信頼性が向上する場合がある。
【０２０３】
なお、本実施形態で示した画素構成において、トランジスタの極性は、これに限定されな
い。
【０２０４】
なお、本実施形態で示した画素構成において、保持容量は、トランジスタの寄生容量で代
用することにより省略することができる。
【０２０５】
なお、本実施の形態で述べた内容は、実施の形態１〜実施の形態２で述べた内容と自由に
組み合わせて実施することができる。
【０２０６】
（実施の形態４）
本実施形態では、本発明の表示装置における画素のレイアウトについて述べる。例として
、図２６に示した回路図について、そのレイアウト図を図３６に示す。なお、回路図やレ
イアウト図は、図２６や図３６に限定されない。
【０２０７】
図３６では、第１及び第２の選択トランジスタ３６１１、３６２１、第１及び第２の駆動
トランジスタ３６１３、３６２３、第１及び第２の保持容量３６１２、３６２２、第１及
び第２の発光素子の電極３６１４、３６２４、信号線３６１５、電源線３６１６、第１及
び第２の走査線３６１７、３６２７が配置されている。サブ画素１（ＳＰ１）について、
第１の選択トランジスタ３６１１のソース電極とドレイン電極は各々、信号線３６１５と
第１の駆動トランジスタ３６１３のゲート電極に接続されている。第１の選択トランジス
タ３６１１のゲート電極は、第１の走査線３６１７に接続されている。第１の駆動トラン
ジスタ３６１３のソース電極とドレイン電極は各々、電源線３６１６と第１の発光素子の
電極３６１４に接続されている。第１の保持容量３６１２は、第１の駆動トランジスタ３
６１３のゲート電極と電源線３６０６の間に接続されている。サブ画素２（ＳＰ２）につ
いても、同様の接続関係がなされている。そして、第１及び第２の発光素子の電極３６１
４、３６２４の面積比が１：２となっている。
【０２０８】
信号線３６１５、電源線３６１６は、第２配線によって形成され、第１及び第２の走査線
３６０７、３６１７は、第１配線によって形成されている。
【０２０９】
図３７には、サブ画素の面積比を１：２：４にした場合の画素のレイアウトの一例を示す
。図３７では、第１、第２及び第３の選択トランジスタ３７１１、３７２１、３７３１、
第１、第２及び第３の駆動トランジスタ３７１３、３７２３、３７３３、第１、第２及び
第３の保持容量３７１２、３７２２、３７３２、第１、第２及び第３の発光素子の電極３
７１４、３７２４、３７３４、信号線３７１５、電源線３７１６、第１、第２及び第３の
走査線３７１７、３７２７、３７３７が配置されている。そして、第１、第２及び第３の
発光素子の電極３７１４、３７２４、３７３４の面積比が１：２：４となっている。
【０２１０】
トランジスタがトップゲート構造の場合は、基板、半導体層、ゲート絶縁膜、第１配線、
層間絶縁膜、第２配線、の順で膜が構成される。また、トランジスタがボトムゲート構造
の場合は、基板、第１配線、ゲート絶縁膜、半導体層、層間絶縁膜、第２配線、の順で膜
が構成される。
【０２１１】
なお、本実施形態では、選択トランジスタ及び駆動トランジスタをシングルゲート構造で
記載したが、これらのトランジスタの構造は、様々な形態をとることができる。例えば、
ゲート電極が２個以上になっているマルチゲート構造でもよい。マルチゲート構造にする
と、チャネル領域が直列に接続されるような構成となるため、複数のトランジスタが直列
に接続されたような構成となる。図３６で、駆動トランジスタ３６１３、３６２３をマル
チゲート構造にしたレイアウト図を図３８に示す。図３８において、駆動トランジスタ３
８１３、３８２３がマルチゲート構造となっている。マルチゲート構造にすることにより
、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領
域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があ
まり変化せず、フラットな特性にすることができる。また、チャネルの上下にゲート電極
が配置されている構造でもよい。チャネルの上下にゲート電極が配置されている構造にす
ることにより、チャネル領域が増えるため、電流値を大きくしたり、空乏層ができやすく
なってＳ値をよくしたりすることができる。チャネルの上下にゲート電極が配置されると
、複数のトランジスタが並列に接続されたような構成となる。また、チャネルの上にゲー
ト電極が配置されている構造でもよいし、チャネルの下にゲート電極が配置されている構
造でもよいし、正スタガ構造であってもよいし、逆スタガ構造でもよいし、チャネル領域
が複数の領域に分かれていてもよいし、並列に接続されていてもよいし、直列に接続され
ていてもよい。また、チャネル（もしくはその一部）にソース電極やドレイン電極が重な
っていてもよい。チャネル（もしくはその一部）にソース電極やドレイン電極が重なって
いる構造にすることにより、チャネルの一部に電荷がたまって、動作が不安定になること
を防ぐことができる。また、ＬＤＤ領域があってもよい。ＬＤＤ領域を設けることにより
、オフ電流を低減したり、トランジスタの耐圧を向上させて信頼性を良くしたり、飽和領
域で動作する時に、ドレイン・ソース間電圧が変化しても、ドレイン・ソース間電流があ
まり変化せず、フラットな特性にすることができる。
【０２１２】
なお、配線や電極は、アルミニウム（Ａｌ）、タンタル（Ｔａ）、チタン（Ｔｉ）、モリ
ブデン（Ｍｏ）、タングステン（Ｗ）、ネオジウム（Ｎｄ）、クロム（Ｃｒ）、ニッケル
（Ｎｉ）、白金（Ｐｔ）、金（Ａｕ）、銀（Ａｇ）、銅（Ｃｕ）、マグネシウム（Ｍｇ）
、スカンジウム（Ｓｃ）、コバルト（Ｃｏ）、亜鉛（Ｚｎ）、ニオブ（Ｎｂ）、シリコン
（Ｓｉ）、リン（Ｐ）、ボロン（Ｂ）、ヒ素（Ａｓ）、ガリウム（Ｇａ）、インジウム（
Ｉｎ）、錫（Ｓｎ）、酸素（Ｏ）で構成された群から選ばれた一つ又は複数の元素、もし
くは、前記群から選ばれた一つ又は複数の元素を成分とする化合物や合金材料（例えば、
インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（ＩＺＯ）、酸化珪素を添加した
インジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、アルミネオジウム（Ａｌ−Ｎｄ
）、マグネシウム銀（Ｍｇ−Ａｇ）など）、もしくは、これらの化合物を組み合わせた物
質などを有して形成される。もしくは、それらとシリコンの化合物（シリサイド）（例え
ば、アルミシリコン、モリブデンシリコン、ニッケルシリサイドなど）や、それらと窒素
の化合物（例えば、窒化チタン、窒化タンタル、窒化モリブデン等）を有して形成される
。なお、シリコン（Ｓｉ）には、Ｎ型不純物（リンなど）やＰ型不純物（ボロンなど）を
多く含んでいてもよい。これらの不純物を含むことにより、導電率が向上したり、通常の
導体と同様な振る舞いをするので、配線や電極として利用しやすくなったりする。なお、
シリコンは、単結晶でもよいし、多結晶（ポリシリコン）でもよいし、非晶質（アモルフ
ァスシリコン）でもよい。単結晶シリコンや多結晶シリコンを用いることにより、抵抗を
小さくすることができる。非晶質シリコンを用いることにより、簡単な製造工程で作るこ
とができる。なお、アルミニウムや銀は、導電率が高いため、信号遅延を低減することが
でき、エッチングしやすいので、パターニングしやすく、微細加工を行うことができる。
なお、銅は、導電率が高いため、信号遅延を低減することができる。なお、モリブデンは
、ＩＴＯやＩＺＯなどの酸化物半導体や、シリコンと接触しても、材料が不良を起こすな
どの問題が生じることなく製造できたり、パターニングやエッチングがしやすかったり、
耐熱性が高いため、望ましい。なお、チタンは、ＩＴＯやＩＺＯなどの酸化物半導体や、
シリコンと接触しても、材料が不良を起こすなどの問題が生じることなく製造できたり、
耐熱性が高いため、望ましい。なお、タングステンは、耐熱性が高いため、望ましい。な
お、ネオジウムは、耐熱性が高いため、望ましい。特に、ネオジウムとアルミニウムとの
合金にすると、耐熱性が向上し、アルミニウムがヒロックをおこしにくくなるため、望ま
しい。なお、シリコンは、トランジスタが有する半導体層と同時に形成できたり、耐熱性
が高いため、望ましい。なお、インジウム錫酸化物（ＩＴＯ）、インジウム亜鉛酸化物（
ＩＺＯ）、酸化珪素を添加したインジウム錫酸化物（ＩＴＳＯ）、酸化亜鉛（ＺｎＯ）、
シリコン（Ｓｉ）は、透光性を有しているため、光を透過させるような部分に用いること
ができるため、望ましい。たとえば、画素電極や共通電極として用いることができる。
【０２１３】
なお、これらが単層で配線や電極を形成していてもよいし、多層構造になっていてもよい
。単層構造で形成することにより、製造工程を簡略化することができ、工程日数を少なく
でき、コストを低減することができる。また、多層構造にすることにより、それぞれの材
料のメリットを生かし、デメリットを低減させ、性能の良い配線や電極を形成することが
できる。たとえば、抵抗の低い材料（アルミニウムなど）を多層構造の中に含むようにす
ることにより、配線の低抵抗化を図ることができる。また、耐熱性が高い材料を含むよう
にすれば、例えば、耐熱性が弱いが、別のメリットを有する材料を、耐熱性が高い材料で
挟むような積層構造にすることにより、配線や電極全体として、耐熱性を高くすることが
できる。例えば、アルミニウムを含む層を、モリブデンやチタンを含む層で挟んだような
形にした積層構造にすると望ましい。また、別の材料の配線や電極などと直接接するよう
な部分がある場合、お互いに悪影響を及ぼすことがある。例えば、一方の材料が他方の材
料の中に入っていって、性質を変えてしまい、本来の目的を果たせなくなったり、製造す
るときに、問題が生じて、正常に製造できなくなったりすることがある。そのような場合
、ある層を別の層で挟んだり、覆ったりすることにより、問題を解決することができる。
例えば、インジウム錫酸化物（ＩＴＯ）と、アルミニウムを接触させたい場合は、間に、
チタンやモリブデンを挟むことが望ましい。また、シリコンとアルミニウムを接触させた
い場合は、間に、チタンやモリブデンを挟むことが望ましい。
【０２１４】
なお、Ｒ（赤）、Ｇ（緑）、Ｂ（青）の各画素において、画素の総発光面積を変えてもよ
い。この場合の実施例を図３９に示す。
【０２１５】
図３９に示した例では、各画素が２個のサブ画素から構成されている。また、信号線３９
１５、第１の電源線３９１６、第１及び第２の走査線３９１７、３９２７が配置されてい
る。また、図３９において、各サブ画素の面積の大きさが、各サブ画素の発光面積に対応
している。
【０２１６】
図３９では、画素の総発光面積が大きい順にＧ、Ｒ、Ｂとなっている。これにより、Ｒ、
Ｇ、Ｂの適切な色バランスを実現でき、より高精細なカラー表示が可能となる。また、消
費電力を低減させたり、発光素子の寿命を伸ばしたりすることができる。
【０２１７】
また、Ｒ、Ｇ、Ｂ、Ｗ（白）構成において、ＲＧＢ部のサブ画素の数とＷ部のサブ画素の
数とが異なってもよい。この場合の実施例を図４０に示す。
【０２１８】
図４０に示した例では、ＲＧＢ部は２個のサブ画素に分割されており、Ｗ部は３個のサブ
画素に分割されている。また、信号線４０１５、第１の電源線４０１６、第１の走査線４
０１７、第２の走査線４０２７、第３の走査線４０３７が配置されている。
【０２１９】
図４０では、ＲＧＢ部は２個のサブ画素に分割されており、Ｗ部は３個のサブ画素に分割
されている。これにより、より高精細な白表示が可能となる。
【０２２０】
なお、本実施の形態で述べた内容は、実施の形態１〜実施の形態３で述べた内容と自由に
組み合わせて実施することができる。
【０２２１】
（実施の形態５）
本実施形態では、表示装置における信号線駆動回路や走査線駆動回路などの構成とその動
作について説明する。本実施形態では、１つの画素を２個のサブ画素（ＳＰ１、ＳＰ２）
に分割した場合を例に説明する。
【０２２２】
例えば、画素構成として、複数の走査線を設けるタイプを採用した場合を考える。まず、
画素に信号を書き込む期間と点灯する期間とが分離されている場合、表示装置は、図４１
（Ａ）に示すように、画素部４１０１、第１及び第２の走査線駆動回路４１０２、４１０
３、信号線駆動回路４１０４を有している。この場合の画素構成は、一例として、図２６
のようになっている。
【０２２３】
まずは、走査線駆動回路について説明する。第１及び第２の走査線駆動回路４１０２、４
１０３は、画素部４１０１に選択信号を順次出力する。第１及び第２の走査線駆動回路４
１０２、４１０３の構成の一例を図４１（Ｂ）に示す。走査線駆動回路は、シフトレジス
タ４１０５や増幅回路４１０６などから構成されている。
【０２２４】
次に、図４１（Ｂ）に示した第１及び第２の走査線駆動回路４１０２、４１０３の動作を
簡単に説明する。シフトレジスタ４１０５には、クロック信号（Ｇ−ＣＬＫ）、スタート
パルス（Ｇ−ＳＰ）、クロック反転信号（Ｇ−ＣＬＫＢ）が入力され、これらの信号のタ
イミングに従って、順次サンプリングパルスが出力される。出力されたサンプリングパル
スは、増幅回路４１０６で増幅され、各走査線から画素部４１０１へ入力される。
【０２２５】
なお、増幅回路４１０６の構成として、バッファ回路を有してもよいし、レベルシフタ回
路を有してもよい。また、走査線駆動回路には、シフトレジスタ４１０５や増幅回路４１
０６の他に、パルス幅制御回路などが配置されてもよい。
【０２２６】
ここで、第１の走査線駆動回路４１０２は、サブ画素１（ＳＰ１）に接続された第１の走
査線４１１１に順次選択信号を出力するための駆動回路であり、第２の走査線駆動回路４
１０３は、サブ画素２（ＳＰ２）に接続された第２の走査線４１１２に順次選択信号を出
力するための駆動回路である。なお、一般に、１つの画素をｍ個（ｍはｍ≧２の整数）の
サブ画素に分割した場合、ｍ個の走査線駆動回路を設ければよい。
【０２２７】
次に、信号線駆動回路について説明する。信号線駆動回路４１０４は、信号線４１１３を
介して、画素部４１０１にビデオ信号を順次出力する。画素部４１０１では、ビデオ信号
に従って、光の状態を制御することにより、画像を表示する。信号線駆動回路４１０４か
ら画素部４１０１へ入力するビデオ信号は、電圧である場合が多い。つまり、各画素に配
置された発光素子や発光素子を制御する素子は、信号線駆動回路４１０４から入力される
ビデオ信号（電圧）によって、状態を変化させる。画素に配置する発光素子の例としては
、ＥＬ素子やＦＥＤ（フィールドエミッションディスプレイ）で用いる素子や液晶やＤＭ
Ｄ（デジタル・マイクロミラー・デバイス）などがあげられる。
【０２２８】
信号線駆動回路４１０４の構成の一例を図４１（Ｃ）に示す。信号線駆動回路４１０４は
、シフトレジスタ４１０７、第１ラッチ回路（ＬＡＴ１）４１０８、第２ラッチ回路（Ｌ
ＡＴ２）４１０９、増幅回路４１１０などから構成されている。なお、増幅回路４１１０
の構成として、バッファ回路を有してもよいし、レベルシフタ回路を有してもよいし、デ
ジタル信号をアナログに変換する機能を有する回路を有してもよいし、ガンマ補正を行う
機能を有する回路を有してもよい。
【０２２９】
また、画素は、ＥＬ素子などの発光素子を有している。その発光素子に電流（ビデオ信号
）を出力する回路、すなわち、電流源回路を有してもよい。
【０２３０】
次に、信号線駆動回路４１０４の動作を簡単に説明する。シフトレジスタ４１０７は、ク
ロック信号（Ｓ−ＣＬＫ）、スタートパルス（Ｓ−ＳＰ）、クロック反転信号（Ｓ−ＣＬ
ＫＢ）が入力され、これらの信号のタイミングに従って、順次サンプリングパルスが出力
される。
【０２３１】
シフトレジスタ４１０７より出力されたサンプリングパルスは、第１ラッチ回路（ＬＡＴ
１）４１０８に入力される。第１ラッチ回路（ＬＡＴ１）４１０８には、ビデオ信号線４
１２１より、ビデオ信号が入力されており、サンプリングパルスが入力されるタイミング
に従って、各列でビデオ信号を保持していく。
【０２３２】
第１ラッチ回路（ＬＡＴ１）４１０８において、最終列までビデオ信号の保持が完了する
と、水平帰線期間中に、ラッチ制御線４１２２よりラッチパルス（Ｌａｔｃｈ  Ｐｕｌｓ
ｅ）が入力され、第１ラッチ回路（ＬＡＴ１）４１０８に保持されていたビデオ信号は、
一斉に第２ラッチ回路（ＬＡＴ２）４１０９に転送される。その後、第２ラッチ回路（Ｌ
ＡＴ２）４１０９に保持されたビデオ信号は、１行分が同時に、増幅回路４１１０へと入
力される。そして、増幅回路４１１０から出力される信号は、各信号線から画素部４１０
１へ入力される。
【０２３３】
第２ラッチ回路（ＬＡＴ２）４１０９に保持されたビデオ信号が増幅回路４１１０に入力
され、そして、画素部４１０１に入力されている間、シフトレジスタ４１０７においては
再びサンプリングパルスが出力される。つまり、同時に２つの動作が行われる。これによ
り、線順次駆動が可能となる。以後、この動作を繰り返す。
【０２３４】
なお、信号線駆動回路やその一部（電流源回路や増幅回路など）は、画素部４１０１と同
一基板上に存在せず、例えば、外付けのＩＣチップを用いて構成されることもある。
【０２３５】
以上のような走査線駆動回路及び信号線駆動回路を用いることにより、画素に信号を書き
込む期間と点灯する期間とが分離されている場合の駆動を実現できる。
【０２３６】
次に、画素の信号を消去する動作を行う場合、表示装置は、図４２に示すように、画素部
４２０１、第１、第２、第３及び第４の走査線駆動回路４２０２、４２０３、４２０４、
４２０５、信号線駆動回路４２０６を有している。この場合の画素構成は、一例として、
図３３のようになっている。なお、走査線駆動回路及び信号線駆動回路の構成は、図４１
で説明したものと同様であるため、ここでは説明を割愛する。
【０２３７】
ここで、第１及び第２の走査線駆動回路４２０２、４２０３は、サブ画素１に接続された
走査線を駆動させるための回路である。ここで、第１の走査線駆動回路４２０２は、サブ
画素１に接続された第１の走査線４２０７（選択トランジスタが接続されている走査線）
に順次選択信号を出力する。一方、第２の走査線駆動回路４２０３は、サブ画素１に接続
された第２の走査線４２０８（消去トランジスタが接続されている走査線）に順次消去信
号を出力する。これにより、サブ画素１に選択信号や消去信号が書き込まれる。
【０２３８】
同様に、第３及び第４の走査線駆動回路４２０４、４２０５は、サブ画素２に接続された
走査線を駆動させるための回路である。ここで、第３の走査線駆動回路４２０４は、サブ
画素２に接続された第３の走査線４２０９に順次選択信号を出力する。一方、第４の走査
線駆動回路４２０５は、サブ画素２に接続された第４の走査線４２１０に順次消去信号を
出力する。これにより、サブ画素２に選択信号や消去信号が書き込まれる。
【０２３９】
また、信号線駆動回路４２０６は、信号線４２１１を介して、画素部４２０１にビデオ信
号を順次出力するための回路である。
【０２４０】
以上のような走査線駆動回路及び信号線駆動回路を用いることにより、画素の信号を消去
する動作を行う場合の駆動を実現できる。
【０２４１】
なお、本実施形態では、画素構成として複数の走査線を設けるタイプを採用した場合につ
いて説明したが、画素構成として複数の信号線を設けるタイプを採用した場合は、各サブ
画素に対応した信号線駆動回路を設ければよい。
【０２４２】
例えば、画素の信号を消去する動作を行う場合、表示装置は、図４３に示すように、画素
部４３０１、第１及び第２の走査線駆動回路４３０２、４３０３、第１及び第２の信号線
駆動回路４３０４、４３０５を有している。なお、走査線駆動回路及び信号線駆動回路の
構成は、図４１で説明したものと同様であるため、ここでは説明を割愛する。
【０２４３】
ここで、第１の走査線駆動回路４３０２は、第１の走査線４３０６（選択トランジスタが
接続されている走査線）に順次選択信号を出力するための駆動回路であり、第２の走査線
駆動回路４３０３は、第２の走査線４３０７（消去トランジスタが接続されている走査線
）に順次消去信号を出力するための駆動回路である。
【０２４４】
また、第１の信号線駆動回路４３０４は、サブ画素１（ＳＰ１）に接続された第１の信号
線４３０８に順次ビデオ信号を出力するための駆動回路であり、第２の信号線駆動回路４
３０５は、サブ画素２（ＳＰ２）に接続された第２の信号線４３０９に順次ビデオ信号を
出力するための駆動回路である。なお、一般に、１つの画素をｍ個（ｍはｍ≧２の整数）
のサブ画素に分割した場合、ｍ個の信号線駆動回路を設ければよい。
【０２４５】
以上のような走査線駆動回路及び信号線駆動回路を用いることにより、画素の信号を消去
する動作を行う場合の駆動を実現できる。
【０２４６】
なお、信号線駆動回路や走査線駆動回路などの構成は、図４１〜図４３に限定されない。
【０２４７】
なお、本発明におけるトランジスタは、どのようなタイプのトランジスタでもよいし、ど
のような基板上に形成されていてもよい。したがって、図４１〜図４３で示したような回
路が、全てガラス基板上に形成されていてもよいし、プラスチック基板に形成されていて
もよいし、単結晶基板に形成されていてもよいし、ＳＯＩ基板上に形成されていてもよい
し、どのような基板上に形成されていてもよい。あるいは、図４１〜図４３における回路
の一部が、ある基板に形成されており、図４１〜図４３における回路の別の一部が、別の
基板に形成されていてもよい。つまり、図４１〜図４３における回路の全てが同じ基板上
に形成されていなくてもよい。例えば、図４１〜図４３において、画素部と走査線駆動回
路とは、ガラス基板上にトランジスタを用いて形成し、信号線駆動回路（もしくはその一
部）は、単結晶基板上に形成し、そのＩＣチップをＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ
）で接続してガラス基板上に配置してもよい。あるいは、そのＩＣチップをＴＡＢ（Ｔａ
ｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）やプリント基板を用いてガラス基板と接続
してもよい。
【０２４８】
なお、本実施の形態で述べた内容は、実施の形態１〜実施の形態４で述べた内容と自由に
組み合わせて実施することができる。
【０２４９】
（実施の形態６）
本実施形態では、本発明の表示装置に用いる表示パネルについて図６２などを用いて説明
する。なお、図６２（ａ）は、表示パネルを示す上面図、図６２（ｂ）は図６２（ａ）を
Ａ−Ａ’で切断した断面図である。点線で示された信号線駆動回路６２０１、画素部６２
０２、第１の走査線駆動回路６２０３、第２の走査線駆動回路６２０６を有する。また、
封止基板６２０４、シール材６２０５を有し、シール材６２０５で囲まれた内側は、空間
６２０７になっている。
【０２５０】
なお、配線６２０８は第１の走査線駆動回路６２０３、第２の走査線駆動回路６２０６及
び信号線駆動回路６２０１に入力される信号を伝送するための配線であり、外部入力端子
となるＦＰＣ６２０９からビデオ信号、クロック信号、スタート信号等を受け取る。ＦＰ
Ｃ６２０９と表示パネルとの接合部上にはＩＣチップ（メモリ回路や、バッファ回路など
が形成された半導体チップ）６２１８、６２１９がＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ
）等で実装されている。なお、ここではＦＰＣしか図示されていないが、このＦＰＣには
プリント配線基盤（ＰＷＢ）が取り付けられていてもよい。
【０２５１】
次に、断面構造について図６２（ｂ）を用いて説明する。基板６２１０上には画素部６２
０２とその周辺駆動回路（第１の走査線駆動回路６２０３、第２の走査線駆動回路６２０
６及び信号線駆動回路６２０１）が形成されているが、ここでは、信号線駆動回路６２０
１と、画素部６２０２が示されている。
【０２５２】
なお、信号線駆動回路６２０１は、トランジスタ６２２０やトランジスタ６２２１など多
数のトランジスタで構成されている。また、本実施形態では、基板上に周辺駆動回路を一
体形成した表示パネルを示すが、必ずしもその必要はなく、周辺駆動回路の全部もしくは
一部をＩＣチップなどに形成し、ＣＯＧなどで実装してもよい。
【０２５３】
また、画素部６２０２は、スイッチング用トランジスタ６２１１と、駆動用トランジスタ
６２１２とを含む画素を構成する複数の回路を有している。なお、駆動用トランジスタ６
２１２のソース電極は第１の電極６２１３と接続されている。また、第１の電極６２１３
の端部を覆って絶縁物６２１４が形成されている。ここでは、ポジ型の感光性アクリル樹
脂膜を用いることにより形成する。
【０２５４】
また、カバレッジを良好なものとするため、絶縁物６２１４の上端部または下端部に曲率
を有する曲面が形成されるようにする。例えば、絶縁物６２１４の材料としてポジ型の感
光性アクリルを用いた場合、絶縁物６２１４の上端部のみに曲率半径（０．２μｍ〜３μ
ｍ）を有する曲面を持たせることが好ましい。また、絶縁物６２１４として、感光性の光
によってエッチャントに不溶解性となるネガ型、あるいは光によってエッチャントに溶解
性となるポジ型のいずれも使用することができる。
【０２５５】
第１の電極６２１３上には、有機化合物を含む層６２１６、及び第２の電極６２１７がそ
れぞれ形成されている。ここで、陽極として機能する第１の電極６２１３に用いる材料と
しては、仕事関数の大きい材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫
酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）膜、窒化チタン膜、クロム膜、タングステ
ン膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜と
の積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を
用いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミ
ックコンタクトがとれ、さらに陽極として機能させることができる。
【０２５６】
また、有機化合物を含む層６２１６は、蒸着マスクを用いた蒸着法、またはインクジェッ
ト法によって形成される。有機化合物を含む層６２１６には、元素周期表第４族金属錯体
をその一部に用いることとし、その他、組み合わせて用いることのできる材料としては、
低分子系材料であっても高分子系材料であってもよい。また、有機化合物を含む層に用い
る材料としては、通常、有機化合物を単層もしくは積層で用いる場合が多いが、本実施形
態においては、有機化合物からなる膜の一部に無機化合物を用いる構成も含めることとす
る。さらに、公知の三重項材料を用いることも可能である。
【０２５７】
さらに、有機化合物を含む層６２１６上に形成される、陰極である第２の電極６２１７に
用いる材料としては、仕事関数の小さい材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの
合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、ＣａＦ２、または窒化カルシウム）を用いればよい
。なお、有機化合物を含む層６２１６で生じた光が第２の電極６２１７を透過させる場合
には、第２の電極６２１７として、膜厚を薄くした金属薄膜と、透明導電膜（ＩＴＯ（イ
ンジウム錫酸化物））、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛
（ＺｎＯ）等）との積層を用いるのがよい。
【０２５８】
さらに、シール材６２０５で封止基板６２０４を基板６２１０と貼り合わせることにより
、基板６２１０、封止基板６２０４、及びシール材６２０５で囲まれた空間６２０７に発
光素子６２１８が備えられた構造になっている。なお、空間６２０７には、不活性気体（
窒素やアルゴン等）が充填される場合の他、シール材６２０５で充填される構成も含むも
のとする。
【０２５９】
なお、シール材６２０５にはエポキシ系樹脂を用いるのが好ましい。また、これらの材料
はできるだけ水分や酸素を透過しない材料であることが望ましい。また、封止基板６２０
４に用いる材料としてガラス基板や石英基板の他、ＦＲＰ（Ｆｉｂｅｒｇｌａｓｓ−Ｒｅ
ｉｎｆｏｒｃｅｄ  Ｐｌａｓｔｉｃｓ）、ＰＶＦ（ポリビニルフロライド）、マイラー、
ポリエステルまたはアクリル等からなるプラスチック基板を用いることができる。
【０２６０】
以上のようにして、本発明の画素構成を有する表示パネルを得ることができる。
【０２６１】
図６２に示すように、信号線駆動回路６２０１、画素部６２０２、第１の走査線駆動回路
６２０３及び第２の走査線駆動回路６２０６を一体形成することで、表示装置の低コスト
化が図れる。なお、信号線駆動回路６２０１、画素部６２０２、第１の走査線駆動回路６
２０３及び第２の走査線駆動回路６２０６に用いられるトランジスタを単極性とすること
で作製工程の簡略化が図れるためさらなる低コスト化が図れる。また、信号線駆動回路６
２０１、画素部６２０２、第１の走査線駆動回路６２０３及び第２の走査線駆動回路６２
０６に用いられるトランジスタの半導体層にアモルファスシリコンを適用することでさら
なる低コスト化を図ることができる。
【０２６２】
なお、表示パネルの構成としては、図６２（ａ）に示したように信号線駆動回路６２０１
、画素部６２０２、第１の走査線駆動回路６２０３及び第２の走査線駆動回路６２０６を
一体形成した構成に限定されず、信号線駆動回路６２０１に相当する信号線駆動回路をＩ
Ｃチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成としてもよい。
【０２６３】
つまり、駆動回路の高速動作が要求される信号線駆動回路のみを、ＣＭＯＳ等を用いてＩ
Ｃチップに形成し、低消費電力化を図る。また、ＩＣチップはシリコンウエハ等の半導体
チップとすることで、より高速動作且つ低消費電力化を図れる。
【０２６４】
そして、走査線駆動回路を画素部と一体形成することで、低コスト化が図れる。なお、こ
の走査線駆動回路及び画素部は単極性のトランジスタで構成することでさらなる低コスト
化が図れる。画素部の有する画素の構成としては実施の形態３で示した構成を適用するこ
とができる。また、トランジスタの半導体層にアモルファスシリコンを用いることで、作
製工程が簡略化し、さらなる低コスト化が図れる。
【０２６５】
こうして、高精細な表示装置の低コスト化が図れる。また、ＦＰＣ６２０９と基板６２１
０との接続部において機能回路（メモリやバッファ）が形成されたＩＣチップを実装する
ことで基板面積を有効利用することができる。
【０２６６】
また、図６２（ａ）の信号線駆動回路６２０１、第１の走査線駆動回路６２０３及び第２
の走査線駆動回路６２０６に相当する信号線駆動回路、第１の走査線駆動回路及び第２の
走査線駆動回路をＩＣチップ上に形成して、ＣＯＧ等で表示パネルに実装した構成として
もよい。この場合には高精細な表示装置をより低消費電力にすることが可能である。よっ
て、より消費電力が少ない表示装置とするため、画素部に用いられるトランジスタの半導
体層にはポリシリコンを用いることが望ましい。
【０２６７】
また、画素部６２０２のトランジスタの半導体層にアモルファスシリコンを用いることに
より低コスト化を図ることができる。さらに、大型の表示パネルを作製することも可能と
なる。
【０２６８】
なお、走査線駆動回路及び信号線駆動回路は、画素の行方向及び列方向に設けることに限
定されない。
【０２６９】
次に、発光素子６２１８に適用可能な発光素子の例を図６３に示す。
【０２７０】
基板７３０１の上に陽極７３０２、正孔注入材料からなる正孔注入層７３０３、その上に
正孔輸送材料からなる正孔輸送層７３０４、発光層７３０５、電子輸送材料からなる電子
輸送層７３０６、電子注入材料からなる電子注入層７３０７、そして陰極７３０８を積層
させた素子構造である。ここで、発光層７３０５は、一種類の発光材料のみから形成され
ることもあるが、２種類以上の材料から形成されてもよい。また本発明の素子の構造は、
この構造に限定されない。
【０２７１】
また、図６３で示した各機能層を積層した積層構造の他、高分子化合物を用いた素子、発
光層に三重項励起状態から発光する三重項発光材料を利用した高効率素子など、バリエー
ションは多岐にわたる。ホールブロック層によってキャリヤの再結合領域を制御し、発光
領域を２つの領域に分けることによって得られる白色発光素子などにも応用可能である。
【０２７２】
次に、図６３に示す本発明の素子作製方法について説明する。まず、陽極７３０２（ＩＴ
Ｏ（インジウム錫酸化物））を有する基板７３０１に正孔注入材料、正孔輸送材料、発光
材料を順に蒸着する。次に電子輸送材料、電子注入材料を蒸着し、最後に陰極６３０８を
蒸着で形成する。
【０２７３】
次に、正孔注入材料、正孔輸送材料、電子輸送材料、電子注入材料、発光材料の材料に好
適な材料を以下に列挙する。
【０２７４】
正孔注入材料としては、有機化合物でればポルフィリン系の化合物や、フタロシアニン（
以下「Ｈ２Ｐｃ」と記す）、銅フタロシアニン（以下「ＣｕＰｃ」と記す）などが有効で
ある。また、使用する正孔輸送材料よりもイオン化ポテンシャルの値が小さく、かつ、正
孔輸送機能をもつ材料であれば、これも正孔注入材料として使用できる。導電性高分子化
合物に化学ドーピングを施した材料もあり、ポリスチレンスルホン酸（以下「ＰＳＳ」と
記す）をドープしたポリエチレンジオキシチオフェン（以下「ＰＥＤＯＴ」と記す）や、
ポリアニリンなどが挙げられる。また、絶縁体の高分子化合物も陽極の平坦化の点で有効
であり、ポリイミド（以下「ＰＩ」と記す）がよく用いられる。さらに、無機化合物も用
いられ、金や白金などの金属薄膜の他、酸化アルミニウム（以下「アルミナ」と記す）の
超薄膜などがある。
【０２７５】
正孔輸送材料として最も広く用いられているのは、芳香族アミン系（すなわち、ベンゼン
環−窒素の結合を有するもの）の化合物である。広く用いられている材料として、４，４
’−ビス（ジフェニルアミノ）−ビフェニル（以下、「ＴＡＤ」と記す）や、その誘導体
である４，４’−ビス［Ｎ−（３−メチルフェニル）−Ｎ−フェニル−アミノ］−ビフェ
ニル（以下、「ＴＰＤ」と記す）、４，４’−ビス［Ｎ−（１−ナフチル）−Ｎ−フェニ
ル−アミノ］−ビフェニル（以下、「α−ＮＰＤ」と記す）がある。４，４’，４”−ト
リス（Ｎ，Ｎ−  ジフェニル−アミノ）−トリフェニルアミン（以下、「ＴＤＡＴＡ」と
記す）、４，４’，４”−トリス［Ｎ−（３−メチルフェニル）−Ｎ−  フェニル−アミ
ノ］−トリフェニルアミン（以下、「ＭＴＤＡＴＡ」と記す）などのスターバースト型芳
香族アミン化合物が挙げられる。
【０２７６】
電子輸送材料としては、金属錯体がよく用いられ、トリス（８−キノリノラト）アルミニ
ウム（以下、「Ａｌｑ３」と記す）、ＢＡｌｑ、トリス（４−メチル−８−キノリノラト
）アルミニウム（以下、「Ａｌｍｑ」と記す）、ビス（１０−ヒドロキシベンゾ［ｈ］−
キノリナト）ベリリウム（以下、「Ｂｅｂｑ」と記す）などのキノリン骨格またはベンゾ
キノリン骨格を有する金属錯体などがある。また、ビス［２−（２−ヒドロキシフェニル
）−ベンゾオキサゾラト］亜鉛（以下、「Ｚｎ（ＢＯＸ）２」と記す）、ビス［２−（２
−ヒドロキシフェニル）−ベンゾチアゾラト］亜鉛（以下、「Ｚｎ（ＢＴＺ）２」と記す
）などのオキサゾール系、チアゾール系配位子を有する金属錯体もある。さらに、金属錯
体以外にも、２−（４−ビフェニリル）−５−（４−ｔｅｒｔ−ブチルフェニル）−１，
３，４−オキサジアゾール（以下、「ＰＢＤ」と記す）、ＯＸＤ−７などのオキサジアゾ
ール誘導体、ＴＡＺ、３−（４−ｔｅｒｔ−ブチルフェニル）−４−（４−エチルフェニ
ル）−５−（４−ビフェニリル）−１、２、４−トリアゾール（以下、「ｐ−ＥｔＴＡＺ
」と記す）などのトリアゾール誘導体、バソフェナントロリン（以下、「ＢＰｈｅｎ」と
記す）、ＢＣＰなどのフェナントロリン誘導体が電子輸送性を有する。
【０２７７】
電子注入材料としては、上で述べた電子輸送材料を用いることができる。その他に、フッ
化カルシウム、フッ化リチウム、フッ化セシウムなどの金属ハロゲン化物や、酸化リチウ
ムなどのアルカリ金属酸化物のような絶縁体の、超薄膜がよく用いられる。また、リチウ
ムアセチルアセトネート（以下、「Ｌｉ（ａｃａｃ）」と記す）や８−キノリノラト−リ
チウム（以下、「Ｌｉｑ」と記す）などのアルカリ金属錯体も有効である。
【０２７８】
発光材料としては、先に述べたＡｌｑ３、Ａｌｍｑ、ＢｅＢｑ、ＢＡｌｑ、Ｚｎ（ＢＯＸ
）２、Ｚｎ（ＢＴＺ）２などの金属錯体の他、各種蛍光色素が有効である。蛍光色素とし
ては、青色の４，４’−ビス（２，２  −  ジフェニル−ビニル）−ビフェニルや、赤橙
色の４−（ジシアノメチレン）−２−メチル−６−（ｐ−ジメチルアミノスチリル）−４
Ｈ−ピランなどがある。また、三重項発光材料も可能であり、白金ないしはイリジウムを
中心金属とする錯体が主体である。三重項発光材料として、トリス（２−フェニルピリジ
ン）イリジウム、ビス（２−（４’−トリル）ピリジナト−Ｎ，Ｃ２’）アセチルアセト
ナトイリジウム（以下「ａｃａｃＩｒ（ｔｐｙ）２」と記す）、  ２，３，７，８，１２
，１３，１７，１８−オクタエチル−２１Ｈ，２３Ｈポルフィリン−白金などが知られて
いる。
【０２７９】
以上で述べたような各機能を有する材料を、各々組み合わせ、高信頼性の発光素子を作製
することができる。
【０２８０】
また、図６３とは逆の順番に層を形成した発光素子を用いることもできる。つまり、基板
７３０１の上に陰極７３０８、電子注入材料からなる電子注入層７３０７、その上に電子
輸送材料からなる電子輸送層７３０６、発光層７３０５、正孔輸送材料からなる正孔輸送
層７３０４、正孔注入材料からなる正孔注入層７３０３、そして陽極７３０２を積層させ
た素子構造である。
【０２８１】
また、発光素子は発光を取り出すために少なくとも陽極又は陰極の一方が透明であればよ
い。そして、基板上にトランジスタ及び発光素子を形成し、基板とは逆側の面から発光を
取り出す上面射出や、基板側の面から発光を取り出す下面射出や、基板側及び基板とは反
対側の面から発光を取り出す両面射出構造の発光素子があり、本発明の画素構成はどの射
出構造の発光素子にも適用することができる。
【０２８２】
まず、上面射出構造の発光素子について、図６４（ａ）を用いて説明する。
【０２８３】
基板６４００上に駆動用トランジスタ６４０１が形成され、駆動用トランジスタ６４０１
のソース電極に接して第１の電極６４０２が形成され、その上に有機化合物を含む層６４
０３と第２の電極６４０４が形成されている。
【０２８４】
また、第１の電極６４０２は発光素子の陽極である。そして、第２の電極６４０４は発光
素子の陰極である。つまり、第１の電極６４０２と第２の電極６４０４とで有機化合物を
含む層６４０３が挟まれているところが発光素子となる。
【０２８５】
また、ここで、陽極として機能する第１の電極６４０２に用いる材料としては、仕事関数
の大きい材料を用いることが望ましい。例えば、窒化チタン膜、クロム膜、タングステン
膜、Ｚｎ膜、Ｐｔ膜などの単層膜の他、窒化チタンとアルミニウムを主成分とする膜との
積層、窒化チタン膜とアルミニウムを主成分とする膜と窒化チタン膜との３層構造等を用
いることができる。なお、積層構造とすると、配線としての抵抗も低く、良好なオーミッ
クコンタクトがとれ、さらに陽極として機能させることができる。光を反射する金属膜を
用いることで光を透過させない陽極を形成することができる。
【０２８６】
また、陰極として機能する第２の電極６４０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウム
錫酸化物）、インジウム亜鉛酸化物（ＩＺＯ）、酸化亜鉛（ＺｎＯ）等）との積層を用い
るのがよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を用いることで光を透
過させることが可能な陰極を形成することができる。
【０２８７】
こうして、図６４（ａ）の矢印に示すように発光素子からの光を上面に取り出すことが可
能になる。つまり、図６２の表示パネルに適用した場合には、封止基板６２０４側に光が
射出することになる。従って、上面射出構造の発光素子を表示装置に用いる場合には、封
止基板６２０４は光透過性を有する基板を用いる。
【０２８８】
また、光学フィルムを設ける場合には、封止基板６２０４に光学フィルムを設ければよい
。
【０２８９】
なお、第１の電極６４０２を、陰極として機能するＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ等の仕
事関数の小さい材料からなる金属膜を用いて形成することもできる。この場合には、第２
の電極６４０４にはＩＴＯ（インジウム錫酸化物）膜、インジウム亜鉛酸化物（ＩＺＯ）
などの透明導電膜を用いることができる。よって、この構成によれば、上面射出の透過率
を高くすることができる。
【０２９０】
次に、下面射出構造の発光素子について、図６４（ｂ）を用いて説明する。射出構造以外
は図６４（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
【０２９１】
ここで、陽極として機能する第１の電極６４０２に用いる材料としては、仕事関数の大き
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫酸化物）膜、インジウム
亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導
電膜を用いることで光を透過させることが可能な陽極を形成することができる。
【０２９２】
また、陰極として機能する第２の電極６４０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ２、または窒化カルシウム）からなる金属膜を用いることができる。こうして、光を
反射する金属膜を用いることで光が透過しない陰極を形成することができる。
【０２９３】
こうして、図６４（ｂ）の矢印に示すように発光素子からの光を下面に取り出すことが可
能になる。つまり、図６２の表示パネルに適用した場合には、基板６２１０側に光が射出
することになる。従って、下面射出構造の発光素子を表示装置に用いる場合には、基板６
２１０は光透過性を有する基板を用いる。
【０２９４】
また、光学フィルムを設ける場合には、基板６２１０に光学フィルムを設ければよい。
【０２９５】
次に、両面射出構造の発光素子について、図６４（ｃ）を用いて説明する。射出構造以外
は図６４（ａ）と同じ構造の発光素子であるため同じ符号を用いて説明する。
【０２９６】
ここで、陽極として機能する第１の電極６４０２に用いる材料としては、仕事関数の大き
い材料を用いることが望ましい。例えば、ＩＴＯ（インジウム錫酸化物）膜、インジウム
亜鉛酸化物（ＩＺＯ）膜などの透明導電膜を用いることができる。透明性を有する透明導
電膜を用いることで光を透過させることが可能な陽極を形成することができる。
【０２９７】
また、陰極として機能する第２の電極６４０４に用いる材料としては、仕事関数の小さい
材料（Ａｌ、Ａｇ、Ｌｉ、Ｃａ、またはこれらの合金ＭｇＡｇ、ＭｇＩｎ、ＡｌＬｉ、Ｃ
ａＦ２、または窒化カルシウム）からなる金属薄膜と、透明導電膜（ＩＴＯ（インジウム
錫酸化物）、酸化インジウム酸化亜鉛合金（Ｉｎ２Ｏ３―ＺｎＯ）、酸化亜鉛（ＺｎＯ）
等）との積層を用いるのがよい。こうして薄い金属薄膜と、透明性を有する透明導電膜を
用いることで光を透過させることが可能な陰極を形成することができる。
【０２９８】
こうして、図６４（ｃ）の矢印に示すように発光素子からの光を両面に取り出すことが可
能になる。つまり、図６２の表示パネルに適用した場合には、基板６２１０側と封止基板
６２０４側に光が射出することになる。従って、両面射出構造の発光素子を表示装置に用
いる場合には、基板６２１０及び封止基板６２０４は、ともに光透過性を有する基板を用
いる。
【０２９９】
また、光学フィルムを設ける場合には、基板６２１０及び封止基板６２０４の両方に光学
フィルムを設ければよい。
【０３００】
また、白色の発光素子とカラーフィルターを用いてフルカラー表示を実現する表示装置に
も本発明を適用することが可能である。
【０３０１】
図６５に示すように、基板６５００上に下地膜６５０２が形成され、下地膜６５０２の上
に駆動用トランジスタ６５０１が形成され、駆動用トランジスタ６５０１のソース電極に
接して第１の電極６５０３が形成され、その上に有機化合物を含む層６５０４と第２の電
極６５０５が形成されている。
【０３０２】
また、第１の電極６５０３は発光素子の陽極である。そして、第２の電極６５０５は発光
素子の陰極である。つまり、第１の電極６５０３と第２の電極６５０５とで有機化合物を
含む層６５０４が挟まれているところが発光素子となる。図６５の構成では白色光を発光
する。そして、発光素子の上部に赤色のカラーフィルター６５０６Ｒ、緑色のカラーフィ
ルター６５０６Ｇ、青色のカラーフィルター６５０６Ｂを設けられており、フルカラー表
示を行うことができる。また、これらのカラーフィルターを隔離するブラックマトリクス
（ＢＭともいう）６５０７が設けられている。
【０３０３】
上述した発光素子の構成は組み合わせて用いることができ、本発明の表示装置に適宜用い
ることができる。また、上述した表示パネルの構成や、発光素子は例示であり、上述した
構成と異なる他の構成を有する表示装置に適用することもできる。
【０３０４】
次に、表示パネルの画素部の部分断面図を示す。
【０３０５】
まず、トランジスタの半導体層にポリシリコン（ｐ−Ｓｉ：Ｈ）膜を用いた場合について
、図６６、図６７及び図６８を用いて説明する。
【０３０６】
ここで、半導体層は、例えば基板上にアモルファスシリコン（ａ−Ｓｉ）膜を公知の成膜
法で形成する。なお、アモルファスシリコン膜に限定する必要はなく、非晶質構造を含む
半導体膜（微結晶半導体膜を含む）であればよい。さらに非晶質シリコンゲルマニウム膜
などの非晶質構造を含む化合物半導体膜でもよい。
【０３０７】
そして、アモルファスシリコン膜をレーザー結晶化法や、ＲＴＡやファーネスアニール炉
を用いた熱結晶化法や、結晶化を助長する金属元素を用いた熱結晶化法などにより結晶化
させる。もちろん、これらを組み合わせて行ってもよい。
【０３０８】
上述した結晶化によって、非晶質半導体膜に部分的に結晶化された領域が形成される。
【０３０９】
さらに、部分的に結晶性が高められた結晶性半導体膜を所望の形状にパターンを形成して
、結晶化された領域から島状の半導体膜を形成する。この半導体膜をトランジスタの半導
体層に用いる。
【０３１０】
図６６（ａ）に示すように、基板６０１上に下地膜６０２が形成され、その上に半導体層
が形成されている。半導体層は、駆動用トランジスタ６１８のチャネル形成領域６０３、
ＬＤＤ領域６０４及びソース領域またはドレイン領域となる不純物領域６０５、並びに容
量素子６１９の下部電極となるチャネル形成領域６０６、ＬＤＤ領域６０７及び不純物領
域６０８を有する。なお、チャネル形成領域６０３及びチャネル形成領域６０６はチャネ
ルドープが行われていてもよい。
【０３１１】
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
６０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（
ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０３１２】
半導体層上には、ゲート絶縁膜６０９を介してゲート電極６１０及び容量素子６１９の上
部電極６１１が形成されている。
【０３１３】
容量素子６１９及び駆動用トランジスタ６１８を覆って層間絶縁膜６１２が形成され、層
間絶縁膜６１２上に、コンタクトホールを介して配線６１３が不純物領域６０５と接して
いる。配線６１３に接して画素電極６１４が形成され、画素電極６１４の端部及び配線６
１３を覆って絶縁物６１５が形成されている。ここでは、ポジ型の感光性アクリル樹脂膜
を用いることにより形成する。そして、画素電極６１４上に有機化合物を含む層６１６及
び対向電極６１７が形成され、画素電極６１４と対向電極６１７とで有機化合物を含む層
６１６が挟まれた領域に、発光素子６２０が形成されている。
【０３１４】
また、図６６（ｂ）に示すように、容量素子６１９の下部電極の一部を構成するＬＤＤ領
域が、容量素子６１９の上部電極６１１と重なるような領域６２１を設けてもよい。なお
、図６６（ａ）と共通する箇所は共通の符号を用い、説明は省略する。
【０３１５】
また、図６７（ａ）に示すように、容量素子６２３は、駆動用トランジスタ６１８の不純
物領域６０５と接する配線６１３と同じ層に形成された第２の上部電極６２２を有してい
てもよい。なお、図６６（ａ）と共通する箇所は共通の符号を用い、説明は省略する。第
２の上部電極６２２は不純物領域６０８と接しているため、上部電極６１１とチャネル形
成領域６０６とでゲート絶縁膜６０９を挟みこんで構成される第１の容量素子と、上部電
極６１１と第２の上部電極６２２とで層間絶縁膜６１２を挟みこんで構成される第２の容
量素子と、が並列に接続され、第１の容量素子と第２の容量素子からなる容量素子６２３
が形成される。この容量素子６２３の容量は、第１の容量素子と第２の容量素子の容量を
加算した合成容量であるため、小さい面積で大きな容量の容量素子を形成することができ
る。つまり、本発明の画素構成の容量素子として用いるとより開口率の向上が図れる。
【０３１６】
また、図６７（ｂ）に示すような容量素子の構成としてもよい。基板７０１上に下地膜７
０２が形成され、その上に半導体層が形成されている。半導体層は、駆動用トランジスタ
７１８のチャネル形成領域７０３、ＬＤＤ領域７０４及びソース領域又はドレイン領域と
なる不純物領域７０５を有する。なお、チャネル形成領域７０３はチャネルドープが行わ
れていてもよい。
【０３１７】
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
７０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（
ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０３１８】
半導体層上には、ゲート絶縁膜７０６を介してゲート電極７０７及び第１の電極７０８が
形成されている。
【０３１９】
駆動用トランジスタ７１８及び第１の電極７０８を覆って第１の層間絶縁膜７０９が形成
され、第１の層間絶縁膜７０９上に、コンタクトホールを介して配線７１０が不純物領域
７０５と接している。また、配線７１０と同層に、配線７１０と同じ材料からなる第２の
電極７１１が形成される。
【０３２０】
さらに、配線７１０及び第２の電極７１１を覆うように第２の層間絶縁膜７１２が形成さ
れ、第２の層間絶縁膜７１２上に、コンタクトホールを介して配線７１０と接して画素電
極７１３が形成されている。また、画素電極７１３と同層に、画素電極７１３と同じ材料
からなる第３の電極７１４が形成されている。ここで、第１の電極７０８、第２の電極７
１１及び第３の電極７１４からなる容量素子７１９が形成される。
【０３２１】
画素電極７１３上に有機化合物を含む層７１６及び対向電極７１７が形成され、画素電極
７１３と対向電極７１７とで有機化合物を含む層７１６が挟まれた領域に、発光素子７２
０が形成されている。
【０３２２】
上述したように、結晶性半導体膜を半導体層に用いたトランジスタの構成は図６６及び図
６７に示したような構成が挙げられる。なお、図６６及び図６７に示したトランジスタの
構造は、トップゲート構造のトランジスタの一例である。つまり、ＬＤＤ領域はゲート電
極と重なっていてもよいし、ゲート電極と重なっていなくてもよいし、またはＬＤＤ領域
の一部の領域が重なっていてもよい。さらに、ゲート電極はテーパー形状でもよく、ゲー
ト電極のテーパー部の下部にＬＤＤ領域が自己整合的に設けられていてもよい。また、ゲ
ート電極は２つに限定されず、３つ以上のマルチゲート構造でもよいし、１つのゲート電
極でもよい。
【０３２３】
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレ
イン領域など）に結晶性半導体膜を用いることで、走査線駆動回路及び信号線駆動回路を
画素部と一体形成することが容易になる。また、信号線駆動回路の一部を画素部と一体形
成し、一部はＩＣチップ上に形成して図６２の表示パネルに示すようにＣＯＧ等で実装し
てもよい。このような構成とすることで、製造コストの削減を図ることができる。
【０３２４】
また、半導体層にポリシリコン（ｐ−Ｓｉ）を用いたトランジスタの構成として、基板と
半導体層の間にゲート電極が挟まれた構造、つまり、半導体層の下にゲート電極が位置す
るボトムゲート構造のトランジスタを適用してもよい。ここで、ボトムゲート構造のトラ
ンジスタを適用した表示パネルの画素部の部分断面図を図６８に示す。
【０３２５】
図６８（ａ）に示すように、基板８０１上に下地膜８０２が形成されている。さらに下地
膜８０２上にゲート電極８０３が形成されている。また、ゲート電極８０３と同層に、ゲ
ート電極８０３と同じ材料からなる第１の電極８０４が形成されている。ゲート電極８０
３の材料には、リンが添加された多結晶シリコンを用いることができる。多結晶シリコン
の他に、金属とシリコンの化合物であるシリサイドでもよい。
【０３２６】
ゲート電極８０３及び第１の電極８０４を覆うように、ゲート絶縁膜８０５が形成されて
いる。ゲート絶縁膜８０５としては、酸化珪素膜や窒化珪素膜などが用いられる。
【０３２７】
ゲート絶縁膜８０５上に、半導体層が形成されている。半導体層は駆動用トランジスタ８
２２のチャネル形成領域８０６、ＬＤＤ領域８０７及びソース領域又はドレイン領域とな
る不純物領域８０８、並びに容量素子８２３の第２の電極となるチャネル形成領域８０９
、ＬＤＤ領域８１０及び不純物領域８１１を有する。なお、チャネル形成領域８０６及び
チャネル形成領域８０９はチャネルドープが行われていてもよい。
【０３２８】
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
８０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素（
ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０３２９】
半導体層を覆って第１の層間絶縁膜８１２が形成され、第１の層間絶縁膜８１２上に、コ
ンタクトホールを介して配線８１３が不純物領域８０８と接している。また、配線８１３
と同層に、配線８１３と同じ材料で第３の電極８１４が形成されている。第１の電極８０
４、第２の電極、第３の電極８１４によって容量素子８２３が構成されている。
【０３３０】
また、第１の層間絶縁膜８１２には開口部８１５が形成されている。駆動用トランジスタ
８２２、容量素子８２３及び開口部８１５を覆うように第２の層間絶縁膜８１６が形成さ
れ、第２の層間絶縁膜８１６上に、コンタクトホールを介して画素電極８１７が形成され
ている。また、画素電極８１７の端部を覆って絶縁物８１８が形成されている。例えば、
ポジ型の感光性アクリル樹脂膜を用いることができる。そして、画素電極８１７上に有機
化合物を含む層８１９及び対向電極８２０が形成され、画素電極８１７と対向電極８２０
とで有機化合物を含む層８１９が挟まれた領域に、発光素子８２１が形成されている。そ
して、発光素子８２１の下部に開口部８１５が位置している。つまり、発光素子８２１か
らの発光を基板側から取り出すときには、開口部８１５を有するため、透過率を高めるこ
とができる。
【０３３１】
また、図６８（ａ）において、画素電極８１７と同層に、同じ材料を用いて第４の電極８
２４を形成して、図６８（ｂ）のような構成としてもよい。すると、第１の電極８０４、
第２の電極、第３の電極８１４及び第４の電極８２４によって構成される容量素子８２５
を形成することができる。
【０３３２】
次に、トランジスタの半導体層にアモルファスシリコン（ａ−Ｓｉ）膜を用いた場合につ
いて、図４４、図４５及び図４６を用いて説明する。
【０３３３】
アモルファスシリコンを半導体層に用いたトップゲート構造のトランジスタを適用した表
示パネルの画素部の部分断面図を図４４に示す。図４４（ａ）に示すように、基板４４０
１上に下地膜４４０２が形成されている。さらに、下地膜４４０２上に画素電極４４０３
が形成されている。また、画素電極４４０３と同層に、画素電極４４０３と同じ材料から
なる第１の電極４４０４が形成されている。
【０３３４】
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
４４０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素
（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０３３５】
下地膜４４０２上に配線４４０５及び配線４４０６が形成され、画素電極４４０３の端部
が配線４４０５で覆われている。配線４４０５及び配線４４０６の上部に、Ｎ型の導電型
を有するＮ型半導体層４４０７及びＮ型半導体層４４０８が形成されている。また、配線
４４０５と配線４４０６の間であって、下地膜４４０２上に半導体層４４０９が形成され
ている。そして、半導体層４４０９の一部は、Ｎ型半導体層４４０７及びＮ型半導体層４
４０８上にまで延長されている。なお、この半導体層４４０９はアモルファスシリコン（
ａ−Ｓｉ）、微結晶半導体（μ−Ｓｉ）等の非結晶性を有する半導体膜で形成されている
。
【０３３６】
半導体層４４０９上に、ゲート絶縁膜４４１０が形成されている。また、ゲート絶縁膜４
４１０と同層に、ゲート絶縁膜４４１０と同じ材料からなる絶縁膜４４１１が第１の電極
４４０４上にも形成されている。なお、ゲート絶縁膜４４１０としては、酸化珪素膜や窒
化珪素膜などが用いられる。
【０３３７】
ゲート絶縁膜４４１０上に、ゲート電極４４１２が形成されている。また、ゲート電極４
４１２と同層に、ゲート電極４４１２と同じ材料からなる第２の電極４４１３が、第１の
電極４４０４上に絶縁膜４４１１を介して形成されている。これにより、第１の電極４４
０４及び第２の電極４４１３で絶縁膜４４１１を挟み込んだ構造の容量素子４４１９が形
成されている。また、画素電極４４０３の端部、駆動用トランジスタ４４１８及び容量素
子４４１９を覆い、層間絶縁膜４４１４が形成されている。
【０３３８】
層間絶縁膜４４１４及びその開口部に位置する画素電極４４０３上に、有機化合物を含む
層４４１５及び対向電極４４１６が形成され、画素電極４４０３と対向電極４４１６とで
有機化合物を含む層４４１５が挟まれた領域に、発光素子４４１７が形成されている。
【０３３９】
また、図４４（ａ）に示す第１の電極４４０４を、図４４（ｂ）に示すように第１の電極
４４２０で形成してもよい。なお、図４４（ｂ）に示した第１の電極４４２０は、配線４
４０５、４４０６と同層に、配線４４０５、４４０６と同一材料で形成されている。
【０３４０】
次に、アモルファスシリコンを半導体層に用いたボトムゲート構造のトランジスタを適用
した表示パネルの画素部の部分断面図を図４５、図４６に示す。
【０３４１】
図４５（ａ）に示すように、基板４５０１上に下地膜４５０２が形成されている。さらに
、下地膜４５０２上にゲート電極４５０３が形成されている。また、ゲート電極４５０３
と同層に、ゲート電極４５０３と同じ材料からなる第１の電極４５０４が形成されている
。ゲート電極４５０３の材料には、リンが添加された多結晶シリコンを用いることができ
る。多結晶シリコンの他に、金属とシリコンの化合物であるシリサイドでもよい。
【０３４２】
ゲート電極４５０３及び第１の電極４５０４を覆うように、ゲート絶縁膜４５０５が形成
されている。ゲート絶縁膜４５０５としては、酸化珪素膜や窒化珪素膜などが用いられる
。
【０３４３】
ゲート絶縁膜４５０５上に、半導体層４５０６が形成されている。また、半導体層４５０
６と同層に、半導体層４５０６と同じ材料からなる半導体層４５０７が形成されている。
【０３４４】
基板はガラス基板、石英基板、セラミック基板などを用いることができる。また、下地膜
４５０２としては、窒化アルミニウム（ＡｌＮ）や酸化珪素（ＳｉＯ２）、酸化窒化珪素
（ＳｉＯｘＮｙ）などの単層やこれらの積層を用いることができる。
【０３４５】
半導体層４５０６上には、Ｎ型の導電性を有するＮ型半導体層４５０８、４５０９が形成
され、半導体層４５０７上には、Ｎ型半導体層４５１０が形成されている。
【０３４６】
Ｎ型半導体層４５０８、４５０９上にはそれぞれ配線４５１１、４５１２が形成される。
また、配線４５１１、４５１２と同層に、配線４５１１、４５１２と同一材料からなる導
電層４５１３が、Ｎ型半導体層４５１０上に形成されている。
【０３４７】
これにより、半導体層４５０７、Ｎ型半導体層４５１０及び導電層４５１３からなる第２
の電極が構成される。なお、この第２の電極と第１の電極４５０４でゲート絶縁膜４５０
５を挟み込んだ構造の容量素子４５２０が形成されている。
【０３４８】
また、配線４５１１の一方の端部は延在し、その延在した配線４５１１上部に接して画素
電極４５１４が形成されている。
【０３４９】
また、画素電極４５１４の端部、駆動用トランジスタ４５１９及び容量素子４５２０を覆
うように絶縁物４５１５が形成されている。
【０３５０】
画素電極４５１４及び絶縁物４５１５上には、有機化合物を含む層４５１６及び対向電極
４５１７が形成され、画素電極４５１４と対向電極４５１７とで有機化合物を含む層４５
１６が挟まれた領域に、発光素子４５１８が形成されている。
【０３５１】
なお、容量素子４５２０の第２の電極の一部となる半導体層４５０７及びＮ型半導体層４
５１０は設けなくてもよい。つまり、容量素子４５２０の第２の電極は導電層４５１３と
し、容量素子４５２０の構造を、第１の電極４５０４と導電層４５１３でゲート絶縁膜を
挟み込んだ構造としてもよい。
【０３５２】
なお、図４５（ａ）において、配線４５１１を形成する前に画素電極４５１４を形成する
ことで、図４５（ｂ）に示すような、画素電極４５１４と同層に、画素電極４５１４と同
じ材料からなる第２の電極４５２１を形成することができる。これにより、第２の電極４
５２１と第１の電極４５０４でゲート絶縁膜４５０５を挟み込んだ構造の容量素子４５２
２を形成することができる。
【０３５３】
なお、図４５では、逆スタガ型のチャネルエッチ構造のトランジスタを適用した例につい
て示したが、もちろんチャネル保護構造のトランジスタを適用してもよい。チャネル保護
構造のトランジスタを適用した場合について、図４６（ａ）、（ｂ）を用いて説明する。
【０３５４】
図４６（ａ）に示すチャネル保護型構造のトランジスタは、図４５（ａ）に示したチャネ
ルエッチ構造の駆動用トランジスタ４５１９の半導体層４５０６のチャネルが形成される
領域上に、エッチングのマスクとなる絶縁物４６０１が設けられている点が異なり、他の
共通しているところは共通の符号を用いている。
【０３５５】
また、同様に、図４６（ｂ）に示すチャネル保護型構造のトランジスタは、図４５（ｂ）
に示したチャネルエッチ構造の駆動用トランジスタ４５１９の半導体層４５０６のチャネ
ルが形成される領域上に、エッチングのマスクとなる絶縁物４６０１が設けられている点
が異なり、他の共通しているところは共通の符号を用いている。
【０３５６】
本発明の画素を構成するトランジスタの半導体層（チャネル形成領域やソース領域やドレ
イン領域など）に非晶質半導体膜を用いることで、製造コストを削減することができる。
【０３５７】
なお、本発明の表示装置の画素部に適用することができるトランジスタの構造や、容量素
子の構造は上述した構成に限られず、さまざまな構成のトランジスタの構造や、容量素子
の構造を用いることができる。
【０３５８】
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態５で述べた内容と自由に組
み合わせて実施することができる。
【０３５９】
（実施の形態７）
本実施形態では、トランジスタを始めとする半導体装置を作製する方法として、プラズマ
処理を用いて半導体装置を作製する方法について説明する。
【０３６０】
図４７は、トランジスタを含む半導体装置の構造例を示した図である。なお、図４７にお
いて、図４７（Ｂ）は図４７（Ａ）のａ−ｂ間の断面図に相当し、図４７（Ｃ）は図４７
（Ａ）のｃ−ｄ間の断面図に相当する。
【０３６１】
図４７に示す半導体装置は、基板４７０１上に絶縁膜４７０２を介して設けられた半導体
膜４７０３ａ、４７０３ｂと、当該半導体膜４７０３ａ、４７０３ｂ上にゲート絶縁膜４
７０４を介して設けられたゲート電極４７０５と、ゲート電極を覆って設けられた絶縁膜
４７０６、４７０７と、半導体膜４７０３ａ、４７０３ｂのソース領域またはドレイン領
域と電気的に接続し且つ絶縁膜４７０７上に設けられた導電膜４７０８とを有している。
なお、図４７においては、半導体膜４７０３ａの一部をチャネル領域として用いたＮチャ
ネル型トランジスタ４７１０ａと半導体膜４７０３ｂの一部をチャネル領域として用いた
Ｐチャネル型トランジスタ４７１０ｂとを設けた場合を示しているが、この構成に限られ
ない。例えば、図４７では、Ｎチャネル型トランジスタ４７１０ａにＬＤＤ領域を設け、
Ｐチャネル型トランジスタ４７１０ｂにはＬＤＤ領域を設けていないが、両方に設けた構
成としてもよいし両方に設けない構成とすることも可能である。
【０３６２】
なお、本実施形態では、上記基板４７０１、絶縁膜４７０２、半導体膜４７０３ａおよび
４７０３ｂ、ゲート絶縁膜４７０４、絶縁膜４７０６または絶縁膜４７０７のうち少なく
ともいずれか一層に、プラズマ処理を用いて酸化または窒化を行うことにより半導体膜ま
たは絶縁膜を酸化または窒かすることによって、図４７に示した半導体装置を作製する。
このように、プラズマ処理を用いて半導体膜または絶縁膜を酸化または窒化することによ
って、当該半導体膜または絶縁膜の表面を改質し、ＣＶＤ法やスパッタ法により形成した
絶縁膜と比較してより緻密な絶縁膜を形成することができるため、ピンホール等の欠陥を
抑制し半導体装置の特性等を向上させることが可能となる。
【０３６３】
なお、本実施形態では、上記図４７における半導体膜４７０３ａおよび４７０３ｂまたは
ゲート絶縁膜４７０４にプラズマ処理を行い、当該半導体膜４７０３ａおよび４７０３ｂ
またはゲート絶縁膜４７０４を酸化または窒化することによって半導体装置を作製する方
法について図面を参照して説明する。
【０３６４】
はじめに、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部を直
角に近い形状で設ける場合について示す。
【０３６５】
まず、基板４７０１上に島状の半導体膜４７０３ａ、４７０３ｂを形成する（図４８（Ａ
−１）、（Ａ−２））。島状の半導体膜４７０３ａ、４７０３ｂは、基板４７０１上にあ
らかじめ形成された絶縁膜４７０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等
を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて
非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、半導体膜を選択的にエッチ
ングすることにより設けることができる。なお、非晶質半導体膜の結晶化は、レーザ結晶
化法、ＲＴＡ又はファーネスアニール炉を用いる熱結晶化法、結晶化を助長する金属元素
を用いる熱結晶化法またはこれら方法を組み合わせた方法等の結晶化法により行うことが
できる。なお、図４８では、島状の半導体膜４７０３ａ、４７０３ｂの端部を直角に近い
形状（θ＝８５〜１００°）で設ける。
【０３６６】
次に、プラズマ処理を行い半導体膜４７０３ａ、４７０３ｂを酸化または窒化することに
よって、当該半導体膜４７０３ａ、４７０３ｂの表面にそれぞれ酸化膜または窒化膜４７
２１ａ、４７２１ｂ（以下、絶縁膜４７２１ａ、絶縁膜４７２１ｂとも記す）を形成する
（図４８（Ｂ−１）、（Ｂ−２））。例えば、半導体膜４７０３ａ、４７０３ｂとしてＳ
ｉを用いた場合、絶縁膜４７２１ａおよび絶縁膜４７２１ｂとして、酸化珪素または窒化
珪素が形成される。また、プラズマ処理により半導体膜４７０３ａ、４７０３ｂを酸化さ
せた後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜
４７０３ａ、４７０３ｂに接して酸化珪素が形成され、当該酸化珪素の表面に窒化酸化珪
素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。なお、プラズマ処理により半導体膜を酸化
する場合には、酸素雰囲気下（例えば、酸素（Ｏ２）と希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋｒ
、Ｘｅの少なくとも一つを含む）雰囲気下または酸素と水素（Ｈ２）と希ガス雰囲気下ま
たは一酸化二窒素と希ガス雰囲気下）でプラズマ処理を行う。一方、プラズマ処理により
半導体膜を窒化する場合には、窒素雰囲気下（例えば、窒素（Ｎ２）と希ガス（Ｈｅ、Ｎ
ｅ、Ａｒ、Ｋｒ、Ｘｅの少なくとも一つを含む）雰囲気下または窒素と水素と希ガス雰囲
気下またはＮＨ３と希ガス雰囲気下）でプラズマ処理を行う。希ガスとしては、例えばＡ
ｒを用いることができる。また、ＡｒとＫｒを混合したガスを用いてもよい。そのため、
絶縁膜４７２１ａ、４７２１ｂは、プラズマ処理に用いた希ガス（Ｈｅ、Ｎｅ、Ａｒ、Ｋ
ｒ、Ｘｅの少なくとも一つを含む）を含んでおり、Ａｒを用いた場合には絶縁膜４７２１
ａ、４７２１ｂにＡｒが含まれている。
【０３６７】
また、プラズマ処理は、上記ガスの雰囲気中において、電子密度が１×１０１１ｃｍ−３
以上１×１０１３ｃｍ−３以下であり、プラズマの電子温度が０．５ｅＶ以上１．５ｅＶ
以下で行う。プラズマの電子密度が高密度であり、基板４７０１上に形成された被処理物
（ここでは、半導体膜４７０３ａ、４７０３ｂ）付近での電子温度が低いため、被処理物
に対するプラズマによる損傷を防止することができる。また、プラズマの電子密度が１×
１０１１ｃｍ−３以上と高密度であるため、プラズマ処理を用いて、被照射物を酸化また
は窒化することよって形成される酸化物または窒化膜は、ＣＶＤ法やスパッタ法等により
形成された膜と比較して膜厚等が均一性に優れ、且つ緻密な膜を形成することができる。
また、プラズマの電子温度が１ｅＶ以下と低いため、従来のプラズマ処理や熱酸化法と比
較して低温度で酸化または窒化処理を行うことができる。たとえば、ガラス基板の歪点温
度よりも１００度以上低い温度でプラズマ処理を行っても十分に酸化または窒化処理を行
うことができる。なお、プラズマを形成するための周波数としては、マイクロ波（２．４
５ＧＨｚ）等の高周波を用いることができる。なお、以下に特に断らない場合は、プラズ
マ処理として上記条件を用いて行うものとする。
【０３６８】
次に、絶縁膜４７２１ａ、４７２１ｂを覆うようにゲート絶縁膜４７０４を形成する（図
４８（Ｃ−１）、（Ｃ−２））。ゲート絶縁膜４７０４は、スパッタ法、ＬＰＣＶＤ法、
プラズマＣＶＤ法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ
＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の
単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜４７０３ａ
、４７０３ｂとしてＳｉを用い、プラズマ処理により当該Ｓｉを酸化させることによって
当該半導体膜４７０３ａ、４７０３ｂ表面に絶縁膜４７２１ａ、４７２１ｂとして酸化珪
素を形成した場合、当該絶縁膜４７２１ａ、４７２１ｂ上にゲート絶縁膜として酸化珪素
（ＳｉＯｘ）を形成する。また、上記図４８（Ｂ−１）、（Ｂ−２）において、プラズマ
処理により半導体膜４７０３ａ、４７０３ｂを酸化または窒化することによって形成され
た絶縁膜４７２１ａ、４７２１ｂの膜厚が十分である場合には、当該絶縁膜４７２１ａ、
４７２１ｂをゲート絶縁膜として用いることも可能である。
【０３６９】
次に、ゲート絶縁膜４７０４上にゲート電極４７０５等を形成することによって、島状の
半導体膜４７０３ａ、４７０３ｂをチャネル領域として用いたＮチャネル型トランジスタ
４７１０ａ、Ｐチャネル型トランジスタ４７１０ｂを有する半導体装置を作製することが
できる（図４８（Ｄ−１）、（Ｄ−２））。
【０３７０】
このように、半導体膜４７０３ａ、４７０３ｂ上にゲート絶縁膜４７０４を設ける前に、
プラズマ処理により半導体膜４７０３ａ、４７０３ｂの表面を酸化または窒化することに
よって、チャネル領域の端部４７５１ａ、４７５１ｂ等におけるゲート絶縁膜４７０４の
被覆不良に起因するゲート電極と半導体膜のショート等を防止することができる。つまり
、島状の半導体膜の端部が直角に近い形状（θ＝８５〜１００°）を有する場合には、Ｃ
ＶＤ法やスパッタ法等により半導体膜を覆うようにゲート絶縁膜を形成した際に、半導体
膜の端部においてゲート絶縁膜の段切れ等による被覆不良の問題が生じる恐れがあるが、
あらかじめ半導体膜の表面にプラズマ処理を用いて酸化または窒化しておくことによって
、半導体膜の端部におけるゲート絶縁膜の被覆不良等を防止することが可能となる。
【０３７１】
また、上記図４８において、ゲート絶縁膜４７０４を形成した後にプラズマ処理を行うこ
とによって、ゲート絶縁膜４７０４を酸化または窒化させてもよい。この場合、半導体膜
４７０３ａ、４７０３ｂを覆うように形成されたゲート絶縁膜４７０４（図４９（Ａ−１
）、（Ａ−２））にプラズマ処理を行い、ゲート絶縁膜４７０４を酸化または窒化するこ
とによって、ゲート絶縁膜４７０４の表面に酸化膜または窒化膜４８０５（以下、絶縁膜
４８０５とも記す）を形成する（図４９（Ｂ−１）、（Ｂ−２））。プラズマ処理の条件
は、上記図４８（Ｂ−１）、（Ｂ−２）と同様に行うことができる。また、絶縁膜４８０
５は、プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４
８０５にＡｒが含まれている。
【０３７２】
また、図４９（Ｂ−１）、（Ｂ−２）において、一旦酸素雰囲気下でプラズマ処理を行う
ことによりゲート絶縁膜４７０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を
行うことにより窒化させてもよい。この場合、半導体膜４７０３ａ、４７０３ｂ型に酸化
珪素または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４７０５に
接して窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。その後、絶縁膜４８０５
上にゲート電極４７０５等を形成することによって、島状の半導体膜４７０３ａ、４７０
３ｂをチャネル領域として用いたＮチャネル型トランジスタ４７１０ａ、Ｐチャネル型ト
ランジスタ４７１０ｂを有する半導体装置を作製することができる（図４９（Ｃ−１）、
（Ｃ−２））。このように、ゲート絶縁膜にプラズマ処理を行うことにより、当該ゲート
絶縁膜の表面を酸化または窒化することによって、ゲート絶縁膜の表面を改質し緻密な膜
を形成することができる。プラズマ処理を行うことによって得られた絶縁膜は、ＣＶＤ法
やスパッタ法で形成された絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、ト
ランジスタの特性を向上させることができる。
【０３７３】
なお、図４９においては、あらかじめ半導体膜４７０３ａ、４７０３ｂにプラズマ処理を
行うことによって、当該半導体膜４７０３ａ、４７０３ｂの表面を酸化または窒化させた
場合を示したが、半導体膜４７０３ａ、４７０３ｂにプラズマ処理を行わずにゲート絶縁
膜４７０４を形成した後にプラズマ処理を行う方法を用いてもよい。このように、ゲート
電極を形成する前にプラズマ処理を行うことによって、半導体膜の端部においてゲート絶
縁膜の段切れ等による被覆不良が生じた場合であっても、被覆不良により露出した半導体
膜を酸化または窒化することができるため、半導体膜の端部におけるゲート絶縁膜の被覆
不良に起因するゲート電極と半導体膜のショート等を防止することができる。
【０３７４】
このように、島状の半導体膜の端部を直角に近い形状で設けた場合であっても、半導体膜
またはゲート絶縁膜にプラズマ処理を行い、当該半導体膜またはゲート絶縁膜を酸化また
は窒化することによって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲ
ート電極と半導体膜のショート等を防止することができる。
【０３７５】
次に、基板上に設けられた島状の半導体膜において、当該島状の半導体膜の端部をテーパ
ー形状（θ＝３０〜８５°）で設ける場合について示す。
【０３７６】
まず、基板４７０１上に島状の半導体膜４７０３ａ、４７０３ｂを形成する（図５０（Ａ
−１）、（Ａ−２））。島状の半導体膜４７０３ａ、４７０３ｂは、基板４７０１上にあ
らかじめ形成された絶縁膜４７０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等
を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて
非晶質半導体膜を形成し、当該非晶質半導体膜をレーザ結晶化法、ＲＴＡ又はファーネス
アニール炉を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法などの結
晶化法により結晶化させ、選択的に半導体膜をエッチングして除去することにより設ける
ことができる。なお、図５０では、島状の半導体膜の端部をテーパー形状（θ＝３０〜８
５°）で設ける。
【０３７７】
次に、半導体膜４７０３ａ、４７０３ｂを覆うようにゲート絶縁膜４７０４を形成する（
図５０（Ｂ−１）、（Ｂ−２））。ゲート絶縁膜４７０４は、スパッタ法、ＬＰＣＶＤ法
、プラズマＣＶＤ法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素（ＳｉＯｘＮｙ）（
ｘ＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜
の単層構造、またはこれらの積層構造で設けることができる。
【０３７８】
次に、プラズマ処理を行いゲート絶縁膜４７０４を酸化または窒化することによって、当
該ゲート絶縁膜４７０４の表面にそれぞれ酸化膜または窒化膜４７２４（以下、絶縁膜４
７２４とも記す）を形成する（図５０（Ｃ−１）、（Ｃ−２））。なお、プラズマ処理の
条件は上記と同様に行うことができる。例えば、ゲート絶縁膜４７０４として酸化珪素ま
たは酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）を用いた場合、酸素雰囲気下でプラズマ処
理を行いゲート絶縁膜４７０４を酸化することによって、ゲート絶縁膜の表面にはＣＶＤ
法やスパッタ法等により形成されたゲート絶縁膜と比較してピンホール等の欠陥の少ない
緻密な膜を形成することができる。一方、窒素雰囲気下でプラズマ処理を行いゲート絶縁
膜４７０４を窒化することによって、ゲート絶縁膜４７０４の表面に絶縁膜４７２４とし
て窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）を設けることができる。また、一旦酸素雰囲
気下でプラズマ処理を行うことによりゲート絶縁膜４７０４を酸化させた後に、再度窒素
雰囲気下でプラズマ処理を行うことにより窒化させてもよい。また、絶縁膜４７２４は、
プラズマ処理に用いた希ガスを含んでおり、例えばＡｒを用いた場合には絶縁膜４７２４
中にＡｒが含まれている。
【０３７９】
次に、ゲート絶縁膜４７０４上にゲート電極４７０５等を形成することによって、島状の
半導体膜４７０３ａ、４７０３ｂをチャネル領域として用いたＮチャネル型トランジスタ
４７１０ａ、Ｐチャネル型トランジスタ４７１０ｂを有する半導体装置を作製することが
できる（図５０（Ｄ−１）、（Ｄ−２））。
【０３８０】
このように、ゲート絶縁膜にプラズマ処理を行うことにより、ゲート絶縁膜の表面に酸化
膜または窒化膜からなる絶縁膜を設け、ゲート絶縁膜の表面の改質をすることができる。
プラズマ処理を行うことによって酸化または窒化された絶縁膜は、ＣＶＤ方やスパッタ法
で形成されたゲート絶縁膜と比較して緻密でピンホール等の欠陥も少ないため、トランジ
スタの特性を向上させることができる。また、半導体膜の端部をテーパー形状とすること
によって、半導体膜の端部におけるゲート絶縁膜の被覆不良に起因するゲート電極と半導
体膜のショート等を抑制することができるが、ゲート絶縁膜を形成した後にプラズマ処理
を行うことによって、より一層ゲート電極と半導体膜のショート等を防止することができ
る。
【０３８１】
次に、図５０とは、異なる半導体装置の作製方法に関して図面を参照して説明する。具体
的には、テーパー形状を有する半導体膜の端部に選択的にプラズマ処理を行う場合に関し
て示す。
【０３８２】
まず、基板４７０１上に島状の半導体膜４７０３ａ、４７０３ｂを形成する（図５１（Ａ
−１）、（Ａ−２））。島状の半導体膜４７０３ａ、４７０３ｂは、基板４７０１上にあ
らかじめ形成された絶縁膜４７０２上にスパッタ法、ＬＰＣＶＤ法、プラズマＣＶＤ法等
を用いてシリコン（Ｓｉ）を主成分とする材料（例えばＳｉｘＧｅ１−ｘ等）等を用いて
非晶質半導体膜を形成し、当該非晶質半導体膜を結晶化させ、レジスト４７２５ａ、４７
２５ｂをマスクとして半導体膜を選択的にエッチングすることにより設けることができる
。なお、非晶質半導体膜の結晶化は、レーザ結晶化法、ＲＴＡ又はファーネスアニール炉
を用いる熱結晶化法、結晶化を助長する金属元素を用いる熱結晶化法またはこれら方法を
組み合わせた方法等の結晶化法により行うことができる。
【０３８３】
次に、半導体膜のエッチングのために使用したレジスト４７２５ａ、４７２５ｂを除去す
る前に、プラズマ処理を行い島状の半導体膜４７０３ａ、４７０３ｂの端部を選択的に酸
化または窒化することによって、当該半導体膜４７０３ａ、４７０３ｂの端部にそれぞれ
酸化膜または窒化膜４７２６（以下、絶縁膜４７２６とも記す）を形成する（図５１（Ｂ
−１）、（Ｂ−２））。プラズマ処理は、上述した条件下で行う。また、絶縁膜４７２６
は、プラズマ処理に用いた希ガスを含んでいる。
【０３８４】
次に、半導体膜４７０３ａ、４７０３ｂを覆うようにゲート絶縁膜４７０４を形成する（
図５１（Ｃ−１）、（Ｃ−２））。ゲート絶縁膜４７０４は、上記と同様に設けることが
できる。
【０３８５】
次に、ゲート絶縁膜４７０４上にゲート電極４７０５等を形成することによって、島状の
半導体膜４７０３ａ、４７０３ｂをチャネル領域として用いたＮチャネル型トランジスタ
４７１０ａ、Ｐチャネル型トランジスタ４７１０ｂを有する半導体装置を作製することが
できる（図５１（Ｄ−１）、（Ｄ−２））。
【０３８６】
半導体膜４７０３ａ、４７０３ｂの端部をテーパー形状に設けた場合、半導体膜４７０３
ａ、４７０３ｂの一部に形成されるチャネル領域の端部４７５２ａ、４７５２ｂもテーパ
ー形状となり半導体膜の膜厚やゲート絶縁膜の膜厚が中央部分と比較して変化するため、
トランジスタの特性に影響を及ぼす場合がある。そのため、ここではプラズマ処理により
チャネル領域の端部を選択的に酸化または窒化して、当該チャネル領域の端部となる半導
体膜に絶縁膜を形成することによって、チャネル領域の端部に起因するトランジスタへの
影響を低減することができる。
【０３８７】
なお、図５１では、半導体膜４７０３ａ、４７０３ｂの端部に限ってプラズマ処理により
酸化または窒化を行った例を示したが、もちろん上記図５０で示したようにゲート絶縁膜
４７０４にもプラズマ処理を行って酸化または窒化させることも可能である（図５３（Ａ
−１）、（Ａ−２））。
【０３８８】
次に、上記とは異なる半導体装置の作製方法に関して図面を参照して説明する。具体的に
は、テーパー形状を有する半導体膜にプラズマ処理を行う場合に関して示す。
【０３８９】
まず、基板４７０１上に上記と同様に島状の半導体膜４７０３ａ、４７０３ｂを形成する
（図５２（Ａ−１）、（Ａ−２））。
【０３９０】
次に、プラズマ処理を行い半導体膜４７０３ａ、４７０３ｂを酸化または窒化することに
よって、当該半導体膜４７０３ａ、４７０３ｂの表面にそれぞれ酸化膜または窒化膜４７
２７ａ、４７２７ｂ（以下、絶縁膜４７２７ａ、絶縁膜４７２７ｂとも記す）を形成する
（図５２（Ｂ−１）、（Ｂ−２））。プラズマ処理は上述した条件下で同様に行うことが
できる。例えば、半導体膜４７０３ａ、４７０３ｂとしてＳｉを用いた場合、絶縁膜４７
２７ａおよび絶縁膜４７２７ｂとして、酸化珪素（ＳｉＯｘ）または窒化珪素（ＳｉＮｘ
）が形成される。また、プラズマ処理により半導体膜４７０３ａ、４７０３ｂを酸化させ
た後に、再度プラズマ処理を行うことによって窒化させてもよい。この場合、半導体膜４
７０３ａ、４７０３ｂに接して酸化珪素または酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ＞ｙ）
が形成され、当該酸化珪素の表面に窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成され
る。そのため、絶縁膜４７２７ａ、４７２７ｂは、プラズマ処理に用いた希ガスを含んで
いる。なお、プラズマ処理を行うことにより半導体膜４７０３ａ、４７０３ｂの端部も同
時に酸化または窒化される。
【０３９１】
次に、絶縁膜４７２７ａ、４７２７ｂを覆うようにゲート絶縁膜４７０４を形成する（図
５２（Ｃ−１）、（Ｃ−２））。ゲート絶縁膜４７０４は、スパッタ法、ＬＰＣＶＤ法、
プラズマＣＶＤ法等を用いて、酸化珪素、窒化珪素、酸化窒化珪素（ＳｉＯｘＮｙ）（ｘ
＞ｙ）、窒化酸化珪素（ＳｉＮｘＯｙ）（ｘ＞ｙ）等の酸素または窒素を有する絶縁膜の
単層構造、またはこれらの積層構造で設けることができる。例えば、半導体膜４７０３ａ
、４７０３ｂとしてＳｉを用いてプラズマ処理により酸化させることによって、当該半導
体膜４７０３ａ、４７０３ｂ表面に絶縁膜４７２７ａ、４７２７ｂとして酸化珪素を形成
した場合、当該絶縁膜４７２７ａ、４７２７ｂ上にゲート絶縁膜として酸化珪素を形成す
る。
【０３９２】
次に、ゲート絶縁膜４７０４上にゲート電極４７０５等を形成することによって、島状の
半導体膜４７０３ａ、４７０３ｂをチャネル領域として用いたＮチャネル型トランジスタ
４７１０ａ、Ｐチャネル型トランジスタ４７１０ｂを有する半導体装置を作製することが
できる（図５２（Ｄ−１）、（Ｄ−２））。
【０３９３】
半導体膜の端部をテーパー形状に設けた場合、半導体膜の一部に形成されるチャネル領域
の端部４７５３ａ、４７５３ｂもテーパー形状となるため、半導体素子の特性に影響を及
ぼす場合がある。そのため、プラズマ処理により半導体膜を酸化または窒化することによ
って、結果的にチャネル領域の端部も酸化または窒化されるため半導体素子への影響を低
減することができる。
【０３９４】
なお、図５２では、半導体膜４７０３ａ、４７０３ｂに限ってプラズマ処理により酸化ま
たは窒化を行った例を示したが、もちろん上記図５０で示したようにゲート絶縁膜４７０
４にプラズマ処理を行って酸化または窒化させることも可能である（図５３（Ｂ−１）、
（Ｂ−２））。この場合、一旦酸素雰囲気下でプラズマ処理を行うことによりゲート絶縁
膜４７０４を酸化させた後に、再度窒素雰囲気下でプラズマ処理を行うことにより窒化さ
せてもよい。この場合、半導体膜４７０３ａ、４７０３ｂ型に酸化珪素または酸化窒化珪
素（ＳｉＯｘＮｙ）（ｘ＞ｙ）が形成され、ゲート電極４７０５に接して窒化酸化珪素（
ＳｉＮｘＯｙ）（ｘ＞ｙ）が形成される。
【０３９５】
このように、プラズマ処理を行い半導体膜またはゲート絶縁膜を酸化または窒化して表面
を改質することにより、緻密で膜質のよい絶縁膜を形成することができる。その結果、絶
縁膜を薄く形成する場合であってもピンホール等の欠陥を防止し、トランジスタ等の半導
体素子の微細化および高性能化を実現することが達成できる。
【０３９６】
なお、本実施形態では、上記図４７における半導体膜４７０３ａおよび４７０３ｂまたは
ゲート絶縁膜４７０４にプラズマ処理を行い、当該半導体膜４７０３ａおよび４７０３ｂ
またはゲート絶縁膜４７０４を酸化または窒化を行ったが、プラズマ処理を用いて酸化ま
たは窒化を行う層は、これに限定されない。例えば、基板４７０１または絶縁膜４７０２
にプラズマ処理を行ってもよいし、絶縁膜４７０６または絶縁膜４７０７にプラズマ処理
を行ってもよい。
【０３９７】
なお、本実施の形態で述べた内容は、実施の形態１〜実施の形態６で述べた内容と自由に
組み合わせて実施することができる。
【０３９８】
（実施の形態８）
本実施形態では、実施の形態１から実施の形態５までで述べた駆動方法を制御するハード
ウェアについて述べる。
【０３９９】
大まかな構成図を図５４に示す。基板６２５１の上に、画素部６２５４、信号線駆動回路
６２５６や走査線駆動回路６２５５が配置されている。それ以外にも、電源回路やプリチ
ャージ回路やタイミング生成回路などが配置されてもよい。なお、信号線駆動回路６２５
６や走査線駆動回路６２５５が配置されていなくてもよい。その場合、基板６２５１に配
置されていないものを、ＩＣに形成してもよい。そのＩＣは、基板６２５１の上に、ＣＯ
Ｇ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）によって配置されてもよい。あるいは、周辺回路基板
６２５２と基板６２５１とを接続する接続基板６２５７の上に、ＩＣが配置されてもよい
。
【０４００】
周辺回路基板６２５２には、信号６２５３が入力される。そして、コントローラ６２５８
が制御して、メモリ６２５９、６２５０などに信号が保存される。信号６２５３がアナロ
グ信号の場合は、アナログ・デジタル変換を行った後、そして、メモリ６２５９、６２５
０などに保存されることが多い。そして、コントローラ６２５８がメモリ６２５９、６２
５０などに保存された信号を用いて、基板６２５１に信号を出力する。
【０４０１】
実施の形態１〜実施の形態５で述べた駆動方法を実現するために、コントローラ６２５８
が、サブフレームの出現順序などを制御して、基板６２５１に信号を出力する。
【０４０２】
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態７で述べた内容と自由に組
み合わせて実施することができる。
【０４０３】
（実施の形態９）
本実施形態では、本発明の表示装置を用いたＥＬモジュール及びＥＬテレビ受像機の構成
例について説明する。
【０４０４】
図５５は表示パネル６３０１と、回路基板６３０２を組み合わせたＥＬモジュールを示し
ている。表示パネル６３０１は画素部６３０３、走査線駆動回路６３０４及び信号線駆動
回路６３０５を有している。回路基板６３０２には、例えば、コントロール回路６３０６
や信号分割回路６３０７などが形成されている。表示パネル６３０１と回路基板６３０２
は接続配線６３０８によって接続されている。接続配線にはＦＰＣ等を用いることができ
る。
【０４０５】
コントロール回路６３０６が、実施の形態８における、コントローラ６２０８やメモリ６
２０９、６２１０などに相当する。主に、コントロール回路６３０６において、サブフレ
ームの出現順序などを制御している。
【０４０６】
表示パネル６３０１は、画素部と一部の周辺駆動回路（複数の駆動回路のうち動作周波数
の低い駆動回路）を基板上にトランジスタを用いて一体形成し、一部の周辺駆動回路（複
数の駆動回路のうち動作周波数の高い駆動回路）をＩＣチップ上に形成し、そのＩＣチッ
プをＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）などで表示パネル６３０１に実装するとよい
。あるいは、そのＩＣチップをＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ
）やプリント基板を用いて表示パネル６３０１に実装してもよい。
【０４０７】
また、走査線や信号線に設定する信号をバッファによりインピーダンス変換することで、
１行毎の画素の書き込み時間を短くすることができる。よって高精細な表示装置を提供す
ることができる。
【０４０８】
また、さらに消費電力の低減を図るため、ガラス基板上にトランジスタを用いて画素部を
形成し、全ての信号線駆動回路をＩＣチップ上に形成し、そのＩＣチップをＣＯＧ（Ｃｈ
ｉｐ  Ｏｎ  Ｇｌａｓｓ）表示パネルに実装してもよい。
【０４０９】
例えば、表示パネルの画面全体をいくつかの領域に分割し、各々の領域に一部もしくは全
ての周辺駆動回路（信号線駆動回路、走査線駆動回路など）を形成したＩＣチップを配置
し、ＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）などで表示パネルに実装してもよい。この場
合の表示パネルの構成を図５６に示す。
【０４１０】
図５６では、画面全体を４つの領域に分割し、８個のＩＣチップを用いて駆動させる例で
ある。表示パネルの構成は、基板６４１０、画素部６４１１、ＦＰＣ６４１２ａ〜６４１
２ｈ、ＩＣチップ６４１３ａ〜６４１３ｈを有する。８個のＩＣチップのうち、６４１３
ａ〜６４１３ｄには信号線駆動回路を形成しており、６４１３ｅ〜６４１３ｈには走査線
駆動回路を形成している。そして、任意のＩＣチップを駆動させることにより、４つの画
面領域のうち任意の画面領域のみを駆動させることが可能となる。例えば、ＩＣチップ６
４１３ａと６４１３ｅのみを駆動させると、４つの画面領域のうち、左上の領域のみを駆
動させることができる。このようにすることにより、消費電力を低減させることが可能と
なる。
【０４１１】
また、別の構成を有している表示パネルの例を図５７に示す。図５７の表示パネルは基板
６５２０上に、サブ画素６５３０ａ、６５３０ｂで構成される画素６５３８が複数配列さ
れた画素部６５２１、走査線６５３３ａ、６５３３ｂの信号を制御する走査線駆動回路６
５２２、信号線６５３１の信号を制御する信号線駆動回路６５２３を有している。また、
各サブ画素６５３０ａ、６５３０ｂに含まれる発光素子６５３７ａ、６５３７ｂの輝度変
化を補正するためのモニタ回路６５２４が設けられていてもよい。発光素子６５３７ａ、
６５３７ｂとモニタ回路６５２４に含まれる発光素子は同じ構造を有している。発光素子
６５３７ａ、６５３７ｂの構造は一対の電極間にエレクトロルミネセンスを発現する材料
を含む層を挟んだ形となっている。
【０４１２】
基板６５２０の周辺部には、走査線駆動回路６５２２に外部回路から信号を入力する入力
端子６５２５、信号線駆動回路６５２３に外部回路から信号を入力する入力端子６５２６
、モニタ回路６５２４に信号を入力する入力端子６５２９を有している。
【０４１３】
各サブ画素６５３０ａ、６５３０ｂには、信号線６５３１に接続するトランジスタ６５３
４ａ、６５３４ｂと、電源線６５３２と発光素子６５３７ａ、６５３７ｂとの間に直列に
挿入されて接続するトランジスタ６５３５ａ、６５３５ｂを含んでいる。トランジスタ６
５３４ａ、６５３４ｂのゲートはそれぞれ走査線６５３３ａ、６５３３ｂと接続し、走査
信号で選択されたとき、信号線６５３１の信号を各サブ画素６５３０ａ、６５３０ｂに入
力する。入力された信号はトランジスタ６５３５ａ、６５３５ｂのゲートに与えられ、ま
た、保持容量部６５３６ａ、６５３６ｂを充電する。この信号に応じて、電源線６５３２
と発光素子６５３７ａ、６５３７ｂは導通状態となり、発光素子６５３７ａ、６５３７ｂ
が発光する。
【０４１４】
各サブ画素６５３０ａ、６５３０ｂに設けた発光素子６５３７ａ、６５３７ｂを発光させ
るためには外部回路から電力を供給する必要がある。画素部６５２１に設けられる電源線
６５３２は、入力端子６５２７で外部回路と接続される。電源線６５３２は引き回す配線
の長さにより抵抗損失が生じるので、入力端子６５２７は基板６５２０の周辺部に複数箇
所設けることが好ましい。入力端子６５２７は基板６５２０の両端部に設け、画素部６５
２１の面内で輝度ムラが目立たないように配置されている。すなわち、画面の中で片側が
明るく、反対側が暗くなってしまうことを防いでいる。また、一対の電極を備えた発光素
子６５３７ａ、６５３７ｂの、電源線６５３２と接続する電極とは反対側の電極は、複数
の画素６５３８で共有する共通電極として形成されるが、この電極の抵抗損失も低くする
ために、端子６５２８を複数個備えている。
【０４１５】
このような表示パネルは、電源線がＣｕなどの低抵抗材料で形成されているので、特に画
面サイズが大型化したときに有効である。例えば、画面サイズが１３インチクラスの場合
対角線の長さは３４０ｍｍであるが、６０インチクラスの場合には１５００ｍｍ以上とな
る。このような場合には、配線抵抗を無視することが出来ないので、Ｃｕなどの低抵抗材
料を配線として用いることが好ましい。また、配線遅延を考慮すると、同様にして信号線
や走査線を形成してもよい。
【０４１６】
上記のようなパネル構成を備えたＥＬモジュールにより、ＥＬテレビ受像機を完成させる
ことができる。図５８は、ＥＬテレビ受像機の主要な構成を示すブロック図である。チュ
ーナ６６０１は映像信号と音声信号を受信する。映像信号は、映像信号増幅回路６６０２
と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処
理回路６６０３と、その映像信号を駆動回路の入力仕様に変換するためのコントロール回
路６３０６により処理される。コントロール回路６３０６は、走査線側と信号線側にそれ
ぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路６３０７を設
け、入力デジタル信号をＭ個に分割して供給する構成としてもよい。
【０４１７】
チューナ６６０１で受信した信号のうち、音声信号は音声信号増幅回路６６０４に送られ
、その出力は音声信号処理回路６６０５を経てスピーカー６６０６に供給される。制御回
路６６０７は受信局（受信周波数）や音量の制御情報を入力部６６０８から受け、チュー
ナ６６０１や音声信号処理回路６６０５に信号を送出する。
【０４１８】
ＥＬモジュールを筐体に組みこんで、テレビ受像機を完成させることができる。ＥＬモジ
ュールにより、表示部が形成される。また、スピーカー、ビデオ入力端子などが適宜備え
られている。
【０４１９】
勿論、本発明はテレビ受像機に限定されず、パーソナルコンピュータのモニタをはじめ、
鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など特に大面積の表
示媒体として様々な用途に適用することができる。
【０４２０】
このように、本発明の表示装置、およびその駆動法を用いることにより、擬似輪郭の低減
された、綺麗な画像を見ることが出来る。よって、人間の肌のように、階調が微妙に変化
するような画像であっても、綺麗に表示出来るようになる。
【０４２１】
なお、本実施形態で述べた内容は、実施の形態１〜実施の形態８で述べた内容と自由に組
み合わせて実施することができる。
【０４２２】
（実施の形態１０）
本発明の表示装置を用いた電子機器として、ビデオカメラ、デジタルカメラ、ゴーグル型
ディスプレイ（ヘッドマウントディスプレイ）、ナビゲーションシステム、音響再生装置
（カーオーディオ、オーディオコンポ等）、ノート型パーソナルコンピュータ、ゲーム機
器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機、電子書籍等）、
記憶媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ  Ｖｅｒｓａｔｉｌｅ  Ｄｉ
ｓｃ（ＤＶＤ）等の記憶媒体を再生し、その画像を表示しうるディスプレイを備えた装置
）等が挙げられる。それらの電子機器の具体例を図５９に示す。
【０４２３】
図５９（Ａ）は発光装置であり、筐体６７０１、支持台６７０２、表示部６７０３、スピ
ーカー部６７０４、ビデオ入力端子６７０５等を含む。本発明は、表示部６７０３を構成
する表示装置に用いることができ、本発明により、擬似輪郭の低減された、綺麗な画像を
見ることができるようになる。発光装置は自発光型であるためバックライトが必要なく、
液晶ディスプレイよりも薄い表示部とすることができる。なお、発光装置は、パーソナル
コンピュータ用、ＴＶ放送受信用、広告表示用などの全ての情報表示用表示装置が含まれ
る。
【０４２４】
図５９（Ｂ）はデジタルスチルカメラであり、本体６７０６、表示部６７０７、受像部６
７０８、操作キー６７０９、外部接続ポート６７１０、シャッター６７１１等を含む。本
発明は、表示部６７０７を構成する表示装置に用いることができ、本発明により、擬似輪
郭の低減された、綺麗な画像を見ることができるようになる。
【０４２５】
図５９（Ｃ）はノート型パーソナルコンピュータであり、本体６７１２、筐体６７１３、
表示部６７１４、キーボード６７１５、外部接続ポート６７１６、ポインティングマウス
６７１７等を含む。本発明は、表示部６７１４を構成する表示装置に用いることができ、
本発明により、擬似輪郭の低減された、綺麗な画像を見ることができるようになる。
【０４２６】
図５９（Ｄ）はモバイルコンピュータであり、本体６７１８、表示部６７１９、スイッチ
６７２０、操作キー６７２１、赤外線ポート６７２２等を含む。本発明は、表示部６７１
９を構成する表示装置に用いることができ、本発明により、擬似輪郭の低減された、綺麗
な画像を見ることができるようになる。
【０４２７】
図５９（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）で
あり、本体６７２３、筐体６７２４、表示部Ａ６７２５、表示部Ｂ６７２６、記憶媒体（
ＤＶＤ等）読み込み部６７２７、操作キー６７２８、スピーカー部６７２９等を含む。表
示部Ａ６７２５は主に画像情報を表示し、表示部Ｂは主に文字情報を表示する。本発明は
、表示部Ａ、Ｂ６７２５、６７２６を構成する表示装置に用いることができ、本発明によ
り、擬似輪郭の低減された、綺麗な画像を見ることができるようになる。なお、記録媒体
を備えた画像再生装置には家庭用ゲーム機器なども含まれる。
【０４２８】
図５９（Ｆ）はゴーグル型ディスプレイ（ヘッドマウントディスプレイ）であり、本体６
７３０、表示部６７３１、アーム部６７３２等を含む。本発明は、表示部６７３１を構成
する表示装置に用いることができ、本発明により、擬似輪郭の低減された、綺麗な画像を
見ることができるようになる。
【０４２９】
図５９（Ｇ）はビデオカメラであり、本体６７３３、表示部６７３４、筐体６７３５、外
部接続ポート６７３６、リモコン受信部６７３７、受像部６７３８、バッテリー６７３９
、音声入力部６７４０、操作キー６７４１等を含む。本発明は、表示部６７３４を構成す
る表示装置に用いることができ、本発明により、擬似輪郭の低減された、綺麗な画像を見
ることができるようになる。
【０４３０】
図５９（Ｈ）は携帯電話であり、本体６７４２、筐体６７４３、表示部６７４４、音声入
力部６７４５、音声出力部６７４６、操作キー６７４７、外部接続ポート６７４８、アン
テナ６７４９等を含む。本発明は、表示部６７４４を構成する表示装置に用いることがで
きる。なお、表示部６７４４は黒色の背景に白色の文字を表示することで携帯電話の消費
電流を抑えることができる。また本発明により、擬似輪郭の低減された、綺麗な画像を見
ることができるようになる。
【０４３１】
なお、発光輝度が高い発光材料を用いれば、出力した画像情報を含む光をレンズ等で拡大
投影してフロント型もしくはリア型のプロジェクターに用いることも可能となる。
【０４３２】
また、上記電子機器はインターネットやＣＡＴＶ（ケーブルテレビ）などの電子通信回線
を通じて配信された情報を表示することが多くなり、特に動画情報を表示する機会が増し
てきている。発光材料の応答速度は非常に高いため、発光装置は動画表示に好ましい。
【０４３３】
また、発光装置は発光している部分が電力を消費するため、発光部分が極力少なくなるよ
うに情報を表示することが望ましい。従って、携帯情報端末、特に携帯電話や音響再生装
置のような文字情報を主とする表示部に発光装置を用いる場合には、非発光部分を背景と
して文字情報を発光部分で形成するように駆動することが望ましい。
【０４３４】
以上の様に、本発明の適用範囲は極めて広く、あらゆる分野の電子機器に用いることが可
能である。また、本実施の形態の電子機器は、実施の形態１〜実施の形態９に示したいず
れの構成の表示装置を用いてもよい。
【符号の説明】
【０４３５】
２６１１    選択トランジスタ
２６１２    保持容量
２６１３    駆動トランジスタ
２６１４    発光素子
２６１５    信号線
２６１６    電源線
２６１７    走査線
２６１８    電源線
２６２１    選択トランジスタ
２６２２    保持容量
２６２３    駆動トランジスタ
２６２４    発光素子
２６２７    走査線
２６２８    電源線
２７１１    選択トランジスタ
２７１２    保持容量
２７１３    駆動トランジスタ
２７１４    発光素子
２７１５    信号線
２７１６    電源線
２７１７    走査線
２７１８    電源線
２７２１    選択トランジスタ
２７２２    保持容量
２７２３    駆動トランジスタ
２７２４    発光素子
２７２５    信号線
２７２８    電源線
２８１１    選択トランジスタ
２８１２    保持容量
２８１３    駆動トランジスタ
２８１４    発光素子
２８１５    信号線
２８１６    電源線
２８１７    走査線
２８１８    電源線
２８２１    選択トランジスタ
２８２２    保持容量
２８２３    駆動トランジスタ
２８２４    発光素子
２８２７    走査線
２８２８    電源線
２８３６    電源線
３０１１    選択トランジスタ
３０１２    保持容量
３０１３    駆動トランジスタ
３０１４    発光素子
３０１５    信号線
３０１６    電源線
３０１７    走査線
３０１８    電源線
３０２１    選択トランジスタ
３０２２    保持容量
３０２３    駆動トランジスタ
３０２４    発光素子
３０２５    信号線
３０２７    走査線
３０２８    電源線
３０３１    選択トランジスタ
３０３７    走査線
３０４１    選択トランジスタ
３０４７    走査線
３３１１    選択トランジスタ
３３１２    保持容量
３３１３    駆動トランジスタ
３３１４    発光素子
３３１５    信号線
３３１６    電源線
３３１７    走査線
３３１８    電源線
３３１９    消去トランジスタ
３３２１    選択トランジスタ
３３２２    保持容量
３３２３    駆動トランジスタ
３３２４    発光素子
３３２７    走査線
３３２８    電源線
３３２９    消去トランジスタ
３３３７    走査線
３３４７    走査線
３４１１    選択トランジスタ
３４１２    保持容量
３４１３    駆動トランジスタ
３４１４    発光素子
３４１５    信号線
３４１６    電源線
３４１７    走査線
３４１８    電源線
３４１９    消去ダイオード
３４２１    選択トランジスタ
３４２２    保持容量
３４２３    駆動トランジスタ
３４２４    発光素子
３４２７    走査線
３４２８    電源線
３４２９    消去ダイオード
３４３７    走査線
３４４７    走査線
３５１９    トランジスタ
３６０５    信号線
３６０６    電源線
３６０７    走査線
３６１１    選択トランジスタ
３６１２    保持容量
３６１３    駆動トランジスタ
３６１４    電極
３６１５    信号線
３６１６    電源線
３６１７    走査線
３７１１    選択トランジスタ
３７１２    保持容量
３７１３    駆動トランジスタ
３７１４    電極
３７１５    信号線
３７１６    電源線
３７１７    走査線
３８１３    駆動トランジスタ
３９１５    信号線
３９１６    電源線
３９１７    走査線
４０１５    信号線
４０１６    電源線
４０１７    走査線
４０２７    走査線
４０３７    走査線
４１０１    画素部
４１０２    走査線駆動回路
４１０３    走査線駆動回路
４１０４    信号線駆動回路
４１０５    シフトレジスタ
４１０６    増幅回路
４１０７    シフトレジスタ
４１１０    増幅回路
４１１１    走査線
４１２１    ビデオ信号線
４１１２    走査線
４１２２    ラッチ制御線
４１１３    信号線
４２０１    画素部
４２０２    走査線駆動回路
４２０３    走査線駆動回路
４２０４    走査線駆動回路
４２０５    走査線駆動回路
４２０６    信号線駆動回路
４２０７    走査線
４２０８    走査線
４２０９    走査線
４２１０    走査線
４２１１    信号線
４３０１    画素部
４３０２    走査線駆動回路
４３０３    走査線駆動回路
４３０４    信号線駆動回路
４３０５    信号線駆動回路
４３０６    走査線
４３０７    走査線
４３０８    信号線
４３０９    信号線
６０１    基板
６０２    下地膜
６０３    チャネル形成領域
６０４    ＬＤＤ領域
６０５    不純物領域
６０６    チャネル形成領域
６０７    ＬＤＤ領域
６０８    不純物領域
６０９    ゲート絶縁膜
６１０    ゲート電極
６１１    上部電極
６１２    層間絶縁膜
６１３    配線
６１４    画素電極
６１５    絶縁物
６１６    層
６１７    対向電極
６１８    駆動用トランジスタ
６１９    容量素子
６２０    発光素子
６２１    領域
６２２    上部電極
６２３    容量素子
７０１    基板
７０２    下地膜
７０３    チャネル形成領域
７０４    ＬＤＤ領域
７０５    不純物領域
７０７    ゲート電極
７０８    電極
７０９    層間絶縁膜
７１０    配線
７１１    電極
７１２    層間絶縁膜
７１３    画素電極
７１４    電極
７１６    層
７１７    対向電極
７１８    駆動用トランジスタ
７１９    容量素子
７２０    発光素子
８０１    基板
８０２    下地膜
８０３    ゲート電極
８０４    電極
８０５    ゲート絶縁膜
８０６    チャネル形成領域
８０７    ＬＤＤ領域
８０８    不純物領域
８０９    チャネル形成領域
８１０    ＬＤＤ領域
８１１    不純物領域
８１２    層間絶縁膜
８１３    配線
８１４    電極
８１５    開口部
８１６    層間絶縁膜
８１７    画素電極
８１８    絶縁物
８１９    層
８２０    対向電極
８２１    発光素子
８２２    駆動用トランジスタ
８２３    容量素子
８２４    電極
８２５    容量素子
４４０１    基板
４４０２    下地膜
４４０３    画素電極
４４０４    電極
４４０５    配線
４４０６    配線
４４０７    Ｎ型半導体層
４４０８    Ｎ型半導体層
４４０９    半導体層
４４１０    ゲート絶縁膜
４４１１    絶縁膜
４４１２    ゲート電極
４４１３    電極
４４１４    層間絶縁膜
４４１５    層
４４１６    対向電極
４４１７    発光素子
４４１８    駆動用トランジスタ
４４１９    容量素子
４４２０    電極
４５０１    基板
４５０２    下地膜
４５０３    ゲート電極
４５０４    電極
４５０５    ゲート絶縁膜
４５０６    半導体層
４５０７    半導体層
４５０８    Ｎ型半導体層
４５１０    Ｎ型半導体層
４５１１    配線
４５１３    導電層
４５１４    画素電極
４５１５    絶縁物
４５１６    層
４５１７    対向電極
４５１８    発光素子
４５１９    駆動用トランジスタ
４５２０    容量素子
４５２１    電極
４５２２    容量素子
４６０１    絶縁物
４７０１    基板
４７０１    記基板
４７０２    絶縁膜
４７０４    ゲート絶縁膜
４７０５    ゲート電極
４７０６    絶縁膜
４７０７    絶縁膜
４７０８    導電膜
４７２４    窒化膜
４７２４    絶縁膜
４７２６    窒化膜
４７２６    絶縁膜
４８０５    窒化膜
４８０５    絶縁膜
６２０８    コントローラ
６２０９    メモリ
６２５１    基板
６２５２    周辺回路基板
６２５３    信号
６２５４    画素部
６２５５    走査線駆動回路
６２５６    信号線駆動回路
６２５７    接続基板
６２５８    コントローラ
６２５９    メモリ
６３０１    表示パネル
６３０２    回路基板
６３０３    画素部
６３０４    走査線駆動回路
６３０５    信号線駆動回路
６３０６    コントロール回路
６３０７    信号分割回路
６３０８    接続配線
６４１０    基板
６４１１    画素部
６５２０    基板
６５２１    画素部
６５２２    走査線駆動回路
６５２３    信号線駆動回路
６５２４    モニタ回路
６５２５    入力端子
６５２６    入力端子
６５２７    入力端子
６５２８    端子
６５２９    入力端子
６５３１    信号線
６５３２    電源線
６５３８    画素
６６０１    チューナ
６６０２    映像信号増幅回路
６６０３    映像信号処理回路
６６０４    音声信号増幅回路
６６０５    音声信号処理回路
６６０６    スピーカー
６６０７    制御回路
６６０８    入力部
６７０１    筐体
６７０２    下地膜
６７０２    支持台
６７０３    表示部
６７０４    スピーカー部
６７０５    ビデオ入力端子
６７０６    ゲート絶縁膜
６７０７    表示部
６７０８    受像部
６７０９    操作キー
６７１０    外部接続ポート
６７１１    シャッター
６７１２    本体
６７１３    筐体
６７１４    表示部
６７１５    キーボード
６７１６    外部接続ポート
６７１７    ポインティングマウス
６７１８    本体
６７１９    表示部
６７２０    スイッチ
６７２１    操作キー
６７２２    赤外線ポート
６７２３    本体
６７２４    筐体
６７２５    表示部Ａ
６７２６    表示部Ｂ
６７２７    部
６７２８    操作キー
６７２９    スピーカー部
６７３０    本体
６７３１    表示部
６７３２    アーム部
６７３３    本体
６７３４    表示部
６７３５    筐体
６７３６    外部接続ポート
６７３７    リモコン受信部
６７３８    受像部
６７３９    バッテリー
６７４０    音声入力部
６７４１    操作キー
６７４２    本体
６７４３    筐体
６７４４    表示部
６７４５    音声入力部
６７４６    音声出力部
６７４７    操作キー
６７４８    外部接続ポート
６７４９    アンテナ
４７０３ａ    半導体膜
４７０３ｂ    半導体膜
４７１０ａ    Ｎチャネル型トランジスタ
４７１０ｂ    Ｐチャネル型トランジスタ
４７２１ａ    窒化膜
４７２１ａ    絶縁膜
４７２１ｂ    絶縁膜
４７２５ａ    レジスト
４７２７ａ    窒化膜
４７２７ａ    絶縁膜
４７２７ｂ    絶縁膜
４７５１ａ    端部
４７５２ａ    端部
４７５３ａ    端部
６４１２ａ    ＦＰＣ
６４１３ａ    ＩＣチップ
６５３０ａ    サブ画素
６５３３ａ    走査線
６５３４ａ    トランジスタ
６５３５ａ    トランジスタ
６５３６ａ    保持容量部
６５３７ａ    発光素子
７３０１    基板
７３０２    陽極
７３０３    正孔注入層
７３０４    正孔輸送層
７３０５    発光層
７３０６    電子輸送層
７３０７    電子注入層
７３０８    陰極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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【図５２】
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【図５３】
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【図５４】
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【図５５】
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【図５６】
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【図５７】
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【図５８】
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【図５９】
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【図６０】
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【図６１】
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【図６２】
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【図６３】
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【図６４】
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【図６５】
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【図６６】
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【図６７】
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【図６８】
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