(57)【特許請求の範囲】
【請求項１】
発振ＤＣＯ出力信号を出力するデジタル制御発振器（ＤＣＯ）と、
前記ＤＣＯ出力信号を受信し及び帰還位相デジタル値の第１のストリームを出力する帰還位相回路と、
前記第１のストリームを受信し及び変調信号位相デジタル値の第２のストリームを受信し及び位相誤差デジタル値の第３のストリームを出力する位相検出加算器と、を備え、前記ＤＣＯ出力信号は、周波数を有し、前記ＤＣＯ出力信号の前記周波数は、離散時間において変化し、前記離散時間は、第１の周波数で発生し、前記第３のストリームの前記位相誤差デジタル値は、第２の周波数で前記位相検出加算器によって出力され、前記第２の周波数は、前記第１の周波数よりも小さい、デジタル位相同期ループ（ＤＰＬＬ）であって、前記デジタル位相同期ループ（ＤＰＬＬ）はさらに、
位相誤差デジタル値の前記第３のストリームを受信し及びフィルタリングされた位相誤差デジタル値の第４のストリームを出力する低域通過フィルタを備え、
ここにおいて、前記帰還位相回路は、
前記ＤＣＯ出力信号を受信する時間−デジタル変換器（ＴＤＣ）と、
前記ＴＤＣからデジタル値のストリームを受信し及び帰還位相デジタル値の前記第１のストリームを前記位相検出加算器に出力するダウンサンプリング回路と、を備える、デジタル位相同期ループ（ＤＰＬＬ）であって、前記デジタル位相同期ループ（ＤＰＬＬ）はさらに、
フィルタリングされた位相誤差デジタル値の前記第４のストリームを受信し及びデジタルチューニングワードの第５のストリームを出力する２点変調加算器と、
デジタルチューニングワードの第５のストリームを受信し、前記第１の周波数でデジタルチューニングワードの第６のストリームを出力する、アップサンプリング回路と、を備える、デジタル位相同期ループ（ＤＰＬＬ）。
【請求項２】
変調信号デジタル値の第７のストリームを受信し及び変調信号位相デジタル値の前記第２のストリームを出力する変調信号位相回路をさらに備える請求項１に記載のＤＰＬＬ。
【請求項３】
前記第５のストリームの前記デジタルチューニングワードは、前記第２の周波数で前記２点変調加算器によって出力される、請求項１に記載のＤＰＬＬ。
【請求項４】
変調信号デジタル値の第１のストリームを受信し及び帰還位相デジタル値の第２のストリームを受信し及びデジタルチューニングワードの第３のストリームを出力する制御回路、ここにおいて前記第３のストリームの前記デジタルチューニングワードは、第１の周波数で前記制御回路によって出力され、
デジタルチューニングワードの前記第３のストリームを受信し及びデジタルチューニングワードの第４のストリームを出力するアップサンプリング回路、
デジタルチューニングワードの前記第４のストリームを受信し及び発振ＤＣＯ出力信号を出力するデジタル制御発振器（ＤＣＯ）、ここにおいて前記ＤＣＯ出力信号は、離散時間において変化する周波数を有し、前記離散時間は、第２の周波数で発生し、前記第２の周波数は、前記第１の周波数よりも大きく、
前記ＤＣＯ出力信号を受信し及びデジタル値の第５のストリームを出力する時間−デジタル変換器（ＴＤＣ）、
前記第５のストリームを受信し及び帰還位相デジタル値の前記第２のストリームを出力するダウンサンプリング回路、ここにおいて前記第２のストリームの前記帰還位相デジタル値は、前記第１の周波数で前記ダウンサンプリング回路によって出力される、
を備えるデジタル位相同期ループ（ＤＰＬＬ）。
【請求項５】
前記制御回路は、位相アキュムレータと、位相検出加算器と、低域通過フィルタと、２点変調加算器と、を備え、前記第３のストリームは、前記２点変調加算器によって出力される請求項４に記載のＤＰＬＬ。
【請求項６】
前記位相アキュムレータは、前記第２の周波数よりも小さい周波数でクロックされる請求項５に記載のＤＰＬＬ。
【請求項７】
前記ＤＰＬＬは、局部発振器の一部であり、前記局部発振器は、無線送信機のミキサに供給される局部発振器信号を生成する請求項５に記載のＤＰＬＬ。
【請求項８】
デジタル制御発振器（ＤＣＯ）の出力信号をデジタル値の第１のストリームに変換するために時間−デジタル変換器（ＴＤＣ）を用いること、ここにおいて前記第１のストリームの前記デジタル値は、第１の周波数で前記ＴＤＣによって出力され、
前記第１のストリームをデジタル値の第２のストリームに変換するためにダウンサンプリング回路を用いること、ここにおいて前記第２のストリームの前記デジタル値は、第２の周波数で前記ダウンサンプリング回路から出力され、前記第２の周波数は、前記第１の周波数よりも小さく、
デジタル値の前記第２のストリームをデジタル位相同期ループ（ＤＰＬＬ）の位相検出加算器に供給すること、ここにおいて前記ＤＣＯ、前記ＴＤＣ、前記ダウンサンプリング回路、及び前記位相検出加算器は、前記ＤＰＬＬの一部である、
を備える方法であって、前記方法はさらに、
デジタルチューニングワードの第３のストリームを前記ＤＣＯに供給するためにアップサンプリング回路を用いることを備え、前記第３のストリームの前記デジタルチューニングワードは、前記第２の周波数よりも大きい周波数で前記アップサンプリング回路から出力される、方法。
【請求項９】
前記ＤＣＯの前記出力信号は、周波数を有し、前記ＤＣＯの前記周波数は、離散時間において変化され、前記離散時間は、前記第２の周波数よりも大きい前記周波数で発生する請求項８に記載の方法。
【請求項１０】
前記ＤＰＬＬは、局部発振器の一部であり、前記局部発振器は、無線送信機のミキサに供給される局部発振器信号を生成する請求項９に記載の方法。
【請求項１１】
ＤＣＯ出力信号を出力するデジタル制御発振器（ＤＣＯ）と、
前記ＤＣＯ出力信号を受信し及びデジタル値のストリームを出力する時間−デジタル変換器（ＴＤＣ）と、
位相検出加算器が第２の周波数で位相誤差値のストリームを出力するように前記ＴＤＣからデジタル値の前記ストリームを受信するための及びデジタルチューニングワードのストリームを前記ＤＣＯに供給するための手段と、を備え、前記ストリームの前記デジタル値は、第１の周波数で前記ＴＤＣによって出力され、前記第２の周波数は、前記第１の周波数よりも小さく、前記ＤＣＯ、前記ＴＤＣ、前記位相検出加算器、及び前記手段は、デジタル位相同期ループ（ＤＰＬＬ）として共同で機能する、回路であって、
前記手段は、前記ＤＣＯに供給されるデジタルチューニングワードの前記ストリームを生成するためにデジタル値のストリームをアップサンプリングするためのものである、回路。
【請求項１２】
請求項８〜１０のいずれか一項に記載の方法をコンピュータに実行させるプログラム。
【請求項１３】
請求項８〜１０に記載の方法をコンピュータに実行させるプログラムを記録した、コンピュータによって読み取り可能な記録媒体。
【発明の詳細な説明】
【技術分野】
【０００１】
開示される実施形態は、デジタル位相同期ループ（ＤＰＬＬ）に関するものである。
【背景技術】
【０００２】
図１（先行技術）は、無線送信機内で局部発振器（ＬＯ）信号を生成する際に用いられる１つのタイプの局部発振器１のブロック図である。ＬＯは、例えば、ベースバンド信号がのちの送信のために周波数アップコンバージョンされるように送信機の送信チェーン内のミキサに供給することができる。局部発振器１は、プログラマブル分周器３によって後続されるデジタル位相同期ループ（Ｄｉｇｉｔａｌ  Ｐｈａｓｅ−Ｌｏｃｋｅｄ  Ｌｏｏｐ）（ＤＰＬＬ）２を含む。ＤＰＬＬ２は、ＰＬＬ出力をＰＬＬループ帯域幅よりも高速で変調することができるように２点変調を実装する。着信した変調信号Ｍ（ｔ）は、低域通過変調経路及び高域通過変調経路の両方に提供される。Ｍ（ｔ）は、例えば、１２ビットのデータ値のストリームであることができる。低域通過変調経路では、デジタル加算器４は、変調信号Ｍ（ｔ）を相対的に静的なチャネル周波数コマンド語（ｆｒｅｑｕｅｎｃｙ  ｃｏｍｍａｎｄ  ｗｏｒｄ）（ＦＣＷ）とともに受信する。ＦＣＷは、例えば、２０ビットのデジタル値であることができる。ＦＣＷは、送信のために用いられるチャネルの中心周波数を設定し、Ｍ（ｔ）は、通信される情報を表す。Ｍ（ｔ）とＦＣＷの合計は、基準位相アキュムレータ５に供給される。アキュムレータ５が周波数ｆｃｌｋのクロック信号の各立ち上がりエッジで増分する値は、加算器４によって出力された多ビット値である。基準位相アキュムレータ５によって行われる累算は、基本的に周波数を位相に変換する。高域通過変調経路では、スケーリングユニット６は、変調信号Ｍ（ｔ）を受信してスケーリング係数Ｋを用いてスケーリングし、第２の変調信号Ｆ（ｔ）を提供する。デジタル制御発振器（ＤＣＯ）７は、デジタルチューニング制御ワード（ｄｉｇｉｔａｌ  ｔｕｎｉｎｇ  ｃｏｎｔｒｏｌ  ｗｏｒｄ）のストリームＳ（ｔ）を受信する。ＤＣＯ７は、デジタルチューニングワードによって周波数が決定される信号ＤＣＯ＿ＯＵＴを出力する。ＤＣＯ７が受信することができる各々の異なるデジタルチューニングワード値に関して、ＤＣＯ＿ＯＵＴ信号は、１６の異なる離散周波数のうちの異なる１つを有する。ＤＣＯ７は、例えば、ＤＣＯがＤＣＯ＿ＯＵＴの周波数をｆｄｃｏに関して同期的に変化させるように周波数ｆｄｃｏの基準クロック信号を受信することができる。ＤＣＯ＿ＯＵＴが有するように制御することができる周波数は、例えば、４ギガヘルツの周囲の帯域内で変化することができる。時間−デジタル変換器（ＴＤＣ）８は、ＤＣＯ＿ＯＵＴ信号及び基準クロック信号ＲＥＦを受信し、その値が２つの信号間の位相差に比例する多ビットデジタル信号Ｘ（ｔ）を出力する。ＴＤＣ８は、ｆｔｄｃ信号の各周期に１つの該Ｘ（ｔ）値を出力する。第２の加算器９は、帰還位相信号値Ｘ（ｔ）を変調位相信号値Ｐ（ｔ）から減じ、それによって位相誤差信号値Ｅ（ｔ）を生成する。ループフィルタ１０は、位相誤差信号をフィルタリングする。第３の加算器１１は、フィルタリングされた位相誤差信号及び第２の変調信号Ｆ（ｔ）を加算する。第３の加算器１１の出力は、ＤＣＯ７に供給されたデジタルチューニングワードのストリームＳ（ｔ）である。プログラマブル分周器３は、局部発振器信号���Ｏを出力するために、動作帯域に依存して２又は４でＤＣＯ＿ＯＵＴ信号を分周する。
【０００３】
図１のＤＰＬＬは、セルラー電話送信機の用途において優れた働きをすることができるが、信号ＤＣＯ＿ＯＵＴの周波数は、離散時間（ｄｉｓｃｒｅｔｅ  ｔｉｍｅ）において変化する。これらの離散時間は、概して時間的に等しい間隔である。これは、“デジタルイメージ”（ｄｉｇｉｔａｌｉｍａｇｅ）と呼ばれるものを導入する。これらのデジタルイメージは、希望されるＬＯ主周波数でない局部発振器出力信号ＬＯのスペクトル成分である。周波数ｆｄｃｏが増大するのに従い、デジタルイメージは、ＬＯ主周波数から周波数の点で遠ざかり、デジタルイメージは、電力が低下する。従って、周波数ｆｄｃｏを増大させることは、デジタルイメージ雑音問題を軽減する。ほとんどのセルラー電話プロトコルに関して、セルラー電話が送信中であることになるチャネルの外に許容される最大雑音を設定する仕様が存在する。従って、周波数ｆｄｃｏは、許容される位相雑音の量に関する仕様を満たす上で十分に高く維持される。デジタルイメージをＬＯ信号内に導入することに加えて、ＤＰＬＬ２は、量子化雑音をＬＯ信号内に導入する可能性がある。ＤＰＬＬ２が動作するのに従い、ＴＤＣ８は、ＤＣＯ＿ＯＵＴ信号のエッジとＲＥＦ信号の対応するエッジとの間の位相差を量子化し、この量子化は、量子化雑音を発生させる。過度に多い量子化雑音が存在する場合は、ＬＯ信号のスペクトル純度が許容不能なレベルで損なわれる。従って、ＴＤＣ８は、高レートｆｔｄｃで概してクロックされる。レートｆｔｄｃは、例えば、ＤＣＯ７がクロックされるのと同じレートｆｄｃｏであることができる。残念なことに、これらの高レートでＤＰＬＬ２を動作させることは、ＤＰＬＬに望ましくない大きさの電力量を消費させる可能性がある。
【発明の概要】
【０００４】
２点変調されたデジタル位相同期ループ（ＤＰＬＬ）は、時間−デジタル変換器（ＴＤＣ）と、ダウンサンプリング回路と、デジタル制御発振器（ＤＣＯ）と、アップサンプリング回路と、制御回路の残りの部分（ａｍｏｕｎｔ）と、を含む。ＴＤＣは、ＤＣＯからＤＣＯ出力信号を受信し、デジタル値の第１のストリームを生成する。第１のストリームのデジタル値は、第１の周波数でＴＤＣから出力される。この第１の周波数は、“第１のサンプルレート”と呼ばれる。ダウンサンプリング回路は、第１のストリームを受信し、デジタル値の第２のストリームを出力する。第２のストリームのデジタル値は、第２のより低い周波数でダウンサンプリング回路から出力される。この第２の周波数は、“第２のサンプルレート”と呼ばれる。
【０００５】
第２のストリームは、ＤＰＬＬ制御回路の残りの部分の位相検出加算器に供給される。制御回路の残りの部分は、第２のサンプルレートでクロックされて切り替わる。制御回路の残りの部分は、デジタルチューニングワードの第３のストリームを出力する。第３のストリームのデジタルチューニングワードも第２のサンプルレートで出力される。第２のより低い周波数での制御回路のこの部分の動作は、ＤＰＬＬの電力消費量を低減させる。
【０００６】
アップサンプリング回路は、第３のストリームを受信し、デジタルチューニングワードの第４のストリームをより高い第１のサンプルレートでＤＣＯに供給する。より高い第１のサンプルレートでデジタルチューニングワードの第４のストリームを受信することに応答して、ＤＣＯは、第１のサンプルレートでＤＣＯ出力信号の周波数を変化させる。より高い第１のサンプルレートでＤＣＯを動作させることは、ＤＰＬＬ出力信号内のデジタルイメージを許容可能なレベルまで低減させるのを可能にする。
【０００７】
アップサンプリング回路及びダウンサンプリング回路に起因して、ＤＰＬＬの異なる部分は異なるサンプルレートで動作される。従って、ＤＰＬＬは、“マルチレートＤＰＬＬ”と呼ばれる。ＤＣＯは、デジタルイメージを低減させるためにより高いサンプルレート（第１の周波数）で動作される。ＴＤＣは、量子化雑音を低減させるためにより高いサンプルレートで動作される。（ＤＣＯ、ＴＤＣ、ダウンサンプリング回路、及びアップサンプリング回路以外の）制御回路の残りの部分は、ＤＰＬＬ全体がＤＣＯ及びＴＤＣのより高いサンプルレートで動作される従来の設計のＤＰＬＬと比較してＤＰＬＬ電力消費量を低減させるためにより低いサンプルレート（第２の周波数）で動作される。
【０００８】
１つの典型的な送信機用途においては、変調信号及びチャネル周波数コマンド語が制御回路の部分に供給される。ＤＣＯは、デジタルイメージを低減させるためにより高いサンプルレートで動作される。ＴＤＣは、量子化雑音を低減させるためにより高いサンプルレートで動作される。他方、１つの典型的な受信機用途においては、デジタルイメージは問題性がより小さい。受信機用途においては、ＤＰＬＬではアップサンプリング回路は提供されず、ＤＣＯは、より低いサンプルレートで動作され、それによって電力消費量をさらに低減させる。従って、マルチレートＤＰＬＬが用いられる用途に依存して、ＤＯＣのサンプルレートは、ＴＤＣのサンプルレートよりも高くする、等しくする、又は低くすることができる。
【０００９】
上記は概要であり、従って、必要上、詳細の簡略化、一般化及び省略を含む。従って、当業者は、該概要は例示であるにすぎずいずれの形であるかにかかわらず制限する意図はないことを理解するであろう。請求項のみによって定義された、ここにおいて説明されるデバイス及び／又はプロセスのその他の態様、発明の特徴、及び利点は、ここにおいて示される制限しない詳細な発明を実施するための形態において明確になるであろう。
【図面の簡単な説明】
【００１０】
【図１】図１（先行技術）は、局部発振器内の従来の２点変調されたデジタル位相同期ループ（ＤＰＬＬ）の図である。
【図２】図２は、１つの新規の態様によるマルチレートＤＰＬＬを採用するモバイル通信デバイス１００の簡略化された図である。
【図３】図３は、図２のＲＦトランシーバ集積回路１０２のより詳細な図である。
【図４】図４は、１つの新規の態様によるマルチレートの２点変調されたデジタル位相同期ループ（ＤＰＬＬ）１１９の図である。
【図５】図５は、図４のマルチレートＤＰＬＬ１１９の様々な部分を識別する図である。
【図６】図６は、図４のマルチレートＤＰＬＬ１１９のアップサンプリング回路１３６及び１３７の一例の動作を示した図である。
【図７】図７は、図４のマルチレートＤＰＬＬ１１９のアップサンプリング回路１３６及び１３７によって行われるアップサンプリング動作を行うために使用可能な方程式を示した図である。
【図８】図８は、図４のマルチレートＤＰＬＬ１１９のダウンサンプリング回路１３０及び１３１の一例の動作を示した図である。
【図９】図９は、図４のマルチレートＤＰＬＬ１１９のダウンサンプリング回路１３０及び１３１によって行われるダウンサンプリング動作を行うために使用可能な方程式を示した図である。
【図１０】図１０は、図４のマルチレートＤＰＬＬ１１９のＤ（ｚ）フィルタブロック１３２のための方程式を示した図である。
【図１１】図１１は、マルチレート技法を採用することがＤＰＬＬループの安定性に対してどのような影響を及ぼすかを示したチャートである。
【図１２】図１２は、従来のＤＰＬＬの位相誤差性能を図４のマルチレートＤＰＬＬ１１９の位相誤差性能と比較する表である。
【図１３】図１３は、１つの新規の態様による方法のフローチャートである。
【詳細な説明】
【００１１】
図２は、セルラー電話、等のモバイル通信デバイス１００の非常に簡略化された高位ブロック図である。デバイス１００は、（例示されていない部品を含めてとりわけ）セルラー電話通信を受信及び送信するために使用可能なアンテナ１０１と、ＲＦトランシーバ集積回路１０２と、デジタルベースバンド集積回路１０３と、を含む。
【００１２】
図３は、図１のＲＦトランシーバ集積回路１０２のより詳細な図である。セルラー電話の動作に関する１つの非常に簡略化された説明において、セルラー電話がセルラー電話での会話の一部として音声情報を受信するために使用中である場合は、着信した送信１０４は、アンテナ１０１で受信される。信号は、デュプレクサ１０５及びマッチングネットワーク１０６を通り、受信チェーン１０８の低雑音増幅器（ＬＮＡ）１０７によって増幅される。ミキサ１０９によって周波数ダウンコンバージョンされた後及びベースバンドフィルタ１１０によってフィルタリングされた後は、情報は、アナログ−デジタル変換及びデジタル領域でのさらなる処理のためにデジタルベースバンド集積回路１０３に通信される。受信チェーンがどのようにダウンコンバージョンするかは、局部発振器１１１によって生成された局部発振器信号ＬＯ１の周波数を変化させることによって制御される。他方、セルラー電話１００がセルラー電話での会話の一部として音声情報を送信するために使用中である場合は、送信される音声情報は、デジタルベースバンド集積回路１０３内でアナログ形式に変換される。アナログ情報は、ＲＦトランシーバ集積回路１０２の送信チェーン１１３のベースバンドフィルタ１１２に供給される。フィルタリング後は、信号は、ミキサ１１４によって周波数アップコンバージョンされる。アップコンバージョンプロセスは、局部発振器１１５によって生成された局部発振器信号ＬＯ２の周波数を制御することによってチューニング（ｔｕｎｉｎｇ）及び制御される。その結果得られたアップコンバージョンされた信号は、ドライバ増幅器１１６及び外部電力増幅器１１７によって増幅される。増幅された信号は、発信される送信１１８としての送信のためにアンテナ１０１に供給される。受信チェーン及び送信チェーンの局部発振器１１１及び１１５は、シリアルバス１５０によってデジタルベースバンド集積回路１０３から受信された制御情報によって制御される。
【００１３】
図４は、図３のＲＦトランシーバ集積回路１０２内の送信チェーン１１３の局部発振器１１５のより詳細な図である。局部発振器１１５は、入力導体（ｉｎｐｕｔ  ｃｏｎｄｕｃｔｏｒ）１５３で変調されるべき情報Ｍ（ｔ）を受信する。この例のＭ（ｔ）は、通信される情報を表す１２ビットのデジタル値のストリームである。局部発振器１１５は、数多くの異なる周波数帯域又はチャネルのうちのいずれの１つにおいて変調が生じるかを決定するチャネル周波数コマンド語（ＦＣＷ）も受信する。この例のＦＣＷは、入力導体１５４で受信された２０ビットのデジタル値である。局部発振器１１５は、局部発振器信号ＬＯ２を生成するためにこの入力情報を用いる。信号ＬＯ２は、導体１５５上に出力される単ビットのデジタル信号である。
【００１４】
図４に例示されるように、局部発振器１１５は、プログラマブル分周器１２０によって後続されるデジタル位相同期ループ（ＤＰＬＬ）１１９を含む。ＤＰＬＬ１１９は、ＤＰＬＬ１１９の位相制御ループをループ帯域幅よりも高速で変調することができるように２点変調を実装する。着信した変調信号Ｍ（ｔ）は、低域通過変調経路及び高域通過変調経路の両方に提供される。低域通過変調経路では、デジタル加算器１２０は、導体１５４での相対的に静的なチャネル周波数コマンド語（ＦＣＷ）とともに導体１５３で変調信号Ｍ（ｔ）を受信する。Ｍ（ｔ）及びＦＣＷの合計は、２０ビット値のストリームである。このストリームは、基準位相アキュムレータ１２１に供給される。アキュムレータ１２１が周波数ｆｃｌｋのアキュムレータクロック信号１２２の各立ち上がりエッジで増分する値は、加算器１２０によって出力された多ビット値である。基準位相アキュムレータ１２１によって行われる累算は、基本的に周波数を位相に変換する。高域通過変調経路では、スケーリングユニット１２３は、変調信号Ｍ（ｔ）を受信してスケーリング係数Ｋを用いてスケーリングし、第２の変調信号Ｆ（ｔ）を出力する。この例では、Ｆ（ｔ）は、２０ビット値のストリームである。デジタル制御発振器（ＤＣＯ）１２４は、デジタルチューニング制御ワードのストリームＳ２（ｔ）を受信する。この例では、Ｓ２（ｔ）は、４ビットのデジタルチューニングワードのストリームである。各々の異なるデジタルチューニングワード値に関して、ＤＣＯ１２４は、１６の対応する異なる離散周波数のうちの対応する１つを有するためにＤＣＯ＿ＯＵＴ信号１２５を出力する。ＤＣＯ１２４は、周波数ｆｄｃｏのＤＣＯクロック信号１２６に関して同期的にＤＣＯ＿ＯＵＴの周波数を変化させる。ＤＣＯ＿ＯＵＴが有するように制御することができる１６の周波数は、非常に接近した間隔であり及び約４ギガヘルツである。一例においては、ＤＣＯ１２４は、ＶＣＯによって後続されるデジタル−アナログ変換器（ＤＡＣ）を含み、ＶＣＯのアナログ出力は、クリッピングされた（ｃｌｉｐｐｅｄ）信号である。
【００１５】
時間−デジタル変換器（ＴＤＣ）１２７は、ＤＣＯ＿ＯＵＴ信号１２５及び基準クロック信号ＲＥＦ１２８を受信し、多ビットデジタル信号Ｘ１（ｔ）を出力する。ＤＣＯ＿ＯＵＴの各エッジ及びＲＥＦ信号１２８の各々の対応するエッジに関して、ＴＤＣ１２７は、４ビットのデジタル値Ｘ１（ｔ）を出力する。４ビットのデジタル値Ｘ１（ｔ）は、信号エッジ間の位相差に比例する。ＴＤＣ１２７は、周波数ｆｔｄｃのＴＤＣクロック信号１２９の各周期に１つの該Ｘ１（ｔ）値を出力する。Ｘ１（ｔ）の値が生成されるレートは、ここでは“サンプルレート”と呼ばれる。この例では、ＲＥＦ信号１２８は、水晶発振器によって生成され、１９．２ＭＨｚの周波数を有する。
【００１６】
ダウンサンプリング推定器回路１３０及び１３１は、Ｘ１（ｔ）信号を受信し、より低いサンプルレートを有する出力位相信号Ｘ２（ｔ）を生成するために以下においてさらに詳細に説明されるように４倍分だけサンプルレートを低減させる。この例では、ダウンサンプリング推定器回路１３０及び１３１は、４ビットのデジタル値を生成する。これらの４ビット値の各々は、２０ビット値の４つの最上位ビットにされる。各Ｘ２（ｔ）値の最下位の１６ビットは、ゼロである。従って、Ｘ２（ｔ）値のストリームは、２０ビットのデジタル値のストリームである。
【００１７】
基準位相アキュムレータ１２１によって出力された２０ビットのデジタル値のストリームＰ１（ｔ）は、変調信号位相信号Ｐ２（ｔ）を生成するためにデジタルフィルタブロックＤ（ｚ）１３２によってフィルタリングされる。この例では、Ｄ（ｚ）は、単純に、周波数ｆｃｌｋのアキュムレータクロック信号１２２の４クロックサイクルの遅延である。Ｄ（ｚ）は、２０ビット値を受信し、その２０ビット値を２０ビットＰ２（ｔ）値として４クロックサイクル後に出力する。
【００１８】
位相検出加算器１３３は、各々の２０ビットの出力位相信号Ｘ２（ｔ）値を各々の対応する２０ビットの位相信号Ｐ２（ｔ）から減じ、それによって２０ビットの位相誤差信号値Ｅ（ｔ）を生成する。ループフィルタ１３４は、位相誤差信号をフィルタリングする。第３の加算器１３５は、フィルタリングされた位相誤差信号及び第２の変調信号Ｆ（ｔ）を加算する。第３の加算器１３５の出力は、２０ビットのデジタルチューニングワードのストリームＳ１（ｔ）である。各々のＸ２（ｔ）値に関して１つのＳ１（ｔ）値が存在する。Ｓ１（ｔ）信号のサンプルレートは、ＤＣＯ１２４のための４ビットのデジタルチューニングワードのストリームＳ２（ｔ）を生成するために以下においてさらに詳細に説明されるようにアップサンプリング補間器回路１３６及び１３７によって４倍分だけ増大される。この例では、各々の着信したＳ１（ｔ）値に関して４つのＳ２（ｔ）値が存在する。Ｓ２（ｔ）のサンプルレートは、Ｓ１（ｔ）のサンプルレートの４倍である。プログラブル分周器１２０は、導体１５５で局部発振器信号ＬＯ２を出力するために、動作帯域に依存して、２又は４でＤＣＯ＿ＯＵＴ信号１２５を分周する。
【００１９】
図５は、ＤＰＬＬ１１９の様々な機能部を識別する図である。加算器１２０、アキュムレータ１２１及びデジタルフィルタ１３２は、まとめて変調信号位相回路１４４と呼ばれる。変調信号位相回路１４４は、変調信号Ｍ（ｔ）及びチャネル周波数コマンド語（ＦＣＷ）を受信し、変調信号位相信号Ｐ２（ｔ）を位相検出加算器１３３に出力する。ＴＤＣ１２７及びダウンサンプリング回路１３０及び１３１は、まとめて帰還位相回路１４５と呼ばれる。帰還位相回路１４５は、ＤＣＯ出力信号１２５及び基準信号ＲＥＦ１２８を受信し、帰還位相信号Ｘ２（ｔ）を位相検出加算器１３３に出力する。ダウンサンプリング推定器回路１３０及び１３１は、ＴＤＣ１２７から出力されたＸ１（ｔ）信号のサンプルレートを４倍分だけ低減させ、アップサンプリング補間器回路１３６及び１３７は、Ｓ１（ｔ）信号のサンプルレートを４倍分だけ増大させ、従って、制御回路の残りの部分１３８は、ＤＣＯ１２４及びＴＤＣ１２７がクロックされるレートよりも実質的に低いレートで切り替わる（ｓｗｉｔｃｈ）ことができる。この例では、ＤＣＯ１２４は、ＤＣＯクロック信号１２６によって１９．２ＭＨｚでクロックされ、ＴＤＣ１２７は、ＴＤＣクロック信号１２９によって同じく１９．２ＭＨｚでクロックされ、他方、制御回路１３８は、それよりもはるかに低い４．８ＭＨｚで切り替わる。位相アキュムレータ１２１は、４．８ＭＨｚアキュムレータクロック信号１２２によってクロックされることに注目すること。ここで説明されるマルチレート方式により制御回路１３８が動作しているサンプルレートを（従来のような）１９．２ＭＨｚから４．８ＭＨｚに低減させることは、ＤＰＬＬ電力消費量を低減させる働きをする。しかしながら、デジタルイメージの大きさを小さくするために及び量子化雑音を低減させるためにＤＣＯ１２４及びＴＤＣ１２７はより高い１９．２ＭＨｚのレートでクロックされる。
【００２０】
図６は、アップサンプリング回路１３６及び１３７の一例の動作を例示する図である。アップサンプリング回路１３６及び１３７は、より低いサンプルレートの信号Ｓ１（ｔ）を受信し、より高いサンプルレートの信号Ｓ２（ｔ）を出力する。各々の着信したＳ１（ｔ）値は、４ビット値（加算器１３５の出力の４つの最上位ビット）である。従って、着信したＳ１（ｔ）値は、図６のグラフの縦軸上で示される２４の値のうちの１つを有することができる。示される例では、ｙ０値及びｙ４値は、２つの連続して受信されたＳ１（ｔ）４ビット値である。４つのＳ２（ｔ）値ｙ’０、ｙ’２、ｙ’３及びｙ’４は、着信した値ｙ０とｙ４との間で直線１３９を補間することによって生成される。Ｌ（ｚ）内の “Ｌ”は、ラグランジュ（Ｌａｎｇｒａｎｇｉａｎ）補間を意味する。線１３９に関する決定された方程式は、２つの連続する入力Ｓ１（ｔ）値に関する２つのｘ時間の間のその他のｘ時間に関して線上で追加のｙ値を生成するために使用可能である。Ｓ２（ｔ）のための４つのｙ値が生成された後は、プロセスは、ｙ４及び次に後続するＳ１（ｔ）値を入力値として用いて繰り返される。
【００２１】
図７は、４つのＳ２（ｔ）値を生成するために使用可能なＦＩＲフィルタ関数（ｆｉｌｔｅｒ  ｆｕｎｃｔｉｏｎ）を示す。これらのＦＩＲフィルタ関数は、アップサンプリング回路１３６及び１３７内のハードウェアに実装される。上向きの矢印記号のブロック１３６及びＬ（ｚ）記号のブロック１３７は、実行される関数の概略的な表現であるにすぎない。実際には、図７の方程式形で示された演算を行う組み合わせ論理の１つのハードウェア回路が存在する。
【００２２】
図８は、より高いサンプルレートの信号Ｘ１（ｔ）を受信してより低いサンプルレートの信号Ｘ２（ｔ）を出力するダウンサンプリング回路１３０及び１３１の動作を例示する図である。４つの着信したＸ１（ｔ）値の各々は、４ビット値である。従って、着信したＸ１（ｔ）は、図８のグラフの縦軸上に示される２４の値のうちの１つを有することができる。示される例では、値ｙ０、ｙ１、ｙ２及びｙ３は、４つの連続するＸ１（ｔ）値である。これらの４つの値から、最小二乗推定法を用いてＸ２（ｔ）の１つの４ビット出力値ｙ’３が生成される。最小二乗法は、４つの着信した点間を通る線１４０が関係するものとしてビジュアル化することができる。それのｘ時間における各々の入力されたｙ値とその同じｘ時間における線１４０上のｙ値との間には差が存在する。線上のｙ値と入力されたｙ値との間のこの差が二乗される。４つの二乗された差の和が最小化される。この最小二乗関係が真である線１４０に関する方程式は、４つの着信した値ｙ０、ｙ１、ｙ２及びｙ３から１つのＸ２（ｔ）出力値ｙ’３を生成するために使用可能である。
【００２３】
図９は、４つの着信したＸ１（ｔ）値からＸ２（ｔ）値を生成するために使用可能な線形回帰関数を示す。この関数は、ダウンサンプリング回路１３０及び１３１内のハードウェアに実装される。Ｈ（ｚ）記号のブロック１３０及び下向き矢印記号のブロック１３１は、実行される関数の概略的な表現であるにすぎない。実際には、図９の方程式形で示された演算を行う組み合わせ論理の１つのハードウェア回路が存在する。
【００２４】
図１０は、この例におけるブロック１３２のＤ（ｚ）関数を示す。関数Ｄ（ｚ）は、各々の連続するＰ１（ｔ）値を４クロックサイクルだけ遅延させる。Ｄ（ｚ）は、例えば、一組の４ビットシフトレジスタとして実装することができ、各シフトレジスタは、Ｐ２（ｔ）の対応するビットを生成するためにＰ１（ｔ）値の各々のビットを遅延させる。
【００２５】
図１１は、上記のマルチレート技法を採用することがＤＰＬＬ１１９の帰還ループのループ安定性に対してどのような影響を与えるかを例示するチャートである。ＤＰＬＬ１１９、等の閉ループシステムの安定性は、それの位相余裕（ｍａｒｇｉｎ）及び／又はそれの利得余裕によって特徴を表すことができる。ループの位相余裕が低すぎる場合は、ループは、外乱（ｄｉｓｔｕｒｂａｎｃｅ）を拒否できないことがあり、発振の影響を受けやすい。より大きい位相余裕は、ループがより安定していることを示す。図１１は、ＤＰＬＬ位相余裕が増大する遅延に伴ってどのように劣化するかを示す。ここでの遅延は、Ｌ（ｚ）アップサンプリング／補間演算及びＨ（ｚ）ダウンサンプリング／推定演算によって導入された遅延である。概して、推定及び補間演算がより複雑及び正確であるほど、そこでの遅延も大きくなる。（図６乃至９と関係させて上記されるような）線形の推定及び補間は、１の相対的に小さい遅延を伴うが、２の遅延を伴うことになる二次（ｑｕａｄｒａｔｉｃ）推定及び補間よりも概して正確でない。線１４１は、推定及び補間を伴わない従来のＤＰＬＬにおけるような遅延は表さない。線１４２は、１の遅延を表す。１の遅延は、線形推定及び線形補間、例えば、図５乃至９のマルチレートＤＰＬＬ実施形態で採用される線形推定及び線形補間、の使用に対応する。線１４３は、２の遅延を表す。２の遅延は、より正確であるが計算集約的な二次推定及び二次補間の使用に対応する。図１１の横軸のｆｂ／ｆｓは、ＤＰＬＬループ帯域幅とサンプルレートの比である。サンプルレートが増大するのに従い、ｆｂ／ｆｓ量が低減し、図１１の該当する線上の演算点が左に移動する。従って、より大きいサンプルレートは、位相余裕の増大及びより良いループ安定性に対応する。ここで説明されるマルチレートＤＰＬＬ技法を採用する際には、（回路１３８の）ループ帯域幅、遅延、及びサンプルレートは、ＤＰＬＬ用途のための許容可能な位相余裕を維持しつつサンプルレートが可能な限り低減されるような形で選択される。ＤＰＬＬループ帯域幅は、概して約４０ＫＨｚに設定され、制御回路１３８がクロックされるレート（ｆｃｌｋ）は、この４０ＫＨｚ周波数の少なくとも約１０倍である。回路１３８のサンプルレートをこの相対的な低周波数に低減させることは、上で説明されるように電力消費量を低減させる。
【００２６】
図１２は、従来のＤＰＬＬの位相誤差性能をマルチレートＤＰＬＬ１１９の位相誤差性能と比較する表である。表の左列は、ＤＣＯ及びＴＤＣのサンプルレートと比較した場合の制御回路１３８のサンプルレートを示す。表の上の行によって示されるように、従来のＤＰＬＬは、０．１６度の位相ＲＭＳ誤差を有する。表の第２の行によって示されるように、ＤＣＯ及びＴＤＣがクロックされるレートの１／４のレートで制御回路１３８をクロックするマルチレートＤＰＬＬ１１９は、０．１０度の位相ＲＭＳ誤差を有する。ｆｃｌｋが周波数ｆｃｄｏの１／４でクロックされる上記のＤＰＬＬ１１９の例は、教授を目的としてここに示された例であるにすぎない。実際の実装は、典型的にはマルチレート手法の節電をより多く利用することになる。周波数ｆｃｌｋは、例えば、１９．２ＭＨｚのｆｃｄｏ及びｆｔｄｃ周波数の１／１６である１．２ＭＨｚであることができる。この１／１６のアップサンプリング及びダウンサンプリング例に関する位相誤差値が図１２の最下行に示される。
【００２７】
上述されるマルチレートＤＰＬＬの実施形態は、送信機の局部発振器での使用を含むが、ここで説明されるマルチレートＤＰＬＬ技法は、受信機の局部発振器でも採用可能である。一例においては、図４及び５のＤＰＬＬ１１９は、図３のＲＦトランシーバ集積回路１０２の受信チェーン１０８のミキサ１０９に局部発振器信号ＬＯ１を供給する局部発振器１１１の一部である。受信状況においては、変調信号Ｍ（ｔ）は存在せず、スケーリング係数Ｋはゼロであり、アップサンプリング回路１３６及び１３７は提供されない。変調信号Ｍ（ｔ）が存在しないため、デジタルイメージの生成は、送信機状況におけるよりも問題性は非常に低い。従って、ＤＣＯ１２４は、電力消費量を低減させるために回路１３８のより低いレートでクロックすることができる。ＴＤＣ１２７は、量子化雑音を低く維持するためにより高いレートでクロックされる。
【００２８】
図１３は、１つの新規の態様による方法２００のフローチャートである。ＴＤＣは、ＤＣＯ出力信号をデジタル値の第１のストリームに変換するために用いられる（ステップ２０１）。第１のストリームのデジタル値は、第１の周波数でＴＤＣから出力される。一例においては、ＤＣＯ出力信号は、図４の信号１２５であり、第１のストリームは、図４のストリームＸ（ｔ）である。
【００２９】
次に（ステップ２０２）、ダウンサンプリング回路は、ＴＤＣから出力されたデジタル値の第１のストリームをデジタル値の第２のストリームに変換し、デジタル値の第２のストリームは、第１の周波数よりも実質的に小さい第２の周波数でダウンサンプリング回路から出力される。一例においては、第２のストリームは、図４のストリームＸ２（ｔ）であり、ダウンサンプリング回路は、図４の回路１３０及び１３１である。
【００３０】
次に（ステップ２０３）、デジタル値の第２のストリームは、ＤＣＯ、ＴＤＣ、ダウンサンプリング回路、及び位相検出加算器がＤＰＬＬの一部として共同で機能するようにＤＰＬＬの位相検出加算器に供給される。一例においては、位相検出加算器は、図４の位相検出加算器１３３であり、ＤＰＬＬは、図４のＤＰＬＬ１１９である。
【００３１】
送信機用途においては、方法２００は、アップサンプリング回路１３６と１３７とを含む。ＤＣＯ１２４は、デジタルイメージを低減させるためにより高い第１の周波数でクロックされる。受信機用途においては、方法２００は、変調信号Ｍ（ｔ）を含まず、ゼロのスケーリング係数Ｋであり、アップサンプリング回路を含む必要がない。デジタルイメージは、概して受信機用途においては問題性がより低いため、ＤＣＯ１２４は、電力消費量をさらに低減させるためにより低い第２の周波数でクロックすることができる。
【００３２】
１つまたは複数の実施形態において、説明される機能は、ハードウェア、ソフトウェア、ファームウェア、又はそれらのあらゆる組み合わせにおいて実装することができる。ソフトウェアにおいて実装される場合は、これらの機能は、コンピュータによって読み取り可能な媒体に１つまたは複数の命令又は符号として格納すること又は１つまたは複数の命令又は符号として送信することができる。コンピュータによって読み取り可能な媒体は、コンピュータ記憶媒体と、１つの場所から他へのコンピュータプログラムの転送を容易にするあらゆる媒体を含む通信媒体と、の両方を含む。記憶媒体は、汎用又は専用のコンピュータによってアクセス可能なあらゆる利用可能な媒体であることができる。一例として、及び制限することなしに、該コンピュータによって読み取り可能な媒体は、ＲＡＭ、ＲＯＭ、ＥＥＰＲＯＭ、ＣＤ−ＲＯＭ又はその他の光学ディスク記憶装置、磁気ディスク記憶装置又はその他の磁気記憶装置、又は命令又はデータ構造の形態で希望されるプログラムコード手段を搬送又は格納するために用いることができ及び汎用又は専用のコンピュータ、又は汎用又は専用のプロセッサによってアクセス可能なあらゆるその他の媒体、を備えることができる。さらに、いずれの接続も、コンピュータによって読み取り可能な媒体であると適切に呼ばれる。例えば、ソフトウェアが、同軸ケーブル、光ファイバケーブル、より対線、デジタル加入者ライン（ＤＳＬ）、又は無線技術、例えば、赤外線、無線、及びマイクロ波、を用いてウェブサイト、サーバ、又はその他の遠隔ソースから送信される場合は、該同軸ケーブル、光ファイバケーブル、より対線、ＤＳＬ、又は無線技術、例えば赤外線、無線、及びマイクロ波、は、媒体の定義の中に含まれる。ここにおいて用いられるときのディスク（ｄｉｓｋ及びｄｉｓｃ）は、コンパクトディスク（ＣＤ）（ｄｉｓｃ）と、レーザディスク（ｄｉｓｃ）と、光ディスク（ｄｉｓｃ）と、デジタルバーサタイルディスク（ＤＶＤ）（ｄｉｓｃ）と、フロッピー(登録商標)ディスク（ｄｉｓｋ）と、ブルーレイディスク（ｄｉｓｃ）と、を含み、ここで、ｄｉｓｋは通常は磁気的にデータを複製し、ｄｉｓｃは、レーザを用いて光学的にデータを複製する。上記の組合せも、コンピュータによって読み取り可能な媒体の適用範囲に含められるべきである。
【００３３】
１つの例示的な事例においては、一組のプロセッサによって実行可能な命令１４６が、図２のデジタルベースバンド集積回路１０３内のメモリ（プロセッサによって読み取り可能な媒体）１４７に格納される。プロセッサ１４８は、バスを通じてメモリ１４７にアクセスし及び命令１４６を実行し、それによってＲＦトランシーバ集積回路１０２の局部発振器１１５内のＤＰＬＬ１１９をコンフィギュレーション（ｃｏｎｆｉｇｕｒｅ）及び制御及びモニタリングすることを集積回路１０３に行わせる。一例においては、命令の実行は、プロセッサ１４８から、バスを介して、シリアルバスインタフェース１４９、シリアルバス１５０、シリアルバスインタフェース１５１、及び制御導体１５２を通じて、ＤＰＬＬ１１９に制御パラメータを送信させる。これらのパラメータは、デジタルフィルタＨ（ｚ）の係数を設定し、デジタルフィルタＬ（ｚ）の係数を設定し、周波数ｆｄｃｏを設定し、周波数ｆｔｄｃを設定し、デジタルフィルタＤ（ｚ）の係数を設定し、周波数ｆｃｌｋの周波数を設定し、スケーリング係数Ｋのセット（ｓｅｔ  ｏｆ  ｓｃａｌｉｎｇ  ｆａｃｔｏｒ  Ｋ）、周波数コマンド語（ＦＷＣ）を設定し、及びＢＡＮＤ設定を設定する。ＤＰＬＬ１１９は、このようにしてソフトウェアを介して完全にコンフィギュラブル（ｃｏｎｆｉｇｕｒａｂｌｅ）（構成及び設定を変更可能）であり、シリアルバス１５０を通じて制御される。同じ仕組みで、プロセッサ１４８は、局部発振器１１１内のマルチレートＤＰＬＬをコンフィギュレーション、制御及びモニタリングする。
【００３４】
幾つかの特定の実施形態は、教授を目的として上述されるが、この特許明細書の教示は、一般的な適用性を有しており、上述される特定の実施形態には限定されない。従って、以下に示される請求項の適用範囲を逸脱することなしに、説明される特定の実施形態の様々な特徴の様々な変更、改編、及び組み合わせを実践することが可能である。
以下に、本願の出願当初請求項に記載された発明を付記する。
［１］
発振ＤＣＯ出力信号を出力するデジタル制御発振器（ＤＣＯ）と、
前記ＤＣＯ出力信号を受信し及び帰還位相デジタル値の第１のストリームを出力する帰還位相回路と、
前記第１のストリームを受信し及び変調信号位相デジタル値の第２のストリームを受信し及び位相誤差デジタル値の第３のストリームを出力する位相検出加算器と、を備え、前記ＤＣＯ出力信号は、周波数を有し、前記ＤＣＯ出力信号の前記周波数は、離散時間において変化し、前記離散時間は、第１の周波数で発生し、前記第３のストリームの前記位相誤差デジタル値は、第２の周波数で前記位相検出加算器によって出力され、前記第２の周波数は、前記第１の周波数よりも実質的に小さい、デジタル位相同期ループ（ＤＰＬＬ）。
［２］
前記第１のストリームの前記帰還位相デジタル値は、前記第２の周波数で前記帰還位相回路によって出力される上記［１］に記載のＤＰＬＬ。
［３］
位相誤差デジタル値の前記第３のストリームを受信し及びフィルタリングされた位相誤差デジタル値の第４のストリームを出力する低域通過フィルタと、
フィルタリングされた位相誤差デジタル値の前記第４のストリームを受信し及びデジタルチューニングワードの第５のストリームを出力する２点変調加算器と、
デジタルチューニングワードの前記第５のストリームを受信し及びデジタルチューニングワードの第６のストリームを出力するアップサンプリング回路と、をさらに備え、前記第５のストリームの前記デジタルチューニングワードは、前記第２の周波数で前記２点変調加算器によって出力され、前記第６のストリームの前記デジタルチューニングワードは、前記第１の周波数で前記アップサンプリング回路によって出力される上記［１］に記載のＤＰＬＬ。
［４］
変調信号デジタル値の第７のストリームを受信し及び変調信号位相デジタル値の前記第２のストリームを出力する変調信号位相回路をさらに備える上記［３］に記載のＤＰＬＬ。
［５］
前記帰還位相回路は、
前記ＤＣＯ出力信号を受信する時間−デジタル変換器（ＴＤＣ）と、
前記ＴＤＣからデジタル値のストリームを受信し及び帰還位相デジタル値の前記第１のストリームを前記位相検出加算器に出力するダウンサンプリング回路と、を備える上記［１］に記載のＤＰＬＬ。
［６］
前記帰還位相回路は、デジタル値のストリームを受信し及びデジタル値のダウンサンプリングされたストリームを出力するダウンサンプリング回路を備え、デジタル値の前記ダウンサンプリングされたストリームの前記デジタル値は、前記第１の周波数よりも実質的に小さい周波数で前記ダウンサンプリング回路によって出力される上記［１］に記載のＤＰＬＬ。
［７］
変調信号デジタル値の第１のストリームを受信し及び帰還位相デジタル値の第２のストリームを受信し及びデジタルチューニングワードの第３のストリームを出力する制御回路、ここにおいて前記第３のストリームの前記デジタルチューニングワードは、第１の周波数で前記制御回路によって出力され、
デジタルチューニングワードの前記第３のストリームを受信し及びデジタルチューニングワードの第４のストリームを出力するアップサンプリング回路、
デジタルチューニングワードの前記第４のストリームを受信し及び発振ＤＣＯ出力信号を出力するデジタル制御発振器（ＤＣＯ）、ここにおいて前記ＤＣＯ出力信号は、離散時間において変化する周波数を有し、前記離散時間は、第２の周波数で発生し、前記第２の周波数は、前記第１の周波数よりも実質的に大きく、
前記ＤＣＯ出力信号を受信し及びデジタル値の第５のストリームを出力する時間−デジタル変換器（ＴＤＣ）、
前記第５のストリームを受信し及び帰還位相デジタル値の前記第２のストリームを出力するダウンサンプリング回路、ここにおいて前記第２のストリームの前記帰還位相デジタル値は、前記第１の周波数で前記ダウンサンプリング回路によって出力される、
を備えるデジタル位相同期ループ（ＤＰＬＬ）。
［８］
前記制御回路は、位相アキュムレータと、位相検出加算器と、低域通過フィルタと、２点変調加算器と、を備え、前記第３のストリームは、前記２点変調加算器によって出力される上記［７］に記載のＤＰＬＬ。
［９］
前記位相アキュムレータは、前記第２の周波数よりも実質的に小さい周波数でクロックされる上記［８］に記載のＤＰＬＬ。
［１０］
前記ＤＰＬＬは、局部発振器の一部であり、前記局部発振器は、無線送信機のミキサに供給される局部発振器信号を生成する上記［８］に記載のＤＰＬＬ。
［１１］
周波数コマンド語を受信し及び帰還位相デジタル値の第１のストリームを受信し及びデジタルチューニングワードの第２のストリームを出力する制御回路と、
デジタルチューニングワードの前記第２のストリームを受信し及び発振ＤＣＯ出力信号を出力するデジタル制御発振器（ＤＣＯ）と、
前記ＤＣＯ出力信号を受信し及びデジタル値の第３のストリームを出力する時間−デジタル変換器（ＴＤＣ）と、
前記第３のストリームを受信し及び帰還位相デジタル値の前記第１のストリームを出力するダウンサンプリング回路と、を備え、前記第３のストリームの前記デジタル値は、第１の周波数で前記ＴＤＣによって出力され、前記第１のストリームの前記帰還位相デジタル値は、前記第１の周波数よりも実質的に低い第２の周波数で前記ダウンサンプリング回路によって出力される、デジタル位相同期ループ（ＤＰＬＬ）。
［１２］
前記制御回路は、位相アキュムレータと、位相検出加算器と、低域通過フィルタと、２点変調加算器と、を備え、前記第２のストリームは、前記２点変調加算器によって出力される上記［１１］に記載のＤＰＬＬ。
［１３］
前記位相アキュムレータは、前記第１の周波数よりも実質的に小さい周波数でクロックされる上記［１２］に記載のＤＰＬＬ。
［１４］
前記ＤＰＬＬは、局部発振器の一部であり、前記局部発振器は、無線受信機のミキサに供給される局部発振器信号を生成する上記［１２］に記載のＤＰＬＬ。
［１５］
デジタル制御発振器（ＤＣＯ）の出力信号をデジタル値の第１のストリームに変換するために時間−デジタル変換器（ＴＤＣ）を用いること、ここにおいてここにおいて前記第１のストリームの前記デジタル値は、第１の周波数で前記ＴＤＣによって出力され、
前記第１のストリームをデジタル値の第２のストリームに変換するためにダウンサンプリング回路を用いること、ここにおいて前記第２のストリームの前記デジタル値は、第２の周波数で前記ダウンサンプリング回路から出力され、前記第２の周波数は、前記第１の周波数よりも実質的に小さく、
デジタル値の前記第２のストリームをデジタル位相同期ループ（ＤＰＬＬ）の位相検出加算器に供給すること、ここにおいて前記ＤＣＯ、前記ＴＤＣ、前記ダウンサンプリング回路、及び前記位相検出加算器は、前記ＤＰＬＬの一部である、
を備える方法。
［１６］
デジタルチューニングワードの第３のストリームを前記ＤＣＯに供給するためにアップサンプリング回路を用いることをさらに備え、前記第３のストリームの前記デジタルチューニングワードは、前記第２の周波数よりも実質的に大きい周波数で前記アップサンプリング回路から出力される上記［１５］に記載の方法。
［１７］
前記ＤＣＯの前記出力信号は、周波数を有し、前記ＤＣＯの前記周波数は、離散時間において変化され、前記離散時間は、前記第２の周波数よりも実質的に大きい前記周波数で発生する上記［１６］に記載の方法。
［１８］
前記ＤＰＬＬは、局部発振器の一部であり、前記局部発振器は、無線送信機のミキサに供給される局部発振器信号を生成する上記［１７］に記載の方法。
［１９］
前記ＤＣＯの前記出力信号は、周波数を有し、前記ＤＣＯの前記周波数は、離散時間において変化され、前記離散時間は、前記第１の周波数よりも実質的に小さい周波数で発生する上記［１５］に記載の方法。
［２０］
前記ＤＰＬＬは、局部発振器の一部であり、前記局部発振器は、無線受信機のミキサに供給される局部発振器信号を生成する上記［１９］に記載の方法。
［２１］
ＤＣＯ出力信号を出力するデジタル制御発振器（ＤＣＯ）と、
前記ＤＣＯ出力信号を受信し及びデジタル値のストリームを出力する時間−デジタル変換器（ＴＤＣ）と、
位相検出加算器が第２の周波数で位相誤差値のストリームを出力するように前記ＴＤＣからデジタル値の前記ストリームを受信するための及びデジタルチューニングワードのストリームを前記ＤＣＯに供給するための手段と、を備え、前記ストリームの前記デジタル値は、第１の周波数で前記ＴＤＣによって出力され、前記第２の周波数は、前記第１の周波数よりも実質的に小さく、前記ＤＣＯ、前記ＴＤＣ、前記位相検出加算器、及び前記手段は、デジタル位相同期ループ（ＤＰＬＬ）として共同で機能する、回路。
［２２］
前記位相検出加算器は、前記手段の一部である上記［２１］に記載の回路。
［２３］
前記手段は、前記ＴＤＣによって出力されたデジタル値の前記ストリームをダウンサンプリングするための及び帰還位相デジタル値のダウンサンプリングされたストリームを前記位相検出加算器に供給するためのものである上記［２２］に記載の回路。
［２４］
前記手段は、前記ＤＣＯに供給されるデジタルチューニングワードの前記ストリームを生成するためにデジタル値のストリームをアップサンプリングするためのものである上記［２２］に記載の回路。
［２５］
マルチレートデジタル位相同期ループ（ＤＰＬＬ）を制御することをコンピュータに行わせるための符号を備えるコンピュータによって読み取り可能な媒体を備え、前記マルチレートＤＰＬＬは、（デジタル制御発振器）ＤＣＯ出力信号を受信し及び第１の周波数でデジタル値の第１のストリームを出力する時間−デジタル変換器（ＴＤＣ）を含み、前記マルチレートＤＰＬＬは、デジタル値の前記第１のストリームを前記ＴＤＣから受信し及び第２の周波数でデジタル値の第２のストリームを出力するダウンサンプリング回路を含み、前記第２のストリームは、前記マルチレートＤＰＬＬの位相検出加算器に供給される、コンピュータプログラム製品。
［２６］
前記コンピュータは、第１の集積回路内のプロセッサであり、前記コンピュータによって読み取り可能な媒体は、前記プロセッサによってアクセス可能である前記第１の集積回路内のメモリであり、前記ＤＰＬＬは、第２の集積回路内に配置され、前記符号は、前記第１の集積回路から前記第２の集積回路にシリアルバスを介して制御パラメータを送信することによって少なくとも部分的に前記ＤＰＬＬを制御することを前記コンピュータに行わせる上記［２５］に記載のコンピュータプログラム製品。
［２７］
前記符号は、シリアルバスを介して制御パラメータを送信させることによって少なくとも部分的に前記マルチレートＤＰＬＬを制御する上記［２５］に記載のコンピュータプログラム製品。
［２８］
前記制御パラメータは、前記第１の周波数を設定するために用いられる上記［２７］に記載のコンピュータプログラム製品。
［２９］
前記制御パラメータは、前記ダウンサンプリング回路をコンフィギュレーションするために用いられる上記［２７］に記載のコンピュータプログラム製品。
［３０］
前記制御パラメータは、前記第２の周波数を設定するために用いられる上記［２７］に記載のコンピュータプログラム製品。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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