(57)【特許請求の範囲】
【請求項１】
基板上の配線により形成される第１及び第２送信コイルと、
該第１及び第２送信コイルに送信信号に応じた単極性の電流を流す送信回路と
を有する第１基板と、
基板上の配線により形成され、前記単極性の電流が流れる前記第１及び第２送信コイルが互いに逆極性に誘導結合する受信コイルと、
該受信コイルに接続され、前記送信信号に応じた受信信号を得る受信回路と
を有する第２基板と
を備えることを特徴とする集積回路。
【請求項２】
前記第１及び第２送信コイルは、それぞれ第１及び第２ＮＭＯＳのドレインに接続されていることを特徴とする請求項１記載の集積回路。
【請求項３】
前記第１及び第２送信コイルの内、一方はＮＭＯＳのドレインに接続されており、他方はＰＭＯＳのドレインに接続されていることを特徴とする請求項１記載の集積回路。
【請求項４】
前記第１及び第２送信コイルは、それぞれ第１及び第２ＣＭＯＳの相補のトランジスタ間に接続されていて、該ＣＭＯＳの貫通電流が流れることを特徴とする請求項１記載の集積回路。
【請求項５】
前記送信回路は、前記単極性の電流を、前記第１及び第２送信コイルにおいて互いに相補的に時間変化するように流すことを特徴とする請求項１乃至４いずれかに記載の集積回路。
【請求項６】
前記送信回路は、前記単極性の電流を、前記第１又は第２送信コイルの内、前記送信信号に応じたいずれか一方に流すことを特徴とする請求項１乃至４いずれかに記載の集積回路。
【請求項７】
前記送信回路は、通信を休止するスタンバイ時に、前記第１及び第２送信コイルのいずれにも前記単極性の電流を流さないことを特徴とする請求項１乃至６いずれかに記載の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、積層実装されるＩＣ（Integrated Circuit）ベアチップなどのチップ間の通信を好適に行うことができる集積回路に関する。
【背景技術】
【０００２】
本発明者らは、ＬＳＩ（Large Scale Integration）チップのチップ上の配線により形成されるコイルを介して積層実装されるチップ間で誘導結合による通信を行う電子回路を提案している（特許文献１〜１２、非特許文献１〜８参照。）。
【０００３】
図１７は、従来の集積回路の送信側回路の構成を示す図である。図１７(a)は第１の従来例の送信側回路の回路図、図１７(b)は第１の従来例の送信コイルのレイアウト図、図１７(c)は第２の従来例の送信側回路の回路図、図１７(d)は第２の従来例の送信コイルのレイアウト図である。コイルの図はチップ上の配線により形成されるコイルをチップの上から見た上面図を示すものであり、実線はチップ表面の配線、破線は下層の配線を示す。第１の従来例は、トランジスタＴ11〜Ｔ14から成るＨブリッジ回路を送信データＴxdata及びその反転信号によって駆動して送信コイルＬ11に流れる電流ｉを変化させるものである。図には送信コイルＬ11の寄生抵抗も示した。典型的な設計値としては、送信コイルのインダクタンスＬ＝１０ｎＨ、送信コイルの寄生抵抗Ｒ＝２００Ω、ＮＭＯＳやＰＭＯＳのオン抵抗ＲM＝５０Ω、電源電圧が１.２Ｖである。送信電流経路にある抵抗値の総和が２００Ω＋２＊５０Ω＝３００Ωになるので、１.２Ｖ／３００Ω＝４ｍＡの最大電流ｉが流れる。例えば送信データＴxdataが０から１に変化すると、コイルを流れる電流ｉは、−４ｍＡから＋４ｍＡに８ｍＡ変化する。送信電流パルス幅（電流変化の時間）を１００ｐｓにすると、ｄｉ／ｄｔは、簡単化のため電流が直線的に変化するとして、８ｍＡ／１００ｐｓ＝８０［ｍＡ／ｎｓ］になる。
【０００４】
第２の従来例は、トランジスタＴ15、Ｔ16から成るインバータを送信データＴxdataによって駆動して、他端が電源電圧ＶDDに接続される送信コイルＬ12に流れる電流ｉを変化させるものである（特許文献１図６参照）。この場合、送信電流経路にある抵抗値の総和が２００Ω＋５０Ω＝２５０Ωになるので、１.２Ｖ／２５０Ω＝４.８ｍＡの最大電流ｉが流れる。例えば送信データＴxdataが０から１に変化すると、コイルを流れる電流ｉは、０ｍＡから＋４.８ｍＡに４.８ｍＡ変化する。送信電流パルス幅（電流変化の時間）を１００ｐｓにすると、ｄｉ／ｄｔは、簡単化のため電流が直線的に変化するとして、４.８ｍＡ／１００ｐｓ＝４８［ｍＡ／ｎｓ］になる。
【０００５】
このように、インバータ駆動は、Ｈブリッジ駆動に比べて、送信出力は４８／８０＝６０％に低下する。一方、回路素子が少ないので送信回路のレイアウト面積が小さくなる。また、送信データＴxdataが０の間は送信電流が流れないので、送信回路の消費電力がＨブリッジ駆動に比べておよそ半減する。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−２２８９８１号公報
【特許文献２】特開２００５−３４８２６４号公報
【特許文献３】特開２００６−０５０３５４号公報
【特許文献４】特開２００６−０６６４５４号公報
【特許文献５】特開２００６−１０５６３０号公報
【特許文献６】特開２００６−１７３９８６号公報
【特許文献７】特開２００６−１７３４１５号公報
【特許文献８】国際公開第２００９／０６９５３２号
【特許文献９】特開２００９−１８８４６８号公報
【特許文献１０】特願２００８−１１７５３２（平成２０年  ４月２８日出願）
【特許文献１１】特願２００８−１４６２４８（平成２０年  ６月  ３日出願）
【特許文献１２】特願２００８−３３３１０７（平成２０年１２月２６日出願）
【非特許文献】
【０００７】
【非特許文献１】D.Mizoguchi et al, "A 1.2Gb/s/pin Wireless Superconnect based on InductiveInter-chip Signaling (IIS)," IEEE International Solid-State Circuits Conference (ISSCC’04),Dig. Tech. Papers, pp. 142-143, 517, Feb. 2004.
【非特許文献２】N. Miura et al, "Analysisand Design of Transceiver Circuit and Inductor Layout for Inductive Inter-chipWireless Superconnect," Symposium on VLSI Circuits, Dig. Tech. Papers, pp.246-249, Jun. 2004.
【非特許文献３】N. Miura et al, "CrossTalk Countermeasures in Inductive Inter-Chip Wireless Superconnect," inProc. IEEE Custom Integrated Circuits Conference (CICC'04), pp. 99-102, Oct.2004.
【非特許文献４】N.Miura, D. Mizoguchi, M. Inoue, H. Tsuji, T. Sakurai, and T. Kuroda, "A 195Gb/s 1.2W 3D-Stacked InductiveInter-Chip Wireless Superconnect with Transmit Power Control Scheme," IEEE International Solid-State CircuitsConference (ISSCC'05), Dig. Tech. Papers, pp. 264-265, Feb. 2005.
【非特許文献５】N.Miura, D. Mizoguchi, M. Inoue, K. Niitsu, Y. Nakagawa, M. Tago, M. Fukaishi, T.Sakurai, and T. Kuroda, "A 1Tb/s 3W Inductive-Coupling Transceiver forInter-Chip Clock and Data Link," IEEE International Solid-State CircuitsConference (ISSCC'06), Dig. Tech. Papers, pp. 424-425, Feb. 2006.
【非特許文献６】N.Miura, H. Ishikuro, T. Sakurai, and T. Kuroda, "A 0.14pJ/bInductive-Coupling Inter-Chip Data Transceiver with Digitally-ControlledPrecise Pulse Shaping," IEEE International Solid-State Circuits Conference(ISSCC'07), Dig. Tech. Papers, pp.264-265, Feb. 2007.
【非特許文献７】N.Miura, Y. Kohama, Y. Sugimori, H. Ishikuro, T. Sakurai, and T. Kuroda, "An11Gb/s Inductive-Coupling Link with Burst Transmission," IEEE International Solid-State CircuitsConference (ISSCC08), Dig. Tech. Papers, pp.298-299,Feb. 2008.
【非特許文献８】Y.Sugimori, Y. Kohama, M. Saito, Y. Yoshida, N. Miura, H. Ishikuro, T. Sakuraiand T. Kuroda, "A 2Gb/s 15pJ/b/chip Inductive-Coupling Programmable Busfor NAND Flash Memory Stacking," IEEE International Solid-State Circuits Conference (ISSCC'09), Dig.Tech. Papers, pp.244-245, Feb. 2009.
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明は、上記従来の送信回路よりも、低電圧・低消費電力で動作し、小面積でレイアウトできる送信回路を備える集積回路を提供することを目的とする。
【課題を解決するための手段】
【０００９】
請求項１記載の本発明の集積回路は、基板上の配線により形成される第１及び第２送信コイルと、該第１及び第２送信コイルに送信信号に応じた単極性の電流を流す送信回路とを有する第１基板と、基板上の配線により形成され、前記単極性の電流が流れる前記第１及び第２送信コイルが互いに逆極性に誘導結合する受信コイルと、該受信コイルに接続され、前記送信信号に応じた受信信号を得る受信回路とを有する第２基板とを備えることを特徴とする。
【００１０】
また、請求項２記載の本発明の集積回路は、前記第１及び第２送信コイルは、それぞれ第１及び第２ＮＭＯＳのドレインに接続されていることを特徴とする。
【００１１】
また、請求項３記載の本発明の集積回路は、前記第１及び第２送信コイルの内、一方はＮＭＯＳのドレインに接続されており、他方はＰＭＯＳのドレインに接続されていることを特徴とする。
【００１２】
また、請求項４記載の本発明の集積回路は、前記第１及び第２送信コイルは、それぞれ第１及び第２ＣＭＯＳの相補のトランジスタ間に接続されていて、該ＣＭＯＳの貫通電流が流れることを特徴とする。
【００１３】
また、請求項５記載の本発明の集積回路は、前記送信回路は、前記単極性の電流を、前記第１及び第２送信コイルにおいて互いに相補的に時間変化するように流すことを特徴とする。
【００１４】
また、請求項６記載の本発明の集積回路は、前記送信回路は、前記単極性の電流を、前記第１又は第２送信コイルの内、前記送信信号に応じたいずれか一方に流すことを特徴とする。
【００１５】
また、請求項７記載の本発明の集積回路は、前記送信回路は、通信を休止するスタンバイ時に、前記第１及び第２送信コイルのいずれにも前記単極性の電流を流さないことを特徴とする。
【発明の効果】
【００１６】
本発明によれば、従来の送信回路よりも、低電圧・低消費電力で動作し、小面積でレイアウトできる送信回路を備える集積回路を提供することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の実施例１による集積回路の送信側の構成を示す図である。
【図２】本発明の実施例１による集積回路各部の動作波形を示す図である。
【図３】本発明の実施例１による集積回路の他の部分の構成を示す図である。
【図４】本発明の実施例２による集積回路の送信側の構成を示す図である。
【図５】本発明の実施例３による集積回路の送信側の構成を示す図である。
【図６】本発明の実施例３による集積回路の受信回路の構成を示す図である。
【図７】本発明の実施例４による集積回路の送信側の構成を示す図である。
【図８】本発明の実施例４による集積回路の受信回路の構成を示す図である。
【図９】本発明の実施例５による集積回路の送信側の構成を示す図である。
【図１０】本発明の実施例６による集積回路の送信側の構成を示す図である。
【図１１】本発明の実施例６による集積回路各部の動作波形を示す図である。
【図１２】本発明の実施例７による集積回路の送信側の構成を示す図である。
【図１３】本発明の実施例８による集積回路の送信側の構成を示す図である。
【図１４】本発明の実施例７による集積回路各部の動作波形を示す図である。
【図１５】本発明の実施例８による集積回路の送信側の構成を示す図である。
【図１６】本発明の実施例８による集積回路各部の動作波形を示す図である。
【図１７】従来の集積回路の送信側回路の構成を示す図である。
【発明を実施するための形態】
【００１８】
以下、添付図面を参照しながら本発明を実施するための形態について詳細に説明する。
【実施例１】
【００１９】
図１は、本発明の実施例１による集積回路の送信側の構成を示す図である。図１(a)は回路図、図１(b)は送信コイルのレイアウト図、図１(c)は等価回路図、図１(d)はその送信コイルのレイアウト図である。図２に動作波形を示す。まず、送信コイルＬ1、Ｌ2を２つにして、同心かつ電源ＶDDに接続される端子から他端への巻き方向が互いに逆になるように配置する。これは、図１(c)、図１(d)に示すように、１つの送信コイルの中央を電源ＶDDに接続したことにも相当する。この送信コイルＬ1、Ｌ2にそれぞれ、ソースが接地されるＮＭＯＳＴ1、Ｔ2のドレインを接続して、送信データＴxdata及びその反転信号によって駆動する。この場合、送信コイルＬ1、Ｌ2に流れる電流ＩT+、ＩT-によって受信コイル（後に詳述する）に互いに逆極性の誘導電圧を発生する。すなわち、送信コイルＬ1、Ｌ2は互いに逆極性に受信コイルと誘導結合する。そして、巻き数が半分になった各送信コイルＬ1、Ｌ2の抵抗は従来例の１／２の１００Ωになり、インダクタンスは、巻き数の２乗に比例するので１／４の２.５ｎＨになる。送信電流経路にある抵抗値の総和が１００Ω＋５０Ω＝１５０Ωになるので、１.２Ｖ／１５０Ω＝８ｍＡの最大電流ｉが流れる。例えば送信データＴxdataが０から１に変化すると、送信コイルＬ1を流れる電流ｉT+は、０ｍＡから＋８ｍＡに＋８ｍＡ変化する。同時に送信コイルＬ2を流れる電流ｉT-は、＋８ｍＡから０ｍＡに−８ｍＡ変化する。電流の極性も考え合わせると、２つの送信コイルＬ1、Ｌ2全体に流れる電流が０ｍＡから＋８ｍＡに８ｍＡ変化する。送信電流が変化する時間を１００ｐｓにすると、ｄｉ／ｄｔは、簡単化のため電流が直線的に変化するとして、８ｍＡ／１００ｐｓ＝８０［ｍＡ／ｎｓ］になる。送信コイルＬ1、Ｌ2全体に流れる電流が変化するので、送信コイルＬ1、Ｌ2全体の等価的なインダクタンスは１０ｎＨであり従来例と変わらない。
【００２０】
本実施例は、従来のＨブリッジ駆動（図１７(a)）に比べて、送信コイルのインダクタンスも送信電流の時間変化も変わらないので、最大受信信号電圧は変わらない。しかし、送信電流経路に存在するＭＯＳトランジスタが、従来のＨブリッジ駆動ではＰＭＯＳとＮＭＯＳの２つ必要であったが、本実施例ではＮＭＯＳの１つに減っている。その結果、より低い電源電圧で動作できる。例えば、Ｈブリッジ駆動では、電源電圧を１.２Ｖとして、送信コイルの両端電圧は０.８Ｖになり、ＰＭＯＳとＮＭＯＳのＶＤＳ（ドレインとソースの間の電圧）はそれぞれ０.２Ｖであった。一方、本実施例では、送信コイルの両端電圧は同じく０.８Ｖだが、ＮＭＯＳのＶＤＳが０.４Ｖになる。したがって、ＮＭＯＳのＶＤＳが０.２Ｖになるまで飽和領域で動作するようにそのチャネル幅を十分に大きく設計してあれば、本実施例で電源電圧を０.２Ｖ下げてＮＭＯＳのＶＤＳが０.２Ｖになっても、Ｈブリッジ駆動と同じ出力電流を流すことができる。ただし、電流量は４ｍＡから８ｍＡに２倍になっているので、トランジスタのチャネル幅は２倍大きくする必要がある。送信回路のレイアウト面積は、ＮＭＯＳが２倍大きくなるが、ＮＭＯＳよりも電流駆動力の低いＰＭＯＳが不要になるので、Ｈブリッジ駆動と比べても小さくなる。例えば典型的にはＮＭＯＳのチャネル幅２５μｍ、チャネル長０.０６μｍ程度に対して、ＰＭＯＳのチャネル幅７５μｍ、チャネル長０.０６μｍ程度であるので、２倍チャネル幅ＮＭＯＳのレイアウト面積はＰＭＯＳ＋ＮＭＯＳのレイアウト面積よりも小さい。また、Ｈブリッジ駆動では、送信コイルの駆動電流がＰＭＯＳとＮＭＯＳの両デバイスによって決まるのに対して、本実施例では送信コイルの駆動電流はＮＭＯＳだけで決まるので、しきい値電圧の製造ばらつきに対して設計マージンを小さくすることができる。その結果、より低い電源電圧で動作することができて、低消費電力化できる。
【００２１】
図２は、本発明の実施例１による集積回路各部の動作波形を示す図である。送信データＴxdataが０１１００と変化するときの論理遷移時に、送信コイルＬ1、Ｌ2に流れる電流ＩT+、ＩT-が互いに逆極性に変化する。そして、送信コイルＬ1、Ｌ2は、互いに逆極性に受信コイルと誘導結合しているので、結局受信コイルには誘導電圧ＶRが誘起される。その際に、受信回路がノイズで誤動作しないように、受信回路の差動入力しきい値に、図２に点線で示すようなヒステリシス特性を持たせている。これにより安定的に受信データＲxdataを復元することができる。
【００２２】
図３は、本発明の実施例１による集積回路の他の部分の構成を示す図である。図３(a)は送信データＴxdataを正確に位相反転（１８０°回転）させる回路を示す。インバータ１１によって送信データＴxdataを正確に位相反転させるとができる。
【００２３】
図３(b)は、本発明の実施例１による集積回路の受信回路の構成を示す図である。トランジスタ対１５、１８に入力する差動受信信号に応じて、電流源１４が流す電流の抵抗１９、２０への分岐量が変化し、出力Ｒxdataの電圧信号が変化する。例えば、トランジスタ１５にトランジスタ１８よりも高い電圧信号が入力すると、抵抗１９に流れる電流は抵抗２０に流れる電流よりも大きくなり、出力Ｒxdataの電位は出力Ｒxdata(-)の電位よりも高くなる。
【００２４】
その場合、トランジスタ１６のゲート電位はトランジスタ１７のゲート電位よりも高くなり、トランジスタ１６を介して抵抗１９に流れる電流は、トランジスタ１７を介して抵抗２０に流れる電流よりも大きくなる。その結果、出力Ｒxdataの電位は出力Ｒxdata(-)の電位よりも更に高くなる。その状態から次に先ほどと逆の受信信号がコイル１２に誘起された場合、すなわちトランジスタ１８にトランジスタ１５よりも高い電圧信号が入力すると、抵抗２０に流れる電流は抵抗１９に流れる電流よりも大きくなるが、先ほどトランジスタ１６を介して抵抗１９に流れる電流はトランジスタ１７を介して抵抗２０に流れる電流よりも大きくなっていたので、出力Ｒxdataの電圧信号が大きく変化しない限り、入力に対する出力の変化は鈍くなったと言える。つまり、ノイズで誤動作しないように、入力しきい値が期待される信号の方向に高くなったと言える。このことにより、受信回路の差動入力しきい値に、図２に点線で示すようなヒステリシス特性を持たせている。
【実施例２】
【００２５】
図４は、本発明の実施例２による集積回路の送信側の構成を示す図である。実施例１の送信回路は、送信データＴxdataに応じて必ずどちらか一方の送信コイルに電流が流れ続ける。そこで、送信機能を使わないとき（スタンバイ時）は電流が流れないようにしたのが本実施例である。ＮＯＲ回路２１、２２にstandby信号及び送信データＴxdata又はその反転信号を入力することにより、standby信号がオンのときにＮＭＯＳＴ1、Ｔ2の両方をオフにする。これにより、データを一気にバースト転送した後にスタンバイ状態にすれば、送信回路の消費電力を有効に低下できる。
【実施例３】
【００２６】
図５は、本発明の実施例３による集積回路の送信側の構成を示す図である。図５(a)は回路図であり、図５(b)は動作波形を示す。本実施例は、実施例１を同期方式にしたものである。同期か非同期かの違いを除いて、送信回路の動作原理と効果は、実施例１と等しい。回路はフリップフロップ２６によって送信データＴxdataに対して送信クロックＴxclkに同期した信号Ｑを出力するものである。
【００２７】
図６は、本発明の実施例３による集積回路の受信回路の構成を示す図である。受信回路は、受信コイル３１、抵抗３２、３３、トランジスタ３４〜４６、ＮＡＮＤ回路４７、４８、及びインバータ４９、５０から成り、全体としてラッチつき比較器を構成している。外部から受信クロック（同期信号）Ｒxclkをとり、受信データＲxdataを出力する。トランジスタ３６、３７が差動アンプの差動対をなし、受信コイル３１からの信号ＶRを受ける。ＮＡＮＤ回路４７、４８はラッチを形成している。差動アンプで受信したデータはトランジスタ３４、４３、４６へ入力される受信クロックＲxclkに同期してサンプリングされ、ＮＡＮＤ回路４７、４８によりラッチされ、受信信号Ｒxdataが復元される。トランジスタ３５、３８、３９は、図３(b)のトランジスタ１３、１６、１７と同じに機能し、差動入力しきい値に、図５(b)に点線で示すようなヒステリシス特性を持たせて、同じ送信データが続くとき、送信パルス電流が変化せず、受信パルス信号が誘起されないので、そのときに同期受信器が誤動作をしないようにしている。
【実施例４】
【００２８】
図７は、本発明の実施例４による集積回路の送信側の構成を示す図である。図７(a)は回路図であり、図７(b)は動作波形を示す。回路は、実施例１に加えて、インバータ遅延線５１、ＮＡＮＤ回路５２、及びインバータ５３から成り、送信クロックＴxclkの立ち上がりエッジに同期して、インバータ遅延線５１の伝播遅延で決定されるパルス幅のパルスＴxpを発生するパルス発生回路、送信クロックＴxclkに同期して送信データＴxdataに応じたデータ信号Ｑ及びその反転信号を出力するフリップフロップ５４、ＮＡＮＤ回路５５、５６、及びインバータ５７、５８を備える。本実施例は、送信コイルに流れる電流をパルス状にしている。直流電流が流れた実施例１〜実施例３と比べると、送信回路の消費電力を大幅に低減できる。同じ送信データＴxdataが続いて送信される場合も、毎回送信パルスを送信するので、そのタイミングに同期してデータを受信すれば、雑音に強くなり、受信器にヒステリシスを持たせる必要がなくなる。
【００２９】
図８は、本発明の実施例４による集積回路の受信回路の構成を示す図である。受信回路は、受信コイル６１、抵抗６２、６３、トランジスタ６４〜７３、ＮＡＮＤ回路７４、７６、及びインバータ７６、７７から成り、全体としてラッチつき比較器を構成している。外部から受信クロック（同期信号）Ｒxclkをとり、受信データＲxdataを出力する。トランジスタ６５、６６が差動アンプの差動対をなし、受信コイル６１からの信号ＶRを受ける。ＮＡＮＤ回路７４、７５はラッチを形成している。差動アンプで受信したデータはトランジスタ６４、７０、７３へ入力される受信クロックＲxclkに同期してサンプリングされ、ＮＡＮＤ回路７４、７５によりラッチされ、受信信号Ｒxdataが復元される。送信データが０のときの受信パルスのタイミングと、送信データが１のときの受信パルスのタイミングを揃える必要がある。すなわち、送信クロックＴxclkの信号立ち上がりから、ＶX+及びＶX-の信号立ち上がりまでの経路の信号遅延を揃える必要がある。図７の回路では、両信号経路が同じ回路で構成されているので、信号を揃えることが容易にできる。また、この回路では、ｉT+とｉT-が相補でない。したがって、コイルのインダクタンスは１／４の２.５ｎＨにしか見えない。その結果、受信信号電圧は実施例１〜実施例３に対して半分になる。しかし、送信電流を２倍にすれば、受信信号電圧を等しくすることができる。その場合でも、実施例１や実施例２に比べて送信電力を小さくすることができる可能性がある。
【実施例５】
【００３０】
図９は、本発明の実施例５による集積回路の送信側の構成を示す図である。本実施例は、実施例４と同じ動作をより簡素に実現するものであり、インバータ遅延線８１、ＮＡＮＤ回路８２、及びインバータ８３から成るパルス発生回路が発生するパルスＴxpをトランジスタ８５のゲートに入力する。これにより、実施例４と比べて、周辺回路をより簡単にすることができる。
【実施例６】
【００３１】
図１０は、本発明の実施例６による集積回路の送信側の構成を示す図である。図１０(a)は回路図、図１０(b)は送信コイルのレイアウト図である。図１１に動作波形を示す。回路は、送信コイルＬ3とＮＭＯＳＴ3を電源とアースの間に直列に接続し、送信コイルＬ4とＰＭＯＳＴ4とを電源とアースの間に直列に接続し、送信データをＮＭＯＳＴ3とＰＭＯＳＴ4のゲートに入力するものである。本実施例は、機能的には、実施例１と同じであるが、図３(a)に示したような位相反転回路が不要であり、その分、レイアウト面積が小さくなり、回路の消費電力も低くなる。
【実施例７】
【００３２】
図１２は、本発明の実施例７による集積回路の送信側の構成を示す図である。本実施例は、実施例６に対して、実施例２と同じ趣旨で、送信機能を使わないとき（スタンバイ時）は電流が流れないようにしたものである。ＮＯＲ回路８７、８８に送信データＴxdata及びstandby信号又はその反転信号を入力することにより、standby信号がオンのときにＮＭＯＳＴ3とＰＭＯＳＴ4の両方をオフにする。これにより、データを一気にバースト転送した後にスタンバイ状態にすれば、送信回路の消費電力を有効に低下できる。
【実施例８】
【００３３】
図１３は、本発明の実施例８による集積回路の送信側の構成を示す図である。図１４に動作波形を示す。本実施例は、送信コイルにＣＭＯＳの貫通電流を流すものである。回路は、送信コイルＬ1、Ｌ2、フリップフロップ９１、トランジスタ９２〜９６、Ｔ5〜Ｔ8、インバータ９７〜９９を備える。その動作は、まずreset信号がオフになることで動作が始まり、送信データＴxdataに対して送信クロックＴxclkに同期した信号Ｑが０から１になると、Ａが０から１になり、Ｖx+が１から０になる。つぎに、信号Ｑが１から０になると、Ｂが１から０になり、Ｃが１から０になり、Ｖx-が０から１になる。以下、信号Ｑが０から１に変化する度に、Ｖx+の電位を交互に反転させ、信号Ｑが１から０に変化する度に、Ｖx-の電位を交互に反転させる。Ｖx+の電位が反転する度に、貫通電流ＩT+が流れ、Ｖx-の電位が反転する度に、貫通電流ＩT-が流れる。この貫通電流は短いパルス状になるので、送信電流の消費を小さくできる。これにより受信コイルでは信号Ｑの論理遷移に対して交互に位相が反転する双極性のパルスが誘起され、受信信号Ｒxdataが復元される。一方、信号Ｑが０から１になるときには、Ｖx-の電位が接地からＶDDになる場合とＶDDから接地になる場合があるが、いずれの場合もその結果生じる受信パルスのタイミングが等しくなるように送信回路の信号伝播を設計する必要がある。同様に信号Ｑが１から０になるときも、０から１になるときと等しいタイミングで受信パルスが得られるように設計する必要がある。
【実施例９】
【００３４】
図１５は、本発明の実施例８による集積回路の送信側の構成を示す図である。図１６に動作波形を示す。本実施例は、フリップフロップ１０１、ＮＡＮＤ回路１０２、及びＮＯＲ回路１０３を用いて、実施例７の周辺回路をより簡素にしたものである。本実施例は、貫通電流ＩT+、ＩT-が頻繁に発生するが、送信クロックTxclkからVx+及びVx-への信号伝播を等しく設計し易いという利点もある。
なお、本発明は上記実施例に限定されるものではない。
【符号の説明】
【００３５】
Ｌ1〜Ｌ4、Ｌ11、Ｌ12  送信コイル
Ｔ1〜Ｔ8、Ｔ11〜Ｔ16  トランジスタ
２６、５４、８４、９１、１０１  フリップフロップ
３１、６１  受信コイル
１９、２０、３２、３３、６２、６３  抵抗
３４〜４６、６４〜７３、８５、９２〜９６  トランジスタ
５１、８１  インバータ遅延線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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