(57)【特許請求の範囲】
【請求項１】
スイッチ素子を連続発振状態または間欠発振状態でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源であって、
前記スイッチング制御に必要な制御電力を供給する制御電力供給源と、
前記制御電力供給源から供給される制御電力を用いて、前記出力電圧に対応して変化する第１のキャパシタの両端電圧に基づいて前記スイッチ素子をスイッチング制御する第１の制御部と、
前記第１の制御部と前記制御電力供給源とを短絡または開放する制御電力供給スイッチと、
前記間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間では、前記制御電力供給スイッチを開放させて、前記第１の制御部への制御電力の供給を停止する第２の制御部と、
を備え、
前記第１のキャパシタの両端電圧は、前記出力電圧が予め定められた上限電圧以上の場合に特定電圧以下となり、前記出力電圧が当該上限電圧未満の場合に当該特定電圧より高くなり、
前記第１の制御部への制御電力の供給が再開されてから予め定められた時間が経過するまでの期間では、前記第１のキャパシタの両端電圧を、前記特定電圧よりも高いものとして前記第１の制御部に認識させる電圧マスク手段をさらに備えることを特徴とする絶縁型スイッチング電源。
【請求項２】
前記第２の制御部は、第２のキャパシタと、第１のスイッチ素子および第２のスイッチ素子と、を備え、
前記第２のキャパシタの一端には、前記第１のスイッチ素子の制御端子が接続され、
前記第２のキャパシタの他端には、前記第１のスイッチ素子の出力端子と、前記第２のスイッチ素子の出力端子と、が接続され、
前記第１のスイッチ素子の入力端子には、前記第２のスイッチ素子の制御端子が接続されるとともに、前記第２のスイッチ素子を駆動する駆動部を介して前記制御電力供給源が接続され、
前記第２のスイッチ素子の入力端子には、前記制御電力供給スイッチが接続されることを特徴とする請求項１に記載の絶縁型スイッチング電源。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、絶縁型スイッチング電源に関し、特に、スタンバイモードにおける消費電力を低減する絶縁型スイッチング電源に関する。
【背景技術】
【０００２】
従来より、絶縁型スイッチング電源は、スイッチ素子をスイッチングさせることで、入力された電圧を所望の電圧に変換して出力する。この絶縁型スイッチング電源では、スタンバイモードにおける消費電力を低減するために、スタンバイモードにおいてスイッチ素子をバースト制御する手法が用いられる（例えば、特許文献１参照）。この手法によれば、スタンバイモードにおいて、スイッチ素子のスイッチングを所定の周期で行う発振期間と、スイッチ素子のスイッチングを一時停止するスイッチング休止期間と、が繰り返される。このため、単位時間当たりのスイッチング回数を減らすことができるので、単位時間当たりのスイッチング損失を削減でき、その結果、スタンバイモードにおける消費電力を低減できる。
【０００３】
このような絶縁型スイッチング電源において、スタンバイモードにおける消費電力をさらに低減する手法として、例えば、スタンバイモードにおけるスイッチング休止期間のうち少なくとも一部の期間で、スイッチ素子をスイッチング制御する制御回路の少なくとも一部への制御電力の供給を停止することが考えられる。この手法によれば、スタンバイモードにおける制御回路の消費電力を低減できるので、この制御回路を備える絶縁型スイッチング電源において、スタンバイモードにおける消費電力をさらに低減できる。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−５８２３８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
上述の手法を採用した絶縁型スイッチング電源では、出力電圧に応じて変化する特定点の電圧に基づいて、上述の制御回路によるスイッチング制御を行うことが考えられる。
【０００６】
ここで、スイッチングやその他に起因するノイズの影響を軽減するために、特定点と基準電位源とをキャパシタを介して接続する場合がある。この場合、キャパシタを設けない場合と比べて、より安定した状態で特定点の電圧に出力電圧を反映させることができ、より適切な電圧を出力することができる。なお、上述のようにキャパシタを設けない場合であっても、特定点には、寄生容量がキャパシタとして接続されていることになる。
【０００７】
ところが、上述の特定点の電圧の変化は、上述のキャパシタや寄生容量の容量成分により、出力電圧の変化と比べて緩やかになってしまう。また、スタンバイモードにおいて制御電力の供給を再開する際には、上述のキャパシタや寄生容量の両端電圧が０Ｖから上昇し始めるため、制御電力の供給を再開してから予め定められた時間が経過するまでの期間に、上述の特定点の電圧が出力電圧に対応した電圧となっていない期間が存在してしまう。これらによれば、誤動作が発生してしまうおそれがあった。
【０００８】
上述の課題に鑑み、本発明は、スタンバイモードにおける消費電力を十分に低減しつつ、誤動作を防止できる絶縁型スイッチング電源を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明は、上述の課題を解決するために、以下の事項を提案している。
（１）  本発明は、スイッチ素子（例えば、図１のスイッチ素子Ｑ１に相当）を連続発振状態（例えば、後述のノーマルモードに相当）または間欠発振状態（例えば、後述のスタンバイモードに相当）でスイッチング制御し、必要な出力電圧に入力電圧から変換制御する絶縁型スイッチング電源（例えば、図１の絶縁型スイッチング電源１に相当）であって、前記スイッチング制御に必要な制御電力を供給する制御電力供給源（例えば、図１のキャパシタＣ５に相当）と、前記制御電力供給源から供給される制御電力を用いて、前記出力電圧に対応して変化する特定点（例えば、図１の端子Ｐ２に相当）の電圧に基づいて前記スイッチ素子をスイッチング制御する第１の制御部（例えば、図３の第１の制御部１０に相当）と、前記第１の制御部と前記制御電力供給源とを短絡または開放する制御電力供給スイッチ（例えば、図４のスイッチ素子Ｑ１１に相当）と、前記間欠発振状態におけるスイッチング休止期間（例えば、図１３の時刻ｔ２〜ｔ４までの期間に相当）のうち少なくとも一部の期間（例えば、図１３の時刻ｔ３〜ｔ４までの期間に相当）では、前記制御電力供給スイッチを開放させて、前記第１の制御部への制御電力の供給を停止する第２の制御部（例えば、図３の第２の制御部１２に相当）と、前記第１の制御部への制御電力の供給が再開されてから予め定められた時間が経過するまでの期間（例えば、図１３の時刻ｔ４〜ｔ７までの期間に相当）では、前記特定点の電圧を、予め定められた電圧（例えば、図１３のＨレベル電圧に相当）であるものとして前記第１の制御部に認識させる電圧マスク手段（例えば、図３の出力電圧マスク部１９）と、を備えることを特徴とする絶縁型スイッチング電源を提案している。
【００１０】
この発明によれば、絶縁型スイッチング電源に、制御電力供給源および第１の制御部を設けた。そして、制御電力供給源により、スイッチング制御に必要な制御電力を供給することとした。また、第１の制御部により、制御電力供給源から供給される制御電力を用いて、出力電圧に対応して変化する特定点の電圧に基づいてスイッチ素子をスイッチング制御することとした。このため、第１の制御部への制御電力の供給が停止されると、スイッチ素子のスイッチングが停止することとなる。
【００１１】
そして、上述の絶縁型スイッチング電源に、さらに電圧マスク手段を設け、この電圧マスク手段により、第１の制御部への制御電力の供給が再開されてから予め定められた時間が経過するまでの期間では、特定点の電圧を、予め定められた電圧であるものとして第１の制御部に認識させることとした。このため、上述の予め定められた時間を設定することで、第１の制御部への制御電力の供給を再開する際に、特定点の電圧が出力電圧に応じたレベルになるまで、特定点の電圧が予め定められた電圧であるものとして、第１の制御部に認識させることができる。したがって、上述の予め定められた電圧を設定することで、第１の制御部への制御電力の供給を再開する際に誤動作が発生してしまうのを防止できる。
【００１２】
また、この発明によれば、絶縁型スイッチング電源に、さらに第２の制御部を設け、この第２の制御部により、間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間では、第１の制御部への制御電力の供給を停止することとした。このため、間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間において、第１の制御部への電力供給を停止させて、間欠発振状態における絶縁型スイッチング電源の消費電力を低減できる。
【００１３】
ここで、絶縁型スイッチング電源の消費電力を低減する手法として、第１の制御部に対して供給する制御電圧を０Ｖにすることが考えられる。ところが、間欠発振状態において、スイッチング休止期間から発振期間に移行させる際には、制御電圧を０Ｖから規定のレベルにまで短時間で上昇させるために、起動回路を動作させる必要がある。このため、間欠発振状態において、スイッチング休止期間から発振期間に移行させるたびに、起動回路で電力が消費されてしまう。
【００１４】
そこで、この発明によれば、上述のように、絶縁型スイッチング電源に、制御電力供給源、第１の制御部、および第２の制御部を設けた。このため、間欠発振状態におけるスイッチング休止期間のうち少なくとも一部の期間において、第１の制御部への制御電力の供給を停止させることができ、その結果、制御電圧を０Ｖにすることなく絶縁型スイッチング電源の消費電力を低減できる。よって、間欠発振状態において、スイッチング休止期間から発振期間に移行させる際に、起動回路を動作させる必要がないため、絶縁型スイッチング電源の消費電力を十分に低減できる。
【００１５】
（２）  本発明は、（１）の絶縁型スイッチング電源について、前記第２の制御部は、キャパシタ（例えば、図５のキャパシタＣ４に相当）と、第１のスイッチ素子（例えば、図５のスイッチ素子Ｑ２２に相当）および第２のスイッチ素子（例えば、図５のスイッチ素子Ｑ２４に相当）と、を備え、前記キャパシタの一端には、前記第１のスイッチ素子の制御端子が接続され、前記キャパシタの他端には、前記第１のスイッチ素子の出力端子と、前記第２のスイッチ素子の出力端子と、が接続され、前記第１のスイッチ素子の入力端子には、前記第２のスイッチ素子の制御端子が接続されるとともに、前記第２のスイッチ素子を駆動する駆動部（例えば、図５のドライブ部１２３に相当）を介して前記制御電力供給源が接続され、前記第２のスイッチ素子の入力端子には、前記制御電力供給スイッチが接続されることを特徴とする絶縁型スイッチング電源を提案している。
【００１６】
この発明によれば、第２の制御部に、キャパシタ、第１のスイッチ素子、および第２のスイッチ素子を設けた。そして、第１のスイッチ素子の制御端子と出力端子との間に、キャパシタを設け、第２のスイッチ素子の制御端子と出力端子との間に、第１のスイッチ素子を設けた。このため、キャパシタの両端電圧に応じて、第１のスイッチ素子が短絡または開放し、第１のスイッチ素子の状態に応じて、第２のスイッチ素子が開放または短絡し、第２のスイッチ素子の状態に応じて、制御電力供給スイッチに入力される制御電圧レベルが変化して、第１の制御部と制御電力供給源とが短絡または開放する。このため、間欠発振状態におけるスイッチング休止期間において、キャパシタの両端電圧に対応して制御電力供給スイッチを開放させることができる。
【００１７】
（３）  本発明は、（１）または（２）の絶縁型スイッチング電源について、前記特定点の電圧は、前記出力電圧が予め定められた上限電圧以上であるか否かで変化することを特徴とする絶縁型スイッチング電源を提案している。
【００１８】
この発明によれば、特定点の電圧を、出力電圧が予め定められた上限電圧以上であるか否かで変化させることとした。このため、出力電圧が上限電圧以上であるか否かに応じて、スイッチ素子を制御することができる。
【００１９】
（４）  本発明は、（３）の絶縁型スイッチング電源について、前記特定点の電圧は、前記出力電圧が予め定められた上限電圧以上の場合に特定電圧以下（例えば、図１３の電圧Ｖ２に相当）となり、前記出力電圧が当該上限電圧未満の場合に当該特定電圧より高くなり、前記電圧マスク手段は、前記第１の制御部への制御電力の供給が再開されてから予め定められた時間が経過するまでの期間では、前記特定点の電圧を、前記特定電圧より高いものとして、前記第１の制御部の少なくとも一部に認識させることを特徴とする絶縁型スイッチング電源を提案している。
【００２０】
この発明によれば、出力電圧が上限電圧以上の場合に、特定点の電圧が特定電圧以下となり、出力電圧が上限電圧未満の場合に、特定点の電圧が特定電圧より高くなることとした。そして、第１の制御部への制御電力の供給が再開されてから予め定められた時間が経過するまでの期間では、電圧マスク手段により、特定点の電圧を、特定電圧より高いものとして、第１の制御部の少なくとも一部に認識させることとした。このため、第１の制御部への制御電力の供給が再開されても、予め定められた時間が経過するまでは、第１の制御部のうち少なくとも一部について、出力電圧が反映されていない特定点の電圧に基づいて間違った動作を行ってしまうのを回避できる。したがって、第１の制御部への制御電力の供給を停止していたことにより出力電圧が上限電圧未満にまで低下していた期間において、特定点の電圧が特定電圧以下にまで低下していた場合であっても、第１の制御部への制御電力の供給を再開する際に誤動作が発生してしまうのを防止できる。
【発明の効果】
【００２１】
本発明によれば、絶縁型スイッチング電源について、間欠発振状態における消費電力を十分に低減しつつ、誤動作を防止できる。
【図面の簡単な説明】
【００２２】
【図１】本発明の一実施形態に係る絶縁型スイッチング電源の回路図である。
【図２】前記絶縁型スイッチング電源のタイミングチャートである。
【図３】前記絶縁型スイッチング電源が備える制御回路の回路図である。
【図４】前記制御回路が備える制御電力供給スイッチ部の回路図である。
【図５】前記制御回路が備える第２の制御部の回路図である。
【図６】前記制御回路が備える起動回路部の回路図である。
【図７】前記制御回路が備える定電流供給部の回路図である。
【図８】前記制御回路が備える低電圧誤動作防止回路部の回路図である。
【図９】前記制御回路が備える発振制御部の回路図である。
【図１０】前記制御回路が備える発振停止制御部の回路図である。
【図１１】前記制御回路が備える端子電圧検出部の回路図である。
【図１２】前記制御回路が備える出力電圧マスク部の回路図である。
【図１３】スタンバイモードにおける前記制御回路のタイミングチャートである。
【発明を実施するための形態】
【００２３】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００２４】
［絶縁型スイッチング電源１の構成］
図１は、本発明の一実施形態に係る絶縁型スイッチング電源１の回路図である。絶縁型スイッチング電源１は、トランスＴと、制御回路２と、出力電圧上限検出部５０と、出力電圧下限検出部６０と、モード切替信号生成部７０と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１と、キャパシタＣ１〜Ｃ６と、ダイオードＤ１、Ｄ２と、フォトトランジスタＰＴ１、ＰＴ２と、抵抗Ｒ１と、を備える。
【００２５】
まず、トランスＴの１次側の構成について説明する。制御回路２には、Ｐ１〜Ｐ６の６つの端子が設けられている。端子Ｐ３には、基準電位源に接続された端子ＧＮＤ１が接続されるとともに、キャパシタＣ１を介して入力端子ＩＮが接続される。
【００２６】
端子Ｐ１には、キャパシタＣ４を介して端子Ｐ３が接続される。キャパシタＣ４には、抵抗Ｒ１と、フォトトランジスタＰＴ１と、がそれぞれ並列接続される。フォトトランジスタＰＴ１は、出力電圧下限検出部６０およびモード切替信号生成部７０から出力される信号に応じてオンオフする。出力電圧下限検出部６０は、出力端子ＯＵＴに接続され、出力端子ＯＵＴから出力される出力電圧ＶＯＵＴが下限電圧以下であれば、フォトトランジスタＰＴ１をオン状態にする。また、モード切替信号生成部７０は、絶縁型スイッチング電源１をノーマルモードで動作させる場合には、モード切替信号をフォトトランジスタＰＴ１に出力して、フォトトランジスタＰＴ１をオン状態にし、スタンバイモードで動作させる場合には、モード切替信号の出力を停止して、フォトトランジスタＰＴ１をオフ状態にする。
【００２７】
端子Ｐ２には、キャパシタＣ６を介して端子Ｐ３が接続される。キャパシタＣ６には、フォトトランジスタＰＴ２が並列接続される。フォトトランジスタＰＴ２は、出力電圧上限検出部５０から出力される信号に応じて、端子Ｐ２の電圧ＶＰ２が出力電圧ＶＯＵＴに応じた電圧となるように、活性的にオンオフする。出力電圧上限検出部５０は、出力端子ＯＵＴに接続され、出力電圧ＶＯＵＴが上限電圧以上である場合には、フォトトランジスタＰＴ２を活性オン状態とし、出力電圧ＶＯＵＴが高くなるに従って活性オン状態におけるフォトトランジスタＰＴ２のインピーダンスを低下させる。これによれば、出力電圧ＶＯＵＴが上限電圧以上である場合には、端子Ｐ２の電圧ＶＰ２は、出力電圧ＶＯＵＴに応じて変化する電圧、より具体的には出力電圧ＶＯＵＴが高くなるに従って低くなる電圧となる。一方、出力電圧ＶＯＵＴが上限電圧未満である場合には、フォトトランジスタＰＴ２をオフ状態にする。
【００２８】
端子Ｐ４には、キャパシタＣ５を介して端子Ｐ３が接続されるとともに、ダイオードＤ１のカソードが接続される。ダイオードＤ１のアノードには、トランスＴの制御巻線Ｔ２の他端が接続され、制御巻線Ｔ２の一端には、端子Ｐ３が接続される。
【００２９】
端子Ｐ５には、入力端子ＩＮが接続される。この入力端子ＩＮには、トランスＴの１次巻線Ｔ１の一端も接続される。１次巻線Ｔ１の他端には、キャパシタＣ２を介して端子Ｐ３が接続される。また、１次巻線Ｔ１の他端には、スイッチ素子Ｑ１のドレインも接続される。スイッチ素子Ｑ１のソースには、端子Ｐ３が接続され、スイッチ素子Ｑ１のゲートには、端子Ｐ６が接続される。
【００３０】
次に、トランスＴの２次側の構成について説明する。トランスＴの２次巻線Ｔ３の一端には、基準電位源に接続された端子ＧＮＤ２が接続される。２次巻線Ｔ３の他端には、ダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードには、出力端子ＯＵＴが接続されるとともに、キャパシタＣ３を介して端子ＧＮＤ２が接続される。
【００３１】
出力端子ＯＵＴに接続された出力電圧上限検出部５０および出力電圧下限検出部６０は、端子ＧＮＤ２にも接続される。
【００３２】
［絶縁型スイッチング電源１の動作］
以上の構成を備える絶縁型スイッチング電源１は、出力電圧ＶＯＵＴおよびモード切替信号に応じて変化する端子Ｐ１の電圧ＶＰ１と、出力電圧ＶＯＵＴに応じて変化する端子Ｐ２の電圧ＶＰ２と、に応じて、制御回路２によりノーマルモードまたはスタンバイモードでスイッチ素子Ｑ１をスイッチング制御し、入力端子ＩＮから入力される入力電圧を必要な出力電圧ＶＯＵＴに変換制御して、この出力電圧ＶＯＵＴを出力端子ＯＵＴから出力する。なお、本実施形態では、スタンバイモードでは、絶縁型スイッチング電源１は、スイッチ素子Ｑ１をバースト制御するものとする。
【００３３】
図２は、絶縁型スイッチング電源１のタイミングチャートである。ＶＣ５は、キャパシタＣ５の両端電圧を示す。
【００３４】
図２に示すように、ノーマルモードでは、スイッチ素子Ｑ１を発振させて、出力電圧ＶＯＵＴを略一定とする。一方、スタンバイモードでは、スイッチ素子Ｑ１を発振させる発振期間と、スイッチ素子Ｑ１の発振を停止させる発振停止期間と、を交互に繰り返すことにより、スイッチ素子Ｑ１を間欠発振させる。
【００３５】
［制御回路２の構成］
図３は、制御回路２の回路図である。制御回路２は、第１の制御部１０、制御電力供給スイッチ部１１、第２の制御部１２、および起動回路部１３を備える。第１の制御部１０は、定電流供給部１４、低電圧誤動作防止回路部１５、発振制御部１６、発振停止制御部１７、端子電圧検出部１８、出力電圧マスク部１９、ソフトスタート回路部２０、ラッチ保護回路部２１、および制御電圧生成部２２を備える。
【００３６】
［制御電力供給スイッチ部１１の構成］
図４は、制御電力供給スイッチ部１１の回路図である。制御電力供給スイッチ部１１は、ダイオードＤ１１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１１と、を備える。スイッチ素子Ｑ１１を介して、接点Ａ１と接点Ａ４とが接続される。具体的には、スイッチ素子Ｑ１１のソースには、接点Ａ１が接続され、スイッチ素子Ｑ１１のドレインには、接点Ａ４が接続される。スイッチ素子Ｑ１１のソースには、接点Ａ２と、ダイオードＤ１１のカソードと、も接続され、スイッチ素子Ｑ１１のドレインには、ダイオードＤ１１のアノードも接続される。スイッチ素子Ｑ１１のゲートには、接点Ａ３が接続される。
【００３７】
［第２の制御部１２の構成］
図５は、第２の制御部１２の回路図である。第２の制御部１２は、ドライブ部１２３と、キャパシタＣ２１と、比較器ＣＭＰ２１と、ダイオードＤ２１と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ２１と、インバータＩＮＶ２１と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ２１〜Ｑ２５と、抵抗Ｒ２１〜Ｒ２３と、を備える。なお、図５において、比較器ＣＭＰ２１と、フリップフロップＦＦ２１と、インバータＩＮＶ２１とには、便宜上、制御電圧源ＶＤＤおよび基準電位源ＧＮＤが接続されることを強調して記載したが、図５以外においても、比較器やフリップフロップやインバータには、制御電圧源ＶＤＤおよび基準電位源ＧＮＤが接続される。制御電圧源ＶＤＤからは、後述するように、制御電圧生成部２２から出力される制御電力が供給される。
【００３８】
＜容量素子部１２１の構成＞
スイッチ素子Ｑ２２、Ｑ２４と、キャパシタＣ４とは、容量素子部１２１を構成する。キャパシタＣ４の一端には、接点Ｂ０を介してスイッチ素子Ｑ２２のゲートが接続される。キャパシタＣ４の他端には、基準電位源ＧＮＤが接続され、この基準電位源ＧＮＤには、スイッチ素子Ｑ２２のソースと、スイッチ素子Ｑ２４のソースと、も接続される。
【００３９】
スイッチ素子Ｑ２２のドレインには、スイッチ素子Ｑ２１およびドライブ部１２３を介して、スイッチ素子Ｑ２４のゲートが接続される。具体的には、スイッチ素子Ｑ２２のドレインには、スイッチ素子Ｑ２１のソースが接続され、スイッチ素子Ｑ２１のドレインには、ドライブ部１２３を介して、スイッチ素子Ｑ２４のゲートが接続される。
【００４０】
また、スイッチ素子Ｑ２２のドレインには、スイッチ素子Ｑ２１、ドライブ部１２３、接点Ｂ１、および図３の端子Ｐ４を介して、図１のキャパシタＣ５の一端が接続される。具体的には、スイッチ素子Ｑ２２のドレインには、スイッチ素子Ｑ２１のソースが接続され、スイッチ素子Ｑ２１のドレインには、ドライブ部１２３を介して接点Ｂ１が接続される。接点Ｂ１には、図３に示すように端子Ｐ４が接続され、端子Ｐ４には、図１に示すようにキャパシタＣ５の一端が接続される。
【００４１】
図５に戻って、接点Ｂ１には、接点Ｂ２も接続される。接点Ｂ２には、図３の接点Ａ１が接続される。
【００４２】
スイッチ素子Ｑ２４のドレインには、接点Ｂ４および図３の接点Ａ３を介して、図４に示したスイッチ素子Ｑ１１のゲートが接続されるとともに、ドライブ部１２３を介して接点Ｂ３が接続される。
【００４３】
＜第２の制御部１２のうち容量素子部１２１の除く部分の構成＞
スイッチ素子Ｑ２１のゲートには、抵抗Ｒ２１を介して接点Ｂ１が接続されるとともに、スイッチ素子Ｑ２３を介して基準電位源ＧＮＤが接続される。具体的には、スイッチ素子Ｑ２１のゲートには、スイッチ素子Ｑ２３のドレインが接続され、スイッチ素子Ｑ２３のソースには、基準電位源ＧＮＤが接続される。
【００４４】
接点Ｂ４には、ダイオードＤ２１と、抵抗Ｒ２２およびキャパシタＣ２１で構成される時定数回路１２２と、も接続される。具体的には、接点Ｂ４には、ダイオードＤ２１のアノードと、抵抗Ｒ２２の一端と、が接続される。ダイオードＤ２１のカソードと、抵抗Ｒ２２の他端と、には、スイッチ素子Ｑ２５のゲートが接続されるとともに、キャパシタＣ２１を介して基準電位源ＧＮＤが接続される。
【００４５】
スイッチ素子Ｑ２５のソースには、基準電位源ＧＮＤが接続され、スイッチ素子Ｑ２５のドレインには、抵抗Ｒ２３を介して制御電圧源ＶＤＤが接続されるとともに、インバータＩＮＶ２１の入力端が接続される。インバータＩＮＶ２１の入力端には、接点Ｂ７も接続される。インバータＩＮＶ２１の出力端には、接点Ｂ５、Ｂ６が接続される。
【００４６】
スイッチ素子Ｑ２３のゲートには、フリップフロップＦＦ２１の出力端子が接続され、フリップフロップＦＦ２１のセット端子には、接点Ｂ９が接続される。フリップフロップＦＦ２１のリセット端子には、比較器ＣＭＰ２１の出力端子が接続される。比較器ＣＭＰ２１の反転入力端子には、接点Ｂ８が接続され、比較器ＣＭＰ２１の非反転入力端子には、直流電源Ｖｒｅｆの正極が接続され、直流電源Ｖｒｅｆの負極には、基準電位源ＧＮＤが接続される。
【００４７】
［起動回路部１３の構成］
図６は、起動回路部１３の回路図である。起動回路部１３は、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ３１〜Ｑ３５と、抵抗Ｒ３１、Ｒ３２と、を備える。
【００４８】
スイッチ素子Ｑ３１のソースには、接点Ｅ６が接続され、スイッチ素子Ｑ３１のドレインには、抵抗Ｒ３１を介して接点Ｅ２が接続される。スイッチ素子Ｑ３１のゲートには、抵抗Ｒ３２を介して接点Ｅ２が接続されるとともに、スイッチ素子Ｑ３２〜Ｑ３５のそれぞれのドレインが接続される。スイッチ素子Ｑ３２のゲートには、接点Ｅ１が接続され、スイッチ素子Ｑ３３のゲートには、接点Ｅ５が接続され、スイッチ素子Ｑ３４のゲートには、接点Ｅ４が接続され、スイッチ素子Ｑ３５のゲートには、接点Ｅ３が接続される。スイッチ素子Ｑ３２〜Ｑ３５のそれぞれのソースには、基準電位源ＧＮＤが接続される。
【００４９】
［定電流供給部１４の構成］
図７は、定電流供給部１４の回路図である。定電流供給部１４は、ＮＡＮＤゲートで構成されるフリップフロップＦＦ４１と、インバータＩＮＶ４１と、否定論理積ＮＡＮＤ４１と、ＰチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ４１、Ｑ４２と、電流源Ｓ４１、Ｓ４２と、を備える。
【００５０】
フリップフロップＦＦ４１のリセット端子には、接点Ｆ１が接続され、フリップフロップＦＦ４１のセット端子には、接点Ｆ２が接続され、フリップフロップＦＦ４１の出力端子には、インバータＩＮＶ４１の入力端子と、否定論理積ＮＡＮＤ４１の２つの入力端子のうち一方と、が接続される。否定論理積ＮＡＮＤ４１の２つの入力端子のうち他方には、接点Ｆ３が接続され、否定論理積ＮＡＮＤ４１の出力端子には、スイッチ素子Ｑ４１のゲートが接続される。スイッチ素子Ｑ４１のドレインには、接点Ｆ４が接続され、スイッチ素子Ｑ４１のソースには、制御電圧源ＶＤＤに接続された電流源Ｓ４１が接続される。インバータＩＮＶ４１の出力端子には、スイッチ素子Ｑ４２のゲートが接続され、スイッチ素子Ｑ４２のドレインには、接点Ｆ５が接続され、スイッチ素子Ｑ４２のソースには、制御電圧源ＶＤＤに接続された電流源Ｓ４２が接続される。
【００５１】
［低電圧誤動作防止回路部１５の構成］
図８は、低電圧誤動作防止回路部１５の回路図である。低電圧誤動作防止回路部１５は、比較器ＣＭＰ５１と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ５１、Ｑ５２と、抵抗Ｒ５１〜Ｒ５３と、を備える。
【００５２】
抵抗Ｒ５１と抵抗Ｒ５２とは、直列接続され、これら直列接続された抵抗Ｒ５１、Ｒ５２を介して、制御電圧源ＶＤＤと基準電位源ＧＮＤとが接続される。具体的には、制御電圧源ＶＤＤには抵抗Ｒ５１の一端が接続され、抵抗Ｒ５１の他端には抵抗Ｒ５２の一端が接続され、抵抗Ｒ５２の他端には基準電位源ＧＮＤが接続される。抵抗Ｒ５２には、抵抗Ｒ５３とスイッチ素子Ｑ５１とを直列接続したものと、抵抗Ｒ５３とスイッチ素子Ｑ５２とを直列接続したものと、が並列接続される。具体的には、抵抗Ｒ５１と抵抗Ｒ５２との接続点には、抵抗Ｒ５３の一端が接続され、抵抗Ｒ５３の他端には、スイッチ素子Ｑ５１、Ｑ５２のそれぞれのドレインが接続される。スイッチ素子Ｑ５１、Ｑ５２のそれぞれのソースには、基準電位源ＧＮＤが接続される。スイッチ素子Ｑ５１のゲートには、接点Ｇ１が接続され、スイッチ素子Ｑ５２のゲートには、接点Ｇ４が接続される。また、抵抗Ｒ５１と抵抗Ｒ５２との接続点には、比較器ＣＭＰ５１の反転入力端子も接続される。比較器ＣＭＰ５１の非反転入力端子には、接点Ｇ２が接続され、比較器ＣＭＰ５１の出力端子には、接点Ｇ３が接続される。
【００５３】
［発振制御部１６の構成］
図９は、発振制御部１６の回路図である。発振制御部１６は、出力電圧上限制御部１６１と、オントリガ発生部１６２と、オン幅制御部１６３と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ６１と、インバータＩＮＶ６１と、否定論理積ＮＡＮＤ６１と、を備える。
【００５４】
出力電圧上限制御部１６１には、接点Ｈ５、Ｈ６と、オン幅制御部１６３と、が接続される。オン幅制御部１６３には、接点Ｈ６と、フリップフロップＦＦ６１の第２のリセット端子と、も接続される。フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６２が接続され、フリップフロップＦＦ６１の第１のリセット端子には、接点Ｈ４が接続される。否定論理積ＮＡＮＤ６１の４つの入力端子には、それぞれ、接点Ｈ１〜Ｈ３およびフリップフロップＦＦ６１の出力端子が接続される。否定論理積ＮＡＮＤ６１の出力端子には、インバータＩＮＶ６１の入力端子が接続され、インバータＩＮＶ６１の出力端子には、接点Ｈ７が接続される。
【００５５】
［発振停止制御部１７の構成］
図１０は、発振停止制御部１７の回路図である。発振停止制御部１７は、ＮＡＮＤゲートで構成されるフリップフロップＦＦ７１と、インバータＩＮＶ７１と、否定論理積ＮＡＮＤ７１と、を備える。
【００５６】
フリップフロップＦＦ７１のリセット端子には、接点Ｊ５が接続され、フリップフロップＦＦ７１の出力端子には、接点Ｊ２が接続され、フリップフロップＦＦ７１の反転出力端子には、接点Ｊ１、Ｊ７が接続される。フリップフロップＦＦ７１のセット端子には、否定論理積ＮＡＮＤ７１の出力端子が接続され、否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方には、接点Ｊ４が接続され、否定論理積ＮＡＮＤ７１の２つの入力端子のうち他方には、インバータＩＮＶ７１の出力端子が接続される。インバータＩＮＶ７１の入力端子には、接点Ｊ３、Ｊ６が接続される。
【００５７】
［端子電圧検出部１８の構成］
図１１は、端子電圧検出部１８の回路図である。端子電圧検出部１８は、インバータＩＮＶ８１と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ８１と、抵抗Ｒ８１と、を備える。
【００５８】
スイッチ素子Ｑ８１のゲートには、接点Ｋ２が接続され、スイッチ素子Ｑ８１のソースには、基準電位源ＧＮＤが接続され、スイッチ素子Ｑ８１のドレインには、抵抗Ｒ８１を介して制御電圧源ＶＤＤが接続される。この制御電圧源ＶＤＤには、抵抗Ｒ８１を介してインバータＩＮＶ８１の入力端子も接続される。インバータＩＮＶ８１の出力端子には、接点Ｋ１、Ｋ３が接続される。
【００５９】
［出力電圧マスク部１９の構成］
図１２は、出力電圧マスク部１９の回路図である。出力電圧マスク部１９は、カウンタ部１９１と、否定論理積ＮＡＮＤ９１と、インバータＩＮＶ９１と、を備える。
【００６０】
カウンタ部１９１には、接点Ｌ２と、否定論理積ＮＡＮＤ９１の２つの入力端子のうち一方と、が接続される。否定論理積ＮＡＮＤ９１の２つの入力端子のうち他方には、インバータＩＮＶ９１の出力端子が接続され、インバータＩＮＶ９１の入力端子には、接点Ｌ１が接続される。否定論理積ＮＡＮＤ９１の出力端子には、接点Ｌ３が接続される。
【００６１】
［ノーマルモードにおける制御回路２の動作］
以上の構成を備える制御回路２について、まず、ノーマルモードにおける動作を、上述の図１〜図１２を用いて以下に説明する。
【００６２】
ノーマルモードでは、図１のモード切替信号生成部７０がフォトトランジスタＰＴ１をオン状態にする。すると、キャパシタＣ４は、抵抗Ｒ１およびフォトトランジスタＰＴ１により放電され、端子Ｐ１の電圧ＶＰ１が略ゼロまで低下する。これによれば、図３に示すように、端子Ｐ１に接続される第２の制御部１２の接点Ｂ０の電圧も低下し、図５のスイッチ素子Ｑ２２がオフ状態となる。
【００６３】
また、スイッチ素子Ｑ２１のゲートには、抵抗Ｒ２１、接点Ｂ１、および図３の端子Ｐ４を介して、図１のキャパシタＣ５が接続され、このキャパシタＣ５は、ダイオードＤ１を介して制御巻線Ｔ２に並列接続されている。ここで、ノーマルモードでは、上述のようにスイッチ素子Ｑ１が発振するので、制御巻線Ｔ２の両端には電圧が発生する。したがって、キャパシタＣ５の両端電圧は、制御巻線Ｔ２の両端に発生した電圧と略等しくなる。よって、図５のスイッチ素子Ｑ２１にゲート電圧が印加されることとなる。ところが、スイッチ素子Ｑ２１は、比較器ＣＭＰ２１、フリップフロップＦＦ２１、およびスイッチ素子Ｑ２３により、オフ状態となる。
【００６４】
具体的には、比較器ＣＭＰ２１の反転入力端子には、接点Ｂ８を介して図３の端子Ｐ１が接続される。比較器ＣＭＰ２１は、端子Ｐ１の電圧ＶＰ１と、直流電源Ｖｒｅｆの正極の電圧と、を比較して、端子Ｐ１の電圧ＶＰ１がＶｔｈ１未満であればＨレベル電圧を出力する。
【００６５】
ここで、ノーマルモードでは、上述のように端子Ｐ１の電圧ＶＰ１が略ゼロまで低下するので、端子Ｐ１の電圧ＶＰ１がＶｔｈ１未満となり、その結果、比較器ＣＭＰ２１は、Ｈレベル電圧を出力する。このＨレベル電圧は、フリップフロップＦＦ２１のリセット端子に印加される。一方、端子Ｐ１の電圧ＶＰ１はＶｔｈ２未満でもあるため、端子電圧検出部１８の接点Ｋ２を介して端子Ｐ１にゲートが接続される図１１のスイッチ素子Ｑ８１がオフ状態となり、インバータＩＮＶ８１がＬレベル電圧を出力する。このＬレベル電圧は、接点Ｋ３および図３の第２の制御部１２の接点Ｂ９を介して、図５のフリップフロップＦＦ２１のセット端子に印加される。ここで、Ｖｔｈ２は、本実施形態におけるＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子の閾値電圧を示し、このスイッチ素子は、ゲート−ソース間電圧がＶｔｈ２以上であればオン状態となり、ゲート−ソース間電圧がＶｔｈ２未満であればオフ状態になるものとする。
【００６６】
以上より、フリップフロップＦＦ２１は、リセット端子にＨレベル電圧を印加されるとともに、セット端子にＬレベル電圧を印加される。このため、フリップフロップＦＦ２１の出力端子からＨレベル電圧が出力され、スイッチ素子Ｑ２３がオン状態となる。これによれば、スイッチ素子Ｑ２１のゲート電圧が引き抜かれ、スイッチ素子Ｑ２１がオフ状態となる。
【００６７】
図５のドライブ部１２３は、スイッチ素子Ｑ２１、Ｑ２２のうち少なくともいずれかがオフ状態であれば、スイッチ素子Ｑ２４をオン状態にする。このため、上述のようにスイッチ素子Ｑ２１、Ｑ２２がともにオフ状態であるので、スイッチ素子Ｑ２４がオン状態となり、その結果、接点Ｂ４と基準電位源ＧＮＤとが導通する。
【００６８】
接点Ｂ４は、図３の制御電力供給スイッチ部１１の接点Ａ３に接続され、接点Ａ３は、図４のスイッチ素子Ｑ１１のゲートに接続される。このため、上述のように接点Ｂ４と基準電位源ＧＮＤとが導通すると、スイッチ素子Ｑ１１がオン状態となり、接点Ａ１と接点Ａ４とが導通する。
【００６９】
接点Ａ１は、図３の第２の制御部１２の接点Ｂ２、図５の接点Ｂ１、および図３の端子Ｐ４を介して、キャパシタＣ５に接続されている。このため、スイッチ素子Ｑ１１がオン状態になると、キャパシタＣ５と第１の制御部１０とが導通し、制御電圧生成部２２が、制御電圧源ＶＤＤとして、制御回路２の種々の回路に制御電力を供給することとなる。これによれば、制御回路２の種々の回路が動作して、図９のオントリガ発生部１６２から出力される周期的な信号に応じて、図１のスイッチ素子Ｑ１のゲートに制御信号が供給され、スイッチ素子Ｑ１が発振することとなる。
【００７０】
［スタンバイモードにおける制御回路２の動作］
次に、スタンバイモードにおける制御回路２の動作を、上述の図１〜図１２と、後述の図１３と、を用いて以下に説明する。
【００７１】
図１３は、スタンバイモードにおける制御回路２のタイミングチャートである。ＳＴＱ１は、図１のスイッチ素子Ｑ１の状態を示し、ＳＴ１３は、図６の起動回路部１３の状態を示す。ＳＴＱ１１は、図４のスイッチ素子Ｑ１１の状態を示し、ＳＴＣＭＰ５１は、図８の比較器ＣＭＰ５１の状態を示す。ＶＩＮＶ９１は、図１２のインバータＩＮＶ９１から出力される電圧を示す。Ｖ１９１は、カウンタ部１９１から出力される電圧を示し、ＶＮＡＮＤ９１は、否定論理積ＮＡＮＤ９１から出力される電圧を示す。
【００７２】
まず、時刻ｔ１において、端子Ｐ１の電圧ＶＰ１がゼロである。このため、図５のスイッチ素子Ｑ２２がオフ状態となる。
【００７３】
また、端子Ｐ１には、端子電圧検出部１８の接点Ｋ２を介して、図１１のスイッチ素子Ｑ８１のゲートが接続される。このため、端子Ｐ１の電圧ＶＰ１がゼロであると、スイッチ素子Ｑ８１がオフ状態となり、インバータＩＮＶ８１の出力端子からＬレベル電圧が出力される。このＬレベル電圧は、接点Ｋ３および図３の第２の制御部１２の接点Ｂ９を介して、図５のフリップフロップＦＦ２１のセット端子に印加される。したがって、フリップフロップＦＦ２１の出力端子からＨレベル電圧が出力され、スイッチ素子Ｑ２３がオン状態となる。よって、上述のように、スイッチ素子Ｑ２１のゲート電圧が引き抜かれ、スイッチ素子Ｑ２１がオフ状態となる。
【００７４】
以上より、スイッチ素子Ｑ２１、Ｑ２２がともにオフ状態であるので、上述のように、ドライブ部１２３がスイッチ素子Ｑ２４をオン状態にし、図４のスイッチ素子Ｑ１１がオン状態となる。
【００７５】
これによれば、図１のキャパシタＣ５と第１の制御部１０とが導通し、制御電圧源ＶＤＤから制御回路２の種々の回路に制御電力が供給されることとなる。
【００７６】
第１の制御部１０に供給された制御電力は、図３の低電圧誤動作防止回路部１５の接点Ｇ２を介して、図８の比較器ＣＭＰ５１の非反転入力端子に印加される。比較器ＣＭＰ５１は、ヒステリシス特性を有し、非反転入力端子の電圧が第１の閾値電圧以上である場合にＨレベル電圧を出力し、非反転入力端子の電圧が第１の閾値電圧より低い第２の閾値電圧以下である場合にＬレベル電圧を出力する。ここで、第１の制御部１０に供給された制御電圧は、第１の閾値電圧より高い。このため、第１の制御部１０に供給された制御電力が非反転入力端子に印加されると、比較器ＣＭＰ５１の出力端子からＨレベル電圧が出力され、接点Ｇ３の電圧がＨレベル電圧となる。このＨレベル電圧は、図３の定電流供給部１４の接点Ｆ１を介して、図７のフリップフロップＦＦ４１のリセット端子に印加される。
【００７７】
一方、時刻ｔ１では、端子Ｐ２の電圧ＶＰ２がＶｔｈ３である。図９の出力電圧上限制御部１６１は、接点Ｈ６を介して端子Ｐ２に接続されており、端子Ｐ２の電圧ＶＰ２がＶｔｈ３以下であれば、Ｌレベル電圧を出力する。このため、時刻ｔ１では、出力電圧上限制御部１６１からＬレベル電圧が出力され、このＬレベル電圧は、接点Ｈ５、図３の発振停止制御部１７の接点Ｊ６、図１０の接点Ｊ３、および図３の出力電圧マスク部１９の接点Ｌ１を介して、図１２のインバータＩＮＶ９１の入力端子に印加される。このため、インバータＩＮＶ９１から出力される電圧ＶＩＮＶ９１は、Ｈレベル電圧となり、否定論理積ＮＡＮＤ９１の２つの入力端子のうち他方に印加されることとなる。また、図１２のカウンタ部１９１は、詳細については後述するが、時刻ｔ１では、Ｈレベル電圧を出力する。このため、カウンタ部１９１から出力される電圧Ｖ１９１は、Ｈレベル電圧となり、否定論理積ＮＡＮＤ９１の２つの入力端子のうち一方に印加されることとなる。したがって、否定論理積ＮＡＮＤ９１から出力される電圧ＶＮＡＮＤ９１は、Ｌレベル電圧となる。そして、このＬレベル電圧は、接点Ｌ３および図３の定電流供給部１４の接点Ｆ２を介して、図７のフリップフロップＦＦ４１のセット端子に印加される。
【００７８】
以上より、フリップフロップＦＦ４１は、リセット端子にＨレベル電圧を印加されるとともに、セット端子にＬレベル電圧を印加される。このため、フリップフロップＦＦ４１の出力端子からＨレベル電圧が出力され、インバータＩＮＶ４１でＬレベル電圧に変換され、スイッチ素子Ｑ４２がオン状態となる。これによれば、電流源Ｓ４２から出力される定電流が、スイッチ素子Ｑ４２、接点Ｆ５、図３の端子Ｐ１を介して、キャパシタＣ４に供給され、キャパシタＣ４が充電されることとなる。
【００７９】
また、フリップフロップＦＦ４１の出力端子から出力されるＨレベル電圧は、否定論理積ＮＡＮＤ４１の２つの入力端子のうち一方にも印加される。一方、否定論理積ＮＡＮＤ４１の２つの入力端子のうち他方には、上述のインバータＩＮＶ８１から出力されるＬレベル電圧が、接点Ｆ３および図３の端子電圧検出部１８の接点Ｋ１を介して印加される。このため、図７の否定論理積ＮＡＮＤ４１からＨレベル電圧が出力され、スイッチ素子Ｑ４１はオフ状態となるので、電流源Ｓ４１からはキャパシタＣ４に定電流が供給されないこととなる。
【００８０】
以上によれば、時刻ｔ１において、電流源Ｓ４２から供給される定電流によるキャパシタＣ４の充電が開始され、端子Ｐ１の電圧ＶＰ１は、時間が経過するに従って上昇し、時刻ｔ２ではＶｔｈ２となる。
【００８１】
次に、時刻ｔ２において、端子Ｐ１の電圧ＶＰ１がＶｔｈ２になると、図１１のスイッチ素子Ｑ８１がオン状態となる。すると、インバータＩＮＶ８１の出力端子からはＨレベル電圧が出力され、このＨレベル電圧は、接点Ｋ１および図３の定電流供給部１４の接点Ｆ３を介して、図７の否定論理積ＮＡＮＤ４１の２つの入力端子のうち他方に印加される。このため、図７の否定論理積ＮＡＮＤ４１からＬレベル電圧が出力され、スイッチ素子Ｑ４１がオン状態となるので、電流源Ｓ４１から出力される定電流が、スイッチ素子Ｑ４１、接点Ｆ４、および図３の端子Ｐ１を介してキャパシタＣ４に供給され、キャパシタＣ４が充電されることとなる。
【００８２】
以上によれば、時刻ｔ２において、電流源Ｓ４１から供給される定電流と、電流源Ｓ４２から供給される定電流と、によるキャパシタＣ４の充電が開始され、端子Ｐ１の電圧ＶＰ１は、時間が経過するに従って上昇し、時刻ｔ３ではＶｔｈ１となる。
【００８３】
また、時刻ｔ２において、端子Ｐ１の電圧ＶＰ１がＶｔｈ２になると、図３の起動回路部１３の接点Ｅ３の電圧がＶｔｈ２となり、図６のスイッチ素子Ｑ３５がオン状態となる。このため、スイッチ素子Ｑ３１のゲート電圧が引き抜かれ、スイッチ素子Ｑ３１がオフ状態となる。
【００８４】
以上によれば、時刻ｔ２において、スイッチ素子Ｑ３１がオフ状態で固定され、起動回路部１３の動作が禁止されることとなる。
【００８５】
また、時刻ｔ２において、端子Ｐ２の電圧ＶＰ２がＶｔｈ３以下であるため、図９の出力電圧上限制御部１６１は、Ｌレベル電圧を出力している。このＬレベル電圧は、接点Ｈ５および図３の発振停止制御部１７の接点Ｊ６を介して、図１０のインバータＩＮＶ７１の入力端子に印加され、Ｈレベル電圧が否定論理積ＮＡＮＤ７１の２つの入力端子のうち他方に印加される。一方、否定論理積ＮＡＮＤ７１の２つの入力端子のうち一方には、接点Ｊ４および図３の端子電圧検出部１８の接点Ｋ３を介して、上述の図１１のインバータＩＮＶ８１から出力されるＨレベル電圧が印加される。
【００８６】
以上より、図１０の否定論理積ＮＡＮＤ７１の出力端子からはＬレベル電圧が出力され、このＬレベル電圧は、フリップフロップＦＦ７１、接点Ｊ７、図３の発振制御部１６の接点Ｈ４、および図９のフリップフロップＦＦ６１を介して、否定論理積ＮＡＮＤ６１の４つの入力端子のうち１つに印加される。これによれば、否定論理積ＮＡＮＤ６１の４つの入力端子のうち他の３つにどのような電圧が印加されようと、否定論理積ＮＡＮＤ６１の出力端子からはＨレベル電圧が出力される。このＨレベル電圧は、インバータＩＮＶ６１でＬレベル電圧に変換された後、接点Ｈ７および図３の端子Ｐ６を介して、図１のスイッチ素子Ｑ１のゲートに印加される。
【００８７】
以上によれば、時刻ｔ２において、スイッチ素子Ｑ１がオフ状態で固定され、スイッチ素子Ｑ１が発振禁止となる。
【００８８】
また、時刻ｔ２において、端子Ｐ１の電圧ＶＰ１がＶｔｈ２になると、図５のスイッチ素子Ｑ２２がオン状態となる。一方、スイッチ素子Ｑ２１は、図５の比較器ＣＭＰ２１、フリップフロップＦＦ２１、およびスイッチ素子Ｑ２３により、オフ状態で維持される。
【００８９】
具体的には、端子Ｐ１の電圧ＶＰ１は、時刻ｔ２ではＶｔｈ１より低いＶｔｈ２である。このため、端子Ｐ１の電圧ＶＰ１がＶｔｈ１未満であればＨレベル電圧を出力する比較器ＣＭＰ２１は、Ｈレベル電圧を出力することとなる。したがって、フリップフロップＦＦ２１のリセット端子には、Ｈレベル電圧が印加される。一方、フリップフロップＦＦ２１のセット端子には、接点Ｂ９および図３の端子電圧検出部１８の接点Ｋ３を介して、図１１のインバータＩＮＶ８１の出力端子からＨレベル電圧が印加される。
【００９０】
以上より、フリップフロップＦＦ２１は、リセット端子にＨレベル電圧を印加されるとともに、セット端子にＨレベル電圧を印加される。このため、フリップフロップＦＦ２１の出力端子からは、保持されている前の状態から変化なくＨレベル電圧が出力され、スイッチ素子Ｑ２３がオン状態で維持される。これによれば、上述のように、スイッチ素子Ｑ２１のゲート電圧が引き抜かれて、スイッチ素子Ｑ２１がオフ状態で維持される。
【００９１】
以上より、時刻ｔ２において、スイッチ素子Ｑ２２がオン状態となるものの、スイッチ素子Ｑ２１がオフ状態で維持されている。ドライブ部１２３は、上述のように、スイッチ素子Ｑ２１、Ｑ２２のうち少なくともいずれかがオフ状態であれば、スイッチ素子Ｑ２４をオン状態にする。このため、スイッチ素子Ｑ２４は、オン状態で維持され、このスイッチ素子Ｑ２４を介して、接点Ｂ４と基準電位源ＧＮＤとが導通する。
【００９２】
以上によれば、時刻ｔ２において、図４のスイッチ素子Ｑ１１はオン状態で維持される。
【００９３】
次に、時刻ｔ３において、端子Ｐ１の電圧ＶＰ１がＶｔｈ１になると、図５の比較器ＣＭＰ２１がＬレベル電圧を出力するので、スイッチ素子Ｑ２３がオフ状態となり、スイッチ素子Ｑ２１のゲートには、抵抗Ｒ２１、接点Ｂ１、および図３の端子Ｐ４を介して、キャパシタＣ５の両端電圧ＶＣ５が印加されることとなる。このため、スイッチ素子Ｑ２１がオン状態となる。ドライブ部１２３は、上述のようにスイッチ素子Ｑ２１、Ｑ２２のうち少なくともいずれかがオフ状態であれば、スイッチ素子Ｑ２４をオン状態にするが、スイッチ素子Ｑ２１、Ｑ２２がともにオン状態であれば、スイッチ素子Ｑ２４をオフ状態にする。これによれば、図４のスイッチ素子Ｑ１１のゲートには、接点Ａ３、図３の第２の制御部１２の接点Ｂ４、ドライブ部１２３、接点Ｂ１、および図３の端子Ｐ４を介して、キャパシタＣ５の両端電圧ＶＣ５が印加される。
【００９４】
以上によれば、時刻ｔ３において、スイッチ素子Ｑ１１のゲートがドライブされなくなり、スイッチ素子Ｑ１１がオフ状態となる。このため、キャパシタＣ５と第１の制御部１０とが絶縁され、制御電圧源ＶＤＤから制御回路２の種々の回路への制御電力の供給が停止されることとなる。これによれば、第１の制御部１０の動作が停止するとともに、第２の制御部１２のうち比較器ＣＭＰ２１とフリップフロップＦＦ２１とインバータＩＮＶ２１との動作も停止することとなる。このため、図８の比較器ＣＭＰ５１が動作停止となるとともに、図１２のインバータＩＮＶ９１とカウンタ部１９１と否定論理積ＮＡＮＤ９１とが制御停止となる。
【００９５】
ここで、時刻ｔ３においてオフ状態となったスイッチ素子Ｑ１１は、後述の時刻ｔ４までオフ状態のままである。このため、時刻ｔ３〜ｔ４までの期間では、制御回路２の種々の回路への制御電力の供給が停止されるので、第１の制御部１０の動作が完全に停止し、第２の制御部１２の一部のみ動作することとなる。なお、第１の制御部１０の動作が完全に停止している場合には、端子Ｐ１と端子Ｐ３との間が（少なくとも端子Ｐ１がプラスの極性の方向には）ハイインピーダンス状態となるように制御回路２が構成されており、制御電力の供給が停止されても、制御回路２内部への電流の回り込みによりキャパシタＣ４が放電されることはないものとする。ただし、キャパシタＣ４は、並列接続された抵抗Ｒ１により放電されるため、端子Ｐ１の電圧ＶＰ１は、時間が経過するに従って緩やかに低下する。
【００９６】
また、時刻ｔ３においてスイッチ素子Ｑ１１のゲートに印加されるキャパシタＣ５の両端電圧ＶＣ５は、後述の時刻ｔ４まで印加され続ける。そして、このキャパシタＣ５の両端電圧ＶＣ５は、時刻ｔ３〜ｔ４までの期間では、キャパシタＣ２１にも印加されるため、キャパシタＣ２１が充電される。
【００９７】
次に、時刻ｔ４において、図１の出力電圧下限検出部６０が、出力電圧ＶＯＵＴが下限電圧まで低下したことを検出し、フォトトランジスタＰＴ１をオン状態にする。すると、キャパシタＣ４が急速に放電され、端子Ｐ１の電圧ＶＰ１は、ゼロとなる。端子Ｐ１の電圧ＶＰ１がゼロになると、図５のスイッチ素子Ｑ２２がオフ状態となるので、上述のように図４のスイッチ素子Ｑ１１がオン状態となる。すると、制御回路２の種々の回路への制御電力の供給が再開されるため、図１のスイッチ素子Ｑ１が発振可能となる。
【００９８】
また、時刻ｔ４において、上述のように端子Ｐ１の電圧ＶＰ１がゼロになると、起動回路部１３の接点Ｅ３を介して端子Ｐ１にゲートが接続される図６のスイッチ素子Ｑ３５がオフ状態となる。このため、スイッチ素子Ｑ３１のオフ状態の固定が解除される。これによれば、起動回路部１３の動作禁止が解除される。
【００９９】
ところが、時刻ｔ４において、上述のように充電された図５のキャパシタＣ２１の両端電圧により、スイッチ素子Ｑ２５はオン状態となっている。このため、インバータＩＮＶ２１、接点Ｂ５、および図３の起動回路部１３の接点Ｅ１を介して、図６のスイッチ素子Ｑ３２のゲートにＨレベル電圧が印加され、スイッチ素子Ｑ３２がオン状態となる。これによれば、スイッチ素子Ｑ３１のゲート電圧が引き抜かれ、スイッチ素子Ｑ３１がオフ状態となる。
【０１００】
以上によれば、時刻ｔ４において、スイッチ素子Ｑ３１がオフ状態となり、起動回路部１３の動作が停止されることとなる。
【０１０１】
また、時刻ｔ４において、上述のようにスイッチ素子Ｑ２５がオン状態となっている。このため、インバータＩＮＶ２１、接点Ｂ６、および図３の低電圧誤動作防止回路部１５の接点Ｇ１を介して、図８のスイッチ素子Ｑ５１のゲートにＨレベル電圧が印加される。したがって、スイッチ素子Ｑ５１がオン状態となり、抵抗Ｒ５２には、抵抗Ｒ５３が並列接続されることとなる。これによれば、比較器ＣＭＰ５１が用いる閾値電圧は、上述の第２の閾値電圧に固定されることとなる。
【０１０２】
以上によれば、時刻ｔ４において、比較器ＣＭＰ５１が用いる閾値電圧は、第２の閾値電圧に固定されることとなる。
【０１０３】
また、時刻ｔ４において、図１の出力電圧上限検出部５０が、出力電圧ＶＯＵＴが上限電圧未満であることを検出し、フォトトランジスタＰＴ２をオフ状態にしている。ここで、図９の接点Ｈ６は、出力電圧上限制御部１６１によりプルアップされているため、フォトトランジスタＰＴ２がオフ状態になると、図３の端子Ｐ２を介して接点Ｈ６に接続された図１のキャパシタＣ６が充電され、端子Ｐ２の電圧ＶＰ２は、時間が経過するに従って上昇する。ただし、時刻ｔ４では、端子Ｐ２の電圧ＶＰ２はＶｔｈ３以下であるため、出力電圧上限制御部１６１からＬレベル電圧が出力され、このＬレベル電圧は、接点Ｈ５、図３の発振停止制御部１７の接点Ｊ６、図１０の接点Ｊ３、および図３の出力電圧マスク部１９の接点Ｌ１を介して、図１２のインバータＩＮＶ９１の入力端子に印加される。このため、インバータＩＮＶ９１から出力される電圧ＶＩＮＶ９１は、Ｈレベル電圧となる。
【０１０４】
また、時刻ｔ４において、上述のように図５のインバータＩＮＶ２１からＨレベル電圧が出力されている。このＨレベル電圧は、接点Ｂ６および図３の出力電圧マスク部１９の接点Ｌ２を介して、カウンタ部１９１に印加される。カウンタ部１９１は、Ｈレベル電圧が印加されると、絶縁型スイッチング電源１の起動時ではなく、スタンバイモードにおいて制御回路２の種々の回路への制御電力の供給が再開されたのだと判別する。そして、カウンタ部１９１は、制御回路２の種々の回路への制御電力の供給が再開されてからの時間を計測し始め、Ｌレベル電圧を出力する。なお、カウンタ部１９１は、図８のＣＭＰ５１がＨレベル電圧を出力している状態において、上述の時間を計測している期間以外では、常にＨレベル電圧を出力する。
【０１０５】
ここで、カウンタ部１９１がＬレベル電圧を出力している期間では、インバータＩＮＶ９１の出力とは無関係に、否定論理積ＮＡＮＤ９１がＨレベル電圧を出力する。このＨレベル電圧は、接点Ｌ３および図３の定電流供給部１４の接点Ｆ２を介して、図７のフリップフロップＦＦ４１のセット端子に印加される。このため、カウンタ部１９１がＬレベル電圧を出力している期間では、フリップフロップＦＦ４１のセット端子にＬレベル電圧が印加されるのが禁止され、スイッチ素子Ｑ４１、Ｑ４２がオン状態になるのが禁止され、その結果、図１のキャパシタＣ４が充電されるのが禁止されることとなる。
【０１０６】
次に、時刻ｔ５において、図１の端子Ｐ２の電圧ＶＰ２がＶｔｈ３となり、後述の時刻ｔ９までの期間では、端子Ｐ２の電圧ＶＰ２がＶｔｈ３より高くなる。このため、時刻ｔ５〜ｔ９までの期間では、端子Ｐ２の電圧ＶＰ２がＶｔｈ３以下であればＬレベル電圧を出力する図９の出力電圧上限制御部１６１が、Ｈレベル電圧を出力する。したがって、図１２のインバータＩＮＶ９１から出力される電圧ＶＩＮＶ９１は、Ｌレベル電圧となり、否定論理積ＮＡＮＤ９１の２つの入力端子のうち他方に印加されることとなる。よって、否定論理積ＮＡＮＤ９１から出力される電圧ＶＮＡＮＤ９１は、Ｈレベル電圧で維持される。
【０１０７】
次に、時刻ｔ６において、上述のように充電された図５のキャパシタＣ２１の両端電圧が、図６のスイッチ素子Ｑ３２および図８のスイッチ素子Ｑ５１がともにオフ状態となるまでに低下する。なお、時刻ｔ４〜ｔ６までの時間は、図５の時定数回路１２２の時定数により定まる。
【０１０８】
以上によれば、時刻ｔ６において、起動回路部１３の動作停止が解除され、起動回路部１３が動作可能になるとともに、比較器ＣＭＰ５１が用いる閾値電圧が第２の閾値電圧に固定されていたことが解除される。
【０１０９】
次に、時刻ｔ７において、時刻ｔ４においてカウンタ部１９１による時間の計測を開始してから予め定められた時間が経過したものとする。すると、カウンタ部１９１は、Ｈレベル電圧を出力する。このため、カウンタ部１９１から出力される電圧Ｖ１９１は、Ｈレベル電圧となり、図１のキャパシタＣ４の充電の禁止が解除される。ところが、インバータＩＮＶ９１から出力される電圧ＶＩＮＶ９１は、Ｌレベル電圧のままである。以上より、否定論理積ＮＡＮＤ９１から出力される電圧ＶＮＡＮＤ９１は、Ｈレベル電圧で維持される。
【０１１０】
次に、時刻ｔ８において、図１の出力電圧上限検出部５０が、出力電圧ＶＯＵＴが上限電圧に達したことを検出し、フォトトランジスタＰＴ２をオン状態にする。すると、キャパシタＣ６が放電され、端子Ｐ２の電圧ＶＰ２が低下し、時刻ｔ９ではＶｈｔ３となる。
【０１１１】
次に、時刻ｔ９において、端子Ｐ２の電圧ＶＰ２がＶｔｈ３となる。すると、図９の出力電圧上限制御部１６１がＬレベル電圧を出力し、図１２のインバータＩＮＶ９１から出力される電圧ＶＩＮＶ９１は、Ｈレベル電圧となる。ここで、時刻ｔ９では、カウンタ部１９１から出力される電圧Ｖ１９１がＨレベル電圧であるため、否定論理積ＮＡＮＤ９１から出力される電圧ＶＮＡＮＤ９１は、Ｌレベル電圧となる。これによれば、図７のフリップフロップＦＦ４１のセット端子にＬレベル電圧が印加され、スイッチ素子Ｑ４２がオン状態となり、その結果、電流源Ｓ４２によるキャパシタＣ４の充電が開始されることとなる。
【０１１２】
以後、時刻ｔ９〜ｔ１１では、制御回路２は、時刻ｔ１〜ｔ３と同様に動作する。
【０１１３】
以上の絶縁型スイッチング電源１によれば、以下の効果を奏することができる。
【０１１４】
絶縁型スイッチング電源１では、スタンバイモードにおいて、出力電圧ＶＯＵＴが下限電圧以下であれば、フォトトランジスタＰＴ１がオン状態になって、端子Ｐ１の電圧ＶＰ１が低下し、その結果、図４のスイッチ素子Ｑ１１がオン状態となり、制御回路２の種々の回路への制御電力の供給が再開される。また、出力電圧ＶＯＵＴが下限電圧以下であれば、出力電圧ＶＯＵＴが上限電圧未満であるため、フォトトランジスタＰＴ２がオフ状態になる。以上によれば、スタンバイモードにおいて、出力電圧ＶＯＵＴが下限電圧以下であれば、制御回路２が動作を開始し、キャパシタＣ６の充電が開始され、その結果、キャパシタＣ６の両端電圧の上昇に伴って端子Ｐ２の電圧ＶＰ２が上昇し始める。
【０１１５】
ここで、キャパシタＣ６の容量成分に起因する期間、すなわち端子Ｐ２の電圧ＶＰ２が出力電圧ＶＯＵＴに対応した電圧になるまでの期間では、端子Ｐ２の電圧ＶＰ２が出力電圧ＶＯＵＴに対応した電圧ではないにもかかわらず、端子Ｐ２の電圧ＶＰ２がＶｔｈ３以下であるために出力電圧上限制御部１６１からＬレベル電圧が出力される。ところが、スタンバイモードにおいて上述の制御電力の供給を再開した場合には、再開してから予め定められた時間が経過するまでの期間（図１３の時刻ｔ４〜ｔ７までの期間）において、出力電圧上限制御部１６１がＬレベル電圧を出力しても、フリップフロップＦＦ４１のセット端子には、強制的にＨレベル電圧を印加して、Ｌレベル電圧が印加されるのを禁止する。これによれば、上述の予め定められた時間を設定することで、端子Ｐ２の電圧ＶＰ２が出力電圧ＶＯＵＴに対応した電圧となっていない期間において、電流源Ｓ４１や電流源Ｓ４２によってキャパシタＣ４が誤って充電されてしまうのを防止でき、制御回路２の種々の回路への制御電力の供給を再開する際に誤動作が発生してしまうのを防止できる。
【０１１６】
また、絶縁型スイッチング電源１は、例えば図１３の時刻ｔ２〜ｔ４までの期間のうち時刻ｔ３〜ｔ４までの期間のように、スタンバイモードにおけるスイッチング休止期間のうち一部の期間において、図４のスイッチ素子Ｑ１１をオフ状態にして、図１のキャパシタＣ５から第１の制御部１０への電力供給を停止する。このため、スタンバイモードにおける絶縁型スイッチング電源１の消費電力を低減できる。
【０１１７】
また、絶縁型スイッチング電源１は、定電流供給部１４からキャパシタＣ４への電流供給を、例えば図１３の時刻ｔ１〜ｔ３までの期間や時刻ｔ９〜ｔ１１までの期間のように、第１の制御部１０が図１のキャパシタＣ５から電力供給を受けている期間内に行う。このため、定電流供給部１４を第１の制御部１０に組み込むことができ、スタンバイモードにおける絶縁型スイッチング電源１の消費電力をさらに低減できる。
【０１１８】
また、絶縁型スイッチング電源１は、上述のように、スタンバイモードにおけるスイッチング休止期間のうち一部の期間において、図４のスイッチ素子Ｑ１１をオフ状態にして、図１のキャパシタＣ５から第１の制御部１０への電力供給を停止する。このため、スタンバイモードにおけるスイッチング休止期間において、図１のキャパシタＣ５の両端電圧を０Ｖにすることなく、絶縁型スイッチング電源１の消費電力を低減できる。したがって、スタンバイモードにおいて、スイッチング休止期間から発振期間に移行させる際に、起動回路部１３を動作させる必要がないため、絶縁型スイッチング電源１の消費電力を十分に低減できる。
【０１１９】
また、絶縁型スイッチング電源１は、出力電圧ＶＯＵＴが下限電圧以下になったことを図１の出力電圧下限検出部６０で検出すると、例えば図１３の時刻ｔ４のように、フォトトランジスタＰＴ１をオン状態にして、キャパシタＣ４を急速に放電させる。これによれば、第２の制御部１２が図４のスイッチ素子Ｑ１１をオン状態にして、図１のスイッチ素子Ｑ１のスイッチングが再開される。このため、出力電圧ＶＯＵＴが下限電圧未満になってしまうのを防止できる。
【０１２０】
また、絶縁型スイッチング電源１は、出力電圧ＶＯＵＴが下限電圧以下になったことを図１の出力電圧下限検出部６０で検出した場合と、ノーマルモードで動作する場合と、において、フォトトランジスタＰＴ１をオン状態にする。このため、上述の２つの場合に対してフォトトランジスタＰＴ１を共用することができるので、スタンバイモードにおける絶縁型スイッチング電源１の消費電力の低減を、低コストで実現できる。
【０１２１】
また、絶縁型スイッチング電源１では、図５のキャパシタＣ２１は、例えば図１３の時刻ｔ３〜ｔ４までの期間のように、図４のスイッチ素子Ｑ１１がオフ状態である期間に充電される。このため、絶縁型スイッチング電源１への電源投入が開始された場合と、スタンバイモードにおいて図１のキャパシタＣ５から第１の制御部１０への電力供給を再開した場合と、を図５のキャパシタＣ２１の両端電圧により識別することができる。このため、スタンバイモードにおいて図１のキャパシタＣ５から第１の制御部１０への電力供給を再開した際に、絶縁型スイッチング電源１への電源投入が開始された場合とは異なる動作として、第１の制御部１０への電力供給を再開した際に適した動作を行うことができる。
【０１２２】
また、絶縁型スイッチング電源１では、図１のキャパシタＣ４に抵抗Ｒ１が並列接続される。このため、スタンバイモードにおいて絶縁型スイッチング電源１が出力できる能力を超えたピーク負荷を取るといった異常の発生時に、フォトトランジスタＰＴ１をオン状態にすることでキャパシタＣ４を放電することができない場合であっても、キャパシタＣ４を抵抗Ｒ１で放電させることができる。したがって、抵抗Ｒ１およびキャパシタＣ４の容量や残存電圧で定まる時間で、起動回路部１３の動作や、第１の制御部１０への電力供給を再開することができ、絶縁型スイッチング電源１を異常状態から正常状態に復帰させることができる。
【０１２３】
また、絶縁型スイッチング電源１は、端子Ｐ１の電圧ＶＰ１がＶｔｈ２以上であるか否かに応じて、キャパシタＣ４の充電を、図７の電流源Ｓ４２から出力される電流だけで行うのか、電流源Ｓ４１、Ｓ４２のそれぞれから出力される電流で行うのかを制御する。このため、端子Ｐ１の電圧ＶＰ１を上昇させる必要がない場合における損失を低減することができるとともに、端子Ｐ１の電圧ＶＰ１を上昇させる必要がある場合に、キャパシタＣ４を急速充電することができる。したがって、第１の制御部１０に電力供給を行う期間の間欠発振周期に対する比率を小さくすることができ、スタンバイモードにおける絶縁型スイッチング電源１の消費電力をさらに低減できる。
【０１２４】
また、絶縁型スイッチング電源１は、例えば図１３の時刻ｔ３のように、端子Ｐ１の電圧ＶＰ１がＶｔｈ１以上になると、図４のスイッチ素子Ｑ１１をオフ状態にする。このため、スイッチ素子Ｑ１１がオン状態である期間、すなわち第１の制御部１０への電力供給が行われている期間に、端子Ｐ１の電圧ＶＰ１をＶｔｈ１まで上昇させることができる。したがって、キャパシタＣ４に電荷が残っている状態を長期化することができ、間欠発振周期を長期化することができるので、その結果、スタンバイモードにおける絶縁型スイッチング電源１の消費電力をさらに低減できる。
【０１２５】
また、絶縁型スイッチング電源１は、例えば図１３の時刻ｔ２のように、端子Ｐ１の電圧ＶＰ１がＶｔｈ２以上で、かつ、出力電圧ＶＯＵＴが上限電圧以上になると、スイッチ素子Ｑ１のスイッチングを停止する。このため、出力電圧ＶＯＵＴが上限電圧に達すると、すぐに発振を止めることができるので、間欠発振周期に対する発振期間の比率、すなわち間欠発振の発振デューティを小さくすることができ、単位時間当たりのスイッチ素子Ｑ１の発振回数を減少させることができる。したがって、スタンバイモードにおける絶縁型スイッチング電源１の消費電力をさらに低減できる。
【０１２６】
また、絶縁型スイッチング電源１は、端子Ｐ１の電圧ＶＰ１がＶｔｈ２以上で、かつ、出力電圧ＶＯＵＴが上限電圧以上になると、スイッチ素子Ｑ１のスイッチングを停止する。このため、出力電圧ＶＯＵＴに応じたスイッチ素子Ｑ１のスイッチング制御を行うことができ、出力電圧ＶＯＵＴが上限電圧より高くなってしまうのを防止できる。ここで、絶縁型スイッチング電源１は、上述のように、出力電圧ＶＯＵＴが下限電圧未満になってしまうのを防止できる。したがって、絶縁型スイッチング電源１は、出力電圧ＶＯＵＴの上限および下限を制御することができる。
【０１２７】
また、絶縁型スイッチング電源１は、例えば図１３の時刻ｔ１のように、第１の制御部１０に電力供給を行っている期間に出力電圧ＶＯＵＴが上限電圧以上になると、定電流供給部１４からキャパシタＣ４への電流供給を開始する。このため、第１の制御部１０に電力供給を行っている期間であっても、出力電圧ＶＯＵＴが上限電圧まで上昇しないと、キャパシタＣ４は充電されない。したがって、出力電圧ＶＯＵＴをある程度確保できてからキャパシタＣ４を充電することができ、誤動作を防止できる。
【０１２８】
また、絶縁型スイッチング電源１は、例えば図１３の時刻ｔ２のように、端子Ｐ１の電圧ＶＰ１がＶｔｈ２以上になると、起動回路部１３の動作を禁止する。このため、第１の制御部１０への電力供給を停止しても起動回路部１３が動作することがないので、図１のキャパシタＣ５の両端電圧を監視して起動回路部１３の動作を停止させるような特別な回路を設けることなく、絶縁型スイッチング電源１の消費電力をさらに低減できる。
【０１２９】
また、絶縁型スイッチング電源１は、例えば図１３の時刻ｔ４のように、端子Ｐ１の電圧ＶＰ１がＶｔｈ２未満になると、第２の制御部１２が図４のスイッチ素子Ｑ１１をオン状態にして、図１のスイッチ素子Ｑ１のスイッチングを開始する。このため、出力電圧ＶＯＵＴが低くなりすぎる前にスイッチ素子Ｑ１のスイッチングを開始させることができ、出力電圧ＶＯＵＴが低下し過ぎるのを防止できる。
【０１３０】
また、絶縁型スイッチング電源１は、例えば図１３の時刻ｔ４のように、端子Ｐ１の電圧ＶＰ１がＶｔｈ２未満になると、起動回路部１３の動作禁止を解除する。このため、スタンバイモードにおけるスイッチング休止期間において、仮に起動回路部１３を動作させないといけない電圧にまで図１のキャパシタＣ５の両端電圧が下がってしまった際には、起動回路部１３を動作させることができ、出力電圧ＶＯＵＴが低下し過ぎるのを防止できる。
【０１３１】
また、絶縁型スイッチング電源１は、スタンバイモードにおいて、例えば図１３の時刻ｔ４〜ｔ６までの期間のように、オフ状態である図４のスイッチ素子Ｑ１１をオン状態にしてから図５の時定数回路１２２の時定数により定まる時間が経過するまでの期間では、起動回路部１３の動作を停止させる。このため、動作させる必要が無いにもかかわらず起動回路部１３が動作してしまうのを防止できるので、スタンバイモードにおける絶縁型スイッチング電源１の消費電力をさらに低減できる。
【０１３２】
また、絶縁型スイッチング電源１は、スタンバイモードにおいて、例えば図１３の時刻ｔ４〜ｔ６までの期間のように、オフ状態である図４のスイッチ素子Ｑ１１をオン状態にしてから図５の時定数回路１２２の時定数により定まる時間が経過するまでの期間では、図８の比較器ＣＭＰ５１が用いる閾値電圧を第２の閾値電圧に固定する。このため、間欠発振周期を長くしても、起動回路部１３を動作させることなく図１のスイッチ素子Ｑ１のスイッチング制御を即開始することができるので、絶縁型スイッチング電源１の消費電力をさらに低減できる。
【０１３３】
本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【符号の説明】
【０１３４】
１：絶縁型スイッチング電源
２；制御回路
１０；第１の制御部
１１；制御電力供給スイッチ部
１２；第２の制御部
１３；起動回路部
１４；定電流供給部
１５；低電圧誤動作防止回路部
１６；発振制御部
１７；発振停止制御部
１８；端子電圧検出部
１９；出力電圧検出遅延部
５０：出力電圧上限検出部
６０：出力電圧下限検出部
７０：モード切替信号生成部
１２１；容量素子部
１２２；時定数回路
１２３；ドライブ部
１９１；カウンタ部
Ｃ１〜Ｃ５、Ｃ２１：キャパシタ
ＰＴ１、ＰＴ２：フォトトランジスタ
Ｑ１、Ｑ１１、Ｑ２１〜Ｑ２５、Ｑ３１〜Ｑ３５、Ｑ４１、Ｑ４２、Ｑ５１、Ｑ５２、Ｑ８１：スイッチ素子
Ｓ４１、Ｓ４２；電流源
Ｔ；トランス
【図１】
0005634233.tif 000002
【図２】
0005634233.tif 000003
【図３】
0005634233.tif 000004
【図４】
0005634233.tif 000005
【図５】
0005634233.tif 000006
【図６】
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【図７】
0005634233.tif 000008
【図８】
0005634233.tif 000009
【図９】
0005634233.tif 000010
【図１０】
0005634233.tif 000011
【図１１】
0005634233.tif 000012
【図１２】
0005634233.tif 000013
【図１３】
0005634233.tif 000014