(57)【特許請求の範囲】
【請求項１】
半導体基板に設けられ、電極間絶縁膜を介して電荷蓄積層上に制御ゲート電極が設けられた複数のメモリセルと、
セレクトゲート電極を含み、前記メモリセルのアクティブエリアに接続されて形成されたセレクトゲートトランジスタと、
ワード線方向に隣接する前記電荷蓄積層間の前記制御ゲート電極下に潜り込むように設けられ、前記セレクトゲート電極に隣接する前記電荷蓄積層と前記セレクトゲート電極の下を貫通し、前記メモリセルのアクティブエリアを分離する前記半導体基板に設けられたトレンチに入り込み、かつ、下面が前記電荷蓄積層の下面よりも低い位置に存在する第１の空隙と、
ビット線方向に隣接する前記電荷蓄積層間に設けられた第２の空隙と、
前記電極間絶縁膜と前記第１の空隙の間に配置された第１絶縁膜とを備えることを特徴とする不揮発性半導体記憶装置。
【請求項２】
上面が前記第１の空隙の下面となるような第２絶縁膜が前記トレンチ内に埋め込まれ、
前記第１絶縁膜の材料は前記第２絶縁膜の材料と同じであることを特徴とする請求項１に記載の不揮発性半導体記憶装置。
【請求項３】
前記トレンチの側壁に設けられ、斜面が上端に形成された側壁絶縁膜をさらに備えることを特徴とする請求項２に記載の不揮発性半導体記憶装置。
【請求項４】
半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、
前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板にトレンチをビット線方向に形成する工程と、
前記浮遊ゲート電極材に上端がかかるように前記トレンチの側壁に側壁絶縁膜を形成する工程と、
前記浮遊ゲート電極材を覆うとともに空隙を有して前記トレンチ内に埋め込まれた絶縁膜を高密度プラズマＣＶＤにて形成する工程と、
前記空隙上に前記絶縁膜が残るようにして前記絶縁膜を薄膜化することにより、前記浮遊ゲート電極材の側壁を露出させる工程と、
前記浮遊ゲート電極材が覆われるようにして前記絶縁膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極材を成膜する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記浮遊ゲート電極材をパターニングすることにより、メモリセルごとに分離された浮遊ゲート電極を形成するとともに、前記浮遊ゲート電極上に配置された制御ゲート電極をワード線方向に形成する工程とを備え、
前記浮遊ゲート電極材に上端がかかるように前記トレンチの側壁に側壁絶縁膜を形成する工程は、
前記トレンチ内に空洞ができるように前記トレンチ内に前記側壁絶縁膜を埋め込む工程と、
前記浮遊ゲート電極材に上端がかかるように前記側壁絶縁膜をエッチバックする工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【請求項５】
半導体基板上にトンネル絶縁膜を介して浮遊ゲート電極材を成膜する工程と、
前記浮遊ゲート電極材および前記トンネル絶縁膜を介して前記半導体基板にトレンチをビット線方向に形成する工程と、
前記浮遊ゲート電極材に上端がかかるように前記トレンチの側壁に側壁絶縁膜を形成する工程と、
前記浮遊ゲート電極材を覆うとともに空隙を有して前記トレンチ内に埋め込まれた絶縁膜を高密度プラズマＣＶＤにて形成する工程と、
前記空隙上に前記絶縁膜が残るようにして前記絶縁膜を薄膜化することにより、前記浮遊ゲート電極材の側壁を露出させる工程と、
前記浮遊ゲート電極材が覆われるようにして前記絶縁膜上に電極間絶縁膜を形成する工程と、
前記電極間絶縁膜上に制御ゲート電極材を成膜する工程と、
前記制御ゲート電極材、前記電極間絶縁膜および前記浮遊ゲート電極材をパターニングすることにより、メモリセルごとに分離された浮遊ゲート電極を形成するとともに、前記浮遊ゲート電極上に配置された制御ゲート電極をワード線方向に形成する工程とを備え、
前記浮遊ゲート電極材に上端がかかるように前記トレンチの側壁に側壁絶縁膜を形成する工程は、
前記トレンチの側壁が覆われるように前記浮遊ゲート電極材上に前記側壁絶縁膜を形成する工程と、
前記トレンチ内が埋め込まれるようにして前記側壁絶縁膜上に犠牲膜を形成する工程と、
前記犠牲膜を薄膜化しながら前記浮遊ゲート電極材に上端がかかるように前記側壁絶縁膜をエッチバックする工程と、
前記トレンチ内に埋め込まれている前記犠牲膜を除去する工程とを備えることを特徴とする不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法に関する。
【背景技術】
【０００２】
ＮＡＮＤ型フラッシュメモリなどの不揮発性半導体記憶装置において、高集積化を図るために、メモリセルが微細化されると、隣接ワード線間距離および隣接ビット線間距離が小さくなる。このため、ワード線方向またはビット線方向に隣接する浮遊ゲート電極間の寄生容量が増大し、メモリセルトランジスタのゲート長が１Ｘｎｍ以下の世代では、書き込み速度の低下が顕著になるおそれがある。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】ＵＳ２００６／０００１０７３
【特許文献２】ＵＳ２００６／０２３１８８４
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の一つの実施形態の目的は、隣接する浮遊ゲート電極間の間隔を増大させることなく、隣接する浮遊ゲート電極間の寄生容量を低減することが可能な不揮発性半導体記憶装置および不揮発性半導体記憶装置の製造方法を提供することである。
【課題を解決するための手段】
【０００５】
実施形態の不揮発性半導体記憶装置によれば、半導体基板に設けられ、電極間絶縁膜を介して電荷蓄積層上に制御ゲート電極が設けられた複数のメモリセルと、セレクトゲート電極を含み、前記メモリセルのアクティブエリアに接続されて形成されたセレクトゲートトランジスタと、ワード線方向に隣接する前記電荷蓄積層間の前記制御ゲート電極下に潜り込むように設けられ、前記セレクトゲート電極に隣接する前記電荷蓄積層と前記セレクトゲート電極の下を貫通し、前記メモリセルのアクティブエリアを分離する前記半導体基板に設けられたトレンチに入り込み、かつ、下面が前記電荷蓄積層の下面よりも低い位置に存在する第１の空隙と、ビット線方向に隣接する前記電荷蓄積層間に設けられた第２の空隙と、前記電極間絶縁膜と前記第１の空隙の間に配置された第１絶縁膜とを備えることを特徴とする。
【図面の簡単な説明】
【０００６】
【図１】図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
【図２】図２は、第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
【図３】図３は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図４】図４は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図５】図５は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図６】図６は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図７】図７は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図８】図８は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図９】図９は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１０】図１０は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１１】図１１は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１２】図１２は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１３】図１３は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１４】図１４は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１５】図１５は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１６】図１６は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１７】図１７は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【図１８】図１８は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。
【発明を実施するための形態】
【０００７】
以下、実施形態に係る不揮発性半導体記憶装置について図面を参照しながら説明する。なお、これらの実施形態により本発明が限定されるものではない。
【０００８】
（第１実施形態）
図１は、第１実施形態に係る不揮発性半導体記憶装置のメモリセルの概略構成を示す斜視図である。
図１において、半導体基板１には、ビット線方向ＤＢにトレンチ２が形成され、半導体基板１に形成されるメモリセルのアクティブエリアが分離されている。なお、メモリセルのアクティブエリアは、メモリセルに設けられたメモリトランジスタのチャネル領域およびソース／ドレイン領域を言う。また、半導体基板１の材質としては、例えば、Ｓｉ、Ｇｅ、ＳｉＧｅ、ＳｉＣ、ＳｉＳｎ、ＰｂＳ、ＧａＡｓ、ＩｎＰ、ＧａＰ、ＧａＮ、ＧａＩｎＡｓＰまたはＺｎＳｅなどから選択することができる。
【０００９】
また、トレンチ２の側壁には側壁絶縁膜３が形成されている。そして、トレンチ２内には、側壁絶縁膜３を介して埋め込み絶縁膜９が途中まで埋め込まれている。なお、側壁絶縁膜３および埋め込み絶縁膜９としては、例えば、シリコン酸化膜を用いることができる。具体的には、側壁絶縁膜３としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）酸化膜やＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）酸化膜などを用いることができる。また、埋め込み絶縁膜９としては、例えば、ＨＤＰ（Ｈｉｇｈ  Ｄｅｎｓｉｔｙ  Ｐｒａｓｍａ）酸化膜などを用いることができる。
【００１０】
また、半導体基板１上のアクティブエリアには、トンネル絶縁膜５を介して浮遊ゲート電極６がメモリセルごとに形成されている。この浮遊ゲート電極６は電荷蓄積層として用いることができる。なお、トンネル絶縁膜５としては、例えば、熱酸化膜であってもよいし、熱酸窒化膜であってもよい。あるいは、ＣＶＤ酸化膜であってもよいし、ＣＶＤ酸窒化膜であってもよい。あるいは、Ｓｉを挟んだ絶縁膜であってもよいし、Ｓｉがドット状に埋め込まれた絶縁膜であってもよい。浮遊ゲート電極６は、Ｎ型不純物またはＰ型不純物がドーピングされた多結晶シリコンであってもよいし、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いたメタル膜あるいはポリメタル膜であってもよいし、窒化膜であってもよい。
【００１１】
浮遊ゲート電極６上には、電極間絶縁膜７を介して制御ゲート電極８がワード線方向ＤＷに形成されている。なお、制御ゲート電極８はワード線を構成することができる。ここで、浮遊ゲート電極６と制御ゲート電極８との間のカップリング比を向上させるため、浮遊ゲート電極６の側壁に回り込むように制御ゲート電極８を形成することができる。
【００１２】
制御ゲート電極８上にはカバー絶縁膜１０が形成されている。なお、電極間絶縁膜７としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。あるいは、ＯＮＯ膜などのシリコン酸化膜とシリコン窒化膜との積層構造であってもよい。あるいは、酸化アルミニウムまたは酸化ハフニウムなどの高誘電率膜であってもよいし、シリコン酸化膜またはシリコン窒化膜などの低誘電率膜と高誘電率膜との積層構造であってもよい。制御ゲート電極８は、Ｎ型不純物またはＰ型不純物がドーピングされた多結晶シリコンであってもよい。あるいは、制御ゲート電極８は、Ｍｏ、Ｔｉ、Ｗ、ＡｌまたはＴａなどを用いたメタル膜あるいはポリメタル膜であってもよい。また、カバー絶縁膜１０としては、例えば、シリコン酸化膜を用いることができる。
【００１３】
ここで、電極間絶縁膜７下において、埋め込み絶縁膜９が上下に分離されることで、ワード線方向ＤＷに隣接する浮遊ゲート電極６間に空隙ＡＧ１が形成されている。この時、空隙ＡＧ１にて分離された上側の埋め込み絶縁膜９は電極間絶縁膜７下に積層し、下側の埋め込み絶縁膜９はトレンチ２内に配置することができる。空隙ＡＧ１は、トレンチ２に入り込むように形成されることで、浮遊ゲート電極６の下面よりも深い位置まで至るようにしてもよい。また、空隙ＡＧ１は、制御ゲート電極８下に潜るようにして隣接するメモリセルに渡ってトレンチ２内に連続して形成することができる。
【００１４】
また、側壁絶縁膜３には、埋め込み絶縁膜９がトレンチ２内に埋め込まれる時に埋め込み絶縁膜９の原料ガスを反射する斜面を上端に設けることができる。そして、ＨＤＰ−ＣＶＤにて埋め込み絶縁膜９を成膜する時に側壁絶縁膜３の斜面で埋め込み絶縁膜９の原料ガスを反射させることで、側壁絶縁膜３の上端の近傍に埋め込み絶縁膜９が成膜されないようにして埋め込み絶縁膜９の間に空隙ＡＧ１を形成することができる。
【００１５】
また、カバー絶縁膜１０は、浮遊ゲート電極６間が完全に埋め込まれないようにして制御ゲート電極８間に掛け渡されることで、ビット線方向ＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２が形成されている。なお、空隙ＡＧ２は、上下が非対称になるように形成することができ、その上端は尖塔形状を持つことができる。
【００１６】
ここで、浮遊ゲート電極６間に空隙ＡＧ１、ＡＧ２（例えば、空気の比誘電率は１）を設けることにより、浮遊ゲート電極６間に絶縁体（例えば、シリコン酸化膜の比誘電率は３．９）が埋め込まれた場合に比べて浮遊ゲート電極間の寄生容量を低減することができる。このため、浮遊ゲート電極間の寄生容量に起因した隣接セル間の電界の干渉を低減することができ、セルトランジスタのしきい値電圧の分布幅を小さくすることができる。
【００１７】
また、浮遊ゲート電極６の下面よりも深い位置まで空隙ＡＧ１を配置することにより、すなわち、空隙ＡＧ１が浮遊ゲート電極６の下面よりも低い位置に存在することにより、制御ゲート電極８と半導体基板１との間のフリンジ容量を低減することができる。このため、浮遊ゲート電極６と制御ゲート電極８とのカップリング比を向上させることができ、書き込み電圧を低下させることができる。
【００１８】
また、埋め込み絶縁膜９の成膜時に空隙ＡＧ１を形成することにより、空隙ＡＧ１を形成するために埋め込み絶縁膜９のウェットエッチングを行う必要がなくなり、トンネル絶縁膜５および電極間絶縁膜７が埋め込み絶縁膜９と同じ材料で形成されている場合においても、トンネル絶縁膜５および電極間絶縁膜７に対するダメージを防止することができる。
【００１９】
（第２実施形態）
図２は、第２実施形態に係る不揮発性半導体記憶装置のメモリセルアレイの概略構成を示す平面図である。
図２において、ビット線方向ＤＢにはトレンチ２が形成され、アクティブエリアＡＡはトレンチＴＣにて分離されている。また、ワード線方向ＤＷには、ワード線ＷＬ０、ＷＬ１、・・がそれぞれ形成されるとともに、セレクトゲート電極ＳＧ１、ＳＧ２が形成されている。そして、セレクトゲート電極ＳＧ１、ＳＧ２間のアクティブエリアＡＡ上にはビット線コンタクトＣＢがそれぞれ形成されている。
【００２０】
そして、ビット線方向ＤＢにはトレンチ２に沿って空隙ＡＧ１が形成されている。また、ワード線方向ＤＷにおいて、ワード線ＷＬ０、ＷＬ１、・・間には空隙ＡＧ２が形成されている。
【００２１】
ここで、空隙ＡＧ１は、ワード線ＷＬ０、ＷＬ１、・・下に潜るようにして隣接するメモリセルに渡ってトレンチＴＣ内に連続して形成することができる。また、空隙ＡＧ１は、トレンチＴＣに沿ってセレクトゲート電極ＳＧ１、ＳＧ２下に存在するように形成することができ、トレンチＴＣに沿ってセレクトゲート電極ＳＧ１、ＳＧ２下を貫通するようにしてもよい。
【００２２】
ここで、セレクトゲート電極ＳＧ１、ＳＧ２下にも空隙ＡＧ１を設けることにより、セレクトゲート電極ＳＧ１、ＳＧ２からチャネル領域に回り込むフリンジ容量を低減することができる。このため、ゲート電界によるチャネルの制御性および駆動性を向上させることができ、セレクトトランジスタのＳファクタを改善することができる。
【００２３】
（第３実施形態）
図３〜図１３は、第３実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図１１（ａ）〜図１３（ａ）は図２のＡ−Ａ線で切断した断面図、図１１（ｂ）〜図１３（ｂ）は図２のＢ−Ｂ線で切断した断面図、図３（ａ）〜図１０（ａ）および図１１（ｃ）〜図１３（ｃ）は図２のＣ−Ｃ線で切断した断面図、図３（ｂ）〜図１０（ｂ）および図１１（ｄ）〜図１３（ｄ）は周辺回路部で切断した断面図である。
【００２４】
図３において、熱酸化などの方法を用いることにより、半導体基板１上にトンネル絶縁膜５を形成する。そして、ＣＶＤなどの方法を用いることにより、トンネル絶縁膜５上に浮遊ゲート電極材６´を成膜し、浮遊ゲート電極材６´上にハードマスクＭ１を形成する。なお、ハードマスクＭ１としては、例えば、シリコン酸化膜、アモルファスシリコン膜、シリコン窒化膜、カーボンを含む有機膜などを用いることができる。
【００２５】
次に、図４に示すように、フォトリソグラフィ技術を用いることにより、開口部Ｋ１、Ｋ１´が設けられたレジストパターンＲ１をハードマスクＭ１上に形成する。
【００２６】
次に、図５に示すように、レジストパターンＲ１をマスクとしてハードマスクＭ１をパターニングした後、そのハードマスクＭ１をマスクとして浮遊ゲート電極材６´、トンネル絶縁膜５および半導体基板１をエッチングすることにより、半導体基板１にトレンチ２、２´を形成する。なお、トレンチ２´は、周辺回路の素子分離に用いることができる。
【００２７】
次に、図６に示すように、プラズマＣＶＤなどの方法を用いることにより、トレンチ２内に空洞ＡＧ０ができるようにハードマスクＭ１上に側壁絶縁膜３を堆積し、トレンチ２、２´の側壁に側壁絶縁膜３を形成する。この時、トレンチ２内に空洞ＡＧ０ができるようにするために、埋め込み性の悪い成膜条件に設定することができる。そして、塗布やＣＶＤなどの方法を用いることにより、トレンチ２´全体が埋め込まれるようにして側壁絶縁膜３上に埋め込み絶縁膜４を形成する。この時、トレンチ２´全体が埋め込まれるようにするために、埋め込み性の良い成膜条件に設定することができる。なお、埋め込み絶縁膜４としては、例えば、ＣＶＤ（Ｃｈｅｍｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）酸化膜、ＡＬＤ（Ａｔｏｍｉｃ  Ｌａｙｅｒ  Ｄｅｐｏｓｉｔｉｏｎ）酸化膜、ＳＯＧ（Ｓｐｉｎ  Ｏｎ  Ｇｌａｓｓ）酸化膜または凝縮ＣＶＤ酸化膜などを用いることができる。
【００２８】
次に、図７に示すように、ＣＭＰなどの方法を用いることにより、埋め込み絶縁膜４および側壁絶縁膜３を平坦化し、ハードマスクＭ１の表面を露出させるとともに、空洞ＡＧ０を開口する。
【００２９】
次に、図８に示すように、ＲＩＥなどの異方性エッチングを用いることにより、側壁絶縁膜３をエッチバックし、側壁絶縁膜３の上端が浮遊ゲート電極材６´の側壁にかかるようにして浮遊ゲート電極材６´の側壁の一部を露出させる。ここで、側壁絶縁膜３の上端には、ＨＤＰ−ＣＶＤにて埋め込み絶縁膜９をトレンチ２´に埋め込む時に埋め込み絶縁膜９の原料ガスを反射させる斜面を形成することができる。
【００３０】
次に、図９に示すように、ＨＤＰ−ＣＶＤなどの方法を用いることにより、トレンチ２、２´が埋め込まれるようにして浮遊ゲート電極材６´上に埋め込み絶縁膜９を形成する。ここで、ＨＤＰ−ＣＶＤでは、側壁絶縁膜３の斜面で埋め込み絶縁膜９の原料ガスが反射され、幅の狭いトレンチ２内に再吸着されることなく、側壁絶縁膜３の上方の浮遊ゲート電極材６´に再吸着される。このため、側壁絶縁膜３の上端の近傍では、埋め込み絶縁膜９の間に空隙ＡＧ１が形成され、空隙ＡＧ１にて埋め込み絶縁膜９が上下に分離される。
【００３１】
次に、図１０に示すように、ＲＩＥなどの異方性エッチングを用いることにより、埋め込み絶縁膜９をエッチバックし、埋め込み絶縁膜９にて空隙ＡＧ１が塞がれたまま浮遊ゲート電極材６´の側壁の一部を露出させる。
【００３２】
次に、図１１に示すように、ＣＶＤなどの方法を用いることにより、浮遊ゲート電極材６´の側壁が覆われるようにして浮遊ゲート電極材６´上に電極間絶縁膜７を形成する。そして、ＣＶＤなどの方法を用いることにより、電極間絶縁膜７の側壁が覆われるようにして制御ゲート電極材８´を電極間絶縁膜７上に成膜する。ここで、空隙ＡＧ１は埋め込み絶縁膜９にて塞がれているので、電極間絶縁膜７にて空隙ＡＧ１が埋め込まれないようにすることができる。
【００３３】
そして、ＣＶＤなどの方法を用いることにより、キャップ絶縁膜１２およびハードマスクＭ２を制御ゲート電極材８´上に順次形成する。なお、キャップ絶縁膜１２およびハードマスクＭ２としては、例えば、シリコン酸化膜またはシリコン窒化膜を用いることができる。そして、フォトリソグラフィ技術を用いることにより、開口部Ｋ３が設けられたレジストパターンＲ３をハードマスクＭ２上に形成する。
【００３４】
次に、図１２に示すように、レジストパターンＲ３をマスクとしてハードマスクＭ２をパターニングした後、そのハードマスクＭ２をマスクとして制御ゲート電極材８´、電極間絶縁膜７および浮遊ゲート電極材６´をエッチングすることにより、メモリセルごとに分離された浮遊ゲート電極６を形成するとともに、電極間絶縁膜７を介して浮遊ゲート電極６上に配置された制御ゲート電極８およびセレクトゲート電極１３をワード線方向ＤＷに形成する。ここで、セレクトゲート電極１３下の電極間絶縁膜７には開口部Ｋ２´が形成される。そして、セレクトゲート電極１３は、開口部Ｋ２´を介してその下の浮遊ゲート電極６と接続される。
【００３５】
次に、図１３に示すように、プラズマＣＶＤなどの方法を用いることにより、制御ゲート電極８間に架け渡されるようにキャップ絶縁膜１２上にカバー絶縁膜１０を形成し、ビット線方向ＤＢに隣接する浮遊ゲート電極６間に空隙ＡＧ２を形成する。なお、カバー絶縁膜１０としては、例えば、プラズマＴＥＯＳ膜やプラズマＳｉＨ４膜などのＣＶＤ酸化膜（シリコン酸化膜）を用いることができる。また、キャップ絶縁膜１２上にカバー絶縁膜１０を形成する場合、空隙ＡＧ１、ＡＧ２がカバー絶縁膜１０にて埋め込まれないようにするために、カバレッジの悪い条件に設定することができる。
【００３６】
ここで、埋め込み絶縁膜９の成膜条件に基づいて空隙ＡＧ１を形成することにより、電極間絶縁膜７の形成後に埋め込み絶縁膜９のウェットエッチングを行い、空隙ＡＧ１を形成する必要がなくなる。このため、トンネル絶縁膜５および電極間絶縁膜７が埋め込み絶縁膜９と同じ材料で形成されている場合においても、トンネル絶縁膜５および電極間絶縁膜７に対するダメージを防止しつつ、浮遊ゲート電極６間の寄生容量を低減することができる。
【００３７】
また、トレンチ２´内の側壁絶縁膜３上に埋め込み絶縁膜４を形成することにより、トレンチ２内の側壁絶縁膜３をエッチバックする時にトレンチ２´内の側壁絶縁膜３がエッチングされるのを防止することができ、トレンチ２´内の側壁絶縁膜３を保護することができる。
【００３８】
（第４実施形態）
図１４〜図１８は、第４実施形態に係る不揮発性半導体記憶装置の製造方法を示す断面図である。なお、図１４（ａ）〜図１８（ａ）は図２のＣ−Ｃ線で切断した断面図、図１４（ｂ）〜図１８（ｂ）は周辺回路部で切断した断面図である。
【００３９】
図１４において、図３〜図５と同様の工程を経ることで半導体基板１にトレンチ２、２´を形成する。そして、ＣＶＤなどの方法を用いることにより、トレンチ２、２´の側壁が覆われるようにハードマスクＭ１上に側壁絶縁膜３を形成する。そして、塗布やＣＶＤなどの方法を用いることにより、トレンチ２、２´全体が埋め込まれるようにして側壁絶縁膜３上に埋め込み犠牲膜２１を形成する。なお、埋め込み犠牲膜２１としては、例えば、カーボン系塗布膜やカーボン系ＣＶＤ膜などを用いることができる。そして、リソグラフィー技術を用いることにより、周辺回路部を覆うレジストパターンＲ４を埋め込み犠牲膜２１上に形成する。
【００４０】
次に、図１５に示すように、ＲＩＥなどの異方性エッチングを用いることにより、トレンチ２内の埋め込み犠牲膜２１を薄膜化しながら側壁絶縁膜３をエッチバックし、側壁絶縁膜３の上端が浮遊ゲート電極材６´の側壁にかかるようにして浮遊ゲート電極材６´の側壁の一部を露出させる。ここで、側壁絶縁膜３の上端には、ＨＤＰ−ＣＶＤにて埋め込み絶縁膜９をトレンチ２´に埋め込む時に埋め込み絶縁膜９の原料ガスを反射させる斜面を形成することができる。
【００４１】
この時、埋め込み犠牲膜２１を側壁絶縁膜３上に設けることにより、側壁絶縁膜３をエッチバックする際のストッパとして埋め込み犠牲膜２１を用いることができ、側壁絶縁膜３のエッチバックの制御性を向上させることが可能となるとともに、トレンチ２、２´に残る側壁絶縁膜３を保護することができる。
【００４２】
次に、図１６に示すように、アッシングなどの方法を用いることにより、トレンチ２、２´内の埋め込み犠牲膜２１を除去する、ここで、埋め込み犠牲膜２１としてカーボン系の材料を用いることにより、酸素系ガスにて埋め込み犠牲膜２１を除去することができ、塩素系ガスを用いる必要がなくなることから、Ｓｉのダメージを抑制することができる。
【００４３】
次に、図１７に示すように、ＨＤＰ−ＣＶＤなどの方法を用いることにより、トレンチ２、２´が埋め込まれるようにして浮遊ゲート電極材６´上に埋め込み絶縁膜９を形成する。ここで、ＨＤＰ−ＣＶＤでは、側壁絶縁膜３の斜面で埋め込み絶縁膜９の原料ガスが反射され、幅の狭いトレンチ２内に再吸着されることなく、側壁絶縁膜３の上方の浮遊ゲート電極材６´に再吸着される。このため、側壁絶縁膜３の上端の近傍では、埋め込み絶縁膜９の間に空隙ＡＧ１が形成され、空隙ＡＧ１にて埋め込み絶縁膜９が上下に分離される。
【００４４】
次に、図１８に示すように、ＲＩＥなどの異方性エッチングを用いることにより、埋め込み絶縁膜９をエッチバックし、埋め込み絶縁膜９にて空隙ＡＧ１が塞がれたまま浮遊ゲート電極材６´の側壁の一部を露出させる。以下、図１１〜図１３と同様の工程を経ることにより、図１の構成を形成することができる。
【００４５】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００４６】
１  半導体基板、２、２´、ＴＣ  トレンチ、３  側壁絶縁膜、４、９  埋め込み絶縁膜、５  トンネル絶縁膜、６  浮遊ゲート電極、７  電極間絶縁膜、８  制御ゲート電極、１０カバー絶縁膜、ＡＧ０〜ＡＧ２  空隙、ＡＡ  アクティブエリア、ＣＢ  ビット線コンタクト、ＷＬ０、ＷＬ１  ワード線、ＳＧ１、ＳＧ２、１３  セレクトゲート電極、６´  浮遊ゲート電極材、８´  制御ゲート電極材、Ｍ１、Ｍ２  ハードマスク、Ｒ１、Ｒ３、Ｒ４  レジストパターン、Ｋ１、Ｋ３、Ｋ１´、Ｋ２´  開口部、１２  キャップ絶縁膜、２１  埋め込み犠牲膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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