(57)【特許請求の範囲】
【請求項１】
半導体基板の上に設けられているバッファ構造と、
前記バッファ構造の上に設けられており、ＩｎＡｌＡｓ含有材料の下部障壁層および変調ドーピングが行なわれたベリリウム含有シリコン材料のハロー層を有する下部障壁構造と、
前記下部障壁構造の上に設けられている量子井戸構造と、
前記量子井戸構造の上に設けられている上部障壁構造と、
前記上部障壁構造の上に設けられているエッチストップ層と、
前記量子井戸構造に結合されているゲートコンタクト構造と
を備えるトランジスタ装置。
【請求項２】
前記量子井戸構造は、ＩｎＧａＡｓ量子井戸層、ＩｎＡｌＡｓ含有下部スペーサ層、および、ＩｎＡｌＡｓ上部スペーサ層を有しており、前記変調ドーピングが行なわれたベリリウム含有シリコン材料のハロー層は、前記下部スペーサ層の下に設けられている請求項１に記載のトランジスタ装置。
【請求項３】
前記量子井戸構造は、Ｉｎ０．７Ｇａ０．３Ａｓ量子井戸層、Ｉｎ０．５２Ａｌ０．４８Ａｓ含有下部スペーサ層、および、Ｉｎ０．５２Ａｌ０．４８Ａｓ上部スペーサ層を有しており、前記変調ドーピングが行なわれたベリリウム含有シリコン材料のハロー層は、前記下部スペーサ層の下に設けられている請求項１に記載のトランジスタ装置。
【請求項４】
前記量子井戸構造は、ＩｎＧａＡｓ量子井戸層、ＩｎＡｌＡｓ含有下部スペーサ層、および、ＩｎＡｌＡｓ上部スペーサ層を有しており、前記バッファ構造は、前記半導体基板の上に設けられているＧａＡｓ含有核生成層、前記核生成層の上に設けられているＧａＡｓ含有バッファ層、および、前記バッファ層の上に設けられているＩｎＡｌＡｓグレーデッドバッファ層を有する請求項１に記載のトランジスタ装置。
【請求項５】
前記量子井戸構造は、Ｉｎ０．７Ｇａ０．３Ａｓ量子井戸層、Ｉｎ０．５２Ａｌ０．４８Ａｓ含有下部スペーサ層、および、Ｉｎ０．５２Ａｌ０．４８Ａｓ上部スペーサ層を有しており、前記バッファ構造は、前記半導体基板の上に設けられているＧａＡｓ含有核生成層、前記核生成層の上に設けられているＧａＡｓ含有バッファ層、および、前記バッファ層の上に設けられているＩｎｘＡｌ１−ｘＡｓグレーデッドバッファ層を有し、ｘは０から０．５２へと変化する請求項１に記載のトランジスタ装置。
【請求項６】
前記量子井戸構造は、ＩｎＧａＡｓ量子井戸層、ＩｎＡｌＡｓ含有下部スペーサ層、および、ＩｎＡｌＡｓ上部スペーサ層を有しており、前記上部障壁構造は、前記量子井戸構造の上に設けられているドーピングが施されたシリコン層、および、前記シリコン層の上に設けられているＩｎＡｌＡｓ含有上部障壁層を有する請求項１に記載のトランジスタ装置。
【請求項７】
前記量子井戸構造は、Ｉｎ０．７Ｇａ０．３Ａｓ量子井戸層、Ｉｎ０．５２Ａｌ０．４８Ａｓ含有下部スペーサ層、および、Ｉｎ０．５２Ａｌ０．４８Ａｓ上部スペーサ層を有しており、前記上部障壁構造は、前記量子井戸構造の上に設けられているドーピングが施されたシリコン層、および、前記シリコン層の上に設けられているＩｎＡｌＡｓ含有上部障壁層を有する請求項１に記載のトランジスタ装置。
【請求項８】
前記量子井戸構造は、Ｉｎ０．７Ｇａ０．３Ａｓ量子井戸層、Ｉｎ０．５２Ａｌ０．４８Ａｓ含有下部スペーサ層、および、Ｉｎ０．５２Ａｌ０．４８Ａｓ上部スペーサ層を有しており、前記上部障壁構造は、前記量子井戸構造の上に設けられているドーピングが施されたシリコン層、および、前記シリコン層の上に設けられているＩｎ０．５２Ａｌ０．４８Ａｓ含有上部障壁層を有する請求項１に記載のトランジスタ装置。
【請求項９】
前記上部障壁構造は、前記量子井戸構造の上に設けられているドーピングが施されたシリコン層、および、前記シリコン層の上に設けられているＩｎ０．５２Ａｌ０．４８Ａｓ含有上部障壁層を有し、前記変調ドーピングが行なわれたハロー層内のドーピングは前記シリコン層内のドーピングと同じである請求項１に記載のトランジスタ装置。
【請求項１０】
前記変調ドーピングが行なわれたベリリウム含有シリコン材料のハロー層は、前記下部スペーサ層の下に設けられており、
前記バッファ構造は、前記半導体基板の上に設けられているＧａＡｓ含有核生成層、前記核生成層の上に設けられているＧａＡｓ含有バッファ層、および、前記バッファ層の上に設けられているＩｎｘＡｌ１−ｘＡｓグレーデッドバッファ層を有し、ｘは０から０．５２に変化し、
前記下部障壁構造は、前記バッファ構造の上に設けられているＩｎ０．５２Ａｌ０．４８Ａｓ下部障壁層を有し、
前記量子井戸構造は、Ｉｎ０．７Ｇａ０．３Ａｓ量子井戸層、Ｉｎ０．５２Ａｌ０．４８Ａｓ含有下部スペーサ層、および、Ｉｎ０．５２Ａｌ０．４８Ａｓ上部スペーサ層を有しており、
前記上部障壁構造は、前記量子井戸構造の上に設けられているドーピングが施されたシリコン層、および、前記シリコン層の上に設けられているＩｎＡｌＡｓ含有上部障壁層を有している請求項１に記載のトランジスタ装置。
【請求項１１】
前記ゲートコンタクト構造は、
前記量子井戸構造の上であってゲートリセス内に設けられているゲート誘電体層と、
ゲートスペーサと、
前記ゲートリセス内に設けられている金属ゲート電極と
を有する請求項１に記載のトランジスタ装置。
【請求項１２】
トランジスタ装置を持つコンピューティングシステムであって、
半導体ダイを備え、
前記半導体ダイに、
半導体基板上に設けられている量子井戸（ＱＷ）層と、
前記ＱＷ層の下方に設けられているベリリウムドーピングハロー層と、
前記ＱＷ層と前記ハロー層との間に、前記ＱＷ層および前記ハロー層のそれぞれに隣接して設けられているＩｎＡｌＡｓ下部スペーサと、
前記ＱＷ層の上に設けられているＩｎＡｌＡｓスペーサと、
前記ＩｎＡｌＡｓスペーサの上に設けられている、デルタドーピングされているＳｉ層と、
デルタドーピングされている前記Ｓｉ層の上に設けられているＩｎＡｌＡｓ上部障壁と、
前記ＩｎＡｌＡｓ上部障壁の上に設けられているＩｎＰエッチストップ層と、
前記ＩｎＰエッチストップ層の上に設けられているＩｎｘＧａ１−ｘＡｓコンタクト層であって、前記ＩｎＰエッチストップ層から前記ＩｎｘＧａ１−ｘＡｓコンタクト層へ、ｘ＝０．５３から１．０への範囲で組成比が傾斜されている前記ＩｎｘＧａ１−ｘＡｓコンタクト層と、
デルタドーピングされている前記Ｓｉ層を貫通しているリセス内に設けられているＨｉｇｈ−ｋ誘電体層と、
前記Ｈｉｇｈ−ｋ誘電体層上に設けられているゲートコンタクトと、
前記半導体ダイに結合されている外部メモリと
を備え、
前記半導体基板は、前記ＱＷ層の下方に設けられるＩｎＡｌＡｓ下部障壁を含み、前記量子井戸はＩｎＧａＡｓ組成を持つコンピューティングシステム。
【請求項１３】
前記ＩｎｘＧａ１−ｘＡｓコンタクト層上であって、前記リセスの一方の側に設けられているソースコンタクトと、
前記ＩｎｘＧａ１−ｘＡｓコンタクト層上であって、前記リセスの一方の側に設けられているドレインコンタクトと
をさらに備え、
前記ＱＷ層は、論理回路用のトランジスタの一部である請求項１２に記載のコンピューティングシステム。
【請求項１４】
前記ＩｎｘＧａ１−ｘＡｓコンタクト層上であって、前記リセスの一方の側に設けられているソースコンタクトと、
前記ＩｎｘＧａ１−ｘＡｓコンタクト層上であって、前記リセスの一方の側に設けられているドレインコンタクトと
をさらに備え、
前記ＱＷ層は、メモリ回路用のトランジスタの一部である請求項１２に記載のコンピューティングシステム。
【請求項１５】
前記コンピューティングシステムは、携帯電話、ページャ、携帯可能コンピュータ、デスクトップコンピュータ、および、送受信無線機のうちいずれか１つの一部である請求項１２に記載のコンピューティングシステム。
【請求項１６】
半導体デバイス積層体の製造方法であって、
半導体基板上に、核生成層、前記核生成層の上方の下部バッファ層、および、グレーデッドバッファ層を含むバッファ構造を形成する段階と、
前記バッファ構造の上方に、下部障壁層および前記下部障壁層の上方の変調ドーピングが行われたベリリウム含有シリコン材料のハロー層を含む下部障壁構造を形成する段階と、
前記下部障壁構造の上方に、下部スペーサ層、ＱＷ層、および、上部スペーサ層を含む量子井戸構造を形成する段階と、
前記量子井戸構造の上方に、ドーピング層および前記ドーピング層の上方の上部障壁層を含む上部障壁構造を形成する段階と
を備える製造方法。
【請求項１７】
前記上部障壁構造の上方にＩｎＰ材料で形成されるエッチストップ層を形成する段階と、
前記エッチストップ層の上方にコンタクト層を形成する段階と、
前記デバイス積層体の、前記上部スペーサ上に設けられているゲート誘電体まで延伸するリセス内にゲートコンタクト構造を形成する段階と
をさらに備える請求項１６に記載の製造方法。
【請求項１８】
前記変調ドーピングが行われたベリリウム含有シリコン材料の前記ハロー層を形成することによって、半導体特性が前記上部障壁構造内の前記ドーピング層と同じになる請求項１６に記載の製造方法。
【発明の詳細な説明】
【背景技術】
【０００１】
多岐にわたる電子デバイスおよび光電子デバイスでは、元素シリコン（Ｓｉ）基板等の半導体基板上に緩和格子定数を持つ第ＩＩＩ−Ｖ族半導体が薄膜に形成されている。第ＩＩＩ−Ｖ族材料の特性を利用することができる表面層によって、相補型金属酸化膜半導体（ＣＭＯＳ）トランジスタおよび量子井戸（ＱＷ）トランジスタ等、さまざまな高性能電子デバイスが得られるとしてよい。しかし、シリコン基板上に第ＩＩＩ−Ｖ族材料を成長させるプロセスには多くの課題がある。このようなデバイスに関する課題としては、適切な短チャネル効果（ＳＣＥ）およびＬｇスケーラビリティの実現が挙げられる。
【図面の簡単な説明】
【０００２】
実施形態を実施する方法を説明するべく、簡単に上述したさまざまな実施形態について、添付図面を参照しつつ、より具体的に説明する。添付図面に図示する実施形態は、必ずしも実寸に即したものではなく、範囲を限定するものと解釈されるべきではない。一部の実施形態は、添付図面に基づき、より具体的且つ詳細に説明する。添付図面は以下の通りである。
【図１】（ａ）は実施形態例に係る集積回路デバイスを示す正面断面図であり、（ｂ）は実施形態に係る処理をさらに実施した後の、（ａ）に示す集積回路デバイスを示す正面断面図である。
【図２】実施形態に係る変調ドーピングハロー層内のドーパント濃度に依存して短チャネル効果が改善されている様子を示すグラフである。
【図３】実施形態に係る処理フローチャートである。
【図４】実施形態に係る電子システムを示す概略図である。
【発明を実施するための形態】
【０００３】
以下の説明では図面を参照するが、図面では、同様の構造には同様の参照番号を付与する場合がある。さまざまな実施形態の構成をより分かりやすく示すべく、本願の図面では集積回路構造を図で簡略に示す。このため、製造された集積回路構造の実際の外観は、例えば、顕微鏡写真で見ると、図示内容とは異なる場合があるが、説明する実施形態について請求する構造を組み込んだものとなっている。また、図面は、説明する実施形態を理解する上で有用となる構造のみを示すとしてよい。図示の便宜上、関連技術分野で公知の構造については、図示を省略している場合がある。プロセッサチップおよびメモリチップは、同じ一文内で言及されている場合があるが、同様の構造であると解釈されるべきではない。本開示において「一実施形態」または「ある実施形態」という記載が見られるが、当該実施形態に関連付けて説明した特定の特徴、構造、または、特性が、本発明の少なくとも１つの実施形態に含まれていることを意味するものである。本開示において「一実施形態において」または「ある実施形態において」という記載は何度も見られるが、必ずしも全てが同じ実施形態を意味するものではない。また、特定の特徴、構造、または、特性は、１以上の実施形態において適宜組み合わせるとしてもよい。
【０００４】
「上部」および「下部」といった用語の意味は、図示しているＸ−Ｚ座標を基準に解釈するとしてよく、「隣接する」といった用語の意味は、Ｘ−Ｙ座標またはＺ以外の座標を基準に解釈するとしてよい。
【０００５】
さまざまな実施形態によると、インジウム−ガリウム−ヒ素（ＩｎＧａＡｓ）系半導体デバイスは、シリコン等の半導体基板上に形成される。このようなＩｎＧａＡｓ系構造を利用することで、高速且つ低電力という特性を実現することができる。このような構造には、金属ゲートと共に利用される高誘電率（Ｈｉｇｈ−ｋ）ゲート誘電体を実現する変調ドーピングハロー層が含まれている。
【０００６】
図１の（ａ）は、実施形態例に係る集積回路デバイス１００を示す正面断面図である。集積回路デバイス１００は、半導体基板１１０上にＮＭＯＳ型またはＰＭＯＳ型のデバイスを形成するべく用いられるとしてよい。ある実施形態によると、半導体基板１１０は、高抵抗率のｎ型またはｐ型の（１００）オフ配向Ｓｉ基板である。ある実施形態によると、半導体基板１１０は、インゴットから半導体基板１１０をオフカットすることによって得られる微斜面を持つ。（１００）半導体基板１１０は、ある実施形態によると、［１１０］方向に向かって２度から８度の範囲内の角度でオフカットされており、段々畑状の面を得る。ある実施形態によると、オフカット配向を変える。ある実施形態によると、半導体基板１１０は、４度オフカットされたシリコンである。
【０００７】
ある実施形態によると、半導体基板１１０は、オフカット配向を設けることなく準備される。いずれにしても、オフカットされた半導体基板１１０またはその他の方法で準備される基板によって、素子分離を実現し、逆位相境界における逆位相領域を低減するとしてよい。半導体基板１１０は、抵抗率が１オーム（Ω）から５０ｋΩの範囲内にあるとしてよい。
【０００８】
半導体基板１１０上には、核生成層１１２および下部バッファ層１１４は、形成される。ある実施形態によると、核生成層１１２は、ガリウムヒ素（ＧａＡｓ）で形成されている。ある実施形態によると、核生成層１１２は、有機金属化学気相成長（ＭＯＣＶＤ）プロセスによって形成される。ある実施形態によると、核生成層１１２は、分子ビームエピタキシー（ＭＢＥ）プロセスによって形成される。核生成層１１２は、その他のプロセスを用いて形成されるとしてよい。ある実施形態によると、核生成層は、厚みが３０ナノメートル（ｎｍ）のＧａＡｓ層であり、続いて、厚みが０．３マイクロメートル（μｍ）から１μｍの下部バッファ層１１４が形成されている。核生成層１１２およびバッファ層１１４はそれぞれ、半導体基板の最下段をＧａＡｓ材料等の第ＩＩＩ−Ｖ族材料の原子二重層で充填するために用いられる。核生成層１１２および下部バッファ層１１４のうち核生成層１１２部分は、逆位相領域の無い「仮想極性」基板を形成しているとしてよい。ある実施形態によると、ＭＢＥは、摂氏４００度から摂氏５００度の間の温度で実行される。核生成層１１２および下部バッファ層１１４のうち下部バッファ層１１４は、すべり転位を実現し、核生成層１１２および下部バッファ層１１４の上方に形成されるべき障壁層と半導体基板１１０との間の格子不整合を４％から８％の間に制御するとしてよい。ある実施形態によると、下部バッファ層１１４は、核生成層１１２よりも高い温度で形成される。さらに、ある実施形態によると、下部バッファ層１１４は比較的厚みが大きい。
【０００９】
核生成層１１２および下部バッファ層１１４は、以下で説明するように、ＩｎＧａＡｓ量子井戸（ＱＷ）構造に対して圧縮歪みを加える転位フィルタバッファを形成するように構成されている。核生成層１１２および下部バッファ層１１４は、貫通転位を最小限に抑えるべく、格子不整合を約４％に制御するように構成されているとしてよい。
【００１０】
図１の（ａ）にはさらなる処理が図示されており、下部バッファ層１１４の上方にはグレーデッドバッファ層１１６が形成されている。ある実施形態によると、グレーデッドバッファ層１１６はヒ化インジウムアルミニウム（ＩｎｘＡｌ１−ｘＡｓ）である。ｘは、０から０．５２の間で変化させる。ある実施形態例では、徐々に濃度が高くなっていく組成を図示しており、インジウムの量が多くなっていく様子を表している。このため、下部バッファ層１１４とグレーデッドバッファ層１１６との間の界面における組成は、ヒ化アルミニウム（ＡｌＡｓ）から始まり、グレーデッドバッファ層１１６の他方の境界ではＩｎ０．５２Ａｌ０．４８Ａｓとなって終わる。ある実施形態によると、Ｉｎ０．５２Ａｌ０．４８Ａｓの組成になるまで、インジウム供給量を線形に増加させることによって線形に変化させる。ある実施形態によると、インジウム供給量を非線形に増加させることによって、グレーデッドバッファ層１１６は、物理的な中間地点において、インジウムの濃度が半分以上または半分以下となっているとしてよい。グレーデッドバッファ層１１６を形成することによって、内部の比較的傾斜の大きい面に沿って転位が滑るとしてよい。ある実施形態によると、グレーデッドバッファ層１１６は、厚みが０．７μｍから１．１μｍの範囲内である。ある実施形態によると、グレーデッドバッファ層１１６は、厚みが０．９μｍである。
【００１１】
ある実施形態によると、グレーデッドバッファ層１１６は、素子分離のためにバンドギャップを大きくすることを目的として、逆方向に段階的に変化させたグレーデッドＩｎＡｌＡｓである。ある実施形態によると、グレーデッドバッファ層１１６は、素子分離のためにバンドギャップを大きくすることを目的として、逆方向に段階的に変化させたグレーデッドヒ化インジウムガリウムアルミニウム（ＩｎＧａＡｌＡｓ）である。組成は、上面において、インジウムが含有されているものの低濃度であるか、または、全く含有されていないとしてよい。アルミニウムが含有されていると、グレーデッドバッファ層１１６の組成に含まれるアルミニウムの量に応じて、量子井戸層に対する歪みが変化するとしてよい。グレーデッドバッファ層１１６はさらに、転位フィルタバッファとして機能するとしてよい。
【００１２】
グレーデッドバッファ層１１６を形成した後、下部障壁層１１８を形成する。ある実施形態によると、下部障壁層１１８は、下部障壁層１１８の上方に形成される予定の量子井戸層の材料よりもバンドギャップが大きい材料で形成される。ある実施形態によると、下部障壁層１１８は、さらに説明するように、トランジスタ装置の一部となるトランジスタ積層体１３０を形成する構造内の電荷キャリアに対する電位障壁を得るのに十分な厚みを持つ。ある実施形態によると、下部障壁層１１８は、厚みが４ｎｍから１２０ｎｍの間である。ある実施形態によると、下部障壁層１１８は、厚みが１００ｎｍである。
【００１３】
下部障壁層１１８を形成した後、下部障壁層１１８の上方に変調ドーピングハロー層１２０を形成する。ある実施形態によると、変調ドーピングハロー層１２０は、ベリリウム（Ｂｅ）で形成されている。ある実施形態によると、変調ドーピングハロー層１２０内のベリリウムの変調ドーピングは、濃度が１×１０１０ｃｍ−２から５×１０１４ｃｍ−２の範囲内である。
【００１４】
ある実施形態によると、変調ドーピングは、分子ビームエピタキシー（ＭＢＥ）成長方法を用いて実行する。ある実施形態によると、変調ドーピングは、有機金属化学気相成長エピタキシー（ＭＯＣＶＤ  ｅｐｉ）成長方法を用いて実行する。ある実施形態によると、変調ドーピングは、有機金属化学気相成長エピタキシー（ＭＯＣＶＤ  ｅｐｉ）成長方法を用いて実行する。ある実施形態によると、変調ドーピングは、超高真空ＣＶＤエピタキシー（ＵＨＣＶＤ  ｅｐｉ）成長方法を用いて実行する。ある実施形態によると、変調ドーピングは、低温ＣＶＤエピタキシー（ＲＴＣＶＤ  ｅｐｉ）成長方法を用いて実行する。
【００１５】
ある実施形態によると、第ＩＩＩ−Ｖ族ＮＭＯＳ構造のドーパントとしては、ベリリウム（Ｂｅ）および炭素（Ｃ）が利用できる。ある実施形態によると、第ＩＩＩ−Ｖ族ＰＭＯＳ構造のドーパントとしては、シリコン（Ｓｉ）およびテルル（Ｔｅ）が利用できる。ある実施形態によると、ＰＭＯＳゲルマニウム量子井戸構造のドーパントとしては、ヒ素（Ａｓ）、アンチモン（Ｓｂ）、および、リン（Ｐ）が利用できるとしてよい。ある実施形態によると、ドーパント量は、１０１０ｃｍ−２から１０１４ｃｍ−２の範囲内である。
【００１６】
変調ドーピングハロー層１２０が量子井戸層（以下で説明する１２４）とは離れているので、このハローの実施形態ではキャリア移動度が劣化しない。
【００１７】
変調ドーピングハロー層１２０を形成した後、下部スペーサ層１２２をその上に形成する。ある実施形態によると、下部スペーサ層１２２は、ヒ化インジウムアルミニウム材料で形成される。ある実施形態によると、下部スペーサ層１２２は、Ｉｎ０．５２Ａｌ０．４８Ａｓであり、厚みは４ｎｍから１２ｎｍの範囲内である。ある実施形態によると、下部スペーサ層１２２は、Ｉｎ０．５２Ａｌ０．４８Ａｓであり、厚みが８ｎｍである。
【００１８】
下部スペーサ層１２２を形成した後、量子井戸（ＱＷ）層１２４を形成する。ある実施形態によると、ＱＷ層１２４は、下部障壁層１１８の材料よりもバンドギャップが小さい材料で形成されている。ある実施形態によると、ＱＷ層１２４は、ＩｎｘＧａ１−ｘＡｓで形成されており、ｘは０．５３から０．８の間で変化する。ＱＷ層１２４は、メモリセルのトランジスタ等、特定の用途に適切なチャネル伝導性を得るために十分な厚みを持つとしてよい。ＱＷ層１２４は、論理回路のトランジスタ等、特定の用途に適切なチャネル伝導性を得るために十分な厚みを持つとしてよい。ある実施形態によると、ＱＷ層１２４は、１０ｎｍと１６ｎｍとの間である。ある実施形態によると、ＱＷ層１２４の厚みは１３ｎｍである。ＱＷ層１２４は、シリコン系デバイスに比べると、ＮＭＯＳデバイスにおいて高電子移動度および高速度を実現し、ＰＭＯＳデバイスにおいても高正孔移動度および高速度を実現するとしてよい。
【００１９】
ある実施形態によると、ＱＷ層１２４の上方には上部スペーサ層１２６を形成する。上部スペーサ層１２６は、ある実施形態によると、Ｉｎ０．５２Ａｌ０．４８Ａｓ材料を含む。図１の（ａ）に示すように、上部スペーサ層１２６はＱＷ層１２４の上方に形成される。上部スペーサ層１２６は、半導体チャネルとして機能するので、ＱＷ層１２４に対して圧縮歪みを加えるとしてよい。ある実施形態によると、Ｉｎ０．５２Ａｌ０．４８Ａｓ上部スペーサ層１２６は、厚みが０．２ｎｍから８ｎｍの範囲内である。ある実施形態によると、Ｉｎ０．５２Ａｌ０．４８Ａｓスペーサ層１２４の厚みは５ｎｍである。
【００２０】
上部スペーサ層１２６を形成した後、ドーピング層１２８を形成する。ある実施形態によると、ドーピングは、量子井戸層１２４のチャネルで有用なシートキャリア濃度に基づいて選択する。シリコンドーピング層１２８の濃度の例を挙げると、量子井戸１２０のチャネル内のドーピングが３．５×１０１２ｃｍ−２である場合、６×１０１２ｃｍ−２である。ある実施形態によると、ドーピング層１２８は、公知の技術に係るデルタドーピングが施されたシリコンである。ある実施形態によると、ドーピング層１２８は変調ドーピングが施されたシリコンである。ある実施形態によると、ドーピング層１２８は、デルタドーピングおよび変調ドーピングが組み合わせて実施されている層である。ある実施形態によると、ドーピング層１２８は、厚みが３Åから１５Åである変調ドーピングおよびデルタドーピングが施されているシリコン層である。ＮＭＯＳデバイスの実施形態によると、ドーピング層１２８のドーピングは、シリコンおよびテルル（Ｔｅ）を不純物として用いて行なう。ＰＭＯＳデバイスの実施形態によると、ドーピング層１２８のドーピングは、ベリリウム（Ｂｅ）を用いて行なう。ＰＭＯＳデバイスの実施形態によると、ドーピング層１２８のドーピングは、炭素（Ｃ）を用いて行なう。ＰＭＯＳデバイスの実施形態によると、ドーピング層１２８のドーピングは、ベリリウムおよび炭素を用いて行なう。
【００２１】
ある実施形態によると、変調ドーピングハロー層１２０のドーピングは、ドーピング層１２８のドーピングと同じである。ある実施形態によると、ドーピングが同じであるとは、ベリリウム等、ドーピングの元素が同じであることを意味する。ある実施形態によると、ドーピングが同じであるとは、２つの層の半導体特性を均一にする元素でドーピングを行なうことを意味する。
【００２２】
ドーピング層１２８を形成した後、上部障壁層１３０を形成して、デバイス積層体を完成する。ある実施形態によると、上部障壁層１３０はＩｎｘＡｌ１−ｘＡｓ障壁層１３０である。ある実施形態によると、上部障壁層１３０は厚みが４ｎｍから１２ｎｍの間である。ある実施形態によると、上部障壁層１３０の厚みは８ｎｍである。上部障壁層１３０は、ゲート制御用のショットキ障壁層であってよい。
【００２３】
デバイス積層体の実施形態は、デバイス積層体１３２と呼ぶとしてよい。デバイス積層体１３２は、半導体基板１１０上に設けられている核生成層１１２と、下部バッファ層１１４と、グレーデッドバッファ層１１６とから構成される下部バッファ構造１３４を含む。デバイス積層体１３２はさらに、下部障壁構造１３６および上部障壁構造１４０を含む。下部障壁構造１３６は、下部障壁層１１８および変調ドーピングハロー層１２０を含む。上部障壁構造１４０は、ドーピング層１２８および上部障壁層１３０を含む。デバイス積層体１３２はさらに、下部スペーサ層１２２、ＱＷ層１２４、上部スペーサ層１２６を含む量子井戸構造１３８を含む。
【００２４】
デバイス積層体１３２を形成した後、上部障壁構造１４０の上方にエッチストップ層１４２を形成する。ある実施形態によると、エッチストップ層１４２はリン化インジウム（ＩｎＰ）である。エッチストップ構造の材料としては、ある特定の用途の要件に適応する他の材料を用いるとしてよい。エッチストップ層１４２は、厚みが２ｎｍから１０ｎｍであってよい。ある実施形態によると、エッチストップ層１４２の厚みは、６ｎｍである。
【００２５】
デバイス積層体１３２はさらに、エッチストップ層１４２の上方にコンタクト層１４４を形成する。コンタクト層１４４は、接触抵抗が低いソースコンタクト構造およびドレインコンタクト構造を形成する。ある実施形態によると、コンタクト層１４４は、ＩｎｘＧａ１−ｘＡｓで形成されている。ＮＭＯＳ型のデバイス積層体１３２の場合、コンタクト層１４４はｎ＋型にドーピングされた層である。コンタクト層１４４はまた、ｎ＋＋型にドーピングされた層であってもよい。ある実施形態によると、コンタクト層１４４は、勾配を付けてドーピングされており、Ｉｎ０．５３Ｇａ０．４７Ａｓでドーピングされたシリコンから始まり、ＩｎｘＧａ１−ｘＡｓのｘは０．５３から１．０へと変化して、最後はＩｎＡｓとなる。ＰＭＯＳデバイス積層体１３２の場合、コンタクト層１４４はｐ＋型にドーピングされた層である。ある実施形態によると、グレーデッドドーピングは、ｐ＋型ドーピングの勾配を付けて行なう。コンタクト層１４４は、ある実施形態によると、厚みが１０ｎｍと３０ｎｍとの間である。コンタクト層１４４の厚みは、ある実施形態によると、２０ｎｍである。
【００２６】
図１の（ｂ）は、実施形態に係る処理をさらに実施した後の、図１の（ａ）に示す集積回路デバイスを示す正面断面図である。集積回路デバイス１０１にはさらに処理が施されて、コンタクト層１４４、エッチストップ層１４２、上部障壁層１３０、および、シリコンドーピング層１２８を貫通しているゲートリセス１４６が形成されている。ある実施形態によると、ゲートリセス１４６は、スペーサ層１２６にも形成されているが貫通はしていない。上記の処理では、ゲートリセス１４６にＨｉｇｈ−ｋ誘電体膜１４８を形成すると共に、ゲートを電気的に絶縁するべくゲートリセス１４６内にスペーサ１５０を形成する。
【００２７】
ある実施形態によると、Ｈｉｇｈ−ｋゲート誘電体膜１４８は、厚みが２０Åから６０Åである。Ｈｉｇｈ−ｋゲート誘電体膜１４８は、上部スペーサ層１２６の一部に配される。ある実施形態によると、Ｈｉｇｈ−ｋ誘電体膜１４８は、酸化ハフニウム（ＨｆＯ２）である。ある実施形態によると、Ｈｉｇｈ−ｋ誘電体膜１４８はアルミナ（Ａｌ２Ｏ３）である。ある実施形態によると、Ｈｉｇｈ−ｋ誘電体膜１４８は五酸化タンタル（Ｔａ２Ｏ５）である。ある実施形態によると、Ｈｉｇｈ−ｋ誘電体膜１４８は、酸化ジルコニウム（ＺｒＯ２）である。ある実施形態によると、Ｈｉｇｈ−ｋ誘電体膜１４８は、アルミン酸ランタン（ＬａＡｌＯ３）である。ある実施形態によると、Ｈｉｇｈ−ｋ誘電体膜１４８は、スカンジウム酸ガドリニウム（ＧｄＳｃＯ３）である。本明細書で用いる場合、「Ｈｉｇｈ−ｋ」という表現は、誘電率ｋが二酸化シリコンの誘電率よりも大きい、つまり、約４よりも大きい材料を意味する。
【００２８】
Ｈｉｇｈ−ｋゲート誘電体膜１４８の上には、ゲートコンタクト１５２を形成する。ある実施形態によると、ゲートコンタクト１５２は、チタン（Ｔｉ）材料である。ある実施形態によると、ゲートコンタクト１５２は、白金（Ｐｔ）材料である。ある実施形態によると、ゲートコンタクト１５２は、金（Ａｕ）材料である。ある実施形態によると、ゲートコンタクト１５２は、チタン、白金、および、金のうち少なくとも２つを組み合わせて用いている。ある実施形態によると、ゲートコンタクト１５２は、厚みが６０Åから１４０Åである。ある実施形態によると、ゲートコンタクト１５２の厚みは、１００Åである。ある実施形態によると、Ｈｉｇｈ−ｋゲート誘電体膜１５２の厚みは１００Åで、ゲートコンタクト１５２の厚みは１００Åである。
【００２９】
コンタクト層１４２の上方には、ソースコンタクト１５４およびドレインコンタクト１５６が設けられる。ある実施形態によると、ソースコンタクト１５４およびドレインコンタクト１５６は、ゲートコンタクト１５０と同じ材料である。ある実施形態によると、ソースコンタクトおよびドレインコンタクトの材料は、非合金層である。ある実施形態によると、ソースコンタクトおよびドレインコンタクトの材料は、ゲルマニウム（Ｇｅ）の上に成膜させた金（Ａｕ）から成る非合金層であり、ゲルマニウムは下部でニッケル（Ｎｉ）上に成膜されている。ある実施形態によると、ソースコンタクトおよびドレインコンタクトの材料は、白金（Ｐｔ）の上に成膜させた金（Ａｕ）から成る非合金層であり、白金は下部でニッケル（Ｎｉ）上に成膜されている。図示している集積回路デバイス１０１は、任意のマイクロ電子デバイスに搭載するトランジスタ装置である。
【００３０】
図２は、実施形態に係る変調ドーピングハロー層内のドーパント濃度に依存して短チャネル効果が改善されている様子を示すグラフ２００である。ドーピングしていない下部障壁２６０、低濃度ドーピング下部障壁２６２、および、高濃度ドーピング下部障壁２６４を図２に示す。ある実施形態によると、低濃度ドーピング下部障壁２６２は、図１の（ａ）に示す変調ドーピングハロー層１２０であり、ハロー層１２０内にベリリウム（Ｂｅ）を注入しており、シリコン内のベリリウムの濃度は１×１０１０ｃｍ−２から１×１０１４ｃｍ−２の範囲内である。ある実施形態によると、高濃度ドーピング下部障壁２６４は、図１の（ａ）に示す変調ドーピングハロー層１２０であり、ハロー層１２０内にベリリウム（Ｂｅ）を注入しており、シリコン内のベリリウムの濃度は１×１０１０ｃｍ−２から１×１０１４ｃｍ−２の範囲内である。
【００３１】
図３は、実施形態に係る処理フローチャートである。
【００３２】
３１０において、半導体基板上にバッファ構造を形成する。発明を限定することなく一例として挙げる実施形態によると、バッファ構造は、核生成層１１２、下部バッファ層１１４、および、グレーデッドバッファ層１１６を含む。
【００３３】
３２０において、バッファ構造の上方に下部障壁構造を形成する。発明を限定することなく一例として挙げる実施形態によると、下部障壁構造は、下部障壁層１１８およびベリリウム変調ドーピングハロー層１２０を含む。
【００３４】
３３０において、下部障壁構造の上方に量子井戸構造を形成する。発明を限定することなく一例として挙げると、量子井戸構造は、下部スペーサ層１２２、ＱＷ層１２４、および、上部スペーサ層１２６を含む。
【００３５】
３４０において、上部障壁構造を形成する。発明を限定することなく一例として挙げると、上部障壁構造は、ドーピング層１２６および上部障壁層１２８を含む。
【００３６】
３５０において、上部障壁構造の上方にエッチストップ層を形成する。発明を限定することなくある実施形態によると、エッチストップ層１４２はＩｎＰ材料である。
【００３７】
３６０において、エッチストップ層の上方にコンタクト層を形成する。発明を限定することなく一例として挙げると、コンタクト層１４４は、ＮＭＯＳデバイス積層体１３２を形成するように構成されている。発明を限定しない一例によると、コンタクト層１４４は、ＰＭＯＳデバイス積層体１３２を形成するように構成されている。
【００３８】
３７０において、デバイス積層体内にゲートコンタクト構造を形成する。発明を限定することなく一例を挙げると、ゲートコンタクト１５２が、ゲートスペーサ１５０の間であって、ゲート誘電体１４８の上に、ゲートリセス１４６内に位置するように形成される。さらに、デバイス積層体１３２は、ソースコンタクト１５４およびドレインコンタクト１５６を含む。
【００３９】
図４は、実施形態に係る電子システム４００を示す概略図である。同図に示す電子システム４００は、本開示に記載するように、Ｈｉｇｈ−ｋゲート誘電体層の実施形態と共に下部障壁内に変調ドーピングハロー層を含む実施形態を具現化することができる。ある実施形態によると、電子システム４００は、電子システム４００のさまざまな構成要素を電気的に結合するシステムバス４２０を備えるコンピュータシステムである。システムバス４２０は、さまざまな実施形態によると、１つのバスまたは複数のバスを任意に組み合わせたものである。電子システム４００は、集積回路４１０に電力を供給する電圧源４３０を備える。一部の実施形態によると、電圧源４３０は、システムバス４２０を介して、集積回路４１０に電流を供給する。
【００４０】
集積回路４１０は、ある実施形態によると、システムバス４２０に電気的に結合され、任意の回路または複数の回路の組み合わせを含む。ある実施形態によると、集積回路４１０は、任意の種類のプロセッサ４１２を有する。本明細書で用いる場合、プロセッサ４１２は、任意の種類の回路を意味するとしてよく、例えば、これらに限定されないが、マイクロプロセッサ、マイクロコントローラ、グラフィクスプロセッサ、デジタルシグナルプロセッサ、または、その他のプロセッサを意味するとしてよい。集積回路４１０に含めることが可能なその他の種類の回路としては、カスタム回路または特定用途向け集積回路（ＡＳＩＣ）があり、例えば、携帯電話、ポケベル（登録商標）、携帯型コンピュータ、送受信無線機、および、同様の電子システム等の無線デバイスにおいて利用される通信回路４１４が挙げられる。ある実施形態によると、プロセッサ４１０は、スタティックランダムアクセスメモリ（ＳＲＡＭ）等のオンダイメモリ４１６を含む。ある実施形態によると、プロセッサ４１０は、プロセッサ用のキャッシュメモリである混載ダイナミックランダムアクセスメモリ（ｅＤＲＡＭ）等の混載オンダイメモリ４１６を含む。
【００４１】
ある実施形態によると、電子システム４００はさらに、外部メモリ４４０を備える。外部メモリ４４０は、特定の用途に適切な１以上のメモリ素子、例えば、ＲＡＭであるメインメモリ４４２、１以上のハードドライブ４４４、および／または、取り外し可能な媒体４４６を取り扱う１以上のドライブを有するとしてよい。取り外し可能な媒体４４６は、例えば、ディスク、コンパクトディスク（ＣＤ）、デジタルバリアブルディスク（ＤＶＤ）、フラッシュメモリキー、および、その他の関連技術分野で公知の取り外し可能な媒体である。このようなさまざまなメモリ機能は、Ｈｉｇｈ−ｋゲート誘電体層の実施形態と共に、複合スペーサの実施形態を含むとしてよい。
【００４２】
ある実施形態によると、電子システム４００はさらに、表示デバイス４５０、音声出力４６０を備える。ある実施形態によると、電子システム４００は、コントローラ４７０を備える。コントローラ４７０は、例えば、キーボード、マウス、トラックボール、ゲームコントローラ、マイクロフォン、音声認識デバイス、または、電子システム４００に情報を入力するその他の任意のデバイスである。
【００４３】
本明細書で説明したように、集積回路４１０は、複数の異なる実施形態で実施することができる。つまり、下部障壁構造内に変調ドーピングハロー層を含む実施形態、電子システム、コンピュータシステム、集積回路を製造する１以上の方法、および、本明細書のさまざまな実施形態およびその均等物において説明したように、下部障壁構造内に変調ドーピングハロー層を含む実施形態を含む電子アセンブリを製造する１以上の方法において実施することができる。構成要素、材料、形状、寸法、および、処理の順序は全て、特定のＨｉｇｈ−ｋゲート誘電体層を持つ複合スペーサの実施形態に適切なように変更することが可能である。
【００４４】
要約書は、読み手が技術的開示内容の本質および要点を即座に理解できるように要約書を求めている米国特許法施行規則セクション１．７２（ｂ）に従って記載している。要約書は、請求項の範囲または意味を解釈または限定するために用いられるものではないという理解の下で提出されている。
【００４５】
上記の「発明を実施するための形態」では、本発明を効率的に開示するべく、さまざまな特徴を１つの実施形態にまとめている。このような開示の方法を取っているからといって、本発明について請求の対象となる実施形態が各請求項に明示的に記載した特徴より多くの特徴を必要とすることを反映していると解釈されるべきではない。逆に、以下に記載する請求項が反映しているように、発明の主題は、一の開示した実施形態が含む全ての特徴よりも少ない特徴にある。このため、以下に記載する請求項は、「発明を実施するための形態」に組み込まれるものであり、各請求項はそれぞれが別個の好ましい実施形態として成立する。
【００４６】
本発明の本質を説明するべく説明および図示してきた構成要素および方法のステップの詳細な内容、材料、および、組み合わせ方は、請求項に記載する本発明の原理および範囲から逸脱することなく、さまざまな点で変更し得ることは、当業者には、容易に理解されるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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