(57)【特許請求の範囲】
【請求項１】
基板上に下部電極を形成する下部電極形成工程と、
前記下部電極の上に圧電体膜を積層して形成する工程であって、Ｖ族及びＶＩ族の元素群より選ばれた少なくとも１種類の金属元素が原子組成百分率で６at%以上含まれるチタン酸ジルコン酸鉛（ＰＺＴ）で構成される前記圧電体膜を形成する圧電体膜形成工程と、
前記圧電体膜の上に酸化物電極層を積層して形成する酸化物電極層形成工程と、
前記酸化物電極層の上に耐酸化性を有する貴金属を含む第１の金属電極層を形成する第１の金属電極層形成工程と、
前記第１の金属電極層の上に第２の金属電極層を積層して形成する第２の金属電極層形成工程と、
前記第２の金属電極層をワイヤーボンディングにより電子回路と接続するワイヤーボンディング工程と、を含み、
前記酸化物電極層形成工程と前記第１の金属電極層形成工程とは、前記酸化物電極層と前記第１の金属電極層とを同じ貴金属の金属元素を含んで形成し、
前記圧電体膜の圧電効果及び逆圧電効果の少なくとも一方を利用して動作する圧電体デバイスを製造する圧電体デバイスの製造方法の各工程と、
当該圧電体デバイスの製造方法により製造された圧電体デバイスを電子回路基板に実装し、ハンダ接合を行うリフロー工程と、
を備え、
前記リフロー工程の前及び後のいずれの工程においても前記圧電体膜の分極処理を実施することなく、前記リフロー工程後の前記電子回路基板を組み込んだ電子機器を製造する電子機器の製造方法。
【請求項２】
前記圧電体膜形成工程は、前記金属元素としてＮｂを６at%以上含むＮｂドープＰＺＴ膜を形成する請求項１に記載の電子機器の製造方法。
【請求項３】
前記圧電体膜形成工程は、前記圧電体膜を気相成長法によって形成する請求項２に記載の電子機器の製造方法。
【請求項４】
前記酸化物電極層形成工程は、前記酸化物電極層として、ＩＴＯ、ＬａＮｉＯ、ＩｒＯｘ、ＲｕＯｘ、ＰｔＯｘのうちいずれか（ただし、組成比を表すｘは１以上の任意の数）を積層する請求項１から３のいずれか１項に記載の電子機器の製造方法。
【請求項５】
前記第１の金属電極層形成工程は、前記第１の金属電極層を、Ｉｒ、Ｐｔ、Ｒｕ、Ｐｄのうちいずれかを含んで形成する請求項１から４のいずれか１項に記載の電子機器の製造方法。
【請求項６】
前記第２の金属電極層形成工程は、前記第２の金属電極層を、Ａｌ、Ａｕ、Ｔｉ、Ｃｕ、Ｃｒ、Ｎｉのうちいずれかを含んで形成する請求項１から５のいずれか１項に記載の電子機器の製造方法。
【請求項７】
前記酸化物電極層形成工程と前記第１の金属電極層形成工程とは、前記酸化物電極層と前記第１の金属電極層とを金属酸化物から同金属に組成を連続的に変化させてシームレスに形成する請求項１から６のいずれか１項に記載の電子機器の製造方法。
【請求項８】
前記圧電体デバイスの製造方法は、前記ワイヤーボンディング工程後に、パッケージ部材を用いて前記圧電体デバイスを前記電子回路とともにパッケージ化するパッケージ工程を有する請求項１から７のいずれか１項に記載の電子機器の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は圧電体デバイス及びその製造方法に係り、特にアクチュエータ、加速度センサ、角速度センサなど圧電体膜の圧電効果や逆圧電効果を利用して動作するデバイスの構造及びその製造技術、並びに圧電体デバイスを搭載した電子機器の製造技術に関する。
【背景技術】
【０００２】
チタン酸ジルコン酸鉛（ＰＺＴ）などの圧電体膜を用いた圧電アクチュエータや圧電センサは広く知られている（特許文献１〜５）。特許文献１は、圧電材を含む電子機器の製造工程におけるハンダリフローなどの加熱処理によって圧電材の減分極（「脱分極」とも言う。）が起こり、圧電性能が劣化する問題を指摘している（特許文献１段落０００５−０００６）。特許文献１では、加熱処理によって減分極しない耐熱性に優れた素子を得るための圧電膜の組成、応力並びに分極処理の方法が提案されている。
【０００３】
特許文献２は、１枚のシリコン基板（ウェハ）から所望の圧電特性を持つ多数の角速度センサを得るための製造方法を開示している。特許文献２では基板上に形成した多数の角速度センサのそれぞれについて抵抗検査を行い、良品と判断された角速度センサのみについて、効率よく分極処理を行う製造方法が提案されている。
【０００４】
特許文献３には、圧電薄膜を用いる角速度センサ素子の製造方法が記載されており、上部電極としてＴｉ又はＷのいずれか一方とＡｕを成膜する構成が開示されている（段落００１３、００２５）。また、特許文献３には、圧電膜を挟む上下の電極間に約２０ＶのＤＣ電圧を印加して分極ベクトルを揃える分極処理を行う旨の記載がある（段落００３１）。なお、Ｔｉ層とＡｕ層の積層からなる上部電極の構成は特許文献２の段落００５３や特許文献４の段落００２９にも記載されている。
【０００５】
特許文献５では、圧電体（ＰＺＴ）の分極処理後に形成される電極の材料として、樹脂銀導体（銀粒子をフェノール樹脂に分散させたもの）を用い、これをＰＺＴのキュリー温度よりも低い温度で硬化させることで電極を形成する構成が開示されている（段落００５２）。特許文献５に記載の構成は、キュリー温度以上の高い温度で加熱すると熱による影響で圧電体の特性が劣化する（分極が破壊する）ことを懸念したものである。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００９−１２３９７４号公報
【特許文献２】特開２００９−２４４２０２号公報
【特許文献３】特開２０１０−２４９７１３号公報
【特許文献４】特開２００６−３０８２９１号公報
【特許文献５】特開平１１−８３５００号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
特許文献１〜５に記載のように、従来は圧電膜について分極処理が必要であった。また、従来のＰＺＴやその他の材料では、デバイス化した後にハンダリフロー工程などを経ると、圧電体膜が脱分極（減分極）するため、できる限り低い温度でリフローなどのプロセス工程を進め、圧電体の特性低下を最小限に抑えるか、或いは、リフローなどの高温プロセス後に再分極の処理を行う必要があった。
【０００８】
図１３及び図１４は、従来の圧電膜（ＰＺＴ）を用いた電子機器の製造プロセスの手順を示したフローチャートである。図１３は分極処理の後にリフローを実施するフロー、図１４はリフロー後に分極処理を実施するフローである。
【０００９】
図１３の例は、シリコン（Ｓｉ）の基板上に下部電極を形成した後（ステップＳ２１０〜Ｓ２１２）、下部電極上にＰＺＴ膜を形成し所望の形状にパターニングする（ステップＳ２１４）。その上に上部電極を形成してパターニングを行って目的の積層構造を形成した後に（ステップＳ２１６）、シリコン層を所望の形状及び厚さに加工する（ステップＳ２１８）。その後、分極処理を行い（ステップＳ２２０）所要の分極状態を達成する。分極処理後、ダイシングによってウェハから個別の素子単位に分離し（ステップＳ２２２）、ワイヤーボンディングによる集積回路との接続を行い（ステップＳ２２４）、パッケージ化を行う（ステップＳ２２６）。パッケージ化されたデバイスは、電子回路基板に実装され、ハンダリフロー処理が行われる（ステップＳ２２８）。こうして、デバイスが搭載された電子回路基板が作製され、その後組み立て工程を経て、最終商品（電子機器）が製造される（ステップＳ２３０）。
【００１０】
図１４では、図１３で説明したフローと同一又は類似する工程には同一のステップ番号を付した。図１４の例は、ステップＳ２２８で示した実装／リフロー／組み立て工程の後に、分極処理（ステップＳ２２９）が実施され、最終商品（電子機器）が得られる（ステップＳ２３０）。
【００１１】
図１３のパターンであれば、できるだけキュリー点の高い圧電材料を用いたり、或いは、リフローを行わない実装方法でデバイス化したり、リフロー温度をできるだけ下げるなどの工夫が必要であった。また、リフロー後に分極処理を行わないため、リフロー時に圧電性能が劣化したり、リフロー温度のバラツキがそのまま素子の性能のばらつきになるなどの問題があった。
【００１２】
一方、図１４のパターンであれば、最終工程にて分極処理を行わなければならないため、一つ一つのチップの処理が煩雑である。実際、リフロー後に分極処理の工程を行うことは非常に困難である。
【００１３】
このような観点から本願発明者は、分極処理を行わない製造プロセスを検討し、分極処理を行わなくても所定の分極状態を得られる圧電体膜の利用を着想し、その適用性を検証した。ＮｂをドープしたＰＺＴ膜は分極処理を実施しない状態（未分極）にて既に圧電定数が良好であることが特徴である（特開２０１１−７８２０３号公報）。この材料は、加熱しても容易には脱分極しないため成膜後のプロセスに温度制限がなく扱いやすい。
【００１４】
しかしながら、本願発明者が、このような圧電材料を用いた圧電体デバイスの作製を試みたところ、下部電極に重ねた圧電体膜の上に上部電極を形成してデバイス化した後に、ハンダリフローなどの加熱工程が入ると、圧電材料の脱分極はないものの、誘電率が10％程度上昇する（静電容量が変化する）傾向が見られた。加熱工程によって上昇した誘電率は、下部電極と上部電極との間に高い電圧を印加して分極処理（再分極処理）を行うことにより低下して、元の値に近づく。しかし、このような再分極処理を実施しても、加熱工程前の元の値に完全に戻すことはできない。そのため素子の設計や性能のバラツキの原因となる。このような課題は従来知られていない新たな課題であり、その原因も把握されていない。
【００１５】
本発明はこのような事情に鑑みてなされたものであり、上記の新たな課題に着目し、リフローなどの加熱工程を経ても素子の静電容量の変化が少なく、安定した性能を確保できる信頼性の高い圧電体デバイスを提供することを目的とする。また、その圧電体デバイスの製造方法並びに圧電体デバイスを搭載した電子機器の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１６】
前記目的を達成するために、本発明に係る電子機器の製造方法は、基板上に下部電極を形成する下部電極形成工程と、下部電極の上に圧電体膜を積層して形成する工程であって、Ｖ族及びＶＩ族の元素群より選ばれた少なくとも１種類の金属元素が原子組成百分率で６at%以上含まれるチタン酸ジルコン酸鉛（ＰＺＴ）で構成される圧電体膜を形成する圧電体膜形成工程と、圧電体膜の上に酸化物電極層を積層して形成する酸化物電極層形成工程と、酸化物電極層の上に耐酸化性を有する貴金属を含む第１の金属電極層を形成する第１の金属電極層形成工程と、第１の金属電極層の上に第２の金属電極層を積層して形成する第２の金属電極層形成工程と、第２の金属電極層をワイヤーボンディングにより電子回路と接続するワイヤーボンディング工程と、を含み、酸化物電極層形成工程と第１の金属電極層形成工程とは、酸化物電極層と第１の金属電極層とを同じ貴金属の金属元素を含んで形成し、圧電体膜の圧電効果及び逆圧電効果の少なくとも一方を利用して動作する圧電体デバイスを製造する圧電体デバイスの製造方法の各工程と、当該圧電体デバイスの製造方法により製造された圧電体デバイスを電子回路基板に実装し、ハンダ接合を行うリフロー工程と、を備え、リフロー工程の前及び後のいずれの工程においても圧電体膜の分極処理を実施することなく、リフロー工程後の電子回路基板を組み込んだ電子機器を製造する。
前記目的を達成するために、本発明に係る圧電体デバイスは、基板と、基板上に設けられた下部電極と、下部電極の上に積層して設けられた圧電体膜であって、Ｖ族及びＶＩ族の元素群より選ばれた少なくとも１種類の金属元素が原子組成百分率で６at%以上含まれるチタン酸ジルコン酸鉛（ＰＺＴ）で構成される圧電体膜と、圧電体膜の上に積層して設けられた酸化物電極層と、酸化物電極層の上に積層して設けられた耐酸化性を有する貴金属を含む第１の金属電極層と、第１の金属電極層の上に積層して設けられた第２の金属電極層と、第２の金属電極層にワイヤーボンディングにより接続されているワイヤーと、を備え、圧電体膜の圧電効果及び逆圧電効果の少なくとも一方を利用して動作する。
【００１７】
酸化物電極層、第１の金属電極層、第２の電極層の積層体によって上部電極が構成される。酸化物電極層は、圧電体膜からの酸素の引き抜きを抑止するとともに、密着層として機能する。第１の金属電極層は、酸素ブロック層として機能するとともに、第２の金属電極層との密着性を高める役割を果たす。第２の金属電極層はワイヤーボンディングによるワイヤーとの接続を行うための層であり、ワイヤーボンディング適性のある材料が用いられる。
【００１８】
なお、用語の解釈に際し、「Ａの上にＢを積層する」という表現は、Ａに接してＢをＡ上に直接積層する場合に限らず、ＡとＢの間に他の１又は複数の層を介在させ、Ａの上に１又は複数の層を介してＢを積層する場合も有りうる。
【００１９】
他の発明態様については、本明細書及び図面の記載により明らかにする。
【発明の効果】
【００２０】
本発明によれば、分極処理が不要であり、リフローなどの加熱工程を経ても素子の静電容量の変化が少なく、安定した性能を確保できる圧電体デバイスを得ることができる。
【図面の簡単な説明】
【００２１】
【図１】本発明の実施形態に係る圧電体デバイスの要部構成を示す模式断面図
【図２】圧電体膜のバイポーラ分極−電界ヒステリシス（Ｐ−Ｅヒステリシス）特性の一例を示す図
【図３】Ｎｂ量を変えた圧電体膜の偏り率と分極処理の要否を調べた実験結果をまとめた図表
【図４】実施例１〜４と比較例１〜７の各サンプルの条件と評価の結果をまとめた図表
【図５】真性ＰＺＴを用いたサンプルの条件と評価の結果を示す図表
【図６】本発明の実施形態に係る圧電体デバイスの構成例を示す平面図
【図７】実施形態に係る圧電体デバイスの側面図
【図８】図６中のＢ−Ｂ線に沿う断面図
【図９】駆動検出回路の構成例を示すブロック図
【図１０】角速度センサとＡＳＩＣとをパッケージ化したセンサデバイスの構造例を示す模式図
【図１１】本実施形態に係る圧電体デバイスとこれを搭載した電子機器の製造プロセスを示すフローチャート
【図１２】圧電体デバイスの製造工程の説明図
【図１３】従来の圧電体デバイスを搭載した電子機器の製造プロセスの第１例を示すフローチャート
【図１４】従来の圧電体デバイスを搭載した電子機器の製造プロセスの第２例を示すフローチャート
【発明を実施するための形態】
【００２２】
以下、添付図面に従って本発明の実施形態について詳細に説明する。
【００２３】
＜実施形態＞
図１は本発明の実施形態に係る圧電体デバイスの要部構成を示す模式断面図である。図１に示すように、本例の圧電体デバイス１は、支持層となるシリコン（Ｓｉ）などの基板２の上に、下部電極３と圧電体膜４（本例ではＮｂドープＰＺＴ膜を用いる）がこの順で積層され、圧電体膜４の上に、酸化物電極層５、その上に耐酸化性のある第１の金属電極層６が積層され、さらにその上にワイヤーボンディング適正のある第２の金属電極層７がこの順で積層して形成された積層構造体として構成されている。
【００２４】
なお、図１その他の図面に示す各層の膜厚やそれらの比率は、説明の都合上、適宜変更して描いており、必ずしも実際の膜厚や比率を反映したものではない。また、本明細書では、積層構造を表現するにあたり、基板２の表面から基板厚み方向に離れる方向を「上」として表現する。図１では基板２を水平に保持した状態で基板２の上面に、下部電極３その他の各層（３〜７）が順次重ねられている構成となっているため、重力の方向（図１の下方）を下方向としたときの上下の関係と一致している。ただし、基板２の姿勢を傾けたり、反転させたりすることも可能である。基板２の姿勢に依存する積層構造の積み重ね方向が必ずしも重力の方向を基準とする上下方向と一致しない場合についても、積層構造の上下関係を混乱なく表現するために、基板２の面を基準にして、その面から厚み方向に離れる方向を「上」と表現する。例えば、図１の上下を反転させた場合であっても、基板２上に下部電極３が形成され、その上に圧電体膜４が積層されるという表現で記述される。
【００２５】
基板２の材料としては、特に制限はなく、例えば、シリコン（Ｓｉ）、酸化シリコン、ガラス、ステンレス（ＳＵＳ）、イットリウム安定化ジルコニア（ＹＳＺ）、アルミナ、サファイヤ、ＳｉＣ，及びＳｒＴｉＯ３等を用いることができる。また、基板２としては、シリコン基板上にＳｉＯ２膜とＳｉ活性層とが順次積層されたＳＯＩ基板等の積層基板を用いてもよい。
【００２６】
下部電極３の組成は、特に制限なく、Ａｕ（金）、Ｐｔ（白金）、Ａｇ（銀）、Ｉｒ（イリジウム）、Ａｌ（アルミニウム）、Ｍｏ（モリブデン）、Ｒｕ（ルテニウム）、ＴｉＮ（窒化チタン）、ＩｒＯ２、ＲｕＯ２、ＬａＮｉＯ３、及びＳｒＲｕＯ３等の金属又は金属酸化物、及びこれらの組み合わせが挙げられる。特に、下部電極３は、白金族の金属を含む構成が好ましい。また、基板２との密着性を高めるために、密着層としてＴｉやＴｉＷなどを用いる構成が好ましく、この密着層の上に白金族の金属を積層して形成する態様がさらに好ましい。
【００２７】
圧電体膜４には、下記一般式（Ｐ−１）で表される１種又は複数種のペロブスカイト型酸化物からなる（不可避不純物を含んでいてもよい。）圧電体膜が用いられる。 
【００２８】
Ｐｂａ（Ｚｒｂ１Ｔｉｂ２Ｘｂ３）Ｏ３・・・（Ｐ−１）
（式（Ｐ−１）中、ＸはＶ族及びＶＩ族の元素群より選ばれた少なくとも１種の金属元素である。ａ＞０、ｂ１＞０、ｂ２＞０、ｂ３＞０。ａ≧１．０であり、かつｂ１＋ｂ２＋ｂ３＝１．０である場合が標準であるが、これらの数値はペロブスカイト構造を取り得る範囲内で１．０からずれてもよい。）
一般式（Ｐ−１）で表されるペロブスカイト型酸化物は、ｂ３＝０のときチタン酸ジルコン酸鉛（ＰＺＴ）であり、ｂ３＞０のとき、ＰＺＴのＢサイトの一部をＶ族及びＶＩ族の元素群より選ばれた少なくとも１種の金属元素であるＸで置換した酸化物である。 
【００２９】
Ｘは、ＶＡ族、ＶＢ族、ＶＩＡ族、及びＶＩＢ族のいずれの金属元素でもよく、Ｖ，Ｎｂ，Ｔａ，Ｃｒ，Ｍｏ，及びＷからなる群より選ばれた少なくとも１種であることが好ましい。
【００３０】
〔成膜方法について〕
圧電体膜４の成膜方法としては気相成長法が好ましい。例えば、スパッタ法の他、イオンプレーティング法、ＭＯＣＶＤ法（有機金属気相成長法）、ＰＬＤ法（パルスレーザー堆積法）など、各種の方法を適用し得る。また、気相成長法以外の方法（例えば、ゾルゲル法など）を用いることも考えられる。
【００３１】
本実施形態では、ＮｂをドープしたＰＺＴ膜を用いる例を説明する。以下、圧電体膜４を「ＮｂドープＰＺＴ膜」と呼ぶ場合がある。ＮｂドープＰＺＴ膜（圧電体膜４）の上に、酸化物電極層５、耐酸化性の第１の金属電極層６及びワイヤーボンディング適性のある第２の金属電極層７の積層構造からなる上部電極８が形成される。つまり、上部電極８は、圧電体膜４との界面に配置される第１層目の酸化物電極層５、第２層目の耐酸化性第１の金属電極層６、第３層目の第２の金属電極層７が積層された積層構造を有する。上部電極８を構成する各層（５〜７）それぞれの役割は次の通りである。
【００３２】
第１層目の酸化物電極層５は、圧電体膜４との界面に設置され、ＮｂドープＰＺＴ膜からの酸素の引き抜きを防ぐ役割を果たす。また、ＮｂドープＰＺＴ膜が酸化物であり、酸化物電極層５も酸化物であることから、これら酸化物／酸化物の積層のため密着性がよく、酸化物電極層５は密着層の働きをする。酸化物電極層５として、例えば、ＩＴＯ、ＬａＮｉＯ、ＩｒＯｘ、ＲｕＯｘ、ＰｔＯｘのうちいずれか（ただし、組成比を表すｘは１以上の任意の数）を用いることができる。
【００３３】
なお、従来のＰＺＴ（Ｎｂがドープされていない真性ＰＺＴ）膜との界面に設けられる電極層として、Ｔｉなどが用いられることが多い。しかし、Ｔｉは容易に酸化するため、薄くても絶縁体となり、圧電駆動やセンシングに影響を及ぼすという欠点がある。また、Ｔｉが酸化する際にＰＺＴから酸素の引き抜きを引き起こし、ＰＺＴの圧電特性が変わりやすいという問題がある。この点、本実施形態における酸化物電極層５は、そのような問題が発生しない。
【００３４】
上部電極８の第２層目には、第１層目の酸化物電極層５の上に重ねて、酸化しにくい第１の金属電極層６が設けられる。この第１の金属電極層６は、酸化物電極層５や圧電体膜４から拡散してくる酸素をブロックし（酸素原子の移動を阻止し）、かつ、第３層目の第２の金属電極層７との密着性を保つ役割を果たす。第１の金属電極層６に用いる「酸化しにくい金属（耐酸化性の金属）」として、Ｉｒ、Ｐｔ、Ｒｕ、Ｐｄなどの貴金属が好ましい。
【００３５】
また、第１層目にＩｒやＲｕなどの酸化物を用い、第２層目に第１層目と同じ金属（ＩｒやＲｕ）を用いる構成も好ましい。さらに、その際に、気相成長法などでの反応性ガス中で金属酸化物を形成し、反応性ガスを抜いた状態で金属を形成するなど、第１層目と第２層目とを連続的に（シームレスに）形成してもよい。例えば、Ｉｒの酸化物（ＩｒＯｘ；ｘは１以上の任意の数）とＩｒをシームレスに成膜することができる。
【００３６】
第３層目の第２の金属電極層７は、ワイヤーボンディングや異方性導電膜（ＡＣＦ；anisotropic conductive film）などを利用して、ＡＳＩＣ（Application Specific Integrated Circuit）や他の電子回路（リード配線パターンなどを含む）と電気的な接続を行うための層である。そのため、この第３層目はワイヤーボンディング性に優れた材料であることが必要である。条件としては比較的、低融点の金属が好ましい。目安として、融点が１５００度以下の金属が望ましく、例えば、第２の金属電極層７は、Ａｌ、Ａｕ、Ｔｉ、Ｃｕ、Ｃｒ、Ｎｉのうちいずれかを含むものである構成が好ましい。
【００３７】
上部電極８を構成するそれぞれの層（符号５〜７）の厚みは特に制限はないが、第１層目の酸化物電極層５（密着層）と第２層目の耐酸化性金属電極層（第1の金属電極層６、酸素ブロック層）は５ｎｍ（ナノメートル）以上、好ましくは、１０ｎｍ以上あればよい。
【００３８】
第３層目の第２の金属電極層７はワイヤーボンディングなどを打つために厚い方が好ましく、５０ｎｍ以上が好ましい。ただし、あまり厚くなりすぎると、密着性が悪くなる懸念があるため、第２の金属電極層７は１０００ｎｍ以下が好ましい。
【００３９】
図１には示されていないが、最上層の第２の金属電極層７は、図示せぬワイヤー（ボンディングワイヤー、図１０の符号１２０）を介して電子回路（図１中図示せず、図１０の符号９０）に接続される。
【００４０】
＜圧電体膜の特性について＞
図２は、圧電体膜４のバイポーラ分極−電界ヒステリシス（Ｐ−Ｅヒステリシス）特性を示したものである。図２の横軸は駆動電圧（電界）、縦軸は分極を示す。なお、横軸の駆動電圧は、圧電体膜の電圧印加方向の厚みと電界の積で表されるため、駆動電圧の値を圧電体の厚みで除算すれば電界の値となる。図２中の「Ｖ１」は、正電界側の抗電界Ｅｃ１と圧電体膜の電圧印加方向の厚みとの積であり、「Ｖ２」は、負電界側の抗電界Ｅｃ２と圧電体膜の電圧印加方向の厚みとの積である。
【００４１】
図２に示すように、ＮｂドープＰＺＴ膜は、負電界側と正電界側とにそれぞれ抗電界点を有し、分極を示すｙ軸に対して非対称な（正電界側に偏った）Ｐ−Ｅヒステリシス特性を有する。図２において、負電界側の抗電界Ｅｃ１と正電界側の抗電界Ｅｃ２とは｜Ｅｃ１｜＜Ｅｃ２の関係がある。このように正電界側に偏った非対称Ｐ−Ｅヒステリシスを有する圧電体膜では、正電界を印加した場合は抗電界Ｅｃ２が大きいため分極されにくく、負電界を印加した場合は抗電界Ｅｃ１の絶対値が小さいため分極されやすい。
【００４２】
Ｐ−Ｅヒステリシスの「偏り率」を以下の〔式１〕で定義すると、図２に示されるＰ−Ｅヒステリシスの偏り率は約７６％である。
【００４３】
〔式１〕  （Ｅｃ２＋Ｅｃ１）／（Ｅｃ２―Ｅｃ１）×１００ （％）  …（１）
このように、Ｐ−Ｅヒステリシスカーブが全体的に右に（正電界側に）偏った形となる圧電体膜４は分極処理を実施しない状態で、予め分極されている。
【００４４】
なお、本実施形態では正電界側に偏ったＰ−Ｅヒステリシス特性を有しているため〔式１〕で計算される値が「偏り率」となるが、逆に負電界側に偏ったＰ−Ｅヒステリシス特性を有している圧電体においては、偏り率は〔式１〕で得られる値の絶対値となる。
【００４５】
＜Ｎｂドープ量と偏り率、並びに分極処理の要否について＞
偏り率は圧電体膜におけるＮｂドープ量と相関がある。図３はＮｂ量を変えた圧電体膜の偏り率と分極処理の要否を調べた実験結果をまとめた表である。Ｎｂ量は原子組成百分率（at%）で表している。Ｎｂ量「０」はＮｂがドープされていない真性ＰＺＴを意味している。表に記載したように、偏り率が１０％以上、すなわちＮｂ量が６［at%］以上で分極処理が不要であることがわかる。
【００４６】
なお、Ｎｂ量の上限については、実用に適した圧電体膜を成膜できるか否かという観点で決定される。一般にＮｂのドープ量を増やすと圧電性能が向上するが、Ｎｂドープ量が過剰に多くなると、応力の関係でクラックが発生しやすい傾向にある。膜厚が薄ければクラックは発生しにくいため、実際に使用される圧電体膜の膜厚にも依存してＮｂのドープ量が決定される。一般的な電子機器への適用を想定した圧電アクチュエータや圧電センサの場合、Ｎｂドープ量の上限は概ね２０％程度とされる。すなわち、圧電体膜４のＮｂドープ量として、好ましくは６at%以上２０at%以下である。
【００４７】
このような圧電材料を用いることにより、従来必要とされていた分極処理が不要となる。
【００４８】
〔実施例〕
次に、実施例１〜４と比較例１〜７を説明する。図４は、実施例１〜４と比較例１〜７の各サンプルの条件と評価をまとめたものである。サンプル番号１〜６が比較例１〜６、サンプル番号７〜９が実施例１〜３、サンプル番号１０が比較例７、サンプル番号１１が実施例４に対応している。
【００４９】
サンプル番号１〜９は、圧電体膜としてＮｂを１３at%添加したＮｂドープＰＺＴを用い、上部電極の構成をそれぞれ変えたものである。サンプル番号１０，１１は、圧電体膜としてＮｂを６at%添加したＮｂドープＰＺＴを用い、上部電極の構成をそれぞれ変えたものである。各サンプルについて、リフロー（加熱処理）前の静電容量と、リフロー後の静電容量とを測定し、その変化率を調べた。また、各サンプルのワイヤーボンディング性能、分極処理の要否についても評価し、総合的な観点からデバイスとしての良否を判定した。
【００５０】
図４の表において「Ａ」は良好な評価を表し、「Ｃ」は不良或いは不適当の評価を示す記号である。総合的な評価の判定に際しては、ワイヤーボンディング性能が「Ａ」評価であること、分極処理が「不要」であること、静電容量の変化が４％未満であることの３項目をすべて満たす場合に「Ａ」と判定した。
【００５１】
なお、本明細書において、膜の積層構造を表現するにあたり、下層から上層に向かって、Ａ材料層、Ｂ材料層、Ｃ材料層の順に積層されている構成を「Ａ／Ｂ／Ｃ」という表記によって表す。つまり、「／」の前に記載された材料が下層を構成し、「／」の後ろに記載された材料が上層を構成するものとして表記する。
【００５２】
＜実施例１（サンプル番号７）＞
実施例１として以下の手順で圧電体デバイスを作製し、評価を行った。
【００５３】
（手順１）：シリコン（Ｓｉ）ウェハ上に、スパッタ法にてＴｉＷを膜厚２０ｎｍ形成し、その上に重ねてＩｒを膜厚１５０ｎｍ形成した（下部電極形成工程）。このＴｉＷ（２０ｎｍ）／Ｉｒ（１５０ｎｍ）の積層膜が下部電極となる。なお、下部電極の材料や各層の膜厚は上記の例に限定されず、様々な設計が可能である。
【００５４】
（手順２）：次に、下部電極の上に、ＮｂドープＰＺＴ膜（Ｎｂ添加量１３at%）を形成した（圧電体膜形成工程）。本実施例では、５００℃の成膜温度にてスパッタ法により、４ミクロン（μｍ）の膜厚で形成した。なお、以後、説明の便宜上、ＮｂドープＰＺＴ膜を「Ｎｂ−ＰＺＴ膜」と表記する。Ｎｂ−ＰＺＴ膜の成膜には、高周波（ＲＦ；radio frequency）マグネトロンスパッタ装置を用いた。成膜ガスは９７．５％Ａｒと２．５％Ｏ２の混合ガスを用い、ターゲット材料としてはＰｂ1.05((Ｚｒ0.52 Ｔｉ0.48)0.88 Ｎｂ0.12)Ｏ3の組成のものを用いた。成膜圧力は２．２ｍTorrとした。なお、このとき得られたＮｂ−ＰＺＴ膜中のＮｂ量は１３at％であった。
【００５５】
（手順３）：Ｎｂ−ＰＺＴ膜の上にフォトレジストを用いて上部電極用のパターンニングを形成した。
【００５６】
（手順４）：その後、上部電極の第１層目となるＩｒの酸化物（「ＩｒＯｘ」と表記する。ＩｒとＯの組成比を示すｘはゼロより大きい任意の値をとりうる。好ましくは１以上である。）を形成した。図４では「ＩｒＯ」と記載した（酸化物金属層形成工程）。ＩｒＯｘ（図１の符号５）は、Ｉｒターゲットを用いた反応性スパッタ法にて、圧力０．５Ｐａ、５０％Ａｒと５０％Ｏ２の混合ガスを用いて形成した。具体的には、Ａｒを１０ｃｃｍ（立方センチメートル／分）、Ｏ２を１０ｃｃｍの流量で導入し、室温にて成膜圧力０．５Ｐａ、高周波（ｒｆ）電源の電力６００Ｗの条件でＩｒＯｘを約１０ｎｍ形成した。
【００５７】
（手順５）：その後、同じターゲットでＡｒ１００％のガスを用い（流量１０ｃｃｍ）、圧力０．１ＰａにてＩｒ（上部電極の第２層目、図１の符号６）を２０ｎｍ形成した（耐酸化性金属層形成工程）。
【００５８】
なお、手順４のＩｒＯｘと手順５のＩｒは、不連続で形成しても構わないが、より好ましくは、ＩｒＯｘを成膜中にＯ２ガスをストップ（供給停止）させることで、徐々にＩｒＯｘからＩｒに膜を変化させることによりシームレスに成膜する方がよい。このように、連続的に成膜中の酸素を無くすことでシームレスに成膜することが可能である。これにより、密着強度がより一層高いＩｒＯｘ／Ｉｒが形成可能となる。そして、この膜ではＩｒＯｘから徐々に酸素（Ｏ）が減少していき、Ｉｒとなっている。
【００５９】
なお、金属酸化物の成膜中に酸素ガスを止めて金属酸化物から同金属に組成を連続的に変化させてシームレスに成膜することで密着性を強化する構成は、Ｉｒに限らず、他の金属材料でも同様に可能である。
【００６０】
（手順６）：次に、Ｉｒの上にＡｕ（上部電極の第３層目、図１の符号７）をＡｒ１００％、圧力０．１Ｐａにて、３００ｎｍ厚形成した（ワイヤーボンディング適性金属層形成工程）。
【００６１】
（手順７）：上記得られた基板をリフトオフにて上部電極のパターンを作製した。
【００６２】
（手順８）：こうして得られた基板の上部電極（４００ミクロンφ）と下部電極の間の静電容量を測定した。さらに、リフロー工程を想定して、大気中にて２６０℃のアニール工程を行った。リフロー前後（実際にはアニール工程の前後）での静電容量の比較を行い、変化率を算出した。この実施例１のサンプル（サンプル番号７）は静電容量の変化率が１．３％と良好であった。
【００６３】
（手順９）：次に、Ａｕ線とＡｌ線のそれぞれのワイヤーを用いたボンディングによる配線を行い、ボンディング適性を調べた。実施例１のサンプル（サンプル番号７）は良好であった。
【００６４】
（手順１０）：また、Ｎｂ−ＰＺＴの状態は、そのヒステリシス特性から分極された状態であった。
【００６５】
＜実施例２（サンプル番号８）＞
実施例２では、実施例１の第３層目のＡｕに代えて、Ａｌを形成した。他の条件は実施例１と同様である。この実施例２についても、実施例１と同様、リフロー前後での静電容量変化、ワイヤーボンディング適性を調べたところ、良好であった。
【００６６】
＜実施例３（サンプル番号９）＞
実施例３では、実施例１の第１層目のＩｒＯｘに代えて、ＩＴＯを形成した。その後は、酸素ブロック層（第２層目）としてＰｔを形成し、ワイヤーボンディング適性のある金属層（第３層目）としてＡｌを用いた。このサンプル（サンプル番号９）も実施例１と同様、リフロー前後での静電容量変化、ワイヤーボンディング適性を調べたところ、良好な特性を示した。
【００６７】
＜実施例４（サンプル番号１１）＞
実施例４では、実施例１の圧電体膜に代えて、Ｎｂ量を６at%にしたＮｂ−ＰＺＴ膜を用い、同様の実験を行った。実施例４のサンプル（サンプル番号１１）も実施例１と同様、リフロー前後での静電容量変化、ワイヤーボンディング適性を調べたところ、良好な特性を示した。
【００６８】
＜比較例１（サンプル番号１）＞
実施例１と同様に、Ｓｉウェハ上に下部電極とＮｂ量１３at%のＮｂ−ＰＺＴ膜（４ミクロン厚）を形成した基板を用意し、上部電極の第１層目にＴｉＷ（２０ｎｍ）、第２層目にＡｕ（３００ｎｍ）形成した。このサンプル（サンプル番号１）は２６０℃のリフロー前後で大きく静電容量が変わってしまった（変化率１３．５％）。このようにサンプルの静電容量が大きく変化してしまうサンプルは、熱処理の温度分布によりばらつきが生じる。また、商品として使用中のデバイスの性能がばらつく原因になるため不適当である。なお、Ｎｂ−ＰＺＴを用いた比較例の上部電極のものは、リフロー処理後も分極されているので、従来のデバイスのような再分極処理は不要である。
【００６９】
＜比較例２〜７＞
同様に、上部電極に関して、いくつかの電極構造にて比較例２〜７のサンプル（サンプル番号２〜７）を作製し、評価を行った。
【００７０】
比較例２〜７に示された構成のものは、リフロー後の静電容量が初期値と大きく異なるものである。これは、設計上問題があったり、リフロー温度のバラツキによる特性バラツキがあったりするため問題である。なお、この静電容量の変化は分極処理のような大きな電圧を印加する（4ミクロン厚の圧電体膜に対して３０Ｖ程度を印加する）ことで、ほぼ元に戻ることがわかっている。
【００７１】
原因としては明確には不明であるが、圧電体から微量の酸素が引きぬかれ上記の電極に移動し静電容量が変わっているものと推察される。
【００７２】
リフロー後の静電容量の変化に対して、これを元に戻すために分極処理のような高い電圧の印加を行うことは、製品の製造工程上、極めて困難である。
【００７３】
この点、実施例１〜４で例示したように、本発明を適用した構成によれば、リフロー後の静電容量の変化が少なく、良好にデバイスとして使用することができる。
【００７４】
＜参考例＞
さらに、参考例として、図５に真性ＰＺＴを用いたサンプルの条件と評価を示す。この参考例に係るサンプルはＮｂを添加しない真性ＰＺＴ膜に、上部電極としてＴｉ／Ａｕを形成したものである。既に説明したとおり、真性PZTは分極処理を行ってから使用する必要があり、プロセスが煩雑となる。真性ＰＺＴは成膜直後は分極されておらず、分極処理を施すことによって静電容量は一定の値となる。しかしながら、リフロー工程を経ることによって再び、成膜直後に近い静電容量になる。これは、脱分極によって膜中の分極が一部無くなっていると考えられる。実際、リフロー後に再び分極処理を施すことによって静電容量は一定の値に落ち着く。以上のことから真性ＰＺＴでの現象とＮｂ−ＰＺＴでの現象は概念が全く異なる。
【００７５】
Ｎｂ−ＰＺＴは分極処理が不要である点で真性ＰＺＴよりも有利である。ただし、真性ＰＺＴに代えてＮｂ−ＰＺＴを用いたとしても、比較例１〜７に示すような従来の上部電極の構成では、リフロー（加熱処理）後に静電容量が大きく変化してしまう。このような課題は、従来知られていない新たな課題であり、その原因も把握されていなかった。
【００７６】
本願発明者はこの新たな課題に着目し、実験を通してその原因の考察を行い、課題解決のためにＮｂ−ＰＺＴ膜から上部電極への酸素の移動を抑制する電極構造が有効であることを見出した。上述した実施形態並びに実施例１〜４で例示した上部電極を採用することにより、リフロー前後の静電容量の変化が少なく良好にデバイスとして使用できる。
【００７７】
＜応用例＞
次に、さらに具体的な圧電体デバイスの例を説明する。
【００７８】
図６は本発明の実施形態に係る圧電体デバイスの構成例を示す平面図であり、図７はその側面図である。ここでは圧電体デバイスの具体例として角速度センサを例に説明する。この角速度センサ１０は、振動型ジャイロセンサに搭載されるデバイスである。角速度センサ１０は、圧電駆動によって振動させるアーム部１２と、アーム部１２を支持するベース部１４と、を備える。説明の便宜上、図６の平面図において、紙面の横（水平）方向にｘ軸、縦方向にｙ軸、紙面に垂直な方向にｚ軸の直交ｘｙｚ軸を導入して説明する。
【００７９】
アーム部１２は、ベース部１４からｙ方向に沿って棒状に延びるように設けられている。アーム部１２はその基端部１２Ａがベース部１４に固定され、この固定された基端部１２Ａを固定端として変位する、いわゆる片持ち梁構造の振動子として機能する。このようにベース部１４からアーム部１２が延設されたセンサ形状は、例えば、シリコン（Ｓｉ）の単結晶基板から所定形状に切り出された一体的な構造物として構成することができる。
【００８０】
なお、発明の実施に際して、全体的な大きさや具体的な形状は、特に限定されない。
【００８１】
ベース部１４の厚みｔ１、デバイスの全長Ｌ１、ベース部１４の横幅Ｗ１、アーム部１２の長さＬ２、アーム部１２の厚みｔ２などの具体的数値は、製品の素子サイズ、使用する周波数など、設計仕様に応じて適宜の設計が可能である。一例として、ｔ１＝300μm、Ｌ１＝３ｍｍ、Ｗ１＝１ｍｍ、Ｌ２＝２．５ｍｍ、ｔ２＝100μmとすることができる。
【００８２】
アーム部１２は、長手方向（ｙ方向）に対して垂直な平面（ｘｚ平面）で切断したときの断面形状が略四角形（例えば、長方形や正方形）となる四角柱形状に形成される。図６中のＢ−Ｂ線に沿う断面図を図８に示す。ただし、図８では説明の便宜上、各層の膜厚については適宜修正して描いているため、膜厚の比率は必ずしも実際の膜厚の比率を反映したものではない。
【００８３】
アーム部１２は、シリコン層３０（「基板」に相当）の上に、下部電極３２、圧電体膜３４、上部電極４０がこの順で積層された積層構造を有する。本例の上部電極４０は、圧電体膜３４の上にＩｒＯ層４２（「酸化物電極層」に相当）、Ｉｒ層４４（「第１の金属電極層」に相当）、Ａｕ層４６（「第２の金属電極層」に相当）が順に積層された多層構造からなる。つまり、上部電極４０は、「ＩｒＯ／Ｉｒ／Ａｕ」の積層構造を有する。
【００８４】
図８のシリコン層３０、下部電極３２、圧電体膜３４、上部電極４０がそれぞれ図１で説明した基板２、下部電極３、圧電体膜４、上部電極８に対応しており、図８のＩｒＯ層４２、Ｉｒ層４４、Ａｕ層４６がそれぞれ図１の酸化物電極層５、第１の金属電極層６、第２の金属電極層７に対応している。
【００８５】
図６のアーム部１２には、上部電極４０のパターニングにより、駆動電極５０と検出電極（６１、６２）が分離形成される。駆動電極５０と検出電極（６１、６２）は、長手方向（Ｙ方向）に沿って平行に、かつ、互いに接触しないように各々分離して形成される。駆動電極５０を挟んで左右両側に検出電極（６１、６２）が配置される。符号６１を第１の検出電極、符号６２を第２の検出電極と呼ぶことにする。駆動電極５０と下部電極３２との間に圧電体膜３４が介在する構成によって圧電駆動用素子部が形成される。この圧電駆動用素子部は電極間に駆動電圧が印加されることで圧電体膜３４が変形し、アーム部１２を振動させる。つまり、圧電駆動用素子部は逆圧電効果を利用して動作する部分である。
【００８６】
一方、第１の検出電極６１と下部電極３２との間に圧電体膜３４が介在する構成によって第１の検出用素子部が形成される。また、第２の検出電極６２と下部電極３２との間に圧電体膜３４が介在する構成によって第２の検出用素子部が形成される。これら検出用素子部は、圧電体膜３４が変形することによって電極間に生じる電圧を検知する。つまり、検出用素子部は、圧電効果を利用して動作する部分である。
【００８７】
ベース部１４には、各電極（５０〜５２）に対応する外部接続用の端子（パッド７０〜７３）と、リード配線８０〜８３が設けられている。電極、リード配線などは、アーム部１２の中心を通るｙ軸に平行な中心線を対称軸にして概ね左右対称な線対称形状となっている。残留応力の観点から配線パターンをできるだけ対称的な形にすることが望ましいため、ダミー配線を形成して、配線パターンが対称性を高めることも可能である。
【００８８】
このような角速度センサ１０は、パッド７０〜７３を介して駆動検出回路に接続される。
【００８９】
図９は駆動検出回路９０（「電子回路」に相当）の構成例を示すブロック図である。駆動検出回路９０はＡＳＩＣで構成される。駆動検出回路９０は、角速度センサ１０の第１の検出電極６１に接続される第１の検出信号入力端子９１と、第２の検出電極６２に接続される第２の検出信号入力端子９２と、駆動電極５０に接続される駆動電圧出力端子９３と、下部電極３２に接続される共通電極端子９４と、センサ信号を出力するセンサ出力端子９６とを有する。
【００９０】
駆動電極５０、第１の検出電極６１、第２の検出電極６２、下部電極３２はそれぞれボンディングワイヤー９８-１、９８-２、９８-３、９８-４を介して、対応する端子（９１、９２、９３、９４）と接続されている。
【００９１】
駆動検出回路９０は、加算回路１０２、増幅回路１０４、移相（phase shift）回路１０６、ＡＧＣ（auto gain controller）１０８、差動増幅回路１１０、同期検波回路１１２、平滑回路１１４を備える。このような回路構成は、特開２００８−１５７７０１号公報に開示されている。第１の検出信号入力端子９１及び第２の検出信号入力端子９２から入力された信号は、いずれも加算回路１０２と差動増幅回路１１０に入力される。
【００９２】
符号９１〜９４で示す端子を介して角速度センサ１０に接続される加算回路１０２、増幅回路１０４、移相回路１０６、ＡＧＣ１０８によって移相形の発振回路が構成されている。
【００９３】
共通電極端子９４には基準電圧が与えられ、駆動電圧出力端子９３を介して下部電極３２と駆動電極５０との間に圧電駆動用の電圧（駆動電圧）を印加することによりアーム部１２を自励振動させる。このときのアーム部１２の振動方向は、アーム部１２の厚み方向（ｚ方向）である。
【００９４】
アーム部１２を自励振動させているときに、アーム部１２の長手方向（ｙ軸）の周りに角速度が生じるとコリオリ力によりアーム部１２の振動方向が変化する。かかる振動方向の変化に伴い、第１の検出信号（第１の検出電極６１から得られる信号）と、第２の検出信号（第２の検出電極６２から得られる信号）のうち、一方の出力が増加し、他方の出力が減少する、これらの信号を差動増幅回路１１０に入力し、信号量の変化量を検知することで、長手方向（ｙ軸）周りの角速度を検知することができる。差動増幅回路１１０、同期検波回路１１２、平滑回路１１４によってアーム部１２（振動子）の角速度を検出する検出回路系が構成される。
【００９５】
図１０は、角速度センサ１０とＡＳＩＣとをパッケージ部材１３０で覆ってパッケージ化したセンサデバイスの構造を示す模式図である。角速度センサ１０は、ボンディングワイヤー１２０にてＡＳＩＣ（駆動検出回路９０）に接続されている。図１０中でのボンディングワイヤー１２０は、図４の符号９８-１〜９８-４に相当するものである。なお、角速度センサ１０が接続される電子回路としては、ＡＳＩＣ（駆動検出回路９０）に限らず、リードフレームなどの配線部材に接続される形態も可能である。パッケージは、セラミックパッケージでもよいし、樹脂パッケージでもよく、その他の構造であっても構わない。また、パッケージ内は中空構造であってもよいし、密閉して真空状態としてもよいし、絶縁性の樹脂などを満たして封止した構造であってもよく、構造上特に制限はない。
【００９６】
このように角速度センサ１０とＡＳＩＣ（駆動検出回路９０）とがパッケージ部材１３０によって一体的に収容されたセンサチップ１４０がセンサデバイスとして構成される。このようなセンサチップ１４０を図示せぬ電子回路基板（例えば、ガラスエボキシ樹脂の回路基板など）に実装し、その後ハンダリフロー処理を経て、電子回路基板として完成される。
【００９７】
＜製造方法の説明＞
図１１は、本実施形態に係る圧電体デバイスとこれを搭載した電子機器の製造プロセスを示すフローチャートである。また、図１２は圧電体デバイスの製造工程の説明図である。これらの図面を参照して製造方法を説明する。
【００９８】
（工程１）：まず、シリコン（Ｓｉ）の基板２３０を準備する（図１１のステップＳ１０、図１２の（ａ）参照）。ここでは、単結晶のバルクシリコン基板（Ｓｉウエハ）を用いる例を示すが、ＳＯＩ（Silicon On Insulator）基板を用いてもよい。基板２３０は図３で説明したシリコン層３０となる部分である。
【００９９】
（工程２）：次に、基板２３０の片側面（図１２の（ａ）において上面）に下部電極３２を形成する（図１１のステップＳ１２、図１２の（ｂ）参照）。本実施例では、スパッタ法にてＴｉＷを膜厚２０ｎｍ形成し、その上に重ねてＩｒを膜厚１５０ｎｍ形成した。このＴｉＷ（２０ｎｍ）／Ｉｒ（１５０ｎｍ）の積層膜が下部電極３２となる。なお、下部電極３２の材料や各層の膜厚は上記の例に限定されず、様々な設計が可能である。
【０１００】
（工程３）：その後、下部電極３２の上にＮｂドープＰＺＴ膜（圧電体膜３４）を形成し、所望の形状にパターニングする（図１１のステップＳ１４、図１２の（ｃ）参照）。本実施例では、下部電極３２の上に、ＮｂをドープしたＰＺＴ薄膜（符号３４）を５００℃の成膜温度にてスパッタ法により、４μｍの膜厚で形成した。具体的な成膜条件は、実施例１で説明したとおりである。
【０１０１】
（工程４）：さらにこのＰＺＴ薄膜の上に、上部電極４０を形成し、目的の形状にパターニングする（図１１のステップＳ１６）。本例の上部電極４０は、ＩｒＯ／Ｉｒ／Ａｕの積層構造を有する。具体的な成膜方法について、第１実施例で説明したとおりである。
【０１０２】
（工程５）：その後、Ｓｉの基板２３０を所望の形状及び厚さに加工する（ステップＳ１８、「Ｓｉデバイス加工工程」）。
【０１０３】
（工程６）：そして、ダイシングによってウェハから個別の素子単位に分離する（ステップＳ２２、「ダイシング工程」）。
【０１０４】
（工程７）：次に、個別分離された素子をワイヤーボンディングによって集積回路との電気的な接続を行う（ステップＳ２４、「ワイヤーボンディング工程」）。
【０１０５】
（工程８）：その後、パッケージ部材によってデバイスのパッケージ化を行う（ステップＳ２６、「パッケージ工程」）。こうして、パッケージ化されたセンサデバイスが得られる。
【０１０６】
（工程９）：パッケージ化されたデバイスは、電子回路基板に実装され（「実装工程」）、リフロー処理が行われる（「リフロー工程」、ステップＳ２８）。リフローは、表面実装技術として公知の技術であり、プリント基板などの回路基板上に電子部品を実装する際に、電子部品を予めハンダペーストを塗布した基板上に載せ、加熱処理を行ってハンダ接合を一括で行う工程である。もちろん、本例のデバイスに限らず、電子回路基板には、他の様々な電子部品を実装することができ、各電子部品はリフローによって電子回路基板に固定（ハンダ接合）される。こうして、デバイスが搭載された電子回路基板が作製される。その後、電子機器の組み立て工程にて電子回路基板の組み付けが行われ（ステップＳ２８）、最終商品（電子機器）が製造される（ステップＳ３０）。
【０１０７】
ここでいう電子機器としては、例えば、携帯電話、デジタルカメラ、パソコン、デジタル音楽プレーヤ、ゲーム機、電子内視鏡などの医療機器その他の様々な機器が可能であり、機器の対象を特に制限するものではない。
【０１０８】
図１１に示したプロセスフローと、図１３及び図１４に示した従来のプロセスフローとを比較すると明らかなように、本実施形態によるプロセスフロー（図１１）は「分極処理」の工程が省略されている。
【０１０９】
本実施形態によれば、ＮｂドープＰＺＴ膜を採用したことで、従来の分極処理が不要とっている。また、本実施形態によればリフロー後の静電容量の変化を抑制することができ、再分極の処理も不要である。本実施形態によれば、リフローによって圧電性能を劣化させることが無いため、デバイス性能のばらつきが抑えられ、センサ性能の安定性を確保できる。このため、従来の構成と比較して、センサの精度が上がり、センサの用途も広がる。
【０１１０】
＜変形例１＞
図６に示した角速度センサに限らず、特許文献２に記載されているような複数本のアーム部を有する角速度センサを構成することもできる。また、駆動用アクチュエータ（逆圧電効果を利用）と、センサ用圧電体（圧電効果を利用）とが用いられるセンサに限らず、圧電効果のみを利用するセンサ素子や、逆圧電効果のみを利用するアクチュエータ素子について、本発明を適用することも可能である。
【０１１１】
本発明の圧電体デバイスの用途は、角速度センサ、加速度センサ、圧力センサ、アクチュエータ、発電デバイスなど、様々な用途があり得るが、特に、微小な電圧駆動領域や微小電圧のセンシングにおいて効果を発揮する。
【０１１２】
＜変形例２＞
上記実施形態では、加熱工程としてリフローを説明したが、リフロー以外にも高温焼成など、他の加熱プロセスについても同様に対応可能である。
【０１１３】
＜変形例３＞
上記実施形態では、ＮｂドープＰＺＴ膜を例に説明したが、Ｎｂ以外にも、Ｖ族及びＶＩ族の元素群より選ばれた少なくとも１種の金属元素ＸをドープしたＰＺＴ膜についても、かかる圧電体膜と上部電極との間の酸素の移動を阻止するという同様の課題解決の原理により、本発明を適用することができる。
【０１１４】
また、上部電極８を構成する酸化物電極層５、第１の金属電極層６、第２の金属電極層７の各層の材料についても、各層それぞれの目的の役割を果たす範囲で様々な材料を選択することができる。
【０１１５】
本発明は以上説明した実施形態に限定されるものではなく、本発明の技術的思想内で当該分野の通常の知識を有するものにより、多くの変形が可能である。
【０１１６】
＜開示する発明の各種態様＞
上記に詳述した実施形態についての記載から把握されるとおり、本明細書では以下に示す発明を含む多様な技術思想の開示を含んでいる。
【０１１７】
（第１態様）：基板と、基板上に設けられた下部電極と、下部電極の上に積層して設けられた圧電体膜であって、Ｖ族及びＶＩ族の元素群より選ばれた少なくとも１種類の金属元素が原子組成百分率で６at%以上含まれるチタン酸ジルコン酸鉛（ＰＺＴ）で構成される圧電体膜と、圧電体膜の上に積層して設けられた酸化物電極層と、酸化物電極層の上に積層して設けられた耐酸化性を有する貴金属を含む第１の金属電極層と、第１の金属電極層の上に積層して設けられた第２の金属電極層と、第２の金属電極層にワイヤーボンディングにより接続されているワイヤーと、を備え、圧電体膜の圧電効果及び逆圧電効果の少なくとも一方を利用して動作する圧電体デバイス。
【０１１８】
この態様によれば、基板上に基板面に近い側から、下部電極、圧電体膜、酸化物電極層、第１の金属電極層、第２の金属電極層が順に積層して形成された積層構造体を有する。酸化物電極層、第１の金属電極層、第２の金属電極層の積層構造により上部電極が構成される。上部電極と下部電極との間に圧電体膜が介在する構造によって、圧電体膜の圧電効果及び逆圧電効果の少なくとも一方を利用して動作する圧電素子部が構成される。
【０１１９】
酸化物電極層は、圧電体膜からの酸素の引き抜きを防止する役割を果たすとともに、圧電体膜と上部電極との密着性を高める密着層として機能する。
【０１２０】
第１の金属電極層は、圧電体膜から第２の金属電極層への酸素原子の移動を抑止する酸素ブロック層として機能する。これにより、圧電体膜の組成変化や上部電極の構造変化、密着性の低下などが防止され、リフローなどの加熱後の静電容量の変化が抑制される。
【０１２１】
第２の金属電極層はワイヤーボンディングによって電子回路と接続されることになるため、ワイヤーと相性（ワイヤーボンディング性能）を考慮した材料が用いられる。
【０１２２】
この態様によれば、分極処理が不要であり、加熱しても静電容量の変化（圧電性能の劣化）の少ない圧電体デバイスを実現することができる。また、本態様で用いる圧電体膜は良好な圧電特性を有し、アクチュエータ、センサ、発電デバイスなど、圧電変位（変形）を伴って動作する各種用途に用いることができる。
【０１２３】
（第２態様）：第１態様に記載の圧電体デバイスにおいて、圧電体膜が金属元素としてＮｂを６at%以上含むＮｂドープＰＺＴ膜である構成とすることができる。
【０１２４】
（第３態様）：第２態様に記載の圧電体デバイスにおいて、圧電体膜が気相成長法によって形成されたものとすることができる。
【０１２５】
気相成長したＮｂドープＰＺＴ膜は、成膜した状態で既に分極した状態であり、従来の真性ＰＺＴで必要とされていた分極処理を行う必要がない。
【０１２６】
（第４態様）：第１態様から第３態様のいずれか１項に記載の圧電体デバイスにおいて、酸化物電極層が、ＩＴＯ、ＬａＮｉＯ、ＩｒＯｘ、ＲｕＯｘ、ＰｔＯｘのうちいずれか（ただし、組成比を表すｘは１以上の任意の数）である構成とすることができる。
【０１２７】
（第５態様）：第１態様から第４態様のいずれか１項に記載の圧電体デバイスにおいて、第１の金属電極層が、Ｉｒ、Ｐｔ、Ｒｕ、Ｐｄのうちいずれかを含むものである構成とすることができる。
【０１２８】
（第６態様）：第１態様から第５態様のいずれか１項に記載の圧電体デバイスにおいて、第２の金属電極層が、Ａｌ、Ａｕ、Ｔｉ、Ｃｕ、Ｃｒ、Ｎｉのうちいずれかを含むものである構成とすることができる。
【０１２９】
一般的なボンディングワイヤーはＡｕ、Ｃｕ、Ａｌなどであるため、これらワイヤーとの接合性を考慮した場合、第２の金属電極層にはＡｌ、Ａｕ、Ｔｉ、Ｃｕ、Ｃｒ、Ｎｉなどの材料を用いることが好ましい。
【０１３０】
（第７態様）：第１態様から第６態様のいずれか１項に記載の圧電体デバイスにおいて、酸化物電極層と第１の金属電極層とが同じ金属元素を含む構成とすることができる。
【０１３１】
（第８態様）：第７態様に記載の圧電体デバイスにおいて、酸化物電極層と第１の金属電極層とがシームレスに形成されている構成とすることができる。
【０１３２】
かかる態様によれば、密着性がより一層強化される。
【０１３３】
（第９態様）：第１態様から第８態様のいずれか１項に記載の圧電体デバイスにおいて、ワイヤーを介して圧電体デバイスと接続されている電子回路を備え、圧電体デバイスは電子回路とともにパッケージ部材によってパッケージ化されている構成とすることができる。
【０１３４】
かかる態様によれば、リフローなどの加熱工程の影響を受けにくい、デバイス性能の安定した圧電体デバイスを提供することができる。
【０１３５】
（第１０態様）：基板上に下部電極を形成する下部電極形成工程と、下部電極の上に圧電体膜を積層して形成する工程であって、Ｖ族及びＶＩ族の元素群より選ばれた少なくとも１種類の金属元素が原子組成百分率で６at%以上含まれるチタン酸ジルコン酸鉛（ＰＺＴ）で構成される圧電体膜を形成する圧電体膜形成工程と、圧電体膜の上に酸化物電極層を積層して形成する酸化物電極層形成工程と、酸化物電極層の上に耐酸化性を有する貴金属を含む第１の金属電極層を形成する第１の金属電極層形成工程と、第１の金属電極層の上に第２の金属電極層を積層して形成する第２の金属電極層形成工程と、第２の金属電極層をワイヤーボンディングにより電子回路と接続するワイヤーボンディング工程と、を含み、圧電体膜の圧電効果及び逆圧電効果の少なくとも一方を利用して動作する圧電体デバイスを製造する圧電体デバイスの製造方法。
【０１３６】
（第１１態様）：第１０態様に記載の圧電体デバイスの製造方法において、ワイヤーボンディング工程後に、パッケージ部材を用いて圧電体デバイスを電子回路とともにパッケージ化するパッケージ工程を有する構成とすることができる。
【０１３７】
（第１２態様）：第１０態様又は第１１態様に記載の圧電体デバイスの製造方法の各工程と、当該圧電体デバイスの製造方法によって製造された圧電体デバイスを電子回路基板に実装し、ハンダ接合を行うリフロー工程と、を有し、リフロー工程の前及び後のいずれの工程においても圧電体膜の分極処理を実施することなく、リフロー工程後の電子回路基板を組み込んだ電子機器を製造する電子機器の製造方法。
【符号の説明】
【０１３８】
１…圧電体デバイス、２…基板、３…下部電極、４…圧電体膜、５…酸化物電極層、６…第１の金属電極層、７…第２の金属電極層、８…上部電極、１０…角速度センサ、１２…アーム部、３０…シリコン層、３２…下部電極、３４…圧電体膜、４０…上部電極、４２…ＩｒＯ層、４４…Ｉｒ層、４６…Ａｕ層、５０…駆動電極、６１…検出電極、６２…検出電極、９０…駆動検出回路、９８-１，９８-２，９８-３，９８-４…ワイヤー、１２０…ワイヤー、１３０…パッケージ部材、２３０…基板
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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