(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板上に形成された第１のバリア層と、
前記第１のバリア層上に形成された電子走行層であって、ＩｎaＧａ1-aＡｓ（０＜ａ≦１）で構成された電子走行層と、
前記電子走行層上に形成された第２のバリア層と
を備える半導体デバイスであって、
前記第１のバリア層は、ＩｎxＡｌ1-xＡｓ層を有し、
前記第１および前記第２のバリア層は共に、前記電子走行層と接するＡｌyＧａ1-yＡｓzＳｂ1-z層と、前記ＡｌyＧａ1-yＡｓzＳｂ1-z層と接するＩｎxＡｌ1-xＡｓ層とを有する積層構造であり、
前記積層構造中には、ドナー不純物がドープされていることを特徴とする半導体デバイス。
【請求項２】
前記半導体基板は、格子定数の値が、前記半導体基板の半導体材料の値から前記電子走行層の値まで、段階的に又は連続的に近づくように組成制御されたＩｎxＡｌ1-xＡｓ層またはＩｎxＡｌ1-x-ｙＧａｙＡｓ層を備えていることを特徴とする請求項１に記載の半導体デバイス。
【請求項３】
前記電子走行層と接するＡｌyＧａ1-yＡｓzＳｂ1-z層にドナー不純物がドープされていることを特徴とする請求項１又は２に記載の半導体デバイス。
【請求項４】
前記ドナー不純物がＳｎであることを特徴とする請求項３に記載の半導体デバイス。
【請求項５】
前記ＡｌyＧａ1-yＡｓzＳｂ1-z層は、Ａｌ組成ｙが０．３以上０．８以下であることを特徴とする請求項１から４のいずれかに記載の半導体デバイス。
【請求項６】
前記ＡｌyＧａ1-yＡｓzＳｂ1-z層の膜厚は、１ｎｍ以上５０ｎｍ以下であることを特徴とする請求項１から５のいずれかに記載の半導体デバイス。
【請求項７】
前記第２のバリア層上にキャップ層が形成されていることを特徴とする請求項１から６のいずれかに記載の半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体デバイスに関し、より詳細には、衛星放送用の送受信用増幅素子や高速データ転送用素子として好適な高電子移動度トランジスタ（Ｈｉｇｈ  Ｅｌｅｃｔｒｏｎ  Ｍｏｂｉｌｉｔｙ  Ｔｒａｎｓｉｓｔｏｒ；ＨＥＭＴ）や、高感度な磁気センサなどの半導体デバイスに関する。
【背景技術】
【０００２】
一般に、衛星放送の送受信用増幅素子等に代表されるＧＨｚ帯の高周波素子として、ＨＥＭＴが知られている。代表的なものには、ＧａＡｓ層を電子走行層として用いたものがある(ＧａＡｓ系ＨＥＭＴ)。それはＧａＡｓ基板上に、電子走行層であるＧａＡｓと電子供給層であるＡｌＧａＡｓのヘテロ接合を形成し、そのヘテロ接合界面に蓄積する２次元電子ガス層を利用したものである。ＧａＡｓはＳｉに比べ、電子移動度や電子飽和速度が高いため、ＨＥＭＴを高速で動作させることができる。【０００３】
ここで、Ｍｅｔａｍｏｒｐｈｉｃ−ＨＥＭＴ（ｍＨＥＭＴ)は、基板材料と電子走行層の格子定数が大きく異なっているＨＥＭＴである。そして、格子定数が基板と電子走行層とで大きく異なる場合、基板上に電子層走行層を直接形成すると、格子欠陥が発生してしまい、高い電子移動度を得ることができないという問題があり、これを緩和することが重要である。また、ｍＨＥＭＴでは、電子供給層と電子走行層のヘテロ界面のΔＥｃが大きいほど、電子走行層の電子濃度の最大値は大きくなり、素子特性の向上に寄与する。さらにΔＥｃは、電子走行層内の電子の分布にも影響を与える。ΔＥｃが小さい場合の電子の分布を図１Ａに、ΔＥｃが大きい場合の電子の分布を図１Ｂにそれぞれ示す。図１Ａでは、電子走行層と電子供給層のヘテロ界面付近に電子が集中し、ドナー不純物のドープ量を増やすほどその傾向は顕著である。それに対し図１Ｂでは、ドナー不純物のドープ量を増やしても、比較的、電子はヘテロ界面から離れたところに存在する。ヘテロ界面付近は界面ラフネスなどの影響を受けやすいので、ヘテロ界面付近に電子が集中するよりは電子がヘテロ界面から離れたところに存在する方が、電子移動度が高くなると予想される。すなわち、電子移動度はΔＥｃが大きい方が向上すると期待される。【０００４】
以上のことから、ｍＨＥＭＴにおいて、高い電子移動度のＩｎxＧａ1-xＡｓ電子走行層を得るためには、基板と電子走行層との格子定数の差を十分に緩和することと、電子供給層とのヘテロ界面のΔＥｃを大きくすることの二点が重要となっている。【０００５】
これに対し、特許文献１には、ＧａＡｓ基板またはＳｉ基板上に、ＡｌｙＧａ１−ｙＡｓＳｂ層（０．３＜y≦０．８)とＩｎｘＧａ１−ｘＡｓ層（０．２≦y≦０．９)、さらにその上にＡｌｙＧａ１−ｙＡｓＳｂ層（０．３＜y≦０．８)を順次形成する積層構造が開示されている。【０００６】
さらに非特許文献１には、ＧａＡｓ基板とＩｎ０．８Ｇａ０．２Ａｓ電子走行層の格子定数の差を緩和させるバッファ層として、段階的に格子定数を変化させたＡｌＧａＡｓＳｂステップグレーデッドバッファ層を用いた薄膜積層構造が開示されている。特許文献１及び非特許文献１の積層構造では、ＩｎＧａＡｓ電子走行層に対し、バッファ層、電子供給層いずれもＡｌＧａＡｓＳｂを用いている。ＡｌＧａＡｓＳｂはＩｎＰ系ＨＥＭＴなどで広く用いられているＩｎＡｌＡｓやＩｎＡｌＧａＡｓと比べると、電子親和力が小さいため、大きなΔＥｃを実現し得る。【０００７】
また、特許文献２には、ΔＥｃを大きくするために、電子供給層を、ＩｎＧａＡｓ電子走行層と近接するＩｎＡｌＡｓ層と、当該ＩｎＡｌＡｓ層に近接するＡｌyＧａ1-yＡｓzＳｂ1-z層（０．８≦ｙ≦１）とを有する積層構造とすることが開示されている。【０００８】
しかしながら、特許文献１及び非特許文献１の積層構造では、特に基板と電子走行層の間の格子定数の差を緩和するためのＡｌＧａＡｓＳｂバッファ層が、最低でも０．５μｍ、場合によっては１μｍ以上の膜厚を必要とする。ＡｌＧａＡｓＳｂは、ＩｎＰ系ＨＥＭＴなどで広く用いられているＩｎＡｌＡｓやＩｎＡｌＧａＡｓと比べると酸化しやすく、且つ、素子分離のためのメサエッチングやゲート電極を形成するためのＡｌＧａＡｓＳｂ表面を出すリセス選択エッチングなどが難しく、素子化プロセス工程がより困難になるという問題がある。これらの問題は、ＡｌＧａＡｓＳｂ層の膜厚が大きければ大きいほど、顕著になる。【０００９】
さらに、これらの文献に記載の積層構造では、ＩｎＧａＡｓ電子走行層の電子移動度を十分に得ることができない。図２に（Ａ)、（Ｂ)及び（Ｃ)の３種類の積層構造における、シート電子密度と規格化した電子移動度の関係を示す。シート電子密度はドナー不純物濃度を変化させることで制御したものである。（Ａ)の積層構造は、ＧａＡｓ基板上に膜厚0.6μｍのＡｌ0.53Ｇａ0.47Ａｓ０．２Ｓｂ０．８層、膜厚２０ｎｍのＩｎ０．８Ｇａ０．２Ａｓ層、膜厚３５ｎｍのＳｎをドープしたＡｌ0.53Ｇａ0.47Ａｓ０．２Ｓｂ０．８層、膜厚１０ｎｍのＩｎ０．８Ｇａ０．２Ａｓ層を順次積層したものである。（Ｂ)の積層構造は、非特許文献１に記載のもので、バッファ層としてＡｌＧａＡｓＳｂステップグレーデッド層を用いたもので、電子移動度の値は文献中の値をそのまま使用した。(Ｃ)の積層構造は、ＧａＡｓ基板上に膜厚１μｍのＩｎｘＡｌ０．３Ｇａ０．７−ｘＡｓ(ｘ＝０→０．７)グレーデッド層、膜厚３５０ｎｍのＩｎ０．７Ａｌ０．３Ａｓ層、膜厚２０ｎｍのＩｎ０．８Ｇａ０．２Ａｓ層、膜厚１６ｎｍのＳｉをドープしたＩｎ０．７Ａｌ０．３Ａｓ層、膜厚１０ｎｍのＩｎ０．８Ｇａ０．２Ａｓ層を順次積層したものである。電子移動度を比較すると、バッファ層、電子供給層ともにＡｌＧａＡｓＳｂを用いた（Ａ)及び（Ｂ)の場合は同等の値であり、バッファ層にＩｎＡｌＧａＡｓ、電子供給層にＩｎＡｌＡｓを用いた（Ｃ)の場合の方が、（Ａ)及び（Ｂ)に比べ高い電子移動度を有することがわかる。すなわち、（Ａ)及び（Ｂ)の積層構造ではＡｌＧａＡｓＳｂバッファ層の効果が、（C）の積層構造のＩｎＡｌＧａＡｓ及びＩｎＡｌＡｓバッファ層に比べ不十分であるため、ΔＥｃは大きいものの、電子移動度が低くなっていると考えられる。【００１０】
また特許文献２に記載の構成によると、ＩｎＧａＡｓ層とＡｌyＧａ1-yＡｓzＳｂ1-z層（０．８≦ｙ≦１）との間にＩｎＡｌＡｓ中間層があるため、急峻なヘテロ界面を得にくいという問題があった。【００１１】
以上のことから、ΔＥｃが大きく、電子移動度が高く、素子化プロセスが容易な薄膜積層構造はこれまで実現していなかった。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平８−３０６９０９号公報
【特許文献２】国際公開第２００８／００７３３５号
【非特許文献】
【００１３】
【非特許文献１】Ｈｉｇｈ  Ｐｅｒｆｏｒｍａｎｃｅ  Ｄｅｖｉｃｅｓ，  ２００２．  Ｐｒｏｃｅｅｄｉｎｇｓ．  ＩＥＥＥ  Ｌｅｓｔｅｒ  Ｅａｓｔｍａｎ  Ｃｏｎｆｅｒｅｎｃｅ  ｏｎ  ６−８  Ａｕｇ．  ２００２，  ｐｐ．  ３１５−３２３．
【発明の概要】
【００１４】
本発明は、このような問題点に鑑みてなされたもので、その目的は、基板材料と電子走行層との間の格子定数の差が大きく異なる場合でも、ΔＥｃが大きく、電子移動度が高く、素子化プロセスが容易な薄膜積層構造を実現し、高移動度の電子走行層の特性を生かすことのできる半導体デバイスを提供することにある。
【００１５】
このような目的を達成するために、本発明の第１の態様は、半導体基板と、前記半導体基板上に形成された第１のバリア層と、前記第１のバリア層上に形成された電子走行層であって、ＩｎaＧａ1-aＡｓ（０＜ａ≦１）で構成された電子走行層と、前記電子走行層上に形成された第２のバリア層とを備える半導体デバイスであって、前記第１のバリア層は、ＩｎxＡｌ1-xＡｓ層を有し、前記第１および前記第２のバリア層は共に、前記電子走行層と接するＡｌyＧａ1-yＡｓzＳｂ1-z層と、前記ＡｌyＧａ1-yＡｓzＳｂ1-z層と接するＩｎxＡｌ1-xＡｓ層とを有する積層構造であり、前記積層構造中には、ドナー不純物がドープされていることを特徴とする。
【００１６】
また、本発明の第２の態様は、第１の態様において、前記半導体基板は、格子定数の値が、前記半導体基板の半導体材料の値から前記電子走行層の値まで、段階的に又は連続的に近づくように組成制御されたＩｎxＡｌ1-xＡｓ層またはＩｎxＡｌ1-x-ｙＧａｙＡｓ層を備えていることを特徴とする。
【００１７】
また、本発明の第３の態様は、第１又は第２の態様において、前記電子走行層と接するＡｌyＧａ1-yＡｓzＳｂ1-z層にドナー不純物がドープされていることを特徴とする。
【００１８】
また、本発明の第４の態様は、第３の態様において、前記ドナー不純物がＳｎであることを特徴とする。
【００１９】
また、本発明の第５の態様は、第１から第４のいずれかの態様において、前記ＡｌyＧａ1-yＡｓzＳｂ1-z層は、Ａｌ組成ｙが０．３以上０．８以下であることを特徴とする。
【００２０】
また、本発明の第６の態様は、第１から第５のいずれかの態様において、前記ＡｌyＧａ1-yＡｓzＳｂ1-z層の膜厚は、１ｎｍ以上５０ｎｍ以下であることを特徴とする。
【００２１】
また、本発明の第７の態様は、第１から第６のいずれかの態様において、前記第２のバリア層上にキャップ層が形成されていることを特徴とする。
【００２３】
本発明によれば、バリア層の少なくとも一方を、電子走行層と接するＡｌyＧａ1-yＡｓzＳｂ1-z層と、当該ＡｌyＧａ1-yＡｓzＳｂ1-z層と接するＩｎxＡｌ1-xＡｓ層とを有する積層構造とし、その積層構造中にドナー不純物をドープすることにより、基板材料と電子走行層の格子定数が大きく異なる場合でも、ΔＥｃが大きく、電子移動度が高く、素子化プロセスが容易な薄膜積層構造の実現が可能となり、ＨＥＭＴや磁気センサなどを作製した際に本来の高速動作や高感度を達成しうる半導体デバイスを提供することができる。
【図面の簡単な説明】
【００２４】
【図１Ａ】図１Ａは、ΔＥｃが小さい場合の電子分布を示す図である。
【図１Ｂ】図１Ｂは、ΔＥｃが大きい場合の電子分布を示す図である。
【図２】図２は、４種類の薄膜積層構造におけるシート電子密度と規格化された電子移動度との関係を示す図である。
【図３】図３は、本発明による電界効果トランジスタを作製するための多層膜構造を示す断面図である。
【図４】図４は、本発明による高電子移動度トランジスタ（ＨＥＭＴ）を示す断面図である。
【発明を実施するための形態】
【００２５】
以下の説明では、本発明による半導体デバイスについて、電界効果トランジスタの一種である高電子移動度トランジスタ（ＨＥＭＴ）を例として説明するが、本発明の趣旨に沿うものであれば、電界効果トランジスタ（ＦＥＴ）、磁気センサ等の半導体デバイスについても同様である。
【００２６】
（本発明によるＨＥＭＴを作製するための多層膜構造）  
図３は、本発明による電界効果トランジスタを作製するための多層膜構造を示す断面図である。基板１の上に第１のバリア層２が設けられ、その上に電子走行層３が配置されている。電子走行層３の上には第２のバリア層４、キャップ層５が順次積層されている。この多層膜構造には、通常の化合物半導体薄膜を形成する手法を適用することが可能であり、分子線エピタキシー（ＭＢＥ）や有機金属化合物気相成長法（ＭＯＣＶＤ）などが用いられる。
【００２７】
基板１は、基板であれば何でも良いが、ＧａＡｓ基板、ＩｎＰ基板またはＧａＰ基板、表面に単結晶のＧａＡｓを成長させたＳｉ基板、サファイア基板などが好適である。なかでも半絶縁性で良質の単結晶基板が安価に大口径で得られるＧａＡｓ基板は、特に好ましい。ここで言う半絶縁性とは、抵抗率が１０7Ω・ｃｍ以上のものを指す。
【００２８】
単結晶基板を用いる場合、基板の面方位は（１００）、（１１１）、（１１０）等が好ましい。これらの面方位から１°から５°ずらした面方位を用いることもある。なかでも（１００）は良質の薄膜を成長させる上で最適である。通常行われるように、基板表面を平坦化させ、清浄化させる目的で、基板と同じ材質の半導体を成長させたものを本発明の基板１として使用しても良い。ＧａＡｓ基板上にＧａＡｓを成長させるのは、この最も代表的な例である。
【００２９】
さらに、基板１と電子走行層３の格子定数が大きく異なる場合には、基板１上に電子走行層３と格子定数の近い材料を用いたバッファ層を成長して、基板１として用いても良い。ここでバッファ層は、（ａ）電子走行層３と格子定数が近く、（ｂ）電子走行層３と比べて抵抗率が十分高く、（ｃ）電子走行層３と大きく格子定数の異なるＧａＡｓ等の基板上に直接積層した場合でも、欠陥の少ない平坦な表面を有していることが好ましい。この目的に合えば、基板１から電子走行層３までの間を、連続的に格子定数が変化するグレーデッドバッファ層としたり、段階的に格子定数を変化させるステップグレーデッドバッファ層としたり、あるいはそれらを組み合わせたりと様々なバッファ層を用いることができる。バッファ層の材料としてはＩｎＡｌＡｓ、ＩｎＡｌＧａＡｓ、ＡｌＧａＡｓＳｂなどが挙げられるが、より素子化プロセス工程が容易であることと、高い電子移動度が得られることから、ＩｎＡｌＡｓ及びＩｎＡｌＧａＡｓが特に好ましい。
【００３０】
第１のバリア層２は、（ａ）電子走行層３と格子定数が近く、（ｂ）電子走行層３と比べて抵抗率が十分高く、（ｃ）基板１上に直接積層した場合でも、欠陥の少ない平坦な表面を有していることが好ましい。特にＩｎxＡｌ1-xＡｓ及びＡｌyＧａ1-yＡｓzＳｂ1-zが好ましく、それぞれの単層膜を第１のバリア層２としても良いし、ＩｎxＡｌ1-xＡｓ層およびＡｌyＧａ1-yＡｓzＳｂ1-z層の積層構造を第１のバリア層２としても良い。ＩｎxＡｌ1-xＡｓ層およびＡｌyＧａ1-yＡｓzＳｂ1-z層の積層構造を第１のバリア層とすることで、欠陥の少ない平坦な表面を有するＡｌyＧａ1-yＡｓzＳｂ1-z層を形成できるため、高い電子移動度を得ることができるため好ましい。電子走行層３と接するＡｌyＧａ1-yＡｓzＳｂ1-z層と、当該ＡｌyＧａ1-yＡｓzＳｂ1-z層と接するＩｎxＡｌ1-xＡｓ層とを有する積層構造を第１のバリア層２として用いた場合、少なくとも一部にドナー不純物がドープされていても良い。ドナー不純物がドープされているとき、第１のバリア層２は電子供給層となる。
【００３１】
ＡｌyＧａ1-yＡｓzＳｂ1-z層の電子親和力は、ＩｎxＡｌ1-xＡｓ層の電子親和力よりも小さいため、ドナー不純物は電子走行層３と接するＡｌyＧａ1-yＡｓzＳｂ1-z層の少なくとも一部にドープした方が、ΔＥｃを大きくできるので好ましい。
【００３２】
この場合、ドナー不純物はドナーとして働くのであれば何でも良いが、Ｓｅ、ＴｅなどのＶＩ族元素は蒸気圧が高く取り扱いが難しいため、できればＳｉやＳｎなどのＩＶ族元素が好ましい。しかしながら、ＡｌyＧａ1-yＡｓzＳｂ1-z層に対しＳｉはアクセプタになりやすいため、特にＳｎが好ましい。
【００３３】
ＡｌyＧａ1-yＡｓzＳｂ1-z層のＡｌ組成ｙは大きいほど電子親和力が小さくなり好ましいが、大きくしすぎると電子走行層との結晶界面制御が難しく、さらにＡｌyＧａ1-yＡｓzＳｂ1-z層が酸化しやすくなるなど、デバイスの信頼性上問題となることから、０．３以上０．８以下が好ましい。
【００３４】
ＡｌyＧａ1-yＡｓzＳｂ1-z層の膜厚は、厚くし過ぎると素子化プロセスが困難になるため、１ｎｍ以上１００ｎｍ以下が好ましい。
【００３５】
ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）電子走行層３は、ゲート電極４０２（図４参照）などの制御電極にかかる電圧によって電子密度を変化させ、その電気伝導が制御される。ＩｎxＧａ1-xＡｓ（０＜ｘ≦１）電子走行層３は、Ｉｎ組成ｘが大きいほど高い電子移動度が得られるので好ましく、特に、Ｉｎ組成ｘはＧａＡｓ基板では０．２０以上１以下、ＩｎＰ基板では０．５３以上１以下であることが好ましい。このような範囲のＩｎ組成であれば、ＧａＡｓ基板の場合には既存のｐｓｅｕｄｏｍｏｒｐｈｉｃ−ＨＥＭＴ（いわゆるｐ−ＨＥＭＴ)、ＩｎＰ基板の場合には既存のＩｎＰ系ＨＥＭＴに用いられる電子走行層よりも高い電子移動度を得ることができる。電子走行層３はその厚みが薄すぎると、界面の平坦度や欠陥の影響を受けやすくなり、また厚すぎると制御電極による制御性に影響がでるため、膜厚として好ましくは２０００ｎｍ以下であり、より好ましくは、２ｎｍ以上１００ｎｍ以下、更に好ましくは、５ｎｍ以上６０ｎｍ以下である。
【００３６】
また、ＩｎxＧａ1-xＡｓ電子走行層３の電子濃度は、５×１０17ｃｍ-3以上５×１０18ｃｍ-3以下のとき、高い電子移動度を有し好ましい。しかしながら、その電子濃度は半導体デバイスのシート抵抗や高速応答性などデバイス特性上適宜決められるので、この濃度に限るものではない。
【００３７】
第２のバリア層４は、（ａ）電子走行層３と格子定数が近く、（ｂ）電子走行層３と比べて抵抗率が十分高く、（ｃ）電子走行層３上に直接積層した場合でも、欠陥の少ない平坦な表面を有していることが好ましい。特にＩｎxＡｌ1-xＡｓ及びＡｌyＧａ1-yＡｓzＳｂ1-zが好ましく、それぞれの単層膜を第２のバリア層４としても良いし、ＩｎxＡｌ1-xＡｓ層およびＡｌyＧａ1-yＡｓzＳｂ1-z層の積層構造を第２のバリア層４としても良い。膜厚は、薄すぎると絶縁性に問題があり、厚すぎるとゲート電極による電子走行層３の制御に影響を及ぼすため、好ましくは１ｎｍ以上５０ｎｍ以下、更に好ましくは２ｎｍ以上２０ｎｍ以下である。
【００３８】
電子走行層３と接するＡｌyＧａ1-yＡｓzＳｂ1-z層と当該ＡｌyＧａ1-yＡｓzＳｂ1-z層と接するＩｎxＡｌ1-xＡｓ層とを有する積層構造を第２のバリア層４として用いた場合、少なくとも一部にドナー不純物がドープされていても良い。ドナー不純物がドープされているとき、第２のバリア層４は電子供給層となる。
【００３９】
ＡｌyＧａ1-yＡｓzＳｂ1-z層の電子親和力は、ＩｎxＡｌ1-xＡｓ層の電子親和力よりも小さいため、ドナー不純物は電子走行層３と接するＡｌyＧａ1-yＡｓzＳｂ1-z層の少なくとも一部にドープした方が、ΔＥｃを大きくできるので好ましい。
【００４０】
この場合、ドナー不純物はドナーとして働くのであれば何でも良いが、Ｓｅ、ＴｅなどのＶＩ族元素は蒸気圧が高く取り扱いが難しいため、できればＳｉやＳｎなどのＩＶ族元素が好ましい。しかしながら、ＡｌyＧａ1-yＡｓzＳｂ1-z層に対しＳｉはアクセプタになりやすいため、特にＳｎが好ましい。
【００４１】
ＡｌyＧａ1-yＡｓzＳｂ1-z層のＡｌ組成ｙは大きいほど電子親和力が小さくなり好ましいが、大きくしすぎると電子走行層との結晶界面制御が難しく、さらにＡｌyＧａ1-yＡｓzＳｂ1-z層が酸化しやすくなるなど、デバイスの信頼性上問題となることから、０．３以上０．８以下が好ましい。
【００４２】
参考までに、ＡｌyＧａ1-yＡｓzＳｂ1-z層の膜厚は、厚くし過ぎると素子化プロセスの観点から、素子化が困難になるため、１ｎｍ以上１００ｎｍ以下が好ましい。
【００４３】
キャップ層５は、上述した第２のバリア層４上に形成されるものであり、主たる目的はその下の層の酸化による変質を抑制するためのものである。従って、この目的に適合すれば、材料は任意に選択することができる。従って、半導体膜、ポリマー膜、絶縁膜が好適に用いることができる。また、第２のバリア層４とキャップ層５を兼用して１層としても構わない。しかし、上述した電子供給層３や第２のバリア層４と同一の成膜手順を経た方が、その下にある層の酸素への暴露を防止できるため、通常は半導体膜を用いる。キャップ層として用いることができる半導体膜としては、電子走行層３と同じ材料を用いることが多く、特にＩｎＧａＡｓが用いられる。キャップ層５の膜厚は、好ましくは、１ｎｍ以上５０ｎｍ以下である。
【実施例１】
【００４４】
ここで、本発明によるＨＥＭＴを作製するための多層膜構造を作製した実施例１について述べる。【００４５】
多層膜構造の作製には、分子線エピタキシー法（ＭＢＥ法）を用いた。まず、半絶縁性のＧａＡｓ（１００）基板にＡｓを照射しながら６３０℃に加熱して表面酸素を脱離させる。そのまま、基板温度を５８０℃に下げた後、膜厚１００ｎｍのＧａＡｓバッファ層を成長する。次に基板温度を４００℃に下げた後、膜厚１０００ｎｍのＡｌ0.45ＩｎxＧａ0.55-xＡｓ（ｘ＝０→０．５５）グレーデッドバッファ層、膜厚２５０ｎｍのＩｎ0.55Ａｌ0.45Ａｓバッファ層を成長した。さらに、基板温度を４５０℃に上げた後、第１のバリア層２として膜厚１００ｎｍのＩｎ0.55Ａｌ0.45Ａｓ層、電子走行層３として膜厚２０ｎｍのＩｎ0.56Ｇａ0.44Ａｓ層、第２のバリア層４として膜厚４ｎｍのＡｌ0.5Ｇａ0.5Ａｓ0.5Ｓｂ0.5層、Ｓｎのデルタドープ層、膜厚４ｎｍのＡｌ0.5Ｇａ0.5Ａｓ0.5Ｓｂ０．５層、膜厚８ｎｍのＩｎ0.55Ａｌ0.45Ａｓ層、最後にキャップ層５として膜厚１０ｎｍのＩｎ0.56Ｇａ0.44Ａｓ層を逐次成長した。【００４６】
ここでＳｎのデルタドープ層は、ドーパントＳｎとＶ族元素Ａｓ、Ｓｂを同時に照射して形成した層である。ＩＩＩ族元素を照射しないため、薄膜の成長は進行しない状態でのドーピングとなる。その結果、Ｓｎのデルタドープ層の膜厚は限りなくゼロに近く、厳密には数原子層程度の膜厚である。つまり、数原子層の膜厚のＳｎドープＡｌ0.5Ｇａ0.5Ａｓ0.5Ｓｂ0.5層が存在することになる。【００４７】
ホール測定の結果、電子移動度１０５００ｃｍ２／Ｖｓ、シート電子密度３．１９×１０12／ｃｍ2と非常に高い電子移動度を得ることができた。【００４８】
ここで、比較のため第２のバリア層４の材料を変えたときの膜特性を表１に示す。最も左側に記載されている層が、電子走行層３と接する層で、最も右側に記載されている層が、キャップ層５と接する層である。【００４９】
【表１】
0005451750.tif 000002
【００５０】
表１の結果からも、電子走行層３とＡｌＧａＡｓＳｂ層との間の距離が小さいほど電子移動度は高く、特に電子走行層３にＡｌＧａＡｓＳｂ層を接した本発明の構造は最も電子移動度が高く、本発明の効果が明らかである。【００５１】
この効果は、電子供給層へのドナー不純物のドープ量を増やしたとき、より顕著となる。表１中で、第２のバリア層４がＩｎＡｌＡｓ(４ｎｍ)/Ｓｎデルタドープ層/ＩｎＡｌＡｓ(１２ｎｍ)の従来構造の場合、ドープ量を増やすにつれ、電子移動度は低下する傾向にある。例えば、シート電子密度を３．６７Ｅ+１２(/ｃｍ２)に増やしただけで、電子移動度は７６００ｃｍ２／Ｖｓまで低下してしまう。それに対し、表１中で、第２のバリア層４がＡｌＧａＡｓＳｂ(４ｎｍ)/Ｓｎデルタドープ層/ＡｌＧａＡｓＳｂ(４ｎｍ)/ＩｎＡｌＡｓ(１２ｎｍ)の本発明では、シート電子密度を５Ｅ+１２(/ｃｍ２)まで増やしても、電子移動度１０５００ｃｍ２／Ｖｓと高い電子移動度を維持している。すなわち電子走行層の電子濃度、電子移動度いずれも大きな値を得ることができる。このような特性は、高い電子移動度と低いシート抵抗を両立できることを示しており、ＨＥＭＴを作製する際には理想的なものである。【００５２】
以上のことから、本発明の薄膜積層構造を用いれば、電子供給層にＡｌＧａＡｓＳｂを用いているためΔＥｃを大きくすることができ、またＡｌＧａＡｓＳｂ層の膜厚も薄いため、素子化プロセスも容易で、且つ、高い電子移動度を実現することができる。
【実施例２】
【００５３】
ここで、本発明によるＨＥＭＴを作製するための多層膜構造を作製した実施例２について述べる。【００５４】
多層膜構造の作製には、分子線エピタキシー法（ＭＢＥ法）を用いた。まず、半絶縁性のＧａＡｓ（１００）基板にＡｓを照射しながら６３０℃に加熱して表面酸素を脱離させる。そのまま、基板温度を５８０℃に下げた後、膜厚１００ｎｍのＧａＡｓバッファ層を成長する。次に基板温度を４００℃に下げた後、膜厚１０００ｎｍのＡｌ0.45ＩｎxＧａ0.55-xＡｓ（ｘ＝０→０．５５）グレーデッドバッファ層、膜厚２５０ｎｍのＩｎ0.55Ａｌ0.45Ａｓバッファ層を成長した。さらに、基板温度を４５０℃に上げた後、第１のバリア層２として膜厚９０ｎｍのＩｎ0.55Ａｌ0.45Ａｓ層、膜厚５ｎｍのＡｌ0.5Ｇａ0.5Ａｓ0.5Ｓｂ0.5層、Ｓｎのデルタドープ層、膜厚５ｎｍのＡｌ0.5Ｇａ0.5Ａｓ0.5Ｓｂ０．５層、電子走行層３として膜厚２０ｎｍのＩｎ0.56Ｇａ0.44Ａｓ層、第２のバリア層４として膜厚４ｎｍのＡｌ0.5Ｇａ0.5Ａｓ0.5Ｓｂ0.5層、Ｓｎのデルタドープ層、膜厚４ｎｍのＡｌ0.5Ｇａ0.5Ａｓ0.5Ｓｂ０．５層、膜厚８ｎｍのＩｎ0.55Ａｌ0.45Ａｓ層、最後にキャップ層５として膜厚１０ｎｍのＳｎをドープしたＩｎ0.56Ｇａ0.44Ａｓ層を逐次成長した。【００５５】
ホール測定の結果、電子移動度９４３０ｃｍ２／Ｖｓ、シート電子密度6.20×１０12／ｃｍ2と非常に高い電子移動度を得ることができた。【００５６】
ここで、第１のバリア層２を膜厚９５ｎｍのＩｎ0.55Ａｌ0.45Ａｓ層、Ｓｎのデルタドープ層、膜厚５ｎｍのＩｎ0.55Ａｌ0.45Ａｓ層とした場合の特性は、電子移動度９０８０ｃｍ２／Ｖｓ、シート電子密度6.28×１０12／ｃｍ2であった。
【００５７】
すなわち、第1のバリア層２を電子供給層として用いる場合も、第1のバリア層２を電子走行層３と接するＡｌＧａＡｓＳｂ層と、当該ＡｌＧａＡｓＳｂ層に接するＩｎＡｌＡｓ層とした方が、電子移動度が高く好ましい。
【実施例３】
【００５８】
ここで、本発明によるＨＥＭＴを作製するための多層膜構造を作製した実施例３について述べる。【００５９】
多層膜構造の作製には、分子線エピタキシー法（ＭＢＥ法）を用いた。まず、半絶縁性のＧａＡｓ（１００）基板にＡｓを照射しながら６３０℃に加熱して表面酸素を脱離させる。そのまま、基板温度を５８０℃に下げた後、膜厚１００ｎｍのＧａＡｓバッファ層を成長する。次に基板温度を４００℃に下げた後、膜厚１４００ｎｍのＡｌ0.３ＩｎxＧａ0.７-xＡｓ（ｘ＝０→０．７）グレーデッドバッファ層、膜厚２５０ｎｍのＩｎ0.７Ａｌ0.３Ａｓバッファ層を成長した。さらに、基板温度を４５０℃に上げた後、第１のバリア層２として膜厚１００ｎｍのＩｎ0.７Ａｌ0.３Ａｓ層、電子走行層３として膜厚２０ｎｍのＩｎ0.８Ｇａ0.２Ａｓ層、第２のバリア層４として膜厚４ｎｍのＡｌ0.5３Ｇａ0.４７Ａｓ0.２Ｓｂ0.８層、Ｓｎのデルタドープ層、膜厚４ｎｍのＡｌ0.5３Ｇａ0.４７Ａｓ0.２Ｓｂ０．８層、膜厚８ｎｍのＩｎ0.７Ａｌ0.３Ａｓ層、最後にキャップ層５として膜厚１０ｎｍのＳｎをドープしたＩｎ0.８Ｇａ0.２Ａｓ層を逐次成長した。【００６０】
ホール測定から求めた電子移動度を図2にプロットした。従来構造と比べ、電子移動度が非常に高く、本発明の効果は顕著であることがわかる。【００６１】
（本発明によるＨＥＭＴ）  
図４は、本発明によるＨＥＭＴを示す断面図である。ＨＥＭＴ４００は、半導体基板１と、半導体基板１上に形成された第１のバリア層２と、第１のバリア層２上に形成された電子走行層３と、電子走行層３上に形成された第２のバリア層４と、第２のバリア層４上に形成されたキャップ層５とを備える。【００６２】
ＨＥＭＴ４００に用いられるソース電極４０１及びドレイン電極４０３は、その下部のＩｎxＧａ1-xＡｓ電子走行層３とオーミック接合をとる必要がある。オーミック接合には各種の構造があるが、図４では、ＩｎxＧａ1-xＡｓ電子走行層３に直接接合する構造をとっている。【００６３】
ＩｎxＧａ1-xＡｓ電子走行層３はバンドギャップが狭く、電極をコンタクトしただけで接触抵抗の低いオーミック接合が得られる。このためオーミック電極４０１及び４０３の下部のみ、キャップ層５、第２のバリア層４を順次エッチングして、ＩｎxＧａ1-xＡｓチャネル層３表面を露出させて直接電極を形成することができる。【００６４】
この場合、電極４０１及び４０３とＩｎxＧａ1-xＡｓチャネル層３との間の接触抵抗を低減するために、合金化過程を行っても良いが、蒸着しただけでも良好なオーミック接合が得られる。このため、電極金属はＡｕＧｅ／Ｎｉ／Ａｕの３層構造をはじめとする公知の積層電極構造でも良いが、Ａｌ、Ｔｉ、Ａｕ、Ｗなどの単層の金属でも良く、極めて多くの組み合わせが適用可能である。【００６５】
ゲート電極４０２は、その下部に空乏層を形成できるものであれば良く、ショットキー接合を用いる方法のほか、ゲート電極とＩｎxＧａ1-xＡｓ電子走行層３との間に、絶縁物を挟んだＭＩＳ（ＭＥＴＡＬ−ＩＮＳＵＬＡＴＯＲ−ＳＥＭＩＣＯＮＤＵＣＴＯＲ）構造や、ＰＮ接合を利用することもできる。特に、第２のバリア層４とショットキー接合を形成する材料としては、Ａｌ、Ｔｉ、Ｗ、Ｐｔ、ＷＳｉ、Ａｕなどが好ましく、またこれらを積層構造にしたものも良い。【００６６】
本発明のソース電極４０１、ゲート電極４０２、ドレイン電極４０３の構造は一例であり、キャップ層５の表面に低抵抗コンタクト層を設けるゲートリセス構造なども本発明の趣旨に添って製造することができ、その他公知の電極構造も適用することが可能である。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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