(57)【特許請求の範囲】
【請求項１】
セル中央領域及びセル周辺領域を含むセルアレイ領域、及び周辺回路領域を含む半導体基板、
前記セル中央領域から前記セル周辺領域に延長するセルゲートパターン、
前記各セルゲートパターンは、それぞれ前記セル中央領域内のセルゲート及び前記セルゲート上のセルゲートキャッピングパターンを含み、
前記セル周辺領域内の前記セルゲートの上部表面は素子分離膜の表面下にあって、
前記セル周辺領域及び前記周辺回路領域上の層間絶縁膜、
前記層間絶縁膜は前記セル周辺領域内で前記層間絶縁膜を貫通して前記素子分離膜に延長する接続ホールを有し、及び
前記セル周辺領域内の前記セルゲートの前記上部表面の前記一部の全体幅と接触するように、前記層間絶縁膜を介して前記素子分離膜内部に延長する前記接続ホール内の接続線を含むことを特徴とする半導体集積回路装置。
【請求項２】
前記層間絶縁膜は前記セル周辺領域から前記周辺回路領域に水平に延長することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項３】
前記半導体集積回路装置は前記周辺回路領域上の活性領域及び前記活性領域内の第１及び第２周辺不純物拡散領域上の周辺ゲートパターン、及び
前記第１及び第２周辺不純物拡散領域のうちの１つに接触するように前記層間絶縁膜を介して延長する第１周辺電気ノードをさらに含み、
前記第１周辺電気ノード及び前記接続線は共通層を含むことを特徴とする請求項１に記載の半導体集積回路装置。
【請求項４】
前記周辺ゲートパターンは、周辺ゲート下部パターン、周辺ゲート上部パターン、及び周辺ゲートキャッピングパターンを含み、及び
前記周辺ゲート下部パターンの上部表面及び前記セルゲートキャッピングパターンの上部表面は同じ高さにあることを特徴とする請求項３に記載の半導体集積回路装置。
【請求項５】
前記層間絶縁膜は前記セル中央領域に延長し、及び
前記セル中央領域内の第１及び第２セルアレイトランジスタ、前記第１及び第２セルアレイトランジスタは前記層間絶縁膜の下に配置され、前記第１及び第２セルアレイトランジスタとの間の共通セル不純物拡散領域を提供するように前記第１及び第２セルアレイトランジスタは前記セルゲートパターン及び関連するセル不純物領域を含み、及び
前記共通セル不純物拡散領域に接触するように前記層間絶縁膜を介して延長するビットライン構造体をさらに含むことを特徴とする請求項３に記載の半導体集積回路装置。
【請求項６】
前記ビットライン構造体は前記共通層を含むことを特徴とする請求項５に記載の半導体集積回路装置。
【請求項７】
前記セルゲートキャッピングパターンは前記基板の最上部表面から突出することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項８】
前記セル周辺領域の前記素子分離膜は前記周辺回路領域に延長し、及び前記セル中央領域内の第１活性領域及び前記周辺回路領域内の第２活性領域を定義することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項９】
前記コンタクトホールは前記セル周辺領域内の前記セルゲートパターンの前記上部表面の全体幅を露出することを特徴とする請求項１に記載の半導体集積回路装置。
【請求項１０】
前記接続線は前記セル周辺領域内で前記セルゲートパターンの前記上部表面の前記全体幅と接触することを特徴とする請求項９に記載の半導体集積回路装置。
【請求項１１】
セル中央領域及びセル周辺領域を含むセルアレイ領域、及び周辺回路領域を含む半導体基板、
前記基板上に隣接した第１及び第２セルゲートパターン、
前記セルゲートパターンは、それぞれ前記セル中央領域内のセルゲート、及び前記セルゲート上のセルゲートキャッピングパターンを含み、
前記セルゲートパターンは前記セル中央領域から前記セル周辺領域に延長し、
前記セル周辺領域内の前記セルゲートの上部表面の一部は前記セル周辺領域内の素子分離膜の表面下の前記セルゲートの第１及び第２露出された表面を提供するように前記セルゲートキャッピングパターンからフリーであって、前記セルゲートキャッピングパターンに覆われることなく露出され、
前記セル中央領域、前記セル周辺領域、及び前記周辺回路領域上の層間絶縁膜、
前記セル中央領域の第１側面及び前記素子分離領域上の前記第１露出された上部表面の全体幅と接触するように前記層間絶縁膜を介して前記素子分離膜に延長する第１接続線、及び
前記第１側面と対向する前記セル中央領域の第２側面及び前記素子分離膜上の前記第２露出された上部表面の全体幅と接触するように前記層間絶縁膜を介して前記素子分離層に延長する第２接続線を含むことを特徴とする半導体集積回路装置。
【請求項１２】
前記セル中央領域内の第１及び第２セルアレイトランジスタをさらに含み、
前記第１及び第２直接的に隣接したセルゲートパターンとの間の前記第１及び第２セルアレイトランジスタのための共通セル不純物拡散領域を提供するように、それぞれ前記第１及び第２の隣接したセルゲートパターン及び関連するセル不純物拡散領域を含むことを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１３】
前記セルアレイ領域内の活性領域をさらに含み、
隣接した前記第１及び第２セルゲートパターンは前記活性領域のバウンダリと相対的に直角を形成するように前記活性領域を交差することを特徴とする請求項１１に記載の半導体集積回路装置。
【請求項１４】
セル中央領域及びセル周辺領域を含むセルアレイ領域、及び前記セルアレイ領域を実質的に囲む周辺回路領域を含む半導体基板、
前記基板上のセルゲートパターン、
前記セルゲートパターンは前記セル中央領域から前記セル周辺領域に延長し、
前記セルゲートパターンは前記セル中央領域内の活性領域の表面下のセルゲート上のセルゲートキャッピングパターンを含み、
前記セル周辺領域内の前記セルゲートの上部表面の一部は前記セル周辺領域内の素子分離膜の表面下の前記一部の前記上部表面の全体幅を露出するように前記セルゲートキャッピングパターンとフリーであり、前記セルゲートキャッピングパターンに覆われることなく露出され、
前記セル中央領域内のセルアレイ領域、前記セルゲートパターン、及び関連するセル不純物領域を含み
前記セル中央領域、前記セル周辺領域、及び前記周辺回路領域上の層間絶縁膜、及び
前記セル周辺領域の前記セルゲートの前記上部表面の前記全体幅と接触するように前記層間絶縁膜を介して延長する接続線を含むことを特徴とする半導体集積回路装置。
【請求項１５】
関連するセル不純物拡散領域の第１と接触するように前記層間絶縁膜を介して延長するビットラインパターンをさらに含むことを特徴とする請求項１４に記載の半導体集積回路装置。
【請求項１６】
前記層間絶縁膜は第１層間絶縁膜を含み、
前記半導体集積回路装置は、
前記第１層間絶縁膜上の第２層間絶縁膜をさらに含み、前記ビットラインパターンの最上部表面は前記第２層間絶縁膜内に埋め込まれ、及び
前記関連するセル不純物拡散領域の第２と接触するように前記第２層間絶縁膜及び前記第１絶縁膜を介して前記第２層間絶縁膜の前記表面から延長する電気ノードをさらに含むことを特徴とする請求項１５に記載の半導体集積回路装置。
【請求項１７】
前記第２層間絶縁膜上に前記電気ノードと電気的に接続されるストレージ構造体をさらに含むことを特徴とする請求項１６に記載の半導体集積回路装置。
【請求項１８】
前記ストレージ構造体は、キャパシタ、位相変化物質、または強誘電物質を含むことを特徴とする請求項１７に記載の半導体集積回路装置。
【請求項１９】
前記接続線の最上部レベルは前記ストレージ構造体よりも下に位置することを特徴とする請求項１７に記載の半導体集積回路装置。
【請求項２０】
前記周辺回路領域内の活性領域の上部表面上に水平型トランジスタをさらに含むことを特徴とする請求項１４に記載の半導体集積回路装置。
【請求項２１】
前記セルゲートキャッピングパターンは前記セル中央領域内の活性領域の表面から突出し、及び前記セルゲートの少なくとも一部は前記セル中央領域内の前記活性領域の前記表面よりも下にあることを特徴とする請求項１４に記載の半導体集積回路装置。
【請求項２２】
セル中央領域及びセル周辺領域を含むセルアレイ領域、及び周辺回路領域を含む半導体基板、
前記セル中央領域から前記セル周辺領域に延長するセルゲートパターン、
前記各セルゲートパターンは、それぞれ前記セル中央領域内のセルゲート、及び前記セルゲート上のセルゲートキャッピングパターンを含み、
前記セル周辺領域内の前記セルゲートの上部表面は素子分離膜の表面よりも下にあって、
前記セル周辺領域及び前記周辺回路領域上の層間絶縁膜、
前記層間絶縁膜は前記層間絶縁膜を介して前記セル周辺領域の前記素子分離膜内部に延長する接続ホールを有し、
前記層間絶縁膜は前記セル周辺領域内の前記セルゲートの前記上部表面の一部を露出させ、及び
前記セル周辺領域内の前記セルゲートの前記上部表面の前記一部の全体幅と接触するように層間絶縁膜を介して前記素子分離膜内部に延長する接続ホール内の接続線を含むことを特徴とする半導体集積回路装置。
【請求項２３】
セル中央領域及びセル周辺領域を含むセルアレイ領域及び周辺回路領域を含む半導体基板、
前記基板上に第１及び第２直接的に隣接したセルゲートパターン、
前記各セルゲートパターンは、それぞれ前記セル中央領域内のセルゲート上のセルゲートキャッピングパターンを含み、
前記各セルゲートパターンは前記セル中央領域から前記セル周辺領域に延長し、
前記セル周辺領域内の前記セルゲートの上部表面の一部は前記セル周辺領域内の素子分離膜の表面下に前記セルゲートの第１及び第２露出した上部表面を提供するように前記セルゲートキャッピングパターンからフリーであって、前記セルゲートキャッピングパターンに覆われることなく露出され、
前記セル中央領域、前記セル周辺領域、及び前記周辺回路領域上の層間絶縁膜、
前記セル中央領域の第１側面上の前記第１露出した上部表面の全体幅と接触するように前記層間絶縁膜を介して前記素子分離膜内部に延長する第１接続線、及び
前記第１側面と対向する前記セル中央領域の第２側面上の前記第２露出した上部側面の全体幅と接触するように前記層間絶縁膜を介して前記素子分離膜内部に延長する第２接続線を含むことを特徴とする半導体集積回路装置。
【請求項２４】
セル中央領域及びセル周辺領域を含むセルアレイ領域、及び周辺回路領域を含む半導体基板、
前記セル中央領域から前記セル周辺領域に延長するセルゲートパターン、
前記各セルゲートパターンは、それぞれ前記セル中央領域内のセルゲートパターン上のセルゲートキャッピングパターンを含み、
前記セル周辺領域内の前記セルゲートの上部表面は前記素子分離膜の表面下にあって、
前記セル周辺領域及び前記周辺回路領域上の層間絶縁膜、
前記層間絶縁膜は、前記セル周辺領域内の前記素子分離膜を介して延長する接続ホールを有し、
前記層間絶縁膜は前記セル周辺領域内の前記セルゲートの前記上部表面の一部を露出し、及び
前記セル周辺領域内の前記セルゲートの前記上部表面の前記一部と接触するように前記層間絶縁膜及び前記素子分離膜を介して延長する前記接続ホール内の接続線を含むことを特徴とする半導体集積回路装置。
【請求項２５】
セル中央領域及びセル周辺領域を有するセルアレイ領域、及び周辺回路領域を有する半導体基板、
前記基板上の第１及び第２直接的に接するセルゲートパターン、
前記各セルゲートパターンは、それぞれ前記セル中央領域内のセルゲート、前記セルゲート上のセルゲートキャッピングパターンを含み、
前記セル周辺領域内の前記セルゲートの上部表面の一部は前記セル周辺領域内の素子分離膜の表面より下に前記セルゲートの第１及び第２露出した表面を提供するように前記セルゲートキャッピングパターンからフリーであって、前記セルゲートキャッピングパターンに覆われることなく露出され、
前記セル中央領域、前記セル周辺領域、及び前記周辺回路領域上の層間絶縁膜、
前記層間絶縁膜は前記セル周辺領域内の前記素子分離膜を介して延長する接続ホールを有し、
前記セル中央領域の第１側面上の前記第１露出した上部表面と接触するように前記層間絶縁膜及び前記素子分離膜を介して延長する接続ホールの１つ内の第１接続線、及び
前記第１側面と対向する前記セル中央領域の第２側面上の前記第２露出した上部表面と接触するように前記層間絶縁膜及び前記素子分離膜を介して延長する接続ホールの他のもの内の第２接続線を含むことを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体集積回路装置及びその形成方法に関し、より詳しくは、互いに段差を有するゲートパターン、そして、このパターン間に位置する接続線を有する半導体集積回路装置及びその形成方法に関する。
【背景技術】
【０００２】
典型的に、半導体集積回路装置は、半導体基板をセルアレイ領域と周辺回路領域とで区分し、それぞれの領域に位置したゲートパターンを有して製造される。この場合、前記半導体基板はセルアレイ領域及び周辺回路領域に活性領域及び素子分離膜を有する。前記半導体集積回路装置はデザインルールの縮小に対応してセルアレイ領域の活性領域及び素子分離膜の上面下にゲートパターン、そして、周辺回路領域の活性領域の上面上に他のゲートパターンを有する。これにより、前記セルアレイ領域のゲートパターンは半導体集積回路装置に３次元構造を有するトランジスタを提供する。前記半導体集積回路装置は、セルアレイ領域のゲートパターンを用いてデザインルール縮小以前に比べて電流駆動能力を向上させることができる。
【０００３】
しかしながら、前記半導体集積回路装置はデザインルールの継続的な縮小に対応して向上した電流駆動能力を有するゲートパターンを有しない場合もある。なぜなら、前記セルアレイ領域のゲートパターン及び周辺回路領域の他のゲートパターンは半導体製造工程の単純化を図るために活性領域の上面の下及び活性領域上に同時に形成されるからである。したがって、前記ゲートパターンは活性領域の上面を基準として段差を有するので、前記半導体製造工程は工程環境にしたがってセルアレイ領域のゲートパターン及び／または周辺回路領域の他のゲートパターンに工程上のアタック（Ａｔｔａｃｋ）をもたらす。前記半導体製造工程の工程上のアタックはセルアレイ領域のゲートパターン及び／または周辺回路領域の他のゲートパターンに所望してない形状を与えることもある。
【０００４】
前記ゲートパターンは特許文献１に内山博之（Ｈｉｒｏｙｕｋｉ  Ｕｃｈｉｙａｍａ）により開示されている。特許文献１によれば、メモリセル領域及び周辺回路領域を有する半導体基板が備えられる。前記メモリセル領域及び周辺回路領域に分離トレンチが配置される。前記分離トレンチにシリコンオキサイドが埋め込まれる。前記シリコンオキサイドはメモリセル領域の活性領域及び周辺回路領域の活性領域を画定する。前記活性領域にそれぞれ位置して活性領域の上面から突出するゲート電極が形成される。前記ゲート電極は導電物質である。前記ゲート電極上にキャップ（Ｃａｐ）がそれぞれ形成される。前記キャップは絶縁物質である。前記ゲート電極周辺に位置して活性領域と接触するコンタクトプラグが形成される。前記コンタクトプラグは導電物質である。
【０００５】
しかしながら、前記特許文献１はデザインルールの継続的な縮小に対応して半導体装置の電流駆動能力を向上できない場合もある。なぜなら、前記メモリセル領域のゲート電極は活性領域の上面から突出するように形成されるからである。すなわち、前記メモリセル領域のゲート電極はデザインルールの継続的な縮小に対応してメモリセル領域及び周辺回路領域においてコンタクトプラグとのなす寄生静電容量が大きくなり得る。そして、前記メモリセル領域のゲート電極はデザインルールの継続的な縮小に対応して活性領域上においてコンタクトプラグと電気的に短絡する。これで、前記コンタクトプラグはメモリセル領域のゲート電極の内部抵抗を大きくして半導体装置の電流駆動能力を低下させる。
【０００６】
【特許文献１】米国特許出願公開第２００６／００９７３１４号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００７】
本発明が解決しようとする技術的課題は、セルアレイ領域及び周辺回路領域において活性領域の上面を基準として互いに段差を有するゲートパターン、そして、このパターン間に位置する接続線を有するのに適するように半導体集積回路装置を提供することにある。
【０００８】
本発明が解決しようとする他の技術的課題は、連続する工程段階を介してセルアレイ領域及び周辺回路領域にそれぞれ位置するゲートパターン、そして、このパターン間に位置する接続線を有するようにする半導体集積回路装置の形成方法を提供することにある。
【課題を解決するための手段】
【０００９】
前記技術的課題を具現化するため、本発明は互いに段差を有するゲートパターン、そして、このパターン間に位置する接続線を有する半導体集積回路装置及びその形成方法を提供する。
【００１０】
この半導体集積回路装置のうちの一実施形態は、周辺回路領域及びセルアレイ領域を有する半導体基板を含む。前記セルアレイ領域はセル周辺領域及びセル中央領域を有する。前記セル中央領域はセル周辺領域に囲まれている。そして、前記セル周辺領域は周辺回路領域に囲まれている。前記周辺回路領域及びセル周辺領域、そして、セル中央領域に素子分離膜が配置される。前記素子分離膜はセル中央領域及びセル周辺領域のセル活性領域、そして、周辺回路領域の周辺活性領域を画定する。前記周辺回路領域の周辺活性領域上に周辺ゲートパターンが配置される。前記周辺ゲートパターンは周辺活性領域の上面から上部に向けて延長される。前記セル中央領域及びセル周辺領域のセル活性領域にセルゲートパターンがそれぞれ配置される。前記セルゲートパターンはセル活性領域からそれぞれ突出する。前記セル周辺領域のセルゲートパターン及びセル活性領域に接触する接続線が配置される。
【００１１】
前記半導体集積回路装置のうちの他の実施形態は周辺回路領域及びセルアレイ領域を有する半導体基板を含む。前記セルアレイ領域はセル周辺領域及びセル中央領域を有する。前記セル中央領域はセル周辺領域に囲まれている。前記セル周辺領域は周辺回路領域に囲まれている。前記周辺回路領域及びセル周辺領域、そして、セル中央領域に素子分離膜が配置される。前記素子分離膜はセル中央領域のセル活性領域及び周辺回路領域の周辺活性領域を画定する。前記周辺回路領域の周辺活性領域上に周辺ゲートパターンが配置される。前記周辺ゲートパターンは周辺活性領域の上面から上部に向けて延長される。前記セル中央領域のセル活性領域、そして、セル周辺領域の素子分離膜にセルゲートパターンがそれぞれ配置される。前記セルゲートパターンはセル活性領域及び素子分離膜からそれぞれ突出する。前記セル周辺領域のセルゲートパターン及び素子分離膜に接触する接続線が配置される。
【００１２】
前記半導体集積回路装置の形成方法の一実施形態は、周辺回路領域、セル周辺領域及びセル中央領域を有する半導体基板を備えることを含む。前記セル中央領域はセル周辺領域に囲まれてセル周辺領域とともにセルアレイ領域を構成する。前記セルアレイ領域は周辺回路領域に囲まれるように形成される。前記セルアレイ領域及び周辺回路領域に素子分離膜を形成する。前記素子分離膜は、周辺回路領域の周辺活性領域、そして、セル中央領域及びセル周辺領域のセル活性領域を画定するように形成される。前記セル活性領域にそれぞれ位置してセル活性領域から突出するセルゲートパターンを形成する。前記周辺活性領域上に位置して周辺活性領域の上面から上部に向けて延長される周辺ゲートパターンを形成する。前記周辺ゲートパターン及びセルゲートパターンを覆うように半導体基板上に埋め込み層間絶縁膜を形成する。前記埋め込み層間絶縁膜を貫通して周辺ゲートパターンの周辺に位置するように周辺活性領域上に周辺電気ノードを形成する。前記セル周辺領域のセルゲートパターン及びセル活性領域上に接続線を形成する。そして、前記セル中央領域のセルゲートパターン周辺に位置するようにセル活性領域上にセル電気ノードを形成する。
【００１３】
前記半導体集積回路装置の形成方法の他の実施形態は、周辺回路領域、セル周辺領域及びセル中央領域を有する半導体基板を備えることを含む。前記セル中央領域はセル周辺領域に囲まれてセル周辺領域とともにセルアレイ領域を構成する。そして、前記セルアレイ領域は周辺回路領域に囲まれるように形成される。前記セルアレイ領域及び周辺回路領域に素子分離膜を形成する。前記素子分離膜は、周辺回路領域の周辺活性領域、そして、セル中央領域のセル活性領域を画定するように形成される。前記セル中央領域のセル活性領域及びセル周辺領域の素子分離膜にセルゲートパターンがそれぞれ配置される。前記セルゲートパターンはセル活性領域及び素子分離膜からそれぞれ突出する。前記周辺活性領域上に周辺ゲートパターンを形成する。前記周辺ゲートパターンは周辺活性領域の上面から上部に向けて延長される。前記周辺ゲートパターン及びセルゲートパターンを覆うように半導体基板上に埋め込み層間絶縁膜を形成する。前記埋め込み層間絶縁膜を貫通して周辺ゲートパターン周辺に位置するように周辺活性領域上に周辺電気ノードを形成する。前記セル周辺領域のセルゲートパターン及び素子分離膜上に接続線を形成する。そして、前記セル中央領域のセルゲートパターン周辺に位置するようにセル活性領域上にセル電気ノードを形成する。
【発明の効果】
【００１４】
上述のように、本発明はセルアレイ領域及び周辺回路領域を介して互いに段差を有するゲートパターン、そして、このパターン間に位置する接続線を有する半導体集積回路装置及びその形成方法を提供する。これで、本発明は互いに異なる工程段階を介してセルアレイ領域及び周辺回路領域に位置するゲートパターン、そして、セルアレイ領域及び周辺回路領域間に位置する接続線を用いることにより、従来技術に比べて半導体集積回路装置の電流駆動能力を向上させることができる。
【発明を実施するための最良の形態】
【００１５】
本発明の互いに段差を有するゲートパターン、そしてこのパターン間に位置する接続線を有する半導体集積回路装置を、図を参照してより詳しく説明する。
【００１６】
図１Ａ及び図１Ｂはそれぞれが本発明に係る半導体集積回路装置を示す配置図であり、図２Ａは図１Ａの切断線Ｉ−Ｉ’の本発明の実施形態に係る半導体集積回路装置を示す断面図である。図２Ｂは図１Ａの切断線ＩＩ−ＩＩ’の本発明の実施形態に係る半導体集積回路装置を示す断面図である。さらに、図２Ｃは図１Ｂの切断線ＩＩ−ＩＩ’の本発明の実施形態に係る半導体集積回路装置を示す断面図である。
【００１７】
図１Ａ、図１Ｂ、図２Ａ、図２Ｂ及び図２Ｃを参照すると、本発明に係る半導体集積回路装置１３５は、図１Ａ及び図１Ｂのセルアレイ領域Ｃ及び周辺回路領域Ｐを有する半導体基板５を図２Ａ、図２Ｂ及び図２Ｃのように含んでいる。前記半導体基板５は導電性を有することができる。前記セルアレイ領域Ｃは半導体集積回路装置１３５のデザインルールに実質的に近接する数値からなるパターンを有することができる。前記セルアレイ領域Ｃはセル中央領域Ａ及びセル周辺領域Ｂに分けられる。前記セル周辺領域Ｂはセル中央領域Ａを囲むように形成される。前記セル周辺領域Ｂは周辺回路領域Ｐに囲まれるように形成される。前記周辺回路領域Ｐはセルアレイ領域Ｃ内のパターンのデザインルールよりも大きい数値からなるパターンを有することができる。
【００１８】
前記セル中央領域Ａ及びセル周辺領域Ｂ、そして周辺回路領域Ｐに素子分離膜１２が図２Ａ、図２Ｂ及び図２Ｃのように配置される。前記素子分離膜１２は少なくとも一つの絶縁膜とすることができる。本発明の一実施形態において、前記素子分離膜１２はセル中央領域Ａ及びセル周辺領域Ｂのセル活性領域１４、１６、そして周辺回路領域Ｐの周辺活性領域１８を図２Ａ及び図２Ｂのように画定することができる。前記セル中央領域Ａのセル活性領域１４は素子分離膜１２を介して半導体基板５に複数個形成することができる。前記セル周辺領域Ｂのセル活性領域１４は素子分離膜１２を介して半導体基板５に複数個形成することができる。前記セル中央領域Ａのセル活性領域１４及びセル周辺領域Ｂのセル活性領域１６が複数個である場合、前記セル中央領域Ａの選択された一つのセル活性領域１４はセル周辺領域Ｂの選択された二つのセル活性領域１６と対をなすように、図１Ａのように形成される。前記周辺活性領域１８はセル中央領域Ａの選択された一つのセル活性領域１４と対応したり、または対応しなかったりすることもある。
【００１９】
本発明の他の実施形態において、前記素子分離膜１２はセル中央領域Ａのセル活性領域１４及び周辺回路領域Ｐの周辺活性領域１８を図２Ａ及び図２Ｃのように画定することができる。前記素子分離膜１２は本発明の他の実施形態によると、セル周辺領域Ｂから選択された二つのセル活性領域１６を画定する図１Ｂのようには形成されてない。前記セル中央領域Ａのセル活性領域１４は、素子分離膜１２を介して半導体基板５に複数個形成することができる。前記セル中央領域Ａのセル活性領域１４が複数個の場合、前記周辺活性領域１８はセル中央領域Ａの選択された一つのセル活性領域１４と対応したり、または対応しなかったりすることもある。以下において、本発明の実施形態を簡単に説明するために前記セル中央領域の選択された一つのセル活性領域をセル中央領域Ａのセル活性領域１４と称える。そして、前記セル周辺領域の選択された二つの活性領域はセル周辺領域Ｂのセル活性領域１６という。
【００２０】
さらに、図１Ａ、図１Ｂ、図２Ａ、図２Ｂ及び図２Ｃを参照すると、本発明の一実施形態によって素子分離膜１２及びセル活性領域１４、１６に二つのセルゲートパターン５９が図１Ａ、図１Ｂ、図２Ａ及び図２Ｂのように配置される。前記セルゲートパターン５９のそれぞれは、順に積層されたセルゲート４８及びセルゲートキャッピングパターン５８を有するように形成される。前記セルゲート４８はセル活性領域１４、１６及び素子分離膜１２の上面の下に位置して半導体基板５に向けて延長するように形成される。前記セルゲート４８は導電膜とすることができる。前記セルゲートキャッピングパターン５８はセル活性領域１４、１６及び素子分離膜１２に位置してセル活性領域１４、１６及び素子分離膜１２から突出するように形成される。前記セルゲートキャッピングパターン５８は絶縁膜とすることができる。前記セルゲートキャッピングパターン５８は所定大きさの曲率半径Ｒを有するように形成することができる。よって、前記セルゲートパターン５９はセル中央領域Ａ及びセル周辺領域Ｂを通るように素子分離膜１２及びセル活性領域１４、１６に形成される。前記セルゲートパターン５９はセル中央領域Ａのセル活性領域１４及びセル周辺領域Ｂのセル活性領域１６にそれぞれ対応するように形成される。
【００２１】
本発明の他の実施形態において、前記セル中央領域Ａの素子分離膜１２及びセル活性領域１４に、二つのセルゲートパターン５９が図１Ａ、図１Ｂ、図２Ａ及び図２Ｃのように配置される。前記セルゲートパターン５９のそれぞれは、順に積層されたセルゲート４８及びセルゲートキャッピングパターン５８を有するように形成される。前記セルゲート４８はセル活性領域１４及び素子分離膜１２の上面の下に位置して半導体基板５に向けて延長するように形成される。前記セルゲートキャッピングパターン５８は、セル活性領域１４及び素子分離膜１２に位置してセル活性領域１４及び素子分離膜１２の上面から突出するように形成される。前記セルゲートキャッピングパターン５８は所定大きさの曲率半径Ｒを有するように形成することができる。よって、前記セルゲートパターン５９はセル中央領域Ａ及びセル周辺領域Ｂを通るようにセル活性領域１４及び素子分離膜１２に形成される。前記セルゲートパターン５９はセル中央領域Ａのセル活性領域１４に対応するように形成することができる。
【００２２】
本発明の実施形態において、前記周辺活性領域１８に周辺ゲートパターン７３が図１Ａ、図１Ｂ、図２Ｂ及び図２Ｃのように配置される。前記周辺ゲートパターン７３は順に積層された周辺ゲート下部パターン２７、周辺ゲート上部パターン６６及び周辺ゲートキャッピングパターン６８を有するように形成される。前記周辺ゲートキャッピングパターン６８は絶縁膜とすることができる。前記周辺ゲート上部パターン６６及び周辺ゲート下部パターン２７は導電膜とすることができる。前記周辺ゲートパターン７３は周辺回路領域Ｐに位置して周辺活性領域１８及び素子分離膜１２上に形成される。前記周辺ゲートパターン７３は周辺活性領域１８の上面から上部に向けて延長するように形成される。
【００２３】
また、図１Ａ、図１Ｂ、図２Ａ、図２Ｂ及び図２Ｃを参照すると、本発明の実施形態によってセル中央領域Ａのセルゲートパターン５９の周辺に位置するようにセル活性領域１４上にセル電気ノード１０４、１３０が図１Ａ、図１Ｂ及び図２Ａのように配置される。前記セル電気ノードのうちの一つ１０４はセルゲートパターン５９間に位置してセル活性領域１４と接触する配線構造体とすることができる。前記セル電気ノードのうちの残り１３０は配線構造体を間に置いてセル活性領域１４と接触する保存構造体とすることができる。一方、前記セル電気ノード１０４、１３０は配線構造体とすることができる。前記配線構造体はビットラインパターンとするか、またはビットラインパターン以外の回路配線とすることができる。前記配線構造体は導電膜とすることができる。前記半導体集積回路装置１３５がＤＲＡＭである場合に、前記保存構造体は順に積層されたノードプラグ１１９及びキャパシタ１２８を有するように形成される。前記キャパシタ１２８は下部電極１２２、誘電膜１２４及び上部電極１２６を有するように形成される。前記上部電極１２６、下部電極１２２及びノードプラグ１１９は導電膜とすることができる。前記半導体集積回路装置１３５がＰＲＡＭまたはＦＲＡＭである場合に、前記保存構造体は相変化物質または強誘電物質を含むように形成される。
【００２４】
本発明の実施形態において、前記周辺ゲートパターン７３の周辺に位置するように周辺活性領域１８上に周辺電気ノード１０８が図１Ａ、図１Ｂ、図２Ｂ及び図２Ｃのように配置される。前記周辺電気ノード１０８は配線構造体とすることができる。前記配線構造体は導電膜とすることができる。本発明の一実施形態において、前記セル周辺領域Ｂのセルゲートパターン５９及びセル活性領域１６と接触する接続線１０６が図１Ａ及び図２Ｂのように配置される。前記接続線１０６は導電膜とすることができる。前記接続線１０６のそれぞれはセルゲートキャッピングパターン５８を通ってセルゲート４８と接触するように形成される。前記接続線１０６のそれぞれはセルゲート４８上で互いに異なる幅を有するように形成される。本発明の他の実施形態において、前記セル周辺領域Ｂのセルゲートパターン５９及び素子分離膜１２と接触する接続線１０７が図１Ｂ及び図２Ｃのように配置される。前記接続線１０７のそれぞれはセルゲートキャッピングパターン５８を通ってセルゲート４８と接触するように形成される。前記接続線１０７のそれぞれはセルゲート４８上で同一幅を有し、そしてセルゲート４８を囲んでセルゲート４８から半導体基板５に向けて延長されるように形成される。
【００２５】
さらに図１Ａ、図１Ｂ、図２Ａ、図２Ｂ及び図２Ｃを参照すると、本発明の一実施形態において、セルゲートパターン５９と重畳するようにセル中央領域Ａ及びセル周辺領域Ｂのセル活性領域１４、１６にセル不純物拡散領域８２が図２Ａ及び図２Ｂのように配置される。前記セル中央領域Ａのセル不純物拡散領域８２はセル活性領域１４を介してセル電気ノード１０４、１３０にそれぞれ接触される。前記セル周辺領域Ｂのセル不純物拡散領域８２はセル活性領域１６を介して接続線１０６に接触される。本発明の他の実施形態において、前記セルゲートパターン５９と重畳するようにセル中央領域Ａのセル活性領域１４にセル不純物拡散領域８２が図２Ａ及び図２Ｃのように配置される。前記セル不純物拡散領域８２は半導体基板５と異なる導電性を有するように形成される。前記セル中央領域Ａのセル不純物拡散領域８２はセル活性領域１４を介してセル電気ノード１０４、１３０にそれぞれ接触される。本発明の実施形態において、周辺ゲートパターン７３と重畳するように周辺活性領域１８にそれぞれ配置される周辺不純物拡散領域８９が図２Ｂ及び図２Ｃのように配置される。前記周辺不純物拡散領域８９は周辺低濃度不純物拡散領域８４及び周辺高濃度不純物拡散領域８６を有し、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造で形成することができる。前記周辺不純物拡散領域８９は周辺低濃度不純物拡散領域８４または周辺高濃度不純物拡散領域８６を有して形成される。前記周辺不純物拡散領域８９は周辺活性領域１８を介して周辺電気ノード１０８にそれぞれ接触される。
【００２６】
本発明の実施形態において、前記セル中央領域Ａ、セル周辺領域Ｂ及び周辺回路領域Ｐを覆うように順に積層されたエッチング阻止膜９４、埋め込み層間絶縁膜９８及び平坦化層間絶縁膜１１３が半導体基板５上に図２Ａ、図２Ｂ及び図２Ｃのように配置される。前記エッチング阻止膜９４、埋め込み層間絶縁膜９８及び平坦化層間絶縁膜１１３は絶縁膜とすることができる。前記平坦化層間絶縁膜１１３、埋め込み層間絶縁膜９８及びエッチング阻止膜９４はセル電気ノードのうちの一つ１０４及び接続線１０６及び／または１０７、そして周辺電気ノード１０８を覆ってセル電気ノードのうちの残り１３０を囲むように形成することができる。前記セル電気ノード１０４、１３０及び周辺電気ノード１０８を囲むようにセル活性領域１４及び／または１６及び周辺活性領域１８上にパッド上部膜２３が図２Ａ、図２Ｂ及び図２Ｃのように配置される。前記パッド上部膜２３と接触してセルゲートパターン５９をそれぞれ囲むパッド下部膜３８が配置される。前記パッド下部膜３８及びパッド上部膜２３は絶縁膜とすることができる。
【００２７】
次に、本発明の互いに段差を有するゲートパターン、そしてこのパターン間に位置する接続線を有する半導体集積回路装置の形成方法は図を参照して説明する。
【００２８】
図３Ａ、図４Ａ、図５Ａ、図６Ａ、図７Ａ、図８Ａ、図９Ａ及び図１０Ａは、それぞれが図１Ａの切断線Ｉ−Ｉ’の本発明の実施形態に係る半導体集積回路装置の形成方法を説明する断面図であり、そして、図３Ｂ、図４Ｂ、図５Ｂ、図６Ｂ、図７Ｂ、図８Ｂ、図９Ｂ及び図１０Ｂは、それぞれが図１Ａの切断線ＩＩ−ＩＩ’の本発明の一実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。また、図３Ｃ、図４Ｃ、図５Ｃ、図６Ｃ、図７Ｃ、図８Ｃ、図９Ｃ及び図１０Ｃは、それぞれが図１Ｂの切断線ＩＩ−ＩＩ’の本発明の他の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【００２９】
図１Ａ、図１Ｂ、図３Ａ、図３Ｂ及び図３Ｃを参照すると、本発明の実施形態において、セル中央領域Ａ及びセル周辺領域Ｂ、そして周辺回路領域Ｐを有する半導体基板５を備える。前記半導体基板５は導電性を有することができる。前記周辺回路領域Ｐはセル周辺領域Ｂを囲むように形成される。前記セル周辺領域Ｂはセル中央領域Ａを囲むように形成される。前記セル中央領域Ａ及びセル周辺領域Ｂはセルアレイ領域Ｃを構成する。前記半導体基板５に素子分離膜１２を図３Ａ、図３Ｂ及び図３Ｃのように形成する。前記素子分離膜１２はシリコン格子内に金属原子及び／または非金属原子を介在させた絶縁物質を用いて形成される。前記素子分離膜１２は少なくとも一つの絶縁膜とすることができる。前記素子分離膜１２はセル中央領域Ａのセル活性領域１４及び周辺回路領域Ｐの周辺活性領域１８を画定するように形成される。
【００３０】
本発明の一実施形態において、前記素子分離膜１２はセル中央領域Ａのセル活性領域１４及び周辺回路領域Ｐの周辺活性領域１８とともに、セル周辺領域Ｂのセル活性領域１６を画定する図１Ａ、図３Ａ及び図３Ｂのように形成される。そして、前記セル活性領域１４、１６及び周辺活性領域１８上にパッド上部膜２３を形成する。本発明の他の実施形態において、前記素子分離膜１２はセル中央領域Ａのセル活性領域１４及び周辺回路領域Ｐの周辺活性領域１８を画定する一方で、図１Ｂ、図３Ａ及び図３Ｃに示されるように、セル周辺領域Ｂのセル活性領域１６は画定されない。したがって、前記素子分離膜１２はセル周辺領域Ｂの全体にかけて形成される。そして、前記セル活性領域１４及び周辺活性領域１８上にパッド上部膜２３を形成する。本発明の実施形態によると、前記パッド上部膜２３はシリコン格子内に金属原子及び／または非金属原子を介在させた絶縁物質を用いて形成することができる。
【００３１】
図１Ａ、図１Ｂ、図４Ａ、図４Ｂ及び図４Ｃを参照すると、本発明の実施形態において、パッド上部膜２３上に周辺ゲート下部膜２６及び犠牲膜２９を図４Ａ、図４Ｂ及び図４Ｃのように順に形成する。前記犠牲膜２９は絶縁物質を用いて形成される。前記犠牲膜２９はシリコンナイトライド膜とすることができる。前記周辺ゲート下部膜２６は導電物質を用いて形成することができる。前記周辺ゲート下部膜２６はドーピングされたポリシリコン膜とすることができる。前記犠牲膜２９上にフォトレジスト膜を形成する。前記フォトレジスト膜は当業者によく知られている半導体フォト工程を用いて形成される。本発明の一実施形態によると、前記フォトレジスト膜はセル中央領域Ａ及びセル周辺領域Ｂのセル活性領域１４、１６にそれぞれ重畳し、そして犠牲膜２９を露出させる開口部を有するように形成される。前記フォトレジスト膜をエッチングマスクとして用いて犠牲膜２９及び周辺ゲート下部膜２６を順に通るようにセル中央領域Ａ及びセル周辺領域Ｂのセル活性領域１４、１６を部分的にエッチングしてチャネルトレンチ３４を図４Ａ及び図４Ｂのように形成する。
【００３２】
本発明の他の実施形態によれば、前記フォトレジスト膜はセル中央領域Ａのセル活性領域１４及びセル周辺領域Ｂの素子分離膜１２にそれぞれ重畳し、そして犠牲膜２９を露出させる開口部を有するように形成される。前記フォトレジスト膜をエッチングマスクとして用いて犠牲膜２９及び周辺ゲート下部膜２６を順に通るようにセル中央領域Ａのセル活性領域１４及びセル周辺領域Ｂの素子分離膜１２を部分的にエッチングしてチャネルトレンチ３４を図４Ａ及び図４Ｃのように形成する。本発明の実施形態において、前記チャネルトレンチ３４が形成した後に、前記フォトレジスト膜を半導体基板５から除去する。
【００３３】
図１Ａ、図１Ｂ、図５Ａ、図５Ｂ及び図５Ｃを参照すると、本発明の一実施形態において、セル中央領域Ａ及びセル周辺領域Ｂのチャネルトレンチ３４にパッド下部膜３８を図５Ａ及び図５Ｂのようにそれぞれ形成する。前記パッド下部膜３８はセル中央領域Ａ及びセル周辺領域Ｂのチャネルトレンチ３４の側壁をそれぞれ覆ってパッド上部膜２３と接触するように形成される。前記セル中央領域Ａ及びセル周辺領域Ｂのチャネルトレンチ３４を埋め込むように犠牲膜２９上にセルゲート膜４４を形成する。
【００３４】
本発明の他の実施形態において、セル中央領域Ａのチャネルトレンチ３４にパッド下部膜３８を図５Ａ及び図５Ｃのように形成する。前記パッド下部膜３８はセル中央領域Ａのチャネルトレンチ３４の側壁を覆ってパッド上部膜２３と接触するように形成される。前記セル中央領域Ａ及びセル周辺領域Ｂのチャネルトレンチ３４を埋め込むように犠牲膜２９上にセルゲート膜４４を形成する。本発明の実施形態によれば、前記パッド下部膜３８はシリコン格子内に金属原子及び／または非金属原子を介在させた絶縁物質を用いて形成される。前記セルゲート膜４４は導電物質を用いて形成することができる。前記セルゲート膜４４は金属膜またはドーピングされたポリシリコン膜とすることができる。
【００３５】
図１Ａ、図１Ｂ、図６Ａ、図６Ｂ及び図６Ｃを参照すると、本発明の一実施形態において、犠牲膜２９及び周辺ゲート下部膜２６、そしてパッド下部膜３８を露出させるようにセルゲート膜４４を部分的にエッチングしてセル中央領域Ａ及びセル周辺領域Ｂのチャネルトレンチ３４にセルゲート４８を図６Ａ及び図６Ｂのようにそれぞれ形成する。前記セルゲート４８はセル中央領域Ａ及びセル周辺領域Ｂの素子分離膜１２及びセル活性領域１４、１６の上面の下に位置するように形成される。前記セルゲート４８上に位置してセル中央領域Ａ及びセル周辺領域Ｂのチャネルトレンチ３４を埋め込むように犠牲膜２９上にセルゲートキャッピング膜５４を形成する。
【００３６】
本発明の他の実施形態において犠牲膜２９及び周辺ゲート下部膜２６、そしてパッド下部膜３８を露出するようにセルゲート膜４４を部分的にエッチングしてセル中央領域Ａ及びセル周辺領域Ｂのチャネルトレンチ３４にセルゲート４８を図６Ａ及び図６Ｃのようにそれぞれ形成する。前記セルゲート４８はセル中央領域Ａのセル活性領域１４及びセル周辺領域Ｂの素子分離膜１２の上面の下に位置するように形成される。前記セルゲート４８上に位置してセル中央領域Ａ及びセル周辺領域Ｂのチャネルトレンチ３４を埋め込むように犠牲膜２９上にセルゲートキャッピング膜５４を形成する。本発明の実施形態によれば、前記セルゲートキャッピング膜５４は絶縁物質を用いて形成することができる。前記セルゲートキャッピング膜５４はシリコンナイトライド膜とすることができる。
【００３７】
図１Ａ、図１Ｂ、図７Ａ、図７Ｂ及び図７Ｃを参照すると、本発明の一実施形態において周辺ゲート下部膜２６を露出するようにセルゲートキャッピング膜５４及び犠牲膜２９を順にエッチングしてセル中央領域Ａ及びセル周辺領域Ｂのチャネルトレンチ３４にセルゲートキャッピングパターン５８を図７Ａ及び図７Ｂのようにそれぞれ形成する。前記セルゲートキャッピングパターン５８はセルゲート４８とそれぞれ接触してセル中央領域Ａ及びセル周辺領域Ｂのチャネルトレンチ３４を埋め込み、そして素子分離膜１２及びセル活性領域１４、１６から突出するように形成される。前記セルゲートキャッピングパターン５８の上面は周辺ゲート下部膜２６の上面と実質的に同一レベルに位置するように形成される。前記セルゲートキャッピングパターン５８はセルゲート４８とともにセルゲートパターン５９を構成する。これによって、前記セルゲートパターン５９はセル中央領域Ａ及びセル周辺領域Ｂのセル活性領域１４、１６及び素子分離膜１２を通ってセル活性領域１４、１６及び素子分離膜１２から突出するように形成される。
【００３８】
本発明の他の実施形態において周辺ゲート下部膜２６を露出するようにセルゲートキャッピング膜５４及び犠牲膜２９を順にエッチングしてセル中央領域Ａ及びセル周辺領域Ｂのチャネルトレンチ３４にセルゲートキャッピングパターン５８を図７Ａ及び図７Ｃのようにそれぞれ形成する。前記セルゲートキャッピングパターン５８はセルゲート４８とそれぞれ接触してセル中央領域Ａ及びセル周辺領域Ｂのチャネルトレンチ３４を埋め込み、そしてセル活性領域１４及び素子分離膜１２から突出するように形成される。前記セルゲートキャッピングパターン５８の上面は周辺ゲート下部膜２６の上面と実質的に同一レベルに位置するように形成される。前記セルゲートキャッピングパターン５８はセルゲート４８とともにセルゲートパターン５９を構成する。これによって、前記セルゲートパターン５９はセル中央領域Ａのセル活性領域１４及びセル周辺領域Ｂの素子分離膜１２を通ってセル活性領域１４及び素子分離膜１２から突出するように形成される。
【００３９】
本発明の実施形態において周辺ゲート下部膜２６上に周辺ゲート上部膜６２及び周辺ゲートキャッピング膜６４を図１Ａ、図１Ｂ、図７Ａ、図７Ｂ及び図７Ｃのように順に形成する。前記周辺ゲートキャッピング膜６４は絶縁物質を用いて形成することができる。前記周辺ゲートキャッピング膜６４はシリコンナイトライド膜とすることができる。前記周辺ゲート上部膜６２は導電物質を用いて形成することができる。前記周辺ゲート上部膜６２は金属シリサイド膜とすることができる。
【００４０】
図１Ａ、図１Ｂ、図８Ａ、図８Ｂ及び図８Ｃを参照すると、本発明の実施形態において周辺ゲートキャッピング膜６４上にフォトレジストパターンを形成する。前記フォトレジストパターンは当業者によく知られている半導体フォト工程を用いて形成することができる。前記フォトレジストパターンは周辺活性領域１８と対応し、そして周辺ゲートキャッピング膜６４を露出するように形成される。本発明の一実施形態によれば、前記フォトレジストパターンをエッチングマスクとして、そしてセル活性領域１４、１６、周辺活性領域１８、素子分離膜１２及びセルゲートキャッピングパターン５８をエッチング保護膜として用いて周辺ゲートキャッピング膜６４、周辺ゲート上部膜６２及び周辺ゲート下部膜２６を順にエッチングして図１Ａ、図８Ａ、図８Ｂのように周辺ゲートパターン７３を形成する。本発明の他の実施形態によれば、前記フォトレジストパターンをエッチングマスクとして、そしてセル活性領域１４、周辺活性領域１８、素子分離膜１２及びセルゲートキャッピングパターン５８をエッチング保護膜として用いて周辺ゲートキャッピング膜６４、周辺ゲート上部膜６２及び周辺ゲート下部膜２６を順にエッチングして図１Ｂ、図８Ａ及び図８Ｃのように周辺ゲートパターン７３を形成する。  本発明の実施形態において、前記ゲートパターン７３が形成した後に、前記フォトレジストパターンを半導体基板５から除去する。
【００４１】
本発明の実施形態によれば、前記周辺ゲートパターン７３が形成された後に、前記ゲートキャッピングパターン５８は所定の大きさの曲率半径Ｒを有して図８Ａ、図８Ｂ及び図８Ｃのように形成される。なぜなら、前記ゲートキャッピングパターン５８は周辺ゲートパターン７３が形成されるうちにエッチング損傷を受けるからである。前記周辺ゲートパターン７３は順に積層された周辺ゲート下部パターン２７、周辺ゲート上部パターン６６及び周辺ゲートキャッピングパターン６８を有するように形成される。前記周辺ゲートパターン７３は周辺活性領域１８上に位置して周辺活性領域１８の上面から上部に向けて延長されるように形成される。本発明の一実施形態においてセルゲートパターン５９及び周辺ゲートパターン７３をマスクとして用いてセル中央領域Ａ及びセル周辺領域Ｂの活性領域１４、１６にセル不純物拡散領域８２、そして周辺回路領域Ｐの周辺活性領域１８に周辺低濃度不純物拡散領域８４を形成する。前記周辺低濃度不純物拡散領域８４は周辺ゲートパターン７３と重畳するように形成することができる。前記セル不純物拡散領域８２はセル中央領域Ａ及びセル周辺領域Ｂのセルゲートパターン５９と重畳するように形成することができる。
【００４２】
本発明の他の実施形態においてセルゲートパターン５９及び周辺ゲートパターン７３をマスクとして用いてセル中央領域Ａの活性領域１４にセル不純物拡散領域８２、そして周辺回路領域Ｐの周辺活性領域１８に周辺低濃度不純物拡散領域８４を形成する。前記周辺低濃度不純物拡散領域８４は周辺ゲートパターン７３と重畳するように形成することができる。前記セル不純物拡散領域８２はセル中央領域Ａのセルゲートパターン５９と重畳するように形成することができる。本発明の実施形態において、前記周辺低濃度不純物拡散領域８４は半導体基板５と同一導電性を有するか、または他の導電性を有するように形成することができる。前記セル不純物拡散領域８２は半導体基板５と異なる導電性を有するように形成される。続いて、前記周辺ゲートパターン７３及びセルゲートパターン５９を覆うように半導体基板５上にスペーサ膜７６を形成する。前記スペーサ膜７６は絶縁物質を用いて形成することができる。前記スペーサ膜７６はシリコンナイトライド膜とすることができる。
【００４３】
図１Ａ、図１Ｂ、図９Ａ、図９Ｂ及び図９Ｃを参照すると、本発明の実施形態においてスペーサ膜７６を全面的にエッチングして周辺ゲートパターン７３の側壁に周辺ゲートスペーサ７９を図９Ａ、図９Ｂ及び図９Ｃのように形成する。前記周辺ゲートスペーサ７９が形成された後、前記セル中央領域Ａ及びセル周辺領域Ｂには、セルゲートパターン５９周辺にスペーサ膜７６の残留物が残らない。なぜなら、前記セルゲートパターン５９は所定大きさの曲率半径Ｒを有するセルゲートキャッピングパターン５８を有しているからである。よって、本発明の実施形態はセルゲートキャッピングパターン５８を介して後続半導体製造工程の環境を安定させる。続いて、前記周辺ゲートパターン７３及び周辺ゲートスペーサ７９をマスクとして用いて周辺活性領域１８に周辺高濃度不純物拡散領域８６を形成する。前記周辺高濃度不純物拡散領域８６は周辺低濃度不純物拡散領域８４と重畳してＬＤＤ構造を有する周辺不純物拡散領域８９を構成する。前記周辺不純物拡散領域８９は周辺低濃度不純物拡散領域８４または高濃度不純物拡散領域８６を有して形成される。
【００４４】
本発明の実施形態において、セルゲートパターン５９及び周辺ゲートパターン７３を覆うようにエッチング阻止膜９４及び埋め込み層間絶縁膜９８を図９Ａ、図９Ｂ及び図９Ｃのように順に形成する。前記エッチング阻止膜９４は絶縁物質を用いて形成することができる。前記エッチング阻止膜９４はシリコンナイトライド膜とすることができる。前記埋め込み層間絶縁膜９８はシリコン格子内に金属原子及び／または非金属原子を介在させた絶縁物質を用いて形成することができる。前記埋め込み層間絶縁膜９８は少なくとも一つの絶縁膜とすることができる。本発明の一実施形態によれば、前記埋め込み層間絶縁膜９８上にフォトレジスト膜を形成する。前記フォトレジスト膜は当業者によく知られている半導体フォト工程を用いて形成することができる。前記フォトレジスト膜はセル中央領域Ａのセル活性領域１４、セル周辺領域Ｂのセルゲートパターン５９及び周辺回路領域Ｐの周辺活性領域１８に重畳し、そして埋め込み層間絶縁膜９８を露出する開口部を有するように形成される。
【００４５】
また図１Ａ、図１Ｂ、図９Ａ、図９Ｂ及び図９Ｃを参照すると、本発明の一実施形態においてフォトレジスト膜をエッチングマスクとして、そしてセル活性領域１４、１６、周辺活性領域１８及びセルゲートパターン５９をエッチング保護膜として用いて埋め込み層間絶縁膜９８、エッチング阻止膜９４、セルゲートキャッピングパターン５８及びパッド上部膜２３をエッチングして接続ホール１０２を図９Ａ及び図９Ｂのように形成する。前記接続ホール１０２はセル活性領域１４、１６及び周辺活性領域１８、そしてセル周辺領域Ｂのセルゲートパターン５９を露出するように形成することができる。さらに詳しく説明すると、前記接続ホール１０２のうちの一つはセル周辺領域Ｂに位置してセルゲートパターン５９及びセルゲートパターン５９周辺のセル活性領域１４を露出するように形成することができる。前記接続ホール１０２を形成した後に、前記フォトレジスト膜を半導体基板５から除去する。前記接続ホール１０２を埋め込むように埋め込み層間絶縁膜９８上に導電膜（図示せず）を形成する。前記導電膜は順に積層された金属ナイトライド及び金属を用いて形成することができる。前記導電膜上にフォトレジストパターンを形成する。前記フォトレジストパターンは当業者によく知られている半導体フォト工程を用いて形成することができる。前記フォトレジストパターンは接続ホール１０２と重畳し、そして導電膜を露出するように形成することができる。
【００４６】
本発明の一実施形態において、フォトレジストパターンをエッチングマスクとして、そして埋め込み層間絶縁膜９８をエッチング保護膜として用いて埋め込み層間絶縁膜９８を露出するように導電膜をエッチングしてセル中央領域Ａにセル電気ノード１０４、セル周辺領域Ｂに接続線１０６、周辺回路領域Ｐに周辺電気ノード１０８を図９Ａ及び図９Ｂのように形成する。前記周辺電気ノード１０８は周辺ゲートパターン７３周辺に位置して周辺活性領域１８を介して周辺不純物拡散領域８９とそれぞれ接触するように図１Ａ及び９Ｂのように形成される。前記接続線１０６はセル周辺領域Ｂのセルゲート４８上にそれぞれ位置してセル活性領域１６を介してセル不純物拡散領域８２と接触して図１Ａ及び図９Ｂのように形成される。前記接続線１０６はセル周辺領域Ｂのセル不純物拡散領域８２を用いてセルゲートパターン５９の内部抵抗を調節することができる。なぜなら、前記セルゲートパターン５９においては、セル周辺領域Ｂでセル不純物拡散領域８２の拡散程度によって半導体基板５となす寄生静電容量を、セル不純物拡散領域８２が存在しない場合と比べて少なめに有することができるからである。前記  電気ノード１０４，接続線１０６及び周辺電気ノード１０８が形成した後に、前記フォトレジストパターンを半導体基板５から除去する。
【００４７】
本発明の一実施形態によれば、前記セル不純物拡散領域８２はセル周辺領域Ｂにおいて、接続線１０６、セルゲートパターン５９及び半導体基板５が互いに接触することを防止する。よって、前記セル不純物拡散領域８２は、接続線１０６に対する工程自由度を増加させる。前記接続線１０６はセルアレイ領域Ｃと周辺回路領域Ｐとの間でセルゲートパターン５９及び周辺ゲートパターン７３周辺の周辺活性領域１８を電気的に接続させる役割をする。前記セル電気ノード１０４はセル中央領域Ａのセルゲートパターン５９間に位置してセル活性領域１４を介してセル不純物拡散領域８２のうちの一つと接触して図１Ａ及び図９Ａのように形成される。
【００４８】
さらに図１Ａ、図１Ｂ、図９Ａ、図９Ｂ及び図９Ｃを参照すると、本発明の他の実施形態において、埋め込み層間絶縁膜９８上にフォトレジスト膜を形成する。前記フォトレジスト膜は当業者によく知られている半導体フォト工程を用いて形成することができる。前記フォトレジスト膜はセル中央領域Ａのセル活性領域１４、セル周辺領域Ｂのセルゲートパターン５９及び周辺回路領域Ｐの周辺活性領域１８と重畳し、そして埋め込み層間絶縁膜９８を露出する開口部を有するように形成される。前記フォトレジスト膜をエッチングマスクとして、そしてセル活性領域１４、周辺活性領域１８及びセルゲートパターン５９をエッチング保護膜として用いて埋め込み層間絶縁膜９８、エッチング阻止膜９４及びセルゲートキャッピングパターン５８、パッド上部膜２３及び素子分離膜１２をエッチングして接続ホール１０２を図１Ｂ、図９Ａ及び図９Ｃのように形成する。前記接続ホール１０２はセル活性領域１４及び周辺活性領域１８、そしてセル周辺領域Ｂのセルゲートパターン５９を露出するように形成することができる。さらに詳しく説明すると、前記接続ホール１０２のうちの一つはセル周辺領域Ｂに位置してセルゲート４８及びセルゲート４８周辺の素子分離膜１２を露出し、そしてセルゲート４８から半導体基板５に向けて延長するように形成される。前記接続ホール１０２が形成した後に、前記フォトレジスト膜を半導体基板５から除去する。
【００４９】
本発明の他の実施形態において、接続ホール１０２を埋め込むように埋め込み層間絶縁膜９８上に導電膜（図示せず）を形成する。前記導電膜は順に積層された金属ナイトライド及び金属を用いて形成することができる。前記導電膜上にフォトレジストパターンを形成する。前記フォトレジストパターンは当業者によく知られている半導体フォト工程を用いて形成することができる。前記フォトレジストパターンは接続ホール１０２と重畳し、そして導電膜を露出するように形成される。前記フォトレジストパターンをエッチングマスクとして、そして埋め込み層間絶縁膜９８をエッチング保護膜として用いて埋め込み層間絶縁膜９８を露出するように導電膜をエッチングしてセル中央領域Ａにセル電気ノード１０４、セル周辺領域Ｂに接続線１０７、周辺回路領域Ｐに周辺電気ノード１０８を図１Ｂ、図９Ａ及び図９Ｃのように形成する。
【００５０】
前記セル電気ノード１０４，  接続線１０７及び周辺電気ノード１０８が形成した後に、前記フォトレジストパターンを半導体基板５から除去する。
【００５１】
本発明の他の実施形態によれば、前記周辺電気ノード１０８は周辺ゲートパターン７３周辺に位置して周辺活性領域１８を介して周辺不純物拡散領域８９とそれぞれ接触して図１Ｂ及び図９Ｃのように形成される。前記接続線１０７はセル周辺領域Ｂのセルゲート４８上にそれぞれ位置して素子分離膜１２と接触するように図１Ｂ及び図９Ｃのように形成することができる。前記接続線１０７はセルゲート４８をそれぞれ囲んでセルゲート４８から半導体基板５に向けて突出するように形成される。前記接続線１０７は素子分離膜１２を介してセルゲート４８と接触面積を広げてセルゲート４８となす接触抵抗を減少させる構造を提供する。前記接続線１０７はセルアレイ領域Ｃと周辺回路領域Ｐとの間でセルゲートパターン５９及び周辺ゲートパターン７３周辺の周辺活性領域１８を電気的に接続させる役割をする。前記セル電気ノード１０４は、セル中央領域Ａのセルゲートパターン５９間に位置してセル活性領域１４を介してセル不純物拡散領域８２のうちの一つと接触して図１Ｂ及び図９Ａのように形成することができる。本発明の実施形態によれば、前記セル電気ノード１０４及び周辺電気ノード１０８は配線構造体とすることができる。
【００５２】
図１Ａ、図１Ｂ、図１０Ａ、図１０Ｂ及び図１０Ｃを参照すると、本発明の実施形態において、セル及び周辺電気ノード１０４、１０８、そして接続線１０６または１０７を覆うように埋め込み層間絶縁膜９８上に、平坦化層間絶縁膜１１３を図１０Ａ、図１０Ｂ及び図１０Ｃのように形成する。前記平坦化層間絶縁膜１１３はシリコンオキサイド格子内の金属原子及び／または非金属原子を介在させた絶縁物質を用いて形成される。前記平坦化絶縁膜１１３は少なくとも一つの絶縁膜とすることができる。前記平坦化層間絶縁膜１１３上にフォトレジスト膜を形成する。前記フォトレジスト膜はセル中央領域Ａのセル電気ノード１０４の反対側にそれぞれ位置し、そしてセルゲートパターン５９周辺のセル活性領域１４と重畳して平坦化層間絶縁膜１１３を露出する開口部を有するように形成される。前記フォトレジスト膜をエッチングマスクとして用いて平坦化層間絶縁膜１１３、埋め込み層間絶縁膜９８、エッチング阻止膜９４及びパッド上部膜２３を順にエッチングして他の接続ホール１１６を図１Ａ及び図１０Ａのように形成する。前記他の接続ホール１１６はセルゲートパターン５９周辺でセル電気ノード１０４の反対側に位置するセル活性領域１４を露出するように形成することができる。前記他の接続ホール１１６が形成した後に、前記フォトレジスト膜を半導体基板５から除去する。
【００５３】
本発明の実施形態によって、他の接続ホール１１６をそれぞれ埋め込む他のセル電気ノード１１９を図１Ａ及び図１０Ａのように形成する。前記他のセル電気ノード１３０はセル電気ノード１０４を間に置いてセル活性領域１４を介してセル不純物拡散領域８２のうちの残りと接触する保存構造体とすることができる。前記他のセル電気ノード１３０は配線構造体とすることができる。前記配線構造体はビットラインパターンやビットラインパターン以外の回路配線とすることができる。前記配線構造体は導電膜とすることができる。前記半導体集積回路装置がＤＲＡＭである場合、前記保存構造体は順に積層されたノードプラグ１１９及びキャパシタ１２８を有して図１０Ａのように形成される。前記キャパシタ１２８は、下部電極１２２、誘電膜１２４及び上部電極１２６を有するように形成される。前記上部電極１２６、下部電極１２２及びノードプラグ１１９は導電膜とすることができる。前記半導体集積回路装置がＰＲＡＭまたはＦＲＡＭである場合、前記保存構造体は相変化物質または強誘電物質を含むように形成することができる。本発明の実施形態によれば、前記セル電気ノード１０４、１３０は、接続線１０６または１０７、セルゲートパターン５９及び周辺ゲートパターン７３とともに半導体集積回路装置１３５を形成する。
【図面の簡単な説明】
【００５４】
【図１Ａ】本発明に係る半導体集積回路装置を示す配置図である。
【図１Ｂ】本発明に係る半導体集積回路装置を示す配置図である。
【図２Ａ】図１Ａの切断線Ｉ−Ｉ’の本発明の実施形態に係る半導体集積回路装置を示す断面図である。
【図２Ｂ】図１Ａの切断線ＩＩ−ＩＩ’の本発明の実施形態に係る半導体集積回路装置を示す断面図である。
【図２Ｃ】図１Ｂの切断線ＩＩ−ＩＩ’の本発明の実施形態に係る半導体集積回路装置を示す断面図である。
【図３Ａ】図１Ａの切断線Ｉ−Ｉ’の本発明の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図３Ｂ】図１Ａの切断線ＩＩ−ＩＩ’の本発明の一実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図３Ｃ】図１Ｂの切断線ＩＩ−ＩＩ’の本発明の他の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図４Ａ】図１Ａの切断線Ｉ−Ｉ’の本発明の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図４Ｂ】図１Ａの切断線ＩＩ−ＩＩ’の本発明の一実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図４Ｃ】図１Ｂの切断線ＩＩ−ＩＩ’の本発明の他の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図５Ａ】図１Ａの切断線Ｉ−Ｉ’の本発明の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図５Ｂ】図１Ａの切断線ＩＩ−ＩＩ’の本発明の一実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図５Ｃ】図１Ｂの切断線ＩＩ−ＩＩ’の本発明の他の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図６Ａ】図１Ａの切断線Ｉ−Ｉ’の本発明の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図６Ｂ】図１Ａの切断線ＩＩ−ＩＩ’の本発明の一実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図６Ｃ】図１Ｂの切断線ＩＩ−ＩＩ’の本発明の他の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図７Ａ】図１Ａの切断線Ｉ−Ｉ’の本発明の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図７Ｂ】図１Ａの切断線ＩＩ−ＩＩ’の本発明の一実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図７Ｃ】図１Ｂの切断線ＩＩ−ＩＩ’の本発明の他の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図８Ａ】図１Ａの切断線Ｉ−Ｉ’の本発明の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図８Ｂ】図１Ａの切断線ＩＩ−ＩＩ’の本発明の一実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図８Ｃ】図１Ｂの切断線ＩＩ−ＩＩ’の本発明の他の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図９Ａ】図１Ａの切断線Ｉ−Ｉ’の本発明の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図９Ｂ】図１Ａの切断線ＩＩ−ＩＩ’の本発明の一実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図９Ｃ】図１Ｂの切断線ＩＩ−ＩＩ’の本発明の他の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図１０Ａ】図１Ａの切断線Ｉ−Ｉ’の本発明の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図１０Ｂ】図１Ａの切断線ＩＩ−ＩＩ’の本発明の一実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【図１０Ｃ】図１Ｂの切断線ＩＩ−ＩＩ’の本発明の他の実施形態に係る半導体集積回路装置の形成方法を説明する断面図である。
【符号の説明】
【００５５】
５  半導体基板
１２  素子分離膜
１４、１６  セル活性領域
１８  周辺活性領域
４８  セルゲート
５８  セルゲートキャッピングパターン
５９  セルゲートパターン
６６  周辺ゲート上部パターン
６８  周辺ゲートキャッピングパターン
７３  周辺ゲートパターン
８２  セル不純物拡散領域
９８  埋め込み層間絶縁膜
１０２、１１６  接続ホール
１０６  接続線
１０８  周辺電気ノード
１２２  下部電極
１３５  半導体集積回路装置
Ａ  セル中央領域
Ｂ  セル周辺領域
Ｃ  セルアレイ領域
Ｐ  周辺回路領域
【図１Ａ】
0005539622.tif 000002
【図１Ｂ】
0005539622.tif 000003
【図２Ａ】
0005539622.tif 000004
【図２Ｂ】
0005539622.tif 000005
【図２Ｃ】
0005539622.tif 000006
【図３Ａ】
0005539622.tif 000007
【図３Ｂ】
0005539622.tif 000008
【図３Ｃ】
0005539622.tif 000009
【図４Ａ】
0005539622.tif 000010
【図４Ｂ】
0005539622.tif 000011
【図４Ｃ】
0005539622.tif 000012
【図５Ａ】
0005539622.tif 000013
【図５Ｂ】
0005539622.tif 000014
【図５Ｃ】
0005539622.tif 000015
【図６Ａ】
0005539622.tif 000016
【図６Ｂ】
0005539622.tif 000017
【図６Ｃ】
0005539622.tif 000018
【図７Ａ】
0005539622.tif 000019
【図７Ｂ】
0005539622.tif 000020
【図７Ｃ】
0005539622.tif 000021
【図８Ａ】
0005539622.tif 000022
【図８Ｂ】
0005539622.tif 000023
【図８Ｃ】
0005539622.tif 000024
【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０Ａ】
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【図１０Ｂ】
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【図１０Ｃ】
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