(57)【特許請求の範囲】
【請求項１】
制御装置であって、
複数の制御手段と、該各制御手段がそれぞれアクセス可能な複数の記憶手段と、
当該制御装置に入力する複数の入力データに対してチャタリング除去を行うチャタリング除去手段と、
前記チャタリング除去手段によってチャタリング除去がされた各入力データについて、入力データと出力先の記憶手段とを対応させたデータを記憶したテーブルに基づいて、各入力データのそれぞれの出力先を前記各記憶手段の中から選択して出力する出力先選択手段とを有し、
前記各制御手段は、それぞれアクセス可能な記憶手段にアクセスして前記チャタリングが除去された入力データを取得することを特徴とする制御装置。
【請求項２】
前記テーブルは、前記各入力データをそれぞれ入力する複数のポートと、該各ポートに入力データが入力されたときにその入力データの出力先への出力を有効にする情報とを対応付けて記憶していることを特徴とする請求項１記載の制御装置。
【請求項３】
前記入力データ又は前記入力データを取得する前記制御手段が変更された場合、前記テーブルの入力データと出力先の記憶手段との対応関係を書き換えることを特徴とする請求項１又は２記載の制御装置。
【請求項４】
請求項１乃至３のいずれか一項に記載の制御装置を備えたことを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、マイクロコンピュータによって実現される制御装置とその制御装置を備えたファクシミリ装置，プリンタ，複写機，複合機を含む画像形成装置に関する。
【背景技術】
【０００２】
図６は、従来の画像形成装置におけるセンサとセンサの検出結果に基づく制御を行う主制御部の機能構成を示すブロック図である。
この画像形成装置の制御装置である主制御部（ベースコントロールユニット、Ｂａｓｅ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ：ＢＣＵ）２０は、第１ＣＰＵ２１と第２ＣＰＵ２２の２つの制御用のＣＰＵと中継コネクタ２３を有する。上記第１ＣＰＵ２１と第２ＣＰＵ２２は、それぞれ画像形成装置を制御する制御プログラムを実行する制御用のＣＰＵであり、第１ＣＰＵ２１はＣＰＵバス２４によって中継コネクタ２３と接続し、第２ＣＰＵ２２はＣＰＵバス２５によって中継コネクタ２３と接続している。
第１入出力制御部（インプット・アウトプット制御部、Ｉｎｐｕｔ−Ｏｕｔｐｕｔ  Ｂｏａｒｄ）３０は、センサケーブル４１を介して第１センサ４０を、センサケーブル４３を介して第２センサ４２をそれぞれ接続し、中継コネクタ３１を有して、その中継コネクタ３１と中継ケーブル３４を介して主制御部２０の中継コネクタ２３と接続している。
【０００３】
また、第２入出力制御部（インプット・アウトプット制御部、Ｉｎｐｕｔ−Ｏｕｔｐｕｔ  Ｂｏａｒｄ）３２は、センサケーブル４５を介して第３センサ４４を、センサケーブル４７を介して第４センサ４６をそれぞれ接続し、中継コネクタ３３を有して、その中継コネクタ３３と中継ケーブル３５を介して主制御部２０の中継コネクタ２３と接続している。
第１センサ４０，第２センサ４２，第３センサ４４，第４センサ４６は、それぞれ画像形成装置における各部の状態を検知する為のセンサであり、その検知結果の信号をそれぞれ第１入出力制御部３０と第２入出力制御部３２へ出力する。
第１ＣＰＵ２１は、ＣＰＵバス２４，中継コネクタ２３，中継ケーブル３４，中継コネクタ３１を介して第１入出力制御部３０にアクセスし、第１センサ４０と第２センサ４２のそれぞれの検知結果の信号を取得する。
【０００４】
また、第２ＣＰＵ２２は、ＣＰＵバス２５，中継コネクタ２３，中継ケーブル３５，中継コネクタ３３を介して第２入出力制御部３２にアクセスし、第３センサ４４と第４センサ４６のそれぞれの検知結果の信号を取得する。
このように、ＣＰＵを複数設ければ、各ＣＰＵの処理負荷が分散するので、個々のＣＰＵの制御プログラム実行速度が高速化することができ、その結果、画像形成装置の目標とする性能，パフォーマンス等を実現することができる。
このような制御装置で入出力の高速アクセス化を図ろうとすると、制御装置のデータバス線を増加しなければならない。しかし、データバス線の増加は制御装置の小型化、低コスト化を阻害するから、高速アクセス化と小型化と低コスト化とを両立できないという問題があった。
【０００５】
そこで従来、特許文献１に記載の技術のように、ＣＰＵがアクセスする入力データ、又は出力データへのバスを分割できるハード構成とし、入力データ用のバス幅と出力データ用のバス幅をそれぞれ削減し、ＣＰＵが各入力データ、又は出力データへアクセスする回数を削減することによってＣＰＵのパフォーマンス向上を図る画像形成装置があった。
ところで、上述のような構成の画像形成装置において、第１ＣＰＵ２１が第１センサ４０の入力信号を取得する場合、第１センサ４０と第１入出力制御部３０を接続するセンサケーブル４１に混入するノイズによる入力データ（入力信号）のチャタリング（誤検知）を排除する為、入力信号を複数回読み込み、第１センサ４０からの入力データの状態を確定させる必要がある。
【０００６】
次に、上記第１ＣＰＵ２１におけるチャタリング除去について説明する。
図７は、図６に示す第１ＣＰＵ２１におけるチャタリング除去に係る回路構成を示す回路図である。
この回路は、第１センサ４０の検知結果の入力データをセンサケーブル４１，第１入出力制御部３０，中継コネクタ３１，中継ケーブル３４，中継コネクタ２３，ＣＰＵバス２４を介して読み込み、新たに入力された入力データ（入力信号）として新入力データ格納部５０に格納する。また、前入力データ格納部５１には、上記新たに入力された入力データの１つ前に入力された入力データを格納している。
そして、ＥＸＯＲゲート５２により、新入力データ格納部５０に格納された入力データと、前入力データ格納部５１に格納された１つ前の入力データとを比較し、両入力データが同じ信号状態であれば、入力データを連続して読み込んだ結果、同じ信号状態で入力された継続回数を示すカウント値として、カウント部５３のカウント値に１インクリメントする。
【０００７】
さらに、比較器５４において、カウント部５３のカウント値と入力データが何回同じ信号状態であれば信号状態確定とするかを予め定義した状態変化確定閾値とを比較し、その比較結果、カウント値の回数が状態変化確定閾値を上回った場合に、前入力データ格納部５１に格納された入力データを、信号状態が確定した入力データとして確定データ格納部５５に格納する。
このように、第１ＣＰＵ２１の上述した回路では、上述のような処理を実行することによって、信号状態が確定した入力データを確定データ格納部５５に保持するので、第１ＣＰＵ２１が第１センサ４０の入力データを使用するときは、確定データ格納部５５に保持している入力データを使用することにより、第１センサ４０の入力データのノイズ等による誤検知を防止している。
【０００８】
上述の処理例では、第１ＣＰＵ２１が第１センサ４０の入力データを読み込む場合の処理を説明したが、第２センサ４２の入力データに関しても上述と同様の処理を実行する必要があり、また、第２ＣＰＵ２２が第３センサ４４及び第４センサ４６の各入力データを読み込む場合にも上述と同様の処理を実行する必要がある。
従って、画像形成装置の構成が大規模になり、画像形成装置を構成する各部の状態を検知するためのセンサ数が増加すると、上述のチャタリング除去処理を実行する対象である入力データ数も増加し、チャタリング除去処理の実行による第１ＣＰＵ２１及び第２ＣＰＵ２２への負荷も増大し、第１ＣＰＵ２１及び第２ＣＰＵ２２のパフォーマンスを低下させてしまうという問題があった。
そこで従来、特許文献２に記載の技術のように、ＣＰＵが読み込む入力データのチャタリングの影響を防止するものとして、画像形成装置を構成するユニット毎にＣＰＵを搭載した制御基板を設け、各ユニット毎のＣＰＵによってチャタリング除去を行い、汎用電線によって画像形成装置本体の制御基板と接続する画像形成装置があった。
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかしながら、上述した特許文献１に記載の技術では、入力データを読み込む際には、ノイズ等による入力データ誤検知を防止する為のチャタリング除去機能は必要となる為、そのチャタリング除去機能の実行によるＣＰＵのパフォーマンス低下を回避することはできないという問題があった。
また、上述した特許文献２に記載の技術では、画像形成装置を構成する各ユニット毎にＣＰＵ、制御基板を搭載することになる為、画像形成装置のコスト増大につながるという問題があった。
【００１０】
さらに、複数の制御用のＣＰＵを用いて画像形成装置を制御する場合には、画像形成装置を構成するセンサからの入力データは、ハード構成によりアクセスできるＣＰＵが固定されてしまう為、画像形成装置のハード構成が変更されて、入力データ、又は出力データにアクセス可能なＣＰＵが変更になると、それに伴って各ＣＰＵが実行する制御プログラムにも変更が生じ、開発工数の増大につながるという問題も発生する。
この発明は上記の点に鑑みてなされたものであり、入力データの監視処理によって制御部全体のパフォーマンスが低下するという問題を安価に回避できるようにすることを目的とする。
【課題を解決するための手段】
【００１１】
この発明は上記の目的を達成するため、制御装置であって、複数の制御手段と、その各制御手段がそれぞれアクセス可能な複数の記憶手段と、その制御装置に入力する複数の入力データに対してチャタリング除去を行うチャタリング除去手段と、上記チャタリング除去手段によってチャタリング除去がされた各入力データについて、入力データと出力先の記憶手段とを対応させたデータを記憶したテーブルに基づいて、各入力データのそれぞれの出力先を上記各記憶手段の中から選択して出力する出力先選択手段を有し、上記各制御手段は、それぞれアクセス可能な記憶手段にアクセスして上記チャタリングが除去された入力データを取得する制御装置を提供する。
また、上記テーブルは、上記各入力データをそれぞれ入力する複数のポートと、その各ポートに入力データが入力されたときにその入力データの出力先への出力を有効にする情報とを対応付けて記憶しているようにするとよい。
さらに、上記入力データ又は上記入力データを取得する上記制御手段が変更された場合、上記テーブルの入力データと出力先の記憶手段との対応関係を書き換えるようにするとよい。
さらにまた、上述のような制御装置を備えた画像形成装置も提供する。
【発明の効果】
【００１２】
この発明による制御装置と画像形成装置は、入力データの監視処理によって制御部全体のパフォーマンスが低下するという問題を安価に回避することができる。
【図面の簡単な説明】
【００１３】
【図１】この発明の制御装置の一実施例の構成を示す機能ブロック図である。
【図２】図１に示す出力先ＣＰＵ選択処理部の内部構成を示す機能ブロック図である。
【図３】図２に示す出力先データテーブルの内部構成を示す機能ブロック図である。
【図４】図１に示す制御装置の一部のセンサの接続先を変えた場合の構成を示すブロック図である。
【００１４】
【図５】図２に示す出力先データテーブルの内部構成の他の例を示す機能ブロック図である。
【図６】従来の画像形成装置におけるセンサとセンサの検出結果に基づく制御を行う制御装置の機能構成を示すブロック図である。
【図７】図６に示す第１ＣＰＵにおけるチャタリング除去に係る回路構成を示す回路図である。
【発明を実施するための形態】
【００１５】
以下、この発明を実施するための形態を図面に基づいて具体的に説明する。
〔実施例〕
図１は、この発明の制御装置の一実施例の構成を示す機能ブロック図である。
この制御装置は、ファクシミリ装置，プリンタ，複写機，複合機を含む画像形成装置に搭載されており、主制御部（ベースコントロールユニット、Ｂａｓｅ  Ｃｏｎｔｒｏｌ  Ｕｎｉｔ：ＢＣＵ）２０は、第１ＣＰＵ２１と第２ＣＰＵ２２の２つの制御用のＣＰＵと、内部の論理をユーザ（ＬＳＩの利用者、すなわち回路設計者）がプログラミングすることができるＬＳＩのプログラマブル・ロジック・デバイス（Ｐｒｏｇｒａｍｍａｂｌｅ  Ｌｏｇｉｃ  Ｄｅｖｉｃｅ：ＰＬＤ、「プログラマブルデバイス」ともいう）であるフィールド・プログラマブル・ゲート・アレイ（Ｆｉｅｌｄ  Ｐｒｏｇｒａｍｍａｂｌｅ  Ｇａｔｅ  Ａｒｒａｙ：ＦＰＧＡ、以下「ＦＰＧＡ」と略称する）１と、中継コネクタ２３を有する。
【００１６】
主制御部２０の中継コネクタ２３には、中継ケーブル３４を介して第１入出力制御部（インプット・アウトプット制御部、Ｉｎｐｕｔ−Ｏｕｔｐｕｔ  Ｂｏａｒｄ）３０の中継コネクタ３１が、中継ケーブル３５を介して第２入出力制御部（インプット・アウトプット制御部、Ｉｎｐｕｔ−Ｏｕｔｐｕｔ  Ｂｏａｒｄ）３２の中継コネクタ３３がそれぞれ接続されている。
第１入出力制御部３０は、センサケーブル４１を介して第１センサ４０を、センサケーブル４３を介して第２センサ４２をそれぞれ接続している。
また、第２入出力制御部３２は、センサケーブル４５を介して第３センサ４４を、センサケーブル４７を介して第４センサ４６をそれぞれ接続している。
第１センサ４０，第２センサ４２，第３センサ４４，第４センサ４６は、それぞれ画像形成装置における各部の状態を検知する為のセンサであり、その検知結果の信号（データ）を第１入出力制御部３０あるいは第２入出力制御部３２へそれぞれ出力する。
【００１７】
そして、主制御部２０のＦＰＧＡ１が、中継コネクタ２３，中継ケーブル３４，中継コネクタ３１を介して第１入出力制御部３０に、中継コネクタ２３，中継ケーブル３５，中継コネクタ３３を介して第２入出力制御部３２にそれぞれアクセス可能な構成となっており、第１センサ４０〜第４センサ４６の各データを、中継コネクタ２３，制御バス２６，２７を介して入力エリア部２に入力データとして入力する。
ＦＰＧＡ１は、入力エリア部２に入力された各入力データにチャタリング除去処理を施すチャタリング除去処理部（「チャタリング除去手段」に相当する）３と、チャタリング除去処理後の各入力データを制御バス７を介して第１出力エリア部５又は制御バス８を介して第２出力エリア部６へそれぞれ出力する出力先ＣＰＵ選択処理部（「出力先選択手段」に相当する）４と、第１ＣＰＵ２１がアクセス可能な第１出力エリア部（「記憶手段」に相当する）５と、第２ＣＰＵ２２がアクセス可能な第２出力エリア部（「記憶手段」に相当する）６とを備えている。
【００１８】
第１ＣＰＵ２１と第２ＣＰＵ２２は、それぞれ画像形成装置を制御する制御プログラムを実行する制御用のＣＰＵ（「制御手段」に相当する）であり、第１センサ４０，第２センサ４２，第３センサ４４，第４センサ４６の各入力データに基づいて画像形成装置を制御する（例えば、用紙切れを検知して用紙セットのアタートを出力したりする）。
このような構成の制御装置において、第１ＣＰＵ２１が第１入出力制御部３０に接続されている第１センサ４０の入力データを使用する場合、ＦＰＧＡ１を介してデータを取得することになる。
ＦＰＧＡ１には、中継コネクタ２３，制御バス２６，２７を経由して第１センサ４０〜第４センサ４６の各入力データが入力エリア部２に入力される。
入力エリア部２に入力された第１センサ４０〜第４センサ４６の各入力データは、ＦＰＧＡ１が備えるチャタリング除去処理部３によって、それぞれノイズ等の影響によるチャタリングが除去される。
【００１９】
チャタリング除去処理部３では、上述の図７に示した回路によるチャタリング除去処理でも良いし、他の公知の技術の装置による除去処理でも良い。
第１センサ４０〜第４センサ４６の入力データは、それぞれチャタリングが除去されて信号状態が確定すると、チャタリング除去処理部３から第１センサ４０〜第４センサ４６の入力データとして第１ＣＰＵ２１及び第２ＣＰＵ２２がアクセス可能なＦＰＧＡ１内の第１出力エリア部５又は第２出力エリア部６に格納されることになるが、この実施例の制御装置には、第１ＣＰＵ２１及び第２ＣＰＵ２２の複数のＣＰＵが存在し、第１ＣＰＵ２１と第２ＣＰＵ２２からアクセス可能な出力エリアはそれぞれのＣＰＵと排他的な関係になっている。
その為、ＦＰＧＡ１の出力先ＣＰＵ選択処理部４が、第１センサ４０〜第４センサ４６の入力データを第１ＣＰＵ２１と第２ＣＰＵ２２のどのＣＰＵがアクセス可能な出力エリアに出力するかを選択し、第１ＣＰＵ２１がアクセス可能な第１出力エリア部５と第２ＣＰＵ２２がアクセス可能な第２出力エリア部６へそれぞれ振り分けて出力する。
【００２０】
次に、図２に基づいて、出力先ＣＰＵ選択処理部４が実行する出力先ＣＰＵ選択処理について説明する。
第１センサ４０〜第４センサ４６の入力データは、チャタリング除去処理部３を経由して出力先ＣＰＵ選択処理部４への入力データＩｎとして入力される。
出力先データテーブル１０は、第１センサ４０〜第４センサ４６の各入力データとそれらの入力データの出力先である第１出力エリア部５あるいは第２出力エリア部６を対応付けたデータテーブル（「テーブル」に相当する）である。
この出力先ＣＰＵ選択処理部４では、入力データＩｎと出力先データテーブル１０から、対応して定義されている出力先の第１出力エリア部５あるいは第２出力エリア部６を選択し、入力データについて出力先データテーブル１０は第１アンド（ＡＮＤ）ゲート１１あるいは第２アンド（ＡＮＤ）ゲート１２を開き（オープンし）、出力先ＣＰＵ選択処理部４からの出力データとして、図１に示した第１出力エリア部５あるいは第２出力エリア部６に出力して格納する。
【００２１】
次に、図３に基づいて、出力先データテーブル１０による入力データの出力先の選択処理について説明する。
出力先データテーブル１０は、複数の入力ポート１３とそれらに対応する各出力ポート１４とからなる。すなわち、第１入力ポート１３ａ〜第４入力ポート１３ｄと、第１出力ポート１４ａ〜第４出力ポート１４ｄとからなり、第１入力ポート（第１入力Ｐ）１３ａには第１出力ポート（第１出力Ｐ）１４ａを、第２入力ポート（第２入力Ｐ）１３ｂには第２出力ポート（第２出力Ｐ）１４ｃを、第３入力ポート（第３入力Ｐ）１３ｃには第３出力ポート（第３出力Ｐ）１４ｃを、第４入力ポート（第４入力Ｐ）１３ｄには第４出力ポート（第４出力Ｐ）１４ｄをそれぞれ対応させている。
そして、第１センサ４０からの入力データが第１入力ポート１３ａに入力された場合、第１出力ポート１４ａからの信号によって第１アンドゲート１１をオープンすることにより、第１アンドゲート１１に直接入力された第１センサ４０からの入力データは、第１アンドゲート１１の出力先である第１出力エリア部５へ出力される。
【００２２】
また、第２センサ４２からの入力データが第２入力ポート１３ｂに入力された場合、第２出力ポート１４ｂからの信号によって第１アンドゲート１１をオープンすることにより、第１アンドゲート１１に直接入力された第２センサ４２からの入力データは、第１アンドゲート１１の出力先である第１出力エリア部５へ出力される。
一方、第３センサ４４からの入力データが第３入力ポート１３ｃに入力された場合、第３出力ポート１４ｃからの信号によって第２アンドゲート１２をオープンすることにより、第２アンドゲート１２に直接入力された第３センサ４４からの入力データは、第２アンドゲート１２の出力先である第２出力エリア部６へ出力される。
また、第４センサ４６からの入力データが第４入力ポート１３ｄに入力された場合、第４出力ポート１４ｄからの信号によって第２アンドゲート１２をオープンすることにより、第２アンドゲート１２に直接入力された第４センサ４６からの入力データは、第２アンドゲート１２の出力先である第２出力エリア部６へ出力される。
【００２３】
したがって、例えば、第１センサ４０からの入力データが出力先ＣＰＵ選択処理部４に入力されると、その入力データは第１出力エリア部５へ格納するべく出力され、第３センサ４４からの入力データが出力先ＣＰＵ選択処理部４に入力されると、その入力データは第２出力エリア部６へ格納するべく出力される。
ここで、第１出力エリア部５はＣＰＵバス２４によって第１ＣＰＵ２１のみアクセス可能なエリアであり、また、第２出力エリア部６はＣＰＵバス２５によって第２ＣＰＵ２２のみがアクセス可能なエリアであるから、第１センサ４０〜第４センサ４６からの各入力データへの第１ＣＰＵ２１，第２ＣＰＵ２２からのアクセスは競合することなく排他的な関係を維持することが可能となる。
【００２４】
次に、上述の画像形成装置のハード構成が変更となり、制御装置の第１センサ４０と第４センサ４６の接続が入れ替わった場合の動作について、図４を用いて説明する。
この制御装置では、第１センサ４０のセンサケーブル４１を介した接続先が第２入出力制御部３２に、第４センサ４６のセンサケーブル４７を介した接続先が第１入出力制御部３０にそれぞれ入れ替わっており、第１センサ４０からの入力データは、第２入出力制御部３２の中継コネクタ３３，中継ケーブル３５，中継コネクタ２３を介して制御バス２７から入力エリア部２に入力され、第４センサ４６からの入力データは、第１入出力制御部３０の中継コネクタ３１，中継ケーブル３４，中継コネクタ２３を介して制御バス２６から入力エリア部２に入力される。
その後、第１センサ４０と第４センサ４６の各入力データはそれぞれが入れ替わった状態でＦＰＧＡ１のチャタリング除去処理部３でチャタリング除去を施され、出力先ＣＰＵ選択処理部４に到達する。
【００２５】
ここで、上述の図３に示した出力先データテーブル１０の構成では、第４センサ４６からの入力データが第１ポート１３ａに入力され、その第１ポート１３ａに対応する第１アンドゲート１１を有効にするデータ１４ａを出力するので、第４センサ４６からの入力データの出力先は第１ＣＰＵ２１がアクセス可能な第１出力エリア部５になり、取得可能なＣＰＵが変わってしまう。
そこで、ＦＰＧＡ１の出力先ＣＰＵ選択処理部４では、データテーブルの入力データのポートと出力先の記憶手段との対応関係を書き換えることにより、出力先データテーブル１０の内容をセンサ接続先変更に合わせて変更する。
【００２６】
図５は、変更後の出力先データテーブルの構成を示しており、第１入力ポート１３ａには第４センサ４６の入力データが入力され、それに合わせて第１入力ポート１３ａには第２アンドゲート１２をオープンする第４出力ポート１４ｄが対応するように変更されており、さらに、第４入力ポート１３ｄには第１センサ４０の入力データが入力され、それに合わせて第４入力ポート１３ｄには第１アンドゲート１１をオープンする第１出力ポート１４ａが対応するように変更されている。
したがって、この出力先データテーブルでは、第４センサ４６からの入力データが第１入力ポート１３ａに入力されると、第４出力ポート１４ｄからの信号によって第２アンドゲート１２をオープンすることにより、第２アンドゲート１２に直接入力された第４センサ４６からの入力データは、第２アンドゲート１２の出力先である第２出力エリア部６へ出力される。
【００２７】
また、第１センサ４０からの入力データが第４入力ポート１３ｄに入力されると、第１出力ポート１４ａからの信号によって第１アンドゲート１１をオープンすることにより、第１アンドゲート１１に直接入力された第１センサ４０からの入力データは、第１アンドゲート１１の出力先である第１出力エリア部５へ出力される。
このようにして、画像形成装置の構成に変更があり、第１センサ４０〜第４センサ４６の各センサの接続先が変更になっても、出力先データテーブル１０の入力ポートと出力ポートとの対応関係を変更するのみで、第１ＣＰＵ２１と第２ＣＰＵ２２はそれぞれ常に同じセンサからのデータに基づく処理を実施することができ、画像形成装置の構成の変更に伴って、大幅な構成の変更や第１ＣＰＵ２１と第２ＣＰＵ２２の制御プログラムの変更を必要とせず、図５の出力データテーブルの場合は、第１ＣＰＵ２１は第１センサ４０の入力データを、第２ＣＰＵ２２は第４センサ４６の入力データをそれぞれ取得することが可能になる。
【００２８】
また、第１ＣＰＵ２１が取得する第１センサ４０の入力データは、上述の通りＦＰＧＡ１のチャタリング除去処理部３によってチャタリングが除去されて入力状態が確定している入力データである為、第１ＣＰＵ２１が改めて第１センサ４０の入力データに対してチャタリング除去処理を実行する必要はない。
同様に、第２ＣＰＵ２２が取得する第４センサ４６の入力データは、上述の通りＦＰＧＡ１のチャタリング除去処理部３によってチャタリングが除去されて入力状態が確定している入力データである為、第２ＣＰＵ２２でも改めて第４センサ４６の入力データに対してチャタリング除去処理を実行する必要はない。
【００２９】
このようにして、第１ＣＰＵ２１と第２ＣＰＵ２２は、画像形成装置の各部の状態を検知する第１センサ４０〜第４センサ４６からの各入力データに対してチャタリング除去処理を実行することなく、第１センサ４０〜第４センサ４６からの各入力データを取得することが可能となる為、第１ＣＰＵ２１と第２ＣＰＵ２２ではチャタリング除去処理の負荷が無くなり、従って、第１ＣＰＵ２１と第２ＣＰＵ２２の各ＣＰＵのパフォーマンスを向上させることが可能となる。
【００３０】
なお、上述の実施例は、画像形成装置の複数の制御ＣＰＵからアクセス可能なプログラマブルデバイスが画像形成装置に設けたセンサの入力データに対してチャタリング除去処理を実行することにより、各制御ＣＰＵのパフォーマンス向上を図る手段の一例であり、プログラマブルデバイスとプログラマブルデバイスが実行するチャタリング除去処理を特に限定するものではない。
また、上述した実施例では、出力先データテーブルをＦＰＧＡ内に予め定義したデータの場合を説明したが、例えば、第１ＣＰＵ２１と第２ＣＰＵ２２のいずれかの制御ＣＰＵから各入力データの出力エリアを任意に指定可能にするようにしても上述と同様の効果が得られる。
【００３１】
この実施例の制御装置によれば、画像形成装置を制御する複数の制御ＣＰＵがアクセス可能なプログラマブルデバイスが、画像形成装置に設けたセンサの入力データに対するチャタリング除去処理を行うことによって、画像形成装置を制御する各制御ＣＰＵにおいてはプログラマブルデバイスによってチャタリングが除去された後の入力信号状態を取得することが可能となり、各制御ＣＰＵにおけるチャタリング除去処理が不要となる為、制御用の各ＣＰＵのパフォーマンス向上が可能となる。
その際、プログラマブルデバイスを追加することのみで実現可能であるため、制御装置及び画像形成装置のコスト増加を最小限に抑えることが可能である。
すなわち、入力データの監視処理によって制御用のＣＰＵ全体のパフォーマンスが低下するという問題を安価に回避することができる。
【００３２】
また、画像形成装置のハード構成変更に伴うセンサからの入力データの接続先が変更になった場合でも、プログラマブルデバイスが有する画像形成装置を制御する複数個の制御ＣＰＵのうちどの制御ＣＰＵに対して各入力データを出力するか選択できる出力先ＣＰＵ選択処理によって各センサの入力データの出力先のＣＰＵを変更することにより、各制御ＣＰＵの制御プログラムを変更することなく各制御ＣＰＵは必要なセンサの入力データを取得することが可能となり、開発工数を低減することが可能となる。
したがって、画像形成装置のセンサの入力データのハード的な接続構成に変更が生じても、制御プログラムを変更することなく、入力データにアクセス可能とすることができ、開発工数を増大させずに済む。
なお、上述の実施例では、入力データはセンサから入力されたデータの場合を説明したが、その他のデータについても同様に実施することができる。
【産業上の利用可能性】
【００３３】
この発明による制御装置と画像形成装置は、ファクシミリ装置，プリンタ，複写機，複合機等の画像処理装置においても適用することができる。
【符号の説明】
【００３４】
１：ＦＰＧＡ    ２：入力エリア部    ３：チャタリング除去処理部    ４：出力先ＣＰＵ選択処理部    ５：第１出力エリア部    ６：第２出力エリア部    ７，８：制御バス    １０：出力先データテーブル    １１：第１アンドゲート    １２：第２アンドゲート    １３ａ〜１３ｄ：第１〜第４入力ポート    １４ａ〜１４ｄ：第１〜第４出力ポート    ２０：主制御部    ２１：第１ＣＰＵ    ２２：第２ＣＰＵ    ２３，３１，３３：中継コネクタ    ２４，２５：ＣＰＵバス    ３０：第１入出力制御部    ３２：第２入出力制御部    ３４，３５：中継ケーブル    ４０：第１センサ    ４１，４３，４５，４７：センサケーブル    ４２：第２センサ    ４４：第３センサ    ４６：第４センサ    ５０：新入力データ格納部    ５１：前入力データ格納部    ５２：ＥＸＯＲゲート    ５３：カウント部    ５４：比較器    ５５：確定データ格納部
【先行技術文献】
【特許文献】
【００３５】
【特許文献１】特開平０９−２３０９７３号公報
【特許文献２】特開２００５−０４３６０４号公報
【図１】
0005439985.tif 000002
【図２】
0005439985.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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