(57)【特許請求の範囲】
【請求項１】
互いにヘテロ接合される第１のIII−Ｖ族窒化物半導体層と第２のIII−Ｖ族窒化物半導体層を有し、前記第１のIII−Ｖ族窒化物半導体層と前記第２のIII−Ｖ族窒化物半導体層の界面には二次元電子ガスが生成されるIII−Ｖ族窒化物半導体層を備える半導体トランジスタの製造方法であって、
基板の上にヘテロ接合構造を有する前記III−Ｖ族窒化物半導体層を形成する工程と、
前記III−Ｖ族窒化物半導体層の表面上に二酸化シリコンからなる保護膜を形成する工程と、
前記二酸化シリコンからなる保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層を９００℃以上の温度でアニールする工程と、
アニールされた前記保護膜のうち前記III−Ｖ族窒化物半導体層の少なくともソース領域とドレイン領域に第１、第２の開口を形成する工程と、
前記III−Ｖ族窒化物半導体層にオーミック接触するソース電極を前記第１の開口内に形成し、前記III−Ｖ族窒化物半導体層にオーミック接触するドレイン電極を前記第２の開口内に形成する工程と、
前記ソース電極と前記ドレイン電極の間の領域で前記III−Ｖ族窒化物半導体層にショットキー接触するゲート電極を形成する工程と
を有することを特徴とする半導体トランジスタの製造方法。
【請求項２】
前記保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層をアニールする工程において、前記保護膜は窒素雰囲気、窒素含有雰囲気のいずれかの中に配置されることを特徴とする請求項１に記載の半導体トランジスタの製造方法。
【請求項３】
前記保護膜が表面上に形成された前記III−Ｖ族窒化物半導体層をアニールする温度は、９００℃〜１０００℃の範囲にあることを特徴とする請求項１又は請求項２に記載の半導体トランジスタの製造方法。
【請求項４】
前記保護膜は、プラズマＣＶＤ法により形成されることを特徴とする請求項１乃至請求項３のいずれか１つに記載の半導体トランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体トランジスタの製造方法に関し、より詳しくは、III−Ｖ族窒化物半導体をチャネル領域とする半導体トランジスタの製造方法に関する。
【背景技術】
【０００２】
III−Ｖ族窒化物に代表されるワイドバンドギャップ半導体は、高い絶縁破壊耐圧、良好な電子輸送特性、良好な熱伝導度を持ち、高温で大きなパワー用のデバイスとして非常に有用である。
【０００３】
種々のIII−Ｖ族窒化物の中で、例えばＡｌＧａＮ／ＧａＮヘテロ接合構造はピエゾ効果によって高い電子移動度とキャリア密度を持つ２次元電子ガスを有している。
【０００４】
ＡｌＧａＮ／ＧａＮを用いたヘテロ接合電界効果トランジスタ（ＨＦＥＴ）はシリコン結晶を用いた種々のＦＥＴよりも良好な特性を持ち、また、そのＨＦＥＴのオン抵抗は、シリコン結晶やＧａＡｓ結晶を用いたトランジスタよりも低くなることが期待できる。
【０００５】
このように、ＨＦＥＴは、低いオン抵抗、速いスイッチング特性を持ち、高温動作が可能であり、パワースイッチングの応用に非常に好適であり、システムの冷却系の簡略化が可能になる。
【０００６】
次に、従来のＨＦＥＴの製造方法を、図７に基づいて簡単に説明する。
【０００７】
まず、図７（ａ）に示すように、サファイア基板１０１上にＡｌＮよりなるバッファ層１０２、アンドープＧａＮよりなる電子走行層１０３、アンドープＡｌＧａＮよりなる電子供給層１０４を順にエピタキシャル成長した後に、ＳｉＯ2よりなる保護膜１０５をＣＶＤ法により成長する。
【０００８】
次に、図７（ｂ）に示すように、フォトレジストとエッチングを用いたリソグラフィにより、保護膜１０５のうちソース領域とドレイン領域のそれぞれに第１、第２の開口部１０５ｓ、１０５ｄを形成する。
【０００９】
さらに、図７（ｃ）に示すように、第１、第２の開口部１０５ｓ、１０５ｄを通して電子供給層１０４にオーミック接触するソース電極１０６ｓとドレイン電極１０６ｄをリフトオフ法により形成する。
【００１０】
続いて、図７（ｄ）に示すように、フォトレジストとエッチングを用いたリソグラフィにより、ソース電極１０６ｓとドレイン電極１０６ｄの間に配置されるゲート領域に第３の開口部１０５ｇを形成する。
【００１１】
さらに、図７（ｅ）に示すように、第３の開口部１０５ｇを通して電子供給層１０４にショットキー接触するゲート電極１０７を形成する。以上のような工程は、例えば下記の特許文献１に記載されている。
【００１２】
これにより、ＨＦＥＴのユニットが形成され、大電流動作用のマルチフィンガーＦＥＴを作成する場合には、必要に応じて多層配線が形成されてＨＦＥＴのユニット同士が連結される。
【特許文献１】特開２００３−５９９４６号公報
【発明の開示】
【発明が解決しようとする課題】
【００１３】
ところで、ＡｌＧａＮとＧａＮヘテロ接合構造を有するＨＦＥＴにおいて、ソース・ドレイン間に印可する電圧を高くするとオン抵抗が増大する電流コラプス現象が知られている。この現象は、高電圧印可時のＨＦＥＴにおける発熱の発生や消費電力の増大、素子寿命の短命化などを引き起こす要因の１つとなっている。
【００１４】
電流コラプスの原因としては、ＨＦＥＴのＡｌＧａＮ層と保護膜の間の界面準位や、ＨＦＥＴのＧａＮ層内の深い準位が影響していると考えられている。
【００１５】
本発明の目的は、電流コラプス現象の低減を図ることができる半導体トランジスタの製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
上記の課題を解決するための本発明の第１の態様は、基板の上にIII−Ｖ族窒化物半導体層を形成する工程と、前記III−Ｖ族窒化物半導体層の上に保護膜を形成する工程と、前記保護膜及び前記III−Ｖ族窒化物半導体層を９００℃以上の温度でアニールする工程と、前記保護膜のうち前記III−Ｖ族窒化物半導体層の少なくともソース領域とドレイン領域に第１、第２の開口を形成する工程と、前記III−Ｖ族窒化物半導体層にオーミック接触するソース電極を前記第１の開口内に形成し、前記III−Ｖ族窒化物半導体層にオーミック接触するドレイン電極を前記第２の開口内に形成する工程と、前記ソース電極と前記ドレイン電極の間の領域で前記III−Ｖ族窒化物半導体層にショットキー接触するゲート電極を形成する工程とを有することを特徴とする半導体トランジスタの製造方法である。
【００１７】
本発明の第２の態様は、前記第１の態様に係る半導体トランジスタの製造方法において、前記保護膜及び前記III−Ｖ族窒化物半導体層をアニールする工程において、前記保護膜は窒素雰囲気、窒素含有雰囲気のいずれかの中に配置されることを特徴とする。
【００１８】
本発明の第３の態様は、前記第１又は第２の態様に係る半導体トランジスタの製造方法において、前記保護膜及び前記III−Ｖ族窒化物半導体層をアニールする温度は、９００℃〜１０００℃の範囲にあることを特徴とする。
【００１９】
本発明の第４の態様は、前記第１乃至第３の態様のいずれかに係る半導体トランジスタの製造方法において、前記保護膜は、二酸化シリコン、窒化シリコン、酸化マグネシウム、アルミナのいずれかの絶縁膜であることを特徴とする。
【００２０】
本発明の第５の態様は、前記第１乃至第４の態様のいずれかに係る半導体トランジスタの製造方法において、前記III−Ｖ族窒化物半導体層は、互いにヘテロ接合される第１のIII−Ｖ族窒化物半導体層と第２のIII−Ｖ族窒化物半導体層を有し、前記第１のIII−Ｖ族窒化物半導体層と前記第２のIII−Ｖ族窒化物半導体層の界面には二次元電子ガスが生成されることを特徴とする。
【発明の効果】
【００２１】
本発明によれば、III−Ｖ族窒化物半導体層の表面を保護膜で覆った状態で９００℃以上の温度でアニールしている。
これによれば、III−Ｖ族窒化物半導体層の表面の界面準位等を低減することができ、電流コラプスが抑制された半導体トランジスタを得ることが可能になる。
【発明を実施するための最良の形態】
【００２２】
以下に本発明の実施の形態を図面に基づいて詳細に説明する。
図１〜図３は、本発明の実施形態に係る半導体トランジスタの製造工程を示す断面図である。
【００２３】
まず、図１（ａ）に示すように、有機金属気相成長（ＭＯＣＶＤ）法によりサファイア基板１上に、ＡｌＮ又はＧａＮよりなる厚さ２０ｎｍ程度のバッファ層２と、厚さ１μｍ程度のＧａＮよりなる電子走行層３と、厚さ２０ｎｍ程度のＡｌＧａＮよりなる電子供給層４とを順に形成する。電子走行層３と電子供給層４はヘテロ接合であり、その界面には二次元電子ガス３Ｅが生成される。
【００２４】
なお、基板として、サファイア基板に限られるものではなく、ＳｉＣ、Ｓｉ、ＧａＮ等の他の基板を用いてもよい。また、基板上に成長されるＧａＮ等は、ＭＯＣＶＤ法に限られるものではなく、ハイドライド気相成長（ＨＶＰＥ）法、分子線エピタキシー（ＭＢＥ）法等の他の成長法を用いてもよい。
【００２５】
次に、図１（ｂ）に示すように、電子供給層４上にフォトレジスト５を塗布し、これを露光、現像することにより、トランジスタ活性領域Ａを覆い且つその周囲を露出させるパターンを形成する。
【００２６】
さらに、図１（ｃ）に示すように、パターニングされたフォトレジスト５をマスクにして、電子供給層４から電子走行層３の途中までエッチングして凹状の素子分離部６を形成する。エッチングとして反応性イオンエッチング（ＲＩＥ）、誘導結合方式（ＩＣＰ）エッチング等を用いる。
【００２７】
この後に、図１（ｄ）に示すように、溶剤を用いてフォトレジスト５を除去し、電子供給層４の表面を露出させる。
【００２８】
さらに、図２（ａ）に示すように、二酸化シリコン（ＳｉＯ2）からなる保護膜７を電子供給層４及び電子走行層３の表面上にプラズマＣＶＤ法により形成する。その厚さは、０．５μｍ程度が好ましい。
【００２９】
次に、図２（ｂ）に示すように、基板１を窒素雰囲気の加熱室（不図示）内に搬送して例えば９００℃で３０分間アニールを行う。
これにより、電子供給層４と保護膜７との界面の準位や半導体中の深い準位が低減するとともに、保護膜７の緻密化が図れる。
保護膜７の緻密化によりエッチングレートは遅くなるが、外部からのイオン等の汚染に対する耐性が向上するという利点があり、保護膜７としての保護機能が高められる。
【００３０】
なお、加熱室内は窒素雰囲気の他、窒素と他のガス、例えばアルゴン（Ａｒ）等の他の不活性ガスを混合した窒素含有雰囲気であってもよい。
続いて、図２（ｃ）に示すように、フォトレジスト８を保護膜７上に塗布し、これを露光、現像してソース領域とドレイン領域にそれぞれ窓８ｓ、８ｄを形成する。さらに、フォトレジスト８をマスクにして保護膜７を例えばフッ酸溶液を用いてエッチングして、図２（ｄ）に示すように窓８ｓ、８ｄを通して開口部７ｓ、７ｄを形成する。
【００３１】
次に、フォトレジスト８の開口部７ｓ、７ｄを通してスパッタ等によりアルミニウム（Ａｌ）とチタン（Ｔｉ）を順に積層し、その後にフォトレジスト８を溶剤により除去すると、図３（ａ）に示すように、Ｔｉ／Ａｌからなる金属膜は、ソース電極９ｄ及びドレイン電極９ｓとして適用され、開口７ｓ、７ｄを通して電子供給層４上に形成されてオーミック接触する。
【００３２】
さらに、図３（ｂ）、（ｃ）に示すように、保護膜７、ソース電極９ｓ及びドレイン電極９ｄの上にフォトレジスト１０を塗布し、これを露光、現像してゲート領域に窓１０ｇを形成し、続いて、窓１０ｇを通して保護膜７をエッチングして開口部７ｇを形成する。
【００３３】
開口部７ｇは、ドレイン電極９ｄとソース電極９ｓの間の領域に形成され、ドレイン電極９ｄから約１５〜２０μｍ程度の間隔で、且つソース電極９ｓから約３μｍの間隔で配置される。
【００３４】
さらに、スパッタ等によって、開口部７ｇと窓１０ｇを通して金（Ａｕ）、ニッケル（Ｎｉ）を電子供給層４上に順に積層する。そして、フォトレジスト１０を除去することにより、図３（ｄ）に示すように、開口部７ｇを通して電子供給層４にショットキー接触するＮｉ／Ａｕからなるゲート電極１１が形成される。
【００３５】
以上のような工程により、電界効果トランジスタとしてＨＦＥＴが形成される。
ノーマリオンのＨＦＥＴの製造工程において、電子供給層４を保護膜７により覆った後に、図２（ｂ）に示すようにアニールを行った場合と従来技術のように行わなかった場合について、オン抵抗を測定したところ図４に示すような結果が得られた。
【００３６】
オン抵抗の測定は、ゲート電極１１に電圧を印可しない状態で、ソース電極９ｓとドレイン電極９ｄの間の電圧を変化させ、ソース電極９ｓとドレイン電極９ｄの間の電流１０Ａ当たりのオン抵抗を測定して求めた。
【００３７】
図４によれば、保護膜７の形成後にアニールしなかった場合には、ソース・ドレイン間電圧Ｖdsが２５０Ｖ以上になるとオン抵抗Ｒｏｎの上昇率が高くなるのに対し、保護膜７の形成後にアニールを行った場合には、ソース・ドレイン間電圧Ｖdsが２５０Ｖ以上になってもオン抵抗の上昇率は殆ど変化せずに低い状態のままとなっていた。
【００３８】
このように、本実施形態のように電子供給層４の上に保護膜７を形成した後に窒素雰囲気でアニールを施すと電流コラプスの効果が低減するのは、そのアニールによって保護膜７と電子供給層４の間の界面準位が低減したり、ＧａＮのバンドギャップ間の準位密度が低減したりすることに起因すると考えられる。
【００３９】
しかも、保護膜７はそのアニールによって膜質が緻密になるので、外部からのイオン等による耐性が向上する効果がある。
【００４０】
次に、保護膜７の形成後のアニールの効果を検証するために、アニール温度をパラメータにして実験を行った。
【００４１】
例えば、図５に示すように、ｎ型不純物を含むシリコン（Ｓｉ）基板１１上にｎ型ＧａＮ層１２を成長しその上に二酸化シリコンの保護膜１３を形成し、さらに保護膜１３上に第１電極１４を形成し、シリコン基板１１の下に第２の電極１５を形成して、保護膜１３の形成後に行うアニール温度を８００℃、９００℃、１０００℃と変えた試料をそれぞれ複数用意してＣＶ測定を行って不純物準位を求めたところ、図６に示すような結果が得られた。
【００４２】
それらの試料のアニールは、全て窒素雰囲気で３０分間行われている。
【００４３】
図６によれば、ＧａＮの伝導帯Ｅcを基準にして示される不純物準位Ｅc−Ｅの密度Ｄitをアニールにより小さくすることが可能であることがわかる。特に、不純物準位Ｅc−Ｅのうち０．６ｅＶ以下の浅い準位については、アニール温度を特に９００℃〜１０００℃の範囲に設定することにより、その密度Ｄitを確実に小さくすることができる。
【００４４】
図６と図４によれば、保護膜７の形成後の窒素雰囲気中でのアニールにより、界面準位、不純物準位の密度を低減して電流コラプス効果の低減を図ることが可能になることがわかる。
【００４５】
なお、上記した実施形態においては、電子供給層４、電子走行層５を覆う保護膜７として二酸化シリコン膜を形成したが、窒化シリコン（ＳｉＮx、酸化マグネシウム（ＭｇＯ）、アルミナ（Ａｌ2Ｏ3）のいずれかの絶縁膜を形成してもよい。
【００４６】
また、上記した実施形態では、ＡｌＧａＮ／ＧａＮヘテロ接合構造を基板上に形成したが、その他のIII−Ｖ族窒化物半導体層を基板上に形成してもよい。また、電界効果トランジスタとしては、ＨＦＥＴに限るものではなく、ショットキーゲートを有するＭＥＳＦＥＴ(Metal Semiconductor Field Effect Transistor)、その他のIII−Ｖ族窒化物半導体トランジスタであってもよい。
【００４７】
それらのトランジスタは、同一基板上に複数個形成された大電流動作用のマルチフィンガーＦＥＴを構成するものであってもよく、必要に応じて多層配線が形成されてユニットＦＥＴが連結される。
【図面の簡単な説明】
【００４８】
【図１】図１は、本発明の実施形態に係る半導体トランジスタの形成工程を示す断面図（その１）である。
【図２】図２は、本発明の実施形態に係る半導体トランジスタの形成工程を示す断面図（その２）である。
【図３】図３は、本発明の実施形態に係る半導体トランジスタの形成工程を示す断面図（その３）である。
【図４】図４は、本発明の実施形態に係る半導体トランジスタのノーマリオン型についてのオン抵抗を示す特性図である。
【図５】図５は、本発明の実施形態に係る半導体トランジスタの界面準位を測定するための試料の一例を示す断面図である。
【図６】図６は、本発明の実施形態に係る半導体トランジスタを構成するＧａＮのエネルギーギャップの伝導帯近傍での界面準位密度分布を示す図である。
【図７】図７は、従来の半導体トランジスタの製造工程を示す断面図である。
【符号の説明】
【００４９】
１：基板
２：バッファ層
３：電子走行層
４：電子供給層
５、８、１０：フォトレジスト
６：素子分離部
７：保護膜
９ｓ：ソース電極
９ｄ：ドレイン電極
１１：ゲート電極
【図１】
0005520432.tif 000002
【図２】
0005520432.tif 000003
【図３】
0005520432.tif 000004
【図４】
0005520432.tif 000005
【図５】
0005520432.tif 000006
【図６】
0005520432.tif 000007
【図７】
0005520432.tif 000008