(57)【特許請求の範囲】
【請求項１】
順次に連結された多数のセル素子及び前記連結された多数のセル素子の端部に配置され、当該セルストリングを選択するための少なくとも一つ以上のスイッチング素子を含むフラッシュメモリーセルストリングにおいて、
前記セル素子は、半導体基板と、前記半導体基板の上に形成された透過絶縁膜と、前記透過絶縁膜の上に順次に形成された、電荷貯蔵ノード、コントロール絶縁膜、及び制御電極と、を備え、
前記セル素子は、ソース及びドレーンを含まず、
前記半導体基板において、前記セル素子の制御電極の下にチャンネルが形成される半導体基板領域のドーピング濃度を隣接するセル素子の間の半導体基板領域のドーピング濃度より高く形成することによって、前記制御電極の側面から発生するフリンジ電界によって隣接するセル素子の間の半導体基板の表面に反転層を誘起することを特徴とするフラッシュメモリーセルストリング。
【請求項２】
請求項１において、前記セル素子及び前記スイッチング素子の制御電極の側面に絶縁性スペーサが形成されており、また、
前記セル素子及び前記スイッチング素子の制御電極の側面に絶縁性スペーサが形成され、前記絶縁性スペーサの間に高い誘電定数を有する絶縁膜が形成されていることを特徴とするフラッシュメモリーセルストリング。
【請求項３】
請求項１において、前記透過絶縁膜は、１−１０ｎｍの厚さで形成され、単一層または多層の絶縁膜で形成され、多層の絶縁膜で形成される場合に、多様な誘電定数とバンドギャップを有する物質からなることを特徴とするフラッシュメモリーセルストリング。
【請求項４】
請求項１において、前記電荷貯蔵ノードは、０．５−８０ｎｍの厚さで形成され、
前記電荷貯蔵ノードは、
絶縁性物質からなる薄膜の形態で形成され、又は、ナノ大きさのドットまたはナノ大きさのクリスタルで形成される、又は、絶縁性物質の薄膜とナノ大きさのドットが結合された形態で形成されていることを特徴とするフラッシュメモリーセルストリング。
【請求項５】
請求項４において、
前記電荷貯蔵ノードが薄膜の形態で形成される場合に、前記薄膜は、窒化膜と金属酸化物を含み、
前記電荷貯蔵ノードがナノ大きさのドットで形成される場合に、前記ドットは、半導体物質、金属酸化物、金属、金属窒化物、シリサイド物質のうちの少なくとも一つを含み、
前記電荷貯蔵ノードが薄膜とナノドットが結合された形態で形成される場合に、絶縁性物質の薄膜と導電性または絶縁性を有するナノ大きさの複数のドットを有することを特徴とするフラッシュメモリーセルストリング。
【請求項６】
請求項１において、前記コントロール絶縁膜は、２ｎｍ−３０ｎｍの厚さで形成され、単一層または多層の絶縁膜で構成されることを特徴とするフラッシュメモリーセルストリング。
【請求項７】
請求項１において、
前記制御電極は、１ｎｍ−９００ｎｍの厚さで形成され、単一層または多層で形成され、多層で形成される場合に、仕事関数または導電性が異なる多様な物質で構成されることを特徴とするフラッシュメモリーセルストリング。
【請求項８】
請求項１において、前記制御電極は、高い濃度のｐ型やｎ型でドーピングされたＳｉ、ポリＳｉ、Ｇｅ、ポリＧｅ、ＳｉＧｅ、ポリＳｉＧｅ、アモルファスＳｉ、アモルファスＧｅ、アモルファスＳｉＧｅ、金属窒化物、金属、シリサイドのうちの一つからなることを特徴とするフラッシュメモリーセルストリング。
【請求項９】
請求項１において、前記スイッチング素子は、
半導体基板と、
前記半導体基板の上に形成されたゲート絶縁膜と、
前記ゲート絶縁膜の上に形成された制御電極と、
前記半導体基板に形成され、セル素子に連結されない側に形成されたソースまたはドレーンと、を備え、
前記スイッチング素子は、隣り合ったセル素子に連結される側のソースまたはドレーンを含まず、前記スイッチング素子は、セル素子に連結されない側のソースまたはドレーンが制御電極と重なるように形成されていることを特徴とするフラッシュメモリーセルストリング。
【請求項１０】
請求項９において、前記スイッチング素子の制御電極の下に形成されるゲート絶縁膜は、セル素子と同じように透過絶縁膜、電荷貯蔵ノード及びコントロール絶縁膜で構成され、又は単一層または多層の絶縁膜で形成されていることを特徴とするフラッシュメモリーセルストリング。
【請求項１１】
多数のセル素子と前記多数のセル素子の両端部に配置されるスイッチング素子を含むフラッシュメモリーのセルストリングでの前記セル素子において、
前記セル素子は、半導体基板と、前記半導体基板の上に形成された透過絶縁膜と、前記透過絶縁膜の上に順次に形成された、電荷貯蔵ノード、コントロール絶縁膜、及び制御電極と、を備え、
前記セル素子は、ソース及びドレーンを含まず、
前記半導体基板において、前記セル素子の制御電極の下にチャンネルが形成される半導体基板領域のドーピング濃度を隣接するセル素子の間の半導体基板領域のドーピング濃度より高く形成することによって、前記制御電極の側面から発生するフリンジ電界によって隣接するセル素子の間の半導体基板の表面に反転層を誘起することを特徴とするフラッシュメモリーセルストリングのセル素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、ＮＡＮＤフラッシュメモリーセル素子、セルストリング及びこの製造方法に関し、より詳細には、モス（ＭＯＳ）基盤のフラッシュメモリー素子の縮小化特性と性能を改善し、メモリー容量をふやすための、新規なＮＡＮＤフラッシュメモリーセル素子構造及びセルストリングに関する。
【背景技術】
【０００２】
最近、フラッシュメモリーは、家電機器及びポータブル電子機器でこの需要が急速に増加していて、この市場性が非常にすぐれて、この市場が２００７年頃に既存のＤＲＡＭ市場より大きくなることと予想されている。また、持続的に、集積度が高く、ライト／イレイス時間が早いメモリー素子が要求されている。
【０００３】
このようなＮＡＮＤフラッシュメモリーの集積度は、ＩＴ技術の発展によって持続的に増加されることが要求されている。このＮＡＮＤフラッシュメモリーの集積度は、セル素子の集積度に大きく依存する。最近、セル素子のゲート長さは、５０ｎｍ以下で減っており、メモリー容量は、数十のギガバイトに至る。したがって既存の導電性フローティングゲートを有する平坦チャンネル構造のＮＡＮＤフラッシュ素子には、ショートチャンネル効果が大きくなるという問題があり、このゲート長さをもっと減らすことができないという限界に直面した。また、多重レベル（multi-level）セルに対する要求が増加されている。ところが、素子の縮小化によるショートチャンネル効果は、多重レベルセルを具現において閾値電圧の散布を大きくするため、使用が非常に制限があるとか不可能である、今後、ゲート長さが継続的に減ると、集積度を進めることができる。よって、他の代案が考慮されなければならない。既存のフローティングポリ電極を有する素子の集積度を高めるため、メモリー貯蔵ノードとして窒化膜のような絶縁性貯蔵電極を使うＳＯＮＯＳ系列のフラッシュメモリーセルが考慮されている。また。ナノドット（またはナノクリスタル）を貯蔵電極として使っているＮＦＧＭ（Nano-Floating Gate Memory）セルが考慮されている。既存の平坦チャンネル構造に窒化膜やナノドットのような貯蔵電極を使ってメモリーセルを具現する場合には、既存の導電性ポリシリコーンフローティングゲートを使う場合に比べて、縮小化特性が改善する。しかし、このような改善した貯蔵電極を使っても、ゲート長さが４０ｎｍ級またはこの以下の場合には、ショートチャンネル効果によってこの特性が大きく低下され、又は、縮小化が不可能になるという限界に直面する。
【０００４】
セル素子のゲート長さを４０ｎｍまたはこれ以下に減らす場合に、発生するショートチャンネル効果を抑制して閾値電圧の散布を減らすため、平坦チャンネル素子に非対称ソース／ドレーン構造を有するＳＯＮＯＳ（または、TANOS: TaN-AlO-SiN-Oxide-Si）セル素子(K. T. Parketal, A64-cell NAND flash memory with asymmetric S/D structure for sub-40nm technology and beyond, in Technical Digest of Symposium on VLSI Technology, p.24、 2006）が三星電子によって発表された。このセル素子の構造において、セル素子のゲートを中心にして一方には、ソースまたはドレーンに該当する領域があって、他方には、ソースまたはドレーンのない領域がある。このようなソースまたはドレーンがない領域に制御電極からのフリンジ電界を利用して反転層が形成されるようにすることで、ショートチャンネル効果を抑制することができる。たとえ既存のソース／ドレーンを有する平坦チャンネルＳＯＮＯＳセル素子に比べて縮小化特性が改善するが、セル素子のソース／ドレーンのうちの一方は、制御電極と重なる形態で形成されるため、４０ｎｍ以下のチャンネル長さではショートチャンネル効果が現われて、結果的に平坦チャンネル構造に伴う、縮小化の限界に直面する。
【０００５】
既存の平坦チャンネル構造で発生するショートチャンネル効果を減らすため、チャンネルを陥没させて貯蔵電極として導電性フローティングゲートを利用しているフラッシュ素子構造（S-P Si metal, Full 3-dimensional NOR flash cell with recessed channel and cylindrical floating gate-A scaling direction for 65nm and beyond, in Technical Digest of Symposium on VLSI Technology, p.22, 2006）が三星電子によって発表された。このような構造には、素子縮小化によって陥没領域の幅が縮小されなければならないし、これによって素子の特性抵抗及び不均一性が増加するようになる。
【０００６】
このように、前述のところのような既存の発表された素子が持つ問題点の縮小化によるショートチャンネル効果及び性能低下を抑制することができる新規な構造を有する固集積／高性能フラッシュメモリー素子を開発する必要がある。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
前述の問題点を解決するための本発明の目的は、優れた縮小化特性を有し、閾値電圧の散布を減らすことができるフラッシュメモリーセルストリング及びこの製造方法を提供する。
【課題を解決するための手段】
【０００８】
前述の技術的課題を成就するための本発明の一つの特徴によるフラッシュメモリーセルストリングは、順次に連結された多数のセル素子と、前記連結された多数のセル素子の端部に配置され、当該セルストリングを選択するための少なくとも一つ以上のスイッチング素子と、を備えるフラッシュメモリーのセルストリングであり、
前記セル素子は、半導体基板と、前記半導体基板の上に形成された透過絶縁膜と、前記透過絶縁膜の上に順次に形成された電荷貯蔵ノードと、コントロール絶縁膜と、制御電極と、を備え、
前記セル素子は、ソース及びドレーンを含まないことを特徴として、
前記スイッチング素子は、隣り合ったセル素子に連結される側のソースまたはドレーンを含まず、前記スイッチング素子は、セル素子に連結されない側のソース、またはドレーンが制御電極と重ならないように形成され、
又は、前記スイッチング素子は、隣り合ったセル素子に連結される側のソースまたはドレーンを含まず、前記スイッチング素子は、セル素子に連結されない側のソースまたはドレーンが制御電極と重なるように形成されていることを特徴とする。
【０００９】
前述の特徴を有するフラッシュメモリーセルストリングは、前記セル素子及び前記スイッチング素子の制御電極の側面に絶縁性スペーサが形成されて、又は、前記セル素子及び前記スイッチング素子の制御電極の側面に絶縁性スペーサが形成されていて、前記絶縁性スペーサの間に高い誘電定数を有する絶縁膜が形成されていることが望ましい。
【００１０】
本発明の他の一つの特徴によるセル素子とスイッチング素子を含むフラッシュメモリーセルストリングにおいて、
前記セル素子は、半導体基板と、前記半導体基板の上に形成された透過絶縁膜と、前記透過絶縁膜の上に順次に形成された貯蔵ノード及びコントロール絶縁膜と、前記コントロール絶縁膜の上に形成された制御電極と、前記制御電極と重ならないように形成されたソース及びドレーン、この結果物の上に形成された絶縁膜を備え、
前記スイッチング素子は、セル素子に連結される側のソースまたはドレーンが制御電極と重ならないように形成され、セル素子に連結されない側のソースまたはドレーンが制御電極と重なるように形成されていることを特徴とする。
【００１１】
前述の特徴を有する前記フラッシュメモリーセルストリングのセル素子の前記電荷貯蔵ノードは、絶縁性物質で成り立った薄膜の形態で形成され、又は、ナノ大きさのドットまたはナノ大きさのクリスタルで形成され、又は、絶縁性物質で成り立った薄膜と導電性または絶縁性物質で成り立ったナノ大きさのドットが結合された形態で形成されていることが望ましい。
【００１２】
本発明の他のもう一つの特徴によるフラッシュメモリー素子の製造方法は、
（ａ）半導体基板に素子隔離領域を形成する段階と、
（ｂ）この結果物の上に透過絶縁膜を形成する段階と、
（ｃ）この結果物の上に電荷貯蔵ノードを形成する段階と、
（ｄ）この結果物の上にコントロール絶縁膜を形成して、制御電極を形成する段階と、
（ｅ）セル素子領域を除いた領域にソース／ドレーンを形成する段階と、
（ｆ）この結果物の上に層間絶縁膜を形成する段階と、
（ｇ）セル素子を除いた領域の素子にコンタクトが必要な個所にコンタクトを形成して、金属層を順次に形成する段階と、
を含む。
【発明の効果】
【００１３】
以上のように、ＮＡＮＤフラッシュメモリーであって、一つのセルストリングを構成するＮＡＮＤフラッシュメモリーセルがソース／ドレーンがなく、又は、ソース／ドレーンが制御電極と重ならない平坦チャンネル構造のセル素子を構成して、４０ｎｍ以下のゲート長さでも、既存のソース／ドレーンがある平坦チャンネル構造のセルに比べてショートチャンネル効果をもっと抑制して、縮小化特性を改善する長所がある。本発明によれば、この長所に加えて下記の追加の長所がある。
（１）セル素子といっしょにセルストリングを選択する素子にも、同じソースまたはドレーンが制御電極（またはゲート電極）と重ならないようにすることで、集積度を増大することができる。すなわち、セルストリングの集積度が向上する。
（２）本発明において、どんなセルストリングに存在するセル素子は、ソース／ドレーンがなく、又は、制御電極と重ならない構造を有するため、ＧＩＤＬ（ＧａｔｅＩｎｄｕｃｅｄＤｒａｉｎＬｅａｋａｇｅ）が相対的に少なくなり、ｏｆｆ状態の電流をもっと減少することができる。また、ソース／ドレーンがない構造の場合に、ソース／ドレーンと基板との間の接合による漏洩電流が生じない。ソース／ドレーンが制御電極と重ならない構造の場合でも、幅が狭いため、接合による漏洩電流が減る。
【図面の簡単な説明】
【００１４】
【図１】本発明の望ましい実施例によるフラッシュメモリーセルストリングを示す断面図であり、（ａ）は、セルストリングの端部に存在するスイッチング素子にソース／ドレーンが制御電極と重ならないように形成されている断面を示し、（ｂ）は、セルストリングの端部に存在するスイッチング素子にソース／ドレーンが制御電極と重なるように形成されている断面を示す。
【図２】図１の（ａ）に示されたセルストリングにおいてセル素子部分の２個のみを例として示す断面図であり、（ａ）は、電荷貯蔵電極として窒化膜を使うフラッシュメモリーセルストリングのセル素子を示す断面図であり、（ｂ）は、電荷貯蔵電極としてナノドットまたはナノクリスタルを使うセル素子を示す断面図である。
【図３】（ａ）及び（ｂ）は、窒化膜を電荷貯蔵ノードとして使うセル素子と、ナノドットを電荷貯蔵ノードとして使うセル素子の構造において、誘電率が異なる絶縁膜スペーサと絶縁性物質を使って、ソース／ドレーンが形成されていない領域に、制御電極の側面から出るフリンジ電界によって反転層がよく形成されるようにする構造を示す断面図である。
【図４】本発明の望ましい実施例によるフラッシュメモリーセルストリングのセル素子の他のもう一つの実施形態を示す断面図であり、電荷貯蔵ノードの長さが制御電極の長さより長く形成されていて、絶縁膜スペーサと制御電極と金属配線との間を絶縁する絶縁膜が形成された構造を示す断面図である。
【図５】本発明の他の一つの実施例によるフラッシュメモリーセルストリングを示す断面図であり、（ａ）は、平坦チャンネル構造を有するが、ソース／ドレーンが制御電極と重ならないように形成されているセル素子とセル素子を含むセルストリングとして、スイッチング素子のソース／ドレーンが制御電極と重ならないように形成されている断面図であり、（ｂ）は、セルストリングの端部に存在するスイッチング素子のソース／ドレーンが制御電極と重なるように形成されている断面図を示したのである。
【図６】図５の（ａ）に示されたフラッシュメモリーセルストリングのセル素子部分の２個のみを拡大して示す断面図であり、（ａ）は、電荷貯蔵電極として窒化膜を使うフラッシュメモリーセル素子を示す断面図であり、（ｂ）は、電荷貯蔵電極としてナノドットまたはナノクリスタルを使うセル素子を示す断面図である。
【図７】本発明の他の一つの実施例によるフラッシュメモリーセルストリングのセル素子を示す断面図であり、電荷貯蔵ノードの長さが制御電極の長さより長く形成されていて、絶縁膜スペーサと制御電極と金属配線との間を絶縁する絶縁膜が形成された構造を示す断面図である。
【図８】本発明の望ましい実施例によるフラッシュメモリーセルストリングの製造工程を順次に示すフローチャートである。
【発明を実施するための形態】
【００１５】
以下、添付された図面を参照して、本発明の望ましい実施例によるＮＡＮＤフラッシュメモリーセルストリングの構造及び動作を具体的に説明する。
【００１６】
図１の（ａ）は、本発明の望ましい実施例によるＮＡＮＤフラッシュメモリーセルストリングを示す断面図である。図１の（ａ）を参照すれば、本発明の望ましい実施例によるフラッシュメモリーセルストリング１０は、多数のセル素子（Cell Transistors）１１、１２、１３、１４と、第１のスイッチング素子１５と、第２のスイッチング素子１６と、を備える。セルストリングの両端部に形成される第１及び第２のスイッチング素子のソースまたはドレーンが制御電極と重ならないように形成されている。図１の（ｂ）では、図１の（ａ）と同じセル素子を適用し、ただし、セルストリングの両端部に形成される第１及び第２のスイッチング素子のソースまたはドレーンが制御電極と重なるように形成されている。
【００１７】
図２は、図１の（ａ）のセル素子部分を拡大して示す断面図である。図２の（ａ）及び図１の（ａ）を参照すれば、前記セル素子１１には、半導体基板１００と、透過絶縁膜１１０と、電荷貯蔵ノード１２０と、コントロール絶縁膜１３０と、制御電極１４０とが順次に形成されており、特に、本発明によるセル素子１１は、ソース／ドレーンを含まないことを特徴とする。よって、本発明によるセル素子がＮＡＮＤフラッシュメモリーとして動作するために、制御電極１４０の側面から出るフリンジ電界によって反転層（’Ｄ’領域）が形成される。図１において、’Ｄ’は、反転層が誘起される領域を指示する。すなわち、ＮＡＮＤフラッシュの動作に必要な場合に、制御電極１４０の側面から出るフリンジ電界によって反転層（’Ｄ’）が生じて、フラッシュセル素子の動作が可能にさせる。
【００１８】
図２の（ａ）に破線に示された矢印は、制御電極１４０の側面から出るフリンジ電界を指示する。図２の（ａ）では、電荷貯蔵ノード１２０が窒化膜で構成された例を示し、図２の（ｂ）は、セル素子３０の電荷貯蔵ノード１２２がナノ大きさのドットまたはナノ大きさのクリスタルで形成された場合を示す断面図である。
【００１９】
前記第１のスイッチング素子１５及び第２のスイッチング素子１６は、当該セルストリングを選択するための素子として、前記連結された多数のセル素子の両端部にそれぞれ存在する。図１の（ａ）を参照すれば、前記第１のスイッチング素子１５も、半導体基板１００と、透過絶縁膜１１０と、電荷貯蔵ノード１２０と、コントロール絶縁膜１３０と、制御電極１４０とが順次に形成され、前記第１のスイッチング素子がセル素子に連結されない側（図１の’Ａ’）にソースまたはドレーン１７０が形成されるが、前記ソースまたはドレーン１７０は、前記制御電極（スイッチング素子１５の制御電極）と重ならないように形成される。
【００２０】
一方、前記第２のスイッチング素子１６は、前記第１のスイッチング素子と同じ構造で形成できるが、ただ前記第２のスイッチング素子がセル素子に連結されない側（図１の’Ｂ’）にソースまたはドレーン１７１が形成される。この場合に、前記第１のスイッチング素子１５がセル素子に連結されない側にドレーン１７０が形成される場合に、前記第２のスイッチング素子１６がセル素子に連結されない側には、ソース１７１が形成される。
【００２１】
以下、図１の（ｂ）を参照して、本発明の望ましい実施例によるＮＡＮＤフラッシュメモリーセルストリングの他の一つの実施形態を説明する。本実施形態によるフラッシュメモリーセルストリング２０は、多数のセル素子２１、２２、２３、２４と、第１のスイッチング素子と、第２のスイッチング素子２６と、を備える。前記セル素子は、前述の図１の（ａ）のセル素子とこの構造が同じであるため、重複される説明は省略する。前記第１のスイッチング素子及び第２のスイッチング素子も、前述の図１の（ｂ）のセル素子とこの構造が大部分似ており、ただし、本実施形態による第１のスイッチング素子及び第２のスイッチング素子のソースまたはドレーンが制御電極と重なるように形成される。
【００２２】
一方、本発明の望ましい実施例によるＮＡＮＤフラッシュメモリーセルストリングのスイッチング素子は、制御電極１４０下に多数のセル素子と同じく透過絶縁膜１１０、電荷貯蔵ノード１２０、コントロール絶縁膜１３０を備え、又は、場合によっては、電荷貯蔵ノードなしに一つの層またはこの以上の層が絶縁膜を備えることもできる。
【００２３】
以下、本発明の望ましい実施例によるセル素子の他の一つの実施形態に対して説明する。図３の（ａ）は、本発明によるセルストリングのセル素子４０たちの他の一つの実施形態たちを拡大して示す断面図である。
【００２４】
図３の（ａ）を参照すれば、前記セル素子４０は、制御電極１４４の形成後、制御電極１４４の側壁にスペーサ１５４を形成して多数のセル素子の間に誘電定数が高い第１の絶縁膜１６４を形成した後、結果物の全体に第２の絶縁膜１７４を形成して素子構造を具現する。前記セル素子には、コンタクト領域が形成されない。この場合に、スペーサ１５４の誘電定数及び第１の絶縁膜１６４の誘電定数は、調整することができるし、前記誘電定数の調整を通じてフリンジ電界による反転層（’Ｄ’）をより易しく誘起することができるようにする。ここで、電荷貯蔵ノード１２４は、窒化膜のような絶縁性物質の薄膜に形成されたことを特徴とする。
【００２５】
図３の（ｂ）は、前記セル素子の他の一つの実施形態を示す断面図である。図３の（ｂ）を参照すれば、本実施形態によるセル素子４２の電荷貯蔵ノード１２５は、ナノ大きさの複数のドットを有することを特徴とする。
【００２６】
図４は、本発明の望ましい実施例によるセル素子の他のもう一つの実施形態を示す断面図である。図４を参照すれば、本実施形態によるセル素子４４は、制御電極１４６の長さより長く形成された電荷貯蔵ノード１２６を備えることを特徴とする。一方、場合によっては、電荷貯蔵ノードを側面に食刻して制御電極の長さより短く形成されることもできる。
【００２７】
以下、本発明の望ましい実施例によるセルストリングのスイッチング素子に対して具体的に説明する。前記スイッチング素子は、高い濃度でドーピングされたソースまたはドレーンが前記ソースまたはドレーンに加えられてコンタクト抵抗を減らすことができる。また、セルストリングで制御電極の長さと制御電極の間の離隔距離は、ほぼ同一であったり、工程の変化に従って差があり得る。
【００２８】
以下、図１の（ａ）を参照して、セルストリングを基準で構造を説明する。
前記セル素子構造で制御電極を形成し、ストリングを選択するスイッチング素子に、セル素子に連結されない側のソースまたはドレーンを当該セルストリングの選択のためのスイッチング素子の制御電極（またはゲート電極）と重なり、又は、重ならないように形成してソース／ドレーンがないセル素子とソースまたはドレーンが一方にのみあるスイッチング素子で構成されたことを特徴とするＮＡＮＤフラッシュセルストリングである。
【００２９】
前記透過（tunneling）絶縁膜１１０は、１−１０ｎｍの厚さで形成するが、単一層または多層に具現されることができる。前記透過絶縁膜は、多様な誘電定数を有する物質たちで構成されることができるし、例として半導体酸化物、半導体窒化膜（Ｓｉ３Ｎ４など）及び金属酸化物が含まれる。また前記透過絶縁膜は、誘電定数やバンドギャップが異なる物質が多層で構成されることもできる。
【００３０】
前記電荷貯蔵ノード１２０は、本発明の素子で電荷を貯蔵することができる領域を現わしており、この層の厚さは、０．５−８０ｎｍの範囲で形成される。前記電荷貯蔵ノードは、薄膜の形態で構成され、又は、ナノ大きさのドットまたはナノ大きさのクリスタルで構成され、又は絶縁性の薄膜とナノドットが結合した形態で構成されることができる。薄膜の形態の電荷貯蔵ノードの場合には、窒化膜と金属酸化物を含むちょうどなど絶縁性物質として電荷貯蔵の可能な物質が使われる。ナノ大きさのドットが電荷貯蔵ノードで使われる場合に、半導体（Ｓｉ、Ｇｅなど）、多様な金属酸化物（例：Ｈｆ２Ｏなど）、金属（例：タングステン（Ｗ）など）、金属窒化物（例：ＷＮ、ＴｉＮ、ＴａＮなど）、シリサイド物質（例：ＴｉＳｉ２、ＣｏＳｉ２など）が使われる。また電荷を貯蔵する絶縁膜にナノ大きさの粒子で構成された金属や半導体を含む物質も可能である、例えば、ＳｉＯ２やＳｉ３Ｎ４にＳｉ過多を利用したナノ大きさのＳｉドットの形成またはＧｅ注入を通じるナノ大きさのＧｅドットの形成などである。
【００３１】
前記コントロール絶縁膜１３０は、電荷貯蔵ノードと制御電極を電気的に隔離する役目をして、厚さは、２−３０ｎｍの範囲で決まる。透過絶縁膜は、ＳｉＯ２やＡｌ２Ｏ３のような多様な物質の単一絶縁膜で構成されることができるし誘電定数やバンドギャップが異なる絶縁膜が２層以上の絶縁膜で構成されることができる。
【００３２】
前記制御電極１４０は、１−９００ｎｍの厚さで形成され、単一層で構成され、又は仕事関数が異なる導電性物質が形成された多層で構成されることができる。前記制御電極は、高い濃度のｐ型やｎ型でドーピングされたＳｉ、ポリＳｉ、Ｇｅ、ポリＧｅ、ＳｉＧｅ、ポリＳｉＧｅ、アモルファスＳｉ、アモルファスＧｅ、アモルファスＳｉＧｅなどが可能であり、またＷＮ、ＴａＮやＴｉＮのような金属窒化物も可能であり、多様な仕事関数の金属（例：Ｗなど）も可能である、また多様な物質のシリサイド（例：ＮｉＳｉなど）も可能である、前述の導電性物質の２層以上の組合で構成された制御電極も可能である、
【００３３】
以下、本発明の他の一つの実施例によるＮＡＮＤフラッシュメモリーセルストリングの構造及び動作を具体的に説明する。
【００３４】
図５の（ａ）及び（ｂ）は、本発明の他の一つの実施例によるフラッシュメモリーセルストリング５０を示す断面図である。図５において、説明の便宜上、本発明によるセルストリングの主要部分が見えるために絶縁層やコンタクト、そして金属配線層を含んだ残りの部分は表示しない。そして、前述の望ましい実施例によるセルストリングに対する説明と重複される説明は省略する。
【００３５】
図５の（ａ）を参照すれば、本実施例によるフラッシュメモリーセルストリング５０は、多数のセル素子５１、５２、５３、５４及びセル素子の両端部に連結される第１及び第２のスイッチング素子５５、５６を備える。
【００３６】
図６の（ａ）は、図５の（ａ）に示されたセルストリングのセル素子５１、５２を拡大して示す断面図である。図６の（ａ）を参照すれば、本実施例によるセルストリングのセル素子５１は、半導体基板５００と、透過絶縁膜５１０と、電荷貯蔵ノード５２０と、コントロール絶縁膜５３０と、制御電極５４０と、ソース／ドレーン５６０と、を備え、前記ソース／ドレーン５６０は、制御電極５４０と重ならないように形成される。本実施例によるセル素子５１は、前述の望ましい実施例によるセル素子に比べてセル素子の縮小化特性は低下されるが、セルストリングに電流が流れなければならない場合に、ソースまたはドレーンによって発生される抵抗を減らすことができる特徴がある。
【００３７】
前記スイッチング素子５５、５６は、当該セルストリングを選択するためのこととして、セル素子の両端部に存在する。
【００３８】
前記スイッチング素子５５、５６は、図５の（ａ）または（ｂ）に示すように、２種の他の一つの実施形態で構成される。図５の（ａ）に示すように、本実施例によるフラッシュメモリーセルストリングのスイッチング素子の一つの実施形態は、セル素子に連結されない側（図５の（ａ）の’Ａ’、’Ｂ’領域）に配置されるソース／ドレーン５７０は、制御電極と当該ソース／ドレーンが重ならないように形成されており、セル素子に連結される側には、ソースまたはドレーンがセル素子と同じに制御電極と重ならないように形成される。
【００３９】
一方、図５の（ｂ）に示すように、本実施例によるフラッシュメモリーセルストリングのスイッチング素子の他の一つの実施形態は、セル素子に連結されない側に配置されるソース／ドレーンは、制御電極と当該ソース／ドレーンが重なるように形成されており、セル素子に連結される側には、ソースまたはドレーンがセル素子と同じに制御電極と重ならないように形成される。
【００４０】
以下、図６を参照して、本実施例によるフラッシュメモリーセルストリングのセル素子の構造を説明する。
【００４１】
図６の（ａ）を参照すれば、前記セル素子５１は、半導体基板５００と、前記半導体基板の上に形成された透過絶縁膜５１０と、前記透過絶縁膜の上に順次に形成された電荷貯蔵ノード５２０と、コントロール絶縁膜５３０と、制御電極５４０とが形成され、制御電極側面に絶縁膜スペーサ５５０が形成され、前記制御電極と交差しない基板にソース／ドレーン５６０が、領域が前記制御電極と重ならないように形成され、この結果物の上に所定の厚さの第２の絶縁膜が形成された構造を有する。本発明によるセル素子は、ＮＡＮＤフラッシュメモリーセル素子に適用されることができる。
【００４２】
それでは、セルストリングを基準で構造を説明する。
前記セル素子構造で制御電極を形成し、前記スイッチング素子でセル素子に連結されない側のソースまたはドレーンを前記スイッチング素子の制御電極と重ならないように形成する。ストリング選択のためのスイッチング素子では、高い濃度でドーピングしたソースまたはドレーンを前記ソースまたはドレーンに追加させることでコンタクト抵抗を減らすことができる。
【００４３】
前記セル素子やセルストリングを選択する素子でソース／ドレーンと制御電極との間の離隔距離は、０．１−１００ｎｍで形成し、ソース／ドレーンの接合の深さは、半導体基板の表面から２−１００ｎｍの範囲で形成される。サングギセルストリングにおいて、制御電極の長さと制御電極の間の離隔距離は、ほとんど等しい、又は、工程の変化に従って差がある。
【００４４】
図５の（ｂ）は、本実施例によるセルストリングの他の一つの実施形態を示す断面図である。前記セルストリング６０のスイッチング素子６５、６６は、セル素子に連結されない側（図５の（ｂ）の’Ａ’、’Ｂ’領域）のソースまたはドレーンが制御電極と重なるように形成される。
【００４５】
図６の（ａ）は、図５の（ａ）のセルストリングでセル素子を２個のみを選択して示す断面図である。図６の（ａ）において、破線に表示された矢印は、フリンジ電界を指示する。図６の（ａ）に示されたセル素子の電荷貯蔵ノードは、窒化膜で構成された例を示す。図６の（ｂ）は、本実施例によるセルストリングの他の一つの実施形態を示す断面図であり、本実施形態によるセルストリングは、セル素子の電荷貯蔵ノードがナノドットまたはナノクリスタルで構成される。
【００４６】
図７は、本実施例によるセルストリングのセル素子の他のもう一つの実施形態を示す断面図である。本実施形態によるセルストリングのセル素子８０は、電荷貯蔵ノード５２３が制御電極５４３より長く形成されたことを特徴とする。他のもう一つの実施形態によるセルストリングのセル素子は、電荷貯蔵ノードを側面に食刻して電荷貯蔵ノードの長さが制御電極の長さより短く形成される。
【００４７】
前記セルストリングでセルストリング選択のためのスイッチング素子は、セル素子の両端部でそれぞれ１個またはこの以上の個が構成されることができるしセルストリング選択のための素子に形成されるソース／ドレーンは、追加としてもっと高い濃度でドーピングされることができる。
【００４８】
本発明によるフラッシュメモリーセルストリングにおいて、チャンネルのみドーピング濃度を高めてショートチャンネル特性を改善することができる。すなわち、制御電極が形成される領域を開いてチャンネルのみ選択的にドーピングを施して開かれた領域に順次にトンネル絶縁膜と、電荷貯蔵ノードと、コントロール絶縁膜とを形成して、制御電極をダマシン形態で満たして形成することができる。この場合に、制御電極の側面から出るフリンジ電界が易しく反転層を誘起しながら素子のショートチャンネル効果を抑制することができる特徴がある。
【００４９】
以下、図８を参照して、本発明の望ましい実施例によるフラッシュメモリーセルストリングの製造工程を順次に説明する。
【００５０】
先に、半導体基板上に素子間の隔離のための素子隔離膜を形成する（段階８００）。次に、素子が形成される基板の表面の特性を改善するための化学的洗浄または熱処理工程を施した後、透過絶縁膜を形成する（段階８１０）。次に、電荷貯蔵ノードと、コントロール絶縁膜とを形成する（段階８２０）。次に、制御電極のための物質を形成し、写真食刻工程を利用してパターニングして制御電極を形成する（段階８３０）。次に、コントロール絶縁膜を食刻して除去し、現われた電荷貯蔵ノードを食刻して除去し、または絶縁性物質を形成し、沸騰部屋食刻してスペーサを形成した後（段階８４０）、電荷貯蔵ノードを食刻して除去し、セル素子を除いた領域にソース／ドレーンを形成し、セル素子を除いたコンタクトが形成される領域に高い濃度でソース／ドレーンをドーピングして抵抗を減らすようにする（段階８５０）。次に、絶縁層を形成し、セル素子を除いたコンタクト形成が必要な個所にコンタクトを形成して、金属配線を形成して具現する（段階８６０）。
【００５１】
前記素子製造工程でセル素子に制御電極と重ならないようにソース／ドレーンを形成する場合に、制御電極を形成し、絶縁膜スペーサを形成した後、既存のイオン注入工程やプラズマイオン注入工程を利用してソース／ドレーンを形成し、コンタクトが形成されるソース／ドレーンは、セル素子を覆いた後、高い濃度でソース／ドレーンをドーピングして抵抗を減らすようにする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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