(57)【特許請求の範囲】
【請求項１】
光電変換部と、
電荷電圧変換部と、
電荷排出部と
を少なくとも備え、同時に露光を行う２次元に配列された複数の単位画素と、
前記光電変換部の受光部を少なくとも除いて、２次元に配列された前記複数の単位画素の表面に連続して設けられ、前記複数の単位画素の表面を遮光する遮光膜と、
前記複数の単位画素の前記光電変換部に蓄積された電荷が前記光電変換部の外部に転送された後に前記遮光膜に印加する電圧を制御することにより、前記複数の単位画素内の前記光電変換部から前記電荷排出部への電荷の転送経路を同時に形成させる電圧制御部と
を備える固体撮像装置。
【請求項２】
前記電圧制御部は、前記複数の単位画素の前記光電変換部に蓄積された電荷が前記電荷電圧変換部に転送された後に前記遮光膜に印加する電圧を制御することにより、前記複数の単位画素内の前記転送経路を同時に形成させる
請求項１に記載の固体撮像装置。
【請求項３】
前記単位画素は、
電荷保持部を
さらに備え、
前記電圧制御部は、前記複数の単位画素の前記光電変換部に蓄積された電荷が前記電荷保持部に転送された後に前記遮光膜に印加する電圧を制御することにより、前記複数の単位画素内の前記転送経路を同時に形成させる
請求項１に記載の固体撮像装置。
【請求項４】
前記遮光膜と前記単位画素が形成される半導体基板との間に酸化膜と窒化膜により構成される絶縁膜が設けられ、
前記遮光膜の前記転送経路の形成に用いる部分と前記半導体基板との間の前記絶縁膜のみ、酸化膜のみにより構成される
請求項１乃至３のいずれかに記載の固体撮像装置。
【請求項５】
前記複数の単位画素が配列される画素アレイ部の外側で前記遮光膜と前記電圧制御部とを接続し、前記遮光膜に電圧を印加するための配線を
さらに備える請求項１乃至４のいずれかに記載の固体撮像装置。
【請求項６】
前記複数の単位画素が配列される画素アレイ部内で前記遮光膜と前記電圧制御部とを接続し、前記遮光膜に電圧を印加するための配線を
さらに備える請求項１乃至４のいずれかに記載の固体撮像装置。
【請求項７】
光電変換部と、
電荷電圧変換部と、
電荷排出部と
を少なくとも備え、同時に露光を行う２次元に配列された複数の単位画素と、
前記光電変換部の受光部を少なくとも除いて、２次元に配列された前記複数の単位画素の表面に連続して設けられ、前記複数の単位画素の表面を遮光する遮光膜と
を備える固体撮像装置が、
前記複数の単位画素の前記光電変換部に蓄積された電荷が前記光電変換部の外部に転送された後に前記遮光膜に印加する電圧を制御することにより、前記複数の単位画素内の前記光電変換部から前記電荷排出部への電荷の転送経路を同時に形成させる
固体撮像装置の駆動方法。
【請求項８】
光電変換部と、
電荷電圧変換部と、
電荷排出部と
を少なくとも備え、同時に露光を行う２次元に配列された複数の単位画素と、
前記光電変換部の受光部を少なくとも除いて、２次元に配列された前記複数の単位画素の表面に連続して設けられ、前記複数の単位画素の表面を遮光する遮光膜と、
前記複数の単位画素の前記光電変換部に蓄積された電荷が前記光電変換部の外部に転送された後に前記遮光膜に印加する電圧を制御することにより、前記複数の単位画素内の前記光電変換部から前記電荷排出部への電荷の転送経路を同時に形成させる電圧制御部と
を備える固体撮像装置を
搭載する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像装置、固体撮像装置の駆動方法、および、電子機器に関し、特に、グローバルシャッタに対応した固体撮像装置、固体撮像装置の駆動方法、および、電子機器に関する。
【背景技術】
【０００２】
従来、ＣＭＯＳイメージセンサの電子シャッタの方式として、ローリングシャッタ（フォーカルプレインシャッタ）方式が普及している。ローリングシャッタ方式では、２次元配列された多数の画素を画素行毎に順次走査して信号のリセットを行うため、画素行ごとに露光期間にズレが生じる。その結果、被写体が動いている場合などに撮影した画像に歪みが生じる。例えば、上下方向にまっすぐな物が横方向に動いているのを撮影した場合に、それが傾いているように写る。
【０００３】
そこで、ＣＭＯＳ高速度イメージセンサ用の全画素同時電子シャッタが開発されている（例えば、特許文献１参照）。全画素同時電子シャッタとは、撮像に有効な全ての画素について同時に露光を開始し、同時に露光を終了する動作を行うものであり、グローバルシャッタ（グローバル露光）とも呼ばれる。
【０００４】
図１乃至図４は、従来の全画素同時電子シャッタ動作が可能な固体撮像装置（ＣＭＯＳイメージセンサ）の単位画素の構成の一例を示している。なお、図１は、図４に示されるＡ−Ａ’方向の単位画素１１の断面の構成例を示している。図２および図３は、単位画素１１の構成を示す平面図である。ただし、図２は、遮光膜３７を除いた構成を示し、図３は遮光膜３７を含めた構成を示している。なお、図２および図３では、図を分かりやすくするために、絶縁膜３６の図示は省略している。また、図４は、図３にＡ−Ａ’方向の経路を追加した図である。
【０００５】
単位画素１１は、Ｎ型基板３１上に形成されたＰ型ウェル層３２に対して、Ｐ型層３３を基板表面側に形成してＮ型埋め込み層３４を埋め込むことによって形成される埋め込み型のフォトダイオード２１を、光電変換素子として有する。フォトダイオード２１は、光電変換により、入射光量に応じた電荷量の光電荷（以下、単に「電荷」と称する）を発生し、内部に蓄積する。また、単位画素１１は、第１転送ゲート（ＴＲＸ）２２、メモリ部（ＭＥＭ）２３、第２転送ゲート（ＴＲＧ）２４および浮遊拡散領域（ＦＤ：Floating Diffusion）２５を有する。
【０００６】
第１転送ゲート２２のゲート電極２２Ａは、絶縁膜２２Ｂを介して、フォトダイオード２１とメモリ部２３の間とメモリ部２３の上部を覆うように形成されている。ゲート電極２２Ａのメモリ部２３側の上部には、配線用のコンタクト３８が接続されている。そして、第１転送ゲート２２は、コンタクト３８を介してゲート電極２２Ａに転送パルスＴＲＸが印加されることにより、フォトダイオード２１に蓄積されている電荷を転送する。
【０００７】
メモリ部２３は、ゲート電極２２Ａの下に形成されたＮ型の埋め込みチャネル３５によって形成され、第１転送ゲート２２によってフォトダイオード２１から転送された電荷を蓄積する。
【０００８】
メモリ部２３の上部にゲート電極２２Ａを配置し、そのゲート電極２２Ａに転送パルスＴＲＸを印加することにより、メモリ部２３に変調をかけることができる。すなわち、ゲート電極２２Ａに転送パルスＴＲＸが印加されることにより、メモリ部２３のポテンシャルが深くなる。これにより、メモリ部２３の飽和電荷量を、変調を掛けない場合よりも増やすことができる。
【０００９】
第２転送ゲート２４のゲート電極２４Ａは、絶縁膜２４Ｂを介して、メモリ部２３と浮遊拡散領域２５の間の上部に形成されている。また、ゲート電極２４Ａの上部には、配線用のコンタクト３９が接続されている。そして、第２転送ゲート２４は、コンタクト３９を介してゲート電極２４Ａに転送パルスＴＲＧが印加されることにより、メモリ部２３に蓄積された電荷を転送する。
【００１０】
浮遊拡散領域２５は、Ｎ型層からなる電荷電圧変換部であり、第２転送ゲート２４によってメモリ部２３から転送された電荷を電圧に変換する。浮遊拡散領域２５の上部には、配線用のコンタクト４０が接続されている。
【００１１】
単位画素１１はさらに、リセットトランジスタ２６、増幅トランジスタ２７および選択トランジスタ２８を有している。
【００１２】
リセットトランジスタ２６のドレイン電極は、コンタクト４４（図２）を介して電源ＶＤＢに接続され、ソース電極は、浮遊拡散領域２５に接続されている。また、リセットトランジスタ２６のゲート電極２６Ａ（図２）には、配線用のコンタクト４３が接続されている。そして、コンタクト４３を介してゲート電極２６ＡにリセットパルスＲＳＴが印加され、リセットトランジスタ２６がオンされることにより、浮遊拡散領域２５がリセットされ、浮遊拡散領域２５から電荷が排出される。
【００１３】
増幅トランジスタ２７のドレイン電極は、コンタクト４４（図２）を介して電源ＶＤＯに接続され、ゲート電極２７Ａ（図２）は、コンタクト４５（図２）を介して浮遊拡散領域２５に接続されている。選択トランジスタ２８のドレイン電極は、増幅トランジスタ２７のソース電極に接続され、ソース電極は、コンタクト４７（図２）を介して垂直信号線１２に接続されている。また、選択トランジスタ２８のゲート電極２８Ａ（図２）には、コンタクト４６が接続されている。そして、コンタクト４６を介して選択トランジスタ２８のゲート電極に選択パルスＳＥＬが印加され、選択トランジスタ２８がオンされることにより、画素信号を読み出す対象となる単位画素１１が選択される。すなわち、増幅トランジスタ２７は、選択トランジスタ２８がオンされているとき、浮遊拡散領域２５の電圧を示す画素信号を、選択トランジスタ２８およびコンタクト４７を介して垂直信号線１２に出力する。
【００１４】
単位画素１１はさらに、電荷排出ゲート（ＡＢＧ）２９および電荷排出部（ＡＢＤ）３０を有している。
【００１５】
電荷排出ゲート２９のゲート電極２９Ａは、絶縁膜２９Ｂを介して、フォトダイオード２１と電荷排出部３０の上部に形成されている。また、ゲート電極２９Ａには、配線用のコンタクト４１が接続されている。そして、電荷排出ゲート２９は、コンタクト４１を介してゲート電極２９Ａに制御パルスＡＢＧが印加されることにより、フォトダイオード２１に蓄積されている電荷を転送する。
【００１６】
電荷排出部３０は、Ｎ型層により構成され、コンタクト４２を介して電源ＶＤＡに接続されている。そして、電荷排出ゲート２９によってフォトダイオード２１から電荷排出部３０に転送された電荷は、電源ＶＤＡへと排出される。また、電荷排出ゲート２９および電荷排出部３０は、露光終了後の読み出し期間中にフォトダイオード２１が飽和して電荷が溢れるのを防ぐ作用をなす。
【００１７】
単位画素１１の上面には、酸化膜−窒化膜−酸化膜の３層構造の絶縁膜３６が形成されている。この絶縁膜３６は、光学的な反射防止膜としての機能も果たす。絶縁膜３６は、コンタクト３８乃至コンタクト４７が形成されている部分のみ開口されている。
【００１８】
さらに、絶縁膜３６の上面には、タングステンなどからなる遮光膜３７が形成されている。図３に示されるように、遮光膜３７は、フォトダイオード２１の受光部とコンタクト３８乃至コンタクト４７が形成されている部分のみ開口されている。
【００１９】
図５は、単位画素１１を適用した固体撮像装置の画素アレイ部における単位画素１１の配列の一例を示す図である。なお、図５では、図を分かりやすくするために、各部の符号の記載を省略している。
【００２０】
単位画素１１は、縦方向（列方向）と横方向（行方向）の２次元に配列されている。そして、図示は省略しているが、第１転送ゲート２２のゲート電極２２Ａ用の駆動信号線ＴＲＧ、第２転送ゲート２４のゲート電極２４Ａ用の駆動信号線ＴＲＸ、リセットトランジスタ２６のゲート電極２６Ａ用の駆動信号線ＲＳＴ、選択トランジスタ２８のゲート電極２８Ａ用の駆動信号線ＳＥＬ、および、電荷排出ゲート２９のゲート電極２９Ａ用の駆動信号線ＡＢＧの５本の駆動信号線が行毎に設けられている。
【００２１】
次に、図６を参照して、単位画素１１の駆動方法について説明する。なお、図６は、時刻ｔ１乃至時刻ｔ７における単位画素１１のポテンシャル図を示している。また、図内のＴＲＸ、ＴＲＧ、ＲＳＴの文字の下に記載されている四角は、転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴの状態を示している。黒塗りの四角は、そのパルスがオンされていることを示し、白抜きの四角は、そのパルスがオフされていることを示している。
【００２２】
時刻ｔ１から時刻ｔ３までの期間は、入射光量に応じた電荷を全画素同時に蓄積する蓄積期間である。
【００２３】
具体的には、時刻ｔ１において、全画素同時に転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴがオンされ、フォトダイオード２１、メモリ部２３、浮遊拡散領域２５の電荷が排出される。その後、転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴがオフされ、全画素同時に露光が開始され、時刻ｔ２に示されるように、入射光量に応じた量の電荷がフォトダイオード２１に蓄積される。
【００２４】
時刻ｔ３において、全画素同時に転送パルスＴＲＸがオンされ、フォトダイオード２１に蓄積されている電荷がメモリ部２３に転送された後、転送パルスＴＲＸがオフされる。
【００２５】
時刻ｔ４から時刻ｔ７までの期間は、蓄積した電荷を行単位で順に読み出す読み出し期間である。
【００２６】
具体的には、時刻ｔ４において、リセットパルスＲＳＴがオンされ、浮遊拡散領域２５がリセットされ、浮遊拡散領域２５から電荷が排出された後、リセットパルスＲＳＴがオフされる。
【００２７】
時刻ｔ５において、電荷が排出された浮遊拡散領域２５の電圧（以下、リセットレベルと称する）を示す画素信号（以下、リセット信号と称する）が読み出される。
【００２８】
時刻ｔ６において、転送パルスＴＲＧがオンされ、メモリ部２３に蓄積されている電荷が浮遊拡散領域２５に転送された後、転送パルスＴＲＧがオフされる。
【００２９】
時刻ｔ７において、浮遊拡散領域２５に蓄積されている電荷に基づく電圧（以下、信号レベルと称する）を示す画素信号（以下、電荷検出信号と称する）が読み出される。その後、必要に応じて、時刻ｔ１の処理に戻り、次のフレームの蓄積期間が開始される。
【先行技術文献】
【特許文献】
【００３０】
【特許文献１】特開２００９−２６８０８３号公報
【発明の概要】
【発明が解決しようとする課題】
【００３１】
ところで、コンタクト３８乃至４７に対する遮光膜３７の開口部は、各コンタクトと遮光膜３７との間の短絡を防ぐため、各コンタクトの断面より一回り大きく開口され、両者の間に所定の間隔が確保される。しかしながら、この各コンタクトと遮光膜３７の隙間から、いわゆる迷い光が入射し、この迷い光により発生した電荷が、メモリ部２３や浮遊拡散領域２５に流入し、ノイズの原因となる。
【００３２】
本発明は、このような状況を鑑みてなされたものであり、固体撮像装置の遮光膜の遮光特性を向上させるようにするものである。
【課題を解決するための手段】
【００３３】
本発明の一側面の固体撮像装置は、光電変換部と、電荷電圧変換部と、電荷排出部とを少なくとも備え、同時に露光を行う２次元に配列された複数の単位画素と、前記光電変換部の受光部を少なくとも除いて、２次元に配列された前記複数の単位画素の表面に連続して設けられ、前記複数の単位画素の表面を遮光する遮光膜と、前記複数の単位画素の前記光電変換部に蓄積された電荷が前記光電変換部の外部に転送された後に前記遮光膜に印加する電圧を制御することにより、前記複数の単位画素内の前記光電変換部から前記電荷排出部への電荷の転送経路を同時に形成させる電圧制御部とを備える。
【００３５】
前記電圧制御部には、前記複数の単位画素の前記光電変換部に蓄積された電荷が前記電荷電圧変換部に転送された後に前記遮光膜に印加する電圧を制御することにより、前記複数の単位画素内の前記転送経路を同時に形成させることができる。
【００３６】
前記単位画素に、電荷保持部をさらに設け、前記電圧制御部には、前記複数の単位画素の前記光電変換部に蓄積された電荷が前記電荷保持部に転送された後に前記遮光膜に印加する電圧を制御することにより、前記複数の単位画素内の前記転送経路を同時に形成させることができる。
【００３７】
前記遮光膜と前記単位画素が形成される半導体基板との間に酸化膜と窒化膜により構成される絶縁膜が設けられ、前記遮光膜の前記転送経路の形成に用いる部分と前記半導体基板との間の前記絶縁膜のみ、酸化膜のみにより構成される。
【００３８】
前記複数の単位画素が配列される画素アレイ部の外側で前記遮光膜と前記電圧制御部とを接続し、前記遮光膜に電圧を印加するための配線をさらに設けることができる。
【００３９】
前記複数の単位画素が配列される画素アレイ部内で前記遮光膜と前記電圧制御部とを接続し、前記遮光膜に電圧を印加するための配線をさらに設けることができる。
【００４０】
本発明の一側面の固体撮像装置の駆動方法は、光電変換部と、電荷電圧変換部と、電荷排出部とを少なくとも備え、同時に露光を行う２次元に配列された複数の単位画素と、前記光電変換部の受光部を少なくとも除いて、２次元に配列された前記複数の単位画素の表面に連続して設けられ、前記複数の単位画素の表面を遮光する遮光膜とを備える固体撮像装置が、前記複数の単位画素の前記光電変換部に蓄積された電荷が前記光電変換部の外部に転送された後に前記遮光膜に印加する電圧を制御することにより、前記複数の単位画素内の前記光電変換部から前記電荷排出部への電荷の転送経路を同時に形成させる。
【００４４】
本発明の一側面の電子機器は、光電変換部と、電荷電圧変換部と、電荷排出部とを少なくとも備え、同時に露光を行う２次元に配列された複数の単位画素と、前記光電変換部の受光部を少なくとも除いて、２次元に配列された前記複数の単位画素の表面に連続して設けられ、前記複数の単位画素の表面を遮光する遮光膜と、前記複数の単位画素の前記光電変換部に蓄積された電荷が前記光電変換部の外部に転送された後に前記遮光膜に印加する電圧を制御することにより、前記複数の単位画素内の前記光電変換部から前記電荷排出部への電荷の転送経路を同時に形成させる電圧制御部とを備える固体撮像装置を搭載する。
【００４５】
本発明の一側面においては、光電変換部と、電荷電圧変換部と、電荷排出部とを少なくとも備え、同時に露光を行う２次元に配列された複数の単位画素と、前記光電変換部の受光部を少なくとも除いて、２次元に配列された前記複数の単位画素の表面に連続して設けられ、前記複数の単位画素の表面を遮光する遮光膜とを備える固体撮像装置において、前記複数の単位画素の前記光電変換部に蓄積された電荷が前記光電変換部の外部に転送された後に前記遮光膜に印加する電圧が制御され、前記複数の単位画素内の前記光電変換部から前記電荷排出部への電荷の転送経路を同時に形成される。
【発明の効果】
【００４６】
本発明の一側面によれば、固体撮像装置の遮光膜の遮光特性を向上させることができる。
【図面の簡単な説明】
【００４７】
【図１】従来の単位画素の構成例を示す断面図である。
【図２】従来の単位画素の構成例を示す平面図である。
【図３】従来の単位画素の構成例を示す平面図である。
【図４】従来の単位画素の構成例を示す平面図である。
【図５】従来の単位画素に対する駆動信号線の構成例を説明するための図である。
【図６】従来の単位画素の駆動方法を説明するためのポテンシャル図である。
【図７】本発明を適用した固体撮像装置の一実施の形態の構成例を示すブロック図である。
【図８】単位画素の第１の実施の形態の構成例を示す断面図である。
【図９】単位画素の第１の実施の形態の構成例を示す平面図である。
【図１０】単位画素の第１の実施の形態の構成例を示す平面図である。
【図１１】単位画素の第１の実施の形態の構成例を示す平面図である。
【図１２】単位画素の第１の実施の形態に対する駆動信号線の構成例を説明するための図である。
【図１３】単位画素の第１の実施の形態の駆動方法を説明するためのタイミングチャートである。
【図１４】単位画素の第２の実施の形態の構成例を示す断面図である。
【図１５】単位画素の第３の実施の形態の構成例を示す断面図である。
【図１６】単位画素の第３の実施の形態の構成例を示す平面図である。
【図１７】単位画素の第３の実施の形態の構成例を示す平面図である。
【図１８】単位画素の第３の実施の形態の構成例を示す平面図である。
【図１９】単位画素の第３の実施の形態に対する駆動信号線の構成例を説明するための図である。
【図２０】単位画素の第３の実施の形態の駆動方法を説明するためのタイミングチャートである。
【図２１】単位画素の第４の実施の形態の構成例を示す断面図である。
【図２２】単位画素の第５の実施の形態の構成例を示す断面図である。
【図２３】単位画素の第６の実施の形態の構成例を示す断面図である。
【図２４】単位画素の第７の実施の形態の構成例を示す断面図である。
【図２５】単位画素の第８の実施の形態の構成例を示す断面図である。
【図２６】単位画素の第８の実施の形態の構成例を示す平面図である。
【図２７】単位画素の第８の実施の形態の構成例を示す平面図である。
【図２８】単位画素の第８の実施の形態の構成例を示す平面図である。
【図２９】単位画素の第８の実施の形態に対する駆動信号線の構成例を説明するための図である。
【図３０】単位画素の第８の実施の形態の駆動方法を説明するためのタイミングチャートである。
【図３１】単位画素の第８の実施の形態の変形例を示す断面図である。
【図３２】単位画素の第８の実施の形態の変形例に対する駆動信号線の構成例を説明するための図である。
【図３３】本発明を適用した電子機器の一実施の形態の構成例を示すブロック図である。
【発明を実施するための形態】
【００４８】
以下、本発明を実施するための形態（以下、実施の形態という）について説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態（電荷排出部のゲート電極を遮光膜で代用した例）
２．第２の実施の形態（電荷排出ゲート付近の遮光膜を酸化膜のみで構成した例）
３．第３の実施の形態（メモリ部を設けないようにした例）
４．第４の実施の形態（フォトダイオードとメモリ部の間にオーバーフローパスを設けた例）
５．第５の実施の形態（メモリ部を浮遊拡散領域と同様の構成にした例）
６．第６の実施の形態（メモリ部を埋め込みチャネルにより構成した例）
７．第７の実施の形態（メモリ部を２段構成にした例）
８．第８の実施の形態（第１転送ゲートのゲート電極を遮光膜で代用した例）
９．変形例
【００４９】
＜１．第１の実施の形態＞
図７乃至図１３を参照して、本発明の第１の実施の形態について説明する。
【００５０】
［固体撮像装置の構成例］
図７は、本発明が適用される固体撮像装置としてのＣＭＯＳイメージセンサの構成例を示すブロック図である。
【００５１】
ＣＭＯＳイメージセンサ１００は、画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５を含むように構成される。画素アレイ部１１１、垂直駆動部１１２、カラム処理部１１３、水平駆動部１１４、およびシステム制御部１１５は、図示せぬ半導体基板（チップ）上に形成されている。
【００５２】
画素アレイ部１１１には、入射光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換素子を有する単位画素（図８の単位画素２１１Ａ）が、行列状に２次元配置されている。なお、以下、単位画素を、単に「画素」と称する場合がある。
【００５３】
画素アレイ部１１１にはさらに、行列状の画素配列に対して行ごとに画素駆動線１１６が図の左右方向（画素行の画素の配列方向）に沿って形成され、列ごとに垂直信号線１１７が図の上下方向（画素列の画素の配列方向）に沿って形成されている。図７では、各行の画素駆動線１１６を１本ずつ示しているが、１本に限られるものではない。画素駆動線１１６の一端は、垂直駆動部１１２の各行に対応した出力端に接続されている。
【００５４】
ＣＭＯＳイメージセンサ１００はさらに、信号処理部１１８およびデータ格納部１１９を備えている。信号処理部１１８およびデータ格納部１１９は、ＣＭＯＳイメージセンサ１００とは別の基板に設けられる外部信号処理部、例えばＤＳＰ(Digital Signal Processor)やソフトウェアによる処理により実現するようにしてもよいし、ＣＭＯＳイメージセンサ１００と同じ基板上に搭載するようにしてもよい。
【００５５】
垂直駆動部１１２は、シフトレジスタやアドレスデコーダなどによって構成され、画素アレイ部１１１の各画素を、全画素同時あるいは行単位等で駆動する画素駆動部である。この垂直駆動部１１２は、その具体的な構成については図示を省略するが、一般的に、読出し走査系と掃出し走査系の２つの走査系を有する構成となっている。
【００５６】
読出し走査系は、単位画素から信号を読み出すために、画素アレイ部１１１の単位画素を行単位で順に選択走査する。掃出し走査系は、読出し走査系によって読出し走査が行われる読出し行に対して、その読出し走査よりもシャッタスピードの時間分だけ先行して掃出し走査を行う。
【００５７】
この掃出し走査系による掃出し走査により、読出し行の単位画素の光電変換素子から不要な電荷が掃き出される（リセットされる）。そして、掃出し走査系による不要電荷の掃き出し（リセット）により、いわゆる電子シャッタ動作が行われる。ここで、電子シャッタ動作とは、光電変換素子の光電荷を捨てて、新たに露光を開始する（光電荷の蓄積を開始する）動作のことを言う。
【００５８】
読出し走査系による読出し動作によって読み出される信号は、その直前の読出し動作または電子シャッタ動作以降に入射した光量に対応するものである。そして、直前の読出し動作による読出しタイミングまたは電子シャッタ動作による掃出しタイミングから、今回の読出し動作による読出しタイミングまでの期間が、単位画素における光電荷の蓄積時間（露光時間）となる。
【００５９】
垂直駆動部１１２によって選択走査された画素行の各単位画素から出力される画素信号は、垂直信号線１１７の各々を通してカラム処理部１１３に供給される。カラム処理部１１３は、画素アレイ部１１１の画素列ごとに、選択行の各単位画素から垂直信号線１１７を通して出力される画素信号に対して所定の信号処理を行うとともに、信号処理後の画素信号を一時的に保持する。
【００６０】
具体的には、カラム処理部１１３は、信号処理として少なくとも、ノイズ除去処理、例えばＣＤＳ(Correlated Double Sampling;相関二重サンプリング）処理を行う。このカラム処理部１１３によるＣＤＳ処理により、リセットノイズや増幅トランジスタの閾値ばらつき等の画素固有の固定パターンノイズが除去される。カラム処理部１１３にノイズ除去処理以外に、例えば、ＡＤ（アナログ−デジタル）変換機能を持たせ、信号レベルをデジタル信号で出力することも可能である。
【００６１】
水平駆動部１１４は、シフトレジスタやアドレスデコーダなどによって構成され、カラム処理部１１３の画素列に対応する単位回路を順番に選択する。この水平駆動部１１４による選択走査により、カラム処理部１１３で信号処理された画素信号が順番に信号処理部１１８に出力される。
【００６２】
システム制御部１１５は、各種のタイミング信号を生成するタイミングジェネレータ等によって構成され、タイミングジェネレータで生成された各種のタイミング信号を基に垂直駆動部１１２、カラム処理部１１３および水平駆動部１１４などの駆動制御を行う。
【００６３】
信号処理部１１８は、少なくとも加算処理機能を有し、カラム処理部１１３から出力される画素信号に対して加算処理等の種々の信号処理を行う。データ格納部１１９は、信号処理部１１８での信号処理に当たって、その処理に必要なデータを一時的に格納する。
【００６４】
［単位画素２１１Ａの構成］
次に、図８乃至図１１を参照して、図７の画素アレイ部１１１に行列状に配置されている単位画素２１１Ａの具体的な構成について説明する。
【００６５】
図８は、図１１に示されるＡ−Ａ’方向の単位画素２１１Ａの断面の構成例を示している。図９および図１０は、単位画素２１１Ａの構成例を示す平面図である。ただし、図９は、遮光膜２３７を除いた構成を示し、図１０は遮光膜２３７を含めた構成を示している。なお、図９および図１０では、図を分かりやすくするために、絶縁膜２３６の図示は省略している。また、図１１は、図１０にＡ−Ａ’の経路を追加した図である。
【００６６】
単位画素２１１Ａは、光電変換素子として、例えばフォトダイオード（ＰＤ）２２１を有している。フォトダイオード２２１は、例えば、Ｎ型基板２３１上に形成されたＰ型ウェル層２３２に対して、Ｐ型層２３３を基板表面側に形成してＮ型埋め込み層２３４を埋め込むことによって形成される埋め込み型フォトダイオードである。なお、Ｐ型層２３３およびＮ型埋め込み層２３４は、電荷排出時に空乏状態となる不純物濃度とされる。
【００６７】
単位画素２１１Ａは、フォトダイオード２２１に加えて、第１転送ゲート（ＴＲＸ）２２２、メモリ部（ＭＥＭ）２２３、第２転送ゲート（ＴＲＧ）２２４および浮遊拡散領域（ＦＤ：Floating Diffusion）２２５を有する。
【００６８】
第１転送ゲート２２２は、ポリシリコンからなるゲート電極２２２Ａおよび絶縁膜２２２Ｂを含むように構成される。ゲート電極２２２Ａは、絶縁膜２２２Ｂを介して、フォトダイオード２２１とメモリ部２２３の間とメモリ部２２３の上部を覆うように形成されている。ゲート電極２２２Ａのメモリ部２２３側の上部には、配線用のコンタクト２３８が接続されている。そして、第１転送ゲート２２２は、コンタクト２３８を介してゲート電極２２２Ａに転送パルスＴＲＸが印加されることにより、フォトダイオード２２１に蓄積されている電荷を転送する。
【００６９】
なお、以下、ゲート電極２２２Ａに転送パルスＴＲＸが印加された状態を、転送パルスＴＲＸがオンされた状態、あるいは、第１転送ゲート２２２がオンされた状態とも称する。また、以下、ゲート電極２２２Ａに転送パルスＴＲＸが印加されていない状態を、転送パルスＴＲＸがオフされた状態、あるいは、第１転送ゲート２２２がオフされた状態とも称する。
【００７０】
メモリ部２２３は、ゲート電極２２２Ａの下に形成された、電荷排出時に空乏状態となる不純物濃度のＮ型の埋め込みチャネル２３５によって形成され、第１転送ゲート２２２によってフォトダイオード２２１から転送された電荷を蓄積する。なお、メモリ部２２３が、埋め込みチャネル２３５によって形成されているため、Ｓｉ−ＳｉＯ２界面での暗電流の発生を抑えることができ、画質の向上に寄与できる。
【００７１】
また、メモリ部２２３の上部にゲート電極２２２Ａを配置し、そのゲート電極２２２Ａに転送パルスＴＲＸを印加することにより、メモリ部２２３に変調をかけることができる。すなわち、ゲート電極２２２Ａに転送パルスＴＲＸが印加されることにより、メモリ部２２３のポテンシャルが深くなる。これにより、メモリ部２２３の飽和電荷量を、変調を掛けない場合よりも増やすことができる。
【００７２】
第２転送ゲート２２４は、ポリシリコンからなるゲート電極２２４Ａおよび絶縁膜２２４Ｂを含むように構成される。ゲート電極２２４Ａは、絶縁膜２２４Ｂを介して、メモリ部２２３と浮遊拡散領域２２５の間の上部に形成されている。また、ゲート電極２２４Ａの上部には、配線用のコンタクト２３９が接続されている。そして、第２転送ゲート２２４は、コンタクト２３９を介してゲート電極２２４Ａに転送パルスＴＲＧが印加されることにより、メモリ部２２３に蓄積された電荷を転送する。
【００７３】
なお、以下、ゲート電極２２４Ａに転送パルスＴＲＧが印加された状態を、転送パルスＴＲＧがオンされた状態、あるいは、第２転送ゲート２２４がオンされた状態とも称する。また、以下、ゲート電極２２４Ａに転送パルスＴＲＧが印加されていない状態を、転送パルスＴＲＧがオフされた状態、あるいは、第２転送ゲート２２４がオフされた状態とも称する。
【００７４】
浮遊拡散領域２２５は、配線用のコンタクト２４０を電気的に接続できる不純物濃度のＮ型層からなる電荷電圧変換部であり、第２転送ゲート２２４によってメモリ部２２３から転送された電荷を電圧に変換する。浮遊拡散領域２２５の上部には、配線用のコンタクト２４０が接続されている。
【００７５】
単位画素２１１Ａはさらに、リセットトランジスタ２２６、増幅トランジスタ２２７および選択トランジスタ２２８を有している。なお、図８では、リセットトランジスタ２２６、増幅トランジスタ２２７および選択トランジスタ２２８に、ＮチャネルのＭＯＳトランジスタを用いた例を示している。しかし、リセットトランジスタ２２６、増幅トランジスタ２２７および選択トランジスタ２２８の導電型の組み合わせは、これらの組み合わせに限られるものではない。
【００７６】
リセットトランジスタ２２６のドレイン電極は、コンタクト２４４（図９）を介して電源ＶＤＢに接続され、ソース電極は、浮遊拡散領域２２５に接続されている。また、リセットトランジスタ２２６のゲート電極２２６Ａ（図９）には、配線用のコンタクト２４３が接続されている。そして、コンタクト２４３を介してゲート電極２２６ＡにリセットパルスＲＳＴが印加され、リセットトランジスタ２２６がオンされることにより、浮遊拡散領域２２５がリセットされ、浮遊拡散領域２２５から電荷が排出される。
【００７７】
増幅トランジスタ２２７のドレイン電極は、コンタクト２４４（図９）を介して電源ＶＤＯに接続され、ゲート電極２２７Ａ（図９）は、コンタクト２４５（図９）を介して浮遊拡散領域２２５に接続されている。選択トランジスタ２２８のドレイン電極は、増幅トランジスタ２２７のソース電極に接続され、ソース電極は、コンタクト２４７（図９）を介して垂直信号線１１７に接続されている。また、選択トランジスタ２２８のゲート電極２２８Ａ（図９）には、コンタクト２４６が接続されている。そして、コンタクト２４６を介して選択トランジスタ２２８のゲート電極に選択パルスＳＥＬが印加され、選択トランジスタ２２８がオンされることにより、画素信号を読み出す対象となる単位画素２１１Ａが選択される。すなわち、増幅トランジスタ２２７は、選択トランジスタ２２８がオンされているとき、浮遊拡散領域２２５の電圧を示す画素信号を、選択トランジスタ２２８、コンタクト２４７、および垂直信号線１１７を介して、カラム処理部１１３に供給する。
【００７８】
なお、選択トランジスタ２２８を、電源ＶＤＯと増幅トランジスタ２２７のドレイン電極との間に接続するようにすることも可能である。また、リセットトランジスタ２２６、増幅トランジスタ２２７および選択トランジスタ２２８については、その一つあるいは複数を画素信号の読み出し方法によって省略したり、複数の画素間で共有したりすることも可能である。
【００７９】
単位画素２１１Ａはさらに、電荷排出ゲート（ＡＢＧ）２２９および電荷排出部（ＡＢＤ）２３０を有している。
【００８０】
電荷排出ゲート２２９は、図１の電荷排出ゲート２９と異なり、ゲート電極が設けられていない。代わりに、電荷排出ゲート２２９は、遮光膜２３７に所定の制御パルスＡＢＧが印加されることにより、フォトダイオード２２１に蓄積されている電荷を転送する。すなわち、電荷排出ゲート２２９では、遮光膜２３７がゲート電極の役割を果たす。具体的には、遮光膜２３７に正の電圧の制御パルスＡＢＧが印加されると、フォトダイオード２２１と電荷排出部２３０の間のポテンシャルバリア（電位障壁）の電位が高くなり、ポテンシャルバリアの高さが低くなる。これにより、フォトダイオード２２１と電荷排出部２３０の間にオーバーフローパスが形成され、フォトダイオード２２１に蓄積されている電荷が電荷排出部２３０に転送される。
【００８１】
ここで、第１転送ゲート２２２、第２転送ゲート２２４などの他のゲートには、それぞれ専用のゲート電極が設けられており、遮光膜２３７は各ゲート電極の上側に配置されている。従って、遮光膜２３７に制御パルスＡＢＧを印加しても、他のゲートの動作に影響を与えることはない。
【００８２】
また、電荷排出ゲート２２９にゲート電極が設けられていないので、ゲート電極の配線用のコンタクトも設けられていない。
【００８３】
なお、以下、遮光膜２３７に制御パルスＡＢＧが印加された状態を、制御パルスＡＢＧがオンされた状態、あるいは、電荷排出ゲート２２９がオンされた状態とも称する。また、以下、遮光膜２３７に制御パルスＡＢＧが印加されていない状態を、制御パルスＡＢＧがオフされた状態、あるいは、電荷排出ゲート２２９がオフされた状態とも称する。
【００８４】
電荷排出部２３０は、配線用のコンタクト２４２を電気的に接続できる不純物濃度のＮ型層により構成され、コンタクト２４２を介して電源ＶＤＡに接続されている。従って、電荷排出部２３０の電位は、電源ＶＤＡの電位とほぼ等しくなる。そして、電荷排出ゲート２２９によってフォトダイオード２２１から電荷排出部２３０に転送された電荷は、電源ＶＤＡへと排出される。また、電荷排出ゲート２２９および電荷排出部２３０は、露光終了後の読み出し期間中にフォトダイオード２２１が飽和して電荷が溢れるのを防ぐ作用をなす。
【００８５】
単位画素２１１Ａの上面には、酸化膜−窒化膜−酸化膜の３層構造の絶縁膜２３６が形成されている。この絶縁膜２３６は、光学的な反射防止膜としての機能も果たす。絶縁膜２３６は、コンタクト２３８乃至コンタクト２４７が形成されている部分のみ開口されている。なお、絶縁膜２３６を構成する各層は、耐圧や光学感度特性を考慮して、最適な膜圧に設定される。
【００８６】
さらに、絶縁膜２３６の上面には、タングステンなどの金属からなる遮光膜２３７が形成されている。図１０に示されるように、遮光膜２３７は、フォトダイオード２２１の受光部とコンタクト２３８乃至コンタクト２４７が形成されている部分のみ開口されている。
【００８７】
フォトダイオード２２１の受光部に対する遮光膜２３７の開口部は、フォトダイオード２２１の光学感度と、メモリ部２２３で発生するノイズとのトレードオフにより、最適な大きさおよび位置に設定される。なお、ここでいうメモリ部２２３で発生するノイズとは、ＣＣＤイメージセンサのスミアと同じ原理で発生するノイズである。例えば、遮光膜２３７の開口から光が、メモリ部２２３やその近傍に入射し、メモリ部２２３内で電荷が発生したり、外部で発生した電荷が拡散してメモリ部２２３に流入したりすることにより発生するノイズである。
【００８８】
また、コンタクト２３８乃至２４７に対する遮光膜２３７の開口部は、各コンタクトと遮光膜２３７との間の短絡を防ぐために、各コンタクトの断面より一回り大きく開口され、両者の間に所定の間隔が確保される。ただし、各コンタクトと遮光膜２３７の間隔が狭すぎると、短絡が発生しやすくなる。また、各コンタクトと遮光膜２３７の間隔が広すぎると、開口部から迷い光が入射し、この迷い光により、上述したスミアと同じ原理で発生するノイズが増加する。従って、各コンタクトに対する開口部も、この２つの特性のトレードオフにより、最適な大きさに設定される。
【００８９】
［単位画素２１１Ａに対する駆動信号線の構成例］
図１２は、画素アレイ部１１１における単位画素２１１Ａの配列を示す模式図である。なお、図１２では、図を分かりやすくするために、各部の符号の記載を省略している。
【００９０】
画素アレイ部１１１において、単位画素２１１Ａは、縦方向（列方向）と横方向（行方向）の２次元に配列されている。また、図示は省略しているが、第１転送ゲート２２２のゲート電極２２２Ａ用の駆動信号線ＴＲＧ、第２転送ゲート２２４のゲート電極２２４Ａ用の駆動信号線ＴＲＸ、リセットトランジスタ２２６のゲート電極２２６Ａ用の駆動信号線ＲＳＴ、選択トランジスタ２２８のゲート電極２２８Ａ用の駆動信号線ＳＥＬの４本の駆動信号線が各行毎に設けられている。
【００９１】
このように、単位画素２１１Ａを配列した画素アレイ部１１１では、図５の単位画素１１を配列した画素アレイ部と比較して、電荷排出ゲートのゲート電極用の駆動信号線ＡＢＧを削除することができる。これにより、駆動信号線の配線のレイアウトの自由度が向上する。また、フォトダイオード２２１の受光部に対する開口面積を大きくすることができ、各画素の全体的な受光感度が向上し、特に、入射光の入射角が大きくなる画角の端部付近の画素の受光感度が向上する。また、駆動信号線による入射光のケラレが減少し、さらに受光感度が向上する。
【００９２】
さらに、電荷排出ゲートのゲート電極用のコンタクトに対する遮光膜２３７の開口を、設ける必要がなくなり、遮光膜２３７の遮光特性が向上する。これにより、遮光膜２３７の開口から入射する迷い光の入射量が減少し、迷い光により発生するノイズが減少し、Ｓ／Ｎ比が向上する。
【００９３】
なお、遮光膜２３７は、例えば、画素アレイ部１１１の外側の外周部分で、垂直駆動部１１２から延伸する配線と接続される。すなわち、画素アレイ部１１１の外側で遮光膜２３７と垂直駆動部１１２が接続される。そして、電荷排出ゲート２２９を駆動するための制御パルスＡＢＧが、その配線を介して、垂直駆動部１１２から遮光膜２３７に印加される。すなわち、垂直駆動部１１２が、遮光膜２３７に印加する制御パルスＡＢＧを制御することにより、電荷排出ゲート２２９によるフォトダイオード２２１から電荷排出部２３０への電荷の転送が制御される。なお、制御パルスＡＢＧの制御は、垂直駆動部１１２以外のところで行うようにしてもよい。
【００９４】
［単位画素２１１Ａの駆動方法］
次に、図１３を参照して、ＣＭＯＳイメージセンサ１００の単位画素２１１Ａの駆動方法について説明する。なお、図１３は、画素アレイ部１１１のｉ行目およびｉ＋１行目の単位画素２１１Ａの選択パルスＳＥＬ、転送パルスＴＲＸ、転送パルスＴＲＧ、およびリセットパルスＲＳＴ、並びに、制御パルスＡＢＧの、１フレーム期間におけるタイミングチャートを示している。
【００９５】
まず、全画素同時に転送パルスＴＲＸ、転送パルスＴＲＧ、リセットパルスＲＳＴがオンされ、第１転送ゲート２２２および第２転送ゲート２２４がオンするとともに、浮遊拡散領域２２５がリセットされる。その結果、フォトダイオード２２１、メモリ部２２３、浮遊拡散領域２２５の電荷が排出される。その後、全画素同時に、まず転送パルスＴＲＸがオフされ、第１転送ゲートがオフした後、転送パルスＴＲＧおよびリセットパルスＲＳＴがオフされ、第２転送ゲート２２４がオフする。ここで、全画素同時に露光が開始され、フォトダイオード２２１への電荷の蓄積が開始される。すなわち、信号電荷の蓄積期間が開始される。
【００９６】
次に、所定の時間が経過した後、全画素同時に、転送パルスＴＲＸがオンされ、第１転送ゲート２２２がオンし、フォトダイオード２２１に蓄積されている電荷がメモリ部２２３に転送される。その後、全画素同時に転送パルスＴＲＸがオフされ、第１転送ゲート２２２がオフし、全画素同時に露光が終了する。
【００９７】
次に、制御パルスＡＢＧがオンされ、全画素同時に電荷排出ゲート２２９がオンし、フォトダイオード２２１から電荷排出部２３０へのオーバーフローパスが形成される。これにより、フォトダイオード２２１からメモリ部２２３に電荷を転送した後にフォトダイオード２２１で発生した電荷は、電荷排出ゲート２２９を介して電荷排出部２３０に排出され、メモリ部２２３に流入することが防止される。
【００９８】
ここで、信号電荷の蓄積期間が終了し、各単位画素２１１Ａに蓄積した電荷に基づく画素信号を読み出す読み出し期間に遷移する。なお、画素信号の読み出しは、画素ごとあるいは複数の画素単位で実行される。なお、以下、行ごとに実行する例を示す。
【００９９】
例えば、ｉ行目の単位画素２１１Ａの画素信号を読み出す場合、ｉ行目の選択トランジスタ２２８に対する選択パルスＳＥＬがオンされ、ｉ行目の単位画素２１１Ａが画素信号を読み出す対象に選択される。
【０１００】
そして、まず、リセットパルスＲＳＴがオンされ、浮遊拡散領域２２５がリセットされた後、リセットパルスＲＳＴがオフされる。そして、増幅トランジスタ２２７から選択トランジスタ２２８および垂直信号線１１７を介してカラム処理部１１３に、リセットレベルを示すリセット信号が供給される。カラム処理部１１３は、リセット信号に基づいてリセットレベルを読み出す。なお、以下、このリセットレベルを読み出す期間をＰ期間と称する。
【０１０１】
次に、転送パルスＴＲＧがオンされ、第２転送ゲート２２４がオンされ、メモリ部２２３に蓄積されている電荷が、浮遊拡散領域２２５に転送される。そして、増幅トランジスタ２２７から選択トランジスタ２２８および垂直信号線１１７を介してカラム処理部１１３に、浮遊拡散領域２２５に転送された電荷に基づく信号レベルを示す電荷検出信号が供給される。カラム処理部１１３は、電荷検出信号に基づいて信号レベルを読み出す。なお、以下、この信号レベルを読み出す期間をＤ期間と称する。
【０１０２】
そして、カラム処理部１１３は、Ｐ期間に読み出されたリセットレベルと、Ｄ期間に読み出された信号レベルとの差分を取るＣＤＳ処理を行い、検出した信号レベルからノイズを除去する。
【０１０３】
その後、選択パルスＳＥＬがオフされ、ｉ行目の単位画素２１１Ａの読み出し期間が終了し、ｉ＋１行目の単位画素２１１Ａの読み出し期間に遷移する。そして、全ての行の信号レベルの読み出しが終了した後、必要に応じて、図１３のタイミングチャートの先頭に遷移し、次のフレームの蓄積期間が開始される。
【０１０４】
＜２．第２の実施の形態＞
次に、図１４を参照して、本発明の第２の実施の形態について説明する。なお、第２の実施の形態は、第１の実施の形態と比較して、単位画素の構成が異なり、ＣＭＯＳイメージセンサ１００の構成は、第１の実施の形態と同様である。以下、第１の実施の形態と共通する部分については、その説明は繰返しになるので省略する。
【０１０５】
図１４は、図８と同様に、単位画素２１１Ｂの断面の構成例を示す図である。なお、図中、図８と対応する部分には、同じ符号を付してある。
【０１０６】
単位画素２１１Ｂと単位画素２１１Ａを比較すると、点線Ａで囲まれる部分の絶縁膜２３６の構成が異なっており、他の部分は同様である。具体的には、フォトダイオード２２１と電荷排出部２３０の間の電荷排出ゲート２２９を構成する遮光膜２３７の部分と半導体基板（シリコン基板）の間の絶縁膜２３６のみ、絶縁膜２３６の第２層の耐圧が高い窒化膜が除去され、酸化膜のみにより構成される。これにより、遮光膜２３７に制御パルスＡＢＧを印加した場合、制御パルスＡＢＧによる半導体基板（シリコン基板）に対する変調が、窒化膜を除去した電荷排出ゲート２２９の部分のみ強くなり、電荷排出ゲート２２９のポテンシャルバリアの制御が容易になる。
【０１０７】
この絶縁膜２３６を形成する場合、例えば、まず１層目の酸化膜と２層目の窒化膜を形成した後、窒化膜を除去する部分をレジストで覆う。次に、エッチングにより、レジストで覆った部分の窒化膜を除去する。なお、このとき、レジストで覆った部分の１層目の酸化膜の一部または全てを除去するようにしても構わない。そして、最後に、３層目の酸化膜を形成する。これにより、一部が酸化膜のみで構成される絶縁膜２３６を容易に形成することができる。
【０１０８】
＜３．第３の実施の形態＞
次に、図１５乃至図２０を参照して、本発明の第３の実施の形態について説明する。なお、第３の実施の形態は、第１の実施の形態と比較して、単位画素の構成が異なり、ＣＭＯＳイメージセンサ１００の構成は、第１の実施の形態と同様である。以下、第１の実施の形態と共通する部分については、その説明は繰返しになるので省略する。
【０１０９】
［単位画素２１１Ｃの構成例］
図１５は、図１８に示されるＡ−Ａ’方向の単位画素２１１Ｃの断面の構成例を示している。図１６および図１７は、単位画素２１１Ｃの構成例を示す平面図である。ただし、図１６は、遮光膜２３７を除いた構成を示し、図１７は遮光膜２３７を含めた構成を示している。なお、図１６および図１７では、図を分かりやすくするために、絶縁膜２３６の図示は省略している。また、図１８は、図１７にＡ−Ａ’の経路を追加した図である。なお、図中、図８乃至図１１と対応する部分には、同じ符合を付してある。
【０１１０】
単位画素２１１Ｃと単位画素２１１Ａを比較すると、単位画素２１１Ｃにおいて、第１転送ゲート２２２、メモリ部２２３、および、コンタクト２３８が設けられていない点が異なっており、他の部分は同様である。
【０１１１】
単位画素２１１Ｃでは、フォトダイオード２２１に蓄積された電荷は、第２転送ゲート２２４を介して浮遊拡散領域２２５に転送され、浮遊拡散領域２２５で保持される。これにより、図１７と図１０を比較して明らかなように、フォトダイオード２２１の受光部の面積を大きくし、受光感度を向上させることができる。また、フォトダイオード２２１の飽和電荷量を大きくすることができる。さらに、上述したスミアと同じ現象により発生するノイズの影響を低減することができる。
【０１１２】
［単位画素２１１Ｃに対する駆動信号線の構成例］
図１９は、画素アレイ部１１１における単位画素２１１Ｃの配列を示す模式図である。なお、図１９では、図を分かりやすくするために、各部の符号の記載を省略している。
【０１１３】
画素アレイ部１１１において、単位画素２１１Ｃは、縦方向（列方向）と横方向（行方向）の２次元に配列されている。また、図示は省略しているが、第２転送ゲート２２４のゲート電極２２４Ａ用の駆動信号線ＴＲＸ、リセットトランジスタ２２６のゲート電極２２６Ａ用の駆動信号線ＲＳＴ、選択トランジスタ２２８のゲート電極２２８Ａ用の駆動信号線ＳＥＬの３本の駆動信号線が各行毎に設けられている。
【０１１４】
このように、単位画素２１１Ｃを配列した画素アレイ部１１１は、図１２の単位画素２１１Ａを配列した画素アレイ部１１１と比較して、第１転送ゲートのゲート電極用の駆動信号線ＴＲＸを削除することができる。これにより、駆動信号線の配線のレイアウトの自由度がさらに向上する。また、フォトダイオード２２１の受光部に対する開口面積をさらに大きくすることができる。
【０１１５】
さらに、第１転送ゲートのゲート電極用のコンタクトに対する遮光膜２３７の開口を、設ける必要がなくなり、遮光膜２３７の遮光特性がさらに向上する。これにより、さらに、遮光膜２３７の開口から入射する迷い光の入射量が減少し、迷い光により発生するノイズが減少し、Ｓ／Ｎ比が向上する。
【０１１６】
［単位画素２１１Ｃの駆動方法］
次に、図２０を参照して、ＣＭＯＳイメージセンサ１００の単位画素２１１Ｃの駆動方法について説明する。なお、図２０は、画素アレイ部１１１のｉ行目およびｉ＋１行目の単位画素２１１Ｃの選択パルスＳＥＬ、転送パルスＴＲＧ、およびリセットパルスＲＳＴ、並びに、制御パルスＡＢＧの、１フレーム期間におけるタイミングチャートを示している。
【０１１７】
まず、全画素同時に転送パルスＴＲＧ、リセットパルスＲＳＴがオンされ、第２転送ゲート２２４がオンするとともに、浮遊拡散領域２２５がリセットされる。その結果、フォトダイオード２２１、浮遊拡散領域２２５の電荷が排出される。その後、転送パルスＴＲＧおよびリセットパルスＲＳＴがオフされ、第２転送ゲート２２４がオフする。ここで、全画素同時に露光が開始され、フォトダイオード２２１への電荷の蓄積が開始される。すなわち、信号電荷の蓄積期間が開始される。
【０１１８】
次に、全画素同時に、リセットパルスＲＳＴがオンされ、浮遊拡散領域２２５がリセットされる。
【０１１９】
次に、信号電荷の蓄積期間が開始されてから所定の時間が経過した後、転送パルスＴＲＧがオンされ、第２転送ゲート２２４がオンし、フォトダイオード２２１に蓄積されている電荷が浮遊拡散領域２２５に転送される。その後、全画素同時に転送パルスＴＲＧがオフされ、第２転送ゲート２２４がオフし、全画素同時に露光が終了する。
【０１２０】
次に、制御パルスＡＢＧがオンされ、全画素同時に電荷排出ゲート２２９がオンし、フォトダイオード２２１から電荷排出部２３０へのオーバーフローパスが形成される。
【０１２１】
ここで、信号電荷の蓄積期間が終了し、各単位画素２１１Ｃに蓄積した電荷に基づく画素信号を読み出す読み出し期間に遷移する。なお、画素信号の読み出しは、画素ごとあるいは複数の画素単位で実行される。なお、以下、行ごとに実行する例を示す。
【０１２２】
例えば、ｉ行目の単位画素２１１Ｃの画素信号を読み出す場合、ｉ行目の選択トランジスタ２２８に対する選択パルスＳＥＬがオンされ、ｉ行目の単位画素２１１Ｃが画素信号を読み出す対象に選択される。
【０１２３】
そして、増幅トランジスタ２２７から選択トランジスタ２２８および垂直信号線１１７を介してカラム処理部１１３に、浮遊拡散領域２２５に転送された電荷に基づく信号レベルを示す電荷検出信号が供給される。カラム処理部１１３は、電荷検出信号に基づいて信号レベルを読み出す。
【０１２４】
次に、リセットパルスＲＳＴがオンされ、浮遊拡散領域２２５がリセットされた後、リセットパルスＲＳＴがオフされる。そして、増幅トランジスタ２２７から選択トランジスタ２２８および垂直信号線１１７を介してカラム処理部１１３に、リセットレベルを示すリセット信号が供給される。カラム処理部１１３は、リセット信号に基づいてリセットレベルを読み出す。
【０１２５】
そして、カラム処理部１１３は、Ｄ期間に読み出された信号レベルと、Ｐ期間に読み出されたリセットレベルとの差分を取るＤＤＳ処理を行い、検出した信号レベルからノイズを除去する。
【０１２６】
なお、浮遊拡散領域２２５をリセットするとき、リセットトランジスタ２２６のスイッチング動作により、ランダムなｋＴＣノイズ（熱雑音）が発生する。このｋＴＣノイズは、信号レベルを読み出す前のリセットレベルを用いなければ正確に除去することができない。しかし、ここでは、信号レベルを読み出した後のリセットレベルが用いられるため、オフセット誤差などの固定のノイズは除去することはできるが、ｋＴＣノイズは除去することはできない。
【０１２７】
また、Ｓｉ−ＳｉＯ２の界面は結晶の欠陥が多く、暗電流が発生しやすい。従って、浮遊拡散領域２２５に電荷を保持する場合、画素信号を読み出す順番により電荷を保持する時間が異なり、各画素の信号レベルに暗電流が与える影響に差が生じる。この暗電流の影響の差による画素間のノイズの差も、このリセットレベルを用いたノイズ除去ではキャンセルすることができない。
【０１２８】
その後、選択パルスＳＥＬがオフされ、ｉ行目の単位画素２１１Ｃの読み出し期間が終了し、ｉ＋１行目の単位画素２１１Ｃの読み出し期間に遷移する。そして、全ての行の画素レベルの読み出しが終了した後、必要に応じて、図２０のタイミングチャートの先頭に遷移し、次のフレームの蓄積期間が開始される。
【０１２９】
このように、単位画素２１１Ｃでは、単位画素２１１Ａと比較して、ｋＴＣノイズや暗電流によるノイズが増加するが、フォトダイオード２２１の受光部の面積を大きくすることができる。その結果、受光感度が向上し、飽和電荷量が大きくなる。また、上述したスミアと同じ現象により発生するノイズの影響を低減することができる。従って、単位画素２１１Ｃは、例えば、各画素の面積が小さく、メモリ部の領域を確保することが困難な固体撮像装置に適用するのに好適である。
【０１３０】
なお、単位画素２１１Ｃにおいても、単位画素２１１Ｂと同様に、電荷排出ゲート２２９に対応する部分のみ、絶縁膜２３６を酸化膜のみにより構成するようにしてもよい。
【０１３１】
次に、図２１乃至図２４を参照して、単位画素２１１Ａ乃至２１１Ｃのように、電荷排出ゲート２２９のゲート電極を遮光膜２３７により代用することが可能な単位画素の構成例を、簡単にいくつか紹介する。
【０１３２】
＜４．第４の実施の形態＞
図２１は、単位画素の第４の実施の形態を示しており、図８と同様に、単位画素２１１Ｄの断面の構成例を示す図である。なお、図中、図８と対応する部分には、同じ符合を付してあり、第１の実施の形態と共通する部分については、その説明は繰返しになるので省略する。
【０１３３】
単位画素２１１Ｄは、ゲート電極２２２Ａの下で、かつ、フォトダイオード２２１とメモリ部２２３との境界部分に、Ｐ−の不純物拡散領域３０２を設けることによりオーバーフローパス３０１が形成されている点が、単位画素２１１Ａと異なる。
【０１３４】
オーバーフローパス３０１を形成するためには、不純物拡散領域３０２のポテンシャルを低くする必要がある。例えば、不純物拡散領域３０２に軽くＮ不純物をドープしてＰ不純物濃度を下げることで、Ｐ−の不純物拡散領域３０２を形成することができる。あるいはポテンシャルバリア形成の際に不純物拡散領域３０２にＰ不純物をドープする場合は、その濃度を下げることでＰ−の不純物拡散領域３０２を形成することができる。
【０１３５】
単位画素２１１Ｄでは、低照度での発生電荷を優先的にフォトダイオード２２１で蓄積する手段として、フォトダイオード２２１とメモリ部２２３との境界部分に形成されたオーバーフローパス３０１が用いられる。
【０１３６】
フォトダイオード２２１とメモリ部２２３との境界部分に、Ｐ−の不純物拡散領域３０２を設けることで境界部分のポテンシャルバリアが下がる。このポテンシャルバリアが下がった部分がオーバーフローパス３０１となる。そして、フォトダイオード２２１で発生し、オーバーフローパス３０１のポテンシャルバリアを超えた電荷は、自動的にメモリ部２２３に漏れて、蓄積される。換言すれば、オーバーフローパス３０１のポテンシャルバリア以下の発生電荷はフォトダイオード２２１に蓄積される。
【０１３７】
オーバーフローパス３０１は中間電荷転送部としての機能を持つ。すなわち、中間電荷転送部としてのオーバーフローパス３０１は、複数の単位画素の全てが同時に撮像動作を行う露光期間において、フォトダイオード２２１での光電変換によって発生し、オーバーフローパス３０１のポテンシャルで決まる所定電荷量を超える電荷を信号電荷としてメモリ部２２３へ転送する。
【０１３８】
なお、図２１の例では、Ｐ−の不純物拡散領域３０２を設けることによりオーバーフローパス３０１を形成した構成が示されている。しかし、Ｐ−の不純物拡散領域３０２を設ける代わりに、Ｎ−の不純物拡散領域３０２を設けることによりオーバーフローパス３０１を形成した構成とすることも可能である。
【０１３９】
＜５．第５の実施の形態＞
図２２は、単位画素の第５の実施の形態を示しており、図８と同様に、単位画素２１１Ｅの断面の構成例を示す図である。なお、図中、図８と対応する部分には、同じ符合を付してあり、第１の実施の形態と共通する部分については、その説明は繰返しになるので省略する。
【０１４０】
単位画素２１１Ｅは、図８の単位画素２１１Ａの構成に、浮遊拡散領域２２５と同様のメモリ部２２３が設けられた構成となっている。即ち、単位画素２１１Ｅでは、第１転送ゲート２２２のゲート電極２２２Ａがフォトダイオード２２１とメモリ部２２３の境界のＰ型ウェル層２３２の上部に設けられている。また、単位画素２１１Ｅでは、メモリ部２２３が浮遊拡散領域２２５と同様のＮ型層３１１によって形成される。
【０１４１】
＜６．第６の実施の形態＞
図２３は、単位画素の第６の実施の形態を示しており、図８と同様に、単位画素２１１Ｆの断面の構成例を示す図である。なお、図中、図８と対応する部分には、同じ符合を付してあり、第１の実施の形態と共通する部分については、その説明は繰返しになるので省略する。
【０１４２】
図８の単位画素２１１Ａでは、メモリ部２２３が埋め込みチャネル２３５によって形成された構成となっている。これに対して、図２３の単位画素２１１Ｆでは、メモリ部２２３を、埋め込み型のＮ型拡散領域３２２によって形成した構成が採用されている。
【０１４３】
メモリ部２２３をＮ型拡散領域３２２によって形成した場合であっても、埋め込みチャネル２３５によって形成した場合と同様の作用効果を得ることができる。具体的には、Ｐ型ウェル層２３２の内部にＮ型拡散領域３２２を形成し、基板表面側にＰ型層３２１を形成することで、Ｓｉ−ＳｉＯ２界面で発生する暗電流がメモリ部２２３のＮ型拡散領域３２２に蓄積されることを回避できるため、画質の向上に寄与できる。
【０１４４】
ここで、メモリ部２２３のＮ型拡散領域３２２の不純物濃度は、浮遊拡散領域２２５の不純物濃度よりも低くすることが好ましい。このような不純物濃度の設定により、第２転送ゲート２２４によるメモリ部２２３から浮遊拡散領域２２５への電荷の転送効率を高めることができる。
【０１４５】
なお、ここでは、メモリ部２２３を埋め込み型のＮ型拡散領域３２２によって形成する例を示したが、メモリ部２２３で発生する暗電流が増加することがあるものの、埋め込み型にしない構成としてもよい。
【０１４６】
＜７．第７の実施の形態＞
図２４は、単位画素の第７の実施の形態を示しており、図８と同様に、単位画素２１１Ｇの断面の構成例を示す図である。なお、図中、図８と対応する部分には、同じ符合を付してあり、第１の実施の形態と共通する部分については、その説明は繰返しになるので省略する。
【０１４７】
図８の単位画素２１１Ａでは、フォトダイオード２２１と浮遊拡散領域２２５の間に１つのメモリ部（ＭＥＭ）２２３が配置されていたが、図２４の単位画素２１１Ｇでは、さらにもう１つのメモリ部（ＭＥＭ２）３３２が配置されている。即ち、メモリ部が２段構成となっている。また、第３転送ゲート３３１のゲート電極３３１Ａのメモリ部３３２側の上部には、配線用のコンタクト３３４が接続されている。
【０１４８】
第３転送ゲート３３１は、コンタクト３３４を介して、ポリシリコンからなるゲート電極３３１Ａに転送パルスＴＲＸ２が印加されることにより、メモリ部２２３に蓄積された電荷を転送する。メモリ部３３２は、ゲート電極３３１Ａの下に形成されたＮ型の埋め込みチャネル３３３によって形成され、第３転送ゲート３３１によりメモリ部２２３から転送された電荷を蓄積する。メモリ部３３２が埋め込みチャネル３３３によって形成されていることで、Ｓｉ−ＳｉＯ２界面での暗電流の発生を抑えることができるため画質の向上に寄与できる。
【０１４９】
メモリ部３３２は、メモリ部２２３と同様の構成とされているので、メモリ部２２３と同様、変調を掛けた場合のメモリ部３３２の飽和電荷量を、変調を掛けない場合よりも増やすことができる。
【０１５０】
単位画素２１１Ｇにおけるグローバル露光動作では、フォトダイオード２２１から転送された電荷を、メモリ部２２３またはメモリ部３３２で保持することができる。従って、例えば、露光期間の異なる電荷をそれぞれ異なるメモリ部に保持させることができる。
【０１５１】
なお、単位画素２１１Ｄ乃至２１１Ｇにおいても、単位画素２１１Ｂと同様に、電荷排出ゲート２２９に対応する部分のみ、絶縁膜２３６を酸化膜のみにより構成するようにしてもよい。
【０１５２】
＜８．第８の実施の形態＞
なお、以上の説明では、電荷排出ゲート２２９のゲート電極を遮光膜２３７により代用する例を示したが、例えば、第１転送ゲート２２２のゲート電極２２２Ａを遮光膜２３７により代用するようにすることも可能である。
【０１５３】
図２５乃至図３０は、第１転送ゲートのゲート電極を遮光膜２３７により代用するようにした実施の形態を示している。なお、第８の実施の形態は、第１の実施の形態と比較して、単位画素の構成が異なり、ＣＭＯＳイメージセンサ１００の構成は、第１の実施の形態と同様である。以下、第１の実施の形態と共通する部分については、その説明は繰返しになるので省略する。
【０１５４】
［単位画素２１１Ｈの構成例］
図２５は、図２８に示されるＡ−Ａ’方向の単位画素２１１Ｈの断面の構成例を示している。図２６および図２７は、単位画素２１１Ｈの構成例を示す平面図である。ただし、図２６は、遮光膜２３７を除いた構成を示し、図２７は遮光膜２３７を含めた構成を示している。なお、図２６および図２７では、図を分かりやすくするために、絶縁膜２３６の図示は省略している。また、図２８は、図２７にＡ−Ａ’の経路を追加した図である。なお、図中、図８乃至図１１と対応する部分には、同じ符合を付してある。
【０１５５】
図２５の単位画素２１１Ｈは、図８の単位画素２１１Ａと以下の点が異なる。まず、ゲート電極２２２Ａを含む第１転送ゲート２２２およびコンタクト２３８が設けられておらず、代わりに第１転送ゲート４０１が設けられている。第１転送ゲート４０１は、単位画素２１１Ａの電荷排出ゲート２２９と同様に、遮光膜２３７に転送パルスＴＲＸが印加されることにより、フォトダイオード２２１に蓄積されている電荷を転送する。すなわち、第１転送ゲート４０１では、遮光膜２３７がゲート電極の役割を果たす。具体的には、遮光膜２３７に正の電圧の転送パルスＴＲＸが印加されると、フォトダイオード２２１とメモリ部２２３の間のポテンシャルバリア（電位障壁）の電位が高くなり、ポテンシャルバリアの高さが低くなる。また、メモリ部２２３の電位も高くなる。これにより、フォトダイオード２２１とメモリ部２２３の間にオーバーフローパスが形成され、フォトダイオード２２１に蓄積されている電荷が、電位が高くなったメモリ部２２３に転送される。
【０１５６】
また、図１４の単位画素２１１Ｂと同様に、第１転送ゲート４０１およびメモリ部２２３に対応する部分のみ、絶縁膜２３６の第２層の窒化膜が除去され、酸化膜のみになっている。これにより、第１転送ゲート４０１のポテンシャルバリア、および、メモリ部２２３の電位の制御が容易になる。
【０１５７】
さらに、フォトダイオード２２１と電荷排出部２３０の間に、ゲート電極４０１Ａと絶縁膜４０１Ｂを含む第１転送ゲート４０１が設けられ、ゲート電極４０１Ａの上部にコンタクト４０３が接続されている。
【０１５８】
［単位画素２１１Ｈに対する駆動信号線の構成例］
図２９は、画素アレイ部１１１における単位画素２１１Ｈの配列を示す模式図である。なお、図２９では、図を分かりやすくするために、各部の符号の記載を省略している。
【０１５９】
画素アレイ部１１１において、単位画素２１１Ｈは、縦方向（列方向）と横方向（行方向）の２次元に配列されている。また、図示は省略しているが、第２転送ゲート２２４のゲート電極２２４Ａ用の駆動信号線ＴＲＧ、リセットトランジスタ２２６のゲート電極２２６Ａ用の駆動信号線ＲＳＴ、選択トランジスタ２２８のゲート電極２２８Ａ用の駆動信号線ＳＥＬ、電荷排出ゲート４０２のゲート電極４０２Ａ用の駆動信号線ＡＢＧの４本の駆動信号線が各行毎に設けられている。
【０１６０】
このように、単位画素２１１Ｈを配列した画素アレイ部１１１では、図５の単位画素１１を配列した画素アレイ部と比較して、第１転送ゲートのゲート電極用の駆動信号線ＴＲＸを削除することができる。これにより、駆動信号線の配線のレイアウトの自由度が向上する。また、フォトダイオード２２１の受光部に対する開口面積を大きくすることができ、各画素の全体的な受光感度が向上し、特に、入射光の入射角が大きくなる画角の端部付近の画素の受光感度が向上する。また、駆動信号線による入射光のケラレが減少し、さらに受光感度が向上する。
【０１６１】
さらに、第１転送ゲートのゲート電極用のコンタクトに対する遮光膜２３７の開口を、設ける必要がなくなり、遮光膜２３７の遮光特性が向上する。これにより、遮光膜２３７の開口から入射する迷い光の入射量が減少し、迷い光により発生するノイズが減少し、Ｓ／Ｎ比が向上する。
【０１６２】
なお、遮光膜２３７は、例えば、画素アレイ部１１１の外側の外周部分で、垂直駆動部１１２から延伸する配線と接続される。そして、第１転送ゲート４０１を駆動するための転送パルスＴＲＸが、その配線を介して、垂直駆動部１１２から遮光膜２３７に印加される。
【０１６３】
［単位画素２１１Ｈの駆動方法］
次に、図３０を参照して、ＣＭＯＳイメージセンサ１００の単位画素２１１Ｈの駆動方法について説明する。なお、図３０は、画素アレイ部１１１のｉ行目およびｉ＋１行目の単位画素２１１Ｈの選択パルスＳＥＬ、制御パルスＡＢＧ、転送パルスＴＲＧ、およびリセットパルスＲＳＴ、並びに、転送パルスＴＲＸの、１フレーム期間におけるタイミングチャートを示している。
【０１６４】
まず、転送パルスＴＲＸがオンされるとともに、全画素同時に転送パルスＴＲＧおよびリセットパルスＲＳＴがオンされる。これにより、全画素同時に、第１転送ゲート４０１および第２転送ゲート２２４がオンするとともに、浮遊拡散領域２２５がリセットされる。その結果、フォトダイオード２２１、メモリ部２２３、浮遊拡散領域２２５の電荷が排出される。その後、まず転送パルスＴＲＸがオフされ、全画素同時に第１転送ゲート４０１がオフした後、全画素同時に、転送パルスＴＲＧおよびリセットパルスＲＳＴがオフされ、第２転送ゲート２２４がオフする。ここで、全画素同時に露光が開始され、フォトダイオード２２１への電荷の蓄積が開始される。すなわち、信号電荷の蓄積期間が開始される。
【０１６５】
次に、所定の時間が経過した後、転送パルスＴＲＸがオンされ、全画素同時に第１転送ゲート４０１がオンし、フォトダイオード２２１に蓄積されている電荷がメモリ部２２３に転送される。その後、転送パルスＴＲＸがオフされ、全画素同時に第１転送ゲート４０１がオフし、全画素同時に露光が終了する。
【０１６６】
次に、全画素同時に、制御パルスＡＢＧがオンされ、電荷排出ゲート２２９がオンし、フォトダイオード２２１から電荷排出部２３０へのオーバーフローパスが形成される。
【０１６７】
なお、読み出し期間の処理は、図１３を参照して上述した単位画素２１１Ａの読み出し期間の処理と同様であり、その説明は繰返しになるので省略する。
【０１６８】
［単位画素２１１Ｈの変形例］
なお、上述したように、画素アレイ部１１１の外周部からのみ転送パルスＴＲＸを印加するようにした場合、転送パルスＴＲＸの立ち上がりまたは立ち下がりが、画素アレイ部１１１の外周部に近い単位画素２１１Ｈほど速く、中央部に近い単位画素２１１Ｈほど遅くなる場合がある。すなわち、単位画素２１１Ｈの位置により転送パルスＴＲＸがオンまたはオフされるタイミングにズレが生じ、その結果、第１転送ゲート４０１のオンまたはオフの制御にズレが生じる場合がある。このズレが大きくなると、撮影した画像内でシェーディングが発生する。
【０１６９】
ここで、図３１および図３２を参照して、その対策例について説明する。
【０１７０】
図３１は、図２５と同様に、図２８に示されるＡ−Ａ’方向の単位画素２１１Ｈの断面の構成例を示している。
【０１７１】
図３１と図２５を比較すると、図３１において、メモリ部２２３の右上方の遮光膜２３７の上部にコンタクト４１１が接続されている点が異なり、それ以外は同様である。
【０１７２】
図３２は、図３１の単位画素２１１Ｈの画素アレイ部１１１における配列を示す模式図である。なお、図３２では、図を分かりやすくするために、コンタクト４１１以外の各部の符号の記載を省略している。
【０１７３】
図３２と図２９を比較すると、図３２では、駆動信号線ＴＲＸが行毎に設けられるとともに、駆動信号線ＴＲＸが、コンタクト４１１を介して、遮光膜２３７にシャント接続されている。これにより、画素アレイ部１１１内の各画素において遮光膜２３７と垂直駆動部１１２が接続される。その結果、転送パルスＴＲＸに対するＣＲ時定数を下げることができ、画素間の第１転送ゲート４０１のオンまたはオフのズレを小さくすることができる。
【０１７４】
なお、この場合、駆動信号線の本数は従来の図５の場合と変わらないが、遮光膜２３７に設ける開口の数を削減することができ、遮光膜２３７の遮光特性が向上する。
【０１７５】
＜９.変形例＞
以上の説明では、本発明を、電荷排出ゲートおよび第１転送ゲートに適用する例を示したが、他の電荷を転送するためのゲートまたはトランジスタに適用することも可能である。ただし、例えば、リセットトランジスタ２２６、選択トランジスタ２２８など、行毎に駆動されるゲートまたはトランジスタに適用する場合、遮光膜を行毎に分離する必要が生じるため、行毎に遮光膜に隙間が生じ、遮光特性が低下する。従って、上述した電荷排出ゲートおよび第１転送ゲートの他、図１５の第２転送ゲート２２４、図２４の第３転送ゲート３３１など、全画素同時に駆動するゲートまたはトランジスタに適用するのが望ましい。
【０１７６】
なお、電荷排出ゲートは、他のゲートやトランジスタと比較して、高いゲート特性が求められていない。例えば、フォトダイオードと電荷排出部の間にオーバーフローパスを形成することができれば、制御パルスＡＢＧのオンまたはオフのタイミングや制御パルスＡＢＧの電圧が画素間でばらついても、それほど問題にならない。従って、本発明は電荷排出ゲートに適用するのが最も好適であると考えられる。
【０１７７】
また、図３２の駆動信号線の接続方法は、本発明を他のゲートまたはトランジスタに適用する場合にも採用することができる。例えば、第１の実施の形態において、制御パルスＡＢＧを供給するための駆動信号線を、図３２に示されるような構成にしてもよい。
【０１７８】
さらに、図３２の駆動信号線の接続方法を用いる場合、必ずしも各単位画素に駆動信号線を接続するためのコンタクトを設ける必要はなく、必要なパルス特性を満足できる程度にコンタクトを配置するようにしてもよい。
【０１７９】
また、遮光膜２３７には、上述したタングステン以外のものを採用することも可能である。ただし、できるだけ電気抵抗が低く、遮光性能および加工性に優れたものを採用するのが望ましい。
【０１８０】
なお、本発明の実施の形態での全画素とは、画像に現れる部分の画素の全てということであり、ダミー画素などは除外される。また、本発明の実施の形態においては、時間差や画像の歪みが問題にならない程度に十分小さければ、全画素同時の動作の代わりに複数行（例えば、数十行）ずつ高速に走査するようにすることも可能である。さらに、本発明の実施の形態においては、画像に現れる全画素に限らず、所定の複数行に対してグローバルシャッタ動作を適用するようにすることも可能である。
【０１８１】
また、以上に示した単位画素１３１におけるデバイス構造の導電型は一例に過ぎず、Ｎ型、Ｐ型が逆でも構わないし、また、基板１５２の導電型についてもＮ型、Ｐ型のどちらでも構わない。
【０１８２】
さらに、本発明は、固体撮像装置への適用に限られるものではない。即ち、本発明は、デジタルスチルカメラやビデオカメラ等の撮像装置や、撮像機能を有する携帯端末装置や、画像読取部に固体撮像装置を用いる複写機など、画像取込部（光電変換部）に固体撮像装置を用いる電子機器全般に対して適用可能である。固体撮像装置は、ワンチップとして形成された形態であってもよいし、撮像部と信号処理部または光学系とがまとめてパッケージングされた撮像機能を有するモジュール状の形態であってもよい。
【０１８３】
［本発明を適用した電子機器の構成例］
図３３は、本発明を適用した電子機器としての、撮像装置の構成例を示すブロック図である。
【０１８４】
図３３の撮像装置６００は、レンズ群などからなる光学部６０１、上述した単位画素２１１の各構成が採用される固体撮像素子（撮像デバイス）６０２、およびカメラ信号処理回路であるＤＳＰ(Digital Signal Processor)回路６０３を備える。また、撮像装置６００は、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７、および電源部６０８も備える。ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６、操作部６０７および電源部６０８は、バスライン６０９を介して相互に接続されている。
【０１８５】
光学部６０１は、被写体からの入射光（像光）を取り込んで固体撮像素子６０２の撮像面上に結像する。固体撮像素子６０２は、光学部６０１によって撮像面上に結像された入射光の光量を画素単位で電気信号に変換して画素信号として出力する。この固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００等の固体撮像素子、即ちグローバル露光によって歪みのない撮像を実現できる固体撮像素子を用いることができる。
【０１８６】
表示部６０５は、例えば、液晶パネルや有機ＥＬ(electro luminescence)パネル等のパネル型表示装置からなり、固体撮像素子６０２で撮像された動画または静止画を表示する。記録部６０６は、固体撮像素子６０２で撮像された動画または静止画を、ビデオテープやＤＶＤ(Digital Versatile Disk)等の記録媒体に記録する。
【０１８７】
操作部６０７は、ユーザによる操作の下に、撮像装置６００が持つ様々な機能について操作指令を発する。電源部６０８は、ＤＳＰ回路６０３、フレームメモリ６０４、表示部６０５、記録部６０６および操作部６０７の動作電源となる各種の電源を、これら供給対象に対して適宜供給する。
【０１８８】
上述したように、固体撮像素子６０２として、上述した実施の形態に係るＣＭＯＳイメージセンサ１００を用いることで、画素トランジスタの閾値バラツキに起因するノイズを低減し、高いＳ／Ｎを確保することができる。従って、ビデオカメラやデジタルスチルカメラ、さらには携帯電話機等のモバイル機器向けカメラモジュールなどの撮像装置６００においても、撮像画像の高画質化を図ることができる。
【０１８９】
また、上述した実施形態においては、可視光の光量に応じた信号電荷を物理量として検知する単位画素が行列状に配置されてなるＣＭＯＳイメージセンサに適用した場合を例に挙げて説明した。しかしながら、本発明はＣＭＯＳイメージセンサへの適用に限られるものではなく、画素アレイ部の画素列ごとにカラム処理部を配置してなるカラム方式の固体撮像素子全般に対して適用可能である。
【０１９０】
また、本発明は、可視光の入射光量の分布を検知して画像として撮像する固体撮像素子への適用に限らず、赤外線やＸ線、あるいは粒子等の入射量の分布を画像として撮像する固体撮像素子や、広義の意味として、圧力や静電容量など、他の物理量の分布を検知して画像として撮像する指紋検出センサ等の固体撮像素子（物理量分布検知装置）全般に対して適用可能である。
【０１９１】
本発明の実施の形態は、上述した実施の形態に限定されるものではなく、本発明の要旨を逸脱しない範囲において種々の変更が可能である。
【符号の説明】
【０１９２】
１００  ＣＭＯＳイメージセンサ，  １１１  画素アレイ部，  １１２  垂直駆動部，  １１３  カラム処理部，  １１４  水平駆動部，  １１５  システム制御部，  １１８  信号処理部，  ２１１Ａ乃至２１１Ｈ  単位画素，  ２２１  フォトダイオード，  ２２２  第１転送ゲート，  ２２２Ａ  ゲート電極，  ２２３  メモリ部，  ２２４  第２転送ゲート，  ２２４Ａ  ゲート電極，  ２２５  浮遊拡散領域，  ２２９  電荷排出ゲート，  ２３０  電荷排出部，  ２３６  絶縁膜，  ２３７  遮光膜，  ２３８乃至２４０，２４２乃至２４７  コンタクト，  ３３１  第３転送ゲート，  ３３１Ａ  ゲート電極，  ３３２  メモリ部，  ３３４  コンタクト，  ４０１  第１転送ゲート，  ４０２  電荷排出ゲート，  ４０２Ａ  ゲート電極，  ４０３  コンタクト，  ４１１  コンタクト
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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