(57)【特許請求の範囲】
【請求項１】
第１の半導体からなる半導体基板上に絶縁膜を介して貼り合わせられ、選択的に形成された第２の半導体からなる第２の半導体層に一導電型のＭＩＳ電界効果トランジスタが設けられ、前記第２の半導体層が設けられていない箇所の前記半導体基板上に一部に空孔を有する前記絶縁膜を介して、前記半導体基板より選択的にエピタキシャル成長して設けられた、少なくとも前記第１の半導体を含む第１の半導体層に反対導電型のＭＩＳ電界効果トランジスタが設けられていることを特徴とする半導体装置。
【請求項２】
前記第１の半導体層は、前記空孔直上の概略チャネル領域が設けられている半導体層部と、前記絶縁膜直上の概略ソースドレイン領域が設けられている半導体層部からなり、前記概略チャネル領域が設けられている半導体層部の格子定数が、前記概略ソースドレイン領域が設けられている半導体層部の格子定数より小さいことを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体はシリコンであり、前記第２の半導体はゲルマニウムであることを特徴とする請求項１に記載の半導体装置。
【請求項４】
第１の半導体からなる第１の半導体基板上に絶縁膜を介して第２の半導体からなる第２の半導体基板を貼り合わせ、薄膜化し、選択的に島状に分離することにより前記第２の半導体からなる第２の半導体層を形成する工程と、前記第２の半導体層が設けられていない箇所の前記絶縁膜を選択的に除去し、露出した前記第１の半導体基板から縦（垂直）方向エピタキシャル半導体層を形成する工程と、前記縦（垂直）方向エピタキシャル半導体層の側面の一部を露出し、前記絶縁膜上に選択的に横（水平）方向エピタキシャル半導体層を形成する工程と、前記縦（垂直）方向エピタキシャル半導体層を除去し、形成された開孔部に埋め込み絶縁膜を形成することにより前記横（水平）方向エピタキシャル半導体層が島状に絶縁分離された第１の半導体層を形成する工程と、前記第１及び第２の半導体層上に層間絶縁膜を形成して後、選択的に前記層間絶縁膜、直下の前記第１の半導体層の一部及び直下の前記絶縁膜の一部を除去する工程と、前記第１の半導体層の露出した側面間に横（水平）方向エピタキシャル半導体層を成長し、除去された前記第１の半導体層を修復し、直下に空孔を形成する工程と、を含み、一部に空孔を有する前記絶縁膜上に前記第１の半導体層を形成し、前記絶縁膜上に前記第２の半導体層を形成したことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（本発明においては、広義の  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  を意味し、狭義の  Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  を意味しない）構造の半導体集積回路に係り、特に半導体基板(バルクウエハー)に、容易な製造プロセスにより、電子及び正孔の移動度を増加させたＮチャネル及びＰチャネルのＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図３１は従来の半導体装置の模式側断面図で、ＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法を使用して形成した歪みＳＯＩ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路の一部を示しており、６１はp型のＳｉ基板、６２はｐ型のＳｉＧｅ層、６３はｎ型のＳｉＧｅ層、６４は埋め込みシリコン酸化膜（ＳｉＯ２）、６５は素子分離領域（ＳｉＯ２）、６６はｐ型の歪みＳｉ層、６７はｎ型の歪みＳｉ層、６８はｎ＋型ソース領域、６９はｎ型ソース領域、７０ｎ型ドレイン領域、７１ｎ＋型ドレイン領域、７２ｐ＋型ドレイン領域、７３ｐ＋型ソース領域、７４はゲート酸化膜、７５はゲート電極、７６はサイドウォール、７７はＰＳＧ膜、７８は絶縁膜、７９はバリアメタル、８０は導電プラグ、８１は層間絶縁膜、８２はバリアメタル、８３はＣｕ配線、８４はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板６１上に積層されたｐ型のＳｉＧｅ層６２中に酸素イオンを注入して高温の熱処理により形成された埋め込み酸化膜６４（ＳＩＭＯＸ法）を介して、素子分離領域（ＳｉＯ２）６５により島状に絶縁分離されたｐ型のＳｉＧｅ層６２上のｐ型の歪みＳｉ層６６からなるｐ型の歪みＳＯＩ基板及びｎ型化されたＳｉＧｅ層６３上のｎ型の歪みＳｉ層６７からなるｎ型の歪みＳＯＩ基板が形成され、ｐ型の歪みＳＯＩ基板にはゲート電極７５にセルフアライン形成されたｎ型ソースドレイン領域（６９、７０）、サイドウォール７６にセルフアライン形成されたｎ＋型ソースドレイン領域（６８、７１）からなるＮチャネルのＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造のＭＩＳ電界効果トランジスタが形成され、ｎ型の歪みＳＯＩ基板にはゲート電極７５にセルフアライン形成されたサイドウォール７６にセルフアライン形成されたｐ＋型ソースドレイン領域（７２、７３）からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。さらにｎ＋型ソースドレイン領域（６８、７１）及びｐ＋型ソースドレイン領域（７２、７３）には、それぞれバリアメタル７９及び導電ブラグ８０を介して、バリアメタル８２を有するＣｕ配線８３が接続され、所望の電圧が印加されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減、歪みＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなるＣＭＯＳに比較し、高速化、低電力化及び高集積化が可能となる。
またＳｉＧｅ層上に歪みＳｉ層を積層した歪みＳＯＩ基板にＭＩＳ電界効果トランジスタを形成できるため、格子定数の大きなＳｉＧｅ層による引っ張り応力によりＳｉ層に歪みを形成できるため、移動度を増すことができ、高速化が可能となる。
しかしＮチャネルのＭＩＳ電界効果トランジスタ及びＰチャネルのＭＩＳ電界効果トランジスタともＳｉＧｅ層上に歪みＳｉ層を積層した歪みＳＯＩ基板に形成しているため、電子及び正孔の移動度の向上が達成でき、高速にはなるが、元来、電子及び正孔の移動度には４倍程度の差があるため、スイッチングスピードのオン／オフ特注のバランスが悪いという欠点があり、改善策として、ＰチャネルのＭＩＳ電界効果トランジスタのチャネル幅を広げなければならず高集積化に難があった。
またＮチャネルのＭＩＳ電界効果トランジスタ及びＰチャネルのＭＩＳ電界効果トランジスタとも歪みＳｉ層を形成しているが、ＰチャネルＭＩＳ電界効果トランジスタの正孔の移動度を増すＳｉ層の面方位ではＮチャネルＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうという欠点もあった。
またＳＯＩ構造をつくる手段として、ＳＩＭＯＸ法を使用しているため、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性の問題、高ドーズ量の酸素をイオン注入しても厚い埋め込み酸化膜が得られず下層領域との容量の低減が難しいという問題等の欠点もあった。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
【先行技術文献】
【非特許文献】
【０００３】
【非特許文献１】応用物理  第７２巻  第９号  （２００３）１１３０〜１１３５
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明が解決しょうとする課題は、従来例に示されるように、
（１）ＳＩＭＯＸ法によりＳＯＩ構造を形成するため、かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと。
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと。
（３）歪みＳｉ層においては電子と正孔の移動度を増す面方位が異なり、ＰチャネルＭＩＳ電界効果トランジスタの正孔の移動度を増す面方位ではＮチャネルＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうこと。
（４）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの散乱等により移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと。
等の問題が顕著になりつつあり、現状技術により微細な歪みＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化、高性能化及び高信頼性が困難になってきたことである。
【課題を解決するための手段】
【０００５】
上記課題は、第１の半導体（Ｓｉ）からなる半導体基板（Ｓｉ）上に絶縁膜を介して貼り合わせられ、選択的に形成された第２の半導体（Ｇｅ）からなる第２の半導体層（Ｇｅ）に一導電型（Ｐチャネル）のＭＩＳ電界効果トランジスタが設けられ、前記第２の半導体層が設けられていない箇所の前記半導体基板上に一部に空孔を有する前記絶縁膜を介して、前記半導体基板より選択的にエピタキシャル成長して設けられた第１の半導体層（歪みＳｉ層を左右から挟んだＳｉＧｅ層からなる半導体層）に反対導電型（Ｎチャネル）のＭＩＳ電界効果トランジスタが設けられている本発明の半導体装置によって解決される。
【発明の効果】
【０００６】
以上説明のように本発明によれば、単結晶Ｇｅ基板を貼り合わせたＳｉ基板を使用して、容易なプロセスにより、Ｓｉ基板上に絶縁膜を介して、２つの異なる半導体層（単結晶Ｇｅ層及び単結晶歪みＳｉ層を左右から挟んだＳｉＧe層）を形成でき、この２つの半導体層にそれぞれＰチャネルＭＩＳ電界効果トランジスタあるいはＮチャネルＭＩＳ電界効果トランジスタを形成することが可能で、完全空乏型のＳＯＩ構造のＭＩＳ電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、貼り合わせＧｅ層（第２の半導体層）及び歪みＳｉ層を左右から挟んだＳｉＧe層（第１の半導体層）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
またＰチャネルのＭＩＳ電界効果トランジスタにおいては、貼り合わせた単結晶のＧｅ層にチャネル領域を形成でき、ＮチャネルのＭＩＳ電界効果トランジスタにおいては、下地の絶縁膜のない空孔直上の結晶性が良好な単結晶歪みＳｉ層にのみチャネル領域を形成できるため、安定した特性を持つＢＯＳＤＯＬＥＳＯＩ構造（呼称の詳細は後述）に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を形成することが可能である。
また正孔の移動度を大幅に向上できるＧｅ層（Ｓｉ層に形成する場合の５倍程度）にＰチャネルのＭＩＳ電界効果トランジスタを形成でき、電子の移動度を高められる歪みＳｉ層を挟んだＳｉＧe層にＮチャネルのＭＩＳ電界効果トランジスタを形成できるため、他方のＭＩＳ電界効果トランジスタの特性に影響されない、極めてバランスの良い高速なＣＭＯＳを得ることが可能である。
またＮチャネルのＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のＳＯＩ構造に比較し、大幅に低減することが可能である。
またＮチャネルのＭＩＳ電界効果トランジスタを形成した歪みＳｉ層直下に放熱用の空孔を設けることにより、ＮチャネルのＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＣＭＯＳ型の半導体集積回路を得ることができる。
本発明者は当該技術を絶縁膜上の貼り合わせ及び２段階横（水平）方向エピタキシャル半導体層（Ｂｏｎｄｉｎｇ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ａｎｄ  Ｄｏｕｂｌｅ  Ｌａｔｅｒａｌ  Ｅｐｉｔａｘｉａｌ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造と命名し、以後この技術をＢＯＳＤＯＬＥＳＯＩ（ボスドールソイ）と略称する。
【図面の簡単な説明】
【０００７】
【図１】本発明の半導体装置における第１の実施例の模式側断面図
【図２】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図３】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１２】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１３】本発明の半導体装置における第２の実施例の模式側断面図
【図１４】本発明の半導体装置における第３の実施例の模式側断面図
【図１５】本発明の半導体装置における第４の実施例の模式側断面図
【図１６】本発明の半導体装置における第５の実施例の模式側断面図
【図１７】本発明の半導体装置における第６の実施例の模式側断面図
【図１８】本発明の半導体装置における第６の実施例の製造方法の工程断面図
【図１９】本発明の半導体装置における第６の実施例の製造方法の工程断面図
【図２０】本発明の半導体装置における第６の実施例の製造方法の工程断面図
【図２１】本発明の半導体装置における第６の実施例の製造方法の工程断面図
【図２２】本発明の半導体装置における第６の実施例の製造方法の工程断面図
【図２３】本発明の半導体装置における第６の実施例の製造方法の工程断面図
【図２４】本発明の半導体装置における第６の実施例の製造方法の工程断面図
【図２５】本発明の半導体装置における第６の実施例の製造方法の工程断面図
【図２６】本発明の半導体装置における第６の実施例の製造方法の工程断面図
【図２７】本発明の半導体装置における第６の実施例の製造方法の工程断面図
【図２８】本発明の半導体装置における第６の実施例の製造方法の工程断面図
【図２９】本発明の半導体装置における第６の実施例の製造方法の工程断面図
【図３０】本発明の半導体装置における第７の実施例の模式側断面図
【図３１】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【０００８】
シリコン（Ｓｉ）基板上にシリコン窒化膜及びシリコン酸化膜を介して貼り合わせられ、薄膜化され、島状に絶縁分離されたＧｅ層（第２の半導体層）が設けられ、このＧｅ層上にゲート絶縁膜を介してゲート電極が設けられ、ゲート電極の側壁にサイドウォールが設けられ、Ｇｅ層にはサイドウォールに自己整合してｐ＋型のソースドレイン領域が設けられたＰチャネルのＭＩＳ電界効果トランジスタを形成し、一方、Ｓｉ基板上にシリコン窒化膜及び一部に空孔を有するシリコン酸化膜を介して、空孔直上の歪みＳｉ層を挟み、左右にＳｉＧｅ層を有する構造からなるエピタキシャル半導体層（第１の半導体層）が島状に絶縁分離されて設けられ、歪みＳｉ層直上にゲート絶縁膜を介してゲート電極が設けられ、ゲート電極の側壁にサイドウォールが設けられ、ＳｉＧｅ層にはゲート電極に自己整合してｎ型ソースドレイン領域及びサイドウォールに自己整合してｎ＋型ソースドレイン領域がそれぞれ設けられ、歪みＳｉ層には概略チャネル領域が形成されたＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタを形成した高移動度を有するＣＭＯＳ型の半導体集積回路を形成したものである。
【実施例１】
【０００９】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１２は本発明の半導体装置における第１の実施例で、図１は模式側断面図、図２〜図１２は製造方法の工程断面図である。
図１はシリコン（Ｓｉ）基板を使用し、ＢＯＳＤＯＬＥＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は５０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、３は２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、４は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、５は空孔、６は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャルＳｉＧｅ層、７は１０１７ｃｍ−３程度のｐ型の横（水平）方向エピタキシャル歪みＳｉ層、８は１０１７ｃｍ−３程度のｎ型の貼り合わせＧｅ層、９は埋め込みシリコン酸化膜（ＳｉＯ２）、１０は１０２０ｃｍ−３程度のｎ＋型ソース領域、１１は５×１０１７ｃｍ−３程度のｎ型ソース領域、１２は５×１０１７ｃｍ−３程度のｎ型ドレイン領域、１３は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、１４は１０２０ｃｍ−３程度のｐ＋型ドレイン領域、１５は１０２０ｃｍ−３程度のｐ＋型ソース領域、１６は５ｎｍ程度のゲート酸化膜（ＨｆＯ２）、１７は長さ３５ｎｍ程度、厚さ１００ｎｍ程度のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、１８は２５ｎｍ程度のサイドウォール（ＳｉＯ２）、１９は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、２０は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、２１は１０ｎｍ程度のバリアメタル（ＴｉＮ）、２２は導電プラグ（Ｗ）、２３は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、２４は１０ｎｍ程度のバリアメタル（ＴａＮ）、２５は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２６は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
同図においては、ｐ型のシリコン基板１の左半分には、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、一部に空孔５を有するシリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、空孔５直上のｐ型の歪みＳｉ層７を挟み、左右にｐ型のＳｉＧｅ層６を有する構造からなる半導体層（横（水平）方向のエピタキシャル成長で形成した第１の半導体層）が島状に絶縁分離されて設けられている。ｐ型の歪みＳｉ層７の直上にはゲート酸化膜（ＨｆＯ２）１６を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１７が設けられ、ゲート電極１７の側壁にはサイドウォール１８が設けられ、ｐ型のＳｉＧｅ層６には、概略ｎ型ソースドレイン領域（１１、１２）及びｎ＋型ソースドレイン領域（１０、１３）が設けられ、ｐ型の歪みＳｉ層７には、概略チャネル領域が設けられており（実際にはｎ型ソースドレイン領域（１１、１２）が若干横方向拡散されているが、少なくとも空孔５の直上部のｐ型の歪みＳｉ層７は下層のシリコン酸化膜の影響のない単結晶シリコン層になっている。）、ｎ＋型ソースドレイン領域（１０、１３）には、それぞれバリアメタル（ＴｉＮ）２１を有する導電プラグ（Ｗ）２２を介してバリアメタル（ＴａＮ）２４を有するＣｕ配線２５が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方、ｐ型のシリコン基板１の右半分には、ｐ型のシリコン基板１上にシリコン窒化膜（Ｓｉ３Ｎ４）２が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）２上には、シリコン酸化膜（ＳｉＯ２）３が設けられ、シリコン酸化膜（ＳｉＯ２）３上には、貼り合わせられ、島状に絶縁分離されたｎ型のＧｅ層８（第２の半導体層）が設けられている。ｎ型のＧｅ層８の一部上にはゲート酸化膜（ＨｆＯ２）１６を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１７が設けられ、ゲート電極１７の側壁にはサイドウォール１８が設けられ、ｎ型のＧｅ層８にはサイドウォール１８に自己整合してｐ＋型ソースドレイン領域（１４、１５）が設けられ、ｐ＋型ソースドレイン領域（１４、１５）には、それぞれバリアメタル（ＴｉＮ）２１を有する導電プラグ（Ｗ）２２を介してバリアメタル（ＴａＮ）２４を有するＣｕ配線２５が接続されているＰチャネルのＭＩＳ電界効果トランジスタが形成されている。（ゲート電極１７にもＣｕ配線２５が接続されているが、図１では省略されている。）
したがって、単結晶Ｇｅ基板を貼り合わせたＳｉ基板を使用して、容易なプロセス（製造方法は別途詳述する）により、Ｓｉ基板上に絶縁膜を介して、２つの異なる半導体層（単結晶Ｇｅ層及び単結晶歪みＳｉ層を挟んだＳｉＧe層）を形成でき、この２つの半導体層にそれぞれＰチャネルＭＩＳ電界効果トランジスタあるいはＮチャネルＭＩＳ電界効果トランジスタを形成することが可能で、完全空乏型のＳＯＩ構造のＭＩＳ電界効果トランジスタに特有な特性、即ちソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、貼り合わせＧｅ層（第２の半導体層）及び歪みＳｉ層を挟んだＳｉＧe層（第１の半導体層）の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
またＰチャネルのＭＩＳ電界効果トランジスタにおいては、貼り合わせた単結晶のＧｅ層にチャネル領域を形成でき、ＮチャネルのＭＩＳ電界効果トランジスタにおいては、下地の絶縁膜のない空孔直上の結晶性が良好な単結晶歪みＳｉ層にのみチャネル領域を形成できるため、安定した特性を持つＢＯＳＤＯＬＥＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を形成することが可能である。
また正孔の移動度を大幅に向上できるＧｅ層（Ｓｉ層に形成する場合の５倍程度）にＰチャネルのＭＩＳ電界効果トランジスタを形成でき、電子の移動度を高められる歪みＳｉ層を挟んだＳｉＧe層にＮチャネルのＭＩＳ電界効果トランジスタを形成できるため、他方のＭＩＳ電界効果トランジスタの特性に影響されない、極めてバランスの良い高速なＣＭＯＳを得ることが可能である。
またＮチャネルのＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を、空孔を設けることにより、通常のシリコン酸化膜のＳＯＩ構造に比較し、大幅に低減することが可能である。
またＮチャネルのＭＩＳ電界効果トランジスタを形成した歪みＳｉ層直下に放熱用の空孔を設けることにより、ＮチャネルのＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＣＭＯＳ型の半導体集積回路を得ることができる。
【００１０】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図１２及び図１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
【００１１】
図２
化学気相成長により、ｎ型のＧｅ基板８上に２００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）２を５０ｎｍ程度成長する。次いで上下を反対にして、９００℃以下で熱処理し、ｐ型のＳｉ基板１上にシリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を成長させたｎ型のＧｅ基板８を貼り合わせる。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、ｎ型のＧｅ基板８を５０ｎｍ程度に薄膜化する。
【００１２】
図３
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ｎ型のＧｅ基板８を選択的に異方性ドライエッチングし、ｎ型のＧｅ層８を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４を５０ｎｍ程度成長する。次いで化学的機械研磨し、ｎ型のＧｅ層８上のシリコン窒化膜（Ｓｉ３Ｎ４）４を除去し、平坦化する。こうしてｎ型のＧｅ層８（第２の半導体層）は島状に絶縁分離される。
【００１３】
図４
次いで化学気相成長により、５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２７、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１４】
図５
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８を成長する。次いで化学的機械研磨し、シリコン酸化膜（ＳｉＯ２）２７の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２９を成長する。
【００１５】
図６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２７及びシリコン窒化膜（Ｓｉ３Ｎ４）４を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層６（Ｇｅ濃度３０％程度）を成長し、開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４は素子分離領域となる。次いでｐ型の横（水平）方向エピタキシャルＳｉＧｅ層６の表面を８００℃程度で酸化し、５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３０を成長する。
【００１６】
図７
次いでシリコン酸化膜（ＳｉＯ２）２７及びシリコン酸化膜（ＳｉＯ２）３０をマスク層として、タングステン膜２９及びｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８を順次異方性ドライエッチングし、開孔部を形成する。次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）９を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）４、ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層６及びｎ型のＧｅ層８の平坦面上のシリコン酸化膜（ＳｉＯ２）９、シリコン酸化膜（ＳｉＯ２）２７及びシリコン酸化膜（ＳｉＯ２）３０を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）９を開孔部に平坦に埋め込む。（開孔部幅は１００ｎｍ程度なのでシリコン酸化膜（ＳｉＯ２）９は十分に埋め込める。この領域も素子分離領域の一部となる。）
【００１７】
図８
次いで化学気相成長により、１００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３１を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３１、ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層６及びシリコン酸化膜（ＳｉＯ２）３を選択的に順次異方性ドライエッチングし、シリコン窒化膜（Ｓｉ３Ｎ４）２の一部を露出する開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１８】
図９
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層６の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層を成長し、下部に空孔５を有するｐ型の横（水平）方向エピタキシャル歪みＳｉ層７を形成する。（この際、空孔５直上は下地の影響が全くない単結晶シリコン層となる。この歪みＳｉ層７を左右から挟んだＳｉＧｅ層６からなる構造の半導体層が第１の半導体層となる。）次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）３１を異方性ドライエッチングし、ｎ型のＧｅ層８の一部に開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００１９】
図１０
次いで化学気相成長により、５ｎｍ程度のゲート酸化膜（ＨｆＯ２）１６を成長する。次いで化学気相成長により、５０ｎｍ程度の多結晶シリコン膜（ｐｏｌｙＳｉ）を成長する。次いでスパッタにより、５０ｎｍ程度のタングステンシリサイド膜（ＷＳｉ）を成長する。次いで化学的機械研磨し、シリコン酸化膜（ＳｉＯ２）３１上のタングステンシリサイド膜（ＷＳｉ）、多結晶シリコン膜（ｐｏｌｙＳｉ）及びゲート酸化膜（ＨｆＯ２）を除去し、ｐ型の横（水平）方向エピタキシャル歪みＳｉ層７及びｎ型のＧｅ層８の開孔部に平坦に埋め込む。
【００２０】
図１１
次いでシリコン酸化膜（ＳｉＯ２）３１をエッチング除去する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ｐ型の横（水平）方向エピタキシャル歪みＳｉ層７に閾値電圧制御用の硼素のイオン注入をおこなう。連続してレジスト（図示せず）及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１７をマスク層として、ｎ型ソースドレイン領域（１１、１２）形成用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１７の側壁にのみサイドウォール（ＳｉＯ２）１８を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、サイドウォール（ＳｉＯ２）１８及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１７をマスク層として、ｎ＋型ソースドレイン領域（１０、１３）形成用の砒素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ｎ型のＧｅ層８に閾値電圧制御用の硼素のイオン注入をおこなう。連続してレジスト（図示せず）、サイドウォール（ＳｉＯ２）１８及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１７をマスク層として、ｐ＋型ソースドレイン領域（１４、１５）形成用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（１１、１２）、ｎ＋型ソースドレイン領域（１０、１３）及びｐ＋型ソースドレイン領域（１４、１５）を形成する。
【００２１】
図１２
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１９を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２０及びＰＳＧ膜１９を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ２１を成長する。次いで化学気相成長により、タングステン（Ｗ）２２を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２１を有する導電プラグ（Ｗ）２２を形成する。
【００２２】
図１
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２４を有するＣｕ配線２５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長し、本願発明のＢＯＳＤＯＬＥＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【実施例２】
【００２３】
図１３は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＢＯＳＤＯＬＥＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜１６、１８〜２６は図１と同じ物を、３２はポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）、３３はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）が形成されていること以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
【実施例３】
【００２４】
図１４は本発明の半導体装置における第４の実施例で、シリコン（Ｓｉ）基板を使用し、ＢＯＳＤＯＬＥＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜１６、１８〜２６は図１と同じ物を、３４は燐珪酸ガラス（ＰＳＧ）膜、３５はゲート電極（Ａｌ）を示している。
同図においては、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること及びゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のＡｌによりゲート電極の抵抗を低減できるため、より高速化が可能である。
【実施例４】
【００２５】
図１５は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＢＯＳＤＯＬＥＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜５、８〜２６は図１と同じ物を、３６はｐ型の横（水平）方向エピタキシャルＳｉ層、３７はｐ型の横（水平）方向エピタキシャルＳｉ層を示している。
同図においては、ＮチャネルＭＩＳ電界効果トランジスタにおいて、半導体層がエピタキシャルＳｉ層のみで形成されていること以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや簡単になるが、歪みＳｉ層を使用しないため、高速性がやや劣ることになる。
【実施例５】
【００２６】
図１６は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＢＯＳＤＯＬＥＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜６、８〜２６は図１と同じ物を、３８はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層、３９はｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層を示している。
同図においては、ＮチャネルＭＩＳ電界効果トランジスタにおいて、ＳｉＧｅ層上に歪みＳｉ層を積層させた半導体層が形成されていること及びその関連上ゲート電極の厚みが薄く形成されていること以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においては製造方法がやや複雑になるが、第１の実施例と同様の効果を得ることができる。
【実施例６】
【００２７】
図１７〜図２９は本発明の半導体装置における第６の実施例で、図１７は模式側断面図、図１８〜図２９は製造方法の工程断面図である。
図１７は本発明の半導体装置における第６の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＢＯＳＤＯＬＥＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜５、８〜１６、１８〜２６は図１と同じ物を、３４、３５は図１４と同じ物を、４０はシリコン酸化膜（ＳｉＯ２）、４１はシリコン窒化膜（Ｓｉ３Ｎ４）、４２はｐ型の横（水平）方向エピタキシャル歪みＳｉ層、４３はｐ型の横（水平）方向エピタキシャルＳｉ層、４４はｐ型化された貼り合わせＧｅ層を示している。
同図においては、ＮチャネルＭＩＳ電界効果トランジスタにおいて、ゲート電極直下部の歪みＳｉ層直下部に、空孔の替りにｐ型化された貼り合わせＧｅ層が設けられ、歪みＳｉ層に歪みを与えていること、Ｇｅ層の両側に空孔が形成されていること、歪みＳｉ層の両側にはＳｉＧe層の替りにＳｉ層が設けられていること、素子分離領域の一部がシリコン窒化膜（Ｓｉ３Ｎ４）の替りにシリコン酸化膜（ＳｉＯ２）とシリコン窒化膜（Ｓｉ３Ｎ４）の２層から形成されていること、ＮチャネルＭＩＳ電界効果トランジスタの構造に関連してＰチャネルＭＩＳ電界効果トランジスタのゲート電極の厚みが厚く形成されていること、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること及びゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）以外は図１とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のＡｌによりゲート電極の抵抗を低減できること、下層のＧｅ層から歪みＳｉ層の格子定数をより広げることが可能で、さらに電子の移動度を増加させることができること等により、さらなる高速化が可能である。
【００２８】
次いで本発明に係る半導体装置における第６の実施例の製造方法について図１８〜図２９及び図１７を参照して説明する。
第１の実施例に示される図２の工程をおこなった後、次の図１８の工程をおこなう。
【００２９】
図１８
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ｎ型のＧｅ基板８を選択的に異方性ドライエッチングし、ｎ型のＧｅ層８を形成する。次いでレジスト（図示せず）を除去する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）４を５０ｎｍ程度成長する。次いで化学的機械研磨し、ｎ型のＧｅ層８上のシリコン窒化膜（Ｓｉ３Ｎ４）４を除去し、平坦化する。こうしてＧｅ層８（第２の半導体層）は島状に絶縁分離される。（この際、ＮチャネルＭＩＳ電界効果トランジスタを形成する箇所にもｎ型のＧｅ層８は形成される。）
【００３０】
図１９
次いで化学気相成長により、５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４０を成長する。次いで化学気相成長により、４５ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４１を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＰチャネルＭＩＳ電界効果トランジスタを形成する箇所のｎ型のＧｅ層８に閾値電圧制御用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ＮチャネルＭＩＳ電界効果トランジスタを形成する箇所のｎ型のＧｅ層８をｐ型化するための硼素のイオン注入をおこなう。（熱処理後ｐ型化されたＧｅ層４４となる。）次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４１、シリコン酸化膜（ＳｉＯ２）４０、シリコン窒化膜（Ｓｉ３Ｎ４）４、シリコン酸化膜（ＳｉＯ２）３及びシリコン窒化膜（Ｓｉ３Ｎ４）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
【００３１】
図２０
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層４５を成長する。次いで化学的機械研磨し、シリコン窒化膜（Ｓｉ３Ｎ４）４１の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層４５を平坦化する。次いで選択化学気相成長法により５０ｎｍ程度のタングステン膜２９を成長する。
【００３２】
図２１
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４１及びシリコン酸化膜（ＳｉＯ２）４０を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉ層４５の側面にｐ型の横（水平）方向エピタキシャル歪みＳｉ層４２を成長し、開孔部を埋め込む。次いでｐ型の横（水平）方向エピタキシャル歪みＳｉ層４２の表面を８００℃程度で酸化し、５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）３０を成長する。
【００３３】
図２２
次いでシリコン窒化膜（Ｓｉ３Ｎ４）４１及びシリコン酸化膜（ＳｉＯ２）３０をマスク層として、タングステン膜２９及びｐ型の縦（垂直）方向エピタキシャルＳｉ層４５を順次異方性ドライエッチングし、開孔部を形成する。（この際、ｐ型のシリコン基板１も若干エッチングされるが、特に問題はない。）次いで化学気相成長により、６０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）９を成長する。次いでシリコン窒化膜（Ｓｉ３Ｎ４）４１及びｐ型の横（水平）方向エピタキシャル歪みＳｉ層４２の平坦面上のシリコン酸化膜（ＳｉＯ２）９及びシリコン酸化膜（ＳｉＯ２）３０を化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）９を開孔部に平坦に埋め込む。（開孔部幅は１００ｎｍ程度なのでシリコン酸化膜（ＳｉＯ２）９は十分に埋め込める。この領域も素子分離領域の一部となる。）
【００３４】
図２３
次いで化学気相成長により、５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）４６を成長する。次いで化学気相成長により、１００ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）４７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４７、シリコン酸化膜（ＳｉＯ２）４６、ｐ型の横（水平）方向エピタキシャル歪みＳｉ層４２及びｐ型化されたＧｅ層４４を順次異方性ドライエッチングし、階段状の開孔部を形成する。
【００３５】
図２４
次いで露光描画装置による通常のリソグラフィー技術を利用し、左半分を覆うレジスト（ＮチャネルＭＩＳ電界効果トランジスタを形成する箇所、図示せず）及び前工程のレジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）４１及びシリコン酸化膜（ＳｉＯ２）４０を順次異方性ドライエッチングする。（ＰチャネルＭＩＳ電界効果トランジスタを形成する箇所）次いで両方のレジスト（図示せず）を除去する。
【００３６】
図２５
次いで露出したｐ型の横（水平）方向エピタキシャル歪みＳｉ層４２の両側面にｐ型の横（水平）方向エピタキシャルＳｉ層４３を成長する。（この際、ｐ型の横（水平）方向エピタキシャルＳｉ層４３の一部の下部、即ちｐ型化されたＧｅ層４４の両側に空孔５が形成される。）ここでＮチャネルＭＩＳ電界効果トランジスタを形成する箇所に残されたシリコン窒化膜（Ｓｉ３Ｎ４）４７及びシリコン酸化膜（ＳｉＯ２）４６、ＰチャネルＭＩＳ電界効果トランジスタを形成する箇所に残されたシリコン窒化膜（Ｓｉ３Ｎ４）４７、シリコン酸化膜（ＳｉＯ２）４６、シリコン窒化膜（Ｓｉ３Ｎ４）４１及びシリコン酸化膜（ＳｉＯ２）４０はそれぞれダミーゲート電極及びダミーゲート酸化膜となる。
【００３７】
図２６
次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、ｐ型の横（水平）方向エピタキシャル歪みＳｉ層４２に閾値電圧制御用の硼素のイオン注入をおこなう。連続してレジスト（図示せず）及びダミーゲート電極４７をマスク層として、ｎ型ソースドレイン領域（１１、１２）形成用の燐のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、２５ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ダミーゲート電極及びダミーゲート酸化膜（４０、４１、４６、４７）の側壁にのみサイドウォール（ＳｉＯ２）１８を形成する。次いで化学気相成長により、５ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、サイドウォール（ＳｉＯ２）１８及びダミーゲート電極４７をマスク層として、ｎ＋型ソースドレイン領域（１０、１３）形成用の砒素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）、サイドウォール（ＳｉＯ２）１８及びダミーゲート電極（４１、４６、４７）をマスク層として、ｐ＋型ソースドレイン領域（１４、１５）形成用の硼素のイオン注入をおこなう。次いでレジスト（図示せず）を除去する。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（１１、１２）、ｎ＋型ソースドレイン領域（１０、１３）及びｐ＋型ソースドレイン領域（１４、１５）を形成する。
【００３８】
図２７
次いで化学気相成長により、１５０ｎｍ程度のＰＳＧ膜３４を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで残されたシリコン窒化膜（Ｓｉ３Ｎ４）４７、シリコン酸化膜（ＳｉＯ２）４６、シリコン窒化膜（Ｓｉ３Ｎ４）４１及びシリコン酸化膜（ＳｉＯ２）４０を順次異方性ドライエッチングし、ｐ型の横（水平）方向エピタキシャル歪みＳｉ層４２及びｎ型のＧｅ層８上に開孔部を形成する。
【００３９】
図２８
次いで化学気相成長により、５ｎｍ程度のゲート酸化膜（ＨｆＯ２）１６を成長する。次いでスパッタにより、１５０ｎｍ程度のアルミニウム（Ａｌ）３５を成長する。次いで化学的機械研磨し、ＰＳＧ膜３４上のアルミニウム（Ａｌ）３５及びゲート酸化膜（ＨｆＯ２）を除去し、ｐ型の横（水平）方向エピタキシャル歪みＳｉ層４２及びｎ型のＧｅ層８の開孔部に平坦に埋め込む。
【００４０】
図２９
次いで化学気相成長により、３００ｎｍ程度のＰＳＧ膜１９を成長する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）２０、ＰＳＧ膜１９及びＰＳＧ膜３４を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ２１を成長する。次いで化学気相成長により、タングステン（Ｗ）２２を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）２１を有する導電プラグ（Ｗ）２２を形成する。
【００４１】
図１７
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）２３を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）２３を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）２０がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）２４を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）２４を有するＣｕ配線２５を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２６を成長し、本願発明のＢＯＳＤＯＬＥＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタからなるＣＭＯＳ型の半導体集積回路を完成する。
【実施例７】
【００４２】
図３０は本発明の半導体装置における第７の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＢＯＳＤＯＬＥＳＯＩ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜４、８〜１６、１８〜２６は図１と同じ物を、３４、３５は図１４と同じ物を、４０〜４２は図１７と同じ物を、４８はｐ型の横（水平）方向エピタキシャルＳｉＧｅ層を示している。
同図においては、ｐ型の横（水平）方向エピタキシャルＳｉ層４３の替りにｐ型の横（水平）方向エピタキシャルＳｉＧｅ層４８が形成されていること及び両側に空孔をもたないＧｅ層４４が形成されていること以外は図１７とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、低抵抗のＡｌによりゲート電極の抵抗を低減できること、下層のＧｅ層及び両側のＳｉＧe層から歪みＳｉ層の格子定数をさらに広げることが可能で、さらなる電子の移動度を増加させることができること等により、さらなる高速化が可能である。
【００４３】
また上記実施例においては、シリコン基板にゲルマニウム（Ｇｅ）基板を貼り合わせる場合を説明しているが、ゲルマニウム（Ｇｅ）基板に限らず、正孔の移動度が高い半導体であればどのような半導体基板を貼り合わせてもよく、また化合物半導体基板を貼り合わせても本願発明は成立する。
また半導体層を成長させる場合は、通常の化学気相成長によるばかりでなく、ＥＣＲプラズマＣＶＤ法によっても、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【００４４】
本願発明は、特に極めて高速で、高信頼且つ高集積なＣＭＯＳ型の半導体集積回路を目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）等に利用できる可能性がある。
【符号の説明】
【００４５】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン窒化膜（Ｓｉ３Ｎ４）
３    シリコン酸化膜（ＳｉＯ２）
４    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
５    空孔
６    ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層
７    ｐ型の横（水平）方向エピタキシャル歪みＳｉ層
８    ｎ型の貼り合わせＧｅ層
９    埋め込みシリコン酸化膜（ＳｉＯ２）
１０  ｎ＋型ソース領域
１１  ｎ型ソース領域
１２  ｎ型ドレイン領域
１３  ｎ＋型ドレイン領域
１４  ｐ＋型ドレイン領域
１５  ｐ＋型ソース領域
１６  ゲート酸化膜（ＨｆＯ２）
１７  ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）
１８  サイドウォール（ＳｉＯ２）
１９  燐珪酸ガラス（ＰＳＧ）膜
２０  シリコン窒化膜（Ｓｉ３Ｎ４）
２１  バリアメタル（ＴｉＮ）
２２  導電プラグ（Ｗ）
２３  層間絶縁膜（ＳｉＯＣ）
２４  バリアメタル（ＴａＮ）
２５  Ｃｕ配線（Ｃｕシード層含む）
２６  バリア絶縁膜（Ｓｉ３Ｎ４）
２７  シリコン酸化膜（ＳｉＯ２）
２８  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
２９  選択化学気相成長導電膜（Ｗ）
３０  シリコン酸化膜（ＳｉＯ２）
３１  シリコン酸化膜（ＳｉＯ２）
３２  ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）
３３  サリサイド層（ＣｏＳｉ２）
３４  燐珪酸ガラス（ＰＳＧ）膜
３５  ゲート電極（Ａｌ）
３６  ｐ型の横（水平）方向エピタキシャルＳｉ層
３７  ｐ型の横（水平）方向エピタキシャルＳｉ層
３８  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層
３９  ｐ型の縦（垂直）方向エピタキシャル歪みＳｉ層
４０  シリコン酸化膜（ＳｉＯ２）
４１  シリコン窒化膜（Ｓｉ３Ｎ４）
４２  ｐ型の横（水平）方向エピタキシャル歪みＳｉ層
４３  ｐ型の横（水平）方向エピタキシャルＳｉ層
４４  ｐ型化された貼り合わせＧｅ層
４５  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
４６  シリコン酸化膜（ＳｉＯ２）
４７  シリコン窒化膜（Ｓｉ３Ｎ４）
４８  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層
【図１】
0005513416.tif 000002
【図２】
0005513416.tif 000003
【図３】
0005513416.tif 000004
【図４】
0005513416.tif 000005
【図５】
0005513416.tif 000006
【図６】
0005513416.tif 000007
【図７】
0005513416.tif 000008
【図８】
0005513416.tif 000009
【図９】
0005513416.tif 000010
【図１０】
0005513416.tif 000011
【図１１】
0005513416.tif 000012
【図１２】
0005513416.tif 000013
【図１３】
0005513416.tif 000014
【図１４】
0005513416.tif 000015
【図１５】
0005513416.tif 000016
【図１６】
0005513416.tif 000017
【図１７】
0005513416.tif 000018
【図１８】
0005513416.tif 000019
【図１９】
0005513416.tif 000020
【図２０】
0005513416.tif 000021
【図２１】
0005513416.tif 000022
【図２２】
0005513416.tif 000023
【図２３】
0005513416.tif 000024
【図２４】
0005513416.tif 000025
【図２５】
0005513416.tif 000026
【図２６】
0005513416.tif 000027
【図２７】
0005513416.tif 000028
【図２８】
0005513416.tif 000029
【図２９】
0005513416.tif 000030
【図３０】
0005513416.tif 000031
【図３１】
0005513416.tif 000032