(57)【特許請求の範囲】
【請求項１】
抵抗素子と、ゲート電極を有する素子とを同一の半導体基板に有する半導体装置の製造方法であって、
前記半導体基板の第１の領域に第１の絶縁膜を形成する工程と、
前記半導体基板の第２の領域に第２の絶縁膜を形成する工程と、
前記第１の絶縁膜及び前記第２の絶縁膜を覆うように、前記半導体基板上に半導体膜を形成する工程と、
前記第１の領域の前記半導体膜上に第３の絶縁膜を形成する工程と、
前記第３の絶縁膜を覆うように、前記半導体膜上に半導体と金属との合金からなる合金膜を形成する工程と、
前記第１の領域の前記合金膜上及び前記第２の領域の前記合金膜上にそれぞれマスクパターンを形成する工程と、
前記マスクパターン下から露出している前記合金膜及び前記半導体膜を順次エッチングして、前記第１の絶縁膜上に前記抵抗素子を形成すると共に、前記第２の絶縁膜上に前記ゲート電極を形成する工程と、
前記抵抗素子及び前記ゲート電極を覆うように、前記半導体基板上に第４の絶縁膜を形成する工程と、
前記第４の絶縁膜をエッチバックして、前記抵抗素子の側面及び前記ゲート電極の側面にそれぞれサイドウォールを形成する工程と、を含み、
前記マスクパターンを形成する工程では、前記第３の絶縁膜上に位置する前記合金膜の一部を前記マスクパターン下から露出させておき、
前記抵抗素子及び前記ゲート電極を形成する工程では、前記第３の絶縁膜よりも前記合金膜及び前記半導体膜の方がエッチングされ易い条件で、前記合金膜及び前記半導体膜を順次エッチングし、
前記サイドウォールを形成する工程では、前記合金膜よりも前記第４の絶縁膜の方がエッチングされ易い条件で、前記第４の絶縁膜をエッチバックすることを特徴とする半導体装置の製造方法。
【請求項２】
前記半導体膜を形成する工程では、前記半導体膜として多結晶シリコン膜またはアモルファスシリコン膜を形成し、
前記合金膜を形成する工程では、前記合金膜としてシリサイド膜を形成し、
前記第４の絶縁膜を形成する工程では、前記第４の絶縁膜としてシリコン酸化膜又はシリコン窒化膜の何れか一方を形成し、
前記サイドウォールを形成する工程では、前記第４の絶縁膜を、四フッ化メタンを含むガスを用いてエッチングすることを特徴することを特徴とする請求項１に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置の製造方法に関し、特に、抵抗素子と、ゲート電極を有する素子とを同一の半導体基板に有する半導体装置の製造方法に関するものである。
【背景技術】
【０００２】
現在のＬＳＩ（Ｌａｒｇｅ  Ｓｃａｌｅ  Ｉｎｔｅｇｒａｔｉｏｎ）回路はトランジスタ、キャパシタ、抵抗などの素子から構成されており、抵抗素子にはポリシリコン抵抗素子（つまり、材料としてポリシリコンを用いた抵抗素子）を用いることが一般的である。以下、従来例として、ゲート電極上にシリサイドを備えたＭＯＳ（Ｍｅｔａｌ  Ｏｘｉｄｅ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタとポリシリコン抵抗素子とを同一基板上に有する半導体装置の製造工程の一例を図１２から図２４を用いて説明する。なお、シリサイドとは金属とシリコンとで形成された化合物のことを指す。
【０００３】
まず、図１２に示すように、例えばＬＯＣＯＳ（Ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆ  ｓｉｌｉｃｏｎ）法によりＷＥＬＬ領域１０２の表面を選択的に酸化し、その表面にフィールド酸化膜１０４を形成する。
次に、図１３に示すように、熱酸化法等によりＭＯＳトランジスタ用のゲート酸化膜１０６を、ＷＥＬＬ領域１０２上であってフィールド酸化膜１０４に囲まれた領域（つまり、ＭＯＳトランジスタが将来形成される領域）に形成する。そして、ＣＶＤ法等によりポリシリコン膜１０８を、フィールド酸化膜１０４及びゲート酸化膜１０６の全面を覆うようにして堆積させる。なお、ここで形成したポリシリコン膜１０８は、その後パターニングされ、後述するゲート電極１１６やポリシリコン抵抗素子１２０となる。
【０００４】
次に、ポリシリコン膜１０８に不純物をドーピングする。このドーピングの際、前述した不純物のドーピング量を調節して、ポリシリコン抵抗素子１２０の抵抗値を所望の値にする。なお、ゲート電極１１６は低抵抗化を図るため、その表面を例えばタングステンシリサイド（つまり、金属としてタングステンを含んだシリサイド）でシリサイド化されることが一般的である。
【０００５】
そこで、以下、ゲート電極１１６の上面にタングステンシリサイド膜１１８を形成する場合について説明する。
まず、図１４に示すように、ポリシリコン膜１０８上であって、タングステンシリサイド膜１１２との電気的接触を避けなければならない部分（つまり、将来ポリシリコン抵抗素子１２０となる部分）に、絶縁体であるシリコン酸化膜（以下、「ブロック用シリコン酸化膜」ともいう）１１０を形成する。
【０００６】
ブロック用シリコン酸化膜１１０の形成については、ＣＶＤ法等によりポリシリコン膜１０８の全面をシリコン酸化膜（図示せず）で覆うように堆積させた後、リソグラフィーによるパターニングとエッチングとにより、シリコン酸化膜（つまり、ブロック用シリコン酸化膜１１０）を選択的にポリシリコン膜１０８上に残す方法が一般的である。
その後、図１５に示すように、ポリシリコン膜１０８及びブロック用シリコン酸化膜１１０の全面を覆うようにタングステンシリサイド膜１１２を堆積させる。こうすることで、ポリシリコン膜１０８上であってブロック用シリコン酸化膜１１０で覆われていない部分では、タングステンシリサイド膜１１２とポリシリコン膜１０８とが接触する。従って、この接触部分における抵抗値は低抵抗化する。なお、タングステンシリサイド膜１１２の堆積には、例えはスパッタリング法を用いる。
【０００７】
次に、タングステンシリサイド膜１１２上をホトレジスト膜（図示せず）で覆った後、このホトレジスト膜をパターニングする。このパターニングの際、図１６に示すように、将来ゲート電極１１６及びタングステンシリサイド膜１１８となる部分を覆うようにして、ホトレジスト１１４をタングステンシリサイド膜１１２上に形成する。
その後、ホトレジスト１１４をマスクにして異方性エッチングすることで、ホトレジスト１１４で覆われていなかったタングステンシリサイド膜１１２及びポリシリコン膜１０８をゲート酸化膜１０６上から除去する。その結果、図１７に示すように、タングステンシリサイド膜１１８で上面を覆われたゲート電極１１６がゲート酸化膜１０６上に形成される。
【０００８】
また、この異方性エッチングの際、ポリシリコン膜１０８上に形成されたブロック用シリコン酸化膜１１０はストッパーとなるので、ブロック用シリコン酸化膜１１０で覆われた部分のポリシリコン膜１０８はフィールド酸化膜１０４上に残存する。一方、ブロック用シリコン酸化膜１１０で覆われていない部分のポリシリコン膜１０８はフィールド酸化膜１０４上から除去される。こうして、ポリシリコン抵抗素子１２０はフィールド酸化膜１０４上に形成される。
【０００９】
次に、図１８に示すように、ブロック用シリコン酸化膜１１０及びポリシリコン抵抗素子１２０を、パターニングされたホトレジスト１２２で覆う。その後、このホトレジスト１２２と、タングステンシリサイド膜１１８で上面を覆われたゲート電極１１６とをマスクにして、ＷＥＬＬ領域１０２の表面近傍にイオン注入し、後述する高濃度ソース・ドレイン１３２よりもイオン濃度の低いソース・ドレイン（つまり、低濃度ソース・ドレイン）１２４を形成する。
【００１０】
次に、ブロック用シリコン酸化膜１１０及びポリシリコン抵抗素子１２０を覆っていたホトレジスト１２２をフィールド酸化膜１０４の上方から除去する。その後、図１９に示すように、ブロック用シリコン酸化膜１１０とタングステンシリサイド膜１１８とを覆うようにして、ＷＥＬＬ領域１０２の上方全面にサイドウォールスペーサー用絶縁膜１２６を堆積させる。
【００１１】
次に、図２０に示すように、サイドウォールスペーサー用絶縁膜１２６をエッチングして、ポリシリコン抵抗素子１２０の側面及びゲート電極１１６の側面をそれぞれ取り囲むようにしてサイドウォールスペーサー１２８を形成する。このとき、サイドウォールスペーサー１２８を形成する際、ブロック用シリコン酸化膜１１０はサイドウォールスペーサー用絶縁膜１２６と共にエッチングされ、ポリシリコン抵抗素子１２０上から除去される。
【００１２】
次に、図２１に示すように、ゲート電極１１６及びその側面を囲むサイドウォールスペーサー１２８をマスクにして、低濃度ソース・ドレイン１２４と重畳する領域にイオンを注入する。これにより、低濃度ソース・ドレイン１２４よりもイオン濃度の高いソース・ドレイン（つまり、高濃度ソース・ドレイン）１３２を形成する。なお、このイオン注入を行う前に、ポリシリコン抵抗素子１２０及びその側面を取り囲むサイドウォールスペーサー１２８を、パターニングされたホトレジスト１３０で覆うことで、それらをイオン注入から保護する。
【００１３】
次に、図２２に示すように、ＷＥＬＬ領域１０２の上方全面に層間絶縁膜１３４を形成し、この層間絶縁膜１３４を選択的にエッチングし、層間絶縁膜１３４内にポリシリコン抵抗素子１２０の表面と接するようにコンタクトホール１３６を形成する。そして、各コンタクトホール１３６内を、例えばスパッタリング法によりアルミニウムやチタン等で充填し、各コンタクトホール１３６内に金属配線１３８を形成する。これにより、ポリシリコン抵抗素子１２０及びＭＯＳトランジスタは他の素子と電気的に接続される。
【００１４】
その後、必要に応じて多層金属配線の形成やパッシベーション膜の形成を行うことにより、ＭＯＳトランジスタとポリシリコン抵抗素子１２０とを同一基板（図２２では、ＷＥＬＬ領域１０２）上に備えた半導体装置が完成する。なお、パッシベーション膜とは半導体素子又は配線を保護するために形成される膜のことである。また、多層金属配線とは金属配線が多層構造を形成しているもののことである。
【００１５】
しかしながら、前述の半導体装置の製造方法では図２０に示すサイドウォールスペーサー用絶縁膜１２６をエッチバックする工程で、サイドウォールスペーサー用絶縁膜１２６と共に、ブロック用シリコン酸化膜１１０もエッチングされてしまう場合もある。さらにはブロック用シリコン酸化膜１１０で覆われていたポリシリコン抵抗素子１２０の表面も削れてしまう場合もある。
【００１６】
この削れ量（つまり、ポリシリコン抵抗素子１２０表面の研削量）は製造プロセスに起因しており、半導体ウエハー面内でばらつきが生じることがある。その結果、ポリシリコン抵抗素子１２０の抵抗値がばらつくという問題が生じることがある。
そこで、このばらつきを低減させる方法として、図１９に示した工程の後に、図２３に示すように、サイドウォールスペーサー用絶縁膜１２６を介してポリシリコン抵抗素子１２０の上方をマスク層１４０で覆うことが開示されている（例えば、特許文献１を参照）。このマスク層１４０を形成する工程をＭＯＳトランジスタの製造工程に追加することで、図２０に示すエッチバック工程でのポリシリコン抵抗素子１２０の表面研削を防止することができる。なお、図２４はこのマスク層１４０を含んだ半導体装置の完成断面図を示す。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００８−１２４０６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１８】
しかしながら、サイドウォールスペーサー形成時（つまり、サイドウォールスペーサー用絶縁膜１２６のエッチング時）にポリシリコン抵抗素子１２０の表面が研削されてポリシリコン抵抗素子１２０の面内ばらつきが増加することに関して、特許文献１に記載の研削保護方法では、少なくともリソグラフィー、エッチング、アッシング（Ａｓｈｉｎｇ；つまり、レジスト等を除去すること）の３工程の追加が必要となり、その結果半導体装置の製造において、工程数が増加する場合もある。
そこで、本発明は、このような事情に鑑みてなされたものであって、工程数を増加させることなく、抵抗素子の厚さの均一性を良好に維持できるようにした半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１９】
以上の課題を解決するため、本発明の一態様に係る半導体装置の製造方法は、抵抗素子と、ゲート電極を有する素子とを同一の半導体基板に有する半導体装置の製造方法であって、前記半導体基板の第１の領域に第１の絶縁膜を形成する工程と、前記半導体基板の第２の領域に第２の絶縁膜を形成する工程と、前記第１の絶縁膜及び前記第２の絶縁膜を覆うように、前記半導体基板上に半導体膜を形成する工程と、前記第１の領域の前記半導体膜上に第３の絶縁膜を形成する工程と、前記第３の絶縁膜を覆うように、前記半導体膜上に半導体と金属との合金からなる合金膜を形成する工程と、前記第１の領域の前記合金膜上及び前記第２の領域の前記合金膜上にそれぞれマスクパターンを形成する工程と、前記マスクパターン下から露出している前記合金膜及び前記半導体膜を順次エッチングして、前記第１の絶縁膜上に前記抵抗素子を形成すると共に、前記第２の絶縁膜上に前記ゲート電極を形成する工程と、前記抵抗素子及び前記ゲート電極を覆うように、前記半導体基板上に第４の絶縁膜を形成する工程と、前記第４の絶縁膜をエッチバックして、前記抵抗素子の側面及び前記ゲート電極の側面にそれぞれサイドウォールを形成する工程と、を含み、前記マスクパターンを形成する工程では、前記第３の絶縁膜上に位置する前記合金膜の一部を前記マスクパターン下から露出させておき、前記抵抗素子及び前記ゲート電極を形成する工程では、前記第３の絶縁膜よりも前記合金膜及び前記半導体膜の方がエッチングされ易い条件で、前記合金膜及び前記半導体膜を順次エッチングし、前記サイドウォールを形成する工程では、前記合金膜よりも前記第４の絶縁膜の方がエッチングされ易い条件で、前記第４の絶縁膜をエッチバックすることを特徴とする。
【００２０】
このような方法であれば、第４の絶縁膜をエッチバックする際に、抵抗素子の上方には合金膜が形成されているので、抵抗素子の上方におけるエッチングの進行を合金膜で止めることができる。つまり、エッチバックする際に、合金膜がマスクとして機能するため、合金膜下にある第３の絶縁膜と抵抗素子とが研削されることを抑制することができる。これにより、半導体基板の面内において、抵抗素子の表面の削れ量を低減することができ、エッチング後においても抵抗素子の厚さの均一性を良好に維持することができる。このため、抵抗素子の抵抗値のばらつきを低減することができる。
【００２１】
また、このような方法であれば、抵抗素子と合金膜との間には第３の絶縁膜が介在しており、抵抗素子の上方にそのまま合金膜を残しておいても、合金膜による抵抗素子の低抵抗化を防ぐことができる。従って、例えば不純物のドーピング等により、抵抗素子の抵抗値を所望の値に容易に設定することができる。
さらに、このような方法であれば、ゲート電極上の合金膜と、抵抗素子の上方の合金膜とは同一の工程で同時に形成しており、従来の技術と比べて工程数の増加がない。つまり、抵抗素子を保護するためのマスク（例えば、図２３に示したマスク層など）を別途形成する必要がなく、マスク層を形成するためのリソグラフィー、エッチング、アッシングの３つの工程は必要ない。従って、工程数を増加させることなく、抵抗素子の抵抗値のばらつきを低減することができる。
【００２３】
このような方法であれば、抵抗素子上に位置する第３の絶縁膜の一部を合金膜下から露出させることができる。これにより、第４の絶縁膜をエッチバックする際に、合金膜下から露出させた第３の絶縁膜の一部を、例えば第４の絶縁膜と共にエッチングし、第３の絶縁膜下から抵抗素子表面の一部を露出させることができる。こうして露出させた抵抗素子表面に金属配線を形成することで、金属配線と抵抗素子とを電気的に接続することができる。
【００２４】
また、上記の半導体装置の製造方法において、前記半導体膜を形成する工程では、前記半導体膜として多結晶シリコン膜またはアモルファスシリコン膜を形成し、前記合金膜を形成する工程では、前記合金膜としてシリサイド膜を形成し、前記第４の絶縁膜を形成する工程では、前記第４の絶縁膜としてシリコン酸化膜又はシリコン窒化膜の何れか一方を形成し、前記サイドウォールを形成する工程では、前記第４の絶縁膜を、四フッ化メタンを含むガスを用いてエッチングすることを特徴としてもよい。
【００２５】
このような方法であれば、合金膜と第４の絶縁膜とのエッチングの選択比を高めることができる。よって、第４の絶縁膜をエッチバックする際、抵抗素子の上方におけるエッチングの進行を合金膜で確実性を高めて止めることができる。これにより、エッチング後においても抵抗素子の厚さの均一性をより良好に維持することができるので、抵抗素子の抵抗値のばらつきをより低減することができる。
【発明の効果】
【００２７】
本発明によれば、工程数を増加させることなく、抵抗素子の厚さの均一性を良好に維持することができ、抵抗素子の抵抗値のばらつきを低減することができる。
【図面の簡単な説明】
【００２８】
【図１】実施の形態に係る半導体装置の製造方法を示す断面図（その１）。
【図２】実施の形態に係る半導体装置の製造方法を示す断面図（その２）。
【図３】実施の形態に係る半導体装置の製造方法を示す断面図（その３）。
【図４】実施の形態に係る半導体装置の製造方法を示す断面図（その４）。
【図５】実施の形態に係る半導体装置の製造方法を示す断面図（その５）。
【図６】実施の形態に係る半導体装置の製造方法を示す断面図（その６）。
【図７】実施の形態に係る半導体装置の製造方法を示す断面図（その７）。
【図８】実施の形態に係る半導体装置の製造方法を示す断面図（その８）。
【図９】実施の形態に係る半導体装置の製造方法を示す断面図（その９）。
【図１０】実施の形態に係る半導体装置の製造方法を示す断面図（その１０）。
【図１１】実施の形態に係る半導体装置を示す断面図。
【図１２】従来例を示す断面図（その１）。
【図１３】従来例を示す断面図（その２）。
【図１４】従来例を示す断面図（その３）。
【図１５】従来例を示す断面図（その４）。
【図１６】従来例を示す断面図（その５）。
【図１７】従来例を示す断面図（その６）。
【図１８】従来例を示す断面図（その７）。
【図１９】従来例を示す断面図（その８）。
【図２０】従来例を示す断面図（その９）。
【図２１】従来例を示す断面図（その１０）。
【図２２】従来例を示す断面図（その１１）。
【図２３】従来例を示す断面図（その１２）。
【図２４】従来例を示す断面図（その１３）。
【発明を実施するための形態】
【００２９】
以下に、本発明に係る半導体装置の製造方法についての実施の形態として、図１から図１０を参照しながら説明する。図１から図１０は本実施の形態に係る半導体装置の製造方法を工程順に示す断面図であり、図１１は本実施の形態に係る半導体装置を示す断面図である。
以下の実施の形態では、一例としてポリシリコン抵抗素子と、ゲート電極表面にタングステンシリサイドを備えたＭＯＳトランジスタとが形成された半導体装置について説明する。
【００３０】
なお、以下の工程ではポリシリコン抵抗素子とＭＯＳトランジスタとを同一基板上に備えた半導体装置の製造工程について説明するが、本願発明によりバイポーラトランジスタ、キャパシタなどの素子を同一基板上に形成することも可能である。
まず、図１に示すように、半導体基板（例えば、シリコン基板）１にＷＥＬＬ領域２を形成しておく。次に、例えばＬＯＣＯＳ法によってＷＥＬＬ領域２の表面を選択的に酸化し、その表面の一部（以下、「抵抗素子形成領域」ともいう）にフィールド酸化膜４を形成する。
【００３１】
次に、図２に示すように、例えば熱酸化法によりＭＯＳトランジスタ用のゲート酸化膜６を、ＷＥＬＬ領域２の表面であってフィールド酸化膜４で囲まれた領域（以下、「トランジスタ形成領域」ともいう）に形成する。
そして、例えばＣＶＤ法によりポリシリコン膜８を、フィールド酸化膜４及びゲート酸化膜６の全面を覆うようにして堆積させる。なお、ここで形成したポリシリコン膜８は、その後パターニングされ、後述するゲート電極１６やポリシリコン抵抗素子２０となる。次に、ポリシリコン膜８に、Ｎ型又はＰ型の何れか一方の導電性を有する不純物をドーピングする。
このドーピングの際に、上記の不純物のドーピング量を調節することで、ポリシリコン抵抗素子２０の抵抗値を所望の値に調整する。
【００３２】
次に、ゲート電極１６の低抵抗化を図るため、ゲート電極１６の上面を例えばタングステンシリサイドでシリサイド化する。ここでは、ゲート電極１６の上面にタングステンシリサイド膜１８ａを形成する場合について説明する。
まず、図３に示すように、ポリシリコン膜８であって、将来ポリシリコン抵抗素子２０となる部分を覆うように、ブロック用シリコン酸化膜１０を形成する。
ブロック用シリコン酸化膜１０の形成については、例えばＣＶＤ法によりポリシリコン膜８の全面をシリコン酸化膜（図示せず）で覆うように堆積させた後、リソグラフィーによるパターニングとエッチングとによりシリコン酸化膜（つまり、ブロック用シリコン酸化膜１０）を選択的にポリシリコン膜８上に残存させて形成する。
【００３３】
その後、図４に示すように、ポリシリコン膜８及びブロック用シリコン酸化膜１０の全面を覆うようにタングステンシリサイド膜１２を堆積させる。こうすることで、ポリシリコン膜８上であってブロック用シリコン酸化膜１０で覆われていない部分では、タングステンシリサイド膜１２とポリシリコン膜８とが接触する。従って、この接触部分における抵抗値は低抵抗化する。なお、タングステンシリサイド膜１２の堆積には、例えはスパッタリング法を用いることができる。
【００３４】
次に、例えばタングステンシリサイド膜１２上をホトレジスト膜（図示せず）で覆った後、このホトレジスト膜をパターニングする。このパターニングの際、図５に示すように、将来ゲート電極１６及びタングステンシリサイド膜１８ａとなる部分を覆うようにして、ホトレジスト１４ａをタングステンシリサイド膜１２上に形成する。さらに、ホトレジスト１４ｂを、タングステンシリサイド膜１２を介してブロック用シリコン酸化膜１０の上方に形成する。ここで、ホトレジスト１４ｂを形成する際、ホトレジスト１４ｂをブロック用シリコン酸化膜１０の外周部から離れた中央部に設けると共に、断面視でホトレジスト１４ｂの横幅をブロック用シリコン酸化膜１０の横幅よりも小さくする。つまり、ブロック用シリコン酸化膜１０の中央部上をホトレジスト１４ｂで覆うと共に、その外周部（即ち、両端部）上はホトレジスト１４ｂで覆わないようにする。これは後の工程で形成する配線層と抵抗素子を接続するためのコンタクトホール３６をブロック用シリコン酸化膜１０上に確保するためである。
【００３５】
その後、ホトレジスト１４ａ及びホトレジスト１４ｂをマスクにして異方性エッチングする。図６に示すように、このエッチングにより、ゲート酸化膜６上においてホトレジスト１４ａで覆われていなかった部分のタングステンシリサイド膜１２及びポリシリコン膜８は、ゲート酸化膜６上から除去される。同様に、フィールド酸化膜４上においてブロック用シリコン酸化膜１０で覆われていかなった部分のポリシリコン膜８は、エッチングされフィールド酸化膜４上から除去される。そして、ホトレジスト１４ｂで覆われていなかった部分のタングステンシリサイド膜１２は、エッチングにより、ブロック用シリコン酸化膜１０上から除去される。
【００３６】
その結果、ゲート酸化膜６上には、ゲート電極１６とタングステンシリサイド膜１８ａとが形成される。また、フィールド酸化膜４上には、ポリシリコン抵抗素子２０とブロック用シリコン酸化膜１０とタングステンシリサイド膜１８ｂとが形成される。なお、この異方性エッチングにおいては、例えばＣｌ2ガスを用いることができる。
【００３７】
次に、図７に示すように、フィールド酸化膜４上に形成されたポリシリコン抵抗素子２０とブロック用シリコン酸化膜１０及びタングステンシリサイド膜１８ｂを、パターニングされたホトレジスト２２で覆う。その後、このホトレジスト２２とゲート電極１６とをそれぞれマスクとして、トランジスタ形成領域であってＷＥＬＬ領域２の表面近傍にイオン注入する。これにより、不純物濃度が１０17〜１０18ｃｍ-3程度の低濃度ソース・ドレイン２４を形成する。ここで、「低濃度」とは、後述する「高濃度ソース・ドレイン３２」の場合と比較して、ＷＥＬＬ領域２に注入するイオンの濃度が低いことを意味する。また、「表面近傍」とは、「高濃度ソース・ドレイン３２」の場合と比較して、ＷＥＬＬ領域２の表面から浅い位置にイオンが注入されていることを意味する。
【００３８】
次に、ホトレジスト２２をフィールド酸化膜４の上方から除去する。その後、図８に示すように、ゲート電極１６上に設けられたタングステンシリサイド膜１８ａと、ブロック用シリコン酸化膜１０上に設けられたタングステンシリサイド膜１８ｂとを覆うようにしてＷＥＬＬ領域２の上方全面にサイドウォールスペーサー用絶縁膜２６を堆積させる。
このサイドウォールスペーサー用絶縁膜２６は、将来、エッチバックされてサイドウォールスペーサー２８となる膜であり、例えばシリコン酸化膜やシリコン窒化膜が用いられる。しかしながら、これらの膜と同等の機能（例えば、マスクとしての機能）を有するのであればその材質に制限はない。
【００３９】
次に、サイドウォールスペーサー用絶縁膜２６を、例えばアルゴン（Ａｒ）で希釈した四フッ化メタン（ＣＦ4）ガスを用いた異方性の強いエッチング方法でエッチバックをする。これにより、図９に示すように、サイドウォールスペーサー２８をゲート電極１６及びポリシリコン抵抗素子２０のそれぞれの側面を取り囲むようにして形成する。
このエッチバックでは、タングステンシリサイド膜１８ａ、１８ｂとの選択比が高いガス（つまり、タングステンシリサイド膜１８ａ、１８ｂが、例えばサイドウォールスペーサー用絶縁膜２６の材質よりもエッチングされ難いガス）を用いる。このため、タングステンシリサイド膜１８ａ、１８ｂの表面が露出した時点でエッチングは止まる。
【００４０】
即ち、このエッチバックでは、タングステンシリサイド膜１８ａ、１８ｂがマスクとして機能する。このため、タングステンシリサイド膜１８ｂの直下にあるブロック用シリコン酸化膜１０の表面が研削されることを防ぐことができる。その結果、ブロック用シリコン酸化膜１０直下にあるポリシリコン抵抗素子２０の表面が研削されることを防ぐことができる。
【００４１】
次に、図１０に示すように、フィールド酸化膜４上に形成されたタングステンシリサイド膜１８ｂとブロック用シリコン酸化膜１０とポリシリコン抵抗素子２０とサイドウォールスペーサー２８とを、パターニングされたホトレジスト３０で覆う。その後、トランジスタ形成領域であるＷＥＬＬ領域２内にイオン注入する。このように、ゲート電極１６及びサイドウォールスペーサー２８をマスクとして用いて、低濃度ソース・ドレイン２４と重畳する領域に、不純物濃度が１０20〜１０21ｃｍ-3程度の高濃度ソース・ドレイン３２を形成する。こうして、ＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造を有するＭＯＳトランジスタをＷＥＬＬ領域２に形成する。ここで、「高濃度」とは、前述した「低濃度ソース・ドレイン２４」の場合と比較して、ＷＥＬＬ領域２に注入するイオンの濃度が高いことを意味する。なお、高濃度ソース・ドレイン３２を形成する際には、低濃度ソース・ドレイン２４を形成した場合と比較して、ＷＥＬＬ領域２の表面から深い位置にまで注入する。
【００４２】
また、本実施の形態においては、サイドウォールスペーサー２８をマスクの一部として用いているので、当該イオン注入をセルフアラインで行うことができる。なお、セルフアラインとは、ある工程における領域の画定が、それ以前の工程における領域の画定パターンを利用して、マスク合わせ精度を要することなく行なわれる製造方法をいう。本実施の形態では、ゲート電極１６及びサイドウォールスペーサー２８がマスクの役割を果たしているので、パターニングされたホトレジスト等を利用することなく、セルフアラインでイオン注入を行うことができる。
【００４３】
次に、ＷＥＬＬ領域２の上方全面に層間絶縁膜３４を形成する。そして、この層間絶縁膜３４を選択的にエッチングし、層間絶縁膜３４内にポリシリコン抵抗素子２０の表面と接するようにコンタクトホール３６を形成する。
次に、図１１に示すように、各コンタクトホール３６内を、例えばスパッタリング法によりアルミニウムやチタン等で充填し、各コンタクトホール３６内に金属配線３８を形成する。これにより、ポリシリコン抵抗素子２０及びＭＯＳトランジスタは他の素子と電気的に接続することができる。
その後、必要に応じて多層金属配線の形成やパッシベーション膜の形成を行うことによりＭＯＳトランジスタとポリシリコン抵抗素子２０を同一基板（図１１では、ＷＥＬＬ領域２）上に備えた半導体装置が完成する。
【００４４】
このように、本発明の実施の形態によれば、サイドウォール用絶縁膜２６をエッチバックする際に、ポリシリコン抵抗素子２０の上方にはタングステンシリサイド膜１８ｂが形成されているので、ポリシリコン抵抗素子２０の上方におけるエッチングの進行をタングステンシリサイド膜１８ｂで止めることができる。つまり、エッチバックする際に、タングステンシリサイド膜１８ｂがマスクとして機能するため、タングステンシリサイド膜１８ｂ下にあるブロック用シリコン酸化膜１０とポリシリコン抵抗素子２０とが研削されることを抑制することができる。これにより、半導体基板の面内において、ポリシリコン抵抗素子２０の表面の削れ量を低減することができ、エッチング後においてもポリシリコン抵抗素子２０の厚さの均一性を良好に維持することができる。このため、ポリシリコン抵抗素子２０の抵抗値のばらつきを低減することができる。
【００４５】
また、このような方法であれば、ポリシリコン抵抗素子２０とタングステンシリサイド膜１８ｂとの間にはブロック用シリコン酸化膜１０が介在しており、ポリシリコン抵抗素子２０の上方にそのままタングステンシリサイド膜１８ｂを残しておいても、タングステンシリサイド膜１８ｂによるポリシリコン抵抗素子２０の低抵抗化を防ぐことができる。従って、例えば不純物のドーピング等により、ポリシリコン抵抗素子２０の抵抗値を所望の値に容易に設定することができる。
【００４６】
さらに、このような方法であれば、ゲート電極１６上のタングステンシリサイド膜１８ａと、ポリシリコン抵抗素子２０の上方のタングステンシリサイド膜１８ｂとは同一の工程で同時に形成しており、従来の技術と比べて工程数の増加がない。つまり、ポリシリコン抵抗素子２０を保護するためのマスク（例えば、図２３に示したマスク層など）を別途形成する必要がなく、マスク層を形成するためのリソグラフィー、エッチング、アッシングの３つの工程は必要ない。従って、工程数を増加させることなく、ポリシリコン抵抗素子２０の抵抗値のばらつきを低減することができる。
【００４７】
なお、本実施の形態では、例えば、抵抗素子形成領域が本発明の「第１の領域」に対応し、トランジスタ形成領域が本発明の「第２の領域」に対応し、フィールド酸化膜４が本発明の「第１の絶縁膜」に対応し、ゲート酸化膜６が本発明の「第２の絶縁膜」に対応し、ポリシリコン抵抗素子２０が本発明の「抵抗素子」に対応し、ブロック用シリコン酸化膜１０が本発明の「第３の絶縁膜」に対応し、ホトレジスト１４ａ、１４ｂが本発明の「マスクパターン」に対応し、タングステンシリサイド膜１８ａ、１８ｂが本発明の「合金膜」に対応し、サイドウォールスペーサー用絶縁膜２６が本発明の「第４の絶縁膜」に対応する。また、これらの中でも、タングステンシリサイド膜１８ｂが本発明の「第１の合金膜」に対応し、タングステンシリサイド膜１８ａが本発明の「第２の合金膜」に対応する。
【符号の説明】
【００４８】
１            半導体基板
２、１０２    ＷＥＬＬ領域
４、１０４    フィールド酸化膜
６、１０６    ゲート酸化膜
８、１０８    ポリシリコン膜
１０、１１０  ブロック用シリコン酸化膜
１２、１１２  タングステンシリサイド膜
１４ａ、１４ｂ、２２、３０、１１４、１２２、１３０      ホトレジスト
１６、１１６  ゲート電極
１８ａ、１８ｂ、１１８      タングステンシリサイド膜
２０、１２０  ポリシリコン抵抗素子
２４、１２４  低濃度ソース・ドレイン
２６、１２６  サイドウォールスペーサー用絶縁膜
２８、１２８  サイドウォールスペーサー
３２、１３２  高濃度ソース・ドレイン
３４、１３４  層間絶縁膜
３６、１３６  コンタクトホール
３８、１３８  金属配線
１４０        マスク層
【図１】
0005520102.tif 000002
【図２】
0005520102.tif 000003
【図３】
0005520102.tif 000004
【図４】
0005520102.tif 000005
【図５】
0005520102.tif 000006
【図６】
0005520102.tif 000007
【図７】
0005520102.tif 000008
【図８】
0005520102.tif 000009
【図９】
0005520102.tif 000010
【図１０】
0005520102.tif 000011
【図１１】
0005520102.tif 000012
【図１２】
0005520102.tif 000013
【図１３】
0005520102.tif 000014
【図１４】
0005520102.tif 000015
【図１５】
0005520102.tif 000016
【図１６】
0005520102.tif 000017
【図１７】
0005520102.tif 000018
【図１８】
0005520102.tif 000019
【図１９】
0005520102.tif 000020
【図２０】
0005520102.tif 000021
【図２１】
0005520102.tif 000022
【図２２】
0005520102.tif 000023
【図２３】
0005520102.tif 000024
【図２４】
0005520102.tif 000025