(57)【特許請求の範囲】
【請求項１】
入力信号が入力される入力ポートと、
第１および第２のインピーダンス調整回路と、
前記入力信号が、前記第１および第２のインピーダンス回路を介して、各ソースにそれぞれ供給される第１および第２のトランジスタと、
前記第１および第２のトランジスタにそれぞれ直列接続される第１および第２のカスコードトランジスタと、
前記第１および第２のカスコードトランジスタの各ドレインからの出力信号をそれぞれ出力する第１および第２の出力ポートと、
を備えるスプリッタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スプリッタ回路に関する。
【背景技術】
【０００２】
図３は、特許文献１に記載されているスプリッタ回路の回路図である。
図３に示される特許文献１のスプリッタ回路は、入力ポート８１に入力された信号を出力ポート８２および出力ポート８３に出力するスプリッタ回路である。このスプリッタ回路には、出力から入力へのフィードバック回路８４、８９が存在する。もし、これらのフィードバック回路がない場合は、入力整合回路を用いて所望の周波数で整合をとる必要があり、周波数特性が狭帯域となる。
【０００３】
しかし、図３のスプリッタ回路では、フィードバック回路８４、８９を用いることで、トランジスタ８６、９１の相互コンダクタンスGmに反比例して入力インピーダンスは低くなり、ゲート−ソース容量等の寄生容量の影響により実効的な相互コンダクタンスGmが下がる周波数帯域までは低インピーダンスが保たれる。それにより広帯域化を実現することができる。またフィードバック回路８４、８９による低い入力インピーダンスにより、入力電力信号は電流信号として伝播され、トランジスタ入力ゲート電圧振幅が抑えられ、高い線形性も得られる。
このように、特許文献１のスプリッタ回路では入出力間にフィードバック回路８４、８９を設けることにより、広帯域化および高い線形性を実現している。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−２６０９２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に記載のスプリッタ回路は、フィードバック回路８４、８９が存在するため、入力ポート８１−出力ポート８２間または入力ポート８１−出力ポート８３間において入出力間のアイソレーションの確保が困難となる。
また、入力信号はトランジスタ８６、９１のゲートに入力されるため、入力ポート８１の電圧信号に対し、出力ポート８２および８３の電圧信号が逆相信号となる。そのため、図４のようにトランジスタ８６、９１のゲート電圧が高いときにはドレイン電圧が下がり、ソース−ドレイン間のバイアスを確保することが困難となり、トランジスタの非線形性が顕著となるため、より高い線形性は望めない。
そこで、本発明は、スプリッタ回路において、入出力間の高いアイソレーションおよび高い線形性を実現することを目的とする。
【課題を解決するための手段】
【０００６】
上記問題を解決するために、本発明の一態様によれば、入力信号が入力される入力ポートと、第１および第２のインピーダンス調整回路と、前記入力信号が、前記第１および第２のインピーダンス回路を介して、各ソースにそれぞれ供給される第１および第２のトランジスタと、前記第１および第２のトランジスタにそれぞれ直列接続される第１および第２のカスコードトランジスタと、前記第１および第２のカスコードトランジスタの各ドレインからの出力信号をそれぞれ出力する第１および第２の出力ポートとを備えるスプリッタ回路が提供される。
【０００７】
この構成によれば、入出力間の高いアイソレーションおよび高い線形性を有するスプリッタ回路を実現することができる。
【発明の効果】
【０００８】
本発明の一態様によれば、入出力間の高いアイソレーションおよび高い線形性を有するスプリッタ回路を実現することができる。
【図面の簡単な説明】
【０００９】
【図１】本発明の一実施形態に係るスプリッタ回路の一例を示す回路図である。
【図２】本発明の一実施形態に係るスプリッタ回路におけるトランジスタのソース電圧とドレイン電圧の位相を示す図である。
【図３】特許文献１に記載のスプリッタ回路の回路図である。
【図４】特許文献１に記載のスプリッタ回路におけるトランジスタのゲート電圧とドレイン電圧の位相を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の実施形態について、図面を参照しながら説明する。以下の説明において参照する各図では、他の図と同等部分は同一符号によって示す。
図１は、本実施形態に係るスプリッタ回路の一例を示す回路図である。
入力ポート２１には、インピーダンス調整回路５、６およびソース回路７が接続されている。インピーダンス調整回路５はトランジスタ１のソースに接続され、インピーダンス調整回路６はトランジスタ３のソースに接続されている。ここで、ソース回路７は、例えばインダクタで構成され、トランジスタに電流バイアスを与えるためのものである。
【００１１】
トランジスタ１のゲートはゲートバイアス回路１０に接続され、トランジスタ３のゲートはゲートバイアス回路１３に接続されている。また、トランジスタ１のドレインはカスコードトランジスタ２のソースに接続され、カスコードトランジスタ２のゲートはバイアス回路９に接続されている。同様に、トランジスタ３のドレインはカスコードトランジスタ４のソースに接続され、カスコードトランジスタ４のゲートはバイアス回路１２に接続されている。
【００１２】
カスコードトランジスタ２のドレインは負荷回路８に接続されるとともに出力ポート３１へ接続されている。同様に、カスコードトランジスタ４のドレインは負荷回路１１に接続されるとともに出力ポート３２へ接続されている。
ここで、カスコードトランジスタ２および４は、出力インピーダンスを上げることでそれぞれトランジスタ１および３のドレインの電圧振幅を抑え線形性を向上させるとともに、入出力間のアイソレーションを向上させるためのものである。
【００１３】
次に、本実施形態に係るスプリッタ回路の動作について説明する。図１のスプリッタ回路１００は、入力ポート２１に入力された信号を出力ポート３１および出力ポート３２に出力するものである。スプリッタ回路１００において、トランジスタ１および３のソースからのインピーダンスは相互コンダクタンスGmに反比例するため、電流やトランジスタサイズを調整することで低インピーダンスに設定することができる。
【００１４】
インピーダンス調整回路５、６は、例えば抵抗で構成され、入力ポート２１への入力インピーダンスが所望の値になるよう調整するとともに、トランジスタ１、３のゲート−ソース間電圧振幅を抑え、線形性を向上させることができる。
このように、本実施形態のスプリッタ回路１００においては、入力ポート２１への入力インピーダンスは、トランジスタ１および３のソースから見える入力インピーダンスと、インピーダンス調整回路５および６によって決定され、低入力インピーダンスに設定される。
【００１５】
また、その入力インピーダンスは、トランジスタ１および３のソースからのインピーダンスにより低インピーダンスに設定されており、トランジスタ１および３の相互コンダクタンスGmに反比例するため、ゲート−ソース容量等の寄生容量の影響により実効的なGmが下がる周波数帯域までは低インピーダンスが保たれる。これにより広帯域化を実現することが可能である。
【００１６】
以上説明したように、本実施形態に係るスプリッタ回路１００は、フィードバック回路を必要としない構成とし、その低入力インピーダンスにより広帯域化を実現している。よって、入力ポート２１−出力ポート３１間または入力ポート２１−出力ポート３２間において、入出力間の高いアイソレーションを得ることができる。また、入出力間の高いアイソレーションの結果として、出力ポート３１−出力ポート３２間においては、高い出力ポート間のアイソレーションも実現することができる。
【００１７】
また、本実施形態に係るスプリッタ回路１００では、入力信号はトランジスタ１、３のソースに入力されるため、入力ポート２１の電圧信号に対し、出力ポート３１および３２の電圧信号が同相信号となる。そのため、図４のように入力信号がトランジスタのゲートに入力されることにより、入力ポートの電圧信号と出力ポートの電圧信号が逆相信号となっていた従来の構成と比較して、本実施形態のスプリッタ回路１００では、図２に示されるように、ソース電圧とドレイン電圧は同相信号になり、動作時のトランジスタ１、３のソース−ドレイン間のバイアス条件が緩和され、線形性をさらに改善することができる。
【００１８】
なお、図１に示されるスプリッタ回路１００では、トランジスタ１および３にそれぞれ接続されるカスコードトランジスタ２および４を備えているが、これらは必須の構成ではない。トランジスタ１および３の各ドレインからの出力信号が、それぞれ出力ポート３１および３２から出力されるようになっていてもよい。
本発明の範囲は、図示され記載された例示的な実施形態に限定されるものではなく、本発明が目的とするものと均等な効果をもたらすすべての実施形態をも含む。さらに、本発明の範囲は、すべての開示されたそれぞれの特徴のうち特定の特徴のあらゆる所望する組み合わせによって画されうる。
【符号の説明】
【００１９】
１、３  トランジスタ
２、４  カスコードトランジスタ
５、６  インピーダンス調整回路
７  ソース回路
８、１１  負荷回路
９、１２  バイアス回路
１０、１３  ゲートバイアス回路
２１  入力ポート
３１、３２  出力ポート
８１  入力ポート
８２、８３  出力ポート
８４、８９  フィードバック回路
８５、９０  容量素子
８６、９１  トランジスタ
８７、９２  ゲートバイアス回路
８８  電源
９３、９４  ドレインバイアス回路
９５、９６  インダクタ
９７、９８  ダイオード
９９  抵抗素子
１００  スプリッタ回路
【図１】
0005592334.tif 000002
【図２】
0005592334.tif 000003
【図３】
0005592334.tif 000004
【図４】
0005592334.tif 000005