(57)【特許請求の範囲】
【請求項１】
不純物を含んだ第１ポリシリコン層からなる第１抵抗素子と、
前記第１ポリシリコン層と同一面上に設けられ、前記第１ポリシリコン層と不純物量が同じ第２ポリシリコン層からなる第２抵抗素子と、
前記第１ポリシリコン層と同一面上に設けられ、前記第１ポリシリコン層と不純物量が同じ第３ポリシリコン層からなる第３抵抗素子と、
前記第１抵抗素子、前記第２抵抗素子、及び前記第３抵抗素子を覆って設けられている第１層間絶縁層と、
前記第１層間絶縁層上に、前記第１層間絶縁層を介して前記第２抵抗素子を覆って設けられている第１金属層と、
前記第１層間絶縁層を介して前記第１抵抗素子、前記第２抵抗素子、及び前記第３抵抗素子を覆うと共に、前記第１金属層を覆って設けられている第２層間絶縁層と、
前記第２層間絶縁層上に、前記第１層間絶縁層及び前記第２層間絶縁層を介して前記第３抵抗素子を覆って設けられている第２金属層と、
を備え、
前記第１金属層は、前記第１層間絶縁層と直接接していることを特徴とする半導体装置。
【請求項２】
不純物を含んだ第１ポリシリコン層からなる第１抵抗素子と、
前記第１ポリシリコン層と同一面上に設けられ、前記第１ポリシリコン層と不純物量が同じ第２ポリシリコン層からなる第２抵抗素子と、
前記第１抵抗素子及び前記第２抵抗素子を覆って設けられている第１層間絶縁層と、
前記第１層間絶縁層上に、前記第１層間絶縁層を介して前記第１抵抗素子を覆って設けられている第１金属層と、
前記第１層間絶縁層を介して前記第１抵抗素子及び前記第２抵抗素子を覆うと共に、前記第１金属層を覆って設けられている第２層間絶縁層と、
前記第２層間絶縁層上に、前記第１層間絶縁層及び前記第２層間絶縁層を介して前記第２抵抗素子を覆って設けられている第２金属層と、
を備え、
前記第１金属層は、前記第１層間絶縁層と直接接していることを特徴とする半導体装置。
【請求項３】
同一面上に、第１ポリシリコン層、第２ポリシリコン層、及び第３ポリシリコン層を形成するポリシリコン層形成工程と、
前記第１ポリシリコン層、前記第２ポリシリコン層、及び前記第３ポリシリコン層に、同一条件で不純物をそれぞれ注入し、不純物を含んだ第１ポリシリコン層からなる第１抵抗素子、前記第１ポリシリコン層と不純物量が同じ第２ポリシリコン層からなる第２抵抗素子、及び前記第１ポリシリコン層と不純物量が同じ第３ポリシリコン層からなる第３抵抗素子を形成する抵抗素子形成工程と、
前記第１抵抗素子、前記第２抵抗素子、及び前記第３抵抗素子を覆うように、第１層間絶縁層を形成する第１層間絶縁層形成工程と、
前記第１層間絶縁層上に、前記第１層間絶縁層を介して前記第２抵抗素子を覆うように、第１金属層を形成する第１金属層形成工程と、
前記第１層間絶縁層を介して前記第１抵抗素子、前記第２抵抗素子、及び前記第３抵抗素子を覆うと共に、前記第１金属層を覆うように、第２層間絶縁層を形成する第２層間絶縁層形成工程と、
前記第２層間絶縁層上に、前記第１層間絶縁層及び前記第２層間絶縁層を介して前記第３抵抗素子を覆うように、第２金属層を形成する第２金属層形成工程と、
を有し、
前記第１金属層形成工程は、前記第１金属層を前記第１層間絶縁層と直接接して形成する工程であることを特徴とする半導体装置の製造方法。
【請求項４】
同一面上に、第１ポリシリコン層及び第２ポリシリコン層を形成するポリシリコン層形成工程と、
第１ポリシリコン層及び第２ポリシリコン層に、同一条件で不純物をそれぞれ注入し、不純物を含んだ第１ポリシリコン層からなる第１抵抗素子と前記第１ポリシリコン層と不純物量が同じ第２ポリシリコン層からなる第２抵抗素子とを形成する抵抗素子形成工程と、
前記第１抵抗素子及び前記第２抵抗素子を覆うように、第１層間絶縁層を形成する第１層間絶縁層形成工程と、
前記第１層間絶縁層上に、前記第１層間絶縁層を介して前記第１抵抗素子を覆うように、第１金属層を形成する第１金属層形成工程と、
前記第１層間絶縁層を介して前記第１抵抗素子及び前記第２抵抗素子を覆うと共に、前記第１金属層を覆うように、第２層間絶縁層を形成する第２層間絶縁層形成工程と、
前記第２層間絶縁層上に、前記第１層間絶縁層及び前記第２層間絶縁層を介して前記第２抵抗素子を覆うように、第２金属層を形成する第２金属層形成工程と、
を有し、
前記第１金属層形成工程は、前記第１金属層を前記第１層間絶縁層と直接接して形成する工程であることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置、及びその製造方法に関するものである。
【背景技術】
【０００２】
従来、半導体装置において、その集積回路に抵抗素子を形成する場合、例えば、ポリシリコン層を形成した後、そのポリシリコン層に不純物を注入することで抵抗調整を行って、抵抗素子を形成している（例えば特許文献１）。そして、ポリシリコン層の不純物量により、抵抗値が制御される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】２００５−１４２５３１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、ポリシリコン層の抵抗値は。注入される（打ち込まれる）不純物の量により制御されることから、異なる抵抗値を持つ抵抗素子を作製する場合には、不純物注入用のマスク（所謂インプラマスク）を、目的とする抵抗値毎に準備し、それぞれの不純物注入用のマスクを用いて、異なる不純物量となるように、不純物をポリシリコン層に注入しなければならないのが現状で、コストが掛かってしまうのが現状である。
【０００５】
そこで、本発明の課題は、同一の不純物量の複数のポリシリコン層からなるが、異なる抵抗値を持つ複数の抵抗素子を有する半導体装置を提供することである。
そして、当該半導体装置を、簡易且つ低コストで得られる半導体装置の製造方法を提供することである。
【課題を解決するための手段】
【０００６】
上記課題は、以下の手段により解決される。即ち、
本発明の半導体装置は、
不純物を含んだ第１ポリシリコン層からなる第１抵抗素子と、
前記第１ポリシリコン層と同一面上に設けられ、前記第１ポリシリコン層と不純物量が同じ第２ポリシリコン層からなる第２抵抗素子と、
前記第１ポリシリコン層と同一面上に設けられ、前記第１ポリシリコン層と不純物量が同じ第３ポリシリコン層からなる第３抵抗素子と、
前記第１抵抗素子、前記第２抵抗素子、及び前記第３抵抗素子を覆って設けられている第１層間絶縁層と、
前記第１層間絶縁層上に、前記第１層間絶縁層を介して前記第２抵抗素子を覆って設けられている第１金属層と、
前記第１層間絶縁層を介して前記第１抵抗素子、前記第２抵抗素子、及び前記第３抵抗素子を覆うと共に、前記第１金属層を覆って設けられている第２層間絶縁層と、
前記第２層間絶縁層上に、前記第１層間絶縁層及び前記第２層間絶縁層を介して前記第３抵抗素子を覆って設けられている第２金属層と、
を備え、
前記第１金属層は、前記第１層間絶縁層と直接接していることを特徴とする半導体装置である。
【０００７】
また、本発明の半導体装置の製造方法は、
同一面上に、第１ポリシリコン層、第２ポリシリコン層、及び第３ポリシリコン層を形成するポリシリコン層形成工程と、
前記第１ポリシリコン層、前記第２ポリシリコン層、及び前記第３ポリシリコン層に、同一条件で不純物をそれぞれ注入し、不純物を含んだ第１ポリシリコン層からなる第１抵抗素子、前記第１ポリシリコン層と不純物量が同じ第２ポリシリコン層からなる第２抵抗素子、及び前記第１ポリシリコン層と不純物量が同じ第３ポリシリコン層からなる第３抵抗素子を形成する抵抗素子形成工程と、
前記第１抵抗素子、前記第２抵抗素子、及び前記第３抵抗素子を覆うように、第１層間絶縁層を形成する第１層間絶縁層形成工程と、
前記第１層間絶縁層上に、前記第１層間絶縁層を介して前記第２抵抗素子を覆うように、第１金属層を形成する第１金属層形成工程と、
前記第１層間絶縁層を介して前記第１抵抗素子、前記第２抵抗素子、及び前記第３抵抗素子を覆うと共に、前記第１金属層を覆うように、第２層間絶縁層を形成する第２層間絶縁層形成工程と、
前記第２層間絶縁層上に、前記第１層間絶縁層及び前記第２層間絶縁層を介して前記第３抵抗素子を覆うように、第２金属層を形成する第２金属層形成工程と、
を有し、
前記第１金属層形成工程は、前記第１金属層を前記第１層間絶縁層と直接接して形成する工程であることを特徴とする半導体装置の製造方法である。
【発明の効果】
【０００８】
本発明によれば、同一の不純物量の複数のポリシリコン層からなるが、異なる抵抗値を持つ複数の抵抗素子を有する半導体装置を提供することができる。
そして、本発明によれば、当該半導体装置を、簡易且つ低コストで得られる半導体装置の製造方法を提供することができる。
【図面の簡単な説明】
【０００９】
【図１】第１実施形態に係る半導体装置を示す概略平面図である。
【図２】第１実施形態に係る半導体装置を示す概略断面図である。
【図３】第１実施形態に係る半導体装置を示す概略断面図である。
【図４】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図５】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図６】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図７】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図８】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図９】第１実施形態に係る半導体装置の製造方法を示す工程図である。
【図１０】ポリシリコン層からなる抵抗素子上に、これを覆うように層間絶縁層を介して金属層を形成したとき、抵抗素子の抵抗上昇が生じることを示すグラフである。
【図１１】第２実施形態に係る半導体装置を示す概略平面図である。
【図１２】第２実施形態に係る半導体装置を示す概略断面図である。
【図１３】第２実施形態に係る半導体装置を示す概略断面図である。
【図１４】第２実施形態に係る半導体装置の製造方法を示す工程図である。
【図１５】第２実施形態に係る半導体装置の製造方法を示す工程図である。
【発明を実施するための形態】
【００１０】
以下、本発明の一例の実施形態について図面を参照しつつ説明する。なお、実質的に同様の機能を有する部材には、全図面を通して同じ符号を付与し、重複する説明は省略する場合がある。
【００１１】
（第１実施形態）
図１は、第１実施形態に係る半導体装置を示す概略平面図である。図２は、第１実施形態に係る半導体装置を示す概略断面図である。図３は、第１実施形態に係る半導体装置を示す概略断面図である。
なお、図２は、図１のＡ−Ａ概略断面図を示す。図３（Ｂ１）は、図１のＢ１−Ｂ１概略断面図を示し、図３（Ｂ２）は、図１のＢ２−Ｂ２概略断面図を示し、図３（Ｂ３）は、図１のＢ３−Ｂ３概略断面図を示す。
【００１２】
第１実施形態に係る半導体装置１０１は、図１〜３に示すように、半導体基板４０（例えばシリコン基板）の同一面上に、帯状の第１ポリシリコン層１０Ａからなる第１抵抗素子１０と、帯状の第２ポリシリコン層２０Ａからなる第２抵抗素子２０と、帯状の第３ポリシリコン層３０Ａからなる第３抵抗素子３０と、が設けられている。
【００１３】
第１抵抗素子１０を構成する第１ポリシリコン層１０Ａと、第２抵抗素子２０を構成する第２ポリシリコン層２０Ａと、第３抵抗素子３０を構成する第３ポリシリコン層３０Ａは、共に抵抗調整のために不純物をイオンインプラにより導入し、互いにインプラされる不純物の量(インプラドーズ量)が同等（インプラドーズ量が±１．５％以内であれば同等とみなす。）となっている。
【００１４】
また、半導体基板４０（例えばシリコン基板）上には、第１抵抗素子１０、第２抵抗素子２０、及び第３抵抗素子３０を覆うように、第１層間絶縁層４１が形成されている。
【００１５】
第１層間絶縁層４１には、第１抵抗素子１０の長手方向の両端部と電気的な接続を図るためのコンタクトを取る２つのコンタクトホール１６が貫通するように設けられている。コンタクトホール１６の内部には、金属材料１２（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）が埋め込まれている。そして、金属材料１２と接続するように、第１層間絶縁層４１上には、配線層１３が設けられている。
【００１６】
同様に、第１層間絶縁層４１には、第２抵抗素子２０の長手方向の両端部と電気的な接続を図るためのコンタクトを取る２つのコンタクトホール２６が貫通するように設けられている。コンタクトホール２６の内部には、金属材料２２（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）が埋め込まれている。そして、金属材料２２と接続するように、第１層間絶縁層４１上には、配線層２３が設けられている。
【００１７】
同様に、第１層間絶縁層４１には、第３抵抗素子３０の長手方向の両端部と電気的な接続を図るためのコンタクトを取る２つのコンタクトホール３６が貫通するように設けられている。コンタクトホール３６の内部には、金属材料３２（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）が埋め込まれている。そして、金属材料３２と接続するように、第１層間絶縁層４１上には、配線層３３が設けられている。
【００１８】
なお、これら配線層１３，２３，３３は、例えば、第１層間絶縁層４１上であって、第１抵抗素子１０〜第３抵抗素子３０における各コンタクトホールが設けられている長手方向両端部に挟まれた領域以外の領域上に延在するように設けられている。
【００１９】
また、第１層間絶縁層４１上には、第１層間絶縁層４１を介して、第２抵抗素子２０のみを覆うように、第１金属層２１（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の層）が設けられている。
具体的には、第１金属層２１は、例えば、第２抵抗素子２０において、コンタクトホール２６が設けられている長手方向両端部に挟まれた領域であって、抵抗素子として機能する領域上を覆うように設けられている。また、第１金属層２１は、その幅が第２抵抗素子２０（第２ポリシリコン層２０Ａ）よりも幅広で、第１層間絶縁層４１を介して、第２抵抗素子２０のみを覆うように、設けられている。つまり、第１金属層２１は、各層の積層方向に投影したとき、第２抵抗素子２０において、コンタクトホール２６が設けられている長手方向両端部に挟まれた領域と重なるように設けられている。
そして、第１金属層２１は、第１抵抗素子１０（第１ポリシリコン層１０Ａ）及び第３抵抗素子３０（第３ポリシリコン層３０Ａ）上には覆われないように、設けられている。
第１金属層２１は、配線層１３，２３，３３とは独立して設けられている。
また、第１金属層２１は、配線層１３，２３，３３と同じ材料で構成されていてもよいし、異なっていてもよい。
【００２０】
また、第１層間絶縁層４１上には、第１金属層２１と共に、配線層１３，２３，３３を覆うように、第２層間絶縁層４２が設けられている。つまり、第２層間絶縁層４２は、第１層間絶縁層４１を介して第１抵抗素子１０、第２抵抗素子２０、及び第３抵抗素子３０を覆うと共に、第１金属層２１、及び配線層１３，２３，３３を覆うように設けられている。
【００２１】
第２層間絶縁層４２には、２つの配線層１３（第１抵抗素子１０と電気的に接続した配線層１３）と電気的な接続を図るためのコンタクトを取るコンタクトホール１７がそれぞれ貫通するように設けられている。コンタクトホール１７の内部には、金属材料１４（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）が埋め込まれている。そして、金属材料１４と接続するように、第２層間絶縁層４２上には、配線層１５が設けられている。
【００２２】
同様に、第２層間絶縁層４２には、２つの配線層２３（第２抵抗素子２０と電気的に接続した配線層２３）と電気的な接続を図るためのコンタクトを取るコンタクトホール２７がそれぞれ貫通するように設けられている。コンタクトホール２７の内部には、金属材料２４（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）が埋め込まれている。そして、金属材料２４と接続するように、第２層間絶縁層４２上には、配線層２５が設けられている。
【００２３】
同様に、第１層間絶縁層４１には、２つの配線層３３（第３抵抗素子３０と電気的に接続した配線層３３）と電気的な接続を図るためのコンタクトを取るコンタクトホール３７がそれぞれ貫通するように設けられている。コンタクトホール３７の内部には、金属材料３４（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）が埋め込まれている。そして、金属材料３４と接続するように、第２層間絶縁層４２上には、配線層３５が設けられている。
【００２４】
なお、これら配線層１５、２５、３５は、例えば、第２層間絶縁層４２上であって、第１抵抗素子１０〜第３抵抗素子３０における各コンタクトホールが設けられている長手方向両端部に挟まれた領域以外の領域上に延在するように設けられている。
【００２５】
また、第２層間絶縁層４２上には、第１層間絶縁層４１及び第２層間絶縁層４２を介して、第３抵抗素子３０のみを覆うように、第２金属層３１（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の層）が設けられている。
具体的には、第２金属層３１は、例えば、第３抵抗素子３０において、コンタクトホール３６が設けられている長手方向両端部に挟まれた領域であって、抵抗素子として機能する領域上を覆うように設けられている。また、第２金属層３１は、その幅が第３抵抗素子３０（第３ポリシリコン層３０Ａ）よりも幅広で、第１層間絶縁層４１及び第２層間絶縁層４２を介して、第３抵抗素子３０のみを覆うように、設けられている。つまり、第２金属層３１は、各層の積層方向に投影したとき、第３抵抗素子３０において、コンタクトホール３６が設けられている長手方向両端部に挟まれた領域と重なるように設けられている。
そして、第２金属層３１は、第１抵抗素子１０（第１ポリシリコン層１０Ａ）及び第２抵抗素子２０（第２ポリシリコン層２０Ａ）上には覆われないように、設けられている。
第２金属層３１は、配線層１５、２５、３５とは独立して設けられている。
また、第１金属層２１は、配線層１５、２５、３５と同じ材料で構成されていてもよいし、異なっていてもよい。
【００２６】
なお、第２層間絶縁層４２上には、層間絶縁層や、これに形成するコンタクトホールや配線層等がさらに設けられてもよいが、図示を省略する。
【００２７】
次に、第１実施形態に係る半導体装置の製造方法について説明する。
図４〜９は、第１実施形態に係る半導体装置の製造方法を示す工程図である。
なお、図４〜図５は、図１のＢ１−Ｂ１断面図に相当する工程図である。図６〜図７は、図１のＢ２−Ｂ２断面図に相当する工程図である。図８〜図９は、図１のＢ３−Ｂ３断面図に相当する工程図である。
【００２８】
まず、図４（Ａ）、図６（Ａ）及び図８（Ａ）に示すように、半導体基板４０（例えばシリコン基板）を準備する。そして、半導体基板４０上の所定領域に、減圧化学気相成長法（ＬＰ−ＣＶＤ）によりポリシリコンを堆積させて層状に形成した後、これをホトリソグラフィ法およびエッチング法によりパターニングし、帯状の第１ポリシリコン層１０Ａと、帯状の第２ポリシリコン層２０Ａと、帯状の第３ポリシリコン層３０Ａと、を形成する。
【００２９】
次に、図４（Ｂ）、図６（Ｂ）及び図８（Ｂ）に示すように、半導体基板４０上にホトリソグラフィ法およびエッチング法によりパターニングして所定の開口を持つレジスト層を形成した後、これをマスク（インプラマスク）として、帯状の第１ポリシリコン層１０Ａ、帯状の第２ポリシリコン層２０Ａ、及び帯状の第３ポリシリコン層３０Ａに対して、不純物（不純物イオン：例えばリンイオン（Ｐ+）等）を注入する。この不純物注入は、一回を行われ、各ポリシリコン層に対して同一条件で行われる。
これにより、第１ポリシリコン層１０Ａからなる第１抵抗素子１０と、第２ポリシリコン層２０Ａからなる第２抵抗素子２０と、第３ポリシリコン層３０Ａからなる第３抵抗素子３０と、が同時に形成される。これら各抵抗素子は、この状態では、同じ不純物量で不純物を含み、同じ抵抗値を持つ各ポリシリコン層から構成されている。
【００３０】
次に、図４（Ｃ）、図６（Ｃ）及び図８（Ｃ）に示すように、半導体基板４０上に、第１抵抗素子１０（第１ポリシリコン層１０Ａ）、第２抵抗素子２０（第２ポリシリコン層２０Ａ）、及び第３抵抗素子３０（第３ポリシリコン層３０Ａ）を覆うように、例えば、気相成長法により、例えば、リン含有シリコン酸化層（ＰＳＧ層）等の第１層間絶縁層４１を形成する。
【００３１】
次に、図４（Ｄ）、図６（Ｄ）及び図８（Ｄ）に示すように、第１層間絶縁層４１に、第１抵抗素子（第１ポリシリコン層１０Ａ）の長手方向の両端部とコンタクトが図れるように、ホトリソグラフィ法およびエッチング法により、コンタクトホール１６を形成する。
これと同時に、第１層間絶縁層４１に、第２抵抗素子（第２ポリシリコン層２０Ａ）の長手方向の両端部とコンタクトが図れるようにホトリソグラフィ法およびエッチング法によりコンタクトホール２６を形成すると共に、第３抵抗素子（第３ポリシリコン層３０Ａ）の長手方向の両端部とコンタクトが図れるようにホトリソグラフィ法およびエッチング法によりコンタクトホール３６を形成する。
【００３２】
次に、図４（Ｅ）、図６（Ｅ）及び図８（Ｅ）に示すように、第１層間絶縁層４１に形成されたコンタクトホール１６，２６，３６に、化学気相成長法（ＣＶＤ法）や、スパッタリング法等により、金属材料１２，２２，３２（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）をそれぞれ埋め込むと共に、第１層間絶縁層４１上に金属材料（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）を堆積させ層状に形成した後、第１層間絶縁層４１上に堆積した層状の金属材料をホトリソグラフィ法およびエッチング法によりパターニングし、配線層１３、２３、３３を形成する。
ここで、第１層間絶縁層４１上に堆積した層状の金属材料のパターニングの際には、第１層間絶縁層４１を介して第２抵抗素子２０のみを覆う領域も残存させるように、当該パターニングを行い、残存した層状の金属材料を第１金属層２１とする。
【００３３】
次に、図５（Ｆ）、図７（Ｆ）及び図９（Ｆ）に示すように、第１層間絶縁層４１上に、第１金属層２１と共に、配線層１３、２３、３３を覆うように、例えば、気相成長法により、例えば、リン含有シリコン酸化層（ＰＳＧ層）等の第２層間絶縁層４２を形成する。
【００３４】
次に、図５（Ｇ）、図７（Ｇ）及び図９（Ｇ）に示すように、第２層間絶縁層４２に、２つの配線層１３（第１抵抗素子１０と電気的に接続した配線層１３）と電気的な接続を図れるように、ホトリソグラフィ法およびエッチング法により、コンタクトホール１７を形成する。
これと同時に、第１層間絶縁層４１に、２つの配線層２３（第２抵抗素子２０と電気的に接続した配線層２３）とコンタクトが図れるようにホトリソグラフィ法およびエッチング法によりコンタクトホール２７を形成すると共に、２つの配線層３３（第３抵抗素子３０と電気的に接続した配線層３３）とコンタクトが図れるようにホトリソグラフィ法およびエッチング法によりコンタクトホール３７を形成する。
【００３５】
次に、図５（Ｈ）、図７（Ｈ）及び図９（Ｈ）に示すように、第２層間絶縁層４２に形成されたコンタクトホール１７，２７，３７に、化学気相成長法（ＣＶＤ法）や、スパッタリング法等により、金属材料１４，２４，３４（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）をそれぞれ埋め込むと共に、第２層間絶縁層４２上に金属材料（例えばタングステン（Ｗ）、銅（Ｃｕ）等）を堆積させ層状に形成した後、第２層間絶縁層４２上に堆積した層状の金属材料をホトリソグラフィ法およびエッチング法によりパターニングし、配線層１５，２５，３５を形成する。
ここで、第２層間絶縁層４２上に堆積した層状の金属材料のパターニングの際には、第１層間絶縁層４１及び第２層間絶縁層４２を介して第３抵抗素子３０のみを覆う領域も残存させるように、当該パターニングを行い、残存した層状の金属材料を第２金属層３１とする。
【００３６】
なお、その後、必要に応じて、第２層間絶縁層４２上に、層間絶縁層を形成し、コンタクトホール、配線層等がさらに形成してもよい。
【００３７】
上記工程を経て、本実施形態に係る半導体装置１０１は製造される。
【００３８】
以上説明した第１実施形態に係る半導体装置１０１は、不純物を含んだ第１ポリシリコン層１０Ａからなる第１抵抗素子１０と、第１ポリシリコン層１０Ａと同一面上に設けられ、第１ポリシリコン層１０Ａと不純物量が同じ第２ポリシリコン層２０Ａからなる第２抵抗素子と、備えている。
そして、第１金属層２１が、第１層間絶縁層４１を介して第２ポリシリコン層２０Ａ（第２抵抗素子２０）を覆って、当該第１層間絶縁層４１上に設けられている。
この第２ポリシリコン層２０Ａ（第２抵抗素子２０）上に、第１層間絶縁層４１を介して第１金属層２１が形成されると、当該第２ポリシリコン層２０Ａ（第２抵抗素子２０）には圧縮方向に応力が加わる。ポリシリコンに対して、圧縮方向に応力が加わると、キャリアが電子であるときには電子移動度が小さくなり、その結果、第２抵抗素子２０（第２ポリシリコン層２０Ａ）の抵抗値が上昇することとなる。
【００３９】
ここで、図１０に、ポリシリコン層からなる抵抗素子上に、これを覆うように層間絶縁層を介して金属層を形成したとき、抵抗素子の抵抗上昇が生じることを示すグラフを示す。図１０に示されるように、ポリシリコン層からなる抵抗素子上に、これを覆うように層間絶縁層を介して金属層を形成すると、約２０％以上抵抗が上昇することがわかる。
なお、図１０では、ポリシリコン層として厚み０．２μｍ、幅２．０μｍ、長さ４０．０μｍのもの、層間絶縁層として厚み０．８μｍのＳｉＯ２層、金属層として厚み０．４μｍのＡｌ層を適用した場合のグラフである。
【００４０】
このように、ポリシリコン層の不純物量が同じであっても、第１抵抗素子１０と第２抵抗素子２０とでは抵抗値が異なる抵抗素子となる。
【００４１】
また、本実施形態に係る半導体装置１０１では、さらに、第１抵抗素子１０及び第２抵抗素子２０に加え、第１ポリシリコン層１０Ａと同一面上に設けられ、第１ポリシリコン層１０Ａと不純物量が同じ第３ポリシリコン層３０Ａからなる第３抵抗素子３０を有してる。
そして、第２金属層３１が、第１層間絶縁層４１及び第２層間絶縁層４２を介して第３ポリシリコン層３０Ａ（第３抵抗素子３０）を覆って、当該第２層間絶縁層４２上に設けられている。
この第３ポリシリコン層３０Ａ（第３抵抗素子３０）上に、第１層間絶縁層４１及び第２層間絶縁層４２を介して第２金属層３１が形成されると、上記同様に、当該第３ポリシリコン層３０Ａ（第３抵抗素子３０）には圧縮方向に応力が加わり、第３ポリシリコン層３０Ａ（第３抵抗素子３０）の抵抗値が上昇することとなる。
ここで、第２金属層３１により第３ポリシリコン層３０Ａ（第３抵抗素子３０）には圧縮方向に加わる応力は、第１金属層２１により第２ポリシリコン層２０Ａ（第２抵抗素子２０）には圧縮方向に加わる応力よりも小さくなる。これは、第２金属層３１と第３ポリシリコン層３０Ａ（第３抵抗素子３０）との間に第１層間絶縁層４１及び第２層間絶縁層４２の２層が介在するのに対して、第１金属層２１と第２ポリシリコン層２０Ａ（第２抵抗素子２０）との間に第１層間絶縁層４１の１層のみが介在することから、第２層間絶縁層４２が介在する分、第２金属層３１により第３ポリシリコン層３０Ａ（第３抵抗素子３０）には圧縮方向に加わる応力が軽減されるためである。
このため、第３抵抗素子３０（第３ポリシリコン層３０Ａ）の抵抗値上昇は、第２抵抗素子２０（第２ポリシリコン層２０Ａ）の抵抗値上昇に比べ、低くなる。
【００４２】
このように、ポリシリコン層の不純物量が同じであっても、第１抵抗素子１０、第２抵抗素子２０、及び第３抵抗素子では、互いに抵抗値が異なり、しかも、第２抵抗素子２０、第３抵抗素子、及び第１抵抗素子１０の順で抵抗値が高い抵抗素子となる。
【００４３】
したがって、本実施形態に係る半導体装置１０１は、同一の不純物量の複数のポリシリコン層からなるが、異なる抵抗値を持つ複数の抵抗素子を有する半導体装置となる。
【００４４】
また、本実施形態に係る半導体装置１０１では、第１金属層２１や、第２金属層３１を、目的とする抵抗素子を覆うように層間絶縁層を介して形成することで、異なる抵抗値を持つ複数の抵抗素子を形成できることから、異なる抵抗値を持つ複数の抵抗素子を有する半導体装置を簡易且つ低コストで製造できる。
【００４５】
なお、本実施形態に係る半導体装置１０１ではポリシリコン層からなる抵抗素子を３つ設けた場合を説明したが、これに限られず、例えば、抵抗素子を４つ以上設けた形態であってもよい。抵抗素子を４つ以上設けた形態であっても、上記構成を繰り返すことで、同様に、異なる抵抗値を持つ複数の抵抗素子を有する半導体装置となる。
【００４６】
また、本実施形態に係る半導体装置１０１では、配線層と金属層とを別途、独立して形成した形態を説明したが、これに限られず、配線層が金属層を兼ねた形態であってもよい。
【００４７】
また、本実施形態に係る半導体装置１０１では抵抗素子上に層間絶縁層を介して金属層が形成されない第１抵抗素子１０を設けた形態を説明したが、これに限られず、当該第１抵抗素子１０を設けない形態、即ち、全ての抵抗素子上に層間絶縁層を介して金属層が形成された形態であってもよい。
本形態では、全ての抵抗素子上に層間絶縁層を介して金属層が形成されるので、全ての金属層を形成した後、さらに、それを覆うように層間絶縁層を形成した場合、当該層間絶縁層上に形成する配線層は、その形成領域の制約がなくなる。
これは、層間絶縁層を介して金属層が形成されていない抵抗素子上に、層間絶縁層を介して、金属層と同種の材料から構成される配線層を無作為に形成して、当該抵抗素子上に形成してしまうと、当該抵抗素子の抵抗値が上昇していまい、目的とする抵抗値が得られないのに対して、金属層が形成された抵抗素子上であれば、当該抵抗素子（ポリシリコン層）に掛かる当該金属層による応力が大部分を占めることから、さらにその上に層間絶縁層を介して配線層が形成されても、当該配線層による応力の影響が少なく、当該抵抗素子の抵抗値上昇が生じ難くなるためのである。
【００４８】
（第２実施形態）
図１１は、第２実施形態に係る半導体装置を示す概略平面図である。図１２は、第２実施形態に係る半導体装置を示す概略断面図である。図１３は、第２実施形態に係る半導体装置を示す概略断面図である。
なお、図１２は、図１１のＣ−Ｃ概略断面図を示す。図１３（Ｄ）は、図１１のＤ１−Ｄ１、又はＤ２−Ｄ２概略断面図を示す。
【００４９】
第２実施形態に係る半導体装置１０２は、図１１〜１３に示すように、半導体基板４０（例えばシリコン基板）の同一面上に、帯状の第１ポリシリコン層５０Ａからなる第１抵抗素子５０と、帯状の第２ポリシリコン層６０Ａからなる第２抵抗素子６０と、が設けられている。
【００５０】
第１抵抗素子５０を構成する第１ポリシリコン層５０Ａと、第２抵抗素子６０を構成する第２ポリシリコン層６０Ａと、共に抵抗調整のために不純物（不純物イオン：例えばリンイオン（Ｐ+）等）を含んでいる。
第１抵抗素子５０を構成する第１ポリシリコン層５０Ａと、第２抵抗素子６０を構成する第２ポリシリコン層６０Ａと、は、互いに不純物の量（不純物濃度）が同等であってもよいし、異なってもよく、互いに目的とする抵抗値となるように不純物を含んでいる。
【００５１】
また、半導体基板４０（例えばシリコン基板）上には、第１抵抗素子５０、及び第２抵抗素子６０を覆うように、第１層間絶縁層４１が形成されている。
【００５２】
第１層間絶縁層４１には、第１抵抗素子５０の長手方向の両端部と電気的な接続を図るためのコンタクトを取る２つのコンタクトホール５６が貫通するように設けられている。コンタクトホール５６の内部には、金属材料５２（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）が埋め込まれている。そして、金属材料５２と接続するように、第１層間絶縁層４１上には、配線層５３が設けられている。
【００５３】
同様に、第１層間絶縁層４１には、第２抵抗素子６０の長手方向の両端部と電気的な接続を図るためのコンタクトを取る２つのコンタクトホール６６が貫通するように設けられている。コンタクトホール６６の内部には、金属材料６２（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）が埋め込まれている。そして、金属材料６２と接続するように、第１層間絶縁層４１上には、配線層６３が設けられている。
【００５４】
なお、これら配線層５３、６３は、例えば、第１層間絶縁層４１上であって、第１抵抗素子５０〜第２抵抗素子６０における各コンタクトホールが設けられている長手方向両端部に挟まれた領域以外の領域上に延在するように設けられている。
【００５５】
また、第１層間絶縁層４１上には、第１層間絶縁層４１を介して、第１抵抗素子５０及び第２抵抗素子６０のみを覆うように、金属層５１，６１（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等の層）がそれぞれ設けられている。
具体的には、金属層５１，６１は、例えば、第１抵抗素子５０及び第２抵抗素子６０において、各コンタクトホール５６，６６が設けられている長手方向両端部に挟まれた領域であって、抵抗素子として機能する領域上をそれぞれ覆うように設けられている。また、金属層５１，６１は、その幅が第１抵抗素子５０（第１ポリシリコン層５０Ａ）及び第２抵抗素子６０よりも幅広で、第１層間絶縁層４１を介して、第１抵抗素子５０及び第２抵抗素子６０のみをそれぞれ覆うように、設けられている。つまり、金属層５１，６１は、各層の積層方向に投影したとき、第１抵抗素子５０及び第２抵抗素子６０において、各コンタクトホール５６，６６が設けられている長手方向両端部に挟まれた領域とそれぞれ重なるように設けられている。
金属層５１，６１は、配線層５３、６３とは独立して設けられている。
また、金属層５１，６１は、配線層５３、６３と同じ材料で構成されていてもよいし、異なっていてもよい。
【００５６】
また、第１層間絶縁層４１上には、金属層５１，６１と共に、配線層５３、６３を覆うように、第２層間絶縁層４２が設けられている。つまり、第２層間絶縁層４２は、第１層間絶縁層４１を介して第１抵抗素子５０、及び第２抵抗素子６０を覆うと共に、金属層５１，６１、及び配線層５３、６３を覆うように設けられている。
【００５７】
第２層間絶縁層４２には、２つの配線層５３（第１抵抗素子５０と電気的に接続した配線層５３）と電気的な接続を図るためのコンタクトを取るコンタクトホール５７がそれぞれ貫通するように設けられている。コンタクトホール５７の内部には、金属材料５４（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）が埋め込まれている。そして、金属材料５４と接続するように、第２層間絶縁層４２上には、配線層５５が設けられている。
【００５８】
同様に、第２層間絶縁層４２には、２つの配線層６３（第２抵抗素子６０と電気的に接続した配線層６３）と電気的な接続を図るためのコンタクトを取るコンタクトホール６７がそれぞれ貫通するように設けられている。コンタクトホール６７の内部には、金属材料６４（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）が埋め込まれている。そして、金属材料６４と接続するように、第２層間絶縁層４２上には、配線層６５が設けられている。
【００５９】
なお、第２層間絶縁層４２上には、層間絶縁層や、これに形成するコンタクトホールや配線層等がさらに設けられてもよいが、図示を省略する。
【００６０】
次に、第２実施形態に係る半導体装置の製造方法について説明する。
図１４〜図１５は、第２実施形態に係る半導体装置の製造方法を示す工程図である。
なお、図１４〜図１５は、図１のＤ１−Ｄ１又はＤ２−Ｄ２断面図に相当する工程図である。
【００６１】
まず、図１４（Ａ）に示すように、半導体基板４０（例えばシリコン基板）を準備する。そして、半導体基板４０上の所定領域に、減圧化学気相成長法（ＬＰ−ＣＶＤ）によりポリシリコンを堆積させて層状に形成した後、これをホトリソグラフィ法およびエッチング法によりパターニングし、帯状の第１ポリシリコン層５０Ａと、及び帯状の第２ポリシリコン層６０Ａと、を形成する。
【００６２】
次に、図１４（Ｂ）に示すように、半導体基板４０上にホトリソグラフィ法およびエッチング法によりパターニングして所定の開口を持つレジスト層を形成した後、これをマスク（インプラマスク）として、帯状の第１ポリシリコン層５０Ａ、及び帯状の第２ポリシリコン層６０Ａに対して、不純物（不純物イオン：例えばリンイオン（Ｐ+）等）を注入する。この不純物注入は、各抵抗素子の抵抗値を同等にする場合には、一回で、各ポリシリコン層に対して同一条件で行われ、各抵抗素子の抵抗値を異ならせる場合には、各ポリシリコン層毎に条件を変えると共に、マスク（インプラマスク）も変えて行う。
【００６３】
次に、図１４（Ｃ）に示すように、半導体基板４０上に、第１抵抗素子５０（第１ポリシリコン層５０Ａ）、及び第２抵抗素子６０（第２ポリシリコン層６０Ａ）を覆うように、例えば、気相成長法により、例えば、リン含有シリコン酸化層（ＰＳＧ層）等の第１層間絶縁層４１を形成する。
【００６４】
次に、図１４（Ｄ）に示すように、第１層間絶縁層４１に、第１抵抗素子（第１ポリシリコン層５０Ａ）の長手方向の両端部とコンタクトが図れるように、ホトリソグラフィ法およびエッチング法により、コンタクトホール５６を形成する。
これと同時に、第１層間絶縁層４１に、第２抵抗素子（第２ポリシリコン層６０Ａ）の長手方向の両端部とコンタクトが図れるようにホトリソグラフィ法およびエッチング法によりコンタクトホール６６を形成する。
【００６５】
次に、図１４（Ｅ）に示すように、第１層間絶縁層４１に形成されたコンタクトホール５６，６６に、化学気相成長法（ＣＶＤ法）や、スパッタリング法等により、金属材料５２，６２（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）をそれぞれ埋め込むと共に、第１層間絶縁層４１上に金属材料（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）を堆積させ層状に形成した後、第１層間絶縁層４１上に堆積した層状の金属材料をホトリソグラフィ法およびエッチング法によりパターニングし、配線層５３、６３を形成する。
ここで、第１層間絶縁層４１上に堆積した層状の金属材料のパターニングの際には、第１層間絶縁層４１を介して第１抵抗素子５０及び第２抵抗素子６０のみを覆う領域も残存させるように、当該パターニングを行い、残存した層状の金属材料を金属層５１，６１とする。
【００６６】
次に、図１５（Ｆ）に示すように、第１層間絶縁層４１上に、金属層５１，６１と共に、配線層５３、６３を覆うように、例えば、気相成長法により、例えば、リン含有シリコン酸化層（ＰＳＧ層）等の第２層間絶縁層４２を形成する。
【００６７】
次に、図１５（Ｇ）に示すように、第２層間絶縁層４２に、２つの配線層５３（第１抵抗素子５０と電気的に接続した配線層５３）と電気的な接続を図れるように、ホトリソグラフィ法およびエッチング法により、コンタクトホール５７を形成する。
これと同時に、第１層間絶縁層４１に、２つの配線層６３（第２抵抗素子６０と電気的に接続した配線層６３）とコンタクトが図れるようにホトリソグラフィ法およびエッチング法によりコンタクトホール６７を形成する。
【００６８】
次に、図１５（Ｈ）に示すように、第２層間絶縁層４２に形成されたコンタクトホール５７，６７に、化学気相成長法（ＣＶＤ法）や、スパッタリング法等により、金属材料５４，６４（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）をそれぞれ埋め込むと共に、第２層間絶縁層４２上に金属材料（例えばタングステン（Ｗ）、銅（Ｃｕ）、アルミニウム（Ａｌ）等）を堆積させ層状に形成した後、第２層間絶縁層４２上に堆積した層状の金属材料をホトリソグラフィ法およびエッチング法によりパターニングし、配線層５５、６５を形成する。
【００６９】
なお、その後、必要に応じて、第２層間絶縁層４２上に、層間絶縁層を形成し、コンタクトホール、配線層等がさらに形成してもよい。
【００７０】
上記工程を経て、本実施形態に係る半導体装置１０２は製造される。
【００７１】
以上説明した第２実施形態に係る半導体装置１０２は、不純物を含んだ第１ポリシリコン層５０Ａからなる第１抵抗素子５０と、不純物を含んだ第２ポリシリコン層６０Ａからなる第２抵抗素子と、備えている。
そして、金属層５１，６１が、第１層間絶縁層４１を介して第１ポリシリコン層５０Ａ（第１抵抗素子５０）及び第２ポリシリコン層６０Ａ（第２抵抗素子６０）を覆って、当該第１層間絶縁層４１上に設けられている。
第１ポリシリコン層５０Ａ（第１抵抗素子５０）及び第２ポリシリコン層６０Ａ（第２抵抗素子６０）上に、第１層間絶縁層４１を介して金属層５１，６１が形成されると、当該第１ポリシリコン層５０Ａ（第１抵抗素子５０）及び第２ポリシリコン層６０Ａ（第２抵抗素子６０）には圧縮方向に応力が加わる。ポリシリコンに対して、圧縮方向に応力が加わると、キャリアが電子であるときには電子移動度が小さくなり、その結果、第２抵抗素子６０（第２ポリシリコン層６０Ａ）の抵抗値が上昇することとなる。
【００７２】
一方で、層間絶縁層を介して金属層が形成されていない抵抗素子上に、層間絶縁層を介して、金属層と同種の材料から構成される配線層を無作為に形成して、当該抵抗素子上に形成してしまうと、当該抵抗素子の抵抗値が上昇していまい、目的とする抵抗値が得られない。
【００７３】
これに対して、第２実施形態に係る半導体装置１０２では、第１ポリシリコン層５０Ａ（第１抵抗素子５０）及び第２ポリシリコン層６０Ａ（第２抵抗素子６０）の全てのポリシリコン層（抵抗素子）上に、第１層間絶縁層４１を介して金属層５１，６１が形成されている。
そして、金属層５１，６１が形成された各抵抗素子上であれば、当該抵抗素子（ポリシリコン層）に掛かる当該金属層５１，６１による応力が大部分を占めることから、さらにその上に第２層間絶縁層４２を介して配線層５５、６５が形成されても、当該配線層５５、６５による応力の影響が少なく、当該抵抗素子の抵抗値上昇が生じ難くなる。
このため、金属層５１，６１よりも上層側に形成される配線層５５、６５であれば、各抵抗素子の抵抗値上昇を考慮することなく、形成するこができる。
【００７４】
したがって、本実施形態に係る半導体装置１０２では、配設領域の制限がなく、配線層が配設された半導体装置となる。
【００７５】
なお、本実施形態に係る半導体装置１０２ではポリシリコン層からなる抵抗素子を２つ設けた場合を説明したが、これに限られず、例えば、抵抗素子を１つでも、３つ以上設けた形態であってもよい。
【００７６】
また、本実施形態に係る半導体装置１０２では、配線層と金属層とを別途、独立して形成した形態を説明したが、これに限られず、配線層が金属層を兼ねた形態であってもよい。
【００７７】
上記説明した第１及び第２実施形態に係る半導体装置は、限定的に解釈されるものではなく、本発明の要件を満足する範囲内で実現可能である
【符号の説明】
【００７８】
１０Ａ 第１ポリシリコン層
１０   第１抵抗素子
１２，２２，３２，１４，２４，３４ 金属材料
１３，２３，３３，１５，２５，３５ 配線層
１６，２６，３６，１７，２７，３７ コンタクトホール
２０Ａ 第２ポリシリコン層
２０   第２抵抗素子
２１   第１金属層
３０Ａ 第３ポリシリコン層
３０   第３抵抗素子
３１   第２金属層
４０   半導体基板
４１   第１層間絶縁層
４２   第２層間絶縁層
５０Ａ 第１ポリシリコン層
５０   第１抵抗素子
５１，６１    金属層
５２，６２，５４，６４      金属材料
５３，６３，５５、６５      配線層
５６，６６，５７，６７      コンタクトホール
６０Ａ 第２ポリシリコン層
６０   第２抵抗素子
１０１ 半導体装置
１０２ 半導体装置
【図１】
0005568334.tif 000002
【図２】
0005568334.tif 000003
【図３】
0005568334.tif 000004
【図４】
0005568334.tif 000005
【図５】
0005568334.tif 000006
【図６】
0005568334.tif 000007
【図７】
0005568334.tif 000008
【図８】
0005568334.tif 000009
【図９】
0005568334.tif 000010
【図１０】
0005568334.tif 000011
【図１１】
0005568334.tif 000012
【図１２】
0005568334.tif 000013
【図１３】
0005568334.tif 000014
【図１４】
0005568334.tif 000015
【図１５】
0005568334.tif 000016