(57)【特許請求の範囲】
【請求項１】
第１チャネル領域と第１導電型の第１ソース／ドレイン領域との間に複数の低濃度不純物領域を有する第１半導体層を含む薄膜トランジスタの製造方法であって、
基板の主表面上に、前記第１半導体層を形成する工程と、
前記第１チャネル領域と、前記第１チャネル領域を挟むように前記第１ソース／ドレイン領域とを前記第１半導体層に形成する工程と、
前記第１半導体層の表面上に第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜の表面上の前記第１チャネル領域の形成領域の上方に位置する部分の中央に第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記第１ゲート絶縁膜の上面をエッチングすることにより、前記第１ゲート絶縁膜の上面に第１段差部を形成する工程と、
マスクを用いずに前記第１ゲート電極の上面および側面をエッチングすることにより前記第１段差部の上面側に位置する第１段差上面部を露出させる工程と、
エッチングされた前記第１ゲート電極をマスクとして、前記第１ゲート絶縁膜の前記第１段差部の上面側に位置する露出された前記第１段差上面部と、前記第１段差部の下面側に位置する第１段差下面部とを介して、前記第１半導体層に不純物を１回注入することにより、前記第１半導体層のうち前記第１段差下面部の形成領域の下方に位置する部分に第１低濃度不純物領域を形成するのと同時に、前記第１半導体層のうち前記第１段差上面部の形成領域の下方に位置する部分で、かつ、前記第１低濃度不純物領域の前記第１チャネル領域側に前記第１低濃度不純物領域の不純物濃度より低い不純物濃度を有する第２低濃度不純物領域を形成する工程とを備える、薄膜トランジスタの製造方法。
【請求項２】
第１チャネル領域と第１導電型の第１ソース／ドレイン領域との間に複数の低濃度不純物領域を有する第１半導体層を含む薄膜トランジスタの製造方法であって、
基板の主表面上に、前記第１半導体層を形成する工程と、
前記第１チャネル領域と、前記第１チャネル領域を挟むように前記第１ソース／ドレイン領域とを前記第１半導体層に形成する工程と、
前記第１半導体層の表面上に第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜の表面上の前記第１チャネル領域の形成領域の上方に位置する部分の中央に第１ゲート電極を形成する工程と、
前記第１ゲート電極をマスクとして、前記第１ゲート絶縁膜の上面をエッチングすることにより、前記第１ゲート絶縁膜の上面に第１段差部を形成する工程と、
マスクを用いずに前記第１ゲート電極の上面および側面をエッチングすることにより前記第１段差部の上面側に位置する第１段差上面部を露出させる工程と、
前記第１ゲート電極をマスクとして、前記第１ゲート絶縁膜の前記第１段差部の露出された前記第１段差上面部および前記第１段差部の下面側に位置する第１段差下面部を再度エッチングすることにより、前記第１ゲート絶縁膜の上面に前記第１段差部に加えて第２段差部を形成する工程と、
マスクを用いずに前記第１ゲート電極の上面および側面を再度エッチングすることにより、前記第２段差部の上面側に位置する第２段差上面部を露出させる工程と、
再度エッチングされた前記第１ゲート電極をマスクとして、前記第１段差下面部および前記第１段差上面部と、前記第２段差部の露出された前記第２段差上面部とを介して、前記第１半導体層に不純物を１回注入することにより、前記第１半導体層のうち前記第１段差下面部の形成領域の下方に位置する部分に第１低濃度不純物領域を形成し、同時に、前記第１半導体層のうち前記第１段差上面部の形成領域の下方に位置する部分でかつ前記第１低濃度不純物領域の前記第１チャネル領域側に前記第１低濃度不純物領域の不純物濃度より低い不純物濃度を有する第２低濃度不純物領域を形成し、さらに、同時に、前記第１半導体層のうち前記第２段差上面部の形成領域の下方に位置する部分でかつ前記第２低濃度不純物領域の前記第１チャネル領域側に前記第２低濃度不純物領域の不純物濃度より低い不純物濃度を有する第３低濃度不純物領域を形成する工程とを備える、薄膜トランジスタの製造方法。
【請求項３】
第１チャネル領域と第１導電型の第１ソース／ドレイン領域との間に複数の低濃度不純物領域を有する第１半導体層を含む薄膜トランジスタの製造方法であって、
基板の主表面上に、前記第１半導体層を形成する工程と、
前記第１半導体層の表面上に第１ゲート絶縁膜を形成する工程と、
前記第１ゲート絶縁膜の表面上に第１ゲート電極を形成する工程と、
前記第１ゲート電極の形成領域の下方に位置する部分に前記第１チャネル領域と、前記第１チャネル領域を挟むように前記第１ソース／ドレイン領域とを前記第１半導体層に形成する工程と、
前記第１ゲート電極をマスクとして、前記第１ゲート絶縁膜の上面をエッチングすることにより、前記第１ゲート絶縁膜の上面に第１段差部を形成する工程と、
マスクを用いずに前記第１ゲート電極の上面および側面をエッチングすることにより前記第１段差部の上面側に位置する第１段差上面部を露出させる工程と、
前記第１ゲート電極をマスクとして、前記第１ゲート絶縁膜の前記第１段差部の露出された前記第１段差上面部および前記第１段差部の下面側に位置する第１段差下面部を再度エッチングすることにより、前記第１ゲート絶縁膜の上面に前記第１段差部に加えて第２段差部を形成する工程と、
マスクを用いずに前記第１ゲート電極の上面および側面を再度エッチングすることにより、前記第２段差部の上面側に位置する第２段差上面部を露出させる工程と、
再度エッチングされた前記第１ゲート電極をマスクとして、前記第１段差上面部と、前記第２段差部の露出された前記第２段差上面部とを介して、前記第１半導体層に不純物を１回注入することにより、前記第１半導体層のうち前記第１段差上面部の形成領域の下方に位置する部分に第１低濃度不純物領域を形成し、同時に、前記第１半導体層のうち前記第２段差上面部の形成領域の下方に位置する部分でかつ前記第１低濃度不純物領域の前記第１チャネル領域側に前記第１低濃度不純物領域の不純物濃度より低い不純物濃度を有する第２低濃度不純物領域を形成する工程とを備える、薄膜トランジスタの製造方法。
【請求項４】
前記第２低濃度不純物領域の前記基板の主表面に沿った方向の長さは、前記第１低濃度不純物領域の前記基板の主表面に沿った方向の長さよりも小さい、請求項１に記載の薄膜トランジスタの製造方法。
【請求項５】
前記第１段差部を形成する工程は、前記第１ゲート電極をマスクとして、前記第１ゲート絶縁膜を異方性エッチングすることにより、前記第１段差部を形成する工程を含む、請求項１〜４のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項６】
前記第１段差上面部を露出させる工程は、マスクを用いずに前記第１ゲート電極の上面および側面を等方性エッチングすることにより、前記第１段差上面部を露出させる工程を含む、請求項１〜５のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項７】
前記第２低濃度不純物領域および前記第３低濃度不純物領域の前記基板の主表面に沿った方向の長さは、前記第１低濃度不純物領域の前記基板の主表面に沿った方向の長さよりも小さくなるように形成されている、請求項２に記載の薄膜トランジスタの製造方法。
【請求項８】
前記第１段差部を形成する工程は、前記第１ゲート電極をマスクとして、前記第１ゲート絶縁膜を異方性エッチングすることにより前記第１段差部を形成する工程を含み、
前記第２段差部を形成する工程は、前記再度エッチングされた第１ゲート電極をマスクとして、前記第１段差部を形成する工程において異方性エッチングされた前記第１ゲート絶縁膜を、再度異方性エッチングすることにより前記第２段差部を形成する工程を含む、請求項２、３または７のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項９】
前記第１段差部の第１段差上面部を露出させる工程は、マスクを用いずに前記第１ゲート電極の上面および側面を等方性エッチングすることにより前記第１段差部の第１段差上面部を露出させる工程を含み、
前記第２段差部の第２段差上面部を露出させる工程は、前記第１段差部の第１段差上面部を露出させる工程において等方性エッチングされた前記第１ゲート電極の上面および側面を、マスクを用いずに再度等方性エッチングすることにより前記第２段差部の第２段差上面部を露出させる工程を含む、請求項２、３、７、または８のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１０】
前記基板の主表面上に、第２チャネル領域を挟むように第２導電型の第２ソース／ドレイン領域が設けられる第２半導体層を形成する工程と、
前記第２半導体層上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程とをさらに備え、
前記第１ゲート絶縁膜の前記第１段差部の第１段差上面部を露出させる工程は、前記第１半導体層の表面上に形成された前記第１ゲート電極の上面および側面をエッチングして前記第１段差上面部を露出させる際に、前記第２半導体層の表面上に形成された前記第２ゲート電極の上面および側面も同時にエッチングする工程を含む、請求項１〜９のいずれか１項に記載の薄膜トランジスタの製造方法。
【請求項１１】
請求項１〜１０のいずれか１項に記載の薄膜トランジスタの製造方法を含む、液晶表示装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの製造方法および薄膜トランジスタの製造方法を含む液晶表示装置の製造方法に関し、特に、基板の主表面上に形成された半導体層に不純物濃度が異なる複数の低濃度不純物領域を形成する薄膜トランジスタの製造方法および液晶表示装置の製造方法に関する。
【背景技術】
【０００２】
従来、基板の主表面上に形成された半導体層に不純物濃度が異なる複数の低濃度不純物領域を形成する薄膜トランジスタの製造方法が知られている（たとえば、特許文献１参照）。
【０００３】
上記特許文献１には、薄膜トランジスタのＯＦＦ時にリーク電流が流れるのを低減させるために、ガラス基板の主表面上に形成されたポリシリコン膜（半導体層）に複数の濃度が異なるＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）領域（低濃度不純物領域）を形成する薄膜トランジスタの製造方法が開示されている。上記特許文献１に記載の薄膜トランジスタでは、ガラス基板の表面上には、ポリシリコン膜が形成されている。また、ポリシリコン膜の表面上には、ゲート絶縁膜が形成されている。また、ゲート絶縁膜の表面上には、ゲート電極が形成されている。そして、ゲート電極およびゲート絶縁膜の表面上を覆うようにレジスト膜（マスク）が形成され、レジスト膜をマスクとしてポリシリコン膜に１回目の不純物注入を行うことにより、ポリシリコン膜にソース／ドレイン領域が形成される。また、１回目のアッシングによりレジスト膜の外形を小さくするとともに、レジスト膜をマスクとしてポリシリコン膜に２回目の不純物注入を行うことにより、ポリシリコン膜に第１ＬＤＤ領域（低濃度不純物領域）が形成される。さらに、２回目のアッシングによりレジスト膜の外形を小さくするとともに、レジスト膜をマスクとしてポリシリコン膜に３回目の不純物注入を行うことにより、ポリシリコン膜に第２ＬＤＤ領域（低濃度不純物領域）が形成される。また、３回目のアッシングによりレジスト膜の外形を小さくするとともに、レジスト膜をマスクとしてポリシリコン膜に４回目の不純物注入を行うことにより、ポリシリコン膜に第３ＬＤＤ領域（低濃度不純物領域）が形成される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００２−３５３２３９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、上記特許文献１に記載の薄膜トランジスタの製造方法では、ゲート電極およびゲート絶縁膜の表面上にレジスト膜を形成した際に、レジスト膜がゲート電極に対して位置ずれしてしまう場合がある。この場合、レジスト膜がゲート電極に対して位置ずれした状態で、ポリシリコン膜に不純物の注入を行うと、ポリシリコン膜に形成されたＬＤＤ領域がゲート電極に対して位置ずれしてしまうという問題点がある。また、複数のＬＤＤ領域を形成するために、複数回の不純物注入工程が必要になるため、不純物の注入量が加算的になり、その結果、不純物の注入量の制御性が低下してしまうという問題点がある。
【０００６】
この発明は、上記のような課題を解決するためになされたものであり、この発明の１つの目的は、低濃度不純物領域の位置ずれを抑制しながら、不純物の注入量の制御性を向上させることが可能な薄膜トランジスタの製造方法および液晶表示装置の製造方法を提供することである。
【課題を解決するための手段および発明の効果】
【０００７】
上記目的を達成するために、この発明の第１の局面における薄膜トランジスタの製造方法は、第１チャネル領域と第１導電型の第１ソース／ドレイン領域との間に複数の低濃度不純物領域を有する第１半導体層を含む薄膜トランジスタの製造方法であって、基板の主表面上に、第１半導体層を形成する工程と、第１半導体層の表面上に第１ゲート絶縁膜を形成する工程と、第１ゲート絶縁膜の表面上に第１ゲート電極を形成する工程と、第１ゲート電極をマスクとして、第１ゲート絶縁膜の上面をエッチングすることにより、第１ゲート絶縁膜の上面に第１段差部を形成する工程と、マスクを用いずに第１ゲート電極の上面および側面をエッチングすることにより第１段差部の上面側に位置する第１段差上面部を露出させる工程と、エッチングされた第１ゲート電極をマスクとして、第１ゲート絶縁膜の第１段差部の上面側に位置する露出された第１段差上面部と、第１段差部の下面側に位置する第１段差下面部を介して、第１半導体層に不純物を１回注入することにより、不純物濃度が異なる複数の低濃度不純物領域を同時に形成する工程とを備える。
【０００８】
この第１の局面による薄膜トランジスタの製造方法では、エッチングされた第１ゲート電極をマスクとして、第１ゲート絶縁膜の第１段差部の上面側に位置する露出させた第１段差上面部と、第１段差部の下面側に位置する第１段差下面部とを介して、第１半導体層に不純物を１回注入することにより、不純物濃度が異なる複数の低濃度不純物領域を同時に形成する。これにより、ゲート電極およびゲート絶縁膜の表面上にレジスト膜をマスクとして形成した後に、レジスト膜を基準に第１半導体層に不純物の注入を行う場合と異なり、第１ゲート電極自体をマスクとして第１半導体層に不純物が注入されるので、ゲート電極に対する低濃度不純物領域の位置ずれを抑制することができる。また、第１半導体層に不純物を１回注入することによって、不純物濃度が異なる複数の低濃度不純物領域を同時に形成することにより、不純物注入を複数回行う場合と異なり、不純物の注入量の制御性を向上させることができる。
【０００９】
上記第１の局面による薄膜トランジスタの製造方法において、好ましくは、複数の低濃度不純物領域を同時に形成する工程は、エッチングされた第１ゲート電極をマスクとして、第１ゲート絶縁膜の第１段差下面部および第１段差上面部を介して、第１半導体層に不純物を１回注入することにより、第１半導体層のうち第１段差下面部の形成領域の下方に位置する部分に第１低濃度不純物領域を形成するのと同時に、第１半導体層のうち第１段差上面部の形成領域の下方に位置する部分で、かつ、第１低濃度不純物領域の第１チャネル領域側に第１低濃度不純物領域の不純物濃度より低い不純物濃度を有する第２低濃度不純物領域を形成する工程を含む。このように構成すれば、第１半導体層の第１チャネル領域と第１ソース／ドレイン領域との間に、第１ゲート絶縁膜の第１段差下面部の厚みに応じた不純物濃度を有する第１低濃度不純物領域と、第１ゲート絶縁膜の第１段差上面部の厚みに応じた不純物濃度を有する第２低濃度不純物領域とを同時に形成することができる。
【００１０】
この場合、好ましくは、第２低濃度不純物領域の基板の主表面に沿った方向の長さは、第１低濃度不純物領域の基板の主表面に沿った方向の長さよりも小さい。このように構成すれば、第１半導体層の第１チャネル領域と第１ソース／ドレイン領域との間に、第１低濃度不純物領域と、第１低濃度不純物領域の基板の主表面に沿った方向の長さよりも小さい長さを有する第２低濃度不純物領域とを容易に形成することができる。
【００１１】
上記第１の局面による薄膜トランジスタの製造方法において、好ましくは、第１段差部を形成する工程は、第１ゲート電極をマスクとして、第１ゲート絶縁膜を異方性エッチングすることにより、第１段差部を形成する工程を含む。このように構成すれば、第１ゲート電極をマスクとした異方性エッチングにより第１ゲート絶縁膜を垂直方向にエッチングすることができるので、容易に、第１ゲート絶縁膜の上面に第１段差部を形成することができる。
【００１２】
上記第１の局面による薄膜トランジスタの製造方法において、好ましくは、第１段差上面部を露出させる工程は、マスクを用いずに第１ゲート電極の上面および側面を等方性エッチングすることにより、第１段差上面部を露出させる工程を含む。このように構成すれば、たとえば、マスクを用いて第１ゲート電極の上面および側面を等方性エッチングする場合と異なり、第１ゲート電極の上面にマスクを形成しない分、製造工程数を減少させることができる。
【００１３】
上記第１の局面による薄膜トランジスタの製造方法において、好ましくは、第１段差上面部を露出させる工程の後に、第１ゲート電極をマスクとして、第１ゲート絶縁膜の第１段差部の露出された第１段差上面部および第１段差下面部を再度エッチングすることにより、第１ゲート絶縁膜の上面に第１段差部に加えて第２段差部を形成する工程と、第２段差部を形成する工程の後に、マスクを用いずに第１ゲート電極の上面および側面を再度エッチングすることにより、第２段差部の上面側に位置する第２段差上面部を露出させる工程とをさらに備え、低濃度不純物領域を形成する工程は、再度エッチングされた第１ゲート電極をマスクとして、第１ゲート絶縁膜の第１段差部の第１段差下面部および第１段差上面部と、第２段差部の露出された第２段差上面部とを介して、第１半導体層に不純物を１回注入することにより、第１半導体層のうち第１段差下面部の形成領域の下方に位置する部分に第１低濃度不純物領域を形成し、同時に、第１半導体層のうち第１段差上面部の形成領域の下方に位置する部分でかつ第１低濃度不純物領域の第１チャネル領域側に第１低濃度不純物領域の不純物濃度より低い不純物濃度を有する第２低濃度不純物領域を形成し、さらに、同時に、第１半導体層のうち第２段差上面部の形成領域の下方に位置する部分でかつ第２低濃度不純物領域の第１チャネル領域側に第２低濃度不純物領域の不純物濃度より低い不純物濃度を有する第３低濃度不純物領域を形成する工程を含む。このように構成すれば、第１半導体層に不純物を１回注入することによって、不純物濃度が異なる３種類の低濃度不純物領域（第１〜第３低濃度不純物領域）を同時に形成することができるので、３種類の低濃度不純物領域を形成するために不純物注入を複数回行う場合と異なり、不純物の注入量の制御性を向上させることができる。
【００１４】
この場合、好ましくは、第２低濃度不純物領域および第３低濃度不純物領域の基板の主表面に沿った方向の長さは、第１低濃度不純物領域の基板の主表面に沿った方向の長さよりも小さくなるように形成されている。このように構成すれば、第１半導体層の第１チャネル領域と第１ソース／ドレイン領域との間に、第１低濃度不純物領域と、第１低濃度不純物領域の基板の主表面に沿った方向の長さよりも小さい長さを有する第２低濃度不純物領域および第３低濃度不純物領域とを容易に形成することができる。
【００１５】
上記第２段差部を形成する工程を含む薄膜トランジスタの製造方法において、好ましくは、第１段差部を形成する工程は、第１ゲート電極をマスクとして、第１ゲート絶縁膜を異方性エッチングすることにより第１段差部を形成する工程を含み、第２段差部を形成する工程は、再度エッチングされた第１ゲート電極をマスクとして、第１段差部を形成する工程において異方性エッチングされた第１ゲート絶縁膜を、再度異方性エッチングすることにより第２段差部を形成する工程を含む。このように構成すれば、第１ゲート電極をマスクとした異方性エッチングにより第１ゲート絶縁膜を垂直方向にエッチングすることができるので、容易に、第１ゲート絶縁膜の上面に第１段差部および第２段差部を形成することができる。
【００１６】
上記第２段差部を形成する工程を含む薄膜トランジスタの製造方法において、好ましくは、第１段差部の第１段差上面部を露出させる工程は、マスクを用いずに第１ゲート電極の上面および側面を等方性エッチングすることにより第１段差部の第１段差上面部を露出させる工程を含み、第２段差部の第２段差上面部を露出させる工程は、第１段差部の第１段差上面部を露出させる工程において等方性エッチングされた第１ゲート電極の上面および側面を、マスクを用いずに再度等方性エッチングすることにより第２段差部の第２段差上面部を露出させる工程を含む。このように構成すれば、たとえば、マスクを用いて第１ゲート電極の上面および側面を等方性エッチングする場合と異なり、第１ゲート電極の上面にマスクを形成しない分、製造工程数を減少させることができる。
【００１７】
上記第１の局面による薄膜トランジスタの製造方法において、好ましくは、基板の主表面上に、第２チャネル領域を挟むように第２導電型の第２ソース／ドレイン領域が設けられる第２半導体層を形成する工程と、第２半導体層上に第２ゲート絶縁膜を介して第２ゲート電極を形成する工程とをさらに備え、第１ゲート絶縁膜の第１段差部の第１段差上面部を露出させる工程は、第１半導体層の表面上に形成された第１ゲート電極の上面および側面をエッチングして第１段差上面部を露出させる際に、第２半導体層の表面上に形成された第２ゲート電極の上面および側面も同時にエッチングする工程を含む。このように構成すれば、第１ゲート電極の上面および側面をエッチングする際に、第２ゲート電極の上面および側面も同時にエッチングされるので、第２半導体層に第２ソース／ドレイン領域を形成する際の不純物注入による第２ゲート電極の表面に形成されたダメージ層を除去することができる。
【００１８】
この発明の第２の局面による液晶表示装置の製造方法は、上記のいずれかの製造方法を有する液晶表示装置の製造方法を含む。このように構成すれば、低濃度不純物領域の位置ずれを抑制しながら、不純物の注入量の制御性を向上させることが可能な薄膜トランジスタの製造方法を含む液晶表示装置の製造方法を得ることができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の第１実施形態による液晶表示装置の平面図である。
【図２】本発明の第１実施形態のドライバ部におけるＮ型薄膜トランジスタおよびＰ型薄膜トランジスタの断面図である。
【図３】本発明の第１実施形態の画素部におけるＮ型薄膜トランジスタの断面図である。
【図４】本発明の第１実施形態および比較例におけるリーク電流と抵抗との関係について説明するための図である。
【図５】本発明の第１実施形態および比較例におけるリーク電流とＬＤＤ長との関係を示す図である。
【図６】本発明の第１実施形態および比較例におけるリーク電流とゲート長との関係を示す図である。
【図７】本発明の第１実施形態および比較例における輝点数および輝点発生率について説明するための図である。
【図８】本発明の第１実施形態による製造プロセスにおけるＮ型の薄膜トランジスタのソース／ドレイン領域の形成を説明するための断面図である。
【図９】本発明の第１実施形態による製造プロセスにおける導電層の形成を説明するための断面図である。
【図１０】本発明の第１実施形態による製造プロセスにおけるＰ型の薄膜トランジスタのゲート電極およびソース／ドレイン領域の形成を説明するための断面図である。
【図１１】本発明の第１実施形態による製造プロセスにおけるＮ型の薄膜トランジスタのゲート電極の形成を説明するための断面図である。
【図１２】本発明の第１実施形態による製造プロセスにおけるゲート絶縁膜の異方性エッチングを説明するための断面図である。
【図１３】本発明の第１実施形態による製造プロセスにおけるゲート電極の等方性エッチングを説明するための断面図である。
【図１４】本発明の第１実施形態による製造プロセスにおけるＬＤＤ領域（低濃度不純物領域）の形成を説明するための断面図である。
【図１５】本発明の第２実施形態のドライバ部におけるＮ型の薄膜トランジスタおよびＰの型薄膜トランジスタの断面図である。
【図１６】本発明の第２実施形態の画素部におけるＮ型の薄膜トランジスタの断面図である。
【図１７】本発明の第２実施形態による製造プロセスにおけるゲート絶縁膜の異方性エッチング（再度）を説明するための断面図である。
【図１８】本発明の第２実施形態による製造プロセスにおけるゲート電極の等方性エッチング（再度）を説明するための断面図である。
【図１９】本発明の第２実施形態による製造プロセスにおけるＬＤＤ領域の形成を説明するための断面図である。
【発明を実施するための形態】
【００２０】
以下、本発明の実施形態を図面に基づいて説明する。
【００２１】
（第１実施形態）
図１および図２を参照して、本発明の第１実施形態による液晶表示装置１００の構成について説明する。なお、第１実施形態では、縦電界モードの液晶表示装置１００に本発明を適用した場合について説明する。
【００２２】
第１実施形態による液晶表示装置１００には、図１に示すように、駆動ＩＣ１と、駆動ＩＣ１からの駆動信号が供給されるドライバ部２と、ドライバ部２に接続された画素部３とが設けられている。また、ドライバ部２には、複数のＮ型の薄膜トランジスタＮＴ１および複数のＰ型の薄膜トランジスタＰＴ１が設けられている。また、画素部３には、複数の走査線４および信号線５が交差するように配置されている。この走査線４と信号線５とが交差する位置に、複数の画素６が設けられている。この画素６には、Ｎ型の薄膜トランジスタＮＴ２が設けられている。
【００２３】
また、ドライバ部２のＮ型の薄膜トランジスタＮＴ１の詳細な断面構造としては、図２に示すように、ＴＦＴ基板１０の主表面上には、ポリシリコンからなる半導体層１１が形成されている。なお、半導体層１１は、本発明の「第１半導体層」の一例である。半導体層１１の中央部分には、チャネル領域１１ａが形成されている。なお、チャネル領域１１ａは、本発明の「第１チャネル領域」の一例である。このチャネル領域１１ａを挟むように不純物（Ｐ（リン））が注入されたＮ型のソース／ドレイン領域１１ｂが形成されている。なお、ソース／ドレイン領域１１ｂは、本発明の「第１ソース／ドレイン領域」の一例である。ここで、第１実施形態では、ソース／ドレイン領域１１ｂのチャネル領域１１ａ側には、Ｎ型のＬＤＤ領域（低濃度不純物領域）１１ｃが形成されている。具体的には、ソース／ドレイン領域１１ｂのチャネル領域１１ａ側には、不純物（Ｐ（リン））が注入された約１×１０１８ｃｍ−３の濃度を有する低濃度のＮ型の第１ＬＤＤ領域１１ｄが形成されている。なお、第１ＬＤＤ領域１１ｄは、本発明の「第１低濃度不純物領域」の一例である。また、第１ＬＤＤ領域１１ｄのチャネル領域１１ａ側には、不純物（Ｐ（リン））が注入された約１×１０１７ｃｍ−３の濃度を有する低濃度のＮ型の第２ＬＤＤ領域１１ｅが形成されている。なお、第２ＬＤＤ領域１１ｅは、本発明の「第２低濃度不純物領域」の一例である。なお、Ｎ型の第２ＬＤＤ領域１１ｅの不純物濃度は、Ｎ型の第１ＬＤＤ領域１１ｄの不純物濃度よりも低い不純物濃度を有している。また、第１ＬＤＤ領域１１ｄのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ１は、約１．５μｍである。また、第２ＬＤＤ領域１１ｅのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ２は、約０．１μｍの長さである。つまり、第１実施形態では、第２ＬＤＤ領域１１ｅのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ２は、第１ＬＤＤ領域１１ｄのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ１よりも小さい。
【００２４】
また、半導体層１１の表面上には、ＳｉＯ２膜（シリコン酸化膜）やＳｉＮ膜（シリコン窒化膜）などからなるゲート絶縁膜１２が形成されている。なお、ゲート絶縁膜１２は、本発明の「第１ゲート絶縁膜」の一例である。このゲート絶縁膜１２の第１ＬＤＤ領域１１ｄと第２ＬＤＤ領域１１ｅとの境界に対応する部分には、第１段差部１２ａが形成されている。また、ゲート絶縁膜１２の第１段差部１２ａの第１ＬＤＤ領域１１ｄ側には、第１段差下面部１２ｂが形成されている。また、ゲート絶縁膜１２の第１段差部１２ａのチャネル領域１１ａ側には、第１段差上面部１２ｃが形成されている。また、ゲート絶縁膜１２の第１段差下面部１２ｂの厚みＤ１は、ゲート絶縁膜１２の第１段差上面部１２ｃの厚みＤ２よりも小さい。また、ゲート絶縁膜１２のソース／ドレイン領域１１ｂに対応する領域には、コンタクトホール１２ｄが形成されている。
【００２５】
また、ゲート絶縁膜１２の表面上のチャネル領域１１ａに対応する領域には、Ｍｏ（モリブデン）などからなるゲート電極１３ｂが形成されている。なお、ゲート電極１３ｂは、本発明の「第１ゲート電極」の一例である。このゲート電極１３ｂは、Ｘ方向に約３μｍの長さを有している。また、ゲート電極１３ｂおよびゲート絶縁膜１２の表面上には、ＳｉＯ２膜（シリコン酸化膜）やＳｉＮ膜（シリコン窒化膜）などからなる層間絶縁膜１４が形成されている。また、層間絶縁膜１４のソース／ドレイン領域１１ｂに対応する領域には、コンタクトホール１４ａが形成されている。
【００２６】
また、コンタクトホール１２ｄおよびコンタクトホール１４ａを介して、半導体層１１のソース／ドレイン領域１１ｂとコンタクト部１５ａにおいて電気的に接続されるように、Ａｌ（アルミニウム）などからなるソース／ドレイン電極１５が形成されている。また、ソース／ドレイン電極１５および層間絶縁膜１４の表面上には、樹脂などからなる平坦化膜１６が形成されている。
【００２７】
次に、ドライバ部２のＰ型の薄膜トランジスタＰＴ１の詳細な断面構造としては、ＴＦＴ基板１０の主表面上には、ポリシリコンからなる半導体層２０が形成されている。なお、半導体層２０は、本発明の「第２半導体層」の一例である。半導体層２０の中央部分には、チャネル領域２０ａが形成されている。なお、チャネル領域２０ａは、本発明の「第２チャネル領域」の一例である。このチャネル領域２０ａを挟むように不純物（Ｂ（ボロン））が注入されたＰ型のソース／ドレイン領域２０ｂが形成されている。なお、ソース／ドレイン領域２０ｂは、本発明の「第２ソース／ドレイン領域」の一例である。このソース／ドレイン領域２０ｂのチャネル領域２０ａ側には、Ｎ型の低濃度不純物領域２０ｃが形成されている。
【００２８】
また、半導体層２０の表面上には、ＳｉＯ２膜（シリコン酸化膜）やＳｉＮ膜（シリコン窒化膜）などからなるゲート絶縁膜２１が形成されている。なお、ゲート絶縁膜２１は、本発明の「第２ゲート絶縁膜」の一例である。また、ゲート絶縁膜２１は、ゲート絶縁膜１２と同一層からなる。このゲート絶縁膜２１の低濃度不純物領域２０ｃとソース／ドレイン領域２０ｂとの境界に位置する部分には、第１段差部２１ａが形成されている。また、ゲート絶縁膜２１の第１段差部２１ａのソース／ドレイン領域２０ｂ側には、第１段差下面部２１ｂが形成されている。また、ゲート絶縁膜２１の第１段差部２１ａのチャネル領域２０ａ側には、第１段差上面部２１ｃが形成されている。また、ゲート絶縁膜２１のソース／ドレイン領域２０ｂに対応する領域には、コンタクトホール２１ｄが形成されている。
【００２９】
また、ゲート絶縁膜２１の表面上のチャネル領域２０ａに対応する領域には、Ｍｏ（モリブデン）などからなるゲート電極２２ａが形成されている。なお、ゲート電極２２ａは、本発明の「第２ゲート電極」の一例である。また、ゲート電極２２ａおよびゲート絶縁膜２１の表面上には、ＳｉＯ２膜（シリコン酸化膜）やＳｉＮ膜（シリコン窒化膜）などからなる層間絶縁膜１４が形成されている。また、層間絶縁膜１４のソース／ドレイン領域２０ｂに対応する領域には、コンタクトホール１４ａが形成されている。
【００３０】
また、コンタクトホール２１ｄおよびコンタクトホール１４ａを介して、半導体層１１のソース／ドレイン領域２０ｂとコンタクト部１５ａにおいて電気的に接続されるように、Ａｌ（アルミニウム）などからなるソース／ドレイン電極２３が形成されている。このソース／ドレイン電極２３は、半導体層２０のソース／ドレイン領域２０ｂとコンタクト部２３ａにおいて電気的に接続されている。また、ソース／ドレイン電極２３および層間絶縁膜１４の表面上には、樹脂などからなる平坦化膜１６が形成されている。
【００３１】
次に、図３を参照して、Ｎ型の薄膜トランジスタＮＴ２が設けられた画素部３の詳細な断面構造としては、ドライバ部２に設けられたＮ型の薄膜トランジスタＮＴ１の構造（図２参照）に加えて、平坦化膜１６には、コンタクトホール１６ａが形成されており、ソース／ドレイン電極１５の表面が露出されるように構成されている。また、平坦化膜１６およびソース／ドレイン電極１５の表面上には、ＩＴＯ（酸化インジウムスズ）などからなる画素電極１７が形成されるとともに、ソース／ドレイン電極１５の一方の表面と電気的に接続されている。また、画素電極１７の表面上には、ポリイミドなどの配向膜１８が形成されている。
【００３２】
また、ＴＦＴ基板１０に対向するようにＣＦ基板３０が設けられている。ＣＦ基板３０の表面上には、樹脂などからなるＢＭ（ブラックマトリクス（遮光膜））３１が形成されている。また、ＢＭ３１およびＣＦ基板３０の表面上には、樹脂などからなり、赤（Ｒ）、緑（Ｇ）および青（Ｂ）のＣＦ（カラーフィルター）３２が形成されている。また、ＣＦ３２の表面上には、樹脂などからなるＯＣ（オーバーコート層）３３が形成されている。また、ＯＣ３３の表面上には、ＩＴＯ（酸化インジウムスズ）などからなる対向電極３４が形成されている。また、対向電極３４の表面上には、ポリイミドなどの樹脂からなる配向膜３５が形成されている。また、配向膜１８と、配向膜３５との間には、液晶層４０が設けられている。
【００３３】
また、図１に示すように、Ｎ型の薄膜トランジスタＮＴ２のゲート電極１３ｂは、走査線４に接続されている。また、Ｎ型の薄膜トランジスタＮＴ２のソース／ドレイン電極１５の他方は、信号線５に接続されている。また、Ｎ型の薄膜トランジスタＮＴ２のソース／ドレイン電極１５の一方は、保持容量を形成するための保持容量５０の一方電極５１に接続されている。保持容量５０の他方電極５２は、保持容量線５３に接続されている。
【００３４】
次に、図２および図４〜図７を参照して、本発明の第１実施形態によるＮ型の薄膜トランジスタＮＴ１（ＮＴ２）と、比較例によるＮ型の薄膜トランジスタとのリーク電流の測定結果について説明する。なお、比較例によるＮ型の薄膜トランジスタは、Ｎ型の第１ＬＤＤおよび第２ＬＤＤの２種類のＬＤＤを有する本発明の第１実施形態によるＮ型の薄膜トランジスタＮＴ１（ＮＴ２）とは異なり、半導体層のチャネル領域とＮ型のソース／ドレイン領域との間に１種類のＮ型のＬＤＤ領域が形成されている。
【００３５】
図４では、横軸がＬＤＤ抵抗の大きさを示しており、縦軸がリーク電流の大きさを示している。図４に示すように、約３．５×１０４（Ω／ｓｑ．）よりも抵抗値が大きい範囲では、比較例および第１実施形態ともにＬＤＤ抵抗に対するリーク電流の大きさが略等しいことが判明した。しかしながら、図４に示す約３．５×１０４（Ω／ｓｑ．）よりも抵抗値が小さい範囲では、比較例による薄膜トランジスタのＬＤＤ抵抗に対するリーク電流が約３０（ｐＡ）以上であるのに対し、第１実施形態による薄膜トランジスタのＬＤＤ抵抗に対するリーク電流は約３０（ｐＡ）未満であることが判明した。つまり、本発明の第１実施形態による薄膜トランジスタは、ＬＤＤ抵抗の低い領域において、比較例の薄膜トランジスタに比べて、リーク電流を抑制することが可能であることが確認された。
【００３６】
図５では、横軸がＬＤＤ領域の長さ（ＬＤＤ長）を示しており、縦軸がリーク電流の大きさを示している。図５に示すように、約０．５（μｍ）以上約１．５（μｍ）以下のＬＤＤ長の範囲では、比較例によるＮ型の薄膜トランジスタのＬＤＤ長に対するリーク電流が約３０（ｐＡ）以上約６０（ｐＡ）以下であるのに対し、第１実施形態による薄膜トランジスタのＬＤＤ長に対するリーク電流は約３０（ｐＡ）未満であることが判明した。また、図５に示す約０．５（μｍ）よりもＬＤＤ長が小さい範囲では、比較例によるＮ型の薄膜トランジスタのＬＤＤ長に対するリーク電流が約３０（ｐＡ）以上約１５０（ｐＡ）以下であるのに対し、第１実施形態による薄膜トランジスタのＬＤＤ長に対するリーク電流は約３０（ｐＡ）未満であることが判明した。つまり、本発明の第１実施形態による薄膜トランジスタは、ＬＤＤ長が０（μｍ）以上約１．５（μｍ）以下の範囲において、比較例の薄膜トランジスタに比べて、リーク電流を抑制することが可能であることが確認された。
【００３７】
図６では、横軸がゲート電極の長さ（ゲート長）を示しており、縦軸がリーク電流の大きさを示している。図６に示すように、約１．５（μｍ）以上約４．０（μｍ）以下のゲート長の範囲では、比較例によるＮ型の薄膜トランジスタのゲート長に対するリーク電流が約３０（ｐＡ）以上約６０（ｐＡ）であるのに対し、第１実施形態によるＮ型の薄膜トランジスタのゲート長に対するリーク電流は約３０（ｐＡ）以下であることが判明した。また、図６に示す約１．０（μｍ）以上約１．５（μｍ）以下のゲート長の範囲では、比較例による薄膜トランジスタのゲート長に対するリーク電流が約３０（ｐＡ）以上約９０（ｐＡ）以下であるのに対し、第１実施形態によるＮ型の薄膜トランジスタのゲート長に対するリーク電流は約４０（ｐＡ）以下であることが判明した。つまり、本発明の第１実施形態による薄膜トランジスタは、ゲート長が約１．０（μｍ）以上約４．０（μｍ）以下の範囲において、比較例の薄膜トランジスタに比べて、リーク電流を抑制することが可能であることが確認された。
【００３８】
図７では、薄膜トランジスタのＯＦＦ時にリーク電流が流れた際に、液晶表示装置１００の画素部３に発生する輝点数および輝点発生率を表している。なお、輝点とは、薄膜トランジスタのＯＦＦ時にリーク電流が流れることにより、画素部３に表示される明るい点のことである。輝点数とは、複数枚の検査パネルに発生した輝点の合計数である。輝点発生率とは、輝点が発生した検査パネル（液晶表示装置）の枚数（数）を検査パネル（液晶表示装置）の合計枚数（数）で除した数値である。この検査パネル内に１つでも輝点が発生した場合には、輝点が発生した検査パネルとして計算される。具体的には、図７に示すように、比較例によるＮ型の薄膜トランジスタにおいては、輝点数が約９５個（発生率が約９５％）が確認された。つまり、検査パネルが２０枚の場合に、２０枚中１９枚の検査パネルに輝点が発生し、発生した輝点の合計数が９５個であることが判明した。これ対して、第１実施形態によるＮ型の薄膜トランジスタにおいては、輝点数が約１５個（発生率が約３０％）が確認された。つまり、検査パネルが２０枚の場合に、２０枚中６枚の検査パネルに輝点が発生し、発生した輝点の合計数が１５個であることが判明した。以上の結果から、本発明の第１実施形態による薄膜トランジスタは、比較例の薄膜トランジスタに比べて、画素部３に発生する輝点数および輝点発生率を抑制することが可能であることが判明した。
【００３９】
次に、図８〜図１４を参照して、本発明の第１実施形態によるＮ型の薄膜トランジスタＮＴ１（ＮＴ２）およびＰ型の薄膜トランジスタＰＴ１の製造プロセスについて説明する。
【００４０】
まず、図８に示すように、薄膜トランジスタＮＴ１（ＮＴ２）形成領域およびＰＴ１形成領域において、ＴＦＴ基板１０の主表面上にポリシリコンからなる島状の半導体層１１および２０を形成する。この島状の半導体層１１および２０は、同一層のポリシリコン層を形成した後、フォトリソグラフィ技術およびエッチング技術を用いてパターニングすることにより形成する。
【００４１】
次に、図８に示すように、薄膜トランジスタＮＴ１（ＮＴ２）形成領域において、半導体層１１の表面上に、レジスト膜６０を形成する。また、薄膜トランジスタＰＴ１形成領域においては、半導体層２０の表面上を全て覆うようにレジスト膜６１を形成する。そして、薄膜トランジスタＮＴ１（ＮＴ２）形成領域およびＰＴ１形成領域に、イオン注入装置により、Ｐ（リン）を加速電圧１０ｋｅＶおよびドーズ量２×１０１４ｉｏｎｓ／ｃｍ２の条件でイオン注入する。これにより、薄膜トランジスタＮＴ１（ＮＴ２）形成領域の半導体層１１にチャネル領域１１ａおよびＮ型のソース／ドレイン領域１１ｂが形成される。そして、レジスト膜６０およびレジスト膜６１を除去する。
【００４２】
次に、図９に示すように、薄膜トランジスタＮＴ１（ＮＴ２）形成領域およびＰＴ１形成領域において、半導体層１１および２０の表面上に、ＣＶＤ法により、ＳｉＯ２膜およびＳｉＮ膜などからなるゲート絶縁膜１２および２１を同一層により形成する。そして、ゲート絶縁膜１２および２１の表面上に、スパッタ法により、Ｍｏ（モリブデン）などからなる導電層１３および２２を同一層により形成する。この同一層からなる導電層１３および２２は、約０．２３μｍの厚みを有している。
【００４３】
次に、図１０に示すように、薄膜トランジスタＰＴ１形成領域において、導電層２２をパターニングすることにより、ゲート電極２２ａを形成する。その後、Ｐ型の薄膜トランジスタＰＴ１形成領域の半導体層２０にゲート絶縁膜２１を介してＢ（ボロン）をイオン注入することにより、半導体層２０にＰ型のソース／ドレイン領域２０ｂが形成される。
【００４４】
次に、図１１に示すように、薄膜トランジスタＮＴ１（ＮＴ２）形成領域において、フォトリソグラフィ技術およびエッチング技術を用いて導電層１３（図１０参照）をパターニングすることにより、ゲート電極１３ａを形成する。
【００４５】
次に、第１実施形態では、図１２に示すように、ゲート電極１３ａ（２２ａ）をマスクとして、ゲート絶縁膜１２（２１）の上面をＣ２ＨＦ５／Ａｒガスを用いて異方性エッチングする。これにより、薄膜トランジスタＮＴ１（ＮＴ２）形成領域において、ゲート絶縁膜１２の上面に第１段差部１２ａが形成されるとともに、薄膜トランジスタＰＴ１形成領域において、ゲート絶縁膜２１の上面に第１段差部２１ａが形成される。このとき、Ｎ型の薄膜トランジスタＮＴ１（ＮＴ２）形成領域において、ゲート絶縁膜１２の第１段差部１２ａの下側に位置する部分には、第１段差下面部１２ｂが形成され、第１段差部１２ａの上面側に位置する部分には、第１段差上面部１２ｃが形成される。これと同時に、Ｐ型の薄膜トランジスタＰＴ１形成領域において、ゲート絶縁膜２１の第１段差部２１ａの下側に位置する部分には、第１段差下面部２１ｂが形成され、第１段差部２１ａの上面側に位置する部分には、第１段差上面部２１ｃが形成される。
【００４６】
次に、第１実施形態では、マスクを用いずにゲート電極１３ａ（２２ａ）の上面および側面（図１２参照）をＣｌ２／Ｏ２ガスを用いて等方性エッチングする。これにより、図１３に示すように、Ｎ型の薄膜トランジスタＮＴ１（ＮＴ２）形成領域において、第１段差部１２ａの上面側に位置する第１段差上面部１２ｃを露出させるとともに、Ｐ型の薄膜トランジスタＰＴ１の形成領域において、第１段差部２１ａの上面側に位置する第１段差上面部２１ｃを露出させる。このとき、ゲート電極１３ｂ（２２ｂ）の上面および側面は、それぞれ約０．１μｍずつエッチングされる。
【００４７】
次に、第１実施形態では、図１４に示すように、等方性エッチングされたゲート電極１３ｂ（２２ｂ）をマスクとして、薄膜トランジスタＮＴ１（ＮＴ２）形成領域の第１段差下面部１２ｂおよび第１段差上面部１２ｃおよび薄膜トランジスタＰＴ１形成領域の第１段差上面部２１ｃを介して、半導体層１１に、約３×１０１３ｉｏｎｓ／ｃｍ２のドーズ量で不純物Ｐ（リン）を１回注入する。これにより、Ｎ型の薄膜トランジスタＮＴ１（ＮＴ２）形成領域において、半導体層１１のうち第１段差下面部１２ｂの形成領域の下方に位置する部分にＮ型の第１ＬＤＤ領域１１ｄが形成され、第１半導体層１１のうち第１段差上面部１２ｃの形成領域の下方に位置する部分でかつ第１ＬＤＤ領域１１ｄのチャネル領域１１ａ側に第１ＬＤＤ領域１１ｄの不純物濃度より低い不純物濃度を有するＮ型の第２ＬＤＤ領域１１ｅが形成される。これと同時に、薄膜トランジスタＰＴ１形成領域において、半導体層２０のうち第１段差上面部２１ｃの形成領域の下方に位置する部分にＮ型の低濃度不純物領域２０ｃが形成される。
【００４８】
また、Ｎ型の薄膜トランジスタＮＴ１（ＮＴ２）形成領域において、Ｎ型の第１ＬＤＤ領域１１ｄの不純物濃度は、第１段差下面部１２ｂの厚みＤ１に応じた不純物濃度を有するように形成される。また、Ｎ型の第２ＬＤＤ領域１１ｅの不純物濃度は、第１段差上面部１２ｃの厚みＤ２に応じた不純物濃度を有するように形成される。なお、第１段差下面部１２ｂの厚みＤ１は、第１段差上面部１２ｃの厚みＤ２よりも小さいので、不純物注入を行う際に、第１段差下面部１２ｂを通過する不純物の量が第１段差上面部１２ｃを通過する不純物の量よりも多くなる。これにより、半導体層１１の第１段差下面部１２ｂの下方に位置する第１ＬＤＤ領域１１ｄの不純物濃度は、半導体層１１の第１段差上面部１２ｃの下方に位置する第２ＬＤＤ領域１１ｅの不純物濃度よりも大きくなるように形成される。また、Ｐ型の薄膜トランジスタＰＴ１形成領域において、Ｎ型の低濃度不純物領域２０ｃの不純物濃度は、第１段差上面部２１ｃの厚みに応じた不純物濃度を有するように形成される。また、第２ＬＤＤ領域１１ｅは、第１ＬＤＤ領域１１ｄのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ１よりも小さくなるように形成される。このようにして、Ｎ型の薄膜トランジスタＮＴ１（ＮＴ２）およびＰ型の薄膜トランジスタＰＴ１が形成される。
【００４９】
そして、図２に示すように、薄膜トランジスタＮＴ１（ＮＴ２）のゲート絶縁膜１２およびゲート電極１３ｂの表面上、および、薄膜トランジスタＰＴ１のゲート絶縁膜２１およびゲート電極２２ａの表面上に、ＣＶＤ法などにより、ＳｉＯ２などからなる層間絶縁膜１４を形成する。次に、フォトリソグラフィ技術などにより、層間絶縁膜１４にコンタクトホール１４ａを形成するとともに、ゲート絶縁膜１２（２１）にコンタクトホール１２ｄ（２１ｄ）を形成する。そして、コンタクトホール１４ａおよび１２ｄ（２１ｄ）を介してソース／ドレイン領域１１ｂ（２０ｂ）と電気的に接続されるようにＡｌなどからなるソース／ドレイン電極１５（２３）を形成する。その後、層間絶縁膜１４およびソース／ドレイン電極１５（２３）の表面上に、塗布法などにより、樹脂などからなる平坦化膜１６を形成する。
【００５０】
次に、図３を参照して、本発明の第１実施形態による液晶表示装置１００の製造プロセスについて説明する。
【００５１】
図３に示すように、画素部３に形成された薄膜トランジスタＮＴ２の平坦化膜１６の表面に、フォトリソグラフィにより、コンタクトホール１６ａを形成する。これにより、ソース／ドレイン電極１５の一方の表面が露出される。次に、平坦化膜１６およびソース／ドレイン電極１５の一方の表面上に、スパッタ法により、ＩＴＯなどの透明電極からなる画素電極１７を形成する。そして、画素電極１７の表面上に、塗布法などにより、ポリイミドからなる配向膜１８を形成する。
【００５２】
次に、ＴＦＴ基板１０に対向するＣＦ基板３０の表面上に、塗布法などにより、ＢＭ（ブラックマトリクス（遮光膜））３１を形成する。次に、ＢＭ３１の表面上に、塗布法などにより、ＣＦ（カラーフィルター）３２を形成する。そして、ＣＦ３２の表面上に、塗布法などにより、樹脂などからなるＯＣ（オーバーコート層）３３を形成する。その後、ＯＣ３３の表面上に、スパッタ法などにより、ＩＴＯ（酸化インジウムスズ）などからなる対向電極３４を形成する。次に、対向電極３４の表面上に、塗布法などにより、ポリイミドなどからなる配向膜３５を形成する。そして、ＴＦＴ基板１０と、ＣＦ基板３０とを貼り合わせる。その後、ＴＦＴ基板１０と、ＣＦ基板３０との間に液晶層４０を封入することにより、画素部３（液晶表示装置１００）が完成される。
【００５３】
第１実施形態では、上記のように、エッチングされたゲート電極１３ｂをマスクとして、ゲート絶縁膜１２の第１段差部１２ａの上面側に位置する露出させた第１段差上面部１２ｃと、第１段差部１２ａの下面側に位置する第１段差下面部１２ｂとを介して、半導体層１１に不純物を１回注入することにより、不純物濃度が異なる２種類のＮ型の第１ＬＤＤ領域１１ｄおよび第２ＬＤＤ領域１１ｅを同時に形成する。これにより、ゲート電極およびゲート絶縁膜の表面上にレジスト膜をマスクとして形成した後に、レジスト膜を基準に半導体層１１に不純物の注入を行う場合と異なり、ゲート電極１３ｂ自体をマスクとして半導体層１１に不純物が注入されるので、ゲート電極１３ｂに対するＬＤＤ領域の位置ずれを抑制することができる。また、半導体層１１に不純物を１回注入することによって、不純物濃度が異なる２種類のＮ型の第１ＬＤＤ領域１１ｄおよび第２ＬＤＤ領域１１ｅを同時に形成することにより、不純物注入を複数回行う場合と異なり、不純物の注入量の制御性を向上させることができる。
【００５４】
また、第１実施形態では、上記のように、エッチングされたゲート電極１３ｂをマスクとして、ゲート絶縁膜１２の第１段差下面部１２ｂおよび第１段差上面部１２ｃを介して、半導体層１１に不純物を１回注入することにより、半導体層１１のうち第１段差下面部１２ｂの形成領域の下方に位置する部分に第１ＬＤＤ領域１１ｄを形成するのと同時に、半導体層１１のうち第１段差上面部１２ｃの形成領域の下方に位置する部分で、かつ、第１ＬＤＤ領域１１ｄのチャネル領域１１ａ側に第１ＬＤＤ領域１１ｄの不純物濃度より低い不純物濃度を有する第２ＬＤＤ領域１１ｅを形成する。これにより、半導体層１１のチャネル領域１１ａとソース／ドレイン領域１１ｂとの間に、ゲート絶縁膜１２の第１段差下面部１２ｂの厚みに応じた不純物濃度を有する第１ＬＤＤ領域１１ｄと、ゲート絶縁膜１２の第１段差上面部１２ｃの厚みに応じた不純物濃度を有する第２ＬＤＤ領域１１ｅとを同時に形成することができる。
【００５５】
また、第１実施形態では、上記のように、第２ＬＤＤ領域１１ｅのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ２を、第１ＬＤＤ領域１１ｄのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ１よりも小さくすることによって、半導体層１１のチャネル領域１１ａとソース／ドレイン領域１１ｂとの間に、第１ＬＤＤ領域１１ｄと、第１ＬＤＤ領域１１ｄのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ１よりも小さい長さを有する第２ＬＤＤ領域１１ｅとを容易に形成することができる。
【００５６】
また、第１実施形態では、上記のように、ゲート電極１３ｂをマスクとして、ゲート絶縁膜１２を異方性エッチングすることにより、第１段差部１２ａを形成することによって、ゲート電極１３ｂをマスクとした異方性エッチングによりゲート絶縁膜１２を垂直方向にエッチングすることができるので、容易に、ゲート絶縁膜１２の上面に第１段差部１２ａを形成することができる。
【００５７】
また、第１実施形態では、上記のように、マスクを用いずにゲート電極１３ｂの上面および側面を等方性エッチングすることにより、第１段差上面部１２ｃを露出させることによって、たとえば、マスクを用いてゲート電極１３ｂの上面および側面を等方性エッチングする場合と異なり、ゲート電極１３ｂの上面にマスクを形成しない分、製造工程数を減少させることができる。
【００５８】
また、第１実施形態では、上記のように、半導体層１１の表面上に形成されたゲート電極１３ｂの上面および側面をエッチングして第１段差上面部１２ｃを露出させる際に、半導体層２０の表面上に形成されたゲート電極２２ａの上面および側面も同時にエッチングする。これにより、ゲート電極１３ｂの上面および側面をエッチングする際に、ゲート電極２２ａの上面および側面も同時にエッチングされるので、半導体層２０にソース／ドレイン領域２０ｂを形成する際の不純物注入によるゲート電極２２ａの表面に形成されたダメージ層を除去することができる。
【００５９】
（第２実施形態）
次に、図１５および図１６を参照して、本発明の第２実施形態について説明する。この第２実施形態では、半導体層１１にＮ型の第１ＬＤＤ領域１１ｄおよび第２ＬＤＤ領域１１ｅの２種類のＬＤＤ領域を形成した第１実施形態とは異なり、半導体層１１にＮ型の第１ＬＤＤ領域１１ｆ、第２ＬＤＤ領域１１ｇおよび第３ＬＤＤ領域１１ｈの３種類のＬＤＤ領域を形成した例について説明する。
【００６０】
本発明の第２実施形態における液晶表示装置２００のドライバ部２には、複数のＮ型（第１導電型）の薄膜トランジスタＮＴ１０および複数のＰ型（第２導電型）の薄膜トランジスタＰＴ１０が設けられている。また、画素部３の画素６には、Ｎ型の薄膜トランジスタＮＴ２０が設けられている。
【００６１】
また、ドライバ部２のＮ型の薄膜トランジスタＮＴ１０の詳細な断面構造としては、図１５に示すように、ＴＦＴ基板１０の主表面上には、ポリシリコンからなる半導体層１１が形成されている。半導体層１１の中央部分には、チャネル領域１１ａが形成されている。このチャネル領域１１ａを挟むように不純物（Ｐ（リン））が注入されたＮ型のソース／ドレイン領域１１ｂが形成されている。このソース／ドレイン領域１１ｂのチャネル領域１１ａ側には、Ｎ型のＬＤＤ領域（低濃度不純物領域）１１ｃが形成されている。具体的には、ソース／ドレイン領域１１ｂのチャネル領域１１ａ側には、不純物（Ｐ（リン））が注入された約１×１０１８ｃｍ−３の濃度を有する低濃度のＮ型の第１ＬＤＤ領域１１ｆが形成されている。なお、第１ＬＤＤ領域１１ｆは、本発明の「第１低濃度不純物領域」の一例である。また、第１ＬＤＤ領域１１ｆのチャネル領域１１ａ側には、不純物（Ｐ（リン））が注入された約１×１０１７ｃｍ−３以上約１×１０１８ｃｍ−３以下の濃度を有する低濃度のＮ型の第２ＬＤＤ領域１１ｇが形成されている。なお、第２ＬＤＤ領域１１ｇは、本発明の「第２低濃度不純物領域」の一例である。また、第２ＬＤＤ領域１１ｇのチャネル領域１１ａ側には、不純物（Ｐ（リン））が注入された約１×１０１７ｃｍ−３の濃度を有する低濃度のＮ型の第３ＬＤＤ領域１１ｈが形成されている。なお、第３ＬＤＤ領域１１ｈは、本発明の「第３低濃度不純物領域」の一例である。また、第１ＬＤＤ領域１１ｆのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ３は、約１．４μｍである。また、第２ＬＤＤ領域１１ｇのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ４は、約０．１μｍである。また、第３ＬＤＤ領域１１ｈのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ５は、約０．１μｍである。つまり、第２実施形態では、第２ＬＤＤ領域１１ｇおよび第３ＬＤＤ領域１１ｈのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ４（Ｌ５）は、第１ＬＤＤ領域１１ｆのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さよりも小さくなるように形成されている。
【００６２】
また、半導体層１１の表面上には、ＳｉＯ２膜（シリコン酸化膜）やＳｉＮ膜（シリコン窒化膜）などからなるゲート絶縁膜１２が形成されている。このゲート絶縁膜１２の第１ＬＤＤ領域１１ｆと、第２ＬＤＤ領域１１ｇとの境界に対応する部分には、第１段差部１１２ａが形成されている。また、ゲート絶縁膜１２の第１段差部１１２ａの第１ＬＤＤ領域１１ｆ側には、第１段差下面部１１２ｂが形成されている。また、ゲート絶縁膜１２の第１段差部１１２ａのチャネル領域１１ａ側には、第１段差上面部１１２ｃが形成されている。また、第２実施形態では、ゲート絶縁膜１２の第２ＬＤＤ領域１１ｇと、第３ＬＤＤ領域１１ｈとの境界に対応する部分には、第２段差部１１２ｅが形成されている。また、ゲート絶縁膜１２の第２段差部１１２ｅのチャネル領域１１ａ側には、第２段差上面部１１２ｆが形成されている。また、ゲート絶縁膜１２の第１段差下面部１１２ｂの厚みＤ３は、ゲート絶縁膜１２の第１段差上面部１１２ｃの厚みＤ４よりも小さい。また、ゲート絶縁膜１２の第１段差上面部１１２ｃの厚みＤ４は、ゲート絶縁膜１２の第２段差上面部１１２ｆの厚みＤ５よりも小さい。また、ゲート絶縁膜１２の表面上のチャネル領域１１ａに対応する領域には、Ｍｏ（モリブデン）などからなるゲート電極１３ｃが形成されている。
【００６３】
また、ドライバ部２のＰ型の薄膜トランジスタＰＴ１０の詳細な断面構造としては、ＴＦＴ基板１０の主表面上には、ポリシリコンからなる半導体層２０が形成されている。半導体層２０の中央部分には、チャネル領域２０ａが形成されている。このチャネル領域２０ａを挟むように不純物（Ｂ（ボロン））が注入されたＰ型のソース／ドレイン領域２０ｂが形成されている。このソース／ドレイン領域２０ｂのチャネル領域２０ａ側には、不純物（Ｐ（リン））が注入されたＮ型の低濃度不純物領域２０ｄが形成されている。また、低濃度不純物領域２０ｄのチャネル領域２０ａ側には、不純物（Ｐ（リン））が注入されたＮ型の低濃度不純物領域２０ｅが形成されている。
【００６４】
また、半導体層２０の表面上には、ＳｉＯ２膜（シリコン酸化膜）やＳｉＮ膜（シリコン窒化膜）などからなるゲート絶縁膜２１が形成されている。なお、ゲート絶縁膜２１は、ゲート絶縁膜１２と同一層からなる。このゲート絶縁膜２１の低濃度不純物領域２０ｄと、ソース／ドレイン領域２０ｂとの間の境界に対応する部分には、第１段差部１２１ａが形成されている。また、ゲート絶縁膜２１の第１段差部１２１ａのソース／ドレイン領域２０ｂ側には、第１段差下面部１２１ｂが形成されている。また、ゲート絶縁膜２１の第１段差部１２１ａのチャネル領域２０ａ側には、第１段差上面部１２１ｃが形成されている。また、ゲート絶縁膜２１の低濃度不純物領域２０ｄと、第２ＬＤＤ領域２０ｅとの境界に対応する部分には、第２段差部１２１ｅが形成されている。また、ゲート絶縁膜２１の第２段差部１２１ｅのチャネル領域２０ａ側には、第２段差上面部１２１ｆが形成されている。また、ゲート絶縁膜２１のチャネル領域２０ａに対応する領域には、Ｍｏ（モリブデン）などからなるゲート電極２２ｃが形成されている。
【００６５】
また、Ｎ型の薄膜トランジスタＮＴ２０が設けられた画素部３の詳細な断面構造としては、上記した第１実施形態と同様に、図１５に示したＮ型の薄膜トランジスタＮＴ１０の構造に加えて、図１６に示すように、薄膜トランジスタＮＴ２０の平坦化膜１６の表面上には、画素電極１７および配向膜１８が形成されている。また、ＴＦＴ基板１０に対向するように、ＣＦ基板３０が設けられている。このＣＦ基板３０の表面上には、ＢＭ（ブラックマトリクス）３１、ＣＦ（カラーフィルター）３２、ＯＣ（オーバーコート層）３３、対向電極３４および配向膜３５がこの順に積層されている。また、配向膜１８と、配向膜３５との間には、液晶層４０が設けられている。
【００６６】
次に、図１５〜図１９を参照して、本発明の第２実施形態によるＮ型の薄膜トランジスタＮＴ１０（ＮＴ２０）およびＰ型の薄膜トランジスタＰＴ１０の製造プロセスについて説明する。
【００６７】
本発明の第２実施形態による薄膜トランジスタＮＴ１０（ＮＴ２０）およびＰＴ１０の製造プロセスでは、上記した第１実施形態のゲート電極１３ｂの等方性エッチング（図１４参照）を行った後に、図１７に示すように、ゲート電極１３ｂ（２２ｂ）をマスクとして、再度、ゲート絶縁膜１２（２１）の上面をＣ２ＨＦ５／Ａｒガスを用いて異方性エッチングする。これにより、Ｎ型の薄膜トランジスタＮＴ１０（ＮＴ２０）形成領域において、ゲート絶縁膜１２の上面に第２段差部１１２ｅが形成される。また、ゲート絶縁膜１２の第２段差部１１２ｅの上面側に位置する部分には、第２段差上面部１１２ｆが形成される。これと同時に、Ｐ型の薄膜トランジスタＰＴ１０形成領域において、ゲート絶縁膜２１の上面に第２段差部１２１ｅが形成され、ゲート絶縁膜２１の第２段差部１２１ｅの上面側に位置する部分には、第２段差上面部１２１ｆが形成される。
【００６８】
次に、図１８に示すように、マスクを用いずに、再度、ゲート電極１３ｂ（２２ｂ）の上面および側面（図１７参照）をＣｌ２／Ｏ２ガスを用いて等方性エッチングすることにより、Ｎ型の薄膜トランジスタＮＴ１０（ＮＴ２０）形成領域において、第２段差部１１２ｅの上面側に位置する第２段差上面部１１２ｆを露出させるとともに、Ｐ型の薄膜トランジスタＰＴ１０形成領域において、第２段差部１２１ｅの上面側に位置する第２段差上面部１２１ｆを露出させる。
【００６９】
次に、第２実施形態では、図１９に示すように、等方性エッチングされたゲート電極１３ｃ（２２ｃ）をマスクとして、ゲート絶縁膜１２の第１段差下面部１１２ｂ、第１段差上面部１１２ｃおよび第２段差上面部１１２ｆを介して、半導体層１１に、約３×１０１３ｉｏｎｓ／ｃｍ２のドーズ量で不純物Ｐ（リン）を１回注入する。これにより、Ｎ型の薄膜トランジスタＮＴ１０（ＮＴ２０）形成領域において、半導体層１１のうち第１段差下面部１１２ｂの形成領域の下方に位置する部分にＮ型の第１ＬＤＤ領域１１ｆが形成される。また、半導体層１１のうち第１段差上面部１１２ｃの形成領域の下方に位置する部分で、かつ、第１ＬＤＤ領域１１ｆのチャネル領域１１ａ側に第１ＬＤＤ領域１１ｆの不純物濃度より低い不純物濃度を有するＮ型の第２ＬＤＤ領域１１ｇが同時に形成される。また、半導体層１１のうち第２段差上面部１１２ｆの形成領域の下方に位置する部分で、かつ、第２ＬＤＤ領域１１ｇのチャネル領域１１ａ側に第２ＬＤＤ領域１１ｇの不純物濃度より低い不純物濃度を有するＮ型の第３ＬＤＤ領域１１ｈが同時に形成される。これと同時に、Ｐ型の薄膜トランジスタＰＴ１形成領域において、半導体層２０のうち第１段差上面部１２１ｃの形成領域の下方に位置する部分にＮ型の低濃度不純物領域２０ｄが形成される。また、半導体層２０のうち第２段差上面部１２１ｆの形成領域の下方に位置する部分で、かつ、低濃度不純物領域２０ｄのチャネル領域２０ａ側に低濃度不純物領域２０ｄの不純物濃度より低い不純物濃度を有するＮ型の低濃度不純物領域２０ｅが同時に形成される。
【００７０】
また、図１５に示すように、Ｎ型の薄膜トランジスタＮＴ１０（ＮＴ２０）形成領域において、Ｎ型の第１ＬＤＤ領域１１ｆの不純物濃度は、第１段差下面部１１２ｂの厚みＤ３に応じた不純物濃度を有するように形成される。また、Ｎ型の第２ＬＤＤ領域１１ｇの不純物濃度は、第１段差上面部１１２ｃの厚みＤ４に応じた不純物濃度を有するように形成される。また、Ｎ型の第３ＬＤＤ領域１１ｈの不純物濃度は、第２段差上面部１１２ｆの厚みＤ５に応じた不純物濃度を有するように形成される。なお、第１段差下面部１１２ｂの厚みＤ３は、第１段差上面部１１２ｃの厚みＤ４よりも小さく、かつ、第１段差上面部１１２ｃの厚みＤ４は、第２段差上面部１１２ｆの厚みＤ５よりも小さい。これにより、不純物注入を行う際に、第１段差下面部１１２ｂを通過する不純物の量は、第１段差上面部１１２ｃを通過する不純物の量よりも多くなる。また、第１段差上面部１１２ｃを通過する不純物の量は、第２段差上面部１１２ｆを通過する不純物の量よりも多くなる。その結果、半導体層１１の第１段差下面部１１２ｂの下方に位置する第１ＬＤＤ領域１１ｆの不純物濃度は、半導体層１１の第１段差上面部１１２ｃの下方に位置する第２ＬＤＤ領域１１ｇの不純物濃度よりも大きくなるように形成される。また、半導体層１１の第１段差上面部１１２ｃの下方に位置する第２ＬＤＤ領域１１ｇの不純物濃度は、半導体層１１の第２段差上面部１１２ｆの下方に位置する第３ＬＤＤ領域１１ｈの不純物濃度よりも大きくなるように形成される。また、Ｐ型の薄膜トランジスタＰＴ１０形成領域において、Ｎ型の低濃度不純物領域２０ｄの不純物濃度は、第１段差上面部１２１ｃの厚みに応じた不純物濃度を有するように形成される。また、Ｎ型の低濃度不純物領域２０ｅの不純物濃度は、第２段差上面部１２１ｆの厚みに応じた不純物濃度を有するように形成される。
【００７１】
なお、第２実施形態のその他の薄膜トランジスタの製造プロセスおよび液晶表示装置の製造プロセスは、上記した第１実施形態と同様である。
【００７２】
第２実施形態では、上記のように、再度エッチングされたゲート電極１３ｃをマスクとして、ゲート絶縁膜１２の第１段差部１１２ａの第１段差下面部１１２ｂおよび第１段差上面部１１２ｃと、第２段差部１１２ｅの露出された第２段差上面部１１２ｆとを介して、半導体層１１に不純物を１回注入することにより、半導体層１１のうち第１段差下面部１１２ｂの形成領域の下方に位置する部分に第１ＬＤＤ領域１１ｆを形成し、同時に、半導体層１１のうち第１段差上面部１１２ｃの形成領域の下方に位置する部分でかつ第１ＬＤＤ領域１１ｆのチャネル領域１１ａ側に第１ＬＤＤ領域１１ｆの不純物濃度より低い不純物濃度を有する第２ＬＤＤ領域１１ｇを形成し、さらに、同時に、半導体層１１のうち第２段差上面部１１２ｆの形成領域の下方に位置する部分でかつ第２ＬＤＤ領域１１ｇのチャネル領域１１ａ側に第２ＬＤＤ領域１１ｇの不純物濃度より低い不純物濃度を有する第３ＬＤＤ領域１１ｈを形成する。これにより、半導体層１１に不純物を１回注入することによって、不純物濃度が異なる３種類の低濃度不純物領域（第１〜第３ＬＤＤ領域）を同時に形成することができるので、３種類の低濃度不純物領域を形成するために不純物注入を複数回行う場合と異なり、不純物の注入量の制御性を向上させることができる。
【００７３】
また、第２実施形態では、上記のように、第２ＬＤＤ領域１１ｇおよび第３ＬＤＤ領域１１ｈのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ４（Ｌ５）を、第１ＬＤＤ領域１１ｆのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さよりも小さくなるように形成することによって、半導体層１１のチャネル領域１１ａとソース／ドレイン領域１１ｂとの間に、第１ＬＤＤ領域１１ｆと、第１ＬＤＤ領域１１ｆのＴＦＴ基板１０の主表面に沿った方向（Ｘ方向）の長さＬ３よりも小さい長さを有する第２ＬＤＤ領域１１ｇおよび第３ＬＤＤ領域１１ｈとを容易に形成することができる。
【００７４】
また、第２実施形態では、上記のように、再度エッチングされたゲート電極１３ｂをマスクとして、第１段差部１１２ａを形成する工程において異方性エッチングされたゲート絶縁膜１２を、再度異方性エッチングすることにより第２段差部１１２ｅを形成することによって、ゲート電極１３ｂをマスクとした異方性エッチングによりゲート絶縁膜１２を垂直方向にエッチングすることができるので、容易に、ゲート絶縁膜１２の上面に第１段差部１１２ａおよび第２段差部１１２ｅを形成することができる。
【００７５】
また、第２実施形態では、上記のように、第１段差部１１２ａの第１段差上面部１１２ｃを露出させる工程において等方性エッチングされたゲート電極１３ｂの上面および側面を、マスクを用いずに再度等方性エッチングすることにより第２段差部１１２ｅの第２段差上面部１１２ｆを露出させることによって、たとえば、マスクを用いてゲート電極１３ｂの上面および側面を等方性エッチングする場合と異なり、ゲート電極１３ｂの上面にマスクを形成しない分、製造工程数を減少させることができる。
【００７６】
なお、第２実施形態のその他の効果は、上記した第１実施形態と同様である。
【００７７】
また、今回開示された実施形態は、すべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は、上記した実施形態の説明ではなく特許請求の範囲によって示され、さらに特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれる。
【００７８】
たとえば、上記第１および第２実施形態では、本発明の薄膜トランジスタの製造方法を液晶表示装置の製造方法に用いる例を示したが、本発明はこれに限らない。たとえば、本発明の薄膜トランジスタの製造方法を適用可能であれば、液晶表示装置以外の表示装置や薄膜トランジスタを含む電子機器などの製造方法にも適用可能である。
【００７９】
また、上記第１および第２実施形態では、本発明の薄膜トランジスタの製造方法を縦電界モードの液晶表示装置の製造方法に用いる例を示したが、本発明はこれに限らない。たとえば、本発明の薄膜トランジスタの製造方法を横電界モードなどの液晶表示装置の製造方法に用いてもよい。
【００８０】
また、上記第１および第２実施形態では、半導体層に不純物濃度が異なる２種類および３種類のＬＤＤ領域を形成する例を示したが、本発明はこれに限らない。たとえば、半導体層に不純物濃度が異なる４種類以上のＬＤＤ領域を形成してもよい。
【００８１】
また、上記第１および第２実施形態では、第２ＬＤＤ領域のＸ方向の長さが、第１ＬＤＤ領域のＸ方向の長さよりも小さい例を示したが、本発明はこれに限らない。たとえば、第２ＬＤＤ領域のＸ方向の長さを第１ＬＤＤ領域のＸ方向の長さと略等しくてもよいし、第２ＬＤＤ領域のＸ方向の長さを第１ＬＤＤ領域のＸ方向の長さより大きくしてもよい。
【００８２】
また、上記第１および第２実施形態では、異方性エッチングを行う際に、Ｃ２ＨＦ５／Ａｒガスを用いる例を示したが、本発明はこれに限らない。たとえば、ゲート電極を異方性エッチングすることが可能であればＣ２ＨＦ５／Ａｒ以外のエッチングガスを用いてもよい。
【００８３】
また、上記第１および第２実施形態では、等方性エッチングを行う際に、Ｃｌ２／Ｏ２ガスを用いる例を示したが、本発明はこれに限らない。たとえば、ゲート電極を等方性エッチングすることが可能であればＣｌ２／Ｏ２以外のガスを用いてもよい。
【符号の説明】
【００８４】
１１  半導体層（第１半導体層）      １１ａ  チャネル領域（第１チャネル領域）      １１ｂ  ソース／ドレイン領域（第１ソース／ドレイン領域）      １１ｄ、１１ｆ  第１ＬＤＤ領域（第１低濃度不純物領域）      １１ｅ、１１ｇ  第２ＬＤＤ領域（第２低濃度不純物領域）      １１ｈ  第３ＬＤＤ領域（第３低濃度不純物領域）      １２  ゲート絶縁膜（第１ゲート絶縁膜）      １２ａ、１１２ａ  第１段差部      １２ｂ、１１２ｂ  第１段差下面部      １２ｃ、１１２ｃ  第１段差上面部      １３ａ、１３ｂ、１３ｃ  ゲート電極（第１ゲート電極）      ２０  半導体層（第２半導体層）      ２０ａ  チャネル領域（第２チャネル領域）      ２０ｂ  ソース／ドレイン領域（第２ソース／ドレイン領域）      ２１  ゲート絶縁膜（第２ゲート絶縁膜）      ２２ａ、２２ｂ、２２ｃ  ゲート電極（第２ゲート電極）      １１２ｅ  第２段差部      １１２ｆ  第２段差上面部      ＮＴ１、ＮＴ２、ＮＴ１０、ＮＴ２０、ＰＴ１、ＰＴ１０  薄膜トランジスタ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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