(57)【特許請求の範囲】
【請求項１】
半導体基板上に形成され、
前記半導体基板の主面の第１方向に延在する複数の第１配線と、
前記複数の第１配線のそれぞれの上部に、所定の間隔をおいて形成された複数のダイオードと、
前記複数のダイオードの上部に形成され、前記複数のダイオードに電気的に接続された複数の不揮発性メモリと、
前記複数の不揮発性メモリの上部に形成され、前記第１方向と直交する第２方向に延在する複数の第２配線と、
を有し、
前記複数のダイオードのそれぞれは、前記複数の不揮発性メモリの選択素子として機能し、
前記複数の第１配線のそれぞれの上に形成され、前記複数の第１配線と電気的に接続された、第１の抵抗値を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第１の抵抗値よりも高い第２の抵抗値を有し、複数層を積層した構造を有する多結晶半導体層と、
前記多結晶半導体層上に形成され、前記複数の不揮発性メモリに電気的に接続された、前記第２の抵抗値よりも低い第３の抵抗値を有する第２導電型の半導体層と、
からなる、前記半導体基板の主面に垂直に積層された柱状の積層構造を有し、
前記多結晶半導体層中の多結晶粒は、前記多結晶半導体層を構成する前記複数層間の層境界で前記第１方向と前記第２方向との両方に平行な多結晶粒界面を形成し、
前記第１導電型の半導体層から前記第２導電型の半導体層に至る前記多結晶半導体層中の多結晶粒界面は、前記多結晶半導体層を形成する前記複数層間の層境界に形成される前記第１方向と前記第２方向との両方に平行な多結晶粒界面を介しており、
前記複数の第１配線および前記複数の第２配線は、前記複数の不揮発性メモリを選択するワード線およびビット線を構成していることを特徴とする不揮発性記憶装置。
【請求項２】
前記第１導電型の半導体層および前記第２導電型の半導体層は多結晶シリコンからなり、
前記多結晶半導体層はシリコン、ゲルマニウム、炭化ケイ素、シリコンゲルマニウムのうち少なくとも一つを含むことを特徴とする請求項１記載の不揮発性記憶装置。
【請求項３】
前記第１導電型の半導体層および前記第２導電型の半導体層はそれぞれ単一の層からなることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項４】
前記複数の第１配線は、前記半導体基板の主面上に前記第１方向に延在するストライプ状に形成され、
前記複数のダイオード同士の間には第１絶縁膜が埋め込まれ、
前記第１絶縁膜上には、複数の第２絶縁膜と複数のゲート配線とが交互に積層され、
前記複数の第２絶縁膜および前記複数のゲート配線は前記複数のダイオードのそれぞれの上面に達する複数の溝を有し、
前記複数の溝のそれぞれの内壁には、第３絶縁膜、前記複数の溝の底部において前記第２導電型の半導体層と電気的に接続されたチャネル半導体層、第４絶縁膜、相変化材料層および第５絶縁膜が、前記複数の溝のそれぞれの内壁側から順に前記複数の溝の内壁に沿って形成され、
前記複数の第２配線は前記チャネル半導体層と電気的に接続され、
前記複数の不揮発性メモリは前記複数のゲート配線、前記第３絶縁膜、前記チャネル半導体層、および前記相変化材料層により構成されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項５】
前記複数の第１配線は、前記半導体基板の主面上に前記第１方向に延在するストライプ状に形成され、
前記複数のダイオード同士の間には第１絶縁膜が埋め込まれ、
前記複数のダイオードのそれぞれの上には、第１金属電極膜、相変化材料層および第２金属電極膜が順に積層された積層構造を有する前記複数の不揮発性メモリが配置され、
隣り合う前記複数の不揮発性メモリ同士の間には層間絶縁膜が埋め込まれ、
前記第２金属電極膜上および前記層間絶縁膜上には前記複数の第２配線がストライプ状に形成され、前記第２金属電極膜および前記複数の第２配線は電気的に接続されていることを特徴とする請求項１記載の不揮発性記憶装置。
【請求項６】
半導体基板上に形成され、
前記半導体基板の主面の第１方向に延在する複数の第１配線と、
前記複数の第１配線のそれぞれの上部に、所定の間隔をおいて形成された複数のダイオードと、
前記複数のダイオードの上部に形成され、前記複数のダイオードに電気的に接続された複数の不揮発性メモリと、
前記複数の不揮発性メモリの上部に形成され、前記第１方向と直交する第２方向に延在する複数の第２配線と、
を有し、
前記複数のダイオードのそれぞれは、前記複数の不揮発性メモリの選択素子として機能し、
前記複数の第１配線のそれぞれの上に形成され、前記複数の第１配線と電気的に接続された、第１の抵抗値を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第１の抵抗値よりも高い第２の抵抗値を有し、複数層を積層した構造を有する多結晶半導体層と、
前記多結晶半導体層上に形成され、前記複数の不揮発性メモリに電気的に接続された、前記第２の抵抗値よりも低い第３の抵抗値を有する第２導電型の半導体層と、
からなる、前記半導体基板の主面に垂直に積層された柱状の積層構造を有し、
前記複数の第１配線および前記複数の第２配線は、前記複数の不揮発性メモリを選択するワード線およびビット線を構成している不揮発性記憶装置の製造方法であって、
（ａ）前記半導体基板上に、第１金属膜、前記第１導電型の半導体層、前記第１の抵抗値より高い前記第２の抵抗値を有し、複数層を積層した構造を有する半導体層および前記第２導電型の半導体層を順次形成する工程と、
（ｂ）前記第１方向に沿って前記第２導電型の半導体層、前記半導体層、前記第１導電型の半導体層および前記第１金属膜をストライプ状に加工して、前記第１金属膜からなる前記複数の第１配線と、前記複数の第１配線のそれぞれの上に形成された前記第１導電型の半導体層、前記半導体層および前記第２導電型の半導体層を含む複数の第１パターンとを形成する工程と、
（ｃ）前記複数の第１配線同士の間および前記複数の第１パターン同士の間を第１絶縁膜で埋め込んだ後、前記複数の第１パターンのそれぞれの上面を露出させる工程と、
（ｄ１）前記複数の第１パターン上および前記第１絶縁膜上に複数の第２絶縁膜と複数の第３金属膜とを交互に積層する工程と、
（ｄ２）前記複数の第２絶縁膜および前記複数の第３金属膜を前記第１方向に沿ってストライプ状に加工し、前記第１パターンの上面を露出する複数の溝を形成し、前記複数の第３金属膜からなる複数のゲート配線を形成する工程と、
（ｄ３）前記複数の溝の内壁に第３絶縁膜、チャネル半導体層、第４絶縁膜、相変化材料層および第５絶縁膜を順次形成して前記複数の溝内を埋める工程と、
（ｄ４）前記第４絶縁膜、前記相変化材料層および前記第５絶縁膜をエッチバックし、前記チャネル半導体層の上面を露出させる工程と、
（ｄ５）前記（ｄ４）工程の後、前記チャネル半導体層上に、前記チャネル半導体層と電気的に接続された第２金属膜を形成する工程と、
（ｄ）前記第２方向に沿って前記第２金属膜、前記チャネル半導体層、前記第５絶縁膜、前記相変化材料層、前記第４絶縁膜、前記第１絶縁膜および前記第１パターンをストライプ状に加工して、前記第２金属膜、前記チャネル半導体層、前記複数の第２絶縁膜、前記複数のゲート配線、前記第５絶縁膜、前記相変化材料層、前記第４絶縁膜、前記第１絶縁膜および前記複数の第１パターンからなる複数の第２パターンを形成する工程と、
（ｅ）前記複数の第２パターン同士の間を層間絶縁膜で埋め込む工程と、
（ｆ）前記（ａ）工程の後、熱処理により前記半導体層を結晶化して前記多結晶半導体層を形成する工程と、
を有し、
前記第１導電型の半導体層、前記多結晶半導体層および前記第２導電型の半導体層からなる前記複数のダイオードを形成し、
前記第２金属膜からなる前記複数の第２配線と、前記複数のゲート配線、前記第３絶縁膜、前記相変化材料層からなる前記複数の不揮発性メモリを形成することを特徴とする不揮発性記憶装置の製造方法。
【請求項７】
前記（ｆ）工程における前記熱処理はレーザーアニールによって行うことを特徴とする請求項６記載の不揮発性記憶装置の製造方法。
【請求項８】
前記（ａ）工程では、前記第１導電型の半導体層および前記第２導電型の半導体層はそれぞれ単一の層で形成することを特徴とする請求項６記載の不揮発性記憶装置の製造方法。
【請求項９】
前記（ａ）工程では、多結晶シリコンを含む前記第１導電型の半導体層および前記第２導電型の半導体層と、シリコン、ゲルマニウム、炭化ケイ素、シリコンゲルマニウムのうち少なくとも一つを含む前記半導体層とを形成することを特徴とする請求項６記載の不揮発性記憶装置の製造方法。
【請求項１０】
半導体基板上に形成され、
前記半導体基板の主面の第１方向に延在する複数の第１配線と、
前記複数の第１配線のそれぞれの上部に、所定の間隔をおいて形成された複数のダイオードと、
前記複数のダイオードの上部に形成され、前記複数のダイオードに電気的に接続された複数の不揮発性メモリと、
前記複数の不揮発性メモリの上部に形成され、前記第１方向と直交する第２方向に延在する複数の第２配線と、
を有し、
前記複数のダイオードのそれぞれは、前記複数の不揮発性メモリの選択素子として機能し、
前記複数の第１配線のそれぞれの上に形成され、前記複数の第１配線と電気的に接続された、第１の抵抗値を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に形成され、前記第１の抵抗値よりも高い第２の抵抗値を有し、複数層を積層した構造を有する多結晶半導体層と、
前記多結晶半導体層上に形成され、前記複数の不揮発性メモリに電気的に接続された、前記第２の抵抗値よりも低い第３の抵抗値を有する第２導電型の半導体層と、
からなる、前記半導体基板の主面に垂直に積層された柱状の積層構造を有し、
前記複数の第１配線および前記複数の第２配線は、前記複数の不揮発性メモリを選択するワード線およびビット線を構成している不揮発性記憶装置の製造方法であって、
（ａ）前記半導体基板上に、第１金属膜、前記第１導電型の半導体層、前記第１の抵抗値より高い前記第２の抵抗値を有する前記多結晶半導体層および前記第２導電型の半導体層を順次形成する工程と、
（ｂ）前記第１方向に沿って前記第２導電型の半導体層、前記多結晶半導体層、前記第１導電型の半導体層および前記第１金属膜をストライプ状に加工して、前記第１金属膜からなる前記複数の第１配線と、前記複数の第１配線のそれぞれの上に形成された前記第１導電型の半導体層、前記多結晶半導体層および前記第２導電型の半導体層を含む複数の第１パターンとを形成する工程と、
（ｃ）前記複数の第１配線同士の間および前記複数の第１パターン同士の間を第１絶縁膜
で埋め込んだ後、前記複数の第１パターンのそれぞれの上面を露出させる工程と、
（ｄ１）前記複数の第１パターン上および前記第１絶縁膜上に複数の第２絶縁膜と複数の第３金属膜とを交互に積層する工程と、
（ｄ２）前記複数の第２絶縁膜および前記複数の第３金属膜を前記第１方向に沿ってストライプ状に加工し、前記第１パターンの上面を露出する複数の溝を形成し、前記複数の第３金属膜からなる複数のゲート配線を形成する工程と、
（ｄ３）前記複数の溝の内壁に第３絶縁膜、チャネル半導体層、第４絶縁膜、相変化材料層および第５絶縁膜を順次形成して前記複数の溝内を埋める工程と、
（ｄ４）前記第４絶縁膜、前記相変化材料層および前記第５絶縁膜をエッチバックし、前記チャネル半導体層の上面を露出させる工程と、
（ｄ５）前記（ｄ４）工程の後、前記チャネル半導体層上に、前記チャネル半導体層と電気的に接続された第２金属膜を形成する工程と、
（ｄ）前記第２方向に沿って前記第２金属膜、前記チャネル半導体層、前記第５絶縁膜、前記相変化材料層、前記第４絶縁膜、前記第１絶縁膜および前記第１パターンをストライプ状に加工して、前記第２金属膜、前記チャネル半導体層、前記複数の第２絶縁膜、前記複数のゲート配線、前記第５絶縁膜、前記相変化材料層、前記第４絶縁膜、前記第１絶縁膜および前記複数の第１パターンからなる複数の第２パターンを形成する工程と、
（ｅ）前記複数の第２パターン同士の間を層間絶縁膜で埋め込む工程と、
を有し、
前記第１導電型の半導体層、前記多結晶半導体層および前記第２導電型の半導体層からなる前記複数のダイオードを形成し、
前記第２金属膜からなる前記複数の第２配線と、前記複数のゲート配線、前記第３絶縁膜、前記相変化材料層からなる前記複数の不揮発性メモリを形成することを特徴とする不揮発性記憶装置の製造方法。
【請求項１１】
前記（ａ）工程では、前記第１導電型の半導体層および前記第２導電型の半導体層はそれぞれ単一の層で形成することを特徴とする請求項１０記載の不揮発性記憶装置の製造方法。
【請求項１２】
前記（ａ）工程では、多結晶シリコンを含む前記第１導電型の半導体層および前記第２導電型の半導体層と、シリコン、ゲルマニウム、炭化ケイ素、シリコンゲルマニウムのうち少なくとも一つを含む前記多結晶半導体層とを形成することを特徴とする請求項１０記載の不揮発性記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性記憶装置およびその製造方法に関し、特に、電気的に書き換え可能な相変化メモリおよびその製造に適用して有効な技術に関するものである。
【背景技術】
【０００２】
近年、次世代不揮発性半導体メモリとして、カルコゲナイド（chalcogenide）のような相変化材料を用いた相変化メモリ（Phase-change Random Access Memory：ＰＲＡＭ）が提案されている。この相変化メモリは、不揮発性でありながら、書込み・読出しの動作がＤＲＡＭ（Dynamic Random Access Memory）と同程度に高速であると予想され、かつセル面積がフラッシュメモリと同程度に縮小可能であることから、次世代不揮発性メモリとして有力視されている。
【０００３】
相変化メモリに用いられる相変化材料は、すでにＤＶＤ（Digital Versatile Disc）等の光ディスク媒体で使用されているが、ＤＶＤの場合は、相変化材料がアモルファス状態と結晶状態とで光の反射率が異なる特性を利用している。
【０００４】
一方、相変化メモリの場合は、相変化材料がアモルファス状態と結晶状態とで電気抵抗が数桁違う特性を利用し、金属電極に挟まれた相変化材料膜に電流を流すことで電気的に書き換えを行うメモリ素子である。相変化メモリの基本的なメモリセルの構造は、記憶素子（相変化材料膜）と選択素子とを組み合わせた構造である。相変化メモリは、選択素子から電流を加えることで記憶素子に発生するジュール熱により記憶素子を結晶状態、若しくは非晶質（アモルファス）状態にすることで情報を記憶・保持する。相変化メモリのスイッチング、すなわち相変化材料のアモルファス状態から結晶状態への相変化およびその逆の変化は、相変化材料膜にパルス電圧を印加した際に発生するジュール熱を利用している。つまり、アモルファス状態から低抵抗な結晶状態への相変化（セット動作、書込み動作）では、相変化材料の結晶化温度以上、融点以下となる電圧を相対的に長時間印加する。一方、結晶状態から高抵抗なアモルファス状態への相変化（リセット動作、消去動作）では、相変化材料の融点以上となる短パルスの電圧を加えた後、電流を急減させて相変化材料を急冷する。
【０００５】
一般に記憶素子の抵抗値は相変化により２桁から３桁も変化する。このため、相変化メモリは、結晶か非晶質かによって読出し信号が大きく異なるため、センス動作が容易である。相変化メモリは微細化を進めると相変化材料の状態を変化させるために必要となる電流が小さくなるため、原理上微細化に向いており、研究が盛んに行われている。
【０００６】
複数ある相変化メモリのうちから書込み、読込みまたは消去を行う相変化メモリを選ぶ選択素子としては、ｐ型の半導体層（以下単にｐ型層と言う）およびｎ型の半導体層（以下単にｎ型層と言う）を含む２層以上のポリシリコン層の積層構造を有するポリシリコンダイオードがある。相変化メモリの選択素子であるポリシリコンダイオードの構造としては、半導体基板上に柱状に形成されるものが知られており、この場合、選択素子として半導体基板の主面にトランジスタを形成する場合などに比べて相変化メモリの集積度を向上させることができる。選択素子であるポリシリコンダイオードとしては、ｐ型層およびｎ型層のみを積層したＰＮダイオード、またはｐ型層とｎ型層との間にＩ層（Ｉｎｔｒｉｎｓｉｃ層：真性半導体層、ノンドープポリシリコン層）を形成したＰＩＮダイオードなどを使用することが考えられる。
【０００７】
特許文献１（特開平６−２６０３０３号公報）には、半導体基板の主面に形成された抵抗素子の抵抗値の温度依存性を改善する目的で、積層構造を有する多結晶シリコン膜により抵抗素子を構成する技術が開示されている。ここでは、抵抗値の温度依存性を改善する技術をダイオードに適用して温度特性を改善する旨の記載があるが、逆方向（逆バイアス）の漏れ電流の発生を防ぐ目的で積層された多結晶シリコン膜を用いる旨の記載はない。
【０００８】
特許文献２（特開平１０−２２３３７７号公報）には、発光ダイオードを構成する金属膜および有機層の積層構造において、前記金属膜上に接して形成される有機層が損傷を受けることを防ぐ技術が開示されている。ここでは、多結晶のＺｎＳｅの抵抗が、粒界を横切る方向の方が、粒界に沿う方向よりも著しく高い旨の記載がされている。
【０００９】
特許文献３（特開平５−０８２８２５号公報）には、ＰＩＮ型またＮＩＰ型のフォトダイオードの暗電流特性、光感度および残像特性を改善する技術が開示されている。ここでは、ＰＩＮ型のフォトダイオードを構成する多結晶シリコンからなるＩ層（Ｉｎｔｒｉｎｓｉｃ層：真性半導体層、ノンドープポリシリコン層）とｐ型層との間に多結晶シリコン膜からなるｐ型層を形成し、前記Ｉ層とｎ型層との間に多結晶シリコン膜からなるｎ型層を形成している。これにより、非晶質シリコン膜に替えて多結晶シリコン膜を用いることで、暗電流を抑えることができるとしている。なお、電極間に積層された多結晶シリコン膜において粒界が繋がる事を避ける旨の記載および示唆はない。
【００１０】
特許文献４（特開２００９−２１８４９６号公報）には、スイッチング時間を高速化したＰＮ接合ダイオードが記載されている。ここでは、単結晶シリコン層であるｎ−型半導体層上にｐ型多結晶シリコン膜を形成することで、結晶粒界が多く電子移動度の小さい前記ｐ型多結晶シリコン膜により、順方向電圧印加時に前記ｐ型多結晶シリコン膜から前記ｎ−型半導体層に注入されるホール量を抑制できるとしている。
【００１１】
特許文献５（特開２００９−１８１９７１号公報）には、相変化メモリのダイオードを構成する多結晶シリコン膜の結晶化をレーザーアニールにより行い、ダイオードの結晶粒界を制御する技術が開示されている。ここでは、ダイオード形成領域に結晶粒界が形成されないようにするか、または結晶粒界を電極間方向に揃え、オフリーク特性のばらつきを抑えることが記載してあるが、結晶粒界が揃うことによって粒界が繋がることを防ぐ旨の記載はされていない。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】特開平６−２６０３０３号公報
【特許文献２】特開平１０−２２３３７７号公報
【特許文献３】特開平５−０８２８２５号公報
【特許文献４】特開２００９−２１８４９６号公報
【特許文献５】特開２００９−１８１９７１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１３】
１層の膜からなるＩ層（ノンドープポリシリコン層または不純物が低濃度にドープされたポリシリコン層）を構成するポリシリコンの結晶粒同士の界面である粒界は電子を通し易い性質を有しており、ｎ型層とＩ層との界面からｐ型層とＩ層の界面に渡ってＩ層内に直線的に粒界が形成されている場合、粒界を通じてｎ型層とｐ型層との間でリーク電流が発生し易い。よって、１層の膜からなるＩ層を薄く形成した場合、ｎ型層とｐ型層と間に短い長さの粒界が形成されて逆バイアス印加時のオフ電流が大きくなるため、相変化メモリにおいて誤書込みや誤消去が起こり、不揮発性記憶装置の信頼性が低下する。
【００１４】
ｎ型層とｐ型層との間を結ぶ粒界の長さが長ければリーク電流は流れにくくなるため、リーク電流が発生することを防ぐ目的でＩ層の膜厚を厚くする方法が考えられる。すなわち、ｐ型層、Ｉ層、ｎ型層の３層により構成されるポリシリコンＰＩＮダイオードでは、Ｉ層の厚さを十分に厚くすることで逆バイアス印加時のオフ電流（リーク電流）を十分に小さくすることができる。
【００１５】
しかしながら、相変化メモリの微細化を推進する際、柱状に形成するポリシリコンダイオードの高さは十分低い必要がある。ポリシリコンダイオードの高さが高い場合、半導体基板の主面に沿う方向のポリシリコンダイオードパターンの幅に対する、半導体基板の主面に対して垂直な方向のポリシリコンダイオードパターンの高さのアスペクト比（ＡＲ）が大きくなり過ぎ、パターンの加工が困難になる。また、加工したパターンの倒れが生じてポリシリコンダイオードが形成できなくなる虞がある。
【００１６】
このため、単層のポリシリコン膜からなるＩ層の膜厚を厚くすることでリーク電流の発生を防ぐ場合、ポリシリコンダイオードパターンは一定値以上の幅が必要となり、相変化メモリの微細化が困難になる。
【００１７】
従って、微細化を推進するためには、不揮発性記憶装置の信頼性を低下させずに、ポリシリコンダイオードを構成するＩ層の膜厚を十分に薄くする必要がある。
【００１８】
本発明の目的は、不揮発性記憶装置のポリシリコンダイオードにおいて逆バイアスのオフ電流が発生することを防ぐことにある。
【００１９】
また、本発明の他の目的は、不揮発性記憶装置を微細化することにある。
【００２０】
また、本発明は上記の目的を同時に達成することを図るものである。
【００２１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００２２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００２３】
本願の一発明による不揮発性記憶装置は、
半導体基板上に形成され、
前記半導体基板の主面の第１方向に延在する複数の第１配線と、
前記複数の第１配線のそれぞれの上部に、所定の間隔をおいて形成された複数のダイオードと、
前記複数のダイオードの上部に形成され、前記複数のダイオードに電気的に接続された複数の不揮発性メモリと、
前記複数の不揮発性メモリの上部に形成され、前記第１方向と直交する第２方向に延在する複数の第２配線と、
を有し、
前記複数のダイオードのそれぞれは、前記複数の不揮発性メモリの選択素子として機能し、
前記複数の第１配線のそれぞれの上に形成され、前記複数の第１配線と電気的に接続された、第１の抵抗値を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に積層された、前記第１の抵抗値よりも高い第２の抵抗値を有する複数の多結晶半導体層と、
前記複数の多結晶半導体層上に形成され、前記複数の不揮発性メモリに電気的に接続された、前記第２の抵抗値よりも低い第３の抵抗値を有する第２導電型の半導体層と、
からなる、前記半導体基板の主面に垂直に積層された柱状の積層構造を有し、
前記複数の第１配線および前記複数の第２配線は、前記複数の不揮発性メモリを選択するワード線およびビット線を構成しているものである。
【００２４】
また、本願の一発明による不揮発性記憶装置の製造方法は、
半導体基板上に形成され、
前記半導体基板の主面の第１方向に延在する複数の第１配線と、
前記複数の第１配線のそれぞれの上部に、所定の間隔をおいて形成された複数のダイオードと、
前記複数のダイオードの上部に形成され、前記複数のダイオードに電気的に接続された複数の不揮発性メモリと、
前記複数の不揮発性メモリの上部に形成され、前記第１方向と直交する第２方向に延在する複数の第２配線と、
を有し、
前記複数のダイオードのそれぞれは、前記複数の不揮発性メモリの選択素子として機能し、
前記複数の第１配線のそれぞれの上に形成され、前記複数の第１配線と電気的に接続された、第１の抵抗値を有する第１導電型の半導体層と、
前記第１導電型の半導体層上に積層された、前記第１の抵抗値よりも高い第２の抵抗値を有する複数の多結晶半導体層と、
前記複数の多結晶半導体層上に形成され、前記複数の不揮発性メモリに電気的に接続された、前記第２の抵抗値よりも低い第３の抵抗値を有する第２導電型の半導体層と、
からなる、前記半導体基板の主面に垂直に積層された柱状の積層構造を有し、
前記複数の第１配線および前記複数の第２配線は、前記複数の不揮発性メモリを選択するワード線およびビット線を構成している不揮発性記憶装置の製造方法であって、
（ａ）前記半導体基板上に、第１金属膜、前記第１導電型の半導体層、前記第１の抵抗値より高い第２の抵抗値を有する複数の半導体層および前記第２導電型の半導体層を順次形成する工程と、
（ｂ）前記第１方向に沿って前記第２導電型の半導体層、前記複数の半導体層、前記第１導電型の半導体層および前記第１金属膜をストライプ状に加工して、前記第１金属膜からなる前記複数の第１配線と、前記複数の第１配線のそれぞれの上に形成された前記第１導電型の半導体層、前記複数の半導体層および前記第２導電型の半導体層を含む複数の第１パターンとを形成する工程と、
（ｃ）前記複数の第１配線同士の間および前記複数の第１パターン同士の間を第１絶縁膜で埋め込んだ後、前記複数の第１パターンのそれぞれの上面を露出させる工程と、
（ｄ）前記第２方向に沿って前記第１絶縁膜および前記第１パターンをストライプ状に加工し、前記第１絶縁膜および前記第１パターンを含む複数の第２パターンを形成する工程と、
（ｅ）前記複数の第２パターン同士の間を層間絶縁膜で埋め込んだ後、前記複数の第２パターンのそれぞれの上面を露出させる工程と、
（ｆ）前記（ａ）工程の後、熱処理により前記複数の半導体層を結晶化して前記複数の多結晶半導体層を形成する工程と、
を有し、
前記第１導電型の半導体層、前記複数の多結晶半導体層および前記第２導電型の半導体層からなる前記複数のダイオードを形成するものである。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２６】
本発明によれば、不揮発性記憶装置の選択素子であるポリシリコンダイオードにおいて逆バイアスのオフ電流が発生することを防ぐことができる。
【００２７】
また、不揮発性記憶装置を微細化することができる。
【００２８】
また、上記の目的を同時に達成することができる。
【図面の簡単な説明】
【００２９】
【図１】本発明の実施の形態１である不揮発性記憶装置のメモリマトリクスの要部断面図である。
【図２】本発明の実施の形態１である不揮発性記憶装置のメモリマトリクスの俯瞰図である。
【図３】本発明の実施の形態１である不揮発性記憶装置のメモリマトリクスの一部を示す俯瞰図である。
【図４】相変化材料の融点および結晶化温度と電流を流す時間との関係を示すグラフである。
【図５】本発明の実施の形態１である不揮発性記憶装置のメモリマトリクスの要部断面図である。
【図６】本発明の実施の形態１である不揮発性記憶装置のメモリマトリクスの要部断面図である。
【図７】本発明の実施の形態１である不揮発性記憶装置のメモリマトリクスの等価回路図である。
【図８】本発明の実施の形態１である不揮発性記憶装置のメモリマトリクスの等価回路図である。
【図９】本発明の実施の形態１である不揮発性記憶装置の製造方法を示す俯瞰図である。
【図１０】図９に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図１１】図１０に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図１２】図１１に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図１３】図１２に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図１４】図１３に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図１５】図１４に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図１６】図１５に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図１７】図１６に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図１８】図１７に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図１９】図１８に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図２０】図１９に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図２１】図２０に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図２２】本発明の実施の形態１である不揮発性記憶装置の製造方法を示す俯瞰図である。
【図２３】本発明の実施の形態１である不揮発性記憶装置の製造方法を示す断面図である。
【図２４】比較例として示す製造工程中の不揮発性記憶装置の俯瞰図である。
【図２５】比較例として示す製造工程中の不揮発性記憶装置の要部断面図である。
【図２６】比較例として示す不揮発性記憶装置の要部断面図である。
【図２７】本発明の実施の形態１である不揮発性記憶装置の製造方法を示す俯瞰図である。
【図２８】（ａ）は、比較例として示す不揮発性記憶装置の要部断面図である。（ｂ）は、比較例として示す不揮発性記憶装置の要部断面図である。（ｃ）は、本発明の実施の形態１である不揮発性記憶装置を示す要部断面図である。
【図２９】ダイオードのアスペクト比と加工ルールとの関係を示すグラフである。
【図３０】本発明の実施の形態２である不揮発性記憶装置のメモリマトリクスの要部断面図である。
【図３１】本発明の実施の形態２である不揮発性記憶装置のメモリマトリクスの俯瞰図である。
【図３２】本発明の実施の形態２である不揮発性記憶装置のメモリマトリクスの等価回路図である。
【図３３】本発明の実施の形態２である不揮発性記憶装置の製造方法を示す俯瞰図である。
【図３４】図３３に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図３５】図３４に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図３６】図３５に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図３７】図３６に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図３８】図３７に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【図３９】図３８に続く不揮発性記憶装置の製造方法を説明する俯瞰図である。
【発明を実施するための形態】
【００３０】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の機能を有する部材には同一の符号を付し、その繰り返しの説明は省略する。また、以下の実施の形態では、特に必要なときを除き、同一または同様な部分の説明を原則として繰り返さない。
【００３１】
また、以下の実施の形態で用いる図面においては、断面図であっても図面を見易くするために部分的にハッチングを省略する場合がある。
【００３２】
（実施の形態１）
本実施の形態では、自己整列した複数のメモリセルをビットラインとワードラインとの交点に垂直に配置形成するチェインメモリ型のメモリマトリクスを有し、選択素子としてダイオードを有し、記憶素子として相変化メモリを有する不揮発性記憶装置について説明する。
【００３３】
まず、本実施の形態における縦型チェインメモリの断面図の一部を図１に示す。図１は本実施の形態の不揮発性記憶装置の要部断面図であり、メモリセルアレイ、配線、コンタクトプラグの一部が示されている。半導体基板１上にはゲート絶縁膜ＧＯＸを介してゲート電極ＧＡＴＥが形成され、半導体基板の上面にはゲート電極ＧＡＴＥの下部の半導体基板１を挟むように拡散層ＤＩＦが形成されており、拡散層ＤＩＦおよびゲート電極ＧＡＴＥは、ワード線２またはビット線３を選択する電界効果トランジスタを構成している。半導体基板１の上面には拡散層ＤＩＦに接して素子分離層ＳＴＩが形成されており、半導体基板１上にはゲート電極ＧＡＴＥおよび素子分離層ＳＴＩを覆うように層間絶縁膜ＩＬＤ１が形成され、層間絶縁膜ＩＬＤ１上には層間絶縁膜ＩＬＤ２、ＩＬＤ３、絶縁層３１、層間絶縁膜ＩＬＤ４、ＩＬＤ５、ＩＬＤ６およびグローバルビット線ＧＢＬが半導体基板１側から順に形成されている。
【００３４】
層間絶縁膜ＩＬＤ２内の下部および上部にはそれぞれ配線層Ｍ１およびＭ２が形成され、配線層Ｍ２は配線層Ｍ２と配線層Ｍ１の間に形成されたコンタクトプラグＣ２、配線層Ｍ１および層間絶縁膜ＩＬＤ１を貫くコンタクトプラグＣ１を介して拡散層ＤＩＦと電気的に接続されている。絶縁層３１は絶縁層３１の上面から下面を貫く柱状のポリシリコンダイオードＰＤを複数有している。複数のポリシリコンダイオードＰＤのそれぞれは、層間絶縁膜ＩＬＤ３上の金属配線からなるワード線２上に順に形成された、ｐ型不純物がドープされたポリシリコン層４０ｐ、低濃度の不純物がドープされたポリシリコン層５１ｐ、低濃度の不純物がドープされたポリシリコン層５２ｐおよびｎ型不純物がドープされたポリシリコン層６０ｐにより構成されている。
【００３５】
層間絶縁膜ＩＬＤ４の同層であって、ポリシリコンダイオードＰＤに隣接する領域の絶縁層３１上には、絶縁層３１側から順に絶縁層１１、ゲートポリシリコン層２１ｐ、絶縁層１２、ゲートポリシリコン層２２ｐ、絶縁層１３、ゲートポリシリコン層２３ｐ、絶縁層１４、ゲートポリシリコン層２４ｐ、絶縁層１５、ゲートポリシリコン層６１ｐおよび
絶縁層７１が形成されている。ゲートポリシリコン層２１ｐ〜２４ｐおよび６１ｐは、それぞれ相変化メモリを選択する選択トランジスタのゲートとして機能するものである。
【００３６】
複数のポリシリコンダイオードＰＤ上には、絶縁層７１の上面から複数のポリシリコンダイオードＰＤの上面に達する溝Ｇ１がそれぞれ形成され、溝Ｇ１の内壁にはゲート絶縁層９が形成されている。溝Ｇ１内には、溝Ｇ１の内壁および底部を覆うポリシリコン層８ｐが形成され、ポリシリコン層８ｐを介して絶縁層１０、相変化材料層７および絶縁層９１が、溝Ｇ１の底部から絶縁層１５と同層の高さまで埋め込まれている。溝Ｇ１内には溝Ｇ１の内壁および底部から順にポリシリコン層８ｐ、絶縁層１０、相変化材料層７および絶縁層９１が形成されている。溝Ｇ１内の絶縁層１０上、相変化材料層７上および絶縁層９１上には絶縁層９２が形成され、ポリシリコン層８ｐ上には、溝Ｇ１の内壁とゲート絶縁層９、絶縁層７１および層間絶縁膜ＩＬＤ４のそれぞれの上面とを覆うようにポリシリコン層３８ｐが形成されている。ポリシリコン層３８ｐはポリシリコン層８ｐおよびポリシリコン層３８ｐ上のビット線３と電気的に接続されている。
【００３７】
ポリシリコン層３８ｐ上および絶縁層９２上には金属配線からなるビット線３が形成され、配線層Ｍ２上および層間絶縁膜ＩＬＤ４上のビット線３の下部には、ポリシリコン層３８ｐ、層間絶縁膜ＩＬＤ４、絶縁層３１および層間絶縁膜ＩＬＤ３を貫くコンタクトプラグＢＬＣが形成されている。ビット線３および拡散層ＤＩＦはコンタクトプラグＢＬＣおよび配線層Ｍ２を介して電気的に接続されており、ビット線３は他の回路と接続されている。
【００３８】
層間絶縁膜ＩＬＤ５上には、ゲート配線ＳＴＧＬ１、ＳＴＧＬ２並びにゲート配線ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４がストライプ状に並んで配置されている。層間絶縁膜ＩＬＤ６上のグローバルビット線ＧＢＬと配線層Ｍ１とは、層間絶縁膜ＩＬＤ３〜６および絶縁層３１を貫くコンタクトプラグＧＢＬＣ、配線層Ｍ２およびコンタクトプラグＣ２を介して電気的に接続されている。
【００３９】
ここでは、ポリシリコンダイオードＰＤ、ゲートポリシリコン層２１ｐ〜２４ｐ、ゲートポリシリコン層６１ｐ、相変化材料層７、ポリシリコン層８ｐ、３８ｐ、ゲート絶縁層９、ビット線３およびワード線２を含む領域をメモリセルアレイＭＡと呼ぶ。
【００４０】
図１に示すポリシリコン層４０ｐはｐ型不純物がドープされた多結晶シリコン膜であり、ＰＩＮダイオードであるポリシリコンダイオードＰＤのｐ型層として働く。ポリシリコン層５１ｐ、５２ｐはポリシリコン層４０ｐ、６０ｐよりも低濃度の不純物が導入された、ポリシリコン層４０ｐ、６０ｐよりも高抵な抗多結晶シリコン膜であり、ＰＩＮダイオードであるポリシリコンダイオードＰＤのＩ層（Ｉｎｔｒｉｎｓｉｃ層、電界緩和層）として機能する。ポリシリコン層５１ｐ、５２ｐに導入された不純物はｐ型の不純物（例えばＢ（ホウ素））またはｎ型の不純物（例えばＰ（リン））のいずれの不純物でも良い。また、ポリシリコン層５１ｐ、５２ｐは、不純物が導入されていないノンドープシリコン層のような真性半導体層であっても良い。また、ポリシリコン層５１ｐ、５２ｐは２層の積層構造を有するため、ポリシリコン層５１ｐ、５２ｐのうち一方を不純物を含む層とし、もう一方を不純物が含まれない層としても良い。
【００４１】
また、ポリシリコン層５１ｐ、５２ｐは、シリコンからなるポリシリコン層４０ｐおよび６０ｐの間に形成されるため、ポリシリコン層４０ｐおよび６０ｐと相性良く接合する部材を用いることが望ましい。すなわち、ポリシリコン層５１ｐ、５２ｐには、シリコンを含む化合物またはシリコンと同じ１４族の半導体元素を含む部材を用いれば良く、例えばＳｉ（シリコン）、Ｇｅ（ゲルマニウム）、ＳｉＣ（炭化ケイ素）、ＳｉＧｅ（シリコンゲルマニウム）などを用いることが好ましい。
【００４２】
ポリシリコン層６０ｐはｎ型不純物がドープされた多結晶シリコン膜であり、ＰＩＮダイオードであるポリシリコンダイオードＰＤのｎ型層として働く。相変化材料層７はＧｅ２Ｓｂ２Ｔｅ５などの相変化材料からなる層であり、ゲートポリシリコン層２１ｐ〜２４ｐおよび６１ｐを含む選択トランジスタがオンになって通電した際に、ポリシリコン層８ｐ、３８ｐと共に電流の経路となる層である。絶縁層１０は、相変化材料層７とポリシリコン層８ｐ間の拡散を防止するための層であり、１ｎｍ程度の薄い膜厚を有する。絶縁層１０は絶縁性の高い膜であるが、膜厚が薄いため、膜厚方向には電気を通し易い低抵抗な性質を有する。
【００４３】
図２は本実施の形態の不揮発性記憶装置の一部を示す俯瞰図である。図２には、メモリセルアレイ、配線、コンタクトプラグの一部が示されている。なお、図２では配線の配置を分かりやすくするため、層間絶縁膜ＩＬＤ１〜６、絶縁層３１および半導体基板１を示しておらず、メモリセルアレイＭＡおよびメモリセルアレイＭＡに接続された配線およびコンタクトプラグのみを示している。
【００４４】
図２示すように、ワード線２の下部には、ワード線２と、半導体基板１（図１参照）上に形成された電界効果トランジスタとを接続するコンタクトプラグＷＬＣが形成されている。また、ビット線３の下部には、ビット線３と、半導体基板１（図１参照）上に形成された電界効果トランジスタとを接続するコンタクトプラグＢＬＣが形成されている。
【００４５】
ビット線３およびワード線２は半導体基板１（図１参照）の主面に沿う方向にストライプ状に延在する複数の金属配線であり、メモリセルアレイＭＡの上層には選択トランジスタのゲートポリシリコン層６１ｐに給電するためのゲート配線ＳＴＧＬ１、ＳＴＧＬ２がワード線２と同一の方向に延在している。ゲート配線ＳＴＧＬ１、ＳＴＧＬ２の同層には、ゲート配線ＳＴＧＬ１、ＳＴＧＬ２と平行に延在するゲート配線ＧＬ１、ＧＬ２、ＧＬ３およびＧＬ４が形成されている。ワード線２およびビット線３は、相変化メモリを選択するための金属配線である。
【００４６】
図２には示していないが、ゲート配線ＧＬ１〜ＧＬ４はそれぞれ、コンタクトプラグを介して半導体基板１（図１参照）上に形成された周辺回路と接続されている。また、ゲート配線ＳＴＧＬ１、ＳＴＧＬ２はそれぞれコンタクトプラグを介して周辺回路と接続されている。
【００４７】
図２では、ゲートポリシリコン層２１ｐ〜２４ｐおよび６１ｐはそれぞれ一本置きに配置されたストライプパターンがそれぞれの層で一体となって繋がっているように示されている。孤立しているように見える他のストライプパターンは、メモリセルアレイＭＡを挟んだワード線２の延在方向の反対側で同様にそれぞれが一体となって接続されており、コンタクトプラグＧＣ１、ＧＣ２、ＧＣ３、ＧＣ４およびＳＴＧＣ２を介してゲート配線ＧＬ１〜ＧＬ４およびＳＴＧＬ２とそれぞれ接続されている。
【００４８】
すなわち、図１に示す複数のゲートポリシリコン層２１ｐ〜２４ｐは、図２に示すように、それぞれの層において一本置きに並ぶストライプラインが一体となっており、ゲートポリシリコン層２１ｐ〜２４ｐは、それぞれコンタクトプラグＧＣ１〜ＧＣ４を介してゲート配線ＧＬ１〜ＧＬ４と電気的に接続されている。同様に、複数のゲートポリシリコン層６１ｐは全てのストライプラインが一体になっておらず、あるゲートポリシリコン層６１ｐの両隣りのゲートポリシリコン層６１ｐはコンタクトプラグ（図示しない）を介してゲート配線ＳＴＧＬ２に接続されている。また、ゲート配線ＳＴＧＬ２に接続された前記ゲートポリシリコン層６１ｐの両隣りのゲートポリシリコン層６１ｐはコンタクトプラグＳＴＧＣ１を介してゲート配線ＳＴＧＬ１に電気的に接続されている。
【００４９】
従って、メモリセルのゲートポリシリコン層２１ｐは隣り合うストライプパターンが全てゲート配線ＧＬ１に接続されている。ゲートポリシリコン層２２ｐ、２３ｐおよび２４ｐも同様に、それぞれゲート配線ＧＬ２〜ＧＬ４と接続されている。選択トランジスタのゲートポリシリコン層６１ｐは、ストライプラインの一本置きに、互いに絶縁された２つのゲート配線ＳＴＧＬ１、ＳＴＧＬ２にそれぞれ接続され、独立に電圧を印加することができる。
【００５０】
図３は図２のうち、特にメモリセルアレイＭＡの部分を抜き出して示した俯瞰図である。ここでは絶縁層３１（図１参照）およびその他のメモリセルアレイＭＡの外の絶縁膜を図示していない。図３に示すように、複数のワード線２の上にポリシリコンダイオードＰＤがワード線２の延在方向に周期的に形成されている。また、ポリシリコンダイオードＰＤは複数のビット線３の下部においてビット線３の延在方向に周期的に形成されており、メモリセルアレイＭＡ内にマトリクス状に形成されている。
【００５１】
ゲートポリシリコン層２１ｐ〜２４ｐおよび６１ｐと絶縁層１１〜１５および７１の積層膜は、ワード線２と平行な方向にストライプ状にパターニングされており、ゲートポリシリコン層２１ｐ〜２４ｐおよび６１ｐと絶縁層１１〜１５および７１との積層膜のストライプのライン部分がワード線２同士の間の領域の直上に配置されている。また、ゲートポリシリコン層２１ｐ〜２４ｐおよび６１ｐと絶縁層１１〜１５および７１との積層膜のストライプ同士の間の領域（図１に示す溝Ｇ１）はワード線２の直上に位置している。ビット線３はワード線２と垂直な方向に延在するストライプ形状を有し、絶縁層７１上にｎ型のポリシリコン層３８ｐを介して配置されている。ビット線３とポリシリコンダイオードＰＤとは、ゲートポリシリコン層２１ｐ〜２４ｐおよび６１ｐ並びに絶縁層１１〜１５および７１の積層膜の両側の側面において、ポリシリコン層３８ｐおよびポリシリコン層８ｐを介して繋がっている。
【００５２】
ゲートポリシリコン層２１ｐ〜２４ｐおよび６１ｐと絶縁層１１〜１５および７１との積層膜同士の間の領域であって、ビット線３同士の間の領域の下部にはポリシリコン層８ｐ、３８ｐ、相変化材料層７、絶縁層１０は形成されておらず、ワード線２上のポリシリコンダイオードＰＤ同士の間のスペース部分になっている。図を分かりやすくするために図３では省略しているが、ポリシリコンダイオードＰＤ同士の間の前記スペース部分には、絶縁層３１が埋め込まれている。
【００５３】
本発明の不揮発性記憶装置は、相変化材料層７に含まれるＧｅ２Ｓｂ２Ｔｅ５などの相変化材料の状態が、アモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶するものである。相変化材料層７はアモルファス状態では抵抗が高く、結晶状態では抵抗が低い。従って、相変化メモリの読出しは抵抗変化型素子（相変化材料層７）の両端に電位差を与え、素子に流れる電流を測定し、素子の高抵抗状態と低抵抗状態とを判別することで行える。
【００５４】
図４は、本発明の本実施の形態の相変化メモリの書換え動作時の記録層（相変化材料層）の温度変化を示したグラフであり、横軸は時間を示し、縦軸は相変化材料層の温度を示している。相変化材料を高抵抗の状態であるアモルファス状態から低抵抗の状態である結晶状態に変化させる動作、すなわちセット動作（書込み動作）、逆に低抵抗の状態である結晶状態から高抵抗の状態であるアモルファス状態に変化させる動作、すなわちリセット動作（消去動作）は、図４のような温度変化を相変化材料に与えることで行う。具体的には、アモルファス状態の相変化材料は結晶化温度以上に加熱して例えば１０−６秒程度温度を保持することで結晶状態の層にすることができる。また、結晶状態の相変化材料は、融点以上の温度まで加熱して液体状態にした後、急速に冷却することでアモルファス状態の固体の層にすることができる。
【００５５】
ここで、半導体基板の主面に沿う面における本実施の形態のメモリセルアレイの断面図を図５に示す。図５はゲートポリシリコン層２１ｐおよび相変化材料層７を含む領域のメモリセルアレイＭＡの平面断面図である。図５に示すように、ゲートポリシリコン層２１ｐは半導体基板の主面に沿ってストライプ状に配置されており、ゲートポリシリコン層２１ｐの延在する方向では、絶縁層３３によって区切られたメモリセルが複数並んで配置されている。ここでは、マトリクス状に配置された４つのメモリセルのみを図示している。
【００５６】
次に、図６〜図８を用いて本実施の形態の相変化メモリの動作を説明する。図６には、本実施の形態のメモリセルアレイＭＡ内における一つのポリシリコンダイオードＰＤ上の一組のメモリセル（縦型チェインメモリ）を抜き出して示している。また、図７には、図６に示す一組のメモリセルの等価回路図を示す。図８には、メモリセルアレイおよびメモリセルアレイに電位を供給する配線の等価回路図を示す。ここで言う一組のメモリセルは、図６に示す一本の柱状のポリシリコンダイオードＰＤ上に形成された、溝Ｇ１内の相変化材料層７、絶縁層１０、ポリシリコン層８ｐおよびゲート絶縁層９と、当該溝Ｇ１に隣接するゲートポリシリコン層２１ｐ〜２４ｐおよび６１ｐとにより構成されるものである。ここではゲートポリシリコン層２１ｐ〜２４ｐのそれぞれの近傍の相変化材料層７からなる８個のメモリセル（図６に示す選択セルＳＭＣおよび非選択セルＵＳＭＣ１〜ＵＳＭＣ３）が図示されている。
【００５７】
以下に、図６に示す一組のメモリセル内において２本示されているゲートポリシリコン層２１ｐのうち、一方のゲートポリシリコン層２１ｐの近傍の領域の相変化材料層７を含む選択セルＳＭＣのみを作動させ、選択セルＳＭＣ内の相変化材料層７のみを相変化させることで情報の書込み（記憶）、消去または読出しを行う方法を説明する。
【００５８】
なお、図６ではゲート配線ＧＬ１〜ＧＬ４、ＳＴＧＬ１およびＳＴＧＬ２は示さず、ゲートポリシリコン層２１ｐ〜２４ｐおよび６１ｐの接続先を分かりやすくするために符号のみ示している。また、ゲート配線ＧＬ１〜ＧＬ４、ＳＴＧＬ１およびＳＴＧＬ２のそれぞれの符号の下部には、リセット（消去）動作／セット（書込み）動作／読出し動作の順に、それぞれの動作においてゲート配線ＧＬ１〜ＧＬ４、ＳＴＧＬ１およびＳＴＧＬ２に印加する電圧を示している。
【００５９】
それぞれのメモリセルの動作は以下のように行う。まず、図６に示す選択セルＳＭＣが接続されているゲート配線ＧＬ１には０Ｖを印加し、ゲート配線ＧＬ１の近傍のポリシリコン層８ｐをチャネルとするトランジスタをＯＦＦ状態にする。選択セルＳＭＣが接続されていないゲート配線ＧＬ２〜ＧＬ４には５Ｖを印加し、ゲート配線ＧＬ２〜ＧＬ４のそれぞれをゲートとするトランジスタをＯＮ状態にする。ビット線ＢＬ１には０Ｖ、ワード線ＷＬ１にはリセット動作時、セット動作時、読出し動作時にそれぞれ５、４、２Ｖを印加する。選択セルＳＭＣと接続されている側のゲート、すなわちゲート配線ＳＴＧＬ１に５Ｖを印加させトランジスタをＯＮ状態にする。ＳＭＣが接続されていない側のゲート、すなわちゲート配線ＳＴＧＬ２には０Ｖを印加しトランジスタをＯＦＦ状態にする。
【００６０】
ゲートポリシリコン層２１ｐの近傍の非選択セルＵＳＭＣ１では、トランジスタがＯＮ状態でチャネル（ポリシリコン層８ｐ）の抵抗が低くなり、またＯＮ状態になっているゲート配線ＳＴＧＬ１のポリシリコン層８ｐも抵抗が低くなっている。この場合、非選択セルＵＳＭＣ１の近傍では、相変化材料層７ではなくポリシリコン層８ｐに、非選択セルＵＳＭＣ１での相変化材料層７の状態によらずほぼ同じ大きさの電流が流れるようにすることができる。選択セルＳＭＣではトランジスタがＯＦＦ状態であるため電流は相変化材料層７を流れる。
【００６１】
リセット動作、セット動作時には、選択セルＳＭＣで相変化材料層７を流れる電流によって相変化材料層７の状態を変化させ、抵抗値を変化させて動作を行う。読出し動作時には、選択セルＳＭＣの相変化材料層７を流れる電流値を判定し動作を行う。非選択セルＵＳＭＣ２、非選択セルＵＳＭＣ３のトランジスタはそれぞれ選択セルＳＭＣ、非選択セルＵＳＭＣ１のトランジスタとゲート電圧が共通なので、非選択セルＵＳＭＣ２のトランジスタはＯＦＦ状態、非選択セルＵＳＭＣ３のトランジスタはＯＮ状態である。しかし、ゲート配線ＳＴＧＬ２が接続されたゲートポリシリコン層６１ｐをゲートとする選択トランジスタはＯＦＦ状態であるので、非選択セルＵＳＭＣ２、ＵＳＭＣ３を経由した電流は流れない。したがって相変化材料層７に電流が流れるのは選択セルＳＭＣの近傍の相変化材料層７だけとなり、選択的な動作が可能である。
【００６２】
本実施の形態のメモリセルアレイは、複数のビット線、ワード線、縦型チェインメモリ、及び、ポリシリコンダイオードＰＤで構成されている。図８では、リセット動作、セット動作、読出し動作を行う際の、ビット線ＢＬ１〜ＢＬ３、ワード線ＷＬ１〜ＷＬ３、ゲート配線ＧＬ１〜ＧＬ４、ＳＴＧＬ１およびＳＴＧＬ２の電位の関係を示している。
【００６３】
図８に示すメモリセルアレイの等価回路図においてワード線ＷＬ１〜ＷＬ３、ビット線ＢＬ１〜ＢＬ３、ゲート配線ＧＬ１〜ＧＬ４、ＳＴＧＬ１およびＳＴＧＬ２の近傍に示す数値は、図６と同様に、リセット動作時、セット動作時、読出し動作時の電位である。例えば、ワード線ＷＬ１の近傍には５／４／２Ｖと示してあるのは、リセット動作時にはワード線ＷＬ１に５Ｖを印加し、セット動作時にはワード線ＷＬ１に４Ｖを印加し、読出し動作時にはワード線ＷＬ１に２Ｖを印加することを示している。
【００６４】
図８の他の端子の電位の表記も同様に、順にリセット動作時、セット動作時、読出し動作時の電位を表している。ビット線ＢＬ２またはＢＬ３と接続され、ワード線ＷＬ１と接続された縦型チェインメモリでは、ビット線ＢＬ２またはＢＬ３とワード線ＷＬ１の電位がリセット動作時には共に５Ｖ、セット動作時には共に４Ｖ、読出し動作時には共に２Ｖであり、ビット線ＢＬ２またはＢＬ３とワード線ＷＬ１との間に電位差がないので電流が流れない。また、ビット線ＢＬ１と、ワード線ＷＬ２またはＷＬ３とに接続された縦型チェインメモリでは、ビット線とワード線の電位がリセット動作時、セット動作時、読出し動作時に共に０Ｖであり、電位差がないので電流が流れない。また、ビット線ＢＬ２またはＢＬ３と、ワード線ＷＬ２またはＷＬ３とに接続された縦型チェインメモリでは、リセット動作時にはワード線とビット線にそれぞれ０Ｖと５Ｖ、セット動作時にはワード線とビット線にそれぞれ０Ｖと４Ｖ、読出し動作時にはワード線とビット線にそれぞれ０Ｖと２Ｖが印加されるため、縦型チェインメモリを選択するポリシリコンダイオードＰＤの逆バイアス方向に電圧が印加され、電流が流れない。ポリシリコンダイオードＰＤの耐圧は図１に示す電界緩和層であるポリシリコン層５１ｐ、５２ｐでのポリシリコンの結晶粒界を介したリーク電流で決まり、この場合、ポリシリコンダイオードＰＤの耐圧を５Ｖより大きくなるようにする必要がある。
【００６５】
図８の電流パスの経路に示すように、ビット線ＢＬ１と、ワード線ＷＬ１とに接続された縦型チェインメモリだけは、ポリシリコンダイオードＰＤに順バイアスが印加されて電流が流れる。図６で説明した方法により縦型チェインメモリ内の選択セルＳＭＣを選択し動作させることができるので、メモリセルアレイ内の選択セルＳＭＣのみを選択して情報の書込み、消去または読出し動作をさせることができる。
【００６６】
メモリセルアレイ動作の要であるポリシリコンダイオードＰＤは、メモリセルアレイの動作を可能にするため、逆バイアス印加時のリーク電流を小さくする必要がある。逆バイアス印加時のリーク電流を低減する方法として、ＰＩＮ型のポリシリコンダイオード内のＩ層の高さを高くすることでリーク電流の発生を防ぐ方法が考えられる。しかし、Ｉ層の高さが高くなれば、半導体基板の主面に沿う方向のポリシリコンダイオードの幅に対して、半導体基板の主面に垂直な方向の高さが大きくなる（アスペクト比が大きくなる）ため、加工が困難になる。すなわち、ポリシリコンダイオードＰＤは、加工が可能な形状であって、アスペクト比が小さい必要がある。
【００６７】
本実施の形態では、ポリシリコンダイオードＰＤの逆バイアス印加時のリーク電流の発生を防ぎ、かつパターンの倒れを防ぐことが可能なアスペクト比を有するポリシリコンダイオードＰＤを実現するために、ポリシリコンダイオードＰＤの電界緩和層（Ｉ層）を、ポリシリコン層５１ｐ、５２ｐの２層で形成している。
【００６８】
以下に、図９〜図２３を用いて本実施の形態の不揮発性記憶装置の製造方法の一例を説明する。なお、図９〜図２２では図１に示すメモリセルアレイＭＡ内の一部の俯瞰図を示し、ポリシリコンダイオードＰＤの下部の層間絶縁膜ＩＬＤ３より下の領域は図示を省略する。
【００６９】
まず、図９に示すように、図１の半導体基板１の主面上に形成した配線層Ｍ２以下の構造（図示しない）上に、周知の方法で層間絶縁膜ＩＬＤ３を形成する。層間絶縁膜ＩＬＤ３は、例えばＣＶＤ（Chemical Vapor Deposition）法により形成（堆積）された酸化シリコンからなる膜である。その後、層間絶縁膜ＩＬＤ３を貫通するワード線のコンタクトプラグＷＬＣ（図２参照）を形成した半導体基板１（図示しない）上に、ワード線となるタングステン膜２ａ、ｐ型不純物が高濃度でドープされたアモルファスシリコン層４０ａ、不純物がドープされていないアモルファスシリコン層５１ａ、５２ａおよびｎ型不純物がドープされたアモルファスシリコン層６０ａを順にＣＶＤ法により形成する。なお、アモルファスシリコン層５１ａ、５２ａは後に形成するＰＩＮ型ポリシリコンダイオードの逆バイアス印加時のリーク電流の発生を防ぐために形成される膜であるが、順バイアス時に電流が流れやすいように、例えばアモルファスシリコン層４０ａよりも極低い濃度でｐ型不純物が導入されていても構わない。
【００７０】
次に、図１０に示すように、タングステン膜２ａ、アモルファスシリコン層４０ａ、５１ａ、５２ａおよび６０ａをワード線方向に延在するストライプ状のパターンに加工する。すなわち、フォトリソグラフィ技術を利用したドライエッチング法により、タングステン膜２ａ、アモルファスシリコン層４０ａ、５１ａ、５２ａおよび６０ａを、半導体基板の主面に沿う方向にストライプ状に加工し、層間絶縁膜ＩＬＤ３の上面を露出し、タングステン膜２ａからなるワード線２を形成する。ここではアモルファスシリコン層４０ａ、５１ａ、５２ａおよび６０ａ並びにワード線２を自己整合的に一括して加工しているため、ワード線方向に対しては、ワード線２とアモルファスシリコン層４０ａ、５１ａ、５２ａおよび６０ａの各層とには積層ずれが発生せず、メモリ書換え動作の信頼性を高めることができる。
【００７１】
このとき、アモルファスシリコン層５１ａ、５２ａからなる層の高さが高すぎると、ワード線２の延在方向に直交する方向であって半導体基板（図示しない）の主面に沿う方向におけるアモルファスシリコン層４０ａ、５１ａ、５２ａ、６０ａおよびワード線２からなるストライプ状のパターンの幅に対するアモルファスシリコン層４０ａ、５１ａ、５２ａ、６０ａおよびワード線２からなるストライプ状のパターンの高さが高くなる。すなわち、前記ストライプ状のパターンのアスペクト比が高くなる。アスペクト比が高くなりすぎると前記ストライプ状のパターンが倒れ易くなるため、パターンの倒れを防ぐために前記ストライプ状パターンの幅を広く形成する必要が生じ、不揮発性記憶装置の微細化の妨げとなる。従って、アモルファスシリコン層５１ａ、５２ａからなる層の高さはできるだけ低いことが望ましい。
【００７２】
次に、図１１に示すように、ストライプ状に並ぶアモルファスシリコン層４０ａ、５１ａ、５２ａおよび６０ａ同士並びにワード線２同士の間を、例えば酸化シリコンからなる絶縁層３１で埋め込んだ後、化学的機械研磨（ＣＭＰ：Chemical Mechanical Polishing）法で平坦化し、アモルファスシリコン層６０ａの上面を露出させる。
【００７３】
次に、図１２に示すように、絶縁層３１上およびアモルファスシリコン層６０ａ上に、絶縁層１１、アモルファスシリコン層２１ａ、絶縁層１２、アモルファスシリコン層２２ａ、絶縁層１３、アモルファスシリコン層２３ａ、絶縁層１４、アモルファスシリコン層２４ａ、絶縁層１５、アモルファスシリコン層６１ａおよび絶縁層７１を順次形成する。
【００７４】
次に、図１３に示すように、図１２で形成した絶縁層１１、アモルファスシリコン層２１ａ、絶縁層１２、アモルファスシリコン層２２ａ、絶縁層１３、アモルファスシリコン層２３ａ、絶縁層１４、アモルファスシリコン層２４ａ、絶縁層１５、アモルファスシリコン層６１ａおよび絶縁層７１を、フォトリソグラフィ技術を利用したドライエッチング法を用いて、ワード線２の延在方向と平行なストライプ状に加工する。これにより、アモルファスシリコン層６０ａに達するストライプ状の溝Ｇ１が絶縁層１１、アモルファスシリコン層２１ａ、絶縁層１２、アモルファスシリコン層２２ａ、絶縁層１３、アモルファスシリコン層２３ａ、絶縁層１４、アモルファスシリコン層２４ａ、絶縁層１５、アモルファスシリコン層６１ａおよび絶縁層７１に形成される。その際、ワード線２の直上に絶縁層１１、アモルファスシリコン層２１ａ、絶縁層１２、アモルファスシリコン層２２ａ、絶縁層１３、アモルファスシリコン層２３ａ、絶縁層１４、アモルファスシリコン層２４ａ、絶縁層１５、アモルファスシリコン層６１ａおよび絶縁層７１からなる積層膜のストライプのスペース部分が配置されるように加工する。すなわち、ここではアモルファスシリコン層６０ａの上面を露出させ、絶縁層３１上に絶縁層１１、アモルファスシリコン層２１ａ、絶縁層１２、アモルファスシリコン層２２ａ、絶縁層１３、アモルファスシリコン層２３ａ、絶縁層１４、アモルファスシリコン層２４ａ、絶縁層１５、アモルファスシリコン層６１ａおよび絶縁層７１を残す。
【００７５】
次に、図１４に示すように、溝Ｇ１内を完全に埋め込まないように、絶縁層７１上、溝Ｇ１の内壁および底面上に薄いゲート絶縁層９を例えばＣＶＤ法により形成した後、絶縁層７１上のゲート絶縁層９およびアモルファスシリコン層６０ａ上のゲート絶縁層９とをエッチバックにより除去する。これにより、溝Ｇ１の内壁にゲート絶縁層９が形成される。
【００７６】
次に、図１５に示すように、ポリシリコン層となるアモルファスシリコン層８ａと、絶縁層５１とを形成する。アモルファスシリコン層８ａは、溝Ｇ１内が完全には埋め込まれないように、ゲート絶縁層９の表面、アモルファスシリコン層６０ａ上および絶縁層７１上にＣＶＤ法により形成し、絶縁層５１は溝Ｇ１内を完全に埋め込むようにアモルファスシリコン層８ａ上に形成する。
【００７７】
次に、図１６に示す矢印の方向から、ｎ型不純物であるヒ素（Ａｓ）、またはリン（Ｐ）をイオン注入によって半導体基板（図示しない）の主面に向かって打ち込み、アモルファスシリコン層８ａの上部にヒ素（Ａｓ）、またはリン（Ｐ）を導入する。これにより、ヒ素（Ａｓ）、またはリン（Ｐ）はドープされたアモルファスシリコン層８ａの上部にアモルファスシリコン層３８ａが形成される。ここで、Ａｓ（ヒ素）またはＰ（リン）は、アモルファスシリコン層６１ａの上面よりも下のアモルファスシリコン層８ａには導入されないように注入する。
【００７８】
次に、熱処理により、図１６に示すアモルファスシリコン層４０ａ、５１ａ、５２ａ、６０ａ、８ａ、３８ａ、２１ａ、２２ａ、２３ａ、２４ａおよび６１ａの結晶化とこれらに含まれている不純物の活性化を行った後、例えばウェットエッチング法により絶縁層５１を除去する。アモルファスシリコン層４０ａ、５１ａ、５２ａ、６０ａ、８ａ、３８ａ、２１ａ、２２ａ、２３ａ、２４ａおよび６１ａは熱処理を行うことでそれぞれ、ポリシリコン層４０ｐ、５１ｐ、５２ｐ、６０ｐ、８ｐ、３８ｐ、２１ｐ、２２ｐ、２３ｐ、２４ｐおよび６１ｐとなり、図１７に示す構造を得る。
【００７９】
ここで行う熱処理としては、ランプなどを用いたＲＴＡ（Rapid Thermal Annealing）を用いる方法が考えられるが、ＲＴＡはアニール時間が数秒以上と長いため、図１６のアモルファスシリコン層４０ａに含まれるｐ型不純物とアモルファスシリコン層６０ａに含まれるｎ型不純物がアモルファスシリコン層５１ａ、５２ａ中に拡散し、電界緩和層（Ｉ層）を消失させてしまう恐れがある。そのため、ここでは短時間での結晶化と不純物活性化が可能なレーザーアニールを用いるのが好ましい。
【００８０】
また、アニールに用いるのはＫｒＦ（フッ化クリプトン）エキシマレーザー（波長：２４８ｎｍ）のような短波長のレーザーよりも、ＣＯ２レーザー（波長：１０．６４μｍ）などの長波長のレーザーが好ましい。ＫｒＦエキシマレーザーなどの短波長のレーザーを図１６に示す構造の上面に照射した場合、アモルファスシリコン層８ａ、３８ａのごく表面でレーザーの殆どのエネルギーが吸収される。このため、ＫｒＦエキシマレーザーを使用した場合、図１６のアモルファスシリコン層４０ａ、５１ａ、５２ａおよび６０ａなどの、表面から離れた領域にあるアモルファスシリコン層を結晶化し不純物を活性化するためには、アモルファスシリコン層８ａ、３８ａを溶融させるほどのエネルギーが必要であり、溶融したアモルファスシリコン中の不純物はＲＴＡを用いた場合以上に広く拡散してしまう。ＣＯ２レーザーのような長波長のレーザーを図１６に示す構造の上面に照射した場合、アモルファスシリコン層２１ａ、２２ａ、２３ａ、２４ａ、４０ａ、５１ａ、５２ａおよび６０ａなどの全体でレーザーのエネルギーを吸収するため、一部分が局所的に高温になって溶融することを防ぎ、アモルファスシリコンを結晶化し、不純物を活性化させることができる。また、レーザーアニールはアニール時間がＲＴＡと比較して短い（数百マイクロ秒以下）ため、不純物拡散を抑制しつつ結晶化および不純物活性化を行うことが可能である。このように、レーザーアニールは短時間で高温の熱処理を行うことができるため、製造工程中の不揮発性記憶装置がダメージを受けることを防ぐことができる。また、１層形成する毎にアニールを行うのではなく、複数のアモルファスシリコン層を積層してからレーザーアニールすることにより、製造工程中の不揮発性記憶装置に対する熱負荷を減らし、また、熱処理の工程を減らして製造コストを低減することができる。
【００８１】
なお、ここではアモルファスシリコン層５１ａ、５２ａを積層した後にアニールによりアモルファスシリコン層５１ａ、５２ａを結晶化しているが、このとき、アモルファスシリコン層５１ａ、５２ａが一体となって１層の膜になったり、アモルファスシリコン層５１ｐ、５２ｐ（図１７参照）のそれぞれを構成する結晶の粒界同士が直線的に繋がって形成され易くなるということはない。これは、アモルファスシリコン層を１層形成する毎に製造装置の外に半導体基板（半導体ウエハ）を出し、半導体基板を洗浄する工程を有しており、半導体基板が装置外に出される度に、露出しているアモルファスシリコン層の表面には極薄い自然酸化膜が形成されるためである。これにより、アモルファスシリコン層５１ａ、５２ａは、アニールによる結晶化の際に一体化したり、互いの粒界に影響を及ぼすことなく結晶化するため、膜厚方向においてそれぞれの層の結晶粒界が一直線に繋がる可能性は低い。
【００８２】
次に、図１８に示すように、ポリシリコン層８ｐ、３８ｐ上に、膜厚１ｎｍ程度の絶縁層１０と相変化材料層７とを、溝Ｇ１内が完全には埋め込まれないようにＣＶＤ法により順次形成する。続いて、溝Ｇ１内を完全に埋め込むように、相変化材料層７上に絶縁層９１をＣＶＤ法により形成する。
【００８３】
次に、図１９に示すように、相変化材料層７、絶縁層１０および９１のそれぞれの最上面の高さが、絶縁層１５の上面の高さよりも低く、絶縁層１５の下面の高さよりも高くなるようにエッチバックする。相変化材料層７の最上面の高さを絶縁層１５の上面の高さよりも低くするのは、ゲートポリシリコン層６１ｐのゲートがオフ状態のとき、相変化材料層７を介してソース・ドレインであるビット線およびワード線間に電流が流れることを防ぐためである。また、相変化材料層７の最上面の高さを絶縁層１５の下面の高さよりも高くするのは、絶縁層１５の下部に形成されたゲートポリシリコン層２４ｐのゲートがオフ状態のとき、相変化材料層７を介してソース・ドレインであるビット線およびワード線間に電流が流れるようにするためである。
【００８４】
次に、図２０に示すように、相変化材料層７上およびポリシリコン層３８ｐ上に絶縁層９２を形成して相変化材料層７上の溝Ｇ１内を絶縁層９２により埋め込んだ後、エッチバックによってポリシリコン層３８ｐの上面を露出させる。
【００８５】
その後、ビット線と半導体基板に形成しておいた周辺回路とを接続するコンタクトプラグＢＬＣ（図２参照）を形成する。
【００８６】
次に、図２１に示すように、ポリシリコン層３８ｐ上および絶縁層９２上に例えばスパッタリング法により金属膜を形成した後、フォトリソグラフィ技術を用いたドライエッチング法により前記金属膜をストライプ状に加工し、ワード線２と直交し、半導体基板の主面に沿う方向にストライプ状に延在するビット線３を形成する。その後、前記金属膜を除去したストライプ状の領域の下部のｎ型のポリシリコン層３８ｐ、絶縁層９２、ポリシリコン層８ｐ、絶縁層１０、相変化材料層７、絶縁層９１、ポリシリコン層６０ｐ、５１ｐ、５２ｐ、４０ｐを、選択性のあるエッチングにより除去する。このとき、前記金属膜を除去したストライプ状の領域の下部のゲートポリシリコン層２１ｐ、２２ｐ、２３ｐ、２４ｐ、６１ｐ、絶縁層１１、１２、１３、１４、１５、７１およびゲート絶縁層９は加工されず残るが、ポリシリコン層８ｐ、３８ｐ、相変化材料層７および絶縁層１０は除去される。また、ワード線２上のポリシリコン層６０ｐ、５１ｐ、５２ｐおよび４０ｐも、上記ストライプ加工と併せて一括して除去し、ワード線２の上面を露出する。これにより、ポリシリコン層６０ｐ、５１ｐ、５２ｐおよび４０ｐは、図２２に示すように、ワード線２上においてマトリクス状に並ぶ複数の柱状の形状となり、図２１に示すように、ポリシリコン層６０ｐ、５１ｐ、５２ｐおよび４０ｐからなるポリシリコンダイオードＰＤが形成される。ポリシリコンダイオードＰＤは、ワード線２とビット線３の両方に対して自己整合的に形成される。
【００８７】
ここで、図２１に示す構造の、ストライプ状に並ぶビット線３同士の間の領域に沿い、半導体基板の主面に垂直な面における断面を図２３に示す。
【００８８】
また、図２１に示すように、縦型チェインメモリのポリシリコン層８ｐ、相変化材料層７、絶縁層１０のパターンはビット線３に対して自己整合的に形成されている。この場合、複数の層を積層してから前記複数の層を一括で加工しているため、特定の形状を持つ層を１層ずつ順に形成する場合よりも、積層時のずれを防止することができ、メモリ書換え動作の信頼性を高めることができる。また、ビット線３からワード線２の上表面まで一括して加工を行うことで、さらにポリシリコンダイオードＰＤ（図２２参照）もビット線３に対して自己整合的に形成することができる。このように複数の層を一括で加工することで加工プロセス用のマスク数を減らすことができ、製造コストを低減することができる。
【００８９】
この後の工程の図示は省略するが、図２１で説明した加工により形成されたポリシリコンダイオードＰＤ同士の間の空間であって、露出したワード線２上の空間に絶縁層３３（図５参照）を形成し、図２３に示す絶縁層３１同士の間および絶縁層３１上の積層膜同士の間を絶縁層３３により埋め込む。続いて、メモリセルアレイ端のゲートポリシリコンを図２に示すように各層へのコンタクトプラグが形成できるように加工し、図２１に示す領域のメモリセルアレイを含めた全体を覆うように層間絶縁膜ＩＬＤ５を形成する。続いて、ゲートポリシリコン層２１ｐ〜２４ｐに至るコンタクトプラグＧＣ１〜ＧＣ４、ゲートポリシリコン層６１ｐに至るコンタクトプラグＳＴＧＣ１、ＳＴＧＣ２、ゲート配線ＧＬ１〜ＧＬ４、ＳＴＧＬ１およびＳＴＧＬ２並びにゲート配線と周辺回路とを接続するコンタクトプラグ（図示しない）を形成する。続いて、層間絶縁膜ＩＬＤ５上に層間絶縁膜ＩＬＤ６を形成した後、グローバルビット線ＧＢＬと下層の周辺回路とを接続するコンタクトプラグＧＢＬＣを形成し、コンタクトプラグＧＢＬＣ上および層間絶縁膜ＩＬＤ６上にグローバルビット線ＧＢＬを形成することで、図１および図２に示す縦型チェインメモリを有する不揮発性記憶装置が完成する。
【００９０】
本実施の形態では、図１に示すポリシリコンダイオードの電界緩和層である５１ｐ、５２ｐの形成方法として、図９に示すように、アモルファスの状態でアモルファスシリコン層５１ａ、５２ａを２層を形成し、図１７に示すように、結晶化アニールによりポリシリコン層５１ｐ、５２ｐとする方法を用いたが、図２４に示すように、ポリシリコンの状態でポリシリコン層５１ｂ、５２ｂを形成する方法も考えられる。なお、図２４は図９に示した工程に相当する製造工程中の不揮発性記憶装置の要部を示した俯瞰図である。
【００９１】
しかし、ポリシリコンの状態でポリシリコン層５１ｂ、５２ｂを形成した場合、図２５に示すように、ポリシリコン層５１ｂ、５２ｂを形成した時点で、ポリシリコン層５１ｂ、５２ｂのそれぞれの上面はポリシリコン層５１ｂ、５２ｂを構成する結晶の粒の形に影響された凸凹した形状となる。この場合、ポリシリコン層５１ｂ、５２ｂのそれぞれの上面およびその上層に形成される膜の上面が均一に形成されず、不揮発性記憶装置の性能にばらつきが生じ、信頼性が低下する。また、これを防ぐために新たに研磨工程などが必要となり、製造工程が煩雑になる。
【００９２】
さらに、ポリシリコンの状態でポリシリコン層５１ｂ、５２ｂを形成した場合、ポリシリコン層５１ｂ、５２ｂを研磨またはエッチングにより加工する際に、ポリシリコン層５１ｂ、５２ｂを構成する結晶の粒のそれぞれが固まりとなってポリシリコン層５１ｂ、５２ｂから取れやすくなり、図２６に示すように、ポリシリコン層５１ｂ、５２ｂの加工面は欠けたような凸凹した形状になりやすい。この場合、ポリシリコンダイオードの性能にばらつきが生じ、不揮発性記憶装置の信頼性が低下する。
【００９３】
これに対し、本実施の形態のように、アモルファスシリコン層を形成した後に熱処理によって前記アモルファスシリコン層をポリシリコン層とした場合、アモルファスシリコン層は形成された時点では全体で均一な上面高さを有しており、結晶化アニール後もその均一な上面を保ったままポリシリコン層となるため、ポリシリコンダイオードの電界緩和層の上面が凸凹になることがない。また、結晶化アニールによってアモルファスシリコンからポリシリコンの状態になったポリシリコン層は研磨およびエッチングによって加工し易く、前述したようにポリシリコン層を構成する結晶の粒が固まりとなって取れることは少ない。従って、図１に示すように、本実施の形態で形成するポリシリコン層５１ｐ、５２ｐは、エッチングによって加工する際、上層のマスクの端面に沿った均一な形状の側壁を形成することができる。
【００９４】
また、電界緩和層となる低濃度の不純物層（Ｉ層）は２層に限る必要はなく、図２７のアモルファスシリコン層５１ｃ、５２ｃおよび５３ｃのように３層以上のアモルファスシリコン層を積層した後に結晶化アニールをすることで形成しても良い。ここで行う熱処理は、前述したようにＲＴＡを用いる方法もあるが、不純物拡散を抑制しつつ結晶化と不純物の活性化とを実現できるレーザーアニールを用いることが好ましい。
【００９５】
なお、本実施の形態では、図１に示すようにゲートポリシリコン層２１ｐ〜２４ｐを４層積層した例を示したが、４層に限定されず、積層数は任意に定めることが可能である。
【００９６】
次に、図２８および図２９を用いて本発明の効果を説明する。図２８（ａ）には、比較例として、メモリおよび選択素子を有する不揮発性記憶装置に用いる選択素子であるポリシリコンダイオードＰＤａを示している。ＰＩＮ型のダイオードであるポリシリコンダイオードＰＤａは、逆バイアス印加時の電界を緩和し、オフ電流を抑制する役割を担う不純物濃度が低いポリシリコン層４９ｐが、複数の積層ではなく単層で形成されている。このため、ｎ型不純物層であるポリシリコン層６０ｐからｐ型不純物層であるポリシリコン層４０ｐに至る一気通貫の結晶粒界ＧＲＢが存在する。このような薄膜のポリシリコン層４９ｐはポリシリコンダイオードＰＤａの高さ方向（ポリシリコン層６０ｐとポリシリコン層４０ｐとを結ぶ方向）に成長し易く、結晶粒界ＧＲＢはポリシリコン層６０ｐとポリシリコン層４０ｐとを結ぶ直線状に形成され易い。通常、電子は結晶粒界ＧＲＢを通り抜け易いため、結晶粒界ＧＲＢがポリシリコン層６０ｐとポリシリコン層４０ｐとを直線的に貫通している場合、ポリシリコン層６０ｐとポリシリコン層４０ｐとの間に電子の導通経路が短い距離で形成されることとなり、リーク電流が流れやすくなる。これにより、ポリシリコンダイオードＰＤａにおいて逆バイアス印加時のオフ電流が増大するため、比較例として示すポリシリコンダイオードＰＤａでは、不揮発性記憶装置の信頼性が低下する問題がある。
【００９７】
これに対し、図２８（ｂ）に比較例として示すように、膜厚が図２８（ａ）に示すポリシリコン層４９ｐよりも厚いポリシリコン層５０ｐを形成することにより、ポリシリコン層４０ｐとポリシリコン層６０ｐとの間の結晶粒界ＧＲＢの距離を延長し、リーク電流の発生を防ぐ方法が考えられる。すなわち、図２８（ｂ）では、ポリシリコン層５０ｐの膜厚を厚くしているため、半導体基板（図示しない）の主面に対し垂直な方向であるポリシリコンダイオードＰＤｂの高さＨｄｉｏｄｅは長くなっている。
【００９８】
しかし、図２８（ｂ）では、半導体基板（図示しない）の主面に沿う方向におけるポリシリコンダイオードＰＤｂの幅Ｗｄｉｏｄｅの値が、高さＨｄｉｏｄｅに対して小さい。
【００９９】
図２９に示すように、加工が可能なダイオードのアスペクト比ＡＲ（＝Ｈｄｉｏｄｅ／Ｗｄｉｏｄｅ）には限界値がある。図２９に示すグラフの縦軸はアスペクト比ＡＲを示し、横軸は不揮発性記憶装置の加工ルール（ダイオードの幅Ｗｄｉｏｄｅ）の値を示し、破線に示すように、一定のアスペクト比以上のアスペクト比を有するダイオードは形成が困難であり、実現不可能であることを示している。図２８（ｂ）に示すポリシリコンダイオードＰＤｂはリーク電流を防ぐためにダイオードの高さＨｄｉｏｄｅを高くしているため、アスペクト比ＡＲの値が大きくなり、比較的大きい加工ルールで微細化が限界に達している。すなわち、図２８（ｂ）に示すポリシリコンダイオードＰＤｂを用いた不揮発性記憶装置では、ポリシリコンダイオードＰＤｂのアスペクト比ＡＲに起因する問題により、微細化が困難である。この場合、例えば図１０に示す工程で形成されたストライプ状のパターンのように、パターンの幅に対して高さが高いパターンが倒れ易くなる。
【０１００】
そこで、図２８（ｃ）に本実施の形態の不揮発性記憶装置の選択素子であるポリシリコンダイオードＰＤを示す。ここでは、逆バイアス印加時の電界を緩和し、オフ電流を抑制する役割を担う不純物濃度が低いポリシリコン層が、ポリシリコン層５１ｐおよび５２ｐの複数の積層構造を有している。ポリシリコン層５１ｐの結晶粒界ＧＲＢ１および５２ｐの結晶粒界ＧＲＢ２は図２８（ｃ）に示すように位置ずれが生じるため、ポリシリコン層６０ｐからポリシリコン層４０ｐに至る一気通貫の結晶粒界が形成されることを防ぐことができる。
【０１０１】
この場合、電子はポリシリコン層６０ｐとポリシリコン層４０ｐとの間において直線的に結晶粒界を通ることができないため、リーク電流が発生することを防ぐことができる。これは、電子が結晶粒界ＧＲＢ１、ポリシリコン層５１ｐとポリシリコン層５２ｐとの界面および結晶粒界ＧＲＢ２を通ろうとしても、図２８（ａ）の結晶粒界ＧＲＢよりも移動経路が延長されることで通過し難くなっているためである。
【０１０２】
本実施の形態では、ダイオードのｎ型層とｐ型層の間のＩ層として薄いポリシリコン層を積層することにより、ｎ型層とｐ型層との間で結晶粒界が直線的に一気に貫通することを防ぎ、逆バイアス印加時のオフ電流の発生を防ぐことができる。これにより、ポリシリコンダイオードの高さを増大させることなく、リーク電流の発生を防ぐことができる。このため、本実施の形態のポリシリコンダイオードは図２８（ｂ）に比較例として示すポリシリコンダイオードＰＤｂに比べてアスペクト比が小さくなるので、更なる微細化が可能である。
【０１０３】
すなわち、本実施の形態の不揮発性記憶装置では、ポリシリコンダイオードの高さを高くすることなく、リーク電流の発生を防ぐことができるため、ポリシリコンダイオードの幅を狭めることが可能となり、前記ポリシリコンダイオードを選択素子として有する相変化メモリの微細化を推進することができる。
【０１０４】
また、選択素子であるポリシリコンダイオードを微細化することで、ポリシリコンダイオード上に形成したメモリを微細化することが可能である。これにより、書込み・消去時の消費電力を低減させ、動作速度を向上させた相変化メモリを有する不揮発性記憶装置を提供することができる。
【０１０５】
なお、図１に示すｐ型のポリシリコン層４０ｐおよびｎ型のポリシリコン層６０ｐはそれぞれポリシリコン層５１ｐ、５２ｐと同様にポリシリコンからなる層であるが、ポリシリコン層４０ｐ、６０ｐは導電層として形成した低抵抗な層であるので、リーク電流の発生を防ぐ目的で複数層を積層した積層構造とする必要はない。ポリシリコン層４０ｐおよび６０ｐの少なくとも一方を複数の半導体層を積層することにより形成した場合、不揮発性記憶装置の製造工程が煩雑になるため、ポリシリコン層４０ｐおよび６０ｐはそれぞれ単層で形成することが好ましい。
【０１０６】
（実施の形態２）
前記実施の形態１では、相変化メモリとして縦型チェインメモリを有する不揮発性記憶装置について説明した。本実施の形態では、相変化メモリとして金属電極に挟まれた相変化材料を有するクロスポイント型の相変化メモリを有す不揮発性記憶装置について、図３０〜図３９を用いて説明する。
【０１０７】
まず、図３０に本実施の形態の不揮発性記憶装置の要部断面図を示す。メモリセルアレイ以外の構造は図１に示した前記実施の形態１の相変化メモリとほぼ同様であるが、ポリシリコンダイオードＰＤ上の相変化メモリが、金属電極膜４、相変化材料層７ａおよび金属電極膜５の３層によって構成された柱状の構造を有している点で前記実施の形態１と異なる。なお、ポリシリコンダイオードＰＤ、金属電極膜４、５および相変化材料層７ａは層間絶縁膜ＩＬＤ４を貫通する柱状に形成され、半導体基板１上にマトリクス状に配置されている。層間絶縁膜ＩＬＤ４上には金属電極膜５と電気的に接続されたビット線３と、ビット線３を覆うように形成された層間絶縁膜ＩＬＤ５とを有し、層間絶縁膜ＩＬＤ５上にはグローバルビット線ＧＢＬが形成されており、図１を用いて説明した前記実施の形態１のように、グローバルビット線ＧＢＬとビット線３との間には、ゲート配線ＧＬ１〜ＧＬ４、ＳＴＧＬ１およびＳＴＧＬ２のような配線は形成されていない。
【０１０８】
図３１に、本実施の形態のポリシリコンダイオードＰＤおよび相変化メモリを含む、ワード線２とビット線３との間のメモリセルアレイの一部の俯瞰図を示す。図３１に示すように、本実施の形態のメモリセルアレイは、前記実施の形態１と同様にストライプ状に並んで延在する複数のワード線２と、ワード線２上に並んで複数形成されたポリシリコンダイオードＰＤとを有している。ポリシリコンダイオードＰＤ上に順に金属電極膜４、相変化材料層７ａ、金属電極膜５が形成されており、金属電極膜５上には、ワード線２と直交する方向にストライプ状に延在するビット線３が形成されている。ワード線２とビット線３とは平面的に直交するように形成され、その交点にポリシリコンダイオードＰＤ上と相変化メモリとからなるメモリセルが柱状に形成され、それぞれのメモリセルがマトリクス状に配置されている。
【０１０９】
なお、図３１ではそれぞれのポリシリコンダイオードＰＤ同士の間、ワード線２同士の間およびビット線３同士の間などを埋め込む層間絶縁膜ＩＬＤ４は示しておらず、ワード線２、ビット線３、ポリシリコンダイオードＰＤ、金属電極膜４、５および相変化材料層７ａのみを示している。また、図示されていないが、図３１の複数のワード線２、ビット線３は、それぞれ半導体基板上の回路に接続されており、独立に電圧を印加することができる。
【０１１０】
前記実施の形態１と同様に、本実施の形態の不揮発性記憶装置は、相変化材料層７ａに含まれるＧｅ２Ｓｂ２Ｔｅ５などの相変化材料がアモルファス状態と結晶状態とで抵抗値が異なることを利用して情報を記憶するものである。アモルファス状態では抵抗が高く、結晶状態では抵抗が低い。従って情報の読出しは相変化材料層７ａを含む抵抗変化型素子の両端に電位差を与え、素子に流れる電流を測定することで、素子の高抵抗状態と低抵抗状態とを判別することで行える。
【０１１１】
次に、図３２を用いて本実施の形態の不揮発性記憶装置の動作について説明する。図３２では、リセット（消去）動作、セット（書込み）動作および読出し動作を行う際の、ビット線ＢＬ１、ＢＬ２、ＢＬ３およびＢＬｎと、ワード線ＷＬ１、ＷＬ２、ＷＬ３およびＷＬｍとの電位の関係を示している。ＷＬ１の電位、４／３／２Ｖはそれぞれ、リセット動作時、セット動作時、読出し動作時の電位である。図３２の他の端子の電位の表記も同様に、左から順にリセット動作時、セット動作時、読出し動作時の電位を表している。
【０１１２】
ビット線ＢＬ２、ＢＬ３またはＢＬｎと接続され、ワード線ＷＬ１と接続されたメモリセルでは、ビット線とワード線の電位がリセット動作時にはビット線とワード線とは共に４Ｖ、セット動作時には共に３Ｖ、読出し動作時には共に２Ｖであり、互いに電位差がないので電流が流れない。また、ビット線ＢＬ１、およびワード線ＷＬ２、ＷＬ３またはＷＬｍと接続されたメモリセルでは、ビット線とワード線の電位がリセット動作時、セット動作時、読出し動作時にビット線とワード線とは共に０Ｖであり、互いに電位差がないので電流が流れない。
【０１１３】
ここで、ビット線ＢＬ２、ＢＬ３、またはＢＬｎ、およびワード線ＷＬ２、ＷＬ３またはＷＬｍと接続されたメモリセルでは、リセット動作時にはワード線とビット線とにそれぞれ０Ｖと４Ｖ、セット動作時にはワード線とビット線とにそれぞれ０Ｖと３Ｖ、読出し動作時にはワード線とビット線とにそれぞれ０Ｖと２Ｖが印加される。すなわち、メモリセルを選択するポリシリコンダイオードＰＤの逆バイアス方向に電圧が印加される。ビット線ＢＬ２、ＢＬ３、またはＢＬｎ、およびワード線ＷＬ２、ＷＬ３またはＷＬｍと接続されたメモリセルは非選択セルであり、選択素子であるポリシリコンダイオードによって電流の発生を防ぐ必要がある。このとき、ポリシリコンダイオードの耐圧は、図３１に示す、電界緩和層であるポリシリコン層５１ｐ、５２ｐの結晶粒界を介したリーク電流で決まり、この場合、耐圧が４Ｖより大きくなるようにする必要がある。
【０１１４】
これにより、ビット線ＢＬ１およびワード線ＷＬ１に接続されたメモリセル（選択セルＳＭＣ）だけ、ポリシリコンダイオードに順バイアスが印加され、電流が流れる。その結果、メモリセルアレイ内の選択セルＳＭＣのみを選択して動作させることができる。
【０１１５】
以下に、図３３〜図３９を用いて本実施の形態の不揮発性記憶装置の製造方法を説明する。まず、図示はしないが、周知の方法で半導体基板上に電界効果トランジスタを形成し、前記電界効果トランジスタを覆う層間絶縁膜の上面に、前記電界効果トランジスタと電気的に接続された配線を形成する。
【０１１６】
その後、図３３に示すように、前記層間絶縁膜上に層間絶縁膜ＩＬＤ３、タングステン膜２ａ、ｐ型不純物がドープされたアモルファスシリコン層４０ａ、不純物がドープされていないアモルファスシリコン層５１ａ、５２ａおよびｎ型不純物がドープされたアモルファスシリコン層６０ａを順にＣＶＤ法により形成する。
【０１１７】
次に、熱処理によりアモルファスシリコン層４０ａ、５１ａ、５２ａおよび６０ａの結晶化と、これらのアモルファスシリコン層に含まれている不純物の活性化を行う。これにより、図３３に示すアモルファスシリコン層４０ａ、５１ａ、５２ａ、６０ａは、図３４に示すように結晶化され、それぞれ、ポリシリコン層４０ｐ、５１ｐ、５２ｐおよび６０ｐとなる。ここで行う熱処理も、前記実施の形態１で前述したように、ＲＴＡを用いる方法も考えられるが、不純物拡散を抑制しつつ結晶化と不純物の活性化を実現できるレーザーアニールを用いることが好ましい。
【０１１８】
次に、図３５に示すように、ポリシリコン層６０ｐ上に、金属電極膜４、相変化材料層７ａおよび金属電極膜５を順に形成する。金属電極膜４、５はそれぞれＴｉＮ（窒化チタン）からなる膜であり、例えばスパッタリング法により形成することができる。相変化材料層７ａは例えばＧｅ２Ｓｂ２Ｔｅ５などの相変化材料からなる層であり、例えばＣＶＤ法により形成することができる。
【０１１９】
次に、図３６に示すように、タングステン膜２ａ、ポリシリコン層４０ｐ、５１ｐ、５２ｐ、６０ｐ、金属電極膜４、相変化材料層７ａおよび金属電極膜５を、フォトリソグラフィ技術を用いたドライエッチング法により、前記半導体基板（図示しない）の主面に沿う方向に延在するストライプ状のパターンに加工する。これにより、タングステン膜２ａからなるワード線２が形成される。ここでは、金属電極膜５、相変化材料層７ａ、金属電極膜４、ポリシリコン層４０ｐ、５１ｐ、５２ｐ、６０ｐおよびワード線２を自己整合的に一括して加工しているため、ワード線方向に対してはワード線２とワード線２上の各層とには積層ずれが発生せず、メモリの書換え動作の信頼性を高めることができる。
【０１２０】
このとき、アモルファスシリコン層５１ｐ、５２ｐからなる層の高さが高すぎると、ワード線２の延在方向に直交する方向であって半導体基板（図示しない）の主面に沿う方向における金属電極膜５、相変化材料層７ａ、金属電極膜４、ポリシリコン層４０ｐ、５１ｐ、５２ｐ、６０ｐおよびワード線２からなるストライプ状のパターンの幅に対する前記ストライプ状のパターンの高さが高くなる。すなわち、前記ストライプ状のパターンのアスペクト比が高くなる。アスペクト比が高くなりすぎると前記ストライプ状のパターンが倒れ易くなるため、パターンの倒れを防ぐために前記ストライプ状パターンの幅を広く形成する必要が生じ、不揮発性記憶装置の微細化の妨げとなる。従って、アモルファスシリコン層５１ｐ、５２ｐからなる層の高さはできるだけ低いことが望ましい。
【０１２１】
次に、図３７に示すように、ストライプ状に並ぶワード線２同士の間およびワード線２上に形成された層同士の間をＣＶＤ法により形成した層間絶縁膜ＩＬＤ４によって埋め込んだ後、ＣＭＰ法で層間絶縁膜ＩＬＤ４の上面を平坦化し、金属電極膜５の上面を露出させる。
【０１２２】
その後、図示は省略するが、ビット線３と半導体基板に形成しておいた周辺回路を接続するコンタクトプラグＢＬＣ（図３０参照）を形成する。
【０１２３】
次に、図３８に示すように、層間絶縁膜ＩＬＤ４上および金属電極膜５上に、スパッタリング法によりタングステン膜３ａを形成する。
【０１２４】
次に、図３９に示すように、フォトリソグラフィ技術を用いたドライエッチング法により、タングステン膜３ａ、層間絶縁膜ＩＬＤ４、金属電極膜５、相変化材料層７ａ、金属電極膜４、ポリシリコン層６０ｐ、５１ｐ、５２ｐおよび４０ｐを、半導体基板（図示しない）の主面に沿う方向であって、ワード線２の延在方向と直交する方向に延在するストライプ状に加工する。これにより、ワード線２の上面および側面が一部露出され、層間絶縁膜ＩＬＤ３の上面が一部露出され、タングステン膜３ａからなるビット線３がストライプ状に形成される。ここでは、金属電極膜５、相変化材料層７ａ、金属電極膜４およびポリシリコンダイオードＰＤからなるピラー（柱）は、ワード線２とビット線３の両方に対して自己整合的に形成される。したがって、加工プロセス用のマスク数を減らすことができるので、製造コストを下げることができる。
【０１２５】
このとき、図３６を用いて説明したように、ストライプ状のパターンのアスペクト比が高くなりすぎると前記ストライプ状のパターンが倒れ易くなる。このため、図３９において形成したタングステン膜３ａ、層間絶縁膜ＩＬＤ４、金属電極膜５、相変化材料層７ａ、金属電極膜４、ポリシリコン層６０ｐ、５１ｐ、５２ｐおよび４０ｐからなるストライプ状のパターンの倒れを防ぐためには、アモルファスシリコン層５１ｐ、５２ｐからなる層の高さはできるだけ低いことが望ましい。
【０１２６】
その後の工程の図示は省略するが、図３９のエッチング工程で形成されたストライプ状パターン同士の間の空間を、ＣＶＤ法により形成した層間絶縁膜ＩＬＤ５（図３０参照）により埋め込んだ後、層間絶縁膜ＩＬＤ５にグローバルビット線ＧＢＬと下層の周辺回路とを接続するコンタクトプラグＧＢＬＣを形成し、層間絶縁膜ＩＬＤ５上にグローバルビット線ＧＢＬを形成することで、図３０に示す不揮発性記憶装置が完成する。
【０１２７】
なお、本実施の形態では、図３０に示すポリシリコンダイオードＰＤの電界緩和層であるポリシリコン層５１ｐ、５２ｐの形成手順として、アモルファス状態のアモルファスシリコン層５１ａ、５２ａ（図３３参照）を形成した後に結晶化アニールによりポリシリコン層５１ｐ、５２ｐとする方法を用いたが、前記実施の形態１と同様に、最初からポリシリコン状態でポリシリコン層５１ｐ、５２ｐを形成することもできる。ただし、その場合は、前述したようにポリシリコン層の上面および側面が凸凹の形状になる可能性がある。また、電界緩和層となる低濃度の不純物層は、本実施の形態ではポリシリコン層５１ｐ、５２ｐの２層からなるものとして説明したが、電界緩和層は２層に限る必要はなく、３層以上の積層構造であっても良い。
【０１２８】
また、前述したように、アモルファスシリコンをポリシリコンに変える熱処理ではＲＴＡを用いても良いが、不純物拡散を抑制しつつ結晶化と不純物の活性化を実現できるレーザーアニールを用いることが好ましい。
【０１２９】
また、図３１に示すメモリセルアレイを積層することにより、不揮発性記憶装置の容量を増大させることも可能である。
【０１３０】
本実施の形態の不揮発性記憶装置では、前記実施の形態１と同様に、ポリシリコンダイオードを構成する電界緩和層を複数のポリシリコン層により構成することで、ポリシリコンダイオードの膜厚を薄くし、かつポリシリコンダイオード内におけるリーク電流の発生を防ぐことができる。このため、相変化メモリの選択素子であるポリシリコンダイオードの電界緩和層を単層で形成する場合に比べ、ポリシリコンダイオードのアスペクト比を低くすることを可能とし、不揮発性記憶装置の更なる微細化を実現することができる。
【０１３１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１３２】
例えば、本発明は相変化メモリに限られず、選択素子としてダイオードを有するメモリであれば適用することが可能である。
【０１３３】
また、前記実施の形態１および２ではダイオードの下部の配線をワード線とし、相変化メモリの上部の配線をビット線として説明したが、ダイオードの下部の配線をビット線とし、相変化メモリの上部の配線をワード線としても良い。
【産業上の利用可能性】
【０１３４】
本発明の不揮発性記憶装置の製造方法は、選択素子としてダイオードを用いる不揮発性メモリに幅広く利用されるものである。
【符号の説明】
【０１３５】
１    半導体基板
２    ワード線
２ａ、３ａ    タングステン膜
３    ビット線
４、５    金属電極膜
７、７ａ  相変化材料層
９    ゲート絶縁層
１０〜１５    絶縁層
８ａ、２１ａ、２２ａ、２３ａ、２４ａ、３８ａ    アモルファスシリコン層
８ｐ、３８ｐ、４０ｐ、４９ｐ、５０ｐ    ポリシリコン層
２１ｐ〜２４ｐ    ゲートポリシリコン層
３１、３３、５１、７１、９１、９２    絶縁層
４０ａ、５１ａ、５２ａ、６０ａ、６１ａ    アモルファスシリコン層
５１ｂ、５２ｂ、５１ｐ、５２ｐ、６０ｐ    ポリシリコン層
５１ｃ〜５３ｃ    アモルファスシリコン層
６１ｐ    ゲートポリシリコン層
ＢＬ１〜ＢＬ３、ＢＬｎ    ビット線
ＢＬＣ    コンタクトプラグ
Ｃ１、Ｃ２    コンタクトプラグ
ＤＩＦ    拡散層
Ｇ１    溝
ＧＡＴＥ  ゲート電極
ＧＢＬ    グローバルビット線
ＧＢＬＣ  コンタクトプラグ
ＧＣ１〜ＧＣ４    コンタクトプラグ
ＧＬ１〜ＧＬ４    ゲート配線
ＧＯＸ    ゲート絶縁膜
ＧＲＢ、ＧＲＢ１、ＧＲＢ２    結晶粒界
ＩＬＤ１〜ＩＬＤ６    層間絶縁膜
Ｍ１、Ｍ２    配線層
ＭＡ    メモリセルアレイ
ＰＤ、ＰＤａ、ＰＤｂ    ポリシリコンダイオード
ＳＭＣ    選択セル
ＳＴＧＣ１    コンタクトプラグ
ＳＴＧＬ１、ＳＴＧＬ２    ゲート配線
ＳＴＩ    素子分離層
ＵＳＭＣ１〜ＵＳＭＣ３    非選択セル
ＷＬ１〜ＷＬ３、ＷＬｍ    ワード線
ＷＬＣ    コンタクトプラグ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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