(57)【特許請求の範囲】
【請求項１】
一端が第1の基準電位に結合される第１の負荷と、
前記第１の負荷の他端にドレイン端が結合された第１のＭＯＳトランジスタと、
一端が前記第１の基準電位に結合される第２の負荷と、
前記第２の負荷の他端にドレイン端が結合された第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソース端に第１のソース端または第１のドレイン端の一方が結合され、前記第２のＭＯＳトランジスタのソース端に前記第１のソース端または前記第１のドレイン端の他方が結合され、ゲート端に差動モードまたはシングルモードを示す制御信号が入力される第３のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソース端と第２の基準電位との間に結合される第１の定電流源と、
前記第２のＭＯＳトランジスタのソース端と前記第２の基準電位との間に結合される第２の定電流源と
を有し、
前記差動モードにおいては、前記第１及び第２のＭＯＳトランジスタのゲート端に差動信号が入力され、前記第３のＭＯＳトランジスタが、前記制御信号によりオン状態となることにより、前記第１のＭＯＳトランジスタのソース端と前記第２のＭＯＳトランジスタのソース端を結合し、
前記シングルモードにおいては、前記第１及び第２のＭＯＳトランジスタのゲート端の少なくとも一方にシングルエンド信号が入力され、前記第３のＭＯＳトランジスタが、前記制御信号によりオフ状態となることにより、前記第１のＭＯＳトランジスタのソース端と前記第２のＭＯＳトランジスタのソース端を切り離す
ことを特徴とする入出力回路。
【請求項２】
前記第１、第２及び第３のＭＯＳトランジスタはＮチャネルのトランジスタであることを特徴とする請求項１記載の入出力回路。
【請求項３】
前記第１、第２及び第３のＭＯＳトランジスタはＰチャネルのトランジスタであることを特徴とする請求項１記載の入出力回路。
【請求項４】
前記第１のＭＯＳトランジスタのゲート端及び前記第２のＭＯＳトランジスタのゲート端には一対の入力信号が入力され、
前記第１のＭＯＳトランジスタのドレイン端及び前記第２のＭＯＳトランジスタのドレイン端から一対の出力信号が出力される
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の入出力回路。
【請求項５】
前記差動モードにおいて、前記制御信号により前記第３のトランジスタがオン状態となることにより、前記第１のＭＯＳトランジスタのドレイン端及び前記第２のＭＯＳトランジスタのドレイン端から差動信号が出力され、
前記シングルモードにおいて、前記制御信号により前記第３のトランジスタがオフ状態となることにより、前記第１のＭＯＳトランジスタのドレイン端及び前記第２のＭＯＳトランジスタのドレイン端の少なくとも一方からシングルエンド信号が出力される
ことを特徴とする請求項１乃至請求項３のいずれか１項に記載の入出力回路。
【請求項６】
前記第１のＭＯＳトランジスタのゲート端及び前記第２のＭＯＳトランジスタのゲート端に入力される一対の入力信号が、差動信号かシングルエンド信号であるかを判別し、前記制御信号を出力する判定回路をさらに含む
ことを特徴とする請求項５記載の入出力回路。
【請求項７】
前記一対の入力信号が差動信号と判断した場合は、前記第３のトランジスタをオン状態とする制御信号を出力し、
前記一対の入力信号がシングルエンド信号と判断した場合は、前記第３のトランジスタをオフ状態とする制御信号を出力する
ことを特徴とする請求項６記載の入出力回路。
【請求項８】
一端が第1の基準電位に結合される第１の負荷と、
前記第１の負荷の他端にドレイン端が結合された第１のＭＯＳトランジスタと、
一端が前記第１の基準電位に結合される第２の負荷と、
前記第２の負荷の他端にドレイン端が結合された第２のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソース端に第１のソース端または第１のドレイン端の一方が結合され、前記第２のＭＯＳトランジスタのソース端に前記第１のソース端または前記第１のドレイン端の他方が結合され、ゲート端に差動モードまたはシングルモードを示す第１の制御信号が入力される第３のＭＯＳトランジスタと、
前記第１のＭＯＳトランジスタのソース端と第２の基準電位との間に結合される第１の定電流源と、
前記第２のＭＯＳトランジスタのソース端と前記第２の基準電位との間に結合される第２の定電流源と
を含む送信回路を有し、
前記差動モードにおいては、前記第１及び第２のＭＯＳトランジスタのゲート端に差動信号が入力され、前記第３のＭＯＳトランジスタが、前記第１の制御信号によりオン状態となることにより、前記第１のＭＯＳトランジスタのソース端と前記第２のＭＯＳトランジスタのソース端を結合し、
前記シングルモードにおいては、前記第１及び第２のＭＯＳトランジスタのゲート端の少なくとも一方にシングルエンド信号が入力され、前記第３のＭＯＳトランジスタが、前記第１の制御信号によりオフ状態となることにより、前記第１のＭＯＳトランジスタのソース端と前記第２のＭＯＳトランジスタのソース端を切り離す
送信装置と、
一端が第３の基準電位に結合される第３の負荷と、
前記第３の負荷の他端にドレイン端が結合された第４のＭＯＳトランジスタと、
一端が前記第３の基準電位に結合される第４の負荷と、
前記第４の負荷の他端にドレイン端が結合された第５のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのソース端に第２のソース端または第２のドレイン端の一方が結合され、前記第５のＭＯＳトランジスタのソース端に前記第２のソース端または前記第２のドレイン端の他方が結合され、ゲート端に差動モードまたはシングルモードを示す第２の制御信号が入力される第６のＭＯＳトランジスタと、
前記第４のＭＯＳトランジスタのソース端と第４の基準電位との間に結合される第３の定電流源と、
前記第５のＭＯＳトランジスタのソース端と前記第４の基準電位との間に結合される第４の定電流源と
を含む受信回路を有し、
前記差動モードにおいては、前記第４及び第５のＭＯＳトランジスタのゲート端に差動信号が入力され、前記第６のＭＯＳトランジスタが、前記第２の制御信号によりオン状態となることにより、前記第４のＭＯＳトランジスタのソース端と前記第５のＭＯＳトランジスタのソース端を結合し、
前記シングルモードにおいては、前記第４及び第５のＭＯＳトランジスタのゲート端の少なくとも一方にシングルエンド信号が入力され、前記第６のＭＯＳトランジスタが、前記第２の制御信号によりオフ状態となることにより、前記第４のＭＯＳトランジスタのソース端と前記第５のＭＯＳトランジスタのソース端を切り離す
受信装置と
を有することを特徴とするシステム。
【請求項９】
前記第１のＭＯＳトランジスタのドレイン端と、前記第４のＭＯＳトランジスタのゲート端とが接続され、前記第２のＭＯＳトランジスタのドレイン端と、前記第５のＭＯＳトランジスタのゲート端とが接続されることを特徴とする請求項８記載のシステム。
【請求項１０】
前記第３のＭＯＳトランジスタのゲート端には、前記第１の制御信号が入力され、
前記第６のＭＯＳトランジスタのゲート端には、前記第２の制御信号が入力され、
前記差動モードにおいて、前記第１の制御信号により前記第３のトランジスタがオン状態となり、前記第２の制御信号により前記第６のトランジスタがオン状態となることにより、差動信号の送受信を行い、
前記シングルモードにおいて、前記第１の制御信号により前記第３のトランジスタがオフ状態となり、前記第２の制御信号により前記第６のトランジスタがオフ状態となることにより、シングルエンド信号の送受信を行う
ことを特徴とする請求項９に記載のシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、信号を入力または出力する入出力回路及び入出力回路を有するシステムに関する。
【背景技術】
【０００２】
伝送速度の高い信号を扱うとき、差動増幅回路を用いて差動信号が入力または出力される（例えば、特許文献１参照。）。差動信号を用いた伝送は、伝送速度を高くできるが、２つの信号線を必要とする。これに対して、いわゆるシングルエンド信号を用いた伝送は、信号の伝送速度は低いが、信号線の数を差動伝送に比べて少なくできる。例えば、信号線の数を少なくするために、差動信号用の２つの信号線を利用して、２つのシングルエンド信号が伝送される（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２０００−１５６６１６号公報
【特許文献２】特開２００５−０１８３１２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
信号線を差動信号とシングルエンド信号とで共用するときに、差動信号は、専用の送信回路から送信され、専用の受信回路で受信される。シングルエンド信号は、専用の送信回路から送信され、専用の受信回路で受信される。このため、信号線を共用できても、受信回路及び送信回路の規模は削減できない。
【課題を解決するための手段】
【０００５】
本発明の一形態では、入出力回路は、一端が第1の基準電位に結合される第１の負荷と、第１の負荷の他端にドレイン端が結合された第１のＭＯＳトランジスタと、一端が第１の基準電位に結合される第２の負荷と、第２の負荷の他端にドレイン端が結合された第２のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソース端及び第２のＭＯＳトランジスタのソース端との間にソース端またはドレイン端が接続された第３のＭＯＳトランジスタと、第１のＭＯＳトランジスタのソース端と第２の基準電位との間に結合される第１の定電流源と、第２のＭＯＳトランジスタのソース端と第２の基準電位との間に結合される第２の定電流源とを有している。
【発明の効果】
【０００６】
１つの入出力回路を差動信号を伝達するための回路またはシングルエンド信号を伝達するための回路として使用できる。この結果、入出力回路の回路規模を削減でき、入出力回路が搭載される送信回路または受信回路の回路規模を削減できる。
【図面の簡単な説明】
【０００７】
【図１】一実施形態における入出力回路の例を示している。
【図２】図１に示した入出力回路を送信装置と受信装置に設けたシステムの例を示している。
【図３】図２に示した送信装置の入出力回路と受信装置の入出力回路との接続例を示している。
【図４】別の実施形態におけるシステムの例を示している。
【図５】別の実施形態における入出力回路の例を示している。
【図６】別の実施形態における入出力回路の例を示している。
【図７】別の実施形態における入出力回路の例を示している。
【図８】別の実施形態における入出力回路の例を示している。
【図９】別の実施形態における入出力回路の例を示している。
【図１０】図９に示した入出力回路を受信装置に設けたシステムの例を示している。
【図１１】図９に示したシステムがシングルモードに設定されているときの判定回路の動作の例を示している。
【図１２】図９に示したシステムが差動モードに設定されているときの判定回路の動作の例を示している。
【図１３】別の実施形態における入出力回路の例を示している。
【図１４】別の実施形態におけるシステムの例を示している。
【発明を実施するための形態】
【０００８】
以下、実施形態を図面を用いて説明する。図中の二重の四角印は、外部端子を示している。外部端子は、例えば、半導体チップ上のパッド、あるいは半導体チップが収納されるパッケージのリードである。外部端子を介して供給される信号には、端子名と同じ符号を使用する。
【０００９】
図１は、一実施形態における入出力回路ＩＯＣの例を示している。入出力回路ＩＯＣは、負荷ＬＤＮａ、ＬＤＮｂ、ＭＯＳトランジスタＮＭａ、ＮＭｂ、ＮＭｃ及び定電流源ＣＳＮａ、ＣＳＮｂを有している。負荷ＬＤＮａ、ＬＤＮｂは、例えば抵抗素子である。ＭＯＳトランジスタの符号”ＮＭ”は、Ｎチャネルのトランジスタを示している。負荷ＬＤＮａは、基準電位が供給される基準電位線の一つである電源線＋ＶＤＤに一端が接続され、他端が出力線ＶＯＵＴｐに接続されている。負荷ＬＤＮｂは、一端が電源線＋ＶＤＤに接続され、他端が出力線ＶＯＵＴｎに接続されている。
【００１０】
ＭＯＳトランジスタＮＭａは、ドレイン端が負荷ＬＤＮａの他端に接続され、ゲート端が入力線ＶＩＮｐに接続され、ソース端がノードＮＴＡＩＬａを介して定電流源ＣＳＮａに接続されている。ＭＯＳトランジスタＮＭｂは、ドレイン端が負荷ＬＤＮｂの他端に接続され、ゲート端が入力線ＶＩＮｎに接続され、ソース端がノードＮＴＡＩＬｂを介して定電流源ＣＳＮｂに接続されている。トランジスタＮＭｃは、ＭＯＳトランジスタＮＭａのソース端に、ソース端またはドレイン端の一方が接続され、ＭＯＳトランジスタＮＭｂのソース端に、ソース端またはドレイン端の他方が接続されている。また、トランジスタＮＭｃは、ゲート端が差動イネーブル信号線ＤＩＦＥＮに接続されている。差動イネーブル信号線ＤＩＦＥＮは、入出力回路ＩＯＣが差動モードで動作するときに高レベルに設定され、入出力回路ＩＯＣがシングルモードで動作するときに低レベルに設定する。差動モード及びシングルモードについては後述する。
【００１１】
定電流源ＣＳＮａは、ＭＯＳトランジスタＮＭａのソース端と、別の基準電位が供給される基準電位線である接地線ＶＳＳとの間に接続されている。定電流源ＣＳＮｂは、ＭＯＳトランジスタＮＭｂのソース端と接地線ＶＳＳとの間に接続されている。
【００１２】
この実施形態では、入出力回路ＩＯＣは、高レベルの差動イネーブル信号ＤＩＦＥＮを受けている差動モード中に、定電流源ＣＳＮａ、ＣＳＮｂを互いに接続し、１つの定電流源として共通に動作させる。これにより、入出力回路ＩＯＣは、一対の入力端子ＶＩＮｐ、ＶＩＮｎで差動信号を受け、一対の出力端子ＶＯＵＴｐ、ＶＯＵＴｎから差動信号を出力する差動増幅回路として動作する。
【００１３】
一方、入出力回路ＩＯＣは、低レベルの差動イネーブル信号ＤＩＦＥＮを受けているシングルモード中に、定電流源ＣＳＮａ、ＣＳＮｂを切り離して独立に動作させる。これにより、入出力回路ＩＯＣは、入力端子ＶＩＮｐ、ＶＩＮｎでシングルエンド信号をそれぞれ受け、出力端子ＶＯＵＴｐ、ＶＯＵＴｎからシングルエンド信号をそれぞれ出力する増幅回路として動作する。このように、動作モード（差動モードまたはシングルモード）に応じて、差動信号またはシングルエンド信号が入力線ＶＩＮｐ、ＶＩＮｎ及び出力線ＶＯＵＴｐ、ＶＯＵＴｎに伝達される。これにより、１つの入出力回路ＩＯＣを差動信号の増幅回路またはシングルエンド信号の増幅回路として使用できる。
【００１４】
図２は、図１に示した入出力回路ＩＯＣを送信装置ＴＸと受信装置ＲＸに設けたシステムＳＹＳの例を示している。特に限定されないが、送信装置ＴＸ及び受信装置ＲＸは、半導体チップとしてそれぞれ形成されている。システムＳＹＳは、ＭＩＰＩ（Mobile Industry Processor Interface）またはＵＳＢ（Universal Serial Bus）等のインタフェース規格を用いて送信装置ＴＸから受信装置ＲＸに信号を伝送する。これらのインタフェース規格では、動作モードに応じて、ＬＶＤＳ（Low Voltage Differential Signal）等の差動信号またはシングルエンド信号が伝送される。
【００１５】
例えば、送信装置ＴＸは、差動信号を出力するマルチプレクサＭＵＸと、シングルエンド信号を出力するユーザロジックＵＬＴと、図１に示した入出力回路ＩＯＣを含む送信回路ＴＲＮＳとを有している。マルチプレクサＭＵＸとユーザロジックＵＬＴは、互いに排他的に動作する。マルチプレクサＭＵＸは、差動モード中に動作し、差動信号を送信回路ＴＲＮＳの一対の入力線ＶＩＮ０ｎ、ＶＩＮ０ｐに出力する。ユーザロジックＵＬＴは、シングルモード中に動作し、１つまたは２つのシングルエンド信号を送信回路ＴＲＮＳの入力線ＶＩＮ０ｎ、ＶＩＮ０ｐの少なくともいずれかに出力する。
【００１６】
送信回路ＴＲＮＳの入出力回路ＩＯＣは、ドライバとして動作し、図１での説明と同様に動作する。送信回路ＴＲＮＳは、相補または単相の出力信号ＶＯＵＴ０ｎ、ＶＯＵＴ０ｐを外部端子を介して受信回路ＲＣＶの入力端子ＶＩＮ１ｎ、ＶＩＮ１ｐに出力する。差動信号及びシングルエンド信号を共通の信号線を用いて伝送することで、信号線及び外部端子の数を削減でき、システムＳＹＳのコストを削減できる。
【００１７】
例えば、受信装置ＲＸは、受信回路ＲＣＶと、差動信号を受けるデマルチプレクサＤＥＭＵＸと、シングルエンド信号を受けるユーザロジックＵＬＲとを有している。受信回路ＲＣＶは、図１に示した入出力回路ＩＯＣ、セレクタＳＥＬ及びバッファ回路ＢＵＦを有している。受信回路ＲＣＶの入出力回路ＩＯＣは、レシーバとして動作し、図１での説明と同様に動作する。
【００１８】
セレクタＳＥＬは、高レベルの差動イネーブル信号ＤＩＦＥＮを受けているときに、入出力回路ＩＯＣからの一対の出力信号ＶＯＵＴ１ｎ、ＶＯＵＴ１ｐ（差動信号）をバッファ回路ＢＵＦに出力する。セレクタＳＥＬは、低レベルの差動イネーブル信号ＤＩＦＥＮを受けているときに、入出力回路ＩＯＣからの出力信号ＶＯＵＴ１ｎ、ＶＯＵＴ１ｐ（シングルエンド信号）をユーザロジックＵＬＲに出力する。バッファ回路ＢＵＦは、セレクタＳＥＬ介して受ける差動信号をシングルエンド信号に変換し、デマルチプレクサＤＥＭＵＸに出力する。
【００１９】
受信装置ＲＸは、システムＳＹＳの動作状況を示す情報に基づいて差動イネーブル信号ＤＩＦＥＮを生成する。受信装置ＲＸにより生成される差動イネーブル信号ＤＩＦＥＮの論理は、送信装置ＴＸにより生成される差動イネーブル信号ＤＩＦＥＮの論理と同じである。
【００２０】
図３は、図２に示した送信装置ＴＸの入出力回路ＩＯＣと受信装置ＲＸの入出力回路ＩＯＣとの接続例を示している。この例では、送信装置ＴＸのトランジスタＮＭａのドレイン端は、出力線ＶＯＵＴ０ｐ及び入力線ＶＩＮ１ｐを介して、受信装置ＲＸのトランジスタＮＭａのゲート端ＶＩＮ１ｐに接続されている。送信装置ＴＸのトランジスタＮＭｂのドレイン端は、出力線ＶＯＵＴ０ｎ及び入力線ＶＩＮ１ｎを介して、受信装置ＲＸのトランジスタＮＭｂのゲート端ＶＩＮ１ｎに接続されている。
【００２１】
この実施形態では、送信装置ＴＸの入出力回路ＩＯＣ及び受信装置ＲＸの入出力回路ＩＯＣは、差動信号及びシングルエンド信号の両方を扱うことができる。このため、差動信号及びシングルエンド信号の両方を切り替えながら扱うシステムＳＹＳにおいて、受信回路ＴＲＮＳ及び送信回路ＲＣＶの回路規模を削減でき、システムＳＹＳのコストを下げることができる。
【００２２】
図４は、別の実施形態にシステムＳＹＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。例えば、システムＳＹＳは、送信装置ＴＸ及び受信装置ＲＸを有している。この実施形態では、入出力回路ＩＯＣは、図１に示した入出力回路ＩＯＣである。特に限定されないが、送信装置ＴＸ及び受信装置ＲＸは、半導体チップとして形成されている。
【００２３】
この実施形態では、受信装置ＲＸは、送信装置ＴＸから差動イネーブル信号ＤＩＦＥＮを受ける。このため、送信装置ＴＸは、差動イネーブル信号ＤＩＦＥＮを出力する外部端子を有している。受信装置ＲＸは、差動イネーブル信号ＤＩＦＥＮを受ける外部端子を有している。送信装置ＴＸ及び受信装置ＲＸのその他の構成は、図２と同様である。
【００２４】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、受信装置ＲＸに差動イネーブル信号ＤＩＦＥＮを生成する回路を形成する必要がないため、受信装置ＲＸの回路規模を削減できる。
【００２５】
図５は、別の実施形態における入出力回路ＩＯＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。入出力回路ＩＯＣは、負荷ＬＤＰａ、ＬＤＰｂ、ＭＯＳトランジスタＰＭａ、ＰＭｂ、ＰＭｃ及び定電流源ＣＳＰａ、ＣＳＰｂを有している。負荷ＬＤＰａ、ＬＤＰｂは、例えば抵抗素子である。ＭＯＳトランジスタの符号”ＰＭ”は、Ｐチャネルのトランジスタを示している。負荷ＬＤＰａは、一端が接地線ＶＳＳに接続され、他端が出力線ＶＯＵＴｐに接続されている。負荷ＬＤＰｂは、一端が接地線ＶＳＳに接続され、他端が出力線ＶＯＵＴｎに接続されている。
【００２６】
ＭＯＳトランジスタＰＭａは、ドレイン端が負荷ＬＤＰａの他端に接続され、ゲート端が入力線ＶＩＮｐに接続され、ソース端がノードＰＴＡＩＬａを介して定電流源ＣＳＰａに接続されている。ＭＯＳトランジスタＰＭｂは、ドレイン端が負荷ＬＤＰｂの他端に接続され、ゲート端が入力線ＶＩＮｎに接続され、ソース端がノードＰＴＡＩＬｂを介して定電流源ＣＳＰｂに接続されている。
【００２７】
トランジスタＰＭｃは、ＭＯＳトランジスタＰＭａのソース端に、ソース端またはドレイン端の一方が接続され、ＭＯＳトランジスタＰＭｂのソース端に、ソース端またはドレイン端の他方が接続されている。また、トランジスタＰＭｃは、ゲート端が差動イネーブル信号線ＤＩＦＥＮの論理レベルを反転した差動イネーブル信号線ＤＩＦＥＮＸに接続されている。定電流源ＣＳＰａは、ＭＯＳトランジスタＰＭａのソース端と、電源線＋ＶＤＤとの間に接続されている。定電流源ＣＳＰｂは、ＭＯＳトランジスタＰＭｂのソース端と電源線＋ＶＤＤとの間に接続されている。
【００２８】
この実施形態においても、入出力回路ＩＯＣは、高レベルの差動イネーブル信号ＤＩＦＥＮを受けている差動モード中に、定電流源ＣＳＰａ、ＣＳＰｂを互いに接続し、１つの定電流源として共通に動作させる。これにより、入出力回路ＩＯＣは、入力端子ＶＩＮｐ、ＶＩＮｎで差動信号を受け、出力端子ＶＯＵＴｐ、ＶＯＵＴｎから差動信号を出力する差動増幅回路として動作する。
【００２９】
一方、入出力回路ＩＯＣは、低レベルの差動イネーブル信号ＤＩＦＥＮを受けているシングルモード中に、定電流源ＣＳＰａ、ＣＳＰｂを切り離して独立に動作させる。これにより、入出力回路ＩＯＣは、入力端子ＶＩＮｐ、ＶＩＮｎでシングルエンド信号をそれぞれ受け、出力端子ＶＯＵＴｐ、ＶＯＵＴｎからシングルエンド信号をそれぞれ出力する増幅回路として動作する。すなわち、１つの入出力回路ＩＯＣを差動信号の増幅回路またはシングルエンド信号の増幅回路として使用できる。図５に示した入出力回路ＩＯＣは、例えば、図２及び図４に示した送信回路ＴＲＮＳ及び受信回路ＲＣＶに搭載される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００３０】
図６は、別の実施形態における入出力回路ＩＯＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。入出力回路ＩＯＣは、カスケード型増幅回路として形成されており、入力部ＩＮＵと出力部ＯＵＴＵとを有している。
【００３１】
入力部ＩＮＵは、ＰチャネルのＭＯＳトランジスタＰＭａ、ＰＭｂ、ＰＭｃ、ＮチャネルのＭＯＳトランジスタＮＭａ、ＮＭｂ、ＮＭｃ及び定電流源ＣＳＰａ、ＣＳＰｂ、ＣＳＮａ、ＣＳＮｂを有している。ＭＯＳトランジスタＮＭａ、ＮＭｂ、ＮＭｃ及び電流源ＣＳＮａ、ＣＳＮｂの接続関係は、図１と同様である。ＭＯＳトランジスタＰＭａ、ＰＭｂ、ＰＭｃ及び電流源ＣＳＰａ、ＣＳＰｂの接続関係は、図５と同様である。
【００３２】
なお、ＭＯＳトランジスタＰＭａ、ＰＭｂ、ＰＭｃ、ＮＭａ、ＮＭｂ、ＮＭｃ及び電流源ＣＳＰａ、ＣＳＰｂ、ＣＳＮａ、ＣＳＮｂの電気的特性は、図１及び図５の各素子の電気的特性と相違させてもよい。トランジスタＰＭａ、ＮＭａのゲート端は、入力線ＶＩＮｐに接続されている。トランジスタＰＭｂ、ＮＭｂのゲート端は、入力線ＶＩＮｎに接続されている。
【００３３】
出力部ＯＵＴＵは、電源線＋ＶＤＤと接地線ＶＳＳの間に直列に接続されたトランジスタＰＭ１、ＰＭ２、ＮＭ１、ＮＭ２と、電源線＋ＶＤＤと接地線ＶＳＳの間に直列に接続されたトランジスタＰＭ３、ＰＭ４、ＮＭ３、ＮＭ４とを有している。
【００３４】
トランジスタＰＭ１−４のゲート端は、バイアス線ＢＩＡＳ１に接続されている。トランジスタＰＭ１−４は、バイアス電位ＢＩＡＳ１を受けることで、抵抗として機能する。トランジスタＮＭ１−４のゲート端は、バイアス線ＢＩＡＳ２に接続されている。トランジスタＮＭ１−４は、バイアス電位ＢＩＡＳ２を受けることで、抵抗として機能する。
【００３５】
ＭＯＳトランジスタＰＭ２、ＮＭ１のドレイン端は、出力線ＶＯＵＴｐに接続されている。ＭＯＳトランジスタＰＭ４、ＮＭ３のドレイン端は、出力線ＶＯＵＴｎに接続されている。ＭＯＳトランジスタＰＭ２のソース端は、ＭＯＳトランジスタＮＭａのドレイン端に接続されている。ＭＯＳトランジスタＰＭ４のソース端は、ＭＯＳトランジスタＮＭｂのドレイン端に接続されている。ＭＯＳトランジスタＮＭ１のソース端は、ＭＯＳトランジスタＰＭａのドレイン端に接続されている。ＭＯＳトランジスタＮＭ３のソース端は、ＭＯＳトランジスタＰＭｂのドレイン端に接続されている。
【００３６】
図６に示した入出力回路ＩＯＣは、例えば、図２及び図４に示した送信回路ＴＲＮＳ及び受信回路ＲＣＶに搭載される。特に限定されないが、バイアス電位ＢＩＡＳ１−２は、送信装置ＴＸ及び受信装置ＲＸ内で生成される。差動イネーブル信号ＤＩＦＥＮが高レベルに設定される差動モードでは、入力部ＩＮＵで増幅された差動信号ＶＩＮｐ、ＶＩＮｎは、差動信号ＶＯＵＴｐ、ＶＯＵＴｎとして出力される。一方、差動イネーブル信号ＤＩＦＥＮが低レベルに設定されるシングルモードでは、入力部ＩＮＵで増幅されたシングルエンド信号ＶＩＮｐ、ＶＩＮｎは、シングルエンド信号ＶＯＵＴｐ、ＶＯＵＴｎとしてそれぞれ出力される。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、入出力回路ＩＯＣをカスケード型増幅回路として形成するときにも、受信回路ＴＲＮＳ及び送信回路ＲＣＶの回路規模を削減できる。
【００３７】
図７は、別の実施形態における入出力回路ＩＯＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。入出力回路ＩＯＣは、例えば、図２及び図４に示した送信回路ＴＲＮＳ及び受信回路ＲＣＶに搭載される。入出力回路ＩＯＣは、出力部ＯＵＴＵが図６と相違している。出力部ＯＵＴＵは、トランジスタＰＭ２、ＰＭ４のゲート端でセレクタＳＥＬＡから出力されるバイアス電位ＢＩＡＳＡを受け、トランジスタＮＭ１、ＮＭ３のゲート端でセレクタＳＥＬＢから出力されるバイアス電位ＢＩＡＳＢを受けている。
【００３８】
セレクタＳＥＬＡは、差動イネーブル信号ＤＩＦＥＮが高レベルである差動モード中に、バイアス電位ＢＩＡＳｐをバイアス電位ＢＩＡＳＡとして出力する。セレクタＳＥＬＡは、差動イネーブル信号ＤＩＦＥＮが低レベル中のシングルモード中に、接地電位ＶＳＳをバイアス電位ＢＩＡＳＡとして出力する。例えば、バイアス電位ＢＩＡＳｐは、接地電位ＶＳＳより高い値であり、送信装置ＴＸ及び受信装置ＲＸ内で生成される。
【００３９】
セレクタＳＥＬＢは、差動モード中に、バイアス電位ＢＩＡＳｎをバイアス電位ＢＩＡＳＢとして出力する。セレクタＳＥＬＢは、シングルモード中に、電源電位＋ＶＤＤをバイアス電位ＢＩＡＳＢとして出力する。例えば、バイアス電位ＢＩＡＳｎは、電源電位＋ＶＤＤより低い値であり、送信装置ＴＸ及び受信装置ＲＸ内で生成される。
【００４０】
この実施形態では、動作モードに応じてバイアス電位ＢＩＡＳＡ、ＢＩＡＳＢの値を変えることで、出力信号ＶＯＵＴｐ、ＶＯＵＴｎの振幅を動作モードに応じて変えることができる。具体的には、出力信号ＶＯＵＴｐ、ＶＯＵＴｎの振幅は、差動モード中に電源電位＋ＶＤＤと接地電圧ＶＳＳの差より小さく設定される（小振幅）。出力信号ＶＯＵＴｐ、ＶＯＵＴｎの振幅は、シングルモード中に電源電位＋ＶＤＤと接地電圧ＶＳＳの差と同じ値に設定される（フル振幅）。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００４１】
図８は、別の実施形態における入出力回路ＩＯＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。入出力回路ＩＯＣは、例えば、図２及び図４に示した送信回路ＴＲＮＳ及び受信回路ＲＣＶに搭載される。
【００４２】
入出力回路ＩＯＣは、ＰチャネルのトランジスタＰＭａ、ＰＭｂ、ＰＭｃ、ＰＭ５、ＰＭ６と、ＮチャネルのトランジスタＮＭａ、ＮＭｂ、ＮＭｃ、ＮＭ５、ＮＭ６と、セレクタＳＥＬＰａ、ＳＥＬＰｂ、ＳＥＬＮａ、ＳＥＬＮｂとを有している。トランジスタＰＭ５、ＰＭａ、ＮＭａ、ＮＭ５は、電源線＋ＶＤＤと接地線ＶＳＳの間に直列に接続されている。トランジスタＰＭ６、ＰＭｂ、ＮＭｂ、ＮＭ６は、電源線＋ＶＤＤと接地線ＶＳＳの間に直列に接続されている。トランジスタＰＭａ、ＰＭｂ、ＰＭｃの接続関係は、図５と同様である。トランジスタＮＭａ、ＮＭｂ、ＮＭｃの接続関係は、図１と同様である。
【００４３】
セレクタＳＥＬＰａは、差動モード中にバイアス電位ＢＩＡＳｐをトランジスタＰＭ５のゲート端に出力し、シングルモード中に入力信号ＶＩＮｐをトランジスタＰＭ５のゲート端に出力する。セレクタＳＥＬＰｂは、差動モード中にバイアス電位ＢＩＡＳｐをトランジスタＰＭ６のゲート端に出力し、シングルモード中に入力信号ＶＩＮｎをトランジスタＰＭ６のゲート端に出力する。セレクタＳＥＬＮａは、差動モード中にバイアス電位ＢＩＡＳｎをトランジスタＮＭ５のゲート端に出力し、シングルモード中に入力信号ＶＩＮｐをトランジスタＮＭ５のゲート端に出力する。セレクタＳＥＬＮｂは、差動モード中にバイアス電位ＢＩＡＳｎをトランジスタＮＭ６のゲート端に出力し、シングルモード中に入力信号ＶＩＮｎをトランジスタＮＭ６のゲート端に出力する。特に限定されないが、バイアス電位ＢＩＡＳｐ、ＢＩＡＳｎの値は、図７のバイアス電位ＢＩＡＳｐ、ＢＩＡＳｎと同じ値である。
【００４４】
入出力回路ＩＯＣは、差動イネーブル信号ＤＩＦＥＮが高レベルである差動モード中に、小振幅の差動出力信号ＶＯＵＴｐ、ＶＯＵＴｎを出力する。入出力回路ＩＯＣは、差動イネーブル信号ＤＩＦＥＮが低レベル中のシングルモード中に、一対のカスケード型ＣＭＯＳインバータとして動作し、フル振幅のシングルエンド出力信号ＶＯＵＴｐ、ＶＯＵＴｎを出力する。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００４５】
図９は、別の実施形態における入出力回路ＩＯＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。入出力回路ＩＯＣは、図１、図５−図８のいずれかに示した入出力回路ＩＯＣと同じ回路構成を有する入力回路ＩＮＣと、判定回路ＤＣＣとを有している。判定回路ＤＣＣは、入力信号ＶＩＮｐを受け、差動イネーブル信号ＤＩＦＥＮを生成する。すなわち、この実施形態の入出力回路ＩＯＣは、動作モードを自動的に判定し、差動イネーブル信号ＤＩＦＥＮを生成する。
【００４６】
判定回路ＤＣＣは、ローパスフィルタＬＰＦ１−２、電位生成部ＶＧＥＮ、比較部ＣＭＰ及びＯＲ回路を有している。ローパスフィルタＬＰＦ１は、抵抗Ｒ１及び容量Ｃ１を有しており、入力信号ＶＩＮｐの電位を平滑して電位ＶＬＰＦを生成する。電位生成部ＶＧＥＮは、電源線ＶＤＥと接地線ＶＳＳとの間に接続された複数の抵抗ＲＶ１−ＲＶ４を有している。例えば、電源線ＶＤＥの値は、電源電位＋ＶＤＤの値と等しい。電位生成部ＶＧＥＮは、電源電位＋ＶＤＤより低い電位ＶＨと、接地電位ＶＳＳより高い電位ＶＬを生成する。例えば、図１１に示すように、電位ＶＨは、シングルモード中に伝送される入力信号ＶＩＮｐの高レベル電位より低く、電位ＶＬは、シングルモード中に伝送される入力信号ＶＩＮｐの低レベル電位より高い。
【００４７】
比較部ＣＭＰは、比較器ＣＭＰＨ、ＣＭＰＬを有している。比較器ＣＭＰＨは、電位ＶＬＰＦが電位ＶＨより高いときに、高レベルの比較結果信号ＶＣＭＰＨを出力し、電位ＶＬＰＦが電位ＶＨより低いときに、低レベルの比較結果信号ＶＣＭＰＨを出力する。比較器ＣＭＰＬは、電位ＶＬＰＦが電位ＶＬより高いときに、低レベルの比較結果信号ＶＣＭＰＬを出力し、電位ＶＬＰＦが電位ＶＬより低いときに、高レベルの比較結果信号ＶＣＭＰＬを出力する。
【００４８】
ＯＲ回路は、比較結果信号ＶＣＭＰＨ、ＶＣＭＰＬのいずれかが高レベルのときに、ローパスフィルタＬＰＦ２を介して高レベルの比較結果信号ＶＣＭＰを出力する。また、ＯＲ回路は、比較結果信号ＶＣＭＰＨ、ＶＣＭＰＬがともに低レベルのときに、ローパスフィルタＬＰＦ２を介して低レベルの比較結果信号ＶＣＭＰを出力する。特に限定されないが、ローパスフィルタＬＰＦ２は、ローパスフィルタＬＰＦ１と同様の回路である。
【００４９】
ローパスフィルタＬＰＦ２は、比較結果信号ＶＣＭＰＨ、ＶＣＭＰＬのスキューによりＯＲ回路の出力にハザードが発生するときに、ハザードが比較結果信号ＶＣＭＰに伝達されることを防止する。すなわち、ローパスフィルタＬＰＦ２は、判定回路ＤＣＣが誤動作することを防止する。判定回路ＤＣＣは、比較結果信号ＶＣＭＰの論理レベルを反転し、差動イネーブル信号ＤＩＦＥＮとして出力する。
【００５０】
図１０は、図９に示した入出力回路ＩＯＣを受信装置ＲＸに設けたシステムの例を示している。送信装置ＴＸは図２と同じである。受信装置ＲＸは、図２に示した入出力回路ＩＯＣの代わりに、図９に示した入出力回路ＩＯＣを有している。すなわち、受信回路ＲＣＶは、送信装置ＴＸから受ける入力信号ＶＩＮ１ｐに基づいて差動イネーブル信号ＤＩＦＥＮを自動的に生成する。受信装置ＲＸのその他の構成は、図２と同じである。
【００５１】
図１１は、図９に示したシステムＳＹＳがシングルモードに設定されているときの判定回路ＤＣＣの動作の例を示している。シングルモードでは、入力信号ＶＩＮ１ｐの高レベルは、電位ＶＨより高い電源電位＋ＶＤＤに設定され（図１１（ａ））、入力信号ＶＩＮ１ｐの低レベルは、電位ＶＬより低い接地電位ＶＳＳに設定される（図１１（ｂ））。すなわち、シングルモードでは、入力信号ＶＩＮ１ｐはフル振幅する。例えば、シングルモードでの入力信号ＶＩＮ１ｐ、ＶＩＮ１ｎの周波数は１０ＭＨｚである。
【００５２】
入力信号ＶＩＮｐが低レベルの期間に、比較結果信号ＶＣＭＰＨは低レベルに設定され、比較結果信号ＶＣＭＰＬは高レベルに設定される（図１１（ｃ、ｄ））。入力信号ＶＩＮｐが高レベルの期間に、比較結果信号ＶＣＭＰＨは高レベルに設定され、比較結果信号ＶＣＭＰＬは低レベルに設定される（図１１（ｅ、ｆ））。したがって、比較結果信号ＶＣＭＰは高レベルＨに固定され（図１１（ｇ））、差動イネーブル信号ＤＩＦＥＮは低レベルＬに固定される（図１１（ｈ））。すなわち、受信回路ＲＣＶは、入力信号ＶＩＮ１ｐがシングルモードで伝送されていることを自動的に判断できる。
【００５３】
図１２は、図９に示したシステムＳＹＳが差動モードに設定されているときの判定回路ＤＣＣの動作の例を示している。特に限定されないが、差動モードでは、入力信号ＶＩＮ１ｐの高レベルは、電位ＶＨより低い値に設定され、入力信号ＶＩＮ１ｐの低レベルは、電位ＶＬより高い値に設定される（図１２（ａ））。すなわち、差動モードでは、入力信号ＶＩＮ１ｐの振幅は小さい。例えば、差動モードでの入力信号ＶＩＮ１ｐ、ＶＩＮ１ｎの周波数は１ＧＨｚである。
【００５４】
差動モードでは、ローパスフィルタＬＰＦ１のカットオフ周波数（例えば、１００ＭＨｚ）より高い周波数の入力信号ＶＩＮｐが伝送される。このため、図９に示したローパスフィルタＬＰＦ１は、電位ＶＬＰＦの値を、電位ＶＨ、ＨＬの間に位置する中間電位ＶＩＣＭ（ＤＣ電位）に設定する（図１２（ｂ））。したがって、比較結果信号ＶＣＭＰＨ、ＶＣＭＰＬは、ともに低レベルＬに設定される（図１２（ｃ））。この結果、比較結果信号ＶＣＭＰは低レベルＬに固定され（図１２（ｄ））、差動イネーブル信号ＤＩＦＥＮは高レベルＨに固定される（図１２（ｅ））。すなわち、受信回路ＲＣＶは、入力信号ＶＩＮ１ｐが差動モードで伝送されていることを自動的に判断できる。
【００５５】
以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、受信装置ＲＸに、動作モードを判定して差動イネーブル信号ＤＩＦＥＮを生成する判定回路ＤＣＣを設けることで、送信装置ＴＸから受信装置ＲＸに動作モードを示す情報を出力する必要がなくなる。したがって、送信装置ＴＸ及び受信装置ＲＸの外部端子の数を少なくでき、送信装置ＴＸと受信装置ＲＸの間に配線される信号線の数を少なくできる。この結果、システムＳＹＳのコストを削減できる。
【００５６】
図１３は、別の実施形態における入出力回路ＩＯＣの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、入出力回路ＩＯＣは、入力信号ＶＩＮ１ｐ側だけでなく、入力信号ＶＩＮ１ｎ側にも判定回路ＤＣＣを有している。２つの判定回路ＤＣＣの出力は、ＯＲ回路を介して差動イネーブル信号ＤＩＦＥＮとして出力される。入出力回路ＩＯＣのその他の構成は、図９と同様である。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。さらに、２つの判定回路ＤＣＣにより、動作モードを確実に判定できる。特に、シングルモードにおいて、シングルエンド信号が入力線ＶＩＮ１ｐ、ＶＩＮ１ｎの一方のみに伝送されるときにも、動作モードを確実に判定できる。
【００５７】
図１４は、別の実施形態におけるシステムＳＹＳの例を示している。上述した実施形態で説明した要素と同一の要素については、同一の符号を付し、これ等については、詳細な説明を省略する。この実施形態では、送信装置ＴＸのユーザロジックＵＬＴは、ＪＴＡＧ（Joint Test Action Group；IEEE1149.1）により標準化されたバウンダリスキャンテスト(Boundary Scan Test)を実施するためのテスト回路ＢＳＣを有している。テスト回路ＢＳＣは、テストデータ及びテスト結果を順次に転送するために、直列に接続されたフリップフロップ回路ＦＦを有している。例えば、テスト回路ＢＳＣの出力は入力線ＶＩＮ０ｎに接続されている。送信装置ＴＸ及び受信装置ＲＸのその他の構成は、図１０と同じである。なお、受信装置ＲＸは、図２または図４に示した受信装置ＲＸでもよい。
【００５８】
この実施形態では、低速信号を用いて送信装置ＴＸと受信装置ＲＸの間の相互接続テストを実施するときに、動作モードがシングルモードに設定される。これにより、差動信号ＶＯＵＴ０ｎ、ＶＯＵＴ０ｐが伝送される信号線を利用して相互接続テストを実施できる。以上、この実施形態においても、上述した実施形態と同様の効果を得ることができる。
【００５９】
以上の詳細な説明により、実施形態の特徴点及び利点は明らかになるであろう。これは、特許請求の範囲がその精神及び権利範囲を逸脱しない範囲で前述のような実施形態の特徴点及び利点にまで及ぶことを意図するものである。また、当該技術分野において通常の知識を有する者であれば、あらゆる改良及び変更に容易に想到できるはずであり、発明性を有する実施形態の範囲を前述したものに限定する意図はなく、実施形態に開示された範囲に含まれる適当な改良物及び均等物に拠ることも可能である。
【符号の説明】
【００６０】
ＢＳＣ‥テスト回路；ＢＵＦ‥バッファ回路；ＣＭＰ‥比較部；ＣＳＮａ、ＣＳＮｂ‥定電流源；ＣＳＰａ、ＣＳＰｂ‥定電流源；ＤＣＣ‥判定回路；ＤＥＭＵＸ‥デマルチプレクサ；ＤＩＦＥＮ、ＤＩＦＥＮＸ‥差動イネーブル信号；ＩＮＣ‥入力回路；ＩＮＵ‥入力部；ＩＯＣ‥入出力回路；ＬＤＮａ、ＬＤＮｂ‥負荷；ＬＤＰａ、ＬＤＰｂ‥負荷；ＬＰＦ１−２‥ローパスフィルタ；ＭＵＸ‥マルチプレクサ；ＮＭａ、ＮＭｂ、ＮＭｃ‥ＭＯＳトランジスタ；ＯＵＴＵ‥出力部；ＰＭａ、ＰＭｂ、ＰＭｃ‥ＭＯＳトランジスタ；ＲＣＶ‥受信回路；ＲＸ‥受信装置；ＳＥＬ‥セレクタ；ＳＹＳ‥システム；ＴＲＮＳ‥送信回路；ＴＸ‥送信装置；ＵＬＲ‥ユーザロジック；ＵＬＴ‥ユーザロジック；ＶＧＥＮ‥電位生成部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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