(57)【特許請求の範囲】
【請求項１】
酸化物を含むチャンネル層と、
前記チャンネル層の両端にそれぞれ接触されたソース及びドレインと、
前記チャンネル層と離隔されたゲート電極と、
前記チャンネル層と前記ゲート電極との間に備わったゲート絶縁層と、
前記チャンネル層と前記ゲート絶縁層との間に備わり、前記チャンネル層と仕事関数が異なる挿入層とを備え、
前記チャンネル層がｎ型半導体である場合、前記挿入層の仕事関数は前記チャンネル層の仕事関数より大きく、前記挿入層のエネルギーバンドギャップは前記チャンネル層のエネルギーバンドギャップより大きく、
前記チャンネル層がｐ型半導体である場合、前記挿入層の仕事関数は前記チャンネル層の仕事関数より小さく、前記挿入層のエネルギーバンドギャップは前記チャンネル層のエネルギーバンドギャップより小さいことを特徴とするトランジスタ。
【請求項２】
前記酸化物は、Ｚｎ酸化物、Ｃｕ酸化物及びＮｉ酸化物のうち一つを含むことを特徴とする請求項１に記載のトランジスタ。
【請求項３】
前記チャンネル層がｎ型半導体である場合、前記挿入層は、ｐ型またはｎ型半導体層であることを特徴とする請求項１に記載のトランジスタ。
【請求項４】
前記チャンネル層がｎ型半導体である場合、前記チャンネル層は、ＺｎＯ層であるか、または１３族及び１４族の元素のうち、少なくとも一つがドーピングされたＺｎＯ層であることを特徴とする請求項１に記載のトランジスタ。
【請求項５】
前記チャンネル層がｐ型半導体である場合、前記挿入層は、ｎ型またはｐ型半導体層であることを特徴とする請求項１に記載のトランジスタ。
【請求項６】
前記チャンネル層がｐ型半導体である場合、前記チャンネル層は、Ｃｕ酸化物層、Ｎｉ酸化物層、４族遷移金属がドーピングされたＮｉ酸化物層のうちいずれか一つであるか、１族、２族、１５族の元素及び遷移金属のうち、少なくともいずれか一つがドーピングされたＺｎＯ系酸化物層であることを特徴とする請求項１に記載のトランジスタ。
【請求項７】
前記ゲート電極は、前記チャンネル層上に備わることを特徴とする請求項１に記載のトランジスタ。
【請求項８】
前記ゲート電極は、前記チャンネル層下に備わることを特徴とする請求項１に記載のトランジスタ。
【請求項９】
基板上に互いに離隔されたチャンネル層とゲート電極とを形成する段階と、
前記チャンネル層の両端にそれぞれ接触されたソース及びドレインを形成する段階と、
前記チャンネル層と前記ゲート電極との間にゲート絶縁層を形成する段階とを含み、
前記チャンネル層がｎ型半導体である場合、前記挿入層の仕事関数は前記チャンネル層の仕事関数より大きく、前記挿入層のエネルギーバンドギャップは前記チャンネル層のエネルギーバンドギャップより大きく、
前記チャンネル層がｐ型半導体である場合、前記挿入層の仕事関数は前記チャンネル層の仕事関数より小さく、前記挿入層のエネルギーバンドギャップは前記チャンネル層のエネルギーバンドギャップより小さいことを特徴とするトランジスタの製造方法。
【請求項１０】
前記ゲート電極は、前記チャンネル層上に備わることを特徴とする請求項９に記載のトランジスタの製造方法。
【請求項１１】
前記ゲート電極は、前記チャンネル層下に備わることを特徴とする請求項９に記載のトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は半導体素子に係り、さらに詳細には、トランジスタ及びその製造方法に関する。
【背景技術】
【０００２】
トランジスタは、電子機器分野で、スイッチング素子（ｓｗｉｔｃｈｉｎｇ  ｄｅｖｉｃｅ）や駆動素子（ｄｒｉｖｉｎｇ  ｄｅｖｉｃｅ）として広く使われている。特に、薄膜トランジスタ（ＴＦＴ：Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）は、ガラス基板やプラスチック基板上に製造できるために、液晶表示装置または有機発光表示装置のような平板表示装置分野で有用に使われる。
【０００３】
トランジスタの動作特性を向上させるために、キャリア移動度（ｃａｒｒｉｅｒ  ｍｏｂｉｌｉｔｙ）の高い酸化物層、例えば、ＺｎＯ系の物質層をチャンネル層として適用する方法が試みられている。かような方法は、主に平板表示装置用薄膜トランジスタに適用される。しかし、酸化物層をチャンネル層として有するトランジスタ（以下、従来の酸化物トランジスタ）の場合、スレショルド電圧（ｔｈｒｅｓｈｏｌｄ  ｖｏｌｔａｇｅ）を制御し難いという問題がある。
【０００４】
さらに詳細に説明すれば、従来の酸化物トランジスタは、主にｎ型酸化物層をチャンネル層として使用するが、高いオン／オフ電流比（ＯＮ／ＯＦＦ  ｃｕｒｒｅｎｔ  ｒａｔｉｏ）及び小さなサブスレショルド傾度（Ｓ．Ｓ．：Ｓｕｂｔｈｒｅｓｈｏｌｄ  Ｓｌｏｐｅ）を得るためには、前記ｎ型酸化物層のキャリア（ｃａｒｒｉｅｒ）濃度は高く、結晶性が優れていなければならない。従って、スレショルド電圧調節のために、前記ｎ型酸化物層のキャリア濃度を低くすれば、オン／オフ電流比は低下してサブスレショルド傾度（Ｓ．Ｓ．）は増加するなど、トランジスタの動作特性が劣化するという問題が発生する。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、スレショルド電圧調節のための挿入層を備えるトランジスタ及びその製造方法を提供するところにある。
【課題を解決するための手段】
【０００６】
本発明の一実施形態は、チャンネル層と、前記チャンネル層の両端にそれぞれ接触されたソース及びドレインと、前記チャンネル層と離隔されたゲート電極と、前記チャンネル層と前記ゲート電極との間に備わったゲート絶縁層と、前記チャンネル層と前記ゲート絶縁層との間に備わり、前記チャンネル層と仕事関数が異なる挿入層とを備えるトランジスタを提供する。
【０００７】
前記チャンネル層は、酸化物を含むことが可能である。
【０００８】
前記酸化物は、Ｚｎ酸化物、Ｃｕ酸化物及びＮｉ酸化物のうち一つを含むことが可能である。
【０００９】
前記チャンネル層は、ｎ型でありうる。このとき、前記挿入層は、ｐ型またはｎ型半導体層でありうる。
【００１０】
前記ｎ型チャンネル層は、ＺｎＯ系の物質層を含むことができる。
【００１１】
前記ｎ型チャンネル層は、ＺｎＯ層であるか、１３族及び１４族の元素のうち、少なくともいずれか一つがドーピングされたＺｎＯ層でありうる。
【００１２】
前記チャンネル層がｎ型であるとき、前記挿入層の仕事関数は、前記チャンネル層の仕事関数より大きくありうる。この場合、前記挿入層のエネルギーバンドギャップは、前記チャンネル層のエネルギーバンドギャップより大きくありうる。
【００１３】
前記チャンネル層は、ｐ型でありうる。このとき、前記挿入層は、ｎ型またはＰ型半導体層でありうる。
【００１４】
前記ｐ型チャンネル層は、Ｃｕ酸化物層、Ｎｉ酸化物層、４族遷移金属がドーピングされたＮｉ酸化物層のうちいずれか一つであるか、１族、２族、１５族の元素及び遷移金属のうち、少なくともいずれか一つがドーピングされたＺｎＯ系酸化物層でありうる。
【００１５】
前記チャンネル層がｐ型であるとき、前記挿入層の仕事関数は、前記チャンネル層の仕事関数より小さくありうる。この場合、前記挿入層のエネルギーバンドギャップは、前記チャンネル層のエネルギーバンドギャップより小さくありうる。
【００１６】
前記ゲート電極は、前記チャンネル層上に備わりうる。
【００１７】
前記ゲート電極は、前記チャンネル層下に備わりうる。
【００１８】
前記トランジスタは、薄膜トランジスタでありうる。
【００１９】
本発明の他の実施形態は、基板上に互いに離隔されたチャンネル層とゲート電極とを形成する段階と、前記チャンネル層の両端にそれぞれ接触されたソース及びドレインを形成する段階と、前記チャンネル層と前記ゲート電極との間にゲート絶縁層を形成する段階と、前記チャンネル層と前記ゲート電極との間に、前記チャンネル層と仕事関数が異なる挿入層を形成する段階とを含むことを特徴とするトランジスタの製造方法を提供する。
【００２０】
前記挿入層は、前記チャンネル層より大きな仕事関数を有することが可能である。
【００２１】
前記挿入層は、前記チャンネル層より小さな仕事関数を有することが可能である。
【００２２】
前記ゲート電極は、前記チャンネル層上に備わりうる。
【００２３】
前記ゲート電極は、前記チャンネル層下に備わりうる
【発明を実施するための最良の形態】
【００２４】
以下、本発明の実施形態によるトランジスタ及びその製造方法について、添付された図面を参照しつつ詳細に説明する。添付された図面に図示された層や領域の幅及び厚さは、明細書の明確性のために多少誇張されて図示されている。詳細な説明全体にわたって、同じ参照番号は、同じ構成要素を示す。
【００２５】
図１は、本発明の第１実施形態によるトランジスタ（以下、本発明の第１トランジスタ）を示している。本発明の第１トランジスタは、ゲート電極Ｇ１がチャンネル層Ｃ１下に形成されるボトム（Ｂｏｔｔｏｍ）ゲート構造を有する薄膜トランジスタである。
【００２６】
図１を参照すれば、基板ＳＵＢ１上に、ゲート電極Ｇ１が形成されている。基板ＳＵＢ１は、シリコン基板、ガラス基板及びプラスチック基板のうち一つであって、透明または不透明でありうる。基板ＳＵＢ１上に、ゲート電極Ｇ１を覆うゲート絶縁層ＧＩ１が形成されている。ゲート絶縁層ＧＩ１は、シリコン酸化物層またはシリコン窒化物層であるが、それ以外の他の物質層でもありうる。ゲート電極Ｇ１上側のゲート絶縁層ＧＩ１上に、挿入層Ｉ１とチャンネル層Ｃ１とが順に形成されている。挿入層Ｉ１とチャンネル層Ｃ１は、上方から見た場合に、同じ形態を有することができる。挿入層Ｉ１とチャンネル層Ｃ１とのＸ軸方向幅は、ゲート電極Ｇ１のＸ軸方向幅より大きくありうる。
【００２７】
チャンネル層Ｃ１は、ｎ型またはｐ型半導体層でありうる。例えば、チャンネル層Ｃ１は、ＺｎＯ系の物質を含むｎ型半導体層であって、この場合、Ｉｎ及びＧａのような１３族元素、Ｓｎのような１４族元素またはそれ以外の他の元素をさらに含むことができる。チャンネル層Ｃ１がｐ型半導体層である場合、チャンネル層Ｃ１は、Ｃｕ酸化物層、Ｎｉ酸化物層または４族遷移金属（例：Ｔｉ）がドーピングされたＮｉ酸化物層であるか、１族、２族及び１５族元素及び遷移金属（例：Ａｇ）のうち少なくとも一つがドーピングされたＺｎＯ系酸化物層でありうる。挿入層Ｉ１は、チャンネル層Ｃ１と仕事関数が異なる層であり、ｎ型半導体層またはｐ型半導体層でありうる。チャンネル層Ｃ１がｎ型半導体層である場合、挿入層Ｉ１の仕事関数は、チャンネル層Ｃ１の仕事関数より大きいことが望ましく、チャンネル層Ｃ１がｐ型半導体層である場合、挿入層Ｉ１の仕事関数は、チャンネル層Ｃ１の仕事関数より小さいことが望ましい。例えば、チャンネル層Ｃ１がｎ型酸化物半導体である場合、挿入層Ｉ１の仕事関数は、チャンネル層Ｃ１の仕事関数より０．１ｅＶないし４ｅＶほど大きくありうる。すなわち、０．１ｅＶ＜挿入層の仕事関数−チャンネル層の仕事関数＜４ｅＶを満足することができる。また、挿入層Ｉ１は、ｐ型酸化物層でありうる。一方、チャンネル層Ｃ１がｐ型酸化物半導体層である場合、挿入層Ｉ１の仕事関数は、チャンネル層Ｃ１の仕事関数より０．１ｅＶないし４ｅＶほど小さくありうる。すなわち、０．１ｅＶ＜チャンネル層の仕事関数−挿入層の仕事関数＜４ｅＶを満足することができる。挿入層Ｉ１は、ｎ型酸化物層でありうる。
【００２８】
挿入層Ｉ１の仕事関数がチャンネル層Ｃ１の仕事関数より大きいとき、挿入層Ｉ１のエネルギーバンドギャップは、チャンネル層Ｃ１のエネルギーバンドギャップより大きいことが望ましく、挿入層Ｉ１の仕事関数がチャンネル層Ｃ１の仕事関数より小さいとき、挿入層Ｉ１のエネルギーバンドギャップは、チャンネル層Ｃ１のエネルギーバンドギャップより小さいことが望ましい。例えば、ｐ型半導体層である挿入層Ｉ１は、Ｃｕ酸化物層、Ｎｉ酸化物層、４族遷移金属（例：Ｔｉ）がドーピングされたＮｉ酸化物層であるか、１族、２族及び１５族元素及び遷移金属（例：Ａｇ）のうち少なくとも一つがドーピングされたＺｎＯ系酸化物層でありうる。ｎ型半導体層である挿入層Ｉ１の例としては、Ｇａ酸化物層を挙げることができる。非酸化物半導体層も挿入層Ｉ１として使用できる。チャンネル層Ｃ１と接合された挿入層Ｉ１は、チャンネル層Ｃ１と異なる仕事関数を有するために、チャンネル層Ｃ１のスレショルド電圧を調節する役割を行える。挿入層Ｉ１の機能については、さらに詳細に後述する。
【００２９】
ゲート絶縁層ＧＩ１上に、ソース電極Ｓ１及びドレイン電極Ｄ１がチャンネル層Ｃ１の両端にそれぞれ接触されるように形成されている。ソース電極Ｓ１及びドレイン電極Ｄ１は、単一金属層または多重金属層でありうる。ソース電極Ｓ１及びドレイン電極Ｄ１は、ゲート電極Ｇ１と同じ金属層であるが、他の金属層でもありうる。ゲート絶縁層ＧＩ１上に、チャンネル層Ｃ１、ソース電極Ｓ１及びドレイン電極Ｄ１を覆う保護層（ｐａｓｓｉｖａｔｉｏｎ  ｌａｙｅｒ）Ｐ１が形成されている。保護層Ｐ１は、シリコン酸化物層またはシリコン窒化物層でありうる。
【００３０】
一方、ゲート電極Ｇ１、ゲート絶縁層ＧＩ１、挿入層Ｉ１、チャンネル層Ｃ１、ソース電極Ｓ１及びドレイン電極Ｄ１の厚さは、それぞれ５０〜３００ｎｍ、５０〜３００ｎｍ、１〜１００ｎｍ、３０〜２００ｎｍ、１０〜２００ｎｍ及び１０〜２００ｎｍでありうる。
【００３１】
図２は、本発明の第２実施形態によるトランジスタ（以下、本発明の第２トランジスタ）を示している。本発明の第２薄膜トランジスタは、ゲート電極Ｇ２がチャンネル層Ｃ２上に形成されるトップ（Ｔｏｐ）ゲート構造の薄膜トランジスタである。
【００３２】
図２を参照すれば、基板ＳＵＢ２上に、チャンネル層Ｃ２及び挿入層Ｉ２が順に形成されている。基板ＳＵＢ２上に、挿入層Ｉ２の両端にそれぞれ接触されるように、ソース電極Ｓ２及びドレイン電極Ｄ２が形成されている。ソース電極Ｓ２及びドレイン電極Ｄ２は、チャンネル層Ｃ２の両端とも接触している。基板ＳＵＢ２上に、チャンネル層Ｃ２、ソース電極Ｓ２及びドレイン電極Ｄ２を覆うゲート絶縁層ＧＩ２が形成されている。ゲート絶縁層ＧＩ２上に、ゲート電極Ｇ２が形成されている。ゲート電極Ｇ２は、チャンネル層Ｃ２上に位置する。ゲート絶縁層ＧＩ２上に、ゲート電極Ｇ２を覆う保護層Ｐ２が形成されている。
【００３３】
図２の基板ＳＵＢ２、チャンネル層Ｃ２、挿入層Ｉ２、ソース電極Ｓ２、ドレイン電極Ｄ２、ゲート絶縁層ＧＩ２、ゲート電極Ｇ２及び保護層Ｐ２それぞれの材質及び厚さは、図１の基板ＳＵＢ１、チャンネル層Ｃ１、挿入層Ｉ１、ソース電極Ｓ１、ドレイン電極Ｄ１、ゲート絶縁層ＧＩ１、ゲート電極Ｇ１及び保護層Ｐ１それぞれの材質及び厚さと同一でありうる。
【００３４】
以下では、図３ないし図６を参照しつつ、本発明の実施形態によるトランジスタで、挿入層によってスレショルド電圧が調節される原理についてさらに詳細に説明する。
【００３５】
図３ないし図６は、互いに異なる組み合わせで形成されたチャンネル層と挿入層とのエネルギーバンドダイヤグラムを示している。図３ないし図６のチャンネル層は、図１及び図２のチャンネル層Ｃ１，Ｃ２に対応し、図３ないし図６の挿入層は、図１及び図２の挿入層Ｉ１，Ｉ２に対応しうる。図３は、チャンネル層と挿入層とがいずれもｎ型半導体層である場合であり、図４は、チャンネル層はｎ型半導体層であり、挿入層はｐ型半導体層である場合である。図５は、チャンネル層と挿入層とがいずれもｐ型半導体層である場合であり、図６は、チャンネル層はｐ型半導体層であり、挿入層はｎ型半導体層である場合である。図３ないし図６で、参照符号ＥＶＡＣ、ＥＣ、ＥＦ及びＥＶはそれぞれ真空エネルギーレベル、伝導帯（ｃｏｎｄｕｃｔｉｏｎ  ｂａｎｄ）の最下位エネルギーレベル、フェルミエネルギーレベル及び価電帯（ｖａｌｅｎｃｅ  ｂａｎｄ）の最上位エネルギーレベルを示す。そして、参照符号Ｗ１〜Ｗ４は挿入層の仕事関数を示し、Ｗ１’〜Ｗ４’はチャンネル層の仕事関数を示す。
【００３６】
図３及び図４を参照すれば、挿入層の仕事関数Ｗ１，Ｗ２がチャンネル層の仕事関数Ｗ１’，Ｗ２’より大きいために、挿入層と接触したチャンネル層の表面部に空乏（ｄｅｐｌｅｔｉｏｎ）領域が発生し、第１領域Ａ１，Ａ１’に図示されているように、チャンネル層のＥＣが上側に曲がる。従って、チャンネル層のスレショルド電圧は、挿入層がない場合より、（＋）方向に移動する。挿入層の仕事関数Ｗ１，Ｗ２とチャンネル層の仕事関数Ｗ１’，Ｗ２’との差によって、スレショルド電圧が（＋）方向に移動する程度が変わりうる。挿入層の仕事関数Ｗ１，Ｗ２は、挿入層の形成時にそのキャリア濃度を調節することによって、容易に調節されうる。
【００３７】
図５及び図６を参照すれば、挿入層の仕事関数Ｗ３，Ｗ４がチャンネル層の仕事関数Ｗ３’，Ｗ４’より小さいために、第２領域Ａ２，Ａ２’に図示されているように、チャンネル層と挿入層との接合領域で、チャンネル層のＥｖが下方に曲がる。従って、チャンネル層のスレショルド電圧は、挿入層がない場合より（−）方向に移動する。挿入層の仕事関数Ｗ１，Ｗ２とチャンネル層の仕事関数Ｗ１’，Ｗ２’との差によって、スレショルド電圧が（−）方向に移動する程度が変わりうる。
【００３８】
このように、本発明の実施形態によれば、チャンネル層のキャリア濃度を変化させずに、挿入層を利用してチャンネル層のスレショルド電圧を調節できる。すなわち、チャンネル層の移動度を高く維持してトランジスタの動作特性を確保した状態で、チャンネル層のスレショルド電圧調節が可能である。
【００３９】
図７Ａないし図７Ｄは、本発明の第１実施形態によるトランジスタの製造方法（以下、本発明の第１方法）を示している。本発明の第１方法は、ボトム（ｂｏｔｔｏｍ）ゲート構造の薄膜トランジスタの製造方法である。図１と図７Ａないし図７Ｄとで同じ参照番号は、同じ構成要素を示す。
【００４０】
図７Ａを参照すれば、基板ＳＵＢ１上にゲート電極Ｇ１を形成し、基板ＳＵＢ１上にゲート電極Ｇ１を覆うゲート絶縁層ＧＩ１を形成する。ゲート絶縁層ＧＩ１は、シリコン酸化物またはシリコン窒化物によって形成するか、またはそれ以外の他の物質によって形成することもできる。
【００４１】
図７Ｂを参照すれば、ゲート絶縁層ＧＩ１上に、挿入層Ｉ１とチャンネル層Ｃ１との第１積層構造物ＳＳ１を形成する。このとき、第１積層構造物ＳＳ１は、ゲート電極Ｇ１上に位置し、挿入層Ｉ１は、ゲート絶縁層ＧＩ１とチャンネル層Ｃ１との間に介在（ｉｎｔｅｒｐｏｓｅｄ）している。挿入層Ｉ１とチャンネル層Ｃ１は、スパッタリング（ｓｐｕｔｔｅｒｉｎｇ）法または蒸発（ｅｖａｐｏｒａｔｉｏｎ）法のような物理気相蒸着（ＰＶＤ：Ｐｈｙｓｉｃａｌ  Ｖａｐｏｒ  Ｄｅｐｏｓｉｔｉｏｎ）法によって蒸着され、同じマスク層を利用してパターニングされた層でありうる。
【００４２】
図７Ｃを参照すれば、ゲート絶縁層ＧＩ１上に、チャンネル層Ｃ１の両端にそれぞれ接触し、チャンネル層Ｃ１の上部面の一部を露出させるソース電極Ｓ１及びドレイン電極Ｄ１を形成する。ソース電極Ｓ１及びドレイン電極Ｄ１は、単一金属層または多重金属層によって形成できる。
【００４３】
図７Ｄを参照すれば、基板ＳＵＢ１上に、チャンネル層Ｃ１の前記露出された部分と、ソース電極Ｓ１及びドレイン電極Ｄ１とを覆う保護層Ｐ１を形成する。かような方法によって形成されたトランジスタは、所定温度でアニーリング（ａｎｎｅａｌｉｎｇ）されうる。
【００４４】
図８Ａないし図８Ｄは、本発明の第２実施形態によるトランジスタの製造方法（以下、本発明の第２方法）を示している。本発明の第２方法は、トップ（ｔｏｐ）ゲート構造の薄膜トランジスタの製造方法である。図２と図８Ａないし図８Ｄとで同じ参照番号は、同じ構成要素を示す。
【００４５】
図８Ａを参照すれば、基板ＳＵＢ２上に、チャンネル層Ｃ２と挿入層Ｉ２との第２積層構造物ＳＳ２を形成する。挿入層Ｉ２がチャンネル層Ｃ２上に備わる。第２積層構造物ＳＳ２の形成方法は、図７Ｂの第１積層構造物ＳＳ１形成方法と類似している。
【００４６】
図８Ｂを参照すれば、基板ＳＵＢ２上に、第２積層構造物ＳＳ２の両端にそれぞれ接触されたソース電極Ｓ２及びドレイン電極Ｄ２を形成する。
【００４７】
図８Ｃを参照すれば、基板ＳＵＢ２上に、挿入層Ｉ２の前記露出された部分と、ソース電極Ｓ２及びドレイン電極Ｄ２とを覆うゲート絶縁層ＧＩ２を形成する。次に、ゲート絶縁層ＧＩ２上に、ゲート電極Ｇ２を形成する。ゲート電極Ｇ２は、チャンネル層Ｃ２及び挿入層Ｉ２上に位置するように形成する。ゲート電極Ｇ２は、ソース電極Ｓ２及びドレイン電極Ｄ２と同じ金属または異なる金属によって形成できる。
【００４８】
図８Ｄを参照すれば、ゲート絶縁層ＧＩ２上に、ゲート電極Ｇ２を覆うように、保護層Ｐ２を形成する。保護層Ｐ２は、シリコン酸化物またはシリコン窒化物によって形成できる。かような方法で形成されたトランジスタは、所定温度でアニーリングされうる。
【００４９】
前記の説明で、多くの事項が具体的に記載されているが、それらは、発明の範囲を限定するものとするより、望ましい実施形態の例示として解釈されるものである。例えば、本発明が属する技術分野における当業者ならば、本発明の思想（ｉｄｅａ）は、薄膜トランジスタではない、それ以外の他のトランジスタにも適用されうるということが分かるであろう。また、図１及び図２のトランジスタの構成要素及び構造は、それぞれ多様化及び変形されうるということが分かり、本発明の実施形態によるトランジスタは、液晶表示装置や有機発光表示装置分野だけではなく、メモリ素子及び論理素子分野などにも適用されうるということが分かるであろう。よって、本発明の範囲は、説明された実施形態によって定められるものではなく、特許請求の範囲に記載された技術的思想によってのみ定められるものである。
【産業上の利用可能性】
【００５０】
本発明のトランジスタは、例えば、半導体素子関連の技術分野に効果的に適用可能である。
【図面の簡単な説明】
【００５１】
【図１】本発明の一実施形態によるトランジスタを示す断面図である。
【図２】本発明の他の実施形態によるトランジスタを示す断面図である。
【図３】本発明の一実施形態によるトランジスタで、チャンネル層と挿入層とのエネルギーバンドダイヤグラムを示す図面である。
【図４】本発明の一実施形態によるトランジスタで、チャンネル層と挿入層とのエネルギーバンドダイヤグラムを示す図面である。
【図５】本発明の一実施形態によるトランジスタで、チャンネル層と挿入層とのエネルギーバンドダイヤグラムを示す図面である。
【図６】本発明の一実施形態によるトランジスタで、チャンネル層と挿入層とのエネルギーバンドダイヤグラムを示す図面である。
【図７Ａ】本発明の一実施形態によるトランジスタの製造方法を示す断面図である。
【図７Ｂ】本発明の一実施形態によるトランジスタの製造方法を示す断面図である。
【図７Ｃ】本発明の一実施形態によるトランジスタの製造方法を示す断面図である。
【図７Ｄ】本発明の一実施形態によるトランジスタの製造方法を示す断面図である。
【図８Ａ】本発明の他の実施形態によるトランジスタの製造方法を示す断面図である。
【図８Ｂ】本発明の他の実施形態によるトランジスタの製造方法を示す断面図である。
【図８Ｃ】本発明の他の実施形態によるトランジスタの製造方法を示す断面図である。
【図８Ｄ】本発明の他の実施形態によるトランジスタの製造方法を示す断面図である。
【符号の説明】
【００５２】
Ｃ１，Ｃ２    チャンネル層
Ｄ１，Ｄ２    ドレイン電極
Ｇ１，Ｇ２    ゲート電極
ＧＩ１，ＧＩ２    ゲート絶縁層
Ｉ１，Ｉ２    挿入層
Ｓ１，Ｓ２    ソース電極
ＳＵＢ１，ＳＵＢ２    基板
ＳＳ１    第１積層構造物
ＳＳ２    第２積層構造物
Ｐ１，Ｐ２    保護層
【図１】
0005536328.tif 000002
【図２】
0005536328.tif 000003
【図３】
0005536328.tif 000004
【図４】
0005536328.tif 000005
【図５】
0005536328.tif 000006
【図６】
0005536328.tif 000007
【図７Ａ】
0005536328.tif 000008
【図７Ｂ】
0005536328.tif 000009
【図７Ｃ】
0005536328.tif 000010
【図７Ｄ】
0005536328.tif 000011
【図８Ａ】
0005536328.tif 000012
【図８Ｂ】
0005536328.tif 000013
【図８Ｃ】
0005536328.tif 000014
【図８Ｄ】
0005536328.tif 000015