(57)【特許請求の範囲】
【請求項１】
２以上の整数Ｎ個のデータ電気信号からなるパラレル電気信号を、所定ビット間隔のＮビットのシリアル電気信号に変換して出力する光トリガ型パラレル−シリアル変換器において、
前記シリアル電気信号を伝送して外部に出力する伝送線路と、
前記伝送線路に並列に接続され、前記シリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を前記伝送線路に各々出力するＮ個の光トリガ型トランジスタ回路とを備え、
各々のチャンネルの前記光トリガ型トランジスタ回路は、
当該光トリガ型トランジスタ回路に対応した光トリガパルスが入射されると、正出力側に正の電気パルスを出力し、負出力側に負の電気パルスを出力するＭＳＭ−ＰＤと、
前記ＭＳＭ−ＰＤの正出力側に一端が取り付けられ、他端が接地された第１の抵抗と、
前記ＭＳＭ−ＰＤの正出力側に一端が取り付けられた第１のキャパシタと、
前記ＭＳＭ−ＰＤの負出力側に一端が取り付けられ、他端に正のバイアス電圧が印加された第２の抵抗と、
前記ＭＳＭ−ＰＤの負出力側に一端が取り付けられた第２のキャパシタと、
ソース端子が前記伝送線路に接続され、ゲート端子が前記第１のキャパシタを介して前記ＭＳＭ−ＰＤの正出力側に接続され、ドレイン端子に第１の一定電圧が印加されて、前記ゲート端子に印加される電圧が閾値電圧より大きいときにオンとなる第１のトランジスタと、
分布定数線路の特性インピーダンスと整合した入力インピーダンスを有し、前記分布定数線路を介して当該光トリガ型トランジスタ回路に対応した前記データ電気信号が入力されると、前記データ電気信号が「１」の場合には、前記正の電気パルスを重畳したときに前記閾値電圧より高く、前記正の電気パルスを重畳しないときに前記閾値電圧より低くなる第１の出力電圧を出力端子から出力し、前記データ電気信号が「０」の場合には、前記正の電気パルスを重畳しても前記閾値電圧より低くなる第２の出力電圧を前記出力端子から出力する終端回路と、
前記第１のトランジスタのゲート端子と前記終端回路の前記出力端子との間に接続された第３の抵抗とを有し、
前記光トリガ型トランジスタ回路同士は、
第１から第Ｎまでの任意の第ｎチャンネルの前記光トリガ型トランジスタ回路内の前記第１のトランジスタのゲート端子に、前記第ｎチャンネルの下位ビットとなる第ｎ＋１チャンネルの前記光トリガ型トランジスタ回路内の前記ＭＳＭ−ＰＤの負出力側が当該回路内の前記第２のキャパシタを介して接続された光トリガ型パラレル−シリアル変換器であって、
前記所定ビット間隔のＮ倍の周期を有するＮ個の前記データ電気信号が、Ｎ個の前記光トリガ型トランジスタ回路に各々入力されると共に、前記所定ビット間隔のＮ倍の周期を有するＮ個の前記光トリガパルスが、前記所定ビット間隔に相当する時間差を設けて、第１から第Ｎチャンネルまでの前記光トリガ型トランジスタ回路に順次入射されると、
前記第ｎチャンネルの前記光トリガ型トランジスタ回路では、
当該回路内の前記第１のトランジスタの前記ゲート端子で、前記第ｎチャンネルの前記光トリガパルスによる前記正の電気パルスに、前記時間差遅れて、前記第ｎ＋１チャンネルの前記光トリガパルスによる前記負の電気パルスを重畳して、前記所定ビット間隔に相当する時間幅を有する矩形電気パルスを生成すると共に、
前記第ｎチャンネルの前記データ電気信号が「１」の場合には、当該回路内の前記第１のトランジスタの前記ゲート端子で、前記第ｎチャンネルの前記データ電気信号による前記第１の出力電圧に前記矩形電気パルスを重畳して、当該回路内の前記第１のトランジスタを前記時間幅の間オン状態とすることにより、前記第ｎチャンネルの１ビット分の電気信号「１」を前記伝送線路に出力し、
前記第ｎチャンネルの前記データ電気信号が「０」の場合には、当該回路内の前記第１のトランジスタの前記ゲート端子で、前記第ｎチャンネルの前記データ電気信号による前記第２の出力電圧に前記矩形電気パルスを重畳して、当該回路内の前記第１のトランジスタを前記時間幅の間オフ状態とすることにより、前記第ｎチャンネルの１ビット分の電気信号「０」を前記伝送線路に出力することにより、
Ｎ個の前記データ電気信号と同じ情報を有するＮビットのシリアル電気信号を前記伝送線路に連続的に出力する
ことを特徴とする光トリガ型パラレル−シリアル変換器。
但し、第ｎ＋１チャンネルが第Ｎ＋１チャンネルとなる場合には、当該第ｎ＋１チャンネルを第１チャンネルとする。
【請求項２】
請求項１に記載の光トリガ型パラレル−シリアル変換器において、
前記終端回路は、
前記データ電気信号となる差動信号が前記分布定数線路を介して両端に入力されると共に、前記分布定数線路の特性インピーダンスと整合した入力インピーダンスを有する終端抵抗と、
一端に前記第１の出力電圧となる第２の一定電圧が印加された第４の抵抗と、
ソース端子に前記終端抵抗の中点が接続され、ゲート端子に前記終端抵抗の一方の端部が接続され、ドレイン端子に前記第４の抵抗の他端が接続され、前記第２の一定電圧及び前記第４の抵抗と共に前記第２の出力電圧を生成する第３の一定電圧が前記ソース端子に印加されて、前記ドレイン端子が前記出力端子となる第２のトランジスタとを有する
ことを特徴とする光トリガ型パラレル−シリアル変換器。
【請求項３】
請求項１又は請求項２に記載の光トリガ型パラレル−シリアル変換器において、
各チャンネルの前記光トリガ型トランジスタ回路に前記終端回路を各々モノリシック集積した
ことを特徴とする光トリガ型パラレル−シリアル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電子回路から出力される低速なパラレル電気信号を高速なシリアル電気信号に変換する光トリガ型パラレル−シリアル変換器に関するものである。
【背景技術】
【０００２】
近年、インターネットに代表されるデータ通信の爆発的増加に伴い、光通信の高速化と大容量化の要求が高まっている。更に、今後の光通信ネットワークは、様々なネットワークサービスに対応可能な柔軟性及びサービスの種類とユーザーの増大に対応可能な拡張性が必要となってくる。上記の課題に対して、光パケットを用いた通信は、細かなデータ粒度により、帯域利用効率、柔軟性、拡張性が最も高いネットワークが可能となる。しかし、現状のパケット通信では、電気のルータを用いる必要があり、そのスループットと膨大な消費電力が大きな問題となっている。
【０００３】
これらの問題の解決策として、光パケットを光のまま転送する光パケットスイッチネットワークの研究が盛んに行われている。光パケットスイッチネットワークの実現には、バーストモードの光パケットを光のまま転送可能であり、かつ、高速・低電力な光パケットルータの開発が不可欠となる。
【０００４】
図１は、本発明者等が開発を進めている光パケットルータの構成図である。いくつかの波長（例えば、波長λ１〜λ４の４波長）で多重化された光パケットは、入力側のＡＷＧ（Arrayed Waveguide Grating）１１で波長レイヤ毎に分けられ、ラベル処理器１２によって、固定長のラベルに格納された宛先情報が瞬時に読み取られ、新たなラベルに交換される。この際、ペイロードは光のままラベル処理器１２を通過する。ラベル処理器１２で転送先（出力ポート）が認識されると、高速光スイッチ１３を制御して、所望の出力ポートから光パケットは出力され、出力側のＡＷＧ１４で多重化されて出力される。
【０００５】
しかし、異なる入力ポートから同時に入力した２つの光パケットが、同一の出力ポートから出力しようとすると、衝突が発生するため、いずれか一方の光パケットは、一旦共有バッファ１５に保持され、衝突が回避された後、当該出力ポートから出力される。更に、光パケットスイッチネットワークに接続された従来のネットワーク（例えば、イーサネット（登録商標））との信号のやり取りは、この共有バッファ１５を介して行われる。共有バッファ１５では、このような衝突回避やＡｄｄ／Ｄｒｏｐ機能のほかに、波長レイヤ間スイッチやＱｏＳ（Quality of Service）、３Ｒ再生、誤り訂正、マルチキャストなど様々な機能が要求される。
【０００６】
そのため、上記光パケットルータでは、共有バッファ１５のコアに電子回路のＣＭＯＳ（Complementary Metal-Oxide Semiconductor）電子メモリ回路１６が用いられているが、ＣＭＯＳ電子メモリ回路１６の動作速度は非常に遅いため、高速光パケットを受信／送信するためには、シリアル−パラレル変換器／パラレル−シリアル変換器等のインターフェイス回路が必要となる。従来、非同期の高速バースト光パケットを処理するためには、光パケットの先頭にクロックを抽出するための長いプリアンブルを付与し、ＣＤＲ（Clock Data Recovery）を用いてクロックを抽出し、電子回路のＤＥＭＵＸ（Demultiplexer）／ＭＵＸ（Multiplexer）回路を用いて、パラレル／シリアル変換を行っていた。
【０００７】
しかし、この場合、瞬時にクロックを生成することが困難であるため、パケット間に長いガードバンドを設定する必要があり、更に、プリアンブルの付与による帯域の劣化が問題となる。又、電子回路のパラレル／シリアル変換では、電子回路による速度制限や大きな消費電力が問題となる。
【０００８】
これらの問題を解決するため、図１の共有バッファ１５の入力側では、光クロック発生器１７により、プリアンブルを付与しない光パケットから光クロックを生成している。更に、その光クロックを制御光として、全光型シリアル−パラレル変換器１８を駆動し、高速なバーストシリアル信号を低速なパラレル信号に変換し、ＰＤ（Photo Detector）アレイ１９で光信号を電気信号に変換することにより、ＣＭＯＳ電子メモリ回路１６への書き込みを可能としている。又、ＣＭＯＳ電子メモリ回路１６に格納されたパケット信号を読み出すときは、ＣＭＯＳ電子メモリ回路１６からの読み出し信号を元に光クロック発生器２０により光クロックを発生させ、その光クロックパルスをトリガ光として光トリガ型パラレル−シリアル変換器２１を動作させることにより、高速バースト光パケットを生成している。
【０００９】
上記パラレル−シリアル変換器２１を用いた光パケット生成の基本的な動作原理を図２に示す。ここでは、１６：１のパラレル−シリアル変換器を例に説明する。上記パラレル−シリアル変換器２１は、基本的に、伝送線路Ｌｔに並列に接続された１６個の光トリガ型トランジスタ回路（第１チャンネル光トリガ型トランジスタ回路Ｃｔ1〜第１６チャンネル光トリガ型トランジスタ回路Ｃｔ16）から構成される。ＣＭＯＳ電子メモリ回路１６に格納されたパケット信号を送出する際、送信パケット長Ｌに対応した時間幅を有する読み出し制御信号Ｓｃが、ＣＭＯＳ電子メモリ回路１６から光クロック発生器２０に送られる。光クロック発生器２０は、その読み出し制御信号Ｓｃを受け取ると、時間間隔ΔＴ（＝光パケットのビット間隔Δｔ×パラレル−シリアル変換器２１のチャンネル数１６）の光パルス列Ｌｐを、読み出し制御信号Ｓｃの時間幅（パケット長Ｌ）に対応して発生する。
【００１０】
光クロック発生器２０から出力された光パルス列Ｌｐは、２つに分岐され、一方は、例えば、Ｏ／Ｅ（Optical/Electrical）変換により、時間間隔ΔＴの電気パルス列Ｅｐに変換後にＣＭＯＳ電子メモリ回路１６に送られる。ＣＭＯＳ電子メモリ回路１６は、その電気パルス列Ｅｐを１つ受信する度に、パケット信号の１６ビットをパラレル電気信号Ｓｐ（例えば、データ電気信号Ｄ1〜Ｄ16）として時間間隔ΔＴで送出し、それらはパラレル−シリアル変換器２１の各チャンネルの光トリガ型トランジスタ回路Ｃｔ1〜Ｃｔ16に入力される。
【００１１】
又、分岐された他方の光パルス列Ｌｐは、スプリッターにより１６分岐され、それぞれ光パケットのビット間隔Δｔだけ遅延が与えられる。これら１６分岐された光クロックパルス列Ｐ1〜Ｐ16を、パラレル−シリアル変換器２１の各チャンネルの光トリガ型トランジスタ回路Ｃｔ1〜Ｃｔ16に照射すると、各チャンネルに入力されたパラレル電気信号Ｓｐ（例えば、データ電気信号Ｄ1〜Ｄ16）は、高速な電気信号として伝送線路Ｌｔ上に送出されるため、ビット間隔Δｔのシリアル電気信号Ｓｓ（バースト電気パケット）に変換されることになる。その後は、Ｅ／Ｏ（Electrical/Optical）変換により、バースト光パケットとして送信される。
【００１２】
上記パラレル−シリアル変換器２１を構成する光トリガ型トランジスタ回路としては、充放電型ＭＳＭ−ＰＤ（Metal-Semiconductor-Metal Photo Detector）を利用した回路（例えば、特許文献１、非特許文献１参照）や、更にそれを発展させた差動光トリガ型トランジスタ回路（例えば、特許文献２、非特許文献２参照）も提案されている。
【００１３】
図３に従来の差動光トリガ型トランジスタ回路を用いたパラレル−シリアル変換器の構成例を示す（特許文献２参照）。Ｎを２以上の整数とすると、Ｎ：１のパラレル−シリアル変換器においては、Ｎ個の光トリガ型トランジスタ回路Ｃｔn（ｎ＝１〜Ｎ）が１つの伝送線路Ｌｔに並列に取り付けられており、例えば、光トリガ型トランジスタ回路Ｃｔnにおいては、主にトランジスタＴｒ1,nとトランジスタＴｒ1,nのゲート端子に取り付けられたＭＳＭ−ＰＤから構成されている。ＭＳＭ−ＰＤは通常のＰＩＮ−ＰＤと異なり、極めて小さなキャパシタンスを有しているため、その応答電気パルスの立ち上がりは、電子のトランジットタイムで制限された極めて高速なものとなるが、その一方、正孔の移動度が小さいため、立下りは非常に遅いテールを有することとなる。この高速な立ち上がりと遅いテールが、差動光トリガ型パラレル−シリアル変換器では、重要な役割となる。
【００１４】
更に、ここでは、ＭＳＭ−ＰＤに正のバイアス電圧（ＶMSM）が与えられており、光トリガパルスＰnが照射されると、図の右側に正の電気パルスを、左側に負の電気パルスを対称に発生させる。第ｎ＋１（ここでは、ｎ＝１〜Ｎ−１）チャンネルの光トリガ型トランジスタ回路Ｃｔn+1から発生する負の電気パルスは、隣接する第ｎチャンネルの光トリガ型トランジスタ回路ＣｔnのトランジスタＴｒ1,nのゲート端子に流れ込むように接続されている。同様に、第１チャンネルの光トリガ型トランジスタ回路Ｃｔ1からの負の電気パルスは、第Ｎチャンネルの光トリガ型トランジスタ回路ＣｔNのＴｒ1,Nのゲート端子に接続されている。
【００１５】
ＣＭＯＳ電子メモリ回路１６から出力されるパラレル電気信号Ｓｐ（例えば、データ電気信号Ｄn）は、トランジスタＴｒ1,nのドレイン端子に供給される。トランジスタＴｒ1,nのゲート端子には、負のバイアス電圧（Ｖ1）を与えることで、ノーマリオフの状態に設定されており、データ電気信号Ｄnに対応する電気信号が伝送線路Ｌｔに流れ込まないようになっている。
【００１６】
この状態で、第ｎチャンネルのＭＳＭ−ＰＤに光トリガパルスＰnを照射すると、発生した正の電気パルスでトランジスタＴｒ1,nをオンにするため、データ電気信号Ｄnが「１」である場合は、伝送線路Ｌｔに電流が流れ始める。次に、時間Δｔの後に、第ｎ＋１チャンネルのＭＳＭ−ＰＤに光トリガパルスＰn+1を照射すると、発生した正の電気パルスはトランジスタＴｒ1,n+1をオンにすると共に、そこで発生した負の電気パルスがトランジスタＴｒ1,nを再びオフにする。このように、第１〜ＮチャンネルのＭＳＭ−ＰＤに時間差Δｔを与えて光トリガパルスＰ1〜ＰNを順次照射し、差動型動作で各トランジスタＴｒ1,1〜Ｔｒ1,Nを開閉することにより、Ｎ個のデータ電気信号Ｄ1〜ＤNに対応する電気信号がＮビットのシリアル電気信号Ｓｓとして伝送線路Ｌｔに出力されることとなる。
【先行技術文献】
【特許文献】
【００１７】
【特許文献１】特開２００４−０８８６６０号公報
【特許文献２】特開２０１２−００４６１７号公報
【非特許文献】
【００１８】
【非特許文献１】R. Urata, 他４名, “An Optically Clocked Transistor Array for High-Speed Asynchronous Label Swapping: 40 Gb/s and Beyond”, IEEE JURNAL OF LIGHTWAVE TECHNOLOGY, MARCH 15, 2008, VOL. 26, NO. 6, pp. 692-703
【非特許文献２】H. Ishikawa, 他５名, “A novel optically clocked transistor array using differential operation, for parallel-to-serial conversion”, IEEE ECOC 2010, SEPTEMBER 19-23, 2010, P2.13
【発明の概要】
【発明が解決しようとする課題】
【００１９】
図１で示した共有バッファ１５のサブシステムを実際に作製する場合、ＣＭＯＳ電子メモリ回路１６とパラレル−シリアル変換器２１を極めて近接して配置することは困難である。しかし、前述したパラレル−シリアル変換器２１の入力インピーダンスは極めて高いため、ＣＭＯＳ電子メモリ回路１６から分布定数線路でパラレル電気信号を送り込むことは困難である。
【００２０】
そのため、図３に示すように、ＣＭＯＳ電子メモリ回路１６とパラレル−シリアル変換器２１の間にバッファとしてオペアンプ２２を配置し、距離が長いＣＭＯＳ電子メモリ回路１６とオペアンプ２２間は分布定数線路となるように、線路の特性インピーダンスとオペアンプ２２の入力インピーダンスを整合させ、一方、オペアンプ２２から先のパラレル−シリアル変換器２１は集中定数回路とみなせるように、オペアンプ２２をパラレル−シリアル変換器２１の近傍に配置するのが一般的である。オペアンプ２２は大きな利得と高い電流供給能力を有しており、その点では理想的である。
【００２１】
しかし、信号速度の高速化に伴い、オペアンプ２２をパラレル−シリアル変換器２１のより近傍に配置することが要求されるが、多数のオペアンプ２２を近接して配置させることは物理的に困難である。更に、高速なオペアンプ２２の消費電力は非常に大きくなり、パラレル−シリアル変換システム全体の消費電力の大部分を占めることとなる。
【００２２】
これらの問題を解決するには、パラレル−シリアル変換器２１の各入力端子に、ＣＭＯＳ電子メモリ回路１６からのデータ電気信号Ｄnの終端回路を集積することである。しかも、可能な限りシンプルで低消費電力な回路が望ましい。図４（ａ）に、一般的に用いられるＬＶＤＳ（Low Voltage Differential Signaling）差動信号に対する終端回路を設置した例を示す。図４（ａ）に示す終端回路Ｃｅnは、１００Ωの終端抵抗Ｒ4とインバータ回路を組み合わせただけの最もシンプルで低消費電力な典型的な回路である。ここで、終端回路Ｃｅnにおいて、図４（ａ）中における反時計回りの電流を「０」、時計回りの電流を「１」とする。
【００２３】
データ電気信号Ｄnが「０」の場合は、終端回路ＣｅnのトランジスタＴｒ2,nはオンとなり、抵抗Ｒ3に電流が流れる。抵抗Ｒ3に流れる電流をＩとすると、Ｅ点の電圧は、（Ｖa−ＩＲ3）まで降下する。ここで、（Ｖa−ＩＲ3）＝０となるようにＶa、Ｖbを設定すると、データ電気信号Ｄnが「０」の場合は、伝送線路Ｌｔに電流が流れ出ないため、シリアル電気信号Ｓｓとなる電気信号として「０」を送出することが可能となる。
【００２４】
一方、データ電気信号Ｄnが「１」の場合、終端回路ＣｅnのトランジスタＴｒ2,nはオフとなるため、Ｅ点の電圧はバイアス電圧Ｖaまで上昇する。しかし、光トリガパルスＰnがＭＳＭ−ＰＤに照射され、正の電気パルスがトランジスタＴｒ1,nをオンにすると、バイアスＶaから抵抗Ｒ3を介して伝送線路Ｌｔに電流が流れ始め、Ｒ3で電圧降下が発生するため、Ｅ点の電圧は大きく低下してしまう。そのため、伝送線路Ｌｔ上のシリアル電気信号Ｓｓとして、大きな振幅の電気信号を得ることが困難となってしまう。ＬＶＤＳ差動信号の終端回路として、オペアンプに相当する高い電流供給能力を有する回路を作製すれば、出力振幅の劣化は回避できるが、大きな消費電力が問題となる上、チップの小型化が困難となる。
【００２５】
上記の通り、パラレル−シリアル変換器２１の入力端子部分に、ＣＭＯＳ電子メモリ回路１６からのデータ電気信号Ｄnに対する極めてシンプルな終端回路Ｃｅnを集積することにより、オペアンプのようなバッファ回路をＣＭＯＳ電子メモリ回路１６とパラレル−シリアル変換器２１の間に配置する必要がなくなるため、システム全体として見たときに、極めて低消費電力化及び小型化が可能となる。しかし、その一方、シリアル変換後の出力振幅が低減する問題が発生する。
【００２６】
本発明は上記課題に鑑みなされたもので、パラレル電気信号を入力する極めてシンプルかつ低消費電力の終端回路を集積しても、大きな出力振幅のシリアル電気信号を得ることができる光トリガ型パラレル−シリアル変換器を提供することを目的とする。
【課題を解決するための手段】
【００２７】
上記課題を解決する第１の発明に係る光トリガ型パラレル−シリアル変換器は、
２以上の整数Ｎ個のデータ電気信号からなるパラレル電気信号を、所定ビット間隔のＮビットのシリアル電気信号に変換して出力する光トリガ型パラレル−シリアル変換器において、
前記シリアル電気信号を伝送して外部に出力する伝送線路と、
前記伝送線路に並列に接続され、前記シリアル電気信号を構成する互いに異なる特定の１ビットの電気信号を前記伝送線路に各々出力するＮ個の光トリガ型トランジスタ回路とを備え、
各々のチャンネルの前記光トリガ型トランジスタ回路は、
当該光トリガ型トランジスタ回路に対応した光トリガパルスが入射されると、正出力側に正の電気パルスを出力し、負出力側に負の電気パルスを出力するＭＳＭ−ＰＤと、
前記ＭＳＭ−ＰＤの正出力側に一端が取り付けられ、他端が接地された第１の抵抗と、
前記ＭＳＭ−ＰＤの正出力側に一端が取り付けられた第１のキャパシタと、
前記ＭＳＭ−ＰＤの負出力側に一端が取り付けられ、他端に正のバイアス電圧が印加された第２の抵抗と、
前記ＭＳＭ−ＰＤの負出力側に一端が取り付けられた第２のキャパシタと、
ソース端子が前記伝送線路に接続され、ゲート端子が前記第１のキャパシタを介して前記ＭＳＭ−ＰＤの正出力側に接続され、ドレイン端子に第１の一定電圧が印加されて、前記ゲート端子に印加される電圧が閾値電圧より大きいときにオンとなる第１のトランジスタと、
分布定数線路の特性インピーダンスと整合した入力インピーダンスを有し、前記分布定数線路を介して当該光トリガ型トランジスタ回路に対応した前記データ電気信号が入力されると、前記データ電気信号が「１」の場合には、前記正の電気パルスを重畳したときに前記閾値電圧より高く、前記正の電気パルスを重畳しないときに前記閾値電圧より低くなる第１の出力電圧を出力端子から出力し、前記データ電気信号が「０」の場合には、前記正の電気パルスを重畳しても前記閾値電圧より低くなる第２の出力電圧を前記出力端子から出力する終端回路と、
前記第１のトランジスタのゲート端子と前記終端回路の前記出力端子との間に接続された第３の抵抗とを有し、
前記光トリガ型トランジスタ回路同士は、
第１から第Ｎまでの任意の第ｎチャンネルの前記光トリガ型トランジスタ回路内の前記第１のトランジスタのゲート端子に、前記第ｎチャンネルの下位ビットとなる第ｎ＋１チャンネルの前記光トリガ型トランジスタ回路内の前記ＭＳＭ−ＰＤの負出力側が当該回路内の前記第２のキャパシタを介して接続された光トリガ型パラレル−シリアル変換器であって、
前記所定ビット間隔のＮ倍の周期を有するＮ個の前記データ電気信号が、Ｎ個の前記光トリガ型トランジスタ回路に各々入力されると共に、前記所定ビット間隔のＮ倍の周期を有するＮ個の前記光トリガパルスが、前記所定ビット間隔に相当する時間差を設けて、第１から第Ｎチャンネルまでの前記光トリガ型トランジスタ回路に順次入射されると、
前記第ｎチャンネルの前記光トリガ型トランジスタ回路では、
当該回路内の前記第１のトランジスタの前記ゲート端子で、前記第ｎチャンネルの前記光トリガパルスによる前記正の電気パルスに、前記時間差遅れて、前記第ｎ＋１チャンネルの前記光トリガパルスによる前記負の電気パルスを重畳して、前記所定ビット間隔に相当する時間幅を有する矩形電気パルスを生成すると共に、
前記第ｎチャンネルの前記データ電気信号が「１」の場合には、当該回路内の前記第１のトランジスタの前記ゲート端子で、前記第ｎチャンネルの前記データ電気信号による前記第１の出力電圧に前記矩形電気パルスを重畳して、当該回路内の前記第１のトランジスタを前記時間幅の間オン状態とすることにより、前記第ｎチャンネルの１ビット分の電気信号「１」を前記伝送線路に出力し、
前記第ｎチャンネルの前記データ電気信号が「０」の場合には、当該回路内の前記第１のトランジスタの前記ゲート端子で、前記第ｎチャンネルの前記データ電気信号による前記第２の出力電圧に前記矩形電気パルスを重畳して、当該回路内の前記第１のトランジスタを前記時間幅の間オフ状態とすることにより、前記第ｎチャンネルの１ビット分の電気信号「０」を前記伝送線路に出力することにより、
Ｎ個の前記データ電気信号と同じ情報を有するＮビットのシリアル電気信号を前記伝送線路に連続的に出力する
ことを特徴とする。
但し、第ｎ＋１チャンネルが第Ｎ＋１チャンネルとなる場合には、当該第ｎ＋１チャンネルを第１チャンネルとする。
【００２８】
上記課題を解決する第２の発明に係る光トリガ型パラレル−シリアル変換器は、
上記第１の発明に記載の光トリガ型パラレル−シリアル変換器において、
前記終端回路は、
前記データ電気信号となる差動信号が前記分布定数線路を介して両端に入力されると共に、前記分布定数線路の特性インピーダンスと整合した入力インピーダンスを有する終端抵抗と、
一端に前記第１の出力電圧となる第２の一定電圧が印加された第４の抵抗と、
ソース端子に前記終端抵抗の中点が接続され、ゲート端子に前記終端抵抗の一方の端部が接続され、ドレイン端子に前記第４の抵抗の他端が接続され、前記第２の一定電圧及び前記第４の抵抗と共に前記第２の出力電圧を生成する第３の一定電圧が前記ソース端子に印加されて、前記ドレイン端子が前記出力端子となる第２のトランジスタとを有する
ことを特徴とする。
【００２９】
上記課題を解決する第３の発明に係る光トリガ型パラレル−シリアル変換器は、
上記第１又は第２の発明に記載の光トリガ型パラレル−シリアル変換器において、
各チャンネルの前記光トリガ型トランジスタ回路に前記終端回路を各々モノリシック集積した
ことを特徴とする。
【発明の効果】
【００３０】
本発明よれば、光トリガ型パラレル−シリアル変換器の各々の光トリガ型トランジスタ回路に、パラレル電気信号を構成するデータ電気信号が入力される終端回路を設け、当該終端回路の出力を当該光トリガ型トランジスタ回路内の第１のトランジスタのゲート端子に接続して、データ電気信号の「１」／「０」を判別しているので、伝送線路への出力に影響を及ぼすことは無く、大きな振幅のシリアル電気信号を得ることが可能となる。
【００３１】
又、本発明によれば、終端回路として、終端抵抗とインバータ回路からなるシンプルかつ低消費電力な回路を用いることにより、オペアンプを用いる場合に比べ、システム全体の小型化・低消費電力化が実現できる。
【００３２】
又、本発明によれば、光トリガ型パラレル−シリアル変換器の光トリガ型トランジスタ回路に終端回路をモノリシックに集積することにより、距離の離れた回路（ＣＭＯＳ電子メモリ回路）との間にオペアンプのようなバッファを配置する必要がなく、両者を分布定数線路で直接接続することが可能になる。
【図面の簡単な説明】
【００３３】
【図１】本発明に係る光トリガ型パラレル−シリアル変換器を用いる光パケットルータを説明する図である。
【図２】光トリガ型パラレル−シリアル変換器の動作原理を説明する図である。
【図３】従来の光トリガ型パラレル−シリアル変換器を説明する構成図である。
【図４】（ａ）は、従来の光トリガ型パラレル−シリアル変換器に終端回路を集積した構成を説明する構成図であり、（ｂ）は、その動作原理を説明する図である。
【図５】本発明に係る光トリガ型パラレル−シリアル変換器の実施形態の一例を説明する構成図である。
【図６】図５に示した光トリガ型パラレル−シリアル変換器の動作原理を説明する図である。
【発明を実施するための形態】
【００３４】
図４（ａ）、（ｂ）において説明したように、パラレル電気信号Ｓｐを構成するデータ電気信号Ｄnを入力する終端回路Ｃｅnの出力端子を、トランジスタＴｒ1,nのドレイン端子に接続した場合、トランジスタＴｒ1,nがオン状態になると、伝送線路Ｌｔ上に電流が流れるため、ドレイン電圧が急激に低下し、伝送線路Ｌｔへの出力振幅が劣化する問題があった。
【００３５】
この問題を解決するためには、トランジスタＴｒ1,nのドレイン端子に一定の電圧を印加した状態を保ち、トランジスタＴｒ1,nがオン状態のときに、十分な電流を伝送線路Ｌｔ上に流すことが必要となる。しかし、その場合、データ電気信号Ｄnの「１」／「０」情報を何らかの方法で伝え、「０」において伝送線路Ｌｔ上に電流が流れないような仕組みが必要となる。
【００３６】
そこで、本発明では、後述の図５に示すように、終端回路Ｃｅnの出力端子をトランジスタＴｒ1,nのドレイン端子ではなく、ゲート端子に接続するようにしている。このとき、ゲートバイアスは、Ｖ1の固定電圧を印加するのではなく、後述の図６に示すように、データ電気信号Ｄnが「１」のときには、トランジスタＴｒ1,nの閾値電圧の少し下になるような第１の出力電圧Ｖaを印加し、「０」のときには、ＭＳＭ−ＰＤからの正の電気パルス及び負の電気パルスを重畳しても、そのピークがトランジスタＴｒ1,nの閾値電圧を超えないような第２の出力電圧（Ｖa−ＩＲ3）を印加している。つまり、ゲートバイアスは、終端回路Ｃｅnを用いて変調されている。
【００３７】
これにより、データ電気信号Ｄnが「１」のときには、光トリガパルスＰnがＭＳＭ−ＰＤに入射されることにより、トランジスタＴｒ1,nがオンになり、伝送線路Ｌｔに十分な電流が流れるが、「０」のときには、全く電流が流れないため、伝送線路Ｌｔ上のシリアル電気信号Ｓｓの出力振幅を大きく取ることが可能となる。又、このとき、ＣＭＯＳ電子メモリ回路からのデータ電気信号Ｄnを入力する終端回路Ｃｅnを光トリガ型トランジスタ回路に集積することで、極めて小型かつ低消費電力な光トリガ型パラレル−シリアル変換器を実現可能となる。
【００３８】
以下、図５、図６を参照して、上記機能を実現する本発明に係る光トリガ型パラレル−シリアル変換器の実施形態の一例を説明する。
【００３９】
（実施例１）
図５は、本実施例の光トリガ型パラレル−シリアル変換器を示す構成図である。なお、図５においては、図２〜図４に示した従来の光トリガ型パラレル−シリアル変換器と同等の構成には同じ符号を付している。
【００４０】
本実施例の光トリガ型パラレル−シリアル変換器も、２以上の整数Ｎ個のデータ電気信号Ｄn（ｎ＝１〜Ｎ）からなるパラレル電気信号Ｓｐを、所定ビット間隔のＮビットのシリアル電気信号Ｓｓに変換して出力するものである。
【００４１】
具体的には、シリアル電気信号Ｓｓを伝送して外部に出力する伝送線路Ｌｔと、伝送線路Ｌｔに並列に接続されたＮ個の光トリガ型トランジスタ回路Ｃｔ1〜ＣｔNとを有する。Ｎ個の光トリガ型トランジスタ回路Ｃｔ1〜ＣｔNは、Ｎビットのシリアル電気信号Ｓｓを構成する互いに異なる特定の１ビットの電気信号を伝送線路Ｌｔに出力するように構成されている。なお、伝送線路Ｌｔの出力側には、５０Ωの終端抵抗が接続されている。
【００４２】
各々の光トリガ型トランジスタ回路Ｃｔ1〜ＣｔNは、全て同じ構成となっている。
【００４３】
例えば、任意の第ｎチャンネルの光トリガ型トランジスタ回路Ｃｔnは、当該光トリガ型トランジスタ回路Ｃｔnに対応した光トリガパルスＰnが入射されると、正出力側に正の電気パルスを出力し、負出力側に負の電気パルスを出力するＭＳＭ−ＰＤと、ＭＳＭ−ＰＤの正出力側に一端が取り付けられ、他端が接地された負荷抵抗Ｒ1P（第１の抵抗）と、ＭＳＭ−ＰＤの正出力側に一端が取り付けられたキャパシタＣ1P（第１のキャパシタ）と、ＭＳＭ−ＰＤの負出力側に一端が取り付けられ、他端に正のバイアス電圧ＶMSMが印加された負荷抵抗Ｒ1N（第２の抵抗）と、ＭＳＭ−ＰＤの負出力側に一端が取り付けられたキャパシタＣ1N（第２のキャパシタ）と、ソース端子が伝送線路Ｌｔに接続され、ゲート端子がキャパシタＣ1Pを介してＭＳＭ−ＰＤの正出力側に接続され、ドレイン端子に一定電圧ＶC（第１の一定電圧）が印加されたトランジスタＴｒ1,n（第１のトランジスタ）とを有している。このトランジスタＴｒ1,nは、ゲート端子に印加される電圧がその閾値電圧より大きいときにオンとなる。
【００４４】
更に、光トリガ型トランジスタ回路Ｃｔnは、分布定数線路（図示省略）の特性インピーダンスと整合した入力インピーダンスを有し、分布定数線路を介して、当該光トリガ型トランジスタ回路Ｃｔnに対応したデータ電気信号Ｄnが入力される終端回路Ｃｅnと、トランジスタＴｒ1,nのゲート端子と終端回路Ｃｅnの出力端子との間に接続された抵抗Ｒ2（第３の抵抗）とを有している。分布定数線路は、本実施例の光トリガ型パラレル−シリアル変換器とＣＭＯＳ電子メモリ回路との間を接続するものである。
【００４５】
終端回路Ｃｅnとして、図５には、ＬＶＤＳ差動信号が入力される終端回路を例として示している。具体的には、終端回路Ｃｅnは、データ電気信号ＤnとなるＬＶＤＳ差動信号が分布定数線路を介して両端に入力されると共に、分布定数線路の特性インピーダンスと整合した入力インピーダンスを有する終端抵抗Ｒ4と、一端に第１の出力電圧Ｖaとなる一定のバイアス電圧Ｖa（第２の一定電圧）が印加された抵抗Ｒ3（第４の抵抗）と、ソース端子に終端抵抗Ｒ4の中点が接続され、ゲート端子に終端抵抗Ｒ4の一方の端部が接続され、ドレイン端子に抵抗Ｒ3の他端が接続されたトランジスタＴｒ2,n（第２のトランジスタ）とを有している。このトランジスタＴｒ2,nでは、バイアス電圧Ｖa及び抵抗Ｒ3と共に第２の出力電圧（Ｖa−ＩＲ3）を生成する一定電圧Ｖb（第３の一定電圧）がソース端子に印加されており、ドレイン端子が第１の出力電圧Ｖa及び第２の出力電圧（Ｖa−ＩＲ3）を出力する出力端子となっている。
【００４６】
図５に示す終端回路Ｃｅnは、終端抵抗Ｒ4と、終端抵抗Ｒ4からの出力を増幅するインバータ回路として機能するトランジスタＴｒ2,n等から構成された極めてシンプルかつ低消費電力の回路となる。又、終端抵抗Ｒ4として、分布定数線路の特性インピーダンスに整合した１００Ωの抵抗を用いている。このような終端回路Ｃｅnが各光トリガ型トランジスタ回路Ｃｔnに各々モノリシックに集積されている。
【００４７】
又、光トリガ型トランジスタ回路Ｃｔ1〜ＣｔN同士はループ状に接続されている。具体的には、第１から第Ｎまでの任意の第ｎチャンネルの光トリガ型トランジスタ回路Ｃｔn内のトランジスタＴｒ1,nのゲート端子に、当該第ｎチャンネルの下位ビットとなる第ｎ＋１チャンネルの光トリガ型トランジスタ回路Ｃｔn+1内のＭＳＭ−ＰＤの負出力側が当該回路内のキャパシタＣ1Nを介して接続されている。ここでは、第ｎ＋１チャンネルが第Ｎ＋１チャンネルとなる場合には、これを、第１チャンネルとみなしている。つまり、第Ｎチャンネルの光トリガ型トランジスタ回路ＣｔNの場合には、当該回路ＣｔN内のトランジスタＴｒ1,Nのゲート端子に、当該第Ｎチャンネルの下位ビットとなる第１チャンネルの光トリガ型トランジスタ回路Ｃｔ1内のＭＳＭ−ＰＤの負出力側が当該回路内のキャパシタＣ1Nを介して接続されている。
【００４８】
このように、任意の第ｎチャンネルの光トリガ型トランジスタ回路Ｃｔnを例にとると、第ｎチャンネルのトランジスタＴｒ1,nのゲート端子には、第ｎチャンネルのキャパシタＣ1Pを介して、第ｎチャンネルのＭＳＭ−ＰＤの正出力側が接続されると共に、第ｎ＋１チャンネルのキャパシタＣ1Nを介して、第ｎ＋１チャンネルのＭＳＭ−ＰＤの負出力側が接続されている。更に、第ｎチャンネルのトランジスタＴｒ1,nのゲート端子には、抵抗Ｒ2を介して、終端回路Ｃｅnの出力端子が接続されている。
【００４９】
従って、任意の第ｎチャンネルの光トリガ型トランジスタ回路Ｃｔnにおいて、トランジスタＴｒ1,nのゲート端子では、データ電気信号Ｄnによる終端回路Ｃｅnの出力端子からの電圧（第１の出力電圧Ｖa又は第２の出力電圧（Ｖa−ＩＲ3））に、光トリガパルスＰnによるＭＳＭ−ＰＤからの正の電気パルスを重畳し、所定ビット間隔に相当する時間差Δｔ遅れて、下位ビットの光トリガ型トランジスタ回路Ｃｔn+1での光トリガパルスＰn+1によるＭＳＭ−ＰＤから負の電気パルスを重畳している。
【００５０】
上記構成を有する本実施例の光トリガ型パラレル−シリアル変換器では、所定ビット間隔（時間差Δｔ）のＮ倍の周期ΔＴ（＝Δｔ×Ｎ）を有するＮ個のデータ電気信号Ｄnが、Ｎ個の光トリガ型トランジスタ回路Ｃｔnの終端回路Ｃｅnに各々入力されると共に、所定ビット間隔（時間差Δｔ）のＮ倍の周期ΔＴ（＝Δｔ×Ｎ）を有するＮ個の光トリガパルスＰnが、時間差Δｔを設けて、第１から第Ｎチャンネルまでの光トリガ型トランジスタ回路ＣｔnのＭＳＭ−ＰＤに順次入射される。
【００５１】
すると、任意の第ｎチャンネルの光トリガ型トランジスタ回路Ｃｔnでは、以下のように動作することになる。ここで、図６も参照して、本実施例の光トリガ型パラレル−シリアル変換器における光トリガ型トランジスタ回路Ｃｔnの動作原理を説明する。ここで、終端回路Ｃｅnにおいて、図５中における反時計回りの電流を「０」、時計回りの電流を「１」とする。
【００５２】
データ電気信号Ｄnが「０」の場合は、終端回路ＣｅnのトランジスタＴｒ2,nはオンとなり、抵抗Ｒ3に電流Ｉが流れるため、Ｅ点（トランジスタＴｒ2,nのソース端子）の電圧は第２の出力電圧（Ｖa−ＩＲ3）まで降下する。一方、データ電気信号Ｄnが「１」の場合、終端回路ＣｅnのトランジスタＴｒ2,nはオフとなるため、Ｅ点の電圧は、第１の出力電圧Ｖa、即ち、バイアス電圧Ｖaまで上昇する。
【００５３】
第ｎチャンネル内のＭＳＭ−ＰＤに光トリガパルスＰnが入射されると、時間差Δｔを設けた光トリガパルスＰn+1が第ｎ＋１チャンネル内のＭＳＭ−ＰＤに入射される。このとき、高速な立ち上がりと長いテールを有する正と負の電気パルスが、時間差Δｔをもって、それぞれ第ｎチャンネル及び第ｎ＋１チャンネルのＭＳＭ−ＰＤから出力され、トランジスタＴｒ1,nのゲート端子（Ａ点）で合波されるため、所定ビット間隔に相当する時間幅Δｔを持った矩形電気パルスが、そのゲート端子に与えられることとなる。なお、キャパシタＣ1P、Ｃ1Nを同じ容量値とし、負荷抵抗Ｒ1P、Ｒ1Nも同じ抵抗値とすると、第ｎチャンネルのトランジスタＴｒ1,nのゲート端子に印加される正の電気パルスと負の電気パルスは、電圧の絶対値の変化が同じ正負逆の電気パルスとなる。
【００５４】
そして、データ電気信号Ｄnが「１」の場合には、終端回路Ｃｅnの出力端子から出力される第１の出力電圧ＶaとＭＳＭ−ＰＤからの正の電気パルスを重畳したときに、Ａ点においてトランジスタＴｒ1,nの閾値電圧より高く、第１の出力電圧ＶaとＭＳＭ−ＰＤからの正の電気パルスを重畳しないときに、Ａ点においてトランジスタＴｒ1,nの閾値電圧未満となるように、望ましくは、その閾値電圧より少し低くなるように、当該第１の出力電圧Ｖaを設定しており、これは、抵抗Ｒ3に印加するバイアス電圧Ｖaにより設定される。つまり、第１の出力電圧Ｖaに重畳した上記矩形電気パルスの部分がトランジスタＴｒ1,nの閾値電圧を超えることになる。
【００５５】
一方、データ電気信号Ｄnが「０」の場合には、終端回路Ｃｅnの出力端子から出力される第２の出力電圧（Ｖa−ＩＲ3）とＭＳＭ−ＰＤからの正の電気パルスを重畳しても、Ａ点においてトランジスタＴｒ1,nの閾値電圧より低くなるように、当該第２の出力電圧（Ｖa−ＩＲ3）を設定しており、これは、抵抗Ｒ3に印加するバイアス電圧Ｖa及びトランジスタＴｒ2,nのソース端子に印加する一定電圧Ｖbにより設定される。つまり、第２の出力電圧（Ｖa−ＩＲ3）に重畳した上記矩形電気パルスのピーク部分はトランジスタＴｒ1,nの閾値電圧未満となる。
【００５６】
従って、データ電気信号Ｄnが「１」のときには、トランジスタＴｒ1,nのゲート端子において、データ電気信号Ｄnによる第１の出力電圧Ｖaに、光トリガパルスＰnによる正の電気パルスを重畳して、トランジスタＴｒ1,nをオン状態とすると共に、時間差Δｔ遅れて、光トリガパルスＰn+1による負の電気パルスを重畳して、トランジスタＴｒ1,nをオフ状態とすることにより、１ビット分の電気信号「１」を伝送線路Ｌｔに出力することになる。つまり、この場合、第１の出力電圧Ｖaに上記矩形電気パルスを重畳することになり、上記矩形電気パルスのみがトランジスタＴｒ1,nの閾値電圧を超えて、時間幅Δｔの間トランジスタＴｒ1,nがオン状態となるため、伝送線路Ｌｔ上に時間幅Δｔの矩形状の電気信号が流れ出すことになる。
【００５７】
一方、データ電気信号Ｄnが「０」のときには、トランジスタＴｒ1,nのゲート端子において、データ電気信号Ｄnによる第２の出力電圧（Ｖa−ＩＲ3）に、光トリガパルスＰnによる正の電気パルスを重畳しても、トランジスタＴｒ1,nはオフ状態であり、時間差Δｔ遅れて、光トリガパルスＰn+1による負の電気パルスを重畳しても、トランジスタＴｒ1,nのオフ状態を維持することになり、１ビット分の電気信号「０」を伝送線路Ｌｔに出力することになる。つまり、この場合、第２の出力電圧（Ｖa−ＩＲ3）に上記矩形電気パルスを重畳することになり、Ａ点の電圧が常にトランジスタＴｒ1,nの閾値電圧未満となり、時間幅Δｔの間トランジスタＴｒ1,nがオフ状態となるため、伝送線路Ｌｔへの電気信号を完全に零とすることが可能となる。
【００５８】
このように、パラレル電気信号Ｓｐを構成するＮ個の低速なデータ電気信号Ｄnを、伝送線路Ｌｔに並列に取り付けられたＮ個の光トリガ型トランジスタ回路Ｃｔn内の終端回路Ｃｅnに各々入力すると、Ｎ個のデータ電気信号Ｄnと同じ情報を有するＮビットのシリアル電気信号Ｓｓを伝送線路Ｌｔに連続的に出力することになる。
【００５９】
従来は、図４（ａ）、（ｂ）で説明したように、終端回路Ｃｅnの出力を光トリガ型トランジスタ回路Ｃｔn内のトランジスタＴｒ1,nのドレイン端子に接続したので、入力するデータ電気信号Ｄn信号が「１」の場合に終端回路Ｃｅnに電流が流れ、終端回路Ｃｅnの出力が低下することにより、伝送線路Ｌｔ上に出力するシリアル電気信号Ｓｓの振幅が低下する問題があった。
【００６０】
これに対し、本実施例では、説明したように、光トリガ型パラレル−シリアル変換器の各々の光トリガ型トランジスタ回路Ｃｔnに、データ電気信号Ｄnが入力される終端回路Ｃｅnを設けると共に、終端回路Ｃｅnの出力を当該光トリガ型トランジスタ回路Ｃｔn内のトランジスタＴｒ1,nのゲート端子に接続して、データ電気信号Ｄnの「１」／「０」情報を判別しているので、伝送線路Ｌｔへの出力に影響を及ぼすことは無く、大きな振幅のシリアル電気信号Ｓｓを得ることが可能となる。
【００６１】
又、本実施例では、終端回路Ｃｅnを、終端抵抗Ｒ4とインバータ回路からなるシンプルかつ低消費電力な回路で構成しており、このような終端回路Ｃｅnを用いることにより、オペアンプを用いる場合に比べ、システム全体の小型化・低消費電力化が実現できる。
【００６２】
又、本実施例では、光トリガ型パラレル−シリアル変換器の光トリガ型トランジスタ回路Ｃｔnに終端回路Ｃｅnをモノリシックに集積することにより、距離の離れたＣＭＯＳ電子メモリ回路との間にオペアンプのようなバッファを配置する必要がなく、両者を分布定数線路で直接接続することが可能になる。
【産業上の利用可能性】
【００６３】
本発明は、光パケットルータに用いる光トリガ型パラレル−シリアル変換器に好適なものである。
【符号の説明】
【００６４】
Ｃｔn-1、Ｃｔn、Ｃｔn+1  光トリガ型トランジスタ回路
Ｃｅn-1、Ｃｅn、Ｃｅn+1  終端回路
Ｃ1P  キャパシタ（第１のキャパシタ）
Ｃ1N  キャパシタ（第２のキャパシタ）
Ｌｔ  伝送線路
Ｒ1P  負荷抵抗（第１の抵抗）
Ｒ1N  負荷抵抗（第２の抵抗）
Ｒ2  抵抗（第３の抵抗）
Ｒ3  抵抗（第４の抵抗）
Ｒ4  終端抵抗
Ｔｒ1,1-n、Ｔｒ1,n、Ｔｒ1, n+1  トランジスタ（第１のトランジスタ）
Ｔｒ2,1-n、Ｔｒ2,n、Ｔｒ2, n+1  トランジスタ（第２のトランジスタ）
【要約】
【課題】パラレル電気信号を入力する終端回路を集積しても、大きな出力振幅のシリアル電気信号を得ることができる光トリガ型パラレル−シリアル変換器を提供する。
【解決手段】光トリガ型トランジスタ回路Ｃｔnにおいて、トランジスタＴｒ1,nのゲート端子で、データ電気信号Ｄnによる終端回路Ｃｅnの出力端子からの電圧に、光トリガパルスＰnによるＭＳＭ−ＰＤからの正の電気パルスを重畳し、所定ビット間隔に相当する時間差遅れて、下位ビットの光トリガ型トランジスタ回路Ｃｔn+1での光トリガパルスＰn+1によるＭＳＭ−ＰＤから負の電気パルスを重畳して、トランジスタＴｒ1,nのオン／オフを行って、データ電気信号Ｄnが「１」の場合には、１ビット分の電気信号「１」を伝送線路Ｌｔに出力し、データ電気信号Ｄnが「０」の場合には、１ビット分の電気信号「０」を伝送線路Ｌｔに出力する。
【選択図】図５【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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