(57)【特許請求の範囲】
【請求項１】
半導体チップと、
第１の電極と、縁部から延在し当該回路基板の周縁に向けて設けられている凹部であって、前記第１の電極表面に比して、大きな凹部を表面に有する第２の電極と、を備えた回路基板と、
前記第１の電極及び前記第２の電極と前記半導体チップとを接合する接合部と、を有することを特徴とする半導体装置。
【請求項２】
前記第２の電極は、前記回路基板の周縁領域に配置されたことを特徴とする請求項１に記載の半導体装置。
【請求項３】
半導体チップおよび回路基板を備えた半導体装置の製造方法であって、
前記回路基板に、第１の電極と、縁部から延在し当該回路基板の周縁に向けて設けられている凹部であって、前記第１の電極表面に比して、大きな凹部を表面に有する第２の電極とを設け、
前記半導体チップと前記第１の電極及び前記第２の電極とを接合部によって接合することを特徴とする製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体チップが実装される回路基板、この回路基板と半導体チップとを備えた半導体装置、および半導体装置の製造方法に関する。
【背景技術】
【０００２】
携帯電子機器などの電子機器における小型化や高性能化に伴い、搭載される半導体チップには小型化および実装の高密度化が要求されている。これらの要求に対応するため、ＢＧＡ（Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）やＣＳＰ（Ｃｈｉｐ  Ｓｉｚｅ  Ｐａｃｋａｇｅ）といったエリアアレイ型と呼ばれる面実装型の半導体チップが広く用いられている。ここで半導体チップとは、半導体基板がパッケージに封止された形態も含む。
【０００３】
このような面実装型の半導体チップの底面には一定のピッチで電極が配置されており、電極には、回路基板に接続するためのはんだバンプが設けられている。半導体チップを回路基板に、はんだバンプが回路基板側の電極に合うよう位置合わせして載せた後、リフローはんだ接合によって、回路基板の電極と半導体チップの電極とをはんだ接合することによって半導体装置が完成する。
【０００４】
はんだバンプを用いて回路基板に接続される半導体チップは、リード線を介して接続される場合に比べて電気配線長が短いため、信号の高速伝送特性に優れている。また、はんだバンプを半導体チップの底面全体に亘って配置可能であるので、多ピン構造に好適である。
【０００５】
図１は、従来技術の半導体装置における実装構造を説明する一部断面図である。図１のパート（Ａ）は実装前の状態を示し、パート（Ｂ）は実装後の状態を示す。なお、断面図ではすべての部品が断面として示されているが、図を見やすくするためハッチングは省略されている。
【０００６】
図１のパート（Ａ）に示すように、半導体チップ２０の底面に配置された電極には、はんだバンプ２２が設けられている。はんだバンプの材料としては、例えばＳｎ−ＰｂはんだやＳｎ−Ａｇ−Ｃｕはんだが用いられる。なお、一般のＢＧＡ型の半導体チップでは、はんだバンプの直径が６００〜７００μｍであり、はんだバンプ同士のピッチは１〜１．５ｍｍ程度のものが主流である。回路基板９０には、半導体チップ２０の電極と対応する位置に電極９３が設けられている。半導体チップ２０が回路基板９０に載せられ、リフロー工程を経ることによって、図１のパート（Ｂ）に示すような半導体装置が完成する。半導体チップおよび回路基板は、リフロー工程で加熱され膨張するが、一般に回路基板は半導体チップに比べ熱膨張率が高いため、両者の電極間には位置のずれが生じる。
【０００７】
図２は、図１に示す実装構造の一部を示す拡大断面図である。図２には、図１に示す実装構造のうち、１つのはんだとその近傍部分が示されている。
【０００８】
図２に示す半導体チップ２０の電極２１と回路基板９０の電極９３とは、はんだバンプ２２が溶融し、さらに凝固することによって形成されたはんだ２２Ａによって接合されている。この図では、半導体チップ２０の電極２１と回路基板９０の電極９３との位置のずれが強調して示されている。回路基板９０は、半導体チップ２０に比べ熱膨張率が高く、リフローはんだ接合において半導体チップ２０よりも大きく拡がる。すなわち、回路基板９０の周辺部は、半導体チップ２０に対して相対的に、中心部から周辺部に向かって矢印Ｄ１で示す向きに移動する。
【０００９】
はんだは加熱後の冷却過程で凝固するが、はんだ２２Ａの凝固点では、回路基板９０はまだ膨張したままである。したがって、はんだ２２Ａは図２に示す状態で凝固する。はんだ２２Ａが凝固した後、温度がさらに低下すると回路基板９０が収縮しようとし、常温では、電極９３がはんだ２２Ａに対し矢印Ｄ２で示す向きの力を与え続ける。このため、電極９３およびはんだ２２Ａの境界には常に応力が生じており、時間の経過や落下等の衝撃によって、接続部分に亀裂が入るおそれがあり、接続の信頼性が低下する。
【００１０】
接続部分の損傷を抑えるため、例えば、特許文献１および特許文献２には、樹脂パッケージに複数の接続用端子が所定間隔で突出して配置された半導体チップにおいて、外側に配置された接続端子の突出量を他の接続端子の突出量よりも大きくしたものが示されている。特許文献３には、電界の集中を避けるため、端が傾斜した電極を有する回路基板が示されている。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開平１０−２５６４６号公報
【特許文献２】特開２００４−１７９６０６号公報
【特許文献３】特許第３４９１４１４号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
しかしながら、特許文献１および２に示されている、接続端子同士の突出量を変えた半導体チップや電極の端を傾斜させた回路基板では、接続部分における信頼性低下を十分に抑えることができない。
【００１３】
また、近年、鉛が環境に与える影響が配慮され、その使用が規制されていることから、鉛を含まない鉛フリーはんだの材料として、Ｓｎを主成分としたはんだ材料、例えば、Ｓｎ−Ａｇ−Ｃｕ等からなるはんだ材料の使用が進められてきている。このようなはんだ材料は、従来のＳｎ−Ｐｂ共晶はんだの融点である１８３℃より４０℃程度高い２１７℃の融点を有しており、半導体チップの回路基板への実装に用いた場合、以下に挙げるような問題がある。
【００１４】
（１）融点と室温の温度差が約２００℃となり、従来のＳｎ−Ｐｂ共晶はんだよりも４０℃以上高くなる。したがって、回路基板とパッケージとの熱膨張差に起因する変形が増大する。特に半導体チップの周縁部において変形の影響が大きく、辺の長さが３３０ｍｍを越えるような大型の半導体チップにおいて接続不良が生じやすい。
【００１５】
（２）はんだ自身の機械的性質、例えば弾性率（ヤング率）や引張強さは従来のＳｎ−Ｐｂ共晶はんだと比較して大きくなる一方、疲労寿命特性に影響する延び特性はＳｎ−Ｐｂ共晶はんだと比較して低下する。このため、はんだ接合部にかかる応力が大きくなり、接続不良が生じやすい。
【００１６】
（３）接合の際、はんだと電極の接合界面には、反応層としてのＣｕＳｎ合金が形成される。図３は、図１の電極部分のみを模式的に示す拡大断面図である。図３に示す電極９３とはんだの間の接合界面には、リフローはんだ接合の際に合金９４が膜状に形成されている。このＣｕＳｎ合金は、はんだの融点が高温であるため薄い膜状に形成される。このため、落下衝撃といった動的歪みに対して脆くなることが考えられる。
【００１７】
本発明は、上記事情に鑑み、半導体チップとの間における接触不良の発生が抑えられた信頼性の高い回路基板、半導体装置、および半導体装置の製造方法を提供することを目的とする。
【課題を解決するための手段】
【００１８】
上記目的を達成する本発明の回路基板は、縁部から延在する凹部を有する電極を備えたことを特徴とする。
【００１９】
本発明の回路基板では、電極が縁部から延在する凹部を有しているため、電極とはんだとの間における亀裂の発生および進行が抑えられる。したがって、回路基板と半導体チップとの間における接触不良の発生が抑えられる。
【００２０】
ここで、上記本発明の回路基板において、上記凹部は、上記回路基板の周縁に向けて設けられていることが好ましい。
【００２１】
回路基板のうち半導体チップが実装される部分は、リフローはんだ接合による熱膨張の後、半導体チップに対し相対的に、実装部分の中央に向かって収縮する。凹部が回路基板の周縁に向けて設けらることによって、電極とはんだとの間における亀裂の発生および進行がさらに抑えられる。
【００２２】
また、上記本発明の回路基板において、上記電極は、上記回路基板の周縁領域に配置されたことが好ましい。
【００２３】
電極とはんだとの間に生じる応力は、回路基板の周縁領域に配置された電極ほど大きい。凹部を有する電極が周縁領域に配列されることで、特に周縁領域の電極について発生しやすい亀裂の発生および進行が抑えられる。
【００２４】
また、上記本発明の回路基板において、上記電極の少なくとも１部は、上記電極材料との合金層からなることが好ましい。
【００２５】
電極とはんだの接合界面には、リフローはんだ接合によって電極の材料を含む合金が形成されるが、この合金と同じ材料の合金層をはんだ溶接面に予め形成することで、接合界面の合金材料部分を厚くすることができる。これによって、合金の部分に応力が集中するのを避け、亀裂の発生および進行がさらに抑えることができる。
【００２６】
また、上記本発明の回路基板において、上記電極は複数配置され、上記回路基板の内側に配置される上記電極の凹部の深さに比して、周縁側に配置された上記電極の凹部の深さの方が大きいことが好ましい。
【００２７】
また、上記本発明の回路基板において、上記電極は、上記凹部の底面に位置する第１の電極領域と、
この底面より高い位置にある第２の電極領域と、
上記第１の電極領域と上記第２の電極領域との間に形成された段差と、を有し、
上記段差は、上記電極の一方の縁部から他方の縁部まで連続していることが好ましい。
【００２８】
また、上記目的を達成する本発明の半導体装置のうち第１の半導体装置は、半導体チップと、
第１の電極と、上記第１の電極表面に比して、大きな凹部を表面に有する第２の電極と、を備えた回路基板と、
上記第１の電極及び上記第２の電極と上記半導体チップとを接合する接合部と、を有することを特徴とする。
【００２９】
また、上記目的を達成する本発明の半導体装置のうち第２の半導体装置は、
半導体チップと、
縁部から延在する凹部を有する第２の電極を備えた回路基板と、
上記半導体チップと上記第２の電極とを接合する接合部と、を有することが好ましい。
【００３０】
ここで、上記本発明の半導体装置のうち第２の半導体装置において、上記第２の電極は、上記回路基板の周縁領域に配置されたことが好ましい。
【００３１】
また、上記目的を達成する本発明の半導体装置の製造方法は、半導体チップおよび回路基板を備えた半導体装置の製造方法であって、
上記回路基板に縁部から延在する凹部を有する電極を設け、
上記半導体チップと上記電極とを接合部によって接合することを特徴とする。
【発明の効果】
【００３２】
以上説明したように、本発明によれば、半導体チップとの間における接触不良の発生が抑えられた信頼性の高い回路基板、半導体装置、および半導体装置の製造方法が実現する。
【図面の簡単な説明】
【００３３】
【図１】従来技術の半導体装置における実装構造を説明する一部断面図である。
【図２】図１に示す実装構造の一部を示す拡大断面図である。
【図３】図１の電極部分のみを模式的に示す拡大断面図である。
【図４】本発明の回路基板の第１実施形態の外観を示す平面図である。
【図５】図４に示す回路基板の角部分を拡大して示す拡大平面図である。
【図６】図４に示す回路基板のＡ−Ａ線断面図である。
【図７】図４に示す回路基板を備えた半導体装置における実装構造を示す一部断面図である。
【図８】図７に示す実装構造のうちアンカー電極１３Ａ＿５の部分を示す拡大断面図である。
【図９】半導体装置の実装構造のシミュレーションモデルを示す図である。
【図１０】シミュレーションに用いた回路基板のモデルを示す図である。
【図１１】参考モデルの配列を示す図である。
【図１２】回路基板の製造プロセスを説明する一部断面図である。
【図１３】回路基板の製造過程を説明する一部平面図である。
【図１４】本発明の回路基板の第２実施形態を示す一部断面図である。
【図１５】図１４に示す回路基板に半導体チップが実装され、半導体装置が完成した状態を示す一部断面図である。
【図１６】図１４に示す回路基板のアンカー電極にＣｕＳｎ合金層を予め形成するプロセスを説明する一部断面図である。
【図１７】図１６とは異なる処理でアンカー電極にＣｕＳｎ合金層を予め形成するプロセスを説明する一部断面図である。
【図１８】本発明の第３実施形態の回路基板を示す部分断面図である。
【図１９】本発明の第４実施形態の回路基板を示す部分断面図である。
【図２０】本発明の第５実施形態の回路基板を示す部分断面図である。
【図２１】本発明の第６実施形態の回路基板を示す部分断面図である。
【発明を実施するための形態】
【００３４】
図４は、本発明の回路基板の第１実施形態の外観を示す平面図である。また、図５は、図４に示す回路基板の角部分を拡大して示す拡大平面図であり、図６は、図４に示す回路基板のＡ−Ａ線断面図である。
【００３５】
図４〜図６に示す回路基板１０は、図６に示すように基板本体１１、絶縁性の樹脂からなるソルダーレジスト１２、および、半導体チップと電気的に結合するための、銅（Ｃｕ）からなる電極１３を有している。ソルダーレジスト１２および電極１３は、基板本体１１の表面に形成されている。なお、基板本体１１の内部にも銅等の金属からなる配線が各電極１３に続いて設けられているが、図示は省略する。
【００３６】
回路基板１０のチップ実装領域１５には、ＢＧＡタイプの半導体チップ２０がはんだ付けによって表面実装される。図４に示すように、回路基板１０の電極１３は、チップ実装領域１５に、半導体チップ２０の電極２１に対応してマトリクス状に配列されている。本実施形態では、各電極１３の上面は円形に露出しており、この露出部分がはんだが溶着する溶着面Ｆとなっている。マトリクス状に配列された電極１３のうち、外周側である周縁領域に配列された電極１３Ａの溶着面Ｆには段部Ｈおよび凹部Ｌが形成されており、段部Ｈが凹部Ｌよりも高い。この一方、電極１３Ａに取り囲まれて内側に配列された電極１３Ｂは、はんだ溶着面Ｆが平坦に形成されており凹部を有しない。電極１３Ｂの電極表面である溶着面Ｆに比して、凹部が形成された電極１３Ａをアンカー電極１３Ａと称する。アンカー電極１３Ａが、本発明の回路基板にいう電極および本発明の半導体装置にいう第２の電極の一例に相当し、配列された電極１３のうちアンカー電極１３Ａを除いた電極１３Ｂが、本発明の半導体装置にいう第１の電極の一例に相当する。
【００３７】
各アンカー電極１３Ａの段部Ｈおよび凹部Ｌは、円形に露出した円周部分にあたる縁部Ｅに接する位置に設けられている。より詳細には、各アンカー電極１３Ａの段部Ｈは、図５に示すように、アンカー電極１３Ａの縁部Ｅから延在しており、実装領域における中央１５ｃ（図４参照）寄りの側に設けられている。また、凹部Ｌは、アンカー電極１３Ａの縁部Ｅから延在しており、回路基板１０の実装領域における周縁に向けて設けられている。アンカー電極１３Ａの溶着面Ｆのうち凹部Ｌの底面の位置にある部分を第１の電極領域と称し、凹部Ｌの底面より高い位置の部分、すなわち段部Ｈの部分を第２の電極領域と称する。
第１の電極領域および第２の電極領域は、凹部Ｌおよび段部Ｈと一体であるため、同じ符号ＬおよびＨを付して説明を続ける。第１の電極領域Ｌと第２の電極領域Ｈとの間には、立壁Ｓが形成されている。立壁Ｓは、図５によりよく示すように、はんだ溶着面の縁部Ｅの一部から他の一部まで連続して延びている。立壁Ｓは、本発明にいう段差の一例に相当する
図７は、図４〜図６に示す回路基板を備えた半導体装置の実装構造を示す一部断面図である。図７のパート（Ａ）は実装前の状態を示し、パート（Ｂ）は実装後の状態を示す。なお、図７に示す半導体チップ２０は、図１を参照して説明したものと同一の構造を有しているので、同一の符号を付し詳細な説明は省略する。
【００３８】
本発明の一実施形態である半導体装置１００は、半導体チップ２０が回路基板１０に載せられ、図７のパート（Ｂ）に示すようにリフロー工程ではんだ接合されることによって完成する。はんだ２２Ａが、電極１３Ｂおよびアンカー電極１３Ａと半導体チップ２０とを接合している。はんだ２２Ａは本発明にいう接合部の一例に相当する。
【００３９】
回路基板１０は、半導体チップ２０よりも熱膨張率が高く、リフローはんだ接合において半導体チップ２０よりも拡がった状態ではんだ接続される。このため、はんだ２２Ａが凝固した後、回路基板の温度が低下すると回路基板が収縮しようとし、電極からはんだに対して矢印Ｄ１２で示す向きの力が加えられる。
【００４０】
図８は、図７に示す実装構造のうちアンカー電極１３Ａ＿５の部分を示す拡大断面図である。
【００４１】
上述したように回路基板１０が収縮することによって、アンカー電極１３Ａ＿５からは、はんだ２２Ａに対して矢印Ｄ２で示す向きの力が加えれられるが、本実施形態の回路基板１０によれば、アンカー電極１３Ａ＿５とはんだ２２Ａの間に亀裂が入りにくく、また進行しにくい。この理由としては、段部Ｈと凹部Ｌとの間に立壁Ｓが設けられた分、はんだ２２Ａが融着する面積が拡大しており、応力が分散していること、また、融着面が複雑化しており結合が密になっていることが考えられる。また、立壁Ｓは、矢印Ｄ２で示す向きの力を垂直に近い角度で受けるので、剪断力ではなく引張り力が働く。このため、亀裂が入りにくく、また入った亀裂が進行しにくいと考えられる。また、上述した熱膨張率の差によって生じる応力は、周縁領域に配置された電極ほど大きいが、本実施形態の回路基板１０によれば、周縁領域に配置された電極をアンカー電極とすることによって応力が効率的に低減される
なおここでは、アンカー電極１３Ａがマトリクス状に配列された電極１３のうち外側に１列に配列された形態を説明したが、本発明の回路基板では、アンカー電極が１列に限られず、複数列配列されたものであってもよい。
【００４２】
続いて、半導体装置の実装構造についてシミュレーションモデルを作成し、応力をシミュレーションによって求めた結果について説明する。
【００４３】
図９は、半導体装置の実装構造のシミュレーションモデルを示す図である。図１０は、シミュレーションに用いた回路基板におけるアンカー電極の配列を示す図である。
【００４４】
図９に示す半導体装置のシミュレーションモデルは、回路基板に半導体チップがはんだ付けされた実装構造を３次元モデルとして表している。シミュレーションでは、はんだリフロー工程の後、はんだが凝固した状態から温度がさらに低下した想定で半導体チップよりも回路基板を大きく収縮させた場合に、回路基板上に配置された電極のそれぞれをさらに細分化した各点における応力の分布を求めた。なお、シミュレーションの対象となる実装構造、すなわち回路基板および半導体チップは、回路基板に沿った前後方向および左右方向で対称形となっているため、実装構造の４分の１の領域についてシミュレーションを行った。
【００４５】
回路基板のシミュレーションモデルとしては、アンカー電極の分布が互いに異なる５種類のモデル２１０，２２０，２３０，２４０，２５０を作成した。第１のモデル（Ｍｏｄｅｌ−１）２１０ではアンカー電極２１３Ａが周縁領域に１列に配置されており、第２のモデル（Ｍｏｄｅｌ−２）２２０ではアンカー電極２２３Ａが周縁領域に２列に配置されており、第３のモデル（Ｍｏｄｅｌ−３）２３０ではアンカー電極２３３Ａが周縁領域に３列に配置されており、第４のモデル（Ｍｏｄｅｌ−４）２４０ではアンカー電極２４３Ａが周縁領域に４列に配置されており、第５のモデル（Ｍｏｄｅｌ−５）２５０ではアンカー電極２５３Ａが周縁領域に５列に配置されている。なお、アンカー電極を含むすべての電極は、直径が０．７ｍｍであり、２ｍｍピッチで配列されている。また、参考モデルとして、図１１に示す、アンカー電極が設けられていない参考モデル（Ｒｅｆｅｒｅｎｃｅ）２６０も作成した。
【００４６】
図１０および図１１には、各モデルについてシミュレーション結果として得られた応力のうち最大応力の値が併記した。このシミュレーションの結果、最大応力は、特にアンカー電極の凹部Ｌにおいて生じていることが確認された。また、最大応力は、アンカー電極が設けられていない参照モデル２６０の場合に２２６ＭＰａであるのに対し、アンカー電極２１３Ａ〜２５３Ａが設けられたモデル２１０〜２５０最大応力は、アンカー電極の列が１列から５列まで増加するのに応じて、それぞれ２２３ＭＰａ、２１８ＭＰａ、２１０ＭＰａ、２０６ＭＰａ、そして２００ＭＰａと減少していることが確認された。このように、凹部が形成されたアンカー電極によって応力が緩和されることが確認された。
【００４７】
続いて、半導体装置の製造方法を説明する。図７のパート（Ｂ）に示す半導体装置１００は、まず、回路基板１０にアンカー電極１３Ａおよびその他の電極１３Ｂを形成し、次に、半導体チップ２０と電極１３Ａ，１３Ｂとをはんだ２２Ａによって接合することによって製造される。回路基板にアンカー電極を形成する製造方法を説明する。
【００４８】
図１２は、回路基板の製造プロセスを説明する一部断面図である。図１２には、回路基板に電極を形成する過程がパート（Ａ）からパート（Ｆ）まで順に示されている。また、図１３は、回路基板の製造過程を説明する一部平面図である。図１３における（Ｂ）、（Ｄ）、（Ｅ）および（Ｆ）の各パートは、それぞれ、図１２の（Ｂ）、（Ｄ）、（Ｅ）および（Ｆ）に対応する。ここでは、図１０に第３のモデルとして示したような、外側に３列にアンカー電極が配列された回路基板について説明する。図１３には、３列にアンカー電極が配列された回路基板の角部分が示されている。
【００４９】
回路基板を製造するには、まず、一部が電極となる銅（Ｃｕ）からなる配線パターン３１２が表面に形成された基板本体３１１を用意し、図１２のパート（Ａ）に示すソルダーレジストコーティング工程で、基板本体３１１の表面に、ソルダーレジスト３１３をコーティングする。次に、図１２および図１３のパート（Ｂ）に示すパターンエッチング工程で、ソルダーレジスト３１３にエッチングによって、電極の形状に穴３１３ａを形成する。次に、図１２のパート（Ｃ）に示すレジストコーティング工程で、基板本体３１１のソルダーレジスト３１３の層のさらに上にレジスト３１４をコーティングする。次に、図１２および図１３のパート（Ｄ）に示すエッチング工程で、エッチングによってレジスト３１４に、アンカー電極の段部に対応する形状の穴３１４ａを形成する。穴３１４ａの底部には、銅の配線パターン３１２が露出している。次に、図１２および図１３のパート（Ｅ）に示すめっき工程で電解銅めっきを行う。これによって、配線パターン３１２のうち、穴３１４ａの底部に銅めっき層３１５が堆積する。銅めっき層３１５は、配線パターン３１２と同様の銅材料からなり、配線パターン３１２と一体化する。
【００５０】
次に、図１２および図１３のパート（Ｆ）に示すレジスト除去工程で、レジスト３１４を除去すると、基板本体３１１の上にアンカー電極３１６が設けられた回路基板３１０が完成する。このアンカー電極３１６には、縁部から延在する凹部Ｌが形成されている。
【００５１】
アンカー電極３１６以外の電極については、図に示さなかったが、図１３のパート（Ｄ）に示すエッチング工程で穴を形成しないことにより、アンカー電極３１６における凹部Ｌと同じ高さに形成される。なお、アンカー電極３１６以外の電極については、図１３のパート（Ｄ）に示すエッチング工程で、電極の全体に亘る穴を形成し、パート（Ｅ）のめっき工程で銅めっきすることによって、アンカー電極３１６における段部Ｈと同じ高さに形成することも可能である。
【００５２】
このようにして、図１０のモデルおよび図４に示した、アンカー電極を備えた回路基板を製造することができる。
【００５３】
続いて、本発明の第２実施形態について説明する。以下の第２実施形態の説明にあたっては、これまで説明してきた実施形態との相違点について説明する。
【００５４】
図１４は、本発明の回路基板の第２実施形態を示す一部断面図である。
【００５５】
図１４に示す回路基板４０は、アンカー電極４３Ａの一部が合金層４７からなる点が、図６に示す第１実施形態の回路基板と異なる。合金層４７は、アンカー電極４３Ａのはんだ溶着面Ｆに形成されている。なお、本実施形態では、アンカー電極４３Ａ以外の電極４３Ｂのはんだ溶着面Ｆにも合金層４７が形成されている。合金層４７は、アンカー電極４３ＡにＳｎ−Ａｇ−Ｃｕはんだ溶着することで界面に形成される合金と同じ材料で形成される。より詳細には、合金層４７は、アンカー電極４３Ａの材料である銅Ｃｕと、Ｓｎ−Ａｇ−Ｃｕはんだの一部である錫ＳｎとからなるＣｕＳｎ合金で形成されている。
【００５６】
図１５は、図１４に示す回路基板に半導体チップが実装され、半導体装置が完成した状態を示す一部断面図である。
【００５７】
図１５に示す半導体装置４００では、アンカー電極４３Ａに予めＣｕＳｎ合金層４７が形成される。このため、ＣｕＳｎ合金層を、図３で示した、リフローはんだ接合時に形成される膜状のＣｕＳｎ合金よりも厚く形成することが可能となる。
【００５８】
半導体装置４００では、アンカー電極４３Ａのはんだとの接合部分は、Ｃｕ／ＣｕＳｎ合金／Ｓｎ−Ａｇ−Ｃｕからなる３種類の金属で構成されている。これら３種類の金属の機械的性質である弾性率の間には、Ｃｕ＞ＣｕＳｎ＞Ｓｎ−Ａｇ−Ｃｕの関係がある。Ｃｕの弾性率はＣｕＳｎの約２倍であり、ＣｕＳｎの弾性率はＳｎ−Ａｇ−Ｃｕ約２倍であり、Ｃｕの弾性率はＳｎ−Ａｇ−Ｃｕ約４倍となっている。
【００５９】
半導体装置４００において、膨張後の収縮により生じる応力や、落下等による衝撃の力は、機械的性質の異なる部分のうち薄い部分に集中する。
【００６０】
図３を参照して説明したように、はんだ接合において、銅からなる電極にＳｎ−Ａｇ−Ｃｕはんだが融着するときには、電極にＣｕＳｎ合金層を予め形成しなくとも、電極とはんだの間にＣｕＳｎ合金が形成される。しかし、Ｓｎ−Ａｇ−Ｃｕはんだの融点は高いためＣｕＳｎ合金は薄いものとなってしまう。これに対し、図１５に示す半導体装置４００では、アンカー電極４３Ａに予めＣｕＳｎ合金層４７が形成されており、電極のＣｕと、Ｓｎ−Ａｇ−Ｃｕはんだの間のＣｕＳｎ合金層を厚くすることができる。これにより、ＣｕＳｎ合金層内での膨張後の収縮による応力や落下等による衝撃の力が減少する。したがって、亀裂の発生や進行を抑えることができる。
【００６１】
図１６は、図１４に示す回路基板のアンカー電極にＣｕＳｎ合金層を予め形成するプロセスを説明する一部断面図である。図１６には、アンカー電極にＣｕＳｎ合金層を予め形成するプロセスが、パート（Ａ）からパート（Ｃ）まで順に示されている。
【００６２】
アンカー電極にＣｕＳｎ合金層を形成するには、まず、図１６のパート（Ａ）に示すように基板本体４１上にアンカー電極４３Ａを形成し、次に、パート（Ｂ）に示すようにアンカー電極４３Ａの頂部にＳｎまたはＣｕＳｎのペースト４７Ｐを塗布する。ペースト４７Ｐを塗布する工程には、図示しないレジスト形成、スクリーン印刷、およびレジスト剥離の各工程が含まれている。次に、パート（Ｃ）に示すように熱処理を行うことによってＣｕ６Ｓｎ５合金層が形成される。なお、図１６のパート（Ｂ）に示すペーストの塗布とは異なる処理によってＳｎを付着することができる。
【００６３】
図１７は、図１６とは異なる処理でアンカー電極にＣｕＳｎ合金層を予め形成するプロセスを説明する一部断面図である。
【００６４】
図１７の方法では、パート（Ａ）に示すように基板本体４１上にアンカー電極４３Ａを形成した後、パート（Ｂ）に示すように、電解めっきによってアンカー電極４３Ａの頂部にＳｎの層４７Ｑを形成する。電解めっきの工程には、図示しないめっきシード層形成、レジストの塗布・パターン形成、めっき、レジスト剥離、およびめっきシード層剥離の各工程が含まれている。最後に、パート（Ｃ）に示すように熱処理を行うことによって、Ｃｕ６Ｓｎ５合金層が形成される。
【００６５】
ここで、第２実施形態で説明した構造を有する回路基板を作成し、この回路基板に半導体チップが実装された半導体装置の接続信頼性試験を行った。
【００６６】
まず、回路基板に、図１２を参照して説明した製造方法でアンカー電極を形成した。より詳細には、基板本体４１上に形成された銅箔の上に、膜厚３０〜５０μｍ程度のソルダーレジスト形成し（図１２のパート（Ａ）参照）、パターンエッチングによってアンカー電極となる部分を除去した（図１２のパート（Ｂ）参照）。このアンカー電極となる部分の一部に、銅からなる段部を電解めっきによって形成した（図１２のパート（Ｅ）参照）。形成されたアンカー電極に、膜厚５〜７μｍ程度のＳｎ層を形成し（図１７参照）、レジストを除去した後（図１２のパート（Ｆ）参照）、２２０℃の窒素雰囲気中にて１５〜２０時間の熱処理を施した。このようにして、アンカー電極に段部および合金層が形成された回路基板を作成した。
【００６７】
次に、作成した回路基板にＲＭタイプのフラックスを塗布した後、Ｓｎ−３．０Ａｇ−０．５Ｃｕのはんだボール（凝固点２１７℃）が設けられた半導体チップを、はんだボールが電極に合うよう位置合わせして載せ、コンベア炉の窒素雰囲気中ではんだリフロー接合を行った。はんだリフローの条件は、はんだの凝固点である２１７℃以上２５０℃以下で２分とした。このようにして、回路基板に半導体チップが実装された半導体装置の試料を作成した。また、この試料とは別に、段部も合金層も形成されていない電極が配置された回路基板に半導体チップを実装し、参考例の半導体装置を作成した。
【００６８】
作成した試料の半導体装置と参考例の半導体装置とを対象として、２種類の信頼性試験を行った。第１の試験は温度サイクル試験であり、−５５℃（３０分）と１２５℃（３０分）とからなる温度サイクルを５００サイクル繰り返した後、回路基板の電極と半導体チップの電極の間における電気抵抗が上昇したか否かを測定する。第２の試験は落下衝撃試験であり、高さ１０ｃｍからの自由落下による衝撃付与を２００回繰り返した後、電気抵抗が上昇したか否かを測定する。
【００６９】
第１の試験の結果、参考例の半導体装置は２０台中７台について抵抗が上昇した。一方、本発明の実施例である半導体装置の試料について抵抗が上昇したものは２０台中に０台であった。また、第２の試験の結果、参考例の半導体装置は２０台中１５台について抵抗が上昇した。一方、本発明の実施例である半導体装置の試料について抵抗が上昇したものは２０台中に０台であった。
【００７０】
このようにして、実施例の回路基板を備えた半導体装置は、信頼性の低下が抑えられることが確認された。
【００７１】
続いて、本発明の第３実施形態について説明する。以下の第３実施形態の説明にあたっては、これまで説明してきた実施形態との相違点について説明する。
【００７２】
図１８は、本発明の第３実施形態の回路基板を示す部分断面図である。図１８には、回路基板のうち、１つのアンカー電極の近傍部分が示されている。
【００７３】
図１８に示す回路基板５０において、アンカー電極５３Ａの段部Ｈは、ＣｕＳｎ合金層が積層されることによって、凹部Ｌよりも高く形成されている点が他の実施形態と異なる。すなわち、回路基板５０では、ＣｕＳｎ合金層の積層によって、ＣｕＳｎ合金層の積層されない部分が凹部Ｌとなる。回路基板５０の製造では、基板本体５１上にＣｕからなる電極を形成し、このれらの電極のうちアンカー電極５３Ａとするものの頂部の一部にＣｕＳｎ合金層を積層する。段部ＨはＣｕＳｎ合金層の分凹部Ｌよりも高く、凹部ＬはＣｕＳｎ合金層の分段部Ｈよりも低い。回路基板５０の製造では、厚いＣｕＳｎ合金層の形成を段部Ｈの形成と兼用することができるので、回路基板の製造が簡単になる。
【００７４】
続いて、本発明の第４実施形態について説明する。以下の第４実施形態の説明にあたっては、これまで説明してきた実施形態との相違点について説明する。
【００７５】
図１９は、本発明の第４実施形態の回路基板を示す部分断面図である。図１９には、回路基板のうち、１つのアンカー電極近傍部分がはんだとともに示されている。なお、はんだは模式的に示されている。
【００７６】
図１９に示す回路基板６０は、第１の電極領域Ｌと第２の電極領域Ｈとが、平面視で互いに重なる形状に形成されている。より詳細には、アンカー電極６３Ａのはんだ溶着面Ｆにおける段部Ｈと残りの凹部Ｌとの境に形成された立壁Ｓが、段部Ｈからオーバーハング状にせり出し、鋭角に立設した形状を有している。
【００７７】
続いて、本発明の第５実施形態について説明する。以下の第５実施形態の説明にあたっては、これまで説明してきた実施形態との相違点について説明する。
【００７８】
図２０は、本発明の第５実施形態の回路基板を示す部分断面図である。図２０には、回路基板のうち、１つのアンカー電極近傍部分がはんだとともに示されている。なお、はんだは模式的に示されている。
【００７９】
図２０に示す回路基板７０は、アンカー電極７３Ａに複数の凹部Ｌ，Ｌ’が形成されている。より詳細には凹部Ｌ内にさらに凹部Ｌ’が形成されている。凹部内にさらに凹部が形成されたことにより、応力分散の効果が高まる。
【００８０】
図２０に示すアンカー電極７３Ａは、上述した製造方法で凹部Ｌとなる部分を形成し、より狭い範囲に対して凹部Ｌと同様の方法を繰り返して段部Ｈを形成することによって作成することができる。
【００８１】
続いて、本発明の第６実施形態について説明する。以下の第６実施形態の説明にあたっては、これまで説明してきた実施形態との相違点について説明する。
【００８２】
図２１は、本発明の第６実施形態の回路基板を示す部分断面図である。図２１には、４つのアンカー電極８３Ａ＿１，８３Ａ＿２，８３Ａ＿３，８３Ａ＿４とアンカー電極以外の電極８３Ｂとを含んだ回路基板の断面が示されている。
【００８３】
図２１に示す回路基板８０は、アンカー電極８３Ａ＿１，８３Ａ＿２，８３Ａ＿３，８３Ａ＿４にそれぞれ形成された凹部Ｌ１，Ｌ２，Ｌ３，Ｌ４の深さが互いに異なり、この深さは周縁側に配置されたアンカー電極ほど大きい。このため、アンカー電極８３Ａ＿１，８３Ａ＿２，８３Ａ＿３，８３Ａ＿４にそれぞれ形成された段部Ｈ１，Ｈ２，Ｈ３，Ｈ４と、これら段部のそれぞれに隣接した凹部Ｌ１，Ｌ２，Ｌ３，Ｌ４との境に形成された立壁Ｓ１，Ｓ２，Ｓ３，Ｓ４の高さが互いに異なっており、立壁の高さは、周縁領域に配置されたアンカー電極ほど高い。図２１に示す回路基板８０は、レジストによって複数の電極のうちの一部の電極をマスクした状態で銅めっきを行い、マスクする電極を変えながら銅めっきするサイクルを繰り返すことによって製造することができる。
【００８４】
なお、ここでは、周縁領域に配置されたアンカー電極ほど凹部の高さが低くなるよう形成された例で説明したが、本発明はこれに限られるものではなく、例えば、凹部の高さを一定とし、周縁領域に配置されたアンカー電極ほど段部が高くなるよう形成されたものであってもよい。
【００８５】
また、上述した実施形態では、本発明の電極の材料として、銅の例で説明したが、本発明はこれに限られるものではなく、例えば、アルミニウム等銅以外の金属であってもよい。
【００８６】
また、上述した実施形態では、はんだバンプの材料として、Ｓｎを含むはんだ材料の例で説明したが、本発明はこれに限られるものではなく、例えば、はんだバンプの材料としてはＳｎの代わりに、Ｂｉ，Ｉｎ，Ｚｎ，Ａｇ，Ｓｂ，Ｃｕを含むもの、または、Ｓｎに加えてＢｉ，Ｉｎ，Ｚｎ，Ａｇ，Ｓｂ，Ｃｕを含むものであってもよい。
【００８７】
また、上述した実施形態では、アンカー電極以外の電極とアンカー電極の双方が形成された回路基板の例を説明したが、本発明はこれに限られるものではない。本発明は、電極の少なくとも一部がアンカー電極であればよく、例えば、電極はすべてアンカー電極であってもよい。
【００８８】
以下、本発明の種々の形態について付記する。
【００８９】
（付記１）
縁部から延在する凹部を有する電極を備えたことを特徴とする回路基板。
【００９０】
（付記２）
前記凹部は、前記回路基板の周縁に向けて設けられていることを特徴とする付記１に記載の回路基板。
【００９１】
（付記３）
前記電極は、前記回路基板の周縁領域に配置されたことを特徴とする付記１又は２に記載の回路基板。
【００９２】
（付記４）
前記電極の少なくとも１部は、前記電極材料との合金層からなることを特徴とする付記１から３のいずれか１項に記載の回路基板。
【００９３】
（付記５）
前記合金層により前記凹部が形成されていることを特徴とする付記４に記載の回路基板。
【００９４】
（付記６）
前記凹部は、複数形成されていることを特徴とする付記１から５のいずれか１項に記載の回路基板。
【００９５】
（付記７）
前記凹部の深さの異なる前記電極が、前記回路基板上に複数配置されていることを特徴とする付記１から６のいずれか１項に記載の回路基板。
【００９６】
（付記８）
前記回路基板の内側に配置される前記電極の凹部の深さに比して、周縁側に配置された前記電極の凹部の深さの方が大きいことを特徴とする付記７に記載の回路基板。
【００９７】
（付記９）
前記電極は、前記凹部の底面に位置する第１の電極領域と、
該底面より高い位置にある第２の電極領域と、
前記第１の電極領域と前記第２の電極領域との間に形成された段差と、を有し、
前記段差は、前記電極の一方の縁部から他方の縁部まで連続していることを特徴とする付記１から８のいずれか１項に記載の回路基板。
【００９８】
（付記１０）
前記第１の電極領域と前記第２の電極領域とは、平面視で互いに重なることを特徴とする付記９に記載の回路基板。
【００９９】
（付記１１）
半導体チップと、
第１の電極と、前記第１の電極表面に比して、大きな凹部を表面に有する第２の電極と、を備えた回路基板と、
前記第１の電極及び前記第２の電極と前記半導体チップとを接合する接合部と、を有することを特徴とする半導体装置。
【０１００】
（付記１２）
前記第２の電極は、前記回路基板の周縁領域に配置され、
前記第１の電極は、前記周縁領域より内側に配置されたことを特徴とする付記１１に記載の半導体装置。
【０１０１】
（付記１３）
半導体チップと、
縁部から延在する凹部を有する第２の電極を備えた回路基板と、
前記半導体チップと前記第２の電極とを接合する接合部と、を有することを特徴とする半導体装置。
【０１０２】
（付記１４）
前記第２の電極は、前記回路基板の周縁領域に配置されたことを特徴とする付記１３に記載の半導体装置。
【０１０３】
（付記１５）
前記凹部は、前記回路基板の周縁に向けて設けられていることを特徴とする付記１１から１４のいずれか１項に記載の半導体装置。
【０１０４】
（付記１６）
前記第２の電極の少なくとも１部は、前記電極材料との合金層からなることを特徴とする付記１１から１５のいずれか１項に記載の半導体装置。
【０１０５】
（付記１７）
前記合金層により前記凹部が形成されていることを特徴とする付記１６に記載の半導体装置。
【０１０６】
（付記１８）
前記凹部は、複数形成されていることを特徴とする付記１１から１７のいずれか１項に記載の半導体装置。
【０１０７】
（付記１９）
前記凹部の深さの異なる前記第２の電極が、前記回路基板上に複数配置されていることを特徴とする付記１１から１８のいずれか１項に記載の半導体装置。
【０１０８】
（付記２０）
半導体チップおよび回路基板を備えた半導体装置の製造方法であって、
前記回路基板に縁部から延在する凹部を有する電極を設け、
前記半導体チップと前記電極とを接合部によって接合することを特徴とする製造方法。
【符号の説明】
【０１０９】
２０    半導体チップ
２２Ａ    はんだ（接合部）
１０，４０，５０，７０，８０，９０，３１０    回路基板
１３Ａ，４３Ａ，５３Ａ，６３Ａ，７３Ａ，３１６    アンカー電極（電極、第２の電極）
１３Ｂ    電極（第１の電極）
１５    チップ実装領域
４７    ＣｕＳｎ合金層（合金層）
１００，４００    半導体装置
Ｆ    はんだ溶着面
Ｈ，Ｈ１，Ｈ２，Ｈ３，Ｈ４    段部
Ｌ，Ｌ１，Ｌ２，Ｌ３，Ｌ４    凹部
Ｓ，Ｓ１，Ｓ２，Ｓ３，Ｓ４    立壁（段差）
【図１】
0005387616.tif 000002
【図２】
0005387616.tif 000003
【図３】
0005387616.tif 000004
【図４】
0005387616.tif 000005
【図５】
0005387616.tif 000006
【図６】
0005387616.tif 000007
【図７】
0005387616.tif 000008
【図８】
0005387616.tif 000009
【図９】
0005387616.tif 000010
【図１０】
0005387616.tif 000011
【図１１】
0005387616.tif 000012
【図１２】
0005387616.tif 000013
【図１３】
0005387616.tif 000014
【図１４】
0005387616.tif 000015
【図１５】
0005387616.tif 000016
【図１６】
0005387616.tif 000017
【図１７】
0005387616.tif 000018
【図１８】
0005387616.tif 000019
【図１９】
0005387616.tif 000020
【図２０】
0005387616.tif 000021
【図２１】
0005387616.tif 000022