(57)【特許請求の範囲】
【請求項１】
プロセッサチップと、
前記プロセッサチップに複数のバンプを介して積層され、複数のメモリセル部及び前記複数のメモリセル部間に配置されるメモリロジック部を有するメモリチップと、
を具備し、
前記複数のバンプは、前記メモリロジック部に配置され、
制御信号は、前記複数のバンプのうち、前記制御信号に専用の専用バンプを用いて、前記プロセッサチップ及び前記メモリチップ間で転送され、
アドレス及びデータは、前記複数のバンプのうち、前記アドレス及び前記データに共通の共通バンプを用いて、前記プロセッサチップ及び前記メモリチップ間で転送され、
前記専用バンプは、前記共通バンプよりも、前記メモリチップの中央部に近い位置に配置される
ことを特徴とする半導体装置。
【請求項２】
前記メモリロジック部は、少なくとも前記メモリチップの中央部に配置され、前記複数のメモリセル部は、前記メモリチップの中央部に対して対称的に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記メモリロジック部は、前記メモリチップの中央部で交差する第１のライン及び第２のラインからなる十字領域を備えることを特徴とする請求項２に記載の半導体装置。
【請求項４】
前記複数のメモリセル部のうちの１つは、前記メモリチップの中央部に配置され、前記メモリロジック部は、前記メモリチップの中央部に配置されるメモリセル部の周辺部に配置されることを特徴とする請求項１に記載の半導体装置。
【請求項５】
前記プロセッサチップは、第１のアドレスバスと、第１のデータバスと、前記第１のアドレスバス及び前記第１のデータバスのいずれか一方を選択する第１のマルチプレクサとを含み、
前記メモリチップは、第２のアドレスバスと、第２のデータバスと、前記第２のアドレスバス及び前記第２のデータバスのいずれか一方を選択する第２のマルチプレクサとを含み、
前記共通バンプは、前記第１のマルチプレクサにより選択されたバスと前記第２のマルチプレクサにより選択されたバスとを接続する
ことを特徴とする請求項１に記載の半導体装置。
【請求項６】
前記プロセッサチップは、第１の制御信号線を含み、
前記メモリチップは、第２の制御信号線を含み、
前記専用バンプは、前記第１の制御信号線と前記第２の制御信号線とを接続する
ことを特徴とする請求項１に記載の半導体装置。
【請求項７】
前記複数のバンプの少なくとも１つに接続され、前記メモリチップの半導体基板を貫通する貫通電極をさらに具備することを特徴とする請求項１乃至６のいずれか１項に記載の半導体装置。
【請求項８】
前記第１のマルチプレクサ及び前記第２のマルチプレクサの各々は、前記メモリチップの読み出し動作中に、アドレスバスからデータバスに切り替えることを特徴とする請求項５に記載の半導体装置。
【請求項９】
前記第１のマルチプレクサ及び前記第２のマルチプレクサの各々は、前記メモリチップの読み出し動作又は書き込み動作が終了した後に、データバスからアドレスバスに切り替えることを特徴とする請求項５に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置に関する。
【背景技術】
【０００２】
ＬＳＩのスケーリングによる性能向上は、世代が進むにつれて困難さが増している。また、ＬＳＩの微細に伴い、製造コストの急増も大きな課題となっている。そのような状況において、マイクロバンプやＴＳＶ（Through Silicon Via）等のチップ間電極を用い、半導体チップを積層することで、ＬＳＩの性能向上を図るという動きが活発になってきている。中でも、プロセッサチップ上にメモリチップを積層する構造が有望と考えられ、開発が進められている。
【０００３】
プロセッサチップ及びメモリチップ間でデータの転送を行う場合、プロセッサチップのバスからメモリチップのバスに、チップ間電極を介して、制御信号、アドレス、及び入出力データ等を転送する必要がある。すなわち、制御信号、アドレス信号、及びデータ信号などの信号数に応じた複数のチップ間電極が必要になる。電極ピッチはバスの配線ピッチに比べて１００〜１０００倍程度になることが一般的である。
【０００４】
従って、プロセッサチップ及びメモリチップを積層する場合、信号数に応じた多数の電極を使用するために、チップ面積が増大してしまうという問題がある。さらに、バスとチップ間電極とを接続するために、長い引き回し配線が必要になり、この長い引き回し配線のために、信号遅延及び消費電力が増大してしまうという問題がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−１７０４５９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
実施形態は、チップ面積が縮小でき、かつ信号遅延及び消費電力が低減できる半導体装置を提供する。
【課題を解決するための手段】
【０００７】
実施形態に係わる半導体装置は、プロセッサチップと、前記プロセッサチップに複数のバンプを介して積層され、複数のメモリセル部及び前記複数のメモリセル部間に配置されるメモリロジック部を有するメモリチップと、を具備する。前記複数のバンプは、前記メモリロジック部に配置される。制御信号は、前記複数のバンプのうち、前記制御信号に専用の専用バンプを用いて、前記プロセッサチップ及び前記メモリチップ間で転送される。アドレス及びデータは、前記複数のバンプのうち、前記アドレス及び前記データに共通の共通バンプを用いて、前記プロセッサチップ及び前記メモリチップ間で転送される。前記専用バンプは、前記共通バンプよりも、前記メモリチップの中央部に近い位置に配置される。
【図面の簡単な説明】
【０００８】
【図１】本実施形態に係る積層半導体チップの概略図。
【図２】積層半導体チップの断面図。
【図３】他の構成例に係る積層半導体チップの断面図。
【図４】積層半導体チップの回路図。
【図５】メモリチップのレイアウト図。
【図６】メモリチップのクリティカルパスを説明する図。
【図７】他の構成例に係るメモリチップのレイアウト図。
【図８】さらに他の構成例に係るメモリチップのレイアウト図。
【図９】プロセッサチップのブロック図。
【図１０】二次キャッシュのブロック図。
【図１１】ＭＲＡＭのブロック図。
【図１２】メモリセルの回路図。
【図１３】ＭＴＪ素子の断面図。
【図１４】積層半導体チップの読み出し動作を説明するタイミングチャート。
【図１５】積層半導体チップの書き込み動作を説明するタイミングチャート。
【発明を実施するための形態】
【０００９】
以下、実施形態について図面を参照して説明する。ただし、図面は模式的または概念的なものであり、各図面の寸法および比率などは必ずしも現実のものと同一とは限らないことに留意すべきである。また、図面の相互間で同じ部分を表す場合においても、互いの寸法の関係や比率が異なって表される場合もある。特に、以下に示す幾つかの実施形態は、本発明の技術思想を具体化するための装置および方法を例示したものであって、構成部品の形状、構造、配置などによって、本発明の技術思想が特定されるものではない。なお、以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複説明は必要な場合にのみ行う。
【００１０】
［１．積層チップの構成］
図１は、本実施形態に係る積層半導体チップ１０の概略図である。積層半導体チップ１０は、半導体集積回路を構成し、また、複数の半導体チップが積層されて構成されている。本実施形態では、積層される複数の半導体チップは、プロセッサチップ１１及びメモリチップ１２を含む。プロセッサチップ１１及びメモリチップ１２の具体的な構成ついては後述する。
【００１１】
プロセッサチップ１１及びメモリチップ１２は、積層方向に延びるように形成された複数のチップ間電極１３によって電気的に接続されている。図１では、図が煩雑なるのを避けるために、積層方向に延びる１個のチップ間電極１３を例示しているが、他のチップ間電極も同様に積層方向に延在してプロセッサチップ１１及びメモリチップ１２を電気的に接続している。チップ間電極１３は、プロセッサチップ１１及びメモリチップ１２の各々に形成されたバスなどの信号線に、引き回し配線を介して電気的に接続されている。チップ間電極１３は、半導体チップを貫通する貫通電極（ＴＳＶ：Through Silicon Via）、電極パッド、及びマイクロバンプなどから構成される。
【００１２】
図２は、積層半導体チップ１０の断面図である。半導体チップ（例えばプロセッサチップ）１１は、半導体基板１１−１と、半導体基板１１−１上に設けられた多層配線層１１−２と、多層配線層１１−２上に設けられた複数の電極パッド１１−３とを備えている。同様に、半導体チップ（例えばメモリチップ）１２は、半導体基板１２−１と、半導体基板１２−１上に設けられた多層配線層１２−２と、多層配線層１２−２上に設けられた複数の電極パッド１２−３とを備えている。また、半導体基板１２−１及び多層配線層１２−２内には、これらを貫通するようにして貫通電極１４が設けられ、この貫通電極１４は、半導体基板１２−１の表面側の電極パッド１２−３と、半導体基板１２−１の裏面側の電極パッド（図示せず）とを電気的に接続している。
【００１３】
電極パッド１１−３と貫通電極１４との間には、導電性のマイクロバンプ１５が設けられ、プロセッサチップ１１とメモリチップ１２とは、複数のマイクロバンプ１５によって電気的に接続されている。図１のチップ間電極１３は、図２の貫通電極１４、マイクロバンプ１５、及び電極パッド１１−３、１２−３から構成される。なお、図２示すように、メモリチップ１２上には、例えばさらに別の半導体チップ（例えばメモリチップ）１２が積層されている。積層される半導体チップの数については、任意に設定可能である。
【００１４】
なお、ＴＳＶ（貫通電極）の製造方法によって、ＴＳＶの形状が異なってくる。Via-MiddleタイプのＴＳＶの場合、ＴＳＶは半導体基板（シリコン基板）を貫通しているが、配線層は貫通していない。そのため、ＴＳＶを形成する領域には、トランジスタは配置できないが、配線は配置可能である。Via-LastタイプのＴＳＶの場合、ＴＳＶが半導体基板及び配線層を貫通している。そのため、ＴＳＶを形成する領域には、トランジスタ及び配線を配置することができない。
【００１５】
また、２つの半導体チップをフリップチップ接続するようにして積層半導体チップ１０を構成してもよい。図３は、他の構成例に係る積層半導体チップ１０の断面図である。
【００１６】
図３に示すように、プロセッサチップ１１の表面（多層配線層１１−２が形成された面）とメモリチップ１２の表面（多層配線層１２−２が形成された面）とが向き合うように配置され、メモリチップ１２は、複数のマイクロバンプ１５を介してプロセッサチップ１１上に実装（マウント）されている。各マイクロバンプ１５は、プロセッサチップ１１の電極パッド１１−３とメモリチップ１２の電極パッド１２−３とに電気的に接続されている。
【００１７】
図４は、積層半導体チップ１０の回路図である。図４に示すように、例えば、制御信号、アドレス、入力データ、及び出力データなどがプロセッサチップ１１とメモリチップ１２との間で転送される。
【００１８】
プロセッサチップ１１は、制御信号の転送を行うための複数の制御信号線２０、アドレスの転送を行うためのアドレスバス２１、入力データの転送を行うための入力データバス２２、出力データの転送を行うための出力データバス２３、及びマルチプレクサ２４を備えている。マルチプレクサ２４の入力端子には、アドレスバス２１、入力データバス２２、及び出力データバス２３が接続されている。マルチプレクサ２４は、選択信号に基づいて、アドレスバス２１、入力データバス２２、及び出力データバス２３のいずれかを選択する。
【００１９】
メモリチップ１２は、複数の制御信号線２５、アドレスバス２６、入力データバス２７、出力データバス２８、及びマルチプレクサ２９を備えている。マルチプレクサ２９の入力端子には、アドレスバス２６、入力データバス２７、及び出力データバス２８が接続されている。マルチプレクサ２９は、選択信号に基づいて、アドレスバス２６、入力データバス２７、及び出力データバス２８のいずれかを選択する。
【００２０】
プロセッサチップ１１内の制御信号線２０と、メモリチップ１２内の制御信号線２５とは、複数のチップ間電極１３Ａを介して電気的に接続されている。すなわち、制御信号は、専用のチップ間電極１３Ａを用いてプロセッサチップ１１及びメモリチップ１２間を転送される。プロセッサチップ１１内のマルチプレクサ２４の出力端子と、メモリチップ１２内のマルチプレクサ２９の出力端子とは、複数のチップ間電極１３Ｂを介して電気的に接続されている。マルチプレクサ２４、２９はそれぞれ、チップ間電極にどのバスを接続するか制御可能である。
【００２１】
このように、本実施形態では、制御信号は個別のチップ間電極を用いて転送され、一方、アドレス及びデータは共通のチップ間電極を用い、さらにマルチプレクサを用いてバスを切り替えることで転送される。アドレス及びデータを共通のチップ間電極を用いて転送することで、チップ間電極１３の数を大幅に低減できる。
【００２２】
図５は、メモリチップ１２のレイアウト図である。メモリチップ１２は、メモリコア１２Ａ及びメモリロジック回路１２Ｂを備えている。メモリコア１２Ａは、データを記憶するメモリセルアレイと、メモリセルアレイにデータを書き込みかつメモリセルアレイからデータを読み出す回路部分（アナログ回路から構成される）とを含む。メモリロジック回路１２Ｂは、メモリコア１２Ａの動作（書き込み動作、読み出し動作、消去動作など）を制御しかつ論理的な動作を担当する回路である。メモリロジック回路１２Ｂは、バッファ、デコーダ、及び制御回路などを含む。
【００２３】
図５に示すように、メモリロジック回路１２Ｂは、メモリチップ１２の中央部（例えば中心）で交差する十字領域に配置される。換言すると、メモリロジック回路１２Ｂは、チップの中央部で交差する第１のライン及び第２のラインからなる十字領域に配置される。第１のライン及び第２のラインが交差する部分は、メモリチップ１２の中心に限定されず、４つのメモリコア１２Ａのそれぞれのサイズに応じてメモリチップ１２の中心からずれていても構わない。
【００２４】
メモリチップ１２に設けられる複数のチップ間電極１３（チップ間電極１３Ａ、１３Ｂを含む）は、メモリロジック回路１２Ｂの十字領域内に配置される。チップ間電極１３をメモリセルアレイ内に配置すると、メモリセルの特性が変化してしまい、性能や歩留まりが低下してしまう。これは、メモリの読み出し時にアナログ的な動作が必要であるためである。このような不具合を防ぐために、チップ間電極１３をメモリロジック回路１２Ｂの十字領域内に配置している。一方、メモリロジック回路１２Ｂ内にチップ間電極１３を配置した場合、信号遅延に若干の影響が出るだけで、性能や歩留まりに与える影響は少ない。
【００２５】
また、図５に示すように、制御信号線用のチップ間電極１３Ａ（図５のハッチング付のチップ間電極）は、チップの周囲（端部）に形成されたメモリコア部分から均等な距離になるように、メモリロジック回路１２Ｂ内かつメモリチップ１２の中央部付近に配置する。これにより、信号遅延及び消費電力を低減できる。制御信号以外の配線（バスを含む）用のチップ間電極１３Ｂは、メモリロジック回路１２Ｂ内かつチップ間電極１３Ａの周囲に配置される。
【００２６】
図６は、メモリチップ１２のクリティカルパスを説明する図である。クリティカルパスとは、信号の経路で一番長いパス（経路）であり、回路の信号遅延を判定及び比較するための基準として使用される。本実施形態では、メモリチップ１２のクリティカルパスは、制御信号線用のチップ間電極をチップの端部に配置する場合に比べて、短くできる。これにより、信号遅延及び消費電力が低減できる。
【００２７】
図７は、他の構成例に係るメモリチップ１２のレイアウト図である。メモリロジック回路１２Ｂの一部がチップの辺に沿うように配置されていても構わない。換言すると、メモリロジック回路１２Ｂは、メモリチップ１２の中央部を通る第１のラインと、第１のラインと直交しかつチップの端部を通る第２のラインとからなるＴ字領域に配置される。また、制御信号線用のチップ間電極１３Ａは、メモリロジック回路１２Ｂ内かつメモリチップ１２の中央部付近に配置される。
【００２８】
図８は、さらに他の構成例に係るメモリチップ１２のレイアウト図である。メモリロジック回路１２Ｂは、メモリチップ１２を縦方向に分割する複数の第１のラインと、チップを横方向に分割する複数の第２のラインとからなる格子領域に配置されていても構わない。図８の構成例の場合も、制御信号線用のチップ間電極１３Ａは、メモリロジック回路１２Ｂ内かつメモリチップ１２の中央部付近に配置される。
【００２９】
なお、プロセッサチップ１１に配置されるチップ間電極１３のレイアウトは、メモリチップ１２に配置されるチップ間電極１３とレイアウトにおいて整合するように形成される。また、プロセッサチップ１１のレイアウトでは、メモリチップ１２のレイアウトと整合するために決定されるチップ間電極の配置によってクリティカルパスが影響を受けないように信号線を配置配線することが望ましい。
【００３０】
図５、７、８において、図示したチップ間電極１３の数は一例である。アドレスバスの幅やデータバスの幅によって、図示したものから増減することは有り得るが、その場合も、上記同様に実施可能である。
【００３１】
［２．プロセッサチップの構成］
次に、プロセッサチップ１１の構成の一例について説明する。図９は、プロセッサチップ１１のブロック図である。プロセッサチップ１１は、例えば２個のプロセッサコア３０−１、３０−２を備えている。プロセッサコア３０−１、３０−２はそれぞれ、演算部３１−１、３１−２と、レジスタ３２−１、３２−２と、一次キャッシュメモリ（Ｌ１キャッシュ）３３−１、３３−２などを備えている。以下の説明において、プロセッサコア３０−１、３０−２が相互に区別される必要がない場合は、枝番を省略した記載を使用し、この記載は全てのプロセッサコアの各々を指すものとする。その他の枝番付の参照符号についても同様である。
【００３２】
プロセッサコア３０には、二次キャッシュメモリ（Ｌ２キャッシュ）がバスを介して接続されている。Ｌ２キャッシュとしては、前述したメモリチップ１２が用いられる。例えば、図９に示すように、Ｌ１キャッシュまでは、プロセッサコア単位でまとまっており、Ｌ２キャッシュ以下は複数のプロセッサコアで共有される。なお、キャッシュの階層数については任意に設定することが可能である。
【００３３】
演算部３１は、命令（instruction）の解釈及び処理を行い、また、所定のプログラムを実行する。この際、演算部３１は、Ｌ１キャッシュ３３、Ｌ２キャッシュ１２、及び主記憶部（図示せず）にデータの書き込み及び読み出しを行う。演算部３１は、最初にＬ１キャッシュ３３にデータを読みに行き、Ｌ１キャッシュ３３に目的のデータが無かった場合に、Ｌ２キャッシュ１２にデータを読みに行く。さらに、演算部３１は、Ｌ２キャッシュ１２に目的のデータが無かった場合に、主記憶部にデータを読みに行く。このように、Ｌ１キャッシュ３３及びＬ２キャッシュ１２を備えた情報処理装置（積層半導体チップ）１０は、高速なデータ読み出し処理を実現できる。
【００３４】
［３．メモリチップの構成］
次に、メモリチップ１２の構成の一例について説明する。前述したようにメモリチップ１２は、Ｌ２キャッシュを構成する。図１０は、Ｌ２キャッシュ１２のブロック図である。Ｌ２キャッシュ１２は、プロセッサコア３０と主記憶部との間でデータをやり取りする。Ｌ２キャッシュ１２は、ＴＡＧ保持回路３４、キャッシュロジック回路３５、及びデータ保持回路３６などを備えている。
【００３５】
ＴＡＧ保持回路３４及びデータ保持回路３６はそれぞれ、メモリ回路によって構成される。ＴＡＧ保持回路３４は、例えば各ウェイに含まれるラインを単位としてタグを格納する。ラインは、プロセッサコア及びキャッシュ間で取り交わす最小単位のデータを複数もしくは１つ格納している。データ保持回路３６は、ラインに含まれるデータを格納する。すなわち、１つのラインは、ＴＡＧ保持回路３４のタグと、データ保持回路３６のデータとからなり、タグは、これに対応するデータのアドレス情報である。
【００３６】
キャッシュロジック回路３５は、タグを用いて、Ｌ２キャッシュ内にプロセッサコア３０から要求されたデータがあるかどうかを判定する回路である。キャッシュロジック回路３５は、タグがヒットした場合、このタグに対応するデータをプロセッサコア３０に送る。
【００３７】
メモリチップ１２をＬ２キャッシュとして用いた場合、図５のメモリロジック回路１２Ｂは、ＴＡＧ保持回路３４及びデータ保持回路３６の各々に含まれるバッファ及びデコーダと、キャッシュロジック回路３５とに対応し、メモリコア１２Ａは、それ以外の部分に対応する。
【００３８】
本実施形態では、メモリチップ（Ｌ２キャッシュ）１２は、例えばＭＲＡＭ（Magnetic Random Access Memory）から構成される。ＭＲＡＭは、磁化の方向により抵抗値が変化する磁気抵抗（magnetoresistive)効果を利用したＭＴＪ（Magnetic Tunnel Junction）素子を記憶素子として用いている。以下に、メモリチップ１２としてＭＲＡＭを使用した場合のより具体的な回路構成について説明する。
【００３９】
図１１は、ＭＲＡＭのブロック図である。ＭＲＡＭは、メモリセルアレイ４０、ロウデコーダ４１、カラムデコーダ４２、カラム選択回路４３、書き込み回路４４、センスアンプ４５、入力バッファ４６、出力バッファ４７、アドレスバッファ４８、及び制御回路４９を備えている。
【００４０】
メモリセルアレイ４０は、マトリクス状に配置された複数のメモリセルＭＣを備えている。メモリセルアレイ４０には、ロウ方向に延在する複数のワード線ＷＬ、及びカラム方向に延在する複数のビット線対ＢＬ，／ＢＬが配設されている。１個のメモリセルＭＣは、１本のワード線ＷＬ及び１本のビット線対ＢＬ，／ＢＬに接続されている。
【００４１】
ロウデコーダ４１は、複数のワード線ＷＬに接続されている。ロウデコーダ４１は、ロウアドレスに基づいて、複数のワード線ＷＬのいずれかを選択する。
【００４２】
カラム選択回路４３は、複数のビット線対ＢＬ，／ＢＬに接続されている。カラム選択回路４３は、カラム選択信号に基づいて、複数のビット線対ＢＬ，／ＢＬのいずれかを選択する。カラムデコーダ４２は、カラムアドレスに基づいて、カラム選択信号を生成し、このカラム選択信号をカラム選択回路４３に送る。アドレスバッファ４８は、外部からのアドレスを一時的に保持し、ロウアドレスをロウデコーダ４１に送り、カラムアドレスをカラムデコーダ４２に送る。
【００４３】
書き込み回路４４は、データ書き込み時に、選択されたビット線対ＢＬ，／ＢＬに書き込み電流を流すことで、選択されたメモリセルＭＣにデータを書き込む。入力バッファ４６は、外部からの入力データを一時的に保持し、この入力データを書き込み回路４４に送る。
【００４４】
センスアンプ４５は、データ読み出し時に、選択されたビット線対ＢＬ，／ＢＬに流れるセル電流を検知することで、選択されたメモリセルＭＣに記憶されたデータを読み出す。出力バッファ４７は、センスアンプ４５によって読み出されたデータを一時的に保持し、出力データを外部に出力する。制御回路４９は、ＭＲＡＭ内の各回路を制御することで、データ書き込み動作、読み出し動作、及び消去動作を制御する。
【００４５】
メモリチップ１２をＭＲＡＭで構成した場合、図５のメモリロジック回路１２Ｂは、ロウデコーダ４１、カラムデコーダ４２、カラム選択回路４３、入力バッファ４６、出力バッファ４７、アドレスバッファ４８、及び制御回路４９に対応し、メモリコア１２Ａは、それ以外の部分に対応する。
【００４６】
図１２は、メモリセルＭＣの回路図である。メモリセルＭＣは、ＭＴＪ素子（磁気抵抗素子）５０、及び選択トランジスタ５１から構成される。選択トランジスタ５１は、例えばＮチャネルＭＯＳＦＥＴから構成される。
【００４７】
ＭＴＪ素子５０の一端は、ビット線ＢＬに接続され、他端は選択トランジスタ５１のドレインに接続される。選択トランジスタ５１のゲートは、ワード線ＷＬに接続され、ソースはビット線／ＢＬに接続される。
【００４８】
図１３は、ＭＴＪ素子５０の断面図である。ＭＴＪ素子５０は、下部電極５０Ａ、記憶層（自由層ともいう）５０Ｂ、非磁性層（トンネルバリア層）５０Ｃ、参照層（固定層ともいう）５０Ｄ、上部電極５０Ｅが順に積層されて構成されている。これらの積層順序は逆転していても構わない。
【００４９】
記憶層５０Ｂ及び参照層５０Ｄはそれぞれ、強磁性材料からなる。トンネルバリア層５０Ｃとしては、例えばＭｇＯなどの絶縁層が用いられる。
【００５０】
記憶層５０Ｂ及び参照層５０Ｄはそれぞれ、面内方向の磁気異方性を有し、それらの容易磁化方向は面内方向である。なお、記憶層５０Ｂ及び参照層５０Ｄの磁化方向は、膜面に垂直な方向であってもよい。
【００５１】
記憶層５０Ｂは、磁化方向が可変である（反転する）。参照層５０Ｄは、磁化方向が不変である（固定されている）。参照層５０Ｄは、記憶層５０Ｂよりも十分大きな垂直磁気異方性エネルギーを持つように設定する。磁気異方性の設定は、材料構成や膜厚を調整することで可能である。このようにして、記憶層５０Ｂの磁化反転電流を小さくし、参照層５０Ｄの磁化反転電流を記憶層５０Ｂのそれよりも大きくする。これにより、所定の書き込み電流に対して、磁化方向が可変の記憶層５０Ｂと磁化方向が不変の参照層５０Ｄとを備えたＭＴＪ素子５０を実現できる。
【００５２】
本実施形態では、ＭＴＪ素子５０に直接に書き込み電流を流し、この書き込み電流によってＭＴＪ素子５０の磁化状態を制御するスピン注入書き込み方式が用いられる。ＭＴＪ素子５０は、記憶層５０Ｂと参照層５０Ｄとの磁化の相対関係が平行か反平行かによって、低抵抗状態と高抵抗状態とのいずれかをとることができる。
【００５３】
ＭＴＪ素子５０に対して、記憶層５０Ｂから参照層５０Ｄへ向かう書き込み電流を流すと、記憶層５０Ｂと参照層５０Ｄとの磁化の相対関係が平行になる。この平行状態の場合、ＭＴＪ素子５０の抵抗値は最も低くなり、ＭＴＪ素子５０は低抵抗状態に設定される。ＭＴＪ素子５０の低抵抗状態を、例えばデータ“０”と規定する。
【００５４】
一方、ＭＴＪ素子５０に対して、参照層５０Ｄから記憶層５０Ｂへ向かう書き込み電流を流すと、記憶層５０Ｂと参照層５０Ｄとの磁化の相対関係が反平行になる。この反平行状態の場合、ＭＴＪ素子５０の抵抗値は最も高くなり、ＭＴＪ素子５０は高抵抗状態に設定される。ＭＴＪ素子５０の高抵抗状態を、例えばデータ“１”と規定する。
【００５５】
これにより、ＭＴＪ素子５０を１ビットデータ（２値データ）を記憶可能な記憶素子として使用することができる。ＭＴＪ素子５０の抵抗状態とデータとの割り当ては任意に設定可能である。
【００５６】
［４．動作］
以上のように構成された積層半導体チップ１０の動作について説明する。まず、積層半導体チップ１０の読み出し動作について説明する。図１４は、積層半導体チップ１０の読み出し動作を説明するタイミングチャートである。例えば、プロセッサチップ１１は、メモリチップ１２にクロックＣＬＫを送信する。クロックＣＬＫを送信するための信号線は、制御信号線に含まれる。
【００５７】
初期状態として、図４のチップ間電極１３Ｂには、アドレスバス２１、２６が接続されている。プロセッサチップ１１は、制御信号線２０、チップ間電極１３Ａ、及び制御信号線２５を介して、読み出し信号ＲＣＳをメモリチップ１２に送り、また、アドレスバス２１、チップ間電極１３Ｂ、及びアドレスバス２６を介して、アドレスをメモリチップ１２に送る。アドレスが転送された後、プロセッサコア３０は、アドレスバスから出力データバスに切り替えるための選択信号ＭＵＸ−Ｃをマルチプレクサ２４、２９に供給する。これにより、マルチプレクサ２４、２９はそれぞれ、出力データバス２３、２８を選択し、出力データバス２３がチップ間電極１３Ｂを介して出力データバス２８に接続される。
【００５８】
メモリチップ１２は、読み出し信号ＲＣＳ及びアドレスに基づいて読み出し動作を実行する。メモリチップ１２の読み出し動作が完了すると、メモリチップ１２は、出力データバスを介して順次出力データをプロセッサチップ１１に転送する。図１４では、一例として、出力データを４回に分けて転送する動作を示している。
【００５９】
出力データの転送が完了すると、プロセッサコア３０は、出力データバスからアドレスバスに切り替えるための選択信号ＭＵＸ−Ｃをマルチプレクサ２４、２９に供給する。これにより、マルチプレクサ２４、２９はそれぞれ、アドレスバス２１、２６を選択し、アドレスバス２１がチップ間電極１３Ｂを介してアドレスバス２６に接続される。すなわち、バスの接続が初期状態に戻り、次の読み出し命令又は書き込み命令に移行できる準備が完了する。
【００６０】
なお、出力データの転送サイクルは、一般的にバス幅、及びメモリの読み出しデータのビット数に基づいて決定される。転送サイクル数は任意に設定可能であり、４回に限るものではない。一般的に、メモリの読み出し動作は、複数クロックサイクルを要する。すなわち、メモリチップ１２による読み出し動作中に、マルチプレクサのバスの接続を切り替えることができる。そのため、本実施形態のように、チップ間電極１３Ｂをアドレス及び出力データの転送で共有しても、読み出しサイクルは増大しない。むしろ、図５乃至図８に示すレイアウトを適用することで、クリティカルパスが短くなるため、メモリチップ１２の読み出し時間を短縮することができ、全体の信号遅延を減少させることができる。
【００６１】
次に、積層半導体チップ１０の書き込み動作について説明する。図１５は、積層半導体チップ１０の書き込み動作を説明するタイミングチャートである。
【００６２】
初期状態として、図４のチップ間電極１３Ｂには、アドレスバス２１、２６が接続されている。プロセッサチップ１１は、制御信号線２０、チップ間電極１３Ａ、及び制御信号線２５を介して、書き込み信号ＷＣＳをメモリチップ１２に送り、また、アドレスバス２１、チップ間電極１３Ｂ、及びアドレスバス２６を介して、アドレスをメモリチップ１２に送る。アドレスが転送された後、プロセッサコア３０は、アドレスバスから入力データバスに切り替えるための選択信号ＭＵＸ−Ｃをマルチプレクサ２４、２９に供給する。これにより、マルチプレクサ２４、２９はそれぞれ、入力データバス２２、２７を選択し、入力データバス２２がチップ間電極１３Ｂを介して入力データバス２７に接続される。
【００６３】
アドレスバスから入力データバスへの切り替えが完了すると、プロセッサチップ１１は、入力データバスを介して順次入力データをメモリチップ１２に転送する。図１５では、一例として、入力データを４回に分けて転送する動作を示している。転送サイクル数は任意に設定可能であり、４回に限るものではない。
【００６４】
入力データの転送が完了すると、プロセッサコア３０は、入力データバスからアドレスバスに切り替えるための選択信号ＭＵＸ−Ｃをマルチプレクサ２４、２９に供給する。これにより、マルチプレクサ２４、２９はそれぞれ、アドレスバス２１、２６を選択し、アドレスバス２１がチップ間電極１３Ｂを介してアドレスバス２６に接続される。すなわち、バスの接続が初期状態に戻り、次の読み出し命令又は書き込み命令に移行できる準備が完了する。メモリチップ１２は、アドレス及び入力データを用いて、書き込み動作を実行する。
【００６５】
メモリの書き込み動作時は、マルチプレクサの接続をアドレスバスから入力データバスに切り替えるために、１クロック分の遅延が生じる。一方で、図５乃至図８に示すレイアウトを適用することで、クリティカルパスが短くなるため、メモリチップ１２の書き込み動作に要する時間は短くなる。クリティカルパスが短くなることによる信号遅延の短縮時間が１クロックを上回る場合には、メモリチップ１２の書き込み時間を短縮することができる。
【００６６】
［５．効果］
以上詳述したように本実施形態では、積層半導体チップ（半導体装置）１０は、プロセッサチップ１１と、プロセッサチップ１１に複数のバンプ１５を介して積層され、メモリコア（メモリセル部）１２Ａと、メモリロジック回路（メモリロジック部）１２Ｂとを有するメモリチップ１２とを備えている。メモリロジック回路１２Ｂは、メモリチップ１２の中央部を交差する十字領域に配置され、複数のバンプ１５は、このメモリロジック回路１２Ｂに配置される。また、アドレス及びデータは、プロセッサチップ１１及びメモリチップ１２間を共通のバンプを用いて転送される。さらに、制御信号は、プロセッサチップ１１及びメモリチップ１２間を専用のバンプを用いて転送され、制御信号用のパンプは、メモリチップ１２の中央部付近に配置される。
【００６７】
従って本実施形態によれば、バンプの数を大幅に削減できるため、チップ面積を縮小することが可能である。また、クリティカルパスを短くできるため、信号遅延及び消費電力が低減できる。この結果、高速動作が可能な積層半導体チップ１０を実現できる。本実施形態は、データを転送するためのバス幅が大きくなるほどチップ面積の縮小効果が大きくなる。
【００６８】
上記実施形態では、メモリチップ１２がＭＲＡＭから構成されるものとして説明したが、これに限定されず、メモリチップ１２としてＳＲＡＭなどを用いてもよい。
【００６９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【００７０】
１０…積層半導体チップ、１１…プロセッサチップ、１２…メモリチップ、１２Ａ…メモリコア、１２Ｂ…メモリロジック回路、１３…チップ間電極、１４…貫通電極、１５…マイクロバンプ、２０，２５…制御信号線、２１，２６…アドレスバス、２２，２７…入力データバス、２３，２８…出力データバス、２４，２９…マルチプレクサ、３０…プロセッサコア、３１…演算部、３２…レジスタ、３３…一次キャッシュメモリ、３４…ＴＡＧ保持回路、３５…キャッシュロジック回路、３６…データ保持回路、４０…メモリセルアレイ、４１…ロウデコーダ、４２…カラムデコーダ、４３…カラム選択回路、４４…書き込み回路、４５…センスアンプ、４６…入力バッファ、４７…出力バッファ、４８…アドレスバッファ、４９…制御回路、５０…ＭＴＪ素子、５１…選択トランジスタ。
【要約】      （修正有）【課題】チップ面積が縮小でき、かつ信号遅延及び消費電力が低減できる半導体装置を提供する。【解決手段】半導体装置は、プロセッサチップ１１と、プロセッサチップ１１に複数のチップ間電極１３Ａ，１３Ｂを介して積層され、メモリセル部と、メモリロジック部とを有するメモリチップ１２とを含む。複数のチップ間電極１３Ａ，１３Ｂは、メモリロジック部に配置される。アドレス及びデータは、プロセッサチップ１１及びメモリチップ１２間を共通のチップ間電極１３Ｂを用いて転送される。【選択図】図４【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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