(57)【特許請求の範囲】
【請求項１】
オン駆動されることにより、第１の電源電圧に基づく電圧および第２の電源電圧に基づく電圧を、それぞれ出力する第１および第２の出力トランジスタと、
第１の入力パルス信号に基づいてオン駆動されることにより、前記第１の出力トランジスタをオン駆動する駆動電圧の基となる第１の電圧と前記第２の出力トランジスタをオフ駆動する駆動電圧の基となる第２の電圧とをそれぞれ出力する第１および第２の入力トランジスタと、
前記第１および第２の入力トランジスタの各出力端子と接続された出力端子をそれぞれ有し、第２の入力パルス信号に基づいてオン駆動されることにより、前記第１の出力トランジスタをオフ駆動する駆動電圧の基となる第３の電圧と前記第２の出力トランジスタをオン駆動する駆動電圧の基となる第４の電圧とをそれぞれ出力する第３および第４の入力トランジスタと、
前記第１の電圧の振幅を拡大して前記第１の出力トランジスタに供給する第１のブートストラップ回路と、
第３の入力パルス信号に基づき、前記第１の入力パルス信号の終端タイミングにおいて前記第１の入力トランジスタの寄生容量に起因して前記第１の電圧に生ずる電圧変化の方向と反対方向の電圧変化を生じさせる第１の電圧補償回路と
を備え、
前記第１の電圧補償回路は、
一方に前記第３の入力パルス信号が供給され、他方が前記第１および第３の入力トランジスタの各出力端子と接続された第１の電圧補償容量と、
一方が前記第１および第３の入力トランジスタの各出力端子と接続され、他方に前記第２の電源電圧が供給される第２の電圧補償容量と
を有するレベルシフト回路。
【請求項２】
さらに、
第４の入力パルス信号に基づき、前記第２の入力パルス信号の終端タイミングにおいて前記第４の入力トランジスタの寄生容量に起因して前記第４の電圧に生ずる電圧変化の方向と反対方向の電圧変化を生じさせる第２の電圧補償回路
を備えた
請求項１に記載のレベルシフト回路。
【請求項３】
前記第１の入力トランジスタは、第３の電源電圧に基づく電圧を、前記第１の電圧として出力し、
前記第４の入力トランジスタは、前記第３の電源電圧に基づく電圧を、前記第４の電圧として出力する
請求項１に記載のレベルシフト回路。
【請求項４】
前記第１および第２の電圧補償容量はトランジスタのゲート酸化膜容量により形成された
請求項１に記載のレベルシフト回路。
【請求項５】
前記第１のブートストラップ回路は、前記第１の出力トランジスタの制御端子と出力端子との間に挿入された第１のブートストラップ容量を有する
請求項１に記載のレベルシフト回路。
【請求項６】
前記第１のブートストラップ回路は、制御端子に前記第３の電源電圧が供給され、オン状態のときに前記第１および第３の入力トランジスタの出力電圧を前記第１の出力トランジスタに供給する第１のブートストラップトランジスタをさらに有する
請求項５に記載のレベルシフト回路。
【請求項７】
さらに、
前記第１の入力パルス信号の振幅を拡大して前記第１の入力トランジスタに供給する第２のブートストラップ回路と、
前記第２の入力パルス信号の振幅を拡大して前記第４の入力トランジスタに供給する第３のブートストラップ回路と、
を備えた
請求項１に記載のレベルシフト回路。
【請求項８】
前記第２のブートストラップ回路は、
オン状態のときに前記第１の入力パルス信号を前記第１の入力トランジスタに供給する第２のブートストラップトランジスタと、
前記第１の入力トランジスタの制御端子と出力端子との間に挿入された第２のブートストラップ容量と
を有し、
前記第３のブートストラップ回路は、
オン状態のときに前記第２の入力パルス信号を前記第４の入力トランジスタに供給する第３のブートストラップトランジスタと、
前記第４の入力トランジスタの制御端子と出力端子との間に挿入された第３のブートストラップ容量と
を有する
請求項７に記載のレベルシフト回路。
【請求項９】
前記第２および第３のブートストラップトランジスタの制御端子に前記第３の電源電圧が供給される
請求項８に記載のレベルシフト回路。
【請求項１０】
前記第２および第３のブートストラップトランジスタの制御端子に第４の電源電圧が供給される
請求項８に記載のレベルシフト回路。
【請求項１１】
さらに、
前記第１および第３の入力トランジスタの出力電圧により、前記第２および第４の入力トランジスタの各出力端子と前記第２の電源電圧の電源線との間をオンオフ制御するように構成され、オン駆動されることにより前記第２の電圧を固定する第１の電圧固定用トランジスタと、
前記第２および第４の入力トランジスタの出力電圧により、前記第１および第３の入力トランジスタの各出力端子と前記第２の電源電圧の電源線との間をオンオフ制御するように構成され、オン駆動されることにより前記第３の電圧を固定する第２の電圧固定用トランジスタと
を有する
請求項１に記載のレベルシフト回路。
【請求項１２】
前記第３の入力パルス信号の終端タイミングが、前記第１の入力パルス信号の終端タイミングと同時もしくはそれ以降である
請求項１に記載のレベルシフト回路。
【請求項１３】
前記第３の入力パルス信号は前記第１の入力パルス信号を反転し、もしくはさらに位相を遅らせることにより生成される
請求項１に記載のレベルシフト回路。
【請求項１４】
前記第１の入力トランジスタは、前記第１の入力パルス信号に基づく電圧を、前記第１の電圧として出力し、
前記第４の入力トランジスタは、前記第２の入力パルス信号に基づく電圧を、前記第４の電圧として出力する
請求項１に記載のレベルシフト回路。
【請求項１５】
ゲートに第１の入力信号に基づく信号を供給する第１の信号供給手段が接続された第１のトランジスタと、
ゲートに第２の入力信号が供給され、ドレインが前記第１のトランジスタのソースに接続され、ソースが第１の電源に接続された第２のトランジスタと、
ゲートに前記第２の入力信号に基づいた信号を供給する第２の信号供給手段が接続された第３のトランジスタと、
ゲートに前記第１の入力信号が供給され、ドレインが前記第３のトランジスタのソースに接続され、ソースが前記第１の電源に接続された第４のトランジスタと、
ドレインが第２の電源に接続され、ゲートが前記第３のトランジスタのソースの信号に基づいた信号を供給する第３の信号供給手段に接続された第５のトランジスタと、
ゲートが前記第１のトランジスタのソースに接続され、ドレインが前記第５のトランジスタのソースに接続され、ソースが前記第１の電源に接続された第６のトランジスタと、
前記第２の入力信号と同期した第３の入力信号が一方に供給され、他方が第３のトランジスタのソースに接続された第１の容量素子と、
前記第３のトランジスタのソースと前記第１の電源との間に挿入された第２の容量素子と、
前記第５のトランジスタのゲートとソースとの間に挿入された第３の容量素子と
を備え、
前記第１から第３の入力信号の振幅と同等もしくはそれ以上の振幅をもつ信号を前記第５のトランジスタのソースから出力する
レベルシフト回路。
【請求項１６】
第１および第２の入力信号が供給される第１の入力回路と、
前記第１および第２の入力信号が供給される第２の入力回路と、
前記第１の入力信号に同期した第３の入力信号が一方に供給され、他方が前記第２の入力回路の出力端子に接続された第１の容量素子と、
前記第２の入力回路の出力端子と電源との間に挿入配置された第２の容量素子と、
前記第１および第２の入力回路の出力電圧に基づいて、前記第１から第３の入力信号の振幅よりも大きな振幅の出力信号を生成する出力回路と、
を備え、
前記第２の入力信号によって前記第２の入力回路の出力に発生する振幅変化を、前記第３の入力信号と前記第１および第２の容量素子とによって補償する
レベルシフト回路。
【請求項１７】
供給された制御信号に基づいて、複数の信号線に時分割的にパルス信号を順次出力するシフトレジスタ回路と、
前記パルス信号に基づいて、前記パルス信号の電圧振幅と同等もしくはそれ以上の振幅を持つ駆動信号を複数の駆動信号線に出力するレベルシフト回路と
を備え、
前記レベルシフト回路は、
オン駆動されることにより、第１の電源電圧に基づく電圧および第２の電源電圧に基づく電圧を、それぞれ出力する第１および第２の出力トランジスタと、
第１の入力パルス信号に基づいてオン駆動されることにより、前記第１の出力トランジスタをオン駆動する駆動電圧の基となる第１の電圧と前記第２の出力トランジスタをオフ駆動する駆動電圧の基となる第２の電圧とをそれぞれ出力する第１および第２の入力トランジスタと、
前記第１および第２の入力トランジスタの各出力端子と接続された出力端子をそれぞれ有し、第２の入力パルス信号に基づいてオン駆動されることにより、前記第１の出力トランジスタをオフ駆動する駆動電圧の基となる第３の電圧と前記第２の出力トランジスタをオン駆動する駆動電圧の基となる第４の電圧とをそれぞれ出力する第３および第４の入力トランジスタと、
前記第１の電圧の振幅を拡大して前記第１の出力トランジスタに供給する第１のブートストラップ回路と、
第３の入力パルス信号に基づき、前記第１の入力パルス信号の終端タイミングにおいて前記第１の入力トランジスタの寄生容量に起因して前記第１の電圧に生ずる電圧変化の方向と反対方向の電圧変化を生じさせる第１の電圧補償回路と
を有し、
前記第１の電圧補償回路は、
一方に前記第３の入力パルス信号が供給され、他方が前記第１および第３の入力トランジスタの各出力端子と接続された第１の電圧補償容量と、
一方が前記第１および第３の入力トランジスタの各出力端子と接続され、他方に前記第２の電源電圧が供給される第２の電圧補償容量と
を有する信号駆動回路。
【請求項１８】
表示部と、
供給された信号の振幅よりも大きな振幅をもつ制御信号を出力するレベルシフト回路を有し、前記制御信号に基づき前記表示部を駆動する表示制御部と
を備え、
前記レベルシフト回路は、
オン駆動されることにより、第１の電源電圧に基づく電圧および第２の電源電圧に基づく電圧を、それぞれ出力する第１および第２の出力トランジスタと、
第１の入力パルス信号に基づいてオン駆動されることにより、前記第１の出力トランジスタをオン駆動する駆動電圧の基となる第１の電圧と前記第２の出力トランジスタをオフ駆動する駆動電圧の基となる第２の電圧とをそれぞれ出力する第１および第２の入力トランジスタと、
前記第１および第２の入力トランジスタの各出力端子と接続された出力端子をそれぞれ有し、第２の入力パルス信号に基づいてオン駆動されることにより、前記第１の出力トランジスタをオフ駆動する駆動電圧の基となる第３の電圧と前記第２の出力トランジスタをオン駆動する駆動電圧の基となる第４の電圧とをそれぞれ出力する第３および第４の入力トランジスタと、
前記第１の電圧の振幅を拡大して前記第１の出力トランジスタに供給する第１のブートストラップ回路と、
第３の入力パルス信号に基づき、前記第１の入力パルス信号の終端タイミングにおいて前記第１の入力トランジスタの寄生容量に起因して前記第１の電圧に生ずる電圧変化の方向と反対方向の電圧変化を生じさせる第１の電圧補償回路と
を有し、
前記第１の電圧補償回路は、
一方に前記第３の入力パルス信号が供給され、他方が前記第１および第３の入力トランジスタの各出力端子と接続された第１の電圧補償容量と、
一方が前記第１および第３の入力トランジスタの各出力端子と接続され、他方に前記第２の電源電圧が供給される第２の電圧補償容量と
を有する表示装置。
【請求項１９】
表示部と、
所定の処理を行う処理部と、
前記処理部より供給された信号の振幅よりも大きな振幅をもつ制御信号を出力するレベルシフト回路を有し、前記制御信号に基づき前記表示部を駆動する表示制御部と
を備え、
前記レベルシフト回路は、
オン駆動されることにより、第１の電源電圧に基づく電圧および第２の電源電圧に基づく電圧を、それぞれ出力する第１および第２の出力トランジスタと、
第１の入力パルス信号に基づいてオン駆動されることにより、前記第１の出力トランジスタをオン駆動する駆動電圧の基となる第１の電圧と前記第２の出力トランジスタをオフ駆動する駆動電圧の基となる第２の電圧とをそれぞれ出力する第１および第２の入力トランジスタと、
前記第１および第２の入力トランジスタの各出力端子と接続された出力端子をそれぞれ有し、第２の入力パルス信号に基づいてオン駆動されることにより、前記第１の出力トランジスタをオフ駆動する駆動電圧の基となる第３の電圧と前記第２の出力トランジスタをオン駆動する駆動電圧の基となる第４の電圧とをそれぞれ出力する第３および第４の入力トランジスタと、
前記第１の電圧の振幅を拡大して前記第１の出力トランジスタに供給する第１のブートストラップ回路と、
第３の入力パルス信号に基づき、前記第１の入力パルス信号の終端タイミングにおいて前記第１の入力トランジスタの寄生容量に起因して前記第１の電圧に生ずる電圧変化の方向と反対方向の電圧変化を生じさせる第１の電圧補償回路と
を有し、
前記第１の電圧補償回路は、
一方に前記第３の入力パルス信号が供給され、他方が前記第１および第３の入力トランジスタの各出力端子と接続された第１の電圧補償容量と、
一方が前記第１および第３の入力トランジスタの各出力端子と接続され、他方に前記第２の電源電圧が供給される第２の電圧補償容量と
を有する電子機器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力された信号の振幅よりも大きい振幅の信号を出力するレベルシフト回路、ならびにそのようなレベルシフト回路を備えた信号駆動回路、表示装置および電子機器に関する。
【背景技術】
【０００２】
近年、集積回路を製造するプロセスとしては、ＮチャネルＭＯＳ（Metal Oxide Semiconductor）トランジスタとＰチャネルＭＯＳトランジスタの両方を形成できるＣＭＯＳ（Complementary Metal Oxide Semiconductor）プロセスがしばしば使用されている。このＣＭＯＳプロセスを用いて製造されたＣＭＯＳ回路は、ＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとが相補的に動作するようにしたものであるが、電源と接地との間に貫通電流が流れないため、低消費電力が実現できる。
【０００３】
一方、ＮチャネルＭＯＳトランジスタもしくはＰチャネルＭＯＳトランジスタのどちらか一方のみが形成可能であるプロセスも存在する。例えば、酸化物半導体プロセス、マイクロシリコン（μ−Ｓｉ）プロセス、アモルファスシリコン（Ａ−Ｓｉ）プロセスでは、ＮチャネルＭＯＳトランジスタだけが形成可能な場合が多い。また、例えば、有機ＴＦＴプロセスでは、ＰチャネルＭＯＳトランジスタだけが形成可能な場合が多い。単結晶シリコンプロセスや低温ポリシリコンプロセスでは、通常はＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタの両方が形成可能だが、コスト削減に係る工程数削減のため、これらのうちどちらか一方のみを形成可能とする場合がある。これらの場合では、単一チャネル（同じ導電型）のＭＯＳトランジスタにより回路が構成されることとなる（例えば、特許文献１など）。
【０００４】
例えば、特許文献１では、単一チャネルのＭＯＳトランジスタを用いたシフトレジスタ回路が提案されている。この回路では、電源と接地との間に直列に接続された２つの単一チャネルのＭＯＳトランジスタを相補的に動作させることにより、貫通電流が流れないようにして、消費電力の低減を図っている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００５−１４９６２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところで、一般に、信号処理回路等では、回路の安定動作などの観点から、きれいな波形をもつ入力信号が供給されることが望まれる。例えば、安定した高レベル電圧や低レベル電圧をもつ波形が入力されることにより、回路は誤動作することなく所望の機能を発揮できるようになる。よって、例えば、システムを複数段の回路により構成する場合では、前段の回路がきれいな波形を出力する必要がある。
【０００７】
単一チャネルのＭＯＳトランジスタで回路を構成すると、回路の内部のノードがフローティング状態になることがある（例えば、特許文献１）。このような状態は、ノイズによる影響を受けやすく、例えば、回路の外部の信号が寄生容量などを介してこのフローティングノードに伝わることにより、そのノードの波形（内部波形）が乱れ、回路の誤動作が生じるおそれがある。また、この回路自体に誤動作が生じなくとも、その回路の出力波形が乱れるおそれがある。よって、このような回路から信号の供給を受ける後段の回路では、この劣化した入力波形により誤動作が生じるなど、回路動作が不安定になるおそれがある。
【０００８】
本発明はかかる問題点に鑑みてなされたもので、その目的は、低消費電力を実現しつつ、きれいな内部波形や出力波形を実現することができるレベルシフト回路、信号駆動回路、表示装置、および電子機器を提供することにある。
【課題を解決するための手段】
【０００９】
本発明の第１のレベルシフト回路は、第１および第２の出力トランジスタと、第１から第４の入力トランジスタと、第１のブートストラップ回路と、第１の電圧補償回路とを備えている。第１および第２の出力トランジスタは、オン駆動されることにより、第１の電源電圧に基づく電圧および第２の電源電圧に基づく電圧を、それぞれ出力する。第１および第２の入力トランジスタは、第１の入力パルス信号に基づいてオン駆動されることにより、第１の出力トランジスタをオン駆動する駆動電圧の基となる第１の電圧と第２の出力トランジスタをオフ駆動する駆動電圧の基となる第２の電圧とをそれぞれ出力する。第３および第４の入力トランジスタは、第１および第２の入力トランジスタの各出力端子と接続された出力端子をそれぞれ有し、第２の入力パルス信号に基づいてオン駆動されることにより、第１の出力トランジスタをオフ駆動する駆動電圧の基となる第３の電圧と第２の出力トランジスタをオン駆動する駆動電圧の基となる第４の電圧とをそれぞれ出力する。第１のブートストラップ回路は、第１の電圧の振幅を拡大して第１の出力トランジスタに供給する。第１の電圧補償回路は、第３の入力パルス信号に基づき、第１の入力パルス信号の終端タイミングにおいて第１の入力トランジスタの寄生容量に起因して第１の電圧に生ずる電圧変化の方向と反対方向の電圧変化を生じさせる。
【００１０】
本発明の第２のレベルシフト回路は、ゲートに第１の入力信号に基づく信号を供給する第１の信号供給手段が接続された第１のトランジスタと、ゲートに第２の入力信号が供給され、ドレインが第１のトランジスタのソースに接続され、ソースが第１の電源に接続された第２のトランジスタと、ゲートに第２の入力信号に基づいた信号を供給する第２の信号供給手段が接続された第３のトランジスタと、ゲートに第１の入力信号が供給され、ドレインが第３のトランジスタのソースに接続され、ソースが第１の電源に接続された第４のトランジスタと、ドレインが第２の電源に接続され、ゲートが第３のトランジスタのソースの信号に基づいた信号を供給する第３の信号供給手段に接続された第５のトランジスタと、ゲートが第１のトランジスタのソースに接続され、ドレインが第５のトランジスタのソースに接続され、ソースが第１の電源に接続された第６のトランジスタと、第２の入力信号と同期した第３の入力信号が一方に供給され、他方が第３のトランジスタのソースに接続された第１の容量素子と、第３のトランジスタのソースと第１の電源との間に挿入された第２の容量素子と、第５のトランジスタのゲートとソースとの間に挿入された第３の容量素子とを備え、第１から第３の入力信号の振幅と同等もしくはそれ以上の振幅をもつ信号を第５のトランジスタのソースから出力するように構成したものである。
【００１１】
本発明の第３のレベルシフト回路は、第１および第２の入力信号が供給される第１の入力回路と、第１および第２の入力信号が供給される第２の入力回路と、第１の入力信号に同期した第３の入力信号が一方に供給され、他方が第２の入力回路の出力端子に接続された第１の容量素子と、第２の入力回路の出力端子と電源との間に挿入配置された第２の容量素子と  第１および第２の入力回路の出力電圧に基づいて、第１から第３の入力信号の振幅よりも大きな振幅の出力信号を生成する出力回路とを備え、第２の入力信号によって第２の入力回路の出力に発生する振幅変化を、第３の入力信号と第１および第２の容量素子とによって補償するように構成したものである。ここで「補償」とは、第２の入力信号によって生ずる振幅変化の方向と反対方向の振幅変化を与えることをいい、その反対方向の振幅変化の量は、第２の入力信号によって生ずる振幅変化の量と同じである必要はなく、小さくても大きくてもいい。
【００１２】
本発明の信号駆動回路および表示装置は、上記した本発明の第１のレベルシフト回路を備えたものである。
【００１３】
本発明の電子機器は、上記した本発明の第１のレベルシフト回路を備えたものであり、例えば、テレビジョン装置、デジタルカメラ、パーソナルコンピュータ、ビデオカメラあるいは携帯電話等の携帯端末装置などが該当する。
【００１４】
本発明の第１のレベルシフト回路、信号駆動回路、表示装置、および電子機器では、第１の入力パルス信号の開始のタイミングにおいて、レベルシフト回路の出力電圧が遷移することによりセット動作が行われ、第２の入力パルス信号の開始のタイミングにおいて、その出力電圧が再度遷移して元に戻ることによりリセット動作が行われる。つまり、いわゆるＳＲ（Set/Reset）ラッチの機能により動作する。セット動作では、第１の入力パルス信号の開始に応じて、第１の入力トランジスタがオン状態となり、この第１の入力トランジスタの出力電圧が第１の電圧に設定される。そして、この電圧が第１のブートストラップ回路により拡大され、レベルシフト回路の出力に、第１の入力パルス信号の電圧より拡大された電圧が出力される。その後、この第１の入力パルス信号が終端すると、この第１の入力トランジスタがオフ状態になることにより、この第１の入力トランジスタの出力はフローティング状態となる。その際、この第１の入力トランジスタの出力には、この第１の入力パルス信号の終端での電圧遷移が第１の入力トランジスタの寄生容量を介して伝わり、電圧変化が発生する。この時、第３の入力パルス信号が供給されると、この信号が第１の電圧補償回路を介してこの第１の入力トランジスタの出力に伝わり、上記の電圧変化と反対方向の電圧変化を生じさせる。これにより、第１の入力パルス信号の終端で生じた電圧変化が補償される。その結果、レベルシフト回路の出力においても、出力電圧を維持することができる。
【００１５】
この第１の電圧補償回路は、例えば、第１および第２の電圧補償容量により構成される。第１の電圧補償容量は、一方に第３の入力パルス信号が供給され、他方が第１および第３の入力トランジスタの各出力端子と接続される。第２の電圧補償容量は、一方が前記第１および第３の入力トランジスタの各出力端子と接続され、他方に第２の電源電圧が供給される。なお、この第１および第２の電圧補償容量は、トランジスタのゲート酸化膜容量によりそれぞれ構成されるものでもよい。
【００１６】
第３の入力パルス信号は、その終端タイミングが第１の入力パルス信号の終端タイミングと同時もしくはそれ以降であるのが望ましい。そのような第３の入力パルス信号は、例えば、第１の入力パルス信号を反転し、さらに必要に応じて位相を遅らせることにより生成される。
【００１７】
レベルシフト回路は、さらに第２の電圧補償回路を備えていてもよい。第２の電圧補償回路は、第４の入力パルス信号に基づき、第２の入力パルス信号の終端タイミングにおいて第４の入力トランジスタの寄生容量に起因して第４の電圧に生ずる電圧変化の方向と反対方向の電圧変化を生じさせるものである。
【００１８】
この第２の電圧補償回路は、リセット動作時に特に機能する。リセット動作では、第２の入力パルス信号の開始に応じて、第４の入力トランジスタがオン状態となり、この第４の入力トランジスタの出力電圧が第４の電圧に設定され、これに応じてレベルシフト回路の出力電圧がリセットされる。その後、この第２の入力パルス信号が終端すると、この第４の入力トランジスタがオフ状態になることにより、この第２の入力トランジスタの出力はフローティング状態となる。その際、この第４の入力トランジスタの出力には、この第２の入力パルス信号の終端での電圧遷移が第４の入力トランジスタの寄生容量を介して伝わり、電圧変化が発生する。この時、第４の入力パルス信号が供給されると、この信号が第２の電圧補償回路を介してこの第４の入力トランジスタの出力に伝わり、上記の電圧変化と反対方向の電圧変化を生じさせる。これにより、第２の入力パルス信号の終端で生じた電圧変化が補償される。その結果、レベルシフト回路の出力においても、出力電圧を維持することができる。
【００１９】
第１のブートストラップ回路は、例えば、第１の出力トランジスタの制御端子と出力端子との間に挿入された第１のブートストラップ容量により構成することができる。さらに、第１のブートストラップ回路は、第１のブートストラップトランジスタを有していても良い。ここで、第１のブートストラップトランジスタは、制御端子に第３の電源電圧が供給され、オン状態のときに前記第１および第３の入力トランジスタの出力電圧を前記第１の出力トランジスタに供給するものである。
【発明の効果】
【００２０】
本発明のレベルシフト回路、信号駆動回路、表示装置、および電子機器によれば、第３の入力パルス信号を供給するとともに、第１の電圧補償回路を設けるようにしたので、低消費電力を実現しつつ、きれいな内部波形や出力波形を実現できる。
【図面の簡単な説明】
【００２１】
【図１】本発明の第１の実施の形態に係るレベルシフタの一構成例を表す回路図である。
【図２】図１に示したレベルシフタの一動作例を表すタイミング波形図である。
【図３】比較例に係るレベルシフタの一構成例を表す回路図である。
【図４】図３に示したレベルシフタの一動作例を表すタイミング波形図である。
【図５】第１の実施の形態の変形例１−３に係るレベルシフタの一構成例を表す回路図である。
【図６】第１の実施の形態の変形例１−４に係るレベルシフタの一構成例を表す回路図である。
【図７】第１の実施の形態の変形例１−５に係るレベルシフタの一構成例を表す回路図である。
【図８】図７に示したレベルシフタの一動作例を表すタイミング波形図である。
【図９】第１の実施の形態の変形例１−６に係るレベルシフタの一構成例を表す回路図である。
【図１０】図９に示したレベルシフタの一動作例を表すタイミング波形図である。
【図１１】ＮチャネルＭＯＳトランジスタの静特性の一例を表す特性図である。
【図１２】第１の実施の形態の変形例１−７に係るレベルシフタの一構成例を表す回路図である。
【図１３】図１２に示したレベルシフタの一動作例を表すタイミング波形図である。
【図１４】本発明の第２の実施の形態に係るレベルシフタの一動作例を表すタイミング波形図である。
【図１５】図１４に示したレベルシフタの詳細動作を表すタイミング波形図である。
【図１６】図１に示したレベルシフタの詳細動作を表すタイミング波形図である。
【図１７】図３に示したレベルシフタの詳細動作を表すタイミング波形図である。
【図１８】本発明の第３の実施の形態に係るレベルシフタの一構成例を表す回路図である。
【図１９】図１８に示したレベルシフタの一動作例を表すタイミング波形図である。
【図２０】第３の実施の形態の変形例３−１に係るレベルシフタの一構成例を表す回路図である。
【図２１】図２０に示したレベルシフタの一動作例を表すタイミング波形図である。
【図２２】本発明の第４の実施の形態に係るレベルシフタの一構成例を表す回路図である。
【図２３】図２２に示したレベルシフタの一動作例を表すタイミング波形図である。
【図２４】本発明の第５の実施の形態に係るレベルシフタの一構成例を表す回路図である。
【図２５】図２４に示したレベルシフタの一動作例を表すタイミング波形図である。
【図２６】本発明の応用例に係る表示装置の一構成例を表すブロック図である。
【図２７】図２６に示した画素の一構成例を表す回路図である。
【図２８】本発明の応用例１に係る走査線駆動回路の一構成例を表すブロック図である。
【図２９】図２８に示した走査線駆動回路の一動作例を表すタイミング波形図である。
【図３０】本発明の応用例２に係る走査線駆動回路の一構成例を表すブロック図である。
【図３１】図３０に示した走査線駆動回路の一動作例を表すタイミング波形図である。
【図３２】本発明の応用例３に係る走査線駆動回路の一構成例を表すブロック図である。
【図３３】図３２に示した走査線駆動回路の一動作例を表すタイミング波形図である。
【図３４】本発明の応用例４に係る走査線駆動回路の一構成例を表すブロック図である。
【図３５】図３４に示した走査線駆動回路の一動作例を表すタイミング波形図である。
【図３６】図３４に示したレベルシフタの一構成例を表す回路図である。
【図３７】本発明の応用例５に係る走査線駆動回路の一構成例を表すブロック図である。
【図３８】図３７に示した走査線駆動回路の一動作例を表すタイミング波形図である。
【図３９】実施の形態を適用したタッチセンサ付き表示装置のうち、適用例１の外観構成を表す斜視図である。
【図４０】適用例２の外観構成を表す斜視図である。
【図４１】適用例３の外観構成を表す斜視図である。
【図４２】適用例４の外観構成を表す斜視図である。
【図４３】適用例５の外観構成を表す正面図、側面図、上面図および下面図である。
【発明を実施するための形態】
【００２２】
以下、本発明の実施の形態について、図面を参照して詳細に説明する。なお、説明は以下の順序で行う。
１．第１の実施の形態
２．第２の実施の形態
３．第３の実施の形態
４．第４の実施の形態
５．第５の実施の形態
６．表示装置への応用例
７．電子機器への適用例
【００２３】
＜１．第１の実施の形態＞
［構成例］
図１は、本発明の第１の実施の形態に係るレベルシフタの一構成例を表すものである。この例では、単一チャネルのＭＯＳトランジスタにより構成される回路の例として、ＮチャネルのＭＯＳトランジスタを用い、供給された信号に基づいて、その入力信号の振幅よりも大きい振幅を持つ信号を出力するレベルシフタ１０を説明する。レベルシフタ１０は、ＭＯＳトランジスタ１１〜１７と、容量素子２１〜２５とを備えている。
【００２４】
ＭＯＳトランジスタ１１は、ゲートが入力端子Ｒに接続され、ドレインが電源ＰＶＤＤ１に接続され、ソースがノードＡに接続されている。このＭＯＳトランジスタ１１は、ゲート・ソース間に、図示しない寄生容量を有している。ＭＯＳトランジスタ１２は、ゲートが入力端子Ｓに接続され、ドレインがノードＡに接続され、ソースが電源ＰＶＳＳに接続されている。ＭＯＳトランジスタ１３は、ゲートが入力端子Ｓに接続され、ドレインが電源ＰＶＤＤ１に接続され、ソースがノードＢに接続されている。このＭＯＳトランジスタ１３は、ゲート・ソース間に、図示しない寄生容量を有している。ＭＯＳトランジスタ１４は、ゲートが入力端子Ｒに接続され、ドレインがノードＢに接続され、ソースが電源ＰＶＳＳに接続されている。ＭＯＳトランジスタ１５は、ゲートが電源ＰＶＤＤ１に接続され、ドレインもしくはソースの一方がノードＢに接続され、他方がノードＣに接続されている。ＭＯＳトランジスタ１６は、ゲートがノードＣに接続され、ドレインが、電源ＰＶＤＤ１の電圧ＶＤＤ１よりも高い電圧ＶＤＤ２をもつ電源ＰＶＤＤ２に接続され、ソースが出力端子Ｏｕｔに接続されている。ＭＯＳトランジスタ１７は、ゲートがノードＡに接続され、ドレインが出力端子Ｏｕｔに接続され、ソースが電源ＰＶＳＳに接続されている。これらのＭＯＳトランジスタ１１〜１７は、ＮチャネルのＭＯＳトランジスタにより構成されている。
【００２５】
容量素子２１は、ＭＯＳトランジスタ１６のゲートとソースとの間に挿入配置されている。この容量素子２１は、ブートストラップ部Ｂ１を構成している。このブートストラップ部Ｂ１は、ブートストラップ動作（後述）をするためのものである。具体的には、容量素子２１は、レベルシフタ１０の出力電圧が高レベルのときに、その電圧レベルとして電源ＰＶＤＤ２の電圧ＶＤＤ２を出力できるようにするために、ＭＯＳトランジスタ１６のゲート（ノードＣ）の電圧を電圧ＶＤＤ２よりも高くするように機能するものである。
【００２６】
容量素子２２は、入力端子ＳｂとノードＢとの間に挿入配置されている。容量素子２３は、ノードＢと電源ＰＶＳＳとの間に挿入配置されている。容量素子２２，２３は、電圧補償部Ｂ２を構成している。この電圧補償部Ｂ２は、後述するように、ノードＢがフローティング状態のときに、端子Ｓｂから入力される反転セット信号ＶＳｂを、容量素子２２，２３の容量値の比に対応する振幅分だけノードＢに伝えるように機能するものである。また、この容量比は、後述するように、ノードＢに現れる、セット信号ＶＳの立ち下がりに起因する電圧変化を、反転セット信号ＶＳｂで相殺できるような値に設定されている。
【００２７】
容量素子２４は、入力端子ＲｂとノードＡとの間に挿入配置されている。容量素子２５は、ノードＡと電源ＰＶＳＳとの間に挿入配置されている。容量素子２４，２５は、電圧補償部Ｂ３を構成している。この電圧補償部Ｂ３は、後述するように、ノードＡがフローティング状態のときに、端子Ｒｂから入力される反転リセット信号ＶＲｂ（後述）を、容量素子２４，２５の容量値の比に対応する振幅分だけノードＡに伝えるように機能するものである。また、この容量比は、後述するように、ノードＡに現れる、リセット信号ＶＲの立ち下がりに起因する電圧変化を、反転リセット信号ＶＲｂで相殺できるような値に設定されている。
【００２８】
入力端子Ｓにはセット信号ＶＳが供給され、入力端子Ｒにはリセット信号ＶＲが供給される。また、入力端子Ｓｂには反転セット信号ＶＳｂが供給され、入力端子Ｒｂには反転リセット信号ＶＲｂが供給される。この例では、これらの信号の高レベル電圧ＶＩＨは、電源ＰＶＤＤ１の電圧ＶＤＤ１と同じであり、また、低レベル電圧ＶＩＬは、電源ＰＶＳＳの電圧ＶＳＳと同じである。
【００２９】
電源ＰＶＤＤ１は、レベルシフタ１０の出力部（ＭＯＳトランジスタ１６，１７）以外の部分に電源を供給しており、電源ＰＶＤＤ２は、この出力部に電源を供給している。電源ＰＶＤＤ２は、レベルシフタ１０の出力信号ＶＯｕｔの高レベル電圧を設定するとともに、後段に接続された回路を駆動するための電源である。
【００３０】
以上の構成により、レベルシフタ１０は、入力された信号に基づき、その振幅（電圧ＶＤＤ１−電圧ＶＳＳ）よりも大きい振幅（電圧ＶＤＤ２−電圧ＶＳＳ）を持つ信号を出力信号ＶＯｕｔとして出力するように動作する。具体的には、後述するように、セット信号ＶＳの立ち上がりから、リセット信号ＶＲの立ち上がりまでの時間、電圧ＶＤＤ２（高レベル）を出力し、それ以外の時間は電圧ＶＳＳ（低レベル）を出力するように動作する。
【００３１】
ここで、ＭＯＳトランジスタ１６およびＭＯＳトランジスタ１７は、本発明における「第１および第２の出力トランジスタ」の一具体例にそれぞれ対応する。ＭＯＳトランジスタ１３およびＭＯＳトランジスタ１２は、本発明における「第１および第２の入力トランジスタ」の一具体例にそれぞれ対応する。ＭＯＳトランジスタ１４およびＭＯＳトランジスタ１１は、本発明における「第３および第４の入力トランジスタ」の一具体例にそれぞれ対応する。
【００３２】
ブートストラップ部Ｂ１は、本発明における「第１のブートストラップ回路」の一具体例に対応し、ＭＯＳトランジスタ１５および容量素子２１は、本発明における「第１のブートストラップトランジスタ」および「第１のブートストラップ容量」の一具体例に対応する。
【００３３】
電圧補償部Ｂ２は、本発明における「第１の電圧補償回路」の一具体例に対応し、容量素子２２および容量素子２３は、本発明における「第１の電圧補償容量」および「第２の電圧補償容量」の一具体例に対応する。電圧補償部Ｂ３は、本発明における「第２の電圧補償回路」の一具体例に対応する。
【００３４】
電源ＰＶＤＤ２の電圧ＶＤＤ２は、本発明における「第１の電源電圧」の一具体例に対応する。電源ＰＶＳＳの電圧ＶＶＳＳは、本発明における「第２の電源電圧」の一具体例に対応する。電源ＰＶＤＤ１の電圧ＶＤＤ１は、本発明における「第３の電源電圧」の一具体例に対応する。
【００３５】
セット信号ＶＳおよびリセット信号ＶＲは、本発明における「第１の入力パルス信号」および「第２の入力パルス信号」の一具体例に対応する。反転セット信号ＶＳｂおよび反転リセット信号ＶＲｂは、本発明における「第３の入力パルス信号」および「第４の入力パルス信号」の一具体例に対応する。
【００３６】
［動作および作用］
（動作概要）
まず最初に、本実施の形態のレベルシフタ１０の動作および作用について説明する。
【００３７】
図２は、レベルシフタ１０の動作のタイミング波形図を表すものである。図２において、（Ａ）はセット信号ＶＳの波形を示し、（Ｂ）はリセット信号ＶＲの波形を示し、（Ｃ）は反転セット信号ＶＳｂの波形を示し、（Ｄ）は反転リセット信号ＶＲｂの波形を示し、（Ｅ）はノードＡの電圧ＶＡの波形を示し、（Ｆ）はノードＢの電圧ＶＢの波形を示し、（Ｇ）はノードＣの電圧ＶＣの波形を示し、（Ｈ）は出力信号ＶＯｕｔの波形を示す。
【００３８】
まず、セット信号ＶＳの立ち上がりにより（図２（Ａ））、ブートストラップ動作が行われ、ノードＣの電圧ＶＣは電圧ＶＤＤ２より高い電位に持ち上げられ（図２（Ｇ））、出力信号ＶＯｕｔは電圧ＶＤＤ２（高レベル）となる（図２（Ｈ））。セット信号ＶＳが立ち下がると（図２（Ａ））、それに起因してノードＣの電圧ＶＣに電圧変化が生じるが、その直後の反転セット信号ＶＳｂの立ち上がりに起因して、逆方向の電圧変化が生じることにより、これらが相殺される（図２（Ｇ））。その結果、出力信号ＶＯｕｔが電圧ＶＤＤ２を維持する（図２（Ｈ））。
【００３９】
次に、リセット信号ＶＲの立ち上がりにより（図２（Ｂ））、ノードＣの電圧ＶＣが電圧ＶＳＳへ低下するとともに（図２（Ｇ））、ノードＡの電圧ＶＡが上昇し（図２（Ｅ））、出力信号ＶＯｕｔは電圧ＶＳＳ（低レベル）となる（図２（Ｈ））。リセット信号ＶＲが立ち下がると（図２（Ｂ））、それに起因してノードＡの電圧ＶＡに電圧変化が生じるが、その直後の反転リセット信号ＶＲｂの立ち上がりに起因して、逆方向の電圧変化が生じることにより、これらが相殺される（図２（Ｅ））。その結果、出力信号ＶＯｕｔが電圧ＶＳＳを維持する（図２（Ｈ））。
【００４０】
（詳細動作）
続いて、図１および図２を参照して、レベルシフタ１０の詳細動作を説明する。
【００４１】
まず、セット信号ＶＳが電圧ＶＳＳから電圧ＶＤＤ１に上がると（図２（Ａ））、ＭＯＳトランジスタ１２がオン状態となりノードＡの電圧ＶＡが電圧ＶＳＳへ下がるとともに（図２（Ｅ））、ＭＯＳトランジスタ１３がオン状態となり、ノードＢの電圧ＶＢが、電圧ＶＤＤ１よりもＭＯＳトランジスタ１３のしきい値電圧Ｖth（１３）の分だけ低い電圧（ＶＤＤ１−Ｖth（１３））へ上がる（図２（Ｆ））。これにより、ＭＯＳトランジスタ１７はオフ状態になるとともに、ＭＯＳトランジスタ１６がオン状態になるため、出力信号Ｖｏｕｔの電圧が上昇する。このとき、容量素子２１には電荷が充電され、その両端の電圧差はＭＯＳトランジスタ１６のしきい値電圧Ｖth（１６）よりも大きくなる。そして、出力信号Ｖｏｕｔがさらに上昇すると、容量素子２１の両端の電圧差は維持されるため、ノードＣの電圧ＶＣも上昇し（ブートストラップ動作）、ＭＯＳトランジスタ１５がオフ状態になる。そして最終的には、ノードＣの電圧ＶＣは、電圧ＶＤＤ２とＭＯＳトランジスタ１６のしきい値電圧Ｖth（１６）の合計電圧（ＶＤＤ２＋Ｖth（１６））より高い電圧ＶＯbootまで上昇し（図２（Ｇ））、出力信号ＶＯｕｔは電圧ＶＤＤ２まで上昇する（図２（Ｈ））。
【００４２】
上述したブートストラップ動作において、ＭＯＳトランジスタ１６のブートゲインＧbootは、次式のように表すことができる。
Ｇboot＝（Ｃｇ＋Ｃ２１）／（Ｃｇ＋Ｃ２１＋ＣＣ）  ・・・・・・（１）
ここで、ＣｇはＭＯＳトランジスタ１６のゲート容量であり、Ｃ２１は容量素子２１の容量値であり、ＣＣはノードＣの容量（ただしＣｇおよびＣ２１を除いたもの）である。ブートストラップ動作は、このブートゲインＧbootが大きいほど、より確実に動作することができる。このブートゲインＧbootを大きくするためには、ゲート容量Ｃｇと容量素子２１の容量Ｃ２１の和がノードＣの容量ＣＣに比べて十分に大きくなるようにすることが望ましい。また、この例ではブートストラップ動作時にオフ状態となるＭＯＳトランジスタ１５を設けているため、これが無いときに比べて、容量素子２３の容量Ｃ２３、ＭＯＳトランジスタ１３のソース容量Ｃｓ、およびＭＯＳトランジスタ１４のドレイン容量Ｃｄや、ノードＢの容量が切り離され、式（１）における容量ＣＣに対応するものを小さくすることができ、ブートゲインＧbootを大きくすることができる。
【００４３】
その後、セット信号ＶＳが電圧ＶＤＤ１から電圧ＶＳＳに下がると（図２（Ａ））、ＭＯＳトランジスタ１２がオフ状態となり、ノードＡがフローティング状態になるため、ノードＡの電圧ＶＡは直前の電圧（ＶＳＳ）を維持する（図２（Ｅ））。それと同時に、ＭＯＳトランジスタ１３もオフ状態となり、ノードＢがフローティング状態になるため、ノードＢの電圧ＶＢもまた直前の電圧（ＶＤＤ１−Ｖth（１３））を維持しようとする。ところが、ＭＯＳトランジスタ１３のゲート・ソース間の寄生容量に起因して、セット信号ＶＳの電圧低下にともない、ノードＢの電圧ＶＢが若干低下する（図２（Ｆ））。これにより、ノードＣの電圧ＶＣも若干低下し（図２（Ｇ））、出力信号ＶＯｕｔの電圧も若干低下し始める（図２（Ｈ））。
【００４４】
しかしながら、その直後に、反転セット信号ＶＳｂが電圧ＶＳＳから電圧ＶＤＤ１に上がると（図２（Ｃ））、この電圧上昇が容量素子２２を介してノードＢに伝わり、ノードＢの電圧ＶＢが若干上昇し、直前の電圧低下分を相殺する（図２（Ｆ））。これにより、ノードＣの電圧ＶＣについても同様に電圧低下分が相殺され（図２（Ｇ））、出力信号ＶＯｕｔは、電圧ＶＤＤ２を維持するようになる（図２（Ｈ））。
【００４５】
次に、リセット信号ＶＲが電圧ＶＳＳから電圧ＶＤＤ１に上がると（図２（Ｂ））、ＭＯＳトランジスタ１４がオン状態となりノードＢの電圧ＶＢが電圧ＶＳＳへ下がり（図２（Ｆ））、ＭＯＳトランジスタ１５がオン状態になるためノードＣの電圧ＶＣもまた電圧ＶＳＳへ下がる（図２（Ｇ））。これと同時に、ＭＯＳトランジスタ１１がオン状態となり、ノードＡの電圧ＶＡが、電圧ＶＤＤ１よりもＭＯＳトランジスタ１１のしきい値電圧Ｖth（１１）の分だけ低い電圧（ＶＤＤ１−Ｖth（１１））へ上がる（図２（Ｅ））。これにより、ＭＯＳトランジスタ１７はオン状態になるとともに、ＭＯＳトランジスタ１６がオフ状態になるため、出力信号Ｖｏｕｔが電圧ＶＳＳへ下がる（図２（Ｈ））。
【００４６】
その後、リセット信号ＶＲが電圧ＶＤＤ１から電圧ＶＳＳに下がると（図２（Ｂ））、ＭＯＳトランジスタ１４がオフ状態となり、ノードＢ，Ｃがフローティング状態になるため、ノードＢの電圧ＶＢおよびノードＣの電圧ＶＣは直前の電圧（ＶＳＳ）を維持する（図２（Ｆ），（Ｇ））。それと同時に、ＭＯＳトランジスタ１１もオフ状態となり、ノードＡがフローティング状態になるため、ノードＡの電圧ＶＡも直前の電圧（ＶＤＤ１−Ｖth（１１））を維持しようとする。ところが、ＭＯＳトランジスタ１１のゲート・ソース間の寄生容量に起因して、リセット信号ＶＲの電圧低下にともない、ノードＡの電圧ＶＡが若干低下する（図２（Ｅ））。このとき、ノードＡの電圧ＶＡがＭＯＳトランジスタ１７のしきい値電圧Ｖth（１７）より小さくなることにより、ＭＯＳトランジスタ１７を十分にオン状態にしておくことができなくなった場合には、レベルシフタ１０の出力端子Ｏｕｔの負荷の状態によっては、出力信号ＶＯｕｔが若干上昇するおそれがある（図２（Ｈ））。
【００４７】
しかしながら、その直後に、反転リセット信号ＶＲｂが電圧ＶＳＳから電圧ＶＤＤ１に上がると（図２（Ｄ））、この電圧上昇が容量素子２４を介してノードＡに伝わり、ノードＡの電圧ＶＡが若干上昇し、直前の電圧低下分を相殺する（図２（Ｅ））。これにより、出力信号ＶＯｕｔは、電圧ＶＳＳを維持するようになる（図２（Ｈ））。
【００４８】
以上のように、レベルシフタ１０では、入力されたセット信号ＶＳが立ち下がるときに生じる、ノードＢの電圧ＶＢ、ノードＣの電圧ＶＣおよび出力信号ＶＯｕｔにおける電圧変化が、直後に入力される反転セット信号ＶＳｂの立ち上がりにより相殺されている（図２（Ｆ）〜（Ｈ））。さらに、入力されたリセット信号ＶＲが立ち下がるときに生じる、ノードＡの電圧ＶＡおよび出力信号ＶＯｕｔにおける電圧変化が、直後に入力される反転リセット信号ＶＲｂの立ち上がりにより相殺されている（図２（Ｅ），（Ｈ））。
【００４９】
この相殺の動作は、反転セット信号ＶＳｂおよび反転リセット信号ＶＲｂと、容量素子２２〜２５により実現されている。以下に、反転セット信号ＶＳｂおよび反転リセット信号ＶＲｂのタイミングと、容量素子２２〜２５の容量値について、より詳細に説明する。
【００５０】
（反転セット信号ＶＳｂおよび反転リセット信号ＶＲｂのタイミング）
まず、反転セット信号ＶＳｂおよび反転リセット信号ＶＲｂのタイミングについて説明する。
【００５１】
図２では、反転セット信号ＶＳｂの立ち上がりのタイミングは、セット信号ＶＳの立ち下がりの直後になるようにしている。この場合、反転セット信号ＶＳｂが立ち上がるときには、セット信号ＶＳが電圧ＶＳＳになっているため、ＭＯＳトランジスタ１３はオフ状態になっており、ノードＢはフローティング状態になっている。よって、反転セット信号ＶＳｂの立ち上がりが容量素子２２を介してノードＢに伝わり、ノードＢの電圧ＶＢに電圧変化が生じる。その結果、ノードＢの電圧ＶＢでは、セット信号ＶＳの立ち下がりに起因して生じる電圧変化の直後に、この反転セット信号ＶＳｂに起因する逆向きの電圧変化が生じることとなり、これを相殺するように動作する（図２（Ｆ））。これにより、レベルシフタ１０の内部波形および出力波形の劣化を、最低限に抑えることができる。
【００５２】
なお、セット信号ＶＳの立ち下がりから、反転セット信号ＶＳｂの立ち上がりまでの時間では、ノードＢの電圧ＶＢ、ノードＣの電圧ＶＣおよび出力信号ＶＯｕｔに電圧変化が起こる（図２（Ｆ）〜（Ｈ））。よって、反転セット信号ＶＳｂの立ち上がりは、セット信号ＶＳの立ち下がりと同時もしくはその直後であることが望ましい。
【００５３】
一方、仮に、反転セット信号ＶＳｂの立ち上がりのタイミングが、セット信号ＶＳの立ち下がりの直前になるようにした場合、反転セット信号ＶＳｂが立ち上がるときには、セット信号ＶＳがまだ電圧ＶＤＤであるため、ＭＯＳトランジスタ１３はオン状態であり、ノードＢは低インピーダンス状態になっている。よって、反転セット信号ＶＳｂが立ち上がっても、その信号はノードＢの電圧ＶＢには殆ど現れないこととなる。この場合、セット信号ＶＳの立ち下がりに起因して生じる電圧変化だけが残り、レベルシフタ１０の内部波形および出力波形は劣化してしまう。
【００５４】
以上、反転セット信号ＶＳｂの立ち上がりタイミングについて説明したが、反転リセット信号ＶＲｂの立ち上がりタイミングについても同様である。すなわち、図２では、反転リセット信号ＶＲｂの立ち上がりのタイミングが、リセット信号ＶＲの立ち下がりの直後になるようにしている。この場合、反転リセット信号ＶＲｂが立ち上がるときには、リセット信号ＶＲが電圧ＶＳＳになっているため、ＭＯＳトランジスタ１１がオフ状態になっており、ノードＡがフローティング状態になっている。よって、反転リセット信号ＶＲｂの立ち上がりが容量素子２４を介してノードＡに伝わり、ノードＡの電圧ＶＡに電圧変化が生じる。その結果、ノードＡの電圧ＶＡでは、リセット信号ＶＲの立ち下がりに起因して生じる電圧変化の直後に、この反転リセット信号ＶＲｂに起因する逆向きの電圧変化が生じることとなり、これを相殺するように動作する（図２（Ｅ））。これにより、レベルシフタ１０の内部波形および出力波形の劣化を、最低限に抑えることができる。
【００５５】
なお、リセット信号ＶＲの立ち下がりから、反転リセット信号ＶＲｂの立ち上がりまでの時間では、ノードＡの電圧ＶＡおよび出力信号ＶＯｕｔに電圧変化が起こる（図２（Ｅ），（Ｈ））。よって、反転リセット信号ＶＲｂの立ち上がりは、リセット信号ＶＲの立ち下がりと同時もしくはその直後であることが望ましい。
【００５６】
一方、仮に、反転リセット信号ＶＲｂの立ち上がりのタイミングが、リセット信号ＶＲの立ち下がりの直前になるようにした場合、反転リセット信号ＶＲｂが立ち上がるときには、リセット信号ＶＲがまだ電圧ＶＤＤであるため、ＭＯＳトランジスタ１１はオン状態であり、ノードＡは低インピーダンス状態になっている。よって、反転リセット信号ＶＲｂが立ち上がっても、その信号はノードＡの電圧ＶＡには殆ど現れないこととなる。この場合、リセット信号ＶＲの立ち下がりに起因して生じる電圧変化だけが残り、レベルシフタ１０の内部波形および出力波形は劣化してしまう。
【００５７】
以上のように、反転セット信号ＶＳｂの立ち上がりのタイミングは、セット信号ＶＳの立ち下がりと同時もしくはそれ以降である必要があり、その直後であることが望ましい。また、反転リセット信号ＶＲｂの立ち上がりのタイミングは、リセット信号ＶＲの立ち下がりと同時もしくはそれ以降である必要があり、その直後であることが望ましい。これらを実現するためには、例えば、セット信号ＶＳをインバータなどで反転させることにより反転セット信号ＶＳｂを生成するのが望ましい。同様に、例えば、リセット信号ＶＲをインバータなどで反転させることにより反転リセット信号ＶＲｂを生成するのが望ましい。
【００５８】
（容量素子２２〜２５の容量値）
次に、容量素子２２〜２５の容量値について説明する。
【００５９】
上述したように、反転セット信号ＶＳｂの立ち上がりは、セット信号ＶＳの立ち下がりに起因するノードＢの電圧ＶＢの変化を相殺するように動作する。このことは、反転セット信号ＶＳｂの立ち上がりが容量素子２２を介してノードＢに現れる電圧変化量が、セット信号ＶＳの立ち下がりに起因するノードＢの電圧変化量とほぼ同等になるようにする必要があることを意味している。この反転セット信号ＶＳｂの立ち上がりに起因するノードＢの電圧変化量を設定する方法として、例えば、容量素子２２，２３の容量比を用いることができる。
【００６０】
反転セット信号ＶＳｂの、ノードＢの電圧ＶＢへの伝達量ＴＳは、次式のように表すことができる。
ＴＳ＝Ｃ２２／（Ｃ２２＋Ｃ２３）  ・・・・・・（２）
ここで、Ｃ２２は容量素子２２の容量値であり、Ｃ２３は容量素子２３の容量値である。つまり、伝達量ＴＳは、容量素子２２，２３の容量比によって決定される。よって、反転セット信号ＶＳｂの振幅（電圧ＶＤＤ１−電圧ＶＳＳ）にこの伝達量ＴＳを乗じたものが、セット信号ＶＳに起因するノードＢの電圧変化量と等しくなるような伝達量ＴＳを求め、それを実現できる容量素子２２，２３の容量値を決定すればよい。このような容量素子２２，２３を用いることにより、セット信号ＶＳの立ち下がりに起因するノードＢの電圧変化量を、反転セット信号ＶＳｂの立ち上がりに起因するノードＢの電圧変化量で相殺することができる。
【００６１】
なお、式（２）では、ＭＯＳトランジスタなどの寄生容量を省略している。つまり、式（２）が精度良く成り立つためには、容量Ｃ２２，Ｃ２３が、これらの寄生容量に比べて十分に大きいことが望ましい。もしくは、式（２）において、さらにその寄生容量を考慮することにより、容量Ｃ２２，Ｃ２３を決定してもよい。
【００６２】
以上、容量素子２２，２３の容量値について説明したが、容量素子２４，２５の容量値についても同様である。すなわち、反転リセット信号ＶＲｂの立ち上がりに起因するノードＡの電圧変化量を設定する方法として、例えば、容量素子２４，２５の容量比を用いることができる。
【００６３】
反転リセット信号ＶＲｂの、ノードＡの電圧ＶＡへの伝達量ＴＲは、次式のように表すことができる。
ＴＲ＝Ｃ２４／（Ｃ２４＋Ｃ２５）  ・・・・・・（３）
ここで、Ｃ２４は容量素子２４の容量値であり、Ｃ２５は容量素子２５の容量値である。つまり、伝達量ＴＲは、容量素子２４，２５の容量比によって決定される。よって、反転リセット信号ＶＲｂの振幅（電圧ＶＤＤ１−電圧ＶＳＳ）にこの伝達量ＴＲを乗じたものが、リセット信号ＶＳに起因するノードＡの電圧変化量と等しくなるような伝達量ＴＲを求め、それを実現できる容量素子２４，２５の容量値を決定すればよい。このような容量素子２４，２５を用いることにより、リセット信号ＶＲの立ち下がりに起因するノードＡの電圧変化量を、反転リセット信号ＶＲｂの立ち上がりに起因するノードＡの電圧変化量で相殺することができる。
【００６４】
なお、式（３）でも、ＭＯＳトランジスタなどの寄生容量を省略している。つまり、式（３）が精度良く成り立つためには、容量Ｃ２４や容量Ｃ２５が、これらの寄生容量に比べて十分に大きいことが望ましい。もしくは、式（３）において、さらにその寄生容量を考慮することにより、容量Ｃ２４，Ｃ２５を決定してもよい。
【００６５】
このように、容量素子２２〜２５の容量値を適切に設定することにより、セット信号ＶＳおよびリセット信号ＶＲの立ち下がりに起因する内部波形の電圧変化を相殺することができる。
【００６６】
また、電源ＰＶＤＤ１と電源ＰＶＳＳとの間、および電源ＰＶＤＤ２と電源ＰＶＳＳとの間に直列に接続されたＭＯＳトランジスタは、相補的に動作している。すなわち、ＭＯＳトランジスタ１１とＭＯＳトランジスタ１２、ＭＯＳトランジスタ１３とＭＯＳトランジスタ１４、ＭＯＳトランジスタ１６とＭＯＳトランジスタ１７は、どちらか一方がオン状態のときには、他方はオフ状態になっており、両方が同時にオン状態になることはない。よって、静的な貫通電流が流れないため、低消費電力が実現できる。
【００６７】
（リークに対する耐性）
次に、容量素子２１に充電された電荷のリークに対する耐性について説明する。
【００６８】
出力信号ＶＯｕｔが高レベルのときに、ノードＣの電圧ＶＣを電圧ＶＤＤ２とＭＯＳトランジスタ１６のしきい値電圧Ｖth（１６）の合計電圧（ＶＤＤ２＋Ｖth（１６））よりも高く設定すると、その分だけ容量素子２１に充電された電荷のリークに対する耐性が高くなる。以下に、その詳細を説明する。
【００６９】
図１６は、レベルシフタ１０において、出力信号ＶＯｕｔが高レベルになったときの動作のタイミング波形図を表すものであり、（Ａ）はノードＣの電圧ＶＣの波形を示し、（Ｂ）は出力信号ＶＯｕｔの波形を示す。ここでは、容量素子２１に充電された電荷が、例えばＭＯＳトランジスタ１５を介してリークする場合を想定し、ノードＣの電圧ＶＣが時間経過に従い低下するときの動作を示している。なお、説明の便宜上、図１６ではそのリーク量を強調している。
【００７０】
出力信号ＶＯｕｔが高レベルのとき、レベルシフタ１０は電圧ＶＤＤ２を維持することができる。すなわち、図１６（Ａ）に示したように、ノードＣの電圧ＶＣは、ブートストラップ動作により電圧ＶＳＳから立ち上がり高レベルになった後、リークにより少しずつ低下するにもかかわらず、常に電圧（ＶＤＤ２＋Ｖth（１６））を上回る。これにより、出力信号ＶＯｕｔは、図１６（Ｂ）に示したように、この期間中ずっと電圧ＶＤＤ２を維持することができる。
【００７１】
これは、図２において、反転セット信号ＶＳｂが立ち上がったときに（図２（Ｃ））、ノードＣの電圧ＶＣを持ち上げたことに起因している（図２（Ｇ））。つまり、レベルシフタ１０では、ノードＣの電圧ＶＣが高いレベルに設定されるため、リークによりその電圧が降下しても、電圧（ＶＤＤ２＋Ｖth（１６））まで低下するのにかかる時間が長くなり、リークに対する耐性が向上する。
【００７２】
以上、出力信号ＶＯｕｔが高レベルのときについて説明したが、出力信号ＶＯｕｔが低レベルのときについても同様である。すなわち、レベルシフタ１０では、図２に示したように、反転リセット信号ＶＲの立ち上がりにおいて、ノードＡの電圧ＶＡは、電圧（ＶＤＤ１＋Ｖth（１１））より高く設定される。このとき、図１において、フローティング状態になっているノードＡの電荷が、例えばＭＯＳトランジスタ１２を介してリークする場合、ノードＡの電圧ＶＡは、時間の経過とともに少しずつ低下することとなる。しかしながら、ノードＡの電圧ＶＡが高めに設定されているため、リークによりその電圧が降下しても、ＭＯＳトランジスタ１７のしきい値電圧Ｖth（１７）まで低下するのにかかる時間が長くなり、リークに対する耐性が向上する。
【００７３】
［比較例］
次に、比較例に係るレベルシフタ１０Ｒについて説明する。本比較例は、反転セット信号や反転リセット信号が入力されない点が、上記第１の実施の形態とは異なるものである。すなわち、上記第１の実施の形態では、セット信号ＶＳに起因するノードＢの電圧変化を、反転セット信号ＶＳｂにより相殺し、また、リセット信号ＶＲに起因するノードＡの電圧変化を反転リセット信号ＶＲｂにより相殺するようにしたが、本比較例では、これらの電圧変化を相殺できないようになっている。なお、上記の実施の形態に係るレベルシフタ１０と実質的に同一の部分は同一の符号を付し、適宜説明を省略する。
【００７４】
図３は、比較例に係るレベルシフタの一構成例を表すものである。上記第１の実施の形態のレベルシフタ１０では、容量素子２２〜２５を設けていたが、比較例に係わるレベルシフタ１０Ｒでは、これらが省かれている。その他の構成は、上記第１の実施の形態（図１）と同様である。
【００７５】
図４は、レベルシフタ１０Ｒの動作のタイミング波形図を表すものである。図４において、（Ａ）はセット信号ＶＳの波形を示し、（Ｂ）はリセット信号ＶＲの波形を示し、（Ｃ）はノードＡの電圧ＶＡの波形を示し、（Ｄ）はノードＢの電圧ＶＢの波形を示し、（Ｅ）はノードＣの電圧ＶＣの波形を示し、（Ｆ）は出力信号ＶＯｕｔの波形を示す。
【００７６】
レベルシフタ１０Ｒでは、セット信号ＶＳが立ち上がり、出力信号ＶＯｕｔが高レベルになったあと、セット信号ＶＳが立ち下がると（図４（Ａ））、このセット信号ＶＳの立ち下がりがＭＯＳトランジスタ１３のゲート・ソース間の寄生容量を介してノードＢに伝わるため、ノードＢの電圧ＶＢは、直前の電圧（ＶＤＤ１−Ｖth（１３））から若干低下し、その後においてもその低い電圧が維持されてしまう（図４（Ｄ）の波形Ｌ２）。これにより、ノードＣの電圧ＶＣも若干低下した後にその電圧が維持され（図４（Ｅ）の波形Ｌ２）、同様に、出力信号ＶＯｕｔの電圧も若干低下した後にその電圧が維持されてしまう（図２（Ｆ）の波形Ｌ２）。
【００７７】
その後、リセット信号ＶＲが立ち上がり、出力信号ＶＯｕｔが低レベルになったあと、リセット信号ＶＲが立ち下がると（図４（Ｂ））、このリセット信号ＶＲの立ち下がりがＭＯＳトランジスタ１１のゲート・ソース間の寄生容量を介してノードＡに伝わるため、ノードＡの電圧ＶＡは、直前の電圧（ＶＤＤ１−Ｖth（１１））から若干低下し、その後においてもその電圧が維持されてしまう（図４（Ｃ）の波形Ｌ２）。このとき、ノードＡの電圧ＶＡがＭＯＳトランジスタ１７のしきい値電圧Ｖth（１７）より小さくなることにより、ＭＯＳトランジスタ１７を十分にオン状態にしておくことができなくなった場合には、レベルシフタ１０Ｒの出力端子Ｏｕｔの負荷の状態によっては、出力信号ＶＯｕｔが若干上昇してしまうおそれがある（図４（Ｆ）の波形Ｌ２）。
【００７８】
以上のように、レベルシフタ１０Ｒでは、入力されたセット信号ＶＳが立ち下がるとき、ノードＢの電圧ＶＢ、ノードＣの電圧ＶＣおよび出力信号ＶＯｕｔに電圧変化が生じ、その状態が維持されてしまう。さらに、入力されたリセット信号ＶＲが立ち下がるとき、ノードＡの電圧ＶＡおよび出力信号ＶＯｕｔに電圧変化が生じ、それが維持されてしまう。これらの波形Ｌ２では、高レベル電圧と低レベル電圧が変化し、振幅が途中で低下するなど、理想的な動作における波形Ｌ１に比べ、その波形品質が劣化している。このように、レベルシフタ１０Ｒでは、内部信号の波形の劣化により、ノイズマージンが低下し、誤動作を引き起こすおそれがあるとともに、出力信号の波形の劣化により、後段に接続される回路の誤動作を引き起こすおそれがある。
【００７９】
一方、本実施の形態に係るレベルシフタ１０では、入力されたセット信号ＶＳが立ち下がるときに生じる、ノードＢの電圧ＶＢ、ノードＣの電圧ＶＣおよび出力信号ＶＯｕｔにおける電圧変化が、直後に入力される反転セット信号ＶＳｂの立ち上がりにより相殺される。さらに、入力されたリセット信号ＶＲが立ち下がるときに生じる、ノードＡの電圧ＶＡおよび出力信号ＶＯｕｔにおける電圧変化が、直後に入力される反転リセット信号ＶＲｂの立ち上がりにより相殺される。このように、レベルシフタ１０は、内部信号の波形をきれいにすることにより、誤動作を防ぎ安定した動作を実現するとともに、出力信号の波形をきれいにすることにより、後段に接続される回路の誤動作を防止することができる。
【００８０】
次に、リークに対する耐性について説明する。レベルシフタ１０Ｒでは、上述したように、反転セット信号ＶＳによりノードＣの電圧ＶＣを変化させる機能がないため、以下に説明するようにリークに対する耐性が低い。
【００８１】
図１７は、比較例に係わるレベルシフタ１０Ｒにおいて、出力信号ＶＯｕｔが高レベルになったときの動作のタイミング波形図を表すものであり、（Ａ）はノードＣの電圧ＶＣの波形を示し、（Ｂ）は出力信号ＶＯｕｔの波形を示す。
【００８２】
図１７（Ａ）に示したように、ノードＣの電圧ＶＣは、ブートストラップ動作により電圧ＶＳＳから立ち上がり高レベルになった後、リークにより少しずつ低下すると、ある時点で電圧（ＶＤＤ２＋Ｖth（１６））を下回るようになる。これに伴い、出力信号ＶＯｕｔは、図１７（Ｂ）に示したように、これ以降、電圧レベルが少しずつ低下するようになり、出力振幅が低下していく。
【００８３】
以上、出力信号ＶＯｕｔが高レベルのときについて説明したが、出力信号ＶＯｕｔが低レベルのときについても同様である。すなわち、レベルシフタ１０Ｒでは、図４に示したように、リセット信号ＶＲの立ち下がりにおいてノードＡの電圧ＶＡは若干低下し、その後においてその電圧を維持する（図４（Ｃ））。このとき、図３において、フローティング状態になっているノードＡの電荷が、例えばＭＯＳトランジスタ１２を介してリークする場合、ノードＡの電圧ＶＡは、時間の経過とともに少しずつ低下することとなる。このとき、ノードＡの電圧ＶＡが、ＭＯＳトランジスタ１７のしきい値電圧Ｖth（１７）を下回り、ＭＯＳトランジスタ１７を十分にオン状態にしておくことができなくなった場合には、レベルシフタ１０Ｒの出力端子Ｏｕｔの負荷の状態によっては、出力信号ＶＯｕｔが電圧ＶＳＳから上昇し、出力振幅が低下するおそれがある。
【００８４】
このように、比較例に係わるレベルシフタ１０Ｒでは、ノードＣおよびノードＡの電荷がリークした場合に、出力信号ＶＯｕｔの振幅が時間経過とともに低下するおそれがあるため、後段に接続される回路の誤動作を引き起こすおそれがある。つまり、リークに対する耐性が低い。
【００８５】
一方、本実施の形態に係るレベルシフタ１０では、比較例に係るレベルシフタ１０Ｒよりもリークに対する耐性が高く、出力振幅は低下しにくいため、後段に接続される回路では誤動作が生じにくい。
【００８６】
［効果］
以上のように本実施の形態では、容量素子２２〜２５を設け、容量素子２２を介して反転セット信号をノードＢに伝え、容量素子２４を介して反転リセット信号をノードＡに伝えるようにしたので、セット信号やリセット信号に起因する内部信号や出力信号の電圧変化が相殺され、きれいな内部波形や出力波形を実現できる。
【００８７】
また、電源ＰＶＤＤ１と電源ＰＶＳＳとの間、および電源ＰＶＤＤ２と電源ＰＶＳＳとの間に直列に接続されたＭＯＳトランジスタが、相補的に動作するようにしたので、静的な貫通電流が流れず、低消費電力が実現できる。
【００８８】
さらに、出力部をブートストラップ動作させるようにしたので、入力された信号の振幅よりも、大きな振幅の信号を出力することができる。
【００８９】
［変形例１−１］
上記実施の形態では、反転セット信号ＶＳｂおよび反転リセット信号のＶＲｂの高レベル電圧ＶＩＨを電圧ＶＤＤ１とし、低レベル電圧ＶＩＬを電圧ＶＳＳとしたが、これに限定されるものではない。例えば、これに代えて、これらの信号の高レベル電圧ＶＩＨと低レベル電圧ＶＩＬをそれぞれ任意の電圧に設定してもよい。この場合でも、容量素子２〜２５の容量値を、式（２），（３）を用いて決定することにより、セット信号やリセット信号に起因する内部信号や出力信号の電圧変化を相殺することができる。
【００９０】
この構成では、例えば、回路を製造したあとに、反転セット信号ＶＳｂおよび反転リセット信号ＶＲｂの高レベル電圧ＶＩＨと低レベル電圧ＶＩＬを調整することにより、内部信号や出力信号の電圧変化の量を変えることができる。また、例えば、レベルシフタ出力波形を常にモニタし、波形劣化が起こらないように、反転セット信号ＶＳｂや反転リセット信号ＶＲｂの高レベル電圧ＶＩＨと低レベル電圧ＶＩＬを制御するような構成を実現することができる。
【００９１】
［変形例１−２］
上記実施の形態では、反転セット信号ＶＳｂはセット信号ＶＳを反転したものとしたが、これに限定されるものではない。すなわち、反転セット信号ＶＳｂの立ち上がりが、セット信号ＶＳの立ち下がりと同時もしくはそれ以降にあり、かつ反転セット信号ＶＳｂの立ち下がりが、セット信号ＶＳが高レベルになっている期間にあるという条件を満足できるような、他の信号であってもよい。同様に、上記実施の形態では、反転リセット信号ＶＲｂはリセット信号ＶＲを反転したものとしたが、これに限定されるものではない。すなわち、反転リセット信号ＶＲｂの立ち上がりが、リセット信号ＶＲの立ち下がりと同時もしくはそれ以降にあり、かつ反転リセット信号ＶＲｂの立ち下がりが、リセット信号ＶＲが高レベルになっている期間にあるという条件を満足できるような、他の信号であってもよい。これにより、反転セット信号ＶＳｂや反転リセット信号ＶＲｂは、必ずしもセット信号ＶＳやリセット信号ＶＲを反転して作る必要がなくなり、例えば、この条件を満たすほかの既存信号を使うことができるなど、反転セット信号ＶＳｂや反転リセット信号ＶＲｂの選択の自由度を広げることができる。
【００９２】
［変形例１−３］
上記実施の形態では、反転セット信号ＶＳｂや反転リセット信号ＶＲｂを回路内部に伝えるための容量を、容量素子２２〜２５を用いて構成したが、これに限定されるものではなく、これに代えて、例えば、ＭＯＳトランジスタを用いてこれらの容量を構成してもよい。図５は、この容量としてＭＯＳトランジスタを用いたレベルシフタの一構成例を表すものである。本変形例に係るレベルシフタ１０Ａでは、ＭＯＳトランジスタ２２ａ〜２５ａのゲート酸化膜容量を用いて、この容量を構成している。
【００９３】
一般に、ＭＯＳトランジスタの寄生容量は、ＭＯＳトランジスタを用いた容量と同様に、プロセス変動によりばらつきが生じる。図５に示したようにＭＯＳトランジスタを用いて容量を構成することにより、プロセスが変動しても、ＭＯＳトランジスタの寄生容量とＭＯＳトランジスタを用いた容量とが同様にばらつくため、特性への影響が小さくなる。すなわち、図５の構成により、プロセス変動に対する耐性を高くすることができる。
【００９４】
［変形例１−４］
上記実施の形態では、シングルゲートのＭＯＳトランジスタを用いたが、これに限定されるものではなく、これに代えて、例えば、ダブルゲートやトリプルゲートなどのＭＯＳトランジスタを用いてもよい。図６は、ダブルゲートのＭＯＳトランジスタを用いたレベルシフタの一構成例を表すものである。本変形例に係るレベルシフタ１０Ｂでは、本実施の形態に係るレベルシフタ１０のＭＯＳトランジスタ１１〜１５を、ダブルゲートのものに置き換えている。これにより、ＭＯＳトランジスタがオフ状態におけるリーク電流を低減でき、低消費電力を実現することができる。
【００９５】
［変形例１−５］
上記実施の形態では、ＭＯＳトランジスタ１５を用いて、ブートストラップ動作時にノードＢとノードＣとが電気的に絶縁するようにしたが、これに限定されるものではなく、例えば、図７に示したように、ＭＯＳトランジスタ１５を設けなくてもよい。これにより、より少ない素子数でレベルシフタを実現することができる。
【００９６】
図８は、この変形例に係るレベルシフタ１０Ｃの動作のタイミング波形図を表すものである。図８において、（Ａ）はセット信号ＶＳの波形を示し、（Ｂ）はリセット信号ＶＲの波形を示し、（Ｃ）は反転セット信号ＶＳｂの波形を示し、（Ｄ）は反転リセット信号ＶＲｂの波形を示し、（Ｅ）はノードＡの電圧ＶＡの波形を示し、（Ｆ）はノードＢの電圧ＶＢの波形を示し、（Ｇ）は出力信号ＶＯｕｔの波形を示す。本変形例に係わるレベルシフタ１０Ｃでは、第１の実施の形態に係るレベルシフタ１０と同様に、セット信号ＶＳの立ち上がりによって、出力信号ＶＯｕｔが電圧ＶＤＤ２（高レベル）となり、セット信号ＶＳが下がっても、出力信号ＶＯｕｔの電圧レベルがほぼ維持される。その後、リセット信号ＶＲの立ち上がりによって、出力信号ＶＯｕｔが電圧ＶＳＳ（低レベル）となり、リセット信号ＶＲが下がっても、出力信号ＶＯｕｔの電圧レベルがほぼ維持される。
【００９７】
レベルシフタ１０Ｃでは、ＭＯＳトランジスタ１５を省いたため、ＭＯＳトランジスタ１３，１４からみた容量負荷が大きくなり、動作速度がやや遅くなる。よって、レベルシフタ１０Ｃは、早い動作速度が必要とされないアプリケーションにおいて適用されるものである。このように、レベルシフタ１０Ｃは、より少ない素子数で構成されるため、回路の小型化が実現できる。
【００９８】
［変形例１−６］
上記実施の形態では、ノードＡおよびノードＢの波形劣化を改善するために容量素子２２〜２５を設けたが、例えば、さらに素子を追加してもよい。ノードＡおよびノードＢに新たにＭＯＳトランジスタをそれぞれ追加した例を図９に示す。本変形例に係わるレベルシフタ１０Ｄは、ＭＯＳトランジスタ１８，１９を備えている。ＭＯＳトランジスタ１８は、ゲートがノードＡに接続され、ドレインがノードＢに接続され、ソースが電源ＰＶＳＳに接続されている。ＭＯＳトランジスタ１９は、ゲートがノードＢに接続され、ドレインがノードＡに接続され、ソースが電源ＰＶＳＳに接続されている。
【００９９】
比較例に係るレベルシフタ１０Ｒ（図３）では、上述したように、ＭＯＳトランジスタ１３のゲート・ソース間の寄生容量を介してセット信号ＶＳがノードＢに伝わり、ＭＯＳトランジスタ１１のゲート・ソース間の寄生容量を介してリセット信号ＶＲがノードＡに伝わることにより、ノードＡおよびノードＢの波形が劣化する。これと同様な現象は、ＭＯＳトランジスタ１２，１４でも起こるおそれがある。すなわち、ＭＯＳトランジスタ１２のドレイン・ゲート間の寄生容量を介してセット信号ＶＳがノードＡに伝わり、ＭＯＳトランジスタ１４のドレイン・ゲート間の寄生容量を介してリセット信号ＶＲがノードＢに伝わることにより、ノードＡおよびノードＢの電圧が変化するおそれがある。
【０１００】
第１の実施の形態に係るレベルシフタ１０（図１）でも、以下に説明するように、このＭＯＳトランジスタ１２，１４のドレイン・ゲート間の寄生容量を介して、ノードＡおよびノードＢに電圧変化が発生するおそれがある。
【０１０１】
図１０は、第１の実施の形態に係るレベルシフタ１０の動作において、ＭＯＳトランジスタ１２，１４のドレイン・ゲート間の寄生容量を考慮した場合のタイミング波形図を表すものである。図１０において、（Ａ）はセット信号ＶＳの波形を示し、（Ｂ）はリセット信号ＶＲの波形を示し、（Ｃ）は反転セット信号ＶＳｂの波形を示し、（Ｄ）は反転リセット信号ＶＲｂの波形を示し、（Ｅ）はノードＡの電圧ＶＡの波形を示し、（Ｆ）はノードＢの電圧ＶＢの波形を示し、（Ｇ）はノードＣの電圧ＶＣの波形を示し、（Ｈ）は出力信号ＶＯｕｔの波形を示す。
【０１０２】
第１の実施の形態に係るレベルシフタ１０では、セット信号ＶＳが立ち上がり、出力信号ＶＯｕｔが高レベルになったあと、セット信号ＶＳが立ち下がると（図１０（Ａ））、このセット信号ＶＳの立ち下がりがＭＯＳトランジスタ１２のドレイン・ゲート間の寄生容量を介してノードＡに伝わるため、ノードＡの電圧ＶＡは直前の電圧ＶＳＳから若干低下し、その後においてもその電圧が維持されてしまう（図１０（Ｅ）の波形Ｌ３）。すなわち、ノードＢの電圧ＶＢは、上述したように、その直後の反転セット信号ＶＳｂの立ち上がりにより相殺されるが（図１０（Ｆ））、ノードＡの電圧ＶＡは相殺されずにその状態を維持してしまう。
【０１０３】
その後、リセット信号ＶＲが立ち上がり、出力信号ＶＯｕｔが低レベルになったあと、リセット信号ＶＲが立ち下がると（図１０（Ｂ））、リセット信号ＶＲの立ち下がりがＭＯＳトランジスタ１４のドレイン・ゲート間の寄生容量を介してノードＢに伝わるため、ノードＢの電圧ＶＢは直前の電圧ＶＳＳから若干低下し、その後においてもその電圧が維持されてしまう（図１０（Ｆ）の波形Ｌ３）。すなわち、ノードＡの電圧ＶＡは、上述したように、その直後の反転リセット信号ＶＲｂの立ち上がりにより相殺されるが（図１０（Ｅ））、ノードＡの電圧ＶＡは相殺されずにその状態を維持してしまう。
【０１０４】
ノードＡの電圧変化（図１０（Ｅ）の波形Ｌ３）およびノードＢの電圧変化（図１０（Ｆ）の波形Ｌ３）は、ともに、その内部波形の振幅が大きくなるように変化するものであり、ノイズマージンは確保され、回路の安定性が低下することはない。また、これらの電圧変化は、出力信号ＶＯｕｔの波形に影響するものではない。
【０１０５】
一方、ノードＡの電圧ＶＡおよびノードＢの電圧ＶＢが電圧ＶＳＳを下回ることは、ＭＯＳトランジスタ１６，１７をオフ状態にするときに、そのゲート・ソース間電圧Ｖｇｓが負になることを意味しており、オフ状態におけるドレイン・ソース間のリーク電流が発生するおそれがある。
【０１０６】
図１１は、一般的なＮチャネルＭＯＳトランジスタの静特性（Ｉds−Ｖgs特性）を表すものである。ゲート・ソース間電圧Ｖgsが正の領域では、ドレイン・ソース間電流Ｉdsが指数関数的に増加し、特にゲート・ソース間電圧Ｖgsがしきい値電圧Ｖthを超えるとオン状態になる。一方、ゲート・ソース間電圧Ｖｇｓが負の領域では、ゲート・ソース間電圧Ｖgsが下がるほど、ドレイン・ソース間電流Ｉdsはリーク電流により増加する傾向がある。
【０１０７】
図９において、電源ＰＶＤＤ２と電源ＰＶＳＳとの間に直列に接続されたＭＯＳトランジスタ１６，１７は、上述したように、相補的に動作するものである。すなわち、ＭＯＳトランジスタ１６，１７のどちらか一方がオン状態のときは他方はオフ状態になる。よって、このオフ状態になるＭＯＳトランジスタのドレイン・ソース間にリーク電流がある場合には、電源ＰＶＤＤ２と電源ＰＶＳＳとの間にリーク電流に対応する量の貫通電流が流れ、消費電力が増加してしまう。
【０１０８】
そこで、本変形例に係るレベルシフタ１０Ｄでは、ノードＡおよびノードＢ（ノードＣ）の各電圧は、どちらか一方が高レベルのときは他方が必ず低レベルになることに着目し、ＭＯＳトランジスタ１８，１９を用いて、ノードＡの電圧ＶＡが高レベルのときは、ノードＢの電圧ＶＢ（ノードＣの電圧ＶＣ）を電圧ＶＳＳに設定し、ノードＢの電圧ＶＢ（ノードＣの電圧ＶＣ）が高レベルのときは、ノードＡの電圧ＶＡを電圧ＶＳＳに設定している（図１０の特性Ｌ４）。これにより、リーク電流に起因する消費電力の増大を防ぐことができる。
【０１０９】
［変形例１−７］
上記実施の形態では、ＭＯＳトランジスタとしてＮチャネルのものを用いたが、これに限定されるものではなく、これに代えて、ＰチャネルのＭＯＳトランジスタを用いてもよい。
【０１１０】
図１２は、本変形例に係るレベルシフタの一構成例を表すものである。このレベルシフタ１０Ｅは、第１の実施の形態に係わるレベルシフタ１０のＮＭＯＳトランジスタをそのままＰＭＯＳトランジスタに置き換え、それに伴い入出力信号波形および内部信号波形の電圧軸を反転させたものであり、第１の実施の形態に係わるレベルシフタ１０と本質的に同じ動作をするものである。
【０１１１】
ＭＯＳトランジスタ３１は、ゲートが入力端子Ｒに接続され、ドレインが電源ＰＶＳＳ１に接続され、ソースがノードＡに接続されている。このＭＯＳトランジスタ３１は、ゲート・ソース間に、図示しない寄生容量を有している。ＭＯＳトランジスタ３２は、ゲートが入力端子Ｓに接続され、ドレインがノードＡに接続され、ソースが電源ＰＶＤＤに接続されている。ＭＯＳトランジスタ３３は、ゲートが入力端子Ｓに接続され、ドレインが電源ＰＶＳＳ１に接続され、ソースがノードＢに接続されている。このＭＯＳトランジスタ３３は、ゲート・ソース間に、図示しない寄生容量を有している。ＭＯＳトランジスタ３４は、ゲートが入力端子Ｒに接続され、ドレインがノードＢに接続され、ソースが電源ＰＶＤＤに接続されている。ＭＯＳトランジスタ３５は、ゲートが電源ＰＶＳＳ１に接続され、ドレインもしくはソースの一方がノードＢに接続され、他方がノードＣに接続されている。ＭＯＳトランジスタ３６は、ゲートがノードＣに接続され、ドレインが、電源ＰＶＳＳ１の電圧ＶＳＳ１よりも低い電圧ＶＳＳ２をもつ電源ＰＶＳＳ２に接続され、ソースが出力端子Ｏｕｔに接続されている。ＭＯＳトランジスタ３７は、ゲートがノードＡに接続され、ドレインが出力端子Ｏｕｔに接続され、ソースが電源ＰＶＤＤに接続されている。
【０１１２】
容量素子４１は、ＭＯＳトランジスタ３６のゲートとソースとの間に挿入配置されている。容量素子４２は、入力端子ＳｂとノードＢとの間に挿入配置されている。容量素子４３は、ノードＢと電源ＰＶＤＤとの間に挿入配置されている。容量素子４４は、入力端子ＲｂとノードＡとの間に挿入配置されている。容量素子４５は、ノードＡと電源ＰＶＤＤとの間に挿入配置されている。
【０１１３】
電源ＰＶＳＳ１は、レベルシフタ１０Ｅの出力部（ＭＯＳトランジスタ３６，３７）以外の部分に電源を供給しており、電源ＰＶＳＳ２は、この出力部に電源を供給している。電源ＰＶＳＳ２は、レベルシフタ１０Ｅの出力信号ＶＯｕｔの低レベル電圧を設定するとともに、後段に接続された回路を駆動するための電源である。
【０１１４】
図１３は、レベルシフタ１０Ｅの動作のタイミング波形図を表すものである。図１３において、（Ａ）はセット信号ＶＳの波形を示し、（Ｂ）はリセット信号ＶＲの波形を示し、（Ｃ）は反転セット信号ＶＳｂの波形を示し、（Ｄ）は反転リセット信号ＶＲｂの波形を示し、（Ｅ）はノードＡの電圧ＶＡの波形を示し、（Ｆ）はノードＢの電圧ＶＢの波形を示し、（Ｇ）はノードＣの電圧ＶＣの波形を示し、（Ｈ）は出力信号ＶＯｕｔの波形を示す。
【０１１５】
まず、セット信号ＶＳの立ち下がりにより（図１３（Ａ））、ブートストラップ動作が行われ、ノードＣの電圧ＶＣは電圧ＶＳＳ２より低い電位に下げられ（図１３（Ｇ））、出力信号ＶＯｕｔは電圧ＶＳＳ２（低レベル）を出力する（図１３（Ｈ））。セット信号ＶＳが立ち上がると（図１３（Ａ））、それに起因してノードＢの電圧ＶＢおよびノードＣの電圧ＶＣに電圧変化が生じるが、その直後の反転セット信号ＶＳｂの立ち下がりに起因して、逆方向の電圧変化が生じることにより、これらが相殺される（図１３（Ｇ））。その結果、出力信号ＶＯｕｔが電圧ＶＳＳ２を維持するようになる（図１３（Ｈ））。
【０１１６】
次に、リセット信号ＶＲの立ち下がりにより（図１３（Ｂ））、ノードＣの電圧ＶＣが立ち上がるとともに（図１３（Ｇ））ノードＡの電圧ＶＡが低下し（図１３（Ｅ））、出力信号ＶＯｕｔは電圧ＶＤＤ（高レベル）を出力する（図１３（Ｈ））。リセット信号ＶＲが立ち上がると、それに起因してノードＡの電圧ＶＡに電圧変化が生じるが、その直後の反転リセット信号ＶＲｂの立ち下がりに起因して、逆方向の電圧変化が生じることにより、これらが相殺される（図１３（Ｅ））。その結果、出力信号ＶＯｕｔが電圧ＶＤＤを維持するようになる（図１３（Ｈ））。
【０１１７】
以上のように本変形例では、本実施の形態と同様に、容量素子４２〜４５を設け、容量素子４２を介して反転セット信号ＶＳｂをノードＢに伝え、容量素子４４を介して反転リセット信号ＶＲｂをノードＡに伝えるようにしたので、セット信号ＶＳやリセット信号ＶＲに起因する、内部信号や出力信号の電圧変化が相殺され、誤動作を防ぎ安定した動作を実現できる。
【０１１８】
＜２．第２の実施の形態＞
次に、本発明の第２の実施の形態に係るレベルシフタについて説明する。本実施の形態は、反転セット信号や反転リセット信号による内部波形の電圧変化の量を、上記第１の実施の形態の場合に比べて大きくしたものである。すなわち、本実施の形態では、その一例として、上記第１の実施の形態に係わるレベルシフタ１０（図１）において、容量素子２２，２３の容量比、および容量素子２４，２５の容量比を変更することにより、レベルシフタ２０を構成している。この容量素子２２，２３の容量比は、式（２）に示した伝達量ＴＳが第１の実施の形態のときよりも大きくなるように設定している。また、この容量素子２４，２５の容量比は、式（３）に示した伝達量ＴＲが第１の実施の形態のときよりも大きくなるように設定している。その他の構成は、上記第１の実施の形態（図１）と同様である。よって、本実施の形態のレベルシフタ２０の回路構成については、図１を参照し、適宜説明を省略することとする。
【０１１９】
［動作および作用］
図１４は、レベルシフタ２０の動作のタイミング波形図を表すものである。図１４において、（Ａ）はセット信号ＶＳの波形を示し、（Ｂ）はリセット信号ＶＲの波形を示し、（Ｃ）は反転セット信号ＶＳｂの波形を示し、（Ｄ）は反転リセット信号ＶＲｂの波形を示し、（Ｅ）はノードＡの電圧ＶＡの波形を示し、（Ｆ）はノードＢの電圧ＶＢの波形を示し、（Ｇ）はノードＣの電圧ＶＣの波形を示し、（Ｈ）は出力信号ＶＯｕｔの波形を示す。
【０１２０】
レベルシフタ２０では、セット信号ＶＳが立ち上がり、出力信号ＶＯｕｔが高レベルになったあと、セット信号ＶＳが立ち下がると（図１４（Ａ））、そのセット信号ＶＳの立ち下がりがＭＯＳトランジスタ１３のゲート・ソース間の寄生容量を介してノードＢに伝わるため、ノードＢの電圧ＶＢは、直前の電圧（ＶＤＤ１−Ｖth（１３））から若干低下する（図１４（Ｆ））。これに起因して、ノードＣの電圧ＶＣもまた、直前の電圧ＶＯbootから若干低下する（図１４（Ｇ））。その直後に、反転セット信号ＶＳｂが立ち上がると（図１４（Ｃ））、この電圧上昇が容量素子２２を介してノードＢに伝わり、ノードＢの電圧ＶＢが上昇して直前の電圧低下分が相殺され、さらに若干上昇する（図１４（Ｆ）の波形Ｌ６）。ノードＣの電圧ＶＣについても同様に上昇し、直前の電圧低下分が相殺され、さらに若干上昇する（図１４（Ｇ）の波形Ｌ６）。その結果、出力信号ＶＯｕｔが電圧ＶＤＤ２をほぼ維持するようになる（図１４（Ｈ））。
【０１２１】
その後、リセット信号ＶＲが立ち上がり、出力信号ＶＯｕｔが低レベルになったあと、リセット信号ＶＲが立ち下がると（図１４（Ｂ））、そのリセット信号ＶＲの立ち下がりがＭＯＳトランジスタ１１のゲート・ソース間の寄生容量を介してノードＡに伝わるため、ノードＡの電圧ＶＡは、直前の電圧（ＶＤＤ１−Ｖth（１１））から若干低下する（図１４（Ｅ））。その直後に、反転リセット信号ＶＲｂが立ち上がると（図１４（Ｄ））、この電圧上昇が容量素子２４を介してノードＡに伝わり、ノードＡの電圧ＶＡが上昇して直前の電圧低下分が相殺され、さらに若干上昇する（図１４（Ｅ）の波形Ｌ６）。これにより、出力信号ＶＯｕｔが電圧ＶＳＳをほぼ維持するようになる（図１４（Ｈ））。
【０１２２】
次に、容量素子２１に充電された電荷のリークについて説明する。
【０１２３】
図１５は、レベルシフタ２０において、出力信号ＶＯｕｔが高レベルになったときの動作のタイミング波形図を表すものであり、（Ａ）はノードＣの電圧ＶＣの波形を示し、（Ｂ）は出力信号ＶＯｕｔの波形を示す。
【０１２４】
図１５（Ａ）に示したように、ノードＣの電圧ＶＣは、ブートストラップ動作により電圧ＶＳＳから立ち上がり高レベルになった後、リークにより少しずつ低下するにもかかわらず、常に電圧（ＶＤＤ２＋Ｖth（１６））を上回る。これにより、出力信号ＶＯｕｔは、図１５（Ｂ）に示したように、この期間中ずっと電圧ＶＤＤ２を維持することができる。
【０１２５】
これは、図１４において、反転セット信号ＶＳｂが立ち上がったときに（図１４（Ｃ））、ノードＣの電圧ＶＣをより高い電圧レベルに持ち上げたことに起因している（図１４（Ｇ））。つまり、レベルシフタ２０では、ノードＣの電圧ＶＣが高いレベルに設定されるため、リークによりその電圧が降下しても、電圧（ＶＤＤ２＋Ｖth（１６））まで低下するのにかかる時間が長くなり、リークに対する耐性が向上する。
【０１２６】
以上、出力信号ＶＯｕｔが高レベルのときについて説明したが、出力信号ＶＯｕｔが低レベルのときについても同様である。すなわち、レベルシフタ２０では、図１４に示したように、反転リセット信号ＶＲの立ち上がりにおいて、ノードＡの電圧ＶＡは、電圧（ＶＤＤ１＋Ｖth（１１））より高く設定される。このとき、図１において、フローティング状態になっているノードＡの電荷が、例えばＭＯＳトランジスタ１２を介してリークする場合、ノードＡの電圧ＶＡは、時間の経過とともに少しずつ低下することとなる。しかしながら、ノードＡの電圧ＶＡが高めに設定されているため、リークによりその電圧が降下しても、ＭＯＳトランジスタ１７のしきい値電圧Ｖth（１７）まで低下するのにかかる時間が長くなり、リークに対する耐性が向上する。
【０１２７】
以上のように、第２の実施の形態に係るレベルシフタ２０では、第１の実施の形態に係るレベルシフタ１０に比べ、反転セット信号ＶＳｂが立ち上がったときのノードＣの電圧ＶＣの電圧上昇量が大きいため、リークによりその電圧が降下したときに、電圧（ＶＤＤ２＋Ｖth（１６））まで低下するのにかかる時間が長くなり、結果として、リークに対する耐性をより高くすることができる。
【０１２８】
［効果］
以上のように本実施の形態では、反転セット信号や反転リセット信号による内部信号の電圧変化量が大きくなるようにしたので、リークに対する耐性を高くすることができる。その他の効果は、上記第１の実施の形態の場合と同様である。
【０１２９】
＜３．第３の実施の形態＞
次に、本発明の第３の実施の形態に係るレベルシフタについて説明する。本実施の形態は、出力部だけでなく入力部でもブートストラップ動作を行うようにしたものである。なお、上記実施の形態などに係るレベルシフタと実質的に同一の部分は同一の符号を付し、適宜説明を省略する。
【０１３０】
［構成例］
図１８は、本発明の第３の実施の形態に係るレベルシフタ３０の一構成例を表すものである。レベルシフタ３０は、ＭＯＳトランジスタ５１，５２と、容量素子５３，５４とを備えている。
【０１３１】
ＭＯＳトランジスタ５１は、ゲートが電源ＰＶＤＤ１に接続され、ドレインもしくはソースの一方が入力端子Ｒに接続され、他方がノードＲ１を介してＭＯＳトランジスタ１１のゲートに接続される。ＭＯＳトランジスタ５２は、ゲートが電源ＰＶＤＤ１に接続され、ドレインもしくはソースの一方が入力端子Ｓに接続され、他方がノードＳ１を介してＭＯＳトランジスタ１３のゲートに接続される。
【０１３２】
容量素子５３は、ＭＯＳトランジスタ１１のゲートとソースとの間に挿入配置されている。この容量素子５３は、ブートストラップ動作をするためのものである。具体的には、容量素子５３は、リセット信号ＶＲが高レベルになったとき、ＭＯＳトランジスタ１１のソースの電圧が電源ＰＶＤＤ１の電圧ＶＤＤ１を出力できるようにするために、ＭＯＳトランジスタ１１のゲート（ノードＲ１）の電圧ＶＲ１を電圧ＶＤＤ１よりも高くするように機能するものである。
【０１３３】
容量素子５４は、ＭＯＳトランジスタ１３のゲートとソースとの間に挿入配置されている。この容量素子５４は、容量素子５３と同様に、ブートストラップ動作をするためのものである。具体的には、容量素子５４は、セット信号ＶＳが高レベルになったとき、ＭＯＳトランジスタ１３のソースの電圧が電源ＰＶＤＤ１の電圧ＶＤＤ１を出力できるようにするために、ＭＯＳトランジスタ１３のゲート（ノードＳ１）の電圧ＶＳ１を電圧ＶＤＤ１よりも高くするように機能するものである。
【０１３４】
［動作および作用］
図１９は、レベルシフタ３０の動作のタイミング波形図を表すものである。図１９において、（Ａ）はセット信号ＶＳの波形を示し、（Ｂ）はリセット信号ＶＲの波形を示し、（Ｃ）は反転セット信号ＶＳｂの波形を示し、（Ｄ）は反転リセット信号ＶＲｂの波形を示し、（Ｅ）はノードＳ１の電圧ＶＳ１の波形を示し、（Ｆ）はノードＲ１の電圧ＶＲ１の波形を示し、（Ｇ）はノードＡの電圧ＶＡの波形を示し、（Ｈ）はノードＢの電圧ＶＢの波形を示し、（Ｉ）はノードＣの電圧ＶＣの波形を示し、（Ｊ）は出力信号ＶＯｕｔの波形を示す。
【０１３５】
まず、セット信号ＶＳが電圧ＶＳＳから電圧ＶＤＤ１に上がると（図１９（Ａ））、ＭＯＳトランジスタ１２がオン状態となりノードＡの電圧ＶＡが電圧ＶＳＳへ下がる（図１９（Ｇ））。それと同時に、ＭＯＳトランジスタ１３がオン状態となり、ノードＢの電圧ＶＢが上昇する。このとき、容量素子５４には電荷が充電され、その両端の電圧差はＭＯＳトランジスタ１３のしきい値電圧Ｖth（１３）よりも大きくなる。そして、ＭＯＳトランジスタ５２がオフ状態になった後も、ノードＢの電圧ＶＢが上昇し続ける一方、容量素子５４の両端の電圧差は維持されるため、ノードＳ１の電圧ＶＳ１も上昇する（入力部のブートストラップ動作）。そして最終的には、ノードＳ１の電圧ＶＳ１は、電圧ＶＤＤ１とＭＯＳトランジスタ１３のしきい値電圧Ｖth（１３）の合計電圧（ＶＤＤ１＋Ｖth（１３））より高い電圧ＶＳbootまで上昇し（図１９（Ｅ））、ノードＢの電圧ＶＢは電圧ＶＤＤ１まで上昇する（図１９（Ｈ））。その後、ノードＣの電圧ＶＣも出力部のブートストラップ動作により電圧ＶＯbootまで上昇し（図１９（I））、出力信号ＶＯｕｔは電圧ＶＤＤ２まで上昇する（図１９（Ｊ））。
【０１３６】
その後、セット信号ＶＳが電圧ＶＤＤ１から電圧ＶＳＳに下がると（図１９（Ａ））、ＭＯＳトランジスタ５２がオン状態となり、ノードＳ１の電圧ＶＳ１は電圧ＶＳＳに下がり（図１９（Ｅ））、ＭＯＳトランジスタ１３はオフ状態になる。このとき、容量素子５４やＭＯＳトランジスタ１３のゲート・ソース間の寄生容量を介して、ノードＢの電圧ＶＢおよびノードＣの電圧ＶＣに電圧変化が生じるが、その直後の反転セット信号ＶＳｂの立ち上がりに起因して、逆方向の電圧変化が生じることにより、これらが相殺される（図１９（Ｈ），（Ｉ））。その結果、出力信号ＶＯｕｔが電圧ＶＤＤ２を維持するようになる（図１９（Ｊ））。
【０１３７】
次に、リセット信号ＶＲが電圧ＶＳＳから電圧ＶＤＤ１に上がると（図１９（Ｂ））、ＭＯＳトランジスタ１４がオン状態となり、ノードＢの電圧ＶＢが電圧ＶＳＳへ下がり（図１９（Ｈ））、それに伴いノードＣの電圧ＶＣも電圧ＶＳＳへ下がる（図１９（Ｉ））。それと同時に、ＭＯＳトランジスタ１１がオン状態となり、ノードＡの電圧ＶＡが上昇する。このとき、容量素子５３には電荷が充電され、その両端の電圧差はＭＯＳトランジスタ１１のしきい値電圧Ｖth（１１）よりも大きくなる。そして、ＭＯＳトランジスタ５１がオフ状態になった後も、ノードＡの電圧ＶＡが上昇し続ける一方、容量素子５３の両端の電圧差は維持されるため、ノードＲ１の電圧ＶＲ１も上昇する（入力部のブートストラップ動作）。そして最終的には、ノードＲ１の電圧ＶＲ１は、電圧ＶＤＤ１とＭＯＳトランジスタ１１のしきい値電圧Ｖth（１１）の合計電圧（ＶＤＤ１＋Ｖth（１１））より高い電圧ＶＲbootまで上昇し（図１９（Ｆ））、ノードＡの電圧ＶＡは電圧ＶＤＤ１まで上昇する（図１９（Ｇ））。これにより、出力信号ＶＯｕｔは電圧ＶＳＳへ下がる（図１９（Ｊ））。
【０１３８】
その後、セット信号ＶＳが電圧ＶＤＤ１から電圧ＶＳＳに下がると（図１９（Ｂ））、ＭＯＳトランジスタ５１がオン状態となり、ノードＲ１の電圧ＶＲ１は電圧ＶＳＳに下がり（図１９（Ｆ））、ＭＯＳトランジスタ１１はオフ状態になる。このとき、容量素子５３やＭＯＳトランジスタ１１のゲート・ソース間の寄生容量を介して、ノードＡの電圧ＶＡに電圧変化が生じるが、その直後の反転リセット信号ＶＲｂの立ち上がりに起因して、逆方向の電圧変化が生じることにより、これらが相殺される（図１９（Ｇ））。その結果、出力信号ＶＯｕｔが電圧ＶＳＳを維持するようになる（図１９（Ｊ））。
【０１３９】
［効果］
以上のように本実施の形態では、入力部でもブートストラップ動作を行うようにしたので、ノードＡやノードＢにおける内部波形の振幅が大きくなり、回路を安定して動作させることができる。その他の効果は、上記第１の実施の形態の場合と同様である。
【０１４０】
［変形例３−１］
上記実施の形態では、ＭＯＳトランジスタ５１，５２のゲートを電源ＰＶＤＤ１に接続したが、これに限定されるものではない。例えば、図２０に示したように、電源ＰＶＤＤ１の電圧ＶＤＤ１よりも低い電圧ＶＤＤ３を持つ電源ＰＶＤＤ３を新たに設け、ＭＯＳトランジスタ５１，５２のゲートをこの電源ＰＶＤＤ１に接続するとともに、４つの入力信号の高レベル電圧ＶＩＨを電圧ＶＤＤ３とし、低レベル電圧ＶＩＬを電圧ＶＳＳとするようにしてもよい。
【０１４１】
図２１は、本変形例に係るレベルシフタ３０Ａの動作のタイミング波形図を表すものである。第３の実施の形態（図１９）では、セット信号ＶＳ、リセット信号ＶＲ、反転セット信号ＶＳｂ、反転リセット信号ＶＲｂの４つの入力信号の高レベル電圧が電圧ＶＤＤ１であったが、本変形例（図２１）では、この４つの入力信号の高レベル電圧ＶＩＨが、電圧ＶＤＤ１よりも低い電圧ＶＤＤ３となっている。その他の動作は全く同じである。
【０１４２】
本変形例に係るレベルシフタ３０Ａでは、４つの入力信号の高レベル電圧ＶＩＨを低くしても、入力部のブートストラップ動作により、ノードＡやノードＢにおける電圧振幅（ＶＤＤ１−ＶＳＳ）は維持されるため、回路動作の安定性を維持したまま、この４つの入力信号を供給する前段の回路の消費電力を低減することが可能になる。
【０１４３】
＜４．第４の実施の形態＞
次に、本発明の第４の実施の形態に係るレベルシフタについて説明する。本実施の形態は、出力部以外の電源を、入力信号から供給するようにしたものである。なお、上記実施の形態などに係るレベルシフタと実質的に同一の部分は同一の符号を付し、適宜説明を省略する。
【０１４４】
［構成例］
図２２は、本発明の第４の実施の形態に係るレベルシフタ４０の一構成例を表すものである。レベルシフタ４０は、第１の実施の形態の変形例に係るレベルシフタ１０Ｃ（図７）において、ＭＯＳトランジスタ１１のドレインの接続先を、電源ＰＶＤＤ１に代えてそのゲートとし、ＭＯＳトランジスタ１３のドレインの接続先を、電源ＰＶＤＤ１に代えてそのゲートとし、電源ＰＶＤＤ１を削除したものである。その他の構成は第１の実施の形態の変形例（図７）と同じである。
【０１４５】
セット信号ＶＳ、リセット信号ＶＲ、反転セット信号ＶＳｂおよび反転リセット信号ＶＲｂの４つの入力信号の高レベル電圧ＶＩＨは互いに同じものであり、低レベル電圧ＶＩＬは電圧ＶＳＳである。
【０１４６】
この構成により、レベルシフタ４０の電源は、セット信号ＶＳおよびリセット信号ＶＲを供給する前段の回路から、これらの入力信号を介して供給されるようになっている。つまり、レベルシフタ４０では、セット信号ＶＳおよびリセット信号ＶＲが高レベルのときに、この電圧ＶＩＨが電源として供給されるように動作する。
【０１４７】
［動作および作用］
図２３は、レベルシフタ３０の動作のタイミング波形図を表すものである。図２３において、（Ａ）はセット信号ＶＳの波形を示し、（Ｂ）はリセット信号ＶＲの波形を示し、（Ｃ）は反転セット信号ＶＳｂの波形を示し、（Ｄ）は反転リセット信号ＶＲｂの波形を示し、（Ｅ）はノードＡの電圧ＶＡの波形を示し、（Ｆ）はノードＢの電圧ＶＢの波形を示し、（Ｇ）は出力信号ＶＯｕｔの波形を示す。
【０１４８】
まず、セット信号ＶＳが電圧ＶＳＳから電圧ＶＩＨに上がると（図２３（Ａ））、ＭＯＳトランジスタ１２がオン状態となりノードＡの電圧ＶＡが電圧ＶＳＳへ下がる（図２３（Ｅ））。それと同時に、ＭＯＳトランジスタ１３がオン状態となり、セット信号ＶＳを介して電源が供給され、ノードＢの電圧ＶＢがブートストラップ動作により電圧ＶＯbootまで上昇し（図２３（Ｆ））、出力信号ＶＯｕｔは電圧ＶＤＤ２まで上昇する（図２３（Ｇ））。
【０１４９】
その後、セット信号ＶＳが立ち下がると（図２３（Ａ））、それに起因してノードＢの電圧ＶＢに電圧変化が生じるが、その直後の反転セット信号ＶＳｂの立ち上がりに起因して、逆方向の電圧変化が生じることにより、これらが相殺される（図２３（Ｆ））。その結果、出力信号ＶＯｕｔが電圧ＶＤＤ２を維持するようになる（図２３（Ｇ））。
【０１５０】
次に、リセット信号ＶＲが電圧ＶＳＳから電圧ＶＩＨに上がると（図２３（Ｂ））、ＭＯＳトランジスタ１４がオン状態となりノードＢの電圧ＶＢが電圧ＶＳＳへ下がる（図２３（Ｆ））。それと同時に、ＭＯＳトランジスタ１１がオン状態となり、リセット信号ＶＲを介して電源が供給され、ノードＡの電圧ＶＡが、電圧ＶＩＨよりもＭＯＳトランジスタ１１のしきい値電圧Ｖth（１１）の分だけ低い電圧（ＶＩＨ−Ｖth（１１））へ上がる（図２３（Ｅ））。その結果、出力信号ＶＯｕｔは電圧ＶＳＳへ下がる（図２３（Ｇ））。
【０１５１】
その後、リセット信号ＶＲが立ち下がると（図２３（Ｂ））、それに起因してノードＡの電圧ＶＡに電圧変化が生じるが、その直後の反転リセット信号ＶＲｂの立ち上がりに起因して、逆方向の電圧変化が生じることにより、これらが相殺される（図２３（Ｅ））。その結果、出力信号ＶＯｕｔが電圧ＶＳＳを維持するようになる（図２３（Ｇ））。
【０１５２】
［効果］
以上のように本実施の形態では、出力部以外の電源を、入力信号から供給するようにしたので、これらの電源配線が不要になり、回路レイアウトをコンパクトにすることができる。その他の効果は、上記第１の実施の形態の場合と同様である。
【０１５３】
＜５．第５の実施の形態＞
次に、本発明の第５の実施の形態に係るレベルシフタについて説明する。本実施の形態は、セット信号やリセット信号に起因する、内部信号や出力信号の電圧変化を相殺するための仕組みをよりシンプルにしたものである。すなわち、第１の実施の形態（図１）では、容量素子２２〜２５を設け、容量素子２２を介して反転セット信号をノードＢに伝え、容量素子２４を介して反転リセット信号をノードＡに伝えるようにしたが、本実施の形態では、容量素子２２，２３のみを設け、容量素子２２を介して反転セット信号をノードＢに伝えるようにしている。なお、上記実施の形態などに係るレベルシフタと実質的に同一の部分は同一の符号を付し、適宜説明を省略する。
【０１５４】
［構成例］
図２４は、本発明の第５の実施の形態に係るレベルシフタ５０の一構成例を表すものである。レベルシフタ５０は、第１の実施の形態に係るレベルシフタ１０（図１）において、容量素子２４，２５を省略したものである。その他の構成は、第１の実施の形態（図１）と同じである。
【０１５５】
［動作および作用］
図２５は、レベルシフタ５０の動作のタイミング波形図を表すものである。図２５において、（Ａ）はセット信号ＶＳの波形を示し、（Ｂ）はリセット信号ＶＲの波形を示し、（Ｃ）は反転セット信号ＶＳｂの波形を示し、（Ｄ）はノードＡの電圧ＶＡの波形を示し、（Ｅ）はノードＢの電圧ＶＢの波形を示し、（Ｆ）はノードＣの電圧ＶＣの波形を示し、（Ｇ）は出力信号ＶＯｕｔの波形を示す。
【０１５６】
まず、セット信号ＶＳの立ち上がりにより（図２５（Ａ））、ブートストラップ動作が行われ、ノードＣの電圧ＶＣは電圧ＶＤＤ２より高い電位に上昇し（図２５（Ｆ））、出力信号ＶＯｕｔは電圧ＶＤＤ２を出力する（図２５（Ｇ））。セット信号ＶＳが立ち下がると（図２５（Ａ））、それに起因してノードＢの電圧ＶＢおよびノードＣの電圧ＶＣに電圧変化が生じるが、その直後の反転セット信号ＶＳｂの立ち上がりに起因して、逆方向の電圧変化が生じることにより、これらが相殺される（図２５（Ｅ），（Ｆ））。その結果、出力信号ＶＯｕｔが電圧ＶＤＤ２を維持するようになる（図２５（Ｇ））。
【０１５７】
次に、リセット信号ＶＲの立ち上がりにより（図２５（Ｂ））、ノードＣの電圧ＶＣが電圧ＶＳＳへ下がるとともに（図２５（Ｆ））、ノードＡの電圧ＶＡが上昇し（図２５（Ｄ））、出力信号ＶＯｕｔは電圧ＶＳＳを出力する（図２５（Ｇ））。リセット信号ＶＲが立ち下がると、それに起因してノードＡの電圧ＶＡに電圧変化が生じる（図２５（Ｄ））が、その電圧がＭＯＳトランジスタ１７のしきい値電圧Ｖth（１７）よりも大きければ、ＭＯＳトランジスタ１７はオン状態を続けることができる。その結果、出力信号ＶＯｕｔが電圧ＶＳＳを維持するようになる（図２５（Ｇ））。
【０１５８】
［効果］
以上のように本実施の形態では、セット信号やリセット信号に起因する、内部信号や出力信号の電圧変化を相殺するための仕組みとして、容量素子２２，２３のみを設けるようにしたので、安定した動作を実現しつつ、部品点数を削減することができる。
【０１５９】
＜６．表示装置への応用例＞
次に、上記実施の形態および変形例で説明したレベルシフタの応用例について説明する。上記実施の形態等のレベルシフタは、小さな振幅の信号に基づいて大きな振幅の信号を生成するような用途において使用することができ、特に、単一チャネルのＭＯＳトランジスタを用いて構成したい場合に好適である。ここでは、表示装置を例に、特にその走査線駆動回路への応用の具体例を説明する。
【０１６０】
［全体構成例］
図２６は、上記実施の形態等のレベルシフタが用いられる表示装置の一構成例を表すものである。この表示装置１は、表示パネル６０および駆動回路７０を備えている。
【０１６１】
（表示パネル６０）
表示パネル６０は、複数の画素６１がマトリックス状に配置された画素アレイ部６３を有しており、外部から入力される映像信号７０Ａおよび同期信号７０Ｂに基づいて、アクティブマトリックス駆動により画素表示を行うものである。ここでは、各画素６１は、赤色用の画素６１Ｒ、緑色用の画素６１Ｇおよび青色用の画素６１Ｂにより構成されている。なお、以下では、画素６１Ｒ、画素６１Ｇ、画素６１Ｂの総称として、画素６１を適宜用いるものとする。
【０１６２】
画素アレイ部６３はまた、行状に配置されたＮ本の走査線ＷＳＬと、列状に配置された複数の信号線ＤＴＬと、走査線ＷＳＬに沿って行状に配置されたＮ本の電源線ＤＳＬとを有している。これらの走査線ＷＳＬ、信号線ＤＴＬおよび電源線ＤＳＬの一端側はそれぞれ、後述する駆動回路７０に接続されている。また、上記した各画素６１Ｒ、６１Ｇ、６１Ｂは、各走査線ＷＳＬと各信号線ＤＴＬとの交差部に対応して、行列状に配置（マトリックス配置）されている。なお、以下では、Ｎ本の走査線ＷＳＬのそれぞれを示すものとして、走査線ＷＳＬ（１）〜ＷＳＬ（Ｎ）を適宜用いるものとする。
【０１６３】
図２７は、画素６１の内部構成の一例を表すものである。画素６１内には、有機ＥＬ素子６２と、画素回路６４とが設けられている。
【０１６４】
有機ＥＬ素子６２は、供給された駆動電流に応じた輝度で発光する発光素子であり、後述する画素回路６４により、その駆動電流が供給されるようになっている。
【０１６５】
画素回路６４は、書き込みトランジスタＴｒ１、駆動トランジスタＴｒ２および容量素子Ｃpixを用いて構成されており、いわゆる「２Ｔｒ１Ｃ」の回路構成となっている。ここで、書き込みトランジスタＴｒ１および駆動トランジスタＴｒ２はそれぞれ、例えば、ＮチャネルＭＯＳ型のＴＦＴ（Thin Film Transistor；薄膜トランジスタ）により形成されている。
【０１６６】
この画素回路６４では、書き込みトランジスタＴｒ１のゲートが走査線ＷＳＬに接続され、ソースが信号線ＤＴＬに接続され、ドレインが駆動トランジスタＴｒ２のゲートおよび容量素子Ｃpixの一端に接続されている。駆動トランジスタＴｒ２のドレインは電源線ＤＳＬに接続され、ソースは容量素子Ｃpixの他端および有機ＥＬ素子６２のアノードに接続されている。有機ＥＬ素子６２のカソードは固定電位に設定されており、ここではグランド線ＧＮＤに接続されることにより、グランド（接地電位）に設定されている。なお、この有機ＥＬ素子６２のカソードは、各有機ＥＬ素子６２の共通電極として機能しており、例えば、表示パネル６０の表示領域全体に渡って連続して形成され、平板状の電極となっている。
【０１６７】
（駆動回路７０）
駆動回路７０は、画素アレイ部６３（表示パネル６０）を駆動する（表示駆動を行う）ものである。具体的には、画素アレイ部６３における複数の画素６１を順次選択しつつ、選択された画素６１に対して映像信号７０Ａに基づく信号電圧を書き込むことにより、複数の画素６１に対する表示駆動を行うようになっている。この駆動回路７０は、図２６に示したように、映像信号処理回路７１、タイミング生成回路７２、走査線駆動回路７３、信号線駆動回路７４および電源線駆動回路７５を有している。
【０１６８】
映像信号処理回路７１は、外部から入力されるデジタルの映像信号７０Ａに対して所定の補正を行うと共に、補正した映像信号７１Ａを信号線駆動回路７４に出力するものである。この所定の補正としては、例えば、ガンマ補正や、オーバードライブ補正などが挙げられる。
【０１６９】
タイミング生成回路７２は、外部から入力される同期信号７０Ｂに基づいて制御信号７２Ａを生成し出力することにより、走査線駆動回路７３、信号線駆動回路７４および電源線駆動回路７５がそれぞれ、連動して動作するように制御するものである。
【０１７０】
走査線駆動回路７３は、制御信号７２Ａに従って（同期して）複数の走査線ＷＳＬに対して選択パルスを順次印加することにより、複数の画素６１を順次選択するものである。具体的には、書き込みトランジスタＴｒ１をオン状態に設定するときに印加する電圧Ｖonと、書き込みトランジスタＴｒ１をオフ状態に設定するときに印加する電圧Ｖoffとを選択的に出力することにより、上記した選択パルスを生成するようになっている。ここで、電圧Ｖonは、書き込みトランジスタＴｒ１のオン電圧以上の値（一定値）となっており、電圧Ｖoffは、この書き込みトランジスタＴｒ１のオン電圧よりも低い値（一定値）となっている。
【０１７１】
信号線駆動回路７４は、制御信号７２Ａに従って（同期して）、映像信号処理回路７１から入力される映像信号に対応するアナログの映像信号（輝度信号）を生成し、各信号線ＤＴＬに印加するものである。具体的には、この映像信号７０Ａに基づくアナログの信号電圧Ｖsigを各信号線ＤＴＬに対して印加することにより、走査線駆動回路７３により選択された（選択対象の）画素６１に対して映像信号の書き込みを行うようになっている。なお、映像信号の書き込みとは、駆動トランジスタＴｒ２のゲート−ソース間に、その信号電圧Ｖsigに応じた所定の電圧を印加することを意味している。さらに、信号線駆動回路７４は、有機ＥＬ素子１２の消光時に、駆動トランジスタＴｒ２の閾値電圧Ｖthのばらつきを補正する際に必要な電圧Ｖofsを出力する。
【０１７２】
電源線駆動回路７５は、制御信号７２Ａに従って（同期して）、複数の電源線ＤＳＬに対して制御パルスを順次印加することにより、各有機ＥＬ素子６２の発光動作および消光動作の制御を行うものである。具体的には、各有機ＥＬ素子６２を発光させるときに印加する電圧ＶＣＣと、各有機ＥＬ素子６２を発光させる前において、各有機ＥＬ素子６２が所望の輝度で発光するように各画素回路６４を準備するときに印加する電圧Ｖiniとを選択的に出力することにより、上記した制御パルスを生成するようになっている。
【０１７３】
［全体動作例］
続いて、上記実施の形態等のレベルシフタが用いられる表示装置１における表示動作の概要を説明する。
【０１７４】
この表示装置１では、図２６および図２７に示したように、駆動回路７０が、表示パネル６０（画素アレイ部６３）内の各画素６１（６１Ｒ、６１Ｇ、６１Ｂ）に対し、映像信号７０Ａおよび同期信号７０Ｂに基づく表示駆動を行う。すなわち、まず、映像信号処理回路７１は、映像信号７０Ａに基づいて、ガンマ補正や、オーバードライブ補正などの補正を行い、補正した映像信号７１Ａを出力する。タイミング制御回路７２は、同期信号７０Ｂに基づいて、制御信号７２Ａを生成し出力する。走査線駆動回路７３は、制御信号７２Ａに同期して、電圧Ｖon（一定値）および電圧Ｖoff（一定値）からなる選択パルスを生成し、Ｎ本の走査線ＷＳＬに順次印加する。信号線駆動回路７４は、制御信号７２Ａに同期して、補正後の映像信号７１Ａに対応する電圧Ｖsigおよび電圧Ｖofs（一定値）からなるアナログの映像信号を生成し、複数の信号線ＤＴＬにそれぞれ印加する。電源線駆動回路７５は、制御信号７２Ａに同期して、電圧ＶＣＣ（一定値）および電圧Ｖini（一定値）からなる制御パルスを生成し、Ｎ本の電源線ＤＳＬに順次印加する。
【０１７５】
走査線ＷＳＬの選択パルスによって選択された複数の画素６１（水平画素ライン）では、駆動トランジスタＴｒ２の閾値電圧Ｖthのばらつきが画素６１ごとに補正された後、信号線ＤＴＬのアナログの映像信号が書き込まれ、電源線ＤＳＬの制御パルスによって有機ＥＬ素子６２に駆動電流が流れる。有機ＥＬ素子６２は、この駆動電流に応じて発光する。その結果、表示パネル６０において、映像信号７０Ａに基づく画像表示がなされる。
【０１７６】
［応用例１］
まず、上記実施の形態等のレベルシフタの応用例１に係る走査線駆動回路について説明する。
【０１７７】
（構成例）
図２８は、上記実施の形態等のレベルシフタの応用例１に係る走査線駆動回路７３Ａの一構成例表すものである。走査線駆動回路７３Ａは、シフトレジスタ８０と、Ｎ個のインバータ９０と、Ｎ個のインバータ９１と、Ｎ個のレベルシフタ１０とを備えている。
【０１７８】
シフトレジスタ８０は、入力されるクロック信号ＣＫ１，ＣＫ２に基づいて、２Ｎ個のパルス信号を順次、時分割的に生成し、それらのパルス信号の発生順にそれぞれ出力信号Ｑ（１）〜Ｑ（２Ｎ）として出力する機能を有する。クロック信号ＣＫ１，ＣＫ２は、図２６において、タイミング生成回路７２が生成し出力する制御信号７２Ａに含まれる信号の一具体例であり、後述するように、クロックパルスがクロック信号ＣＫ１，ＣＫ２に交互に現れるようになっている。なお、以下では、出力信号Ｑ（１）〜Ｑ（２Ｎ）の総称として、出力信号Ｑを適宜用いるものとする。
【０１７９】
インバータ９０のそれぞれは、シフトレジスタ８０の奇数番目の出力信号Ｑ（２ｋ−１）（ｋはＮ以下の自然数）を入力とし、その信号を反転し、出力信号Ｑｂ（２ｋ−１）として出力する回路である。インバータ９１のそれぞれは、シフトレジスタ８０の偶数番目の出力信号Ｑ（２ｋ）を入力とし、その信号を反転し、出力信号Ｑｂ（２ｋ）として出力する回路である。なお、以下では、出力信号Ｑｂ（１）〜Ｑｂ（２Ｎ）の総称として、出力信号Ｑｂを適宜用いるものとする。
【０１８０】
レベルシフタ１０のそれぞれは、上記実施の形態等のレベルシフタに対応するものである。ｎ番目のレベルシフタ１０（ｎ）では、入力端子Ｓにシフトレジスタ８０の出力信号Ｑ（２ｎ−１）が供給され、入力端子Ｓｂに入力端子Ｓに供給された信号を入力とするインバータ９０（ｎ）の出力信号Ｑｂ（２ｎ−１）が供給され、入力端子Ｒにシフトレジスタ８０の出力信号Ｑｂ（２ｎ）が供給され、入力端子Ｒｂに入力端子Ｒに供給された信号を入力とするインバータ９１（ｎ）の出力信号Ｑｂ（２ｎ）が供給され、これらの入力信号の振幅よりも大きな振幅の信号が出力端子Ｏｕｔから出力される。Ｎ個のレベルシフタ１０の出力は、図２６に示した画素アレイ部６３におけるＮ本の走査線ＷＳＬ（ＷＳＬ（１）〜ＷＳＬ（Ｎ））とそれぞれ接続されている。レベルシフタ１０は、走査線ＷＳＬに電圧ＶＷＳＬ（ＷＳＬ（１）〜ＷＳＬ（Ｎ））を印加することにより、走査線ＷＳＬ（ＷＳＬ（１）〜ＷＳＬ（Ｎ））を順次、時分割的に駆動するようになっている。つまり、電圧ＶＷＳＬの高レベル電圧は、図２７において書き込みトランジスタＴｒ１をオン状態にするための電圧Ｖonに対応するものであり、電圧ＶＷＳＬの高レベル電圧は、図２７において書き込みトランジスタＴｒ１をオフ状態にするための電圧Ｖoffに対応するものである。
【０１８１】
なお、この例では、レベルシフタ１０は、入力端子Ｓに供給された信号（セット信号ＶＳ）の立ち上がりから、入力端子Ｒに供給された信号（リセット信号ＶＳ）の立ち下がりまでの時間において、出力端子Ｏｕｔに高レベルの電圧を出力するものであり、例えば、上記実施の形態等のレベルシフタのうち、ＮチャネルのＭＯＳトランジスタにより構成されたものが使用可能である。
【０１８２】
（動作例）
図２９は、走査線駆動回路７３Ａの動作のタイミング波形図を表すものである。図２９において、（Ａ）はクロック信号ＣＫ１の波形を示し、（Ｂ）はクロック信号ＣＫ２の波形を示し、（Ｃ）はシフトレジスタ８０の出力信号Ｑの波形を示し、（Ｄ）はインバータ９０，９１の出力信号Ｑｂの波形を示し、（Ｅ）は走査線ＷＳＬの電圧ＶＷＳＬの波形を示す。なお、図２９では、説明の便宜上、シフトレジスタ８０の出力信号Ｑおよびインバータ９０，９１の出力信号Ｑｂとしては、ある着目した３つのレベルシフタ１０（ｎ−１）〜１０（ｎ＋１）に係るもののみを示すこととする。つまり、シフトレジスタ８０の出力信号Ｑは、出力信号Ｑ（２ｎ−３）〜Ｑ（２ｎ＋２）の波形のみを示し、インバータ９０，９１の出力信号Ｑｂは、出力信号Ｑｂ（２ｎ−３）〜Ｑｂ（２ｎ＋２）の波形のみを示す。
【０１８３】
図２９（Ａ），（Ｂ）に示したように、クロック信号ＣＫ１，ＣＫ２には、交互にクロックパルスが現れている。シフトレジスタ８０は、これらのクロック信号ＣＫ１，ＣＫ２に基づいて、これらのクロックパルスを一つずつ順に取り出して、出力信号Ｑ（１）〜Ｑ（２Ｎ）を生成し出力する（図２９（Ｃ））。インバータ９０，９１のそれぞれは、シフトレジスタ８０より供給された出力信号Ｑを反転し出力信号Ｑｂとして出力する（図２９（Ｄ））。
【０１８４】
その際、インバータ９０，９１の回路遅延により、インバータ９０，９１の出力信号Ｑｂの波形は、その入力波形より遅延したものとなっている。つまり、例えば、ｎ番目のインバータ９０（ｎ）の出力信号Ｑｂ（２ｎ−１）の立ち上がりは、シフトレジスタ８０の出力信号Ｑ（２ｎ−１）の立ち下がりの直後に生じている（図２９のタイミングＴ１）。同様に、例えば、ｎ番目のインバータ９１（ｎ）の出力信号Ｑｂ（２ｎ）の立ち上がりは、シフトレジスタ８０の出力信号Ｑ（２ｎ）の立ち下がりの直後に生じている（図２９のタイミングＴ２）。
【０１８５】
各レベルシフタ１０は、シフトレジスタ８０およびインバータ９０，９１から供給された信号に基づき、これらの信号よりも大きな振幅を持つ信号を生成し、走査線ＷＳＬに電圧ＶＷＳＬとして印加する。具体的には、図２８に示したように、ｎ番目のレベルシフタ１０（ｎ）は、シフトレジスタ８０の出力信号Ｑ（２ｎ−１）をセット信号ＶＳとし、インバータ９０（ｎ）の出力信号Ｑｂ（２ｎ−１）を反転セット信号ＶＳｂとし、シフトレジスタ８０の出力信号Ｑ（２ｎ）をリセット信号ＶＲとし、インバータ９１（ｎ）の出力信号Ｑｂ（２ｎ）を反転リセット信号ＶＲｂとして、上記実施の形態等に説明したような動作を行う。
【０１８６】
まず、ｎ番目のレベルシフタ１０（ｎ）は、シフトレジスタ８０の出力信号Ｑ（２ｎ−１）（セット信号ＶＳ）が電圧ＶＳＳから電圧ＶＤＤ１に立ち上がると（図２９（Ｃ））、走査線ＷＳＬの電圧ＶＷＳＬ（ｎ）を電圧ＶＳＳから電圧ＶＤＤ２に上げる（図２９（Ｅ））。その後、このシフトレジスタ８０の出力信号Ｑ（２ｎ−１）が電圧ＶＤＤ１から電圧ＶＳＳに立ち下がり（図２９（Ｃ））、その直後にインバータ９０（ｎ）の出力信号Ｑｂ（２ｎ−１）（反転セット信号ＶＳｂ）が電圧ＶＳＳから電圧ＶＤＤ１に立ち上がる（図２９（Ｄ））。このタイミング関係（図２９のタイミングＴ１）により、上記実施の形態等で説明したように、レベルシフタ１０（ｎ）の内部波形におけるセット信号ＶＳの立ち下がりによる電圧変化が反転セット信号ＶＳｂの立ち上がりにより相殺され、電圧ＶＷＳＬ（ｎ）が電圧ＶＤＤ２を維持するようになる（図２９（Ｅ））。なお、この図では、図２などに示した、セット信号ＶＳの立ち下がりから反転セット信号ＶＳｂの立ち上がりまでの間の、出力信号ＶＯｕｔにおける若干の電圧変化が省略されている。
【０１８７】
次に、ｎ番目のレベルシフタ１０（ｎ）は、シフトレジスタ８０の出力信号Ｑ（２ｎ）（リセット信号ＶＲ）が電圧ＶＳＳから電圧ＶＤＤ１に立ち上がると（図２９（Ｃ））、走査線ＷＳＬの電圧ＶＷＳＬ（ｎ）を電圧ＶＤＤ２から電圧ＶＳＳに下げる（図２９（Ｅ））。その後、このシフトレジスタ８０の出力信号Ｑ（２ｎ）が電圧ＶＤＤ１から電圧ＶＳＳに立ち下がり（図２９（Ｃ））、その直後にインバータ９１（ｎ）の出力信号Ｑｂ（２ｎ）（反転リセット信号ＶＲｂ）が電圧ＶＳＳから電圧ＶＤＤ１に立ち上がる（図２９（Ｄ））。このタイミング関係（図２９のタイミングＴ２）により、上記実施の形態等で説明したように、レベルシフタ１０（ｎ）の内部波形におけるリセット信号ＶＲの立ち下がりによる電圧変化が反転リセット信号ＶＲｂの立ち上がりにより相殺され、電圧ＶＷＳＬ（ｎ）が電圧ＶＳＳを維持するようになる（図２９（Ｅ））。なお、この図では、図２などに示した、リセット信号ＶＲの立ち下がりから反転リセット信号ＶＲｂの立ち上がりまでの間の、出力信号ＶＯｕｔにおける若干の電圧変化が省略されている。
【０１８８】
以上のように、本応用例では、走査線駆動回路７３Ｂが、高レベル電圧と低レベル電圧とが維持された、きれいな波形を用いて走査線ＷＳＬを駆動するようにしたので、画素６１（図２７）において、走査線ＷＳＬの電圧ＶＷＳＬが高レベルのときは、書き込みトランジスタＴｒ１をオン状態にして、信号線ＤＴＬから供給された信号電圧Ｖsigが高い電圧であっても確実にその電圧を駆動トランジスタＴｒ２のゲートに伝えることができ、より確実な映像信号の書き込みを行うことができる。一方、走査線ＷＳＬの電圧ＶＷＳＬが低レベルのときは、書き込みトランジスタＴｒ１を確実にオフ状態にして、信号線ＤＴＬの電圧が駆動トランジスタＴｒ２のゲートに伝わらないようにすることができる。
【０１８９】
［応用例２］
次に、上記実施の形態等のレベルシフタの応用例２に係る走査線駆動回路について説明する。本応用例は、各レベルシフタへのリセット信号ＶＲおよび反転リセット信号ＶＲｂの供給方法を変更したものである。すなわち、本応用例は、クロック信号ＣＫ２をリセット信号ＶＲとして用いるとともに、その信号を反転したものを反転リセット信号ＶＲｂとして用いるようにしたものである。なお、上記応用例に係る走査線駆動回路と実質的に同一の部分は同一の符号を付し、適宜説明を省略する。
【０１９０】
（構成例）
図３０は、上記実施の形態等のレベルシフタの応用例２に係る走査線駆動回路７３Ｂの一構成例表すものである。走査線駆動回路７３Ｂは、レベルシフタ１０の入力端子Ｒおよびインバータ９１の入力に供給する信号を、クロック信号ＣＫ２にしたものである。その他の構成は応用例１（図２８）と同じである。この構成により、クロック信号ＣＫ２が、各レベルシフタ１０の入力端子Ｒにリセット信号ＶＲとして供給されるとともに、クロック信号ＣＫ２の反転信号である反転クロック信号ＣＫ２ｂが、各レベルシフタ１０の入力端子Ｒｂに反転リセット信号ＶＲｂとして供給されるようになっている。ここで、反転クロック信号ＣＫ２ｂは、インバータ９１（１）〜９１（Ｎ）の出力信号ＣＫ２ｂ（１）〜ＣＫ２ｂ（Ｎ）の総称である。
【０１９１】
なお、図３０では、各レベルシフタ１０に対し一つずつインバータ９１を設けるようにしたが、これに代えて、一つのインバータ９１を共有し、そのインバータ９１からＮ個のレベルシフタ１０に信号を供給するようにしてもよい。
【０１９２】
（動作例）
図３１は、走査線駆動回路７３Ｂの動作のタイミング波形図を表すものである。図３１において、（Ａ）はクロック信号ＣＫ１の波形を示し、（Ｂ）はクロック信号ＣＫ２の波形を示し、（Ｃ）は反転クロック信号ＣＫ２ｂの波形を示し、（Ｄ）はシフトレジスタ８０の奇数番目の出力信号Ｑ（２ｋ−１）の波形を示し、（Ｅ）はインバータ９０の奇数番目の出力信号Ｑ（２ｋ−１）の波形を示し、（Ｆ）は走査線ＷＳＬの電圧ＶＷＳＬの波形を示す。なお、反転クロック信号ＣＫ２ｂは、各インバータ９１の出力信号ＣＫ２ｂ（１）〜ＣＫ２ｂ（Ｎ）が、お互いにほぼ同じであることを考慮し、１つの波形のみを示している。
【０１９３】
シフトレジスタ８０は、クロック信号ＣＫ１，ＣＫ２に基づいて、これらのクロックパルスを一つずつ順に取り出して、出力信号Ｑ（１）〜Ｑ（２Ｎ）を生成し出力する（図３１（Ｄ））。なお、図３１（Ｄ）では、着目した３つのレベルシフタ１０（ｎ−１）〜１０（ｎ＋１）に係るもののみを示しているため、シフトレジスタ８０の出力信号Ｑとしては、いずれも奇数番目の出力信号Ｑ（２ｋ−１）に対応する、出力信号Ｑ（２ｎ−３），Ｑ（２ｎ−１），Ｑ（２ｎ＋１）の３つの波形のみが示されている。インバータ９０のそれぞれは、シフトレジスタ８０の奇数番目の出力信号Ｑ（２ｋ−１）を反転し出力信号Ｑｂ（２ｋ−１）として出力する（図３１（Ｅ））。
【０１９４】
その際、インバータ９０の回路遅延により、インバータ９０の出力信号Ｑｂ（２ｋ−１）の波形は、その入力波形より遅延したものとなっている。つまり、例えば、ｎ番目のインバータ９０（ｎ）の出力信号Ｑｂ（２ｎ−１）の立ち上がりは、シフトレジスタ８０の出力信号Ｑ（２ｎ−１）の立ち下がりの直後に生じている（図３１のタイミングＴ３）。
【０１９５】
インバータ９１のそれぞれは、クロック信号ＣＫ２を反転し反転クロック信号ＣＫ２ｂとして出力する（図３１（Ｃ））。その際、インバータ９１の回路遅延により、インバータ９１の出力信号ＣＫ２ｂの波形は、その入力波形より遅延したものとなっている。つまり、例えば、ｎ番目のインバータ９１（ｎ）の出力信号ＣＫ２ｂの立ち上がりは、クロック信号ＣＫ２の立ち下がりの直後に生じている（図３１のタイミングＴ４）。
【０１９６】
各レベルシフタ１０は、シフトレジスタ８０、インバータ９０，９１から供給された信号およびクロック信号ＣＫ２に基づき、これらの信号よりも大きな振幅を持つ信号を生成し、走査線ＷＳＬに電圧ＶＷＳＬとして印加する。具体的には、図３０に示したように、ｎ番目のレベルシフタ１０（ｎ）は、シフトレジスタ８０の出力信号Ｑ（２ｎ−１）をセット信号ＶＳとし、インバータ９０（ｎ）の出力信号Ｑｂ（２ｎ−１）を反転セット信号ＶＳｂとし、クロック信号ＣＫ２をリセット信号ＶＲとし、反転クロック信号ＣＫ２ｂを反転リセット信号ＶＲｂとして、上記実施の形態等に説明したような動作を行う。
【０１９７】
以上のように、本応用例では、シフトレジスタで使用されているクロック信号ＣＫ２を用いて、これに基づいてリセット信号ＶＲおよび反転リセット信号ＶＲｂを生成するようにしたので、回路をコンパクトにすることができる。
【０１９８】
また、本応用例では、リセット信号ＶＲおよび反転リセット信号ＶＲｂが定期的にかつ頻繁に供給されるようにしたので、回路のより安定な動作が実現できる。
【０１９９】
その他の効果は、上記応用例１の場合と同様である。
【０２００】
［応用例３］
次に、上記実施の形態等のレベルシフタの応用例３に係る走査線駆動回路について説明する。本応用例は、各レベルシフタへのリセット信号ＶＲおよび反転リセット信号ＶＲｂを走査線駆動回路の外部から供給するようにしたものである。なお、上記応用例に係る走査線駆動回路と実質的に同一の部分は同一の符号を付し、適宜説明を省略する。
【０２０１】
（構成例）
図３２は、上記実施の形態等のレベルシフタの応用例３に係る走査線駆動回路７３Ｃの一構成例表すものである。走査線駆動回路７３Ｃは、応用例１に係る走査線駆動回路７３Ａ（図２８）において、レベルシフタ１０の入力端子Ｒに、外部から供給されるリセット制御信号ＲＳＴが供給されるように変更し、レベルシフタ１０の入力端子Ｒｂに、外部から供給される反転リセット制御信号ＲＳＴｂが供給されるように変更するとともに、インバータ９１を省略したものである。
【０２０２】
ここで、リセット制御信号ＲＳＴは、クロック信号ＣＫ１，ＣＫ２のパルス信号の間にパルス信号が現れるような信号である。また、反転リセット制御信号ＲＳＴｂは、リセット制御信号ＲＳＴを反転した波形をもつ信号であり、リセット制御信号ＲＳＴに現れるパルス信号とは逆極性を持つパルス信号を含むものである。
【０２０３】
さらに、走査線駆動回路７３Ｃは、出力信号Ｑ（１）〜Ｑ（２Ｎ）を出力するシフトレジスタ８０に代えて、出力信号Ｑ（１）〜Ｑ（Ｎ）を出力するシフトレジスタ８１を用いて構成されている。シフトレジスタ８１は、シフトレジスタ８０と同様に、入力されるクロック信号ＣＫ１，ＣＫ２に基づいて、Ｎ個のパルス信号を順次、時分割的に生成し、それらのパルス信号の発生順にそれぞれ出力信号Ｑ（１）〜Ｑ（Ｎ）として出力する回路である。
【０２０４】
これらの変更に伴い、レベルシフタ１０の入力も以下のように変更される。ｎ番目のレベルシフタ１０（ｎ）では、入力端子Ｓにシフトレジスタ８０の出力信号Ｑ（ｎ）が供給され、入力端子Ｓｂに入力端子Ｓに供給された信号を入力とするインバータ９０（ｎ）の出力信号Ｑｂ（ｎ）が供給され、入力端子Ｒにリセット制御信号ＲＳＴが供給され、入力端子Ｒｂに反転リセット制御信号ＲＳＴｂが供給される。
【０２０５】
その他の構成は応用例１（図２８）と同じである。
【０２０６】
（動作例）
図３３は、走査線駆動回路７３Ｃの動作のタイミング波形図を表すものである。図３３において、（Ａ）はクロック信号ＣＫ１の波形を示し、（Ｂ）はクロック信号ＣＫ２の波形を示し、（Ｃ）はリセット制御信号ＲＳＴの波形を示し、（Ｄ）は反転リセット制御信号ＲＳＴｂの波形を示し、（Ｅ）はシフトレジスタ８１の出力信号Ｑの波形を示し、（Ｆ）はインバータ９０の出力信号Ｑｂの波形を示し、（Ｇ）は走査線ＷＳＬの電圧ＶＷＳＬの波形を示す。
【０２０７】
シフトレジスタ８１は、クロック信号ＣＫ１，ＣＫ２に基づいて、これらのクロックパルスを一つずつ順に取り出して、出力信号Ｑ（１）〜Ｑ（Ｎ）を生成し出力する（図３３（Ｅ））。インバータ９０のそれぞれは、シフトレジスタ８１の出力信号Ｑを反転し出力信号Ｑｂとして出力する（図３３（Ｆ））。
【０２０８】
その際、インバータ９０の回路遅延により、インバータ９０の出力信号Ｑｂの波形は、その入力波形より遅延したものとなっている。つまり、例えば、ｎ番目のインバータ９０（ｎ）の出力信号Ｑｂ（ｎ）の立ち上がりは、シフトレジスタ８０の出力信号Ｑ（ｎ）の立ち下がりの直後に生じている（図３３のタイミングＴ５）。
【０２０９】
外部から供給されるリセット制御信号ＲＳＴは、図３３（Ｃ）に示したように、クロック信号ＣＫ１，ＣＫ２の両方の電圧が低レベルになる時間において、そのうちの一部の時間においてのみ、その電圧が高レベルとなっている。同じく外部から供給される反転リセット制御信号ＲＳＴｂは、図３３（Ｄ）に示したように、リセット制御信号ＲＳＴを反転したものである。反転リセット制御信号ＲＳＴの立ち上がりは、リセット制御信号ＲＳＴの立ち下がりと同時もしくはその直後になるようなものであればよく（図３３のタイミングＴ６）、この条件を満足するものであれば、反転リセット制御信号ＲＳＴｂはどのように生成されてものでも良い。例えば、反転リセット制御信号ＲＳＴｂは、リセット制御信号ＲＳＴに基づいてインバータにより生成されるものでもよく、もしくはリセット制御信号ＲＳＴとは別に生成されるものでもよい。
【０２１０】
各レベルシフタ１０は、シフトレジスタ８１とインバータ９０から供給される信号、リセット制御信号ＲＳＴ、および反転リセット制御信号ＲＳＴｂに基づき、これらの信号よりも大きな振幅を持つ信号を生成し、走査線ＷＳＬに電圧ＶＷＳＬとして印加する。具体的には、図３２に示したように、ｎ番目のレベルシフタ１０（ｎ）は、シフトレジスタ８１の出力信号Ｑ（ｎ）をセット信号ＶＳとし、インバータ９０（ｎ）の出力信号Ｑｂ（ｎ）を反転セット信号ＶＳｂとし、リセット制御信号ＲＳＴをリセット信号ＶＲとし、反転リセット制御信号ＲＳＴｂを反転リセット信号ＶＲｂとして、上記実施の形態等に説明したような動作を行う。
【０２１１】
以上のように、本応用例では、リセット制御信号ＲＳＴおよび反転リセット信号ＲＳＴｂを外部から供給するようにしたので、これらの信号のタイミングを自由に設定でき、走査線駆動回路７３Ｃの動作の自由度を高くすることができる。
【０２１２】
本応用例では、応用例１からインバータ９１を省略し、また、出力数を半減したシフトレジスタ８１を用いるようにしたので、走査線駆動回路の素子数を減らすことができ、より簡易な構成が実現できる。
【０２１３】
本応用例では、リセット制御信号ＲＳＴおよび反転リセット信号ＲＳＴｂのパルスを、クロック信号ＣＫ１，ＣＫ２のパルス信号の間に供給し、シフトレジスタ８１の全ての出力信号Ｑとこれらの信号とを用いてレベルシフタ１０が動作するようにしたので、応用例１とクロック信号ＣＫ１，ＣＫ２の周波数を同じにした場合には、全ての走査線ＷＳＬに電圧ＶＷＳＬを印加するのに必要な時間を半分にすることができる。
【０２１４】
その他の効果は、上記応用例１の場合と同様である。
【０２１５】
［応用例４］
次に、上記実施の形態等のレベルシフタの応用例４に係る走査線駆動回路について説明する。本応用例は、応用例３と同様に、各レベルシフタへのリセット信号ＶＲおよび反転リセット信号ＶＲｂを走査線駆動回路の外部から供給するとともに、さらに各レベルシフタへの反転セット信号ＶＳｂをクロック信号ＣＫ１，ＣＫ２から生成するようにしたものである。なお、上記応用例に係る走査線駆動回路と実質的に同一の部分は同一の符号を付し、適宜説明を省略する。
【０２１６】
（構成例）
図３４は、上記実施の形態等のレベルシフタの応用例４に係る走査線駆動回路７３Ｄの一構成例表すものである。走査線駆動回路７３Ｄは、応用例３に係る走査線駆動回路７３Ｃ（図３２）において、レベルシフタ１０の入力端子Ｓｂが、クロック信号ＣＫ１とクロック信号ＣＫ２の反転論理和を生成し出力信号ＳＥＴｂとして出力するＮＯＲ回路８５から供給されるように変更し、インバータ９０を省略したものである。その他の構成は応用例３（図３２）と同じである。
【０２１７】
（動作例）
図３５は、走査線駆動回路７３Ｄの動作のタイミング波形図を表すものである。図３５において、（Ａ）はクロック信号ＣＫ１の波形を示し、（Ｂ）はクロック信号ＣＫ２の波形を示し、（Ｃ）はリセット制御信号ＲＳＴの波形を示し、（Ｄ）は反転リセット制御信号ＲＳＴｂの波形を示し、（Ｅ）はＮＯＲ回路８５の出力信号ＳＥＴｂの波形を示し、（Ｆ）はシフトレジスタ８１の出力信号Ｑの波形を示し、（Ｇ）は走査線ＷＳＬの電圧ＶＷＳＬの波形を示す。
【０２１８】
シフトレジスタ８１は、クロック信号ＣＫ１，ＣＫ２に基づいて、これらのクロックパルスを一つずつ順に取り出して、出力信号Ｑ（１）〜Ｑ（Ｎ）を生成し出力する（図３５（Ｆ））。ＮＯＲ回路８５は、クロック信号ＣＫ１とクロック信号ＣＫ２の反転論理和を生成し、出力信号ＳＥＴｂを出力している（図３５（Ｅ））。シフトレジスタ８１の出力信号Ｑの立ち下がりと、ＮＯＲ回路８５の出力信号ＳＥＴｂの立ち上がりは、ともにクロック信号ＣＫ２の立ち下がりに基づいて生じるものであり、原理的に同じタイミングとなる（図３５のタイミングＴ７）。
【０２１９】
なお、反転リセット制御信号ＲＳＴｂの立ち上がりは、応用例３にて説明したように、リセット制御信号ＲＳＴの立ち下がりと同時もしくはその直後になるように外部より供給される（図３５のタイミングＴ８）。
【０２２０】
各レベルシフタ１０は、シフトレジスタ８１、ＮＯＲ回路８５から供給される信号、リセット制御信号ＲＳＴ、および反転リセット制御信号ＲＳＴｂに基づき、これらの信号よりも大きな振幅を持つ信号を生成し、走査線ＷＳＬに電圧ＶＷＳＬとして印加する。具体的には、図３４に示したように、ｎ番目のレベルシフタ１０（ｎ）は、シフトレジスタ８１の出力信号Ｑ（ｎ）をセット信号ＶＳとし、ＮＯＲ回路８５の出力信号ＳＥＴｂを反転セット信号ＶＳｂとし、リセット制御信号ＲＳＴをリセット信号ＶＲとし、反転リセット制御信号ＲＳＴｂを反転リセット信号ＶＲｂとして、上記実施の形態等に説明したような動作を行う。
【０２２１】
応用例１〜３では、セット信号ＶＳと反転セット信号ＶＳｂとは反転の関係にあり、同様にリセット信号ＶＲと反転リセット信号ＶＲｂとは反転の関係にあるものである。一方、本応用例では、セット信号ＶＳ（図３５（Ｆ））と反転セット信号ＶＳｂ（図３５（Ｅ））とは反転の関係になく、特に、セット信号ＶＳが立ち下がった直後に反転セット信号ＶＳｂが一度立ち上がった後においても、反転セット信号ＶＳｂは周期的に引き続き遷移を繰り返している（図３５（Ｅ））。このことは、反転セット信号ＶＳｂのこの周期的な波形がレベルシフタ１０の内部波形に伝わるおそれがあることを意味しており、誤動作が生じてしまうおそれがある。
【０２２２】
このように、誤動作が生じる場合には、例えば、レベルシフタ１０の出力信号が低レベルになったときに、反転セット信号ＶＳｂを遮断するような仕組みを導入することができる。
【０２２３】
図３６は、上記実施の形態等のレベルシフタの応用例４に係るレベルシフタの一構成例を表すものである。このレベルシフタ１１０は、レベルシフタ１０（図１）において、入力端子Ｓｂと容量素子２２との間に、出力信号ＶＯｕｔによってオンオフ制御されるＭＯＳトランジスタ５５を新たに設けたものである。この構成により、レベルシフタ１１０の出力信号ＶＯｕｔが高レベルのときは、ＭＯＳトランジスタ５５はオン状態になるため、入力端子Ｓｂに供給された反転セット信号ＶＳｂが容量２２を介してノードＢに伝わり、直前のセット信号ＶＳに起因する電圧変化を相殺できる。一方、レベルシフタ１１０の出力信号ＶＯｕｔが低レベルになると、ＭＯＳトランジスタ５５はオフ状態になり、入力端子Ｓｂに供給された反転セット信号ＶＳｂは遮断される。これにより、誤動作が生じないようにすることができる。
【０２２４】
なお、ここではレベルシフタ１０（図１）にＭＯＳトランジスタ５５を追加したが、これに限定されるものではなく、この仕組みは、上記実施の形態および変形例に係る全てのレベルシフタに対して導入可能である。
【０２２５】
以上のように、本応用例では、応用例３からインバータ９０を省略するようにしたので、走査線駆動回路の素子数を減らすことができ、より簡易な構成が実現できる。その他の効果は、上記応用例３の場合と同様である。
【０２２６】
［応用例５］
次に、上記実施の形態等のレベルシフタの応用例５に係る走査線駆動回路について説明する。本応用例は、上記応用例とは異なるタイミングで信号を出力するシフトレジスタを用いるものである。すなわち、本応用例は、ある出力にパルス信号を出力し低レベルに戻ったタイミングで、次の出力にパルス信号を出力するようなシフトレジスタを用いて走査線駆動回路を構成したものである。なお、上記応用例に係る走査線駆動回路と実質的に同一の部分は同一の符号を付し、適宜説明を省略する。
【０２２７】
（構成例）
図３７は、上記実施の形態等のレベルシフタの応用例５に係る走査線駆動回路７３Ｅの一構成例表すものである。走査線駆動回路７３Ｅは、シフトレジスタ８２を備えている。
【０２２８】
シフトレジスタ８２は、入力されるクロック信号ＣＫに基づいて、３Ｎ個のパルス信号を順次、時分割的に生成し、それらのパルス信号の発生順にそれぞれ出力信号Ｑ（１）〜Ｑ（３Ｎ）として出力する機能を有する。クロック信号ＣＫは、デューティ比が５０％の繰り返し波形であり、図２６において、タイミング生成回路７２が生成し出力する制御信号７２Ａに含まれる信号の一具体例である。なお、以下では、出力信号Ｑ（１）〜Ｑ（３Ｎ）の総称として、出力信号Ｑを適宜用いるものとする。
【０２２９】
このシフトレジスタ８２の変更に伴い、Ｎ個のインバータ９０、Ｎ個のインバータ９１、およびＮ個のレベルシフタ１０の接続も以下のようになる。すなわち、インバータ９０のそれぞれは、シフトレジスタ８２の出力信号Ｑ（３ｋ−２）（ｋはＮ以下の自然数）を入力とし、その信号を反転し、出力信号Ｑｂ（２ｋ−１）として出力する。インバータ９１のそれぞれは、シフトレジスタ８２の出力信号Ｑ（３ｋ）を入力とし、その信号を反転し、出力信号Ｑｂ（３ｋ）として出力する。なお、以下では、出力信号Ｑｂ（１）〜Ｑｂ（２Ｎ）の総称として、出力信号Ｑｂを適宜用いるものとする。
【０２３０】
ｎ番目のレベルシフタ１０（ｎ）は、入力端子Ｓにはシフトレジスタ８２の出力信号Ｑ（３ｎ−２）が供給され、入力端子Ｓｂには入力端子Ｓに供給された信号を入力とするインバータ９０（ｎ）の出力信号Ｑｂ（３ｎ−２）が供給され、入力端子Ｒにはシフトレジスタ８２の出力信号Ｑ（３ｎ）が供給され、入力端子Ｒｂには入力端子Ｒに供給された信号を入力とするインバータ９１（ｎ）の出力信号Ｑｂ（３ｎ）が供給される。
【０２３１】
（動作例）
図３８は、走査線駆動回路７３Ｅの動作のタイミング波形図を表すものである。図３８において、（Ａ）はクロック信号ＣＫの波形を示し、（Ｂ）はシフトレジスタ８２の出力信号Ｑの波形を示し、（Ｃ）はインバータ９０，９１の出力信号Ｑｂの波形を示し、（Ｄ）は走査線ＷＳＬの電圧ＶＷＳＬの波形を示す。
【０２３２】
シフトレジスタ８２は、クロック信号ＣＫに基づいて、クロック信号ＣＫと同じパルス幅をもつパルス信号を順に生成して、出力信号Ｑ（１）〜Ｑ（３Ｎ）を生成し出力する（図３８（Ｂ））。このとき、パルス信号は、シフトレジスタ８２の出力信号Ｑ（１）〜Ｑ（３Ｎ）のいずれかから絶えず出力されるように動作する。例えば、クロック信号ＣＫの立ち上がりで、出力信号Ｑ（ｎ）が立ち上がった場合、クロック信号ＣＫの次の立ち下がりでは、出力信号Ｑ（ｎ）が立ち下がると同時に、出力信号Ｑ（ｎ＋１）が立ち上がる。
【０２３３】
なお、図３８（Ｂ）では、着目した３つのレベルシフタ１０（ｎ−１）〜１０（ｎ＋１）に係るもののみを示しているため、シフトレジスタ８０の出力信号Ｑとしては、出力信号Ｑ（３ｎ−５），Ｑ（３ｎ−３），Ｑ（３ｎ−２），Ｑ（３ｎ），Ｑ（３ｎ＋１），Ｑ（３ｎ＋３）の６つの波形のみが示されており、例えば、Ｑ（３ｎ−４），Ｑ（３ｎ−１），Ｑ（３ｎ＋２）などの波形は示されていない。
【０２３４】
インバータ９０，９１のそれぞれは、シフトレジスタ８２より供給された出力信号Ｑを反転し出力信号Ｑｂとして出力する（図２９（Ｄ））。その際、インバータ９０，９１の回路遅延により、インバータ９０，９１の出力信号Ｑｂの波形は、その入力波形より遅延したものとなっている。つまり、例えば、ｎ番目のインバータ９０（ｎ）の出力信号Ｑｂ（３ｎ−２）の立ち上がりは、シフトレジスタ８２の出力信号Ｑ（３ｎ−２）の立ち下がりの直後に生じている（図３８のＣ９）。また、例えば、例えば、ｎ番目のインバータ９１（ｎ）の出力信号Ｑｂ（３ｎ）の立ち上がりは、シフトレジスタ８２の出力信号Ｑ（３ｎ）の立ち下がりの直後に生じている（図３８のＣ１０）。
【０２３５】
各レベルシフタ１０は、シフトレジスタ８２、インバータ９０，９１から供給される信号に基づき、これらの信号よりも大きな振幅を持つ信号を生成し、走査線ＷＳＬに電圧ＶＷＳＬとして印加する。具体的には、図３７に示したように、ｎ番目のレベルシフタ１０（ｎ）は、シフトレジスタ８２の出力信号Ｑ（３ｎ−２）をセット信号ＶＳとし、インバータ９０（ｎ）の出力信号Ｑｂ（３ｎ−２）を反転セット信号ＶＳｂとし、シフトレジスタ８２の出力信号Ｑ（３ｎ）をリセット信号ＶＲとし、インバータ９１（ｎ）の出力信号Ｑｂ（３ｎ）を反転リセット信号ＶＲｂとして、上記実施の形態等に説明したような動作を行う。
【０２３６】
上記実施の形態等のレベルシフタは、セット信号ＶＳとリセット信号ＶＲとが共に高レベルに設定されたときに、電源ＰＶＤＤ１および電源ＰＶＤＤ２から電源ＰＶＳＳへ貫通電流が発生し、消費電力が増加するため、たとえ瞬時であっても、セット信号ＶＳとリセット信号ＶＲの両方を同時に高レベルにしないようにする必要がある。
【０２３７】
本応用例では、あるレベルシフタ１０に入力されるセット信号ＶＳとリセット信号ＶＲが同時に高レベルになることが無いようにするため、シフトレジスタ８２の出力のうち３つに１つは使用しないようにしている。例えば、ｎ番目のシフトレジスタ１０（ｎ）では、セット信号ＶＳとしては、シフトレジスタ８２の出力信号Ｑ（３ｎ−２）のパルス信号を用い、リセット信号ＶＲとしては、シフトレジスタ８２の出力信号Ｑ（３ｎ）を用いている。つまり、シフトレジスタ８２の出力信号Ｑ（３ｎ−１）を使用しないようにすることにより、たとえ瞬時たりともセット信号ＶＳとリセット信号ＶＲの両方が同時に高レベルにならないようにしている。
【０２３８】
以上のように、本応用例では、出力信号のいずれかから絶えずパルス信号が順次出力するようなシフトレジスタを用いた場合において、連続した２つの出力信号をレベルシフタのセット信号とリセット信号に使用しないようにしたので、貫通電流を防ぎ低消費電力を実現できる。その他の効果は、上記応用例１の場合と同様である。
【０２３９】
＜７．電子機器への適用例＞
次に、図３９〜図４３を参照して、上記実施の形態、変形例および応用例で説明したレベルシフタ、駆動回路および表示装置の、電子機器への適用例について説明する。上記実施の形態等のレベルシフタ、駆動回路および表示装置は、テレビジョン装置、デジタルカメラ、ノート型パーソナルコンピュータ、携帯電話等の携帯端末装置あるいはビデオカメラなどのあらゆる分野の電子機器に適用することが可能である。
【０２４０】
（適用例１）
図３９は、上記実施の形態等のレベルシフタ、駆動回路および表示装置が適用されるテレビジョン装置の外観を表すものである。このテレビジョン装置は、例えば、フロントパネル５１１およびフィルターガラス５１２を含む映像表示画面部５１０を有しており、この映像表示画面部５１０は、上記実施の形態等に係るレベルシフタ、駆動回路および表示装置により構成されている。
【０２４１】
（適用例２）
図４０は、上記実施の形態等のレベルシフタ、駆動回路および表示装置が適用されるデジタルカメラの外観を表すものである。このデジタルカメラは、例えば、フラッシュ用の発光部５２１、表示部５２２、メニュースイッチ５２３およびシャッターボタン５２４を有しており、その表示部５２２は、上記実施の形態等に係るレベルシフタ、駆動回路および表示装置により構成されている。
【０２４２】
（適用例３）
図４１は、上記実施の形態等のレベルシフタ、駆動回路および表示装置が適用されるノート型パーソナルコンピュータの外観を表すものである。このノート型パーソナルコンピュータは、例えば、本体５３１、文字等の入力操作のためのキーボード５３２および画像を表示する表示部５３３を有しており、その表示部５３３は、上記実施の形態等に係るレベルシフタ、駆動回路および表示装置により構成されている。
【０２４３】
（適用例４）
図４２は、上記実施の形態等のレベルシフタ、駆動回路および表示装置が適用されるビデオカメラの外観を表すものである。このビデオカメラは、例えば、本体部５４１、この本体部５４１の前方側面に設けられた被写体撮影用のレンズ５４２、撮影時のスタート／ストップスイッチ５４３および表示部５４４を有している。そして、その表示部５４４は、上記実施の形態等に係るレベルシフタ、駆動回路および表示装置により構成されている。
【０２４４】
（適用例５）
図４３は、上記実施の形態等のレベルシフタ、駆動回路および表示装置が適用される携帯電話機の外観を表すものである。この携帯電話機は、例えば、上側筐体７１０と下側筐体７２０とを連結部（ヒンジ部）７３０で連結したものであり、ディスプレイ７４０、サブディスプレイ７５０、ピクチャーライト７６０およびカメラ７７０を有している。そのディスプレイ７４０またはサブディスプレイ７５０は、上記実施の形態等に係るレベルシフタ、駆動回路および表示装置により構成されている。
【０２４５】
以上、いくつかの実施の形態および変形例、ならびにそれらの具体的な応用例および電子機器への適用例を挙げて本発明を説明したが、本発明はこれらの実施の形態等には限定されず、種々の変形が可能である。
【０２４６】
第２から第５の実施の形態におけるレベルシフタにおいても、第１の実施の形態と同様に、供給する反転セット信号ＶＳｂおよび反転リセット信号ＶＲｂの高レベル電圧ＶＩＨと低レベル電圧ＶＩＬをそれぞれ任意の電圧に設定してもよい。
【０２４７】
第２から第５の実施の形態におけるレベルシフタにおいても、第１の実施の形態と同様に、供給されるセット信号ＶＳ、リセット信号ＶＲ、反転セット信号ＶＳｂ、および反転リセット信号ＶＲｂの関係が、以下の条件を満足できれば良い。すなわち、反転セット信号ＶＳｂの立ち上がりが、セット信号ＶＳの立ち下がりと同時もしくはそれ以降にあり、かつ反転セット信号ＶＳｂの立ち下がりが、セット信号ＶＳが高レベルになっている期間にあるという条件を満足でき、また、反転リセット信号ＶＲｂの立ち上がりが、リセット信号ＶＲの立ち下がりと同時もしくはそれ以降にあり、かつ反転リセット信号ＶＲｂの立ち下がりが、リセット信号ＶＲが高レベルになっている期間にあるという条件を満足できればよい。
【０２４８】
第２から第５の実施の形態におけるレベルシフタにおいても、第１の実施の形態と同様に、ＭＯＳトランジスタのゲート酸化膜容量を用いて、容量素子２２〜２５に対応する容量を構成してもよい。
【０２４９】
第２から第５の実施の形態におけるレベルシフタにおいても、第１の実施の形態と同様に、ダブルゲートやトリプルゲートなどのＭＯＳトランジスタを用いても良い。
【０２５０】
第２から第５の実施の形態におけるレベルシフタにおいても、第１の実施の形態と同様に、ＭＯＳトランジスタ１５を設けなくてもよい。
【０２５１】
第２から第５の実施の形態におけるレベルシフタにおいても、第１の実施の形態と同様に、ＰチャネルＭＯＳトランジスタを用いて構成しても良い。
【符号の説明】
【０２５２】
１…表示装置、１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ，１０Ｅ，２０，３０，４０，５０…レベルシフタ、１１〜１９，２２ａ〜２５ａ，３１〜３７，５１〜５５，１１１，１１２，１２１，１２２，１３１，１３２，１４１，１４２，１５１，１５２…ＭＯＳトランジスタ、２１〜２５，４１〜４５，Ｃpix…容量素子、６０…表示パネル、６１，６１Ｒ，６１Ｇ，６１Ｂ…画素、６３…画素アレイ部、６４…画素回路、７０…駆動回路、７０Ａ…映像信号、７０Ｂ…同期信号、７１…映像信号処理回路、７１Ａ…補正した映像信号、７２…タイミング生成回路、７２Ａ…制御信号、７３，７３Ａ，７３Ｂ，７３Ｃ，７３Ｄ，７３Ｅ…走査線駆動回路、７４…信号線駆動回路、７５…電源線駆動回路、８０，８１，８２…シフトレジスタ、８５…ＮＯＲ回路、９０，９１…インバータ、Ａ，Ｂ，Ｃ，Ｒ１，Ｓ１…ノード、ＣＣ，Ｃ２１〜Ｃ２５…容量、Ｃｄ…ドレイン容量、Ｃｇ…ゲート容量、Ｃｓ…ソース容量、ＣＫ，ＣＫ１，ＣＫ２…クロック信号、ＣＫ２ｂ…反転クロック信号、ＤＳＬ…電源線、ＤＴＬ…信号線、Ｌ１〜Ｌ６…波形、Ｏｕｔ…出力端子、ＰＶＤＤ１，ＰＶＤＤ２、ＰＶＳＳ…電源、Ｒ，Ｒｂ，Ｓ，Ｓｂ…入力端子、ＲＳＴ…リセット制御信号、ＲＳＴｂ…反転リセット制御信号、ＳＥＴｂ，ＶＯｕｔ，Ｑ，Ｑｂ…出力信号、Ｔｒ１…書き込みトランジスタ、Ｔｒ２…駆動トランジスタ、Ｔ１〜Ｔ１０…タイミング、ＶＡ，ＶＢ，ＶＣ，ＶＤＤ１，ＶＤＤ２，ＶＤＳＬ，ＶＤＴＬ，ＶＲ１，ＶＳ１，ＶＷＳＬ…電圧、ＶＯboot，ＶＲboot，ＶＳboot…ブート電圧、ＶＲ…リセット信号、ＶＲｂ…反転リセット信号、ＶＳ…セット信号、ＶＳｂ…反転セット信号、Ｖth…しきい値電圧、ＷＳＬ…走査線
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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