(57)【特許請求の範囲】
【請求項１】
入力される信号の内容を任意に定義できる半導体装置であって、通常動作を行う通常モードと各種の試験を行うテストモードとを備える半導体装置において、
入力信号が入力される入力端子と、
前記入力端子に接続され、予め定められる所定パルス幅より大きいパルス幅を有する通常信号に基づいて通常動作する通常回路と、
前記入力端子に接続され、前記所定パルス幅より小さいパルス幅を有するテストモード設定信号を通過させるマスク回路と、
前記マスク回路の出力経路上に接続され、前記テストモード設定信号が入力されることに応じて前記テストモードで行われる試験の設定を行うテストモード設定回路と、
クロック信号が入力されるクロック端子と、
前記半導体装置の第１リセット信号が入力されるリセット端子と、
前記クロック信号と前記第１リセット信号とが入力され、前記第１リセット信号がアクティブ状態であり、かつ、前記クロック信号が第１レベルである期間に、アクティブな第２リセット信号を出力するリセット回路と、
前記マスク回路と前記テストモード設定回路との接続経路間に備えられ、前記第２リセット信号が入力され、前記マスク回路から出力される信号をラッチして前記テストモード設定回路へ伝達するデコーダ回路と
を備え、
前記デコーダ回路は、前記第２リセット信号がアクティブとされることに応じてラッチしている信号をリセットする
ことを特徴とする半導体装置。
【請求項２】
前記マスク回路は、
前記所定パルス幅のアクティブ期間を有するウインドウ信号を出力するウインドウ信号発生回路と、
前記ウインドウ信号の前記アクティブ期間の期間中に入力され、前記アクティブ期間よりも小さいパルス幅を有する前記入力信号を通過させる第１ロジック回路と
を備えることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記入力端子と前記通常回路との接続経路間に備えられ、前記所定パルス幅より大きいパルス幅を有する信号を通過させるローパスフィルタ
を備えることを特徴とする請求項１または請求項２に記載の半導体装置。
【請求項４】
前記所定パルス幅は、前記半導体装置の動作周期よりも小さくされる
ことを特徴とする請求項１ないし請求項３の何れかに記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パッケージ等に収められた後において、各種試験を行うことができる半導体装置に関するものである。
【背景技術】
【０００２】
半導体記憶装置が製品段階においてモールドパッケージ等に収められた後において、各種試験を行うことができる技術が知られている。例えば、制御信号やアドレス信号の不使用の組合せを半導体装置の外部ピンから入力することにより、テストモードを設定し、各種試験を開始することができる技術が知られている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−７３９６号公報
【特許文献２】特開平６−３２６５５５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
外部ピンに入力される信号を任意に定義できる、マイクロコントローラなどの半導体装置では、入力される信号に不使用の組合せが存在しない。よって、テストモードを設定するための信号として入力信号の不使用の組合せを用いることができないため、テストモードを設定するための専用外部ピンが必要となる場合がある。すると、外部ピン数の削減が困難となるため問題である。
【０００５】
本発明は前記背景技術の課題の少なくとも１つを解消するためになされたものであり、外部ピン数を増加させることなく、各種試験を行うことが可能な半導体装置を提供することを提案する。
【課題を解決するための手段】
【０００６】
本開示の半導体装置は、入力される信号の内容を任意に定義できる半導体装置であって、通常動作を行う通常モードと各種の試験を行うテストモードとを備える。また、本開示の半導体装置は、入力信号が入力される入力端子を備える。また、本開示の半導体装置は、入力端子に接続され、予め定められる所定パルス幅より大きいパルス幅を有する通常信号に基づいて通常動作する通常回路を備える。また、本開示の半導体装置は、入力端子に接続され、所定パルス幅より小さいパルス幅を有するテストモード設定信号を通過させるマスク回路を備える。また、本開示の半導体装置は、マスク回路の出力経路上に接続され、テストモード設定信号が入力されることに応じてテストモードで行われる試験の設定を行うテストモード設定回路を備える。また、本開示の半導体装置は、クロック信号が入力されるクロック端子を備える。また、本開示の半導体装置は、半導体装置の第１リセット信号が入力されるリセット端子を備える。また、本開示の半導体装置は、クロック信号と第１リセット信号とが入力され、第１リセット信号がアクティブ状態であり、かつ、クロック信号が第１レベルである期間に、アクティブな第２リセット信号を出力するリセット回路を備える。また、本開示の半導体装置は、マスク回路とテストモード設定回路との接続経路間に備えられ、第２リセット信号が入力され、マスク回路から出力される信号をラッチしてテストモード設定回路へ伝達するデコーダ回路を備える。本開示の半導体装置では、デコーダ回路は、第２リセット信号がアクティブとされることに応じてラッチしている信号をリセットする。
【発明の効果】
【０００７】
本開示の半導体装置によれば、外部ピン数を増加させることなく、各種試験を行うことが可能な半導体装置を提供することが可能になる。
【図面の簡単な説明】
【０００８】
【図１】半導体装置１における一実施例の回路図である。
【図２】半導体装置１における一実施例のタイミングチャート（その１）である。
【図３】半導体装置１における一実施例のタイミングチャート（その２）である。
【発明を実施するための形態】
【０００９】
本開示の半導体装置１に係る実施形態を図１ないし図３を用いて説明する。図１に、本実施形態に係る半導体装置１の回路図を示す。
【００１０】
半導体装置１はモールドパッケージに収められており、クロック端子ＣＴ、リセット端子ＲＴ、データ入力端子Ｔ０ないしＴ３を備える。クロック端子ＣＴにはクロック信号ＣＬＫが入力され、リセット端子ＲＴにはリセット信号ＲＳＴＸが入力される。データ入力端子Ｔ０ないしＴ３には、データ信号Ｄ０ないしＤ３が入力される。半導体装置１は、マイクロコントローラであり、データ信号Ｄ０ないしＤ３の内容を任意に定義することができる。また、半導体装置１は、通常動作を行う通常モードと、各種の試験を行うテストモードとを備えている。テストモードでは、ロジックやアナログマクロなどの各種回路に対して、各種の試験が行われる。テストモードで行われる試験内容については、テストモード設定操作によって設定することが可能とされる。
【００１１】
半導体装置１では、動作周期と所定パルス幅ＰＷが定められる。動作周期は、クロック信号ＣＬＫのクロック周期によって定められる値である。また、所定パルス幅ＰＷは、半導体装置１の設計時などに予め定められる値であり、動作周期の値よりも小さい値とされる。そして、所定パルス幅ＰＷより大きいパルス幅を有する信号を低周波数信号と定義し、所定パルス幅ＰＷより小さいパルス幅を有する信号を高周波数信号と定義する。通常モードでは低周波数信号が用いられ、テストモードでは高周波数信号が用いられる。
【００１２】
半導体装置１は、マスク回路１１、ローパスフィルタ１２、ナンド回路１３、デコーダ回路１４、テストモード設定回路２１、通常ロジック回路２２を備える。
【００１３】
マスク回路１１は、ナンド回路１０およびハイパスフィルタ１５を備える。ナンド回路１０には、反転されたリセット信号ＲＳＴＸとデータ信号Ｄ３とが入力され、ウインドウ信号ＷＳＸが出力される。ウインドウ信号ＷＳＸは、リセット信号ＲＳＴＸがローレベル、かつ、データ信号Ｄ３がハイレベルの期間中において、アクティブ（ローレベル）とされる。
【００１４】
ハイパスフィルタ１５は、アンド回路ＡＤＨ０ないしＡＤＨ２、遅延素子ＢＨ０ないしＢＨ２を備える。遅延素子ＢＨ０ないしＢＨ２は、入力される信号に第１遅延時間ＤＴ１を付加する素子である。遅延素子ＢＨ０ないしＢＨ２には、データ信号Ｄ０ないしＤ２が入力され、遅延データ信号ＤＤＨ０ないしＤＤＨ２が出力される。
【００１５】
アンド回路ＡＤＨ０ないしＡＤＨ２は、ウインドウ信号ＷＳＸのアクティブ期間の期間中に入力される入力信号であって、ウインドウ信号ＷＳＸのアクティブ期間よりも小さいパルス幅を有する入力信号を通過させるロジック回路である。アンド回路ＡＤＨ０には、反転されたウインドウ信号ＷＳＸ、反転されたデータ信号Ｄ０および遅延データ信号ＤＤＨ０が入力され、信号Ａ０が出力される。同様に、アンド回路ＡＤＨ１には、反転されたウインドウ信号ＷＳＸ、反転されたデータ信号Ｄ１および遅延データ信号ＤＤＨ１が入力され、信号Ａ１が出力される。また同様に、アンド回路ＡＤＨ２には、反転されたウインドウ信号ＷＳＸ、反転されたデータ信号Ｄ２および遅延データ信号ＤＤＨ２が入力され、信号Ａ２が出力される。これにより、マスク回路１１によって、高周波数信号（所定パルス幅ＰＷより小さいパルス幅を有する信号）を通過させる動作が行われる。
【００１６】
ナンド回路１３には、反転されたクロック信号ＣＬＫと、反転されたリセット信号ＲＳＴＸが入力され、内部リセット信号ＲＳ０が出力される。内部リセット信号ＲＳ０は、リセット信号ＲＳＴＸがアクティブ状態（ローレベル）であり、かつ、クロック信号がローレベルである期間に、アクティブ（ローレベル）とされる。これにより、ナンド回路１３では、リセット信号ＲＳＴＸがローレベルの期間では、クロック信号ＣＬＫと同一波形の内部リセット信号ＲＳ０を出力する動作が行われる。
【００１７】
デコーダ回路１４は、フリップフロップＦＦ１およびＦＦ２を備える。フリップフロップＦＦ１のＤ端子（データ入力端子）には信号Ａ１が入力され、ＣＫ端子（クロック入力端子）には信号Ａ０が入力され、ＲＸ端子（リセット端子）には内部リセット信号ＲＳ０が入力される。また、フリップフロップＦＦ１のＱ端子（データ出力端子）からはモード信号ＭＤ１が出力される。同様に、フリップフロップＦＦ２のＤ端子には信号Ａ２が入力され、ＣＫ端子には信号Ａ０が入力され、ＲＸ端子には内部リセット信号ＲＳ０が入力される。また、フリップフロップＦＦ２のＱ端子からはモード信号ＭＤ２が出力される。これにより、デコーダ回路１４では、マスク回路１１を通過した信号Ａ１およびＡ２を信号Ａ０に応じてラッチし、モード信号ＭＤ１およびＭＤ２としてテストモード設定回路２１へ伝達する動作が行われる。また、デコーダ回路１４では、内部リセット信号ＲＳ０がアクティブ（ローレベル）とされることに応じて、モード信号ＭＤ１およびＭＤ２をリセットする動作が行われる。
【００１８】
テストモード設定回路２１には、モード信号ＭＤ１およびＭＤ２が入力される。テストモード設定回路２１は、モード信号ＭＤ１およびＭＤ２によって形成される２ビットの情報に応じて、テストモード時に行われる試験内容についての設定を行う。
【００１９】
ローパスフィルタ１２は、アンド回路ＡＤＬ０ないしＡＤＬ２、遅延素子ＢＬ０ないしＢＬ２を備える。遅延素子ＢＬ０ないしＢＬ２は、入力される信号に第２遅延時間ＤＴ２を付加する素子である。遅延素子ＢＬ０ないしＢＬ３には、データ信号Ｄ０ないしＤ３が入力され、遅延データ信号ＤＤＬ０ないしＤＤＬ３が出力される。
【００２０】
アンド回路ＡＤＬ０ないしＡＤＬ３の各々には、データ信号Ｄ０ないしＤ３の各々と、遅延データ信号ＤＤＬ０ないしＤＤＬ３の各々とが入力され、データ信号ＤＬ０ないしＤＬ３の各々が出力される。これにより、ローパスフィルタ１２によって、第２遅延時間ＤＴ２より大きいパルス幅を有する信号を通過させる動作が行われる。なお、第２遅延時間ＤＴ２は、所定パルス幅ＰＷ以上の値に設定されることが好ましい。
【００２１】
通常ロジック回路２２には、ローパスフィルタ１２から出力されたデータ信号ＤＬ０ないしＤＬ３が入力される。通常ロジック回路２２は、低周波数信号（所定パルス幅ＰＷより大きいパルス幅を有する信号）に基づいて通常動作する回路である。
【００２２】
本発明に係る半導体装置１の動作を、図２（通常モード時）および図３（テストモード設定時）のタイミングチャートを用いて説明する。本実施形態では、クロック信号ＣＬＫのクロック周波数が３０（ＭＨｚ）であり、半導体装置１の動作周期が６０（ｎｓ）とされる場合を例として説明する。また、所定パルス幅ＰＷが３０（ｎｓ）とされる場合を説明する。この場合、所定パルス幅ＰＷ（３０（ｎｓ））以上のパルス幅を有する信号（低周波数信号）が通常ロジック回路２２で用いられ、所定パルス幅ＰＷより小さいパルス幅を有する信号（高周波数信号）がテストモード設定回路２１で用いられる。また、第１遅延時間ＤＴ１が１０（ｎｓ）とされる場合を説明する。また、第２遅延時間ＤＴ２が、所定パルス幅ＰＷと等しい値である３０（ｎｓ）とされる場合を説明する。
【００２３】
通常モード時における半導体装置１の動作を、図２のタイミングチャートを用いて説明する。図２では、例として、６０（ｎｓ）のパルス幅を有する低周波数信号のデータ信号Ｄ０ないしＤ２が、時刻ｔ２において入力される場合を説明する。また、リセット信号ＲＳＴＸがローレベルとされる場合を説明する。
【００２４】
図２の時刻ｔ１において、内部リセット信号ＲＳ０の立ち下がりエッジに応じて、フリップフロップＦＦ１およびＦＦ２がリセットされ、モード信号ＭＤ１およびＭＤ２がローレベルへ遷移される（矢印Ｙ１）。すなわち、リセット信号ＲＳＴＸがローレベルの期間においては、クロック信号ＣＬＫの立ち下がりエッジが入力される度に、モード信号ＭＤ１およびＭＤ２がリセットされる。これにより、テストモード設定回路２１が用いられない通常モード時において、モード信号ＭＤ１やＭＤ２がノイズ等により誤って設定されてしまった場合においても、内部リセット信号ＲＳ０により、当該誤った設定をリセットすることができる。よって、半導体装置１の誤動作を防止することができる。
【００２５】
時刻ｔ２において、６０（ｎｓ）のパルス幅を有する低周波数信号のデータ信号Ｄ０ないしＤ２が入力される。時刻ｔ２におけるマスク回路１１の動作を説明する。マスク回路１１のナンド回路１０には、ローレベルのデータ信号Ｄ３が入力されているため、ウインドウ信号ＷＳＸは非アクティブ（ハイレベル）に維持される。よって、マスク回路１１に入力されたデータ信号Ｄ０ないしＤ２はマスクされるため、信号Ａ０ないしＡ２はローレベルに維持される（領域Ｒ１）。
【００２６】
また、時刻ｔ２におけるローパスフィルタ１２の動作を説明する。ローパスフィルタ１２のアンド回路ＡＤＬ０ないしＡＤＬ２の各々には、データ信号Ｄ０ないしＤ２の各々と、３０（ｎｓ）の第２遅延時間ＤＴ２が付加された遅延データ信号ＤＤＬ０ないしＤＤＬ２の各々とが入力される。そして、データ信号Ｄ０ないしＤ２の各々と、遅延データ信号ＤＤＬ０ないしＤＤＬ２の各々との論理積が取られ、３０（ｎｓ）のパルス幅を有するデータ信号ＤＬ０ないしＤＬ２が出力される（領域Ｒ２）。
【００２７】
以上より、通常モード時においては、マスク回路１１によって、低周波数信号のデータ信号がテストモード設定回路２１へ伝達されることが防止される。また、ローパスフィルタ１２によって、低周波数信号のデータ信号が通常ロジック回路２２へ伝達される。よって、低周波数信号のデータ信号Ｄ０ないしＤ２を通常ロジック回路２２のみに確実に伝達することができるため、半導体装置１の誤動作を防止することができる。
【００２８】
次に、テストモード設定時における半導体装置１の動作を、図３のタイミングチャートを用いて説明する。図３では、時刻ｔ１３において、３０（ｎｓ）のパルス幅を有するデータ信号Ｄ３が入力される場合を例として説明する。また、時刻ｔ１４において、２０（ｎｓ）のパルス幅を有する高周波数信号のデータ信号Ｄ０ないしＤ２が入力される場合を例として説明する。また、時刻ｔ１２から時刻ｔ１７までの間が、テストモード設定期間とされる場合を説明する。
【００２９】
図３の時刻ｔ１１において、内部リセット信号ＲＳ０の立ち下がりエッジに応じて、フリップフロップＦＦ１およびＦＦ２がリセットされ、モード信号ＭＤ１およびＭＤ２がローレベルへ遷移される（矢印Ｙ１１）。これにより、テストモード設定時において、モード信号ＭＤ１やＭＤ２がノイズ等により誤って設定されてしまった場合においても、内部リセット信号ＲＳ０により当該誤った設定をリセットすることができるため、半導体装置１の誤動作を防止することができる。
【００３０】
時刻ｔ１２において、テストモード設定期間が開始される。テストモード設定期間の開始に応じて、クロック信号ＣＬＫがハイレベルに固定される。これにより、内部リセット信号ＲＳ０が非アクティブ（ハイレベル）に維持される。よって、内部リセット信号ＲＳ０による、モード信号ＭＤ１およびＭＤ２のリセット動作が停止される。
【００３１】
時刻ｔ１３において、データ信号Ｄ３が入力される。テストモード設定時におけるデータ信号Ｄ３は、ウインドウ信号ＷＳＸの生成を制御する信号として用いられる。データ信号Ｄ３がハイレベルとされる期間において、ウインドウ信号ＷＳＸがアクティブ（ローレベル）とされる（矢印Ｙ１２）。なお、データ信号Ｄ３のパルス幅は、データ信号Ｄ１およびＤ２のパルス幅よりも大きくされることが好ましい。
【００３２】
時刻ｔ１４において、２０（ｎｓ）のパルス幅を有する、高周波数信号のデータ信号Ｄ０ないしＤ２が入力される。テストモード設定時におけるデータ信号Ｄ０は、デコーダ回路１４のクロック信号の生成を制御する信号として用いられる。また、テストモード設定時におけるデータ信号Ｄ１およびＤ２は、モード信号ＭＤ１およびＭＤ２の生成を制御する信号として用いられる。
【００３３】
時刻ｔ１４におけるマスク回路１１の動作を説明する。高周波数信号のデータ信号Ｄ０ないしＤ２のパルスは、ウインドウ信号ＷＳＸのアクティブなウインドウの範囲内（ウインドウ信号ＷＳＸがローレベルの範囲内）に存在する。よって、マスク回路１１に入力されたデータ信号Ｄ０ないしＤ２はマスクされない。これにより、時刻ｔ１５において、データ信号Ｄ０ないしＤ２の立ち下がりエッジに応じて、１０（ｎｓ）のパルス幅を有する信号Ａ０ないしＡ２が生成される（領域Ｒ１１）。
【００３４】
信号Ａ０は、フリップフロップＦＦ１およびＦＦ２のクロック信号として作用する。そして、信号Ａ０の立ち上がりエッジに応じて、信号Ａ１がフリップフロップＦＦ１にラッチされ、信号Ａ２がフリップフロップＦＦ２にラッチされる。よって、モード信号ＭＤ１およびＭＤ２がハイレベルとされる（矢印Ｙ１３、Ｙ１４）。これにより、テストモード設定が完了する。
【００３５】
また、時刻ｔ１４におけるローパスフィルタ１２の動作を説明する。ローパスフィルタ１２のアンド回路ＡＤＬ０ないしＡＤＬ３の各々では、データ信号Ｄ０ないしＤ３の各々と、遅延データ信号ＤＤＬ０ないしＤＤＬ３の各々との論理積が取られる。図３の例では、データ信号Ｄ０ないしＤ３のパルス幅は３０（ｎｓ）以下であるため、データ信号Ｄ０ないしＤ３が遮断され、データ信号ＤＬ０ないしＤＬ３は出力されない（領域Ｒ１２）。
【００３６】
時刻ｔ１６において、リセット信号ＲＳＴＸが非アクティブ状態（ハイレベル）とされる。これにより、内部リセット信号ＲＳ０は、非アクティブ（ハイレベル）に固定されるため、モード信号ＭＤ１およびＭＤ２のリセットが行われなくなる。
【００３７】
時刻ｔ１７以降において、クロック信号ＣＬＫがクロック動作を再開する。そして、時刻ｔ１７以降において、モード信号ＭＤ１およびＭＤ２によって設定された試験内容にて、試験が行われる。なお、試験時の動作については、一般的な動作でよいため、ここでは詳細な説明は省略する。
【００３８】
以上より、テストモード設定時においては、マスク回路１１によって、高周波数信号のデータ信号がテストモード設定回路２１へ伝達される。また、ローパスフィルタ１２によって、高周波数信号のデータ信号が通常ロジック回路２２へ伝達することが防止される。よって、高周波数信号のデータ信号Ｄ１およびＤ２をテストモード設定回路２１のみ確実に伝達することができるため、半導体装置１の誤動作を防止することができる。
【００３９】
本実施形態に係る半導体装置１の効果を説明する。本実施形態に係る半導体装置１では、マスク回路１１を用いて、データ入力端子Ｔ０ないしＴ３に入力される信号の帯域を、高周波数信号と低周波数信号とに分割する。そして、通常動作を行う通常ロジック回路２２で使用されない高周波数信号を用いて、テストモード設定を行う。これにより、テストモードを設定するための信号として入力信号の不使用の組合せを用いることができない場合においても、帯域分割を行うことにより、テストモード設定用の外部ピンを不要とすることができる。よって、外部ピン数の削減を図ることができる。
【００４０】
また、本実施形態に係る半導体装置１のマスク回路１１では、ナンド回路１０と、アンド回路ＡＤＨ０ないしＡＤＨ２とを備えた構成により、高周波数信号を通過させるハイパスフィルタ効果を得ることができる。よって、一般的なＲＣを用いたフィルタに比して、回路構成を簡易化することができる。これにより、フィルタ回路の回路規模をより抑制することが可能となる。また、一般的なＲＣのフィルタに比して、フィルタの各種パラメータの調整を容易とすること、また、フィルタのばらつきを小さくすることが可能となる。
【００４１】
また、本実施形態に係る半導体装置１では、通常モード時においては、マスク回路１１によって、低周波数信号のデータ信号がテストモード設定回路２１へ伝達されることが防止されると共に、ローパスフィルタ１２によって、低周波数信号のデータ信号が通常ロジック回路２２へ伝達される。また、テストモード設定時においては、マスク回路１１によって、高周波数信号のデータ信号がテストモード設定回路２１へ伝達されると共に、ローパスフィルタ１２によって、高周波数信号のデータ信号が通常ロジック回路２２へ伝達することが防止される。よって、通常モード時においては低周波数信号のデータ信号Ｄ０ないしＤ２を通常ロジック回路２２のみに確実に伝達し、テストモード設定時においては高周波数信号のデータ信号Ｄ１およびＤ２をテストモード設定回路２１のみ確実に伝達することができるため、半導体装置１の誤動作を防止することができる。
【００４２】
尚、本発明は前記実施形態に限定されるものではなく、本発明の趣旨を逸脱しない範囲内で種々の改良、変形が可能であることは言うまでもない。
【００４３】
本実施形態の図３では、データ信号Ｄ１およびＤ２としてハイレベルのパルス信号が入力される場合を説明したが、この形態に限られない。テストモード時に行われる試験の設定内容に応じて、データ信号Ｄ１およびＤ２に入力されるパルス信号のレベルが決定されることは言うまでもない。例えば、モード信号ＭＤ１およびＭＤ２によって形成される２ビットの情報が（１，０）の場合には、ハイレベルのデータ信号Ｄ１とローレベルのデータ信号Ｄ２とが入力される。
【００４４】
また本実施形態では、３個のデータ入力端子Ｔ０ないしＴ２を備えるとしたが、端子数は３個に限られず、多数存在しても良いことは言うまでもない。
【００４５】
また、データ入力端子Ｔ０ないしＴ２に入力されるデータはパルスデータに限られず、ビットストリームも入力されることは言うまでもない。
【００４６】
なお、データ入力端子Ｔ０ないしＴ３は入力端子の一例、通常ロジック回路２２は通常回路の一例、ナンド回路１０はウインドウ信号発生回路の一例、アンド回路ＡＤＨ０ないしＡＤＨ２は第１ロジック回路の一例、リセット信号ＲＳＴＸは第１リセット信号の一例、内部リセット信号ＲＳ０は第２リセット信号の一例、ナンド回路１３はリセット回路の一例、第２遅延時間ＤＴ２は遅延時間の一例、遅延素子ＢＬ０ないしＢＬ３は遅延素子の一例、アンド回路ＡＤＬ０ないしＡＤＬ３は第２ロジック回路の一例である。
【００４７】
以上の実施形態に関し、更に以下の付記を開示する。
（付記１）
入力される信号の内容を任意に定義できる半導体装置であって、
通常動作を行う通常モードと各種の試験を行うテストモードとを備える半導体装置において、
入力信号が入力される入力端子と、
前記入力端子に接続され、予め定められる所定パルス幅より大きいパルス幅を有する通常信号に基づいて通常動作する通常回路と、
前記入力端子に接続され、前記所定パルス幅より小さいパルス幅を有するテストモード設定信号を通過させるマスク回路と、
前記マスク回路の出力経路上に接続され、前記テストモード設定信号が入力されることに応じて前記テストモードで行われる試験の設定を行うテストモード設定回路と
を備えることを特徴とする半導体装置。
（付記２）
前記マスク回路は、
前記所定パルス幅のアクティブ期間を有するウインドウ信号を出力するウインドウ信号発生回路と、
前記ウインドウ信号の前記アクティブ期間の期間中に入力され、前記アクティブ期間よりも小さいパルス幅を有する前記入力信号を通過させる第１ロジック回路と
を備えることを特徴とする付記１に記載の半導体装置。
（付記３）
前記入力端子と前記通常回路との接続経路間に備えられ、前記所定パルス幅より大きいパルス幅を有する信号を通過させるローパスフィルタ
を備えることを特徴とする付記１または付記２に記載の半導体装置。
（付記４）
前記所定パルス幅は、前記半導体装置の動作周期よりも小さくされる
ことを特徴とする付記１ないし付記３の何れかに記載の半導体装置。
（付記５）
クロック信号が入力されるクロック端子と、
前記半導体装置の第１リセット信号が入力されるリセット端子と、
前記クロック信号と前記第１リセット信号とが入力され、前記リセット信号がアクティブ状態であり、かつ、前記クロック信号が第１レベルである期間に、アクティブな第２リセット信号を出力するリセット回路と、
前記マスク回路と前記テストモード設定回路との接続経路間に備えられ、前記第２リセット信号が入力され、前記マスク回路から出力される信号をラッチして前記テストモード設定回路へ伝達するデコーダ回路と
を備え、
前記デコーダ回路は、前記第２リセット信号がアクティブとされることに応じてラッチしている信号をリセットする
ことを特徴とする付記１ないし付記４の何れかに記載の半導体装置。
（付記６）
前記ローパスフィルタは、
前記入力信号が入力され、所定の遅延時間が付加された遅延入力信号を出力する遅延素子と、
前記入力信号と前記遅延入力信号とが入力され、前記入力信号と前記遅延入力信号との論理積を演算する第２ロジック回路と
を備えることを特徴とする付記２に記載の半導体装置。
【符号の説明】
【００４８】
１  半導体装置
Ｔ０ないしＴ３  データ入力端子
１１  マスク回路
１２  ローパスフィルタ
１０、１３  ナンド回路
１４  デコーダ回路
２１  テストモード設定回路
２２  通常ロジック回路
ＡＤＨ０ないしＡＤＨ２  アンド回路
ＡＤＬ０ないしＡＤＬ３  アンド回路
ＲＳＴＸ  リセット信号
ＲＳ０  内部リセット信号
ＤＴ１  第１遅延時間
ＤＴ２  第２遅延時間
ＢＨ０ないしＢＨ２  遅延素子
ＢＬ０ないしＢＬ３  遅延素子
【図１】
0005451205.tif 000002
【図２】
0005451205.tif 000003
【図３】
0005451205.tif 000004