(57)【特許請求の範囲】
【請求項１】
一次巻線と二次巻線とを有するトランス、
前記一次巻線に印加される電圧を繰り返し反転させるスイッチング手段、
前記スイッチング手段の動作に起因して前記二次巻線に励起された電圧を前記二次巻線の高電位側と接地側とに接続された負荷に供給する導通路、および
前記負荷の高電位側から接地側へ向かう方向と同じ方向を整流方向として前記導通路に設けられた第１整流素子を備えるスイッチング電源装置であって、
互いに直列接続された第２整流素子および第１キャパシタを前記二次巻線に並列接続し、
前記第２整流素子は高電位側から接地側に向かう方向を整流方向とし、
抵抗および／または誘導性インピーダンスを前記第２整流素子に並列接続し、
前記第１キャパシタに蓄積された電荷は、前記第１整流素子が導通状態から非導通状態に遷移した直後の期間に放出され、放出された電荷の一部はサージ電圧の抑制のために前記抵抗および／または前記誘導性インピーダンスによって消費され、
前記第１キャパシタから放出された電荷の他の一部を、極性が反転した状態で前記第１キャパシタに再度蓄積する、スイッチング電源装置。
【請求項２】
前記スイッチング手段は、前記一次巻線と直列接続された第１スイッチング素子、前記一次巻線と並列接続された直列回路を構成する第２スイッチング素子と第１のキャパシタ、および前記第１スイッチング素子と前記第２スイッチング素子とをデッドタイムを挟んで相補的にオン／オフする制御手段を含む、請求項１記載のスイッチング電源装置。
【請求項３】
前記スイッチング手段は、前記一次巻線と直列接続された第１スイッチング素子、前記一次巻線と並列接続された第２スイッチング素子、および前記第１スイッチング素子と前記第２スイッチング素子とをデッドタイムを挟んで相補的にオン／オフする制御手段を含む、請求項１記載のスイッチング電源装置。
【請求項４】
前記制御手段はＺＶＳ方式で前記第１スイッチング素子および／または前記第２スイッチング素子をオン／オフする、請求項２または３記載のスイッチング電源装置。
【請求項５】
前記制御手段は前記トランスに流れる電流が連続となる電流連続モードを採用する、請求項２ないし４のいずれかに記載のスイッチング電源装置。
【請求項６】
前記誘導性インピーダンスとしてフェライトビーズを採用する、請求項１ないし５のいずれかに記載のスイッチング電源装置。
【請求項７】
前記誘導性インピーダンスとしてアモルファスビーズを採用する、請求項１ないし５のいずれかに記載のスイッチング電源装置。
【請求項８】
前記トランスはフライバック方式を採用する、請求項１ないし７のいずれかに記載のスイッチング電源装置。
【請求項９】
前記トランスはフォワード方式を採用する、請求項１ないし７のいずれかに記載のスイッチング電源装置。
【請求項１０】
前記第１整流素子にＦＥＴを用いた、請求項１ないし９のいずれかに記載のスイッチング電源装置。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、スイッチング電源装置に関し、特にトランスの一次側に印加される電圧をスイッチング素子によって繰り返し反転させ、これによってトランスの二次側に励起された電圧を整流ダイオードを介して負荷に供給する、スイッチング電源装置に関する。
【背景技術】
【０００２】
この種の装置の一例が、特許文献１に開示されている。この背景技術によれば、互いに直列接続されたダイオードおよびキャパシタがトランスの帰還巻線に並列接続され、抵抗がキャパシタに並列接続される。ここで、ダイオードのカソードは帰還巻線の一方端に接続され、ダイオードのアノードはキャパシタに接続される。こうして接続されたダイオード，キャパシタおよび抵抗はスナバ回路を形成し、リンギングに起因して帰還巻線に現われたサージ電圧はこのスナバ回路によって抑制される。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平８−５１７７７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかし、背景技術では、サージ電圧の抑制のためにキャパシタによって吸収されたエネルギーが電荷として蓄えられ、抵抗で消費されるため、電力損失が大きいという問題がある。
【０００５】
それゆえに、この発明の主たる目的は、電力損失を低減しつつサージ電圧を抑制することができる、スイッチング電源装置を提供することである。
【課題を解決するための手段】
【０００６】
この発明に従うスイッチング電源装置(10：実施例で相当する参照符号。以下同じ)は、一次巻線(Np)と二次巻線(Ns)とを有するトランス(12)、一次巻線に印加される電圧を繰り返し反転させるスイッチング手段(Q1, Q2, 18)、スイッチング手段の動作に起因して二次巻線に励起された電圧を二次巻線の高電位側と接地側とに接続された負荷(R)に供給する導通路(CL1)、および負荷の高電位側から接地側へ向かう方向と同じ方向を整流方向として導通路に設けられた第１整流素子(Ds)を備えるスイッチング電源装置であって、互いに直列接続された第２整流素子(D10)および第１キャパシタ(C10)を二次巻線に並列接続し、第２整流素子は高電位側から接地側に向かう方向を整流方向とし、抵抗(R10)および／または誘導性インピーダンス(L10)を第２整流素子に並列接続し、第１キャパシタに蓄積された電荷は、第１整流素子が導通状態から非導通状態に遷移した直後の期間に放出され、放出された電荷の一部はサージ電圧の抑制のために抵抗および／または誘導性インピーダンスによって消費され、第１キャパシタから放出された電荷の他の一部を、極性が反転した状態で第１キャパシタに再度蓄積する。
【０００７】
好ましくは、スイッチング手段は、一次巻線と直列接続された第１スイッチング素子(Q1)、一次巻線と並列接続された直列回路を構成する第２スイッチング素子(Q2)と第１のキャパシタ(Cr)、および第１スイッチング素子と第２スイッチング素子とをデッドタイムを挟んで相補的にオン／オフする制御手段(18)を含む。
【０００８】
好ましくは、スイッチング手段は、一次巻線と直列接続された第１スイッチング素子(Q1)、一次巻線と並列接続された第２スイッチング素子(Q2)、および第１スイッチング素子と第２スイッチング素子とをデッドタイムを挟んで相補的にオン／オフする制御手段(18)を含む。
【０００９】
さらに好ましくは、制御手段はＺＶＳ方式で第１スイッチング素子および／または第２スイッチング素子をオン／オフする。
【００１０】
好ましくは、制御手段はトランスに流れる電流が連続となる電流連続モードを採用する。
【００１１】
好ましくは、誘導性インピーダンスとしてフェライトビーズやアモルファスビーズを採用する。
【００１２】
好ましくは、トランスはフライバック方式やフォワード方式を採用する。
【００１３】
好ましくは、第１整流素子にＦＥＴを用いる。
【発明の効果】
【００１４】
この発明によれば、第１キャパシタに電荷を蓄積および放出することで、電力損失を低減しつつサージ電圧を抑制することができる。
【００１５】
この発明の上述の目的，その他の目的，特徴および利点は、図面を参照して行う以下の実施例の詳細な説明から一層明らかとなろう。
【図面の簡単な説明】
【００１６】
【図１】この発明の一実施例の構成を示すブロック図である。
【図２】（Ａ）はスイッチング素子Ｑ１の制御信号の変化の一例を示すタイミング図であり、（Ｂ）はスイッチング素子Ｑ２の制御信号の変化の一例を示すタイミング図であり、（Ｃ）はスイッチング素子Ｑ１のドレイン・ソース間電圧の変化の一例を示す波形図であり、（Ｄ）はスイッチング素子Ｑ２のドレイン・ソース間電圧の変化の一例を示す波形図であり、（Ｅ）はスイッチング素子Ｑ１を導通するドレイン電流の変化の一例を示す波形図であり、（Ｆ）はスイッチング素子Ｑ２を導通するドレイン電流の変化の一例を示す波形図であり、（Ｇ）は整流ダイオードＤｓを導通する電流の変化の一例を示す波形図であり、（Ｈ）は整流ダイオードＤｓの端子電圧の変化の一例を示す波形図である。
【図３】（Ａ）は整流ダイオードＤｓが導通状態に遷移する直前の電流の流れの一例を示す図解図であり、（Ｂ）は整流ダイオードＤｓが非導通状態に遷移した直後の電流の流れの一例を示す図解図である。
【図４】（Ａ）は図１実施例に適用されるスナバ回路の構成の他の一例を示す回路図であり、（Ｂ）は図１実施例に適用されるスナバ回路の構成のその他の一例を示す回路図であり、（Ｃ）は図１実施例に適用されるスナバ回路の構成のその他の一例を示す回路図である。
【図５】この発明の他の実施例の構成を示すブロック図である。
【図６】この発明のその他の実施例の構成を示すブロック図である。
【図７】この発明のさらにその他の実施例の構成を示すブロック図である。
【発明を実施するための形態】
【００１７】
図１を参照して、この実施例のスイッチング電源装置１０は、磁気的に結合された一次巻線Ｎｐおよび二次巻線Ｎｓを有するトランス１２を含む。一次巻線Ｎｐの一方端は直流電源Ｖｉｎのプラス端子Ｖｉｎ（＋）に接続され、一次巻線Ｎｐの他方端はスイッチング素子Ｑ１を介して直流電源Ｖｉｎのマイナス端子Ｖｉｎ（−）と接続される。具体的には、スイッチング素子Ｑ１はＦＥＴであり、一次巻線Ｎｐの他方端はスイッチング素子Ｑ１のドレインと接続され、直流電源Ｖｉｎのマイナス端子Ｖｉｎ（−）はスイッチング素子Ｑ１のソースと接続される。
【００１８】
一次巻線Ｎｐにはまた、互いに直列接続されたキャパシタＣｒおよびスイッチング素子Ｑ２が並列接続される。具体的には、スイッチング素子Ｑ２もまたＦＥＴであり、一次巻線Ｎｐの一方端にキャパシタＣｒの一方端が接続され、キャパシタＣｒの他方端にスイッチング素子Ｑ２のドレインが接続され、そしてスイッチング素子Ｑ２のソースに一次巻線Ｎｐの他方端が接続される。
【００１９】
二次巻線Ｎｓの一方端は高電位側であり、整流ダイオードＤｓを介して平滑キャパシタＣｏの一方端および出力端子Ｖｏｕｔ（＋）に接続される。出力端子Ｖｏｕｔ（＋）は負荷Ｒの一方端と接続される。これに対して、二次巻線Ｎｓの他方端は接地側であり、平滑キャパシタＣｏの他方端および出力端子Ｖｏｕｔ（−）に接続される。出力端子Ｖｏｕｔ（−）は負荷Ｒの他方端と接続される。負荷Ｒの一方端は高電位側であり、負荷Ｒの他方端は接地側である。また、二次巻線Ｎｓの一方端と出力端子Ｖｏｕｔ（＋）を結ぶ経路を導通路ＣＬ１と定義すると、整流ダイオードＤｓは負荷Ｒの高電位側から接地側へ向かう方向と同じ方向を整流方向として導通路ＣＬ１に設けられる。換言すれば、整流ダイオードＤｓのアノードは二次巻線Ｎｓの一方端と接続され、整流ダイオードＤｓのカソードは出力端子Ｖｏｕｔ（＋）と接続される。
【００２０】
二次巻線Ｎｓにはまた、互いに直列接続された整流ダイオードＤ１０およびキャパシタＣ１０が並列接続される。具体的には、二次巻線Ｎｓの一方端は整流ダイオードＤ１０のアノードと接続され、整流ダイオードＤ１０のカソードはキャパシタＣ１０の一方端と接続され、キャパシタＣ１０の他方端は二次巻線Ｎｓの他方端と接続される。つまり、整流ダイオードＤ１０の向きは、高電位側から接地側に向かう方向を整流方向としている。また、整流ダイオードＤ１０には、インダクタＬ１０が並列接続される。こうして接続された整流ダイオードＤ１０，キャパシタＣ１０およびインダクタＬ１０によってスナバ回路１４が形成される。
【００２１】
制御回路１８は、出力のフィードバックに基づいてスイッチング素子Ｑ１およびスイッチング素子Ｑ２を制御する。出力端子Ｖｏｕｔ（＋），Ｖｏｕｔ（−）と制御回路１８との間には帰還回路１６が設けられている。帰還回路１６には絶縁手段が設けられており、例えば、フォトカプラやパルストランスなどを用いることができる。具体的には出力端子Ｖｏｕｔ（＋）−Ｖｏｕｔ（−）間の直流電圧Ｖｏの分圧値と基準電圧との比較によって帰還信号を発生し、絶縁状態で制御回路１８へフィードバック電圧を入力する。このフィードバック電圧は直流電圧Ｖｏが低いほど高くなる。
【００２２】
スイッチング素子Ｑ１およびＱ２はそれぞれ、時間Ｔを１スイッチング周期として、図２（Ａ）および図２（Ｂ）に示す要領でオン／オフされる。図２（Ａ）および図２（Ｂ）によれば、スイッチング素子Ｑ１およびＱ２は、デッドタイムを挟んで相補的にオン／オフされる。
【００２３】
図２（Ａ）〜図２（Ｈ）に示すように、スイッチング素子Ｑ１およびＱ２の制御信号をＶｇｓ１，Ｖｇｓ２，ドレイン・ソース間電圧をＶｄｓ１，Ｖｄｓ２，ドレイン電流をｉｄ１，ｉｄ２，二次側のダイオードＤｓの電流をｉｓ、ダイオードＤｓの電圧をＶｓとして各状態の動作を示す。
（１）状態１  ｓｔａｔｅ１［ｔ１〜ｔ２］
【００２４】
スイッチング素子Ｑ１は導通し、入力電圧Ｖｉが一次巻線Ｎｐに印加されてトランス１２は励磁される。時刻ｔ２でスイッチング素子Ｑ１をターンオフする。
（２）状態２  ｓｔａｔｅ２［ｔ２〜ｔ３］
【００２５】
一次側では、トランス１２の励磁インダクタンスＬと漏れインダクタンスＬｒ１とに流れていた電流により、キャパシタＣｄｓ１は充電され、キャパシタＣｄｓ２は放電される。時刻ｔ３で電圧Ｖｄｓ２がゼロ電圧になると、ダイオードＤ２は導通する。二次側では、キャパシタＣｓは放電され、電圧ＶｓがゼロになるとダイオードＤｓは導通する。
（３）状態３  ｓｔａｔｅ３［ｔ３〜ｔ４］
【００２６】
ダイオードＤ２の導通時にスイッチング素子Ｑ２をターンオンしてＺＶＳ動作が行われる。漏れインダクタンスＬｒ１およびＬｒ２とキャパシタＣｒとからなる共振回路の特性インピーダンスは十分小さく設定され、電流ｉｄ２はほぼ直線的に増加する共振電流となる。二次側からは励磁エネルギーが放出され、ダイオードＤｓに流れる電流ｉｓは直線的に減少する励磁電流ｉｍに共振電流ｉｄ２を加えた波形と相似形となる。時刻ｔ４で共振電流ｉｄ２はピーク値付近となり、スイッチング素子Ｑ２をターンオフする。
（４）状態４  ｓｔａｔｅ４［ｔ４〜ｔ５］
【００２７】
スイッチング素子Ｑ２がターンオフすると、共振電流ｉｄ２は急に遮断される。漏れインダクタンスＬｒ１に流れる電流により、キャパシタＣｄｓ１は放電され、キャパシタＣｄｓ２は充電される。時刻ｔ５で電圧Ｖｄｓ１がゼロになると、ダイオードＤ１は導通する。
（５）状態５  ｓｔａｔｅ５［ｔ５〜ｔ６］
【００２８】
ダイオードＤ１の導通時にスイッチング素子Ｑ１をターンオンしてＺＶＳ動作が行われる。急増する電流ｉｄ１は、時刻ｔ６で励磁電流と等しくなる。
（６）状態６  ｓｔａｔｅ６［ｔ６〜ｔ７］
【００２９】
電流ｉｄ１が励磁電流と等しくなると、ダイオードＤｓの逆回復時間となる。蓄積時間においては逆電流が増加し、遷移時間においてはキャパシタＣｓが充電されて逆電流が減少する。ダイオードＤｓは逆回復時間の後に非導通となり、再び状態１となる。
【００３０】
以降、状態１〜６を周期的に繰り返す。
【００３１】
図３（Ａ）を参照して、ダイオードＤｓが導通する直前の時刻ｔ２から時刻ｔ３までの期間においては、二次巻線Ｎｓ，整流ダイオードＤ１０およびキャパシタＣ１０によって導通路が確立される。トランス１２に蓄積された励磁エネルギーに基づく電荷は、整流ダイオードＤ１０を介してキャパシタＣ１０に蓄積される。これによって、キャパシタＣ１０の一方端がプラスに帯電し、キャパシタＣ１０の他方端がマイナスに帯電する。
【００３２】
図３（Ｂ）を参照して、ダイオードＤｓが非導通となった直後の時刻ｔ６から時刻ｔ７までの期間においては、二次巻線Ｎｓ、インダクタＬ１０およびキャパシタＣ１０によって導通路が確立される。これによって、キャパシタＣ１０に蓄積された電荷が放出され、さらに逆方向に電荷を蓄積する。換言すると、キャパシタＣ１０の一方端がマイナスに帯電し、キャパシタＣ１０の他方端がプラスに帯電する。
【００３３】
図２（Ｈ）のダイオードＤｓの電圧Ｖｓに破線で示すように、整流ダイオードＤ１０、キャパシタＣ１０およびインダクタＬ１０がない場合には、整流ダイオードＤｓの両端には、時刻ｔ１および時刻ｔ７以降の期間にサージ電圧が発生する。このサージ電圧は、図３（Ｂ）に示すように、キャパシタＣ１０が二次巻線Ｎｓ、インダクタＬ１０との閉ループで逆方向に電荷を蓄積することで抑制される。また、キャパシタＣ１０が蓄積した電荷は、図３（Ａ）に示すようにキャパシタＣ１０、二次巻線Ｎｓ、ダイオードＤ１０の閉ループにより時刻ｔ２〜ｔ３の期間に放出され、さらにキャパシタＣ１０の一方端がプラスに帯電し、キャパシタＣ１０の他方端がマイナスに帯電する。これによって、電力損失を低減しつつサージ電圧を抑制することができる。
【００３４】
この実施例によれば、二次巻線Ｎｓに励起された電圧の極性がマイナス極性からプラス極性に反転すると、整流ダイオードＤｓが非導通状態から導通状態に遷移する。これに対して、二次巻線Ｎｓに励起された電圧の極性がプラス極性からマイナス極性に反転すると、整流ダイオードＤｓが導通状態から非導通状態に遷移する。このとき、漏れインダクタンスＬｒ２とキャパシタＣｓが共振し、整流ダイオードＤｓの両端には、整流ダイオードＤｓが導通状態から非導通状態に遷移した直後の期間にサージ電圧が現われる。
【００３５】
これを踏まえて、整流ダイオードＤｓが非導通状態から導通状態に遷移する際には、二次巻線Ｎｓと整流ダイオードＤ１０とキャパシタＣ１０と閉ループによって導通路が形成される。この結果、整流ダイオードＤｓが導通状態に遷移する直前の期間に、電荷がキャパシタＣ１０に蓄積される。
【００３６】
また、整流ダイオードＤｓが導通状態から非導通状態に遷移する際には、二次巻線Ｎｓと抵抗および／または誘導性インピーダンスとキャパシタＣ１０とによって導通路が形成される。キャパシタＣ１０に蓄積された電荷は、整流ダイオードＤｓが非導通状態に遷移した直後の期間に放出され、放出された電荷の一部はサージ電圧の抑制のために抵抗および／または誘導性インピーダンスによって消費され、さらにキャパシタＣ１０には逆方向に電荷が蓄積される。
【００３７】
キャパシタＣ１０に電荷が蓄積されることでサージ電圧が抑制され、デッドタイムの期間にキャパシタＣ１０から電荷が放出されることで、電力損失を低減している。
【００３８】
キャパシタＣ１０から放出された電荷の一部をサージ電圧の抑制のために消費する一方、キャパシタＣ１０から放出された電荷の他の一部を極性が反転した状態でキャパシタＣ１０に再蓄積することで、電力損失を低減しつつサージ電圧を抑制することができる。
【００３９】
なお、この実施例では、スナバ回路１４において整流ダイオードＤ１０と並列接続する素子としてインダクタＬ１０を想定しているが、インダクタＬ１０に代えて或いはインダクタＬ１０とともに抵抗Ｒ１０を整流ダイオードＤ１０に並列接続するようにしてもよい（図４（Ａ），図４（Ｂ）参照）。
【００４０】
また、この実施例では、整流ダイオードＤ１０のアノードおよびカソードを二次巻線Ｎｓの一方端およびキャパシタＣ１０の一方端にそれぞれ接続し、キャパシタＣ１０の他方端を二次巻線Ｎｓの他方端に接続するようにしている。しかし、キャパシタＣ１０の一方端を二次巻線Ｎｓの一方端に接続し、整流ダイオードＤ１０のアノードおよびカソードをキャパシタＣ１０の他方端および二次巻線Ｎｓの他方端にそれぞれ接続するようにしてもよい（図４（Ｃ）参照）。
【００４１】
図５は、この発明の他の実施例の構成を示すブロック図であり、スイッチング電源装置１０と異なるのは、共振キャパシタＣｒの位置である。共振キャパシタＣｒはスイッチング素子Ｑ１およびスイッチング素子Ｑ２のいずれがオンしているときであっても、電流が流れる経路に挿入されており、このような接続であってもよい。
【００４２】
図６は、この発明の他の実施例の構成を示すブロック図であり、スイッチング電源装置１０と異なるのは、一次側がハーフブリッジ回路で構成されていることである。二次巻線からは、センタータップにより全波整流で出力が取り出されている。全波整流のそれぞれのダイオードに対して、本発明のスナバ回路が接続されている。このように、一次側をハーフブリッジ構成としてもよい。
【００４３】
図７は、この発明の他の実施例の構成を示すブロック図であり、スイッチング電源装置１０と異なるのは、一次側がフルブリッジ回路で構成されていることである。二次側は上述のハーフブリッジ回路と同様に、センタータップにより全波整流で出力が取り出されており、平滑キャパシタＣｏの前段には平滑インダクタＬｆが接続されている。このように、一次側をフルブリッジ構成としてもよい。
【符号の説明】
【００４４】
１０  …スイッチング電源装置
１２  …フライバックトランス
１４  …スナバ回路
１８  …制御回路
Ｄｓ，Ｄ１０  …整流ダイオード
Ｃｒ，Ｃ１０  …キャパシタ
Ｌ１０  …インダクタ
Ｑ１〜Ｑ２  …スイッチング素子
【図１】
0005641368.tif 000002
【図２】
0005641368.tif 000003
【図３】
0005641368.tif 000004
【図４】
0005641368.tif 000005
【図５】
0005641368.tif 000006
【図６】
0005641368.tif 000007
【図７】
0005641368.tif 000008