(57)【特許請求の範囲】
【請求項１】
第１導電型の第１半導体層上に該第１半導体層に対して垂直に配置される第１導電型のドリフト領域と第２導電型の仕切り領域を複数備える超接合構造の半導体装置において、耐圧構造部である終端部と主電流を通電し前記終端部で囲まれた活性部と該活性部から前記終端部に移行する箇所の遷移部とを備え、前記仕切り領域の平面形状が前記終端部と前記活性部においては円形であり、前記遷移部では円形の一部と楕円形の一部で構成された変形した形状であることを特徴とする半導体装置。
【請求項２】
第１導電型の第１半導体層上に該第１半導体層に対して垂直に配置される第１導電型のドリフト領域と第２導電型の仕切り領域を複数備える超接合構造の半導体装置において、耐圧構造部である終端部と主電流を通電し前記終端部で囲まれた活性部と該活性部から前記終端部に移行する箇所の遷移部とを備え、前記仕切り領域の平面形状が、前記終端部において円形であり、前記活性部においてストライプ状であり、前記遷移部では、ストライプ状仕切り領域に複数の楕円の一部を組み合わせた変形した形状であることを特徴とする半導体装置。

【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、高耐圧化と大電流容量化を両立できる超接合（ＳＪ：Ｓｕｐｅｒ  Ｊｕｎｃｔｉｏｎ）構造を有するＭＯＳＦＥＴ（絶縁ゲート型電界効果トランジスタ）などの半導体装置に関する。
【背景技術】
【０００２】
一般に、半導体素子は、電極が半導体基板の片面に形成された横型の素子と、半導体基板の両面に電極を有する縦型の素子に分類される。縦型半導体素子は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときに逆バイアス電圧による空乏層が伸びる方向とが同じである。通常のプレーナ型のｎチャネル縦型ＭＯＳＦＥＴでは、高抵抗のドリフト層は、オン状態のときに、縦方向にドリフト電流を流す領域として働く。従って、ドリフト層の電流経路を短くすれば、ドリフト抵抗が低くなるので、ＭＯＳＦＥＴの実質的なオン抵抗が下がるという効果が得られる。
【０００３】
その一方で、ドリフト層は、オフ状態のときには空乏化して耐圧を高める。従って、ドリフト層が薄くなると、ｐ型のベース領域とｎ型のドリフト層との間のｐｎ接合から進行するドレイン−ベース間空乏層が広がる幅が狭くなり、シリコンの臨界電界強度に早く達するため、耐圧が低下してしまう。逆に、耐圧の高い半導体素子では、ドリフト層が厚いため、オン抵抗が大きくなり、損失が増えてしまう。このように、オン抵抗と耐圧との間には、トレードオフ関係がある。
【０００４】
このトレードオフ関係は、ＩＧＢＴやバイポーラトランジスタやダイオードなどの半導体素子においても同様に成立することが知られている。また、このトレードオフ関係は、オン状態のときにドリフト電流が流れる方向と、オフ状態のときの空乏層の伸びる方向とが異なる横型半導体素子にも共通である。
【０００５】
上述したトレードオフ関係による問題の解決法として、ドリフト部を、不純物濃度を高めたｎ型ドリフト領域とｐ型仕切り領域とを交互に繰り返し接合した構成の並列ｐｎ層とした超接合半導体装置が公知である。このような構造の半導体装置では、並列ｐｎ層の不純物濃度が高くても、オフ状態のときに、空乏層が、並列ｐｎ層の縦方向に伸びる各ｐｎ接合から横方向に広がり、ドリフト部全体を空乏化するため、高耐圧化を図ることができる。
【０００６】
この超接合構造を利用して従来のＭＯＦＥＴの特性限界を破るような超接合構造のＭＯＳＦＥＴ（ＳＪＭＯＳＦＥＴ）が開発されている。特性限界を破るためには終端部の耐圧を活性部の耐圧以上とする必要があり、その方策が、例えば、特許文献１や特許文献２に開示されている。それによると、超接合を構成する並列ｐｎ層の繰り返し最小単位である単位セルのピッチを耐圧構造部となる終端部の方を活性部より狭くすることが示されている。
【０００７】
また、特許文献３では、ｐ仕切り領域とｎドリフト領域がストライプ状の場合の終端部のｐ仕切り領域の幅と深さを活性部より大きくして終端部での耐圧低下を防止することが開示されている。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】米国特許出願公開第２００７／０２２２０２５号明細書
【特許文献２】特開２００７−２７３１３号公報
【特許文献３】特開２００６−１８６１０８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００９】
しかし、特許文献１〜特許文献３に記載されている構造では、活性部と終端部で並列ｐｎ層のピッチを変える場合に、その遷移部では並列ｐｎ層のチャージバランスがくずれ、耐圧が低下するという不具合を生じる。
【００１０】
この発明の目的は、前記の課題を解決して、活性部と終端部で並列ｐｎ層のピッチを変える場合に、その遷移部の並列ｐｎ層でチャージバランスがとれるようにして、耐圧低下を防止できる半導体装置を提供することにある。
【課題を解決するための手段】
【００１１】
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、第１導電型の第１半導体層上に該第１半導体層に対して垂直に配置される第１導電型のドリフト領域と第２導電型の仕切り領域を複数備える超接合構造の半導体装置において、耐圧構造部である終端部と主電流を通電し前記終端部で囲まれた活性部と該活性部から前記終端部に移行する箇所の遷移部とを備え、前記仕切り領域の平面形状が前記終端部と前記活性部においては円形であり、前記遷移部では円形の一部と楕円形の一部で構成された変形した形状とする。
【００１３】
また、特許請求の範囲の請求項２記載の発明によれば、第１導電型の第１半導体層上に該第１半導体層に対して垂直に配置される第１導電型のドリフト領域と第２導電型の仕切り領域を複数備える超接合構造の半導体装置において、耐圧構造部である終端部と主電流を通電し前記終端部で囲まれた活性部と該活性部から前記終端部に移行する箇所の遷移部とを備え、前記仕切り領域の平面形状が、前記終端部において円形であり、前記活性部においてストライプ状であり、前記遷移部では、ストライプ状仕切り領域に複数の楕円の一部を組み合わせた変形した形状であるとよい。
【発明の効果】
【００１４】
この発明によれば、遷移部の並列ｐｎ層でチャージバランスをとるようにしたことで、耐圧低下の防止を図ることができる。
【図面の簡単な説明】
【００１５】
【図１】この発明の第１実施例の半導体装置の構成図であり、（ａ）は一辺の要部平面図、（ｂ）は（ａ）のＹ−Ｙ線で切断した要部断面図である。
【図２】図１の半導体装置のコーナー部の要部平面図である。
【図３】ｐ仕切り領域を拡大した要部平面図であり、（ａ）は終端部の図、（ｂ）は半導体装置の一辺の遷移部の図、（ｃ）は（ｂ）の分解図、（ｄ）は半導体装置のコーナー部の遷移部の図、（ｅ）は（ｄ）の分解図、（ｆ）は活性部の図である。
【図４】この発明の第２実施例の半導体装置の要部平面図である。
【発明を実施するための形態】
【００１６】
実施の形態を以下の実施例で説明する。ここでは、第１導電型をｎ型、第２導電型をｐ型としたが、逆の構成としても構わない。
【実施例１】
【００１７】
図１〜図３は、この発明の第１実施例の半導体装置の構成図であり、図１（ａ）は半導体装置の一辺の要部平面図、図１（ｂ）は図１（ａ）のＹ−Ｙ線で切断した要部断面図、図２は半導体装置のコーナー部の要部平面図、図３はｐ仕切り領域を拡大した要部平面図であり、（ａ）は終端部の図、（ｂ）は半導体装置の一辺の遷移部での図、（ｃ）は（ｂ）の分解平面図、（ｄ）は半導体装置のコーナー部の遷移部での図、（ｅ）は（ｄ）の分解平面図、（ｆ）は活性部の図である。
【００１８】
図１（ａ）および図２はＳＪＭＯＳＦＥＴの活性部２１から終端部２３までにｐ仕切り領域４（４は総称に付けた番号）を形成した段階での要部平面図である。
図１（ａ）および図２ではｐ仕切り領域４とｎドリフト領域３の形状と配置関係を示し、図１（ｂ）では、このｎドリフト領域３およびｐ仕切り領域４の形成後の工程で形成されるｐベース層５、ｎソース層７、ゲート絶縁膜８、ゲート電極９、層間絶縁膜１０およびソース電極１１などを備えたＭＯＳＦＥＴ全体の構造を形成した後の断面図を示した。尚、図中の６は、遷移部２２に形成されるｐ層である。このｐ層６はＭＯＳＦＥＴがオフするときに遷移部２２でのキャリアの引き抜きのために必要となる。つまりｐ層６は、アバランシェ時に終端部２３で発生したホールの引き抜き、ダイオードモード動作時の逆回復時おホール引き抜きに必要であり、このｐ層６によってアバランシェ耐量及び逆回復耐量の向上が図られている。また、半導体装置の終端部の外周表面に形成されるｎ+チャネルストッパ領域とその表面に形成されるチャネルストッパ電極の記載は省略している。
【００１９】
このＳＪＭＯＳＦＥＴは、ｎ半導体基板１上に配置されるｎ半導体層２と、このｎ半導体層２を貫通して多数配置されるｐ仕切り領域４と、このｐ仕切り領域４間のｎドリフト領域３と、ｐ仕切り領域４上に配置されるｐベース層５と、ｐベース層５の表面層に配置されるｎソース層７からなる。ｎドリフト領域３とｐ仕切り領域４の形成方法としては、ｎ半導体層２の形成を複数回のエピタキシャル成長に分け、そのエピタキシャル成長毎にｐ型の不純物とｎ型の不純物を注入し、アニールして各不純物領域を連結させて形成するか、ｎ半導体層２にトレンチを形成し、そのトレンチにｐ型のエピタキシャル層を成長させてｎドリフト領域３とｐ仕切り領域４を形成する方法のいずれでもよい。
【００２０】
また、ｎソース層７とｎドリフト領域３に挟まれたｐベース層５上にゲート絶縁膜８を介して配置されるゲート電極９と、ｎソース層７とｐベース層５に接続しゲート電極９上に層間絶縁膜１０を介して配置されるソース電極１１と、ｎ半導体基板１の裏面に配置される図示しないドレイン電極とからなる。尚、図中の６は遷移部２２に形成されるｐ層である。
【００２１】
図１（ａ）、図２および図３に示すように、前記のｐ仕切り領域４は、活性部２１と終端部２３では円形のｐ仕切り領域４ａとｐ仕切り領域４ｃが配置され、その直径は終端部２３のｐ仕切り領域４ｃの方が小さくなっている。終端部２３のｐ仕切り領域４ｃを小さくしＣ部の並列ｐｎ層のピッチを狭くすることで、終端部２３での耐圧確保が容易になる。
【００２２】
また、遷移部２２付近では円形の一部と楕円形の一部からなるｐ仕切り領域４ｂと円形のｐ仕切り領域４ｃが配置されている。
図１（ａ）および図２に示すように、並列ｐｎ層の繰り返しは、活性部２１のＡ部と終端部２３のＣ部では隣り合う縦横のｐ仕切り領域間が正方形をしている。また、終端部２３のＣ部の方が活性部２１のＡ部より小さくなっており、それぞれの正方形のＡ部、Ｃ部の四隅には円形のｐ仕切り領域４ａ、４ｃの１／４が配置されている。ｐ仕切り領域４ａ、４ｂの不純物ドーズ量をｎドリフト領域３の不純物ドーズ量の４倍に設定した場合には、正方形のＡ部、Ｃ部内のｐ仕切り領域４ａ、４ｃの不純物総量とｎドリフト領域３の不純物総量はほぼ等しくなる。
【００２３】
図１（ａ）、図２、図３（ｂ）および図３（ｃ）に示すように、前記の遷移部２２ではＢ部の隣り合う縦横のｐ仕切り領域間が長方形をしている。このＢ部の活性部２１側の隅にはｐ仕切り領域４ｂを構成する楕円形の１／４が配置される。また、終端部２３側の隅には終端部２３と同じ円形のｐ仕切り領域４ｃの１／４が配置される。さらに、長方形の長辺の中央部には終端部２３と同じ円形のｐ仕切り領域４ｃの１／２が配置されている。ｐ仕切り領域４ｂの不純物ドーズ量をｎドリフト領域３の不純物ドーズ量の４倍に設定した場合には、長方形のＢ部内のｐ仕切り領域４ｂの不純物総量とｎドリフト領域３の不純物総量はほぼ等しくなる。
【００２４】
また、図２および図３（ｄ）、（ｅ）に示すように、半導体装置のコーナー部Ｆでの遷移部２２と終端部２３のそれぞれの並列ｐｎ層はＢ部とＣ部で構成される。このコーナー部Ｆでのｐ仕切り領域４ｄは、活性部２１と遷移部２２の境界線上の遷移部２２側では、ｐ仕切り領域４ｂの楕円形の１／４が２箇所と円形のｐ仕切り領域４ｃの１／４が配置されている。また、終端部２３と遷移部２２の境界線上での遷移部２２側では、円形のｐ仕切り領域４ｃの１／４が３箇所配置されている。ｐ仕切り領域４ｃ、４ｄの不純物ドーズ量をｎドリフト領域３の不純物ドーズ量の４倍に設定した場合には、Ｃ部内のｐ仕切り領域４ｄおよびｐ仕切り領域４ｃとｎドリフト領域３の不純物総量がほぼ等しくなる。
【００２５】
また、図１（ａ）、図２に示すように、遷移部２２とは、活性部２１に形成されたＡ部の端部と終端部２３に形成されたＣ部の間をいう。動作上の遷移部は，図１（ｂ）に示すように、この遷移部２２を含むｐ層６の箇所であるが、ここでは並列ｐｎ層の間隔を基準として前記のように遷移部２２を決めた。
【００２６】
つぎに、図１および図２の半導体装置の製造方法について説明する。
ウェハ（ｎ半導体基板１）全面にリンを例えばドーズ量１×１０13／ｃｍ2でイオン注入してｎ半導体層２を形成した後、図１に示すｐ仕切り領域４の形状と配置間隔のマスクでパターンを形成し選択的にボロンを例えば４×１０13／ｃｍ2でイオン注入してｐ仕切り領域４（４ａ、４ｂ、４ｃ、４ｄ）を形成する。つまりｐ仕切り領域４の不純物ドーズ量をｎドリフト領域３の不純物ドーズ量の４倍にする。
【００２７】
この時、ｐ仕切り領域４のマスクは、Ａ部、Ｂ部、Ｃ部の面積に対してｐ仕切り領域４ａ、４ｂ、４ｃ、４ｄの占める面積を１／４の面積にする。
こうすることで、Ａ部、Ｂ部、Ｃ部内でｐ仕切り領域４ａ、４ｂ、４ｃ、４ｄの不純物総量とｎドリフト領域３の不純物総量がほぼ等しくできる。つまり、実効アクセプタ濃度と実効ドナー濃度がほぼ等しくなり、電荷のバランスがとれ、耐圧の低下を防止できる。
【００２８】
図１および図２において、活性部２１のＡ部のピッチを８μｍとし、耐圧構造を形成した終端部２３のＣ部のピッチを４μｍとし場合について説明する。
まず、活性部について説明する。ここでは活性部２１のＡ部の一辺は８μｍの正方形とし、ｐ仕切り領域４ａは半径２．２５μｍの円形とする。
Ａ部の面積：８×８＝６４μｍ2
ｐ仕切り領域４ａの円１個あたりの面積：Π×２．２５×２．２５＝１５．９μｍ2
ここで、Πは円周率で３．１４とする。
【００２９】
Ａ部の面積に占めるｐ仕切り領域４ａの面積の割合：１５．９／６４＝２４．８％
このように、活性部２１でｐ仕切り領域４ａの面積は、Ａ部の面積のほぼ１／４を占める。
【００３０】
つぎに、終端部について説明する。ここでは終端部２３のＣ部は一辺が４μｍの正方形とし、ｐ仕切り領域４ｃは半径１．１５μｍの円とする。
Ｃ部の面積：４×４＝１６μｍ2
ｐ仕切り領域４ｃの円１個あたりの面積：Π×１．１５×１．１５＝４．１５μｍ2
Ｃ部に占めるｐ仕切り領域４ｃの面積の割合：４．１５／１６＝２５．９％
前記したように、活性部２１のＡ部および終端部２３のＣ部において、ｐ仕切り領域の面積は、Ａ部およびＣ部共にほぼ１／４の面積を占めている。
【００３１】
つぎに、遷移部２２について説明する。この遷移部２２のｐ仕切り領域４ｂ、４ｄは円と楕円を組み合わせた形状とする。なお、楕円については、円の半径よりも大きな半径として半径の異なる円の一部同士を組み合わせてもよいが、異なる半径の円の一部を連結した際に、鋭角部ができると、その部分に電界が集中する可能性があるので、連結部を丸めた形状とするのがよい。
【００３２】
ここでは、図１で示すｐ仕切り領域４ｂは半径２．２５μｍの半円（活性部のｐ仕切り領域円の半円）と、長径４．５μｍ（ｐ仕切り領域円の直径）・短径０．６μｍの半楕円を径を向かい合わせにつなげた形状とする。
Ｂ部の面積：８×４＝３２μｍ2
ｐ仕切り領域４ｂとｐ仕切り領域４ｃの面積：（Π×４．５×０．６）／２＋（Π×１．１５×１．１５）＝８．４μｍ2
Ｂ部に占めるｐ仕切り領域４ｂ、４ｃの面積の割合：８．４／３２＝２６．２％
前記したように、遷移部２２でのｐ仕切り領域４ｂ、４ｃは、Ｂ部の面積のほぼ１／４を占めている。
【００３３】
前記のように活性部２１、遷移部２２および終端部２３のＡ部、Ｂ部、Ｃ部内でのｐ仕切り領域４の面積はＡ部、Ｂ部、Ｃ部の面積のほぼ１／４であり、ｐ仕切り領域４の不純物総量とｎドリフト領域３の不純物総量はほぼ等しいので、チャージバランスがとれている。
【００３４】
つぎに、コーナー部について説明する。図２に示すように、遷移部２２のコーナー部Ｆは、Ｂ部が２個とＣ部が１個で構成されており、チャージバランスはとれている。尚、ｐ仕切り領域４ｄは、円形のｐ仕切り領域４ａの１／４とｐ仕切り領域４ｂの楕円形の１／４が２個と円形のｐ仕切り領域４ｃの１／４で構成される。
【００３５】
前記したように、Ａ部、Ｂ部、Ｃ部でチャージバランスが確保されるので耐圧低下を防止することができる。
【実施例２】
【００３６】
図４は、図１（ａ）に対応した、この発明の第２実施例の半導体装置の要部平面図である。実施例１との違いは活性部２１のｐ仕切り領域４ｅとｎドリフト領域３ａの平面形状がストライプ状になっている点である。実施例１と同じように、ｐ仕切り領域４ｅの不純物ドーズ量をｎドリフト領域３ａの不純物ドーズ量の４倍にした場合、活性部２１のＤ部内のｐ仕切り領域４ｅの面積をＤ部の面積の１／４にすることでチャージバランスがとれて、耐圧低下を防止することができる。
【００３７】
終端部２３のｐ仕切り領域の形状と大きさは実施例１のｐ仕切り領域の形状と大きさと同じである。
尚、図４の活性部２１側の遷移部２２のｐ仕切り領域４ｆ、４ｇは、図３(ｂ)、図３（ｄ）のｐ仕切り領域４ｂ、４ｄの一部である４ｆ、４ｇと同じである。
【００３８】
前記したように、実施例１および実施例２では、ｐ仕切り領域４の不純物ドーズ量をｎドリフト領域３の不純物ドーズ量の４倍としたが、これに限るものではない。この倍数をＫとした場合、ｐ仕切り領域４の面積を単位面積の１／Ｋとすることで、単位面積内のｐ仕切り領域４の不純物総量とｎドリフト領域３の不純物総量を等しくできて、チャージバランスをとることができる。
尚、前記の実施例では、ｐ仕切り領域の形状を円形、ストライプ状としたが、これに限るものではなく、六角形などもある。また、不純物総量は、外方拡散がある場合は不純物総量を残存する不純物の総量とするとよい。
【符号の説明】
【００３９】
１    ｎ半導体基板
２    ｎ半導体層
３、３ａ  ｎドリフト領域
４    ｐ仕切り領域（総称）
４ａ、４ｂ、４ｃ、４ｄ、４ｅ  ｐ仕切り領域
５    ｐベース層
６    ｐ層
７    ｎソース層
８    ゲート絶縁膜
９    ゲート電極
１０    層間絶縁膜
１１    ソース電極
２１    活性部
２２    遷移部
２３    終端部
【図１】
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【図２】
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【図３】
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【図４】
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