(57)【特許請求の範囲】
【請求項１】
半導体と金属との間の接触面の抵抗率ρcを測定するための装置（１００）であって、
１つの誘電体層（１０２）と、
前記誘電体層（１０２）上に配置され、矩形状を有し、前記誘電体層（１０２）に接する長さＬ及び幅Ｗの面を有し、厚さをｔとする少なくとも３つの半導体ベース素子（１０４）と、
前記金属又は前記半導体と前記金属の合金を含む少なくとも６つの接触面部（１１９）と、
１つの半導体ベース素子（１０４）の対向する２つの面を覆う２つの接触面部（１１９）間に電圧Ｕを印加する手段と、
前記半導体ベース素子（１０４）及び前記接触面部（１１９）を流れる電流Ｉを測定する手段と、
前記半導体ベース素子（１０４）及び前記接触面部（１１９）のそれぞれにおける抵抗Ｒ＝Ｕ／Ｉを計算する手段と、
前記３つの半導体ベース素子（１０４）のＲ及び幅Ｗの計算をもとに、ａ及びｂを実数として、Ｒ＝ａ．Ｗ＋ｂとなるような関数Ｒ＝ｆ（Ｗ）の線形回帰を計算する手段と、
Ｗの各値に対して
【数１】
0005457643.tif 000005
を計算する手段と、
前記３つの半導体ベース素子（１０４）のＲ及び長さＬの計算をもとに、ｃ及びｄを実数とし、Ｒ＝ｃ．Ｌ＋ｄとなるような関数Ｒ＝ｆ（Ｌ）の線形回帰を計算する手段と、
２Ｒc＝ｄとして、ρc＝２Ｒc×Ｗactual×ｔを計算する手段と、を少なくとも備え、
ｔ×Ｗに等しい面を有し、前記誘電体層（１０２）と接して前記面に対して直角である前記半導体ベース素子（１０４）の対向する２つの面のそれぞれは、前記接触面部（１１９）のうちの１つによって完全に覆われていることを特徴とする装置（１００）。
【請求項２】
前記３つの半導体ベース素子（１０４）の厚さｔは、互いに同じであり、前記３つの半導体ベース素子（１０４）の幅Ｗは互いに異なり、前記３つの半導体ベース素子（１０４）の３つの長さＬのうち少なくとも２つは互いに異なることを特徴とする請求項１に記載の装置（１００）。
【請求項３】
前記接触面部（１１９）のそれぞれは少なくとも２つの金属接触部（１１８）に電気的に接続されていることを特徴とする請求項１又は２に記載の装置（１００）。
【請求項４】
前記金属接触部（１１８）のそれぞれは金属層の積層体から成ることを特徴とする請求項３に記載の装置（１００）。
【請求項５】
前記金属層は窒化チタン及びタングステンを含むことを特徴とする請求項４に記載の装置（１００）。
【請求項６】
前記接触面部（１１９）は前記金属のシリサイドを含むことを特徴とする請求項１から５のいずれか一つに記載の装置（１００）。
【請求項７】
前記厚さｔは、１ｎｍ〜５０ｎｍであり、前記幅Ｗ及び長さＬはそれぞれ３０ｎｍ〜２μｍであることを特徴とする請求項１から６のいずれか一つに記載の装置（１００）。
【請求項８】
前記半導体はシリコン及び／又はゲルマニウム及び／又はシリコンゲルマニウムから成ることを特徴とする請求項１から７のいずれか一つに記載の装置（１００）。
【請求項９】
前記半導体はドーピングされていることを特徴とする、請求項１から８のいずれか一つに記載の装置（１００）。
【請求項１０】
前記金属はプラチナ及び／又はニッケル及び／又はチタン及び／又はエルビウムから成ることを特徴とする請求項１から９のいずれか一つに記載の装置（１００）。
【請求項１１】
半導体と金属との間の接触面の抵抗率ρcを測定するための装置（１００）の製造プロセスであって、
矩形状を有し、誘電体層（１０２）に接する長さＬ及び幅Ｗの面を有し、厚さをｔとする少なくとも３つの半導体ベース素子（１０４）を誘電体層（１０２）上に形成するステップと、
金属又は前記半導体と前記金属の合金を含む少なくとも６つの接触面部（１１９）を形成するステップと、
１つの半導体ベース素子（１０４）の対向する２つの面を覆う２つの接触面部（１１９）間に電圧Ｕを印加するステップと、
前記半導体ベース素子（１０４）及び前記接触面部（１１９）を流れる電流Ｉを測定するステップと、
前記半導体ベース素子（１０４）及び前記接触面部（１１９）のそれぞれにおける抵抗Ｒ＝Ｕ／Ｉを計算するステップと、
前記３つの半導体ベース素子（１０４）のＲ及び幅Ｗの計算をもとに、ａ及びｂを実数として、Ｒ＝ａ．Ｗ＋ｂとなるような関数Ｒ＝ｆ（Ｗ）の線形回帰を計算するステップと、
Ｗの各値に対して
【数２】
0005457643.tif 000006
を計算するステップと、
前記３つの半導体ベース素子（１０４）のＲ及び長さＬの計算をもとに、ｃ及びｄを実数とし、Ｒ＝ｃ．Ｌ＋ｄとなるような関数Ｒ＝ｆ（Ｌ）の線形回帰を計算するステップと、
２Ｒc＝ｄとして、ρc＝２Ｒc×Ｗactual×ｔを計算するステップと、を少なくとも含み、
Ｗ×ｔに等しい面を有し、前記誘電体層（１０２）と接して前記面に対して直角である前記半導体ベース素子（１０４）の対向する２つの面のそれぞれは、前記接触面部（１１９）のうちの１つによって完全に被覆され得ることを特徴とする装置（１００）の製造プロセス。
【請求項１２】
前記３つの半導体ベース素子（１０４）の厚さｔは、互いに同じであり、前記３つの半導体ベース素子（１０４）の幅Ｗは互いに異なり、前記３つの半導体ベース素子（１０４）の３つの長さＬのうち少なくとも２つは互いに異なることを特徴とする請求項１１に記載のプロセス。
【請求項１３】
前記３つの半導体ベース素子（１０４）は、少なくとも、第２誘電体層（１０６）及びエッチングマスクを形成することのできるマスク層（１０８）を堆積した半導体ベース層を備える積層体を前記誘電体層（１０２）上に形成するステップと、少なくとも、前記１つ又は３つの半導体ベース素子（１０４）の長さＬ及び幅Ｗをもつ１つまたは複数の矩形状を含むマスクパターンを前記マスク層（１０８）に形成するステップと、前記マスク層（１０８）に形成された前記パターンに従って前記マスク層（１０８）、前記第２誘電体層（１０６）及び前記半導体ベース層をエッチングするステップと、を行うことにより形成されることを特徴とする請求項１１又は１２に記載のプロセス。
【請求項１４】
前記積層体は、前記誘電体層（１０２）及び前記半導体ベース層を備え該半導体ベース層を誘電体層上に配置している基板上に、前記第２誘電体層（１０６）及び前記マスク層（１０８）を堆積することにより得られることを特徴とする請求項１３に記載のプロセス。
【請求項１５】
前記積層体の形成中に、前記第２誘電体層（１０６）の堆積と前記マスク層（１０８）の堆積との間に、前記第２誘電体層（１０６）を介して前記半導体ベース層をドーピングするステップを更に含むことを特徴とする請求項１４に記載のプロセス。
【請求項１６】
前記パターンは、フォトリソグラフィ又は電子線リソグラフィを行うことにより、前記マスク層（１０８）に形成されることを特徴とする請求項１３から１５のいずれか一つに記載のプロセス。
【請求項１７】
前記接触面部（１１９）は、少なくとも前記誘電体層（１０２）上に誘電材料（１１４）を堆積させるステップと、フォトリソグラフィ又は電子線リソグラフィによって位置（１１６、１１７）を前記誘電材料（１１４）に区画し、Ｗ×ｔの表面を有し、前記誘電体層（１０２）と接する前記面に対して直角である前記３つの半導体ベース素子（１０４）のそれぞれの前記対向した２つの面の露出を可能にする前記位置（１１６、１１７）のエッチングを行うステップと、前記金属を前記位置（１１６、１１７）に堆積し、前記３つの半導体ベース素子のそれぞれの前記対向した２つの面は前記金属により完全に覆われ、前記接触面部を形成し、前記接触面部が金属ベースの場合、少なくとも２つの金属接触が前記接触面部のそれぞれに電気的に接続されるステップと、を行うことにより形成されることを特徴とする請求項１３から１５のいずれか一つに記載のプロセス。
【請求項１８】
前記接触面部（１１９）が前記金属と半導体との合金を含むとき、前記接触面部（１１９）を形成するために、前記金属を前記位置に堆積する前記ステップの後に、
前記半導体ベース素子（１０４）に接している前記金属を、前記接触面部（１１９）を形成することのできる前記金属と半導体との合金に転換するアニールを行うステップと、
前記金属と半導体との合金に転換されていない前記金属を除去するステップとを更に含むことを特徴とする請求項１７に記載のプロセス。
【請求項１９】
前記金属と半導体との合金に転換されなかった前記金属を除去する前記ステップの後に、前記金属と半導体との合金に転換されなかった前記金属の除去によって開口された前記位置（１１６、１１７）の部分に、前記接触面部（１１９）のそれぞれに電気的に接続される少なくとも２つの金属接触を形成する金属層（１１８）の積層体を堆積するステップを更に含むことを特徴とする請求項１８に記載のプロセス。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体と金属との間、又は（金属及び半導体の）合金と半導体との間の接触面における接触抵抗率の正確な測定を可能にする装置に関する。本発明は、例えば厚さ１ｎｍ〜５０ｎｍ程度、幅３０ｎｍ〜数μｍ（通常２μｍ）程度の素子の外側面によって形成される、現行の薄膜トランジスタの寸法に対応する寸法の垂直接触面を対象とする場合に、特に適したものである。
【０００２】
本発明は、物質の電気的パラメータを正確な特性付け、または、金属ソース・ドレインを有するＣＭＯＳトランジスタを物質の選択によって最適化するために用いることができる。
【背景技術】
【０００３】
現在、金属と半導体との間の接触抵抗率を測定するための装置が数種類ある。
【０００４】
「Ｃｒｏｓｓ−Ｋｅｌｖｉｎ抵抗器」型（ＣＫＲ）の装置は、金属と半導体によって形成された接触面のケルビン抵抗の測定を可能にしている。半導体ベース層上に形成されたコンタクトホールの表面をＳｋとする場合、前記ケルビン抵抗の近似式はＲｋ＝ρｃ×Ｓｋに等しい。ここで、金属の一部は接触抵抗率ρｃが測定される接触面を形成するように堆積される。図１及び２はそれぞれ、このような装置の断面図及び上面図を示す。このＣＫＲ装置は、シリコン等の半導体ベース基板２と、ＳｉＯ２等の接触誘電体４と、一部が基板２と接触している第１金属もしくはシリサイド６と、第１金属６と電気的に接続されている第２金属８とを備えている。半導体２及び第１金属６は接触面を形成し、その抵抗Ｒｋの測定は第２金属８と半導体２との間の電流及び電圧の測定によって行われる。
【０００５】
しかし、このＣＫＲ装置は第１金属６と半導体２との間の水平な接触面、つまり、半導体基板２によって形成された平面に平行な接触面の接続抵抗率の測定にのみ適している。そのため、金属が接触面を形成することができる領域、つまり、接触面の表面のため、また、接触面での種々の合金の形成を容易にする応力のために、上記のような水平面における抵抗率測定結果は、例えばＭＯＳトランジスタに形成された金属と薄膜半導体との間の接触面の代表的な接触抵抗率とはならない。また、磁力線が半導体基板２中で分散しているため、非特許文献１や非特許文献２に記載されているように、ρｃの正確な値を得るためには多数のモデル演算や数値シミュレーションを要する。従って、この装置を用いて接触面のある特定の接触抵抗率の正確な値を得ることは困難である。最後に、この装置は、特定の技術においては、最小限の寸法を要するビアホール又はコンタクトホールのための技術革新が必要である。従って、２２ｎｍ技術ノードの場合、接触寸法は４０ｎｍとなり、これは厚さ約１０ｎｍのトランジスタのチャネルに不適合である。
【０００６】
「接触終端抵抗器」（ＣＥＲ）及び「転送線タップ抵抗器」（ＴＬＴＲ）型の装置も、同様に、金属／半導体接触面の接触抵抗測定を可能にしている。しかし、これら２つの場合、非特許文献３に記載のように、そのような構造に含まれる電流線の形状の不確実性が原因で、接触抵抗、ひいては接触抵抗率を正確に得ることは非常に困難である。また、これらＣＥＲ及びＴＬＴＲ装置は水平接触面の抵抗率測定にのみ適している。
【０００７】
非特許文献４には、ショットキー障壁の高さの測定を可能にするフリップフロップ・ダイオード構造が記載されている。しかし、この構造では、接触抵抗率を直接得ることはできない。この種の構造は、構造の各端部に設けられた単一接点のみから成るため、抵抗率を直接測定することができない。また、抵抗率を得る場合、ショットキー障壁の高さを求めるためには、温度を測定する必要がある。
【０００８】
また、従来、シートの抵抗率を測定するのに用いられる、ＣＭＯＳイメージのためのテストパターンを製造する方法がある（特許文献１）。     
【０００９】
また、半導体材料の抵抗率を測定する方法も知られている（特許文献２）。
【００１０】
更に、ドープ領域の抵抗率を測定する構造も知られている（特許文献３）。
【非特許文献１】Ｇ．Ｒｅｅｖｅｓ他「Ｅｌｅｃｔｒｉｃａｌ  ｍｏｄｅｌｌｉｎｇ  ｏｆ  Ｋｅｌｖｉｎ  ｓｔｒｕｃｔｕｒｅｓ  ｆｏｒ  ｔｈｅ  ｄｅｒｉｖａｔｉｏｎ  ｏｆ  ｌｏｗ  ｓｐｅｃｉｆｉｃ  ｃｏｎｔａｃｔ  ｒｅｓｉｓｔｉｖｉｔｙ」（ＥＳＳＤＥＲＣ，１９９７年）
【非特許文献２】Ａ．Ｓ．Ｈｏｌｌａｎｄ他「Ｎｅｗ  ｃｈａｌｌｅｎｇｅｓ  ｏｆ  ｔｈｅ  ｍｏｄｅｌｌｉｎｇ  ｏｆ  ｅｌｅｃｔｒｉｃａｌ  ｃｈａｒａｃｔｅｒｉｚａｔｉｏｎ  ｏｆ  ｏｈｍｉｃ  ｃｏｎｔａｃｔｓ  ｆｏｒ  ＵＬＳＩ  ｄｅｖｉｃｅｓ」（Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｃｏｎｆ．  ｏｆ  Ｍｉｃｒｏｅｌｅｃ．  （ＭＩＥＬ），２０００年）
【非特許文献３】Ｗ．Ｍ．Ｌｏｈ他「２Ｄ  ｓｉｍｕｌａｔｉｏｎｓ  ｆｏｒ  ａｃｃｕｒａｔｅ  ｅｘｔｒａｃｔｉｏｎ  ｏｆ  ｔｈｅ  ｓｐｅｃｉｆｉｃ  ｃｏｎｔａｃｔ  ｒｅｓｉｓｔｉｖｉｔｙ  ｆｒｏｍ  ｃｏｎｔａｃｔ  ｒｅｓｉｓｔａｎｃｅ  ｄａｔａ」（ＩＥＤＭ，１９８５年、２５頁１）
【非特許文献４】Ｅ．Ｄｕｂｏｉｓ他「Ｍｅａｓｕｒｅｍｅｎｔ  ｏｆ  ｌｏｗ  Ｓｃｈｏｔｔｋｙ  ｂａｒｒｉｅｒ  ｈｅｉｇｈｔｓ  ａｐｐｌｉｅｄ  ｔｏ  ｍｅｔａｌｌｉｃ  ｓｏｕｒｃｅ／ｄｒａｉｎ  ｍｅｔａｌ−ｏｘｉｄｅ−ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｆｉｅｌｄ  ｅｆｆｅｃｔ  ｔｒａｎｓｉｓｔｏｒｓ」（Ｊｏｕｒｎａｌ  ｏｆ  Ａｐｐｌｉｅｄ  Ｐｈｙｓｉｃｓ，２００４年，７２９頁）
【特許文献１】米国特許７，１８３，５９９  Ｂ２
【特許文献２】米国特許７，０３０，６３３  Ｂ１
【特許文献３】米国特許６，１４４，０４０
【発明の開示】
【発明が解決しようとする課題】
【００１１】
本発明の１つの目的は、金属、又は半導体／金属合金（有利には、前記金属のシリサイド）と半導体との間の接触面の接触抵抗率を求めることを可能にする測定装置を提供することにある。
【課題を解決するための手段】
【００１２】
上記目的を達成するため、本発明の一実施例に係る、半導体と金属との間の接触面の抵抗率を測定するための装置は、
１つの誘電体層と、この誘電体層上に配置され、略矩形形状を有し、誘電体層に接する長さＬ及び幅Ｗの面を有し、厚さをｔとする少なくとも３つの半導体ベース素子と、上記金属又は上記半導体と上記金属の合金を含む少なくとも６つの接触面部と、１つの半導体ベース素子の対向する２つの面を覆う２つの接触面部間に電圧Ｕを印加する手段と、前記半導体ベース素子及び前記接触面部を流れる電流Ｉを測定する手段と、前記半導体ベース素子及び前記接触面部のそれぞれにおける抵抗Ｒ＝Ｕ/Ｉを計算する手段と、前記３つの半導体ベース素子の抵抗Ｒ及び幅Ｗの計算をもとに、ａ及びｂを実数として、Ｒ＝ａ．Ｗ＋ｂとなるような関数Ｒ＝ｆ（Ｗ）の線形回帰を計算する手段と、Ｗの各値に対して
【数３】
0005457643.tif 000002
を計算する手段と、前記３つの半導体ベース素子のＲ及び長さＬの計算をもとに、ｃ及びｄを実数とし、Ｒ＝ｃ．Ｌ＋ｄとなるような関数Ｒ＝ｆ（Ｌ）の線形回帰を計算する手段と、２Ｒc＝ｄとして、ρc＝２Ｒc×Ｗactual×ｔを計算する手段と、を少なくとも備え、ｔ×Ｗに等しい面を有し、前記誘電体層と接して前記面に対して直角である前記半導体ベース素子の対向する２つの面のそれぞれは、前記接触面部のうちの１つによって完全に覆われていることを特徴とする。
【００１３】
誘電体層上に配置された上記素子は、半導体によってなり、且つ／又は半導体ベース素子であってもよい。また、上記接触面部は、金属または半導体と金属の合金により形成され、且つ／又は金属又は半導体と金属の合金により成る接触面部としてもよい。
【００１４】
この単体装置は、例えば、半導体などの初期配向を選択または、リソグラフィマスクとして用いられるマスク上に、様々な方向に向けられた構造を設計することによって、半導体の結晶配向をもとにした半導体と金属間の接触抵抗の測定を可能にする。
【００１５】
この装置は金属のソース・ドレイン領域を持つトランジスタ配列に適している。
【００１６】
また、接触面がすべて水平な従来技術の装置とは反対に、この装置は、トランジスタなどの金属及び半導体によって形成される試験済みの接触面から成る装置の実態に対応した配列を有する。従って、物質の結晶粒径は代表的なものであるとみなすことができる。これは、物質の生成において接触面の垂直配列に特有の応力を考慮するからである。例えばシリサイドの生成過程における応力を考慮することにより、物質の二元、三元、四元状態図が変更されるからである。
【００１７】
最後に、例えばＳＯＩ（シリコン・オン・インシュレータ）タイプの基板を用いることにより、磁力線が測定レベルにおいて互いに平行となり、半導体素子はシリコンベースとで、誘電体層上に配置されることになる。従って、この種の単体装置を用いることは、結果として実際の抵抗率測定を行うということになる。
【００１８】
上記装置は、さらに、
少なくとも２つの他の半導体ベース素子を誘電体層上に更に形成し、前記少なくとも2つの他の半導体ベース素子のそれぞれは、略矩形形状を有し、前記誘電体層に接する長さＬ及び幅Ｗの面を有し、残りの半導体ベース素子の厚さと略同様の厚さｔを有し、且つ前記３つの半導体ベース素子の幅Ｗは互いに異なり、前記３つの半導体ベース素子の３つの長さＬのうち少なくとも２つは互いに異なり、
金属又は半導体と金属の合金を含む少なくとも４つの他の接触面部とを更に備え、
ｔ×Ｗの表面を有し、誘電体層と接する面に対して直角である、上記他の２つの半導体ベース素子のうち１つの半導体ベース素子の対向する２つの面のそれぞれは、上記他の４つの接触面部の１つによって完全に覆われ得ることを特徴としてもよい。
【００１９】
複数の単体装置の集合はこのように形成され、これにより、半導体と金属との間の接触面の抵抗率ρｃを得るための測定方法を実行することができる。
【００２０】
本発明に係る、半導体と金属との間の接触面の抵抗率ρcを測定するための装置は、更に、１つの誘電体層と、
少なくとも３つの半導体ベース素子を誘電体層上に更に形成し、少なくとも２つの他の半導体ベース素子のそれぞれは、略矩形形状を有し、誘電体層に接する長さＬ及び幅Ｗの面を有し、残りの半導体ベース素子の厚さと略同様の厚さｔを有し、且つ上記３つの半導体ベース素子の幅Ｗは互いに異なり、上記３つの半導体ベース素子の３つの長さＬのうち少なくとも２つは互いに異なり、
金属又は半導体と金属の合金を含む少なくとも６つの他の接触面部とを
少なくとも備えていてもよく、
ｔ×Ｗの表面を有し、誘電体層と接する面に対して直角である、上記半導体ベース素子の対向する２つの面のそれぞれは、接触面部のうちの１つによって完全に覆われてもよい。
【００２１】
接触面部のそれぞれは少なくとも２つの金属接触に電気的に接続されていてもよい。
【００２２】
金属接触のそれぞれは金属層の積層体からなり、金属層は窒化チタン及びタングステンを含んでもよい。
【００２３】
接触面部は上記金属のシリサイドを含んでもよい。
【００２４】
幅Ｗ及び長さＬはそれぞれ約３０ｎｍ〜２μｍであってもよい。
【００２５】
上記半導体はシリコン及び／又はゲルマニウム及び／又はシリコンゲルマニウムから成り、上記金属はプラチナ及び／又はニッケル及び／又はチタン及び／又はエルビウムから成ってもよい。
【００２６】
少なくとも３つの半導体ベース素子及び６つの接触面部を備える場合、上記装置は、
１つの半導体ベース素子の対向する２つの面を覆う２つの接触面部間に電圧Ｕを印加する手段と、
半導体ベース素子及び接触面部を流れる電流Ｉを測定する手段と、
半導体ベース素子及び接触面部それぞれにおける抵抗率Ｒ＝Ｕ／Ｉを計算する手段と、
長さが同一でありうる３つの半導体ベース素子それぞれのＲ及び幅Ｗの計算をもとに、ａ及びｂを実数とし、Ｒ＝ａ．Ｗ＋ｂとなるような関数Ｒ＝ｆ（Ｗ）の線形回帰を計算する手段と、
Ｗの値それぞれに対して
【数４】
0005457643.tif 000003
を計算する手段と、
Ｒ、及び幅が同一でありうる３つの半導体ベース素子それぞれの長さＬの計算をもとに、ｃ及びｄを実数とし、Ｒ＝ｃ．Ｌ＋ｄとなるような関数Ｒ＝ｆ（Ｌ）の線形回帰を計算する手段と、
２Ｒc＝ｄとして、ρc＝２Ｒc×Ｗactual×ｔを計算する手段とを更に備えてもよい。
【００２７】
関数Ｒ＝ｆ（Ｌ）の線形回帰及び／又はρｃの計算はすべての異なる幅Ｗに対して行われてもよく、これにより、統計データ（平均値、標準偏差、等）を得ることができる。
【００２８】
本発明は、半導体と金属との間の接触面の抵抗率ρｃを測定するための装置の製造プロセスにも関係し、このプロセスは
略矩形形状を有し、誘電体層に接する長さＬ及び幅Ｗの面を有し、厚さをｔとする少なくとも１つの半導体ベース素子を誘電体層上に形成するステップと、
金属又は半導体と金属の合金を含む少なくとも２つの接触面部を形成するステップとを少なくとも含み、Ｗ×ｔの表面を有し、誘電体層と接する面に対して略直角である半導体素子の対向する２つの面のそれぞれは、接触面部のうちの１つによって完全に覆われうることを特徴とする。
【００２９】
半導体ベース素子を形成するステップは、少なくとも２つの他の半導体ベース素子を誘電体層上に更に形成し、前記少なくとも２つの他の半導体ベース素子のそれぞれは、略矩形形状を有し、前記誘電体層に接する長さＬ及び幅Ｗの面を有し、残りの半導体ベース素子の厚さと略同様の厚さｔを有し、且つ前記３つの半導体ベース素子の幅Ｗは互いに異なり、前記３つの半導体ベース素子の３つの長さＬのうち少なくとも２つは互いに異なってもよい。
【００３０】
２つの接触面部を形成するステップは、金属又は半導体と金属の合金を含む少なくとも４つの他の接触面部を更に形成してもよく、Ｗ×ｔの表面を有し、誘電体層と接する面に対して略直角である、上記他の２つの半導体ベース素子のうち１つの半導体ベース素子の対向する２つの面のそれぞれは、上記他の４つの接触面部のうちの１つによって完全に覆われてもよい。
【００３１】
本発明は、半導体と金属との間の接触面の抵抗率ρcを測定するための装置の製造プロセスにも関係してよく、このプロセスは、略矩形形状を有し、誘電体層に接する長さＬ及び幅Ｗの面を有し、厚さを互いに同様且つ上記半導体ベース素子の厚さｔと略同様のｔとする少なくとも３つの半導体ベース素子を誘電体層上に更に形成し、上記半導体ベース素子は、上記半導体ベース素子のうち３つの幅Ｗは互いに異なり、上記３つの半導体ベース素子の３つの長さＬのうち少なくとも２つは互いに異なるように形成されるステップと、
Ｗ×ｔの表面を有し、誘電体層と接する面に対して略直角である、半導体ベース素子の対向する２つの面のそれぞれは、上記接触面部の１つによって完全に覆われることができ、金属又は半導体と金属の合金を含む少なくとも６つの他の接触面部を更に形成するステップとを、少なくとも含むことができる。
【００３２】
上記１つ又は３つの半導体ベース素子は、少なくとも、第２誘電体層及びエッチングマスクを形成することのできる層を堆積した半導体ベース層を備える積層体を誘電体層上に形成するステップと、少なくとも、上記１つ又は３つの半導体ベース素子それぞれの長さＬ及び幅Ｗをもつ１つまたは複数の略矩形形状を含むマスクパターンをマスク層に形成するステップと、
マスク層に形成されたパターンに従ってマスク層、第２誘電体層及び半導体ベース層をエッチングするステップを行うことにより形成されてもよい。
【００３３】
積層体は、例えば、ＣＶＤ蒸着（化学気相蒸着）やＰＥＣＶＤ蒸着（プラズマ化学気相蒸着）により、半導体・オン・インシュレータ型基板上に第２誘電体層及びマスク層を堆積することにより得られ、上記基板は、誘電体層及び半導体ベース層を形成してもよい。
【００３４】
上記プロセスは、積層体の形成中に、第２酸化物層の堆積とマスク層の堆積との間に、第２誘電体層を介して半導体ベース層をドーピングするステップを更に含んでもよい。
【００３５】
パターンは、フォトリソグラフィ又は電子線リソグラフィを行うことにより、マスク層に形成されてもよい。
【００３６】
接触面部は、少なくとも誘電体層上に誘電材料を堆積させるステップと、フォトリソグラフィ又は電子線リソグラフィによって位置を誘電材料に区画し、Ｗ×ｔの表面を有し、誘電体層と接する面に対して直角である上記の半導体ベース素子又は上記３つの半導体ベース素子のそれぞれの対向した２つの面の露出を可能にする、上記位置のエッチングを行うステップと、金属を上記位置に堆積し、上記１つ又は３つの半導体ベース素子のそれぞれの対向した２つの面は金属により完全に覆われることにより接触面部を形成し、接触面部が金属ベースの場合、少なくとも２つの金属接触が接触面部のそれぞれに電気的に接続されるステップと、を行うことにより形成されてもよい。
【００３７】
接触面部が金属／半導体合金（金属と半導体との合金）を含む場合、接触面を形成するために、上記プロセスは、金属を上記位置に堆積するステップの後に、上記１つ又は３つの半導体ベース素子に接している金属を、接触面部を形成することのできる金属／半導体合金に転換するアニールを行うステップと、金属／半導体合金に転換されていない金属を除去するステップを更に含んでもよい。
【００３８】
上記プロセスは、金属／半導体合金に転換されなかった金属を除去するステップの後に、金属／半導体合金に転換されなかった金属の除去によって開口された上記位置の部分に、接触面部のそれぞれに電気的に接続される少なくとも２つの金属接触を形成できる金属層の積層体を堆積するステップを更に含んでもよい。
【００３９】
初期基板の初期結晶配向によって、且つ／又は上記プロセスによって形成されたリトグラフによって、抵抗率が測定される接触面の結晶配向が決定されてもよい。
【００４０】
本発明は、装置上に形成された半導体と金属との間の接触面の抵抗率を測定する方法にも関係してよく、この場合、上記装置は、１つの誘電体層と、誘電体層上に配置され、その後略矩形に形成され、誘電体層に接する長さＬ及び幅Ｗの面を有し、厚さを互いに同様、且つ上記半導体ベース素子の厚さｔと略同様のｔとする少なくとも３つの他の半導体ベース素子であり、上記半導体ベース素子のうち３つの幅Ｗは互いに異なり、上記３つの半導体ベース素子の３つの長さＬのうち少なくとも２つは互いに異なる、上記少なくとも３つの半導体ベース素子と、少なくとも６つの他の接触面部とを備え、
ｔ×Ｗの表面を有し、誘電体層と接する面に対して直角である、上記他の２つの半導体ベース素子のうち１つの半導体ベース素子の対向する２つの面のそれぞれは、上記他の４つの接触面部の１つによって完全に被覆され得ることを特徴とする。
【００４１】
上記測定方法は、
上記半導体ベース素子それぞれの対向する２つの面を覆う２つの接触面部間に電圧Ｕを印加するステップと、
半導体ベース素子及び接触面部を流れる電流Ｉを測定するステップと、
半導体ベース素子及び接触面部それぞれにおける抵抗率Ｒ＝Ｕ／Ｉを計算するステップと、
Ｒ及び上記３つの半導体ベース素子それぞれの幅Ｗの計算をもとに、ａ及びｂを実数とし、Ｒ＝ａ．Ｗ＋ｂとなるような関数Ｒ＝ｆ（Ｗ）の線形回帰を計算するステップと、
Ｗの値それぞれに対して
【数５】
0005457643.tif 000004
を計算するステップと、
Ｒ及び上記３つの半導体ベース素子それぞれの長さＬの計算をもとに、ｃ及びｄを実数とし、Ｒ＝ｃ．Ｌ＋ｄとなるような関数Ｒ＝ｆ（Ｌ）の線形回帰を計算するステップと、
２Ｒc＝ｄとし、ρc＝２Ｒc×Ｗactual×ｔを計算するステップとを少なくとも備えることを特徴とする。
【発明を実施するための最良の形態】
【００４２】
本発明は、添付の図面を参照しながらなされる以下の実施の形態の記載から、よりよく理解されることであろう。なお、実施の形態は単なる例示に過ぎず、本発明を限定するためのものではない。
【００４３】
また、図面間の理解を容易にするために、以下に記載において複数の図面に図示されている同一、類似、及び同等の部分には、同一の参照番号が示されている。
【００４４】
さらに、見やすくするため、図面に図示されている複数の部分は必ずしも一定の縮尺で示されていない。
【００４５】
また、様々な可能性（代替案や実施形態）は互いに非排他的であり、組み合わせが可能であることを理解されたい。
【実施例】
【００４６】
以下、本発明に係る、半導体と金属との間の接触面の抵抗率を測定する装置１００の一実施例における製造プロセスのステップを図示した図３〜図８をまずは参照して、説明する。
【００４７】
図３に示されているように、このプロセスでは、まず、金属、例えば、誘電体層１０２を構成している積層体を用意する。この誘電体層１０２は、例えば、酸化物ベースであり、厚さは約１４５ｎｍである。この積層体の上にたとえばシリコンで形成された少なくとも３つの半導体ベース素子１０４が積層され接触面を形成する。厚さは例えば約７０ｎｍである。詳細に後述されるように、半導体ベース素子１０４は、半導体ベース層を備える積層体を誘電体層（１０２）上に形成するステップと、１つ又は３つの半導体ベース素子１０４の長さＬ及び幅Ｗをもつ１つまたは複数の矩形状を含むマスクパターンを後述するマスク層１０８に形成するステップと、このマスク層１０８に形成されたパターンに従って半導体ベース層等をエッチングするステップと、を行うことにより形成される。ここでは、上記のようにして、誘電体層１０２及び半導体ベース層１０４がＳＯＩ基板を形成する。一代替案としては、半導体ベース層の半導体を同じようにゲルマニウムとし、誘電体層１０２と共にＧｅＯＩ（ゲルマニウム・オン・インシュレータ）基板を形成してもよい。通常、誘電体層１０２及び半導体ベース層はセミコンダクタ・オン・インシュレータ（ＳＯＩ）基板を形成する。
【００４８】
その後、以下に説明されるように、半導体ベース素子１０４の厚さｔsiが規定される。本実施形態では、厚さｔsiは約２０ｎｍとする。これを実現するため、半導体ベース素子１０４の表面の熱酸化が約５０ｎｍの層厚さに渡って行われる。次に、半導体ベース素子１０４上に形成された酸化物層が除去される。ここでは、除去の際、フッ化水素酸を用いて脱酸素を行う。結果、残存した半導体ベース素子１０４の厚さは約２０ｎｍとなる。一般的には、半導体ベース素子１０４の厚さｔsiは１ｎｍ〜５０ｎｍとしてよい。また、半導体ベース素子１０４の厚さｔsiは、分光偏光解析によって正確に測定することができる。
【００４９】
そして、例えばプラズマ化学気相蒸着（ＰＥＣＶＤ）や化学気相蒸着（ＣＶＤ）により、第２誘電体層１０６が上記半導体ベース素子１０４に堆積される。ここで、第２誘電体層１０６は例えば酸化物ベース、即ち、酸化物層であり、厚さは約２ｎｍ〜１０ｎｍである。
【００５０】
その後、約５ＫｅＶのエネルギーを持ち、約１．１０15ａｔｏｍｓ／ｃｍ2の濃度であるヒ素イオンビームを用いたイオン注入等により、酸化物層１０６を介して半導体ベース素子１０４のドーピングが行われる。酸化物層１０６により、イオン注入で発生した構造欠陥が回復される。そして、ドーパントの電気的活性化のためのアニールを行う。これは、抵抗率が測定される接触面の接触抵抗をＲcとした場合、Ｒsi≦１００×Ｒcとなるように半導体ベース素子１０４の抵抗を低減し調節するために行うものであり、例えば、１０５０°Ｃ程度で所謂スパイクアニールを行う。
【００５１】
その後、図４に示されるように、ＣＶＤやＰＥＣＶＤ堆積等により、窒化物層１０８が堆積される。これにより、化学的機械的平坦化（ＣＭＰ）を行う間バリア層として用いられるのに十分な厚さのエッチングマスク層が形成される。窒化物層１０８の厚さは、例えば約１００ｎｍ〜２００ｎｍである。このように、酸化物層１０６はシリコン層１０４と窒化物層１０８との間の機械的連結部を形成する。
【００５２】
ここでは、窒化物層１０８は、酸化物層１０６及びシリコン層１０４をエッチングする際に用いられるエッチングマスク形成を可能とする、マスク層である。まず、フォトリソグラフィや電子線リソグラフィにより、窒化物層１０８にパターンが形成される。このパターンは、装置１００の活性領域及び絶縁領域を区画するエッチングマスクを形成するものである。図５Ａ（断面図）及び図５Ｂ（上面図）に示されるように、反応性イオンエッチング等により、エッチングが行われる。これにより、絶縁領域１１２がエッチングされ、活性領域１１０は保持される。ここでは、装置１００は３つの活性領域１１０で構成されている。そのうちの１つである、シリコン層１０４、酸化物層１０６及び窒化物層１０８の残存部分で成る活性領域１１０が図５A〜図８に示されている。また、シリコン層１０４、酸化物層１０６及び窒化物層１０８が除去された領域は装置１００の絶縁領域１１２を形成する。
【００５３】
活性領域１１０は、長さＬ及び幅Ｗが例えば約３０ｎｍ〜２μｍである。つまり、シリコン層は長さＬ、幅Ｗ、厚さｔｓｉのシリコン素子１０４を形成し、このシリコン素子１０４は、後に抵抗率が測定される接触面の半導体部分を形成する。装置１００の図示されていない他の活性領域は、互いに長さＬ及び幅Ｗが異なる活性領域となるように形成される。構造１００は、長さが異なり、同じ幅を持つ少なくとも３つの活性領域及び、幅が異なり、同じ長さを持つ少なくとも３つの活性領域によって構成されるのが好ましい。同様に、構造１００は、４つの活性領域によって構成され、そのうち３つの領域では幅が異なり、２つの領域では第１の長さ、他の２つの領域では第２の長さとなるようにしてもよい。また、構造１００は、３つの活性領域によって構成され、３つの領域は異なる幅を持ち、３つのうち少なくとも２つの領域が異なる長さを持つようにしてもよい。
【００５４】
次に、例えば低温ＰＥＣＶＤによって堆積された誘電物質で装置１００の全体が覆われる。ここでは、誘電物質は酸化物層１１４である。そして、化学的機械的平坦化等により、窒化物層１０８の位置まで酸化物層１１４の平坦化が行われる（図６参照）。
【００５５】
その後、図７Ａ（断面図）及び図７Ｂ（上面図）に示されているように、第２のリソグラフィステップが行われる。これにより、半導体素子１０４それぞれの周囲に形成された酸化物層１１４において、４つの位置１１６及び１１７が区画される。次に、プラズマエッチング等によって、誘電体層１０２をバリア層として用いながら、酸化物層１１４で位置１１６及び１１７のエッチングを行う。同時に、このエッチングにより、シリコン素子１０４の対向する面が露出される。この対向する面は、それぞれ表面がｔ×ｗであり、誘電体層１０２に接する面に対して直角である。この位置１１６及び１１７は金属を収容し、半導体素子１０４それぞれの周りに４つの金属接触を形成するものである。そのうちの２つの金属接触は位置１１６のシリコン素子１０４から最も離れた位置に形成され、シリコン素子１０４を流れる電流を測定し、他の２つの金属接触は位置１１７のシリコン素子１０４に最も近い位置に形成され、シリコン素子１０４の端子における電圧を測定する。
【００５６】
その後、半導体ベース素子１０４の半導体との接触面を形成する金属を位置１１６及び１１７に充填する（図８参照）。例えば、プラチナ及び／又はニッケル及び／又はチタン及び又はエルビウム等の半導体ベース素子１０４と共にシリサイドを形成することのできる上記金属を含む第１の層を位置１１６及び１１７に堆積する。シリサイドベースの接触面あるいは接触面部１１９を形成するアニールを行った後、シリサイドに対応させて残存した金属を選択的に除去する。プラチナの選択的除去を行う場合は、例えば王水（硝酸及び塩酸の混合液）を用いる。次に、窒化チタン及びタングステン等の、抵抗率の異なる金属から成る金属層の接触部即ち積層体１１８を位置１１６に充填する。その後、積層体１１８を化学的機械的に平坦化することにより、位置１１６外の金属を除去する。
【００５７】
このような装置１００を用いて、積層体１１８により、各接触面部１１９のシリサイドとシリコン１０４との間の垂直接触面における接触抵抗率を測定することができる。
【００５８】
まず、同じ長さＬで、幅Ｗが異なるシリコン素子からなる半導体ベース素子１０４を用い、形成された金属接触によって半導体ベース素子１０４の端子に電圧Ｕを印加し、さらに半導体ベース素子１０４及び接触面部１１９を流れる電流Ｉを測定することにより、該半導体ベース素子１０４のＷの複数の値に対して、Ｒ（＝Ｕ／Ｉ）をプロットする。例えば、Ｒの３つの値からこのカーブの線形回帰がプロットされる。実際は、半導体ベース素子１０４それぞれの端子では、Ｒ＝Ｒsi＋２Ｒcとなる。このように、各半導体ベース素子１０４に対して求められた抵抗Ｒはシリコン部の抵抗Ｒsi、そして、半導体ベース素子１０４と各接触面部１１９との間の２つの接触面の接触抵抗Ｒcに対応している。従って、式をＲ＝ρsi×Ｗ×Ｌ＋２ρc×ｔ×Ｗとすることができる。実際の寸法Ｗ及びＬと理論値Ｗdesigned及びＬdesignedとの間に相違がある可能性を考慮し、プロットした曲線をもとにΔＷを求め、式をＷactual＝Ｗdesigned＋ΔＷとすることができる。この式はＲ＝０の場合の曲線のＷの値に対応する。
【００５９】
次に、全ての設計上の幅（Ｗｄｅｓｉｇｎｅｄ）   それぞれに対して、Ｌに対するＲをプロットする。ここで、たとえば装置が異なる長さＬを持つ３つの半導体素子１０４によって構成される場合、３つのＲの値がプロットされる。シリコン素子１０４の長さＬが既知の場合、もとの基準縦座標（Ｌ＝０）は２Ｒｃ＝ρｃ／（Ｗａｃｔｕａｌ×ｔｓｉ）となる。従って、上記式をもとに、半導体１０４及び半導体１０４と接する接触面部１１９のシリサイド間の接触面の抵抗率ρｃの値を導き出すことができる。また、幅に不確実性がある場合、ある長さＬをある特定の値とすることで、関係式Ｒｗ１（Ｌ）−Ｒｗ２（Ｌ）＝２ρｃ／（ｔｓ１×（Ｗ１−Ｗ２））からρｃの値を求めることができる。これにより、抵抗率ρｃの値が導き出せる。
【００６０】
また、装置１００は、上記計算を行う従来の手段に加え、電圧Ｕの印加及び電流Ｉの測定を行う従来の手段（不図示）を備えてもよい。
【図面の簡単な説明】
【００６１】
【図１】図１は、従来の技術に係るＣＫＲ型構造の断面図である。
【図２】図２は、従来の技術に係るＣＫＲ型構造の上面図である。
【図３】図３は、本発明に係る、半導体と金属との間の接触面の抵抗率を測定するための装置の製造プロセスのステップを示す。
【図４】図４は、本発明に係る、半導体と金属との間の接触面の抵抗率を測定するための装置の製造プロセスのステップを示す。
【図５Ａ】図５Ａは、本発明に係る、半導体と金属との間の接触面の抵抗率を測定するための装置の製造プロセスのステップを示す断面図である。
【図５Ｂ】図５Ｂは、本発明に係る、半導体と金属との間の接触面の抵抗率を測定するための装置の製造プロセスのステップを示す上面図である。
【図６】図６は、本発明に係る、半導体と金属との間の接触面の抵抗率を測定するための装置の製造プロセスのステップを示す。
【図７Ａ】図７Ａは、本発明に係る、半導体と金属との間の接触面の抵抗率を測定するための装置の製造プロセスのステップを示す断面図である。
【図７Ｂ】図７Ｂは、本発明に係る、半導体と金属との間の接触面の抵抗率を測定するための装置の製造プロセスのステップを示す上面図である。
【図８】図８は、本発明に係る、半導体と金属との間の接触面の抵抗率を測定するための装置の製造プロセスのステップを示す。
【図１】
0005457643.tif 000007
【図２】
0005457643.tif 000008
【図３】
0005457643.tif 000009
【図４】
0005457643.tif 000010
【図５Ａ】
0005457643.tif 000011
【図５Ｂ】
0005457643.tif 000012
【図６】
0005457643.tif 000013
【図７Ａ】
0005457643.tif 000014
【図７Ｂ】
0005457643.tif 000015
【図８】
0005457643.tif 000016