(57)【特許請求の範囲】
【請求項１】
通常動作モードとテスト動作モードを切り換えるための切換回路と、
前記通常動作モード時と前記テスト動作モード時で兼用する２つ以上の兼用外部端子とを備える半導体装置であって、
前記切換回路は、
前記兼用外部端子にて、前記半導体装置で通常使用される入出力電圧の範囲外の電圧が印加されたことを検出する検出回路と、
前記検出回路によって全ての前記兼用外部端子に同時に前記入出力電圧の範囲外の電圧が印加されたことが検出された場合に、テスト動作モードにあることを示すテスト開始信号を出力する論理回路と、
前記テスト開始信号をラッチする記憶回路と
を含み、
前記テスト動作モードに切り換わった後、前記兼用外部端子の内、少なくとも１つの兼用外部端子に前記入出力電圧の範囲外の電圧が印加し続けられていることにより前記テスト動作モードが維持され、
少なくとも一つの兼用外部端子に対応する前記検出回路の出力と前記論理回路の間に、前記検出回路の出力が所定時間以上同じレベルを継続した場合に、前記検出回路の出力と同じレベルを前記論理回路に出力する遅延回路が設けられていることを特徴とする
半導体装置。
【請求項２】
前記テスト動作モード時には、前記兼用外部端子の内、少なくとも１つの兼用外部端子はテスト信号入出力端子として用いられる
請求項１に記載の半導体装置。
【請求項３】
更に消費電流増加回路を備え、
前記テスト動作モードに切り換わると前記消費電流増加回路をオンにして消費電流を増加させる
請求項１又は２に記載の半導体装置。
【請求項４】
前記テスト動作モードが終了した場合は、前記消費電流増加回路をオフにして、消費電流を低減する
請求項３に記載の半導体装置。
【請求項５】
前記テスト信号入出力端子として用いる外部端子は、前記半導体装置の動作／非動作を選択するためのチップイネーブル(ＣＥ)端子である
請求項４に記載の半導体装置。
【請求項６】
通常動作モードとテスト動作モードを切り換えるための切換回路と、
前記通常動作モード時と前記テスト動作モード時で兼用する２つ以上の兼用外部端子とを備える半導体装置であって、
前記切換回路は、
前記兼用外部端子にて、前記半導体装置で通常使用される入出力電圧の範囲外の電圧が印加されたことを検出する検出回路と、
前記検出回路によって全ての前記兼用外部端子に同時に前記入出力電圧の範囲外の電圧が印加されたことが検出された場合に、テスト動作モードにあることを示すテスト開始信号を出力する論理回路と、
前記テスト開始信号をラッチする記憶回路と
を含み、
前記テスト動作モードに切り換わった後、前記兼用外部端子の内、少なくとも１つの兼用外部端子に前記入出力電圧の範囲外の電圧が印加し続けられていることにより前記テスト動作モードが維持され、
前記入出力電圧の範囲外の電圧が印加し続けられている前記兼用外部端子に印加している電圧が、入出力電圧範囲内に設定されることによって、前記テスト動作モードが終了することを特徴とする半導体装置。
【請求項７】
前記テスト動作モードの終了は、前記テスト動作モードにおけるテスト動作が終了した信号により行なう
請求項１乃至５のうちのいずれか一に記載の半導体装置。
【請求項８】
更に、定電圧回路を備え、
前記兼用外部端子の内の１つの兼用外部端子が、前記定電圧回路の出力端子である
請求項１乃至７のうちのいずれか一に記載の半導体装置。
【請求項９】
更に温度検出回路を備え、
前記テスト動作モード時には、前記温度検出回路の出力が前記チップイネーブル（ＣＥ）端子から出力される
請求項５に記載の半導体装置。
【請求項１０】
前記入出力電圧の範囲外の電圧が、前記入出力電圧より低い電圧、または前記入出力電圧より高い電圧のどちらか一方である
請求項１乃至９のうちのいずれか一に記載の半導体装置。
【請求項１１】
前記入出力電圧の範囲外の電圧が、負電圧、又は電源電圧より高い電圧のどちらか一方である
請求項１乃至９のうちのいずれか一に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に専用のテスト端子を必要とせずにテスト動作モードに切り換えることができ、更にテスト中の信号をモニターすることが可能な半導体装置に関する。
【背景技術】
【０００２】
携帯電話に代表されるように、近年小型の携帯機器が広く普及している。このような小型携帯機器に用いる半導体装置にも小型化が求められている。半導体装置のパッケージの大きさは外部端子の数に大きく左右される。即ち、外部端子が多いほどパッケージが大きくなる。そのため、極力外部端子を少なくするように回路設計が行なわれている。
【０００３】
特に、半導体装置をテストする際だけに使用するテスト専用端子を廃除して、通常動作モードで使用する外部端子を、テスト動作モード時にも兼用する構成が各種提案されている。更に、テスト動作モードへ切り換えるための信号を入力する端子も、専用端子を使用せずに兼用する構成が提案されている。このような半導体装置は、電源回路用の半導体装置でも例外ではなく、端子数の削減によるパッケージの小型化が求められている。
【０００４】
特許文献１には、通常動作モードで使用している外部端子を用いて、テスト動作モードに切り換えるための技術が開示されている。図４は、特許文献１に開示されるテスト動作モード切換回路図である。
【０００５】
図４に示すテスト動作モード切換回路図の動作を簡単に説明する。テスト動作モード切換回路は、高電圧検知回路１２３と、低電圧検知回路１２４を有している。
【０００６】
高電圧検知回路１２３内のＰＭＯＳトランジスタ１０４とＮＭＯＳトランジスタ１０５はインバータ回路を構成している。インバータ回路の入力であるＰＭＯＳトランジスタ１０４とＮＭＯＳトランジスタ１０５の共通ゲートは、電源端子Ｖddに接続されている。また、ＰＭＯＳトランジスタ１０４のソースは、外部端子１０１に接続され、ＮＭＯＳトランジスタ１０５のソースは、接地端子ＧＮＤに接続されている。
【０００７】
外部端子１０１に電源電圧Ｖddを超える電圧が印加されると、ＰＭＯＳトランジスタ１０４及びＮＭＯＳトランジスタ１０５が、共にオン状態となる。しかし、ＮＭＯＳトランジスタ１０５のオン時の抵抗が、ＰＭＯＳトランジスタ１０４のオン時の抵抗より大きな値に設定されているので、ハイレベルの信号が出力される。この信号がインバータ回路１０６とインバータ回路１０７とを介して出力されるので、高電圧検知回路１２３はハイレベルを出力する。
【０００８】
低電圧検知回路１２４内のＮＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１１２もインバータ回路を構成している。インバータ回路の入力であるＮＭＯＳトランジスタ１１１とＰＭＯＳトランジスタ１１２の共通ゲートは、接地端子ＧＮＤに接続されている。また、ＮＭＯＳトランジスタ１１１のソースは、外部端子１０８に接続され、ＰＭＯＳトランジスタ１１２のソースは、電源端子Ｖddに接続されている。
【０００９】
外部端子１０８に接地電位ＧＮＤ以下の電圧が印加されると、ＮＭＯＳトランジスタ１１１及びＰＭＯＳトランジスタ１１２が、共にオン状態となる。しかし、ＰＭＯＳトランジスタ１１２のオン時の抵抗が、ＮＭＯＳトランジスタ１１１のオン時の抵抗より大きな値に設定されているので、ローレベルの信号が出力される。この信号がインバータ１１３、インバータ回路１１４及びインバータ回路１１５の３つのインバータ回路を介して出力されるので、低電圧検知回路１２４もハイレベルを出力する。
【００１０】
高電圧検知回路１２３と低電圧検知回路１２４の両方が同時にハイレベルになると、ナンド回路１１６の出力はローレベルとなり、この信号はインバータ回路１１７で反転されハイレベルの非通常動作モード信号１１８が出力される。
【発明の概要】
【発明が解決しようとする課題】
【００１１】
前述の従来の切換回路は、ノイズ等によって誤ってテスト動作モードに切り換わる誤動作を防止する観点から、テスト動作モードに切り換えるために、複数の外部端子、即ち、電源電圧以上の高電圧が印加される外部端子１０１と、接地電位ＧＮＤ以下の低電圧が印加される外部端子１０３とが設けられている。しかしながら、前述の従来の切換回路では、テスト動作モードの間ずっと、外部端子１０１には高電圧を、外部端子１０８には低電圧を、印加し続ける必要がある。つまり、テスト動作モードの間、それら外部端子１０１、１０３を他の用途に用いることはできない。そのため、テスト動作モード中に半導体装置内の信号をモニターしようとする場合には、モニター専用端子を設ける必要が生じる。専用端子を設ける構成は端子数が増えることになるので好ましいものではない。
【００１２】
本発明は、上述した実情を考慮してなされたものであって、ノイズ等によって誤ってテスト動作モードに切り替わる誤動作を防止しつつ、ピン数を増加することなくテスト動作を行うことができる半導体装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明は、上記の目的を達成するために為されたものである。本発明に係る半導体装置は、
通常動作モードとテスト動作モードを切り換えるための切換回路と、
前記通常動作モード時と前記テスト動作モード時で兼用する２つ以上の兼用外部端子とを備える半導体装置であって、
前記切換回路は、
前記兼用外部端子の各々について、前記半導体装置で通常使用される入出力電圧の範囲外の電圧が印加されたことを検出する検出回路と、
全ての前記検出回路が、同時に前記入出力電圧の範囲外の電圧が印加されたことを検出した場合にテスト開始信号を出力する論理回路と、
前記テスト開始信号をラッチする記憶回路と
を含む。
【００１４】
前記テスト動作モードに切り換わった後、前記兼用外部端子の内、少なくとも１つの兼用外部端子に前記入出力電圧範囲外の電圧が印加し続けられていることにより前記テスト動作モードが維持されるのが、好ましい。
【００１５】
前記テスト動作モード時には、前記兼用外部端子の内、少なくとも１つの兼用外部端子はテスト信号入出力端子として用いられるのが、好ましい。
【００１６】
少なくとも一つの兼用外部端子に対応する前記検出回路の出力と前記論理回路の間に、前記検出回路の出力が所定時間以上同じレベルを継続した場合に、前記検出回路の出力と同じレベルを前記論理回路に出力する遅延回路が設けられているのが、好ましい。
【００１７】
更に消費電流増加回路を備え、
前記テスト動作モードに切り換わると前記消費電流増加回路をオンにして消費電流を増加させるのが、好ましい。
【００１８】
前記テスト動作モードが終了した場合は、前記消費電流増加回路をオフにして、消費電流を低減するものであってもよい。
【００１９】
前記テスト信号入出力端子として用いる外部端子は、前記半導体装置の動作／非動作を選択するためのチップイネーブル(ＣＥ)端子であってもよい。
【００２０】
前記入出力電圧範囲外の電圧が印加し続けられている前記兼用外部端子に印加している電圧が、入出力電圧範囲内に設定されることによって、前記テスト動作モードが終了してもよい。
【００２１】
前記テスト動作モードの終了は、前記テスト動作モードにおけるテスト動作が終了した信号により行なうのものであってもよい。
【００２２】
更に、定電圧回路を備え、
前記兼用外部端子の内の１つの兼用外部端子が、前記定電圧回路の出力端子であってもよい。
【００２３】
更に温度検出回路を備え、
前記テスト動作モード時には、前記温度検出回路の出力が前記チップイネーブル（ＣＥ）端子から出力されてもよい。
【００２４】
前記入出力電圧範囲外の電圧が、前記入出力電圧より低い電圧、または前記入出力電圧より高い電圧のどちらか一方であってもよい。
【００２５】
前記入出力電圧範囲外の電圧が、負電圧、又は電源電圧より高い電圧のどちらか一方であってもよい。
【発明の効果】
【００２６】
本発明を利用することにより、半導体装置において、複数の兼用外部端子に入出力電圧範囲外の負電圧を印加することでテスト動作モードに切り換えられ、更に記憶回路を設けたので兼用外部端子の内、テスト動作モード解除用の兼用外部端子以外は、一旦テスト動作モードに切り換わったら負電圧を印加し続ける必要が無いので、他の用途に使用できるようになる。また、遅延回路を追加したことで、ノイズ入力による誤切換が防止される。
【００２７】
また、本発明を利用することにより、半導体装置の消費電流をモニターすることで、テスト動作モードに切り換わったかどうかを確実に確認することができる。しかも、テスト回路に含まれる温度検出回路の動作により消費電流増加回路をオフしているので、過熱保護が作動したことも確認することができる。
【００２８】
更に、兼用外部端子を、温度センサである温度検出用ダイオードの電圧出力端子として使用するようにしたため、新に専用端子を追加したり、他の外部端子に切り換えたりする必要も無くなり、端子数の増加を抑えることが可能となる。
【００２９】
更に、テスト動作モードにおける動作確認を全て、半導体装置の外部端子により行なうことができるため、上記動作確認を出荷直前のファイナルテストで実施することができる。これにより、不良品の出荷を抑えることも可能となる。
【００３０】
また、本発明を利用することにより、半導体装置において、テスト回路の最終動作終了信号であるコンパレータの出力によってテスト動作モードを解除するようにしたので、テスト動作モードに切り換わった後は、全ての兼用外部端子から負電圧を解除できるため、兼用外部端子をさらに別の用途に使用可能となる。
【図面の簡単な説明】
【００３１】
【図１】本発明の第１の実施形態に係る半導体装置及びその中に形成されている切換回路の回路図である
【図２】本発明の第２の実施形態に係る半導体装置の回路図である。
【図３】本発明の第３の実施形態に係る半導体装置の回路図である。
【図４】従来の切換回路の動作を説明するための切換回路図である。
【発明を実施するための形態】
【００３２】
以下、図面を参照して、本発明の実施形態を詳細に説明する。
【００３３】
［１．第１の実施形態］
図１は、本発明の第１の実施形態に係る半導体装置１００およびその中に形成されている切換回路１０の回路図である。
【００３４】
半導体装置１００は、通常動作モードとテスト動作モードの両方で使用される兼用外部端子Ｔ１、Ｔ２、Ｔ３を備えている。兼用外部端子Ｔ１、Ｔ２、Ｔ３は、切換回路１０と、切換回路１０以外の図示しない内部回路との両方に接続されている。
【００３５】
［１．１．切換回路の構成］
切換回路１０は、兼用外部端子Ｔ１、Ｔ２、Ｔ３の全てに、所定の電圧の負電圧が印加されると切換信号ＴＳをハイレベルにして半導体装置１００内の図示しない回路をテスト動作モードに切り換える働きをする。
【００３６】
切換回路１０は、ＰＭＯＳトランジスタＭ１１、Ｍ１２、Ｍ１３、Ｍ１４、ディプレッションＮＭＯＳトランジスタＭ１５、ＮＭＯＳトランジスタＭ１６、Ｍ１７、Ｍ１８、遅延回路１１、ナンド回路１２、ノア回路１３、１４で構成されている。
【００３７】
ディプレッションＮＭＯＳトランジスタＭ１５のソースとゲートは、共に接地端子ＧＮＤに接続されている。また、ドレインは、ＰＭＯＳトランジスタＭ１１のドレインに接続されている。
【００３８】
ディプレッションＮＭＯＳトランジスタＭ１５は、ゲートが０バイアスされているので、そのドレイン電流は定電流となる。即ち、ディプレッションＮＭＯＳトランジスタＭ１５は定電流源を構成している。この定電流はＰＭＯＳトランジスタＭ１１のドレイン電流となっている。
【００３９】
ＰＭＯＳトランジスタＭ１１のソースは、電源端子Ｖinに接続されている。ゲートは自身のドレインに接続されると共に、ＰＭＯＳトランジスタＭ１２、Ｍ１３、Ｍ１４のゲートに接続されている。ＰＭＯＳトランジスタＭ１２、Ｍ１３、Ｍ１４のソースは、電源端子Ｖinに接続されているので、ＰＭＯＳトランジスタＭ１１と、ＰＭＯＳトランジスタＭ１２、Ｍ１３、Ｍ１４とは、カレントミラー回路を構成している。即ち、ＰＭＯＳトランジスタＭ１２、Ｍ１３、Ｍ１４は、ディプレッションＮＭＯＳトランジスタＭ１５のドレイン電流に比例した定電流源である。
【００４０】
ＰＭＯＳトランジスタＭ１２のドレインは、ＮＭＯＳトランジスタＭ１６のドレインに接続されている。ＮＭＯＳトランジスタＭ１６のゲートは接地端子ＧＮＤに接続され、ソースは兼用外部端子Ｔ１に接続されている。ＰＭＯＳトランジスタＭ１２とＮＭＯＳトランジスタＭ１６が、兼用端子Ｔ１の検出回路を構成している。この検出回路の出力はＮＭＯＳトランジスタＭ１６のドレインである。
【００４１】
ＮＭＯＳトランジスタＭ１６のドレインは遅延回路１１の入力に接続されている。遅延回路１１の出力は、ナンド回路１２の第１入力と、ノア回路１４の第２入力とに接続されている。ここで、遅延回路１１は、入力された信号が所定の時間同じレベルを継続した場合に、入力された信号と同じレベルの信号を出力するものである。
【００４２】
ＰＭＯＳトランジスタＭ１３のドレインは、ＮＭＯＳトランジスタＭ１７のドレインに接続されている。ＮＭＯＳトランジスタＭ１７のゲートは接地端子ＧＮＤに接続され、ソースは兼用外部端子Ｔ２に接続されている。ＰＭＯＳトランジスタＭ１３とＮＭＯＳトランジスタＭ１７が、兼用端子Ｔ２の検出回路を構成している。この検出回路の出力はＮＭＯＳトランジスタＭ１７のドレインである。ＮＭＯＳトランジスタＭ１７のドレインは、ナンド回路１２の第２入力に接続されている。
【００４３】
ＰＭＯＳトランジスタＭ１４のドレインは、ＮＭＯＳトランジスタＭ１８のドレインに接続されている。ＮＭＯＳトランジスタＭ１８のゲートは接地端子ＧＮＤに接続され、ソースは兼用外部端子Ｔ３に接続されている。ＰＭＯＳトランジスタＭ１４とＮＭＯＳトランジスタＭ１８が、兼用端子Ｔ３の検出回路を構成している。この検出回路の出力はＮＭＯＳトランジスタＭ１８のドレインである。ＮＭＯＳトランジスタＭ１８のドレインは、ナンド回路１２の第３入力に接続されている。
【００４４】
ナンド回路１２の出力は、ノア回路１３の第１入力に接続されている。ノア回路１３の出力は、ノア回路１４の第１入力に接続されている。ノア回路１４の出力はノア回路１３の第２入力に接続されると共に、切換回路１０の出力である切換信号ＴＳになっている。なお、ノア回路１３とノア回路１４は、ラッチ回路を構成している。
【００４５】
［１．２．切換回路の動作］
続いて、切換回路１０の動作を説明する。まず、通常動作モードの場合は、兼用外部端子Ｔ１、Ｔ２、Ｔ３には、半導体装置１００の外部又は内部から、電源電圧範囲内の電圧が与えられている。そのため、ＮＭＯＳトランジスタＭ１６、Ｍ１７、Ｍ１８は全てオフしており、ナンド回路１２の入力信号は全てハイレベルとなっている。その結果、ナンド回路１２の出力はローレベルとなる。
【００４６】
ノア回路１４の第２入力には遅延回路１１の出力（ここでは、ハイレベル）が入力されているので、ノア回路１４の出力はローレベルとなる。即ち、通常動作モードの場合、切換回路１０から出力される切換信号ＴＳはローレベルとなっている。なお、ノア回路１３の第２入力はローレベルであるから、ノア回路１３の出力はハイレベルとなり、ノア回路１４の第１入力はハイレベルになっている。
【００４７】
次に、半導体装置１００のテストを行なう場合は、兼用外部端子Ｔ１、Ｔ２、Ｔ３には、図示しない半導体装置１００の検査装置から、絶対値がＮＭＯＳトランジスタＭ１６、Ｍ１７、Ｍ１８のいずれもの閾値電圧以上の負電圧が印加される。
【００４８】
すると、ＮＭＯＳトランジスタＭ１６、Ｍ１７、Ｍ１８がオンとなるので、ナンド回路１２の入力は全てローレベルとなる。するとナンド回路１２の出力はハイレベルとなる。この信号がテスト開始信号である。ハイレベルのテスト開始信号がノア回路１３の第１入力に印加されるので、ノア回路１３の出力はローレベルとなる。
【００４９】
この結果、ノア回路１４の第１、第２入力ともローレベルとなるので、ノア回路１４の出力はハイレベルとなる。即ち、切換信号ＴＳは、テスト動作モードであることを示すハイレベルとなる。
【００５０】
一旦テスト動作モードに入った後にテスト動作モードを維持するには、ノア回路１３とノア回路１４とで構成されたラッチ回路で記憶されているテスト動作モード信号ＴＳの記憶を維持する必要があり、そのためには兼用外部端子Ｔ１に負電圧を印加し続けておく必要がある。一方、その際、兼用外部端子Ｔ２、Ｔ３には、負電圧を印加し続ける必要はなくなり、兼用外部端子Ｔ２、Ｔ３を他の用途に、例えばテスト信号入力端子に、使用できるようになる
【００５１】
テスト動作モードを終了させるには、兼用外部端子Ｔ１の負電圧を解除すればよい。例えば、兼用外部端子Ｔ１の電圧が接地電圧ＧＮＤになると、ＮＭＯＳトランジスタＭ１６がオフするので、遅延回路１１の入力はハイレベルとなる。この信号は所定の遅延時間経過後、ノア回路１４の第２入力に印加される。するとノア回路１４の出力である切換信号ＴＳはローレベルに戻り通常動作モードに復帰する。
【００５２】
遅延回路１１は、ノイズなどで、誤ってテスト動作モードに切り換わるのを防止するための回路であり、簡単なローパスフィルタ回路を用いて構成することができる。例えば、兼用外部端子Ｔ１、Ｔ２、Ｔ３の全てが負電圧になっても、兼用外部端子Ｔ１が所定の遅延時間、負電圧を維持していない場合は、ナンド回路１２の３つの入力が全てローレベルとはならない。このため、兼用外部端子Ｔ１、Ｔ２、Ｔ３に瞬時の負電圧が印加されても、誤ってテスト動作モードに切り換わる、ということは生じない。
【００５３】
なお、本実施形態では遅延回路１１は兼用外部端子Ｔ１にだけ追加されているが、兼用外部端子Ｔ２、Ｔ３にも追加されればその分ノイズによる誤動作発生の確率は低くなる。また、遅延回路１１は、検出回路とナンド回路１２の間以外に、ナンド回路１２の出力とノア回路１３の第１入力の間に挿入してもよい。
【００５４】
本実施形態では、兼用外部端子が３つである場合を示したが、２つ以上でればいくつあっても構わない。多くすればするほど、誤ってテスト動作モードに切り換わる可能性は小さくなるが、その分回路が複雑になるので、その兼ね合いで決めればよい。
【００５５】
更に、本実施形態では、テスト動作モードに切り換えるために、兼用外部端子Ｔ１、Ｔ２、Ｔ３に負電圧を印加するようにしているが、負電圧に限らず、電源電圧より高い電圧を与えるように構成することも可能である。更に、通常動作モード時において兼用外部端子Ｔ１、Ｔ２、Ｔ３に印加される入出力電圧範囲が、電源電圧範囲内の限られた電圧範囲しか使用しない場合は、テスト動作モード移行電圧として、電源電圧範囲内で、しかも入出力電圧範囲外の電圧を設定するようにしてもよい。
【００５６】
以上のように本実施形態によれば、複数の兼用外部端子に負電圧を印加することでテスト動作モードに切り換えられ、しかも、遅延回路１１を追加したことでノイズによる誤切換を防止できる。更にノア回路１３とノア回路１４とで構成した記憶回路を設けたため、兼用外部端子の内、テスト動作モード解除用の兼用外部端子Ｔ１以外は、一旦テスト動作モードに切り換わったら、負電圧を印加しておく必要が無いので、他の用途に使用できるようになる。
【００５７】
［２．第２の実施形態］
図２は、本発明の第２の実施形態に係る半導体装置１００の回路図である。半導体装置１００は、切換回路１０、テスト回路２０、及び、定電圧回路３０を備えている。
【００５８】
切換回路１０は、兼用外部端子の数が２つであることと、切換信号ＴＳを反転した反転信号ＴＳＢを出力するインバータ回路１５が追加されたこと以外、図１に示す第１の実施形態に係る切換回路１０と同じものであり、第１の実施形態に比べて新たな機能が付されるものではない。また、回路素子に付した符号は図１と同じにしてある。
【００５９】
図２に示すテスト回路２０は、以下で説明する、定電圧回路３０を過熱から保護する過熱保護回路のための温度検出回路の、テストを行うための回路である。従って、図２に示す半導体装置の回路図は、定電圧回路３０を過熱から保護する過熱保護回路のための温度検出回路のテストを、上述の第１の実施形態で説明したテスト動作モードにおいて行うための構成を示している。
【００６０】
［２．１．テスト回路の構成］
テスト回路２０は、半導体装置１００がテスト動作モードに切り換わったときに動作する回路であり、次の３つの回路を含んでいる。１つ目は消費電流増加回路であり、２つ目は定電圧回路３０を過熱から保護する過熱保護回路のための温度検出回路であり、３つ目は兼用外部端子の接続切換を行なう接続切換回路である。つまり、テスト回路２０は、テスト動作モード時に、消費電力増加回路において電流が遮断された状態から電流が流れている状態に切り換えた上で、温度検出回路により周辺温度の所定量以上の上昇を検知し、この検知により再び消費電力増加回路における電流を遮断する。この際、テスト回路２０における接続切換回路により、兼用外部端子ＣＥからは（以下に説明する）温度検出用ダイオードＤ２１の順方向電圧が出力される。
【００６１】
消費電流増加回路は、ＰＭＯＳトランジスタＭ２１、ＮＭＯＳトランジスタＭ２２、及び電流源Ｉ２１で構成されている。温度検出回路は、コンパレータ２１、参照電圧Ｖr、温度検出用ダイオードＤ２１、及び電流源Ｉ２２で構成されている。なお、この温度検出回路は通常動作モード時にも動作する。接続切換回路は、ＮＭＯＳトランジスタＭ２３、Ｍ２４で構成されている。
【００６２】
テスト回路２０のＰＭＯＳトランジスタＭ２１のソースは、電源端子Ｖinに接続されている。ドレインは、ＮＭＯＳトランジスタＭ２２のドレインに接続されている。また、ゲートには切換信号ＴＳを反転した反転信号ＴＳＢが接続されている。
【００６３】
ＮＭＯＳトランジスタＭ２２のソースは、電流源Ｉ２２を介して接地端子ＧＮＤに接続されている。また、ゲートは、コンパレータ２１の出力に接続されている。なお、コンパレータ２１の出力は定電圧回路３０にも入力されている。
【００６４】
コンパレータ２１の反転入力（−入力）には、参照電圧Ｖrが接続されている。非反転入力（＋入力）と電源端子Ｖin間には、電流源Ｉ２２が接続されている。また、非反転入力（＋入力）には、ダイオードＤ２１のアノードとＮＭＯＳトランジスタＭ２４のソースが接続されている。ダイオードＤ２１のカソードは、接地端子ＧＮＤに接続されている。
【００６５】
ＮＭＯＳトランジスタＭ２４のドレインは、兼用外部端子ＣＥ、ＮＭＯＳトランジスタＭ１７のソース、及びＮＭＯＳトランジスタＭ２３のソースに、接続されている。また、ゲートには切換信号ＴＳが接続されている。
【００６６】
ＮＭＯＳトランジスタＭ２３のドレインは半導体チップ内のチップイネーブル信号ＣＥＳであり、後述する定電圧回路３０と半導体装置１００内の図示しない内部回路とに接続されている。また、ゲートには反転信号ＴＳＢが接続されている。
【００６７】
定電圧回路３０は、半導体装置１００内の主たる回路の一つである。定電圧回路３０は、電源端子Ｖinに入力された入力電圧を所定の出力電圧に変換して兼用外部端子Ｖoutから出力する。なお、兼用外部端子ＶoutにはＮＭＯＳトランジスタＭ１６のソースが接続されている。
【００６８】
［２．２．テスト回路の動作］
続いて、図２に示す回路の動作を説明する。切換回路１０の動作については、上述の第１の実施形態で説明したので、以下ではテスト回路２０を中心に説明を行なう。
【００６９】
まず、通常動作モードの場合は、切換信号ＴＳはローレベルであり、反転信号ＴＳＢはハイレベルである。すると、ＰＭＯＳトランジスタＭ２１のゲートがハイレベルであるので、ＰＭＯＳトランジスタＭ２１はオフになる。このため、消費電流増加回路には電流は流れない。
【００７０】
また、ＮＭＯＳトランジスタＭ２３がオンであり、ＮＭＯＳトランジスタＭ２４がオフであるので、兼用外部端子ＣＥは、チップイネーブル信号ＣＥＳから、定電圧回路３０と、半導体装置１００内の図示しない内部回路とに接続されていることになる。
【００７１】
前述のように、コンパレータ２１、参照電圧Ｖr、温度検出用ダイオードＤ２１、及び電流源Ｉ２２で構成される温度検出回路は通常動作モードでも動作する。半導体装置１００の温度が上昇して温度検出用ダイオードＤ２１の温度が上昇すれば、温度検出用ダイオードＤ２１の順方向電圧が低下する。順方向電圧が参照電圧Ｖr以下になると、コンパレータ２１が反転して定電圧回路３０に対してローレベルを出力する。なお、通常動作モード時には、定電圧回路３０は、コンパレータ２１の出力がローレベルになると、過熱保護回路が作動して出力電流を遮断するなどの保護措置を講じることになる。
【００７２】
次に、兼用外部端子Ｖoutと兼用外部端子ＣＥとに、絶対値がＮＭＯＳトランジスタＭ１６、Ｍ１７の閾値電圧以上の負電圧が印加されると、ＮＭＯＳトランジスタＭ１６、Ｍ１７が共にオンとなり、切換信号ＴＳがハイレベルに、反転信号ＴＳＢがローレベルになり、テスト動作モードに切り換わる。
【００７３】
すると、ＰＭＯＳトランジスタＭ２１がオンとなる。常温時には温度検出用ダイオードＤ２１の順方向電圧は参照電圧Ｖrより高いので、コンパレータ２１の出力はハイレベルとなっている。その結果、ＮＭＯＳトランジスタＭ２２はオンとなる。ＰＭＯＳトランジスタＭ２１とＮＭＯＳトランジスタＭ２２とが共にオンになり、消費電流増加回路に電流源Ｉ２１で設定された電流が流れるため、半導体装置１００の消費電流が増加する。従って、図示しない電流測定手段により半導体装置１００の消費電流を測定することで、半導体装置１００がテスト動作モードに切り換わったことが確認される。
【００７４】
テスト動作モードの状態において、例えば適宜の手段により半導体装置１００の温度を上昇させて温度検出用ダイオードＤ２１の温度を上昇させる、ということを行う。そうすると温度検出用ダイオードＤ２１の順方向電圧は低下する。順方向電圧が参照電圧Ｖr以下になると、コンパレータ２１が反転してローレベルを出力する。すると、ＮＭＯＳトランジスタＭ２２がオフになるので、消費電流増加回路の電流が遮断される。これにより、半導体装置１００の消費電流が減少する。よって消費電流が減少したことから温度検出回路が動作したことが分かる。
【００７５】
またテスト動作モード時には、ＮＭＯＳトランジスタＭ２３がオフに、ＮＭＯＳトランジスタＭ２４がオンに、変わるので、兼用外部端子ＣＥが温度検出用ダイオードＤ２１のアノードに接続される。このため、検査装置で温度検出用ダイオードＤ２１の順方向電圧の変化を測定することができ、温度検出回路が動作した温度を正確に知ることができる。
【００７６】
なお、テスト動作モードを終了するには、図１に示す回路と同様に、兼用外部端子Ｖoutに印加していた負電圧を解除すればよい。また、テスト動作モード中は、定電圧回路３０の動作を禁止し、出力が出ないようにしておく必要がある。
【００７７】
以上のように、本実施形態によれば、半導体装置１００の消費電流をモニターすることで、テスト動作モードに切り換わったかどうかを確実に確認することができる。しかも、テスト回路２０に含まれる温度検出回路の動作により消費電流増加回路をオフしているので、過熱保護が作動したことも確認することができる。
【００７８】
更に、兼用外部端子ＣＥを、温度センサである温度検出用ダイオードＤ２１の電圧出力端子として使用するようにしたため、新に専用端子を追加したり、他の外部端子に切り換えたりする必要も無くなり、端子数の増加を抑えることが可能となる。
【００７９】
更に、テスト動作モードにおける動作確認を全て、半導体装置１００の外部端子により行なうことができるため、上記動作確認を出荷直前のファイナルテストで実施することができる。これにより、不良品の出荷を抑えることも可能となる。
【００８０】
なお、本実施形態では、テスド動作モード時には兼用外部端子ＣＥを出力端子として用いているが、テスト内容により入力端子として利用することも可能である。
【００８１】
［３．第３の実施形態］
図３は、本発明の第３の実施形態に係る半導体装置１００の回路図である。第３の実施形態に係る半導体装置１００は、第３の実施形態に係る半導体装置１００と略同じものであるので、以下両者の差異を中心に説明する。
【００８２】
第３の実施形態に係る半導体装置１００において、図２に示す第２の実施形態に係る半導体装置と異なる部分は、コンパレータ２１の出力を、インバータ回路１６を介してノア回路１４の第２入力に接続したところである。
【００８３】
このことにより、温度検出回路が動作してコンパレータ２１の出力がローレベルに切り換わると、ノア回路１４の第２入力がハイレベルとなり、切換信号ＴＳをローレベルに戻し通常動作モードに切り換えることができるようになる。
【００８４】
上述のように、本実施形態によれば、テスト回路の最終動作終了信号であるコンパレータ２１の出力によってテスト動作モードを解除するようにしたので、テスト動作モードに切り換わった後は、全ての兼用外部端子から負電圧を解除できるため、兼用外部端子をさらに別の用途に使用可能となる。
【符号の説明】
【００８５】
１０・・・切換回路、１１・・・遅延回路、１２・・・ナンド回路、１３、１４・・・ノア回路、１５、１６・・・インバータ回路、２０・・・テスト回路、２１・・・コンパレータ、３０・・・定電圧回路、１００・・・半導体装置、
Ｍ１１、Ｍ１２、Ｍ１３、Ｍ１４、Ｍ２１・・・ＰＭＯＳトランジスタ、
Ｍ１５・・・ディプレッションＮＭＯＳトランジスタ、
Ｍ１６、Ｍ１７、Ｍ１８、Ｍ２２、Ｍ２３、Ｍ２４・・・ＮＭＯＳトランジスタ、
Ｖr・・・参照電圧、
Ｄ２１・・・温度検出用ダイオード、
Ｉ２１、Ｉ２２・・・電流源、
Ｔ１、Ｔ２、Ｔ３、Ｖout、ＣＥ・・・兼用外部端子。
【先行技術文献】
【特許文献】
【００８６】
【特許文献１】特許第２５４０７６５号公報
【図１】
0005391955.tif 000002
【図２】
0005391955.tif 000003
【図３】
0005391955.tif 000004
【図４】
0005391955.tif 000005