(57)【特許請求の範囲】
【請求項１】
フィールド絶縁材料の表面の上に部分的にのみのび、下部領域がフィールド絶縁材料によって囲まれ、ソース領域、ドレイン領域、トランジスタチャネル領域が、前記フィールド絶縁材料の表面の上に部分的にのみのびる半導体メサ及び前記表面の上にのびる半導体メサの部分に隣接する活性領域メサに形成される半導体メサを形成するステップと、
前記フィールド絶縁材料の表面の下のエッチングされない半導体メサの部分と比べて減少した幅を有する、前記表面の上にのびる前記半導体メサの上端部の丸められた部分を画定するために、フィールド絶縁材料の前記表面の上にのびる前記半導体メサの前記部分を等方性乾式エッチングするステップと、
前記トランジスタチャネル領域となる、前記表面の上にのびる前記半導体メサの前記丸められた部分及び側壁の部分をコンフォーマルに覆うように、トランジスタゲート誘電体を介してトランジスタゲート導電体を形成するステップと、
を含む、半導体構造を形成する方法。
【請求項２】
前記半導体メサを形成するステップは、
シャロウトレンチアイソレーションによってフィールド絶縁領域で囲まれる前記半導体メサを画定するステップと、
前記フィールド絶縁材料の表面を画定するために少なくとも前記半導体メサの一部分を囲む前記フィールド絶縁領域を埋め込むステップと、
を含む、請求項１の方法。
【請求項３】
前記半導体メサの前記トランジスタチャネル領域に前記丸められた部分を制限するために、等方性乾式エッチングがマスクを通して行われる、請求項２の方法。
【請求項４】
前記フィールド絶縁領域を埋め込むステップは、前記丸められた部分を前記トランジスタチャネル領域に制限するために使用される前記マスクを通して行われる、請求項３の方法。
【請求項５】
等方性乾式エッチングするステップは、リモートプラズマユニットを利用するステップを含む、請求項１の方法。
【請求項６】
等方性乾式エッチングするステップは、フッ素源を供給するステップを含む、請求項１の方法。
【請求項７】
等方性乾式エッチングするステップは、酸素源を供給するステップをさらに含む、請求項６の方法。
【請求項８】
前記フッ素源はＣＦ４を含み、前記酸素源はＯ２を含み、Ｏ２：ＣＦ４の比は１５：１より大きい、請求項７の方法。
【請求項９】
等方性乾式エッチングするステップは、前記フィールド絶縁材料をエッチングするよりも約３〜５．５倍だけ速い速度で前記半導体メサを選択的にエッチングするステップを含む、請求項１の方法。
【請求項１０】
等方性乾式エッチングするステップは、前記フィールド絶縁材料をエッチングするよりも約１０〜２５倍だけ速い速度で前記半導体メサを選択的にエッチングするステップを含む、請求項１の方法。
【請求項１１】
等方性乾式エッチングするステップは、前記フィールド絶縁材料をエッチングするよりも約１５〜２５倍だけ速い速度で前記半導体メサを選択的にエッチングするステップを含む、請求項１の方法。
【請求項１２】
前記丸められた部分が３００Å未満の横幅寸法を持つ、請求項１の方法。
【請求項１３】
前記丸められた部分が約２００Åから２５０Åの間の横幅を持つ、請求項１の方法。
【請求項１４】
前記丸められた部分の上に前記トランジスタゲート導電体を堆積するステップ、マスキングするステップ、およびエッチングするステップをさらに含み、前記トランジスタゲート導電体をマスキングするステップは、約５０nmから１５０nmの間のリソグラフィー限界を持つフォトリソグラフィープロセスを利用するステップを含む、請求項１３の方法。
【請求項１５】
前記丸められた部分が、前記半導体メサを画定するために利用されるフォトリソグラフィープロセスのリソグラフィー限界未満の横幅を持つ、請求項１の方法。
【請求項１６】
ソース領域と、ドレイン領域と、前記ソースおよびドレイン領域との間のチャネル領域とを含み、フィールド絶縁材料によって囲まれた活性領域メサと、
前記ソースおよびドレイン領域は実質的に平坦であり、前記メサの前記チャネル領域の上に上方へ突出し、上端部が丸められた半導体突起であって、前記メサの前記チャネル領域に比べて減少した幅を有する丸められた半導体突起と、
前記チャネル領域内の前記丸められた半導体突起の表面及び前記丸められた半導体突起に隣接する活性領域メサのチャネル領域の上に適合するゲート誘電体膜およびゲート電極と、
を含む、集積回路。
【請求項１７】
前記丸められた半導体突起が前記平坦なソースおよびドレイン領域に対して埋め込まれる、請求項１６の集積回路。
【請求項１８】
前記丸められた半導体突起に隣接する前記チャネル領域の部分が、前記平坦なソースおよびドレイン領域と前記丸められた半導体突起の両方に対して埋め込まれる、請求項１７の集積回路。
【請求項１９】
ゲート電極が、前記フィールド絶縁材料内に少なくとも部分的に埋め込まれたワード線の一部分を形成する、請求項１６の集積回路。
【請求項２０】
前記ソース領域によって前記チャネル領域から間隔のあいた第二のチャネル領域と、第二のゲート電極とをさらに含み、前記第二のチャネル領域はそこから突出する第二の丸められた半導体突起を含み、前記第二のゲート電極は前記第二の丸められた半導体突起の表面に適合する、請求項１６の集積回路。
【請求項２１】
前記第二のチャネル領域によって前記ソース領域から間隔のあいた第二のドレイン領域をさらに含み、
前記ソース、前記チャネル、前記ドレインおよび前記ゲート電極は前記半導体メサの第一のトランジスタを画定し、
前記ソース、前記第二のチャネル、前記第二のドレインおよび前記第二のゲート電極は前記半導体メサの第二のトランジスタを画定する、
請求項２０の集積回路。
【請求項２２】
前記ドレイン領域に電気的に接続された第一の蓄積キャパシタと、前記第二のドレイン領域に電気的に接続された第二の蓄積キャパシタと、前記活性領域メサの上に二つのメモリセルを画定するために前記ソース領域に電気的に接続されたビット線とをさらに含む、請求項２１の集積回路。
【請求項２３】
前記丸められた半導体突起が約３００Å未満の幅を持つ、請求項１６の集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、特にFinFETデバイスを利用する高密度集積化スキームに照らして、ケイ素の等方性エッチングの方法と、それによって形成されるデバイスとに関する。
【背景技術】
【０００２】
RAMメモリなどの半導体デバイスは、コンピュータアプリケーションにおいて一般に使用されるデバイスである。一般的に、デバイスの性能を改良し、コストを削減するために、こうした種類のデバイスの密度を増すことが強く望まれている。DRAMメモリでは、電荷蓄積セルと、電荷蓄積セルにアクセスするためのゲートという二つの基本的構成要素がある。密度増加の必要性が生じるにつれ、デバイスの高密度化を促進するために、より小さなサイズのゲートの種類を開発する必要がある。
【０００３】
メモリ用途を含む様々な用途で現在使用されているゲートデバイスの一種は、FinFETデバイスである。一般に、FinFETデバイスは、ケイ素基板などの半導体基板上、SOI（silicon-on-insulator）基板もしくは他の種類の材料の上に形成される。典型的には、概してケイ素などの半導体材料から作られている、垂直にのびる突起であるフィンが形成される。フィンは二つの垂直な側壁を持ち、その上にゲート誘電体および導電体を配置することができ、導電体が帯電されると、その結果生じる電場が、フィンの両側の電場によって制御可能なチャネル領域をフィン内に作るようになっている。フィンの少なくとも二つの側面からチャネル領域を制御することができるので、その結果、より小さな導電性チャネルをフィン内に形成することができ、それによって、漏出を減らしながらデバイス寸法の縮小化を促進することができる。
【０００４】
FinFETデバイスは従来の平面MOSFETデバイスに勝る利点を提供するものの、依然として、FinFETの性能を最適化する必要がある。特に、チャネル領域を形成するための閾値電圧を減らすこと、およびデバイスの拡張性を改良することは、設計上考慮すべき重要な事柄である。さらに、リフレッシュ速度を改良すること、および現在のFinFETデバイスの信頼性を改良することも、さらに小さなFinFETデバイスを得て、それによってDRAMデバイスなどの半導体回路上でさらに大きなデバイス密度を可能にするために、重要な目標と見なされる。
【発明の概要】
【０００５】
FinFETデバイスがより効果的に縮小され得る一つの方法は、デバイス作製に使用される処理ステップの精度を改良することである。発明者らが認識したところでは、例えば、ケイ素エッチングプロセスをうまく制御することで、FinFETデバイスのための信頼性のあるデバイス設計と集積化スキームにおける柔軟性の拡大が可能になる。同様に、ケイ素エッチングにおける制御の改良は、特にそのようなエッチングが集積回路（IC）フィーチャの横方向寸法を画定する場合、様々なIC構造とプロセスにとって有益となることが理解されるだろう。
【図面の簡単な説明】
【０００６】
下記の図面と詳細な説明は、例証を意図し、本発明を限定することを意図しない。図面は、例え同一でなくとも、同様の部分には類似する参照数字を使用する。図面は概略図に過ぎず、縮尺通りに描かれていない。
【図１Ａ】半導体基板上のフィールド絶縁材料によって囲まれた複数の活性領域メサの簡易化した略平面図である。
【図１Ｂ】図１Ａの線１Ｂ−１Ｂに沿った図１Ａの活性領域の略断面図である。
【図２】メサを囲む絶縁材料が埋め込まれている、図１Ｂの活性領域メサの断面図である。
【図３】フィンを輪郭形成するための乾式等方性エッチング後の図２の活性領域メサの断面図である。
【図４】ゲート誘電体とゲート導電体がフィンの上に形成されている図３の活性領域メサの断面図である。
【図５】図１−４に図示されたプロセスに従って形成されたFinFETデバイスの例示的なアレイの一部の簡易化した平面図である。
【図６Ａ】ダマシン型処理のみに対してメサのチャネルもしくはゲート領域を晒すようにマスクがパターニングされる、基板上に形成された複数の活性領域メサの略平面図である。
【図６Ｂ】線６Ｂ−６Ｂに沿った図６Ａの活性領域の断面図である。
【図７】絶縁材料が、露出されたゲート線領域内のみで埋め込まれている、図６Ｂの活性領域メサの断面図である。
【図８】チャネルもしくはゲート領域内のみでフィンを輪郭形成するための選択的エッチング後の図７の活性領域メサの断面図である。
【図９】ゲート誘電体とゲート導電体がフィンの上に形成されている、図８のフィンの断面図である。
【図１０】チャネルもしくはゲート領域に制限されたフィンを示す、図６−９に図示されたダマシン型処理を用いて形成されたFinFETデバイスのアレイの簡易化した平面図である。
【図１１】図６−９のプロセスによって形成されたFinFETデバイスを組み込む一つの活性領域メサから形成された二つのDRAMセルの断面図である。
【発明を実施するための形態】
【０００７】
本明細書に記載の実施形態は、ケイ素エッチング、より具体的には、酸化ケイ素ベースの材料などの周囲の絶縁材料に対するケイ素の選択的等方性エッチングの制御を改良する。ケイ素エッチングの制御を改良することで、特にDRAMアレイとの関連において、図示された実施形態では高密度集積化スキームでのFinFETデバイスによって例示される新規の半導体デバイスの形成が容易になる。本明細書に記載の乾式エッチングの等方性は、リソグラフィー限界以下の横方向寸法を画定する横方向エッチングを容易にする。
【０００８】
下記に記載のプロセスでは、半導体メサが画定され、絶縁材料によって囲まれる。絶縁材料はその後、活性領域メサの上部部分が絶縁材料の上面の上に突出するように埋め込まれる。半導体突起はその後等方性乾式エッチングされ、輪郭部分の幅が減少するように半導体突起の輪郭形成されたフィン部分を画定する。続いて、ゲート誘電体および導電体が半導体突起の輪郭部分の上にコンフォーマルに形成される。一実施形態では、そのような輪郭形成によって形成されるフィンは、活性領域メサの大部分に広がり、別の実施形態では、フィンは形成されるトランジスタのゲートもしくはチャネル領域に制限される。
【０００９】
導電体を受けるメサの上部部分を等方性乾式エッチングすることにより、その結果得られる輪郭もしくはフィンは、その起伏にわたってより大きな表面積を持ち、従って効率的に増加したトランジスタチャネル長を持つ。さらに、フィンの上端はテーパ加工されるかもしくは丸められる。こうして、より性能特性の良いFinFETデバイス、例えば減少した閾値電圧必要量と、より良いリフレッシュ特性および信頼性特性とを持つFinFETが作製される。具体的な一実施例では、乾式等方性エッチングはリモートプラズマエッチングであり、これは突起の露出部分のより均一なエッチングを可能にする。さらに、下記により詳細に開示される通り、選択された条件によって、周囲の材料に対して高い選択性が得られる。
【００１０】
従って、このプロセスは改良された設計特性を持つ半導体デバイスの形成を可能にする。前述の効果は、添付の図面と併用される次の説明からより完全に明らかとなるだろう。
【００１１】
ここで図面を参照するが、全体を通して類似する数字は類似する部分をあらわす。図１Ａは、周知のマスキングプロセスを用いてフィールド絶縁領域102間に複数の活性領域メサ106が形成されている半導体基板100を図示する。図１Ａ、５、６Ａ、１０は包括的な平面図であるが、異なる材料を明確にするために網掛けを使用する。活性領域メサ106はフィールド絶縁領域102によって互いに間隙を介している。次の工程で記載されるように、活性領域メサ106の上部部分は最初に突出するように作られ、その後、得られるデバイスの性能特性を拡張するために、乾式等方性エッチングによって選択的に細くされる。
【００１２】
図１Ｂに図示される通り、フィールド絶縁領域102は周知の方法で形成されることが好ましい。典型的には、フィールド絶縁102は、SiO2、TEOS、BPSG、F-もしくはC-ドープ酸化ケイ素などの酸化ケイ素、および、化学気相堆積もしくはスピンオン堆積によって形成される様々な同様の材料の形をとる。ある特定のシャロウトレンチアイソレーション（STI）の実施例では、フォトリソグラフィーを用いて活性領域メサ106をマスキングし、マスクを通してエッチングすることによって、トレンチが半導体基板100内に形成される。基板100を覆って、トレンチを充填し、メサ106の上面114を覆うために、酸化ケイ素が堆積される（スピンオン堆積によることが好ましい）。次に、フィールド絶縁102の上面112がメサ106と同一平面上になるように、メサ106の上面114を平坦化して露出するために、化学機械平坦化（CMP）もしくは他のエッチングプロセスが使用され得る。他の処理では、フィールド絶縁材料は酸化（LOCOS）によって成長させることができ、あるいは、LOCOSとSTIのハイブリッドプロセスによって形成することができる。いずれの場合にも、リソグラフィーが活性領域メサ106の寸法を画定し、図示された実施形態では、活性領域メサ106を画定するために使用されるリソグラフィーは、約50 nmと150 nm、より好ましくは約60 nmと80 nmの間のフォトリソグラフィー解像限界を持つ。そのようなシステムの解像度はリソグラフィーの改良に対応し得ることがわかるだろう。
【００１３】
好ましい実施形態では図示されていないが、活性領域のパターニングとフィールド絶縁トレンチのエッチングのために使用されるマスク（レジストかハードマスクかを問わず）は、図２に関連して下記に記載される次の酸化物埋め込みステップ中に、活性領域メサ106の上面114を保護するために随意に適所に残っていてもよい。
【００１４】
図２に示される通り、フィールド絶縁領域102の材料は、その後、活性領域メサ106の側面もしくは側壁120を露出するために、メサ106に対して埋め込まれる。特定の一実施例では、フィールド絶縁材料は、ケイ素を実質的にエッチングすることなく選択的に酸化ケイ素を除去する湿式もしくは乾式エッチングプロセスを用いて埋め込まれる。一実施例では、絶縁材料は約500Åから1300Åの間、例えばおよそ900Åの差で埋め込まれ、それによって、フィールド絶縁領域102のここで埋め込まれた上面112の上に約900Åの高さを持つケイ素の突起を残す。
【００１５】
図３に図示される通り、活性領域メサ106の突出部分は、次に、下部領域126（フィールド絶縁領域102によって保護されたままである）に対してテーパ加工された活性領域メサ106のフィン124を作るために、等方性エッチングプロセスを用いて輪郭形成される。各フィン124の上面128は等方性エッチングによって丸められる。フィン124の最小横方向寸法もしくは幅は300Å未満であることが好ましく、約200Åから250Åの間であることがより好ましい。
【００１６】
問題になっている小さな寸法、および、好ましい実施形態のDRAMアレイのための高度に縮小されたスキームによって要求される精度のために、出願人らは、とりわけ、画定され
るフィーチャがフォトリソグラフィー解像限界以下の寸法を持つので、乾式等方性エッチングがフィンを成形するために高度な制御と精度を提供することを見出した。従って、等方性エッチングは乾式エッチングであることが好ましく、ダウンストリームマイクロ波プラズマ反応器などでのリモートプラズマ生成物を利用することがより好ましい。また、そのような反応器を適切な化学物質と共に使用することで、ケイ素に対する高度な選択性が得られることもわかっている。下記の三つのプロセス法のうちの二つにおいて、化学物質は酸素源とフッ素源を含む。酸素源の例は酸素ガス（O2）であり、フッ化炭素ガス源（例えばCF4）もしくはNF3がフッ素源として使用され得る。あるいは、酸素は省略されてもよい。
【００１７】
“低選択性”プロセスの例は、酸素ガス（O2）とCF4ガスをリモートプラズマユニットを通して流すことで行われる。この低選択性プロセスでは比較的高い比率（15:1より大きい）のO2対CF4比が使用され、一実施形態例では、約24:1の比率では、約5:1のケイ素：酸化物エッチング比の選択性が得られる。この低選択性プロセスにより、良好な均一性と平滑な結晶ケイ素表面が残される。この乾式等方性エッチングプロセスは、エッチング速度と、停止点を制御する能力の両方において高い精度を提供することがわかっている。そのような制御は、等方性エッチングがフィーチャに横方向寸法の変化を実現する際に重要である。そのような横方向寸法は、アレイにわたるデバイス間の均一性、チップにわたるアレイ間の均一性、ウェハにわたるチップ間の均一性、およびバッチ間におけるウェハ間の均一性を確実にするために、正確に制御されるべきである。フィン124は電界効果トランジスタの機能的フィーチャであるため、等方性エッチングプロセスでの差異に起因する厚みの差異は、一貫性のないデバイス性能をもたらし、歩留まりを減らす可能性がある。下記の表１は、例示的な低選択性プロセス法のための好ましいパラメータ範囲を提供する。
【００１８】
【表１】
0005391423.tif 000002
【００１９】
あるいは、低い温度、低い酸素源ガス対フッ素源ガス比、および随意に低い圧力は、酸化ケイ素などの周囲の絶縁材料に対して“高選択性”を提供し得る。例えば、下記の表２は、10:1から25:1の間の選択性をもたらし得る、約5:1未満の酸素：フッ素源ガスの体積流量比率とその他のパラメータ設定を用いる例示的な高選択性プロセス法を提供する。
【００２０】
【表２】
0005391423.tif 000003
【００２１】
下記の表３のプロセスによって例示される通り、依然として高選択性を実現しながら、随意にプロセスから酸素を省略することができる。例えば、下記のプロセス法は、フッ素源と共にヘリウムとフォーミングガス（N2/H2）の形の不活性ガスを提供する。下記の例示的なプロセス法と好ましい範囲によって例示されるとおり、15:1から25:1のエッチング
選択性（ケイ素：酸化物）が得られる。
【００２２】
【表３】
0005391423.tif 000004
【００２３】
さらに、等方性乾式エッチングにおけるフッ素源はCF4以外のものであってもよいことを当業者は容易に理解するだろう。例えば、NF3は上述の乾式等方性エッチング法においてCF4に代わることができ、与えられた方法でのNF3の流速はCF4に与えられる流速のおよそ半分に設定される。これはNF3がリモートプラズマチャンバ内でより容易に自由フッ素に解離するためである。同様に、他の調節が前述の方法になされてもよいことを当業者は容易に理解し、例えば、圧力条件と電力条件は、全体のエッチング速度における変化を伴ってプロセスの選択性を調節するように容易に調節できる。
【００２４】
次に、図４に示される通り、ゲート誘電体131およびゲート導電体132が、テーパ加工されたフィン部分124を含む活性領域メサ106の上に形成され得る。ゲート導電体132は、ポリシリコン金属、金属シリサイド、もしくはトランジスタの仕事関数を設定するために適切な任意の他のゲート材料で形成されることが好ましい。単一層として図示されているが、典型的には、ゲートスタックは、仕事関数設定電極材料、より良い横方向の導電性のための随意の金属ストラッピング層、および誘電性キャッピング層とを含む。電圧が導電体132に印加されると、ゲート導電体132の下に位置する活性領域106の領域は導電性チャネルを形成する。好ましい乾式等方性エッチングの優れた制御のために、フィン124は、酸化物を埋め込むことによって画定されるケイ素の突起の元の側壁120（図２）に極めて忠実であることを示す、ほぼ垂直な側壁だけでなく、丸い上面128の両方を持ち、チャネルの表面積を増加する。
【００２５】
図５は、図１−４に関連して記載されたプロセスを用いて形成されたいくつかのトランジスタデバイス140を図示する平面図である。図示された通り、埋め込まれた下部部分126の上にのびるフィン124を形成するために、活性領域メサ106は各メサ106の中央領域にわたって上述の方法でテーパ加工される。ゲート導電体132は、ブランケット堆積、リソグラフィーパターニング、およびゲート材料のスタックのエッチング（例えば、ポリシリコンもしくはシリサイド、改良された横方向の導電性のための金属ストラップ、および誘電性キャップ）によって形成される。ゲート線132を画定するために使用されるシステムのフォトリソグラフィー限界は、約50nmから150nmの間であることが好ましいが、将来のシステムはさらに優れた解像度を持ってもよい。得られるゲート線132は、ゲート132の下にあるフィン124の部分を含む、メサ106内の下にあるチャネル領域を画定するためにメサ106を横断する。ソース領域136とドレイン領域134は導電体132の反対側に画定され、ソース／ドレイン領域134、136は、図１１の実施形態に関して下記により詳細に説明されるように、例えばビット線、蓄積ノード（キャパシタなど）といった他の構成要素に接続することができる。図５は四つのFinFETデバイス140を画定する二つの活性領域メサ106しか図示していないが、図５は一例に過ぎず、活性領域メサ106上の何千ものトランジスタ140のアレイが上述のプロセスを用いて同時に形成できることを当業者は理解するだろう。
【００２６】
図１−５に関連して上述したプロセスでは、活性領域メサ106は全体的にテーパ加工され、それによって、得られるFinFETデバイスの性能特性を改良する。フィン124を形成するために半導体メサ106をテーパ加工するもしくは輪郭形成することによって、より多くの場所を占めることなくトランジスタのチャネル長が長くなり、また、フィン124の角が丸められ、それにより、反転領域もしくはチャネル領域を形成するために必要な閾値電圧を減少し、アクセスデバイスの縮小を改良し、その結果デバイスのリフレッシュ特性と信頼性特性の改良をもたらすようになっている。この特定の実施形態では、方法は全長に沿ってテーパ加工されたメサ106をもたらす。あいにく、フィン124と活性領域メサ106の下部部分126との間の段差は、次のパターニングステップとエッチングステップにとって問題を生じる可能性がある。特に、図５を参照すると、ゲート材料はブランケット堆積され、活性領域106のソース領域136とドレイン領域134からエッチングして除去される。しかしながら垂直側壁全体からのゲート材料の除去は困難であり、ソース領域136とドレイン領域134内の活性領域の過剰エッチングと損傷につながる可能性がある。これらの同じ領域は、その後コンタクトがこれらのソース／ドレイン領域134、136にあけられる際に再度エッチングされる必要がある。
【００２７】
図６−１１は、活性領域メサ106が、ゲート導電体132を受けるゲートもしくはチャネル領域のみにおいてテーパ加工されるプロセスを図示する。最初に図６Ａを参照すると、透明カーボンもしくはフォトレジストなどのマスキング層146が基板100の上に全体的に堆積される。図６Ｂに示されるように、トレンチのエッチング、フィールド絶縁材料102の充填、およびメサ106の上面114に至るまでの平坦化の後に、マスキング層146が基板100上に堆積される。図６Ａに戻ると、その後マスキング層146は、マスキング層146内に開口部148を画定するために、パターニングされエッチングされる。開口部148はゲート導電体132のパターンに従い（例えば下記の図１０を参照）、従ってマスク146は反対のパターンに従う。従って、反対のフォトレジストタイプで、これらのマスク両方に同じレチクルが使用できる（ネガ対ポジ）。
【００２８】
予備の線開口部149が活性領域106の列の間に形成される。この予備の開口部149は、ゲート線もしくはワード線をパターニングするために使用されるものと同じマスクの使用により形成する。特にフォトリソグラフィー限界近くにおいて、等間隔の線はフォトリソグラフィーで画定しやすいことがわかっている。従って、マスク開口部149が形成される所と同じ場所に、非機能的な線が形成されることになる。ダミーの線開口部149は、下にあるフィールド絶縁材料102のみを露出するが、ゲート線開口部148は、下にある酸化物材料102と、活性領域メサ106の露出領域の両方を露出する。ゲート線開口部148は後のゲート電極と同じパターンに形成されるので、活性領域メサ106のゲートもしくはチャネル領域のみがこのマスク146によって露出される。
【００２９】
図７に図示される通り、その後、活性領域メサ106の側壁120を露出してケイ素突起を形成するために、選択的酸化物エッチングを用いてフィールド絶縁領域102が薄くされる、あるいは埋め込まれる。突起は、埋め込まれたフィールド絶縁領域102の表面112の上に約500Åから1300Å、例えば約900Åのびることが好ましい。述べた通り、陥凹（従って突起）はマスク層146を通して露出された領域148、149のみで形成される（図６Ａ）。
【００３０】
次に、図８に示される通り、活性領域メサ106の突出部分は、例えば表１−３に関連して上述した乾式等方性選択的エッチングプロセスの内の一つを用いて、マスク146を通して等方性エッチングされる（図６Ａを参照）。メサ106には各々、丸められた端部128に先細りする上部領域もしくはフィン124と、フィールド絶縁材料102によって囲まれた下部領域126とが残る。上述の通り、フィン124の幅もしくは最小横方向寸法は300Å未満であることが好ましく、約200Åから250Åの間であることがより好ましい。乾式エッチングの等方性のために、マスク層146（図６Ａ）はわずかにアンダーカットされる可能性があり、
フィンの両側の埋め込まれたケイ素126は、フィン124から遠ざかるにつれて拡大し、ゲート線148よりもやや広くなる可能性がある。
【００３１】
次に、図９に示される通り、ゲート誘電体131とゲート導電体132を基板全体の上に形成することができ、その後、図６Ａからのマスクパターンの反対の像を用いて、ゲート導電体132をパターニングしエッチングする。例えば、図６Ａの段階でポジレジストが使用された場合、図１０では同じレチクルを用いるネガレジストが使用でき、あるいは逆もまた同様である。従って、ゲート電極132が、フィールド絶縁102の埋め込まれた部分、およびケイ素メサ106の埋め込まれた部分に、開口部148と149（図６Ａ）と同じパターンで残る。
【００３２】
マスク層146（図６Ａ）の結果、線開口部148を通して露出された活性領域メサ106の部分のみが等方性エッチングプロセスに晒されるので、その結果これらの部分のみが薄くされる。従って、フィン124はゲート導電体132の下のチャネル領域に制限され、等方性エッチングのアンダーカット効果のためにメサ106の端付近でやや拡大するかもしれない。ゲート132は、フィールド絶縁102内に埋め込まれた線もしくはトレンチの中に堆積されるので、図６−１１に図示されたプロセスはダマシン型プロセスと見なすことができる。
【００３３】
図１０は、導電体132を受けるチャネル領域内の活性領域メサ106の局所テーパ加工を図示する。フィールド絶縁102の表面と、メサ106の大部分（ゲート導電体132と交差した領域から離れて）は同一平面上にあるので、ソース領域136とドレイン領域134全体からのゲート電極スタックの除去は、これらの領域に段差がないため難しくない。また、図１０に図示される通り、二つのトランジスタ140が各活性領域メサ106に対して形成される。共通ソース領域136が二つのゲート導電体132の間にあるが、トランジスタ140の各々は独自のドレイン領域134を持つ。
【００３４】
ここで図１１を参照すると、DRAMセルを完成するためのさらなる処理後の活性領域メサ106の長さに沿った断面が示される。当業者に理解される通り、トランジスタの各々に対するチャネルは、共通ソース領域136から活性領域メサ106の表面に沿って各トランジスタのドレイン領域134に向かってのびる。従ってこのチャネル領域はフィン124の形成によって生じた起伏（図９を参照）を含む。その結果、チャネル長は平坦なデバイスと比較して長くなる。各トランジスタのチャネル領域は、ソース／ドレイン領域134、136に対して埋め込まれたフィン124と、断面では見えないので図１１では点線で示される、さらに埋め込まれた下部領域126とを含む。
【００３５】
図１１は、一つの活性領域メサ106から形成された二つのDRAMセルをあらわす。三次元フォールディングキャパシタ180によってあらわされる図示された実施形態において、各セルは蓄積デバイスだけでなくトランジスタ140（共通ソース136、個別ドレイン領域134、個別ゲート電極132、およびその下に形成されたチャネルを含む）を含む。キャパシタコンタクト182は各メモリセルのドレイン134とキャパシタ180との間にのびる。共通ソース136はビット線コンタクト192を用いてビット線190に接続される。
【００３６】
前述のプロセスは、チャネル領域を形成する半導体突起がテーパ加工され、あるいは乾式等方性エッチングによって正確に輪郭形成され、その結果FinFETデバイスの性能特性の改良をもたらすようないくつかの実施例を説明する。乾式等方性エッチングは、少なくとも活性領域106のチャネル領域148内において、横方向のエッチング作用により、フォトリソグラフィーで画定される寸法から、好ましくはリソグラフィー限界以下のフィン124の幅に、活性領域メサ106の上部部分の幅を効果的に減らす。乾式等方性エッチングは、このフィーチャの画定に正確さと制御を与える。さらに、フィンの丸められた端面128は、とがった角とそれに付随する高い電場強度を避ける。
【００３７】
このように、FinFETデバイスを形成するための方法が提供される。方法は、半導体基板上に半導体材料のメサを形成するステップを含み、メサは側面を絶縁材料で囲まれる。絶縁材料は、半導体材料のメサの側面を露出するために埋め込まれる。メサの露出された側面は乾式エッチングされ、メサの幅を減らし、半導体材料のメサの輪郭部分を画定する。ゲート導電体が半導体材料のメサの輪郭部分をコンフォーマルに覆うように形成される。
【００３８】
半導体構造のための横方向寸法を画定するための方法も提供される。方法は酸化ケイ素表面からのびる半導体突起を形成するステップを含む。半導体突起の輪郭部分を画定するために、半導体突起は等方性乾式エッチングされる。
【００３９】
集積回路も提供される。集積回路は、フィールド絶縁材料によって囲まれた活性領域メサを含み、メサはソース領域、ドレイン領域、およびソース領域とドレイン領域との間のチャネル領域を含む。ソース領域とドレイン領域はほぼ平坦なまま、半導体フィンがメサのチャネル領域からのびる。ゲート電極はチャネル領域内のフィンの表面に適合する。
【００４０】
上記で開示された本教示の実施形態は、上記で開示された実施形態に適用される本発明の基本的な新規の特徴を示し、記載し、指摘したが、当然のことながら、本教示の範囲から逸脱することなく、本明細書で説明されたデバイス、システム、および／または方法の詳細の形で、様々な省略、置換、および変更が当業者によってなされてもよい。従って、本発明の範囲は前述の記載に限定されるべきではなく、添付の請求項によって規定されるべきである。
【図１Ａ】
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【図１Ｂ】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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