(57)【特許請求の範囲】
【請求項１】
入射光または入射エネルギーにより励起される電荷を収集する光電変換素子を含む単位画素が行列状に配置されてなり、
前記光電変換素子は、
第１の半導体層と、
前記第１の半導体層と逆導電型の第２の半導体層と、
前記第１、第２の半導体層の各導電型の間の導電型からなり、前記第１、第２の半導体層間に介在するとともに、隣接画素の光電変換素子との間で連続して形成されている第３の半導体層と、
前記第１の半導体層と前記第３の半導体層との間に形成された絶縁層と、
前記第２の半導体層の面積よりも小さい面積で前記絶縁層に形成されたコンタクトホールと、
前記隣接画素との間に設けられ、前記第３の半導体層に対する入射光または入射エネルギーを遮断する遮光層とを含み、
前記第１の半導体層と前記第３の半導体層とは、前記コンタクトホールを介して接している
光電変換装置。
【請求項２】
前記第１の半導体層は、多結晶シリコンによって形成され、
前記第３の半導体層は、微結晶シリコンまたは非結晶シリコンによって形成される
請求項１記載の光電変換装置。
【請求項３】
前記第１の半導体層の導電型はｐ型である
請求項２記載の光電変換装置。
【請求項４】
前記遮光層は、前記第２の半導体層に電位を供給する配線を兼ねる
請求項１記載の光電変換装置。
【請求項５】
前記第１の半導体層は、前記光電変換素子で収集された信号電荷を読み出す電極を兼ねている
請求項１記載の光電変換装置。
【請求項６】
前記単位画素は、前記光電変換素子で収集され、前記第１の半導体層によって読み出される信号電荷をゲートで受けて、当該信号電荷に応じた電気信号を読み出すソースフォロワ型の読出用トランジスタを有する
請求項５記載の光電変換装置。
【請求項７】
画素列の画素配列方向において、前記第２，第３の半導体層を単位画素間で分離する構造を有する
請求項１記載の光電変換装置。
【請求項８】
入射光または入射エネルギーにより励起される電荷を収集する光電変換素子を含む単位画素が行列状に配置されてなり、
前記光電変換素子は、
第１の半導体層と、
前記第１の半導体層と逆導電型の第２の半導体層と、
前記第１、第２の半導体層の各導電型の間の導電型からなり、前記第１、第２の半導体層間に介在するとともに、隣接画素の光電変換素子との間で連続して形成されている第３の半導体層と、
前記隣接画素との間に設けられ、前記第３の半導体層に対する入射光または入射エネルギーを遮断する遮光層とを含み、
前記第１の半導体層は、そのエッジが前記第２の半導体層のエッジよりも内側になるように形成されている
光電変換装置。
【請求項９】
入射光または入射エネルギーにより励起される電荷を収集する光電変換素子を含む単位画素が行列状に配置されてなる光電変換装置と、
前記光電変換装置の入射面側に配置され、入射する放射線を前記光電変換装置の感度域に波長変換する波長変換体とを備え、
前記光電変換素子は、
第１の半導体層と、
前記第１、第２の半導体層の各導電型の間の導電型からなり、前記第１、第２の半導体層間に介在するとともに、隣接画素の光電変換素子との間で連続して形成されている第３の半導体層と、
前記第１の半導体層と前記第３の半導体層との間に形成された絶縁層と、
前記第２の半導体層の面積よりも小さい面積で前記絶縁層に形成されたコンタクトホールと、
前記隣接画素との間に設けられ、前記第３の半導体層に対する入射光または入射エネルギーを遮断する遮光層とを含み、
前記第１の半導体層と前記第３の半導体層とは、前記コンタクトホールを介して接している
放射線撮像装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、光電変換装置および放射線撮像装置に関し、特に、α線、β線、γ線、Ｘ線に代表される放射線を波長変換体で光電変換装置の感度域に波長変換して放射線に基づく情報を読み取る放射線撮像装置（放射線読取装置）に関する。
【背景技術】
【０００２】
光電変換装置や放射線撮像装置においては、光電変換部で光電変換された入力情報に基づく電荷を外部容量へ転送し、当該外部容量にて信号電圧に変換することが行なわれる。このように、光電変換部自身の容量から外部容量へ電荷を転送して信号電圧に変換することで、Ｓ／Ｎを比較的大きくとることができる。
【０００３】
ところで、画素を複数個並べて配置する構成を採る場合、画素から信号が読み出される信号線が画素の数に応じて配線長が長くなるために寄生容量が形成されることがある。例えば、２００μｍ×２００μｍの大きさの画素を縦２０００個×横２０００個配置し、Ｘ線フィルム相当の大きさ、例えば４０ｃｍ×４０ｃｍの大きさのエリアセンサを作製した場合を考える。
【０００４】
Ｘ線フィルム相当の大きさのエリアセンサの場合、電荷転送するトランジスタのゲート電極とソース領域の重なりで容量が形成される。この重なりは画素数に応じるため重なり容量Ｃｇｓは、１箇所について約０．０５ｐＦであるとしても、１本の信号線には０．０５ｐＦ×２０００個＝１００ｐＦという容量が形成されることになる。
【０００５】
光電変換部自身の容量（センサ容量）Ｃｓは約１ｐＦ程度であるため、画素に発生した信号電圧をＶ１とすると信号線の出力電圧Ｖ０は
Ｖ０＝｛Ｃｓ／（Ｃｓ＋Ｃｇｓ×１０００）｝×Ｖ1
となり、出力電圧は約１／１００になってしまう。すなわち、大面積のエリアセンサを構成する場合には出力電圧は大幅にダウンすることになる。
【０００６】
また、このような状況下において、動画読取りを行なうためには、さらに１秒あたり３０枚以上の画像読取りを行なうことができる感度と動作の高速性が要求される。特に、医療におけるＸ線診断を含む非破壊検査などでは照射するＸ線の線量を出来るだけ少なくしたいという要求もあり、信号電荷量を１００〜４００倍に増加できるような、即ちさらなる高感度化が要望されている。
【０００７】
これに対して、従来、光電変換部で発生した信号電荷をゲートで受ける電界効果トランジスタを有し、当該電界効果トランジスタによって信号電荷に応じた信号電圧を信号線に読み出すソースフォロワ回路を画素ごとに設ける構成が採られている（例えば、特許文献１参照）。このソースフォロワ回路によれば、信号線に形成される容量が大きな場合でも高速の信号読み出しが可能になる。
【０００８】
図１０に、従来例に係る画素構造を示す。この従来例に係る画素１００は、ボトムゲート構造のトランジスタ１０１を含む駆動素子部と、ＰＩＮ(Positive Intrinsic Negative Diode)フォトダイオード１０２とを有する構成となっている。そして、ＰＩＮフォトダイオード１０２は、ｎ型半導体層１０３、ｉ型半導体層１０４およびｐ型半導体層１０５が順に積層され、これら各半導体層１０３〜１０５がほぼ同一形状にパターニングされた構造となっている。ｉ型半導体層１０４は、例えばアモルファスシリコンによって１μｍ程度の膜厚で形成される。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−３０７７５６号公報（特に、段落００４０−００４４および図７等参照）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１記載の従来技術では、ｎ型半導体層１０３とｐ型半導体層１０５がほぼ同一形状であることで、両半導体層１０３，１０５のエッジ部分がたかだか１μｍ程度の膜厚のｉ型半導体層１０４を挟んで非常に近接した構造となっている。そのため、ｎ型半導体層１０３およびｐ型半導体層１０５のエッジ間において、層間絶縁膜１０６との界面でリーク電流が発生し易い。
【００１１】
リーク電流が発生した光電変換素子、例えばＰＩＮフォトダイオード１０２では、光電変換された電荷を正常に蓄積できない状態となるため欠陥素子となってしまうという問題があった。また、欠陥素子までにならないとしても、微少なリーク電流が流れれば、素子特性のばらつきの要因となるため、入射光または入射エネルギーに対応した正確な光電変換（撮像）を行うことができない。
【００１２】
そこで、本発明は、光電変換素子における逆導電型の半導体層のエッジ間でのリーク電流を抑えることが可能な光電変換装置および当該光電変換装置を用いた放射線撮像装置を提供することを目的とする。
【課題を解決するための手段】
【００１３】
本発明による光電変換装置は、
入射光または入射エネルギーにより励起される電荷を収集する光電変換素子を含む単位画素が行列状に配置されてなり、
前記光電変換素子は、
第１の半導体層と、
前記第１の半導体層と逆導電型の第２の半導体層と、
前記第１、第２の半導体層の各導電型の間の導電型からなり、前記第１、第２の半導体層間に介在する第３の半導体層と、
前記第１の半導体層と前記第３の半導体層との間に形成された絶縁層と、
前記第２の半導体層の面積よりも小さい面積で前記絶縁層に形成されたコンタクトホールとを含み、
前記第１の半導体層と前記第３の半導体層とは、前記コンタクトホールを介して接している。
また、この光電変換装置と、入射する放射線を光電変換装置の感度域に波長変換する波長変換体とを組み合わせることによって放射線撮像装置を構成できる。
【００１４】
第１の半導体層が第３の半導体層の面積よりも小さい面積で絶縁層に形成されたコンタクトホールを介して第３の半導体層と接することで、第１の半導体層の第３の半導体層と接するエッジは第２の半導体層のエッジよりも内側に位置する。これにより、第１の半導体層と第２の半導体層のエッジ間の距離が、第１，第２の半導体層がほぼ同一形状で形成されている場合に比べて長くなる。したがって、第１，第２の半導体層の各エッジ間において絶縁層との界面で発生するリーク電流が、第１，第２の半導体層がほぼ同一形状で形成されている場合に比べて抑えられる。
【発明の効果】
【００１５】
本発明によれば、光電変換素子における逆導電型の半導体層のエッジ間でのリーク電流の発生を抑えることができるために素子欠陥となるのを防ぐことができるとともに、入射光または入射エネルギーに対応した正確な光電変換を行うことができる。
【図面の簡単な説明】
【００１６】
【図１】本発明が適用される光電変換装置のシステム構成の概略を示すシステム構成図である。
【図２】単位画素の回路構成の一例を示す回路図である。
【図３】光電変換装置と波長変換体の組合せからなる放射線撮像装置を示す概略構成図である。
【図４】実施例１に係る画素構造を示す要部の断面図である。
【図５】リセット動作後の残像に関して、ｐ側取り出し電流Ｉｐとｎ側取り出し電流Ｉｐの時間に対する変化の様子を示す図である。
【図６】隣接する単位画素間に遮光層を設けた場合の画素構造を示す要部の断面図である。
【図７】遮光層の遮光幅とクロストーク電圧の関係を示す図である。
【図８】ｐ型半導体層とｉ型半導体層が直接接する素子構造に適用した場合の画素構造を示す要部の断面図である。
【図９】実施例２に係る画素構造を示す要部の断面図である。
【図１０】従来例に係る画素構造を示す断面図である。
【発明を実施するための形態】
【００１７】
以下、発明を実施するための形態（以下、「実施形態」と記述する）について図面を用いて詳細に説明する。なお、説明は以下の順序で行う。
１．本発明が適用される光電変換装置
２．本発明（実施形態）の特徴部分
２−１．実施例１（画素分離構造を採らない場合の例）
２−２．実施例２（画素分離構造を採る場合の例）
３．変形例
【００１８】
＜１．本発明が適用される光電変換装置＞
（システム構成）
図１は、本発明が適用される光電変換装置のシステム構成の概略を示すシステム構成図である。
【００１９】
本適用例に係る光電変換装置１０は、ガラス基板等の絶縁性基板（以下、単に「基板」と記述する場合もある）１１上に形成された画素アレイ部１２と、当該画素アレイ部１２と同じ基板１１上に集積された周辺回路部とを有する構成となっている。本例では、周辺回路部として、例えば、行走査部（垂直駆動部）１３、水平選択部１４、列走査部（水平駆動部）１５およびシステム制御部１６が設けられている。
【００２０】
画素アレイ部１２には、入射光の光量に応じた電荷量の光電荷を発生して内部に蓄積する光電変換部（光電変換素子）を有する単位画素（以下、単に「画素」と記述する場合もある）が行列状に２次元配置されている。単位画素の具体的な構成については後述する。
【００２１】
画素アレイ部１２にはさらに、行列状の画素配列に対して画素行ごとに画素駆動線１７が行方向（画素行の画素の配列方向）に沿って配線され、画素列ごとに垂直信号線１８が列方向（画素列の画素の配列方向）に沿って配線されている。画素駆動線１７は、画素から信号を読み出す駆動を行う駆動信号を伝送する。図１では、画素駆動線１７について１本の配線として示しているが、１本に限られるものではない。画素駆動線１７の一端は、行走査部１３の各行に対応した出力端に接続されている。
【００２２】
行走査部１３は、シフトレジスタやアドレスデコーダ等によって構成され、画素アレイ部１２の各画素を、例えば行単位で駆動する画素駆動部である。行走査部１３によって選択走査された画素行の各単位画素から出力される信号は、垂直信号線１８の各々を通して水平選択部１４に供給される。水平選択部１４は、垂直信号線１８ごとに設けられたアンプや水平選択スイッチ等によって構成されている。
【００２３】
列走査部１５は、シフトレジスタやアドレスデコーダ等によって構成され、水平選択部１４の各水平選択スイッチを走査しつつ順番に駆動する。この列走査部１５による選択走査により、垂直信号線１８の各々を通して伝送される各画素の信号が順番に水平信号線１９に出力され、当該水平信号線１９を通して基板１１の外部へ伝送される。
【００２４】
なお、水平選択部１４、列走査部１５および水平信号線１９からなる回路部分については、ガラス基板等の絶縁性基板１１上に形成された回路もしくは外部制御ＩＣあるいはその両方を併用して構成される。
【００２５】
システム制御部１６は、基板１１の外部から与えられるクロックや、動作モードを指令するデータなどを受け取り、また、本光電変換装置１０の内部情報などのデータを出力する。システム制御部１６はさらに、各種のタイミング信号を生成するタイミングジェネレータを有し、当該タイミングジェネレータで生成された各種のタイミング信号を基に行走査部１３、水平選択部１４および列走査部１５などの周辺回路部の駆動制御を行う。
【００２６】
（画素構成）
図２は、単位画素２０の回路構成の一例を示す回路図である。本例に係る単位画素２０は、光電変換素子２１、リセットトランジスタ２２、読出用トランジスタ２３および行選択トランジスタ２４を有する構成となっている。この単位画素２０に対して、画素駆動線１７として例えば２本の配線、具体的には行選択線１７１およびリセット制御線１７２が画素行ごとに配線されている。
【００２７】
ここでは、リセットトランジスタ２２、読出用トランジスタ２３および行選択トランジスタ２４としてＮチャネル型の電界効果トランジスタを用いている。ただし、リセットトランジスタ２２、読出用トランジスタ２３および行選択トランジスタ２４の導電型の組み合わせは一例に過ぎず、これらの組み合わせに限られるものではない。
【００２８】
光電変換素子２１は、例えばＰＩＮ(Positive Intrinsic Negative Diode)フォトダイオードであり、カソードに例えば３Ｖ〜１０Ｖ程度の基準電位Ｖｘｒｅｆが印加されることで、入射光の光量に応じた電荷量の信号電荷を発生する。光電変換素子２１のアノードは蓄積ノードＮに接続されている。蓄積ノードＮには容量成分２５が存在し、光電変換素子２１で発生した信号電荷は蓄積ノードＮに蓄積される。
【００２９】
リセットトランジスタ２２は、参照電位Ｖｒｅｆが与えられる端子２６と蓄積ノードＮとの間に接続されており、例えば−５Ｖ〜５Ｖの振幅のリセット信号Ｖｒｓｔに応答してオンすることによって蓄積ノードＮの電位を参照電位Ｖｒｅｆにリセットする。
【００３０】
読出用トランジスタ２３は、ゲートが蓄積ノードＮに、ドレインが電源ＶＤＤにそれぞれ接続されており、光電変換素子２１で発生した信号電荷をゲートで受け、当該信号電荷に応じた信号電圧を出力する。
【００３１】
行選択トランジスタ２４は、読出用トランジスタ２３のソースと垂直信号線１８との間に接続されており、行走査信号Ｖｒｅａｄに応答してオンすることにより、読出用トランジスタ２３から出力される信号を垂直信号線１８に出力する。この行選択トランジスタ２４については、読出用トランジスタ２３のドレインと電源ＶＤＤとの間に接続する構成を採ることも可能である。
【００３２】
垂直信号線１８の一端には定電流源３０が接続されている。ここで、読出用トランジスタ２３とそのソースに対して行選択トランジスタ２４および垂直信号線１８を介して接続された定電流源３０とによってソースフォロワ回路が形成されている。このソースフォロワ回路によれば、垂直信号線１８に形成される容量が大きな場合でも高速の信号読み出しが可能になるというメリットがある。
【００３３】
ソースフォロワ用の読出用トランジスタ２３によって読み出された信号は、垂直信号線１８を介して画素列ごとに、水平選択部１４の入力部を構成するアンプ１４１に入力される。
【００３４】
（放射線撮像装置）
上記構成の単位画素２０が行列状に配置されてなる光電変換装置１０は、α線、β線、γ線、Ｘ線に代表される放射線を当該光電変換装置１０の感度域に波長変換する波長変換体との組合せにより、放射線に基づく情報を読み取る放射線撮像装置を構成することができる。具体的には、図３に示すように、光電変換装置１０の画素アレイ部１２の受光側に蛍光体（例えば、シンチレータ）のような波長変換体４０を設けることにより放射線撮像装置５０を構成することができる。
【００３５】
＜２．本発明（実施形態）の特徴部分＞
上記構成の光電変換装置１０または放射線撮像装置３０において、本発明は、光電変換素子２１の構造を特徴としている。光電変換素子２１は、第１の半導体層と、当該第１の半導体層と逆導電型の第２の半導体層と、第１、第２の半導体層の各導電型の間の導電型からなり、第１、第２の半導体層間に介在する第３の半導体層とを含む、例えばＰＩＮフォトダイオードである。
【００３６】
そして、光電変換素子２１は、第１の半導体層と第３の半導体層との間に形成された絶縁層と、当該絶縁層に第２の半導体層の面積よりも小さい面積で形成されたコンタクトホールとを有し、当該コンタクトホールを介して第１の半導体層と第３の半導体層とが接する構造となっている。
【００３７】
このように、第２の半導体層の面積よりも小さい面積で形成されたコンタクトホールを介して第１の半導体層が第３の半導体層と接することで、第１の半導体層の第３の半導体層と接するエッジは第２の半導体層のエッジよりも内側に位置する。これにより、第１の半導体層と第２の半導体層のエッジ間の距離が、第１，第２の半導体層がほぼ同一形状で形成されている場合に比べて長くなる。
【００３８】
したがって、第１，第２の半導体層の各エッジ間において絶縁層との界面で発生するリーク電流が、第１，第２の半導体層がほぼ同一形状で形成されている場合に比べて抑えられる。その結果、ＰＩＮフォトダイオード等の光電変換素子２１が欠陥となるのを防ぐことができるとともに、入射光または入射エネルギーに対応した正確な光電変換を行うことができる。
【００３９】
以下に、第１，第２の半導体層の各エッジ間において絶縁層との界面で発生するリーク電流を抑えることが可能な画素構造の具体的な実施例について説明する。
【００４０】
［２−１．実施例１］
（画素構造）
図４は、実施例１に係る画素構造を示す要部の断面図である。ここでは、光電変換素子２１がＰＩＮフォトダイオードからなる場合を例に挙げて説明するものとする。
【００４１】
図４において、ガラス基板等の絶縁性基板６１上に、Ｔｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等からなるゲート電極６２が形成され、その上にはＳｉＮｘ、ＳｉＯ２等からなるゲート絶縁膜６３が形成されている。ゲート絶縁膜６３の上には、本実施例１に係るＰＩＮフォトダイオード６０の第１の半導体層である例えばｐ型半導体層（ｐ＋領域）６４が形成されている。
【００４２】
ｐ型半導体層６４は、ＰＩＮフォトダイオード６０で光電変換された信号電荷を読み出す下部電極を兼ねている。ゲート絶縁膜６３上にはさらに、読出用トランジスタ２３等の画素トランジスタの半導体層６５が形成されている。画素トランジスタの半導体層６５において、リーク電流を低減するためにチャネル領域とドレイン・ソース領域との間にＬＤＤ(Lightly Doped Drain)を形成することは有効である。
【００４３】
第１の半導体層６４および画素トランジスタの半導体層６５の上には、ＳｉＮｘ、ＳｉＯ２等からなる第１の層間絶縁膜６６が形成されている。第１の層間絶縁膜６６の上部には、読出し用の信号線や各種の配線を含む配線層６７がＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等によって形成されている。配線層６７の上には、ＳｉＮｘ、ＳｉＯ２、有機絶縁膜等からなる第２の層間絶縁膜６８が形成されている。
【００４４】
第１，第２層間絶縁膜６６，６８からなる絶縁層には、コンタクトホール６９が形成されている。そして、第２層間絶縁膜６８の上には、ｐ型とｎ型の間の導電型からなる第３の半導体層であるｉ型半導体層７０がコンタクトホール６９の上部側の開口面積よりも大きい面積で形成されている。ｉ型半導体層７０はｐ型半導体層６４とコンタクトホール６９を介して接している。
【００４５】
ｉ型半導体層７０の上には、当該ｉ型半導体層７０とほぼ同一形状の第２の半導体層である例えばｎ型半導体層（ｎ＋領域）７１が積層されている。そして、第１の半導体層であるｐ型半導体層６４、第３の半導体層であるｉ型半導体層７０および第２の半導体層であるｎ型半導体層７１により、本実施例１に係るＰＩＮフォトダイオード６０Ａが形成されている。
【００４６】
このＰＩＮフォトダイオード６０Ａにおいて、各半導体層６４，７０，７１には、アモルファスシリコン、微結晶シリコン、多結晶シリコンなどが使用できる。また、これらのシリコンに、ゲルマニウムや炭素などの材料を導入して、分光感度を変えるようにしてもよい。また、ＰＩＮフォトダイオード６０Ａとしては、下部側をｎ型、上部側をｐ型にするような逆向きの構成でも構わない。
【００４７】
ｎ型半導体層７１の上には、ＰＩＮフォトダイオード６０Ａに対して規定の電圧を印加するための上部電極７２がＩＴＯ(Indium Tin Oxide)等の透明導電膜によって形成されている。さらに、上部電極７２の上には、当該上部電極７２に電圧を供給する電源配線７３が、上部電極７２の透明導電膜よりも低抵抗の材料、即ちＴｉ、Ａｌ、Ｍｏ、Ｗ、Ｃｒ等によって形成されている。この電源配線７３は、例えば単位画素２０を囲むようにメッシュ状に画素アレイ部１２の全面に亘って形成される。
【００４８】
以上により、入射光または入射エネルギーにより励起される電荷を収集する光電変換素子、例えばＰＩＮフォトダイオード６０Ａが形成され、電源配線７３および上部電極７２を介して規定の電圧が印加されることによって光電変換が行われる。この光電変換によって発生した電荷は、ｐ型半導体層６４を蓄積層として収集され、当該蓄積層から電流として読み出され、例えば図２のソースフォロワ型の読出用トランジスタ２３のゲートに与えられる。
【００４９】
（放射線検出器）
また、図示しないが、ＰＩＮフォトダイオード６０Ａの上部に、Ｘ線などの放射線を可視光に変換するいわゆるシンチレータと呼ばれる蛍光体を配することで、入射した放射線により感光されて信号電荷を発生する放射線検出器（放射線感光器）を構成することができる。具体的には、ＰＩＮフォトダイオード６０Ａの上部に、有機平坦化膜、スピンオングラス材料等からなる平坦化膜を形成し、その上部に蛍光体をＣｓＩ、ＮａＩ、ＣａＦ２等によって形成する。ＰＩＮフォトダイオード６０Ａに代えて当該放射線検出器を用いることで、先述した放射線撮像装置５０を構成できる。
【００５０】
（作用効果）
上述したように、絶縁層（６６，６８）に形成されたｎ型半導体層７１の面積よりも小さい面積（上部開口面積）のコンタクトホール６９を介してｐ型半導体層６４とｉ型半導体層７０とが接する構造とすることで、次のような作用効果を得ることができる。すなわち、この画素構造によれば、ｐ型半導体層６４とｎ型半導体層７１が空間的に隔てられ、かつ、ｐ型半導体層６４のｉ型半導体層７０と接するエッジ（コンタクトホール６９の下部開口端）はｎ型半導体層７１のエッジよりも内側に位置する。
【００５１】
これにより、ｐ型半導体層６４のｉ型半導体層７０と接するエッジとｎ型半導体層７１のエッジの間の距離が、従来技術のようにｐ型半導体層６４とｎ型半導体層７１がほぼ同一形状で形成され、ｐ型半導体層６４とｉ型半導体層７０が直接接している場合に比べて長くなる。したがって、ｐ型半導体層６４とｎ型半導体層７１のエッジ間において絶縁層（６６，６８）との界面で発生するリーク電流を、ｐ型半導体層６４とｎ型半導体層７１がほぼ同一形状で形成されている場合に比べて抑えることができる。
【００５２】
ここで、一例として、ｎ型半導体層７１のサイズを５０〜１００μｍ程度としたとき、ｐ型半導体層６４とｎ型半導体層７１がほぼ同一形状で形成されている従来の構造では、１０-10Ａ程度のリーク電流が流れる場合があった。これに対して、ｐ型半導体層６４のｉ型半導体層７０と接するエッジをｎ型半導体層７１のエッジよりも１μｍ程度内側に位置させることで、１０-14Ａ以下程度までリーク電流を低減できることが、発明者のシミュレーションによって確認されている。
【００５３】
特に、光を照射する場合には、リーク電流の低減効果がさらに顕著になることが確認されている。具体的には、ｐ型半導体層６４とｎ型半導体層７１がほぼ同一形状で形成されている従来の構造では１０-7Ａ程度のリーク電流が流れるのに対して、本画素構造によれば１０-13Ａ以下となることが確認されている。
【００５４】
なお、上記実施例１では、ＰＩＮフォトダイオード６０Ａの各半導体層６４，７０，７１にアモルファスシリコン、微結晶シリコン、多結晶シリコンなどを使用できるとした。ただし、特にｉ型半導体層７０には、非晶質シリコン、微結晶シリコンまたはそれらの積層膜を用いるのが望ましい。
【００５５】
また、Ｐ型半導体層６４には多結晶シリコンを用いるのが望ましい。ｐ型半導体層６４にアモルファスシリコンを用いると、十分に低抵抗な膜を得ることができず、同量の光を照射した場合でも画素アレイ部１２内でバラツキが大きくなる。したがって、ｐ型半導体層６４にアモルファスシリコンを用いるよりも多結晶シリコンを用いるのが望ましい。
【００５６】
また、信号電荷を収集する蓄積層側にｐ型半導体層６４を設けることで、リセットトランジスタ２２（図２参照）によるリセット動作後の残像が、ｎ型半導体層７１を蓄積層側に設ける場合に比べて減少するためである。リセット動作後にも微弱な電流が流れることによって蓄積層、即ちｐ型半導体層６４に電荷が少なからず収集され、この電荷に応じて蓄積層から取り出される電流に基づく画像が残像となる。
【００５７】
図５に、リセット動作後の残像に関して、ｐ側取り出し電流Ｉｐとｎ側取り出し電流Ｉｐの時間に対する変化の様子を示す。ここで、ｐ側取り出し電流Ｉｐとは、ｐ型半導体層６４を蓄積層側に設けた場合において、当該蓄積層から取り出される電流を言い、ｎ側取り出し電流Ｉｎとは、ｎ型半導体層７１を蓄積層側に設けた場合において、当該蓄積層から取り出される電流を言う。
【００５８】
図５から明らかなように、ｐ型半導体層６４を蓄積層側に設けた場合のｐ側取り出し電流Ｉｐの方が、ｎ型半導体層７１を蓄積層側に設けた場合のｎ側取り出し電流Ｉｎよりも時間が経過するにつれて減少することがわかる。このことから、リセット動作後の残像が、ｐ型半導体層６４を蓄積層側に設ける場合の方が、ｎ型半導体層７１を蓄積層側に設ける場合よりも減少するといえる。さらには、ｐ型半導体層６４に用いるシリコンについては、多結晶シリコン＞微結晶シリコン＞非結晶シリコンの順で、残像が減少することも確認されている。
【００５９】
また、本実施例１に係る画素構造では、ｉ型半導体層７０およびｎ型半導体層７１については、隣接する単位画素２０間（隣接するＰＩＮフォトダイオード６０Ａ間）のｉ型半導体層７０およびｎ型半導体層７１と連続して形成し、画素間で分離しないことを特徴としている。画素間で分離しないことで、分離するための工程を削減できるメリットがあるものの、画素間でのクロストークを減らす対策を施す必要がある。ここで、クロストークとは、隣接する単位画素２０間でリーク電流が流れることを言う。
【００６０】
ｉ型半導体層７０が非晶質シリコンまたは微結晶シリコンからなる場合、光照射時の隣接するＰＩＮフォトダイオード６０Ａ，６０Ａのコンタクトホール６９，６９間の抵抗値は１０-6Ａ程度となる。これに対して、図６に示すように、コンタクトホール６９，６９間に入射光または入射エネルギーを遮蔽する遮光層７４を形成することで、遮光層７４によって遮光された部分が高抵抗となるために、画素間でのクロストークを減らすことができる。
【００６１】
図７に、遮光層７４の遮光幅とクロストーク電圧の関係を示す。これによれば、遮光層７４の遮光幅を３μｍ以上に設定することで、十分に隣接画素（隣接フォトダイオード）間のクロストークを減らすことが可能となる。
【００６２】
遮光層７４については、単位画素２０を囲むようにメッシュ状に画素アレイ部１２の全面に亘って形成される。ただし、場合によっては、単位画素２０から信号を読み出す垂直信号線１８と直交する方向（画素行の画素配列方向）に並んだ画素間は遮光せず、垂直信号線１８の伸長方向（画素列の画素配列方向）に並んだ画素間は遮光するようにしても良い。
【００６３】
ここで、リセットトランジスタ２２によるリセット動作は画素行単位で順次行われる。したがって、リセット後の画素行とリセット前の画素行の隣接する２つの画素行における画素間で大きな電位差が生じ易い。このことは、隣接する２つの画素行における画素間の方が同じ画素行における画素間よりもクロストークが小さいことを意味する。
【００６４】
そこで、クロストークが小さい画素行の画素配列方向における画素間は遮光しない画素構造とする。これにより、画素行の画素配列方向における画素間に遮光層７４を設けない分だけＰＩＮフォトダイオード６０Ａの最大の受光面積を確保できる。
【００６５】
また、遮光層７４として、画素アレイ部１２の全面に亘って例えばメッシュ状に形成されてｎ型半導体層７１と電気的に接続され、当該ｎ型半導体層７１に対して規定の電位を供給する電源配線７３を兼用する構成を採ることも可能である。このように、電源配線７３を遮光層７４として兼用することで、遮光層７４を設けない分だけＰＩＮフォトダイオード６０Ａの最大の受光面積を確保できる利点がある。
【００６６】
なお、本実施例１では、ｐ型半導体層６４とｉ型半導体層７０がコンタクトホール６９を介して接する素子構造を前提としたが、従来技術のようにｐ型半導体層６４とｉ型半導体層７０が直接接する素子構造に対しても、本発明を適用することができる。この適用例に係るＰＩＮフォトダイオード６０Ｂについて以下に説明する。
【００６７】
具体的には、図８に示すように、ｐ型半導体層６４とｉ型半導体層７０が直接接する素子構造のＰＩＮフォトダイオード６０Ｂにおいて、ｐ型半導体層６４をそのエッジがｎ型半導体層７１のエッジよりも寸法ｄだけ内側になるように形成する。なお、この素子構造の場合には、ｐ型半導体層６４とは別に下部電極７５が設けられる。そして、ｐ型半導体層６４を蓄積層として収集された電荷が、下部電極７５を介して電流として読み出されることになる。
【００６８】
このように、ｐ型半導体層６４とｉ型半導体層７０が直接接する素子構造のＰＩＮフォトダイオード６０Ｂにおいても、ｐ型半導体層６４をそのエッジがｎ型半導体層７１のエッジよりも内側になるように形成することで、実施例１の場合と同様の作用効果を得ることができる。すなわち、ｐ型半導体層６４とｎ型半導体層７１のエッジ間の距離が、従来技術のように両半導体層６４，７１がほぼ同一形状で形成され、ｐ型半導体層６４とｉ型半導体層７０が直接接している場合に比べて長くなるため、リーク電流を抑えることができる。
【００６９】
［２−２．実施例２］
（画素構造）
図９は、実施例２に係る画素構造を示す要部の断面図である。図９において、図４と同等部分（対応する部分）には同一符号を付して示し、重複説明は省略する。本実施例２でも、光電変換素子２１がＰＩＮフォトダイオードからなる場合を例に挙げて説明するものとする。
【００７０】
実施例１に係る画素構造では、ｉ型半導体層７０およびｎ型半導体層７１について、隣接する単位画素２０間で分離しないことを特徴としていた。そして、単位画素２０を囲むようにメッシュ状に画素アレイ部１２の全面に亘って形成される遮光層７４（または、配線層７３）によって入射光または入射エネルギーを遮蔽することで、単位画素２０間でのクロストークを抑えるようにしていた。
【００７１】
前にも述べたように、リセットトランジスタ２２によるリセット動作は画素行単位で順次行われるために、リセット後の画素行とリセット前の画素行の隣接する２つの画素行における画素間で大きな電位差が生じ易い。その結果、同じ画素行における画素間よりも隣接する２つの画素行における画素間の方がクロストークが大きいと言える。この点に鑑みて為されたのが本実施例２に係る画素構造である。
【００７２】
すなわち、本実施例２に係る画素構造では、大きな電位差が生じ易い隣接する２つの画素行における画素間、即ち画素列の画素配列方向の画素間で画素分離を図る構造を採っている。具体的には、図９に示すように、画素列の画素配列方向の画素間において、ｉ型半導体層７０およびｎ型半導体層７１内に第２の層間絶縁膜６８に至る溝部７６を画素行の画素配列方向に沿って形成し、当該溝部７６内に第３の層間絶縁膜７７を形成する。そして、この第３の層間絶縁膜７７によってｉ型半導体層７０およびｎ型半導体層７１を画素間で分離する（画素分離構造）。
【００７３】
なお、本実施例２においても、絶縁層（６６，６８）にｎ型半導体層７１の面積よりも小さい面積のコンタクトホール６９を形成し、当該コンタクトホール６９を介してｐ型半導体層６４とｉ型半導体層７０が接する基本的な画素構造については実施例１と同じである。
【００７４】
（作用効果）
このように、画素列の画素配列方向の画素間に第３の層間絶縁膜７７を形成し、当該層間絶縁膜７７によってｉ型半導体層７０およびｎ型半導体層７１を画素間で分離することで、大きな電位差が生じ易い隣接する２つの画素行の画素間でのクロストークを確実に抑えることができる。画素行の画素配列方向の画素間の分離に関しては、実施例１の画素構造のように、電源配線７３または遮光層７４によって入射光または入射エネルギーを遮蔽する遮光構造を採るようにしても良い。また、同じ画素行における画素間の方が隣接する２つの画素行における画素間よりもクロストークが小さいことから、遮光構造をも採らないようにすることも可能である。
【００７５】
＜３．変形例＞
上記実施形態では、画素を駆動する行走査部１３を含む周辺回路部を、画素アレイ部１２と同じ基板１１上に設ける構成を採っているが、当該周辺回路部を基板１１の外部に設ける構成を採ることも可能である。
【００７６】
ただし、例えば行走査部１３を基板１１上に設ける構成を採った方が、次の点で有利である。例えば、基板１１の外部に設けた複数の駆動ＩＣからタイミング制御を行う場合に発生する駆動ＩＣ間の同期バラツキが発生しなくなるため駆動ＩＣ間の同期制御系やその調整作業が不要になる。また、複数の駆動ＩＣと基板１１とを接続する作業が不要となるため、大幅なコストダウンが可能となる。
【００７７】
さらには、ハンディタイプの放射線撮像装置や、移動時の振動などによる断線の可能性が減り、信頼性を大幅に向上させることが可能となる。さらにまた、複数の駆動ＩＣと基板１１とをフレキシブルケーブルなどによって接続する場合に比べて、装置本体の小型化が可能となり、本体装置への組み込み自由度が大幅に向上するという利点がある。
【符号の説明】
【００７８】
１０…光電変換装置、１１…絶縁性基板、１２…画素アレイ部、１３…行走査部（垂直駆動部）、１４…水平選択部、１５…列走査部（水平駆動部）、１６…システム制御部、２０…単位画素、２１…光電変換素子、２２…リセットトランジスタ、２３…読出用トランジスタ、２４…行選択トランジスタ、３０…定電流源、４０…波長変換体、５０…放射線撮像装置、６０Ａ，６０Ｂ…ＰＩＮフォトダイオード、６４…ｐ型半導体層（第１の半導体層）、７０…ｉ型半導体層（第３の半導体層）、７１…ｎ型半導体層（第２の半導体層）、７４…遮光層、７５…下部電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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