(57)【特許請求の範囲】
【請求項１】
第１導電型の第１の電荷蓄積領域を含む第１の光電変換素子と、 前記第１の光電変換素子に対して第１方向に沿って配置され、前記第１導電型の第２の電荷蓄積領域を含む第２の光電変換素子と、 前記第１の光電変換素子に対して前記第１方向と交わる第２方向に沿って配置され、前記第１導電型の第３の電荷蓄積領域を含む第３の光電変換素子と、  前記第１の光電変換素子にて生じた信号電荷を読み出すためのトランジスタと、が配置された前記第１導電型と反対導電型の第２導電型の半導体領域を含む半導体基板を有する光電変換装置において、  前記第１の電荷蓄積領域と前記第２の電荷蓄積領域との間の前記第２導電型の半導体領域にイオン注入によって形成され、前記半導体基板の深さ方向において前記トランジスタのチャネル部となる部分よりも深くに位置し、前記第２の方向に沿って配され、第１の幅を有する前記第２導電型の第１の半導体領域と、 前記第１の電荷蓄積領域と前記第２の電荷蓄積領域との間の前記第２導電型の半導体領域にイオン注入によって形成され、前記半導体基板の表面へ投影した時に、前記第２導電型の半導体領域の前記トランジスタが配された領域に配置され、前記半導体領域基板の深さ方向において前記トランジスタのチャネル部となる部分の下部に位置し、前記第１の幅よりも広く、前記トランジスタのチャネル部となる部分の幅よりも広い第２の幅を有する前記第２導電型の第２の半導体領域と、 前記第１の電荷蓄積領域と前記第３の電荷蓄積領域との間の前記第２導電型の半導体領域にイオン注入によって形成され、前記半導体基板の深さ方向において前記トランジスタのチャネル部となる部分よりも深くに位置し、前記第１の方向に沿って配され、前記第２の幅よりも狭い第３の幅を有する前記第２導電型の第３の半導体領域と、を有し、 前記半導体基板の表面へ投影した時に、前記第１の半導体領域と前記第３の半導体領域は、格子状に配置し、 前記半導体基板の表面へ投影した時に、前記第２の半導体領域は、前記第１の半導体領域が構成する前記格子の辺の一部である光電変換装置。
【請求項２】
前記第２の半導体領域は、前記トランジスタのチャネル部となる部分の長さよりも長い長さを有する請求項１に記載の光電変換装置。
【請求項３】
前記第１の光電変換素子と、前記第２の光電変換素子は、前記トランジスタを共有化していることを特徴とする請求項１または２に記載の光電変換装置。
【請求項４】
前記第１方向と前記第２方向は直交する請求項１乃至３のいずれか１項に記載の光電変換装置。
【請求項５】
前記第２の半導体領域は、前記第１の半導体領域と接し、前記第３の半導体領域と接する請求項１乃至４のいずれか１項に記載の光電変換装置。
【請求項６】
前記半導体基板の表面に投影した時に、
前記第１の半導体領域は、前記第２方向に長辺を有し、
前記第３の半導体領域は、前記第１方向に長辺を有し、
前記第２の半導体領域は、前記格子の交差部に設けられている請求項１乃至５のいずれか１項に記載の光電変換装置。
【請求項７】
前記第１の電荷蓄積領域と前記第２の電荷蓄積領域との間において、前記第１の半導体領域が配されていない領域を有する請求項１乃至６のいずれか１項に記載の光電変換装置。
【請求項８】
前記トランジスタは、リセットトランジスタおよび増幅トランジスタの少なくとも一方のトランジスタであって、
前記第２の半導体領域は、前記トランジスタのチャネル部となる部分の長さよりも長い長さを有する請求項１乃至７のいずれか１項に記載の光電変換装置。
【請求項９】
請求項１乃至８のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理回路と、を有する撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は光電変換装置の分離の構造に関する。
【背景技術】
【０００２】
ＣＣＤ型やＣＭＯＳ型の光電変換装置は多くのデジタルスチルカメラやデジタルカムコーダーに用いられている。近年、光電変換装置は画素の縮小化がなされており、それによって隣接の画素への電荷の混合（クロストーク）への対策が検討されている。
【０００３】
特許文献１では、隣接する画素間での電荷の混合を防ぐための分離用のバリアとなるＰ型ウエル領域を、光電変換素子のＮ型ウエル領域に合わせて深い領域に形成する構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２５８２３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されているＰ型のウエル領域では、画素の縮小化に伴い新たな課題が生じうる。それは、画素が縮小された時に、光電変換素子分離用のウエル領域によって光電変換素子の領域が低減し、光電変換素子の感度が低下してしまう可能性があることである。例えば、光電変換素子分離用のウエル領域が、信号電荷に対して障壁となるＰ型半導体領域の場合、光電変換素子のＮ型半導体領域を打ち消してしまう。
【０００６】
また、光電変換素子分離用のＰ型ウエル領域の幅を狭くすると、Ｐ型ウエル領域を形成する際のイオン注入において不純物が所望の深さに注入されない可能性がある。すると、光電変換素子の周辺に光電変換素子の電荷を読み出すためのトランジスタなどが設けられており、光電変換素子分離用のＰ型のウエル領域にトランジスタが配置される場合において、トランジスタの閾値にばらつきが生じうる。トランジスタの閾値がばらつくと、ダイナミックレンジが狭くなる等のトランジスタ性能の低下が生じてしまう。
【０００７】
そこで、本発明においては、光電変換素子の感度を維持しつつ、トランジスタの性能低下を抑制することが可能な光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明の光電変換装置は、第１導電型の第１の電荷蓄積領域を含む第１の光電変換素子と、前記第１の光電変換素子に対して第１方向に沿って配置され、前記第１導電型の第２の電荷蓄積領域を含む第２の光電変換素子と、前記第１の光電変換素子に対して前記第１方向と交わる第２方向に沿って配置され、前記第１導電型の第３の電荷蓄積領域を含む第の光電変換素子と、前記第１の光電変換素子にて生じた信号電荷を読み出すためのトランジスタと、が配置された前記第１導電型と反対導電型の第２導電型の半導体領域を含む半導体基板を有する光電変換装置において、前記第１の電荷蓄積領域と前記第２の電荷蓄積領域との間の前記第２導電型の半導体領域にイオン注入によって形成され、前記半導体基板の深さ方向において前記トランジスタのチャネル部となる部分よりも深くに位置し、前記第２の方向に沿って配され、第１の幅を有する前記第２導電型の第１の半導体領域と、前記第１の電荷蓄積領域と前記第２の電荷蓄積領域との間の前記第２導電型の半導体領域にイオン注入によって形成され、前記半導体基板の表面へ投影した時に、前記第２導電型の半導体領域の前記トランジスタが配された領域に配置され、前記半導体領域基板の深さ方向において前記トランジスタのチャネル部となる部分の下部に位置し、前記第１の幅よりも広く、前記トランジスタのチャネル部となる部分の幅よりも広い第２の幅を有する前記第２導電型の第２の半導体領域と、前記第１の電荷蓄積領域と前記第３の電荷蓄積領域との間の前記第２導電型の半導体領域にイオン注入によって形成され、前記半導体基板の深さ方向において前記トランジスタのチャネル部となる部分よりも深くに位置し、前記第１の方向に沿って配され、前記第２の幅よりも狭い第３の幅を有する前記第２導電型の第３の半導体領域と、を有し、前記半導体基板の表面へ投影した時に、前記第１の半導体領域と前記第３の半導体領域は、格子状に配置し、前記半導体基板の表面へ投影した時に、前記第２の半導体領域は、前記第１の半導体領域が構成する前記格子の辺の一部である。
【発明の効果】
【０００９】
光電変換素子の感度を維持しつつ、トランジスタの性能低下を抑制することが可能な光電変換装置を提供することが可能となる。
【図面の簡単な説明】
【００１０】
【図１】第１の実施形態における光電変換装置の平面図
【図２】光電変換装置の画素回路の一例とその平面図
【図３】第１の実施形態における光電変換装置の断面模式図
【図４】第２の実施形態における光電変換装置の断面模式図
【図５】第３の実施形態における光電変換装置の平面図
【図６】第４の実施形態における光電変換装置
【図７】撮像システムを説明するためのブロック図
【発明を実施するための形態】
【００１１】
本発明の光電変換装置は基板と、基板に配された複数の光電変換素子と、光電変換素子にて生じた信号電荷を転送するためのトランジスタと、転送された信号電荷を読み出すための複数のトランジスタと、を有する。複数の光電変換素子は、第１の光電変換素子と、第１の光電変換素子に隣接する第２の光電変換素子とを有する。そして、第１の光電変換素子と第２の光電変換素子との間に配された信号電荷が少数キャリアとなる第１導電型の第１の半導体領域と、転送された信号電荷を読み出すための複数のトランジスタが配された領域に配された第１導電型の第２の半導体領域を有する。この第２の半導体領域は第１導電型の第１の半導体領域よりも幅が広い。
【００１２】
このような構成を有することで、光電変換素子の感度を維持しつつ、トランジスタの性能低下を抑制することが可能となる。
【００１３】
以下、本発明の実施例について図面を用いて詳細に説明する。
【００１４】
（画素回路の一例）
まず、本発明が適用されうる画素回路の一例について説明する。図２（Ａ）は本発明が適用されうる画素回路の一例を示した回路図であり、図２（Ｂ）はその画素回路の１画素分の平面レイアウトを示す平面図である。以下、信号電荷が電子の場合を説明する。
【００１５】
図２（Ａ）において、画素ユニット（ＰＩＸＥＬ  ＵＮＩＴ）は、少なくとも２つの画素を有する。画素は少なくとも１つの光電変換素子を有する。図２（Ａ）において、光電変換素子であるフォトダイオード１００（１００ａ及び１００ｂ）と、転送ＭＯＳトランジスタ１０１（１０１ａ及び１０１ｂ）とを有する。そして、リセットＭＯＳトランジスタ１０２と、増幅ＭＯＳトランジスタ１０３と、選択ＭＯＳトランジスタ１０５とを有する。つまり、２つの画素、即ち２つのフォトダイオードがリセットＭＯＳトランジスタ１０２と、増幅ＭＯＳトランジスタ１０３と、選択ＭＯＳトランジスタ１０５とを共有化している。それぞれの転送ＭＯＳトランジスタ１０１はそれぞれの光電変換素子１００にて生じた信号電荷を浮遊拡散部１０４へ転送する。増幅ＭＯＳトランジスタ１０３は浮遊拡散部１０４の電位に応じた出力を、選択ＭＯＳトランジスタ１０５を介して出力線１０６へ出力する。増幅ＭＯＳトランジスタ１０３はソースフォロワ回路の一部であり、そのゲート電極は浮遊拡散部１０４と接続されている。リセットＭＯＳトランジスタ１０２は、増幅ＭＯＳトランジスタ１０３のゲート電極のノード、すなわち浮遊拡散部１０４を規定の電位（リセット電位）にリセットする。転送ＭＯＳトランジスタ１０１ａには転送制御信号ＴＸ１が、転送ＭＯＳトランジスタ１０１ｂには転送制御信号ＴＸ２が供給される。リセットＭＯＳトランジスタ１０２にはリセット制御信号ＲＥＳが、選択ＭＯＳトランジスタ１０５には選択制御信号ＳＥＬが供給される。各制御信号によって上述の信号電荷の読み出しが制御される。光電変換装置には、このような画素ユニットが１次元もしくは２次元に配列し、撮像領域を構成している。なお、画素ユニットは２つの画素を有していなくてもよく、任意の構成が適用可能である。
【００１６】
図２（Ｂ）は、図２（Ａ）の回路を有する光電変換装置の１画素の平面レイアウトを示す。図２（Ｂ）では、図２（Ａ）の１０１ｂに対応する光電変換素子２００が配置されている。２０１は転送ＭＯＳトランジスタ１０１ｂのゲート電極、２０２はリセットＭＯＳトランジスタ１０２のゲート電極を示す。２０３は増幅ＭＯＳトランジスタ１０３のゲート電極、２０５は選択ＭＯＳトランジスタ１０５のゲート電極、２０４ａは浮遊拡散部である。更に、２０７は増幅ＭＯＳトランジスタのドレイン領域であり、２０８は増幅ＭＯＳトランジスタのソース領域であり、選択ＭＯＳトランジスタのドレイン領域である。２０９は選択ＭＯＳトランジスタのソース領域であり図２（Ａ）における出力線１０６と接続されている。２１１は半導体領域や半導体基板に電圧を供給するための半導体領域であり、例えばウエルコンタクトである。
【００１７】
２１０は各素子の活性領域を規定する素子分離領域である。本実施形態においては、素子分離領域２１０にＬＯＣＯＳ（Ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆＳｉｌｉｃｏｎ）構造を用いたが、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造などでもよい。また、素子分離領域２１０は、信号電荷に対して障壁となるような半導体領域のみが配された構造（拡散分離）などでもよい。素子分離領域２１０が信号電荷に対して障壁となるような半導体領域のみから構成される場合においては、活性領域は信号電荷に対して障壁となるような半導体領域との境界にて規定されるものとする。図２（Ｂ）において、ある活性領域は光電変換素子２００ａと浮遊拡散部２０４ａとを含み、別の活性領域は各トランジスタのソース領域およびドレイン領域を含む。ここで、画素、即ち画素ユニットは、第１の方向（Ｘ軸）および第２の方向（Ｙ軸）に沿って行列状に配されており、第１の方向と第２の方向とは直交するものとする。また、図２（Ｂ）において、図２（Ａ）のフォトダイオード１０１ａは光電変換素子２００ａの第１の方向に沿って配置された隣の光電変換素子に対応する。また、図２（Ｂ）において、光電変換素子２００ａを第１の光電変換素子とし、第１の方向に沿って配置された光電変換素子を第２の光電変換素子とし、第２の方向に沿って配置された光電変換素子は第３の光電変換素子とする。
【００１８】
光電変換装置は、図２（Ａ）に示したような回路に限定されるものではなく、更に多くの光電変換素子が増幅ＭＯＳトランジスタを共有化するような構成であっても、選択ＭＯＳトランジスタを有していない構成であってもよい。また、図２（Ｂ）に示したような平面レイアウトに限定されない。また、ここでは信号電荷を電子とし、各ＭＯＳトランジスタをＮＭＯＳトランジスタとしたが、信号電荷が正孔でＰＭＯＳトランジスタであってもよい。また、任意のＭＯＳトランジスタの極性を入れ替えてもよい。以下、図面を用いて本発明の実施形態を説明する。
【００１９】
（第１の実施形態）
本実施形態の光電変換装置について、図１及び図３を用いて説明する。まず、図１（Ａ）は図２（Ｂ）の平面図に対応した平面図である。
【００２０】
図１では、説明のため、光電変換素子の分離として機能しうる信号電荷に対して障壁となるＰ型の半導体領域が配置される領域を、図２（Ｂ）の平面レイアウトに重ねて示したものである。実際には、Ｐ型半導体領域は半導体基板内部に配置されており、図１では半導体基板の表面に各構成を投影した形状を示している。光電変換素子分離として機能しうるＰ型の半導体領域は、素子分離領域２１０にも配置されうる。そして、光電変換素子の分離として機能しうるＰ型の半導体領域は、第１の半導体領域１１０と、第３の半導体領域１１１と、第２の半導体領域１０１２とを含む。第１の半導体領域１１０は、第２の方向に沿って配置され、光電変換素子２００ａと第１の方向に隣に配置されている。つまり、第１の半導体領域１１０は、第１の光電変換素子と第２の光電変換素子との間に配置されている。第３の半導体領域１１１は、第１の方向に沿って配置され、光電変換素子２００ａと第２の方向に隣に配置されている。つまり、第３の半導体領域１１１は、第１の光電変換素子と第３の光電変換素子との間に配置されている。半導体基板の表面に配置を投影すると、第１の半導体領域１１０と第３の半導体領域１１１とは格子状に配されている。第２の半導体領域１０１２は、転送された信号電荷を読み出すためのトランジスタが配置された領域に配され、各トランジスタのゲート電極の下部に配されている。また、図１において、第２の半導体領域１０１２は、各トランジスタのチャネル部と、ソース領域と、ドレイン領域とに渡って配置されている。第１の半導体領域１１０及び第３の半導体領域１１１は、幅Ｗ１を有する。そして、第２の半導体領域１０１２は、トランジスタのチャネル部に対応して、チャネル部よりも幅広の幅Ｗ２を有し、チャネル部のチャネル長よりも長い長さＬ１あるいは長さＬ２を有する。このような構成によって、トランジスタのチャネル部に第１あるいは第３の半導体領域の端部がかかることがなく、トランジスタのチャネル部に一定の第２の半導体領域が配置される。よって、トランジスタの閾値ばらつきの発生が低減される。つまり、隣接する光電変換素子への信号電荷の流入を抑制しつつ、光電変換素子とトランジスタの特性とを維持することが可能となる。
【００２１】
なお、第２の半導体領域１０１２の幅Ｗ２は、対応するトランジスタのチャネル幅方向に平行であり、本実施形態では第１の方向に平行である。また、幅Ｗ２は、対応するトランジスタのチャネル幅より広い。また、第２の半導体領域１０１２は、長さＬ１及び長さＬ２を有しており、これは対応するトランジスタのチャネル長方向に平行であり、本実施形態では第２の方向に平行である。長さＬ１及び長さＬ２は任意であり、少なくとも対応するトランジスタのチャネル長よりも長ければよい。また、本実施例における転送された信号電荷を読み出すためのトランジスタとは、増幅トランジスタ、選択トランジスタ、リセットトランジスタである。
【００２２】
次に、図３を用いて、図１に対応する光電変換装置の断面模式図を説明する。図３（Ａ）は図１のＡＢ線に沿った断面模式図であり、図３（Ｂ）は図１のＣＤ線に沿った断面模式図である。図３において図１と同様の構成には同一の符号を付し、説明を省略する。
【００２３】
図３（Ａ）及び図３（Ｂ）において、３０１はＮ型の半導体基板であり、３０２はＰ型の半導体領域である。半導体基板３０１は、半導体基板の上にエピタキシャル層を有する構成なども含むものとする。３０３は、転送トランジスタのゲート電極２０１ａの下部に形成されるチャネル部を示し、３０４は図１の光電変換素子２００ａの電荷蓄積領域となるＮ型半導体領域である。３０５は選択トランジスタのゲート電極２０５の下部に形成されるチャネル部である。トランジスタのチャネル部とはトランジスタが動作している時にチャネルが形成されうる領域を示す。矢印Ｄは半導体基板３０１の深さ方向を示す。
【００２４】
図３（Ａ）及び図３（Ｂ）において、第１の半導体領域１１０は幅Ｗ１、深さ方向の長さＤ１を有し、第２の半導体領域１０１２は幅Ｗ２、深さ方向の長さＤ１を有する。図３（Ａ）に示すように、トランジスタのソース領域あるいはドレイン領域を通るＡＢ線断面においては、ドレイン領域２０７の下部に第１の半導体領域１１０が配置されている。一方、図３（Ｂ）に示すように、選択トランジスタのゲート電極２０５を通るＣＤ線断面においては、選択トランジスタのゲート電極２０５の下部に第２の半導体領域１０１２が配置されている。第２の半導体領域１０１２は選択トランジスタのゲート電極２０５の下部に形成されるチャネル部３０５よりも幅が広く、またチャネル部３０５よりも下部に配置されている。このような構成によって、トランジスタの閾値ばらつきの発生が低減可能となる。
【００２５】
チャネル部よりも半導体基板の深い位置に対してイオン注入を行う場合、イオンビームの特性により注入されるイオンの入射角がばらついてしまう場合がある。微細パターンを形成する際に斜めに入射されるイオンの一部は、高アスペクト比のフォトレジストの開口端を通過したり、フォトレジストの側壁で反射したりし、所定の注入エネルギーよりもエネルギーを損失した状態で半導体基板に進入する。このようなエネルギーを損失したイオンは所望の深さに達しない。
【００２６】
ここで、もし、チャネル部の下部に配置されうるＰ型の半導体領域１０１２を、チャネル幅より細いパターンで形成すると、上述の理由により、所望の深さに達せず、チャネル部にＰ型の半導体領域が形成されてしまう場合が生じうる。このわずかに配置されるＰ型半導体領域によって、Ｐ型半導体領域３０２の濃度が向上し、Ｎ型のＭＯＳトランジスタの閾値を上げてしまう場合がある。例えば、リセットＭＯＳトランジスタの閾値が上昇すると、浮遊拡散部をリセットすることが困難となる。また、例えば増幅ＭＯＳトランジスタの閾値が上昇すると、信号出力時のダイナミックレンジが狭くなる。ここで、チャネル部の下部に配置される半導体領域１０１２はチャネル部よりも幅広くすることで、エネルギーを損失したイオンが注入されることを抑制することが可能となる。
【００２７】
なお、本実施形態の光電変換装置は、公知の半導体製造技術によって、例えば、図１に示す第１〜第３の半導体領域が配置される領域が開口されたフォトレジストマスクを用いて、イオン注入することによって形成可能である。また、第２の半導体領域と重複する領域を除く第１の半導体領域及び第３の半導体領域を形成し、第２の半導体領域を別の工程で形成してもよい。
【００２８】
また、本実施形態において、隣接画素への信号電荷の混入量を一定にするため第１の半導体領域１１０と第３の半導体領域１１１とは同一の幅Ｗ１を有しているが、素子の配置によっては、異なる幅を有する場合もありうる。周囲の画素への信号電荷の漏れ量を一定にすることで、画像信号の補正処理を容易にすることが可能である。なお、第３の半導体領域１１１の幅は、隣接する浮遊拡散部２０４の寄生容量を増大させないように設定されると好ましい。
【００２９】
また、第２の半導体領域は格子状に配置された第１の半導体領域と第３の半導体領域との交点に配置されることが望ましい。すなわち、転送された信号電荷を読み出すためのトランジスタが、格子状に配置された第１の半導体領域と第３の半導体領域との交点に配置されることが望ましい。このような配置によって、光電変換素子と他の素子との配置の対称性を向上させることが可能となる。また、このような配置によって、周囲の画素への信号電荷の漏れ量のばらつきを低減することが可能となる。
【００３０】
以上の構成によって、光電変換素子の感度を維持しつつ、トランジスタの性能低下を抑制することが可能な光電変換装置を提供することが可能となる。
【００３１】
（第２の実施形態）
本実施形態の光電変換装置について図４を用いて説明する。図４は図３（Ｂ）に対応する断面模式図であり、図３（Ｂ）と同様の構成には、同一の符号を付し、説明を省略する。
【００３２】
本実施形態の光電変換装置は、第１の実施形態に比べて、光電変換素子の分離として機能しうる半導体領域が複数からなることが特徴である。つまり、図４において、第２の半導体領域１０１２の下部に、幅Ｗ２よりも狭く、第１の半導体領域と同一の幅Ｗ１を有する複数の第４の半導体領域４０１が配置されている。そして、第１の半導体領域１１０の下部に、幅Ｗ１を有する複数の第５の半導体領域４０２が配置されている。このような構成においても、トランジスタのチャネル部を覆って第２の半導体領域１０１２が配置されているため、トランジスタの性能を維持することが可能となる。
【００３３】
また、同一の幅Ｗ１を有する第４の半導体領域４０１及び第５の半導体領域４０２が同一の深さに配置されているため、光電変換素子の深い位置で発生した信号電荷の漏れ量を均一にすることが容易となる。
【００３４】
なお、本実施形態において、第４の半導体領域４０１及び第５の半導体領域４０２は３つ配置されているが、これに限定されるものではない。また、第３の半導体領域１０１２は１つ配置されているが、複数が深さ方向に配置されていても良い。
【００３５】
（第３の実施形態）
本実施形態の光電変換装置について図５を用いて説明する。図５は図１に対応する断面模式図であり、図１と同様の構成には、同一の符号を付し、説明を省略する。
【００３６】
本実施形態の光電変換装置は、第１の実施形態に比べて、第２の半導体領域の長さが短いことが特徴である。つまり、図５において、第２の半導体領域７０１２は長さＬ３を有している。長さＬ３は、対応する図１の第２の半導体領域の長さＬ１及び長さＬ２よりも短い。長さＬ３は、トランジスタのチャネル長よりも長い。つまり、本実施形態の第２の半導体領域７０１２は、少なくともトランジスタのチャネル部を覆えればよく、図５に示すように、ソース領域あるいはドレイン領域のいずれかを覆っていなくてもよい。また、第１の実施形態においては第２の半導体領域は２つの長さを有していたが、本実施形態においては１つの長さＬ３のみである。このように長さを１つにすることで、平面レイアウトの対称性が向上し、信号電荷の漏れを均一にすることが可能となる。
【００３７】
なお、複数のトランジスタのうち、リセットトランジスタ、増幅トランジスタはその閾値の変化が読み出される信号に影響を与えるため、第２の半導体領域によってチャネル部が覆われていることが望ましい。選択トランジスタについては、信号に与える影響が小さいため、第２の半導体領域が配置されておらず、第１あるいは第３の半導体領域が配置されていてもよい。
【００３８】
（第４の実施形態）
本実施形態の光電変換装置について図６を用いて説明する。図６において、図１と同一の構成には同一の符号を付し、説明を省略する。
【００３９】
図６の本実施形態の光電変換装置は、幅Ｗ１の第１の半導体領域１１０と、幅Ｗ１の第３の半導体領域１１１と、幅Ｗ２の第２の半導体領域１０１２とを有している。このような構成によって、隣接する光電変換素子への信号電荷の流入を抑制しつつ、光電変換素子とトランジスタの特性とを維持することが可能としている。また、本実施形態の光電変換装置は、第１導電型の半導体領域１１０を配していない領域１１１２を有する。このような構成によって、光電変換素子２００ａから隣接する光電変換素子へ流入する信号電荷を調整することが可能となる。例えば、光電変換素子２００ａから第１の方向に隣接した光電変換素子へ流入する信号電荷が、光電変換素子２００ａから第２の方向に隣接した光電変換素子へ流入する信号電荷よりも少ない場合に、それらの信号電荷の量を均一にすることが可能となる。
【００４０】
また、領域１１１２を電源あるいはグランドといった固定電位が供給されるソース領域、ドレイン領域、あるいは任意の半導体領域（ウエルコンタクト等）の下部に設けることも可能である。このような構成にすれば、ＬＯＣＯＳ等で発生した暗電流をソース領域、ドレイン領域、あるいは半導体領域に排出することも可能である。よって、光電変換素子に流入する暗電流を低減することが可能となる。
【００４１】
（第５の実施形態）
本発明の光電変換装置を撮像装置として撮像システムに適用した場合の一実施例について詳述する。撮像システムとして、デジタルスチルカメラやデジタルカムコーダーや監視カメラなどがあげられる。図７に、撮像システムの例としてデジタルスチルカメラに光電変換装置を適用した場合のブロック図を示す。
【００４２】
図７において、１はレンズの保護のためのバリア、２は被写体の光学像を撮像装置４（光電変換装置）に結像させるレンズ、３はレンズ２を通った光量を可変するための絞りである。６は撮像装置４より出力される撮像信号のアナログーディジタル変換を行うＡ／Ｄ変換器、７はＡ／Ｄ変換器６より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。そして、図７において、８は撮像装置４、撮像信号処理回路５、Ａ／Ｄ変換器６、信号処理部７に、各種タイミング信号を出力するタイミング発生部、９は各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部である。１０は画像データを一時的に記憶する為のメモリ部、１１は記録媒体に記録または読み出しを行うためのインターフェース部、１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置４と、撮像装置から出力された撮像信号を処理する信号処理部７とを有すればよい。また、タイミング発生部やＡ／Ｄ変換器が撮像装置と同一基板上に形成されていてもよい。以上のように、本発明の光電変換装置を撮像システムに適用することが可能である。本発明の光電変換装置を撮像システムに適用することにより、高品質な画像の取得が可能となる。
【００４３】
以上述べてきたように、本発明の構成によって、光電変換素子の感度を維持しつつ、トランジスタの性能低下を抑制することが可能な光電変換装置を提供することが可能となる。なお、各実施形態において第１、第３の半導体領域は格子状に配置されているが、素子の配置によるものであり、これに限定されない。また、第１〜第３の半導体領域などの半導体領域の深さ方向の長さについても適宜設定可能である。これらの構成および各実施形態は適宜組み合わせ可能である。
【符号の説明】
【００４４】
２００ａ  光電変換素子
２０１ａ  転送ＭＯＳトランジスタのゲート電極
２０４ａ  浮遊拡散部
１１０  第１導電型の第１の半導体領域
１１１  第１導電型の第３の半導体領域
１０１２  第１導電型の第２の半導体領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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