(57)【特許請求の範囲】
【請求項１】
誤り訂正を実行する装置であって、
処理されるデータを記憶する第１のメモリと、
前記第１のメモリに結合され、第１及び第２の出力を有する第１のスイッチと、
前記第１のスイッチの前記第１の出力に結合された第１の処理器と、
前記第１のスイッチの前記第２の出力に結合され、入力側において前進シフト処理を行いかつ出力側において後退シフト処理を行ってデータの再順序付けを促し、前記第１の処理器とは異なる方法でデータを処理する第２の処理器と、
前記第１の処理器及び前記第２の処理器に結合され、第３の出力を有する第２のスイッチと、
前記第２のスイッチに結合され、前記第１の処理器及び前記第２の処理器による中間的な結果を記憶する第２のメモリと、
前記第１のスイッチ、前記第１の処理器及び前記第２の処理器に結合され、前記第１の処理器及び前記第２の処理器による処理の最終的な結果を記憶するように前記第１のスイッチ及び前記第２のスイッチの切り換えを制御する制御器であって、前記第２の処理器で処理されたデータが中間的な計算結果を示していた場合には前記後退シフト処理を迂回できる制御器と
を有する装置。
【請求項２】
前記第２のメモリが、使用するメモリ空間を節約するために前記第１の処理器及び前記第２の処理器における処理に共有されるように、前記第１及び第２の処理器は前記第２のスイッチを介して前記第２のメモリに結合されている、請求項１記載の装置。
【請求項３】
当該装置は低密度パリティ検査符号誤り訂正のために使用される、請求項１記載の装置。
【請求項４】
前記第１の処理器がビットノード処理のために使用される、請求項１に記載の装置。
【請求項５】
前記第２の処理器が調査ノード処理のために使用される、請求項１に記載の装置。
【請求項６】
制御情報及びアクセス情報を記憶する前記制御器に結合された第３のメモリを更に有する請求項１に記載の装置。
【請求項７】
当該装置は衛星受信器においてＤＶＢ−Ｓ２信号を受信するために使用される請求項１に記載の装置。
【請求項８】
前記制御器は、前記第２の処理器の前記前進シフト処理及び前記後退シフト処理を制御する、請求項１に記載の装置。
【請求項９】
前記第１のメモリはＲＡＭである、請求項１に記載の装置。
【請求項１０】
前記前進シフト処理及び前記後退シフト処理により時間フレーム内での処理回数を増やす、請求項１に記載の装置。
【請求項１１】
誤り訂正を実行する方法であって、
第１の形態で配置されたデータを第１のメモリから読み出すステップと、
前記第１のメモリ内のデータを第２の形態に並べる前進シフト処理を行うステップと、
誤り訂正処理の第１の部分を、前記前進シフト処理後のデータに対して行うステップと、
処理後のデータを前記第２の形態から前記第１の形態へ戻す後退シフト処理を処理後のデータに対して行うステップであって、前記処理後のデータが中間的な結果を示していた場合には前記後退シフト処理は迂回される、ステップと、
前記処理後のデータが中間的な結果を示していた場合には、前記中間的な結果を第２のメモリに書き込むステップと、
前記処理後のデータが中間的な結果を示していなかった場合には、前記後退シフト処理後のデータを前記第１のメモリに書き込むステップであって、前記第１の形態の前記後退シフト処理後のデータは誤り訂正処理の第２の部分による処理に使用される形態であり、前記第１のメモリは前記誤り訂正処理の前記第２の部分により処理されたデータも記憶する、ステップと
を有する方法。
【請求項１２】
前記第１のメモリに書き込まれたデータを読み出すステップと、
前記誤り訂正処理の第２の部分により、前記第１のメモリに書き込まれ読み出されたデータを処理するステップと、
前記誤り訂正処理の第２の部分により処理されたデータを前記第１のメモリに書き込むステップと
を更に有する、請求項１１記載の方法。
【請求項１３】
前記誤り訂正処理の第２の部分はビットノード処理である、請求項１２記載の方法。
【請求項１４】
当該方法はＬＤＰＣ復号化器で使用される、請求項１１記載の方法。
【請求項１５】
前記誤り訂正処理の第１の部分は調査ノード処理である、請求項１１記載の方法。
【請求項１６】
第１の形態で配置されたデータを第１のメモリから読み出す手段と、
前記第１のメモリ内のデータを第２の形態に並べる前進シフト処理を行う手段と、
誤り訂正処理の第１の部分を、前記前進シフト処理後のデータに対して行う手段と、
処理後のデータを前記第２の形態から前記第１の形態へ戻すための後退シフト処理を処理後のデータに対して行い、処理されたデータを第１の形態に戻す手段であって、前記処理後のデータが中間的な結果を示していた場合には前記後退シフト処理を迂回する手段を含む手段と、
前記処理後のデータが中間的な結果を示していた場合には、前記中間的な結果を第２のメモリに書き込む手段と、
前記処理後のデータが中間的な結果を示していなかった場合には、前記後退シフト処理後のデータを前記第１のメモリに書き込む手段であって、前記第１の形態の前記後退シフト処理後のデータは誤り訂正処理の第２の部分による処理に使用される形態であり、前記第１のメモリは前記誤り訂正処理の前記第２の部分により処理されたデータも記憶する、手段と
を有する装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に通信受信器に関する。特に、本発明は低密度パリティ検査符号化のような方法を用いるシステムにおけるエラー訂正信号の処理等に関する。
【背景技術】
【０００２】
この節は、下で詳述している及び／又は同時提出の特許請求の範囲に記載している本発明の種々の特徴に関連する技術の種々の特徴について読者に紹介することが意図されている。ここでの説明は、本発明の種々の特徴のよりよい理解を容易にするように、背景情報を読者に提供する支援のために有用であると考えられる。従って、それらの説明は、この観点から読まれる必要があり、従来技術を是認するものではない。
【０００３】
多くの人々が知っているように、衛星テレビシステムは、過去数年に亘ってかなり広く行き渡るようになってきた。実際には、１９９４年のディジタル衛星テレビの導入以来、１２００万戸のアメリカの家庭が衛星テレビ加入者になっている。それらの加入者の殆どは、衛星アンテナが比較的容易に設置及び接続することができる単身者である。例えば、衛星アンテナは、家の屋根に設置されることが可能である。この成長が継続するように、顧客はしばしば、毎年、サービスからより多くを期待する。それ故、サービスプロバイダは、常に、新しい特徴を考え、記録、多室操作、並びにより多く且つより良好なコンテンツ等を向上させている。近年、高精細な映像及び音声に益々注目さするようになってきた。
【０００４】
高精細信号は、現在、衛星システムにおいて提供されているサービスに比べてより大容量又は高帯域幅を必要とする。また、多くの高精細サービスは、更に、現在のサービスを置き換えるものとしてではなく、現在のサービスに付加して提供されるものである。それらの新しいサービスを提供するために、一部のサービスプロバイダはシステムの全能力を高めている。利用可能な衛星チャネル又はトランスポンダ数を増加させる又は使用される衛星の数を増加させる多くの方法において、能力を高めることが可能である。衛星システムに対する最も大きい変化は、実際の通信システムの仕様を変えることを含むことである。
【０００５】
近年の技術の進歩は、衛星サービスプロバイダが、ＭＰＥＧ−４として一般に知られているＭＰＥＧ（Ｍｏｔｉｏｎ  Ｐｉｃｔｕｒｅ  Ｅｎｈａｎｃｅｍｅｎｔ  Ｇｒｏｕｐ）により生成されるような新しい復号化アルゴリズムを用いることを含む多くの方法におけるシステム仕様を変えることにより能力を高めることを考えることを可能にしている。更に、ＤＶＢ−Ｓ２として知られているディジタル映像放送（ＤＶＢ：Ｄｉｇｉｔａｌ  Ｖｉｄｅｏ  Ｓｙｓｔｅｍ）について与えられている規格において８レベル位相シフトキーイング（８ＰＳＫ）のようなより最新の変調フォーマットを利用することが可能である。ＤＶＢ−Ｓ２規格はまた、低密度パリティ検査（ＬＤＰＣ）符号化のような既知の新しいエラー補正システムを与え、その低密度パリティ検査符号化は、全体のシステム能力を更に高めることを可能にする。それらの変化は通信システムにおける能力を高くすることができるが、それらの変化はまた、信号を受信する動作マージンを変え、受信器のデザインにおける変化を余儀なくさせる。
【０００６】
殆ど全ての通信システム、及び上記の衛星システムのような特にディジタルのシステムは、受信器の能力を改善するようにある方式のエラー補正方法を用いている。それらのスキームは、送信器、受信器又はそれらの両方において実行されなければならないかなり複雑な機能を有する。上記のように、広く行き渡るようになったそれらのスキームの１つはＬＤＰＣ符号化である。
【０００７】
ＬＤＰＣ符号化は、データストリームのより大きいセグメントの小さいセクションのためにパリティビットを生成するエラー補正方法である。動作されるデータストリームセグメントはかなり大きく、例えば、６４８００ビットであり、パリティビットは、一群の状態の３ビットのようなかなり小さいセクションについて生成されることが可能である。
【０００８】
その処理はデータストリームのセグメントにおいて実行されるが、入力データストリームは続いたまま保たれる。入力データストリームは、典型的には、ディジタル形式の映像又は音声信号であり、それ故、その処理は、有限は時間内に完了されなければならない。データストリームセグメントを処理するために割り当てられる時間は、典型的には、ＬＤＰＣフレーム時間と呼ばれる。更に、パリティグループは重なり合うことが可能である。単一ビットは２つ以上のパリティグループのメンバーであることが可能であり、それ故、データビットのパリティについて適切に処理する２つ以上のパリティビットを有することが可能である。それらの群及びパリティビットを割り当てる方法は、符号化器であって、特に制御器において符号化器が、パリティ検査処理を適切に管理するように、典型的には既知であり、予め決められている。
【０００９】
ＬＤＰＣ復号化は、処理を複雑にする複数のレイヤを有する。第１の、かなり単純なパリティ演算が、付加パリティビットを、ここで、有するデータストリームにおいて実行されることが可能である。この単純なパリティ演算は、パリティグループのパリティ及び関連するパリティビットに基づいて、従来のパリティ検査を単純に実行することを有する。しかしながら、エラーの状態にある正確なビットは尚も不確定であるため、一部のエラーは訂正不可能のままである。エラー訂正を更に行うように、同じデータビットはしばしば、２つ以上のパリティグループ化において用いられる。
【００１０】
単独のパリティ及び複数の群のパリティの両方を有する場合でさえ、全てのエラーは尚も、明示的に訂正されない可能性がある。更に、パリティグループ化の性質のために、各々のビットは、固有のその値についての情報ばかりでなく、付帯的な値の情報も有する。データビットについての固有の情報は、パリティ情報を用いてパリティ調査演算を実行することにより得られる知識を有する、ビットの実際の値に関して特徴付けられることが可能である。付帯的な情報は、データストリームにおける他のデータビット（例えば、処理中の現データに隣接するデータビット又はパリティグループ化における他のビット）の値に基づいて、ビットの値について決定されることが可能である情報を有する。固有の及び付帯的な情報を用いることは、最終的な正確なビット値を確認するように、繰り返し処理において情報の両方の要素を用いることを含む、より複雑な訂正アルゴリズムを必要とする。
【００１１】
ＬＤＰＣ符号化のための復号化器は、受信データからエラーを除去するように、受信データにおいて一連の繰り返しを実行する。それらの繰り返しは２つの基本的なステップを
有する。第１のステップは調査ノード計算と呼ばれ、その場合、データはメモリから読み出され、一部の演算処理が実行される。その結果は、その場合、メモリに書き込まれる。この第１の演算を実行する回路は調査ノード処理ユニット（ＣＰＵ）である。第２ステップはビットノード計算と呼ばれ、その場合、他のデータはメモリから読み出され、付帯演算処理が実行される。その結果はまた、メモリに書き込まれる。この処理を実行する回路はビットノード処理ユニット（ＢＰＵ）と呼ばれる。それらの処理ユニットの各々は、中間結果についての大きいローカルレジスタメモリ記憶及び処理パワーの両方を必要とする複雑な計算を実行する。また、ＣＰＵの処理の結果は次のＢＰＵ処理において用いられ、その逆も行われ、それ故、各々の処理ユニットは、同じデータストリームセグメントにおいて機能し、１つの処理ブロックのみが一度に動作することが可能である。
【００１２】
ＬＤＰＣ符号は、それらの計算が入力データストリームの長いセグメントにおいて並列して行われることが可能であるように構成されている。一実施形態においては、６４８００ビットの長さであるビットストリームを処理する３６０個の並列計算ブロックユニットを有する。上記のように、この種類のアルゴリズムを用いるＬＤＰＣ復号化器は、複数回数、その処理により繰り返される必要がある。典型的には、復号化器は、入力データについての最終的なエラー訂正値を決定するように、５０回又はそれ以上の回数、それらの処理を繰り返す。上記のように、ＢＰＵ処理が、先行するＣＰＵ処理の間にもたらされる変化に依存する可能性があり、その逆の可能性もあるため、ＣＰＵ処理及びＢＰＵ処理は同時に行われることはできない。
【００１３】
３６０個のブロックの各々は、互いに対して同じ又は類似するビット接続を有する。この類似性は、３６０個の並列計算ユニットを可能にする復号化器アーキテクチャを考慮する。データを復号化するために、それらの計算ユニットについて３６０個のデータを得るための回路ブロックが存在する。各々のステップについて、このデータは、メモリにおける異なる位置の集合からもたらされる。
【００１４】
そのＬＤＰＣ符号の性能は、先行するエラー訂正方法に勝ることが可能であるが、ＬＤＰＣ符号について必要な符号化器は、旧来型のシステムに比べてかなり大きく、処理経路を通して複数の繰り返しが更に必要である。エラー訂正性能は、所定の時間フレーム、即ちＬＤＰＣフレーム時間における処理経路を通して行われることが可能である複数の繰り返しにより決定され、そして制約される。メモリ割り当て及びメモリアクセス処理を有する構造的な制限は、復号化器の性能に全体的な制約を課す可能性がある。
【００１５】
ＬＤＰＣフレーム時間において実行されることが可能である繰り返し数を増加させることは、直接、改善された復号化器の性能をもたらすことが可能である。ＬＤＰＣフレーム時間の間に実行されることが可能である繰り返し数を増加させる回路アーキテクチャ及び方法が、それ故、望ましい。同様に、大きさを小さくし、パワーを節約し、また、復号化器性能を向上させるように復号化器を構成するとき、メモリのような資源を有効に使用することが望ましい。
【先行技術文献】
【特許文献】
【００１６】
【特許文献１】特開２００５−６５０６６号公報
【非特許文献】
【００１７】
【非特許文献１】Chanho Lee, Design of Encoder and Decoder for LDPC Codes UsingHybrid H-Matrix, ETRI Journal, 2005年10月, Vol.27, No.5, pp.557-562
【発明の概要】
【発明が解決しようとする課題】
【００１８】
本発明の目的は、通信受信器におけるエラー訂正システムを提供することであり、低密度のパリティエラー訂正システムのようなエラー訂正システムを動作させる有効な装置及び方法を提供することである。
【課題を解決するための手段】
【００１９】
開示される発明による装置は、
誤り訂正を実行する装置であって、
処理されるデータを記憶する第１のメモリと、
前記第１のメモリに結合され、第１及び第２の出力を有する第１のスイッチと、
前記第１のスイッチの前記第１の出力に結合された第１の処理器と、
前記第１のスイッチの前記第２の出力に結合され、入力側において前進シフト処理を行いかつ出力側において後退シフト処理を行ってデータの再順序付けを促すことで、前記第１の処理器とは異なる方法でデータを処理する第２の処理器と、
前記第１の処理器及び前記第２の処理器に結合され、第３の出力を有する第２のスイッチと、
前記第２のスイッチに結合され、前記第１の処理器及び前記第２の処理器における計算結果を記憶する第２のメモリと、
前記第１のスイッチ、前記第１の処理器及び前記第２の処理器に結合され、前記第１のスイッチ及び前記第２のスイッチの切り換えを制御し、前記第２の処理器で処理されたデータが中間的な計算結果を示していた場合に前記処理器が前記後退シフト処理を迂回できるようにする制御器と
を有する装置である。
【図面の簡単な説明】
【００２０】
【図１】本発明のリンク回路のブロック図。
【図２】本発明の一特徴のブロック図。
【図３】本発明の他の特徴のブロック図。
【図４】本発明の一特徴の例示としての方法のフロー図。
【発明を実施するための形態】
【００２１】
本発明の装置は、処理されるデータを記憶する主メモリと、データを受信する２つの処理器のどちらかを選択するスイッチと、データに関する第１処理を実行する第１処理器と、そのデータに関する第２処理を実行し、そのデータの再順序付けを容易にする前進シフト及び後進シフト処理を有する第２処理器と、スイッチング、シフティング、メモリ読み取り及び書き込み機能を制御する制御器とを有する。
【００２２】
本発明の方法は、最初の構成における第１メモリからデータを読み出すステップと、データの構成を変えるステップと、変化したデータを処理するステップと、最初の構成にデータを戻すステップと、主メモリにデータを記憶させるステップと、を有する。
【００２３】
本発明の有利点については、以下の詳細説明を読み、添付図を参照することにより理解することができる。
【００２４】
本発明の特徴及び有利点については、例示として与えられている以下の説明から更に明らかになる。
【００２５】
本発明の１つ又はそれ以上の特定の実施形態について、下で説明する。それらの実施形態についての簡潔な説明を与える努力において、本明細書では、実際の実施形態の全ての特徴については記載されていない。何れかの技術又は設計プロジェクトのような、何れかのそのような実際の実施形態の開発においては、システム関連の及びビジネス関連の制約とのコンプライアンスのような開発者の特定の目的を達成するように、多くの実施形態に特有の決定がなされる必要があり、それらの制約は一の実施形態から他の実施形態へと変わる可能性がある。更に、そのような開発の努力は、複雑であり、時間を要するものであるが、それにも拘わらず、本発明の有利点を有することにより、当業者にとって、設計、製造及び生産を行う日常的な仕事である。
【００２６】
以下、衛星信号を受信するために用いられる回路について説明する。信号入力が一部の他の手段により供給されることが可能である場合に、他の種類の信号を受信するために用いられる他のシステムは、かなり類似する構造を有することが可能である。当業者は、ここで説明する回路の実施形態が単に１つの有力な実施形態であることを理解することができる。それ故、代替の実施形態においては、回路の構成要素は、再編成される又は削除されることが可能であり、若しくは、付加構成要素が追加されることが可能である。例えば、小さい改善により、上記の回路は、ケーブルネットワークからもたらされるサービスのような非衛星映像及び音声サービスで用いるように構成されることが可能である。
【００２７】
ここで、図１を参照するに、本発明の例示としてのリンク回路１００が示されている。その回路の入力において、アナログ／ディジタル（Ａ／Ｄ）変換器１０２が周波数変換器１０４に接続されている。数値制御発振器（ＮＣＯ）１０６のような発振器はまた、周波数変換器１０４に接続されている。周波数変換器１０４の出力はアンチエイリアスフィルタ１０８に接続され、アンチエイリアスフィルタ１０８は自動ゲイン制御（ＡＧＣ）増幅ブロック１１０に接続されている。ＡＧＣ増幅ブロック１１０の出力は、シンボルタイミングリカバリブロックに接続されているデシメータブロック１１２に接続されている。シンボルタイミングリカバリブロック１１４はキャリアトラッキングループ１１６に接続され、最終的に、キャリアトラッキングループ１１６はエラー訂正ブロック１１８に接続されている。リンク処理器２２０はＮＣＯ１０６、ＡＧＣ増幅ブロック１１０、キャリアトラッキングループ１１６及びリンクメモリ１２２に接続されている。明確化のために、一部の接続及びブロックは省略されているが、当業者は、それらの省略を認識することができる必要がある。各々のそれらのブロックの動作については、下で更に説明する。
【００２８】
リンク回路１００は、チューナ（図示せず）から供給される１つ又はそれ以上のベースバンド信号をディジタル信号に変換するＡ／Ｄ変換器１０２を有する。Ａ／Ｄ変換器１０２からのディジタル信号は、１つ又はそれ以上のベースバンド信号の一連のサンプルを表し、ここで、各々のサンプルは、例えば、データの１０ビット語を有する。好適な実施形態においては、Ａ／Ｄ変換器１０２への入力として、１つ又はそれ以上のベースバンド信号が用いられることに留意することは重要である。しかしながら、他の実施形態においては、Ａ／Ｄ変換器１０２への入力としてチューナにより供給される信号は、ベースバンド近傍の周波数に位置付けられることが可能である、又はある他の中間周波数（ＩＦ）に位置付けられることが可能である。
【００２９】
クロック信号（図示せず）はまた、一連のサンプルを生成するように、Ａ／Ｄ変換器に接続されている。クロック信号は、水晶のような他のソースから生成されることが可能である、及び／又は、リンク処理器１２０により更に制御されることが可能である。一実施形態においては、リンク処理器１２０は、入力受信信号の適切な処理のために必要なクロックレートを決定することが可能である。他の実施形態においては、Ａ／Ｄ変換器１０２におけるサンプリングは固定レートにおいて行われることが可能であり、サンプリングされた信号を適切なサンプリングレートに間引くような処理が後続のブロックにおいて行われることが可能である。
【００３０】
Ａ／Ｄ変換器１０２からのディジタル信号は、周波数混合器又は周波数変換器１０４に供給される。周波数変換器１０４はまた、ＮＣＯ１０６から供給される入力信号を受信する。ＮＣＯ１０６及び周波数変換器１０４は、入力信号のキャリア周波数に対して入力ディジタル信号をシフトさせることができ、それにより、周波数シフトされたディジタル信号を生成することができる。ＮＣＯ１０６は、典型的には、プログラマブル周波数ディジタル信号ソースである。ＮＣＯ１０６のディジタル周波数をプログラムするための制御はリンク処理器１２０により行われることが可能である。一部の実施形態においては、下で説明するように、リンク処理器１２０と共に又はそれとは別個に、キャリアトラッキングループ１１６により制御が決定されることが可能である。ＮＣＯ１０６の処理範囲は、その周波数オフセット調整範囲に関して特定されることが可能である。この範囲は、入力ディジタル信号のシンボルレート及び／又はＡ／Ｄ変換器１０２が入力ベースバンド信号を処理するために用いるサンプリングレート等の多くの因子を用いて決定されることが可能である。一実施形態においては、周波数変換器ブロック１０４及びＮＣＯ１０６が、キャリアトラッキングループ１１６により決定される周波数オフセットがリンク回路１００において位置付けられている回路構成内に直接、移動するようにされる。リンク回路１００におけるオフセットを補正することにより、チューナの可能性のある再チューニングを取り除き、そのチューナは、ユーザにとって好ましくない付加的な時間遅延をもたらす可能性がある。
【００３１】
周波数変換器１０４の出力は、アンチエイリアスフィルタ１０８に周波数シフトされたディジタル信号を供給する。アンチエイリアスフィルタ１０８は、典型的には、好ましい入力信号に関連しない信号エネルギーを除去する一方、実質的に変化しない、好ましい入力信号を渡すように用いられるディジタル信号である。リンク回路１００において変調するために有効な入力信号のシンボルレートの範囲に応じて、アンチエイリアスフィルタ１０８は、１つ又はそれ以上の固定フィルタ又はプログラマブルフィルタの集合であることが可能である。好適な実施形態においては、アンチエイリアスフィルタ１０８は、通過帯域周波数応答及び／又は他の特性を変化させるようにプログラムされることが可能である。他の実施形態においては、フィルタは、入力周波数シフトディジタル信号の通過帯域特性に適合するようにプログラムされることが可能である。１つのそのような通過帯域特性は信号の帯域幅であることが可能である。
【００３２】
フィルタリングされたディジタル信号はＡＧＣ増幅ブロック１１０に渡される。ＡＧＣ増幅ブロック１１０は、ゲイン制御可能ディジタル信号増幅器及び信号検出器を有する。信号検出器は、存在する信号の大きさを測定するように用いられる。信号検出器は、典型的には、ある時間期間に亘る二乗平均平方根パワーのような信号の全パワーを検出することが可能である。信号検出器の出力は、増幅器の出力が一定のレベルに維持されることが可能であるように、ゲイン制御可能ディジタル信号増幅器のための制御信号としてループにおいて接続される。更に、ＡＧＣブロック１１０における検出器は、入力信号レベルを表示するように用いられることが可能である。検出器の一出力、即ち、レベル表示器の信号は、更なる処理のためのリンク処理器１２０に経路付けられることが可能である。
【００３３】
ＡＧＣブロック１１０は、制御可能ディジタル信号増幅器からのゲイン補償信号を出力し、デシメータ１１２にそのゲイン補償信号を供給する。デシメータ１１２は、シンボルタイミングリカバリブロック１１４についての必要なサンプルレート及び入力信号レートの組み合わせに基づいてゲイン補償信号のサンプルを取り除くことにより有効なサンプリングレートを減少させる。
【００３４】
シンボルタイミングリカバリブロック１１４は、サンプリング位置を最適化するように、入力間引き信号の位相を調整し、入力信号に送られるデータのシンボルの最適な検出を可能にする制御ループを有する。シンボルタイミングリカバリブロック１１４の出力は、その場合、キャリアトラッキングループ１１６に含まれるブロックに接続する。キャリアトラッキングループ１１６は、予測されるキャリア周波数又は現在のキャリア周波数に対して入力信号の位相及び／又は周波数を決定する及び／又は補正することが可能である制御ループを有する。キャリアトラッキングループ１１６は、入力信号におけるデータのシンボルの実際の値についての考慮なしに、周波数オフセットを決定及び補正することが可能である。
【００３５】
シンボルタイミングリカバリブロック１１４及びキャリアトラッキングループ１１６が、当業者に知られているように、互いに対して及び／又はリンク回路１００における他のブロックに対して動作可能であるように結合されることが可能であることに留意することは重要である。
【００３６】
キャリアトラッキングループ１１６の出力、即ち、ここでは、変調信号は、エラー訂正ブロック１１８に入る。典型的には、エラー訂正ブロック１１８は、実際のシンボル値を決定するシンボルスライサモジュールを有することが可能である。エラー訂正ブロック１１８はまた、データ及びエラー訂正ビットを有するビットを生成するように用いられるビットマッパモジュールに対するシンボルを有することが可能である。更に、エラー補正ブロック２１８は、入力信号におけるデータと共に送られたエラー訂正情報を利用するモジュールを有する。複数の種類のエラー訂正方法が、当業者に知られているように、ここで説明している通信システムのような通信システムにおいて用いられることが可能である。一部のエラー補正方法は、リード−ソロモンエラー訂正、トレリスエラー補正又はインターリーブを有することが可能である。また、一部の新しい種類のターボ符号エラー訂正及びＬＤＰＣエラー補正等がまた、用いられることが可能である。それらのエラー訂正方法の何れかが、当業者に知られているように、別個に用いられることが可能であり、又は一緒に機能するように組み合わされることが可能である。
【００３７】
以下で、ＬＤＰＣ復号化器として知られている新しい種類のエラー訂正復号化器の特徴について説明する。その復号化器は、衛星受信器において有することが可能である。本発明においては、ＬＤＰＣ復号化器における処理として説明しているが、本発明はこの特定の復号化器に限定されるものでなく、また、本発明は衛星受信器におけるＬＤＰＣ復号化器に限定されるものでない。
【００３８】
ここで、図２を参照するに、本発明の１つのＬＤＰＣ復号化器ブロックの一部について示している。ＬＤＰＣ復号化器ブロック２００は、図１に示すエラー訂正ブロック１１８内に位置付けられている。図２は、複数の同じブロック（例えば、３６０個の同じブロック）を通常、有する全ＬＤＰＣ復号化器構造の一ブロック単位のみを示していることに留意する必要がある。各々のブロックは、全データセグメントを処理するように、データセグメントの小さいセクションにおいて並列して動作する。明確化のために、本発明に関連する全構造の機能要素のみが示されている。
【００３９】
ブロックメモリ２０２は、他の外部の処理ブロック（即ち、キャリアトラッキングループ及び／又はインタイリーバ）に接続する入力接続及び出力接続の両方を有する。ブロックメモリ２０２はまた、多重スイッチ、即ち、上部マルチプレクス２０４に接続している。上部マルチプレクス２０４は、２つの出力、即ち、ＣＰＵブロック２０６に接続している一の出力と、ＢＰＵブロック２０８に接続している他の出力とを有する。ＣＰＵブロック２０６及びＢＰＵブロック２０８は各々、第２多重スイッチ、下部マルチプレクス２１０に接続している。下部マルチプレクス２１０は、ＣＰＵ／ＢＰＵレジスタメモリ２１２に接続している。ＣＰＵ／ＢＰＵレジスタメモリ２１２は、ブロックメモリ２０２に接続している。制御器２１４は、ブロックメモリ２０２と、上部マルチプレクス２０４と、下部マルチプレクス２１０と、ＣＰＵ／ＢＰＵレジスタメモリ２１２と、制御器メモリ２１６とに接続されている。
【００４０】
ブロックメモリ２０２はランダムアクセスメモリ（ＲＡＭ）であることが可能である。ブロックメモリ２０２への最初の入力は、例えば、キャリアトラッキングループ１１６からの変調データを有するデータセグメントであることが可能である。そのデータセグメントは、ＬＤＰＣエラー訂正において用いられるエラー訂正ビットのようなエラー訂正ビット及びデータビットを有する。ローカルエラー訂正が完了するとすぐ、ブロックメモリ２０２の出力は、取り除かれたＬＤＰＣエラー訂正に関連するエラー訂正ビットを有するＬＤＰＣエラー訂正データストリームを表すデータストリームセグメントを有することが可能である。ブロックメモリ２０２の出力は、エラー訂正の他のセクションに接続することが可能であり、又はその出力は、映像、音声及び／又はデータ復号化器に接続することが可能である。
【００４１】
ブロックメモリ２０２はまた、上部マルチプレクス３０４を介してＣＰＵブロック２０６及びＢＰＵブロック２０８にデータセグメントの必要なセクションを供給する。上部マトリクス２０４は、データセグメントのそのセクションがＣＰＵブロック２０６又はＢＰＵブロック２０８に送られるように制御する。ＣＰＵブロック及びＢＰＵブロック２０８は、ＬＤＰＣデータを処理し、エラー訂正アルゴリズムを実行する主処理器である。上記のように、それらのブロックは互いに別々に動作し、ＢＰＵブロック２０８はブロック２０８を介してＣＰＵブロックブロック２０６に最終的に入る１つの処理ステップの結果を得、その逆も行われる。更に、ＣＰＵブロック２０６及びＢＰＵブロック２０８により用いられる実際のアルゴリズムに関しては、本発明の範囲を外れるが、当業者には知られている。
【００４２】
下部マルチプレクス２１０は、ＣＰＵブロック２０６及びＢＰＵブロック２０８の最終的に処理された出力を取り、どの出力が実際にブロックメモリ２０２に方向付けされるかを制御することが可能である。ＣＰＵブロック２０６及びＢＰＵブロック２０８によりブロック２０８の両方は、それらの内部のアルゴリズム処理ステップの間に中間値を維持するために、レジスタの集合のような一部のローカルメモリ格納を必要とする。典型的には、各々の処理器に専用のメモリの複写の集合を生成するメモリが、ブロック２０６及び２０８の各々に存在している。本発明においては、ＣＰＵ／ＢＰＵレジスタメモリ２１２は、ＣＰＵブロック２０６及びＢＰＵブロック２０８の内部処理のためのメモリがＣＰＵブロック２０６及びＢＰＵブロック２０８の両方により共有されることが可能であるように、多重スイッチ２１０を越えて位置付けられることが可能である。ＣＰＵ／ＢＰＵレジスタメモリ２１２におけるメモリ空間を共有する結果として、より有効な全体のメモリ空間の利用を達成することができる。その共有は更に、全パワーの減少をもたらし、動作速度を高くすることを可能にする。下部マルチプレクス２１０は、ＣＰＵ／ＢＰＵレジスタメモリ２１２と１つの現在アクティブな処理ブロック２０６又は２０８との間の中間データ値のフローのための双方向制御スイッチとしての役割を果たす。アクティブ処理ブロック、ＣＰＵブロック２０６又はＢＰＵブロック２０８が終了した後、下部マルチプレクス２１０は、次いで、ＣＰＵ／ＢＰＵレジスタメモリ２１２を介してブロックメモリ２０２に
アクティブ処理ブロックの最終出力を経路付ける。
【００４３】
制御器２１４は、ブロックメモリ２０２及びＣＰＵ／ＢＰＵレジスタメモリ２１２の両方についてアクセス制御を与える。制御器２１２は、入力セグメントのどのビット又はセクションが現在の処理サイクルにおける処理のためにブロックメモリ２０２から読み出される必要があるか、及び／又はブロックメモリ２０２のどの位置が現在の処理サイクルの結果を送る必要があるかを決定する。ＣＰＵ／ＢＰＵレジスタメモリ２１２はまた、ＣＰＵブロック２０６及びＢＰＵブロック２０８から直接、アクセス制御及びデータを受け入れる。更に、制御器２１４は、現在の処理モードに基づいて、上部マルチプレクス２０４及び下部マルチプレクス２１０を制御する。
【００４４】
制御器２１４はアレイ位置を記憶するように制御器メモリ２１６を用い、そのアレイ位置のためにデータストリーム要素がブロックメモリ２０２内に位置している。それらのアレイ位置は、ＣＰＵ及びＢＰＵ処理ステップにおいて用いられるデータビット、パリティビット及びパリティグループ間の適切な順序配列を与える。最終的に、それらのブロックの全ては、１つ又はそれ以上のクロック信号（図示せず）を用いて動作する。クロック信号は、外部のソースからブロックユニットに生成される、又は内部で生成されることが可能である。一実施形態においては、ブロックユニット２００に供給され、ＢＰＵブロック２０８及びＣＰＵブロック２０６により用いられる処理クロックは、Ａ／Ｄ変換器１０２についてのクロックの周波数の４倍として生成される信号であることが可能である。
【００４５】
ブロックメモリ２０２、制御器２１２及び制御器メモリ２１６は、この実施形態におけるブロックユニットの一部として示されているが、他の実施形態は、集合的なブロックユニット全てのために、１つのブロックメモリ、１つの制御器及び１つの制御器メモリを有することが可能である。上記のブロックの機能についての説明は変わらないものである。更に、複数の機能はそのブロック図には含まれていないが、当業者に知られているものである。それらの機能は、クロック回路、フラッグインジケータ、パイプラインレジスタ及び、例えば、ブロックユニット間の情報の相互接続を可能にする他の制御機能を有することが可能である。
【００４６】
通常、ＣＰＵ及びＢＰＵ機能は、多かれ少なかれ独立して動作する。本発明は、回路をセーブするように、回路の一部、即ち、ＣＰＵ及びＢＰＵ計算ユニットで用いられるレジスタメモリを組み合わせることができる。特に、ＣＰＵユニット２０６及びＢＰＵユニット２０８により行われる計算中に、一部の中間結果がレジスタに記憶される。本発明は、１つのレジスタメモリ２１２のみが両方の動作の間で必要であるように、それらのレジスタを共有するように、マルチプレクサ２１０を用いる。制御器２１４は、その共有処理を管理するように用いられる。
【００４７】
ＣＰＵブロック２０６は、ＢＰＵブロック２０８と異なる様式で処理されるデータを必要とすることが可能である。一実施例においては、ＣＰＵブロック２０８は、データ経路における開始点に対して循環シフトされるデータを必要とする。従来は、そのシフトは、ＣＰＵブロック２０６を用いることにより得られていて、３つの別個の処理を必要とする。第１処理は、ブロックメモリ２０２の中からデータセクションを読み出し、ＣＰＵブロック２０８内でそのデータをシフトさせ、次いで、ブロックメモリ２０２にその新たにシフトされたデータセクションを送ることを有する。第２処理は、この新たにシフトされたデータセクションをブロックメモリ２０２から読み出し、エラー訂正処理のためにＣＰＵブロック３０８にその新たにシフトされたデータを送ることを有する。ＣＰＵブロック処理が終了するとすぐ、処理された、シフトされたデータはブロックメモリ２０２に送り戻される。最終的には、第３処理は、ブロックメモリ２０２から処理された、シフトされたデータを読み出し、ＣＰＵブロック２０２を用いてその処理された、シフトされたデータを戻すようにシフトさせ（即ち、第１シフトの逆を行い）、ブロックメモリ２０２にその戻して、新しくシフトしていないように処理されたデータを送ることを有する。その後、ブロックメモリ２０２におけるデータは、ここでは、ＢＰＵブロック２０８を用いて処理する準備ができている。それらの３つの処理は、付加的なクロックサイクルを用い、それ故、ＬＤＰＣフレーム時間の範囲内で達成されることができる繰り返し回数を制限する。下で説明するように、ＣＰＵブロック３０６と直列のシフト操作を与えることにより、かなり高い時間効率が達成される。
【００４８】
ここで図３を参照するに、本発明の１つのＬＤＰＣ復号化器ブロックの部分が示されている。ＬＤＰＣ復号化器ブロック３００は、図１に示されているエラー訂正ブロック１１８内に位置付けられている。図３は、多くの同じブロック（例えば、３６０個の同じブロック）を通常、有する全ＬＤＰＣ復号化器構造の１ブロックユニットのみを示していることに留意する必要がある。各々のブロックは、全データセグメントを処理するように、データセグメントの小さいセクションにおいて並列して動作する。明確化のために、本発明に関連する全体の構造における機能要素のみについて示されている。
【００４９】
ブロックメモリ３０２は、他の外部の処理ブロック（即ち、キャリアトラッキングループ及び／又はインタリーバ）に接続するための入力及び出力接続の両方を有する。ブロックメモリ３０２はまた、マルチプレクススイッチ、即ち、上部マルチプレクス３０４に接続している。上部マルチプレクス３０４は、２つの出力、前進シフトブロック３０５への１つの接続及びＢＰＵブロック３０８への他の接続を有する。前進シフトブロック３０５はＣＰＵブロック３０６に接続している。ＣＰＵブロック３０６は、リバースシフトブロックに、ＢＰＵブロック３０８と共に接続し、各々は第２マルチプレクススイッチ、即ち、下部マルチプレクス３１０に接続している。下部マルチプレクス３１０はＣＰＵ／ＢＰＵレジスタメモリブロック３１２に接続している。ＣＰＵ／ＢＰＵレジスタメモリブロック３１２はブロックメモリ３０２に戻るように接続している。制御器３１４は、ブロックメモリ３０２、上部マルチプレクス３０４、下部マルチプレクス３１０、前進シフトブロック５０４、リバースシフトブロック５０８及び制御器メモリ３１６に接続されている。
【００５０】
ブロックメモリ３０２はＲＡＭであることが可能である。ブロックメモリ３０２への最初の入力は、例えば、キャリアトラッキングループ２１６からの復調データを有するデータセグメントであることが可能である。データセグメントは、ＬＤＰＣエラー訂正において用いられるエラー訂正ビットのようなエラー訂正ビット及びデータを有する。局部エラー訂正が終了するとすぐ、ブロックメモリ３０２の出力は、取り除かれたＬＤＰＣエラー訂正に関連するエラー訂正ビットによりＬＤＰＣエラー訂正データストリームを表すデータストリームセグメントを有することが可能である。ブロックメモリ３０２の出力は、エラー訂正の他のセクションに接続することが可能である、又はその出力は、映像／音声／データ復号化器に接続することが可能である。
【００５１】
ブロックメモリ３０２はまた、上部マルチプレクス３０４を介してＣＰＵブロック３０６及びＢＰＵブロック３０８に必要なデータセグメントのセクションを供給する。上部マルチプレクス３０４は、そのデータセグメントのセグメントがＣＰＵブロック３０６又はＢＰＵブロック３０８に送られるかどうかを制御する。ＣＰＵブロック３０６及びＢＰＵブロック３０８は、ＬＤＰＣデータを処理する及びエラー訂正アルゴリズムを実行する主処理器である。上記のように、それらのブロックは、ＣＰＵブロック３０６に最終的に入る１つのＢＰＵ処理出力の結果と直列して、また独立して動作し、その逆も同様に動作する。ＣＰＵブロック及びＢＰＵブロックの各々はまた、データストリームを処理するために必要な中間操作及び計算を記憶するローカルメモリを用いることが可能である。更に、ＣＰＵブロック３０６及びＢＰＵブロック３０８により用いられる実際のアルゴリズムに関しては、本発明の範囲外であるが、それについては、当業者に知られている。
【００５２】
ブロックメモリ３０２から読み出された後に、データは、前進シフトブロック３０５において先ず、シフトされ、次いで、ＣＰＵブロック３０６に送られる。ＣＰＵブロック３０６がその処理を終了した後、ＣＰＵブロック３０６に入る前にデータにおいて実行されるシフトに対して逆の他のシフトが、リバースシフトブロック３０９において実行される。そのシフト及びリバースシフト機能は、データがＢＰＵブロック３０８により用いられることが可能であるように、そのデータが適切な方向でメモリに戻るように書き込まれることを可能にする。最終的には、下部マルチプレクス３１０は、ＢＰＵブロック３０８の出力からの経路付けと、ＣＰＵ／ＢＰＵレジスタメモリ３１２に及びブロックメモリ３０１にまた、戻る、ＣＰＵブロック３０６並びにシフトブロック３０５及び３０９を有する経路を与える。ＣＰＵ／ＢＰＵレジスタメモリ３１２は、ＣＰＵブロック３０６及びＢＰＵブロック３０８の内部処理のためのメモリがＣＰＵブロック３０６及びＢＰＵブロック３０８の両方により共有されることが可能であるように、マルチプレクススイッチ３１０を越えて位置付けられることが可能である。
【００５３】
制御器３１４は、ブロックメモリ３０２及びＣＰＵ／ＢＰＵレジスタメモリ３１２の両方についてアクセス制御する。制御器３１４は、入力セグメントのどのビット又はセクションが現在の処理サイクルにおける処理のためにブロックメモリ３０２から読み出される必要があるか、及び／又はブロックメモリ３０２におけるどの位置が現在の処理サイクルの結果を送る必要があるかを決定する。更に、制御器３１４は、現在の処理モードに基づいて、上部マルチプレクス３０４及び下部マルチプレクス３１０を制御する。制御器３１４はまた、前進シフトブロック３０５及び後進シフトブロック３０９を制御し、それらにデータ入力する。一実施形態においては、制御器３１４は、ＣＰＵ処理の間に後進シフトブロックにバイパスをつける制御として後進シフトブロック３０９を制御することが可能であり、中間のＣＰＵ処理動作中、ＣＰＵブロック３０６がＣＰＵ／ＢＰＵレジスタメモリにアクセスすることを可能にする。
【００５４】
制御器３１４は、データストリーム要素がブロックメモリ内で位置しているアレイ位置を記憶するように制御メモリ３１６を用いる。それらのアレイ位置は、ＣＰＵ処理ステップ及びＢＰＵ処理ステップにおいて用いられるデータビット、パリティビット及びパリティグループ間の適切な順序配列を与える。更に、制御器メモリ３１４は、データセグメントセクションの各々についてのシフト設定を有することが可能である。それらのシフト設定は、その場合、ＣＰＵ処理経路において位置付けられているシフトブロック３０５及び３０９をプログラムするように用いられる。最終的に、ブロックの全ては、１つ又はそれ以上のクロック信号（図示せず）を用いて動作する。クロック信号は、ブロックユニットの外部のソースから生成される、又は内部で生成されることが可能である。一実施形態においては、ブロックユニットに供給され、ＢＰＵブロック３０８及びＣＰＵブロック３０６により用いられる処理クロックは、図１におけるＡ／Ｄ変換器２０１のために用いられルクロックの周波数の４倍として生成される信号であることが可能である。
【００５５】
ブロックメモリ３０２、制御器３１４及び制御器メモリ３１６がこの実施形態におけるブロックユニットの一部として示されているが、他の実施形態においては、集合的なブロックユニット全てのための１つに、１つのブロックメモリ、１つの制御器及び１つの制御器メモリを有することが可能である。上記のブロックの機能についての説明は変わらないものである。更に、複数の機能は、そのブロック図に含まれていないが、当業者には知られているものである。それらの機能は、例えば、ブロックユニット間の情報の相互接続を可能にするクロック回路、フラッグインジケータ、パイプラインレジスタ及び他の制御機能である。
【００５６】
上記のように、ＬＰＤＣエラー訂正方法の実行は、エラー訂正ブロックがデータセグメントにおいて実行することができる繰り返し数に関連している。ＣＰＵ処理経路のみにおける必要なシフト動作を実行するように直列配列を用いることにより、エラー訂正方法における複数の繰り返しが得られる。
【００５７】
ここで、図４を参照するに、方法４００を示すフロー図が示されている。そのフロー図は、図３におけるＬＤＰＣブロックのＢＰＵ経路を介してデータを処理することにより後続される、ＣＰＵ経路を介してデータを先ず、処理する処理について示されている。他の実施形態においては、その処理は、ＢＰＵ経路で開始され、ＣＰＵ経路で終了することが可能である。また、その処理は、好ましい性能レベルを達成するために必要な複数の繰り返しにより、又は処理の時間フレームが終了するまで、続けられることが可能である。
【００５８】
先ず、ステップ４０２において、ブロックメモリ３０２からデータのセクションが読み出される。そのデータは、その場合、前進シフトブロック３０５の方に渡されることが可能であり、この場合、ステップ４０４において、前進シフトブロック３０５はそのデータセクションをシフトさせる。好適な一実施形態においては、そのシフトはそのデータのセクションの循環シフトであることが可能である。次に、ステップ４０６において、ＣＰＵブロック３０６において計算が実行される。ＣＰＵブロック３０６においてその計算が終了するとすぐ、ステップ４０８において、その処理されたデータは、リバースシフトブロック３０９において逆にシフトされる。次に、ステップ４１０において、そのデータは、ブロックメモリ３０２に戻るように書き込まれる。このステップにおいて、繰り返しサイクルのためのＣＰＵ処理が終了する。
【００５９】
次に、ステップ４１２において、そのデータのセクションは再び、ブロックメモリ３０２から読み出される。そのデータは、ＢＰＵブロック３０８に渡され、ここで、ステップ４１４において、ＢＰＵブロック３０８はそのデータを処理する。最終的に、ステップ４１６において、ＢＰＵブロック３０８における処理の終了後、そのデータは、ブロックメモリ３０２に戻るように書き込まれる。この時点で、その処理を通しての１つの完全な繰り返しが終了している。上記のように、その処理は、復号化器の出力の製法を改善するように、複数回、繰り返されることが可能である。
【００６０】
図示しているように、図４に示す処理における各々のステップは、処理クロックの１つのサイクルを表していない。実際には、パイプライン構造（図示せず）を用いることにより同じクロックサイクルに結合されることが可能であるが、当業者に知られているものである。データの各々の集合が異なり、処理シーケンスにおいて連続的である場合、例えば、データの集合を読み出すステップ、データの集合をシフトするステップ、ＣＰＵブロックにおけるデータの集合を処理するステップ、及びデータの集合を戻るようにシフトするステップが、同じクロックサイクルのおいて同時に行われることが可能である。メモリの読み出し及び書き込みは異なるクロックサイクルで行われることが必要である。
【００６１】
その処理方法及びアーキテクチャは、ＬＤＰＣ復号化器におけるデータの処理に対する有効な方法を与え、ＬＤＰＣフレーム時間における処理の最大繰り返し数を可能にする。本発明の特徴については上で個別に説明しているが、それらの特徴は、本発明の各々の特徴により与えられる性能の全部の有利点を得るように結合されることがまた、可能であり、見込まれる。
【００６２】
本発明においては、種々の修正及び変形が可能である一方、特定の実施形態が例示として示され、上で詳述されている。しかしながら、本発明においては、開示されている特定の実施形態に限定されることは意図されていないことが理解される必要がある。本発明においては、本明細書と同時提出の特許請求の範囲に記載されている本発明の範囲及び主旨に入る修正、等価及び変形全てをカバーするようになっている。
【００６３】
以下、開示される発明の実施の形態を例示的に列挙する。
［付記項１］
エラー訂正を実行する装置であって：
処理されるデータを記憶する第１メモリ；
前記第１メモリに結合され、第１出力及び第２出力を有する第１スイッチ；
前記第１スイッチの前記第１出力に結合された第１処理器；
前記第１スイッチの前記第２出力に結合された第２処理器であって、前記データの再順序付けを容易にするように前進シフト動作及び後進シフト動作を有する、第２処理器；並びに
前記第１スイッチを切り換え可能であるように制御するために前記第１スイッチ及び前記第２処理器に結合されている制御器；
を有する装置。
［付記項２］
付記項１に記載の装置であって、前記第１処理器及び前記第２処理器にスイッチング可能であるように結合され、前記第１メモリに結合された出力を有する第２メモリを更に有する、装置であり、前記第２メモリは、前記第１処理器及び前記第２処理器の中間結果を記憶する、装置。
［付記項３］
付記項２に記載の装置であって、前記第２メモリは、用いられるメモリ空間における減少を与えるように含まれる、装置。
［付記項４］
付記項１に記載の装置であって、該装置は、低密度パリティ調査符号エラー訂正のために用いられる、装置。
［付記項５］
付記項１に記載の装置であって、前記第１処理器はビットノード処理のために用いられる、装置。
［付記項６］
付記項１に記載の装置であって、前記第２処理器は調査ノード処理のために用いられる、装置。
［付記項７］
付記項１に記載の装置であって、制御及びアクセス情報を記憶する前記制御器に結合された第３メモリを更に有する、装置。
［付記項８］
付記項１に記載の装置であって、該装置は、衛星受信器においてＤＶＢ−Ｓ２信号を受け入れるように用いられる、装置。
［付記項９］
付記項１に記載の装置であって、前記制御器は、前記第２処理器の前記前進シフト動作及び前記後進シフト動作を更に制御する、装置。
［付記項１０］
付記項１に記載の装置であって、前記第１メモリはＲＡＭである、装置。
［付記項１１］
付記項１に記載の装置であって、前記前進シフト及び前記後進シフトは、前記第２処理器に外部から直列に結合されている、装置。
［付記項１２］
付記項１に記載の装置であって、前記前進シフト及び前記後進シフトは、時間フレームにおける処理の繰り返し回数を増加させる、装置。
［付記項１３］
エラー訂正を実行する方法であって：
第１メモリからデータを読み出すステップであって、前記データは最初の構成で配列されている、ステップ；
前記データの前記構成を変えるステップ；
第１処理を用いて前記変えられたデータを処理するステップ；
前記最初の構成に前記処理されたデータを戻すステップ；及び
前記第１メモリに前記処理されたデータを書き込むステップ；
を有する方法。
［付記項１４］
付記項１３に記載の方法であって：
前記第１メモリから前記処理されたデータを読み出すステップ；
第２処理において前記データを再処理するステップ；及び
前記第１メモリに戻るように前記処理されたデータを書き込むステップ；
を更に有する、方法。
［付記項１５］
付記項１４に記載の方法であって、前記第２処理はビットノード処理である、方法。
［付記項１６］
付記項１３に記載の方法であって、該方法はＬＤＰＣ復号化器で用いられる、方法。
［付記項１７］
付記項１３に記載の方法であって、前記第２処理は調査ノード処理である、方法。
［付記項１８］
付記項１３に記載の方法であって、前記変えるステップ及び前記戻すステップはそれぞれ、前進シフト及び後進シフトを有する、方法。
［付記項１９］
第１メモリからデータを読み出す手段であって、前記データは最初の構成で配列されている、手段；
前記データの前記構成を変える手段；
第１処理を用いて前記変えられたデータを処理する手段；
前記最初の構成に前記処理されたデータを戻す手段；及び
前記第１メモリに前記処理されたデータを書き込む手段；
を有する装置。
【図１】
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【図２】
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【図３】
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【図４】
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