(57)【特許請求の範囲】
【請求項１】
電源供給状態から電源遮断状態に遷移された後に再び電源供給状態に復帰される第１領域と、
上記第１領域の電源遮断にかかわらず、電源電圧が保持される第２領域と、
上記第１領域に供給される第１クロック信号を形成する発振器と、を含み、
上記第１領域は、上記発振器で形成された第１クロック信号に同期する第２クロック信号を形成するＰＬＬ発振モードと、上記第１クロック信号とは非同期の第３クロック信号を形成するＰＬＬ自走モードとを備えたＰＬＬ回路を含み、
上記第２領域は、上記第１領域が電源供給状態から電源遮断状態に遷移する際の上記ＰＬＬ回路の動作モードがＰＬＬ発振モードであるかＰＬＬ自走モードであるかを識別可能な情報を保持可能な情報保持部を含むことを特徴とする半導体装置。
【請求項２】
上記第２領域は、上記第１領域が電源遮断状態から電源供給状態に復帰した際の上記ＰＬＬ回路の動作モードを、上記情報保持部の保持情報に従って決定する制御部を含む請求項１記載の半導体装置。
【請求項３】
上記制御部は、上記第１領域が電源供給状態から電源遮断状態に遷移する際の上記ＰＬＬ回路の動作モードと、上記第１領域が電源遮断状態から電源供給状態に復帰した際の上記ＰＬＬ回路の動作モードとが等しくなるように上記ＰＬＬ回路の動作モードを決定する請求項２記載の半導体装置。
【請求項４】
上記制御部は、上記ＰＬＬ回路がＰＬＬ自走モードとされるとき、上記発振器の発振動作を停止させる請求項３記載の半導体装置。
【請求項５】
上記発振器は、発振動作の停止を検出可能な発振停止検出回路を含む請求項４記載の半導体装置。
【請求項６】
上記第２領域は、上記発振停止検出回路による発振停止検出機能を有効にするか否かを設定可能なレジスタと、
上記制御部によって上記ＰＬＬ回路がＰＬＬ自走モードとされるとき、上記レジスタの設定にかかわらず、上記発振停止検出回路による発振停止検出機能を無効にするための論理ゲートと、を含む請求項５記載の半導体装置。
【請求項７】
上記第２領域は、上記情報保持部の保持情報に従って、上記ＰＬＬ自走モードで復帰する場合のアナログモジュールのスタンバイ状態からの復帰を制限するためのスタンバイ制御部を含む請求項５記載の半導体装置。
【請求項８】
上記半導体装置は、第１変換精度でアナログ信号をデジタル信号に変換する第１Ａ／Ｄ変換回路と、上記第１変換精度よりも高い第２変換精度でアナログ信号をデジタル信号に変換する第２Ａ／Ｄ変換回路と、を含み、
上記スタンバイ制御部は、上記ＰＬＬ発振モードで復帰する場合には、上記第１Ａ／Ｄ変換回路と上記第２Ａ／Ｄ変換回路との双方を復帰させ、上記ＰＬＬ自走モードで復帰する場合には、上記第１Ａ／Ｄ変換回路を復帰させ、上記第２Ａ／Ｄ変換回路に対してスタンバイ状態を維持させる請求項７記載の半導体装置。
【請求項９】
上記第２領域は、上記ＰＬＬ発振モード時の発振安定時間を設定可能な第１記憶部と、
上記ＰＬＬ自走モード時の発振安定時間を設定可能な第２記憶部と、
上記情報保持部の保持情報に従って上記第１記憶部の記憶情報と上記第２記憶部の記憶情報とを選択するための選択回路と、
上記選択回路で選択された情報に基づいて発振安定時間を確保するための発振安定時間待ちカウンタと、を含む請求項８記載の半導体装置。
【請求項１０】
上記第１領域が電源遮断状態から電源供給状態に復帰した際の上記ＰＬＬ回路の動作モードを、上記情報保持部の保持情報に拘わらずに決定可能な外部端子を備えた請求項９記載の半導体装置。
【請求項１１】
請求項１０記載の半導体装置を含んで成る自動車用コントロールシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びそれを備えた自動車用コントロールシステムに係り、特に消費電力の低減を図るための技術に関する。
【背景技術】
【０００２】
特許文献１には、簡易な回路構成により、外部クロックの停止を効率よく検出できる検出回路及び半導体装置が記載されている。この半導体装置は、発振クロックを逓倍したＰＬＬ（フェーズロックドループ）出力クロックを生成するＰＬＬ回路と、ＰＬＬ出力クロックに基づいて動作する内部回路と、発振クロックとＰＬＬ出力クロックに基づいて発振クロックの停止を検出し、検出した結果を内部回路へ出力する発振停止検出回路とを有する。
【０００３】
特許文献２には、簡単な構成でかつ小さな占有回路面積で、外部発振回路の停止検出部を構成するための技術が記載されている。それによれば、ＰＬＬ回路を内蔵マイクロコンピュータにおいて、入力された外部生成クロック信号のエッジを検出するエッジ検出回路の出力によりクリアされ、ＰＬＬ回路から出力される内部クロック信号をカウントソースとしてカウント動作を行うカウンタの出力が所定の設定値を越えると、これを外部生成クロック信号の停止として検出し、外部クロック停止検出信号を出力する。
【０００４】
特許文献３には、外部接続されたクロック発振器に停止などの異常が発生しても誤動作などを確実に防止することのできる半導体集積回路装置が記載されている。それによれば、発振信号端子に外部接続された外部発振器が発生する発振信号の信号状態を検出し、該外部発振器の発振信号が正常の際には、外部発振器の発振信号に基づいてクロック信号を生成し、外部発振器の発振信号が異常の際には、内部発振信号に基づいてシステムクロック信号を生成するクロック発生部を備える。
【０００５】
特許文献４には、低消費電力モードに移行した時に発振回路及びＰＬＬ回路を停止させ、低消費電力モードが解除された場合に、ＣＰＵの処理をより速く開始するマイクロコンピュータが記載されている。それによれば、低消費電力モードに移行した時にその時点で設定されている発振条件を保持し、発振動作を再開させる場合には保持された発振制御動作に基づいて発振回路を動作させる。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００６−２８７７３６号公報
【特許文献２】特開２００３−１７７８３４号公報
【特許文献３】特許第４２１６２８２号公報
【特許文献４】特開２００６−１２７４６６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
従来のマイクロコンピュータにおいては、正常動作時の機能として、外部発振器の発振信号に基づいてクロック信号を生成する状態（ＰＬＬ発振モード）と内部発振信号に基づいてシステムクロック信号を生成する状態（ＰＬＬ自走モード）を自由に切り替える動作は想定されていない。また、前記ＰＬＬ発振モードと前記ＰＬＬ自走モードそれぞれの状態から低消費電力モードへ遷移し、低消費電力モードからの復帰には低消費電力への遷移前のＰＬＬのクロック発生状態（それぞれのＰＬＬモード）に戻る、などの動作は想定されていないし、その必要性も無いとされていた。
【０００８】
しかし従来のマイクロコンピュータの動作モードについて本願発明者が検討したところ、以下のような課題が見いだされた。
【０００９】
ＰＬＬ発振モードから低消費電力モード（電源遮断状態）に遷移することはできるが、電源遮断からの復帰時に流れる電流と、復帰からＣＰＵ動作までの安定待ち時間が大きい。電源遮断状態とＣＰＵ動作とを交互に繰り返して行う間欠動作において平均電流をさらに低減させるには電源遮断から復帰時に流れる電流と、復帰からＣＰＵ動作までの時間を小さくする必要がある。通常のＰＬＬ発振状態は、入力されたクロック信号を逓倍して内部の動作クロック信号を形成する。通常、クロック生成部に使われている発振器は、電源立ち上がり時の安定時間が長く、また、発振器に流れる電流も大きい。一方、ＰＬＬ自走状態では、ＰＬＬのジッタが大きく、マイクロコンピュータに搭載されている各種モジュールのスペックが満たせない。このような事情を勘案した結果、ＰＬＬ発振モードとＰＬＬ自走モードとの切り替えを可能にし、各種モジュールのスペックを緩和してまでも間欠動作時の平均電流を抑えたい用途に関してはＰＬＬ自走モードで動作させ、ＰＬＬ自走モードから低消費電力モードへ遷移した場合には、ＰＬＬ自走モードに復帰させることが望ましい。これを実現するには、以下のような仕組みが必要と考えられる。
【００１０】
すなわち、マイクロコンピュータは低消費電力モードにより電源遮断状態とされるため、電源遮断後も、ＰＬＬ発振状態からの遷移か、ＰＬＬ自走からの遷移かの識別が必要である。また、電源遮断状態から復帰する場合には、それぞれ遷移前の状態に復帰させる必要がある。さらに、電源遮断状態からの復帰時の安定時間待ちは、ＰＬＬ発振モードとＰＬＬ自走モードとで異なるため、低消費電力の要求を満たすには、それぞれ安定待ち時間を切り替えるための機能が必要とされる。
【００１１】
本発明の目的は、電源遮断後も、ＰＬＬ発振状態からの遷移かＰＬＬ自走からの遷移かの識別を可能にし、電源遮断状態から復帰する場合には、それぞれ遷移前の状態に復帰させるための技術を提供することにある。
【００１２】
本発明の前記並びにその他の目的と新規な特徴は本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１３】
本願において開示される発明のうち代表的なものの概要を簡単に説明すれば下記の通りである。
【００１４】
すなわち、電源供給状態から電源遮断状態に遷移された後に再び電源供給状態に復帰される第１領域と、上記第１領域の電源遮断にかかわらず、電源電圧が保持される第２領域と、上記第１領域に供給される第１クロック信号を形成する発振器とを含んで半導体装置を構成する。
【００１５】
上記第１領域は、上記発振器で形成された第１クロック信号に同期する第２クロック信号を形成するＰＬＬ発振モードと、上記第１クロック信号とは非同期の第３クロック信号を形成するＰＬＬ自走モードとを備えたＰＬＬ回路を含む。
【００１６】
上記第２領域は、上記第１領域が電源供給状態から電源遮断状態に遷移する際の上記ＰＬＬ回路の動作モードがＰＬＬ発振モードであるかＰＬＬ自走モードであるかを識別可能な情報を保持可能な情報保持部を含む。
【発明の効果】
【００１７】
本願において開示される発明のうち代表的なものによって得られる効果を簡単に説明すれば下記のとおりである。
【００１８】
すなわち、電源遮断状態後も、ＰＬＬ発振状態からの遷移かＰＬＬ自走からの遷移かの識別が可能になる。
【図面の簡単な説明】
【００１９】
【図１】本発明にかかる半導体装置の一例とされるマイクロコンピュータの構成例ブロック図である。
【図２】図１に示されるマイクロコンピュータにおけるＰＬＬ回路の構成例ブロック図である。
【図３】図１に示されるマイクロコンピュータの状態遷移の説明図である。
【図４】ＰＬＬ発振モード及びＰＬＬ自走モードにおける電源遮断復帰時の電流波形図である。
【図５】ＰＬＬ発振モードとＰＬＬ自走モードとの切り替えシーケンスの説明図である。
【図６】ＰＬＬ発振モード及びＰＬＬ自走モードにおける主要部の状態説明図である。
【図７】図１に示されるマイクロコンピュータにおける発振器及び電圧保持領域領域の別の構成例ブロック図である。
【図８】図１における低消費電力モード制御部、Ａ／Ｄ制御部、及びＡ／Ｄ変換部の別の構成例ブロック図である。
【図９】Ａ／Ｄ変換部の制御タイミング図である。
【図１０】図１に示されるマイクロコンピュータにおける主要部の別の構成例ブロック図である。
【図１１】図１に示されるマイクロコンピュータにおける主要部の別の構成例ブロック図である。
【図１２】図１に示されるマイクロコンピュータにおける主要部の別の構成例ブロック図である。
【図１３】図１に示されるマイクロコンピュータにおける主要部の別の構成例の説明図である。
【図１４】図１に示されるマイクロコンピュータにおける主要部の別の構成例ブロック図である。
【図１５】本発明にかかる半導体装置の一例とされるマイクロコンピュータの応用例のブロック図である。
【発明を実施するための形態】
【００２０】
１．実施の形態の概要
先ず、本願において開示される発明の代表的な実施の形態について概要を説明する。代表的な実施の形態についての概要説明で括弧を付して参照する図面中の参照符号はそれが付された構成要素の概念に含まれるものを例示するに過ぎない。
【００２１】
〔１〕本発明の代表的な実施の形態に係る半導体装置（１）は、電源供給状態から電源遮断状態に遷移された後に再び電源供給状態に復帰される第１領域（１２）と、上記第１領域の電源遮断にかかわらず、電源電圧が保持される第２領域（１３）と、上記第１領域に供給される第１クロック信号を形成する発振器（１１）とを含む。
【００２２】
上記第１領域（１２）は、上記発振器で形成された第１クロック信号に同期する第２クロック信号を形成するＰＬＬ発振モードと、上記第１クロック信号とは非同期の第３クロック信号を形成するＰＬＬ自走モードとを備えたＰＬＬ回路（１２１）を含む。
【００２３】
上記第２領域（１３）は、上記第１領域が電源供給状態から電源遮断状態に遷移する際の上記ＰＬＬ回路の動作モードがＰＬＬ発振モードであるかＰＬＬ自走モードであるかを識別可能な情報を保持可能な情報保持部（１３２）を含む。
【００２４】
〔２〕上記〔１〕において、上記第２領域（１３）には、上記第１領域が電源遮断状態から電源供給状態に復帰した際の上記ＰＬＬ回路の動作モードを、上記情報保持部の保持情報に従って決定する制御部（１３１）を設けることができる。
【００２５】
上記の構成において、電源立ち上がり時の初期状態は、ＰＬＬ回路１２１のＰＬＬ発振状態から起動することができる。そして更なる低消費電力必要な場合には、ＰＬＬ自走モードに切り替えることができる。上記情報保持部が設けられることにより、上記制御部は、ＰＬＬ発振モードからの遷移かＰＬＬ自走モードからの遷移かの識別が可能になる。それにより、低消費電力モードから復帰する際の動作モードを、低消費電力モードに遷移する直前の動作モードと等しくなるように制御することができる。
【００２６】
〔３〕上記〔２〕において、上記制御部は、上記第１領域が電源供給状態から電源遮断状態に遷移する際の上記ＰＬＬ回路の動作モードと、上記第１領域が電源遮断状態から電源供給状態に復帰した際の上記ＰＬＬ回路の動作モードとが等しくなるように上記ＰＬＬ回路の動作モードを決定するように構成することができる。
【００２７】
〔４〕上記〔３〕において、上記制御部は、上記ＰＬＬ回路がＰＬＬ自走モードとされるとき、上記発振器の発振動作を停止させるように構成することができる。
【００２８】
〔５〕上記〔４〕において、上記発振器は、発振動作の停止を検出可能な発振停止検出回路を含んで構成することができる。
【００２９】
〔６〕上記〔５〕において、上記第２領域には、上記発振停止検出回路による発振停止検出機能を有効にするか否かを設定可能なレジスタ（１３３）と、上記制御部によって上記ＰＬＬ回路がＰＬＬ自走モードとされるとき、上記レジスタの設定にかかわらず、上記発振停止検出回路による発振停止検出機能を無効にするための論理ゲート（１３４）とを設けることができる。
【００３０】
〔７〕上記〔６〕において、上記第２領域には、上記情報保持部の保持情報に従って、上記ＰＬＬ自走モードで復帰する場合のアナログモジュールのスタンバイ状態からの復帰を制限するためのスタンバイ制御部（１３６）を設けることができる。
【００３１】
〔８〕上記〔７〕において、上記半導体装置は、第１変換精度でアナログ信号をデジタル信号に変換する第１Ａ／Ｄ変換回路（１４１）と、上記第１変換精度よりも高い第２変換精度でアナログ信号をデジタル信号に変換する第２Ａ／Ｄ変換回路（１４２）とを含んで構成することができる。このとき、上記スタンバイ制御部は、上記ＰＬＬ発振モードで復帰する場合には、上記第１Ａ／Ｄ変換回路と上記第２Ａ／Ｄ変換回路との双方を復帰させ、上記ＰＬＬ自走モードで復帰する場合には、上記第１Ａ／Ｄ変換回路を復帰させ、上記第２Ａ／Ｄ変換回路に対してスタンバイ状態を維持させる。
【００３２】
〔９〕上記〔８〕において、電源遮断状態からの復帰時の安定時間待ちを、ＰＬＬ発振モードとＰＬＬ自走モードとで切り替え可能にするため、上記第２領域に、第１記憶部（１３１９，１３２０）と、第２記憶部（１３１７，１３１８）と、発振安定時間待ちカウンタ（１３１１）とを設けることができる。上記第１記憶部は、上記ＰＬＬ発振モード時の発振安定時間を設定することができる。上記第２記憶部は、上記ＰＬＬ自走モード時の発振安定時間を設定することができる。上記選択回路は、上記情報保持部の保持情報に従って上記第１記憶部の記憶情報と上記第２記憶部の記憶情報とを選択する。上記発振安定時間待ちカウンタは、上記選択回路で選択された情報に基づいて発振安定時間を確保する。
【００３３】
〔１０〕上記〔９〕において、上記第１領域が電源遮断状態から電源供給状態に復帰した際の上記ＰＬＬ回路の動作モードを、上記情報保持部の保持情報に拘わらずに決定可能な外部端子（１３２２）を設けることができる。
【００３４】
〔１１〕上記構成の半導体装置を含んで自動車用コントロールシステム（２）を形成することができる。
【００３５】
２．実施の形態の詳細
実施の形態について更に詳述する。
【００３６】
《実施の形態１》
図１には、本発明にかかる半導体装置の一例とされるマイクロコンピュータが示される。
【００３７】
図１に示されるマイクロコンピュータ１は、特に制限されないが、公知の半導体集積回路製造技術により、単結晶シリコン基板などの一つの半導体基板に形成される。
【００３８】
マイクロコンピュータ１は、外部から供給された高電位側電源ＶＣＣが印加される領域（「ＶＣＣ領域」という）３と外部から供給された高電位側電源ＡＶＣＣが印加される領域（「ＡＶＣＣ領域」という）４を有する。ＶＣＣ領域３には、レギュレータ１０、発振器１１が形成される。レギュレータ１０は、外部から供給された高電位側電源Ｖｃｃを降圧することで、高電位側電源Ｖｃｃよりも電圧レベルが低い第１電源電圧ＶＤＤ１、及び第２電源電圧ＶＤＤ２を形成する。発振器１１は、外部端子ＥＸＴＡＬ，ＸＴＡＬに接続された水晶振動子を利用してクロック信号ＣＬＫを形成する。ＡＶＣＣ領域４には、Ａ／Ｄ変換部１４が形成される。Ａ／Ｄ変換部１４は、図示していないが、外部から入力されたアナログ信号をデジタル信号に変換する。マイクロコンピュータ１には、上記ＶＣＣ領域３とは別に、電源遮断領域１２と、電源遮断時の電圧保持領域１３とが形成される。電源遮断領域１２には、上記レギュレータ１０で形成された第１電源電圧ＶＤＤ１が供給され、電圧保持領域１３には、上記レギュレータ１０で形成された第２電源電圧ＶＤＤ２が供給される。
【００３９】
電源遮断領域１２は、このマイクロコンピュータ１の低消費電力モードにおいて第１電源電圧ＶＤＤ１の供給が遮断される領域である。電源遮断領域１２には、ＰＬＬ（フェーズロックドループ）回路１２１、分周器１２２、ＲＯＭ（リードオンリーメモリ）１２３、ＲＡＭ（ランダムアクセスメモリ）１２４、Ａ／Ｄ制御部１２５、ＣＰＵ（中央処理装置）１２６、ＢＳＣ（バスステートコントローラ）１２７、タイマ１２８が設けられる。ＲＯＭ１２３、ＲＡＭ１２４、Ａ／Ｄ制御部１２５、ＣＰＵ１２６、ＢＳＣ１２７、タイマ１２８は、バス１２９によって互いに信号のやり取りが可能に結合されている。図２に示されるように、ＰＬＬ回路１２１は、位相比較器１２１１、ＶＣＯ（電圧制御発振回路）１２１２、ループフィルタ１２１３、分周器１２１４を含んで成り、発振器１１から伝達されたクロック信号ＣＬＫに同期した内部クロック信号ＰＬＬＣＬＫを形成する。位相比較器は、発振器１１から伝達されたクロック信号ＣＬＫと分周器１２１４から出力される発振出力信号との位相比較を行う。この位相比較結果はループフィルタを介してＶＣＯ１２１２に伝達される。ＶＣＯ１２１２は、上記位相比較結果に応じた周波数で発振する。また、このＰＬＬ回路１２１は、ＰＬＬ発振モードとＰＬＬ自走モードとを有する。ＰＬＬ発振モードでは、位相比較器での位相比較結果に応じてＶＣＯ１２１２の発振周波数が変化する。これに対してＰＬＬ自走モードでは、ＶＣＯ１２１２の発振周波数が所定周波数に固定され、上記位相比較器での位相比較結果によってＶＣＯ１２１２の発振周波数が変化しない。ＰＬＬ回路１２１の動作モードは、ＰＬＬ自走制御信号によって制御される。分周器１２２は、上記ＰＬＬ回路１２１から出力されたクロック信号を分周する。この分周器１２２によって分周されたクロック信号は、ＲＯＭ１２３、ＲＡＭ１２４、Ａ／Ｄ制御部１２５、ＣＰＵ１２６、ＢＳＣ１２７、タイマ１２８に、それらの動作用クロックとして供給される。ＲＯＭ１２３は、ＣＰＵ１２６で実行されるプログラムを記憶する。ＣＰＵ１２６は、上記ＲＯＭ１２３内のプログラムを実行する。ＲＡＭ１２４は、上記ＣＰＵ１２６でプログラムが実行され流際の作業領域として利用される。Ａ／Ｄ制御部１２５は、Ａ／Ｄ変換部１４のＡ／Ｄ変換動作を制御する。ＢＳＣ１２７は、物理アドレス空間の分割及びバスステートインターフェイス仕様に応じた制御信号の出力などを行う。タイマ１２８は各種時間計測に用いられる。
【００４０】
電圧保持領域１３は、このマイクロコンピュータ１の低消費電力モードにおいても、第２電源電圧ＶＤＤ２の供給が保持される領域である。この電圧保持領域１３には、低消費電力モード制御部１３１、及び自走フラグ設定用レジスタ１３２が設けられる。低消費電力モード制御部１３１は、発振安定時間をカウントするための発振安定時間待ちカウンタ１３１１を含み、上記発振器１１、ＰＬＬ回路１２１、及びＡ／Ｄ制御部１２５に対して低消費電力モードに関する制御を行う。すなわち低消費電力モード制御部１３１は、電源制御信号により、電源遮断領域１２への第１電源電圧ＶＤＤ１の供給を遮断し、また割り込みによる電源遮断復帰要因に応じて電源遮断領域１２への第１電源電圧ＶＤＤ１の供給を再び開始する。さらに低消費電力モード制御部１３１は、発振停止信号により発振器１１の動作を制御したり、ＰＬＬ自走制御信号によりＰＬＬ回路１２１のモードを制御したり、ＳＴＢＹ制御信号によりＡ／Ｄ制御部１２５の動作を制御する。
【００４１】
割り込みによる電源遮断復帰要因に応じて電源遮断領域１２への第１電源電圧ＶＤＤ１の供給が再び開始される場合、ＰＬＬ回路１２１は、低消費電力モードによる電源遮断時の動作モードに復帰することができる。つまりＰＬＬ回路１２１は、ＰＬＬ発振モードで低消費電力モードに遷移した場合にはＰＬＬ発振モードで復帰され、ＰＬＬ自走モードで低消費電力モードに遷移した場合にはＰＬＬ自走モードで復帰される。このような制御は、自走フラグ設定用レジスタ１３２のフラグ状態に基づいて低消費電力モード制御部１３１によって行われる。自走フラグ設定用レジスタ１３２にはＣＰＵ１２６によって自走フラグが設定される。例えばＰＬＬ回路１２１がＰＬＬ発振モードの場合には、自走フラグは論理値“０”とされ、ＰＬＬ回路１２１がＰＬＬ自走モードの場合には、自走フラグは論理値“１”とされる。低消費電力モード制御部１３１は、低消費電力モードからの復帰の際に、自走フラグが論理値“０”の場合には、ＰＬＬ回路１２１をＰＬＬ発振モードで復帰させ、自走フラグが論理値“１”の場合には、ＰＬＬ回路１２１をＰＬＬ自走モードで復帰させる。
【００４２】
図６には、ＰＬＬ発振モード及びＰＬＬ自走モードにおける各部の状態が示される。
【００４３】
図６の（Ａ）に示されるように、発振器１１は、抵抗１１１とＮＯＲゲート１１２とを含み、ＮＯＲゲート１１２の一方の入力端子に発振停止信号が入力されるようになっている。ＰＬＬ発振モードにおいては、低消費電力モード制御部１３１によって、発振停止信号及びＰＬＬ自走制御信号が論理値“０”にされる。発振停止信号が論理値“０”とされた場合、発振器１１の発振動作により所定周波数のクロック信号ＣＬＫが形成される。ＰＬＬ回路１２１は、ＰＬＬ自走制御信号が論理値“０”とされた状態で、上記発振器１１から伝達されたクロック信号ＣＬＫを逓倍することで所定周波数のクロック信号φを形成する。分周器１２２は、上記ＰＬＬ回路１２１の出力（φ）を分周することにより、互いに分周比が異なる複数のクロック信号φ、φ／２、φ／４を出力する。
【００４４】
ＰＬＬ自走モードにおいては、低消費電力モード制御部１３１によって、発振停止信号及びＰＬＬ自走制御信号が論理値“１”にされる。発振停止信号が論理値“１”とされた場合、発振器１１の発振動作は停止され、クロック信号ＣＬＫは形成されない。またＰＬＬ自走制御信号が論理値“１”にされた場合、ＰＬＬ回路１２１は、ＰＬＬ自走モードとされ、発振器１１からのクロック信号ＣＬＫにかかわらず、所定周波数（ＰＬＬ自走周波数）のクロック信号φ’を形成する。特に制限されないが、クロック信号φ’は、クロック信号φよりも周波数が低い。分周器１２２は、上記ＰＬＬ回路１２１の出力（φ’）を分周することにより、互いに分周比が異なる複数のクロック信号φ’、φ’／２、φ’／４を出力する。
【００４５】
図３には、マイクロコンピュータ１の状態遷移が示される。
【００４６】
マイクロコンピュータ１は、低消費電力モードとして、パワーダウン０、パワーダウン１、スタンバイ、ＣＰＵスリープを含む。パワーダウン０は、電源遮断領域１２への第１電源電圧ＶＤＤ１の供給が遮断され、タイマ１２８の機能が有効とされるモードである。パワーダウン１は、電源遮断領域１２への第１電源電圧ＶＤＤ１の供給が遮断され、タイマ１２８の機能が無効とされるモードである。スタンバイは、電源遮断領域１２への第１電源電圧ＶＤＤ１の供給は遮断されず、ＰＬＬ回路１２１の動作が停止されるモードである。ＣＰＵスリープは、電源遮断領域１２への第１電源電圧ＶＤＤ１の供給は遮断されず、ＣＰＵ１２６がスリープ状態にされるモードである。各低消費電力モードへの遷移は、図示しないが、低消費電力モードレジスタへのレジスタセットとＳＬＥＥＰ命令の実行により行われる。各低消費電力モードからのＰＬＬ発振モードまたはＰＬＬ自走モードへの状態遷移は割り込み等による復帰要因により行われる。
【００４７】
電源立ち上がり（パワーオン）時の初期状態は、ＰＬＬ回路１２１はＰＬＬ発振モードとされる。またマイクロコンピュータ１のリセット端子を介してリセット信号がアサートされた場合も、ＰＬＬ回路１２１はＰＬＬ発振モードとされる。ＰＬＬ発振モードの場合、自走フラグ設定用レジスタ１３２の自走フラグは論理値“０”とされる。ＰＬＬ発振モードにおいて、パワーダウン０、パワーダウン１、スタンバイ、又はＣＰＵスリープにより、低消費電力モードに遷移された場合、ＰＬＬ自走フラグは論理値“０”のままである。ＰＬＬ自走フラグが論理値“０”の場合、パワーダウン０又はパワーダウン１による低消費電力モードからの復帰は、リセット処理により、再びＰＬＬ発振モードにされる。ＰＬＬ自走フラグが論理値“０”の場合、スタンバイやＣＰＵスリープ状態から復帰した場合もＰＬＬ発振モードである。
【００４８】
更なる消費電力低減が必要な場合には、ＰＬＬ回路１２１の状態をＰＬＬ自走モードに切り替えると良い。
【００４９】
ＣＰＵ１２６によって、自走フラグ設定用レジスタ１３２の自走フラグが論理値“１”に変更されることでＰＬＬ自走モードが設定されると、低消費電力モード制御部１３１により、ＰＬＬ回路１２１がＰＬＬ自走モードに切り替えられる。このＰＬＬ自走モードでは、ＰＬＬ回路１２１から出力されるクロック信号の周波数が、ＰＬＬ発振モードよりも低い周波数に固定され、それが分周器１２２を介してマイクロコンピュータ１内の各部に供給される。ＰＬＬ自走モードでは、ＰＬＬ回路１２１から出力されるクロック信号の周波数が、ＰＬＬ発振モードよりも低い周波数に固定されているため、ＰＬＬ発振モードの場合に比べて消費電力が低減される。また自走フラグ設定用レジスタ１３２の自走フラグが論理値“１”の場合、パワーダウン０又はパワーダウン１による低消費電力モードからの復帰は、所定の復帰シーケンスにより、再びＰＬＬ自走モードにされる。ＰＬＬ自走フラグが論理値“１”の場合、スタンバイやＣＰＵスリープ状態から復帰した場合もＰＬＬ自走モードである。
【００５０】
尚、電源立ち上がり（パワーオン）時の初期状態において、ＰＬＬ回路１２１をＰＬＬ自走モードに設定するように構成しても良い。
【００５１】
図４には、ＰＬＬ発振モード及びＰＬＬ自走モードにおける電源遮断復帰時の電流波形が示される。図４の（Ａ）はＰＬＬ発振モード時の電流波形、図４の（Ｂ）はＰＬＬ自走モード時の電流波形である。
【００５２】
ＰＬＬ自走モードにおいては、ＶＣＯ１２１２の発振周波数が所定周波数に固定され、上記位相比較器１２１１での位相比較結果によってＶＣＯ１２１２の発振周波数が変化しないため、低消費電力モード制御部１３１によって発振器１１の動作を停止させることができる。ＰＬＬ自走モードにおいては、発振器１１の動作を停止させることにより、発振器１１での電流消費が無くなるため、その分、消費電流が低減される。またＰＬＬ自走モードにおいては、発振器１１の発振状態が安定するのを待つ必要がないため、ＰＬＬ自走モード時の発振安定時間は、ＰＬＬ発振モード時の発振安定時間に比べて大幅に短縮される。この結果、ＰＬＬ自走モードで起動することにより、起動時に流れる電流を低減することができる。
【００５３】
図５には、ＰＬＬ発振モードとＰＬＬ自走モードとの切り替えシーケンスが示される。
【００５４】
ＰＬＬ発振モードからＰＬＬ自走モードへの切り替えは、図５の（Ａ）に示されるように行われる。すなわち、ＰＬＬ発振モードにおいて、ＣＰＵ１２６でユーザプログラムが実行されることにより自走フラグ設定用レジスタ１３２の自走フラグが論理値“１”に設定され、しかる後にスリープ（ＳＬＥＥＰ）命令が発行され、それがＣＰＵ１２６で実行されることにより、ＣＰＵ１２６の動作が停止される（ユーザプログラム実行停止）。低消費電力モード制御部１３１は、自走フラグ設定用レジスタ１３２の自走フラグが論理値“１”であることから、発振停止信号をアサートして発振器１１の動作を停止し、ＰＬＬ自走制御信号をハイレベルにアサートすることによりＰＬＬ回路１２１をＰＬＬ発振モードからＰＬＬ自走モードに切り替える。そして、ＰＬＬ自走が安定するのを待って、ＣＰＵ１２６でのユーザプログラムの実行が可能になる。ＰＬＬ自走が安定するのに要する時間は、発振器安定時間待ちカウンタ１３１１によってクロック信号が所定の数だけカウントされるまでの時間とされる。
【００５５】
ＰＬＬ自走モードからＰＬＬ発振モードへの切り替えは、図５の（Ｂ）に示されるように行われる。すなわち、ＰＬＬ自走モードにおいて、ＣＰＵ１２６でユーザプログラムが実行されることにより自走フラグ設定用レジスタ１３２の自走フラグが論理値“０”に設定され、しかる後にスリープ（ＳＬＥＥＰ）命令が発行され、それがＣＰＵ１２６で実行されることにより、ＣＰＵ１２６の動作が停止される（ユーザプログラム実行停止）。低消費電力モード制御部１３１は、自走フラグ設定用レジスタ１３２の自走フラグが論理値“０”であることから、発振停止信号をネゲートして発振器１１を動作させ、ＰＬＬ自走制御信号をローレベルにネゲートすることによりＰＬＬ回路１２１をＰＬＬ自走モードからＰＬＬ発振モードに切り替える。そして、発振器１１の動作及びＰＬＬ回路１２１の動作が安定するのを待って、ＣＰＵ１２６でのユーザプログラムの実行が可能になる。発振器１１の動作及びＰＬＬ回路１２１の動作が安定するのに要する時間は、発振器安定時間待ちカウンタ１３１１によってクロック信号が所定の数だけカウントされるまでの時間とされる。尚、ＰＬＬ自走モードからＰＬＬ発振モードへの切り替えにおいては、発振器１１の安定化時間を考慮する必要があることから、発振器安定時間待ちカウンタ１３１１によってクロック信号が所定の数だけカウントされるまでの時間は、ＰＬＬ発振モードからＰＬＬ自走モードへの切り替えの場合よりも長くなる。
【００５６】
このように実施の形態１によれば、電源立ち上がり時の初期状態においてはＰＬＬ回路１２１のＰＬＬ発振状態から起動することができ、更なる低消費電力必要な場合には、ＰＬＬ自走モードに切り替えることができる。マイクロコンピュータ１によれば、自走フラグ設定用レジスタ１３２が設けられることにより、ＰＬＬ発振モードとＰＬＬ自走モードとを識別して、低消費電力モードから復帰する際の動作モードを、低消費電力モードに遷移する直前の動作モードと等しくなるように制御することができる。
【００５７】
《実施の形態２》
図７には、図１に示される発振器１１及び電圧保持領域１３の別の構成例が示される。
【００５８】
図７に示される発振器１１は、発振回路１１における発振動作の停止を検出可能な発振停止検出回路１１３を含む。
【００５９】
図７に示される電圧保持領域１３は、低消費電力モード制御部１３１及び自走フラグ設定用レジスタ１３２に加えて、発振停止検出有効／無効レジスタ１３３、ＡＮＤゲート１３４、及びＯＲゲート１３５を含む。発振停止検出有効／無効レジスタ１３３は、発振停止検出回路１１３の発振停止検出機能を有効にするか、無効にするかを設定することができる。この設定はＣＰＵ１２６によって行うことができる。ＡＮＤゲート１３４は、低消費電力モード制御部１３１からのＰＬＬ自走モードを示す信号と、発振停止検出有効／無効レジスタ１３３の出力信号とのアンド論理を得る。このＡＮＤゲート１３４の出力信号（発振停止検出有効信号）に従って、発振停止検出回路１１３の発振停止検出機能が有効又は無効にされる。ＯＲゲート１３５は、発振停止検出回路１１３による発振停止検出結果と、低消費電力モード制御部１３１からのＰＬＬ自走制御信号とのオア論理を得る。ＯＲゲート１３５の出力は、ＰＬＬ自走制御信号としてＰＬＬ回路１２１に伝達される。発振停止検出回路１１３の発振停止検出機能が有効とされている場合に、発振回路１１の発振が停止されると、それが発振停止検出回路１１３で検出され、ＰＬＬ自走制御信号がアサートされることで、ＰＬＬ回路１２１はＰＬＬ自走モードに遷移される。
【００６０】
上記の構成において、発振器１１の動作を停止する場合には、先ず、ＰＬＬ自走制御信号によってＰＬＬ回路１２１の動作モードがＰＬＬ自走モードに切り替えられ、発振停止検出有効／無効レジスタ１３３に対して発振停止検出回路１１３の発振停止検出機能が無効に設定され、しかる後に低消費電力モード制御部１３１によって発振停止信号がアサートされることによって発振器１１の動作が停止される。また、発振器１１の動作を再び開始する場合には、発振停止検出回路１１３の誤動作防止のため、発振器１１の発振動作が安定した後に発振停止検出回路１１３の発振停止検出機能が有効になるように、発振停止検出有効／無効レジスタ１３３への設定が行われる。
【００６１】
《実施の形態３》
図８には、図１における低消費電力モード制御部１３１、Ａ／Ｄ制御部１２５、及びＡ／Ｄ変換部１４の別の構成例が示される。
【００６２】
Ａ／Ｄ変換部１４には、変換精度が互いに異なる二つのＡ／Ｄ変換部を設けることができる。図８に示される構成例では、１０ビットの精度を有する１０ビットＡ／Ｄ変換回路１４１と、１２ビットの精度を有する１２ビットＡ／Ｄ変換回路１４２が設けられている。
【００６３】
Ａ／Ｄ制御部１２５には、上記Ａ／Ｄ変換部１４の構成に対応して、１０ビットＡ／Ｄ制御回路１２５１と、１２ビットＡ／Ｄ制御回路１２５２とを設けることができる。１０ビットＡ／Ｄ制御回路１２５１は、第１ＳＴＢＹ制御信号に基づいて１０ビットＡ／Ｄ変換回路１４１の動作を制御する。１２ビットＡ／Ｄ制御回路１２５２は、第２ＳＴＢＹ制御信号に基づいて１２ビットＡ／Ｄ変換回路１４２の動作を制御する。
【００６４】
低消費電力モード制御部１３１には、自走フラグ設定用レジスタ１３２のフラグ状態に基づいて第１ＳＴＢＹ制御信号と第２ＳＴＢＹ制御信号とを形成するＳＴＢＹ制御部１３６を設けることができる。
【００６５】
１０ビットＡ／Ｄ変換回路１４１と１２ビットＡ／Ｄ変換回路１４２とでは、スタンバイ状態から復帰して動作が安定するまでの時間（「安定時間」という）が異なる。通常は、変換精度が高くなるほど、回路構成が複雑になって安定時間も長くなるため、１２ビットＡ／Ｄ変換回路１４２の安定時間は、１０ビットＡ／Ｄ変換回路１４１の安定時間よりも長くなる。ＰＬＬ自走モードにおける消費電流を低減するには、ＰＬＬ自走モードにおいて、１０ビットＡ／Ｄ変換回路１４１と１２ビットＡ／Ｄ変換回路１４２との双方をスタンバイ状態から復帰させるよりも、一方のみをスタンバイ状態から復帰させたほうが良い。安定時間が長くなれば、それに伴って消費電流も多くなるから、ＰＬＬ自走モードにおける消費電流をさらに低減するには、安定時間が長い１２ビットＡ／Ｄ変換回路１４２をスタンバイ状態から復帰させるよりも、安定時間が短い１０ビットＡ／Ｄ変換回路１４１をスタンバイ状態から復帰させるほうが有利と考えられる。そこで本例では、ＰＬＬ発振モードの場合には、１０ビットＡ／Ｄ変換回路１４１と１２ビットＡ／Ｄ変換回路１４２との双方をスタンバイ状態から復帰させるが、ＰＬＬ自走モードの場合には、安定時間が短い１０ビットＡ／Ｄ変換回路１４１のみをスタンバイ状態から復帰させることにより、ＰＬＬ自走モードにおける消費電流の低減を図っている。
【００６６】
図９には、Ａ／Ｄ変換部１４の制御タイミングが示される。
【００６７】
低消費電力モードからＰＬＬ発振モードで復帰する場合には、図９の（Ａ）に示されるように、１０ビットＡ／Ｄ変換回路１４１と１２ビットＡ／Ｄ変換回路１４２との双方がスタンバイ（ＳＴＢＹ）状態から復帰される。１２ビットＡ／Ｄ変換回路１４２の安定時間のほうが１０ビットＡ／Ｄ変換回路１４１の安定時間よりも長くなるため、１２ビットＡ／Ｄ変換回路１４２の安定時間を考慮して、ＣＰＵ１２６に対するリセットが解除される。
【００６８】
これに対して低消費電力モードからＰＬＬ自走モードで復帰する場合には、図９の（Ｂ）に示されるように、安定時間が短い１０ビットＡ／Ｄ変換回路１４１のみがスタンバイ状態から復帰され、１２ビットＡ／Ｄ変換回路１４２は、スタンバイ状態が維持される。この場合、１２ビットＡ／Ｄ変換回路１４２の安定時間を考慮する必要がないため、低消費電力モードからＰＬＬ発振モードで復帰する場合に比べて、ＣＰＵ１２６に対するリセット解除タイミングを早めることができる。
【００６９】
１０ビットＡ／Ｄ変換回路１４１や１２ビットＡ／Ｄ変換回路１４２はアナログモジュールの一例とされる。１０ビットＡ／Ｄ変換回路１４１や１２ビットＡ／Ｄ変換回路１４２とは別のアナログモジュールが搭載される場合には、当該アナログモジュールの特性を考慮して、ＰＬＬ自走モードで復帰する場合のアナログモジュールのスタンバイ状態からの復帰を制限するためのＳＴＢＹ制御信号をＳＴＢＹ制御部１３６で形成することができる。
【００７０】
尚、Ａ／Ｄ変換部１４には、３個以上のＡ／Ｄ変換回路を設けることができ、Ａ／Ｄ制御部１２５には、上記Ａ／Ｄ変換部１４内のＡ／Ｄ変換部に対応して複数のＡ／Ｄ制御回路を設けることができる。
【００７１】
《実施の形態４》
図１０には、上記マイクロコンピュータ１の別の構成例が示される。
【００７２】
図１０に示されるマイクロコンピュータ１が、図１に示されるのと大きく相違するのは、電源遮断領域１２のタイマ１２８が電圧保持領域１３に移動され、また電圧保持領域１３に低周波発振器（ＬＯＣＯ）１３７が設けられた点である。タイマ１２８が電圧保持領域１３に設けられているため、タイマ１２８は、電源遮断領域１２の電源遮断後も動作し続けることができる。低周波発振器１３７は、上記発振器１１とは別個の発振動作によりクロック信号を形成する。低周波発振器１３７は、低消費電力モード制御部１３１の制御により低消費電力モードにおいて活性化されてクロック信号を形成する。低周波発振器１３７で形成されるクロック信号の周波数は、特に制限されないが、１２５ｋＨｚとされる。低周波発振器１３７で形成されたクロック信号は、タイマ１２８及び発振安定時間待ちカウンタ１３１１に伝達される。タイマ１２８及び発振安定時間待ちカウンタ１３１１は、低周波発振器１３７で形成されたクロック信号をカウントする。正確なタイミングで処理を行う必要がある機器を制御する場合には、タイマ１２８を利用してタイマ割り込みを行うことができる。マイクロコンピュータ１を所定の時間間隔で間欠動作させる場合、上記タイマ割り込みが利用される。ここで、図１１に示されるように、低周波発振器１３７とタイマ１２８との間にセレクタ１３８を設け、ＰＬＬ回路１２１の出力と低周波発振器１３７の出力とが選択的にタイマ１２８に伝達されるように構成することができる。すなわち低消費電力モードに遷移する前の通常動作時は、ＰＬＬ回路１２１の出力がセレクタ１３８を介してタイマ１２８に伝達される。これに対して低消費電力モードの場合には、低周波発振器１３７の出力がセレクタ１３８を介してタイマ１２８に伝達される。セレクタ１３８の選択動作は、低消費電力モード制御部１３１によって形成されるセレクタ制御信号ＳＥＬＣによって制御される。タイマ１２８から低消費電力モード制御部１３１に対しては、タイマ１２８のカウント状態が最大値を超えたことが示すオーバーフロー信号（Ｏｖｅｒｆｌｏｗ）が伝達される。パワーダウン０（電源遮断領域１２の電源は遮断されるが、タイマ１２８の機能が有効とされるモード）が有効とされるとき、電源遮断領域１２の電源遮断後もタイマ１２８を動作させる必要があることから、低消費電力モード制御部１３１により低周波発振器１３７が動作されて、クロック信号がタイマ１２８に供給される。オーバーフロー信号がアサートされると、低消費電力モード制御部１３１の制御により低消費電力モードから復帰するように構成することができる。
【００７３】
《実施の形態５》
図１において、発振器１１やＰＬＬ回路１２１の動作が安定するまでの時間を待ってからＣＰＵ１２６等の動作を開始させる必要があり、そのための安定時間の確保は、発振安定時間待ちカウンタ１３１１によって行われる。つまり、低周波発振器１３７から出力されたクロック信号を発振安定時間待ちカウンタ１３１１によってカウントし、そのカウント値が基準値に達した時点で分周器１２２からクロック信号の出力が開始されるようにする。発振安定時間は、種々条件に応じて変更できると便利である。それを可能にするには、電圧保持領域１３を、図１２に示されるように構成すると良い。
【００７４】
低消費電力モード制御部１３１内にセレクタ１３１２が設けられ、このセレクタ１３１２によって、セレクタ１３１３の出力とセレクタ１３１５の出力とが選択的に発振安定時間待ちカウンタ１３１１に伝達されるようになっている。セレクタ１３１２の選択動作は自走フラグ設定用レジスタ１３２の自走フラグに従って制御される。すなわち、自走フラグが論理値“０”の場合にはセレクタ１３１３の出力が選択され、自走フラグが論理値“１”の場合にはセレクタ１３１５の出力が選択される。
【００７５】
セレクタ１３１３は、安定時間レジスタ１３２０の出力と不揮発性メモリ１３１９の出力とを、切り替えレジスタ１３１４の設定情報に従って選択的に上記セレクタ１３１２に伝達する。安定時間レジスタ１３２０には、ＣＰＵ１２６によって、ＰＬＬ発振モード時の発振安定時間情報の設定が可能とされる。不揮発性メモリ１３１９には、ＰＬＬ発振モード時の発振安定時間情報の基準値が書き込まれている。切り替えレジスタ１３１４の設定はＣＰＵ１２６によって行うことができる。ＰＬＬ発振モード時の発振安定時間情報が不揮発性メモリ１３１９内の基準値で良い場合には、セレクタ１３１３によって不揮発性メモリ１３１９内の基準値が選択的にセレクタ１３１２に伝達される。ＰＬＬ発振モード時の発振安定時間情報を変更したい場合には、例えばシステムの初期化において、ＰＬＬ発振モード時の発振安定時間情報の変更後の値を安定時間レジスタ１３２０に書き込む。このとき、セレクタ１３１３によって安定時間レジスタ１３２０の出力が選択されるように切り替えレジスタ１３１４の設定を変更する。これにより、ＰＬＬ発振モード時には、安定時間レジスタ１３２０の出力が選択され、それに基づいてＰＬＬ発振モード時の発振安定化時間が決定される。
【００７６】
セレクタ１３１５は、安定時間レジスタ１３１８の出力と不揮発性メモリ１３１７の出力とを、切り替えレジスタ１３１６の設定情報に従って選択的に上記セレクタ１３１２に伝達する。安定時間レジスタ１３１８には、ＣＰＵ１２６によって、ＰＬＬ自走モード時の発振安定時間情報の設定が可能とされる。不揮発性メモリ１３１７には、ＰＬＬ自走モード時の発振安定時間情報の基準値が書き込まれている。切り替えレジスタ１３１６の設定はＣＰＵ１２６によって行うことができる。ＰＬＬ自走モード時の発振安定時間情報が不揮発性メモリ１３１７内の基準値で良い場合には、セレクタ１３１５によって不揮発性メモリ１３１７内の基準値が選択的にセレクタ１３１２に伝達される。ＰＬＬ自走モード時の発振安定時間情報を変更したい場合には、例えばシステムの初期化において、ＰＬＬ自走モード時の発振安定時間情報の変更後の値を安定時間レジスタ１３１８に書き込む。このとき、セレクタ１３１５によって安定時間レジスタ１３１８の出力が選択されるように切り替えレジスタ１３１６の設定を変更する。これにより、ＰＬＬ自走モード時には、安定時間レジスタ１３１８の出力が選択され、それに基づいてＰＬＬ自走モード時の発振安定化時間が決定される。
【００７７】
《実施の形態６》
発振器１１やＰＬＬ回路１２１の動作が安定したか否かを、次のように判定しても良い。
【００７８】
図１３の（Ａ）に示されるように、分周器１２２から出力されたクロック信号の周波数が、低周波発振器１３７から出力されたクロック信号の周波数に達したか否かを判別するための比較器１３２１を設ける。低消費電力モードにおいて低周波発振器１３７が動作し、低消費電力モードからの復帰時にはＰＬＬ回路１２１が動作を開始する。比較器１３２１は、低消費電力モードにおける低周波発振器１３７から出力されたクロック信号の周波数を基準周波数とし、分周器１２２から出力されたクロック信号の周波数が上記基準周波数に達したか否かを判別する。そして比較器１３２１は、図１３の（Ｂ）に示されるように、上記分周器１２２から出力されたクロック信号の周波数が上記基準周波数に達した場合に、発振安定検出信号をハイレベルにアサートする。この発振安定検出信号により、発振器１１やＰＬＬ回路１２１の動作が安定したことを把握することができる。
【００７９】
《実施の形態７》
図１４には、上記マイクロコンピュータ１の別の構成例が示される。
【００８０】
図１４に示されるマイクロコンピュータ１が、図１に示されるのと大きく相違するのは、電圧保持領域１３内にＯＲゲート１３２３が設けられ、このＯＲゲート１３２３によって自走フラグ設定用レジスタ１３２の出力と、外部端子１３２２の論理状態とのオア論理が得られ、それが低消費電力モード制御部１３１に入力されるようになっている点である。図１に示される構成では、低消費電力モード制御部１３１は、低消費電力モードからの復帰の際に、自走フラグ設定用レジスタ１３２内の自走フラグが論理値“０”の場合には、ＰＬＬ回路１２１をＰＬＬ発振モードで復帰させ、自走フラグ設定用レジスタ１３２内の自走フラグが論理値“１”の場合には、ＰＬＬ回路１２１をＰＬＬ自走モードで復帰させている。これに対して図１４に示される構成では、外部端子１３２２に入力されるＰＬＬ自走切り替え信号を論理値“１”とすることにより、自走フラグ設定用レジスタ１３２内の自走フラグの論理状態に拘わらずに、ＰＬＬ回路１２１をＰＬＬ自走モードで復帰させることができる。
【００８１】
《実施の形態８》
上記マイクロコンピュータ１は、各種システムに適用することができる。
【００８２】
図１５には、上記マイクロコンピュータ１が適用された自動車用コントロールシステム２が示される。
【００８３】
この自動車用コントロールシステム２は、例えば運転者の操舵を補助する機能を含む。この機能により、運転者は軽い力で操舵することができる。
【００８４】
自動車用コントロールシステム２には、運転者の操舵を補助するためのモータ１４０２が設けられる。操舵トルク情報がセンサーで検出され、それがアンプ１４０８を介してマイクロコンピュータ１に入力される。上記モータ１４０２はモータ制御部１４０１によって駆動制御される。上記モータ１４０２の回転角は回転角度センサー１４０３によって検出される。回転角度センサー１４０３の検出結果はアンプ１４０７を介してマイクロコンピュータ１に入力される。上記モータ制御部１４０１は、モータ１４０２を三相電力Ｕ／Ｖ／Ｗにより駆動するためのパワーＭＯＳトランジスタ回路と、それを駆動するためのプリドライバ回路とを含む。パワーＭＯＳトランジスタ回路から三相電力Ｕ／Ｖ／Ｗの角度情報がアンプ１４０６を介してマイクロコンピュータ１に入力される。マイクロコンピュータ１は、上記アンプ１４０６，１４０７，１４０８を介して入力された情報に基づいて、パルス幅変調信号（ＰＷＭ）によりモータ１４０２を駆動制御する。また、このマイクロコンピュータ１は、通信モジュール（ＣＡＮ）１４０５に結合される。通信モジュール（ＣＡＮ）１４０５は、エンジン等の駆動系に対する電子制御ユニット（ＰＴ  ＥＣＵ）やブレーキ制御の電子制御ユニット（Ｂｒａｋｅ  ＥＣＵ）１４０４に結合される。
【００８５】
自動車用コントロールシステム２は、アイドリングストップ等のエンジン停止時に、マイクロコンピュータ１内のタイマ１２８により所定の時間間隔で低消費電力モードから復帰して各種センサーからの情報を確認してモータ１４０２の制御を行うか否か判断し、必要に応じて所定の制御を行う。そしてマイクロコンピュータ１は再び低消費電力モードに遷移される。上記マイクロコンピュータ１においては、ＰＬＬ回路１２１がＰＬＬ自走モードにされ、発振器１１の発振動作が停止されることで、消費電力の低減が図られる。
【００８６】
以上本発明者によってなされた発明を実施形態に基づいて具体的に説明したが、本発明はそれに限定されるものではなく、その要旨を逸脱しない範囲において種々変更可能であることは言うまでもない。また、それぞれの実施形態を自由に組み合わせることも可能である。
【符号の説明】
【００８７】
１  マイクロコンピュータ
２  自動車用コントロールシステム
３  ＶＣＣ領域
４  ＡＶＣＣ領域
１０  レギュレータ
１１  発振器
１２  電源遮断領域
１３  電圧保持領域
１４  Ａ／Ｄ変換部
１２１  ＰＬＬ回路
１２２  分周器
１２３  ＲＯＭ
１２４  ＲＡＭ
１２５  Ａ／Ｄ制御部
１２６  ＣＰＵ
１２７  ＢＳＣ
１２８  タイマ
１２１１  位相比較器
１２１２  ＶＣＯ
１２１３  ループフィルタ
１２１４  分周器
１３１  低消費電力モード制御部
１３７  低周波発振器
１３８，１３１２，１３１３，１３１５  セレクタ
１３２  自走フラグ設定用レジスタ
１３１１  発振安定時間待ちカウンタ
１３１４，１３１６  切り替えレジスタ
１３１８，１３２０  安定時間レジスタ
１３１７，１３１９  不揮発性メモリ
１３２１  比較器
１３２２  外部端子
【図１】
0005513359.tif 000002
【図２】
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【図３】
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【図４】
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【図５】
0005513359.tif 000006
【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005513359.tif 000011
【図１１】
0005513359.tif 000012
【図１２】
0005513359.tif 000013
【図１３】
0005513359.tif 000014
【図１４】
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【図１５】
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