(57)【特許請求の範囲】
【請求項１】
メモリ回路であって、
第１電源電圧によって電力供給される第１回路及び第２電源電圧によって電力供給される第２回路と、
前記第１回路と前記第２回路の間に結合されたレベル・シフタであって、前記第１電源電圧及び前記第２電源電圧のうちの１つを含む、回路用電源電圧出力を、入力信号に従って選択するように構成され、前記入力信号は、実行されるべき動作及び前記動作を実行するコンポーネントのうちの少なくとも１つに依存する、レベル・シフタと、を備え、
前記レベル・シフタは、前記電源電圧出力を選択するための自己シャットダウン機構と、前記入力信号をゲート制御して電源電圧出力の前記選択を実行するのに用いられるプリチャージ入力とを含み、
前記自己シャットダウン機構は、前記電源電圧出力をアクティブ化するように構成された出力からのフィードバック・ループを含む、メモリ回路。
【請求項２】
前記フィードバック・ループは、電源電圧の間の遷移を補助するように構成された別個のデバイスを含む、請求項１に記載のメモリ回路。
【請求項３】
電源電圧の間の遷移を補助するように構成された別個のデバイスをさらに含む、請求項１に記載のメモリ回路。
【請求項４】
前記実行されるべき動作は、読取り動作及び書き込み動作のうちの１つを含み、前記動作を実行する前記コンポーネントは、メモリ・デバイスのワードラインを含む、請求項１に記載のメモリ回路。
【請求項５】
前記第１電源電圧及び前記第２電源電圧のうちの１つはワードライン増幅電圧を含む、請求項１に記載のメモリ回路。
【請求項６】
メモリ回路であって、
第１電源電圧によって電力供給される第１回路及び第２電源電圧によって電力供給される第２回路と、
前記第１回路と前記第２回路の間に結合されたレベル・シフタであって、前記第１電源電圧及び前記第２電源電圧のうちの１つを含む、回路用電源電圧出力を、入力信号に従って選択するように構成され、前記入力信号は、実行されるべき動作及び前記動作を実行するコンポーネントのうちの少なくとも１つに依存する、レベル・シフタと、
クロック信号を用いて前記レベル・シフタへの入力を有効化するように構成されたデバイスと、を備え、
前記レベル・シフタは、前記電源電圧出力を選択するための自己シャットダウン機構を含み、
前記自己シャットダウン機構は、前記電源電圧出力をアクティブ化するように構成された出力からのフィードバック・ループを含む、メモリ回路。
【請求項７】
メモリ回路であって、
メモリ・アドレスをデコードしてメモリ・セルをアクティブ化するように構成され、第１電源電圧を有する、アドレス・デコーダ回路と、
デコードされたメモリ・アドレスに従ってワードラインをアクティブ化するように構成されたワードライン・ドライバ回路と、
前記アドレス・デコーダ回路と前記ワードライン・ドライバ回路とに結合されたレベル・シフタであって、前記第１電源電圧及び前記第２電源電圧のうちの１つを含む電源電圧出力を選択するように構成され、前記入力信号は、実行されるべき動作及び前記動作を実行するコンポーネントのうちの少なくとも１つに依存する、レベル・シフタと、を備え、
前記レベル・シフタは、前記電源電圧出力を選択するための自己シャットダウン機構と、前記入力信号をゲート制御して電源電圧出力の前記選択を実行するのに用いられるプリチャージ入力とを含み、
前記自己シャットダウン機構は、前記電源電圧出力をアクティブ化するように構成された出力からのフィードバック・ループを含む、メモリ回路。
【請求項８】
前記フィードバック・ループは、電源電圧の間の遷移を補助するように構成された別個のデバイスを含む、請求項７に記載のメモリ回路。
【請求項９】
前記実行されるべき動作は、読取り動作及び書き込み動作のうちの１つを含み、前記動作を実行する前記コンポーネントは、メモリ・デバイスのワードラインを含む、請求項７に記載のメモリ回路。
【請求項１０】
メモリ回路であって、
メモリ・アドレスをデコードしてメモリ・セルをアクティブ化するように構成され、第１電源電圧を有する、アドレス・デコーダ回路と、
デコードされたメモリ・アドレスに従ってワードラインをアクティブ化するように構成されたワードライン・ドライバ回路と、
前記アドレス・デコーダ回路と前記ワードライン・ドライバ回路とに結合されたレベル・シフタであって、前記第１電源電圧及び前記第２電源電圧のうちの１つを含む電源電圧出力を選択するように構成され、前記入力信号は、実行されるべき動作及び前記動作を実行するコンポーネントのうちの少なくとも１つに依存する、レベル・シフタと、
クロック信号を用いて前記レベル・シフタへの入力を有効化するように構成されたデバイスと、を備え、
前記レベル・シフタは、前記電源電圧出力を選択するための自己シャットダウン機構を含み、
前記自己シャットダウン機構は、前記電源電圧出力をアクティブ化するように構成された出力からのフィードバック・ループを含む、メモリ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はメモリ回路に関し、より具体的には、メモリ動作中のセル電圧を制御するためのレベル・シフタを有するメモリ回路及びそのレベル・シフタを用いる方法に関する。
【背景技術】
【０００２】
静的ランダム・アクセス・メモリ（ＳＲＡＭ）は、半導体プロセッサ及びコンピュータ・システムにおける重要なコンポーネントの１つである。技術が進歩し、半導体チップにプリントされる機能部が小さくなるにつれて、ＳＲＡＭ設計は、各々のＳＲＡＭセルにおけるプロセス・パラメータの統計的変動から生じる難しい問題に直面している。伝統的に、ＳＲＡＭ設計はＳＲＡＭセルの対称性に依存する。プロセス・パラメータの局所的変動に起因して対称性が崩れるとき、ＳＲＡＭ設計は、ＳＲＡＭセルが非常に不安定となり、読取り動作又は書き込み動作のいずれについてももはや正しく機能しなくなるという、安定性問題の影響を受けやすくなる。
【０００３】
ＳＲＡＭ設計における別の課題は、絶えず増加している動作周波数に追随していくことである。技術が進歩するのに伴って、ＳＲＡＭセル内のデバイスは、前の技術のものよりも小さくなる。より新しいプロセス技術はより厳しい問題に直面するので、デバイス性能は、もはや機能部の縮小と同じ割合で拡大することはできない。結果として、より新しいプロセス技術におけるＳＲＡＭセル電流は、前の技術よりも弱くなる傾向がある。これは、ＳＲＡＭ性能が、前の技術と比較して同じようには事が運ばないことを意味する。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
利用される技法の１つは、ＳＲＡＭアレイと可能的にはＳＲＡＭアレイ周辺機器とへの電源を分離し、１つの電源をチップの残り部分よりも高い値に増幅することである。このようにして、ＳＲＡＭ安定性問題が減少し、同時にＳＲＡＭ設計は速度を増すことができる。しかしながら、異なる電位をもつ別々の電源を導入することに伴う問題が起こる。電位の差が十分小さければ問題は無視することができる。しかしながら、電位差が十分に大きくなると、２つの電源の境界にある回路が動作不良になることがあり、又は、過剰の漏れなどの問題に遭遇することがある。
【課題を解決するための手段】
【０００５】
本開示は、異なる電位の電源を有する回路の問題に対処するものである。すなわち、異なる電源の境界にある回路が遭遇する問題に、新規なレベル・シフタを挿入することによって対処する。
【０００６】
回路及び方法は、第１電源によって電力供給される第１回路と、第２電源によって電力供給される第２回路とを含む。レベル・シフタは、第１回路と第２回路の間に接続する。レベル・シフタは、第１電源電圧及び第２電源電圧のうちの１つを含む回路に対する電源電圧出力を、少なくとも１つの実行すべき動作及びその動作を実行するコンポーネントに依存する入力信号に従って、選択するように構成される。
【０００７】
別のメモリ回路は、メモリ・アドレスをデコードしてメモリ・セルをアクティブ化するように構成されたアドレス・デコーダ回路を含む。アドレス・デコーダ回路は第１電源電圧を有する。ワードライン・ドライバ回路は、デコードされたメモリ・アドレスに従ってワードラインをアクティブ化するように構成される。レベル・シフタは、アドレス・デコーダ回路及びワードライン・ドライバ回路に接続される。レベル・シフタは、第１電源電圧及び第２電源電圧のうちの１つを含む電源電圧出力を、少なくとも１つの実行すべき動作及びその動作を実行するコンポーネントに依存する入力信号に従って、選択するように構成される。
【０００８】
電力を選択的に減少させる方法は、第１電源電圧によって電力供給される第１回路と、第１電源電圧及び第２電源電圧のうちの１つによって電力供給される第２回路との間に接続するレベル・シフタを準備するステップと、入力信号に従って第１電源電圧と第２電源電圧のうちの１つにより第２回路を選択的にアクティブ化して性能と省電力化の間のバランスをとるステップとを含む。
【０００９】
これら及び他の特徴と利点は、それらの例証的な実施形態に関する、添付の図面と併せて読むべき以下の詳細な説明から明らかとなるであろう。
本開示は、添付の図面に関連する好ましい実施形態の以下の記述において詳細を提供することになる。
【発明を実施するための最良の形態】
【００１０】
本発明の原理によれば、デバイス（例えばトランジスタ）をオフにしようとするとき、所定量（例えば０Ｖ）に実質的に等しいゲート−ソース電圧差分を維持しながら、１つの電位を第２電位に変換するように機能するレベル・シフタがメモリ回路に備えられる。
【００１１】
ゲート−ソース電圧の大きさがゼロでないとき、デバイスはオンになり始め、電流が流れ始める可能性がある。所望の結果がデバイスをオフにすることである場合、ゼロでないゲート−ソース電圧により漏れ電流の増加とその結果としての電力消費の増加に遭遇する可能性がある。
【００１２】
さらに、漏れ電流はゲートの出力電圧遷移時間を増加させる。２つの電源の間の電圧差が増加するのに伴って、出力ノードが完全に充電／放電しなくなる。これは、一定の電位を維持するために、電圧供給及び分布に対するより厳しい要件をもたらす可能性がある。電源電位における局所的変動は、従来の回路の遅延を変化させ、正しい動作を保証するためにハードウェアを低い周波数で動作させることになる。
【００１３】
静的ランダム・アクセス・メモリ（ＳＲＡＭ）設計は、ワードライン信号を駆動するために非常に大きいデバイス幅を用いる。ワードライン・ドライバのための大きなデバイス幅は、漏れの量がデバイス幅に比例するので、漏れ問題を悪化させる。電圧源の境界は、アドレス・ワードライン信号をＳＲＡＭアレイ・セルに送り込むデバイスの直前において生じる。
【００１４】
本発明の原理により、レベル・シフタを配置することで、１つより多くの電圧源を有することによって引き起こされる問題が緩和される。漏れ電流及び電力消費もまた著しく低減される。レベル・シフタは、アレイ・ワードラインの電圧増幅を可能にしてＳＲＡＭセル内のパス・トランジスタの最大電流を増加させる。増幅されたワードラインは、アレイの読取性能を増加させ、ＳＲＡＭ設計が、機能部のサイズが縮小されるとき他の論理と同様の性能改善を達成することを可能にする。
【００１５】
本開示は、ＳＲＡＭメモリ回路に関係する例証的な実施例により本発明の原理を説明することになる。他の回路及びメモリ技術もまた、ここで提示される教示から恩恵を受けることができることを理解されたい。例えば、本発明の原理は、動的ランダム・アクセス・メモリ（ＤＲＡＭ）、フラッシュ・メモリ、読取専用メモリ、プロセッサ等に適用可能である。
【００１６】
本発明の実施形態は、全面的にハードウェアの実施形態、全面的にソフトウェアの実施形態、又は、ハードウェア要素とソフトウェア要素の両方を含む実施形態の形態をとることができる。好ましい実施形態においては、本発明は、それらに限定はされないが、ファームウェア、常駐ソフトウェア、マイクロコード等を含むソフトウェアにおいて実施される。例えば、本発明の原理は、回路設計ツール又は回路分析ツールに組み入れることができる。
【００１７】
さらに、本発明は、コンピュータ又は任意の命令実行システムにより又はそれと共に用いるためのプログラム・コードを提供する、コンピュータ使用可能又はコンピュータ可読媒体からアクセス可能な、コンピュータ・プログラムの形態をとることができる。この説明のために、コンピュータ使用可能又はコンピュータ可読媒体は、命令実行システム、装置又はデバイスにより又はそれらと共に用いるためのプログラムのストア、通信、伝播又は輸送を含むことができる任意の装置とすることができる。媒体は、電子的、磁気的、光学的、電磁気的、赤外又は半導体システム（又は装置若しくはデバイス）或いは伝播媒体とすることができる。コンピュータ可読媒体の例には、半導体又はソリッド・ステート・メモリ、磁気テープ、取り外し可能なコンピュータ・ディスケット、ランダム・アクセス・メモリ（ＲＡＭ）、読取専用メモリ（ＲＯＭ）、剛性磁気ディスク、及び光ディスクが含まれる。現在の光ディスクの例には、コンパクト・ディスク読取専用メモリ（ＣＤ−ＲＯＭ）、コンパクト・ディスク読取／書き込み（ＣＤ−Ｒ／Ｗ）及びＤＶＤが含まれる。
【００１８】
プログラム・コードをストア及び／又は実行するのに適したデータ処理システムは、システム・バスを通じてメモリ要素に直接又は間接的に接続した少なくとも１つのプロセッサを含むことができる。メモリ要素は、プログラム・コードの実際の実行中に用いられるローカル・メモリ、大容量記憶装置、及び、少なくとも幾つかのプログラム・コードの一時的保存を備えて実行中にコードを大容量記憶装置から検索する回数を減らすためのキャッシュ・メモリを含むことができる。入力／出力又はＩ／Ｏデバイス（それらに限定されないが、キーボード、ディスプレイ、ポインティング・デバイス等を含む）は、直接に、又は介在するＩ／Ｏコントローラを通じてシステムに接続することができる。
【００１９】
ネットワーク・アダプタをシステムに接続して、データ処理システムが介在するプライベート又はパブリック・ネットワークを通じて他のデータ処理システム又は遠隔プリンタ或いは記憶装置に接続できるようにすることができる。モデム、ケーブル・モデム及びイーサネット・カードは、現在利用可能なタイプのネットワーク・アダプタのうちの幾つかに過ぎない。
【００２０】
ここで説明される回路は、集積回路チップの設計の部分とすることができる。チップ設計は、グラフィカル・コンピュータ・プログラミング言語で作成し、コンピュータ記憶媒体（例えば、ディスク、テープ、物理的ハード・ドライブ、又は、ストレージ・アクセス・ネットワークにおけるような仮想ハード・ドライブ）にストアすることができる。設計者がチップ又はチップを製造するのに用いるフォトリソグラフィ・マスクを製造しない場合には、設計者は、結果として得た設計を、物理的手段によって（例えば設計をストアする記憶媒体のコピーを提供することによって）又は電子的に（例えばインターネットを通じて）その事業部門に直接又は間接的に伝達する。次に、ストアされた設計は、フォトリソグラフィ・マスクの製造に適した形式（例えば、グラフィック・データ・システムＩＩ（ＧＤＳＩＩ））に変換されるが、この設計は典型的には、ウェハ上に形成すべき当該チップ設計の複数のコピーを含む。フォトリソグラフィ・マスクは、エッチング又はその他の方法で処理すべきウェハ（及び／又はその上の層）の領域を画定するために用いる。
【００２１】
結果として得られた集積回路チップは、未加工ウェハの形態（即ち複数のパッケージされていないチップを有する単一ウェハとして）で、裸ダイとして、又はパッケージされた形態で製造業者によって配布することができる。後の場合には、チップは、単一のチップ・パッケージ（マザーボード又は他のより高レベルの担体に取り付けられた配線を有するプラスチック担体のような）又はマルチチップ・パッケージ（表面相互接続部又は埋設相互接続部のいずれか又は両方を有するセラミック担体のような）に取り付けられる。いずれの場合でも、チップは次に、（ａ）マザーボードのような中間製品、又は、（ｂ）最終製品の部分として、他のチップ、別個の回路要素、及び／又は他の信号処理装置と共に統合される。最終製品は、おもちゃ及び他のローエンド用途から、ディスプレイ、キーボード又は他の入力デバイス及び中央処理装置を有する高度なコンピュータ製品までの範囲にわたる集積回路チップを含む任意の製品とすることができる。
【００２２】
ここで類似の符号が同じ又は類似の要素を表す図面を参照し、最初に図１を参照すると、ＳＲＡＭ設計１００においてレベル・シフタを用いる１つの実施を、例証として示している。ＳＲＡＭ設計１００は例証のために示すが、任意の回路又はメモリ技術を用いることができる。示した例示的な実施形態においては、レベル・シフタ１０２はアドレス・デコーダ回路１０４とワードライン・ドライバ１０６の間に用いられる。これは、２つの電位ＶＤＤとＶＣＳの間に明確で矛盾のない境界１１０を与える。ＶＤＤは、チップに対する通常の電源電圧である。ＶＣＳは交流電圧源であり、ＳＲＡＭのメモリ要素及びワードライン・ドライバに電圧供給することができるが、デコード回路及びＳＲＡＭ内の他のサポート回路には電圧供給しない。
【００２３】
ワードライン信号のためのレベル・シフタ１０２は、ワードラインを標準論理電圧ＶＤＤよりも高い電位に高めることを可能にする。この位置にレベル・シフタ１０２を配置することによって、性能と電力消費の最適なバランスが可能になるが、レベル・シフタ１０２は、他の位置に配置することもできる。
【００２４】
ＶＣＳに結合した回路、例えばワードライン・ドライバ及びアレイ・コア１０８内のメモリ・セル・アクセス・デバイスは、ＶＤＤに接続した回路よりも多くの電力を消費することになる。しかしながら、ＶＣＳを用いて選択的に回路性能を改善することは、全体的なチップ・レベルの省電力化を可能にする。チップ全体にわたってＶＤＤ電圧を増加させる代わりに、全チップ電力消費に対する最小の影響だけで、最も遅い回路パスを選択的に改善するようにＶＣＳ電圧を増加させることができる。
【００２５】
最新技術のＳＲＡＭセル性能は、デバイスがより小さな寸法に縮小されるとき、論理ゲートと同じ割合では向上しない。従って、ＳＲＡＭセル性能は、全体的なチップ性能を制限する可能性のある因子となる。
【００２６】
図２を参照すると、レベル・シフタ（１０２）によって与えられるワードライン２０２上の高められた電圧は、ＳＲＡＭセル２００のパス・トランジスタ２０４を通して流れることができる最大電流を増加させることによって、読取性能を改善する。次に、プリチャージ・ビットライン２０６が、セルによってより急速に引き下げられて、読取アクセス時間を減少させることになる。セル２００のトランジスタ２１２及び２１４にストアルされた論理値は、ＶＣＳのセル電位に対応する。ビットライン２０６は、より低電位のＶＤＤに充電され、同様に読取動作中にビットラインを引き下げるのに必要な時間を減少させる。
【００２７】
レベル・シフタは、第１回路群の電位を別個の回路群の第２電位から分離するように機能する。図３を参照すると、回路設計に組み入れることができる差動型レベル・シフタ３０２が示される。入力信号３０４は分割されて真の信号と相補的な信号（３０４ａ、３０４ｂ）を生成し、差動信号３０４ａ及び３０４ｂの各々は、それぞれＮＭＯＳプルダウン・デバイス３０６及び３０８を制御する。１つの差動信号の最大値はＶＤＤである。ＰＭＯＳ交差結合デバイス３１０及び３１２のゲート・ノードの高い電位値は、ＶＣＳから引き出される。機能的に、１つの交差結合ＰＭＯＳデバイス（３１０又は３１２）は、完全にオフとなることが保証され、従って部分的にアクティブ化されたデバイスに起因する過剰の漏れは起こらないことになる。
【００２８】
この差動実施は、差動信号を生成する際の時間遅延の問題を有する。レベル・シフタ・パス内のトランジスタによって引き起こされる最低限３つのゲート遅延が存在する。出力３３０はＶＣＳを含む。インバータ回路３２０、３２２及び３２４は、ＰＭＯＳトランジスタ３２５及びＮＭＯＳトランジスタ３２７を含む。
【００２９】
図４を参照すると、別の実施形態による自己シャットダウン・レベル・シフタ４０２が例証として描かれている。レベル・シフタ４０２は単一の入力（差動信号は必要ない）を含み、この入力はＶＣＳ領域に入る前に遅延されて遅延入力４０５となる。フィードバック制御されたＶＤＤプルアップ・スタック４２０は、フィードバック・ループ４０８からのフィードバックを用いて出力信号４０６を調整し、出力信号４０６のＶＣＳへの遷移を完全にするために別のデバイス４１０を設ける。入力４０５が低であるときには、出力４０６は初めＶＤＤであり、出力３３０は低である。デバイス４１０がオンになり、出力４０６をＶＣＳに引き上げ、そしてフィードバック・インバータ４１４がトランジスタ４４０をオフにしてＶＤＤを出力４０６から切り離す。ここで、デバイス４４４のゲート及びソースは両方ともＶＣＳとなる。デバイス４４４及び４４６はインバータ４４８を形成する。レベル・シフタ４０２の自己シャットダウン実施は、図３の設計の３つの遅延に比べて２つだけのゲート遅延待ち時間を有する。
【００３０】
図５を参照すると、別の実施形態による別の自己シャットダウン・レベル・シフタ４５５が例証として描かれている。レベル・シフタ４５５は単一のデータ入力４６２（差動信号は必要ない）を含み、この入力はレベル・シフタ４５５のトランジスタ・スタック４５７に接続する。スタック４５７はトランジスタ４５８、４５９を含む。トランジスタ４５８は、ローカル・クロック（ｌｃｌｋ）信号４６４に従って有効化及び無効化される。データ４６２は、クロック信号４６４に従ってトランジスタ４５８により許されたときにのみＶＣＳ領域に入る。
【００３１】
この実施形態は、ローカル・クロック（ｌｃｌｋ）４６４を用いてデータ４６２をゲート制御するステップを説明する。評価モードにおいてｌｃｌｋ４６４及びデータ４６２が「高」であるとき、ノード４０８は「低」になる（ノード４０８はフィードバック・ループである）。その後、インバータ４７２（ＶＣＳ電力インバータ４７２）がワードラインへの出力３３０を高にする。ノード４０８の低値はトランジスタ４１０を「オン」にする。ｌｃｌｋが低（スタンバイ）になるとき、ｌｃｌｋ４６４の入力ノードは低となり、接続したトランジスタ４５９を「オン」にする。直列のトランジスタ４５６は既に「オン」である。これらの２つの「オン」のトランジスタ（４５８及び４５６）は、ノード４０６を「高」にプリチャージする。ノード４０６がオンになるとき、これはトランジスタ４１０により保持され、同時にフィードバック・トランジスタ４５６はオフになる。これは、より高いＶＤＤ−ＶＣＳ差を可能にする。
【００３２】
フィードバック制御されたＶＤＤプルアップ・スタック４５７は、フィードバック・ループ・ノード４０８からのフィードバックを用いて出力信号４０６を調整し、デバイス４１０は出力信号４０６をＶＣＳに保つために備えられる。入力データ４６２が低であるとき、出力４０６は初めＶＤＤであり出力３３０は低である。デバイス４１０はオンとなって出力４０６をＶＣＳに引き上げ、インバータ４４９はトランジスタ４５６をオフにしてＶＤＤを出力４０６から切り離す。ここで、デバイス４７０のゲート及びソースは両方ともＶＣＳとなる。レベル・シフタ４５２の自己シャットダウン実施は、３つのゲート遅延待ち時間を有する。ここで説明された本発明の原理によるいずれの実施形態も、レベル・シフタへの入力を有効化／無効化するのに用いられるクロック信号４６４を有するように適合させ得ることを理解されたい。
【００３３】
図６を参照すると、レベル・シフタ５０２の動的実施が例証として示されている。レベル・シフタ５０２の動的実施は、クロックとして働くｐｒｅｃｈａｒｇｅ＿ｖｃｓ信号５１０を含む。入力信号５０４は静的又はパルス状とすることができ、これが入力４０５を静的又はパルス状とする。
【００３４】
Ｐｒｅｃｈａｒｇｅ＿ｖｃｓ信号５１０は、インバータ３２１及び３２３によって遅延されてプリチャージ信号５１２をトランジスタ５１４及び５１６に供給する。トランジスタ５１４及び５１６は、プリチャージ信号５１２及びトランジスタ５１８の入力信号４０５に従って出力５２０を制御する。デバイス４１０は、出力信号５２０のＶＣＳへの遷移を完全にするために備えられる。
【００３５】
２つの遅延待ち時間が存在するが、この動的実施は内部容量性負荷を減少させて、前の実施と比べてより高速の回路をもたらす。ｐｒｅｃｈａｒｇｅ＿ｖｃｓ信号５１０は、ＶＣＳから引き出す必要があり、従ってこの信号を生成するのに第２レベル・シフタ（図示せず）を用いることができる。
【００３６】
図７を参照すると、電力を選択的に減少させる方法が例証として示されている。ブロック６０２において、レベル・シフタを準備して第１回路と第２回路の間に接続し、ここで第１回路は第１電源電圧によって電力供給され、第２回路は第１電源電圧と第２電源電圧のうちの１つによって電力供給される。ブロック６０４において、入力信号に従って第１電源電圧と第２電源電圧のうちの１つにより第２回路を選択的にアクティブ化して性能と省電力化の間のバランスをとる。
【００３７】
第２回路の選択的アクティブ化は、ブロック６０６において、自己シャットダウン・フィードバック・ループを用いて第１電源電圧と第２電源電圧の間を選択するステップ、又は、プリチャージ信号を用いて入力信号をゲート制御して電源電圧出力の選択を実行するステップを含むことができる。ブロック６０８において、第２回路はメモリ動作が実行されている可能性のある間、ワードライン・ドライバ及びワードライン・ブーストを含むことができる。
【００３８】
一実施形態においては、レベル・シフタは、電源を選択的に制御するのに用いられるワード又はビットを複数の異なる回路に入力することができる。例えば、第１条件の下で、高出力が必要となり、全ての回路にＶＤＤで電力供給する可能性がある。第２条件の下で、コンポーネントを過充電するために増幅電力が必要となる可能性がある。その場合ＶＣＳは特定の回路に対して用いることができる。さらに別の条件において、ＶＤＤよりも低い電源電圧を用いて電力消費を減少させることができる。
【００３９】
レベル・シフタへの入力は条件の指示を含むことができるので、ブロック６１０において性能と省電力化の間のバランスを達成することができる。
【００４０】
図８を参照すると、例えば、半導体の設計、製造、及び／又は試験において用いられる例示的な設計フロー９００のブロック図が示される。設計フロー９００は、設計される集積回路（ＩＣ）のタイプに応じて変えることができる。例えば、特定用途向けＩＣ（ＡＳＩＣ）を構築するための設計フロー９００は、標準的コンポーネントを設計するための設計フロー９００とは異なるものとすることができる。設計構造体９２０は、設計プロセス９１０への入力であることが好ましく、ＩＰプロバイダ、中心的開発業者、若しくは他の設計会社からのものとすることができ、又は、設計フローのオペレータによって生成されるもの若しくは他のソースからのものとすることができる。設計構造体９２０は、概略図、又はＨＤＬ即ちハードウェア記述言語（例えばＶｅｒｉｌｏｇ、ＶＨＤＬ、Ｃなど）の形態で図３−図６に示した本発明の実施形態を含む。設計構造体９２０は、１つ又は複数の機械可読媒体上に含めることができる。例えば、設計構造体９２０は、図３−図６に示したような本発明の実施形態のテキスト・ファイル又はグラフ表示とすることができる。設計プロセス９１０は、図３−図６に示した本発明の実施形態を総合（又は翻訳）してネットリスト９８０にすることが好ましく、ここでネットリスト９８０は、例えば、集積回路設計内の他の要素及び回路への接続を記述する配線、トランジスタ、論理ゲート、制御回路、Ｉ／Ｏ、モデルなどのリストであり、少なくとも１つの機械可読媒体上に記録される。これは、ネットリスト９８０が、回路の設計仕様及びパラメータに応じて１回又は複数回数再総合される繰返しプロセスとすることができる。
【００４１】
設計プロセス９１０は、種々の入力、例えば、所与の製造技術（例えば異なる技術ノード、３２ｎｍ、４５ｎｍ、９０ｎｍなど）、設計仕様９４０、特性データ９５０、検証データ９６０、設計ルール９７０、及びテスト・データ・ファイル９８５（テスト・パターンその他の試験情報を含むことができる）に関する、モデル、レイアウト、及び符号表示を含む、一般的に用いられる要素、回路、及びデバイスの組を収容することができるライブラリ要素９３０からの入力を用いるステップを含むことができる。設計プロセス９１０は、例えば、タイミング分析、検証、設計ルール照合、配置及び経路設定動作などの標準的な回路設計プロセスをさらに含むことができる。集積回路設計分野の当業者であれば、本発明の範囲及び趣旨から逸脱することなく、設計プロセス９１０において用いられる可能性のある電子設計自動化ツール及びアプリケーションの範囲を認識することができる。本発明の設計構造体は、いずれの特定の設計フローにも限定されない。
【００４２】
設計プロセス９１０は、図３−図６に示した本発明の実施形態を、いずれかの付加的な集積回路設計又はデータ（適用可能であれば）と共に変換して、第２設計構造体９９０にすることが好ましい。設計構造体９９０は、集積回路のレイアウト・データの交換のために用いられるデータ形式、及び／又は符号データ形式（例えばＧＤＳＩＩ（ＧＤＳ２）、ＧＬ１、ＯＡＳＩＳ、マップ・ファイル又はそうした設計構造体をストアするのに適切な他の形式でストアされた情報）で記憶媒体上に常駐する。設計構造体９９０は、例えば、符号データ、マップ・ファイル、試験データ・ファイル、設計コンテンツ・ファイル、製造データ、レイアウト・パラメータ、配線、金属層、ビア、形状、製造ラインを通して経路設定するためのデータ、及び、図３−図６に示した本発明の実施形態を製造する半導体製造業者が必要とする任意の他のデータのような情報を含むことができる。設計構造体９９０は、次にステージ９９５に進み、そこで、例えば、設計構造体はテープ・アウトに進み、製造のためにリリースされ、マスク製造業者にリリースされ、別の設計業者に送られ、顧客に送り返される。
【００４３】
レベル・シフタ、及び、ワードライン電圧及びメモリ・セル性能を増強する方法の好ましい実施形態（例証としてであり限定するものではないことを意図した）を説明したので、当業者であれば、上記の教示を考慮して修正及び変形を施すことができることに留意されたい。従って、開示された特定の実施形態に変更を施すことができ、それらは添付の特許請求項によって概説される本発明の範囲及び趣旨の内に含まれることを理解されたい。特許法によって要求される詳細及び特殊性を有する本発明の態様を以上のように説明し、特許請求され特許証によって保護されることを望む事項は、添付の特許請求の範囲に記載される。
【図面の簡単な説明】
【００４４】
【図１】一実施形態による、ＳＲＡＭメモリ回路内の電源電圧領域（例えばＶＤＤ及びＶＣＳ）の間のレベル・シフタを示す概略図である。
【図２】一実施形態による、異なる電源電圧を有するＳＲＡＭメモリ回路を示す概略図である。
【図３】一実施形態による、差動設計に関する差動入力を有するレベル・シフタを示す概略図である。
【図４】一実施形態による、自己シャットダウン機構フィードバック・ループを有するレベル・シフタを示す概略図である。
【図５】一実施形態による、レベル・シフタがローカル・クロック・パルスに応答する、自己シャットダウン機構フィードバック・ループを有するレベル・シフタを示す概略図である。
【図６】一実施形態による、動的プリチャージ入力を有するレベル・シフタを示す概略図である。
【図７】別の実施形態による、レベル・シフタを設けるステップと、それを用いて省電力化と性能の間のバランスをとるステップとを示すブロック図である。
【図８】半導体設計、製造及び／又は試験において用いられる設計プロセスの流れ図である。
【符号の説明】
【００４５】
１００：ＳＲＡＭ設計
１０２：レベル・シフタ
１０４：アドレス・デコーダ回路
１０６：ワードライン・ドライバ
１０８：アレイ・コア
１１０：矛盾のない境界
２００：ＳＲＡＭセル
２０２：ワードライン
２０４：パス・トランジスタ
２０６：ビットライン
２１２、２１４：トランジスタ
３０２：差動レベル・シフタ
３０４：入力信号
３０４ａ：真の信号
３０４ｂ：相補的な信号
３０６、３０８：ＮＭＯＳプルダウン・デバイス
３１０、３１２：ＰＭＯＳ交差結合デバイス
３２０、３２１、３２２、３２３、３２４：インバータ回路
３２５：ＰＭＯＳトランジスタ
３２７：ＮＭＯＳトランジスタ
３３０：出力
４０２：自己シャットダウン・レベル・シフタ
４０４，５０４：信号入力
４０５：遅延入力（入力信号）
４０６：出力信号（ノード）
４０８：フィードバック・ループ（ノード）
４１０、４４４、４４６，４７０：デバイス（トランジスタ）
４１４：フィードバック・インバータ
４２０：ＶＤＤプルアップ・スタック
４４８，４４９：インバータ
４５２、４５５，５０２：レベル・シフタ
４５７：スタック
４５６、４５８、４５９，５１４、５１６，５１８：トランジスタ
４６２：データ入力（データ）
４６４：ローカル・クロック信号（ローカル・クロック）
４７２：インバータ
５１０：ｐｒｅｃｈａｒｇｅ＿ｖｃｓ信号
５１２：プリチャージ信号
５２０：出力信号
９００：設計フロー
９１０：設計プロセス
９２０：設計構造体
９３０：ライブラリ要素
９４０：設計仕様
９５０：特性データ
９６０：検証データ
９７０：設計ルール
９８０：ネットリスト
９８５：テスト・データ・ファイル
９９０：設計構造体
９９５：ステージ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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