(57)【特許請求の範囲】
【請求項１】
デジタル演算によりデューティ比が求められるパルス幅変調信号に従いスイッチング素子をオン・オフ制御し、入力電圧を所望する出力電圧に変換するＤＣ／ＤＣコンバータであって、
遅延時間が基準電圧により制御される遅延素子が直列接続され、スタート信号を順次遅延して複数の出力信号を生成する第１のディレイライン回路と、遅延時間が出力電圧により制御される遅延素子が直列接続され、前記スタート信号を順次遅延して複数の出力信号を生成する第２のディレイライン回路と、前記第１のディレイライン回路の前記複数の出力信号の中のｌ（ｌは自然数）番目に出力される信号の出力タイミングで、前記第２のディレイライン回路の前記複数の出力信号を取り込み、前記基準電圧と前記出力電圧との誤差電圧に相当するデジタル誤差信号に変換する誤差出力回路と、を有するＡＤ変換回路と、
前記第１のディレイライン回路のｋ（ｋは自然数）番目以降の出力信号が順次出力されるタイミングに従い、前記デジタル誤差信号を用いて前記デジタル演算を実施して前記デューティ比を算出するデジタル補償回路と、
を備えたことを特徴とするデジタル制御ＤＣ／ＤＣコンバータ。
【請求項２】
前記第１および第２のディレイライン回路は、入力される制御電圧により所望する遅延時間を生成する同一の遅延素子が複数直列接続されて構成され、前記第１のディレイライン回路の前記遅延素子の直列接続の段数は前記デジタル補償回路の演算処理数により規定され、前記第２のディレイライン回路の前記遅延素子の直列接続の段数は前記ＡＤ変換回路の変換精度により規定されることを特徴とする請求項１記載のデジタル制御ＤＣ／ＤＣコンバータ。
【請求項３】
前記デジタル補償回路は、前記デジタル演算としてＰＩＤ演算もしくはＰＩ演算の機能を有し、複数の演算処理を行うことによりデジタル演算を完了することを特徴とする請求項１記載のデジタル制御ＤＣ／ＤＣコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、パルス幅変調信号（以下、ＰＷＭ（Pulse Width Modulation）信号という。）でスイッチングをおこない電圧変換するＤＣ／ＤＣコンバータに関し、特に、デジタル信号により制御されるデジタル制御ＤＣ／ＤＣコンバータの低消費電力化に関する。
【背景技術】
【０００２】
図６に、従来の一般的なデジタル制御ＤＣ／ＤＣコンバータの構成例を示す。図６に示したデジタル制御ＤＣ／ＤＣコンバータは、スイッチング素子をＰＷＭ信号でオン・オフ制御して入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する電圧モードの構成例であり、アナログ／デジタル変換回路（以下、ＡＤ変換回路という。）１０とデジタル補償回路２０とＰＷＭ回路３０と発振回路４０と高周波発振回路５０とからなる制御回路１と、駆動回路ＤＰ、ＤＮ並びに駆動回路ＤＰ、ＤＮによりオン・オフが制御される一対のスイッチング素子ＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳという。）ＱＰおよびＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳという。）ＱＮとからなる出力回路２と、インダクタＬとコンデンサＣｏからなる平滑回路３と、から構成されている。また、Ｖｉｎは入力電圧ＶｉｎをＤＣ／ＤＣコンバータに入力する電源（電源とその電圧に同じ符号を付した。）、負荷回路４はＤＣ／ＤＣコンバータの負荷回路である。
【０００３】
図６に示す制御回路１において、ＡＤ変換回路１０は、フィードバックされる出力電圧Ｖｏｕｔと目標値となる基準電圧Ｖｒｅｆとの誤差電圧をデジタル誤差信号ｅ［ｎ］に変換し、デジタル補償回路２０は、デジタル誤差信号ｅ［ｎ］よりＰＷＭ信号のデューティ比（スイッチング周期中のオン時間比率）を指示するデューティコマンド信号ｄ［ｎ］をデジタル演算にて算出し、ＰＷＭ回路３０は、デューティコマンド信号ｄ［ｎ］に基づきＰＷＭ信号を生成する。ここで、［ｎ］はｎ番目のスイッチング周期における信号であることを示す。出力回路２は、スイッチング素子ＰＭＯＳ・ＱＨ，ＮＭＯＳ・ＱＮをＰＷＭ信号に従いオン・オフし、出力回路２の出力を平滑回路３で平滑して出力電圧Ｖｏｕｔを得て、負荷回路４を駆動する。
【０００４】
図６において、制御回路１のＡＤ変換回路１０は、例えば、遅延素子の遅延時間を制御してＡＤ変換をおこなうディレイライン回路方式のＡＤ変換回路とする。（特許文献１参照）
図７に、このディレイライン回路方式を用いたＡＤ変換回路の構成例を示す。図７に示すＡＤ変換回路１０は、２つのディレイライン回路５および６と、誤差出力回路７と、スタート信号生成回路８と、発振回路４０とから構成される。
【０００５】
一般的にディレイライン回路は、制御電圧で遅延時間が制御される遅延素子を、必要な段数だけ直列接続して構成される。この遅延素子の構成例とタイミングチャートを図８に示す。図８（Ａ）に示す遅延素子は、入力信号ｉｎがゲートに接続される一対のＰＭＯＳ・ＱＰ１およびＮＭＯＳ・ＱＮ１と制御電圧Ｖｂがゲートに接続されるＮＭＯＳ・ＱＮ２とが直列接続されて構成される第１のインバータと、第１のインバータの出力信号ｏ１が入力される第２のインバータＩＮＶとで構成されるバッファー回路からなり、制御電圧Ｖｂにより第１のインバータのＮＭＯＳ・ＱＮ２のバイアス電流Ｉｂを制御することにより所望する遅延時間ｔｄｅｌａｙを生成している。図８（Ｂ）に、図８（Ａ）に示した遅延素子のタイミングチャートを示す。遅延素子は、入力信号ｉｎの立ち上がりエッジを所望する遅延時間ｔｄｅｌａｙだけ遅延し、立ち下がりエッジは通常のスイッチング遅延時間ｔｄだけ遅延する出力信号ｏｕｔを生成する。
【０００６】
図７に示す２つのディレイライン回路５および６は、８段の遅延素子での構成例である。第１のディレイライン回路５は、入力される基準電圧Ｖｒｅｆにより全ての遅延素子ａ１〜ａ８の遅延時間が制御され、第２のディレイライン回路６は、入力される出力電圧Ｖｏｕｔにより全ての遅延素子ｂ１〜ｂ８の遅延時間が制御される。
【０００７】
図９に、図７に示したディレイライン回路方式のＡＤ変換回路１０のタイミングチャートを示す。ＡＤ変換回路１０は、ＤＣ／ＤＣコンバータのスイッチング周期毎にＡＤ変換動作をおこなう。スタート信号生成回路８は、発振回路４０で生成されるスイッチング周波数に同期したスタート信号ｓｔａｒｔを生成する。スタート信号ｓｔａｒｔは、２つのディレイライン回路５および６に入力され、遅延素子の遅延時間だけ遅延しながら各遅延素子ａ１〜ａ８およびｂ１〜ｂ８を順次伝播する。スタート信号ｓｔａｒｔが第１のディレイライン回路５の４番目の遅延素子ａ４に到達した時点でラッチ信号を出力する。このラッチ信号により、第２のディレイライン回路６の各遅延素子の出力ｂ１〜ｂ８（素子とその出力に同じ符号を付した。）を誤差出力回路７に取り込み、取り込まれたデータｂ１〜ｂ８を変換してデジタル誤算信号ｅ［ｎ］を出力する。このデジタル誤差信号ｅ［ｎ］は、２つのディレイライン回路５および６の遅延時間を制御する基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとの誤差電圧に応じて決まる変換値となる。
【０００８】
図９のタイミングチャートにおいて、第１のディレイライン回路５がラッチ信号を出力する時、基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔが一致している場合は、第２のディレイライン回路６のスタート信号ｓｔａｒｔも第１のディレイライン回路５と同様に４番目の遅延素子ｂ４まで到達しており、デジタル誤差信号ｅ［ｎ］は’０’を出力する。次に、基準電圧Ｖｒｅｆが出力電圧Ｖｏｕｔより低い場合、第２のディレイライン回路６のスタート信号ｓｔａｒｔは１番目の遅延素子ｂ１までしか到達せずデジタル誤差信号ｅ［ｎ］は’−３’を出力する。また、基準電圧Ｖｒｅｆが出力電圧Ｖｏｕｔより高い場合、第２のディレイライン回路６のスタート信号ｓｔａｒｔは８番目の遅延素子ｂ８まで到達しておりデジタル誤差信号ｅ［ｎ］は’＋３’を出力する。このように、第２のディレイライン回路６の出力信号ｂ１〜ｂ８をラッチ信号で格納し、基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとの誤差電圧に応じたデジタル値に変換して出力することで、ＡＤ変換動作がおこなわれる。
【０００９】
図６において、制御回路１のデジタル補償回路２０は、例えば、デジタル演算機能としてデジタルＰＩＤ（Proportional Integral and Differential）制御をおこなう回路とする。すなわち、デジタル誤差信号ｅ［ｎ］が’０’となるようにデューティコマンド信号ｄ［ｎ］を制御演算する。離散化されたデジタルＰＩＤ制御演算の式は、一般的に（１）式のように表される。
【００１０】
【数１】
0005387465.tif 000002
【００１１】
ここで、ｄ［ｎ−１］は１スイッチング周期前のデューティコマンド信号、ｅ［ｎ−１］，ｅ［ｎ−２］はそれぞれ１スイッチング周期前、２スイッチング周期前のデジタル誤差信号出力、Ａ，Ｂ，Ｃは制御係数である。
【００１２】
上記（１）式に示すように、ＰＩＤ制御演算は３つの乗算と３つの加算が必要となるが、乗算回路と加算回路をそれぞれ３つ設けることは大幅な回路面積の増加につながるため、通常は１つの乗算回路と１つの累積回路を用い３回の乗算処理と３回の累積処理を実行することによりＰＩＤ制御演算を実現している。しかし、このＰＩＤ制御演算は、１スイッチング周期内で演算処理を完了してデューティコマンド信号ｄ［ｎ］を指示する必要がある。すなわち、１スイッチング周期内で３回の乗算処理と３回の累積処理を完了させるためには、演算処理に用いる演算クロックは、スイッチング周波数の最低６倍の高速な周波数が必要となる。この演算クロックは高周波発振回路５０にて生成される。
【００１３】
しかし、回路の消費電流は周波数に比例することから、高周波発振回路５０を内蔵する回路構成ではＤＣ／ＤＣコンバータの消費電流が増加し、電力変換効率が低下するという問題点がある。
【００１４】
この高周波発振回路による消費電流の増加を改善するデジタル制御装置として、低い発振パルスを用いて高い発振パルスと同等の動作をおこなうＡＤ変換回路と、このＡＤ変換回路を用いた電力変換装置の回路構成が特許文献２で紹介されている。
【００１５】
図１０に、この特許文献２に記載されているＡＤ変換回路の回路構成を示す。図１０に示すＡＤ変換回路は、周期信号発生回路６０と、カウンタ回路７０と、デジタル信号発生回路８０と、から構成されている。
【００１６】
周期信号発生回路６０は、時間変化するアナログ信号Ａｉｎを入力し、このアナログ信号Ａｉｎをその大きさに対応する周波数であるＮ系列の周期信号Ｐ１〜ＰＮに置き換えて出力する。カウンタ回路７０は、Ｎ系列の周期信号Ｐ１〜ＰＮのパルス数を計数するＮ個のカウンタＣＮＴＲ１〜ＣＮＴＲＮから構成される。デジタル信号発生回路８０は、Ｎ系列の周期信号Ｐ１〜ＰＮからアナログ信号Ａｉｎの大きさに対応するデジタル信号Ｄｏｕｔをサンプル周期毎に出力する。
【００１７】
すなわち、入力信号の大きさに対応するサンプル周期の１／Ｎの周期信号を生成し計数することにより、サンプル周期のＮ倍の分解能のＡＤ変換回路を実現するとしている。そして、このＡＤ変換回路をデジタル制御ＤＣ／ＤＣコンバータに用いることにより、低消費電力を実現できるとしている。
【先行技術文献】
【特許文献】
【００１８】
【特許文献１】ＵＳ２００６／０２７３８３１  Ａ１号公報
【特許文献２】ＷＯ２００８／０４１４２８  Ａ１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１９】
上述した従来のデジタル制御ＤＣ／ＤＣコンバータには、以下のような問題点あった。
まず、図６に示した第１の回路構成例では、デジタル誤差信号よりデューティコマンド信号をデジタル制御演算により算出するデジタル補償回路に高速の演算クロックを用いる必要があるため、消費電流が増大し電力変換効率が低下するという問題点がある。また、高速の演算クロックを用いない場合は、乗算回路や累積回路を並列に設置しなければならず、回路規模が増大するという問題点がある。
【００２０】
また、図１０に示した第２の回路構成例では、ＡＤ変換回路に低速の発振パルスを用いて高速の発振パルスと同等の分解能を実現し低消費電力化を図っているが、デジタル補償回路のデジタル制御演算に関する低消費電力化については言及されていない。すなわち、第１の回路構成例で述べた問題点が、同様に発生することになる。
【００２１】
本発明は、上述した問題に鑑みてなされたものであり、その解決しようとする課題は、回路規模を増大せずに低消費電力を実現し、電力変換効率が良いデジタル制御ＤＣ／ＤＣコンバータを提供することである。
【課題を解決するための手段】
【００２２】
上述した課題を解決するために、請求項１に係る発明は、デジタル演算によりデューティ比が求められるパルス幅変調信号に従いスイッチング素子をオン・オフ制御し、入力電圧を所望する出力電圧に変換するＤＣ／ＤＣコンバータであって、遅延時間が基準電圧により制御される遅延素子が直列接続され、スタート信号ｓｔａｒｔを順次遅延して複数の出力信号を生成する第１のディレイライン回路と、遅延時間が出力電圧により制御される遅延素子が直列接続され、前記スタート信号ｓｔａｒｔを順次遅延して複数の出力信号を生成する第２のディレイライン回路と、前記第１のディレイライン回路の前記複数の出力信号の中のｌ（ｌは自然数）番目に出力される信号の出力タイミングで、前記第２のディレイライン回路の前記複数の出力信号を取り込み、前記基準電圧と前記出力電圧との誤差電圧に相当するデジタル誤差信号に変換する誤差出力回路と、を有するＡＤ変換回路と、前記第１のディレイライン回路のｋ（ｋは自然数）番目以降の出力信号が順次出力されるタイミングに従い、前記デジタル誤差信号を用いて前記デジタル演算を実施して前記デューティ比を算出するデジタル補償回路と、を備えたことを特徴とする。
【００２３】
また、請求項２に係る発明は、前記第１および第２のディレイライン回路は、入力される制御電圧により所望する遅延時間を生成する同一の遅延素子が複数直列接続されて構成され、前記第１のディレイライン回路の前記遅延素子の直列接続の段数は前記デジタル補償回路の演算処理数により規定され、前記第２のディレイライン回路の前記遅延素子の直列接続の段数は前記ＡＤ変換回路の変換精度により規定されることを特徴とする。
【００２４】
また、請求項３に係る発明は、前記デジタル補償回路は、前記デジタル演算としてＰＩＤ演算もしくはＰＩ演算の機能を有し、複数の演算処理をおこなうことによりデジタル演算を完了することを特徴とする。
【発明の効果】
【００２５】
本発明に係るデジタル制御ＤＣ／ＤＣコンバータは、ＡＤ変換回路に用いるディレイライン回路を構成する複数の遅延素子の出力信号をデジタル補償回路の制御演算クロックに用いることにより、回路規模を増大せず低消費電力を実現するという効果を奏する。
【図面の簡単な説明】
【００２６】
【図１】本発明に係るデジタル制御ＤＣ／ＤＣコンバータの構成例を示す図である。
【図２】本発明の実施例に係るＡＤ変換回路の構成例を示す図である。
【図３】本発明の実施例に係るＡＤ変換回路のタイミングチャートを示す図である。
【図４】本発明の実施例に係る制御回路の構成例を示す図である。
【図５】本発明の実施例に係る制御回路のタイミングチャートを示す図である。
【図６】従来のデジタル制御ＤＣ／ＤＣコンバータの構成例を示す図である。
【図７】従来のディレイライン回路を用いたＡＤ変換回路の構成例を示す図である。
【図８】従来のディレイライン回路に用いる遅延素子の回路構成例（Ａ）とタイミングチャート（Ｂ）を示す図である。
【図９】従来のディレイライン回路を用いたＡＤ変換回路のタイミングチャートを示す図である。
【図１０】従来の第２の回路構成例としてＡＤ変換回路の構成例を示す図である。
【発明を実施するための形態】
【００２７】
[実施例１]
以下、本発明の実施形態に係るデジタル制御ＤＣ／ＤＣコンバータについて、図面を参照しながら説明する。
【００２８】
図１は、本発明のデジタル制御ＤＣ／ＤＣの構成を示すブロック図である。図６に示す従来のＤＣ／ＤＣコンバータの構成例と同じ部位には同じ符号を付して、詳細な説明は省略する。
【００２９】
図１に示すデジタル制御ＤＣ／ＤＣコンバータは、スイッチング素子をＰＷＭ信号で制御して入力電圧Ｖｉｎを出力電圧Ｖｏｕｔに変換する電圧モードの構成例であり、ＡＤ変換回路１１と、デジタル補償回路２１と、ＰＷＭ回路３０と、発振回路４０と、を備えた制御回路１と、駆動回路ＤＰ，ＤＮ並びに駆動回路ＤＰ，ＤＮによりオン・オフが制御される一対のスイッチング素子ＰＭＯＳ・ＱＰおよびＮＭＯＳ・ＱＮとからなる出力回路２と、インダクタＬとコンデンサＣｏからなる平滑回路３と、から構成されている。また、Ｖｉｎは入力電圧Ｖｉｎをデジタル制御ＤＣ／ＤＣコンバータに入力する電源（電源とその電圧に同じ符号を付した。）、負荷回路４はデジタル制御ＤＣ／ＤＣコンバータの負荷である。
【００３０】
図１において、ＡＤ変換回路１１は、基準電圧Ｖｒｅｆにより遅延時間が制御される遅延素子Ａ１〜Ａｍ（ｍは自然数）が直列接続され、スタート信号ｓｔａｒｔを遅延時間に従い順次遅延した出力信号Ａ１〜Ａｍ（素子とその出力に同じ符号を付した。）を生成するディレイライン回路１２と、出力電圧Ｖｏｕｔにより遅延時間が制御される遅延素子Ｂ１〜Ｂｍが直列接続され、スタート信号ｓｔａｒｔを遅延時間に従い順次遅延した出力信号Ｂ１〜Ｂｍ（素子とその出力に同じ符号を付した。）を生成するディレイライン回路１３と、ディレイライン回路１２のｌ（ｌは自然数）番目に出力される出力信号Ａｌのタイミングでディレイライン回路１３の出力信号Ｂ１〜Ｂｍを取り込み、基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとの誤差電圧に相当するデジタル誤算信号ｅ［ｎ］に変換して出力する誤差出力回路１４と、を備える。スタート信号ｓｔａｒｔは、発振回路４０で生成されるスイッチング周波数の立ち上がりに同期して生成され、ＡＤ変換動作はスイッチング周期毎におこなわれる。ここで、遅延素子は、図８に示した遅延素子と同じように、入力される制御電圧で遅延時間が制御される構成とする。
【００３１】
デジタル補償回路２１は、ＡＤ変換回路１１より出力されるデジタル誤差信号ｅ［ｎ］を用いてデジタル演算を実施してＰＷＭ信号のデューティ比を指示するデューティコマンド信号ｄ［ｎ］を算出する。このデジタル演算は、ｓ（ｓは自然数）回の演算処理を実施して完了するものとし、各演算処理に用いられる演算クロックｃｌｋ１〜ｃｌｋｓは、ＡＤ変換回路１１のディレイライン回路１２のｋ（ｋは自然数）番目以降の出力信号Ａ１〜Ａｍ（図１の例ではｋ＝１，ｍ＝ｓ）が接続され、順次出力されるタイミングに従い演算処理がおこなわれる。
【００３２】
ＰＷＭ回路３０は、デューティコマンド信号ｄ［ｎ］に基づきＰＷＭ信号を生成し出力する。出力回路２は、ＰＷＭ信号によりスイッチング素子ＰＭＯＳ・ＱＨおよびＮＭＯＳ・ＱＮをオン・オフ制御する。平滑回路３は、出力回路２の出力を平滑して出力電圧Ｖｏｕｔを生成し、これを負荷回路４に供給する。
【００３３】
図２は、本発明に係るＡＤ変換回路１１およびデジタル補償回路２１の回路構成例である。図２に示すＡＤ変換回路１１は、基準電圧Ｖｒｅｆにより遅延時間が制御される遅延素子Ａ１〜Ａ８（ｍ＝８）が直列接続されるディレイライン回路１２と、出力電圧Ｖｏｕｔにより遅延時間が制御される遅延素子Ｂ１〜Ｂ８が直列接続されるディレイライン回路１３と、ディレイライン回路１２の出力信号Ａ４（ｌ＝４）のタイミングでディレイライン回路１３の出力信号Ｂ１〜Ｂ８を取り込み、基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとの誤差電圧に相当するデジタル誤算信号ｅ［ｎ］に変換して出力する誤差出力回路１４と、を備える。
【００３４】
図２に示すデジタル補償回路２１は、デジタル誤差信号ｅ［ｎ］を用いて６回（ｓ＝６）のデジタル演算処理を実施してＰＷＭ信号のデューティ比を指示するデューティコマンド信号ｄ［ｎ］を算出する。各演算処理に用いられる演算クロックｃｌｋ１〜ｃｌｋ６は、ディレイライン回路１２の３番目（ｋ＝３）以降の出力信号Ａ３〜Ａ８が接続され、順次出力されるタイミングに従い演算処理がおこなわれる。
【００３５】
図３に、図２に示したＡＤ変換回路１１のディレイライン回路１２のタイミングチャートを示す。スイッチング周期に同期したスタート信号ｓｔａｒｔは、基準電圧Ｖｒｅｆにて制御される遅延時間ｔｄｅｌａｙだけ順次遅延しながら遅延素子Ａ１〜Ａ８を伝播し、１スイッチング周期中に遅延時間ｔｄｅｌａｙだけ立ち上がりが遅れた出力信号Ａ１〜Ａ８が生成される。そして、この遅延時間ｔｄｅｌａｙだけ立ち上がりが遅れた出力信号をデジタル補償回路２１の演算クロックに用いることにより、デジタル演算処理に用いる高周波発振回路が不要となり、低消費電力が実現可能となる。
【００３６】
ここで、ＡＤ変換回路の分解能をΔＶａｄｃとすると、ＤＣ／ＤＣコンバータの出力電圧Ｖｏｕｔは基準電圧Ｖｒｅｆ±ΔＶａｄｃとなるように制御される。このため、ディレイライン回路１２の遅延素子の段数ｍは、ＡＤ変換回路１１に必要な出力精度で決まる。例えば、４ｂｉｔの出力精度が必要な場合は、最低ｍ＝１５段の遅延素子構成となり、１スイッチング周期に立ち上がりが等間隔な１５個の出力信号を生成できる。これに対して、デジタル演算として前述の（１）式で示したＰＩＤ制御演算を実施する場合は、１スイッチング周期に６回（ｓ＝６）の演算クロックがあればよく、１５個の立ち上がり信号から必要なタイミングで６個（ｋ＝１０）の信号を取り出すことで実現可能となる。
【００３７】
一方、デジタル演算が複雑で演算処理数が１５を超える場合は、演算クロック数が不足してしまう。この場合は、ディレイライン回路１２の遅延素子の段数ｍは、デジタル演算の演算処理数ｓで決定すればよい。ＡＤ変換回路１１としては回路面積および消費電流が増加することになるが、制御回路１としては演算クロック用の発振回路を別に設けるよりも回路面積および消費電流を削減できる。
【００３８】
以上説明したように本発明は、ＡＤ変換回路１１に用いるディレイライン回路１２は、基準電圧Ｖｒｅｆにより遅延時間が制御されるために遅延時間は常に一定であることを利用し、ディレイライン回路１２の出力信号をデジタル補償回路２１のデジタル演算の演算クロックに用いることにより、高周波発振回路が不要で回路面積の削減と低消費電力を実現できる。これにより、デジタル制御ＤＣ／ＤＣコンバータの変換効率の向上が可能となる。
[実施例２]
図４に、第２の実施例として本発明に係るＡＤ変換回路１１およびデジタル補償回路２１の回路構成例を示す。図１および図２に示す実施例１と同じ部位には同じ符号を付して、詳細な説明は省略する。
【００３９】
図４に示すＡＤ変換回路１１は、基準電圧Ｖｒｅｆにより遅延時間が制御される遅延素子Ａ１〜Ａ２５（ｍ＝２５）が直列接続され、スタート信号ｓｔａｒｔを遅延時間に従い順次遅延した出力信号Ａ１〜Ａ２５（素子とその出力に同じ符号を付した。）を生成するディレイライン回路１２と、出力電圧Ｖｏｕｔにより遅延時間が制御される遅延素子Ｂ１〜Ｂ２５が直列接続され、スタート信号ｓｔａｒｔを遅延時間に従い順次遅延した出力信号Ｂ１〜Ｂ２５（素子とその出力に同じ符号を付した。）を生成するディレイライン回路１３と、ディレイライン回路１２の出力信号Ａ１７（ｌ＝１７）の出力タイミングでディレイライン回路１３の出力信号Ｂ１８〜Ｂ２５の１５ｂｉｔのデータを取り込み、基準電圧Ｖｒｅｆと出力電圧Ｖｏｕｔとの誤差電圧に相当する４ｂｉｔのデジタル誤算信号ｅ［ｎ］に変換して出力する誤差出力回路１４と、を備える。スタート信号ｓｔａｒｔは、発振回路４０で生成されるスイッチング周波数の立ち上がりに同期して生成され、ＡＤ変換動作はスイッチング周期毎におこなわれる。
【００４０】
図４に示すデジタル補償回路２１は、ＡＤ変換回路１１より出力されるデジタル誤差信号ｅ［ｎ］を用いて前述した（１）式で示すＰＩＤ制御演算を実施してＰＷＭ信号のデューティ比を指示するデューティコマンド信号ｄ［ｎ］を算出する。
【００４１】
図４に示すデジタル補償回路は、ＡＤ変換回路１１の出力であるデジタル誤差信号ｅ［ｎ］が入力され、３スイッチング周期分のデジタル誤差信号ｅ［ｎ］，ｅ［ｎ−１］，ｅ［ｎ−２］を格納しておく誤差レジスタ２３_１〜２３_３と、ＰＩＤ制御演算に用いる制御係数Ａ，Ｂ，Ｃを格納しておく係数レジスタ２４_１〜２４_３と、ＰＩＤ制御演算の進行に応じて誤差レジスタ２３_１〜２３_３の中から必要なデジタル誤差信号を選択して出力するマルチプレクサ（以下、ＭＵＸという。）回路２５と、ＰＩＤ制御演算の進行に応じて係数レジスタ２４_１〜２４_３の中から必要な制御係数を選択して出力するＭＵＸ回路２６と、ＭＵＸ回路２５で選択されたデジタル誤差信号とＭＵＸ回路２６で選択された制御係数とを乗算する乗算回路２７と、乗算結果を加算する累積回路２８と、演算結果を格納しＰＷＭ回路３０へ出力する出力レジスタ２９と、ディレイライン回路１２より出力される演算クロックからＭＵＸ回路２５，２６の選択信号ｓｅｌ_ｍｕｘ（２ｂｉｔのデータ）と累積回路の選択信号ｓｅｌ_ａｃｃ（２ｂｉｔのデータ）を生成する選択信号生成回路２２と、を備えている。
【００４２】
ここで、演算クロックは、ＰＩＤ制御演算として３回の乗算処理と３回の累積処理の計６種類と乗算対象の切り替え制御用の２種類の計８種類の演算クロックが必要となる。この演算クロックｃｌｋ１〜ｃｌｋ８は、ディレイライン回路１２の１８番目（ｋ＝１８）以降の出力信号Ａ１８〜Ａ２５が接続される。
【００４３】
図５に、図４に示したＡＤ変換回路１１およびデジタル補償回路２１のタイミングチャートを示す。
まず、ラッチ信号Ａ１７によりＡＤ変換回路１１からデジタル誤差信号ｅ［ｎ］が出力されると、ＡＤ変換回路１１からの演算クロックｃｌｋ１を用いてデジタル補償回路２１の誤差レジスタ２３_１にデジタル誤差信号ｅ［ｎ］が読み込まれ、誤差レジスタ２３_２および２３_３には、１スイッチング周期前のデジタル誤差信号ｅ［ｎ−１］および２スイッチング周期前のデジタル誤差信号ｅ［ｎ−２］がそれぞれシフトして格納される。
【００４４】
次に、演算クロックｃｌｋ２〜ｃｌｋ８で生成した選択信号ｓｅｌ_ｍｕｘが’０１’になると、ＭＵＸ回路２５は誤差レジスタ２３_３に格納されているデジタル誤差信号ｅ［ｎ−２］を読み出し、ＭＵＸ回路２６は係数レジスタ２４_３に格納されている制御係数Ｃを読み出し、乗算回路２７にて乗算処理１をおこなう。次に、クロック信号ｃｌｋ２〜ｃｌｋ８で生成した選択信号ｓｅｌ_ａｃｃ信号が’０１’になると、累積回路２８にて保持していた前周期の演算結果ｄ［ｎ−１］と乗算処理１の結果との累積処理１をおこなう。
【００４５】
同様に、演算クロックｃｌｋ２〜ｃｌｋ８で生成した選択信号ｓｅｌ_ｍｕｘが’１０’になると、ＭＵＸ回路２５は誤差レジスタ２３_２に格納されているデジタル誤差信号ｅ［ｎ−１］を読み出し、ＭＵＸ回路２６は係数レジスタ２４_２に格納されている制御係数Ｂを読み出し、乗算回路２７にて乗算処理２をおこなう。次に、クロック信号ｃｌｋ２〜ｃｌｋ８で生成した選択信号ｓｅｌ_ａｃｃ信号が’１０’になると、累積回路２８にて保持していた累積処理１の結果と乗算処理２の結果との累積処理２をおこなう。
【００４６】
同様に、演算クロックｃｌｋ２〜ｃｌｋ８で生成した選択信号ｓｅｌ_ｍｕｘが’１１’になると、ＭＵＸ回路２５は誤差レジスタ２３_１に格納されているデジタル誤差信号ｅ［ｎ］を読み出し、ＭＵＸ回路２６は係数レジスタ２４_１に格納されている制御係数Ａを読み出し、乗算回路２７にて乗算処理３をおこなう。次に、クロック信号ｃｌｋ２〜ｃｌｋ８で生成した選択信号ｓｅｌ_ａｃｃ信号が’１１’になると、累積回路２８にて保持していた累積処理２の結果と乗算処理３の結果との累積処理３をおこない、ＰＩＤ制御演算の演算処理が完了しデューティコマンド信号ｄ［ｎ］が算出される。
【００４７】
デューティコマンド信号ｄ［ｎ］は、演算クロックｃｌｋ８の立ち上がりで出力レジスタ２９に格納され、次のスイッチング周期の立ち上がりでＰＷＭ回路３０に入力され、デューティコマンド信号ｄ［ｎ］に応じたＰＷＭ信号を出力する。
【００４８】
また、図４には示していないが、ディレイライン回路１２およびディレイライン回路１３は、スイッチング周期の立ち上がりで全ての遅延素子はリセットされる構成なっており、スイッチング周期毎にスタート信号ｓｔａｒｔが立ち上がり、上述の動作を繰り返す。
【００４９】
なお、以上説明した本発明に係る実施例において、デジタル演算は（１）式で示したＰＩＤ制御演算としたが、ＰＩ（Proportional and Integral）制御でも同様に適用できる。散化されたデジタルＰＩ制御演算の式は、一般的に次のように表される。
【００５０】
【数２】
0005387465.tif 000003
【００５１】
ここで、ｄ［ｎ−１］は前周期のデューティコマンド信号、ｅ［ｎ−１］は前周期のデジタル誤差信号出力、Ａ，Ｂ制御係数である。
上記（２）式に示すように、ＰＩ制御演算は２つの乗算と２つの加算が必要となるため、１スイッチング周期内で４回の演算処理を実施すればよい。すなわち、図４に示したＰＩＤ演算制御の回路構成例から、演算クロックが２本、誤差レジスタ２３_３、係数レジスタ２４_３、を削減して構成することが可能である。
【００５２】
以上説明したように、ＡＤ変換回路を構成するディレイライン回路で生成される遅延時間が一定で順次遅延した複数の遅延信号を、デジタル演算の演算クロックに用いることにより、高周波発振回路を設けることなく演算処理を１スイッチング周期内で実施することが可能となり、回路規模を増大せず制御回路の消費電流を低減し、デジタル制御ＤＣ／ＤＣコンバータの電力変換効率の向上を実現できる。
【００５３】
以上、本発明の実施形態を説明したが、本発明は、上述した実施形態に限定されることなく、本発明の要旨を逸脱しない範囲内で種々の改良や変更が可能である。
【符号の説明】
【００５４】
１    制御回路
２    出力回路
３    平滑回路
４    負荷回路
５，６，１２，１３    ディレイライン回路
７，１４    誤差出力回路
８，１５    スタート信号生成回路
１０，１１    ＡＤ変換回路
２０，２１    デジタル補償回路
２２    選択信号生成回路
２３_１〜２３_３    誤差レジスタ
２４_１〜２４_３    係数レジスタ
２５，２６    マルチプレクサ（ＭＵＸ）回路
２７    乗算回路
２８    累積回路
２９    出力レジスタ
３０    ＰＷＭ回路
４０    発振回路
５０    高周波発振回路
６０    周期信号発生回路
７０    カウンタ回路
８０    デジタル信号発生回路
ａ１〜ａ８，Ａ１〜Ａｍ，ｂ１〜ｂ８，Ｂ１〜Ｂｍ    遅延素子および遅延素子の出力信号
Ａ，Ｂ，Ｃ    制御係数
Ａｉｎ    アナログ信号
Ｃ０    コンデンサ素子
ｃｌｋ１〜ｃｌｋｓ    演算クロック
ｄ［ｎ］，ｄ［ｎ−１］，ｄ［ｎ−２］    デューティコマンド信号
Ｄｏｕｔ    デジタル信号
ＤＰ，ＤＮ    駆動回路
ｅ［ｎ］，ｅ［ｎ−１］，ｅ［ｎ−２］    デジタル誤差信号
Ｉｂ    遅延素子のバイアス電流
ｉｎ    遅延素子の入力信号
ＩＮＶ    インバータ
Ｌ    インダクタ素子
ｏ１，ｏｕｔ    遅延素子の出力信号
ＱＰ，ＱＰ１    スイッチング素子（ＰＭＯＳ）
ＱＮ，ＱＮ１，ＱＮ２    スイッチング素子（ＮＭＯＳ）
Ｐ１〜ＰＮ    周期信号
ｓｅｌ_ａｃｃ    累積回路の選択信号
ｓｅｌ_ｍｕｘ    ＭＵＸ回路の選択信号
ｓｔａｒｔ    スタート信号
ｔｄ，ｔｄｅｌａｙ    遅延素子の遅延時間
Ｖｂ    遅延素子の制御電圧信号および制御電圧
Ｖｉｎ    入力電源端子および入力電圧
Ｖｒｅｆ    基準電圧端子および基準電圧
Ｖｏｕｔ    出力電源端子および出力電圧
【図１】
0005387465.tif 000004
【図２】
0005387465.tif 000005
【図３】
0005387465.tif 000006
【図４】
0005387465.tif 000007
【図５】
0005387465.tif 000008
【図６】
0005387465.tif 000009
【図７】
0005387465.tif 000010
【図８】
0005387465.tif 000011
【図９】
0005387465.tif 000012
【図１０】
0005387465.tif 000013