(57)【特許請求の範囲】
【請求項１】
III-V族半導体デバイスであって、
シリコン基板上に位置する少なくとも１層の窒化アルミニウムガリウム（ＡｌＧａＮ）の遷移層と、
前記少なくとも１層の窒化アルミニウムガリウム（ＡｌＧａＮ）の遷移層上に位置する、約０．２ミクロン〜約０．５ミクロンの厚さを有する第１歪緩衝中間層、および、該第１歪緩衝中間層上に位置する第２歪緩衝中間層と、
該第２歪緩衝中間層上に位置し、最大で約５．０ミクロンまでの厚さを有する、窒化ガリウム（ＧａＮ）の第１III-V族半導体本体と、
を有し、前記第１および第２の歪緩衝中間層は、異なる半導体材料を有するものとし、これにより、前記第１III-V族半導体本体における歪みを減少させるようにした、III-V族半導体デバイス。
【請求項２】
III-V族半導体デバイスであって、
シリコン基板上に位置する少なくとも１層の窒化アルミニウムガリウム（ＡｌＧａＮ）の遷移層と、
前記少なくとも１層の窒化アルミニウムガリウム（ＡｌＧａＮ）の遷移層上に位置する第１歪緩衝中間層、および、該第１歪緩衝中間層上に位置する、約０．０１ミクロン〜約０．０４ミクロンの厚さを有する第２歪緩衝中間層と、
該第２歪緩衝中間層上に位置し、最大で約５．０ミクロンまでの厚さを有する、窒化ガリウム（ＧａＮ）の第１のIII-V族半導体本体と、
を有し、前記第１および第２の歪緩衝中間層は、異なる半導体材料を有するものとし、これにより、前記第１III-V族半導体本体における歪みを減少させるようにした、III-V族半導体デバイス。
【請求項３】
請求項１または２に記載のIII-V族半導体デバイスにおいて、さらに、前記シリコン基板と前記少なくとも１層の窒化アルミニウムガリウム（ＡｌＧａＮ）の遷移層との間に配置されるバッファ層を有する、III-V族半導体デバイス。
【請求項４】
請求項１または２に記載のIII-V族半導体デバイスにおいて、前記第２歪緩衝中間層は、前記第１歪緩衝中間層よりも薄いものとした、III-V族半導体デバイス。
【請求項５】
請求項１または２に記載のIII-V族半導体デバイスにおいて、前記第１歪緩衝中間層は、窒化ガリウム（ＧａＮ）を有するものとした、III-V族半導体デバイス。
【請求項６】
請求項１または２に記載のIII-V族半導体デバイスにおいて、前記第２歪緩衝中間層は、窒化アルミニウム（ＡｌＮ）を有するものとした、III-V族半導体デバイス。
【請求項７】
請求項１または２に記載のIII-V族半導体デバイスにおいて、前記少なくとも１層の遷移層は、窒化アルミニウムガリウム（ＡｌＧａＮ）の第１遷移層および窒化アルミニウムガリウム（ＡｌＧａＮ）の第２遷移層を有し、該第２遷移層は、前記第１遷移層よりも少ないアルミニウム組成分を有するものとした、III-V族半導体デバイス。
【請求項８】
請求項１または２に記載のIII-V族半導体デバイスにおいて、さらに、前記窒化ガリウム（ＧａＮ）の第１III-V族半導体本体上に位置する、窒化アルミニウムガリウム（ＡｌＧａＮ）の第２III-V族半導体本体を有し、前記第１および第２のIII-V族半導体本体のヘテロ接合において２次元電子ガス（２ＤＥＧ）を生ずる、III-V族半導体デバイス。
【請求項９】
シリコン基板上にIII-V族半導体デバイスを形成する方法であって、
前記シリコン基板上に位置する少なくとも１層の窒化アルミニウムガリウム（ＡｌＧａＮ）の遷移層を形成する工程と、
前記少なくとも１層の窒化アルミニウムガリウム（ＡｌＧａＮ）の遷移層上に位置する、約０．２ミクロン〜約０．５ミクロンの厚さを有する第１歪緩衝中間層、および該第１歪緩衝中間層上に位置する第２歪緩衝中間層を形成する工程と、
該第２歪緩衝中間層上に位置し、最大で約５．０ミクロンまでの厚さを有する、窒化ガリウム（ＧａＮ）の第１III-V族半導体本体を形成する工程と、
を有し、前記第１および第２の歪緩衝中間層は、異なる半導体材料を有し、これにより前記第１III-V族半導体本体における歪みを減少させる、方法。
【請求項１０】
シリコン基板上にIII-V族半導体デバイスを形成する方法であって、
前記シリコン基板上に位置する少なくとも１層の窒化アルミニウムガリウム（ＡｌＧａＮ）の遷移層を形成する工程と、
前記少なくとも１層の窒化アルミニウムガリウム（ＡｌＧａＮ）の遷移層上に位置する第１歪緩衝中間層、および該第１歪緩衝中間層上に位置する、約０．０１ミクロン〜約０．０４ミクロンの厚さを有する第２歪緩衝中間層を形成する工程と、
該第２歪緩衝中間層上に位置し、最大で約５．０ミクロンまでの厚さを有する、窒化ガリウム（ＧａＮ）の第１III-V族半導体本体を形成する工程と、
を有し、前記第１および第２の歪緩衝中間層は、異なる半導体材料を有し、これにより前記第１III-V族半導体本体における歪みを減少させる、方法。
【請求項１１】
請求項９または１０に記載の方法において、さらに、前記少なくとも１層の窒化アルミニウムガリウム（ＡｌＧａＮ）の遷移層を形成するのに先立ち、前記シリコン基板上にバッファ層を形成する工程を有する、方法。
【請求項１２】
請求項９または１０に記載の方法において、前記第２歪緩衝中間層は、前記第１歪緩衝中間層よりも薄いものとする、方法。
【請求項１３】
請求項９または１０に記載の方法において、前記第１歪緩衝中間層は、窒化ガリウム（ＧａＮ）を有する方法。
【請求項１４】
請求項９または１０に記載の方法において、前記第２歪緩衝中間層は、窒化アルミニウム（ＡｌＮ）を有する方法。
【請求項１５】
請求項９または１０に記載の方法において、前記少なくとも１層の遷移層は、窒化アルミニウムガリウム（ＡｌＧａＮ）の第１遷移層および窒化アルミニウムガリウム（ＡｌＧａＮ）の第２遷移層を有し、該第２遷移層は、前記第１遷移層よりも少ないアルミニウム組成分を有するものとする、方法。
【請求項１６】
請求項９または１０に記載の方法において、さらに、前記窒化ガリウム（ＧａＮ）の第１III-V族半導体本体上に、窒化アルミニウムガリウム（ＡｌＧａＮ）の第２III-V族半導体本体を形成する工程を有し、前記第１および第２のIII-V族半導体本体のヘテロ接合において２次元電子ガス（２ＤＥＧ）を生ずるようにした、方法。
【発明の詳細な説明】
【技術分野】
【０００１】
定義
この出願において、用語「III-V族半導体」は、少なくとも一つのIII族元素と少なくとも一つのＶ族元素を含む化合物半導体、例えば窒化ガリウム（ＧａＮ）、砒化ガリウム（ＧａＡｓ）、窒化インジウムアルミニウムガリウム（ＩｎＡｌＧａＮ）、窒化インジウムガリウム（ＩｎＧａＮ）などを意味するが、これらに限定されない。同様に、「III族窒化物半導体」は窒素および少なくとも一つのIII族元素を含む化合物半導体、例えばＧａＮ，ＡｌＧａＮ，ＩｎＮ，ＡｌＮ，ＩｎＧａＮ，ＩｎＡｌＧａＮなどを意味するが、これらに限定されない。
【０００２】
本発明は、概して半導体の分野に関する。本発明は特に、化合物半導体の製造の分野に関する。
【背景技術】
【０００３】
III-V族半導体ヘテロ結合電界効果トランジスタ（ＨＦＥＴ）などのIII-V族半導体デバイスは、窒化ガリウム（ＧａＮ）を含む第１半導体本体および窒化アルミニウムガリウム（ＡｌＧａＮ）を含む第２半導体本体を用いて、２つの半導体本体間の高い電流導通チャネルを達成している。III-V族半導体デバイスは、シリコン基板と前記第１半導体本体との間にバッファ層を含むことができ、このバッファ層は、窒化アルミニウム（ＡｌＮ）などのIII-V族半導体材料を含みうる。しかしながら、シリコン基板上にバッファ層を形成すると、シリコン基板とバッファ層との間で結晶格子構造および熱膨張係数が異なるため、第１半導体本体に歪みを生じる可能性がある。
【０００４】
第１半導体本体が厚すぎると、第１半導体本体における歪みによって、III-V族半導体デバイスのエピタキシャル層においてクラックが発生する、および／またはデバイス製造中にウェーハに望ましくない量の反りが生ずる可能性がある。しかしながら、高電圧用途には、第１半導体本体には相応の高いブレークダウン電圧（絶縁破壊電圧）が求められ、このことは直接的に半導体本体の厚さと関連する。例えば、高電圧用途には、約３００．０ボルトより大きなブレークダウン電圧が必要である。そのため、第１半導体本体における歪みを減らすことが望ましく、このことにより、第１半導体本体の厚さを十分に増加させて、高電圧用途で十分に高いブレークダウン電圧を実現できる。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
従来のIII-V族半導体デバイスの第１の半導体本体における歪みを減らすための従来の手法では、ＡｌＧａＮを含む第１遷移層をバッファ層上に形成し、アルミニウム組成分がより少ないＡｌＧａＮを含む第２遷移層を第１遷移層上に形成していた。この従来の手法では、第１および第２の遷移層は、第１半導体本体に対して同じく歪み減少を与える。しかしながら、第１半導体本体におけるさらなる歪みの除去が求められており、そうすれば、エピタキシャル層にクラックを生ずるおよび／またはウェーハに望ましくない量の反りを生ずることなく、高電圧用途で第１半導体本体の厚さを十分に増加させることができる。
【課題を解決するための手段】
【０００６】
歪緩衝中間層を有するIII-V族半導体デバイスを図面における少なくとも一つの図および／またはその少なくとも一つの図につき行う説明、また特許請求の範囲の記載により完全に理解できるであろう。
【図面の簡単な説明】
【０００７】
【図１】図１は、基板上に位置する典型的な従来のIII-V族半導体デバイスの断面図を示す。
【図２】図２は、本発明の一実施形態による、基板上に位置する例示的な歪緩衝中間層を有する例示的なIII-V族半導体デバイスの断面図を示す。
【図３】図３は、本発明の一実施形態による、歪緩衝中間層を有するIII-V族半導体デバイスを形成する例示的な方法を説明するフローチャートを示す。
【発明を実施するための形態】
【０００８】
本発明は、歪緩衝中間層を有するIII-V族半導体デバイスに関する。以下の説明は、本発明の実施に関連する具体的な情報を含む。本発明は、この出願において具体的に説明するものとは異なるように実施してもよいことを当業者は理解するであろう。さらに、本発明を分かりにくくしないよう、本発明の特別な細部の若干は説明しない場合もある。
【０００９】
この出願の図面およびそれらに付随する詳細な説明は、単に本発明の例示的な実施形態に関するものである。分かり易くするために、本発明の他の実施形態はこの出願において特別には記載せず、また特別に図面に示さない。
【００１０】
図１は、基板上に位置する典型的な従来のIII-V族半導体デバイスの断面図を示す。半導体構造１００は、従来のIII-V族半導体デバイス１０２（本明細書において、単に「従来の半導体デバイス１０２」とも称する。）を含み、これは基板１０４上に位置する。従来の半導体デバイス１０２は、III-V族半導体ＨＦＥＴとすることができ、バッファ層１０６、遷移層１０８および１１０、III-V族半導体本体１１２（本出願において単に「半導体本体１１２」とも称する。）、III-V族半導体本体１１４（本明細書において単に「半導体本体１１４」とも称する。）、ソース電極１１６、ドレイン電極１１８、およびゲート電極１２０を含む。
【００１１】
図１に示すように、バッファ層１０６は基板１０４上に位置し、この基板１０４は、シリコン基板とすることができる。バッファ層１０６は、窒化アルミニウム（ＡｌＮ）を含み、厚さ１２２を有し、この厚さは、約０．２ミクロン〜約６００．０ミクロンである。バッファ層１０６は、金属−有機化学気相成長法（ＭＯＣＶＤ：metal-organic chemical vapor deposition）プロセスまたは分子ビームエピタキシー（ＭＢＥ：molecular beam epitaxy）析出プロセスを用いて形成することができる。また、図１に示すように、遷移層１０８はバッファ層１０６上に位置し、遷移層１１０は遷移層１０８上に位置する。遷移層１０８は、アルミニウム組成分が約４０．０％〜約６０．０％の窒化アルミニウムガリウム（ＡｌＧａＮ）を含み、遷移層１１０は、アルミニウム組成分が約１５．０％〜約３０．０％のＡｌＧａＮを含む。遷移層１０８および１１０は、例えばＭＯＣＶＤプロセスまたはＭＢＥ析出プロセスを用いて形成する。遷移層１０８の厚さ１２４は、約０．１０ミクロン〜約０．３０ミクロンであり、遷移層１１０の厚さ１２６は、約０．２０ミクロン〜約０．５０ミクロンである。
【００１２】
さらに図１に示すように、半導体本体１１２は遷移層１１０上に位置し、半導体本体１１４は半導体本体１１２上に位置する。半導体本体１１２は窒化ガリウム（ＧａＮ）を含み、半導体本体１１４はＡｌＧａＮを含み、このＡｌＧａＮは約１８．０％〜約２８．０％のアルミニウム組成分を有する。半導体本体１１２および１１４の厚さおよび組成分は、半導体本体のヘテロ接合において、またはこれに近接して２次元電子ガス（２ＤＥＧ）１２８を生じるよう選択する。半導体本体１１２の厚さ１３０は、約０．６ミクロン〜約２．５ミクロンであり、半導体本体１１４の厚さ１３２は、約８．０ナノメートル（ｎｍ）〜約２７．０ｎｍである。さらに図１に示すように、ソース電極１１６、ドレイン電極１１８、およびゲート電極１２０はIII-V族の半導体本体１１４（例えばＡｌＧａＮ）上に位置する。ソース電極１１６、ドレイン電極１１８、およびゲート電極１２０はそれぞれ、金属または他の導電材料を含み、既知の方法で形成できる。
【００１３】
半導体本体１１２および１１４のそれぞれに、例えばＧａＮおよびＡｌＧａＮのような高いバンドギャップのIII-V族半導体材料を用いることにより、半導体本体のヘテロ接合において、高電流導通が可能な薄い導電層（すなわち、２ＤＥＧ１２８）を設けることができる。高電圧用途としては、半導体本体１１２（例えばＧａＮ層）には相応の高いブレークダウン電圧が求められ、このことは直接的にその半導体本体の厚さ（すなわち、半導体本体１１２の厚さ１３０）と関連する。そのため、厚さ１３０を増加させることにより、半導体本体１１２のブレークダウン電圧は相応に増加する。しかしながら、厚さ１３０が増加すると、半導体本体１１２における歪みも増加し、これは、例えば遷移層１０８および１１０、ならびにバッファ層１０６のような、半導体デバイス１０２におけるエピタキシャル層に望ましくないクラックを生ずる恐れがある。半導体本体１１２の歪みが増加すると、半導体デバイス１０２の製造中に、ウェーハの反りが望ましくなく増加する恐れもある。
【００１４】
半導体デバイス１０２の製造中に、バッファ層１０６（例えばＡｌＮ層）は歪み、これはシリコン基板（すなわち、基板１０４）とバッファ層との間の結晶格子構造および熱膨張係数の違いによるものである。遷移層１０８のアルミニウム組成分を減らし、さらに遷移層１１０のアルミニウム組成分を減らすことにより、遷移層１０８および１１０は、バッファ層１０６によって誘発され、また半導体本体１１２に伝達される歪みの若干を減らすことができる。しかしながら、遷移層１０８および１１０の存在にも関わらず、かなりの量の歪みが半導体本体１１２に伝達し、したがって、半導体デバイス１０２のエピタキシャル層にクラックを生ずる、および／またはウェーハに容認できない量の反りを生ずることなく、高電圧動作に必要な高いブレークダウン電圧を得るよう、半導体本体１１２の厚さを十分に増加させることができない。
【００１５】
図２は、本発明の一実施形態による、基板上に位置する例示的な歪緩衝中間層を有する例示的なIII-V族半導体デバイスの断面図を示す。半導体構造２００は、III-V族半導体デバイス２０２（本明細書において単に「半導体デバイス２０２」とも称する。）を含み、これは基板２０４上に位置する。半導体デバイス２０２は、III族窒化物ＨＦＥＴのなどのIII-V族半導体ＨＦＥＴとすることができる。半導体デバイス２０２は、バッファ層２０６、遷移層２０８および２１０、歪緩衝中間層２１２および２１４、III-V族半導体本体２１６（本明細書において単に「半導体本体２１６」とも称する。）、III-V族半導体本体２１８（本明細書において単に「半導体本体２１８」とも称する。）、ソース電極２２０、ドレイン電極２２２、およびゲート電極２２４を含む。
【００１６】
図２に示すように、バッファ層２０６は基板２０４上に位置し、この基板２０４はシリコン基板のような半導体基板とすることができる。バッファ層２０６は、例えばＡｌＮを含み、厚さ２２６を有し、この厚さは、例えば約０．２ミクロン〜約６００．０ミクロンとする。バッファ層２０６は、例えばＭＯＣＶＤプロセス、ＭＢＥプロセス、または他の適切な析出プロセスを用いて、基板２０４上にＡｌＮ層を析出させることによって形成することができる。また、図２に示すように、遷移層２０８はバッファ層２０６上に位置し、遷移層２１０は遷移層２０８上に位置する。遷移層２０８は、例えば、アルミニウム組成分が約４０．０％〜約６０．０％のＡｌＧａＮを含み、遷移層２１０は、例えば、アルミニウム組成分が約１５．０％〜約３０．０％のＡｌＧａＮを含む。
【００１７】
遷移層２０８は厚さ２２８を有し、これは例えば、約０．１０ミクロン〜約０．３０ミクロンとする。遷移層２１０は厚さ２３０を有し、これは例えば、約０．２０ミクロン〜約０．５０ミクロンである。遷移層２０８は、ＭＯＣＶＤプロセス、ＭＢＥプロセス、または他の析出プロセスを用いて、バッファ層２０６上に、例えばＡｌＧａＮ層を析出させることによって形成することができる。遷移層２１０は、例えばＭＯＣＶＤプロセス、ＭＢＥプロセス、または他の適切な析出プロセスを用いて、遷移層２０８上にアルミニウム組成分がより低いＡｌＧａＮ層を析出させることによって形成することができる。本発明の一実施形態では、遷移層２１０よりも低いアルミニウム組成分を有するＡｌＧａＮを含む他の遷移層を、遷移層２１０上に形成することもできる。
【００１８】
さらに図２に示すように、歪緩衝中間層２１２が遷移層２１０上に位置し、歪緩衝中間層２１４が歪緩衝中間層２１２上に位置する。歪緩衝中間層２１２は、例えばＧａＮを含み、厚さ２３２を有する。本発明の実施形態において、厚さ２３２は例えば、約０．２０ミクロン〜約０．５ミクロンとする。歪緩衝中間層２１２は、例えばＭＯＣＶＤプロセス、ＭＢＥプロセス、または他の適切な析出プロセスを用いて、遷移層２１０上にＧａＮ層を析出させることによって形成することができる。歪緩衝中間層２１４は、例えばＡｌＮを含み、厚さ２３４を有する。本発明の実施形態において、厚さ２３４は例えば、約０．０１ミクロン〜約０．４０ミクロンとする。このように、本発明の実施形態において、歪緩衝中間層２１２は、歪緩衝中間層２１４よりも相当厚いものとすることができる。本発明において、歪緩衝中間層２１２は、歪緩衝中間層２１４とは異なる半導体材料を含む。一実施形態において、２層またはそれ以上の個数の歪緩衝中間層を遷移層２１０と半導体本体２１６との間に配置することができる。
【００１９】
図２にも示すように、半導体本体２１６は歪緩衝中間層２１４上に位置し、半導体本体２１８は半導体本体２１６上に位置する。半導体本体２１６は、ＧａＮのようなIII-V族半導体材料を含み、厚さ２３６を有する。本発明の実施形態において、半導体本体２１６の厚さ２３６は、約０．６ミクロン〜約５．０ミクロンとすることができる。半導体本体２１８は、例えばＡｌＧａＮのようなIII-V族半導体材料を含み、これは約１８．０％〜約２８．０％のアルミニウム組成分を有する。半導体本体２１８は厚さ２３８を有し、これは本発明の実施形態において、約８．０ｎｍ〜約２７．０ｎｍとしうる。半導体本体２１８は、半導体本体２１６よりも広いバンドギャップを有することができ、これは半導体本体２１６，２１８間で組成が異なることにより生ずる。半導体本体２１６および２１８の厚さおよび組成は、半導体本体２１６および２１８のヘテロ接合において、またはこれに近接して２ＤＥＧ（２次元電子ガス）２４０が生ずるよう選択する。
【００２０】
さらに図２に示すように、ソース電極２２０、ドレイン電極２２２、およびゲート電極２２４は半導体本体２１８（例えばＡｌＧａＮ層）上に位置する。ソース電極２２０、ドレイン電極２２２、およびゲート電極２２４はそれぞれ、金属または他の導電材料を含む。ソース電極２２０、ドレイン電極２２２、およびゲート電極２２４は、例えば蒸着プロセスまたは他の適切な金属析出プロセスを用いて、そして金属層を適切にパターン形成することによって、半導体本体２１８上に金属層を析出させて形成することができる。本発明の一実施形態において、ゲート電極２２４と半導体本体２１８との間に誘電体層を形成することもできる。
【００２１】
半導体本体２１６および２１８のそれぞれに、ＧａＮおよびＡｌＧａＮなどの高いバンドギャップのIII-V族半導体材料を用いることにより、半導体本体２１６および２１８のヘテロ接合（つまり界面）において、高電流導通が可能な薄い導電層（つまり２ＤＥＧ２４０）を形成することができる。
【００２２】
半導体デバイス２０２の製造中に、バッファ層２０６（例えばＡｌＮ層）は歪むことがあり、これは基板２０４（例えばシリコン基板）とバッファ層２０６との間の結晶格子構造および熱膨張係数の違いにより生ずる。遷移層２０８および２１０を用いて、半導体本体２１６における歪みの若干を減少させることができる。例えば、遷移層２０８および２１０は、それぞれＡｌＧａＮを含み、遷移層２１０は、遷移層２０８におけるよりも少ないアルミニウム組成分を有する。遷移層２０８のアルミニウム組成分に比べて遷移層２１０のアルミニウム組成分を減らすことによって、遷移層２１０と半導体本体２１６との間の結晶格子構造の相違を少なくし、半導体本体における歪みを若干減少させることができる。
【００２３】
本発明の実施形態において、遷移層２１０と半導体本体２１６との間に歪緩衝中間層２１２および２１４を設け、半導体本体２１６における歪みを大幅に減らすことができる。半導体本体２１６における歪みの減少を達成するために、歪緩衝中間層２１２および２１４は、それぞれIII-V族半導体材料を含むものとすることができ、この場合、該III-V族半導体材料は歪緩衝中間層間で結晶格子構造に大きな相違が生じるよう選択する。歪緩衝中間層２１２および２１４は、例えば、それぞれＧａＮおよびＡｌＮを含むものとすることができる。本発明の実施形態において、歪緩衝中間層（例えば歪緩衝中間層２１２および２１４）は、異なるIII-V族半導体材料を含む。
【００２４】
また、歪緩衝中間層２１４は、歪緩衝中間２１２よりも相当薄くすることができる。歪緩衝中間層２１４を歪緩衝中間層２１２よりも相当薄くなるように形成することにより、歪緩衝中間層２１４における歪みが大幅に増加し、その結果、歪緩衝中間層間の結晶格子構造の違いがさらに大きくなる。そのため、歪緩衝中間層２１２および２１４を異なるIII-V族半導体材料から形成し、かつ、歪緩衝中間層２１４を歪緩衝中間層２１２よりも相当薄く形成することにより、本発明の実施形態は、半導体本体２１６（例えばＧａＮ本体）における歪みを大幅に減らすことができる。
【００２５】
高電圧用途に関しては、半導体本体２１６には相応の高いブレークダウン電圧が求められ、このことは直接的にその半導体本体の厚さと関連する。本発明の実施形態では、歪緩衝中間層２１２および２１４を用いて半導体本体２１６における歪みを大幅に減らしたことにより、半導体本体２１６を、高電圧用途に求められるような十分に高いブレークダウン電圧を提供できるほどに十分な厚さとすることができる。本発明の半導体デバイスの実施形態では、半導体本体２１６は、ＧａＮを含むことができるが、例えば約５００．０ボルトより大きなブレークダウン電圧を提供できるほど十分な厚さとすることができる。そのため、本発明の実施形態では、高い電圧で操作可能なIII-V族半導体デバイスを提供することができ、これは、歪緩衝中間層を用いて、この歪緩衝中間層上に重層するIII-V族半導体本体の歪みを十分に減らすことによるものである。
【００２６】
図３は、本発明の一実施形態による、歪緩衝中間層を有するIII-V族半導体デバイスを製造する例示的な方法を説明するフローチャートを示す。当業者に明らかな詳細及び特徴はフローチャート３００から省略する。例えば、従来知られているように、あるステップは１以上のサブステップを含むことがあり、また専用の装置または材料を用いることがある。フローチャート３００に示す加工ステップは、ウェーハの一部分上で行い、該ウェーハはフローチャート３００のステップ３０２を行う前に、シリコン基板などの半導体基板を含む。本明細書においてウェーハは、半導体ダイまたは単にダイとも称する。
【００２７】
フローチャート３００のステップ３０２では、基板２０４上にバッファ層２０６を形成し、基板はシリコン基板とすることができる。バッファ層２０６は、例えばＡｌＮを含み、ＭＯＣＶＤプロセス、ＭＢＥプロセス、または他の適切な析出プロセスを用いて形成することができる。フローチャート３００のステップ３０４では、バッファ層２０６上に遷移層２０８を形成し、遷移層２０８上に遷移層２１０を形成する。例えば、遷移層２０８は、アルミニウム組成分が４０．０％〜６０．０％のＡｌＧａＮを含み、遷移層２１０は、アルミニウム組成分が１５．０％〜３０．０％のＡｌＧａＮを含む。例えば、遷移層２１０は、遷移層２０８よりも大きいさとする。遷移層２０８および２１０は、例えばＭＯＣＶＤプロセスまたはＭＢＥプロセスを用いて、形成することができる。
【００２８】
フローチャートのステップ３０６では、遷移層２１０上に歪緩衝中間層２１２を形成し、歪緩衝中間層２１２上に歪緩衝中間層２１４を形成する。歪緩衝中間層２１２および２１４は例えば、それぞれＧａＮおよびＡｌＮを含む。例えば、歪緩衝中間層２１４は、歪緩衝中間２１２よりも相当薄くすることができる。歪緩衝中間層２１４は約０．０１ミクロン〜約０．０４０ミクロンの厚さにし、歪緩衝中間層２１２は約０．２０ミクロン〜約０．５ミクロンの厚さにすることができる。歪緩衝中間層２１２および２１４は、例えば、ＭＯＣＶＤプロセス、ＭＢＥプロセス、または他の適切な析出プロセスを用いて形成することができる。
【００２９】
フローチャート３００のステップ３０８では、歪緩衝中間層２１４上にIII-V族半導体本体２１６を形成する。半導体本体２１６は、本発明の実施形態において、例えばＧａＮを含み、約０．６ミクロンから約５．０ミクロンの厚さを有する。半導体本体２１６は、例えば、ＭＯＣＶＤプロセス、ＭＢＥプロセス、または他の適切な析出プロセスを用いて形成することができる。フローチャート３００のステップ３１０では、半導体本体２１６上に半導体本体２１８を形成し、半導体本体２１８上にソース電極２２０、ドレイン電極２２２およびゲート電極２２４を形成する。半導体本体２１８は、例えばＡｌＧａＮを含む。半導体本体２１６および２１８の厚さおよび組成は、半導体本体２１６および２１８のヘテロ接合において、またはこれに近接して２ＤＥＧ２４０が生じるように選択する。半導体本体２１８は、例えば、ＭＯＣＶＤプロセス、ＭＢＥプロセス、または他の適切な析出プロセスを用いて形成することができる。ソース電極２２０、ドレイン電極２２２、およびゲート電極２２４は、例えば、金属または他の導電材料を含み、蒸着プロセスまたは他の適切な金属析出プロセスを用いて、半導体本体２１８上に金属層を析出させ、この金属層を適切にパターン形成することによって形成することができる。
【００３０】
上記のように、本発明の実施形態は、III-V族半導体ＨＦＥＴなどのIII-V族半導体デバイスを提供し、これは、遷移層とＧａＮ本体などの半導体本体との間に配置した歪緩衝中間層を含み、この歪緩衝中間層が半導体本体における歪みを十分に減らす。半導体本体の歪みが減少する結果、半導体本体の厚みを有利に増加させて、デバイス製造中に、エピタキシャル層にクラックを生ずることなく、および／または、ウェーハに望ましくない量の反りを生ずることなく、高電圧用途に求められるのに十分高いブレークダウン電圧を実現できる。そのため、歪緩衝中間層を用いることにより、本発明の実施形態は、ＧａＮ本体などの半導体本体を提供し、この半導体本体は、図１の従来のIII-V族半導体デバイス１０２のような従来のIII-V族半導体デバイスにおける、ＧａＮ本体などの半導体本体に比べて、十分に高いブレークダウン電圧を有する。
【００３１】
本発明の以上の説明から、本発明の概念は発明の範囲から逸脱することなく種々の技術を用いて実施することができること明らかである。更に、本発明を特に所定の実施形態に関連して説明したが、本発明の精神及び範囲から逸脱することなく形態および細部に多くの変更を加えることができることを当業者は認識されよう。記載した実施形態はすべて説明のためであり、これらに限定するものではない。本発明は本明細書に記載した特定の実施形態に限定せず、本発明の範囲から逸脱することなく多くの再構成、変更及び置換が可能であると理解されたい。
【図１】
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【図２】
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【図３】
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