(57)【特許請求の範囲】
【請求項１】
アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部と、
前記プリアンプ部の出力を基に、前記アナ口グ入カ信号と前記比較基準電圧との大小関係を判定するラッチ部とを備え、
前記プリアンプ部は、
ドレインを出力端子とするトランジスタと、
前記出力端子に接続される負荷容量と、
前記トランジスタのソースに接続される電荷源と、
前記アナ口グ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記トランジスタのゲートに接続される補償回路とを備え、
前記補償回路は、
前記入力端に前記比較基準電圧が入力される第１の期間に前記トランジスタの前記ゲートと前記ドレインとを接続し、前記トランジスタのオフセット電圧に係る情報を含む電圧情報を検出して記憶し、
前記入力端に前記アナ口グ入力信号が入力される第２の期間に前記第１の期間において記憶した前記電圧情報を用いて前記トランジスタのオフセット電圧を補償することを特微とする比較器。
【請求項２】
アナ口グ入力信号と比較基準電圧との差を増幅するプリアンプ部と、
前記プリアンプ部の出力を基に、前記アナ口グ入力信号と前記比較基準電圧との大小関係を判定するラッチ部とを備え、
前記プリアンプ部は、
ドレインを出力端子とするトランジスタと、
前記出力端子に接続される負荷容量と、
前記トランジスタのソースに接続される電荷源と、
前記トランジスタのゲートに一方の電極が接続される検出容量と、
第１の期間に、前記検出容量の他方の電極に前記比較基準電圧を入力させる第１のスイッチと、
前記第１の期間後の第２の期間に、前記検出容量の前記他方の電極に前記アナ口グ入力信号を入力させる第２のスイッチと、
前記第１の期間に、前記トランジスタの前記ドレインと前記ゲートとを接続させる第３のスイッチと、
前記第１の期間に、前記トランジスタの前記ソースを基準電位に接続させる第４のスイッチとを有することを特微とする比較器。
【請求項３】
差動アナ口グ入力信号と比較基準電圧との差を増幅する差動プリアンプ部と、
前記差動プリアンプ部の出力を基に、前記差動アナ口グ入力信号と前記比較基準電圧との大小関係を判定するラッチ部とを備え、
前記差動プリアンプ部は、
第１のドレインを正相出力端子とする第１のトランジスタと、
第２のドレインを逆相出力端子とし、第２のソースが前記第１のトランジスタの第１のソースに接続される第２のトランジスタと、
前記正相出力端子に接続される第１の負荷容量と、
前記逆相出力端子に接続される第２の負荷容量と、
前記第１のトランジスタの前記第１のソース及び前記第２のトランジスタの前記第２のソースの共通接続点に接続される電荷源と、
前記差動アナ口グ入力信号及び前記比較基準電圧を第１の入力端に受け、第１の出力端が前記第１のトランジスタの第１のゲートに接続される第１の補償回路と、
前記差動アナ口グ入力信号及び前記比較基準電圧を第２の入力端に受け、第２の出力端が前記第２のトランジスタの第２のゲートに接続される第２の補償回路とを備え、
前記第１の補償回路は、
前記第１の入力端に前記比較基準電圧が入力される第１の期間に前記第１のトランジスタの前記第１のゲートと前記第１のドレインとを接続し、前記第１のトランジスタのオフセット電圧に係る情報を含む第１の電圧情報を検出して記憶し、
前記第１の入力端に前記差動アナ口グ入力信号が入力される第２の期間に前記第１の期間において記憶した前記第１の電圧情報を用いて前記第１のトランジスタのオフセット電圧を補償し、
前記第２の補償回路は、
前記第２の入力端に前記比較基準電圧が入力される第１の期間に前記第２のトランジスタの前記第２のゲートと前記第２のドレインとを接続し、前記第２のトランジスタのオフセット電圧に係る情報を含む第２の電圧情報を検出して記憶し、
前記第２の入力端に前記差動アナ口グ入力信号が入力される第２の期間に前記第１の期間において記憶した前記第２の電圧情報を用いて前記第２のトランジスタのオフセット電圧を補償することを特徴とする比較器。
【請求項４】
前記補償回路は、前記第１の期間に前記比較基準電圧が一方の電極に供給され、前記第２の期間に前記アナ口グ入力信号が前記一方の電極に供給され、かつ前記第１の期間及び前記第２の期間に他方の電極が前記トランジスタの前記ゲートに接続される検出容量を有することを特徴とする請求項１記載の比較器。
【請求項５】
前記プリアンプ部は、
前記負荷容量の一方の電極が接続される電源と、
前記第２の期間に、前記負荷容量の他方の電極と前記トランジスタの前記ドレインとを接続させる第５のスイッチと、
前記第１の期間に、前記負荷容量の前記他方の電極を前記電源に接続させる第６のスイッチとをさらに有することを特徴とする請求項２記載の比較器。
【請求項６】
前記プリアンプ部は、当該プリアンプ部の出力端子の電位に応じて前記負荷容量に電荷を供給する帰還回路を有することを特徴とする請求項２記載の比較器。
【請求項７】
差動アナ口グ入力信号と比較基準電圧との差を増幅する差動アンプ回路であって、
第１のドレインを正相出力端子とする第１のトランジスタと、
第２のドレインを逆相出力端子とし、第２のソースが前記第１のトランジスタの第１のソースに接続される第２のトランジスタと、
前記正相出力端子に接続される第１の負荷容量と、
前記逆相出力端子に接続される第２の負荷容量と、
前記第１のトランジスタの前記第１のソース及び前記第２のトランジスタの前記第２のソースの共通接続点に接続される電荷源と、
前記差動アナ口グ入力信号及び前記比較基準電圧を第１の入力端に受け、第１の出力端が前記第１ のトランジスタの第１のゲートに接続される第１の補償回路と、
前記差動アナ口グ入力信号及び前記比較基準電圧を第２の入力端に受け、第２の出力端が前記第２のトランジスタの第２のゲートに接続される第２の補償回路とを備え、
前記第１の補償回路は、
前記第１の入力端に前記比較基準電圧が入力される第１の期間に前記第１のトランジスタの前記第１のゲートと前記第１のドレインとを接続し、前記第１のトランジスタのオフセット電圧に係る情報を含む第１の電圧情報を検出して記憶し、
前記第１の入力端に前記差動アナ口グ入力信号が入力される第２の期間に前記第１の期間において記憶した前記第１の電圧情報を用いて前記第１のトランジスタのオフセット電圧を補償し、
前記第２の補償回路は、
前記第２の入力端に前記比較基準電圧が入力される第１の期間に前記第２のトランジスタの前記第２のゲートと前記第２のドレインとを接続し、前記第２のトランジスタのオフセット電圧に係る情報を含む第２の電圧情報を検出して記憶し、
前記第２の入力端に前記差動アナ口グ入力信号が入力される第２の期間に前記第１の期間において記憶した前記第２の電圧情報を用いて前記第２のトランジスタのオフセット電圧を補償することを特徴とする差動アンプ回路。
【請求項８】
入力されるアナ口グ入力信号をデジタル信号に変換するアナ口グデジタル変換器であって、
前記アナ口グ入力信号と比較基準電圧との差を増幅するプリアンプ部をそれぞれが有し、互いに異なる前記比較基準電圧が入力され、当該比較基準電圧と前記アナログ入力信号とを比較する複数の比較器と、
前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダとを備え、
前記プリアンプ部は、
ドレインを出力端子とするトランジスタと、
前記出力端子に接続される負荷容量と、
前記トランジスタのソースに接続される電荷源と、
前記アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記トランジスタのゲートに接続される補償回路とを備え、
前記補償回路は、
前記入力端に前記比較基準電圧が入力される第１の期間に前記トランジスタの前記ゲートと前記ドレインとを接続し、前記トランジスタのオフセット電圧に係る情報を含む電圧情報を検出して記憶し、
前記入力端に前記アナ口グ入力信号が入力される第２の期間に前記第１の期間において記憶した前記電圧情報を用いて前記オフセット電圧を補償することを特徴とするアナ口グデジタル変換器。
【請求項９】
入力されるアナ口グ入力信号をデジタル信号に変換するアナ口グデジタル変換器であって、
前記アナ口グ入力信号と比較基準電圧との差を増幅するプリアンプ部をそれぞれが有し、互いに異なる前記比較基準電圧が入力され、当該比較基準電圧と前記アナ口グ入力信号とを比較する複数の比較器と、
前記複数の比較器の出力を工ンコードして前記デジタル信号を出力するエンコーダとを備え、
前記プリアンプ部は、
ドレインを出力端子とするトランジスタと、
前記出力端子に接続される負荷容量と、
前記トランジスタのソースに接続される電荷源と、
前記トランジスタのゲートに一方の電極が接続される検出容量と、
第１の期間に、前記検出容量の他方の電極に前記比較基準電圧を入力させる第１のスイッチと、
前記第１の期間後の第２の期間に、前記検出容量の前記他方の電極に前記アナ口グ入力信号を入力させる第２のスイッチと、
前記第１の期間に、前記トランジスタの前記ドレインと前記ゲートとを接続させる第３のスイッチと、
前記第１の期間に、前記トランジスタのソースを基準電位に接続させる第４のスイッチとを有することを特徴とするアナ口グデジタル変換器。
【請求項１０】
入力される差動アナ口グ入力信号をデジタル信号に変換するアナ口グデジタル変換器であって、
前記差動アナ口グ入力信号と比較基準電圧との差を増幅する差動プリアンプ部をそれぞれが有し、互いに異なる前記比較基準電圧が入力され、当該比較基準電圧と前記差動アナ口グ入力信号とを比較する複数の比較器と、
前記複数の比較器の出力を工ンコードして前記デジタル信号を出力する工ンコーダとを備え、
前記差動プリアンプ部は、
第１のドレインを正相出力端子とする第１のトランジスタと、
第２のドレインを逆相出力端子とし、第２のソースが前記第１のトランジスタの第１のソースに接続される第２のトランジスタと、
前記正相出力端子に接続される第１の負荷容量と、
前記逆相出力端子に接続される第２の負荷容量と、
前記第１のトランジスタの前記第１のソース及び前記第２のトランジスタの第２ソースの共通接続点に接続される電荷源と、
前記差動アナログ入力信号及び前記比較基準電圧を第１の入力端に受け、第１の出力端が前記第１のトランジスタの第１のゲートに接続される第１の補償回路と、
前記差動アナ口グ入力信号及び前記比較基準電圧を第２の入力端に受け、第２の出力端が前記第２のトランジスタの第２のゲートに接続される第２の補償回路とを備え、
前記第１の補償回路は、
前記第１の入力端に前記比較基準電圧が入力される第１の期間に前記第１のトランジスタの前記第１のゲートと前記第１のドレインとを接続し、前記第１のトランジスタのオフセット電圧に係る情報を含む第１の電圧情報を検出して記憶し、
前記第１の入力端に前記差動アナ口グ入力信号が入力される第２の期間に前記第１の期間において記憶した前記第１の電圧情報を用いて前記第１のトランジスタのオフセット電圧を補償し、
前記第２の補償回路は、
前記第２の入力端に前記比較基準電圧が入力される第１の期間に前記第２のトランジスタの前記第２のゲートと前記第２のドレインを接続し、前記第２のトランジスタのオフセット電圧に係る情報を含む第２の電圧情報を検出して記憶し、
前記第２の入力端に前記差動アナ口グ入力信号が入力される第２の期間に前記第１の期間において記憶した前記第２の電圧情報を用いて前記第２のトランジスタのオフセット電圧を補償することを特徴とするアナ口グデジタル変換器。
【請求項１１】
前記比較器が有する前記プリアンプ部の出力に一方の電極が接続され、当該比較器とは異なる値に対応する前記比較基準電圧と前記アナ口グ入力信号とを比較する比較器が有する前記プリアンプ部の出力に他方の電極が接続された容量を有することを特微とする請求項８記載のアナ口グデジタル変換器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、アナログデジタル変換器（ＡＤ変換器）及びＡＤ変換器に用いて好適な比較器に関する。
【背景技術】
【０００２】
並列型アナログデジタル変換器（ＡＤ変換器）は、比較器を並列に動作させて、アナログ入力信号と複数の比較基準電圧との比較を並列に実行することで、高速にＡＤ変換を行うことが可能である。その反面、例えばｎビット並列型ＡＤ変換器（全ビットフラッシュＡＤ変換器）の場合には（２n−１）個の比較器が必要となる。比較器の数が多いために、並列型ＡＤ変換器は消費電力が大きいという課題がある。【０００３】
ＡＤ変換器に用いられる比較器は、アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部と、プリアンプ部の出力の符号を判定するラッチ部とを有する。プリアンプ部での消費電力が、比較器全体での消費電力の大半を占めている。通常のプリアンプ部には、プリアンプ部が有するトランジスタをバイアスするためのバイアス電流源が必要であり、常時電力が消費されてしまうために低消費電力化が困難であった。【０００４】
前述した問題を解決するための１つの手法として、図９に示すようなCharge
steering（ＣＳ）アンプが提案されている（例えば非特許文献１参照。）。ＣＳアンプは、従来用いられていた電流源の代わりに電荷源ＣＳを用いるとともに、負荷抵抗の代わりに負荷容量ＣＬを用いる。ＣＳアンプは、リセット期間において信号φをハイレベル（“Ｈ”、例えば５Ｖ）とするとともに信号／φをローレベル（“Ｌ”、例えば０Ｖ）とする。また、ＣＳアンプは、増幅期間において信号φを“Ｌ”とするとともに信号／φを“Ｈ”とする。このようにしてＣＳアンプは、電荷源ＣＳに蓄えられた電荷を負荷容量ＣＬへ移動させることで増幅を行う。図９に示すようにＣＳアンプは、常時電流が流れる電流源を用いないため、消費電力を大幅に削減することが可能となる。【０００５】
しかし、ＣＳアンプは、リセット期間において増幅動作を行わない。そのため、ＣＳアンプは、一般に使用される従来のオフセットキャンセルに係る手法が適用できないという問題があった。このような理由から、ＣＳアンプにおいて増幅を司るトランジスタとしては、比較的オフセット電圧が小さいバイポーラトランジスタのみが適用されていた。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】P.J.Lim et al., “An 8-bit200-MHz BiCMOS Comparator”, IEEE J. Solid-State Circuits, vol.25, no.1,pp.192-199, Feb. 1990
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明は、駆動素子としてＭＯＳトランジスタを用いても、ＣＳアンプの低消費電力性を維持したまま、オフセットキャンセルを行えるようにすることを目的とする。
【課題を解決するための手段】
【０００８】
本発明に係る比較器は、アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部と、前記プリアンプ部の出力を基に、前記アナログ入力信号と前記比較基準電圧との大小関係を判定するラッチ部とを備え、前記プリアンプ部は、ドレインを出力端子とするトランジスタと、前記出力端子に接続される負荷容量と、前記トランジスタのソースに接続される電荷源と、前記アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記トランジスタのゲートに接続される補償回路とを備え、前記補償回路は、前記入力端に前記比較基準電圧が入力される第１の期間に前記トランジスタのゲートとドレインを接続し、前記トランジスタのオフセット電圧に係る情報を含む電圧情報を検出して記憶し、前記入力端に前記アナログ入力信号が入力される第２の期間に前記第１の期間において記憶した前記電圧情報を用いて前記トランジスタのオフセット電圧を補償することを特徴とする。【０００９】
本発明に係るアナログデジタル変換器は、入力されるアナログ入力信号をデジタル信号に変換するアナログデジタル変換器であって、前記アナログ入力信号と比較基準電圧との差を増幅するプリアンプ部をそれぞれが有し、互いに異なる前記比較基準電圧が入力され、当該比較基準電圧と前記アナログ入力信号とを比較する複数の比較器と、前記複数の比較器の出力をエンコードして前記デジタル信号を出力するエンコーダとを備え、前記プリアンプ部は、ドレインを出力端子とするトランジスタと、前記出力端子に接続される負荷容量と、前記トランジスタのソースに接続される電荷源と、前記アナログ入力信号及び前記比較基準電圧を入力端に受け、出力端が前記トランジスタのゲートに接続される補償回路とを備え、前記補償回路は、前記入力端に前記比較基準電圧が入力される第１の期間に前記トランジスタのゲートとドレインを接続し、前記トランジスタのオフセット電圧に係る情報を含む電圧情報を検出して記憶し、前記入力端に前記アナログ入力信号が入力される第２の期間に前記第１の期間において記憶した前記電圧情報を用いて前記トランジスタのオフセット電圧を補償することを特徴とする。
【発明の効果】
【００１０】
本発明によれば、補償回路により第１の期間にてオフセット電圧に係る情報を含む電圧情報を検出して記憶し、記憶した電圧情報を用いて第２の期間にてオフセット電圧をキャンセルする。これにより、ＣＳアンプにおける駆動素子としてＭＯＳトランジスタを用いてもオフセットをキャンセルすることができる。したがって、ＣＳアンプの低消費電力性を維持したまま、オフセットキャンセルを行えるプリアンプ部を有する比較器、及びそれを用いたアナログデジタル変換器を提供することが可能となる。
【図面の簡単な説明】
【００１１】
【図１】図１は、本実施形態におけるアナログデジタル変換器の構成例を示す図である。
【図２】図２は、本実施形態におけるプリアンプ部の回路構成例を示す図である。
【図３】図３は、本実施形態におけるプリアンプ部のリセット期間での動作を説明するための図である。
【図４】図４は、本実施形態におけるプリアンプ部の増幅期間での動作を説明するための図である。
【図５Ａ】図５Ａは、本実施形態におけるオフセット補償の効果を説明するための図である。
【図５Ｂ】図５Ｂは、本実施形態におけるオフセット補償の効果を説明するための図である。
【図６Ａ】図６Ａは、本実施形態におけるプリアンプ部の他の構成例を示す図である。
【図６Ｂ】図６Ｂは、図６Ａに示すプリアンプ部でのオフセット電圧を示す図である。
【図７】図７は、本実施形態におけるプリアンプ部の他の構成例を示す図である。
【図８Ａ】図８Ａは、本実施形態におけるアナログデジタル変換器の他の構成例を示す図である。
【図８Ｂ】図８Ｂは、本実施形態におけるアナログデジタル変換器の他の構成例を示す図である。
【図９】図９は、従来のＣＳアンプの回路構成を示す図である。
【図１０】図１０は、本実施形態におけるラッチ部の回路構成例を示す図である。
【図１１】図１１は、本実施形態におけるラッチ部の他の回路構成例を示す図である。
【図１２Ａ】図１２Ａは、従来技術による比較器の構成例を示す図である。
【図１２Ｂ】図１２Ｂは、本実施形態による比較器の構成例を示す図である。
【図１３】図１３は、本実施形態におけるラッチ部の他の構成例を示す図である。
【図１４】図１４は、本実施形態におけるラッチ部の他の構成例を示す図である。
【図１５】図１５は、本実施形態におけるラッチ部の他の構成例を示す図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施形態を図面に基づいて説明する。
【００１３】
図１は、本発明の一実施形態におけるアナログデジタル変換器（ＡＤ変換器）の構成例を示す図である。図１には、入力されたアナログ入力信号ＶＩＮをｎビット（ｎは自然数）のデジタル信号ＤＴ［ｎ−１：０］に変換する並列型ＡＤ変換器（フラッシュＡＤ変換器）を一例として示している。また、図１においては、シングルエンド構成で図示している。
【００１４】
図１において、ＣＭＰｉは比較器（コンパレータ）であり、ＥＮＣ１はエンコーダである。
比較器ＣＭＰｉは、アナログ入力信号ＶＩＮ及び比較基準電圧Ｖｒｅｆｉが入力される。比較器ＣＭＰｉは、入力されたアナログ入力信号ＶＩＮと比較基準電圧Ｖｒｅｆｉとを比較し、その比較結果を出力する。比較基準電圧Ｖｒｅｆｉは、例えば電圧ＶＲＨ（高電位側の基準電圧）と電圧ＶＲＬ（低電位側の基準電圧）間を分圧（例えば抵抗分圧）することで生成される。なお、比較器ＣＭＰｉ及び比較基準電圧Ｖｒｅｆｉに付している“ｉ”は添え字であり、ｉは１〜ｍ（ｍ＝２n−１）の整数である。
【００１５】
詳細には、比較器ＣＭＰｉの各々は、プリアンプ部とラッチ部とを有する。プリアンプ部は、アナログ入力信号ＶＩＮと比較基準電圧Ｖｒｅｆｉとが入力される。プリアンプ部は、入力されたアナログ入力信号ＶＩＮと比較基準電圧Ｖｒｅｆｉとの差（差電圧）を増幅して出力する。ラッチ部は、プリアンプ部の出力の符号を判定して（最終的に“１”又は“０”の値に判定して）、判定結果を出力する。言い換えれば、ラッチ部は、プリアンプ部の出力を基に、アナログ入力信号ＶＩＮと比較基準電圧Ｖｒｅｆｉとの大小関係を判定する。
【００１６】
エンコーダＥＮＣ１は、各比較器ＣＭＰｉでのアナログ入力信号ＶＩＮと比較基準電圧Ｖｒｅｆｉとの比較結果（各比較器ＣＭＰｉのラッチ部からの出力）が入力される。エンコーダＥＮＣ１は、それら比較結果をエンコードしてデジタル信号ＤＴ［ｎ−１：０］に変換し出力する。
【００１７】
図２は、本実施形態におけるプリアンプ部の回路構成例を示す図である。本実施形態におけるプリアンプ部は、ＣＭＯＳ製造技術（プロセス技術）を適用してＣＳ（Charge steering）アンプの回路構成を実現したものである。本実施形態におけるプリアンプ部は、増幅を司る差動対のトランジスタ（駆動素子）としてＭＯＳ（metal oxide semiconductor）トランジスタを適用して構成される。
【００１８】
本実施形態におけるプリアンプ部は、負荷容量ＣＬ１、ＣＬ２、ＭＯＳトランジスタＭ１、Ｍ２、電荷源ＣＳ、検出容量ＣＣ１、ＣＣ２、及びスイッチＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２、ＳＷ４１、ＳＷ４２、ＳＷ５１、ＳＷ５２、ＳＷ６を有する。
【００１９】
負荷容量ＣＬ１、ＣＬ２は、負荷素子をなすものである。負荷容量ＣＬ１は、一方の電極が電源電圧（Ｖｃｃ）に接続され、他方の電極がスイッチＳＷ２１を介してＭＯＳトランジスタＭ１のドレインに接続されている。同様に、負荷容量ＣＬ２は、一方の電極が電源電圧（Ｖｃｃ）に接続され、他方の電極がスイッチＳＷ２２を介してＭＯＳトランジスタＭ２のドレインに接続されている。また、負荷容量ＣＬ１、ＣＬ２に並列してスイッチＳＷ１１、ＳＷ１２が設けられている。スイッチＳＷ１１により負荷容量ＣＬ１における一方の電極と他方の電極とが接続可能となっており、スイッチＳＷ１２により負荷容量ＣＬ２における一方の電極と他方の電極とが接続可能となっている。
【００２０】
ＭＯＳトランジスタＭ１、Ｍ２は、駆動素子をなすものである。ＭＯＳトランジスタＭ１は、ゲートが検出容量ＣＣ１の一方の電極に接続される。検出容量ＣＣ１の他方の電極には、スイッチＳＷ４１を介して正相アナログ入力信号ＶＩＮＰが供給され、スイッチＳＷ５１を介して正相比較基準電圧ＶＲＥＦＰが供給される。また、ＭＯＳトランジスタＭ２は、ゲートが検出容量ＣＣ２の一方の電極に接続される。検出容量ＣＣ２の他方の電極には、スイッチＳＷ４２を介して逆相アナログ入力信号ＶＩＮＮが供給され、スイッチＳＷ５２を介して逆相比較基準電圧ＶＲＥＦＮが供給される。
【００２１】
ＭＯＳトランジスタＭ１、Ｍ２のソースは、電荷源ＣＳの一方の電極に接続されるとともに、スイッチＳＷ６を介して基準電位（例えばグラウンド）に接続される。なお、電荷源ＣＳは、他方の電極に制御信号φが供給される。また、スイッチＳＷ３１によりＭＯＳトランジスタＭ１のドレインとゲートとが接続可能となっており、スイッチＳＷ３２によりＭＯＳトランジスタＭ２のドレインとゲートとが接続可能となっている。
【００２２】
スイッチＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２、ＳＷ４１、ＳＷ４２、ＳＷ５１、ＳＷ５２、ＳＷ６のそれぞれは、任意のスイッチング素子、もしくは任意のスイッチング回路で構成される。例えば、ＮチャネルＭＯＳトランジスタでスイッチを構成しても良いし、ＰチャネルＭＯＳトランジスタでスイッチを構成しても良い。また、１組のＮチャネルＭＯＳトランジスタとＰチャネルＭＯＳトランジスタとからなるトランスファゲートでスイッチを構成しても良い。
【００２３】
ここで、スイッチＳＷ１１、ＳＷ１２、ＳＷ３１、ＳＷ３２、ＳＷ５１、ＳＷ５２、及びＳＷ６は、制御信号φが供給され、制御信号φによって開閉制御される。また、スイッチＳＷ２１、ＳＷ２２、ＳＷ４１、及びＳＷ４２は、制御信号／φ（制御信号φの逆相信号）が供給され、制御信号／φによって開閉制御される。以下、本実施形態において、各スイッチは、供給される制御信号φ（又は／φ）がハイレベル（“Ｈ”、例えば電源電圧Ｖｃｃ）の場合に導通状態（閉状態、オン状態）とされ、ローレベル（“Ｌ”、例えば基準電位）の場合に非導通状態（開状態、オフ状態）とされるものとする。
【００２４】
プリアンプ部は、負荷容量ＣＬ１の他方の電極とスイッチＳＷ２１との接続点の電圧を逆相出力信号ＶＯＵＴＮとして出力する。また、プリアンプ部は、負荷容量ＣＬ２の他方の電極とスイッチＳＷ２２との接続点の電圧を正相出力信号ＶＯＵＴＰとして出力する。正相出力信号ＶＯＵＴＰ、逆相出力信号ＶＯＵＴＮは、比較器内のラッチ部に出力される。
【００２５】
次に、本実施形態におけるプリアンプ部の動作について、図３及び図４を参照して説明する。本実施形態におけるプリアンプ部は、リセット期間において制御信号φを“Ｈ”とするとともに制御信号／φを“Ｌ”として電荷源ＣＳに電荷を蓄える。そして、プリアンプ部は、増幅期間において制御信号φを“Ｌ”とするとともに制御信号／φを“Ｈ”として、電荷源ＣＳに蓄えられた電荷を負荷容量ＣＬ１、ＣＬ２へ移動させることで増幅を行う。
【００２６】
また、本実施形態におけるプリアンプ部では、オフセットの主要因が増幅を司るトランジスタＭ１、Ｍ２の閾値電圧ばらつきであることに着目してオフセット補償を実現する。本実施形態におけるプリアンプ部は、リセット期間においてオフセット電圧を含む閾値電圧に係る電圧情報を検出して検出容量ＣＣ１、ＣＣ２に記憶し、増幅期間において検出容量ＣＣ１、ＣＣ２に記憶した電圧情報を用いてオフセットをキャンセルする。なお、以下の説明では、トランジスタＭ１、Ｍ２のそれぞれにおける閾値電圧をＶＴＨ１、ＶＴＨ２、そのばらつきをΔＶＴＨ１、ΔＶＴＨ２とする。図３及び図４においては、閾値電圧ばらつきに相当する電圧を電圧源ＯＶ１、ＯＶ２として模式的に図示している。
【００２７】
まず、リセット期間での動作について、図３を参照して説明する。リセット期間では、制御信号φが“Ｈ”とされるととともに制御信号／φが“Ｌ”とされる。これにより、リセット期間においては図３に示すように、スイッチＳＷ１１、ＳＷ１２、ＳＷ３１、ＳＷ３２、ＳＷ５１、ＳＷ５２、ＳＷ６が導通状態（オン状態）となり、スイッチＳＷ２１、ＳＷ２２、ＳＷ４１、ＳＷ４２が非導通状態（オフ状態）となる。
【００２８】
すなわち、スイッチＳＷ４１が非導通状態となり、スイッチＳＷ５１が導通状態となることで、ノードＮ１１の電位が比較基準電圧ＶＲＥＦＰとなる。また、スイッチＳＷ２１が非導通状態となり、スイッチＳＷ３１、ＳＷ６が導通状態となることで、トランジスタＭ１はゲートとドレインとの間が接続され、ソースが基準電位に接続される。そのため、トランジスタＭ１が検出容量ＣＣ１に蓄えられた電荷を放電することによりノードＮ２１の電位が低下していき、ノードＮ２１の電位が（ＶＴＨ１＋ΔＶＴＨ１）まで低下するとトランジスタＭ１がオフする。つまり、リセット期間においてノードＮ２１の電位は最終的に（ＶＴＨ１＋ΔＶＴＨ１）の一定値となる。したがって、検出容量ＣＣ１の容量をＣＶ１とすると、検出容量ＣＣ１にはＣＶ１×（ＶＲＥＦＰ−（ＶＴＨ１＋ΔＶＴＨ１））の電荷が蓄積される。このようにして、検出容量ＣＣ１にオフセット電圧ΔＶＴＨ１を含む閾値電圧に係る電圧情報が記憶される。
【００２９】
同様に、スイッチＳＷ４２が非導通状態となり、スイッチＳＷ５２が導通状態となることで、ノードＮ１２の電位が比較基準電圧ＶＲＥＦＮとなる。また、スイッチＳＷ２２が非導通状態となり、スイッチＳＷ３２、ＳＷ６が導通状態となることで、ノードＮ２２の電位は最終的に（ＶＴＨ２＋ΔＶＴＨ２）の一定値となる。したがって、検出容量ＣＣ２の容量をＣＶ２とすると、検出容量ＣＣ２にはＣＶ２×（ＶＲＥＦＮ−（ＶＴＨ２＋ΔＶＴＨ２））の電荷が蓄積される。このようにして、検出容量ＣＣ２にオフセット電圧ΔＶＴＨ２を含む閾値電圧に係る電圧情報が記憶される。
【００３０】
次に、前述したリセット期間に続く増幅期間での動作について、図４を参照して説明する。増幅期間では、制御信号φが“Ｌ”とされるととともに制御信号／φが“Ｈ”とされる。これにより、増幅期間においては図４に示すように、スイッチＳＷ２１、ＳＷ２２、ＳＷ４１、ＳＷ４２が導通状態（オン状態）となり、スイッチＳＷ１１、ＳＷ１２、ＳＷ３１、ＳＷ３２、ＳＷ５１、ＳＷ５２、ＳＷ６が非導通状態（オフ状態）となる。
【００３１】
すなわち、スイッチＳＷ４１が導通状態となり、スイッチＳＷ３１、ＳＷ５１が非導通状態となることで、検出容量ＣＣ１が正相アナログ入力信号ＶＩＮＰの入力端とトランジスタＭ１のゲートとの間に直列に接続される。このとき、ノードＮ１１の電位は正相アナログ入力信号ＶＩＮＰの電位である。また、増幅期間において、リセット期間に検出容量ＣＣ１に蓄積された電荷は保存される。したがって、ノードＮ２１の電位は（ＶＩＮＰ−ＶＲＥＦＰ）＋（ＶＴＨ１＋ΔＶＴＨ１）となり、ノードＮ３１の電位は（ＶＩＮＰ−ＶＲＥＦＰ）＋ＶＴＨ１となる。
【００３２】
同様に、スイッチＳＷ４２が導通状態となり、スイッチＳＷ３２、ＳＷ５２が非導通状態となることで、検出容量ＣＣ２が逆相アナログ入力信号ＶＩＮＮの入力端とトランジスタＭ２のゲートとの間に直列に接続される。これにより、ノードＮ１２の電位は逆相アナログ入力信号ＶＩＮＮの電位となる。したがって、ノードＮ２２の電位は（ＶＩＮＮ−ＶＲＥＦＮ）＋（ＶＴＨ２＋ΔＶＴＨ２）となり、ノードＮ３２の電位は（ＶＩＮＮ−ＶＲＥＦＮ）＋ＶＴＨ２となる。
【００３３】
このようにして、リセット期間において検出容量ＣＣ１に記憶された電圧情報を用い、オフセットの要因であるトランジスタＭ１の閾値電圧のばらつきΔＶＴＨ１がキャンセルされ、トランジスタＭ１のゲートには電位（ＶＩＮＰ−ＶＲＥＦＰ）＋ＶＴＨ１が入力される。同様に、リセット期間において検出容量ＣＣ２に記憶された電圧情報を用い、オフセットの要因であるトランジスタＭ２の閾値電圧のばらつきΔＶＴＨ２がキャンセルされ、トランジスタＭ２のゲートには電位（ＶＩＮＮ−ＶＲＥＦＮ）＋ＶＴＨ２が入力される。
【００３４】
これにより、トランジスタＭ１が電位差（ＶＩＮＰ−ＶＲＥＦＰ）に応じてオン／オフされることで、正相アナログ入力信号ＶＩＮＰと正相比較基準電圧ＶＲＥＦＰとの差電圧が増幅され逆相出力信号ＶＯＵＴＮとして出力される。同様に、トランジスタＭ２が電位差（ＶＩＮＮ−ＶＲＥＦＮ）に応じてオン／オフされることで、逆相アナログ入力信号ＶＩＮＮと逆相比較基準電圧ＶＲＥＦＮとの差電圧が増幅され正相出力信号ＶＯＵＴＰとして出力される。
【００３５】
以上説明したように、本実施形態によれば比較器ＣＭＰｉが有するプリアンプ部にて、リセット期間にはオフセット電圧を含む閾値電圧に係る電圧情報が検出されて検出容量ＣＣ１、ＣＣ２に記憶され、増幅期間には検出容量ＣＣ１、ＣＣ２に記憶した電圧情報を用いてオフセットがキャンセルされる。これにより、ＣＭＯＳ製造技術を適用してＣＳアンプの回路構成を実現し、駆動素子としてＭＯＳトランジスタを用いても、オフセットをキャンセルすることが可能となる。したがって、ＣＳアンプの低消費電力性を維持したまま、オフセットキャンセルを行えるプリアンプ部を有する比較器をＣＭＯＳ製造技術により提供することができ、他の機能ブロックとの集積化が容易になるとともに、製造コストを低減することができる。また、その比較器を用いてＡＤ変換器を構成することにより、ＡＤ変換器の消費電力を大幅に削減することができる。
【００３６】
前述した説明では、スイッチを駆動する（開閉制御する）クロック信号が、φ及び／φの２種類の場合を示している。しかし、スイッチをＭＯＳトランジスタで構成した場合には、チャネルチャージインジェクションやクロックフィードスルーなどにより、オフセットのキャンセル効果が低下する場合がある。このような場合には、従来から知られているようなノンオーバラップクロックなどの手法を用いて、クロック間に適切なタイミングマージンを取ることが望ましい。
【００３７】
図１０は、本実施形態におけるラッチ部の構成例を示す図である。図１０に示すラッチ部は、前述したＣＭＯＳ製造技術を適用したＣＳアンプの回路技術をラッチ部に応用したものである。図１０において、Ｍ１、Ｍ２、Ｍ５、Ｍ６はＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）であり、Ｍ７、Ｍ８はＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）である。ＣＳは電荷源であり、ＣＣ１、ＣＣ２は検出容量である。また、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２、ＳＷ４１、ＳＷ４２、ＳＷ５１、ＳＷ５２、ＳＷ６、ＳＷ９１、ＳＷ９２はスイッチである。参照電位入力は、正相入力及び逆相入力ともに同じ電位ＶＲＥＦとする。なお、図１０において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付しており、その構成要素についての重複する説明は省略する。
【００３８】
ＭＯＳトランジスタＭ５とＭ７とがインバータを構成するように接続されており、ＭＯＳトランジスタＭ６とＭ８とがインバータを構成するように接続されている。一方のインバータの出力は他方のインバータの入力に接続され、正帰還がかけられている。すなわち、ＭＯＳトランジスタＭ５及びＭ７のドレインの相互接続点がＭＯＳトランジスタＭ６及びＭ８のゲートに接続され、ＭＯＳトランジスタＭ６及びＭ８のドレインの相互接続点がＭＯＳトランジスタＭ５及びＭ７のゲートに接続される。また、ラッチ部の出力ＶＯＵＴＰ、ＶＯＵＴＮにはスイッチＳＷ９１、ＳＷ９２が接続されており、リセット期間中には出力ＶＯＵＴＰ、ＶＯＵＴＮは、電源電圧（Ｖｃｃ）に接続されリセットされる。
【００３９】
図１０に示したような構成によれば、入力信号はＭＯＳトランジスタＭ１、Ｍ２により増幅され、ＭＯＳトランジスタＭ５、Ｍ６、Ｍ７、Ｍ８からなる正帰還回路によりラッチされる。例えば、図１０に例示したラッチ部と、図２あるいは図７に示すプリアンプ部とを組み合わせて比較器を構成することで、低消費電力かつオフセット電圧の小さな比較器を実現することが可能になる。なお、前述のラッチ部においても、必要に応じてクロック間に適切なタイミングマージンを取ることが望ましい。
【００４０】
図１１は、本実施形態におけるラッチ部の他の構成例を示す図である。図１１において、Ｍ１、Ｍ２、Ｍ５、Ｍ６はＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）であり、Ｍ７、Ｍ８はＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）である。ＣＣ１、ＣＣ２は検出容量である。また、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２、ＳＷ４１、ＳＷ４２、ＳＷ５１、ＳＷ５２、ＳＷ６、ＳＷ９１、ＳＷ９２、ＳＷ１０はスイッチである。参照電位入力は、正相入力及び逆相入力ともに同じ電位ＶＲＥＦとする。なお、図１１において、図２、図１０に示した構成要素と同一の機能を有する構成要素には同一の符号を付しており、その構成要素についての重複する説明は省略する。
【００４１】
ＭＯＳトランジスタＭ１、Ｍ２のソースは、スイッチＳＷ６を介して基準電位（例えばグラウンド）に接続されるとともに、スイッチＳＷ１０を介して基準電位に接続される。スイッチＳＷ１０を制御するクロック信号／φ’は、クロック信号／φよりもわずかに遅れたクロック信号である。クロック信号／φ’でスイッチＳＷ１０を制御することで、スイッチＳＷ２１、ＳＷ２２、ＳＷ４１、ＳＷ４２で発生した雑音による誤動作を防止することが可能になる。
【００４２】
図１１に示したような構成によれば、ラッチ部の出力ＶＯＵＴＰ、ＶＯＵＴＮの電位を確実に基準電位（例えば０Ｖ）あるいは電源電圧（Ｖｃｃ）とすることができ、次段に接続される論理回路を誤りなく駆動することが可能になる。なお、前述のラッチ部においても、必要に応じてクロック間に適切なタイミングマージンを取ることが望ましい。
【００４３】
図５Ａ及び図５Ｂは、本実施形態におけるプリアンプ部のオフセット補償の効果を説明するための図である。図５Ａ及び図５Ｂには、ＣＭＯＳ製造技術を適用して構成したＣＳアンプでのオフセット電圧に係るシミュレーション結果を示している。なお、図５Ａ及び図５Ｂに示したシミュレーション結果は、９０ｎｍＣＭＯＳ製造技術を用いたと仮定し、モンテカルロ法を用いて計算したものである。図５Ａには、比較参照のためにオフセット補償機能を有しない場合のシミュレーション結果を示し、図５Ｂには、本実施形態におけるオフセット補償機能を有するプリアンプ部でのシミュレーション結果を示している。図５Ａ及び図５Ｂに示されるように、本実施形態におけるオフセット補償技術を適用することにより、オフセット電圧を約１／７に低減することができる。
【００４４】
図６Ａは、本実施形態におけるプリアンプ部の他の構成例を示す図である。図６Ａには、Capacitive
averaging技術を適用した場合のプリアンプ部の構成例を示している。図６Ａにおいて、ＰＡ１、ＰＡ２、ＰＡ３、ＰＡ４、・・・はプリアンプ部であり、ＣＡＶＰ１、ＣＡＶＰ２、ＣＡＶＰ３、・・・及びＣＡＶＮ１、ＣＡＶＮ２、ＣＡＶＮ３、・・・は容量である。
【００４５】
プリアンプ部ＰＡｉ（ｉ＝１、２、３、４、・・・）は、アナログ入力信号ＶＩＮ及び比較基準電圧Ｖｒｅｆｉが入力される。容量ＣＡＶＰｉ（ｉ＝１、２、３、・・・）は、一方の電極がプリアンプ部ＰＡｉの正相側出力に接続され、他方の電極がプリアンプ部ＰＡ（ｉ＋１）の正相側出力に接続される。また、容量ＣＡＶＮｉ（ｉ＝１、２、３、・・・）は、一方の電極がプリアンプ部ＰＡｉの逆相側出力に接続され、他方の電極がプリアンプ部ＰＡ（ｉ＋１）の逆相側出力に接続される。すなわち、プリアンプ部ＰＡｉの正相側出力とプリアンプ部ＰＡ（ｉ＋１）の正相側出力とが容量ＣＡＶＰｉを介して結合されている。プリアンプ部ＰＡｉの逆相側出力とプリアンプ部ＰＡ（ｉ＋１）の逆相側出力とが容量ＣＡＶＮｉを介して結合されている。
【００４６】
プリアンプ部に対してCapacitive averaging技術を適用することで、図６Ｂに示すようにオフセット電圧をさらに低減することができる。なお、図６Ｂにおいて、ＬＮ１がCapacitive averaging技術を適用した場合（容量あり）を示しており、ＬＮ２がCapacitive averaging技術を適用していない場合（容量なし）を示している。
【００４７】
図７は、本実施形態におけるプリアンプ部の他の構成例を示す図である。図７には、正帰還回路をさらに備えるようにした場合のプリアンプ部の構成例を示している。図７において、ＣＬ１、ＣＬ２は負荷容量であり、Ｍ１、Ｍ２はＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）であり、Ｍ３、Ｍ４はＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）である。ＣＳ、ＣＳＰは電荷源であり、ＣＣ１、ＣＣ２は検出容量である。また、ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２、ＳＷ４１、ＳＷ４２、ＳＷ５１、ＳＷ５２、ＳＷ６、ＳＷ７、ＳＷ８はスイッチである。なお、図７において、図２に示した構成要素と同一の機能を有する構成要素には同一の符号を付しており、その構成要素についての重複する説明は省略する。
【００４８】
電荷源ＣＳＰの一方の電極は、制御信号φによって開閉制御されるスイッチＳＷ７を介して電源電圧（Ｖｃｃ）に接続され、制御信号／φによって開閉制御されるスイッチＳＷ８を介してトランジスタＭ３、Ｍ４のソースに接続される。したがって、電荷源ＣＳＰの一方の電極は、リセット期間において電源電圧（Ｖｃｃ）に接続され、増幅期間においてトランジスタＭ３、Ｍ４のソースに接続される。電荷源ＣＳＰの他方の電極には、制御信号／φが供給されている。
【００４９】
また、トランジスタＭ３のドレイン及びトランジスタＭ４のゲートが、一方の電極が電源電圧（Ｖｃｃ）に接続された負荷容量ＣＬ１の他方の電極とスイッチＳＷ２１との接続点に接続されている。同様に、トランジスタＭ３のゲート及びトランジスタＭ４のドレインが、一方の電極が電源電圧に接続された負荷容量ＣＬ２の他方の電極とスイッチＳＷ２２との接続点に接続されている。
【００５０】
このような構成によれば、電荷源ＣＳＰは、リセット期間において一方の電極が電源電圧（Ｖｃｃ）に接続されるとともに他方の電極が“Ｌ”とされて電荷を蓄積する。そして、増幅期間において電荷源ＣＳＰの一方の電極がトランジスタＭ３、Ｍ４のソースに接続されることで、負荷容量ＣＬ１とスイッチＳＷ２１との接続点の電位及び負荷容量ＣＬ２とスイッチＳＷ２２との接続点の電位に基づき、電荷源ＣＳＰに蓄えられた電荷が負荷容量に対して供給される。このとき、電荷源ＣＳＰ及びトランジスタＭ３、Ｍ４からなる回路は正帰還回路として機能するので、図７に示す構成によれば、利得を向上させ高利得化を図ることができる。
【００５１】
図１３は、本実施形態におけるラッチ部の他の構成例を示す図である。図１３に示すラッチ部は、図１０や図１１に示したラッチ部と同様に、前述のオフセットキャンセル技術をダブルテールラッチ（例えば、D.Scinkel et al., “A Double-Tail Latch-Type Voltage Sense Amplifier
with 18 ps Setup-Hold Time”, IEEE ISSCC Dig. of Tech. Papers, pp.314-315, Feb.
2007参照）に適用したものである。
【００５２】
図１３に示すラッチ部は、２段構成となっている。１段目の回路部Ｌ１は、次段の入力容量を負荷とする容量負荷増幅器として動作する。２段目の回路部Ｌ２は、１段目の回路部Ｌ１の出力を正帰還回路を用いてラッチしデジタル信号ＶＯＵＴＰ、ＶＯＵＴＮを出力する。１段目の回路部Ｌ１に本実施形態によるオフセットキャンセル技術を適用することで、オフセット電圧の小さなラッチ部を構成することが可能になる。
【００５３】
図１３において、Ｍ１、Ｍ２、Ｍ９，Ｍ１０、Ｍ１３、Ｍ１４はＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）であり、Ｍ１１、Ｍ１２はＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）である。ＣＣ１、ＣＣ２は検出容量である。また、ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２、ＳＷ４１、ＳＷ４２、ＳＷ５１、ＳＷ５２、ＳＷ６、ＳＷ１０、ＳＷ１３はスイッチである。参照電位入力は、正相入力及び逆相入力ともに同じ電位ＶＲＥＦとする。なお、図１３において、図２、図１１に示した構成要素と同一の機能を有する構成要素には同一の符号を付しており、その構成要素についての重複する説明は省略する。
【００５４】
ＭＯＳトランジスタＭ９とＭ１１とがインバータを構成するように接続されており、ＭＯＳトランジスタＭ１０とＭ１２とがインバータを構成するように接続されている。一方のインバータの出力は他方のインバータの入力に接続され、正帰還がかけられている。すなわち、ＭＯＳトランジスタＭ９及びＭ１１のドレインの相互接続点がＭＯＳトランジスタＭ１０及びＭ１２のゲートに接続され、ＭＯＳトランジスタＭ１０及びＭ１２のドレインの相互接続点がＭＯＳトランジスタＭ９及びＭ１１のゲートに接続される。また、ＭＯＳトランジスタＭ９、Ｍ１０のソースは、基準電位に接続され、ＭＯＳトランジスタＭ１１、Ｍ１２のソースは、クロック信号／φによって制御されるスイッチＳＷ１３を介して電源電圧（Ｖｃｃ）に接続される。
【００５５】
ＭＯＳトランジスタＭ１３は、ソースが基準電位に接続され、ドレインがＭＯＳトランジスタＭ１０及びＭ１２のゲートに接続される。ＭＯＳトランジスタＭ１４は、ソースが基準電位に接続され、ドレインがＭＯＳトランジスタＭ９及びＭ１１のゲートに接続される。ＭＯＳトランジスタＭ１３のゲートには１段目の回路部Ｌ１の出力Ｖ１Ｎが供給され、ＭＯＳトランジスタＭ１４のゲートには１段目の回路部Ｌ１の出力Ｖ１Ｐが供給される。
【００５６】
図１３に示すラッチ部は、図１１に示したラッチ部と同様の動作により、リセット期間中には、１段目の回路部Ｌ１にて差動対を構成するＭＯＳトランジスタＭ１、Ｍ２のオフセット電圧を含む閾値電圧に係る電圧情報が検出されて検出容量ＣＣ１、ＣＣ２に記憶される。続く増幅期間には、検出容量ＣＣ１、ＣＣ２に記憶された電圧情報を用いて、差動対を構成するＭＯＳトランジスタＭ１、Ｍ２のオフセットがキャンセルされるため、ラッチ部のオフセットを低減することが可能になる。
【００５７】
ダブルテールラッチは、差動増幅を行う１段目の回路部Ｌ１とラッチを行う２段目の回路部Ｌ２とが縦属接続されるので、図１１に示したラッチ部と比較して低電圧化に好適な構成となっている。したがって、図１３に示す構成によれば、低電圧動作が可能なオフセット電圧の小さいラッチ部を実現することができる。
【００５８】
図１４は、本実施形態におけるラッチ部の他の構成例を示す図である。図１４に示すラッチ部は、図１３に示したラッチ部にCapacitive averaging技術を適用したものである。図１４において、Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４、・・・の各々は図１３に示したラッチ部における１段目の回路部Ｌ１に相当し、Ｌ２１、Ｌ２２、Ｌ２３、Ｌ２４、・・・の各々は図１３に示したラッチ部における２段目の回路部Ｌ２に相当する。また、ＣＡＶＰ１、ＣＡＶＰ２、ＣＡＶＰ３、・・・及びＣＡＶＮ１、ＣＡＶＮ２、ＣＡＶＮ３、・・・は容量である。
【００５９】
１段目の回路部Ｌ１ｉ（ｉ＝１、２、３、・・・）の正相側出力Ｌ１ｉＰと１段目の回路部Ｌ１（ｉ＋１）の正相側出力Ｌ１（ｉ＋１）Ｐとが容量ＣＡＶＰｉで接続される。また、１段目の回路部Ｌ１ｉ（ｉ＝１、２、３、・・・）の逆相側出力Ｌ１ｉＮと１段目の回路部Ｌ１（ｉ＋１）の逆相側出力Ｌ１（ｉ＋１）Ｎとが容量ＣＡＶＰｉで接続される。
【００６０】
図１３に示したラッチ部にCapacitive averaging技術を適用することで、１段目の回路部Ｌ１１、Ｌ１２、Ｌ１３、Ｌ１４、・・・の出力におけるオフセット電圧を平均化しオフセットを低減することができる。図１４に示す構成によれば、図１３に示した構成よりもさらにオフセット電圧を低減することが可能になる。
【００６１】
図１５は、本実施形態におけるラッチ部の他の構成例を示す図である。図１５に示すラッチ部は、図１３に示したラッチ部における１段目の回路部Ｌ１に正帰還回路をさらに備え、１段目の回路部Ｌ１の利得を高めている。
【００６２】
図１５において、Ｍ１、Ｍ２、Ｍ９，Ｍ１０、Ｍ１３、Ｍ１４はＭＯＳトランジスタ（ＮチャネルＭＯＳトランジスタ）であり、Ｍ１１、Ｍ１２、Ｍ１５、Ｍ１６はＭＯＳトランジスタ（ＰチャネルＭＯＳトランジスタ）である。ＣＣ１、ＣＣ２は検出容量であり、ＣＰＦは容量である。また、ＳＷ１１、ＳＷ１２、ＳＷ２１、ＳＷ２２、ＳＷ３１、ＳＷ３２、ＳＷ４１、ＳＷ４２、ＳＷ５１、ＳＷ５２、ＳＷ６、ＳＷ１０、ＳＷ１３、ＳＷ１４はスイッチである。参照電位入力は、正相入力及び逆相入力ともに同じ電位ＶＲＥＦとする。なお、図１５において、図２、図１１、図１５に示した構成要素と同一の機能を有する構成要素には同一の符号を付しており、その構成要素についての重複する説明は省略する。
【００６３】
１段目の回路部Ｌ１に設けた正帰還回路は、ＭＯＳトランジスタＭ１５、Ｍ１６、容量ＣＰＦ、及びスイッチＳＷ１４からなる。ＭＯＳトランジスタＭ１５、Ｍ１６のソースは、クロック信号φによって開閉制御されるスイッチＳＷ１４を介して電源電圧（Ｖｃｃ）に接続される。また、ＭＯＳトランジスタＭ１５のドレイン及びＭＯＳトランジスタＭ１６のゲートが、出力Ｖ１Ｎのノードに接続されている。同様に、ＭＯＳトランジスタＭ１５のゲート及びＭＯＳトランジスタＭ１６のドレインが、出力Ｖ１Ｐのノードに接続されている。容量ＣＰＦは、一方の電極が電源電圧（Ｖｃｃ）に接続され、他方の電極がＭＯＳトランジスタＭ１５、Ｍ１６のソースに接続される。
【００６４】
容量ＣＰＦの容量値によって正帰還量が調整可能であり、例えば容量ＣＰＦの容量値を大きくすることで１段目の回路部Ｌ１の利得を増大させることができる。図１５に示す構成によれば、２段目の回路部Ｌ２からのオフセットの寄与を低減でき、図１３に示した構成よりもオフセット電圧を低減することができる。また、図１４に示した例と同様にして、図１５に示したラッチ部にCapacitive averaging技術を適用することも可能であり、さらにオフセット電圧を低減することが可能になる。
【００６５】
図１２Ａ及び図１２Ｂを参照して、本実施形態における比較器の電力削減の効果について説明する。ここでは、９０ｎｍＣＭＯＳ製造技術の下で、動作周波数が１ＧＨｚ、オフセット電圧の標準偏差が０．６ｍＶ以下になるように設計した場合の消費電力を、シミュレーションを用いて計算した結果を示す。図１２Ａに示す従来技術による比較器の消費電力と、図１２Ｂに示す本実施形態による比較器の消費電力とを比較した。
【００６６】
図１２Ａは、従来技術による比較器の構成例を示す図である。図１２Ａにおいて、ＰＡ１、ＰＡ２、ＰＡ３はプリアンプ部であり、Ｌはラッチ部である。また、ＣＯＰ１、ＣＯＰ２、ＣＯＰ３及びＣＯＮ１、ＣＯＮ２、ＣＯＮ３は容量であり、ＳＷ１０１、ＳＷ１０２、ＳＷ１０３、ＳＷ１０４はスイッチである。
【００６７】
図１２Ａに示す例では、ラッチ部Ｌの入力換算オフセットを減らすために、３段のプリアンプ部ＰＡ１、ＰＡ２、ＰＡ３を使用している。プリアンプ部ＰＡ１、ＰＡ２、ＰＡ３は、従来の定電流源でバイアスされた差動アンプを用いている。リセット期間中に、プリアンプ部ＰＡ１、ＰＡ２、ＰＡ３の出力端子に接続した容量ＣＯＰ１、ＣＯＰ２、ＣＯＰ３及びＣＯＮ１、ＣＯＮ２、ＣＯＮ３にオフセット情報を記憶することで、プリアンプ部ＰＡ１、ＰＡ２、ＰＡ３のオフセットをキャンセルしている。図１２Ａに示した例では、プリアンプ部ＰＡ１、ＰＡ２、ＰＡ３に常時電流が流れるため、比較器の消費電力は１．７ｍＷとなる。
【００６８】
図１２Ｂは、本実施形態による比較器の構成例を示す図である。図１２Ｂにおいて、ＯＣＰＡはプリアンプ部であり、ＣＡＮはCapacitive averagingネットワークであり、ＯＣＬはラッチ部である。プリアンプ部ＯＣＰＡは、図２に回路構成を示したオフセットキャンセル可能なＣＳアンプであり、ラッチ部ＯＣＬは、図１１に回路構成を示したラッチ部である。プリアンプ部ＯＣＰＡの出力に、図６Ａに示したCapacitive averagingネットワークＣＡＮが接続される。
【００６９】
図１２Ｂに示す例では、オフセットキャンセルによりラッチ部のオフセットを減らせることから、プリアンプ部に必要とされる利得を小さくすることができ、プリアンプ部ＯＣＰＡは１段構成となっている。このように構成した場合には、比較器の消費電力はわずか０．２ｍＷであり、本発明により大幅な電力削減が可能である。
【００７０】
なお、前述した実施形態においては、並列型ＡＤ変換器（全ビットフラッシュＡＤ変換器）を一例として説明したが、本発明はこれに限定されるものではない。例えば、図８Ａに示すようなサブレンジング型ＡＤ変換器＜subranging AD converter＞にも適用可能であるし、図８Ｂに示すような逐次比較型（逐次近似型）ＡＤ変換器＜SAR (successive approximation register) AD converter＞にも適用可能である。
【００７１】
図８Ａは、本実施形態におけるアナログデジタル変換器の他の構成例を示す図である。図８Ａには、入力されるアナログ入力信号ＶＩＮをｎビット（ｎは自然数）のデジタル信号ＤＴ［ｎ−１：０］に変換するサブレンジング型ＡＤ変換器を一例として示している。
【００７２】
図８Ａにおいて、７１はサンプル・ホールド・アンプ（ＳＨＡ：sample hold
amplifier）であり、７２、７５は並列型ＡＤ変換器（フラッシュＡＤ変換器）であり、７３はデジタルアナログ変換器（ＤＡ変換器）であり、７４は減算器である。ｍを０＜ｍ＜（ｎ−１）の整数として、１段目の並列型ＡＤ変換器７２はデジタル信号ＤＴ［ｎ−１：ｍ］を決定するためのＡＤ変換処理を行い、２段目の並列型ＡＤ変換器７５はデジタル信号ＤＴ［ｍ：０］を決定するためのＡＤ変換処理を行う。すなわち、１段目の並列型ＡＤ変換器７２は、デジタル信号ＤＴ［ｎ−１：０］のうちの上位側ビットについてのＡＤ変換処理を行い、２段目の並列型ＡＤ変換器７５は、デジタル信号ＤＴ［ｎ−１：０］のうちの下位側ビットについてのＡＤ変換処理を行う。並列型ＡＤ変換器７２、７５のそれぞれを、例えば図１に示した並列型ＡＤ変換器と同様に構成することで、ＡＤ変換器の消費電力を削減することができる。
【００７３】
図８Ａに示したサブレンジング型ＡＤ変換器において、入力されたアナログ入力信号ＶＩＮは、サンプル・ホールド・アンプ７１によりサンプルホールドされて、並列型ＡＤ変換器７２及び減算器７４に供給される。並列型ＡＤ変換器７２では、供給されるアナログ入力信号ＶＩＮを用いてＡＤ変換処理が行われ、デジタル信号ＤＴ［ｎ−１：０］のうちのデジタル信号ＤＴ［ｎ−１：ｍ］が並列型ＡＤ変換器７２から出力される。並列型ＡＤ変換器７２から出力されたデジタル信号ＤＴ［ｎ−１：ｍ］は、ＤＡ変換器７３に供給されるとともに外部に出力される。
【００７４】
ＤＡ変換器７３に供給されたデジタル信号ＤＴ［ｎ−１：ｍ］はＤＡ変換処理され、デジタル信号ＤＴ［ｎ−１：ｍ］に応じたアナログ信号がＤＡ変換器７３から出力される。そして、サンプル・ホールド・アンプ７１より出力されたアナログ入力信号ＶＩＮからＤＡ変換器７３より出力されたアナログ信号が、減算器７４によって減算されて並列型ＡＤ変換器７５に供給される。これにより、入力されたアナログ入力信号ＶＩＮから、並列型ＡＤ変換器７２により決定されたデジタル信号ＤＴ［ｎ−１：ｍ］に応じたアナログ信号を減じた残差成分が並列型ＡＤ変換器７５に供給される。
【００７５】
並列型ＡＤ変換器７５では、減算器７４より供給されるアナログ信号のＡＤ変換処理が行われ、デジタル信号ＤＴ［ｎ−１：０］のうちのデジタル信号ＤＴ［ｍ：０］が並列型ＡＤ変換器７５から出力される。以上のようにして、入力されたアナログ入力信号ＶＩＮがｎビットのデジタル信号ＤＴ［ｎ−１：０］に変換され出力される。
【００７６】
図８Ｂは、本実施形態におけるアナログデジタル変換器の他の構成例を示す図である。図８Ｂには、入力されるアナログ入力信号ＶＩＮをｎビット（ｎは自然数）のデジタル信号ＤＴ［ｎ−１：０］に変換する逐次比較型（逐次近似型）ＡＤ変換器を一例として示している。図８Ｂにおいて、７６はサンプル・ホールド・アンプ（ＳＨＡ：sample hold amplifier）であり、７７は比較器（コンパレータ）であり、７８はＳＡＲ回路であり、７９はＤＡ変換器である。比較器７７は、例えば図２に示したプリアンプ部を用いて構成される。
【００７７】
図８Ｂに示した逐次比較型ＡＤ変換器において、入力されたアナログ入力信号ＶＩＮは、サンプル・ホールド・アンプ７６によりサンプルホールドされて、比較器７７に供給される。比較器７７は、入力されたアナログ入力信号ＶＩＮとＤＡ変換器７９の出力とを比較し、比較結果に応じてアナログ入力信号ＶＩＮとＤＡ変換器７９の出力との大小関係を示す情報をＳＡＲ回路７８に出力する。ＳＡＲ回路７８は、比較器７７からの出力に基づいてデジタル信号ＤＴ［ｎ−１：０］を上位側から１ビットずつ順次決定する。また、ＳＡＲ回路７８は、決定された値に応じて次にアナログ入力信号ＶＩＮと比較する電圧を生成するための電圧生成コードをＤＡ変換器７９に出力する。
【００７８】
なお、前記実施形態は、何れも本発明を実施するにあたっての具体化のほんの一例を示したものに過ぎず、これらによって本発明の技術的範囲が限定的に解釈されてはならないものである。すなわち、本発明はその技術思想、またはその主要な特徴から逸脱することなく、様々な形で実施することができる。
【産業上の利用可能性】
【００７９】
ＣＳアンプにおける駆動素子としてＭＯＳトランジスタを用い、ＣＳアンプの低消費電力性を維持したまま、オフセットキャンセルを行えるプリアンプ部を有する比較器、及びそれを用いたアナログデジタル変換器を提供することができる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６Ａ】
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【図６Ｂ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図９】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１３】
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【図１４】
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【図１５】
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