(57)【特許請求の範囲】
【請求項１】
半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、
前記シリコン上に、シリコンに対して酸化作用を有する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と、
熱処理を行い、前記第３の絶縁膜の前記酸化作用によって前記シリコンを酸化させる工程と
を有することを特徴とする半導体装置の製造方法。
【請求項２】
請求項１記載の半導体装置の製造方法において、
前記第３の絶縁膜は、Ｔａ、Ｍｏ、Ｍｎ、Ｆｅ、Ｎｉ、Ｒｕ、Ｃｏ、Ｃｕ、Ｐｔ又はＺｎの酸化物を主体とする膜である
ことを特徴とする半導体装置の製造方法。
【請求項３】
請求項２記載の半導体装置の製造方法において、
前記第３の絶縁膜は、窒素又は炭素を更に含む
ことを特徴とする半導体装置の製造方法。
【請求項４】
半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、
前記シリコンを酸化する工程と、
前記シリコンを酸化する工程の後、酸化した前記シリコンを除去する工程と、
前記シリコンを除去する工程の後、前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項５】
半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、
前記シリコンを除去する工程と、
前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項６】
半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面を、シリコンに対して所定の導電型を付与しうるドーパント不純物を含む雰囲気に曝し、前記第２の絶縁膜上に、前記ドーパント不純物が付着してなるドーパント付着層を形成する工程と、
前記ドーパント付着層が形成された前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、
熱処理を行い、前記第２の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記シリコンに前記ドーパント付着層の前記ドーパント不純物を添加する工程と
を有することを特徴とする半導体装置の製造方法。
【請求項７】
半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜の膜中に、ドーパント不純物を導入する工程と、
前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、
熱処理を行い、前記第２の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記金属膜中の前記ドーパント不純物を前記シリコン中に拡散させる工程と
を有することを特徴とする半導体装置の製造方法。
【請求項８】
請求項１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程の後に、ＡｌＯｘ、ＬａＯｘ、ＹＯｘ又はＭｇＯｘを主体とする第５の絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【請求項９】
半導体基板上に形成され、酸化シリコンを主体とする第１の絶縁膜と、
前記第１の絶縁膜上に形成され、酸化ハフニウムを主体とする第２の絶縁膜と、
前記第２の絶縁膜上に形成され、酸化シリコンを主体とする第３の絶縁膜と、
前記第３の絶縁膜上に形成され、Ｔａ、Ｍｏ、Ｍｎ、Ｆｅ、Ｎｉ、Ｒｕ、Ｃｏ、Ｃｕ、Ｐｔ又はＺｎの酸化物を主体とする第４の絶縁膜とを有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第４の絶縁膜と接する金属膜を有するゲート電極と
を有することを特徴とする半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に係り、特に、高誘電率膜のゲート絶縁膜を含むＭＩＳＦＥＴを有する半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
ＬＳＩの高速化・集積化は、スケーリング則によるＭＩＳ型電界効果トランジスタ（Metal-Insulator-Semiconductor Field Effect Transistor：以下、ＭＩＳＦＥＴという）の微細化によって進められてきた。すなわち、ゲート絶縁膜の膜厚やゲート長等のＭＩＳＦＥＴの各部分を、高さ方向と横方向の寸法を同時に縮小することで微細化時に素子の特性を正常に保ち、また性能を上げることを可能にしてきた。現在もＭＩＳＦＥＴは微細化の一途をたどっており、次世代ＭＩＳＦＥＴとしてはシリコン酸化膜換算で１ｎｍ以下の膜厚を有するゲート絶縁膜が要求されている。
【０００３】
従来より、ゲート絶縁膜としては、シリコン酸化膜が広く用いられてきた。しかしながら、シリコン酸化膜では膜厚が約３ｎｍ程度以下になるとトンネルリーク電流が顕著となり、絶縁膜としての機能を果たさなくなるという問題が指摘されている。また、ゲート絶縁膜の薄膜化により、ゲート電極に添加されているドーパント不純物がゲート絶縁膜を突き抜けてシリコン基板のチャネル領域に拡散し、ＭＩＳ特性が変動するという問題も指摘されている。
【０００４】
リーク電流の低減やドーパント不純物の突き抜けを防止する手法として、酸化シリコンよりも誘電率の高い高誘電率のゲート絶縁材料を用いることにより、実効酸化膜膜厚を増加することなく物理膜厚を増加する方法が提案されている。近年では、高誘電率材料としてＨｆＯ、ＨｆＯＮ、ＨｆＳｉＯ、ＨｆＳｉＯＮ等の酸化ハフニウムを主体とするハフニウム系の高誘電率材料が注目されており、これらハフニウム系材料を用いたＭＩＳＦＥＴの検討が行われている。
【０００５】
一方、ゲート電極材料としては、低抵抗で空乏化が生じることがなく、材料の選択により仕事関数を制御して閾値電圧を浅くできることから、金属材料を適用する検討が行われている。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００５−１９１３４１号公報
【特許文献２】特開２００６−０８０４０９号公報
【特許文献３】特開２００６−２３７３７１号公報
【特許文献４】特開２００７−２６６２３０号公報
【特許文献５】特開２００８−１３５７６０号公報
【特許文献６】特表２００８−５３７３５９号公報
【非特許文献】
【０００７】
【非特許文献１】T. W. Hickmott, "Dipole layers at the metal-SiO2 interface", J. Appl. Phys., Vol. 51, No. 8, 1980, pp. 4269-4281
【非特許文献２】T. Morooka et al., "Vt variation suppressed Al2O3-capped HfO2 gate dielectrics for low Vt pMISFETs with high-k/metal gate stacks", Extended Abstracts of the 2008 International Conference on Solid State Devices and Materials, pp. 24-25
【非特許文献３】M. Sato et al., "Physical understanding of the reliability improvement of dual high-k CMOSFETs with the fifth element incorporation into HfSiON gate dielectrics", 2008 Symposium on VLSI Technology Digest of Technical Papers, pp. 66-67
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、ハフニウム系材料を含むゲート絶縁膜上に金属材料のゲート電極を形成した場合、メタルゲート材料の仕事関数と半導体基板の仕事関数との間の関係ではＭＩＳＦＥＴの閾値電圧を制御できなくなることがあった。
【０００９】
本発明の目的は、酸化ハフニウムを主体とするゲート絶縁膜上にメタルゲートを形成したＭＩＳＦＥＴにおいて、メタルゲート材料の仕事関数と半導体基板の仕事関数との間の関係によって閾値電圧を容易且つ浅い値に制御しうる半導体装置及びその製造方法を提供することにある。
【課題を解決するための手段】
【００１０】
実施形態の一観点によれば、半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、前記シリコン上に、シリコンに対して酸化作用を有する第３の絶縁膜を形成する工程と、前記第３の絶縁膜上に、金属膜を形成する工程と、前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と、熱処理を行い、前記第３の絶縁膜の前記酸化作用によって前記シリコンを酸化させる工程とを有する半導体装置の製造方法が提供される。
【００１１】
また、実施形態の他の観点によれば、半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、前記シリコンを酸化する工程と、前記シリコンを酸化する工程の後、酸化した前記シリコンを除去する工程と、前記シリコンを除去する工程の後、前記第２の絶縁膜上に、金属膜を形成する工程と、前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。
【００１２】
また、実施形態の更に他の観点によれば、半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、前記シリコンを除去する工程と、前記第２の絶縁膜上に、金属膜を形成する工程と、前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程とを有する半導体装置の製造方法が提供される。
【００１３】
また、実施形態の更に他の観点によれば、半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、前記第２の絶縁膜の表面を、シリコンに対して所定の導電型を付与しうるドーパント不純物を含む雰囲気に曝し、前記第２の絶縁膜上に、前記ドーパント不純物が付着してなるドーパント付着層を形成する工程と、前記ドーパント付着層が形成された前記第２の絶縁膜上に、金属膜を形成する工程と、前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、熱処理を行い、前記第２の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記シリコンに前記ドーパント付着層の前記ドーパント不純物を添加する工程とを有する半導体装置の製造方法が提供される。
【００１４】
また、実施形態の更に他の観点によれば、半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、前記第２の絶縁膜上に、金属膜を形成する工程と、前記金属膜の膜中に、ドーパント不純物を導入する工程と、前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、熱処理を行い、前記第２の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記金属膜中の前記ドーパント不純物を前記シリコン中に拡散させる工程とを有する半導体装置の製造方法が提供される。
【００１５】
また、実施形態の更に他の観点によれば、半導体基板上に形成され、酸化シリコンを主体とする第１の絶縁膜と、前記第１の絶縁膜上に形成され、酸化ハフニウムを主体とする第２の絶縁膜と、前記第２の絶縁膜上に形成され、酸化シリコンを主体とする第３の絶縁膜と、前記第３の絶縁膜上に形成され、Ｔａ、Ｍｏ、Ｍｎ、Ｆｅ、Ｎｉ、Ｒｕ、Ｃｏ、Ｃｕ、Ｐｔ又はＺｎの酸化物を主体とする第４の絶縁膜とを有するゲート絶縁膜と、前記ゲート絶縁膜上に形成され、前記第４の絶縁膜と接する金属膜を有するゲート電極とを有する半導体装置が提供される。
【発明の効果】
【００１６】
開示の半導体装置及びその製造方法によれば、ＭＩＳＦＥＴ形成過程の熱処理によってゲート絶縁膜とゲート電極との間にシリコンが析出した場合にも、このシリコンをシリコン酸化膜に置換することができる。これにより、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。
【図面の簡単な説明】
【００１７】
【図１】図１は、参考例による半導体装置の製造方法を示す工程断面図（その１）である。
【図２】図２は、参考例による半導体装置の製造方法を示す工程断面図（その２）である。
【図３】図３は、参考例による半導体装置の製造方法を示す工程断面図（その３）である。
【図４】図４は、第１実施形態による半導体装置の構造を示す概略断面図である。
【図５】図５は、第１実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図６】図６は、第１実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図７】図７は、第１実施形態による半導体装置の製造方法を示す工程断面図（その３）である。
【図８】図８は、第１実施形態による半導体装置の製造方法を示す工程断面図（その４）である。
【図９】図９は、第１実施形態による半導体装置の製造方法を示す工程断面図（その５）である。
【図１０】図１０は、第１実施形態による半導体装置の製造方法を示す工程断面図（その６）である。
【図１１】図１１は、第１実施形態による半導体装置の製造方法を示す工程断面図（その７）である。
【図１２】図１２は、第１実施形態による半導体装置の製造方法を示す工程断面図（その８）である。
【図１３】図１３は、シリコンの析出を検証するために作成した試料のＲＢＳスペクトルを示す図（その１）である。
【図１４】図１４は、シリコンの析出を検証するために作成した試料のＲＢＳスペクトルを示す図（その２）である。
【図１５】図１５は、シリコンの析出を検証するために作成した試料のＲＢＳスペクトルを示す図（その３）である。
【図１６】図１６は、Ｐ型ＭＩＳＦＥＴのゲート長と閾値電圧との関係を示すグラフである。
【図１７】図１７は、Ｎ型ＭＩＳＦＥＴのゲート長と閾値電圧との関係を示すグラフである。
【図１８】図１８は、Ｐ型ＭＩＳＦＥＴのＣ−Ｖ測定結果を示すグラフである。
【図１９】図１９は、第２実施形態による半導体装置の構造を示す概略断面図である。
【図２０】図２０は、第２実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２１】図２１は、第２実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２２】図２２は、第３実施形態による半導体装置の構造を示す概略断面図である。
【図２３】図２３は、第３実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２４】図２４は、第３実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２５】図２５は、第４実施形態による半導体装置の構造を示す概略断面図である。
【図２６】図２６は、第４実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図２７】図２７は、第４実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図２８】図２８は、第５実施形態による半導体装置の構造を示す概略断面図である。
【図２９】図２９は、第５実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３０】図３０は、第５実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３１】図３１は、第６実施形態による半導体装置の構造を示す概略断面図である。
【図３２】図３２は、第６実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３３】図３３は、第６実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【図３４】図３４は、第７実施形態による半導体装置の構造を示す概略断面図である。
【図３５】図３５は、第７実施形態による半導体装置の製造方法を示す工程断面図（その１）である。
【図３６】図３６は、第７実施形態による半導体装置の製造方法を示す工程断面図（その２）である。
【発明を実施するための形態】
【００１８】
［参考例］
参考例による半導体装置の製造方法について、図１乃至図３を用いて説明する。図１乃至図３は、本参考例による半導体装置の製造方法を示す工程断面図である。
【００１９】
本参考例は、本願発明者等が、高誘電率膜を含むゲート絶縁膜と、ゲート絶縁膜に接する金属膜を含むゲート電極とを有する半導体装置を検討する過程で行った製造方法の一例である。
【００２０】
まず、シリコン基板１０内に、例えばＳＴＩ（Shallow Trench Isolation）法により、シリコン酸化膜の素子分離膜１２を形成する（図１（ａ））。
【００２１】
次いで、素子分離膜１２が形成されたシリコン基板１０内に、フォトリソグラフィ及びイオン注入法により、必要に応じて所定のウェル（図示せず）を形成する。
【００２２】
次いで、素子分離膜１２が形成されたシリコン基板１０上に、例えば熱酸化法により、シリコン酸化膜１４を形成する（図１（ｂ））。
【００２３】
次いで、シリコン酸化膜１４上に、例えばＡＬＤ（Atomic Layer Deposition：原子層堆積）法により、ハフニウム酸化膜１６を形成する（図１（ｃ））。
【００２４】
次いで、ハフニウム酸化膜１６上に、例えばＰＶＤ（Physical Vapor Deposition：物理気相成長）法により、窒化チタン（ＴｉＮ）膜２２を形成する。窒化チタン膜２２は、ＭＩＳＦＥＴのメタルゲート膜となる膜である。
【００２５】
次いで、窒化チタン膜２２上に、例えば熱ＣＶＤ法により、ポリシリコン膜２４を形成する（図２（ａ））。
【００２６】
次いで、フォトリソグラフィ及びドライエッチングにより、ポリシリコン膜２４、窒化チタン膜２２、ハフニウム酸化膜１６、及びシリコン酸化膜１４をパターニングし、窒化チタン膜２２とポリシリコン膜２４との積層膜のゲート電極２８を形成する。
【００２７】
次いで、ゲート電極２８をマスクとしてイオン注入を行い、ゲート電極２８の両側のシリコン基板１０の表面に、エクステンション領域となる不純物拡散領域３０を形成する（図２（ｂ））。
【００２８】
次いで、全面に、例えばＣＶＤ法により、例えばシリコン窒化膜を堆積してエッチバックし、ゲート電極２８の側壁部分に、シリコン窒化膜のサイドウォール絶縁膜３２を形成する。
【００２９】
次いで、ゲート電極２８及びサイドウォール絶縁膜３２をマスクとしてイオン注入を行い、ゲート電極２８の両側のシリコン基板１０の表面に、不純物拡散領域３４を形成する。
【００３０】
次いで、例えば窒素雰囲気中で熱処理を行い、導入した不純物を活性化する。この熱処理により、不純物拡散領域３０，３４を形成する不純物が活性化し、ソース／ドレイン領域３６が形成される（図３（ａ））。
【００３１】
上記製造方法によれば、シリコン酸化膜１４とハフニウム酸化膜１６との積層構造のゲート絶縁膜４０と、窒化チタン膜２２とポリシリコン膜２４との積層構造のゲート電極３８とを有する半導体装置が形成できるものと推察された（図３（ａ）参照）。
【００３２】
しかしながら、実際に製造された半導体装置では、本来は窒化チタン膜２２の仕事関数とシリコン基板１０の仕事関数との関係によって閾値電圧を制御できると考えられるところ、閾値電圧を理論通りに制御できないことが判明した。
【００３３】
これについて本願発明者等が鋭意検討を行ったところ、図３（ｂ）に示すように、ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間に、シリコン膜１８が形成されていることが判明した。そして、このシリコン膜１８の存在により、ＭＩＳＦＥＴの閾値電圧を理論通りに制御できないことが初めて明らかとなった。
【００３４】
シリコン膜１８が形成される原因と、シリコン膜１８の存在により閾値電圧を理論通りに制御できない理由について、本願発明者等は以下のように推察している。
【００３５】
ハフニウム酸化膜１６は、欠陥の多い膜であり、膜中には多数の酸素欠損が生じている。このため、ソース／ドレイン領域３６を形成する際の活性化アニールのような高温熱処理を行うと、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。
【００３６】
この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８を形成する。また、これとは別に、シリコン膜１８を形成するシリコンは、ポリシリコン膜２４側から拡散してくることも考えられる。
【００３７】
析出したシリコン膜１８は、ノンドープのシリコンであり、フェルミ準位が禁制帯中心（ミッドギャップ）の近傍に位置している。この結果、このシリコン膜１８上にゲート電極２８を形成すると、窒化チタン膜２２の仕事関数による閾値電圧制御の効果が阻害され、シリコン膜１８の仕事関数とシリコン基板１０の仕事関数との関係によって閾値電圧が規定されてしまい、ＭＩＳＦＥＴの閾値電圧が深く（絶対値が大きく）なるものと考えられる。
【００３８】
［第１実施形態］
第１実施形態による半導体装置及びその製造方法について図４乃至図１８を用いて説明する。
【００３９】
図４は、本実施形態による半導体装置の構造を示す概略断面図である。図５乃至図１２は、本実施形態による半導体装置の製造方法を示す工程断面図である。図１３乃至図１５は、シリコンの析出を検証するために作成した試料のＲＢＳスペクトルを示す図である。図１６及び図１７はＭＩＳＦＥＴのゲート長と閾値電圧との関係を示すグラフである。図１８は、Ｐ型ＭＩＳＦＥＴのＣ−Ｖ測定結果を示すグラフである。
【００４０】
はじめに、本実施形態による半導体装置の構造について図４を用いて説明する。
【００４１】
シリコン基板１０の表面には、活性領域を画定する素子分離膜１２が埋め込まれている。素子分離膜１２により画定されたシリコン基板１０の活性領域上には、シリコン酸化膜１４と、ハフニウム酸化膜１６と、シリコン酸化膜３８と、ＴａＯ（ＣＮ）膜２０との積層構造のゲート絶縁膜４０が形成されている。ゲート絶縁膜４０上には、窒化チタン膜２２とポリシリコン膜２４との積層構造のゲート電極２８が形成されている。ゲート電極２８の側壁部分には、サイドウォール絶縁膜３２が形成されている。ゲート電極２８の両側のシリコン基板１０内には、ソース／ドレイン領域３６が形成されている。
【００４２】
このように、本実施形態による半導体装置は、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６と、シリコン酸化膜３８と、ＴａＯ（ＣＮ）膜２０との積層構造を有している。ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、シリコン酸化膜３８とＴａＯ（ＣＮ）膜２０とが形成されているが、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在していない。
【００４３】
したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜２２の仕事関数とシリコン基板１０の仕事関数との関係によって閾値電圧を制御することができる。
【００４４】
なお、図４は、Ｐ型ＭＩＳＦＥＴの例である。メタルゲート膜は、形成するＭＩＳＦＥＴの導電型に応じて、所望の閾値電圧を得られる仕事関数を有するメタル材料を適宜選択することが望ましい。Ｐ型ＭＩＳＦＥＴ用のメタルゲート材料としては、例えば上述のＴｉＮ等を、Ｎ型ＭＩＳＦＥＴ用のメタルゲート材料としては、例えばＴｉ、ＴａＮ、ＴａＳｉＮ等を適用することができる。
【００４５】
次に、本実施形態による半導体装置の製造方法について図５乃至図１５を用いて説明する。
【００４６】
まず、シリコン基板１０内に、例えばＳＴＩ法により、深さが例えば４００ｎｍの溝内に埋め込まれたシリコン酸化膜の素子分離膜１２を形成する（図５（ａ））。
【００４７】
次いで、素子分離膜１２が形成されたシリコン基板１０内に、フォトリソグラフィ及びイオン注入法により、必要に応じて所定のウェル（図示せず）を形成する。
【００４８】
Ｎ型ＭＩＳＦＥＴの形成領域には、例えば、ボロンイオン（Ｂ＋）を、加速エネルギー１２０ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件でイオン注入し、Ｐ型ウェルを形成する。また、Ｎ型ＭＩＳＦＥＴの閾値電圧制御用に、例えば、ボロンイオン（Ｂ＋）を、加速エネルギー１５ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件でイオン注入する。
【００４９】
Ｐ型ＭＩＳＦＥＴの形成領域には、例えば、リンイオン（Ｐ＋）を、加速エネルギー３００ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件でイオン注入し、Ｐ型ウェルを形成する。また、Ｐ型ＭＩＳＦＥＴの閾値電圧制御用に、例えば、砒素イオン（Ａｓ＋）を、加速エネルギー８０ｋｅＶ、ドーズ量１．０×１０１３ｃｍ−２の条件でイオン注入する。
【００５０】
次いで、素子分離膜１２が形成されたシリコン基板１０上に、例えば熱酸化法により、膜厚０．３ｎｍ〜１．０ｎｍ、例えば０．７ｎｍのシリコン酸化膜１４を形成する（図５（ｂ））。熱酸化は、例えば、Ｏ３、Ｏ２、酸化窒化ガスなどの酸素元素を含む酸化雰囲気中で行う。
【００５１】
シリコン酸化膜１４の成膜後、例えば、Ｎ２ガスを含む雰囲気中でプラズマ処理し、続いて７５０℃〜１１００℃の熱処理を行い、シリコン酸化膜１４をシリコン窒化酸化膜としてもよい。シリコン酸化膜１４の成膜後のプラズマ処理では、シリコン酸化膜１４下のシリコン基板１０内にダメージが入らないように、Ｎ２プラズマ処理条件を最適化することが望ましい。
【００５２】
シリコン酸化膜１４は、酸化シリコンを主体とするシリコン系絶縁膜であれば、特に限定されるものではない。酸化シリコンを主体とするシリコン系絶縁膜としては、例えば、ＳｉＯ２膜やＳｉＯＮ膜等が挙げられる。
【００５３】
次いで、シリコン酸化膜１４上に、例えばＡＬＤ法により、膜厚０．５ｎｍ〜３ｎｍ、例えば２．１ｎｍのハフニウム酸化膜１６を形成する（図５（ｃ））。ハフニウム酸化膜１６は、ＡＬＤ法のほか、熱ＣＶＤ（Chemical Vapor Deposition：化学気相成長）法、ＰＶＤ法等により形成してもよい。
【００５４】
ハフニウム酸化膜１６には、ジルコニウム（Ｚｒ）、チタン（Ｔｉ）、アルミニウム（Ａｌ）、シリコン（Ｓｉ）、タンタル（Ｔａ）、ランタン（Ｌａ）、イットリウム（Ｙ）、マグネシウム（Ｍｇ）等のうちいずれか１つ以上の元素を添加するようにしてもよい。これら元素の添加量は、ＭＩＳＦＥＴの閾値電圧を制御可能な範囲で、適宜設定することができる。
【００５５】
ハフニウム酸化膜１６は、酸化ハフニウムを主体とするハフニウム系絶縁膜であれば、特に限定されるものではない。酸化ハフニウムを主体とするハフニウム系絶縁膜としては、例えば、ＨｆＯ２膜、ＨｆＳｉＯ膜、ＨｆＳｉＯＮ膜、ＨｆＡｌＯ膜、ＨｆＡｌＯＮ膜等が挙げられる。
【００５６】
次いで、必要に応じて、５００℃〜１０５０℃、例えば８５０℃の熱処理を例えば５秒間行い、ハフニウム酸化膜１６の膜質を調整する。
【００５７】
ハフニウム酸化膜１６の成膜後、例えば、Ｎ２ガスを含む雰囲気中でプラズマ処理し、続いて７５０℃〜１１００℃の熱処理を行い、ハフニウム酸化膜１６を窒化するようにしてもよい。
【００５８】
次いで、窒素雰囲気中で、７５０℃〜１１００℃の温度、例えば１０５０℃で５秒間の熱処理を行い、ハフニウム酸化膜１６上にシリコン膜１８を析出させる（図６（ａ））。この熱処理は、後述のソース／ドレイン領域を形成する際の活性化アニールと同程度の熱処理である。
【００５９】
ソース／ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８が形成される。
【００６０】
シリコン膜１８を析出させる熱処理を、ソース／ドレイン領域を形成する際の活性化アニールよりも前に予め行っておくことにより、活性化アニールの際にシリコンが析出することを抑制することができる。
【００６１】
なお、本願明細書では、「シリコン膜」と表現するが、析出するシリコンは、必ずしも完全な膜状に存在するとは限らない。例えば、シリコンがアイランド状に析出することも考えられる。本願明細書における「シリコン膜」は、シリコンがアイランド状に析出した場合なども含むものである。
【００６２】
図１３乃至図１５は、シリコンの析出を検証するために作成した試料のＨＲＢＳ（High resolution Rutherford Backscattering Spectrometry：高分解能ラザフォード後方散乱分光）スペクトルを示す図である。図１３はスペクトルの全体像であり、図１４及び図１５は、それぞれ、Ｃ，Ｏ，Ｓｉピーク近傍のスペクトルの拡大図及びＨｆピーク近傍のスペクトルの拡大図である。横軸は後方散乱粒子のエネルギーを示し、縦軸は後方散乱粒子のカウント数を示している。
【００６３】
各図中、サンプルＡは、シリコン基板上に、膜厚０．７ｎｍのＳｉＯＮ膜と、膜厚２．１ｎｍのＨｆＯ膜とを形成し、窒素雰囲気中、１０５０℃、５秒間の熱処理を行ったサンプルである。サンプルＢは、サンプルＡと同様の処理後、酸素雰囲気中、４００℃、３０分間の酸化処理を行い、更に希弗酸処理を行ったサンプルである。サンプルＣは、サンプルＡと同様の処理後、アンモニア過水処理を行ったサンプルである。ＳｉＯＮ膜が本実施形態のシリコン酸化膜１４に対応し、ＨｆＯ膜が本実施形態のハフニウム酸化膜に対応している。
【００６４】
ＲＢＳスペクトルにおいて、横軸のエネルギーは、サンプル表面からの深さに対応づけることができる。例えばシリコンの場合、図１３乃至図１５のスペクトルでは、３４４〜３４６ｋｅＶのエネルギー位置がサンプル表面を表し、これよりも低エネルギー側がサンプル内部を表す。すなわち、サンプル表面にシリコンが存在する場合、３４４〜３４６ｋｅＶのエネルギー位置にシリコンのスペクトルが観察される。
【００６５】
ＨｆＯ膜を形成後、１０５０℃、５秒間の熱処理を行ったサンプルＡでは、図１４に示されるように、３４４〜３４６ｋｅＶ近傍にシリコンのピークが観察される。このことは、サンプルＡの表面にシリコンが析出していることを表している。
【００６６】
一方、サンプルＢ及びサンプルＣのスペクトルでは、３４４〜３４６ｋｅＶ近傍にシリコンのピークは観察されない。このことは、サンプルＢでは析出したシリコンを酸化した後に希弗酸処理によって除去しており、サンプルＣでは析出したシリコンをアンモニア過水処理によって除去しているからである。
【００６７】
図１５においてサンプルＢにおけるハフニウムのスペクトルの半値幅が狭くなっているのは、析出したシリコンを酸化して除去する過程で、ＨｆＯ膜の表面も僅かに除去されているためである。このことからも、ＨｆＯ膜上に析出したシリコンないしはシリコン酸化膜が除去されていることが推察される。
【００６８】
以上の結果から、ＨｆＯ膜を形成後に熱処理を行うことにより、ＨｆＯ膜の表面にシリコンが析出することを検証することができた。
【００６９】
次いで、析出したシリコン膜１８上に、例えばＡＬＤ法により、膜厚０．３ｎｍ〜１ｎｍ、例えば１ｎｍであり、タンタルを２５．６％、酸素を３６．１％、炭素を２６．７％、窒素を１１．６％含むＴａＯ（ＣＮ）膜２０を形成する（図６（ｂ））。なお、ＴａＯ（ＣＮ）膜２０は、実効酸化膜膜厚（ＥＯＴ：Effective Oxide Thickness）の増加の要因となるため、膜厚は１ｎｍ以下であることが望ましい。ＴａＯ（ＣＮ）膜２０は、タンタルを主原料とし、酸素を１０％〜７０％、炭素を１０％〜３３％、窒素を５％〜３３％、それぞれ含有することが望ましい。
【００７０】
ＴａＯ（ＣＮ）膜２０は、例えばＡＬＤ法により、例えば、ＰＤＭＡＴ（Pentadimethylaminotantalum：［（ＣＨ３）２Ｎ］５Ｔａ）を原料として、堆積温度１５０℃〜３００℃で、水素、酸素、アンモニア、窒素、ヘリウム、アルゴンのうちのいずれか１つ以上のガスを用い、１Ｐａ〜１０００Ｐａ圧力下で、堆積とパージと反応ガスとプラズマ反応のいずれか１つ以上を含むシーケンスを繰り返し行うことにより、形成することができる。
【００７１】
シリコン膜１８上に形成する膜は、シリコンに対して酸化作用を有する元素を含む酸素含有膜であれば、ＴａＯ（ＣＮ）膜２０に限定されるものではない。シリコンに対して酸化作用を有する元素を含む酸素含有膜は、一般的には、Ａｌ２Ｏ３、ＺｒＯ２、ＨｆＯ２、ＴｉＯ２以外の金属酸化物膜である。例えば、タンタル、モリブデン（Ｍｏ）、マンガン（Ｍｎ）、鉄（Ｆｅ）、ニッケル（Ｎｉ）、ルテニウム（Ｒｕ）、コバルト（Ｃｏ）、銅（Ｃｕ）、プラチナ（Ｐｔ）、亜鉛（Ｚｎ）の酸化物膜が挙げられる。
【００７２】
これら酸化物膜は、上述のＴａＯ（ＣＮ）膜２０のように、窒素や炭素を含むことが望ましい。これは、膜中に含まれる窒素や炭素が、シリコンに対して酸化作用を有する元素がシリサイド化するのを防止するように作用するからである。シリコンに対して酸化作用を有する元素がシリサイド化して半導体的或いは金属的な性質を有すると、後に形成するメタルゲート膜による閾値電圧の制御ができなくなるからである。
【００７３】
次いで、ＴａＯ（ＣＮ）膜２０上に、例えばＰＶＤ法により、例えば膜厚１０ｎｍの窒化チタン（ＴｉＮ）膜２２を形成する（図６（ｃ））。窒化チタン膜２２は、例えば、スパッタ法により、基板温度を例えば−３０℃〜４００℃、ＲＦパワーを０〜２０００Ｗ、ＤＣパワーを０〜５００００Ｗ、Ｎ２ガスのみ又はＡｒ＋Ｎ２ガス雰囲気中で成膜する。窒化チタン膜２２は、ＰＶＤ法に限らず、ＡＬＤ法、ＣＶＤ法等により形成してもよい。
【００７４】
窒化チタン膜２２は、メタルゲート膜となる膜である。メタルゲート膜としては、例えば、Ｔｉ、Ｈｆ、Ａｌ、ＴｉＴａ、ＲｕＴａ、ＴｉＳｉ、ＷＮ、ＴｉＡｌＮ、ＴｉＳｉＮ、ＴａＳｉＮ、ＴａＮ、ＮｉＳｉ、ＮｉＳｉ２、Ｗ、ＷＳｉ２、ＴｉＮ、ＣｏＳｉ２、ＭｏＳｉ２、ＺｒＮ、ＷＳｉ、ＨｆＮ、ＩｒＯ２、ＰｔＲａ、Ｉｒ、ＴａＣＮ、Ｍｏ、ＭｏＮ、ＲｕＯ２、Ｒｕ、Ｐｔ、Ｎｉ３Ｓｉ、Ｎｉのうちのいずれか又はこれらから選択される２以上の材料の積層膜等を適用することができる。
【００７５】
メタルゲート膜となる膜は、Ｎ型ＭＩＳＦＥＴ形成領域とＰ型ＭＩＳＦＥＴ形成領域とで作り分けるようにしてもよい。この場合、Ｎ型ＭＩＳＦＥＴ用のメタルゲート膜としては、Ｔｉ、ＴａＮ、ＴａＳｉＮ等を適用することができる。また、Ｐ型ＭＩＳＦＥＴ用のメタルゲート膜としては、ＴｉＮ等を適用することができる。
【００７６】
なお、本願明細書では、上記メタルゲート材料を、総括して「金属」と表現することもある。この場合の「金属」には、金属元素そのもののみならず、上述のような、金属酸化物、金属窒化物、金属珪化物、金属合金等をも含むものである。これらは、電気的に金属的な性質を示すものである。
【００７７】
次いで、窒化チタン膜２２上に、例えば熱ＣＶＤ法により、例えば膜厚１０ｎｍ〜１００ｎｍのポリシリコン膜２４を形成する。ポリシリコン膜２４の代わりに、アモルファスシリコン膜を堆積してもよい。
【００７８】
なお、ポリシリコン膜２４は、いわゆるＭＩＰＳ（Metal Insert Polycrystalline Silicon）構造と呼ばれるゲート電極構造を形成するためのものである。ゲート電極は、必ずしもＭＩＰＳ構造である必要はなく、ポリシリコン膜２４の代わりに、例えば膜厚１０ｎｍのＴｉＮ膜と、例えば膜厚５０ｎｍのＷ膜とを形成してもよい。
【００７９】
次いで、ポリシリコン膜２４上に、例えば熱ＣＶＤ法により、例えば膜厚５ｎｍ〜２０ｎｍのシリコン窒化膜２６を形成する（図７（ａ））。なお、シリコン窒化膜２６は、ゲート電極を形成する際のパターニング工程においてハードマスクとして用いる膜であり、必ずしも形成する必要はない。
【００８０】
次いで、フォトリソグラフィ及びドライエッチングにより、シリコン窒化膜２６、ポリシリコン膜２４、窒化チタン膜２２、ＴａＯ（ＣＮ）膜２０、シリコン膜１８、ハフニウム酸化膜１６、及びシリコン酸化膜１４をパターニングし、窒化チタン膜２２とポリシリコン膜２４との積層膜のゲート電極２８を形成する。
【００８１】
次いで、ハードマスクとして用いたシリコン窒化膜２６を除去する（図７（ｂ））。
【００８２】
次いで、ゲート電極２８をマスクとしてイオン注入を行い、ゲート電極２８の両側のシリコン基板１０の表面に、エクステンション領域となる不純物拡散領域３０を形成する。
【００８３】
Ｎ型ＭＩＳＦＥＴ用の不純物拡散領域３０は、例えば、砒素イオンを、加速エネルギー２ｋｅＶ、ドーズ量２．０×１０１５ｃｍ−２の条件でイオン注入することにより形成する。Ｐ型ＭＩＳＦＥＴ用の不純物拡散領域３０は、例えば、ボロンイオンを、加速エネルギー０．６ｋｅＶ、ドーズ量２．０×１０１５ｃｍ−２の条件でイオン注入することにより形成する。
【００８４】
次いで、全面に、例えばＣＶＤ法により、膜厚１００ｎｍ程度、例えば５０ｎｍのシリコン窒化膜を堆積する。このシリコン窒化膜は、ゲート電極２８の側壁部分に形成されるサイドウォール絶縁膜となる膜である。シリコン窒化膜の代わりに、シリコン酸化膜、窒化ホウ素膜、又はこれらの膜を組み合わせて用いてもよい。
【００８５】
次いで、ドライエッチングにより、シリコン窒化膜をエッチバックし、ゲート電極２８の側壁部分に、シリコン窒化膜のサイドウォール絶縁膜３２を形成する（図８（ａ））。
【００８６】
次いで、ゲート電極２８及びサイドウォール絶縁膜３２をマスクとしてイオン注入を行い、ゲート電極２８の両側のシリコン基板１０の表面に、不純物拡散領域３４を形成する。
【００８７】
Ｎ型ＭＩＳＦＥＴ用の不純物拡散領域３４は、例えば、砒素イオンを、加速エネルギー５ｋｅＶ、ドーズ量５．０×１０１５ｃｍ−２の条件でイオン注入することにより形成する。Ｐ型ＭＩＳＦＥＴ用の不純物拡散領域３４は、例えば、ボロンイオンを、加速エネルギー２ｋｅＶ、ドーズ量３．０×１０１５ｃｍ−２の条件でイオン注入することにより形成する。
【００８８】
次いで、例えば窒素雰囲気中で、９５０℃〜１０５０℃で０〜３秒間、例えば１０００℃で０秒間（スパイクアニール）を行い、導入した不純物を活性化する。
【００８９】
この熱処理により、不純物拡散領域３０，３４の不純物が活性化し、ソース／ドレイン領域３６が形成される。
【００９０】
また、シリコン膜１８とＴａＯ（ＣＮ）膜２０との間では、
ＴａＯｘ（ＣＮ） ＋ Ｓｉｙ → ＴａＯｘ−ｙＣＮ ＋ ＳｉｙＯｙ
の反応式で表されるシリコンの酸化反応が生じる。この熱処理の過程でポリシリコン膜２４側から窒化チタン膜２２とシリコン膜１８との界面にシリコンが拡散してきた場合にも、上記反応式で表されるシリコンの酸化反応が生じる。この反応が生じるのは、酸素がタンタルと結合するよりもシリコンと結合する方が安定だからである。この反応により、シリコン膜１８はシリコン酸化膜３６に置換され、ハフニウム酸化膜１６とＴａＯ（ＣＮ）膜２０との間のシリコン膜１８は消滅する。
【００９１】
また、本実施形態による半導体装置の製造方法では、ソース／ドレイン領域３６を形成するための活性化アニールの前に、シリコン膜１８を析出させる熱処理を前もって行っているため、活性化アニールの際にシリコンが析出することはない。
【００９２】
こうして、シリコン酸化膜１４、ハフニウム酸化膜１６、シリコン酸化膜３８、及びＴａＯ（ＣＮ）膜２０の積層膜のゲート絶縁膜４０を形成する（図８（ｂ））。
【００９３】
なお、以後のプロセスにおいてゲート電極２８及びゲート絶縁膜４０の構造は変化しないため、本工程以降を説明する図面では、ゲート電極２８及びゲート絶縁膜４０の積層構造の記載を省略する。
【００９４】
次いで、例えば弗酸水溶液を用いたウェットエッチングにより、ゲート電極２８上及びソース／ドレイン領域３６上に形成されている自然酸化膜（図示せず）を除去する。
【００９５】
次いで、全面に、例えばスパッタ法により、膜厚５ｎｍ〜２０ｎｍ、例えば９ｎｍのニッケル膜４２を形成する。ニッケル膜４２は、ゲート電極２８上及びソース／ドレイン領域３６上にシリサイド膜を形成するための膜である。ニッケル膜４２には、Ｐｔ、Ｔａ、Ｗ、Ｒｅ、Ｙ、Ｙｂ、Ａｌ、Ｌａ、Ｔｉの郡から選択される少なくとも１種類の元素を添加してもよい。また、ニッケルのほか、シリサイド化する他の金属材料を用いてもよい。
【００９６】
次いで、ニッケル膜４２上に、例えばスパッタ法により、膜厚５ｎｍ〜５０ｎｍ、例えば１０ｎｍの窒化チタン膜４４を形成する（図９（ａ））。窒化チタン膜４４は、ゲート電極２８上及びソース／ドレイン領域３６上にシリサイド膜を形成する際のキャップ膜である。窒化チタン膜４４の代わりに、膜厚５ｎｍ〜５０ｎｍ程度のチタン膜を用いてもよい。
【００９７】
次いで、窒素雰囲気中で、例えば４５０℃で３０秒間の急速アニール処理を行い、ニッケル膜４２とシリコンとが接触する部分（ゲート電極２８のポリシリコン膜２４上及びソース／ドレイン領域３６上）をシリサイド化し、ＮｉＳｉ膜４６を形成する（図９（ｂ））。なお、シリサイド化のための熱処理には、急速アニール処理の代わりに、炉アニール、又は炉アニールと急速加熱処理とを組み合わせた熱処理を用いてもよい。
【００９８】
次いで、例えば硫酸と過酸化水素水との混合液（硫酸：過酸化水素水＝３：１）を用いて化学処理（ＳＰＭ処理）し、キャップ膜としての窒化チタン膜４４と未反応のニッケル膜４２とを選択的に除去する（図９（ｃ））。硫酸と過酸化水素水との混合液の代わりに塩酸と過酸化水素水との混合液を用いてもよい。
【００９９】
次いで、全面に、例えば熱ＣＶＤ法により、例えば４００℃の処理温度で、例えば膜厚５０ｎｍのシリコン窒化膜４８を形成する（図１０（ａ））。シリコン窒化膜４８は、いわゆるデュアルストレスライナーと呼ばれるストレス膜でもよい。
【０１００】
次いで、シリコン窒化膜４８上に、例えばプラズマＣＶＤ法により、例えば４００℃の処理温度で、例えば膜厚６００ｎｍのシリコン酸化膜５０を形成する（図１０（ｂ））。
【０１０１】
次いで、例えばＣＭＰ（Chemical Mechanical Polishing：化学的機械的研磨）法により、シリコン酸化膜５０の表面を研磨し、平坦化する（図１０（ｃ））。
【０１０２】
次いで、リソグラフィ及びドライエッチングにより、シリコン酸化膜５０及びシリコン窒化膜４８に、ゲート電極２８上のＮｉＳｉ膜４６に達するコンタクトホール５２と、ソース／ドレイン領域３６上のＮｉＳｉ膜４６に達するコンタクトホール５４とを形成する（図１１（ａ））。このエッチングの際、シリコン窒化膜４８がエッチングストッパとして機能し、ゲート電極２８及びソース／ドレイン領域３６の不測のオーバーエッチングを防止することができる。
【０１０３】
次いで、全面に、例えばＣＶＤ法により、例えば膜厚１０ｎｍのＴｉと、例えば膜厚１０ｎｍのＴｉＮとを堆積し、シリコン酸化膜５０上及びコンタクトホール５２，５４の内壁にＴｉＮ／Ｔｉ構造の下地膜５６を形成する。
【０１０４】
次いで、下地膜５６上に、例えばＣＶＤ法により、例えば膜厚３００ｎｍのＷ膜５８を形成する（図１１（ｂ））。これにより、下地膜５６が形成されたコンタクトホール５２，５４内は、Ｗ膜５８によって充填される。
【０１０５】
次いで、シリコン酸化膜５０上のＷ膜５８及び下地膜５６を、例えばＣＭＰ法により研磨して除去し、コンタクトホール５２，５４内に、下地膜５６及びＷ膜５８により形成されたコンタクトプラグ６０を形成する（図１１（ｃ））。
【０１０６】
次いで、コンタクトプラグ６０が埋め込まれたシリコン酸化膜５０上に、必要に応じて、所望の層数のメタル配線層やパッシベーション膜等を形成し、本実施形態による半導体装置を完成する（図１２）。図１２では、シリコン酸化膜５０上に、Ｃｕ又はＣｕ合金の配線層６４が埋め込まれた層間絶縁膜６２と、Ｃｕ又はＣｕ合金のビア部６８が埋め込まれた層間絶縁膜６６と、層間絶縁膜６６上に形成されたＡｌ又はＡｌ合金の配線層７０を形成した例を示している。
【０１０７】
図１６は及び図１７は、ＭＩＳＦＥＴのゲート長（Ｌｓｅｍ）と閾値電圧（Ｖｔｈ）との関係を示すグラフである。図１６がＰ型ＭＩＳＦＥＴの場合であり、図１７がＮ型ＭＩＳＦＥＴの場合である。横軸は、測長ＳＥＭにより測定したゲート長である。
【０１０８】
各図において、●印は、上述の本実施形態の製造方法により製造したＭＩＳＦＥＴの場合である。■印は、ＴａＯ（ＣＮ）膜の代わりにＡｌＯｘ膜を用いるほかは、上述の本実施形態による製造方法と同様の方法により製造したＭＩＳＦＥＴの場合である。◆印は、ＴａＯ（ＣＮ）膜を形成していないほかは、上述の本実施形態による製造方法と同様の方法により製造したＭＩＳＦＥＴの場合である。ゲート電極のメタルゲート膜は、Ｎ型ＭＩＳＦＥＴ及びＰ型ＭＩＳＦＥＴともに、窒化チタン膜とした。
【０１０９】
Ｐ型ＭＩＳＦＥＴでは、図１６に示すように、ＴａＯ（ＣＮ）膜の代わりにＡｌＯｘ膜を用いた試料（■印）及びＴａＯ（ＣＮ）膜を形成していない試料（◆印）では、ゲート長Ｌｓｅｍが１２０ｎｍの点における閾値電圧Ｖｔｈは、−０．４５Ｖ程度であった。
【０１１０】
また、Ｎ型ＭＩＳＦＥＴでは、図１７に示すように、ＴａＯ（ＣＮ）膜の代わりにＡｌＯｘ膜を用いた試料（■印）及びＴａＯ（ＣＮ）膜を形成していない試料（◆印）では、ゲート長Ｌｓｅｍが１２０ｎｍの点における閾値電圧Ｖｔｈは、０．４Ｖ程度であった。
【０１１１】
これらのことから、ＴａＯ（ＣＮ）膜の代わりにＡｌＯｘ膜を用いた試料（■印）及びＴａＯ（ＣＮ）膜を形成していない試料（◆印）では、Ｐ型ＭＩＳＦＥＴ用のメタルゲート膜として形成した窒化チタン膜２２による恩恵が得られていないことが判る。これは、ＨｆＯ膜上に析出したシリコン膜が残存しているためであると考えられる。
【０１１２】
ＴａＯ（ＣＮ）膜の代わりにＡｌＯｘ膜を用いた試料（■印）において、ＴａＯ（ＣＮ）膜を形成していない試料（◆印）と相違点が見られないのは、前述のように、ＡｌＯｘがシリコンに対して酸化作用をもつ元素を含有していないためである。
【０１１３】
これに対し、本実施形態の製造方法により製造した試料（●印）では、ゲート長Ｌｓｅｍが１２０ｎｍの点におけるＰ型ＭＩＳＦＥＴの閾値電圧Ｖｔｈは、−０．３Ｖ程度であった。また、ゲート長Ｌｓｅｍが１２０ｎｍの点におけるＮ型ＭＩＳＦＥＴの閾値電圧Ｖｔｈは、＋０．５５Ｖ程度であった。
【０１１４】
これらのことから、本実施形態の製造方法により製造したＭＩＳＦＥＴは、Ｐ型ＭＩＳＦＥＴがより浅い（絶対値の低い）閾値電圧Ｖｔｈを有することが判る。これは、シリコンのミッドギャップよりも大きい仕事関数を有する窒化チタン膜によって、ＭＩＳＦＥＴの閾値電圧Ｖｔｈが制御できたことを示している。Ｎ型ＭＩＳＦＥＴでは、より深い（絶対値の大きい）閾値電圧Ｖｔｈとなっているが、これはＰ型用のメタルゲート材料を用いているためである。Ｎ型ＭＩＳＦＥＴにおいても、Ｐ型ＭＩＳＦＥＴと同様の効果により閾値電圧を制御できることが判った。
【０１１５】
図１８は、Ｐ型ＭＩＳＦＥＴのＣ−Ｖ測定結果を示すグラフである。横軸がゲート電圧Ｖｇであり、縦軸がＭＩＳキャパシタの容量Ｃである。図中、●印は、上述の本実施形態の製造方法により製造したＭＩＳＦＥＴの場合である。◆印は、ＴａＯ（ＣＮ）膜を形成していないほかは、上述の本実施形態による製造方法と同様の方法により製造したＭＩＳＦＥＴの場合である。
【０１１６】
図１８に示すように、本実施形態の製造方法により製造した試料（●印）では、ＴａＯ（ＣＮ）膜を形成していない試料（◆印）と比較して、容量値が減少している。これは、析出したシリコンを酸化するために形成したＴａＯ（ＣＮ）膜が、絶縁膜としてゲート絶縁膜４０内に残存していることを示している。
【０１１７】
ただし、図１８の結果からも明らかなように、ＴａＯ（ＣＮ）膜を厚くしすぎると実効酸化膜膜厚が増加して好ましくないため、半導体装置の商品価値を保つには、膜厚は１ｎｍ以下とすることが望ましい。
【０１１８】
このように、本実施形態によれば、ソース／ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース／ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜上に、シリコンに対して酸化作用を有する元素を含む酸素含有膜を形成するので、後工程の熱処理により、析出したシリコン膜をシリコン酸化膜に置換することができる。これにより、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。
【０１１９】
［第２実施形態］
第２実施形態による半導体装置及びその製造方法について図１９乃至図２１を用いて説明する。なお、図４乃至図１２に示す第１実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１２０】
図１９は、本実施形態による半導体装置の構造を示す概略断面図である。図２０及び図２１は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１２１】
はじめに、本実施形態による半導体装置の構造について図１９を用いて説明する。
【０１２２】
本実施形態による半導体装置は、図１９に示すように、ゲート絶縁膜４０のハフニウム酸化膜１６とシリコン酸化膜２８との間にＡｌＯｘ膜７２が形成されているほかは、図４に示す第１実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６と、ＡｌＯｘ膜７２と、シリコン酸化膜３８と、ＴａＯ（ＣＮ）膜２０との積層構造により形成されている。
【０１２３】
ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、ＡｌＯｘ膜７２と、シリコン酸化膜３８と、ＴａＯ（ＣＮ）膜２０とが形成されているが、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在していない。したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜２２の仕事関数によって閾値電圧を制御することができる。
【０１２４】
ＡｌＯｘ膜７２は、シリコン酸化膜１４とハフニウム酸化膜１６との界面近傍にダイポールを形成し、ＭＩＳＦＥＴのしきい値電圧を制御するために用いるキャップ膜である。キャップ膜としては、Ｐ型ＭＩＳＦＥＴでは膜厚０．３ｎｍ〜１ｎｍ程度のＡｌＯｘ等を、Ｎ型ＭＩＳＦＥＴでは膜厚０．３ｎｍ〜１ｎｍ程度のＬａＯｘ、ＹＯｘ、ＭｇＯ等を、それぞれ適用することができる。ＡｌＯｘ膜７２等のキャップ膜を形成することにより、ＭＩＳＦＥＴの閾値電圧をより浅くすることができる。
【０１２５】
次に、本実施形態による半導体装置の製造方法について図２０及び図２１を用いて説明する。
【０１２６】
まず、図５（ａ）乃至図５（ｃ）に示す第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、シリコン酸化膜１４、及びハフニウム酸化膜１６を形成する（図２０（ａ））。
【０１２７】
次いで、ハフニウム酸化膜１６上に、例えばＰＶＤ法により、膜厚０．３ｎｍ〜１ｎｍ、例えば０．５ｎｍのＡｌＯｘ膜７２を形成する（図２０（ｂ））。ＡｌＯｘ膜７２は、ＰＶＤ法のほか、熱ＣＶＤ法、ＡＬＤ法等により形成してもよい。Ｎ型ＭＩＳＦＥＴ形成領域には、ＡｌＯｘ膜の代わりに膜厚０．３ｎｍ〜１ｎｍ程度のＬａＯｘ、ＹＯｘ、ＭｇＯ等を形成するようにしてもよい。
【０１２８】
次いで、７５０℃〜１１００℃、例えば１０５０℃の熱処理を５秒間行い、ＡｌＯｘ膜７２中のアルミニウムを、シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散させる。シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散したアルミニウムは、ダイポールを形成し、ＭＩＳＦＥＴの閾値電圧制御用に用いることができる。
【０１２９】
この熱処理に伴い、ＡｌＯｘ膜７２の表面には、シリコン膜１８が析出する（図２０（ｃ））。ソース／ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８が形成される。
【０１３０】
シリコン膜１８を析出させる熱処理を、ソース／ドレイン領域を形成する際の活性化アニールよりも前に予め行っておくことにより、活性化アニールの際にシリコンが析出することを抑制することができる。
【０１３１】
次いで、シリコン膜１８上に、図６（ｂ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、ＴａＯ（ＣＮ）膜２０、窒化チタン膜２２、ポリシリコン膜２４及びシリコン窒化膜２６を形成する（図２１（ａ））。
【０１３２】
次いで、図７（ｂ）乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
【０１３３】
この際、図８（ｂ）に示す工程では、シリコン膜１８がシリコン酸化膜３６に置換され、ＡｌＯｘ膜７２とＴａＯ（ＣＮ）膜２０との間のシリコン膜１８は消滅する。これにより、シリコン酸化膜１４、ハフニウム酸化膜１６、ＡｌＯｘ膜７２、シリコン酸化膜３８、及びＴａＯ（ＣＮ）膜２０の積層膜のゲート絶縁膜４０が形成される（図２１（ｂ））。
【０１３４】
このように、本実施形態によれば、ソース／ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース／ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜上に、シリコンに対して酸化作用を有する元素を含む酸素含有膜を形成するので、後工程の熱処理により、析出したシリコン膜をシリコン酸化膜に置換することができる。これにより、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。
【０１３５】
また、ハフニウム酸化膜上に、ハフニウム膜中にダイポールを形成してＭＩＳＦＥＴのしきい値電圧を制御しうるキャップ膜を形成することにより、ＭＩＳＦＥＴの閾値電圧をより浅くすることができる。
【０１３６】
［第３実施形態］
第３実施形態による半導体装置及びその製造方法について図２２乃至図２４を用いて説明する。なお、図４乃至図２１に示す第１及び第２実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１３７】
図２２は、本実施形態による半導体装置の構造を示す概略断面図である。図２３及び図２４は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１３８】
はじめに、本実施形態による半導体装置の構造について図２２を用いて説明する。
【０１３９】
本実施形態による半導体装置は、図２２に示すように、シリコン酸化膜３８と窒化チタン膜２２との間にＴａＯ（ＣＮ）膜２０が形成されていないほかは、図１９に示す第２実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６と、ＡｌＯｘ膜７２と、シリコン酸化膜３８との積層構造により形成されている。
【０１４０】
ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、ＡｌＯｘ膜７２とシリコン酸化膜３８とが形成されているが、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在していない。したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜２２の仕事関数によって閾値電圧を制御することができる。
【０１４１】
次に、本実施形態による半導体装置の製造方法について図２３及び図２４を用いて説明する。
【０１４２】
まず、第１実施形態及び第２実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、シリコン酸化膜１４、ハフニウム酸化膜１６、及びＡｌＯｘ膜７２を形成する（図２３（ａ））。
【０１４３】
次いで、７５０℃〜１１００℃、例えば１０５０℃の熱処理を５秒間行い、ＡｌＯｘ膜７２中のアルミニウムを、シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散させる。シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散したアルミニウムは、ダイポールを形成し、ＭＩＳＦＥＴの閾値電圧制御用に用いることができる。
【０１４４】
この熱処理に伴い、ＡｌＯｘ膜７２の表面には、シリコン膜１８が析出する（図２３（ｂ））。ソース／ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８が形成される。
【０１４５】
次いで、酸素を含む雰囲気中で、３００℃〜５００℃、例えば４００℃の温度で３０分間の熱処理を行い、シリコン膜１８を酸化してシリコン酸化膜３８に置換する（図２３（ｃ））。ここで、酸化温度を３００℃以上としているのは、３００℃未満ではシリコンを酸化するためのエネルギーが足りないからである。酸化温度を５００℃以下としているのは、５００℃よりも高い温度で酸化すると、シリコン基板１０のシリコンまでもが酸化され、シリコン酸化膜３８の膜厚が増加してしまうからである。
【０１４６】
次いで、シリコン膜１８上に、図６（ｃ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、窒化チタン膜２２、ポリシリコン膜２４及びシリコン窒化膜２６を形成する（図２４（ａ））。
【０１４７】
次いで、図７（ｂ）乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
【０１４８】
この際、図２３（ｂ）に示す工程においてシリコン膜１８を析出させる熱処理を前もって行っているため、図８（ｂ）に示す活性化アニール工程では、シリコン膜が再び析出することはない。これにより、シリコン酸化膜１４、ハフニウム酸化膜１６、ＡｌＯｘ膜７２、及びシリコン酸化膜３８の積層膜のゲート絶縁膜４０が形成される（図２４（ｂ））。
【０１４９】
このように、本実施形態によれば、ソース／ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース／ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜を、メタルゲート膜の形成前にシリコン酸化膜に置換するので、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。
【０１５０】
［第４実施形態］
第４実施形態による半導体装置及びその製造方法について図２５乃至図２７を用いて説明する。なお、図４乃至図２４に示す第１乃至第３実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１５１】
図２５は、本実施形態による半導体装置の構造を示す概略断面図である。図２６及び図２７は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１５２】
はじめに、本実施形態による半導体装置の構造について図２５を用いて説明する。
【０１５３】
本実施形態による半導体装置は、図２５に示すように、ハフニウム酸化膜１６と窒化チタン膜２２との間にＡｌＯｘ膜７２及びシリコン酸化膜３８が形成されていないほかは、図２２に示す第３実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６との積層構造により形成されている。
【０１５４】
ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在していない。したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜２２の仕事関数によって閾値電圧を制御することができる。
【０１５５】
次に、本実施形態による半導体装置の製造方法について図２６及び図２７を用いて説明する。
【０１５６】
まず、第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、シリコン酸化膜１４、及びハフニウム酸化膜１６を形成する。
【０１５７】
次いで、ハフニウム酸化膜１６上に、例えばＰＶＤ法により、膜厚０．３ｎｍ〜５ｎｍ、例えば０．５ｎｍのＡｌＯｘ膜７２を形成する。Ｎ型ＭＩＳＦＥＴ形成領域には、ＡｌＯｘ膜の代わりに膜厚０．３ｎｍ〜１ｎｍ程度のＬａＯｘ、ＹＯｘ、ＭｇＯ等を形成するようにしてもよい。
【０１５８】
次いで、７５０℃〜１１００℃、例えば１０５０℃の熱処理を５秒間行い、ＡｌＯｘ膜７２中のアルミニウムを、シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散させる。シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散したアルミニウムは、ダイポールを形成し、ＭＩＳＦＥＴの閾値電圧制御用に用いることができる。
【０１５９】
この熱処理に伴い、ＡｌＯｘ膜７２の表面には、シリコン膜１８が析出する（図２６（ａ））。ソース／ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８が形成される。
【０１６０】
次いで、酸素を含む雰囲気中で、３００℃〜５００℃、例えば４００℃の温度で３０分間の熱処理を行い、シリコン膜１８を酸化してシリコン酸化膜３８に置換する（図２６（ｂ））。
【０１６１】
次いで、例えば希弗酸を用いたウェットエッチングにより、シリコン酸化膜３８及びＡｌＯｘ膜７２を除去する（図２６（ｃ））。シリコン酸化膜３８及びＡｌＯｘ膜７２を除去することにより、ゲート絶縁膜の実効酸化膜膜厚を薄くすることができる。
【０１６２】
シリコン酸化膜３８及びＡｌＯｘ膜７２のエッチングは、エッチング液として例えばＨＦ：Ｈ２Ｏ＝１：１００〜１０００の希弗酸を用い、室温で行うことができる。希弗酸の代わりに、ＮＨ４Ｆ：ＨＦ：Ｈ２Ｏ等のＢＯＥ（Buffered Oxide Etchant）を用いてもよい。この場合、例えば、ＮＨ４Ｆ：ＨＦ：Ｈ２Ｏ＝４０：０．２：５７．４のエッチング液を用いることができる。
【０１６３】
シリコン酸化膜３８及びＡｌＯｘ膜７２のエッチングでは、図１５のＲＢＳスペクトルからも判るように、下地のハフニウム酸化膜１６の一部もエッチングされるため、エッチング量は適宜制御することが望ましく、弗酸濃度は可能な限り薄くすることが望ましい。また、本エッチングでは、シリコン酸化膜３８とともにＡｌＯｘ膜７２も除去可能のため、ＡｌＯｘ膜７２によるゲート絶縁膜の実効酸化膜膜厚の増加を防止することができる。これにより、ＡｌＯｘ膜７２は、第１乃至第３実施形態の場合よりも厚く形成することができる。
【０１６４】
次いで、ハフニウム酸化膜１６上に、図６（ｃ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、窒化チタン膜２２、ポリシリコン膜２４及びシリコン窒化膜２６を形成する（図２７（ａ））。
【０１６５】
次いで、図７（ｂ）乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
【０１６６】
この際、図２６（ａ）に示す工程においてシリコン膜１８を析出させる熱処理を前もって行っているため、図８（ｂ）に示す活性化アニール工程では、シリコン膜が再び析出することはない。これにより、シリコン酸化膜１４及びハフニウム酸化膜１６の積層膜のゲート絶縁膜４０が形成される（図２７（ｂ））。
【０１６７】
このように、本実施形態によれば、ソース／ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース／ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜を、メタルゲート膜の形成前にシリコン酸化膜に置換して除去するので、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。
【０１６８】
［第５実施形態］
第５実施形態による半導体装置及びその製造方法について図２８乃至図３０を用いて説明する。なお、図４乃至図２７に示す第１乃至第４実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１６９】
図２８は、本実施形態による半導体装置の構造を示す概略断面図である。図２９及び図３０は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１７０】
はじめに、本実施形態による半導体装置の構造について図２８を用いて説明する。
【０１７１】
本実施形態による半導体装置は、図２８に示すように、ＡｌＯｘ膜７２と窒化チタン膜２２との間にシリコン酸化膜３８が形成されていないほかは、図２２に示す第３実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６と、ＡｌＯｘ膜７２との積層構造により形成されている。
【０１７２】
ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在していない。したがって、本実施形態による半導体装置によれば、フェルミレベルピニングの影響を抑制し、窒化チタン膜２２の仕事関数によって閾値電圧を制御することができる。
【０１７３】
次に、本実施形態による半導体装置の製造方法について図２９及び図３０を用いて説明する。
【０１７４】
まず、第１実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、シリコン酸化膜１４、及びハフニウム酸化膜１６を形成する。
【０１７５】
次いで、ハフニウム酸化膜１６上に、例えばＰＶＤ法により、膜厚０．３ｎｍ〜３ｎｍ、例えば０．５ｎｍのＡｌＯｘ膜７２を形成する。Ｎ型ＭＩＳＦＥＴ形成領域には、ＡｌＯｘ膜の代わりに膜厚０．３ｎｍ〜１ｎｍ程度のＬａＯｘ、ＹＯｘ、ＭｇＯ等を形成するようにしてもよい。
【０１７６】
次いで、７５０℃〜１１００℃、例えば１０５０℃の熱処理を５秒間行い、ＡｌＯｘ膜７２中のアルミニウムを、シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散させる。シリコン酸化膜１４とハフニウム酸化膜１６との界面に拡散したアルミニウムは、ダイポールを形成し、ＭＩＳＦＥＴの閾値電圧制御用に用いることができる。
【０１７７】
この熱処理に伴い、ＡｌＯｘ膜７２の表面には、シリコン膜１８が析出する（図２９（ａ））。ソース／ドレイン領域を形成する際の活性化アニールのような高温の熱処理を行うことにより、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８が形成される。
【０１７８】
次いで、例えばアンモニアと過酸化水素水との混合液（ＡＰＭ：アンモニア過水）を用いたウェットエッチングにより、ＡｌＯｘ膜７２上に析出したシリコン膜１８を除去する。（図２９（ｂ））。シリコン膜１８のエッチングは、例えばエッチング液としてＮＨ４ＯＨ：Ｈ２Ｏ２＝１：２：１１０のアンモニア過水を用い、例えば２０℃〜８０℃の温度で行うことができる。
【０１７９】
なお、シリコン膜１８のエッチングではＡｌＯｘ膜７２の一部もエッチングされるため、ゲート絶縁膜の実効酸化膜圧を考慮すれば、第１乃至第３実施形態の場合よりもＡｌＯｘ膜７２を若干厚めに形成することができる。
【０１８０】
次いで、ＡｌＯｘ膜７２上に、図６（ｃ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、窒化チタン膜２２、ポリシリコン膜２４及びシリコン窒化膜２６を形成する（図３０（ａ））。
【０１８１】
次いで、図７（ｂ）乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
【０１８２】
この際、図２９（ａ）に示す工程においてシリコン膜１８を析出させる熱処理を前もって行っているため、図８（ｂ）に示す活性化アニール工程では、シリコン膜が再び析出することはない。これにより、シリコン酸化膜１４、ハフニウム酸化膜１６、及びＡｌＯｘ膜７２の積層膜のゲート絶縁膜４０が形成される（図３０（ｂ））。
【０１８３】
このように、本実施形態によれば、ソース／ドレイン領域の活性化アニールよりも前に、熱処理を加えることによって余剰になるシリコンをハフニウム酸化膜上に析出させる熱処理を行うので、ソース／ドレイン領域の活性化アニールの際にゲート絶縁膜とゲート電極との間にシリコンが析出するのを防止することができる。また、析出させたシリコン膜を、メタルゲート膜の形成前に除去するので、メタルゲート膜の仕事関数による閾値電圧制御の効果が析出したシリコン膜によって阻害されるのを抑制し、メタルゲート膜とシリコン基板の仕事関数との関係によって閾値電圧を制御することができる。
【０１８４】
［第６実施形態］
第６実施形態による半導体装置及びその製造方法について図３１乃至図３３を用いて説明する。なお、図４乃至図３０に示す第１乃至第５実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０１８５】
図３１は、本実施形態による半導体装置の構造を示す概略断面図である。図３２及び図３３は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０１８６】
はじめに、本実施形態による半導体装置の構造について図３１を用いて説明する。
【０１８７】
本実施形態による半導体装置は、図３１に示すように、ＡｌＯｘ膜７２と窒化チタン膜２２との間に、シリコン酸化膜３８の代わりにドープされたシリコン膜７４が形成されているほかは、図２２に示す第３実施形態による半導体装置と同様である。すなわち、本実施形態による半導体装置では、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６と、ＡｌＯｘ膜７２との積層構造により形成され、ゲート電極２８が、ドープされたシリコン膜７４と、窒化チタン膜２２と、ポリシリコン膜２４との積層膜により形成されている。
【０１８８】
ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在せず、代わりに、所定の導電型にドープされたシリコン膜７４が形成されている。したがって、ハフニウム酸化膜１６と窒化チタン膜２２との間にノンドープのシリコン膜１８が形成されている場合と比較して、閾値電圧を低くすることができる。シリコン膜７４の導電型は、Ｐ型ＭＩＳＦＥＴであればＰ型、Ｎ型ＭＩＳＦＥＴであればＮ型である。
【０１８９】
なお、本実施形態において窒化チタン膜２２は、第１乃至第５実施形態において用いているような、いわゆるメタルゲート膜と呼ばれる、金属の仕事関数を利用して閾値電圧を制御するための膜ではない。本実施形態における窒化チタン膜２２は、主として、ゲート空乏化を抑制し、また、ポリシリコン膜２４の成膜の際にドーパントの昇華を抑制することを目的とするものである。したがって、ＭＩＳＦＥＴの導電型に応じて選択する必要はなく、上述のメタルゲート用の材料を任意に適用することができる。
【０１９０】
次に、本実施形態による半導体装置の製造方法について図３２及び図３３を用いて説明する。
【０１９１】
まず、第１実施形態及び第２実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、シリコン酸化膜１４、ハフニウム酸化膜１６、及びＡｌＯｘ膜７２を形成する（図３２（ａ））。
【０１９２】
次いで、ＡｌＯｘ膜７２の表面を、シリコンに導電型を付与しうる不純物ドーパント、例えばボロン、砒素、アルミニウム、リン、ガリウム、インジウム、アンチモン等を含む気体雰囲気に曝し、これら不純物ドーパントが付着したドーパント付着層７６を形成する（図３２（ｂ））。Ｎ型ＭＩＳＦＥＴであれば、例えば、リン、砒素、アンチモンのいずれかを含む気体雰囲気に曝し、Ｐ型ＭＩＳＦＥＴであれば、例えば、ボロン、アルミニウム、ガリウム、インジウムのいずれかを含む気体雰囲気に曝す。この気体雰囲気としては、固体元素を気化した雰囲気を用いてもよいし、ＢＨ３、Ｂ２Ｈ６、ＡｓＨ３、ＰＨ３等の水素化合物や有機化合物の雰囲気を用いてもよい。
【０１９３】
なお、本実施形態では、ＡｌＯｘ膜７２の形成後に、ダイポールの形成及びシリコン膜１８の析出のための熱処理を行っていないが、第３乃至第５実施形態の場合と同様、ダイポールの形成及びシリコン膜１８の析出のための熱処理を行ってもよい。ダイポールの形成及びシリコン膜１８の析出のための熱処理を行った場合には、析出したシリコン膜１８上にドーパント付着層７６が形成され、或いは析出したシリコン膜１８中にドーパント不純物が添加される。
【０１９４】
次いで、ドーパント付着層７６が形成されたＡｌＯｘ膜７２上に、図６（ｃ）乃至図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、窒化チタン膜２２、ポリシリコン膜２４及びシリコン窒化膜２６を形成する（図３３（ａ））。
【０１９５】
次いで、図７（ｂ）乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
【０１９６】
この際、図８（ｂ）に示す活性化アニール工程では、ハフニウム酸化膜１６膜中の酸素欠損がシリコン酸化膜１４中の酸素を取り込んでより安定な状態になろうとする。この結果、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、シリコン酸化膜１４中のシリコンの組成は、化学量論的組成よりも過剰となる。そして、この過剰となったシリコンがハフニウム酸化膜１６と窒化チタン膜２２との界面に析出し、シリコン膜１８が形成される。
【０１９７】
しかしながら、ＡｌＯｘ膜７２と窒化チタン膜２２との間には、ドーパント付着層７６が形成されており、シリコン膜の析出とともにこのシリコン膜にはドーパント付着層７６からドーパント不純物が添加される。これにより、ＡｌＯｘ膜７２と窒化チタン膜２２との間には、ドープされたシリコン膜７４が形成される。これにより、シリコン酸化膜１４、ハフニウム酸化膜１６、及びＡｌＯｘ膜７２の積層膜のゲート絶縁膜４０と、ドープされたシリコン膜７４、窒化チタン膜２２、及びポリシリコン膜２４の積層膜のゲート電極２８が形成される（図３３（ｂ））。
【０１９８】
このように、本実施形態によれば、メタルゲート膜の形成前に、ドーパント付着層を形成するので、その後の熱処理によってハフニウム酸化膜とメタルゲート膜との間にシリコン膜が析出した場合にも、そのシリコン膜に、ドーパント付着層からドーパント不純物を添加することができる。これにより、ゲート電極の仕事関数がシリコンのミッドギャップ近傍となり閾値電圧が深くなるのを抑制することができる。
【０１９９】
［第７実施形態］
第７実施形態による半導体装置及びその製造方法について図３４乃至図３６を用いて説明する。なお、図４乃至図３３に示す第１乃至第６実施形態による半導体装置及びその製造方法と同様の構成要素には同一の符号を付し説明を省略し又は簡潔にする。
【０２００】
図３４は、本実施形態による半導体装置の構造を示す概略断面図である。図３５及び図３６は、本実施形態による半導体装置の製造方法を示す工程断面図である。
【０２０１】
はじめに、本実施形態による半導体装置の構造について図３４を用いて説明する。
【０２０２】
本実施形態による半導体装置は、図３４に示すように、ゲート絶縁膜４０が、シリコン酸化膜１４と、ハフニウム酸化膜１６と、ＡｌＯｘ膜７２との積層構造により形成され、ゲート電極２８が、ドープされたシリコン膜７４と、窒化チタン膜２２と、ポリシリコン膜２４との積層膜により形成されている点で、図３１に示す第６実施形態による半導体装置と同様である。
【０２０３】
第６実施形態の場合と同様、本実施形態による半導体装置においても、ゲート絶縁膜４０のハフニウム酸化膜１６とゲート電極２８の窒化チタン膜２２との間には、参考例におけるシリコン膜１８のようなノンドープのシリコンは存在せず、代わりに、所定の導電型にドープされたシリコン膜７４が形成されている。したがって、ハフニウム酸化膜１６と窒化チタン膜２２との間にノンドープのシリコン膜１８が形成されている場合と比較して、閾値電圧を低くすることができる。シリコン膜７４の導電型は、Ｐ型ＭＩＳＦＥＴであればＰ型、Ｎ型ＭＩＳＦＥＴであればＮ型である。
【０２０４】
なお、本実施形態において窒化チタン膜２２は、第６実施形態の場合と同様、金属の仕事関数を利用して閾値電圧を制御するための膜ではない。窒化チタン膜２２の代わりに、他のメタルゲート用の材料を適用してもよい。
【０２０５】
次に、本実施形態による半導体装置の製造方法について図３５及び図３６を用いて説明する。
【０２０６】
まず、第１実施形態及び第２実施形態による半導体装置の製造方法と同様にして、シリコン基板１０上に、素子分離膜１２、シリコン酸化膜１４、ハフニウム酸化膜１６、及びＡｌＯｘ膜７２を形成する（図３５（ａ））。
【０２０７】
次いで、ＡｌＯｘ膜７２上に、例えばＰＶＤ法により、例えば膜厚１０ｎｍの窒化チタン（ＴｉＮ）膜２２を形成する。
【０２０８】
なお、本実施形態では、ＡｌＯｘ膜７２の形成後に、ダイポールの形成及びシリコン膜１８の析出のための熱処理を行っていないが、第３乃至第５実施形態の場合と同様、ダイポールの形成及びシリコン膜１８の析出のための熱処理を行ってもよい。ダイポールの形成及びシリコン膜１８の析出のための熱処理を行った場合には、析出したシリコン膜１８上に窒化チタン膜２２が形成される。
【０２０９】
次いで、窒化チタン膜２２中へ、シリコンに導電型を付与しうる不純物ドーパント、例えばボロン、砒素、アルミニウム、リン、ガリウム、インジウム、アンチモン等の不純物をイオン注入する（図３５（ｂ））。Ｎ型ＭＩＳＦＥＴであれば、例えば、リン、砒素、アンチモンのいずれかをイオン注入し、Ｐ型ＭＩＳＦＥＴであれば、例えば、ボロン、アルミニウム、ガリウム、インジウムのいずれかをイオン注入する。Ｐ型ＭＩＳＦＥＴの場合、例えば、ボロンイオンを、加速エネルギーを０．１ｋｅＶ〜５ｋｅＶ、ドーズ量を１．０×１０１３〜１．０×１０１６ｃｍ−２の条件でイオン注入する。
【０２１０】
なお、窒化チタン膜２２中への不純物添加には、イオン注入の代わりに、プラズマドーピング、クラスタードープ等を用いてもよい。
【０２１１】
次いで、窒化チタン膜２２上に、図７（ａ）に示す第１実施形態による半導体装置の製造方法と同様にして、ポリシリコン膜２４及びシリコン窒化膜２６を形成する（図３６（ａ））。
【０２１２】
なお、窒化チタン膜２２中への不純物の添加は、ポリシリコン膜２４の形成後或いはシリコン窒化膜２６の形成後に行ってもよい。ポリシリコン膜２４の形成前に窒化チタン膜２２に不純物を添加した場合であっても、ポリシリコン膜２４の形成後或いはシリコン窒化膜２６の形成後に、更に不純物を添加するようにしてもよい。
【０２１３】
次いで、図７（ｂ）乃至図１２に示す第１実施形態による半導体装置の製造方法と同様にして、本実施形態による半導体装置を完成する。
【０２１４】
この際、図８（ｂ）に示す活性化アニール工程では、シリコン酸化膜１４中の酸素がハフニウム酸化膜１６中に拡散し、ハフニウム酸化膜１６の酸素欠損にトラップされる。この結果、シリコン酸化膜１４中のシリコンが過剰となり、ＡｌＯｘ膜７２と窒化チタン膜２２との間にシリコン膜が析出される。
【０２１５】
しかしながら、窒化チタン膜２２中にはドーパント不純物が添加されているため、析出したシリコン膜中には窒化チタン膜２２中のドーパント不純物が拡散して活性化される。これにより、ＡｌＯｘ膜７２と窒化チタン膜２２との間には、ドープされたシリコン膜７４が形成される。これにより、シリコン酸化膜１４、ハフニウム酸化膜１６、及びＡｌＯｘ膜７２の積層膜のゲート絶縁膜４０と、ドープされたシリコン膜７４、窒化チタン膜２２、及びポリシリコン膜２４の積層膜のゲート電極２８が形成される（図３６（ｂ））。
【０２１６】
このように、本実施形態によれば、メタルゲート膜の形成後、メタルゲート膜中にドーパント不純物を添加しておくので、その後の熱処理によってハフニウム酸化膜とメタルゲート膜との間にシリコン膜が析出した場合にも、そのシリコン膜に、メタルゲート膜からドーパント不純物を添加することができる。これにより、ゲート電極の仕事関数がシリコンのミッドギャップ近傍となり閾値電圧が深くなるのを抑制することができる。
【０２１７】
［変形実施形態］
上記実施形態に限らず種々の変形が可能である。
【０２１８】
例えば、上記第１及び第２実施形態では、ＴａＯ（ＣＮ）膜２０の形成前にシリコン膜１８を析出する熱処理を行ったが、シリコン膜１８は、必ずしもＴａＯ（ＣＮ）膜２０の形成前に析出する必要はない。その後の熱処理（例えば、ソース／ドレイン領域の活性化アニール）の際に析出するシリコンを、そのときにＴａＯ（ＣＮ）膜２０によって酸化するようにしてもよい。この熱処理は、ＴａＯ（ＣＮ）膜２０の形成後であれば、ゲート電極２８のパターニング前でもよい。
【０２１９】
また、上記第２乃至第７実施形態では、ハフニウム酸化膜１６上にＡｌＯｘ膜７２を形成したが、第１実施形態と同様、第３乃至第７実施形態においても、ＡｌＯｘ膜７２は必ずしも形成する必要はない。
【０２２０】
また、上記第１乃至第７実施形態では、高誘電率膜として酸化ハフニウムを主体とするハフニウム系絶縁膜を用いたゲート絶縁膜を有するＭＩＳＦＥＴの例を説明したが、ゲート絶縁膜を形成する高誘電率膜は、酸化ハフニウムに限定されるものではない。例えば、酸化ハフニウムの代わりに、酸化アルミニウム、酸化ジルコニウム、酸化チタン、酸化ランタン等の金属酸化物の高誘電率材料を適用することもできる。本願発明者等は具体的な検討を行っていないが、酸化アルミニウム、酸化ジルコニウム、酸化チタン、酸化ランタン等を用いた場合においても、参考例１で示したようなシリコンの析出が予想される。
【０２２１】
また、上記実施形態に記載の構成材料、膜厚、処理条件等の各種条件は、上記実施形態に記載のものに限定されるものではなく、上記実施形態の効果を実現しうる範囲で、当業者等が必要に応じて適宜選択・設定することができるものである。
【０２２２】
以上の実施形態に関し、更に以下の付記を開示する。
【０２２３】
（付記１）  半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、
前記シリコン上に、シリコンに対して酸化作用を有する第３の絶縁膜を形成する工程と、
前記第３の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と、
熱処理を行い、前記第３の絶縁膜の前記酸化作用によって前記シリコンを酸化させる工程と
を有することを特徴とする半導体装置の製造方法。
【０２２４】
（付記２）  付記１記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記ゲート電極の両側の前記半導体基板内にドーパント不純物を導入し、不純物拡散領域を形成する工程を更に有し、
前記シリコンを酸化させる工程は、前記半導体基板内に導入した前記ドーパント不純物を活性化してソース／ドレイン領域を形成する工程を兼ねる
ことを特徴とする半導体装置の製造方法。
【０２２５】
（付記３）  付記１又は２記載の半導体装置の製造方法において、
前記第３の絶縁膜は、Ｔａ、Ｍｏ、Ｍｎ、Ｆｅ、Ｎｉ、Ｒｕ、Ｃｏ、Ｃｕ、Ｐｔ又はＺｎの酸化物を主体とする膜である
ことを特徴とする半導体装置の製造方法。
【０２２６】
（付記４）  付記３記載の半導体装置の製造方法において、
前記第３の絶縁膜は、窒素又は炭素を更に含む
ことを特徴とする半導体装置の製造方法。
【０２２７】
（付記５）  半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、
前記シリコンを酸化する工程と、
前記シリコンを酸化する工程の後、第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２２８】
（付記６）  付記５記載の半導体装置の製造方法において、
前記シリコンを酸化する工程の後、前記金属膜を前記第２の絶縁膜上に形成する工程の前に、酸化した前記シリコンを除去する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２２９】
（付記７）  半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
熱処理を行い、前記第２の絶縁膜上に、シリコンを析出させる工程と、
前記シリコンを除去する工程と、
前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜を含むゲート電極を形成する工程と
を有することを特徴とする半導体装置の製造方法。
【０２３０】
（付記８）  付記１乃至７のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜の形成後、前記シリコンを析出させる工程の前に、ＡｌＯｘ、ＬａＯｘ、ＹＯｘ又はＭｇＯｘを主体とする第５の絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２３１】
（付記９）  半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
前記第２の絶縁膜の表面を、シリコンに対して所定の導電型を付与しうるドーパント不純物を含む雰囲気に曝し、前記第２の絶縁膜上に、前記ドーパント不純物が付着してなるドーパント付着層を形成する工程と、
前記ドーパント付着層が形成された前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、
熱処理を行い、前記第２の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記シリコン内に前記ドーパント付着層の前記ドーパント不純物を添加する工程と
を有することを特徴とする半導体装置の製造方法。
【０２３２】
（付記１０）  半導体基板上に、酸化シリコンを主体とする第１の絶縁膜を形成する工程と、
前記第１の絶縁膜上に、酸化ハフニウムを主体とする第２の絶縁膜を形成する工程と、
前記第２の絶縁膜上に、金属膜を形成する工程と、
前記金属膜の膜中に、ドーパント不純物を導入する工程と、
前記金属膜をパターニングし、前記金属膜のゲート電極を形成する工程と、
熱処理を行い、前記第２の絶縁膜と前記金属膜との間にシリコンを析出させるとともに、前記金属膜中の前記ドーパント不純物を前記シリコン中に拡散させる工程と
を有することを特徴とする半導体装置の製造方法。
【０２３３】
（付記１１）  付記９又は１０記載の半導体装置の製造方法において、
前記ゲート電極を形成する工程の後、前記ゲート電極の両側の前記半導体基板内にドーパント不純物を導入し、不純物拡散領域を形成する工程を更に有し、
前記ドーパント不純物が添加された前記シリコンを形成する工程は、前記半導体基板内に導入した前記ドーパント不純物を活性化してソース／ドレイン領域を形成する工程を兼ねる
ことを特徴とする半導体装置の製造方法。
【０２３４】
（付記１２）  付記９乃至１１のいずれか１項に記載の半導体装置の製造方法において、
前記第２の絶縁膜を形成する工程の後、前記金属膜を形成する工程の前に、ＡｌＯｘ、ＬａＯｘ、ＹＯｘ又はＭｇＯｘを主体とする第３の絶縁膜を形成する工程を更に有する
ことを特徴とする半導体装置の製造方法。
【０２３５】
（付記１３）  付記１乃至１２のいずれか１項に記載の半導体装置の製造方法において、
前記シリコンを析出させる工程では、前記第２の絶縁膜の酸素欠損を補うために前記第１の絶縁膜から前記第２の絶縁膜へ酸素が供給されることにより余剰となった前記第１の絶縁膜中のシリコンを析出させる
ことを特徴とする半導体装置の製造方法。
【０２３６】
（付記１４）  半導体基板上に形成され、酸化シリコンを主体とする第１の絶縁膜と、
前記第１の絶縁膜上に形成され、酸化ハフニウムを主体とする第２の絶縁膜と、
前記第２の絶縁膜上に形成され、酸化シリコンを主体とする第３の絶縁膜と、
前記第３の絶縁膜上に形成され、Ｔａ、Ｍｏ、Ｍｎ、Ｆｅ、Ｎｉ、Ｒｕ、Ｃｏ、Ｃｕ、Ｐｔ又はＺｎの酸化物を主体とする第４の絶縁膜とを有するゲート絶縁膜と、
前記ゲート絶縁膜上に形成され、前記第４の絶縁膜と接する金属膜を有するゲート電極と
を有することを特徴とする半導体装置。
【０２３７】
（付記１５）  付記１４記載の半導体装置において、
前記第４の絶縁膜は、窒素又は炭素を更に含む
ことを特徴とする半導体装置。
【０２３８】
（付記１６）  付記１４又は１５記載の半導体装置において、
前記第２の絶縁膜と前記第３の絶縁膜との間に、ＡｌＯｘ、ＬａＯｘ、ＹＯｘ又はＭｇＯｘを主体とする第５の絶縁膜を更に有する
ことを特徴とする半導体装置。
【符号の説明】
【０２３９】
１０…シリコン基板
１２…素子分離膜
１４，３８，５０…シリコン酸化膜
１６…ハフニウム酸化膜
１８…シリコン膜
２０…ＴａＯ（ＣＮ）膜
２２，４４…窒化チタン膜
２４…ポリシリコン膜
２６，４２，４８…シリコン窒化膜
２８…ゲート電極
３０，３４…不純物拡散領域
３２…サイドウォール絶縁膜
３６…ソース／ドレイン領域
４０…ゲート絶縁膜
４２…ニッケル膜
４６…ＮｉＳｉ膜
５２，５４…コンタクトホール
５６…下地膜
５８…Ｗ膜
６０…コンタクトプラグ
６２，６６…層間絶縁膜
６４，７０…配線層
６８…ビア部
７２…ＡｌＯｘ膜
７４…ドープされたシリコン膜
７６…ドーパント付着層
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
0005387173.tif 000011
【図１１】
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【図１２】
0005387173.tif 000013
【図１３】
0005387173.tif 000014
【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
0005387173.tif 000019
【図１９】
0005387173.tif 000020
【図２０】
0005387173.tif 000021
【図２１】
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【図２２】
0005387173.tif 000023
【図２３】
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【図２４】
0005387173.tif 000025
【図２５】
0005387173.tif 000026
【図２６】
0005387173.tif 000027
【図２７】
0005387173.tif 000028
【図２８】
0005387173.tif 000029
【図２９】
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【図３０】
0005387173.tif 000031
【図３１】
0005387173.tif 000032
【図３２】
0005387173.tif 000033
【図３３】
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【図３４】
0005387173.tif 000035
【図３５】
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【図３６】
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