(57)【特許請求の範囲】
【請求項１】
表面と裏面とを有する半導体基板と、
該半導体基板の表面側に、絶縁層を介して埋め込まれたダミー電極、第１ゲート電極および第２ゲート電極と、
該第１ゲート電極と接続された第１ゲートパッドと、
該第２ゲート電極と接続された第２ゲートパッドと、
該半導体基板の表面上に設けられ、該ダミー電極と接続されたエミッタ電極と、
該半導体基板の裏面上に設けられたコレクタ電極と、を含み、
該第１ゲート電極と該第２ゲート電極とが同一セルブロック中にあり、
該第１ゲート電極と該第２ゲート電極のうち、試験により該エミッタ電極との間が短絡状態でないと判断されたゲート電極により、エミッタ電極とコレクタ電極との間の電流が制御され、他方のゲート電極が該エミッタ電極に接続されることを特徴とする半導体装置。
【請求項２】
上記第１ゲート電極と上記第２ゲート電極とが、同一深さのトレンチに同一材料の絶縁膜を介して埋め込まれた同一のゲート電極材料からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
上記第１ゲート電極、上記第２ゲート電極、および上記ダミーゲート電極を含むセルが、互いに絶縁状態で複数設けられたことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
表面と裏面とを有する半導体基板を準備する工程と、
該半導体基板の表面側にトレンチを形成し、該トレンチに絶縁層を介してダミー電極、第１ゲート電極および第２ゲート電極を同一セルブロック中に埋め込む工程と、
該半導体基板の表面上に、該ダミー電極と接続されたエミッタ電極を形成する工程と、  該半導体基板の裏面上に、コレクタ電極を形成する工程と、
該第１ゲート電極に第１ゲートパッドを、該第２ゲート電極に第２ゲートパッドをそれぞれ接続する工程と、
該第１ゲート電極と該エミッタ電極との間、および、該第２ゲート電極と該エミッタ電極との間が短絡状態かどうかを試験する試験工程と、
該第１ゲート電極と該第２ゲート電極のうち、該エミッタとの間が短絡状態でないゲート電極を、エミッタ電極とコレクタ電極との間の電流を制御する制御ゲート電極とし、他方のゲート電極を該エミッタ電極に接続する接続工程と、を含むことを特徴とする半導体装置の製造方法。
【請求項５】
上記第１ゲート電極と上記第２ゲート電極が、同一工程で形成されることを特徴とする請求項４に記載の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電力用の半導体装置およびその製造方法に関し、特に、冗長回路を含む半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
独立して駆動する複数の単位素子で構成されるメモリ等の半導体チップでは、製造時の欠陥により単位素子で動作不良が発生した場合に、半導体チップ全体が不良となることを防ぐために救済回路を組み込んでいる。このような救済回路は冗長の単位素子で構成され、動作不良の単位素子と置き換えることで、半導体チップ全体が不良になることを防ぐ。
【０００３】
ＭＯＳＦＥＴやＩＧＢＴ等の電力用の半導体チップも、このようなメモリと同様に複数の単位素子で形成されるため、例えば、特許文献１では、ゲート・エミッタ間、またはゲート・ソース間のショート不良の救済に関して救済回路が提案されている。
【０００４】
また、特許文献２では、電力用の半導体チップを複数のユニットセルに分割するとともに、独立したゲート電極を二層形成し、ゲート・ソース間の耐圧測定により良品と判断されたユニットセルのゲート電極接続部（一層目）のみがゲート配線（二層目）と接続され、不良品と判断された単位素子のゲート電極接続部（一層目）は誤動作防止のためソース電極に接続される。これにより、不良品と判断されたユニットセルを動作させず正常品のみを駆動させることが可能となり、半導体チップの全体が動作不良となるのを防止している。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００２−３５３４５６号公報
【特許文献２】特開平６−２９１３２４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
このような電力用の半導体チップでは、救済回路（冗長回路）を備えない場合と比較して、二層目のゲート配線が必要となるとともに、製造工程も増加するという問題があった。また、すべての単位素子に対して良否判定を行う測定工程が必要となり、製造工程が複雑化するという問題があった。
【０００７】
そこで、本発明は、追加の工程が不要で、製造工程や製造コストを増加させない冗長回路を備えた半導体装置およびその製造方法の提供を目的とする。
【課題を解決するための手段】
【０００８】
本発明は、表面と裏面とを有する半導体基板と、半導体基板の表面側に、絶縁層を介して埋め込まれたダミー電極、第１ゲート電極および第２ゲート電極と、第１ゲート電極と接続された第１ゲートパッドと、第２ゲート電極と接続された第２ゲートパッドと、半導体基板の表面上に設けられ、ダミー電極と接続されたエミッタ電極と、半導体基板の裏面上に設けられたコレクタ電極と、を含み、第１ゲート電極と第２ゲート電極とが同一セルブロック中にあり、第１ゲート電極と第２ゲート電極のうち、試験によりエミッタ電極との間が短絡状態でないと判断されたゲート電極により、エミッタ電極とコレクタ電極との間の電流が制御され、他方のゲート電極がエミッタ電極に接続されることを特徴とする半導体装置である。
【０００９】
また、本発明は、表面と裏面とを有する半導体基板を準備する工程と、半導体基板の表面側にトレンチを形成し、トレンチに絶縁層を介してダミー電極、第１ゲート電極および第２ゲート電極を同一セルブロック中に埋め込む工程と、半導体基板の表面上に、ダミー電極と接続されたエミッタ電極を形成する工程と、半導体基板の裏面上に、コレクタ電極を形成する工程と、第１ゲート電極に第１ゲートパッドを、第２ゲート電極に第２ゲートパッドをそれぞれ接続する工程と、第１ゲート電極とエミッタ電極との間、および、第２ゲート電極とエミッタ電極との間が短絡状態かどうかを試験する試験工程と、第１ゲート電極と第２ゲート電極のうち、エミッタとの間が短絡状態でないゲート電極を、エミッタ電極に接続し、他方のゲート電極を、エミッタ電極とコレクタ電極との間の電流を制御する制御ゲート電極とし、他方のゲート電極を該エミッタ電極に接続する接続工程と、を含むことを特徴とする半導体装置の製造方法でもある。
【発明の効果】
【００１０】
このように、本発明にかかる半導体装置では、製造コストや製造工程を増加させることなく、冗長回路を含む半導体装置の作製が可能となる。
【図面の簡単な説明】
【００１１】
【図１】本発明の実施の形態１にかかる半導体チップの平面図である。
【図２】本発明の実施の形態１にかかる半導体チップの拡大平面図である。
【図３】本発明の実施の形態１にかかる半導体チップの断面図である。
【図４】本発明の実施の形態２にかかる半導体チップの平面図である。
【発明を実施するための形態】
【００１２】
以下に、図面を参照しながら、本発明の好適な実施の形態について説明する。なお、以下の説明では、「上」、「下」、「左」、「右」およびこれらの用語を含む名称を適宜使用するが、これらの方向は図面を参照した発明の理解を容易にするために用いるものであり、実施形態を上下反転、あるいは任意の方向に回転した形態も、当然に本願発明の技術的範囲に含まれる。
【００１３】
実施の形態１．
図１は、全体が１００で表される、本発明の実施の形態１にかかる半導体チップの平面図である。半導体チップ１００は、例えば、縦型のトレンチ形ＩＧＢＴチップからなる。また、図２は、半導体チップ１００に含まれるセル１５の拡大平面図である。更に、図３は、図２に示すセルの、ゲート電極に垂直な方向（図３では、上下方向）の断面図である。
【００１４】
図１に示すように、半導体チップ（ＩＧＢＴチップ）１００は、例えば一辺が１５ｍｍの四角形状であり、セル１５と、その周囲を囲むように設けられた幅３００μｍのガードリング１６を含む。例えばシリコンからなる半導体基板上には、複数の半導体チップ１００がマトリックス状に形成される。
【００１５】
セル１５には、電気的に独立した２系統のゲート電極接続部１７ａ（クロスハッチングで表示）とゲート電極接続部１７ｂ（ハッチングで表示）が設けられている。ゲート電極接続部１７ａにはゲートパッド１８ａが、ゲート電極接続部１７ｂにはゲートパッド１８ｂが、それぞれ接続されている。
【００１６】
また、図２に示すように、ゲート電極接続部１７ａとゲート電極接続部１７ｂとに挟まれた領域（活性領域）には、ゲート電極接続部１７ａに接続された複数のゲート電極１９ａと、ゲート電極接続部１７ｂに接続された複数のゲート電極１９ｂとが、交互に配置されている。ゲート電極１９ａとゲート電極１９ｂとは、ゲート電極接続部１７ａやゲート電極接続部１７ｂに直交する方向（図２では横方向）に配置され、更に、それぞれのゲート電極１９ａとゲート電極１９ｂの間には、これらの電極と平行にダミー電極２０が設けられている。
【００１７】
ダミー電極２０は、ゲート電極１９ａとゲート電極１９ｂのいずれにも接続されていない。ゲート電極１９ａとゲート電極接続部１７ａ、およびゲート電極１９ｂとゲート電極接続部１７ｂとは電気的に等価な２系統のゲート配線となっている。図３に示すように、ゲート電極１９ａ、ゲート電極１９ｂ、ダミー電極２０は、ｎ−半導体基板に設けられたトレンチの表面にゲート酸化膜２３を形成した後、多結晶シリコンを埋め込んで形成される。
【００１８】
ｎ−半導体基板の表面側には、ｐ層、ｎ＋層が形成され、また裏面側にはｎ層、ｐ層が形成されている。ｎ−半導体基板の表面上にはエミッタ電極２１が形成されている。エミッタ電極２１とダミー電極２０とは電気的に接続されている。一方、エミッタ電極２１とゲート電極１９ａ、ゲート電極１９ｂとの間は、例えば酸化シリコンのような酸化膜２２で絶縁されている。
【００１９】
ｎ−半導体基板の裏面側には、コレクタ電極２４が形成されている。
【００２０】
以上のように半導体基板上に複数の半導体チップ１００を形成した後、全ての半導体チップ１００に対して、不良判定のための電気特性測定を実施する。
【００２１】
かかる電気特性測定では、まず、最初の半導体チップ１００に対して、２系統のゲート配線のうち、ゲート電極１９ａにはゲート電圧を印加し駆動用のゲートとし、ゲート電極１９ｂに対してはエミッタと同電圧を印加しダミー電極とする。測定はゲート・エミッタ間のショート（短絡）試験から行う。ショートが確認されない半導体チップ１００では、閾値電圧のような他の試験項目についても測定を行う。一方、ショートが確認された半導体チップ１００では、他の試験項目についての測定は行わない。
【００２２】
全ての半導体チップ１００に対して測定を行った後、ゲート・エミッタ間のショートが確認された半導体チップ１００に対して、再測定を行う。再測定では、２系統のゲート配線のうち、ゲート電極１９ｂにゲート電圧を印加し駆動用のゲートとし、ゲート電極１９ａに対してはエミッタと同電圧を印加しダミー電極とする。
【００２３】
再測定においても、同様に、ショートが確認されない半導体チップ１００では、他の試験項目についても測定を行う一方、ショートが確認された半導体チップ１００では、他の試験項目についての測定は行わない。
【００２４】
以上のような２回の電気特性測定の結果、２回の測定の内いずれかの測定で全ての測定項目が正常範囲にある半導体チップ１００は、パワーモジュールとして他の回路等とともにパッケージングするために、モジュール主回路の配電電極とワイヤーで接続される。この場合、最初の測定（ゲート電極１９ａにゲート電圧を印加）で正常と判断された半導体チップと、再測定（ゲート電極１９ｂにゲート電圧を印加）で正常と判断された半導体チップでは、配電電極との接続方法が異なる。
【００２５】
即ち、前者はゲート電極１９ａを駆動用のゲートとするため、ゲートパッド１８ａとゲート電圧用の配電電極が接続される。ゲートパッド１８ｂはエミッタ電圧用の配電電極と接続される。一方、後者ではゲート電極１９ｂを駆動用のゲートとするため、ゲートパッド１８ｂはゲート電圧用の配電電極と接続され、ゲートパッド１８ａはエミッタ電圧用の配電電極と接続される。
【００２６】
以上のように、本実施の形態１にかかる半導体チップ１００では、ゲート・エミッタ間ショートが発生した場合の救済用の冗長回路を、従来のように２層構造のゲート電極を作製することなく作製することができる。この結果、製造コストの増大や製造工程の複雑化無しに、冗長回路の作製が可能となる。
【００２７】
実施の形態２．
図４は、全体が２００で表される、本発明の実施の形態２にかかる半導体チップの平面図である。半導体チップ２００は、例えば縦型のトレンチ形ＩＧＢＴチップからなる。半導体チップ２００の形状や大きさは上述の半導体チップ１００と略同様である。
【００２８】
図４に示すように、ガードリング２８に囲まれた領域には２つのセル２５ａｂ、２５ｃｄが設けられ、ここでは左右に分けられた２つのセル２５ａｂ、２５ｃｄからなる。
第１のセル２５ａｂ（左側）には、電気的に独立した２系統のゲート電極接続部２６ａとゲート電極接続部２６ｂが設けられ、ゲート電極接続部２６ａにはゲートパッド２７ａが、ゲート電極接続部２６ｂにはゲートパッド２７ｂが、それぞれ接続されている。
【００２９】
一方、第２のセル２５ｃｄ（右側）では、電気的に独立した２系統のゲート電極接続部２６ｃとゲート電極接続部２６ｄが設けられ、ゲート電極接続部２６ｃにはゲートパッド２７ｃが、ゲート電極接続部２６ｄにはゲートパッド２７ｄが、それぞれ接続されている。
【００３０】
このように、半導体チップ２００には、合計４系統のゲート配線が設けられている。他の構造は、上述の半導体チップ１００と同じである。
【００３１】
本実施の形態２においても、ウエハ上に複数の半導体チップ２００を形成した後、全ての半導体チップ２００に対して、不良判定のための電気特性測定を実施する。
具体的には、第１のセル２５ａｂに対して、実施の形態１と同様の方法で電気特性測定および再測定を行い、続いて、第２のセル２５ｃｄに対しても同様の方法で電気特性測定および再測定を行う。
【００３２】
ここで、上述の半導体チップ１００では、図１に符号１で示した部分でゲート電極１９ａとエミッタ電極がショートし、符号２で示したセルでゲート電極１９ｂとエミッタ電極がショートした場合、この半導体チップ１００は不良品となり救済されない。
【００３３】
これに対して、本実施の形態２にかかる半導体チップ２００では、独立したセル２５ａｂとセル２５ｃｄが、それぞれ２系統ずつのゲート配線を有し、半導体チップ２００全体では４系統のゲート配線を有する。このため上述のような場合でもセル２５ａｂとセル２５ｃｄとで異なったゲート配線を選択することによりこの半導体チップ２００を救済することができる。
【符号の説明】
【００３４】
１５  セル、１６  ガードリング、１７ａ、１７ｂ  ゲート電極接続部、１８ａ、１８ｂ  ゲートパッド、１９ａ、１９ｂ  ゲート電極、２０  ダミー電極、２１  エミッタ電極、２２  酸化膜、２３  ゲート酸化膜、２４  コレクタ電極、２５ａｂ、２５ｃｄ  セル、２６ａ、２６ｂ、２６ｃ、２６ｄ  ゲート電極接続部、２７ａ、２７ｂ、２７ｃ、２７ｄ  ゲートパッド、２８  ガードリング、１００、２００  半導体チップ。
【図１】
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【図２】
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【図３】
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【図４】
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