(57)【特許請求の範囲】
【請求項１】
ソースとソースの各々の側部に配置されたゲートとを備える第１の垂直接合電界効果トランジスターと、
ソースとソースの各々の側部に配置されたゲートとを備える第２の垂直接合電界効果トランジスターと、
第１及び第２の垂直接合電界効果トランジスターの間に配置された接合バリアーショトキーダイオードと、
を備え、
第１及び第２の垂直接合電界効果トランジスターのゲートは、それぞれＰ＋型又はＮ＋型のインプラントと、前記Ｐ＋型又はＮ＋型のインプラントに対してオーミックコンタクトとなる金属からなるゲートコンタクトとを含み、
第１の垂直接合電界効果トランジスターの少なくとも１つのゲートは、第２の垂直接合電界効果トランジスターの少なくとも１つのゲートから、チャンネルにより分離され、
前記接合バリアーショトキーダイオードは、前記チャンネルに対する整流コンタクトを構成し、かつ、第１及び第２の垂直接合電界効果トランジスターの少なくとも１つのゲートに対する非整流コンタクトを構成する金属コンタクトを備え、
前記金属コンタクトは、前記接合バリアーショトキーダイオードのアノードであり、かつ、第１及び第２の垂直接合電界効果トランジスターの少なくとも１つのゲートに含まれる前記ゲートコンタクトと接触し、
さらに、第１の垂直接合電界効果トランジスターのゲートと第２の垂直接合電界効果トランジスターのゲートと前記接合バリアーショトキーダイオードのアノードとを共通ゲート電極に連結する第１の電気接続部と
第１の垂直接合電界効果トランジスターのソースと第２の垂直接合電界効果トランジスターのソースとを共通ソース電極に連結する第２の電気接続部と
を備えることを特徴とする半導体集積デバイス。
【請求項２】
第１及び第２の垂直接合電界効果トランジスターの少なくとも一方が、ノーマリーオフの垂直接合電界効果トランジスターである請求項１に記載のデバイス。
【請求項３】
前記ソースと前記チャンネルがＰ型半導体材料から構成され、前記ゲートがＮ型半導体材料から構成される請求項１に記載のデバイス。
【請求項４】
前記ソースと前記チャンネルがＮ型半導体材料から構成され、前記ゲートがＰ型半導体材料から構成される請求項１に記載のデバイス。
【請求項５】
第１及び第２の垂直接合電界効果トランジスターのゲートが、前記チャンネルにインプラントされたイオン領域から構成される請求項１に記載のデバイス。
【請求項６】
第１及び第２の垂直接合電界効果トランジスターのゲートが前記チャンネルに拡散されたイオン領域から構成される請求項１に記載のデバイス。
【請求項７】
第１及び第２の垂直接合電界効果トランジスターのゲートが、エピタキシャル再成長により形成されたイオン領域で構成される請求項１に記載のデバイス。
【請求項８】
前記チャンネルと前記ゲートとの両方が、ショトキーメタルに直接接触する請求項１に記載のデバイス。
【請求項９】
第１及び第２の垂直接合電界効果トランジスターのゲートがプレーナー構造から構成される請求項１に記載のデバイス。
【請求項１０】
第１及び第２の垂直接合電界効果トランジスターのゲートが埋め込みゲート技術により形成される請求項１に記載のデバイス。
【請求項１１】
第１及び第２の垂直接合電界効果トランジスターのゲートが高バリアーのショトキーメタ
ルから構成され、前記デバイスが更にデュアルメタルショトキーダイオードで構成される請求項１に記載のデバイス。
【請求項１２】
集積垂直接合電界効果トランジスターを製造する方法であって、前記方法は、
Ｎ+、又は、Ｐ+型ソースコンタクト層を含むソース支柱の1対を基板にエッチングし、
エッチングされた前記ソース支柱の間の前記基板にマスクをパターン化し、
前記基板にＰ+又はＮ+型の領域をインプラントし、前記Ｐ+又はＮ+型の領域は、前記ソース支柱とパターン化された前記マスクの近傍に配置され、かつ、前記Ｐ+又はＮ+型の領域は、前記集積垂直接合電界効果トランジスターのための共通ゲートを構成し、
前記Ｐ+又はＮ+型の領域上にゲートコンタクトを形成し、
前記基板に対し整流コンタクトを構成しかつ前記ゲートコンタクトに対し非整流コンタクトを構成する金属コンタクトを形成し、
前記集積垂直接合電界効果トランジスターのための共通ソースを構成する前記ソース支柱を結合して、前記集積垂直接合電界効果トランジスターが1対の垂直接合電界効果トランジスターの間に構成された接合バリアーショトキーダイオードを与える、
方法により構成されることを特徴とする集積垂直接合電界効果トランジスターを製造する方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、一般的には、電子デバイスに関し、具体的には、改良された電力用スイッチングトランジスターに関する。
【背景技術】
【０００２】
トランジスターは、多くの応用を有する。例えば、トランジスターは、スイッチとして利用でき、あるいは、入力電流を増幅するために利用できる。スイッチとして、トランジスターは、最大の電流で完全に“オン”するか、あるいは、最小の、理想的には零の電流で完全に“オフ”できる。増幅器として、トランジスターは、論理チップからの小さい出力電流を増幅でき、増幅したものが、リレーや他の高電流デバイスのような、より大きなデバイスを駆動できる。トランジスターは大部分の電気回路に組み込まれている。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
トランジスターをより小型化にし、改良されたパーフォーマンスを示すように、設計者は絶え間ない改良に懸命に努力している。
【課題を解決するための手段】
【０００４】
半導体集積デバイスが、ソースとこのソースの各々の側部に配置されたゲートを有する第１の垂直接合電界効果トランジスター(Vertical Junction Field Effect Transistor:  VJFET)と、ソースとこのソースの各々の側部に配置されたゲートを有する第２の垂直接合電界効果トランジスターを含む。第１の垂直接合電界効果トランジスター(ＶＪＦＥＴ)の少なくとも１つのゲートは、第２のＶＪＦＥＴの少なくとも１つのゲートから、チャンネルにより分離される。半導体集積デバイスは、更に、第１と第２のＶＪＦＥＴの間に配置された接合バリアーショトキー(Junction Barrier Schottky：ＪＢＳ)ダイオードを含む。
このＪＢＳダイオードは、このチャンネルに対する整流コンタクトを構成し、かつ、第１と第２のＶＪＦＥＴの少なくとも１つのゲートに対する非整流コンタクトを構成する金属コンタクトを備え、この金属コンタクトが、このＪＢＳダイオードのアノードである。第１の電気接続手段が、第１のＶＪＦＥＴのゲート、第２のＶＪＦＥＴのゲートとＪＢＳダイオードのアノードとを共通ゲート電極に連結し、第２の電気接続手段が第１のＶＪＦＥＴのソースと第２のＶＪＦＥＴのソースを共通ソース電極に連結する。
【図面の簡単な説明】
【０００５】
【図１】電力用スイッチングトランジスターとして利用できる垂直接合電界効果トランジスター(Vertical Junction Field Effect Transistor:  VJFET)を示す図である。
【図２】一実施例による、集積ＶＪＦＥＴ/ＪＢＳＤデバイスを示す図である。
【図３】Ａは、従来のＶＪＦＥＴスイッチを利用した電力用条件回路を示す図であり、Ｂは、一実施例による、集積ＶＪＦＥＴ/ＪＢＳＤデバイスを利用した電力用条件回路を示す図である。。
【図４】集積ＶＪＦＥＴ/ＪＢＳＤデバイスの動作を示すグラフである。
【図５】集積ＶＪＦＥＴ/ＪＢＳＤデバイスの動作を示すグラフである。
【図６】集積ＶＪＦＥＴ/ＪＢＳＤデバイスの動作を示すグラフである。
【図７】一実施例による、集積ＶＪＦＥＴ/ＪＢＳＤデバイスを製造する方法を示す図である。
【図８】一実施例による、プレーナー(planar)（凹部のない）ゲート構造を有する集積ＶＪＦＥＴ/ＪＢＳＤデバイスを示す図である。
【図９】一実施例による、埋没したゲート構造を有する集積ＶＪＦＥＴ/ＪＢＳＤデバイスを示す図である。
【図１０】一実施例による、横型ＪＦＥＴ構造を有する集積ＶＪＦＥＴ/ＪＢＳＤデバイスを示す図である。
【図１１】一実施例による、“デユアルメタル(dual-metal)”ショトキー構造を有するショトキーゲートを備えたＶＪＦＥＴを示す図である。
【図１２】一実施例による、デュアルゲート型(dual-gated)集積ＶＪＦＥＴ/ＪＢＳＤデバイスを示す図である。
【図１３】一実施例による、エピタキシャルＮ型抵抗層を備えたマージＰｉＮショトキー（Merged-PiN-Schottky: ＭＰＳ）ダイオードを示す図である。
【図１４】一実施例による、インプラントされたＮ型抵抗層を備えたマージＰｉＮショトキー（ＭＰＳ）ダイオードを示す図である。
【図１５】エピタキシャルＭＰＳダイオードを、ＰＮ接合を活性化するＮ型抵抗層で、モデル化した結果を表すグラフである。
【図１６】シリコンを利用して構成された垂直チャンネルトレンチ構造(vertical channel trenched structure)の絶縁ゲートバイポーラーデバイス(insulated gate bipolar device: IGBT)１２００を示す図である。
【図１７】種々の層構造を利用した電子の移動度を示すグラフである。
【図１８】一実施例による、垂直チャンネルトレンチ構造を有するＳｉＣエピタキシャル注入エンハンス型絶縁ゲートバイポーラーデバイス（ＩＧＢＴ）のために必要なデバイスエピタキシャル層を示す図である。
【図１９】一実施例による、種々のトレンチゲートＩＧＢＴ構造を示す図である。
【図２０】一実施例による、Ｐ型インプラントを有する非パンチスルートレンチゲートＩＧＢＴを示す図である。
【図２１】一実施例による、Ｐ型インプラントを有する、非パンチスルートレンチゲートＩＧＢＴを示す図である。
【発明を実施するための形態】
【０００６】
図１に、電力用スイッチングトランジスターとして利用できる凹部ゲート(recessed-gate)垂直接合電界効果トランジスター(Vertical Junction Field Effect Transistor:  VJFET)１００を示す。ＶＪＦＥＴというものは、金属酸化膜半導体（ＭＯＳ）デバイスとして高品質の純粋な酸化膜を持たないワイドバンドギャップ材料[例えば、炭化シリコン（ＳｉＣ）のような]のために利用できるものである。ＶＪＦＥＴ１００はソース１１２とＮ+型ソース領域１１０とを含む。図示したように、チャンネル１３０がこのソースの下部に配置される。チャンネル１３０は、第１のゲート１１３とＰ+インプラント１２０とを第２のゲート１１１とＰ+インプラント１１５から分離する。ゲート１１１と１１３は、ｐ+半導体に対するオーミック（非整流）コンタクトとなる金属から構成されており、それらは同一のゲート電極の２つの部分を構成するように電気的に接続される（図示せず）。チャンネル１３０とドリフト領域１４０は、炭化シリコンのような、半導体Ｎ+型バッフアー/基板上に配置される。この基板はドレイン１６０に結合される。
【０００７】
矢印に示すように、電流１９０が２つのインプラントされたＰ+ゲート領域１１５と１２０の間においてドレイン１６０からソース１１２に流れる。厚い軽くドープされた”ドリフト”領域１４０は、低電圧ゲート１１３、１１１とソース１１２とを有するデバイス１００の高電圧ドレイン１６０を分離する。Ｐ+ゲート領域１１５と１２０の間隔及びこれらに印加された電圧が流れる電流１９０の量を制御する。もしＰ+領域１１５と１２０が広く離れていれば、デバイス１００は”ノーマリーオン”であり、そして、電流１９０はVGS（即ち、ゲートからソースへの電圧）＝0 Vでチャンネル１３０を通って流れる。デバイス１００をオフに切り換えるには負のVGSを印加せねばならず、そうすると逆バイアスされたp/n接合からのデイプレション(depletion)領域がチャンネル１３０を締め付ける(pinch-off)。代替的には、もしＰ+領域１１５と１２０とがともに閉じていれば、ビルトイン(built-in)デイプレション領域が印加バイアスなし(VGS = 0 V)でチャンネル１３０を締め付ける。この場合、デバイス１００は、”ノーマリーオフ”であり、デバイスを“オン“に切り換えるには正の電圧をゲートに印加せねばならない。図１には１つのソースと２つのゲートだけが図示されているが、電力用ＶＪＦＥＴは高電流を得るために全て並列に接続されて、この構造を繰り返した何百（又は、何千）のトランジスターを含んでもよい。
【０００８】
電力用スイッチングへの応用のために、ＶＪＦＥＴがカスコード(cascode)構造において使用でき、その場合、低電圧のノーマリーオフ(Noff)デバイスが高電圧の“ノーマリーオン”(Non)デバイスと直列に接続される。カスコード構造は、２つのデイスクリート(discrete)なデバイスと共にか、あるいは、ひとつのチップ上でのモノリシックとして活用できる。NonデバイスのゲートがNoffデバイスのソースに接続される。オフ状態では、Noffデバイスが初期に電圧をブロック(blocks)する。この逆バイアスがNonデバイスのゲートとソースの接合に逆バイアスされ、そのことがある低電圧(例えば、 VGS = -20 V)でオフに切り換える。ノーマリーオン(Non)のＶＪＦＥＴは、その後高電圧(例えば、300V-10 kV)のバルク(bulk)をブロックする。カスコード構造は、ひとつのデバイスに比較して、以下を含む幾つかの利点を有する。即ち、(i)減少したミラー(Miller)容量による、より高速のスイッチング速度(ii) 非常に抵抗性であり得る、高電圧のノーマリーオフ(Noff)のＶＪＦＥＴの必要性がないこと及び、 (iii) 必須の逆平行ダイオードである。
【０００９】
図２は、一実施例に係る集積(integrated)ＶＪＦＥＴ/ＪＢＳＤ(Junction Barrier Schottoky Diode)電力用デバイス２００を示す。図２は、図示したように構成された２つのＶＪＦＥＴ２０１と２０３を含む。第１のＶＪＦＥＴであるＶＪＦＥＴ２０１は、ソース２１８とＮ+型ソース領域２１７を含む。チャンネル２３０は、ソース２１７の下部に図示したように配置される。チャンネル２３０は、第１のゲート２１３とＰ+インプラント２２０を第２のゲート２６６とＰ+インプラント２６５とから分離する。チャンネル１３０は炭化シリコンのような基板上に配置される。この基板はＮ型ドリフト領域２４０とＮ+型バッファー/基板２５０を含む。この基板はドレイン２６０に結合される。第２のＶＪＦＥＴ２０３はソース２１２とＮ+型ソース領域２１０を含む。チャンネル２３０は、ソースの下部に図示したように配置される。チャンネル２３０は、第１のゲート２１１とＰ+インプラント２１５とを第２のゲート２６７とＰ+インプラント２６８とから分離する。ゲートコンタクト２１１、２１３、２６６及び２６７は、半導体に対するオーミックコンタクトとなる金属から全て形成される。理解されるように、基板上に配置されたチャンネル２３０は、第１のＶＪＦＥＴ２０１と第２のＶＪＦＥＴ２０３に共通である。更に、第２のＶＪＦＥＴ２０３は、第１のＶＪＦＥＴ２０１と共に、共通のＮ型ドリフト領域２４０、Ｎ+型バッファー/基板２５０及びドレイン２６０を均等に分け合う。
【００１０】
集積ＶＪＦＥＴ/ＪＢＳＤデバイス２００は、ゲート２６６とゲート２６７のような、一対のゲート及びこのゲートの間に配置されたチャンネル２３０を含み、これらはショトキーメタル２８０により接触される。ショトキーメタル２８０は、半導体チャンネル２３０に対するショトキー（整流）コンタクトとなり、ゲート２６６と２６７に対するオーミック（非整流）コンタクトとなり、このデバイスに含まれている必須のＪＢＳＤのためのアノードを構成する。ＪＢＳＤ２０２は、Ｎ型ドリフト領域２４０、Ｎ+型バッファー/基板２５０及びドレイン２６０を含む基板の上に形成される。
【００１１】
集積ＶＪＦＥＴ/ＪＢＳＤデバイス２００のゲート２１３、２８０及び２１１は、このデバイスのための１つのゲートを構成するように、一緒に結合される。ソース２１２と２１８は、デバイス２００のための１つのソースを構成するように、一緒に結合される。
【００１２】
図２に示すように、集積ＶＪＦＥＴ/ＪＢＳＤデバイス２００は、必須のＪＢＳＤデバイスと共に“ノーマリーオン”ＶＪＦＥＴとして機能する。
【００１３】
矢印に示すように、例えば、“オン”状態(VGS = 0 V, VDS > 0V)のトランジスターについて、２つのインプラントされたＰ+ゲート領域の間における電流２９０と２９２がドレイン２６０からソース２１７と２１０にそれぞれ流れる。もし、このデバイスが“オフ”状態(チャンネル２３０を締め付けるに十分VGS が負である)にスイッチされたならば、ＶＪＦＥＴトランジスターの電流２９０と２９２がオフに切り換えられる。もし、このデバイスが“オフ”状態であり、一方、ＪＢＳＤのターンオン電圧よりも大きい正バイアスがゲートからドレインに印加(VGD > 0 V)されたならば、矢印２９１に示すように、ダイオード電流が逆方向に流れる。厚い軽くドープされた”ドリフト”領域２４０は、デバイス２００の高電圧ドレイン２６０をソース２１０と２１７（一緒に結合される）とから分離する。Ｐ+ゲート領域２２０及び２６５並びに２６８及び２１５の間隔は十分大きくされて、デバイス２００がノーマリーオン”であり、電流２９０、２９２がVGS = 0 Vでチャンネル２３０を通って流れることを確実にさせる。デバイス２００をオフに切り換えるには、負のVGSを印加させ、逆バイアスされたp/n接合からのデイプレション領域がゲート領域２２０及び２６５並びに２６８及び２１５の間のチャンネル２３０を締め付けさせる。ここでは、ソースとゲートの１つのセットだけを図示しているが、集積ＶＪＦＥＴ/ＪＢＳＤデバイス２００は、高電流を得るためにソース/ゲート・フィンガー(fingers)を繰り返した何百又は何千のトランジスターを含むように構成されてもよい。
【００１４】
電力用条件回路のために、図３Ａに示したように、ＪＢＳダイオードを電力用スイッチを有する逆平行構造に接続することが、しばしば望ましい。このことは、トランジスターとダイオードのための個別のデイスクリートデバイスを利用して、しばしば実行される。もし、従来のＶＪＦＥＴカスコードスイッチが電力用スイッチとして利用されたならば、３つの個別のデバイス、即ち、ノーマリーオフＶＪＦＥＴ３２、ノーマリーオンＶＪＦＥＴ３１及びＪＢＳダイオード３０が必要となる。
【００１５】
一実施例によれば、ノーマリーオンの集積ＶＪＦＥＴ/ＪＢＳＤデバイス２００は、標準的なノーマリーオフＶＪＦＥＴ３７と共にカスコード構造に接続された場合には、図３Ｂに示したように、“逆平行”ＪＢＳダイオード３５を自動的にこのデバイス内でノーマリーオンＶＪＦＥＴ３６と集積させる。その結果、ノーマリーオンの集積ＶＪＦＥＴ/ＪＢＳＤデバイス２００と標準的なノーマリーオフＶＪＦＥＴ３７のような２つのデバイスは、３つのデバイスの代わりに利用でき、コストと複雑性を減少させ、一方、電力用条件回路の信頼性を増す。
【００１６】
一例によれば、ｎ型チャンネル層が約3 x 1016/cm3のドーピング密度を有してもよいし、他方、ｎ型ドリフト層におけるドーピング密度を約 5 x 1015/cm3としてもよい。ショトキーゲート、オーミックコンタクト及びソース領域が 1 x 1019/cm3のドーピング密度を有してもよく、Ｐ+インプラント領域が1 x 1016/cm3 から 1 x 1018/cm3の範囲のドーピング密度を有してもよい。このドーピング密度は一例として与えるものである。デバイスやデバイス領域としてのドーピングレベルは所望により変更できる。
【００１７】
図４〜６に、デバイスモデル化ソフトウエアを利用しシミュレートした場合の集積ＶＪＦＥＴ/ＪＢＳＤデバイスの動作を示す、グラフ４００、５００及び６００を示す。グラフ４００、５００及び６００によって、集積ＶＪＦＥＴ/ＪＢＳＤデバイスは、集積ＪＢＳＤの利点と共にノーマリーオンＶＪＦＥＴとして機能することを確認できる。図４は、集積ＶＪＦＥＴ/ＪＢＳＤデバイスのゲート-ドレイン電圧が約0 .5 ボルトから 3 ボルト以上（Ｘ軸）に増加するに従い、ゲート電流が0から 2 X 105 A/μm （Ｙ軸）に増加することを示す。このシミュレーションにおいて、ゲート（ショトキーコンタクトを含む）は順方向にバイアスされ、ソースは浮いた(floating)ままである。 グラフ４００によれば、 ショトキー・ゲート-ドレイン・ダイオードは、期待したように“オン”に切り換わることを理解することができる。
【００１８】
もし、集積ＶＪＦＥＴ/ＪＢＳＤデバイスのゲートが0かそれ以下のままであり、集積ＶＪＦＥＴ/ＪＢＳＤデバイスのドレイン-ソースが正にバイアスされれば、このデバイスは、図５のグラフ５００から理解されるように、ドレインからソースへの電圧(VDS) = 800 VでVGS = - 25 Vのピンチオフ電圧において“ノーマリーオン”ＶＪＦＥＴとして動作する。グラフ５００は、ドレイン電圧 VDS (X軸) とドレイン電流 (Y軸)を示し、その間、VGS が -10 V から -25 Vまで変化する。
【００１９】
図６に、集積ＶＪＦＥＴ/ＪＢＳＤデバイスの“ノーマリーオン” 順方向特性を表すグラフ６００を示す。グラフ６００はドレイン電圧(X軸)とドレイン電流(Y軸)を示す。グラフ６００に示されたように、もし、VGS = 0であれば、このデバイスは“オン”に切り換わり、そして、ドレイン電圧(VDS)が、0から約 3.6 ボルトに増加するに従い、ドレイン電流は0から2 X 105 A/μmに増加する。例えば、VGS が- 2V から- 6Vに減少するに従って、たとえドレイン電圧が増加しても、図６に示したように、ドレイン電流は猛烈に減少する。VGS が“ピンチオフ”電圧に近づくに従い、ドレイン電流はほとんど0となり、集積ＶＪＦＥＴ/ＪＢＳＤデバイスはオフに切り換わる。
【００２０】
図７に、一実施例に係る、デバイス２００のような、集積ＶＪＦＥＴ/ＪＢＳＤデバイスを製造する方法を示す。以下の説明では、Ｎ型デバイスとして説明するが、ここで説明したプロセスと技術は、Ｎ型材料をＰ型材料にＰ型材料をＮ型材料に置換し、電極の極性を逆にすることにより、更にＰ型デバイスにも応用できる。シリコン（Ｓｉ）、ＳｉＣ、他の材料又はこれらの何らかの組み合わせを含む基礎となっている半導体基板７１０を集積ＶＪＦＥＴ/ＪＢＳＤデバイスのために利用してもよい。基板７１０は、より高いキャリアー密度でドープしてもよく、ソースコンタクトのためのトップ層を含んでもよい。例えば、Ｎ型デバイスのためには、トップ層はＮ+型ソースコンタクト層である。しかし、Ｐ型デバイスのためには、トップ層はＰ+型ソースコンタクト層である。図７（a）に示すように、マスク７２０、７２１がパターン化されており、ソース支柱(pillar)７１５、７１６が基板７１０の中にエッチングされる。Ｎ+型ソースコンタクト層７１１は、ソース支柱７１５、７１６のためには残されるが、ｐ+型領域とショトキー領域のためには除去される。
【００２１】
図７（b）に示すように、付加的なマスク７２２が基板７１０上にパターン化される。Ｎ型デバイスのために、図７（c）に示すように、Ｐ+領域７３１、７３２、７３３及び７３４の全てを形成するためイオン注入(ion-implantation)がされる。Ｐ+領域Ｐ１，Ｐ２及びＰ３の間隔は、典型的には、0.5から10マイクロメーターの範囲にできる。このイオン注入は、１種類の注入であってもよいし、複数の注入を含んでもよい。Ｐ型ゲート領域を形成する代替的なアプローチとしては、拡散(diffusion)とエピタキシャル再成長とを含む。Ｐ型デバイスのために、Ｎ+型領域を形成するように、イオン注入が実行される。ゲート、ソース及びドレインコンタクトを形成するために、メタル化連結プロセス(metallization and interconnect process)が使用される。図７（d）に示すように、オーミックゲートコンタクト７３５、７３６、７３７及び７３８がＰ+領域７３１、７３２、７３３及び７３４の上に形成される。その後、ショトキーゲート領域７４１、７４４及び７４３が形成され、半導体チャンネルに対するショトキーコンタクトとなり、ｐ+ゲート７３５、７３６、７３７及び７３８に対するオーミックコンタクトとなる。これらの領域は、集積ＶＪＦＥＴ/ＪＢＳＤデバイスのための１つのゲートコンタクトを形成するように、図面の平面の外側で一緒に接続される。絶縁体７８０がゲートコンタクト７４１、７４４及び７４３の上に形成される。ソースコンタクト７６０が、その後、集積ＶＪＦＥＴ/ＪＢＳＤデバイスのために形成される。更に、ドレインコンタクト７７０がこのデバイスのために形成される。
【００２２】
一実施例によれば、図７(d)に示したように、集積ＶＪＦＥＴ/ＪＢＳＤデバイスは、第１のＶＪＦＥＴ７５０、ＪＢＳダイオード７５１及び第２のＶＪＦＥＴ７７０を含む。ＪＢＳダイオードのためのショトキーコンタクト７４４は、ショトキーコンタクト７４４を囲むＰ+領域７３２、７３３の上に存在するオーミックコンタクトを省略することによって形成される。
【００２３】
図８に、一実施例に係るプレーナー(planar)（凹部のない）ゲート構造を有する集積ＶＪＦＥＴ/ＪＢＳＤデバイスを示す。図示したように、ゲート８１、８２は、ソース８７、８８に対して平面的(planar)であり、集積ＶＪＦＥＴ/ＪＢＳＤデバイス（上述した）の特徴を与える。
【００２４】
図９に、一実施例に係る埋没したゲート構造（例えば、ゲート９１、９２、９３及び９４が埋没）を有する集積ＶＪＦＥＴ/ＪＢＳＤデバイスを示す。
【００２５】
図１０に、一実施例に係る横型ＪＦＥＴ構造を有する集積ＶＪＦＥＴ/ＪＢＳＤデバイスを示す。
【００２６】
一実施例によれば、図１１に示したように、ショトキーゲートを備えたＶＪＦＥＴは、“デユアルメタル(dual-metal)”ショトキーダイオードと集積できる。この実施例によれば、高バリアーショトキー(high-barrier Schottky:HBS)メタルは、ＶＪＦＥＴのゲート１１、１２、１３、と１４として、かつ、ダイオードのシールド領域として使用され、低バリアーショトキー(Low-barrier Schottky:LBS）メタルがこのダイオードのメインコンタクト１５として使用される。
【００２７】
図１２に、一実施例に係るデュアルゲート型(dual-gated)集積ＶＪＦＥＴ/ＪＢＳＤデバイス８００を示す。デュアルゲート型集積ＶＪＦＥＴ/ＪＢＳＤデバイス８００は、２セットのゲート、即ち、“ノーマリーオフ”位置を制御する上部ゲート及び“ノーマリーオン”位置を制御する下部ゲートを含むように構成される。
【００２８】
図１２に示したデュアルゲート型集積ＶＪＦＥＴ/ＪＢＳＤデバイスにおいて、第１のＶＪＦＥＴであるＶＪＦＥＴ８０１がソース８１８とＮ+型ソース領域８１７を含む。第１のチャンネル８３０がソース８１７の下部に図示したように配置される。第１のＮ型チャンネル８３０は、第１のゲート８１３とＰ+型インプラント８２０とを含む上部ゲートを第２のゲート８１４とＰ+型インプラント８２１とから分離する。ＶＪＦＥＴ８０１は第１のＮ型ドリフト領域８４０を含む。第１のＶＪＦＥＴ８０１は、更に、第１のゲート８７１とＰ+型インプラント８７０と第２のゲート８７６とＰ+型インプラント８７５とを含む下部ゲートの第１のセットを含む。下部ゲートは、第２のＮ型チャンネル８３５により分離されている。第２のｎ型チャンネル８３５は、Ｎ+型バッファー/基板８５０の上に配置されている、第２のＮ型ドリフト領域８４１の上に配置されている。Ｎ+型バッファー/基板８５０は、デュアルゲート型集積ＶＪＦＥＴ/ＪＢＳＤデバイス８００のドレイン８６０に接続される。
【００２９】
図１２に示したように、第２のＶＪＦＥＴ８０３がＶＪＦＥＴ８０１と共通のソース８１８とＮ+型ソース領域８１０を含む。第２のＮ型チャンネル８３１がＮ+型ソース領域８１０の下部に図示したように配置される。第２のＮ型チャンネル８３０は、第１のゲート８１５とＰ+型インプラント８２２とを含む上部ゲートを第２のゲート８１６とＰ+型インプラント８２３とから分離する。第２のＶＪＦＥＴ８０３は、Ｎ型ドリフト領域８４３を図示したように均等に分け合う。第２のＶＪＦＥＴ８０３は、更に、第１のゲート８７７とＰ+型インプラント８７８と第２のゲート８７４とＰ+型インプラント８７９とを含む下部ゲートの第２のセットを含む。下部ゲートは第２のＮ型チャンネル８３５により分離される。第２のｎ型チャンネル８３５は、Ｎ+型バッファー/基板８５０の上に配置されている第２のＮ型ドリフト領域８４１上に配置される。Ｎ+型バッファー/基板８５０は、デュアルゲート型集積ＶＪＦＥＴ/ＪＢＳＤデバイス８００のドレイン８６０に接続される。
【００３０】
一実施例によれば、デユアルゲート型集積ＶＪＦＥＴ/ＪＢＳＤデバイス８００は、２セットのゲート、即ち、“ノーマリーオフ”位置を制御する上部ゲート８１３、８１４、８１５及び８１６と、“ノーマリーオン”位置を制御する下部ゲート８７１、８７６、８７７及び８７４とを含むように構成される。上部ゲート（即ち、ゲート８２０と８２１、及び、８２２と８２３）の小さい間隔のために、ビルトインデプレション領域(built-in depletion regions)がゲートとソースの間にバイアスが印加されない（即ち、VGS = 0 V）でチャンネル８３０、８３１を締め付ける。この場合、上部ゲートは、“ノーマリーオフ”であるデバイス８００を与える。ビルトインデプレション領域を減少させ、デバイス８００を“オン”に切り換えるには、正の電圧VGSをゲートに印加せねばならない。一実施例によれば、相互接続メタル(interconnect metal)であり得る共通ソース８１８が、図示したようにＶＪＦＥＴ８０１、８０３のソースを接続するように利用できる。共通ソース８１８は、絶縁体８９１、８９２、８９３及び８９４により上部ゲートから絶縁される。
【００３１】
下部ゲート８７１、８７６、８７７及び８７４は、ノーマリー“オン”デバイスを与える。Ｐ+型ゲート領域８７０及び８７５並びに８７８及び８７９のより大きな間隔がVGS = 0 Vでゲート領域の間の第２のＮ型チャンネル８３５を通り電流が流れることを可能にする。下部ゲートは、ソースコンタクト８１８を通じてソースに接続される。もし、このデバイスの上部のノーマリーオフ部分が“オフ”状態にあり、ドレイン-ソース電圧(VDS)が正であれば、負の電圧が第２のｎ型チャンネル８３５と下部ゲート８７１、８７６、８７７及び８７４との間に現れる。このことが、このデバイスの下部のノーマリーオン部分をオフにスイッチする。もし、このデバイスの上部のノーマリーオフ部分が“オン”状態であれば、電流がデバイスの両方の部分を通じて流れ、組み合わされたスイッチは“オン”となる。有益なことに、デュアルゲートのデバイス８００は、ノーマリーオフのＶＪＦＥＴとノーマリーオンのＶＪＦＥＴとを１つのデバイスの中でカスコード構造に接続し、これにより回路のコストと複雑性を減少させる。
【００３２】
図１２に示したように、ショトキーコンタクト８８０が下部半導体チャンネル８３５に対するショトキー（整流）コンタクトとなり、下部ゲート８７１、８７６、８７７及び８７４に対するオーミックコンタクトとなる。ＪＢＳダイオード８０２が第２のＮ型ドリフト層８４１、Ｎ+型バッファー/基板８５０及びドレイン８６０を含む基板の上に形成される。このように、３つのデバイス（ノーマリーオフのＶＪＦＥＴ、ノーマリーオンのＶＪＦＥＴ及び逆平行ＪＢＳダイオード）は、１つのデバイスへと組み合わされ、電力用条件回路のコストと複雑性を減少させる。
【００３３】
ここに図示し説明したように、集積ＶＪＦＥＴ/ＪＢＳＤデバイスが２つのソース/ゲートのセットのみの場合を示したが、集積ＶＪＦＥＴ/ＪＢＳＤデバイスは、高電流を有するデバイスのために、何百、何千又はゲート/ソースの繰り返した接続を含むように構成されてもよい。
【００３４】
ソースとゲートの多くのセットを含む高電圧トランジスターにおいて、ＶＪＦＥＴ/ＪＢＳＤが２つの別々の方法で集積化できる。第１の方法は、あらゆるＶＪＦＥＴフィンガー(finger)の間のＪＢＳダイオードフィンガーを組み合わせる(interdigitate)ことである。高電圧デバイスのために、この集積化の方法は、いずれのデバイスのパーフォーマンスも著しくは減少しないはずである。高電圧の多数キャリアー(majority-carrier)デバイスのために、典型的には、ドリフト領域は、厚く (10-100 μm)、かつ、軽くドープされており (1014-1015 cm-3)、”オン”状態抵抗を支配する。その結果、ＶＪＦＥＴとＪＢＳダイオードの両方のためのフィンガー（複数）の低い密度をいずれのデバイスの抵抗も著しく増加させることなしに収容できる。このことは、１個のデバイスと同じエリア内に２つの高パーフォーマンスのデバイスを集積化することを可能にする。第２の方法は、全て同じエッジ(edge)端部内に、ＶＪＦＥＴフィンガー（複数）とＪＢＳダイオードフィンガー（複数）の別個のグループとを形成することであるが、これらのグループを組み合わせはしない。同じパーフォーマンスを達成するには、このことは、上述の組み合わせアプローチよりもより広いエリアを必要とするが、パッドを接合するためのフィンガーを相互接続することに関する利点を持ち得る。
【００３５】
代替的な実施例によれば、ＶＪＦＥＴのＰ+型ゲートに対するオーミックコンタクトが構造上省略できる。それで、ショトキーコンタクトは、ＪＢＳダイオードの半導体チャンネル及びＶＪＦＥＴのｐ+型ゲートの両方に接触するように用いられる。このことは、ノーマリーオンデバイスのピンチオフ電圧を容易に分かるように変更しない。ゲート-ソースのピンチオフ電圧は、典型的には-20 Vである。Ｐ+型ゲートコンタクトにおけるショトキー接合により、付加的な1 Vの低下が導入され、それを-21 Vに下げる。このことは、カスコード回路に大きな影響を及ぼすはずはない。
【００３６】
図１３に、一実施例に係るＮ型抵抗層９３０とエピタキシャルＰ型アノード支柱９４０−９４２を備えた改良されたリカバリーサージ電流可能な整流器(recovery surge current capable rectifier)９００を示す。図示したように、改良されたリカバリー整流器９００は、ＳｉＣのようなＮ型基板９１０の上に製造できる。改良されたリカバリー整流器９００は、Ｎ型ドリフト層９２０とＮ型抵抗層９３０を含む。改良されたリカバリー整流器９００は、Ｎ型抵抗層９３０の上に製造されたＰ型アノード支柱９４０、９４１及び９４２を含む。Ｐ型アノード支柱９４０、９４１及び９４２は、オーミックコンタクト９５０、９５１及び９５２を、それぞれ含む。オーミックコンタクトは、Ｐ型アノード支柱に対する低抵抗のアクセスを可能にする。オーミックコンタクトは、コンタクトのための、線形で、対称的な電流―電圧(I-V)特性を与え得る。オーミックコンタクトは、スパッターされてもよく、フオトリソグラフィーを利用してパターン化された蒸着された金属パッド(metal pads)であってもよい。
【００３７】
Ｐ型アノード支柱９４０、９４１及び９４２は、エピタキシャルプロセスで製造される。図示したように、ショトキーコンタクト９６１と９６２は、Ｐ型アノード支柱９４０、９４１及び９４２の間のＮ型抵抗層９３０の上に形成される。ショトキーコンタクト９６１と９６２は、接合が一方向のバイアス極性に対しては伝導するが、他方向のバイアス極性に対しては伝導しないショトキーバリアー（整流コンタクト）を与える。ショトキーダイオードは、コンタクトのための非線形で非対称的な(I-V)特性を与え得る。Ｎ型抵抗層９３０が改良されたリカバリー整流器９００に追加され、このデバイスのＰＮ接合（Ｐ型アノードとＮ型抵抗層の接合）を低電圧で”オン”に切り換えらさせ、よって、このデバイスのオン抵抗を減少させる。
【００３８】
図１４に、Ｎ型抵抗層１０３０とＰ型アノードインプラント１０４０〜１０４２とを備えた改良されたリカバリーサージ電流可能な整流器１０００の他の実施例を示す。Ｐ型アノードインプラント１０４０〜１０４２は、Ｎ型抵抗層１０３０に注入される。図示したように、改良されたリカバリー整流器１０００は、ＳｉＣのようなＮ型基板１０１０の上に製造される。整流器１０００は、Ｎ型ドリフト層１０２０とＮ型抵抗層１０３０を含む。Ｎ型抵抗層に注入された、Ｐ型アノード領域１０４０、１０４１及び１０４２は、オーミックコンタクト１０５０、１０５１及び１０５２をそれぞれ含む。オーミックコンタクトは、Ｐ型アノードインプラントに対する低抵抗のアクセスを可能にする。オーミックコンタクトは、コンタクトのための線形で対称的な電流―電圧(I-V)特性を与え得る。
【００３９】
Ｐ型アノード領域１０４０、１０４１及び１０４２は、Ｎ型抵抗層１０３０に注入される。図示したように、ショトキーコンタクト１０６１、１０６２は、Ｐ型アノードインプラント領域１０４０、１０４１及び１０４２の間のＮ型抵抗層１０３０の上に形成される。ショトキーコンタクト１０６１、１０６２は、接合が一方向のバイアス極性に対しては伝導するが、他方向のバイアス極性に対して伝導しないショトキーバリアー（整流コンタクト）を与える。ショトキーダイオードは、コンタクトのための非線形で非対称的な(I-V)特性を与え得る。Ｎ型抵抗層１０３０は、整流器１０００に追加され、このデバイスのＰＮ接合（Ｐ型アノードとＮ型抵抗層の接合）を低電圧で”オン”に切り換えられる。よって、このデバイスのオン抵抗を減少させる。
【００４０】
図１５に、ＰＮ接合を活性化するＮ型抵抗層を伴うエピタキシャル整流器（例えば、整流器９００）の数値的にモデル化した結果のグラフ１１００を示す。Ｘ軸は、整流器の順方向にバイアスされた電圧 (V)を示し、Ｙ軸は、整流器の電流(A/μm)を示す。これらのシミュレーションにおいて、Ｎ型層（例えば、９３０）は、約4 μmの厚さ (T)に固定され、Ｐ型アノード支柱（例えば、９４０、９４１及び９４１）は、約10 μmの幅 (W1)に固定され、ショトキーコンタクト（例えば、９６１と９６２）は、約3 μmの幅(W2)である。グラフ１１００は、Ｎ型抵抗層の種々のドーピングを示す３つの曲線を示す。Ｎ型層の抵抗値が増加するに従い、整流器のＰＮ接合は、より低い電圧でオンに切り換わる。従って、ＰＮ接合のターンオンは、Ｎ型層のドーピング、その深さ及び与えられたＮ型抵抗層のドーピングのためのＰ型アノード間隔を調整することにより適応できる。例えば、曲線１１１０は1 X 1014/cm3のドーピングを示し、曲線１１２０は2 X 1014/cm3 のドーピングを示し、曲線１１３０は3 X 1014/cm3のドーピングを示す。グラフ１１００から理解されるように、1 X 1014/cm3 のドーピングで、ＰＮ接合は約 4ボルトの電圧（データ点１１１１）で”オン”に切り換わる。Ｎ型抵抗層のドーピングレベルが増加するに従いＰＮ接合のためのターンオン電圧もまた増加する。オーミックコンタクトは、より大きなターンオン電圧を必要とするので、データ点１１１１、１１２１及び１１３１は、オーミックコンタクトを通じて電流を表す。よって、種々のパラメーターを調整し、Ｎ型抵抗層を与えることで、ｐｎ接合を横断しての電圧低下を増加させることとなり、それ故、ｐｎ接合のターンオン電圧を低下でき、整流器を横断する特有の順方向電圧においてターンオンさせデバイスのオン抵抗を減少させる。Ｎ型抵抗層のドーピングは、Ｎ型ドリフト層のドーピングまでの範囲にできる。例えば、システム開始条件(system start-up conditions)のためのサージ電流を必要とする応用例として、ｐｎ接合がターンオンし少数(minority)キャリアを注入することが必要となり、よって、所望の順方向電圧で順方向オン抵抗を劇的に低下させる。ショトキーコンタクトは、逆リカバリー中に少数(minority)キャリアのホールのための再結合ソースとして動作でき、よって、タ−ンオフプロセスをスピードアップさせる。低ドープされた抵抗層９３０又は１０３０を調整することにより、サージ電流は、ストレス条件下においてのみ発生し、通常の動作の間には発生しないことを可能にする。
【００４１】
整流器９００と整流器１０００の実施例によれば、Ｎ型抵抗層の厚さＴは厚さ0.2から 5ミクロンメーターの範囲としてもよく、Ｐ型アノード支柱の幅(W1)は、0.5から12 ミクロンメーターの範囲としてもよく、及び/又は、ショトキーコンタクトの幅(W2) は、0.5から8 ミクロンメーターの範囲としてもよい。
【００４２】
図１６に、シリコンを利用して構成された垂直チャンネルトレンチ構造(vertical channel trenched structure)の絶縁ゲートバイポーラーデバイス(insulated gate bipolar device: IGBT)１２００を示す。トレンチゲート構造を利用し、セル(cell)の位置(pitch)を制御することによって、ＩＧＢＴのベース(base)におけるエンハンスされた注入(enhanced injection)を発生できる。エンハンスされた注入は、ＩＧＢＴにおけるスイッチング損失を劇的に増加させないでオン状態損失を減少させる。垂直チャンネルトレンチ構造の絶縁ゲートバイポーラーデバイス(IGBT)１２００は、コレクター端子（又は、アノード）１２１０、Ｐ型エミッター領域１２２０、Ｎ型ベース１２３０、一対の垂直トレンチゲート１２４０、１２４１、Ｐ型ベース１２７０、Ｎ型ソース１２６０及びエミッター端子（又は、カソード）１２５０を含む。一実施例によれば、ゲート１２４０と１２４１とは互いに結合される。オプションとして、ゲート１２４０と１２４１の片方がエミッター端子１２５０に結合されてもよい。
【００４３】
垂直チャンネルトレンチ構造のＩＧＢＴ１２２０において、もし、エミッター端子１２５０に関し、正電圧が垂直ゲート１２４０、１２４１に印加されれば、反転(inversion)層（Ｎ型チャンネル）１２７１が垂直ゲート１２４０、１２４１の対の間のＰ型領域内に形成される。印加電圧が垂直ゲート１２４０、１２４１の近傍にチャンネルを生成し、そこでは、反転層内でカソードから離れて、エレクトロンが下方に流れ、Ｐ型ベースを通じてホールが上方に流れる。このことが、チャンネル１２４０内にエレクトロンのための低抵抗領域を生じさせ、大きいポテンシャル低下が、ホールが移動するチャンネル１２４０の間の領域内に生じることとなる。更に、前記構造は、伝統的なＤＭＯＳ(Double Diffused Metal Oxide Semiconductor)構造におけるような“JFET”抵抗を与えない。
【００４４】
従来のプレーナー(planar)ＩＧＢＴは、厚いドリフト領域における伝導性の調整を利用するバイポーラーデバイスである。逆阻止(reverse blocking)の間、阻止電圧は、ドリフト領域を横断して低下出来るに十分な程に層の厚さとドーピングが低くなければならない。ＩＧＢＴの低キャリア密度と厚いベース層が、より低いｐ+型エミッター領域から注入された少数キャリアー（ホール）により調整される。Ｎ型ベースに注入されたホール密度は非常に高い（背景のＮ型ドーパント密度よりも高い大きさの次数）はずで、この密度はオン抵抗を効率的に低くするものである。シリコンＩＧＢＴでは、ＭＯＳチャンネルの設計により、オン状態中のＩＧＢＴのベースにおける電荷密度に大きく影響を与え得る。Ｎ型チャンネルＩＧＢＴにおけるＰ型本体(body)インプラントを広く深くするか、あるいは、深いトレンチゲート構造を成長することにより、ＭＯＳチャンネルを横断して上昇されたポテンシャルを発生させることが判明してきている。上昇されたポテンシャルは、チャンネルからのエレクトロン電流の増加となり、エミッター端子１２５０あるいはカソード上への電流の積み上げとなる。その結果、スイッチング損失が大量に増加することなしに、前記ＩＧＢＴのベース抵抗が減少すること（ベース電荷密度における増加による）となる。シリコン中でのドーパントの拡散割合が高いために、シリコンでは、ドーパントがチャンネル領域を形成するように拡散される。更に、シリコン中での材料の特質は、反転層の高移動度を生み出すＭＯＳチャンネルが容易に形成されるようなものである。
【００４５】
更に、炭化シリコン中において、ＩＧＢＴのＰ型ウェル(well)領域、イオン注入で形成(implant)される。炭化シリコンにおける拡散定数が非常に低いので、あらゆる実際上の目的のためにドーパントが拡散できない。従って、炭化シリコンにおけるＰ型ウェルの深さは、 1 ミクロンかそれ以下に限られる。このことが、従来のＩＧＢＴのプレーナーデバイス注入エンハンスメント(injection enhancement)構造の有効性を限定する。その上に、ドーパントは、ラッチアップ(latch-up)を防ぐために炭化シリコンＩＧＢＴ構造中に最大約1 ミクロンの深さに注入しなければならないので、チャンネル領域は、高度にダメージを受け、反転層の移動度を劇的に減少させる。
【００４６】
ここに説明したように、注入エンハンス型(injection enhanced)ＩＧＢＴは、チャンネル層を形成するように、エピタキシャルＰ型層を利用して設けられる。図１７に示すように、エピタキシャルＰ型層（１６）は、インプラントされたチャンネル領域（１７，１８）に比較して、反転層の更に高い移動度を与える。更に、本発明は、ホール電流の凝集(crowding)により、チャンネルを横断する、より高いポテンシャル低下を生むための厳格なチャンネル幅を利用する。上述したように、ホール電流の凝集はベースに少数キャリア密度を増加させ、よって、ＩＧＢＴを横断してのオン状態電圧低下を減少させる。
【００４７】
図１８は、一実施例に係る垂直チャンネルトレンチ構造を有するＳｉＣエピタキシャル注入エンハンス型ＩＧＢＴを成長するために、必要なデバイスエピタキシャル層を示す。炭化シリコンにおいて、高度に伝導的なＰ型基板がないため、エピタキシャル層がＮ型基板１３００の上に成長できる。Ｎ型基板が反対側から包まれて、Ｐ型エミッターエピタキシャル層１３１０に対する裏側（アノード）コンタクトとなる。Ｐ型エミッターエピタキシャル層１３１０は、Ｐ型コレクター、あるいは、金属酸化膜半導体（ＭＯＳ）チャンネルエピタキシャル層１３３０と共に形成されるＮ型ベースエピタキシャル層１３２０、と共に形成される。図示されたように、Ｎ+型ＭＯＳソースコンタクトエピタキシャル層１３４０が層１３３０上に形成される。追加して、エピタキシャル層は、頂上にＰ型注入層を、反対側に基板を有して、逆の順序で成長される。ウエハーが捲られ(flipped over)、そして、このＩＧＢＴのＭＯＳ部分が公知のようにＣ面(face)上に成長され得る。
【００４８】
図１９に、注入エンハンスメントのためのエピタキシャル層を備えてＳｉＣ内に活用された幾つかのＩＧＢＴ技術[例えば、非パンチスルー(non punch-through)ＩＧＢＴ、パンチスルー(punch-through)ＩＧＢＴ及び電界停止(field-stop)ＩＧＢＴ]を示す。非パンチスルー(non punch-through)ＩＧＢＴ１４００、パンチスルー(punch-through)ＩＧＢＴ１４５０及び電界停止(field-stop)ＩＧＢＴ１４５１は、各々エピタキシャルＰ型チャンネル層を利用したトレンチゲート注入エンハンス型ＩＧＢＴ構造を表す。各々のＩＧＢＴ技術は、オン状態対スイッチング損失とのトレードオフ(trade-off)関係にあり、特有のデバイスへの応用を生じさせる。ここに説明した発明は、各々の技術のためのオン状態損失を更に減少させるために活用できる。
【００４９】
図１９に、一実施例に係る非パンチスルートレンチゲートＩＧＢＴ構造１４００を示す。非パンチスルートレンチゲートＩＧＢＴ構造１４００は、アノード１４０１、Ｐ型エミッターエピタキシャル層１４０２、Ｎ型ベースエピタキシャル層１４０３、ＭＯＳチャンネルエピタキシャル層１４０４、ポリシリコンゲート１４０５、ゲート酸化膜１４０６、カソード１４０７及びＮ型ソースコンタクト１４０８を含む。図１９に示すデバイスはＳｉＣを利用して生成できる。
【００５０】
図１９は、非パンチスルートレンチゲートＩＧＢＴ構造１４００に類似するが、Ｎ型バッファパンチスルーエピタキシャル層１４０９を含む、パンチスルートレンチゲートＩＧＢＴ構造１４５０を示す。パンチスルーエピタキシャル層１４０９は、逆バイアス下で電界プロフィール(profile)の傾斜(slope)を減少させるために、より薄く更に低くドープされたドリフト層を与える。これにより、オン状態抵抗とスイッチング速度を低下するトレードオフ(trade-off)を可能にさせる。
【００５１】
更に、図１９に示したのは、非パンチスルートレンチゲートＩＧＢＴ構造１４００に類似するが、Ｎ型電界停止エピタキシャル層１４１０を含む、電界停止ＩＧＢＴ構造１４５１である。Ｎ型電界停止エピタキシャル層１４１０は、Ｐ型注入層に電荷量の減少をもたらす。この減少は、順バイアス中におけるＩＧＢＴドリフト層に注入された電荷の減少となる。従って、このＩＧＢＴにおけるスイッチング損失が、ターンオフで識別できるだけのエレクトロン-ホール・プラズマの最低量を有することにより減少される。
【００５２】
このデバイスのゲートに正電圧が印加された時に、ＩＧＢＴ構造１４００、１４５０及び１４５１は、ＭＯＳ領域１４０４内に垂直チャンネル１４１５を生成し、ホールがＭＯＳ領域１４０４を通って移動するための増加されたポテンシャルあるいはバイアスを発生する。Ｐ型領域１４０４は、幅（Ｗ）が0.1から 3ミクロンメーター (μm)であればよい。デバイス１４００、１４５０又は１４５１のゲートに正電圧が印加された時に、反転層１４１５がＰ型領域１４０４に形成され、カソード１４０７とＮ型ソース１４０８から離れて下方に、エレクトロンが流れる。この時、チャンネル１４１５の間の領域では、カソード１４０７の方へ（上方に）ホールが流れる。２つの垂直チャンネル１４１５のデイプレション領域が、ともに圧迫されて、ホールが移動するための大きなポテンシャル低下を生じさせる。この大きなポテンシャル低下は、ドリフト領域におけるホール密度の増加となり、このことが、デバイス構造１４００、１４５０及び１４５１のためのオン状態損失を減少させる。
【００５３】
図１８、１９及び上記の説明は、Ｎ型ＩＧＢＴに対して適用されるが、同様な構成は、ドーパントの極性を逆転することによりＰ型ＩＧＢＴに対しても実現され得る。
【００５４】
図２０に、ゲート酸化膜１４０６をシールドするためのＰ型インプラント１５０５を備えた、図１９に示した非パンチスルートレンチゲートＩＧＢＴを示す。図２１に、ゲート酸化膜１６０６をシールドするためのＰ型インプラント１６０５を備えた、図１９に示した非パンチスルートレンチゲートＩＧＢＴを示す。図２１は、Ｐ型インプラントを有する場合と有さない場合のシールド酸化膜１６０６を示す。逆バイアスのストレスの下では、ゲート酸化膜１４０６が著しい電界にさらされることがある。ゲート酸化膜が高電界にさらされるのを防止するため、インプラント１５０５と１６０５のようなＰ型インプラントを高電界のポイントに配置でき、これにより酸化膜における電界を減少させる。
【００５５】
本発明の幾つかの実施例を本明細書にて、具体的に図示し、及び/又は、説明した。しかしながら、本発明の修正と変形は、本発明の趣旨と意図した範囲から逸脱することなく、上記の技術によって包含され、添付した特許請求の範囲内に含まれることを認識するであろう。
【符号の説明】
【００５６】
１００  垂直接合電界効果トランジスター（ＶＪＦＥＴ）
１１０  Ｎ+型ソース領域
１１１  第２のゲート
１１２  ソース
１１３  第１のゲート
１１５  Ｐ+インプラント（Ｐ+ゲート領域）
１２０  Ｐ+インプラント（Ｐ+ゲート領域）
１３０  チャンネル１３０
１４０  Ｎ型ドリフト領域
１６０  ドレイン
２００  集積ＶＪＦＥＴ/ＪＢＳＤ電力用デバイス
２０１  第１のＶＪＦＥＴ
２０３  第２のＶＪＦＥＴ
２０８  ソース
２１０  Ｎ+型ソース領域
２１１、２１３、２６６、２６７  ゲートコンタクト
２１２  ソース
２１３  第１のゲート
２１７  Ｎ+型ソース領域
２２０  Ｐ+インプラント
２３０  チャンネル
２４０  Ｎ型ドリフト領域
２５０  Ｎ+型バッファー/基板
２６０  ドレイン
２６５  Ｐ+インプラント
２６６  第２のゲート
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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