(57)【特許請求の範囲】
【請求項１】
表示画面内に形成されたソース配線と、
前記表示画面内に形成され、前記ソース配線と交差し、第一の水平走査周期に対応して第一の画素電極を走査する第一のゲート配線と、
前記第一のゲート配線に隣接し、前記第一の水平走査周期に連続する第二の水平走査周期に対応して第二の画素電極を走査する第二のゲート配線と、
前記ソース配線と並行して配設された読取信号線と、
前記第二のゲート配線と前記読取信号線に接続され、光照射を検出する光センサ部と、
該光センサ部の出力を受けて前記光センサ部への光の照射の有無を識別する光検知回路とを備え、
前記第一の画素電極と前記第二の画素電極は同一極性で交流駆動され、
前記光センサ部の出力は、前記第二の水平走査周期中において前記読取信号線を介して所定の期間前記光検知回路に接続されることを特徴とする画像表示装置。
【請求項２】
前記ソース配線と交差する共通配線を備え、前記光センサ部は、前記共通配線と前記第二のゲート配線とで挟み込まれるように配置されたことを特徴とする請求項１に記載の画像表示装置。
【請求項３】
前記光センサ部は、光検出素子と、前記第二のゲート配線の走査信号により前記光検出素子の出力を前記読取信号線に接続するスイッチ素子とからなり、
前記光検知回路に接続され、前記光検知回路の出力に基づいて入力座標検出を行う光検知信号処理回路を備えたことを特徴とする請求項１または２に記載の画像表示装置。
【請求項４】
前記第一の画素電極にて表示される階調値と、前記第二の画素電極にて表示される階調値との差が所定の値以上の場合、前記光検知回路の出力を前記入力座標検出に用いないことを特徴とする請求項３に記載の画像表示装置。
【請求項５】
表示画面内に形成されたソース配線と、
前記表示画面内に形成され、前記ソース配線と交差し、第一の水平走査周期に対応して第一の画素電極を走査する第一のゲート配線と、
前記第一のゲート配線に隣接し、前記第一の水平走査周期に連続する第二の水平走査周期に対応して第二の画素電極を走査する第二のゲート配線と、
前記ソース配線と並行して配設された読取信号線と、
前記第一のゲート配線の走査信号により第一の光検出素子の出力を前記読取信号線に接続する第一のスイッチ素子と、
前記第二のゲート配線の走査信号により第二の光検出素子の出力を前記読取信号線に接続する第二のスイッチ素子と、
前記読取信号線に接続された前記第一または第二の光検出素子の出力を受けて当該光検出素子への光の照射の有無を識別する光検知回路と、
該光検知回路に接続され、前記光検知回路の出力に基づいて入力座標検出を行う光検知信号処理回路と、を備え、
前記第一の画素電極と前記第二の画素電極は同一極性で交流駆動され、前記光検知信号処理回路における入力座標検出に前記第一の光検出素子出力を用いないことを特徴とする画像表示装置。
【請求項６】
前記第一の画素電極にて表示される階調値と、前記第二の画素電極にて表示される階調値との差が所定の値以上の場合、前記第二の光検出素子出力を入力座標検出に用いないことを特徴とする請求項５に記載の画像表示装置。
【請求項７】
前記第一の画素電極にて表示される階調値と、前記第二の画素電極にて表示される階調値とが同一場合のみ光検出素子の出力を入力座標検出に用いることを特徴とする請求項３ないし６のいずれか一つに記載の画像表示装置。
【請求項８】
前記ソース配線を駆動するソース配線駆動回路をさらに備え、該ソース配線駆動回路において、前記交流駆動の極性反転時に前記ソース配線に一旦略中間電位を出力し、前記画素電極の極性反転駆動を行うことを特徴とする請求項１ないし７のいずれか一つに記載の画像表示装置。
【請求項９】
前記ソース配線駆動回路が備えたチャージシェア機能を用いて前記略中間電位を出力することを特徴とする請求項８に記載の画像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、画像表示装置に関するもので、とくにタッチパネル機能を搭載するフォトセンサ内蔵型液晶表示装置に適用して好適なものである。
【背景技術】
【０００２】
従来のフォトセンサ内蔵型液晶表示装置、特に画像表示とフォトセンサの読取を同時に行うことが可能な液晶表示装置が周知である（特許文献１）。この液晶表示装置は、表示用マトリクス（以後、”表示部”と称す）内の各画素にフォトセンサ（画素センサ）を配置し、さらに画像表示用のソース配線とは別にフォトセンサの読取信号線を配設し、この読取信号線に検知器を接続させてフォトセンサのＯＮ／ＯＦＦの閾値検出を行っている（特許文献１）。また、切り換え手段によって画像表示と座標検出とを時分割で切り換え、画像表示とフォトセンサの読取による座標検出とを両立する構成のフォトセンサ内蔵型液晶表示装置も周知である（特許文献２）。更に、フォトセンサを時分割で読み取るセレクタ部を備えた表示装置も周知である（特許文献３）。
【０００３】
【特許文献１】特開昭５８−６６１４２号公報（図２、図３）
【特許文献２】特開平４−２２２０１８号公報（図１）
【特許文献３】特開２００６−３２３６４２号公報（図１）
【発明の開示】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述したような従来の画素センサ回路においては、複数の信号線のそれぞれに対応して検知器が配設されていることから、表示画面の大型化や高精細化、高解像度化が進むに従って、信号線の本数も増大し、それに比例して検知器の個数も増大し、面積の増大に伴うコストの上昇を招いてしまうという問題点を有していた。
【０００５】
上記問題点を解消する方法として、表示装置内にフォトセンサの読取信号線と接続される薄膜トランジスタ（以下「ＴＦＴ」と称する）からなるセレクタを配設し、前記読取信号線複数本毎に各セレクタを介して検知器を接続させ、時分割方式により検知器の個数を減らし、フォトセンサ検知回路自体を小型化してコスト上昇を抑制する方法も考えられている。この方法を採用した場合、ゲート配線がＯＮした後のソース配線電位の極性反転による読取信号線へのカップリングノイズの影響などにより、検知期間終了前の検知タイミングの電位に悪影響を与え、フォトセンサのＯＮ／ＯＦＦの閾値検知が困難となり、座標検出の精度低下を招くという問題点を有していた。
【０００６】
本発明はこのような問題点に鑑みてなされたものであり、フォトセンサの読取による座標検出を所望の精度で行うことができる画像表示装置を提供することを目的としている。
【課題を解決するための手段】
【０００７】
本発明に係る画像表示装置は、表示画面内に形成されたソース配線と、前記表示画面内に形成され、前記ソース配線と交差し、第一の水平走査周期に対応して第一の画素電極を走査する第一のゲート配線と、前記第一のゲート配線に隣接し、前記第一の水平走査周期に連続する第二の水平走査周期に対応して第二の画素電極を走査する第二のゲート配線と、前記ソース配線と並行して配設された読取信号線と、前記第二のゲート配線と前記読取信号線に接続され、光照射を検出する光センサ部（画素センサ回路）と、その光センサ部の出力を受けて前記光センサ部への光の照射の有無を識別する光検知回路（フォトセンサ検知回路）とを備え、前記第一の画素電極と前記第二の画素電極は同一極性で交流駆動され、前記光センサ部の出力は、前記第二の水平走査周期中において前記読取信号線を介して所定の期間前記光検知回路に接続されることを特徴とする。
【発明の効果】
【０００８】
本発明によれば、フォトセンサを内蔵した液晶表示装置において、フォトセンサの読取による座標検出を所望の精度で行うことができる。
【発明を実施するための最良の形態】
【０００９】
実施の形態１．
本発明の実施の形態１を図１〜図6により説明する。図１は本発明の実施の形態１におけるタッチパネル機能を有するフォトセンサ内蔵液晶表示装置の構成を模式的に示す図であり、図２は図１における表示部１０とフォトセンサ読取信号線のセレクタ回路１１の詳細模式図である。また、図３は、図２における表示部１０における一部のマトリクス表示回路１９の詳細構成図である。更に、図４は図１におけるフォトセンサ（光検出素子）からフォトセンサ検知回路（光検知回路）までの詳細図、図５は本発明の実施の形態１における表示装置の駆動方法を説明するタイミング図である。また、図６は本実施の形態１における表示装置の駆動方法および表示部１０に配設されたソース配線５の詳細波形の一例を示すタイミング図である。
【００１０】
図１は、セレクタ回路１１を備えたフォトセンサ内蔵の液晶表示装置の概略構成を示している。画素センサ回路１２を具備する液晶表示装置の表示部１０は、絶縁性基板（図示しない）上に形成され、ゲート駆動回路２より出力される複数のゲート配線６と、ソース駆動回路１より出力される複数のソース配線５、および前記ゲート配線６とソース配線５との交差部に表示画素電極とそれを駆動する画素駆動ＴＦＴ（ここでは図示しない）とを有する。
さらに、複数の読取信号線８は表示部１０内の所定の位置に設置された画素センサ回路１２に接続され、表示部１０の表示領域外に引き出されている。
この表示領域外の領域に設置されたセレクタ回路１１には、前記複数の読取信号線８と、絶縁膜を介して交差するようにマトリクス配置される複数のセレクタ制御線７と、その交差部に設置される読取信号線８を選択して積分器４と接続されるセレクタ用ＴＦＴ１５と、セレクタ制御線７を駆動するセレクタ駆動回路３とを備えている。
セレクタ用ＴＦＴ１５は、セレクタ駆動回路３によって駆動される複数のセレクタ制御線７によってＯＮ／ＯＦＦ制御され、積分器４に接続される読取信号線８を時分割で切り換え制御する。このような構成とすることによりフォトセンサ検知回路９内の積分器４の回路数を減少させことが可能となる。
【００１１】
タイミングコントローラ１３は、図示しない外部機器から映像信号４０を入力し、ゲート駆動回路２に対してゲート駆動回路制御信号４１を、ソース駆動回路１に対してソース駆動回路制御信号１６を夫々出力して両駆動回路を制御する。また、タイミングコントローラ１３は、フォトセンサ検知回路９を初期化するためのディスチャージ信号１４をフォトセンサ検知回路９に出力する。フォトセンサ信号処理回路４２（光検知信号処理回路）は、タイミングコントローラ１３からゲート駆動回路制御信号４１とディスチャージ信号１４を入力し、フォトセンサ検知出力１７の信号処理を実施する。
【００１２】
図２は図１における表示部１０とフォトセンサ読取信号線のセレクタ回路１１の詳細模式図である。図２において、表示部１０内には、行方向に沿って延在する複数のソース配線５01〜５16が形成されており、ソース配線５01〜５16はソース駆動回路１に接続されている。また、表示画面内には、行方向に沿って延在する複数のゲート配線６01〜６32が形成されており、ゲート配線６01〜６32はゲート駆動回路２に接続されている。ゲート駆動回路２は、所定の１水平周期（以後１Ｈと称す）でゲート配線６01〜６32を順次に駆動する。以下の説明では、ゲート配線６01，６02，６03，・・・の順序で駆動されるものとする。ゲート配線６01からゲート配線６32まで駆動されることによって、１フレーム分の画像が表示される。
【００１３】
ソース配線５01〜５16とゲート配線６01〜６32との各交点には、図示しない画素駆動ＴＦＴを有する画素が配設されている。この画素駆動ＴＦＴのゲート電極はゲート配線６01〜６32に接続されており、ソース電極はソース配線５01〜５16に接続されている。各画素は、後述するようにストライプ状に配置されたＲ（赤）、Ｇ（緑）、Ｂ（青）各色の表示を司る図示しない三つのサブ画素で構成されており、符号６02，６04，６06，・・・６32で示された偶数番号のゲート配線、言い換えれば表示部１０内の偶数行目の画素を走査するゲート配線（第二のゲート配線）に接続されるＢのサブ画素（第二の画素電極）内には、フォトトランジスタ等の任意の方式フォトセンサを採用した画素センサ回路１２が形成されている。一方、符号６01，６03，６05，・・・６31で示された奇数番号のゲート配線、言い換えれば表示部１０内の奇数行目の画素を走査するゲート配線（第一のゲート配線）に接続されるサブ画素（第一の画素電極）内には、画素センサ回路は形成されない。
尚、言うまでも無いが、前記奇数行目の画素を走査するゲート配線に接続される画素駆動ＴＦＴ（第三のスイッチ素子）と、同偶数行目の画素を走査するゲート配線に接続される画素駆動ＴＦＴ（第四のスイッチ素子）とで、画素を駆動する機能および駆動能力に差を設ける必要はない。
なお、図２では、図面の簡単化のためにソース配線の本数を１６本、ゲート配線の本数を３２本としたが、これに限定されるものではなく、実際にはさらに多数のソース配線及びゲート配線が形成されている。後述する他の実施の形態２〜５についても同様である。
【００１４】
ソース配線５01〜５16に対応して、列方向に沿って延在する複数の読取信号線８01〜８16が形成されている。各読取信号線８01〜８16は、一行おきに同一の列に属する複数個（図１に示した例では１６個）の画素センサ回路１２に接続されている。読取信号線８01〜８04は信号線２４ａに接続されており、信号線２４ａは信号線２５ａを介して積分器４ａに接続されている。つまり、４本の読取信号線８01〜８04が信号線２４ａによって１本に纏められて、１個の積分器４ａに接続されている。読取信号線８01〜８04に接続された画素センサ回路１２によって検出された信号は、読取信号線８01〜８04，２４ａ，２５ａを介して、積分器４ａによって読み取られる。同様に、読取信号線８05〜８08，８09〜８12，８13〜８16は、信号線２４ｂ，２４ｃ，２４ｄにそれぞれ接続されており、信号線２４ｂ，２４ｃ，２４ｄは、信号線２５ｂ，２５ｃ，２５ｄをそれぞれ介して、積分器４ｂ，４ｃ，４ｄにそれぞれ接続されている。
【００１５】
読取信号線８01〜８16に直交して複数のセレクタ制御線７1〜７4が形成されており、セレクタ制御線７1〜７4はセレクタ駆動回路３に接続されている。セレクタ制御線７1と読取信号線８01，８05，８09，８13との交点、セレクタ制御線７2と読取信号線８02，８06，８10，８14との交点、セレクタ制御線７3と読取信号線８03，８07，８11，８15との交点、及びセレクタ制御線７4と読取信号線８04，８08，８12，８16との交点には、セレクタ用ＴＦＴ１５がそれぞれ形成されている。例えばセレクタ制御線７1と読取信号線８01との交点に形成されているセレクタ用ＴＦＴ１５は、セレクタ制御線７1に接続されたゲート電極と、読取信号線８01に接続されたソース電極及びドレイン電極とを有しており、セレクタ駆動回路３によってセレクタ制御線７1が駆動されることにより、セレクタ用ＴＦＴ１５がＯＮして読取信号線８01が導通する。
【００１６】
セレクタ制御線７1には４個のセレクタ用ＴＦＴ１５が接続されているため、セレクタ制御線７1を駆動することによって、読取信号線８01，８05，８09，８13が同時に導通する。他のセレクタ制御線７2〜７4についても同様であり、セレクタ制御線７2を駆動することによって読取信号線８02，８06，８10，８14が導通し、セレクタ制御線７3を駆動することによって読取信号線８03，８07，８11，８15が導通し、セレクタ制御線７4を駆動することによって読取信号線８04，８08，８12，８16が導通する。
【００１７】
表示部１０の外でセレクタ制御線７1〜７4と読取信号線８01〜８16との交点に配設されたセレクタ用ＴＦＴ１５は、表示部１０内でソース配線５01〜５16とゲート配線６01〜６32との交点に配設された画素駆動ＴＦＴ（図示せず）と、同一の工程によって形成することができる。つまり、マスクパターンを変更することによって、アレイ製造工程で表示画面内に画素駆動ＴＦＴを形成する際に、併せて表示画面外にセレクタ用ＴＦＴ１５を作り込むことができる。これにより、表示画面内に画素駆動ＴＦＴを形成する工程とは別の工程でセレクタ用ＴＦＴ１５を形成する場合と比較すると、製造コストを低減することができる。後述する他の実施の形態２〜５についても同様である。
【００１８】
図３は、図２で示した表示部１０における一部のマトリクス表示回路１９の詳細構成図である。前述したように、本実施の形態では、各画素はストライプ状に配置されたＲ（赤）、Ｇ（緑）、Ｂ（青）各色の表示に対応した三つのサブ画素で構成される一般的なカラー液晶表示装置であり、各サブ画素の表示電極の駆動については詳しくは説明しない。
次に、図３において一つの画素２３を例示して、画素内における画素センサ回路１２の構成を詳しく説明する。前述した様に画素２３は、赤色を表示するサブ画素３０ｒと緑色を表示するサブ画素３０ｇおよび青色を表示するサブ画素３０ｂとで構成され、各サブ画素の左下または右下角部には、画素駆動用ＴＦＴ３１が配設されている。上記各画素駆動用ＴＦＴ３１のソース電極は、夫々ソース配線５05R、５05G、５05Bに接続されており、ゲート電極は、共通のゲート配線６14に夫々接続されている。また、各サブ画素の中央部には図示しない補助容量電極に給電するための共通電極配線１８が行方向に延在して配設されており、図示しない対向電極の電位であるＶｃｏｍ電位が供給されている。
【００１９】
ここで、画素センサ回路１２は、前述したように偶数行の各画素に一つ配設されており、例えば一つの画素２３においてＢのサブ画素である３０ｂの右下（詳しくは、ゲート配線６14と共通電極配線１８に囲まれた領域）に配置されており、フォトセンサ２０とフォトセンサ駆動ＴＦＴ２１とで構成されている。後述するように、フォトセンサ２０は、一端をフォトセンサ駆動ＴＦＴ２１のソース電極に接続され、他端を共通電極配線１８に接続されている。フォトセンサ駆動ＴＦＴ２１は、さらにドレイン電極を前記信号線８05に接続されるとともにそのゲート電極をゲート配線６14に接続されている。
【００２０】
さらに図３において、各サブ画素内に＋と−の符号にて記載したように本実施の形態では、液晶駆動の交流駆動方法として、表示部１０の最上行の極性と二番目行の極性とを同一とする２行×１列パターンのドット反転交流駆動を実施している。
例えば、ゲート配線６13によって駆動されるサブ画素３０ｅは、垂直ブランキング終了後の１３番目の水平周期において正極性（＋の符号で記載）で駆動され、また、ゲート配線６14によって駆動されるサブ画素３０ｂは、垂直ブランキング終了後の１４番目の水平周期において正極性で駆動される。また、サブ画素３０ｅ、および３０ｂの左右に隣接するサブ画素は夫々同一水平周期において負極性（−の符号で記載）で駆動される。
即ち、列毎に（横方向に＝水平走査方向に）隣接するサブ画素は＋、−が異なる駆動パターンとし、行毎に（縦方向に）隣接するサブ画素は２行毎に＋、−が交番する駆動パターンとしている。従って、表示部１０内で縦２個のサブ画素の組を考えた場合、奇数行に位置するサブ画素（第一の画素電極）は垂直ブランキング終了後の奇数番目の水平周期（第一の走査周期）で駆動されるので、引き続き偶数番目の水平周期（第二の走査周期）で駆動される偶数行に位置するサブ画素（第二の画素電極）と常に同一極性で駆動される。また、上の画素が奇数行、下の画素が偶数行に位置することになる。また、図３で示したように一行おきに画素センサ回路１２を配設し、さらに上述したように該画素センサ回路１２を偶数行のサブ画素に配設すれば、画素センサ回路１２が配設されたサブ画素は、一行上のサブ画素と常に同一極性で駆動されることになる。また、上述したように前記画素センサ回路１２のフォトセンサ駆動ＴＦＴ２１は、そのゲート電極が偶数行の画素を駆動するゲート配線に接続されているので、前記画素センサ回路１２の出力は、垂直ブランキング終了後の偶数番目の水平周期期間に対応して読取信号線８に印加され、セレクタ回路１１を介してフォトセンサ検知回路９に入力される。
尚、周知のように上記２行×１列パターンの各サブ画素における正・負の極性は、１フレーム毎に反転するのが一般的であり、本実施の形態でも同様であるのでここでは詳しく説明しない。
【００２１】
また、図３において、Ｒのサブ画素を駆動するソース配線５05Rおよび５06Rは対応するサブ画素に対して右側に配線されているが、これは読取信号線８04と、８05から可能な限り距離を取り、ソース配線５05Rおよび５06Rから読取信号線８04、８05へのカップリングノイズを減らす目的である。さらに、このＲのサブ画素に対応するソース配線の画素右側への配置は、図２に示した表示部１０全体に適用されている。
【００２２】
図４は、フォトセンサ２０からフォトセンサ検知回路９までの詳細図であり、フォトセンサ検知回路９を構成する積分器４には、積分器をリセットするためのディスチャージ信号１４がタイミングコントローラ１３（図１参照）から入力されており、符号２１は画素センサ回路１２を構成する出力段のフォトセンサ駆動ＴＦＴである。上記フォトセンサ２０への光の照射の有無を、読取信号線８を介してフォトセンサ検知回路９で画素センサ回路１２の出力値として検知し、入力の位置情報を得るものである。また、積分器４の後段に、図示しないコンパレーターなどを設けて、フォトセンサへの光照射時と遮光時の積分器出力電位をある閾値をもってフォトセンサのＯＮ／ＯＦＦを識別している。
【００２３】
更に詳しくは、フォトセンサ２０は、一端をフォトセンサ駆動ＴＦＴ２１のソース電極に接続され、他端は共通電極配線１８を通してＶｃｏｍ電位に接続されている。フォトセンサ駆動ＴＦＴ２１は、そのゲート電極が対応するゲート配線６に接続されており、画素センサ回路１２が設置された画素の水平走査タイミングと同期してＯＮ／ＯＦＦし、フォトセンサ２０の出力端子と読取信号線８との導通を制御する。この読取信号線８は、セレクタ制御線７に制御されるセレクタ用ＴＦＴ１５がＯＮ期間にて、積分器４の入力に接続されるので、フォトセンサ２０の出力はフォトセンサ駆動ＴＦＴ２１とセレクタ用ＴＦＴ１５とが同時にＯＮしている期間、積分器４において積分されフォトセンサ検知出力１７となる。
また、積分器４は、前述のディスチャージ信号１４にて所定の期間毎に初期化（回路内蔵のキャパシタを放電する。）される。
【００２４】
フォトセンサ検知出力１７は、図１に記載のフォトセンサ信号処理回路４２において信号処理され、フォトセンサの読取による座標検出が実施される。ここで、前記信号処理とは、タイミングコントローラ１３から出力されるゲート駆動回路制御信号４１およびディスチャージ信号１４を参照して各フォトセンサの読取スキャンのタイミングを割り出し、画素センサ回路１２の入力座標の位置検出を実行することである。
【００２５】
図１〜３からも明らかなように、読取信号線８とソース配線５は、表示部１０内で各サブ画素電極を挟んで平行して配置されており、読取信号線８とソース配線５間には、図４に示すカップリング容量が存在する。さらに、読取信号線８と対向電極間に浮遊容量も存在し、従ってソース配線５の画素駆動信号は、前記カップリング容量と浮遊容量に依存するノイズ成分として読取信号線８に重畳される（カップリングノイズ）。このノイズ成分量は、さらにフォトセンサ２０の出力抵抗値やフォトセンサ駆動ＴＦＴ２１のＯＮ抵抗値、読取信号線８の配線抵抗値などによっても変化する。勿論前記各抵抗値とも低ければ低いほどノイズ成分は少なくなる。しかし、前記各抵抗値とも設計や製造上の限界があり、前述のようにＲのサブ画素に対応するソース配線５をＲサブ画素の右側に配線などの構造上の工夫を施しても、ある程度は読取信号線８に画素駆動信号ノイズが重畳されてしまう。
【００２６】
次に、図５にて本発明の実施の形態１における表示装置の駆動方法を説明するタイミング図を示す。図５において、前記セレクタ駆動回路３からセレクタ制御線７1〜７4に出力されるセレクタ制御信号を符号７01〜７04で図示している。また符号７01a〜７04aは、前記符号７01〜７04を時間軸方向に拡大した波形である。図５の符号６01〜６32は図１〜３に記載のゲート配線６01から６32に印加されるゲート走査信号であり、１Ｈ毎に最上行のゲート配線６01から順に６32まで”Ｈ”パルスが印加され、表示部１０の水平走査が行われる。
【００２７】
図５の符号７01〜７04で図示したセレクタ制御信号は、１垂直周期（以後１Ｖと称す）期間で１Ｈおきに”Ｈ”となる１Ｈの期間長を持つ１６のパルス列の組を構成しており、一つの組の時間長は３２Ｈとなっている。詳細には、同図の符号７01a〜７04aの波形から明らかなように、セレクタ制御線７1には、２番目の１Ｈ期間、４番目の１Ｈ期間、・・・３２番目の１Ｈ期間の順に、偶数番目の水平期間に対応して”Ｈ”パルスが印加される。
従って、上記図５の符号６01〜６32の波形で明らかなように、１Ｈ毎にゲート配線６01から順に６32まで”Ｈ”パルスが印加されるので、最初の１Ｖ中においては、表示部１０中の偶数行に配置された総数２５４個のフォトセンサ２０がゲート配線６02、６04、６06、・・・６32の順で上から下に順次走査され、その中で読取信号線８01、８05、８09、８13に接続されるフォトセンサ２０（総数６４個）の出力のみがフォトセンサ駆動ＴＦＴ２１を経由して積分器４に読み込まれる。
【００２８】
同様に、図５の符号７02の波形から明らかなように、２番目の１Ｖ中においては読取信号線８02、８06、８10、８14に接続されるフォトセンサ２０の出力が積分器４に読み込まれる。３番目の１Ｖ中においては読取信号線８03、８07、８11、８15に接続されるフォトセンサ２０の出力が積分器４に読み込まれる。４番目の１Ｖ中においては読取信号線８04、８08、８12、８16に接続されるフォトセンサ２０の出力が積分器４に読み込まれる。４番目の１Ｖ中が終了すると、表示部１０内の全てのフォトセンサ２０の出力を読み込んだことになるので、図５の符号７01の波形から明らかなように、５番目の１Ｖは、前記最初の１Ｖと同様にセレクタ制御線７1に、２番目の１Ｈ期間、４番目の１Ｈ期間、・・・３２番目の１Ｈ期間の順に、偶数番目の水平期間に対応して”Ｈ”パルスが印加される。以後、４垂直周期毎に上記を繰り返し、マトリクス１０内のフォトセンサ２０を走査する。
即ち、４垂直周期にて、マトリクス１０内の全フォトセンサ２０の読み込みをすることができる構成となっている。
【００２９】
前記図４のフォトセンサ２０からフォトセンサ検知回路９までの詳細図からも明らかなように、各フォトセンサ２０の出力は、フォトセンサ駆動ＴＦＴ２１と、セレクタ用ＴＦＴ１５がＯＮ状態のときに積分器４に接続されるので、対応するゲート配線６が”Ｈ”で、且つ対応する読取信号線と交差するセレクタ制御線７が”Ｈ”の期間中にフォトセンサ検知回路９に読み込まれる。
【００３０】
また、図５の符号１４ａは、ディスチャージ信号波形を表しており、毎水平ブランキング期間中に所定の期間”Ｈ”となるパルス波形となっている。図１および４から明らかなように、タイミングコントローラ１３から出力されディスチャージ信号１４は、積分器４内のコンデンサの電荷を十分放電し、フォトセンサ検知回路９をリセットために十分な所定の時間長を持つ信号である。また、図５の符号１７ａで示したように、フォトセンサ検知期間は、水平周期とディスチャージ信号１４ａとセレクタ制御信号７01a〜７04aで決まる所定の期間”Ｈ”となる信号である。即ち、各フォトセンサ２０に接続されたゲート配線６が”Ｈ”で、同フォトセンサに対応する読取信号線８と交差するセレクタ制御線７が”Ｈ”で、且つディスチャージ信号線１４が”Ｌ”期間がフォトセンサ検知期間１７ａである。
【００３１】
図６は、上記のように構成したフォトセンサ内蔵液晶表示装置の駆動方法および表示部１０に配設されたソース配線５の詳細波形の一例を示すタイミング図である。
同図において、符号７01a〜７04a（702a〜７04aは”L”）は、前述の図５におけるセレクタ制御信号の一部を切り出して記載した波形であり、符号６01〜６03も同様にゲート走査信号の一部を切り出して記載した波形である。また、符号１６ａおよび１６ｂは、タイミングコントローラ１３からソース駆動回路１に出力されるソース駆動回路制御信号１６の一部であり、符号１６ａはソース出力制御信号、符号１６ｂは極性反転信号である。ソース出力制御信号１６ａは水平ブランキング期間が終了すると”Ｌ”となるパルス信号であり、その立下りに同期してソース駆動回路１からソース配線５に印加されるソース駆動出力５ａが更新される。
また、極性反転信号１６ｂは、前記ソース駆動出力５ａの極性を制御する信号であり、”Ｈ”がソース駆動回路１に入力されるとソース駆動出力は第一の極性（例えば正極性）となり、”Ｌ”がソース駆動回路１に入力されるとソース駆動出力は第二の極性（例えば負極性）となる。
【００３２】
前述の様に、本実施の形態では液晶駆動の交流駆動方法として２行×１列パターンの交流駆動を実施しているため、ソース駆動回路１が駆動するソース配線５01〜５16は、隣接するソース配線同士は夫々逆極性で駆動される（図３中の＋、−の符号参照）。
図６に示したソース駆動出力５ａの波形は、図２に記載のソース駆動回路１が駆動するソース配線５01〜５16の内、同図において左から数えて奇数番目の不特定のソース配線（例えば５01、５03、５05.・・・５15）に印加されるソース駆動出力を記載したものである。
また、同図において左から数えて偶数番目のソース配線（例えば５02、５04、５06.・・・５16）に印加されるソース駆動出力は、前記ソース駆動出力５ａの波形と逆極性となる。
【００３３】
前述のように、フォトセンサ検知出力１７において、水平ブランキング期間終了にディスチャージ信号１４が”Ｌ”となって積分器４で前記検知出力の読取が開始されるため、フォトセンサ検知期間は、符号１７ａの”Ｈ”区間で示した期間となる。
また、画素センサ回路１２は偶数行の画素に配置され、かつ各画素は２行×１列パターンで交流駆動されているため、フォトセンサ検知期間１７ａの”Ｈ”区間に対応するソース駆動出力５ａの極性は、１Ｈ前のソース駆動出力５ａと同一極性となる。ソース駆動出力５ａの波形の中心電位（＝対向電極電位）であるＶｃｏｍ電位からの波高値（最大値：ΔＶｓａ）は表示画像の対応して１Ｈ毎に変化する。
【００３４】
従って、本実施の形態１のように、画素交流駆動方法として２行毎に反転し、２行同一の極性で駆動する２行反転駆動と、一行おきに画素センサ回路を配置する構成を採り、さらに極性の変わらない２行目に画素センサ回路を配置すればフォトセンサ検知期間１７ａの”Ｈ”区間に対応するソース駆動出力５ａの変化幅は最大（全黒と全白の画素が上下隣り合った場合）でもΔＶｓａとなる。
これは、従来のフォトセンサ読取方法である１Ｈ毎に読み取る方法では、フォトセンサ検知期間１７ａの”Ｈ”区間に対応するソース駆動出力５ａの変化幅は最大２ΔＶｓａとなり、本実施の形態１の構成を採ることによりフォトセンサ検知期間１７ａの”Ｈ”区間に対応するソース駆動出力５ａの波高値の変化を平均して１／２とすることができる。
【００３５】
即ち、前述の読取信号線８に重畳される画素駆動信号ノイズも平均１／２にすることができ、フォトセンサの読取を低ノイズで実施することができる。
【００３６】
尚、本実施の形態１における画素センサ回路１２は、画素２３内のＢのサブ画素３０ｂにのみ配設したが、他のサブ画素であってもよく、また、複数のサブ画素に配設してもよい。
また、本実施の形態では液晶駆動の交流駆動方法として２行×１列パターンの交流駆動を実施したが、左右隣り合うサブ画素の極性は、必ずしも異なる必要はなく、所謂２行反転のライン反転駆動であってもよく、さらには、２の倍数（２ｎ：ｎは１以上の整数）行駆動であってもよい。２ｎ行反転駆動の場合、フォトセンサ内蔵液晶表示装置に要求されるセンサ読取位置精度を勘案して、一行前の駆動極性と同一の極性で駆動される所定の行毎に位置する画素内に画素センサ回路１２を設置すれば、本実施の形態１と同様の効果得られる。
【００３７】
即ち、各サブ画素をｎ行反転方式で交流駆動し、走査時に一つ上のサブ画素に対して反転しないサブ画素内に画素センサ回路１２を配設すれば、前述の読取信号線８に重畳される画素駆動信号ノイズも平均１／２にすることができ、フォトセンサの読取を低ノイズで実施することができる。
【００３８】
実施の形態２．
図７は本実施の形態２に係るフォトセンサ内蔵液晶表示装置の駆動方法および表示部１０に配設されたソース配線５の詳細波形の一例を示すタイミング図である。
本実施の形態に係るフォトセンサ内蔵液晶表示装置は、ソース駆動回路１からソース配線５に印加されるソース駆動出力に特徴があるため、前述の実施の形態１の図１〜５に
て示したフォトセンサ読取タイミング、画素センサ回路の配置位置など、基本的に前述の実施の形態１と同様であり、ここでは重複して冗長になるのを避けるため、詳細な説明は省略する。
【００３９】
図７において、符号５ｂは、ソース駆動回路１にチャージシェア機能を内蔵したソース駆動出力の波形例である。チャージシェア機能とは、ソース出力制御信号１６ａの立ち上がり時点、即ちソース駆動回路１に極性反転信号１６ｃが読み込まれた時点で、極性反転信号１６ｃが１Ｈ前と比較して”Ｈ”から”Ｌ”または”Ｌ”から”Ｈ”へと変化している（ソース駆動出力の極性が反転する）場合に、ソース出力制御信号１６ａが”Ｈ”期間中、ソース駆動回路１の各出力端子を内部駆動用アンプから切離し、奇数番目の出力端子と偶数番目の出力端子をショートする機能である。
本実施の形態２においては、通常の１行×１列パターンのドット反転交流駆動を採用しており、前記奇数番目の出力と偶数番目のソース配線駆動出力は、ソース配線駆動中において、夫々逆極性に保たれている。そこで上記のようにソース駆動回路１の奇数番目の出力端子と偶数番目の出力端子をショートすると、各出力端子（即ちソース配線）は正負極性を保つためソース配線近傍に蓄えられていた電荷がキャンセルされ（チャージシェアされ）、各ソース配線はＶｃｏｍ電位近傍の電位となる。この様子をソース駆動出力５ｂの波形で示した。
【００４０】
前記ソース駆動出力５ｂで明らかなように、ソース出力制御信号１６ａが”Ｈ”期間中に実施されるので、この期間は通常水平ブランキング期間中であり、ディスチャージ信号１４が”Ｈ”であるので、積分器４はリセット状態であり、フォトセンサ検知回路９への影響は無い。
【００４１】
ソース駆動回路１のチャージシェア機能をソース駆動出力の極性反転時に使用することにより、積分器４はリセット状態が解除されてフォトセンサ検知回路９にてフォトセンサ読取が開始された時点で、ソース駆動出力５ｂは、Ｖｃｏｍ電位近傍の電位となっている。このため、フォトセンサ検知期間１７ａの”Ｈ”区間に対応するソース駆動出力５ｂの変化幅は最大（全黒と全白の画素が上下隣り合った場合）でも略ΔＶｓａとなる。このように、ブランキング期間にソース駆動回路１に内蔵されたチャージシェア機能を使用することにより、上記区間に対応するソース駆動出力５ｂの波高値の変化を、前記機能を使用しなかった場合と比較して略１／２とすることができる。即ち、前述の読取信号線８に重畳される画素駆動信号ノイズも略１／２にすることができ、フォトセンサ２０の読取を低ノイズで実施することができる。
【００４２】
尚、本実施の形態２においては、画素センサ回路１２を、実施の形態１と同様に一行置きに設置した例を示したが、前記チャージシェア機能を使用することによりフォトセンサ２０の読取を低ノイズで実施することができるので、例えば全行即ち全画素に設置することも可能となり、座標検出の精度を上ることもできる。
【００４３】
実施の形態３．
図８は本実施の形態３に係る表示部１０と画素センサ回路の配置を示す詳細模式図である。以下で説明する実施の形態３に係るフォトセンサ内蔵液晶表示装置は、表示部１０と画素センサ回路１２の配置および検出結果の信号処理に特徴があるため、前述した実施の形態１の図１〜６にて示した基本構成（図１）、フォトセンサ２０からフォトセンサ検知回路９までの詳細回路（図４）、駆動タイミング（図５、６）などは基本的に前述の実施の形態１と同様であり、ここでは重複して冗長になるのを避けるため、詳細な説明は省略する。
【００４４】
本実施の形態における画素センサ回路は、前述の実施の形態１と同様に夫々フォトセンサとフォトセンサ駆動ＴＦＴとで構成されている。すなわち、画素センサ回路１２ａは図示しないフォトセンサ２０ａ（第一のフォトセンサ）と図示しないフォトセンサ駆動ＴＦＴ２１ａ（第一のスイッチ素子）とで構成されており、画素センサ回路１２ｂは図示しないフォトセンサ２０ｂ（第二のフォトセンサ）と図示しないフォトセンサ駆動ＴＦＴ２１ａ（第二のスイッチ素子）とで構成されている。
次に画素センサ回路１２ａおよび１２ｂの表示部１０内の配置について、図８を用いて説明する。本実施の形態３においては、図８の符号１２ａおよび１２ｂに代表される画素センサ回路の配置からも明らかなように、画素センサ回路１２ａを表示部１０内の偶数行の画素に、また画素センサ回路１２ｂを奇数行の画素に一つずつ配置する（図示しないが画素センサ回路１２ａ，１２ｂはＲサブ画素に１回路ずつ配置する）。また、画素センサ回路１２ａと１２ｂを一例としてフォトセンサ駆動ＴＦＴとゲート配線の接続を説明すると、フォトセンサ駆動ＴＦＴ２１ａのゲート電極は、ゲート配線６02に接続され、フォトセンサ駆動ＴＦＴ２１ｂのゲート電極は、ゲート配線６03に接続されている。同様に奇数行に配置された画素センサ回路内のフォトセンサ駆動ＴＦＴのゲート電極は奇数行のゲート配線に接続され、偶数行に配置された画素センサ回路内のフォトセンサ駆動ＴＦＴのゲート電極は偶数行のゲート配線に接続される。
また、各サブ画素内に＋と−の符号にて記載したように本実施の形態では液晶駆動の交流駆動方法として、表示部１０内の第一行目の画素の極性と第二行目の画素の極性とを同一とする２行×１列パターンのドット反転交流駆動を実施している。
【００４５】
次に、積分器４ａ〜４ｄの出力、即ちフォトセンサ検知出力１７の信号処理について、詳細に説明する。先ず、図８示したように上部２行の画素が同一極性で駆動される２行×１列パターンのドット反転交流駆動の場合は、奇数行の画素は、一行上の画素に対して逆極性で駆動され、その画素に配置された画素センサ回路の出力は、前述の実施の形態１と同様に画素駆動信号ノイズの重畳が懸念されるので使用しない（○で表示）。フォトセンサ信号処理回路４２において信号処理され、座標検出に使用する信号は、偶数行の画素内に配置された画素センサ回路の出力とする。
ここで、前記信号処理を偶数行の画素センサ回路の出力とする方法としては、２通りの方法が考えられる。第一の方法は、上述の実施の形態１と同一の方法、即ちセレクタ駆動回路３の出力であるセレクタ制御信号７01〜７04およびディスチャージ信号１４ａを１Ｈおきに”Ｈ”となる１Ｈの期間長を持つパルス列とし、奇数行の画素センサ回路１２ａの出力をセレクタ用ＴＦＴ１５で遮断する方法である。
第二の方法は、先ずフォトセンサ２０の読取スキャンは表示部１０内の全てのフォトセンサ２０に対して実施し、全てのフォトセンサ検出結果をフォトセンサ信号処理回路４２内のメモリ（図示しない）に蓄積しておく。次に、フォトセンサ信号処理回路４２にて座標検出を実施する際の信号処理過程で、偶数行に対応する画素センサ回路１２ｂの検出結果のみで座標検出を実施する。奇数行に位置する画素センサ回路１２ａの検出結果は使用しない。
この場合、セレクタ制御信号７01〜７04およびディスチャージ信号１４ａは前述の１Ｈおきに”Ｈ”となるパルス列ではなく、全ての１Ｈごとに”Ｈ”となるパルス信号となる（図示しない）。
【００４６】
更に、本実施の形態３では、上記偶数行に対応する画素センサ回路１２ｂの検出結果のみでの信号処理に加えて、信号処理に使用するサブ画素（例えばサブ画素３０ｘ）の表示階調値と、信号処理に使用に使用しない一画素上のサブ画素（例えばサブ画素３０ｙ）の表示階調値との差分が所定の値以上の場合、前記信号処理過程において画素センサ回路１２ａの検出結果は使用しないように構成する。
一例として図８に示したように、四角形に囲まれたＹの文字と、同Ｎの文字を表示部１０に表示し、Ｙの文字またはＮの文字の近傍に指などの光を遮断するものを触れてもらい、フォトセンサ２０の検出結果で人為的にＹｅｓ／Ｎｏの選択入力を実施してもらう場合を考える。
図８に示した画素３０ｘ（ゲート配線６14とソース配線５15に接続する画素）と画素３０ｙ（ゲート配線６13とソース配線５15に接続する画素）は画素３０ｘが背景部分、画素３０ｙが前記四角形表示の一部に係り、両画素の階調値の差は所定の値以上となっている。このため、画素３０ｘの検出結果は使用しないと判断する。
上記のような使用／不使用の判断を表示部１０内の全ての偶数行画素に位置する画素センサ回路１２ａの検出結果に対して実施する。例として図８に示したよう表示例の場合であれば、●で示した画素センサ回路１２ａが前記信号処理過程にて使用可能と判断される。同使用しないと判断される画素センサ回路１２ａを○で示した。さらに、上述のように全ての画素センサ回路１２ｂは使用しないので○で記載している。
【００４７】
尚、特定の画素センサ回路１２ａの検出結果の使用可否を判断する基準となる一つ上の画素との階調差の閾値については、実際の製品化時において上述の画素駆動信号ノイズの重畳量や表示部１０の表示画面などを勘案して決定される。例えば、人為的にＹｅｓ／Ｎｏの選択入力してもらう場合、複雑な表示は不要であるので、表示される画像は比較的ベタ画面（階調が均一な画面）の面積が大きく、前記階調差の閾値を０（＝階調変化な無い場合のみ●とする）としても○となるセンサの数は少なく、座標検知の過程で精度の問題は生じない。
【００４８】
実施の形態４．
図９は本実施の形態４に係る表示部１０と画素センサ回路の配置を示す詳細模式図である。以下で説明する実施の形態４に係るフォトセンサ内蔵液晶表示装置は、表示部１０の画素交流駆動方法と検出結果の信号処理に特徴があるため、前述した実施の形態１の図１〜６にて示した基本構成（図１）、フォトセンサ２０からフォトセンサ検知回路９までの詳細回路（図４）、駆動タイミング（図５、６）などは基本的に前述の実施の形態１と同様であり、また、表示部１０と画素センサ回路１２の配置を示す詳細模式図についても主要な部分は前述の実施の形態と同様であり、ここでは重複して冗長になるのを避けるため、詳細な説明は省略する。
前述の実施の形態１から３では表示部１０内の第一行目の画素の極性と第二行目の画素の極性とを同一とする２行×１列パターンのドット反転交流駆動を実施していたが、本実施の形態４では、図９に示したように第一行目と第二行目との画素の極性とが異なる２行×１列パターンの交流駆動を実施する。
【００４９】
図９に示したように、本実施の形態４の交流駆動方法は、前述の実施の形態３と比較して２行×１列の交流化パターンが一行ずれている。即ち、表示部１０の第一行目と最終行をのぞいて、一行上にずらして考えると実施の形態３と同一のドット反転交流駆動パターンとなる。これに対して表示部１０にて表示される画像は同一であるので、前述の実施の形態３と同じ基準で各画素センサ回路１２の検出結果の使用可否判断をすると、図９中の●、○で示した結果となり（●、○の意味は実施の形態３同じ）、前記実施の形態３とは異なる。
【００５０】
即ち、２行×１列の交流化パターンを一行ずらすだけで、使用可とするフォトセンサ２０の位置を変えることができる。即ち、交流化パターンを一行ずらすことは、表示画像を実施の形態３と比較して一行ずらしたことと相対的には等価である。
このことは、実施の形態３で示した表示部１０内の第一行目の画素の極性と第二行目の画素の極性とを同一とする２行×１列パターンのドット反転交流駆動（第一の交流駆動パターン）と、本実施の形態で示した、第一行目の極性と第二行目の画素の極性とが異なる２行×１列パターンの交流駆動（第二の交流駆動パターン）を組み合わせて実施すれば、各画素センサ回路１２の検出結果をより多く使用することができことを意味している。
【００５１】
さらに、本実施の形態では表示部１０内で縦２個の画素の組を考えた場合、偶数行に位置する画素（第一の画素電極）は垂直ブランキング終了後の偶数番目の水平周期（第一の走査周期）で駆動されるので、引き続く奇数番目の水平周期（第二の走査周期）で駆動され、前記偶数行の一行下の奇数行に位置する画素（第二の画素電極）と常に同一極性で駆動される（最終行目を除く）。また、上の画素（第一の画素電極）が偶数行に、下の画素（第二の画素電極）が奇数行に位置することになる。ここで、図９で示したように全行に画素センサ回路１２を配設し、偶数行に位置する画素に配置された画素センサ回路１２ａの検出結果は、前記画素が一行上の画素に対して逆極性で駆動されるので使用しない（○で表示）ように構成している。従って上述の実施の形態３と同様に、検出結果を使用する画素センサ回路１２ｂ（●で表示）が配設された画素は、一行上の画素と常に同一極性で駆動されることになる。
【００５２】
実施の形態５．
図１０に表示部１０における一部のマトリクス表示回路１９の詳細構成図を示す。以下で説明する実施の形態５に係るフォトセンサ内蔵液晶表示装置は、表示部１０における一部のマトリクス表示回路１９に特徴があるため、前述した実施の形態１の図１〜６にて示した基本構成（図１）、フォトセンサ２０からフォトセンサ検知回路９までの詳細回路（図４）、駆動タイミング（図５、６）などは図３を除く図面は、前述の実施の形態１と同様であり、ここでは重複して冗長になるのを避けるため、詳細な説明は省略する。
【００５３】
図１０において一つの画素２３を例示して、画素内における画素センサ回路１２の構成を詳しく説明する。画素２３は、赤色を表示するサブ画素３０ｒと緑色を表示するサブ画素３０ｇおよび青色を表示するサブ画素３０ｂとで構成され、各サブ画素の左下または右下角部には、画素駆動ＴＦＴ３１が配設されている。上記各サブ画素を駆動する各画素駆動ＴＦＴ３１のソース電極は、夫々ソース配線５05R、５05G、５05Bに接続されており、ゲート電極は、共通のゲート配線６12に夫々接続されている。また、各サブ画素の中央上部には図示しない補助容量電極に給電するための共通電極配線１８が行方向に延在して配設されており、図示しない対向電極の電位であるＶｃｏｍ電位が供給されている。
【００５４】
ここで、画素センサ回路１２は、奇数行の各画素に一つ配設されており、例えば一つの画素２３に対して、Ｂのサブ画素である３０ｂの一行下のサブ画素３０ｆ上部（詳しくは、ゲート配線６12と共通電極配線１８に囲まれた領域）に配置されており、フォトセンサ２０とフォトセンサ駆動ＴＦＴ２１とで構成されている。前述したように、フォトセンサ２０は、一端をフォトセンサ駆動ＴＦＴ２１のソース電極に接続され、他端を共通電極配線１８に接続されている。フォトセンサ駆動ＴＦＴ２１は、さらにドレイン電極を前記信号線８05に接続されるとともにそのゲート電極をゲート配線６12に接続されている。
上記例示のようにフォトセンサ２０を駆動するフォトセンサ駆動ＴＦＴ２１のゲート電極は、画素センサ回路１２が配設された画素３０ｆを走査するゲート配線６13とは異なり、一行上の偶数行のゲート配線６12に接続されている。
【００５５】
さらに図１０において、各サブ画素内に＋と−の符号で記載したように、本実施の形態においても液晶駆動の交流駆動方法として、表示部１０の最上行の極性と二番目行の極性とを同一とする２行×１列パターンのドット反転交流駆動を実施している。
例えば、ゲート配線６1１によって駆動されるサブ画素３０ｅは、垂直ブランキング終了後の１１番目の水平周期において負極性で駆動され、また、ゲート配線６1２によって駆動されるサブ画素３０ｂは、垂直ブランキング終了後の１２番目の水平周期において負極性で駆動される。また、サブ画素３０ｅ、および３０ｂの左右に隣接するサブ画素は夫々同一水平周期において正極性で駆動される。
即ち、列毎に（横方向に）隣接するサブ画素は＋、−が異なる駆動パターンとし、行毎に（縦方向に）隣接するサブ画素は２行毎に＋、−が交番する駆動パターンとしている。従って、表示部１０内で縦２個のサブ画素の組を考えた場合、奇数行に位置するサブ画素（第一の画素電極）は垂直ブランキング終了後の奇数番目の水平周期（第一の走査周期）で駆動されるので、引き続き偶数番目の水平周期（第二の走査周期）で駆動される偶数行に位置するサブ画素（第二の画素電極）と常に同一極性で駆動される。また、上の画素が奇数行、下の画素が偶数行に位置することになる。また、図１０で示したように一行おきに画素センサ回路１２を配設し、さらに上述したように該画素センサ回路１２を奇数行のサブ画素に配設している。また、図１０に示したように前記画素センサ回路１２のフォトセンサ駆動ＴＦＴ２１は、そのゲート電極が偶数行の画素を駆動するゲート配線に接続されているので、前記画素センサ回路１２の出力は、垂直ブランキング終了後の偶数番目の水平周期期間に対応して読取信号線８に印加され、セレクタ回路１１を介してフォトセンサ検知回路９に入力される。
尚、周知のように上記２行×１列パターンの各サブ画素における正・負の極性は、１フレーム毎に反転するのが一般的であり、本実施の形態でも同様であるのでここでは詳しく説明しない。
【００５６】
また、図１０においても前述の図３と同様にＲのサブ画素を駆動するソース配線５05Rおよび５06Rは対応するサブ画素に対して右側に配線されている。
【００５７】
上述のように、画素センサ回路１２は奇数行のサブ画素に配設されているが、フォトセンサ駆動ＴＦＴ２１のゲート電極は、一行上の偶数行のゲート配線に接続されている。
従って、画素センサ回路１２の駆動ＴＦＴ２１の駆動信号は、図５にて説明したタイミングをそのまま使用することができ、特に変更する必要はない。
【００５８】
画素センサ回路１２を画素ＴＦＴ３１からの距離を稼ぐことができ、また、少なくとも検知期間中は電圧変動の無いゲート配線６および共通電極配線１８で画素センサ回路１２を挟み込み、両配線でシールドされるように配置することができ、カップリングノイズを減らすことができる。
【００５９】
なお、前述の実施の形態１〜５における図２で示したセレクタ回路１１の回路構成即ち、読取配線８の時分割読取方法等は、本実施の形態１で示した４本を１本に纏める４分割多重以外にも様々な時分割多重法が周知であり、これらを採用することも可能である。
更には、図５で示したように１Ｖ中に表示部１０内の画素センサ回路１２の出力を１列中の上から下の画素方向に読み込んで行く方法を例示したが、読み込まれるフォトセンサ２０を左下や右下方向にシフトして行く方法など、周知の他の方法であってもよく、例えば符号７01〜７04で示したセレクタ制御信号のタイミングを変更することにより容易に実現できる。
【００６０】
また、前述の実施の形態１〜５における画素センサ回路の駆動方法は、それぞれ単独で適用してもよいし、適宜組み合わせて用いても同様の効果を奏することはいうまでもない。
【００６１】
さらに、上記実施の形態１〜５の駆動方法を備えたフォトセンサ検知回路と、セレクタ駆動回路およびゲート駆動回路とを、既存の表示装置用回路基板に集約することで、回路規模を縮小し、より簡易に、表示パターンを認識してフォトセンサのＯＮ／ＯＦＦを識別し、入力の座標を検出することができる。
【００６２】
ところで、上記実施の形態１〜５においては、セレクタ制御線、セレクタ用ＴＦＴおよびセレクタ駆動回路から構成されるセレクタ回路を用いた時分割方式を採用した例を示したが、フォトセンサ内蔵の液晶表示装置においてセレクタ回路の採用は必須ではなく、読取信号線と積分器が直接接続されていても、本発明のソース配線電位の極性反転による読取信号線へのカップリングノイズの影響を低減するという目的を達成することができる。
【００６３】
また、上記実施の形態１〜５にて示したセレクタ制御信号、ゲート配線駆動信号、ディスチャージ信号及びソース配線出力信号等の各タイミングは、本発明を説明するための一実施の形態であって、実際の画像表示装置を実現に際して、適宜変更される。
【００６４】
さらには、上記実施の形態１〜５にて示した画像表示装置は、フォトセンサ内蔵型液晶表示装置を例示して説明したが、特に表示デバイスとして液晶パネルである必要はなく、有機ＥＬ表示装置など、表示画面を順次走査して画像を表示する表示デバイスであればよい。有機ＥＬ素子など自発光素子を使う表示デバイスにおいては、フォトセンサを含む画素センサ回路が発光素子からの光に対し十分に遮光されていることが必要となる。
【図面の簡単な説明】
【００６５】
【図１】この発明の実施の形態１ないし５に係る画像表示装置の概略図である。
【図２】この発明の実施の形態１に係る表示用マトリクスとフォトセンサ読取信号線のセレクタ部の詳細模式図である。
【図３】図２に記載の表示用マトリクスの一部を示すマトリクス表示回路の詳細構成図である。
【図４】図１におけるフォトセンサからフォトセンサ検知回路までの詳細図である。
【図５】この発明の実施の形態１に係る画像表示装置の駆動方法を説明するタイミング図である。
【図６】この発明の実施の形態１に係る表示装置の駆動方法および表示用マトリクスに配設されたソース配線の詳細波形の一例を示すタイミング図である。
【図７】この発明の実施の形態２に係るフォトセンサ内蔵液晶表示装置の駆動方法および表示用マトリクスに配設されたソース配線の詳細波形の一例を示すタイミング図である。
【図８】この発明の実施の形態３に係る表示用マトリクスと画素センサ回路の配置を示す詳細模式図である。
【図９】この発明の実施の形態４に係る表示用マトリクスと画素センサ回路の配置を示す詳細模式図である。
【図１０】この発明の実施の形態５に係る表示用マトリクスの一部を示すマトリクス表示回路の詳細構成図である。
【符号の説明】
【００６６】
１  ソース駆動回路
２  ゲート駆動回路
３  セレクタ駆動回路
５  ソース配線
６  ゲート配線
７  セレクタ制御線
８  読取信号線
９  フォトセンサ検知回路
１０、１９  表示用マトリクス
１１  セレクタ回路
１２、１２ａ、１２ｂ  画素センサ回路
１７ａ  フォトセンサ検知期間
１８  共通電極配線
２０  フォトセンサ
２１  フォトセンサ駆動ＴＦＴ
２３  画素
３０、３０ｘ、３０ｙ、３０ｒ、３０ｇ、３０ｂ、３０ｅ、３０ｆ  サブ画素
３１  画素駆動ＴＦＴ
４２  フォトセンサ信号処理回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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