(57)【特許請求の範囲】
【請求項１】
マルチレベルセル不揮発性メモリ装置の複数のメモリセルを多数のデータ値の中の一つでプログラムする方法であって、
前記プログラムする方法は、複数のプログラムループを含み、前記複数のプログラムループの各々に対して、
前記多数のデータ値の中の第１データ値に対応する前記不揮発性メモリ装置のワードラインに第１プログラムパルスを印加し、前記ワードラインに関連する少なくとも一つの第１ビットラインに第１ビットライン電圧を印加するステップと、
前記ワードラインに第２プログラムパルスを印加し、前記ワードラインに関連する少なくとも一つの第２ビットラインに前記多数のデータ値の中の第２データ値に対応する第２ビットライン電圧を印加し、前記ワードラインに関連する少なくとも一つの第３ビットラインに前記多数のデータ値の中の第３データ値に対応する第３ビットライン電圧を印加するステップと、
前記第２プログラムパルスを印加した後に、前記ワードラインに前記第１データ値乃至前記第３データ値に対する検証電圧を連続して印加するステップと、を有し、
前記第２プログラムパルスの電圧レベルは、前記第１プログラムパルスの電圧レベルと異なり、
前記第２データ値が前記第３データ値と異なる場合、前記第２ビットライン電圧は前記第３ビットライン電圧と異なり、
前記第２ビットライン電圧は少なくとも一つ以上の第２ビットラインに印加されると共に、前記第３ビットライン電圧は少なくとも一つ以上の第３ビットラインに印加されることを特徴とする不揮発性メモリ装置のプログラム方法。
【請求項２】
前記第２プログラムパルスは、前記第１プログラムパルスの後に前記ワードラインに印加されることを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項３】
前記第２プログラムパルスを印加した後、前記それぞれのビットラインに一連の検証電圧の中の少なくとも一つを印加するステップを更に有し、
前記一連の検証電圧の中の少なくとも一つのレベルは、前記メモリセルにプログラムされるデータ値に対応して異なることを特徴とする請求項２に記載の不揮発性メモリ装置のプログラム方法。
【請求項４】
前記一連の検証電圧のそれぞれのレベルは、検証動作の間に適用される時、次第に増加することを特徴とする請求項３に記載の不揮発性メモリ装置のプログラム方法。
【請求項５】
前記複数の検証電圧のそれぞれのレベルは、前記第１プログラムパルス及び前記第２プログラムパルスより低いことを特徴とする請求項３に記載の不揮発性メモリ装置のプログラム方法。
【請求項６】
前記プログラム方法は、複数のプログラムのループを含む反復的な方法であり、
前記複数のプログラムのループのそれぞれは、
前記ワードラインに前記第１プログラムパルスを印加して前記少なくとも一つの第１ビットラインに前記第１ビットライン電圧を印加し、前記ワードラインに前記第２プログラムパルスを印加して前記少なくとも一つの第２ビットラインに前記第２ビットライン電圧を印加すると共に前記少なくとも一つの第３ビットラインに前記第３ビットライン電圧を印加した後、前記少なくとも一つの検証電圧を前記ワードラインに印加することを特徴とする請求項３に記載の不揮発性メモリ装置のプログラム方法。
【請求項７】
前記第１プログラムパルスのレベル及び前記第２プログラムパルスのレベルは、それぞれ、前記プログラムのループが増加するほど大きくなることを特徴とする請求項６に記載の不揮発性メモリ装置のプログラム方法。
【請求項８】
前記第１プログラムパルスのレベルは、前記第２プログラムパルスのレベルより低いことを特徴とする請求項１に記載の不揮発性メモリ装置のプログラム方法。
【請求項９】
ワードライン及び第１ビットラインに連結される第１メモリセル、及び前記ワードライン及び第２ビットラインに連結される第２メモリセルを含み、前記第１メモリセル及び前記第２メモリセルは、第１〜第ｍ（ｍは自然数）データ値でプログラムされる不揮発性メモリ装置のプログラム方法であって、
前記プログラム方法は、複数のプログラムループを含み、前記複数のプログラムループの各々に対して、
第１プログラムパルスを前記ワードラインに印加することによって前記第１メモリセルを前記第１〜前記第ｍデータ値の中の第ｉ（ｉは１≦ｉ≦ｍである自然数）データ値でプログラムし、前記第１プログラムパルスと異なる第２プログラムパルスを前記ワードラインに印加することによって前記第２メモリセルを前記第１〜前記第ｍデータ値の中の第ｊ（ｊは１≦ｊ≦ｍである自然数）データ値でプログラムするプログラム動作を実行するステップを有し、
前記プログラム動作は、
第１レベルによって前記第ｉデータに対応する第１ビットライン電圧を前記第１ビットライン印加すると共に、前記第１レベルと異なる第２レベルによって前記第ｊデータに対応する第２ビットライン電圧を前記第２ビットラインに印加するステップと、
前記第２プログラムパルスを印加した後に、前記ワードラインに前記第１データ値乃至前記第ｍデータ値に対する検証電圧を連続して印加して、前記第１メモリセル及び前記第２メモリセルに対する検証動作を実行するステップと、を有し、
前記検証動作の実行時間は、前記第１〜前記第ｍデータ値と関連して異なることを特徴とする不揮発性メモリ装置のプログラム方法。
【請求項１０】
前記検証動作は、前記第１ビットライン及び前記第２ビットラインに一連の検証電圧の中の少なくとも一つを印加するステップを有し、
一連の検証電圧のそれぞれのレベルは、前記第１〜前記第ｍデータ値の中の対応する値によって異なることを特徴とする請求項９に記載の不揮発性メモリ装置のプログラム方法。
【請求項１１】
前記プログラム動作は、前記第ｊデータ値をプログラムする前に前記第ｉデータ値をプログラムし、
前記検証動作は、前記第ｉデータ値のプログラムを検証するために第１個数の検証電圧を印加し、前記第ｊデータ値のプログラムを検証するために前記第１個数より小さな第２個数の検証電圧を印加することを特徴とする請求項９に記載の不揮発性メモリ装置のプログラム方法。
【請求項１２】
前記第１個数の検証電圧の印加は第１実行時間が要求され、前記第２個数の検証電圧の印加は前記第１実行時間より短い第２実行時間が要求されることを特徴とする請求項１１に記載の不揮発性メモリ装置のプログラム方法。
【請求項１３】
マルチレベルセル不揮発性メモリ装置の複数のメモリセルを多数のデータ値の中の一つでプログラムを反復する方法であって、
前記反復する方法は、複数のプログラムループを含み、前記複数のプログラムループの各々に対して、
前記不揮発性メモリ装置のワードラインに第１プログラムパルスを印加し、第１ビットラインに前記多数のデータ値の中の第１データ値に対応する第１ビットライン電圧を印加するステップと、
前記第１プログラムパルスを前記ワードラインに印加した後、前記ワードラインに前記第１プログラムパルスのレベルと異なるレベルを持つ第２プログラムパルスを印加し、第２ビットラインに前記多数のデータ値の中の第２データ値に対応する第２ビットライン電圧を印加すると共に第３ビットラインに前記多数のデータ値の中の第３データ値に対応する第３ビットライン電圧を印加するステップと、
前記第２プログラムパルスを印加した後、前記ワードラインに前記第１データ値乃至前記第３データ値に対する検証電圧を連続して印加するステップと、を有し、
前記第２データ値と前記第３データ値とが相違した場合、前記第２ビットライン電圧と前記第３ビットライン電圧とは相違し、
前記少なくとも一つの検証電圧のレベルは、前記メモリセルにプログラムされるデータ値によって異なることを特徴とする不揮発性メモリ装置のプログラム方法。
【請求項１４】
前記第１プログラムパルスのレベル及び前記第２プログラムパルスのレベルは、それぞれ、前記プログラムのループが増加するほど大きくなることを特徴とする請求項１３に記載の不揮発性メモリ装置のプログラム方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリ装置のプログラム方法に係り、特に、プログラミング時間を短縮させ、プログラミング順序（ｓｅｑｕｅｎｃｅ）及びセル分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）によるカップリングを低減させることができる不揮発性メモリ装置のプログラム方法に関する。
【背景技術】
【０００２】
電気的に消去及びプログラムの可能な不揮発性メモリ装置は、電源が供給されていない状態でもデータを保存できる特徴があり、代表的なものにはフラッシュメモリがある。
【０００３】
フラッシュメモリは、電荷保存を利用してデータを保存する素子である。フラッシュメモリを構成するそれぞれのメモリセルは、制御ゲート、電荷保存層、ソース、及びドレインを備えるセルトランジスタで構成される。フラッシュメモリは、電荷保存層の電荷量を調節することによって、メモリセルに書き込まれたデータ値を変更する。
【０００４】
フラッシュメモリのセルトランジスタは、Ｆ−Ｎトンネリングメカニズムによって電荷保存層の電荷量を調節する。セルトランジスタの消去動作は、セルトランジスタの制御ゲートに接地電圧を印加し、半導体基板（又はバルク）に電源電圧より高い高電圧を印加することによって行われる。これらの消去バイアス条件によれば、電荷保存層とバルク間の大きい電圧差により、これらの間に強い電界が形成され、その結果、電荷保存層に存在する電荷はＦ−Ｎトンネリング効果によってバルクに放出される。この時、消去されたセルトランジスタの臨界電圧は小さくなる。
【０００５】
セルトランジスタのプログラム動作は、制御ゲートに電源電圧より高い高電圧を印加し、ドレイン及びバルクに接地電圧を印加することによって行われる。これらのバイアス条件下で、電荷がＦ−Ｎトンネリング効果によってセルトランジスタの電荷保存層に注入される。それにより、セルトランジスタの臨界電圧は大きくなる。
【０００６】
電荷保存層に負電荷があってセルトランジスタの臨界電圧が負（マイナス）である状態を消去（ｅｒａｓｅ）状態といい、電荷保存層に電荷が注入されてセルトランジスタの臨界電圧が０より大きくなった状態をプログラム（ｐｒｏｇｒａｍ）状態という。
【発明の概要】
【発明が解決しようとする課題】
【０００７】
そこで、本発明は不揮発性メモリ装置のプログラム時における問題点に鑑みてなされたものであって、本発明の目的は、プログラム順序（ｓｅｑｕｅｎｃｅ）によるカップリング現象を低減させることができる不揮発性メモリ装置のプログラム方法を提供することにある。
本発明が解決しようとする他の目的は、セル分布（ｄｉｓｔｒｉｂｕｔｉｏｎ）によるカップリング現象を低減させることができる不揮発性メモリ装置のプログラム方法を提供することにある。
【課題を解決するための手段】
【０００８】
上記目的を達成するためになされた本発明の一特徴による不揮発性メモリ装置のプログラム方法は、マルチレベルセル不揮発性メモリ装置の複数のメモリセルを多数のデータ値の中の一つでプログラムする方法であって、
前記プログラムする方法は、複数のプログラムループを含み、前記複数のプログラムループの各々に対して、前記多数のデータ値の中の第１データ値に対応する前記不揮発性メモリ装置のワードラインに第１プログラムパルスを印加し、前記ワードラインに関連する少なくとも一つの第１ビットラインに第１ビットライン電圧を印加するステップと、前記ワードラインに第２プログラムパルスを印加し、前記ワードラインに関連する少なくとも一つの第２ビットラインに前記多数のデータ値の中の第２データ値に対応する第２ビットライン電圧を印加し、前記ワードラインに関連する少なくとも一つの第３ビットラインに前記多数のデータ値の中の第３データ値に対応する第３ビットライン電圧を印加するステップと、前記第２プログラムパルスを印加した後に、前記ワードラインに前記第１データ値乃至前記第３データ値に対する検証電圧を連続して印加するステップと、を有し、前記第２プログラムパルスの電圧レベルは、前記第１プログラムパルスの電圧レベルと異なり、前記第２データ値が前記第３データ値と異なる場合、前記第２ビットライン電圧は前記第３ビットライン電圧と異なり、前記第２ビットライン電圧は少なくとも一つ以上の第２ビットラインに印加されると共に、前記第３ビットライン電圧は少なくとも一つ以上の第３ビットラインに印加されることを特徴とする。
望ましくは、前記第２プログラムパルスは、前記第１プログラムパルスの後に前記ワードラインに印加される。
望ましくは、前記第２プログラムパルスを印加した後、前記それぞれのビットラインに一連の検証電圧の中の少なくとも一つを印加するステップを更に有し、前記一連の検証電圧の中の少なくとも一つのレベルは、前記メモリセルにプログラムされるデータ値に対応して異なる。このとき、前記一連の検証電圧のそれぞれのレベルは、検証動作の間に適用される時、次第に増加する。また、前記複数の検証電圧のそれぞれのレベルは、前記第１プログラムパルス及び前記第２プログラムパルスより低い。
望ましくは、前記プログラム方法は、複数のプログラムのループを含む反復的な方法であり、前記複数のプログラムのループのそれぞれは、前記ワードラインに前記第１プログラムパルスを印加して前記少なくとも一つの第１ビットラインに前記第１ビットライン電圧を印加し、前記ワードラインに前記第２プログラムパルスを印加して前記少なくとも一つの第２ビットラインに前記第２ビットライン電圧を印加すると共に前記少なくとも一つの第３ビットラインに前記第３ビットライン電圧を印加した後、前記少なくとも一つの検証電圧を前記ワードラインに印加する。このとき、前記第１プログラムパルスのレベル及び前記第２プログラムパルスのレベルは、それぞれ、前記プログラムのループが増加するほど大きくなる。また、前記第１プログラムパルスのレベルは、前記第２プログラムパルスのレベルより低い。
【００１０】
上記他の目的を達成するためになされた本発明の一特徴による不揮発性メモリ装置のプログラム方法は、ワードライン及び第１ビットラインに連結される第１メモリセル、及び前記ワードライン及び第２ビットラインに連結される第２メモリセルを含み、前記第１メモリセル及び前記第２メモリセルは、第１〜第ｍ（ｍは自然数）データ値でプログラムされる不揮発性メモリ装置のプログラム方法であって、前記プログラム方法は、複数のプログラムループを含み、前記複数のプログラムループの各々に対して、第１プログラムパルスを前記ワードラインに印加することによって前記第１メモリセルを前記第１〜前記第ｍデータ値の中の第ｉ（ｉは１≦ｉ≦ｍである自然数）データ値でプログラムし、前記第１プログラムパルスと異なる第２プログラムパルスを前記ワードラインに印加することによって前記第２メモリセルを前記第１〜前記第ｍデータ値の中の第ｊ（ｊは１≦ｊ≦ｍである自然数）データ値でプログラムするプログラム動作を実行するステップを有し、前記プログラム動作は、第１レベルによって前記第ｉデータに対応する第１ビットライン電圧を前記第１ビットライン印加すると共に、前記第１レベルと異なる第２レベルによって前記第ｊデータに対応する第２ビットライン電圧を前記第２ビットラインに印加するステップと、前記第２プログラムパルスを印加した後に、前記ワードラインに前記第１データ値乃至前記第ｍデータ値に対する検証電圧を連続して印加して、前記第１メモリセル及び前記第２メモリセルに対する検証動作を実行するステップと、を有し、前記検証動作の実行時間は、前記第１〜前記第ｍデータ値と関連して異なることを特徴とする。
望ましくは、前記検証動作は、前記第１ビットライン及び前記第２ビットラインに一連の検証電圧の中の少なくとも一つを印加するステップを有し、一連の検証電圧のそれぞれのレベルは、前記第１〜前記第ｍデータ値の中の対応する値によって異なる。
望ましくは、前記プログラム動作は、前記第ｊデータ値をプログラムする前に前記第ｉデータ値をプログラムし、前記検証動作は、前記第ｉデータ値のプログラムを検証するために第１個数の検証電圧を印加し、前記第ｊデータ値のプログラムを検証するために前記第１個数より小さな第２個数の検証電圧を印加する。このとき、前記第１個数の検証電圧の印加は第１実行時間が要求され、前記第２個数の検証電圧の印加は前記第１実行時間より短い第２実行時間が要求される。
【００１１】
また、上記目的を達成するためになされた本発明の他の特徴による不揮発性メモリ装置のプログラム方法は、マルチレベルセル不揮発性メモリ装置の複数のメモリセルを多数のデータ値の中の一つでプログラムを反復する方法であって、
前記反復する方法は、複数のプログラムループを含み、前記複数のプログラムループの各々に対して、前記不揮発性メモリ装置のワードラインに第１プログラムパルスを印加し、第１ビットラインに前記多数のデータ値の中の第１データ値に対応する第１ビットライン電圧を印加するステップと、前記第１プログラムパルスを前記ワードラインに印加した後、前記ワードラインに前記第１プログラムパルスのレベルと異なるレベルを持つ第２プログラムパルスを印加し、第２ビットラインに前記多数のデータ値の中の第２データ値に対応する第２ビットライン電圧を印加すると共に第３ビットラインに前記多数のデータ値の中の第３データ値に対応する第３ビットライン電圧を印加するステップと、前記第２プログラムパルスを印加した後、前記ワードラインに前記第１データ値乃至前記第３データ値に対する検証電圧を連続して印加するステップと、を有し、前記第２データ値と前記第３データ値とが相違した場合、前記第２ビットライン電圧と前記第３ビットライン電圧とは相違し、前記少なくとも一つの検証電圧のレベルは、前記メモリセルにプログラムされるデータ値によって異なることを特徴とする。
望ましくは、前記第１プログラムパルスのレベル及び前記第２プログラムパルスのレベルは、それぞれ、前記プログラムのループが増加するほど大きくなる。
【発明の効果】
【００１３】
本発明による不揮発性メモリ装置のプログラム方法によれば、セル分布及びプログラミング順序によるカップリング現象を低減させることができる。
【図面の簡単な説明】
【００１４】
【図１】不揮発性メモリセルに２個の臨界電圧分布を用いて１ビットのデータをプログラミングする一例を示す図面である。
【図２】不揮発性メモリセルに４個の臨界電圧分布を用いて２ビットのデータをプログラミングする第１の例を示す図面である。
【図３】不揮発性メモリセルに４個の臨界電圧分布を用いて２ビットのデータをプログラミングする第２の例を示す図面である。
【図４】メモリセルの臨界電圧が第１臨界電圧分布に属していて、第２臨界電圧分布、第３臨界電圧分布、又は第４臨界電圧分布のうちの一つに属するようにプログラミングされる様子を示す図面である。
【図５】隣接するワードライン間又は隣接するビットライン間に存在する容量性カップリングのため、既にプログラミングされていたメモリセルの臨界電圧分布が変化する様子を示す図面である。
【図６】奇数番目のビットラインに連結されるメモリセルと偶数番目のビットラインに連結されるメモリセルとを別途にプログラミングする不揮発性メモリ装置の一部を示す図面である。
【図７】隣接するワードライン間又は隣接するビットライン間に存在する容量性カップリングのため、既にプログラミングされていたメモリセルの臨界電圧分布が変化する様子を示す図面である。
【図８】隣接するビットラインに連結されるメモリセルを同時にプログラミングする不揮発性メモリ装置を示す図面である。
【図９】隣接するビットラインに連結されるメモリセルを同時にプログラミングする不揮発性メモリ装置を示す図面である。
【図１０】隣接するビットラインに連結されるメモリセルを同時にプログラミングする不揮発性メモリ装置を示す図面である。
【図１１】隣接するビットラインに連結されるメモリセルを同時にプログラミングする不揮発性メモリ装置を示す図面である。
【図１２】不揮発性メモリ装置のプログラム順序によるカップリング現象を説明するための図面である。
【図１３】不揮発性メモリ装置のプログラム順序によるカップリング現象を説明するための図面である。
【図１４】不揮発性メモリ装置のプログラム順序によるカップリング現象を説明するための図面である。
【図１５】不揮発性メモリ装置のセル分布によるカップリング現象を説明するための図面である。
【図１６】不揮発性メモリ装置のセル分布によるカップリング現象を説明するための図面である。
【図１７】不揮発性メモリ装置のセル分布によるカップリング現象を説明するための図面である。
【図１８】プログラム順序によるカップリング現象を解決するための本発明の一実施形態による不揮発性メモリ装置のプログラム方法を示す図面である。
【図１９】図１８に示したプログラム時にビットラインに印加される電圧を示すグラフである。
【図２０】図１９に示したＶｄを説明するための図面である。
【図２１】３ビットマルチレベルセルフラッシュメモリ装置のプログラム順序によるカップリング現象を解決するための本発明の一実施形態によるプログラム方法を説明するための図面である。
【図２２】３ビットマルチレベルセルフラッシュメモリ装置のプログラム順序によるカップリング現象を解決するための本発明の一実施形態によるプログラム方法を説明するための図面である。
【図２３】３ビットマルチレベルセルフラッシュメモリ装置のプログラム順序によるカップリング現象を解決するための本発明の一実施形態によるプログラム方法を説明するための図面である。
【図２４】図１８に示したプログラム方法によって複数のプログラム動作が同時に行われることを示す図面である。
【図２５】セル分布によるカップリング現象を解決するための本発明の他の実施形態による不揮発性メモリ装置のプログラム方法を示す図面である。
【図２６】図２５に示したプログラム方法で、ビットラインに印加される検証電圧を説明するための図面である。
【図２７】図２６を表で示したものである。
【図２８】本発明の一実施形態による不揮発性メモリ装置のプログラム方法によるプログラム状態を示す図面である。
【発明を実施するための形態】
【００１５】
本発明と本発明の動作上の利点及び本発明の実施によって達成される目的を十分に理解するためには、本発明の望ましい実施形態を例示する図面及び図面に記載された内容を参照する必要がある。
【００１６】
以下、本発明の不揮発性メモリ装置のプログラム方法を実施するための形態を、図面を参照しながら詳細に説明する。各図面に示した同じ参照符号は同じ部材を表す。
【００１７】
図１は、２個の臨界電圧分布を用いて１ビットのデータを書き込む一例を説明するための図面である。
【００１８】
図１を参照すると、書き込み対象ビットが‘０’ならば、不揮発性メモリセルの臨界電圧を変更させて、不揮発性メモリセルの臨界電圧が０Ｖより高い領域に位置する第２臨界電圧分布に属するようにする。一方、書き込み対象ビットが‘１’ならば、不揮発性メモリセルの臨界電圧をそのまま保持して、不揮発性メモリセルの臨界電圧が０Ｖより低い領域に位置する第１臨界電圧分布に属するようにする。
【００１９】
図２は、４個の臨界電圧分布を用いて２ビットのデータを書き込む第１の例を説明するための図面である。
【００２０】
図２を参照すると、最初のビットを書き込むステップは、後述の図６で説明する過程が適用される。最初のビット値によって、メモリセルの臨界電圧が第１臨界電圧分布又は第２臨界電圧分布に属するようにプログラミングされる。
【００２１】
２番目のビットを書き込むステップでは、最初のビットが‘０’であった場合（最初のビットを書き込むステップで、メモリセルの臨界電圧が第２臨界電圧分布に属するようにプログラミングされた場合）、２番目のビットが‘０’ならば、メモリセルの臨界電圧が第３臨界電圧分布に属するようにし、２番目のビットが‘１’ならば、メモリセルの臨界電圧が第２臨界電圧分布に属するようにする。また、最初のビットが‘１’であった場合（最初のビットを書き込むステップで、メモリセルの臨界電圧が第１臨界電圧分布に属するようにプログラミングされた場合）、２番目のビットが‘０’ならば、メモリセルの臨界電圧が第４臨界電圧分布に属するようにし、２番目のビットが‘１’ならば、メモリセルの臨界電圧が第１臨界電圧分布に属するようにする。
【００２２】
図３は、４個の臨界電圧分布を用いて２ビットのデータを書き込む第２の例を説明するための図面である。
【００２３】
図２に示した第１の例では、２番目のビットを書き込むステップで、メモリセルの臨界電圧が第１臨界電圧分布と第４臨界電圧分布との間で移動するようにするか、又はメモリセルの臨界電圧が第２臨界電圧分布と第３臨界電圧分布との間で移動するようにする。一方、図３に示した第２の例では、２番目のビットを書き込むステップで、メモリセルの臨界電圧が第１臨界電圧分布と第３臨界電圧分布との間で移動するようにするか、又はメモリセルの臨界電圧が第２臨界電圧分布と第４臨界電圧分布との間で移動するようにする。
【００２４】
図４には、メモリセルＣＥＬＬＡの臨界電圧が第１臨界電圧分布ＶＴＨＤ１に属していて、第２臨界電圧分布ＶＴＨＤ２、第３臨界電圧分布ＶＴＨＤ３、又は第４臨界電圧分布ＶＴＨＤ４のうちの一つに属するようにプログラミングされる様子を図示する。
【００２５】
図５には、メモリセルＣＥＬＬＡの臨界電圧が第２臨界電圧分布ＶＴＨＤ２に属するようにプログラミングされた後に周辺セルをプログラミングした場合、隣接するワードラインの間又は隣接するビットラインの間に存在する容量性カップリングＣｘ、Ｃｙ、Ｃｘｙのため、既にプログラミングされていたメモリセルＣＥＬＬＡの臨界電圧分布がシフトされる様子を図示する。
【００２６】
図５では、メモリセルＣＥＬＬＡの臨界電圧が第２臨界電圧分布ＶＴＨＤ２を持つ場合を説明したが、メモリセルＣＥＬＬＡは他の臨界電圧分布（例えば、図４に示した第１臨界電圧分布、第３臨界電圧分布又は第４臨界電圧分布）を持つことができる。この場合にも、プログラミングされていたメモリセルＣＥＬＬＡの臨界電圧分布はシフトされる。
【００２７】
また、図５には、周辺セルが第１臨界電圧分布ＶＴＨＤ１１から第３臨界電圧分布ＶＴＨＤ３にプログラミングされる場合に、プログラミングされていたメモリセルＣＥＬＬＡの臨界電圧分布がシフトされるものとして図示したが、周辺セルが他の臨界電圧分布にプログラミングされる場合にも、メモリセルＣＥＬＬＡの臨界電圧分布はシフトされる。
【００２８】
図６は、奇数番目のビットラインに連結されるメモリセルと偶数番目のビットラインに連結されるメモリセルとを別途にプログラミングする不揮発性メモリ装置の一部を示す図面である。
【００２９】
図６を参照すると、最初のビットラインと三番目のビットラインとに連結されるメモリセルと、２番目のビットラインと４番目のビットラインとに連結されるメモリセルとを別途にプログラミングする。図６に示した０から１３までの数字はプログラミング順序を表す。
【００３０】
図６に示したように、偶数番目のビットラインに連結されるメモリセルを先ずプログラミングした後、奇数番目のビットラインに連結されるメモリセルを後でプログラミングする場合、隣接するビットラインの間に存在する容量性カップリングのため、奇数番目のビットラインに連結されるメモリセルをプログラミングするためのプログラミング電圧が、偶数番目のビットラインに連結されるメモリセルの臨界電圧を変化させることがある。
【００３１】
図７の上の図面には、偶数番目のビットラインに連結されるメモリセルに最初のビットをプログラミングした後、奇数番目のビットラインに連結されるメモリセルに印加されるプログラミング電圧によって、偶数番目のビットラインに連結されるメモリセルの臨界電圧分布がＶＴＨＤ２からＶＴＨＤＸに変化する例を示している。
【００３２】
図７の下の図面には、メモリセルに２番目のビットをプログラミングする様子を示している。例えば、メモリセルの臨界電圧分布が変化した臨界電圧分布ＶＴＨＤＸである場合、２番目のビットが‘０’ならば、メモリセルの臨界電圧が第３臨界電圧分布ＶＴＨＤ３に属するようにし、２番目のビットが‘１’ならば、メモリセルの臨界電圧が第４臨界電圧分布ＶＴＨＤ４に属するようにする。
【００３３】
図８〜図１１は、隣接するビットラインに連結されるメモリセルを同時にプログラミングする不揮発性メモリ装置を示す図面である。
【００３４】
図８〜図１１に示した不揮発性メモリ装置は、隣接するビットラインに連結されるメモリセルを同時にプログラミングすることによって、容量性カップリングＣｘ、Ｃｙ、Ｃｘｙに起因するメモリセルの臨界電圧の変化を防止することができる。
【００３５】
図８に示した不揮発性メモリ装置は、同じワードラインに連結されるメモリセルを同時にプログラミングする。
【００３６】
図９は、図８に示した一部メモリセルを示す図面である。
【００３７】
図９に示した０から６までの数字はプログラミング順序を表す。数字を参照すると、一本のワードライン（例えば、ＷＬ＜ｎ＞）に連結されたメモリセル（数字０が表示されたメモリセル）を同時にプログラミングした後、他のワードライン（例えば、ＷＬ＜ｎ＋１＞）に連結されたメモリセル（数字１が表示されたメモリセル）を同時にプログラミングする。
【００３８】
図１０に示した不揮発性メモリ装置は、メモリセルをページグループ別にプログラミングする。
【００３９】
図１１は、図１０に示した一部メモリセルを示す図面である。
【００４０】
図１１に示した０から１２までの数字は、プログラミング順序を表す。数字を参照すると、偶数ページグループに属してワードライン（例えば、ＷＬ＜ｎ＞）に連結されたメモリセル（数字０が表示されたメモリセル）をプログラミングした後、奇数ページグループに属してワードライン（例えば、ＷＬ＜ｎ＞）に連結されたメモリセル（数字１が表示されたメモリセル）をプログラミングする。
【００４１】
この時、隣接する不揮発性メモリセルのデータを読み出すために、隣接するビットラインに読み出し電流を同時に流せば、隣接するビットラインの間に存在する容量性カップリングに起因したセンシングノイズが発生しうる。これを防止するために、複数のビットラインを奇数番目のビットラインと偶数番目のビットラインとに区分し、奇数番目のビットラインＢＬｏ１、ＢＬｏ２と偶数番目のビットラインＢＬｅ１、ＢＬｅ２とに対して読み出し動作又は検証動作を個別的に行うことができる。
【００４２】
ところが、上記のような方法によっても、後述する不揮発性メモリ装置のプログラム順序及び／又はセル分布によるカップリング現象が存在しうる。
【００４３】
図１２〜図１４は、不揮発性メモリ装置のプログラム順序によるカップリング現象を説明するための図面である。
【００４４】
図１２を参照すると、図１２に示した不揮発性メモリ装置は、一つのメモリセルに臨界電圧分布に対応する１１、０１、００及び１０の二ビットのビット値を保存できるマルチレベルフラッシュメモリでありうる。図１２は、図７と同様に、第１臨界電圧分布１１をシフトして第２臨界電圧分布０１を形成し、基準臨界電圧分布ｘ０をシフトして第３臨界電圧分布００及び第４臨界電圧分布１０を形成する。
【００４５】
この時、図１３に示したように、まず第２臨界電圧分布０１にシフトし、対応するメモリセルに第２ビット値を持たせる第１プログラム動作Ｐ１が行われ、次いで、第３臨界電圧分布００にシフトして対応するメモリセルに第３ビット値を持たせる第２プログラム動作Ｐ２が行われる。最後に第４臨界電圧分布１０にシフトして対応するメモリセルに第４ビット値を持たせる第３プログラム動作Ｐ３が行われる。
【００４６】
即ち、プログラムしようとするビット値によって順序を異ならせてプログラム動作が行われる。この時、各プログラムを行うために該当ワードラインに印加されるプログラムパルスは、図１３に示したように、ＩＳＰＰ（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍｍｉｎｇ）方式による。
【００４７】
ところが、ビット値０１に対する第１プログラム動作Ｐ１後に、隣接するメモリセルに対してビット値１０に対する第３プログラム動作Ｐ３を行う場合、図１４に示したように、カップリングの影響ΔＶｓｔａｔｅのためにビット値０１に対する第２臨界電圧分布がΔＶｔｈほど移動して他の臨界電圧分布Ｅｒｒを持つことが分かる。即ち、第１プログラム動作は時刻ｔ１で終了したにもかかわらず、隣接するメモリセルに対する時刻ｔ２までの第３プログラム動作によるカップリング現象によって、該当メモリセルは求められる臨界電圧分布と異なる臨界電圧分布を持つようになる問題が発生する。
【００４８】
図１５〜図１７は、不揮発性メモリ装置のセル分布によるカップリング現象を説明するための図面である。
【００４９】
図１５を参照すると、図１５に示した不揮発性メモリ装置は、図１２に示した不揮発性メモリ装置と同様に、臨界電圧分布‘ａ’をシフトして臨界電圧分布‘ｂ’を形成できる。この時、不揮発性メモリ装置のセル分布によって、メモリセルが速くプログラムされるか、遅くプログラムされうる。従って、‘ａ’状態から‘ｂ’状態にプログラムするに当たって、図１６のように、メモリセルの特性によってプログラムされる時間（該当メモリセルに、各状態による臨界電圧分布内のしきい電圧を形成するのにかかる時間）が変わりうる。
【００５０】
ところが、上記のようなセル分布によるプログラム速度の差は、図１７に示したような問題を引き起こす。即ち、臨界電圧分布‘ａ’から‘ｂ’にシフトするに当って、ファーストセルＦＣは時刻ｔ１で既にプログラムが完了したにもかかわらず、スローセルＳＣに対するプログラムが完了する時刻ｔ２まで印加される電圧によるカップリングの影響ΔＶｃｅｌｌにより、臨界電圧分布ｂがΔＶｔｈほど移動して、望まない異なる臨界電圧分布Ｅｒｒを持つようになる。
【００５１】
以下、上記のようなプログラム順序及びセル分布によるカップリング現象を解決するための本発明の一実施形態による不揮発性メモリ装置のプログラム方法について説明する。
【００５２】
図１８は、プログラム順序によるカップリング現象を解決するための本発明の一実施形態による不揮発性メモリ装置のプログラム方法を示す図面である。
【００５３】
図１８を参照すると、本実施形態による不揮発性メモリ装置のプログラム方法は、先ず第１プログラムパルスＰＰＬＳ１を対応するワードラインに印加し、次いで、第１プログラムパルスＰＰＬＳ１と異なる電圧を持つ第２プログラムパルスＰＰＬＳ２を印加する。
【００５４】
この時、図１８に示した不揮発性メモリ装置は、マルチレベルセルフラッシュメモリ装置でありうる。特に、以下では説明の便宜のために、２ビットマルチレベルセルフラッシュメモリ装置について説明する。但し、これに限定されるものではなく、３ビットマルチレベルセル以上のフラッシュメモリ装置にも適用できる。３ビットマルチレベルセルフラッシュメモリ装置についての更に詳細な説明は後述する。また、シングルレベルセルフラッシュメモリ装置にも適用できる。
【００５５】
続けて、図１８を参照すると、第１プログラムパルスＰＰＬＳ１及び第２プログラムパルスＰＰＬＳ２のうちの少なくとも一つのプログラムパルスは、複数のビット値に対するプログラムパルスである。例えば、２ビットマルチレベルセルフラッシュメモリ装置の場合、第１プログラムパルスＰＰＬＳ１は、図１２に示したビット値０１に対するプログラムパルスであり、第２プログラムパルスＰＰＬＳ２は、図１２に示したビット値１０及び００に対するプログラムパルスでありうる。
【００５６】
即ち、本実施形態で、図１２に示す二つのビット値１０及び００に対する第２プログラム動作Ｐ２及び第３プログラム動作Ｐ３が、図１８の第２プログラムパルスＰＰＬＳ２により同時に行われうる。このように、本実施形態で、第２プログラムパルスに対して複数の状態に対するプログラムを同時に行うために、ビットラインには、対応する状態によってレベルを異ならせる複数の電圧が図１９に示したように印加されうる。
【００５７】
図１９は、図１８に示したプログラム時にビットラインに印加される電圧を示すグラフである。
【００５８】
図１８及び図１９を参照すると、複数の状態に対するプログラムパルスが印加されるワードラインと連結されるビットラインそれぞれに、複数の状態のうちの対応するメモリセルにプログラムしようとするビット値（状態）によって異なる電圧が印加されうる。
【００５９】
例えば、図１８に示した実施形態のように、第２プログラムパルスＰＰＬＳ２により１０及び００に対するプログラムが同時に行われる場合、１０状態及び００状態に対するビットライン電圧は異なって印加されうる。特に、図１９に示したように、連結されるメモリセルに保存しようとするビット値が００状態である時のビットライン電圧が０Ｖである場合、１０状態である時のビットライン電圧は、０Ｖで１０状態及び００状態に対する臨界電圧分布の中間値間の電圧差（例えば、Ｖｄ）を持つＶｄ値を持つことができる。
【００６０】
図２０に示したように、１０状態に対する臨界電圧分布の中間値が２．４Ｖであり、００状態に対する臨界電圧分布の中間値が３．８Ｖであり、その中間値の差Ｖｄが１．４Ｖである場合、図１９に示したビットライン電圧は００状態に対して０Ｖであり、１１状態に対して１．４Ｖでありうる。
【００６１】
この時、第２プログラムパルスＰＰＬＳ２によりプログラムされない０１状態に対しては、該当ビットラインにインヒビット電圧Ｖｄｄを印加して非活性化できる。同様に、第１プログラムパルスＰＰＬＳ１が活性化される区間ｄ１に対応する区間ｄ２では、０１及び００状態は、該当ビットラインにインヒビット電圧Ｖｄｄを印加して非活性化できる。
【００６２】
再び、図１８を参照すると、第１プログラムパルスＰＰＬＳ１及び第２プログラムパルスＰＰＬＳ２は連続して印加されうる。この時、第１プログラムパルスＰＰＬＳ１が印加された後、第２プログラムパルスＰＰＬＳ２が印加される時間の間隔は、上述した図１２〜図１４に示したプログラム順序によるカップリング現象を招かないほど小さい。
【００６３】
以上の図１８〜図２０は、本発明の一実施形態によるプログラム方法として、二つのプログラムパルスを備え、一つのパルスが二つの状態に対して同時にプログラムを行うものとして図示しているが、これに限定されるものではない。但し、マルチレベルセルフラッシュメモリ装置での各状態（例えば、００、０１、１０、１１）に対する臨界電圧分布が、図２０に示したように１．４Ｖほどに過ぎないので、図１９に示したようにビットライン電圧を０ＶからＶｄｄほどの範囲内で各状態によって異なって設定するに当たって、マージンの確保が困難なことがある。
【００６４】
これに対してマージン確保が保証される場合には、一つのパルスに対して２つ以上の状態を同時にプログラムできる。また、本発明は一つのプログラムパルスのみを備える実施形態で具現できる。
【００６５】
また、図１８〜図２０は、２ビットマルチレベルセルフラッシュメモリ装置のプログラム方法について図示しているが、これに限定されるものではない。即ち、本発明は、３ビット以上のマルチレベルセルフラッシュメモリにも適用できる。以下に示す図２１〜図２３を通じて、３ビットマルチレベルセルフラッシュメモリ装置のプログラム順序によるカップリング現象を解決できる本発明の一実施形態によるプログラム方法を説明する。
【００６６】
図２１〜図２３を参照すると、３ビットマルチレベルセルフラッシュメモリ装置のプログラム方法は、３個のプログラムパルスに応答して８個のセル抵抗状態をプログラムできる。この時、最終的なセル状態は図２３に示したようにＰ０〜Ｐ７である。
【００６７】
具体的に説明すれば、第１プログラムパルスＰＰＬＳ１が対応するワードラインに印加され、第１プログラムパルスＰＰＬＳ１と異なる電圧を持つ第２プログラムパルスＰＰＬＳ２が印加され、次いで、第１プログラムパルスＰＰＬＳ１及び第２プログラムパルスＰＰＬＳ２と異なる電圧を持つ第３プログラムパルスＰＰＬＳ３が印加されうる。上述した、２ビットマルチレベルセルフラッシュメモリ装置のプログラム方法と同様に、第１〜第３プログラムパルスは連続して活性化されうる。
【００６８】
これにより、第１プログラムパルスＰＰＬＳ１に応答してＰ１プログラム動作が行われ、第２プログラムパルスＰＰＬＳ２に応答してＰ２〜Ｐ４プログラム動作が行われ、第３プログラムパルスＰＰＬＳ３に応答してＰ５〜Ｐ７プログラム動作が行われうる。
【００６９】
この時、一つのプログラムパルスにより同時に行われるプログラム動作は対応するビットライン電圧を異ならせて印加することによって、異なるプログラム状態をプログラムできる。例えば、第２プログラムパルスＰＰＬＳ２によりプログラム動作Ｐ２〜Ｐ４が同時に行われる場合、図２２に示したように、各プログラム動作に対応するメモリセルと連結されるビットラインに、０Ｖ、Ｖ１及びＶ２のような他のビットライン電圧を印加できる。
【００７０】
そして、第１プログラムパルスＰＰＬＳ１が活性化される区間で非活性化するプログラム動作Ｐ２〜Ｐ７に対応するセルのビットラインにインヒビット電圧Ｖｄｄを印加できる。第２プログラムパルスＰＰＬＳ２により活性化されないＰ１及びＰ５〜Ｐ７プログラム動作に対応するセルのビットラインにインヒビット電圧Ｖｄｄを印加して、非活性化できる。同様に、第３プログラムパルスＰＰＬＳ３が活性化される区間で非活性化するプログラム動作Ｐ１〜Ｐ４に対応するセルのビットラインにインヒビット電圧Ｖｄｄを印加できる。
【００７１】
このような方式で、本発明によるプログラム方法は、３ビット以上のマルチレベルセルフラッシュメモリ装置でも、プログラム順序によるカップリング現象を防止できる。
【００７２】
再び、図１８を参照すれば、第１プログラムパルスＰＰＬＳ１及び第２プログラムパルスＰＰＬＳ２によるプログラム動作が正確に行われたかを検証する（ｖｅｒｉｆｙ）検証動作が行われうる。この時、本実施形態によるプログラム方法は、第１プログラムパルスＰＰＬＳ１又は第２プログラムパルスＰＰＬＳ２により異なる状態に対するプログラム動作が同時に行われることとは異なって、各状態による検証動作をそれぞれ行うことができる。
【００７３】
例えば、本発明によるプログラム方法がＩＳＰＰ方式による場合、図１８は、一つの第１プログラムパルス及び第２プログラムパルス対が印加された後、次の第１プログラムパルス及び第２プログラムパルス対が印加されるまで、図１２に示した０１、１０及び００状態それぞれに対する検証動作を表す３個の検証パルスＶＰＬＳが活性化される本発明の一実施形態によるプログラム方法を図示している。
【００７４】
この時、各状態によって対応するビットラインに印加される検証電圧は異なる大きさを持つことができる。但し、これに限定されるものではなく、一回の検証動作を通じて複数の状態を検証することもできる。
【００７５】
このように、本実施形態による不揮発性メモリ装置のプログラム方法は、図２４に示したように、複数の状態に対するプログラム動作Ｐ１〜Ｐ３が同時又はほぼ同時に完了することによって、図１４に示したようなプログラムが完了したメモリセルと隣接するメモリセルに対するプログラム動作により、プログラムが完了したメモリセルに発生するカップリング現象を防止できる。
【００７６】
図２５は、セル分布によるカップリング現象を解決するための本発明の他の実施形態による不揮発性メモリ装置のプログラム方法を示す図面である。
【００７７】
図２５を参照すると、本発明の他の実施形態による不揮発性メモリ装置のプログラム方法は、複数のビット値００、０１、１０に対するプログラムパルスを対応するワードラインに印加するが、各プログラム状態に対する検証時間を異ならせる。
【００７８】
望ましくは、各状態（ビット値）に対する検証時間は、対応するビットラインへの検証電圧を印加する回数を異ならせることができる。この時、図２５に示したプログラム方法は、対応するビットラインに検証電圧を印加する度に、電圧レベルの大きさを異ならせることができる。例えば、図２５は、０１状態の検証を、異なる大きさの３つの検証電圧Ｖｖｒｆ−１〜Ｖｖｒｆ−３により行い、００状態の検証を２つの検証電圧Ｖｖｒｆ−１及びＶｖｒｆ−２により行い、１０状態の検証を１つの検証電圧Ｖｖｒｆ−１により行うことを示す。
【００７９】
この時、各検証電圧Ｖｖｒｆ−１〜Ｖｖｒｆ−３の電圧レベルは、図２６に示した通りである。そして、各状態に対するメモリセルのしきい電圧Ｖｔｈと検証電圧Ｖｖｒｆ−１〜Ｖｖｒｆ−３との大きさ比較によるビットライン電圧の大きさを図２７に示している。
【００８０】
以上の図２５などは、２−ビットマルチレベルセルフラッシュメモリ装置に限って説明したが、上述したようにこれに限定されるものではない。このように、本実施形態によるプログラム方法は各ビット値に対する検証時間を異ならせることによって、セル分布によるカップリング現象を低減させることができる。
【００８１】
図２８は、本発明の一実施形態による不揮発性メモリ装置のプログラム方法によるプログラム状態を示す図面である。
【００８２】
図２８を参照すると、本発明の一実施形態による不揮発性メモリ装置のプログラム方法によれば、各プログラム動作Ｐ１〜Ｐ３及び／又は各セル分布ＦＣ、ＴＣ、ＳＣによるプログラムがほぼ同時（ｔ１〜ｔ３）に完了することが分かる。従って、図１４及び／又は図１７に示したようなプログラム順序及びセル分布によるカップリング現象に起因する臨界電圧分布が任意に変化する問題を解決できる。
【００８３】
以上、本発明を実施するための形態について詳細に説明したが、本発明は、上述の実施形態に限定されるものではなく、本発明の技術的範囲から逸脱しない範囲内で多様に変更実施することが可能である。
【産業上の利用可能性】
【００８４】
本発明は、不揮発性メモリ装置関連の技術分野に好適に用いられる。
【符号の説明】
【００８５】
ＶＴＨＤ１    第１臨界電圧分布
ＶＴＨＤ２    第２臨界電圧分布
ＶＴＨＤ３    第３臨界電圧分布
ＶＴＨＤ４    第４臨界電圧分布
ＰＰＬＳ１    第１プログラムパルス
ＰＰＬＳ２    第２プログラムパルス
【図１】
0005391445.tif 000002
【図２】
0005391445.tif 000003
【図３】
0005391445.tif 000004
【図４】
0005391445.tif 000005
【図５】
0005391445.tif 000006
【図６】
0005391445.tif 000007
【図７】
0005391445.tif 000008
【図８】
0005391445.tif 000009
【図９】
0005391445.tif 000010
【図１０】
0005391445.tif 000011
【図１１】
0005391445.tif 000012
【図１２】
0005391445.tif 000013
【図１３】
0005391445.tif 000014
【図１４】
0005391445.tif 000015
【図１５】
0005391445.tif 000016
【図１６】
0005391445.tif 000017
【図１７】
0005391445.tif 000018
【図１８】
0005391445.tif 000019
【図１９】
0005391445.tif 000020
【図２０】
0005391445.tif 000021
【図２１】
0005391445.tif 000022
【図２２】
0005391445.tif 000023
【図２３】
0005391445.tif 000024
【図２４】
0005391445.tif 000025
【図２５】
0005391445.tif 000026
【図２６】
0005391445.tif 000027
【図２７】
0005391445.tif 000028
【図２８】
0005391445.tif 000029