(57)【特許請求の範囲】
【請求項１】
第１の周期の第１クロックに同期して入力される第１のパルス信号に応答して信号レベルが第１のレベルから第２のレベルに変化し、以後前記第２のレベルを維持する伝送信号を、前記第１のクロックに同期して出力する送信部と、
前記伝送信号の信号レベルが前記第２のレベルであることを前記第１の周期とは異なる第２の周期の第２のクロックに基づいて認識し、当該認識に基づいて前記第２のクロックに同期して第２のパルス信号を出力する受信部と、を有することを特徴とする伝送装置。
【請求項２】
信号を伝送する伝送装置であって、
第１の周期の第１クロックに同期して動作しつつ前記第１の周期に対応する第１のパルス信号の入力に応じて信号レベルが反転する伝送信号を出力する送信部と、
第２の周期の第２クロックに同期して動作しつつ前記伝送信号の信号レベルの反転に応じて前記第２の周期に対応する第２のパルス信号を出力する受信部と、を備え、
前記送信部は、
前記第１のパルス信号の入力後の前記第１クロックの立ち上がりに同期して前記伝送信号の信号レベルを反転させる第１信号生成部と、
前記第１のパルス信号の入力に同期して前記伝送信号の信号レベルを反転させる第２信号生成部と、を備えることを特徴とする伝送装置。
【請求項３】
前記送信部は、前記第１信号生成部の出力及び前記第２信号生成部の出力のいずれか一方を選択する出力選択部を更に備えることを特徴とする請求項２に記載の伝送装置。
【請求項４】
信号を伝送する伝送装置であって、
第１の周期の第１クロックに同期して動作しつつ前記第１の周期に対応する第１のパルス信号の入力に応じて信号レベルが反転する伝送信号を出力する送信部と、
第２の周期の第２クロックに同期して動作しつつ前記伝送信号の信号レベルの反転に応じて前記第２の周期に対応する第２のパルス信号を出力する受信部と、を備え、
前記受信部は、
前記伝送信号をその信号レベル変化に基づいて当該変化直後の信号レベルを保持すると共に当該変化時点からの所定の遅延量内で当該変化直後の前記信号レベルを出力する中継部と、
前記中継部の出力の変化に基づき前記第２の周期に対応する前記第２のパルス信号を生成して出力する第３信号生成部と、を備えることを特徴とする伝送装置。
【請求項５】
前記中継部は、
前記伝送信号の信号レベルを前記第２クロックの立ち上がりで保持すると共に、前記第２クロックの立ち下りでも保持する第１レベル保持部と、
前記第１レベル保持部が保持している２つの信号レベルのうち予想される次に変化する方向に先に変化する一方の信号レベルを選択して出力する第１選択部と、
前記第１選択部の出力を前記第２クロックの立ち上がりで保持すると共に、前記第２クロックの立ち下りでも保持する第２レベル保持部と、
前記第２レベル保持部が保持している２つの信号レベルのうち予想される次に変化する方向に先に変化する一方の信号レベルを選択して出力する第２選択部と、を備えることを特徴とする請求項４に記載の伝送装置。
【請求項６】
前記第３信号生成部は、
前記第２選択部の出力を前記第２クロックの立ち上がりで保持する先行レベル保持部と、
前記第２選択部の出力と前記先行保持部の出力とを入力とし、これら２つの出力の排他的論理和を前記第２のパルス信号として出力するＥＸＯＲ回路部と、を備えることを特徴とする請求項５に記載の伝送装置。
【請求項７】
前記第１選択部及び前記第２選択部の各々は、前記第２選択部から出力された信号レベルに基づいて予想される次に変化する方向に先に変化する一方の信号レベルを選択することを特徴とする請求項５に記載の伝送装置。
【請求項８】
前記第１選択部及び前記第２選択部の各々は、前記先行レベル保持部によって保持されている信号レベルに基づいて前記２つの信号レベルのうちの１つを選択することを特徴とする請求項６に記載の伝送装置。
【請求項９】
所定周期のクロックに同期して動作しつつ前記所定周期に対応するパルス信号の入力に応じて伝送信号を出力する信号送信装置であって、
前記パルス信号の入力後の前記クロックの立ち上がりに同期して前記伝送信号の信号レベルを反転させる第１信号生成部と、
前記パルス信号の入力に同期して前記伝送信号の信号レベルを反転させる第２信号生成部と、
前記第１信号生成部の出力及び前記第２信号生成部の出力のいずれか一方を選択する出力選択部と、を備えることを特徴とする信号送信装置。
【請求項１０】
所定周期のクロックに同期して動作しつつ伝送信号を受信する信号受信装置であって、
前記伝送信号の信号レベルを前記クロックの立ち上がりで保持すると共に、前記クロックの立ち下りでも保持する第１レベル保持部と、
前記第１レベル保持部が保持している２つの信号レベルのうち予想される次に変化する方向に先に変化する一方の信号レベルを選択して出力する第１選択部と、
前記第１選択部の出力を前記クロックの立ち上がりで保持すると共に、前記クロックの立ち下りでも保持する第２レベル保持部と、
前記第２レベル保持部が保持している２つの信号レベルのうち予想される次に変化する方向に先に変化する一方の信号レベルを選択して出力する第２選択部と、
前記第２選択部の出力を前記第２クロックの立ち上がりで保持する先行レベル保持部と、
前記第２選択部の出力と前記先行レベル保持部の出力とを入力とし、これら２つの出力の排他的論理和によりパルス信号を生成及び出力するＥＸＯＲ回路部と、を備えることを特徴とする信号受信装置。
【請求項１１】
第１の周期の第１クロックに同期して入力される第１のパルス信号に応答して信号レベルが第１のレベルから第２のレベルに変化し、以後前記第２のレベルを維持する伝送信号を、前記第１のクロックに同期して出力する送信ステップと、
前記伝送信号の信号レベルが前記第２のレベルであることを前記第１の周期とは異なる第２の周期の第２のクロックに基づいて認識し、前記認識に基づいて前記第２のクロックに同期して第２のパルス信号を出力する受信ステップと、を有することを特徴とする伝送方法。
【請求項１２】
信号を伝送する伝送方法であって、
第１の周期の第１クロックに同期して、前記第１の周期に対応する第１のパルス信号の入力に応じて信号レベルが反転する伝送信号を出力する送信ステップと、
第２の周期の第２クロックに同期して、前記伝送信号の信号レベルの反転に応じて前記第２の周期に対応する第２のパルス信号を出力する受信ステップと、を備え、
前記送信ステップは、
前記第１のパルス信号の入力後の前記第１クロックの立ち上がりに同期して前記伝送信号の信号レベルを反転させる第１信号生成ステップと、
前記第１のパルス信号の入力に同期して前記伝送信号の信号レベルを反転させる第２信号生成ステップと、を備えることを特徴とする伝送方法。
【請求項１３】
前記送信ステップは、前記第１信号生成ステップの出力及び前記第２信号生成ステップの出力のいずれか一方を選択する出力選択ステップを更に備えることを特徴とする請求項１２に記載の伝送方法。
【請求項１４】
信号を伝送する伝送方法であって、
第１の周期の第１クロックに同期して、前記第１の周期に対応する第１のパルス信号の入力に応じて信号レベルが反転する伝送信号を出力する送信ステップと、
第２の周期の第２クロックに同期して、前記伝送信号の信号レベルの反転に応じて前記第２の周期に対応する第２のパルス信号を出力する受信ステップと、を備え、
前記受信ステップは、
前記伝送信号をその信号レベル変化に基づいて当該変化直後の信号レベルを保持すると共に当該変化時点からの所定の遅延量内で当該変化直後の前記信号レベルを出力する中継ステップと、
前記中継部の出力から前記第２の周期に対応する前記第２のパルス信号を生成して出力する第３信号生成ステップと、を備えることを特徴とする伝送方法。
【請求項１５】
前記中継ステップは、
前記伝送信号の信号レベルを前記第２クロックの立ち上がりで保持すると共に、前記第２クロックの立ち下りでも保持する第１レベル保持ステップと、
前記第１レベル保持部が保持している２つの信号レベルのうち予想される次に変化する方向に先に変化する一方の信号レベルを選択して出力する第１選択ステップと、
前記第１選択部の出力を前記第２クロックの立ち上がりで保持すると共に、前記第２クロックの立ち下りでも保持する第２レベル保持ステップと、
前記第２レベル保持部が保持している２つの信号レベルのうち予想される次に変化する方向に先に変化する一方の信号レベルを選択して出力する第２選択ステップと、を備えることを特徴とする請求項１４に記載の伝送方法。
【請求項１６】
前記第３信号生成ステップは、
前記第２選択ステップにおける出力を前記第２クロックの立ち上がりで保持する先行レベル保持ステップと、
前記第２選択ステップにおける出力と前記先行保持ステップにおける出力とを入力とし、これら２つの出力の排他的論理和を前記第２のパルス信号として出力するＥＸＯＲステップと、を備えることを特徴とする請求項１５に記載の伝送方法。
【請求項１７】
前記第１選択ステップ及び前記第２選択ステップの各々においては、前記第２選択ステップにおいて出力された信号レベルに基づいて予想される次に変化する方向に先に変化する一方の信号レベルを選択することを特徴とする請求項１５に記載の伝送方法。
【請求項１８】
前記第１選択ステップ及び前記第２選択ステップの各々においては、前記先行レベル保持ステップにおいて保持されている信号レベルに基づいて前記２つの信号レベルのうちの１つを選択することを特徴とする請求項１６に記載の伝送方法。
【請求項１９】
所定周期のクロックに同期して、前記所定周期に対応するパルス信号の入力に応じて伝送信号を出力する信号送信方法であって、
前記パルス信号の入力後の前記クロックの立ち上がりに同期して前記伝送信号の信号レベルを反転させる第１信号生成ステップと、
前記パルス信号の入力に同期して前記伝送信号の信号レベルを反転させる第２信号生成ステップと、
前記第１信号生成ステップの出力及び前記第２信号生成ステップの出力のいずれか一方を選択する出力選択ステップと、を備えることを特徴とする信号送信方法。
【請求項２０】
所定周期のクロックに同期して伝送信号を受信する信号受信方法であって、
前記伝送信号の信号レベルを前記クロックの立ち上がりで保持すると共に、前記クロックの立ち下りでも保持する第１レベル保持ステップと、
前記第１レベル保持ステップにおいて保持された２つの信号レベルのうち予想される次に変化する方向に先に変化する一方の信号レベルを選択して出力する第１選択ステップと、
前記第１選択ステップにおける出力を前記クロックの立ち上がりで保持すると共に、前記クロックの立ち下りでも保持する第２レベル保持ステップと、
前記第２レベル保持ステップにおいて保持された２つの信号レベルのうち予想される次に変化する方向に先に変化する一方の信号レベルを選択して出力する第２選択ステップと、
前記第２選択ステップにおける出力を前記第２クロックの立ち上がりで保持する先行レベル保持ステップと、
前記第２選択ステップにおける出力と前記先行レベル保持ステップにおける出力とを入力とし、これら２つの出力の排他的論理和によりパルス信号を生成及び出力するＥＸＯＲステップと、を備えることを特徴とする信号受信方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、いわゆるメタステーブル対策を施した伝送装置、信号送信装置、信号受信装置及び伝送方法、信号送信方法、信号受信方法に関する。
【背景技術】
【０００２】
例えばパーソナルコンピュータやサーバなどの装置においては、コストの面から、汎用的な動作を担う回路を半導体チップに組み込み、ユーザ毎の独自回路をＦＰＧＡ（Field Programmable Gate Array）に組み込み、半導体チップとＦＰＧＡとが相互に信号を送受信することによって装置を動作させる構成が採用されることが多い。
【０００３】
このような構成とした場合、半導体チップとＦＰＧＡとの間の信号伝送方法が問題となる。一般的には、半導体チップの動作クロック周波数と、ＦＰＧＡの動作クロック周波数とは互いに異なるので、受信側における信号取り込みタイミングによっては受信側フリップフロップが発振してしまう（いわゆるメタステーブル現象が生じてしまう）という問題があった。つまり、受信側フリップフロップにおける信号の取り込みタイミングにおいて、当該信号のレベルが変化した場合、当該信号のレベルがハイレベルであるかローレベルであるかが定まらず、受信側フリップフロップが発振する。
【０００４】
この発振現象を防止するためのいわゆるメタステーブル対策として、従来、フリップフロップを数段直列に接続した回路が用いられていた（例えば特許文献１）。図９は、従来のメタステーブル対策回路４００を表すブロック図である。メタステーブル対策回路４００は、相互に直列に接続された第１段フリップフロップ４１０と第２段フリップフロップ４２０とからなる。第１段フリップフロップ４１０は、送信側クロックに同期してレベル変化する信号ＤＩを、受信側クロックＲＣに同期して取り込みこれを保持する。第２段フリップフロップ４２０は、第１段フリップフロップ４１０によって保持された信号レベルを受信側クロックＲＣに同期して取り込みこれを保持すると共に、自身が保持していた信号レベルを有する信号ＤＯとして出力する。このような構成により、第１段フリップフロップ４１０が発振状態となっても、その発振が収束した後に、第２段フリップフロップ４２０に安定的に信号レベルが取り込まれる。それによって、信号ＤＯの出力も安定する。なお、このような数段のフリップフロップを使用するメタステーブル対策回路は、制御信号の伝送のために伝送装置に用いられることが多い。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００８−２４２５２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
しかしながら、このような従来のメタステーブル対策回路には以下のような問題があった。第１に受信側において制御信号パルスを正しく受信することができないという問題がある。制御信号は１クロック幅のパルスとして送受信される場合が多い。この場合、例えば受信側の動作クロックの周波数が送信側の動作クロックの周波数よりも低いときには、受信側で制御信号パルスを捕捉することができず、いわゆる制御信号パルスの消失が生じる。反対に、送信側の動作クロックの周波数が受信側の動作クロックの周波数よりも低いときには、受信側で１つの制御信号パルスを複数回に亘って捕捉し、複数の制御信号パルスを受信したのと同じ動作をしてしまう。このように、従来のメタステーブル対策回路を用いても送信側と受信側とで動作クロック周波数が互いに異なることからから生じる問題を解決できなかった。
【０００７】
第２に、制御信号の遅延の問題がある。一般にＦＰＧＡの動作クロックの周波数は、半導体チップの動作クロックの周波数よりも低い。ＦＰＧＡが受信側となるときに従来のメタステーブル対策回路を用いた場合、ＦＰＧＡが受信した制御信号の回路内部における遅延が大きくなる。従来のメタステーブル対策回路を用いた場合、ＦＰＧＡが制御信号を受信してから出力するまでの間に動作クロックの２サイクル分の遅延が発生していた。ＦＰＧＡの動作クロックの周波数が低い場合には、この２サイクル分の遅延は大きな遅延である。
【０００８】
本発明は上記した如き問題点に鑑みてなされたものであって、互いに動作クロック周波数の異なる送信側及び受信側の装置が例えば制御情報などを表す信号を送受信する際に、メタステーブルの問題を解消し且つ当該信号の遅延を抑制することができる伝送装置、信号送信装置、信号受信装置及び伝送方法、信号送信方法、信号受信方法を提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明による伝送装置は、第１の周期の第１クロックに同期して入力される第１のパルス信号に応答して信号レベルが第１のレベルから第２のレベルに変化し、以後前記第２のレベルを維持する伝送信号を、前記第１のクロックに同期して出力する送信部と、前記伝送信号の信号レベルが前記第２のレベルであることを前記第１の周期とは異なる第２の周期の第２のクロックに基づいて認識し、当該認識に基づいて前記第２のクロックに同期して第２のパルス信号を出力する受信部と、を有することを特徴とする。
本発明による伝送装置は、信号を伝送する伝送装置であって、第１の周期の第１クロックに同期して動作しつつ前記第１の周期に対応する第１のパルス信号の入力に応じて信号レベルが反転する伝送信号を出力する送信部と、第２の周期の第２クロックに同期して動作しつつ前記伝送信号の信号レベルの反転に応じて前記第２の周期に対応する第２のパルス信号を出力する受信部と、を備え、前記送信部は、前記第１のパルス信号の入力後の前記第１クロックの立ち上がりに同期して前記伝送信号の信号レベルを反転させる第１信号生成部と、前記第１のパルス信号の入力に同期して前記伝送信号の信号レベルを反転させる第２信号生成部と、を備えることを特徴とする。
本発明による伝送装置は、信号を伝送する伝送装置であって、第１の周期の第１クロックに同期して動作しつつ前記第１の周期に対応する第１のパルス信号の入力に応じて信号レベルが反転する伝送信号を出力する送信部と、第２の周期の第２クロックに同期して動作しつつ前記伝送信号の信号レベルの反転に応じて前記第２の周期に対応する第２のパルス信号を出力する受信部と、を備え、前記受信部は、前記伝送信号をその信号レベル変化に基づいて当該変化直後の信号レベルを保持すると共に当該変化時点からの所定の遅延量内で当該変化直後の前記信号レベルを出力する中継部と、前記中継部の出力の変化に基づき前記第２の周期に対応する前記第２のパルス信号を生成して出力する第３信号生成部と、を備えることを特徴とする。
【００１０】
また、本発明による信号送信装置は、所定周期のクロックに同期して動作しつつ前記所定周期に対応するパルス信号の入力に応じて伝送信号を出力する信号送信装置であって、前記パルス信号の入力後の前記クロックの立ち上がりに同期して前記伝送信号の信号レベルを反転させる第１信号生成部と、前記パルス信号の入力に同期して前記伝送信号の信号レベルを反転させる第２信号生成部と、前記所定周期が受信側クロックの周期より短い場合に前記第１信号生成部の出力を選択し、前記第１の周期が前記受信側クロックの周期より長い場合に前記第２信号生成部の出力を選択する出力選択部と、を備えることを特徴とする。
【００１１】
また、本発明による信号受信装置は、所定周期のクロックに同期して動作しつつ伝送信号を受信する信号受信装置であって、前記伝送信号の信号レベルを前記クロックの立ち上がりで保持すると共に、前記クロックの立ち下りでも保持する第１レベル保持部と、前記第１レベル保持部が保持している２つの信号レベルのうちの１つを選択して出力する第１選択部と、前記第１選択部の出力を前記クロックの立ち上がりで保持すると共に、前記クロックの立ち下りでも保持する第２レベル保持部と、前記第２レベル保持部が保持している２つの信号レベルのうちの１つを選択して出力する第２選択部と、前記第２選択部の出力を前記第２クロックの立ち上がりで保持する先行レベル保持部と、前記第２選択部の出力と前記先行レベル保持部の出力とを入力とし、これら２つの出力の排他的論理和によりパルス信号を生成及び出力するＥＸＯＲ回路部と、を備えることを特徴とする。
【００１２】
また、本発明による伝送方法は、第１の周期の第１クロックに同期して入力される第１のパルス信号に応答して信号レベルが第１のレベルから第２のレベルに変化し、以後前記第２のレベルを維持する伝送信号を、前記第１のクロックに同期して出力する送信ステップと、前記伝送信号の信号レベルが前記第２のレベルであることを前記第１の周期とは異なる第２の周期の第２のクロックに基づいて認識し、前記認識に基づいて前記第２のクロックに同期して第２のパルス信号を出力する受信ステップと、を有することを特徴とする。
本発明による伝送方法は、信号を伝送する伝送方法であって、第１の周期の第１クロックに同期して、前記第１の周期に対応する第１のパルス信号の入力に応じて信号レベルが反転する伝送信号を出力する送信ステップと、第２の周期の第２クロックに同期して、前記伝送信号の信号レベルの反転に応じて前記第２の周期に対応する第２のパルス信号を出力する受信ステップと、を備え、前記送信ステップは、前記第１のパルス信号の入力後の前記第１クロックの立ち上がりに同期して前記伝送信号の信号レベルを反転させる第１信号生成ステップと、前記第１のパルス信号の入力に同期して前記伝送信号の信号レベルを反転させる第２信号生成ステップと、を備えることを特徴とする。
本発明による伝送方法は、信号を伝送する伝送方法であって、第１の周期の第１クロックに同期して、前記第１の周期に対応する第１のパルス信号の入力に応じて信号レベルが反転する伝送信号を出力する送信ステップと、第２の周期の第２クロックに同期して、前記伝送信号の信号レベルの反転に応じて前記第２の周期に対応する第２のパルス信号を出力する受信ステップと、を備え、前記受信ステップは、前記伝送信号をその信号レベル変化に基づいて当該変化直後の信号レベルを保持すると共に当該変化時点からの所定の遅延量内で当該変化直後の前記信号レベルを出力する中継ステップと、前記中継部の出力から前記第２の周期に対応する前記第２のパルス信号を生成して出力する第３信号生成ステップと、を備えることを特徴とする。
【００１３】
また、本発明による信号送信方法は、所定周期のクロックに同期して、前記所定周期に対応するパルス信号の入力に応じて伝送信号を出力する伝送方法であって、前記パルス信号の入力後の前記クロックの立ち上がりに同期して前記伝送信号の信号レベルを反転させる第１信号生成ステップと、前記パルス信号の入力に同期して前記伝送信号の信号レベルを反転させる第２信号生成ステップと、前記所定周期が受信側クロックの周期より短い場合に前記第１信号生成ステップにおける出力を選択し、前記第１の周期が前記受信側クロックの周期より長い場合に前記第２信号生成ステップにおける出力を選択する出力選択ステップと、を備えることを特徴とする。
【００１４】
また、本発明による信号受信方法は、所定周期のクロックに同期して伝送信号を受信する伝送方法であって、前記伝送信号の信号レベルを前記クロックの立ち上がりで保持すると共に、前記クロックの立ち下りでも保持する第１レベル保持ステップと、前記第１レベル保持ステップにおいて保持された２つの信号レベルのうちの１つを選択して出力する第１選択部と、前記第１選択ステップにおける出力を前記クロックの立ち上がりで保持すると共に、前記クロックの立ち下りでも保持する第２レベル保持ステップと、前記第２レベル保持ステップにおいて保持された２つの信号レベルのうちの１つを選択して出力する第２選択ステップと、前記第２選択ステップにおける出力を前記第２クロックの立ち上がりで保持する先行レベル保持ステップと、前記第２選択ステップにおける出力と前記先行レベル保持ステップにおける出力とを入力とし、これら２つの出力の排他的論理和によりパルス信号を生成及び出力するＥＸＯＲステップと、を備えることを特徴とする。
【発明の効果】
【００１５】
本発明による伝送装置、信号送信装置、信号受信装置及び伝送方法、信号送信方法、信号受信方法によれば、互いに動作クロック周波数の異なる送信側及び受信側の装置が制御信号を送受信する際に、メタステーブルの問題を解消し且つ制御信号の遅延を抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の本実施例である伝送装置を表すブロック図である。
【図２】図１の伝送装置における送信部を表すブロック図である。
【図３】図２の送信部における高速クロック動作部を表すブロック図である。
【図４】図２の送信部における低速クロック動作部を表すブロック図である。
【図５】送信部における動作波形を表すタイムチャートである。
【図６】図１の伝送装置における受信部を表すブロック図である。
【図７】送信部からの制御信号がローレベルからハイレベルにレベル変化した場合の受信部における動作波形を表すタイムチャートである。
【図８】送信部からの制御信号がハイレベルからローレベルにレベル変化した場合の受信部における動作波形を表すタイムチャートである。
【図９】従来のメタステーブル対策回路を表すブロック図である。
【発明を実施するための形態】
【００１７】
以下、本発明に係る実施例について添付の図面を参照しつつ詳細に説明する。
【００１８】
図１は本実施例による伝送装置１を表すブロック図である。伝送装置１は、送信部１００と、受信部２００と、を含む。伝送装置１は、例えばパーソナルコンピュータやサーバなどの装置に含まれる単一のプリント基板やモジュール基板（図示せず）上に搭載され、当該プリント基板内に形成された例えば銅などの導電体配線からなる伝送路３００を介して送信部１００から受信部２００へ伝送信号ＬＣを送信する。なお、送信部１００及び受信部２００は、それぞれ個別のモジュール基板（図示せず）上に信号送信装置１００及び信号受信装置２００として搭載されても良い。
【００１９】
送信部１００は、第１の周期の送信側クロックＳＣ（第１クロック）に同期して動作し、受信部２００は、第２の周期の受信側クロックＲＣ（第２クロック）に同期して動作する。送信側クロックＳＣの周波数と受信側クロックＲＣの周波数とは互いに異なる。送信側クロックＳＣの周波数は、受信側クロックＲＣの周波数に比較して高くても低くても良い。また、これらの周波数に制限はない。例えば送信側クロックＳＣの周波数が１００ＭＨｚ、受信側クロックＲＣの周波数が５０ＭＨｚなどである。以下、制御情報を伝送する場合の例について説明する。
【００２０】
送信部１００は、送信側クロックＳＣに同期して動作する例えば半導体チップ内に形成された送信回路である。送信部１００は、例えば制御情報を担う第１のパルス信号である送信側制御信号ＳＰの入力を受け入れ、送信側制御信号ＳＰのパルス入力に応じて信号レベルが反転する伝送信号ＬＣを受信部２００へ送信する。信号レベルの反転は、ローレベルとハイレベルとの間の反転である。送信側制御信号ＳＰのパルス幅は送信側クロックＳＣの周期（第１の周期）に対応する幅である。
【００２１】
図２は、送信部１００を表すブロック図である。送信部１００は、高速クロック動作部１１０と、低速クロック動作部１２０と、出力選択部１３０と、を含む。
【００２２】
高速クロック動作部（第１信号生成部）１１０は、送信側クロックＳＣの周波数が所定の周波数に比較して高い場合に好適な送信回路である。低速クロック動作部（第２信号生成部）１２０は、送信側クロックＳＣの周波数が所定の周波数に比較して低い場合に好適な送信回路である。所定の周波数は、回路を構成する素子の遅延量等で決定されるものである。高速クロック動作部１１０及び低速クロック動作部１２０の各々は、送信側制御信号ＳＰの入力を受け入れ、送信側クロックＳＣに同期して動作する。
【００２３】
出力選択部１３０は、外部入力であるセレクタ信号ＳＬに応じて、高速クロック動作部１１０によって生成された伝送信号ＬＣＦ及び低速クロック動作部１２０によって生成された伝送信号ＬＣＳのうちのいずれか一方を選択し、当該選択した信号を伝送信号ＬＣとして出力するセレクタである。出力選択部１３０は、例えば伝送装置１が搭載されたプリント基板上に設けられた外部端子からの外部入力選択信号に応じて伝送信号ＬＣＦ及びＬＣＳのいずれか一方を選択する。
【００２４】
図３は、高速クロック動作部１１０を表すブロック図である。高速クロック動作部１１０は、第１送信側フリップフロップ１１１と、第１送信側インバータ１１２と、第１送信側セレクタ１１３と、を含む。以下、本明細書の各図面におけるフリップフロップの表記において、（Ｐ）とあるものは立上りエッジにおいて動作するタイプのフリップフロップであり、（Ｎ）とあるものは立下りエッジにおいて動作するタイプのフリップフロップである。
【００２５】
第１送信側フリップフロップ１１１は、送信側クロックＳＣに同期して第１送信側セレクタ１１３によって選択された信号レベルを取り込んでこれを保持信号レベルとして保持する。また、第１送信側フリップフロップ１１１は、保持信号レベルを有するレベル信号を伝送信号ＬＣＦとして出力する。
【００２６】
第１送信側インバータ１１２は、第１送信側フリップフロップ１１１が保持している保持信号レベルの反転信号レベルを生成して第１送信側セレクタ１１３に供給する。
【００２７】
第１送信側セレクタ１１３は、第１送信側フリップフロップ１１１が保持している保持信号レベル及び当該保持信号レベルの反転信号レベルのいずれか一方を送信側制御信号ＳＰの信号レベルに応じて選択して、第１送信側フリップフロップ１１１に供給する。
【００２８】
図４は、低速クロック動作部１２０を表すブロック図である。低速クロック動作部１２０は、第２送信側フリップフロップ１２１と、第２送信側インバータ１２２と、第２送信側セレクタ１２３と、を含む。
【００２９】
第２送信側フリップフロップ１２１は、第２送信側セレクタ１２３によって選択された信号レベルを取り込んでこれを保持信号レベルとして保持する。また、第２送信側フリップフロップ１２１は、送信側クロックＳＣに同期して当該保持信号レベルを出力する。
【００３０】
第２送信側インバータ１２２は、第２送信側フリップフロップ１２１が保持している保持信号レベルの反転信号レベルを生成して第２送信側セレクタ１２３に供給する。
【００３１】
第２送信側セレクタ１２３は、送信側制御信号ＳＰの信号レベルに応じて、第２送信側フリップフロップ１２１に保持されている保持信号レベル及び第２送信側インバータ１２２によって生成された当該反転信号レベルを入力とし、これら２つの入力のうちの一方を選択する。第２送信側セレクタ１２３は、当該選択した信号レベルを有するレベル信号を伝送信号ＬＣＳとして出力する。
【００３２】
ここで、第１送信側フリップフロップ１１１及び第２送信側フリップフロップ１２１の各々は、送信側クロックＳＣの立上りエッジにおいて当該信号レベルを取り込む。
【００３３】
図５は、送信部１００における動作波形を表すタイムチャートである。図５では、高速クロック動作部１１０が出力する伝送信号ＬＣを伝送信号ＬＣＦとして表し、低速クロック動作部１２０が出力する伝送信号ＬＣを伝送信号ＬＣＳとして表している。
【００３４】
送信側クロックＳＣは、ハイレベルとローレベルを交互に繰り返す信号である。送信部１００に入力される送信側制御信号ＳＰ中には、１サイクル幅のパルス（時刻Ｔ１〜Ｔ２や時刻Ｔ３〜Ｔ４の部分）が断続的に現れる。高速クロック動作部１１０の第１送信側セレクタ１１３と低速クロック動作部１２０の第２送信側セレクタ１２３は共に、当該パルスが入力されたときにのみ反転信号レベルを選択する。
【００３５】
高速クロック動作部１１０においては、当該パルスが入力され選択された反転信号レベルを第１送信側フリップフロップ１１１が一旦保持し、次のサイクルで当該保持した反転信号レベルを出力するので、当該パルスの立下り部分（時刻Ｔ２及びＴ４）で伝送信号ＬＣＦの信号レベルが切り替わる。第１送信側フリップフロップ１１１は、当該反転信号レベルを次のパルスが入力されるまで保持する。それによって、第１送信側フリップフロップ１１１は、次のパルスの立下り部分まで同一信号レベルの伝送信号ＬＣＳを出力し続ける。このように、高速クロック動作部１１０は、送信側制御信号ＳＰのパルス信号の入力後の送信側クロックＳＣの立ち上がりに同期して伝送信号ＬＣの信号レベルを反転させる。
【００３６】
低速クロック動作部１２０においては、当該パルスが入力され選択された反転信号レベルを第２送信側セレクタ１２３が出力するので、当該パルスの立上り部分（時刻Ｔ１及びＴ３）で伝送信号ＬＣＳの信号レベルが切り替わる。第２送信側フリップフロップ１２１は、次のパルスが入力されるまで当該反転信号レベルを保持する。それによって、第２送信側セレクタ１２３は、次のパルスが入力されるまで同一信号レベルの伝送信号ＬＣＳを出力し続ける。このように、低速クロック動作部１２０は、送信側制御信号ＳＰのパルスの入力に同期して伝送信号ＬＣの信号レベルを反転させる。
【００３７】
このように、高速クロック動作部１１０及び低速クロック動作部１２０の各々は、送信側制御信号ＳＰのパルス入力がある毎に信号レベルを変化させて得られた信号を伝送信号ＬＣとして生成し出力する。換言すれば、高速クロック動作部１１０及び低速クロック動作部１２０の各々は、パルス信号である送信側制御信号ＳＰを信号レベルの変化によって表されるレベル信号に変換する回路である。
【００３８】
図６は、受信部２００を表すブロック図である。受信部２００は、受信側クロックＲＣに同期して動作する例えばＦＰＧＡ（Field Programmable Gate Array）に組み込まれた受信回路である。受信部２００は、送信部１００からのレベル信号である伝送信号ＬＣを受信し、伝送信号ＬＣの信号レベルの反転に応じて受信側クロックＲＣの周期（第２の周期）に対応する第２のパルス信号である受信側制御信号ＲＰを生成及び出力する。信号レベルの反転は、ローレベルとハイレベルとの間の反転である。受信側制御信号ＲＰは、送信側制御信号ＳＰが担う例えば制御情報と同一の制御情報を担う信号である。
【００３９】
受信部２００は、第１レベル保持部２１０と、第１選択部２２０と、第２レベル保持部２３０と、第２選択部２４０と、先行レベル保持部２５０と、ＥＸＯＲ回路２６０と、を含む。以下、第１レベル保持部２１０と、第１選択部２２０と、第２レベル保持部２３０と、第２選択部２４０と、からなる機能ブロックを中継部と称する。当該中継部は、伝送信号ＬＣを受信した際における回路発振を抑制するメタステーブル対策回路でもある。また、先行レベル保持部２５０と、ＥＸＯＲ回路２６０と、からなる機能ブロックを第３信号生成部と称する。
【００４０】
第１レベル保持部２１０は、伝送信号ＬＣの信号レベルを受信側クロックＲＣの立上りエッジ及び立下りエッジにおいて順次取り込んでこれを保持するものである。
【００４１】
第１レベル保持部２１０は、第１アップエッジフリップフロップ２１１と、第１ダウンエッジフリップフロップ２１２と、を含む。第１アップエッジフリップフロップ２１１は、受信側クロックＲＣの立上りエッジ（アップエッジ）において伝送信号ＬＣの信号レベルを順次取り込んでこれを保持するフリップフロップである。第１ダウンエッジフリップフロップ２１２は、受信側クロックＲＣの立下りエッジ（ダウンエッジ）において伝送信号ＬＣの信号レベルを順次取り込んでこれを保持するフリップフロップである。
【００４２】
第１選択部２２０は、第１ＯＲ回路２２１と、第１ＡＮＤ回路２２２と、第１セレクタ２２３と、を含む。
【００４３】
第１ＯＲ回路２２１は、第１レベル保持部２１０が保持する２つの信号レベルの論理和を順次出力するＯＲ回路である。第１ＡＮＤ回路２２２は、第１レベル保持部２１０が保持する２つの信号レベルの論理積を順次出力するＡＮＤ回路である。ここで、当該２つの信号レベルは、第１アップエッジフリップフロップ２１１が保持している信号レベルと、第１ダウンエッジフリップフロップ２１２が保持している信号レベルである。
【００４４】
第１セレクタ２２３は、先行レベル保持部２５０に保持されている信号レベル（以下、先行レベルと称する）に応じて第１ＯＲ回路２２１の出力及び第１ＡＮＤ回路２２２の出力のいずれか一方を択一的に順次選択するセレクタである。
【００４５】
第２レベル保持部２３０は、第２アップエッジフリップフロップ２３１と、第２ダウンエッジフリップフロップ２３２と、エッジ調整フリップフロップ２３３と、を含む。
【００４６】
第２アップエッジフリップフロップ２３１は、第１選択部２２０によって選択された信号レベルを受信側クロックＲＣの立上りエッジにおいて順次取り込んでこれを保持するフリップフロップである。第２ダウンエッジフリップフロップ２３２は、第１選択部２２０によって選択された信号レベルを受信側クロックＲＣの立下りエッジにおいて順次取り込んでこれを保持するフリップフロップである。エッジ調整フリップフロップ２３３は、第２ダウンエッジフリップフロップ２３２に保持されている信号レベルを受信側クロックＲＣの立上りエッジにおいて順次取り込んでこれを保持するフリップフロップである。
【００４７】
第２選択部２４０は、第２ＯＲ回路２４１と、第２ＡＮＤ回路２４２と、第２セレクタ２４３と、を含む。
【００４８】
第２ＯＲ回路２４１は、第２レベル保持部２３０が保持する２つの信号レベルの論理和を順次出力するＯＲ回路である。第２ＡＮＤ回路２４２は、第２レベル保持部２３０が保持する２つの信号レベルの論理積を順次出力するＡＮＤ回路である。ここで、当該２つの信号レベルは、第２アップエッジフリップフロップ２３１が保持している信号レベルと、エッジ調整フリップフロップ２３３が保持している信号レベルである。
【００４９】
第２セレクタ２４３は、先行レベル保持部２５０に保持されている先行レベルに応じて第２ＯＲ回路２４１の出力及び第２ＡＮＤ回路２４２の出力のいずれか一方を択一的に順次選択するセレクタである。
【００５０】
先行レベル保持部２５０は、第２選択部２４０によって選択された信号レベルを受信側クロックＲＣに同期して順次取り込みこれを先行レベルとして保持するフリップフロップである。すなわち、先行レベルは、ハイレベル及びローレベルのいずれか一方である。また、先行レベル保持部２５０は、受信側クロックＲＣに同期して先行レベルを順次出力する。以下、先行レベル保持部２５０を、単に保持部２５０とも称する。
【００５１】
ＥＸＯＲ回路２６０は、第２選択部２４０からの信号レベルを一方の入力とし、先行レベル保持部２５０に保持されている先行レベルを他方の入力とし、これら両信号レベルの排他的論理和によって得られた信号レベルの受信側制御信号ＲＰを出力する。
【００５２】
受信部２００における上記した処理は、受信側クロックＲＣに同期して反復される。このように、受信部２００は、第１レベル保持部２１０及び第２レベル保持部２３０からなる２段階の保持部によってメタステーブル対策を施しつつ、アップエッジ及びダウンエッジで取り込んだ伝送信号の信号レベルのうちのいずれか一方を、当該伝送信号の先行レベルに応じて択一的に中継し、当該中継した信号レベルに基づいて受信側クロックの１周期分に対応する受信側制御信号ＲＰを生成する。
【００５３】
図７は、送信部１００からの伝送信号ＬＣがローレベルからハイレベルにレベル反転した場合の受信部２００における動作波形を表すタイムチャートである。図７では、受信側クロック信号ＲＣと伝送信号ＬＣとの間の位相差が互いに異なる４つのパターン（第１〜第４パターン）の波形を図示している。なお、第１〜第４パターンの各パターンにおいては、受信側クロック信号ＲＣの周波数は、送信側クロック信号ＳＣの周波数よりも低くても高くても良い。
【００５４】
第１パターンは、伝送信号ＬＣがローレベルからハイレベルにレベル反転する時刻ｔ１０が、受信側クロック信号ＲＣの立ち上がり時刻ｔ１１よりも前である場合の波形である。この場合、第１アップエッジフリップフロップ２１１（Ｆ／Ｆ（Ｐ）２１１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ１１で伝送信号ＬＣのハイレベルを取り込み、これを保持する。第１ダウンエッジフリップフロップ２１２（Ｆ／Ｆ（Ｎ）２１２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ１２で伝送信号ＬＣのハイレベルを取り込み、これを保持する。
【００５５】
先行レベル保持部２５０は、伝送信号ＬＣがハイレベルにレベル変化する時刻ｔ１０以前の信号レベルであるローレベルを先行レベルとして保持しており、これを第１セレクタ２２３に供給している。第１セレクタ２２３は、当該ローレベルの信号に応じて、第１ＯＲ回路２２１の出力を選択している。
【００５６】
第１ＯＲ回路２２１（ＯＲ２２１）は、第１アップエッジフリップフロップ２１１に保持された信号レベルを一方の入力とし、第１ダウンエッジフリップフロップ２１２に保持された信号レベルを他方の入力とし、これら両信号レベルの論理和を出力する。すなわち、第１ＯＲ回路２２１は、これら両フリップフロップによってハイレベルが取り込まれた時刻ｔ１１及びｔ１２のうちの早く取り込まれた時刻ｔ１１からハイレベルを出力する。第１セレクタ２２３は、当該ハイレベルの信号を第２アップエッジフリップフロップ２３１及び第２ダウンエッジフリップフロップ２３２に供給する。
【００５７】
第２アップエッジフリップフロップ２３１（Ｆ／Ｆ（Ｐ）２３１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ１３で第１セレクタ２２３からのハイレベルを取り込み、これを保持する。第２ダウンエッジフリップフロップ２３２（Ｆ／Ｆ（Ｎ）２３２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ１２で第１セレクタ２２３からのハイレベルを取り込み、これを保持する。エッジ調整フリップフロップ２３３（Ｆ／Ｆ（Ｐ）２３３）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ１３で第２ダウンエッジフリップフロップ２３２からのハイレベルを取り込み、これを保持する。
【００５８】
先行レベル保持部２５０は、伝送信号ＬＣがハイレベルにレベル変化する時刻ｔ１０以前の信号レベルであるローレベルを先行レベルとして保持しており、これを第２セレクタ２４３に供給している。第２セレクタ２４３は、当該ローレベルの信号に応じて、第２ＯＲ回路２４１の出力を選択している。
【００５９】
第２ＯＲ回路２４１（ＯＲ２４１）は、第２アップエッジフリップフロップ２３１に保持された信号レベルを一方の入力とし、エッジ調整フリップフロップ２３３に保持された信号レベルを他方の入力とし、これら両信号レベルの論理和を出力する。すなわち、第２ＯＲ回路２４１は、これら両フリップフロップによってハイレベルが取り込まれた時刻ｔ１３からハイレベルを出力する。第２セレクタ２４３は、当該ハイレベルの信号を先行レベル保持フリップフロップ２５０及びＥＸＯＲ回路２６０に供給する。
【００６０】
先行レベル保持フリップフロップ２５０は、受信側クロック信号ＲＣの立ち上がり時刻ｔ１５で当該ハイレベルを取り込み、これを保持する。つまり、先行レベル保持フリップフロップ２５０は、時刻ｔ１５まではローレベルをＥＸＯＲ回路２６０に供給し、時刻ｔ１５以降は当該ハイレベルを先行レベルとしてＥＸＯＲ回路２６０に供給する。
【００６１】
このように時刻ｔ１３〜ｔ１５の間のみ、第２ＯＲ回路２４１からの信号レベル（ハイレベル）と、先行レベル保持フリップフロップ２５０からの信号レベル（ローレベル）とが異なる。それにより、ＥＸＯＲ回路２６０は、時刻ｔ１３〜ｔ１５の間のみ、信号レベルがハイレベルとなる受信側制御信号ＲＰを生成し、これを出力する。時刻ｔ１３〜ｔ１５の期間は、受信側クロック信号ＲＣの１サイクル分に対応する期間である。
【００６２】
このように受信部２００が送信部１００からの伝送信号ＬＣを受信した時刻ｔ１０から、受信部２００が受信側制御信号ＲＰの出力を開始する時刻ｔ１３までの期間は、受信側クロック信号ＲＣの１．５サイクル以内となる。
【００６３】
第２パターンは、伝送信号ＬＣがローレベルからハイレベルにレベル反転する時刻ｔ２１と、受信側クロック信号ＲＣの立ち上がり時刻ｔ２１とが同一又はほぼ同一である場合の波形である。この場合、第１アップエッジフリップフロップ２１１（Ｆ／Ｆ（Ｐ）２１１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ２１で伝送信号ＬＣのハイレベルを取り込み、これを保持しようとするのであるが、当該取り込みのタイミングとレベル変化のタイミングとが重なるので発振現象が生じる。図７における網掛け表示部分が、発振現象が生じている期間（時刻ｔ２１〜ｔ２３）である。これに対して、第１ダウンエッジフリップフロップ２１２（Ｆ／Ｆ（Ｎ）２１２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ２２で伝送信号ＬＣのハイレベルを取り込み、これを保持する。
【００６４】
第１セレクタ２２３は、第１パターンと同様に、先行レベル保持部２５０からのローレベルの信号に応じて、第１ＯＲ回路２２１の出力を選択している。第１ＯＲ回路２２１（ＯＲ２２１）は、第１アップエッジフリップフロップ２１１に保持された信号レベル又は発振状態の信号レベルを一方の入力とし、第１ダウンエッジフリップフロップ２１２に保持された信号レベルを他方の入力とし、これら両信号レベルの論理和を出力する。すなわち、第１ＯＲ回路２２１は、遅くとも時刻ｔ２２までにはハイレベルを出力する。第１セレクタ２２３は、当該ハイレベルの信号を第２アップエッジフリップフロップ２３１及び第２ダウンエッジフリップフロップ２３２に供給する。
【００６５】
第２アップエッジフリップフロップ２３１（Ｆ／Ｆ（Ｐ）２３１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ２３で第１セレクタ２２３からのハイレベルを取り込み、これを保持する。第２ダウンエッジフリップフロップ２３２（Ｆ／Ｆ（Ｎ）２３２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ２２又はｔ２４で第１セレクタ２２３からのハイレベルを取り込み、これを保持する。エッジ調整フリップフロップ２３３（Ｆ／Ｆ（Ｐ）２３３）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ２３又はｔ２５で第２ダウンエッジフリップフロップ２３２からのハイレベルを取り込み、これを保持する。
【００６６】
第２セレクタ２４３は、第１パターンと同様に、先行レベル保持部２５０からのローレベルの信号に応じて、第２ＯＲ回路２４１の出力を選択している。第２ＯＲ回路２４１（ＯＲ２４１）は、第２アップエッジフリップフロップ２３１に保持された信号レベルを一方の入力とし、エッジ調整フリップフロップ２３３に保持された信号レベルを他方の入力とし、これら両信号レベルの論理和を出力する。すなわち、第２ＯＲ回路２４１は、これら両フリップフロップによってハイレベルが取り込まれた時刻ｔ２３及びｔ２５のうちの早く取り込まれた時刻ｔ２３からハイレベルを出力する。第２セレクタ２４３は、当該ハイレベルの信号を先行レベル保持フリップフロップ２５０及びＥＸＯＲ回路２６０に供給する。
【００６７】
先行レベル保持フリップフロップ２５０は、受信側クロック信号ＲＣの立ち上がり時刻ｔ２５で当該ハイレベルを取り込み、これを保持する。つまり、先行レベル保持フリップフロップ２５０は、時刻ｔ２５まではローレベルをＥＸＯＲ回路２６０に供給し、時刻ｔ２５以降はハイレベルをＥＸＯＲ回路２６０に供給する。
【００６８】
このように時刻ｔ２３〜ｔ２５の間のみ、第２ＯＲ回路２４１からの信号レベル（ハイレベル）と、先行レベル保持フリップフロップ２５０からの信号レベル（ローレベル）とが異なる。それにより、ＥＸＯＲ回路２６０は、時刻ｔ２３〜ｔ２５の間のみ、信号レベルがハイレベルとなる受信側制御信号ＲＰを生成し、これを出力する。時刻ｔ２３〜ｔ２５の期間は、受信側クロック信号ＲＣの１サイクル分に対応する期間である。
【００６９】
このように受信部２００が送信部１００からの伝送信号ＬＣを受信した時刻ｔ２１から、受信部２００が受信側制御信号ＲＰの出力を開始する時刻ｔ２３までの期間は、受信側クロック信号ＲＣの１サイクル分となる。
【００７０】
第３パターンは、伝送信号ＬＣがローレベルからハイレベルにレベル反転する時刻ｔ３０が、受信側クロック信号ＲＣの立ち下がり時刻ｔ３１よりも前である場合の波形である。この場合、第１アップエッジフリップフロップ２１１（Ｆ／Ｆ（Ｐ）２１１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ３２で伝送信号ＬＣのハイレベルを取り込み、これを保持する。第１ダウンエッジフリップフロップ２１２（Ｆ／Ｆ（Ｎ）２１２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ３１で伝送信号ＬＣのハイレベルを取り込み、これを保持する。
【００７１】
第１セレクタ２２３は、第１パターンと同様に、先行レベル保持部２５０からのローレベルの信号に応じて、第１ＯＲ回路２２１の出力を選択している。第１ＯＲ回路２２１（ＯＲ２２１）は、第１アップエッジフリップフロップ２１１に保持された信号レベルを一方の入力とし、第１ダウンエッジフリップフロップ２１２に保持された信号レベルを他方の入力とし、これら両信号レベルの論理和を出力する。すなわち、第１ＯＲ回路２２１は、これら両フリップフロップによってハイレベルが取り込まれた時刻ｔ３１及びｔ３２のうちの早く取り込まれた時刻ｔ３１からハイレベルを出力する。第１セレクタ２２３は、当該ハイレベルの信号を第２アップエッジフリップフロップ２３１及び第２ダウンエッジフリップフロップ２３２に供給する。
【００７２】
第２アップエッジフリップフロップ２３１（Ｆ／Ｆ（Ｐ）２３１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ３２で第１セレクタ２２３からのハイレベルを取り込み、これを保持する。第２ダウンエッジフリップフロップ２３２（Ｆ／Ｆ（Ｎ）２３２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ３３で第１セレクタ２２３からのハイレベルを取り込み、これを保持する。エッジ調整フリップフロップ２３３（Ｆ／Ｆ（Ｐ）２３３）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ３４で第２ダウンエッジフリップフロップ２３２からのハイレベルを取り込み、これを保持する。
【００７３】
第２セレクタ２４３は、第１パターンと同様に、先行レベル保持部２５０からのローレベルの信号に応じて、第２ＯＲ回路２４１の出力を選択している。第２ＯＲ回路２４１（ＯＲ２４１）は、第２アップエッジフリップフロップ２３１に保持された信号レベルを一方の入力とし、エッジ調整フリップフロップ２３３に保持された信号レベルを他方の入力とし、これら両信号レベルの論理和を出力する。すなわち、第２ＯＲ回路２４１は、これら両フリップフロップによってハイレベルが取り込まれた時刻ｔ３２及びｔ３４のうちの早く取り込まれた時刻ｔ３２からハイレベルを出力する。第２セレクタ２４３は、当該ハイレベルの信号を先行レベル保持フリップフロップ２５０及びＥＸＯＲ回路２６０に供給する。
【００７４】
先行レベル保持フリップフロップ２５０は、受信側クロック信号ＲＣの立ち上がり時刻ｔ３４で当該ハイレベルを取り込み、これを保持する。つまり、先行レベル保持フリップフロップ２５０は、時刻ｔ３４まではローレベルをＥＸＯＲ回路２６０に供給し、時刻ｔ３４以降はハイレベルをＥＸＯＲ回路２６０に供給する。
【００７５】
このように時刻ｔ３２〜ｔ３４の間のみ、第２ＯＲ回路２４１からの信号レベル（ハイレベル）と、先行レベル保持フリップフロップ２５０からの信号レベル（ローレベル）とが異なる。それにより、ＥＸＯＲ回路２６０は、時刻ｔ３２〜ｔ３４の間のみ、信号レベルがハイレベルとなる受信側制御信号ＲＰを生成し、これを出力する。時刻ｔ３２〜ｔ３４の期間は、受信側クロック信号ＲＣの１サイクル分に対応する期間である。
【００７６】
このように受信部２００が送信部１００からの伝送信号ＬＣを受信した時刻ｔ３０から、受信部２００が受信側制御信号ＲＰの出力を開始する時刻ｔ３２までの期間は、受信側クロック信号ＲＣの１サイクル以内となる。
【００７７】
第４パターンは、伝送信号ＬＣがローレベルからハイレベルにレベル反転する時刻ｔ４１と、受信側クロック信号ＲＣの立ち下がり時刻ｔ４１とが同一又はほぼ同一である場合の波形である。この場合、第１アップエッジフリップフロップ２１１（Ｆ／Ｆ（Ｐ）２１１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ４２で伝送信号ＬＣのハイレベルを取り込み、これを保持する。これに対して、第１ダウンエッジフリップフロップ２１２（Ｆ／Ｆ（Ｎ）２１２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ４１で伝送信号ＬＣのハイレベルを取り込み、これを保持しようとするのであるが、当該取り込みのタイミングとレベル変化のタイミングとが重なるので発振現象が生じる。図７における網掛け表示部分が、発振現象が生じている期間（時刻ｔ４１〜ｔ４３）である。
【００７８】
第１セレクタ２２３は、第１パターンと同様に、先行レベル保持部２５０からのローレベルの信号に応じて、第１ＯＲ回路２２１の出力を選択している。第１ＯＲ回路２２１（ＯＲ２２１）は、第１アップエッジフリップフロップ２１１に保持された信号レベルを一方の入力とし、第１ダウンエッジフリップフロップ２１２に保持された信号レベル又は発振状態の信号レベルを他方の入力とし、これら両信号レベルの論理和を出力する。すなわち、第１ＯＲ回路２２１は、遅くとも時刻ｔ４２までにはハイレベルを出力する。第１セレクタ２２３は、当該ハイレベルの信号を第２アップエッジフリップフロップ２３１及び第２ダウンエッジフリップフロップ２３２に供給する。
【００７９】
第２アップエッジフリップフロップ２３１（Ｆ／Ｆ（Ｐ）２３１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ４２又はｔ４４で第１セレクタ２２３からのハイレベルを取り込み、これを保持する。第２ダウンエッジフリップフロップ２３２（Ｆ／Ｆ（Ｎ）２３２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ４３で第１セレクタ２２３からのハイレベルを取り込み、これを保持する。エッジ調整フリップフロップ２３３（Ｆ／Ｆ（Ｐ）２３３）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ４４で第２ダウンエッジフリップフロップ２３２からのハイレベルを取り込み、これを保持する。
【００８０】
第２セレクタ２４３は、第１パターンと同様に、先行レベル保持部２５０からのローレベルの信号に応じて、第２ＯＲ回路２４１の出力を選択している。第２ＯＲ回路２４１（ＯＲ２４１）は、第２アップエッジフリップフロップ２３１に保持された信号レベルを一方の入力とし、エッジ調整フリップフロップ２３３に保持された信号レベルを他方の入力とし、これら両信号レベルの論理和を出力する。すなわち、第２ＯＲ回路２４１は、これら両フリップフロップによってハイレベルが取り込まれた時刻ｔ４２又はｔ４４からハイレベルを出力する。第２セレクタ２４３は、当該ハイレベルの信号を先行レベル保持フリップフロップ２５０及びＥＸＯＲ回路２６０に供給する。
【００８１】
先行レベル保持フリップフロップ２５０は、受信側クロック信号ＲＣの立ち上がり時刻ｔ４４又はｔ４６で当該ハイレベルを取り込み、これを保持する。つまり、先行レベル保持フリップフロップ２５０は、時刻ｔ４４又はｔ４６まではローレベルをＥＸＯＲ回路２６０に供給し、時刻ｔ４４又はｔ４６以降はハイレベルをＥＸＯＲ回路２６０に供給する。
【００８２】
このように時刻ｔ４２〜ｔ４４又は時刻ｔ４４〜ｔ４６の間のみ、第２ＯＲ回路２４１からの信号レベル（ロー又はハイレベル）と、先行レベル保持フリップフロップ２５０からの信号レベル（ハイ又はローレベル）とが異なる。それにより、ＥＸＯＲ回路２６０は、時刻ｔ４２〜ｔ４４又は時刻ｔ４４〜ｔ４６の間のみ、信号レベルがハイレベルとなる受信側制御信号ＲＰを生成し、これを出力する。時刻ｔ４２〜ｔ４４又は時刻ｔ４４〜ｔ４６の期間は、受信側クロック信号ＲＣの１サイクル分に対応する期間である。
【００８３】
このように受信部２００が送信部１００からの伝送信号ＬＣを受信した時刻ｔ４１から、受信部２００が受信側制御信号ＲＰの出力を開始する時刻ｔ４２又はｔ４４までの期間は、受信側クロック信号ＲＣの０．５サイクル又は１．５サイクル分となる。
【００８４】
図８は、送信部１００からの伝送信号ＬＣがハイレベルからローレベルにレベル反転した場合の受信部２００における動作波形を表すタイムチャートである。図８では、受信側クロック信号ＲＣと伝送信号ＬＣとの間の位相差が互いに異なる４つのパターン（第５〜第８パターン）の波形を図示している。なお、第５〜第８パターンの各パターンにおいては、受信側クロック信号ＲＣの周波数は、送信側クロック信号ＳＣの周波数よりも低くても高くても良い。
【００８５】
第５パターンは、伝送信号ＬＣがハイレベルからローレベルにレベル反転する時刻ｔ５０が、受信側クロック信号ＲＣの立ち上がり時刻ｔ５１よりも前である場合の波形である。この場合、第１アップエッジフリップフロップ２１１（Ｆ／Ｆ（Ｐ）２１１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ５１で伝送信号ＬＣのローレベルを取り込み、これを保持する。第１ダウンエッジフリップフロップ２１２（Ｆ／Ｆ（Ｎ）２１２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ５２で伝送信号ＬＣのローレベルを取り込み、これを保持する。
【００８６】
先行レベル保持部２５０は、伝送信号ＬＣがローレベルにレベル変化する時刻ｔ５０以前の信号であるハイレベルを保持しており、これを第１セレクタ２２３に供給している。第１セレクタ２２３は、当該ハイレベルの信号に応じて、第１ＡＮＤ回路２２２の出力を選択している。
【００８７】
第１ＡＮＤ回路２２２（ＡＮＤ２２２）は、第１アップエッジフリップフロップ２１１に保持された信号レベルを一方の入力とし、第１ダウンエッジフリップフロップ２１２に保持された信号レベルを他方の入力とし、これら両信号レベルの論理積を出力する。すなわち、第１ＡＮＤ回路２２２は、これら両フリップフロップによってローレベルが取り込まれた時刻ｔ５１及びｔ５２のうちの早く取り込まれた時刻ｔ５１からローレベルを出力する。第１セレクタ２２３は、当該ローレベルの信号を第２アップエッジフリップフロップ２３１及び第２ダウンエッジフリップフロップ２３２に供給する。
【００８８】
第２アップエッジフリップフロップ２３１（Ｆ／Ｆ（Ｐ）２３１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ５３で第１セレクタ２２３からのローレベルを取り込み、これを保持する。第２ダウンエッジフリップフロップ２３２（Ｆ／Ｆ（Ｎ）２３２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ５２で第１セレクタ２２３からのローレベルを取り込み、これを保持する。エッジ調整フリップフロップ２３３（Ｆ／Ｆ（Ｐ）２３３）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ５３で第２ダウンエッジフリップフロップ２３２からのローレベルを取り込み、これを保持する。
【００８９】
先行レベル保持部２５０は、伝送信号ＬＣがローレベルにレベル変化する時刻ｔ５０以前の信号であるハイレベルを保持しており、これを第２セレクタ２４３に供給している。第２セレクタ２４３は、当該ハイレベルの信号に応じて、第２ＡＮＤ回路２４２の出力を選択している。
【００９０】
第２ＡＮＤ回路２４２（ＡＮＤ２４２）は、第２アップエッジフリップフロップ２３１に保持された信号レベルを一方の入力とし、エッジ調整フリップフロップ２３３に保持された信号レベルを他方の入力とし、これら両信号レベルの論理積を出力する。すなわち、第２ＡＮＤ回路２４２は、これら両フリップフロップによってローレベルが取り込まれた時刻ｔ５３からローレベルを出力する。第２セレクタ２４３は、当該ローレベルの信号を先行レベル保持フリップフロップ２５０及びＥＸＯＲ回路２６０に供給する。
【００９１】
先行レベル保持フリップフロップ２５０は、受信側クロック信号ＲＣの立ち上がり時刻ｔ５５で当該ローレベルを取り込み、これを保持する。つまり、先行レベル保持フリップフロップ２５０は、時刻ｔ５５まではハイレベルをＥＸＯＲ回路２６０に供給し、時刻ｔ５５以降はローレベルをＥＸＯＲ回路２６０に供給する。
【００９２】
このように時刻ｔ５３〜ｔ５５の間のみ、第２ＡＮＤ回路２４２からの信号レベル（ローレベル）と、先行レベル保持フリップフロップ２５０からの信号レベル（ハイレベル）とが異なる。それにより、ＥＸＯＲ回路２６０は、時刻ｔ５３〜ｔ５５の間のみ、信号レベルがハイレベルとなる受信側制御信号ＲＰを生成し、これを出力する。時刻ｔ５３〜ｔ５５の期間は、受信側クロック信号ＲＣの１サイクル分に対応する期間である。
【００９３】
このように受信部２００が送信部１００からの伝送信号ＬＣを受信した時刻ｔ５０から、受信部２００が受信側制御信号ＲＰの出力を開始する時刻ｔ５３までの期間は、受信側クロック信号ＲＣの１．５サイクル以内となる。
【００９４】
第６パターンは、伝送信号ＬＣがハイレベルからローレベルにレベル反転する時刻ｔ６１と、受信側クロック信号ＲＣの立ち上がり時刻ｔ６１とが同一又はほぼ同一である場合の波形である。この場合、第１アップエッジフリップフロップ２１１（Ｆ／Ｆ（Ｐ）２１１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ６１で伝送信号ＬＣのローレベルを取り込み、これを保持しようとするのであるが、当該取り込みのタイミングとレベル変化のタイミングとが重なるので発振現象が生じる。図８における網掛け表示部分が、発振現象が生じている期間（時刻ｔ６１〜ｔ６３）である。これに対して、第１ダウンエッジフリップフロップ２１２（Ｆ／Ｆ（Ｎ）２１２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ６２で伝送信号ＬＣのローレベルを取り込み、これを保持する。
【００９５】
第１セレクタ２２３は、第５パターンと同様に、先行レベル保持部２５０からのハイレベルの信号に応じて、第１ＡＮＤ回路２２２の出力を選択している。第１ＡＮＤ回路２２２（ＡＮＤ２２２）は、第１アップエッジフリップフロップ２１１に保持された信号レベル又は発振状態の信号レベルを一方の入力とし、第１ダウンエッジフリップフロップ２１２に保持された信号レベルを他方の入力とし、これら両信号レベルの論理積を出力する。すなわち、第１ＡＮＤ回路２２２は、遅くとも時刻ｔ６２までにはローレベルを出力する。第１セレクタ２２３は、当該ローレベルの信号を第２アップエッジフリップフロップ２３１及び第２ダウンエッジフリップフロップ２３２に供給する。
【００９６】
第２アップエッジフリップフロップ２３１（Ｆ／Ｆ（Ｐ）２３１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ６３で第１セレクタ２２３からのローレベルを取り込み、これを保持する。第２ダウンエッジフリップフロップ２３２（Ｆ／Ｆ（Ｎ）２３２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ６２又はｔ６４で第１セレクタ２２３からのローレベルを取り込み、これを保持する。エッジ調整フリップフロップ２３３（Ｆ／Ｆ（Ｐ）２３３）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ６３又はｔ６５で第２ダウンエッジフリップフロップ２３２からのローレベルを取り込み、これを保持する。
【００９７】
第２セレクタ２４３は、第５パターンと同様に、先行レベル保持部２５０からのハイレベルの信号に応じて、第２ＡＮＤ回路２４２の出力を選択している。第２ＡＮＤ回路２４２（ＡＮＤ２４２）は、第２アップエッジフリップフロップ２３１に保持された信号レベルを一方の入力とし、エッジ調整フリップフロップ２３３に保持された信号レベルを他方の入力とし、これら両信号レベルの論理和を出力する。すなわち、第２ＡＮＤ回路２４２は、これら両フリップフロップによってハイレベルが取り込まれた時刻ｔ６３及びｔ６５のうちの早く取り込まれた時刻ｔ６３からハイレベルを出力する。第２セレクタ２４３は、当該ローレベルの信号を先行レベル保持フリップフロップ２５０及びＥＸＯＲ回路２６０に供給する。
【００９８】
先行レベル保持フリップフロップ２５０は、受信側クロック信号ＲＣの立ち上がり時刻ｔ６５で当該ローレベルを取り込み、これを保持する。つまり、先行レベル保持フリップフロップ２５０は、時刻ｔ６５まではハイレベルをＥＸＯＲ回路２６０に供給し、時刻ｔ６５以降はローレベルをＥＸＯＲ回路２６０に供給する。
【００９９】
このように時刻ｔ６３〜ｔ６５の間のみ、第２ＡＮＤ回路２４２からの信号レベル（ローレベル）と、先行レベル保持フリップフロップ２５０からの信号レベル（ハイレベル）とが異なる。それにより、ＥＸＯＲ回路２６０は、時刻ｔ６３〜ｔ６５の間のみ、信号レベルがローレベルとなる受信側制御信号ＲＰを生成し、これを出力する。時刻ｔ６３〜ｔ６５の期間は、受信側クロック信号ＲＣの１サイクル分に対応する期間である。
【０１００】
このように受信部２００が送信部１００からの伝送信号ＬＣを受信した時刻ｔ６１から、受信部２００が受信側制御信号ＲＰの出力を開始する時刻ｔ６３までの期間は、受信側クロック信号ＲＣの１サイクル分となる。
【０１０１】
第７パターンは、伝送信号ＬＣがハイレベルからローレベルにレベル反転する時刻ｔ７０が、受信側クロック信号ＲＣの立ち下がり時刻ｔ７１よりも前である場合の波形である。この場合、第１アップエッジフリップフロップ２１１（Ｆ／Ｆ（Ｐ）２１１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ７２で伝送信号ＬＣのローレベルを取り込み、これを保持する。第１ダウンエッジフリップフロップ２１２（Ｆ／Ｆ（Ｎ）２１２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ７１で伝送信号ＬＣのローレベルを取り込み、これを保持する。
【０１０２】
第１セレクタ２２３は、第５パターンと同様に、先行レベル保持部２５０からのハイレベルの信号に応じて、第１ＡＮＤ回路２２２の出力を選択している。第１ＡＮＤ回路２２２（ＡＮＤ２２２）は、第１アップエッジフリップフロップ２１１に保持された信号レベルを一方の入力とし、第１ダウンエッジフリップフロップ２１２に保持された信号レベルを他方の入力とし、これら両信号レベルの論理積を出力する。すなわち、第１ＡＮＤ回路２２２は、これら両フリップフロップによってローレベルが取り込まれた時刻ｔ７１及びｔ７２のうちの早く取り込まれた時刻ｔ７１からローレベルを出力する。第１セレクタ２２３は、当該ローレベルの信号を第２アップエッジフリップフロップ２３１及び第２ダウンエッジフリップフロップ２３２に供給する。
【０１０３】
第２アップエッジフリップフロップ２３１（Ｆ／Ｆ（Ｐ）２３１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ７２で第１セレクタ２２３からのローレベルを取り込み、これを保持する。第２ダウンエッジフリップフロップ２３２（Ｆ／Ｆ（Ｎ）２３２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ７３で第１セレクタ２２３からのローレベルを取り込み、これを保持する。エッジ調整フリップフロップ２３３（Ｆ／Ｆ（Ｐ）２３３）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ７４で第２ダウンエッジフリップフロップ２３２からのローレベルを取り込み、これを保持する。
【０１０４】
第２セレクタ２４３は、第５パターンと同様に、先行レベル保持部２５０からのハイレベルの信号に応じて、第２ＡＮＤ回路２４２の出力を選択している。第２ＡＮＤ回路２４２（ＡＮＤ２４２）は、第２アップエッジフリップフロップ２３１に保持された信号レベルを一方の入力とし、エッジ調整フリップフロップ２３３に保持された信号レベルを他方の入力とし、これら両信号レベルの論理積を出力する。すなわち、第２ＡＮＤ回路２４２は、これら両フリップフロップによってローレベルが取り込まれた時刻ｔ７２及びｔ７４のうちの早く取り込まれた時刻ｔ７２からローレベルを出力する。第２セレクタ２４３は、当該ローレベルの信号を先行レベル保持フリップフロップ２５０及びＥＸＯＲ回路２６０に供給する。
【０１０５】
先行レベル保持フリップフロップ２５０は、受信側クロック信号ＲＣの立ち上がり時刻ｔ７４で当該ローレベルを取り込み、これを保持する。つまり、先行レベル保持フリップフロップ２５０は、時刻ｔ７４まではハイレベルをＥＸＯＲ回路２６０に供給し、時刻ｔ７４以降はローレベルをＥＸＯＲ回路２６０に供給する。
【０１０６】
このように時刻ｔ７２〜ｔ７４の間のみ、第２ＡＮＤ回路２４２からの信号レベル（ローレベル）と、先行レベル保持フリップフロップ２５０からの信号レベル（ハイレベル）とが異なる。それにより、ＥＸＯＲ回路２６０は、時刻ｔ７２〜ｔ７４の間のみ、信号レベルがハイレベルとなる受信側制御信号ＲＰを生成し、これを出力する。時刻ｔ７２〜ｔ７４の期間は、受信側クロック信号ＲＣの１サイクル分に対応する期間である。
【０１０７】
このように受信部２００が送信部１００からの伝送信号ＬＣを受信した時刻ｔ７０から、受信部２００が受信側制御信号ＲＰの出力を開始する時刻ｔ７２までの期間は、受信側クロック信号ＲＣの１サイクル以内となる。
【０１０８】
第８パターンは、伝送信号ＬＣがハイレベルからローレベルにレベル反転する時刻ｔ８１と、受信側クロック信号ＲＣの立ち下がり時刻ｔ８１とが同一又はほぼ同一である場合の波形である。この場合、第１アップエッジフリップフロップ２１１（Ｆ／Ｆ（Ｐ）２１１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ８２で伝送信号ＬＣのローレベルを取り込み、これを保持する。これに対して、第１ダウンエッジフリップフロップ２１２（Ｆ／Ｆ（Ｎ）２１２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ８１で伝送信号ＬＣのローレベルを取り込み、これを保持しようとするのであるが、当該取り込みのタイミングとレベル変化のタイミングとが重なるので発振現象が生じる。図８における網掛け表示部分が、発振現象が生じている期間（時刻ｔ８１〜ｔ８３）である。
【０１０９】
第１セレクタ２２３は、第５パターンと同様に、先行レベル保持部２５０からのハイレベルの信号に応じて、第１ＡＮＤ回路２２２の出力を選択している。第１ＡＮＤ回路２２２（ＡＮＤ２２２）は、第１アップエッジフリップフロップ２１１に保持された信号レベルを一方の入力とし、第１ダウンエッジフリップフロップ２１２に保持された信号レベル又は発振状態の信号レベルを他方の入力とし、これら両信号レベルの論理積を出力する。すなわち、第１ＡＮＤ回路２２２は、遅くとも時刻ｔ８２までにはローレベルを出力する。第１セレクタ２２３は、当該ローレベルの信号を第２アップエッジフリップフロップ２３１及び第２ダウンエッジフリップフロップ２３２に供給する。
【０１１０】
第２アップエッジフリップフロップ２３１（Ｆ／Ｆ（Ｐ）２３１）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ８２又はｔ８４で第１セレクタ２２３からのローレベルを取り込み、これを保持する。第２ダウンエッジフリップフロップ２３２（Ｆ／Ｆ（Ｎ）２３２）は、受信側クロック信号ＲＣの立ち下がり時刻ｔ８３で第１セレクタ２２３からのローレベルを取り込み、これを保持する。エッジ調整フリップフロップ２３３（Ｆ／Ｆ（Ｐ）２３３）は、受信側クロック信号ＲＣの立ち上がり時刻ｔ８４で第２ダウンエッジフリップフロップ２３２からのローレベルを取り込み、これを保持する。
【０１１１】
第２セレクタ２４３は、第５パターンと同様に、先行レベル保持部２５０からのハイレベルの信号に応じて、第２ＡＮＤ回路２４２の出力を選択している。第２ＡＮＤ回路２４２（ＡＮＤ２４２）は、第２アップエッジフリップフロップ２３１に保持された信号レベルを一方の入力とし、エッジ調整フリップフロップ２３３に保持された信号レベルを他方の入力とし、これら両信号レベルの論理和を出力する。すなわち、第２ＡＮＤ回路２４２は、これら両フリップフロップによってローレベルが取り込まれた時刻ｔ８２又はｔ８４からローレベルを出力する。第２セレクタ２４３は、当該ローレベルの信号を先行レベル保持フリップフロップ２５０及びＥＸＯＲ回路２６０に供給する。
【０１１２】
先行レベル保持フリップフロップ２５０は、受信側クロック信号ＲＣの立ち上がり時刻ｔ８４又はｔ８６で当該ローレベルを取り込み、これを保持する。つまり、先行レベル保持フリップフロップ２５０は、時刻ｔ８４又はｔ８６まではハイレベルをＥＸＯＲ回路２６０に供給し、時刻ｔ８４又はｔ８６以降はローレベルをＥＸＯＲ回路２６０に供給する。
【０１１３】
このように時刻ｔ８２〜ｔ８４又は時刻ｔ８４〜ｔ８６の間のみ、第２ＡＮＤ回路２４２からの信号レベル（ロー又はハイレベル）と、先行レベル保持フリップフロップ２５０からの信号レベル（ハイ又はローレベル）とが異なる。それにより、ＥＸＯＲ回路２６０は、時刻ｔ８２〜ｔ８４又は時刻ｔ８４〜ｔ８６の間のみ、信号レベルがハイレベルとなる受信側制御信号ＲＰを生成し、これを出力する。時刻ｔ８２〜ｔ８４又は時刻ｔ８４〜ｔ８６の期間は、受信側クロック信号ＲＣの１サイクル分に対応する期間である。
【０１１４】
このように受信部２００が送信部１００からの伝送信号ＬＣを受信した時刻ｔ８１から、受信部２００が受信側制御信号ＲＰの出力を開始する時刻ｔ８２又はｔ８４までの期間は、受信側クロック信号ＲＣの０．５サイクル又は１．５サイクル分となる。
【０１１５】
上記の第１〜８パターンで示したように、中継部（第１レベル保持部２１０、第１選択部２２０、第２レベル保持部２３０及び第２選択部２４０からなる）は、伝送信号ＬＣがローレベルからハイレベルにレベル変化した時点（ｔ１０、ｔ２１、ｔ３０、ｔ４１、ｔ５０、ｔ６１、ｔ７０及びｔ８１）の直後（変化完了時点）の信号レベルを保持すると共に、当該変化時点から受信側クロックＲＣの遅くとも１．５サイクルに相当する遅延量（ｔ４１〜ｔ４４及びｔ８１〜ｔ８４）内で伝送信号ＬＣの当該変化直後の信号レベルを出力する。そして、第３信号生成部（先行レベル保持部２５０及びＥＸＯＲ回路２６０からなる）は、中継部の出力の変化に基づき受信側クロックＲＣの周期に対応するパルス幅の受信側制御信号ＲＰを生成して出力する。
【０１１６】
これにより、受信側クロック信号ＲＣと伝送信号ＬＣの位相差及び、伝送信号ＬＣのハイからロー及びローからハイのレベル変化の各条件下においても、受信部２００は、送信部１００からの伝送信号ＬＣを受信して、受信側クロック信号ＲＣの１サイクル分に対応する受信側制御信号ＲＰを出力することができる。また、受信部２００が伝送信号ＬＣを受信してから受信側制御信号ＲＰを出力するまでの遅延時間を小さくすることができる。
【０１１７】
上記したように、本実施例による伝送装置によれば、送信側装置が送信側クロックの周期に対応する幅のパルス信号の入力に応じて信号レベルが反転する伝送信号を受信側装置に送信する。受信側装置は、当該伝送信号のレベル反転に応じて受信側クロックの周期に対応する幅のパルス信号を生成する。このようにパルス信号を、レベル反転で表される伝送信号に変換して送受信する、すなわち、時間幅が狭いパルスではなく、当該パルスの立ち上り又は立ち下りのエッジで反転するレベル信号に変換して情報を伝達することにより、送信側動作クロックの周波数と受信側動作クロックの周波数とが互いに異なる場合であっても、受信側装置は信号を正しく受信できる。すなわち、受信側装置は、送信側装置から信号の送信があったときはこれを必ず受信でき、また、誤って複数回受信したように振舞うこともない。
【０１１８】
また、受信側装置は、伝送信号のレベル反転があった場合に、受信側動作クロックにおけるアップエッジ及びダウンエッジの各々に同期させてその信号レベルを取り込む。これによって、受信側動作クロックの立上り／立下り変化タイミングと、伝送信号の信号レベルの変化タイミングとが重なった場合にも、アップエッジ及びダウンエッジの少なくともいずれか一方のエッジでは、発振現象が生じずに信号レベルを正しく取り込むことができる。
【０１１９】
この際、本実施例による伝送装置は、伝送信号がハイレベルからローレベルに変化する場合とローレベルからハイレベルに変化する場合とで、制御信号の遅延を抑制するために、その後の処理を異ならせている。すなわち、受信側動作クロックのアップエッジで取り込んだ信号レベルとダウンエッジで取り込んだ信号レベルとの論理和及び論理積のいずれの処理を実行するかが選択される。これは、受信側装置が、送信側装置からの伝送信号の現状の信号レベルを保持することにより可能となる。
【０１２０】
すなわち、伝送信号の先行の信号レベルを保持することにより、伝送信号の信号レベルが次にハイレベルに変化するのかローレベルに変化するのかを受信側装置において予想することができることを利用したものである。つまり、予想される次に変化する方向（すなわちハイレベル方向又はローレベル方向）に先に変化する一方の信号レベル（立上りタイミングで取り込んだ信号レベル及び立下りタイミングで取り込んだ信号レベルのうちの一方）を選択するようにしたものである。これにより、伝送信号のレベル反転があった場合に、論理和及び論理積のどちらの処理を行うべきか適切な選択をすることができ、受信装置から出力される制御信号の遅延を抑制できる。
【０１２１】
従来の２段のフリップフロップからなるメタステーブル対策回路を、動作クロックの周波数が低い受信側のＦＰＧＡに用いた場合、ＦＰＧＡが制御信号を受信してから出力するまでの間に動作クロックの２サイクル分の遅延が発生しており、受信側装置内部における制御信号の遅延が大きくなっていた。これに対して、本実施例による伝送装置によれば、早い場合には受信側動作クロックの０．５サイクル分の遅延に抑えることができ、遅くとも１．５サイクル分の遅延に抑えることができる。
【０１２２】
このように、本実施例による伝送装置、信号送信装置、信号受信装置及び伝送方法、信号送信方法、信号受信方法によれば、互いに動作クロック周波数の異なる送信側及び受信側の装置が例えば制御情報などを表す信号を送受信する際に、メタステーブルの問題を解消し且つ当該信号の遅延を抑制することができる。
【符号の説明】
【０１２３】
１  伝送装置
１００  送信部（信号送信装置）
１１０  高速クロック動作部（第１信号生成部）
１１１  第１送信側フリップフロップ
１１２  第１送信側インバータ
１１３  第１送信側セレクタ
１２０  低速クロック動作部（第２信号生成部）
１２１  第２送信側フリップフロップ
１２２  第２送信側インバータ
１２３  第２送信側セレクタ
１３０  出力選択部
２００  受信部（信号受信装置）
２１０  第１レベル保持部
２１１  第１アップエッジフリップフロップ
２１２  第１ダウンエッジフリップフロップ
２２０  第１選択部
２２１  第１ＯＲ回路
２２２  第１ＡＮＤ回路
２２３  第１セレクタ
２３０  第２レベル保持部
２３１  第２アップエッジフリップフロップ
２３２  第２ダウンエッジフリップフロップ
２３３  エッジ調整フリップフロップ
２４０  第２選択部
２４１  第２ＯＲ回路
２４２  第２ＡＮＤ回路
２４３  第２セレクタ
２５０  先行レベル保持部（保持部）
２６０  ＥＸＯＲ回路
３００  伝送路
４００  従来のメタステーブル対策回路
４１０  第１段フリップフロップ
４２０  第２段フリップフロップ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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