(57)【特許請求の範囲】
【請求項１】
複数の配線層が積層され、最上部に離間して配置された複数の電極パッドと該電極パッド間に形成されたパッシベーション膜を有する集積回路を備えた半導体基板と、
前記電極パッドと電気的に接続された再配線と、
前記再配線に挟まれた位置であって、前記パッシベーション膜面に形成された絶縁膜と、
前記再配線に挟まれた位置であって、所定の位置の前記絶縁膜面に形成された抵抗体と、を有し、
前記抵抗体がバリアメタル層及びシード層が順次積層されてなり、
前記絶縁膜の膜厚は、前記パッシベーション膜の膜厚よりも厚いことを特徴とする薄膜抵抗素子。
【請求項２】
前記絶縁膜は、前記パッシベーション膜を完全に覆っていることを特徴とする請求項１に記載の薄膜抵抗素子。
【請求項３】
前記半導体基板の１つの垂線と前記半導体基板の前記集積回路側の面との接点と、該垂線と前記抵抗体の前記絶縁膜側の面との接点と、の距離が１０μｍ以上であることを特徴とする請求項１または２に記載の薄膜抵抗素子。
【請求項４】
前記絶縁膜の膜厚が５μｍ以上であることを特徴とする請求項１〜３のいずれか１項に記載の薄膜抵抗素子。
【請求項５】
電圧制御型発振器に用いることを特徴とする請求項１〜４のいずれか１項に記載の薄膜抵抗素子。
【請求項６】
複数の配線層が積層され、最上部に離間して配置された複数の電極パッドと該電極パッド間に形成されたパッシベーション膜を有する集積回路を設け、該電極パッド上及び該パッシベーション膜上に絶縁膜を形成した後に、前記電極パッドの表面が露出するように前記絶縁膜をパターニングする第１工程と、
露出した前記電極パッド上及び前記絶縁膜上に抵抗体層を積層する第２工程と、
前記絶縁膜上に前記抵抗体層を介して第１のレジストを形成した後に再配線を設ける第３工程と、
前記第１のレジストを除去し、抵抗体を形成する所定の位置の前記絶縁膜上に、前記抵抗体層を介して第２のレジストを形成する第４工程と、
前記第２のレジストが形成されていない露出した抵抗体層を除去した後、前記第２のレジストを除去する第５工程と、
を有し、
前記第１工程において、前記絶縁膜が前記パッシベーション膜の膜厚よりも厚くなるように前記絶縁膜が形成されることを特徴とする薄膜抵抗素子の製造方法。
【請求項７】
前記第１工程において、前記絶縁膜が前記パッシベーション膜を完全に覆うように形成される請求項６に記載の薄膜抵抗素子の製造方法。
【請求項８】
前記第２工程が、バリアメタル層を形成した後にシード層を形成する工程を有することを特徴とする請求項６または７に記載の薄膜抵抗素子の製造方法。
【請求項９】
前記第５工程の後に、前記シード層を除去する工程を有することを特徴とする請求項８に記載の薄膜抵抗素子の製造方法。
【請求項１０】
前記第２のレジストを、前記再配線の端部を覆うように形成することを特徴とする請求項６〜９のいずれか１項に記載の薄膜抵抗素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜抵抗素子、及びその製造方法に関するものであり、特に、ウエハレベルチップサイズパッケージ（ＷＣＳＰ）技術を利用した薄膜抵抗素子、及び薄膜抵抗素子の製造方法に関する。
【背景技術】
【０００２】
携帯通信機器は、ますます高機能化と小型化への要求が高まってきており、さらに、電池寿命の長寿命化やエネルギー回生技術による安定動作化を見越して、それらを構成する電子部品の低消費電力化も大きな課題となりつつある。
上の小型化の要求に対しては、抵抗器、インダクタ、又はキャパシタを絶縁膜中に形成し、高密度に集積させて実装密度の向上を図った技術が提案されている（例えば、特許文献１、２参照）。
【０００３】
また、上の低消費電力化の要求に対しては、無線通信用高周波系アナログＩＣについて、近年はシリコンのＣＭＯＳプロセス技術によるＬＳＩが注目されている。
高周波アナログＬＳＩにおいて、局部発信器に用いられる電圧制御型発信器（ＶＣＯ）は、特に大きな電流を消費するブロックであり、チップの低消費電力化には、ＶＣＯにおける低消費電流化が効果的と考えられている。
【０００４】
【特許文献１】特開２００６−１８６０３８号公報
【特許文献２】特開２００５−１３６３６０号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
しかしながら、従来のＶＣＯでは、ゲート電極の形成と同時に形成されるポリシリコンを抵抗体としているため、当該抵抗体が基板の近傍領域に介在することになる。すなわち、基板と抵抗体との寄生容量が大きく、ＶＣＯ中の受動素子のクオリティーファクタ（Ｑ値）が低下してしまう。
【０００６】
一般的なＶＣＯにおいては、インダクタ、バラクタ、抵抗体などの受動素子はオンチップで形成される。ＶＣＯでは、ＬＣによる共振を利用して発信する原理のため、インダクタとバラクタのＱ値が高いほど共振回路における損失が小さく、より低電流で発信が可能となり、低消費電流化が可能となる。
これらの受動素子の中で、バラクタはＤＣバイアスを印加して容量を変化させるが、この制御端子への高周波信号の漏れを防ぐため、３０００Ω程度の抵抗体を挿入することが一般的である。この抵抗体が理想的な抵抗を示す場合には、前述のような理想的な高Ｑ値を得ることが可能である。
バラクタ間に挿入したオンチップの抵抗体は、トランジスタのゲート形成で用いられるポリシリコンを用いることが一般的である。ポリシリコンはウエハプロセスの下層で形成されるため、基板との距離が短い。従って、抵抗体と基板との容量結合により、グランド間に寄生容量が負荷されたような形となる。すると、高周波数側でインピーダンスが低下し、バラクタのＱ値が見かけ上低下してしまう。
【０００７】
本発明は、前記問題点に鑑みなされたものであり、以下の目的を達成することを課題とする。
即ち、本発明の目的は、抵抗体と基板との寄生容量を低減し、バラクタのＱ値の低下を抑制した薄膜抵抗素子、及び薄膜抵抗素子の製造方法を提供することにある。
【課題を解決するための手段】
【０００８】
本発明者は鋭意検討した結果、下記の薄膜抵抗素子、及び薄膜抵抗素子の製造方法を用いることにより、上記問題を解決できることを見出し、上記目的を達成するに至った。
【０００９】
即ち、本発明の薄膜抵抗素子は、複数の配線層が積層され、最上部に離間して配置された複数の電極パッドと該電極パッド間に形成されたパッシベーション膜を有する集積回路を備えた半導体基板と、前記電極パッドと電気的に接続された再配線と、前記再配線に挟まれた位置であって、前記パッシベーション膜面に形成された絶縁膜と、前記再配線に挟まれた位置であって、所定の位置の前記絶縁膜面に形成された抵抗体と、を有し、前記抵抗体がバリアメタル層及びシード層が順次積層されてなり、前記絶縁膜の膜厚は、前記パッシベーション膜の膜厚よりも厚いことを特徴とする。
また、本発明の薄膜抵抗素子の製造方法は、複数の配線層が積層され、最上部に離間して配置された複数の電極パッドと該電極パッド間に形成されたパッシベーション膜を有する集積回路を設け、該電極パッド上及び該パッシベーション膜上に絶縁膜を形成した後に、前記電極パッドの表面が露出するように前記絶縁膜をパターニングする第１工程と、露出した前記電極パッド上及び前記絶縁膜上に抵抗体層を積層する第２工程と、前記絶縁膜上に前記抵抗体層を介して第１のレジストを形成した後に再配線を設ける第３工程と、前記第１のレジストを除去し、抵抗体を形成する所定の位置の前記絶縁膜上に、前記抵抗体層を介して第２のレジストを形成する第４工程と、前記第２のレジストが形成されていない露出した抵抗体層を除去した後、前記第２のレジストを除去する第５工程と、を有し、前記第１工程において、前記絶縁膜の膜厚が前記パッシベーション膜の膜厚よりも厚くなるように前記絶縁膜が形成されることを特徴とする。
【発明の効果】
【００１０】
本発明によれば、抵抗体と基板との寄生容量を低減し、バラクタのＱ値の低下を抑制した薄膜抵抗素子、及び薄膜抵抗素子の製造方法を提供することができる。
【発明を実施するための最良の形態】
【００１１】
以下、図面を参照して、この発明の実施の形態につき説明する。なお、図面には、この発明が理解できる程度に各構成部位の形状、大きさ及び配置関係が概略的に示されているにすぎず、これによりこの発明が特に限定されるものではない。
【００１２】
＜薄膜抵抗素子＞
〔第１の実施形態〕
図１（Ａ）は、本発明の第１の実施形態における薄膜抵抗素子１００の概略断面図であり、図１（Ｂ）は、図１（Ａ）の概略上面透視図である。
半導体基板１０上に、複数の配線層が積層されている集積回路１２が設けられている。集積回路１２の最上部には複数の電極パッド１４が離間して配置され、電極パッド１４間には複数のパッシベーション膜１６が設けられている。電極パッド１４には、バリアメタル層２２を介して再配線１８が設けられている。また、パッシベーション膜１６上であり、前記再配線１８に挟まれた位置に絶縁膜２０が形成されている。そして、所望の位置の絶縁膜２０上であり、再配線１８に挟まれた位置に、抵抗体２６が設けられている。
すなわち、本発明の薄膜抵抗素子は、抵抗体２６と半導体基板１０との距離をできるだけ長くしていることが特徴である。このような配置にすると、半導体基板１０と抵抗体２６との容量結合により発生する寄生容量を抑制することができるため、バラクタのＱ値の劣化を抑制することができる。
本発明の薄膜抵抗素子は、主に電圧制御型発信器（以下、適宜、「ＶＣＯ」と称する）に用いることが好ましい。ＶＣＯは、高周波アナログＬＳＩの局部発信器に用いられ、特に大きな電流を消費するブロックである。
【００１３】
ここで、一般的なＶＣＯコア部分の回路図を図２に示す。図２中、インダクタ３２、バラクタ３０、抵抗体２６等の受動素子は、オンチップで形成されている。ＶＣＯでは、ＬＣによる共振を利用して発信する原理であるため、インダクタ３２とバラクタ３０のＱ値が高いほど、共振回路における損失が小さくなる。従って、より低電流で発信が可能となり、高周波アナログＬＳＩ全体での低消費電流化が可能となる。
バラクタは、ＤＣバイアスを印加して容量を変化させるが、制御端子への高周波信号の漏れを防ぐため、一般的には図１のように、３０００Ω程度の抵抗体２６を挿入する。バラクタ３０が理想的な高いＱ値を示すためには、抵抗体２６が理想的な抵抗値を示す必要がある。
【００１４】
ここで、抵抗体２６と半導体基板１０との間に発生する寄生容量とバラクタ３０のＱとの関係について詳述する。
ＶＣＯ中における抵抗体２６の最も単純な等価回路モデルとしては、図３（Ａ）のような回路となる。この構造において、図３（Ｂ）のように、寄生容量ＣによるインピーダンスＺｉｎを評価するため、２端子の片端をグランドに落とし、１端から見た時のインピーダンスＺｉｎの周波数依存性を評価する。
図４のように、従来の薄膜抵抗素子では、半導体基板と抵抗体の位置が近いことから、寄生容量Ｃを０．１ｐＦ、抵抗Ｒを３０００Ωとすると、高周波側でインピーダンスが低下することがわかる。すなわち、高周波信号が漏れることにより、バラクタのＱ値が見かけ上低下することになる。一方、本発明の薄膜抵抗素子では、半導体基板と抵抗体が離れていることから、寄生容量Ｃを０．０１ｐＦ、抵抗Ｒを３０００Ωとすると、図４のように、高周波側でのインピーダンスの低下を抑制することがわかる。すなわち、高周波信号が漏れることがなく、バラクタのＱ値の劣化を抑制することができる。
【００１５】
このような効果を発現しやすい態様としては、抵抗体２６と半導体基板１０との距離が１０μｍ以上であることが好ましい。
ここで、抵抗体２６と半導体基板１０との距離とは、図１（Ａ）のように、半導体基板１０の垂線と、半導体基板１０の集積回路１２側の面との接点４０と、該垂線と抵抗体２６の絶縁膜２０側の面との接点５０と、の距離ｘを表す。この距離ｘが１０μｍ以上あると、前述の寄生容量Ｃが０．０１ｐＦ以下程度を示し非常に低い値であることから、バラクタのＱ値の低下を抑制することが可能となる。従って、距離ｘが１０μｍ以上であれば特に限定されない。一方、上限値としては、薄型化の要求に対応することができる程度であれば特に限定されることはない。
以下に、本発明の薄膜抵抗素子で用いる抵抗体、絶縁膜について詳述する。
【００１６】
［抵抗体］
本発明の薄膜抵抗素子に用いる抵抗体は、絶縁膜２０上に別途設けてもよく、又は図１（Ａ）に示すように、バリアメタル層２２とシード層２４の２層が順次積層されている構成であってもよい。この２層は、再配線１８を形成するために従来から用いている層である。
バリアメタル層２２は、電極パッド１４と再配線１８との密着性を向上させるための層である。このバリアメタル層２２の材質としては、電極パッド１４や再配線１８の材質により適宜選択することができるが、例えば、Ｔｉ、ＴｉＮ、Ｎｉ等が挙げられる。
シード層２４は、再配線１８をメッキ法により形成する際の電極として機能させるための層である。従って、抵抗値の低い材質を用いることが好ましく、再配線１８と同じ材質であることがより好ましく、例えばＣｕ、Ａｌが挙げられる。シード層２４の膜厚としては、再配線１８をメッキ法により形成することができる程度の膜厚であれば特に限定されない。
このように、抵抗体２６はバリアメタル層２２及びシード層２４からなる構成が挙げられる。また、抵抗体２６の抵抗値は、これらの層の膜厚により適宜調整することもできる。
【００１７】
［絶縁膜］
本発明の薄膜抵抗素子は、前述の抵抗体２６を半導体基板１０からできるだけ離れた位置に設けるようにしているため、集積回路上に更に絶縁膜を形成し、絶縁膜上に抵抗体２６を形成している。すなわち、絶縁膜の膜厚を厚くするほど半導体基板１０と抵抗体２６との距離が増加し、抵抗体２６と半導体基板１０とにより発生する寄生容量を低減することが可能となる。
このような絶縁膜の膜厚としては、５μｍ以上であることが好ましい。また、上限値としては、薄膜抵抗素子の薄型化の要求に対応することができる程度であれば特に限定されることはない。
また、絶縁膜の材質としては、従来用いているポリイミド、エポキシ樹脂等を用いることができる。
【００１８】
［Ｑの評価］
このような構造を有する本発明の薄膜抵抗素子を用いたＭＯＳバラクタと、ゲート電極の形成と同時に形成されたポリシリコンからなる抵抗体を有する従来の薄膜抵抗素子を用いたＭＯＳバラクタと、のＱの制御電圧依存性を調査した結果を図５に示す。なお、本発明の薄膜抵抗素子は、半導体基板から１０μｍの距離に抵抗体を配置し、抵抗体の抵抗値を２０００Ωとしたものを用いた。また、従来の薄膜抵抗素子では、抵抗体であるポリシリコンは、半導体基板から０．２μｍの距離に配置されており、その抵抗値は、２０００Ωである。また、図４の結果から、バラクタのＱ値は高周波側のＱ値に影響を及ぼすため、２．４５ＧＨｚにおけるＱ値を評価した。
図５のように、本発明の薄膜抵抗素子を用いたＭＯＳバラクタは、抵抗体と半導体基板をできるたけ離れた箇所に配置することにより、従来のＭＯＳバラクタと比較してＱが２０％程度も増加することがわかる。
【００１９】
〔第２の実施形態〕
本発明の第２の実施形態における薄膜抵抗素子は、第１の実施形態における薄膜抵抗素子の抵抗体２６を構成しているシード層２４を除去し、バリアメタル層２２のみで抵抗体２６が構成されている。
シード層は、前述のように、再配線層と同じ材質からなることが好ましいため、シード層自体の抵抗値は低い。従って、シード層を有すると抵抗体の抵抗値が低下してしまい、ＶＣＯの仕様によっては、更に高い抵抗値を有する抵抗体を必要とする場合がある。この時、バリアメタル層の膜厚を厚くすることにより抵抗体の抵抗値は増加するものの、シード層のために所望の抵抗値に設定することができない場合もある。このような高い抵抗値に設定する場合には、抵抗値の低いシード層２４を除去し、バリアメタル層２２のみを抵抗体２６として構成してもよい。更に抵抗値を高くするためには、バリアメタル層２２の膜厚を厚くすればよい。
また、第２の実施形態における薄膜抵抗素子は、第１の実施形態における薄膜抵抗素子と同様に、半導体基板と抵抗体が離れた箇所に配置されているため、バラクタのＱ値の低下を抑制することができ、図５と同様の結果を示すことが明らかである。
【００２０】
＜薄膜抵抗素子の製造方法＞
〔第１の実施形態〕
本発明の第１の実施形態における薄膜抵抗素子の製造方法は、抵抗体として再配線の形成に用いる層をそのまま利用することに特徴がある。すなわち、従来のようにポリシリコンを抵抗体とする場合、半導体基板と抵抗体との距離を稼ぐために、別途ポリシリコンを形成する必要がある。一方、本発明では、再配線を形成する際に従来から用いている層を抵抗体として用いることにより、抵抗体を形成する工程を省くことができる。
本発明の薄膜抵抗素子の製造方法を図６に記載の工程断面図に沿って詳述する。なお、適宜、工程上面図である図７、８を用いて説明する。
【００２１】
〔第１工程〕
本発明における第１工程は、複数の配線層が積層され、最上部に離間して配置された複数の電極パッド１４と電極パッド間１４に形成されたパッシベーション膜１６を有する集積回路１２を設け、電極パッド１４上及びパッシベーション膜１６上に絶縁膜２０を形成した後に、電極パッド１４の表面が露出するようにパターニングする工程である。
まず、最終ウエハプロセスを経て、半導体基板１０上に、複数の電極パッド１４を離間して配置し、電極パッド１４間にパッシベーション膜１６を形成することにより集積回路１２を形成する。このパッシベーション膜１６は、電極パッド１４上及び集積回路１２上に積層後、フォトリソ・エッチングにより電極パッド１４の表面の一部を開口するように形成するため、図６（Ａ）のように、パッシベーション膜１６の端部が電極パッド１４の端部を覆うように形成されている。
そして、電極パッド１４及びパッシベーション膜１６上に絶縁膜２０を形成し、フォトリソグラフィとドライエッチングにより、電極パッド１４の表面を開口する。この時、電極パッド１４上に形成する再配線（図６（Ａ）では不図示）とパッシベーション膜１６とが電気的に接続しないようにするため、図６（Ａ）のように、絶縁膜２０がパッシベーション膜１６を覆うように形成する。絶縁膜２０の膜厚及び材質は前述と同様である。
図７（Ａ）は、絶縁膜２０を形成した後の概略上面図である。電極パッド１４の表面が露出するように絶縁膜２０が形成されていることがわかる。
【００２２】
〔第２工程〕
本発明における第２工程は、露出した前記電極パッド１４上及び前記絶縁膜２０上に抵抗体層を積層する工程である。
図６（Ｂ）のように、絶縁膜２０及び電極パッド１４上に抵抗体層２５を公知のスパッタ法により形成する。この時、抵抗体層２５はバリアメタル層２２及びシード層２４の２層が順次積層されていることが好ましい。これらは、前述のように、バリアメタル層２２が再配線層（図６（Ｂ）では不図示）と電極パッドとの密着性を向上させる機能を有し、シード層２４が再配線層２５を形成するためのメッキ電極としての機能を有する。
また、これらの層自体が後述する抵抗体となるため、従来の製造方法のように、別途抵抗体を設ける工程を省くことが可能となる。また、バリアメタル層２２及びシード層２４は前記のような機能を果たすことから、バリアメタル層２２、シード層２４の順に積層されることになる。これらの層の膜厚、及び材質は前述と同様である。
【００２３】
〔第３工程〕
本発明における第３工程は、絶縁膜２０上に抵抗体層２５を介して第１のレジスト２７を形成した後に再配線１８を設ける工程である。
図６（Ｃ）のように、抵抗体層２５上にレジストを塗布し、再配線を形成する部分を除去するようにパターニングする。すると、各絶縁膜２０上に抵抗体層２５を介して第１のレジスト２７を形成することができる。そして、露出したシード層２４を電極として、メッキ法により再配線１８を形成する。図７（Ｃ）は、第１のレジスト２７をパターニング後に再配線１８を形成した後の概略上面図である。
第１のレジスト２７の幅は、図６（Ｃ）のように、絶縁膜２０の幅より小さいことが好ましい。第１のレジスト２７の幅が絶縁膜２０の幅より大きいと、再配線１８の幅が図６（Ｂ）中の溝２３の幅より小さくなるため、再配線１８とバリアメタル層２２との接触面積が減少し、再配線１８の脱離の原因となってしまう。
【００２４】
〔第４工程〕
本発明における第４工程は、第１のレジスト２７を除去し、抵抗体を形成する所定の位置の絶縁膜２０ａ上に、抵抗体層２５を介して第２のレジスト２８を形成する工程である。
この工程は、図６（Ｃ）で形成した第１のレジスト２７を除去した後、抵抗体層２５上及び再配線１８上にレジストを塗布する。そして、図６（Ｄ）のように、所定の位置の絶縁膜２０ａ上にのみレジストが残るように、フォトリソグラフにて第２のレジスト２８を形成する。図７（Ｄ）は、第１のレジスト２７を除去した後、第２のレジスト２８を形成した時の概略上面図である。
本発明では、第２のレジスト２８は、図６（Ｄ）のように、再配線１８の端部を覆うように形成することが好ましい。これは、第２のレジスト２８を形成する際、再配線１８ａと１８ｂの間隔と同一になるようにパターニングすることは困難であり、第２のレジスト２８の位置が多少ずれても所定の位置の絶縁膜２０ａ上の抵抗体層２５を保護することができるようにするためである。従って、第２のレジスト２８は、第２のレジスト２８を挟む位置にある再配線１８ａ、１８ｂの表面をすべて覆うような位置までその幅を広げることが可能となる。
【００２５】
〔第５工程〕
本発明における第５工程は、第２のレジスト２８が形成されていない露出した抵抗体層２５を除去した後、第２のレジスト２８を除去する工程である。
図６（Ｅ）のように、図６（Ｄ）にて形成した第２のレジスト２８が形成されていない領域の抵抗体層２５を公知のドライエッチング法により除去する。そして、第２のレジスト２８を除去することにより抵抗体２６を形成し、本発明の薄膜抵抗素子１００を製造することができる。図８（Ｅ）は、本発明の薄膜抵抗素子１００の概略上面図である。
抵抗体２６のシード層２４が再配線１８と同一の材質である場合、第２のレジスト２８が形成されていない露出したシード層２４を除去すると、再配線１８もシード層２４の膜厚だけ薄くなり、再配線１８の抵抗が上がってしまう懸念がある。しかしながら、再配線１８はシード層２４に比べて膜厚が厚く、数μｍ程度ある。従って、シード層２４の膜厚だけ再配線１８が薄くなったとしても、抵抗の増加はわずかであり、ＶＣＯ全体で見たときのジュール熱等の影響も無視できる程度である。
【００２６】
〔第２の実施形態〕
本発明の第２の実施形態における薄膜抵抗素子の製造方法は、前述の第５工程の後、抵抗体を構成するシード層２４を除去する第６工程を有するものであり、第６工程以外は、第１の実施形態における薄膜抵抗素子の製造方法と同様に製造することができる。
シード層の除去方法は、前述と同様に、公知のドライエッチング法により除去することができる。
また、シード層２４は、前述のように再配線層と同一の材質であることが好ましいため、シード層を除去する際に再配線の膜厚も薄くなってしまう。しかしながら、再配線１８はシード層に比べて膜厚が厚く、数μｍ程度ある。従って、シード層の膜厚だけ再配線が薄くなったとしても、抵抗の増加はわずかであり、ＶＣＯ全体で見たときのジュール熱等の影響も無視できる程度である。
従って、シード層２４を除去することにより、抵抗体の抵抗値を容易に増加させることができる。
【図面の簡単な説明】
【００２７】
【図１】（Ａ）は、本発明の第１の実施形態における薄膜抵抗素子の概略断面図であり、（Ｂ）は本発明の第１の実施形態における薄膜抵抗素子の概略上面透視図である。
【図２】一般的なＶＣＯコア部分の回路図である。
【図３】（Ａ）は、ＶＣＯ中における抵抗体の最も単純な等価回路モデルを表す図であり、（Ｂ）は、（Ａ）における寄生容量によるインピーダンスを評価するための回路図である。
【図４】本発明の薄膜抵抗素子と従来の薄膜抵抗素子における、インピーダンスの周波数依存性を表す図である。
【図５】本発明の薄膜抵抗素子を用いたバラクタと従来のバラクタにおける、Ｑの制御電圧依存性を表す図である。
【図６】本発明の第１の実施形態における薄膜抵抗素子の工程断面図である。
【図７】本発明の第１の実施形態における薄膜抵抗素子の工程上面図である。
【図８】本発明の第１の実施形態における薄膜抵抗素子の工程上面図である。
【符号の説明】
【００２８】
１０  半導体基板
１２  集積回路
１４  電極パッド
１６  パッシベーション膜
１８、１８ａ、１８ｂ  再配線
２０、２０ａ  絶縁膜
２２  バリアメタル層
２３  溝
２４  シード層
２５  抵抗体層
２６  抵抗体
２７  第１のレジスト
２８  第２のレジスト
３０  バラクタ
３２  インダクタ
３４  制御電圧端子
３６  電流源
３８  電源
４０  半導体基板の垂線と半導体基板の集積回路側の面との接点
５０  半導体基板の垂線と抵抗体の絶縁膜側の面との接点
１００  薄膜抵抗素子
２００  ＶＣＯコア部分の回路図
【図１】
0005539624.tif 000002
【図２】
0005539624.tif 000003
【図３】
0005539624.tif 000004
【図４】
0005539624.tif 000005
【図５】
0005539624.tif 000006
【図６】
0005539624.tif 000007
【図７】
0005539624.tif 000008
【図８】
0005539624.tif 000009