(57)【特許請求の範囲】
【請求項１】
半導体基板と、前記半導体基板上に選択的に設けられた絶縁膜と、前記絶縁膜間に、前記半導体基板の表面の一部を露出して設けられた空孔と、前記空孔直上に設けられた第１の半導体層と、前記第１の半導体層の対向する両側面にそれぞれ側面を接し、前記絶縁膜上に選択的に設けられた一対の第２の半導体層と、前記第１の半導体層の直上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極に自己整合し、前記第２の半導体層に設けられたソースドレイン領域と、を備え、且つチャネル長方向において、前記空孔と前記絶縁膜が接触する側面、前記第１の半導体層と前記第２の半導体層が接触する側面及び前記ゲート電極の側面が、垂直方向に一致していることを特徴とする半導体装置。
【請求項２】
前記第１の半導体層と前記第２の半導体層が異なる半導体からなることを特徴とする請求項１に記載の半導体装置。
【請求項３】
前記第１の半導体層の側面に接している前記第２の半導体層の対向する側面に金属層が接して設けられ、前記金属層にもソースドレイン領域が設けられていることを特徴とする請求項１あるいは請求項２に記載の半導体装置。
【請求項４】
半導体基板上に第１の絶縁膜を形成する工程と、前記第１の絶縁膜上に第２の絶縁膜を形成する工程と、選択的に前記第２の絶縁膜及び前記第１の絶縁膜を除去し、前記半導体基板の一部を露出する第１の開孔部を形成する工程と、露出した前記半導体基板上に縦（垂直）方向のエピタキシャル半導体層を形成し、前記第１の開孔部を平坦に埋め込む工程と、前記縦方向のエピタキシャル半導体層の直上に選択化学気相成長導電膜を形成する工程と、選択的に前記第２の絶縁膜を除去し、前記縦方向のエピタキシャル半導体層の対向する２側面の一部を露出する第２の開孔部を形成する工程と、露出した前記縦方向のエピタキシャル半導体層の対向する２側面に第１の横（水平）方向のエピタキシャル半導体層を形成し、前記第２の開孔部を埋め込む工程と、前記選択化学気相成長導電膜を平坦に埋め込む第３の絶縁膜を形成する工程と、前記選択化学気相成長導電膜及び前記縦方向のエピタキシャル半導体層を除去し、前記第１の横方向のエピタキシャル半導体層の対向する２側面を露出する第３の開孔部を形成する工程と、露出した前記第１の横方向のエピタキシャル半導体層の対向する２側面に第２の横方向のエピタキシャル半導体層を形成して前記第１の横方向のエピタキシャル半導体層と一体化し、前記第２の横方向のエピタキシャル半導体層の直下部に空孔を形成し、且つ前記第２の横方向のエピタキシャル半導体層の直上部に第４の開孔部を形成する工程と、前記第４の開孔部にゲート絶縁膜を介して、ゲート電極を平坦に埋め込む工程と、を含むことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＳＯＩ（Ｓｉｌｉｃｏｎ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ）構造の半導体集積回路に係り、特に半導体基板（バルクウエハー）に容易な製造プロセスにより、低コストのＳＯＩ基板を形成し、このＳＯＩ基板に、高速、低電力、高性能、高信頼且つ高集積なショートチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路を形成することに関する。
【背景技術】
【０００２】
図４１は従来の半導体装置の模式側断面図で、貼り合わせＳＯＩウエハーを使用して形成したＳＯＩ構造のＮチャネルのＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、５１はｐ型のシリコン（Ｓｉ）基板、５２は絶縁膜、５３は素子分離領域の埋め込み絶縁膜、５４はｐ型のＳＯＩ基板（張り合わせＳｉ基板）、５５はｎ＋型ドレイン領域、５６はｎ型ドレイン領域、５７はｎ型ソース領域、５８はｎ＋型ソース領域、５９はシリコン酸化膜、６０はゲート電極、６１はサイドウォール、６２はＰＳＧ膜、６３は絶縁膜、６４はバリアメタル、６５は導電プラグ、６６は層間絶縁膜、６７はバリアメタル、６８はＣｕ配線、６９はバリア絶縁膜を示している。
同図においては、ｐ型のシリコン基板５１上に絶縁膜５２を介して貼り合わせられ、素子分離領域形成用トレンチ及び埋め込み絶縁膜５３により島状に絶縁分離された薄膜のｐ型のＳＯＩ基板５４が形成され、このｐ型のＳＯＩ基板５４上にはシリコン酸化膜５９を介してゲート電極６０が設けられ、ゲート電極６０の側壁に上部が曲がって形成されたサイドウォール６１が設けられ、ｐ型のＳＯＩ基板５４には、ゲート電極６０に自己整合してｎ型ソースドレイン領域（５６、５７）及びサイドウォール６１に自己整合してｎ＋型ソースドレイン領域（５５、５８）が設けられ、ｎ＋型ソースドレイン領域（５５、５８）にはそれぞれバリアメタル６４を有する導電プラグ６５を介してバリアメタル６７を有するＣｕ配線６８が接続されている慣例的なＬＤＤ（Ｌｉｇｈｔｌｙ  Ｄｏｐｅｄ  Ｄｒａｉｎ）構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。
したがって、周囲を絶縁膜で囲まれたソースドレイン領域を形成できることによる接合容量の低減、ＳＯＩ基板を完全空乏化できることによる空乏層容量の低減及びサブスレッショルド特性を改善できることによる閾値電圧の低減、ＳＯＩ基板へのコンタクト領域の除去等により通常のバルクウエハーに形成するＭＩＳ電界効果トランジスタからなる半導体集積回路に比較し、高速化、低電力化及び高集積化が可能となる。
しかし、このようなＳＯＩ構造をつくるために、市販されている、貼り合わせＳＯＩウエハーを購入しなければならず、ウエハーメーカーの低コスト化技術に頼ったとしても、量産段階においてバルクウエハーの３倍程度と極めてコスト高であるという欠点があった。
また大口径ウエハーにおけるＳＯＩ基板の安定した薄膜化が難しく、完全空乏型のＳＯＩ基板の形成が難しいため、高速特性の安定性に問題があった。
またＳＯＩ構造をつくる別の手段として、バルクウエハーを利用し、酸素イオンを注入して高温の熱処理によりバルクウエハー内部にシリコン酸化膜を形成する、いわゆるＳＩＭＯＸ（Ｓｅｐａｒａｔｉｏｎ  ｂｙ  Ｉｍｐｌａｎｔｅｄ  Ｏｘｙｇｅｎ）法によるＳＯＩ基板の形成を使用しても、極めて高価な高ドーズのイオン注入マシンを購入しなければならないこと及び高ドーズ量の酸素をイオン注入するために長時間の製造工程を要することによるコスト高の問題、シリコン酸化膜厚の制御が難しく、完全空乏型のＳＯＩ基板の形成が難しいこと、あるいは１０インチ〜１２インチの大口径ウエハーの使用における酸素イオン注入による結晶欠陥の修復による特性の不安定性等の欠点があった。
またＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、高温での速度特性が劣化し、保障温度範囲における速度特性を保障できなくなりつつあるという問題には何らの対策も講じられていなかった。
【発明の概要】
【発明が解決しようとする課題】
【０００３】
本発明が解決しょうとする課題は、従来例に示されるように、ＳＯＩ構造を形成するために、貼り合わせＳＯＩウエハーを使用しても、あるいはＳＩＭＯＸ法によりＳＯＩ基板を形成しても、
（１）かなりのコスト高になり、付加価値の高い特殊用途の製品にしか使用できず、廉価な汎用品に適用できる技術に乏しかったこと
（２）大口径ウエハーにおけるＳＯＩ基板の薄膜化の制御性が難しいため、完全空乏化させたＳＯＩ基板の形成が難しく、内蔵する多数のＭＩＳ電界効果トランジスタの特性の安定性が得られにくかったこと
（３）ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇により、キャリアの移動度が低下し、高温での速度特性が劣化するため、保障温度範囲における速度保障が難しかったこと
等の問題が顕著になりつつあり、現状技術により微細なＳＯＩ構造のＭＩＳ電界効果トランジスタを形成しているだけでは、さらなる高速化及び高性能化が困難になってきたことである。
【課題を解決するための手段】
【０００４】
上記課題は、半導体基板と、前記半導体基板上に選択的に設けられた絶縁膜と、前記絶縁膜間に、前記半導体基板の表面の一部を露出して設けられた空孔と、前記空孔直上に設けられた第１の半導体層と、前記第１の半導体層の対向する両側面にそれぞれ側面を接し、前記絶縁膜上に選択的に設けられた一対の第２の半導体層と、前記第１の半導体層の直上にゲート絶縁膜を介して設けられたゲート電極と、前記ゲート電極に自己整合し、前記第２の半導体層に設けられたソースドレイン領域と、を備え、且つチャネル長方向において、前記空孔と前記絶縁膜が接触する側面、前記第１の半導体層と前記第２の半導体層が接触する側面及び前記ゲート電極の側面が、垂直方向に一致している本発明のＭＩＳ電界効果トランジスタによって解決される。
【発明の効果】
【０００５】
以上説明のように本発明によれば、高価な、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の安価な半導体基板を使用して、容易なプロセスにより、一部に空孔を有する絶縁膜上に形成した、膜厚を自由に設定できる薄膜の横方向エピタキシャル半導体層をＳＯＩＣ基板（呼称の詳細は後述する）とし、この横方向エピタキシャル半導体層のうち、空孔直上部にチャネル領域を、絶縁膜直上部にソースドレイン領域を、チャネル領域の半導体層部の直上にゲート酸化膜を介してゲート電極を、それぞれ自己整合して形成できるため、完全空乏化した単結晶（少なくともチャネル領域は下地の酸化膜の影響がない単結晶の半導体層）のＳＯＩＣ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、ＳＯＩＣ基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩＣ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また微細な空孔に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及びゲート電極）を微細に形成することが可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を低減することも可能で、通常のシリコン酸化膜（ＳｉＯ２、比誘電率４）のＳＯＩ構造に比較し、ＳＯIＣ構造（空孔すなわち空気、比誘電率１）の場合は、容量を２５％程度に低減することが可能である。
またＭＩＳ電界効果トランジスタを形成したＳＯＩＣ基板下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
またゲート電極に多結晶シリコン層（半導体層）を形成せずに低抵抗金属層を形成することも可能で、ゲート電極配線の低抵抗化及びゲート電極における空乏層容量を除去できることによる高速化が可能である。
またＳｉＧｅ層に挟まれた歪みＳｉ層を半導体層として形成し、歪みＳｉ層にチャネル領域を形成することも可能で、キャリア移動度を増大させることができ、さらなる高速化が可能である。
また半導体層と金属層の化合物である、いわゆるメタルソースドレイン領域（サリサイド層）に形成することあるいは金属層と半導体層にまたがつてソースドレイン領域を形成することにより、ソースドレイン領域の抵抗を低減することにより高速化を可能にすることもできる。
またＮチャネルのＭＩＳ電界効果トランジスタばかりでなく、ＮチャネルのＭＩＳ電界効果トランジスタとＰチャネルのＭＩＳ電界効果トランジスタが共存するＣＭＯＳにも適応可能である。
またインバータ等の回路によく使用される、ＮチャネルのＭＩＳ電界効果トランジスタのドレイン領域とＰチャネルのＭＩＳ電界効果トランジスタのドレイン領域を一体化した共通ドレイン領域を形成することもでき、高集積なＣＭＯＳを形成することも可能である。
またＰチャネルのＭＩＳ電界効果トランジスタのチャネル領域のみを歪みＳＩ層に形成し、正孔の移動度を増大させ、移動度が大きな電子に近づけるように形成することも可能で、バランスの良い高速なＣＭＯSを得ることも可能である。
即ち、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
本発明者は当該技術を空孔付き絶縁基板上の半導体層（Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｏｎ  Ｉｎｓｕｌａｔｏｒ  ａｎｄ  Ｃａｖｉｔｙ）構造と命名し、以後この技術をＳＯＩＣ（ソイック）と略称する。
【図面の簡単な説明】
【０００６】
【図１】本発明の半導体装置における第１の実施例の模式側断面図
【図２】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図３】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図４】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図５】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図６】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図７】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図８】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図９】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１０】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１１】本発明の半導体装置における第１の実施例の製造方法の工程断面図
【図１２】本発明の半導体装置における第２の実施例の模式側断面図
【図１３】本発明の半導体装置における第３の実施例の模式側断面図
【図１４】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図１５】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図１６】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図１７】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図１８】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図１９】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２０】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２１】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２２】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２３】本発明の半導体装置における第３の実施例の製造方法の工程断面図
【図２４】本発明の半導体装置における第４の実施例の模式側断面図
【図２５】本発明の半導体装置における第５の実施例の模式側断面図
【図２６】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図２７】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図２８】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図２９】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図３０】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図３１】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図３２】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図３３】本発明の半導体装置における第５の実施例の製造方法の工程断面図
【図３４】本発明の半導体装置における第６の実施例の模式側断面図
【図３５】本発明の半導体装置における第７の実施例の模式側断面図
【図３６】本発明の半導体装置における第８の実施例の模式側断面図
【図３７】本発明の半導体装置における第９の実施例の模式側断面図
【図３８】本発明の半導体装置における第１０の実施例の模式側断面図
【図３９】本発明の半導体装置における第１１の実施例の模式側断面図
【図４０】本発明の半導体装置における第１２の実施例の模式側断面図
【図４１】従来の半導体装置の模式側断面図
【発明を実施するための形態】
【０００７】
半導体基板上に、第１の絶縁膜が設けられ、この第１の絶縁膜の一部に、半導体基板の表面の一部を露出した空孔が設けられ、この空孔上及び第１の絶縁膜の一部上に半導体層（ＳＯＩＣ基板）が設けられ、この半導体層は第２の絶縁膜により素子分離されている。半導体層のうち、空孔直上部にチャネル領域が設けられ、第１の絶縁膜直上部にソースドレイン領域が設けられ、且つ空孔直上部の半導体層直上にゲート絶縁膜を介してゲート電極が設けられ、ゲート電極の側壁にサイドウォールが設けられ、半導体層には、ゲート電極に自己整合して低濃度のソースドレイン領域及びサイドウォールに自己整合して高濃度のソースドレイン領域がそれぞれ設けられ、高濃度のソースドレイン領域には、それぞれバリアメタルを有する導電プラグを介してバリアメタルを有する配線体が接続されているＬＤＤ構造のＮチャネルのＭＩＳ電界効果トランジスタからなる半導体集積回路を形成したものである。
【実施例１】
【０００８】
以下本発明を図示実施例により具体的に説明する。
全図を通じ同一対象物は同一符号で示す。ただし、側断面図における斜線は主要な絶縁膜のみに記載し、配線は若干の前後のずれを含んで描かれており、また発明の要部を示すため、水平方向及び垂直方向のサイズは正確な寸法を示していない。
図１〜図１１は本発明の半導体装置における第１の実施例で、図１は模式側断面図、図２〜図１１は製造方法の工程断面図である。
図１はシリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１は１０１５ｃｍ−３程度のｐ型のシリコン（Ｓｉ）基板、２は５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）、３は５０ｎｍ程度の素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）、４は空孔、５は１０１６ｃｍ−３程度のｐ型のＳＯＩＣ基板（Ｓｉ）、６は１０２０ｃｍ−３程度のｎ＋型ドレイン領域、７は１０１７ｃｍ−３程度のｎ型ドレイン領域、８は１０１７ｃｍ−３程度のｎ型ソース領域、９は１０２０ｃｍ−３程度のｎ＋型ソース領域、１０は５ｎｍ程度のゲート酸化膜（ＳｉＯ２）、１１は幅４０ｎｍ程度、厚さ１５０ｎｍ程度のゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）、１２は３０ｎｍ程度のサイドウォール（ＳｉＯ２）、１３は４００ｎｍ程度の燐珪酸ガラス（ＰＳＧ）膜、１４は２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）、１５は１０ｎｍ程度のバリアメタル（ＴｉＮ）、１６は導電プラグ（Ｗ）、１７は５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）、１８は１０ｎｍ程度のバリアメタル（ＴａＮ）、１９は５００ｎｍ程度のＣｕ配線（Ｃｕシード層含む）、２０は２０ｎｍ程度のバリア絶縁膜（Ｓｉ３Ｎ４）を示している。
同図においては、ｐ型のシリコン基板１上に、一部に空孔４を有するシリコン酸化膜（ＳｉＯ２）２が設けられ、空孔４を挟んでシリコン酸化膜（ＳｉＯ２）２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられ、シリコン窒化膜（Ｓｉ３Ｎ４）により素子分離されている。この空孔４に自己整合して、ｐ型のＳＯＩＣ基板（Ｓｉ）５上にシリコン酸化膜（ＳｉＯ２）１０を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１が設けられ、ゲート電極１１の側壁に上部が曲がって形成されたサイドウォール１２が設けられ、ｐ型のＳＯＩＣ基板（Ｓｉ）５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ＋型ソースドレイン領域（６、９）が設けられ、このｎ＋型ソースドレイン領域（６、９）には、それぞれバリアメタル（ＴｉＮ）１５を有する導電プラグ（Ｗ）１６を介してバリアメタル（ＴａＮ）１８を有するＣｕ配線１９が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。（ゲート電極１１にもＣｕ配線１９が接続されているが、図１では省略されている。）ここで不純物領域の若干の横方向拡散はあるものの、ＭＩＳ電界効果トランジスタの基板となるＳＯＩＣ基板５のうち、空孔４の直上部の箇所はチャネル領域となり、シリコン酸化膜２直上部の箇所は低濃度及び高濃度のソースドレイン領域（６，７，８，９）となっている。
したがって、貼り合わせＳＯＩ構造の半導体基板を使用することなく、通常の半導体基板を使用して、容易なプロセスにより、一部に空孔を有する絶縁膜上に形成した、膜厚を自由に設定できる薄膜の横方向エピタキシャル半導体層をＳＯＩＣ基板とし、この横方向エピタキシャル半導体層のうち、空孔直上部にチャネル領域を、絶縁膜直上部にソースドレイン領域を、チャネル領域の半導体層部の直上にゲート酸化膜を介してゲート電極を、それぞれ自己整合して形成できるため、完全空乏化した単結晶（少なくともチャネル領域は下地の酸化膜の影響がない単結晶の半導体層）のＳＯＩＣ構造を容易に形成することが可能で、ソースドレイン領域の接合容量の低減（実質ゼロ）、空乏層容量の低減、ソースドレイン領域の耐圧改善及びサブスレッショルド特性を改善できることによる閾値電圧の低減が可能である。
また成長するシリコン窒化膜（Ｓｉ３Ｎ４）の膜厚により、ＳＯＩＣ基板の膜厚を決定できるため、大口径ウエハーによる製造にも対応できる、完全空乏型の薄膜の半導体層を容易に形成することが可能である。
また下地の絶縁膜のない空孔直上の結晶性が良好な単結晶半導体層部にのみチャネル領域を形成できるため、安定した特性を持つＳＯＩＣ構造のＭＩＳ電界効果トランジスタを形成することが可能である。
また微細な空孔に自己整合して、ＭＩＳ電界効果トランジスタの構成要素（低濃度及び高濃度のソースドレイン領域、ゲート酸化膜及びゲート電極）を微細に形成することが可能である。
またＭＩＳ電界効果トランジスタが動作している時のチャネル領域と半導体基板間の容量を低減することも可能で、通常のシリコン酸化膜（ＳｉＯ２、比誘電率４）のＳＯＩ構造に比較し、ＳＯIＣ構造（空孔すなわち空気、比誘電率１）の場合は、容量を２５％程度に低減することが可能である。
またＭＩＳ電界効果トランジスタを形成したＳＯＩＣ基板下に放熱用の空孔を設けることにより、ＭＩＳ電界効果トランジスタの高速化によって発生する熱による温度上昇を抑制し、高温での速度特性の劣化を改善することも可能である。
この結果、高速大容量通信、携帯情報端末、各種電子機械機器、宇宙関連機器等に対応可能で、保障温度範囲が広い半導体集積回路の製造を可能とする、高速、高信頼、高性能及び高集積を併せ持つＭＩＳ電界効果トランジスタを得ることができる。
【０００９】
次いで本発明に係る半導体装置における第１の実施例の製造方法について図２〜図１１及び図１を参照して説明する。ただし、ここでは本発明の半導体装置の形成に関する製造方法のみを記述し、一般の半導体集積回路に搭載される各種の素子(他のトランジスタ、抵抗、容量等)の形成に関する製造方法の記述は省略する。
図２
ｐ型のシリコン基板１を１０００℃程度で酸化し、５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）３を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図３
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２１を成長する。次いで化学的機械研磨（Ｃｈｅｍｉｃａｌ  Ｍｅｃｈａｎｉｃａｌ  Ｐｏｌｉｓｈｉｎｇ  以後ＣＭＰと略称）し、シリコン窒化膜（Ｓｉ３Ｎ４）３の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２１を平坦化する。次いで選択化学気相成長法によりダミーゲート電極となる、厚さ１５０ｎｍ程度、幅４０ｎｍ程度のタングステン膜２２を形成する。
図４
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図５
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２１の側面にｐ型の横（水平）方向エピタキシャルＳｉ層２３を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）３は素子分離領域となる。
図６
次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２４を成長する。次いでタングステン膜２２上のシリコン酸化膜（ＳｉＯ２）２４を化学的機械研磨（ＣＭＰ）し、平坦化する。
図７
次いで酸化膜（ＳｉＯ２）２４をマスク層として、タングステン膜２２及びｐ型の縦（垂直）方向エピタキシャルＳｉ層２１を順次異方性ドライエッチングし、開孔部を形成する。この際、ｐ型のシリコン基板１も若干エッチングされるが問題ない。
図８
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉ層２３の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層を成長し、一部の下部に空孔４を有するｐ型のＳＯＩＣ基板（Ｓｉ）５を形成する。この際、ｐ型のシリコン基板１上にも若干エピタキシャルＳｉ層が成長してしまうが、特に問題はない。次いで図示されてはいないが、露光描画装置による通常のリソグラフィー技術を利用し、レジストをマスク層として、以後の工程でゲート電極の配線部となる箇所のシリコン酸化膜（ＳｉＯ２）２４を異方性ドライエッチングする。次いでレジストを除去する。
図９
次いで酸化し、露出したｐ型のＳＯＩＣ基板（Ｓｉ）５の表面に５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いで化学気相成長により、６０ｎｍ程度の多結晶シリコン（ｐｏｌｙＳｉ）膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部に多結晶シリコン（ｐｏｌｙＳｉ）膜を平坦に埋め込む。ここで開孔部の深さは１５０ｎｍ程度であるが、ゲート配線の最大幅は１２０ｎｍ程度なので埋め込み可能である。次いで多結晶シリコン（ｐｏｌｙＳｉ）膜を１００ｎｍ程度エッチングし、段差部を形成する。次いでスパッタにより、６０ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、段差部にタングステンシリサイド（ＷＳｉ）膜を平坦に埋め込み、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１を形成する。こうして空孔４の直上部に自己整合してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１を形成することができる。次いでｐ型のＳＯＩＣ基板（Ｓｉ）５に閾値電圧制御用の硼素のイオン注入をおこなう。
図１０
次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、シリコン酸化膜（ＳｉＯ２）２４をエッチング除去する。次いで１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、ｎ型ソースドレイン領域（７、８）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１の側壁にのみサイドウォール（ＳｉＯ２）１２を形成する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１２及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（６、９）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ（Ｒａｐｉｄ  Ｔｈｅｒｍａｌ  Ｐｒｏｃｅｓｓｉｎｇ）法によりアニールをおこない、ｎ型ソースドレイン領域（７、８）及びｎ＋型ソースドレイン領域（６、９）を形成する。
図１１
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１４及びＰＳＧ膜１３を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１５を成長する。次いで化学気相成長により、タングステン（Ｗ）１６を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１５を有する導電プラグ（Ｗ）１６を形成する。
図１
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１７を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１４がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１８を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１８を有するＣｕ配線１９を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長し、本願発明のＳＯＩＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
【実施例２】
【００１０】
図１２は本発明の半導体装置における第２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１０、１２〜２０は図１と同じ物を、２５は燐珪酸ガラス（ＰＳＧ）膜、２６はゲート電極（Ａl）を示している。
同図においては、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること及びゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ゲート電極の抵抗を低減できるため、より高速化が可能である。
【実施例３】
【００１１】
図１３〜図２３は本発明の半導体装置における第３の実施例で、図１３は模式側断面図、図１４〜図２３は製造方法の工程断面図である。
図１３はシリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、６〜２０は図１と同じ物を、２７はｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）を示している。
同図においては、ｐ型のＳＯＩＣ基板（Ｓｉ）５の替りにｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）２７が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、またチャネル領域を歪みＳｉ層で形成できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層のキャリアの移動度を増すことができ、さらなる高速化が可能である。
【００１２】
次いで本発明に係る半導体装置における第３の実施例の製造方法について図１４〜図２３及び図１３を参照して説明する。
図１４
ｐ型のシリコン基板１を１０００℃程度で酸化し、５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）３を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図１５
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８（Ｇｅ濃度３０％程度）を成長する。次いで化学的機械研磨（ＣＭＰ）し、シリコン窒化膜（Ｓｉ３Ｎ４）３の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８を平坦化する。次いで選択化学気相成長法によりダミーゲート電極となる、厚さ１５０ｎｍ程度、幅４０ｎｍ程度のタングステン膜２２を形成する。
図１６
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。
図１７
次いで露出したｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８の側面にｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２９を成長し、シリコン窒化膜（Ｓｉ３Ｎ４）３の開孔部を埋め込む。ここで残されたシリコン窒化膜（Ｓｉ３Ｎ４）３は素子分離領域となる。
図１８
次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２４を成長する。次いでタングステン膜２２上のシリコン酸化膜（ＳｉＯ２）２４を化学的機械研磨（ＣＭＰ）し、平坦化する。
図１９
次いで酸化膜（ＳｉＯ２）２４をマスク層として、タングステン膜２２及びｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層２８を順次異方性ドライエッチングし、開孔部を形成する。この際Ｓｉ基板１がエッチングのストッパー膜となるのでＳｉ基板１はエッチングされない。
図２０
次いで露出したｐ型の横（水平）方向エピタキシャルＳｉＧｅ層２９の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層を成長し、一部の下部に空孔４を有するｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）２７を形成する。この際、ｐ型のシリコン基板１上にも若干エピタキシャルＳｉ層が成長してしまうが、特に問題はない。次いで図示されてはいないが、露光描画装置による通常のリソグラフィー技術を利用し、レジストをマスク層として、以後の工程でゲート電極の配線部となる箇所のシリコン酸化膜（ＳｉＯ２）２４を異方性ドライエッチングする。次いでレジストを除去する。
図２１
次いで酸化し、露出したｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）２７の歪みＳｉ部の表面に５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いで化学気相成長により、６０ｎｍ程度の多結晶シリコン（ｐｏｌｙＳｉ）膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部に多結晶シリコン（ｐｏｌｙＳｉ）膜を平坦に埋め込む。ここで開孔部の深さは１５０ｎｍ程度であるが、ゲート配線の最大幅は１２０ｎｍ程度なので埋め込み可能である。次いで多結晶シリコン（ｐｏｌｙＳｉ）膜を１００ｎｍ程度エッチングし、段差部を形成する。次いでスパッタにより、６０ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、段差部にタングステンシリサイド（ＷＳｉ）膜を平坦に埋め込み、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１を形成する。こうして空孔４の直上部に自己整合してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１を形成することができる。次いでｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）２７に閾値電圧制御用の硼素のイオン注入をおこなう。
図２２
次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、シリコン酸化膜（ＳｉＯ２）２４をエッチング除去する。次いで１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、ｎ型ソースドレイン領域（７、８）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１の側壁にのみサイドウォール（ＳｉＯ２）１２を形成する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１２及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（６、９）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（７、８）及びｎ＋型ソースドレイン領域（６、９）を形成する。この際若干の横方向拡散はあるが、概略歪みＳｉ部がチャネル領域となる。
図２３
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１４及びＰＳＧ膜１３を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１５を成長する。次いで化学気相成長により、タングステン（Ｗ）１６を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１５を有する導電プラグ（Ｗ）１６を形成する。
図１３
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１７を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１４がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１８を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１８を有するＣｕ配線１９を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長し、本願発明のＳＯＩＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
【実施例４】
【００１３】
図２４は本発明の半導体装置における第４の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜１０、１２〜２０は図１と同じ物を、３０はポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）、３１はサリサイド層（ＣｏＳｉ２）を示している。
同図においては、ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）３０が形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）３１が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
【実施例５】
【００１４】
図２５〜図３３は本発明の半導体装置における第５の実施例で、図２５は模式側断面図、図２６〜図３３は製造方法の工程断面図である。
図２５は本発明の半導体装置における第５の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜２０は図１と同じ物を、３２は金属膜（Ｗ）を示している。
同図においては、ソースドレイン領域の一部に金属膜（Ｗ）３２が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
【００１５】
次いで本発明に係る半導体装置における第５の実施例の製造方法について図２６〜図３３及び図２５を参照して説明する。
図２６
ｐ型のシリコン基板１を１０００℃程度で酸化し、５００ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２を成長する。次いで化学気相成長により、シリコン窒化膜（Ｓｉ３Ｎ４）３を５０ｎｍ程度成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）３を異方性ドライエッチングし、開孔部を形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、５０ｎｍ程度のタングステン（Ｗ）膜３２を成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にタングステン（Ｗ）膜３２を平坦に埋め込む。次いで化学気相成長により、１５０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）２４を成長する。
図２７
次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン酸化膜（ＳｉＯ２）２４、タングステン（Ｗ）膜３２及びシリコン酸化膜（ＳｉＯ２）２を順次異方性ドライエッチングし、ｐ型のシリコン基板１を露出する開孔部を形成する。次いでタングステン（Ｗ）膜３２を横方向に５０ｎｍ程度等方性ドライエッチングする。次いでレジスト（図示せず）を除去する。こうして上部及び下部に比較し中間が幅広になった開孔部が形成される。
図２８
次いで露出したｐ型のシリコン基板１上にｐ型の縦（垂直）方向エピタキシャルＳｉ層２１を成長する。この際、幅広の開孔部にもエピタキシャルＳｉ層２１は横方向に形成され、開孔部を隙間なく埋めるように形成される。次いで化学的機械研磨（ＣＭＰ）し、シリコン酸化膜（ＳｉＯ２）２４の平坦面より突出したｐ型の縦（垂直）方向エピタキシャルＳｉ層２１を平坦化する。
図２９
次いで酸化膜（ＳｉＯ２）２４をマスク層として、ｐ型の縦（垂直）方向エピタキシャルＳｉ層２１を異方性ドライエッチングし、開孔部を形成する。この際、ｐ型のシリコン基板１も若干エッチングされるが問題ない。こうしてタングステン（Ｗ）膜３２の側面のみにエピタキシャルＳｉ層２１を残すことができる。
図３０
次いで残されたエピタキシャルＳｉ層２１の側面間にｐ型の横（水平）方向エピタキシャルＳｉ層を成長し、一部の下部に空孔４を有するｐ型のＳＯＩＣ基板（Ｓｉ）５を形成する。この際、ｐ型のシリコン基板１上にも若干エピタキシャルＳｉ層が成長してしまうが、特に問題はない。次いで図示されてはいないが、露光描画装置による通常のリソグラフィー技術を利用し、レジストをマスク層として、以後の工程でゲート電極の配線部となる箇所のシリコン酸化膜（ＳｉＯ２）２４を異方性ドライエッチングする。次いでレジストを除去する。
図３１
次いで酸化し、露出したｐ型のＳＯＩＣ基板（Ｓｉ）５の表面に５ｎｍ程度のゲート酸化膜（ＳｉＯ２）１０を成長する。次いで化学気相成長により、６０ｎｍ程度の多結晶シリコン（ｐｏｌｙＳｉ）膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部に多結晶シリコン（ｐｏｌｙＳｉ）膜を平坦に埋め込む。ここで開孔部の深さは１５０ｎｍ程度であるが、ゲート配線の最大幅は１２０ｎｍ程度なので埋め込み可能である。次いで多結晶シリコン（ｐｏｌｙＳｉ）膜を１００ｎｍ程度エッチングし、段差部を形成する。次いでスパッタにより、６０ｎｍ程度のタングステンシリサイド（ＷＳｉ）膜を成長する。次いで化学的機械研磨（ＣＭＰ）し、段差部にタングステンシリサイド（ＷＳｉ）膜を平坦に埋め込み、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１を形成する。こうして空孔４の直上部に自己整合してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１を形成することができる。次いでｐ型のＳＯＩＣ基板（Ｓｉ）５に閾値電圧制御用の硼素のイオン注入をおこなう。
図３２
次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、シリコン酸化膜（ＳｉＯ２）２４をエッチング除去する。次いで１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、ｎ型ソースドレイン領域（７、８）形成用の燐のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いで化学気相成長により、３０ｎｍ程度のシリコン酸化膜（ＳｉＯ２）を成長する。次いで全面異方性ドライエッチングし、ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１の側壁にのみサイドウォール（ＳｉＯ２）１２を形成する。次いで化学気相成長により、１０ｎｍ程度のイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）を成長する。次いでサイドウォール（ＳｉＯ２）１２及びゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１をマスク層として、ｎ＋型ソースドレイン領域（６、９）形成用の砒素のイオン注入をおこなう。次いでイオン注入用のシリコン酸化膜（ＳｉＯ２、図示せず）をエッチング除去する。次いでＲＴＰ法によりアニールをおこない、ｎ型ソースドレイン領域（７、８）及びｎ＋型ソースドレイン領域（６、９）を形成する。
図３３
次いで化学気相成長により、４００ｎｍ程度のＰＳＧ膜１３を成長する。次いで化学的機械研磨（ＣＭＰ）し、平坦化する。次いで化学気相成長により、２０ｎｍ程度のシリコン窒化膜（Ｓｉ３Ｎ４）１４を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、シリコン窒化膜（Ｓｉ３Ｎ４）１４及びＰＳＧ膜１３を順次異方性ドライエッチングし、ビアを形成する。次いでレジスト（図示せず）を除去する。次いでスパッタにより、バリアメタルとなるＴｉＮ１５を成長する。次いで化学気相成長により、タングステン（Ｗ）１６を成長する。次いで化学的機械研磨（ＣＭＰ）により、ビアに平坦に埋め込み、バリアメタル（ＴｉＮ）１５を有する導電プラグ（Ｗ）１６を形成する。
図２５
次いで化学気相成長により、５００ｎｍ程度の層間絶縁膜（ＳｉＯＣ）１７を成長する。次いで露光描画装置による通常のリソグラフィー技術を利用し、レジスト（図示せず）をマスク層として、層間絶縁膜（ＳｉＯＣ）１７を異方性ドライエッチングし、開孔部を形成する。（この際、シリコン窒化膜（Ｓｉ３Ｎ４）１４がエッチングストッパー膜となる。）次いでレジスト（図示せず）を除去する。次いで化学気相成長により、１０ｎｍ程度のバリアメタル（ＴａＮ）１８を成長する。次いでスパッタにより、Ｃｕシード層を成長する。次いで電解メッキ法により５００ｎｍ程度のＣｕを成長する。次いで化学的機械研磨（ＣＭＰ）し、開孔部にＣｕを平坦に埋め込み、バリアメタル（ＴａＮ）１８を有するＣｕ配線１９を形成する。次いで化学気相成長により、Ｃｕのバリア絶縁膜となるシリコン窒化膜（Ｓｉ３Ｎ４）２０を成長し、本願発明のＳＯＩＣ構造のＮチャネルのＭＩＳ電界効果トランジスタを完成する。
【実施例６】
【００１６】
図３４は本発明の半導体装置における第６の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネルＭＩＳ電界効果トランジスタを含む半導体集積回路の一部を示しており、１〜４、６〜２０は図１と同じ物を、２７は図１３と同じ物を、３２は図２５と同じ物を示している。
同図においては、ソースドレイン領域の一部に金属膜（Ｗ）３２が形成されていること及びｐ型のＳＯＩＣ基板（Ｓｉ）５の替りにｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）２７が形成されていること以外は図１とほぼ同じ構造のＮチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できること及びチャネル領域を歪みＳｉ層で形成できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層のキャリアの移動度を増すことができること等により、さらなる高速化が可能である。
【実施例７】
【００１７】
図３５は本発明の半導体装置における第７の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２０は図１と同じ物を、３３はｎ型のＳＯＩＣ基板（Ｓｉ）、３４はｐ＋型ソース領域、３５はｐ＋型ドレイン領域を示している。
同図においては、ｐ型のシリコン基板１上の右半分には、一部に空孔４を有するにシリコン酸化膜（ＳｉＯ２）２が設けられ、空孔４を挟んでシリコン酸化膜（ＳｉＯ２）２上に延在したｐ型のＳＯＩＣ基板（Ｓｉ）５が設けられている。この空孔４に自己整合してｐ型のＳＯＩＣ基板（Ｓｉ）５上にシリコン酸化膜（ＳｉＯ２）１０を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１が設けられ、ゲート電極１１の側壁に上部が曲がって形成されたサイドウォール１２が設けられ、ｐ型のＳＯＩＣ基板（Ｓｉ）５には、ゲート電極１１に自己整合してｎ型ソースドレイン領域（７、８）及びサイドウォール１２に自己整合してｎ＋型ソースドレイン領域（６、９）が設けられ、ｎ＋型ソースドレイン領域（６、９）には、それぞれバリアメタル（ＴｉＮ）１５を有する導電プラグ（Ｗ）１６を介してバリアメタル（ＴａＮ）１８を有するＣｕ配線１９が接続されているＬＤＤ構造からなるＮチャネルのＭＩＳ電界効果トランジスタが形成されている。一方、ｐ型のシリコン基板１上の左半分には、一部に空孔４を有するにシリコン酸化膜（ＳｉＯ２）２が設けられ、空孔４を挟んでシリコン酸化膜（ＳｉＯ２）２上に延在したｎ型のＳＯＩＣ基板（Ｓｉ）３３が設けられている。この空孔４に自己整合してｎ型のＳＯＩＣ基板（Ｓｉ）３３上にシリコン酸化膜（ＳｉＯ２）１０を介してゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）１１が設けられ、ゲート電極１１の側壁に上部が曲がって形成されたサイドウォール１２が設けられ、ｎ型のＳＯＩＣ基板（Ｓｉ）３３には、ゲート電極１１に自己整合してｐ＋型ソースドレイン領域（３４、３５）が設けられ、ｐ＋型ソースドレイン領域（３４、３５）には、それぞれバリアメタル（ＴｉＮ）１５を有する導電プラグ（Ｗ）１６を介してバリアメタル（ＴａＮ）１８を有するＣｕ配線１９が接続されている構造からなるＰチャネルのＭＩＳ電界効果トランジスタが形成されている。（ゲート電極１１にもＣｕ配線１９が接続されているが、図３５では省略されている。）
本実施例においては、ＰチャネルのＭＩＳ電界効果トランジスタを形成する工程が追加されるため、製造工程はやや増加するが、ＣＭＯＳにおいても第１の実施例と同様の効果を得ることが可能である。
【実施例８】
【００１８】
図３６は本発明の半導体装置における第８の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜１０、１２〜２０は図１と同じ物を、２５及び２６は図１２と同じ物を、３３〜３５は図３５と同じ物を示している。
同図においては、燐珪酸ガラス（ＰＳＧ）膜が２層に形成されていること及びゲート電極が低抵抗のＡｌにより形成されていること（いわゆるダマシンプロセスにより形成）以外は図３５とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第７の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ゲート電極の抵抗を低減できるため、より高速化が可能である。
【実施例９】
【００１９】
図３７は本発明の半導体装置における第９の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２０は図１と同じ物を、３４及び３５は図３５と同じ物を、３６はｎ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）を示している。
同図においては、ｎ型のＳＯＩＣ基板（Ｓｉ）３３の替りにｎ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）３６が形成されていること以外は図３５とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第７の実施例と同様の効果を得ることができ、またＰチャネルＭＩＳ電界効果トランジスタのチャネル領域を歪みＳｉ層で形成できるため、格子定数の大きなＳｉＧe層の引っ張り応力により、歪みＳｉ層の正孔の移動度を増すことができるので、ＰチャネルＭＩＳ電界効果トランジスタの高速化が可能で、バランスのよい高速なＣＭＯＳ回路の形成が可能である。ここでＮチャネルＭＩＳ電界効果トランジスタも歪みＳｉ層で形成しない理由はＰチャネルＭＩＳ電界効果トランジスタの正孔の移動度を増すＳｉ層の面方位ではＮチャネルＭＩＳ電界効果トランジスタの電子の移動度が低下してしまうからである。
【実施例１０】
【００２０】
図３８は本発明の半導体装置における第１０の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜１０、１２〜２０は図１と同じ物を、３０及び３１は図２４と同じ物を、３３〜３５は図３５と同じ物を示している。
同図においては、ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）３０が形成されていること及びメタルソースドレインとなるサリサイド層（ＣｏＳｉ２）３１が形成されていること以外は図３５とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第７の実施例と同様の効果を得ることができ、製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能である。
【実施例１１】
【００２１】
図３９は本発明の半導体装置における第１１の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２０は図１と同じ物を、３２は図２５と同じ物を、３３〜３５は図３５と同じ物を示している。
同図においては、ソースドレイン領域の一部に金属膜（Ｗ）３２が形成されていること及びＮチャネルＭＩＳ電界効果トランジスタとＰチャネルＭＩＳ電界効果トランジスタのドレイン領域が共通のドレイン領域として微細に形成されていること以外は図３５とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第７の実施例と同様の効果を得ることができ、また製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できるため、より高速化が可能であり、さらに共通のドレイン領域を形成できるため、より高集積化が可能である。
【実施例１２】
【００２２】
図４０は本発明の半導体装置における第１２の実施例の模式側断面図で、シリコン（Ｓｉ）基板を使用し、ＳＯＩＣ構造に形成したショートチャネルのＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタを含むＣＭＯＳ型の半導体集積回路の一部を示しており、１〜２０は図１と同じ物を、３２は図２５と同じ物を、３４及び３５は図３５と同じ物を、３６は図３７と同じ物を示している。
同図においては、ソースドレイン領域の一部に金属膜（Ｗ）３２が形成されていること、ＮチャネルＭＩＳ電界効果トランジスタとＰチャネルＭＩＳ電界効果トランジスタのドレイン領域が共通のドレイン領域として微細に形成されていること及びｎ型のＳＯＩＣ基板（Ｓｉ）３３の替りにｎ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）３６が形成されていること以外は図３５とほぼ同じ構造のＮチャネル及びＰチャネルＭＩＳ電界効果トランジスタが形成されている。
本実施例においても第１及び第７の実施例と同様の効果を得ることができ、また製造方法はやや複雑になるが、ソースドレイン領域の抵抗を低減できること及びＰチャネルＭＩＳ電界効果トランジスタのチャネル領域を歪みＳｉ層で形成できるため、正孔の移動度を増すことができること等により、高速化が可能であり、また微細な共通のドレイン領域を形成できるため、より高集積化が可能である。
【００２３】
上記実施例の説明においては、シリコン基板にシリコン系のエピタキシャル半導体層を形成する場合を説明しているが、シリコン基板にシリコン系以外の半導体層あるいは化合物半導体層を形成してもよく、またシリコン基板に限らず、化合物半導体基板を使用してもよい。
また半導体層を成長させる場合は、化学気相成長によるばかりでなく、分子線成長法（ＭＢＥ）によっても、有機金属気相成長法（ＭＯＣＶＤ）によっても、原子層結晶成長法（ＡＬＥ）によっても、また他のいかなる結晶成長法を利用してもよい。
また上記実施例においては、シリコン酸化膜に形成する空孔を使用しているが、シリコン酸化膜に限らず、空孔形成絶縁膜は素子分離領域の絶縁膜と異なるエッチング耐性を有する絶縁膜であれば、どのような絶縁膜を使用してもよい。
またゲート電極、ゲート酸化膜、バリアメタル、導電プラグ、配線、絶縁膜、導電膜等は上記実施例に限定されず、同様の特性を有する材料であればどのような材料を使用してもよい。
また上記実施例のすべてはエンハンスメント型のＭＩＳ電界効果トランジスタを形成する場合について記載しているが、デブリーション型のＭＩＳ電界効果トランジスタを形成してもよい。この場合は導電型が反対のエピタキシャル半導体層を成長するか、あるいはエピタキシャル半導体層を成長して後に反対導電型の不純物をイオン注入して導電型を変換したエピタキシャル半導体層を使用して同様構造のＭＩＳ電界効果トランジスタを形成すればよい。
【産業上の利用可能性】
【００２４】
本願発明は、特に極めて高速で、高集積なＭＩＳ電界効果トランジスタを目指したものではあるが、高速に限らず、ＭＩＳ電界効果トランジスタを搭載するすべての半導体集積回路に利用することは可能である。
また半導体集積回路ばかりでなく、単体の個別半導体素子としての利用も可能である。
またＭＩＳ電界効果トランジスタばかりでなく、他の電界効果トランジスタ、液晶用のＴＦＴ（Ｔｈｉｎ  Ｆｉｌｍ  Ｔｒａｎｓｉｓｔｏｒ）、電流駆動素子、光電変換素子等に利用できる可能性がある。
【符号の説明】
【００２５】
１    ｐ型のシリコン（Ｓｉ）基板
２    シリコン酸化膜（ＳｉＯ２）
３    素子分離領域のシリコン窒化膜（Ｓｉ３Ｎ４）
４    空孔
５    ｐ型のＳＯＩＣ基板（Ｓｉ）
６    ｎ＋型ドレイン領域
７    ｎ型ドレイン領域
８    ｎ型ソース領域
９    ｎ＋型ソース領域
１０  ゲート酸化膜（ＳｉＯ２）
１１  ゲート電極（ＷＳｉ／ｐｏｌｙＳｉ）
１２  サイドウォール（ＳｉＯ２）
１３  燐珪酸ガラス（ＰＳＧ）膜
１４  シリコン窒化膜（Ｓｉ３Ｎ４）
１５  バリアメタル（ＴｉＮ）
１６  導電プラグ（Ｗ）
１７  層間絶縁膜（ＳｉＯＣ）
１８  バリアメタル（ＴａＮ）
１９  Ｃｕ配線（Ｃｕシード層含む）
２０  バリア絶縁膜（Ｓｉ３Ｎ４）
２１  ｐ型の縦（垂直）方向エピタキシャルＳｉ層
２２  ダミーゲート電極（選択化学気相成長タングステン膜）
２３  ｐ型の横（水平）方向エピタキシャルＳｉ層
２４  シリコン酸化膜（ＳｉＯ２）
２５  燐珪酸ガラス（ＰＳＧ）膜
２６  ゲート電極（Ａｌ）
２７  ｐ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）
２８  ｐ型の縦（垂直）方向エピタキシャルＳｉＧｅ層
２９  ｐ型の横（水平）方向エピタキシャルＳｉＧｅ層
３０  ポリサイドゲート電極（ＣｏＳｉ２／ｐｏｌｙＳｉ）
３１  サリサイド層（ＣｏＳｉ２）
３２  金属膜（Ｗ）
３３  ｎ型のＳＯＩＣ基板（Ｓｉ）
３４  ｐ＋型ソース領域
３５  ｐ＋型ドレイン領域
３６  ｎ型のＳＯＩＣ基板（ＳｉＧｅ／歪みＳｉ／ＳｉＧｅ）
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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