(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体基板と、
当該半導体基板の表面層に形成された第２導電型ウェル領域と、
前記第２導電型ウェル領域内に互いに分離して形成される前記第１導電型のソース領域及びドレイン領域と、
前記ドレイン領域に接して設けられたオフセット領域と、
前記ソース領域と前記ドレイン領域との間の前記半導体基板表面上にゲート絶縁膜を介して設けられたゲート電極と、
前記オフセット領域の表面層に形成され且つ一端が前記ドレイン領域に接し、他端が前記ゲート電極と重なるＬＯＣＯＳ酸化膜と、
前記ソース領域の表面に接して設けられたソース電極と、
前記ドレイン領域の表面に接して設けられたドレイン電極と、を備え、
前記オフセット領域は、
前記オフセット領域の表面層に前記ＬＯＣＯＳ酸化膜の前記ソース領域側の端部から前記ソース領域側に張り出して形成される上部オフセット領域と、
当該上部オフセット領域の下に形成され且つ前記ＬＯＣＯＳ酸化膜及び前記ドレイン領域と接する中間オフセット領域と、
当該中間オフセット領域の下に形成される下部オフセット領域と、からなり、
且つ前記オフセット領域の前記ソース領域側の端部に、前記上部オフセット領域と前記中間オフセット領域と前記下部オフセット領域とが重なる３層構造を有し、
前記中間オフセット領域は、前記上部オフセット領域及び前記下部オフセット領域よりも不純物濃度が高く、前記上部オフセット領域は、前記下部オフセット領域よりも不純物濃度が高いことを特徴とする半導体装置。
【請求項２】
前記中間オフセット領域の深さ方向の幅は、前記上部オフセット領域及び前記下部オフセット領域の空乏化に伴い、前記中間オフセット領域の、前記上部オフセット領域と重なる同等領域の深さ方向へ空乏化が進んで、当該上部オフセット領域と重なる同等領域が完全空乏化する値に設定されることを特徴とする請求項１記載の半導体装置。
【請求項３】
第１導電型の半導体基板に形成された第２導電型ウェル領域内に互いに分離して形成される前記第１導電型のソース領域及びドレイン領域と、
前記ドレイン領域に接して設けられたオフセット領域と、
前記オフセット領域の表面層に形成され且つ一端が前記ドレイン領域に接し、他端が前記ソース領域側に伸びるＬＯＣＯＳ酸化膜と、を備え、
前記オフセット領域が、
前記オフセット領域の表面層に前記ＬＯＣＯＳ酸化膜の前記ソース領域側の端部から前記ソース領域側に張り出して形成される上部オフセット領域と、
当該上部オフセット領域の下に形成され且つ前記ＬＯＣＯＳ酸化膜及び前記ドレイン領域と接する中間オフセット領域と、
当該中間オフセット領域の下に形成される下部オフセット領域と、からなり、
且つ前記オフセット領域の前記ソース領域側の端部に、前記上部オフセット領域と前記中間オフセット領域と前記下部オフセット領域とが重なる３層構造を有する半導体装置の製造方法であって、
前記下部オフセット領域の形成領域にイオン注入を行う第１のイオン注入工程と、
前記第１のイオン注入工程後に、熱酸化処理を行って前記ＬＯＣＯＳ酸化膜を形成すると共に、前記下部オフセット領域の形成領域に注入されたイオンを拡散させる酸化工程と、
前記ＬＯＣＯＳ酸化膜を含む全面に酸化膜を形成した後、前記中間オフセット領域の形成領域を除く部分にレジストを形成し、当該レジストをイオン注入用のマスクとして、前記中間オフセット領域の形成領域に前記中間オフセット領域形成のためのイオン注入を行う第２のイオン注入工程と、
当該第２のイオン注入工程後に、前記レジストをイオン注入用のマスクとして、当該マスクが形成されていない領域に前記上部オフセット領域形成のためのイオン注入を行う第３のイオン注入工程と、を有し、
前記第３のイオン注入工程では、前記第２のイオン注入工程におけるイオン種よりも質量の重いイオン種を用い且つより低い加速エネルギでイオン注入を行うことを特徴とする半導体装置の製造方法。
【請求項４】
前記第３のイオン注入工程は、
前記上部オフセット領域の形成領域にイオンを注入し且つ前記ＬＯＣＯＳ酸化膜の中に不純物濃度のピーク位置が位置するように前記イオン注入を行うことを特徴とする請求項３記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその製造方法に関し、より詳しくは、横型絶縁ゲート電界効果トランジスタ用半導体基板及びその製造方法に関する。
【背景技術】
【０００２】
従来、高耐圧、低オン抵抗の横型電界効果トランジスタの分野では、耐圧と単位面積当たりのオン抵抗とのトレードオフ関係の改善を図るため、様々な取り組みがなされている。
例えば、特許文献１には、耐圧を上昇させるために、ドレインドリフト領域を形成するＰオフセット領域を、ソース側に張り出させて形成する方法が提案されている。
図１１は、その構成を示したものであって、図中１０６は、不純物濃度の低いｐオフセット領域である。図１１に示すように、ゲート酸化膜１０７の下にソース側に張り出させて不純物濃度の低いｐオフセット領域１０６を設けているため、この領域に空乏層が広がりやすくなり、その結果、電界が緩和されることによって耐圧を向上させている。
なお、図１１において、１０３はｐソース領域、１０４はｐドレイン領域、１０８はゲート電極、１０９は電界緩和用のＬＯＣＯＳ、１１０はｐオフセット領域１０６よりも不純物濃度の高い第二ｐオフセット領域である。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平９−２６０６５１号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
しかしながら、上述のように、ソース側に張り出させてｐオフセット領域１０６を形成すると、チャネル領域に不純物濃度の低濃度領域の抵抗が存在することになり、オン抵抗が上昇することになる。
また、ソース側に張り出したｐオフセット領域１０６が存在するため、ある程度のゲート長Ｌｇａ（ゲート電極１０８−ＬＯＣＯＳ１０９間の距離）が必要となり、セルピッチが大きくなってしまう。つまり、ゲート長を短くすると、ｐオフセット領域１０６がチャネルを形成するｎ型領域と重なることになり、実効的なｎ型不純物濃度を低下させてしまう。そのため、ｎ型領域の空乏層が広がりやすくなり、ソース領域１０３及びドレイン領域１０４間のパンチスルー耐圧が低下してしまう。その結果、ゲート長Ｌｇａを、ある程度確保する必要がある。
【０００５】
また、ｐ型基板１０１の表面層にｎウェル層１０２を形成し、このｎウェル層１０２にボロンのイオン注入を行ってｐオフセット領域１０６を形成した後、酸化雰囲気中で熱処理を行って、厚い酸化膜のＬＯＣＯＳ（ＳｉＯ2）１０９を形成している。
このＬＯＣＯＳ１０９を形成する際に、イオン注入を行ったボロンが、ＬＯＣＯＳ１０９中に吸われてしまい、ＬＯＣＯＳ１０９付近のボロン濃度、すなわちｐ型オフセット濃度が低下する。つまり、ボロンの偏析が生じることになる。そのため、ＬＯＣＯＳ１０６付近のボロン濃度にバラツキが生じ、その結果、オン抵抗が上昇すると共に、また、オン抵抗のバラツキが生じることになる。
そこで、この発明は上記従来の未解決の課題に着目してなされたものであり、耐圧とオン抵抗とのトレードオフ関係を改善することを目的としている。
【課題を解決するための手段】
【０００６】
上記目的を達成するために、本発明の請求項１にかかる半導体装置は、第１導電型の半導体基板と、当該半導体基板の表面層に形成された第２導電型ウェル領域と、前記第２導電型ウェル領域内に互いに分離して形成される前記第１導電型のソース領域及びドレイン領域と、前記ドレイン領域に接して設けられたオフセット領域と、前記ソース領域と前記ドレイン領域との間の前記半導体基板表面上にゲート絶縁膜を介して設けられたゲート電極と、前記オフセット領域の表面層に形成され且つ一端が前記ドレイン領域に接し、他端が前記ゲート電極と重なるＬＯＣＯＳ酸化膜と、前記ソース領域の表面に接して設けられたソース電極と、前記ドレイン領域の表面に接して設けられたドレイン電極と、を備え、前記オフセット領域は、前記オフセット領域の表面層に前記ＬＯＣＯＳ酸化膜の前記ソース領域側の端部から前記ソース領域側に張り出して形成される上部オフセット領域と、当該上部オフセット領域の下に形成され且つ前記ＬＯＣＯＳ酸化膜及び前記ドレイン領域と接する中間オフセット領域と、当該中間オフセット領域の下に形成される下部オフセット領域と、からなり、且つ前記オフセット領域の前記ソース領域側の端部に、前記上部オフセット領域と前記中間オフセット領域と前記下部オフセット領域とが重なる３層構造を有し、前記中間オフセット領域は、前記上部オフセット領域及び前記下部オフセット領域よりも不純物濃度が高く、前記上部オフセット領域は、前記下部オフセット領域よりも不純物濃度が高いことを特徴とする。
【０００７】
また、請求項２にかかる半導体装置は、前記中間オフセット領域の深さ方向の幅は、前記上部オフセット領域及び前記下部オフセット領域の空乏化に伴い、前記中間オフセット領域の、前記上部オフセット領域と重なる同等領域の深さ方向へ空乏化が進んで、当該上部オフセット領域と重なる同等領域が完全空乏化する値に設定されることを特徴とする。
【０００８】
また、本発明の請求項３にかかる半導体装置の製造方法は、第１導電型の半導体基板に形成された第２導電型ウェル領域内に互いに分離して形成される前記第１導電型のソース領域及びドレイン領域と、前記ドレイン領域に接して設けられたオフセット領域と、前記オフセット領域の表面層に形成され且つ一端が前記ドレイン領域に接し、他端が前記ソース領域側に伸びるＬＯＣＯＳ酸化膜と、を備え、前記オフセット領域が、前記オフセット領域の表面層に前記ＬＯＣＯＳ酸化膜の前記ソース領域側の端部から前記ソース領域側に張り出して形成される上部オフセット領域と、当該上部オフセット領域の下に形成され且つ前記ＬＯＣＯＳ酸化膜及び前記ドレイン領域と接する中間オフセット領域と、当該中間オフセット領域の下に形成される下部オフセット領域と、からなり、且つ前記オフセット領域の前記ソース領域側の端部に、前記上部オフセット領域と前記中間オフセット領域と前記下部オフセット領域とが重なる３層構造を有する半導体装置の製造方法であって、前記下部オフセット領域の形成領域にイオン注入を行う第１のイオン注入工程と、前記第１のイオン注入工程後に、熱酸化処理を行って前記ＬＯＣＯＳ酸化膜を形成すると共に、前記下部オフセット領域の形成領域に注入されたイオンを拡散させる酸化工程と、前記ＬＯＣＯＳ酸化膜を含む全面に酸化膜を形成した後、前記中間オフセット領域の形成領域を除く部分にレジストを形成し、当該レジストをイオン注入用のマスクとして、前記中間オフセット領域の形成領域に前記中間オフセット領域形成のためのイオン注入を行う第２のイオン注入工程と、当該第２のイオン注入工程後に、前記レジストをイオン注入用のマスクとして、当該マスクが形成されていない領域に前記上部オフセット領域形成のためのイオン注入を行う第３のイオン注入工程と、を有し、前記第３のイオン注入工程では、前記第２のイオン注入工程におけるイオン種よりも質量の重いイオン種を用い且つより低い加速エネルギでイオン注入を行うことを特徴とする。
さらに、本発明の請求項４にかかる半導体装置の製造方法は、前記第３のイオン注入工程は、前記上部オフセット領域の形成領域にイオンを注入し且つ前記ＬＯＣＯＳ酸化膜の中に不純物濃度のピーク位置が位置するように前記イオン注入を行うことを特徴とする。
【発明の効果】
【０００９】
本発明の半導体装置によれば、オフセット領域のソース領域側の端部を、不純物濃度の高い中間オフセット領域を、不純物濃度が中間オフセット領域よりも低い上部オフセット領域及び下部オフセット領域で挟む構成としたため、上部オフセット領域及び下部オフセット領域の空乏化により中間オフセット領域の深さ方向への空乏化を促進することにより、オフセット領域の深さ方向全体の空乏化を可能として電界緩和を図り結果的に耐圧を向上させることができる。また、不純物濃度の高い中間オフセット領域をＬＯＣＯＳ酸化膜の下に形成することによりＬＯＣＯＳ酸化膜下の抵抗を低減し、ドリフト抵抗を効果的に低減することによってオン抵抗を低減することができる。したがって、耐圧の向上とオン抵抗の低減とを図ることができる。
【００１０】
また、本発明の半導体装置の製造方法によれば、下部オフセット領域にイオン注入した後、ＬＯＣＯＳ酸化膜を形成し、ＬＯＣＯＳ酸化膜を形成した後、中間オフセット領域及び上部オフセット領域形成のためのイオン注入を行うようにしたため、ＬＯＣＯＳ酸化膜形成時に、ＬＯＣＯＳ酸化膜の下にこのＬＯＣＯＳ膜と接して形成される中間オフセット領域のイオンが、ＬＯＣＯＳ酸化膜中に吸われることはなく、すなわち、ＬＯＣＯＳ酸化膜付近の不純物濃度にバラツキが生じこれによりオン抵抗にバラツキが生じることを回避することができる。
【図面の簡単な説明】
【００１１】
【図１】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図２】本発明の一実施形態に係る半導体装置の構成を示す断面図である。
【図３】Ｐ＋型ドレイン領域に電圧を印加した場合のドレインドリフト領域の空乏層の様子を示す断面図である。
【図４】本発明の一実施形態に係る半導体装置の製造工程を示す断面図である。
【図５】図４の製造工程の続きを示す断面図である。
【図６】図５の製造工程の続きを示す断面図である。
【図７】図６の製造工程の続きを示す断面図である。
【図８】図７の製造工程の続きを示す断面図である。
【図９】図８の製造工程の続きを示す断面図である。
【図１０】図９の製造工程の続きを示す断面図である。
【図１１】従来の半導体装置の構成を示す断面図である。
【図１２】従来の半導体装置の構成を示す断面図である。
【発明を実施するための形態】
【００１２】
以下、本発明の実施の形態を説明する。
本発明者は、鋭意検討の結果、ソース側にオフセット領域としての不純物低濃度領域を張り出さずに耐圧を上昇させ、且つボロン濃度のバラツキを抑制する方法を見出した。
（本発明における半導体装置の構成）
図１は、本発明における半導体装置の主要部の断面図であって、図１の半導体装置は、横型電界効果Ｐ型ＭＯＳトランジスタである。
図１に示すように、この半導体装置は、シリコン基板からなるＰ型基板１の表面層に、Ｎ型ウェル２が形成され、このＮ型ウェル２領域内に、Ｐ＋型ソース領域３およびＰ＋型ドレイン領域４が互いに分離して形成されている。
【００１３】
Ｐ＋型ソース領域３とＰ＋型ドレイン領域４との間の基板表面上にはゲート酸化膜５が形成され、さらにこのゲート酸化膜５とＰ＋型ドレイン領域４との間に厚い酸化膜からなるＬＯＣＯＳ６が形成されている。
前記ゲート酸化膜５の上に、ゲート電極である導電性ポリシリコン層７が形成されている。このとき、導電性ポリシリコン層７のソース側の端部は、ゲート酸化膜５のソース側の端部と重なるように形成され、ドレイン側の端部は、ＬＯＣＯＳ６の上に重ねて形成されている。
【００１４】
さらに、ゲート酸化膜５の一部、ＬＯＣＯＳ６及びＰ＋型ドレイン領域４の下層には、ドレインドリフト領域１０が形成されている。
そして、Ｐ＋型ソース領域３およびＰ＋型ドレイン領域４の上に層間絶縁膜１５が形成され、この層間絶縁膜１５に、Ｐ＋型ソース領域３、Ｐ＋型ドレイン領域４に通じるコンタクトホールが設けられて、ソース電極１６及びドレイン電極１７が形成されている。
【００１５】
（横型電界ＭＯＤトランジスタのドレインドリフト領域の説明）
次に、図１のドレインドリフト領域１０について説明する。
ドレインドリフト領域１０は、不純物濃度の異なる第一Ｐオフセット領域１１と、第二Ｐオフセット領域１２と第三Ｐオフセット領域１３とで構成される。第三Ｐオフセット領域１３は、ＬＯＣＯＳ６の端部よりもＰ＋型ソース領域３側に張り出してゲート酸化膜５の下に形成され、この第三Ｐオフセット領域１３、ＬＯＣＯＳ６及びＰ＋型ドレイン領域４の下層の領域に、Ｐ＋型ドレイン領域４を囲むように第二Ｐオフセット領域１２が形成され、この第二Ｐオフセット領域１２の下の、当該第二Ｐオフセット領域と同等領域に第一Ｐオフセット領域１１が形成される。このとき、第一Ｐオフセット領域１１、第二Ｐオフセット領域１２及び第三Ｐオフセット領域１３のソース側の端部は、略同一位置となるように形成される。
【００１６】
具体的には、例えば、第一Ｐオフセット領域１１は、深さ：０.４〜１〔μｍ〕の範囲に、ピーク濃度：約６Ｅ１６〔ｃｍ-3〕で形成され、第二Ｐオフセット領域１２は、深さ：０.２〜０.４〔μｍ〕の範囲に、ピーク濃度：約２Ｅ１７〔ｃｍ-3〕で形成され、第三Ｐオフセット領域１３は、深さ：０〜０.２〔μｍ〕の範囲に、ピーク濃度：約８Ｅ１６〔ｃｍ-3〕で形成されている。
なお、深さは、Ｐ型基板１と絶縁層間膜との界面からのｙ方向（図１において垂直方向）距離を表す。
【００１７】
その結果、図２に示すように、これらオフセット領域１１〜１３は、Ｐ型基板１と絶縁層間膜との界面から深さ１〔μｍ〕の領域に形成され、且つ、深さ方向に、第一Ｐオフセット領域１１は０．６〔μｍ〕、第二Ｐオフセット領域１２は０．２〔μｍ〕、第三Ｐオフセット領域１３は０．２〔μｍ〕の幅で形成される。
また、図２に示すように、第一Ｐオフセット領域１１、第二Ｐオフセット領域１２、第三Ｐオフセット領域１３は、ＬＯＣＯＳ６よりも約０．４〔μｍ〕程度、Ｐ＋型ソース領域３側に張り出した位置に形成される。また、ゲート長（ゲート電極７−ＬＯＣＯＳ６間の距離）Ｌｇａは、約１．３〔μｍ〕である。
【００１８】
（本願発明の半導体装置においてオン抵抗を低減できる理由）
図１に示すように、本願発明における半導体装置においては、ドレインドリフト領域１０を構成する、第一Ｐオフセット領域１１、第二Ｐオフセット領域１２及び第三Ｐオフセット領域１３のソース側の端部は、略同一位置となるように形成され、不純物濃度が最大である第二Ｐオフセット領域１２を、これよりも不純物濃度の低い第一Ｐオフセット領域１１及び第三Ｐオフセット領域１３で挟んだサンドイッチ構造としている。
このサンドイッチ構造のオフセット領域により、ゲート電極７の下層の、ＬＯＣＯＳ６のソース側の端部近傍における電界を緩和している。
【００１９】
図３は、図１においてＰ＋型ドレイン領域４に電圧を印加した場合の、ドレインドリフト領域１０に生じる空乏層１４の様子を示したものであって、図１のドレインドリフト領域１０部分を拡大したものである。
図３に示すように、低濃度領域である第一Ｐオフセット領域１１及び第三Ｐオフセット領域１３から広がった空乏層は、高濃度領域である第二Ｐオフセット領域１２を挟み込み、第二Ｐオフセット領域１２のｙ方向の上部及び下部から空乏化が促進され、空乏層が広がることで、ドレインドリフト領域１０の、第一Ｐオフセット領域１１、第二Ｐオフセット領域１２、第三Ｐオフセット領域１３が積層された領域全体が深さ方向に完全空乏化される。そのため、電界は緩和され、電界集中箇所とはならない。
【００２０】
したがって、サンドイッチ構造とすることにより、電界を緩和することができるため、ソース側に張り出した低濃度のＰオフセット領域を設ける必要はない。このため、低濃度のＰオフセット領域をソース側に張り出して設けることにより生じるオン抵抗を低減することができる。また、Ｐオフセット領域を張り出させる必要がないためその分、ゲート電極を短くすることができ、すなわちセルピッチを小さくすることができる。
また、チャネルからＰ＋ドレイン領域４までの距離は、ＬＯＣＯＳ６直下を通る経路が最短となる。
ここで、このＬＯＣＯＳ６直下の抵抗を低減すると、ドリフト抵抗を効果的に低減することができ、すなわちオン抵抗を低減することができる。
そこで、本願発明では、図１に示すように、ＬＯＣＯＳ６直下の領域に、不純物濃度が高濃度の第二Ｐオフセット領域１２を形成している。
【００２１】
さらに、ゲート電極７の下層のＬＯＣＯＳ６の端部の領域、すなわち第三Ｐオフセット領域１３が形成された領域は、チャネルからＰ＋型ドレイン領域４に移動するホールにとっては、ドレインドリフト領域１０に入り込むための入り口に当たる。このドレインドリフト領域１０の不純物濃度が低いと空乏層が伸びやすいため、ＪＦＥＴ（接合型電界効果トランジスタ）効果によって、入り口が狭められオン抵抗が増大してしまう。
そのため、本願発明では、第三Ｐオフセット領域１３の不純物濃度を、第一Ｐオフセット領域１１の不純物濃度よりも高くし、空乏層をより伸びにくくしてＪＦＥＴ効果を抑制することで、オン抵抗の増大を防いでいる。
【００２２】
なお、本明細書では、第一Ｐオフセット領域１１及び第三Ｐオフセット領域１３から広がった空乏層が、高濃度領域である第二Ｐオフセット領域１２のｙ方向の上部及び下部から空乏化を促進し、その結果第二Ｐオフセット領域１２においてｙ方向の上部及び下部から空乏層が広がり、第二Ｐオフセット領域１２の、第三Ｐオフセット領域１３と重なる領域と同等領域が空乏化されることを、「第一Ｐオフセット領域１１及び第三Ｐオフセット領域１３の空乏化に伴い、第二Ｐオフセット領域１２に深さ方向の空乏化が生じること」として定義している。
【００２３】
（本願発明の半導体装置において耐圧が向上する理由）
Ｐ＋型ドレイン領域４に電圧を印加すると、不純物濃度が低い第一Ｐオフセット領域１１と第三Ｐオフセット領域１３では空乏層が広がりやすい。
一方、第二Ｐオフセット領域１２は、不純物濃度が最も高いため、ｘ方向（図１において水平方向）には空乏層が広がりにくいが、ｙ方向距離は０.２〔μｍ〕程度と薄いため、ｙ方向からは完全に空乏化しやすい。
【００２４】
ここで、第一Ｐオフセット領域１１とＮ型ウェル２とで形成されるＰＮ接合から伸びる空乏層は、比較的容易に第二Ｐオフセット領域１２に達し、第二Ｐオフセット領域１２に対し、ｙ方向からの空乏化を促進する。これにより、第二Ｐオフセット領域１２の空乏化が進み、結果的に、図３に示すように、ドレインドリフト領域１０のＰ＋型ソース領域３側の端部を、深さ方向全体にわたって空乏化することが可能となる。そのため電界を緩和して耐圧を向上させることができる。
【００２５】
（本願発明の半導体装置の製造方法）
次に、本発明における半導体装置の製造方法を、図４から図１０を伴って説明する。
まず、図４に示すように、抵抗率５〜１０〔Ω・ｃｍ〕程度のシリコン基板からなるＰ型基板２１の表面に、９００〜１０００〔℃〕程度の温度環境下でのスチーム酸化により、膜厚１００〜２００〔ｎｍ〕の酸化膜（ＳｉＯ2膜）２２を形成する。さらに、酸化膜２２の上に、減圧ＣＶＤ法により全面に膜厚１１０〜１２０〔ｎｍ〕程度のＳｉ3Ｎ4膜２３を形成する。これにより、Ｐ型基板２１の上に酸化膜２２及びＳｉ3Ｎ4膜２３がこの順に積層された構造となる。
【００２６】
次に、図５に示すように、公知のフォトリソグラフィ技術により素子分離層(ＬＯＣＯＳ)の形成領域に開口を有するフォトレジスト２４を形成する。その後、フォトレジスト２４をマスクとして公知のエッチング方法、例えば、リアクティブイオンエッチング（ＲＩＥ）により、アクティブ領域となる領域上のみにＳｉ3Ｎ4膜２３を残すようにＳｉ3Ｎ4膜２３を除去する。そして、フォトレジスト２４を除去する。
【００２７】
次に、Ｎ型ウェル形成領域に開口を有する、イオン注入用のフォトレジストを新たに形成し、このフォトレジストをマスクとしてイオン注入を行い、リン（Ｐ）を５×１０12〜１×１０13／ｃｍ2程度、導入する。
続いてイオン注入用のフォトレジストを除去した後、１１００〜１３００〔℃〕程度の温度環境下で熱処理を行ってＮ型ウェル２５を形成する（図６）。
【００２８】
次に、図７に示すように、Ｐオフセット領域（ドレインドリフト領域）の形成領域に開口を有するフォトレジスト２６を形成し、フォトレジスト２６をマスクとしてイオン注入を行い、ボロン（Ｂ）を、加速エネルギ３５０〔ｋｅＶ〕、ドーズ量５×１０12ｃｍ2の条件下でイオン注入し、Ｐオフセット不純物注入領域２７を形成する。イオン注入直後のボロンの不純物濃度のピーク位置は、Ｐ型基板２１の表面からの深さが８００〔ｎｍ〕の位置となる。また、導入された不純物は、Ｐ型基板２１の表面から深さ７００〜９００〔ｎｍ〕程度の範囲に分布している。
【００２９】
次に、フォトレジスト２６を除去した後、９５０〜１０００〔℃〕程度の温度環境下でスチーム酸化を行い、膜厚４００〜５００〔ｎｍ〕程度の酸化膜からなるＬＯＣＯＳ２８を形成する。
この酸化工程の熱で、Ｐオフセット不純物注入領域２７にイオン注入されたボロンは拡散し、Ｐオフセット領域２９を形成する。このとき、ボロンは、イオン注入により充分深い位置に注入されているため、酸化膜からなるＬＯＣＯＳ２８及びＰ型基板２１の界面まではボロンは拡散しない。つまり、ＬＯＣＯＳ形成時にＳｉＯ2からなるＬＯＣＯＳ２８へのボロンの偏析は起こらない。
【００３０】
そのため、ドレインドリフト領域におけるＬＯＣＯＳ２８付近のボロン濃度低下やバラツキを抑制することができ、結果的に、オン抵抗の増加やバラツキを抑制することができる。
その後、ホットリン酸によりＳｉ3Ｎ4膜２３を除去し、続いて、フッ酸(ＨＦ）系薬液を用いて酸化膜（ＳｉＯ2膜）２２を除去する。これにより、図８に示す構造となる。
【００３１】
続いて、図９に示すように、９００〜１０００〔℃〕の温度環境下でスチーム酸化を行って、Ｎ型ウェル層２５表面に膜厚２００〜３００〔ｎｍ〕の酸化膜（ＳｉＯ2膜）３０を形成する。
次に、図９に示すように、第二Ｐオフセットの形成領域に開口を有するフォトレジスト３１を形成し、フォトレジスト３１をイオン注入用のマスクとして、ボロン（Ｂ）を、加速エネルギ１００〜１５０〔ｋｅＶ〕、ドーズ量１×１０12〜１×１０13／ｃｍ2程度の条件下でイオン注入する。
【００３２】
これにより、ボロン（Ｂ）が、酸化膜３０、ＬＯＣＯＳ２８を介して、第二Ｐオフセット領域の形成領域に注入されて、第二Ｐオフセット領域３２が形成される。
さらに、同一のフォトレジスト３１をイオン注入用のマスクとして、二フッ化ボロン（ＢＦ2）を、加速エネルギ５０〜１００〔ｋｅＶ〕、ドーズ量１×１０12〜１×１０13／ｃｍ2程度の条件下で、第三Ｐオフセット領域３３形成のためのイオン注入を行う。
【００３３】
これにより、ボロン（Ｂ）が、酸化膜３０、ＬＯＣＯＳ２８を介して、注入される。ここで、第三Ｐオフセット領域３３形成のためのイオン注入は、第二Ｐオフセット領域３２形成のためのイオン注入よりもエネルギの低い、加速エネルギ５０〜１００〔ｋｅＶ〕で行う。これは、第三Ｐオフセット領域３３のイオン注入直後の不純物濃度のピーク位置をＬＯＣＯＳ２８中に位置させるためであり、イオン注入のイオン種として、質量の重い“ＢＦ2＋”を用い、また、比較的低い加速エネルギでイオン注入を行う。
【００３４】
これによって、ボロン（Ｂ）が、酸化膜３０、ＬＯＣＯＳ２８を介して注入され且つ、比較的低い加速エネルギでイオン注入がなされるため、ボロン（Ｂ）は、Ｐ型基板１と酸化膜３０との界面から比較的浅い領域までしか到達せず、その結果、第三Ｐオフセット領域３３の形成領域にイオン注入が行われると共に、ＬＯＣＯＳ２８中に不純物濃度のピーク位置が位置することになる。このため、第二Ｐオフセット領域３２のボロン濃度プロファイルに影響を与えずに、開口部のＰ型基板２１表面のみ、すなわち第三Ｐオフセット領域３３の形成領域に選択的に不純物を導入することができる。この手法により、同一のフォトレジスト３１で異なる不純物濃度の第二Ｐオフセット領域３２と第三Ｐオフセット領域３３とをそれぞれ形成することが可能となる。
【００３５】
また、ＬＯＣＯＳ２８形成工程の後にイオン注入を行っている。ここで、従来のように、イオン注入した後、このイオン注入領域にＬＯＣＯＳを形成するようにした場合には、ＬＯＣＯＳ付近のボロン濃度の低下やバラツキが生じる可能性がある。しかしながら、本願発明では、上述のように、イオン注入を行うときには、ＬＯＣＯＳ２８はすでに形成されているため、ボロン濃度の低下やバラツキの発生を抑制することができ、結果的に、オン抵抗の劣化やバラツキを抑制することができる。
続いて、フォトレジスト３１を除去し、フッ酸(ＨＦ）系薬液を用いて酸化膜（ＳｉＯ2膜）３０を除去する。
【００３６】
さらに、８００〜９００〔℃〕の温度環境下で熱酸化を行って、図１０に示すように、Ｎ型ウェル層２５表面に、ゲート酸化膜３４を形成する。
次に、ＣＶＤ法により膜厚３５０〜４００〔ｎｍ〕程度の導電性ポリシリコン層３５を全面に形成する。その後、公知のフォトリソグラフィ技術によりゲート形成領域にフォトレジストを形成し、フォトレジストをマスクとし、公知のエッチング方法によりゲート形成領域以外の導電性ポリシリコン層３５を除去し、フォトレジストを除去する。
【００３７】
そして、公知のフォトリソグラフィ技術によりＰ＋型ソース及びＰ＋型ドレイン形成領域に開口を有する、不純物注入領域形成用のフォトレジストを形成し、Ｐ＋型ソース、Ｐ＋型ドレイン形成領域に、ドーズ量１×１０15〜１×１０16／ｃｍ2程度のボロン（Ｂ）をイオン注入する。これにより、Ｐ＋型ソース不純物注入領域とＰ＋型ドレイン不純物注入領域が形成される。
続いて、不純物注入領域形成用のフォトレジストを除去後、８００〜９００〔℃〕程度の温度環境下で熱処理を行って、Ｐ＋型ソース不純物注入領域およびＰ＋型ドレイン不純物注入領域中のボロンを拡散させて、Ｐ＋型ソース領域、Ｐ＋型ドレイン領域を形成する。さらに、ＣＶＤ法により６００〜７００〔ｎｍ〕程度の層間絶縁膜（ＳｉＯ2膜）を全面に堆積させる。
【００３８】
その後、公知のフォトリソグラフィ技術により層間絶縁膜（ＳｉＯ2膜）のソース、ゲート、ドレインの各電極形成領域に開口を有する、電極形成用のフォトレジストを形成し、フォトレジストをマスクとして公知のエッチング方法、例えばＲＩＥにより層間絶縁膜のエッチングを行う。そして、電極形成用のフォトレジストを除去した後、層間絶縁膜に形成された各電極形成用の開口にＴｉ／ＴｉＮまたはＡＬ等、バリアメタル層を含む配線金属層を蒸着させる。
【００３９】
さらに、公知のフォトリソグラフィ技術およびＲＩＥにより配線金属層のパターニングを行い、ソース電極及びドレイン電極を形成する。これにより、図１に示すような構造の本願発明の半導体装置が得られる。
このようにして作製した、半導体装置について、耐圧及びオン抵抗を測定したところ、耐圧：４０〔Ｖ〕、オン抵抗（ＲｏｎＡ）：０．１０〔Ω・ｍｍ2〕となることが確認できた。また、このときの、ゲート長Ｌｇａは、約１．３〔μｍ〕である。
【００４０】
これに対し、図１１に示す従来の横型電界効果トランジスタの場合には、耐圧：３０〔Ｖ〕、オン抵抗（ＲｏｎＡ）：０．２５〔Ω・ｍｍ2〕である。また、図１２に示すように、不純物濃度が低いｐオフセット領域３０６を素子全面に形成し、第二ｐオフセット領域３１０をＬＯＣＯＳ３０９の下方のみに形成し、接合型ＦＥＴ効果によってドレインドリフト抵抗が増大することを防止するようにした場合には、耐圧：３４〔Ｖ〕、オン抵抗（ＲｏｎＡ）：０．１７〔Ω・ｍｍ2〕である。また、このときのゲート長Ｌｇａは、約２〔μｍ〕である。
【００４１】
したがって、上述の本願発明の半導体装置の構成とすることにより、耐圧とオン抵抗とのトレードオフの改善が図られることが確認できた。
また、このトレードオフの改善と共に、ゲート長Ｌｇａの短縮が可能となることが確認できた。
また、上記実施の形態に記載の手順で半導体装置を作製することにより、原理上、ＬＯＣＯＳ６作製時のボロンの偏析は生じない。したがって、ボロンの偏析に起因するオン抵抗のバラツキは生じない。
【００４２】
なお、上記実施の形態においては、Ｐ型基板１に横型電界ＭＯＳトランジスタを形成した場合について説明したが、これに限らず、Ｎ型基板に形成する場合であっても適用することができる。
ここで、上記実施の形態において、Ｐ型基板１が半導体基板に対応し、Ｎ型ウェル２が第２導電型ウェル領域に対応し、Ｐ＋型ソース領域３及びＰ＋型ドレイン領域４が第１導電型のソース領域及びドレイン領域に対応し、オフセット領域１０がオフセット領域に対応し、ＬＯＣＯＳ６がＬＯＣＯＳ酸化膜に対応し、第一Ｐオフセット領域１１が下部オフセット領域に対応し、第二Ｐオフセット領域１２が中間オフセット領域に対応し、第三Ｐオフセット領域１３が上部オフセット領域に対応している。
【符号の説明】
【００４３】
１  Ｐ型基板
２  Ｎ型ウェル
３  Ｐ＋型ソース領域
４  Ｐ＋型ドレイン領域
５  ゲート酸化膜
６  ＬＯＣＯＳ
７  導電性ポリシリコン層（ゲート電極）
１０  ドレインドリフト領域
１１  第一Ｐオフセット領域
１２  第二Ｐオフセット領域
１３  第三Ｐオフセット領域
１４  空乏層
１５  層間絶縁膜
１６  ソース電極
１７  ドレイン電極
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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