(57)【特許請求の範囲】
【請求項１】
半導体基板上に、第１の絶縁膜，第１の導電層，第２の絶縁膜，及び第２の導電層を上記順に積層して形成され、且つ第２の絶縁膜に形成された溝を介して第１及び第２の導電層が電気的に接続された積層構造部と、
前記積層構造部の第２の導電層を、前記溝を含む面積の狭い第１の領域と前記溝を含まない面積の広い第２の領域に電気的に分離するように設けられた層間絶縁膜と、
前記積層構造部の前記第２の領域側の一周辺部で、前記第１の導電層，前記第１の絶縁膜，及び前記半導体基板の一部に形成された第１の素子分離溝と、
前記第１の素子分離溝に埋め込まれ、且つ、その上部に前記第１の導電層を介さず、前記第２の絶縁膜を介して前記第２の導電層が形成された第１の素子分離絶縁膜と、
前記第２の導電層の第１の領域に接続された第１のコンタクトプラグと、
前記第２の導電層の第２の領域に接続され、且つ前記第１の素子分離絶縁膜の上方に形成された第２のコンタクトプラグと、
前記積層構造部の前記第２の領域側の一周辺部に隣接する領域で前記半導体基板に接続された第３のコンタクトプラグと、
を具備してなることを特徴とする半導体装置。
【請求項２】
前記積層構造部の前記第１の領域側で、前記第１の導電層，前記第１の絶縁膜及び前記半導体基板の一部に形成された第２の素子分離溝と、前記第２の素子分離溝に埋め込まれ、且つ、その上部に前記第１の導電層を介さず、前記第２の絶縁膜を介して前記第２の導電層が形成された第２の素子分離絶縁膜とを具備し、
前記第１のコンタクトプラグは、前記第２の素子分離絶縁膜の上方に形成されていることを特徴とする請求項１記載の半導体装置。
【請求項３】
半導体基板上に、第１の絶縁膜，第１の導電層，第２の絶縁膜，及び第２の導電層を上記順に積層して形成され、且つ第２の絶縁膜に形成された溝を介して第１及び第２の導電層が電気的に接続された積層構造部と、
前記積層構造部の第２の導電層を、前記溝を含む面積の狭い第１の領域と前記溝を含まない面積の広い第２の領域に電気的に分離するように設けられた層間絶縁膜と、
前記積層構造部の前記第２の領域側の一周辺部で、前記第１の導電層，前記第１の絶縁膜及び前記半導体基板の一部に形成された素子分離溝と、
前記素子分離溝に埋め込まれ、且つ、その上部に前記第１の導電層を介さず、前記第２の絶縁膜を介して前記第２の導電層が形成された素子分離絶縁膜と、
前記第２の導電層の第１の領域に接続された第１のコンタクトプラグと、
前記第２の導電層の第２の領域に接続され、且つ前記素子分離絶縁膜の上方に形成された第２のコンタクトプラグと、
前記積層構造部の前記一周辺部とは異なる周辺部に隣接する領域で前記半導体基板に接続された第３のコンタクトプラグと、
を具備してなることを特徴とする半導体装置。
【請求項４】
半導体基板上に、第１の絶縁膜，第１の導電層，第２の絶縁膜，及び第２の導電層を上記順に積層して形成され、且つ第２の絶縁膜に形成された溝を介して第１及び第２の導電層が電気的に接続された積層構造部と、
前記積層構造部の第２の導電層を、前記溝を含む面積の狭い第１の領域と前記溝を含まない面積の広い第２の領域に電気的に分離するように設けられた第１の層間絶縁膜と、
前記第２の導電層の第１の領域に接続された第１のコンタクトプラグと、
前記第２の導電層の第２の領域の一周辺部に接続された第２のコンタクトプラグと、
前記積層構造部の前記一周辺部に隣接する領域で前記半導体基板に接続された第３のコンタクトプラグと、
前記積層構造部の前記第２のコンタクトプラグと前記第１の層間絶縁膜との間で、前記第２の導電層の一部に埋め込み形成された第２の層間絶縁膜と、
を具備してなることを特徴とする半導体装置。
【請求項５】
半導体基板上に不揮発性メモリセル部と周辺回路部を有し、周辺回路部にキャパシタを設けた不揮発性半導体記憶装置であって、前記周辺回路部のキャパシタは、
前記半導体基板上に、トンネル絶縁膜，浮遊ゲート電極，電極間絶縁膜，及び制御ゲート電極を上記順に積層して形成され、且つ電極間絶縁膜に形成された溝を介して浮遊ゲート電極と制御ゲート電極が電気的に接続された積層構造部と、
前記積層構造部の制御ゲート電極を、前記溝を含む面積の狭い第１の領域と前記溝を含まない面積の広い第２の領域に電気的に分離するように設けられた層間絶縁膜と、
前記積層構造部の前記第２の領域側の一周辺部で、前記浮遊ゲート電極，前記トンネル絶縁膜及び前記半導体基板の一部に形成された素子分離溝と、
前記素子分離溝に埋め込まれ、且つ、その上部に前記浮遊ゲート電極を介さず、前記電極間絶縁膜を介して前記制御ゲート電極が形成された素子分離絶縁膜と、
前記制御ゲート電極の第１の領域に接続された第１のコンタクトプラグと、
前記制御ゲート電極の第２の領域に接続され、且つ前記素子分離絶縁膜の上方に形成された第２のコンタクトプラグと、
前記積層構造部の前記第２の領域側の一周辺部に隣接する領域で前記半導体基板に接続された第３のコンタクトプラグと、
を具備してなることを特徴とする不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２層ゲート構造のメモリセルと同一構造の積層構造を有する半導体装置及びこれを用いた不揮発性半導体憶装置に関する。
【背景技術】
【０００２】
２層ゲート構造のメモリセルを有する不揮発性半導体記憶装置において、周辺回路部のキャパシタは、メモリセル部分と同様に、Ｓｉ基板上にトンネル絶縁膜，浮遊ゲート電極，電極間絶縁膜，及び制御ゲート電極を有する積層膜を用いて形成されている。即ち、制御ゲート電極を層間絶縁膜により分離し、制御ゲート電極と浮遊ゲート電極を電気的に接続させた制御ゲート電極上に第１のコンタクトプラグを接続し、２層ゲート構造の制御ゲート電極上に第２のコンタクトプラグを接続し、Ｓｉ基板に第３のコンタクトプラグを接続し、浮遊ゲートと制御ゲートとの間、浮遊ゲートと基板との間にそれぞれキャパシタを形成している。
【０００３】
現在、制御ゲート電極には、Ｓｉと金属元素による金属間化合物が用いられている。特に、Ｎｉとの金属間化合物であるＮｉシリサイドは、低抵抗でかつシリサイド成長の活性化エネルギーが比較的高いことから、上記の制御ゲート電極として有望である。
【０００４】
しかし、この種のシリサイド電極は、高温での熱処理によって、多結晶のシリサイド結晶粒が凝集してしまい、構造及び組成の均一性が劣化してしまう場合がある。その結果、制御ゲート電極であるシリサイド電極が凝集して不均一に形成されると、制御ゲート電極上にコンタクトプラグを形成した際に、シリサイド未形成箇所の制御ゲート電極を突き抜けて、下層の電極間絶縁膜までコンタクトプラグが貫通してしまう。このため、制御ゲート電極と浮遊ゲート電極をショートさせるという問題がある。
【０００５】
なお、浮遊ゲート電極と制御ゲート電極との間だけにキャパシタを作製する例では、素子分離領域の上方にコンタクトプラグを配置した構成が提案されている（例えば、特許文献１参照）。しかし、この特許文献１には、浮遊ゲート電極と基板との間にもキャパシタを作製し、基板側の第３のコンタクトプラグを如何にして引き出し、制御ゲート電極への第２のコンタクトプラグに接続することは何ら開示されていない。さらに、シリサイド電極の凝集による問題は全く認識されていない。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】特開２００２−１４１４６９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００７】
本発明の目的は、キャパシタのコンタクトプラグ形成に伴うショート不良を低減させることができ、素子信頼性の向上をはかり得る半導体装置及び不揮発性半導体記憶装置を提供することにある。
【課題を解決するための手段】
【０００８】
本発明の一態様に係わる半導体装置は、半導体基板上に、第１の絶縁膜，第１の導電層，第２の絶縁膜，及び第２の導電層を上記順に積層して形成され、且つ第２の絶縁膜に形成された溝を介して第１及び第２の導電層が電気的に接続された積層構造部と、前記積層構造部の第２の導電層を、前記溝を含む面積の狭い第１の領域と前記溝を含まない面積の広い第２の領域に電気的に分離するように設けられた層間絶縁膜と、前記積層構造部の前記第２の領域側の一周辺部で、前記第１の導電層，前記第１の絶縁膜，及び前記半導体基板の一部に形成された第１の素子分離溝と、前記第１の素子分離溝に埋め込まれ、且つ、その上部に前記第１の導電層を介さず、前記第２の絶縁膜を介して前記第２の導電層が形成された第１の素子分離絶縁膜と、前記第２の導電層の第１の領域に接続された第１のコンタクトプラグと、前記第２の導電層の第２の領域に接続され、且つ前記第１の素子分離絶縁膜の上方に形成された第２のコンタクトプラグと、前記積層構造部の前記第２の領域側の一周辺部に隣接する領域で前記半導体基板に接続された第３のコンタクトプラグと、を具備してなることを特徴とする。
【０００９】
また、本発明の別の一態様に係わる半導体装置は、半導体基板上に、第１の絶縁膜，第１の導電層，第２の絶縁膜，及び第２の導電層を上記順に積層して形成され、且つ第２の絶縁膜に形成された溝を介して第１及び第２の導電層が電気的に接続された積層構造部と、前記積層構造部の第２の導電層を、前記溝を含む面積の狭い第１の領域と前記溝を含まない面積の広い第２の領域に電気的に分離するように設けられた層間絶縁膜と、前記積層構造部の前記第２の領域側の一周辺部で、前記第１の導電層，前記第１の絶縁膜及び前記半導体基板の一部に形成された素子分離溝と、前記素子分離溝に埋め込まれ、且つ、その上部に前記第１の導電層を介さず、前記第２の絶縁膜を介して前記第２の導電層が形成された素子分離絶縁膜と、前記第２の導電層の第１の領域に接続された第１のコンタクトプラグと、前記第２の導電層の第２の領域に接続され、且つ前記素子分離絶縁膜の上方に形成された第２のコンタクトプラグと、前記積層構造部の前記一周辺部とは異なる周辺部に隣接する領域で前記半導体基板に接続された第３のコンタクトプラグと、を具備してなることを特徴とする。
【００１０】
また、本発明の別の一態様に係わる半導体装置は、半導体基板上に、第１の絶縁膜，第１の導電層，第２の絶縁膜，及び第２の導電層を上記順に積層して形成され、且つ第２の絶縁膜に形成された溝を介して第１及び第２の導電層が電気的に接続された積層構造部と、前記積層構造部の第２の導電層を、前記溝を含む面積の狭い第１の領域と前記溝を含まない面積の広い第２の領域に電気的に分離するように設けられた第１の層間絶縁膜と、前記第２の導電層の第１の領域に接続された第１のコンタクトプラグと、前記第２の導電層の第２の領域の一周辺部に接続された第２のコンタクトプラグと、前記積層構造部の前記一周辺部に隣接する領域で前記半導体基板に接続された第３のコンタクトプラグと、前記積層構造部の前記第２のコンタクトプラグと前記第１の層間絶縁膜との間で、前記第２の導電層の一部に埋め込み形成された第２の層間絶縁膜と、を具備してなることを特徴とする。
【００１１】
また、本発明の別の一態様は、半導体基板上に不揮発性メモリセル部と周辺回路部を有し、周辺回路部にキャパシタを設けた不揮発性半導体記憶装置であって、前記周辺回路部のキャパシタは、前記半導体基板上に、トンネル絶縁膜，浮遊ゲート電極，電極間絶縁膜，及び制御ゲート電極を上記順に積層して形成され、且つ電極間絶縁膜に形成された溝を介して浮遊ゲート電極と制御ゲート電極が電気的に接続された積層構造部と、前記積層構造部の制御ゲート電極を、前記溝を含む面積の狭い第１の領域と前記溝を含まない面積の広い第２の領域に電気的に分離するように設けられた層間絶縁膜と、前記積層構造部の前記第２の領域側の一周辺部で、前記浮遊ゲート電極，前記トンネル絶縁膜及び前記半導体基板の一部に形成された素子分離溝と、前記素子分離溝に埋め込まれ、且つ、その上部に前記浮遊ゲート電極を介さず、前記電極間絶縁膜を介して前記制御ゲート電極が形成された素子分離絶縁膜と、前記制御ゲート電極の第１の領域に接続された第１のコンタクトプラグと、前記制御ゲート電極の第２の領域に接続され、且つ前記素子分離絶縁膜の上方に形成された第２のコンタクトプラグと、前記積層構造部の前記第２の領域側の一周辺部に隣接する領域で前記半導体基板に接続された第３のコンタクトプラグと、を具備してなることを特徴とする。
【発明の効果】
【００１２】
本発明によれば、キャパシタのコンタクトプラグ形成に伴うショート不良を低減させることができ、素子信頼性の向上をはかることができる。
【図面の簡単な説明】
【００１３】
【図１】第１の実施形態に係わる不揮発性半導体記憶装置の基本構成を示すブロック図。
【図２】第１の実施形態の不揮発性半導体記憶装置に用いたキャパシタ部の概略構成を示す平面図。
【図３】図２の矢視Ａ−Ａ’断面図及び矢視Ｂ−Ｂ’断面図。
【図４】第２の実施形態に係わる不揮発性半導体記憶装置に用いたキャパシタ部の概略構成を示す平面図と断面図。
【図５】第３の実施形態に係わる不揮発性半導体記憶装置に用いたキャパシタ部の概略構成を示す平面図と断面図。
【図６】第４の実施形態に係わる不揮発性半導体記憶装置に用いたキャパシタ部の概略構成を示す平面図と断面図。
【発明を実施するための形態】
【００１４】
以下、本発明の詳細を図示の実施形態によって説明する。
【００１５】
（第１の実施形態）
図１は、本発明の第１の実施形態に係わる不揮発性半導体記憶装置の基本構成を示すブロック図である。
【００１６】
Ｓｉ基板（半導体基板）１０上に、メモリセルアレイ（メモリセル部）１１と、各種トランジスタ及びキャパシタを設けた周辺回路部１２が配置されている。メモリセルアレイ１１は、浮遊ゲートと制御ゲートを有する２層ゲート構成の不揮発性メモリセルを複数個直列接続したＮＡＮＤセルユニットをアレイ配置したものである。周辺回路部１２のトランジスタやキャパシタは、製造プロセスの簡略化から、メモリセルのゲート構成と同じ構成となっている。
【００１７】
周辺回路部１２のキャパシタは、図２及び図３（ａ）（ｂ）に示すように構成されている。図２は、本実施形態に用いたゲート積層構造を有するキャパシタの概略構成を示す平面図であり、図３（ａ）は図２の矢視Ａ−Ａ’断面図、図３（ｂ）は図２の矢視Ｂ−Ｂ’断面図である。
【００１８】
Ｓｉ基板（半導体基板）１０上の一部に、シリコン酸化膜等からなるトンネル絶縁膜（第１の絶縁膜）２１を介して、ポリＳｉ等からなる浮遊ゲート電極（第１の導電層）２２が形成されている。浮遊ゲート電極２２及びトンネル絶縁膜２１の右側の端部と基板１０の一部をエッチングして溝が形成され、この溝内にシリコン酸化膜等からなる素子分離絶縁膜（第１の素子分離絶縁膜）１５が埋め込み形成されている。ここで、素子分離絶縁膜１５は、図２の平面図から分かるように、Ｙ方向に連続的に形成されるのではなく、Ｙ方向に分離して複数箇所に形成されている。これにより、浮遊ゲート電極２２の右側端部では、Ｙ方向に沿って浮遊ゲート電極２２と素子分離絶縁膜１５が交互に配置されることになる。さらに、浮遊ゲート電極２２の形成領域よりも右側では、Ｙ方向に沿って基板表面が露出する部分と素子分離絶縁膜１５が交互に配置されることになる。
【００１９】
浮遊ゲート電極２２及び素子分離絶縁膜１５上の一部には、電極間絶縁膜（第２の絶縁膜）２３を介して制御ゲート電極（第２の導電層）２４が形成されている。電極間絶縁膜２３としてはトンネル絶縁膜よりも誘電率の高いシリコン窒化膜や酸化膜／窒化膜／酸化膜の積層構造（ＯＮＯ膜）を用いることができる。制御ゲート電極２４としては金属シリサイドを用いることができるが、特にＮｉシリサイドが適している。
【００２０】
なお、トンネル絶縁膜２１，浮遊ゲート電極２２，電極間絶縁膜２３，及び制御ゲート電極２４からなる積層構造部は、図２に示すように、矩形状に形成されている。そして、積層構造部の右側の端部では、浮遊ゲート２２及びトンネル絶縁膜２１が凹凸形状を有するものとなっている。
【００２１】
制御ゲート電極２４の中央部よりも左側の位置に該ゲート電極２４を左側の第１の領域５１と右側の第２の領域５２とに分離するように溝が形成され、この溝内に層間絶縁膜（第１の層間絶縁膜）２６が形成されている。層間絶縁膜２６よりも左側の位置、即ち第１の領域５１で電極間絶縁膜２３の一部を除去して開口部（接続部）２５が形成され、この開口部２５で浮遊ゲート電極２２と制御ゲート電極２４が電気的に接続されている。
【００２２】
制御ゲート電極２４には、層間絶縁膜２６よりも左側の位置、即ち第１の領域５１で且つ電極間絶縁膜２３を除去した部分の上方に複数の第１のコンタクトプラグ３１が接続され、層間絶縁膜２６よりも右側の位置、即ち第２の領域５２で且つ素子分離絶縁膜１５の上方に位置する部分に複数の第２のコンタクトプラグ３２が接続されている。そして、Ｓｉ基板１０には、積層構造部の右側端部に隣接し、且つ素子分離絶縁膜１５に隣接する位置で複数の第３のコンタクトプラグ３３が接続されている。第１〜第３のコンタクトプラグ３１〜３３の配列方向は共にＸ方向となっている。
【００２３】
このような構成であれば、第２のコンタクトプラグ３２を素子分離絶縁膜１５の上方に形成させることによって、コンタクトプラグ３２が電極間絶縁膜２３を突き抜けたとしても制御ゲート電極２４と浮遊ゲート電極２２間のショートを回避できる。即ち、キャパシタのコンタクトプラグの配置及びコンタクトプラグ下層の構造を変更することによって、コンタクト形成時に発生するショートを防止することができる。従って、素子信頼性の向上をはかることができる。
【００２４】
この効果をより詳しく説明すると次の通りである。制御ゲート電極２４としてＮｉシリサイドを用いる場合、電極間絶縁膜２３の上にポリＳｉ膜を堆積し、その上にＮｉ膜を堆積した後、熱処理を施してシリサイド化することによりＮｉシリサイドを形成する。このとき、高温での熱処理によって、多結晶のシリサイド結晶粒が凝集してしまい、構造及び組成の均一性が劣化してしまい、制御ゲート電極２４であるシリサイド電極が凝集して不均一に形成される場合がある。そして、制御ゲート電極２４上にコンタクトプラグ３２を形成した際に、シリサイド未形成箇所の制御ゲート電極２４を突き抜けて、下層の電極間絶縁膜２３までコンタクトプラグ３２が貫通し、制御ゲート電極２４と浮遊ゲート電極２２をショートさせるおそれがある。
【００２５】
これに対し本実施形態では、第２のコンタクトプラグ３２を素子分離絶縁膜１５の上方に形成しているため、仮に突き抜けが生じても、制御ゲート電極２４と浮遊ゲート電極２２のショートを防止することができるのである。
【００２６】
また、本実施形態では、第２のコンタクトプラグ３２と第３のコンタクトプラグ３３とは電気的に接続され、基板１０と浮遊ゲート電極２２との間に設けられるキャパシタと、制御ゲート電極２４の第２の領域５２と浮遊ゲート電極２２との間に設けられるキャパシタとが並列接続され、キャパシタ容量の増大をはかることができる。さらに、本実施形態では、第２のコンタクトプラグ３２と第３のコンタクトプラグ３３が隣接しているため、これらを接続する配線を容易に形成することができる利点もある。
【００２７】
なお、第２のコンタクトプラグ３２と第３のコンタクトプラグ３３の比率は必ずしも同じである必要はない。さらに、第１のコンタクトプラグ３１と、第２及び第３のコンタクトプラグ３２，３３の比率も同じである必要はない。
【００２８】
（第２の実施形態）
図４は、本発明の第２の実施形態に係わる不揮発性半導体記憶装置の要部構成を説明するためのもので、図４（ａ）は平面図、図４（ｂ）は（ａ）の矢視Ａ−Ａ’断面図である。なお、図２及び図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００２９】
本実施形態が先に説明した第１の実施形態と異なる点は、第２のコンタクトプラグ３２側のみではなく、第１のコンタクトプラグ３１側にも素子分離絶縁膜（第２の素子分離絶縁膜）３５を設けたことにある。即ち、浮遊ゲート電極２２及びトンネル絶縁膜２１の左側の端部と基板１０の一部をエッチングして溝が形成され、この溝内に素子分離絶縁膜３５が埋め込み形成されている。そして、コンタクトプラグ３１は素子分離絶縁膜３５の上方に位置するようになっている。
【００３０】
ここで、素子分離絶縁膜３５は、素子分離絶縁膜１５と同時に形成された同じ材料であり、図４（ａ）の平面図から分かるように、Ｙ方向に連続的して形成されている。また、電極間絶縁膜２３を一部除去する部分は、素子分離絶縁膜３５の上方を避けて設けられている。
【００３１】
このような構成であれば、先の第１の実施形態と同様の効果が得られるのは勿論のこと、第１のコンタクトプラグ３１を素子分離絶縁膜３５の上方に形成することによって、コンタクトプラグ３１の突き抜けが生じても、浮遊ゲート電極２２と半導体基板１０との間のショートを回避することができる。従って、第２のコンタクトプラグ３２だけでなく、第１のコンタクトプラグ３１，３２の突き抜けによる問題を解決することができ、更なる信頼性の向上をはかることができる。
【００３２】
（第３の実施形態）
図５は、本発明の第３の実施形態に係わる不揮発性半導体記憶装置の要部構成を説明するためのもので、図５（ａ）は平面図、図５（ｂ）は（ａ）の矢視Ａ−Ａ’断面図である。なお、図２及び図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３３】
本実施形態が先に説明した第１の実施形態と異なる点は、第２のコンタクトプラグ３２及び第３のコンタクトプラグ３３の形成位置である。
【００３４】
本実施形態では、制御ゲート電極２４及び電極間絶縁膜２３の一周辺部（図５（ａ）の下辺部）が図示しない素子分離絶縁膜上まで延在して設けられ、この部分に第２のコンタクトプラグ３２が形成されている。
【００３５】
また、積層構造部の右側の辺は、浮遊ゲート電極２２及びトンネル絶縁膜２１が凹凸状に除去されるのではなく、制御ゲート電極２４及び電極間絶縁膜２３と同様にほぼ直線となっている。そして、積層構造部の右側の辺に隣接する領域でＳｉ基板１０に第３のコンタクトプラグ３３が接続されている。また、第１のコンタクトプラグ３１は第１の実施形態と同様に、制御ゲート電極２４の第１の領域５１に接続されている。ここで、第２の実施形態のように、第２の領域５２側にも素子分離絶縁膜３５を設け、第１のコンタクトプラグ３１を素子分離絶縁膜３５の上方に形成するようにしても良い。
【００３６】
このように本実施形態によれば、第２のコンタクトプラグ３２をキャパシタ端の素子分離領域上に形成することによって、第１の実施形態と同様に、コンタクトプラグ３２が電極間絶縁膜２３を突き抜けたとしても、制御ゲート電極２４と浮遊ゲート電極２２との間のショートを未然に回避することができる。従って、第１の実施形態と同様の効果が得られる。
【００３７】
なお、本実施形態では、第２のコンタクトプラグ３２と第３のコンタクトプラグ３３とを互いに垂直方向となる別の辺に形成することによって、コンタクトプラグ形成後の配線工程が従来構造に比べて複雑になる可能性がある。しかし、第２のコンタクトプラグ３２及び第３のコンタクトプラグ３３の数を間引くことなく、第２のコンタクトプラグ３２を素子分離領域上に形成することができ、コンタクト抵抗の低減をはかり得ると云う利点がある。
【００３８】
（第４の実施形態）
図６は、本発明の第４の実施形態に係わる不揮発性半導体記憶装置の要部構成を説明するためもので、図６（ａ）は平面図、図６（ｂ）は（ａ）の矢視Ａ−Ａ’断面図である。なお、図２及び図３と同一部分には同一符号を付して、その詳しい説明は省略する。
【００３９】
本実施形態が先に説明した第３の実施形態と異なる点は、第２のコンタクトプラグ３２の位置及び新たに層間絶縁膜（第２の層間絶縁膜）３６を設けたことにある。
【００４０】
即ち、第２のコンタクトプラグ３２は、制御ゲート電極２４の右側の周辺部に設けられている。ここで、積層構造部の右側の辺は、浮遊ゲート電極２２及びトンネル絶縁膜２１が凹凸状に除去されるのではなく、制御ゲート電極２４及び電極間絶縁膜２３と同様にほぼ直線となっている。そして、第２のコンタクトプラグ３２と層間絶縁膜２６との間で第２のコンタクトプラグ３２の近傍位置で、制御ゲート電極２４の一部に層間絶縁膜３６が埋め込み形成されている。この層間絶縁膜３６は、層間絶縁膜２６とは異なり、Ｙ方向に連続するのではなく断続的に設けられており、更に層間絶縁膜３６の幅は層間絶縁膜２６よりも狭くなっている。
【００４１】
具体的には、制御ゲート電極２４を形成する前に、電極間絶縁膜２３上に層間絶縁膜としての絶縁膜を堆積し、この絶縁膜を所望パターンに加工することにより、層間絶縁膜２６，３６を同時に形成する。次いで、露出した電極間絶縁膜２３上にポリＳｉ膜及びＮｉ膜を堆積した後に、熱処理を施すことによって、Ｎｉシリサイドからなる制御ゲート電極２４を形成する。
【００４２】
ここで、制御ゲート電極２４の一部或いは全てがシリサイドで形成されている場合、シリサイドは、電極形成膜厚や体積、熱工程など様々な要因によって凝集し、不良の一因となる。そこで、第２のコンタクトプラグ近傍のシリサイド形成体積を小さくすることで、その周辺のシリサイド凝集抑制が可能である。即ち、第２のコンタクトプラグ３２を形成する制御ゲート２４の一部を除去することによって、見かけ上、第２のコンタクトプラグ３２に接続する制御ゲート電極２４のシリサイドの体積を小さくし、シリサイドを均一に形成させることができる。その結果、第２のコンタクトプラグ３２の突き抜けを抑制させることが可能となる。
【００４３】
このように本実施形態によれば、第２のコンタクトプラグ３２の近傍の一部の制御ゲート電極２４を層間絶縁膜３６で埋め込むことによって、キャパシタ容量の減少を最低限にし、かつ第２のコンタクトプラグ３２を形成する制御ゲート電極２４を均一に形成させることが可能となる。このため、コンタクトプラグ３２の制御ゲート電極２４及び電極間絶縁膜２３の貫通を回避することが可能となる。
【００４４】
また、本実施形態では、第３の実施形態と同様に、第２のコンタクトプラグ３２及び第３のコンタクトプラグ３３の数を間引くことなく形成することができるため、コンタクト抵抗の低減をはかり得ると云う利点がある。さらに、層間絶縁膜３６の形成を層間絶縁膜２６と同時に行うことにより、層間絶縁膜３６の形成に伴う工程の複雑化を防止し得ると云う利点もある。
【００４５】
（変形例）
なお、本発明は上述した各実施形態に限定されるものではない。基板は必ずしもＳｉ基板に限るものではなく、メモリセルを形成可能な半導体基板であればよい。さらに、絶縁膜上にＳｉ層を形成したＳＯＩ基板を用いることも可能である。
【００４６】
また、第１〜第３のコンタクトプラグの個数は必ずしも複数である必要はなく、十分なコンタクトが取れる条件であれば、それぞれ１つにすることも可能である。
【００４７】
メモリセル部を構成するメモリセルユニットは、ＮＡＮＤ型に限らずＯＲ型に適用することもできる。要は、メモリセルが浮遊ゲートと制御ゲートの２層ゲート構成を有する不揮発性半導体メモリセルであればよい。
【００４８】
また、実施形態では不揮発性半導体記憶装置を例にしたが、必ずしもこれに限らず、半導体基板上に第１の絶縁膜，第１の導電層，第２の絶縁膜，及び第２の導電層を積層した積層構造部を有する半導体装置であれば適用することが可能である。
【００４９】
その他、本発明の要旨を逸脱しない範囲で、種々変形して実施することができる。
【符号の説明】
【００５０】
１０…Ｓｉ基板（半導体基板）
１１…メモリセルアレイ（メモリセル部）
１２…周辺回路部
１５…第１の素子分離絶縁膜
２１…トンネル絶縁膜（第１の絶縁膜）
２２…浮遊ゲート電極（第１の導電層）
２３…電極間絶縁膜（第２の絶縁膜）
２４…制御ゲート電極（第２の導電層）
２６…第１の層間絶縁膜
３１…第１のコンタクトプラグ
３２…第２のコンタクトプラグ
３３…第３のコンタクトプラグ
３５…第２の素子分離絶縁膜
３６…第２の層間絶縁膜
５１…第１の領域
５２…第２の領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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