(57)【特許請求の範囲】
【請求項１】
変換対象の入力アナログ信号を複数の段階を経てデジタル値に変換する際に、前記複数の段階ごとに、前記各段階に対応する刻み幅で設定された複数の参照電圧のいずれかと前記入力アナログ信号電圧とを比較する複数の比較器と、
前記複数の比較器のうち２つの出力が信号電圧として入力され、当該２つの比較器にそれぞれ対応する第１参照電圧と第２参照電圧との間を複数の区間に分割するように設けられた少なくとも一つの中間電圧のいずれかを判定レベルとして前記入力アナログ信号電圧との比較を行う少なくとも一つの補間比較器と、
前記補間比較器のそれぞれについて、前記複数の段階それぞれに対応する判定レベルと前記入力アナログ信号電圧との一致判定誤差を補正するための補正値を求める補正値取得部と、
前記入力アナログ信号を変換する際に、前記補正値取得部で前記補間比較器ごとに求めた補正値を、対応する前記補間比較器に前記複数の段階ごとに設定する補正値適用部と、
を備え、
前記補正値取得部は、
補正対象の補間比較器について、前記各段階における判定レベルのいずれかに相当する個別テスト電圧を生成し、前記補正対象の補間比較器に対応する２つの比較器に、前記入力アナログ信号に代えて入力するテスト電圧生成部と、
別の共通テスト電圧を生成し、前記補正対象の補間比較器に対応する２つの比較器に、前記入力アナログ信号と前記第１参照電圧および前記第２参照電圧に代えて入力する共通電圧生成部と、
前記個別テスト電圧の入力に応じて前記補正対象の補間比較器の出力として得られる前記判定レベルに対応する一致判定誤差と、前記共通テスト電圧の入力に応じて得られる一致判定誤差とに基づいて、前記各段階における判定レベルに対応する補正値を算出する補正値算出部と、
を備えた
ことを特徴とするＡＤ変換回路。
【請求項２】
請求項１に記載のＡＤ変換回路において、
前記テスト電圧生成部は、前記各段階のうち最も粗い刻み幅で前記複数の参照電圧が設定される段階において、前記補正対象の補間比較器に対応する中間電圧を、前記個別テスト電圧として生成する
ことを特徴とするＡＤ変換回路。
【請求項３】
請求項１に記載のＡＤ変換回路において、
前記共通電圧生成部は、前記各比較器をそれぞれに対応する参照電圧から切り離して、前記入力アナログ信号に接続するスイッチを備え、
前記共通テスト電圧を前記入力アナログ信号に代えて、前記各比較器に入力する
ことを特徴とするＡＤ変換回路。
【請求項４】
請求項１に記載のＡＤ変換回路において、
前記補正値算出部は、
前記個別テスト電圧の入力に応じて前記補正対象の補間比較器の出力として得られる前記判定レベルに対応する一致判定誤差と、前記共通テスト電圧の入力に応じて得られる一致判定誤差とから、前記補間比較器の前記判定レベルに対応する一致判定誤差に含まれる、入力電圧に依存しない固定成分と入力電圧に依存する電圧依存成分とをそれぞれ特定する成分特定部と、
前記各段階における判定レベルと前記個別テスト電圧との比に相当する係数と前記個別テスト電圧に対応する電圧依存成分とを乗算して、前記各段階における判定レベルに対応する補正値の電圧依存成分を算出する依存成分算出部と、
を備え、
前記成分特定部によって特定された前記固定成分と、前記依存成分算出部で得られた前記各段階における中間電圧に対応する補正値の電圧依存成分との和として、前記各段階についての補正値を求める
ことを特徴とするＡＤ変換装置。
【請求項５】
請求項４に記載のＡＤ変換回路において、
前記補間比較器は、前記第１の参照電圧と前記第２の参照電圧との間を２ｍ個の区間に分割するように設けられた２ｍ−１個の中間電圧のそれぞれに対応して設けられ、
前記成分特定部は、前記補正対象の補間比較器に対応する前記固定成分と前記個別テスト電圧に対応する前記電圧依存成分を表すデジタル値をそれぞれ生成し、
前記依存成分算出部は、
前記個別テスト電圧に対応する電圧依存成分を表すデジタル値についてシフト演算を行うことによって、前記各段階における中間電圧に対応する電圧依存成分を表すデジタル値を生成するシフトレジスタを備えた
ことを特徴とするＡＤ変換回路。
【請求項６】
変換対象の入力アナログ信号を複数の段階を経てデジタル値に変換する際に、前記複数の段階ごとに、前記各段階に対応する刻み幅で設定された複数の参照電圧のいずれかと前記入力アナログ信号電圧とを比較する複数の比較器と、
前記複数の比較器のうち２つの出力が信号電圧として入力され、当該２つの比較器にそれぞれ対応する第１参照電圧と第２参照電圧との間を複数の区間に分割するように設けられた少なくとも一つの中間電圧と前記入力アナログ信号電圧とをそれぞれ比較する少なくとも一つの補間比較器と、
を備えたＡＤ変換回路によるＡＤ変換方法であって、
前記補間比較器のそれぞれについて、対応する中間電圧と前記入力電圧との一致判定誤差を補正するための補正値を、前記複数の段階それぞれについて求める補正値取得手順と、
前記入力アナログ信号を変換する際に、前記補正値取得手順で前記補間比較器ごとに求めた補正値を、対応する前記補間比較器に前記複数の段階ごとに設定する補正値適用手順と、
を備え、
前記補正値取得手順は、
補正対象の補間比較器について、前記各段階における比較にかかる中間電圧のいずれかに相当する個別テスト電圧を生成し、補正対象の補間比較器に対応する２つの比較器に、前記入力アナログ信号に代えて入力するテスト電圧生成手順と、
別の共通テスト電圧を生成し、前記補正対象の補間比較器に対応する２つの比較器に、前記入力アナログ信号および参照電圧に代えて入力する共通電圧生成手順と、
前記個別テスト電圧および前記共通テスト電圧が入力された際にそれぞれ現れる前記補正対象の補間比較器の出力に基づいて、前記各段階における中間電圧に対応する補正値を算出する補正値算出手順と、
を備えた
ことを特徴とするＡＤ変換方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路チップ内やチップ間などを接続する高速インタフェースの受信装置に備えられるＡＤ変換回路およびＡＤ変換方法に関する。
【背景技術】
【０００２】
集積回路チップ内やボード内のチップ間および異なるボードに搭載されたチップ間を接続するための高速インタフェースの規格として、様々な高速インタフェースが普及している。このような高速インタフェースの例としては、Serial−ATA(Advanced Technology Attachment)、PCI(Peripheral Component Interconnect)‐Express、USB3.0および10Gbit−Ethernet(登録商標)などが挙げられる。
【０００３】
上述したような高速インタフェースに備えられる受信装置に備えられるＡＤ変換回路(ＡＤＣ)では、高速に、しかも、高い分解能の変換結果を得ることが重要視されている。
【０００４】
Ｆｌａｓｈ型ＡＤＣは、複数の比較器により、それぞれの参照電圧と入力電圧を並行して比較して結果をラッチするので、高速な動作が可能である。しかし、Ｆｌａｓｈ型ＡＤＣの分解能は比較器の数で制限されるので、分解能を向上しようとするとハードウェア量および消費電力が大きく増大してしまう。
【０００５】
２ステップＡＤＣは、上位判定用のＡＤＣによりＡＤ変換結果の上位ビットを特定し、下位判定用のＡＤＣにより下位ビットを特定する。これにより、ハードウェア量の増大を抑えつつ、分解能の向上が図られている。更に、一つのＦｌａｓｈ型ＡＤＣを上位ビットの判定と下位ビットの判定との両方で使いまわすようにしたリサイクルリング２ステップＡＤＣも提案されている(非特許文献１参照)。
【０００６】
一方、Ｆｌａｓｈ型ＡＤＣの隣り合う２つの比較器の出力を用いて、これらの比較器に入力される参照電圧の中間の電圧値を判定レベルとした比較を行う補間型のＡＤＣも提案されている。補間型のＡＤＣでは、分圧回路を用いて、２つの比較器の出力を様々な割合で抵抗分割することにより、ＡＤＣの分解能を向上することができる。また、複数の抵抗素子を直列接続した分圧回路を備える代わりに、ラッチコンパレータを用いた構成も提案されている(非特許文献２参照)。この構成では、２つの比較器の出力が入力される複数のラッチコンパレータは、それぞれの入力段のサイズ比が異なるように設計される。これにより、２つの比較器に入力される参照電圧の間に設定された複数の中間電圧を判定レベルとした判定を行うことができる。
【０００７】
ラッチコンパレータを用いた補間型のＡＤＣでは、例えば、電源投入時などに、各ラッチコンパレータに対応する中間電圧を持つ入力電圧を順次に入力して、個々のラッチコンパレータの較正作業を行う。そして、この較正作業で得られた補正値を保持しておき、ＡＤＣの運用時に、各ラッチコンパレータの出力の補正に用いられる。
【先行技術文献】
【非特許文献】
【０００８】
【非特許文献１】”An 8-bit 20 MS/s CMOS A/D Converter with 50 mW Power Consumption”, S. Hosotani, T. Miki, A. Maeda, N. Yazawa
【非特許文献２】”A 7b 450MSample/s 50mW CMOS ADC in 0.3mm2”, Koji Sushihara, Akira Matsuzawa, ISSCC 2002 / SESSION 10 / HIGH-SPEED ADCs / 10.3
【発明の概要】
【発明が解決しようとする課題】
【０００９】
上述した従来のラッチコンパレータを用いた補間型のＡＤＣでは、較正作業の際に、各ラッチコンパレータに対応する中間電圧を持つ入力電圧を生成するために、ＤＡ変換器を備える場合がある。このようなＤＡ変換器は、全ての中間電圧に対応する入力電圧を生成するために、その回路規模が、補間型のＡＤＣのビット数に比例して増大してしまう。補間型のＡＤＣを用いた２ステップＡＤＣや２ステップリサイクリングＡＤＣでも、同様に、較正作業用のＤＡ変換器の回路規模は、各ステップの補間型ＡＤＣのビット数に比例して増大する。そして、このようなＤＡ変換器の回路規模の増大に伴って、補間型ＡＤＣおよびこれを用いた２ステップＡＤＣ全体の回路規模もまた増大してしまう。
【００１０】
本件開示の装置は、ラッチコンパレータを用いた補間型のＡＤ変換回路において、ＡＤ変換回路の高ビット化に伴う較正用回路の回路規模の増大を抑制することが可能なＡＤ変換回路およびＡＤ変換方法を提供することを目的とする。
【課題を解決するための手段】
【００１１】
上述した目的は、以下に開示するＡＤ変換回路によって達成することができる。
【００１２】
一つの観点によるＡＤ変換回路は、変換対象の入力アナログ信号を複数の段階を経てデジタル値に変換する際に、複数の段階ごとに、各段階に対応する刻み幅で設定された複数の参照電圧のいずれかと入力アナログ信号電圧とを比較する複数の比較器と、複数の比較器のうち２つの出力が信号電圧として入力され、当該２つの比較器にそれぞれ対応する第１参照電圧と第２参照電圧との間を複数の区間に分割するように設けられた少なくとも一つの中間電圧のいずれかを判定レベルとして入力アナログ信号電圧との比較を行う少なくとも一つの補間比較器と、補間比較器のそれぞれについて、複数の段階それぞれに対応する判定レベルと入力アナログ信号電圧との一致判定誤差を補正するための補正値を求める補正値取得部と、入力アナログ信号を変換する際に、補正値取得部で補間比較器ごとに求めた補正値を、対応する補間比較器に複数の段階ごとに設定する補正値適用部とを備え、補正値取得部は、補正対象の補間比較器について、各段階における判定レベルのいずれかに相当する個別テスト電圧を生成し、補正対象の補間比較器に対応する２つの比較器に、入力アナログ信号に代えて入力するテスト電圧生成部と、別の共通テスト電圧を生成し、補正対象の補間比較器に対応する２つの比較器に、入力アナログ信号と第１参照電圧および第２参照電圧に代えて入力する共通電圧生成部と、個別テスト電圧の入力に応じて補正対象の補間比較器の出力として得られる判定レベルに対応する一致判定誤差と、共通テスト電圧の入力に応じて得られる一致判定誤差とに基づいて、各段階における判定レベルに対応する補正値を算出する補正値算出部とを備える。
【発明の効果】
【００１３】
本件開示のＡＤ変換回路によれば、ＡＤ変換回路の高ビット化に伴う較正用回路の回路規模の増大を抑制することができる。
【図面の簡単な説明】
【００１４】
【図１】ＡＤ変換回路の一実施形態を示す図である。
【図２】２ステップリサイクリングＡＤＣを説明する図である。
【図３】ラッチコンパレータの説明図である。
【図４】ラッチコンパレータによる一致判定を説明する図である。
【図５】ラッチコンパレータのオフセットを説明する図(その1)である。
【図６】ラッチコンパレータのオフセットを説明する図(その２)である。
【図７】ラッチコンパレータの補正を説明する図である。
【図８】補正値算出部の別実施形態を示す図である。
【図９】補正値テーブルの例を示す図である。
【図１０】較正動作を表す流れ図(その1)である。
【図１１】較正動作を表す流れ図(その２)である。
【図１２】Ａ／Ｄ変換動作を表す流れ図である。
【図１３】補正値適用部の別実施形態を示す図である。
【発明を実施するための形態】
【００１５】
以下、図面に基づいて、本発明の実施形態について詳細に説明する。
(一つの実施形態)
図１に、ＡＤ変換回路の一実施形態を示す。
【００１６】
図１に示したＡＤ変換回路は、補間型ＡＤ変換部と、補正値取得部１１０と補正値適用部１０４とを備えている。
【００１７】
図１に示した補間型ＡＤ変換部は、分圧回路と、Ｋ個の比較器１０１ｉ(ｉ＝１〜Ｋ)と、これらの比較器による判定レベルの間の中間電圧を判定レベルとする補間比較回路とを備えている。
【００１８】
図１に示すように、複数の抵抗素子を含む分圧回路は、基準電圧Ｖｒｅｆに基づいて、Ｋ個の参照電圧Ｖｒ１〜ＶｒＫを生成する。これらの参照電圧は、それぞれ対応する比較器１０１ｉ(ｉ＝１〜Ｋ)に入力される。そして、これらの比較器１０１により、入力電圧Ｖｉｎとそれぞれの参照電圧とが比較される。これらの比較器１０１ｉ，１０１ｉ＋１の差動出力Ｘ，Ｙは、対応するラッチ１０２ｉ，１０２ｉ＋１に入力され、所定のクロック信号に同期して保持される。なお、図１では、ｉ番目の比較器１０１ｉおよびｉ＋１番目の比較器１０１ｉ＋１と、対応するラッチ１０２と、これらの比較器１０１の出力に基づいて、参照電圧Ｖｒｉ、Ｖｒｉ＋１の間に設定される中間電圧を判定レベルとする比較を行う補間比較回路を例示している。図１においては、ｉ番目の比較器１０１ｉの差動出力をＸ１，Ｙ１として示し、ｉ＋１番目の比較器１０１ｉ＋１の差動出力をＸ２，Ｙ２として示した。
【００１９】
図１に示した補間比較回路は、参照電圧Ｖｒｉ、Ｖｒｉ＋１の間をｎ個の区間に分割するように設けられたｎ−１個の中間電圧Ｖｍｉ，１〜Ｖｍｉ，ｎ−１に対応するｎ−１個の補間比較器１０３を備えている。なお、図１において、各補間比較器１０３は、下側の参照電圧Ｖｒｉと、補間比較回路内での番号ｊ(ｊ＝１〜ｎ−１)とを組み合わせた添え字を符号「１０３」に付して示した。また、補間比較器１０３ｉ，１〜１０３ｉ，ｎ−１を総称する際には、単に補間比較器１０３と称する。
【００２０】
これらの補間比較器１０３には、上述した２つの比較器１０１ｉの差動出力Ｘ１，Ｙ１と比較器１０１ｉ＋１の差動出力Ｘ２，Ｙ２の双方が入力されている。そして、これらの差動出力に基づいて、各補間比較器１０３により、入力電圧Ｖｉｎと対応する中間電圧とが比較される。これらの補間比較器１０３は、ラッチ機能も備えており、この比較結果は、上述したクロック信号に同期して保持される。
【００２１】
上述した比較器１０１ｉ，１０１ｉ＋１に対応するラッチ１０２ｉ，１０２ｉ＋１およびこれらの補間比較器１０３ｉ，１〜１０３ｉ，ｎ−１に保持された比較結果は、エンコーダ部に渡される。そして、これらの比較結果に基づいて、エンコーダ部により、入力電圧Ｖｉｎの電圧値を表すデジタル値が生成される。なお、図１においては、エンコーダ部の図示は省略した。
【００２２】
補正値取得部１１０および補正値適用部１０４についての説明に先立って、補間型ＡＤ変換部を用いた２ステップリサイクリングＡＤ変換装置(ＡＤＣ)について説明する。
【００２３】
図２に、補間型ＡＤ変換部を用いた２ステップリサイクリングＡＤＣを説明する図を示す。なお、図２において、上述した補間型ＡＤ変換部に符号１００を付して示した。また、図２に示した構成要素のうち、図１に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００２４】
２ステップリサイクリングＡＤＣでは、サンプルホールド回路１０５によって、入力アナログ信号がサンプリングされて保持される。そして、このサンプリング結果が、入力電圧Ｖｉｎとして、スイッチＳＷ４を介して補間型ＡＤ変換部１００に入力される。補間型ＡＤ変換部１００は、まず、例えば、入力アナログ信号の最大振幅に相当する基準電圧から生成した粗い刻みの参照電圧との比較結果に基づいて、Ａ／Ｄ変換結果の上位Ｍビットを生成して出力する。補間型ＡＤ変換部１００にＫ(Ｋ＝２Ｌ)個の比較器が備えられ、補間比較回路により、参照電圧の刻みをｎ(ｎ＝２ｍ)個に分割した中間電圧が設定されている場合に、第１のステップで出力されるデジタル出力のデータ長は、(Ｌ＋ｍ)ビットとなる。
【００２５】
第２のステップでは、まず、上述したデジタル出力がデジタルアナログ変換器(ＤＡＣ)１０６に入力される。そして、このＤＡＣ１０６により、Ａ／Ｄ変換結果の上位Ｍビットに相当する電圧値が生成される。この電圧値と上述した入力電圧Ｖｉｎとから、加算器１０７により、差分電圧Ｖｒｄがされる。このとき、上述したスイッチＳＷ４が開かれ、代わりに、スイッチＳＷ５が閉じられる。そして、このスイッチＳＷ５を介して、この差分電圧Ｖｒｄが、上述した入力電圧Ｖｉｎに代えて補間型ＡＤ変換部１００に入力される。このとき、補間型ＡＤ変換部１００は、上述した粗い刻みの参照電圧に代えて、第１のステップにおける補間型ＡＤ変換部１００における分解能に相当する基準電圧から生成した参照電圧との比較を行う。そして、この比較結果に基づいて、補間型ＡＤ変換部１００は、Ａ／Ｄ変換結果の下位Ｍビットを生成して出力する。
【００２６】
以上に説明したように、２ステップリサイクリングＡＤＣでは、第１のステップと第２のステップとでは、補間型ＡＤ変換部１００において比較判定の基準となる参照電圧が大きく異なっている。したがって、補間型ＡＤ変換部１００の較正を行う際に、補正値取得部１１０により、上述したステップごとに、そのステップにおけるＡＤ変換の分解能に適合する補正値を、補間比較回路に備えられた各補間比較器について取得することが望ましい。そして、ステップごとに取得された補正値を、補正値適用部１０４により、ＡＤ変換の段階の切替に応じて、各補間比較器に適用することにより、個々の補間比較器におけるオフセットのばらつきを補正して、高精度のＡＤ変換結果を得ることができる。
【００２７】
図１に示した補正値取得部１１０は、電圧生成部１１１と、較正制御部１１２と、補正値算出部１１３と、補正値テーブル１１４とを備えている。また、補正値取得部１１０は、各比較器１０１ｉに対応してそれぞれ２つのスイッチＳＷ１(ｉ)，ＳＷ２(ｉ)と、別のスイッチＳＷ３とを備えている。なお、図１に示した例では、補正値読出部１１５が補正値テーブル１１４から各補間比較器１０３への補正値を読み出して、個々の補間比較器１０３に入力する仕組みを含んで、補正値適用部１０４が実現されている。
【００２８】
電圧生成部１１１は、較正制御部１１２からの指示に従って、各補間比較器１０３に対応する中間電圧Ｖｍｉ，ｊ(ｉ＝１〜Ｋ，ｊ＝１〜ｎ−１)に相当する個別電圧を生成する。電圧生成部１１１で生成された個別電圧および共通電圧ＶＣＭは、スイッチＳＷ３を介して各比較器１０１に入力される。つまり、図１に示した例では、較正制御部１１２からの指示に応じて電圧生成部１１１で生成された個別電圧をスイッチＳＷ３を介して各比較器１０１に入力する仕組みにより、テスト電圧生成部が実現されている。
【００２９】
また、各比較器１０１ｉに対応して備えられたスイッチＳＷ１(ｉ)は、較正制御部１１２からのスイッチ切替信号に応じて、対応する比較器１０１の参照電圧入力端子と分圧回路との接続を切断する。一方、もう一方のスイッチＳＷ２(ｉ)は、同じスイッチ切替信号に応じて、対応する比較器１０１の参照電圧入力端子と入力電圧入力端子とを短絡する。このようにして、各比較器１０１を参照電圧から切り離した後に、較正制御部１１２からの指示に応じて、電圧生成部１１１により、共通電圧ＶＣＭを生成することにより、各比較器１０１の両入力端子に共通電圧ＶＣＭを入力することができる。つまり、図１に示した例では、電圧生成部１１１、較正制御部１１２、スイッチＳＷ３および各比較器１０１に対応する２つのスイッチは、共通電圧生成部にも相当する。
【００３０】
また、補正値算出部１１３は、較正制御部１１２からの指示に応じて、各比較器１０１に対応するラッチ１０２および各補間比較器１０３の出力信号を収集する。そして、収集した出力信号に基づいて、補正値算出部１１３は、各ラッチ１０２および各補間比較器１０３における一致判定オフセットを表すデジタル値を生成する。補正値算出部１１３によって生成されたオフセットを表すデジタル値は、各ラッチ１０２および各補間比較器１０３の補正値として補正値テーブル１１４に保持される。
【００３１】
なお、補正値算出部１１３は、本出願人が先に出願した特願２０１０− ７３８２８「電圧増幅方法、その方法を実行する増幅回路及びその増幅回路を含むアナログデジタル変換回路」に開示した方法を利用して、一致判定オフセットを求めることができる。
【００３２】
以下、補正値算出部１１３により、各補間比較器１０３ｉ，ｊについて、ＡＤ変換の第１のステップにおける分解能に対応した補正値ＣＡＬｉ(ｊ)と、第２のステップにおける分解能に対応した補正値ｃａｌｉ(ｊ)とをそれぞれ求める方法について説明する。
【００３３】
図３に、ラッチコンパレータの説明図を示す。図３(Ａ)は、図１に示したラッチ１０２および補間比較器１０３として用いられるラッチコンパレータの構成例である。図３(Ｂ)は、各ラッチコンパレータにおけるチャネル幅の比の例である。
【００３４】
図３(Ａ)に示したラッチコンパレータは、２対のＮＭＯＳトランジスタと、１対のインバータとを含んでいる。各対に含まれる２つのＮＭＯＳトランジスタは、互いのドレイン端子と互いのソース端子がそれぞれ接続されている。また、それぞれのソース端子の接続点は個別に接地されている。また、１対のインバータは、互いに逆向きで、上述した２対のＮＭＯＳトランジスタのドレイン端子の接続点間に並列に接続されている。そして、一方の対に含まれる２つのＮＭＯＳトランジスタのゲートには、補間対象となる２つの比較器の一方の出力Ｘ１，Ｘ２がそれぞれ入力されている。また、２つの比較器の他方の出力Ｙ１，Ｙ２は、他方の対に含まれる各ＮＭＯＳトランジスタのゲートにそれぞれ入力されている。そして、このようなラッチコンパレータにおいて、２組のＮＭＯＳトランジスタのドレインと上述したインバータとの接続点の電位が差動出力ＯＵＴ，ＯＵＴｘとして引き出されている。
【００３５】
図３(Ａ)に示したラッチコンパレータでは、各対に含まれる２つのＮＭＯＳトランジスタのチャネル幅の比に従って、２つの比較器の出力Ｘ１，Ｘ２と出力Ｙ１，Ｙ２とがそれぞれ補間される。例えば、図３(Ｂ)に示したように、チャネル幅の比ａ：ｂを、１：ｎ−１からｎ−１：１まで段階的に変えたｎ−１個のラッチコンパレータは、図１に示したｎ−１個の補間比較器１０３に相当する。また、図３(Ａ)に示した回路において、チャネル幅の比の一方を「０」としたものは、図１に示したラッチ１０２に相当する。なお、図３(Ｂ)に示した例では、図１に示した各比較器１０１ｉに対応するラッチ１０２ｉに相当するラッチコンパレータをラッチＩＤ「Ｌｉ」で示した。一方、図３(Ｂ)において、ｎ−１個の補間比較器１０３に相当するラッチコンパレータはラッチＩＤ「Ｌｉ、ｊ」(ｊ＝１〜ｎ−１)で示した。
【００３６】
図４に、ラッチコンパレータによる一致判定を説明する図を示す。図４に示した例では、ラッチコンパレータに入力される２つの比較器の出力Ｘ１，Ｙ１および出力Ｘ２，Ｙ２の入力電圧Ｖｉｎに対する変化の様子をそれぞれ太い実線と太い破線で示した。
【００３７】
チャネル幅の比の一方を「０」としたラッチコンパレータでは、入力電圧Ｖｉｎが上述した２つの比較器に対応する参照電圧Ｖｒ１，Ｖｒ２と同等となるときに、それぞれ入力Ｘ１，Ｙ１あるいは入力Ｘ２，Ｙ２が同等となる。また、ｎ−１個の補間比較器１０３に相当するラッチコンパレータでは、上述したチャネル幅の比に対応する幅だけ参照電圧からずれた中間電圧Ｖ１〜Ｖｎ−１と入力電圧Ｖｉｎとが等しくなったときに、それぞれの割合で補間された入力電圧Ｘ，Ｙが同等となる。なお、図４において、様々な割合で補間された入力電圧Ｘ，Ｙの変化の様子を、それぞれ異なる線種を用いて示した。
【００３８】
実際の素子では、ラッチコンパレータに含まれる各ＮＭＯＳトランジスタのチャネル幅が設計値とは完全には一致しない。このため、個々のラッチコンパレータにおいて検出される入力の均衡に対応する入力電圧Ｖｉｎは、理想的な値に対してオフセットを持っている。
【００３９】
図５に、ラッチコンパレータのオフセットを説明する図(その１)を示す。また、図６に、ラッチコンパレータのオフセットを説明する図(その２)を示す。
【００４０】
図５において、ラッチコンパレータへの入力Ｘ１，Ｙ１あるいは入力Ｘ２，Ｙ２が均衡する点の電圧値をＶＣＭとする。このとき、任意の入力電圧Ｖａとの一致を判定する際のラッチコンパレータへの入力電圧Ｘ１(Ｖａ)，Ｘ２(Ｖａ)、Ｙ１(Ｖａ)，Ｙ２(Ｖａ)は、上述した電圧値ＶＣＭと補間型ＡＤ変換部１００の分解能ΔＶを用いて、式(１)〜式(４)のように表される。
【００４１】
Ｘ１(Ｖａ)＝ＶＣＭ−ｃΔＶ      ・・・(１)
Ｘ２(Ｖａ)＝ＶＣＭ＋ｄΔＶ      ・・・(２)
Ｙ１(Ｖａ)＝ＶＣＭ＋ｃΔＶ      ・・・(３)
Ｙ２(Ｖａ)＝ＶＣＭ−ｄΔＶ      ・・・(４)
一方、図６に示すように、ラッチコンパレータの各ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４には、それぞれ入力電圧Ｘ１，Ｘ２，Ｙ１，Ｙ２の入力に応じて、電流Ｉ１，Ｉ２，Ｉ３，Ｉ４が流れる。ここで、ＮＭＯＳトランジスタのコンダクタンスＧは、キャリア移動度μｎと、単位あたりのゲート容量Ｃ０Ｘ，ゲート幅Ｗ、ゲート長Ｌ，ゲートソース間電圧ＶＧＳおよび閾値電圧ＶＴＨを用いて、式(５)のように表される。
【００４２】
【数１】
0005494273.tif 000002
【００４３】
また、各トランジスタに流れる電流Ｉは、式(６)のように、上述したコンダクタンスＧとドレインソース間電圧ＶＤＳとの積として表される。
【００４４】
Ｉ＝ＧＶＤＳ        ・・・（６）
ここで、β＝μｎＣ０ＸＷ／Ｌとおき、更に、α＝β×ＶＤＳとおくと、電流Ｉは、式(７)のように、ゲートソース間電圧ＶＧＳと閾値電圧ＶＴＨとを用いて表される。
【００４５】
Ｉ＝α(ＶＧＳ−ＶＴＨ)        ・・・(７)
各ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４において、ドレインソース間電圧ＶＤＳは共通である。また、ソース電位は、いずれも接地電位となっている。一方、各ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４に対応するゲートソース間電圧ＶＧＳは、上述した式(１)〜(４)で表される。また、ＮＭＯＳトランジスタＭ１，Ｍ２のチャネル幅の比およびＮＭＯＳトランジスタＭ３，Ｍ４のチャネル幅の比は、ともにｂ：ａである。これらの関係を用いて、各ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４を流れる電流Ｉ１，Ｉ２，Ｉ３，Ｉ４は、式(８)から式(１１)のように表される。
【００４６】
Ｉ１＝ｂα{(ＶＣＭ−ｃΔＶ)−ＶＴＨ１}      ・・・(８)
Ｉ２＝ａα{(ＶＣＭ＋ｄΔＶ)−ＶＴＨ２}      ・・・(９)
Ｉ３＝ｂα{(ＶＣＭ＋ｃΔＶ)−ＶＴＨ３}      ・・・(１０)
Ｉ４＝ａα{(ＶＣＭ−ｄΔＶ)−ＶＴＨ４}      ・・・(１１)
なお、式(８)〜式(１１)において、各ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４の閾値電圧をそれぞれＶＴＨ１〜ＶＴＨ４として示した。ラッチコンパレータでは、上述した電流Ｉ１，Ｉ２の和(Ｉ１＋Ｉ２)と、電流Ｉ３，Ｉ４の和(Ｉ３＋Ｉ４)との差からオフセットが生じる。この電流の差{(Ｉ１＋Ｉ２)−(Ｉ３＋Ｉ４)}は、式(１２)のように表される。
【００４７】
(Ｉ１＋Ｉ２)−(Ｉ３＋Ｉ４)＝２α(ａｄ−ｂｃ)ΔＶ
−{ｂα(ＶＴＨ１−ＶＴＨ３)＋ａα(ＶＴＨ２−ＶＴＨ４)}  …(１２)
式(１２)から分かるように、数値ａｄと数値ｂｃとが等しく、かつ、閾値電圧ＶＴＨ１＝ＶＴＨ３および閾値電圧ＶＴＨ２＝ＶＴＨ４がともに成り立つとき、ラッチコンパレータのオフセットはない。しかし、実際の半導体デバイスでは、ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４のチャネル幅のばらつきなどにより、これらの条件が満たされないので、オフセットが生じる。
【００４８】
ここで、式(１２)の第２項に含まれる閾値電圧ＶＴＨ１〜ＶＴＨ４は、各ＮＭＯＳトランジスタＭ１，Ｍ２，Ｍ３，Ｍ４の固有値であるので、この第２項の値は、入力電圧Ｖａの大きさによらない固定値成分である。一方、式(１２)の第１項に含まれる補間型ＡＤ変換部１００の分解能ΔＶは、入力電圧Ｖａに依存する値である。したがって、この第１項の値は、入力電圧Ｖａに依存して変化する電圧依存成分である。例えば、ＡＤ変換結果の下位部分を生成する際に入力電圧が１／２ｍとなると、このときに、ラッチコンパレータに含まれる各ＮＭＯＳトランジスタを流れる電流の差{(Ｉ１＋Ｉ２)−(Ｉ３＋Ｉ４)}は、式(１３)のように表される。
【００４９】
(Ｉ１＋Ｉ２)−(Ｉ３＋Ｉ４)＝２α(ａｄ−ｂｃ)ΔＶ／２ｍ
−{ｂα(ＶＴＨ１−ＶＴＨ３)＋ａα(ＶＴＨ２−ＶＴＨ４)}  …(１３)
次に、以上で説明した関係を利用して、補間型ＡＤ変換部１００を用いた２ステップリサイクリングＡＤＣにおいて、各ステップのＡＤ変換過程で個々のラッチコンパレータに適用する補正量を求める方法について説明する。
【００５０】
図７に、ラッチコンパレータの補正を説明する図を示す。図７に示した例において、横軸は、ラッチコンパレータへの入力電圧差を示し、縦軸は、上述したオフセットに相当する一致判定誤差を示す。
【００５１】
例えば、図７に示した点Ｐ１は、２ステップＡＤ変換の第１のステップにおいて、ＡＤ変換結果の上位部分を生成する際に、あるラッチコンパレータｊに適用すべき上位変換用補正値ＣＡＬ(ｊ)を示している。この上位変換用補正値ＣＡＬ(ｊ)は、ＡＤ変換結果の上位部分を生成する際の判定レベルとなる中間電圧Ｖｍｊを各比較器１０１に入力したときに、このラッチコンパレータｊの出力に現れる一致判定誤差である。なお、図７に示した電圧Ｖｄは、上述した中間電圧Ｖｍｊに対応するラッチコンパレータへの入力電圧差である。
【００５２】
この上位変換用補正値ＣＡＬ(ｊ)は、上述したように、電圧に依存しない固定成分と電圧依存成分とを含んでいる。そして、ラッチコンパレータｊの一致判定誤差に含まれる固定成分の値は、ラッチコンパレータｊの入力電圧差を「０」としたときにこのラッチコンパレータｊの出力に現れる。なお、図７において、この固定成分の値をｃａｌｃｍ(ｊ)として示した。
【００５３】
上述したように、ラッチコンパレータのオフセットの電圧依存成分、すなわち、一致判定誤差の電圧依存成分は、入力電圧に依存する分解能ΔＶに比例する。したがって、下位判定における一致判定誤差の電圧依存性分の値は、上位変換用補正値ＣＡＬ(ｊ)に含まれる電圧依存成分に基づいて算出することができる。例えば、上位変換用補正値ＣＡＬ(ｊ)に含まれる電圧依存成分に、上位判定時の入力電圧に対する下位判定時の入力電圧との比を乗じればよい。このような簡易な演算処理により、下位判定における一致判定誤差の電圧依存性分の値を求めることができる。そして、この値と上述した固定成分の値との和として、ＡＤ変換結果の下位部分を生成する際の一致判定誤差に相当する補正値ｃａｌ(ｊ)を求めることができる。なお、図７に示した例では、上位判定における入力電圧に対する下位判定における入力電圧との比が１／２ｍである場合を示している。
【００５４】
また、同様にして、３ステップ以上の段階を経て、入力アナログ信号のＡＤ変換を行う場合について、各ラッチコンパレータの補正値をＡＤ変換の段階ごとに求めることも可能である。
【００５５】
次に、上述したようにして、２ステップリサイクリングＡＤＣに用いられた補間型ＡＤ変換部に含まれる各ラッチコンパレータについて、ＡＤ変換処理の各段階において適用する補正値を求める方法について説明する。
(別の実施形態)
図８に、補正値算出部の別実施形態を示す。なお、図８に示した構成要素のうち、図１、図２に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００５６】
図８に示したラッチコンパレータ１０８ｉ，１０８ｉ＋１は、それぞれ図１に示したラッチ１０２ｉ，１０２ｉ＋１に相当する。また、上述した２つのラッチコンパレータ１０８ｉ，１０８ｉ＋１に挟まれたｎ−１個のラッチコンパレータ１０８ｉ，ｊ(ｊ＝１〜ｎ−１)は、図１に示した補間比較器１０３ｉ，ｊ(ｊ＝１〜ｎ−１)に相当する。これらのラッチコンパレータ１０８ｉ，１０８ｉ＋１およびラッチコンパレータ１０８ｉ，ｊに対応して、レジスタ１２９ｉ，１２９ｉ＋１およびレジスタ１２９ｉ，ｊ(ｊ＝１〜ｎ−１)が備えられている。なお、図８では、図１と同様に、補間型ＡＤ変換部１００のうち、ｉ番目の比較器１０１ｉとｉ＋１番目の比較器１０１ｉ＋１に対応する部分を例示している。
【００５７】
これらのレジスタ１２９には、補正値読出部１１５によって補正値テーブル１１４から読み出された補正値がそれぞれ保持される。また、これらのラッチコンパレータ１０８ｉ，１０８ｉ＋１およびラッチコンパレータ１０８ｉ，ｊは、対応するレジスタ１２９に保持された補正値に従って、上述したオフセットを補正するオフセット補正部を内部に備えている。なお、各ラッチコンパレータ１０８に備えられるオフセット補正部の詳細については、本出願人が先に出願した特願２０１０−７３８２８「電圧増幅方法、その方法を実行する増幅回路及びその増幅回路を含むアナログデジタル変換回路」を参照されたい。
【００５８】
図８に示した較正制御部１１２は、ＤＡＣコントローラ１２１と、電圧値テーブル１２２と、スイッチ(ＳＷ)コントローラ１２３とを備えている。ＤＡＣコントローラ１２１は、較正指示に応じて、電圧値テーブル１２２からＡＤ変換の各段階における各ラッチコンパレータ１０８の一致判定電圧を示す電圧コードを読み出し、スイッチＳＷ６を介してＤＡＣ１０６に入力する。なお、このＤＡＣ１０６は、図２に示した２ステップリサイクリングＡＤＣにおいて、ＡＤ変換結果の下位部分の生成の際に、ＡＤ変換結果の上位部分に相当する電圧値の生成に用いられるＤＡＣを用いることができる。
【００５９】
スイッチコントローラ１２３は、較正指示の入力に応じて、補間型ＡＤ変換部１００のデジタル出力の代わりに、上述したＤＡＣコントローラ１２１からの電圧コードがＤＡＣ１０６に入力されるように、上述したスイッチＳＷ６を操作する。また、スイッチコントローラ１２３は、このとき、ＤＡＣ１０６の出力が、図２に示した加算器１０７に入力される代わりに、補間型ＡＤ変換部１００の入力電圧Ｖｉｎとして入力されるように、スイッチＳＷ３を操作する。
【００６０】
また、図８に示した補正値算出部１１３は、オフセット検出回路１２４と、算出制御部１２５と、減算器１２６と、シフトレジスタ１２７と、加算器１２８と、補正値テーブル１１４とを備えている。
【００６１】
オフセット検出回路１２４は、補間型ＡＤ変換部１００に含まれる全てのラッチコンパレータ１０８からの出力を収集する。そして、収集した出力に基づいて、オフセット検出回路１２４により、個々のラッチコンパレータ１０８のオフセットが検出され、検出されたオフセットを示すデジタル値が生成される。なお、このオフセット検出回路１２４の詳細については、本出願人が先に出願した特願２０１０−７３８２８「電圧増幅方法、その方法を実行する増幅回路及びその増幅回路を含むアナログデジタル変換回路」を参照されたい。
【００６２】
算出制御部１２５は、オフセット検出回路１２４で各ラッチコンパレータについて得られたオフセットを示すデジタル値に基づいて、後述するようにして、ＡＤ変換の各段階における補正値を算出する。減算器１２６、シフトレジスタおよび加算器１２８は、この補正値の算出処理に用いられる。また、算出された補正値は、補正値テーブル１１４に保持される。
【００６３】
図９に、補正値テーブルの例を示す。図９に示した例では、分圧回路によって生成される各参照電圧Ｖｉ(ｉ＝１〜Ｋ)を一致判定電圧とするラッチコンパレータ１０８をラッチＩＤ[Ｌ(ｉ)]で示した。また、２つの参照電圧Ｖｉ，Ｖｉ＋１の間に挟まれる中間電圧を一致判定電圧とするラッチコンパレータ１０８を、下側の参照電圧を示す番号とこの区間に含まれる中間電圧を示す番号とを組み合わせて、ラッチＩＤ[Ｌ(ｉ，ｊ)]のように示した。
【００６４】
また、補間作用を持つ各ラッチコンパレータ１０８に対応する上位変換用補正値ＣＡＬ、下位変換用補正値ｃａｌおよび固有補正値ｃａｌｃｍは、それぞれ参照電圧の番号と参照電圧で示される区間内での中間電圧の番号とを組み合わせた添え字を付して示した。なお、各参照電圧に対応するラッチコンパレータ１０８については、固有補正値ｃａｌｃｍのみが得られる。
【００６５】
次に、各ラッチコンパレータ１０８を較正する動作について説明する。補間型ＡＤ変換部１００に含まれる各ラッチコンパレータ１０８の較正作業は、例えば、ＡＤ変換装置が備えられた高速インタフェースに電源が投入されたタイミングなどに行うことができる。
【００６６】
図１０に、較正動作を表す流れ図(その１)を示す。また、図１１に、較正動作を表す流れ図(その２)を示す。
【００６７】
例えば、上述した高速インタフェースへの電源投入に応じて、受信装置のコントローラなどから較正制御部１１２に較正指示が渡される(ステップ３０１)。これに応じて、図８に示したＤＡＣコントローラ１２１は、電圧値テーブル１２２に参照電圧番号ｉと中間電圧番号ｊとの組み合わせに対応して保持された電圧コードをＤＡＣ１０６に入力する。なお、電圧値テーブル１２２には、例えば、ＡＤ変換結果の上位部分を生成する際の中間電圧を示す電圧コードを保持しておけばよい。
【００６８】
上述した電圧コードの入力に応じて、このＤＡＣ１０６により、中間電圧(ｉ，ｊ)が生成され(ステップ３０２)、この中間電圧(ｉ，ｊ)が入力電圧Ｖｉｎとして補間型ＡＤ変換部１００に入力される。
【００６９】
このとき、オフセット検出回路１２４は、上述した中間電圧(ｉ，ｊ)に対応するラッチコンパレータ１０８ｉ，ｊの出力を収集する(ステップ３０３)。なお、図９において、ラッチコンパレータ１０８ｉ，ｊは、ラッチＬ(ｉ、ｊ)として示した。ステップ３０３で収集した出力に対応して、オフセット検出回路１２４で得られたオフセット値は、算出制御部１２５を介して補正値テーブル１１４に上位変換用補正値ＣＡＬｉ(ｊ)として保持される(ステップ３０４)。
【００７０】
中間電圧番号ｊが各区間に含まれる中間電圧数(ｎ−１)よりも小さい場合に(ステップ３０５の否定判定)、処理は、ステップ３０６で中間電圧番号ｊを更新した後に、ステップ３０２に戻る。そして、新たな中間電圧番号ｊに対応するラッチコンパレータ１０８の補正値を特定する処理が行われる。
【００７１】
ステップ３０２〜ステップ３０６を繰り返し、参照電圧番号ｉに対応する区間内の全ての中間電圧に対応するラッチコンパレータ１０８について上位変換用補正値ＣＡＬｉ(ｊ)が得られたときに、ステップ３０５の肯定判定として、処理は、ステップ３０７に進む。
【００７２】
参照電圧番号ｉが参照電圧の総数Ｋ未満である場合に(ステップ３０７の否定判定)、処理は、ステップ３０８で参照電圧番号ｉを更新した後に、ステップ３０２に戻る。そして、新たな参照電圧番号ｉに対応するラッチコンパレータ１０８の補正値を特定する処理が行われる。
【００７３】
ステップ３０２〜ステップ３０８を繰り返し、補間作用を持つ全てのラッチコンパレータ１０８について上位変換用補正値ＣＡＬｉ(ｊ)が得られたときに、ステップ３０７の肯定判定として、処理は、ステップ３０９に進む。
【００７４】
ステップ３０９において、ＤＡＣコントローラ１２１は、共通電圧Ｖｃｍを示す電圧コードをＤＡＣ１０６に入力し、ＤＡＣ１０６に共通電圧Ｖｃｍを生成させる。なお、この共通電圧Ｖｃｍとしては、例えば、各比較器１０１の動作が保証されている範囲に含まれる電圧値を設定することができる。
【００７５】
また、ステップ３０９とともに、スイッチコントローラ１２３により、図１に示したように、各比較器１０１ｉ(ｉ＝１〜Ｋ)に対応して設けられた２つのスイッチＳＷ１(ｉ)，ＳＷ２(ｉ)(ｉ＝１〜Ｋ)へのスイッチ切替信号が出力される(ステップ３１０)。そして、このスイッチ切替信号に応じて、上述した各スイッチＳＷ１(ｉ)，ＳＷ２(ｉ)が操作され、各比較器１０１の入力端子が短絡され、両方の入力端子に上述した共通電圧Ｖｃｍが入力される。
【００７６】
次いで、オフセット検出回路１２４により、全てのラッチコンパレータ１０８の出力が収集される(ステップ３１１)。そして、収集された出力から生成された共通電圧値に対応するオフセット値は、各ラッチコンパレータの固有補正値として、算出制御部１２５を介して補正値テーブル１１４に保持される(ステップ３１２)。
【００７７】
その後、算出制御部１２５は、上述した参照電圧番号ｉおよび中間電圧番号ｊを初期化した後に、ステップ３１３に進む。そして、算出制御部１２５は、参照電圧番号ｉおよび中間電圧番号ｊで示されるラッチコンパレータ１０８ｉ，ｊに対応する上位変換用補正値ＣＡＬｉ(ｊ)と固有補正値ｃａｌｃｍｉ(ｊ)を補正値テーブル１１４から読み出す(ステップ３１３)。
【００７８】
読み出された上位変換用補正値ＣＡＬｉ(ｊ)と固有補正値ｃａｌｃｍｉ(ｊ)は、減算器１２６に渡され、上位変換用補正値ＣＡＬｉ(ｊ)から固有補正値ｃａｌｃｍｉ(ｊ)を減算する処理が行われ、電圧依存成分Ｄ(ｉ，ｊ)が算出される(ステップ３１４)。この電圧依存成分Ｄ(ｉ，ｊ)は、シフトレジスタ１２７により、ｍ桁の右方向シフト処理される(ステップ３１５)。図１を参照して説明したように、補間作用を持つ各ラッチコンパレータ１０８に対応する中間電圧は、２つの参照電圧間を２ｍ分割するように設定されている。したがって、上述したようなシフト処理により、上位判定時の入力電圧に対する下位判定時の入力電圧の比を電圧依存成分Ｄ(ｉ，ｊ)に乗じる処理を実現することができる。
【００７９】
また、シフトレジスタ１２７によるシフト結果と固有補正値ｃａｌｃｍｉ(ｊ)とを加算器１２８によって加算することにより、下位変換用補正値ｃａｌｉ(ｊ)が得られ、この下位変換用補正値ｃａｌｉ(ｊ)は、補正値テーブル１１４に保持される(ステップ３１６)。
【００８０】
中間電圧番号ｊが各区間に含まれる中間電圧数(ｎ−１)よりも小さい場合に(ステップ３１７の否定判定)、処理は、ステップ３１８で中間電圧番号ｊを更新した後に、ステップ３１３に戻る。そして、新たな中間電圧番号ｊに対応するラッチコンパレータ１０８について、下位変換用補正値を算出する処理が行われる。
【００８１】
ステップ３１３〜ステップ３１８を繰り返し、参照電圧番号ｉに対応する区間内の全ての中間電圧に対応するラッチコンパレータ１０８について下位変換用補正値ｃａｌｉ(ｊ)が得られたときに、ステップ３１７の肯定判定として、処理は、ステップ３１９に進む。
【００８２】
参照電圧番号ｉが参照電圧の総数Ｋ未満である場合に(ステップ３１９の否定判定)、処理は、ステップ３２０で参照電圧番号ｉを更新した後に、ステップ３１３に戻る。そして、新たな参照電圧番号ｉに対応するラッチコンパレータ１０８の下位変換用補正値を算出する処理が行われる。
【００８３】
ステップ３１３〜ステップ３２０を繰り返し、補間作用を持つ全てのラッチコンパレータ１０８について下位変換用補正値ｃａｌｉ(ｊ)が得られたときに、ステップ３１９の肯定判定として、較正処理は終了する。
【００８４】
上述したようにして、補間作用を持つ各ラッチコンパレータについて、下位変換用の補正値を、上位変換時の中間電圧の入力に伴って得られる上位変換用補正値と、共通電圧の入力に伴って得られる固有補正値とに基づいて算出することができる。したがって、図１あるいは図８に示した補正値算出部１１３を備えた補正値取得部１１１では、下位変換用の補正値の取得のために、下位変換時の中間電圧を生成するための高ビットのＤＡＣを不要とすることができる。これにより、回路規模を抑制しつつ、補間型ＡＤ変換部１００に備えられた各ラッチコンパレータ１０８を高い精度で較正する仕組みを実現することができる。これにより、補間型ＡＤ変換部１００を備えた２ステップリサイクリングＡＤＣを実現する上での課題を解決することができる。
【００８５】
ここで、各ラッチコンパレータに対応する上位変換時の中間電圧および上述した共通電圧は、いずれも、２ステップリサイクリングＡＤＣにおいて、ＡＤ変換結果の下位部分を生成する際に用いられるＤＡＣ１０６によって生成可能である。したがって、図８に示したように、下位変換時の差分電圧生成用のＤＡＣ１０６を、そのまま、較正処理の際の中間電圧および共通電圧の生成に利用することができる。
【００８６】
次に、上述したようにして得られた上位変換用補正値および下位変換用補正値を用いて、２ステップリサイクリングＡＤＣが、入力アナログ信号のＡＤ変換を行う動作について説明する。
図１２に、Ａ／Ｄ変換動作を表す流れ図を示す。
【００８７】
２ステップリサイクリングＡＤＣは、入力アナログ信号のＡＤ変換結果の上位部分の生成を指示する上位変換指示に応じて動作を開始する(ステップ３２１)。このとき、補正値読出部１１５は、補間作用を持つ全てのラッチコンパレータ１０８ｉ，ｊに対応する上位変換用補正値ＣＡＬｉ(ｊ)を補正値テーブル１１４から読み出し、対応するレジスタ１２９ｉ，ｊに格納する(ステップ３２２)。なお、各参照電圧に対応するラッチコンパレータ１０８ｉに対応するレジスタ１２９ｉには、予めそれぞれの固有補正値ｃａｌｃｍｉを格納しておくことができる。
【００８８】
次いで、上位変換用参照電圧が設定され(ステップ３２３)、サンプルホールド回路１０５によるサンプリングで得られたサンプルホールド(Ｓ−Ｈ)電圧が、入力電圧Ｖｉｎとして補間型ＡＤ変換部１００に入力される(ステップ３２４)。
【００８９】
このとき、補間作用を持つ各ラッチコンパレータ１０８ｉ，ｊにおいては、対応するレジスタ１２９ｉ，ｊに保持された上位変換用補正値ＣＡＬｉ(ｊ)によるオフセット補正が行われる。また、参照電圧に対応するラッチコンパレータ１０８ｉにおいては、対応するレジスタ１２９ｉに保持された固定補正値ｃａｌｃｍｉによるオフセット補正が行われる。その上で、各ラッチコンパレータ１０８により、それぞれに対応する上位変換用の判定レベルと入力電圧Ｖｉｎとの比較判定結果が出力される。そして、補間型ＡＤ変換部１００に含まれる全てのラッチコンパレータ１０８の判定出力に基づいて、補間型ＡＤ変換部１００内のエンコーダ部により、入力電圧Ｖｉｎに対応するＡＤ変換結果の上位部分が生成される。また、生成されたＡＤ変換結果の上位部分は外部に出力されるとともに、図２に示したＤＡＣ１０６に渡される(ステップ３２５)。
【００９０】
その後、下位変換指示の入力に応じて、入力アナログ信号のＡＤ変換結果の下位部分を生成する処理が開始される(ステップ３２６)。この下位変換指示に応じて、補正値読出部１１５は、補間作用を持つ全てのラッチコンパレータ１０８ｉ，ｊに対応する下位変換用補正値ｃａｌｉ(ｊ)を補正値テーブル１１４から読み出し、対応するレジスタ１２９ｉ，ｊに格納する(ステップ３２７)。
【００９１】
次いで、下位変換用参照電圧が設定される(ステップ３２８)。また、ＤＡＣ１０６により、ＡＤ変換結果の上位部分に相当する電圧が生成される。そして、加算器１０７により、サンプルホールド(Ｓ−Ｈ)電圧とＤＡＣ１０６の出力との差分電圧Ｖｒｄが生成されるとともに、図２に示したスイッチＳＷ４，ＳＷ５が切り替えられる。これにより、サンプルホールド電圧に代えて、上述した差分電圧Ｖｒｄが入力電圧Ｖｉｎとして補間型ＡＤ変換部１００に入力される(ステップ３２９)。
【００９２】
このとき、補間作用を持つ各ラッチコンパレータ１０８ｉ，ｊにおいては、対応するレジスタ１２９ｉ，ｊに保持された下位変換用補正値ｃａｌｉ(ｊ)によるオフセット補正が行われる。また、参照電圧に対応するラッチコンパレータ１０８ｉにおいては、対応するレジスタ１２９ｉに保持された固定補正値ｃａｌｃｍｉによるオフセット補正が行われる。その上で、各ラッチコンパレータ１０８により、それぞれに対応する下位変換用の判定レベルと差分電圧Ｖｒｄとの比較判定結果が出力される。そして、補間型ＡＤ変換部１００に含まれる全てのラッチコンパレータ１０８の判定出力に基づいて、補間型ＡＤ変換部１００内のエンコーダ部により、差分電圧Ｖｒｄに対応するＡＤ変換結果が生成される。このようにして生成されたＡＤ変換結果は、アナログ入力電圧Ｖｉｎに対応するＡＤ変換結果の下位部分として外部に出力され(ステップ３３０)、ＡＤ変換処理が終了する。
【００９３】
上述したようにして、各ラッチコンパレータ１０８に、上位変換用補正値ＣＡＬｉ(ｊ)と下位変換用補正値ｃａｌｉ(ｊ)を適宜切り替えて設定し、オフセット補正動作に供することができる。なお、同様の手順を繰り返して、３ステップ以上の段階を経てＡＤ変換結果を得る際に、それぞれの段階に適合する補正値を設定することも可能である。
【００９４】
また、各ラッチコンパレータ１０８に対応して、上位変換用補正値用のレジスタと下位変換用補正値用のレジスタを設け、これらを切り替えて適用させるようにすることもできる。
(更に別の実施形態)
図１３に、補正値適用部の別実施形態を示す。なお、図１３に示した構成要素のうち、図８に示した構成要素と同等のものについては、同一の符号を付して示し、その説明は省略する。
【００９５】
図１３に示した例では、補間作用を持つラッチコンパレータ１０８ｉ，ｊに対応して、レジスタ１２９ｉ，ｊに加えて、更に、レジスタ１３０ｉ，ｊと切替スイッチとが設けられている。また、補正値算出部１１３で算出された各補正値は、補正値テーブル１１４に保持される代わりに、レジスタ１２９およびレジスタ１３０に直接書き込まれる。
【００９６】
例えば、補正値算出部１１３は、補間作用を持つラッチコンパレータ１０８ｉ，ｊに対応して上位変換用補正値ＣＡＬｉ(ｊ)を算出した際に、上位変換用補正値ＣＡＬｉ(ｊ)を対応するレジスタ１３０ｉ，ｊに書き込むことができる。そして、共通電圧の入力に応じて、各ラッチコンパレータ１０８に対応する固有補正値を取得した際に、対応するレジスタ１３０に保持された上位変換用補正値ＣＡＬｉ(ｊ)を参照して、それぞれの下位変換用補正値ｃａｌｉ(ｊ)を算出することができる。また、このようにして算出された下位変換用補正値ｃａｌｉ(ｊ)は、各ラッチコンパレータ１０８に対応するレジスタ１２９に保持される。
【００９７】
また、図１３に示したレジスタ切替回路１３１は、上位変換指示の入力に応じて、補間作用を持つ各ラッチコンパレータ１０８ｉ，ｊに対応する切替スイッチに対して、上位変換用補正値ＣＡＬｉ(ｊ)が保持されたレジスタ１３０ｉ，ｊの選択を指示する。そして、下位変換指示の入力に応じて、レジスタ切替回路１３１により、下位変換用補正値ｃａｌｉ(ｊ)が保持されたレジスタ１３０ｉ，ｊを選択するように上述した切替スイッチを操作することにより、各ラッチコンパレータ１０８ｉ，ｊに適用される補正値を切り替えることができる。
【符号の説明】
【００９８】
１００  補間型ＡＤ変換部
１０１  比較器
１０２  ラッチ
１０３  補間比較器
１０４  補正値適用部
１０５  サンプルホールド回路
１０６  ＤＡＣ
１０７，１２８  加算器
１０８  ラッチコンパレータ
１１０  補正値取得部
１１１  電圧生成部
１１２  較正制御部
１１３  補正値算出部
１１４  補正値テーブル
１１５  補正値読出部
１２１  ＤＡＣコントローラ
１２２  電圧値テーブル
１２３  スイッチ(ＳＷ)コントローラ
１２４  オフセット検出回路
１２５  算出制御部
１２６  減算器
１２７  シフトレジスタ
１２９，１３０  レジスタ
１３１  レジスタ切替回路
【図１】
0005494273.tif 000003
【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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