(57)【特許請求の範囲】
【請求項１】
セルアレイ部及び周辺回路部が設定された半導体記憶装置であって、
半導体基板と、
前記セルアレイ部における前記半導体基板上に設けられた絶縁膜と、
前記絶縁膜上に設けられたバックゲート電極と、
前記バックゲート電極上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、
前記積層体の積層方向に延び前記積層体を貫く複数本の半導体ピラーと、
前記バックゲート電極の内部又は上方に設けられ、１本の前記半導体ピラーの下端部と他の１本の前記半導体ピラーの下端部とを相互に接続する接続部材と、
前記電極膜と前記半導体ピラーとの間、及び前記バックゲート電極と前記接続部材との間に設けられた電荷蓄積層と、
前記バックゲート電極に電位を印加するバックゲート電極用コンタクトと、
前記周辺回路部における前記半導体基板の上層部分に相互に離隔して形成された一対のソース・ドレイン領域と、
前記半導体基板上における前記ソース・ドレイン領域間の領域の直上域に設けられたゲート絶縁膜と、
前記ゲート絶縁膜上に設けられたゲート電極と、
前記ゲート電極に電位を印加するゲート電極用コンタクトと、
を備え、
前記バックゲート電極及び前記ゲート電極は、
下側半導体層と、
前記下側半導体層上に設けられた導電体層と、
前記導電体層上に設けられた上側半導体層と、
を有し、
前記接続部材は前記上側半導体層の内部又は上方に設けられており、
前記バックゲート電極用コンタクト及び前記ゲート電極用コンタクトは、前記導電体層に接触していることを特徴とする半導体記憶装置。
【請求項２】
前記下側半導体層の導電型と前記上側半導体層の導電型とが相互に異なることを特徴とする請求項１記載の半導体記憶装置。
【請求項３】
前記下側半導体層の導電型はｎ型であり、前記上側半導体層の導電型はｐ型であることを特徴とする請求項２記載の半導体記憶装置。
【請求項４】
前記積層体上に設けられ第１方向に延びる複数本の選択ゲート電極と、
前記選択ゲート電極と前記半導体ピラーとの間に設けられたゲート絶縁膜と、
前記第１方向に延び、前記１本の半導体ピラーの上端部に接続された複数本のソース線と、
前記第１方向に対して交差する第２方向に延び、前記他の１本の半導体ピラーの上端部に接続された複数本のビット線と、
をさらに備え、
前記電極膜は、前記第１方向に延びる複数本の制御ゲート電極に分断されており、
前記半導体ピラーは、前記第１方向及び前記第２方向に沿ってマトリクス状に配列され、前記選択ゲート電極を貫いていることを特徴とする請求項１〜３のいずれか１つに記載の半導体記憶装置。
【請求項５】
セルアレイ部及び周辺回路部が設定された半導体記憶装置の製造方法であって、
半導体基板上に絶縁膜を形成する工程と、
前記絶縁膜上に下側半導体層、金属シリサイド層及び上側半導体層がこの順に積層された導電膜を形成する工程と、
前記導電膜を加工して、前記セルアレイ部にバックゲート電極を形成すると共に、前記周辺回路部にゲート電極を形成する工程と、
前記半導体基板における前記ゲート電極の直下域を挟む領域にソース・ドレイン領域を形成する工程と、
前記セルアレイ部に形成された前記上側半導体層の上面に複数個の凹部を形成する工程と、
前記凹部内に犠牲材を埋め込む工程と、
前記バックゲート電極上にそれぞれ複数の絶縁膜及び電極膜を交互に積層して積層体を形成する工程と、
前記積層体に前記積層体の積層方向に延びる貫通ホールを形成し、各前記犠牲材にそれぞれ２本の前記貫通ホールを到達させる工程と、
前記貫通ホールを介してエッチングを行い、前記犠牲材を除去する工程と、
前記貫通ホール及び前記凹部の内面上に電荷蓄積層を形成する工程と、
前記貫通ホール及び前記凹部の内部に半導体材料を埋め込んで、前記凹部内に接続部材を形成すると共に前記貫通ホール内に半導体ピラーを形成する工程と、
前記バックゲート電極の前記金属シリサイド層に到達するバックゲート電極用コンタクトを形成すると共に、前記ゲート電極の前記金属シリサイド層に到達するゲート電極用コンタクトを形成する工程と、
を備えたことを特徴とする半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的にデータの書き換えが可能な不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
従来より、フラッシュメモリ等の半導体記憶装置は、シリコン基板の表面にメモリセルを２次元的に集積させることにより作製されてきた。このような半導体記憶装置のビット単価を低減して大容量化を図るためには、メモリセルの高集積化が必要であるが、近年、その高集積化もコスト的、技術的に困難になってきている。
【０００３】
高集積化の限界をブレークスルーする技術として、メモリセルを積層して３次元的に集積させる方法がある。但し、単純に一層ずつ積層して加工していく方法では、積層数の増加に伴って工程数が増加してしまい、コストが増加してしまう。特に、トランジスタ構造をパターニングするためのリソグラフィ工程の増加がコストの増加の主な要因となる。このため、積層化による１ビット当たりのチップ面積の低減は、チップ平面における微細化ほどにはビット単価の低減に繋がらず、大容量化の方法としては問題がある。
【０００４】
この問題に鑑み、本発明者等は、一括加工型３次元積層メモリを提案した（例えば、特許文献１参照。）。この技術においては、シリコン基板上に電極膜と絶縁膜とを交互に積層させて積層体を形成した後、この積層体に貫通ホールを一括加工で形成する。そして、貫通ホールの側面上に電荷蓄積層を形成し、貫通ホールの内部にシリコンピラーを埋設する。これにより、各電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成される。
【０００５】
この一括加工型３次元積層メモリにおいては、各電極膜及び各シリコンピラーの電位を制御することにより、シリコンピラーから電荷蓄積層に対して電荷を出し入れし、情報を記憶させることができる。この技術によれば、積層体を一括加工して貫通ホールを形成しているため、電極膜の積層数が増加してもリソグラフィ工程の回数は増加せず、コストの増加を抑えることができる。
【０００６】
このような一括加工型３次元積層メモリにおいては、メモリトランジスタが３次元的に配列されたセルアレイ部と、このセルアレイ部を駆動する周辺回路部とが設定されており、周辺回路部からセルアレイ部に対して、配線を介して制御用の電位を印加する。そして、このような一括加工型３次元積層メモリを製造する際には、製造工程を簡略化するために、セルアレイ部の下層部分に配置される電極は、周辺回路部に設けられたＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果トランジスタ）のゲート電極と同時に形成することが好ましい。この場合、ＭＯＳＦＥＴのゲート電極は通常、不純物を添加した半導体材料によって形成されているため、セルアレイ部の下層部分の電極も不純物を添加した半導体材料によって形成されることになる。この結果、電極の抵抗が大きくなってしまうという問題がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００７−２６６１４３号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的は、セルアレイ部の下層部分の電極と周辺回路部のトランジスタのゲート電極の抵抗が低い半導体記憶装置及びその製造方法を提供することである。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、セルアレイ部及び周辺回路部が設定された半導体記憶装置であって、半導体基板と、前記セルアレイ部における前記半導体基板上に設けられた絶縁膜と、前記絶縁膜上に設けられたバックゲート電極と、前記バックゲート電極上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層された積層体と、前記積層体の積層方向に延び前記積層体を貫く複数本の半導体ピラーと、前記バックゲート電極の内部又は上方に設けられ、１本の前記半導体ピラーの下端部と他の１本の前記半導体ピラーの下端部とを相互に接続する接続部材と、前記電極膜と前記半導体ピラーとの間、及び前記バックゲート電極と前記接続部材との間に設けられた電荷蓄積層と、前記バックゲート電極に電位を印加するバックゲート電極用コンタクトと、前記周辺回路部における前記半導体基板の上層部分に相互に離隔して形成された一対のソース・ドレイン領域と、前記半導体基板上における前記ソース・ドレイン領域間の領域の直上域に設けられたゲート絶縁膜と、前記ゲート絶縁膜上に設けられたゲート電極と、前記ゲート電極に電位を印加するゲート電極用コンタクトと、を備え、前記バックゲート電極及び前記ゲート電極は、下側半導体層と、前記下側半導体層上に設けられた導電体層と、前記導電体層上に設けられた上側半導体層と、を有し、前記接続部材は前記上側半導体層の内部又は上方に設けられており、前記バックゲート電極用コンタクト及び前記ゲート電極用コンタクトは、前記導電体層に接触していることを特徴とする半導体記憶装置が提供される。
【００１０】
本発明の他の一態様によれば、セルアレイ部及び周辺回路部が設定された半導体記憶装置の製造方法であって、半導体基板上に絶縁膜を形成する工程と、前記絶縁膜上に下側半導体層、金属シリサイド層及び上側半導体層がこの順に積層された導電膜を形成する工程と、前記導電膜を加工して、前記セルアレイ部にバックゲート電極を形成すると共に、前記周辺回路部にゲート電極を形成する工程と、前記半導体基板における前記ゲート電極の直下域を挟む領域にソース・ドレイン領域を形成する工程と、前記セルアレイ部に形成された前記上側半導体層の上面に複数個の凹部を形成する工程と、前記凹部内に犠牲材を埋め込む工程と、前記バックゲート電極上にそれぞれ複数の絶縁膜及び電極膜を交互に積層して積層体を形成する工程と、前記積層体に前記積層体の積層方向に延びる貫通ホールを形成し、各前記犠牲材にそれぞれ２本の前記貫通ホールを到達させる工程と、前記貫通ホールを介してエッチングを行い、前記犠牲材を除去する工程と、前記貫通ホール及び前記凹部の内面上に電荷蓄積層を形成する工程と、前記貫通ホール及び前記凹部の内部に半導体材料を埋め込んで、前記凹部内に接続部材を形成すると共に前記貫通ホール内に半導体ピラーを形成する工程と、前記バックゲート電極の前記金属シリサイド層に到達するバックゲート電極用コンタクトを形成すると共に、前記ゲート電極の前記金属シリサイド層に到達するゲート電極用コンタクトを形成する工程と、を備えたことを特徴とする半導体記憶装置の製造方法が提供される。
【発明の効果】
【００１１】
本発明によれば、セルアレイ部の下層部分の電極と周辺回路部のトランジスタのゲート電極の抵抗が低い半導体記憶装置及びその製造方法を実現することができる。
【図面の簡単な説明】
【００１２】
【図１】（ａ）〜（ｄ）は、本発明の実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）はセルアレイ部のビット線に沿った断面を示し、（ｂ）はセルアレイ部のソース線に沿った断面を示し、（ｃ）はセルアレイ部の端部を示し、（ｄ）は周辺回路部を示す。
【図２】本実施形態に係る半導体記憶装置のセルアレイ部を例示する斜視図である。
【図３】（ａ）はセルアレイ部のバックゲート電極を例示する断面図であり、（ｂ）は周辺回路部のトランジスタのゲート電極を例示する断面図である。
【図４】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、（ａ）はセルアレイ部のビット線に沿った断面を示し、（ｂ）はセルアレイ部のソース線に沿った断面を示し、（ｃ）はセルアレイ部の端部を示し、（ｄ）は周辺回路部を示す。
【図５】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図６】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図７】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図８】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図９】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１１】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１３】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１４】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１５】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１６】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１７】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１８】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図１９】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２０】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２１】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２２】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【図２３】（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【００１３】
以下、図面を参照しつつ、本発明の実施形態について説明する。
図１（ａ）〜（ｄ）は、本実施形態に係る半導体記憶装置を例示する断面図であり、（ａ）はセルアレイ部のビット線方向に沿った断面を示し、（ｂ）はセルアレイ部のソース線に沿った断面を示し、（ｃ）はセルアレイ部の端部を示し、（ｄ）は周辺回路部を示し、
図２は、本実施形態に係る半導体記憶装置のセルアレイ部を例示する斜視図であり、
図３（ａ）はセルアレイ部のバックゲート電極を例示する断面図であり、（ｂ）は周辺回路部のトランジスタのゲート電極を例示する断面図である。
なお、図２においては、図を見易くするために、主として導電部分のみを示し、絶縁部分の大部分は図示を省略している。また、図３（ａ）及び（ｂ）においては、シリコン基板、ＳＴＩ、バックゲート電極、ゲート電極及びコンタクトプラグのみを示している。
【００１４】
本実施形態に係る半導体記憶装置の特徴は、メモリトランジスタが３次元的に配列されたメモリアレイ部と、このメモリアレイ部を駆動する周辺回路部とが設けられており、メモリアレイ部の最下層に設けられたバックゲート電極と、周辺回路部に設けられたトランジスタのゲート電極とが、同一の導電膜を加工して形成されており、この導電膜の層構造が、導電体層を一対の半導体層で挟んだ３層構造となっていることである。以下、この半導体記憶装置の構成を詳細に説明する。
【００１５】
図１（ａ）〜（ｄ）及び図２に示すように、本実施形態に係る半導体記憶装置１においては、シリコン基板１１が設けられている。シリコン基板１１には、メモリセルが形成されるセルアレイ部ＣＡと、周辺回路が形成される周辺回路部ＳＣとが設定されている。周辺回路部ＳＣはセルアレイ部ＣＡを駆動する部分であり、セルアレイ部ＣＡの周囲に配置されている。
【００１６】
以下、本明細書においては、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、シリコン基板１１の上面に平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、Ｘ方向及びＹ方向の双方に対して直交する方向、すなわち各層の積層方向をＺ方向とする。
【００１７】
セルアレイ部ＣＡにおいては、シリコン基板１１の上層部分に、例えばシリコン酸化物からなるＳＴＩ１２が形成されており、その上にゲート絶縁膜１３が形成されている。また、ゲート絶縁膜１３上にはバックゲート電極２１が設けられている。バックゲート電極２１は、セルアレイ部ＣＡの下層部分の電極である。バックゲート電極２１においては、下層側から順に、下側半導体層としてのｎ型シリコン層１５と、導電体層としての金属シリサイド層１６と、上側半導体層としてのｐ型シリコン層１７とが積層されている。そして、バックゲート電極２１の側面上には、側壁２４が設けられている。また、バックゲート電極２１のｐ型シリコン層１７内には、上面側から複数の凹部２８が形成されている。凹部２８の形状は例えば直方体状である。
【００１８】
ｎ型シリコン層１５は導電型がｎ＋型のポリシリコンからなり、膜厚は例えば６０ｎｍであり、不純物として例えばリン（Ｐ）が１×１０２０ｃｍ−３程度導入されている。また、金属シリサイド層１６はタングステンシリサイドにより形成されている。なお、金属シリサイド層１６は、タングステンシリサイド以外の金属シリサイドによって形成されていてもよく、例えば、チタンシリサイド又はニッケルシリサイドによって形成されていてもよい。更に、ｐ型シリサイド層１７は導電型がｐ＋型のポリシリコンからなり、膜厚は例えば２００ｎｍであり、不純物としてボロン（Ｂ）が１×１０２０ｃｍ−３程度導入されている。
【００１９】
バックゲート電極２１上には、積層体３３が例えば２段に積み重ねられている。各積層体３３においては、それぞれ複数の絶縁膜３１と電極膜３２とが交互に積層されており、例えば４層の電極膜３２が積層されている。絶縁膜３１は例えばシリコン酸化物（ＳｉＯ２）からなり、電極膜３２同士を絶縁する層間絶縁膜として機能する。一方、電極膜３２における積層体３３の端部に配置された部分は、例えばポリシリコンにより形成されており、電極膜３２における積層体３３の端部以外の部分に配置された部分は、例えばコバルトシリサイドにより形成されている。積層体３３における端部以外の部分においては、電極膜３２はＹ方向に沿って分断され、Ｘ方向に延びる複数本の制御ゲート電極４６となっている。
【００２０】
積層体３３においては、積層体３３を貫くように、各層の積層方向（Ｚ方向）に延びる複数本の貫通ホール３４が形成されている。各貫通ホール３４は各段の制御ゲート電極４６を貫き、下端はバックゲート電極２１に到達している。また、貫通ホール３４はＸ方向及びＹ方向に沿ってマトリクス状に配列されている。そして、制御ゲート電極４６はＸ方向に延びているため、Ｘ方向に配列された貫通ホール３４は、同一の制御ゲート電極４６を貫いている。一方、Ｙ方向において隣り合う一対の貫通ホール３４は、同一の凹部２８の両端部に連通されている。これにより、Ｙ方向において隣り合う１対の貫通ホール３４と、それらを相互に連通させる凹部２８とにより、１本の連続したＵ字ホール３７が形成されている。このように、積層体３３内には複数本のＵ字ホール３７が形成されている。
【００２１】
Ｕ字ホール３７の内面上には、メモリ膜３８が連続的に切れ目無く設けられている。メモリ膜３８においては、外側から順に、シリコン酸化物からなるブロック絶縁層、シリコン窒化物からなる電荷蓄積層、シリコン酸化物からなるトンネル絶縁層が積層されている。ブロック絶縁層は、半導体記憶装置１の駆動電圧の範囲内で電圧が印加されても実質的に電流を流さない層である。電荷蓄積層は電荷を保持する能力がある層であり、例えば、電子のトラップサイトを含む層である。トンネル絶縁層は、通常は絶縁性であるが、半導体記憶装置１の駆動電圧の範囲内にある所定の電圧が印加されるとトンネル電流を流す層である。
【００２２】
また、Ｕ字ホール３７の内部には、不純物がドープされた半導体材料、例えば、ポリシリコンが埋め込まれている。これにより、Ｕ字ホール３７の内部にＵ字ピラー４１が設けられている。Ｕ字ピラー４１のうち、貫通ホール３４内に位置する部分はシリコンピラー４０となっており、凹部２８内に位置する部分は接続部材３９となっている。シリコンピラー４０の形状はＺ方向に延びる柱状であり、例えば円柱状である。また、接続部材３９の形状はＹ方向に延びる直方体状である。Ｕ字ピラー４１を構成する２本のシリコンピラー４０及び１本の接続部材３９は一体的に形成されており、従って、Ｕ字ピラー４１は、その長手方向に沿って切れ目無く連続的に形成されている。更に、Ｕ字ピラー４１はメモリ膜３８によってバックゲート電極２１及び制御ゲート電極４６から絶縁されている。
【００２３】
積層体３３の端部は階段状に加工されている。すなわち、上方から見て、各段の電極膜３２はそれより下段の電極膜３２の内部に配置されており、各段の電極膜３２の端部はそれより上段の電極膜３２によって覆われていない。また、最上段の積層体３３の上面及び側面、並びに最上段以外の積層体３３の側面は、例えばシリコン窒化物からなるエッチングストッパ膜４３により覆われている。
【００２４】
一方、周辺回路部ＳＣにおいては、シリコン基板１１の上層部分におけるトランジスタ等の素子が形成された領域の間の領域に、ＳＴＩ１２が形成されている。また、ＳＴＩ１２によって区画された領域のうちの一部に、電界効果トランジスタ２５が形成されている。電界効果トランジスタ２５においては、シリコン基板１１の上面にゲート絶縁膜１３が形成されており、その上にゲート電極２２が設けられている。ゲート電極２２の側面上には、側壁２４が設けられている。また、シリコン基板１１の上層部分におけるゲート電極２２の直下域の両側には、一対のソース・ドレイン領域２３が相互に離隔して形成されている。
【００２５】
ゲート電極２２の層構造は、バックゲート電極２１の層構造と同じである。すなわち、ゲート電極２２においても、下層側から順に、ｎ型のポリシリコンからなるｎ型シリコン層１５と、例えばタングステンシリサイドからなる金属シリサイド層１６と、ｐ型のポリシリコンからなるｐ型シリコン層１７とが積層されている。
【００２６】
そして、セルアレイ部ＣＡ及び周辺回路部ＳＣの双方において、シリコン基板１１上には、例えばシリコン酸化物からなる層間絶縁膜４４が設けられている。層間絶縁膜４４により、積層体３３、エッチングストッパ膜４３及びゲート電極２２が埋め込まれている。
【００２７】
また、最上段の積層体３３の上面上であってエッチングストッパ膜４３上には、Ｘ方向に延びるライン状の選択ゲート電極４７が複数本設けられている。選択ゲート電極４７は制御ゲート電極４６の直上域に配置されている。
【００２８】
層間絶縁膜４４上には、選択ゲート電極４７を埋め込むように、層間絶縁膜４８が設けられている。層間絶縁膜４８における貫通ホール３４の直上域に相当する部分には貫通ホール４９が形成されており、貫通ホール４９は貫通ホール３４に連通されている。貫通ホール４９の側面上には選択ゲート絶縁膜５０が形成されている。また、貫通ホール４９内の下部にはポリシリコンが埋め込まれることによりＵ字ピラー４１が延伸しており、上部にはプラグ５６が埋め込まれている。
【００２９】
層間絶縁膜４８の下部には、上方から選択ゲート電極４７に接続されたコンタクトプラグ５８ａが埋設されている。また、層間絶縁膜４８の下部及び層間絶縁膜４４内には、上方から電極膜３２に接続されたコンタクトプラグ５８ｂ、上方からバックゲート電極２１に接続されたコンタクトプラグ５８ｃ、上方からソース・ドレイン領域２３に接続されたコンタクトプラグ５８ｄ、及び、上方からゲート電極２２に接続されたコンタクトプラグ５８ｅが埋設されている。なお、図１にはコンタクトプラグ５８ｂは１本しか示されていないが、実際には電極膜３２毎に少なくとも１本のコンタクトプラグ５８ｂが設けられている。
【００３０】
層間絶縁膜４８の上部におけるコンタクトプラグ５８ａ〜５８ｅの直上域には、それぞれ配線５９ａ〜５９ｅが埋め込まれており、それぞれコンタクトプラグ５８ａ〜５８ｅに接続されている。また、層間絶縁膜４８の上部にはソース線５７が埋め込まれており、各Ｕ字ピラー４１を構成する一対のシリコンピラー４０の一方に接続されている。プラグ５６、コンタクトプラグ５８ａ〜５８ｅ、配線５９ａ〜５９ｅ及びソース線５７は、チタン膜、チタン窒化膜及びタングステン膜がこの順に積層されて形成されている。
【００３１】
そして、図３（ａ）に示すように、コンタクトプラグ５８ｃは、バックゲート電極２１のｐ型シリコン層１７を貫通し、金属シリサイド層１６に接触している。コンタクトプラグ５８ｃはバックゲート電極２１に制御電位を印加するバックゲート電極用コンタクトプラグである。同様に、図３（ｂ）に示すように、コンタクトプラグ５８ｅは、ゲート電極２２のｐ型シリコン層１７を貫通し、金属シリサイド層１６に接触している。コンタクトプラグ５８ｅはゲート電極２２に制御電位を印加するゲート電極用コンタクトプラグである。
【００３２】
図１に示すように、層間絶縁膜４８上には層間絶縁膜６１が設けられている。層間絶縁膜６１内には複数のコンタクトプラグ６３が埋め込まれている。各コンタクトプラグ６３は、プラグ５６、配線５９ａ、５９ｂ、５９ｄ、５９ｅにそれぞれ接続されている。層間絶縁膜６１上には層間絶縁膜６５が設けられている。層間絶縁膜６５内には、コンタクトプラグ６３に接続されたビット線６７及び配線６８が埋め込まれている。ビット線６７は、コンタクトプラグ６３を介して、各Ｕ字ピラー４１を構成する一対のシリコンピラー４０のうち、ソース線５７に接続されていない方のシリコンピラー４０に接続されている。従って、Ｕ字ピラー４１は、ソース線５７とビット線６７との間に接続されている。
【００３３】
層間絶縁膜６５上には層間絶縁膜７１が設けられており、層間絶縁膜７１内にはビット線６７及び配線６８に接続されたコンタクトプラグ７３が埋め込まれている。層間絶縁膜７１上には例えばアルミニウムからなる配線７５が設けられており、コンタクトプラグ７３に接続されている。層間絶縁膜７１上には、配線７５を覆うように、保護膜７９が設けられている。保護膜７９は、下層がシリコン酸化膜７７からなり、上層がシリコン窒化膜７８からなる二層膜である。
【００３４】
そして、図１乃至図３に示すように、半導体記憶装置１においては、シリコンピラー４０がチャネルとして機能し、制御ゲート電極４６がゲート電極として機能することにより、シリコンピラー４０と制御ゲート電極４６との交差部分に、縦型のメモリトランジスタが形成される。各メモリトランジスタは、シリコンピラー４０と制御ゲート電極４６との間に配置されたメモリ膜３８の電荷蓄積層に電子を蓄積することにより、メモリセルとして機能する。積層体３３内には、複数本のシリコンピラー４０がＸ方向及びＹ方向に沿ってマトリクス状に配列されているため、複数のメモリトランジスタが、Ｘ方向、Ｙ方向、Ｚ方向に沿って、３次元的に配列される。
【００３５】
また、バックゲート電極２１及び接続部材３９によっても、電界効果トランジスタが構成される。すなわち、接続部材３９をチャネルとし、バックゲート電極２１を制御電極とし、これらの間に配置されたメモリ膜３８をゲート絶縁膜とした電界効果トランジスタが構成される。これにより、バックゲート電極２１の電位を選択することにより、接続部材３９を導通状態とするか非導通状態とするかを切り替えることができ、この結果、Ｕ字ピラー４１全体の導通状態を制御することができる。
【００３６】
次に、本実施形態に係る半導体記憶装置の製造方法について説明する。
図４〜図２３は、本実施形態に係る半導体記憶装置の製造方法を例示する工程断面図であり、各図の（ａ）はセルアレイ部のビット線方向に沿った断面を示し、（ｂ）はセルアレイ部のソース線に沿った断面を示し、（ｃ）はセルアレイ部の端部を示し、（ｄ）は周辺回路部を示す。
【００３７】
先ず、図４（ａ）〜（ｄ）に示すように、シリコン基板１１を用意する。シリコン基板１１には、セルアレイ部ＣＡ及び周辺回路部ＳＣが設けられている。次に、シリコン基板１１の上面に、所定の絶縁膜を形成する。具体的には、セルアレイ部ＣＡの全域及び周辺回路部ＳＣにおけるトランジスタ等の素子を形成する領域の境界部分において、シリコン基板１１の上層部分にＳＴＩ（shallow trench isolation）１２を形成する。また、全領域において、シリコン基板１１の上面にゲート絶縁膜１３を形成する。
【００３８】
次に、例えば、原料ガスとしてＳｉＨ４ガス及びＰＨ３ガスを使用し、温度を５２５℃としたＣＶＤ（chemical vapor deposition：化学気相成長）法により、リンを１×１０２０ｃｍ−３の濃度で含有したｎ＋型のポリシリコンを６０ｎｍの厚さに堆積させて、ｎ型シリコン層１５を形成する。次に、例えば、原料ガスとしてＷＦ６ガス及びＳｉＨ４ガスを使用し、温度を３９０℃としたＣＶＤ法により、タングステンシリサイド（ＷＳｉ）を５０ｎｍの厚さに堆積させて金属シリサイド層１６を形成する。次に、例えば、原料ガスとしてＳｉＨ４ガス及びＢＨ６ガスを使用し、温度を５２５℃としたＣＶＤ法により、ボロンを１×１０２０ｃｍ−３の濃度で含有したｐ＋型のポリシリコンを２００ｎｍの厚さに堆積させて、ｐ型シリコン層１７を形成する。
【００３９】
これにより、ＳＴＩ１２上又はゲート絶縁膜１３上に、下側半導体層としてのｎ型シリコン層１５、導電体層としての金属シリサイド層１６、及び上側半導体層としてのｐ型シリコン層１７がこの順に積層された導電膜１８が形成される。
【００４０】
なお、ｎ型シリコン層１５上に金属層を堆積させ、その後、ｐ型シリコン層１７を堆積させた後、熱処理を施して金属層に含まれる金属をその上下のｎ型シリコン層１５及びｐ型シリコン層１７に含まれるシリコンと反応させて、金属層を金属シリサイド層１６としてもよい。この場合、金属層をタングステンによって形成した場合は、金属シリサイド層１６はタングステンシリサイドによって形成される。金属シリサイド層１６の中心部分には、未反応の金属層が残留していてもよい。また、金属層をシリサイド化するための熱処理は、より後の工程において実施してもよい。更に、タングステンの替わりに、チタン（Ｔｉ）又はニッケル（Ｎｉ）を堆積させてもよい。
【００４１】
次に、図５（ａ）〜（ｄ）に示すように、リソグラフィ法によりレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＲＩＥを施すことにより、セルアレイ部ＣＡにおいて、導電膜１８のｐ型シリコン層１７の上面に、複数の凹部２８を形成する。凹部２８の形状は例えばＹ方向に延びる直方体形状とし、Ｘ方向及びＹ方向に沿ってマトリクス状に配列させる。また、凹部２８はｐ型シリコン層１７の内部に形成し、金属シリサイド層１６には到達させない。なお、ＲＩＥに用いたレジストパターンは、ＲＩＥ終了後に適宜除去する。以後の工程においても同様である。
【００４２】
次に、導電膜１８上に、例えばシリコン窒化物を堆積させる。このシリコン窒化物は、導電膜１８の上面上の他に、凹部２８の内部にも埋め込まれる。次に、ＣＭＰ（chemical mechanical polishing：化学的機械研磨）法又はＲＩＥ（reactive ion etching：反応性イオンエッチング）法により導電膜１８の上面上からシリコン窒化物を除去し、凹部２８内のみに残留させる。これにより、凹部２８内に、例えばシリコン窒化物からなる犠牲材２９が埋め込まれる。
【００４３】
次に、リソグラフィ法によりレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＲＩＥを施すことにより、導電膜１８をパターニングする。これにより、セルアレイ部ＣＡに導電膜１８からなるバックゲート電極２１を形成すると共に、周辺回路部ＳＣに導電膜１８からなるゲート電極２２を形成する。このとき、上述の凹部２８は全てバックゲート電極２１に配置され、ゲート電極２２には配置されない。
【００４４】
次に、ゲート電極２２をマスクとしてシリコン基板１１の上層部分に対して不純物をイオン注入し、シリコン基板１１におけるゲート電極２２の直下域を挟む領域に、ソース・ドレイン領域２３を形成する。次に、全面に例えばシリコン酸化物からなる絶縁膜を堆積させる。そして、この絶縁膜をエッチバックして、バックゲート電極２１及びゲート電極２２の上面上並びにゲート絶縁膜１３の上面上から除去すると共に、バックゲート電極２１の側面上及びゲート電極２２の側面上に残留させることにより、バックゲート電極２１及びゲート電極２２の側面上に側壁２４を形成する。これにより、周辺回路部ＳＣには電界効果トランジスタ２５が形成される。その後、バックゲート電極２１及びゲート電極２２の周囲を絶縁膜２６によって埋め込み、上面を平坦化する。
【００４５】
なお、図５（ａ）〜（ｄ）に示す工程においては、プロセスの順序を逆にしてもよい。すなわち、先に導電膜１８をパターニングしてバックゲート電極２１及びゲート電極２２を形成した後、バックゲート電極２１のｐ型シリコン層１７に凹部２８を形成してもよい。
【００４６】
次に、図６（ａ）〜（ｄ）に示すように、セルアレイ部ＣＡ及び周辺回路部ＳＣの双方において、それぞれ複数の絶縁膜３１及び電極膜３２を交互に積層し、積層体３３を形成する。絶縁膜３１は例えばシリコン酸化膜によって形成し、電極膜３２は例えばポリシリコン膜によって形成する。
【００４７】
次に、リソグラフィ法により積層体３３上にレジストパターン（図示せず）を形成し、これをマスクとしてＲＩＥを施すことにより、積層体３３にその積層方向（Ｚ方向）に延びる貫通ホール３４を形成する。このとき、犠牲材２９におけるＹ方向の両端部に、各１本の貫通ホール３４を到達させる。すなわち、各犠牲材２９にそれぞれ２本の貫通ホール３４を到達させる。次に、全面に例えばシリコン窒化物を堆積させ、例えばＣＭＰによって積層体３３の上面上から除去することにより、貫通ホール３４の内部にシリコン窒化物からなる犠牲材３５を埋め込む。犠牲材３５は凹部２８内の犠牲材２９と接触する。
【００４８】
そして、上述の一連の工程、すなわち、絶縁膜３１及び電極膜３２を交互に堆積させて積層体３３を形成し、貫通ホール３４を形成し、犠牲材３５を埋め込む工程を、必要に応じて複数回繰り返す。このとき、各積層体３３に形成された貫通ホール３４は相互に連通させる。例えば、図６（ａ）〜（ｄ）に示す例では、各４層の絶縁膜３１及び電極膜３２を積層させることによって積層体３３を形成し、この積層体３３を２段に積んでいる。但し、各積層体３３の積層数は４層には限定されず、積層体３３の段数も２段には限定されない。各積層体３３の積層数の上限は貫通ホール３４の加工限界及び犠牲材３５の埋め込み限界によって決定されるが、全体として必要な枚数の電極膜３２が積層されるように、積層体３３の段数を決定すればよい。
【００４９】
次に、図７（ａ）〜（ｄ）に示すように、例えば熱燐酸溶液を用いてウェットエッチングを施し、貫通ホール３４の内部から犠牲材３５（図６参照）を除去し、続けて、貫通ホール３４を介したエッチングにより、凹部２８の内部から犠牲材２９（図６参照）を除去する。これにより、各凹部２８と、その両端部に連通された一対の貫通ホール３４から、Ｕ字ホール３７が形成される。Ｘ方向から見て、Ｕ字ホール３７の形状はＵ字形である。その後、稀フッ酸処理により、Ｕ字ホール３７の内面を洗浄する。
【００５０】
次に、図８（ａ）〜（ｄ）に示すように、例えば、シリコン酸化層、シリコン窒化層、シリコン酸化層をこの順に堆積させることにより、Ｕ字ホール３７の内面上及び最上段の積層体３３の上面上に、メモリ膜３８を形成する。メモリ膜３８においては、最初に形成されたシリコン酸化層がブロック絶縁層となり、シリコン窒化層が電荷蓄積層となり、最後に形成されたシリコン酸化層がトンネル絶縁層となる。なお、このとき、Ｕ字ホール３７をメモリ膜３８によって完全には埋め込まず、内部にＵ字形の空洞を残す。
【００５１】
次に、図９（ａ）〜（ｄ）に示すように、全面に半導体材料を堆積させる。例えば、ＣＶＤ法によりシリコンを堆積させる。これにより、凹部２８内に直方体形状の接続部材３９が埋め込まれ、貫通ホール３４の内部に円柱形状のシリコンピラー４０が埋め込まれる。このとき、各Ｕ字ホール３７内に埋め込まれた１本の接続部材３９及び一対のシリコンピラー４０により、ポリシリコンからなるＵ字ピラー４１が形成される。Ｕ字ピラー４１は、後の工程において作製されるメモリトランジスタのチャネルとなるものである。
【００５２】
なお、Ｕ字ホール３７の内面上にはメモリ膜３８が連続的に形成されているため、Ｕ字ピラー４１を形成するにあたり、前処理は不要である。また、シリコンの堆積量は、Ｕ字ホール３７の内部を完全には埋め込まず、中心に空洞を残す程度とすることが望ましい。これにより、Ｕ字ピラー４１がパイプ状に形成され、その肉厚、すなわち、ポリシリコン膜の厚さは、凹部２８及び貫通ホール３４の直径のばらつきに依存せずに一定となる。この結果、メモリトランジスタの特性が安定する。この場合は、Ｕ字ピラー４１の形成後、パイプ状のＵ字ピラー４１の内表面を酸化し、その後、例えばＣＶＤ法によりシリコン酸化物を堆積させて、貫通ホール３４の内部をシリコン酸化物（図示せず）によって埋め込む。
【００５３】
次に、図１０（ａ）〜（ｄ）に示すように、例えばＲＩＥを施し、最上段の積層体３３の上面上から、シリコン酸化物（図示せず）、ポリシリコン膜及びメモリ膜３８を除去すると共に、Ｕ字ホール３７の上端部内をリセスする。その後、ポリシリコン膜を堆積させて、Ｕ字ホール３７内のリセス部分を埋め戻し、平坦化処理を施す。このようにして、Ｕ字ピラー４１と電極膜３２との交差部分毎に、メモリトランジスタが形成される。
【００５４】
次に、図１１（ａ）〜（ｄ）に示すように、最上段の積層体３３上にセルアレイ部ＣＡを覆うレジストパターン（図示せず）を形成する。そして、このレジストパターンをマスクとしたＲＩＥを行うことにより、積層体３３を周辺回路部ＳＣから除去し、セルアレイ部ＣＡのみに残留させる。次に、このレジストパターンのスリミングとこのレジストパターンをマスクとしたＲＩＥとを繰り返すことにより、積層体３３の端部を階段状に加工する。これにより、上方（Ｚ方向）から見て、各段の電極膜３２の端部がそれより上段の電極膜３２によって覆われなくなり、後の工程において、上方から各段の電極膜３２に対してコンタクトを到達させることが可能となる。
【００５５】
次に、図１２（ａ）〜（ｄ）に示すように、セルアレイ部ＣＡにおいて、階段状に加工した積層体３３を覆うように、例えばシリコン窒化物からなるエッチングストッパ膜４３を成膜する。このエッチングストッパ膜４３は、後の工程でコンタクトホールを形成する際に、エッチングのストッパとなるものである。次に、セルアレイ部ＣＡ及び周辺回路部ＳＣの双方に、層間絶縁膜４４を形成する。そして、エッチングストッパ膜４３をストッパとしてＣＭＰを施し、層間絶縁膜４４の上面を平坦化する。これにより、積層体３３の周囲が層間絶縁膜４４によって埋め込まれる。また、周辺回路部ＳＣのゲート電極２２も層間絶縁膜４４によって埋め込まれる。
【００５６】
次に、図１３（ａ）〜（ｄ）に示すように、リソグラフィ法によりレジストパターン（図示せず）を形成し、このレジストパターンをマスクとしてＲＩＥを施すことにより、エッチングストッパ膜４３及び積層体３３に、Ｘ方向に延びるライン状の溝４５を形成する。溝４５は、接続部材３９の直上域であって１本の接続部材３９に接続された一対のシリコンピラー４０間の領域、又は、異なる接続部材３９に接続されたＹ方向において隣り合う一対のシリコンピラー４０間の領域を通過するように形成する。また、溝４５は、最下段の積層体３３における最下層の絶縁膜３１の上面まで形成し、接続部材３９には到達しないようにする。これにより、電極膜３２をＸ方向に沿って分断し、Ｙ方向に延びる複数本の制御ゲート電極４６とする。
【００５７】
次に、図１４（ａ）〜（ｄ）に示すように、少なくともセルアレイ部ＣＡに、制御ゲート電極４６をシリサイド化するための金属、例えばコバルト（Ｃｏ）を、例えばＣＶＤ法によって堆積させる。このコバルトは溝４５内にも埋め込まれて制御ゲート電極４６の加工面と接触する。次に、ＲＴＡ（rapid thermal anneal：瞬間熱アニール）を行い、制御ゲート電極４６に含まれるシリコンを溝４５内に埋め込まれたコバルトと反応させる。これにより、制御ゲート電極４６における積層体３３の端部に配置された部分以外の部分の材料を、コバルトシリサイドに変化させることができる。このようにして、コバルトシリサイドからなる制御ゲート電極４６を自己整合的に形成することができる。その後、硫酸と過酸化水素水との混合液を用いて、溝４５内及び積層体３３上に残留した未反応のコバルトを除去する。
【００５８】
次に、図１５（ａ）〜（ｄ）に示すように、溝４５内にシリコン窒化物を堆積させて、少なくとも上部を埋め込む。次に、最上段の積層体３３上に形成されたエッチングストッパ膜４３上に、タングステンシリサイド膜を形成する。そして、リソグラフィ法及びＲＩＥにより、タングステンシリサイド膜をＹ方向に沿って分断し、Ｘ方向に延びるライン状の選択ゲート電極４７を形成する。
【００５９】
次に、図１６（ａ）〜（ｄ）に示すように、全面に層間絶縁膜４８を堆積させて選択ゲート電極４７を埋め込み、上面をＣＭＰによって平坦化する。次に、リソグラフィ法及びＲＩＥにより、層間絶縁膜４８に貫通ホール４９を形成する。貫通ホール４９は貫通ホール３４の直上域に形成し、貫通ホール３４に連通させる。
【００６０】
次に、図１７（ａ）〜（ｄ）に示すように、層間絶縁膜４８の上面上及び貫通ホール４９の内面上に例えばシリコン窒化膜を形成する。次に、ＲＩＥを施し、層間絶縁膜４８の上面上及び貫通ホール４９の底面上からこのシリコン窒化膜を除去すると共に、貫通ホール４９の側面上に残留させる。これにより、貫通ホール４９の側面上にシリコン窒化物からなる選択ゲート絶縁膜５０を形成する。その後、稀フッ酸を用いて貫通ホール４９内を洗浄する。
【００６１】
次に、全体に半導体材料、例えば、ポリシリコンを堆積させる。そして、層間絶縁膜４８の上面上に堆積されたポリシリコンを除去すると共に、貫通ホール４９内の上部に埋め込まれたポリシリコンをリセスすることにより、貫通ホール４９内の上部以外の部分に、ポリシリコンを埋め込む。このポリシリコンはＵ字ピラー３９と一体化し、これにより、Ｕ字ピラー３９が上方に向けて延伸する。この結果、選択ゲート電極４７とＵ字ピラー３９の延伸部分との交差部分に、この延伸部分をチャネルとする選択トランジスタが形成される。
【００６２】
次に、図１８（ａ）〜（ｄ）に示すように、リソグラフィ法及びＲＩＥにより、セルアレイ部ＣＡの端部及び周辺回路部ＳＣに形成された層間絶縁膜４８及び層間絶縁膜４４の内部に、コンタクトホール５２ａ〜５２ｅを形成する。すなわち、セルアレイ部ＣＡにおいては、選択ゲート電極４７に到達するコンタクトホール５２ａ、制御ゲート電極４６に到達するコンタクトホール５２ｂ、バックゲート電極２１に到達するコンタクトホール５２ｃを形成する。また、周辺回路部ＳＣにおいては、ソース・ドレイン領域２３に到達するコンタクトホール５２ｄ、ゲート電極２２に到達するコンタクトホール５２ｅを形成する。このとき、バックゲート電極２１に到達するコンタクトホール５２ｃ及びゲート電極２２に到達するコンタクトホール５２ｅは、ｐ型シリコン層１７を貫通して金属シリサイド層１６まで到達するように形成する。すなわち、コンタクトホール５２ｃ及び５２ｅの底面において、金属シリサイド層１６を露出させる。なお、コンタクトホール５２ａ〜５２ｅを形成するためのＲＩＥにおいては、エッチングストッパ膜４３をストッパとして使用する。これにより、エッチングの終点を精度よく制御することができる。
【００６３】
次に、図１９（ａ）〜（ｄ）に示すように、リソグラフィ法及びＲＩＥにより、層間絶縁膜４８の上層部分におけるソース線５７（図１参照）を形成する予定の領域に、Ｘ方向に延びる配線溝５３を形成すると共に、コンタクトホール５２ａ〜５２ｅの直上域に、Ｘ方向に延びる配線溝５４ａ〜５４ｅをそれぞれ形成する。
【００６４】
次に、図２０（ａ）〜（ｄ）に示すように、全面にチタン膜、チタン窒化膜及びタングステン膜をこの順に堆積させて、３層構造の導電膜を形成する。次に、ＣＭＰを施し、この導電膜における層間絶縁膜４８の上面上に堆積された部分を除去する。これにより、貫通ホール４９の上部、配線溝５３、コンタクトホール５２ａ〜５２ｅ、配線溝５４ａ〜５４ｅの内部に導電膜が埋め込まれる。この結果、貫通ホール４９の上部内にプラグ５６が埋設され、配線溝５３内にソース線５７が埋設され、コンタクトホール５２ａ〜５２ｅ内にコンタクトプラグ５８ａ〜５８ｅが埋設され、配線溝５４ａ〜５４ｅ内に配線５９ａ〜５９ｅが埋設される。このようにして、コンタクトプラグと配線をデュアルダマシン法により同時に形成する。
【００６５】
次に、図２１（ａ）〜（ｄ）に示すように、層間絶縁膜４８上に層間絶縁膜６１を形成し、リソグラフィ法及びＲＩＥによりコンタクトホール６２を形成する。次に、例えば、チタン膜、チタン窒化膜、タングステン膜をこの順に堆積させて導電膜を形成し、ＣＭＰ法により層間絶縁膜６１の上面上に形成された導電膜を除去することにより、コンタクトホール６２内にコンタクトプラグ６３を埋設する。一部のコンタクトプラグ６３は、ソース線５７に接続されていないシリコンピラー４０に接続される。また、他のコンタクトプラグ６３は、配線５９ａ、５９ｂ、５９ｄ、５９ｅに接続される。
【００６６】
次に、図２２（ａ）〜（ｄ）に示すように、層間絶縁膜６１上に層間絶縁膜６５を形成し、リソグラフィ法及びＲＩＥにより層間絶縁膜６５に配線溝６６を形成する。その後、例えば、タンタル膜、タンタル窒化膜、銅膜をこの順に堆積させて導電膜を形成し、ＣＭＰを施し、この導電膜を層間絶縁膜６５の上面上から除去する。これにより、配線溝６６内にビット線６７及び配線６８を形成する。ビット線６７及び配線６８はコンタクトプラグ６３に接続される。この結果、各Ｕ字ピラー４１に属する一対のシリコンピラー４０のうち、一方はソース線５７に接続され、他方はビット線６７に接続される。
【００６７】
次に、図２３（ａ）〜（ｄ）に示すように、層間絶縁膜６５上に層間絶縁膜７１を形成し、リソグラフィ法及びＲＩＥによりコンタクトホール７２を形成する。次に、例えば、チタン膜、チタン窒化膜、アルミニウム銅膜をこの順に堆積させて導電膜を形成し、ＣＭＰ法により層間絶縁膜７１の上面上に形成された導電膜を除去することにより、コンタクトホール７２内にコンタクトプラグ７３を埋設する。コンタクトプラグ７３は、ビット線６７及び一部の配線６８に接続される。次に、層間絶縁膜７１上にアルミニウム膜を形成し、リソグラフィ法及びＲＩＥによりパターニングすることにより、配線７５及びボンディングパッド（図示せず）を形成する。
【００６８】
次に、図１（ａ）〜（ｄ）に示すように、全面にシリコン酸化膜７７を堆積させ、その後、全面にシリコン窒化膜７８を堆積させる。これにより、シリコン酸化膜７７及びシリコン窒化膜７８の積層膜からなる保護膜７９を形成する。次に、保護膜７９におけるボンディングパッド（図示せず）の直上域に形成された部分を除去して、ボンディングパッドを露出させる。このようにして、半導体記憶装置１が製造される。
【００６９】
次に、本実施形態の効果について説明する。
本実施形態においては、セルアレイ部ＣＡに設けられたバックゲート電極２１と、周辺回路部ＳＣに設けられた電界効果トランジスタ２５のゲート電極２２とを、共に、ｎ型シリコン層１５、金属シリサイド層１６、ｐ型シリコン層１７がこの順に積層された３層膜により形成している。そして、コンタクトプラグ５８ｃをバックゲート電極２１の金属シリサイド層１６に接触させ、コンタクトプラグ５８ｅをゲート電極２２の金属シリサイド層１６に接触させている。これにより、バックゲート電極２１及びゲート電極２２の配線抵抗を低減すると共に、コンタクトプラグ５８ｃとバックゲート電極２１との間の接触抵抗、及びコンタクトプラグ５８ｅとゲート電極２２との間の接触抵抗を低減することができる。
【００７０】
また、本実施形態においては、バックゲート電極２１及びゲート電極２２を同一構成の導電膜１８によって形成することにより、バックゲート電極２１及びゲート電極２２を同時に形成することができる。これにより、半導体記憶装置１の製造工程を簡略化し、製造コストを低減することができる。
【００７１】
更に、本実施形態においては、バックゲート電極２１及びゲート電極２２を構成する導電膜１８において、下側半導体層であるｎ型シリコン層１５の導電型と、上側半導体層であるｐ型シリコン層１７の導電型とを、相互に異ならせている。これにより、ｎ型シリコン層１５及びｐ型シリコン層１７の物性を、相互に独立して設計することができる。
【００７２】
すなわち、バックゲート電極２１においては、上側半導体層であるｐ型シリコン層１７内に接続部材３９が埋め込まれるため、ｐ型シリコン層１７の半導体材料としての特性が、接続部材３９の導通状態に影響を及ぼす。一方、ゲート電極２２においては、下側半導体層であるｎ型シリコン層１５がゲート絶縁膜１３を挟んで電界効果トランジスタ２５のチャネル領域に対向しているため、ｎ型シリコン層１５の半導体材料としての特性が、電界効果トランジスタ２５の動作に影響を及ぼす。本実施形態においては、ｐ型シリコン層１７を接続部材３９を制御するための設計ができると共に、ｎ型シリコン層１５を電界効果トランジスタ２５を制御するために設計することができる。
【００７３】
より具体的には、本実施形態においては、ｐ型シリコン層１７の導電型をｐ型としているため、バックゲート電極２１の仕事関数を高くすることができる。これにより、バックゲート電極２１から接続部材３９に向けて電子が放出されにくくなり、バックゲート電極２１と接続部材３９との間に配置されたメモリ膜３８に電子が蓄積されることを抑制できる。
【００７４】
すなわち、半導体記憶装置１の消去動作時には、Ｕ字ピラー４１に制御ゲート電極４６及びバックゲート電極２１よりも高い電位を印加して、Ｕ字ピラー４１からメモリ膜３８に対して正孔を注入し、メモリ膜３８の電荷蓄積膜に蓄積されている電子を対消滅させる。しかし、このとき、条件によっては、制御ゲート電極４６及びバックゲート電極２１からメモリ膜３８に対してトンネル効果によって電子が注入されてしまう。特に、シリコンピラー４０は形状が円柱状であるため電界が比較的均一に印加されるが、接続部材３９は形状が直方体状であるため角部に電界が集中しやすく、電子が流れやすい。そして、バックゲート電極２１と接続部材３９との間に配置されたメモリ膜３８に電子が蓄積されると、バックゲート電極２１及び接続部材３９によって構成される電界効果トランジスタの閾値が変動してしまう。この場合、消去動作時にメモリ膜３８に蓄積された電子については、これを消去する手段がなく、従って、変動した閾値を初期化する手段がない。
【００７５】
そこで、本実施形態においては、ｐ型シリコン層１７の導電型をｐ型とすることにより、バックゲート電極２１における接続部材３９が埋め込まれた部分の仕事関数を高くして、電子の放出を抑制している。この結果、電界効果トランジスタの閾値が変動することを防止できる。
【００７６】
一方、周辺回路部ＳＣについては、従来から電界効果トランジスタ２５のゲート電極２２にはｎ型のシリコン膜が使用されており、これに合わせて各部が設計されている。このため、既存の設計資源を活用するためには、ゲート電極２２の材料にｎ型のシリコンを用いることが好ましい。
【００７７】
本実施形態においては、バックゲート電極２１及びゲート電極２２を構成する導電膜１８について、バックゲート電極２１の特性を決定する上側半導体層にはｐ型シリコン層１７を使用し、ゲート電極２２の特性を決定する下側半導体層にはｎ型シリコン層１５を使用している。これにより、上述の電界効果トランジスタの閾値の安定と既存の設計資源の活用との両立を図ることができる。また、ｎ型シリコン層１５とｐ型シリコン層１７との間に金属シリサイド層１６を介在させ、これに電位を印加することにより、ゲート抵抗を低減すると共に、ｎ型シリコン層１５とｐ型シリコン層１７との界面に空乏層が形成されることを防止できる。
【００７８】
なお、バックゲート電極２１とゲート電極２２とを別の工程で形成し、両電極の層構造を相互に異ならせることも考えられるが、そうすると、工程数が増加し、半導体記憶装置の製造コストが増加してしまう。
【００７９】
以上、実施形態を参照して本発明を説明したが、本発明はこの実施形態に限定されるものではない。前述の実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、前述の実施形態においては、接続部材３９をバックゲート電極２１のｐ型シリコン層１７内に埋め込む例を示したが、バックゲート電極２１の電位が接続部材３９の導電性に影響を及ぼす範囲であれば、接続部材３９をｐ型シリコン層１７上に配置してもよい。
【符号の説明】
【００８０】
１  半導体記憶装置、１１  シリコン基板、１２  ＳＴＩ、１３  ゲート絶縁膜、１５  ｎ型シリコン層、１６  金属シリサイド層、１７  ｐ型シリコン層、１８  導電膜、２１  バックゲート電極、２２  ゲート電極、２３  ソース・ドレイン領域、２４  側壁、２５  電界効果トランジスタ、２６  絶縁膜、２８  凹部、２９  犠牲材、３１  絶縁膜、３２  電極膜、３３  積層体、３４  貫通ホール、３５  犠牲材、３７  Ｕ字ホール、３８  メモリ膜、３９  接続部材、４０  シリコンピラー、４１  Ｕ字ピラー、４３  エッチングストッパ膜、４４  層間絶縁膜、４５  溝、４６  制御ゲート電極、４７  選択ゲート電極、４８  層間絶縁膜、４９  貫通ホール、５０  選択ゲート絶縁膜、５２ａ〜５２ｅ  コンタクトホール、５３、５４ａ〜５４ｅ  配線溝、５６  プラグ、５７  ソース線、５８ａ〜５８ｅ  コンタクトプラグ、５９ａ〜５９ｅ  配線、６１  層間絶縁膜、６２  コンタクトホール、６３  コンタクトプラグ、６５  層間絶縁膜、６６  配線溝、６７  ビット線、６８  配線、７１  層間絶縁膜、７２  コンタクトホール、７３  コンタクトプラグ、７５  配線、７７  シリコン酸化膜、７８  シリコン窒化膜、７９  保護膜、ＣＡ  セルアレイ部、ＳＣ  周辺回路部
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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