(57)【特許請求の範囲】
【請求項１】
複数のメモリセルと複数の冗長メモリセルとを含むメモリと、
前記メモリを試験し前記複数のメモリセルのうちの複数の不良箇所を示す不良箇所情報を出力する試験回路と、
複数の記憶部と、
前記複数の記憶部の更新前の格納情報と前記不良箇所情報とに基づいて前記複数の記憶部の更新後の格納情報を決定する制御回路と
を含み、
前記複数の記憶部は少なくとも第１の記憶部と第２の記憶部とを含み、前記第２の記憶部の前記更新後の格納情報は、前記第１の記憶部の前記更新前の格納情報と前記第２の記憶部の前記更新前の格納情報との両方に応じて決定され、
前記メモリは、前記複数の記憶部の前記更新後の格納情報により前記複数の不良箇所をそれぞれ特定し、該特定された複数の不良箇所のメモリセルをそれぞれ前記複数の冗長メモリセルで置き換えることを特徴とする半導体装置。
【請求項２】
前記制御回路は記憶素子を含まない組み合わせ論理回路であることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記試験回路が出力する前記不良箇所情報は前記複数の不良箇所を纏めて示す情報であり、前記制御回路は、前記複数の不良箇所を纏めて示す前記不良箇所情報から個々の不良箇所を示す不良箇所毎の情報を生成することを特徴とする請求項１又は２記載の半導体装置。
【請求項４】
前記制御回路は、前記複数の記憶部の更新前の格納情報と前記不良箇所情報とに基づいて前記メモリの修復可否を示す判定信号を出力することを特徴とする請求項１乃至３の何れか一項記載の半導体装置。
【請求項５】
前記試験回路が出力する前記不良箇所情報は前記メモリの出力データビット数に等しいビット数のデータであり、前記制御回路は、前記不良箇所情報を前記ビット数より少ないビット数の符号に変換することにより前記更新後の格納情報を生成することを特徴とする請求項１乃至４の何れか一項記載の半導体装置。
【請求項６】
前記複数の記憶部は電気フューズにより情報を格納する複数の回路であり、前記制御回路は、前記複数の記憶部の更新前の格納情報と前記不良箇所情報とに基づいて前記メモリを修復できないと判断した場合に、前記電気フューズを切断しないように前記複数の記憶部を制御することを特徴とする請求項１乃至５の何れか一項記載の半導体装置。
【請求項７】
前記制御回路は、既に格納情報が一度更新されている記憶部の格納情報は更新しないことを特徴とする請求項１乃至６の何れか一項記載の半導体装置。
【請求項８】
複数のメモリセルと複数の冗長メモリセルとを含む第２のメモリと、
前記第２のメモリを試験し前記第２のメモリの前記複数のメモリセルのうちの複数の不良箇所を示す第２の不良箇所情報を出力する第２の試験回路と
を更に含み、前記制御回路は、前記複数の記憶部の更新前の格納情報と、前記不良箇所情報と、前記第２の不良箇所情報とに基づいて前記複数の記憶部の更新後の格納情報を決定し、上記各メモリは、前記複数の記憶部の前記更新後の格納情報により特定された複数の箇所のメモリセルをそれぞれ前記複数の冗長メモリセルで置き換えることを特徴とする請求項１乃至７の何れか一項記載の半導体装置。
【請求項９】
前記制御回路は、前記不良箇所情報と前記第２の不良箇所情報とをビット毎にＯＲをとった情報と前記複数の記憶部の更新前の格納情報とに基づいて前記複数の記憶部の更新後の格納情報を決定することを特徴とする請求項８記載の半導体装置。
【請求項１０】
複数のメモリセルと複数の冗長メモリセルとを含むメモリと、前記メモリを試験する試験回路と、複数の記憶部とを含む半導体装置において、
前記試験回路により前記メモリを試験し前記複数のメモリセルのうちの複数の不良箇所を示す不良箇所情報を生成し、
前記複数の記憶部の更新前の格納情報と前記不良箇所情報とに基づいて前記複数の記憶部の更新後の格納情報を前記半導体装置内部での論理演算により決定し、
前記複数の記憶部に前記更新後の格納情報を書き込む
各段階を含み、
前記複数の記憶部は少なくとも第１の記憶部と第２の記憶部とを含み、前記第２の記憶部の前記更新後の格納情報は、前記第１の記憶部の前記更新前の格納情報と前記第２の記憶部の前記更新前の格納情報との両方に応じて決定され、
前記メモリは、前記複数の記憶部の前記更新後の格納情報により特定された複数の不良箇所のメモリセルをそれぞれ前記複数の冗長メモリセルで置き換える構成となっていることを特徴とする不良箇所情報の書き込み方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本願開示は、一般に半導体装置に関し、詳しくは冗長機能を有するメモリを含む半導体装置に関する。
【背景技術】
【０００２】
半導体記憶装置においては、欠陥メモリセルを冗長メモリセルで置き換える冗長機能が設けられている。半導体記憶装置の出荷時にメモリセルの動作テストを実行し、欠陥メモリセルが発見された場合には、その欠陥メモリセルの位置に関する情報をフューズ回路等に記録する。読み出し時には、フューズ回路等に記録された上記情報に基づいて、欠陥メモリセルではなく冗長メモリセルに対するアクセスを実行する。一般に、欠陥メモリセルの冗長メモリセルによる置き換えの単位は、データビット単位、ワード線単位、或いはコラム線単位となっている。
【０００３】
フューズ回路においては、１つのフューズに対応して、このフューズの状態（切断／非切断）を示すためのデータをラッチするラッチ回路が設けられる。例えばデータビット単位で欠陥メモリセルを救済する場合には、冗長用のメモリブロックを用意し、欠陥データビットのメモリブロックを冗長メモリブロックで置き換える。これを実現するために、欠陥データビット位置をフューズ回路に記憶する。例えばデータビット数が３２ビットであれば、６個のフューズ回路を設ける。５個のフューズ回路により３２個のデータビット位置を指定することができるが、更に冗長するか否かを指定する必要があるため、全体で６個のフューズ回路が必要となる。この６個のフューズ回路全体を纏めて、フューズグループと呼ぶ。欠陥のあるデータビット位置を示すコードに対応して、フューズグループ中の複数のフューズのうちの幾つかを切断する。切断されたフューズの情報は、対応するラッチ回路を介して冗長切替回路に供給される。この情報に基づいて、冗長切替回路が、欠陥データビット位置に対応するメモリブロックを冗長メモリブロックで置き換える。
【０００４】
ＳｏＣ（System on Chip）等の半導体チップの場合、各メモリの周囲にメモリＢＩＳＴ（Built-In Self Test）回路を設け、このメモリＢＩＳＴ回路によりテストパターンの発生から試験結果の判定までを行なう。また近年では、ＢＩＳＴ等の自己検査機能によりメモリ内で不良箇所が発見された場合に、不良箇所を自動的に冗長メモリセルで置き換えるＢＩＳＲ（Built-In Self Repair）と呼ばれる自己修正機能がチップに組み込まれる場合もある。このＢＩＳＲにより、メモリ試験結果（不良メモリセル情報）をチップ外部のＬＳＩテスタに読み出すことなく、欠陥箇所を救済することができる。従って、高速に且つ効率的にメモリを修復することが可能となる。
【０００５】
メモリの歩留まり率を上げるためには、冗長メモリセルとフューズグループとを複数個用意して、複数の不良箇所をそれぞれ救済することが好ましい。例えばデータビット単位での冗長の場合、２個の冗長メモリブロックと２個のフューズグループとを設ければ、２ビットまでのデータビット不良に対応することができる。ＢＩＳＲの構成で、このように複数のフューズグループを用いる場合、検出された１つ又は複数の不良箇所に対して何れのフューズグループを割り当てるかを決定する必要がある。
【０００６】
また特定の電圧／温度条件での試験でのみ不良となるメモリセルが存在するため、異なる電圧／温度条件下で複数回のメモリ試験を行なうことが好ましい。このように複数回メモリ試験を実行する場合には、各メモリ試験の実行後にその都度不良箇所の救済を行う必要がある。即ち、新たなメモリ試験で新たに不良箇所が見つかる度に、以前の試験で既に切断したフューズグループではなく別のフューズグループを切断対象として割り当てていく必要がある。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−３６６９６号公報
【特許文献２】特開２００１−２６７３８９号公報
【特許文献３】特開２００７−６６３８０号公報
【特許文献４】特開平１１−２５０６８７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
以上を鑑みると、複数のフューズグループが設けられた構成においてチップ内部の自己修正機能により適切にメモリを修正できる半導体装置が望まれる。
【課題を解決するための手段】
【０００９】
半導体装置は、複数のメモリセルと複数の冗長メモリセルとを含むメモリと、前記メモリを試験し前記複数のメモリセルのうちの複数の不良箇所を示す不良箇所情報を出力する試験回路と、複数の記憶部と、前記複数の記憶部の更新前の格納情報と前記不良箇所情報とに基づいて前記複数の記憶部の更新後の格納情報を決定する制御回路とを含み、前記複数の記憶部は少なくとも第１の記憶部と第２の記憶部とを含み、前記第２の記憶部の前記更新後の格納情報は、前記第１の記憶部の前記更新前の格納情報と前記第２の記憶部の前記更新前の格納情報との両方に応じて決定され、前記メモリは、前記複数の記憶部の前記更新後の格納情報により前記複数の不良箇所をそれぞれ特定し、該特定された複数の不良箇所のメモリセルをそれぞれ前記複数の冗長メモリセルで置き換えることを特徴とする。
【００１０】
複数のメモリセルと複数の冗長メモリセルとを含むメモリと、前記メモリを試験する試験回路と、複数の記憶部とを含む半導体装置において不良箇所情報の書き込み方法は、前記試験回路により前記メモリを試験し前記複数のメモリセルのうちの複数の不良箇所を示す不良箇所情報を生成し、前記複数の記憶部の更新前の格納情報と前記不良箇所情報とに基づいて前記複数の記憶部の更新後の格納情報を前記半導体装置内部での論理演算により決定し、前記複数の記憶部に前記更新後の格納情報を書き込む各段階を含み、前記複数の記憶部は少なくとも第１の記憶部と第２の記憶部とを含み、前記第２の記憶部の前記更新後の格納情報は、前記第１の記憶部の前記更新前の格納情報と前記第２の記憶部の前記更新前の格納情報との両方に応じて決定され、前記メモリは、前記複数の記憶部の前記更新後の格納情報により特定された複数の不良箇所のメモリセルをそれぞれ前記複数の冗長メモリセルで置き換える構成となっていることを特徴とする。
【発明の効果】
【００１１】
本願開示の少なくとも１つの実施例によれば、複数の記憶部の更新前の格納情報と不良箇所情報とに基づいて複数の記憶部の更新後の格納情報を決定する制御回路を設ける。この制御回路の働きにより、複数のフューズグループが設けられた構成において、チップ内部の自己修正機能により適切にメモリを修正することができる。
【図面の簡単な説明】
【００１２】
【図１】半導体装置の試験を行なうシステムの構成の一例を示す図である。
【図２】メモリＢＩＳＴ回路の構成の一例を示す図である。
【図３】メモリの冗長処理の構成の一例を示す図である。
【図４】メモリ１６の冗長処理を説明するための図である。
【図５】図５はフューズグループの構成の一例を示す図である。
【図６】制御回路の構成の一例を示す図である。
【図７】分離・判定回路の構成の一例を示す図である。
【図８】（ａ）は図７の分離・判定回路の入出力論理値の関係を示す図であり、（ｂ）はビットパターンの例を示す図である。
【図９】不良ビット位置とフューズ切断パターンとの関係を示す表である。
【図１０】図６のエンコーダの入出力の関係を示す表である。
【図１１】イネーブル回路の構成の一例を示す図である。
【図１２】図１の半導体装置試験システムの動作の一例を示す図である。
【図１３】半導体装置の構成の別の一例を示す図である。
【発明を実施するための形態】
【００１３】
以下に、本発明の実施例を添付の図面を用いて詳細に説明する。
【００１４】
図１は、半導体装置の試験を行なうシステムの構成の一例を示す図である。図１のシステムは、テスタ装置１０及び半導体装置１１を含む。半導体装置１１は例えばＳｏＣであある。テスタ装置１０は、半導体装置１１の各信号端子に接続される。テスタ装置１０は、各種信号を半導体装置１１に供給することにより半導体装置１１の動作を制御し、半導体装置１１の各種試験を実行する。またテスタ装置１０は、半導体装置１１から出力される各種信号に基づいて試験動作を制御したり、試験動作の結果を判定したりして、半導体装置１１の良否を判断する。
【００１５】
半導体装置１１は、複数のメモリユニット１２−１乃至１２−ｎ及びＯＲ回路１３を含む。図１のメモリユニット１２−１乃至１２−ｎの各々は、メモリＢＩＳＴ回路（ＭＢＩＳＴ）１５、メモリ１６、制御回路１７、及び複数のフューズグループ１８−１及び１８−２を含む。図１に示す例ではメモリユニット１２−１乃至１２−ｎは同一の構成を有するが、異なる構成であってもよい。例えば、各メモリユニットに設けられるフューズグループの数は同一である必要はなく、各メモリユニット毎に適宜定められた固有の数であってよい。
【００１６】
メモリ１６は、複数のメモリセルと複数の冗長メモリセルとを含む。メモリＢＩＳＴ回路１５は、メモリ１６を試験し複数のメモリセルのうちの複数の不良箇所を示す不良箇所情報ｆｂを出力する。具体的には、テスタ装置１０からクロック信号ｃｌｋ、ＢＩＳＴ試験開始信号ｂｉｓｔ、及び初期データｄｉを供給する。メモリＢＩＳＴ回路１５は、ＢＩＳＴ試験開始信号ｂｉｓｔに応答してクロック信号ｃｌｋに同期した試験動作を開始し、初期データｄｉに基づいて種々のアドレス及びデータを生成してメモリ１６に印加し、メモリ１６を試験する。制御回路１７は、複数のフューズグループ１８−１及び１８−２の更新前の格納情報ｆｇ１及びｆｇ２と不良箇所情報ｆｂとに基づいて複数のフューズグループ１８−１及び１８−２の更新後の格納情報ｃｓ１及びｃｓ２を決定する。テスタ装置１０がフューズ切断指示信号ｗｅｎをフューズグループ１８−１及び１８−２に印加することで、格納情報ｃｓ１及びｃｓ２に応じたフューズ切断が実行される。即ち、格納情報ｃｓ１及びｃｓ２がフューズグループ１８−１及び１８−２にそれぞれ格納される。メモリ１６は、フューズグループ１８−１及び１８−２の格納情報ｆｇ１及びｆｇ２（格納情報ｃｓ１及びｃｓ２に相当する情報）により、複数の不良箇所をそれぞれ特定し、特定された複数の不良箇所のメモリセルをそれぞれ複数の冗長メモリセルで置き換える。
【００１７】
図２は、メモリＢＩＳＴ回路１５の構成の一例を示す図である。メモリＢＩＳＴ回路１５は、リード期待値生成回路２０、ライトデータ生成回路２１、アドレス生成回路２２、リード・ライト制御信号生成回路２３、比較回路２４−１乃至２４−ｂ、ＯＲ回路２５−１乃至２５−ｂ、及びフリップフロップ２６−１乃至２６−ｂを含む。図２の例では、メモリ１６からの読み出しデータのビット数がｂである場合を想定している。
【００１８】
図１で説明したように、メモリＢＩＳＴ回路１５は、ＢＩＳＴ試験開始信号ｂｉｓｔに応答してクロック信号ｃｌｋに同期した試験動作を開始し、初期データｄｉに基づいて種々のアドレス及びデータを生成してメモリ１６に印加し、メモリ１６を試験する。具体的には、アドレス生成回路２２が、メモリ１６のアクセス位置を指定するアドレスａｄｒを生成する。リード・ライト制御信号生成回路２３は、読み出し動作又は書き込み動作を指示するリード・ライト制御信号ｒｗ（ライトイネーブル信号及びチップイネーブル信号等複数の信号であってもよい）を生成する。ライトデータ生成回路２１は、マーチ・パターン、チェッカーボード・パターン、ストライプ・パターン、データマスク機能試験パターン、ギャロップ・パターン等の種々のテストパターンの書き込みデータｗｄを生成する。生成された書き込みデータｗｄは、リード・ライト制御信号ｒｗにより書き込み動作を指示することにより、メモリ１６のアドレスａｄｒにより指定される格納位置に書き込まれる。
【００１９】
その後、リード・ライト制御信号ｒｗにより読み出し動作を指示することにより、メモリ１６のアドレスａｄｒにより指定される格納位置からデータｒｄ［０］乃至ｒｄ［ｂ−１］を読み出し、比較回路２４−１乃至２４−ｂに供給する。リード期待値生成回路２０は、実施した動作試験に対応する期待値データｒｅ［０］乃至ｒｅ［ｂ−１］を生成し、この期待値データを比較回路２４−１乃至２４−ｂに供給する。比較回路２４−１乃至２４−ｂは、メモリ１６から読み出された読み出しデータとリード期待値生成回路２０からの期待値データとをビット毎に比較することで、メモリ１６の動作が正常であるか否かを判定する。比較回路２４−１乃至２４−ｂの出力するｂビットの判定結果は、読み出しデータと期待値データとが一致するビット位置で例えば０であり、不一致のビット位置で１であってよい。比較回路２４−１乃至２４−ｂの出力するｂビットの判定結果は、ＯＲ回路２５−１乃至２５−ｂを介してフリップフロップ２６−１乃至２６−ｂに格納される。この際、ＯＲ回路２５−１乃至２５−ｂにより、前回の読み出しデータに対するビット毎のｂビットの判定結果と今回の読み出しデータに対するビット毎の判定結果とがＯＲ演算される。このＯＲ演算により判定結果が累積され、読み出しデータに対する判定を複数回行なった際に、一度でも不良と判定されたビット（値１のビット）は不良を示す値１に維持される。フリップフロップ２６−１乃至２６−ｂの格納値が、不良ビットデータｆｂ［０］乃至ｆｂ［ｂ−１］（即ち図１の不良箇所情報ｆｂ）として、メモリＢＩＳＴ回路１５から出力される。
【００２０】
図３は、メモリ１６の冗長処理の構成の一例を示す図である。メモリ１６は、複数のメモリブロック３１−１乃至３１−６、複数の冗長メモリブロック３２−１及び３２−２、及び冗長切替回路３０を含む。図３の例では、メモリブロックの数は６個であり、冗長メモリブロックの数は２個である。冗長切替回路３０は、フューズグループ１８−１及び１８−２の格納情報ｆｇ１及びｆｇ２により、複数の不良箇所をそれぞれ特定し、特定された複数の不良箇所のメモリセルをそれぞれ複数の冗長メモリセルで置き換える。フューズグループ１８−１及び１８−２の各々は、それぞれ３ビットの情報（ｆｇ１［０］乃至ｆｇ１［２］及びｆｇ１［０］乃至ｆｇ１［２］）を格納し、この３ビットの情報により６個のメモリブロックうちの１つの不良メモリブロックを特定する。即ち２つのフューズグループ１８−１及び１８−２により、メモリブロック３１−１乃至３１−６のうちの２つの不良メモリブロックを特定することができる。
【００２１】
初期状態では、フューズグループ１８−１及び１８−２には初期格納情報としてそれぞれ“０００”が格納される。この状態では、冗長切替回路３０は、メモリブロック３１−１乃至３１−６のそれぞれから読み出した６ビットの読み出しデータｒｄ０乃至ｒｄ５をメモリ１６外部にそのまま出力する。メモリ１６から読み出されたデータは、メモリＢＩＳＴ回路１５により判定され、メモリＢＩＳＴ回路１５のフリップフロップ２６−１乃至２６−６に判定結果が格納される。図３の例では、メモリブロック３１−３に不良箇所があり、フリップフロップ２６−３に格納される判定結果の３番目のビットが値１となっている。なお、仮に２つのメモリブロックに不良箇所があるとすると、フリップフロップ２６−１乃至２６−６のうちの２つの格納ビットが値１となる。フリップフロップ２６−１乃至２６−６の格納値は、不良箇所情報ｆｂとして制御回路１７に供給される。
【００２２】
前述のように、図１に示す制御回路１７が、複数のフューズグループ１８−１及び１８−２の更新前の格納情報ｆｇ１及びｆｇ２と不良箇所情報ｆｂとに基づいて複数のフューズグループ１８−１及び１８−２の更新後の格納情報を決定する。テスタ装置１０がフューズ切断指示信号ｗｅｎをフューズグループ１８−１及び１８−２に印加することで、この更新後の格納情報に応じたフューズ切断が実行される。メモリ１６は、フューズグループ１８−１及び１８−２の更新後の格納情報ｆｇ１及びｆｇ２により、複数の不良箇所をそれぞれ特定し、特定された複数の不良箇所のメモリセルをそれぞれ複数の冗長メモリセルで置き換える。
【００２３】
図４は、メモリ１６の冗長処理を説明するための図である。図４に示す例では、メモリ１６の不良メモリブロック３１−３の位置を示す情報として、“０１１”がフューズグループ１８−１に格納されている。即ち、フューズグループ１８−１の格納情報が更新されている。フューズグループ１８−２の格納情報は初期値“０００”のままで更新されていない。冗長切替回路３０は、フューズグループ１８−１に格納されているデータｆｇ１［０］乃至ｆｇ［２］に基づいて、メモリブロック３１−３を不良箇所として特定し、この特定された不良メモリブロック３１−３を冗長メモリブロック３２−１で置き換える。即ち、ビットｂｉｔ２については、不良メモリブロック３１−３ではなく冗長メモリブロック３２−１に対してデータの読み書きを実行する。書き込み動作の場合、書き込みデータのｂｉｔ０、ｂｉｔ１、ｂｉｔ３乃至ｂｉｔ５については、それぞれメモリブロック３１−１、３１−２、３１−４乃至３１−６に書き込まれ、ｂｉｔ２については冗長メモリブロック３２−１に書き込まれる。読み出し動作の場合、メモリブロック３１−１、３１−２、３１−４乃至３１−６からの読み出しデータがそれぞれビットｒｄ０、ｒｄ１、ｒｄ３乃至ｒｄ５となり、冗長メモリブロック３２−１からの読み出しデータがビットｒｄ２となる。これらのビット操作による冗長処理が、冗長切替回路３０により実現される。なおビット操作による冗長処理は、上述のように不良箇所のみを置き換えるのでもよいし、或いは不良箇所を避けるように複数ビットを纏めて１ビットずつシフトするシフト冗長で実現してもよい。
【００２４】
図５はフューズグループ１８−１又は１８−２の構成の一例を示す図である。フューズグループ１８−ｘ（ｘ＝１又は２）は、複数ｆ個のフューズ回路４０−１乃至４０−ｆ、及び複数ｆ個のＡＮＤ回路４１−１乃至４１−ｆを含む。フューズ回路４０−１乃至４０−ｆの各々は同一の構成であってよく、電気的に切断可能なフューズ４２及びラッチ回路４３を含む。信号ｃｓｘ［０］乃至ｃｓｘ［ｆ−１］（ｘ＝１又は２）は更新用の格納情報であり、制御回路１７から供給される。信号ｃｓｘ［０］乃至ｃｓｘ［ｆ−１］は、フューズ４２を切断するビット位置で１となりフューズ４２を切断しないビット位置で０となる。テスタ装置１０からフューズ切断指示信号ｗｅｎを印加（１にアサート）すると、信号ｃｓｘ［０］乃至ｃｓｘ［ｆ−１］のうちの値１のビットに対応するＡＮＤ回路４１−１乃至４１−ｆの出力が１となる。ＡＮＤ回路４１−１乃至４１−ｆの出力のうちで値１の出力を印加されたフューズ回路４０−１乃至４０−ｆにおいて、フューズ４２が電気的に切断される。即ち大電流がフューズ４２に流され、フューズ４２がエレクトロマイグレーションにより高抵抗化される。
【００２５】
テスタ装置１０からフューズグループ出力初期化信号ｐｏｒがアサートされると、フューズ回路４０−１乃至４０−ｆにおいて、フューズ４２の切断又は非切断に応じた値がラッチ回路４３に格納される。例えばフューズ４２が切断されていれば、対応するラッチ回路４３には１が格納される。フューズ４２が切断されていなければ、対応するラッチ回路４３には０が格納される。フューズ回路４０−１乃至４０−ｆの各ラッチ回路４３の格納値が、フューズグループ１８−ｘの格納情報ｆｇｘ［０］乃至ｆｇｘ［ｆ−１］（ｘ＝１又は２）として出力される。
【００２６】
図６は、制御回路１７の構成の一例を示す図である。図６に示す制御回路１７は、分離・判定回路５０、エンコーダ５１−１及び５１−２、イネーブル回路５２−１及び５２−２、及びＯＲ回路５３−１及び５３−２を含む。制御回路１７は、フリップフロップ等の記憶素子を含まない組み合わせ論理回路であってよい。即ち制御回路１７は順序論理回路ではない組み合わせ論理回路として設計されてよい。
【００２７】
前述のように、メモリＢＩＳＴ回路１５が出力するｂビットの不良箇所情報ｆｂは、不良箇所が複数有ればそれら全ての不良箇所のビットが値１であるデータであり、複数の不良箇所を纏めて示す情報である。制御回路１７の分離・判定回路５０は、複数の不良箇所を纏めて示す不良箇所情報ｆｂから個々の不良箇所を示す不良箇所毎の情報ｆｂ１及びｆｂ２を生成する。即ち例えばメモリ１６の出力ビット数が６であれば、情報ｆｂ１はこれら６ビットのうちの１つの不良ビット位置を示し、情報ｆｂ２はこれら６ビットのうちの他の１つの不良ビット位置を示す。
【００２８】
また制御回路１７の分離・判定回路５０は、フューズグループ１８−１及び１８−２の格納情報ｆｇ１及びｆｇ２と不良箇所情報ｆｂとに基づいて、メモリ１６の修復可否を示す判定信号ｒを出力する。また制御回路１７の分離・判定回路５０及びエンコーダ５１−１及び５１−２は、例えば６ビットの不良箇所情報ｆｂをそのビット数より少ないビット数の符号ｔｃｓ１及びｔｃｓ２に変換することにより、更新後の格納情報を生成する。分離・判定回路５０、エンコーダ５１−１及び５１−２、及びイネーブル回路５２−１及び５２−２の構成及び動作については以下に詳細に説明する。
【００２９】
図７は、分離・判定回路５０の構成の一例を示す図である。分離・判定回路５０は、複数ｂ個のＯＲ回路６０−１乃至６０−ｂ、複数ｂ個のセレクタ６１−１乃至６１−ｂ、及び複数ｂ個のセレクタ６２−１乃至６２−ｂを含む。ＯＲ回路６０−１乃至６０−ｂの一方の入力には、メモリＢＩＳＴ回路１５からの不良箇所情報ｆｂの対応するビットｆｂ［０］乃至ｆｂ［ｂ−１］がそれぞれ印加される。またＯＲ回路６０−１乃至６０−ｂのうちの２段目以降の任意のＯＲ回路６０−ｘ（ｘは２乃至ｂの何れかの値）の他方の入力には、前段のＯＲ回路６０−ｘ−１の出力が印加される。ＯＲ回路６０−１の他方の入力には、図６に示すＯＲ回路５３−１により求めたフューズグループ１８−１の出力ｆｇ１の全ビットのＯＲ演算値ｐｆ１が印加される。
【００３０】
セレクタ６１−１乃至６１−ｂのうちの２段目以降の任意のセレクタ６１−ｘ（ｘは２乃至ｂの何れかの値）の第１の入力には、前段のＯＲ回路６０−ｘ−１の出力が印加される。セレクタ６１−１の第１の入力には、図６に示すＯＲ回路５３−１からＯＲ演算値ｐｆ１が印加される。セレクタ６１−１乃至６１−ｂのうちの２段目以降の任意のセレクタ６１−ｘ（ｘは２乃至ｂの何れかの値）の第２の入力には、前段のセレクタ６１−ｘ−１の出力が印加される。セレクタ６１−１の第２の入力には、図６に示すＯＲ回路５３−２により求めたフューズグループ１８−２の出力ｆｇ２の全ビットのＯＲ演算値ｐｆ２が印加される。セレクタ６１−１乃至６１−ｂには、メモリＢＩＳＴ回路１５からの不良箇所情報ｆｂの対応するビットｆｂ［０］乃至ｆｂ［ｂ−１］がそれぞれ選択制御信号として印加される。選択制御信号が１であれば第１の入力が選択され、選択制御信号が０であれば第２の入力が選択される。
【００３１】
セレクタ６２−１乃至６２−ｂのうちの２段目以降の任意のセレクタ６２−ｘ（ｘは２乃至ｂの何れかの値）の第１の入力には、前段のセレクタ６１−ｘ−１の出力が印加される。セレクタ６２−１の第１の入力には、図６に示すＯＲ回路５３−２からＯＲ演算値ｐｆ２が印加される。セレクタ６２−１乃至６２−ｂのうちの２段目以降の任意のセレクタ６２−ｘ（ｘは２乃至ｂの何れかの値）の第２の入力には、前段のセレクタ６２−ｘ−１の出力が印加される。セレクタ６２−１の第２の入力には、固定値０が印加される。セレクタ６２−１乃至６２−ｂには、メモリＢＩＳＴ回路１５からの不良箇所情報ｆｂの対応するビットｆｂ［０］乃至ｆｂ［ｂ−１］がそれぞれ選択制御信号として印加される。選択制御信号が１であれば第１の入力が選択され、選択制御信号が０であれば第２の入力が選択される。
【００３２】
ＯＲ回路６０−１乃至６０−ｂの出力が、不良箇所毎の情報ｆｂ１のそれぞれのビットｆｂ１［０］乃至ｆｂ１［ｂ−１］となる。不良箇所毎の情報ｆｂ１は図６に示すエンコーダ５１−１に供給される。また最後のビットｆｂ１［ｂ−１］は、信号ｎｆ１として図６に示すイネーブル回路５２−１に供給される。またセレクタ６１−１乃至６１−ｂの出力が、不良箇所毎の情報ｆｂ２のそれぞれのビットｆｂ２［０］乃至ｆｂ２［ｂ−１］となる。不良箇所毎の情報ｆｂ２は図６に示すエンコーダ５１−２に供給される。また最後のビットｆｂ２［ｂ−１］は、信号ｎｆ２として図６に示すイネーブル回路５２−２に供給される。
【００３３】
図７の分離・判定回路５０は、不良箇所情報ｆｂの対応するビットｆｂ［０］乃至ｆｂ［ｂ−１］のうちでビット位置０からビット位置ｂ−１に向かい順番に各ビットの値を判定する。ｆｂのビット位置０からビット位置ｂ−１に向かい順番に各ビットの値を判定して、最初にビット値が１になった位置を、出力ビットｆｂ１［０］乃至ｆｂ１［ｂ−１］に反映させる。具体的には、ｐｆ１が０であると仮定した場合、ｆｂ１［０］乃至ｆｂ１［ｂ−１］のビット列において、最初にｆｂのビット値が１になるビット位置の前までは０であり、その位置から後は１となるビットパターンとなる。また更に、ｆｂのビット位置０からビット位置ｂ−１に向かい順番に各ビットの値を判定して、２回目にビット値が１になった位置を、出力ビットｆｂ２［０］乃至ｆｂ２［ｂ−１］に反映させる。具体的には、ｐｆ２が０であると仮定した場合、ｆｂ１［０］乃至ｆｂ１［ｂ−１］のビット列において、２回目にｆｂのビット値が１になるビット位置の前までは０であり、その位置から後は１となるビットパターンとなる。
【００３４】
図８（ａ）は、図７の分離・判定回路５０の入出力論理値の関係を示す図である。図８（ａ）から分かるように、出力ｎｆ１の値は、入力ｐｆ１、ｐｆ２、及びｆｂ［０］乃至ｆｂ［ｂ−１］に含まれる１の数が１以上の場合に１となり、１の数が０の場合に０となる。出力ｎｆ２の値は、入力ｐｆ１、ｐｆ２、及びｆｂ［０］乃至ｆｂ［ｂ−１］に含まれる１の数が２以上の場合に１となり、１の数が０又は１の場合に０となる。また出力ｒの値は、入力ｐｆ１、ｐｆ２、及びｆｂ［０］乃至ｆｂ［ｂ−１］に含まれる１の数が３以上の場合に１となり、１の数が２以下の場合に０となる。この出力ｒは、メモリ１６を修復できないと判断した場合に１になる。なお図８（ａ）から分かるように、ｐｆ１が１である状態で初めてｐｆ２は１になることができる。これは、フューズグループ１８−１をフューズグループ１８−２よりも常に先にフューズ切断する回路構成となっているからである。
【００３５】
出力ｆｂ１は、ｐｆ１が０であり且つｆｂのビット値が全て０である場合は、全て０のビットパターン（Ａｌｌ＿０）となる。またｐｆ１が１である場合には、全て１のビットパターン（Ａｌｌ＿１）となる。出力ｆｂ１は更に、ｐｆ１が０の場合、０ビット位置から最初にｆｂのビット値が１になるビット位置の前までは０が連続し、そのビット位置からｂ−１ビット位置まで１が連続するビットパターンとなる。図８（ａ）において※１で示す欄は、そのようなビットパターンを示す。図８（ｂ）に、０ビット位置から最初にｆｂのビット値が１になるビット位置の前までは０が連続し、そのビット位置からｂ−１ビット位置まで１が連続するビットパターンの例を示す。左端の列がｆｂ［０］乃至ｆｂ［５］（即ちｆｂ［５：０］）の６ビットパターンを示す。真ん中の※１で示す列が、ｆｂ［５：０］の０ビット位置から順番にビット値を判定した場合に最初に１になるビット位置をＺとし、０ビット位置からＺビット位置の前までは０が連続し、Ｚビット位置からｂ−１ビット位置まで１が連続するビットパターンを示す。
【００３６】
出力ｆｂ２は、ｐｆ１及びｐｆ２が０であり且つｆｂ中の値１のビット数が１以下の時は、全て０のビットパターン（Ａｌｌ＿０）となる。またｐｆ１及びｐｆ２が０であり且つｆｂ中の値１のビット数が２以上の時は、０ビット位置から２回目にｆｂのビット値が１になるビット位置の前までは０が連続し、そのビット位置からｂ−１ビット位置まで１が連続するビットパターンとなる。図８（ａ）において※２で示す欄は、そのようなビットパターンを示す。図８（ｂ）に、０ビット位置から２回目にｆｂのビット値が１になるビット位置の前までは０が連続し、そのビット位置からｂ−１ビット位置まで１が連続するビットパターンの例を示す。右端の※２で示す列が、ｆｂ［５：０］の０ビット位置から順番にビット値を判定した場合に２回目に１になるビット位置をＺとし、０ビット位置からＺビット位置の前までは０が連続し、Ｚビット位置からｂ−１ビット位置まで１が連続するビットパターンを示す。
【００３７】
出力ｆｂ２は、ｐｆ１が１でｐｆ２が０の場合、ｆｂ中の値１のビット数がゼロであれば、全て０のビットパターン（Ａｌｌ＿０）となる。またｐｆ１が１でｐｆ２が０の場合、ｆｂ中の値１のビット数が１以上の時は、０ビット位置から最初にｆｂのビット値が１になるビット位置の前までは０が連続し、そのビット位置からｂ−１ビット位置まで１が連続するビットパターンとなる。即ち前述の※１のビットパターンとなる。これはｐｆ１が既に値１であるので、最初にｆｂのビット値が１になるビット位置は、全体で考えると２回目の値１であるからである。またｐｆ１が１でｐｆ２が１の場合、出力ｆｂ２は全て１のビットパターン（Ａｌｌ＿１）となる。
【００３８】
上記のようにして求めた不良箇所毎の情報ｆｂ１は図６に示すエンコーダ５１−１に供給される。また不良箇所毎の情報ｆｂ２は図６に示すエンコーダ５１−２に供給される。不良箇所毎の情報ｆｂ１は、初期状態においては、ｆｂにおいて０ビット位置から順番にビット値を判定した場合に最初に１になるビット位置の故障箇所を示す。また不良箇所毎の情報ｆｂ２は、初期状態においては、ｆｂにおいて０ビット位置から順番にビット値を判定した場合に２番目に１になるビット位置の故障箇所を示す。初期状態でない場合、即ち既にｐｆ１がゼロでない場合には、不良箇所毎の情報ｆｂ２が、ｆｂにおいて０ビット位置から順番にビット値を判定した場合に最初に１になるビット位置の故障箇所を示す。不良箇所毎の情報ｆｂ１がフューズグループ１８−１を設定するために用いられ、不良箇所毎の情報ｆｂ２がフューズグループ１８−２を設定するために用いられる。
【００３９】
図９は、不良ビット位置とフューズ切断パターンとの関係を示す表である。図９に示すのは、不良箇所情報ｆｂが６ビットの場合であり、このとき３個のフューズが用いられる。即ち、図５に示すフューズ回路４０−１乃至４０−ｆの数ｆが３となる。図９に示すように、例えば不良ビット位置が０ビット目であるとき、即ちｆｂ［０］が１であるとき、フューズグループの３個のフューズの０番目のフューズを切断する。即ち、フューズグループ１８−ｘ（ｘ＝１又は２）においてｆｇｘ［０］が１となるように、図５のフューズ回路４０−１のフューズ４２を切断する。また例えば不良ビット位置が４ビット目であるとき、即ちｆｂ［４］が１であるとき、フューズグループの３個のフューズの０番目及び２番目のフューズを切断する。即ち、フューズグループ１８−ｘ（ｘ＝１又は２）においてｆｇｘ［０］及びｆｇｘ［２］が１となるように、フューズ回路４０−１及び４０−３のフューズ４２を切断する。このように、６ビットのうち１つだけ値が１である不良ビット位置を３ビットにより２進数で表現する。そしてこの３ビットのうちの値が１であるビット位置に対応するフューズを切断する。
【００４０】
図１０は、図６のエンコーダ５１−１及び５１−２の入出力の関係を示す表である。エンコーダ５１−１の入力は６ビットの不良箇所毎の不良箇所情報ｆｂ１であり、エンコーダ５１−２の入力は６ビットの不良箇所毎の不良箇所情報ｆｂ２である。図１０の表の左列は、入力の不良箇所情報ｆｂ１又はｆｂ２である。表の右列は、エンコーダ５１−１又は５１−２が出力する３ビットである。図１０に示されるように、エンコーダは、入力６ビットのうちの最下位ビット側から順次ビット値を判定していったときに最初に１になるビット位置を２進数で表現し、この２進数を示す３ビットのデータを出力する。エンコーダ５１−１の場合、３ビット出力ｔｃｓ１が、図６に示されるようにイネーブル回路５２−１に供給される。エンコーダ５１−２の場合、３ビット出力ｔｃｓ２が、図６に示されるようにイネーブル回路５２−２に供給される。
【００４１】
図１１は、イネーブル回路５２−１又は５２−２の構成の一例を示す図である。イネーブル回路５２−ｘ（ｘ＝１又は２）は、ＡＮＤ回路７０−１乃至７０−ｆ及びＡＮＤ回路７１を含む。図１１から分かるように、イネーブル回路５２−ｘは、所定の条件が満たされたときにエンコーダ５１−ｘの出力ｔｃｓｘ［０］乃至ｔｃｓｘ［ｆ−１］をそのまま格納情報ｃｓｘ［０］乃至ｃｓｘ［ｆ−１］として、フューズグループ１８−ｘに供給する。この所定の条件が満たされない場合には、イネーブル回路５２−ｘは、格納情報ｃｓｘ［０］乃至ｃｓｘ［ｆ−１］として全て０を出力する。従ってこの場合、図５に示すフューズグループ１８−ｘのフューズは切断されない。
【００４２】
ここで上記の所定の条件とは、ｐｆｘが０であること、ｎｆｘが１であること、及び判定信号ｒが０であることである。ｐｆｘが０であることは、対応するフューズグループ１８−ｘには未だ書き込みがされていない、即ちそのフューズが切断されていない（格納情報が更新されていない）ことを示す。ｎｆｘが１であることは、対応するフューズグループ１８−ｘに書き込みすべき、即ちそのフューズを切断すべき（格納情報を更新すべき）ことを示す。また判定信号ｒが０であることは、メモリ１６が修復できること、即ち故障箇所がｆ個以下（この例の場合は２個以下）でありフューズグループ１８−１及び１８−２により対応できることを示す。メモリ１６が修復できない場合には、判定信号ｒが１となり、格納情報ｃｓｘ［０］乃至ｃｓｘ［ｆ−１］として全て０が出力される。従ってこの場合、図５に示すフューズグループ１８−ｘのフューズは切断されない。このようにして無駄なフューズ切断を避けることにより、試験時間の短縮及び消費電力の削減を図ることができる。
【００４３】
図１２は、図１の半導体装置試験システムの動作の一例を示す図である。ステップＳ１で、テスタ装置１０から半導体装置１１にフューズ初期化パターンを印加する。即ちテスタ装置１０がフューズグループ出力初期化信号ｐｏｒをアサートし、フューズグループ１８−１及び１８−２の出力ｆｇ１及びｆｇ２を内部フューズに応じた状態に設定する。
【００４４】
ステップＳ２で、テスタ装置１０から半導体装置１１にメモリ試験パターンを印加する。即ちテスタ装置１０からクロック信号ｃｌｋ、ＢＩＳＴ試験開始信号ｂｉｓｔ、及び初期データｄｉをメモリＢＩＳＴ回路１５に供給する。メモリＢＩＳＴ回路１５は、ＢＩＳＴ試験開始信号ｂｉｓｔに応答してクロック信号ｃｌｋに同期した試験動作を開始し、初期データｄｉに基づいて種々のアドレス及びデータを生成してメモリ１６に印加し、メモリ１６を試験する。これによりメモリＢＩＳＴ回路１５から不良箇所情報ｆｂが出力され、制御回路１７により生成された格納情報ｃｓ１及びｃｓ２が、それぞれフューズグループ１８−１及び１８−２に供給される。
【００４５】
ステップＳ３で、テスタ装置１０から半導体装置１１にフューズ切断パターンを印加する。即ちテスタ装置１０がフューズ切断指示信号ｗｅｎをフューズグループ１８−１及び１８−２に印加することで、格納情報ｃｓ１及びｃｓ２に応じたフューズ切断が実行される。
【００４６】
ステップＳ４で、テスタ装置１０が、チップ出力ｃｒが１であるか否かを判定する。ここでチップ出力ｃｒは、図１に示すＯＲ回路１３の出力である。このＯＲ回路１３は、複数のメモリユニット１２−１乃至１２−ｎの判定信号ｒを入力とし、それら入力のＯＲ論理をとることにより出力ｃｒを生成する。この出力ｃｒは、メモリユニット１２−１乃至１２−ｎのメモリ１６のうち１つでも修復不可な場合にアサート状態となる信号である。ステップＳ４でチップ出力ｃｒが１であると判定されると、処理を終了してチップを不良品と判定する。ステップＳ４でチップ出力ｃｒが０であると判定されると、処理はステップＳ５に進む。
【００４７】
ステップＳ５で、テスタ装置１０が、次のメモリ試験があるか否かを判定する。例えば、特定の電圧／温度条件での試験でのみ不良となるメモリセルが存在するため、異なる電圧／温度条件下で複数回のメモリ試験を行なうことが好ましい。その場合のように複数回メモリ試験を実行する場合には、ステップＳ５の判定結果がＹｅｓとなり、処理はステップＳ１に戻り、以降の処理を繰り返す。このようにして実行される各メモリ試験の実行後にその都度、新たに見つかった不良箇所がステップＳ３で救済される。前述のメモリユニット１２−１乃至１２−ｎの構成では、新たなメモリ試験で新たに不良箇所が見つかる度に、以前の試験で既に切断したフューズグループではなく別のフューズグループを切断対象として割り当てていくことができる。ステップＳ５で、次のメモリ試験がないと判定された場合には、処理を終了してチップを良品と判定する。
【００４８】
図１３は、半導体装置の構成の別の一例を示す図である。図１３において、図１と同一の構成要素は同一の番号で参照し、その説明は省略する。図１３において、半導体装置１１Ａは、図１に示す半導体装置１１の構成要素に加えて、メモリＢＩＳＴ回路８０、メモリ８１、及びＯＲ回路８２−１乃至８２−ｂを含む。制御回路１７は、フューズグループ１８−１及び１８−２の更新前の格納情報ｆｇ１及びｆｇ２と、メモリＢＩＳＴ回路１５が出力する不良箇所情報と、メモリＢＩＳＴ回路８０が出力する不良箇所情報とに基づいて、更新後の格納情報ｃｓ１及びｃｓ２を決定する。具体的には、メモリＢＩＳＴ回路８０が出力する不良箇所情報とメモリＢＩＳＴ回路１５が出力する不良箇所情報とは、ＯＲ回路８２−１乃至８２−ｂによりビット毎のＯＲがとられる。制御回路１７は、これら２つの不良箇所情報のビット毎のＯＲをとった情報と更新前の格納情報ｆｇ１及びｆｇ２とに基づいて、更新後の格納情報ｃｓ１及びｃｓ２を決定する。
【００４９】
メモリＢＩＳＴ回路１５のｂｉｔ１の位置にのみ不良箇所があり、且つ、メモリＢＩＳＴ回路８０のｂｉｔ５の位置にのみ不良箇所があるとする。この場合、フューズグループ１８−１は不良ビットｂｉｔ１の位置を示す情報を格納し、フューズグループ１８−２は不良ビットｂｉｔ５の位置を示す情報を格納することになる。メモリ１６及びメモリ８１の両方ともに、フューズグループ１８−１及び１８−２の格納情報に基づいて冗長処理を行なう。従って、メモリ１６においてｂｉｔ１及びｂｉｔ５が冗長メモリと置き換えられ、またメモリ８１においてもｂｉｔ１及びｂｉｔ５が冗長メモリと置き換えられることになる。メモリ１６においてはｂｉｔ５の置き換えが不要な置き換えであり、メモリ８１においてはｂｉｔ１の置き換えが不要な置き換えである。しかしながら、これらの不要な置き換えを行なったところで、何ら不利益が生じるわけではない。
【００５０】
メモリ１６の不良ビット位置とメモリ８１の不良ビット位置とが完全に重なっていれば、各メモリで２つの不良箇所を救済して、合計で４つの不良箇所を救済できる。メモリ１６の不良ビット位置とメモリ８１の不良ビット位置とが全く重なっていなければ、各メモリで１つの不良箇所を救済して、合計で２つの不良箇所を救済できる。図１３に示すような構成とすることで、メモリの個数に対して制御回路１７及びフューズグループ１８−１及び１８−２の数を削減して、効率的な冗長処理を実現することができる。
【００５１】
以上、本発明を実施例に基づいて説明したが、本発明は上記実施例に限定されるものではなく、特許請求の範囲に記載の範囲内で様々な変形が可能である。
【００５２】
本発明は以下の内容を含むものである。
（付記１）
複数のメモリセルと複数の冗長メモリセルとを含むメモリと、
前記メモリを試験し前記複数のメモリセルのうちの複数の不良箇所を示す不良箇所情報を出力する試験回路と、
複数の記憶部と、
前記複数の記憶部の更新前の格納情報と前記不良箇所情報とに基づいて前記複数の記憶部の更新後の格納情報を決定する制御回路と
を含み、前記メモリは、前記複数の記憶部の前記更新後の格納情報により前記複数の不良箇所をそれぞれ特定し、該特定された複数の不良箇所のメモリセルをそれぞれ前記複数の冗長メモリセルで置き換えることを特徴とする半導体装置。
（付記２）
前記制御回路は記憶素子を含まない組み合わせ論理回路であることを特徴とする付記１記載の半導体装置。
（付記３）
前記試験回路が出力する前記不良箇所情報は前記複数の不良箇所を纏めて示す情報であり、前記制御回路は、前記複数の不良箇所を纏めて示す前記不良箇所情報から個々の不良箇所を示す不良箇所毎の情報を生成することを特徴とする付記１又は２記載の半導体装置。
（付記４）
前記制御回路は、前記複数の記憶部の更新前の格納情報と前記不良箇所情報とに基づいて前記メモリの修復可否を示す判定信号を出力することを特徴とする付記１乃至３の何れか一項記載の半導体装置。
（付記５）
前記試験回路が出力する前記不良箇所情報は前記メモリの出力データビット数に等しいビット数のデータであり、前記制御回路は、前記不良箇所情報を前記ビット数より少ないビット数の符号に変換することにより前記更新後の格納情報を生成することを特徴とする付記１乃至４の何れか一項記載の半導体装置。
（付記６）
前記複数の記憶部は電気フューズにより情報を格納する複数の回路であり、前記制御回路は、前記複数の記憶部の更新前の格納情報と前記不良箇所情報とに基づいて前記メモリを修復できないと判断した場合に、前記電気フューズを切断しないように前記複数の記憶部を制御することを特徴とする付記１乃至５の何れか一項記載の半導体装置。
（付記７）
前記制御回路は、既に格納情報が一度更新されている記憶部の格納情報は更新しないことを特徴とする付記１乃至６の何れか一項記載の半導体装置。
（付記８）
複数のメモリセルと複数の冗長メモリセルとを含む第２のメモリと、
前記第２のメモリを試験し前記第２のメモリの前記複数のメモリセルのうちの複数の不良箇所を示す第２の不良箇所情報を出力する第２の試験回路と、
第２の複数の記憶部と、
前記第２の複数の記憶部の更新前の格納情報と前記第２の不良箇所情報とに基づいて前記第２の複数の記憶部の更新後の格納情報を決定する第２の制御回路と、
ＯＲ回路と
を更に含み、上記各制御回路は上記各メモリについて修復可否を示す判定信号を出力して前記ＯＲ回路に供給し、前記ＯＲ回路は、上記各メモリのうち１つでも修復不可な場合にアサート状態となる信号を出力することを特徴とする付記１乃至７の何れか一項記載の半導体装置。
（付記９）
複数のメモリセルと複数の冗長メモリセルとを含む第２のメモリと、
前記第２のメモリを試験し前記第２のメモリの前記複数のメモリセルのうちの複数の不良箇所を示す第２の不良箇所情報を出力する第２の試験回路と
を更に含み、前記制御回路は、前記複数の記憶部の更新前の格納情報と、前記不良箇所情報と、前記第２の不良箇所情報とに基づいて前記複数の記憶部の更新後の格納情報を決定し、上記各メモリは、前記複数の記憶部の前記更新後の格納情報により特定された複数の箇所のメモリセルをそれぞれ前記複数の冗長メモリセルで置き換えることを特徴とする付記１乃至７の何れか一項記載の半導体装置。
（付記１０）
前記制御回路は、前記不良箇所情報と前記第２の不良箇所情報とをビット毎にＯＲをとった情報と前記複数の記憶部の更新前の格納情報とに基づいて前記複数の記憶部の更新後の格納情報を決定することを特徴とする付記９記載の半導体装置。
（付記１１）
複数のメモリセルと複数の冗長メモリセルとを含むメモリと、前記メモリを試験する試験回路と、複数の記憶部とを含む半導体装置において、
前記試験回路により前記メモリを試験し前記複数のメモリセルのうちの複数の不良箇所を示す不良箇所情報を生成し、
前記複数の記憶部の更新前の格納情報と前記不良箇所情報とに基づいて前記複数の記憶部の更新後の格納情報を前記半導体装置内部での論理演算により決定し、
前記複数の記憶部に前記更新後の格納情報を書き込む
各段階を含み、前記メモリは、前記複数の記憶部の前記更新後の格納情報により特定された複数の不良箇所のメモリセルをそれぞれ前記複数の冗長メモリセルで置き換える構成となっていることを特徴とする不良箇所情報の書き込み方法。
【符号の説明】
【００５３】
１０  テスタ装置
１１  半導体装置
１２−１〜１２−ｎ  メモリユニット
１３  ＯＲ回路
１５  メモリＢＩＳＴ回路
１６  メモリ
１７  制御回路
１８−１、１８−２  フューズグループ
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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