(57)【特許請求の範囲】
【請求項１】
デジタル信号を受信するように構成されたプロセッサであって、
データ入力信号を受信し、前記プロセッサにより処理される通常のデータ出力信号を出力する通常パスと、
前記データ入力信号を受信し、テスト・データ出力信号を出力するテスト・パスであって、前記通常のデータ出力信号に影響を及ぼすことなく、前記データ入力信号の信号品質をテストするのに用いられるテスト・パスと
を含み、前記テスト・パスが、
前記データ入力信号を受信し、前記テスト・データ出力信号を出力するテスト入力ラッチと、
前記テスト入力ラッチへの可変のテスト基準電圧の入力とを更に含み、
前記テスト基準電圧を変更することが、前記テスト・データ出力信号の前記値に影響を及ぼす、
プロセッサ。
【請求項２】
前記テスト入力ラッチに操作可能なように結合され、クロック信号を受信するクロック・スキュー回路であって、受信した前記クロック信号を正または負の方向に選択的にスキューさせることができ、これにより、前記テスト・データ出力信号の値に影響を及ぼすクロック・スキュー回路と
を含む、請求項１に記載のプロセッサ。
【請求項３】
前記通常パスは、前記データ入力信号及びクロック信号を受信し前記通常のデータ出力信号を出力する通常の入力ラッチを含み、前記プロセッサが、
前記テスト・データ出力信号と前記通常のデータ出力信号とを比較する比較手段であって、比較の結果が前記テスト・データ出力信号内のエラー状態を示す場合には第１の値を出力し、比較の結果が前記テスト・データ出力信号内の非エラー状態を示す場合には第２の値を出力する比較手段
を更に含む、請求項１に記載のプロセッサ。
【請求項４】
前記比較手段が、前記テスト・データ出力信号と前記通常のデータ出力信号とを受信するように接続された排他的ＯＲゲートを含む、請求項３に記載のプロセッサ。
【請求項５】
受信したデジタル信号の品質を判別する方法であって、
データ入力信号を受信し、プロセッサにより処理される通常のデータ出力信号を出力する通常パスを用いるステップと、
前記データ入力信号を受信し、テスト・データ出力信号を出力するテスト・パスを用いるステップであって、前記テスト・パスは、前記通常のデータ出力信号に影響を及ぼすことなく、前記データ入力信号の信号品質をテストするのに用いられることを特徴としており、前記テスト・パスを用いるステップが、
前記データ入力信号を受信し、前記テスト・データ出力信号を出力するテスト入力ラッチを用いるステップと、
前記テスト入力ラッチへの可変のテスト基準電圧の入力を用いるステップとを更に含み、
前記テスト基準電圧を変更することが、前記テスト・データ出力信号の前記値に影響を及ぼす、
方法。
【請求項６】
前記テスト入力ラッチに操作可能なように結合され、クロック信号を受信するクロック・スキュー回路を用いるステップであって、前記クロック・スキュー回路は、受信した前記クロック信号を正または負の方向に選択的にスキューさせることが、これにより前記テスト・データ出力信号の値に影響を及ぼすことを特徴とする、ステップ
を含む、請求項５に記載の方法。
【請求項７】
前記通常パスを用いるステップは、前記データ入力信号及びクロック信号を受信し前記通常のデータ出力信号を出力する通常の入力ラッチを用いるステップを含み、
前記テスト・データ出力信号と前記通常のデータ出力信号とを比較する比較手段を用いるステップであって、前記比較手段は、比較の結果が前記テスト・データ出力信号内のエラー状態を示す場合には第１の値を出力し、比較の結果が前記テスト・データ出力信号内の非エラー状態を示す場合には第２の値を出力することを特徴とする、ステップ
を更に含む、請求項５に記載の方法。
【請求項８】
前記比較手段が、前記テスト・データ出力信号と前記通常のデータ出力信号とを受信するように接続された排他的ＯＲゲートを含む、請求項７に記載の方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、概して、デジタル・システムにおける信号品質の判別に関し、特に、チップ受信機に適用されるクロック信号の信号品質の判別に関する。
【背景技術】
【０００２】
処理システム（例えば、コンピュータ、ハンドヘルド・デバイスなど）では、同期信号の信号品質はデバイスの仕様に準拠する必要がある。このような信号は、信号が最終宛先ポイントに一緒に到着する必要があるバスで一般に検出され、共通クロックによりサンプルされる。信号品質がデバイス仕様に準拠しなれば、デバイスは典型的にパリティ・エラーまたは他のエラー・タイプを信号送信し、このことは典型的にシステム・リブートを生じさせ、または、データの再送信を必要とする。
【０００３】
従来技術における高速信号の測定は電圧基準を用いて、受信機がいつ高基準または低基準を認識したかを判別する。チップ・ベンダーは典型的に、最小セットアップ時間と、デバイスが適切に操作することをベンダーが保証する最小保持時間とを指定する。指定された電圧レベルで充分なセットアップ及び保持時間が存在するかを判別するのにオシロスコープの画像が仕様と視覚的に比較される。
【発明の開示】
【発明が解決しようとする課題】
【０００４】
システムがコンシューマに利用可能にされる前に、または、システム始動中、システムが実際に使用中であるときに、あるいは、その両方で、システムの信号品質をテストするのが典型的である。テストされるコンポーネントの信号パッドと受信クロックに参照されるオシロスコープを用いて信号のセットアップ時間、保持時間、立ち上がり時間及び立ち下がり時間が一般に測定される。特に、幾つかのチップが、測定すべき信号を１０００よりも多く有する場合、この測定処理は、達成するのに数日あるいは数週間かかるおそれがある。
【課題を解決するための手段】
【０００５】
通常（操作）パス及びテスト・パスを用いて受信プロセッサが構成されている。通常パスでは、基準電圧が、データ入力信号も適用される通常の（操作）バッファに適用される。通常のバッファの出力は通常の（操作）ラッチの入力に適用される。固定されたクロック信号もラッチに適用され、通常のラッチからチップの出力へのデータ信号の出力を起動する。テスト・パスは通常パスと並列に構成されている。テスト・パスは、入力として通常パスと同じデータをシミュレートし、受信するが、テスト・パスは、テスト入力バッファに適用される別個の電圧基準（Ｖｒｅｆ＿ｔｅｓｔ）を有する。通常のバッファに入力される同一のデータはテスト・バッファにも入力される。テスト・バッファの出力はテスト・ラッチに入力される。テスト・ラッチに供給されるクロック信号は、クロック信号を選択的にスキューさせることができる可変のクロック信号である。テスト・ラッチの出力は、通常のラッチの出力と比較され、２つの出力信号間の差は、特定の電圧／クロック・スキュー組み合わせに対するエラーを定義する。
【発明を実施するための最良の形態】
【０００６】
図１には、受信チップとしても知られている従来技術の受信プロセッサを示す。本発明はＶＬＳＩチップに限定されず、クロック信号がチップ受信機に適用されるいかなるデバイスをも含むことができるけれども、この例では、受信プロセッサはＶＬＳＩチップを含む。ＶＬＳＩチップ１００は入力バッファ１０２及びラッチ１０４を含む。データ入力信号１０６Ａはデータ信号入力点１０６を介して入力バッファ１０２により受信される。基準電圧のＶｒｅｆ１０８Ａは基準電圧入力点１０８を介して入力され、入力バッファ１０２に格納されているデータの出力を周知のように起動する。ラッチ１０４はクロック信号１１０Ａを受信する。バッファにより受信されたデータ入力信号１０６Ａはラッチ１０４のＤ０入力に適用され、周知のようにクロック信号１１０Ａにより起動される出力Ｑ０を介して出力される。このデータはデータ出力信号１１２Ａとしてデータ出力点１１２を介してＶＬＳＩチップ１００から出力される。図１はＶＬＳＩチップ１００の入力信号処理態様のみを示している。すなわち、周知のように、ＶＬＳＩチップ１００は典型的にチップ上に何百あるいは何千もの電子コンポーネントをも含む。典型的に、データ出力信号１１２Ａはこれらコンポーネントの１つ以上に入力される。
【０００７】
周知のように、入力バッファ１０２は、ＶＬＳＩチップ１００が「ハイ」または「ロー」信号を判別する電圧を確立する。Ｖｒｅｆ１０８Ａは電圧基準である。ＶＬＳＩチップ１００により論理「１」と見なされるためにデータ入力信号１０６Ａにより必要とされる最小電圧レベルを計算するため、Ｖｒｅｆ１０８ＡがＶＬＳＩチップ１００により用いられる。同様に、データ入力信号１０６ＡがＶＬＳＩチップ１００により論理「０」とやはり見なされることができる最大電圧を計算するのにもＶｒｅｆ１０８Ａが用いられる。また、入力バッファ１０２は、ＶＬＳＩチップ内にロードする信号をバッファリングし、これにより、ＶＬＳＩチップ１００に入力する前の信号上の「クリーニング・アップ」ノイズをバッファリングする。
【０００８】
ラッチ１０４は、クロック信号１１０Ａに基づいて受信データ信号をラッチする。典型的に高速設計において、このことを行う必要がある。その理由は、ロジックを通過するのに充分なセットアップ及び保持時間がないためであって、信号がクロック信号により参照されるためである。ラッチ１０４のデータ出力信号１１２Ａは、ＶＬＳＩチップ１００内のコンポーネント（内部ロジック）により用いられる実際のデータ信号である。信号をラッチすることにより、ＶＬＳＩチップ１００は保持時間を本質的に拡張する。このことは、ＶＬＳＩチップ１００の内部ロジックが変更前に信号について必要な操作のいずれをも実行するための時間を増やし、高速設計要件を満たす能力をチップ設計者に与える。
【０００９】
図２は、本発明の方法及び構造を用いるプロセッサ（この例において、この場合もＶＬＳＩチップ）を示すブロック図である。図２を参照すると、ＶＬＳＩチップ２００は、入力バッファ１０２、ラッチ１０４、ラッチ１０４にクロック信号入力点１１０を介して入力されるクロック信号１１０Ａ、データ入力信号１０６Ａ、及び、基準電圧入力点１０８を介して入力されるＶｒｅｆ１０８Ａを含む。この構造は、図１の従来技術の構造と本質的に同一である。しかし、本発明によれば、テスト入力バッファ２０２、テスト入力ラッチ２０４、クロック・スキュー回路２１４及び排他的ＯＲゲート２１６を含むテスト・パスもＶＬＳＩチップ２００に含まれている。
【００１０】
図１の要素に類似する図２の要素の機能及び操作は本質的に同じである。データは入力バッファ１０２に入力され、クロック信号１１０Ａに基づいてラッチ１０４によりラッチされてＶＬＳＩチップ２００から出力される。しかし、テスト・パスは、データ出力信号１１２Ａに影響を及ぼすことなく、通常パスにより用いられるのと全く同じデータ信号についてのテストを実行可能にする。特に、電圧感度を判別するのにテスト入力バッファ２０２はテスト中のみに用いられる。Ｖｒｅｆ＿ｔｅｓｔ入力点２０８を介して入力されるＶｒｅｆ＿ｔｅｓｔ２０８Ａはテストを実行するときに変更される。Ｖｒｅｆ＿ｔｅｓｔ２０８Ａが極めて高く、または極めて低く変更されれば、エラー状態がシミュレートされる。エラー状態が生じる高電圧及び低電圧を識別することにより、ＶＬＳＩチップ２００の感度範囲を判別することができる。テスト入力ラッチ２０４は通常の入力ラッチ１０４と同じ機能を有するが、テスト目的にのみ用いられる。以下で詳細に説明するように、テスト入力ラッチ２０４の出力は、排他的ＯＲゲート２１６を用いて通常の入力ラッチ１０４の出力と比較される。排他的ＯＲゲート２１６によりいくらかでも差が出力されたならば、エラーが暗黙に示される。
【００１１】
クロック・スキュー回路２１４は、テスト入力ラッチ２０４に適用されたクロック信号１１０Ａを正または負の方向に選択的にスキューさせることができる。クロック信号をスキューする方法及び回路は、ＡＳＩＣ設計者にとって周知であり、スキュー機能を実行するいずれの方法も本発明の目的に充分である。クロック・スキュー回路２１４の出力は、入力ラッチ１０４でなくテスト入力ラッチ２０４に入力される。テスト入力ラッチ２０４に入力されたクロック信号をスキューし、テスト入力ラッチ２０４によりラッチされたテスト・ラッチ・データ信号を、入力ラッチ１０４から出力された実際のデータ信号と比較することにより、どの程度のマージンがクロック信号に存在するかを、すなわち、エラーが生じる前、どの程度のスキューをクロックに加えることができるかを判別することができる。排他的ＯＲゲート２１６は通常の入力ラッチ１０４の出力をテスト入力ラッチ２０４の出力と比較して、正確なデータを供給する点を超えてパラメータをスキューするかを判別する。この点は、障害が開始する値（点）であり、データが誤るようになる高点及び低点の両方がある。周知のように、ゲートへの２つの入力が異なれば、排他的ＯＲゲートは論理「１」のみを出力する。排他的ＯＲゲート２１６からの論理「１」の出力は、通常の入力ラッチ１０４及びテスト入力ラッチ２０４からの出力が一致しないことを示し、エラー状態を示す。
【００１２】
本発明の場合、テスト・パスは、チップ機能に影響を及ぼすことなく、実際のデータ・パスのシミュレーションを可能にする。通常パスに用いられるのと同じデータがテスト・パスに用いられるが、チップ機能に影響を及ぼすことなく、電圧基準を変更することができ、クロック・スキューを追加することができる。これにより、いつでも、チップの通常の操作中であってもテストを実行することができる。通常データがプロセッサにより実行されている間、「４隅」及びマージンを表示することができる。高電圧、低電圧及び、これら電圧を有するクロック・スキューを表示することができ、アイ・パターンがどの程度良好であるか、または誤っているかを知ることができる。実際のデータはデータ出力信号１１２Ａである。この実際のデータは、ＶＬＳＩチップの内部ロジックに配信されて本来の目的に用いられる。テスト・データ出力信号２１２Ａは、チップから出力されたエラー信号であり、エラーの発生に対してテスト機器（図示せず）に警告するのに用いられる。また、この同じテスト機器は、Ｖｒｅｆ及びスキュー・マージンを判別するようにＶｒｅｆ＿ｔｅｓｔ２０８Ａ及びクロック・スキュー回路２１４からのスキュー信号の調整を行う。アイ・パターンは、依然として有効データを生成するスキュー・ウィンドウ、または、有効データを維持するＶｒｅｆスキュー（マージニング）を記述する。アイ・パターンの４隅は、使用でき、有効データを依然として維持するクロック・スキューを有するＶｒｅｆマージンの最大ウィンドウを描写する（最小Ｖｒｅｆ＋負の最大クロック・スキュー、最大Ｖｒｅｆ＋負の最大クロック・スキュー、最小Ｖｒｅｆ＋正の最大クロック・スキュー及び最大Ｖｒｅｆ＋正の最大クロック・スキューが４隅を定義する）。
【００１３】
従来技術でテストを行うため、電圧マージンを測定するのにＶｒｅｆ１０８Ａを変更し、次に、システムに障害が起こる点までＶｒｅｆ１０８Ａをインクリメントすることが必要とされる。このことは、実際のデータ・フローを変更する必要がある。すなわち、システムに障害が起き、その後、システムは、障害点（障害点におけるＶｒｅｆの値）がウィンドウに対する１つの限界であることを知らされる。オシロスコープは通常のデータ出力点１１２に配置され、障害に関するウィンドウが識別されるまでＶｒｅｆの値は何度も変更される。障害が起こる箇所に関するウィンドウを得るために処理が実際のパス上で行われるので、この処理は各入力について実行される。言い換えれば、実際のデータは、システム全体をシャットダウンする障害が実際に起こる点まで変更される。この理由のため、ＶＬＳＩチップ（または、テストされる他のプロセッサ）がオフラインであるときに従来技術のテストは典型的に実行される。
【００１４】
本発明のシステムを用いれば、データ出力信号１１２Ａに影響を及ぼすことなく、所望に応じたどんな量でも、所望に応じて何度でも、Ｖｒｅｆ＿ｔｅｓｔ２０８Ａを変更することができる。データ点を供給するエラーが生じるまでＶｒｅｆ＿ｔｅｓｔ２０８Ａは簡単にスキューされる。これにより、ＶＬＳＩチップ（または、本発明を用いる何か他のプロセッサ）がサービス及び機能中でありながら、ＶＬＳＩチップ上で信号テストを実行させることができる。
【００１５】
当然のことながら、指定された機能またはステップを実行する汎用または特殊目的あるいはその両方のハードウェア・ベース・システムにより、もしくは、汎用または特殊目的あるいはその両方のハードウェア及びコンピュータ命令の組み合わせにより図示の要素、及び図示の要素の組み合わせを実装することができる。
【００１６】
プロセッサで実行する命令が、図に指定した機能を実装する手段を生成するようにプログラム命令をプロセッサに供給してマシンを生成することができる。プロセッサで実行する命令が、図に指定した機能を実装するステップを行うように、プロセッサにより一連の操作ステップを実行させてコンピュータ実装処理を生成するため、プロセッサによりコンピュータ・プログラム命令を実行することができる。従って、図は、指定した機能を実行する手段の組み合わせ、指定した機能を実行するステップの組み合わせ、及び、指定した機能を実行するプログラム命令手段をサポートする。
【００１７】
標準の周知のプログラミング技術を用いて上述したステップを実装することができる。上述した実施形態の新規性は、特定のプログラミング技術にあるのではなく、記述した結果を達成するように記述したステップの使用にある。クライアント／サーバ環境では、このようなソフトウェア・プログラミング・コードを、サーバと関連するストレージでストアすることができる。ソフトウェア・プログラミング・コードを、ディスケットまたはハード・ドライブまたはＣＤ‐ＲＯＭのような、データ処理システムと用いる様々な既知のメディアのいずれかで具体化することができる。このようなメディアにコードを分散することができる。または、あるタイプのネットワークを介して１つのコンピュータ・システムのメモリまたはストレージから、他のコンピュータ・システムのユーザにより用いられるこのような他のシステムまでのユーザにコードを分散することができる。物理メディア上でソフトウェア・プログラム・コードを具体化し、または、ネットワークを介してソフトウェア・コードを分散し、あるいは、その両方を行う技術及び方法は周知であり、本明細書ではこれ以上議論しない。
【００１８】
本発明の特定の好適な実施形態を参照して本発明を説明したが、様々な変更及び修正を当業者に提案することができ、本発明は、請求項の範囲に入るこのような変更及び修正を含むものとする。
【図面の簡単な説明】
【００１９】
【図１】従来技術の受信プロセッサを示すブロック図である。
【図２】本発明の方法及び構造を用いるプロセッサを示すブロック図である。
【符号の説明】
【００２０】
１００、２００  ＶＬＳＩチップ
１０２  入力バッファ
１０４  ラッチ
１０６  データ信号入力点
１０８  基準電圧入力点
１１０  クロック信号入力点
１１２  データ出力点
２０２  テスト入力バッファ
２０４  テスト入力ラッチ
２０８  Ｖｒｅｆ＿ｔｅｓｔ入力点
２１４  クロック・スキュー回路
２１６  排他的ＯＲゲート
【図１】
0005398113.tif 000002
【図２】
0005398113.tif 000003