(57)【特許請求の範囲】
【請求項１】
基板上にゲート電極を形成し、
前記基板及び前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜上にフッ化シラン及びシランを用いて結晶核を形成し、
シランを用いて前記結晶核を結晶成長させることにより微結晶半導体膜を形成し、
前記結晶成長は、フッ化シランを導入せずに行うことを特徴とする薄膜トランジスタの作製方法。
【請求項２】
基板上にゲート電極を形成し、
前記基板及び前記ゲート電極上にゲート絶縁膜を形成し、
前記ゲート絶縁膜表面にフッ化シラン及び水素を用いてプラズマ処理を行い、
前記ゲート絶縁膜上にフッ化シラン及びシランを用いて結晶核を形成し、
シランを用いて前記結晶核を結晶成長させることにより微結晶半導体膜を形成し、
前記結晶成長は、フッ化シランを導入せずに行うことを特徴とする薄膜トランジスタの作製方法。
【請求項３】
請求項１又は２において、
前記結晶核の形成及び前記結晶成長は、グロー放電プラズマによることを特徴とする薄膜トランジスタの作製方法。
【請求項４】
請求項１乃至３のいずれか一項において、
前記微結晶半導体膜を形成した後、大気に触れさせることなく連続的に前記微結晶半導体膜上にバッファ層を形成することを特徴とする薄膜トランジスタの作製方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、薄膜トランジスタの作製方法、及び少なくとも画素部に薄膜トランジスタを用いた表示装置の作製方法に関する。
【背景技術】
【０００２】
近年、絶縁表面を有する基板上に形成された半導体薄膜（厚さ数〜数百ｎｍ程度）をチャネル形成領域に用いて薄膜トランジスタを構成する技術が注目されている。薄膜トランジスタはＩＣや電気光学装置のような電子デバイスに広く応用され、特に画像表示装置のスイッチング素子として開発が急がれている。
【０００３】
画像表示装置のスイッチング素子として、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタ、多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタ等が用いられている。多結晶半導体膜の形成方法としては、パルス発振のエキシマレーザビームを光学系により線状に加工して、非晶質珪素膜に対し線状ビームを走査させながら照射して結晶化する技術が知られている。
【０００４】
また、画像表示装置のスイッチング素子として、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタが用いられている（特許文献１及び２）。
【特許文献１】特開平４−２４２７２４号公報
【特許文献２】特開２００５−４９８３２号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
多結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタに比べて移動度が２桁以上高く、半導体表示装置の画素部とその周辺の駆動回路を同一基板上に一体形成できるという利点を有している。しかしながら、非晶質半導体膜をチャネル形成領域に用いた場合に比べて、半導体膜の結晶化のために工程が複雑化するため、その分歩留まりが低減し、コストが高まるという問題がある。
【０００６】
また、微結晶半導体膜をチャネル形成領域に用いた逆スタガ型の薄膜トランジスタにおいては、ゲート絶縁膜及び微結晶半導体膜の界面領域における結晶性が低く、薄膜トランジスタの電気的特性が悪いという問題がある。
【０００７】
上述した問題に鑑み、本発明は、電気特性が優れ、信頼性の高い薄膜トランジスタ、及びそれを有する表示装置を歩留まりよく作製する方法を提案することを課題とする。
【課題を解決するための手段】
【０００８】
ゲート電極上にゲート絶縁膜を形成し、ゲート絶縁膜上に、フッ素、若しくは水素、シリコン、ゲルマニウム等のフッ化物と、シリコンまたはゲルマニウムを含む堆積性ガスとを用いて結晶核を形成し、前記結晶核を種としてシリコンまたはゲルマニウムを含む堆積性ガスを用いて結晶成長させて微結晶半導体膜を形成して、ゲート絶縁膜及び微結晶半導体膜の界面における結晶性を高める。次に、ゲート絶縁膜との界面における結晶性が高められた微結晶半導体膜をチャネル形成領域として用いて薄膜トランジスタを形成することを特徴とする。
【０００９】
また、ゲート絶縁膜との界面における結晶性が高められた微結晶半導体膜上に連続的にバッファ層を形成し、バッファ層上にソース領域及びドレイン領域、並びにソース配線及びドレイン配線を形成することで、薄膜トランジスタを形成する。
【００１０】
また、当該薄膜トランジスタに接続する画素電極を形成して表示装置を作製することを特徴とする。
【００１１】
水素、シリコン、ゲルマニウム等のフッ化物としては、ＨＦ、ＳｉＦ４、ＳｉＨＦ３、ＳｉＨ２Ｆ２、ＳｉＨ３Ｆ、Ｓｉ２Ｆ６、ＧｅＦ４、ＧｅＨＦ３、ＧｅＨ２Ｆ２、ＧｅＨ３Ｆ、Ｇｅ２Ｆ６等がある。また、シリコンまたはゲルマニウムを含む堆積性ガスとしては、ＳｉＨ４、Ｓｉ２Ｈ６、ＧｅＨ４、Ｇｅ２Ｈ６等がある。
【００１２】
また、微結晶半導体膜をチャネル形成領域に用い、薄膜トランジスタ（ＴＦＴ）を作製し、該薄膜トランジスタを画素部、さらには駆動回路に用いて表示装置を作製する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタは、その移動度が１〜２０ｃｍ２／Ｖ・ｓｅｃと、非晶質半導体膜をチャネル形成領域に用いた薄膜トランジスタの２〜２０倍の移動度を有しているので、駆動回路の一部または全体を、画素部と同じ基板上に一体形成し、システムオンパネルを形成することができる。
【００１３】
また、表示装置としては、発光装置や液晶表示装置を含む。発光装置は発光素子を含み、液晶表示装置は液晶素子を含む。発光素子は、電流または電圧によって輝度が制御される素子をその範疇に含んでおり、具体的には有機ＥＬ（エレクトロルミネッセンス）及び無機ＥＬが含まれる。
【００１４】
また、表示装置は、表示素子が封止された状態にあるパネルと、該パネルにコントローラを含むＩＣ等を実装した状態にあるモジュールとを含む。さらに本発明は、該表示装置を作製する過程における、表示素子が完成する前の一形態に相当する素子基板に関し、該素子基板は、電流を表示素子に供給するための手段を複数の各画素に備える。素子基板は、具体的には、表示素子の画素電極のみが形成された状態であっても良いし、画素電極となる導電膜を成膜した後であって、エッチングして画素電極を形成する前の状態であっても良いし、あらゆる形態があてはまる。
【００１５】
なお、本明細書中における表示装置とは、画像表示デバイス、発光デバイス、もしくは光源（照明装置含む）を指す。また、コネクター、例えばＦＰＣ（Ｆｌｅｘｉｂｌｅ  ｐｒｉｎｔｅｄ  ｃｉｒｃｕｉｔ）もしくはＴＡＢ（Ｔａｐｅ  Ａｕｔｏｍａｔｅｄ  Ｂｏｎｄｉｎｇ）テープもしくはＴＣＰ（Ｔａｐｅ  Ｃａｒｒｉｅｒ  Ｐａｃｋａｇｅ）が取り付けられたモジュール、ＴＡＢテープやＴＣＰの先にプリント配線板が設けられたモジュール、または表示素子にＣＯＧ（Ｃｈｉｐ  Ｏｎ  Ｇｌａｓｓ）方式によりＩＣ（集積回路）が直接実装されたモジュールも全て表示装置に含むものとする。
【発明の効果】
【００１６】
本発明により、電気特性が優れ、信頼性の高い薄膜トランジスタ、及びそれを有する表示装置を作製することができる。
【００１７】
チャネル形成領域を微結晶半導体膜で構成することにより、しきい値電圧の変動が抑制され、電界効果移動度が向上し、サブスレッショルド係数（ｓｕｂｔｈｒｅｓｈｏｌｄ  ｓｗｉｎｇ：Ｓ値）も小さくなるので、薄膜トランジスタの高性能化を図ることができる。それにより、表示装置の駆動周波数を高くすることが可能であり、パネルサイズの大面積化や画素の高密度化にも十分対応することができる。
【発明を実施するための最良の形態】
【００１８】
本発明の実施の形態について、図面を用いて以下に説明する。但し、本発明は以下の説明に限定されず、本発明の趣旨及びその範囲から逸脱することなくその形態及び詳細をさまざまに変更し得ることは当業者であれば容易に理解される。従って、本発明は以下に示す実施の形態の記載内容に限定して解釈されるものではない。以下に説明する本発明の構成において、同じものを指す符号は異なる図面間で共通して用いる。なお、以下の実施の形態で示す生産システムにおける各装置の配置は一例を示し、同様の作用効果を奏する配置であれば図示されるものに限定解釈されるべきものではない。
【００１９】
（実施の形態１）
本実施の形態では、薄膜トランジスタの作製工程について、図１乃至図１７を用いて説明する。図１〜２、５、９、１０、１２、１４、１５、１７は、薄膜トランジスタの作製工程を示す断面図であり、図１１、及び１６は、一画素における薄膜トランジスタ及び画素電極の接続領域の上面図である。
【００２０】
微結晶半導体膜を有する薄膜トランジスタは、ｐ型よりもｎ型の方が、移動度が高いので駆動回路に用いるのにより適している。同一の基板上に形成する薄膜トランジスタを全て同じ極性にそろえておくことが、作製工程数を抑えるためにも望ましい。ここでは、ｎチャネル型の薄膜トランジスタを用いて説明する。
【００２１】
図１（Ａ）に示すように、基板５０上にゲート電極５１を形成し、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂを形成する。
【００２２】
基板５０は、バリウムホウケイ酸ガラス、アルミノホウケイ酸ガラス、若しくはアルミノシリケートガラスなど、フュージョン法やフロート法で作製される無アルカリガラス基板、セラミック基板の他、本作製工程の処理温度に耐えうる耐熱性を有するプラスチック基板等を用いることができる。また、ステンレス合金などの金属基板の表面に絶縁膜を設けた基板を適用しても良い。
【００２３】
ゲート電極５１は、金属材料で形成される。金属材料としてはアルミニウム、クロム、チタン、タンタル、モリブデン、銅などが適用される。ゲート電極５１の好適例は、アルミニウム又はアルミニウムとバリア金属の積層構造体によって形成される。バリア金属としては、チタン、モリブデン、クロムなどの高融点金属が適用される。バリア金属はアルミニウムのヒロック防止、酸化防止のために設けることが好ましい。ここでは、基板５０上に導電膜としてモリブデン膜をスパッタリング法により成膜し、第１のフォトマスクを用いて形成したマスクパターンを用いて基板５０上に形成された導電膜をエッチングしてゲート電極を形成する。
【００２４】
ゲート電極５１は厚さ５０ｎｍ以上３００ｎｍ以下で形成する。ゲート電極５１の厚さを５０ｎｍ以上１００ｎｍ以下とすることで、後に形成される半導体膜や配線の段切れ防止が可能である。また、ゲート電極５１の厚さを１５０ｎｍ以上３００ｎｍ以下とすることで、ゲート電極５１の抵抗を低減することが可能であり、大面積化が可能である。
【００２５】
なお、ゲート電極５１上には半導体膜や配線を形成するので、段切れ防止のため端部がテーパー状になるように加工することが望ましい。また、図示しないがこの工程でゲート電極に接続する配線や容量配線も同時に形成することができる。
【００２６】
ゲート絶縁膜５２ａ、５２ｂはそれぞれ、ＣＶＤ法やスパッタリング法等を用いて、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜で形成することができる。ここでは、ゲート絶縁膜５２ａとして窒化珪素膜または窒化酸化珪素膜を形成し、ゲート絶縁膜５２ｂとして酸化珪素膜または酸化窒化珪素膜を形成して積層する形態を示す。なお、ゲート絶縁膜を２層とせず、ゲート絶縁膜を、酸化珪素膜、窒化珪素膜、酸化窒化珪素膜、または窒化酸化珪素膜の単層で形成することができる。
【００２７】
また、３層のゲート絶縁膜で形成し、ゲート電極上に、窒化珪素膜または窒化酸化珪素膜を形成し、その上に酸化珪素膜または酸化窒化珪素膜を形成し、その上に厚さ１ｎｍ〜５ｎｍ程度の窒化珪素膜または窒化酸化珪素膜を形成することができる。
【００２８】
また、厚さ１ｎｍ〜５ｎｍ程度の窒化珪素膜の形成方法としては、ゲート絶縁膜５２ｂに対し、高密度プラズマを用いて窒化処理して、ゲート絶縁膜５２ｂの表面に窒素珪素膜を形成することができる。高密度プラズマ窒化を行うことで、より高い濃度の窒素を含有する窒化珪素膜を得ることも可能である。高密度プラズマは、高い周波数のマイクロ波、たとえば２．４５ＧＨｚを使うことによって生成される。低電子温度が特徴である高密度プラズマは、活性種の運動エネルギーが低いため、従来のプラズマ処理に比べプラズマダメージが少なく欠陥が少ない層を形成することができる。また、ゲート絶縁膜５２ｂの表面の粗さが小さくできるため、キャリア移動度を大きくすることができる。
【００２９】
ゲート絶縁膜５２ａを窒化珪素膜、または窒化酸化珪素膜を用いて形成することで、基板５０とゲート絶縁膜５２ａの密着力が高まり、基板５０としてガラス基板を用いた場合、基板５０からの不純物が微結晶半導体膜に拡散するのを防止することが可能であり、さらにゲート電極５１の酸化防止が可能である。即ち、膜剥れを防止することができると共に、後に形成される薄膜トランジスタの電気特性を向上させることができる。また、ゲート絶縁膜５２ａ、５２ｂはそれぞれ厚さ５０ｎｍ以上であると、ゲート電極５１の凹凸による被覆率の低減を緩和することが可能であるため好ましい。
【００３０】
なお、酸化窒化珪素膜とは、その組成として、窒素よりも酸素の含有量が多いものであって、ラザフォード後方散乱法（ＲＢＳ：Ｒｕｔｈｅｒｆｏｒｄ  Ｂａｃｋｓｃａｔｔｅｒｉｎｇ  Ｓｐｅｃｔｒｏｍｅｔｒｙ）及び水素前方散乱法（ＨＦＳ：Ｈｙｄｒｏｇｅｎ  Ｆｏｒｗａｒｄ  Ｓｃａｔｔｅｒｉｎｇ）を用いて測定した場合に、組成範囲として酸素が５０〜７０原子％、窒素が０．５〜１５原子％、珪素が２５〜３５原子％、水素が０．１〜１０原子％の範囲で含まれるものをいう。また、窒化酸化珪素膜とは、その組成として、酸素よりも窒素の含有量が多いものであって、ＲＢＳ及びＨＦＳを用いて測定した場合に、組成範囲として酸素が５〜３０原子％、窒素が２０〜５５原子％、珪素が２５〜３５原子％、水素が１０〜３０原子％の範囲で含まれるものをいう。但し、酸化窒化珪素または窒化酸化珪素を構成する原子の合計を１００原子％としたとき、窒素、酸素、珪素及び水素の含有比率が上記の範囲内に含まれるものとする。
【００３１】
次に、ゲート絶縁膜５２ｂ表面との界面において、非晶質層が形成されないように、ゲート絶縁膜５２ｂ上に微結晶半導体膜を形成する。具体的には、ゲート絶縁膜５２ｂ上に結晶核５７を形成する。次に、結晶核５７を種として結晶成長させて、図１（Ｂ）に示すように、微結晶半導体膜５３を形成する。
【００３２】
以下に、微結晶半導体膜５３を形成する方法として、代表例として微結晶シリコン膜を成膜する工程について、図４を参照して時系列的に説明する。また、ゲート絶縁膜及び微結晶半導体膜の界面の拡大断面図である図２及び図３を用いて、結晶核形成処理及び成膜処理について、説明する。
【００３３】
図４は微結晶半導体膜を形成する工程を説明するタイムチャートであり、代表的な一例を示す。図４の説明は反応室を大気圧から真空排気４４０する段階から示されており、その後に行われる基板搬入４４１、下地前処理４４２、結晶核形成処理４４３、成膜処理４４４、基板搬出４４５、クリーニング４４６の各処理が時系列的に示されている。
【００３４】
まず、反応室内を所定の圧力（ＮＰ）まで真空排気する。高真空排気する場合には、ターボ分子ポンプ等による排気を行い、真空度として１０−１Ｐａよりも低い圧力に真空排気する。また、反応室を加熱処理して内壁からの脱ガス処理を行うことが好ましい。また、基板を加熱するヒータも動作させて温度を安定化させる。基板の加熱温度（ＳＴ）は１００℃〜３００℃、好ましくは１２０℃〜２８０℃、好ましくは１２０℃〜２２０℃で行う。
【００３５】
基板搬入４４１において、反応室に接続されるロードロック室から基板が反応室に搬入される。このときの反応室の圧力はロードロック室と同じ圧力（ＬＰ）となる。
【００３６】
下地前処理４４２は、反応室の内壁に吸着した気体（酸素及び窒素などの大気成分、若しくは反応室のクリーニングに使用したエッチングガス）を除去するために水素、さらにはアルゴンなどの希ガスを導入してプラズマ処理をすることが好ましい。アルゴン、クリプトン、キセノンなど質量数の大きい希ガス元素のプラズマを用いることで、表面に付着した酸素、水分、有機物、金属元素などをスパッタリングの効果で除去するため好ましい。水素を用いたプラズマ処理は、水素ラジカルにより、表面に吸着した前記不純物の除去と、絶縁膜若しくは非晶質シリコン膜に対するエッチング作用により清浄表面を形成するのに有効である。なお、このときの反応室の圧力は、反応室内にガスが導入されるため、設定圧力（ＳＰ）となる。
【００３７】
なお、下地前処理４４２において、破線４４７に示すように、フッ化シランガスを反応室内に導入して、水素を用いたプラズマ処理若しくは希ガスを用いたプラズマ処理と同様に、不純物の除去、清浄表面の形成を行ってもよい。
【００３８】
結晶核形成処理４４３は、反応室内において、フッ素、若しくは、水素、シリコン、ゲルマニウム等のフッ化物、ここではフッ化シランと、水素と、シリコンまたはゲルマニウムを含む堆積性ガス、ここではシランを混合し、グロー放電プラズマにより、結晶核を形成する。グロー放電プラズマにより、フッ化シランからフッ素ラジカルが生じる。フッ素ラジカルは反応性が高く、微結晶半導体と比較してエッチングされやすい非晶質半導体を選択的にエッチングする。このため、微結晶半導体である結晶核が選択的に形成されやすい。この結果、図２（Ａ）に示すように、ゲート絶縁膜５２ｂ上に結晶核５７を堆積させることができる。なお、フッ化シランを分解し、結晶核を形成するためには高い電力を必要とする。また、フッ素、若しくは、水素、シリコン、ゲルマニウム等のフッ化物の代わりに、塩化シランを用いることもできる。
【００３９】
図４に示す微結晶シリコン膜を形成する成膜処理４４４は、結晶核形成処理４４３に続いて行われる処理である。微結晶シリコン膜は、シランガスと水素及び／又は希ガスを混合してグロー放電プラズマにより成膜する。シランガスは水素及び／又は希ガスで１０倍から２０００倍に希釈される。そのため多量の水素及び／又は希ガスが必要とされる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２２０℃で行う。微結晶シリコン膜の成長表面を水素で不活性化し、微結晶シリコンの成長を促進するためには１２０℃〜２２０℃で成膜を行うことが好ましい。成膜処理４４４において、活性種であるＳｉＨラジカル、ＳｉＨ２ラジカル、ＳｉＨ３ラジカルが結晶核５７に結合して結晶成長する。この結果、微結晶半導体膜５３を形成することができる。このとき、微結晶半導体は、結晶核５７を種として縦成長するため、ゲート絶縁膜５２ｂに対して法線方向に結晶が成長し、図２（Ｂ）に示すように、柱状の微結晶５３ａが並んだ微結晶半導体膜５３を形成することができる。即ち、ゲート絶縁膜との界面において、非晶質層を形成することなく、ゲート絶縁膜上に微結晶半導体膜を形成することができる。また、結晶核形成処理４４３においてのみフッ化シランを用いて結晶核を形成し、微結晶半導体膜を形成する成膜処理４４４ではフッ化シランを用いないことで、微結晶半導体膜中に含まれるフッ素の濃度を低減することができる。また、フッ化シランを用いずにシランを用いて微結晶半導体膜を形成するため、フッ化シランを用いて微結晶半導体膜を形成するよりも膜の応力発生を低減することが可能であり、膜剥れを低減することができる。
【００４０】
微結晶半導体膜を形成する成膜処理４４４における電力は、結晶核形成処理４４３と比較して、電力を低くすることで、結晶核に対してイオン衝撃を低減することが可能であり、結晶核を破壊することなく、結晶成長させることができる。
【００４１】
なお、成膜処理４４４において、破線４４８に示すように、結晶核形成処理４４３における流量より少ないフッ化シランを反応室内に導入することで、微結晶半導体膜における非晶質半導体成分をフッ素ラジカルによって、エッチングすることが可能であり、微結晶半導体膜５３中の微結晶成分の割合を高めることができる。
【００４２】
また、シラン等のガス中にＧｅＨ４、ＧｅＦ４などの水素化ゲルマニウム、フッ化ゲルマニウムを混合して、エネルギーバンド幅を０．９〜１．１ｅＶに調節しても良い。シリコンにゲルマニウムを加えると薄膜トランジスタの温度特性を変えることができる。
【００４３】
従来の微結晶半導体膜の形成方法では、図３に示すように、不純物や格子不整合などの要因により堆積初期段階において非晶質層４９が形成されてしまう。薄膜トランジスタにおいては、ゲート絶縁膜の近傍の微結晶半導体膜においてキャリアが流れるため、界面において非晶質層４９が形成されると、移動度が低下すると共に、電流量が少なく、薄膜トランジスタの電気特性が低下してしまう。
【００４４】
しかしながら、本実施の形態に示すように、結晶核形成処理及び成膜処理を行うことで、結晶核５７を種として、微結晶半導体が縦成長するため、膜の厚さ方向における結晶性を高めると共に、ゲート絶縁膜及び微結晶半導体膜の界面の結晶性を高めることができる。
【００４５】
プラズマの生成は、本形態で示されるように、１ＭＨｚから２０ＭＨｚ、代表的には１３．５６ＭＨｚの高周波電力、または２０ＭＨｚより大きく１２０ＭＨｚ程度までのＶＨＦ帯の高周波電力を印加することで行われる。また、周波数が１ＭＨｚ以上のマイクロ波電力を印加してもよい。
【００４６】
なお、基板搬入４４１の前にプラズマＣＶＤ装置の反応室内に半導体膜をプレコートすることで、微結晶シリコン膜中に反応室を構成する金属を不純物として取り込んでしまうのを防ぐことができる。すなわち、反応室内をシリコンで被覆しておくことで、反応室内がプラズマにより食刻されることを防ぐことができ、微結晶シリコン膜中に含まれる不純物濃度を低減することができる。
【００４７】
成膜処理４４４においては、シラン及び水素の他、反応ガスにヘリウムを加えてもよい。ヘリウムは２４．５ｅＶとすべての気体中で最も高いイオン化エネルギーを持ち、そのイオン化エネルギーよりも少し低い、約２０ｅＶの準位に準安定状態があるので、放電持続中においては、イオン化にはその差約４ｅＶしか必要としない。そのため放電開始電圧も全ての気体中最も低い値を示す。このような特性から、ヘリウムはプラズマを安定的に維持することができる。また、均一なプラズマを形成することができるので、微結晶シリコン膜を堆積する基板の面積が大きくなってもプラズマ密度の均一化を図る効果を奏する。
【００４８】
微結晶シリコン膜の成膜が終了した後、シラン、水素などの反応ガス及び高周波電力の供給を止めて基板搬出４４５を行う。引き続き別基板に対して成膜処理を行う場合には、基板搬入４４１の段階に戻り同じ処理が行われる。反応室内に付着した被膜や粉末を除去するには、クリーニング４４６を行う。
【００４９】
クリーニング４４６はＮＦ３、ＳＦ６に代表されるエッチングガスを導入してプラズマエッチングを行う。また、ＣｌＦ３のようにプラズマを利用しなくてもエッチングが可能なガスを導入して行う。クリーニング４４６においては基板加熱用のヒータを切って、温度を下げて行うことが好ましい。エッチングによる反応副生成物の生成を抑えるためである。クリーニング４４６の終了後は基板搬入４４１に戻り、以下同様の処理を行えば良い。
【００５０】
ここでの微結晶半導体膜とは、非晶質と結晶構造（単結晶、多結晶を含む）の中間的な構造の半導体を含む膜である。この半導体は、自由エネルギー的に安定な第３の状態を有する半導体であって、短距離秩序を持ち格子歪みを有する結晶質なものであり、粒径が０．５〜２０ｎｍの柱状または針状結晶が基板表面に対して法線方向に成長している。また、微結晶半導体と非単結晶半導体とが混在している。微結晶半導体の代表例である微結晶シリコンは、そのラマンスペクトルが単結晶シリコンを示す５２０ｃｍ−１よりも低波数側に、シフトしている。即ち、単結晶シリコンを示す５２０ｃｍ−１とアモルファスシリコンを示す４８０ｃｍ−１の間に微結晶シリコンのラマンスペクトルのピークがある。また、未結合手（ダングリングボンド）を終端するため水素またはハロゲンを少なくとも１原子％またはそれ以上含ませている。さらに、ヘリウム、アルゴン、クリプトン、ネオンなどの希ガス元素を含ませて格子歪みをさらに助長させることで、安定性が増し良好な微結晶半導体膜が得られる。このような微結晶半導体膜に関する記述は、例えば、米国特許４，４０９，１３４号で開示されている。
【００５１】
微結晶半導体膜５３は、１ｎｍ以上２００ｎｍ以下、好ましくは１ｎｍ以上１００ｎｍ以下、好ましくは１ｎｍ以上５０ｎｍ以下で形成する。微結晶半導体膜５３は後に形成される薄膜トランジスタのチャネル形成領域として機能する。更には、微結晶半導体膜５３をエッチングして、微結晶半導体膜５３の厚さを薄くしてもよい。微結晶半導体膜５３の厚さを１ｎｍ以上５０ｎｍ以下とすることで、完全空乏型の薄膜トランジスタを作製することができる。
【００５２】
また、微結晶半導体膜は、価電子制御を目的とした不純物元素を意図的に添加しないときに弱いｎ型の電気伝導性を示すので、薄膜トランジスタのチャネル形成領域として機能する微結晶半導体膜に対しては、ｐ型を付与する不純物元素を、成膜と同時に、或いは成膜後に添加することで、しきい値制御をすることが可能となる。ｐ型を付与する不純物元素としては、代表的には硼素であり、Ｂ２Ｈ６、ＢＦ３などの不純物気体を１ｐｐｍ〜１０００ｐｐｍ、好ましくは１〜１００ｐｐｍの割合で水素化珪素に混入させると良い。そしてボロンの濃度を、例えば１×１０１４〜６×１０１６ａｔｏｍｓ／ｃｍ３とすると良い。
【００５３】
また、微結晶半導体膜の酸素濃度を、５×１０１９ａｔｏｍｓ／ｃｍ３以下、更に好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下、窒素及び炭素の濃度それぞれを３×１０１８ａｔｏｍｓ／ｃｍ３以下とすることが好ましい。酸素、窒素、及び炭素が微結晶半導体膜に混入する濃度を低減することで、微結晶半導体膜がｎ型化になることを防止することができる。
【００５４】
また、微結晶半導体膜５３は微結晶で構成されているため、非晶質半導体膜と比較して抵抗が低い。微結晶半導体膜５３をチャネル形成領域に用いた薄膜トランジスタは、電流電圧特性を示す曲線の立ち上がり部分の傾きが急峻となり、スイッチング素子としての応答性が優れ、高速動作が可能となる。また、薄膜トランジスタのチャネル形成領域に微結晶半導体膜５３を用いることで、薄膜トランジスタの閾値の変動を抑制することが可能である。このため、電気特性のばらつきの少ない表示装置を作製することができる。
【００５５】
また、微結晶半導体膜５３は非晶質半導体膜と比較して移動度が高い。このため、表示素子のスイッチングとして、チャネル形成領域が微結晶半導体膜５３で形成される薄膜トランジスタを用いることで、チャネル形成領域の面積、即ち薄膜トランジスタの面積を縮小することが可能である。このため、一画素あたりに示す薄膜トランジスタの面積が小さくなり、画素の開口率を高めることが可能である。この結果、解像度の高い表示装置を作製することができる。
【００５６】
次に、図１（Ｃ）に示すように、微結晶半導体膜５３上にバッファ層５４及び一導電型を付与する不純物元素が添加された半導体膜５５を形成する。次に、一導電型を付与する不純物元素が添加された半導体膜５５上にマスクパターン５６を形成する。
【００５７】
バッファ層５４としては、シランガスを用いたプラズマＣＶＤ法により非晶質半導体膜を形成することができる。また、シランガスに、ヘリウム、アルゴン、クリプトン、ネオンから選ばれた一種または複数種の希ガス元素で希釈して非晶質半導体膜を形成することができる。シランガスの流量の１倍以上１０倍以下、更に好ましくは１倍以上５倍以下の流量の水素を用いて、水素を含む非晶質半導体膜を形成することができる。また、上記非晶質半導体膜に、フッ素、塩素等のハロゲン、または窒素を添加してもよい。
【００５８】
また、バッファ層５４は、ターゲットにシリコン、ゲルマニウム等の半導体ターゲットを用いて水素、または希ガスでスパッタリングして非晶質半導体膜を形成することができる。
【００５９】
バッファ層５４は、結晶粒を含まない非晶質半導体膜で形成することが好ましい。このため、周波数が数十ＭＨｚ〜数百ＭＨｚの高周波プラズマＣＶＤ法、またはマイクロ波プラズマＣＶＤ法で形成する場合は、結晶粒を含まない非晶質半導体膜となるように、成膜条件を制御することが好ましい。
【００６０】
バッファ層５４は、後のソース領域及びドレイン領域の形成プロセスにおいて、一部エッチングされる場合があるが、そのときに、バッファ層５４の一部が残存する厚さで形成することが好ましい。代表的には、３０ｎｍ以上５００ｎｍ以下、好ましくは５０ｎｍ以上１００ｎｍ以下の厚さで形成することが好ましい。薄膜トランジスタの印加電圧の高い（例えば１５Ｖ程度）表示装置、代表的には液晶表示装置において、バッファ層５４を厚く形成すると、ドレイン耐圧が高くなり、薄膜トランジスタに高い電圧が印加されても、薄膜トランジスタが劣化することを低減することができる。
【００６１】
微結晶半導体膜５３の表面に、非晶質半導体膜、更には水素、窒素、またはハロゲンを含む非晶質半導体膜を形成することで、微結晶半導体膜５３に含まれる結晶粒の表面の自然酸化を防止することが可能である。特に、非晶質半導体と微結晶粒が接する領域では、局部応力により亀裂が入りやすい。この亀裂が酸素に触れると結晶粒は酸化され、酸化珪素が形成される。しかしながら、微結晶半導体膜５３の表面にバッファ層５４を形成することで、微結晶粒の酸化を防ぐことができる。
【００６２】
また、バッファ層５４は、非晶質半導体膜を用いて形成する、または、水素、窒素、若しくはハロゲンを含む非晶質半導体膜で形成するため、エネルギーギャップが微結晶半導体膜５３に比べて大きく、また抵抗が高く、移動度が微結晶半導体膜５３の１／５〜１／１０と低い。このため、後に形成される薄膜トランジスタにおいて、ソース領域及びドレイン領域と、微結晶半導体膜５３との間に形成されるバッファ層は高抵抗領域として機能し、微結晶半導体膜５３がチャネル形成領域として機能する。このため、薄膜トランジスタのオフ電流を低減することができる。当該薄膜トランジスタを表示装置のスイッチング素子として用いた場合、表示装置のコントラストを向上させることができる。
【００６３】
なお、微結晶半導体膜５３を形成した後、プラズマＣＶＤ法によりバッファ層５４を３００℃〜４００℃の温度にて成膜することが好ましい。この成膜処理により水素が微結晶半導体膜５３に供給され、微結晶半導体膜５３を水素化したのと同等の効果が得られる。すなわち、微結晶半導体膜５３上にバッファ層５４を堆積することにより、微結晶半導体膜５３に水素を拡散させて、ダングリングボンドの終端をすることができる。
【００６４】
一導電型を付与する不純物元素が添加された半導体膜５５は、ｎチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてリンを添加すれば良く、水素化珪素にＰＨ３などの不純物気体を加えれば良い。また、ｐチャネル型の薄膜トランジスタを形成する場合には、代表的な不純物元素としてボロンを添加すれば良く、水素化珪素にＢ２Ｈ６などの不純物気体を加えれば良い。一導電型を付与する不純物元素が添加された半導体膜５５は、微結晶半導体、または非晶質半導体で形成することができる。一導電型を付与する不純物元素が添加された半導体膜５５は２ｎｍ以上５０ｎｍ以下の厚さで形成する。一導電型を付与する不純物元素が添加された半導体膜の膜厚を、薄くすることでスループットを向上させることができる。
【００６５】
次に、上記反応室が適用されるプラズマＣＶＤ装置の一例として、ゲート絶縁膜及び微結晶半導体膜等の成膜に適した構成の一例を示す。
【００６６】
図７は複数の反応室を備えたマルチ・チャンバ・プラズマＣＶＤ装置の一例を示す。この装置は共通室４２３と、ロード／アンロード室４２２、第１反応室４０１ａ、第２反応室４０１ｂ、第３反応室４０１ｃを備えた構成となっている。ロード／アンロード室４２２のカセットに装填される基板は、共通室４２３の搬送機構４２６によって各反応室に搬出入される枚葉式の構成である。共通室４２３と各室の間にはゲートバルブ４２５が備えられ、各反応室で行われる処理が、相互に干渉しないように構成されている。
【００６７】
各反応室は形成する薄膜の種類によって区分されている。例えば、第１反応室４０１ａはゲート絶縁膜などの絶縁膜を成膜し、第２反応室４０１ｂはチャネルを形成する微結晶半導体膜及びバッファ層を成膜し、第３反応室４０１ｃはソース及びドレインを形成する一導電型を付与する不純物元素が添加された半導体膜を成膜する反応室として充当される。勿論、反応室の数はこれに限定されるわけではなく、必要に応じて任意に増減することができる。また、一の反応室で一の膜を成膜するようにしても良いし、一の反応室で複数の膜を成膜するように構成しても良い。
【００６８】
各反応室には排気手段４３０としてターボ分子ポンプ４１９とドライポンプ４２０が接続されている。排気手段４３０はこれらの真空ポンプの組み合わせに限定されるものではなく、概略１０−１Ｐａから１０−５Ｐａの真空度にまで排気できるものであれば他の真空ポンプを適用することができる。排気手段４３０と各反応室との間にはバタフライバルブ４１７が設けられており、これによって真空排気を遮断させることができ、コンダクタンスバルブ４１８によって排気速度を制御して、それぞれの反応室の圧力を調節することができる。
【００６９】
ガス供給手段４０８はシランに代表される半導体材料ガス若しくは希ガスなどプロセスに用いるガスが充填されるシリンダ４１０、ストップバルブ４１１、４１２、マスフローコントローラ４１３などで構成されている。ガス供給手段４０８ｇは第１反応室４０１ａに接続され、ゲート絶縁膜を成膜するためのガスを供給する。ガス供給手段４０８ｉは第２反応室４０１ｂに接続され、結晶核、微結晶半導体膜、及びバッファ層を形成するためのガスを供給する。ガス供給手段４０８ｎは第３反応室４０１ｃに接続され、例えばｎ型半導体膜用のガスを供給する。ガス供給手段４０８ａは水素を供給し、ガス供給手段４０８ｆは反応室内のクリーニングに用いるエッチングガスを供給する系統であり、これらは各反応室共通のラインとして構成されている。
【００７０】
各反応室にはプラズマを形成するための高周波電力供給手段４０３が連結されている。高周波電力供給手段４０３は高周波電源４０４と整合器４０６が含まれる。
【００７１】
図８は、図７のマルチ・チャンバ・プラズマＣＶＤ装置の構成に、第４反応室４０１ｄを追加した構成を示す。第４反応室４０１ｄには、ガス供給手段４０８ｂが連結されている。その他、高周波電力供給手段、排気手段の構成は同様である。各反応室は形成する薄膜の種類によって使い分けることが可能である。例えば、第１反応室４０１ａはゲート絶縁膜などの絶縁膜を成膜し、第２反応室４０１ｂは結晶核及びチャネル形成領域を形成する微結晶半導体膜を成膜し、第４反応室４０１ｄではチャネル形成領域の微結晶半導体膜を保護するバッファ層を形成し、第３反応室４０１ｃはソース及びドレインを形成する一導電型を付与する不純物元素が添加された半導体膜を成膜する反応室として用いることができる。それぞれの薄膜は最適な成膜温度があるので、反応室を個別に分けておくことで成膜温度を管理することが容易となる。さらに、同じ膜種を繰り返し成膜することができるので、成膜履歴に係る残留不純物の影響を排除することができる。
【００７２】
なお、ここでは、図１（Ｂ）及び（Ｃ）に示すように、微結晶半導体膜５３及びバッファ層５４を別工程で形成した形態を示したが、図５に示すように、微結晶半導体膜５３及びバッファ層５４を連続的に形成してもよい。具体的には、図１（Ａ）に示すように、ゲート絶縁膜５２ｂ上に結晶核５７を形成する。次に、図５（Ａ）に示すように、結晶核を種として結晶成長させて微結晶半導体膜５３を形成した後、大気に触れさせることなく、連続的にバッファ層５４を形成する。この後、図５（Ｂ）に示すように、バッファ層５４上に一導電型を付与する不純物元素が添加された半導体膜５５を形成する。
【００７３】
図６は、微結晶半導体膜５３及びバッファ層５４を連続的に形成する場合の工程を説明するタイムチャートであり、代表的な一例を示す。図６の説明は反応室を大気圧から真空排気４４０する段階から示されており、その後に行われる基板搬入４４１、下地前処理４４２、結晶核形成処理４４３、微結晶半導体膜の成膜処理４４４ａ、バッファ層の成膜処理４４４ｂ、基板搬出４４５、クリーニング４４６の各処理が時系列的に示されている。なお、真空排気４４０、基板搬入４４１、下地前処理４４２、結晶核形成処理４４３、基板搬出４４５、及びクリーニング４４６は、図４に示す工程と同様である。ここでは、微結晶半導体膜の成膜処理４４４ａ及び基板搬出４４５の間にバッファ層の成膜処理４４４ｂが入る。
【００７４】
バッファ層を形成する成膜処理４４４ｂは、微結晶シリコン膜を形成する成膜処理４４４ａに続いて行われる処理である。バッファ層は、シランガスと水素及び／又は希ガスを混合してグロー放電プラズマにより成膜する。シランは水素及び／又は希ガスで１倍以上１０倍未満、更に好ましくは１倍以上５倍以下に希釈して、非晶質半導体膜を形成することができる。基板の加熱温度は１００℃〜３００℃、好ましくは１２０℃〜２８０℃、好ましくは１２０℃〜２２０℃で行う。
【００７５】
なお、水素を反応室内に導入せず、シランでバッファ層を形成してもよい。また、微結晶半導体膜の成膜処理４４４ａと比較して、バッファ層の成膜処理４４４ｂはシランの流量が大幅に増えるため、微結晶半導体膜の成膜処理４４４ａの後、電力をオフにし、シラン、水素等の流量を再設定した後、電源をオンにし、バッファ層を形成してもよい。
【００７６】
微結晶半導体膜５３及びバッファ層５４を連続的に成膜することにより大気成分や大気中に浮遊する汚染不純物元素に汚染されることなく積層界面を形成することができるので、薄膜トランジスタ特性のばらつきを低減することができる。
【００７７】
次に、図１（Ｃ）に示すように、一導電型を付与する不純物元素が添加された半導体膜５５上にマスクパターン５６を形成する。
【００７８】
マスクパターン５６は、フォトリソグラフィ技術により形成する。ここでは、第２のフォトマスクを用いて、一導電型を付与する不純物元素が添加された半導体膜５５上に塗布されたレジストを露光現像して、マスクパターン５６を形成する。
【００７９】
次に、マスクパターン５６を用いて微結晶半導体膜５３、バッファ層５４、及び導電型を付与する不純物が添加された半導体膜５５をエッチングし分離して、図１（Ｄ）に示すように、微結晶半導体膜６１、バッファ層６２、及び導電型を付与する不純物が添加された半導体膜６３を形成する。この後、マスクパターン５６を除去する。なお、図１（Ｄ）（マスクパターン５６は除く。）は、図１１（Ａ）のＡ−Ｂの断面図に相当する。
【００８０】
微結晶半導体膜６１、バッファ層６２の端部側面が傾斜していることにより、バッファ層６２上に形成されるソース領域及びドレイン領域と微結晶半導体膜６１との間にリーク電流が生じること防止することが可能である。また、配線層と、微結晶半導体膜６１との間にリーク電流が生じるのを防止することが可能である。微結晶半導体膜６１及びバッファ層６２の端部側面の傾斜角度は、３０°〜９０°、好ましくは４５°〜８０°である。このような角度とすることで、段差形状による配線層の段切れを防ぐことができる。
【００８１】
次に、図９（Ａ）に示すように、導電型を付与する不純物が添加された半導体膜６３及びゲート絶縁膜５２ｂ上に導電膜６５ａ〜６５ｃを形成し、導電膜６５ａ〜６５ｃ上にマスクパターン６６を形成する。導電膜６５ａ〜６５ｃは、アルミニウム、若しくは銅、シリコン、チタン、ネオジム、スカンジウム、モリブデンなどの耐熱性向上元素若しくはヒロック防止元素が添加されたアルミニウム合金の単層または積層で形成することが好ましい。また、一導電型を付与する不純物元素が添加された半導体膜と接する側の膜を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で形成し、その上にアルミニウムまたはアルミニウム合金を形成した積層構造としても良い。更には、アルミニウムまたはアルミニウム合金の上面及び下面を、チタン、タンタル、モリブデン、タングステン、またはこれらの元素の窒化物で挟んだ積層構造としてもよい。ここでは、導電膜としては、導電膜６５ａ〜６５ｃの３層が積層した構造の導電膜を示し、導電膜６５ａ、６５ｃにモリブデン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜や、導電膜６５ａ、６５ｃにチタン膜、導電膜６５ｂにアルミニウム膜を用いた積層導電膜を示す。導電膜６５ａ〜６５ｃは、スパッタリング法や真空蒸着法で形成する。
【００８２】
マスクパターン６６は、マスクパターン５６と同様に形成することができる。
【００８３】
次に、図９（Ｂ）に示すように、導電膜６５ａ〜６５ｃの一部をエッチングし、一対の配線層７１ａ〜７１ｃ（ソース電極及びドレイン電極として機能する。）を形成する。ここでは、第３のフォトマスクを用いたフォトリソグラフィ工程により形成したマスクパターン６６を用いて、導電膜６５ａ〜６５ｃをウエットエッチングすると、導電膜６５ａ〜６５ｃの端部が等方的にエッチングされる。この結果、マスクパターン６６より面積の小さい配線層７１ａ〜７１ｃを形成することができる。
【００８４】
次に、マスクパターン６６を用いて一導電型を付与する不純物元素が添加された半導体膜６３をエッチングし分離する。この結果、図９（Ｃ）に示すような、一対のソース領域及びドレイン領域７２を形成することができる。なお、当該エッチング工程において、バッファ層６２の一部もエッチングする。一部エッチングされた、凹部が形成されたバッファ層をバッファ層７３と示す。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部とを同一工程で形成することができる。バッファ層の凹部の深さをバッファ層の一番膜厚の厚い領域の１／２〜１／３とすることで、ソース領域及びドレイン領域間のリークパス距離を大きくすることが可能であるため、ソース領域及びドレイン領域の間でのリーク電流を低減することができる。この後、マスクパターン６６を除去する。
【００８５】
なお、図９（Ｃ）（マスクパターン６６は除く。）は、図１１（Ｂ）のＡ−Ｂの断面図に相当する。図１１（Ｂ）に示すように、ソース領域及びドレイン領域７２の端部は、配線層７１ｃの端部の外側に位置することが分かる。また、バッファ層７３の端部は配線層７１ｃ及びソース領域及びドレイン領域７２の端部の外側に位置する。また、配線層の一方は他方を囲む形状（具体的には、Ｕ字型、Ｃ字型）である。このため、キャリアが移動する領域の面積を増加させることが可能であるため、電流量を増やすことが可能であり、薄膜トランジスタの面積を縮小することができる。また、ゲート電極上において、微結晶半導体膜、配線層が重畳されているため、ゲート電極の凹凸の影響が少なく、被覆率の低減及びリーク電流の発生を抑制することができる。
【００８６】
以上の工程により、チャネルエッチ型の薄膜トランジスタ７４を形成することができる。
【００８７】
次に、図１０（Ａ）に示すように、配線層７１ａ〜７１ｃ、ソース領域及びドレイン領域７２、バッファ層７３、微結晶半導体膜６１、及びゲート絶縁膜５２ｂ上に保護絶縁膜７６を形成する。保護絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。なお、保護絶縁膜７６は、大気中に浮遊する有機物や金属物、水蒸気などの汚染不純物の侵入を防ぐためのものであり、緻密な膜が好ましい。また、保護絶縁膜７６に窒化珪素膜を用いることで、バッファ層７３中の酸素濃度を５×１０１９ａｔｏｍｓ／ｃｍ３以下、好ましくは１×１０１９ａｔｏｍｓ／ｃｍ３以下とすることができ、バッファ層７３の酸化を防止することができる。
【００８８】
次に、保護絶縁膜７６に第４のフォトマスクを用いて形成したマスクパターンを用いて保護絶縁膜７６の一部をエッチングしてコンタクトホールを形成し、当該コンタクトホールにおいて配線層７１ｃに接する画素電極７７を形成する。なお、図１０（Ｂ）は、図１１（Ｃ）のＡ−Ｂの断面図に相当する。
【００８９】
画素電極７７は、酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性材料を用いることができる。
【００９０】
また、画素電極７７として、導電性高分子（導電性ポリマーともいう）を含む導電性組成物を用いて形成することができる。導電性組成物を用いて形成した画素電極は、シート抵抗が１００００Ω／□以下、波長５５０ｎｍにおける透光率が７０％以上であることが好ましい。また、導電性組成物に含まれる導電性高分子の抵抗率が０．１Ω・ｃｍ以下であることが好ましい。
【００９１】
導電性高分子としては、いわゆるπ電子共役系導電性高分子が用いることができる。例えば、ポリアニリンまたはその誘導体、ポリピロールまたはその誘導体、ポリチオフェンまたはその誘導体、若しくはこれらの２種以上の共重合体などがあげられる。
【００９２】
ここでは、画素電極７７としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第５のフォトマスクを用いてレジストを露光及び現像し、マスクパターンを形成する。次に、マスクパターンを用いてＩＴＯをエッチングして画素電極７７を形成する。
【００９３】
以上により、薄膜トランジスタ、及び表示装置に用いることが可能な素子基板を形成することができる。
【００９４】
次に、上記形態とは異なる薄膜トランジスタの作製方法について、図１２乃至図１６を用いて説明する。ここでは、上記形態よりフォトマスク数を削減することが可能なプロセスを用いて薄膜トランジスタを作製する工程について示す。
【００９５】
図１（Ａ）及び図１（Ｂ）と同様に、基板５０上に導電膜を形成し、導電膜上にレジストを塗布し、第１のフォトマスクを用いたフォトリソグラフィ工程により形成したマスクパターンを用いて導電膜の一部をエッチングして、ゲート電極５１を形成する。次に、図１２（Ａ）に示すように、ゲート電極５１上に、ゲート絶縁膜５２ａ、５２ｂを形成する。図１（Ａ）及び（Ｂ）と同様の工程により、核形成及び結晶成長を行って微結晶半導体膜５３を形成する。次に、微結晶半導体膜５３上に、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａ〜６５ｃを順に形成する。次に、導電膜６５ａ上にレジスト８０を塗布する（図１２（Ａ）参照）。
【００９６】
レジスト８０は、ポジ型レジストまたはネガ型レジストを用いることができる。ここでは、ポジ型レジストを用いて示す。
【００９７】
次に、第２のフォトマスクとして多階調マスク５９を用いて、レジスト８０に光を照射して、レジスト８０を露光する。
【００９８】
ここで、多階調マスク５９を用いた露光について、図１３を用いて説明する。
【００９９】
多階調マスクとは、露光部分、中間露光部分、及び未露光部分に３つの露光レベルを行うことが可能なマスクであり、一度の露光及び現像工程により、複数（代表的には二種類）の厚さの領域を有するマスクパターンを形成することが可能である。このため、多階調マスクを用いることで、フォトマスクの枚数を削減することが可能である。
【０１００】
多階調マスクの代表例としては、図１３（Ａ）に示すようなグレートーンマスク５９ａ、図１３（Ｃ）に示すようなハーフトーンマスク５９ｂがある。
【０１０１】
図１３（Ａ）に示すように、グレートーンマスク５９ａは、透光性を有する基板１６３及びその上に形成される遮光部１６４並びに回折格子１６５で構成される。遮光部１６４においては、光の透過量が０％である。一方、回折格子１６５はスリット、ドット、メッシュ等の光透過部の間隔を、露光に用いる光の解像度限界以下の間隔とすることにより、光の透過量を制御することができる。なお、回折格子１６５は、周期的なスリット、ドット、メッシュ、または非周期的なスリット、ドット、メッシュどちらも用いることができる。
【０１０２】
透光性を有する基板１６３は、石英等の透光性を有する基板を用いることができる。遮光部１６４及び回折格子１６５は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【０１０３】
グレートーンマスク５９ａに露光光を照射した場合、図１３（Ｂ）に示すように、遮光部１６４においては、光透過量１６６は０％であり、遮光部１６４及び回折格子１６５が設けられていない領域では光透過量１６６は１００％である。また、回折格子１６５においては、１０〜７０％の範囲で調整可能である。回折格子１６５における光の透過量の調整は、回折格子のスリット、ドット、またはメッシュの間隔及びピッチの調整により可能である。
【０１０４】
図１３（Ｃ）に示すように、ハーフトーンマスク５９ｂは、透光性を有する基板１６３及びその上に形成される半透過部１６７並びに遮光部１６８で構成される。半透過部１６７は、ＭｏＳｉＮ、ＭｏＳｉ、ＭｏＳｉＯ、ＭｏＳｉＯＮ、ＣｒＳｉなどを用いることができる。遮光部１６８は、クロムや酸化クロム等の光を吸収する遮光材料を用いて形成することができる。
【０１０５】
ハーフトーンマスク５９ｂに露光光を照射した場合、図１３（Ｄ）に示すように、遮光部１６８においては、光透過量１６９は０％であり、遮光部１６８及び半透過部１６７が設けられていない領域では光透過量１６９は１００％である。また、半透過部１６７においては、１０〜７０％の範囲で調整可能である。半透過部１６７に於ける光の透過量の調整は、半透過部１６７の材料の調整により可能である。
【０１０６】
多階調マスクを用いて露光した後、現像することで、図１２（Ｂ）に示すように、膜厚の異なる領域を有するマスクパターン８１を形成することができる。
【０１０７】
次に、マスクパターン８１により、微結晶半導体膜５３、バッファ層５４、一導電型を付与する不純物元素が添加された半導体膜５５、及び導電膜６５ａ〜６５ｃをエッチングし分離する。この結果、図１４（Ａ）に示すような、微結晶半導体膜６１、バッファ層６２、一導電型を付与する不純物元素が添加された半導体膜６３、及び導電膜８５ａ〜８５ｃを形成することができる。なお、図１４（Ａ）（マスクパターン８１を除く。）は図１６（Ａ）のＡ−Ｂにおける断面図に相当する。
【０１０８】
次に、マスクパターン８１をアッシングする。この結果、レジストの面積が縮小し、厚さが薄くなる。このとき、膜厚の薄い領域のレジスト（ゲート電極５１の一部と重畳する領域）は除去され、図１４（Ａ）に示すように、分離されたマスクパターン８６を形成することができる。
【０１０９】
次に、マスクパターン８６を用いて、導電膜８５ａ〜８５ｃをエッチングし分離する。この結果、図１４（Ｂ）に示すような、一対の配線層９２ａ〜９２ｃを形成することができる。マスクパターン８６を用いて導電膜８５ａ〜８５ｃをウエットエッチングすると、導電膜８５ａ〜８５ｃの端部が等方的にエッチングされる。この結果、マスクパターン８６より面積の小さい配線層９２ａ〜９２ｃを形成することができる。
【０１１０】
次に、マスクパターン８６を用いて、一導電型を付与する不純物元素が添加された半導体膜６３をエッチングして、一対のソース領域及びドレイン領域８８を形成する。なお、当該エッチング工程において、バッファ層６２の一部もエッチングされる。一部エッチングされたバッファ層をバッファ層８７と示す。なお、バッファ層８７には凹部が形成される。ソース領域及びドレイン領域の形成工程と、バッファ層の凹部とを同一工程で形成することができる。ここでは、バッファ層６２の一部が、マスクパターン８１と比較して面積が縮小したマスクパターン８６で一部エッチングされたため、ソース領域及びドレイン領域８８の外側にバッファ層８７が突出した形状となる。この後、マスクパターン８６を除去する。また、配線層９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれており、配線層９２ａ〜９２ｃの端部の外側に、ソース領域及びドレイン領域８８の端部が形成される。
【０１１１】
図１４（Ｃ）に示すように、配線層９２ａ〜９２ｃの端部と、ソース領域及びドレイン領域８８の端部は一致せずずれた形状となることで、配線層９２ａ〜９２ｃの端部の距離が離れるため、配線層間のリーク電流やショートを防止することができる。このため、信頼性の高い薄膜トランジスタを作製することができる。なお、図１４（Ｃ）（マスクパターン８６を除く。）は、図１６（Ｂ）のＡ−Ｂの断面図に相当する。
【０１１２】
以上の工程により、チャネルエッチ型の薄膜トランジスタ８３を形成することができる。また、２枚のフォトマスクを用いて薄膜トランジスタを形成することができる。
【０１１３】
次に、図１５（Ａ）に示すように、配線層９２ａ〜９２ｃ、ソース領域及びドレイン領域８８、バッファ層８７、微結晶半導体膜９０、及びゲート絶縁膜５２ｂ上に保護絶縁膜７６を形成する。保護絶縁膜７６は、ゲート絶縁膜５２ａ、５２ｂと同様に形成することができる。
【０１１４】
次に、第３のフォトマスクを用いて形成したマスクパターンを用いて保護絶縁膜７６の一部をエッチングしてコンタクトホールを形成する。次に、当該コンタクトホールにおいて配線層９２ｃに接する画素電極７７を形成する。ここでは、画素電極７７としては、スパッタリング法によりＩＴＯを成膜した後、ＩＴＯ上にレジストを塗布する。次に、第４のフォトマスクを用いてレジストを露光及び現像し、マスクパターンを形成する。次に、マスクパターンを用いてＩＴＯをエッチングして画素電極７７を形成する。なお、図１５（Ｂ）は、図１６（Ｃ）のＡ−Ｂの断面図に相当する。
【０１１５】
以上により、薄膜トランジスタ、及び当該薄膜トランジスタを有し、表示装置に用いることが可能な素子基板を形成することができる。
【０１１６】
また、図９（Ｂ）または図１４（Ｂ）において、配線層７１ａ〜７１ｃ、９２ａ〜９２ｃを形成した後、マスクパターン６６、８６を除去し、配線層７１ａ〜７１ｃ、９２ａ〜９２ｃをマスクとして一導電型を付与する不純物元素が添加された半導体膜６３をエッチングしてもよい。この結果、配線層７１ａ〜７１ｃ、９２ａ〜９２ｃ、と、ソース領域及びドレイン領域７２、８８の端部が一致した薄膜トランジスタを形成することができる。ここでは、図９（Ｂ）のマスクパターン６６を除去した後、配線層７１ａ〜７１ｃをマスクとして、一導電型を付与する不純物元素が添加された半導体膜６３をエッチングして、ソース領域及びドレイン領域８９の端部と配線層７１ａ〜７１ｃの端部が揃っている薄膜トランジスタを図１７に示す。
【０１１７】
以上の工程により、チャネルエッチ型の薄膜トランジスタを形成することができる。チャネルエッチ型の薄膜トランジスタは、作製工程数が少なく、コスト削減が可能である。また、微結晶半導体膜でチャネル形成領域を構成することにより１〜２０ｃｍ２／Ｖ・ｓｅｃの電界効果移動度を得ることができる。従って、この薄膜トランジスタを画素部の画素のスイッチング用素子として、さらに走査線（ゲート線）側の駆動回路を形成する素子として利用することができる。
【０１１８】
なお、本実施の形態では、チャネルエッチ型の薄膜トランジスタを用いて示したが、チャネル保護型薄膜トランジスタのチャネル形成領域に、微結晶半導体膜を用いることができる。
【０１１９】
本実施の形態により、電気特性が優れ、信頼性の高い薄膜トランジスタ、及びそれを有する表示装置を作製することができる。
【０１２０】
（実施の形態２）
本実施の形態では、表示装置の一形態として、実施の形態１で示す薄膜トランジスタを有する液晶表示装置について、以下に示す。ここでは、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置について、図１８乃至図２０を用いて説明する。ＶＡ型の液晶表示装置とは、液晶パネルの液晶分子の配列を制御する方式の一種である。ＶＡ型の液晶表示装置は、電圧が印加されていないときにパネル面に対して液晶分子が垂直方向を向く方式である。本実施の形態では、特に画素（ピクセル）をいくつかの領域（サブピクセル）に分け、それぞれ別の方向に分子を倒すよう工夫されている。これをマルチドメイン化あるいはマルチドメイン設計という。以下の説明では、マルチドメイン設計が考慮された液晶表示装置について説明する。
【０１２１】
図１８と図１９は、ＶＡ型液晶パネルの画素構造を示している。図１９は基板６００の平面図であり、図中に示す切断線Ｙ−Ｚに対応する断面構造を図１８に表している。以下の説明ではこの両図を参照して説明する。
【０１２２】
この画素構造は、一つの画素に複数の画素電極が有り、それぞれの画素電極に平坦化膜６２２を介して薄膜トランジスタが接続されている。各薄膜トランジスタは、異なるゲート信号で駆動されるように構成されている。すなわち、マルチドメイン設計された画素において、個々の画素電極に印加する信号を、独立して制御する構成を有している。
【０１２３】
画素電極６２４はコンタクトホール６２３において、配線６１８で薄膜トランジスタ６２８と接続している。また、画素電極６２６はコンタクトホール６２７において、配線６１９で薄膜トランジスタ６２９と接続している。薄膜トランジスタ６２８のゲート配線６０２と、薄膜トランジスタ６２９のゲート配線６０３には、異なるゲート信号を与えることができるように分離されている。一方、データ線として機能する配線６１６は、薄膜トランジスタ６２８と薄膜トランジスタ６２９で共通に用いられている。薄膜トランジスタ６２８及び薄膜トランジスタ６２９は実施の形態１で示す方法を用いて作製することができる。なお、６１０は薄膜トランジスタ６２８のソースまたはドレインの一方、６２０は保護絶縁膜、６９０は容量配線、６０６はゲート絶縁膜、６０９は微結晶半導体膜、６１１は薄膜トランジスタ６２９のソースまたはドレインの一方を示している。
【０１２４】
画素電極６２４と画素電極６２６の形状は異なっており、スリット６２５によって分離されている。Ｖ字型に広がる画素電極６２４の外側を囲むように画素電極６２６が形成されている。画素電極６２４と画素電極６２６に印加する電圧のタイミングを、薄膜トランジスタ６２８及び薄膜トランジスタ６２９により異ならせることで、液晶の配向を制御している。ゲート配線６０２とゲート配線６０３は異なるゲート信号を与えることで、薄膜トランジスタ６２８と薄膜トランジスタ６２９の動作タイミングを異ならせることができる。また、画素電極６２４、６２６上に配向膜６４８が形成されている。
【０１２５】
対向基板６０１には、遮光膜６３２、着色膜６３６、対向電極６４０が形成されている。また、着色膜６３６と対向電極６４０の間には平坦化膜６３７が形成され、液晶の配向乱れを防いでいる。また、対向電極６４０上に配向膜６４６が形成される。図２０に対向基板側の構造を示す。対向電極６４０は異なる画素間で共通化されている電極であるが、スリット６４１が形成されている。このスリット６４１と、画素電極６２４及び画素電極６２６側のスリット６２５とを交互に咬み合うように配置することで、斜め電界が効果的に発生させて液晶の配向を制御することができる。これにより、液晶が配向する方向を場所によって異ならせることができ、視野角を広げている。
【０１２６】
画素電極６２４と液晶層６５０と対向電極６４０が重なり合うことで、第１の液晶素子が形成されている。また、画素電極６２６と液晶層６５０と対向電極６４０が重なり合うことで、第２の液晶素子が形成されている。また、一画素に第１の液晶素子と第２の液晶素子が設けられたマルチドメイン構造である。
【０１２７】
なお、ここでは、液晶表示装置として、ＶＡ（Ｖｅｒｔｉｃａｌ  Ａｌｉｇｎｍｅｎｔ）型の液晶表示装置を示したが、実施の形態１を用いて形成した素子基板を、ＦＦＳ型の液晶表示装置、ＩＰＳ型の液晶表示装置、ＴＮ型の液晶表示装置、その他の液晶表示装置に用いることができる。
【０１２８】
以上の工程により、液晶表示装置を作製することができる。本実施の形態の液晶表示装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い液晶表示装置を作製することができる。
【０１２９】
（実施の形態３）
本実施の形態では、表示装置の一形態として、実施の形態１で示す薄膜トランジスタを有する発光表示装置について、以下に示す。ここでは、発光表示装置が有する画素の構成について説明する。図２１（Ａ）に、画素の上面図の一形態を示し、図２１（Ｂ）に図２１（Ａ）のＡ−Ｂに対応する画素の断面構造の一形態を示す。
【０１３０】
発光装置としては、ここではエレクトロルミネッセンスを利用する発光素子を用いて示す。エレクトロルミネッセンスを利用する発光素子は、発光材料が有機化合物であるか、無機化合物であるかによって区別され、一般的に、前者は有機ＥＬ素子、後者は無機ＥＬ素子と呼ばれている。また、ここでは、薄膜トランジスタの作製工程として実施の形態１を用いることができる。
【０１３１】
有機ＥＬ素子は、発光素子に電圧を印加することにより、一対の電極から電子および正孔がそれぞれ発光性の有機化合物を含む層に注入され、電流が流れる。そして、それらキャリア（電子および正孔）が再結合することにより、発光性の有機化合物が励起状態を形成し、その励起状態が基底状態に戻る際に発光する。このようなメカニズムから、このような発光素子は、電流励起型の発光素子と呼ばれる。
【０１３２】
無機ＥＬ素子は、その素子構成により、分散型無機ＥＬ素子と薄膜型無機ＥＬ素子とに分類される。分散型無機ＥＬ素子は、発光材料の粒子をバインダ中に分散させた発光層を有するものであり、発光メカニズムはドナー準位とアクセプター準位を利用するドナー−アクセプター再結合型発光である。薄膜型無機ＥＬ素子は、発光層を誘電体層で挟み込み、さらにそれを電極で挟んだ構造であり、発光メカニズムは金属イオンの内殻電子遷移を利用する局在型発光である。なお、ここでは、発光素子として有機ＥＬ素子を用いて説明する。また、画素電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタ、及び発光素子の駆動を制御する薄膜トランジスタとして、チャネルエッチ型の薄膜トランジスタを用いて示すが、チャネル保護型の薄膜トランジスタを適宜用いることができる。
【０１３３】
図２１（Ａ）、図２１（Ｂ）において、第１の薄膜トランジスタ７４ａは画素電極への信号の入力を制御するためのスイッチング用の薄膜トランジスタであり、第２の薄膜トランジスタ７４ｂは発光素子９４への電流または電圧の供給を制御するための駆動用の薄膜トランジスタに相当する。
【０１３４】
第１の薄膜トランジスタ７４ａのゲート電極は走査線５１ａに接続され、ソースまたはドレインの一方は信号線７１ａ〜７１ｃに接続され、ソースまたはドレインの他方７１ｄ〜７１ｆは第２の薄膜トランジスタ７４ｂのゲート電極５１ｂに接続される。第２の薄膜トランジスタ７４ｂのソースまたはドレインの一方は電源線９３ａ〜９３ｃに接続され、ソースまたはドレインの他方は表示装置の画素電極に接続される。第２の薄膜トランジスタ７４ｂのゲート電極、ゲート絶縁膜、及び電源線９３ａ、９３ｃで容量素子９６を構成し、第２の薄膜トランジスタ７４ｂのソースまたはドレインの他方は容量素子９６に接続される。
【０１３５】
なお、容量素子９６は、第１の薄膜トランジスタ７４ａがオフのときに第２の薄膜トランジスタ７４ｂのゲート／ソース間電圧またはゲート／ドレイン間電圧（以下、ゲート電圧とする）を保持するための容量素子に相当し、必ずしも設ける必要はない。
【０１３６】
本実施の形態では、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂを実施の形態１を用いて形成することができる。また、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂはここではｎチャネル型薄膜トランジスタで形成するが、第１の薄膜トランジスタ７４ａをｎチャネル型薄膜トランジスタで形成し、第２の薄膜トランジスタ７４ｂをｐチャネル型薄膜トランジスタで形成してもよい。さらには、第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂをｐチャネル型の薄膜トランジスタで形成してもよい。
【０１３７】
第１の薄膜トランジスタ７４ａ及び第２の薄膜トランジスタ７４ｂ上に保護絶縁膜７６を形成し、保護絶縁膜７６上に平坦化膜７８を形成し、平坦化膜７８及び保護絶縁膜７６に形成されるコンタクトホールにおいて、配線９３ｃに接続する陰極７９を形成する。平坦化膜７８は、アクリル、ポリイミド、ポリアミドなどの有機樹脂、またはシロキサンポリマーを用いて形成することが好ましい。コンタクトホールにおいては、陰極７９が凹凸を有するため、当該領域を覆い、且つ開口部を有する隔壁９１を設ける。隔壁９１の開口部において陰極７９と接するように、ＥＬ層９２が形成され、ＥＬ層９２を覆うように陽極９３が形成され、陽極９３及び隔壁９１を覆うように保護絶縁膜９５が形成する。
【０１３８】
ここでは、発光素子として上面射出構造の発光素子９４を示す。上面射出構造の発光素子９４は、第１の薄膜トランジスタ７４ａ、第２の薄膜トランジスタ７４ｂ上でも発光することが可能であるため、発光面積を増大することが可能である。しかしながら、ＥＬ層９２の下地膜が凹凸を有すると、当該凹凸において膜厚分布が不均一となり陽極９３及び陰極７９がショートし、表示欠陥となってしまう。このため、平坦化膜７８を設けることが好ましい。
【０１３９】
陰極７９及び陽極９３でＥＬ層９２を挟んでいる領域が発光素子９４に相当する。図２１（Ａ）に示した画素の場合、発光素子９４から発せられる光は、白抜きの矢印で示すように陽極９３側に射出する。
【０１４０】
陰極７９は仕事関数が小さく、なおかつ光を反射する導電膜であれば公知の材料を用いることができる。例えば、Ｃａ、Ａｌ、ＣａＦ、ＭｇＡｇ、ＡｌＬｉ等が望ましい。ＥＬ層９２は、単数の層で構成されていても、複数の層が積層されるように構成されていてもどちらでも良い。複数の層で構成されている場合、陰極７９に電子注入層、電子輸送層、発光層、ホール輸送層、ホール注入層の順に積層する。なお、これらの層を全て設ける必要はない。陽極９３は、光を透過する透光性を有する導電性材料を用いて形成し、例えば酸化タングステンを含むインジウム酸化物、酸化タングステンを含むインジウム亜鉛酸化物、酸化チタンを含むインジウム酸化物、酸化チタンを含むインジウム錫酸化物、ＩＴＯ、インジウム亜鉛酸化物、酸化ケイ素を添加したインジウム錫酸化物などの透光性を有する導電性導電膜を用いても良い。
【０１４１】
ここでは、基板とは逆側の面から発光を取り出す上面射出構造の発光素子について示したが、基板側の面から発光を取り出す下面射出構造の発光素子や、基板側及び基板とは反対側の面から発光を取り出す両面射出構造の発光素子を適宜適用することができる。
【０１４２】
また、ここでは、発光素子として有機ＥＬ素子について述べたが、発光素子として無機ＥＬ素子を設けることも可能である。
【０１４３】
なお、本実施の形態では、発光素子の駆動を制御する薄膜トランジスタ（駆動用薄膜トランジスタ）と発光素子が直接接続されている例を示したが、駆動用薄膜トランジスタと発光素子との間に電流制御用薄膜トランジスタが接続されている構成であってもよい。
【０１４４】
以上の工程により、発光表示装置を作製することができる。本実施の形態の発光装置は、オフ電流が少なく、電気特性が優れ、信頼性の高い薄膜トランジスタを用いているため、コントラストが高く、視認性の高い発光表示装置を作製することができる。
【０１４５】
（実施の形態４）
次に、本発明の表示装置の一形態である表示パネルの構成について、以下に示す。
【０１４６】
図２２（Ａ）に、信号線駆動回路６０１３のみを別途形成し、基板６０１１上に形成された画素部６０１２と接続している表示パネルの形態を示す。画素部６０１２及び走査線駆動回路６０１４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタよりも高い移動度が得られるトランジスタで信号線駆動回路を形成することで、走査線駆動回路よりも高い駆動周波数が要求される信号線駆動回路の動作を安定させることができる。なお、信号線駆動回路６０１３は、単結晶の半導体をチャネル形成領域に用いたトランジスタ、多結晶の半導体をチャネル形成領域に用いた薄膜トランジスタ、またはＳＯＩをチャネル形成領域に用いたトランジスタであっても良い。画素部６０１２と、信号線駆動回路６０１３と、走査線駆動回路６０１４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０１５を介して供給される。
【０１４７】
なお、信号線駆動回路及び走査線駆動回路を、共に画素部と同じ基板上に形成しても良い。
【０１４８】
また、駆動回路を別途形成する場合、必ずしも駆動回路が形成された基板を、画素部が形成された基板上に貼り合わせる必要はなく、例えばＦＰＣ上に貼り合わせるようにしても良い。図２２（Ｂ）に、信号線駆動回路６０２３のみを別途形成し、基板６０２１上に形成された画素部６０２２及び走査線駆動回路６０２４と接続している表示装置パネルの形態を示す。画素部６０２２及び走査線駆動回路６０２４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路６０２３は、ＦＰＣ６０２５を介して画素部６０２２と接続されている。画素部６０２２と、信号線駆動回路６０２３と、走査線駆動回路６０２４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０２５を介して供給される。
【０１４９】
また、信号線駆動回路の一部または走査線駆動回路の一部のみを、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて画素部と同じ基板上に形成し、残りを別途形成して画素部と電気的に接続するようにしても良い。図２２（Ｃ）に、信号線駆動回路が有するアナログスイッチ６０３３ａを、画素部６０３２、走査線駆動回路６０３４と同じ基板６０３１上に形成し、信号線駆動回路が有するシフトレジスタ６０３３ｂを別途異なる基板に形成して貼り合わせる表示装置パネルの形態を示す。画素部６０３２及び走査線駆動回路６０３４は、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成する。信号線駆動回路が有するシフトレジスタ６０３３ｂは、ＦＰＣ６０３５を介して画素部６０３２と接続されている。画素部６０３２と、信号線駆動回路と、走査線駆動回路６０３４とに、それぞれ電源の電位、各種信号等が、ＦＰＣ６０３５を介して供給される。
【０１５０】
図２２に示すように、本実施の形態の表示装置は、駆動回路の一部または全部を、画素部と同じ基板上に、微結晶半導体膜をチャネル形成領域に用いた薄膜トランジスタを用いて形成することができる。
【０１５１】
なお、別途形成した基板の接続方法は、特に限定されるものではなく、公知のＣＯＧ方法、ワイヤボンディング方法、或いはＴＡＢ方法などを用いることができる。また接続する位置は、電気的な接続が可能であるならば、図２２に示した位置に限定されない。また、コントローラ、ＣＰＵ、メモリ等を別途形成し、接続するようにしても良い。
【０１５２】
なお本発明で用いる信号線駆動回路は、シフトレジスタとアナログスイッチを有する。または、シフトレジスタとアナログスイッチに加え、バッファ、レベルシフタ、ソースフォロワ等、他の回路を有していても良い。また、シフトレジスタとアナログスイッチは必ずしも設ける必要はなく、例えばシフトレジスタの代わりにデコーダ回路のような信号線の選択ができる別の回路を用いても良いし、アナログスイッチの代わりにラッチ等を用いても良い。
【０１５３】
（実施の形態５）
本発明により得られる表示装置等によって、アクティブマトリクス型表示装置パネルに用いることができる。即ち、それらを表示部に組み込んだ電子機器全てに本発明を実施できる。
【０１５４】
その様な電子機器としては、ビデオカメラ及びデジタルカメラ等のカメラ、ヘッドマウントディスプレイ（ゴーグル型ディスプレイ）、カーナビゲーション、プロジェクタ、カーステレオ、パーソナルコンピュータ、携帯情報端末（モバイルコンピュータ、携帯電話または電子書籍等）などが挙げられる。それらの一例を図２３に示す。
【０１５５】
図２３（Ａ）はテレビジョン装置である。表示パネルを、図２３（Ａ）に示すように、筐体に組みこんで、テレビジョン装置を完成させることができる。表示パネルにより主画面２００３が形成され、その他付属設備としてスピーカ部２００９、操作スイッチなどが備えられている。このように、テレビジョン装置を完成させることができる。
【０１５６】
図２３（Ａ）に示すように、筐体２００１に表示素子を利用した表示用パネル２００２が組みこまれ、受信機２００５により一般のテレビ放送の受信をはじめ、モデム２００４を介して有線又は無線による通信ネットワークに接続することにより一方向（送信者から受信者）又は双方向（送信者と受信者間、又は受信者間同士）の情報通信をすることもできる。テレビジョン装置の操作は、筐体に組みこまれたスイッチ又は別体のリモコン操作機２００６により行うことが可能であり、このリモコン装置にも出力する情報を表示する表示部２００７が設けられていても良い。
【０１５７】
また、テレビジョン装置にも、主画面２００３の他にサブ画面２００８を第２の表示パネルで形成し、チャネルや音量などを表示する構成が付加されていても良い。この構成において、主画面２００３を液晶表示パネルで形成し、サブ画面を発光表示パネルで形成しても良い。また、主画面２００３を発光表示パネルで形成し、サブ画面を発光表示パネルで形成し、サブ画面は点滅可能とする構成としても良い。
【０１５８】
図２４はテレビ装置の主要な構成を示すブロック図を示している。表示パネル９００には、画素部９２１が形成されている。信号線駆動回路９２２と走査線駆動回路９２３は、表示パネル９００にＣＯＧ方式により実装されていても良い。
【０１５９】
その他の外部回路の構成として、映像信号の入力側では、チューナ９２４で受信した信号のうち、映像信号を増幅する映像信号増幅回路９２５と、そこから出力される信号を赤、緑、青の各色に対応した色信号に変換する映像信号処理回路９２６と、その映像信号をドライバＩＣの入力仕様に変換するためのコントロール回路９２７などを有している。コントロール回路９２７は、走査線側と信号線側にそれぞれ信号が出力する。デジタル駆動する場合には、信号線側に信号分割回路９２８を設け、入力デジタル信号をｍ個に分割して供給する構成としても良い。
【０１６０】
チューナ９２４で受信した信号のうち、音声信号は、音声信号増幅回路９２９に送られ、その出力は音声信号処理回路９３０を経てスピーカ９３３に供給される。制御回路９３１は受信局（受信周波数）や音量の制御情報を入力部９３２から受け、チューナ９２４や音声信号処理回路９３０に信号を送出する。
【０１６１】
勿論、本発明はテレビジョン装置に限定されず、パーソナルコンピュータのモニタをはじめ、鉄道の駅や空港などにおける情報表示盤や、街頭における広告表示盤など大面積の表示媒体としても様々な用途に適用することができる。
【０１６２】
主画面２００３、サブ画面２００８において、上記実施の形態で説明した表示装置を適用することで、テレビ装置の量産性を高めることができる。
【０１６３】
図２３（Ｂ）は携帯電話機２３０１の一例を示している。この携帯電話機２３０１は、表示部２３０２、操作部２３０３などを含んで構成されている。表示部２３０２においては、上記実施の形態で説明した表示装置を適用することで、携帯電話の量産性を高めることができる。
【０１６４】
また、図２３（Ｃ）に示す携帯型のコンピュータは、本体２４０１、表示部２４０２等を含んでいる。表示部２４０２に、上記実施の形態に示す表示装置を適用することにより、コンピュータの量産性を高めることができる。
【０１６５】
図２３（Ｄ）は卓上照明器具であり、照明部２５０１、傘２５０２、可変アーム２５０３、支柱２５０４、台２５０５、電源２５０６を含む。本発明の発光装置を照明部２５０１に用いることにより作製される。なお、照明器具には天井固定型の照明器具または壁掛け型の照明器具なども含まれる。上記実施の形態に示す表示装置を適用することにより、量産性を高めることができ、安価な卓上照明器具を提供することができる。
【図面の簡単な説明】
【０１６６】
【図１】本発明の表示装置の作製方法を説明する断面図である。
【図２】本発明の表示装置の作製方法を説明する断面図である。
【図３】従来の表示装置の作製方法を説明する断面図である。
【図４】微結晶シリコン膜を形成する工程を説明するタイムチャートの一例である。
【図５】本発明の表示装置の作製方法を説明する断面図である。
【図６】微結晶シリコン膜とバッファ層を形成する工程を説明するタイムチャートの一例である。
【図７】本発明に適用可能なプラズマＣＶＤ装置の構成を示す図である。
【図８】本発明に適用可能なプラズマＣＶＤ装置の構成を示す図である。
【図９】本発明の表示装置の作製方法を説明する断面図である。
【図１０】本発明の表示装置の作製方法を説明する断面図である。
【図１１】本発明の表示装置の作製方法を説明する上面図である。
【図１２】本発明の表示装置の作製方法を説明する断面図である。
【図１３】本発明に適用可能な多階調マスクを説明する図である。
【図１４】本発明の表示装置の作製方法を説明する断面図である。
【図１５】本発明の表示装置の作製方法を説明する断面図である。
【図１６】本発明の表示装置の作製方法を説明する上面図である。
【図１７】本発明の表示装置を説明する断面図である。
【図１８】本発明の表示装置を説明する断面図である。
【図１９】本発明の表示装置を説明する上面図である。
【図２０】本発明の表示装置を説明する上面図である。
【図２１】本発明の表示装置を説明する断面図及び上面図である。
【図２２】本発明の表示パネルを説明する斜視図である。
【図２３】本発明の表示装置を用いた電子機器を説明する斜視図である。
【図２４】本発明の表示装置を用いた電子機器を説明する図である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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