(57)【特許請求の範囲】
【請求項１】
シリコン基板上に形成したサイドウォールを有するゲートと、前記シリコン基板上に選択エピタキシャル成長により不純物を含ませずに形成されたせり上げ構造のシリコン層とを備えるＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにおいて、
前記シリコン層の一部を除去して形成され、前記サイドウォールから離れる方向に向かって下る傾斜部であって、前記サイドウォールの最下端部から前記傾斜部に伸ばした放射状の直線群の内、前記直線群の最外部に位置する直線の間に位置する直線がいずれも前記直線群の最外部に位置する直線よりも短くなるように凹形状に形成された傾斜部を有し、
前記シリコン層上の前記傾斜部の少なくとも一部を含む部分に達するコンタクトを有し、
イオン注入法により不純物を導入して形成され、ソース又はドレインとなる不純物層を前記傾斜部に備える
ことを特徴とするＭＯＳトランジスタ。
【請求項２】
請求項１に記載のＭＯＳトランジスタにおいて、前記コンタクトは、不純物をドープしたポリシリコンからなることを特徴とするＭＯＳトランジスタ。
【請求項３】
請求項１に記載のＭＯＳトランジスタを連接してなる半導体装置において、
２つのゲートの間で互いの傾斜部を接続してなる凹部を備え、
前記凹部の少なくとも一部を含む部分に達するコンタクトを備える
ことを特徴とする半導体装置。
【請求項４】
請求項１又は２のいずれか一項に記載のＭＯＳトランジスタを備える半導体装置。
【請求項５】
シリコン基板上に形成したサイドウォールを有するゲートと、前記シリコン基板上に選択エピタキシャル成長により不純物を含ませずに形成したせり上げ構造のシリコン層とを備えるＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタの製造方法において、
前記シリコン層の一部を除去して形成した、前記サイドウォールから離れる方向に向かって下る傾斜部であって、前記サイドウォールの最下端部から前記傾斜部に伸ばした放射状の直線群の内、前記直線群の最外部に位置する直線の間に位置する直線がいずれも前記直線群の最外部に位置する直線よりも短くなる凹形状の傾斜部を形成し、
層間絶縁膜に、前記シリコン層上の前記傾斜部の少なくとも一部を含む部分を穴底とするコンタクトホールを形成し、
前記穴底にイオン注入法により不純物を導入して、ソース又はドレインとなる不純物層を形成する
ことを特徴とするＭＯＳトランジスタの製造方法。
【請求項６】
請求項５に記載のＭＯＳトランジスタの製造方法において、前記コンタクトホール内に、不純物をドープしたポリシリコンからなるコンタクトを形成することを特徴とするＭＯＳトランジスタの製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタに関し、特に、選択エピタキシャル成長技術を用いて基板上のソース及びドレインをせり上げた構造を有するＭＯＳトランジスタの構造及び製造方法に関する。
【背景技術】
【０００２】
ＭＯＳトランジスタには、選択エピタキシャル成長技術を用いて基板上のソース及びドレインをせり上げた構造を有するものがある。エピタキシャル成長したシリコンは不純物を含んでいないため、この種のＭＯＳトランジスタはバルク抵抗成分により高抵抗であり、このままの状態では、ＭＯＳトランジスタのオン電流Ｉｏｎを確保するのは困難である。
【０００３】
オン電流Ｉｏｎを確保する方法としては、選択エピタキシャル成長後にソース及びドレインに高濃度の不純物を導入するものがある。この種の方法としては、イオン注入法による不純物を導入する方法や、高濃度にドープしたポリシリコンを選択エピタキシャル成長により形成したシリコン層の上面に接触させることにより導入する方法がある。この種の方法では、選択エピタキシャル成長によるシリコン層の厚さが薄い場合、高濃度の不純物が基板側のゲート近傍まで拡散し、ＭＯＳトランジスタの特性が変動する恐れがある。
【０００４】
ここで、従来のＭＯＳトランジスタにおけるオン電流Ｉｏｎの導通経路を考える。オン電流Ｉｏｎはゲートのサイドウォール下端部から不純物層に向かって流れる。図１６に示す二本の矢印はそれぞれ導通経路を表している。不純物層にてゲートから離れた導通経路５０の方がゲートに近い導通経路５１よりも長い。つまり、不純物層にてゲートから離れた位置になるほど導通経路が長くなっている。
【０００５】
関連する従来技術としては例えば特許文献１がある。
【特許文献１】特開平１１−１４５４５３号公報
【発明の開示】
【発明が解決しようとする課題】
【０００６】
従来、こうしたＭＯＳトランジスタの特性変動を抑えるため、エピタキシャル成長により形成するシリコンを厚く形成する、或いは、内部に導入する不純物の量を低減することによって対処していた。しかしながら、いずれの場合でも、該当箇所におけるバルク抵抗成分が大きくなり、ＭＯＳトランジスタのオン電流Ｉｏｎが確保できなくなるという問題があった。
【０００７】
本発明はこうした状況に鑑みてなされたものであり、本発明が解決しようとする課題は、選択エピタキシャル成長技術を用いて基板上のソース及びドレインをせり上げた構造を有するＭＯＳトランジスタにおいて、選択エピタキシャル成長によるシリコン層への不純物濃度を低く抑えたまま、バルクの抵抗を低減する技術を提供することである。
【課題を解決するための手段】
【０００８】
上述の課題を解決するため、本発明では、コンタクト形成前に、高抵抗部を除去することによりこれらが解決できると考え、以下の技術を提案する。
【０００９】
即ち、本発明は、シリコン基板上に形成したサイドウォールを有するゲートと、シリコン基板上に選択エピタキシャル成長により形成したシリコン層とを備えるＭＯＳ（ｍｅｔａｌ  ｏｘｉｄｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ）トランジスタにおいて、シリコン層及びゲートを含む断面の少なくとも一部に、ゲートと反対の方向に下る傾斜部を有することを特徴とするＭＯＳトランジスタを提案する。
【００１０】
サイドウォールの下端部からシリコン層に対して放射状に伸びる導通経路を考える。本発明のＭＯＳトランジスタは下り傾斜のシリコン層を有するので、平坦なシリコン層を有する従来のＭＯＳトランジスタと比較して、サイドウォールから離れるほど傾斜部における導通経路を短くすることができる。その結果、シリコン層のバルク抵抗を低減することが可能となる。
【００１１】
シリコン層の抵抗がある程度高い場合、傾斜部に沿って導体層を設けることが好ましい。逆に低い場合、必ずしも導体層を設けなくてもよい。
【００１２】
傾斜部は例えば凹部の一部として形成されてもよい。
【００１３】
シリコン層上の傾斜部の少なくとも一部を含む部分を穴底とするコンタクトホールを有することが望ましい。このとき、シリコン層の抵抗がある程度高い場合は穴底に形成された導体層を備えることが望ましい。
【００１４】
導体層の例としては、イオン注入法により導入された不純物層や、金属または半導体と、シリコン層とにより自己整合的に形成した導体層が考えられる。金属は例えばニッケル、コバルト等、シリコン層と自己整合的にシリサイド層を形成するものであればよい。半導体としては例えばゲルマニウムがあり、この場合の導体層はシリコンゲルマニウム層である。
【００１５】
コンタクトホール内のコンタクトの例としては、コンタクトホールにイオン注入法により不純物を導入して形成したシリサイド層や、不純物をドープしたポリシリコンがある。
【００１６】
また、本発明は、上述のＭＯＳトランジスタを連接してなる半導体装置において、２つのゲートの間に互いの傾斜部を接続してなる凹部を備え、凹部を穴底とするコンタクトホールを備えることを特徴とする半導体装置を提供する。
【００１７】
更に、本発明は、上述のＭＯＳトランジスタを備える半導体装置を提供する。
【００１８】
更に、本発明は、上述のＭＯＳトランジスタの製造方法を提供する。
【発明の効果】
【００１９】
本発明によれば、ＭＯＳトランジスタのソース及びドレインの寄生抵抗成分が低減し、その結果、ＭＯＳトランジスタのオン電流Ｉｏｎを向上させることができる。
【発明を実施するための最良の形態】
【００２０】
本発明では、選択エピタキシャル成長技術を用いて基板上のソース及びドレインのシリコンをせり上げた構造を有するＭＯＳトランジスタにおいて、せり上げたシリコンが有する高抵抗がトランジスタのオン電流Ｉｏｎを阻害する点に着目し、せり上げたシリコンの一部を除去する。これにより、ソース及びドレインの寄生抵抗成分が低減し、オン電流Ｉｏｎを向上させることが可能となる。
【００２１】
本発明の第１の実施の形態であるＭＯＳトランジスタ１００の製造方法について図面を参照して以下に説明する。図１〜９は、ＭＯＳトランジスタ１００を製造する際の一連の製造段階の各段階における断面図を示している。図中における参照符号は各段階での説明に必要なものを記している。
【００２２】
図１に示すように、通常のプロセスにより、シリコン基板１上に、ゲート絶縁膜２、ゲートポリシリコン３、タングステンナイトライド４、タングステンゲート電極５、オフセット絶縁膜６、サイドウォール７及び８からなるゲート９を形成する。シリコン基板１上におけるゲート９の左右をそれぞれソース１０及びドレイン１１とする。シリコン基板１の左右はシリコン酸化膜１２及び１３である。
【００２３】
次に、図２に示すように、選択エピタキシャル成長技術を用いてシリコン基板１上のソース１０及びドレイン１１をせり上げたＭＯＳトランジスタの構造を形成する。ソース１０の上にシリコン層１４を形成し、ドレイン１１の上にシリコン層１５を形成する。
【００２４】
次に、図３に示すように、イオン注入法により、高濃度の不純物をシリコン層１４及び１５の上面に導入して不純物層１６及び１７を形成する。
【００２５】
次に、図４に示すように、全面にシリコン窒化膜１８を成長させる。
【００２６】
次に、図５に示すようにシリコン窒化膜１８をエッチバックする。エッチバック後に残すのはシリコン窒化膜１９、２０及び２１である。ゲート９を包むようにシリコン窒化膜１９を形成する。シリコン層１４及び不純物層１６の図中左端部にシリコン窒化膜２０を形成する。シリコン層１５及び不純物層１７の図中右端部にシリコン窒化膜２１を形成する。
【００２７】
次に、図６に示すように、シリコン窒化膜１９及び２０をマスクとして、シリコン層１４及び不純物層１６をエッチングし、凹部２２を形成する。同様に、シリコン窒化膜１９及び２１をマスクとして、シリコン層１５及び不純物層１７をエッチングし、凹部２３を形成する。サイドウォール７の下端部と凹部２２とを結ぶ水平方向の直線の長さは、シリコン層１４の厚さと同等もしくは大きいことが望ましい。同様に、サイドウォール８の下端部と凹部２３とを結ぶ水平方向の直線の長さは、シリコン層１５の厚さと同等もしくは大きいことが望ましい。
【００２８】
次に、図７に示すように、イオン注入法により、凹部２２及び２３に高濃度の不純物を導入し、不純物層２４及び２５を形成する。シリコン層１４及び１５の抵抗が十分に低い場合、この工程を省略してもよい。また、後述するコンタクトホールの形成後、穴底のみにイオン注入法を用いて不純物を導入し、凹部２２の一部の上に不純物層を形成すると共に、コンタクトホール底の凹部２３の一部にも同様に不純物層を形成することとしてもよい。この後、必要に応じて不純物層２４及び２５の不純物を活性化させるための熱処理を施す。
【００２９】
次に、図８に示すように、通常のプロセスにより層間絶縁膜２６を形成する。
【００３０】
次に、図９に示すように、通常のプロセスにより層間絶縁膜２６にコンタクトホール２７及び２８を形成し、コンタクト２９及び３０を形成し、金属配線層３１及び３２を形成する。即ち、コンタクトホール２７及び２８にイオン注入法により不純物を導入し、通常の半導体製造プロセスによりコンタクトホール２７及び２８内にシリサイド層を形成する。コンタクトホール内に埋め込まれる材料は不純物をドープしたポリシリコンでもよい。また、ポリシリコンと選択エピタキシャル成長により形成したシリコン層１４及び１５の界面はシリサイドが形成されていなくても同様の効果が得られる。
【００３１】
本実施の形態では、選択エピタキシャル成長により形成したシリコン層１４及び１５の一部を除去して、サイドウォール７及び８から離れる方向に向かって下る傾斜部を形成し、その上に不純物層２４及び２５を形成した構造を有するＭＯＳトランジスタを提供する。高抵抗なシリコン層１４及び１５を一部除去するので、ＭＯＳトランジスタのソース及びドレインの寄生抵抗成分が低減する。その結果、ＭＯＳトランジスタのオン電流Ｉｏｎを大きくすることができる。図１０を参照して説明すると、サイドウォール７の下端部から、凹部２２上の不純物層２４に向かって二本の矢印、即ち導通経路３３及び３４が伸びているが、両者の長さがほぼ同じであることがわかる。サイドウォール７の下端部から不純物層２４に向かって放射状に伸びる直線群を考えたとき、導通経路３３及び３４の間の直線は、いずれも導通経路３３及び３４よりも短くなる。
【００３２】
次に、本発明の第２の実施の形態であるＭＯＳトランジスタ２００の製造方法について説明する。
【００３３】
第１の実施の形態に関して図１乃至６を参照して行った説明は、本実施の形態にも同様にあてはまるので説明を省略する。
【００３４】
第１の実施の形態では、図６に示すように凹部２２及び２３を形成した後、これらの上に不純物層２４及び２５を形成した。これに対して本実施の形態では、図１１に示すように、凹部２２及び２３上に金属或いは半導体を導入して、自己整合的に低抵抗層３５及び３６を形成する。導入する金属としては例えばコバルト、ニッケル等があるが、シリサイド層を形成するものであれば他の金属でもよい。また、ゲルマニウムを導入してシリコンゲルマニウム層を形成することとしてもよい。
【００３５】
以上、本発明を実施の形態に基づいて説明したが、本発明はこれに限定されるものではなく、当業者の通常の知識の範囲内でその変更や改良が可能であることは勿論である。
【００３６】
第１及び第２の実施の形態にて説明したＭＯＳトランジスタ１００及び２００は、例えば図１２や図１３に示す半導体装置の一部を構成する。図１乃至１１は、図１２及び１３におけるＡ−Ａ’断面に相当する。より具体的には、例えば、ＤＲＡＭのストレージノードコンタクト部に適用することが考えられる。また、ＤＲＡＭの周辺回路のＭＯＳトランジスタに適用することが考えられる。
【００３７】
また、図１乃至１１では、２つの凹部の間に１つのゲートを挟む構造のＭＯＳトランジスタを例に説明したが、本発明はこれにとどまらず、図１４及び１５に示すように、２つの凹部の間に２つのゲートを挟む構造のＭＯＳトランジスタに対しても適用可能であることは、当業者には明らかであろう。図１４の断面図は、図１５に示すようなリソグラフィのマスクパターンにて生成されるＭＯＳトランジスタのＢ−Ｂ’断面における断面図である。このようなＭＯＳトランジスタの例としては、６Ｆ２レイアウトのＤＲＡＭのパスゲート部が考えられる。
【００３８】
また、ＣＭＯＳデバイスにおいてＰＭＯＳトランジスタやＮＭＯＳトランジスタに適用可能であることも当業者には自明であろう。
【図面の簡単な説明】
【００３９】
【図１】本発明の第１の実施の形態であるＭＯＳトランジスタ１００の一製造段階における断面図である。
【図２】本発明の第１の実施の形態であるＭＯＳトランジスタ１００の一製造段階における断面図である。
【図３】本発明の第１の実施の形態であるＭＯＳトランジスタ１００の一製造段階における断面図である。
【図４】本発明の第１の実施の形態であるＭＯＳトランジスタ１００の一製造段階における断面図である。
【図５】本発明の第１の実施の形態であるＭＯＳトランジスタ１００の一製造段階における断面図である。
【図６】本発明の第１の実施の形態であるＭＯＳトランジスタ１００の一製造段階における断面図である。
【図７】本発明の第１の実施の形態であるＭＯＳトランジスタ１００の一製造段階における断面図である。
【図８】本発明の第１の実施の形態であるＭＯＳトランジスタ１００の一製造段階における断面図である。
【図９】本発明の第１の実施の形態であるＭＯＳトランジスタ１００の一製造段階における断面図である。
【図１０】ＭＯＳトランジスタ１００におけるサイドウォール７と不純物層２４との間の導通経路の長さを説明するための図である。
【図１１】本発明の第２の実施の形態であるＭＯＳトランジスタ２００の一製造段階における断面図である。
【図１２】ＭＯＳトランジスタ１００または２００の適用に好適な半導体装置のリソグラフィのマスクパターンを説明するための図である。
【図１３】ＭＯＳトランジスタ１００または２００の適用に好適な半導体装置のリソグラフィのマスクパターンを説明するための図である。
【図１４】本発明の第３の実施の形態であるＭＯＳトランジスタ３００の構造を説明するための断面図である。
【図１５】ＭＯＳトランジスタ３００の適用に好適な半導体装置のリソグラフィのマスクパターンを説明するための図である。
【図１６】従来のＭＯＳトランジスタ５００におけるサイドウォールと不純物層との間の導通経路の長さを説明するための図である。
【符号の説明】
【００４０】
１    シリコン基板
２    ゲート絶縁膜
３    ゲートポリシリコン
４    タングステンナイトライド
５    タングステンゲート電極
６    オフセット絶縁膜
７、８    サイドウォール
９    ゲート
１０    ソース
１１    ドレイン
１２、１３    シリコン酸化膜
１４、１５    シリコン層
１６、１７、２４、２５    不純物層
１８、１９、２０、２１    シリコン窒化膜
２２、２３    凹部
２６    層間絶縁膜
２７、２８    コンタクトホール
２９、３０    コンタクト
３１、３２    金属配線層
３３、３４、５０、５１    矢印（導通経路）
３５、３６    低抵抗層
４０、４２    活性層
４１、４３    ゲート上コンタクトホール
１００、２００、５００    ＭＯＳトランジスタ
【図１】
0005503833.tif 000002
【図２】
0005503833.tif 000003
【図３】
0005503833.tif 000004
【図４】
0005503833.tif 000005
【図５】
0005503833.tif 000006
【図６】
0005503833.tif 000007
【図７】
0005503833.tif 000008
【図８】
0005503833.tif 000009
【図９】
0005503833.tif 000010
【図１０】
0005503833.tif 000011
【図１１】
0005503833.tif 000012
【図１２】
0005503833.tif 000013
【図１３】
0005503833.tif 000014
【図１４】
0005503833.tif 000015
【図１５】
0005503833.tif 000016
【図１６】
0005503833.tif 000017