(57)【特許請求の範囲】
【請求項１】
半導体装置と、
前記半導体装置の入力側に配置された入力整合回路と、
前記半導体装置の出力側に配置された出力整合回路と、
前記入力整合回路に接続された運用時用ゲートバイアス回路と、
前記運用時用ゲートバイアス回路に接続された運用時用ゲートバイアス端子と、
前記入力整合回路に接続された高周波入力端子兼高温動作時用ゲートバイアス端子と、
前記出力整合回路に接続されたドレインバイアス回路と、
前記ドレインバイアス回路に接続されたドレインバイアス端子と、
前記出力整合回路に接続された高周波出力端子と、
前記高周波入力端子兼高温動作時用ゲートバイアス端子の外部に接続されたＤＣ遮断用キャパシタと
を備え、前記半導体装置と、前記入力整合回路と、前記出力整合回路と、前記運用時用ゲートバイアス回路と、前記ドレインバイアス回路とが１つのパッケージに収納され、
前記ＤＣ遮断用キャパシタを介して、前記半導体装置に入力信号を供給すると共に、高温動作時においては、前記高周波入力端子兼高温動作時用ゲートバイアス端子にゲートバイアス電圧を供給することによって、前記半導体装置のゲート端子電極の電位を制御することを特徴とする高周波モジュール。
【請求項２】
前記運用時用ゲートバイアス回路は、ブリーダ抵抗回路を備え、前記運用時用ゲートバイアス端子は、前記ブリーダ抵抗回路を介して前記半導体装置のゲート端子に接続されたことを特徴とする請求項１に記載の高周波モジュール。
【請求項３】
前記ドレインバイアス回路は、電極パターンを備え、前記ドレインバイアス端子は、前記電極パターンを介して前記半導体装置の前記ドレイン端子に接続されたことを特徴とする請求項１に記載の高周波モジュール。
【請求項４】
前記ブリーダ抵抗回路は、
前記第２ゲートバイアス端子に接続された第１ブリーダ抵抗と、
前記第１ブリーダ抵抗に対して接地電位との間に直列接続された第２ブリーダ抵抗と
を備え、前記第２ゲートバイアス端子に供給される電圧が、前記第１ブリーダ抵抗と前記第２ブリーダ抵抗との抵抗分圧によって、前記半導体装置の前記ゲート端子に印加されることを特徴とする請求項２に記載の高周波モジュール。
【請求項５】
前記ドレインバイアス端子に供給される電圧が、前記半導体装置の前記ドレイン端子に印加されることを特徴とする請求項１に記載の高周波モジュール。
【請求項６】
前記高周波出力端子と前記出力整合回路との間に接続されたＤＣ遮断用キャパシタを備えることを特徴とする請求項１に記載の高周波モジュール。
【請求項７】
前記半導体装置は、
半絶縁性基板と、
前記半絶縁性基板の第１表面に配置され,それぞれ複数のフィンガーを有するゲートフィンガー電極、ソースフィンガー電極およびドレインフィンガー電極と、
前記半絶縁性基板の第１表面に配置され,前記ゲートフィンガー電極、前記ソースフィンガー電極および前記ドレインフィンガー電極ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極、複数のソース端子電極およびドレイン端子電極と、
前記ソース端子電極の下部に配置されたＶＩＡホールと、
前記半絶縁性基板の第１表面と反対側の第２表面に配置され、前記ソース端子電極に対して前記ＶＩＡホールを介して接続された接地電極と
を備えることを特徴とする請求項１〜６のいずれか１項に記載の高周波モジュール。
【請求項８】
前記半絶縁性基板は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかであることを特徴とする請求項７に記載の高周波モジュール。
【請求項９】
半導体装置と、前記半導体装置の入力側に配置された入力整合回路と、前記半導体装置の出力側に配置された出力整合回路と、前記入力整合回路に接続された運用時用ゲートバイアス回路と、前記運用時用ゲートバイアス回路に接続された運用時用ゲートバイアス端子と、前記入力整合回路に接続された高周波入力端子兼高温動作時用ゲートバイアス端子と、前記出力整合回路に接続されたドレインバイアス回路と、前記ドレインバイアス回路に接続されたドレインバイアス端子と、前記出力整合回路に接続された高周波出力端子とを有し、前記半導体装置と、前記入力整合回路と、前記出力整合回路と、前記運用時用ゲートバイアス回路と、前記ドレインバイアス回路とが１つのパッケージに収納された高周波モジュールの動作方法であって、
運用時において、前記運用時用ゲートバイアス回路を介して、前記半導体装置のゲート端子電極の電位を制御するステップと、
運用時において、前記高周波入力端子兼高温動作時用ゲートバイアス端子の外部に接続されたＤＣ遮断用キャパシタを介して、前記半導体装置に入力信号を供給するステップと、
高温動作時において、前記高周波入力端子兼高温動作時用ゲートバイアス端子にゲートバイアス電圧を供給することによって、前記半導体装置のゲート端子電極の電位を制御するステップと
を有することを特徴とする高周波モジュールの動作方法。
【請求項１０】
前記運用時用ゲートバイアス回路は、ブリーダ抵抗回路を有し、運用時において、前記ブリーダ抵抗回路を介して、前記半導体装置のゲート端子電極の電位を制御することを特徴とする請求項９に記載の高周波モジュールの動作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、高周波モジュールおよびその動作方法に関する。
【背景技術】
【０００２】
近年、高周波半導体装置は、小型化および高性能化された携帯電話に適用され、普及が急速に進んでいる。この進歩に大きく貢献を果たした技術として、高性能な電界効果トランジスタの開発がある。高性能な電界効果トランジスタは、特に、低電圧動作、高利得、高効率、低雑音および低歪み等の高周波特性に優れた性能を発揮し、携帯端末の送受信アンプとして適用されている（例えば、特許文献１参照。）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１０−３２７０２８号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
従来の高周波半導体装置において、外部電源は製品によらず共通化するため、ブリーダ抵抗回路を介して高周波用半導体装置のゲート端子にゲート電圧を供給している。
【０００５】
しかし、ゲート電源と高周波用半導体装置のゲート端子間に抵抗が入るために、高温動作時にゲートリーク電流が増えるとゲートバイアス電圧の値が小さくなる。ゲートバイアス電圧の値が小さくなると、ドレイン電流が増加し、自己発熱により、さらに高周波用半導体装置の温度が上昇する、いわゆるバイアスジャンプと呼ばれる現象が発生する。このため、従来の高周波半導体装置においては、高温通電試験が難しいという問題点がある。
【課題を解決するための手段】
【０００６】
一態様によれば、半導体装置と、前記半導体装置の入力側に配置された入力整合回路と、前記半導体装置の出力側に配置された出力整合回路と、前記入力整合回路に接続された運用時用ゲートバイアス回路と、前記運用時用ゲートバイアス回路に接続された運用時用ゲートバイアス端子と、前記入力整合回路に接続された高周波入力端子兼高温動作時用ゲートバイアス端子と、前記出力整合回路に接続されたドレインバイアス回路と、前記ドレインバイアス回路に接続されたドレインバイアス端子と、前記出力整合回路に接続された高周波出力端子と、前記高周波入力端子兼高温動作時用ゲートバイアス端子の外部に接続されたＤＣ遮断用キャパシタとを備え、前記半導体装置と、前記入力整合回路と、前記出力整合回路と、前記運用時用ゲートバイアス回路と、前記ドレインバイアス回路とが１つのパッケージに収納され、前記ＤＣ遮断用キャパシタを介して、前記半導体装置に入力信号を供給すると共に、高温動作時においては、前記高周波入力端子兼高温動作時用ゲートバイアス端子にゲートバイアス電圧を供給することによって、前記半導体装置のゲート端子電極の電位を制御する高周波モジュール高周波モジュールが提供される。
【０００７】
他の態様によれば、半導体装置と、前記半導体装置の入力側に配置された入力整合回路と、前記半導体装置の出力側に配置された出力整合回路と、前記入力整合回路に接続された運用時用ゲートバイアス回路と、前記運用時用ゲートバイアス回路に接続された運用時用ゲートバイアス端子と、前記入力整合回路に接続された高周波入力端子兼高温動作時用ゲートバイアス端子と、前記出力整合回路に接続されたドレインバイアス回路と、前記ドレインバイアス回路に接続されたドレインバイアス端子と、前記出力整合回路に接続された高周波出力端子とを有し、前記半導体装置と、前記入力整合回路と、前記出力整合回路と、前記運用時用ゲートバイアス回路と、前記ドレインバイアス回路とが１つのパッケージに収納された高周波モジュールの動作方法であって、運用時において、前記運用時用ゲートバイアス回路を介して、前記半導体装置のゲート端子電極の電位を制御するステップと、運用時において、前記高周波入力端子兼高温動作時用ゲートバイアス端子の外部に接続されたＤＣ遮断用キャパシタを介して、前記半導体装置に入力信号を供給するステップと、高温動作時において、前記高周波入力端子兼高温動作時用ゲートバイアス端子にゲートバイアス電圧を供給することによって、前記半導体装置のゲート端子電極の電位を制御するステップとを有する高周波モジュールの動作方法が提供される。
【図面の簡単な説明】
【０００８】
【図１】実施の形態に係る高周波モジュールを搭載するパッケージの模式的鳥瞰構成であって、（ａ）メタルキャップ、（ｂ）メタルシールリング、（ｃ）金属壁、（ｄ）導体ベースプレート、および絶縁層上に配置されたストリップラインの模式的構成図。
【図２】実施の形態に係る高周波モジュールの模式的平面構成図。
【図３】実施の形態に係る高周波モジュールの模式的断面構成であって、図２のＩ−Ｉ線に沿う模式的断面構造図。
【図４】実施の形態に係る高周波モジュールの模式的断面構成であって、図２のＩＩ−ＩＩ線に沿う模式的断面構造図。
【図５】実施の形態に係る高周波モジュールの模式的断面構成であって、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造図。
【図６】実施の形態に係る高周波モジュールの模式的回路構成図。
【図７】（ａ）実施の形態に高周波モジュールにおいて、半導体装置の模式的平面パターン構成の拡大図、（ｂ）図７（ａ）のＪ部分の拡大図。
【図８】実施の形態に係る高周波モジュールに適用する半導体装置の構造例１であっ、図７（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図９】実施の形態に係る高周波モジュールに適用する半導体装置の構造例２であって、図７（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１０】実施の形態に係る高周波モジュールに適用する半導体装置の構造例３であって、図７（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【図１１】実施の形態に係る高周波モジュールに適用する半導体装置の構造例４であって、図７（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造図。
【発明を実施するための形態】
【０００９】
次に、図面を参照して、実施の形態を説明する。以下において、同じ要素には同じ符号を付して説明の重複を避け、説明を簡略にする。図面は模式的なものであり、現実のものとは異なることに留意すべきである。また、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
【００１０】
以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、実施の形態は、各構成部品の配置などを下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
【００１１】
[第１の実施の形態]
（パッケージ構造）
実施の形態に係る高周波モジュール１を搭載するパッケージは、図１に示すように、メタルキャップ１０と、メタルシールリング１４ａと、金属壁１６と、導体ベースプレート２００と、導体ベースプレート２００上に配置された入力側絶縁層２０ａ、４０ａと、導体ベースプレート２００上に配置された出力側絶縁層２０ｂ、４０ｂと、入力側絶縁層２０ａ上に配置された入力ストリップライン１９ａと、出力側絶縁層２０ｂ上に配置された出力ストリップライン１９ｂと、入力側絶縁層４０ａ上に配置された入力ストリップライン３９ａと、出力側絶縁層４０ｂ上に配置された出力ストリップライン３９ｂとを備える。
【００１２】
―導体ベースプレート２００―
導体ベースプレート２００は、例えば、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。さらに、導体ベースプレート２００の表面には、例えば、Ａｕ、Ｎｉ、Ａｇ、Ａｇ−Ｐｔ合金、Ａｇ−Ｐｄ合金などのメッキ導体を形成してもよい。また、導体ベースプレート２００には、Ｃｕ／Ｍｏ／アルミナ基板などの積層構造を用いても良い。
【００１３】
―金属壁１６―
金属壁１６の材質としては、例えば、アルミニウム、モリブデン、銅モリブデン合金などの導電性金属によって形成されている。
【００１４】
金属壁１６の上面には、メタルシールリング１４ａを介して、半田付けのためのハンダメタル層（図示省略）が形成される。ハンダメタル層としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００１５】
また、金属壁１６は、絶縁性若しくは導電性の接着剤を介して、導体ベースプレート２００上に配置される。尚、金属壁１６は、フィードスルー部分においては、凸状のフィードスルー上層部２２（図３参照）上に配置されている。凸状のフィードスルー上層部２２は、入力側絶縁層２０ａ、４０ａおよび出力側絶縁層２０ｂ、４０ｂ上に配置され、絶縁層で形成される。図１では、凸状のフィードスルー上層部２２の図示を省略している。ここで、入力側絶縁層２０ａ、４０ａおよび出力側絶縁層２０ｂ、４０ｂは、フィードスルー下層部に相当する。絶縁性の接着剤としては、例えば、エポキシ樹脂、ガラスなどから形成可能であり、導電性の接着剤としては、例えば、金ゲルマニウム合金、金錫合金などから形成可能である。
【００１６】
―メタルキャップ１０―
メタルキャップ１０は、図１に示すように、平板形状を備える。
【００１７】
金属壁１６上にメタルシールリング１４ａを介してメタルキャップ１０を配置する。
【００１８】
実施の形態に係る高周波モジュール１を搭載するパッケージは、３ＧＨｚ以上の高周波特性を有する。このため、高周波数（すなわち３ＧＨｚを越える周波数）のデバイス及び構成部品用のパッケージとして適用可能である。
【００１９】
（高周波モジュール）
―平面パターン構成―
実施の形態に係る高周波モジュール１の模式的平面パターン構成は図２に示すように表され、図２のＩ−Ｉ線に沿う模式的断面構造は図３に示すように表され、図２のＩＩ−ＩＩ線に沿う模式的断面構造は図４に示すように表され、図２のＩＩＩ−ＩＩＩ線に沿う模式的断面構造は図５に示すように表される。
【００２０】
実施の形態に係る高周波モジュール１は、図１〜図５に示すように、導体ベースプレート２００上に配置された半導体装置２４と、導体ベースプレート２００上に半導体装置２４の入力部に配置された入力回路基板２６と、導体ベースプレート２００上に半導体装置２４の出力部に配置された出力回路基板２８とを備える。
【００２１】
入力回路基板２６上には、入力整合回路１７と、ブリーダ抵抗回路５０が配置されている。また、出力回路基板２８上には、出力整合回路１８と、電極パターン２７が配置されている。
【００２２】
入力整合回路１７は、ボンディングワイヤ１２を介して、半導体装置２４のゲート端子電極Ｇに接続され、出力整合回路１８は、ボンディングワイヤ１４を介して、半導体装置２４のドレイン端子電極Ｄに接続されている。
【００２３】
入力ストリップライン１９ａには、高周波入力端子兼高温動作時用ゲートバイアス端子２１ａが接続され、出力ストリップライン１９ｂには、高周波出力端子２１ｂが接続されている。
【００２４】
高周波入力端子兼高温動作時用ゲートバイアス端子２１ａは、入力ストリップライン１９ａと、ボンディングワイヤ１１と、入力整合回路１７とを介して、半導体装置２４のゲート端子電極Ｇに接続されている。
【００２５】
また、高周波入力端子兼高温動作時用ゲートバイアス端子２１ａには、外部にＤＣ遮断用キャパシタＣ１を接続しても良い。
【００２６】
ストリップライン３９ａには、運用時用ゲートバイアス端子４１ａが接続されている。
【００２７】
ストリップライン３９ｂには、ドレインバイアス端子４１ｂが接続されている。
【００２８】
ストリップライン３９ａは、ボンディングワイヤ１１ｂを介して、ブリーダ抵抗回路５０に接続されている。ブリーダ抵抗回路５０は、ボンディングワイヤ１１ｅを介して、入力整合回路１７に接続され、ボンディングワイヤ１１ｃを介して、接地電位に接続されている。
【００２９】
出力ストリップライン１９ｂは、ボンディングワイヤ１５を介して、ＤＣ遮断用キャパシタＣ２の一方の電極に接続され、ＤＣ遮断用キャパシタＣ２の他方の電極は、出力整合回路１８に接続されている。
【００３０】
ストリップライン３９ｂは、ボンディングワイヤ１５ｂを介して、電極パターン２７に接続され、電極パターン２７は、ボンディングワイヤ１５ａを介して、出力整合回路１８に接続されている。結果として、ドレインバイアス端子４１ｂは、ストリップライン３９ｂと、ボンディングワイヤ１５ｂと、電極パターン２７と、ボンディングワイヤ１５ａと、出力整合回路１８とを介して、半導体装置２４のドレイン端子電極Ｄに接続されている。高温動作時／運用時において、ドレインバイアス端子４１ｂに供給される電圧によって、半導体装置２４のドレイン端子電極Ｄの電位が直接制御可能となされている。尚、半導体装置２４のソース端子電極Ｓは、接地電位に接続されている。
【００３１】
―回路構成―
実施の形態に係る高周波モジュール１の模式的回路構成は、図６に示すように、半導体装置２４と、半導体装置２４の入力側に配置された入力整合回路１７と、半導体装置２４の出力側に配置された出力整合回路１８と、入力整合回路１７に接続された運用時用ゲートバイアス回路７０と、運用時用ゲートバイアス回路７０に接続された運用時用ゲートバイアス端子４１ａと、入力整合回路１７に接続された高周波入力端子兼高温動作時用ゲートバイアス端子２１ａと、出力整合回路１８に接続されたドレインバイアス回路８０と、ドレインバイアス回路８０に接続されたドレインバイアス端子４１ｂと、出力整合回路１８に接続された高周波出力端子２１ｂとを備える。半導体装置２４と、入力整合回路１７と、出力整合回路１８と、運用時用ゲートバイアス回路７０と、ドレインバイアス回路８０とが金属壁１６で囲まれた１つのパッケージに収納されている。
【００３２】
運用時用ゲートバイアス回路７０は、ブリーダ抵抗回路５０を備え、運用時用ゲートバイアス端子４１ａは、ブリーダ抵抗回路５０を介して半導体装置２４のゲート端子電極Ｇに接続されている。
【００３３】
ブリーダ抵抗回路５０は、運用時用ゲートバイアス端子４１ａに接続されたブリーダ抵抗５６と、ブリーダ抵抗５６に対して接地電位との間に直列接続されたブリーダ抵抗５８とを備え、運用時用ゲートバイアス端子４１ａに供給される電圧が、ブリーダ抵抗５６とブリーダ抵抗５８との抵抗分圧によって、半導体装置２４のゲート端子電極Ｇに印加される。
【００３４】
また、高周波入力端子兼高温動作時用ゲートバイアス端子２１ａには、外部にＤＣ遮断用キャパシタ５２（Ｃ１）の一方の電極を接続し、ＤＣ遮断用キャパシタ５２（Ｃ１）の他方の電極を高周波入力信号を導入するための入力端子２１ｉに接続する。結果として、入力端子２１ｉに高周波入力信号を供給することによって、半導体装置２４に入力信号を供給する。また、高温動作時用においては、高周波入力端子兼高温動作時用ゲートバイアス端子２１ａにゲートバイアス電圧を供給することによって、入力ストリップライン１９ａ、ボンディングワイヤ１１および入力整合回路１７を介して、半導体装置２４のゲート端子電極Ｇの電位が直接制御可能になされている。
【００３５】
実施の形態に係る高周波モジュール１は、高温動作時において、高周波入力端子兼高温動作時用ゲートバイアス端子２１ａに供給される電圧によって、半導体装置２４のゲート端子電極Ｇの電位が直接制御可能になされている。すなわち、高周波入力端子と高温動作時用ゲートバイアス端子を共用することができるため、端子数を低減し、高周波モジュール１の構成を簡単化することができる。
【００３６】
さらに、ＤＣ遮断用キャパシタＣ１を外部接続可能な構成とすることによって、使用者の用途に応じた高周波モジュールを提供することができる。
【００３７】
ドレインバイアス回路８０は、ボンディングワイヤ１５ａ、１５ｂおよび電極パターン２７を備え、ドレインバイアス端子４１ｂは、ドレインバイアス回路８０を介して半導体装置２４のドレイン端子電極Ｄに接続されている。
【００３８】
ドレインバイアス端子４１ｂに供給される電圧が、半導体装置２４のドレイン端子電極Ｄに印加される。
【００３９】
高周波出力端子２１ｂと出力整合回路１８との間には、ＤＣ遮断用キャパシタ５４（Ｃ２）が接続されている。
【００４０】
（高周波モジュールの動作方法）
半導体装置２４と、半導体装置２４の入力側に配置された入力整合回路１７と、半導体装置２４の出力側に配置された出力整合回路１８と、入力整合回路１７に接続された運用時用ゲートバイアス回路７０と、運用時用ゲートバイアス回路７０に接続された運用時用ゲートバイアス端子４１ａと、入力整合回路１７に接続された高周波入力端子兼高温動作時用ゲートバイアス端子２１ａと、出力整合回路１８に接続されたドレインバイアス回路８０と、ドレインバイアス回路８０に接続されたドレインバイアス端子４１ｂと、出力整合回路１８に接続された高周波出力端子２１ｂとを有し、半導体装置２４と、入力整合回路１７と、出力整合回路１８と、運用時用ゲートバイアス回路７０と、ドレインバイアス回路８０とが１つのパッケージに収納された高周波モジュールの動作方法は、運用時において、運用時用ゲートバイアス回路７０を介して、半導体装置２４のゲート端子電極Ｇの電位を制御するステップと、運用時において、高周波入力端子兼高温動作時用ゲートバイアス端子２１ａの外部に接続されたＤＣ遮断用キャパシタ５２（Ｃ１）を介して、半導体装置２４に入力信号を供給するステップと、高温動作時において、高周波入力端子兼高温動作時用ゲートバイアス端子２１ａにゲートバイアス電圧を供給することによって、半導体装置２４のゲート端子電極Ｇの電位を制御するステップとを有する。
【００４１】
運用時用ゲートバイアス回路７０は、ブリーダ抵抗回路５０を有し、運用時において、ブリーダ抵抗回路５０を介して、半導体装置２４のゲート端子電極Ｇの電位を制御しても良い。
【００４２】
実施の形態に係る高周波モジュール１は、高温通電時には、ブリーダ抵抗回路を介さずに、半導体装置２４のゲート端子電極Ｇに接続された高周波入力端子兼高温動作時用ゲートバイアス端子２１ａを用いることで、バイアスジャンプを回避することができる。
【００４３】
また、実施の形態に係る高周波モジュール１は、実運用時には、ブリーダ抵抗回路５０を介して、半導体装置２４のゲート端子電極Ｇに接続された運用時用ゲートバイアス端子４１ａを用いることで、外部電源を製品によらず共通化することができる。
【００４４】
実施の形態によれば、高温通電時には、ブリーダ抵抗回路を介さずに、半導体装置２４のゲート端子電極Ｇに接続された高周波入力端子兼高温動作時用ゲートバイアス端子２１ａを用いることで、バイアスジャンプを回避することができ、実運用時には、ブリーダ抵抗回路５０を介して、半導体装置２４のゲート端子電極Ｇに接続された運用時用ゲートバイアス端子４１ａを用いることで、外部電源を製品によらず共通化することができる、マイクロ波／ミリ波／サブミリ波帯の高周波に適用可能な半導体モジュールおよびその動作方法を提供することができる。
【００４５】
（半導体装置の構成）
実施の形態に係る高周波モジュール１に適用する半導体装置２４の模式的平面パターン構成の拡大図は、図７（ａ）に示すように表され、図７（ａ）のＪ部分の拡大図は、図７（ｂ）に示すように表される。また、実施の形態に係る高周波モジュール１に適用する半導体装置２４の構造例１〜４であって、図７（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構造例１〜４は、それぞれ図８〜図１１に示すように表される。
【００４６】
実施の形態に係る高周波モジュール１に適用する半導体装置２４において、複数のＦＥＴセルＦＥＴ１〜ＦＥＴ１０は、図７〜図１１に示すように、半絶縁性基板１１０と、半絶縁性基板１１０の第１表面に配置され、それぞれ複数のフィンガーを有するゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２と、半絶縁性基板１１０の第１表面に配置され、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２ごとに複数のフィンガーをそれぞれ束ねて形成した複数のゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０、複数のソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２およびドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０と、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部に配置されたＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２と、半絶縁性基板１１０の第１表面と反対側の第２表面に配置され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２に対してＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２を介して接続された接地電極（図示省略）とを備える。
【００４７】
ゲート端子電極Ｇ１，Ｇ２，…，Ｇ１０には、ボンディングワイヤ１２が接続され、ドレイン端子電極Ｄ１，Ｄ２，…，Ｄ１０には、ボンディングワイヤ１４が接続され、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の下部には、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２が形成され、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の内壁に形成されたバリア金属層（図示省略）およびバリア金属層上に形成され、ＶＩＡホールを充填する充填金属層（図示省略）を介してソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２は、接地電極に接続されている。
【００４８】
半絶縁性基板１１０は、ＧａＡｓ基板、ＳｉＣ基板、ＧａＮ基板、ＳｉＣ基板上にＧａＮエピタキシャル層を形成した基板、ＳｉＣ基板上にＧａＮ／ＡｌＧａＮからなるヘテロ接合エピタキシャル層を形成した基板、サファイア基板、若しくはダイヤモンド基板のいずれかである。
【００４９】
―構造例１―
図７（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成として、実施の形態に係る高周波モジュール１に適用する半導体装置２４のＦＥＴセルの構造例１は、図８に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２次元電子ガス（２ＤＥＧ：Two Dimensional Electron Gas）層１１６が形成されている。図８に示す構造例１では、ヘテロ接合電界効果トランジスタ（ＨＦＥＴ：Hetero-junction Field Effect Transistor）若しくは高電子移動度トランジスタ（ＨＥＭＴ：High Electron Mobility Transistor）が示されている。
【００５０】
―構造例２―
図７（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成として、実施の形態に係る高周波モジュール１に適用する半導体装置２４のＦＥＴセルの構造例２は、図９に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたソース領域１２６およびドレイン領域１２８と、ソース領域１２６上に配置されたソースフィンガー電極１２０、窒化物系化合物半導体層１１２上に配置されたゲートフィンガー電極１２４およびドレイン領域１２８上に配置されたドレインフィンガー電極１２２とを備える。窒化物系化合物半導体層１１２とゲートフィンガー電極１２４との界面には、ショットキーコンタクト（Schottky Contact）が形成されている。図９に示す構造例２では、金属−半導体電界効果トランジスタ（ＭＥＳＦＥＴ：Metal Semiconductor Field Effect Transistor）が示されている。
【００５１】
―構造例３―
図７（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成として、実施の形態に係る高周波モジュール１に適用する半導体装置２４のＦＥＴセルの構造例３は、図１０に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上のリセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１０に示す構造例３では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
【００５２】
―構造例４―
図７（ｂ）のＩＶ−ＩＶ線に沿う模式的断面構成として、実施の形態に係る高周波モジュール１に適用する半導体装置２４のＦＥＴセルの構造例４は、図１１に示すように、半絶縁性基板１１０と、半絶縁性基板１１０上に配置された窒化物系化合物半導体層１１２と、窒化物系化合物半導体層１１２上に配置されたアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上に配置されたソースフィンガー電極１２０およびドレインフィンガー電極１２２と、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８上の２段リセス部に配置されたゲートフィンガー電極１２４とを備える。窒化物系化合物半導体層１１２とアルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１１８との界面には、２ＤＥＧ層１１６が形成されている。図１１に示す構造例４では、ＨＦＥＴ若しくはＨＥＭＴが示されている。
【００５３】
また、上記の構造例１〜４においては、活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。ここで、活性領域とは、ソースフィンガー電極１２０、ゲートフィンガー電極１２４およびドレインフィンガー電極１２２の直下の２ＤＥＧ層１１６、ソースフィンガー電極１２０とゲートフィンガー電極１２４間およびドレインフィンガー電極１２２とゲートフィンガー電極１２４間の２ＤＥＧ層１１６からなる。上記の構造例１〜４においては、この活性領域以外の窒化物系化合物半導体層１１２を電気的に不活性な素子分離領域として用いている。
【００５４】
素子分離領域の他の形成方法としては、アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）１８および窒化物系化合物半導体層１１２の深さ方向の一部まで、イオン注入により形成することもできる。イオン種としては、例えば、窒素（Ｎ）、アルゴン（Ａｒ）などを適用することができる。また、イオン注入に伴うドーズ量は、例えば、約１×１０14（ｉｏｎｓ／ｃｍ2）であり、加速エネルギーは、例えば、約１００ｋｅＶ〜２００ｋｅＶである。
【００５５】
素子分離領域上およびデバイス表面上には、パッシベーション用の絶縁層（図示省略）が形成されている。この絶縁層としては、例えば、ＰＥＣＶＤ（Plasma Enhanced Chemical Vapor Deposition）法によって堆積された窒化膜、アルミナ（Ａｌ2Ｏ3）膜、酸化膜（ＳｉＯ2）、酸窒化膜（ＳｉＯＮ）などで形成することができる。
【００５６】
ソースフィンガー電極１２０およびドレインフィンガー電極１２２は、例えば、Ｔｉ／Ａｌなどで形成される。ゲートフィンガー電極１２４は、例えばＮｉ／Ａｕなどで形成することができる。
【００５７】
なお、実施の形態に係る高周波モジュール１に適用する半導体装置２４において、ゲートフィンガー電極１２４、ソースフィンガー電極１２０およびドレインフィンガー電極１２２の長手方向のパターン長は、マイクロ波／ミリ波／サブミリ波と動作周波数が高くなるにつれて、短く設定される。例えば、ミリ波帯においては、パターン長は、約２５μｍ〜５０μｍである。
【００５８】
また、ソースフィンガー電極１２０の幅は、例えば、約４０μｍ程度であり、ソース端子電極Ｓ１１，Ｓ１２，Ｓ２１，Ｓ２２，…，Ｓ１０１，Ｓ１０２の幅は、例えば、約１００μｍ程度である。また、ＶＩＡホールＳＣ１１，ＳＣ１２，ＳＣ２１，ＳＣ２２，…，ＳＣ１０１，ＳＣ１０２の形成幅は、例えば、約１０μｍ〜４０μｍ程度である。
【００５９】
[その他の実施の形態]
上記のように、実施の形態によって記載したが、この開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
【００６０】
なお、実施の形態に係る高周波半導体装置に適用するディスクリートトランジスタとしては、ＦＥＴ、ＨＦＥＴ、ＨＥＭＴに限らず、ＬＤＭＯＳ（Laterally Diffused Metal-Oxide-Semiconductor Field Effect Transistor）やヘテロ接合バイポーラトランジスタ（ＨＢＴ：Hetero-junction Bipolar Transistor）などの増幅素子、メムス（ＭＥＭＳ：Micro Electro Mechanical Systems）素子なども適用できることは言うまでもない。
【００６１】
このように、ここでは記載していない様々な実施の形態などを含む。
【符号の説明】
【００６２】
１…高周波モジュール
１０…メタルキャップ
１１，１１ｂ、１１ｃ、１１ｅ、１２，１４，１５、１５ａ、１５ｂ…ボンディングワイヤ
１４ａ…メタルシールリング
１６…金属壁
１７…入力整合回路
１８…出力整合回路
１９ａ、３９ａ…入力ストリップライン
１９ｂ、３９ｂ…出力ストリップライン
２０ａ、４０ａ…入力側絶縁層
２０ｂ、４０ｂ…出力側絶縁層
２１ａ…高周波入力端子兼高温動作時用ゲートバイアス端子
２１ｂ…高周波出力端子
２２…フィードスルー上層部
２４…半導体装置
２７…電極パターン
２６…入力回路基板
２８…出力回路基板
４１ａ…運用時用ゲートバイアス端子
４１ｂ…ドレインバイアス端子
５０…ブリーダ抵抗回路
５２、５４…ＤＣ遮断用キャパシタ
５６、５８…ブリーダ抵抗
７０…運用時用ゲートバイアス回路
８０…ドレインバイアス回路
１１０…半絶縁性基板
１１２…窒化物系化合物半導体層（ＧａＮエピタキシャル成長層）
１１６…２次元電子ガス（２ＤＥＧ）層
１１８…アルミニウム窒化ガリウム層（ＡｌxＧａ1-xＮ）（０．１≦ｘ≦１）
１２０…ソースフィンガー電極
１２２…ドレインフィンガー電極
１２４…ゲートフィンガー電極
１２６…ソース領域
１２８…ドレイン領域
２００…導体ベースプレート
Ｇ，Ｇ１，Ｇ２，…，Ｇ１０…ゲート端子電極
Ｓ，Ｓ１１，Ｓ１２，…，Ｓ１０１，Ｓ１０２…ソース端子電極
Ｄ，Ｄ１，Ｄ２，…，Ｄ１０…ドレイン端子電極
ＳＣ１１，ＳＣ１２，…，ＳＣ９１，ＳＣ９２，ＳＣ１０１，ＳＣ１０２…ＶＩＡホール
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図７】
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