(57)【特許請求の範囲】
【請求項１】
複数の不揮発性メモリセルから構成される、行列状に配置された複数のメモリセクタと、
前記メモリセクタのビットラインに接続し、同一列に配置されたメモリセクタに跨るグローバルラインであって、延伸方向において２以上の部分に分割されたグローバルラインと、
前記グローバルラインの延伸方向に配置された複数の冗長セクタと、
前記グローバルラインの前記分割された２以上の部分のそれぞれに対し、外部回路から入力されたメモリセクタのアドレスが不良メモリセルを有するメモリセクタのアドレスと一致するか判断し、一致した場合に、前記外部回路から入力されたメモリセクタのアドレスを、前記不良メモリセルを有するメモリセクタに対応する前記冗長セクタのアドレスに変換する制御回路と、
を具備する、
ことを特徴とする半導体装置。
【請求項２】
同一列に配置されたメモリセクタの個数と前記複数の冗長セクタの個数とは同じであることを特徴とする請求項１記載の半導体装置。
【請求項３】
前記制御回路は、前記外部回路から入力されたメモリセクタのアドレスのうち列アドレスが前記不良メモリセルを有するメモリセクタの列アドレスに一致するか判断し、一致した場合に、前記外部回路から入力されたメモリセクタの列アドレスを、前記対応する冗長セクタの列アドレスに変換することを特徴とする請求項１または２記載の半導体装置。
【請求項４】
前記制御回路は、前記外部回路から入力されたメモリセクタの行アドレスは変換せずに、列アドレスを前記対応する冗長セクタの列アドレスに変換することを特徴とする請求項１または２記載の半導体装置。
【請求項５】
前記制御回路は、前記外部回路から入力されたメモリセクタの列アドレス及び行アドレスを、前記対応する冗長セクタの列アドレス及び行アドレスに変換することを特徴とする請求項１または２記載の半導体装置。
【請求項６】
前記不良メモリセルを有するメモリセクタのアドレスと、前記不良メモリセルを有するメモリセクタに対応する冗長セクタのアドレスと、を記憶するアドレス記憶部を具備することを特徴とする請求項１から５のいずれか一項記載の半導体装置。
【請求項７】
複数の不揮発性メモリセルから構成される、行列状に配置された複数のメモリセクタと、前記メモリセクタのビットラインに接続し、同一列に配置されたメモリセクタに跨るグローバルラインであって、延伸方向において２以上の部分に分割されたグローバルラインと、前記グローバルラインの延伸方向に配置された複数の冗長セクタと、を具備する半導体装置の制御方法において、
前記グローバルラインの前記分割された２以上の部分のそれぞれに対し、外部回路から入力されたメモリセクタのアドレスと不良メモリセルを有するメモリセクタのアドレスとが一致するか判断するステップと、
前記外部回路から入力されたメモリセクタのアドレスと前記不良メモリセルを有するメモリセクタのアドレスとが一致すると判断した場合に、前記外部回路から入力されたメモリセクタのアドレスを、前記不良メモリセルを有するメモリセクタに対応する前記冗長セクタのアドレスに変換するステップと、
を有する、
ことを特徴とする半導体装置の制御方法。
【請求項８】
前記外部回路から入力されたメモリセクタのアドレスと前記不良メモリセルを有するメモリセクタのアドレスとが一致するか判断するステップは、前記外部回路から入力されたメモリセクタの列アドレスが前記不良メモリセルを有するメモリセクタの列アドレスと一致するか判断するステップを含み、
前記外部回路から入力されたメモリセクタのアドレスを前記対応する冗長セクタのアドレスに変換するステップは、前記外部回路から入力されたメモリセクタの列アドレスと前記不良メモリセルを有するメモリセクタの列アドレスとが一致すると判断した場合に、前記外部回路から入力されたメモリセクタの列アドレスを、前記対応する冗長セクタの列アドレスに変換するステップを含むことを特徴とする請求項７記載の半導体装置の制御方法。
【請求項９】
前記外部回路から入力されたメモリセクタのアドレスを前記対応する冗長セクタのアドレスに変換するステップは、前記外部回路から入力されたメモリセクタの行アドレスは変換せずに、列アドレスを前記対応する冗長セクタの列アドレスに変換するステップを含むことを特徴とする請求項７記載の半導体装置の制御方法。
【請求項１０】
前記外部回路から入力されたメモリセクタのアドレスを前記対応する冗長セクタのアドレスに変換するステップは、前記外部回路から入力されたメモリセクタの列アドレス及び行アドレスを、前記対応する冗長セクタの列アドレス及び行アドレスに変換するステップを含むことを特徴とする請求項７記載の半導体装置の制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置及びその制御方法に関し、より詳細には、一部のメモリセルに不良が発生した場合の救済技術に関する。
【背景技術】
【０００２】
フラッシュメモリは複数の不揮発性メモリセル（以下、単にメモリセルとする）により構成されている。このため、一部のメモリセルに不良が発生すると、フラッシュメモリ全体として動作不良を起こす。この課題の解決を図ったフラッシュメモリとして、リダンダンシ機能を有するフラッシュメモリがある。リダンダンシ機能とは、予めメモリセルアレイに冗長セル（不使用セル）を設けておき、一部のメモリセルに不良が発生した場合に、不良メモリセルを冗長セルに置き換える機能である。
【０００３】
冗長セルを用いた冗長方法の１つに、ビットライン冗長がある。ビットライン冗長は、ビットライン単位で不良メモリセルと冗長セルとを置き換えることができる。つまり、ビットライン単位で不良メモリセルの救済が可能である。しかしながら、ワードライン方向で複数のメモリセルに不良が発生した場合等は、全ての不良メモリセルを冗長セルに置き換えることはできない。
【０００４】
そこで、考え出されたのが冗長セクタによるセクタ冗長である（例えば特許文献１）。これは、複数のメモリセルで構成されるメモリセクタを冗長セクタに置き換える方法である。これによれば、どのような位置に不良メモリセルが発生した場合でも、メモリセクタをまるごと冗長セクタに置き換えることで、全ての不良メモリセルを救済することができる。図１を用いて冗長セクタによるセクタ冗長を簡単に説明する。図１を参照に、メモリセルアレイ１０は複数のメモリセクタ１２が行列状に配置されている。行方向に複数の冗長セクタ１４が配置されている。ここで、例えば、複数のメモリセクタ１２のうち、メモリセクタ１２ａに含まれる複数のメモリセルに不良が発生した場合、メモリセクタ１２ａを冗長セクタ１４ａに置き換えることで、不良メモリセルを救済することができる。
【特許文献１】特開２００１−２２９６９１号公報
【発明の開示】
【発明が解決しようとする課題】
【０００５】
フラッシュメモリは、同一列に並んだ複数のメモリセクタ１２に跨ってグローバルラインが設けられている。グローバルラインはメモリセクタ１２それぞれのビットラインに接続しており、ビットラインに電圧を供給するラインである。このため、グローバルラインに断線が発生すると、同一列に並んだ複数のメモリセクタ１２それぞれのメモリセルに不良が発生する。
【０００６】
現状のセクタ冗長では、同一列に並んだ複数のメモリセクタ１２のうち、冗長セクタ１４に置き換えることができるメモリセクタ１２は１つだけであり、残りのメモリセクタ１２は置き換えることができない。このため、全ての不良メモリセルを救済することができず、結果として、フラッシュメモリは動作不良を起こす。
【０００７】
本発明は、上記課題に鑑みなされたものであり、同一列に並んだ複数のメモリセクタそれぞれのメモリセルに不良が発生した場合でも、全ての不良メモリセルを救済することが可能な半導体装置及びその制御方法を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、複数の不揮発性メモリセルから構成される、行列状に配置された複数のメモリセクタと、前記メモリセクタのビットラインに接続し、同一列に配置されたメモリセクタに跨るグローバルラインと、前記グローバルライン延伸方向に配置された複数の冗長セクタと、外部回路から入力されたメモリセクタのアドレスが不良メモリセルを有するメモリセクタのアドレスと一致するか判断し、一致した場合に、前記外部回路から入力されたメモリセクタのアドレスを前記不良メモリセルを有するメモリセクタに対応する前記冗長セクタのアドレスに変換する制御回路と、を具備することを特徴とする半導体装置である。本発明によれば、同一列に係る複数のメモリセクタそれぞれに含まれるメモリセルに不良が発生した場合に、全ての不良メモリセルを救済することができる。
【０００９】
上記構成において、同一列に配置されたメモリセクタの個数と前記複数の冗長セクタの個数とは同じである構成とすることができる。この構成によれば、同一列に係る複数のメモリセクタそれぞれに含まれるメモリセルに不良が発生した場合に、全ての不良メモリセルを救済することができる。
【００１０】
上記構成において、前記制御回路は、前記外部回路から入力されたメモリセクタのアドレスのうち列アドレスが前記不良メモリセルを有するメモリセクタの列アドレスに一致するか判断し、一致した場合に、前記外部回路から入力されたメモリセクタの列アドレスを、前記対応する冗長セクタの列アドレスに変換する構成とすることができる。この構成によれば、処理速度の高速化を図ることができる。
【００１１】
上記構成において、前記制御回路は、前記外部回路から入力されたメモリセクタの行アドレスは変換せずに、列アドレスを前記対応する冗長セクタの列アドレスに変換する構成とすることができる。この構成によれば、処理速度の高速化を図ることができる。
【００１２】
上記構成において、前記制御回路は、前記外部回路から入力されたメモリセクタの列アドレス及び行アドレスを、前記対応する冗長セクタの列アドレス及び行アドレスに変換する構成とすることができる。この構成によれば、同一行に係る複数のメモリセクタそれぞれに含まれるメモリセルに不良が発生した場合に、全ての不良メモリセルを救済することができる。
【００１３】
上記構成において、前記グローバルラインは、前記グローバル延伸方向で２以上に分割しており、前記制御回路は、分割したグローバルライン単位で、前記外部回路から入力されたメモリセクタのアドレスのうち列アドレスが前記不良メモリセルを有するメモリセクタの列アドレスに一致するか判断し、一致する場合に、前記外部回路から入力されたメモリセクタの列アドレスを、前記対応する冗長セクタの列アドレスに変換する構成とすることができる。この構成によれば、処理速度の高速化を図ることができる。
【００１４】
上記構成において、前記不良メモリセルを有するメモリセクタのアドレスと、前記不良メモリセルを有するメモリセクタに対応する冗長セクタのアドレスと、を記憶するアドレス記憶部を具備する構成とすることができる。
【００１５】
本発明は、複数の不揮発性メモリセルから構成される、行列状に配置された複数のメモリセクタと、前記メモリセクタのビットラインに接続し、同一列に配置されたメモリセクタに跨るグローバルラインと、前記グローバルライン延伸方向に配置された複数の冗長セクタと、を具備する半導体装置の制御方法において、外部回路から入力されたメモリセクタのアドレスと不良メモリセルを有するメモリセクタのアドレスとが一致するか判断するステップと、前記外部回路から入力されたメモリセクタのアドレスと前記不良メモリセルを有するメモリセクタのアドレスとが一致すると判断した場合に、前記外部回路から入力されたメモリセクタのアドレスを、前記不良メモリセルを有するメモリセクタに対応する冗長セクタのアドレスに変換するステップと、を有することを特徴とする半導体装置の制御方法である。本発明によれば、同一列に係る複数のメモリセクタそれぞれに含まれるメモリセルに不良が発生した場合に、全ての不良メモリセルを救済することができる。
【００１６】
上記構成において、前記外部回路から入力されたメモリセクタのアドレスと前記不良メモリセルを有するメモリセクタのアドレスとが一致するか判断するステップは、前記外部回路から入力されたメモリセクタの列アドレスが前記不良メモリセルを有するメモリセクタの列アドレスと一致するか判断するステップを含み、前記外部回路から入力されたメモリセクタのアドレスを前記対応する冗長セクタのアドレスに変換するステップは、前記外部回路から入力されたメモリセクタの列アドレスと前記不良メモリセルを有するメモリセクタの列アドレスとが一致すると判断した場合に、前記外部回路から入力されたメモリセクタの列アドレスを、前記対応する冗長セクタの列アドレスに変換するステップを含む構成とすることができる。この構成によれば、処理速度の高速化を図ることができる。
【００１７】
上記構成において、前記外部回路から入力されたメモリセクタのアドレスを前記対応する冗長セクタのアドレスに変換するステップは、前記外部回路から入力されたメモリセクタの行アドレスは変換せずに、列アドレスを前記対応する冗長セクタの列アドレスに変換するステップを含む構成とすることができる。この構成によれば、処理速度の高速化を図ることができる。
【００１８】
上記構成において、前記外部回路から入力されたメモリセクタのアドレスを前記対応する冗長セクタのアドレスに変換するステップは、前記外部回路から入力されたメモリセクタの列アドレス及び行アドレスを、前記対応する冗長セクタの列アドレス及び行アドレスに変換するステップを含む構成とすることができる。
【００１９】
上記構成において、前記グローバルラインは、前記グローバルライン延伸方向で２以上に分割しており、前記外部回路から入力されたメモリセクタのアドレスと前記不良メモリセルを有するメモリセクタのアドレスとが一致するか判断するステップは、前記分割したグローバルライン単位で、前記外部回路から入力されたメモリセクタの列アドレスが前記不良メモリセルを有するメモリセクタの列アドレスと一致するか判断するステップを含み、前記外部回路から入力されたアドレスを前記対応する冗長セクタのアドレスに変換するステップは、前記外部回路から入力されたメモリセクタの列アドレスと前記不良メモリセルを有するメモリセクタの列アドレスとが一致すると判断した場合に、前記外部回路から入力されたメモリセクタの列アドレスを、前記対応する冗長セクタの列アドレスに変換するステップを含む構成とすることができる。この構成によれば、処理速度の高速化をはかることができる。
【発明の効果】
【００２０】
本発明によれば、同一列に係る複数のメモリセクタそれぞれに含まれるメモリセルに不良が発生した場合に、全ての不良メモリセルを救済することができる。
【発明を実施するための最良の形態】
【００２１】
まず初めに、グローバルラインについて図２を用いて説明する。図２を参照に、メモリセルアレイ１０は複数のメモリセクタ１２を有している。メモリセクタ１２は、例えば５１２本のワードラインと４０００本のビットラインとが配置されている。ここでは、簡明化のため１つのメモリセル２０で説明する。メモリセル２０には、ソース・ドレインを兼ねるビットライン１８とゲートを兼ねるワードライン１６とが接続している。ビットライン１８はセクタ選択部２２のスイッチ２１、２３によりグローバルライン２４に接続される。つまり、セクタ選択部２２は複数のメモリセクタ１２から１つのメモリセクタ１２を選択し、グローバルライン２４にメモリセクタ１２のビットライン１８を接続させる機能を有する。
【００２２】
グローバルライン２４は、列デコーダー２６を介して高電圧発生回路３０に接続する。よって、ビットライン１８は、グローバルライン２４及び列デコーダー２６を介して高電圧発生回路３０に接続する。ワードライン１６は、行デコーダー２８を介して高電圧発生回路３０に接続する。
【００２３】
メモリセル２０へのデータのプログラムは、ビットライン１８（ドレイン）及びワードライン１６（ゲート）に高電圧を印加することにより行われる。
【００２４】
このように、グローバルライン２４は同一列に配置された複数のメモリセクタ１２に跨っており、メモリセクタ１２それぞれのビットライン１８に接続する。このため、グローバルライン２４に断線等が発生すると、グローバルライン２４に接続するビットライン１８に電圧を印加することができなくなる。これにより、メモリセル２０へのデータのプログラム等が不可能となり、複数のメモリセルに不良が発生する。以下に、このようなグローバルライン２４の断線等により、同一列に配置された複数のメモリセクタ１２それぞれのメモリセル２０に不良が発生した場合でも、全ての不良メモリセルを救済することが可能な実施例を示す。
【実施例１】
【００２５】
図３は実施例１に係るフラッシュメモリのメモリセルアレイ周辺のブロック図である。図３を参照に、メモリセルアレイ１０は行列状に配置された複数のメモリセクタ１２を有している。列方向に配置された複数のメモリセクタ１２を跨ってグローバルライン２４が設けられている。グローバルライン２４の延伸方向、つまり、メモリセクタ１２の列方向に複数の冗長セクタ１４が設けられている。冗長セクタ１４の個数は同一列に配置されたメモリセクタ１２の個数と同数である。また、メモリセクタ１２と冗長セクタ１４とは同様の構成をしている。つまり、冗長セクタ１４も、例えば５１２本のワードラインと４０００本のビットラインとが配置されている。
【００２６】
高電圧発生回路３０は、制御回路３４の指示に基づき、メモリセル（不図示）のデータのプログラム、読み出し、消去の際の電圧を供給する。グローバルライン２４は、列デコーダー２６に接続し、列デコーダー２６は、メモリセルのデータのプログラム、読み出し、消去の際にグローバルライン２４と高電圧発生回路３０とを接続または非接続する。ワードライン１６は、行デコーダー２８に接続し、行デコーダー２８は、メモリセルのデータのプログラム、読み出し、消去の際にワードライン１６と高電圧発生回路３０とを接続または非接続する。このようにして、データをプログラム、読み出し、消去するメモリセルを選択し、電圧を印加することで、メモリセルのプログラム、読み出し、消去が行われる。
【００２７】
アドレス記憶部３２は、出荷前検査で不良となったメモリセルを有するメモリセクタ１２のアドレスを記憶する。また、このメモリセクタ１２に対応する冗長セクタ１４のアドレスを記憶する。そして、記憶しているメモリセクタ１２及び冗長セクタ１４のアドレスを制御回路３４に転送する。制御回路３４は、外部回路から入力されたメモリセクタ１２のアドレスがアドレス記憶部３２から転送されたメモリセクタ１２のアドレスと一致するか判断する。その結果、一致すると判断した場合は、外部回路から入力されたメモリセクタ１２のアドレスを冗長セクタ１４のアドレスに変換して、列デコーダー２６及び行デコーダー２８に出力する。
【００２８】
ここで、不良メモリセルを救済する具体的な制御方法の一例を説明する。図４は、この制御方法を示すフローチャートである。図５はこの制御方法を説明するための図である。まず、予め、出荷前検査で不良となったメモリセルを有するメモリセクタ１２のアドレスとこのメモリセクタ１２に対応する冗長セクタ１４のアドレスとをアドレス記憶部３２に記憶させておく（実施例２及び実施例３においても同じ）。図５を参照に、行列状に配置された複数のメモリセクタ１２のうち、メモリセクタ１２ａから１２ｅに含まれるメモリセルに不良が発生している。よって、メモリセクタ１２ａから１２ｅのアドレスとそれぞれに対応する冗長セクタ１４ａから１４ｅのアドレスとをアドレス記憶部３２に記憶させておく。
【００２９】
図４を参照に、制御回路３４は、外部回路から入力されるメモリセクタ１２（例えば、図５においてメモリセクタ１２ａ）のアドレスを取得する（ステップＳ１０）。アドレス記憶部３２は、記憶しているメモリセクタ１２のアドレスが、同一列に係る全てのメモリセクタ１２のアドレスであると判断した場合、記憶しているメモリセクタ１２の列アドレスを制御回路３４に転送する。つまり、制御回路３４は、アドレス記憶部３２に記憶されているメモリセクタ１２のアドレスが、同一列に係る全てのメモリセクタ１２のアドレスである場合、アドレス記憶部３２からメモリセクタ１２の列アドレスを取得する（ステップＳ１２）。図５において、アドレス記憶部３２に記憶されているメモリセクタ１２ａから１２ｅのアドレスは、同一列に係る全てのメモリセクタ１２のアドレスであるため、制御回路３４は、メモリセクタ１２ａから１２ｅに係る列アドレスをアドレス記憶部３２から取得する。なお、ステップＳ１０とステップＳ１２とは順序が反対である場合でもよい。
【００３０】
図４に戻り、制御回路３４は、外部回路から入力されたメモリセクタ１２のアドレスのうち列アドレスが、アドレス記憶部３２から取得した列アドレスに一致するか判断する（ステップＳ１４）。その結果、一致すると判断した場合、制御回路３４は、外部回路から入力されたメモリセクタ１２の列アドレスを、対応する冗長セクタ１４の列アドレスに変換する（ステップＳ１６）。図５において、外部回路から入力されたメモリセクタ１２の列アドレスは、メモリセクタ１２ａの列アドレスであり、アドレス記憶部３２から取得した列アドレスは、メモリセクタ１２ａから１２ｅに係る列アドレスである。よって、列アドレスは一致するため、制御回路３４は、外部回路から取得したメモリセクタ１２ａの列アドレスを、対応する冗長セクタ１４ａの列アドレスに変換する。
【００３１】
図４を参照に、制御回路３４は、変換した列アドレス及び行アドレスを列デコーダー２６及び行デコーダー２８に出力する（ステップＳ１８）。図５において、制御回路３４は、冗長セクタ１４ａのアドレスを列デコーダー２６及び行デコーダー２８に出力することになる。制御回路３４が、外部回路から入力されたメモリセクタ１２の列アドレスとアドレス記憶部３２から取得した列アドレスとが不一致であると判断した場合、制御回路３４は、外部回路から取得したメモリセクタ１２のアドレスのまま、列デコーダー２６及び行デコーダー２８に出力する（ステップＳ２０）。
【００３２】
実施例１によれば、図４に示すように、制御回路３４は、外部回路から入力されたメモリセクタ１２の列アドレスと、アドレス記憶部３２に記憶されているメモリセクタ１２の列アドレス（つまり、不良メモリセルを有するメモリセクタ１２の列アドレス）と、が一致するか判断する。その結果、一致すると判断した場合、制御回路３４は、外部回路から入力されたメモリセクタ１２の列アドレスを、対応する冗長セクタ１４の列アドレスに変換する。これにより、不良メモリセルを有するメモリセクタ１２にアクセスさせずに、それに対応する同一行に設けられた冗長セクタ１４にアクセスさせることができる。つまり、不良メモリセルを有するメモリセクタ１２を同一行に設けられた冗長セクタ１４に置き換えることができる。よって、不良メモリセルを救済することができ、フラッシュメモリの動作不良を抑制することが可能となる。
【００３３】
特に、図３に示すように、冗長セクタ１４はグローバルライン２４延伸方向（列方向）に配置され、グローバルライン２４延伸方向（列方向）で同一列に配置されたメモリセクタ１２の個数と冗長セクタ１４の個数とは同数設けられている。このため、グローバルライン２４に断線等が発生し、グローバルライン２４が跨る同一列に配置された全てのメモリセクタ１２に不良メモリセルが発生した場合でも、不良メモリセルを有するメモリセクタ１２を全て冗長セクタ１４に置き換えることができる。つまり、全ての不良メモリセルを救済することができる。
【００３４】
また、制御回路３４が、外部回路から入力されたメモリセクタ１２の列アドレスとアドレス記憶部３２に記憶されている列アドレスとが不一致であると判断した場合、制御回路３４は、外部回路から入力されたメモリセクタ１２のアドレスのまま、列デコーダー２６及び行デコーダー２８に出力する。これにより、正常に動作するメモリセルからなるメモリセクタ１２には、そのままアクセスさせることができる。
【００３５】
さらに、図４に示すように、制御回路３４は、アドレス記憶部３２に記憶されているメモリセクタ１２のアドレスのうち列アドレスを取得し、外部回路から入力されたメモリセクタ１２のアドレスのうち列アドレスが、アドレス記憶部３２から取得した列アドレスに一致するか判断し、一致した場合に、対応する冗長セクタ１４の列アドレスに変換している。つまり、制御回路３４は、メモリセクタ１２のアドレス（列アドレス及び行アドレス）のうち列アドレスを取得、判断、変換している。このため、アドレス（列アドレス及び行アドレス）を取得、判断、変換する場合に比べ、処理速度の高速化を図ることができる。
【実施例２】
【００３６】
図６は、実施例２に係るフラッシュメモリにおいて、不良メモリセルを救済するための制御方法を示すフローチャートである。図７はこの制御方法を説明するための図である。なお、実施例２に係るフラッシュメモリのメモリセルアレイ周辺のブロック図は実施例１と同じであり、図３に示しているので説明を省略する。図７を参照に、行列状に配置された複数のメモリセクタ１２のうち、メモリセクタ１２ａから１２ｄに含まれるメモリセルに不良が発生している。このため、予め、メモリセクタ１２ａから１２ｄのアドレス及びそれぞれに対応する冗長セクタ１４ａから１４ｄのアドレスをアドレス記憶部３２に記憶させておく。
【００３７】
図６を参照に、制御回路３４は、外部回路から入力されるメモリセクタ１２（例えば、図７においてメモリセクタ１２ａ）のアドレスを取得する（ステップＳ３０）。アドレス記憶部３２は、記憶しているメモリセクタ１２のアドレスが、同一列に係る全てのメモリセクタ１２のアドレスではないと判断した場合、記憶しているメモリセクタ１２のアドレス（列アドレス及び行アドレス）を制御回路３４に転送する。つまり、制御回路３４は、アドレス記憶部３２に記憶されているメモリセクタ１２のアドレスが、同一列に係る全てのメモリセクタ１２のアドレスではない場合、アドレス記憶部３２から記憶しているメモリセクタ１２のアドレスを取得する（ステップＳ３２）。図７において、アドレス記憶部３２に記憶されているメモリセクタ１２ａから１２ｄのアドレスは、異なる行で、且つ、複数の列に係るメモリセクタ１２のアドレスである。つまり、同一列に係る全てのメモリセクタ１２のアドレスではない。このため、制御回路３４は、メモリセクタ１２ａから１２ｄのアドレスを取得する。なお、ステップＳ３０とステップＳ３２とは順序が反対である場合でもよい。
【００３８】
図６を参照に、制御回路３４は、外部回路から入力されたメモリセクタ１２のアドレスが、アドレス記憶部３２から取得したアドレスと一致するか判断する（ステップＳ３４）。その結果、一致すると判断した場合、制御回路３４は、外部回路から入力されたメモリセクタ１２のアドレスのうち、行アドレスはそのままに、列アドレスを、対応する冗長セクタ１４の列アドレスに変換する（ステップＳ３６）。図７において、外部回路から入力されたメモリセクタ１２のアドレスは、メモリセクタ１２ａのアドレスであり、アドレス記憶部３２から取得したアドレスは、メモリセクタ１２ａから１２ｄのアドレスである。よって、アドレスは一致するため、制御回路３４は、外部回路から入力されたメモリセクタ１２ａの行アドレスはそのままに、列アドレスを、対応する冗長セクタ１４ａの列アドレスに変換する。
【００３９】
図６を参照に、制御回路３４は、変換した列アドレス及び行アドレスを列デコーダー２６及び行デコーダー２８に出力する（ステップＳ３８）。図７において、制御回路３４は、冗長セクタ１４ａのアドレスを列デコーダー２６及び行デコーダー２８に出力することになる。制御回路３４が、外部回路から入力されたメモリセクタ１２のアドレスとアドレス記憶部３２から取得したアドレスとが不一致であると判断した場合、制御回路３４は、外部回路から取得したメモリセクタ１２のアドレスのまま、列デコーダー２６及び行デコーダー２８に出力する（ステップＳ４０）。
【００４０】
実施例２によれば、図６に示すように、制御回路３４は、外部回路から入力されたメモリセクタ１２のアドレス（列アドレス及び行アドレス）が、アドレス記憶部３２から取得したアドレスに一致するか判断する。その結果、一致すると判断した場合、制御回路３４は、外部回路から入力されたメモリセクタ１２のアドレスのうち、行アドレスはそのままに、列アドレスを、対応する冗長セクタ１４の列アドレスに変換する。これにより、不良メモリセルを有するメモリセクタ１２が、異なる行で、且つ、複数の列に係るメモリセクタ１２である場合等でも、不良メモリセルを有するメモリセクタ１２にアクセスさせずに、同一行に設けられた冗長セクタ１４にアクセスさせることができる。つまり、不良メモリセルを有するメモリセクタ１２を冗長セクタ１４に置き換えることができ、不良メモリセルを救済することができる。
【００４１】
また、図６に示すように、制御回路３４は、外部回路から入力されたメモリセクタ１２のアドレスのうち、行アドレスは変換せず、列アドレスを対応する冗長セクタ１４のアドレスに変換している。このため、アドレス（列アドレス及び行アドレス）を変換する場合に比べ、処理速度の高速化を図ることができる。
【００４２】
また、実施例１のようにグローバルライン２４が跨る同一列に配置された全てのメモリセクタ１２に不良メモリセルが発生した場合でも、実施例２に係る制御方法を行うことで、不良メモリセルを全て救済することももちろんできる。特に、同一列で不連続に並んだメモリセクタ１２に不良メモリセルが発生している場合に、実施例２に係る制御方法は有効である。
【実施例３】
【００４３】
図８は、実施例３に係るフラッシュメモリにおいて、不良メモリセルを救済するための制御方法を示すフローチャートである。図９はこの制御方法を説明するための図である。なお、実施例３に係るフラッシュメモリのメモリセルアレイ周辺のブロック図は実施例１と同じであり、図３に示しているので説明を省略する。図９を参照に、行列状に配置されたメモリセクタ１２のうち、メモリセクタ１２ａから１２ｅは不良メモリセルを有するため、予め、メモリセクタ１２ａから１２ｅのアドレス及びそれぞれに対応する冗長セクタ１４ａから１４ｅのアドレスをアドレス記憶部３２に記憶させておく。
【００４４】
図８を参照に、制御回路３４は、外部回路から入力されるメモリセクタ１２（例えば、図９においてメモリセクタ１２ｂ）のアドレスを取得する（ステップＳ５０）。アドレス記憶部３２は、記憶しているメモリセクタ１２のアドレスが、同一列に係る全てのメモリセクタ１２のアドレスではないと判断した場合、記憶しているメモリセクタ１２のアドレスを制御回路３４に転送する。つまり、制御回路３４は、アドレス記憶部３２に記憶されているメモリセクタ１２のアドレスが、同一列に係る全てのメモリセクタ１２のアドレスではない場合、アドレス記憶部３２から記憶しているメモリセクタ１２のアドレスを取得する（ステップＳ５２）。図９において、アドレス記憶部３２に記憶されているメモリセクタ１２ａから１２ｅのアドレスは、同一行の２つのメモリセクタ１２のアドレスを含むような、不規則な位置のメモリセクタ１２のアドレスである。つまり、同一列に係る全てのメモリセクタ１２のアドレスではない。このため、制御回路３４は、メモリセクタ１２ａから１２ｅのアドレスを取得する。なお、ステップＳ５０とステップＳ５２とは順序が反対である場合でもよい。
【００４５】
図８を参照に、制御回路３４は、外部回路から入力されたメモリセクタ１２のアドレスが、アドレス記憶部３２から取得したアドレスと一致するか判断する（ステップＳ５４）。その結果、一致すると判断した場合、制御回路３４は、外部回路から入力されたメモリセクタ１２の列アドレス及び行アドレスを、対応する冗長セクタ１４の列アドレス及び行アドレスに変換する（ステップＳ５６）。図９において、外部回路から入力されたメモリセクタ１２のアドレスは、メモリセクタ１２ｂのアドレスであり、アドレス記憶部３２から取得したアドレスは、メモリセクタ１２ａから１２ｅのアドレスである。よって、アドレスは一致するため、制御回路３４は、外部回路から入力されたメモリセクタ１２ｂの列アドレス及び行アドレスを、対応する冗長セクタ１４ｂの列アドレス及び行アドレスに変換する。
【００４６】
図８を参照に、制御回路３４は、変換した列アドレス及び変換した行アドレスを列デコーダー２６及び行デコーダー２８に出力する（ステップＳ５８）。図９において、制御回路３４は、冗長セクタ１４ｂのアドレスを列デコーダー２６及び行デコーダー２８に出力することになる。制御回路３４が、外部回路から入力されたメモリセクタ１２のアドレスとアドレス記憶部３２から取得したアドレスとが不一致であると判断した場合、制御回路３４は、外部回路から取得したメモリセクタ１２のアドレスのまま、列デコーダー２６及び行デコーダー２８に出力する（ステップＳ６０）。
【００４７】
実施例３によれば、図８に示すように、制御回路３４は、外部回路から入力されたメモリセクタ１２のアドレス（列アドレス及び行アドレス）が、アドレス記憶部３２から取得したアドレスに一致するか判断する。その結果、一致すると判断した場合、制御回路３４は、外部回路から入力されたメモリセクタ１２の列アドレス及び行アドレスを、対応する冗長セクタ１４の列アドレス及び行アドレスに変換する。これにより、不良メモリセルを有するメモリセクタ１２が、同一行に係る複数のメモリセクタ１２である場合でも、不良メモリセルを有するメモリセクタ１２にアクセスさせずに、対応する冗長セクタ１４にアクセスさせることができる。つまり、不良メモリセルを有するメモリセクタ１２を対応する冗長セクタ１４に置き換えることができ、不良メモリセルを救済することができる。
【００４８】
また、実施例１のようにグローバルライン２４が跨る同一列に配置された全てのメモリセクタ１２に不良メモリセルが発生した場合でも、実施例３に係る制御方法を行うことで、不良メモリセルを全て救済することももちろん可能である。特に、同一列に係る複数のメモリセクタ１２それぞれに不良メモリセルが発生し、且つ、不良メモリセルを有するメモリセクタ１２と同一行のメモリセクタ１２にも不良メモリセルが発生している場合に、実施例３に係る制御方法は有効である。
【００４９】
さらに、冗長セクタ１４は、グローバルライン２４延伸方向（列方向）に配置している。一般的に、同一列に配置されたメモリセクタ１２の個数は、同一行に配置されたメモリセクタ１２の個数に比べて多い。つまり、冗長セクタ１４をグローバルライン２４延伸方向（列方向）に配置することで、行方向に配置した場合に比べて、より多く設けることができる。よって、より多くのメモリセクタ１２を冗長セクタ１４に置き換えることができ、より多くの不良メモリセルを救済することが可能となる。
【実施例４】
【００５０】
実施例４は、グローバルライン２４がグローバルライン２４延伸方向で２つに分割している場合の例である。なお、実施例４に係るフラッシュメモリのメモリセルアレイ周辺のブロック図は、グローバルライン２４がグローバルライン２４延伸方向で２つに分割している点を除いて実施例１と同じであり、図３に示しているので説明を省略する。
【００５１】
図１０を用いて、不良メモリセルを救済する制御方法を説明する。図１０を参照に、行列状に配置された複数のメモリセクタ１２のうち、上部分のメモリセクタ１２Ｐのビットライン１８には分割したグローバルライン２４の一方が接続し、下部分のメモリセクタ１２Ｑのビットライン１８には分割したグローバルライン２４の他方が接続する。分割したグローバルライン２４の一方が跨るメモリセクタ１２Ｐのうち、同一列に係るメモリセクタ１２ａから１２ｅに含まれるメモリセルに不良が発生している。また、その他、不規則な位置のメモリセクタ１２ｆから１２ｈに含まれるメモリセルに不良が発生している。
【００５２】
このような場合、分割したグローバルライン２４の一方が跨る、同一列に係るメモリセクタ１２ａから１２ｅは、例えば実施例１で示した制御方法を実行することにより、冗長セクタ１４ａから１４ｅに置き換えることができる。この際、図４のステップＳ１２に示す、制御回路３４が、アドレス記憶部３２から列アドレスを取得するステップは、アドレス記憶部３２に記憶されているメモリセクタ１２のアドレスが、分割したグローバルライン２４が跨る同一列に係るメモリセクタ１２のアドレスである場合に、列アドレスを取得する。つまり、ステップＳ１４に示す、列アドレスが一致するか判断するステップは、分割したグローバルライン２４単位で実施することになる。不規則な位置のメモリセクタ１２ｆから１２ｈは、例えば実施例３で示した制御方法を実行することにより、冗長セクタ１４ｆから１４ｈに置き換えることができる。このようにして、不良メモリセルを救済することができる。
【００５３】
次に、図１１を用いて、図１０とは異なる位置のメモリセクタ１２に含まれるメモリセルに不良が発生した場合の制御方法を説明する。図１１を参照に、行列状に配置された複数のメモリセクタ１２のうち、分割したグローバルライン２４の一方が跨るメモリセクタ１２Ｐのうち、同一列に係るメモリセクタ１２ａから１２ｅに含まれるメモリセルに不良が発生している。また、分割したグローバルライン２４の他方が跨るメモリセクタ１２Ｑのうち、メモリセクタ１２ａから１２ｅとは異なる列で、同一列に係るメモリセクタ１２ｆから１２ｊに含まれるメモリセルに不良が発生している。
【００５４】
このような場合、分割したグローバルライン２４の一方が跨る同一列に係るメモリセクタ１２ａから１２ｅと、分割したグローバルライン２４の他方が跨る同一列に係るメモリセクタ１２ｆから１２ｊと、は共に、例えば、図１０で説明したように実施例１で示した制御方法を実行することにより、冗長セクタ１４ａから１４ｊに置き換えることができる。このようにして、不良メモリセルを救済することができる。
【００５５】
実施例４によれば、図１０及び図１１で示したように、分割したグローバルライン２４単位で、実施例１で示した制御方法を実行する。つまり、制御回路３４は、分割したグローバルライン２４単位で、外部回路から入力されたメモリセクタ１２のアドレスのうち列アドレスを、アドレス記憶部３２から取得した列アドレスに一致するか判断する。そして、一致した場合に、外部回路から入力されたメモリセクタの列アドレスを、対応する冗長セクタの列アドレスに変換する。これにより、分割したグローバルライン２４単位で、不良メモリセルを有するメモリセクタ１２の列アドレスを対応する冗長セクタ１４の列アドレスに変換しない場合に比べ、処理速度の高速化を図ることができる。
【００５６】
実施例４において、グローバルライン２４は、グローバルライン２４延伸方向で２つに分割している場合を例に示したが、これに限らず、グローバルライン２４延伸方向に３つや４つ等、２以上に分割している場合でも同様の効果を得ることができる。
【００５７】
以上、本発明の実施例について詳述したが、本発明は係る特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
【図面の簡単な説明】
【００５８】
【図１】図１はセクタ冗長を説明するための図である。
【図２】図２はグローバルラインについて説明するための図である。
【図３】図３は実施例１に係るフラッシュメモリの、メモリセルセルアレイ周辺のブロック図である。
【図４】図４は実施例１に係るフラッシュメモリの、不良メモリセルを救済するための制御方法を示すフローチャートである。
【図５】図５は実施例１に係るフラッシュメモリの、不良メモリセルを救済するための制御方法を説明するための図である。
【図６】図６は実施例２に係るフラッシュメモリの、不良メモリセルを救済するための制御方法を示すフローチャートである。
【図７】図７は実施例２に係るフラッシュメモリの、不良メモリセルを救済するための制御方法を説明するための図である。
【図８】図８は実施例３に係るフラッシュメモリの、不良メモリセルを救済するための制御方法を示すフローチャートである。
【図９】図９は実施例３に係るフラッシュメモリの、不良メモリセルを救済するための制御方法を説明するための図である。
【図１０】図１０は実施例４に係るフラッシュメモリの、不良メモリセルを救済するための制御方法を説明するための図（その１）である。
【図１１】図１１は実施例４に係るフラッシュメモリの、不良メモリセルを救済するための制御方法を説明するための図（その２）である。
【符号の説明】
【００５９】
１０  メモリセルアレイ
１２  メモリセクタ
１４  冗長セクタ
１６  ワードライン
１８  ビットライン
２０  メモリセル
２１  スイッチ
２２  セクタ選択部
２３  スイッチ
２４  グローバルライン
２６  列デコーダー
２８  行デコーダー
３０  高電圧発生回路
３２  アドレス記憶部
３４  制御回路
【図１】
0005451971.tif 000002
【図２】
0005451971.tif 000003
【図３】
0005451971.tif 000004
【図４】
0005451971.tif 000005
【図５】
0005451971.tif 000006
【図６】
0005451971.tif 000007
【図７】
0005451971.tif 000008
【図８】
0005451971.tif 000009
【図９】
0005451971.tif 000010
【図１０】
0005451971.tif 000011
【図１１】
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