(57)【特許請求の範囲】
【請求項１】
高電圧を生成する高電圧発生器と、
前記高電圧を受信し、選択されたメモリーブロックの複数のワードラインにワードライン電圧を提供する第１トランジスターと、を含み、
前記高電圧は、負のワードライン電圧が前記ワードラインの中の少なくとも１つに提供されるか否かによって、可変される不揮発性メモリー装置。
【請求項２】
前記第１トランジスターのウェルに印加されるウェル電圧を生成するウェル電圧発生器をさらに含み、
負のワードライン電圧が前記選択されたメモリーブロックの前記ワードラインの中の少なくとも１つに提供されるか否かによって、前記ウェル電圧が可変される請求項１に記載の不揮発性メモリー装置。
【請求項３】
負電圧ワードライン電圧が前記選択されたメモリーブロックの前記ワードラインの中の少なくとも１つに提供される時、前記ウェル電圧は、負のレベルを有する請求項２に記載の不揮発性メモリー装置。
【請求項４】
アドレスデコーダーは、複数のメモリーブロック選択器を含み、各々のメモリーブロック選択器は、
選択されたメモリーブロックのワードラインに前記ワードライン電圧を提供するためのメモリーブロック選択回路を制御するブロックワードラインと、
活性化信号に応答して前記ブロックワードラインに前記高電圧を提供するプルアップ回路と、
前記活性化信号に応答して前記第１トランジスターの前記ウェルから前記ブロックワードラインを電気的に遮断し、前記活性化信号の相補的な信号に応答して前記第１トランジスターの前記ウェルに前記ブロックワードラインを電気的に連結されるプルダウン回路を含む請求項２に記載の不揮発性メモリー装置。
【請求項５】
プログラム動作、読出し動作、検証読出し動作、或いは消去動作の内に負電圧が前記選択されたメモリーブロックの前記ワードラインの中の少なくとも１つに提供されるか否かによって、前記高電圧と前記ウェル電圧とを可変するように前記高電圧発生器、及び前記ウェル電圧発生器を制御する制御ロジックをさらに含む請求項２に記載の不揮発性メモリー装置。
【請求項６】
前記負のワードライン電圧は、少なくとも１つのプログラム状態のためのプログラム検証動作で選択されたワードラインに提供される請求項１に記載の不揮発性メモリー装置。
【請求項７】
前記負のワードライン電圧は、消去されたメモリーセルを検証するための前記プログラム検証動作で前記選択されたワードラインに提供される請求項６に記載の不揮発性メモリー装置。
【請求項８】
前記負のワードライン電圧は、少なくとも１つのプログラム状態のための読出し動作で選択されたワードラインに提供される請求項１に記載の不揮発性メモリー装置。
【請求項９】
不揮発性メモリー装置の駆動方法において、
高電圧を生成して、アドレスデコーダーでメモリーブロック選択器の第１トランジスターに前記高電圧を印加し、
アドレス情報に基づいて選択されたワードラインに前記メモリーブロック選択器を通じて入力されたワードライン電圧を提供し、
前記選択されたワードラインに提供される前記入力されたワードライン電圧が負電圧であるか否かによって、前記高電圧を可変することを含む駆動方法。
【請求項１０】
前記第１トランジスターのウェルにウェル電圧を印加し、前記選択されたワードラインに前記入力されたワードライン電圧が負電圧であるか否かによって、前記ウェル電圧を可変することをさらに含む請求項９に記載の駆動方法。
【請求項１１】
増加型パルスプログラム（以下、‘ＩＳＰＰ’）プログラムループ動作のプログラム実行区間で前記高電圧は、第１レベルを有し、前記ウェル電圧は、第３レベルを有し、
前記ＩＳＰＰプログラムループ動作の検証読出し区間で前記高電圧は、前記第１レベルより低い第２レベルを有し、前記ウェル電圧は、前記第３レベルより低い第４レベルを有する請求項１０に記載の駆動方法。
【請求項１２】
前記不揮発性メモリー装置の中の各々のメモリーセルは、消去状態及び複数のプログラム状態にプログラム可能であり、読出し動作は、前記プログラム状態の中の少なくとも１つで負の検証読出しで実行され、各々のＩＳＰＰプログラムループで、検証読出し動作が前記負の検証読出しレベルに実行される時、１つの周期との間前記高電圧、及び前記ウェル電圧は、各々第１レベル、及び第３レベルを有し、検証読出し動作において、前記負の検証読出しレベルに実行される時、１つの周期との間に前記高電圧と前記ウェル電圧は、各々前記第１レベルより低い第２レベル、及び前記第３レベルより低い第４レベルを有する請求項１０に記載の駆動方法。
【請求項１３】
前記負の検証レベルで前記検証読出し動作がパスされた後に、前記負の検証読出しレベルの検証読出し動作は、次のＩＳＰＰプログラムループで除去される請求項１２に記載の駆動方法。
【請求項１４】
前記不揮発性メモリー装置は、消去状態及び複数のプログラム状態にプログラムされ、検証読出し動作は、前記プログラム状態の中の少なくとも１つで負の検証レベルで実行され、各々のＩＳＰＰプログラムループで、前記負の検証レベルの前記検証読出し動作がパスされる時まで、前記高電圧、及び前記ウェル電圧は、各々第２レベル、及び第３レベルを有し、前記負の検証レベルの前記検証読出し動作がパスされた後には、前記高電圧、及び前記ウェル電圧は、各々前記第２レベルより高い第１レベル、及び前記第３レベルより高い第４レベルを有する請求項１０に記載の駆動方法。
【請求項１５】
前記負の検証レベルの前記検証読出し動作がパスされた後には、前記負の検証レベルで検証読出し動作が次のＩＳＰＰプログラムループで除去される請求項１４に記載の駆動方法。
【請求項１６】
前記選択されたワードラインに提供される検証電圧の相異なるレベルと関連され、前記高電圧が相異なるレベルに可変され、そして前記ウェル電圧が相異なるレベルに可変される請求項１０に記載の駆動方法。
【請求項１７】
前記高電圧は、１以上の負の検証電圧を有するプログラム及び検証区間との間に、第１レベルに設定され、１つの負の検証電圧を有するプログラム及び検証区間との間に、第２レベルに設定され、負の検証電圧がないプログラム及び検証区間との間に、第３レベルに設定され、ここで、前記第１レベルは、前記第２レベルより低いし、前記第２レベルは、前記第３レベルより低い請求項１６に記載の駆動方法。
【請求項１８】
前記高電圧、及び前記ウェル電圧は、１以上の負の検証電圧を有するプログラム及び検証区間との間に、各々第１レベルに設定され、１つの負の検証電圧を有するプログラム及び検証区間との間に、各々第２レベルに設定され、負の検証電圧がないプログラム及び検証区間との間に、各々第３レベルに設定され、ここで、前記第１レベルは、前記第２レベルより低いし、前記第２レベルは、前記第３レベルより低いし、前記ウェル電圧の相異なるレベルは、負電圧、或いは接地電圧である請求項１６に記載の駆動方法。
【請求項１９】
ワードライン、及びビットラインに対応して配置される複数のメモリーセルを有する複数のメモリーブロックと、
アドレスに対応して前記複数のメモリーブロック中の選択されたメモリーブロックのワードラインにワードライン電圧を提供するように構成される複数のメモリーブロック選択器と、
前記ワードライン電圧を生成するように構成される電圧発生器と、
前記ビットラインを介して前記複数のメモリーブロックに接続され、前記選択されたメモリーブロックの前記ワードラインの中で選択されるワードラインと接続される少なくとも１つのメモリーセルにプログラムされるデータを記憶するように、または、前記選択されたメモリーブロックの前記ワードラインの中で選択されるワードラインと接続される少なくとも１つのメモリーセルから読み出されるデータを記憶するように構成される入出力回路と、
前記選択されたメモリーブロックのプログラム動作、読み取り動作、消去動作を実行するように、前記複数のメモリーブロック選択器と、前記電圧発生器と、入出力回路とを制御するように構成される制御回路と、を含み、
前記複数のメモリーブロック選択器のそれぞれは、
前記複数のメモリーブロックのメモリーブロックを選択するためのアドレスを使用して生成される活性化信号に応答して、ブロック選択ラインに高電圧を印加するように構成されるプルアップ回路と、
前記複数のメモリーブロックのメモリーブロックを選択しないために、前記活性化信号の相補的な信号に応答して、第２の端子のウェル電圧を前記ブロック選択ラインに印加するように構成される、第１の端子と前記第２の端子とに接続されるプルダウン回路と、
前記ブロック選択ラインの電圧に応答して、選択ラインの前記ワードライン電圧を、前記選択されるメモリーブロックのワードラインに提供するように構成される複数のブロック選択トランジスタと、を含み、
前記複数のブロック選択トランジスタのそれぞれは前記ブロック選択ラインに接続されるゲートを含み、
前記選択されるメモリーブロックの少なくとも１つのワードラインに負電圧が印加される場合、前記ウェル電圧は負のウェル電圧であり、前記負のウェル電圧は、前記複数のメモリーブロック選択器の少なくとも１つのウェルと、選択されていないメモリーブロックに対応するメモリーブロック選択器のブロック選択ラインに印加される不揮発性メモリー装置。
【請求項２０】
プログラム動作は増加型パルスプログラムを使用し、それぞれのメモリーセルは２ビット以上のデータを記憶する請求項１９に記載の不揮発性メモリー装置。
【請求項２１】
それぞれのメモリーセルは、消去状態、２ビットデータを符号化するための第１のプログラム状態、第２のプログラム状態または第３のプログラム状態の１つにプログラムされ、
前記制御回路は、第１の状態を目標とするメモリセルが成功的にプログラムされたか否かを判別するために第１の検証読出し動作を実行し、第２の状態を目標とするメモリセルが成功的にプログラムされたか否かを判別するために第２の検証読出し動作を実行し、第３の状態を目標とするメモリセルが成功的にプログラムされたか否かを判別するために第３の検証読出し動作を実行し前記第１の検証読出し動作は負の電圧を使用する請求項２０に記載の不揮発性メモリー装置。
【請求項２２】
前記制御回路は、消去状態を目標とするメモリセルが、成功的にプログラム禁止されたか否かを判別するために消去、検証読み出し動作を実行する請求項２１に記載の不揮発性メモリー装置。
【請求項２３】
前記制御回路は、前記電圧発生器が高電圧レベルを設定するように制御し、前記第１の検証読出し動作の高電圧レベルは、前記第２の検証読出し動作および前記第３の検証読出し動作の高電圧レベルよりも低い請求項２１に記載の不揮発性メモリー装置。
【請求項２４】
前記負のウェル電圧は、負電圧である請求項１９に記載の不揮発性メモリー装置。
【請求項２５】
前記制御回路は、前記電圧発生器が、前記ウェル電圧のレベルに対応して高電圧レベルを設定するように制御し、前記ウェル電圧は、前記複数のメモリーブロック選択器の少なくとも１つのウェルに印加される請求項１９に記載の不揮発性メモリー装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性メモリー装置、その駆動方法、及びそれを含むメモリーシステムに関する。
【背景技術】
【０００２】
半導体メモリー装置は、一般的に、人工衛星から家庭用電子機器までの範囲に属するマイクロプロセッサーを基盤にするアプリケーション及びコンピュータのようなデジタルロジック回路設計において最も必須なマイクロ電子素子である。したがって、高い集積度、及び速い速度のための縮小（Ｓｃａｌｉｎｇ）を通じて得られるプロセスの向上、及び技術開発を含む半導体メモリーの製造技術の進歩は、他のデジタルロジックシステムの性能を向上させることに役に立つ。
【０００３】
半導体メモリー装置は、大きく揮発性半導体メモリー装置と不揮発性半導体メモリー装置に分かれる。不揮発性半導体メモリー装置は、電源が遮断されてもデータを保持し続けるすることができる。不揮発性メモリーに格納されるデータは、メモリー製造技術によって、固定(permanent)であるか、或いは再プログラム可能である。不揮発性半導体メモリー装置は、コンピュータ、航空電子工学、通信、そして家電技術産業のような広い範囲の応用分野でプログラム及びマイクロコードの格納のために使われる。
【０００４】
不揮発性メモリー装置の代表的な例としてフラッシュメモリー装置がある。最近では、メモリー装置に対する高集積要求が増加するにつれて、１つのメモリーセルにマルチビットを格納するマルチ・ビットメモリー装置が標準の製品になっている。
【発明の概要】
【発明が解決しようとする課題】
【０００５】
本発明は、上述の事情に鑑みてなされたもので、その目的は、新規な不揮発性メモリー装置、及びそれを含むメモリーシステムを提供することにある。
【課題を解決するための手段】
【０００６】
本発明の実施形態による不揮発性メモリー装置は、高電圧を生成する高電圧発生器と、前記高電圧を受信し、選択されたメモリーブロックの複数のワードラインにワードライン電圧を提供する第１トランジスターと、を含み、前記高電圧は、負のワードライン電圧が前記ワードラインの中の少なくとも１つに提供されるか否かによって、可変される。
【０００７】
実施形態において、前記第１トランジスターのウェルに印加されるウェル電圧を生成するウェル電圧発生器をさらに含み、負のワードライン電圧が前記選択されたメモリーブロックの前記ワードラインの中の少なくとも１つに提供されるか否かによって、前記ウェル電圧が可変される。
【０００８】
実施形態において、負電圧ワードライン電圧が前記選択されたメモリーブロックの前記ワードラインの中の少なくとも１つに提供される時、前記ウェル電圧は、負のレベルを有する。
【０００９】
実施形態において、前記アドレスデコーダーは、複数のメモリーブロック選択器を含み、各々のメモリーブロック選択器は、選択されたメモリーブロックのワードラインに前記ワードライン電圧を提供するためのメモリーブロック選択回路を制御するブロックワードラインと、活性化信号に応答して前記ブロックワードラインに前記高電圧を提供するプルアップ回路と、前記活性化信号に応答して前記第１トランジスターの前記ウェルから前記ブロックワードラインを電気的に遮断し、前記活性化信号の相補的な信号に応答して前記第１トランジスターの前記ウェルに前記ブロックワードラインを電気的に連結されるプルダウン回路を含む。
【００１０】
実施形態において、プログラム動作、読出し動作、検証読出し動作、或いは消去動作の内に負電圧が前記選択されたメモリーブロックの前記ワードラインの中の少なくとも１つに提供されるか否かによって、前記高電圧と前記ウェル電圧とを可変するように前記高電圧発生器、及び前記ウェル電圧発生器を制御する制御ロジックをさらに含む。
【００１１】
実施形態において、前記負のワードライン電圧は、少なくとも１つのプログラム状態のためのプログラム検証動作で選択されたワードラインに提供される。
【００１２】
実施形態において、前記負のワードライン電圧は、消去されたメモリーセルを検証するための前記プログラム検証動作で前記選択されたワードラインに提供される。
【００１３】
実施形態において、前記負のワードライン電圧は、少なくとも１つのプログラム状態のための読出し動作で選択されたワードラインに提供される。
【００１４】
本発明の実施形態による不揮発性メモリー装置の駆動方法は、高電圧を生成して、アドレスデコーダーでメモリーブロック選択器の第１トランジスターに前記高電圧を印加し、アドレス情報に基づいて選択されたワードラインに前記メモリーブロック選択器を通じて入力されたワードライン電圧を提供し、前記選択されたワードラインに提供される前記入力されたワードライン電圧が負電圧であるか否かによって、前記高電圧を可変することを含む。
【００１５】
実施形態において、前記第１トランジスターのウェルにウェル電圧を印加し、前記選択されたワードラインに前記入力されたワードライン電圧が負電圧であるか否かによって、前記ウェル電圧を可変することをさらに含む。
【００１６】
実施形態において、増加型パルスプログラム（以下、‘ＩＳＰＰ’）プログラムループ動作のプログラム実行区間で前記高電圧は、第１レベルを有し、前記ウェル電圧は、第３レベルを有し、前記ＩＳＰＰプログラムループ動作の検証読出し区間で前記高電圧は、前記第１レベルより低い第２レベルを有し、前記ウェル電圧は、前記第３レベルより低い第４レベルを有する。
【００１７】
実施形態において、前記不揮発性メモリー装置の中の各々のメモリーセルは、消去状態及び複数のプログラム状態にプログラム可能であり、読出し動作は、前記プログラム状態の中の少なくとも１つで負の検証読出しで実行され、各々のＩＳＰＰプログラムループで、検証読出し動作が前記負の検証読出しレベルに実行される時、１つの周期との間前記高電圧、及び前記ウェル電圧は、各々第１レベル、及び第３レベルを有し、検証読出し動作において、前記負の検証読出しレベルに実行される時、１つの周期との間に前記高電圧と前記ウェル電圧は、各々前記第１レベルより低い第２レベル、及び前記第３レベルより低い第４レベルを有する。
【００１８】
実施形態において、前記負の検証レベルで前記検証読出し動作がパスされた後に、前記負の検証読出しレベルの検証読出し動作は、次のＩＳＰＰプログラムループで除去される。
【００１９】
実施形態において、前記不揮発性メモリー装置は、消去状態及び複数のプログラム状態にプログラムされ、検証読出し動作は、前記プログラム状態の中の少なくとも１つで負の検証レベルで実行され、各々のＩＳＰＰプログラムループで、前記負の検証レベルの前記検証読出し動作がパスされる時まで、前記高電圧、及び前記ウェル電圧は、各々第２レベル、及び第３レベルを有し、前記負の検証レベルの前記検証読出し動作がパスされた後には、前記高電圧、及び前記ウェル電圧は、各々前記第２レベルより高い第１レベル、及び前記第３レベルより高い第４レベルを有する。
【００２０】
実施形態において、前記負の検証レベルの前記検証読出し動作がパスされた後には、前記負の検証レベルで検証読出し動作が  次の負のＩＳＰＰプログラムループで除去される。
【００２１】
実施形態において、前記選択されたワードラインに提供される検証電圧の相異なるレベルと関連され、前記高電圧が相異なるレベルに可変され、そして前記ウェル電圧が相異なるレベルに可変される。
【００２２】
実施形態において、前記高電圧は、１以上の負の検証電圧を有するプログラム及び検証区間との間に、第１レベルに設定され、１つの負の検証電圧を有するプログラム及び検証区間との間に、第２レベルに設定され、負の検証電圧がないプログラム及び検証区間との間に、第３レベルに設定され、ここで前記第１レベルは、前記第２レベルより低いし、前記第２レベルは前記第３レベルより低い。
【００２３】
実施形態において、前記高電圧、及び前記ウェル電圧は、１以上の負の検証電圧を有するプログラム及び検証区間との間に各々第１レベルに設定され、１つの負の検証電圧を有するプログラム及び検証区間との間に各々第２レベルに設定され、負の検証電圧がないプログラム及び検証区間との間に各々第３レベルに設定され、ここで、前記第１レベルは、前記第２レベルより低いし、前記第２レベルは、前記第３レベルより低いし、前記ウェル電圧の相異なるレベルは、負電圧、或いは接地電圧である。
【００２４】
本発明の実施形態による装置は、複数のワードライン、及び複数のビットラインの交差する所に形成される複数のメモリーセルを有する複数のメモリーブロックと、入力アドレスに応答して前記メモリーブロックの中の何れか１つを選択し、前記入力アドレスに対応する前記選択されたメモリーブロックに選択されたワードラインにワードライン電圧を提供するアドレスデコーダーと、プログラム動作でメモリーセルアレイにプログラムなるデータを臨時に格納するか、或いは、読出し動作で前記メモリーセルアレイから読出されたデータを臨時に格納する入出力バッファーと、ワードライン電圧、高電圧、及びウェル電圧を生成する電圧発生器と、前記ウェル電圧のレベルによって、前記高電圧のレベルを調節するために前記電圧発生器を制御する制御ロジックと、を含む。
【００２５】
実施形態において、前記制御ロジックは、負電圧が前記選択されたメモリーブロックのワードラインに提供されるか否かによって、前記ウェル電圧のレベルを可変するために前記電圧発生器を制御する。
【００２６】
実施形態において、前記電圧発生器は、前記負電圧を生成する負電圧発生器を含む。
【００２７】
実施形態において、前記不揮発性メモリー装置を制御するメモリー制御器をさらに含み、前記不揮発性メモリー装置は、負電圧が選択されたワードラインに前記アドレスデコーダーを通じて提供されるか否かによって、前記アドレスデコーダーの第１トランジスターのウェルに印加されるウェル電圧のレベル、或いは前記第１トランジスターに提供される前記高電圧のレベルを調節するように制御する。
【００２８】
実施形態において、  前記メモリー制御器は、Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ（ＵＳＢ）、Ｍｕｌｔｉｍｅｄｉａ  Ｃａｒｄ（ＭＭＣ）、Ｐｅｒｉｐｈｅｒａｌ  Ｃｏｍｐｏｎｅｎｔ  Ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ（ＰＣＩ）、ＰＣＩ−Ｅｘｐｒｅｓｓ（ＰＣＩ−Ｅ）、Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ（ＡＴＡ、Ｐａｒａｌｌｅｌ−ＡＴＡ、ｐＡＴＡ）、Ｓｅｒｉａｌ−ＡＴＡ（ＳＡＴＡ）、ｅｘｔｅｒｎａｌ  ＳＡＴＡ（ｅＳＡＴＡ）、Ｓｍａｌｌ  Ｃｏｍｐｕｔｅｒ  Ｓｍａｌｌ  Ｉｎｔｅｒｆａｃｅ（ＳＣＳＩ）、Ｅｎｈａｎｃｅｄ  Ｓｍａｌｌ  Ｄｉｓｋ  Ｉｎｔｅｒｆａｃｅ（ＥＳＤＩ）、ａｎｄ  Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ（ＩＤＥ）から選択された標準化されたインターフェースプロトコルを具備するホストインターフェース回路を含む。
【発明の効果】
【００２９】
本発明による不揮発性メモリー装置は、信頼性を向上させることができる。
【図面の簡単な説明】
【００３０】
【図１】本発明による不揮発性メモリー装置の第１実施形態を示す図面である。
【図２】図１に示す不揮発性メモリー装置のプログラム方法を説明するための閾値電圧分布に対する第１実施形態を示す図面である。
【図３】図２に示す閾値電圧分布によるプログラム動作におけるウェル電圧と高電圧の制御方法に対する第１実施形態を示す図面である。
【図４】図１に示す不揮発性メモリー装置のプログラム方法に対する第１実施形態を示す流れ図である。
【図５】図２に示す閾値電圧分布によるプログラム動作におけるウェル電圧と高電圧の制御方法に対する第２実施形態を示す図面である。
【図６】図１に示す不揮発性メモリー装置のプログラム方法に対する第２実施形態を示す流れ図である。
【図７】図１に示す不揮発性メモリー装置のプログラム方法を説明するための閾値電圧分布に対する第２実施形態を示す図面である。
【図８】図７に示す閾値電圧分布によるプログラム動作におけるウェル電圧と高電圧の制御方法に対する実施形態を示す図面である。
【図９】図１に示す不揮発性メモリー装置のプログラム方法を説明するための閾値電圧分布に対する第３実施形態を示す図面である。
【図１０】図９に示す閾値電圧分布によるプログラム動作におけるウェル電圧と高電圧の制御方法を示す第１実施形態を示す図面である。
【図１１】図９に示す閾値電圧分布によるプログラム動作におけるウェル電圧と高電圧の制御方法を示す第２実施形態を示す図面である。
【図１２】図９に示す閾値電圧分布によるプログラム動作におけるウェル電圧と高電圧の制御方法を示す第３実施形態を示す図面である。
【図１３】図１に示す不揮発性メモリー装置の読出し動作のための閾値電圧分布を示す図面である。
【図１４】本発明の実施形態による３−ビットＭＬＣ不揮発性メモリー装置のプログラム方法のための閾値電圧分布に対する実施形態を示す図面である。
【図１５】本発明の実施形態による４−ビットＭＬＣ不揮発性メモリー装置のプログラム方法のための閾値電圧分布に対する実施形態を示す図面である。
【図１６】図１に示すアドレスデコーダーの実施形態を示す図面である。
【図１７】図１に示す不揮発性メモリー装置のプログラム動作における電圧制御方法に対する実施形態を示す図面である。
【図１８】本発明による不揮発性メモリー装置の第２実施形態を示す図面である。
【図１９】本発明による不揮発性メモリー装置の第３実施形態を示す図面である。
【図２０】本発明の実施形態によるメモリーシステムに対する実施形態のブロック図である。
【図２１】本発明の実施形態による不揮発性メモリー装置を有するメモリーカードのブロック図である。
【図２２】本発明の実施形態による不揮発性メモリー装置を有するｍｏｖｉＮＡＮＤのブロック図である。
【図２３】本発明の実施形態によるＳＳＤのブロック図である。
【図２４】本発明の実施形態によるコンピュータシステムのブロック図である。
【図２５】ＳＳＤを利用したサーバーシステムに対する実施形態のブロック図である。
【図２６】本発明の実施形態による電子機器のブロック図である。
【発明を実施するための形態】
【００３１】
以下、本発明が属する技術分野で通常の知識を有する者が本発明の技術的思想を容易に実施できるように本発明の実施形態を添付された図面を参照して説明する。
【００３２】
図１は、本発明の実施形態による不揮発性メモリー装置を示す図面である。図１を参照すると、不揮発性メモリー装置１００は、メモリーセルアレイ１１０、アドレスデコーダー１２０、入出力回路１３０、電圧発生器１４０、及び制御ロジック１５０を含む。本発明の制御ロジック１５０は、ワードラインに負電圧が印加されるか否かによって、高電圧ＶＰＰ、或いはウェル電圧ＶＷＬＬを可変(varies)／調節(adjusts)／決定(determines)／制御／選択する。ここで、ウェル電圧ＶＷＬＬは、アドレスデコーダー１２０のウェルに提供される電圧である。
【００３３】
図１に示す不揮発性メモリー装置は、ナンドフラッシュメモリー装置（ＮＡＮＤ  Ｆｌａｓｈ  Ｍｅｍｏｒｙ  Ｄｅｖｉｃｅ）である。しかし、本発明の不揮発性メモリー装置が必ずしもナンドフラッシュメモリー装置に限定される必要はない。本発明の不揮発性メモリー装置は、ノアフラッシュメモリー装置、抵抗変化メモリー装置（Ｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＲＲＡＭ）、相変化メモリー装置（Ｐｈａｓｅ−Ｃｈａｎｇｅ  Ｍｅｍｏｒｙ：ＰＲＡＭ）、磁気抵抗メモリー装置（Ｍａｇｎｅｔｒｏｒｅｓｉｓｔｉｖｅ  ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＭＲＡＭ）、強誘電体メモリー装置（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ  ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＦＲＡＭ）、スピン注入磁化反転メモリー装置（Ｓｐｉｎ  Ｔｒａｎｓｆｅｒ  Ｔｏｒｑｕｅ  ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ：ＳＴＴ−ＲＡＭ）等であり得る。また、本発明の不揮発性メモリー装置は、３次元アレイ構造（Ｔｈｒｅｅ−Ｄｉｍｅｎｔｉｏｎａｌ  Ａｒｒａｙ  Ｓｔｒｕｃｔｕｒｅ）で具現されることができる。
【００３４】
メモリーセルアレイ１１０は、複数のワードラインＷＬ０〜ＷＬｍ−１、及び複数のビットラインＢＬ０〜ＢＬｎ−１が交差する所に形成された複数のメモリーセルを含む。ここで、ｍ及びｎは、自然数である。メモリーセルアレイ１１０は、複数のメモリーブロック（図示せず）を含む。図１では実施形態として、１つのメモリーブロックが示される。各々のメモリーブロックは、複数のページを含む。そして、ページの各々は、対応するワードラインに連結された複数のメモリーセルを含む。不揮発性メモリー装置１００は、ブロック単位で消去動作を実行し、ページ単位で書込み動作、或いは読出し動作を実行することができる。
【００３５】
各々のメモリーセルは、１ビットのデータ、或いは２ビット以上のデータを格納することができる。１つのメモリーセルに１ビットのデータを格納することができるメモリーセルは、シングルレベルセル（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ：ＳＬＣ）と称する。１つのメモリーセルに２ビット以上のデータを格納することができるメモリーセルは、マルチレベルセル（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ：ＭＬＣ）と称する。シングルレベルセルＳＬＣは、閾値電圧によって、消去状態（Ｅｒａｓｅ  Ｓｔａｔｅ）、或いはプログラム状態（Ｐｒｏｇｒａｍ  Ｓｔａｔｅ）を有する。マルチレベルセルＭＬＣは、閾値電圧によって、消去状態と複数のプログラム状態との中の何れか１つを有する。
【００３６】
続いて、図１を参照すると、メモリーセルアレイ１１０は、セルストリング構造（Ｃｅｌｌ  ＳＴｒｉｎｇ  Ｓｔｒｕｃｔｕｒｅ）で具現される。各々のセルストリングは、ストリング選択ライン（Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ：ＳＳＬ）に連結されるストリング選択トランジスターＳＳＴ、複数のワードラインＷＬ０〜ＷＬｍ−１に各々連結する複数のメモリーセルＭＣ０〜ＭＣｍ−１、そして接地選択ライン（Ｇｒｏｕｎｄ  Ｓｅｌｅｃｔｉｏｎ  Ｌｉｎｅ：ＧＳＬ）に連結される接地選択トランジスターＧＳＴを含む。ここで、ストリング選択トランジスターＳＳＴは、ビットラインとストリングチャンネル（Ｓｔｒｉｎｇ  Ｃｈａｎｎｅｌ）との間に連結され、接地選択トランジスターＧＳＴは、ストリングチャンネルと共通ソースライン（Ｃｏｍｍｏｎ  ＳｏｕｒｃｅＬｉｎｅ：ＣＳＬ）との間に連結される。
【００３７】
アドレスデコーダー１２０は、選択ラインＳＳＬ、ＧＳＬ、及び複数のワードラインＷＬ０〜ＷＬｍ−１を通じてメモリーセルアレイ１１０に連結される。アドレスデコーダー１２０は、プログラム動作、或いは読出し動作においてアドレスＡＤＤＲを受信し、入力されたアドレスＡＤＤＲによって、複数のメモリーブロックの中の何れか１つのブロックを選択する。また、アドレスデコーダー１２０は、選択されたメモリーブロックで、入力されたアドレスＡＤＤＲによって、ワードラインを選択する。ここで、選択されたワードラインには、プログラム動作或いは読出し動作が実行されるメモリーセルが連結する。
【００３８】
また、アドレスデコーダー１２０は、選択されたワードライン、非選択されたワードライン、そして、選択ラインＳＳＬ、ＧＳＬに、プログラム動作、或いは読出し動作で必要なバイアス電圧（例えば、プログラム電圧、パス電圧、ストリング選択電圧、接地選択電圧）を印加する。ここで、バイアス電圧は、制御ロジック１５０の制御によって、電圧発生器１４０から生成される。
【００３９】
入出力回路１３０は、複数のビットラインＢＬ０〜ＢＬｎ−１を通じてメモリーセルアレイ１１０に連結される。入出力回路１３０は、複数のページバッファーＰＢ０〜ＰＢｎ−１を含む。複数のページバッファーＰＢ０〜ＰＢｎ−１は、選択されたワードラインに連結したメモリーセルにプログラムされるデータを一時的に格納するか、或いは選択されたワードラインに連結されたメモリーセルから読出すデータを一時的に格納する。
【００４０】
プログラム動作において、プログラムセルに連結されたビットラインにはビットラインプログラム電圧（例えば、０Ｖ）が各々印加され、プログラム禁止セルに連結されたビットラインにはビットライン禁止電圧（例えば、高電圧）が各々提供される。一方、ビットライン禁止電圧は、ビットラインプリチャージ電圧と称することもある。
【００４１】
電圧発生器１４０は、制御ロジック１５０の制御によって、不揮発性メモリー装置１００を駆動するための電圧を生成する。電圧発生器１４０は、高電圧レベル発生器１４２、低電圧レベル発生器１４４、負電圧レベル発生器１４６、及び電圧選択スイッチ１４８を含む。
【００４２】
高電圧レベル発生器１４２は、制御ロジック１５０の制御によって、駆動に必要な高電圧レベルを生成する。ここで、高電圧レベルは、プログラム電圧、パス電圧等として利用される。
【００４３】
低電圧レベル発生器１４４は、制御ロジック１５０の制御によって、駆動に必要な低電圧レベルを生成する。ここで、低電圧レベルは、読出し電圧、読出し検証電圧(read verify voltage)等として利用される。
【００４４】
負電圧レベル発生器１４６は、制御ロジック１５０の制御によって、駆動に必要な負電圧レベルを生成する。ここで負電圧レベルは、ワードライン電圧ＶＷＬ、ウェル電圧ＶＷＬＬ等として利用される。ここで、ワードライン電圧ＶＷＬは、プログラム電圧、パス電圧(pass voltage)、読出し電圧、読出し検証電圧、消去電圧等になる。
【００４５】
一方、負電圧レベル発生器１４６は、少なくとも１つのワードラインに負のワードライン電圧ＶＷＬが印加されるか否かによって、アクティブにされることができる。即ち、少なくとも１つのワードラインに負のワードライン電圧ＶＷＬが印加できない時には、負電圧レベル発生器１４６は非活性化される。しかし、本発明の負電圧レベル発生器１４６が必ずしもこれに限定される必要はない。本発明の負電圧レベル発生器１４６は、ワードラインに負電圧が印加されるか否かに関係なく、アクティブにされることができる。
【００４６】
電圧選択スイッチ１４８は、高電圧レベル発生器１４２から生成された高電圧レベル、低電圧レベルから生成された低電圧レベル、及び負電圧レベル発生器１４６から生成された負電圧レベルを、制御ロジック１５０の制御によって、駆動に必要なワードライン電圧ＶＷＬ、高電圧ＶＰＰ、ウェル電圧ＶＷＬＬとして選択し、選択された電圧をアドレスデコーダー１２０に提供する。
【００４７】
電圧選択スイッチ１４８は、ワードライン電圧ＶＷＬとして負電圧レベルを選択する時、ウェル電圧ＶＷＬＬとして負電圧レベルを選択する。また、電圧選択スイッチ１４８は、ワードライン電圧ＶＷＬとして負電圧レベルを選択する時、高電圧ＶＰＰに可変されたレベルを選択する。例えば、可変されたレベルは、ワードライン電圧ＶＷＬとして負電圧レベルでないレベルを選択する時の高電圧ＶＰＰレベルより低い。
【００４８】
電圧選択スイッチ１４８は、ワードライン電圧ＶＷＬとして負電圧レベルを選択しない時、ウェル電圧ＶＷＬＬとしてデフォルト（ｄｅｆａｕｌｔ）電圧（例えば、接地電圧）を選択できる。また、電圧選択スイッチ１４８は、ワードライン電圧ＶＷＬとして負電圧レベルを選択する時、ウェル電圧ＶＷＬＬとして負電圧レベルを選択できる。ここで、ワードライン電圧ＶＷＬの負電圧レベルは、ウェル電圧ＶＷＬＬの負電圧レベルと比較して同一であるか、或いは高いことである。
【００４９】
一方、負電圧レベル発生器１４６がアクティブにされる時、電圧選択スイッチ１４８のウェルに負電圧が提供される。即ち、少なくとも１つのワードラインに負のワードライン電圧ＶＷＬが印加される時、電圧選択スイッチ１４８のウェルに負電圧が提供される。
【００５０】
制御ロジック１５０は、不揮発性メモリー装置１００の全般的な動作（例えば、プログラム／読出し／消去）を制御する。制御ロジック１５０は、外部から提供される制御信号ＣＴＲＬによって、プログラム／読出し／消去動作を実行する。
【００５１】
制御ロジック１５０は、増加型パルスプログラム(Incremental step pulse program; ISPP)方式によって、プログラム動作を実行するように、アドレスデコーダー１２０、入出力回路１３０、及び電圧発生器１４０を制御する。
【００５２】
制御ロジック１５０は、プログラム動作、読出し動作、検証読出し動作、或いは消去動作において、少なくとも１つのワードラインに負電圧が印加されるか否かによって、高電圧ＶＰＰが可変(vary)されるように高電圧発生器１４４を制御する。
【００５３】
また、制御ロジック１５０は、プログラム動作、読出し動作、検証読出し動作、或いは消去動作において、少なくとも１つのワードラインに負電圧が印加されるか否かによって、ウェル電圧ＶＷＬＬが可変されるようにウェル電圧発生器１４６を制御する。言い換えれば、制御ロジック１５０は、ウェル電圧ＶＷＬＬによって、高電圧ＶＰＰが可変されるように電圧発生器１４０を制御する。
【００５４】
また、制御ロジック１５０は、複数の検証読出し動作において、相異なるウェル電圧のレベルを設定するための少なくとも２個のモードを含む。例えば、第１モードは、複数の検証読出し動作の中の少なくとも１つの検証読出し動作が完了する時まで第１レベルを有するウェル電圧を生成するが、その以後には第２レベルを有するウェル電圧を生成するように設定される。第２モードは、複数の検証読出し動作の中の少なくとも１つの検証読出し動作のみ第１レベルを有するウェル電圧を生成し、その他の区間では第２レベルを有するウェル電圧を生成するように設定される。一方、このようなモード設定は、使用者によって実行されるか、或いは制御ロジック１５０によって内部的に実行されることができる。
【００５５】
本発明による不揮発性メモリー装置１００は、少なくとも１つのワードラインに負電圧が印加されるか否かによって、高電圧ＶＰＰ、或いはウェル電圧ＶＷＬＬを可変させる。
【００５６】
本発明による不揮発性メモリー装置１００は、少なくとも１つのワードラインに負電圧が印加される時、ウェル電圧ＶＷＬＬを可変する。これで、素子（例えば、トランジスター）にＤＣパスが形成されることを防止する。例えば、素子は、ワードラインに連結されたＮ型ドーピング領域及びＰ型ドーピングされたウェルを含む。したがって、ワードラインに負電圧が印加される時、即ち、Ｎ型ドーピング領域に負電圧が印加される時、Ｐ型ド−ピングされたウェルに負電圧が提供されることによって、Ｐ型ウェルとＮ型ドーピング領域との間にＤＣパスが形成されることを防ぐ。
【００５７】
また、本発明による不揮発性メモリー装置１００は、ウェル電圧ＶＷＬＬと高電圧ＶＰＰの電圧差による素子（例えば、トランジスター）のジャンクション（Ｊｕｎｃｔｉｏｎ）破壊を防止できる。例えば、素子のウェルと高電圧ＶＰＰが印加されるドーピング領域との間に形成されたジャンクションは、最大高電圧ＶＰＰからウェル電圧ＶＷＬＬを減じた電圧が印加される。本発明による不揮発性メモリー装置１００では制御ロジック１５０の制御によって、高電圧ＶＰＰ、及びウェル電圧ＶＷＬＬが可変されることによって、素子のウェルと高電圧ＶＰＰが印加されるドーピング領域との間に形成されたジャンクションが破壊されない。
【００５８】
図２は、図１に示す不揮発性メモリー装置のプログラム方法を説明するための閾値電圧分布に対する第１実施形態を示す図面である。図２を参照すると、不揮発性メモリー装置１００の閾値電圧分布は、大きく４つの状態を有する。
【００５９】
ここで、４つの状態は、消去状態Ｅ、第１プログラム状態Ｐ１、第２プログラム状態Ｐ２、第３プログラム状態Ｐ３である。メモリーセルが第１プログラム状態Ｐ１に到達したことを知るために、第１検証レベルＶＦ１の検証読出し動作（以下、‘第１検証読出し動作’と称する）が実行される。ここで、第１検証レベルＶＦ１は、負の値である。メモリーセルが第２プログラム状態Ｐ２に到達したことを知るために、第２検証レベルＶＦ２の検証読出し動作（以下、‘第２検証読出し動作’と称する）が実行される。メモリーセルが第３プログラム状態Ｐ３に到達したことを知るために、第３検証レベルＶＦ３の検証読出し動作（以下、‘第３検証読出し動作’と称する）が実行される。
【００６０】
図３は、図２に示す閾値電圧分布によるプログラム動作において、ウェル電圧と高電圧との制御方法に対する第１実施形態を示す図面である。図３を参照すると、不揮発性メモリー装置１００は、増加型パルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍ：ＩＳＰＰ）方式でプログラム動作を実行する。ここで、増加型パルスプログラム方式は、ループ回数が増加されることによって順次的に増加されたプログラム電圧Ｖｐｇｍを選択されたワードラインＳｅｌ．ＷＬに印加する方式である。
【００６１】
続いて、図３を参照すると、プログラム電圧Ｖｐｇｍが選択されたワードラインＳｅｌ．ＷＬに提供される時、ウェル電圧ＶＷＬＬは、０Ｖであり、高電圧ＶＰＰは、第１レベルＶＰＰＨを有する。以後、第１検証読出し動作区間でウェル電圧ＶＷＬＬは、負のレベルＮＷＶを有し、高電圧ＶＰＰは、第２レベルＶＰＰＬを有する。ここで、第２レベルＶＰＰＬは、第１レベルＶＰＰＨより低い。以後、第２検証読出し動作区間でウェル電圧ＶＷＬＬは、０Ｖを有し、高電圧ＶＰＰは、第１レベルＶＰＰＨを有する。以後、第３検証読出し動作区間でウェル電圧ＶＷＬＬは、０Ｖを有し、高電圧ＶＰＰは、第１レベルＶＰＰＨを有する。
【００６２】
第１乃至第３検証読出し動作の中の少なくとも１つでフェイルが検出されれば、所定のレベルだけ増加されたプログラム電圧Ｖｐｇｍが選択されたワードラインＳｅｌ．ＷＬに提供される。
【００６３】
一方、第１検証読出し動作区間で第１プログラム状態Ｐ１を目標にするメモリーセルが全てプログラムされた時、その次、負プログラムループの第１検証読出し動作区間でウェル電圧ＶＷＬＬは、０Ｖであり、高電圧ＶＰＰは、第１レベルＶＰＰＨを有する。即ち、第１検証読出し動作がパスされる時まで、第１検証読出し区間のみで負のレベルＮＷＶを有するウェル電圧ＶＷＬＬと第２レベルＶＰＰＬを有する高電圧ＶＰＰが提供される。
【００６４】
一方、第１プログラム状態Ｐ１を目標にするメモリーセルが全てプログラムされたか判断するために、ページバッファー（図１参照）ＰＢ０〜ＰＢｎ−１各々は、プログラム動作において、第１プログラム状態Ｐ１に対応するビット値（例えば、‘１０’）を格納する。そして第１検証読出し動作において、第１プログラム状態Ｐ１に対応するビット値が格納されたページバッファーのみがパスビット（データ‘１’）、或いはフェイルビット（データ‘０’）を出力する。他のページバッファーは、第１検証読出し動作において、プログラム成功に関係なくパスビット（データ‘１’）を出力する。各ページバッファーＰＢ０〜ＰＢｎ−１から出力されるフェイルビットによって、第１検証読出し動作のパス、或いはフェイルが決定される。
【００６５】
一方、第１検証読出し動作がパスされる時、次のプログラムループでは第１検証読出し動作が実行できない。この時、点線の第１検証読出し区間は、プログラムループに含まれルか、或いは含まれない。
【００６６】
第２及び第３検証読出し動作も、上述した第１検証読出し動作と同一の方法に進行される。
【００６７】
上述した通り、第１検証読出し区間以外の区間でウェル電圧ＶＷＬＬは、０Ｖである。しかし、第１検証読出し区間以外の区間でウェル電圧ＶＷＬＬが必ずしも０Ｖである必要はない。第１検証読出し区間以外の区間にウェル電圧ＶＷＬＬは、負のレベルＮＷＬより高いレベルを有する。
【００６８】
本発明によるプログラム動作が必ずしも上述した方法に限定される必要はない。他の実施形態においてプログラム動作において、閾値電圧の状態は、消去状態Ｅで第１プログラム状態Ｐ１に、第１プログラム状態Ｐ１で第２プログラム状態Ｐ２に、第２プログラム状態Ｐ２で第３プログラム状態Ｐ３に順次的に変更できる。
【００６９】
図４は、図１に示す不揮発性メモリー装置のプログラム方法に対する第１実施形態を示す流れ図である。図１乃至図４を参照すると、不揮発性メモリー装置のプログラム方法は、次の通り進行される。
【００７０】
プログラム動作において、プログラムされるデータが入出力回路１３０（図１参照）の各ページバッファーＰＢ０〜ＰＢｎ−１にローディングされる（Ｓ１１０）。また、電圧発生器（図１参照、１４０）は、制御ロジック（図１参照、１５０）の制御によって、プログラム動作に必要なバイアス電圧（例えば、プログラム電圧、パス電圧、高電圧、ウェル電圧、検証読出し電圧等）を生成する。特に、アドレスデコーダー（図１参照、１２０）に提供される高電圧ＶＰＰは、第１レベルＶＰＰＨを有する。
【００７１】
制御ロジック１５０は、プログラムループ（ｉ）を進行させる。制御ロジック１５０は、ページバッファーＰＢ０〜ＰＢｎ−１にローディングされるデータによって、ビットラインＢＬ０〜ＢＬｎ−１をセットアップさせる。以後、非選択されたワードラインにパス電圧が印加され、選択されたワードラインにプログラム電圧Ｖｐｇｍが印加される（Ｓ１２０）。ここで、プログラム電圧Ｖｐｇｍのレベルは、ループ回数（ｉ）が増加されるたびに所定の値だけ増加される。
【００７２】
プログラム電圧Ｖｐｇｍが印加される前に選択されたワードラインに所定の時間との間パス電圧が印加できる。以後、プログラム復旧動作（ｐｒｏｇｒａｍ  ｒｅｃｏｖｅｒｙ  ｏｐｅｒａｔｉｏｎ）が実行される。このようなプログラム復旧動作では、ワードラインＷＬ０〜ＷＬｍ−１及びストリング選択ラインＳＳＬに印加されたバイアス電圧がディスチャージされ、ビットラインＢＬ０〜ＢＬｎ−１に印加された電圧がディスチャージされる。
【００７３】
以後、制御ロジック１５０は、アドレスデコーダー１２０のウェル電圧ＶＷＬＬによって、調節された高電圧ＶＰＰが生成されるように電圧発生器（図１参照、１４０）を制御する。例えば、制御ロジック１５０は、ウェル電圧ＶＷＬＬが負のレベルＮＷＶを有する時、第２レベルＶＰＰＬを有する高電圧ＶＰＰを選択するように高電圧発生器１４２及び電圧選択スイッチ１４８を制御する。ここで、高電圧ＶＰＰの調節動作は、プログラム復旧動作の完了に同期して実行されるか、或いは検証読出し動作の開始に同期して実行される。
【００７４】
制御ロジック１５０は、第１検証レベルＶＦ１を利用して第１プログラム状態Ｐ１を目標にするメモリーセルが正しくプログラムされたのか否かを判別するための第１検証読出し動作を実行し、第２検証レベルＶＦ２を利用して第２プログラム状態Ｐ２を目標にするメモリーセルが正しくプログラムされたのか否かを判別するための第２検証読出し動作を実行し、第３検証レベルＶＦ３を利用して第３プログラム状態Ｐ３を目標にするメモリーセルが正しくプログラムされたのか否かを判別するための第３検証読出し動作を実行する（Ｓ１３０）。
【００７５】
第１検証読出し動作において、第１検証レベルＶＦ１は、負の値である。この時、アドレスデコーダー１２０のウェルには負のレベルＮＷＶを有するウェル電圧ＶＷＬＬが提供され、ブロックワードラインＢＷＬには第２レベルＶＰＰＬを有する高電圧ＶＰＰが提供される。
【００７６】
一方、第１検証読出し動作がパスされた後には、アドレスデコーダー１２０のウェルには０Ｖのウェル電圧ＶＷＬＬが提供され、ブロックワードラインＢＷＬには第１レベルＶＰＰＨを有する高電圧ＶＰＰが提供される。
【００７７】
第１検証読出し動作が完了すると、第２検証読出し動作が実行される。第２検証読出し動作において、アドレスデコーダー１２０のウェルには０Ｖのウェル電圧ＶＷＬＬが提供され、ブロックワードラインＢＷＬには第１レベルＶＰＰＨを有する高電圧ＶＰＰが提供される。
【００７８】
第２検証読出し動作が完了すると、第３検証読出し動作が実行される。
【００７９】
第１乃至第３検証読出し動作全てがプログラムパスであるのかを判別する（Ｓ１４０）。制御ロジック１５０は、現在プログラムループで第１乃至第３検証読出し動作の中でパスされた検証読出し動作を次のプログラムループから除外させる。
【００８０】
もし、第１乃至第３検証読出し動作の全てがプログラムパスであると、プログラムループが終了される。反面に、第１乃至第３検証読出し動作の中の少なくとも１つがフェイルであると、制御ロジック１５０は、ループ回数（ｉ）が最大値であるのかを判別する（Ｓ１５０）。もし、ループ回数（ｉ）が最大であると、プログラム動作は、失敗に処理される。反面に、ループ回数（ｉ）が最大値ではないと、ループ回数（ｉ）が１だけ増加され、その次のプログラムループが進行される（Ｓ１６０）。
【００８１】
図５は、図２に示す閾値電圧分布によるプログラム動作において、ウェル電圧と高電圧の制御方法に対する第２実施形態を示す図面である。図５を参照すると、不揮発性メモリー装置１００は、増加型パルスプログラム方式にプログラム動作を実行する。
【００８２】
続いて図５を参照すると、第１検証レベルＶＦ１に対する第１検証読出し動作がパスされる時まで、ウェル電圧ＶＷＬＬは、負のレベルＮＷＶを有し、高電圧ＶＰＰは、第２レベルＶＰＰＨを有する。
【００８３】
以後、第１検証読出し動作がパスされた後には、ウェル電圧ＶＷＬＬは、０Ｖを有し、高電圧ＶＰＰは、第１レベルＶＰＰＨを有する。ここで、第１レベルＶＰＰＨは、第２レベルＶＰＰＬより高い。
【００８４】
上述した通り、第１検証読出し動作がパスされた後には、ウェル電圧ＶＷＬＬは、０Ｖである。しかし、第１検証読出し動作がパスされた後に、ウェル電圧ＶＷＬＬが必ずしも０Ｖである必要はない。第１検証読出し動作がパスされた後に、ウェル電圧ＶＷＬＬは、負のレベルＮＷＬより高いレベルを有する。
【００８５】
図６は、図１に示す不揮発性メモリー装置のプログラム方法に対する第２実施形態を示す流れ図である。図１、図２、図５、及び図６を参照すると、不揮発性メモリー装置のプログラム方法は、次の通り進行される。
【００８６】
プログラム動作において、プログラムデータが入出力回路１３０（図１参照）の各ページバッファーＰＢ０〜ＰＢｎ−１にローディングされる。アドレスデコーダー１２０（図１参照）に提供されるウェル電圧ＶＷＬＬは、負のレベルＮＷＶに設定され、高電圧ＶＰＰは、第２レベルＶＰＰＬに設定される（Ｓ２１０）。
【００８７】
制御ロジック１５０（図１参照）は、プログラムループ（ｉ）を進行させる。制御ロジック１５０は、ページバッファーＰＢ０〜ＰＢｎ−１にローディングされるデータによって、ビットラインＢＬ０〜ＢＬｎ−１をセットアップさせる。以後、非選択されたワードラインにパス電圧が印加され、選択されたワードラインにプログラム電圧Ｖｐｇｍが印加される（Ｓ２２０）。ここで、プログラム電圧Ｖｐｇｍのレベルは、ループ回数（ｉ）が増加される度に所定の値だけ増加される。
【００８８】
プログラム電圧Ｖｐｇｍが印加される前に選択されたワードラインに所定の時間との間パス電圧が印加できる。以後、プログラム復旧動作が実行される。このようなプログラム復旧動作では、ワードラインＷＬ０〜ＷＬｍ−１及びストリング選択ラインＳＳＬに印加されたバイアス電圧がディスチャージされ、ビットラインＢＬ０〜ＢＬｎ−１に印加された電圧がディスチャージされる。
【００８９】
以後、制御ロジック１５０は、第１検証読出し動作が完了したか否かを判別する（Ｓ２３０）。
【００９０】
移転プログラムループで第１検証読出し動作が完了されないと、制御ロジック１５０は、第１検証レベルＶＦ１を利用して第１プログラム状態Ｐ１を目標にするメモリーセルが正しくプログラムされたのか否かを判別するための第１検証読出し動作を実行する（Ｓ２４０）。
【００９１】
反面に、移転プログラムループで第１検証読出し動作が完了されると、制御ロジック１５０の制御によって、アドレスデコーダー１２０に提供されるウェル電圧ＶＷＬＬは、０Ｖに設定され、高電圧ＶＰＰは、第１レベルＶＰＰＨに設定される（Ｓ２４５）。
【００９２】
この後に、第２検証レベルＶＦ２を利用して第２プログラム状態Ｐ２を目標にするメモリーセルが正しくプログラムされたのか否かを判別するための第２検証読出し動作を実行して（Ｓ２５０）、第３検証レベルＶＦ３を利用して第３プログラム状態Ｐ３を目標にするメモリーセルが正しくプログラムされたのか否かを判別するための第３検証読出し動作を実行する（Ｓ２６０）。
【００９３】
第１乃至第３検証読出し動作が全てプログラムパスされたのか否かを判別する（Ｓ２７０）。制御ロジック１５０は、現在のプログラムループで第１乃至第３検証読出し動作の中でパスされた検証動作を次のプログラムループから除外させる。一方、パスされた検証動作区間は、プログラムループに含まれるか、或いは含まれない。例えば、第１検証読出し動作がパスされた後には、図７に示したように点線の第１検証読出し区間は、プログラムループに含まれるか、或いは含まれない。
【００９４】
もし、第１乃至第３検証読出し動作が全てプログラムパスであると、プログラムループが終了される。反面に、第１乃至第３検証読出し動作の中の少なくとも１つがプログラムフェイルであると、制御ロジック１５０は、ループ回数（ｉ）が最大値であるか否かを判別する（Ｓ２８０）。もし、ループ回数（ｉ）が最大値であると、プログラム動作は、失敗として処理される。反面に、ループ回数（ｉ）が最大値でないと、ループ回数（ｉ）が１だけ増加されて、その次のプログラムループが進行される（Ｓ２９０）。
【００９５】
本発明は、プログラム動作において、消去されたメモリーセルに対する検証読出し動作にも適用可能である。
【００９６】
図７は、図１に示す不揮発性メモリー装置のプログラム方法を説明するための閾値電圧分布に対する第２実施形態を示す図面である。
【００９７】
図７を参照すると、第１乃至第３プログラム状態Ｐ１、Ｐ２、Ｐ３にプログラム動作を進行する時、消去状態Ｅに関して消去検証レベルＶＦ０で検証読出し動作が実行される。ここで、消去検証レベルＶＦ０は、負の値である。
【００９８】
メモリーセルが第１プログラム状態Ｐ１に到達したのか否かを知るために第１検証レベルＶＦ１で検証読出し動作が実行される。メモリーセルが第２プログラム状態Ｐ２に到達したのか否かを知るために第２検証レベルＶＦ２で検証読出し動作が実行される。メモリーセルが第１プログラム状態Ｐ１に到達したのか否かを知るために第１検証レベルＶＦ１で検証読出し動作が実行される。
【００９９】
図８は、図７に示す閾値電圧分布によるプログラム動作において、ウェル電圧と高電圧の制御方法に対する実施形態を示す図面である。図８を参照すると、不揮発性メモリー装置１００は、増加型パルスプログラム（Ｉｎｃｒｅｍｅｎｔａｌ  Ｓｔｅｐ  Ｐｕｌｓｅ  Ｐｒｏｇｒａｍ：ＩＳＰＰ）方式でプログラム動作を実行する。
【０１００】
続いて図８を参照すると、プログラム電圧Ｖｐｇｍが選択されたワードラインＳｅｌ．ＷＬに提供される時、ウェル電圧ＶＷＬＬは、０Ｖであり、高電圧ＶＰＰは、第１レベルＶＰＰＨを有する。以後、消去検証レベルＶＦ０の検証読出し区間で、ウェル電圧ＶＷＬＬは、負のレベルをＮＷＶを有し、高電圧ＶＰＰは、第２レベルＶＰＰＬを有する。ここで、第２レベルＶＰＰＬは、第１レベルＶＰＰＨより低い。以後、第１検証レベルＶＦ１の検証読出し動作区間、第２検証レベルＶＦ３の検証読出し動作区間、及び第３検証レベルＶＦ３の検証読出し動作区間で、ウェル電圧ＶＷＬＬは、０Ｖを有し、高電圧ＶＰＰは、第１レベルＶＰＰＨを有する。
【０１０１】
３個の検証レベルＶＦ１、ＶＦ２、ＶＦ３による検証読出し動作の中の少なくとも１つでフェイルが検出されれば、所定のレベルだけ増加されたプログラム電圧Ｖｐｇｍが、選択されたワードラインＳｅｌ．ＷＬに提供される。反面に、３個の検証レベルＶＦ１、ＶＦ２、ＶＦ３に対する検証読出し動作が全てでフェイルが検出されないと、プログラム動作は、終了される。
【０１０２】
上述した通り、第１検証読出し区間以外の区間でウェル電圧ＶＷＬＬは、０Ｖである。しかし、第１検証読出し区間以外の区間でウェル電圧ＶＷＬＬが必ずしも０Ｖである必要はない。第１検証読出し区間以外の区間にウェル電圧ＶＷＬＬは、負のレベルＮＷＬより高いレベルを有する。
【０１０３】
上述した図２及び図７に示す閾値電圧分布を見ると、負の値を有する１つの検証レベルが存在する。しかし、本発明が必ずしもこれに限定される必要はない。本発明は、負の値を有する複数の検証レベルでプログラム検証動作を実行するプログラム方法にも適用可能である。
【０１０４】
図９は、図１に示す不揮発性メモリー装置のプログラム方法を説明するための閾値電圧分布に対する第３実施形態を示す図面である。図９を参照すると、消去状態Ｅ、第１プログラム状態Ｐ１、及び第２プログラム状態Ｐ２の一部が負の領域に存在する。この時、第１検証レベルＶＦ１及び第２検証レベルＶＦ２は、負の値である。
【０１０５】
図１０は、図９に示す閾値電圧分布によるプログラム動作において、ウェル電圧と高電圧との制御方法を示す第１実施形態である。
【０１０６】
図１０を参照すると、第１検証読出し動作がパスされる時まで、第１検証読出し区間でウェル電圧ＶＷＬＬは、第１負のレベルＮＷＶ１を有し、高電圧ＶＰＰは、レベルＶＰＰＬ１を有する。第１検証読出し動作がパスされた後には、第１検証読出し区間でウェル電圧ＶＷＬＬは、０Ｖを有し、高電圧ＶＰＰは、レベルＶＰＰＨを有する。
【０１０７】
第２検証読出し動作がパスされる時まで、第２検証読出し区間でウェル電圧ＶＷＬＬは、第２負のレベルＮＷＶ２を有し、高電圧ＶＰＰは、レベルＶＰＰＬ２を有する。ここで、第２負のレベルＮＷＶ２は、第１負のレベルＮＶＷ１より高く、レベルＶＰＰＬ２は、レベルＶＰＰＬ１より高い。第２検証読出し動作がパスされた後には、第２検証読出し区間でウェル電圧ＶＷＬＬは、０Ｖを有し、高電圧ＶＰＰは、レベルＶＰＰＨを有する。
【０１０８】
一方、パスされた検証動作区間は、次のプログラムループに含まれるか、或いは含まれない。例えば、第１検証読出し動作がパスされ、第２検証読出し動作がパスされる時まで、図１０に示したように点線の第１検証読出し区間は、プログラムループに含まれるか、或いは含まれない。また、第２検証読出し動作がパスされ、第３検証読出し動作がパスされる時まで、点線の第１及び第２検証読出し区間は、プログラムループに含まれるか、或いは含まれない。
【０１０９】
上述した通り、第１、或いは第２検証読出し区間以外の区間でウェル電圧ＶＷＬＬは、０Ｖである。しかし、第１、或いは第２検証読出し区間以外の区間でウェル電圧ＶＷＬＬが必ずしも０Ｖである必要はない。第１、或いは第２検証読出し区間以外の区間にウェル電圧ＶＷＬＬは、第２負のレベルＮＷＬ２より高いレベルを有する。
【０１１０】
図１１は、図９に示す閾値電圧分布によるプログラム動作において、ウェル電圧と高電圧の制御方法を示す第２実施形態である。図１１を参照すると、第１検証読出し動作がパスされる時まで、高電圧ＶＰＰは第１レベルＶＰＰ１を有する。この時、第１検証読出し区間でウェル電圧ＶＷＬＬは、第１負のレベルＮＷＶ１を有し、第２検証読出し区間でウェル電圧ＶＷＬＬは、第２負のレベルＮＷＶ２を有する。
【０１１１】
第１検証読出し動作がパスされた後から第２検証読出し動作がパスされる時まで、高電圧ＶＰＰは、第２レベルＶＰＰ２を有する。この時、第２検証読出し区間でウェル電圧ＶＷＬＬは、第２負のレベルＮＷＶ２を有する。
第２検証読出し動作がパスされた後から第３検証読出し動作がパスされる時まで、高電圧ＶＰＰは、第３レベルＶＰＰ３を有する。
【０１１２】
一方、パスされた検証動作区間は、次のプログラムループに含まれるか、或いは含むできない。例えば、第１検証読出し動作がパスされ、第２検証読出し動作がパスされる時まで、図１１に示したように点線の第１検証読出し区間は、プログラムループに含まれるか、或いは含まれない。また、第２検証読出し動作がパスされ、第３検証読出し動作がパスされる時まで、点線の第１及び第２検証読出し区間は、プログラムループに含まれるか、或いは含まれない。
【０１１３】
上述した通り、第１検証読出し動作がパスされる時まで、第１、或いは第２検証読出し区間以外の区間でウェル電圧ＶＷＬＬは、０Ｖであり、第２検証読出し動作がパスされる時まで第２検証読出し区間以外の区間でウェル電圧ＶＷＬＬは、０Ｖである。しかし、第１検証読出し動作がパスされる時まで、第１、或いは第２検証読出し区間以外の区間でウェル電圧ＶＷＬＬは、０Ｖであり、第２検証読出し動作がパスされる時まで、第２検証読出し区間以外の区間でウェル電圧ＶＷＬＬは、０Ｖである必要はない。第１検証読出し動作がパスされる時まで、第１、或いは第２検証読出し区間以外の区間、及び第２検証読出し動作がパスされる時まで、第２検証読出し区間以外の区間でウェル電圧ＶＷＬＬは、第２負のレベルＮＷＬ２より高いレベルを有する。
【０１１４】
第１或いは第２検証読出し区間以外の区間にウェル電圧ＶＷＬＬは、第２の負レベルＮＷＬ２より高いレベルを有する。
【０１１５】
図１２は、図９に示す閾値電圧分布によるプログラム動作において、ウェル電圧と高電圧の制御方法を示す第３実施形態である。図１２を参照すると、第１検証読出し動作がパスされる時まで、高電圧ＶＰＰは、第１レベルＶＰＰ１を有し、ウェル電圧ＶＷＬＬは、第１負のレベルＮＷＶ１を有する。
【０１１６】
第１検証読出し動作がパスされた後から第２検証読出し動作がパスされる時まで、高電圧ＶＰＰは、第２レベルＶＰＰ２を有し、ウェル電圧ＶＷＬＬは、第２負のレベルＮＷＶ２を有する。
【０１１７】
第２検証読出し動作がパスされた後から第３検証読出し動作がパスされる時まで、高電圧ＶＰＰは、第３レベルＶＰＰ３を有する。
【０１１８】
一方、パスされた検証動作区間は、次のプログラムループに含まれるか、或いは含まれない。例えば、第１検証読出し動作がパスされ、第２検証読出し動作がパスされる時まで、図１１に示したように点線の第１検証読出し区間は、プログラムループに含まれるか、或いは含まれない。また、第２検証読出し動作がパスされ、第３検証読出し動作がパスされる時まで、点線の第１及び第２検証読出し区間は、プログラムループに含まれるか、或いは含まれない。
【０１１９】
上述した通り、第２検証読出し動作がパスされた後には、ウェル電圧ＶＷＬＬは、０Ｖである。しかし、第２検証読出し動作がパスされた後に、ウェル電圧ＶＷＬＬが必ずしも０Ｖである必要はない。第２検証読出し動作がパスされた後に、ウェル電圧ＶＷＬＬは、第２負のレベルＮＷＬ２より高いレベルを有する。
【０１２０】
本発明の実施形態による不揮発性メモリー装置１００は、ワードラインに負電圧を印加するあらゆる動作（例えば、プログラム動作、読出し動作、消去動作、検証読出し動作等）に適用可能である。例えば、本発明は、ワードラインに電圧が印加されるＬＳＢ（Ｌｅａｓｔ  Ｓｉｇｎｉｆｉｃａｎｔ  Ｂｉｔ）プログラム動作、或いはＭＳＢ（Ｍｏｓｔ  ＳｉｇｎｉｆｉｃａｎｔＢｉｔ）プログラム動作でも適用可能である。
【０１２１】
図１３は、図１に示す不揮発性メモリー装置の読出し動作を説明するための閾値電圧分布を示す実施形態である。図１３を参照すると、第１読出しレベルＶＲ１は、負の値である。不揮発性メモリー装置１００は、第１読出しレベルＶＲ１に読出し動作において、ウェル電圧ＶＷＬＬ、或いは高電圧ＶＰＰを可変させる。
【０１２２】
本発明は、３−ビットＭＬＣ不揮発性メモリー装置にも適用可能である。図１４は、本発明の実施形態による３−ビットＭＬＣ不揮発性メモリー装置のプログラム方法を示すための閾値電圧分布に対する実施形態である。図１４を参照すると、第１乃至第３プログラム状態Ｐ１、Ｐ２、Ｐ３に対する検証読出し動作、或いは読出し動作において、ワードラインに負電圧が印加される。この時、不揮発性メモリー装置１００は、ワードラインに負電圧が印加されるか否かによって、ウェル電圧ＶＷＬＬ、及び高電圧ＶＰＰを可変させる。
【０１２３】
本発明は、４−ビットＭＬＣ不揮発性メモリー装置にも適用可能である。図１５は、本発明の実施形態による４−ビットＭＬＣ不揮発性メモリー装置のプログラム方法を示すための閾値電圧分布に対する実施形態である。図１５を参照すると、第１乃至第７プログラム状態Ｐ１〜Ｐ７に対する検証読出し動作、或いは読出し動作において、ワードラインに負電圧が印加される。この時、不揮発性メモリー装置１００は、ウェル電圧ＶＷＬＬによって、高電圧ＶＰＰを調節する。
【０１２４】
図１６は、図１に示すアドレスデコーダーの実施形態を示す図面である。図１６を参照すると、アドレスデコーダー１２０は、プルアップ回路１２２、プルダウン回路１２４、及びブロック選択回路１２６を含む。しかし、本発明のアドレスデコーダーが必ずしもこれに限定される必要はない。
【０１２５】
プルアップ回路１２２は、高電圧ＶＰＰとブロックワードラインＢＷＬとの間に連結される。プルアップ回路１２２は、ブロック活性化信号ＥＮに応答してブロックワードラインＢＷＬに高電圧ＶＰＰを提供する。ここで、活性化信号ＥＮは、アドレスＡＤＤＲによって決定されるブロック選択信号、及び放電信号の組合により発生される。
【０１２６】
プルアップ回路１２２は、デプレッショントランジスターＮＨＤ１、ＰＭＯＳトランジスターＨＶＰ、及びインバータＩＮＶ１を含む。デプレッショントランジスターＮＨＤ１は、高電圧ＶＰＰに連結されたドレーン、及びブロックワードラインＢＷＬに連結されたゲートを含む。ＰＭＯＳトランジスターＨＶＰは、デプレッショントランジスターＮＨＤ１のソースに連結されたソース、ブロックワードラインＢＷＬに連結されたドレーン、及びブロック活性化信号ＥＮがインバッティングされる信号が入力されるゲートを含む。ここで、ブロック活性化信号ＥＮの反転は、インバータＩＮＶ１によって実行される。ＰＭＯＳトランジスターＨＶＰは、高電圧用トランジスターである。
【０１２７】
プルアップ回路１２２は、ハイレベルのブロック活性化信号ＥＮに応答してブロックワードラインＢＷＬに高電圧ＶＰＰを提供する。ブロックワードラインＢＷＬに高電圧ＶＰＰが提供される過程は、次の通りである。
【０１２８】
ハイレベルのブロック活性化信号ＥＮが入力されれば、インバータＩＮＶ１は、ローレベルの信号を出力する。出力されたローレベルの信号に応答してＰＭＯＳトランジスターＨＶＰは、ターンオンされる。この時、ブロックワードラインＢＷＬの初期レベルが０Ｖであると仮定する。したがって、デプレッショントランジスターＮＨＤ１は、０Ｖのゲート電圧に応答してデプレッショントランジスターの閾値電圧（例えば、概略２Ｖ）をブロックワードラインＢＷＬに提供する。その結果、ブロックワードラインＢＷＬの電圧が上昇される。同時に上昇されたブロックワードラインＢＷＬの電圧は、フィードバックされてデプレッショントランジスターＮＨＤ１のゲートに入力される。デプレッショントランジスターＮＨＤ１は、フィードバックされる電圧に応答してブロックワードラインＢＷＬの電圧を上昇させる。デプレッショントランジスターＮＨＤ１は、ブロックワードラインＢＷＬの電圧が急激に上昇されることを防止する。このような過程が反復されることによって、ブロックワードラインＢＷＬの電圧は、高電圧ＶＰＰまで上昇される。
【０１２９】
反面に、ローレベルのブロック活性化信号ＥＮＧが入力されれば、インバータＩＮＶ１は、ハイレベルの信号を出力する。出力されたハイレベルの信号に応答してＰＭＯＳトランジスターＨＶＰは、ターンオフされる。
【０１３０】
プルダウン回路１２４は、ブロック活性化信号ＥＮに応答してブロックワードラインＢＷＬに高電圧ＶＰＰが提供される時、アドレスデコーダー１２０のウェルからブロックワードラインＢＷＬを電気的に遮断させる。また、プルダウン回路１２４は、ブロック活性化信号ＥＮの相補的な信号に応答してアドレスデコーダー１２０のウェルをブロックワードラインＢＷＬに電気的に連結させる。即ち、プルダウン回路１２４は、ブロック活性化信号ＥＮの相補的な信号に応答してブロックワードラインＢＷＬにウェル電圧ＶＷＬＬを提供する。
【０１３１】
プルダウン回路１２４は、デプレッショントランジスターＮＨＤ０、ＰＭＯＳトランジスターＰＭ１、ＰＭ２、ＮＭＯＳトランジスターＮＭ１〜ＮＭ４、及びインバータＩＮＶ２を含む。デプレッショントランジスターＮＨＤ０は、ブロックワードラインＢＷＬ、及びロードＤＮとの間に連結される。
【０１３２】
デプレッショントランジスターＮＨＤ０は、ハイレベルのブロック活性化信号ＥＮに応答してプルダウン回路１２４をブロックワードラインＢＷＬから電気的に遮断させる。インバータＩＮＶ１は、ハイレベルのブロック活性化信号ＥＮに応答してローレベルの信号を出力する。ローレベルの信号に応答してＰＭＯＳトランジスターＰＭ１がターンオンされる。ＰＭＯＳトランジスターＰＭ１のターンオンによって、高電圧ＶＤＤがＮＭＯＳトランジスターＮＭ３のゲートに入力される。したがって、ＮＭＯＳトランジスターＮＭ３がターンオンされる。これにより、ロードＤＮに高電圧ＶＤＤが提供される。この時、デプレッショントランジスターＮＨＤ０の閾値電圧までロードＤＮの電圧がさらに上昇すると、デプレッショントランジスターＮＨＤ０は、遮断（ｓｈｕｔ―ｏｆｆ）される。これで、プルダウン回路１２４は、ハイレベルのブロック活性化信号ＥＮに応答してブロックワードラインＢＷＬから電気的に遮断される。
【０１３３】
一方、デプレッショントランジスターＮＨＤ０は、放電動作において、ブロックワードラインＢＷＬの高電圧ＶＰＰが急激に放電されることを防止する。
【０１３４】
図１６に示したように、ＮＭＯＳトランジスターＮＭ１〜ＮＭ２、デプレッショントランジスターＮＨＤ０、ブロック選択回路１２６のブロック選択トランジスターＢＳ１〜ＢＳｍ＋２は、ウェルを共有する。ここで、共有されたウェルにはウェル電圧ＶＷＬＬが提供される。
【０１３５】
プルダウン回路１２４は、ローレベルのブロック活性化信号ＥＮに応答してブロックワードラインＢＷＬにウェル電圧ＶＷＬＬを提供する。ブロックワードラインＢＷＬにウェル電圧ＶＷＬＬが提供される過程は、次の通りである。
【０１３６】
ローレベルのブロック活性化信号ＥＮが入力されれば、インバータＩＮＶ１は、ハイレベルの信号を出力する。インバータＩＮＶ２は、出力されたハイレベルの信号を受信してローレベルの信号を出力する。出力されたローレベルの信号に応答してＰＭＯＳトランジスターＰＭ２がターンオンされ、ターンオンされたＰＭＯＳトランジスターＰＭ２によって高電圧ＶＤＤは、ＮＭＯＳトランジスターＮＭ４のゲートに提供される。したがって、ＮＭＯＳトランジスターＮＭ４がターンオンされる。したがって、ロードＤＮにウェル電圧ＶＷＬＬが提供される。
【０１３７】
ここで、ブロックワードラインＢＷＬの電圧が０Ｖであると、ロードＤＮのウェル電圧ＶＷＬＬは、デプレッショントランジスターＮＨＤ０によってブロックワードラインＢＷＬに提供される。この時、ブロックワードラインＢＷＬの電圧は、ウェル電圧ＶＷＬＬである。ここで、ウェル電圧ＶＷＬＬは、０Ｖより低いレベル電圧である。反面に、ブロックワードラインＢＷＬの電圧が高電圧ＶＰＰであると、デプレッショントランジスターＮＨＤ０は、ブロックワードラインＢＷＬの高電圧ＶＰＰを放電させる。結局、ブロックワードラインＢＷＬの電圧は、ウェル電圧ＶＷＬＬである。
【０１３８】
ブロック選択回路１２６は、ブロックワードラインＢＷＬに提供される高電圧ＶＰＰに応答して選択ラインＧＳ、Ｓ０〜Ｓｍ−１、ＳＳの各々を、選択されたメモリーブロックの接地選択ラインＧＳＬ、ワードラインＷＬ０〜ＷＬｍ−１、ストリング選択ラインＳＳＬに連結させる。
【０１３９】
図示しないが、複数のメモリーブロックは、選択ラインＧＳ、ＳＯ〜Ｓｍ−１、ＳＳを共有する。プログラム／読出し／消去動作において、ワードライン電圧発生器１４２（図１を参照）で生成されたワードライン電圧（例えば、プログラム電圧、パス電圧、読出し電圧、検証読出し電圧）は、選択ラインＧＳ、Ｓ０〜Ｓｍ−１、ＳＳに提供される。
【０１４０】
ブロック選択回路１２６は、複数のブロック選択トランジスターＢＳ１〜ＢＳｍ＋２を含む。ブロック選択トランジスターＢＳ１〜ＢＳｍ＋２のゲートの全てがブロックワードラインＢＷＬに連結される。また、ブロック選択トランジスターＢＳ１〜ＢＳｍ＋２は、ウェルを共有する。ここで、共有されたウェルにはウェル電圧ＶＷＬＬが提供される。
【０１４１】
本発明の実施形態による不揮発性メモリー装置１００は、デプレッショントランジスターＮＨＤ０のジャンクション破壊を防止できる。デプレッショントランジスターＮＨＤ０のウェルとブロックワードラインＢＷＬとの間に形成されたジャンクションに、高電圧ＶＰＰからウェル電圧ＶＷＬＬを減じた電圧が印加される。したがって、制御ロジック１５０（図１参照）の制御によって、高電圧ＶＰＰ、及びウェル電圧ＶＷＬＬが調節されることによって、デプレッショントランジスターＮＨＤのウェルとブロックワードラインＢＷＬ間に形成されたジャンクションは、破壊されない。
【０１４２】
上述した通り、不揮発性メモリー装置１００は、ワードラインに負電圧が印加されるか否かによって、高電圧ＶＰＰ、或いはウェル電圧ＶＷＬＬを調節することによって、アドレスデコーダー１２０に含まれた少なくとも１つのトランジスターのジャンクション破壊を防止する。これに伴い、不揮発性メモリー装置１００の信頼性が向上される。
【０１４３】
図１７は、図１に示す不揮発性メモリー装置のプログラム動作において、電圧制御方法に対する実施形態を示す図面である。図１、図１６、及び図１７を参照すると、プログラム動作において、電圧制御方法は、次の通り進行される。
【０１４４】
まず、入力アドレスＡＤＤＲによって選択されたメモリーブロックの場合に、活性化信号ＥＮは、ハイレベルを有する。第１プログラムループ０のプログラム実行区間で制御ロジック１５０は、０Ｖのウェル電圧ＶＷＬＬが生成されるようにウェル電圧発生器１４６（図１参照）を制御し、第１レベルＶＰＰＨを有する高電圧ＶＰＰが生成されるように高電圧発生器１４４を制御する。この時、アドレスデコーダー（図２参照、１２０）は、ハイレベルの活性化信号ＥＮに応答して選択されたブロックワードラインＢＷＬに第１レベルＶＰＰＨを有する電圧を提供する。
【０１４５】
以後、第１プログラムループ０の検証読出し区間で制御ロジック１５０は、負のレベルＮＷＶを有するウェル電圧ＶＷＬＬが生成されるようにウェル電圧発生器１４６を制御し、第２レベルＶＰＰＬを有する高電圧ＶＰＰが生成されるように高電圧発生器１４４を制御する。ここで、第２レベルＶＰＰＬは、第１レベルＶＰＰＨより低い。また、第２レベルＶＰＰＬと負のレベルＮＷＶの差は、デプレッショントランジスターＮＨＤ０）（図１６参照）のジャンクション破壊電圧（例えば、３０Ｖ）より大きくない。
【０１４６】
この時、アドレスデコーダー１２０は、ハイレベルの活性化信号ＥＮに応答して選択されたブロックワードラインＳｅｌ．ＢＷＬに第２レベルＶＰＰＬを有する電圧を提供する。
【０１４７】
一方、入力アドレスＡＤＤＲによって非選択されたメモリーブロックの場合では、活性化信号ＥＮは、ローレベルを有する。
【０１４８】
第１プログラムループ０のプログラム実行区間で、ローレベルの活性化信号ＥＮに応答して非選択されたブロックワードラインＵｎｓｅｌ．ＢＷＬｓに０Ｖのウェル電圧ＶＷＬＬが提供される。
【０１４９】
以後、第１プログラムループ０の検証読出し区間で、ローレベルの活性化信号ＥＮに応答して非選択されたブロックワードラインＵｎｓｅｌ．ＢＷＬｓに負のレベルＮＷＶを有するウェル電圧ＶＷＬＬが提供される。
【０１５０】
第１プログラムループ０で上述した過程は、次のプログラムループ１、２、．．．と同様に適用される。
【０１５１】
上述した通り、不揮発性メモリー装置１００は、検証読出し区間で負のレベルを有するウェル電圧印加される時、高電圧ＶＰＰのレベルを低くする。
【０１５２】
図１に示す不揮発性メモリー装置１００では電圧選択スイッチ１４８がアドレスデコーダー１２０に外部に形成された。しかし、本発明の電圧選択スイッチ１４８が必ずしもこれに限定される必要はない。本発明の電圧選択スイッチ２２２は、図１８に示したように、アドレスデコーダー２２０の内部に含まれることができる。
【０１５３】
図１９は、本発明の実施形態による他の不揮発性メモリー装置を示すブロック図である。図１９を参照すると、不揮発性メモリー装置３００は、メモリーセルアレイ１１０、アドレスデコーダー１２０、入出力回路１３０、電圧発生器３４０、及び制御ロジック３５０を含む。
【０１５４】
メモリーセルアレイ１１０、アドレスデコーダー１２０、入出力回路１３０は、図１に示すメモリーセルアレイ１１０、アドレスデコーダー１２０、入出力回路１３０と同一の構成、及び同一の機能を有する。
【０１５５】
電圧発生器３４０は、高電圧発生器３４２、低電圧発生器３４４、及び負電圧発生器３４６を含む。高電圧発生器３４２は、プログラム／読出し／消去動作において、制御ロジック２５０の制御によって、必要な高電圧を生成する。低電圧発生器３４４は、プログラム／読出し／消去動作において、制御ロジック３５０の制御によって、必要な低電圧を生成する。負電圧発生器３４６は、プログラム／読出し／消去動作において、制御ロジック３５０の制御によって、必要な負電圧を生成する。このような負電圧は、ワードラインに提供されるワードライン電圧、或いはアドレスデコーダー１２０のウェルに提供されるウェル電圧される。
【０１５６】
本発明の高電圧ＶＰＰは、ワードラインに負電圧が印加されるか否かによって、可変される。また、高電圧ＶＰＰは、アドレスデコーダー１２０のウェルに負電圧が印加されるか否かによって、可変される。
【０１５７】
図２０は、本発明の実施形態によるメモリーシステムに対する実施形態を示すブロック図である。図２０を参照すると、メモリーシステム１０は、不揮発性メモリー装置１２及びメモリー制御器１４を含む。
不揮発性メモリー装置１２は、図１に示す不揮発性メモリー装置１００、図１８に示す不揮発性メモリー装置２００、及び図１９に示す不揮発性メモリー装置３００の中の何れか１つと同一に具現される。不揮発性メモリー装置１２は、ワードラインに負電圧が印加されているのか可否によって、ウェル電圧、或いは高電圧を可変させる。
【０１５８】
メモリー制御器１４は、外部（例えば、ホスト）の要請によって、不揮発性メモリー装置１２を制御する。例えば、メモリー制御器１４は、不揮発性メモリー装置１２のプログラム／読出し／消去動作を制御するように具現される。
【０１５９】
メモリー制御器１４、不揮発性メモリー装置１２、及びホスト間にインターフェースを提供する。メモリー制御器１４は、不揮発性メモリー装置１４を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように具現される。メモリー制御器１４は、中央処理処置１４＿１、バッファー１４＿２、エラー訂正回路１４＿３、ＲＯＭ１４＿４、ホストインターフェース１４＿５、及びメモリーインターフェース１４＿６を含む。
【０１６０】
中央処理処置１４＿１は、メモリー制御器１４の全般的な動作を制御する。
【０１６１】
バッファー１４＿２は、中央処理処置１４＿１の動作メモリーとして利用される。ホストの書込み要請時に、ホストから入力されたデータは、バッファー１４＿２に一時的に格納される。また、ホストの読出し要請の時、不揮発性メモリー装置１２から読出しされたデータは、バッファー１４−２に一時的臨時に格納される。
【０１６２】
エラー訂正回路１４＿３は、書込み要請時に、バッファー１４＿２に格納されたデータをエラー訂正コードによってデコーディングする。この時、デコーディングされたデータ、及び利用されたエラー訂正コード値は、不揮発性メモリー装置１２に格納される。一方、エラー訂正回路１４＿３は、読出し要請時に、不揮発性メモリー装置１２から読出しされたデータをエラー訂正コード値を利用して復元させる。ここで、エラー訂正コード値は、読出しされたデータに含まれる。
【０１６３】
ＲＯＭ１４＿４は、メモリー制御器１４を駆動するために必要なデータが格納される。
ホストインターフェース１４＿５は、ホスト（Ｈｏｓｔ）、及びメモリー制御器１４との間のデータ交換を実行するためのプロトコルを含む。例えば、メモリー制御器１４ＵＳＢ（Ｕｎｉｖｅｒｓａｌ  Ｓｅｒｉａｌ  Ｂｕｓ）プロトコル、ＭＭＣ（ｍｕｌｔｉｍｅｄｉａ  ｃａｒｄ）プロトコル、ＰＣＩ（ｐｅｒｉｐｈｅｒａｌ  ｃｏｍｐｏｎｅｎｔ  ｉｎｔｅｒｃｏｎｎｅｃｔｉｏｎ）プロトコル、ＰＣＩ−Ｅ（ＰＣＩ−ｅｘｐｒｅｓｓ）プロトコル、ＡＴＡ（Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）プロトコル、Ｓｅｒｉａｌ−ＡＴＡプロトコル、Ｐａｒａｌｌｅｌ−ＡＴＡプロトコル、ＳＣＳＩ（ｓｍａｌｌ  ｃｏｍｐｕｔｅｒ  ｓｍａｌｌ  ｉｎｔｅｒｆａｃｅ）プロトコル、ＥＳＤＩ（ｅｎｈａｎｃｅｄ  ｓｍａｌｌ  ｄｉｓｋ  ｉｎｔｅｒｆａｃｅ）プロトコル、そしてＩＤＥ（Ｉｎｔｅｇｒａｔｅｄ  Ｄｒｉｖｅ  Ｅｌｅｃｔｒｏｎｉｃｓ）プロトコル等のような多様なインターフェースプロトコルの中の１つを通じて外部（ホスト）と通信するように構成される。
【０１６４】
メモリーインターフェース１４＿６は、不揮発性メモリー装置１２とメモリー制御器１４との間のインターフェーシングする。
【０１６５】
図２１は、本発明の実施形態による不揮発性メモリー装置を有するメモリーカードに対するブロック図である。図２１を参照すると、メモリーカード２０は、ナンドフラッシュメモリー装置１２及びそれを制御するメモリー制御器１４を含む。
【０１６６】
ナンドフラッシュメモリー装置１２は、図１に示す不揮発性メモリー装置１００、図１８に示す不揮発性メモリー装置２００、図１９に示す不揮発性メモリー装置３００の中の何れか１つと同一に具現される。ナンドフラッシュメモリー装置１２は、ワードラインに負電圧が印加されるか否かによって、ウェル電圧、或いは高電圧を可変させる。
【０１６７】
メモリー制御器１４は、ホスト、及びナンドフラッシュメモリー装置１２に連結される。ホストからの要請に応答して、メモリー制御器１４は、ナンドフラッシュメモリー装置１２をアクセスするように具現される。
【０１６８】
メモリー制御器１４は、ナンドフラッシュメモリー装置１２を制御するためのファームウェア（ｆｉｒｍｗａｒｅ）を駆動するように具現される。メモリー制御器１４は、ＲＡＭ（ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）、プロセシングユニット（Ｐｒｏｃｅｓｓｉｎｇ  Ｕｎｉｔ）、ホストインターフェース（Ｈｏｓｔ  ｉｎｔｅｒｆａｃｅ）、及びナンドフラッシュインターフェースのようなよく知らされた構成要素を含む。ホストインターフェースは、ホストとメモリー制御器１４との間でデータ交換を実行するためのカード（例えば、ＭＭＣ）プロトコルを通じてホストとインターフェーシングする。
【０１６９】
このようなメモリーカード２０は、マルチメディアカード（Ｍｕｌｔｉｍｅｄｉａ  Ｃａｒｄ：ＭＭＣ）、保安デジタル（Ｓｅｃｕｒｅ  Ｄｉｇｉｔａｌ：ＳＤ）、ｍｉｎｉＳＤ、メモリースティック（Ｍｅｍｏｒｙ  Ｓｔｉｃｋ）、スマートメディア（ＳｍａｒｔＭｅｄｉａ（登録商標））、トランスフラッシュ（Ｔｒａｎｓ  Ｆｌａｓｈ）カード等に適用可能である。
【０１７０】
図２２は、本発明の実施形態による不揮発性メモリー装置を有するｍｏｖｉＮＡＮＤを示すブロック図である。図２２を参照すると、ｍｏｖｉＮＡＮＤ３０は、ナンドフラッシュメモリー装置３２及び制御器１４を含む。
【０１７１】
ナンドフラッシュメモリー装置３２は、単品のナンドフラッシュメモリーが１つのパッケージ（例えば、ＦＢＧＡ、Ｆｉｎｅ−ｐｉｔｃｈ  Ｂａｌｌ  Ｇｒｉｄ  Ａｒｒａｙ）に積層されることによって具現される。ここで、単品のナンドフラッシュメモリーの各々は、図１に示す不揮発性メモリー装置１００、図１８に示す不揮発性メモリー装置２００、図１９に示す不揮発性メモリー装置３００の中の何れか１つと同一に具現される。ナンドフラッシュメモリー装置３２は、ワードラインに負電圧が印加されるか否かによって、ウェル電圧、或いは高電圧を可変させる。
【０１７２】
一方、ナンドフラッシュメモリー装置３２は、マルチレベルセル（Ｍｕｌｔｉ  Ｌｅｖｅｌ  Ｃｅｌｌ）、或いはシングルレベルセル（Ｓｉｎｇｌｅ  Ｌｅｖｅｌ  Ｃｅｌｌ）を含む。
【０１７３】
制御器１４は、制御器コア１４＿２、ホストインターフェース１４＿４、及びナンドインターフェース１４＿６を含む。制御器コア１４＿２は、ｍｏｖｉＮＡＮＤ３０の全般的な動作を制御する。ホストインターフェース１４＿４は、制御器１４とホストのＭＭＣ（Ｍｕｌｔｉ  Ｍｅｄｉａ  Ｃａｒｄ）インターフェーシングを実行する。ナンドインターフェース１４＿６は、ナンドフラッシュメモリー装置３２と制御器１４のインターフェーシングを実行する。
【０１７４】
ｍｏｖｉＮＡＮＤ３０は、ホストから高電圧Ｖｃｃ、Ｖｃｃｑの提供を受ける。ここで、高電圧Ｖｃｃ：３Ｖは、ナンドフラッシュメモリー装置３２及びナンドインターフェース１４＿６に供給され、高電圧Ｖｃｃｑ：１．８Ｖ／３Ｖは、制御器１４に供給される。
【０１７５】
一方、本発明は、ソリッドステートドライブ（Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｒｉｖｅ：以下、‘ＳＳＤ’と称する）に適用可能である。
【０１７６】
図２３は、本発明の実施形態によるＳＳＤを示すブロック図である。図２３を参照すると、ＳＳＤ４０は、複数のフラッシュメモリー装置４２及びＳＳＤ制御器４４を含む。
【０１７７】
複数のフラッシュメモリー装置４２の各々は、図１に示す不揮発性メモリー装置１００、図１８に示す不揮発性メモリー装置２００、及び図１９に示す不揮発性メモリー装置３００の中の何れか１つと同一に具現される。フラッシュメモリー装置４２の各々は、ワードラインに負電圧が印加されるか否かによって、ウェル電圧、或いは高電圧を可変させる。
【０１７８】
ＳＳＤ制御器４４は、中央処理処置４４＿２、インターフェース４４＿４、キャッシュバッファー４４＿６、及びフラッシュインターフェース４４＿８を含む。
【０１７９】
インターフェース４４＿４は、中央処理処置４４＿２の制御によって、ホストとＡＴＡプロトコル方式でデータを交換する。ここで、インターフェース４４＿４は、ＳＡＴＡ（Ｓｅｒｉａｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）インターフェース、ＰＡＴＡ（Ｐａｒａｌｌｅｌ  Ａｄｖａｎｃｅｄ  Ｔｅｃｈｎｏｌｏｇｙ  Ａｔｔａｃｈｍｅｎｔ）インターフェース、ＥＳＡＴＡ（Ｅｘｔｅｒｎａｌ  ＳＡＴＡ）インターフェース等の中の何れか１つである。
【０１８０】
インターフェース４４＿４を通じてホストから入力されるデータやホストに転送されるデータは、中央処理処置４４＿２の制御によって、ＣＰＵバスを経由せずにキャシーバッファー４４＿６を通じて伝えられる。
【０１８１】
キャッシュバッファー４４＿６は外部とフラッシュメモリー装置４２との間の移動データを一時的に格納する。また、キャッシュバッファー４４＿６は、中央処理処置４４＿２によって運用されるプログラムを格納するのにも使われる。キャッシュバッファー４４＿６は、一種のバッファーメモリーと見做すことができ、ＳＲＡＭとして具現されることができる。
【０１８２】
フラッシュインターフェース４４＿８は、記憶装置として使われるフラッシュメモリー装置４２とＳＳＤ制御器４４との間のインターフェーシングを実行する。フラッシュインターフェース４４＿８は、ナンドフラッシュメモリー、Ｏｎｅ−ＮＡＮＤフラッシュメモリー、マルチレベルフラッシュメモリー、シングルレベルフラッシュメモリーを支援するように構成されることができる。
【０１８３】
図２４は、本発明の実施形態によるコンピュータシステムを示すブロック図である。図２４を参照すると、コンピュータシステム５０は、中央処理処置５１、ＲＯＭ５２、ＲＡＭ５３、入出力装置５４、そして、ＳＳＤ４０を含む。
【０１８４】
中央処理処置５１は、システムバスに連結される。ＲＯＭ５２は、コンピュータシステム５０を駆動するのに必要なデータが格納される。このようなデータには開始命令シーケンス（Ｓｅｑｕｅｎｃｅ）、或いは基本的な入／出力動作システム（例えば、ＢＩＯＳ）シーケンス等である。ＲＡＭ５３は、中央処理処置５１が実行される時、発生されるデータが一時的に格納される。
【０１８５】
入出力装置５４は、例えば、キーボード、ポインティング装置（マウス）、モニター、モデム、等が入出力装置インターフェースを通じてシステムバスに連結される。
【０１８６】
ＳＳＤ４０は、読出し可能な記憶装置として、図２２に示すＳＳＤ４０と同一に具現される。
【０１８７】
図２５は、ＳＳＤを利用したサーバーシステムに対する実施形態を示すブロック図である。図２５を参照すると、サーバーシステム６０は、サーバー６２、及びサーバー６２を駆動するのに必要なデータを格納するＳＳＤ４０を含む。ここで、ＳＳＤ４０は、図２３に示すＳＳＤ４０と同一の構成を含む。
【０１８８】
サーバー６２は、応用通信モジュール６２＿１、データ処理モジュール６２＿２、アップグレードモジュール６２＿３、スケジューリングセンター６２＿４、ローカルリソースモジュール６２＿５、そしてリペア情報モジュール６２＿６を含む。
【０１８９】
応用通信モジュール６２＿１は、サーバー６２とネットワークに連結されたコンピュータシステムと通信、或いはサーバー６２とＳＳＤ４０が通信するように具現される。応用通信モジュール６２＿１は、ユーザーインターフェースを通じて提供されていたデータ、或いは情報をデータ処理モジュール６２＿２に電送する。
【０１９０】
データ処理モジュール６２＿２は、ローカル資源モジュール６２＿５にリンクされる。ここで、ローカルリソースモジュール６２＿５は、サーバー６２に入力されたデータ、或いは情報に基づいて使用者にリペアショップ（ｒｅｐａｉｒ  ｓｈｏｐｓ）／ディーラー（ｄｅａｌｅｒｓ）／技術的な情報の目録を提供する。
【０１９１】
アップグレードモジュール６２＿３は、データ処理モジュール６２＿２とインターフェーシングする。アップグレードモジュール６２＿３は、ＳＳＤ４０から転送されたデータ、或いは情報に基づいて、ファームウェア、リセットコード、診断システムアップグレード、或いは他の情報を電子機器（ａｐｐｌｉａｎｃｅ）にアップグレードする。
【０１９２】
スケジュールリングセンター６２＿４は、サーバー６２に入力されたデータ、或いは情報に基づいて使用者にリアルタイムのオプションを許す。
【０１９３】
リペア情報モジュール６２＿５は、データ処理モジュール６２＿２とインターフェーシングする。リペア情報モジュール６２＿６は、使用者にリペア関連情報（例えば、オーディオ、ビデオ、或いは文書ファイル）を提供するために利用される。データ処理モジュール６２＿２は、ＳＳＤ４０から伝えられた情報に基づいて関連した情報をパッケージングする。その後、このような情報はＳＳＤ４０に転送されるか、或いは使用者にディスプレーされる。
【０１９４】
図２６は、本発明の実施形態による電子機器のブロック図である。図２６を参照すると、電子機器７０は、プロセッサー７１、ＲＯＭ７２、ＲＡＭ７３、そしてフラッシュインターフェース７４、及びＳＳＤ４０を含む。
【０１９５】
プロセッサー７１は、ファームウェアコード、或いは任意のコードを実行するためにＲＡＭ７３をアクセスする。また、プロセッサー７１は、開始命令シーケンス、或いは基本入出力動作システムシーケンスのような固定命令シーケンスを実行するためにＲＯＭ７２をアクセスする。フラッシュインターフェース７４は、電子機器７０とＳＳＤ７５との間のインターフェーシングを実行する。
【０１９６】
ＳＳＤ７５は、電子機器７０に着脱が可能である。ＳＳＤ４０は、図２３に示すＳＳＤ４０と同一に具現される。
【０１９７】
本発明の電子機器７０は、セルラーフォン、個人デジタル補助器（Ｐｅｒｓｏｎａｌ  Ｄｉｇｉｔａｌ  Ａｓｓｉｓｔａｎｔｓ：ＰＤＡｓ）、デジタルカメラ、カムコーダ、及び携帯用オーディオ再生装置（例えば、ＭＰ３）、ＰＭＰ等であり得る。
【０１９８】
本発明の実施形態によるメモリーシステム又は記憶装置は、多様な形態のパッケージを利用して実装できる。例えば、本発明の実施形態によるメモリーシステム又は記憶装置は、ＰｏＰ（Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ）、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ（ＢＧＡｓ）、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｃｋａｇｅｓ（ＣＳＰｓ）、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ（ＰＬＣＣ）、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＰＤＩＰ）、Ｄｉｅ  ｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅ  ｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ（ＣＯＢ）、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ（ＣＥＲＤＩＰ）、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ（ＭＱＦＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＳＯＩＣ）、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ（ＳＳＯＰ）、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ（ＴＳＯＰ）、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ（ＴＱＦＰ）、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ（ＳＩＰ）、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ（ＭＣＰ）、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ（ＷＦＰ）、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ（ＷＳＰ）、等のようなパッケージを利用して実装できる。
【０１９９】
一方、本発明の詳細な説明では具体的な実施形態に関して説明したが、本発明の範囲から逸脱しない限度内でさまざまに変形できる。したがって、本発明の範囲は、上述した実施形態に限定されて決まってはならないし、後述する特許請求の範囲だけでなく、この発明の特許請求の範囲と均等なものによって、決まらなければならない。
【符号の説明】
【０２００】
１００、２００、３００     不揮発性メモリー装置
１１０、２１０、３１０     メモリーセルアレイ
１２０、２２０、３２０     アドレスデコーダー
１３０、２３０、３３０     入出力回路
１４０、２４０、３４０     電圧発生器
１４２、３４２     高電圧発生器
１４４、３４４     低電圧発生器
１４６、２４６     負電圧発生器
１４８、２２２     電圧選択スイッチ
１５０、２５０、３５０     制御ロジック
【図１】
0005503448.tif 000002
【図２】
0005503448.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
0005503448.tif 000007
【図７】
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【図８】
0005503448.tif 000009
【図９】
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【図１０】
0005503448.tif 000011
【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005503448.tif 000017
【図１７】
0005503448.tif 000018
【図１８】
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【図１９】
0005503448.tif 000020
【図２０】
0005503448.tif 000021
【図２１】
0005503448.tif 000022
【図２２】
0005503448.tif 000023
【図２３】
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【図２４】
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【図２５】
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【図２６】
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