(57)【特許請求の範囲】
【請求項１】
スイッチトキャパシタ型の入力回路であって、
入力端子および出力端子を有する増幅器と、
一端が前記増幅器の前記入力端子に接続された少なくとも１つのオフセット補正用キャパシタと、
前記オフセット補正用キャパシタの他端を第１の基準電位または第２の基準電位または第３の基準電位のいずれかに接続するための第１のスイッチと、
一端にアナログ入力信号が入力され、他端が前記増幅器の入力端子に接続された入力キャパシタと、
前記増幅器の前記入力端子と前記増幅器の前記出力端子との間に配置されたフィードバックキャパシタとを有し、
前記第３及び第２の基準電位は前記第１の基準電位よりも高く、前記第２の基準電位は前記第１の基準電位と第３の基準電位との中間電位であり、
前記入力キャパシタの前記一端に入力された前記アナログ入力信号を増幅したアナログ信号であって３進重み付けのオフセット補正がされたアナログ信号が前記増幅器の前記出力端子から出力され、
前記３進重み付けのオフセット補正は、
前記オフセット補正用キャパシタの前記他端の前記第１のスイッチによる前記第１の基準電位への接続を３進での重み０のオフセット補正とし、前記オフセット補正用キャパシタの前記他端の前記第１のスイッチによる前記第２の基準電位への接続を３進での重み１のオフセット補正とし、前記オフセット補正用キャパシタの前記他端の前記第１のスイッチによる前記第３の基準電位への接続を３進での重み２のオフセット補正としてなされる、
こと特徴とする入力回路。
【請求項２】
前記少なくとも１つのオフセット補正用キャパシタは、１：３：９の容量比を有する複数のキャパシタを含み、該複数のキャパシタのそれぞれの一端は前記増幅器の前記入力端子に接続され、該複数のキャパシタのそれぞれの他端は前記第１の基準電位に接続するための複数の前記第１のスイッチのそれぞれに接続され、
前記オフセット補正が、前記容量比における１に対応するキャパシタを最下位ビット、前記容量比における３に対応するキャパシタを中間ビット、前記容量比における９に対応するキャパシタを最上位ビットとする３ビットの３進重み付けで行われること特徴とする請求項１に記載の入力回路。
【請求項３】
前記増幅器は、前記入力端子および他の入力端子を有する差動増幅器であって、
前記少なくとも１つのオフセット補正用キャパシタは、
一端が前記差動増幅器の前記入力端子に接続され、他端が前記第１の基準電位または前記第２の基準電位または前記第３の基準電位に接続するための前記第１のスイッチに接続される第１のキャパシタと、
一端が前記差動増幅器の前記他の入力端子に接続され、他端が前記第１の基準電位または第２の前記基準電位または前記第３の基準電位に接続するための第２のスイッチに接続される第２のキャパシタとを有し、
前記３進重み付けのオフセット補正は、
前記第１のキャパシタの前記他端の前記第１のスイッチによる前記第１の基準電位への接続と前記第２のキャパシタの前記他端の前記第２のスイッチによる前記第２の基準電位への接続を３進での重み０のオフセット補正とし、前記第１のキャパシタの前記他端の前記第２の基準電位への接続と前記第２のキャパシタの前記他端の前記第２のスイッチによる前記第２の基準電位への接続を３進での重み１のオフセット補正とし、前記第１のキャパシタの前記他端の前記第１のスイッチによる前記第２の基準電位への接続と前記第２のキャパシタの前記他端の前記第２のスイッチによる前記第１の基準電位への接続を３進での重み２のオフセット補正としてなされる、
こと特徴とする請求項１に記載の入力回路。
【請求項４】
スイッチトキャパシタ型の入力回路であって、
第１入力端子、第２入力端子および出力端子を有する差動増幅器と、
一端でアナログ入力信号を受信し、他端が前記第１入力端子に接続された入力キャパシタと、
オフセット補正のために一端に複数の電位のいずれかが選択的に供給され、他端が前記第１入力端子に接続された第１キャパシタと、
前記差動増幅器の前記入力端子と前記差動増幅器の前記出力端子との間に配置されたフィードバックキャパシタとを備え、
前記入力キャパシタの前記一端に入力された前記アナログ入力信号を増幅したアナログであって、前記第１のキャパシタの前記一端に前記複数の電位のいずれを供給するかによってオフセット補正がなされたアナログ信号が前記差動増幅器の前記出力端子から出力される、
ことを特徴とする入力回路。
【請求項５】
前記第１入力端子と前記差動増幅器の前記出力端子との間に、前記フィードバックキャパシタに対して並列に接続されたスイッチを更に備える、
ことを特徴とする請求項４に記載の入力回路。
【請求項６】
一端に複数の電位のいずれかが選択的に供給され、他端が前記第１入力端子に接続された第２キャパシタと、
一端に複数の電位のいずれかが選択的に供給され、他端が前記第１入力端子に接続された第３キャパシタと、
を更に備えることを特徴とする請求項４又は５に記載の入力回路。
【請求項７】
前記第１キャパシタ、前記第２キャパシタ、第３キャパシタの容量比が１：３：９である、
ことを特徴とする請求項６に記載の入力回路。
【請求項８】
請求項１乃至７のいずれか１項に記載の入力回路を含み、前記入力回路からの出力信号に対してアナログ／デジタル変換を行うアナログ／デジタル変換回路を有することを特徴とするアナログ／デジタルコンバータ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、入力回路及びそれを備えたアナログ／デジタルコンバータ（ＡＤＣ）に関する。すなわち、ＡＤＣの入力信号のオフセット成分を補正する方法および回路に関し、とくに、スイッチトキャパシタ型のＡＤＣの入力信号のオフセット補正に関する。
【背景技術】
【０００２】
ＡＤＣにおいて、入力信号のオフセット成分を除去し有用な信号情報を取り出すための回路として、スイッチトキャパシタ回路を用いオフセット補正用のキャパシタを具備する回路が知られている（特許文献１参照）。これは、２進重み付けキャパシタを必要な個数用いて、所望の精度でオフセット補正を行うものである。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開2003-060505公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
特許文献１に記載の技術を用いて、オフセット補正用キャパシタをｎ個用いると、２のｎ乗段階のオフセット補正を行うことができる。オフセット補正の精度を向上するためにオフセット量の段階数を増やすにはキャパシタの数を増やす必要があり、キャパシタのレイアウト面積が増大してしまうという問題がある。
【０００５】
本発明は、上記問題点に鑑み、ｎ個のオフセット補正用キャパシタで３のｎ乗段階のオフセット補正を行うことが可能な入力回路及びそれを備えたアナログ／デジタルコンバータを提供する。
【課題を解決するための手段】
【０００６】
本発明の１つの側面に係るスイッチトキャパシタ型の入力回路は、入力端子および出力端子を有する増幅器と、一端が前記増幅器の前記入力端子に接続された少なくとも１つのオフセット補正用キャパシタと、前記オフセット補正用キャパシタの他端を第１の基準電位または第２の基準電位または第３の基準電位のいずれかに接続するための第１のスイッチと、一端にアナログ入力信号が入力され、他端が前記増幅器の入力端子に接続された入力キャパシタと、前記増幅器の前記入力端子と前記増幅器の前記出力端子との間に配置されたフィードバックキャパシタとを有し、前記第３及び第２の基準電位は前記第１の基準電位よりも高く、前記第２の基準電位は前記第１の基準電位と第３の基準電位との中間電位であり、前記入力キャパシタの前記一端に入力された前記アナログ入力信号を増幅したアナログ信号であって３進重み付けのオフセット補正がされたアナログ信号が前記増幅器の前記出力端子から出力され、前記３進重み付けのオフセット補正は、前記オフセット補正用キャパシタの前記他端の前記第１のスイッチによる前記第１の基準電位への接続を３進での重み０のオフセット補正とし、前記オフセット補正用キャパシタの前記他端の前記第１のスイッチによる前記第２の基準電位への接続を３進での重み１のオフセット補正とし、前記オフセット補正用キャパシタの前記他端の前記第１のスイッチによる前記第３の基準電位への接続を３進での重み２のオフセット補正としてなされる、こと特徴とする。
【発明の効果】
【０００７】
本発明によれば、オフセット補正用キャパシタの１端の電位を３通りに切り替えることが可能となる。従って、ｎ個のオフセット補正用キャパシタで３のｎ乗段階のオフセット補正を行うことが可能になる。よって、キャパシタのレイアウト面積を抑えながら、オフセット補正量の段階数を増やしオフセット補正の精度を向上することができる。
【図面の簡単な説明】
【０００８】
【図１】（ａ）は実施例１のアナログ／デジタルコンバータの構成例を示すブロック図、（ｂ）はスイッチ制御テーブルの例を示す図である。
【図２】（ａ）は実施例１のサンプルホールド回路のサンプル時の状態を示す接続図であり、（ｂ）は実施例１のサンプルホールド回路のオフセット補正の無いホールド時の状態を示す接続図である。
【図３】実施例１のサンプルホールド回路のオフセット補正の有るホールド時の状態を示す接続図である。
【図４】本実施例のスイッチ制御部の処理手順例を示すフローチャートである。
【図５】実施例１で複数のキャパシタを接続したサンプルホールド回路の他例を示す図である。
【図６】（ａ）は実施例２の差動型のアナログ／デジタルコンバータの構成例を示すブロック図、（ｂ）はスイッチ制御テーブルの例を示す図である。
【図７】実施例２のサンプルホールド回路の具体的な回路例を示す図である。
【発明を実施するための形態】
【０００９】
［実施例１］  本発明の実施例１の構成とその動作を、図１乃至図４に従って説明する。
【００１０】
＜実施例１のアナログ／デジタルコンバータ（ＡＤＣ）の構成例＞  図１の（ａ）のＡＤＣにおいて、スイッチトキャパシタ型の入力回路であるサンプルホールド回路１０１は、Inに入力されるアナログ入力信号を受信してサンプリングする。そして、それをホールドしてOutに出力する。この出力信号をアナログデジタル変換回路１０２が受け取り、デジタルデータに変換してDoutに出力する。VrefLおよびVrefHはそれぞれ低い側の基準電位、高い側の基準電位である。アナログデジタル変換回路１０２は、これら２つの電位と入力電圧とを比較し、デジタルデータに変換する。本実施例１では、これら２つの基準電位に加え、VrefMという基準電位をサンプルホールド回路１０１へも供給し、入力オフセット補正に用いる。ここで、VrefM = ( VrefL + VrefH )／２の電位とする。
【００１１】
（スイッチ制御テーブル１０３ａの構成例）  図１の（ｂ）のスイッチ制御テーブル１０３ａには、サンプルホールド回路１０１のステータスやオフセット補正の値に対応してスイッチを制御する制御信号が記憶されている。この例は、図２及び図３に示すサンプルホールド回路１０１の具体例における制御信号が、スイッチの状態で示されている。
【００１２】
＜サンプルホールド回路１０１の回路例及び動作例＞
（サンブリング時の例）  図２（ａ）は、サンプルホールド回路１０１の回路図であり、サンプリング時の接続状態を示している。Amp1は差動型アンプ、Cinは入力キャパシタ、Cfはフィードバックキャパシタ、C1はオフセット補正用のキャパシタである。C1の一端は増幅器に接続され、他端は第１のスイッチを介して第１の基準電位VrefH、中間電位である第２の基準電位VrefM、第３の基準電位VrefLに選択接続される。ここで、各キャパシタの容量比は、Cin:Cf:C1＝100:50:1である。サンプリング時には、CfはスイッチSW3により両端を短絡され、出力Outはリセットされている。CinはスイッチSW1により入力Inに接続され、入力信号がCinに充電されている。さらにC1はVrefHに接続され、電荷が充電されている。
【００１３】
（オフセット補正を行わないホールド時の例）  図２の（ｂ）は、サンプルホールド回路１０１が、オフセット成分の補正を行わないときのホールド時の接続状態を示した図である。まずSW３が開放となり、リセットが解除される。その後SW2によってCinは接地電位に接続される。するとCinに充電されていた電荷はCfに移動し、出力電圧となって現れる。Cin:Cf=2:1であるので、電荷量保存およびQ=CVの関係より、
Out = 2 × Inとなる。C1はサンプリング時と接続関係が不変であるので、電荷の移動は起こらず、出力電圧に影響を与えない。
【００１４】
（第１のオフセット量を補正するホールド時の例）  図３（ａ）は、サンプルホールド回路１０１が、第１のオフセット量を補正する時のホールド時の接続状態を示した図である。このときも、サンプリング時は図２の（ａ）の状態とする。図２の（ｂ）のオフセット補正を行わないホールド状態との差は、C1の接続状態の違いである。サンプリング時はVrefHに接続されていたのに対し、ホールド時はVrefMに接続されている。するとC1に充電されていた電荷はCfに移動し、出力電圧に影響を与える。その量は、C1:Cf=1:50であるので、0.02 × (VrefH - VrefM)となる。VrefM = ( VrefL + VrefH )／２より、これは0.01 × (VrefH - VrefL)と等しい。これがオフセット補正量となり、結局出力電圧は、CinからCfへの電荷移動と合わせ、
Out = 2 × In + 0.01 × (VrefH - VrefL)となる。
【００１５】
（第２のオフセット量を補正するホールド時の例）  図３の（ｂ）は、サンプルホールド回路１０１が、第２のオフセット量を補正する時のホールド時の接続状態を示した図である。このときも、サンプリング時は図２の（ａ）の状態とする。図２の（ｂ）のオフセット補正を行わないホールド状態との差は、C1の接続状態の違いである。サンプリング時はVrefHに接続されていたのに対し、ホールド時はVrefLに接続されている。するとC1に充電されていた電荷はCfに移動し、出力電圧に影響を与える。その量は、C1:Cf=1:50であるので、0.02 × (VrefH - VrefL)となる。これがオフセット補正量となり、結局出力電圧は、CinからCfへの電荷移動と合わせ、
Out = 2 × In + 0.02 × (VrefH - VrefL)となる。よって、図３の（ａ）のホールド状態と比較して、２倍の量のオフセット補正が可能である。
【００１６】
＜本実施例のスイッチ制御部１０３の制御手順例＞  図４のスイッチ制御部１０３の制御手順例によれば、Ｓ４１で、アナログ／デジタル変換回路１０２から出力されたデジタルデータに基づいてオフセットの変更が必要か否かを判定する。必要であれば、Ｓ４２で、図１の（ｂ）に示したテーブルからオフセット補正の値に対応するスイッチ設定の組合せを選択する。Ｓ４３では、選択したスイッチ設定の組合せを以降のオフセット補正のために保持する。Ｓ４４では、Ｓ４３で設定された新たなスイッチ設定の組合せ、あるいは以前のスイッチ設定の組合せ（Ｓ４１のＮｏの場合）によるスイッチ制御信号を、サンプルホールド回路１０１に出力する。かかる制御手順は、スイッチ制御部１０３のＣＰＵでソフトウエアによって行われてもよいし、スイッチ制御部１０３にハードウエアとして組み込まれてもよい。
【００１７】
＜実施例１の効果＞  以上説明したように、１つのオフセット補正キャパシタC1のみで、オフセット補正量を0，0.01 × (VrefH - VrefL)，0.02 × (VrefH - VrefL)と３段階に制御できる。
【００１８】
＜実施例１の変形例＞  さらにオフセット補正の段階数を増やしたい場合には、図５に示すようにオフセット補正用のキャパシタを複数の容量素子で構成すればよく、その容量比は３進重み付けとすればよい。例えば、Cin:Cf:C1:C2:C3＝100:50:1:3:9とすれば、オフセット補正量は0，0.01 × (VrefH - VrefL)，...，0.26 × (VrefH - VrefL)と２７段階で制御できる。
【００１９】
なお、本実施例ではサンプリング時にC1がVrefHに接続され、ホールド時にC1がVrefMに接続されることで0.01 × (VrefH - VrefL)のオフセット補正を実現した。しかし、異なる接続方法でも同じ量のオフセット補正を実現することができる。例えば、サンプリング時にC1がVrefMに接続され、ホールド時にC1がVrefLに接続されるように動作しても、0.01 × (VrefH - VrefL)のオフセット補正を実現できる。
【００２０】
［実施例２］  本発明の実施例２の構成とその動作を、図６及び図７に従って説明する。
【００２１】
＜実施例２のＡＤＣの構成例＞  図６の（ａ）の実施例２の差動型のＡＤＣでは、差動型サンプルホールド回路２０１は、InpおよびInnに入力される差動形式のアナログ信号をサンプリングし、それをホールドしてOutpおよびOutnに出力する。これらの出力を差動型アナログデジタル変換回路２０２が受け取り、デジタルデータに変換してDoutに出力する。VrefLおよびVrefHはそれぞれ低い側の基準電位、高い側の基準電位である。差動型アナログデジタル変換回路２０２は、これら２つの電位と入力電圧とを比較し、デジタルデータに変換する。本実施例では、これら２つの電位を差動型サンプルホールド回路２０１へも供給し、入力オフセット補正に用いる。スイッチ制御部２０３は、サンプルホールド回路２０１やアナログ／デジタル変換回路２０２におけるスイッチングを制御する制御信号を出力する。スイッチ制御部２０３は、各回路のステータスやオフセット補正の値に対応する各スイッチへの制御信号の組合せを記憶するスイッチ制御テーブル２０３ａを有している。
【００２２】
（スイッチ制御テーブル１０３ａの構成例）  図１の（ｂ）のスイッチ制御テーブル１０３ａには、サンプルホールド回路１０１のステータスやオフセット補正の値に対応してスイッチを制御する制御信号が記憶されている。この例は、図７に示すサンプルホールド回路１０１の具体例における制御信号が、スイッチの状態で示されている。
【００２３】
＜サンプルホールド回路１０１の回路例及び動作例＞
図７の実施例２のサンプルホールド回路１０１の回路例では、差動増幅器Amp1の負側入力端子に接続するオフセット補正用の第１のキャパシタC1乃至C3と、正側入力端子に接続するオフセット補正用の第２のキャパシタC4乃至C6とが示されている。ここで、C1〜C3のそれぞれが第１のキャパシタの複数の容量素子であり他端が第１のスイッチに接続され、C4〜C6のそれぞれが第２のキャパシタの複数の容量素子であり他端が第２のスイッチに接続されている。ここで、Cinp:Cinn:Cfp:Cfn:C1:C2:C3:C4:C5:C6＝100:100:50:50:1:3:9:1:3:9とする。第１及び第２のキャパシタC1〜C6の他端には、VrefH,VrefM,VrefLへの接続を切替るスイッチが接続されている。図７はサンプリング時のスイッチ接続を示している。ここで、C1とC4は最下位ビットを、C2とC5は中間ビットを、C3とC6は最上位ビットを表し、３ビットの３進重み付けが可能となる。
【００２４】
＜実施例２の効果＞  以上説明したように、かかる構成により、図６の（ｂ）に示したスイッチ組合せにより、キャパシタを増加することなくオフセット補正の３進重み付けのが可能となる。
【００２５】
なお、本実施例ではサンプリング時にC1がVrefHに接続され、ホールド時にC1がVrefMに接続されることで0.01 × (VrefH - VrefL)のオフセット補正を実現した。しかし、異なる接続方法でも同じ量のオフセット補正を実現することができる。例えば、サンプリング時にC1がVrefMに接続され、ホールド時にC1がVrefLに接続されるように動作しても、0.01 × (VrefH - VrefL)のオフセット補正を実現できる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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