(57)【特許請求の範囲】
【請求項１】
ゲート信号線からの信号によって制御される薄膜トランジスタと、映像信号を供給するドレイン信号線と、前記ドレイン信号線からの映像信号が供給される画素電極と、前記画素電極とストレージ線との間に形成される容量素子と、前記薄膜トランジスタのソース電極から延在し、前記画素電極と前記薄膜トランジスタとを電気的に接続する中間電極を備えた液晶表示装置であって、
第１方向に第１画素、第２画素がこの順で繰り返して配置されて画素群を構成し、
前記画素群を挟んで第１ゲート信号線および第２ゲート信号線が配置され、前記第１画素の前記薄膜トランジスタは前記第１ゲート信号線からの走査信号によって制御され、前記第２画素の前記薄膜トランジスタは前記第２ゲート信号線からの走査信号によって制御され、
前記ドレイン信号線は、前記第１画素および前記第２画素を挟むように複数配置され、前記ドレイン信号線の両側に位置づけられた前記第１画素と前記第２画素のそれぞれの画素電極に映像信号を供給し、
前記ストレージ線は、前記第１ゲート信号線に隣接した第１ストレージ線と、前記第２ゲート信号線に隣接した第２ストレージ線と、前記第１ストレージ線と前記第２ストレージ線と電気的に接続され、前記ドレイン信号線が走行しない部分であり、前記第１の画素と前記第２の画素の間に位置する第３ストレージ線とを有し、
前記第１画素の中間電極は、前記第１画素の中途部まで前記第３ストレージ線に沿って延在する第１画素の第１延在部と、前記第１画素の第１延在部と接続し且つ前記第１ストレージ線に沿って延在する第２画素の第２延在部とを有し、
前記第２画素の中間電極は、前記第２画素の中途部まで前記第３ストレージ線に沿って延在する第２画素の第１延在部と、前記第２画素の第１延在部と接続し且つ前記第２ストレージ線に沿って延在する第１画素の第２延在部とを有することを特徴とする液晶表示装置。
【請求項２】
前記画素電極は、ドレイン信号線に隣接する辺が前記ドレイン信号線に重畳する部分を有することを特徴とする請求項１に記載の液晶表示装置。
【請求項３】
前記基板上に、前記薄膜トランジスタを被って有機絶縁膜からなる保護膜が形成され、前記画素電極は前記保護膜の上面に形成されていることを特徴とする請求項１,２のいずれかに記載の液晶表示装置。
【請求項４】
前記第１画素、第２画素が前記第１方向に沿ってこの順で繰り返して配置される第１画素群と、前記第１方向と交差する方向に前記第１画素群に隣接して配置される第２画素群とを有し、前記第１画素群に対して前記第２画素群は画素の半ピッチ分ずれて配置され、
前記ドレイン信号線は、前記第１画素群と前記第２画素群の間の領域において屈曲部を有して形成されていることを特徴とする請求項１に記載の液晶表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、液晶表示装置に係り、特に、一本のドレイン信号線から２つの画素列に対しドレイン信号を供給する液晶表示装置に関する。
【背景技術】
【０００２】
一本のドレイン信号線から２つの画素列に対しドレイン信号を供給する液晶表示装置は、たとえば、下記特許文献１に開示がなされている。
【０００３】
このような液晶表示装置は、マトリックス状に配置された各画素のうち、行方向に配列される各画素の画素群において、一つおきに配置される画素（たとえば奇数番目の画素）を前記画素群の一方の側に形成されたゲート信号線（第１ゲート信号線と称する場合がある）によって選択し、他の画素（偶数番目の画素）を前記画素群の他方の側に形成されたゲート信号線（第２ゲート信号線と称する場合がある）によって選択されるようになっている。
【０００４】
また、ドレイン信号線は、隣接する奇数番目の画素と偶数番目の画素との間に走行するように配置され、隣接する偶数番目の画素と奇数番目の画素との間には配置されていない構成となっている。それぞれのドレイン信号線は、第１ゲート信号線によって奇数番目の画素が選択された際には、前記ドレイン信号線に隣接する奇数番目の画素に映像信号を供給し、第２ゲート信号線によって偶数番目の画素が選択された際には、前記ドレイン信号線に隣接する偶数番目の画素に映像信号を供給するようになっている。すなわち、一本のドレイン信号線によって、このドレイン信号線の両脇に配置される２つの画素のそれぞれに映像信号を供給できるようになっている。
【０００５】
したがって、このような構成からなる液晶表示装置は、各画素に映像信号を供給するドレイン信号線の数を従来の１／２にできる効果を奏する。
【０００６】
なお、本願発明に関連する技術としては、たとえば下記特許文献２がある。特許文献２は、画素の両脇に一対のドレイン信号線が走行され、これらドレイン信号線をも被って形成された絶縁膜の前記画素の領域上に形成された画素電極において、平面的に観て、前記ドレイン信号線側の各辺が前記ドレイン信号線に重畳するようにして形成された構成が記載されている。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開平２−４２４２０号公報
【特許文献２】特開昭６２−２２３７２７号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
なお、特許文献１に示す液晶表示装置は、ゲート信号線およびドレイン信号線が形成された基板（第１基板と称する場合がある）に透光性導電膜からなる画素電極が形成され、液晶を介して前記第１基板に対向する基板（第２基板と称する場合がある）に透光性導電膜からなる対向電極が形成されたいわゆる縦型電界方式の構造となっている。
【０００９】
そして、このような縦型電界方式の液晶表示装置において、それぞれの画素の開口率を向上させようとした場合、その開口率の向上に限界が生じてしまうことが見いだされた。すなわち、上述したように、行方向に配列された画素において、たとえば隣接する偶数番目の画素と奇数番目の画素との間にドレイン信号線が形成されていない構成となっている。このため、隣接する偶数番目の画素と奇数番目の画素との間を遮光するため、第２基板側にブラックマトリックス（遮光膜）を形成するようにするが、前記偶数番目の画素と奇数番目の画素との間隙に相当するブラックマトリックスの幅を大きくせざるを得なくなってしまう。また、第１基板に対して第２基板を対向させる場合、それらの合わせずれを考慮して、前記ブラックマトリックスの幅に余裕をもたせる必要も生じる。このことから、各画素の開口率は前記ブラックマトリックスによって制限が付されてしまうことになる。
【００１０】
本発明の目的は、開口率を向上させた液晶表示装置を提供することにある。
【課題を解決するための手段】
【００１１】
本発明の液晶表示装置は、画素電極との間に容量素子を形成するストレージ線を備えた構成とし、前記ストレージ線を各画素のドレイン信号線が配置されていない側の箇所に配置させるようにし、このストレージ線に遮光膜の機能をもたせるように構成したものである。また、このように新たに形成したストレージ線を利用して容量素子を形成し、これにより従来備えられていた容量素子の占有面積を小さく構成し、結果的に画素の領域を拡大させて開口率を向上させるようにしたものである。
【００１２】
本発明の構成は、たとえば、以下のようなものとすることができる。
【００１７】
（１）本発明の液晶表示装置は、ゲート信号線からの信号によって制御される薄膜トランジスタと、映像信号を供給するドレイン信号線と、前記ドレイン信号線からの映像信号が供給される画素電極と、前記画素電極とストレージ線との間に形成される容量素子と、前記薄膜トランジスタのソース電極から延在し、前記画素電極と前記薄膜トランジスタとを電気的に接続する中間電極を備えた液晶表示装置であって、
第１方向に第１画素、第２画素がこの順で繰り返して配置されて画素群を構成し、
前記画素群を挟んで第１ゲート信号線および第２ゲート信号線が配置され、前記第１画素の前記薄膜トランジスタは前記第１ゲート信号線からの走査信号によって制御され、前記第２画素の前記薄膜トランジスタは前記第２ゲート信号線からの走査信号によって制御され、
前記ドレイン信号線は、前記第１画素および前記第２画素を挟むように複数配置され、前記ドレイン信号線の両側に位置づけられた前記第１画素と前記第２画素のそれぞれの画素電極に映像信号を供給し、
前記ストレージ線は、前記第１ゲート信号線に隣接した第１ストレージ線と、前記第２ゲート信号線に隣接した第２ストレージ線と、前記第１ストレージ線と前記第２ストレージ線と電気的に接続され、前記ドレイン信号線が走行しない部分であり、前記第１の画素と前記第２の画素の間に位置する第３ストレージ線とを有し、
前記第１画素の中間電極は、前記第１画素の中途部まで前記第３ストレージ線に沿って延在する第１画素の第１延在部と、前記第１画素の第１延在部と接続し且つ前記第１ストレージ線に沿って延在する第２画素の第２延在部とを有し、
前記第２画素の中間電極は、前記第２画素の中途部まで前記第３ストレージ線に沿って延在する第２画素の第１延在部と、前記第２画素の第１延在部と接続し且つ前記第２ストレージ線に沿って延在する第１画素の第２延在部とを有することを特徴とする。
【００１８】
（２）本発明の液晶表示装置は、（１）において、前記画素電極は、ドレイン信号線に隣接する辺が前記ドレイン信号線に重畳する部分を有することを特徴とする。
【００１９】
（３）本発明の液晶表示装置は、（１）、（２）のいずれかにおいて、前記基板上に、前記薄膜トランジスタを被って有機絶縁膜からなる保護膜が形成され、前記画素電極は前記保護膜の上面に形成されていることを特徴とする。
【００２０】
（４）本発明の液晶表示装置は、（１）において、前記第１画素、第２画素がこの順で繰り返して配置される画素群を第１画素群とし、この第１画素群に隣接して配置される他の画素群を第２画素群とした場合、第１画素群に対して第２画素群は画素の半ピッチ分ずれて配置され、
ドレイン信号線は、第１画素群と第２画素群の間の領域において屈曲部を有して形成されていることを特徴とする。
【００２１】
なお、上記した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、上記した構成以外の本発明の構成の例は、本願明細書全体の記載または図面から明らかにされる。
【発明の効果】
【００２２】
このように構成した液晶表示装置は、開口率を向上させることができる。
【００２３】
本発明のその他の効果については、明細書全体の記載から明らかにされる。
【図面の簡単な説明】
【００２４】
【図１】本発明の液晶表示装置の実施例１を示す画素の平面図である。
【図２】本発明の液晶表示装置の実施例１を示す画素の等価回路図である。
【図３】図１のIII−III線における断面図である。
【図４】図１のIV−IV線における断面図である。
【図５】本発明の液晶表示装置の実施例２を示す画素の平面図である。
【図６】図１のVI−VI線における断面図である。
【図７】本発明の液晶表示装置の実施例２を示す画素の断面図である。
【発明を実施するための形態】
【００２５】
本発明の実施例を図面を参照しながら説明する。なお、各図および各実施例において、同一または類似の構成要素には同じ符号を付し、説明を省略する。
【実施例１】
【００２６】
図１は、本発明の液晶表示装置の画素の実施例１を示す平面図である。図１は、液晶を挟持して対向配置される一対の基板のうち一方の基板（第１基板ＳＵＢ１）の液晶側の面に形成された画素を示している。また、図３は、図１のIII−III線における断面図を他方の基板（第２基板ＳＵＢ２）とともに示し、図４は、図１のIV−IV線における断面図を他方の基板（第２基板ＳＵＢ２）とともに示している。
【００２７】
図１においては、画像表示領域にマトリックス状に配置される複数の画素のうち、行方向（図中ｘ方向）に配置される画素群（第１画素群ＰＧ１）を示し、この第１画素群ＰＧ１のうち隣接するたとえば４個の各画素を示している。なお、説明の便宜から、これら画素を第１画素ＰＩＸ１あるいは第２画素ＰＩＸ２と称し、これらを区別して説明する。第１画素ＰＩＸ１と第２画素ＰＩＸ２は、それぞれ構成は同一であるが、左右上下方向に対称となった配置となっているからである。図１に示すたとえば４個の画素は、図中左から右にかけて、第１画素ＰＩＸ１、第２画素ＰＩＸ２、第１画素ＰＩＸ１、第２画素ＰＩＸ２の順で配置され、以降においてもこの順で繰り返して配置されている。
【００２８】
ここで、図１の説明に先立って、図１と対応づけて描いた等価回路を図２を用いて概略を説明する。ただし、図２は、行方向（図中ｘ方向）に配置される４個の画素からなる画素群（第１画素群ＰＧ１）の他に、列方向（図中ｙ方向）に配置される４個の画素からなる画素群（第２画素群ＰＧ２）をも併せ描いている。図２において、第１画素群ＰＧ１は、この第１画素群ＰＧ１を間にして図中ｘ方向に走行する第１ゲート信号線ＧＬ（図中符号ＧＬ１で示す）と第２ゲート信号線ＧＬ（図中符号ＧＬ２で示す）を有する。第１画素ＰＩＸ１の薄膜トランジスタＴＦＴ（図中符号ＴＦＴ１で示す）は、第１ゲート信号線ＧＬ１からの走査信号によって制御され、第２画素ＰＩＸ２の薄膜トランジスタＴＦＴ（図中符号ＴＦＴ２で示す）は、第２ゲート信号線ＧＬ２からの走査信号によって制御されるようになっている。このことから、第１画素ＰＩＸ１の薄膜トランジスタＴＦＴ１は第１ゲート信号線ＧＬ１側に隣接して配置され、第２画素ＰＩＸ２の薄膜トランジスタＴＦＴ２は第２ゲート信号線ＧＬ２側に隣接して配置されるようになっている。また、第１画素ＰＩＸ１とこの第１画素ＰＩＸ１と図中（−）ｘ方向に隣接する第２画素ＰＩＸ２の間にはドレイン信号線ＤＬが走行し、このドレイン信号線ＤＬからの映像信号は、前記第１画素ＰＩＸ１において薄膜トランジスタＴＦＴ１を通して画素電極ＰＸに供給され、前記第２画素ＰＩＸ２において薄膜トランジスタＴＦＴ２を通して画素電極ＰＸに供給されるようになっている。
【００２９】
さらに、第１画素群ＰＧＬ１内において、第１ゲート信号線ＧＬ１に隣接し第１ゲート信号線ＧＬ１に沿って延在される第１ストレージ線ＳＴＬ（図中符号ＳＴＬ１で示す）と、第２ゲート信号線ＧＬ２に隣接し第２ゲート信号線ＧＬ２に沿って延在される第２ストレージ線ＳＴＬ（図中符号ＳＴＬ２で示す）とが配置されている。第１ストレージ線ＳＴＬ１は、第１画素ＰＩＸ１においてその画素電極ＰＸとの間に容量素子ＣＰ（図中符号ＣＰ１で示す）を形成し、第２画素ＰＩＸ２においてその画素電極ＰＸとの間に容量素子ＣＰ（図中符号ＣＰ２で示す）を形成するようになっている。このため、従来、第１画素ＰＩＸ１の容量素子ＣＰ１は、第１画素ＰＩＸ１内において、第１ストレージ線ＳＴＬ１の形成領域に形成され、第２画素ＰＩＸ２の容量素子ＣＰ２は、第２画素ＰＩＸ２内において、第２ストレージ線ＳＴＬ２の形成領域に形成されるようになっていた。しかし、本実施例では、図２において図示されていないが、容量素子ＣＰ１、ＣＰ２を上記以外の領域にも形成するようになっている。これによる詳細な構成は後述する。また、この実施例では、第１画素ＰＩＸ１とこの第１画素ＰＩＸ１と図中（＋）ｘ方向に隣接する第２画素ＰＩＸ２との間を走行し、前記第１ストレージ線ＳＴＬ１と前記第２ストレージ線ＳＴＬ２と電気的に接続される第３ストレージ線ＳＴＬ（図中符号ＳＴＬ３で示す）が新たに設けられている。この第３ストレージ線ＳＴＬ３の効果については後述する。
【００３０】
このように構成された第１画素群ＰＧ１に対して列方向（図中ｙ方向）に、第２画素群ＰＧ２が配置されている。第２画素群ＰＧ２における第１画素ＰＸ１、第２画素ＰＸ２は、それぞれ、第１画素群ＰＧ１における第１画素ＰＸ１、第２画素ＰＸ２と同様の構成となっている。また、この実施例では、第２画素群ＰＩＸ２は第１画素群ＰＩＸ１に対して図中（−）ｘ方向へ画素の半ピッチ部だけずれて配置されている。このため、第１画素群ＰＩＸ１におけるドレイン信号線ＤＬは、それぞれ、第１画素群ＰＧ１と第２画素群ＰＧ２の間の領域において、第２画素群ＰＧ２において対応するドレイン信号線ＤＬと屈曲部ＢＤを有して接続されている。なお、図示していないが、第１画素群ＰＧ１に対して図の上側に隣接して配置される画素群においても、図中（−）ｘ方向に画素の半ピッチ分だけずれて配置されている。しかし、必ずしも各画素群をずらして配置させる必要はなく、したがって、ドレイン信号線ＤＬは屈曲部ＢＤを有することなく直線状に形成されていてもよい。
【００３１】
図１に戻り、第１基板ＳＵＢ１（図３、図４参照）の液晶側の面（表面）には、第１ゲート信号線ＧＬ１、第２ゲート信号線ＧＬ２、第１ストレージ線ＳＴＬ１、第２ストレージ線ＳＴＬ２、第３ストレージ線ＳＴＬ３が形成されている。これら第１ゲート信号線ＧＬ１、第２ゲート信号線ＧＬ２、第１ストレージ線ＳＴＬ１、第２ストレージ線ＳＴＬ２、第３ストレージ線ＳＴＬ３はたとえば金属等の遮光性の材料で形成され、たとえば同時に形成されるようになっている。
【００３２】
第１ゲート信号線ＧＬ１は、第１画素ＰＩＸ１の領域において画素の中央側に突出する突起部が形成され、この突起部は第１画素ＰＩＸ１における薄膜トランジスタＴＦＴ１のゲート電極ＧＴを構成するようになっている。同様に、第２ゲート信号線ＧＬ２は、第２画素ＰＩＸ２の領域において画素の中央側に突出する突起部が形成され、この突起部は第２画素ＰＩＸ２における薄膜トランジスタＴＦＴ２のゲート電極ＧＴを構成するようになっている。
【００３３】
第１ストレージ線ＳＴＬ１は、第１画素ＰＩＸ１の領域において幅が広く形成される部分を有し、第１画素ＰＩＸ１における容量素子ＣＰ１の一つの電極を構成するようになっている。同様に、第２ストレージ線ＳＴＬ２は、第２画素ＰＩＸ２の領域において幅が広く形成される部分を有し、第２画素ＰＩＸ２における容量素子ＣＰ２の一つの電極を構成するようになっている。
【００３４】
ここで、第１画素ＰＩＸ１とこの第１画素ＰＩＸ１と図中（＋）ｘ方向に隣接する第２画素ＰＩＸ２との間には第３ストレージ線ＳＴＬ３が形成されている。この第３ストレージ線ＳＴＬ３は、後述のドレイン信号線ＤＬが走行することのない部分に形成され、第１ストレージ線ＳＴＬ１、および第２ストレージ線ＳＴＬ２と電気的に接続されている。これにより、第１画素ＰＩＸ１において、その図中左側にはドレイン信号線ＤＬが、図中右側には第３ストレージ線ＳＴＬ３が位置づけられるようになり、第２画素ＰＩＸ２において、その図中左側には第３ストレージ線ＳＴＬ３が、図中右側にはドレイン信号線ＤＬが位置づけられるようになる。
【００３５】
第１基板ＳＵＢ１の表面には、第１ゲート信号線ＧＬ１、第２ゲート信号線ＧＬ２、第１ストレージ線ＳＴＬ１、第２ストレージ線ＳＴＬ２、第３ストレージ線ＳＴＬ３をも被って、たとえばシリコン酸化膜からなる絶縁膜ＧＩ（図３、図４参照）が形成されている。この絶縁膜ＧＩは後述の薄膜トランジスタＴＦＴの形成領域においてゲート絶縁膜として機能するようになっている。
【００３６】
前記絶縁膜ＧＩの上面であって前記ゲート電極ＧＴと重畳する部分にたとえばアモルファスシリコンからなる島状の半導体層ＡＳが形成されている。この半導体層ＡＳは、ＭＩＳ（Metal Insulator Semiconductor）型の薄膜トランジスタＴＦＴの半導体層となるもので、その上面に互いに対向配置されたドレイン電極ＤＴおよびソース電極ＳＴが形成されるようになっている。第１画素ＰＩＸ１においては、前記第１画素ＰＩＸ１とこの第１画素ＰＩＸ１と図中（−）ｘ方向に隣接する第２画素ＰＩＸ２との間に走行するドレイン信号線ＤＬの一部が延在されて薄膜トランジスタＴＦＴ１のドレイン電極ＤＴを構成するようになっている。この場合、前記第２画素ＰＩＸ２においても、前記ドレイン信号線ＤＬの一部が延在されて薄膜トランジスタＴＦＴ２のドレイン電極ＤＴを構成するようになっている。第２画素ＰＩＸ２においては、前記第２画素ＰＩＸ２とこの第２画素ＰＩＸ２と図中（＋）ｘ方向に隣接する第１画素ＰＩＸ１との間に走行するドレイン信号線ＤＬの一部が延在されて薄膜トランジスタＴＦＴ２のドレイン電極ＤＴを構成するようになっている。この場合、前記第１画素ＰＩＸ１においても、前記ドレイン信号線ＤＬの一部が延在されて薄膜トランジスタＴＦＴ１のドレイン電極ＤＴを構成するようになっている。
【００３７】
また、第１画素ＰＩＸ１の薄膜トランジスタＴＦＴ１、第２画素ＰＩＸ２の薄膜トランジスタＴＦＴ２のそれぞれのソース電極ＳＴは、たとえばドレイン信号線ＤＬの形成の際に同時に形成されるようになっている。第１画素ＰＩＸ１において、ソース電極ＳＴは、画素領域側へ延在される延在部ＭＴ（図中符号ＭＴ１で示す）を有し、この延在部ＭＴ１は、薄膜トランジスタＴＦＴ１に隣接して形成される第１ストレージ線ＳＴＬ１に重畳するように形成されている。ソース電極ＳＴの延在部ＭＴ１と第１ストレージ線ＳＴＬ１との重畳部は容量を構成するようになっている。同様に、第２画素ＰＩＸ２において、ソース電極ＳＴは、画素領域側へ延在される延在部ＭＴ（図中符号ＭＴ２で示す）を有し、この延在部ＭＴ２は、薄膜トランジスタＴＦＴ２に隣接して形成される第２ストレージ線ＳＴＬ２に重畳するように形成されている。ソース電極ＳＴの延在部ＭＴ２と第２ストレージ線ＳＴＬ２との重畳部は容量を構成するようになっている。なお、この明細書では、後の説明の便宜から、ソース電極ＳＴの前記延在部ＭＴを、それぞれ中間電極ＭＴと命名する。ソース電極ＳＴはこの中間電極ＭＴを介して後述の画素電極ＰＸと電気的に接続されるようになっている。
【００３８】
ここで、前記中間電極ＭＴは、前記ストレージ線ＳＴＬに重畳する部分だけでなく、図１に示すように、図中ハッチが施された領域にまで及ぶ延在部を備えて形成されている。すなわち、第１画素ＰＩＸ１の場合、第１ストレージ線ＳＴＬ１に重畳して形成される中間電極ＭＴ１は、まず、第３ストレージ線ＳＴＬ３の近傍側において、第３ストレージ線ＳＴＬ３の走行方向に沿って延在する第１延在部ＥＸ１（図中符号ＥＸ１１で示す）を備えている。この第１延在部ＥＸ１１は、比較的細い幅を有して延在されている。また第１延在部ＥＸ１１の第３ストレージ線ＳＴＬ３側の辺は前記第３ストレージ線ＳＴＬ３と一部重畳し、第１延在部ＥＸ１１と第３ストレージ線ＳＴＬ３との間に隙間が形成されていないようになっている。第１延在部ＥＸ１１において細い幅を有するのは、遮光機能を有する第１延在部ＥＸ１１が画素の領域内に広い面積で形成されてしまうのを回避せんがためである。第１延在部ＥＸ１１は、第３ストレージ線ＳＴＬ３の走行方向における延在端において前記第３ストレージ線ＳＴＬ３の走行方向に交差する方向に屈曲する第２延在部ＥＸ１２を備えている。この第２延在部ＥＸ２（図中符号ＥＸ１２で示す）は、第１画素ＰＩＸ１の領域内に形成された第２ストレージ線ＳＴＬ２に重畳されて形成されている。同様に、第２画素ＰＩＸ２の場合、第２ストレージ線ＳＴＬ２に重畳して形成される中間電極ＭＴ２は、まず、第３ストレージ線ＳＴＬ３の近傍側において、第３ストレージ線ＳＴＬ３の走行方向に沿って延在する第１延在部ＥＸ２（図中符号ＥＸ２１で示す）を備えている。この第１延在部ＥＸ２１は、比較的細い幅を有して延在されている。また第１延在部ＥＸ２１の第３ストレージ線ＳＴＬ３側の辺は前記第３ストレージ線ＳＴＬ３と一部重畳し、第１延在部ＥＸ２１と第３ストレージ線ＳＴＬ３との間に隙間が形成されていないようになっている。第１延在部ＥＸ２１は、第３ストレージ線ＳＴＬ３の走行方向における延在端において前記第３ストレージ線ＳＴＬ３の走行方向に交差する方向に屈曲する第２延在部ＥＸ２（図中符号ＥＸ２２で示す）を備えている。この第２延在部ＥＸ２２は、第２画素ＰＩＸ２の領域内に形成された第１ストレージ線ＳＴＬ１に重畳されて形成されている。
【００３９】
このように構成した場合、たとえば第１画素ＰＩＸ１において、中間電極ＭＴ１に第１延在部ＥＸ１１、第２延在部ＥＸ１２を設けることによって、それぞれ、第３ストレージ線ＳＴＬ３との間、第２ストレージ線ＳＴＬ１との間に新たな容量を形成することができる。この場合、第１延在部ＥＸ１１、第２延在部ＥＸ１２は、ストレージ線ＳＴＬに重畳させて形成させるだけでよく、画素の開口率の低減を大幅に回避させて形成することができる。このように第１延在部ＥＸ１１、第２延在部ＥＸ１２の形成によって容量を増大させた分だけ、第１画素ＰＩＸ１内の第１ストレージ線ＳＴＬ１との間で形成する容量を小さく構成でき、この部分において占める容量素子の面積を小さくすることができる。したがって、第１画素ＰＩＸ１の開口率を向上させることができるようになる。このことは第２画素ＰＩＸ２においても同様となる。
【００４０】
なお、各画素における容量素子ＣＰは、ストレージ線ＳＴＬと中間電極ＭＴとの間に形成されるとともに、前記中間電極ＭＴと後述の画素電極ＰＸとの重畳部にも形成されるようになっている。
【００４１】
第１基板ＳＵＢ１の表面には、ドレイン信号線ＤＬ、薄膜トランジスタＴＦＴをも被って、たとえばシリコン窒化膜からなる無機保護膜ＰＡＳ１と、たとえば樹脂膜からなる有機保護膜ＰＡＳ２の順次積層体からなる保護膜ＰＡＳ（図３、図４参照）が形成されている。この保護膜ＰＡＳは、薄膜トランジスタＴＦＴへの液晶の直接の接触を回避させ、前記薄膜トランジスタＴＦＴの特性劣化を防止するようになっている。
【００４２】
保護膜ＰＡＳの上面における第１画素ＰＩＸ１、第２画素ＰＩＸ２のそれぞれの領域には、たとえばＩＴＯ（Indium Tin Oxide）の透光性の導電膜からなる画素電極ＰＸが形成されている。これら画素電極ＰＸは、各画素において、前記保護膜ＰＡＳに予め形成されたスルーホールＴＨを通して前記中間電極ＭＴに電気的に接続されている。画素電極ＰＸは、スルーホールＴＨの近傍部において、中間電極ＭＴに比較的広い面積で重畳するようにして形成され、前記保護膜ＰＡＳを誘電体膜とする容量を構成し、この容量も前記容量素子ＣＰを構成する容量となっている。
【００４３】
また、画素電極ＰＸは、図１に示すように、ゲート信号線ＧＬの走行方向と交差する方向の一対の辺において、一方の辺はドレイン信号線ＤＬ（あるいはストレージ線ＳＴＬ）に重畳する部分を有し、他方の辺はストレージ線ＳＴＬ（あるいはドレイン信号線ＤＬ）に重畳する部分を有するようにして形成されている。たとえば、第１画素ＰＩＸ１を例にあげて示すと、その画素電極ＰＸの図中左側の辺ＳＤ（図中符号ＳＤｌで示す）は、この辺ＳＤｌに隣接して配置されるドレイン信号線ＤＬに重畳する部分を有し、図中右側の辺ＳＤ（図中符号ＳＤｒで示す）は、この辺に隣接して配置される第３ストレージ線ＳＴＬ３に重畳するようになっている。ドレイン信号線ＤＬに対する画素電極ＰＸの重畳は前記ドレイン信号線ＤＬの走行方向に沿ってある程度の長さでなされ、また、第３ストレージ線ＳＴＬ３に対する画素電極ＰＸの重畳は前記第３ストレージ線ＳＴＬ３に沿ってある程度の長さでなされている。画素電極ＰＸは、ドレイン信号線ＤＬおよび第３ストレージ線ＳＴＬ３との間に有機保護膜ＰＡＳ２を介層させて配置されていることから、ドレイン信号線ＤＬおよび第３ストレージ線ＳＴＬ３との間の容量を小さく構成することができる。このことは、ドレイン信号線ＤＬ、あるいは第３ストレージ線ＳＴＬ３の上方において、隣接する画素におけるそれぞれの画素電極ＰＸを近接させて配置させることができることになる。このため、画素電極ＰＸは各画素領域において最大限の面積を確保できるようになる。そして、ゲート信号線ＧＬの走行方向に隣接する画素の間の領域はドレイン信号線ＤＬおよび第３ストレージ線ＳＴＬ３によって遮光できるようになる。なお、画素電極ＰＸが形成された第１基板ＳＵＢ１の表面には前記画素電極ＰＸをも被って配向膜が形成されているが、図３、図４ではこの配向膜を省略して示している。
【００４４】
また、図３、図４に示すように、第１基板ＳＵＢ１と液晶ＬＣを介して対向配置される第２基板ＳＵＢ２の液晶側の面には、ブラックマトリックス（遮光膜）ＢＭ、カラーフィルタＣＦ、平坦化膜ＯＣ、たとえばＩＴＯ膜からなる対向電極ＣＴが形成されている。なお、対向電極ＣＴが形成された第２基板ＳＵＢ２の表面には前記対向電極ＣＴをも被って配向膜が形成されているが、図３、図４ではこの配向膜を省略して示している。ここで、前記ブラックマトリックス（遮光膜）ＢＭは、図４に示すように、たとえば、ゲート信号線ＧＬの走行方向に隣接する各画素の間の領域にも形成されている。この場合、前記領域において、第１基板ＳＵＢ１側に形成されるドレイン信号線ＤＬおよびストレージ線ＳＴＬをも遮光膜の機能を有することは上述した通りである。そして、画素電極ＰＸのゲート信号線ＧＬの走行方向と交差する各辺のそれぞれは、前記ドレイン信号線ＤＬあるいはストレージ線ＳＴＬに重畳するようにして形成されている。このことから、第２基板ＳＵＢ２側に形成するブラックマトリックス（遮光膜）ＢＭは、ドレイン信号線ＤＬおよびストレージ線ＳＴＬと協働させて形成することができる。したがって、ブラックマトリックス（遮光膜）ＢＭの幅Ｗｂをたとえば第３ストレージ線ＳＴＬの幅Ｗｓよりも小さくすることができるようになる。同様に、ドレイン信号線ＤＬ上のブラックマトリックス（遮光膜）においても、その幅をドレイン信号線ＤＬの幅よりも小さくすることができるようになる。このことから、各画素における開口率を大幅に向上させることができる。
【実施例２】
【００４５】
図５は、本発明の液晶表示装置の画像表示領域における画素の構成の実施例２を示す図で、図１に対応させて描いた平面図である。
【００４６】
図５において、図１と比較して異なる構成は中間電極ＭＴにあり、他の構成は図１の場合と同様となっている。すなわち、第１画素ＰＩＸ１において、第１ストレージ線ＳＴＬ１に重畳して形成される中間電極ＭＴ１は、まず、第３ストレージ線ＳＴＬ３の近傍側において、第３ストレージ線ＳＴＬ３の走行方向に沿って延在する第１延在部ＥＸ１１を備えている。そして、この第１延在部ＥＸ１１は、図中ｙ方向において第１画素ＰＩＸのたとえば中途部にまで至ったところで終端を有するようになっている。第１延在部ＥＸ１１は比較的細い幅を有して延在され、その第３ストレージ線ＳＴＬ３側の辺は前記第３ストレージ線ＳＴＬ３と一部重畳し、第３ストレージ線ＳＴＬ３との間に隙間を有さないようになっているのは図１に示した場合と同様である。また、中間電極ＭＴ１は、図中（＋）ｘ方向に隣接する第２画素ＰＩＸ２内に延在する第１ストレージ線ＳＴＬ１に重畳するようにして形成される第２延在部ＥＸ１２を有して形成されている。同様に、第２画素ＰＩＸ２において、第２ストレージ線ＳＴＬ２に重畳して形成される中間電極ＭＴ２は、まず、第３ストレージ線ＳＴＬ３の近傍側において、第３ストレージ線ＳＴＬ３の走行方向に沿って延在する第１延在部ＥＸ２１を備えている。そして、この第１延在部ＥＸ２１は、図中（−）ｙ方向において第２画素ＰＩＸのたとえば中途部にまで至ったところで終端を有するようになっている。第１延在部ＥＸ２１は比較的細い幅を有して延在され、その第３ストレージ線ＳＴＬ３側の辺は前記第３ストレージ線ＳＴＬ３と一部重畳し、第３ストレージ線ＳＴＬ３との間に隙間が形成されていないようになっている。また、中間電極ＭＴ２は、図中（−）ｘ方向に隣接する第１画素ＰＩＸ１内に延在する第２ストレージ線ＳＴＬ１に重畳するようにして形成される第２延在部ＥＸ２２を有して形成されている。
【００４７】
このように構成した場合であっても、たとえば第１画素ＰＩＸ１において、中間電極ＭＴ１に第１延在部ＥＸ１１、第２延在部ＥＸ１２を設けることによって、それぞれ、第３ストレージ線ＳＴＬ３との間、隣接する第２画素ＰＩＸ２内に形成される第１ストレージ線ＳＴＬ１との間に新たな容量を形成することができる。この場合、第１延在部ＥＸ１１、第２延在部ＥＸ１２は、ストレージ線ＳＴＬに重畳させて形成させるだけでよく、画素の開口率の低減を大幅に回避させて形成することができる。このように第１延在部ＥＸ１１、第２延在部ＥＸ１２の形成によって増大させた容量分だけ、第１画素ＰＩＸ１内の第１ストレージ線ＳＴＬ１との間で形成する容量を小さく構成でき、この部分において占める容量素子の面積を小さくすることができる。したがって、第１画素ＰＩＸ１の開口率を向上させることができるようになる。
【００４８】
なお、図５において、第３ストレージ線ＳＴＬ３に重畳して形成される中間電極ＭＴの第１延在部ＥＸ１は、画素の中途部にまで形成された構成としたものである。このようにした場合、第１画素ＰＩＸ１における中間電極ＭＴ１の第１延在部ＥＸ１１と、第２画素ＰＩＸ２における中間電極ＭＴ２の第１延在部ＥＸ２１は、第３ストレージ線ＳＴＬ３の上方において背中合わせの配置（並列配置）になることはないので、それぞれ、第３ストレージ線ＳＴＬ３と重畳する面積を大きく（第１延在部ＥＸ１の幅を大きく）することができるようになる。しかし、これに限定されることはなく、中間電極ＭＴの第１延在部を、第１画素ＰＩＸ１において第２ストレージ線ＳＴＬ２に近接する程度に延在させ、第２画素ＰＩＸ２において第１ストレージ線ＳＴＬ１に近接する程度に延在させるようにしてもよい。
【実施例３】
【００４９】
上述した実施例１、実施例２では、いずれも、保護膜ＰＡＳは、無機保護膜ＰＡＳ１に有機保護膜ＰＡＳ２を積層させて構成したものである。しかし、有機保護膜ＰＡＳ２を形成することなく無機保護膜ＰＡＳ１のみで保護膜ＰＡＳを構成するようにしてもよい。
【００５０】
ここで、実施例１、実施例２の場合、図１のVI−VI線の断面図である図６に示すように、ドレイン信号線ＤＬに、第１画素ＰＩＸ１側の画素電極ＰＸおよび第２画素ＰＩＸ２側の画素電極ＰＸを充分に重畳させて構成することができる。有機保護膜ＰＡＳ２の形成によってドレイン信号線ＤＬと画素電極ＰＸとの間に発生する容量を考慮しなくてもよいからである。
【００５１】
しかし、保護膜ＰＡＳを無機保護膜ＰＡＳ１のみで構成した場合、図６に対応させて描いた図７に示すように、第１画素ＰＩＸ１側の画素電極ＰＸおよび第２画素ＰＩＸ２側の画素電極ＰＸは、ドレイン信号線ＤＬに重畳させて形成させることが困難となる場合があり、平面的に観て、ドレイン信号線ＤＬから若干離間させて形成せざるを得なくなる。これにより、画素の開口率は若干減少することになるが、前記中間電極ＭＴによる上述した効果は、有機保護膜ＰＡＳ２の有無に拘わらず、画素の開口率を大幅に向上させることができる。したがって、有機保護膜ＰＡＳ２を形成しない構成にあっても本願発明を適用することができる。
【００５２】
以上、本発明を実施例を用いて説明してきたが、これまでの各実施例で説明した構成はあくまで一例であり、本発明は、技術思想を逸脱しない範囲内で適宜変更が可能である。また、それぞれの実施例で説明した構成は、互いに矛盾しない限り、組み合わせて用いてもよい。
【符号の説明】
【００５３】
ＳＵＢ１、ＳＵＢ２……基板、ＰＩＸ１……第１画素、ＰＩＸ２……第２画素、ＰＧ１……第１画素群、ＰＧ２……第２画素群、ＧＬ１……第１ゲート信号線、ＧＬ２……第２ゲート信号線、ＤＬ……ドレイン信号線、ＢＤ……屈曲部、ＳＴＬ１……第１ストレージ線、ＳＴＬ２……第２ストレージ線、ＳＴＬ３……第３ストレージ線、ＴＦＴ、ＴＦＴ１、ＴＦＴ２……薄膜トランジスタ、ＤＴ……ドレイン電極、ＳＴ……ソース電極、ＣＰ、ＣＰ１、ＣＰ２……容量素子、ＭＴ、ＭＴ１、ＭＴ２……中間電極、ＥＸ１、ＥＸ１１、ＥＸ２１……第１延在部、ＥＸ２、ＥＸ１２、ＥＸ２２……第２延在部、ＧＩ……絶縁膜、ＰＡＳ……保護膜、ＰＡＳ１……無機絶縁膜、ＰＡＳ２……有機絶縁膜、ＴＨ……スルーホール、ＰＸ……画素電極、ＢＭ……ブラックマトリックス（遮光膜）、ＣＦ……カラーフィルタ、ＯＣ……平坦化膜、ＣＴ……対向電極。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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