(57)【特許請求の範囲】
【請求項１】
酸化チタン膜と酸化ジルコニウム膜とを有する抵抗変化膜と、
前記酸化チタン膜下に形成された第１の電極と、
前記酸化ジルコニウム膜上に形成された第２の電極とを備え、
前記抵抗変化膜は、前記酸化ジルコニウム膜と前記酸化チタン膜との間に、ジルコニウム及びチタンの酸化物から成る膜をさらに有する、
ことを特徴とする抵抗変化型メモリ素子。
【請求項２】
前記酸化チタン膜の膜厚は、前記酸化ジルコニウム膜の膜厚よりも薄い
ことを特徴とする、請求項１に記載の抵抗変化型メモリ素子。
【請求項３】
前記酸化チタン膜の酸素濃度は、酸化ジルコニウムと酸化チタンとの界面で最大値をとり、前記第１の電極に向かって減少している
ことを特徴とする、請求項１または２に記載の抵抗変化型メモリ素子。
【請求項４】
前記酸化チタン膜は、窒素を含んでいる
ことを特徴とする、請求項１ないし３のいずれか１項に記載の抵抗変化型メモリ素子。
【請求項５】
前記酸化チタン膜に含まれる窒素の濃度は、前記第１の電極に向かって増大している
ことを特徴とする、請求項４に記載の抵抗変化型メモリ素子。
【請求項６】
前記第１の電極は、窒化チタンから成る
ことを特徴とする、請求項１ないし５のいずれか１項に記載の抵抗変化型メモリ素子。
【請求項７】
前記酸化チタン膜に含まれる窒素の濃度は、前記酸化ジルコニウム膜と前記酸化チタン膜の界面から前記第１の電極に向かって増大している
ことを特徴とする、請求項６に記載の抵抗変化型メモリ素子。
【請求項８】
前記第１の電極は、ルテニウム、プラチナ、タンタル、タングステン、チタン及びニッケルのうちの少なくともいずれかを含む
ことを特徴とする、請求項１ないし５のいずれか１項に記載の抵抗変化型メモリ素子。
【請求項９】
酸化チタン膜と酸化ジルコニウム膜とを有する抵抗変化膜と、
前記酸化チタン膜下に形成された第１の電極と、
前記酸化ジルコニウム膜上に形成された第２の電極とを備え、
前記酸化ジルコニウム膜は、アルミを含む
ことを特徴とする抵抗変化型メモリ素子。
【請求項１０】
請求項１ないし９のいずれか１項に記載の抵抗変化型メモリ素子を各メモリセルに備えている
ことを特徴とする抵抗変化型不揮発性メモリ。
【請求項１１】
前記抵抗変化型メモリ素子を制御するトランジスタを各メモリセルにさらに備えている
ことを特徴とする、請求項１０に記載の抵抗変化型不揮発性メモリ。
【請求項１２】
酸化チタン膜と酸化ジルコニウム膜とを有する抵抗変化膜と、該酸化チタン膜下に形成された第１の電極と、該酸化ジルコニウム膜上に形成された第２の電極とを備え、前記抵抗変化膜が前記酸化ジルコニウム膜と前記酸化チタン膜との間にジルコニウム及びチタンの酸化物から成る膜をさらに有する抵抗変化型メモリ素子の制御方法であって、
前記第２の電極に正のリセット電圧を印加して、前記第１の電極と前記第２の電極との間の抵抗値を高くする工程と、
前記第２の電極に前記リセット電圧よりも高い正のセット電圧を印加して、前記第１の電極と前記第２の電極との間の抵抗値を低くする工程とを含む
ことを特徴とする、抵抗変化型メモリ素子制御方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化型メモリ素子、及び、抵抗変化型不揮発性メモリ、並びに、抵抗変化型メモリ素子制御方法に関し、特に、絶縁材料からなる抵抗変化膜を２枚の電極で挟んだ抵抗変化型メモリ素子、かかる抵抗変化型メモリ素子をメモリセルに有する抵抗変化型不揮発性メモリ、並びに、抵抗変化型メモリ素子制御方法に関する。
【背景技術】
【０００２】
フラッシュメモリを始めとして、強誘電体メモリ（ＦｅＲＡＭ：Ferroelectric Random Access Memory）、ＭＲＡＭ（Magnetic RAM）、ＯＵＭ（Ovonic Unified Memory）等の不揮発性メモリの研究が盛んに行われている。
【０００３】
これらの従来の不揮発性メモリ以外に、非特許文献１において、抵抗変化型不揮発性メモリ（ＲｅＲＡＭ：Resistance RAM）が提案されている。非特許文献１に記載された抵抗変化型不揮発性メモリは、電圧パルスの印加によりメモリセルの抵抗変化膜の抵抗値を設定することによって、情報の書き込み及び情報の非破壊読み出しが可能となる。
【０００４】
図７は、抵抗変化型メモリ素子１２０の構造を模式的に示す断面図である。抵抗変化型メモリ素子１２０は、下部電極１０１上に抵抗変化膜１１７が形成され、抵抗変化膜１１７上に上部電極１０４が形成されている。抵抗変化型メモリ素子１２０は、従来の不揮発性メモリと比較して、セル面積が小さく、多値化が可能であるという利点を有する。
【０００５】
非特許文献１では、抵抗変化膜１１７として、ＰＣＭＯ（Ｐｒ０．７Ｃａ０．３ＭｎＯ３）又はＹＢＣＯ（ＹＢａ２Ｃｕ３Ｏｙ）が用いられている。
【０００６】
抵抗変化型不揮発性メモリについては、他の提案もなされている（非特許文献２、非特許文献３）。非特許文献２では、抵抗変化膜１１７として約５０ｎｍの多結晶ＮｉＯｘ（ｘ＝１〜１．５）が用いられている。また、上部電極１０４に正の電圧を印加することで、低抵抗状態又は高抵抗状態に変化することが記載されている。
【０００７】
非特許文献３では、抵抗変化膜１１７に８０ｎｍの微結晶ＴｉＯ２が用いられている。また、２通りの制御方法が記載されている。第１の制御方法は、上部電極１０４に負（又は正）電圧を印加することで低抵抗化し、正（又は負）電圧を印加することで高抵抗化する方法（両極性動作）である。一方、第２の制御方法は、正（負）電圧の印加のみで低抵抗化及び高抵抗化を行う方法（単極性動作）である。
【０００８】
抵抗変化膜１１７としてＴｉＯ２を用いたＲｅＲＡＭのスイッチング機構は、次のようなものであると考えられている。非特許文献４によると、まず、最初の高電圧印加（「フォーミング（forming）」という。）によってＴｉＯ２中にフィラメントが形成され、フィラメントの抵抗変化でスイッチング動作が起きる。
【０００９】
低抵抗状態から高抵抗状態へのスイッチング（リセット（reset））は、上部電極１０４に正又は負のいずれの電圧を加えても起き、上部電極１０４に正の電圧を加えた場合はフィラメントの上部電極１０４近傍が高抵抗化し、上部電極１０４に負の電圧を加えた場合はフィラメントの下部電極１０１近傍が高抵抗化する（非特許文献５）。したがって、ＲｅＲＡＭのスイッチング機構の候補として、フィラメントの陽極酸化が挙げられる。
【先行技術文献】
【非特許文献】
【００１０】
【非特許文献１】W.W.Zhuang et.al., 2002 IEDM、論文番号7.5, Dec. 2002
【非特許文献２】G.-S. Park et.al., APL, Vol. 91, pp.222103, 2007
【非特許文献３】C. Yoshida et.al., APL, Vol. 91, pp.223510, 2007
【非特許文献４】K.Kinoshita et.al., JJAP, Vol. 45, No. 37. L911, 2006
【非特許文献５】K.Kinoshita et.al., APL, Vol. 89, pp.103589, 2006
【発明の概要】
【発明が解決しようとする課題】
【００１１】
以下に本発明による分析を与える。
【００１２】
非特許文献１〜３のように、抵抗変化膜１１７に多結晶又は微結晶材料を用いつつ抵抗変化型メモリ素子１２０の微細化を進めた場合、素子サイズに対して、結晶粒の大きさが無視できなくなる。特に、結晶粒による抵抗変化膜１１７表面の凹凸に起因して、素子間の電気特性のバラツキが増大するという問題がある。
【００１３】
抵抗変化膜１１７を薄膜化することで凹凸を抑えることはできる。しかし、抵抗変化膜１１７を薄くした場合には、リーク電流が大幅に増大し、スイッチング動作が得られなくなる。そこで、５０ｎｍ以上の厚い抵抗変化膜１１７が用いられている。
【００１４】
また、抵抗変化膜１１７の特性はデバイス形成時のプロセスダメージの影響を受けやすく、特に、上部電極１０４の堆積時に抵抗変化膜１１７の上部にダメージを与えやすい。抵抗変化膜１１７がダメージを受けた場合には、抵抗変化型メモリ素子１２０の歩留まりが低下してしまう。
【００１５】
そこで、スイッチング特性のバラツキが小さく高集積化に適した抵抗変化型メモリ素子を実現することが課題となる。本発明の目的は、かかる課題を解決する抵抗変化型メモリ素子及びその制御方法を提供することにある。
【課題を解決するための手段】
【００１６】
本発明の第１の視点に係る抵抗変化型メモリ素子は、
酸化チタン膜と酸化ジルコニウム膜とを有する抵抗変化膜と、
前記酸化チタン膜下に形成された第１の電極と、
前記酸化ジルコニウム膜上に形成された第２の電極とを備えている。
ここで、前記抵抗変化膜は、前記酸化ジルコニウム膜と前記酸化チタン膜との間に、ジルコニウム及びチタンの酸化物から成る膜をさらに有する。
【００１７】
本発明の第２の視点に係る抵抗変化型メモリ素子制御方法は、
酸化チタン膜と酸化ジルコニウム膜を有する抵抗変化膜が第１の電極と第２の電極との間に設けられた抵抗変化型メモリ素子の制御方法であって、
前記第１の電極と前記第２の電極との間にフォーミング電圧を加えて、前記第１の電極と前記第２の電極との間の抵抗値を削減する工程を含む。
【００１８】
本発明の第３の視点に係る抵抗変化型メモリ素子制御方法は、
酸化チタン膜と酸化ジルコニウム膜とを有する抵抗変化膜と、該酸化チタン膜下に形成された第１の電極と、該酸化ジルコニウム膜上に形成された第２の電極とを備え、前記抵抗変化膜が前記酸化ジルコニウム膜と前記酸化チタン膜との間にジルコニウム及びチタンの酸化物から成る膜をさらに有する抵抗変化型メモリ素子の制御方法であって、
前記第２の電極に正のリセット電圧を印加して、前記第１の電極と前記第２の電極との間の抵抗値を高くする工程と、
前記第２の電極に前記リセット電圧よりも高い正のセット電圧を印加して、前記第１の電極と前記第２の電極との間の抵抗値を低くする工程とを含む。
【発明の効果】
【００１９】
本発明に係る抵抗変化型メモリ素子及びその制御方法によると、スイッチング特性のバラツキが小さく高集積化に適した抵抗変化型メモリ素子を実現することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１の実施形態に係る抵抗変化型メモリ素子の構成を模式的に示す断面図である。
【図２】本発明の第２の実施形態に係る抵抗変化型メモリ素子の構成を模式的に示す断面図である。
【図３】本発明の第２の実施形態に係る抵抗変化型メモリ素子における酸化ジルコニウム膜のＸＰＳスペクトルの測定結果を示す図である。
【図４】本発明の第２の実施形態に係る抵抗変化型メモリ素子のスイッチング特性を示す図である。
【図５】本発明の第３の実施形態に係る抵抗変化型不揮発性メモリのメモリセルの構造を示す図である。
【図６】本発明の第４の実施形態に係る抵抗変化型不揮発性メモリのメモリセルの製造方法について説明するための図である。
【図７】従来の抵抗変化型メモリ素子の構造を模式的に示す断面図である。
【発明を実施するための形態】
【００２１】
第１の展開形態の抵抗変化型メモリ素子は、上記第１の視点に係る抵抗変化型メモリ素子であることが好ましい。
【００２２】
第２の展開形態の抵抗変化型メモリ素子は、前記酸化ジルコニウム膜が、前記酸化チタン膜上に形成されていてもよい。
【００２３】
第３の展開形態の抵抗変化型メモリ素子は、前記抵抗変化膜が、前記酸化ジルコニウム膜と前記酸化チタン膜との間に、ジルコニウム及びチタンの酸化物からなる膜をさらに有していてもよい。
【００２４】
第４の展開形態の抵抗変化型メモリ素子は、前記酸化チタン膜の膜厚が、前記酸化ジルコニウム膜の膜厚よりも薄いことが好ましい。
【００２５】
第５の展開形態の抵抗変化型メモリ素子は、前記酸化チタン膜の酸素濃度が、酸化ジルコニウムと酸化チタンとの界面で最大値をとり、前記第１の電極に向かって減少していることが好ましい。
【００２６】
第６の展開形態の抵抗変化型メモリ素子は、前記酸化チタン膜が、窒素を含んでいることが好ましい。
【００２７】
第７の展開形態の抵抗変化型メモリ素子は、前記酸化チタン膜に含まれる窒素の濃度が、前記第１の電極に向かって増大していることが好ましい。
【００２８】
第８の展開形態の抵抗変化型メモリ素子は、前記第１の電極が、窒化チタンから成ることが好ましい。
【００２９】
第９の展開形態の抵抗変化型メモリ素子は、前記酸化チタン膜に含まれる窒素の濃度が、前記酸化ジルコニウム膜と前記酸化チタン膜の界面から前記第１の電極に向かって増大していることが好ましい。
【００３０】
第１０の展開形態の抵抗変化型メモリ素子は、前記第１の電極が、ルテニウム、プラチナ、タンタル、タングステン、チタン及びニッケルのうちの少なくともいずれかを含むことが好ましい。
【００３１】
第１１の展開形態の抵抗変化型メモリ素子は、前記酸化ジルコニウム膜が、ジルコニウム以外の金属を含むことが好ましい。
【００３２】
第１２の展開形態の抵抗変化型メモリ素子は、前記酸化ジルコニウム膜が、アルミを含んでいてもよい。
【００３３】
第１３の展開形態の抵抗変化型不揮発性メモリは、上記の抵抗変化型メモリ素子を各メモリセルに備えていることが好ましい。
【００３４】
第１４の展開形態の抵抗変化型不揮発性メモリは、上記の抵抗変化型メモリ素子を制御するトランジスタを各メモリセルにさらに備えていることが好ましい。
【００３５】
第１５の展開形態の抵抗変化型メモリ素子制御方法は、上記第２の視点に係る、抵抗変化型メモリ素子制御方法であることが好ましい。
【００３６】
第１６の展開形態の抵抗変化型メモリ素子制御方法は、上記第３の視点に係る抵抗変化型メモリ素子制御方法であることが好ましい。
【００３７】
本発明に係る抵抗変化型メモリ素子及びその制御方法によると、スイッチング特性のバラツキが小さく高集積化に適した抵抗変化型メモリ素子を実現することができる。
【００３８】
（実施形態１）
本発明の第１の実施形態に係る抵抗変化型メモリ素子について図面を参照して説明する。図１は、本実施形態に係る抵抗変化型メモリ素子２０の構成を模式的に示す断面図である。図１を参照すると、抵抗変化型メモリ素子２０は、下部電極１、酸化チタン膜２、酸化ジルコニウム膜３及び上部電極４を有する。
【００３９】
本実施形態の抵抗変化型メモリ素子２０は、絶縁膜（抵抗変化膜）を上部電極４と下部電極１で挟み込んだＭＩＭ構造（Metal/Insulator/Metal）を有する。絶縁膜は、酸化ジルコニウム膜３と酸化チタン膜２の積層構造を有する。結晶粒が大きく成長しやすい酸化チタン膜２を薄膜化でき、微結晶の酸化ジルコニウム膜３が平坦であることにより、酸化ジルコニウム／酸化チタン積層膜表面の凹凸を低減することができる。
【００４０】
本実施形態の抵抗変化型メモリ素子２０によれば、抵抗変化型メモリ素子を微細化した場合に、抵抗変化膜表面の凹凸に起因した素子間の電気特性のバラツキを小さくすることができる。
【００４１】
本実施形態の抵抗変化型メモリ素子２０では、上下電極間に所定の電圧を引加し、酸化ジルコニウム膜３中に低抵抗のスイッチング経路を形成しておく必要がある。上述の通り、酸化ジルコニウム膜３は均質な微結晶膜であるから、素子間のバラツキの少ないスイッチング経路を形成することができる。
【００４２】
本実施形態の抵抗変化型メモリ素子２０においては、酸化ジルコニウム膜３と接した側の上部電極４に正電圧（リセット電圧）を印加して上部電極４と下部電極１との間の抵抗値を高くし、酸化ジルコニウム膜３と接した側の上部電極４にリセット電圧よりも高い正電圧（セット電圧）を印加して上部電極４と下部電極１との間の抵抗値を低くする。このとき、一方の極性（例えば、正）の電圧のみで、高抵抗化及び低抵抗化の両方のスイッチングが可能となり、回路規模を小さくすることができる。したがって、本実施形態の抵抗変化型メモリ素子２０は高集積化に適している。
【００４３】
以上のように、本実施形態の抵抗変化型メモリ素子２０によると、高集積化に有利であり、バラツキが少なく、安定した電気特性を有する抵抗変化型メモリ素子を実現することができる。
【００４４】
（実施形態２）
本発明の第２の実施形態に係る抵抗変化型メモリ素子について図面を参照して説明する。図２は、本実施形態に係る抵抗変化型メモリ素子３０の構成を模式的に示す断面図である。図２を参照すると、抵抗変化型メモリ素子３０は、下部電極２１、酸化チタン膜２２、酸化ジルコニウム膜２３及び上部電極２４を有する。本実施形態の抵抗変化型メモリ素子は、２枚の絶縁膜（抵抗変化膜）を下部電極２１と上部電極２４によって挟み込んだＭＩＭ構造（Metal/Insulator/Metal）を有する。第１の絶縁膜は酸化チタン膜２２、第２の絶縁膜は酸化ジルコニウム膜２３である。
【００４５】
酸化チタン膜２２は、下部電極２１と酸化ジルコニウム膜２３との間に形成されていることが好ましい。ただし、酸化チタン膜２２は上部電極２４と酸化ジルコニウム膜３との間に形成されていてもよい。本実施形態では、酸化チタン膜２２は下部電極２１と酸化ジルコニウム膜２３との間に形成されているものとする。
【００４６】
また、酸化チタン膜２２は、酸化ジルコニウム膜２３よりも薄いことが好ましい。ここでは、一例として、酸化ジルコニウム膜２３の膜厚を１２ｎｍとし、酸化チタン膜２２の膜厚を３ｎｍとした。
【００４７】
また、酸化チタン膜２２と酸化ジルコニウム膜２３との間にチタン及びジルコニウムの酸化物からなる中間層を形成することが望ましい。後述するように、高抵抗化へのスイッチングは主に酸化ジルコニウムと酸化チタンの界面でおこる。ジルコニウム酸化物はジルコニウムよりも価数の小さい金属を添加することでさらに安定化する性質を有することから、ジルコニウムよりも低い価数をとり得るチタンを含む中間層を形成することで、高抵抗状態の信頼性が向上する。酸化ジルコニウム膜２３にアルミが添加しても同様の効果が得られる。
【００４８】
さらに、酸化チタン膜２２の酸素濃度が酸化ジルコニウムと酸化チタンの界面で最大値をとなり、下部電極２１に向かって、酸素濃度が減少していることが好ましい。かかる構造を用いることで、スイッチング電圧印加時に酸素イオンが数電極付近からも移動しやすくなり、スイッチングのＥｎｄｕｒａｎｃｅ耐性が向上する。
【００４９】
酸化ジルコニウム膜２３は単層であっても抵抗変化型メモリ素子として機能する。しかし、この場合には、歩留まりは５０％以下となる。一方、本実施系形態で用いられている酸化チタン膜２２は薄すぎるため、単層では抵抗変化型メモリ素子として機能しない。
【００５０】
本発明者らは、酸化ジルコニウム膜２３と薄い酸化チタン膜２２の積層にした場合に限り、高い歩留まりの抵抗変化型メモリ素子として機能することを実験に基づいて見出した。
【００５１】
下部電極２１は、基本的に導電性を有していればよい。下部電極２１は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａ、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、これらの合金、又は、これらの酸化物、窒化物、フッ化物、炭化物もしくはシリサイドによって形成することができる。また、下部電極２１は、これらの材料の積層体であってもよい。ここでは、一例として、下部電極２１にはＲｕを用いた。
【００５２】
上部電極２４は、基本的に導電性を有していればよい。上部電極２４は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａ、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、これらの合金、又は、これらの酸化物、窒化物、フッ化物、炭化物もしくはシリサイドによって形成することができる。また、上部電極２４は、これらの材料の積層体であってもよい。ここでは、一例として、上部電極２４にはＰｔを用いた。
【００５３】
なお、抵抗変化型メモリ素子３０に含まれるＭＩＭ構造において、隣接する層同士は、これらの少なくとも一部の領域において積層されていればよい。
【００５４】
抵抗変化型メモリ素子３０では、上下電極間に電圧を加えて、上下電極間に低抵抗の伝導パスを形成する。
【００５５】
上下電極間に低抵抗の伝導パスを形成する動作（フォーミング）を行った後、酸化ジルコニウム膜２３と接した上部電極２４に所定の正電圧を印加することで（リセット電圧）、低抵抗状態から高抵抗状態にスイッチングし、酸化ジルコニウム膜２３と接した上部電極２４にリセット電圧以上の正電圧（セット（set）電圧）を印加することで、高抵抗状態から低抵抗状態にスイッチングし、抵抗値を保持することができる。
【００５６】
以下、実験結果に基いて、酸化ジルコニウム膜２３と酸化チタン膜２２を積層することで、安定した抵抗変化型メモリ素子の機能が発現することを示す。
【００５７】
比較のために、表１に示すような３種類の試料（サンプル１〜サンプル３）を作成した。サンプル３は、本実施形態の抵抗変化型メモリ素子３０である。
【００５８】
【表１】
0005568950.tif 000002
【００５９】
サンプル１の抵抗変化膜は、１７ｎｍの酸化チタン単層である。サンプル２の抵抗変化膜は、１２ｎｍの酸化ジルコニウム単層である。サンプル３の抵抗変化膜は、３ｍｍの酸化チタンと１２ｎｍの酸化ジルコニウムの積層構造である。
【００６０】
まず、半導体基体上にＤＣスパッタ装置を用いて２０ｎｍのＲｕを常温で連続して成膜し、下部電極２１を形成した。
【００６１】
続いて、ＤＣスパッタ装置でチタンを堆積し、チタンをプラズマ酸化することで３ｎｍの酸化チタン膜２２を形成した（サンプル３）。サンプル１の酸化チタン膜は厚いことから、反応性スパッタで形成した。サンプル２については、酸化チタン膜２２を形成しなかった。
【００６２】
次に、ＡＬＤ（Atomic Layer Deposition）装置を用いて、酸化ジルコニウム膜２３を成膜した。原料にはＺＤＥＡＺ（テトラキスジエチルアミノジルコニウム）を使用し、１４０℃の基板温度でＺＤＥＡＺと酸素を交互供給することで形成した。サンプル１については、酸化ジルコニウム膜２３を成膜しなかった。
【００６３】
成膜した酸化ジルコニウム膜２３の組成をＸＰＳ（X-ray Photoemission Spectroscopy）を用いて評価した。図３は、Ｏ１ｓ軌道（５２５〜５３５ｅＶ）及びＺｒ３ｄ軌道（１７４〜１９４ｅＶ）のＸＰＳスペクトルを示す。ここでは、Ｘ線源としてＡｌ（ｋα）線を用いた。
【００６４】
ＸＰＳスペクトルのピーク面積から得られた酸化ジルコニウム膜２３の組成比（Ｏ／Ｚｒ）は２であり、ほぼストイキオメトリックな酸化ジルコニウム膜２３が形成されていることが分かる。
【００６５】
酸化ジルコニウムの成膜後、Ｐｔを電子銃（electron gun）蒸着法を用いて成膜し、上部電極２４を形成した。この際、ステンシルマスクを用いて上部電極２４のパターンを形成した。
【００６６】
以上のようにして作成したサンプル１〜３の上下電極間の初期リーク電流とスイッチング特性を評価した。評価した電極形状は２５μｍ角である。
【００６７】
下部電極１に正バイアスを印加して絶縁膜を低抵抗化（以下、「フォーミング」という。）した後、スイッチング特性を評価した。フォーミング処理によって、ＭＩＭの絶縁膜内に電流経路（スイッチングパス）が形成され、この電流経路内でスイッチング現象が起きる。なお、積層構造を有するサンプル３（本実施形態の抵抗変化型メモリ素子３０）の場合、低抵抗状態の抵抗値は初期状態の抵抗値よりも低いため、酸化ジルコニウム／酸化チタン積層膜内のスイッチングパスが、酸化チタン膜２から酸化ジルコニウム内を貫通して形成されていることが分かった。
【００６８】
スイッチング特性を評価した結果、ＴｉＯ２単層膜を有するサンプル１は、１７ｎｍと厚い膜の場合でも初期リーク電流が非常に大きく、スイッチング特性を示さなかった。一方、酸化ジルコニウム単層を有するサンプル２は、初期リーク電流が小さく、スイッチング特性を示したものの、５０％の歩留まりしか得られなかった。しかし、酸化ジルコニウム膜２３と酸化チタン膜２２の積層膜を有するサンプル３においては、酸化チタン膜２２の膜厚が３ｎｍと薄いにも係わらず、初期リーク電流が小さく、８０％以上の歩留まりが得られた。
【００６９】
図４は、本実施形態の抵抗変化型メモリ素子３０（サンプル３）のスイッチング特性を示す図である。
【００７０】
酸化ジルコニウム膜２３と接した上部電極２４側に正バイアス（リセット電圧）を印加することで、低抵抗状態から高抵抗状態へスイッチングした。高抵抗状態へのスイッチング機構は、酸化ジルコニウム／酸化チタン積層膜内電界によって、酸素イオン（Ｏ−）が酸化ジルコニウム膜２３に接した上部電極２４の方向に拡散し、酸化ジルコニウム／酸化チタン界面でスイッチングパスの酸化反応が起こることであると考えられる。
【００７１】
上述の通り、抵抗変化の現象が起きるのは、スイッチングパスに沿った酸化ジルコニウム／酸化チタン界面である。したがって、薄い酸化チタン膜２２を下部に設け、厚い酸化ジルコニウム膜２３を上部に設けた場合には、積層膜界面が上部電極２４の成膜時におけるスパッタダメージの影響を受けにくくなり、歩留まりが向上する。
【００７２】
以上の実験結果より、ＭＩＭ構造の絶縁膜に酸化ジルコニウム膜２３と酸化チタン膜２２との積層膜を用いることで、抵抗変化型メモリ素子の機能が高歩留まりで発現することが示された。
【００７３】
本実施形態の抵抗変化型メモリ素子３０の抵抗変化膜によると、結晶粒が成長しやすい酸化チタン膜２２を薄膜化でき、微結晶の酸化ジルコニウム膜２３が平坦であることにより、酸化ジルコニウム／酸化チタン積層膜表面の凹凸を低減することができる。
【００７４】
したがって、本実施形態の抵抗変化型メモリ素子３０によると、素子を微細化した場合においても、抵抗変化膜表面の凹凸に起因する素子間の電気特性のバラツキを抑制することができる。
【００７５】
なお、抵抗変化型メモリ素子３０においては、上下電極間にある所定の電圧を印加し（フォーミング電圧）、酸化ジルコニウム膜２３と酸化チタン膜２２を貫通するように、スイッチングパスを形成しておく必要がある。しかし、本実施形態の抵抗変化型メモリ素子３０によると、酸化ジルコニウム膜２３は均質な微結晶であるため、素子間のバラツキの少ないスイッチングパスを形成することができる。また、本実施形態の抵抗変化型メモリ素子３０によると、酸化ジルコニウム膜２３がプロセスダメージの緩和層として働くことから、素子の歩留まりを向上することもできる。
【００７６】
（実施形態３）
本発明の第３の実施形態に係る抵抗変化型不揮発性メモリ（ＲｅＲＡＭ：Resistance RAM）について、図面を参照して説明する。本実施形態のＲｅＲＡＭは、１Ｔ１Ｒ（１トランジスタ１抵抗）型のＲｅＲＡＭであり、図５に示すメモリセル５０を有する。図５は、メモリセル５０の構造を示す図である。図５を参照すると、メモリセル５０は、半導体基板１５、ゲート絶縁膜１６、ゲート電極５、ソース（又はドレイン）６、ドレイン（又はソース）７、ビア８〜１０、配線層１１、１２、及び抵抗変化型メモリ素子２０を有する。抵抗変化型メモリ素子２０は、下部電極１、酸化チタン膜２、酸化ジルコニウム膜３及び上部電極４を有する。
【００７７】
図５を参照すると、半導体基板１５上にゲート絶縁膜１６、及びゲート電極５、ソース（又はドレイン）６、ドレイン（又はソース）７からなる制御トランジスタが形成されている。また、ドレイン７と接続するようにビア８が形成されている。さらに、ビア８と接続するように下部電極１、酸化チタン膜２と酸化ジルコニウム膜３から成る絶縁膜、上部電極４が順次積層されたＭＩＭ構造が形成されている。また、上部電極４上にビア１０が形成され、ビア１０と接続するように第２の配線層１２（配線層にパタン形成された配線）が形成されている。一方、ソース６と接続するようにビア９が形成されている。また、ビア９と接続するように第１の配線層１１（配線層にパタン形成された配線）が形成されている。
【００７８】
制御トランジスタは、ｎ型電界効果トランジスタ（ｎ型ＦＥＴ）であっても、ｐ型電界効果トランジスタ（ｐ型ＦＥＴ）であってもよい。本実施形態では、一例として、制御トランジスタとしてｎ型ＦＥＴを用いる。
【００７９】
ゲート絶縁膜１６として、一例として、酸化膜を用いることができる。ただし、ゲート絶縁膜１６は、ハフニウム酸化膜、酸化ジルコニウム膜、アルミナ、又は、これらのシリケート、窒化物、積層膜であってもよい。
【００８０】
本実施形態では、ゲート電極５として、リンが添加されたポリシリコンを用いる。ただし、ゲート電極５はメタルゲート又はシリサイドゲートであってもよい。
【００８１】
下部電極１は、基本的に導電性を有していればよい。下部電極１は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａ、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、これらの合金、又は、これらの酸化物や窒化物、フッ化物、炭化物もしくはシリサイドによって形成することができる。また、下部電極１は、これらの材料の積層体であってもよい。本実施形態では、一例として、下部電極１にＴｉＮを用いた。
【００８２】
上部電極４は、基本的に導電性を有していればよい。上部電極４は、例えば、Ａｕ、Ｎｉ、Ｃｏ、Ｐｔ、Ｒｕ、Ｉｒ、Ｔｉ、Ｃｕ、Ｔａ、イリジウム−タンタル合金（Ｉｒ−Ｔａ）、スズ添加インジウム酸化物（ＩＴＯ）、これらの合金、又は、これらの酸化物や窒化物、フッ化物、炭化物もしくはシリサイドによって形成することができる。また、上部電極４は、これらの材料の積層体であってもよい。本実施形態では、一例として、上部電極４にＲｕを用いた。
【００８３】
絶縁膜（抵抗変化膜）である酸化チタン２と酸化ジルコニウム３は、いずれも上側に設けてもよい。しかし、抵抗が変化する箇所は酸化チタン／酸化ジルコニウム界面であるため、上部電極４の形成時におけるスパッタダメージの影響を軽減するには、薄い酸化チタン２を下側に設けることが好ましい。
【００８４】
本実施形態では、下部電極１であるＴｉＮをプラズマ酸化することで３ｎｍの酸化チタンを堆積し、連続して１２ｎｍの酸化ジルコニウムを堆積した構造を用いた。下部電極１を直接酸化して酸化チタン膜２を形成しているため酸化チタン膜２は窒素を含む。また、酸化チタン膜２の酸素濃度は、酸化ジルコニウムと酸化チタンの界面で最大値をとなり、下部電極１に向かって低下する。一方、酸化チタン膜２の窒素濃度は、下部電極１に向かって増大する。
【００８５】
酸素濃度が電極に向かって低下しているため、逆に、酸素欠陥濃度は電極に向かって上昇している。したがって、上部電極４に正電圧を印加した際に、酸素イオンが酸化ジルコニウム／酸化チタン界面方向に移動しやすくなっている。したがって、スイッチングのＥｎｄｕｒａｎｃｅ耐性が向上する。また、酸化チタン中の窒素は、酸化チタン膜２の酸素プロファイルの熱的安定性を向上させる効果がある。
【００８６】
次に、本実施形態のＲｅＲＡＭの制御方法について説明する。まず、フォーミングを行うため、配線層１１及びゲート電極５に正の電圧を印加し、絶縁膜（抵抗変化膜）を低抵抗化する。このとき、ゲート電極５に印加する電圧を調整して、制御トランジスタによる電流制限がかかるようにし、絶縁膜（抵抗変化膜）が所望の抵抗値となるようにする。なお、フォーミングの際に、第１の配線層１１の代わりに、配線層１２に正の電圧を印加してもよい。
【００８７】
低抵抗状態から高抵抗状態へのスイッチング時には、配線層１２及びゲート電極５に正の電圧を印加する（リセット電圧）。
【００８８】
高抵抗状態から低抵抗状態へのスイッチング時には、配線層１２及びゲート電極５に正の電圧を印加する（セット電圧）。このとき、配線層１２には、高抵抗状態へのスイッチング時よりも高い電圧を印加する。また、ゲート電極５に印加する電圧を調整して、制御トランジスタによる電流制限がかかるようにし、抵抗変化膜が所望の抵抗値となるようにする。
【００８９】
（実施形態４）
本発明の第４の実施形態に係る抵抗変化型不揮発性メモリ（ＲｅＲＡＭ）製造方法について、図面を参照して説明する。図６は、ＲｅＲＡＭの製造方法について説明するための図である。ここでは、第３の実施形態に係る１Ｔ１Ｒ型のＲｅＲＡＭのメモリセル５０（図４）の製造方法について説明する。
【００９０】
まず、図６（ａ）に示すように、半導体基板１５上にゲート絶縁膜１６及びリン添加ポリシリコン５を堆積し、露光工程とドライエッチング工程を用いてパターニングすることでゲート電極５を形成する。
【００９１】
次に、図６（ｂ）に示すように、ゲート電極５をマスクとして、ドーズ量２Ｅ＋１５ｃｍ−２のリン注入を行い、ソース（又はドレイン）６及びドレイン（又はソース）７の領域を形成する。
【００９２】
次に、図６（ｃ）に示すように、半導体基板１５全面に第１の層間絶縁膜１３を堆積し、ＣＭＰ（Chemical Mechanical Polishing）法を用いることで表面を平坦化する。本実施形態では、第１の層間絶縁膜１３として、酸化膜を用いる。
【００９３】
次に、図６（ｄ）に示すように、第１の層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア８を形成する。
【００９４】
次に、図６（ｅ）に示すように、２０ｎｍのＴｉＮを堆積し、ＴｉＮの表面をプラズマ酸化して３ｎｍの酸化チタン膜２を形成する。その後、１２ｎｍの酸化ジルコニウム膜３、２０ｎｍのＲｕ（上部電極４）を順次堆積し、露光工程とドライエッチング工程を用いて下部電極１と、絶縁膜（抵抗変化膜）（すなわち酸化チタン膜２及び酸化ジルコニウム膜３）と、上部電極４から成るＭＩＭ構造を形成する。ＴｉＮ及びＲｕの堆積にはＤＣスパッタ法を用いる。酸化ジルコニウム膜３の堆積にはＡＬＤ法を用いた。酸化ジルコニウムの原料にはＺＤＥＡＺ（テトラキスジエチルアミノジルコニウム）を使用し、１４０℃の基板温度でＺＤＥＡＺと酸素を交互に供給することで、酸化ジルコニウム膜３を形成した。
【００９５】
次に、図６（ｆ）に示すように、半導体基板１５全面に層間絶縁膜１４を堆積し、ＣＭＰ法を用いることで表面を平坦化する。本実施形態では、層間絶縁膜１４として酸化膜を用いる。
【００９６】
次に、図６（ｇ）に示すように、層間絶縁膜１４及び層間絶縁膜１３に露光工程とドライエッチング工程を用いてビアを開け、ＴｉＮ及びＷを堆積する。ＣＭＰ法を用いて表面を平坦化するとともに、ビア部以外のＴｉＮ及びＷを除去し、ビア９、１０を形成する。
【００９７】
層間絶縁膜１４の上に、ＴｉＮ、Ａｌを順次堆積して金属配線層（metal interconnect layer）を形成し、露光工程とドライエッチング工程を用いてパターニングすることで、配線層１１、１２を形成する。
【００９８】
本実施形態によると、抵抗変化型不揮発性メモリ（ＲｅＲＡＭ）のＭＩＭ素子（抵抗変化型メモリ素子２０）は、制御トランジスタのドレイン７に接続されている。したがって、フォーミング電圧印加時、及び、高抵抗から低抵抗へのスイッチング時に、トランジスタのゲート電極５によって電流を制御でき、バラツキの少ないスイッチング動作を実現することができる。また、下部電極１を直接酸化して酸化チタン膜２を形成しているため、プロセスの工程数が削減され、ＲｅＲＡＭの製造コストを削減することができる。
【００９９】
なお、上記の非特許文献の各開示を、本書に引用をもって繰り込むものとする。本発明の全開示（請求の範囲を含む）の枠内において、さらにその基本的技術思想に基づいて、実施形態の変更・調整が可能である。また、本発明の請求の範囲の枠内において種々の開示要素の多様な組み合わせ、ないし選択が可能である。すなわち、本発明は、請求の範囲を含む全開示、技術的思想にしたがって当業者であればなし得るであろう各種変形、修正を含むことは勿論である。
【符号の説明】
【０１００】
１、２１、１０１  下部電極
２、２２  酸化チタン膜
３、２３  酸化ジルコニウム膜
４、２４、１０４  上部電極
５  ゲート電極
６  ソース
７  ドレイン
８〜１０  ビア
１１、１２  配線層
１３、１４  層間絶縁膜
１５  半導体基板
１６  ゲート絶縁膜
２０、３０、１２０  抵抗変化型メモリ素子
５０  メモリセル
１１７  抵抗変化膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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