(57)【特許請求の範囲】
【請求項１】
プリント基板に搭載するＬＳＩ間を接続する高速差動配線内の高速差動信号のインピーダンスのずれを補償する高速配線のインピーダンス補償方法であって、
信号送信側ＬＳＩ内の制御回路により、ＴＤＲ法を用いるためのテスト信号を前記信号送信側ＬＳＩから前記高速差動信号として出力させ、出力した前記テスト信号として同極のパルス波形をモニタすることにより、前記信号送信側ＬＳＩ及び信号受信側ＬＳＩのＢｒｅａｋｏｕｔ配線領域を特定し、前記テスト信号として逆極のパルス波形をモニタすることにより、前記プリント基板の製造ばらつきによる、前記Ｂｒｅａｋｏｕｔ配線領域での前記高速差動信号のインピーダンスのずれを計測し、前記高速差動信号のインピーダンスのずれの情報に基づいて、前記信号送信側ＬＳＩの送信回路の終端抵抗を調整し、前記信号受信側ＬＳＩの制御回路を介して前記信号受信側ＬＳＩの受信回路の終端抵抗を調整することを特徴とする高速配線のインピーダンス補償方法。
【請求項２】
プリント基板に搭載するＬＳＩ間を接続するシングルエンド高速信号のインピーダンスのずれを補償する高速配線のインピーダンス補償方法であって、
信号送信側ＬＳＩ内の制御回路により、ＴＤＲ法を用いるためのテスト信号を前記信号送信側ＬＳＩの隣接又は近傍のピンから前記シングルエンド高速信号として出力させ、出力した前記テスト信号として同極のパルス波形をモニタすることにより、前記信号送信側ＬＳＩ及び信号受信側ＬＳＩのＢｒｅａｋｏｕｔ配線領域を特定し、前記テスト信号として逆極のパルス波形をモニタすることにより、前記プリント基板の製造ばらつきによる、前記Ｂｒｅａｋｏｕｔ配線領域での前記シングルエンド高速信号のインピーダンスのずれを計測し、前記シングルエンド高速信号のインピーダンスのずれの情報に基づいて、前記信号送信側ＬＳＩの送信回路の終端抵抗を調整し、前記信号受信側ＬＳＩの制御回路を介して前記信号受信側ＬＳＩの受信回路の終端抵抗を調整することを特徴とする高速配線のインピーダンス補償方法。
【請求項３】
請求項１又は２記載の高速配線のインピーダンス補償方法において、
前記ＬＳＩ内の制御回路により、前記インピーダンスのずれの情報に基づいて、前記ＬＳＩ間を接続する信号の品質を確認することを特徴とする高速配線のインピーダンス補償方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は高速信号を使用するＬＳＩ間の通信において、製造の精度による回路的なインピーダンスのばらつきを補償する高速配線のインピーダンス補償方法に関するものである。
【背景技術】
【０００２】
近年、ＬＳＩ間を通信するインタフェース信号の高速化により、信号の電気特性を補償するための出力信号へのエンファシスや受信信号へのイコライズなどさまざまな回路補償技術により電気特性を補償する努力が進められている。
【０００３】
一方で、これらＬＳＩ間インタフェース信号は、インタフェース信号の高速化のみならず複数のインタフェース信号の同一ＬＳＩへの取り込みが進み、ＬＳＩの多ピン化による信号ピン間隔の狭ピッチ化も進んでいる。
【０００４】
このような信号ピン間隔の狭ピッチ化の影響として、ＬＳＩから高速信号をプリント基板上に配線する場合に信号ピン間を複数の信号を配線するため、信号線の幅や間隔を狭めてＬＳＩから配線を引き出す必要がある。
【０００５】
そのときの伝送損失を調整することのできるものとして、例えば、特開２００８−１０９３３１号公報（特許文献１）に記載のものがあった。
【０００６】
これは、異なる２つの配線層に１本ずつ信号配線を配置し、これら２本の信号配線を上下に重ならないように水平方向に一定距離ずらして１対の差動信号Ｐａｉｒを形成したものである。
【０００７】
また、信号線の幅や間隔を狭めてＬＳＩから配線を引き出すことによる影響は、プリント基板の製造のばらつきによりＬＳＩからの引き出し配線の差動配線Ｐａｉｒ内の差動信号Ｐａｉｒ、又はシングルエンドの隣接配線間でのＬＳＩからの引き出し配線部分のインピーダンスにばらつきが発生し、高速信号の波形通過に影響を与え始めている。
【０００８】
この影響は特に受信側の信号振幅の低下と波形揺らぎを招いている。
【０００９】
この影響を低減するため、回路技術にて差動配線Ｐａｉｒ内の差動信号Ｐａｉｒ、又はシングルエンド隣接配線間の振幅差を補償する技術が必要となっている。
【００１０】
この補償方法としては、例えば、時間軸方向の補償の場合で、決まったデータパターンをタイミングをずらしながら、書き込み及び読み込みを行い、その読めなくなる限界値の早い方と遅い方を検出し、その中央値で補償するものがあった。
【先行技術文献】
【特許文献】
【００１１】
【特許文献１】特開２００８−１０９３３１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１２】
特許文献１では、差動信号Ｐａｉｒが異なる２つの配線層で形成されているため、２本の配線のインピーダンスやディレイなどのばらつきを吸収するためのものではなかった。また、プリント基板の製造のばらつきがあった場合の補償には対応することができなかった。
【００１３】
また、時間軸方向の補償は設計上のばらつきを補償するためのものであり、製造上のばらつきを補償することができなかった。
【００１４】
そこで、本発明の目的は、製造上のばらつきによる、高速信号をＬＳＩから引き出すＢｒｅａｋｏｕｔ配線領域で発生する差動配線Ｐａｉｒ内の差動信号Ｐａｉｒのばらつき、又はシングルエンド隣接配線間のインピーダンスばらつきに起因した差動信号Ｐａｉｒ内のばらつき、又はシングルエンド隣接配線間の振幅のばらつきを低減することができる高速配線のインピーダンス補償方法を提供することにある。
【００１５】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１６】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次の通りである。
【００１７】
すなわち、代表的なものの概要は、信号送信側ＬＳＩ内の制御回路により、ＴＤＲ法を用いるためのテスト信号を信号送信側ＬＳＩから高速差動信号として出力させ、出力したテスト信号をモニタすることにより、信号送信側ＬＳＩ及び信号受信側ＬＳＩのＢｒｅａｋｏｕｔ配線領域を特定し、プリント基板の製造ばらつきによる、Ｂｒｅａｋｏｕｔ配線領域での高速差動信号のインピーダンスのずれを計測し、高速差動信号のインピーダンスのずれの情報に基づいて、信号送信側ＬＳＩの送信回路の終端抵抗を調整し、信号受信側ＬＳＩの制御回路を介して信号受信側ＬＳＩの受信回路の終端抵抗を調整するものである。
【発明の効果】
【００１８】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下の通りである。
【００１９】
すなわち、代表的なものによって得られる効果は、製造上のばらつきによる、送信ＬＳＩ、受信ＬＳＩのＢｒｅａｋｏｕｔ配線領域の差動配線Ｐａｉｒ内の差動信号Ｐａｉｒのインピーダンスずれ、又はシングルエンド隣接配線間のインピーダンスずれによる受信点での波形劣化を低減し、高速信号の波形品質を補償することが可能となる。
【図面の簡単な説明】
【００２０】
【図１】本発明の実施の形態１に係る高速配線のインピーダンス補償方法が適用される回路の全体構成を示す構成図である。
【図２】本発明の実施の形態１に係る高速配線のインピーダンス補償方法が適用される回路のＭｏｎｉｔｅｒ回路の構成を示す構成図である。
【図３】本発明の実施の形態１に係る高速配線のインピーダンス補償方法が適用される回路のＯＵＴＰＵＴ回路／ＩＮＰＵＴ回路の構成を示す構成図である。
【図４】本発明の実施の形態１に係る高速配線のインピーダンス補償方法が適用される回路のＳＧ回路の構成を示す構成図である。
【図５】本発明の実施の形態１に係る高速配線のインピーダンス補償方法が適用される回路のＣＴＬＡ回路の構成を示す構成図である。
【図６】（ａ）〜（ｃ）は本発明の実施の形態１に係る高速配線のインピーダンス補償方法が適用される回路のＬＳＩ部のＰＣＢ配線例を示す図である。
【図７】（ａ）〜（ｃ）は本発明の実施の形態１に係る高速配線のインピーダンス補償方法が適用される回路のＬＳＩ間を通信する信号及びＴＤＲ波形の一例を示す図である。
【図８】本発明の実施の形態１に係る高速配線のインピーダンス補償方法が適用される回路のインピーダンス補償動作を示すフローチャートである。
【図９】本発明の実施の形態２に係る高速配線のインピーダンス補償方法が適用される回路の構成を示す図である。
【図１０】本発明の実施の形態２に係る高速配線のインピーダンス補償方法が適用される回路のインピーダンス補償動作を示すフローチャートである。
【発明を実施するための形態】
【００２１】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００２２】
（実施の形態１）
図１により、本発明の実施の形態１に係る高速配線のインピーダンス補償方法が適用される回路の全体構成について説明する。図１は本発明の実施の形態１に係る高速配線のインピーダンス補償方法が適用される回路の全体構成を示す構成図である。
【００２３】
図１において、回路は、送信ＬＳＩ１００、受信ＬＳＩ１１０から構成され、送信ＬＳＩ１００と受信ＬＳＩ１１０との間は、高速差動信号１２０の差動配線Ｐａｉｒ、及びＬＳＩ間コントロール信号１２１の配線により接続されている。
【００２４】
図１においては、この送信ＬＳＩ１００から受信ＬＳＩ１１０へ高速差動信号１２０を伝送する回路の一例を示している。
【００２５】
また、送信ＬＳＩ１００は、セレクタとして動作するＳＧ回路１０１、送信回路であるＯＵＴＰＵＴ回路１０２、高速差動信号１２０をモニタするためのＭｏｎｉｔｅｒ回路１０３、コントローラとして動作するＣＴＬＡ回路１０４から構成されている。
【００２６】
また、受信ＬＳＩ１１０は、受信回路であるＩＮＰＵＴ回路１１１、制御回路であるコントローラとして動作するＣＴＬＢ回路１１２から構成されている。
【００２７】
次に、本実施の形態の動作の概要について説明する。
【００２８】
まず、通常動作時は、送信ＬＳＩ１００のＳＧ回路１０１へのＳＧ入力信号１２６の送信データパターンがＳＧ回路１０１を通過し、ＯＵＴＰＵＴ回路１０２より高速差動信号１２０の差動配線Ｐａｉｒを介してＩＮＰＵＴ回路１１１に信号を伝送する。
【００２９】
差動配線Ｐａｉｒ内のインピーダンス検証及び補償する場合、まず上位コントローラよりＬＳＩ間コントロール信号１２１を介して送信ＬＳＩ１００、受信ＬＳＩ１１０をテストモードにして差動配線Ｐａｉｒ内のインピーダンス検証を行う。
【００３０】
テストモードに移行した後、ＣＴＬＡ回路１０４より差動信号のテスト用信号がＳＧコントロール信号１２２を介してＳＧ回路１０１に入力される。
【００３１】
この際のテスト信号はＴＤＲ（Ｔｉｍｅ  Ｄｏｍａｉｎ  Ｒｅｆｌｅｃｔｏｍｅｔｒｙ：時間領域反射）法を用いるためのＰｕｌｓｅ波形を使用する。ＴＤＲ法とは、プリント基板などの配線に高速なＰｕｌｓｅ信号を印加し、返ってくる反射波形を観測する手法であり、反射波の時間や大きさを観測することでインピーダンスの不連続ポイントの場所やインピーダンス値を測定することが可能である。
【００３２】
本実施の形態で使用するＰｕｌｓｅ波形はテストモードのＳｔａｔｕｓに併せて差動配線Ｐａｉｒ内で同極のＰｕｌｓｅ波形を印加するＥＶＥＮモードや、逆極のＰｕｌｓｅ波形を印加するＯＤＤモードの２種類のＰｕｌｓｅ波形を使用するが、ＥＶＥＮモードは、Ｂｒｅａｋｏｕｔ領域を特定するためのＰｕｌｓｅ波形として、ＯＤＤモードは差動配線Ｐａｉｒ内の差動信号の振幅差分を特定するためのＰｕｌｓｅ波形として使用する。
【００３３】
ＳＧ回路１０１はテスト信号をＯＵＴＰＵＴ回路１０２にＳＧ出力信号１２７を介して出力し、ＯＵＴＰＵＴ回路１０２はその信号パターンを出力する。
【００３４】
テスト信号をＯＵＴＰＵＴ回路１０２より出力する前にＴＤＲ法を用いるための事前準備としてＣＴＬＢ回路１１２よりＩＮＰＵＴコントロール信号１２５を介してＩＮＰＵＴ回路１１１の終端を切り離すコントロールを実施する。
【００３５】
テスト信号が出力された高速差動信号１２０は、送信ＬＳＩ１００内のＭｏｎｉｔｅｒ回路１０３にて高速差動信号１２０の波形レベルをモニタし、送信ＬＳＩ１００及び受信ＬＳＩ１１０のＢｒｅａｋｏｕｔ領域の算出や、差動配線Ｐａｉｒ内の差動信号のインピーダンス差分を算出する。
【００３６】
その算出結果をＭｏｎｉｔｅｒ出力信号１２３を介してＣＴＬＡ回路１０４へ出力する。ＣＴＬＡ回路１０４はその結果より、ＯＵＴＰＵＴコントロール信号１２２を介してＯＵＴＰＵＴ回路１０２の終端抵抗値やＬＳＩ間コントロール信号１２１を介してＩＮＰＵＴ回路１１１の終端抵抗値を調整するようＣＴＬＢ回路１１２にリクエストを出力する。
【００３７】
ＣＴＬＢ回路１１２はその信号を受け、ＩＮＰＵＴコントロール信号１２５を介して、ＩＮＰＵＴ回路１１１に終端抵抗値の調整を要求し、ＩＮＰＵＴ回路１１１は切り離していた終端抵抗を接続すると供に終端抵抗値の調整を行う。
【００３８】
この一連の調整が終わった段階でＣＴＬＡ回路１０４はテストモードの解除をＬＳＩ間コントロール信号１２１を介して上位コントローラやＣＴＬＢ回路１１２に連絡し、インピーダンス補償動作を終了する。
【００３９】
本実施の形態では、以上のような手順にてインピーダンスの補償動作を実施するが、各部位の詳細な動作及びＢｒｅａｋｏｕｔ配線領域特定の動作を図２〜図７により説明する。図２〜図７は本発明の実施の形態１に係る高速配線のインピーダンス補償方法が適用される回路の各部位の動作を説明するための説明図であり、図２はＭｏｎｉｔｅｒ回路の構成を示す構成図、図３はＯＵＴＰＵＴ回路／ＩＮＰＵＴ回路の構成を示す構成図、図４はＳＧ回路の構成を示す構成図、図５はＣＴＬＡ回路の構成を示す構成図、図６はＬＳＩ部のＰＣＢ配線例を示す図、図７はＬＳＩ間を通信する信号及びＴＤＲ波形の一例を示す図である。
【００４０】
Ｍｏｎｉｔｅｒ回路１０３の回路構成は、図２に示すように、ＯＵＴＰＵＴ回路１０２の出力信号である高速差動信号１２０とＣＴＬＡ回路１０４からのコントロール信号であるＭｏｎｉｔｅｒコントロール信号１２４が入力として与えられる。
【００４１】
高速差動信号１２０は、差動の片極がコンパレータ２０３とコンパレータ２０５に接続され、もう一方がコンパレータ２０４とコンパレータ２０５に接続されている。
【００４２】
コンパレータ２０３、２０４は、Ｂｒｅａｋｏｕｔ配線領域の特定や差動配線Ｐａｉｒ内の振幅差分を確認するために使用する回路で、比較基準としてＭｏｎｉｔｅｒコントロール信号１２４が接続される。
【００４３】
コンパレータ２０３のコンパレータ出力信号２２０とコンパレータ２０４のコンパレータ出力信号２２１はＯＲ回路２０２に出力され、ＯＲ回路２０２のＯＲ回路出力信号２２２とコンパレータ２０５のコンパレータ出力信号２２４はＴｉｍｅｒ回路２０１に出力されている。
【００４４】
Ｍｏｎｉｔｅｒコントロール信号１２４は、ＣＴＬＡ回路１０４より比較基準となるレベル信号が与えられるが、テストモードのＳｔａｔｕｓにより供給されるレベルを変化する。まず高速差動信号のＢｒｅａｋｏｕｔ配線領域を特定するＥＶＥＮモードのテストモードのＳｔａｔｕｓの場合は、送信ＬＳＩ１００のＢｒｅａｋｏｕｔ領域を特定するため、波形出力レベルの５％程度高い比較基準レベルを供給するのが望ましい。
【００４５】
これはＢｒｅａｋｏｕｔ領域の配線がＢＧＡ間を通過する場合に差動配線Ｐａｉｒ内の配線間結合が強くなるため、Ｂｒｅａｋｏｕｔ領域の配線インピーダンスはその他の配線領域よりも差動配線Ｐａｉｒが同極に遷移するＥＶＥＮ波形では１０％程度インピーダンスが高くなる。
【００４６】
そのため、Ｂｒｅａｋｏｕｔ領域のＴＤＲ波形振幅は５％程度高くなるため、そのレベルに比較的近いレベルを比較基準レベルとして選択する。
【００４７】
また、受信ＬＳＩ１１０のＢｒｅａｋｏｕｔ領域を特定する場合は、個々の高速差動信号の配線ディレーが異なるため、高速差動信号１２０全体の配線ディレーをモニタする必要がある。このためＴＤＲ波形出力信号の２０％程度高い比較基準レベルを供給することが望ましい。
【００４８】
これによりＴＤＲ法による受信側での全反射ポイントの特定ができ、その後送信側同様５％程度高い比較基準レベルを供給し、Ｂｒｅａｋｏｕｔ領域を特定する。
【００４９】
差動配線Ｐａｉｒ内の振幅差分を確認する場合は、高速差動信号の出力信号をＯＤＤモードのＰｕｌｓｅ波形とする。そのため、供給する比較基準レベルは、想定する信号振幅から１０％程度高い振幅レベルまでの間を複数ポイント比較できるような比較基準レベルを供給する。
【００５０】
これにより差動配線Ｐａｉｒ内の振幅差分を特定し、比較結果をＯＲ回路２０２へ出力する。
【００５１】
コンパレータ２０５は、差動配線Ｐａｉｒ内に振幅差分があるかを確認するための回路で、テストモードの差動信号がＥＶＥＮモードの際にその比較結果を有効に扱う。この比較結果で、Ｂｒｅａｋｏｕｔ領域の差動配線Ｐａｉｒ内に振幅差分がない場合は、高速差動信号のＯＤＤモードを使用した振幅差分量の確認をＳｋｉｐすることができる。
【００５２】
コンパレータ２０３、２０４、２０５の出力はＴｉｍｅｒ回路２０１に送られるが、Ｔｉｍｅｒ回路２０１は、この結果をテストモードのＳｔａｓｕｓにより、取り込み動作として２つの動作を行う。
【００５３】
まず、１つはＣＴＬＡ回路１０４よりＭｏｎｉｔｅｒコントロール信号１２４を経由して与えられた情報を元にＰｒｏｇｒａｍｍａｂｌｅ  Ｄｅｌａｙｅｒ回路２０６より出力されるＰｒｏｇｒａｍｍａｂｌｅ  Ｄｅｌａｙｅｒ回路出力信号２２３により与えられるタイミングで結果を取り込む場合で、これは高速差動信号がＥＶＥＮモードでＢｒｅａｋｏｕｔ領域を特定する場合、及びＯＤＤモードで差動配線Ｐａｉｒ内の振幅差分を確認する際に使用される。
【００５４】
もう１つがＥＶＥＮモードで高速差動信号全体の配線ディレーを特定する場合で、この場合は、ＥＶＥＮモードの波形出力と同時にＴｉｍｅｒ回路２０１内のカウンタ回路がカウントアップを開始し、ＯＲ回路２０２の出力をトリガにカウントアップを止め、そのカウント情報はＭｏｎｉｔｅｒ出力信号１２３を経由してＣＴＬＡ回路１０４に送り、ＴＤＲによる全反射ポイントの時間を特定し、高速差動信号１２０の配線長を特定する。
【００５５】
Ｐｒｏｇｒａｍｍａｂｌｅ  Ｄｅｌａｙｅｒ回路２０６はＣＴＬＡ回路１０４から送信ＬＳＩ１００のＬＳＩ内配線ディレー値（又は配線長）、ＣＴＬＡ回路１０４経由でＣＴＬＢ回路１１２より供給される受信ＬＳＩ１１０のＬＳＩ内配線ディレー値（又は配線長）、Ｔｉｍｅｒ回路２０１で計測された高速差動信号１２０の配線ディレー値が供給され、テストモードのＳｔａｔｕｓによりＴｉｍｅｒ回路２０１へ供給する取り込みタイミングを調整する。
【００５６】
例えば、ＬＳＩのＢｒｅａｋｏｕｔ領域を特定する場合、送信ＬＳＩ１００のＢｒｅａｋｏｕｔ配線領域の特定は、ＥＶＥＮモードの波形出力より送信ＬＳＩ１００のＬＳＩ内配線ディレー値の２倍（ＴＤＲ法であるため、計測するディレーは往復のディレー時間になるため）遅れた時間よりＴｉｍｅｒ回路２０１へサンプリング信号を送る。使用するサンプリング信号の周期は波形の立ち上がり時間の１／２よりも短い時間（例えば、波形の立ち上がりが１００ｐｓであれば５０ｐｓ以下のサンプリング時間を目安とする）の周期が望ましい。
【００５７】
また、サンプリング信号の継続時間はＬＳＩのＢｒｅａｋｏｕｔ長を１ｉｎｃｈ程度までと想定する場合は、ＰＣＢ配線ディレーの２倍分の約３５０ｐｓ程度継続することが望ましい。
【００５８】
受信ＬＳＩ１１０のＢｒｅａｋｏｕｔ配線領域の特定は、ＥＶＥＮモードの波形出力よりＴｉｍｅｒ回路２０１で算出した差動配線長のディレーから受信ＬＳＩ１１０のＬＳＩ内配線ディレーの２倍の時間と送信側同様ＬＳＩのＢｒｅａｋｏｕｔ長を１ｉｎｃｈ程度と想定した場合の３５０ｐｓ差し引いた時間からサンプリング信号を出力する。
【００５９】
また、ＯＵＴＰＵＴ回路１０２は、図３に示すように、一般的な差動信号の出力回路の例であり、差動信号の終端抵抗である抵抗モジュール３０３、３０４、ＭＯＳトランジスタ３００、３０１、電流源３０２で構成される。
【００６０】
入力信号としてはＯＵＴＰＵＴコントロール信号１２２とＳＧ出力信号１２７が入力として与えられる。ＯＵＴＰＵＴコントロール信号１２２は、テストモードで差動配線Ｐａｉｒ内の差動信号Ｐａｉｒ間の振幅差分があった場合に、抵抗モジュール３０３、又は３０４の抵抗値を変更するための信号であり、ＳＧ出力信号１２７は、高速差動信号１２０が出力する信号パターンをＭＯＳトランジスタに与える。
【００６１】
ＩＮＰＵＴ回路１１１も、図３に示すように、一般的な差動信号の入力回路であり、差動信号の終端抵抗である抵抗モジュール３１１、３１２、レシーバ３１０で構成される。入力信号としてはＩＮＰＵＴコントロール信号１２５が与えられ、テストモードで差動配線Ｐａｉｒ内の差動信号Ｐａｉｒ間の振幅差分があった場合に、抵抗モジュール３１１、３１２の抵抗値を変更するための信号として入力される。
【００６２】
また、ＳＧ回路１０１は、図４に示すように、セレクタ４００で構成可能で、通常動作時のＳＧ入力信号１２６とテストモード時の入力信号であるＳＧコントロール信号１２２とを通常動作時とテストモード時で切り替え、ＳＧ出力信号１２７を出力する構成となる。また、ＳＧ回路１０１には、ＳＧコントロール信号１２２として、セレクタを制御する信号も、ＣＴＬＡ回路１０４から入力されている。
【００６３】
また、ＣＴＬＡ回路１０４は、図５に示すように、上位コントローラや他ＬＳＩとの通信、及び自ＬＳＩ内のコントロールを行うコントローラ５００とコントロールの際に必要な情報を保持しておくメモリ５０１で構成される。コントローラ５００には上位コントローラや他ＬＳＩと通信するための入出力信号のＬＳＩ間コントロール信号１２１がつながっており、テストモードへの移行や解除などこの信号を使用して上位コントローラや他ＬＳＩと通信する。
【００６４】
コントローラ５００では、テストモードの際のＢｒｅａｋｏｕｔ領域の有無や、差動配線Ｐａｉｒ内の差動信号Ｐａｉｒのインピーダンス差分有無の情報がＭｏｎｉｔｅｒ出力信号１２３を経由してインプットされ、差動信号Ｐａｉｒ内のインピーダンス差分の算出なども行われる。
【００６５】
また、ＣＴＬＢ回路１１２もＣＴＬＡ回路１０４と同様の構成、又はメモリ５０１がない構成であり、ＣＴＬＡ回路１０４と制御動作は同様である。
【００６６】
差動配線Ｐａｉｒ内の差動信号Ｐａｉｒのインピーダンス差分の算出は一般的な数式で算出可能であるが、まず、テストモードで差動信号ＯＤＤモードの際のＢｒｅａｋｏｕｔ内の差動信号Ｐａｉｒ内の振幅で片方の振幅をＶ１、もう１方をＶ２とした場合に、Ｖ１の方が振幅が大きい場合のＴＤＲの反射率γの数式は、以下の式１のように表せる。
【００６７】
γ＝Ｖ１／Ｖ２  …（式１）
この結果を使用し、Ｖ１側のインピーダンスを算出する場合はＶ１側のインピーダンスをＺ１、Ｖ２側をＺ２とした場合、以下の式２のように表せる。
【００６８】
Ｚ１＝（１＋γ）／（１−γ）×Ｚ２  …（式２）
この結果よりインピーダンス値を算出し、製造ばらつきにより発生したＢｒｅａｋｏｕｔ部分のインピーダンスずれ量を算出する。算出したインピーダンスずれ量は、ＬＳＩ間コントロール信号１２１を経由して受信ＬＳＩ１１０のＣＴＬＢ回路１１２に送られる。ＣＴＬＢ回路１１２は、インピーダンスずれがある信号のみＩＮＰＵＴ回路１１１の抵抗モジュールの抵抗値を高く設定する。
【００６９】
一方、ＣＴＬＡ回路１０４は、受信ＬＳＩ１１０のＩＮＰＵＴ回路１１１の終端抵抗値変更により、高速差動信号の出力ＤＣレベルが変化してしまうため、ＯＵＴＰＵＴ回路１０２の抵抗モジュールの抵抗値を調整する。抵抗値の調整はＭＯＳトランジスタ３００、３０１のＯＮ抵抗をＲｏｎ、ＯＵＴＰＵＴ回路１０２の抵抗モジュールの抵抗値をＲｏｕｔ、ＩＮＰＵＴ回路１１１の抵抗モジュールの抵抗値をＲｉｎとした場合、以下の式３のように表せる。
【００７０】
一定＝（（Ｒｏｕｔ×Ｒｉｎ）／（Ｒｏｕｔ＋Ｒｉｎ））／Ｒｏｎ  …（式３）
この式３を満たすようにＲｏｕｔの調整を行う。
【００７１】
次に、本実施の形態で前提として使用している製造ばらつきの現象の例について説明する。図６にＬＳＩ部のＰＣＢ配線例を示す。図６（ａ）は、ＰＣＢのＢＧＡ領域の配線例を示している。ＰＣＢのＢＧＡ領域は図６（ａ）の６０７に示すようにＢＧＡから配線を引き出す信号Ｖｉａの端子が格子状に配置される。
【００７２】
信号Ｖｉａの端子には、ＰＣＢ内層とのショートを防止するためのＡｎｔｉ−ＰＡＤ６０２、６０３が配置されるため、内層には信号Ｖｉａの端子よりも、大きな内層抜けが格子状にならぶ。
【００７３】
ＰＣＢ配線６０４、６０５はインピーダンスを保つためにＡｎｔｉ−ＰＡＤ６０２、６０３に配線が乗らないように配線を引き出すのが一般的で、そのためＬＳＩからの引き出し配線部分の配線幅が細く、また近接した配線になる。これがＢｒｅａｋｏｕｔ配線領域６０８と定義される。
【００７４】
ＬＳＩ領域を通過した配線は配線幅、配線間隔共に広くなるが、これをＯｐｅｎ配線領域６０９と定義される。Ｂｒｅａｋｏｕｔ配線領域６０８を６０６のポイントの断面で見た場合の図を図６（ｂ）、図６（ｃ）に示す。
【００７５】
図６（ｂ）は図６（ａ）の６０６に示すポイントでの断面図で製造ばらつきがない場合の配線を示す。このケースでは製造ばらつきがないのでＰＣＢ配線６０４、６０５は、Ａｎｔｉ−ＰＡＤ６０２、６０３のＥｄｇｅ部分より内側に配線される。この場合のＰＣＢ配線６０４、６０５の配線インピーダンスは一致している。
【００７６】
一方、図６（ｃ）は、製造ばらつきでＰＣＢ配線６０４、６０５の上の層が左にずれた場合で、ＰＣＢ配線６０４はＡｎｔｉ−ＰＡＤ６０２の領域に重なってしまってしまう。
【００７７】
このようなケースではＰＣＢ配線６０４はＰＣＢ配線６０５よりも配線インピーダンスが高くなり、上述したようなインピーダンス補償を行う必要がある。
【００７８】
次に、本実施の形態でのＴＤＲ波形の一例について説明する。図７にＴＤＲ波形例を示す。図７（ａ）は、ＬＳＩ間を通信する信号の接続例を示している。信号送信側ＬＳＩ７０１からの出力信号は、ＬＳＩ内Ｃｈｉｐ７０４からＬＳＩ内基材７０３のＬＳＩ内配線７０５を経由し、ＢＧＡボール７０６、ＰＣＢ配線７０７を経由し、信号受信側ＬＳＩ７０２のＢＧＡボール、ＬＳＩ内配線７１１を経由し、受信される。
【００７９】
この場合、出力側のＢｒｅａｋｏｕｔ配線領域は、送信側が信号送信側ＬＳＩのＢｒｅａｋｏｕｔ配線領域７０８、受信側が信号受信側ＬＳＩのＢｒｅａｋｏｕｔ配線領域７１０と定義される。また、Ｏｐｅｎ領域は、Ｏｐｅｎ配線領域７０９と定義される。
【００８０】
この経路でのＴＤＲ波形例を、図７（ｂ）、（ｃ）に示す。図７（ｂ）のＴＤＲ波形は、テストモードで差動信号をＥＶＥＮモードで動作させた場合で、受信側ＬＳＩの終端は切り離している状態の例であるが、その際のＴＤＲ波形は、ＬＳＩのＢｒｅａｋｏｕｔ部分での差動配線Ｐａｉｒの結合が強くなるため、配線インピーダンスが高くなる。
【００８１】
そのため、信号送信側ＬＳＩのＢｒｅａｋｏｕｔ配線領域７０８と信号受信側ＬＳＩのＢｒｅａｋｏｕｔ配線領域７１０のようにＴＤＲ波形の信号レベルは上にシフトした波形となる。
【００８２】
また、受信端では終端がない状態のため、全反射により波形振幅が一気に上にシフトした反射波形となる。
【００８３】
この波形結果より、図７（ｃ）に示すように、信号送信側ＬＳＩ内ディレー７２０や信号送信側ＬＳＩのＢｒｅａｋｏｕｔ配線の反射量７２１、信号受信側ＬＳＩのＢｒｅａｋｏｕｔ配線の反射量７２２、信号受信側ＬＳＩ内ディレー７２３を読み取ることが可能になる。
【００８４】
次に、図８により、本発明の実施の形態１に係る高速配線のインピーダンス補償方法が適用される回路のインピーダンス補償動作について説明する。図８は本発明の実施の形態１に係る高速配線のインピーダンス補償方法が適用される回路のインピーダンス補償動作を示すフローチャートである。
【００８５】
まず、装置がＰｏｗｅｒ  Ｏｎした後（ステップ８０１）、上位コントローラからのＴｒａｉｎｉｎｇ要求（ステップ８０２）により、Ｔｒａｉｎｉｎｇを開始する（ステップ８０３）。
【００８６】
次に、ＩＮＰＵＴ側の終端をＤｉｓａｂｌｅし（ステップ８０４）、ＯＵＴＰＵＴ側の差動出力信号をＥＶＥＮモードのＰｕｌｓｅ出力に切り替える（ステップ８０５）。この出力波形をモニタし、ＯＵＴＰＵＴ側のＬＳＩのＢｒｅａｋｏｕｔ配線領域があるかを確認する（ステップ８０６）。
【００８７】
ステップ８０６で、Ｂｒｅａｋｏｕｔ配線領域がある場合は、差動配線Ｐａｉｒ内の差動信号ＰａｉｒのＰ／Ｎ信号間で振幅差分があるかを確認し（ステップ８０７）、ステップ８０７で差分がある場合は、ＯＵＴＰＵＴ側の差動出力信号をＯＤＤモードのＰｕｌｓｅ出力に切り替え（ステップ８０８）、ＯＵＴＰＵＴ側ＬＳＩのＢｒｅａｋｏｕｔ部分の反射量差分を測定し（ステップ８０９）、ステップ８０７で差分がない場合は、ステップ８０８、ステップ８０９の処理は行わない。
【００８８】
また、ステップ８０６で、Ｂｒｅａｋｏｕｔ配線領域がない場合は、ステップ８０７〜ステップ８０９の処理は行わない。
【００８９】
次に、ＩＮＰＵＴ側ＬＳＩのＢｒｅａｋｏｕｔ配線領域があるかを確認する（ステップ８１０）。ステップ８１０で、Ｂｒｅａｋｏｕｔ配線領域がある場合は、差動配線Ｐａｉｒ内の差動信号ＰａｉｒのＰ／Ｎ信号間で振幅差分があるかを確認し（ステップ８１１）、ステップ８１１で、差分がある場合は、ＯＵＴＰＵＴ側の差動出力信号をＯＤＤモードのＰｕｌｓｅ出力に切り替え（ステップ８１２）、ＩＮＰＵＴ側ＬＳＩのＢｒｅａｋｏｕｔ部分の反射量差分を測定し（ステップ８１３）、ステップ８１１で、差分がない場合は、ステップ８１２、ステップ８１３の処理は行わない。
【００９０】
また、ステップ８１０で、Ｂｒｅａｋｏｕｔ配線領域がない場合は、ステップ８１１〜ステップ８１３の処理は行わない。
【００９１】
ＯＵＴＰＵＴ側／ＩＮＰＵＴ側の反射量測定が終わった段階で、ＯＵＴＰＵＴ側／ＩＮＰＵＴ側の終端抵抗値を変更し（ステップ８１４）、Ｔｒａｉｎｉｎｇを終了する（ステップ８１５）。
【００９２】
以上のように、本実施の形態では、製造上のばらつきによる、送信ＬＳＩ、受信ＬＳＩのＢｒｅａｋｏｕｔ配線領域の差動配線Ｐａｉｒ内の差動信号Ｐａｉｒのインピーダンスずれを低減し、高速信号の波形品質を補償することが可能となる。
【００９３】
（実施の形態２）
実施の形態２は、実施の形態１において、Ｍｏｎｉｔｅｒ回路１０３の構成を多段にしたものである。
【００９４】
図９により、本発明の実施の形態２に係る高速配線のインピーダンス補償方法が適用される回路の構成について説明する。図９は本発明の実施の形態２に係る高速配線のインピーダンス補償方法が適用される回路の構成を示す図であり、Ｍｏｎｉｔｅｒ回路の構成を示している。他の構成は実施の形態１と同様である。
【００９５】
本実施の形態は、図２に示す実施の形態１と同様に差動信号の振幅をモニタするための回路であるが、図２と異なる点は高速差動信号１２０のモニタ用コンパレータが多段になっており、これによりモニタ処理自体を高速化することができるようになっている。
【００９６】
図９においては、Ｍｏｎｉｔｅｒコントロール信号１２４と高速差動信号１２０に接続されるコンパレータをコンパレータ２０３、２０４、コンパレータ９０２、９０３、コンパレータ９０５、９０６、コンパレータ９０８、９０９の４段構成にした場合の一例を示している。
【００９７】
図９に示す例では、コンパレータ９０２、９０３のコンパレータ出力信号をＯＲ回路９０１に出力し、コンパレータ９０５、９０６のコンパレータ出力信号をＯＲ回路９０４に出力し、コンパレータ９０８、９０９のコンパレータ出力信号をＯＲ回路９０７に出力し、ＯＲ回路２０２、９０１、９０４、９０７のＯＲ回路出力信号２２２、９２２、９２５、９２８をＴｉｍｅｒ回路に出力しており、ＣＴＬＡ回路１０４からのＭｏｎｉｔｅｒコントロール信号１２４は、それぞれ別信号を入力している。
【００９８】
このＭｏｎｉｔｅｒコントロール信号１２４の供給する比較基準レベルを、例えば、基準レベルより５％、１０％、１５％、２０％など各コンパレータへ異なる比較基準レベルを供給することで、波形比較動作の比較回数を少なくすることができ、モニタ処理を高速にすることが可能になる。
【００９９】
実施の形態１では差動信号の補償動作を前提に説明したが、本実施の形態の回路構成を用いてシングルエンドの信号に対しても同様の補償が可能になる。
【０１００】
次に、図１０により、本発明の実施の形態２に係る高速配線のインピーダンス補償方法が適用される回路のインピーダンス補償動作について説明する。図１０は本発明の実施の形態２に係る高速配線のインピーダンス補償方法が適用される回路のインピーダンス補償動作を示すフローチャートであり、シングルエンドの配線の場合の動作を示している。
【０１０１】
図１０のステップ８００番台の処理は、実施の形態１の差動信号補償動作と同じ処理になる。
【０１０２】
シングルエンドの配線の場合は、ＰＣＢ上の配線がＬＳＩのＢｒｅａｋｏｕｔ部分で隣接しているか不明なため、その判断のために、ＬＳＩのピンロケーションが近い信号に対してＴＤＲ出力をＥＶＥＮ／ＯＤＤモードで動作させ、その際の波形振幅をモニタして動作モードにより振幅差分がある場合に、ＬＳＩのＢｒｅａｋｏｕｔ部分で近接している配線と判断を行う（ステップ１００１〜ステップ１００３）。
【０１０３】
また、ステップ１００３において、振幅差分がない場合には、他に隣接／近傍ピンがあるかを確認し（ステップ１００４）、ステップ１００４で他に隣接／近傍ピンがある場合はステップ１００１に戻り、ステップ１００１〜ステップ１００３の処理を他に隣接／近傍ピンがなくなるまで繰り返し、ステップ１００４で他に隣接／近傍ピンがない場合は、Ｔｒａｉｎｉｎｇを終了する（ステップ８１５）。
【０１０４】
その他の処理はＰ／Ｎ比較部分をシングルエンド同士の比較と置き換えることで、シングルエンド信号においてもインピーダンス補償が可能となる。
【０１０５】
以上のように、本実施の形態では、製造上のばらつきによる、送信ＬＳＩ、受信ＬＳＩのＢｒｅａｋｏｕｔ配線領域のシングルエンド隣接配線間のインピーダンスずれによる受信点での波形劣化を低減し、高速信号の波形品質を補償することが可能となる。
【０１０６】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０１０７】
例えば、実施の形態１、２では、高速配線のインピーダンス補償手順のみを説明しているが、実施の形態１、２の回路構成を使用することで、同一インタフェース内のインピーダンスばらつきや実機での電気長のばらつきなど把握することが可能であり、その結果を用いることで、製品の電気特性の検証が可能となる。
【産業上の利用可能性】
【０１０８】
本発明は、高速信号を使用するＬＳＩ間の通信において、製造の精度による回路的なインピーダンスのばらつきを補償する必要のある回路などに広く適用可能である。
【符号の説明】
【０１０９】
１００…送信ＬＳＩ、１０１…ＳＧ回路、１０２…ＯＵＴＰＵＴ回路、１０３…Ｍｏｎｉｔｅｒ回路、１０４…ＣＴＬＡ回路、１１０…受信ＬＳＩ、１１１…ＩＮＰＵＴ回路、１１２…ＣＴＬＢ回路、１２０…高速差動信号、１２１…ＬＳＩ間コントロール信号、１２２…ＳＧ／ＯＵＴＰＵＴコントロール信号、１２３…Ｍｏｎｉｔｅｒ出力信号、１２４…Ｍｏｎｉｔｅｒコントロール信号、１２５…ＩＮＰＵＴコントロール信号、１２６…ＳＧ入力信号、１２７…ＳＧ出力信号、１２８…ＩＮＰＵＴ出力信号、２０１…Ｔｉｍｅｒ回路、２０２…ＯＲ回路、２０３…コンパレータ、２０４、２０５…コンパレータ、２０６…Ｐｒｏｇｒａｍｍａｂｌｅ  Ｄｅｌａｙｅｒ回路、２２０、２２１、２２４…コンパレータ出力信号、２２２…ＯＲ回路出力信号、２２３…Ｐｒｏｇｒａｍｍａｂｌｅ  Ｄｅｌａｙｅｒ回路出力信号、３００、３０１…ＭＯＳトランジスタ、３０２…電流源、３０３、３０４、３１１、３１２…抵抗モジュール、３１０…レシーバ、４００…セレクタ、５００…コントローラ、５０１…メモリ、７０１…信号送信側ＬＳＩ、７０２…信号受信側ＬＳＩ、７０３…ＬＳＩ内基材、７０４…ＬＳＩ内Ｃｈｉｐ、７０５…ＬＳＩ内配線、７０６…ＢＧＡボール、７０７…ＰＣＢ配線、９０１、９０４、９０７…ＯＲ回路、９０２、９０３、９０５、９０６、９０８、９０９…コンパレータ、９２０、９２１、９２３、９２４、９２６、９２７…コンパレータ出力信号、９２２、９２５、９２８…ＯＲ回路出力信号。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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