(57)【特許請求の範囲】
【請求項１】
半絶縁性の化合物半導体からなる基板の上に、化合物半導体からなるサブコレクタ層を形成する工程と、
前記サブコレクタ層の上に化合物半導体からなるコレクタ層となる第１半導体層を形成する工程と、
前記コレクタ層の上に化合物半導体からなるベース層となる第２半導体層を形成する工程と、
前記ベース層の上に前記ベース層とは異なる化合物半導体からなりエミッタ層となる第３半導体層を形成する工程と、
前記第３半導体層の上に化合物半導体からなりキャップ層となる第４半導体層を形成する工程と、
前記第４半導体層の上に金属層を形成する工程と、
前記金属層をパターニングしてエミッタ電極を形成する工程と、
前記エミッタ電極を形成した後、前記第４半導体層をパターニングしてキャップ層を形成し、引き続いて、層厚方向に一部の前記第３半導体層をパターニングして部分的にパターンを備える前記第３半導体層とし、前記キャップ層を含むエミッタメサを形成する工程と、
前記キャップ層を形成した後、前記エミッタメサの側方の前記第３半導体層の上にレジスト層を形成し、前記第１エミッタ電極を含む前記レジスト層の上に酸化シリコン膜を形成し、この後、酸化シリコン膜をエッチバックして一部の前記レジスト層を露出させ、この後、前記レジスト層を除去することで、前記エミッタ電極の上部の側部に庇部を形成する工程と、
前記キャップ層を形成し、前記庇部を形成した後、少なくとも前記エミッタメサの露出している側面から前記庇部の下部の領域の前記第３半導体層にかかる被覆層を形成する工程と、
前記第１エミッタ電極，前記庇部，および前記第３半導体層にかかる前記被覆層をマスクとして前記エミッタメサの側方の前記第３半導体層を選択的にエッチングし、前記キャップ層の下部に配置されるエミッタ層および前記庇部の下部に配置されるレッジ構造部を形成して前記第２半導体層を露出させる工程と、
露出した前記第２半導体層の上に選択的に金属を堆積して前記庇部の外側の前記第２半導体層の上にベース電極を形成する工程と、
前記ベース電極を形成した後、前記第２半導体層および前記第１半導体層をパターニングしてベース層およびコレクタ層を形成する工程と、
前記コレクタ層を形成した後、前記サブコレクタ層に接続するコレクタ電極を形成する工程と
を少なくとも備えることを特徴とするヘテロ接合バイポーラトランジスタの製造方法。
【請求項２】
半絶縁性の化合物半導体からなる基板の上に、化合物半導体からなるサブコレクタ層を形成する工程と、
前記サブコレクタ層の上に化合物半導体からなるコレクタ層となる第１半導体層を形成する工程と、
前記コレクタ層の上に化合物半導体からなるベース層となる第２半導体層を形成する工程と、
前記ベース層の上に前記ベース層とは異なる化合物半導体からなりエミッタ層となる第３半導体層を形成する工程と、
前記第３半導体層の上に化合物半導体からなりキャップ層となる第４半導体層を形成する工程と、
前記第４半導体層の上に金属層を形成する工程と、
前記金属層をパターニングしてエミッタ電極を形成する工程と、
前記エミッタ電極を形成した後、前記第４半導体層をパターニングしてキャップ層を形成し、引き続いて、層厚方向に一部の前記第３半導体層をパターニングして部分的にパターンを備える前記第３半導体層とし、前記キャップ層を含むエミッタメサを形成する工程と、
前記キャップ層を形成した後、少なくとも前記エミッタメサの露出している側面から前記第３半導体層にかかる被覆層を形成する工程と、
前記被覆層を形成した後、前記エミッタメサの側方の前記第３半導体層の上にレジスト層を形成し、前記被覆層が形成されている前記第１エミッタ電極を含む前記レジスト層の上に酸化シリコン膜を形成し、この後、酸化シリコン膜をエッチバックして一部の前記レジスト層を露出させ、この後、前記レジスト層を除去することで、前記被覆層が形成されている前記エミッタ電極の上部の側部に庇部を形成する工程と、
前記庇部を形成した後、少なくとも前記エミッタメサの露出している側面から前記庇部の下部の領域の前記第３半導体層にかかる状態に被覆層をパターニングする工程と、
前記第１エミッタ電極，前記庇部，および前記エミッタメサの露出している側面から前記第３半導体層にかかる前記被覆層をマスクとして前記エミッタメサの側方の前記第３半導体層を選択的にエッチングし、前記キャップ層の下部に配置されるエミッタ層および前記庇部の下部に配置されるレッジ構造部を形成して前記第２半導体層を露出させる工程と、
露出した前記第２半導体層の上に選択的に金属を堆積して前記庇部の外側の前記第２半導体層の上にベース電極を形成する工程と、
前記ベース電極を形成した後、前記第２半導体層および前記第１半導体層をパターニングしてベース層およびコレクタ層を形成する工程と、
前記コレクタ層を形成した後、前記サブコレクタ層に接続するコレクタ電極を形成する工程と
を少なくとも備えるヘテロ接合バイポーラトランジスタの製造方法。
【請求項３】
請求項１記載のヘテロ接合バイポーラトランジスタの製造方法で製造されたヘテロ接合バイポーラトランジスタであって、
半絶縁性の化合物半導体からなる基板と、
前記基板の上に形成された化合物半導体からなるサブコレクタ層と、
このサブコレクタ層の上に形成された化合物半導体からなるコレクタ層と、
このコレクタ層の上に形成された化合物半導体からなるベース層と、
このベース層の上に形成された前記ベース層とは異なる化合物半導体からなるエミッタ層と、
このエミッタ層の上に形成された化合物半導体からなるキャップ層と、
前記キャップ層の上に形成されたエミッタ電極と、
前記コレクタ層と離間して前記コレクタ層の周囲の前記サブコレクタ層の上に形成されたコレクタ電極と、
前記エミッタ層の周囲の前記ベース層の上に形成されたベース電極と、
前記ベース電極と前記エミッタ層との間に前記ベース電極と離間して配置されて前記エミッタ層と一体に形成されたレッジ構造部と、
前記エミッタ電極の上部の側部に形成された庇部と、
少なくともキャップ層を含んで構成されたエミッタメサの露出している側面から前記庇部の下部の領域の前記レッジ構造部にかけて形成された被覆層と
を少なくとも備え、
前記被覆層は、前記庇部の側面，前記庇部の下面，前記エミッタメサの側部，および前記レッジ構造部の上にかけて形成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【請求項４】
請求項２記載のヘテロ接合バイポーラトランジスタの製造方法で製造されたヘテロ接合バイポーラトランジスタであって、
半絶縁性の化合物半導体からなる基板と、
前記基板の上に形成された化合物半導体からなるサブコレクタ層と、
このサブコレクタ層の上に形成された化合物半導体からなるコレクタ層と、
このコレクタ層の上に形成された化合物半導体からなるベース層と、
このベース層の上に形成された前記ベース層とは異なる化合物半導体からなるエミッタ層と、
このエミッタ層の上に形成された化合物半導体からなるキャップ層と、
前記キャップ層の上に形成されたエミッタ電極と、
前記コレクタ層と離間して前記コレクタ層の周囲の前記サブコレクタ層の上に形成されたコレクタ電極と、
前記エミッタ層の周囲の前記ベース層の上に形成されたベース電極と、
前記ベース電極と前記エミッタ層との間に前記ベース電極と離間して配置されて前記エミッタ層と一体に形成されたレッジ構造部と、
前記エミッタ電極の上部の側部に形成された庇部と、
少なくともキャップ層を含んで構成されたエミッタメサの露出している側面から前記庇部の下部の領域の前記レッジ構造部にかけて形成された被覆層と
を少なくとも備え、
前記被覆層は、前記エミッタ電極の側部，前記エミッタメサの側部，および前記レッジ構造部の上にかけて形成され、
前記庇部は、前記エミッタ電極の上部の側部に対応する前記被覆層の側面に形成されていることを特徴とするヘテロ接合バイポーラトランジスタ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、サブコレクタ層、コレクタ層、ベース層、エミッタ層およびキャップ層が順次積層されたヘテロ接合バイポーラトランジスタおよびその製造方法に関するものである。
【背景技術】
【０００２】
ヘテロ接合バイポーラトランジスタ（ＨＢＴ：Heterojunction Bipolar Transistor）の高速化を図るためには、ＨＢＴの薄層化とともに、微細化を進めることが重要となる。ＨＢＴを微細化するためには、エミッタメサ幅を縮めることはもちろん、ベース電極幅や、エミッタメサとベース電極の間隔も縮めることが重要となる。
【０００３】
一方、ＨＢＴの長時間動作に対する信頼性を確保するためには、外部ベース領域における再結合電流を抑制し、電流利得の劣化を最小限にとどめることが必要不可欠とされている。これを達成するために、いわゆるレッジ構造が用いられている。これは、エミッタメサとベース電極との間の外部ベース層の上を、エミッタ層を延長したレッジ部で被覆する構造である。このように、高速で高信頼なＨＢＴを実現するには、複雑で微細なメサ構造を精度良く加工することが要求される。
【０００４】
エミッタメサとベース電極の間隔を縮める上で有効な方法として、エミッタ電極をオーバーハング状（あるいは、断面視Ｔ字形）に形成した後に、蒸着法を用いて、ベース電極をエミッタ電極に対して自己整合的に形成する方法がある（非特許文献１参照）。
【０００５】
図５は、上述した自己整合的にベース電極およびエミッタ電極を形成したＨＢＴの構成を示す断面図である。このＨＢＴは、半絶縁性ＩｎＰからなる基板５０１上に、高濃度に不純物が添加されたｎ型のＩｎＰからなるサブコレクタ層５０２が形成され、サブコレクタ層５０２上にｎ型のＩｎＧａＡｓからなるコレクタ層５０３が形成され、コレクタ層５０３上に高濃度に不純物が添加されたｐ型のＩｎＧａＡｓからなるベース層５０４が形成されている。
【０００６】
また、ベース層５０４上に、ｎ型のＩｎＰからなるエミッタ層５０５が形成され、エミッタ層５０５上に高濃度に不純物が添加されたｎ型のＩｎＧａＡｓからなるキャップ層５０６が形成され、キャップ層５０６上に第１のエミッタ電極５０７が形成され、第１のエミッタ電極５０７上に第２のエミッタ電極５０８が形成されている。
【０００７】
また、サブコレクタ層５０２上にコレクタ電極５１２が形成され、ベース層５０４上にベース電極５１１が形成されている。また、キャップ層５０６の幅で規定されるエミッタメサとベース電極５１１との間のベース層５０４（外部ベース）の上が、エミッタ層５０５を延長したレッジ部５０５ａで被覆されている。また、第２のエミッタ電極５０８のオーバーハング部の側面，オーバーハング部の下面，メサ構造の側面，およびレッジ部５０５ａの上にかけて、ＳｉＮx層５０９が形成されている。加えて、ＳｉＮx層５０９を含む第２のエミッタ電極５０８の上に、第３のエミッタ電極５１０が形成されている。
【０００８】
図５から明らかなように、上述したＨＢＴは、第１のエミッタ電極５０７と第２のエミッタ電極５０８が、オーバーハング状（断面視Ｔ字形）の構造とされているところが特徴である。
【０００９】
以下、上述したＨＢＴの製造方法について図６Ａ〜図６Ｈを用いて説明する。まず、図６Ａに示すように、基板５０１の上に、ＩｎＰからなるサブコレクタ層５０２、ｎ−ＩｎＧａＡｓ層６０１、ｐ+−ＩｎＧａＡｓ層６０２、ｎ−ＩｎＰ層６０３、ｎ+−ＩｎＧａＡｓ層６０４を、この順に堆積して形成する。続いて、ｎ+−ＩｎＧａＡｓ層６０４の上に、タングステンシリサイド（ＷＳｉ）からなる金属層６０５を形成する。金属層６０５は、例えば、スパッタ法もしくは蒸着法により形成することができる。
【００１０】
次に、図６Ｂに示すように、Ｔｉ／Ｐｔ／Ａｕからなる第２のエミッタ電極５０８を、リフトオフ法により形成する。次に、第２のエミッタ電極５０８をマスクとした反応性イオンエッチング（ＲＩＥ：Reactive Ion Etching）法により、金属層６０５を選択的にエッチングする。このとき、適度にサイドエッチングをいれることによって、図６Ｃに示すように、オーバーハング状（断面Ｔ字形）の第１のエミッタ電極５０７を形成する。
【００１１】
次に、第１のエミッタ電極５０７をマスクとしてウェットエッチングを行い、ｎ+−ＩｎＧａＡｓ層６０４をエッチングし、図６Ｄに示すように、キャップ層５０６を形成する。続いて、形成したキャップ層５０６をマスクとしてウェットエッチングを行い、途中までエッチング（パターニング）されたｎ−ＩｎＰ層６０３ａを形成する。
【００１２】
次に、図６Ｅに示すように、化学気相堆積（ＣＶＤ：Chemical Vapor Deposition）法を用いて窒化珪素（ＳｉＮx）を堆積し、ＳｉＮx膜６０６を形成（被覆）する。ＣＶＤ法を用いれば、キャップ層５０６を含むメサ構造表面全てを、ＳｉＮx膜６０６で被覆することが可能である。
【００１３】
次に、ＳｉＮx膜６０６をＲＩＥ法によりエッチバックすることで、図６Ｆに示すように、第２のエミッタ電極５０８のオーバーハング部の側面，オーバーハング部の下面，メサ構造の側面，および一部のｎ−ＩｎＰ層６０３ａの上にかけて、ＳｉＮx層５０９を残すことができる。
【００１４】
次に、上述したことにより形成したＳｉＮx層５０９をマスクとし、ｎ−ＩｎＰ層６０３ａをウェットエッチングすれば、図６Ｇに示すように、レッジ部５０５ａを備える状態でエミッタ層５０５が形成できる。
【００１５】
次に、第２のエミッタ電極５０８，キャップ層５０６，レッジ部５０５ａを中心部とした所定の領域が開放するレジストパターン（不図示）を形成し、この上よりＰｔ／Ｔｉ／Ｐｔ／Ａｕを蒸着してレジストパターンをリフトオフすることで、図６Ｈに示すように、ｐ+−ＩｎＧａＡｓ層６０２の上に、第２のエミッタ電極５０８の形成位置に対して自己整合的にベース電極５１１を形成する。このとき、同時に、第３のエミッタ電極５１０も形成される。
【００１６】
この後、ｐ+−ＩｎＧａＡｓ層６０２およびｎ−ＩｎＧａＡｓ層６０１をパターニングしてベース層５０４およびコレクタ層５０３を形成し、また、コレクタ電極５１２を形成する。また、素子間分離エッチングにより、不要なサブコレクタ層５０２を除去する。この後、例えば、スピン塗布法によりＢＣＢ（Benzocyclobutene）などの有機保護膜（不図示）を形成し、続いて、ＲＩＥ法を用いてエッチバックすることで、第３のエミッタ電極５１０を露出させる。また、ベース電極５１１およびコレクタ電極５１２に対しては、ＲＩＥ法により有機保護膜にビアホールを形成し、配線とのコンタクトを図る。
【００１７】
上述したＨＢＴの製造方法では、第２のエミッタ電極５０８のオーバーハング構造を利用し、レッジ部５０５ａおよびベース電極５１１を形成している。このため、レッジ部５０５ａおよびベース電極５１１は、エミッタ電極あるいはエミッタメサに対して自己整合的に形成されることになる。このとき、エミッタメサとベース電極５１１の間隔は、第２のエミッタ電極５０８のオーバーハングの量、言い換えると、第１のエミッタ電極５０７を形成するときのサイドエッチング量によって規定されることになる。
【００１８】
上述したＨＢＴは、２種類のエミッタ電極（第１のエミッタ電極と第２のエミッタ電極）を用い、オーバーハング状（断面視Ｔ字形）構造を実現している。これに対し、以下に説明するように、１種類のエミッタ電極を用いてオーバーハング状の構造を実現することも可能である。
【００１９】
図７は、１種類のエミッタ電極でオーバーハング状の構造を実現したＨＢＴの構成を示す断面図である。このＨＢＴは、半絶縁性ＩｎＰからなる基板７０１上に、高濃度に不純物が添加されたｎ型のＩｎＰからなるサブコレクタ層７０２が形成され、サブコレクタ層７０２上にｎ型のＩｎＧａＡｓからなるコレクタ層７０３が形成され、コレクタ層７０３上に高濃度に不純物が添加されたｐ型のＩｎＧａＡｓからなるベース層７０４が形成されている。
【００２０】
また、ベース層７０４上に、ｎ型のＩｎＰからなるエミッタ層７０５が形成され、エミッタ層７０５上に高濃度に不純物が添加されたｎ型のＩｎＧａＡｓからなるキャップ層７０６が形成され、キャップ層７０６上に第１のエミッタ電極７０７が形成され、第１のエミッタ電極７０７の側部にオーバーハング部７０８が形成されている。
【００２１】
また、サブコレクタ層７０２上にコレクタ電極７１２が形成され、ベース層７０４上にベース電極７１１が形成されている。また、キャップ層７０６の幅で規定されるエミッタメサとベース電極７１１との間のベース層７０４（外部ベース）の上が、エミッタ層７０５を延長したレッジ部７０５ａで被覆されている。また、オーバーハング部７０８の側面，オーバーハング部７０８の下面，メサ構造の側面，およびレッジ部７０５ａの上にかけて、ＳｉＮx層７０９が形成されている。加えて、ＳｉＮx層７０９を含むオーバーハング部７０８および第１のエミッタ電極７０７の上に、第２のエミッタ電極７１０が形成されている。
【００２２】
図７から明らかなように、上述したＨＢＴは、第１のエミッタ電極７０７の側部にオーバーハング部７０８が形成されているところに特徴がある。
【００２３】
以下、上述したＨＢＴの製造方法について図８Ａ〜図８Ｈを用いて説明する。まず、図８Ａに示すように、基板７０１の上に、ＩｎＰからなるサブコレクタ層７０２、ｎ−ＩｎＧａＡｓ層８０１、ｐ+−ＩｎＧａＡｓ層８０２、ｎ−ＩｎＰ層８０３、ｎ+−ＩｎＧａＡｓ層８０４を、この順に堆積して形成する。続いて、ｎ+−ＩｎＧａＡｓ層８０４の上に、ＷＳｉからなる金属層８０５を形成する。
【００２４】
次に、図示しないレジストパターンをマスクとしたＲＩＥ法により、金属層８０５を選択的にエッチングすることで、図８Ｂに示すように、第１のエミッタ電極７０７を形成する。図８Ｂは、レジストパターンを除去した後の状態を示している。次に、図８Ｃに示すように、第１のエミッタ電極７０７を含むｎ+−ＩｎＧａＡｓ層８０４の上に、酸化シリコン膜８０６を形成する。例えば、スパッタ法により酸化シリコン膜８０６が形成できる。次に、酸化シリコン膜８０６をＲＩＥ法によりエッチバックすることで、図８Ｄに示すように、第１のエミッタ電極７０７の側部にオーバーハング部７０８を形成する。
【００２５】
次に、第１のエミッタ電極７０７およびオーバーハング部７０８をマスクとしてウェットエッチングを行い、ｎ+−ＩｎＧａＡｓ層８０４をエッチングし、図８Ｅに示すように、キャップ層７０６を形成する。続いて、形成したキャップ層７０６をマスクとしてウェットエッチングを行い、途中までエッチング（パターニング）されたｎ−ＩｎＰ層８０３ａを形成する。
【００２６】
次に、図８Ｆに示すように、ＣＶＤ法を用いてＳｉＮxを堆積し、ＳｉＮx膜８０７を形成（被覆）する。ＣＶＤ法を用いれば、キャップ層７０６を含むメサ構造表面全てを、ＳｉＮx膜８０７で被覆することが可能である。
【００２７】
次に、ＳｉＮx膜８０７をＲＩＥ法によりエッチバックすることで、オーバーハング部７０８の側面，オーバーハング部７０８の下面，メサ構造の側面，および一部のｎ−ＩｎＰ層８０３ａの上にかけて、ＳｉＮx層７０９を残す。次いで、ＳｉＮx層７０９をマスクとし、ｎ−ＩｎＰ層８０３ａをウェットエッチングすれば、図８Ｇに示すように、レッジ部７０５ａを備える状態でエミッタ層７０５が形成できる。
【００２８】
次に、第１のエミッタ電極７０７，キャップ層７０６，レッジ部７０５ａを中心部とした所定の領域が開放するレジストパターン（不図示）を形成し、この上よりＰｔ／Ｔｉ／Ｐｔ／Ａｕを蒸着してレジストパターンをリフトオフすることで、図８Ｈに示すように、ｐ+−ＩｎＧａＡｓ層８０２の上に、自己整合的にベース電極７１１を形成する。このとき、同時に、第２のエミッタ電極７１０も形成される。
【００２９】
この後、ｐ+−ＩｎＧａＡｓ層８０２およびｎ−ＩｎＧａＡｓ層８０１をパターニングしてベース層７０４およびコレクタ層７０３を形成し、また、コレクタ電極７１２を形成する。また、素子間分離エッチングにより、不要なサブコレクタ層７０２を除去する。この後、例えば、スピン塗布法によりＢＣＢなどの有機保護膜（不図示）を形成し、続いて、ＲＩＥ法を用いてエッチバックすることで、第２のエミッタ電極７１０を露出させる。また、ベース電極７１１およびコレクタ電極７１２に対しては、ＲＩＥ法により有機保護膜にビアホールを形成し、配線とのコンタクトを図る。
【００３０】
上述したＨＢＴでは、第１のエミッタ電極７０７の側面に形成したオーバーハング部７０８によりオーバーハング構造を実現している。このとき、エミッタメサとベース電極７１１の間隔は、キャップ層７０６に対するサイドエッチング量によって規定される。
【先行技術文献】
【非特許文献】
【００３１】
【非特許文献１】Y. MATSUOKA, Y. OHKUBO, T. MATSUMOTO, T. KOJI, Y. AMANO, and A. TAKAGI,“On the Emitter Resistance of High-Performance GaAs- and InP-Based Heterojunction Bipolar Transistors,”Japanese Journal of Applied Physics, Vol.47, No.6,pp. 4441-4447,2008.
【発明の概要】
【発明が解決しようとする課題】
【００３２】
上述したＨＢＴによれば、レッジ部およびベース電極をエミッタ電極に対して自己整合的に形成することで、微細なメサ構造を実現している。
【００３３】
しかしながら、エミッタメサとベース電極との間隔をサイドエッチングの量によって規定しているために、設計どおりの寸法や構造が実現できているかを、製造工程中に確認することができない、という欠点がある。
【００３４】
例えば、サイドエッチング量が、設計値よりも小さい場合、レッジ幅も小さくなり、外部ベースにおける再結合電流を十分に抑制することができなくなる。この場合、ＨＢＴの信頼性を損なう可能性が生じる。一方、サイドエッチング量が、設計値よりも大きい場合、エミッタメサ幅が小さくなり、これに対応してエミッタ寄生抵抗が大きくなる。この場合、ＨＢＴの高速性を損なう可能性が生じる。
【００３５】
また、上述したいずれのＨＢＴも、キャップ層およびエミッタ層を、ウェットエッチングを用いて形成しているため、メサ形状に異常が生じる可能性がある。例えば、図６Ｃを用いて説明したように、サイドエッチングにより第１のエミッタ電極５０７を形成する際に、キャップ層５０６となるｎ+−ＩｎＧａＡｓ層６０４の表面に、ＲＩＥのエッチングガスに由来した残渣物が生じることがある。このように残渣物が生じると、この残渣物がマスクとして機能するため、ｎ+−ＩｎＧａＡｓ層６０４をウェットエッチングすることで正常にキャップ層５０６を形成することができない場合が発生する。
【００３６】
また、オーバーハング部の直下のキャップ層を含むメサ部の形状は、走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）を用いても観察することが物理的に不可能であるため、上述したようなエッチング異常を検査することができない、という問題がある。このように、上述したＨＢＴの作製では、エミッタメサを正確に作製することが容易ではなく、加えて、エミッタメサの形成自体が問題なくできたかどうかを確認することが困難である。
【００３７】
本発明は、以上のような問題点を解消するためになされたものであり、ヘテロ接合バイポーラトランジスタのエミッタメサが、より正確に形成できるようにすることを目的とする。
【課題を解決するための手段】
【００３８】
本発明に係るヘテロ接合バイポーラトランジスタの製造方法は、半絶縁性の化合物半導体からなる基板の上に、化合物半導体からなるサブコレクタ層を形成する工程と、サブコレクタ層の上に化合物半導体からなるコレクタ層となる第１半導体層を形成する工程と、コレクタ層の上に化合物半導体からなるベース層となる第２半導体層を形成する工程と、ベース層の上にベース層とは異なる化合物半導体からなりエミッタ層となる第３半導体層を形成する工程と、第３半導体層の上に化合物半導体からなりキャップ層となる第４半導体層を形成する工程と、第４半導体層の上に金属層を形成する工程と、金属層をパターニングしてエミッタ電極を形成する工程と、エミッタ電極を形成した後、第４半導体層をパターニングしてキャップ層を形成し、引き続いて、層厚方向に一部の第３半導体層をパターニングして部分的にパターンを備える第３半導体層とし、キャップ層を含むエミッタメサを形成する工程と、キャップ層を形成した後、エミッタメサの側方の第３半導体層の上にレジスト層を形成し、第１エミッタ電極を含むレジスト層の上に酸化シリコン膜を形成し、この後、酸化シリコン膜をエッチバックして一部のレジスト層を露出させ、この後、レジスト層を除去することで、エミッタ電極の上部の側部に庇部を形成する工程と、キャップ層を形成し、庇部を形成した後、少なくともエミッタメサの露出している側面から庇部の下部の領域の第３半導体層にかかる被覆層を形成する工程と、第１エミッタ電極，庇部，および第３半導体層にかかる被覆層をマスクとしてエミッタメサの側方の第３半導体層を選択的にエッチングし、キャップ層の下部に配置されるエミッタ層および庇部の下部に配置されるレッジ構造部を形成して第２半導体層を露出させる工程と、露出した第２半導体層の上に選択的に金属を堆積して庇部の外側の第２半導体層の上にベース電極を形成する工程と、ベース電極を形成した後、第２半導体層および第１半導体層をパターニングしてベース層およびコレクタ層を形成する工程と、コレクタ層を形成した後、サブコレクタ層に接続するコレクタ電極を形成する工程とを少なくとも備える。
【００３９】
また、本発明に係るヘテロ接合バイポーラトランジスタは、上述したヘテロ接合バイポーラトランジスタの製造方法で製造されたヘテロ接合バイポーラトランジスタであって、半絶縁性の化合物半導体からなる基板と、基板の上に形成された化合物半導体からなるサブコレクタ層と、このサブコレクタ層の上に形成された化合物半導体からなるコレクタ層と、このコレクタ層の上に形成された化合物半導体からなるベース層と、このベース層の上に形成されたベース層とは異なる化合物半導体からなるエミッタ層と、このエミッタ層の上に形成された化合物半導体からなるキャップ層と、キャップ層の上に形成されたエミッタ電極と、コレクタ層と離間してコレクタ層の周囲のサブコレクタ層の上に形成されたコレクタ電極と、エミッタ層の周囲のベース層の上に形成されたベース電極と、ベース電極とエミッタ層との間にベース電極と離間して配置されてエミッタ層と一体に形成されたレッジ構造部と、エミッタ電極の上部の側部に形成された庇部と、少なくともキャップ層を含んで構成されたエミッタメサの露出している側面から庇部の下部の領域のレッジ構造部にかけて形成された被覆層とを少なくとも備え、被覆層は、庇部の側面，庇部の下面，エミッタメサの側部，およびレッジ構造部の上にかけて形成されている。
【００４０】
本発明に係る他のヘテロ接合バイポーラトランジスタの製造方法は、半絶縁性の化合物半導体からなる基板の上に、化合物半導体からなるサブコレクタ層を形成する工程と、サブコレクタ層の上に化合物半導体からなるコレクタ層となる第１半導体層を形成する工程と、コレクタ層の上に化合物半導体からなるベース層となる第２半導体層を形成する工程と、ベース層の上にベース層とは異なる化合物半導体からなりエミッタ層となる第３半導体層を形成する工程と、第３半導体層の上に化合物半導体からなりキャップ層となる第４半導体層を形成する工程と、第４半導体層の上に金属層を形成する工程と、金属層をパターニングしてエミッタ電極を形成する工程と、エミッタ電極を形成した後、第４半導体層をパターニングしてキャップ層を形成し、引き続いて、層厚方向に一部の第３半導体層をパターニングして部分的にパターンを備える第３半導体層とし、キャップ層を含むエミッタメサを形成する工程と、キャップ層を形成した後、少なくともエミッタメサの露出している側面から庇部の下部の領域の第３半導体層にかかる被覆層を形成する工程と、被覆層を形成した後、エミッタメサの側方の第３半導体層の上にレジスト層を形成し、被覆層が形成されている第１エミッタ電極を含むレジスト層の上に酸化シリコン膜を形成し、この後、酸化シリコン膜をエッチバックして一部のレジスト層を露出させ、この後、レジスト層を除去することで、被覆層が形成されているエミッタ電極の上部の側部に庇部を形成する工程と、庇部を形成した後、少なくともエミッタメサの露出している側面から庇部の下部の領域の第３半導体層にかかる状態に被覆層をパターニングする工程と、第１エミッタ電極，庇部，およびエミッタメサの露出している側面から第３半導体層にかかる被覆層をマスクとしてエミッタメサの側方の第３半導体層を選択的にエッチングし、キャップ層の下部に配置されるエミッタ層および庇部の下部に配置されるレッジ構造部を形成して第２半導体層を露出させる工程と、露出した第２半導体層の上に選択的に金属を堆積して庇部の外側の第２半導体層の上にベース電極を形成する工程と、ベース電極を形成した後、第２半導体層および第１半導体層をパターニングしてベース層およびコレクタ層を形成する工程と、コレクタ層を形成した後、サブコレクタ層に接続するコレクタ電極を形成する工程とを少なくとも備える。
【００４１】
また、本発明に係る他のヘテロ接合バイポーラトランジスタは上記ヘテロ接合バイポーラトランジスタの製造方法で製造されたヘテロ接合バイポーラトランジスタであって、半絶縁性の化合物半導体からなる基板と、基板の上に形成された化合物半導体からなるサブコレクタ層と、このサブコレクタ層の上に形成された化合物半導体からなるコレクタ層と、このコレクタ層の上に形成された化合物半導体からなるベース層と、このベース層の上に形成されたベース層とは異なる化合物半導体からなるエミッタ層と、このエミッタ層の上に形成された化合物半導体からなるキャップ層と、キャップ層の上に形成されたエミッタ電極と、コレクタ層と離間してコレクタ層の周囲のサブコレクタ層の上に形成されたコレクタ電極と、エミッタ層の周囲のベース層の上に形成されたベース電極と、ベース電極とエミッタ層との間にベース電極と離間して配置されてエミッタ層と一体に形成されたレッジ構造部と、エミッタ電極の上部の側部に形成された庇部と、少なくともキャップ層を含んで構成されたエミッタメサの露出している側面から庇部の下部の領域のレッジ構造部にかけて形成された被覆層とを少なくとも備え、被覆層は、エミッタ電極の側部，エミッタメサの側部，およびレッジ構造部の上にかけて形成され、庇部は、エミッタ電極の上部の側部に対応する被覆層の側面に形成されている。
【発明の効果】
【００４２】
以上説明したように、本発明によれば、エミッタ電極の上部の側部に形成された庇部と、少なくともキャップ層を含んで構成されたエミッタメサの露出している側面から庇部の下部の領域のレッジ構造部にかけて形成された被覆層とを用いるようにしたので、ヘテロ接合バイポーラトランジスタのエミッタメサがより正確に形成できるようになるという優れた効果が得られる。
【図面の簡単な説明】
【００４３】
【図１】図１は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図２Ａ】図２Ａは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図２Ｂ】図２Ｂは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図２Ｃ】図２Ｃは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図２Ｄ】図２Ｄは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図２Ｅ】図２Ｅは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図２Ｆ】図２Ｆは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図２Ｇ】図２Ｇは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図２Ｈ】図２Ｈは、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図３】図３は、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図４Ａ】図４Ａは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図４Ｂ】図４Ｂは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図４Ｃ】図４Ｃは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図４Ｄ】図４Ｄは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図４Ｅ】図４Ｅは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図４Ｆ】図４Ｆは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図４Ｇ】図４Ｇは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図４Ｈ】図４Ｈは、本発明の実施の形態２におけるヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図５】図５は、ヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図６Ａ】図６Ａは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図６Ｂ】図６Ｂは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図６Ｃ】図６Ｃは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図６Ｄ】図６Ｄは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図６Ｅ】図６Ｅは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図６Ｆ】図６Ｆは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図６Ｇ】図６Ｇは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図６Ｈ】図６Ｈは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図７】図７は、ヘテロ接合バイポーラトランジスタの構成を示す断面図である。
【図８Ａ】図８Ａは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図８Ｂ】図８Ｂは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図８Ｃ】図８Ｃは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図８Ｄ】図８Ｄは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図８Ｅ】図８Ｅは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図８Ｆ】図８Ｆは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図８Ｇ】図８Ｇは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【図８Ｈ】図８Ｈは、ヘテロ接合バイポーラトランジスタの製造方法を説明するための工程途中における断面図である。
【発明を実施するための形態】
【００４４】
以下、本発明の実施の形態について図を参照して説明する。
【００４５】
［実施の形態１］
はじめに、本発明の実施の形態１について説明する。図１は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成を示す断面図である。ＨＢＴは、まず、例えばＦｅをドープすることで半絶縁性としたＩｎＰからなる基板１０１と、基板１０１の上に形成されたＩｎＰからなるサブコレクタ層１０２と、サブコレクタ層１０２の上に形成されたＩｎＧａＡｓからなるコレクタ層１０３と、コレクタ層１０３の上に形成されたｐ型の不純物が高濃度に添加されたｐ+−ＩｎＧａＡｓからなるベース層１０４と、ベース層１０４の上に形成されたＩｎＰからなるエミッタ層１０５と、エミッタ層１０５の上に形成されたｎ型の不純物が高濃度に添加されたｎ+−ＩｎＧａＡｓからなるキャップ層１０６とを備える。
【００４６】
また、キャップ層１０６の上には、例えば、タングステンシリサイド（ＷＳｉ）からなる第１エミッタ電極１０７ａ，１０７ｂが形成されている。なお、第１エミッタ電極１０７ａ，１０７ｂは、一体に形成されているが、以降の説明の便宜上、下部を第１エミッタ電極１０７ａとし、上部を第１エミッタ電極１０７ｂとしている。第１エミッタ電極１０７ａ，１０７ｂ，一部のエミッタ層１０５，およびキャップ層１０６により、エミッタメサが構成されている。エミッタメサは、平面視長方形に形成され、短い辺の断面が図１に示されている。この平面視長方形の短い方の長さが、一般にエミッタメサ幅と呼ばれている。
【００４７】
また、サブコレクタ層１０２の上には、コレクタ層１０３と離間してコレクタ電極１１２が形成され、上述したエミッタメサの周囲のベース層１０４の上にはベース電極１１１が形成されている。ここで、ベース層１０４の上のエミッタメサの部分とベース電極１１１との間の領域である外部ベース層の表面に流れる表面再結合電流を抑制するために、エミッタメサの部分よりエミッタ層１０５を延長し、レッジ構造部１０５ａを形成している。レッジ構造部１０５ａは、エミッタ層１０５と一体に形成され、また、ベース電極１１１とは離間している。
【００４８】
加えて、第１エミッタ電極１０７ｂの側部には、例えば酸化シリコンからなる庇部１０８が形成され、また、少なくともキャップ層１０６を含んで構成されたエミッタメサの露出している側面から庇部１０８の下部の領域のレッジ構造部１０５ａにかけて形成された、例えば窒化シリコンからなる被覆層１０９を備えている。本実施の形態では、被覆層１０９が、庇部１０８の側面，庇部１０８の下面，エミッタメサの側部，およびレッジ構造部１０５ａの上にかけて形成されている。また、被覆層１０９を含む庇部１０８および第１エミッタ電極１０７ｂの上に、第２エミッタ電極１１０が形成されている。
【００４９】
本実施の形態では、基板１０１の平面方向において、レッジ構造部１０５ａの外形は被覆層１０９の平面視の外形と同じに形成されている。
【００５０】
上述した本実施の形態によれば、上側の第１エミッタ電極１０７ｂの側部に、庇部１０８を形成し、また、庇部１０８の側部やエミッタメサの側部を被覆する被覆層１０９を形成したので、これらを利用して自己整合的に、レッジ構造部１０５ａやベース電極１１１が形成できる。また、後述するように、レッジ構造部１０５ａやベース電極１１１の自己整合的な形成とは別に、エミッタメサを形成した後に庇部１０８を形成できるので、アンダーカット形状に加工する必要がなく、エミッタメサの形状を正確に再現性よく形成できる。また、この形状を観察することが容易である。
【００５１】
以下、本実施の形態１におけるＨＢＴの製造方法について説明する。
【００５２】
まず、図２Ａに示すように、基板１０１の上に、ＩｎＰからなるサブコレクタ層１０２、ＩｎＧａＡｓ層（第１半導体層）２０１、ｐ+−ＩｎＧａＡｓ層（第２半導体層）２０２、ＩｎＰ層（第３半導体層）２０３、ｎ+−ＩｎＧａＡｓ層（第４半導体層）２０４を、この順に堆積して形成する。これらは、例えば、よく知られた有機金属気相成長法や分子線エピタキシー法により形成できる。続いて、ｎ+−ＩｎＧａＡｓ層２０４の上に、ＷＳｉからなる金属層２０５を形成する。金属層２０５は、例えば、スパッタ法もしくは蒸着法により形成することができる。
【００５３】
次に、図２Ｂに示すように、図示しないレジストパターンを用い、キャップ層１０６および第１エミッタ電極１０７を形成する。例えば、レジストパターンをマスクとし、ＳＦ6ガスを用いた反応性イオンエッチングにより金属層２０５を選択的にエッチング除去することで、第１エミッタ電極１０７が形成できる。
【００５４】
また、第１エミッタ電極１０７を形成した後、レジストパターンをマスクとし、塩素ガスを用いた誘導結合型プラズマ反応性イオンエッチング（ＩＣＰ−ＲＩＥ：Inductively Coupled Plasma-Reactive Ion Etching）で、ｎ+−ＩｎＧａＡｓ層２０４を選択的にエッチングしてキャップ層１０６を形成する。引き続いて、層厚方向に５割程度のＩｎＰ層２０３を選択的にエッチング除去し、部分的にパターンを備えるＩｎＰ層２０３ａを形成する。なお、図２Ｂは、レジストパターンを除去した後の状態を示している。
【００５５】
上述したエミッタメサの形成では、レジストパターンや第１エミッタ電極１０７に対してオーバーエッチングするなどのことによりアンダーカット形状を形成することなく、第１エミッタ電極１０７の形状（寸法）にほぼ等しい形状にエミッタメサを形成している。言い換えると、エミッタメサが、第１エミッタ電極１０７に対して自己整合的に形成される。また、この段階では、庇部を備えるなどオーバーハング形状とはしていないので、例えば、ＳＥＭを用いることで、エミッタメサの形状や寸法などを容易に検査することができる。
【００５６】
次に、図２Ｃに示すように、エミッタメサの側方のＩｎＰ層２０３ａの上に、レジスト層２０６を形成する。例えば、第１エミッタ電極１０７を含むＩｎＰ層２０３ａの上の全域にレジストを塗布して塗布膜を形成し、この塗布膜をＲＩＥ法によりエッチバックすることで、レジスト層２０６が形成できる。ここで、レジスト層２０６に埋め込まれる領域に第１エミッタ電極１０７ａが配置され、この上に第１エミッタ電極１０７ｂが配置される。第１エミッタ電極１０７ｂは、レジスト層２０６の上に露出した状態となる。
【００５７】
次に、図２Ｄに示すように、第１エミッタ電極１０７ｂを含むレジスト層２０６の上に、酸化シリコン膜２０７を形成する。例えば、スパッタ法により酸化シリコン膜２０７が形成できる。この後、例えばＣ2Ｆ6ガスを用いたＲＩＥ法により酸化シリコン膜２０７をエッチバックして一部のレジスト層２０６を露出させた後、レジスト層２０６を除去することで、図２Ｅに示すように、第１エミッタ電極１０７ｂの側部に、庇部１０８を形成する。これにより、レッジ構造部１０５ａおよびベース電極１１１を自己整合的に形成するために用いるオーバーハング構造が実現される。
【００５８】
ここで、本実施の形態では、オーバーハング構造によるはみ出し量を、酸化シリコン膜２０７の膜厚によって決定することができるために、高精度に制御可能であるとことに特徴がある。また、庇部１０８を形成した段階でＳＥＭにより観察すれば、エミッタ電極１０７ｂの側部における庇部１０８の形成の状態の検査が可能となる。
【００５９】
次に、図２Ｆに示すように、ＣＶＤ法を用いて窒化シリコン（ＳｉＮx）を堆積し、ＳｉＮx膜２０８を形成（被覆）する。ＣＶＤ法を用いれば、庇部１０８およびキャップ層１０６を含むメサ構造表面全てを、ＳｉＮx膜２０８で被覆することが可能である。
【００６０】
次に、ＳｉＮx膜２０８を、例えばＳＦ6ガスを用いたＲＩＥ法によりエッチバックすることで、庇部１０８の側面，庇部１０８の下面，エミッタメサの側面，および一部のＩｎＰ層２０３ａの上にかけて、ＳｉＮx層２０８を残す。次いで、残したＳｉＮx層２０８をマスクとしてＩｎＰ層２０３ａをウェットエッチングすれば、図２Ｇに示すように、レッジ構造部１０５ａを備える状態でエミッタ層１０５が形成できる。なお、残したＳｉＮx層２０８が、被覆層１０９となる。
【００６１】
次に、エミッタ電極１０７ａ，１０７ｂ，キャップ層１０６，レッジ構造部１０５ａを中心部とした所定の領域が開放するレジストパターン（不図示）を形成し、この上よりＰｔ／Ｔｉ／Ｐｔ／Ａｕを蒸着してレジストパターンをリフトオフすることで、図２Ｈに示すように、庇部１０８の外側のｐ+−ＩｎＧａＡｓ層２０２の上に、自己整合的にベース電極１１１を形成する。このとき、同時に、第２エミッタ電極１１０も形成される。
【００６２】
この後、ｐ+−ＩｎＧａＡｓ層２０２およびＩｎＧａＡｓ層２０１をパターニングしてベース層１０４およびコレクタ層１０３を形成し、また、コレクタ電極１１２を形成する。また、素子間分離エッチングにより、不要なサブコレクタ層１０２を除去する。この後、例えば、スピン塗布法によりＢＣＢなどの有機保護膜（不図示）を形成し、続いて、ＲＩＥ法を用いてエッチバックすることで、第２のエミッタ電極１１０を露出させる。また、ベース電極１１１およびコレクタ電極１１２に対しては、公知のリソグラフィー技術により作製したマスクパターンを用い、ＲＩＥ法により選択的にエッチングすることで、有機保護膜にビアホールを形成し、配線とのコンタクトを可能とする。
【００６３】
上述した本実施の形態によれば、エミッタメサを、アンダーカット形状にすることなくドライエッチングにより加工できるため、再現性よく微細なエミッタメサが形成できる。また、エミッタメサとは独立してレッジ構造部１０５ａおよびベース電極１１１が形成できる。また、エミッタメサとベース電極１１１との間隔は、基板平面方向の庇部１０８の厚さにより制御できる。
【００６４】
［実施の形態２］
次に、本発明の実施の形態２について説明する。図３は、本発明の実施の形態１におけるヘテロ接合バイポーラトランジスタ（ＨＢＴ）の構成を示す断面図である。ＨＢＴは、まず、Ｆｅをドープすることで半絶縁性としたＩｎＰからなる基板３０１と、基板３０１の上に形成されたＩｎＰからなるサブコレクタ層３０２と、サブコレクタ層３０２の上に形成されたＩｎＧａＡｓからなるコレクタ層３０３と、コレクタ層３０３の上に形成されたｐ+−ＩｎＧａＡｓからなるベース層３０４と、ベース層３０４の上に形成されたＩｎＰからなるエミッタ層３０５と、エミッタ層３０５の上に形成されたｎ+−ＩｎＧａＡｓからなるキャップ層３０６とを備える。
【００６５】
また、キャップ層３０６の上には、例えば、タングステンシリサイド（ＷＳｉ）からなる第１エミッタ電極３０７ａ，３０７ｂが形成されている。なお、第１エミッタ電極３０７ａ，３０７ｂは、一体に形成されているが、以降の説明の便宜上、下部を第１エミッタ電極３０７ａとし、上部を第１エミッタ電極３０７ｂとしている。第１エミッタ電極３０７ａ，３０７ｂ，一部のエミッタ層３０５，およびキャップ層３０６により、エミッタメサが構成されている。エミッタメサは、平面視長方形に形成され、短い辺の断面が図３に示されている。この平面視長方形の短い方の長さが、一般にエミッタメサ幅と呼ばれている。
【００６６】
また、サブコレクタ層３０２の上には、コレクタ層３０３と離間してコレクタ電極３１２が形成され、上述したエミッタメサの周囲のベース層３０４の上にはベース電極３１１が形成されている。ここで、ベース層３０４の上のエミッタメサの部分とベース電極３１１との間の領域である外部ベース層の表面に流れる表面再結合電流を抑制するために、エミッタメサの部分よりエミッタ層３０５を延長して、レッジ構造部３０５ａを形成している。レッジ構造部３０５ａは、エミッタ層３０５と一体に形成され、また、ベース電極３１１とは離間している。
【００６７】
加えて、第１エミッタ電極３０７ａ，３０７ｂの側部，エミッタメサの側部，およびレッジ構造部３０５ａの上にかけて、例えば、窒化シリコンからなる被覆層３０８が形成され、また、第１エミッタ電極３０７ｂの側部に対応する被覆層３０８の側面には、例えば酸化シリコンからなる庇部３０９が形成されている。また、被覆層３０８を含む庇部３０９および第１エミッタ電極３０７ｂの上に、第２エミッタ電極３１０が形成されている。
なお、被覆層３０８は、少なくともキャップ層３０６を含んで構成されたエミッタメサの露出している側面から庇部３０９の下部の領域のレッジ構造部３０５ａにかけて形成されていればよい。
【００６８】
本実施の形態では、基板３０１の平面方向において、レッジ構造部３０５ａの外形は庇部３０９の平面視の外形と同じに形成されている。
【００６９】
上述した本実施の形態によれば、エミッタメサの側部に被覆層３０８を形成し、上側の第１エミッタ電極３０７ｂの側部に庇部３０９を形成したので、これらを利用して自己整合的に、レッジ構造部３０５ａやベース電極３１１が形成できる。また、後述するように、レッジ構造部３０５ａやベース電極３１１の自己整合的な形成とは別に、エミッタメサを形成した後に庇部３０９を形成できるので、アンダーカット形状に加工する必要がなく、エミッタメサの形状を正確に再現性よく形成できる。また、この形状を観察することが容易である。
【００７０】
以下、本実施の形態２におけるＨＢＴの製造方法について説明する。
【００７１】
まず、図４Ａに示すように、基板３０１の上に、ＩｎＰからなるサブコレクタ層３０２、ＩｎＧａＡｓ層（第１半導体層）４０１、ｐ+−ＩｎＧａＡｓ層（第２半導体層）４０２、ＩｎＰ層（第３半導体層）４０３、ｎ+−ＩｎＧａＡｓ層（第４半導体層）４０４を、この順に堆積して形成する。これらは、例えば、よく知られた有機金属気相成長法や分子線エピタキシー法により形成できる。続いて、ｎ+−ＩｎＧａＡｓ層４０４の上に、ＷＳｉからなる金属層４０５を形成する。金属層４０５は、例えば、スパッタ法もしくは蒸着法により形成することができる。
【００７２】
次に、図４Ｂに示すように、図示しないレジストパターンを用い、キャップ層３０６および第１エミッタ電極３０７を形成する。例えば、レジストパターンをマスクとし、ＳＦ6ガスを用いた反応性イオンエッチングにより金属層４０５を選択的にエッチング除去することで、第１エミッタ電極３０７が形成できる。
【００７３】
また、第１エミッタ電極３０７を形成した後、レジストパターンをマスクとし、塩素ガスを用いたＩＣＰ−ＲＩＥで、ｎ+−ＩｎＧａＡｓ層４０４を選択的にエッチングしてキャップ層３０６を形成する。引き続いて、層厚方向に５割程度のＩｎＰ層４０３を選択的にエッチング除去し、部分的にパターンを備えるＩｎＰ層４０３ａを形成する。なお、図４Ｂは、レジストパターンを除去した後の状態を示している。
【００７４】
上述したエミッタメサの形成では、レジストパターンや第１エミッタ電極３０７に対してオーバーエッチングするなどのことによりアンダーカット形状を形成することなく、第１エミッタ電極３０７の形状（寸法）にほぼ等しい形状にエミッタメサを形成している。言い換えると、エミッタメサが、第１エミッタ電極３０７に対して自己整合的に形成される。また、この段階では、庇部を備えるなどオーバーハング形状とはしていないので、例えば、ＳＥＭを用いることで、エミッタメサの形状や寸法などを容易に検査することができる。
【００７５】
次に、ＣＶＤ法を用いてＳｉＮxを堆積し、図４Ｃに示すように、ＳｉＮx膜４０６を形成（被覆）する。ＣＶＤ法を用いれば、第１エミッタ電極３０７の側部を含むメサ構造表面全てを、ＳｉＮx膜４０６で被覆することが可能である。ＳｉＮx膜４０６は、後述するように、被覆層３０８となる層であり、本実施の形態では、庇部が形成される前に被覆層が形成されていることになる。
【００７６】
次に、図４Ｄに示すように、エミッタメサの側方のＳｉＮx膜４０６の上に、レジスト層４０７を形成する。例えば、第１エミッタ電極３０７の部分を含むＳｉＮx膜４０６の上の全域にレジストを塗布して塗布膜を形成し、この塗布膜をＲＩＥ法によりエッチバックすることで、レジスト層４０７が形成できる。ここで、レジスト層４０７に埋め込まれる領域に第１エミッタ電極３０７ａが配置され、この上に第１エミッタ電極３０７ｂが配置される。
【００７７】
次に、図４Ｅに示すように、第１エミッタ電極３０７ｂの部分を含むレジスト層４０７の上に、酸化シリコン膜４０８を形成する。例えば、スパッタ法により酸化シリコン膜４０８が形成できる。この後、例えばＣ2Ｆ6ガスを用いたＲＩＥ法により酸化シリコン膜４０８をエッチバックして一部のレジスト層４０７を露出させた後、レジスト層４０７を除去することで、図４Ｆに示すように、第１エミッタ電極３０７ｂの側部におけるＳｉＮx膜４０６の側面に庇部３０９を形成する。これにより、レッジ構造部３０５ａおよびベース電極３１１を自己整合的に形成するために用いるオーバーハング構造が実現される。
【００７８】
ここで、本実施の形態では、オーバーハング構造によるはみ出し量が、酸化シリコン膜４０８の膜厚によって決定することができるために、高精度に制御可能であるとことに特徴がある。また、庇部３０９を形成した段階でＳＥＭにより観察すれば、エミッタ電極３０７ｂの側部における庇部３０９の形成の状態の検査が可能となる。
【００７９】
次に、ＳｉＮx膜４０６を、例えばＳＦ6ガスを用いたＲＩＥ法によりエッチングし、ＩｎＰ層４０３ａの表面を露出させる。このエッチングでは、庇部３０９などがマスクとなり、平面視で庇部３０９の外側の領域のＳｉＮx膜４０６がエッチングされ、この領域のＩｎＰ層４０３ａが露出する。これにより、エミッタメサの側面から庇部３０９の下方のＩｎＰ層４０３ａの上にかけて、ＳｉＮx層４０６を残す。次いで、残したＳｉＮx層４０６をマスクとしてＩｎＰ層４０３ａをウェットエッチングすれば、図４Ｇに示すように、レッジ構造部３０５ａを備える状態でエミッタ層３０５が形成できる。なお、残したＳｉＮx層４０６が、被覆層３０８となる。
【００８０】
次に、エミッタ電極３０７ａ，３０７ｂ，キャップ層３０６，レッジ構造部３０５ａを中心部とした所定の領域が開放するレジストパターン（不図示）を形成し、この上よりＰｔ／Ｔｉ／Ｐｔ／Ａｕを蒸着してレジストパターンをリフトオフすることで、図４Ｈに示すように、庇部３０９の外側のｐ+−ＩｎＧａＡｓ層４０２の上に、自己整合的にベース電極３１１を形成する。このとき、同時に、第２エミッタ電極３１０も形成される。
【００８１】
この後、ｐ+−ＩｎＧａＡｓ層４０２およびＩｎＧａＡｓ層４０１をパターニングしてベース層３０４およびコレクタ層３０３を形成し、また、コレクタ電極３１２を形成する。また、素子間分離エッチングにより、不要なサブコレクタ層３０２を除去する。この後、例えば、スピン塗布法によりＢＣＢなどの有機保護膜（不図示）を形成し、続いて、ＲＩＥ法を用いてエッチバックすることで、第２のエミッタ電極３１０を露出させる。また、ベース電極３１１およびコレクタ電極３１２に対しては、ＲＩＥ法により有機保護膜にビアホールを形成し、配線とのコンタクトを可能とする。
【００８２】
上述した本実施の形態によれば、エミッタメサを、アンダーカット形状にすることなくドライエッチングにより加工できるため、再現性よく微細なエミッタメサが形成できる。また、エミッタメサとは独立してレッジ構造部３０５ａおよびベース電極３１１が形成できる。また、エミッタメサとベース電極３１１との間隔は、基板平面方向の庇部３０９の厚さにより制御できる。なお、本実施の形態２では、被覆層３０８となるＳｉＮx膜４０６を形成した後に庇部３０９を形成している。このように、本実施の形態２では、被覆層を形成した後に庇部を形成するところが、前述した実施の形態１とは異なっている。前述した実施の形態では、庇部を形成した後に被覆層を形成している。いずれにおいても、被覆層をマスクとしてレッジ構造のエミッタ層を形成している。
【００８３】
なお、本発明は以上に説明した実施の形態に限定されるものではなく、本発明の技術的思想内で、当分野において通常の知識を有する者により、多くの変形が実施可能であることは明白である。例えば、上述した実施の形態では、エミッタ層とするＩｎＰ層（第３半導体層）の一部をパターニングし、エミッタメサ部のエミッタ層との層厚よりレッジ構造部の層厚を薄くしたが、これに限るものではなく、エミッタ層とレッジ構造部との層厚が等しい状態であってもよい。この場合、例えば、図２Ｂを用いた説明において、ＩｎＰ層２０３の部分的なエッチングを行わなければよい。
【００８４】
また、上述では、エミッタ電極の側部に形成する庇を絶縁体であるＳｉＯ2から構成したが、これに限るものではなく、金属あるいは半導体を用いてもよい。また、上述では、ベース電極をＰｔ／Ｔｉ／Ｍｏ／Ａｕとしたが、Ｐｔ／Ｔｉ／Ｍｏ／Ａｕ／Ｔｉ、Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ａｕ、Ｐｔ／Ｔｉ／Ｍｏ／Ｔｉ／Ａｕ／Ｔｉ、Ｐｔ／Ｔｉ／Ｗ／Ａｕ、Ｐｔ／Ｔｉ／Ｗ／Ａｕ／Ｔｉ、Ｐｔ／Ｔｉ／Ｗ／Ｔｉ／Ａｕ、およびＰｔ／Ｔｉ／Ｗ／Ｔｉ／Ａｕ／Ｔｉとしてもよい。
【００８５】
また、例えば、基板、サブコレクタ層、コレクタ層、ベース層、エミッタ層、キャップ層を、各々、ＩｎＰ、ＩｎＧａＡｓ、ＩｎＧａＡｓ、ＩｎＰ、ＩｎＧａＡｓから構成したが、これに限るものではなく、他の化合物半導体から構成してもよい。例えば、コレクタ層にＩｎＧａＡｓよりもバンドギャップの大きいＩｎＰを用いたダブルヘテロ接合構造のバイポーラトランジスタであっても同様である。また、エミッタ層にＩｎＡｌＡｓを用いる構造のＨＢＴ、またはベース層に狭バンドギャップ材料であるＧａＡｓＳｂやＩｎＧａＡｓＳｂなどのＧａＡｓＳｂ系材料を用いたＩｎＰ／ＧａＡｓＳｂ系ＨＢＴであっても、前述同様に本発明が適用できる。
【符号の説明】
【００８６】
１０１…基板、１０２…サブコレクタ層、１０３…コレクタ層、１０４…ベース層、１０５…エミッタ層、１０６…キャップ層、１０７ａ，１０７ｂ…第１エミッタ電極、１０８…庇部、１０９…被覆層、１１０…第２エミッタ電極、１１１…ベース電極、１１２…コレクタ電極。
【図１】
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【図２Ａ】
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【図２Ｂ】
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【図２Ｃ】
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【図２Ｄ】
0005536514.tif 000006
【図２Ｅ】
0005536514.tif 000007
【図２Ｆ】
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【図２Ｇ】
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【図２Ｈ】
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【図３】
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【図４Ａ】
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【図４Ｂ】
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【図４Ｃ】
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【図４Ｄ】
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【図４Ｅ】
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【図４Ｆ】
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【図４Ｇ】
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【図４Ｈ】
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【図５】
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【図６Ａ】
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【図６Ｂ】
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【図６Ｃ】
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【図６Ｄ】
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【図６Ｅ】
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【図６Ｆ】
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【図６Ｇ】
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【図６Ｈ】
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【図７】
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【図８Ａ】
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【図８Ｂ】
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【図８Ｃ】
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【図８Ｄ】
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【図８Ｅ】
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【図８Ｆ】
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【図８Ｇ】
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【図８Ｈ】
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