(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板中のチャネル領域上のゲート絶縁膜上に並んで形成された選択ゲート及び浮遊ゲートと、
前記浮遊ゲートの上面より下方に位置するように、前記浮遊ゲートと自己整合的に前記半導体基板中に形成され、前記浮遊ゲートとの間に形成されたトンネル絶縁膜を介して前記浮遊ゲートの下面の端部と対向する凹部を有する消去ゲートと
を備え、
前記浮遊ゲート中の電子は、ＦＮトンネル方式により、前記トンネル絶縁膜を通して前記消去ゲートに引き抜かれる
不揮発性半導体記憶装置。
【請求項２】
請求項１に記載の不揮発性半導体記憶装置であって、
前記消去ゲートの少なくとも一部は、前記半導体基板中に形成された素子分離構造内に埋め込まれている
不揮発性半導体記憶装置。
【請求項３】
請求項１に記載の不揮発性半導体記憶装置であって、
更に、
前記半導体基板の表面から突出するように形成された素子分離構造と、
前記素子分離構造中に形成されたトレンチと、
前記トレンチの内壁上に形成された前記トンネル絶縁膜と
を備え、
前記消去ゲートは、前記トレンチ内に埋め込まれるように、前記トンネル絶縁膜上に形成されている
不揮発性半導体記憶装置。
【請求項４】
請求項３に記載の不揮発性半導体記憶装置であって、
前記浮遊ゲートは、
隣り合う前記素子分離構造間に挟まれる下方部と、
前記下方部の上に形成され、前記素子分離構造の一部と重なる上方部と
を有し、
前記消去ゲートの前記凹部は、前記トンネル絶縁膜を介して、前記上方部の下面の端部と対向している
不揮発性半導体記憶装置。
【請求項５】
請求項１乃至４のいずれか一項に記載の不揮発性半導体記憶装置であって、
更に、前記浮遊ゲート上に絶縁膜を介して形成されたプログラムゲートを備える
不揮発性半導体記憶装置。
【請求項６】
請求項１乃至５のいずれか一項に記載の不揮発性半導体記憶装置であって、
更に、
前記チャネル領域を挟むように前記半導体基板中に形成された第１拡散領域及び第２拡散領域と、
前記第１拡散領域につながるプラグと
を備え、
前記プラグの上面はシリサイド化されている
不揮発性半導体記憶装置。
【請求項７】
複数のメモリセルがアレイ状に配置されたメモリセルアレイを具備し、
前記複数のメモリセルの各々は、
半導体基板中のチャネル領域上のゲート絶縁膜上に並んで形成された選択ゲート及び浮遊ゲートと、
前記浮遊ゲートの上面より下方に位置するように、前記浮遊ゲートと自己整合的に前記半導体基板中に形成され、前記浮遊ゲートとの間に形成されたトンネル絶縁膜を介して前記浮遊ゲートの下面の端部と対向する凹部を有する消去ゲートと
を備え、
前記浮遊ゲート中の電子は、ＦＮトンネル方式により、前記トンネル絶縁膜を通して前記消去ゲートに引き抜かれ、
前記消去ゲートは、前記複数のメモリセルのうち第１方向に沿って並ぶ所定数のメモリセルに対して共通に設けられている
不揮発性半導体記憶装置。
【請求項８】
請求項７に記載の不揮発性半導体記憶装置であって、
更に、前記第１方向に延在するように前記半導体基板中に形成された素子分離構造を備え、
前記消去ゲートの少なくとも一部は、前記素子分離構造内に埋め込まれている
不揮発性半導体記憶装置。
【請求項９】
請求項７又は８に記載の不揮発性半導体記憶装置であって、
前記選択ゲートは、前記第１方向と直交する第２方向に延在するように形成されている不揮発性半導体記憶装置。
【請求項１０】
請求項７乃至９のいずれか一項に記載の不揮発性半導体記憶装置であって、
前記所定数のメモリセルの端に位置するメモリセルは、ダミーセルであり、
前記所定数のメモリセルに対して共通に設けられた前記消去ゲートは、前記ダミーセルの前記選択ゲートに電気的に接続されている
不揮発性半導体記憶装置。
【請求項１１】
（Ａ）半導体基板中に素子分離構造を形成する工程と、
（Ｂ）絶縁膜により前記半導体基板から分離しながら、前記半導体基板の全面に第１ゲート材料膜を形成する工程と、
（Ｃ）前記第１ゲート材料膜を貫通して前記素子分離構造の内部に達するトレンチを形成して、浮遊ゲートを形成する工程と、
（Ｄ）前記トレンチの内壁上と前記浮遊ゲートの周囲にトンネル絶縁膜を形成する工程と、
（Ｅ）前記浮遊ゲートの上面より低くなるように、前記トンネル絶縁膜が形成された前記トレンチ内に前記浮遊ゲートと自己整合的に消去ゲートを形成する工程と、
（Ｆ）前記浮遊ゲートの側方の前記半導体基板上に、前記絶縁膜としてのゲート絶縁膜を介して選択ゲートを形成する工程と
を含み、
前記（Ｄ）工程は、
（Ｄ１）ウェットエッチングを実施することにより、前記トレンチ内の前記素子分離構造の内壁を後退させる工程と、
（Ｄ２）前記ウェットエッチングの後に、前記トレンチの内壁上に前記トンネル絶縁膜を形成する工程と
を含む
不揮発性半導体記憶装置の製造方法。
【請求項１２】
請求項１１に記載の不揮発性半導体記憶装置の製造方法であって、
前記（Ａ）工程において、前記素子分離構造は、前記半導体基板の表面から突出するように形成され、
前記（Ｅ）工程において、前記消去ゲートは、前記素子分離構造と重なる前記浮遊ゲートの下面の端部と対向するように形成される
不揮発性半導体記憶装置の製造方法。
【請求項１３】
請求項１１又は１２に記載の不揮発性半導体記憶装置の製造方法であって、
（Ｇ１）全面に絶縁膜及び第２ゲート材料膜を更に形成する工程と、
（Ｇ２）前記第２ゲート材料膜及び前記第１ゲート材料膜を一括してパターンニングすることによって、前記第２ゲート材料膜からプログラムゲートを形成する工程と
を更に含む
不揮発性半導体記憶装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、電気的に消去／プログラムが可能な不揮発性半導体記憶装置及びその製造方法に関する。特に、本発明は、消去ゲートを備える不揮発性半導体記憶装置及びその製造方法に関する。
【背景技術】
【０００２】
電気的に消去／プログラム可能な不揮発性半導体記憶装置として、フラッシュメモリやＥＥＰＲＯＭ等が知られている。そのような不揮発性半導体記憶装置のメモリセルは、典型的には、浮遊ゲート（floating gate）と制御ゲート（control gate）を備えるトランジスタである。制御ゲートは、浮遊ゲート上に積層される場合もあるし、浮遊ゲート側方のチャネル領域上に少なくとも形成される場合もある。後者は、一般的に「スプリットゲート型」と呼ばれ、過消去対策や読み出し速度向上等の観点から優れている。
【０００３】
上記メモリセルに対する一般的なデータプログラム／消去方法は、次の通りである。データプログラムは、ＣＨＥ（Channel Hot Electron）方式で実現される。具体的には、制御ゲートとドレインにそれぞれ所定のプログラム電位が印加され、ドレイン近傍で発生するホットエレクトロンが浮遊ゲートに注入される。一方、データ消去は、ＦＮ（Fowler-Nordheim）トンネル方式で実現される。具体的には、制御ゲートに高電位が印加され、ＦＮトンネリングにより、浮遊ゲート中の電子がトンネル絶縁膜を通して制御ゲートへ引き抜かれる。
【０００４】
ここで、次の問題点が考えられる。上述のスプリットゲート型の場合、制御ゲートは、チャネル領域上にゲート絶縁膜を介して形成される。また、上述の通り、データ消去時には、ＦＮトンネリングを実現するために、制御ゲートには高電位を印加する必要がある。従って、信頼性の観点から、高電位が印加される制御ゲート直下のゲート絶縁膜を薄くすることが出来ない。制御ゲートとチャネル領域の間のゲート絶縁膜を薄く出来ない場合、データ読み出し時の読み出し電流が減少し、読み出し速度が低下するという問題が生じる。
【０００５】
このような問題を解決するために、データ消去用の「消去ゲート（erase gate）」を、制御ゲートとは別に設ける技術が提案されている（特許文献１、特許文献２参照）。データ消去時には、制御ゲートではなくこの消去ゲートに高電位が印加される。その結果、ＦＮトンネリングにより、浮遊ゲート中の電子が消去ゲートに引き抜かれる。データ消去時に制御ゲートに高電位を印加する必要がなくなるため、制御ゲート直下のゲート絶縁膜を薄くすることが可能となる。その結果、読み出し速度の低下が防止される。
【０００６】
尚、特許文献１に記載された技術によれば、消去ゲートは、浮遊ゲート上に絶縁膜を介して積層され、制御ゲートは、それら浮遊ゲート及び消去ゲートからなる積層構造の側方に設けられる。一方、特許文献２に記載された技術によれば、消去ゲートは、半導体基板表面のソース領域上に形成され、トンネル酸化膜を介して浮遊ゲートの側面全体及び上面の一部と隣接するように設けられている。
【０００７】
【特許文献１】特開２００１−２３０３３０号公報
【特許文献２】特開２０００−２８６３４８号公報
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本願発明者は、次の点に着目した。上記文献に記載されているように消去ゲートを制御ゲートとは独立に設けることにより、読み出し速度の低下が防止される。しかしながら、そのような消去ゲートと浮遊ゲートとの間のカップリング容量は、消去動作の高速化を妨げる方向に働く。すなわち、読み出し速度の低下が防止される一方で、消去速度を向上させることができない。
【課題を解決するための手段】
【０００９】
以下に、［発明を実施するための最良の形態］で使用される番号・符号を用いて、［課題を解決するための手段］を説明する。これらの番号・符号は、［特許請求の範囲］の記載と［発明を実施するための最良の形態］との対応関係を明らかにするために括弧付きで付加されたものである。ただし、それらの番号・符号を、［特許請求の範囲］に記載されている発明の技術的範囲の解釈に用いてはならない。
【００１０】
本発明の第１の観点において、不揮発性半導体記憶装置が提供される。その不揮発性半導体記憶装置は、半導体基板（１）と、半導体基板（１）中のチャネル領域（ＣＮＬ）上のゲート絶縁膜（６０，１０）上に並んで形成された選択ゲート（ＳＬＧ）及び浮遊ゲート（ＦＧ）を備える。不揮発性半導体記憶装置は更に、浮遊ゲート（ＦＧ）の上面（ＳＴ）より下方に位置し、浮遊ゲート（ＦＧ）の下面（ＳＵ）の端部（ＥＵ）と対向する消去ゲート（ＥＧ）を備える。
【００１１】
本発明の第２の観点において、不揮発性半導体記憶装置が提供される。その不揮発性半導体記憶装置は、複数のメモリセル（ＭＣ）がアレイ状に配置されたメモリセルアレイ（１００）を備える。複数のメモリセル（ＭＣ）の各々は、半導体基板（１）中のチャネル領域（ＣＮＬ）上のゲート絶縁膜（６０，１０）上に並んで形成された選択ゲート（ＳＬＧ）及び浮遊ゲート（ＦＧ）と、浮遊ゲート（ＦＧ）の上面（ＳＴ）より下方に位置し浮遊ゲート（ＦＧ）の下面（ＳＵ）の端部（ＥＵ）と対向する消去ゲート（ＥＧ）とを備える。消去ゲート（ＥＧ）は、複数のメモリセル（ＭＣ）のうち第１方向に沿って並ぶメモリセル群に対して共通に設けられている。
【００１２】
本発明の第３の観点において、不揮発性半導体記憶装置の製造方法が提供される。その製造方法は、（Ａ）半導体基板（１）中に素子分離構造（５）を形成する工程と、（Ｂ）全面に第１ゲート材料膜（１１）を形成する工程と、（Ｃ）第１ゲート材料膜（１１）を貫通して素子分離構造（５）の内部に達するトレンチ（１５）を形成する工程と、（Ｄ）トレンチ（１５）の内壁上にトンネル絶縁膜（２０）を形成する工程と、（Ｅ）トレンチ（１５）内に埋め込まれ第１ゲート材料膜（１１）の上面より低くなるように、トンネル絶縁膜（２０）上に消去ゲート（ＥＧ）を形成する工程と、（Ｆ）少なくとも第１ゲート材料膜（１１）をパターンニングして、浮遊ゲート（ＦＧ）を形成する工程と、（Ｇ）浮遊ゲート（ＦＧ）の側方の半導体基板（１）上に、ゲート絶縁膜（６０）を介して選択ゲート（ＳＬＧ）を形成する工程とを含む。
【発明の効果】
【００１３】
本発明によれば、消去ゲートは、浮遊ゲートの上面より下方に位置し、浮遊ゲートの下面の端部と対向する。従って、消去ゲートと浮遊ゲートとの間の余計な容量カップリングが排除される。消去ゲートと浮遊ゲートとの間の容量カップリングが低減されるため、消去動作が高速化され、消去効率が向上する。すなわち、読み出し速度と共に消去速度をも向上させることが可能となる。
【発明を実施するための最良の形態】
【００１４】
添付図面を参照して、本発明の実施の形態を説明する。
【００１５】
１．第１の実施の形態
１−１．構造
図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構造を示す平面図である。図１では、各ゲートの配置や延在方向が概略的に示されており、上層配線等の図示は省略されている。本実施の形態に係る不揮発性半導体記憶装置は、複数のメモリセルＭＣがアレイ状に配置されたメモリセルアレイ１００を備えている。各メモリセルＭＣは、複数のゲートを有する電界効果型トランジスタ（メモリセルトランジスタ）である。より詳細には、各メモリセルＭＣは、消去ゲートＥＧ、選択ゲートＳＬＧ、プログラムゲートＰＧ、浮遊ゲートＦＧ、及びソース線ＳＬを備えている。
【００１６】
消去ゲートＥＧは、データ消去用のゲートである。図１に示されるように、消去ゲートＥＧは、Ｘ方向に延在している。より詳細には、消去ゲートＥＧは、Ｘ方向に延在するように形成された素子分離構造に沿って形成されている。例えば、素子分離構造はＳＴＩ（Shallow Trench Isolation）構造５であり、図１に示されるように、複数のＳＴＩ構造５がＸ方向に延在するように略平行に形成されている。各ＳＴＩ構造５の中央には、Ｘ方向に沿ってスリット状のトレンチ１５が形成されており、消去ゲートＥＧの少なくとも一部はそのトレンチ１５に埋め込まれている。このような消去ゲートＥＧが、Ｘ方向に沿って配置された所定数のメモリセルＭＣに対して共通に設けられており、その所定数のメモリセルＭＣが単位消去ブロックを構成する。
【００１７】
選択ゲートＳＬＧは、メモリセルＭＣの選択に用いられるゲートである。図１に示されるように、選択ゲートＳＬＧは、Ｘ方向と直交するＹ方向に延在しており、Ｙ方向に沿って配置された所定数のメモリセルＭＣに対して共通に設けられている。
【００１８】
プログラムゲートＰＧは、データプログラムやデータ読み出し時に用いられるゲートであり、いわゆる制御ゲートの役割を果たす。図１に示されるように、プログラムゲートＰＧは、Ｙ方向に延在しており、Ｙ方向に沿って配置された所定数のメモリセルＭＣに対して共通に設けられている。
【００１９】
ソース線ＳＬは、メモリセルＭＣの拡散領域に接続される。図１に示されるように、ソース線ＳＬは、Ｙ方向に延在しており、Ｙ方向に沿って配置された所定数のメモリセルＭＣに対して共通に設けられている。
【００２０】
浮遊ゲートＦＧは、各メモリセルＭＣ中のデータ記憶領域（電荷保持部）に相当し、図１ではハッチングが施されている。Ｙ方向に関して、隣接する浮遊ゲートＦＧは、上述のスリット状のトレンチ１５で区切られている。つまり、隣接する浮遊ゲートＦＧは、上記消去ゲートＥＧの幅とほぼ一致するスリット幅で区切られている。後に説明されるように、これは、浮遊ゲートＦＧと消去ゲートＥＧとが自己整合的に形成される結果である。
【００２１】
図２Ａは、図１中の線Ａ−Ａ’に沿ったＸＺ断面構造を示している。半導体基板１は、例えばシリコン基板である。その半導体基板１中に、メモリセルトランジスタのソースあるいはドレインとして機能する第１拡散領域５０及び第２拡散領域７０が形成されている。それら第１拡散領域５０と第２拡散領域７０に挟まれる半導体領域が、メモリセルトランジスタのチャネル領域ＣＮＬである。
【００２２】
第１拡散領域５０上には、上述のソース線ＳＬ（ソースプラグ）が形成されている。このソース線ＳＬは、プラグ状に形成されており、第１拡散領域５０と電気的に接続されている。そのソース線ＳＬの両側に、１ビット分のメモリセルトランジスタがそれぞれ形成されている。つまり、図２Ａには、ソース線ＳＬを共有する２ビット分のメモリセルトランジスタが示されている。各メモリセルトランジスタが、浮遊ゲートＦＧ、プログラムゲートＰＧ、選択ゲートＳＬＧ、ソース線ＳＬ、第１拡散領域５０、及び第２拡散領域７０を有している。
【００２３】
浮遊ゲートＦＧは、半導体基板１中のチャネル領域ＣＮＬ上に、第１ゲート絶縁膜１０を介して形成されている。また、この浮遊ゲートＦＧは、周囲から電気的に絶縁されている。具体的には、浮遊ゲートＦＧの側面には保護絶縁膜４０が形成されており、その上面には絶縁膜３０（例えばＯＮＯ膜）が形成されている。プログラムゲートＰＧは、その絶縁膜３０を介して浮遊ゲートＦＧ上に形成されている。プログラムゲートＰＧの側面には同じく保護絶縁膜４０が形成されている。
【００２４】
選択ゲートＳＬＧは、半導体基板１中のチャネル領域ＣＮＬ上に、薄い第２ゲート絶縁膜６０を介して形成されている。選択ゲートＳＬＧの一方の側面には保護絶縁膜４０が形成されており、他方の側面にはサイドウォール７５が形成されている。つまり、選択ゲートＳＬＧと浮遊ゲートＦＧは、チャネル領域ＣＮＬ上に並んで設けられており、保護絶縁膜４０を挟んで隣り合っている。図２Ａにおいて、浮遊ゲートＦＧは第１拡散領域５０側に配置され、一方、選択ゲートＳＬＧは第２拡散領域７０側に配置されている。
【００２５】
上述のプログラムゲートＰＧ、ソース線ＳＬ、選択ゲートＳＬＧ及び第２拡散領域７０のそれぞれの上面はシリサイド化されている。具体的には、プログラムゲートＰＧ、ソース線ＳＬ、選択ゲートＳＬＧ及び第２拡散領域７０の上面には、それぞれシリサイド膜８１、８２、８３及び８４が形成されている。シリサイド膜８１〜８４は例えばコバルトシリサイド膜である。
【００２６】
更に、上記メモリセルトランジスタを覆うように層間絶縁膜９０が形成されている。また、その層間絶縁膜９０を貫通し、第２拡散領域７０上のシリサイド膜８４に電気的に接続されるコンタクト９１が形成されている。コンタクト９１は、Ｘ方向に延在するビット線（図示されない）に電気的に接続されている。
【００２７】
図２Ｂは、図１中の線Ｂ−Ｂ’に沿ったＹＺ断面構造を示している。既出の図１でも示されたように、素子分離構造としてのＳＴＩ構造５が、Ｘ方向に沿って半導体基板１中に形成されている。図２Ｂで示されるように、そのＳＴＩ構造５は、半導体基板１の表面から一部突出するように形成されている。
【００２８】
浮遊ゲートＦＧは、その突出しているＳＴＩ構造５に一部重なるように形成されている。より詳細には、図２Ｂに示されるように、浮遊ゲートＦＧは、隣り合うＳＴＩ構造５間に挟まれる下方部ＦＧ−Ｌと、その下方部ＦＧ−Ｌ上の上方部ＦＧ−Ｕを有している。浮遊ゲートＦＧの上方部ＦＧ−Ｕは、ＳＴＩ構造５の一部と重なっている。このように、浮遊ゲートＦＧは、逆凸状の断面形状を有している。ここで、浮遊ゲートＦＧの「上面ＳＴ」と「下面ＳＵ」の定義を行う。本明細書において、浮遊ゲートＦＧの下面ＳＵは、半導体基板１と対向する下向きの面として定義される。従って、上方部ＦＧ−Ｕの底面も、浮遊ゲートＦＧの下面ＳＵである。一方、浮遊ゲートＦＧの上面ＳＴは、下面ＳＵと反対側の上向きの面として定義される。
【００２９】
本実施の形態によれば、浮遊ゲートＦＧと消去ゲートＥＧとの間の容量カップリングをなるべく小さくするために、消去ゲートＥＧは次の特徴を有するように形成される。すなわち、消去ゲートＥＧは、浮遊ゲートＦＧの上面ＳＴより下方に位置し、且つ、浮遊ゲートＦＧの下面ＳＵの端部ＥＵと対向するように形成される。言い換えれば、消去ゲートＥＧは、浮遊ゲートＦＧの“斜め下”に形成される。消去ゲートＥＧを浮遊ゲートＦＧの上面ＳＴより下方に配置するためには、例えば、消去ゲートＥＧの少なくとも一部を半導体基板１中に埋め込むことが考えられる。すなわち、消去ゲートＥＧの少なくとも一部を、半導体基板１の表面よりも下方に形成することが考えられる。
【００３０】
例えば、図２Ｂで示されるように、消去ゲートＥＧの少なくとも一部は、ＳＴＩ構造５内に埋め込まれる。より詳細には、ＳＴＩ構造５の中央には、Ｘ方向に沿ってスリット状のトレンチ１５が形成されている。そのトレンチ５の内壁上には、トンネル絶縁膜２０が形成されている。そして、消去ゲートＥＧは、トレンチ５内に埋め込まれるように、トンネル絶縁膜２０上に形成されている。更に、消去ゲートＥＧ上には、比較的厚い保護絶縁膜２５が形成されており、その保護絶縁膜２５上に上述の絶縁膜３０が形成されている。つまり、プログラムゲートＰＧと浮遊ゲートＦＧとの間には絶縁膜３０が介在しており、プログラムゲートＰＧと消去ゲートＥＧとの間には絶縁膜３０及び保護絶縁膜２５が介在している。これは、消去ゲートＥＧの上面が、浮遊ゲートＦＧの上面ＳＴより下方に位置していることを意味する。その結果、浮遊ゲートＦＧと消去ゲートＥＧとの間の容量カップリングが低減される。
【００３１】
更に、消去ゲートＥＧは、浮遊ゲートＦＧの下面ＳＵの端部（エッジ部）ＥＵと対向するように形成されている。より詳細には、図２Ｂ中の拡大図で示されるように、消去ゲートＥＧは、トンネル絶縁膜２０を介して、上方部ＦＧ−Ｕの下面ＳＵの端部（エッジ部）ＥＵと対向している。消去ゲートＥＧが浮遊ゲートＦＧの下端部ＥＵと対向し、浮遊ゲートＦＧとほとんどオーバーラップしていないため、浮遊ゲートＦＧと消去ゲートＥＧとの間の容量カップリングが低減される。
【００３２】
以上に説明されたように、本実施の形態に係る消去ゲートＥＧは浮遊ゲートＦＧの“斜め下”に配置されるため、浮遊ゲートＦＧと消去ゲートＥＧとの間の容量カップリングが低減される。その結果、後述される消去動作が高速化され、消去効率が向上する。
【００３３】
また、消去ゲートＥＧが浮遊ゲートＦＧの端部（エッジ部）ＥＵと対向しているため、後述される消去動作において、その端部ＥＵ近傍で発生する「電界集中」を利用することができる。この電界集中を利用することも、消去効率の向上に寄与する。電界集中の観点から言えば、図２Ｂ中の拡大図で示されるように、消去ゲートＥＧが、浮遊ゲートＦＧの端部ＥＵと対向する凹部ＥＣを有していることが好適である。消去ゲートＥＧの凹部ＥＣと浮遊ゲートＦＧの端部ＥＵとが互いに対向している場合、電界集中がより強まり、消去効率をより向上させることができる。
【００３４】
図２Ｃは、図１中の線Ｃ−Ｃ’に沿ったＹＺ断面構造を示している。隣り合うＳＴＩ構造５間の半導体基板１の表面に第１拡散領域５０が形成されており、その第１拡散領域５０につながるようにソース線ＳＬが形成されている。ソース線ＳＬの延在方向はＹ方向である。上述の通り、ソース線ＳＬの上面はシリサイド化されており、シリサイド膜８２が形成されている。従って、後述されるデータ読み出し動作時のソース抵抗が減少し、結果として、読み出し電流が増加し、読み出し速度が向上する。尚、ソース線ＳＬと消去ゲートＥＧとの間には、上述の保護絶縁膜２５と共に、その保護絶縁膜２５の両側に形成された保護絶縁膜４５が介在している。
【００３５】
図２Ｄは、図１中の線Ｄ−Ｄ’に沿ったＹＺ断面構造を示している。半導体基板１上に第２ゲート絶縁膜６０を介して選択ゲートＳＬＧが形成されている。選択ゲートＳＬＧの延在方向はＹ方向である。また、選択ゲートＳＬＧの上面はシリサイド化されており、シリサイド膜８３が形成されている。後述されるように、この選択ゲートＳＬＧには高電位を印加する必要がない。従って、選択ゲートＳＬＧ直下の第２ゲート絶縁膜６０を薄くすることができる。これにより、読み出し電流（読み出し速度）の低下が防止される。尚、選択ゲートＳＬＧと消去ゲートＥＧとの間には、上述の保護絶縁膜２５と共に、その保護絶縁膜２５の両側に形成された保護絶縁膜４５が介在している。
【００３６】
図２Ｅは、図１中の線Ｅ−Ｅ’に沿ったＸＺ断面構造を示している。消去ゲートＥＧはＸ方向に延在しており、消去ゲートＥＧと各ゲートとの間には少なくとも保護絶縁膜２５が形成されている。また、保護絶縁膜２５が形成されていない領域において、消去ゲートＥＧの表面にはシリサイド膜８５が形成されている。
【００３７】
既出の図１で説明されたように、消去ゲートＥＧは、Ｘ方向に沿って配置された所定数のメモリセルＭＣに対して共通に設けられており、その所定数のメモリセルＭＣが「単位消去ブロック」を構成している。その単位消去ブロックの端に位置するメモリセルＭＣは、「ダミーセルＤＭＣ」としての役割を果たす。また、図２Ｅで示されるように、単位消去ブロックの端において、層間絶縁膜９０を貫通し消去ゲートＥＧ上のシリサイド膜８５に電気的に接続されるコンタクト９２が形成されている。このコンタクト９２は更に、ダミーセルＤＭＣの選択ゲートＳＬＧ上に形成されたシリサイド膜８３に接触している。すなわち、単位消去ブロックの端において、消去ゲートＥＧは、コンタクト９２を介してダミーセルＤＭＣの選択ゲートＳＬＧに電気的に接続される。ダミーセルＤＭＣの選択ゲートＳＬＧは、消去ゲートＥＧをＹ方向に引き出すための「消去線ＥＬ」としての役割は果たしていると言える。
【００３８】
１−２．製造方法
次に、本実施の形態に係る不揮発性半導体記憶装置の製造方法の一例を説明する。図３〜図１０には、各製造工程でのＸＹ平面構造、Ａ−Ａ’断面構造、及びＢ−Ｂ’断面構造が示されている。
【００３９】
まず、図３に示されるように、半導体基板１中に、素子分離構造として複数のＳＴＩ構造５がＸ方向に沿って略平行に形成される。この時、各ＳＴＩ構造５は、半導体基板１の表面から突出するように形成される。
【００４０】
次に、熱酸化処理が実施され、図４に示されるように、半導体基板１上に第１ゲート絶縁膜１０が形成される。続いて、ＣＶＤ（Chemical Vapor Deposition）法により、ＦＧ材料膜１１が全面に形成される。ＦＧ材料膜１１は、浮遊ゲートＦＧの材料となる膜であり、例えばポリシリコンである。
【００４１】
次に、図５に示されるように、フォトリソグラフィにより、所定のパターンを有するレジストマスクＲＥＳがＦＧ材料膜１１上に形成される。図５中の平面図において、レジストマスクＲＥＳにはハッチングが施されている。このレジストマスクＲＥＳは、ＳＴＩ構造５の中央に沿ってＸ方向に延在するスリット状の開口パターンを有している。このような開口パターンを有するレジストマスクＲＥＳを用いることにより、ＦＧ材料膜１１及びＳＴＩ構造５の一部のエッチングが行われる。その結果、ＦＧ材料膜１１を貫通して、ＳＴＩ構造５の内部に達するトレンチ１５が形成される。トレンチ１５はＸ方向に沿ってスリット状に形成され、このトレンチ１５によってＦＧ材料膜１１はＹ方向に分断される。その意味で、トレンチ１５は、以下「ＦＧスリット」と参照される場合がある。また、本エッチング工程により、ＳＴＩ構造５と重なるＦＧ材料膜１１の下面に、上述の浮遊ゲートＦＧの下端部ＥＵに相当する端部（エッジ部）ＥＵが形成される。
【００４２】
次に、レジストマスクＲＥＳが除去された後、ウェットエッチングが実施される。その結果、図６に示されるように、トレンチ１５内のＳＴＩ構造５の内壁が僅かに後退し、段差ＴＰが形成される。この段差ＴＰは、次に形成される消去ゲートＥＧの凹部ＥＣに対応する。その後、熱酸化処理が実施され、トンネル絶縁膜２０が全面に形成される。この時、図６に示されるように、トレンチ１５の内壁上に形成されるトンネル絶縁膜２０にも段差ＴＰが存在する。
【００４３】
次に、ＣＶＤ法により、トレンチ１５を埋め込むようにＥＧ材料膜２１が全面に堆積される。ＥＧ材料膜２１は、消去ゲートＥＧの材料となる膜であり、例えばＤＯＰＯＳ（DOped POly-Silicon）である。更に、ＥＧ材料膜２１に不純物としてヒ素（Ａｓ）が注入された後、アニーリング処理が実施される。その後、ＥＧ材料膜２１のエッチバックが実施され、図７に示されるように、トレンチ１５内のトンネル絶縁膜２０上にＸ方向に延在する消去ゲートＥＧが形成される。このとき、エッチバックは、消去ゲートＥＧの上面がＦＧ材料膜１１の上面ＳＴより低くなるように実施される。結果として、トレンチ１５の内部に埋め込まれるように消去ゲートＥＧが形成される。図７中のＢ−Ｂ’断面に示されるように、トレンチ１５に埋め込まれた消去ゲートＥＧは、ＦＧ材料膜１１の下面ＳＵの端部ＥＵと対向している。特に、上述の段差ＴＰに相当する位置に消去ゲートＥＧの凹部ＥＣが形成されており、この凹部ＥＣが、ＳＴＩ構造５と重なるＦＧ材料膜１１の下端部ＥＵと対向している。
【００４４】
以上に説明されたように、トレンチ１５を利用することにより、ＦＧ材料膜１１の下端部ＥＵと消去ゲートＥＧを自己整合的に形成することができる。すなわち、ＦＧスリットを利用することにより、浮遊ゲートＦＧとその浮遊ゲートＦＧの下端部ＥＵと対向する消去ゲートＥＧを、自己整合的に形成することができる。このことは、単位セル面積の縮小に寄与する。
【００４５】
次に、熱酸化処理が実施され、図８で示された構造が得られる。ここで、上述の通り、ＥＧ材料膜２１に不純物としてヒ素が注入されていたことに留意されたい。高濃度の消去ゲートＥＧの露出面では、増速酸化が発生する。その結果、図８に示されるように、トレンチ１５内で露出していた消去ゲートＥＧの表面上には、比較的厚い保護絶縁膜２５が形成される。このように、トレンチ１５内部に埋め込まれた消去ゲートＥＧの上面を覆うように、厚い保護絶縁膜２５が形成される。
【００４６】
次に、ＦＧ材料膜１１上の余分なトンネル絶縁膜２０がエッチングにより除去された後、図９に示されるように、絶縁膜３０が全面に形成される。絶縁膜３０は、例えば、ＣＶＤ法によって順番に形成されるＯＮＯ（Oxide-Nitride-Oxide）膜である。続いて、ＣＶＤ法により、ＰＧ材料膜３１が全面に形成される。ＰＧ材料膜３１は、プログラムゲートＰＧの材料となる膜であり、例えばポリシリコンである。図９中の平面図において、ＰＧ材料膜３１にはハッチングが施されている。
【００４７】
次に、ゲートプロセスが実施され、図１０に示されるようにプログラムゲートＰＧ及び浮遊ゲートＦＧが一括して形成される。具体的には、フォトリソグラフィにより、Ｙ方向に延在するプログラムゲートＰＧのパターンを有するレジストマスク（図示されない）が形成される。そのレジストマスクを用いることにより、ＰＧ材料膜３１、絶縁膜３０、ＦＧ材料膜１１、及び第１ゲート絶縁膜１０がエッチングされる。ＰＧ材料膜３１のパターンニングにより、Ｙ方向に延在するプログラムゲートＰＧが形成される（図１０中の平面図においてハッチングが施されている）。一方、ＦＧ材料膜１１のパターンニングにより、各メモリセルＭＣのデータ記憶領域としての浮遊ゲートＦＧが形成される。このようにして、図１０中のＡ−Ａ’断面で示されるような浮遊ゲートＦＧとプログラムゲートＰＧの積層構造が形成される。
【００４８】
図１１及び図１２には、続く製造工程でのＸＹ平面構造、Ａ−Ａ’断面構造、及びＣ−Ｃ’断面構造が示されている。
【００４９】
まず、熱酸化処理が実施され、図１１に示されるように、全面に保護絶縁膜が形成される。具体的には、Ａ−Ａ’断面に示されるように、浮遊ゲートＦＧとプログラムゲートＰＧの積層構造や半導体基板１を覆うように保護絶縁膜４０が形成される。同時に、Ｃ−Ｃ’断面に示されるように、上記ゲートプロセスの結果露出していた保護絶縁膜２５の両側に保護絶縁膜４５が形成される。増速酸化により、この保護絶縁膜４５も消去ゲートＥＧ上に厚く形成される。尚、Ｄ−Ｄ’断面においても同様に、保護絶縁膜４５が形成される（図１３参照）。
【００５０】
次に、図１２に示されるように、Ｙ方向に延在するソース線ＳＬ（ソースプラグ）が形成される。具体的には、まずイオン注入が実施され、ソース線ＳＬが形成される領域ＲＳにおける半導体基板１中に第１拡散領域５０が形成される。その後、その領域ＲＳにおける保護絶縁膜４０が、エッチングにより除去される。続いて、ＣＶＤ法により、ＳＬ材料膜５１が全面に堆積される。ＳＬ材料膜５１は、ソース線ＳＬの材料となる膜であり、例えばＤＯＰＯＳである。更に、ＳＬ材料膜５１に不純物としてヒ素（Ａｓ）が注入された後、アニーリング処理が実施される。続いて、ＳＬ材料膜５１のエッチバックが実施される。このとき、エッチバックは、ＳＬ材料膜５１の上面がプログラムゲートＰＧの上面より低くなるように実施される。更に、熱酸化処理により、ＳＬ材料膜５１上に保護絶縁膜５５が形成される。また、上記エッチバック工程の結果、領域ＲＳ以外の領域にサイドウォール形状の不要なＳＬ材料膜５１が残っているため、その不要なＳＬ材料膜がエッチングにより除去される。このようにして、図１２に示されるように、第１拡散領域５０上にソース線ＳＬ（ソースプラグ）が形成される。エッチバックによりソース線ＳＬを形成することにより、プログラムゲートＰＧ間の距離を縮小し、単位セル面積を低減することができる。
【００５１】
次に、図１３に示されるように、Ｙ方向に延在する選択ゲートＳＬＧが形成される。図１３には、ＸＹ平面構造、Ａ−Ａ’断面構造、及びＤ−Ｄ’断面構造が示されている。まず、半導体基板１上の余分な保護絶縁膜４０が除去される。続いて、熱酸化処理が実施され、半導体基板１上に薄い第２ゲート絶縁膜６０が形成される。更に、ＣＶＤ法により、ＳＬＧ材料膜６１が全面に堆積される。ＳＬＧ材料膜６１は、選択ゲートＳＬＧの材料となる膜であり、例えばポリシリコンである。その後、ＳＬＧ材料膜６１のエッチバックが行われる。その結果、浮遊ゲートＦＧの側方の半導体基板１上に、第２ゲート絶縁膜６０を介して選択ゲートＳＬＧが形成される。
【００５２】
尚、メモリ領域中の選択ゲートＳＬＧや第２ゲート絶縁膜６０を、周辺トランジスタと同じプロセスで作成することも可能である。まず、周辺領域に形成されている積層膜がエッチングにより除去される。このとき、メモリ領域中の余分な保護絶縁膜４０も除去される。続いて、ゲート酸化処理により、周辺領域では周辺トランジスタのゲート絶縁膜が形成され、メモリ領域では上記第２ゲート絶縁膜６０が形成される。周辺トランジスタの薄いゲート絶縁膜と共通に薄い第２ゲート絶縁膜６０を形成することができ、好適である。更に、ポリシリコン等のゲート材料膜が全面に堆積された後、そのゲート材料膜のエッチングが行われる。その結果、周辺領域では周辺トランジスタのゲート電極が形成され、メモリ領域では上記選択ゲートＳＬＧが形成される。
【００５３】
図１４〜図１６を参照して、その後の工程を説明する。図１４〜図１６には、Ａ−Ａ’断面構造だけが示されている。尚、図１４〜図１６で説明される工程も、周辺トランジスタの製造工程と共通化することができる。
【００５４】
まず、ＬＤＤ注入処理により、半導体基板１中にＬＤＤ（Lightly Doped Drain）が形成される。続いて、ＣＶＤ法により絶縁膜が全面に堆積された後、エッチバック処理が行われる。その結果、図１４に示されるように、選択ゲートＳＬＧの側面にサイドウォール７５が形成される。このエッチバック工程において、プログラムゲートＰＧ、ソース線ＳＬ及び消去ゲートＥＧ上のそれぞれの保護絶縁膜や、半導体基板１上の余分な第２ゲート絶縁膜６０も除去される。その後、イオン注入が実施され、図１４に示されるように、半導体基板１中に第２拡散領域７０が形成される。
【００５５】
次に、シリサイド処理が実施され、図１５に示されるようにシリサイド膜が形成される。具体的には、スパッタリングにより金属膜（例：Ｃｏ膜）が全面に形成された後、熱処理が行われる。その結果、プログラムゲートＰＧ、ソース線ＳＬ、選択ゲートＳＬＧ、第２拡散領域７０及び消去ゲートＥＧのそれぞれの上面はシリサイド化され、シリサイド膜８１、８２、８３、８４及び８５がそれぞれ形成される。
【００５６】
次に、図１６に示されるように、ＣＶＤ法により層間絶縁膜９０が全面に形成され、ＣＭＰ（Chemical Mechanical Polishing）により層間絶縁膜９０が平坦化される。更に、フォトリソグラフィを通して、コンタクト９１が形成される。このコンタクト９１は、層間絶縁膜９０を貫通し、第２拡散領域７０上のシリサイド膜８４につながるように形成される。
【００５７】
図１７には、このときのＥ−Ｅ’断面構造が示されている。単位消去ブロックの端では、上記フォトリソグラフィによってコンタクト９２が形成される。このコンタクト９２は、層間絶縁膜９０を貫通し、消去ゲートＥＧ上のシリサイド膜８５につながるように形成される。また、このコンタクト９２は、ダミーセルＤＭＣの選択ゲートＳＬＧ上に形成されたシリサイド膜８３に接触するように形成される。このように、単位消去ブロックの端において、消去ゲートＥＧは、コンタクト９２を介してダミーセルＤＭＣの選択ゲートＳＬＧに電気的に接続される。ダミーセルＤＭＣの選択ゲートＳＬＧは、消去ゲートＥＧをＹ方向に引き出すための消去線ＥＬとなる。
【００５８】
その後、コンタクト９１に接続されＸ方向に延在するビット線（図示されない）が形成される。また、上層配線等が形成される。このようにして、本実施の形態に係る不揮発性半導体記憶装置が製造される。
【００５９】
１−３．動作
次に、本実施の形態に係る不揮発性半導体記憶装置の動作を説明する。
【００６０】
（プログラム）
データプログラムは、ＣＨＥ方式で実現される。特に、ＣＨＥ方式の一種であるソースサイド注入（SSI: Source Side Injection）方式で行われる。図１８は、データプログラム動作時の印加電位の一例を示している。例えば、選択ゲートＳＬＧ、プログラムゲートＰＧ、消去ゲートＥＧ、ソース線ＳＬ、ビット線（第２拡散領域７０）のそれぞれへの印加電位は、２Ｖ、６Ｖ、０Ｖ、６Ｖ、０．３Ｖである。このとき、第１拡散領域５０はドレインとして機能し、一方、第２拡散領域７０はソースとして機能する。第２拡散領域７０から放出された電子は、チャネル領域ＣＮＬ中で加速されホットエレクトロンとなる。特に、選択ゲートＳＬＧと浮遊ゲートＦＧの間の境界近傍では、それらの間の強電界により、多数のホットエレクトロンが生成される。生成されたホットエレクトロンの一部が、浮遊ゲートＦＧに注入される。その結果、メモリセルトランジスタの閾値電圧が増加する。
【００６１】
（消去）
データ消去は、ＦＮトンネル方式で実現される。図１９は、データ消去動作時の印加電位の一例を示している。例えば、選択ゲートＳＬＧ、プログラムゲートＰＧ、消去ゲートＥＧ、ソース線ＳＬ、ビット線（第２拡散領域７０）のそれぞれへの印加電位は、０Ｖ、０Ｖ、８Ｖ、０Ｖ、０Ｖである。つまり、消去ゲートＥＧには、高電位が印加される。その結果、ＦＮトンネリングにより、浮遊ゲートＦＧ中の電子がトンネル絶縁膜２０を通して消去ゲートＥＧに引き抜かれる。これにより、メモリセルトランジスタの閾値電圧が減少する。
【００６２】
上述の通り、本実施の形態に係る消去ゲートＥＧは、浮遊ゲートＦＧの斜め下に配置されている。つまり、消去ゲートＥＧと浮遊ゲートＦＧとの間の余計な容量カップリングが排除されている。消去ゲートＥＧと浮遊ゲートＦＧとの間の容量カップリングが低減されるため、消去動作が高速化され、消去効率が向上する。更に、浮遊ゲートＦＧの下端部ＥＵ（エッジ部）近傍には、「電界集中」が発生する。消去ゲートＥＧがその下端部ＥＵと対向しているため、電界集中によって消去効率（電子引き抜き効率）は更に向上する。特に、消去ゲートＥＧが下端部ＥＵと対向する凹部ＥＣを有している場合、電界集中がより強まり、好適である。
【００６３】
尚、ＦＮトンネリングをアシストするために、プログラムゲートＰＧに−２Ｖ程度の負電位が印加されてもよい。この場合、その負電位によって浮遊ゲートＦＧの電位が低下し、浮遊ゲートＦＧと消去ゲートＥＧの間の電位差が増す。これにより、消去効率は更に向上する。
【００６４】
（読み出し）
図２０は、データ読み出し動作時の印加電位の一例を示している。例えば、選択ゲートＳＬＧ、プログラムゲートＰＧ、消去ゲートＥＧ、ソース線ＳＬ、ビット線（第２拡散領域７０）のそれぞれへの印加電位は、２Ｖ、２Ｖ、０Ｖ、０Ｖ、０．５Ｖである。このとき、第１拡散領域５０はソースとして機能し、一方、第２拡散領域７０はドレインとして機能する。プログラム状態のメモリセルトランジスタの閾値電圧は高いため、読み出し電流は流れにくい。一方、消去状態のメモリセルトランジスタの閾値電圧は低いため、読み出し電流が流れやすい。読み出し電流を所定のリファレンスレベルと比較することによって、データの判定が可能である。
【００６５】
１−４．効果
本実施の形態によれば、データ消去用の消去ゲートＥＧが独立して設けられる。データ消去時には、その消去ゲートＥＧに高電位が印加されるため、選択ゲートＳＬＧには高電位を印加する必要が無い。従って、信頼性の観点から選択ゲートＳＬＧ直下の第２ゲート絶縁膜６０を厚くする必要が無くなり、第２ゲート絶縁膜６０をできるだけ薄くすることが可能となる。このことは、読み出し電流の増加と読み出し速度の向上に寄与する。
【００６６】
更に、本実施の形態によれば、消去ゲートＥＧは、浮遊ゲートＦＧの上面ＳＴより下方に位置し、浮遊ゲートＦＧの下端部ＥＵと対向するように形成される。すなわち、消去ゲートＥＧは、浮遊ゲートＦＧの“斜め下”に配置される。従って、消去ゲートＥＧと浮遊ゲートＦＧとの間の余計な容量カップリングが排除される。消去ゲートＥＧと浮遊ゲートＦＧとの間の容量カップリングが低減されるため、消去動作が高速化され、消去効率が向上する。また、データ消去動作時、浮遊ゲートＦＧの下端部ＥＵ近傍には電界集中が発生する。消去ゲートＥＧはその下端部ＥＵと対向しているため、電界集中によって消去効率（電子引き抜き効率）は更に向上する。このように、本実施の形態によれば、読み出し速度と共に消去速度をも向上させることが可能となる。
【００６７】
また、消去ゲートＥＧが浮遊ゲートＦＧの斜め下に配置される場合、上述の通り、消去ゲートＥＧをＳＴＩ構造５に埋め込むことも可能である。この場合は、独立した消去ゲートＥＧを設けるために、素子分離領域が有効に活用されていると言える。これにより、独立した消去ゲートＥＧの設置に伴う単位セル面積の増大が防止される。更に、消去ゲートＥＧがトレンチ１５（ＦＧスリット）に埋め込まれる場合、上述の通り、消去ゲートＥＧと浮遊ゲートＦＧを自己整合的に形成することが可能である。これにより、単位セル面積を縮小することができる。
【００６８】
本実施の形態では、消去ゲートＥＧは、第１拡散領域５０やソース線ＳＬの上には設けられていない。従って、ソース線ＳＬの上面をシリサイド化し、データ読み出し動作時のソース抵抗を低減することができる。結果として、読み出し電流が増加し、読み出し速度が向上する。
【００６９】
また、本実施の形態では、浮遊ゲートＦＧ上にプログラムゲートＰＧが設けられる。データプログラム時やデータ読み出し時には、そのプログラムゲートＰＧに所定の電位を印加することにより、浮遊ゲートＦＧの電位を上昇させることができる。浮遊ゲートＦＧの電位を上昇させるために、第１拡散領域５０と浮遊ゲートＦＧとの間の容量カップリングを利用する必要は無い。第１拡散領域５０と浮遊ゲートＦＧとのオーバーラップを大きくとる必要が無くなるため、浮遊ゲートＦＧのゲート長を短縮し、単位セル面積を縮小することができる。
【００７０】
１−５．変形例
本実施の形態に係る不揮発性半導体記憶装置の構造は、上述のものに限られない。例えば図２１に示されるように、ＳＴＩ構造５が半導体基板１の表面から突出している場合、消去ゲートＥＧの全体がその突出部内だけに形成されていてもよい。この場合、消去ゲートＥＧの全体は半導体基板１の表面より上に位置するが、浮遊ゲートＦＧの斜め下に位置していることには変わりなく、同じ効果が得られる。製造工程も同様である。トレンチ（ＦＧスリット）１５の深さを調整するだけで、図２１で示された構造が得られる。
【００７１】
また例えば、図２２に示されるように、ＳＴＩ構造５は半導体基板１の表面から突出していなくてもよい。この場合、浮遊ゲートＦＧの断面形状は矩形となる。消去ゲートＥＧは、ＳＴＩ構造５に埋め込まれ、浮遊ゲートＦＧの斜め下に位置する。その結果、同じ効果が得られる。製造工程も同様である。
【００７２】
図２３は、浮遊ゲートＦＧと消去ゲートＥＧの位置関係をより一般化して示す概念図である。重要なことは、消去ゲートＥＧが浮遊ゲートＦＧの上面ＳＴより下方に位置し、浮遊ゲートＦＧの下面ＳＵの端部ＥＵと対向していることである。これにより、浮遊ゲートＦＧと消去ゲートＥＧの対向面積が小さくなり、カップリング容量が低減される。また、浮遊ゲートＦＧの下端部ＥＵ近傍に発生する電界集中を利用することにより、電子引き抜き効率が向上する。
【００７３】
２．第２の実施の形態
本発明の第２の実施の形態では、プログラムゲートＰＧが省略される。第１の実施の形態と同じ構成には同一の符号が付され、重複する説明は適宜省略される。
【００７４】
図２４は、第２の実施の形態に係る不揮発性半導体記憶装置の構造を概略的に示す平面図である。図２５Ａ及び図２５Ｂは、図２４中の線Ａ−Ａ’及び線Ｂ−Ｂ’に沿った断面構造をそれぞれ示している。図２５Ａに示されるように、プログラムゲートＰＧが省略されており、その代わり、浮遊ゲートＦＧ上には厚い絶縁膜１２が形成されている。また、図２５Ｂに示されるように、絶縁膜１２と保護絶縁膜２５との間のトレンチ領域には、絶縁膜２７が埋め込まれている。
【００７５】
本実施の形態に係る不揮発性半導体記憶装置の製造方法は、次の通りである。
【００７６】
図２６は、既出の図４に相当する製造工程でのＢ−Ｂ’断面構造を示している。図４で示された構造が得られた後、更に、ＦＧ材料膜１１上に比較的厚い絶縁膜１２が形成される。続いて、第１の実施の形態（図５参照）と同様の方法で、図２７に示されるようなトレンチ１５（ＦＧスリット）が形成される。所定のパターンを有するレジストマスクＲＥＳを用いることにより、絶縁膜１２、ＦＧ材料膜１１及びＳＴＩ構造５の一部がエッチングされ、トレンチ１５が形成される。その後、第１の実施の形態（図６〜図８参照）と同様に、トンネル絶縁膜２０、消去ゲートＥＧ、及び保護絶縁膜２５が形成される。
【００７７】
続いて、ＣＶＤ法によって絶縁膜２７が全面に堆積された後、エッチバックが行われる。その結果、図２８に示されるように、スリット１５の残り領域に絶縁膜２７が埋め込まれる。その後、既出の図９で示されたような絶縁膜３０やＰＧ材料膜３１の堆積は実施されず、ゲートプロセスに移行する。図２９は、既出の図１０に相当する製造工程でのＡ−Ａ’断面構造を示している。図２９に示されるように、所定のレジストマスクを用いることにより、絶縁膜１２、ＦＧ材料膜１１、及び第１ゲート絶縁膜１０がエッチングされる。このとき、エッチング条件を適切に調整することにより、図２８で示された絶縁膜２７も除去される。ＦＧ材料膜１１のパターンニングにより、浮遊ゲートＦＧが形成される。
【００７８】
その後の製造プロセスは、第１の実施の形態と同様である。但し、第１拡散領域５０は、浮遊ゲートＦＧとのオーバーラップが大きくなるように形成される。その第１拡散領域５０が、プログラムゲートＰＧの代わりとして用いられる。データプログラム時やデータ読み出し時には、第１拡散領域５０と浮遊ゲートＦＧとの間の容量カップリングにより、浮遊ゲートＦＧの電位が上昇する。
【００７９】
消去ゲートＥＧの特徴及びデータ消去動作は、第１の実施の形態と同じである。その結果、第１の実施の形態と同じ効果が得られる。
【図面の簡単な説明】
【００８０】
【図１】図１は、本発明の第１の実施の形態に係る不揮発性半導体記憶装置の構造を概略的に示す平面図である。
【図２Ａ】図２Ａは、図１中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図２Ｂ】図２Ｂは、図１中の線Ｂ−Ｂ’に沿った構造を示す断面図である。
【図２Ｃ】図２Ｃは、図１中の線Ｃ−Ｃ’に沿った構造を示す断面図である。
【図２Ｄ】図２Ｄは、図１中の線Ｄ−Ｄ’に沿った構造を示す断面図である。
【図２Ｅ】図２Ｅは、図１中の線Ｅ−Ｅ’に沿った構造を示す断面図である。
【図３】図３は、第１の実施の形態に係る構造の製造工程を示している。
【図４】図４は、第１の実施の形態に係る構造の製造工程を示している。
【図５】図５は、第１の実施の形態に係る構造の製造工程を示している。
【図６】図６は、第１の実施の形態に係る構造の製造工程を示している。
【図７】図７は、第１の実施の形態に係る構造の製造工程を示している。
【図８】図８は、第１の実施の形態に係る構造の製造工程を示している。
【図９】図９は、第１の実施の形態に係る構造の製造工程を示している。
【図１０】図１０は、第１の実施の形態に係る構造の製造工程を示している。
【図１１】図１１は、第１の実施の形態に係る構造の製造工程を示している。
【図１２】図１２は、第１の実施の形態に係る構造の製造工程を示している。
【図１３】図１３は、第１の実施の形態に係る構造の製造工程を示している。
【図１４】図１４は、第１の実施の形態に係る構造の製造工程を示している。
【図１５】図１５は、第１の実施の形態に係る構造の製造工程を示している。
【図１６】図１６は、第１の実施の形態に係る構造の製造工程を示している。
【図１７】図１７は、第１の実施の形態に係る構造の製造工程を示している。
【図１８】図１８は、データプログラム動作を説明するための概念図である。
【図１９】図１９は、データ消去動作を説明するための概念図である。
【図２０】図２０は、データ読み出し動作を説明するための概念図である。
【図２１】図２１は、第１の実施の形態の変形例を示す断面図である。
【図２２】図２２は、第１の実施の形態の他の変形例を示す断面図である。
【図２３】図２３は、本発明の実施の形態に係る不揮発性半導体記憶装置を示す概念図である。
【図２４】図２４は、本発明の第２の実施の形態に係る不揮発性半導体記憶装置の構造を概略的に示す平面図である。
【図２５Ａ】図２５Ａは、図２４中の線Ａ−Ａ’に沿った構造を示す断面図である。
【図２５Ｂ】図２５Ｂは、図２４中の線Ｂ−Ｂ’に沿った構造を示す断面図である。
【図２６】図２６は、第２の実施の形態に係る構造の製造工程を示している。
【図２７】図２７は、第２の実施の形態に係る構造の製造工程を示している。
【図２８】図２８は、第２の実施の形態に係る構造の製造工程を示している。
【図２９】図２９は、第２の実施の形態に係る構造の製造工程を示している。
【符号の説明】
【００８１】
１    半導体基板
５    ＳＴＩ構造
１０    第１ゲート絶縁膜
１１    ＦＧ材料膜
１２    絶縁膜
１５    トレンチ（ＦＧスリット）
２０    トンネル絶縁膜
２１    ＥＧ材料膜
２５    保護絶縁膜
２７    絶縁膜
３０    ＯＮＯ膜
３１    ＰＧ材料膜
４０    保護絶縁膜
４５    保護絶縁膜
５０    第１拡散領域
５１    ＳＬ材料膜
５５    保護絶縁膜
６０    第２ゲート絶縁膜
６１    ＳＬＧ材料膜
７０    第２拡散領域
７５    サイドウォール
８１    シリサイド膜
８２    シリサイド膜
８３    シリサイド膜
８４    シリサイド膜
８５    シリサイド膜
９０    層間絶縁膜
９１    コンタクト
９２    コンタクト
１００    メモリセルアレイ
ＭＣ    メモリセル
ＤＭＣ    ダミーセル
ＣＮＬ    チャネル領域
ＦＧ    浮遊ゲート
ＰＧ    プログラムゲート
ＥＧ    消去ゲート
ＳＬＧ    選択ゲート
ＳＬ    ソース線（ソースプラグ）
ＥＬ    消去線
【図１】
0005503843.tif 000002
【図２Ａ】
0005503843.tif 000003
【図２Ｂ】
0005503843.tif 000004
【図２Ｃ】
0005503843.tif 000005
【図２Ｄ】
0005503843.tif 000006
【図２Ｅ】
0005503843.tif 000007
【図３】
0005503843.tif 000008
【図４】
0005503843.tif 000009
【図５】
0005503843.tif 000010
【図６】
0005503843.tif 000011
【図７】
0005503843.tif 000012
【図８】
0005503843.tif 000013
【図９】
0005503843.tif 000014
【図１０】
0005503843.tif 000015
【図１１】
0005503843.tif 000016
【図１２】
0005503843.tif 000017
【図１３】
0005503843.tif 000018
【図１４】
0005503843.tif 000019
【図１５】
0005503843.tif 000020
【図１６】
0005503843.tif 000021
【図１７】
0005503843.tif 000022
【図１８】
0005503843.tif 000023
【図１９】
0005503843.tif 000024
【図２０】
0005503843.tif 000025
【図２１】
0005503843.tif 000026
【図２２】
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【図２３】
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【図２４】
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【図２５Ａ】
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【図２５Ｂ】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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