(57)【特許請求の範囲】
【請求項１】
各々がテスト・パターンを含む第１群のＮ個の連続フレームを作成する工程であって、但しＮ≧２であり、前記Ｎ個の連続フレームにはｎ＝１，２，．．．，Ｎの番号付けがされている工程と、
診断機能を増強したテスト・パターンを有するオフセット・テスト・パターンを形成するため、ｎ＝２〜Ｎの番号付けがなされた前記フレームに含まれる各テスト・パターンをｎ＝１の番号付けがなされた前記フレームに対して所定量だけオフセットする工程と、
を含む方法であり、
前記テスト・パターンの前記診断機能は、ｍ＝１，２，．．．，Ｍ、Ｍ≧２の番号付けがなされたＭ個の受信機ラッチを有する受信機をテストするために、増強され、
Ｎ≧Ｍであり、かつ、
Ｎ＝ｉＭであり、但しｉは≧１の整数であることを特徴とする方法。
【請求項２】
前記所定量はｎ−１に等しいビット数によって得られる請求項１に記載の方法。
【請求項３】
Ｎ個の連続フレームの後続群を作成する工程、および
ｎ＝２〜Ｎの番号付けがなされたフレームの前記後続群の各フレームを先行フレームに対して１ビットだけオフセットする工程という付加的な工程を更に含む請求項２に記載の方法。
【請求項４】
Ｎ個の連続フレームの前記第１および後続の群をエンコードする付加的な工程を更に含む請求項３に記載の方法。
【請求項５】
前記エンコードは８ｂ／１０ｂエンコードを含み、前記テスト・パターンはファイバ・チャネル標準、ＳＡＳ（シリアル・アタッチドＳＣＳＩ（スモール・コンピュータ・システム・インターフェース））標準、ＳＡＴＡ（シリアル・アドバンスト・テクノロジー・アタッチメント）標準、ＰＣＩＥ（ＰＣＩ（周辺機器インターフェース）エクスプレス）標準、およびＲａｐｉｄＩＯ（ＲａｐｉｄＩＯ Ｔｒａｄｅ Ａｓｓｏｃｉａｔｉｏｎにより規定されたＲａｐｉｄＩＯ相互接続アーキテクチャ）標準の少なくとも１つに対応する標準ジッタ・テスト・パターンを含む請求項4に記載の方法。
【請求項６】
各々がテスト・パターンを含む第１群のＮ個の連続フレームを作成するように構成され、但しＮ≧２であり、前記Ｎ個の連続フレームにはｎ＝１，２，．．．，Ｎの番号付けがされているパターン発生器と、
前記パターン発生器に結合され、診断機能を増強したテスト・パターンを有するオフセット・テスト・パターンを形成するため、ｎ＝２〜Ｎの番号付けがなされた前記フレームに含まれる各テスト・パターンをｎ＝１の番号付けがなされた前記フレームに対して所定量だけオフセットするように構成されたオフセット・コンストラクタとを含み、
前記所定量はｎ−１に等しいビット数によって得られ、
前記テスト・パターンの前記診断機能はｍ＝１，２，．．．，Ｍ、Ｍ≧２の番号付けがなされたＭ個の受信機ラッチを有する受信機をテストするために増強され、
Ｎ≧Ｍであり、かつ、
Ｎ＝ｉＭであり、但しｉは≧１の整数であることを特徴とする装置。
【請求項７】
前記オフセットをｎ＝２〜Ｎの番号付けがなされた前記各フレームから除去するように構成されたオフセット・デコンストラクタと,
前記オフセット・デコンストラクタの出力を基準と比較するように構成されたチェッカーと、
前記通信デバイスを前記オフセット・コンストラクタと前記オフセット・デコンストラクタとの間に相互接続するように構成されたインターフェース・モジュールと、
を更に含む請求項６に記載の装置。
【請求項８】
前記パターン発生器と前記オフセット・コンストラクタとの間に挿入され、Ｎ個の連続フレームの前記第１および後続の群を受け、前記フレームをエンコードすることによって、エンコードされたフレームを作成し、前記エンコードされたフレームを前記オフセット・コンストラクタへと送るように構成されたエンコーダと、
前記オフセット・デコンストラクタと前記チェッカーとの間に挿入され、前記オフセット・デコンストラクタから、前記オフセットが除去されたｎ＝２〜Ｎの番号の前記エンコードされたフレームを受け、前記エンコードされたフレームをデコードするように構成されたデコーダとを更に含み、
前記オフセット・コンストラクタは前記エンコードされたフレームをオフセットするように構成され、前記オフセット・デコンストラクタは前記エンコードされたフレームから前記オフセットを除去するように構成されている請求項７に記載の装置。
【請求項９】
組込みテスト機能を有する通信用途向け集積回路であって、
通信部と、組込みテスト部とを含み、一方、前記組込みテスト部は、
各々がテスト・パターンを含む第１群のＮ個の連続フレームを作成するように構成され、但しＮ≧２であり、前記Ｎ個の連続フレームにはｎ＝１，２，．．．，Ｎの番号付けがされているパターン発生器と、
前記パターン発生器に結合され、診断機能を増強した前記テスト・パターンを有するオフセット・テスト・パターンを形成するため、ｎ＝２〜Ｎの番号付けがなされた前記フレームに含まれる各テストパターンをｎ＝１の番号付けがなされた前記フレームに対して所定量だけオフセットするように構成されたオフセット・コンストラクタと、
前記オフセットをｎ＝２〜Ｎの番号付けがなされた前記各フレームから除去するように構成されたオフセット・デコンストラクタと、
前記オフセット・デコンストラクタの出力を基準と比較するように構成されたチェッカーと、
前記通信部を前記オフセット・コンストラクタと前記オフセット・デコンストラクタとの間に相互接続するように構成されたインターフェース部と、
前記所定量はｎ−１に等しいビット数によって得られ、
前記通信部は、ｍ＝１，２，．．．，Ｍ、Ｍ≧２の番号付けがなされたＭ個の受信機ラッチを有する受信機を備え、
Ｎ≧Ｍであり、かつ、
Ｎ＝ｉＭであり、但しｉは≧１の整数であることを特徴とする集積回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般に通信機器に関し、特にこのような機器をテストするためのオフセット・テスト・パターンを作成する装置および方法に関する。
【背景技術】
【０００２】
通信機器は一般に、適切な性能を確証するためテストされなければならない。このようなテストには例えば、設計の候補のプロトタイプの適正な機能が確証される開発テスト、個別部品または１台の機器が仕様に従って機能することが確認される受け入れテスト、または機器の適正な機能が現場で監視される継続的な実地テストが含まれることがある。このようなテストは例えば、外部のテスト機器、または組込み自己テスト（ＢＩＳＴ）機能によって行うことができる。
【０００３】
通信機器のテストの一様式は、機器が使用中に取り扱うデータの種類をシミュレートするテスト・パターンにかけることである。例えば、Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ  Ｆｒａｍｉｎｇ  ａｎｄ  Ｓｉｇｎａｌｉｎｇ  ｄｒａｆｔ  ｓｔａｎｄａｒｄ  ＦＣ−ＦＳ  Ｒｅｖ１．８０は提案されている米国情報技術規格である。前記の標準規格の用途に関連して、８ｂ１０ｂエンコードされたランダム・ジッタ・テスト・パターンを標準フレームへとフレーミングすることによって形成されたファイバ・チャネル・ジッタ許容度パターンを使用可能である。例えばシリアライザ／デシリアライザのようなある種の通信機器は複数の受信機ラッチを有することがある。このような機器で従来のテスト技術が用いられる場合、各ラッチは静的パターンにしかさらされず、したがって所定のラッチの静的な単一障害しか検出されないことがある。
【非特許文献１】Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ  Ｆｒａｍｉｎｇ  ａｎｄ  Ｓｉｇｎａｌｉｎｇ  ｄｒａｆｔ  ｓｔａｎｄａｒｄ  ＦＣ−ＦＳ  Ｒｅｖ１．８０
【非特許文献２】ｔｈｅ  ｆｉｂｒｅ  ｃｈａｎｎｅｌ−Ｍｅｔｈｏｄｏｌｏｇｉｅｓ  ｆｏｒ  Ｊｉｔｔｅｒ  ａｎｄ  Ｓｉｇｎａｌ  Ｑｕａｌｉｔｙ（ＦＣ−ＭＪＳＱ）Ｓｐｅｃｉｆｉｃａｔｉｏｎ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ  Ｒｅｖ．２００３年３月１０日の表Ａ．１１
【発明の開示】
【発明が解決しようとする課題】
【０００４】
したがって、複数の受信機ラッチを有する機器、およびパターン・オフセットにより利点が得られるその他の機器向けに、オフセットが利用されないテスト技術を用いるよりも多くの障害モードを検出可能であるように、連続フレームでのテスト・パターンのオフセットが可能な装置および方法を提供することが望まれよう。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、オフセット・テスト・パターンを作成する例示的方法は、各々がテスト・パターンを含む第１群のＮ個の連続フレームを作成する工程であって、但しＮ≧２であり、Ｎ個の連続フレームにはｎ＝１，２，．．．，Ｎの番号付けがされている工程と、テスト・パターンの診断機能を増強するため、ｎ＝２〜Ｎの番号付けがなされた各フレームを第１のフレームに対して所定量だけオフセットする工程とを含むことができる。
【０００６】
別の態様では、通信デバイスをテストするための装置の一実施形態は、各々が前記の種類のテスト・パターンを含む第１群のＮ個の連続フレームを作成するように構成されたパターン発生器と、パターン発生器に結合されたオフセット・コンストラクタとを含むことができる。オフセット・コンストラクタは前項に記載のようにフレームをオフセットするように構成可能である。
更に別の態様では、本発明の別の実施形態による装置は、例えば集積回路のような通信回路、デバイス、または部品にＢＩＳＴ機能を付与するように構成可能である。
【発明を実施するための最良の形態】
【０００７】
本発明、ならびに本発明の別の特徴および利点の更に完全な理解は下記の詳細な説明および図面を参照することによって得られる。
ここで本発明の一態様によるオフセット・テスト・パターンの例示的な方法の工程を示すフローチャート１００を示す図１を参照されたい。この方法は、各々がテスト・パターンを含む第１群のＮ個の連続フレームを作成し、但しＮ≧２であり、前記Ｎ個の連続フレームにはｎ＝１，２，．．．，Ｎの番号付けがされている工程と、テスト・パターンの診断機能を増強するため、ｎ＝２〜Ｎの番号付けがなされた各フレームをｎ＝１の番号付けがなされたフレームに対して所定量だけオフセットする工程とを含むことができる。例えば、フローチャート１００に示されるように、ブロック１０２で開始後、ブロック１０４でフレームが作成可能である。オプションとして、ブロック１０６でフレームがエンコードされることが可能である。次に、フレームは例えばブロック１０８で先行フレームからオフセットされることができる。作成された最初のフレームの場合は、オフセットされる先行フレームがないので、このような場合にはオフセット動作は必要ないことが理解されよう。
【０００８】
決定ブロック１１０で示されるように、所定のフレーム群用に作成されるべき追加フレームがある場合は、工程はブロック１０４にループバックすることができる。したがって、一例としてＮ＝４である場合は、最初にブロック１０４、１０６（オプション）および１０８を通過し、その後、４つのフレームの全てが作成されるまで３回反復されよう。決定ブロック１１２で示されるように、次に追加のフレーム群が必要であるか否かを決定できよう。必要である場合は、再びブロック１０４にループバックされよう。例えば、前述のように最初の４フレームの作成後にそれぞれ４フレームの２群を作成したい場合は、ブロック１１０からブロック１１２へと進み、Ｎ（この場合は４）フレームの別の群が必要であることを決定し、４フレームの第２群の４つの追加フレーム用の工程を反復する。追加フレーム群が必要ではない場合は、例えばブロック１１４のとおり終了するが、勿論、追加テストが必要な場合はこの方法を再び通過することができることが理解されよう。
【０００９】
フレームが先行フレームからオフセットされる所定量は、テスト中の機器が結果として所望のパターンにさらされる任意の量でよい。代表的な場合は、所定量はｎ−１に等しいビット数でよく、すなわち、各フレームは先行フレームと比較して１ビットだけオフセットされることができる。テストされる機器の種類、ならびに機器、そのテスト、およびその動作を制御する適用可能な１つまたは複数の標準規格に応じて、必要である場合、または望ましい場合はエンコード工程を使用可能である。前述のファイバ・チャネル標準の場合は、８ｂ１０ｂエンコードを使用可能である。他の標準規格によるテスト・パターンを使用することが可能である。限定的ではない例として、このような他の標準規格にはＳＡＳ（シリアル・アタッチドＳＣＳＩ（スモール・コンピュータ・システム・インターフェース））、ＳＡＴＡ（シリアル・アドバンスト・テクノロジー・アタッチメント）、ＰＣＩＥ（ＰＣＩ（周辺機器インターフェース）エクスプレス、およびＲａｐｉｄＩＯ（ＲａｐｉｄＩＯ  Ｔｒａｄｅ  Ａｓｓｏｃｉａｔｉｏｎにより規定されたＲａｐｉｄＩＯ相互接続アーキテクチャ）を含めることができる。
【００１０】
前述のとおり、本発明の一態様によって、所定のテスト・パターンの診断機能を増強するためにフレームをオフセットすることが可能になる。一例として、このようなオフセットにより利点が得られる１つの種類の機器はｍ＝１，２，．．．，Ｍの番号が付された２つまたはそれ以上のラッチを有する受信機であり、このようなラッチは例えばＧＨｚ程度の周波数で動作する高速データ・ラッチであってよい。受信機は自立型ユニットであってもよく、または送信と受信の双方の機能を有するユニットに付随するものでもよい。１つの用例はシリアライザ／  デシリアライザ（ＳｅｒＤｅｓ）用である。このような場合は、オフセット工程にかけられるフレーム群内のフレーム数ＮはＭ以上で、Ｍの整数倍であるものとする。
Ｎ≧Ｍ              （１）
Ｎ＝ｉＭ            （２）
但しｉは１以上かそれに等しい整数である。
【００１１】
ここで各々Ｎ＝４である２群のフレーム２０２、２０４を示した図２に注目されたい。テスト・パターンは文字「ＴＥＳＴＰＡＴ」として示されているが、テスト・パターンはどの標準規格に準拠するかのような判断基準に応じて、いくつかの異なる可能なビット・シーケンスの１つを含むことを当業者は理解されよう。更に、「ＴＥＳＴＰＡＴ」は説明の便宜上、ゼロと１の交互のフレーム内に封入されて示されているが、フレームは所望の任意のビット・シーケンスを含んでいてもよいことが理解されよう。例えば、前述のファイバ・チャネル標準の場合は、テスト・パターンはＳＯＰ（パケットの開始）フィールド、ＤＡＴＡ（テスト・パターン）、ＣＲＣ（巡回冗長検査）フィールド、ＥＯＰ（パケットの終了）フィールド、およびＩＯＳ（アイドル順序セット）を含むフレーム内に封入されている。ｔｈｅ  Ｆｉｂｒｅ  Ｃｈａｎｎｅｌ−Ｍｅｔｈｏｄｏｌｏｇｉｅｓ  ｆｏｒ  Ｊｉｔｔｅｒ  ａｎｄ  Ｓｉｇｎａｌ  Ｑｕａｌｉｔｙ（ＦＣ−ＭＪＳＱ）Ｓｐｅｃｉｆｉｃａｔｉｏｎ  Ｔｅｃｈｎｉｃａｌ  Ｒｅｐｏｒｔ  Ｒｅｖ．２００３年３月１０日の表Ａ．１１、は、通信分野の当業者には公知であり、本発明の態様が使用可能な種類の一例である「規格準拠受信ジッタ許容度パターン」すなわち「ＣＪＰＡＴ」を詳細に開示している。「ＴＥＳＴＰＡＴ」は図２に示された例のそれぞれの後続フレームごとに１ビットだけオフセットされることが分かる。
【００１２】
次に図３を参照すると、３０２、３０４、３０６、および３０８の番号が付された４回の工程で、高速シリアル入力を受信する（ラッチ１〜ラッチ４のラベルがそれぞれ付された）４つのラッチの各々がさらされるデータ・パターンが示されている。本発明のオフセット工程が使用されない場合は、ラッチ１は常に「ＴＥＳＴＰＡＴ」内の最初の「Ｔ」に対応するパターンの部分にさらされ、ラッチ２は常に「Ｅ」にさらされ、以下同様であろう。ラッチ４は最初に「ＴＥＳＰＡＴ」内の第２の「Ｔ」を「見て」から、次に「Ｅ」を、次に最初の「Ｔ」を見ることに留意されたい。
【００１３】
前項に記載の現象の時間を経た効果は、４０２、４０４、４０６、および４０８の番号が付された４回の工程の場合の、図３と同様であるが、４つの文字「ＴＥＳＴ」だけを示すように「ＴＥＳＴＰＡＴ」が封入された交互の１とゼロが除去されている図４を参照することによって最もよく理解されよう。各ラッチは４回の工程の各々で４つの異なる文字「ＴＥＳＴ］、すなわち最初の「Ｔ」、「Ｅ」、「Ｓ」および最後の「Ｔ」の各々にさらされることが分かる。（各文字は勿論、実際のパターンのビット・シーケンスの対応部分を表している。）本発明の態様によるオフセット効果がなければ、各ラッチは他のラッチとは異なるが、時間の経過とともにそれ自体と同様の独自の静的パターンを「見る」ことになることが理解されよう。本発明によるオフセット効果によって、時間の経過とともに各ラッチは他のラッチと同様のパターンにさらされることが可能になる（すなわち、所定の時点でラッチはパターンの別の部分を「見る」が、時間が経過すると各々がフルパターンにさらされることができる。）テスト・パターンは正または負の初期視差を有することがあり、またラボラトリＢＥＲＴＳ（ビット・エラー率テスト・システム）で適合するように充分に小さいことが有利であることに留意されたい。エンコードおよびデコードが使用される場合は、オフセット（およびその後のオフセット除去）は代表的にはエンコードされたデータで行われることに留意されたい。
【００１４】
ここで、本発明の一態様による通信デバイス５０２をテストするための装置５００の実施形態を示す図５に注目されたい。装置５００は各々がテスト・パターンを含む第１群のＮ個の連続フレームを作成するように構成されたパターン発生器５０４と、パターン発生器５０４に結合されたオフセット・コンストラクタ５０８とを含んでいる。例示的方法に関して前述したように、Ｎは２以上とし、Ｎ個の連続フレームにはｎ＝１，２，．．．，Ｎの番号が付されることができる。前記オフセット・コンストラクタ５０８は、前述のようにテスト・パターンの診断機能を高めるために、ｎ＝２〜Ｎの番号が付された各フレームをｎ＝１の番号が付されたフレームに対して所定量だけオフセットするように構成可能である。
【００１５】
装置５００はオプションでパターン発生器５０４とオフセット・コンストラクタ５０８との間に挿入されたエンコーダ５０６を含むことができる。エンコーダ５０６は第１および後続のＮ個の連続フレーム群を受け、フレームをエンコードしてエンコードされたフレームを作成し、エンコードされたフレームをオフセット・コンストラクタ５０８へと送るように構成可能である。更に、装置５００はオプションで各オフセット・フレームからオフセットを除去するように構成されたオフセット・デコンストラクタ５１０と、特別の記号を介してフレームの境界を認識するバイト・アライナ５１２（例えばファイバ・チャネル準拠の物理的リンク層データパスで有用である）と、オフセットが除去されたエンコードされたフレームをデコードするデコーダ５１４（エンコーダ５０６が使用されるときに使用される）と、（所定の用途での必要性に応じてバイト・アライナ５１２および／またはデコーダ５１４を経て送られる）オフセット・デコンストラクタ５１０の出力を基準と比較するように構成されたチェッカー５１６とを含むことができる。チェッカー５１６はこのような目的のために基準５２０（例えば８ｂ１０ｂ基準エンコーダ）に結合された比較器５１８（例えば規格準拠ジッタ・テスト１０ｂシンクロナイザおよびチェッカー）を含むことができる。装置５００は更に通信デバイスをオフセット・コンストラクタ５０８とオフセット・デコンストラクタ５１０との間に相互接続するように構成されたインターフェース・モジュール５２２を含むことができる。素子５０４〜５２０は図５に示されるように結合可能であり、オプションの素子が使用されない場合は、隣接の素子を直接結合可能である。モジュール５２２は例えば、テストされるデバイス５０２への電気および／または光学的相互接続を確立するための適宜のコネクタを含むことができる。デバイス５０２はオフセット・テスト・パターンによる診断により利点が得られるどのような種類のデバイス、装置、個別回路、部品、集積回路、ハイブリッド回路などでもよい。
【００１６】
ここで本発明の別の態様による通信用途向けの集積回路６００の実施形態を示す図６を参照されたい。回路６００は通信部６０２と組込みテスト部６０３とを含むことができる。通信部６０２は集積回路で一般的に実装される、例えば受信機、送受信機の受信機機能、または複数の受信機ラッチを有するシリアライザ／デシリアライザのようなどのような種類の通信機能をも含むことができる。この組込みテスト部は、図５に関連して説明した素子５０４〜５２０と同様の６０４〜６２０の番号が付された１つまたは複数の素子を含むことができる。通信部６０２は、例えば集積回路チップ６００上に形成され、矢印６２２によって示唆されたような適宜の相互接続によって、インターフェース部を介してオフセット・コンストラクタ６０８とオフセット・デコンストラクタ６１０との間に相互接続可能である。必要ならば、インターフェース部は周期的な自己テストおよび／またはその他の診断機能用に通信部６０２をテスト部６０３に選択的の接続するように構成可能である。
【００１７】
本発明の異なる態様および実施形態を例えば専用ハードウエア、特定用途向けファームウエア付きハードウエア、またはそれらの組合せで実装可能であり、テスト・パターンは例えば参照用テーブルまたは適宜に構成されたシフト・レジスタを用いて作成可能である。
【００１８】
本明細書に記載の本発明の技術の少なくとも一部は集積回路内に実装されてもよい。集積回路を形成する際に、一般に複数の同一のダイが半導体ウエーハの表面上の反復されたパターンで製造される。各々のダイは本明細書に記載のような回路全体または素子を含むことができ、また他の構造または回路を含むことができる。個々のダイはウエーハから切断またはダイスカットされて、集積回路としてパッケージされる。集積回路を製造するためにウエーハをいかにダイスカットし、ダイをパッケージするかを当業者は承知していよう。そのように製造された集積回路は本発明の一部であると見なされる。
【００１９】
本発明の実施形態を本明細書に記載してきたが、本発明はこれらの正確な実施形態に限定されるものではなく、添付の特許請求の範囲に記載の本発明の範囲から離れることなく、当業者によって他の様々な変更および修正を行ってもよいことを理解されたい。
【図面の簡単な説明】
【００２０】
【図１】本発明の一態様によるオフセット・テスト・パターンを作成するための例示的方法の工程を示すフローチャートである。
【図２】各々４フレームの２群のオフセット・テスト・パターンの実施例の図面である。
【図３】高速シリアル入力として図２のオフセット・テスト・パターンを受信する受信機の４つのラッチを示す図面である。
【図４】図３の４つのラッチが時間の経過とともにさらされる効果的テスト・パターンを示す図面である。
【図５】本発明の一態様による通信デバイスをテストするための装置の実施形態を示す図面である。
【図６】本発明の別の態様によるＢＩＳＴ機能を有する集積回路の実施例を示す図面である。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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