(57)【特許請求の範囲】
【請求項１】
内部部分に接続されている端子を有する半導体デバイスにおいて、前記半導体デバイスの前記端子用のオンダイ終端を提供するための終端回路であって、
前記終端回路は、
バイアス段と出力段とコンデンサとを含む電源であって、前記出力段がMOSトランジスタの相補型の対を含み、前記電源の出力で供給される電圧が、前記相補型のMOSトランジスタの対の間の接合点から得られ、前記コンデンサが前記接合点と基準電位の間に電気的に接続されている、電源と、
前記端子と前記電源の前記出力との間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路とを含み、
- 前記電源の前記出力での電圧が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい、終端回路。
【請求項２】
前記複数のトランジスタを動作のオーム領域におくために、前記少なくとも1つのNMOSトランジスタのそれぞれのゲートが第1の電圧によってドライブされ、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートが第2の電圧によってドライブされる、請求項1に記載の終端回路。
【請求項３】
前記第1の電圧が約1.8Vであり、前記第2の電圧が約0Vである、請求項2に記載の終端回路。
【請求項４】
前記電源の前記出力での電圧が、前記第1の電圧と前記第2の電圧の実質的に中間である、請求項2に記載の終端回路。
【請求項５】
前記電源の前記出力での電圧が、前記第1の電圧と前記第2の電圧の中間である、請求項4に記載の終端回路。
【請求項６】
前記少なくとも1つのNMOSトランジスタが、異なるレベルに設定されている対応するNMOSゲート電圧によって動作のオーム領域におかれている少なくとも2つのNMOSトランジスタを含む、請求項1に記載の終端回路。
【請求項７】
前記少なくとも1つのPMOSトランジスタが、異なるレベルに設定されている対応するPMOSゲート電圧によって動作のオーム領域におかれている少なくとも2つのPMOSトランジスタを含む、請求項6に記載の終端回路。
【請求項８】
前記終端回路が第1の半導体チップに実装されており、前記電源が前記第1の半導体チップとは異なる第2の半導体チップに実装されている、請求項1に記載の終端回路。
【請求項９】
前記終端回路および前記電源が同一の半導体チップに実装されている、請求項1に記載の終端回路。
【請求項１０】
前記少なくとも1つのNMOSトランジスタのそれぞれが、ゲートおよび1対の導電電極を含み、前記導電電極の一方が前記端子に接続されており、前記導電電極の他方が前記電源に接続されており、前記ゲートが、前記制御回路からの対応するNMOSゲート電圧によってドライブされ、
前記少なくとも1つのPMOSトランジスタのそれぞれが、ゲートおよび1対の導電電極を含み、前記導電電極の一方が前記端子に接続されており、前記導電電極の他方が前記電源の前記出力に接続されており、前記ゲートが、前記制御回路からの対応するPMOSゲート電圧によってドライブされる、請求項1に記載の終端回路。
【請求項１１】
前記少なくとも1つのNMOSトランジスタのそれぞれが、第1の基板電圧を供給する第1の基板電源に接続されている基板電極をさらに含み、前記少なくとも1つのPMOSトランジスタのそれぞれが、前記第1の基板電圧より大きい第2の基板電圧を供給する第2の基板電源に接続されている基板電極をさらに含む、請求項10に記載の終端回路。
【請求項１２】
前記複数のトランジスタを動作のオーム領域におくために、前記NMOSゲート電圧が共通の第1の電圧に設定され、前記PMOSゲート電圧が共通の第2の電圧に設定され、前記第2の基板電圧が前記第1の電圧に等しく、前記第1の基板電圧が前記第2の電圧に等しい、請求項11に記載の終端回路。
【請求項１３】
前記第2の基板電圧および前記第1の電圧が約1.8Vであり、前記第1の基板電圧および前記第2の電圧が約0Vである、請求項11に記載の終端回路。
【請求項１４】
前記第2の電圧が前記第1の基板電圧より小さい、請求項11に記載の終端回路。
【請求項１５】
前記第2の電圧がセル基板バックバイアス電源から得られる、請求項11に記載の終端回路。
【請求項１６】
前記第1の電圧が前記第2の基板電圧より大きい、請求項11に記載の終端回路。
【請求項１７】
前記第1の電圧がワード線電源から得られる、請求項11に記載の終端回路。
【請求項１８】
前記少なくとも1つのNMOSトランジスタのそれぞれが、実質的に同一のチャネル幅を有する、請求項1に記載の終端回路。
【請求項１９】
前記少なくとも1つのPMOSトランジスタのそれぞれが、実質的に同一のチャネル幅を有する、請求項18に記載の終端回路。
【請求項２０】
前記少なくとも1つのNMOSトランジスタが、異なるチャネル幅を有する少なくとも2つのNMOSトランジスタを含む、請求項1に記載の終端回路。
【請求項２１】
前記少なくとも1つのPMOSトランジスタが、異なるチャネル幅を有する少なくとも2つのPMOSトランジスタを含む、請求項20に記載の終端回路。
【請求項２２】
前記制御回路が、オンダイ終端が無効である場合に、前記複数のトランジスタをオフ状態におくようにさらに構成されている、請求項1に記載の終端回路。
【請求項２３】
前記制御回路が、オンダイ終端が有効であるかまたは無効であるかどうかを示すイネーブル信号を受信するための入力部を含む、請求項22に記載の終端回路。
【請求項２４】
前記複数のトランジスタが選択されたMOSトランジスタであり、前記終端回路が、前記端子と前記電源の前記出力との間に接続されている少なくとも1つの選択されていないMOSトランジスタをさらに含み、前記少なくとも1つの選択されていないMOSトランジスタのそれぞれが、オンダイ終端が有効である場合、またオンダイ終端が無効である場合に、前記少なくとも1つの選択されていないMOSトランジスタをオフ状態におく対応するゲート電圧によってドライブされるゲートを有する、請求項1に記載の終端回路。
【請求項２５】
前記選択されたMOSトランジスタと、前記少なくとも1つの選択されていないMOSトランジスタとが、MOSトランジスタの全体的な組を構成し、前記制御回路が、前記MOSトランジスタの全体的な組の中から、前記複数の選択されたMOSトランジスタを特定するためのキャリブレーションプロセスを実行するように構成されているキャリブレータ回路を含む、請求項24に記載の終端回路。
【請求項２６】
前記キャリブレータ回路が、動作のオーム領域におかれているときの、MOSトランジスタの全体的な組におけるそれぞれのMOSトランジスタによって与えられる抵抗にそれぞれ一致する複数の内部抵抗デバイスを含み、前記キャリブレーション回路が基準抵抗へのアクセスを有し、前記キャリブレーションプロセスが、合計した抵抗が基準抵抗に実質的に等しい前記内部抵抗デバイスの特定の組合せを決定することを含み、前記特定の組合せにおける前記内部抵抗デバイスのそれぞれに対して、前記MOSトランジスタの全体的な組におけるそれぞれのMOSトランジスタが、選択されるMOSトランジスタの1つとして特定される、請求項25に記載の終端回路。
【請求項２７】
前記キャリブレータ回路が、動作のオーム領域におかれている前記MOSトランジスタの全体的な組におけるそれぞれのMOSトランジスタによって与えられる抵抗を特定する参照テーブルへのアクセスを有し、前記キャリブレーションプロセスが、合計した抵抗が前記基準抵抗に実質的に等しい、前記MOSトランジスタの全体的な組におけるMOSトランジスタの特定の組合せを特定するために前記参照テーブルを調べることを含み、前記特定の組合せにおけるMOSトランジスタが、選択されたMOSトランジスタとして特定される、請求項25に記載の終端回路。
【請求項２８】
前記キャリブレータ回路が、受信したキャリブレーションイネーブル信号がアサートされていることを検出したことに応じて、前記キャリブレーションプロセスを実行する、請求項25に記載の終端回路。
【請求項２９】
前記電源の前記出力と前記端子の間の電気抵抗が、前記複数の選択されたMOSトランジスタと、前記少なくとも1つの選択されていないMOSトランジスタとのかなりの部分に起因する、請求項24に記載の終端回路。
【請求項３０】
前記内部部分に接続されている第2の端子を有する前記半導体デバイスにおいて、
前記第2の端子と前記電源の前記出力との間に接続されており、少なくとも1つの第2のNMOSトランジスタと、少なくとも1つの第2のPMOSトランジスタとを含む複数の第2のトランジスタをさらに含み、
前記制御回路がさらに、前記少なくとも1つの第2のNMOSトランジスタのそれぞれのゲートを対応する第2のNMOSゲート電圧でドライブし、前記少なくとも1つの第2のPMOSトランジスタのそれぞれのゲートを対応する第2のPMOSゲート電圧でドライブするためにあり、またオンダイ終端が有効である場合に前記複数の第2のトランジスタを動作のオーム領域におくように前記第2のNMOSゲート電圧および前記第2のPMOSゲート電圧を制御するように構成されており、
前記電源の前記出力での電圧が、前記第2のNMOSゲート電圧のそれぞれより小さく、前記第2のPMOSゲート電圧のそれぞれより大きい、請求項1に記載の終端回路。
【請求項３１】
前記電源の前記出力と前記端子の間の電気抵抗が、前記複数のトランジスタの実質的な部分に起因する、請求項1に記載の終端回路。
【請求項３２】
前記複数のトランジスタが動作のオーム領域におかれている場合に、前記電源の前記出力と前記端子の間の導電性が、前記複数のトランジスタの実質的な部分に起因する、請求項1に記載の終端回路。
【請求項３３】
前記電源の前記出力での前記電圧が約0.9Vである、請求項1に記載の終端回路。
【請求項３４】
内部部分と、
バイアス段と出力段とコンデンサとを含む電源であって、前記出力段がMOSトランジスタの相補型の対を含み、前記電源の出力で供給される電圧が、前記相補型のMOSトランジスタの対の間の接合点から得られ、前記コンデンサが前記接合点と基準電位の間に電気的に接続されている、電源と、
前記内部部分に接続されている端子と、
前記端子と前記電源の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路と
を含み、
前記電源の前記出力での電圧が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい、オンダイ終端を有する半導体デバイス。
【請求項３５】
内部部分に接続されている端子を有する半導体デバイスにおいて、前記半導体デバイスの前記端子用のオンダイ終端を提供するための終端回路であって、
前記終端回路は、
前記端子と電源との間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている制御回路であるとともに、前記電源が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給する、制御回路と、
前記制御回路と、前記少なくとも1つのNMOSトランジスタのうちの対応するNMOSトランジスタのゲートとの間にある第1のレベルシフタであって、前記制御回路によって提供される入力電圧に基づいて対応するNMOSゲート電圧を出力するように構成された第1のレベルシフタであるとともに、前記入力電圧が、前記入力電圧が、前記対応するNMOSゲート電圧より小さいダイナミックレンジを有する、第1のレベルシフタと、
前記制御回路と、前記少なくとも1つのPMOSトランジスタのうちの対応するPMOSトランジスタのゲートとの間にある第2のレベルシフタであって、前記制御回路によって提供される第2の入力電圧に基づいて対応するPMOSゲート電圧を出力するように構成された第2のレベルシフタであるとともに、前記第2の入力電圧が、前記対応するPMOSゲート電圧より小さいダイナミックレンジを有する、第2のレベルシフタと
を含む、終端回路。
【請求項３６】
前記複数のトランジスタを動作のオーム領域におくために、前記少なくとも1つのNMOSトランジスタのそれぞれのゲートが第1の電圧で駆動されるとともに、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートが第2の電圧で駆動され、
前記電源によって供給される電圧が、前記第1の電圧と前記第2の電圧の実質的に中間である、請求項35に記載の終端回路。
【請求項３７】
前記少なくとも1つのNMOSトランジスタのそれぞれが、ゲートおよび1対の導電電極を含み、前記導電電極の一方が前記端子に接続されており、前記導電電極の他方が前記電源に接続されており、前記ゲートが、前記制御回路からの対応するNMOSゲート電圧によってドライブされ、
前記少なくとも1つのPMOSトランジスタのそれぞれが、ゲートおよび1対の導電電極を含み、前記導電電極の一方が前記端子に接続されており、前記導電電極の他方が前記電源に接続されており、前記ゲートが、前記制御回路からの対応するPMOSゲート電圧によってドライブされ、
前記少なくとも1つのNMOSトランジスタのそれぞれが、第1の基板電圧を供給する電源に接続されている基板電極をさらに含み、前記少なくとも1つのPMOSトランジスタのそれぞれが、前記第1の基板電圧より大きい第2の基板電圧を供給する電源に接続されている基板電極をさらに含み、
前記複数のトランジスタを動作のオーム領域におくために、前記NMOSゲート電圧が共通の第1の電圧に設定され、前記PMOSゲート電圧が共通の第2の電圧に設定され、前記第2の基板電圧が前記第1の電圧に等しく、前記第1の基板電圧が前記第2の電圧に等しい、請求項35に記載の終端回路。
【請求項３８】
前記少なくとも1つのNMOSトランジスタが、異なるレベルに設定されている対応するNMOSゲート電圧によって動作のオーム領域におかれている少なくとも2つのNMOSトランジスタを含む、請求項35に記載の終端回路。
【請求項３９】
前記少なくとも1つのPMOSトランジスタが、異なるレベルに設定されている対応するPMOSゲート電圧によって動作のオーム領域におかれている少なくとも2つのPMOSトランジスタを含む、請求項38に記載の終端回路。
【請求項４０】
前記複数のトランジスタが選択されたMOSトランジスタであり、前記終端回路が、前記端子と前記電源との間に接続されている少なくとも1つの選択されていないMOSトランジスタをさらに含み、前記少なくとも1つの選択されていないMOSトランジスタのそれぞれが、オンダイ終端が有効である場合、またオンダイ終端が無効である場合に、前記少なくとも1つの選択されていないMOSトランジスタをオフ状態におく対応するゲート電圧によってドライブされるゲートを有する、請求項35に記載の終端回路。
【請求項４１】
内部部分と、
電源と、
前記内部部分に接続されている端子と、
前記端子と前記電源の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている制御回路であるとともに、前記電源が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給する、制御回路と、
前記制御回路と、前記少なくとも1つのNMOSトランジスタのうちの対応するNMOSトランジスタのゲートとの間にある第1のレベルシフタであって、前記制御回路によって提供される入力電圧に基づいて対応するNMOSゲート電圧を出力するように構成された第1のレベルシフタであるとともに、前記入力電圧が、前記入力電圧が、前記対応するNMOSゲート電圧より小さいダイナミックレンジを有する、第1のレベルシフタと、
前記制御回路と、前記少なくとも1つのPMOSトランジスタのうちの対応するPMOSトランジスタのゲートとの間にある第2のレベルシフタであって、前記制御回路によって提供される第2の入力電圧に基づいて対応するPMOSゲート電圧を出力するように構成された第2のレベルシフタであるとともに、前記第2の入力電圧が、前記対応するPMOSゲート電圧より小さいダイナミックレンジを有する、第2のレベルシフタと
を含む、オンダイ終端を有する半導体デバイス。
【請求項４２】
内部部分と、
オフチップ電源に接続するための電源端子と、
前記内部部分に接続されているデータ端子と、
前記データ端子と前記電源端子の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路と
を含み、
前記電源端子が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給する、オンダイ終端を有する半導体デバイス。
【請求項４３】
内部部分に接続されている端子を有する半導体デバイスにおいて、前記半導体デバイスの前記端子用のオンダイ終端を提供するための終端回路であって、
前記端子と前記電源との間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路とを含み、
前記電源が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給し、
前記制御回路が、基準抵抗へのアクセスを有するキャリブレータ回路を含み、それぞれ対応するNMOSゲート電圧およびPMOSゲート電圧として前記MOSトランジスタに複数のアナログキャリブレーション電圧が供給される場合、前記キャリブレータ回路が、前記少なくとも1つのNMOSトランジスタおよび前記少なくとも1つのPMOSトランジスタに前記基準抵抗と実質的に等しい抵抗を与えさせる前記複数のアナログキャリブレーション電圧を特定するためのキャリブレーションプロセスを実行するように構成されている、終端回路。
【請求項４４】
前記キャリブレーション回路が、受信したキャリブレーションイネーブル信号がアサートされていることを検出したことに応じて、前記キャリブレーションプロセスを実行する、請求項43に記載の終端回路。
【請求項４５】
前記制御回路が、オンダイ終端が有効である場合に前記アナログキャリブレーション電圧を対応するNMOSゲート電圧およびPMOSゲート電圧に伝えさせるマルチプレクサをさらに含む、請求項43に記載の終端回路。
【請求項４６】
前記キャリブレータ回路が、対応するNMOSゲート電圧またはPMOSゲート電圧に応じた、少なくとも1つのNMOSトランジスタと少なくとも1つのPMOSトランジスタのうちの1つの動作に相当する、印加電圧に応じた動作をそれぞれが示す内部回路素子を含み、前記キャリブレーションプロセスが、前記基準抵抗と実質的に一致する抵抗をまとめて示す前記内部回路素子をもたらす印加電圧のレベルとして前記アナログキャリブレーション電圧を決定することを含む、請求項43に記載の終端回路。
【請求項４７】
前記キャリブレータ回路が、対応するNMOSゲート電圧またはPMOSゲート電圧に応じた、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタの抵抗動作を特定する参照テーブルへのアクセスを有し、前記キャリブレーションプロセスが、アナログキャリブレーション電圧である特定の電圧を決定するために前記基準抵抗に基づいて前記参照テーブルを調べることを含む、請求項43に記載の終端回路。
【請求項４８】
前記複数のトランジスタを動作のオーム領域におくために、前記少なくとも1つのNMOSトランジスタのそれぞれのゲートが第1の電圧によってドライブされ、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートが第2の電圧によってドライブされ、
前記電源によって供給される電圧が、前記第1の電圧と前記第2の電圧の実質的に中間である、請求項43に記載の終端回路。
【請求項４９】
内部部分と、
電源と、
前記内部部分に接続されている端子と、
前記端子と前記電源の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている制御回路と
を含み、
前記電源が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給し、
前記制御回路が、基準抵抗へのアクセスを有するキャリブレータ回路を含み、それぞれ対応するNMOSゲート電圧およびPMOSゲート電圧として前記MOSトランジスタに複数のアナログキャリブレーション電圧が供給される場合、前記キャリブレータ回路が、前記少なくとも1つのNMOSトランジスタおよび前記少なくとも1つのPMOSトランジスタに前記基準抵抗と実質的に等しい抵抗を与えさせる前記複数のアナログキャリブレーション電圧を特定するためのキャリブレーションプロセスを実行するように構成されている、オンダイ終端を有する半導体デバイス。
【請求項５０】
内部部分と、
オフチップ電源に接続するための電源端子と、
前記内部部分に接続されているデータ端子と、
前記データ端子と前記電源端子の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、
前記少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、前記少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に前記複数のトランジスタを動作のオーム領域におくように前記NMOSゲート電圧および前記PMOSゲート電圧を制御するように構成されている、制御回路と
を含み、
前記電源端子が、前記NMOSゲート電圧のそれぞれより小さく、前記PMOSゲート電圧のそれぞれより大きい電圧を供給し、
前記制御回路が、基準抵抗へのアクセスを有するキャリブレータ回路を含み、それぞれ対応するNMOSゲート電圧およびPMOSゲート電圧として前記MOSトランジスタに複数のアナログキャリブレーション電圧が供給される場合、前記キャリブレータ回路が、前記少なくとも1つのNMOSトランジスタおよび前記少なくとも1つのPMOSトランジスタに前記基準抵抗と実質的に等しい抵抗を与えさせる前記複数のアナログキャリブレーション電圧を特定するためのキャリブレーションプロセスを実行するように構成されている、オンダイ終端を有する半導体デバイス。
【発明の詳細な説明】
【技術分野】
【０００１】
関連出願の相互参照
本出願は、参照によって本明細書に組み込まれている、2009年2月12日に出願したPeter B. Gillinghamの米国仮特許出願第61/151,886号の、米国特許法第119条(e)の下における利益を主張するものである。
【背景技術】
【０００２】
信号がインピーダンス不連続(または、「不整合」)のある経路に沿って伝わる場合、その信号は部分的に反射する。反射した信号は元の信号と干渉し、これによって信号の完全性が損なわれ、不適切な信号レベルがレシーバによって検出されることがある。信号反射の発生を低減させるために、等価量のインピーダンスを有する回路を不連続点に配置することは有益である。これは、「終端」と呼ばれている。例えば、高速バスを終端するために、コンピュータのマザーボード上に抵抗器を配置することができる。
【０００３】
終端抵抗器は信号経路の末端で反射を減らすが、その経路に沿う様々な点において他の半導体チップに接続しているスタブ線(stub line)から生じる反射を防ぐことはできない。この状況は、例えば、複数のメモリモジュールがメモリバスに沿って接続されている場合に起こり得る。メモリコントローラからメモリバスに沿って伝わる信号は、特定のメモリモジュールにつながっているそれぞれのスタブ線のところでインピーダンス不連続に直面する。特定のメモリモジュールにつながっているスタブ線に沿って伝わる信号は、反射してメモリバスに戻り、それによって不要ノイズが信号中に導入されることになる。
【０００４】
したがって、それぞれの半導体チップに、その半導体チップ自体の終端回路を設けることが有効である。バストランスミッタおよび/またはバスレシーバを含む同一の半導体チップにこの終端回路を設けることは、オンダイ終端(ODT)として知られている。オンダイ終端は、マザーボードにおける抵抗素子の数と複雑な配線を減らすことができる。したがって、より高い周波数で部品を動作させることができる向上した信号の完全性に加えて、オンダイ終端は、より簡単で、より費用対効果の高いシステム設計を可能にする。
【０００５】
しかし、従来のオンダイ終端技法は、消費電力が高く、かつ/または、柔軟性がないという傾向があった。
【先行技術文献】
【非特許文献】
【０００６】
【非特許文献１】Adel S.、Sedra、Kenneth C.Smith「Microelectronic Circuits、Third Edition」、Saunders College Publishing、1991、310項
【発明の概要】
【課題を解決するための手段】
【０００７】
第1の広範な態様によれば、本発明は、内部部分に接続されている端子を有する半導体デバイスにおいて、半導体デバイスの端子用のオンダイ終端を提供するための終端回路を提供することを目的とする。この終端回路は、端子と電源の間に接続された、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に複数のトランジスタを動作のオーム領域におくようにNMOSゲート電圧およびPMOSゲート電圧を制御するように構成されている、制御回路とを含む。電源は、上記NMOSゲート電圧のそれぞれより小さく、上記PMOSゲート電圧のそれぞれより大きい電圧を供給する。
【０００８】
第2の広範な態様によれば、本発明は、内部部分と、電源と、内部部分に接続されている端子と、端子と電源の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に複数のトランジスタを動作のオーム領域におくようにNMOSゲート電圧およびPMOSゲート電圧を制御するように構成されている、制御回路とを含む、オンダイ終端を有する半導体デバイスを提供することを目的とする。電源は、上記NMOSゲート電圧のそれぞれより小さく、上記PMOSゲート電圧のそれぞれより大きい電圧を供給する。
【０００９】
第3の広範な態様によれば、本発明は、内部部分と、オフチップ電源に接続するための電源端子と、内部部分に接続されているデータ端子と、データ端子と電源端子の間に接続されており、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタと、少なくとも1つのNMOSトランジスタのそれぞれのゲートを対応するNMOSゲート電圧でドライブし、少なくとも1つのPMOSトランジスタのそれぞれのゲートを対応するPMOSゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合に複数のトランジスタを動作のオーム領域におくようにNMOSゲート電圧およびPMOSゲート電圧を制御するように構成されている、制御回路とを含む、オンダイ終端を有する半導体デバイスを提供することを目的とする。電源端子は、上記NMOSゲート電圧のそれぞれより小さく、上記PMOSゲート電圧のそれぞれより大きい電圧を供給する。
【００１０】
第4の広範な態様によれば、本発明は、半導体デバイスにおいて、半導体デバイスの内部部分に接続されている、半導体デバイスの端子用のオンダイ終端を提供するための終端回路であって、端子と電源の間に接続されているMOSトランジスタと、MOSトランジスタのゲートをゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合にMOSトランジスタを動作のオーム領域におくようにゲート電圧を制御するように構成されており、動作のオーム領域にあるときのMOSトランジスタに、電圧範囲に相当する抵抗範囲の所望の抵抗を与えさせるように、ゲート電圧がその電圧範囲内で制御可能である、制御回路とを含む終端回路を提供することを目的とする。
【００１１】
第5の広範な態様によれば、本発明は、内部部分と、電源と、内部部分に接続されている端子と、端子と電源の間に接続されているMOSトランジスタと、MOSトランジスタのゲートをゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合にMOSトランジスタを動作のオーム領域におくようにゲート電圧を制御するように構成されており、動作のオーム領域である間のMOSトランジスタに、電圧範囲に相当する抵抗範囲の所望の抵抗を与えさせるように、ゲート電圧がその電圧範囲内で制御可能である、制御回路とを含む、オンダイ終端を有する半導体デバイスを提供することを目的とする。
【００１２】
第6の広範な態様によれば、本発明は、内部部分と、オフチップ電源に接続するための電源端子と、内部部分に接続されているデータ端子と、データ端子と電源端子の間に接続されているMOSトランジスタと、MOSトランジスタのゲートをゲート電圧でドライブするための制御回路であって、オンダイ終端が有効である場合にMOSトランジスタを動作のオーム領域におくようにゲート電圧を制御するように構成されており、動作のオーム領域である間のMOSトランジスタに、電圧範囲に相当する抵抗範囲の所望の抵抗を与えさせるように、ゲート電圧がその電圧範囲内で制御可能である、制御回路とを含む、オンダイ終端を有する半導体デバイスを提供することを目的とする。
【００１３】
本発明のこれらおよび他の態様と特徴は、添付の図面に関連する本発明の特定の実施形態に関する以下の説明を概観すると、当業者には直ちに明らかとなるであろう。
【００１４】
添付の図面は以下の通りである。
【図面の簡単な説明】
【００１５】
【図１】本発明の特定の非限定的な実施形態による、半導体デバイスの端子用のオンダイ終端を提供するための終端回路の回路図である。
【図２】本発明の特定の非限定的な実施形態による、半導体デバイスの端子用のオンダイ終端を提供するための終端回路の回路図である。
【図３Ａ】図1および図2の終端回路で使用するための、デジタルキャリブレーション機能を備えた終端制御回路のブロック図である。
【図３Ｂ】図1および図2の終端回路で使用するための、アナログキャリブレーション機能を備えた終端制御回路のブロック図である。
【図３Ｃ】図3Bの終端制御回路において使用され得るマルチプレクサの回路図である。
【図４Ａ】図1および図2の終端回路に供給され得る電圧を発生させるための電圧発生器の回路図である。
【図４Ｂ】図1および図2の終端回路に供給され得る電圧を発生させるための電圧発生器の回路図である。
【図５】本発明の特定の非限定的な実施形態による、半導体デバイスの複数の端子用のオンダイ終端を提供するための終端回路の回路図である。
【図６Ａ】本発明の特定の非限定的な実施形態による、電圧信号の範囲を拡張するために使用され得る相補型のレベルシフタを示す回路図である。
【図６Ｂ】本発明の特定の非限定的な実施形態による、電圧信号の範囲を拡張するために使用され得る相補型のレベルシフタを示す回路図である。
【図７】本発明の他の特定の非限定的な実施形態による、半導体デバイスの端子用のオンダイ終端を提供するための終端回路の回路図である。
【図８】本発明の他の特定の非限定的な実施形態による、半導体デバイスの端子用のオンダイ終端を提供するための終端回路の回路図である。
【発明を実施するための形態】
【００１６】
説明および図面は、本発明の特定の実施形態を説明するためだけにあり、理解の助けであることを明確に理解されたい。それらは、本発明を制限する定義となるようには考えられていない。
【００１７】
図1および図2を参照すると、半導体デバイス100、200の内部部分16に接続されている端子14のオンダイ終端のための終端回路500が示されている。オンダイ終端は、端子14を介して送信および/または受信される信号の完全性を保つために使用され得る。したがって、端子14は、入力端子、出力端子、または双方向の入力/出力端子でもよい。特定の非限定的な実施形態では、端子14は、対応する論理値を表す2つの電圧レベルの間で変化するデータ信号を送信および/または受信するように構成することができる。内部部分16および端子14を含む半導体デバイス100、200は、オンダイ終端から利益を得ることのできる(ダイナミックランダムアクセスメモリ(DRAM)、シンクロナスDRAM (SDRAM)、ダブルデータレート(DDR) SDRAMなどの)メモリチップ、または他の任意の種類の半導体デバイスでもよい。
【００１８】
終端回路500は、半導体デバイス100、200内で、半導体デバイス100、200の端子14と内部部分16の間にある点(またはノード)18に接続されるように示されているが、終端回路500が端子14に直接接続されることは、本発明の実施形態の範囲内であることを理解されたい。内部部分16は、いくつかの非限定的な可能性をあげると、入力バッファ、出力バッファ、複合入力/出力バッファ、メモリ周辺回路、(DRAM、ＮＡＮＤ型フラッシュメモリ、ＮＯＲ型フラッシュメモリ、または他の種類のメモリセルからなる)メモリアレイを含むことができる。終端回路500はまた、ノード18と、電圧VTTである電源450との間の経路を含む。
【００１９】
図1に示されているように、電源450は半導体デバイス100の内部にあってもよく、その場合には、VTTはオンチップ形式で発生するということができる。あるいは、図2に示されているように、電源450は半導体デバイス200の外部にあって、例えば端子210を介して利用可能であってもよい。この場合には、VTTはオフチップ形式で発生するということができる。電源450は、内部部分16に含まれる部品などの、半導体デバイス100、200の他の部品に電圧VTTを供給するために用いることもできる。あるいは、電源450は、オンダイ終端のタスク専用でもよい。
【００２０】
端子14と電源450の間の(点/ノード18を介する)経路は、複数の金属酸化膜半導体(MOS)トランジスタを含む。MOSトランジスタの少なくとも1つはPMOSトランジスタであり、MOSトランジスタの少なくとも1つはNMOSトランジスタである。図示されている実施形態では、4つのMOSトランジスタ502、504、506、508があり、そのうちMOSトランジスタ502および504はPMOSトランジスタであり、MOSトランジスタ506および508はNMOSトランジスタである。しかし、少なくとも1つのPMOSトランジスタと、少なくとも1つのNMOSトランジスタとを含む少なくとも2つのMOSトランジスタがあることを除けば、経路におけるMOSトランジスタの数、または、経路における特定のMOSトランジスタがPMOSトランジスタであるかもしくはNMOSトランジスタであるかどうかに関する特別な制約はない点を理解されたい。また、端子14と電源450の間の(点/ノード18を介する)経路は、並列、直列、またはそれらの組合せで配置されたMOSトランジスタを含むこともできる。
【００２１】
MOSトランジスタ502、504、506、508のそれぞれは、当業者が制御電極であると理解するであろう、それぞれのゲート502G、504G、506G、508Gを含む。MOSトランジスタ502、504、506、508のそれぞれのゲート502G、504G、506G、508Gは、終端制御回路528A、528Bによって供給されるそれぞれのゲート電圧EN_502、EN_504、EN_506、EN_508によってドライブされる。
【００２２】
さらに、MOSトランジスタ502、504、506、508のそれぞれは、それぞれの第1の導電電極502S、504S、506S、508S、およびそれぞれの第2の導電電極502D、504D、506D、508Dを含む。MOSトランジスタ502、504、506、508のそれぞれの導電電極の一方は、電源450に接続されており、MOSトランジスタ502、504、506、508のそれぞれの導電電極の他方は、(点/ノード18を介して)端子14に接続されている。どちらの導電電極がより高い電位であるかに応じて、第1の導電電極が「ソース」として、また第2の導電電極が「ドレイン」として働くことになるか、またはその逆となる。
【００２３】
さらに、MOSトランジスタ502、504、506、508のそれぞれは、それぞれの基板電極502T、504T、506T、508Tを含む。PMOSトランジスタ502、504のそれぞれの基板電極502T、504Tは、ピン110を介して電源410に接続されており、NMOSトランジスタ506、508のそれぞれの基板電極506T、508Tは、ピン120を介して電源420に接続されている。電源410は電圧VDDに維持することができ、電源420は電圧VSSに維持することができる。電圧VDDおよびVSSは、半導体デバイス100、200の構成要素、特に終端回路500が、端子14における信号の予想電圧スイング内で適切に機能することを可能にする十分な電圧「ヘッドルーム(headroom)」を提供するように選択され得る。このため、端子14における信号が、例えば0.45Vと1.35Vの間で変化すると予想される場合、VDDを1.8Vに設定し、VSSを0Vに設定することができる。端子14が出力端子である場合、電圧VDDおよびVSSは、出力バッファに電力を供給するために用いることもできる。DDR SDRAMでは、これらの電圧はVDDQおよびVSSQと呼ばれる。本発明の特定の実施形態の範囲内にある他の可能性も考えられ、例えば、VDDは1.5Vに設定することができる。
【００２４】
終端制御回路528A、528Bは、オンダイ終端の有効または無効を示す(ODT_ENで示す)「ＯＤＴイネーブル」信号を受信する。この終端制御回路528A、528Bは、ゲート電圧EN_502、EN_504、EN_506、EN_508の全てまたはその一部を変化させ、それによってMOSトランジスタ502、504、506、508のうちの対応するMOSトランジスタの導電状態における変化を引き起こすことによって、ODT_EN信号のアサーション(assertion)に応答するように構成されている。
【００２５】
より具体的には、ODT_EN信号がディアサート(de-assert)される場合(すなわち、オンダイ終端が無効である場合)、終端制御回路528A、528Bは、PMOSトランジスタ502および504がオフ状態におかれることを確実にするために、ゲート電圧EN_502およびEN_504を十分に高くさせ(例えば、VDD)、またNMOSトランジスタ506および508がオフ状態におかれることを確実にするために、ゲート電圧EN_506およびEN_508を十分に低くさせる(例えば、VSS)ように構成されている。オフ状態では、MOSトランジスタ502、504、506、508のそれぞれは、それぞれの第1の導電電極502S、504S、506S、508Sと、それぞれの第2の導電電極502D、504D、506D、508Dとの間で、開回路として効果的に働く。
【００２６】
これとは対照的に、ODT_EN信号がアサート(assert)される場合(すなわち、オンダイ終端が有効である場合)、終端制御回路528A、528Bは、対応するMOSトランジスタを「動作のオーム領域」におくのに適したレベルをもたらすために、ゲート電圧EN_502、EN_504、EN_506、EN_508の一部(または全て)を変化させる。「線形領域」または「三極管領域」と呼ぶこともできる「動作のオーム領域」は、ドレイン-ソース電圧降下と、導電電極(ドレインおよびソース)を流れる電流との間に実質的に線形の関係がある、MOSトランジスタの導電状態を意味する。当業者は、「実質的に線形の関係」によって完全に線形である関係が必要とされることはなく、その関係が、MOSトランジスタがオフ状態または飽和状態のときに比べてより線形であるに過ぎない、ということを理解するであろう。
【００２７】
特定のMOSトランジスタを動作のオーム領域におくのに適したゲート電圧のレベルは、場合によっては他のパラメータのうち、(i)特定のMOSトランジスタがNMOSトランジスタであるか、またはPMOSトランジスタであるかどうかと、(ii)電源450の電圧VTTと、(iii)特定のMOSトランジスタのしきい値電圧との関数である。オーム領域における動作は、ドレイン-ソース電圧降下が、ゲート-ソース電圧降下からしきい値電圧を引いたものより小さい場合に起きていると定義することができる。しかし、これは可能な定義の1つに過ぎない。
【００２８】
上記より、MOSトランジスタ502、504、506、508が所与の時点でおかれている導電状態が、端子14における瞬時電圧によって影響され得ることは明白である。特に、動作のオーム領域で動作している所与のMOSトランジスタの場合、端子14における電圧が、山または谷の間に、その所与のMOSトランジスタをオーム領域から異なる動作領域に押し出す場合がある。このことが、容認できない状況になることはない。全体的に、所与のMOSトランジスタを動作のオーム領域におくのに適したゲート電圧のレベルは、端子14における信号の予想電圧スイングの実質的な範囲にわたって、動作のオーム領域における動作を確実にするレベルでよく、端子14における信号の予想電圧スイング全体にわたってオーム領域における動作が常に維持されることを保証する必要はない点を理解されたい。
【００２９】
したがって、例えば、VTT=0.9Vであり、端子14における電圧が0.45Vと1.35Vの間で振れると予想される場合、PMOSトランジスタ502、504の一方を動作のオーム領域におくゲート電圧の特定の非限定的な例は、(基板電極506T、508Tに供給する電源420の電圧でもある)VSS=0Vである。当該トランジスタがNMOSトランジスタ506、508の一方である場合、ゲート電圧を(基板電極502T、504Tに供給される電源410の電圧でもある)VDD=1.8Vに設定することによって、その一方のトランジスタを動作のオーム領域におくことができる。このような構成によって、PMOSトランジスタおよびNMOSトランジスタは、端子14における信号の予想電圧スイングの実質的な範囲にわたって、動作のオーム領域で直ちに動作する。
【００３０】
電源450の電圧レベルであるとして先に説明したVTTは、PMOSトランジスタ502、504を動作のオーム領域におくゲート電圧より大きく、NMOSトランジスタ506、508を動作のオーム領域におくゲート電圧より小さい点に留意されたい。特定の非限定的な実施形態では、VTTは、2つの電圧であるVSSとVDDの間のほぼ中程でもよく、例えば、VSS=0VおよびVDD=1.8Vの場合は、VTT=0.9Vである。しかし、これは可能性の1つに過ぎない。例えば、図6Aおよび図6Bに関して後で説明する実施形態では、PMOSトランジスタは、VSSより低いゲート電圧によって動作のオーム領域におくことができ、またNMOSトランジスタは、VDDより高いゲート電圧によって動作のオーム領域におくことができる。このような場合には、VTTは、ここでも同様に2つの電圧の中間であり、場合によっては中程であるが、これは必要条件ではない。
【００３１】
PMOSトランジスタ502、504およびNMOSトランジスタ506、508のそれぞれの導電電極に接続しているVTTの単一電源を使用することによって、終端回路500では、VSSおよびVDDの2電源を用いるスプリット終端設計より消費電力が少ないことを理解されたい。
【００３２】
また、動作のオーム領域におかれているMOSトランジスタ502、504、506、508の所与の1つは、ドレイン-ソース電圧降下と、導電電極(ドレインおよびソース)を流れる電流との商によって近似される抵抗を有する抵抗器として効果的に働くことを理解されたい。また、受動抵抗器のない、電源450と端子14の間の(点/ノード18を介する)経路が維持され得る点に留意されたい。したがって、端子14と電源450の間の(点/ノード18を介する)導電性は、(オフ状態のMOSトランジスタが開回路として働くため)動作のオーム領域におかれているMOSトランジスタの実質的な部分に起因することが明白である。さらに、端子14と電源450の間の(点/ノード18を介する)電気抵抗は、MOSトランジスタ502、504、506、508がオフ状態であるか(この場合、それらのトランジスタは開回路として働く)、または動作のオーム領域におかれているか(この場合、それらのトランジスタは抵抗器として働く)にかかわらず、MOSトランジスタ502、504、506、508の実質的な部分にまとめて起因することが明白である。
【００３３】
MOSトランジスタ502、504、506、508の様々なサブセットを動作のオーム領域におくことによって、端子14と電源450の間の経路に様々な電気抵抗が与えられる点をさらに理解されたい。特に、終端制御回路528A、528Bは、MOSトランジスタ502、504、506、508のいくつかを動作のオーム領域におき、残りのMOSトランジスタをオフ状態に維持することによって、経路の電気抵抗を制御するために使用され得る。厳密に、MOSトランジスタ502、504、506、508のどのサブセットが動作のオーム領域におかれることになるかは、次に説明するキャリブレーションプロセスによって決定され得る。
【００３４】
具体的には、図3Aを参照すると、非限定的な実施形態では、このキャリブレーションプロセスはデジタルである。すなわち、終端制御回路528Aによって提供されるゲート電圧EN_502、EN_504、EN_506、EN_508のそれぞれは、MOSトランジスタ502、504、506、508のうち対応するMOSトランジスタがオフ状態におかれるそれぞれの第1の電圧と、MOSトランジスタ502、504、506、508のうち対応するMOSトランジスタが動作のオーム領域におかれるそれぞれの第2の電圧との間で変化する。
【００３５】
終端制御回路528Aは、キャリブレーション回路302A、ラッチ304、およびイネーブル回路305Aを用いてデジタルキャリブレーション機能を提供する。キャリブレーション回路302Aはラッチ304に接続されており、ラッチ304はイネーブル回路305Aに接続されている。基準抵抗器306は、ZQで示されているピンを介してキャリブレーション回路302Aによってアクセスされるように示されているが、いくつかの実施形態では、基準抵抗器306は、キャリブレーション回路302Aの内部にあってもよく、また省略されてもよいことを理解されたい。基準抵抗器306は、終端回路500によって実現される所望の終端抵抗を表し、また設計パラメータである。あるいは、基準抵抗器306は、終端回路500によって実現される所望の終端抵抗の倍数または分数を表してもよく、それに応じて、キャリブレーションされるODT抵抗は、倍率変更されることになる。キャリブレーション回路302Aは、キャリブレーション回路302Aを用いてキャリブレーションプロセスを実行するためのコントローラの要求を示すためにアサートされ得る「キャリブレーションイネーブル」(CAL_EN)信号を、そのコントローラ(図示せず)から受信する。具体的には、CAL_EN信号のアサーションに応じて、キャリブレータ回路302Aは、基準抵抗器306の抵抗を最もよく近似する(端子14から見た)抵抗を、動作のオーム領域におかれている場合に与えるMOSトランジスタ502、504、506、508のサブセットを見つけることを試みる。
【００３６】
このために、キャリブレーション回路302Aは、動作のオーム領域におかれているときのMOSトランジスタ502、504、506、508と同じ抵抗を有するように設計されている内部抵抗デバイス(例えば、レプリカ抵抗器)を含むことができる。このキャリブレーション回路302Aは、合計した抵抗が基準抵抗器306の抵抗と一致する内部レプリカ抵抗器のサブセットを特定する。これは、内部レプリカ抵抗器の最初のサブセットで開始し、内部レプリカ抵抗器の最後に選択されたサブセットで終了する繰返し型であってもよい。
【００３７】
代替実施形態では、様々なMOSトランジスタ502、504、506、508が動作のオーム領域におかれることになるとすると、キャリブレーション回路302Aは、それらのMOSトランジスタの抵抗値に関するデータを記憶する参照テーブル(図示せず)を含むか、そうでない場合には、その参照テーブルへのアクセスを有する。このような実施形態では、キャリブレーション回路302Aは、(外部ソースから値を受け取ることによって、または基準抵抗器306を直接測定することによって)基準抵抗器306の抵抗を取得し、次いで基準抵抗器306の抵抗について十分な数値の一致をもたらす抵抗値のサブセット(すなわち、個々のMOSトランジスタのサブセット)を特定する。
【００３８】
当業者には、抵抗合わせを実現する他の方法が明らかになろう。
【００３９】
最終的に特定されるMOSトランジスタのサブセットは、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含み、ノード18と電源450の間のMOSトランジスタの全数まで、およびその全数を含み得る点を理解されたい。
【００４０】
キャリブレーション回路302Aは、MOSトランジスタ502、504、506、508にそれぞれ対応する複数のデジタルキャリブレーション信号382、384、386、388を、ラッチ304に提供する。特定のMOSトランジスタに対応するデジタルキャリブレーション信号は、(i)特定のMOSトランジスタがNMOSデバイスであるか、またはPMOSデバイスであるかどうかと、(ii)特定のMOSトランジスタが、キャリブレーション回路302Aによって決定される動作のオーム領域におかれることになるかどうかとに依存する電圧レベルとなる。例えば、オフ状態におかれることになるPMOSトランジスタ用のデジタルキャリブレーション信号はVDDに設定することができ、動作のオーム領域におかれることになるPMOSトランジスタ用のデジタルキャリブレーション信号はVSSに設定することができ、オフ状態におかれることになるNMOSトランジスタ用のデジタルキャリブレーション信号はVSSに設定することができ、また、動作のオーム領域におかれることになるNMOSトランジスタ用のデジタルキャリブレーション信号はVDDに設定することができる。
【００４１】
ラッチ304は、キャリブレーション回路302Aから受信したデジタルキャリブレーション信号382、384、386、388の値をラッチし、それらの信号をラッチされたデジタルキャリブレーション信号392、394、396、398の形態でイネーブル回路305Aに転送する。ラッチ304のラッチ動作は、CAL_EN信号のディアサーション(de-assertion)によって引き起こされ得る。ラッチされたデジタルキャリブレーション信号392、394、396、398は、CAL_EN信号がアサートされ次に再びディアサートされるまで、例えばキャリブレーションプロセスの次の繰り返しの間、同じ電圧レベルを保持することになる。したがって、ラッチ304を用いることによって再度必要になるまでキャリブレーション回路302Aを無効にすることができるため、キャリブレーション回路302Aは、使用されていないときに電流を不必要に消費しない。それ以上に、実装が簡単で消費電力が少ないラッチ304によって、ラッチされたデジタルキャリブレーション信号392、394、396、398のレベルが保持される。
【００４２】
イネーブル回路305A内では、ラッチされたデジタルキャリブレーション信号392、394、396、398のそれぞれが受信され、ODT_EN信号によって(例えば、論理ANDゲートと論理ORゲートの組合せを用いて)論理的に組み合わせられて、ゲート電圧EN_502、EN_504、EN_506、EN_508のうちの対応するゲート電圧を与える。具体的には、ODT_EN信号が、オンダイ終端が有効であることを示すハイ(high)になると、ラッチされたデジタルキャリブレーション信号392、394、396、398は、イネーブル回路305Aを通ってゲート電圧EN_502、EN_504、EN_506、EN_508にそのまま伝えられる。したがって、MOSトランジスタの特定の1つに対応するラッチされたデジタルキャリブレーション信号がそのMOSトランジスタをオフ状態におくのに適したレベルである場合には、そのMOSトランジスタ用のゲート電圧は、この同じレベルを得ることになる。同様に、MOSトランジスタの特定の1つに対応するラッチされたデジタルキャリブレーション信号がそのMOSトランジスタを動作のオーム領域におくのに適したレベルである場合には、そのMOSトランジスタ用のゲート電圧は、この同じレベルを得ることになる。
【００４３】
一方、ODT_EN信号が、オンダイ終端が無効であることを示すロー(low)になると、全てのゲート電圧EN_502、EN_504、EN_506、EN_508は、対応するMOSトランジスタをオフ状態におくのに適したレベル、すなわち、(NMOSトランジスタの場合には)VSSまたは(PMOSトランジスタの場合には)VDDにされる。言い換えれば、キャリブレーション回路302Aから受信した任意のラッチされたデジタルキャリブレーション信号392、394、396、398のレベルは、オンダイ終端を無効にすることによって無効とされる。
【００４４】
オンダイ終端が有効である場合に終端制御回路528Aの動作を通じてオーム領域におかれるMOSトランジスタのサブセットは、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含み、ノード18と電源450の間のMOSトランジスタの全数まで、およびその全数を含み得る点を理解されたい。
【００４５】
次に図3Bを参照すると、別の非限定的な実施形態において、このキャリブレーションプロセスはアナログである。すなわち、終端制御回路528Bによって提供されるゲート電圧EN_502、EN_504、EN_506、EN_508のそれぞれは、MOSトランジスタ502、504、506、508のうち対応するMOSトランジスタがオフ状態におかれるそれぞれの第1の電圧と、微調整された抵抗を与えるためにゲート電圧EN_502、EN_504、EN_506、EN_508が段階的または連続的に変化し得るそれぞれの範囲の第2の電圧との間で変化する。具体的には、ゲート電圧EN_502、EN_504、EN_506、EN_508のうちの所与のゲート電圧が第2の電圧のそれぞれの範囲内にある場合、MOSトランジスタ502、504、506、508のうちの対応するMOSトランジスタは、動作のオーム領域におかれ、ゲート電圧EN_502、EN_504、EN_506、EN_508のうちのその所与のゲート電圧の値に依存する可変の抵抗を与える。したがって、MOSトランジスタ502、504、506、508のそれぞれの抵抗は、ある程度の精度まで制御することができる。
【００４６】
終端制御回路528Bは、キャリブレーション回路302Bを用いてアナログキャリブレーション機能を提供する。上記の基準抵抗器306は、ZQで示されている上記のピンを介してキャリブレーション回路302Bによってアクセスされるように示されているが、いくつかの実施形態では、基準抵抗器306は、キャリブレーション回路302Bの内部にあってもよく、また省略されてもよいことを理解されたい。基準抵抗器306は、終端回路500によって実現される所望の終端抵抗を表し、また設計パラメータである。キャリブレーション回路302Bは、キャリブレーション回路302Bを用いてキャリブレーションプロセスを実行するためのコントローラの要求を示すためにアサートされ得る上記のCAL_EN信号を、そのコントローラ(図示せず)から受信する。具体的には、CAL_EN信号のアサーションに応じて、キャリブレーション回路302Bは、基準抵抗器306の抵抗を最もよく近似する(ノード18から見た)抵抗を、動作のオーム領域におかれている場合にまとめて与えるように作られ得るMOSトランジスタ502、504、506、508のサブセットを見つけることを試みる。
【００４７】
このために、キャリブレーション回路302Bは、MOSトランジスタ502、504、506、508がそれぞれゲート電圧EN_502、EN_504、EN_506、EN_508に応じて有する同じ抵抗動作を印加電圧に応じて有するキャリブレーション回路素子を含むことができる。キャリブレーション回路302Bは、電圧がキャリブレーション回路素子に印加される場合に、どの印加電圧が基準抵抗器306の抵抗と一致する合計抵抗をもたらすかを特定する。これは、印加電圧の最初のサブセットで開始し、印加電圧の最後のサブセットで終了する繰返し型で行われてもよい。最後のサブセットの印加電圧は、MOSトランジスタ502、504、506、508にそれぞれ対応するアナログキャリブレーション電圧372、374、376、378の形態でマルチプレクサ305Bに出力される。
【００４８】
代替実施形態では、キャリブレーション回路302Bは、特に動作のオーム領域における様々なMOSトランジスタ502、504、506、508のゲート電圧に応じた抵抗動作に関するデータを記憶する参照テーブル(図示せず)を含むか、そうでない場合には、その参照テーブルへのアクセスを有する。このような実施形態では、キャリブレーション回路302Bは、処理機能を提供する。具体的には、キャリブレーション回路302Bは、(外部ソースから値を受け取ることによって、または基準抵抗器306を直接測定することによって)基準抵抗器306の抵抗を取得すると、参照テーブルを調べて、基準抵抗器306の抵抗について十分な一致を実現するようにMOSトランジスタ502、504、506、508のそれぞれに印加されることになるゲート電圧を決定する。そのように決定されたゲート電圧は、アナログキャリブレーション電圧372、374、376、378の形態でマルチプレクサ305Bに出力される。
【００４９】
当業者には、抵抗合わせを実現する他の方法が明らかになろう。
【００５０】
MOSトランジスタ502、504、506、508のうち、特定のMOSトランジスタに対応するアナログキャリブレーション電圧は、(i)特定のMOSトランジスタがNMOSデバイスであるか、またはPMOSデバイスであるかどうかと、(ii)特定のMOSトランジスタが、動作のオーム領域におかれることになるかどうかと、(iii)特定のMOSトランジスタが実際に動作のオーム領域におかれることになる場合に、その特定のMOSトランジスタによって与えられることが求められる正確な抵抗とに依存する電圧レベルである点を理解されたい。例えば、オフ状態におかれることになるPMOSトランジスタ用のアナログキャリブレーション電圧はVDDに設定することができ、動作のオーム領域におかれることになるPMOSトランジスタ用のアナログキャリブレーション電圧は、VS1とVS2によって境界を定められる(VSSを含んでも含まなくてもよい)範囲内に設定することができ、オフ状態におかれることになるNMOSトランジスタ用のアナログキャリブレーション電圧はVSSに設定することができ、また、動作のオーム領域におかれることになるNMOSトランジスタ用のアナログキャリブレーション電圧は、VD1とVD2によって境界を定められる(VDDを含んでも含まなくてもよい)範囲内に設定することができる。
【００５１】
アナログキャリブレーション電圧372、374、376、378は、マルチプレクサ305B内でODT_EN信号の状態に応じて選択的に切り換えられて、ゲート電圧EN_502、EN_504、EN_506、EN_508のうちの対応するゲート電圧を与える。具体的には、ODT_EN信号が、オンダイ終端が有効であることを示すハイになると、アナログキャリブレーション電圧372、374、376、378は、マルチプレクサ305Bを通ってゲート電圧EN_502、EN_504、EN_506、EN_508にそのまま伝えられる。したがって、MOSトランジスタ502、504、506、508のうちの特定のMOSトランジスタに対応するアナログキャリブレーション電圧がそのMOSトランジスタをオフ状態におくのに適したレベルである場合には、そのMOSトランジスタ用のゲート電圧は、この同じレベルを得ることになる。同様に、MOSトランジスタ502、504、506、508のうちの特定のMOSトランジスタに対応するアナログキャリブレーション電圧が、特定の所望の抵抗を与えるようにそのMOSトランジスタを動作のオーム領域におくのに適したレベルである場合には、そのMOSトランジスタ用のゲート電圧は、この同じレベルを得ることになる。
【００５２】
一方、ODT_EN信号が、オンダイ終端が無効であることを示すローになると、全てのゲート電圧EN_502、EN_504、EN_506、EN_508は、対応するMOSトランジスタをオフ状態におくのに適したレベル、すなわち、(NMOSトランジスタの場合には)VSSまたは(PMOSトランジスタの場合には)VDDにされる。言い換えれば、キャリブレーション回路302Bから受信した任意のアナログキャリブレーション電圧372、374、376、378のレベルは、オンダイ終端を無効にすることによって無効とされる。キャリブレーション回路302Bおよびマルチプレクサ305Bは分離している必要はなく、実際に単一モジュール内で組み合わせられていてもよい点を理解されたい。
【００５３】
非限定的な例として、マルチプレクサ305Bは、図3Cに示されているように、並列のNMOSトランジスタとPMOSトランジスタの対からなるCMOS伝送ゲートによって実装されてもよい。アナログキャリブレーション電圧372、374、376、378がVSSとVDDの間で変動する場合には、PMOSトランジスタ基板(図示せず)はVDDにつなぐことができ、NMOSトランジスタ基板(図示せず)はVSSにつなぐことができ、またインバータはVSSおよびVDDによって電力を供給され得る。ODT_EN信号がローの場合、インバータの出力はハイとなり、アナログキャリブレーション電圧372、374、376、378と、ゲート電圧EN_502、EN_504、EN_506、EN_508との間に接続されている伝送ゲートはオフになるが、これは、それぞれの伝送ゲートにおけるNMOSトランジスタが低いゲート電圧を有し、それぞれの伝送ゲートにおけるPMOSトランジスタが高いゲート電圧を有することになるためである。同時に、固定VSSレベルおよび固定VDDレベルと、ゲート電圧EN_502、EN_504、EN_506、EN_508との間に接続されている伝送ゲートはオンになるが、これは、それぞれの伝送ゲートにおけるNMOSトランジスタが高いゲート電圧を有し、それぞれの伝送ゲートにおけるPMOSトランジスタが低いゲート電圧を有することになるためである。高いゲート電圧EN_502、EN_504は、PMOS終端トランジスタ502、504を無効にする。低いゲート電圧EN_506、EN_508は、NMOS終端トランジスタ506、508を無効にする。
【００５４】
ODT_EN信号がハイになると、インバータの出力はローとなり、アナログキャリブレーション電圧372、374、376、378と、ゲート電圧EN_502、EN_504、EN_506、EN_508との間に接続されている伝送ゲートはオンになるが、これは、それぞれの伝送ゲートにおけるNMOSトランジスタが高いゲート電圧を有し、それぞれの伝送ゲートにおけるPMOSトランジスタが低いゲート電圧を有することになるためである。同時に、固定VSSレベルおよび固定VDDレベルと、ゲート電圧EN_502、EN_504、EN_506、EN_508との間に接続されている伝送ゲートはオフになるが、これは、それぞれの伝送ゲートにおけるNMOSトランジスタが低いゲート電圧を有し、それぞれの伝送ゲートにおけるPMOSトランジスタが高いゲート電圧を有することになるためである。アナログキャリブレーション電圧372、374、376、378は、オンダイ終端を有効にするために、終端トランジスタ502、504、506、508に提供される。
【００５５】
オンダイ終端が有効である場合に、終端制御回路528Bの動作を通じてオーム領域におかれるMOSトランジスタのサブセットは、単一のPMOSトランジスタまたは単一のNMOSトランジスタである少なくとも1つのMOSトランジスタを含み、ノード18と電源450の間のMOSトランジスタの全数まで、およびその全数を含み得る点を理解されたい。NMOSまたはPMOSである単一タイプの単一トランジスタまたは複数のトランジスタが提供され得るが、少なくとも1つのNMOSトランジスタおよび少なくとも1つのPMOSトランジスタを含む複数のトランジスタを提供することも可能である。端子14における電圧は、高い電圧と低い電圧の間で変化するため、NMOSトランジスタは、その範囲の一端に向かって線形動作から外れる場合があるが、一方でPMOSトランジスタは、その範囲の他端に向かって線形動作から外れることになる。NMOSトランジスタおよびPMOSトランジスタが提供され、端子14における電圧範囲の中間点において同様または同等の抵抗を有するようにキャリブレーションされる場合、その範囲の両極端のいずれかにおける非線形効果は低減され得る。
【００５６】
また、いくつかの実施形態では、ゲート電圧EN_502、EN_504、EN_506、EN_508のうちの特定のゲート電圧がデジタルキャリブレーション信号から得られ、ゲート電圧EN_502、EN_504、EN_506、EN_508のうちの他の特定のゲート電圧がアナログキャリブレーション信号から得られるという効果を有する、ハイブリッドのアナログ/デジタル手法を用いることができる点を理解されたい。
【００５７】
次に図4Aおよび図4Bへの参照を行う。図4Aおよび図4Bは、VSS=0V(グラウンド)およびVTT=1/2VDDである特定の非限定的な例において、VDDおよびVSSの利用可能な電源から電圧VTTを発生させるための例示的オンチップ電圧発生器600A、600Bを示す。図4Aでは、電圧発生器600Aは、バイアス段602および出力段604を含む。バイアス段602は、グラウンドに配線されているゲートを有するPMOSデバイス606、およびVDDに配線されているゲートを有するNMOSデバイス608を含む。2つのデバイスの間には、さらなるPMOSデバイス610およびさらなるNMOSデバイス612が接続されている。PMOSデバイス610は、それ自体のソースと、NMOSデバイス608のドレインとの間に位置している接合点609に配線されているゲートを有し、NMOSデバイス612は、それ自体のドレインと、PMOSデバイス606のソースとの間に位置している接合点611に配線されているゲートを有する。出力段604は、VDDとグラウンドの間に直列に接続されているNMOSデバイス614およびPMOSデバイス616を含む。VTTノード620は、NMOSデバイス614とPMOSデバイス616の間に位置する接合点613に配置されており、出力コンデンサ618は、VTTノード620をグラウンドに分路(shunt)する。
【００５８】
図示されている電圧発生器600Aは、VTTが所望の1/2VDDレベルである間は、バイアス段602および出力段604を通る電流が比較的少ないという利点を有する。グラウンドに配線されているゲートを有するPMOSデバイス606、およびVDDに配線されているゲートを有するNMOSデバイス608は、バイアス段602内で電流を制限する抵抗器として働く。さらに、NMOSデバイス614およびPMOSデバイス616がそれぞれ約VT、すなわちしきい値電圧であるゲート-ソースバイアスを有するため、出力段604は、VTTが所望の1/2VDDレベルにある間比較的わずかな電流しか引き込まない。VTTノード620における出力が所望の1/2VDDレベルから離れると、出力デバイス614、616の一方のゲート-ソースバイアスが増加して、より大きな電流をもたらし、出力レベルを1/2VDDに回復させる。出力コンデンサ618は、リザーバ(reservoir)として設けられており、VTTノード620における瞬時の電流需要を満たすために十分に大きく作ることができる。必要によっては、電圧発生器600Aは、メモリチップ用に、VCP(セルプレート電圧)である電圧源および/またはVBLP(ビット線プリチャージ電圧)である電圧源を含み得る、半導体デバイスの他の電圧源と、共通のバイアス段を共有することができる。
【００５９】
図4Bの電圧発生器600Bでは、(抵抗器ディバイダとして実装されている)バイアスチェーン(bias chain)650は、ノード652を基準レベルに設定する。ノード652における電圧は、ユニティゲイン構成の演算増幅器654によって緩衝されている。VTTノード656は、演算増幅器654の出力部に位置しており、出力コンデンサ658によってグラウンドに分路されている。いくつかの実施形態では、演算増幅器654はクラスBまたはクラスABの出力段を有しており、これらのクラスでは、自己消費電流が、VTTが所望の基準レベルから外れるときにその出力段の出力部に流れる実際の電流よりはるかに小さい。閉ループの安定性のためのドミナントポールの提供に加えて、出力コンデンサ658は、VTTノード656における瞬時の電流需要を満たすために十分に大きく作ることができる。すなわち、出力コンデンサ658は、(端子14などの)全ての端子が連続的に「0」を受信しているとき、または連続的に「1」を受信しているときの最悪のシナリオの場合でも、(この場合は、VTT=1/2VDDである)適切なレベルでVTTノード656を維持するように十分な電流を回路600Bが供給することを可能にする。したがって、演算増幅器654の内部にある別の補償コンデンサは必要ない。いくつかの入力部が「1」を受信しており、他が「0」を受信している中間のシナリオの場合、入力電流は、VTTノード656において実際には打ち消し合うことになり、演算増幅器654の電流駆動要件は低くなる。
【００６０】
単一の端子14に関連して説明した上記の実施形態は、複数の端子が入力端子、出力端子、入力/出力端子、またはそれらの組合せであるとすると、それらの複数の端子に関しても適用可能であることを理解されたい。特に、図5を参照すると、別の例示的実施形態による半導体デバイス700の概略図が示されている。図示されている半導体デバイス700は、内部部分716につながっている入力バッファに接続されている、8つのデータ端子7140〜7147をもつ8ビットのデータバスを有する。データバスは双方向でもよいが、簡潔のために、図5では出力バッファが示されていないことを、当業者は理解するであろう。
【００６１】
半導体デバイス700は、半導体デバイス700の複数のデータ端子7140〜7147と、内部部分716との間に接続されている終端回路500Mを含む。終端回路500Mは、複数のNMOS終端トランジスタ704Nと、複数のPMOS終端トランジスタ704Pとを含む。NMOS終端トランジスタ704NおよびPMOS終端トランジスタ704Pは、それぞれソースおよびドレインを含み、そのソースおよびドレインの一方は、内部部分716と、データ端子7140〜7147のうちの対応するデータ端子との間の接合点に接続されている。ソースおよびドレインの他方は、オンダイ終端用に上記の電圧VTTを供給する共通ピン702に接続されている。他の実施形態では、電圧VTTは、例えば図4Aおよび図4Bに関して先に説明したオンチップで発生させることができる。
【００６２】
終端回路500Mは、ODT_EN信号に基づいてオンダイ終端機能を無効にし、また有効にする制御回路728を含む。ODT_EN信号は、半導体デバイス700のピン730を介して制御回路728に提供され得る。非限定的な例では、オンダイ終端は、半導体デバイス700が受信モードであるときに有効にされ得るが、半導体デバイス700が端子714をドライブしているときには無効にすることができる。
【００６３】
ODT_EN信号のレベルに基づいて、制御回路728は、NMOS終端トランジスタ704Nのそれぞれのゲートに供給されるゲート電圧EN_704Nのレベルと、PMOS終端トランジスタ704Pのそれぞれのゲートに供給されるゲート電圧EN_704Pのレベルとを設定する。具体的には、ODT_EN信号がディアサートされると、制御回路728は、NMOS終端トランジスタ704Nがオフ状態におかれることを確実にするレベルとして、例えばVSSであるレベルをゲート電圧EN_704Nにとらせる。制御回路728はまた、PMOS終端トランジスタ704Pがオフ状態におかれることを確実にするレベルとして、例えばVDDであるレベルをゲート電圧EN_704Pにとらせる。
【００６４】
これとは対照的に、ODT_EN信号がアサートされると、制御回路728は、NMOS終端トランジスタ704Nが動作のオーム領域におかれることを確実にするレベルをゲート電圧EN_704Nにとらせる。いくつかの実施形態では、このようなレベルの例は、VDDなどの固定電圧である。他の実施形態では、このようなレベルの例は、VD1およびVD2によって境界を定められる範囲内にあり、それによってNMOS終端トランジスタ704Nが可変抵抗を与えることが可能となる。制御回路728はまた、PMOS終端トランジスタ704Pが動作のオーム領域におかれることを確実にするレベルをゲート電圧EN_704Pにとらせる。いくつかの実施形態では、このようなレベルの例は、VSSなどの固定電圧である。他の実施形態では、このようなレベルの例は、VS1およびVS2によって境界を定められる範囲内にあり、それによってPMOS終端トランジスタ704Pが可変抵抗を与えることが可能となる。
【００６５】
上記の例では、それぞれのデータ端子に接続された両方の終端トランジスタは、オンダイ終端が有効な場合に動作のオーム領域におかれたことを理解されたい。しかし、いくつかの実施形態では、1つまたは複数のデータ端子に接続された複数のPMOS終端トランジスタおよびNMOS終端トランジスタが混ざっていてもよく、その場合には、所望の終端抵抗値を実現するために、これらの終端トランジスタのどのサブセットが動作のオーム領域におかれることになるかを特定することが望ましい場合がある点を理解されたい。
【００６６】
上記の実施形態のそれぞれにおいて、MOSトランジスタのサイズは、所望の抵抗を依然として与えながら、小さくすることができる点を理解されたい。特に、MOSトランジスタが動作のオーム領域におかれる場合には、(IDで示される)ドレインを通る電流は、
ID=2K(VGS-VT)VDS
の式によって、(VDSで示される)ドレイン-ソース電圧降下とゲート-ソース電圧降下(すなわち、VGSで示されるゲート電圧)におおよそ関係していることに注目されたい(参照によって本明細書に組み込まれている、Adel S.、Sedra、Kenneth C.Smith「Microelectronic Circuits、Third Edition」、Saunders College Publishing、1991、310項を参照)。ここで、VTはMOSトランジスタのしきい値電圧であり、Kは、
K=1/2μηCOX(W/L)
によって与えられるデバイスパラメータである。ここで、μηは「電子移動度」であり、COXは「酸化物静電容量」であり、LはMOSトランジスタのチャネル長であり、WはMOSトランジスタのチャネル幅である。したがって、RMOS=VDS/IDとして表される、MOSトランジスタによって与えられる抵抗は、
RMOS=VDS/ID=(2K(VGS-VT))-1=L/(μη・COX・W・(VGS-VT))
に等しくなる。
【００６７】
このように、RMOSは、チャネル幅Wとゲート電圧VGSの両方に反比例する。同一のゲート-ソース電圧VGSを維持しながら、より小さいMOSトランジスタによって、より大きい抵抗を実現することが可能であることになる。反対に、より大きいゲート-ソース電圧VGSを供給することによって、より小さいMOSトランジスタを用いて、所望の抵抗を実現することができる。「より小さい」MOSトランジスタによって、チャネル長LはESD(静電放電)保護考慮(ESD protection considerations)のために一定に保ちつつ、チャネル幅Wを縮小することが可能であると考えられる。しかし、これはMOSトランジスタのサイズを小さくする例示的方法の1つに過ぎない。
【００６８】
したがって、動作のオーム領域にあるときに所望の抵抗を提供するためにより小さいMOSトランジスタを使用するための交換条件は、より強度の電圧をゲートに供給する必要があることである。これは、NMOSトランジスタの場合には、(基板電極はVSSでありつつ)VDDより大きいゲート電圧を供給することにつながり、またPMOSトランジスタの場合には、(基板電極はVDDでありつつ)VSSより小さいゲート電圧を供給することにつながる。
【００６９】
いくつかの実施形態では、これらの強力なゲート電圧を発生させるための専用電源が提供され得る。しかし、他の実施形態では、既に強力な電圧である既存電源が再利用され得る。これは、ワード線およびビット線を介してアクセスされるメモリセルのアレイを含む特定のメモリモジュールの場合である。このような場合では、再利用され得るVDDを上まわる電圧の例は、DRAMにおけるワード線をアクティブ化するために別方法で用いられるVPP電源であり、また再利用され得る電源を下まわる電圧の例は、DRAMにおけるセル基板バックバイアスに別方法で用いられるVBB電源である。他の可能性もあり、それらは本発明の実施形態の範囲内である。
【００７０】
いくつかの状況において、VSSとVDDの間のダイナミックレンジを超えるレンジを有するゲート電圧の供給が望ましいことを明らかにしたが、これを実現する様々な方法が存在する。例えば、省電力の観点からは、終端制御回路528Aの例で先に説明した(すなわち、VSSからVDDのダイナミックレンジを有する)ゲート電圧をまず発生させ、次にレベルシフタを用いてゲート電圧のダイナミックレンジを拡大させる、2ステップのプロセスで進むことが望ましい場合がある。具体的には、図6Aの802に示されているようなレベルシフタを、終端制御回路528Aと、図1および図2におけるPMOSトランジスタ502、504のゲートとの間の経路に挿入することができる。同様に、図6Bの852に示されているようなレベルシフタを、終端制御回路528Aと、NMOSトランジスタ506、508のゲートとの間の経路に挿入することができる。レベルシフタは、終端制御回路528Aと、全てのトランジスタ502、504、506、508またはトランジスタ502、504、506、508のサブセットのみとの間の経路に挿入することができる点を理解されたい。このように、(例えば、NMOSまたはPMOSである)同一タイプのトランジスタに、それらのトランジスタを動作のオーム領域におく様々なゲート電圧が提供され得る。
【００７１】
図6Aに示されている例示的実施形態では、レベルシフタ802は、(VSSまたはVDDのレベルを有するバイナリ信号と想定される)入力電圧EN_502を、(VBBまたはVDDのレベルを有するバイナリ信号となる)レベルシフトされた出力電圧EN_502+に変換する。ここで、VBBはVSSより低い電圧レベルを表す。非限定的な例では、VSSは0Vでもよく、VBBは-1.0Vでもよい。他の可能性もあり、それらは本発明の特定の実施形態の範囲内であると考えられる。
【００７２】
具体的には、レベルシフタ802は、2つの相互接続された、MOSトランジスタのブランチ(branch)804、806を含む。第1のブランチ804は、ゲートが入力電圧EN_502を受信するPMOSトランジスタ808を含む。PMOSトランジスタ808のソースは、電源VDDに接続されており、PMOSトランジスタ808のドレインは、NMOSトランジスタ810のドレインに接続されている。NMOSトランジスタ810のソースは、電圧VBB<VSSである電源812に接続されている。第2のブランチ806は、ソースが同様にVDDに接続され、ドレインがNMOSトランジスタ816のドレインに接続されているPMOSトランジスタ814を含む。NMOSトランジスタ816のソースは、電圧VBBである電源812に接続されている。PMOSトランジスタ814のゲートは、入力電圧EN_502を反転するインバータ811の出力部に接続されている。また、第1のブランチ804におけるNMOSトランジスタ810のゲートは、第2のブランチ806におけるNMOSトランジスタ816のドレインに接続されている。さらに、第2のブランチ806におけるNMOSトランジスタ816のゲートは、第1のブランチ804におけるNMOSトランジスタ810のドレインに接続されている。最後に、レベルシフトされた出力電圧EN_502+は、PMOSトランジスタ814のドレインとNMOSトランジスタ816のソースとの間のノード820において得られる。したがって、当業者は図6Aから、入力電圧EN_502がVSSである場合には、レベルシフトされた出力電圧EN_502+はVBBとなり、入力電圧EN_502がVDDである場合には、レベルシフトされた出力電圧EN_502+はVDDであることを理解するであろう。
【００７３】
図6Bに示されている例示的実施形態では、レベルシフタ852は、(VSSまたはVDDのレベルを有するバイナリ信号と想定される)入力電圧EN_506を、(VSSまたはVPPのレベルを有するバイナリ信号となる)レベルシフトされた出力電圧EN_506+に変換する。ここで、VPPはVDDより高い電圧レベルを表す。非限定的な例では、VDDは1.8Vでもよく、VPPは2.5Vでもよい。他の可能性もあり、それらは本発明の特定の実施形態の範囲内であると考えられる。
【００７４】
具体的には、レベルシフタ852は、2つの相互接続された、MOSトランジスタのブランチ854、856を含む。第1のブランチ854は、ゲートが入力電圧EN_506を受信するNMOSトランジスタ858を含む。NMOSトランジスタ858のソースは、電源VSSに接続されており、NMOSトランジスタ858のドレインは、PMOSトランジスタ860のドレインに接続されている。PMOSトランジスタ860のソースは、電圧VPP>VDDである電源862に接続されている。第2のブランチ856は、ソースが同様にVPPである電源862に接続され、ドレインがPMOSトランジスタ866のドレインに接続されているNMOSトランジスタ864を含む。PMOSトランジスタ866のソースは、電圧VPPである電源862に接続されている。NMOSトランジスタ864のゲートは、入力電圧EN_506を反転するインバータ861の出力部に接続されている。また、第1のブランチ854におけるPMOSトランジスタ860のゲートは、第2のブランチ856におけるPMOSトランジスタ866のドレインに接続されている。さらに、第2のブランチ856におけるPMOSトランジスタ866のゲートは、第1のブランチ854におけるPMOSトランジスタ860のドレインに接続されている。最後に、レベルシフトされた出力電圧EN_506+は、NMOSトランジスタ864のソースとPMOSトランジスタ866のドレインとの間のノード870において得られる。したがって、当業者は図6Bから、入力電圧EN_506がVSSである場合には、レベルシフトされた出力電圧EN_506+はVSSであり、入力電圧EN_506がVDDである場合には、レベルシフトされた出力電圧EN_506+はVPPとなることを理解するであろう。
【００７５】
一部の読者には見慣れていると思われる記号「VDD」、「VSS」、「VPP」、および「VBB」は、互いに相対的な関係における様々な電源の電圧レベルを設けることの助けとして、単に例示目的のために使用されていることを理解されたい。しかし、記号「VDD」、「VSS」、「VPP」、および「VBB」によって表される実際の電圧レベルは、読者が文献を調べることによって目に留める可能性のある特定の電圧レベルだけに制限されることはなく、また異なる記号によって、または記号を全く用いずに文献に表されている、読者が目に留める可能性のある電圧レベルを得ることを妨げられることはない。
【００７６】
また、図3Bを参照して上記で説明したアナログ終端制御回路528Bを、NMOSトランジスタのみまたはPMOSトランジスタのみと、ある種類または他の種類の単一のMOSトランジスタ程度とを有する半導体デバイスの実装に用いることができる点を理解されたい。また、アナログ終端制御回路528Bは、VTT終端電圧電源450によって提供される電圧レベルにかかわらず、半導体デバイスの実装に用いることができる。このため、半導体デバイス900の内部部分916に接続されている端子914のオンダイ終端用の終端回路901が示されている図7への参照を行う。端子914は、入力端子、出力端子、または双方向の入力/出力端子でもよい。特定の非限定的な実施形態では、端子914は、対応する論理値を表す2つの電圧レベルの間で変化するデータ信号を送信および/または受信するように構成することができる。内部部分916および端子914を含む半導体デバイス900は、オンダイ終端から利益を得ることのできるメモリチップ、または他の任意の種類の半導体デバイスでもよい。
【００７７】
終端回路901は、半導体デバイス900内で、半導体デバイス900の端子914と内部部分916の間にある点(またはノード918)に接続されるように示されているが、終端回路901が端子914に直接接続されることは、本発明の実施形態の範囲内であることを理解されたい。終端回路901は、端子914と、電圧VXYZである電源950との間に点/ノード918を介する経路を含む。電圧VXYZは、VDD/2などの中間点終端電圧(mid-pint termination voltage)、VDDなどの疑似オープンドレイン終端電圧(pseudo open-drain termination voltage)、VSSなどのグラウンド近傍終端電圧(near ground termination voltage)、または他の任意の好適な終端電圧でもよい。図7に示されているように、電源950は半導体デバイス900の内部にあってもよく、その場合には、VXYZはオンチップ形式で発生するということができる。あるいは、電源950は半導体デバイス900の外部にあって、例えばデータ端子を介して利用可能であってもよい。この場合には、VXYZはオフチップ形式で発生するということができる。電源950は、内部部分916に含まれる部品などの、半導体デバイス900の他の部品に電圧VXYZを供給するために用いることもできる。あるいは、電源950は、オンダイ終端のタスク専用でもよい。
【００７８】
端子914と電源950の間の(点/ノード918を介する)経路は、MOSトランジスタ902を含む少なくとも1つのMOSトランジスタを含む。MOSトランジスタ902を含む少なくとも1つのMOSトランジスタは、PMOSトランジスタでもNMOSトランジスタでもよい。図示されている実施形態では、NMOSトランジスタとして示されている1つのMOSトランジスタ902があるが、経路におけるMOSトランジスタの数、または、経路における特定のMOSトランジスタがPMOSトランジスタであるかもしくはNMOSトランジスタであるかどうかに関する特別な制約はない点を理解されたい。また、端子914と電源950の間の(点/ノード918を介する)経路は、並列、直列、またはそれらの組合せで配置されたMOSトランジスタを含むこともできる。
【００７９】
MOSトランジスタ902は、当業者が制御電極であると理解するであろうゲート902Gを含む。ゲート902Gは、終端制御回路928によって供給されるゲート電圧EN_902によってドライブされる。
【００８０】
さらに、MOSトランジスタ902は、第1の導電電極902Sおよび第2の導電電極902Dを含む。導電電極の一方は電源950に接続されており、導電電極の他方は(点/ノード918を介して)端子914に接続されている。どちらの導電電極がより高い電位であるかに応じて、第1の導電電極が「ソース」として、また第2の導電電極が「ドレイン」として働くことになるか、またはその逆となる。
【００８１】
さらに、MOSトランジスタ902は基板電極902Tを含む。基板電極902Tは、ピン910を介して電源910に接続されている。図示されているようにNMOSトランジスタ902の場合には、電源910は電圧VSSに維持され得る。電圧VSSは、半導体デバイス900の構成要素、特に終端回路901が端子914における信号の予想電圧スイング内で適切に機能することを可能にする十分な電圧「ヘッドルーム」を提供するように選択され得る。このため、端子914における信号が、例えば0.0Vと0.6Vの間で変化すると予想される場合、VSSを0Vに設定することができる。本発明の特定の実施形態の範囲内にある他の可能性も考えられる。
【００８２】
終端制御回路928は、ゲート電圧EN_902を変化させ、それによってMOSトランジスタ902の導電状態における変化を引き起こすことによって、ODT_EN信号のアサーションに応答するように構成されている。
【００８３】
より具体的には、ODT_EN信号がディアサートされる場合(すなわち、オンダイ終端が無効である場合)、終端制御回路928は、NMOSトランジスタ902がオフ状態におかれることを確実にするために、ゲート電圧EN_902を十分に低く(例えば、VSS)させるように構成されている。オフ状態では、MOSトランジスタ902は、第1の導電電極902Sと、それぞれの第2の導電電極902Dとの間で、開回路として効果的に働く。
【００８４】
これとは対照的に、ODT_EN信号がアサートされる場合(すなわち、オンダイ終端が有効である場合)、終端制御回路928は、MOSトランジスタ902を動作のオーム領域におくのに適したレベルをもたらすために、ゲート電圧EN_902を変化させる。
【００８５】
MOSトランジスタ902を動作のオーム領域におくのに適したゲート電圧のレベルは、場合によっては他のパラメータのうち、(i)MOSトランジスタ902がNMOSトランジスタであることと、(ii)電源950の電圧VXYZと、(iii)MOSトランジスタ902のしきい値電圧との関数である。上記より、MOSトランジスタ902が所与の時点でおかれている導電状態が、端子914における瞬時電圧によって影響され得ることは明白である。特に、端子914における電圧は、山または谷の間に、MOSトランジスタ902をオーム領域から異なる動作領域に押し出す場合がある。このことが、容認できない状況になることはない。全体的に、MOSトランジスタ902を動作のオーム領域におくのに適したゲート電圧のレベルは、端子914における信号の予想電圧スイングの実質的な範囲にわたって動作のオーム領域における動作を確実にするレベルでよく、端子914における信号の予想電圧スイング全体にわたってオーム領域における動作が常に維持されることを保証する必要はない点を理解されたい。
【００８６】
したがって、例えば、VXYZ=VSS=0Vであり、端子914における電圧が0Vと0.6Vの間で振れると予想される場合、MOSトランジスタ902を、(0.5Vである一般的なトランジスタのしきい値電圧VTに対して)動作のオーム領域におくゲート電圧範囲の特定の非限定的な例は、0.9Vから1.2Vである。このような構成によって、MOSトランジスタ902は、終端抵抗のアナログ制御を可能にしつつ、端子914における信号の予想電圧スイングの実質的な範囲にわたって、動作のオーム領域で直ちに動作する。
【００８７】
電源950の電圧レベルであるとして先に説明したVXYZは、MOSトランジスタ902を動作のオーム領域におくゲート電圧より小さいことに留意されたい。MOSトランジスタ902がPMOSトランジスタである場合には、逆のことがいえる。
【００８８】
特定の非限定的な実施形態では、VXYZは2つの電圧であるVSSとVDDの間のほぼ中程でもよく、例えば、VSS=0VおよびVDD=1.8Vの場合は、VXYZ=0.9Vである。しかし、これは可能性の1つに過ぎない。他の可能性には、図8に示されているスプリット終端シナリオ(split termination scenario)が含まれる。図8は、図7の終端回路901と同様の終端回路1001を示すが、ここでは、VXYZがVSSに設定されており、MOSトランジスタ902と相補型である追加のMOSトランジスタ902*が、ノード918とVDDの間に設けられている。MOSトランジスタ902*はPMOSトランジスタであり、MOSトランジスタ902は引き続きNMOSトランジスタである。
【００８９】
MOSトランジスタ902および902*が動作のオーム領域におかれている場合、それらは、ドレイン-ソース電圧降下と、導電電極(ドレインおよびソース)を流れる電流との商によって近似される抵抗を有する抵抗器として効果的に働くことを理解されたい。また、受動抵抗器のない、電源950とノード918の間の経路と、電源910とノード918の間の経路とを維持することができる点に留意されたい。したがって、ノード918と電源950の間、およびノード918と電源910の間の導電性は、動作のオーム領域におかれているMOSトランジスタ902および902*のかなりの部分に起因することが明白である。さらに、ノード918と電源950の間、およびノード918と電源910の間の電気抵抗は、MOSトランジスタ902および902*がオフ状態であるか(この場合、それらのトランジスタは開回路として働く)、または動作のオーム領域におかれているか(この場合、それらのトランジスタは抵抗器として働く)にかかわらず、MOSトランジスタ902および902*のかなりの部分に起因することが明白である。
【００９０】
ゲート電圧EN_902およびEN_902*を変化させることによって、ノード918と電源950の間、およびノード918と電源910の間の経路に異なる電気抵抗が与えられることをさらに理解されたい。特に、わずかに変更された終端制御回路928*は、ゲート電圧EN_902およびEN_902*を制御することによって、経路の電気抵抗を制御するために用いることができる。具体的には、終端制御回路928*によって提供されるゲート電圧EN_902は、MOSトランジスタ902がオフ状態におかれる第1の電圧と、ゲート電圧EN_902が段階的または連続的に変化することができる範囲の第2の電圧との間で変化し、一方、終端制御回路928*によって提供されるゲート電圧EN_902*は、MOSトランジスタ902*がオフ状態におかれる第1の電圧と、ゲート電圧EN_902*が段階的または連続的に変化することができる範囲の第2の電圧との間で変化する。具体的には、ゲート電圧EN_902およびEN_902*が第2の電圧の範囲にある場合、MOSトランジスタ902および902*は、動作のオーム領域におかれており、それぞれゲート電圧EN_902およびEN_902*の値に依存する可変の抵抗を与える。したがって、MOSトランジスタ902および902*の抵抗は、ある程度の精度まで制御することができる。
【００９１】
終端制御回路928*は、キャリブレーション回路952およびマルチプレクサ955を用いてアナログキャリブレーション機能を提供する。基準抵抗器(図示せず)は、半導体デバイス900の外部ピンを介してキャリブレーション回路952によってアクセスされ得るが、いくつかの実施形態では、基準抵抗器はキャリブレーション回路952の内部にあってもよく、また省略されてもよいことを理解されたい。基準抵抗器は、終端回路1001によって実現される所望の終端抵抗を表し、また設計パラメータである。キャリブレーション回路952は、キャリブレーション回路952を用いてキャリブレーションプロセスを実行するためのコントローラの要求を示すためにアサートされ得る「キャリブレーションイネーブル」(CAL_EN)信号を、そのコントローラ(図示せず)から受信する。
【００９２】
一実施形態では、キャリブレーション回路952は、MOSトランジスタ902および/または902*がゲート電圧EN_902および/またはEN_902*に応じて有する同じ抵抗動作を印加電圧に応じて有する1つ(または複数)のキャリブレーション回路素子を含むことができる。したがって、CAL_EN信号のアサーションに応じて、キャリブレーション回路952は、電圧がキャリブレーション回路素子に印加される場合に、どの印加電圧が基準抵抗器の抵抗と一致する抵抗をもたらすかを特定する。これは、最初の印加電圧で開始し、最後の印加電圧で終了する繰返し型で行われてもよい。最後の印加電圧は、アナログキャリブレーション電圧972および/または976の形態でマルチプレクサ955に出力される。
【００９３】
代替実施形態では、キャリブレーション回路952は、特に動作のオーム領域における、ゲート電圧に応じたMOSトランジスタ902および/または902*の抵抗動作に関するデータを記憶する参照テーブル(図示せず)を含むか、そうでない場合には、その参照テーブルへのアクセスを有する。このような実施形態では、キャリブレーション回路952は、処理機能を提供する。具体的には、キャリブレーション回路952は、(外部ソースから値を受け取ることによって、または基準抵抗器を直接測定することによって)基準抵抗器の抵抗を取得してから、参照テーブルを調べて、基準抵抗器の抵抗について十分な一致を実現するようにMOSトランジスタ902および/または902*に印加されることになるゲート電圧を決定する。そのように決定されたゲート電圧は、アナログキャリブレーション電圧972および/または976の形態でマルチプレクサ955に出力される。
【００９４】
当業者には、抵抗合わせを実現する他の方法が明らかになろう。
【００９５】
アナログキャリブレーション電圧972は、MOSトランジスタ902がNMOSデバイスであることが考慮された電圧レベルとなり、また、MOSトランジスタ902が動作のオーム領域におかれることになるかどうかと、MOSトランジスタ902が動作のオーム領域におかれることになる場合には、MOSトランジスタ902によって与えられることが求められる正確な抵抗とに応じた電圧レベルとなることを理解されたい。例えば、アナログキャリブレーション電圧は、MOSトランジスタ902がオフ状態におかれることになる場合には、VSSに設定することができ、MOSトランジスタ902が動作のオーム領域におかれることになる場合には、VD1とVD2によって境界を定められる(VDDを含んでも含まなくてもよい)範囲内に設定することができる。
【００９６】
また、アナログキャリブレーション電圧976は、MOSトランジスタ902*がPMOSデバイスであることが考慮された電圧レベルとなり、また、MOSトランジスタ902*が動作のオーム領域におかれることになるかどうかと、MOSトランジスタ902*が動作のオーム領域におかれることになる場合には、MOSトランジスタ902*によって与えられることが求められる正確な抵抗とに応じた電圧レベルとなることを理解されたい。例えば、アナログキャリブレーション電圧は、MOSトランジスタ902*がオフ状態におかれることになる場合には、VDDに設定することができ、MOSトランジスタ902*が動作のオーム領域におかれることになる場合には、VS1とVS2によって境界を定められる(VSSを含んでも含まなくてもよい)範囲内に設定することができる。
【００９７】
スプリット終端実装の場合、NMOSデバイスとPMOSデバイスの両方は、通常は両方とも有効になるか、または両方とも無効になる。有効になる場合、NMOSデバイスとPMOSデバイスの抵抗が等しくなるようにキャリブレーションすると、VDDとVSSの中間点における効果的な終端電圧と、NMOSデバイスまたはPMOSデバイスについてキャリブレーションされた抵抗値の2分の1に等しい効果的な抵抗値がもたらされる。
【００９８】
アナログキャリブレーション電圧は、マルチプレクサ955におけるODT_EN信号によって選択されて、ゲート電圧EN_902およびEN_902*を与える。具体的には、ODT_EN信号が、オンダイ終端が有効であることを示すハイになると、アナログキャリブレーション電圧は、マルチプレクサ955を通ってゲート電圧EN_902およびEN_902*にそのまま伝えられる。したがって、アナログキャリブレーション電圧がMOSトランジスタ902および902*をオフ状態におくのに適したレベルである場合には、ゲート電圧EN_902およびEN_902*は、これらのレベルを得ることになる。同様に、アナログキャリブレーション電圧が、特定の所望の抵抗を与えるようにMOSトランジスタ902および902*を動作のオーム領域におくのに適したレベルである場合には、ゲート電圧EN_902およびEN_902*は、これらのレベルを得ることになる。
【００９９】
一方、ODT_EN信号が、オンダイ終端が無効であることを示すローになると、ゲート電圧EN_902およびEN_902*は、MOSトランジスタ902および902*をオフ状態におくのに適したレベル、すなわちそれぞれVSSとVDDにされる。言い換えれば、キャリブレーション回路952から受信したアナログキャリブレーション電圧のレベルは、オンダイ終端を無効にすることによって無効とされる。キャリブレーション回路952およびマルチプレクサ955は分離している必要はなく、実際に単一モジュール内で組み合わせられていてもよいことを理解されたい。
【０１００】
上記で説明した例に関しては、簡潔にするために、互いに接続された様々な素子および回路が示されている。本発明の実際の応用では、素子、回路等は互いに直接接続することができる。同様に、素子、回路等は、それらの素子、回路等が一部を形成しているデバイス、システム、または装置の動作に必要な他の素子、回路等を介して互いに間接的に接続され得る。したがって、実際の構成では、様々な素子および回路は、特にことわらない限り、直接または間接的に互いに結合または接続され得る。
【０１０１】
説明した実施形態について、特定の改変および変更がなされ得る。したがって、上記で説明した実施形態は、例示的であり非限定的であると考えられることになる。また、本発明の特定の実施形態の動作に必要となり得る追加の要素は、それらが当業者の理解の範囲内であると想定されているため、説明されておらず、また例示されていない。さらに、本発明の特定の実施形態は、本明細書において具体的に開示されていない任意の要素を、挙げていない場合があり、有さない場合があり、かつ/または、その任意の要素がなくても機能する場合がある。
【符号の説明】
【０１０２】
14  端子
18  点/ノード
16  内部部分
100  半導体デバイス
200  半導体デバイス
302A  キャリブレーション回路(キャリブレータ回路)
304  ラッチ
305A  イネーブル回路
305B  マルチプレクサ
306  基準抵抗器
450  電源
500  終端回路
500M  終端回路
502  MOSトランジスタ
504  MOSトランジスタ
506  MOSトランジスタ
508  MOSトランジスタ
528A  デジタル終端制御回路
528B  アナログ終端制御回路
600A  オンチップ電圧発生器
600B  オンチップ電圧発生器
602  バイアス段
604  出力段
618  出力コンデンサ
650  バイアスチェーン
654  演算増幅器
658  出力コンデンサ
700  半導体デバイス
716  内部部分
728  制御回路
802  レベルシフタ
852  レベルシフタ
900  半導体デバイス
901  終端回路
902  MOSトランジスタ
902*  MOSトランジスタ
910  電源
914  端子
916  内部部分
918  点/ノード
928  終端制御回路
928*  終端制御回路
950  電源
952  キャリブレーション回路
955  マルチプレクサ
1001  終端回路
CAL_EN  キャリブレーションイネーブル信号
EN_502  ゲート電圧
EN_504  ゲート電圧
EN_506  ゲート電圧
EN_508  ゲート電圧
EN_704N  ゲート電圧
EN_704P  ゲート電圧
EN_902  ゲート電圧
EN_902*  ゲート電圧
【図１】
0005539403.tif 000002
【図２】
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【図３Ａ】
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【図３Ｂ】
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【図３Ｃ】
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【図４Ａ】
0005539403.tif 000007
【図４Ｂ】
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【図５】
0005539403.tif 000009
【図６Ａ】
0005539403.tif 000010
【図６Ｂ】
0005539403.tif 000011
【図７】
0005539403.tif 000012
【図８】
0005539403.tif 000013