(57)【特許請求の範囲】
【請求項１】
出力端子に負荷が直列接続されオンオフすることで当該負荷を駆動するスイッチング素子と、
前記スイッチング素子に直列接続され前記スイッチング素子にオン通電されると電圧を発生する第１検出素子と、
前記スイッチング素子がオンしたときに前記第１検出素子に生じた電圧を閾値電圧と比較する第１電圧検出回路と、
前記負荷に直列接続されると共に前記スイッチング素子に並列接続され、前記スイッチング素子がオフすると電圧を発生する第２検出素子と、
前記第２検出素子に生じた電圧を閾値電圧と比較して検出する第２電圧検出回路と、
前記第１または第２電圧検出回路の検出結果を選択する回路であって、前記スイッチング素子をオンさせる期間には前記第１電圧検出回路の検出結果を有効化し、前記スイッチング素子をオフさせる期間には前記第２電圧検出回路の検出結果を有効化する選択回路と、を備え、
前記選択回路により選択された検出結果に基づいて断線を検出することを特徴とする断線検出回路。
【請求項２】
前記第１電圧検出回路の検出結果を必要としない間、前記第１検出素子の通電電流をバイパスするバイパス手段を備えたことを特徴とする請求項１記載の断線検出回路。
【請求項３】
前記スイッチング素子がオンしているときに前記第１電圧検出回路の検出結果を周期信号に同期して取得する同期取得手段を備え、
前記同期取得手段の取得結果に基づいて断線を検出することを特徴とする請求項１または２記載の断線検出回路。
【請求項４】
前記スイッチング素子がオンしているときに前記第１電圧検出回路の検出結果を周期信号に同期して取得する同期取得手段と、
前記第１検出素子に通電されてから前記同期取得手段が前記第１電圧検出回路の検出結果を周期信号に同期して取得するまでの間を除いて前記第１検出素子の通電電流をバイパスするバイパス手段とを備えたことを特徴とする請求項１ないし３の何れかに記載の断線検出回路。
【請求項５】
前記バイパス手段が前記第１検出素子の通電電流をバイパスする第１の時間は、前記第１検出素子に通電されてから前記同期取得手段が前記第１電圧検出回路の検出結果を周期信号に同期して取得するまでの第２の時間よりも長く設定されていることを特徴とする請求項４記載の断線検出回路。
【請求項６】
前記スイッチング素子がオンすることで前記第１検出素子に通電されてから所定の遅延時間後に前記第１電圧検出回路の検出結果を取得する遅延取得手段と、
前記第１検出素子に通電されてから前記遅延取得手段が前記第１電圧検出回路の検出結果を取得するまでの間を除いて前記第１検出素子の通電電流をバイパスするバイパス手段とを備えたことを特徴とする請求項１または２記載の断線検出回路。
【請求項７】
前記第１検出素子が１以上のダイオードを含んで構成されていることを特徴とする請求項１ないし６の何れかに記載の断線検出回路。
【請求項８】
前記第１検出素子が１以上の第１ダイオードを含んで構成され、
前記第１電圧検出回路が比較対象とする閾値電圧が、前記第１ダイオードと同一特性の第２ダイオードを用いて生成されていることを特徴とする請求項１ないし６の何れかに記載の断線検出回路。
【請求項９】
前記ダイオードを１の半導体チップに集積化したことを特徴とする請求項７または８記載の断線検出回路。
【請求項１０】
前記第１検出素子が、ＭＯＳトランジスタのバックゲート−ドレイン間に一体化された第１ダイオードを１又は複数備えて構成されていることを特徴とする請求項１ないし９の何れかに記載の断線検出回路。
【請求項１１】
前記第１および第２電圧検出回路は共用されていることを特徴とする請求項１ないし１０の何れかに記載の断線検出回路。
【請求項１２】
前記スイッチング素子および前記バイパス手段は共に電気的に共通接続されたＭＯＳトランジスタにより構成され、
前記ＭＯＳトランジスタが同一の半導体基板上に形成されると共に、それぞれトレンチ分離形成されていることを特徴とする請求項４ないし１１の何れかに記載の断線検出回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、負荷の断線を検出するための断線検出回路に関する。
【背景技術】
【０００２】
負荷の断線等の異常を検出する回路が、例えば特許文献１に開示されている。この特許文献１の技術（例えば図１）では、ＭＯＳトランジスタ（スイッチング素子に相当）のオープンドレイン形式の出力端子に負荷を直列接続して構成されている。この回路において断線が発生すると、ＭＯＳトランジスタがオフの状態では、プルアップ抵抗を介して出力端子の電圧が「Ｈ」レベルとなる。
【０００３】
この技術思想では「Ｈ」レベルを検出することで断線を検出している。逆に、ＭＯＳトランジスタがオンの状態では、ＭＯＳトランジスタのドレインに生じる電圧がある一定レベル以上であることを検出して断線を検出している。特許文献１記載の技術思想では、ＭＯＳトランジスタがオン時の検出電圧が、当該ＭＯＳトランジスタのオン抵抗と負荷のインピーダンスにより決定される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−９５１５０号公報（図１）
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＭＯＳトランジスタのオン抵抗は一般に低く、電圧検出回路がＭＯＳトランジスタと負荷との間の共通接続点の電圧を検出して所定の閾値電圧と比較し、この検出結果に基づいて断線検出したとしても、閾値電圧の設定電圧範囲が非常に狭くなってしまう。しかも、閾値電圧の設定電圧範囲を適切に設定できたとしても、ノイズなどの不要成分の影響を受けやすく誤動作の虞もある。
【０００６】
本発明は、上記事情に鑑みてなされたもので、その目的は、ノイズなどの不要成分の影響を極力抑制して信頼性良く断線検出できるようにした断線検出回路を提供することにある。
【課題を解決するための手段】
【０００７】
請求項１記載の発明によれば、第１電圧検出回路は、スイッチング素子がオンしたときに第１検出素子に生じた電圧を閾値電圧と比較して検出し、スイッチング素子がオフしたときに第２検出素子に生じた電圧を閾値電圧と比較して検出し、第１電圧検出回路の検出結果に基づいて断線を検出するため、ノイズなどの不要成分の影響を受けにくくなり信頼性良く断線検出できる。
【０００８】
しかも、スイッチング素子をオンさせる期間には第１電圧検出回路の検出結果を有効化し、スイッチング素子をオフさせる期間には第２電圧検出回路の検出結果を有効化することで、選択回路が、第１または第２電圧検出回路の検出結果の何れかを選択し、選択回路により選択された検出結果に基づいて断線を検出しているため、オン／オフした何れの期間においても断線検出でき、断線検出方法を種々選択できる。
【０００９】
請求項２記載の発明によれば、第１電圧検出回路の検出結果を取得しない間、バイパス手段が第１検出素子の通電電流をバイパスするため、第１検出素子における消費電力を低減できる。
【００１０】
請求項３記載の発明によれば、同期取得手段はスイッチング素子がオンしているときに第１電圧検出回路の検出結果を周期信号に同期して取得し、同期取得手段の取得結果に基づいて断線を検出するため、負荷が断線したときに周期信号の周期毎に断線を検出することができ、素早く断線検出することができる。
【００１１】
請求項４記載の発明によれば、バイパス手段は第１検出素子に通電されてから同期取得手段が第１電圧検出回路の検出結果を周期信号に同期して取得するまでの間を除いて第１検出素子の通電電流をバイパスするため、第１検出素子による消費電力を低減できる。
【００１２】
請求項５記載の発明によれば、バイパス手段が第１検出素子の通電電流をバイパスする第１の時間が、第１検出素子に通電されてから同期取得手段が第１電圧検出回路の検出結果を周期信号に同期して取得するまでの第２の時間よりも長く設定されているため、第１検出素子による消費電力を低減できる。
【００１３】
請求項６記載の発明によれば、第１検出素子に通電されてから遅延取得手段が第１電圧検出回路の検出結果を取得するまでの間を除いて第１検出素子の通電電流をバイパスするため、第１検出素子による消費電力を低減できる。
【００１４】
請求項７記載の発明によれば、第１検出素子が１以上のダイオードを含んで構成されているため、負荷の特性によらず安定して断線検出することができる。
請求項８記載の発明によれば、第１検出素子が１以上の第１ダイオードを含んで構成され、第１電圧検出回路が比較対象とする閾値電圧が、第１ダイオードと同一特性の第２ダイオードを用いて生成されているため、第１ダイオードの温度補償を行うことができる。
【００１５】
請求項９記載の発明によれば、第１および第２ダイオードを１の半導体チップに集積化しているため、第１および第２ダイオードの特性を同一特性にし易くなる。
請求項１０記載の発明によれば、第１検出素子がＭＯＳトランジスタのバックゲート−ドレイン間に一体化された第１ダイオードを１又は複数備えて構成されているため、ＭＯＳトランジスタおよび第１ダイオードを半導体構造により一体化して形成しやすくなり、省スペース化を図ることができる。
【００１６】
請求項１１記載の発明によれば、第１および第２電圧検出回路が共用されているため、回路規模を小さくすることができ、小型化、低コスト化を図ることができる。
請求項１２記載の発明によれば、スイッチング素子およびバイパス手段は共に電気的に共通接続されたＭＯＳトランジスタにより構成され、ＭＯＳトランジスタが同一の半導体基板上に形成されると共に、それぞれトレンチ分離形成されているため、当該スイッチング素子およびバイパス手段間のリークを極力抑制することができる。
【図面の簡単な説明】
【００１７】
【図１】本発明の第１実施形態について示す断線検出回路の概略的な電気的構成図
【図２】通常動作時におけるタイミングチャート
【図３】断線検出時におけるタイミングチャート
【図４】本発明の第２実施形態における図１相当図
【図５】図２相当図
【図６】図３相当図
【図７】スイッチング素子の駆動出力がオンしている途中で断線したときのタイミングチャート
【図８】本発明の第３実施形態における図１相当図
【図９】図２相当図
【図１０】図３相当図
【図１１】本発明の第４実施形態における図１相当図
【図１２】本発明の第５実施形態における図１相当図
【図１３】本発明の第６実施形態における図１相当図
【図１４】本発明の第７実施形態における図１相当図
【図１５】本発明の第８実施形態における図１相当図（その１）
【図１６】図１相当図（その２）
【発明を実施するための形態】
【００１８】
（第１実施形態）
以下、本発明を、ロウサイド駆動回路の断線検出回路に適用した第１実施形態について図１ないし図３を参照しながら説明する。
図１は、ロウサイド駆動回路における断線検出回路を概略的に示している。
この図１に示すように、ロウサイド駆動回路Ａは、スイッチング素子としてのＮチャネル型のＭＯＳトランジスタＭ１を備え、当該トランジスタＭ１のドレインの出力端子Ｎ１を介して負荷Ｍを電源Ｖｃに接続して構成されている。トランジスタＭ１のゲート（入力端子）は制御回路２の駆動出力端子ＯＵＴに接続されている。制御回路２は例えばマイクロコンピュータにより構成されるもので、駆動出力端子ＯＵＴからＭＯＳトランジスタＭ１のゲートに駆動信号を出力する。
【００１９】
電源Ｖｃおよびグランド間には、負荷Ｍと、トランジスタＭ１のドレイン−ソース間と、第１検出素子としての抵抗Ｒ１とが直列接続されている。抵抗Ｒ１の抵抗値は、トランジスタＭ１のオン抵抗に比較して大きな抵抗値に設定される。トランジスタＭ１のソースおよび抵抗Ｒ１の共通接続点となる出力端子Ｎ１は第１電圧検出回路３に接続されている。トランジスタＭ１がオンしたとき抵抗Ｒ１に流れる電流に応じた電圧について第１電圧検出回路３が閾値電圧ｒｅｆ１と比較可能となるように予め設定されている。
【００２０】
第１電圧検出回路３は例えばコンパレータにより構成され、共通接続点Ｎ１の電圧を閾値電圧ｒｅｆ１と比較し、閾値電圧ｒｅｆ１を超えるときに「Ｈ」を出力し、閾値電圧ｒｅｆ１以下のときに「Ｌ」を出力する。第１電圧検出回路３の閾値電圧ｒｅｆ１は、負荷Ｍに流れる電流と抵抗Ｒ１の抵抗値（第１検出素子のインピーダンス）の特性に応じて設定すると良い。例えば、第１検出素子を抵抗Ｒ１によって構成するときには、要求される負荷電流ＩＬに抵抗Ｒ１の抵抗値を乗じた電圧以下に閾値電圧ｒｅｆ１を設定すると良い。抵抗Ｒ１の抵抗値を調整すれば、ノイズマージンは容易に確保できる。
【００２１】
他方、トランジスタＭ１のドレインと負荷Ｍとの間の共通接続点Ｎ２は、第２電圧検出回路４に接続されている。この第２電圧検出回路４は例えばコンパレータにより構成され、共通接続点Ｎ２の電圧を閾値電圧ｒｅｆ２と比較し、閾値電圧ｒｅｆ２以下のときに「Ｈ」を出力し、閾値電圧ｒｅｆ２を超えるときに「Ｌ」を出力する。共通接続点Ｎ２とグランドとの間には第２検出素子としての抵抗Ｒ２が接続されている。抵抗Ｒ２は、負荷Ｍのインピーダンスや抵抗Ｒ１の抵抗値に比較して大幅に大きな抵抗値に設定されている。
【００２２】
これらの第１電圧検出回路３、第２電圧検出回路４の各出力は、選択回路５に与えられている。この選択回路５は、例えば一入力反転型ＡＮＤゲート５ａ、ＡＮＤゲート５ｂおよびＯＲゲート５ｃを組み合わせて構成され、駆動出力端子ＯＵＴの駆動信号に応じて第１電圧検出回路３、第２電圧検出回路４の出力を選択し当該選択信号を断線検出信号としてダイアグ出力する。制御回路２は、この断線検出信号となるダイアグ出力信号に基づいて負荷Ｍの断線を検出する。このようにして、ロウサイド駆動回路Ａの断線検出回路１が、制御回路２、トランジスタＭ１、抵抗Ｒ１、第１電圧検出回路３、第２電圧検出回路４、選択回路５を互いに接続して構成されている。
【００２３】
上記構成の動作について図２および図３を参照しながら説明する。
図２は、通常動作時（負荷正常接続時）におけるタイミングチャートを示し、断線を検出することなくロウサイド駆動回路Ａが負荷を通常駆動しているときの要部の各信号波形を示している。
【００２４】
図２（ａ）に示すように、制御回路２は矩形波信号を出力端子ＯＵＴから出力し、トランジスタＭ１のゲートに駆動信号として印加する。トランジスタＭ１はオンオフ動作することで、トランジスタＭ１のオン動作時には負荷Ｍに抵抗Ｒ１およびＲ２を通じて通電されるようになる。
【００２５】
第１電圧検出回路３は、抵抗Ｒ１の両端に生じた電圧を閾値電圧ｒｅｆ１と比較し、選択回路５に出力する。図２の（１）のタイミングでは、図２（ｂ）に示すように抵抗Ｒ１の検出電圧が所定の閾値電圧ｒｅｆ１を超えると、図２（ｃ）に示すように第１電圧検出回路３はその出力を「Ｈ」から「Ｌ」に切り替える。
【００２６】
他方、第２電圧検出回路４は、出力端子Ｎ２の電圧を閾値電圧ｒｅｆ２と比較して検出し選択回路５に出力する。図２の（１）のタイミングでは、図２（ｄ）に示すように出力端子Ｎ２の電圧が所定の閾値電圧ｒｅｆ２以下になると、図２（ｅ）に示すように第２電圧検出回路４はその出力を「Ｌ」から「Ｈ」に切り替える。
【００２７】
選択回路５は、出力信号ＯＵＴが「Ｈ」の間は、第１電圧検出回路３の出力信号を有効化して制御回路２に選択出力するため、図２の（１）のタイミングから出力ＯＵＴが「Ｌ」となる（図２の（２）のタイミング）までダイアグ出力として「Ｌ」を出力する。
【００２８】
出力ＯＵＴが「Ｌ」となると、抵抗Ｒ１の検出電圧は徐々に低下し閾値電圧ｒｅｆ１以下となる（図２の（３）のタイミング）。このとき、第１電圧検出回路３の出力が「Ｌ」から「Ｈ」に変化する。他方、このタイミングとほぼ同時に、出力端子Ｎ２の電圧が徐々に増加し閾値電圧ｒｅｆ２を超える電圧となる。このとき、第２電圧検出回路４の出力が「Ｈ」から「Ｌ」に変化する。
【００２９】
選択回路５は、出力信号ＯＵＴが「Ｌ」の間は、第２電圧検出回路４の出力信号を有効化して制御回路２に選択出力する。したがって、図２の（３）のタイミングから出力ＯＵＴが「Ｈ」となる（図２の（４）のタイミング）までダイアグ出力として「Ｌ」を出力する。
【００３０】
この後、出力ＯＵＴが「Ｈ」となると、抵抗Ｒ１の検出電圧は徐々に上昇し、閾値電圧ｒｅｆ１を超える電圧となる。このとき、第１電圧検出回路３の出力が「Ｈ」から「Ｌ」に変化する。他方、このタイミングとほぼ同時に、出力端子Ｎ２の電圧が徐々に低下し、閾値電圧ｒｅｆ２以下の電圧となる。このとき、第２電圧検出回路４の出力が「Ｌ」から「Ｈ」に変化する（図２の（５）のタイミング）。この後、図２の（１）の説明と同様の処理が繰り返されることになる。
【００３１】
制御回路２は、出力ＯＵＴを「Ｈ」にして所定時間後から出力ＯＵＴを「Ｌ」にするまでの断線検出可能期間内（図２（ｆ）に示す期間参照）で断線検出することができる。制御回路２は、断線検出可能期間において断線検出されないときには「Ｌ」を検出し、断線検出したときには「Ｈ」を検出する。
【００３２】
上記の断線検出可能期間を規定する「所定時間」は、断線検出可能期間以外の期間となる断線検出不可期間（図２の（２）〜（３）、（４）〜（５）の期間）を除くために設けられるものである。断線検出不可期間は、出力ＯＵＴが「Ｈ」から「Ｌ」、「Ｌ」から「「Ｈ」に過渡的に変化するときにダイアグ出力として現れる周期パルス状の期間であり、この期間ではダイアグ出力が一時的に「Ｈ」となる。上記の「所定時間」は、理想的にはパルス状の断線検出不可期間を除いて設定できるが、パルス状の断線検出不可期間後に所定のマージン期間を考慮して設定されていると良い。
【００３３】
図３は、断線時におけるタイミングチャートを示し、断線検出されたときの要部の各信号波形を示している。
図３（ｂ）に示すように、負荷Ｍが断線すると電源Ｖｃから電源供給が遮断されるため、抵抗Ｒ１の検出電圧は０Ｖで一定となり、図３（ｃ）に示すように、第１電圧検出回路３の出力は「Ｈ」で一定となる。図３（ｄ）に示すように、負荷Ｍの端子電圧（出力端子Ｎ１の電圧）も０Ｖで一定となり、図３（ｅ）に示すように、第２電圧検出回路４の出力は「Ｈ」で一定となる。したがって、図３（ｆ）に示すように、制御回路２は断線検出信号となるダイアグ出力として「Ｈ」を常時入力するようになり、制御回路２は、前記した断線検出可能期間において断線検出できる。
【００３４】
本実施形態によれば、制御回路２は、第１電圧検出回路３が抵抗Ｒ１の検出電圧を閾値電圧ｒｅｆ１と比較した検出結果に基づいて断線を検出するため、ノイズなどの不要成分の影響を受けにくくなり信頼性良く断線検出できる。
【００３５】
選択回路５が、第１電圧検出回路３の出力、第２電圧検出回路４の出力の何れかを選択し、制御回路２が選択回路５により選択された検出結果に基づいて断線を検出しているため、トランジスタＭ１がオン／オフした何れの期間でも断線検出できる。断線検出可能な期間を増すことができる。
【００３６】
（第２実施形態）
図４および図５は、本発明の第２実施形態を示すもので、前述実施形態と異なるところは、第１電圧検出回路の検出結果を必要としない間、第１検出素子の通電電流をバイパスするように構成したところにある。また、スイッチング素子がオンしているときに第１電圧検出回路の検出結果を周期信号に同期して同期取得手段によって取得し当該取得結果に基づいて断線を検出するように構成したところにある。
【００３７】
また、第１検出素子に通電されてから第１電圧検出回路の検出結果を周期信号に同期して取得するまでの間を除いて第１検出素子の通電電流をバイパスするように構成したところにある。前述実施形態と同一又は類似の機能を有する部分については同一又は類似の符号を付して必要に応じて説明を省略し、以下、異なる部分を説明する。
【００３８】
図４は、図１に代わる断線検出回路の構成を概略的に示しており、断線検出回路１に代わる断線検出回路１１を示している。この断線検出回路１１は、選択回路５に代えて同期取得手段としてのラッチ回路１２を備える。このラッチ回路１２は、例えばＤフリップフロップにより構成されている。ラッチ回路１２のリセット端子ＲＳＴには、出力ＯＵＴからＮＯＴゲート１３を介して出力ＯＵＴの反転信号が与えられている。ラッチ回路１２のＤ端子には第１電圧検出回路３の出力が与えられている。
【００３９】
ラッチ回路１２のクロック入力端子には、制御回路２が発生するクロック信号ＣＫ（周期信号に相当）がスイッチ１４を介して与えられる。スイッチ１４は、出力ＯＵＴの出力信号に応じてオンオフ可能なスイッチであり、例えば出力ＯＵＴが「Ｈ」のときにはオンし、出力ＯＵＴが「Ｌ」のときにはオフする。
【００４０】
また、制御回路２は例えばクロック信号ＣＫを発振する発振回路を備えている。発振回路が発生するクロック信号ＣＫは、スイッチ１４を介してＮチャネル型のＭＯＳトランジスタＭ２のゲートに与えられる。このトランジスタＭ２は、そのドレインが出力端子Ｎ２に接続されており、そのソースがグランドに接続されている。このトランジスタＭ２は、抵抗Ｒ１の通電電流をバイパスするバイパス手段として機能する。
【００４１】
前述したように、スイッチ１４がオンすると、トランジスタＭ２のゲートに制御回路２のクロック信号ＣＫが与えられ、当該クロック信号ＣＫに同期して、トランジスタＭ２はトランジスタＭ１および抵抗Ｒ１に流れる通電電流をバイパスする。
【００４２】
図５は、通常動作時（負荷正常接続時）のタイミングチャートを示している。
この図５（ａ）に示すように、制御回路２が出力ＯＵＴとして「Ｈ」を出力している間、図５（ｂ）に示すように周期パルス状のクロック信号ＣＫを周期信号として出力する。本実施形態において、図５（ｂ）に示すように、クロック信号ＣＫを「Ｈ」としてトランジスタＭ２をオンとする時間Ｔ１が、クロック信号ＣＫを「Ｌ」とする時間Ｔ２よりも長く設定されている。すなわち、抵抗Ｒ１の通電電流をバイパスする第１の時間Ｔ１が、抵抗Ｒ１に通電されてから第１電圧検出回路３の検出結果をクロック信号ＣＫに同期してラッチ回路１２が取得するまでの第２の時間Ｔ２よりも長く設定されている。すると、抵抗Ｒ１に流れる電流の通電時間を短くすることができ、消費電力を低減できる。
【００４３】
図５（ｃ）に示すように、第１検出素子の検出電圧となるノードＮ１の電圧は、このクロックＣＫの「Ｌ」時間に応じて上昇し閾値電圧ｒｅｆ１を超える。図５（ｄ）に示すように、ノードＮ１の電圧が閾値電圧ｒｅｆ１を超えると、第１電圧検出回路３の出力は「Ｌ」から「Ｈ」に切り替わる。ラッチ回路１２は、クロック信号ＣＫの立上りタイミングにおいて第１電圧検出回路３の出力を保持して取得する。制御回路２は、クロック信号ＣＫの立上りタイミングにおけるラッチ回路１２の出力を取得する。図５（ｇ）に示すように、制御回路２は、ダイアグ出力として「Ｌ」を取得することになり非断線であることを検出でき、正常に動作し続ける。尚、図５（ｅ）および図５（ｆ）は、それぞれ、負荷Ｍの端子Ｎ２の電圧、第２電圧検出回路４の出力電圧を示しているが、出力ＯＵＴが「Ｈ」の間は無効化されているため、この動作説明は省略する。
【００４４】
図６は、断線検出時のタイミングチャートを示している。この図６に示すように、ラッチ回路１２がクロック信号ＣＫの立上りタイミングにおけるラッチ回路１２の出力を保持するため、制御回路２がこの後ラッチ回路１２の出力を取得することで断線したことを検出できる。
【００４５】
図７は、スイッチング素子の駆動出力がオンしている途中で断線したときのタイミングチャートを示している。この図７に示すように、負荷Ｍが断線すると第１電圧検出回路３の出力が無くなるため、制御回路２がクロック信号ＣＫの周期毎に断線を検出すると、素早く断線検出することができる。
【００４６】
以上説明したように、本実施形態によれば、第１電圧検出回路３の検出結果を必要としない間、トランジスタＭ２がトランジスタＭ１および抵抗Ｒ１の通電電流をバイパスするため、抵抗Ｒ１に流れる電流を抑制することができ消費電力を抑制することができる。
【００４７】
また、制御回路２は、トランジスタＭ１がオンしているときに第１電圧検出回路３の検出結果をクロック信号ＣＫに同期して取得し、当該取得結果に基づいて断線を検出するため、負荷Ｍが断線したときにクロック信号ＣＫの周期毎に断線を検出できるため、素早く断線検出することができる。
【００４８】
また、トランジスタＭ２は、抵抗Ｒ１に通電されてから第１電圧検出回路３の検出結果をクロック信号ＣＫに同期して取得するまでの間を除いてトランジスタＭ１および抵抗Ｒ１の通電電流をバイパスするため、消費電流を低減することができる。
【００４９】
（第３実施形態）
図８ないし図１０は、本発明の第３実施形態を示すもので、前述実施形態と異なるところは、遅延取得手段が、スイッチング素子がオンすることで第１検出素子に通電されてから所定時間後に第１電圧検出回路の検出結果を取得し、バイパス手段が第１検出素子に通電されてから遅延取得手段が第１電圧検出回路の検出結果を取得するまでの間を除いて第１検出素子の通電電流をバイパスするように構成したところにある。以下、前述実施形態と異なる部分について説明する。
【００５０】
図８は、断線検出回路１に代わる断線検出回路２１の構成を示している。この図８に示すように、断線検出回路２１は、スイッチ１４に代えて遅延回路２２を設けて構成されている。この遅延回路２２は、出力ＯＵＴを入力したとき、当該出力ＯＵＴの立上り信号を遅延させる回路であり、当該遅延時間後に、出力ＯＵＴの立上り信号をラッチ回路１２のクロック端子およびトランジスタＭ２のゲートに与える。
【００５１】
図９は、通常動作時（負荷正常接続時）におけるタイミングチャートを概略的に示している。
図９（ｂ）に示すように遅延回路２２は出力ＯＵＴの立上り信号を所定の遅延時間だけ遅延させる。図９（ｄ）に示すように、遅延取得手段としてのラッチ回路１２は、遅延回路２２の出力の立上り信号のタイミングにおいて第１電圧検出回路３の出力を保持して取得し、図９（ｇ）に示すように制御回路２はこの保持信号を取得することで、当該タイミングにおいて断線検出することができる。本実施形態において、断線検出可能期間は遅延回路２２が立上り信号を出力した時点から出力ＯＵＴが「Ｌ」になるまでの間の期間となっている。
【００５２】
遅延回路２２の出力は、トランジスタＭ２のゲートにも与えられている。このため、トランジスタＭ２は、抵抗Ｒ１に通電されてからラッチ回路１２が第１電圧検出回路３の検出結果を取得するまでの間を除いて、トランジスタＭ１および抵抗Ｒ１の通電電流をバイパスすることになり、前述実施形態と同様に消費電流を低減できる。
【００５３】
図１０は、断線検出時のタイミングチャートを概略的に示しているが、この図１０に示すように、出力ＯＵＴが「Ｌ」から「Ｈ」になった時点の所定時間後から出力ＯＵＴが「Ｌ」になる時点までの間の期間に断線検出することができる。
【００５４】
本実施形態によれば、ラッチ回路１２はトランジスタＭ２がオンすることで抵抗Ｒ１に通電されてから所定の遅延時間後に第１電圧検出回路３の検出結果を取得し、トランジスタＭ２が、抵抗Ｒ１に通電されてからラッチ回路１２が第１電圧検出回路３の検出結果を取得するまでの間を除いて抵抗Ｒ１の通電電流をバイパスしている。これにより、前述実施形態とほぼ同様の作用効果を奏する。
【００５５】
（第４実施形態）
図１１は、本発明の第４実施形態を示すもので、前述実施形態と異なるところは、第１検出素子がダイオードにより構成されているところにある。また当該ダイオードと同一特定のダイオードを用いて第１電圧検出回路が比較対象となる閾値電圧が生成されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００５６】
図１１に示すように、抵抗Ｒ１に代えてダイオードＤ１が第１検出素子として設けられている。このダイオードＤ１は、トランジスタＭ１のソースとグランドとの間に順方向に直列接続されている。ダイオードＤ１は、電流変化によらずほぼ一定の電圧降下特性を有するため、負荷電流によらず、ほぼ一定の端子電圧を生ずる。したがって負荷Ｍの特性によらず安定して断線を検出することができる。ダイオードＤ１を適用すると、抵抗Ｒ１を適用した構成に比較して所定の電流においてダイオードＤ１の印加電圧を低下させることができる。これにより消費電力を低減でき、素子の信頼性を向上できる。
【００５７】
閾値電圧生成回路３２が第１電圧検出回路３の比較対象となる電圧の入力端子（コンパレータの反転入力端子）に接続されている。
この閾値電圧生成回路３２は、ダイオードＤ１（第１ダイオードに相当）と同一特性のダイオードＤ２（第２ダイオードに相当）を具備して構成されており、ダイオードＤ１の温度補償用に形成されている。本実施形態では、閾値電圧生成回路３２は、定電流Ｉ１をダイオードＤ２に通電し、当該ダイオードＤ２の両端に発生した電圧について抵抗Ｒ３およびＲ４で分圧した電圧を比較対象の閾値電圧として用いている。
【００５８】
第１電圧検出回路３は、ダイオードＤ１の検出電圧と、この比較対象の閾値電圧を比較しラッチ回路１２に出力する。温度変化に伴いダイオードＤ１に発生する電圧が変動したとしても、ダイオードＤ２に発生する電圧もこの変動電流に応じて同方向に変動するため、比較対象の閾値電圧も当該変動電流に応じて同方向に変動する。したがって、ダイオードＤ２は温度補償用素子として機能する。これにより、ダイオードＤ１の温度補償を行うことができる。
【００５９】
尚、このようなダイオードＤ１およびＤ２を１の半導体チップに集積化すると、当該ダイオードＤ１およびＤ２の特性を同一特性にし易いため望ましい。ダイオードＤ１がトランジスタＭ１のソースとグランドとの間に１つ構成された実施形態を示したが、複数直列接続して構成されていても良い。
【００６０】
（第５実施形態）
図１２は、本発明の第５実施形態を示すもので、前述実施形態と異なるところは、スイッチング素子および前記バイパス手段はドレイン又はソースが電気的に共通接続された同一導電型のＭＯＳトランジスタにより構成され、同一導電型のＭＯＳトランジスタが同一の半導体基板上に形成されると共に、それぞれトレンチ分離形成されていることにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００６１】
前述実施形態では、直列接続されたトランジスタＭ１およびダイオードＤ１に対して並列にトランジスタＭ２を設けて構成しているが、本実施形態の構成では、トランジスタＭ２のバックゲートがソースに接続されているため、トランジスタＭ２のバックゲート−ドレイン間にダイオードＤ１がボディダイオードとして構成される。このように構成したとしても前述実施形態とほぼ同様の作用効果を奏する。
【００６２】
なお、このような構成を半導体集積回路に集積化すると、２つのトランジスタＭ１およびＭ２を電気的に分離できないケースが生じるが、当該トランジスタＭ１およびＭ２についてその間にトレンチ分離構造を構成することで容易に集積化できる。
【００６３】
（第６実施形態）
図１３は、本発明の第６実施形態を示すもので、前述実施形態と異なるところは、第１および第２電圧検出回路が共用されているところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００６４】
この図１３に示すように、断線検出回路１に代わる断線検出回路５１は、制御端子付スイッチ５２、５３、第３電圧検出回路５４を備える。スイッチ５２の一方の固定接点は、ノードＮ１に接続され、他方の固定接点はノードＮ２に接続される。スイッチ５２の可動接点は第３電圧検出回路５４に接続されている。スイッチ５２は、その複数の固定接点と可動接点との間の導通接続を出力ＯＵＴの「Ｈ」「Ｌ」に応じて切替可能に構成されている。
【００６５】
スイッチ５３の一方の固定接点には閾値電圧ｒｅｆ１が与えられ、他方の固定接点には閾値電圧ｒｅｆ２が与えられる。スイッチ５３の可動接点は第３電圧検出回路５４に接続されている。第３電圧検出回路５４は、スイッチ５２の可動接点の出力と、比較対象となるスイッチ５３の可動接点の出力とを比較し、その比較結果をダイアグ出力として制御回路２に出力する。
【００６６】
出力ＯＵＴが「Ｈ」のときには、スイッチ５２は可動接点をノードＮ１側の固定接点に接続切替えするため、第３電圧検出回路５４にはノードＮ１の電圧が与えられる。また、スイッチ５３は可動接点を閾値電圧ｒｅｆ１側の固定接点に接続切替えするため、第３電圧検出回路５４には閾値電圧ｒｅｆ１が与えられる。第１実施形態と同様の作用効果が得られる。
【００６７】
また、出力ＯＵＴが「Ｌ」のときには、スイッチ５２は可動接点をノードＮ２側の固定接点に接続切替えするため、第３電圧検出回路５４にはノードＮ２の電圧が与えられる。また、スイッチ５３は可動接点を閾値電圧ｒｅｆ２側の固定接点に接続切替えするため、第３電圧検出回路５４には閾値電圧ｒｅｆ２が与えられる。このときにも第１実施形態と同様の作用効果が得られる。すなわち、スイッチ５２、５３が選択回路としての機能を有しており、第３電圧検出回路５４は、第１電圧検出回路３、第２電圧検出回路４の機能を共用している。
【００６８】
以上説明したように、本実施形態によれば、第３電圧検出回路５４が前述実施形態の第１電圧検出回路３および第２電圧検出回路４の機能を共用しているため、回路規模を小さくすることができ、小型化、低コスト化を図ることができる。
【００６９】
（第７実施形態）
図１４は、本発明の第７実施形態を示すもので、前述実施形態と異なるところは、ハイサイド駆動回路の断線検出回路に適用したところにある。前述実施形態と同一部分については同一符号を付して説明を省略し、以下、異なる部分について説明する。
【００７０】
断線検出回路１に代わる断線検出回路６１には、Ｐチャネル型のＭＯＳトランジスタＭｐ１が、前述実施形態のＮチャネル型のＭＯＳトランジスタＭ１に代えて設けられている。このＰチャネル型のＭＯＳトランジスタＭｐ１は、負荷Ｍをハイサイド駆動するもので前述実施形態の構成とは対称形に構成されている。制御回路２の出力ＯＵＴと選択回路５の間にはＮＯＴゲート６２が設けられている。その他の構成はほぼ同一構成であるため説明を省略する。本実施形態によれば、ハイサイド駆動回路の断線検出回路６１に適用することができる。尚、本実施形態では、図１の第１実施形態に対応した実施形態を示しているが、その他の実施形態でもハイサイド駆動回路の断線検出回路に適用できる。
【００７１】
（第８実施形態）
図１５および図１６は、本発明の第８実施形態を示すもので、前述実施形態と異なるところは、スイッチング素子としてバイポーラトランジスタ、ＩＧＢＴ（Insulated Gate Bipolar Transistor）を適用したところにある。これらの図１５および図１６に示すように、ＭＯＳトランジスタＭ１に代えてＮＰＮ形のバイポーラトランジスタＭ３、ＩＧＢＴ（Ｍ４）を適用しても良い。
【００７２】
（他の実施形態）
本発明は、上記実施形態に限定されるものではなく、例えば、以下に示す変形又は拡張が可能である。
第２電圧検出回路４、選択回路５は必要に応じて設ければ良い。例えば、第１実施形態においては、制御回路２が第１電圧検出回路３の出力を断線検出信号として入力し、トランジスタＭ１がオンしたときのみに断線検出するように構成されていても良い。
【００７３】
第２検出素子として抵抗Ｒ２を適用したが、他の素子を適用しても良い。
電源Ｖｃおよびグランド間には、負荷Ｍと、トランジスタＭ１のドレイン−ソース間と、抵抗Ｒ１とが直列接続された実施形態を示したが、これらの直列接続順は必要に応じて適宜変更しても良い。
【００７４】
前述実施形態におけるスイッチング素子（Ｍ１、Ｍ３、Ｍ４）およびバイパス手段（Ｍ２）は共にトランジスタにより構成されている。これらのトランジスタ間（Ｍ１−Ｍ２間、Ｍ３−Ｍ２間、Ｍ４−Ｍ２間）は同一の半導体基板上にトレンチ分離形成されていることが好ましい。すると、スイッチング素子およびバイパス手段間のリークを極力抑制することができる。
【００７５】
前述の同期取得手段を適用した実施形態では、原理的にトランジスタＭ２がオンすると同時にラッチ回路１２が第１電圧検出回路３の出力を保持して取得している実施形態を示しているが、データ保持および取得の信頼性を向上するため、実用上では、クロック信号ＣＫのスイッチ１４からＭＯＳトランジスタＭ２のゲートに至る経路の直前に遅延回路を設けて構成しても良い。すると、ラッチ回路１２が第１電圧検出回路３の出力を保持、取得した後にトランジスタＭ２が電流をバイパスするようになるため、データ保持および取得の信頼性が向上する。
【００７６】
前述のダイオードＤ１を適用した実施形態では、ダイオードＤ１がトランジスタＭ１のソースとグランドとの間に接続された実施形態を示したが、このダイオードＤ１に加えて抵抗Ｒ１を直列接続して構成しても良い。
【符号の説明】
【００７７】
図面中、１、１１、２１、３１、４１、５１、６１は断線検出回路、２は制御回路、３は第１電圧検出回路、４は第２電圧検出回路、５、１５は選択回路、１２はラッチ回路（遅延取得手段、同期取得手段）、２２は遅延回路、３２は閾値電圧生成回路、Ｍは負荷、Ｍ１はＮチャネル型のＭＯＳトランジスタ（スイッチング素子）、Ｍ２はＮチャネル型のＭＯＳトランジスタ（バイパス手段）、Ｒ１は抵抗（第１検出素子）、Ｒ２は抵抗（第２検出素子）、Ｄ１はダイオード（第１検出素子）を示す。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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