(57)【特許請求の範囲】
【請求項１】
半導体基板に素子分離膜を形成する工程と、
前記半導体基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記素子分離膜に接する導電パターンを形成する工程と、
前記導電パターンと配線層との間に層間絶縁膜を形成する工程と、
を有する固体撮像素子の製造方法において、
前記素子分離膜を形成する工程および前記ゲート絶縁膜を形成する工程の後の前記素子分離膜の上面の高さは、前記ゲート絶縁膜の上面の高さよりも高く、
前記層間絶縁膜を形成する工程は、
前記導電パターンを含む半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜と前記素子分離膜に接する導電パターンの上部とを、前記ゲート絶縁膜に接する導電パターンが露出するまで研磨する工程と、
研磨された前記第１の層間絶縁膜及び前記素子分離膜に接する導電パターンの上に第２の層間絶縁膜を形成する工程とを備えることを特徴とする固体撮像素子の製造方法。
【請求項２】
半導体基板に素子分離膜を形成する工程と、
前記半導体基板にゲート絶縁膜を形成する工程と、
前記ゲート絶縁膜及び前記素子分離膜に接する導電パターンを形成する工程と、
前記導電パターンと配線層との間に層間絶縁膜を形成する工程と、
を有する固体撮像素子の製造方法において、
前記素子分離膜を形成する工程および前記ゲート絶縁膜を形成する工程の後の前記素子分離膜の上面の高さは、前記ゲート絶縁膜の上面の高さよりも高く、
前記層間絶縁膜を形成する工程は、
前記導電パターンを含む半導体基板の上に第１の層間絶縁膜を形成する工程と、
前記第１の層間絶縁膜を、前記素子分離膜に接する導電パターンが露出するまで研磨する工程と、
前記素子分離膜に接する導電パターンの表層を絶縁膜に変える工程と、
研磨された前記第１の層間絶縁膜及び前記素子分離膜に接する導電パターンの表層にある絶縁膜の上に第２の層間絶縁膜を形成する工程とを備えることを特徴とする固体撮像素子の製造方法。
【請求項３】
前記素子分離膜に接する導電パターンの表層の絶縁膜に変える工程は、前記素子分離膜に接する導電パターンの表層を酸化する工程を含む、あるいは前記素子分離膜に接する導電パターンの表層をエッチングして前記素子分離膜に接する導電パターンの上に溝を形成する工程と、前記素子分離膜に接する導電パターンの上に形成された溝を絶縁膜で埋める工程とを含むことを特徴とする請求項２に記載の固体撮像素子の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、固体撮像素子及びその製造方法と撮像装置に関するものである。
【背景技術】
【０００２】
ＣＣＤイメージセンサやＣＭＯＳセンサなどの固体撮像素子は、近年、二次元画像入力装置、あるいは、一次元画像読み取り装置などの撮像装置に用いられている。二次元画像入力装置としては、例えば、ディジタルスチルカメラ、ビデオカムコーダーを中心とする画像入力装置がある。一方、一次元画像読み取り装置としては、例えば、ファクシミリ、スキャナーを中心とする画像読み取り装置がある。特に、ＣＭＯＳ型固体撮像素子は、高画質と高速出力とを両立する撮像素子として、急速に普及している。このＣＭＯＳ型固体撮像素子では、光電変換を行なうフォトダイオードとこのフォトダイオードから信号を読み出すためのＣＭＯＳ回路が１つの半導体装置に集積されている。このＣＭＯＳ回路に使用されるトランジスタは、通常のＣＭＯＳ回路で使用されているＮＭＯＳやＰＭＯＳと同じものである。ＣＭＯＳ型固体撮像素子は、通常のＣＭＯＳプロセスに光電変換部を形成するための工程を追加したプロセスフローで製造されている。
【０００３】
ＣＭＯＳ型固体撮像素子のプロセスでは、素子分離技術としてＬＯＣＯＳ（Local Oxdation of Silicon）法やＳＴＩ（Shallow Trench Isolation）法などが用いられる。いずれの方法においても、ＭＯＳトランジスタの制御電極を構成するポリシリコン膜は、ＭＯＳトランジスタのゲート絶縁膜上と素子分離酸化膜上とを連続的に被覆する構造を有する。例えば、特許文献１には、固体撮像素子において、ゲート電極層がゲート絶縁層と素子分離絶縁層とをまたいで配される構成が示されている。また、特許文献２では、固体撮像素子において、ポリシリコンゲート配線からなる垂直選択線とポリシリコンゲート配線からなるリセット線とが選択酸化素子分離領域の上に配されている。そして、ポリシリコンゲート配線からなるゲート電極部がゲート絶縁膜の上に配されている例が示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２０００−３５３８０１号公報
【特許文献２】特開平１１−３０７７５２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
ところが、固体撮像素子の高解像度化が進むにつれて画素ピッチが縮小する。一方、撮像装置において同じ開口数のレンズを装着したしたときに画素ピッチが縮小しても感度が劣化しないように、固体撮像素子の画素の高さ方向の寸法も縮小する必要がある。固体撮像素子の画素の高さを低減する方法は一般に「低背化」と呼ばれ、画素上の配線層数の減少や、層間絶縁膜の厚さを低減するなどの種々の提案がなされている。しかし、固体撮像素子の画素ピッチが縮小するにつれ、従来の「低背化」の手法では高さ低減の限界が来つつある。そこで、種々の手法の組み合わせにより、より低コストで高さの低減を行なう必要に迫られている。
【０００６】
従来のＣＭＯＳ型固体撮像素子において、素子分離絶縁膜とゲート絶縁膜とにまたがる導電層を形成する場合、シリコン基板から測って、素子分離絶縁膜の上面はゲート絶縁膜の上面より離れた遠い位置にある。従って、画素上に積層される構造の高さを低減する際に、素子分離絶縁膜上の導電層の上面の高さが固体撮像素子の高さの低減を制限してしまう。素子分離絶縁膜上の導電層の上面には更に層間絶縁膜が積層されるが、素子分離絶縁膜上の導電層と層間絶縁膜の上層の配線との間の寄生容量を抑制するためには、この導電層上の層間絶縁膜は一定以上の膜厚を確保する必要があった。従って、画素上の素子分離絶縁膜上の導電膜の上面の高さとこの導電層上の層間絶縁膜の膜厚の下限値とが、固体撮像素子の高さの下限を律していた。
【０００７】
本発明は、簡便な方法で画素の光電変換部上にある層間絶縁膜の厚さを低減することで、光電変換部として機能する半導体領域への集光効率を向上する固体撮像素子及びその製造方法と撮像装置を提供する。
【課題を解決するための手段】
【０００８】
上記課題に鑑み、本発明の固体撮像素子の製造方法は、半導体基板に素子分離膜を形成する工程と、前記半導体基板にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記素子分離膜に接する導電パターンを形成する工程と、前記導電パターンと配線層との間に層間絶縁膜を形成する工程と、を有する固体撮像素子の製造方法において、前記素子分離膜を形成する工程および前記ゲート絶縁膜を形成する工程の後の前記素子分離膜の上面の高さは、前記ゲート絶縁膜の上面の高さよりも高く、前記層間絶縁膜を形成する工程は、前記導電パターンを含む半導体基板の上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜と前記素子分離膜に接する導電パターンの上部とを、前記ゲート絶縁膜に接する導電パターンが露出するまで研磨する工程と、研磨された前記第１の層間絶縁膜及び前記素子分離膜に接する導電パターンの上に第２の層間絶縁膜を形成する工程とを備える。また、本発明の別の固体撮像素子の製造方法は、半導体基板に素子分離膜を形成する工程と、前記半導体基板にゲート絶縁膜を形成する工程と、前記ゲート絶縁膜及び前記素子分離膜に接する導電パターンを形成する工程と、前記導電パターンと配線層との間に層間絶縁膜を形成する工程と、を有する固体撮像素子の製造方法において、前記素子分離膜を形成する工程および前記ゲート絶縁膜を形成する工程の後の前記素子分離膜の上面の高さは、前記ゲート絶縁膜の上面の高さよりも高く、前記層間絶縁膜を形成する工程は、前記導電パターンを含む半導体基板の上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜を、前記素子分離膜に接する導電パターンが露出するまで研磨する工程と、前記素子分離膜に接する導電パターンの表層を絶縁膜に変える工程と、研磨された前記第１の層間絶縁膜及び前記素子分離膜に接する導電パターンの表層にある絶縁膜の上に第２の層間絶縁膜を形成する工程とを備える。
【発明の効果】
【０００９】
本発明によれば、簡便な方法で、固体撮像素子における画素の光電変換部上にある層間絶縁膜の厚さを低減することで、光電変換部として機能する半導体領域への集光効率を向上することができる。
【図面の簡単な説明】
【００１０】
【図１】（ａ）は本実施例に係る固体撮像素子における画素Ｐの回路構成例を示す図であり、（ｂ）は本実施例に係る固体撮像素子を適用した撮像装置の構成例を示すブロック図である。
【図２】（ａ）は実施例１に係る固体撮像素子の構成例を示す断面図であり、（ｂ）は従来の固体撮像素子の構成例を示す断面図である。
【図３】実施例１に係る固体撮像素子の製造方法の特徴的工程を示す断面図である。
【図４】実施例２に係る固体撮像素子の構成例を示す断面図である。
【図５】実施例２に係る固体撮像素子の製造方法の特徴的工程を示す断面図である。
【図６】実施例３に係る固体撮像素子の構成例を示す断面図である。
【図７】実施例３に係る固体撮像素子の製造方法の特徴的工程を示す断面図である。
【発明を実施するための形態】
【００１１】
＜本実施例に係る固体撮像素子の回路構成例＞  図１の（ａ）は、本実施例に係る固体撮像素子１００，２００，３００の画素Ｐの回路構成例を示す図である。実際の固体撮像素子では、画素Ｐが２次元あるいは１次元アレイ状に配置され、アレイの外周部には、画素を駆動する走査回路、読み出し回路、出力増幅回路などが配置される。図１の（ａ）において、画素Ｐは、光電変換部３１、転送トランジスタ３２、フローティングディフュージョン（以下ＦＤ）３３、リセットトランジスタ３４、増幅トランジスタ３６、及び選択トランジスタ３５を含む。
【００１２】
光電変換部３１は、光がその受光面に入射すると、光に応じた電荷（ここでは電子）を発生して蓄積する。光電変換部３１は、例えば、フォトダイオードであり、アノードとカソードとの界面で光電変換を行い発生させた電荷をカソードに蓄積する。転送トランジスタ３２は、チャネルが導通した際に（以下トランジスタを導通させることを「オンする」、非導通とさせることを「オフする」と記載する）、光電変換部３１で発生した電荷をＦＤ３３へ転送する。ＦＤ３３は、転送された電荷を電圧に変換する。リセットトランジスタ３４は、オンした際にＦＤ３３をリセットする。増幅トランジスタ３６は、垂直信号線３７に接続された定電流源３８とともにソースフォロワ動作を行うことにより、ＦＤ３３の電圧に応じた信号を垂直信号線３７へ出力する。この垂直信号線３７は列方向の他の画素と接続し、複数の画素で共有化されている。すなわち、増幅トランジスタ３６は、リセットトランジスタ３４によりＦＤ３３がリセットされた状態では、ＦＤ３３の電圧に応じたノイズ信号を垂直信号線３７へ出力する。増幅トランジスタ３６は、光電変換部３１で発生した電荷が転送トランジスタ３２によりＦＤ３３へ転送された状態では、ＦＤ３３の電圧に応じた光信号を垂直信号線３７へ出力する。選択トランジスタ３５は、オンした際に画素Ｐを選択状態にし、オフした際に画素Ｐを非選択状態にする。なお、ＦＤ３３の電位により画素Ｐの選択状態／非選択状態を制御する場合、画素Ｐは選択トランジスタ３５が省略されても良く、１つの増幅トランジスタ３６に対して複数の光電変換部３１を有する構造でもよい。なお、詳細には示さないが、例えば、読み出し回路３９で垂直信号線３７の列方向の複数画素の信号は１次元の撮像結果として、あるいは他の垂直信号線３７と行方向に合成されて２次元の撮像結果として、固体撮像素子から出力信号として出力される。
【００１３】
＜本実施例の撮像装置の構成例＞  図１の（ｂ）は、本実施例の固体撮像素子１００，２００，３００を適用した撮像装置の一例である。以下、実施例１の固体撮像素子１００を代表させて説明するが、固体撮像素子２００及び３００でも同様である。撮像装置９０は、主として、光学系、撮像部８６及び信号処理部を備える。光学系は、主として、シャッター９１、レンズ９２及び絞り９３を備える。撮像部８６は、本実施例の固体撮像素子１００を含む。信号処理部は、主として、撮像信号処理回路９５、Ａ／Ｄ変換器９６、画像信号処理部９７、メモリ部８７、外部Ｉ／Ｆ部８９、タイミング発生部９８、全体制御・演算部９９、記録媒体８８及び記録媒体制御Ｉ／Ｆ部９４を備える。なお、信号処理部は、記録媒体８８を備えなくても良い。
【００１４】
シャッター９１は、光路上においてレンズ９２の手前に設けられ、露出を制御する。レンズ９２は、入射した光を屈折させて、撮像部８６の固体撮像素子１００の撮像面に被写体の像を形成する。絞り９３は、光路上においてレンズ９２と固体撮像素子１００との間に設けられ、レンズ９２を通過後に固体撮像素子１００へ導かれる光の量を調節する。
【００１５】
撮像部８６の固体撮像素子１００は、固体撮像素子１００の撮像面に形成された被写体の像を画像信号に変換する。撮像部８６は、その画像信号を固体撮像素子１００から読み出して出力する。撮像信号処理回路９５は、撮像部８６に接続されており、撮像部８６から出力された画像信号を処理する。Ａ／Ｄ変換器９６は、撮像信号処理回路９５に接続されており、撮像信号処理回路９５から出力された処理後の画像信号（アナログ信号）を画像信号（デジタル信号）へ変換する。画像信号処理部９７は、Ａ／Ｄ変換器９６に接続されており、Ａ／Ｄ変換器９６から出力された画像信号（デジタル信号）に各種の補正等の演算処理を行い、画像データを生成する。この画像データは、メモリ部８７、外部Ｉ／Ｆ部８９、全体制御・演算部９９及び記録媒体制御Ｉ／Ｆ部９４などへ供給される。メモリ部８７は、画像信号処理部９７に接続されており、画像信号処理部９７から出力された画像データを記憶する。外部Ｉ／Ｆ部８９は、画像信号処理部９７に接続されている。これにより、画像信号処理部９７から出力された画像データを、外部Ｉ／Ｆ部８９を介して外部の機器（パソコン等）へ転送する。
【００１６】
タイミング発生部９８は、撮像部８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７に接続されている。これにより、撮像部８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７へタイミング信号を供給する。そして、撮像部８６、撮像信号処理回路９５、Ａ／Ｄ変換器９６及び画像信号処理部９７がタイミング信号に同期して動作する。全体制御・演算部９９は、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４に接続されており、タイミング発生部９８、画像信号処理部９７及び記録媒体制御Ｉ／Ｆ部９４を全体的に制御する。記録媒体８８は、記録媒体制御Ｉ／Ｆ部９４に取り外し可能に接続されている。これにより、画像信号処理部９７から出力された画像データを、記録媒体制御Ｉ／Ｆ部９４を介して記録媒体８８へ記録する。
【００１７】
以上の構成により、本実施例の固体撮像素子１００，２００，３００において良好な画像信号が得られれば、撮像装置において良好な画像（画像データ）を得ることができる。
【００１８】
［実施例１］
＜実施例１の画素の断面構成例＞  図２の（ａ）は、図１（ａ）の回路構成を有する１画素の部分の固体撮像素子の構成例を示した断面図である。具体的には、図１（ａ）の光電変換部３１とリセットトランジスタ３４の断面図である。図２の（ａ）において、各ＭＯＳトランジスタを接続する電極や配線は省略されている。固体撮像素子１００は、半導体基板ＳＢ、第１のゲート電極８、第２のゲート電極９−１、第３のゲート電極１５−１、層間絶縁膜１０、配線層１４、コンタクトプラグ１３を備える。
【００１９】
半導体基板ＳＢは、Ｐウエル１、素子分離部（素子分離膜）２、第２の半導体領域３、第１の半導体領域６を含む。Ｐウエル１は、Ｐ型の不純物を比較的低い濃度で含む。素子分離部２は、素子分離を行う。素子分離法には、ＬＯＣＯＳ法、メサ型法、ＳＴＩ法などがあり、いずれの分離法を用いても本発明の趣旨には矛盾しない。素子分離部２は、例えば、シリコン酸化物で形成されている。第１の半導体領域６は、光電変換部３１（図１（ａ）参照）として機能し、光電変換により発生した電荷を蓄積するための領域である。第１の半導体領域６は、Ｎ型の不純物をＰウエル１におけるＰ型の不純物の濃度より高い濃度で含む。第２の半導体領域３は、ソース電極又はドレイン電極（例えば、図１（ａ）に示す転送トランジスタ３２のドレイン電極であるＦＤ３３）として機能する。第２の半導体領域３は、Ｎ型の不純物をＰウエル１におけるＰ型の不純物の濃度より高い濃度で含む。第３の半導体領域５は、第１の半導体領域６を保護し、光電変換部３１（フォトダイオード）を埋め込み構造とするための領域である。第３の半導体領域５は、Ｐ型の不純物をＰウエル１より高い濃度で含む。
【００２０】
第１のゲート電極８は、ゲート絶縁膜７を介して半導体基板ＳＢの上に配されている。実施例１の第２のゲート電極９−１は、素子分離部２の上に配されている。実施例１の第３のゲート電極１５−１は、ゲート絶縁膜１７の上から素子分離部２の上へ乗り上げて配されている。層間絶縁膜１０は、半導体基板ＳＢの表面ＳＢａ、第１のゲート電極８、第２のゲート電極９−１、第３のゲート電極１５−１、およびコンタクトプラグ１３を覆うように配されている。この層間絶縁膜１０は、半導体基板ＳＢの表面ＳＢａと配線層１４とを絶縁している。層間絶縁膜１２は、第１のゲート電極８、第２のゲート電極９−１、第３のゲート電極１５−１、及び層間絶縁膜１０の上に接するように配されている。この層間絶縁膜１２は、第１のゲート電極８、第２のゲート電極９−１、及び第３のゲート電極１５−１と、配線層１４とを絶縁している。配線層１４は、層間絶縁膜１２の上に配されている。すなわち、配線層１４は、第１のゲート電極８、第２のゲート電極９−１、および第３のゲート電極１５−１の上方において第１の半導体領域６（光電変換部３１）に対する開口領域ＯＡを規定するように配されている。ここで、開口領域ＯＡは配線層１４以外の配線層によって規定されていてもよい。コンタクトプラグ１３は、第２の半導体領域３と配線層１４とを電気的に接続するように、層間絶縁膜１０と層間絶縁膜１２とを貫通したコンタクトホールに導電体を配したものである。なお、本明細書では、ゲート絶縁膜７の上に形成された第１のゲート電極８をゲート電極パターン、全体及び一部が素子分離部２の上に形成された第２及び第３のゲート電極９，１５を導電パターンとも称する。
【００２１】
ここで、第２のゲート電極９−１の底面から上面までの高さは、第１のゲート電極８の底面から上面までの高さより低い。第３のゲート電極１５−１のうち、素子分離部の上に配された部分の底面から上面までの高さは、第１のゲート電極８の底面から上面までの高さより低い。これにより、第１の半導体領域６（光電変換部３１）に対する開口領域ＯＡを規定している配線層１４の半導体基板ＳＢの表面ＳＢａからの高さを低く抑えることができる。この結果、光電変換部として機能する半導体領域への集光効率を向上することができる。なお、実施例１と従来技術との対比のために、図２の（ｂ）に従来技術に従って製造された固体撮像素子１００'の図２の（ａ）に対応する断面図を示した。図２の（ｂ）では、第１のゲート電極８、第２のゲート電極９、及び第３のゲート電極１５の膜厚が同じままであるため、第２のゲート電極９及び第３のゲート電極１５の素子分離部２の上部の上面が、下限膜厚のある層間絶縁膜１２の下面となる。従って、第１の半導体領域６（光電変換部３１）に対する開口領域ＯＡを規定している配線層１４の半導体基板ＳＢの表面ＳＢａからの高さを抑えることに限界がある。
【００２２】
＜実施例１の固体撮像素子の製造工程例＞  図３の（a１）〜（ｄ１）は、図２（ａ）の固体撮像素子１００の製造方法を説明する図である
図３（ａ１）に示す工程では、まず、シリコンなどの半導体基板ＳＢ内にＰウエル１とＮウエル（図示せず）、素子分離部２を形成する。素子分離部２はＳＴＩ、選択酸化法などにより形成される。次に、半導体基板ＳＢ上に、熱酸化法又はＣＶＤ法等により、ゲート絶縁膜７，１７を形成する。半導体基板ＳＢ上のゲート絶縁膜７，１７の上に、ゲート電極となるべきポリシリコン層を形成してパターニングすることにより、第１のゲート電極８、第２のゲート電極９、及び第３のゲート電極１５を形成する。半導体基板ＳＢにｎ型の不純物を注入することにより、光電変換部３１として機能する第１の半導体領域６を半導体基板ＳＢ内（半導体基板内）に高濃度で形成する。また、半導体基板ＳＢにｐ型の不純物を注入することにより、第１の半導体領域６を保護するための第３の半導体領域５を半導体基板ＳＢの表面ＳＢａ近傍に高濃度で形成する。このゲート電極の形成と半導体領域の形成の順番は適宜選択可能である。そして、レジストパターン及びゲート電極をマスクとして半導体基板ＳＢにｎ型の不純物を注入することにより、半導体領域３となるべき半導体領域などトランジスタのソースおよびドレイン領域を半導体基板ＳＢの表面ＳＢａ近傍に高濃度で形成する。ソースおよびドレイン領域は、第１のゲート電極８、第２のゲート電極９、及び第３のゲート電極１５等に自己整合した領域となっている。
【００２３】
図３（ｂ１）に示す工程では、半導体基板ＳＢの表面ＳＢａと第１のゲート電極８、第２のゲート電極９、及び第３のゲート電極１５とを覆うように、絶縁膜１０ｉを堆積する。図３（ｃ１）に示す工程では、図３（ｂ１）で堆積された絶縁膜膜１０ｉの表面を研磨することにより、平坦化を行う。これにより、第１の層間絶縁膜１０（第１の絶縁膜）を形成する。この際に、第１のゲート電極８の上面が露出するまで研磨を行う。その為、素子分離部２の上に形成された第２のゲート電極９と第３のゲート電極１５の一部とは、素子分離部２の半導体基板ＳＢから突出した高さ分、第１のゲート電極８の膜厚よりも薄くなる。かかる研磨後の薄くなったゲート電極を第２のゲート電極９−１と第３のゲート電極１５−１で示す。図３（ｄ１）に示す工程では、層間絶縁膜１０と、第１のゲート電極８、第２のゲート電極９−１、及び第３のゲート電極１５−１の露出した表面を覆うように、絶縁膜１２ｉを堆積する。
【００２４】
その後、図２（ａ）に示すように、第２の半導体領域３の上面と、ゲート電極の上面（図示せず）とを露出するように、層間絶縁膜１０と絶縁膜１２ｉとを貫通するコンタクトホールを形成する。そして、コンタクトホール内、及び絶縁膜１２ｉの表面に導電材料を堆積し、次に、絶縁膜１２ｉ及び導電材料を研磨する。具体的には、表面の導電材料及びその下の絶縁膜１２ｉの表面を研磨することにより、第２の層間絶縁膜１２とコンタクトプラグ１３とを形成する。次に、第２の層間絶縁膜１２の上に、第１の半導体領域３に対する開口領域ＯＡを規定するように配線層１４を形成する。
【００２５】
このように、第２のゲート電極９−１、及び第３のゲート電極１５−１の素子分離領域上面に接する部分の底面から上面までの高さが、第１のゲート電極８のゲート絶縁膜７上面に接する部分の底面から上面までの高さより低くした。従って、第２のゲート電極９−１、及び第３のゲート電極１５−１の上面と配線層との距離を十分に確保できる。そのため、配線層の高さを低くした場合でも、第２のゲート電極９−１、及び第３のゲート電極１５−１と配線層１４との間における寄生容量の増加を抑制できる。
【００２６】
＜実施例１の効果＞  本実施例によれば、ゲート絶縁膜７上面に接するゲート電極と素子分離部上面に接するゲート電極を有する固体撮像装置において、以下の理由で集光効率を上げることができる。すなわち、第２のゲート電極９−１、及び第３のゲート電極１５−１の素子分離部の上面に接する部分の底面から上面までの高さが、第１のゲート電極８のゲート絶縁膜７上面に接する部分の底面から上面までの高さより低くなる。これにより、半導体基板ＳＢの表面ＳＢａから素子分離部の上に配されたゲート電極上面までの高さを低くできる。この結果、半導体基板から配線層までの高さも低くすることができるので、その配線層により規定される開口領域を通過した光の第１の半導体領域への集光効率が上がる。
【００２７】
［実施例２］
＜実施例２の固体撮像素子の構成例＞  図４は、実施例２に係る固体撮像素子２００の画素の構成例を示す断面図である。以下では、実施例１と異なる部分を中心に説明する。図４において、固体撮像素子２００は、素子分離部２上に位置する第２のゲート電極９−２の上面、及び、第３のゲート電極１５−３の素子分離部２の上に配された部分の上面に接する熱酸化膜１１を備える。素子分離部２３上に位置する第２のゲート電極９−２の上面、及び、第３のゲート電極１５−２の素子分離部２の上に配された部分の上面と配線層１４とは熱酸化膜１１によって絶縁されている。一方、半導体基板ＳＢ、及び第１のゲート電極８のゲート絶縁膜７と接する部分と配線層１４とは層間絶縁膜１０によって絶縁されている。図４において、第２のゲート電極９−２、及び第３のゲート電極１５−２の素子分離領域上面に接する部分の底面から上面までの高さが、第１のゲート電極８のゲート絶縁膜７上面に接する部分の底面から上面までの高さより低い。これにより、第１の半導体領域６（光電変換部３１）に対する開口領域ＯＡを規定している配線層１４の半導体基板ＳＢの表面ＳＢａからの高さを低く抑えることができる点は、実施例１と同様である。
【００２８】
＜実施例２の固体撮像素子の製造工程例＞  図５は、図４の固体撮像素子２００の製造方法の特徴ある工程を示す断面図である。なお、実施例２において、実施例１の図３（ａ１）及び（ｂ１）までの工程は同様である。その後の次の工程が、実施例１と異なる。
【００２９】
図５（ｃ２）に示す工程では、図３（ｂ１）で堆積された絶縁膜１０ｉを、ゲート電極の上面の最も高い位置、すなわち、第２のゲート電極９、及び第３のゲート電極１５の素子分離部２に乗り上げている部分の上面が露出するまで研磨を行う。なお、絶縁膜１０ｉとゲート電極との研磨レートの違いを利用し、ゲート電極をストッパー層として研磨を行っても良い。図５（ｄ２）に示す工程では、露出しているゲート電極の表層を酸化することにより、熱酸化膜１１を形成する。すなわち、第２のゲート電極９、及び第３のゲート電極１５の素子分離部２に乗り上げている部分の表層が酸化されて、熱酸化膜１１が形成される。この結果、第２のゲート電極９、及び第３のゲート電極１５の素子分離部２に乗り上げている部分は、膜厚が薄くなる。かかる酸化による熱酸化膜１１の形成は、熱酸化膜１１の下面が第１のゲート電極８の上面と略同じになるように調整される。この酸化後のゲート電極を、第２のゲート電極９−２及び第３のゲート電極１５−２で表している。図５（ｅ２）に示す工程では、絶縁膜１０と熱酸化膜１１とを覆うように絶縁膜１２ｉを形成する。図５（ｆ２）に示す工程では、絶縁膜１２ｉ及び熱酸化膜１１の研磨を行い、絶縁膜１０を露出させる。必要に応じて、層間絶縁膜１２を残してもよい。例えば、第１のゲート電極８上の絶縁膜１０の膜厚、あるいは熱酸化膜１１の膜厚が、各ゲート電極と配線層１４との間の寄生容量を充分に抑制できない厚さの場合には、層間絶縁膜１２を残すように調整される。
【００３０】
実施例２における図５（ｆ２）の状態は、実施例１の図３（ｄ１）の状態に相当する。従って、その後の工程は実施例１と同様である。すなわち、第２の半導体領域３の上面と、素子分離部２の上に配されたゲート電極の上面（図示せず）とを露出するように絶縁膜１０にコンタクトホールを形成する。コンタクトホール内、及び絶縁膜１０の表面に導電材料を堆積する。導電材料と絶縁膜１０とを研磨する。層間絶縁膜１０の上に、第１の半導体領域３に対する開口領域ＯＡを規定するように配線層１４を形成する。
【００３１】
＜実施例２の製造工程の変形例＞  なお、図５（ｄ２）に示す工程において、露出しているゲート電極の表層を酸化する前に、露出したゲート電極の表層を除去してもよい。ゲート電極の表層の除去は、層間絶縁膜１０とゲート電極とのエッチレートの違いを利用し、ウェットエッチングを用いても良いし、ドライエッチングを用いても良い。その場合、ゲート電極表層の除去量と、その後のゲート電極表層の酸化量とを加減することにより、熱酸化膜１１の上面と絶縁膜１０の上面とを、連続した面に形成することにより、この後の層間絶縁層の平坦化を省略することができる。
【００３２】
［実施例３］
＜実施例１の画素の断面構成例＞  図６は、実施例３に係る固体撮像素子３００の画素構成例を示す断面図である。以下では、実施例２と異なる部分を中心に説明する。図６の固体撮像素子３００は、素子分離部２上に位置する第２ゲート電極９−３の上面、及び、第３のゲート電極１５−３の素子分離部２の上に配された部分の上面に接する膜が、ＣＶＤ法等により形成された絶縁膜１６である点で、実施例２と異なる。
【００３３】
＜実施例３の固体撮像素子の製造工程例＞  図７は、図６の固体撮像素子３００の製造方法の特徴ある工程を示す断面図である。なお、実施例３において、実施例１の図３（ａ１）及び（ｂ１）、実施例２の図５（ｃ２）までの工程は同様である。その後の次の工程が、実施例２と異なる。
【００３４】
図７（ｄ３）に示す工程では、露出した第２及び第３のゲート電極９，１５の表層を除去する。ゲート電極の表層の除去は、絶縁膜１０とゲート電極とのエッチレートの違いを利用し、ウェットエッチングを用いても良いし、ドライエッチングを用いても良い。この結果を、図７（ｄ３）の第２ゲート電極９−３及び第３のゲート電極１５−３で表す。図７（ｅ３）に示す工程では、層間絶縁膜１０と露出したゲート電極表面を覆うようにＣＶＤ法等により絶縁膜１６ｉを形成する。この際、第２ゲート電極９−３及び第３のゲート電極１５−３上のゲート電極表層を除去したことによって発生した溝を埋設するように、絶縁膜１６ｉを形成する。図８（ｆ３）に示す工程では、絶縁膜１６ｉの研磨を行い、絶縁膜１０を露出させる。第２ゲート電極９−３及び第３のゲート電極１５−３上には、絶縁膜１６が残される。必要に応じて、層間絶縁膜１２を残してもよい。例えば、第１のゲート電極８上の絶縁膜１０の膜厚、あるいは絶縁膜１６の膜厚が、各ゲート電極と配線層１４との間の寄生容量を充分に抑制できない厚さの場合には、層間絶縁膜１２を残すように調整される。
【００３５】
［他の実施例］  なお、以上の説明はｎＭＯＳトランジスタを用いた例について説明したが、ＣＭＯＳプロセスで固体撮像装置を作製する場合には、導電型を変えれば同じようにｐＭＯＳトランジスタを作ることができる。
【符号の説明】
【００３６】
１  Ｐウエル、２  素子分離部、３  第２の半導体領域、５  第３の半導体領域、６  第１の半導体領域、７  ゲート絶縁膜、８  第１のゲート電極、９，９'  第２のゲート電極、１０，１１  層間絶縁膜、１２，１６  絶縁膜、１３  コンタクトプラグ、１４  配線層、１５，１５'  第３のゲート電極、１７  ゲート絶縁膜、３１  光電変換部、３２  転送トランジスタ、３３  フローティングディフュージョン（ＦＤ）、３４  リセットトランジスタ、３５  選択トランジスタ、３６  増幅トランジスタ、３７  垂直信号線、３８  定電流源、３９  読み出し回路３９、１００，２００，３００  固体撮像素子
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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