(57)【特許請求の範囲】
【請求項１】
基板と、第１のｎ型半導体層と、第２のｎ型半導体層と、ｐ型半導体層と、第３のｎ型半導体層と、ドレイン電極と、ソース電極と、ゲート電極とを含み、
前記基板上に、前記第１のｎ型半導体層、前記第２のｎ型半導体層、前記ｐ型半導体層、および前記第３のｎ型半導体層が、前記順序で積層され、
前記ドレイン電極は、前記第１のｎ型半導体層と、直接または前記基板を介してオーミック接合され、
前記ソース電極は、前記第３のｎ型半導体層とオーミック接合され、
前記ｐ型半導体層および前記第３のｎ型半導体層の一部に、前記第３のｎ型半導体層上面から前記第２のｎ型半導体層上部まで達する開口埋め込み部が形成され、
前記ゲート電極は、前記開口埋め込み部を埋め込むように配置されることにより、前記開口埋め込み部内面における前記第２のｎ型半導体層上面、前記ｐ型半導体層側面および前記第３のｎ型半導体層側面と接合され、
前記第２のｎ型半導体層は、前記基板平面と垂直な方向に前記ドレイン電極側から前記ソース電極側に向かって変化する組成を有し、かつ、ドナー不純物を含み、
前記第２のｎ型半導体層が、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）で表される組成を有し、前記第１のｎ型半導体層側界面のＡｌ組成比ｘ０（ｘ０＞０）と前記ｐ型半導体層側界面のＡｌ組成比ｘＡ（ｘＡ≧０）とが、ｘ０＞ｘＡの関係を有する半導体装置。
【請求項２】
前記第２のｎ型半導体層のＡｌ組成比ｘが、前記基板平面と垂直な方向に前記ドレイン電極側から前記ソース電極側に向かってｘ０からｘＡまで連続的に減少する請求項１に記載の半導体装置。
【請求項３】
前記第２のｎ型半導体層のＡｌ組成比ｘが、前記基板平面と垂直な方向に前記ドレイン電極側から前記ソース電極側に向かってｘ０からｘＡまで段階的に減少する請求項１に記載の半導体装置。
【請求項４】
前記第２のｎ型半導体層のＡｌ組成比減少勾配が、前記ドレイン電極側から前記ソース電極側に向かって急勾配となる請求項２又は３に記載の半導体装置。
【請求項５】
前記第２のｎ型半導体層に発生する分極電荷の体積密度が、前記第２のｎ型半導体層全体にわたって均一である請求項４に記載の半導体装置。
【請求項６】
前記第２のｎ型半導体層のドナー不純物濃度（ｍ−３）が、前記第２のｎ型半導体層に発生しうる分極電荷の体積密度の最大値ＮＰＯＬＭＡＸ（ｍ−３）と等しい請求項５に記載の半導体装置。
【請求項７】
前記第２のｎ型半導体層のドナー不純物濃度（ｍ−３）が、前記第２のｎ型半導体層に発生しうる分極電荷の体積密度の最大値ＮＰＯＬＭＡＸ（ｍ−３）の５倍以下である請求項５に記載の半導体装置。
【請求項８】
前記第２のｎ型半導体層のドナー不純物濃度（ｍ−３）が、前記第２のｎ型半導体層に発生しうる分極電荷の体積密度の最大値ＮＰＯＬＭＡＸ（ｍ−３）の２．５倍以下である請求項５に記載の半導体装置。
【請求項９】
前記第２のｎ型半導体層に発生する分極電荷の体積密度が、前記基板平面と垂直な方向に前記ドレイン電極側から前記ソース電極側に向かって減少する請求項２又は３に記載の半導体装置。
【請求項１０】
前記第２のｎ型半導体層のドナー不純物濃度が、前記基板平面と垂直な方向に前記ドレイン電極側から前記ソース電極側に向かって減少する請求項９に記載の半導体装置。
【請求項１１】
前記第２のｎ型半導体層のドナー不純物濃度が、前記第２のｎ型半導体層全体にわたって均一である請求項９に記載の半導体装置。
【請求項１２】
さらに、ゲート絶縁膜を有し、
前記ゲート絶縁膜が、前記開口埋め込み部を覆うように形成され、
前記ゲート電極が、前記ゲート絶縁膜を介して前記第２のｎ型半導体層上面、前記ｐ型半導体層側面および前記第３のｎ型半導体層側面と接合されている請求項１〜１１のいずれか一項に記載の半導体装置。
【請求項１３】
前記第１のｎ型半導体層、前記第２のｎ型半導体層、前記ｐ型半導体層、および前記第３のｎ型半導体層の少なくとも一つが窒化物半導体から形成されている請求項１〜１２のいずれか一項に記載の半導体装置。
【請求項１４】
前記第１のｎ型半導体層および前記第３のｎ型半導体層が、それぞれ複数のｎ型半導体層から形成されている請求項１〜１３のいずれか一項に記載の半導体装置。
【請求項１５】
前記開口埋め込み部は、前記ｐ型半導体層および前記第３のｎ型半導体層の一部が除去されて形成されたものである請求項１〜１４のいずれか一項に記載の半導体装置。
【請求項１６】
電界効果トランジスタである請求項１〜１５のいずれか一項に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置および電界効果トランジスタに関する。
【背景技術】
【０００２】
半導体装置の中でも、電界効果トランジスタは、各種電子機器に広く用いられ、種々の研究がされている（例えば、特許文献１〜３等）。各種電子機器の性能向上、コスト低減等の観点から、電界効果トランジスタ等の半導体装置の特性については、理論および実用の両面から、様々な研究がなされている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００４−２８９００５
【特許文献２】特開２００８−  ７８６０４
【特許文献３】特開２００８−２０５１９９
【発明の概要】
【発明が解決しようとする課題】
【０００４】
図８の断面図に、電界効果トランジスタの構造の一例を模式的に示す。図示の通り、この電界効果トランジスタは、サファイア基板１上面にｎ型緩衝層２０が積層されており、さらにその上面に、ＡｌＧａＮバッファ層２１および高濃度ｎ型ＡｌＧａＮ層２２が、前記順序で積層されている。高濃度ｎ型ＡｌＧａＮ層２２上面の一部には、ｎ型ＡｌＧａＮ層２３、ｐ型ＧａＮ層２４、ｎ型ＧａＮ層２５および高濃度ｎ型ＧａＮ層２６が、前記順序で積層されている。高濃度ｎ型ＡｌＧａＮ層２２上面の、前記各層が積層されていない部分の一部には、高濃度ｎ型ＡｌＧａＮ層２２とオーミック接合するドレイン電極１３が形成されている。ｎ型ＡｌＧａＮ層２３、ｐ型ＧａＮ層２４、ｎ型ＧａＮ層２５および高濃度ｎ型ＧａＮ層２６は、その一部がエッチング等により除去され、高濃度ｎ型ＧａＮ層２６の上面からｎ型ＡｌＧａＮ層２３の上部まで達する開口埋め込み部が形成されている。前記開口埋め込み部はゲート絶縁膜１５を介してゲート電極１４が埋め込まれている。ゲート電極１４は、ゲート絶縁膜１５を介してｎ型ＡｌＧａＮ層２３、ｐ型ＧａＮ層２４、ｎ型ＧａＮ層２５および高濃度ｎ型ＧａＮ層２６と金属／絶縁膜／半導体（ＭＩＳ）構造を形成している。高濃度ｎ型ＧａＮ層２６上面の、ゲート絶縁膜１５およびゲート電極１４が形成されていない部分の一部には、高濃度ｎ型ＧａＮ層２６とオーミック接合するソース電極１２が形成されている。この電界効果トランジスタは、図示した方向の下から上に向かって電流が流れる縦型トランジスタである。【０００５】
半導体装置の特性の中でも、耐圧とオン抵抗は重要な特性である。以下、半導体装置の耐圧とオン抵抗との関係について、図８の電界効果トランジスタを例にとって理論式で説明する。【０００６】
まず、図８の電界効果トランジスタにおいて、ｎ型半導体層２３の、ｐ型半導体層２４との界面における電界強度の最大値Ｅｍａｘ（Ｖ／ｍ）は、下記数式（１）で表される。【０００７】
【数１】
0005568559.tif 000002
【０００８】
前記数式（１）において、各記号の意味は下記の通りである。
Ｖｂｉ：内蔵電位（Ｖ）
ｋ：ボルツマン定数（Ｊ／Ｋ）
Ｔ：温度（Ｋ）
ｑ：素電荷（電気素量）（Ｃ）
Ｗ：ｎ型半導体層側の空乏層幅（ｍ）【０００９】
また、前記数式（１）におけるｎ型半導体層側の空乏層幅Ｗは、下記数式（２）で表すことができる。【００１０】
【数２】
0005568559.tif 000003
【００１１】
前記数式２において、各記号の意味は下記の通りである。
εｓ：誘電率（Ｆ／ｍ）
ＮＤ：ドナー濃度（ｍ−３）【００１２】
前記数式（１）および（２）より、下記数式（３）を導出することができる。【００１３】
【数３】
0005568559.tif 000004
【００１４】
電界強度の最大値Ｅｍａｘが半導体の絶縁破壊電界Ｅｃｒｉｔ（Ｖ／ｍ）に達するとブレークダウンを起こすため、この縦型トランジスタの耐圧ＶＢ（Ｖ）は、下記数式（４）で表される。【００１５】
【数４】
0005568559.tif 000005
【００１６】
すなわち、図８で表される縦型トランジスタの耐圧ＶＢは、ｎ型ＡｌＧａＮ層の不純物濃度ＮＤに依存している。なお、上記の関係は、半導体層中に空乏層が十分に伸びている状態（すなわち中性領域が存在しうるだけの半導体の厚みがある状態）において成り立つ。この時の半導体の厚みをｄｍｉｎ（ｍ）とすると、ｄｍｉｎは半導体が絶縁破壊電界に達した状態でのｎ型半導体層の空乏層幅に等しいので、前記数式（１）および（２）より、下記数式（５）が導出できる。【００１７】
【数５】
0005568559.tif 000006
【００１８】
一方、耐圧と並んで縦型トランジスタの重要な性能指標であるオン抵抗Ｒｏｎ（Ω・ｍ２）は、下記数式（６）で表される。【００１９】
【数６】
0005568559.tif 000007
【００２０】
前記数式(６)において、記号の意味は以下の通りである。
μ：移動度（ｍ２／Ｖ・ｓ）
ｎ：キャリア濃度（ｍ-３）
キャリア濃度ｎは、不純物濃度ＮＤとほぼ等しいとしてよいので、前記数式（５）および（６）より、オン抵抗の最小値は、下記数式（７）で表される。【００２１】
【数７】
0005568559.tif 000008
【００２２】
ここで、ＶＢ  ＞＞｜Ｖｂｉ−ｋＴ／ｑ｜の近似を用いると、前記数式（４）および（７）より、耐圧とオン抵抗の間には、下記数式（８）の関係が導かれる。【００２３】
【数８】
0005568559.tif 000009
【００２４】
前記数式（８）に示されるとおり、耐圧ＶＢの高い縦型トランジスタを実現しようとすると、オン抵抗Ｒｏｎも高くなってしまい、耐圧とオン抵抗の間にはトレードオフがある。また、この関係は、半導体層（図８ではＡｌｘＧａ１−ｘＮ）の誘電率、移動度、絶縁破壊電界という物性値で決まっているため、トレードオフ改善による性能向上が極めて困難である。また、前記数式（１）〜（８）は、トランジスタに限らず半導体装置全般に対して当てはまるので、この問題は、半導体装置全般に共通する問題である。【００２５】
そこで、本発明の目的は、耐圧とオン抵抗のトレードオフが改善され、性能が向上した半導体装置を提供することである。
【課題を解決するための手段】
【００２６】
前記目的を達成するために、本発明の半導体装置は、
基板と、第１のｎ型半導体層と、第２のｎ型半導体層と、ｐ型半導体層と、第３のｎ型半導体層と、ドレイン電極と、ソース電極と、ゲート電極とを含み、
前記基板上に、前記第１のｎ型半導体層、前記第２のｎ型半導体層、前記ｐ型半導体層、および前記第３のｎ型半導体層が、前記順序で積層され、
前記ドレイン電極は、前記第１のｎ型半導体層と、直接または前記基板を介してオーミック接合され、
前記ソース電極は、前記第３のｎ型半導体層とオーミック接合され、
前記ｐ型半導体層および前記第３のｎ型半導体層の一部に、前記第３のｎ型半導体層上面から前記第２のｎ型半導体層上部まで達する開口埋め込み部が形成され、
前記ゲート電極は、前記開口埋め込み部を埋め込むように配置されることにより、前記開口埋め込み部内面における前記第２のｎ型半導体層上面、前記ｐ型半導体層側面および前記第３のｎ型半導体層側面と接合され、
前記第２のｎ型半導体層は、前記基板平面と垂直な方向に前記ドレイン電極側から前記ソース電極側に向かって変化する組成を有し、かつ、ドナー不純物を含むことを特徴とする。
【発明の効果】
【００２７】
本発明によれば、耐圧とオン抵抗のトレードオフが改善され、性能が向上した半導体装置を提供することができる。
【図面の簡単な説明】
【００２８】
【図１Ａ】図１Ａは、実施形態１の縦型トランジスタの構造を例示する断面図である。
【図１Ｂ】図１Ｂは、実施形態１の縦型トランジスタの傾斜組成ＡｌＧａＮ中の分極電荷密度の分布を示すグラフである。
【図１Ｃ】図１Ｃは、実施形態１の縦型トランジスタと参考例の縦型トランジスタにおける電界分布を模式的に示すグラフである。
【図１Ｄ】図１Ｄは、実施形態１の縦型トランジスタと参考例の縦型トランジスタにおけるオン抵抗と耐圧の関係を示すグラフである。
【図１Ｅ】図１Ｅは、実施形態１の縦型トランジスタの構造の別の一例を示す断面図である。
【図２Ａ】図２Ａは、実施形態２に係る縦型トランジスタの構造を例示する断面図である。
【図２Ｂ】図２Ｂは、実施形態２に係る縦型トランジスタの構造の別の一例を示す断面図である。
【図２Ｃ】図２Ｃは、実施形態２に係る縦型トランジスタの構造のさらに別の一例を示す断面図である。
【図３】図３は、実施形態３に係る縦型トランジスタの構造を示す断面図である。
【図４Ａ】図４Ａは、実施形態４に係る縦型トランジスタの構造を示す断面図である。
【図４Ｂ】図４Ｂは、実施形態４における電荷分布を模式的に示すグラフである。
【図４Ｃ】図４Ｃは、実施形態４の縦型トランジスタと参考例の縦型トランジスタにおけるオン抵抗と耐圧の関係を示すグラフである。
【図５Ａ】図５Ａは、実施形態５の縦型トランジスタの構造を示す断面図である。
【図５Ｂ】図５Ｂは、実施形態５における電荷分布を模式的に示すグラフである。
【図６Ａ】図６Ａは、実施形態６の縦型トランジスタの構造を示す断面図である。
【図６Ｂ】図６Ｂは、実施形態１の縦型トランジスタと参考例の縦型トランジスタにおけるオン抵抗と耐圧の関係を示すグラフである。
【図７】図７は、実施形態７に係る縦型トランジスタの構造を示す断面図である。
【図８】図８は、参考例の縦型トランジスタの構造を示す断面図である。
【発明を実施するための形態】
【００２９】
本発明の半導体装置によれば、前記ソース電極および前記ドレイン電極間の電圧印加時に、前記ドナー不純物により前記第２のｎ型半導体層に生じる正電荷を、前記第２のｎ型半導体層に発生する負の分極電荷により中和（キャンセル）して電界集中を緩和可能である。これにより、前記耐圧とオン抵抗のトレードオフを改善することができる。
【００３０】
以下、本発明の半導体装置について、詳細に説明する。ただし、本発明は、以下の実施形態に限定されない。
【実施形態１】
【００３１】
図１Ａの断面図に、本実施形態の半導体装置の構造を例示する。この半導体装置は、各半導体層がIII族窒化物半導体から形成され、半導体層と垂直方向の電流を流す縦型電界効果トランジスタ（本発明において、単に「縦型トランジスタ」という場合がある）である。図示のとおり、この縦型トランジスタは、サファイアなどの基板１上に形成される。基板１上面には緩衝層２０が形成され、さらにその上面に、ＡｌＧａＮバッファ層２１およびＧａ面成長した高濃度ｎ型ＡｌＧａＮ層２２が、前記順序で積層されている。高濃度ｎ型ＡｌＧａＮ層２２の上面の一部には、ｎ型ＡｌｙＧａ１−ｙＮ層２３、ｐ型ＧａＮ層２４、ｎ型ＧａＮ層２５および高濃度ｎ型ＧａＮ層２６が、前記順序で積層されている。高濃度ｎ型ＡｌＧａＮ層２２上面の、前記各層が積層されていない部分の一部には、高濃度ｎ型ＡｌＧａＮ層２２とオーミック接合するドレイン電極１３が形成されている。ｎ型ＡｌｙＧａ１−ｙＮ層２３、ｐ型ＧａＮ層２４、ｎ型ＧａＮ層２５および高濃度ｎ型ＧａＮ層２６は、その一部がエッチング等により除去され、高濃度ｎ型ＧａＮ層２６の上面からｎ型ＡｌｙＧａ１−ｙＮ層２３の上部まで達する開口埋め込み部が形成されている。前記開口埋め込み部はゲート絶縁膜１５を介してゲート電極１４が埋め込まれている。ゲート電極１４は、ゲート絶縁膜１５を介して前記開口埋め込み部内面におけるｎ型ＡｌｙＧａ１−ｙＮ層２３上面、ｐ型ＧａＮ層２４側面、ｎ型ＧａＮ層２５側面および高濃度ｎ型ＧａＮ層２６側面と接合され、いわゆるＭＩＳ型電極構造が形成されている。高濃度ｎ型ＧａＮ層２６上面の、ゲート絶縁膜１５およびゲート電極１４が形成されていない部分の一部には、高濃度ｎ型ＧａＮ層２６とオーミック接合するソース電極１２が形成されている。ＡｌｘＧａ１−ｘＮ層２３のＡｌ組成比ｘは、ドレイン電極側からソース電極側に向かって減少している。なお、ＡｌＧａＮバッファ層２１およびＧａ面成長した高濃度ｎ型ＡｌＧａＮ層２２は、前記「第１のｎ型半導体層」に相当する。ＡｌｘＧａ１−ｘＮ層２３は、前記「第２のｎ型半導体層」に相当する。ｐ型ＧａＮ層２４は、前記「ｐ型半導体層」に相当する。ｎ型ＧａＮ層２５および高濃度ｎ型ＧａＮ層２６は、前記「第３のｎ型半導体層」に相当する。
【００３２】
なお、本発明において、「上に（upper  side）」は、特に断らない限り、上面に直接接触している状態（on）に限定されず、間に他の構成要素等が存在し、直接接触していない状態（above）も含む。同様に、「下に（lower  side）」は、特に断らない限り、下面に直接接触している状態（on）でも良いし、間に他の構成要素等が存在し、直接接触していない状態（below）でも良い。また、「上面に（on  the  upper  surface）」は、上面に直接接触している状態を指す。同様に、「下面に（on  the  lower  surface）」は、下面に直接接触している状態を指す。「片面側に（at  the  one  side）」は、特に断らない限り、片面側に直接接触している状態でも良いし、間に他の構成要素等が存在し、直接接触していない状態でも良い。「両面側に（at  the  both  side）」も、同様とする。「片面に（on  the  one  side）」は、片面に直接接触している状態を指す。「両面に（on  the  both  side）」も、同様とする。
【００３３】
以下、このような構成の縦型電界効果トランジスタの耐圧とオン抵抗について述べる。ただし、以下の説明および数値等は例示であって、本発明を限定しない。また、本発明において、数値限定により発明を特定する場合は、厳密にその数値でも良いし、約その数値でも良い。各数式はあくまで理論式であり、本発明の半導体装置の実際の挙動は、数式とは完全に一致しない場合がある。
【００３４】
まず、図１Ａの縦型電界効果トランジスタにおいて、ＡｌＧａＮバッファ層２１、高濃度ｎ型ＡｌＧａＮ層２２、およびｎ型ＡｌＧａＮ層２３の最下部はＡｌ組成比が一致しており、その値をｘ０とする。ｎ型ＡｌｘＧａ１−ｘＮ層２３の最上部のＡｌ組成比はｘＡとし、その間Ｋ段階に組成が変化すると考える（Ｋは２以上の整数）。Ｋの値を十分に大きくとると、組成変化は連続的なものとみなすことができる。以下、ｎ型ＡｌｘＧａ１−ｘＮ層２３中のｋ番目の層のＡｌ組成比をｘｋとする（ｋは、０からＫまでのいずれかの整数であり、ｋ＝０はｎ型ＡｌＧａＮ層２２との界面）。なお、本発明において、「組成」とは、半導体層等を構成する元素の原子数の量的関係をいう。「組成比」とは、前記半導体層等を構成する特定の元素の原子数と、他の元素の原子数との相対的な割合をいう。例えば前述のＡｌｘＧａ１−ｘＮにおいて、ｘの数値を「Ａｌ組成比」という。
【００３５】
Ｏ．  Ａｍｂａｃｈｅｒ，  ｅｔ  ａｌ．，  ”Ｐｙｒｏｅｌｅｃｔｒｉｃ  ｐｒｏｐｅｒｔｉｅｓ  ｏｆ  Ａｌ（Ｉｎ）ＧａＮ／ＧａＮ  ｈｅｔｅｒｏ−  ａｎｄ  ｑｕａｎｔｕｍ  ｗｅｌｌ  ｓｔｒｕｃｔｕｒｅｓ，”  Ｊｏｕｒｎａｌ  ｏｆ  Ｐｈｙｓｉｃｓ：  Ｃｏｎｄｅｎｓｅｄ  Ｍａｔｔｅｒ，  Ｖｏｌ．  １４，  ｐｐ．  ３３９９−３４３４  （２００２）．によれば、Ａｌ組成比ｘｋのＡｌＧａＮに生じる自発分極電荷のＰＳＰは、下記数式（９）で表される。
【００３６】
【数９】
0005568559.tif 000010
【００３７】
ここでｎ型ＡｌｘＧａ１−ｘＮ層２３中におけるｋ番目の層の歪εｋを下記数式（１０）のように定義する。
【００３８】
【数１０】
0005568559.tif 000011
【００３９】
前記数式１０中、記号の意味は下記の通りである。
ａ０：ｎ型ＡｌＧａＮ層２２との界面における格子定数
ａｋ：ｎ型ＡｌｘＧａ１−ｘＮ層２３中、下からｋ番目の層（Ａｌ組成比ｘｋ）の格子定数
【００４０】
本実施形態では、半導体装置上部に向かってＡｌ組成比を下げるため、格子定数は上部ほど大きくなり、ε＜０である。この時ＡｌＧａＮに発生するピエゾ分極電荷ＰＰＺは、下記数式（１１）で表される。
【００４１】
【数１１】
0005568559.tif 000012
【００４２】
ｎ型ＡｌｘＧａ１−ｘＮ層２３中、下からｋ番目のＡｌＧａＮ層の分極電荷ＰＰＯＬは、下記数式（１２）で表される。
【００４３】
【数１２】
0005568559.tif 000013
【００４４】
下からｋ−１番目の層とｋ番目の層では分極電荷に差があり、界面に差分の負電荷Δσｋが存在する。Δσｋは下記数式（１３）で表される。
【００４５】
【数１３】
0005568559.tif 000014
【００４６】
界面負電荷の体積密度をＮＰＯＬ、下からｋ番目のＡｌＧａＮ層の厚みをｔｋとすると、下記数式（１４）が成立する。
【００４７】
【数１４】
0005568559.tif 000015
【００４８】
図１Ｂのグラフに、ｘ０＝０．３、ｘＡ＝０（すなわちＧａＮ）、Ｋ＝１００として計算したｎ型ＡｌｘＧａ１−ｘＮ層の層電荷密度と、ｘとの関係を示す。同図において、横軸はＡｌ組成比を示し、縦軸は負電荷密度（ｑ／ｃｍ３）を示す。なお、同図中において、負電荷密度の単位中「ｑ（素電荷）」の表示を省略している。以下、本発明において、電荷密度について、特に示さないときは、「ｑ（素電荷）」の倍数の絶対値に換算した密度または濃度を表す。例えば、電荷密度の単位を、単に「ｍ−３」と示すときは、１ｍ−３中に存在する電荷をｑ（素電荷）で割った値の絶対値を示すものとする。また、本発明において、不純物濃度について、特に示さないときは、前記不純物により発生しうる電荷の最大値を、「ｑ（素電荷）」の倍数の絶対値に換算した密度または濃度を表す。例えば、不純物濃度の単位を、単に「ｍ−３」と示すときは、１ｍ−３中に存在する前記不純物により発生しうる電荷の最大値をｑ（素電荷）で割った値の絶対値を示すものとする。なお、前記不純物により発生しうる電荷の最大値は、前記不純物の活性化率（イオン化率）が１００％である場合に前記不純物により発生する電荷に等しい。また、電荷密度および不純物濃度の単位は、特に示さないときは、ｃｍ−３である。なお、同図において、前記の、組成が連続的に変化する（以下「傾斜組成」ということがある）ＡｌＧａＮ層（ｎ型ＡｌｘＧａ１−ｘＮ層）のトータル厚ｔＡｌＧａＮは１μｍとして計算した。同図において「一定ステップ」と示した実線は、ｔｋを一定（１０ｎｍ）とした場合の結果を表す。図示の通り、ドレイン側からソース側に向かって、負電荷密度がほぼ線形に減少していることがわかる。この場合、平均の負電荷密度に対して±１７％程度の変化が生じている。このような電荷分布密度においても、ドナー不純物による正電荷をキャンセルし、耐圧とオン抵抗のトレードオフを改善する十分な効果が得られる。以下では、さらにこの負電荷密度を一定にすることを考える。
【００４９】
すなわち、図示の通り、ｔｋを一定（１０ｎｍ）とした場合はソース側が負電荷の面密度が高いので、体積密度を一定にするには面密度の減少に応じてｔｋを薄くすればよい。すなわち、１層目の厚みをｔ１とすれば、下記数式（１５）のようにすればよい。
【００５０】
【数１５】
0005568559.tif 000016
【００５１】
このように、前記第２のｎ型半導体層が複数の層からなるとして、Ａｌ組成比が高い側（ドレイン電極側）の層の厚みを大きく、Ａｌ組成比が低い側（ソース電極側）の層の厚みを小さくすれば、前記第２のｎ型半導体層のＡｌ組成比減少勾配が、前記ドレイン電極側から前記ソース電極側に向かって急勾配となる構成を実現できる。これにより、例えば、図１Ｂに「補正ステップ」と示した点線のように、前記第２のｎ型半導体層の負電荷密度を、ドレイン電極からソース電極側まで均一にすることができる。なお、このことは、前記複数の層の厚みが十分に小さくて前記第２のｎ型半導体層の組成変化が連続的とみなせる場合のみならず、前記複数の層の厚みが大きくて前記第２のｎ型半導体層の組成変化が段階的である場合についても同様である。
【００５２】
ここで、負電荷密度（ｍ−３）の平均をＮＰＯＬＡＶＧ、変化分をΔＮＰＯＬとすると、下記数式（１６）が成り立つ。
【００５３】
【数１６】
0005568559.tif 000017
【００５４】
このような負電荷密度分布を持つ傾斜組成ＡｌＧａＮ層に対し、ＮＤ＝ＮＰＯＬのドナー不純物をドーピングすると、逆方向バイアス時の電界は真性半導体と同様に一定の値になる。図１Ｃのグラフに、この関係を模式的に示す。同図において、横軸は電界強度であり、縦軸は、図１Ａのｎ型ＡｌｘＧａ１−ｘＮ層２３または図８のｎ型ＡｌＧａＮ層２３における、基板平面に垂直方向にドレイン電極側からソース電極側に向かう位置を示す。同図中、「本実施形態」は、図１のｎ型ＡｌｘＧａ１−ｘＮ層２３を示し、「参考例」は、組成の傾斜（変化）がない図８のｎ型ＡｌＧａＮ層２３を示す。図示の通り、ｎ型ＡｌＧａＮ層２３の組成の傾斜（変化）がない図８の縦型トランジスタにおいては、電界強度は一次関数であり、ｎ型ＡｌＧａＮ層２３中のソース側界面直下に最大値があり、この値が絶縁破壊電界を越えないよう厚みが設計される。一方、図１Ａの縦型トランジスタ（本実施形態）を同じ半導体膜厚、同じ逆方向バイアスで動作させると、図１Ｃのように電界強度は均一となり、最大値も低くなる。すなわち、前記数式（１６）を満たす図１Ａの縦型トランジスタでは、更に逆方向バイアスを印加することが可能であり、耐圧が向上したことを意味する。以下にこの効果について更に詳細に述べる。
【００５５】
前記数式（１６）を満たす図１Ａの縦型トランジスタにおいては、電界強度が均一であるので、耐圧ＶＢを実現するのに必要な半導体層の厚みｄＢ（ｍ）は、下記式（１７）で表される。
【００５６】
【数１７】
0005568559.tif 000018
【００５７】
前記数式（１３）より、本実施形態の縦型トランジスタで発生しうる分極電荷の面密度は、下記数式（１８）で表される。すなわち、分極電荷の面密度は、前記Ａｌ組成比ｘ０のＡｌＧａＮバッファ層上にＡｌ組成比ｘＡのＡｌＧａＮ層を形成した場合の面密度と等しい。
【００５８】
【数１８】
0005568559.tif 000019
【００５９】
前記数式（１７）および（１８）より、前記数式（１６）を満たす図１Ａの縦型トランジスタを耐圧ＶＢとした時に発生しうる分極電荷の体積密度ＮＰＯＬＭＡＸ（Ｃ・ｍ−３）は、下記数式（１９）で表される。
【００６０】
【数１９】
0005568559.tif 000020
【００６１】
本実施形態においては、この値ＮＰＯＬＭＡＸと同濃度のドナー不純物をドーピングすることができるので、前記数式（６）より、オン抵抗Ｒｏｎ（Ω・ｍ２）は下記数式（２０）で表される。
【００６２】
【数２０】
0005568559.tif 000021
【００６３】
前記数式（１７）、（１９）および（２０）より、下記数式（２１）が導かれる。
【００６４】
【数２１】
0005568559.tif 000022
【００６５】
図１Ｄのグラフに、前記数式（８）および（２１）に基づきオン抵抗Ｒｏｎと耐圧ＶＢの関係をプロットする。同図において、縦軸はオン抵抗Ｒｏｎを示し、横軸は耐圧ＶＢを示す。実線は、ｘ＝０で一定（すなわちＧａＮ層）におけるプロットを示し、３本の点線は、それぞれ、ｘを、図示したｘ０の値からｘＡ＝０まで連続的に減少させたＡｌｘＧａ１−ｘＮ層のプロットを示す。図示の通り、実線で示したＧａＮ層に対し、ｘ０＝０．３からｘＡ＝０に組成を変化させたＡｌｘＧａ１−ｘＮ層２３では、同じ耐圧で比較すると、オン抵抗を１／３に低減できる。ｘ０＝０．６２として更に分極電荷を増加させると、ＧａＮ層の１５％まで、ｘ０＝１．０としてこの系で最大の分極電荷を発生させるとＧａＮ層の８％にまで低減可能である。このことから、本実施形態の縦型トランジスタによれば、従来の縦型トランジスタと比較して、同じ耐圧でオン抵抗を大幅に低減可能であることが分かる。
【００６６】
このように、本実施形態によれば、例えば、ｎ型半導体層を傾斜組成のＡｌＧａＮとすることで分極による電荷を分布させ、不純物による電荷とキャンセルさせることができる。これにより、順方向バイアス時のキャリア密度に対して逆方向バイアス時の電荷密度を低くすることができ、既に述べた物性限界以上のオン抵抗と耐圧のトレードオフ改善が実現できる。より具体的には、ＡｌＧａＮのＡｌ組成比をドレイン側からソース側に向かって低くすることにより、前記ＡｌＧａＮから形成された半導体層中に負電荷を分布させることができる。この負電荷は、トランジスタオフ時にドナー不純物による正電荷を打ち消す作用があるため、半導体層の厚さが同じなら従来技術の縦型トランジスタより高耐圧が実現できる。一方、トランジスタオン時のキャリア濃度には影響を与えないため、オン抵抗は変わらない。すなわち、本実施形態によれば、物性限界以上にオン抵抗と耐圧のトレードオフが改善できるのである。
【００６７】
なお、図１Ａの縦型トランジスタの製造方法は特に限定されないが、例えば以下の通りである。まず、サファイア基板１上に、例えば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：  ＭＢＥ）成長法によって半導体を成長させる。このようにして形成した半導体層は、基板側から順にアンドープＡｌＮ緩衝層２０（厚さ２０ｎｍ）、アンドープＡｌＧａＮバッファ層２１（厚さ２μｍ）、高濃度ｎ型ＡｌＧａＮ層２２（厚さ５００ｎｍ、ドーピング濃度３×１０１８ｃｍ−３、Ａｌ組成比０．３）、傾斜組成ｎ型ＡｌＧａＮ層２３（厚さ１．８μｍ、ドーピング濃度７．１×１０１６ｃｍ−３、Ａｌ組成比０．３⇒０）、ｐ型ＧａＮ層２４（厚さ０．２μｍ、ドーピング濃度１×１０１９ｃｍ−３）、ｎ型ＧａＮ層２５（厚さ０．５μｍ、ドーピング濃度１×１０１７ｃｍ−３）、高濃度ｎ型ＧａＮ層２６（厚さ０．２μｍ、ドーピング濃度１×１０１８ｃｍ−３）とすることができる。次いで、エピタキシャル構造の一部を高濃度ｎ型ＡｌＧａＮ層２２が露出するまでエッチングにより除去し、高濃度ｎ型ＡｌＧａＮ層２２上に例えばＴｉ／Ａｌなどの金属を蒸着することによりドレイン電極１３を形成し、６５０℃でアニールを行うことによりオーミック接合を取る。次いで、高濃度ｎ型ＧａＮ層２６上に、例えばＮｉ／Ａｕなどの金属を蒸着することによりソース電極１２を形成する。そして、ソース電極１２間の一部を傾斜組成ｎ型ＡｌＧａＮ層２３（厚さ１．８μｍ、ドーピング濃度７．１×１０１６ｃｍ−３、Ａｌ組成比０．３⇒０）の上層が露出するまでエッチングして、ゲート絶縁膜１５、ゲート電極１４を順次形成する。このようにして図１Ａに示した縦型トランジスタを作製する。このようにして作製した縦型トランジスタは、例えば、耐圧６００Ｖに対してオン抵抗は１．６×１０−５Ω・ｃｍ２と従来技術の１／３に低減できる。
【００６８】
なお、本発明は、上記の説明に限定されない。例えば、本発明の半導体装置は、電界効果トランジスタに限定されず、本発明の要件を満たす限りどのような半導体装置でもよい。また、例えば、前記第１のｎ型半導体層、前記第２のｎ型半導体層、前記ｐ型半導体層、および前記第３のｎ型半導体層は、それぞれ、窒化物半導体層が好ましく、上記の説明のようにIII族窒化物半導体層がより好ましいが、これに限定されず、どのような半導体層でも良い。また、前記第１のｎ型半導体層、前記第２のｎ型半導体層、前記ｐ型半導体層、および前記第３のｎ型半導体層が基板上に積層されている状態は、図１Ａのように緩衝層等の他の層を介して積層されていても良いし、図１Ｅのように基板上に直接積層されてもよい。また、前記第１のｎ型半導体層および前記第３のｎ型半導体層は、図１Ａのようにそれぞれ複数の層から形成されていることが、他の層とのスムーズな接合、半導体装置の電気的特性等の観点から好ましいが、それぞれ単層構造でもよい。例えば、図１ＡのＡｌＧａＮバッファ層２１および高濃度ｎ型ＡｌＧａＮ層２２に代えて、図１Ｅに示すように単層の第１のｎ型半導体層２１’を配置してもよい。また、例えば、図１Ａのｎ型ＧａＮ層２５および高濃度ｎ型ＧａＮ層２６に代えて、図１Ｅに示すように単層の第３のｎ型半導体層２５’を配置してもよい。ゲート電極１４は、例えば図１Ａに示したように、ゲート絶縁膜を介して半導体層と接合された、いわゆるＭＩＳ型電極構造を有することが好ましい。しかしながら、ゲート電極１４は、例えば図１Ｅに示すように、ゲート絶縁膜を介さずに直接、前記第２のｎ型半導体層、前記ｐ型半導体層および前記第３のｎ型半導体層とショットキ接合されていても良い。なお、本発明において「接合」とは、直接接触した状態でも良いし、他の構成要素を介してつなぎ合わされた状態でもよい。例えば、前記ゲート電極が前記第２のｎ型半導体層、前記ｐ型半導体層および前記第３のｎ型半導体層と接合した状態とは、前記ゲート電極が前記第２のｎ型半導体層、前記ｐ型半導体層および前記第３のｎ型半導体層と直接接触した状態でも良い。また、前記ゲート電極が前記第２のｎ型半導体層、前記ｐ型半導体層および前記第３のｎ型半導体層と接合した状態とは、前記ゲート電極が前記第２のｎ型半導体層、前記ｐ型半導体層および前記第３のｎ型半導体層とゲート絶縁膜を介してつなぎ合わされた状態でも良い。さらに、前記第２のｎ型半導体層は、図１Ａに示したように、ＡｌｘＧａ１−ｘＮ（０≦ｘ＜１）で表される組成を有し、前記第１のｎ型半導体層側界面のＡｌ組成比ｘ０（ｘ０＞０）と前記ｐ型半導体層側界面のＡｌ組成比ｘＡ（ｘＡ≧０）とが、ｘ０＞ｘＡの関係を有していることが好ましいが、これに限定されない。例えば、前記第１のｎ型半導体がＧａＮで、前記第２のｎ型半導体層は、ＡｌＧａＮ以外の他のIII族窒化物半導体、例えばＩｎＧａＮ、ＩｎＡｌＧａＮ等であっても良い。より具体的には、例えば、前記第２のｎ型半導体層は、ＩｎｙＧａ１−ｙＮ（０≦ｙ＜１）で表される組成を有し、かつ、組成比ｙが、前記ドレイン電極側から前記ソース電極側に向かって増加しても良い。この場合、前記第１のｎ型半導体層側界面のＩｎＧａＮの組成比ｙ０（ｙ０≧０）と前記ｐ型半導体層側界面のＩｎＧａＮの組成比ｙＡ（ｙＡ＞０）とが、ｙＡ＞ｙ０の関係を有する。また、例えば、前記第２のｎ型半導体層は、ＩｎｘＡｌｙＧａ１−ｘ−ｙＮ（０≦ｘ＜１、０≦ｙ＜１）で表される組成を有し、かつ、組成比ｘが前記ドレイン電極側から前記ソース電極側に向かって増加するという条件と、組成比ｙが前記ドレイン電極側から前記ソース電極側に向かって減少するという条件との少なくとも一方の条件を満たしていても良い。前記組成比ｘが前記ドレイン電極側から前記ソース電極側に向かって増加する場合、前記第１のｎ型半導体層側界面の組成比ｘ０（ｘ０≧０）と前記ｐ型半導体層側界面の組成比ｘＡ（ｘＡ＞０）とが、ｘＡ＞ｘ０の関係を有する。前記組成比ｙが前記ドレイン電極側から前記ソース電極側に向かって減少する場合、前記第１のｎ型半導体層側界面の組成比ｙ０（ｙ０≧０）と前記ｐ型半導体層側界面の組成比ｙＡ（ｙＡ＞０）とが、ｙ０＞ｙＡの関係を有する。さらに、ソース電極およびドレイン電極の配置は、図示した位置に限定されるものではない。また、基板材料はサファイアとしたが、これに限定されず、ＳｉＣ、Ｓｉ、ＧａＮ等どのような材料であっても良い。また前記基板は、単一材料に限らず、ＳＯＩ等複数の材料で構成される基板であっても良い。以下の各実施形態においても同様である。
【実施形態２】
【００６９】
次に、本発明の第２の実施形態について説明する。
【００７０】
図２Ａの断面図に、本実施形態に係る縦型トランジスタの構造を示す。この縦型トランジスタはＳｉＣなどの基板２上に形成される。基板２上面には緩衝層２０、ＡｌＧａＮバッファ層２１、Ｇａ面成長した高濃度ｎ型ＡｌＧａＮ層２２が、前記順序で積層され、さらにその上面にｎ型ＡｌｘＧａ１−ｘＮ層２３、ｐ型ＧａＮ層２４、ｎ型ＧａＮ層２５、および高濃度ｎ型ＧａＮ層２６が、前記順序で積層されている。高濃度ｎ型ＧａＮ層２６の上にはオーミック接合するソース電極１２が配置され、ＳｉＣ基板２下面には、ビアホール（基板２、緩衝層２０、ＡｌＧａＮバッファ層２１を貫通してＧａ面成長した高濃度ｎ型ＡｌＧａＮ層２２の下部まで達する開口埋め込み部）を介して高濃度ｎ型ＡｌＧａＮ層２２に接触するドレイン電極１３が配置されている。ゲート電極の配置は図１Ａと同様である。ＡｌｘＧａ１−ｘＮ層２３のＡｌ組成比ｘは、ドレイン側からソース側に向かって減少している。ＡｌＧａＮバッファ層２１およびＧａ面成長した高濃度ｎ型ＡｌＧａＮ層２２は、前記「第１のｎ型半導体層」に相当する。ＡｌｘＧａ１−ｘＮ層２３は、前記「第２の半導体層」に相当する。ｐ型ＧａＮ層２４は、前記「ｐ型半導体層」に相当する。ｎ型ＧａＮ層２５および高濃度ｎ型ＧａＮ層２６は、前記「第３のｎ型半導体層」に相当する。
【００７１】
同図の縦型トランジスタは、例えば以下のように製造できる。ＳｉＣ基板２上に、例えば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：  ＭＢＥ）成長法によって前記各半導体層を成長させる。このようにして形成した半導体層は、基板側から順に、例えば、アンドープＡｌＮ緩衝層２０（厚さ２０ｎｍ）、アンドープＡｌＧａＮバッファ層２１（厚さ２μｍ）、高濃度ｎ型ＡｌＧａＮ層２２（厚さ５００ｎｍ、ドーピング濃度３×１０１８ｃｍ−３、Ａｌ組成比０．３）、傾斜組成ｎ型ＡｌＧａＮ層２３（厚さ１．８μｍ、ドーピング濃度７．１×１０１６ｃｍ−３、Ａｌ組成比０．３⇒０）、ｐ型ＧａＮ層２４（厚さ０．２μｍ、ドーピング濃度１×１０１９ｃｍ−３）、ｎ型ＧａＮ層２５（厚さ０．５μｍ、ドーピング濃度１×１０１７ｃｍ−３）、高濃度ｎ型ＧａＮ層２６（厚さ０．２μｍ、ドーピング濃度１×１０１８ｃｍ−３）とすることができる。
【００７２】
次に、高濃度ｎ型ＧａＮ層２６上に、例えばＮｉ／Ａｕなどの金属を蒸着することによりソース電極１２を形成する。そして、ソース電極１２間の一部を傾斜組成ｎ型ＡｌＧａＮ層２３（厚さ１．８μｍ、ドーピング濃度７．１×１０１６ｃｍ−３、Ａｌ組成比０．３⇒０）の上層が露出するまでエッチングして、ゲート絶縁膜１５、ゲート電極１４を順次形成する。さらに、ＳｉＣ基板２、アンドープＡｌＮ緩衝層２０、アンドープＡｌＧａＮバッファ層２１の一部を高濃度ｎ型ＡｌＧａＮ層２２が露出するまでエッチングにより除去してビアホール（開口埋め込み部）を形成し、高濃度ｎ型ＡｌＧａＮ層２２に接するように例えばＴｉ／Ａｌなどの金属を蒸着することによりドレイン電極１３を形成する。このようにして図２Ａに示した縦型トランジスタを作製する。このようにして作製した縦型トランジスタは、第１の実施形態と同様の半導体層構造を持つため、例えば、耐圧６００Ｖに対してオン抵抗は１．６×１０−５Ω・ｃｍ２と従来技術の１／３に低減できる。更にドレイン電極を裏面（下面）に形成しているため、実質的なチップ面積を更に低減することが可能である。
【００７３】
なお、例えば、基板として高濃度のｎ型導電性基板を用いた場合は、図２Ｂまたは図２Ｃに示すように、基板２、アンドープＡｌＮ緩衝層２０、アンドープＡｌＧａＮバッファ層２１にビアホール（開口埋め込み部）を形成せずに、ｎ型導電性基板２９の下面に形成したドレイン電極１３を、ｎ型導電性基板２９を介して高濃度ｎ型ＧａＮ層２８および高濃度ｎ型ＡｌＧａＮ層２２（第１のｎ型半導体層）と電気的に接続することができる。図２Ｂおよび図２Ｃの縦型トランジスタは、ＳｉＣ基板２に代えてｎ型導電性基板２９を用いたことと、緩衝層２０を設けないことと、ＡｌＧａＮバッファ層２１に代えて高濃度ｎ型ＧａＮ層２８を設けたことと、前述の通りＳｉＣ基板２、アンドープＡｌＮ緩衝層２０、アンドープＡｌＧａＮバッファ層２１にビアホール（開口埋め込み部）を形成しないこと以外は図２Ａと同様である。ゲート電極の形状は、図１Ａおよび図２Ａと同様に長方形でも良いし（図２Ｂ）、Ｖ型（図２Ｃ）あるいは底辺が短い台形型等でも良い。
【００７４】
また、例えば、図２Ａ、図２Ｂ、図２Ｃのように第１のｎ型半導体層の下面側からドレイン電極を接合した場合は、例えば、前記第１のｎ型半導体層が、基板平面に垂直な方向に、ドレイン電極側からソース電極側に向かって連続的にまたは段階的に変化する組成を有していても良い。この場合において、例えば、前記第１のｎ型半導体層と前記第２のｎ型半導体層とは、それらの境界が存在せず、前記第１のｎ型半導体層のドレイン電極側から前記第２のｎ型半導体層のソース電極側まで連続的にまたは段階的に組成が変化する一つの層を形成してもよい。
【００７５】
なお、ソース電極およびドレイン電極の配置は、図示した位置に限定されるものではない。また、基板材料はＳｉＣとしたが、これに限定されず、サファイア、Ｓｉ、ＧａＮ等どのような材料であっても良い。また前記基板は、単一材料に限らず、ＳＯＩ等複数の材料で構成される基板であっても良い。
【実施形態３】
【００７６】
次に、本発明の第３の実施形態について説明する。
【００７７】
図３の断面図に、本実施形態に係る縦型トランジスタの構造を示す。この縦型トランジスタの構造は、ｎ型ＡｌｘＧａ１−ｘＮ層２３の組成の変化の仕方が異なる以外は、実施形態１と同様である。同図において、ＡｌｘＧａ１−ｘＮ層２３のＡｌ組成比ｘは、ドレイン側からソース側に向かって減少しているが、以下に述べる点が実施形態１と異なる。
【００７８】
実施形態１では、ｎ型ＡｌｘＧａ１−ｘＮ層２３は、Ａｌ組成比に対して厚みの増分を変えて分極による負電荷の体積密度を一定としたが、本実施形態ではＡｌ組成比の変化に対して厚みの変化を一定としている。この場合、分極による負電荷の体積密度は、図示のようにドレイン側が高く（ＮＰＯＬ１）、ソース側が低く（ＮＰＯＬ２）なる。このため、ドナー不純物濃度にも前記負電荷の体積密度と同様の分布を持たせ、すなわちドレイン電極側のドナー不純物濃度ＮＤ１を高くし、ソース電極側のドナー不純物濃度ＮＤ２を低くして、前記負電荷の体積密度および前記ドナー不純物濃度の両者をキャンセルさせる。本実施形態でも、逆バイアス時の電荷がキャンセルされた状況が実現できるので、実施形態１と同じ性能が得られる。
【００７９】
図３の縦型トランジスタの製造方法は特に限定されないが、例えば以下の通りである。まず、サファイア基板１上に、例えば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：  ＭＢＥ）成長法によって半導体を成長させる。このようにして形成した半導体層は、例えば、基板側から順にアンドープＡｌＮ緩衝層２０（厚さ２０ｎｍ）、アンドープＡｌＧａＮバッファ層２１（厚さ２μｍ）、高濃度ｎ型ＡｌＧａＮ層２２（厚さ５００ｎｍ、ドーピング濃度３×１０１８ｃｍ−３、Ａｌ組成比０．３）、傾斜組成ｎ型ＡｌＧａＮ層２３（厚さ１．８μｍ、ドーピング濃度７．１×１０１６ｃｍ−３、Ａｌ組成比０．３⇒０）、ｐ型ＧａＮ層２４（厚さ０．２μｍ、ドーピング濃度１×１０１９ｃｍ−３）、ｎ型ＧａＮ層２５（厚さ０．５μｍ、ドーピング濃度１×１０１７ｃｍ−３）、高濃度ｎ型ＧａＮ層２６（厚さ０．２μｍ、ドーピング濃度１×１０１８ｃｍ−３）とすることができる。
【００８０】
次に、エピタキシャル構造の一部を高濃度ｎ型ＡｌＧａＮ層２２が露出するまでエッチングにより除去し、高濃度ｎ型ＡｌＧａＮ層２２上に例えばＴｉ／Ａｌなどの金属を蒸着することによりドレイン電極１３を形成し、６５０℃でアニールを行うことによりオーミック接合を取る。次いで、高濃度ｎ型ＧａＮ層２６上に、例えばＮｉ／Ａｕなどの金属を蒸着することによりソース電極１２を形成する。ゲート電極の作製は、実施形態１および２と同様である。このようにして図３に示した縦型トランジスタを作製する。このようにして作製した縦型トランジスタは、例えば、耐圧６００Ｖに対してオン抵抗は１．６×１０−５Ω・ｃｍ２と従来技術の１／３に低減できる。
【００８１】
なお、図３では、実施形態１と同様にドレイン電極を第１のｎ型半導体層の上面に配置したが、実施形態２のようにドレイン電極を第１のｎ型半導体層の下面側に配置しても良い。ソース電極およびドレイン電極の配置は図示の位置に限定されない。また、基板材料についても、ＳｉＣ、サファイアに限定されず、Ｓｉ、ＧａＮ等であっても良い。また前記基板は、単一材料に限らず、ＳＯＩ等複数の材料で構成される基板であっても良い。
【実施形態４】
【００８２】
次に、本発明の第４の実施形態について説明する。
【００８３】
図４Ａの断面図に、この実施形態に係る縦型トランジスタの構造を示す。この縦型トランジスタの構造は、ｎ型ＡｌｘＧａ１−ｘＮ層２３の組成の変化の仕方が異なる以外は、実施形態１および実施形態３と同様である。同図において、ＡｌｘＧａ１−ｘＮ層２３のＡｌ組成比ｘは、ドレイン側からソース側に向かって減少しているが、以下に述べる点が実施形態１および実施形態３と異なる。
【００８４】
実施形態１では、Ａｌ組成比に対して厚みの増分を変えて、分極による負電荷の体積密度を一定としたが、本実施形態ではＡｌ組成比の変化に対して厚みの変化を一定としている。この場合、分極による負電荷の体積密度はドレイン側が高く、ソース側が低くなる。実施形態３では、この分布と同様の分布をドナー不純物濃度にも持たせたが、本実施形態ではドナー不純物濃度を均一分布とする。図４Ｂに、本実施形態のｎ型ＡｌｘＧａ１−ｘＮ層２３の前記負電荷の体積密度（負電荷密度）の分布を示す。同図において、縦軸は前記負電荷密度および正電荷（全正電荷）の密度を示し、横軸は、基板平面に垂直に、ソース電極側からドレイン電極側までの位置を示す。図示の通り、ドレイン側の負電荷密度をＮＰＯＬ１、ソース側の負電荷密度をＮＰＯＬ２とすると、ＮＤ＝ＮＰＯＬ１、ＮＰＯＬ１＞ＮＰＯＬ２である。全正電荷はソース側で最も高いＮｍａｘであり、ドレイン側では０である。ｕに対して組成の変化が一定（β）であれば、分極電荷密度の分布は、下記数式（２２）で表される。
【００８５】
【数２２】
0005568559.tif 000023
【００８６】
空乏層端での電荷は０なので、空乏層幅Ｗ（ｍ）は、下記数式（２３）で表される。
【００８７】
【数２３】
0005568559.tif 000024
【００８８】
また、前記数式（２２）をｕについて積分し空乏層端では電界が０であることから、下記数式（２４）が導出できる。
【００８９】
【数２４】
0005568559.tif 000025
【００９０】
ｕ＝０において電界強度は最大なので、下記数式（２５）が成り立つ。
【００９１】
【数２５】
0005568559.tif 000026
【００９２】
また、前記数式（２４）をｕについて積分し、空乏層端でＶ＝０、ｕ＝０でＶ＝ＶＢであるとすると、下記数式（２６）が成り立つ。
【００９３】
【数２６】
0005568559.tif 000027
【００９４】
前記数式（６）、（２３）および（２５）より、下記数式（２７）が成り立つ。
【００９５】
【数２７】
0005568559.tif 000028
【００９６】
図４Ｃに、前記数式（２６）および（２７）に基づき、ＡｌｘＧａ１−ｘＮ層２３のオン抵抗と耐圧の関係をプロットする。同図において、縦軸はオン抵抗Ｒｏｎを示し、横軸は耐圧ＶＢを示す。実線は、ｘ＝０で一定（すなわちＧａＮ層）におけるプロットを示し、３本の点線は、それぞれ、ｘを、図示したｘ０の値からｘＡ＝０まで連続的に減少させたＡｌｘＧａ１−ｘＮ層のプロットを示す。図示の通り、ｘ０＝０．３５からｘＡ＝０に組成を変化させた本実施形態の縦型トランジスタでは、同じ耐圧で比較したオン抵抗はＧａＮ層と比較して、若干ではあるが低減が見られる。ｘ０＝０．６２として更に分極電荷を増加させると、ＧａＮ層の１／２、ｘ０＝１．０としてこの系で最大の分極電荷を発生させるとＧａＮ層の１／４にまで低減可能である。このことから、本実施形態の縦型トランジスタによれば、従来の縦型トランジスタと比較して、同じ耐圧でオン抵抗を大幅に低減可能であることが分かる。
【００９７】
図４Ａの縦型トランジスタの製造方法は特に限定されないが、例えば以下の通りである。まず、サファイア基板１上に、例えば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：  ＭＢＥ）成長法によって半導体を成長させる。このようにして形成した半導体層は、例えば、基板側から順にアンドープＡｌＮ緩衝層２０（厚さ２０ｎｍ）、アンドープＡｌＧａＮバッファ層２１（厚さ２μｍ）、高濃度ｎ型ＡｌＧａＮ層２２（厚さ５００ｎｍ、ドーピング濃度３×１０１８ｃｍ−３、Ａｌ組成比０．３）、傾斜組成ｎ型ＡｌＧａＮ層２３（厚さ３．６μｍ、ドーピング濃度１．１×１０１７ｃｍ−３、Ａｌ組成比０．６２⇒０）、ｐ型ＧａＮ層２４（厚さ０．２μｍ、ドーピング濃度１×１０１９ｃｍ−３）、ｎ型ＧａＮ層２５（厚さ０．５μｍ、ドーピング濃度１×１０１７ｃｍ−３）、高濃度ｎ型ＧａＮ層２６（厚さ０．２μｍ、ドーピング濃度１×１０１８ｃｍ−３）とすることができる。次いで、エピタキシャル構造の一部を高濃度ｎ型ＡｌＧａＮ層２２が露出するまでエッチングにより除去し、高濃度ｎ型ＡｌＧａＮ層２２上に例えばＴｉ／Ａｌなどの金属を蒸着することによりドレイン電極１３を形成し、６５０℃でアニールを行うことによりオーミック接合を取る。次いで、高濃度ｎ型ＧａＮ層２６上に、例えばＮｉ／Ａｕなどの金属を蒸着することによりソース電極１２を形成する。ゲート電極の形成は、実施形態１および３と同様に行うことができる。このようにして図４Ａに示した縦型トランジスタを作製する。このようにして作製した縦型トランジスタは、例えば、耐圧６００Ｖに対してオン抵抗は２．１×１０−５Ω・ｃｍ２と従来技術の半分に低減できる。
【００９８】
なお、図４Ａでは、実施形態１と同様にドレイン電極を第１のｎ型半導体層の上面に配置したが、実施形態２と同様にドレイン電極を第１のｎ型半導体層の下面側に配置しても良い。また、ソース電極およびドレイン電極の配置は、図示の位置に限定されない。基板材料についても、ＳｉＣ、サファイアに限定されず、Ｓｉ、ＧａＮ等であっても良い。また前記基板は、単一材料に限らず、ＳＯＩ等複数の材料で構成される基板であっても良い。
【実施形態５】
【００９９】
次に、本発明の第５の実施形態について説明する。
【０１００】
図５Ａの断面図に、本実施形態に係る縦型トランジスタの構造を示す。この縦型トランジスタの構造は、ｎ型ＡｌｘＧａ１−ｘＮ層２３の組成の変化の仕方が異なる以外は、実施形態１、実施形態３および実施形態４と同様である。同図において、ＡｌｘＧａ１−ｘＮ層２３のＡｌ組成比ｘは、ドレイン側からソース側に向かって減少しているが、以下に述べる点が前記各実施形態と異なる。
【０１０１】
実施形態４ではｎ型ＡｌｘＧａ１−ｘＮ層２３のドナー不純物濃度をドレイン側と等しくしたが、本実施形態ではソース側と等しくする。すなわち、前記ドナー不純物濃度は、実施形態４では、Ａｌの組成変化により発生する分極電荷密度の最大値と等しくしたが、本実施形態では、前記分極電荷密度の最小値と等しくする。図５Ｂにこの関係を示す。同図において、縦軸はｎ型ＡｌｘＧａ１−ｘＮ層２３の前記負電荷密度および正電荷（全正電荷）の密度を示し、横軸は、基盤平面に垂直に、ソース電極側からドレイン電極側までの位置を示す。図示の通り、ドレイン側の負電荷密度をＮＰＯＬ１、ソース側の負電荷密度をＮＰＯＬ２とすると、ＮＤ＝ＮＰＯＬ２、ＮＰＯＬ１＞ＮＰＯＬ２である。全正電荷はソース（ｐＧａＮ）側で最も高いＮｍａｘ（Ｎｍａｘ＝０）であり、ドレイン側ではマイナスである。本実施形態では分極による負電荷が残るが、実施形態４と正負が反転しているのみであるので、オン抵抗と耐圧の関係はほぼ同じである。ただし、電界のピークがドレイン側にあることと、ドーピング濃度が、ソース側と等しいために実施形態４よりも低めである点が異なる。また、実施形態４および実施形態５では、ドナー不純物濃度を分極負電荷密度の最大値あるいは最小値と一致させる例を示したが、その間の任意の組成で同様の性能を得ることができる。
【０１０２】
図５Ａの縦型トランジスタの製造方法は特に限定されないが、例えば以下の通りである。まず、サファイア基板１上に、例えば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：  ＭＢＥ）成長法によって半導体を成長させる。このようにして形成した半導体層は、基板側から順に、例えば、アンドープＡｌＮ緩衝層２０（厚さ２０ｎｍ）、アンドープＡｌＧａＮバッファ層２１（厚さ２μｍ）、高濃度ｎ型ＡｌＧａＮ層２２（厚さ５００ｎｍ、ドーピング濃度３×１０１８ｃｍ−３、Ａｌ組成比０．３）、傾斜組成ｎ型ＡｌＧａＮ層２３（厚さ３．６μｍ、ドーピング濃度９×１０１６ｃｍ−３、Ａｌ組成比０．６２⇒０）、ｐ型ＧａＮ層２４（厚さ０．２μｍ、ドーピング濃度１×１０１９ｃｍ−３）、ｎ型ＧａＮ層２５（厚さ０．５μｍ、ドーピング濃度１×１０１７ｃｍ−３）、高濃度ｎ型ＧａＮ層２６（厚さ０．２μｍ、ドーピング濃度１×１０１８ｃｍ−３）とすることができる。次いで、エピタキシャル構造の一部を高濃度ｎ型ＡｌＧａＮ層２２が露出するまでエッチングにより除去し、高濃度ｎ型ＡｌＧａＮ層２２上に例えばＴｉ／Ａｌなどの金属を蒸着することによりドレイン電極１３を形成し、６５０℃でアニールを行うことによりオーミック接合を取る。次いで、高濃度ｎ型ＧａＮ層２６上に、例えばＮｉ／Ａｕなどの金属を蒸着することによりソース電極１２を形成する。ゲート電極の作製は、実施形態１、３および４と同様に行うことができる。このようにして図５Ａに示した縦型トランジスタを作製する。このようにして作製した縦型トランジスタは、例えば、耐圧６００Ｖに対してオン抵抗は２．２×１０−５Ω・ｃｍ２と従来技術の半分に低減できる。
【０１０３】
本実施形態では、実施形態１と同様にドレイン電極を第１のｎ型半導体層の上面に配置したが、第二の実施形態のようにドレイン電極を第１のｎ側半導体層の下面側に配置しても良い。ソース電極およびドレイン電極の配置は、図５Ａの配置に限定されない。また、基板材料についても、ＳｉＣ、サファイアに限定されず、Ｓｉ、ＧａＮ等であっても良い。また前記基板は、単一材料に限らず、ＳＯＩ等複数の材料で構成される基板であっても良い。
【実施形態６】
【０１０４】
次に、本発明の第６の実施形態について説明する。
【０１０５】
図６Ａの断面図に、本実施形態に係る縦型トランジスタの構造を示す。この縦型トランジスタの構造は、ｎ型ＡｌｘＧａ１−ｘＮ層２３の組成の変化の仕方が異なる以外は、実施形態１、実施形態３、実施形態４および実施形態５と同様である。同図において、ＡｌｘＧａ１−ｘＮ層２３のＡｌ組成比ｘは、ドレイン側からソース側に向かって減少しているが、以下に述べる点が前記各実施形態と異なる。
【０１０６】
実施形態１および実施形態２に示した縦型トランジスタでは、ドナー不純物による正電荷を、分極電荷による負電荷で完全にキャンセルしている。この構成はオン抵抗と耐圧のトレードオフを改善するには最も効果があるが、ドナー不純物濃度、Ａｌ組成比および成長速度を同時に制御して結晶成長を行うには高い制御技術が要求される。ドナー不純物濃度と分極電荷密度が完全に一致しなくても、分極による負電荷でトランジスタオフ時の正電荷を減少させれば、耐圧向上の効果がある。本実施形態においてＶＢ（Ｖ）は、前記数式（４）式の変形として、下記数式（２８）で表すことができる。
【０１０７】
【数２８】
0005568559.tif 000029
【０１０８】
この時のオン抵抗（Ω・ｍ２）は、前記数式（６）に基づき、下記数式（２９）で表すことができる。
【０１０９】
【数２９】
0005568559.tif 000030
【０１１０】
ここで、ｎ型ＡｌｘＧａ１−ｘＮ層２３の厚みｄｍｉｎ（ｍ）は、下記数式（３０）で表される。
【０１１１】
【数３０】
0005568559.tif 000031
【０１１２】
図６Ｂに、前記数式（２８）、（２９）および（３０）に基づきオン抵抗と耐圧の関係をプロットした結果を示す。同図において、縦軸はオン抵抗Ｒｏｎ（Ω・ｃｍ−２）を示し、横軸は耐圧ＶＢ（Ｖ）を示す。実線は、ｘ＝０で一定（すなわちＧａＮ層）におけるプロットを示し、３本の点線は、それぞれ、ｘを、図示したｘ０の値からｘＡ＝０まで連続的に減少させたＡｌｘＧａ１−ｘＮ層のプロットを示す。図示の通り、実線で示したＧａＮ層に対し、ｘ０＝０．３からｘＡ＝０に組成を変化させた本実施形態の縦型トランジスタでは、同じ耐圧で比較すると、オン抵抗は６割程度に低減できる。ｘ０＝０．６２として更に分極電荷を増加させると、ＧａＮ層の４割、ｘ０＝１．０としてこの系で最大の分極電荷を発生させるとＧａＮ層の１／４にまで低減可能である。また、前記数式（２８）、（２９）および（３０）より、オン抵抗を最小とするドナー不純物濃度と分極電荷の体積密度の比率を求めることができる。すなわち、前記数式（２８）、（２９）および（３０）によれば、ドナー不純物濃度が分極電荷密度の５倍程度であればオン抵抗は従来の２割減、２．５倍程度であれば従来の４割減が実現できる。この理由から、本発明では、前記第２のｎ型半導体層のドナー不純物濃度（ｍ−３）が、前記第２のｎ型半導体層に発生しうる分極電荷の体積密度の最大値ＮＰＯＬＭＡＸ（ｍ−３）の５倍以下であることが好ましい。また、前記第２のｎ型半導体層のドナー不純物濃度（ｍ−３）が、前記第２のｎ型半導体層に発生しうる分極電荷の体積密度の最大値ＮＰＯＬＭＡＸ（ｍ−３）の２．５倍以下であることがより好ましい。理想的には、前記第２のｎ型半導体層のドナー不純物濃度（ｍ−３）が、前記第２のｎ型半導体層に発生しうる分極電荷の体積密度の最大値ＮＰＯＬＭＡＸ（ｍ−３）と等しい。
【０１１３】
図６Ａの縦型トランジスタの製造方法は特に限定されないが、例えば以下の通りである。まず、サファイア基板１上に、例えば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：  ＭＢＥ）成長法によって半導体を成長させる。このようにして形成した半導体層は、例えば、基板側から順にアンドープＡｌＮ緩衝層２０（厚さ２０ｎｍ）、アンドープＡｌＧａＮバッファ層２１（厚さ２μｍ）、高濃度ｎ型ＡｌＧａＮ層２２（厚さ５００ｎｍ、ドーピング濃度３×１０１８ｃｍ−３、Ａｌ組成比０．３）、傾斜組成ｎ型ＡｌＧａＮ層２３（厚さ３．６μｍ、ドーピング濃度８．５×１０１６ｃｍ−３、Ａｌ組成比０．３⇒０）、ｐ型ＧａＮ層２４（厚さ０．２μｍ、ドーピング濃度１×１０１９ｃｍ−３）、ｎ型ＧａＮ層２５（厚さ０．５μｍ、ドーピング濃度１×１０１７ｃｍ−３）、高濃度ｎ型ＧａＮ層２６（厚さ０．２μｍ、ドーピング濃度１×１０１８ｃｍ−３）とすることができる。次いで、エピタキシャル構造の一部を高濃度ｎ型ＡｌＧａＮ層２２が露出するまでエッチングにより除去し、高濃度ｎ型ＡｌＧａＮ層２２上に例えばＴｉ／Ａｌなどの金属を蒸着することによりドレイン電極１３を形成し、６５０℃でアニールを行うことによりオーミック接合を取る。次いで、高濃度ｎ型ＧａＮ層２６上に、例えばＮｉ／Ａｕなどの金属を蒸着することによりソース電極１２を形成する。ゲート電極の形成は、前記各実施形態と同様に行うことができる。このようにして図６Ａに示した縦型トランジスタを作製する。このようにして作製した縦型トランジスタは、例えば、耐圧６００Ｖに対してオン抵抗は２．７×１０−５Ω・ｃｍ２と従来技術の６割に低減できる。
【０１１４】
なお、図６Ａでは、実施形態１と同様にドレイン電極を前記第１のｎ型半導体層の上面に配置したが、実施形態２のようにドレイン電極を前記第１のｎ型半導体層の下面側に配置しても良い。ソース電極およびドレイン電極の配置は、図６Ａに限定されない。また、基板材料についても、ＳｉＣ、サファイアに限定されず、Ｓｉ、ＧａＮ等であっても良い。また、前記基板は、単一材料に限らず、ＳＯＩ等複数の材料で構成される基板であっても良い。
【実施形態７】
【０１１５】
次に、本発明の第７の実施形態について説明する。
【０１１６】
図７の断面図に、本実施形態に係る縦型トランジスタの構造を示す。この縦型トランジスタの構造は、ｎ型ＡｌｘＧａ１−ｘＮ層２３に代えて、３層構造から形成されたｎ型ＡｌｘＧａ１−ｘＮ層２７を有する以外は、実施形態１、実施形態３、実施形態４、実施形態５および実施形態６と同様である。同図において、ＡｌｘＧａ１−ｘＮ層２７のＡｌ組成比ｘは、ドレイン側からソース側に向かって減少しているが、以下に述べる点が前記各実施形態と異なる。
【０１１７】
図７のＡｌｘＧａ１−ｘＮ層２７は、３層構造からなり、Ａｌ組成比は、ソース側の０．３から、０．２、０．１、０と３段階に変化している。この場合、前記３層において、各層の電荷の差分は、前記数式（１３）から、それぞれ４．７４×１０１２ｃｍ−２、４．２５×１０１２ｃｍ−２、３．７８×１０１２ｃｍ−２と算出できる。この電荷は各層の界面に偏在するため、逆バイアス時にドナー不純物による正電荷が残り、実施形態６で示した縦型トランジスタと同程度の性能が実現される。
【０１１８】
図７の縦型トランジスタの製造方法は特に限定されないが、例えば以下の通りである。まず、サファイア基板１上に、例えば分子線エピタキシ（Ｍｏｌｅｃｕｌａｒ  Ｂｅａｍ  Ｅｐｉｔａｘｙ：  ＭＢＥ）成長法によって半導体を成長させる。このようにして形成した半導体層は、例えば、基板側から順にアンドープＡｌＮ緩衝層２０（厚さ２０ｎｍ）、アンドープＡｌＧａＮバッファ層２１（厚さ２μｍ）、高濃度ｎ型ＡｌＧａＮ層２２（厚さ５００ｎｍ、ドーピング濃度３×１０１８ｃｍ−３、Ａｌ組成比０．３）、段階組成ｎ型ＡｌＧａＮ層２７（厚さ３．６μｍ、ドーピング濃度８．５×１０１６ｃｍ−３、Ａｌ組成比０．３⇒０）、ｐ型ＧａＮ層２４（厚さ０．２μｍ、ドーピング濃度１×１０１９ｃｍ−３）、ｎ型ＧａＮ層２５（厚さ０．５μｍ、ドーピング濃度１×１０１７ｃｍ−３）、高濃度ｎ型ＧａＮ層２６（厚さ０．２μｍ、ドーピング濃度１×１０１８ｃｍ−３）とすることができる。次いで、エピタキシャル構造の一部を高濃度ｎ型ＡｌＧａＮ層２２が露出するまでエッチングにより除去し、高濃度ｎ型ＡｌＧａＮ層２２上に例えばＴｉ／Ａｌなどの金属を蒸着することによりドレイン電極１３を形成し、６５０℃でアニールを行うことによりオーミック接合を取る。次いで、高濃度ｎ型ＧａＮ層２６上に、例えばＮｉ／Ａｕなどの金属を蒸着することによりソース電極１２を形成する。ゲート電極の形成は、前記各実施形態と同様にして行うことができる。このようにして図７に示した縦型トランジスタを作製する。このようにして作製した縦型トランジスタは、例えば、耐圧６００Ｖに対してオン抵抗は２．７×１０−５Ω・ｃｍ２と従来技術の６割に低減できる。
【０１１９】
なお、本実施形態では、実施形態１のようにドレイン電極を第１のｎ型半導体層上面に配置したが、実施形態２のようにドレイン電極を第１のｎ型半導体層の下面側に配置しても良い。ソース電極およびドレイン電極の配置は図７の位置に限定されない。また、基板材料についても、ＳｉＣ、サファイアに限定されず、Ｓｉ、ＧａＮ等であっても良い。また前記基板は、単一材料に限らず、ＳＯＩ等複数の材料で構成される基板であっても良い。
【０１２０】
以上説明した様に、本発明の半導体装置によれば、ドナー不純物による正電荷を、分極による負電荷でキャンセルすることにより、オン抵抗と耐圧のトレードオフを物性限界以上に改善することができる。
【０１２１】
以上、実施形態を参照して本願発明を説明したが、本願発明は、上記実施形態に限定されるものではない。本願発明の構成や詳細には、本願発明のスコープ内で当業者が理解しうる様々な変更をすることができる。
【０１２２】
この出願は、２００９年８月３１日に出願された日本出願特願２００９−２０１１４０を基礎とする優先権を主張し、その開示の全てをここに取り込む。
【符号の説明】
【０１２３】
１    サファイア基板
２    ＳｉＣ基板
１２  ソース電極
１３  ドレイン電極
１４  ゲート電極
１５  ゲート絶縁膜
２０  緩衝層
２１  ＡｌＧａＮバッファ層
２２  高濃度ｎ型ＡｌＧａＮ層
２３  傾斜組成ｎ型ＡｌＧａＮ層
２４  ｐ型ＧａＮ層
２５  ｎ型ＧａＮ層
２６  高濃度ｎ型ＧａＮ層
２７  多層ｎ型ＡｌＧａＮ層
２８  高濃度ｎ型ＧａＮ層
２９  ｎ型導電性基板
【図１Ａ】
0005568559.tif 000032
【図１Ｂ】
0005568559.tif 000033
【図１Ｃ】
0005568559.tif 000034
【図１Ｄ】
0005568559.tif 000035
【図１Ｅ】
0005568559.tif 000036
【図２Ａ】
0005568559.tif 000037
【図２Ｂ】
0005568559.tif 000038
【図２Ｃ】
0005568559.tif 000039
【図３】
0005568559.tif 000040
【図４Ａ】
0005568559.tif 000041
【図４Ｂ】
0005568559.tif 000042
【図４Ｃ】
0005568559.tif 000043
【図５Ａ】
0005568559.tif 000044
【図５Ｂ】
0005568559.tif 000045
【図６Ａ】
0005568559.tif 000046
【図６Ｂ】
0005568559.tif 000047
【図７】
0005568559.tif 000048
【図８】
0005568559.tif 000049