(57)【特許請求の範囲】
【請求項１】
信号電荷が蓄積可能な第１導電型の半導体領域を有する第１の光電変換素子と、
前記第１の光電変換素子から第１方向に沿って隣に位置し、第１導電型の半導体領域を有する第２の光電変換素子と、
前記第１の光電変換素子から前記第１方向と異なる方向の第２方向に沿って隣に位置し、第１導電型の半導体領域を有する第３の光電変換素子と、
前記第１の光電変換素子からの前記信号電荷を読み出すためのトランジスタと、が配された基板を有する光電変換装置において、
前記第１の光電変換素子の第１導電型の半導体領域と前記第２の光電変換素子の第１導電型の半導体領域との間に配され、第１の幅を有する、第１導電型と反対導電型の第２導電型の第１の半導体領域と、
前記第１の光電変換素子の第１導電型の半導体領域と前記第３の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の幅よりも狭い第２の幅を有する、第２導電型の第２の半導体領域と、
前記第１の光電変換素子の第１導電型の半導体領域と前記第２の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の半導体領域から前記第１方向に交差する第３方向に沿って隣に位置し、前記第１の半導体領域に比べて前記信号電荷に対するポテンシャルが低く、平面視したときに前記トランジスタの一部に設けられている第３の半導体領域と、を有することを特徴とする光電変換装置。
【請求項２】
信号電荷が蓄積可能な第１導電型の半導体領域を有する第１の光電変換素子と、
前記第１の光電変換素子から第１方向に沿って隣に位置し、第１導電型の半導体領域を有する第２の光電変換素子と、
前記第１の光電変換素子から前記第１方向と異なる方向の第２方向に沿って隣に位置し、第１導電型の半導体領域を有する第３の光電変換素子と、
前記第１の光電変換素子に対して前記第１の方向に沿って隣に位置し、前記第１の光電変換素子を間にはさんで前記第２の光電変換素子と対向して位置し、第１導電型の半導体領域を有する第４の光電変換素子と、
前記第１の光電変換素子からの前記信号電荷を読み出すためのトランジスタと、
が配された基板を有する光電変換装置において、
前記第１の光電変換素子の第１導電型の半導体領域と前記第２の光電変換素子の第１導電型の半導体領域との間に配され、第１の幅を有する、第１導電型と反対導電型の第２導電型の第１の半導体領域と、
前記第１の光電変換素子の第１導電型の半導体領域と前記第４の光電変換素子の第１導電型の半導体領域との間に配され、第１の幅を有する、第２導電型の別の第１の半導体領域と、
前記第１の光電変換素子の第１導電型の半導体領域と前記第３の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の幅よりも狭い第２の幅を有する、第２導電型の第２の半導体領域と、
前記第１の光電変換素子の第１導電型の半導体領域と前記第２の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の半導体領域から前記第１方向に交差する第３方向に沿って隣に位置し、前記第１の半導体領域に比べて前記信号電荷に対するポテンシャルが低い第３の半導体領域と、
前記第１の光電変換素子の第１導電型の半導体領域と前記第４の光電変換素子の第１導電型の半導体領域との間に配され、前記別の第１の半導体領域から前記第１方向に交差する第４方向に沿って隣に位置し、前記別の第１の半導体領域に比べて前記信号電荷に対するポテンシャルが低い別の第３の半導体領域と、を有し、
平面視したときに、前記トランジスタの一部が前記第３の半導体領域に設けられており、
平面視したときに、前記第１の光電変換素子の第１導電型の半導体領域は、前記第１の半導体領域と、前記第２の半導体領域と、前記第３の半導体領域と、前記別の第１の半導体領域と、前記別の第３の半導体領域と、で囲まれていることを特徴とする光電変換装置。
【請求項３】
第１の活性領域に配され、信号電荷が蓄積可能な第１導電型の半導体領域を有する第１の光電変換素子と、
前記第１の光電変換素子から第１方向に沿って隣に位置し、前記第１の活性領域とは異なる第２の活性領域に配され、第１導電型の半導体領域を有する第２の光電変換素子と、
前記第１の光電変換素子から前記第１方向と異なる方向の第２方向に沿って隣に位置し、前記第１の活性領域と前記第２の活性領域とは異なる第３の活性領域に配され、第１導電型の半導体領域を有する第３の光電変換素子と、
前記第１の光電変換素子からの前記信号電荷を読み出すためのトランジスタと、
が配された基板を有する光電変換装置において、
前記第１の光電変換素子の第１導電型の半導体領域と前記第２の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の活性領域を規定する第１の素子分離領域と前記第２の活性領域を規定する第２の素子分離領域との間に渡って配され、第１の幅を有する、第１導電型と反対導電型の第２導電型の第１の半導体領域と、
前記第１の光電変換素子の第１導電型の半導体領域と前記第３の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の活性領域を規定する第１の素子分離領域と前記第３の活性領域を規定する第３の素子分離領域との間に渡って配され、前記第１の幅よりも狭い第２の幅を有する、第２導電型の第２の半導体領域と、
前記第１の光電変換素子の第１導電型の半導体領域と前記第２の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の活性領域を規定する第１の素子分離領域と前記第２の活性領域を規定する第２の素子分離領域との間に渡って配され、前記第１の半導体領域から前記第１方向に交差する第３方向に沿って隣に位置し、前記第１の半導体領域に比べて前記信号電荷に対するポテンシャルが低く、平面視したときに、前記トランジスタの一部が設けられている第３の半導体領域と、を有することを特徴とする光電変換装置。
【請求項４】
信号電荷が蓄積可能な第１導電型の半導体領域を有する第１の光電変換素子と、
前記第１の光電変換素子から第１方向に沿って隣に位置し、信号電荷が蓄積可能な第１導電型の半導体領域を有する第２の光電変換素子と、
前記第１の光電変換素子から前記第１方向と異なる方向の第２方向に沿って隣に位置し、信号電荷が蓄積可能な第１導電型の半導体領域を有する第３の光電変換素子と、
が配された基板を有する光電変換装置において、
前記第１の光電変換素子の第１導電型の半導体領域と前記第２の光電変換素子の第１導電型の半導体領域との間に配され、第１の幅を有する、第１導電型と反対導電型の第２導電型の第１の半導体領域と、
前記第１の光電変換素子の第１導電型の半導体領域と前記第３の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の幅よりも狭い第２の幅を有する、第２導電型の第２の半導体領域と、
前記第１の光電変換素子の第１導電型の半導体領域と前記第２の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の半導体領域から前記第１方向に交差する第３方向に沿って隣に位置し、前記第１の半導体領域に比べて前記信号電荷に対するポテンシャルが低く、前記第１の光電変換素子と前記第２の光電変換素子との間の前記信号電荷の混入量と、前記第１の光電変換素子と前記第３の光電変換素子との間での前記信号電荷の混入量とが均一になるように調整するための第３の半導体領域と、を有することを特徴とする光電変換装置。
【請求項５】
第１の活性領域に配され、信号電荷が蓄積可能な第１導電型の半導体領域を有する第１の光電変換素子と、
前記第１の光電変換素子から第１方向に沿って隣に位置し、前記第１の活性領域とは異なる第２の活性領域に配され、信号電荷が蓄積可能な第１導電型の半導体領域を有する第２の光電変換素子と、
前記第１の光電変換素子から前記第１方向と異なる方向の第２方向に沿って隣に位置し、前記第１の活性領域と前記第２の活性領域とは異なる第３の活性領域に配され、信号電荷が蓄積可能な第１導電型の半導体領域を有する第３の光電変換素子と、
が配された基板を有する光電変換装置において、
前記第１の光電変換素子の第１導電型の半導体領域と前記第２の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の活性領域を規定する第１の素子分離領域と前記第２の活性領域を規定する第２の素子分離領域との間に渡って配され、第１の幅を有する、第１導電型と反対導電型の第２導電型の第１の半導体領域と、
前記第１の光電変換素子の第１導電型の半導体領域と前記第３の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の活性領域を規定する第１の素子分離領域と前記第３の活性領域を規定する第３の素子分離領域との間に渡って配され、前記第１の幅よりも狭い第２の幅を有する、第２導電型の第２の半導体領域と、
前記第１の光電変換素子の第１導電型の半導体領域と前記第２の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の活性領域を規定する第１の素子分離領域と前記第２の活性領域を規定する第２の素子分離領域との間に渡って配され、前記第１の半導体領域から前記第１方向に交差する第３方向に沿って隣に位置し、前記第１の半導体領域に比べて前記信号電荷に対するポテンシャルが低く、前記第１の光電変換素子と前記第２の光電変換素子との間の前記信号電荷の混入量と、前記第１の光電変換素子と前記第３の光電変換素子との間での前記信号電荷の混入量とが均一になるように調整するための第３の半導体領域と、を有することを特徴とする光電変換装置。
【請求項６】
前記第１方向と前記第２方向は直交することを特徴とする請求項１乃至５のいずれか１項に記載の光電変換装置。
【請求項７】
前記第３の半導体領域は、第２導電型の半導体領域であることを特徴とする請求項１乃至６のいずれか１項に記載の光電変換装置。
【請求項８】
前記第３の半導体領域は、前記第１の幅よりも狭い第３の幅を有することを特徴とする請求項１乃至７のいずれか１項に記載の光電変換装置。
【請求項９】
前記第３の半導体領域は、前記第２導電型を構成するための不純物の濃度が前記第２の半導体領域よりも低いことを特徴とする請求項１乃至８のいずれか１項に記載の光電変換装置。
【請求項１０】
前記第３の半導体領域は、前記第２の半導体領域よりも浅いことを特徴とする請求項１乃至９のいずれか１項に記載の光電変換装置。
【請求項１１】
前記第１の半導体領域と前記第２の半導体領域は前記基板に対して第２導電型のイオン注入を行うことで形成されており、
前記イオン注入時には、前記第３の半導体領域となる部分には前記第２導電型のイオン注入がなされないことを特徴とする請求項１乃至１０のいずれか１項に記載の光電変換装置。
【請求項１２】
平面視したときに、前記第１の半導体領域と、前記第２の半導体領域と、が格子状に配置されていることを特徴とする請求項１乃至１１のいずれか１項に記載の光電変換装置。
【請求項１３】
前記第１の半導体領域と前記第２の半導体領域と前記第３の半導体領域の上には、絶縁体からなる素子分離領域が設けられていることを特徴とする請求項１乃至１２のいずれか１項に記載の光電変換装置。
【請求項１４】
前記基板は、前記第１の光電変換素子の第１導電型の半導体領域と、前記第２の光電変換素子の第１導電型の半導体領域と、前記第３の光電変換素子の第１導電型の半導体領域と、前記第１の半導体領域と、前記第２の半導体領域と、前記第３の半導体領域が設けられた第４の半導体領域を有することを特徴とする請求項１乃至１３のいずれか１項に記載の光電変換装置。
【請求項１５】
前記第４の半導体領域と前記第３の半導体領域は連続した半導体領域であることを特徴とする請求項１４に記載の光電変換装置。
【請求項１６】
更に、前記第１の光電変換素子と、前記第２の光電変換素子と、前記第３の光電変換素子のそれぞれに対応して設けられた複数色のカラーフィルタを有することを特徴とする請求項１乃至１５のいずれか１項に記載の光電変換装置。
【請求項１７】
請求項１乃至１６のいずれか１項に記載の光電変換装置と、
前記光電変換装置から出力される信号を処理する信号処理回路と、を有する撮像システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本件は光電変換装置の分離の構造に関する。
【背景技術】
【０００２】
ＣＣＤ型やＣＭＯＳ型の光電変換装置は多くのデジタルスチルカメラやデジタルカムコーダーに用いられている。近年、光電変換装置は画素の縮小化がなされており、それによって隣接の画素への電荷の混合（クロストーク）への対策が検討されている。
【０００３】
特許文献１では、隣接する画素間での電荷の混合を防ぐための素子分離用のバリアとなるＰ型ウエル領域を、光電変換素子のＮ型ウエル領域に合わせて深い領域に形成する構成が開示されている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００３−２５８２３２号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、特許文献１に開示されているＰ型のウエル領域であっても、電荷の漏れを十分に抑制することが困難な場合がある。また、一般的に光電変換装置では、光電変換素子の周辺に光電変換素子の電荷を読み出すためのトランジスタなどが設けられており、光電変換素子同士が等間隔に配置されているとは限らない。そして、光電変換素子同士を分離するＰ型ウエルの幅も異なる場合がある。ここで、本発明者らは、このようなＰ型ウエル領域の幅によって、ある光電変換素子から隣接する複数の光電変換素子へ漏れる信号電荷の量が異なってしまう場合があることを見出した。このように隣接する光電変換素子への信号電荷の漏れ量がばらついてしまうと、画質が低下し、また信号処理による補正が困難となる。また、光電変換素子同士の間隔を均一にし、Ｐ型ウエル領域の幅も均一にすると、信号電荷を読み出すトランジスタなどの平面レイアウトの自由度が低下し、画素の縮小化が困難となってしまう。
【０００６】
そこで、本発明においては、平面レイアウトの自由度を維持しつつ、隣接する光電変換素子（画素）へ混入する電荷のばらつきの低減が可能な光電変換装置を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の光電変換装置の一つは、信号電荷が蓄積可能な第１導電型の半導体領域を有する第１の光電変換素子と、前記第１の光電変換素子から第１方向に沿って隣に位置し、第１導電型の半導体領域を有する第２の光電変換素子と、前記第１の光電変換素子から前記第１方向と異なる方向の第２方向に沿って隣に位置し、第１導電型の半導体領域を有する第３の光電変換素子と、前記第１の光電変換素子からの前記信号電荷を読み出すためのトランジスタと、が配された基板を有する光電変換装置において、前記第１の光電変換素子の第１導電型の半導体領域と前記第２の光電変換素子の第１導電型の半導体領域との間に配され、第１の幅を有する、第１導電型と反対導電型の第２導電型の第１の半導体領域と、前記第１の光電変換素子の第１導電型の半導体領域と前記第３の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の幅よりも狭い第２の幅を有する、第２導電型の第２の半導体領域と、前記第１の光電変換素子の第１導電型の半導体領域と前記第２の光電変換素子の第１導電型の半導体領域との間に配され、前記第１の半導体領域から前記第１方向に交差する第３方向に沿って隣に位置し、前記第１の半導体領域に比べて前記信号電荷に対するポテンシャルが低く、平面視したときに前記トランジスタの一部に設けられている第３の半導体領域と、を有する。
【発明の効果】
【０００８】
平面レイアウトの自由度を維持しつつ、隣接する光電変換素子（画素）へ混入する電荷のばらつきが低減された光電変換装置を提供することが可能となる。
【図面の簡単な説明】
【０００９】
【図１】第１の実施形態における光電変換装置の平面図と断面模式図
【図２】光電変換装置の画素回路の一例とその平面図
【図３】第１の実施形態の光電変換装置を説明するための平面図と断面模式図
【図４】第２の実施形態における光電変換装置の平面図と断面模式図。
【図５】第１の実施形態の変形例を説明する光電変換装置の平面図と断面模式図。
【図６】第３の実施形態における光電変換装置の平面図と断面模式図。
【図７】第３の実施形態の変形例を説明する光電変換装置の平面図と断面模式図。
【図８】第１の実施形態における光電変換装置の製造方法を説明するための断面模式図。
【図９】第１の実施形態における光電変換装置の製造方法を説明するための断面模式図。
【図１０】撮像システムを説明するためのブロック図
【図１１】第５の実施形態における経路のポテンシャルを説明するための模式図
【発明を実施するための形態】
【００１０】
本発明の光電変換装置は、第１および第２の光電変換素子との間に信号電荷に対して障壁となるような第１の半導体領域を有し、第１および第３の光電変換素子との間に第１の半導体領域よりも幅の狭い信号電荷に対して障壁となるような第２の半導体領域を有する。そして、第１の光電変換素子と第２の光電変換素子との間の少なくとも一部に、第１の半導体領域よりも障壁（ポテンシャルバリア）が低い領域を設ける。このような構成によって、第１の光電変換素子にて生じた信号電荷が隣接する第２，第３の光電変換素子へ偏って混入することを抑制することが可能となる。つまり、隣接する複数の光電変換素子に混入する信号電荷の量を均一化することが可能となり、得られる画質が向上する。更に、補正を行う場合においても、画像信号を容易に補正することが可能となるため、必要な画像処理部の構成も簡易な構成にすることが可能となる。
【００１１】
以下、本発明の実施例について図面を用いて詳細に説明する。
【００１２】
（画素回路の一例）
まず、本発明が適用されうる画素回路の一例について説明する。図２（Ａ）は本発明が適用されうる画素回路の一例を示した回路図であり、図２（Ｂ）はその画素回路の４画素分の平面レイアウトを示す平面図である。以下、信号電荷が電子の場合を説明する。
【００１３】
図２（Ａ）において、画素（ＰＩＸＥＬ）は、光電変換素子であるフォトダイオード１００、転送ＭＯＳトランジスタ１０１、リセットＭＯＳトランジスタ１０２、増幅ＭＯＳトランジスタ１０３、選択ＭＯＳトランジスタ１０５とを有する。転送ＭＯＳトランジスタ１０１は光電変換素子１００にて生じた信号電荷を浮遊拡散部１０４へ転送する。増幅ＭＯＳトランジスタ１０３は浮遊拡散部１０４の電位に応じた出力を選択ＭＯＳトランジスタ１０５を介して出力線１０６へ出力する。増幅ＭＯＳトランジスタ１０３はソースフォロワ回路の一部であり、そのゲート電極は浮遊拡散部１０４と接続されている。リセットＭＯＳトランジスタ１０２は、増幅ＭＯＳトランジスタ１０３のゲート電極のノード、すなわち浮遊拡散部１０４を規定の電位（リセット電位）にリセットする。転送ＭＯＳトランジスタ１０１には転送制御信号ＴＸが、リセットＭＯＳトランジスタ１０２にはリセット制御信号ＲＥＳが、選択ＭＯＳトランジスタ１０５には選択制御信号ＳＥＬが供給される。各制御信号によって上述の信号電荷の読み出しが制御される。光電変換装置には、このような画素が１次元もしくは２次元に配列し、撮像領域を構成している。
【００１４】
図２（Ｂ）は、４画素（画素ａ〜ｄ）の平面レイアウトを示す。図２（Ｂ）では、４つのフォトダイオード２００が配置されている。２０１は転送ＭＯＳトランジスタ１０１のゲート電極、２０２はリセットＭＯＳトランジスタ１０２のゲート電極を示す。２０３は増幅ＭＯＳトランジスタ１０３のゲート電極、２０５は選択ＭＯＳトランジスタ１０５のゲート電極、２０４は浮遊拡散部である。更に、２０６はリセットＭＯＳトランジスタのソース領域であり、２０７はリセットＭＯＳトランジスタのドレイン領域であり、増幅ＭＯＳトランジスタのドレイン領域である。２０８は増幅ＭＯＳトランジスタのソース領域であり、選択ＭＯＳトランジスタのドレイン領域を兼ねる。２０９は選択ＭＯＳトランジスタのソース領域であり出力線１０６と接続されている。以下、説明のため、図２（Ｂ）中の複数の光電変換素子２００をそれぞれ、第１の光電変換素子２００ａ、第２の光電変換素子２００ｂ、第３の光電変換素子２００ｃ、第４の光電変換素子２００ｄとする。そして、光電変換素子以外の構成については、画素ｄについてのみ符号を付す。例えば、光電変換素子２００ｄに対応する転送ＭＯＳトランジスタのゲート電極は２０１ｄと、表記している。他の画素についても各構成は同一であるため符号を省略する。
【００１５】
２１０は各素子の活性領域２１１、２１２を規定する素子分離領域である。本実施形態においては、素子分離領域２１０にＬＯＣＯＳ（Ｌｏｃａｌ  ｏｘｉｄａｔｉｏｎ  ｏｆＳｉｌｉｃｏｎ）構造を用いたが、ＳＴＩ（Ｓｈａｌｌｏｗ  Ｔｒｅｎｃｈ  Ｉｓｏｌａｔｉｏｎ）構造などでもよい。また、素子分離領域２１０は、信号電荷に対して障壁となるような半導体領域のみが配された構造（拡散分離）などでもよい。素子分離領域２１０が信号電荷に対して障壁となるような半導体領域のみから構成される場合においては、活性領域は信号電荷に対して障壁となるような半導体領域との境界にて規定されるものとする。図２（Ｂ）において、活性領域２１１は光電変換素子２００と浮遊拡散部２０４とを含み、活性領域２１２は各トランジスタのソース領域およびドレイン領域を含む。ここで、図２（Ｂ）においては、光電変換素子２００ａが配される活性領域２１１ａと光電変換素子２００ｂが配される活性領域２１１ｂとの間の距離、あるいは、光電変換素子２００ａと光電変換素子２００ｂとの間の第１の領域２１３の幅を第１の幅Ｗ１とする。また、光電変換素子２００ａが配される活性領域２１１ａと光電変換素子２００ｃが配される活性領域２１１ｃとの間の距離、あるいは、光電変換素子２００ａと光電変換素子２００ｃとの間の第２の領域２１４の幅を第２のＷ２とする。第１の幅Ｗ１と第２の幅Ｗ２とは異なり、Ｗ１＞Ｗ２である。ここで、ここで、画素は、第１の方向（Ｘ軸）および第２の方向（Ｙ軸）に沿って行列状に配されており、第１の方向と第２の方向とは直交するものとする。
【００１６】
光電変換装置は、図２（Ａ）に示したような回路に限定されるものではなく、更に多くの光電変換素子が増幅ＭＯＳトランジスタを共有化するような構成であっても、選択ＭＯＳトランジスタを有していない構成であってもよい。また、図２（Ｂ）に示したような平面レイアウトに限定されない。以下、図面を用いて本発明の実施形態を説明する。
【００１７】
（第１の実施形態）
本実施形態の光電変換装置について、図１を用いて説明する。まず、図１（Ａ）は図２（Ｂ）の平面図に対応した平面図である。図１（Ａ）において、図２（Ｂ）と同様の構成については符号を省略し、本実施形態の特徴となる部分にのみ符号を付している。図１（Ａ）では、信号電荷（電子）に対して障壁を構成する、信号電荷が少数キャリアとなるような第１導電型（Ｐ型）の第１の半導体領域１１０と第１導電型の第２の半導体領域１１１が配されている。具体的には、第１の領域２１３には第３の幅Ｗ３の第１の半導体領域１１０が配され、第２の領域２１４には第４の幅Ｗ４の第２の半導体領域１１１が配されており、ポテンシャルバリアを形成している。第１の半導体領域１１０はトランジスタが配される活性領域２１１の下部に配されている。そして、第１の領域２１３の一部に第１の半導体領域１１０よりもポテンシャルが低い第３の領域が配される。具体的には、第１の領域２１３の一部に第１の半導体領域１１０よりも不純物濃度が低い、第３の幅Ｗ３の第１導電型の第３の半導体領域１１２が配されている。具体的には、第３の半導体領域１１２はリセットＭＯＳトランジスタのソース領域２０６の下部に配されている。第１〜第３の半導体領域とで光電変換素子を囲う格子状のポテンシャルバリアを形成している。ここで、第３の半導体領域１１２を配することで、光電変換素子２００ａから隣接する光電変換素子へ流入する電荷を抑制しつつ、光電変換素子２００ａから光電変換素子２００ｂおよび光電変換素子２００ｃへ流入する電荷の量を均一にすることが可能となる。
【００１８】
図１（Ａ）の構成を図１（Ｂ）および図１（Ｃ）を用いて更に説明する。図１（Ｂ）および図１（Ｃ）は、図１（Ａ）のＸＸ’線およびＹＹ’線における断面模式図である。図１（Ｂ）および図１（Ｃ）において、図１（Ａ）および図２（Ｂ）と同一の構成については同一の符号を付し、説明を省略する。図１（Ｂ）および図１（Ｃ）において、１１５は第１導電型の基板を示し、１１４は第１導電型の半導体領域を示し、１１９は光電変換素子の受光面を含む平面を示している。ここで、基板１１５の導電型は任意であり、半導体領域１１４は第２導電型でもよく、基板１１５上にエピタキシャル成長によって形成された層であっても、基板１１５にイオン注入などで形成された層であってもよい。平面１１９を基準として基板１１５に向かう方向を基板に深い方向とする。図１（Ｂ）および図１（Ｃ）において、素子分離領域２１０はＬＯＣＯＳ構造１１３を有している。また、図１（Ｂ）および図１（Ｃ）において、光電変換素子２００は第２導電型（Ｎ型）の電荷蓄積部１１６と光電変換素子の受光面１１９側に配されたＰ型の表面保護層１１７とを有する。
【００１９】
図１（Ｃ）において、第２の半導体領域１１１は、幅Ｗ４、深さＤ１を有する。また、図１（Ｂ）の断面図において、第３の半導体領域１１２は幅Ｗ３、深さＤ１を有する。なお、第１の領域２１３に配される第１の半導体領域１１０は幅Ｗ３を有し、深さＤ１を有する構成である。本実施形態においては、第１の領域２１３に配された第１の半導体領域１１０と第３の半導体領域１１２において、幅や深さは等しく設定し、第３の半導体領域の不純物濃度を第１の半導体領域および第２の半導体領域の不純物濃度よりも低く設定している。この第３の半導体領域１１２の不純物濃度は、光電変換装置のレイアウトや第１半導体領域の幅Ｗ３、Ｗ４の値によって、適宜設定可能である。
【００２０】
ここで、信号電荷の流入について、図３を用いて説明する。図３は、図１と対応する図面であり、図１（Ａ）と同様に図２（Ｂ）を元にした図面である。図３において、図１や図２（Ｂ）と同一の構成には符号をふし、説明を省略する。図３では、図１のように第３の半導体領域を設けず、第１の半導体領域１１０と第２の半導体領域１１１とを設けている。このような構成において、信号電荷が隣接する光電変換素子へ流入する場合には、幅Ｗ３の第１の半導体領域１１０を通る経路２と、幅Ｗ４の第２の半導体領域１１１を通る経路３とがある。ここで、第１の半導体領域１１０と、第２の半導体領域１１１とは同じ不純物濃度で同じ深さであるため、信号電荷が隣接する光電変換素子へ流入する確率は経路２の場合よりも経路３の方が高くなる。従って、隣接する光電変換素子であっても、光電変換素子２００ａで生じた信号電荷の混入量が光電変換素子２００ｂよりも光電変換素子２００ｃの方が多くなり、かたよりが生じてしまう。つまり、モノクロの光電変換装置においては、画像にむらが生じてしまう。また、単板式のカメラ用のカラーの光電変換装置においては、隣接する光電変換素子は異なる色の信号を出力するため、混色を生じてしまう。
【００２１】
一方、図１に示した構成によれば、不純物濃度が低い第３の半導体領域を設けたことで、経路２よりも隣接する光電変換素子へ信号電荷が流入しやすい経路１が出来る。よって、経路２および経路３によって偏りの生じた隣接する光電変換素子への信号電荷の混入量を経路１にて均一になるように調整することが可能となる。ここで、隣接する光電変換素子への信号電荷の流入のしやすさとは、信号電荷に対するポテンシャルの高さ、すなわちポテンシャルバリアの高低によって決定される。ここで、経路３のポテンシャルバリアは経路２のポテンシャルバリアよりも低く、経路１のポテンシャルバリアは経路３のポテンシャルバリアよりも低いといえる。つまり、光電変換素子と光電変換素子の間に、異なる幅のポテンシャルバリアとなる半導体領域を有する場合に、幅が広いポテンシャルバリアの一部をポテンシャルバリアが低くなるようにすることで、信号電荷の混入量を均一にすることが可能となる。
【００２２】
本実施形態では、幅が広い半導体領域が配される光電変換素子間の少なくとも一部に不純物濃度が低い第３の半導体領域１１２を配する。このような構成によって、光電変換素子２００ａから隣接する光電変換素子へ流入する電荷を抑制することが可能となる。また、光電変換素子２００ａから光電変換素子２００ｂと、光電変換素子２００ｃへ流入する電荷の量を均一にすることが可能となる。また、幅が広い半導体領域が配される光電変換素子間の少なくとも一部とは、幅が広い半導体領域の一部であってもよい。つまり、第１の半導体領域の内部に第３の半導体領域が形成されているような構成であってもよい。
【００２３】
次に、本実施形態の光電変換装置の製造方法について、図８および図９を用いて説明する。図８は図１（Ｂ）に対応する断面図を用いて製造工程を示した図面であり、図９は図１（Ｃ）に対応する断面図を用いて製造工程を示した図面である。
【００２４】
まず、図８（ａ）および図９（ａ）に示すように、Ｎ型の基板１１５上にＮ型のエピタキシャル層１１４’を形成する。次に、ＬＯＣＯＳ１１３を形成し、活性領域を形成する（図８（ｂ）、図９（ｂ））。図８（ｃ）および図９（ｃ）において、フォトレジストマスクを用いてイオン注入を行い、ＬＯＣＯＳ１１３の端部にＰ型の第４の半導体領域１２０を形成する。
【００２５】
次に、フォトレジストマスクを用いて、所望のドーズ量でイオン注入を行い、Ｐ型の第１の半導体領域１１０および第２の半導体領域１１１を形成する（図８（ｄ）、図９（ｄ））。次に、別のフォトレジストマスクを用いて、図８（ｄ）および図９（ｄ）におけるイオン注入よりも少ないドーズ量でイオン注入を行い、Ｐ型の第３の半導体領域１１２を形成する（図８（ｅ）、図９（ｅ））。
【００２６】
次に、トランジスタのゲート電極をパターニング等によって形成する（図８（ｆ）、図９（ｆ））。その後、光電変換素子のＮ型の電荷蓄積部１１６およびＰ型の表面保護層１１７を形成し、トランジスタのソース領域およびドレイン領域を形成する（図８（ｇ）、図９（ｇ））。
【００２７】
この後、受光面１１９上に絶縁膜や配線等を形成し、層内レンズ、カラーフィルタ、マイクロレンズ等を形成すること（不図示）で、光電変換装置が完成する。
【００２８】
ここで、第４の半導体領域１１３は素子分離領域の絶縁体、ここではＬＯＣＯＳ１１３と光電変換素子２００との間に配され、光電変換素子２００の表面を覆っている。この第４の半導体領域１１３によって、素子分離領域にて生じる暗電流の光電変換素子への混入を低減することが可能となる。
【００２９】
また、本実施形態の応用例として、第３の半導体領域を図５に示すようなトランジスタのゲート電極の下部に設けてもよい。図５（Ａ）は図１（Ａ）に対応し、図５（Ｂ）および図５（Ｃ）は図５（Ａ）のＸＸ’線およびＹＹ’線での断面模式図である。図５において、図１と同様の構成には同一の符号を付し、説明を省略する。図５では、第３の半導体領域５１２をリセットＭＯＳトランジスタのソース領域の下部ではなく、増幅ＭＯＳトランジスタのゲート電極２０３の下部に設けている。このような配置であっても、光電変換素子２００ａから隣接する光電変換素子へ流入する電荷を抑制しつつ、光電変換素子２００ａから光電変換素子２００ｂと光電変換素子２００ｃへ流入する電荷の量を均一にすることが可能となる。
【００３０】
なお、本実施形態では、第３の半導体領域をリセットＭＯＳトランジスタのソース領域の下部に設けている。なお、他のトランジスタのソース領域でもドレイン領域の下部に第３の半導体領域を配置してもよい。
【００３１】
（第２の実施形態）
本実施形態の光電変換装置について図４を用いて説明する。図４（Ａ）は図１（Ａ）に対応し、図４（Ｂ）、図４（Ｃ）は図４（Ａ）のＸＸ’線、ＹＹ’線での断面模式図である。図４において、図１と同様の構成には同一の符号を付し、説明を省略する。以下、本実施形態における第１の実施形態と異なる構成のみを説明する。
【００３２】
第１の実施形態では、不純物濃度によってポテンシャルバリアが低い部分を形成した。一方、本実施形態では、ポテンシャルバリアを形成する半導体領域の幅によって、ポテンシャルバリアの低い部分を形成する。本実施形態の光電変換装置は、第１の実施形態と同様に幅Ｗ３の第１の半導体領域１１０と幅Ｗ４の第２の半導体領域１１１を有し、更に、幅Ｗ４よりも小さい第５の幅Ｗ５の第１導電型の第３の半導体領域４１２を設けている。ここで、第１の半導体領域１１０、第２の半導体領域１１１、第３の半導体領域４１２は等しい不純物濃度を有し、等しい深さＤ１を有する。本実施形態では、第１の実施形態の経路３の代わりに第３の半導体領域４１２を通る経路４を有することによって、隣接する光電変換素子への信号電荷の混入量を均一になるように調整することが可能となる。
【００３３】
このように、図２（Ｂ）のような光電変換素子同士の間に、幅が異なる信号電荷に対して障壁となるような半導体領域が配された場合に、幅が広い半導体領域の少なくとも一部に幅が狭い第３の半導体領域４１２を配する。このような構成によって、光電変換素子２００ａから隣接する光電変換素子へ流入する電荷を抑制することが可能となる。また、このような構成によって、光電変換素子２００ａから光電変換素子２００ｂへ流入する電荷と、光電変換素子２００ａから光電変換素子２００ｃへ流入する電荷の量を均一にすることが可能となる。
【００３４】
また、第１の実施形態に比べて、第１〜第３の半導体領域を形成する際には工程が簡易となる。つまり、フォトレジストのマスクを所望の形状にすることで、第１〜第３の半導体領域を同一のイオン注入工程などによって形成することが可能となる。
【００３５】
（第３の実施形態）
本実施形態の光電変換装置について図６を用いて説明する。図６（Ａ）は図１（Ａ）に対応し、図６（Ｂ）および図６（Ｃ）は図６（Ａ）のＸＸ’線、ＹＹ’線での断面模式図である。図６において、図１と同様の構成には同一の符号を付し、説明を省略する。以下、本実施形態における第１の実施形態と異なる構成のみを説明する。
【００３６】
第１の実施形態では、不純物濃度によってポテンシャルバリアが低い部分を形成した。一方、本実施形態では、ポテンシャルバリアを形成する半導体領域を一部設けないことによって、ポテンシャルバリアの低い部分を形成する。本実施形態の光電変換装置は、第１の実施形態と同様に第１の半導体領域１１０と第２の半導体領域１１１を有し、第１の半導体領域１１０が配される領域２１２に第１導電型の半導体領域を設けない第３の領域６１２を有する。ここで、第１の半導体領域１１０、第２の半導体領域１１１は等しい不純物濃度であり、等しい深さＤ１を有する。図６（Ｂ）に示すように、第１の実施形態の経路３の代わりに第３の領域６１２を通る経路５を有することによって、隣接する光電変換素子への信号電荷の混入量を均一になるように調整することが可能となる。
【００３７】
表１に、図６の構成と図３の構成との隣接する光電変換素子への信号電荷の混入量の比較を示している。光電変換素子２００ａから光電変換素子２００ｃへの信号電荷の混入量を混入電荷量１とし、光電変換素子２００ａから光電変換素子２００ｂへの信号電荷の混入量を混入電荷量２としている。混入電荷量の単位は任意である。表１にあるように、図６の構成によって、混入電荷量１と混入電荷量２との差が小さくなっている。設計時に検討を重ねることによって、混入電荷量１と混入電荷量２との差をより小さくすることも可能である。
【００３８】
【表１】
0005539105.tif 000002
【００３９】
このように、図２（Ｂ）のような光電変換素子同士の間に、幅が異なる信号電荷に対して障壁となるような半導体領域が配された場合に、幅が広い半導体領域の少なくとも一部を欠損させる（設けない）。このような構成によって、光電変換素子２００ａから隣接する光電変換素子へ流入する電荷を抑制することが可能である。また、光電変換素子２００ａから光電変換素子２００ｂへ流入する電荷と、光電変換素子２００ａから光電変換素子２００ｃへ流入する電荷の量を均一にすることが可能となる。
【００４０】
また、図７に示すように、領域６１２に対応する領域７１２をトランジスタのソース領域あるいはドレイン領域の下部に配してもよい。この場合には、電源あるいはグランドといった固定電位が供給されるソース領域、ドレイン領域、あるいは半導体領域の下部に設けることで、ＬＯＣＯＳ等で発生した暗電流をソース領域、ドレイン領域、あるいは半導体領域に排出することも可能である。よって、光電変換素子に流入する暗電流を低減することが可能となる。
【００４１】
なお、本実施形態においては、第１の実施形態に比べて、第１、第２の半導体領域および第３の領域６１２を形成する際には工程が簡易となる。つまり、第１および第２の半導体領域を形成するイオン注入のマスクパターンにおいて、第３の領域６１２の部分に開口を設けないパターンを用いることで、本実施形態の第１、第２の半導体領域および領域６１２を形成することが可能となる。
【００４２】
（第４の実施形態）
本発明の光電変換装置を撮像装置として撮像システムに適用した場合の一実施例について詳述する。撮像システムとして、デジタルスチルカメラやデジタルカムコーダーや監視カメラなどがあげられる。図１０に、撮像システムの例としてデジタルスチルカメラに光電変換装置を適用した場合のブロック図を示す。
【００４３】
図１０において、１はレンズの保護のためのバリア、２は被写体の光学像を撮像装置４（光電変換装置）に結像させるレンズ、３はレンズ２を通った光量を可変するための絞りである。６は撮像装置４より出力される撮像信号のアナログーディジタル変換を行うＡ／Ｄ変換器、７はＡ／Ｄ変換器６より出力された撮像データに各種の補正やデータを圧縮する信号処理部である。そして、図１０において、８は撮像装置４、撮像信号処理回路５、Ａ／Ｄ変換器６、信号処理部７に、各種タイミング信号を出力するタイミング発生部、９は各種演算とデジタルスチルカメラ全体を制御する全体制御・演算部である。１０は画像データを一時的に記憶する為のメモリ部、１１は記録媒体に記録または読み出しを行うためのインターフェース部、１２は撮像データの記録または読み出しを行う為の半導体メモリ等の着脱可能な記録媒体である。そして、１３は外部コンピュータ等と通信する為のインターフェース部である。ここで、タイミング信号などは外部から入力されてもよく、撮像システムは少なくとも撮像装置４と、撮像装置から出力された撮像信号を処理する信号処理部７とを有すればよい。また、タイミング発生部やＡ／Ｄ変換器が撮像装置と同一基板上に形成されていてもよい。以上のように、本発明の光電変換装置を撮像システムに適用することが可能である。本発明の光電変換装置を撮像システムに適用することにより、高品質な画像の取得が可能となる。
【００４４】
（第５の実施形態）
ここで、図１１を用いて、各経路におけるポテンシャルについて説明する。図１１（Ａ）は図１（Ｂ）の経路１における信号電荷（ここでは電子）に対するポテンシャルを模式的に示した図面である。以下、同様に、図１１（Ｂ）は図３（Ｂ）の経路２、図１１（Ｃ）は図４（Ｂ）の経路４、図１１（Ｄ）は図６（Ｂ）の経路５、図１１（Ｅ）は図１（Ｃ）等の経路３における信号電荷に対するポテンシャルを模式的に示した図面である。
【００４５】
まず、図１１（Ａ）の経路１においては、Ｎ型の半導体領域である電荷蓄積部１１６のポテンシャルＰ１が最も電子に対して低い状態となっている。そして、Ｐ型の半導体領域１１４のポテンシャルＰ２、幅Ｗ３の第３の半導体領域１１２のポテンシャルＰ３がこの順に高くなっている。一方、図１１（Ｂ）の経路２においては、幅Ｗ３を有する第１の半導体領域１１０がポテンシャルＰ３よりも高いポテンシャルＰ４を有している。このように、第１の半導体領域１１０よりも第３の半導体領域１１２のポテンシャルは低い。また、図１１（Ｄ）の経路３においては、幅Ｗ３よりも狭い幅Ｗ４の第２の半導体領域１１１がポテンシャルＰ４を有している。ここで、経路２と経路３とを比較すると、経路２の第１の半導体領域１１０は、経路３の第２の半導体領域１１１と同じ高さのポテンシャルＰ４を有しているが、経路２の第１の半導体領域１１０は、経路３の第２の半導体領域１１１よりも幅が広い幅Ｗ３を有している。つまり、経路２の方が、経路３よりも信号電荷の移動が困難となる。そして、経路１と経路２とを比較すると、経路１の第３の半導体領域１１２は、経路２の第１の半導体領域１１０と同じ幅Ｗ３を有しているが、経路１の第３の半導体領域１１２は、経路２の第１の半導体領域１１０よりも低いポテンシャルＰ３を有している。つまり、経路１の方が、経路２よりも信号電荷の移動が容易となる。このような場合に、第１の領域の一部に経路１のようなポテンシャルの低い領域を有することで、すなわち第１の半導体領域の一部を第３の半導体領域に置き換えることで、信号電荷の混入量を調整することが可能となる。特に、幅Ｗ３とポテンシャルＰ３の第３の半導体領域１１２と、幅Ｗ４とポテンシャルＰ４の第２の半導体領域１１１では、第３の半導体領域１１２の方が信号電荷が移動しやすい濃度及び幅を設定するとよい。
【００４６】
次に、図１１（Ｃ）の経路４においては、幅Ｗ４よりも狭い幅Ｗ５の第３の半導体領域４１２がポテンシャルＰ４を有している。ここで、経路２と経路４とを比較すると、経路２の第１の半導体領域１１０は、経路４の第３の半導体領域４１２と同じ高さのポテンシャルＰ４を有しているが、経路２の第１の半導体領域１１０は、経路４の第３の半導体領域４１２よりも幅が広い幅Ｗ３を有している。つまり経路２よりも経路４の方がポテンシャルが低い領域を有している。また、経路４と経路３とを比較すると、経路４の第３の半導体領域４１２は、経路３の第２の半導体領域１１１と同じポテンシャルＰ４を有しているが、経路４の第３の半導体領域４１２は、経路３の第２の半導体領域１１１よりも狭い幅Ｗ５を有している。つまり、経路４の方が、経路３よりも信号電荷の移動が容易となる。このような経路４を第１の領域の一部に有することで、すなわち第１の半導体領域の一部を第３の半導体領域に置き換えることで、信号電荷の混入量を調整することが可能となる。
【００４７】
次に、図１１（Ｄ）の経路５と経路２を比較する。経路２の第１の半導体領域１１０はポテンシャルＰ４を有しているが、経路５の第３の領域、すなわち第３の半導体領域６１２はポテンシャルＰ２となっている。つまり経路２よりも経路５の方が信号電荷の移動が容易である。また、経路５と経路３とを比較すると、経路３の第２の半導体領域１１１はポテンシャルＰ４を有しているが、経路５の第３の半導体領域６１２はポテンシャルＰ２となっている。つまり、経路５の方が、経路３よりも信号電荷の移動が容易となる。このような経路５を第１の領域の一部に有することで、すなわち第１の半導体領域の一部を第３の半導体領域に置き換えることで、信号電荷の混入量を調整することが可能となる。
【００４８】
以上述べてきたように、光電変換素子同士の間に、幅が異なる信号電荷に対して障壁（ポテンシャルバリア）となるような半導体領域が配された場合に、幅が広い半導体領域の少なくとも一部の障壁を低くする。このような構成によって、ある光電変換素子にて生じた信号電荷が隣接する複数の光電変換素子のいずれかの光電変換素子へ偏って混入することを抑制することが可能となる。
【００４９】
ここで、一部のポテンシャルを低くする構成とは、障壁となるような半導体領域の一部の不純物濃度を低くする、幅を細くする、深さを浅くする構成や、障壁となるような半導体領域の一部を設けない構成である。これらの構成および各実施形態は適宜組み合わせ可能であり、隣接する光電変換素子への流入量のバランスを見積もることで適宜設計可能である。
【符号の説明】
【００５０】
２００  光電変換素子
１１０  第１の半導体領域
１１１  第２の半導体領域
１１２  第３の半導体領域
１１５  基板
【図１】
0005539105.tif 000003
【図２】
0005539105.tif 000004
【図３】
0005539105.tif 000005
【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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