(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板のスクライブ領域に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜上に形成された一対のキャパシタと、
前記スクライブ領域の素子形成領域に形成された複数の絶縁ゲート型トランジスタと
前記各キャパシタの上部電極を接続する接続配線と、
前記接続配線と前記絶縁ゲート型トランジスタの内の一つの絶縁ゲート型トランジスタのゲート電極とを接続する配線と、
前記一対のキャパシタの一方のキャパシタの下部電極に測定のために予め定めた第１の電圧を印加する第１の入力端子と、
前記一対のキャパシタの他方のキャパシタの下部電極に測定のために予め定めた第２の電圧を印加する第２の入力端子と、
を有することを特徴とするモニタ。
【請求項２】
前記一つの絶縁ゲート型トランジスタのソース領域に接続する第１の出力端子を更に有することを特徴とする請求項１に記載のモニタ。
【請求項３】
前記フィールド絶縁膜上に形成された一対のキャパシタが、設計上は互いに同じサイズのキャパシタであることを特徴とする請求項１または請求項２に記載のモニタ。
【請求項４】
前記各キャパシタの面積が、前記各キャパシタと接続された絶縁ゲート型トランジスタのゲート部の面積の３００倍以上であることを特徴とする請求項１乃至請求項３のいずれか１項に記載のモニタ。
【請求項５】
前記各キャパシタと接続された絶縁ゲート型トランジスタの耐圧が、前記スクライブ領域の素子形成領域に形成された他の絶縁ゲート型トランジスタの耐圧より高いことを特徴とする請求項１乃至請求項４のいずれか１項に記載のモニタ。
【請求項６】
請求項１乃至請求項５のいずれか１項に記載のモニタを前記スクライブ領域に有する半導体ウェーハ。
【請求項７】
半導体基板と、
前記半導体基板のスクライブ領域に形成されたフィールド絶縁膜と、
前記フィールド絶縁膜上に形成された一対のキャパシタと、
前記スクライブ領域の素子形成領域に形成された複数の絶縁ゲート型トランジスタと、
前記各キャパシタの上部電極を接続する接続配線と、
前記接続配線と前記絶縁ゲート型トランジスタの内の一つの絶縁ゲート型トランジスタのゲート電極とを接続する配線と、
前記一対のキャパシタの一方のキャパシタの下部電極に電圧を印加する第１の端子と、前記一対のキャパシタの他方のキャパシタの下部電極に電圧を印加する第２の入力端子と
を有するモニタの前記第１の端子を固定電位として前記第２の端子に第１の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧Ｖ１を測定する第１の工程と、
前記第１の端子を固定電位として前記第２の端子に第１の電位とは異なる第２の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧Ｖ２を測定する第２の工程と、
前記第２の端子を固定電位として前記第１の端子に前記第１の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧Ｖ３を測定する第３の工程と、
前記第２の端子を固定電位として前記第１の端子に前記第２の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧Ｖ４を測定する第４の工程と、
前記測定した出力電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４を基にして求めた
ΔＣ／Ｃ＝２（Ｖ１−Ｖ２−Ｖ３＋Ｖ４）／（Ｖ１−Ｖ２＋Ｖ３−Ｖ４）
から、プラズマ処理の影響を判定する工程と
を備えたモニタ方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明はモニタ、半導体ウェーハ及びモニタ方法に関するものであり、例えば、処理後の溶剤処理等を含めたプラズマ処理等に伴うダメージや加工バラツキをモニタするためのモニタ構成に関するものである。
【背景技術】
【０００２】
近年、半導体装置の微細化にともなって、エッチング工程をプラズマエッチングによるドライ処理で行うとともに、マスクとなるレジストの除去工程をＯ２プラズマを用いたアッシングによって行っている。
【０００３】
また、レジストパターンをマスクとした不純物導入工程において、イオン注入法が用いられている。このようなイオン注入やプラズマ処理においてはイオンやプラズマに起因するダメージが問題になるとともに、帯電が問題となる。
【０００４】
例えば、ＭＯＳアナログ回路搭載ＩＣでは、通常のロジック回路やＳＲＡＭを主としたメモリ回路で使用している素子とは別に専用の素子、例えば、相対精度の必要なＴｒ、抵抗、容量等を搭載しており、これらの素子を組み合わせて回路を構成している。
【０００５】
近年の半導体ウェーハの大口径化と微細化にともなって、これらの素子パラメータの制御が益々困難になってきており、アナログ回路装置特性の悪化の大きな要因となっている。特に、バルク形成工程におけるイオン注入工程、プラズマエッチング工程或いはアッシング工程における荷電粒子によるダメージ、加工バラツキ或いは帯電が問題なる。
【０００６】
このような帯電を検出するための各種のプロセス制御モニタが提案されている。例えば、製造プロセスにおいて所謂アンテナと称するフローティング状態の多結晶シリコン層を形成して帯電させ、それをＭＯＳＦＥＴとＭＯＳ型キャパシタの並列接続回路に入力して帯電を検知することが提案されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００３−２１８２２５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかし、従来のＰＣＭでは帯電の程度を検出することはできるが、プラズマ処理に伴う加工バラツキや、プラズマダメージの影響を精度良く検出することができないという問題がある。
【０００９】
したがって、本発明は、処理後の溶剤処理等を含めたプラズマ処理に伴う加工バラツキや、ダメージの影響を精度良く検出することを目的とする。
【課題を解決するための手段】
【００１０】
本発明の一観点からは、半導体基板と、前記半導体基板のスクライブ領域に形成されたフィールド絶縁膜と、前記フィールド絶縁膜上に形成された一対のキャパシタと、前記スクライブ領域の素子形成領域に形成された複数の絶縁ゲート型トランジスタと、前記各キャパシタの上部電極を接続する接続配線と、前記接続配線と前記絶縁ゲート型トランジスタの内の一つの絶縁ゲート型トランジスタのゲート電極とを接続する配線と、前記一対のキャパシタの一方のキャパシタの下部電極に測定のために予め定めた第１の電圧を印加する第１の入力端子と、前記一対のキャパシタの他方のキャパシタの下部電極に測定のために予め定めた第２の電圧を印加する第２の入力端子とを有することを特徴とするモニタが提供される。
【００１１】
また、本発明の別の観点からは、半導体基板と、前記半導体基板のスクライブ領域に形成されたフィールド絶縁膜と、前記フィールド絶縁膜上に形成された一対のキャパシタと前記スクライブ領域の素子形成領域に形成された複数の絶縁ゲート型トランジスタと、前記各キャパシタの上部電極を接続する接続配線と、前記接続配線と前記絶縁ゲート型トランジスタの内の一つの絶縁ゲート型トランジスタのゲート電極とを接続する配線と、前記一対のキャパシタの一方のキャパシタの下部電極に電圧を印加する第１の端子と、前記一対のキャパシタの他方のキャパシタの下部電極に電圧を印加する第２の端子とを有するモニタの前記第１の端子を固定電位として前記第２の端子に第１の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧Ｖ１を測定する第１の工程と、前記第１の端子を固定電位として前記第２の端子に第１の電位とは異なる第２の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧Ｖ２を測定する第２の工程と、前記第２の端子を固定電位として前記第１の端子に前記第１の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧Ｖ３を測定する第３の工程と、前記第２の端子を固定電位として前記第１の端子に前記第２の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧Ｖ４を測定する第４の工程と、前記測定した出力電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４を基にして求めた
ΔＣ／Ｃ＝２（Ｖ１−Ｖ２−Ｖ３＋Ｖ４）／（Ｖ１−Ｖ２＋Ｖ３−Ｖ４）
から、プラズマ処理の影響を判定する工程とを備えたモニタ方法が提供される。
【発明の効果】
【００１２】
開示のモニタ、半導体ウェーハ及びモニタ方法によれば、処理後の溶剤処理等を含めたプラズマ処理に伴う加工バラツキや、プラズマダメージの影響を精度良く検出することが可能となる。
【図面の簡単な説明】
【００１３】
【図１】本発明の実施の形態のスクライブコーナモニタの概略的要部断面図である。
【図２】本発明の実施の形態のスクライブコーナモニタの等価回路的平面図である。
【図３】本発明の実施の形態のスクライブコーナモニタのモニタ時の等価回路図である。
【図４】出力電圧Ｖｉの印加電圧Ｖｉｎ１依存性の説明図である。
【図５】本発明の実施例１のスクライブコーナモニタの配置の説明図である。
【図６】本発明の実施例１のスクライブコーナモニタの途中までの製造工程の説明図である。
【図７】本発明の実施例１のスクライブコーナモニタの図６以降の途中までの製造工程の説明図である。
【図８】本発明の実施例１のスクライブコーナモニタの図７以降の途中までの製造工程の説明図である。
【図９】本発明の実施例１のスクライブコーナモニタの図８以降の途中までの製造工程の説明図である。
【図１０】本発明の実施例１のスクライブコーナモニタの図９以降の途中までの製造工程の説明図である。
【図１１】本発明の実施例１のスクライブコーナモニタの図１０以降の途中までの製造工程の説明図である。
【図１２】本発明の実施例１のスクライブコーナモニタの図１１以降の途中までの製造工程の説明図である。
【図１３】本発明の実施例１のスクライブコーナモニタの図１２以降の途中までの製造工程の説明図である。
【図１４】本発明の実施例１のスクライブコーナモニタの図１３以降の途中までの製造工程の説明図である。
【図１５】本発明の実施例１のスクライブコーナモニタの図１４以降の途中までの製造工程の説明図である。
【図１６】本発明の実施例１のスクライブコーナモニタの図１５以降の製造工程の説明図である。
【図１７】製造直後の測定結果の説明図である。
【図１８】エージング処理後の測定結果の説明図である。
【図１９】キャパシタのサイズを２５μｍ×２５μｍとした場合の測定結果の説明図である。
【発明を実施するための形態】
【００１４】
ここで、図１乃至図４を参照して、本発明の実施の形態のスクライブコーナモニタを説明する。図１は、本発明の実施の形態のスクライブコーナモニタの概略的要部断面図である。図に示すように、半導体基板１のスクライブ領域にフィールド絶縁膜２を形成し、このフィールド絶縁膜２上に上部電極４１（４２）／誘電体膜５１（５２）／下部電極６１（６２）からなる一対の同じサイズの大容量キャパシタ３１，３２を形成する。
【００１５】
また、半導体基板１のスクライブ領域に設けた素子形成領域には、少なくとも一つのトランジスタ７、特に、高耐圧ｐチャネル型トランジスタが形成されており、一対の大容量キャパシタ３１，３２と接続されてモニタを構成している。なお、図における符号８，９，１０，１１，１２，１３，１４は、それぞれウエル領域、ゲート絶縁膜、ゲート電極、サイドウォール、ソース領域、ドレイン領域及びウエルコンタクト領域である。トランジスタ７の耐圧は主にＶＤＤの要求性能で決まるものであり、また、ｎチャネル型トランジスタでも良いが、ゲート電圧が印加されるとｏｎしてしまうので、測定に際して注意する必要がある。
【００１６】
図２は、本発明の実施の形態のスクライブコーナモニタの等価回路的平面図であり、一対の大容量キャパシタ３１，３２の上部電極４１，４２同士を接続する配線をトランジスタ７のゲート電極１０に接続する。また、大容量キャパシタ３１の下部電極６１には入力端子Ｖｉｎ１を接続し、大容量キャパシタ３２の下部電極６２には入力端子Ｖｉｎ２を接続する。また、トランジスタ７のドレイン領域１３は、ウエルコンタクト領域１４と短絡させてＧＮＤの電位とする。一方、ソース領域１２は出力端子Ｖｏｕｔに接続する。
【００１７】
この時、大容量キャパシタ３１，３２のサイズがトランジスタ７のゲート部のサイズの３００倍以上に設定する。例えば、トランジスタ７のゲート長Ｌを０．８μｍ〜１．０μｍ、ゲート幅Ｗを１．６μｍ〜２．０μｍとすると、大容量キャパシタ３１，３２のサイズは６０μｍ×１２０μｍとする。これは、後述するトランジスタ７のゲート電極１０／ソース領域１２間の寄生容量Ｃｐａｒの影響を低減するためである。
【００１８】
図３は、本発明の実施の形態のスクライブコーナモニタのモニタ時の等価回路図であり、出力端子Ｖｏｕｔ側に定電流源１５を接続し、出力端子Ｖｏｕｔ側に例えば、１μＡの電流を流した状態で出力端子Ｖｏｕｔにおける出力電圧Ｖｉを測定する。なお、等価回路としては、トランジスタ７のゲート電極１０／ソース領域１２間の寄生容量Ｃｐａｒが接続された状態になる。
【００１９】
次に、測定手順を説明する。
ステップ１：まず、入力端子Ｖｉｎ２をＶＳ１に固定した状態で、入力端子Ｖｉｎ１にＶＨを印加し、出力端子Ｖｏｕｔ側に１μＡ程度の電流Ｉを流し込み、Ｈｉ状態の出力端子Ｖｏｕｔにおける出力電圧Ｖ１を測定する。
ステップ２：次いで、入力端子Ｖｉｎ２をＶＳ１のままにした状態で、入力端子Ｖｉｎ１に印加する電位をＶＬに下げて、出力端子Ｖｏｕｔ側に電流Ｉを流し込み、Ｌｏ状態の出力端子Ｖｏｕｔにおける出力電圧Ｖ２を測定する。
【００２０】
次いで、逆に、
ステップ３：まず、入力端子Ｖｉｎ１をＶＳ１に固定した状態で、入力端子Ｖｉｎ２にＶＨを印加し、出力端子Ｖｏｕｔ側に電流Ｉを流し込み、Ｈｉ状態の出力端子Ｖｏｕｔにおける出力電圧Ｖ３を測定する。
ステップ４：次いで、入力端子Ｖｉｎ１をＶＳ１のままにした状態で、入力端子Ｖｉｎ２に印加する電位をＶＬに下げて、出力端子Ｖｏｕｔ側に電流Ｉを流し込み、Ｌｏ状態の出力端子Ｖｏｕｔにおける出力電圧Ｖ４を測定する。
【００２１】
次いで、
ステップ５：測定した出力電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４から、
ΔＣ／Ｃ＝２（Ｖ１−Ｖ２−Ｖ３＋Ｖ４）／（Ｖ１−Ｖ２＋Ｖ３−Ｖ４）
を求める。一対の大容量キャパシタ３１，３２のサイズ及び表面準位等が同じであれば、容量も同じとなり、Ｖ１＝Ｖ３，Ｖ２＝Ｖ４となるので、ΔＣ／Ｃ＝０となる。したがって、ΔＣ／Ｃはプラズマ処理に伴う加工バラツキや表面準位等への影響を表す指標となる。したがって、良否の判定基準としてΔＣ／Ｃ＝±１０％の範囲、より好適には、ΔＣ／Ｃ＝±５％の範囲を合格とする。なお、１０％以上のズレが生ずると高精度のアナログ回路として設計要求値が満たせないことが経験的に確認されている。
【００２２】
次に、一方の入力端子Ｖｉｎ２に印加する固定電位をＶＳ１からＶＳ２に変更してステップ１乃至ステップ５の測定を行う。図４は測定結果から出力電圧Ｖｉの印加電圧Ｖｉｎ１依存性をＶＳ１とＶＳ２との２つの場合について図示し、その勾配Ｓ１を求めて図示したものである。ここでは、Ｖｉｎ２をＶＳ１からＶＳ２にシフトさせても一対の大容量キャパシタ３１，３２の容量比が保持されていることを確認する。
【００２３】
なお、この場合の出力電圧Ｖｉの印加電圧Ｖｉｎ１依存性曲線の勾配Ｓ１は、大容量キャパシタ３１，３２の容量をそれぞれＣ１，Ｃ２とすると、
Ｓ１＝Ｃ１／（Ｃ１＋Ｃ２＋Ｃｐａｒ）
で表される。この勾配Ｓ１は、Ｖｉｎ１の電圧をスイープすることで得られる。また、Ｖｉｎ１を固定電位とした場合の勾配Ｓ２は、
Ｓ２＝Ｃ２／（Ｃ１＋Ｃ２＋Ｃｐａｒ）
となる。これらの勾配Ｓ１，Ｓ２は、一対の大容量キャパシタ３１，３２とトランジスタ７の特性の電圧依存性を表す。
【００２４】
このように、スクライブコーナモニタにおける測定結果から求めた容量バラツキΔＣ／Ｃ或いは勾配Ｓ１（Ｓ２）のウェーハ面内バラツキ、或いは、トランジスタ７のＶｇ−Ｉｄ特性のバラツキ等から処理後の溶剤処理等を含むアッシング処理等のプラズマ処理の影響を把握し、プロセスにフィードバックする。
【実施例１】
【００２５】
以上を前提として、次に、図５乃至図１９を参照して、本発明の実施例１のスクライブコーナモニタを説明する。図５は、本発明の実施例１のスクライブコーナモニタの配置の説明図である。図に示すように、１６個のチップＡ１〜Ａ１６に対して、そのスクライブ領域に通常のＰＣＭ（プロセス制御モニタ）２１と２つのＳＣＭ（スクライブコーナモニタ）２２，２３を配置する。なお、ＳＣＭ２２，２３は例えば、９０μｍ×１５９７０μｍのサイズであり、パッドは１４７個設けられている。
【００２６】
このＳＣＭ２２，２３をＭＯＳアナログ回路搭載ＩＣを構成する３重ウエルｎチャネル型トランジスタ、抵抗、キャパシタ、差動増幅器等が形成されるとともに、実施の形態で説明した２つの大容量キャパシタと高耐圧ｐチャネル型ＭＯＳＦＥＴからなるモニタ回路が設けられている。
【００２７】
次に、図６乃至図１６を参照して、本発明の実施例１のスクライブコーナモニタの製造工程を説明する。まず、図６に示すように、シリコン基板３１上に形成したｐ型エピタキシャル層３２に素子形成領域を区分するフィールド絶縁膜３３を形成する。
【００２８】
次いで、素子形成領域に選択的にＰを深く注入してアナログ部を構成する３重ウエルｎチャネル型トランジスタのためのｎ型ウエル領域３４を形成する。次いで、Ａｓを選択的に注入してｎ型ウエル領域３５を形成するとともに、Ｂを選択的に注入してｐ型ウエル領域３６，３７を形成する。
【００２９】
次いで、素子形成領域にゲート絶縁膜３８を形成したのち、キャパシタの下層電極となるノン・ドープ多結晶シリコン層３９を形成する。なお、ゲート絶縁膜３８の膜厚は、高耐圧ｐチャネル型トランジスタを形成するｎ型ウエル領域３５においては、他の素子形成領域より厚くする。
【００３０】
次いで、図７に示すように、素子形成領域を覆うようにレジストパターン４０を形成したのち、このレジストパターン４０をマスクとしてＡｓイオン４１を注入することによってｎ+ 型多結晶シリコン層４２を形成する。
【００３１】
次いで、図８に示すように、レジストパターン４０をアッシングで除去したのち、ＳｉＯ2 膜４３を形成し、次いで、ドープドアモルファスシリコン層を堆積させる。このドープドアモルファスシリコン層を選択的にエッチングすることによってキャパシタの上部電極４４１，４４２を形成する。この時、キャパシタのサイズが後述するようにｎ型ウエル領域３５に形成する高耐圧ｐチャネル型トランジスタのゲート部のサイズの３００倍以上になるようにする。例えば、６０μｍ×１２０μｍとする。
【００３２】
次いで、図９に示すように、ＳｉＯ２膜４３を選択的にエッチングしてキャパシタの誘電体膜４５１，４５２とする。次いで、図１０に示すように、全面に反射防止膜としてＴｉ膜４６を形成したのち、エッチングを行うことによって、キャパシタの下部電極４７１，４７２を形成することによって、一つの大容量キャパシタ４８１，４８２を形成する。この時、同時にゲート電極４９，４０，５１も形成される。
【００３３】
次いで、図１１に示すように、ｎチャネル型トランジスタを形成する領域を開口部とするレジストパターン５２を形成し、レジストパターン５２をマスクとしてｐ型ウエル領域３６，３７にＡｓイオン５３をイオン注入してｎ型エクステンション領域５４，５５を形成する。なお、ｎ型エクステンション領域５４とｎ型エクステンション領域５５の深さ或いはドーズ量が異なるように別工程でイオン注入しても良い。
【００３４】
次いで、図１２に示すように、酸素プラズマ５６を用いてアッシングを行うことによってレジストパターン５２を除去したのち、洗浄処理を行うことによってレジスト残渣を除去する。この時のアッシングダメージにより大容量キャパシタ４８１，４８２の容量が変化するとともに、各トランジスタのソース・ドレイン形成領域の表面準位が変化すると考えられる。
【００３５】
次いで、図１３に示すように、全面にＳｉＮ膜を堆積させたのち、異方性エッチングを施すことによって、ゲート電極４９，４０，５１、上部電極４４１，４４２及び下部電極４７１，４７２の側面にサイドウォール５７を形成する。
【００３６】
次いで、図１４に示すように、ｎチャネル型トランジスタを形成する領域を開口部とするレジストパターン５８を形成し、レジストパターン５８をマスクとしてｐ型ウエル領域３６，３７にＡｓイオン５９をイオン注入してｎ+ 型ソース・ドレイン領域６０，６１を形成する。なお、ｎ+ 型ソース・ドレイン領域６０とｎ+ 型ソース・ドレイン領域６１の深さ或いはドーズ量が異なるように別工程でイオン注入しても良い。
【００３７】
次いで、図１５に示すように、レジストパターン５８をアッシングで除去したのち、洗浄処理を行う。次いで、ｐチャネル型トランジスタを形成する領域を開口部とするレジストパターン６２を形成し、レジストパターン６２をマスクとしてｎ型ウエル領域３５にＢイオン６３をイオン注入してｐ+ 型ソース領域６４及びｐ+ 型ドレイン領域６５を形成する。
【００３８】
次いで、図示は省略するが、層間絶縁膜の形成工程、コンタクトプラブの形成工程、接続配線の形成工程、層間絶縁膜を形成工程、ビアの形成工程、接続配線の形成工程を必要とする多層配線構造に応じて繰り返す。なお、図１６は、本発明のモニタ回路に必要な大容量キャパシタ４８１，４８２とｎ型ウエル領域３５に形成した高耐圧ｐチャネル型トランジスタを抜き出して図示している。また、上においては説明を省略したが、ｐ型エピタキシャル層３２の電位をＧＮＤにするための端子を形成するｐ+ 型コンタクト領域６６と高耐圧ｐチャネル型トランジスタの基板バイアスを与えるｎ+ 型コンタクト領域６７を形成してある。
【００３９】
図に示すように、高耐圧ｐチャネル型トランジスタのｐ+ 型ソース領域６４には出力端子Ｖｏｕｔを接続し、ｐ+ 型ドレイン領域６５及びｎ+ 型コンタクト領域６７にはドレイン端子が接続され、ＧＮＤ電位を印加する。また、ゲート電極５１は大容量キャパシタ４８１，４８２の上部電極４４１，４４２を接続する配線の中点に接続される。
【００４０】
一方、大容量キャパシタ４８１，４８２の下部電極４７１，４７２は夫々端子Ｖｉｎ１及び端子Ｖｉｎ２に接続され測定のための電位が印加される。なお、ｐ+ 型コンタクト領域６６には端子を介してＧＮＤが印加される。
【００４１】
次に、測定手順を説明するが、等価回路は上記の図３と同様であるので、図３を参照して説明する。まず、端子Ｖｉｎ２を０Ｖに固定した状態で、端子Ｖｉｎ１を２．５Ｖを印加し、出力端子Ｖｏｕｔ側から１μＡの電流を流し込んで出力端子Ｖｏｕｔの電圧Ｖ１を計測する。次いで、端子Ｖｉｎ２を０Ｖに固定した状態で、端子Ｖｉｎ１を０．５Ｖに低下させた状態で出力端子Ｖｏｕｔ側から１μＡの電流を流し込んで出力端子Ｖｏｕｔの電圧Ｖ２を計測する。
【００４２】
次に、バイアス状態を反転させ、まず、端子Ｖｉｎ１を０Ｖに固定した状態で、端子Ｖｉｎ２を２．５Ｖを印加し、出力端子Ｖｏｕｔ側から１μＡの電流を流し込んで出力端子Ｖｏｕｔの電圧Ｖ３を計測する。次いで、端子Ｖｉｎ１を０Ｖに固定した状態で、端子Ｖｉｎ２を０．５Ｖに低下させた状態で出力端子Ｖｏｕｔ側から１μＡの電流を流し込んで出力端子Ｖｏｕｔの電圧Ｖ４を計測する。
【００４３】
計測した出力電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４に基づいて、大容量キャパシタ４８１，４８２のプラズマ処理に伴う加工バラツキ或いはダメージを反映した容量変化を
ΔＣ／Ｃ＝２（Ｖ１−Ｖ２−Ｖ３＋Ｖ４）／（Ｖ１−Ｖ２＋Ｖ３−Ｖ４）
として求める。
【００４４】
仮に、大容量キャパシタ４８１，４８２のサイズ・表面準位等が同じであれば容量も同じとなり、Ｖ１＝Ｖ３，Ｖ２＝Ｖ４となるので、ΔＣ／Ｃ＝０となる。ここでは、良否の判定基準としてΔＣ／Ｃ＝±１０％の範囲、より好適には、ΔＣ／Ｃ＝±５％の範囲を合格とする。
【００４５】
図１７は製造直後の測定結果の説明図である。図１７（ａ）は、出力電圧Ｖｏｕｔの端子電圧Ｖｉｎ１依存性を示したもので、最大値（ｔｏｐ）と最小値（ｂｏｔｔ）とバラツキが非常に大きいことがわかる。なお、ここでは、固定バイアスＶｉｎ２を０Ｖから−１Ｖに変えた場合の特性も合わせて示している。
【００４６】
この場合の曲線の傾きはＳ１は、大容量キャパシタ４８１の容量をＣ１、大容量キャパシタ４８２の容量をＣ２、高耐圧ｐチャネル型トランジスタのゲート−ソース間の寄生容量をＣｐａｒとすると、
Ｓ１＝Ｃ１／（Ｃ１＋Ｃ２＋Ｃｐａｒ）
として求まる。なお、Ｖｉｎ１側を固定バイアスとした場合の曲線の傾きＳ２は、
Ｓ２＝Ｃ２／（Ｃ１＋Ｃ２＋Ｃｐａｒ）
として求まる。図１７（ａ）においては、ＶＬ時とＬＨ時に明らかに特性差が出ていることから、最終的には、高耐圧ｐチャネル型トランジスタのカットオフ領域に異常が発生していることが分かる。
【００４７】
また、図１７（ｂ）は、高耐圧ｐチャネル型トランジスタのＩｄ（ドレイン電流）−Ｖｇ（ゲート電圧）特性図であり、Ｖｇ＝０Ｖの段階で既にデプレッション特性になっている。これらのことから溶剤処理を含むアッシング等のプラズマ処理に伴うダメージが大きいことがわかる。
【００４８】
図１８はエージング処理後の測定結果の説明図であり、ここでは、２５０℃で２４時間エージング処理した場合の結果を示している。図１８（ａ）は、出力電圧Ｖｏｕｔの端子電圧Ｖｉｎ１依存性を示したもので、最大値（ｔｏｐ）と最小値（ｂｏｔｔ）とバラツキが非常に小さくなっていることがわかる。
【００４９】
また、図１８（ｂ）は、高耐圧ｐチャネル型トランジスタのＩｄ−Ｖｇ特性図であり、正常なエンハンスメント特性になっていることがわかる。このことから、プラズマダメージを回復させるためには、エージング処理が非常有効であることがわかるので、製造プロセスにフィードバックする。
【００５０】
図１９はキャパシタのサイズを２５μｍ×２５μｍとした場合の測定結果の説明図である、ここでは、最大値のみを図示している。図１９（ｂ）に示すように、高耐圧ｐチャネル型トランジスタのＩｄ−Ｖｇ特性におけるしきい値電圧Ｖｔｈの低下が見られず、これは、高耐圧ｐチャネル型トランジスタのゲート−ソース間の寄生容量Ｃｐａｒの影響が大きいためと考えられる。したがって、大容量キャパシタ４８１，４８２のサイズは、実験からは高耐圧ｐチャネル型トランジスタのゲート部のサイズの３００倍以上とすることが望ましい。
【００５１】
以上、本発明の実施例１を説明してきたが、本発明は、実施例１に示した条件に限られるものではない。例えば、本発明の特徴となるモニタを構成するトランジスタをして高耐圧ｐチャネル型トランジスタを用いているが、必ずしも高耐圧である必要はない。また、原理的にｐチャネル型トランジスタである必要はなく、ｎチャネル型トランジスタでも測定可能である。
【００５２】
ここで、実施例１を含む本発明の実施の形態に関して、以下の付記を開示する。
（付記１）  半導体基板と、前記半導体基板のスクライブ領域に形成されたフィールド絶縁膜と、前記フィールド絶縁膜上に形成された一対のキャパシタと前記スクライブ領域の素子形成領域に形成された複数の絶縁ゲート型トランジスタと、前記各キャパシタの上部電極を接続する接続配線と、前記接続配線と前記絶縁ゲート型トランジスタの内の一つの絶縁ゲート型トランジスタのゲート電極とを接続する配線と、前記一対のキャパシタの一方のキャパシタの下部電極に測定のために予め定めた第１の電圧を印加する第１の入力端子と、前記一対のキャパシタの他方のキャパシタの下部電極に測定のために予め定めた第２の電圧を印加する第２の入力端子とを有することを特徴とするモニタ。
（付記２）  前記一つの絶縁ゲート型トランジスタのソース領域に接続する第１の出力端子を更に有することを特徴とする付記１に記載のモニタ。
（付記３）前記フィールド絶縁膜上に形成された一対のキャパシタが、設計上は互いに同じサイズのキャパシタであることを特徴とする付記１または付記２に記載のモニタ。
（付記４）  前記各キャパシタの面積が、前記各キャパシタと接続された絶縁ゲート型トランジスタのゲート部の面積の３００倍以上であることを特徴とする付記１乃至付記３のいずれか１に記載のモニタ。
（付記５）  前記各キャパシタと接続された絶縁ゲート型トランジスタの耐圧が、前記スクライブ領域の素子形成領域に形成された他の絶縁ゲート型トランジスタの耐圧より高いことを特徴とする付記１乃至付記４のいずれか１に記載のモニタ。
（付記６）  前記各キャパシタと接続された絶縁ゲート型トランジスタが、ｐチャネル型トランジスタであることを特徴とする付記５に記載のモニタ。
（付記７）  付記１乃至付記６のいずれか１に記載のモニタを前記スクライブ領域に有する半導体ウェーハ。
（付記８）  半導体基板と、前記半導体基板のスクライブ領域に形成されたフィールド絶縁膜と、前記フィールド絶縁膜上に形成された一対のキャパシタと、前記スクライブ領域の素子形成領域に形成された複数の絶縁ゲート型トランジスタと、前記各キャパシタの上部電極を接続する接続配線と、前記接続配線と前記絶縁ゲート型トランジスタの内の一つの絶縁ゲート型トランジスタのゲート電極とを接続する配線と、前記一対のキャパシタの一方のキャパシタの下部電極に電圧を印加する第１の端子と、前記一対のキャパシタの他方のキャパシタの下部電極に電圧を印加する第２の端子とを有するモニタの前記第１の端子を固定電位として前記第２の端子に第１の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧Ｖ１を測定する第１の工程と、前記第１の端子を固定電位として前記第２の端子に第１の電位とは異なる第２の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧Ｖ２を測定する第２の工程と、前記第２の端子を固定電位として前記第１の端子に前記第１の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧Ｖ３を測定する第３の工程と、前記第２の端子を固定電位として前記第１の端子に前記第２の電位を印加するとともに、前記各キャパシタと接続された絶縁ゲート型トランジスタのソース・ドレイン領域の一方の領域に電流を流して前記一方の領域における出力電圧Ｖ４を測定する第４の工程と、 前記測定した出力電圧Ｖ１，Ｖ２，Ｖ３，Ｖ４を基にして求めた
ΔＣ／Ｃ＝２（Ｖ１−Ｖ２−Ｖ３＋Ｖ４）／（Ｖ１−Ｖ２＋Ｖ３−Ｖ４）
から、プラズマ処理の影響を判定する工程とを備えたモニタ方法。
（付記９）  前記固定電位を第３の電位として前記第１の工程から前記第４の工程を行って、前記第１の電位と前記第２の電位に対する前記出力電圧の第１の勾配を求める工程と、前記固定電位を第３の電位と異なる第４の電位として前記第１の工程から前記第４の工程を行って、前記第１の電位と前記第２の電位に対する前記出力電圧の第２の勾配を求める工程とを有することを特徴とする付記８に記載のモニタ方法。
【符号の説明】
【００５３】
１  半導体基板
２  フィールド絶縁膜
３１，３２  大容量キャパシタ
４１，４２  上部電極
５１，５２  誘電体膜
６１，６２  下部電極
７  トランジスタ
８  ウエル領域
９  ゲート絶縁膜
１０  ゲート電極
１１  サイドウォール
１２  ソース領域
１３  ドレイン領域
１４  ウエルコンタクト領域
１５  定電流源
２１  ＰＣＭ
２２，２３  ＳＣＭ
３１  シリコン基板
３２  ｐ型エピタキシャル層
３３  フィールド絶縁膜
３４，３５  ｎ型ウエル領域
３６，３７  ｐ型ウエル領域
３８  ゲート絶縁膜
３９  ノン・ドープ多結晶シリコン層
４０，５２，５８，６２  レジストパターン
４１，５３，５９  Ａｓイオン
４２  ｎ+ 型多結晶シリコン層
４３  ＳｉＯ２膜
４４１，４４２  上部電極
４５１，４５２  誘電体膜
４６  Ｔｉ膜
４７１，４７２  下部電極
４８１，４８２  大容量キャパシタ
４９，４０，５１  ゲート電極
５４，５５  ｎ型エクステンション領域
５６  酸素プラズマ
５７  サイドウォール
６０，６１  ｎ+ 型ソース・ドレイン領域
６３  Ｂイオン
６４  ｐ+ 型ソース領域
６５  ｐ+ 型ドレイン領域
６６  ｐ+ 型コンタクト領域
６７  ｎ+ 型コンタクト領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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