(57)【特許請求の範囲】
【請求項１】
差動入力電圧を入力する差動対回路を含み、バイアス電流源回路から供給される定バイアス電流に基づいて動作する差動演算増幅器を備えた差動増幅回路において、
上記差動対回路に入力される差動入力電圧に対応して上記差動対回路に流れる２つの電流を検出し、上記差動入力電圧の差電圧に対して上記２つの電流のうちの最小の電流をモニタ電流として検出する電流モニタ回路と、
上記モニタ電流を、上記バイアス電流源回路から供給される定バイアス電流と比較し、比較結果に対応する電圧信号を出力する電流比較回路と、
上記比較結果に対応する電圧信号に基づいて、上記差動対回路に流れる電流を増幅して制御する電流増幅回路と
を含むバイアス電流発生回路を備え、
上記バイアス電流発生回路は、上記モニタ電流が小さくなるにつれて上記差動対回路に流れるバイアス電流が大きくなるように負帰還適応制御することを特徴とする差動増幅回路。
【請求項２】
上記電流比較回路は、互いに直列接続されたＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタを備え、
上記ＰチャンネルＭＯＳトランジスタと上記ＮチャンネルＭＯＳトランジスタとのうち、一方のＭＯＳトランジスタに固定バイアス電圧が印加されかつ他方のＭＯＳトランジスタに上記モニタ電流に対応する電圧が印加され、
上記電流比較回路は、上記ＰチャンネルＭＯＳトランジスタと上記ＮチャンネルＭＯＳトランジスタの接続点の電圧により上記比較結果に対応する電圧を発生することを特徴とする請求項１記載の差動増幅回路。
【請求項３】
上記電流モニタ回路は、互いに直列接続された第１及び第２のＭＯＳトランジスタを備え、
上記第１のＭＯＳトランジスタに上記差動対回路の２つの電流のうちの一方の電流に対応する電圧が印加され、上記第２のＭＯＳトランジスタに上記差動対回路の２つの電流のうちの他方の電流に対応する電圧が印加され、
上記電流モニタ回路は、上記第１及び第２のＭＯＳトランジスタに流れる電流をモニタ電流として検出することを特徴とする請求項１又は２記載の差動増幅回路。
【請求項４】
上記電流モニタ回路はさらに、上記互いに直列接続された第１及び第２のＭＯＳトランジスタの回路に対して並列に接続されかつ互いに直列接続された第３及び第４のＭＯＳトランジスタをさらに備え、
上記第３のＭＯＳトランジスタに上記差動対回路の２つの電流のうちの他方の電流に対応する電圧が印加され、上記第４のＭＯＳトランジスタに上記差動対回路の２つの電流のうちの一方の電流に対応する電圧が印加され、
上記電流モニタ回路は、上記第１及び第２のＭＯＳトランジスタ並びに上記第３及び第４のＭＯＳトランジスタに流れる電流をモニタ電流として検出することを特徴とする請求項３記載の差動増幅回路。
【請求項５】
上記電流モニタ回路は、
所定のバイアス電圧の第１の電流源に接続されかつ互いに並列接続された第１及び第２のＭＯＳトランジスタと、
上記第１の電流源と、上記バイアス電圧の半分の電圧の第２の電流源との間に接続された第３のＭＯＳトランジスタとを備え、
上記第１のＭＯＳトランジスタに上記差動対回路の２つの電流のうちの一方の電流に対応する電圧が印加され、上記第２のＭＯＳトランジスタに上記差動対回路の２つの電流のうちの他方の電流に対応する電圧が印加され、
上記電流モニタ回路は、上記第３のＭＯＳトランジスタに印加される電圧に対応する電流をモニタ電流として検出することを特徴とする請求項１又は２記載の差動増幅回路。
【請求項６】
上記バイアス電流源回路は、サブスレッショルド領域で動作し、微小電流のバイアス電流を発生することを特徴とする請求項１乃至５のうちのいずれか１つに記載の差動増幅回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、適応バイアス電流発生回路を用いた超低電力の差動増幅回路に関する。
【背景技術】
【０００２】
ＬＳＩの超低消費電力化を実現するためにＭＯＳＦＥＴのサブスレッショルド領域動作を利用したサブスレッショルドＬＳＩが注目されている。しかし、この設計手法は発展の初期段階にあるため超低消費電力回路の設計技術の確立が強く求められる。これまで、超低電力ＬＳＩを実現するために様々な研究が行われてきた（例えば、非特許文献１参照。）。
【０００３】
差動増幅回路は、基本的なアナログ要素回路の一つであり、様々なアナログ演算機能を実現する汎用性の高い要素回路である。差動増幅回路の一つであるオペアンプは負帰還構成で用いられ、２つの入力端子が仮想接地となるように動作する。一般に、オペアンプの特性は、そのバイアス電流で決定される。
【０００４】
図１は従来技術に係るオープンループ構成のオペアンプ回路の基本構成を示すブロック図である。図１のオペアンプ回路において、オペアンプ１はバイアス電流源回路２からのバイアス電流で動作する。従って、オペアンプ回路の低電力特性を実現するためには、バイアス電流を削減し、例えばサブスレッショルド領域において微小電流動作させることで実現できる。しかし、超低電力動作のオペアンプ回路は、微小電流バイアスによるドライブ能力の低下が原因となり、入力変化による仮想接地の崩れからの応答時間が増加する問題点があった。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２０１０−２３９５５４号公報
【特許文献２】特開２０１１−１８２１８８号公報
【非特許文献】
【０００６】
【非特許文献１】Ｔ．  Ｈｉｒｏｓｅ  ｅｔ  ａｌ．，  “Ａ  ｎａｎｏ−ａｍｐｅｒｅ  ｃｕｒｒｅｎｔ  ｒｅｆｅｒｅｎｃｅ  ｃｉｒｃｕｉｔ  ａｎｄ  ｉｔｓ  ｔｅｍｐｅｒａｔｕｒｅ  ｄｅｐｅｎｄｅｎｃｅ  ｃｏｎｔｒｏｌ  ｂｙ  ｕｓｉｎｇ  ｔｅｍｐｅｒａｔｕｒｅ  ｃｈａｒａｃｔｅｒｉｓｔｉｃｓ  ｏｆ  ｃａｒｒｉｅｒ  ｍｏｂｉｌｉｔｉｅｓ”，  Ｐｒｏｃｅｅｄｉｎｇｓ  ｏｆ  ｔｈｅ  ３６ｔｈ  Ｅｕｒｏｐｅａｎ  Ｓｏｌｉｄ−ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ  Ｃｏｎｆｅｒｅｎｃｅ，  ｐｐ．  １１４−１１７，  Ｓｅｐｔｅｍｂｅｒ  ２０１０．
【非特許文献２】Ｍ．  Ｄｅｇｒａｕｗｅ  ｅｔ  ａｌ．，  “Ａｄａｐｔｉｖｅ  ｂｉａｓｉｎｇ  ＣＭＯＳ  ａｍｐｌｉｆｉｅｒｓ”，  ＩＥＥＥ  Ｊｏｕｒｎａｌ  ｏｆ  Ｓｏｌｉｄ−Ｓｔａｔｅ  Ｃｉｒｃｕｉｔｓ，  Ｖｏｌ．  １７，  ｐｐ．  ５２２−５２８，  Ｊｕｎｅ  １９８２．
【発明の概要】
【発明が解決しようとする課題】
【０００７】
上記の問題を解決するために、適応バイアス技術を用いた超低電力ＣＭＯＳオペアンプが提案されている（例えば、非特許文献２参照。）。適応バイアス技術は微小電流を用いたオペアンプ設計において有用である。しかし、提案された方式では大きな適応バイアス電流を発生することが困難であり、オペアンプの高速化を実現できない問題がある。
【０００８】
本発明の目的は以上の問題点を解決し、従来技術に比較して高速化できかつ低電力で動作可能な差動増幅回路を提供することにある。
【課題を解決するための手段】
【０００９】
本発明に係る差動増幅回路は、差動入力電圧を入力する差動対回路を含み、バイアス電流源回路から供給される定バイアス電流に基づいて動作する差動演算増幅器を備えた差動増幅回路において、
上記差動対回路に入力される差動入力電圧に対応して上記差動対回路に流れる２つの電流を検出し、上記差動入力電圧の差電圧に対して上記２つの電流のうちの最小の電流をモニタ電流として検出する電流モニタ回路と、
上記モニタ電流を、上記バイアス電流源回路から供給される定バイアス電流と比較し、比較結果に対応する電圧信号を出力する電流比較回路と、
上記比較結果に対応する電圧信号に基づいて、上記差動対回路に流れる電流を増幅して制御する電流増幅回路と
を含むバイアス電流発生回路を備え、
上記バイアス電流発生回路は、上記モニタ電流が小さくなるにつれて上記差動対回路に流れるバイアス電流が大きくなるように負帰還適応制御することを特徴とする。
【００１０】
上記差動増幅回路において、上記電流比較回路は、互いに直列接続されたＰチャンネルＭＯＳトランジスタ及びＮチャンネルＭＯＳトランジスタを備え、
上記ＰチャンネルＭＯＳトランジスタと上記ＮチャンネルＭＯＳトランジスタとのうち、一方のＭＯＳトランジスタに固定バイアス電圧が印加されかつ他方のＭＯＳトランジスタに上記モニタ電流に対応する電圧が印加され、
上記電流比較回路は、上記ＰチャンネルＭＯＳトランジスタと上記ＮチャンネルＭＯＳトランジスタの接続点の電圧により上記比較結果に対応する電圧を発生することを特徴とする。
【００１１】
また、上記差動増幅回路において、上記電流モニタ回路は、互いに直列接続された第１及び第２のＭＯＳトランジスタを備え、
上記第１のＭＯＳトランジスタに上記差動対回路の２つの電流のうちの一方の電流に対応する電圧が印加され、上記第２のＭＯＳトランジスタに上記差動対回路の２つの電流のうちの他方の電流に対応する電圧が印加され、
上記電流モニタ回路は、上記第１及び第２のＭＯＳトランジスタに流れる電流をモニタ電流として検出することを特徴とする。
【００１２】
ここで、上記電流モニタ回路はさらに、上記互いに直列接続された第１及び第２のＭＯＳトランジスタの回路に対して並列に接続されかつ互いに直列接続された第３及び第４のＭＯＳトランジスタをさらに備え、
上記第３のＭＯＳトランジスタに上記差動対回路の２つの電流のうちの他方の電流に対応する電圧が印加され、上記第４のＭＯＳトランジスタに上記差動対回路の２つの電流のうちの一方の電流に対応する電圧が印加され、
上記電流モニタ回路は、上記第１及び第２のＭＯＳトランジスタ並びに上記第３及び第４のＭＯＳトランジスタに流れる電流をモニタ電流として検出することを特徴とする。
【００１３】
さらに、上記差動増幅回路において、上記電流モニタ回路は、
所定のバイアス電圧の第１の電流源に接続されかつ互いに並列接続された第１及び第２のＭＯＳトランジスタと、
上記第１の電流源と、上記バイアス電圧の半分の電圧の第２の電流源との間に接続された第３のＭＯＳトランジスタとを備え、
上記第１のＭＯＳトランジスタに上記差動対回路の２つの電流のうちの一方の電流に対応する電圧が印加され、上記第２のＭＯＳトランジスタに上記差動対回路の２つの電流のうちの他方の電流に対応する電圧が印加され、
上記電流モニタ回路は、上記第３のＭＯＳトランジスタに印加される電圧に対応する電流をモニタ電流として検出することを特徴とする。
【００１４】
またさらに、上記オペアンプ回路において、上記バイアス電流源回路は、サブスレッショルド領域で動作し、微小電流のバイアス電流を発生することを特徴とする。
【発明の効果】
【００１５】
本発明に係るバイアス電流発生回路を用いた差動増幅回路によれば、上記バイアス電流発生回路は２つの入力電圧を監視し、差動対回路とバイアス電流発生回路のネガティブフィードバック構成により適応バイアス電流を制御する。ここで、適応バイアス電流を発生するのは２つの入力電圧が一致しない場合のみであるため、高速かつ低消費電力で動作することができる。
【図面の簡単な説明】
【００１６】
【図１】従来技術に係るオペアンプ回路の構成を示すブロック図である。
【図２】本発明の一実施形態に係るオペアンプ回路の構成を示すブロック図である。
【図３】図２のオペアンプ回路の具体的な回路図である。
【図４】図３のオペアンプ回路の電流モニタ回路３の基本回路を説明するための回路図である。
【図５Ａ】図３のオペアンプ回路の差動対回路と電流モニタ回路３の回路図である。
【図５Ｂ】図３のオペアンプ回路の電流モニタ回路３の動作を説明するための、差動対への入力差電圧（ＶＩＮ＋−ＶＩＮ−）に対する電流ＩＰ３，ＩＰ４特性を示すグラフである。
【図５Ｃ】図３のオペアンプ回路の電流モニタ回路３の動作を説明するための、差動対への入力差電圧（ＶＩＮ＋−ＶＩＮ−）に対するモニタ電流ＩＭＮＴ，ＩＭＮＴａ特性を示すグラフである。
【図６Ａ】図３のオペアンプ回路の電流比較回路４の動作を説明するための回路図である。
【図６Ｂ】（ａ）は図３のオペアンプ回路の電流比較回路４の動作を説明するための、モニタ電流ＩＭＮＴに対する電流ＩＭＮＴ，ＩＢＩＡＳ特性を示すグラフであり、（ｂ）は図３のオペアンプ回路の電流比較回路４の動作を説明するための、モニタ電流ＩＭＮＴに対する電圧ＶＭ特性を示すグラフであり、（ｃ）は図３のオペアンプ回路の電流比較回路４の動作を説明するための、モニタ電流ＩＭＮＴに対する適応電流ＩＡＤＰ特性を示すグラフである。
【図６Ｃ】図６Ａの電流比較回路４の変形例である電流比較回路４ａの構成を示す回路図である。
【図７】本発明の第１の変形例に係るオペアンプ回路の構成を示す回路図である。
【図８】本発明の第２の変形例に係るオペアンプ回路の電流モニタ回路３ａを示す回路図である。
【図９】本発明の第３の変形例に係るオペアンプ回路の電流モニタ回路３ｂを示す回路図である。
【図１０Ａ】図９の電流モニタ回路３ｂの第１の動作を示す回路図である。
【図１０Ｂ】図９の電流モニタ回路３ｂの第２の動作を示す回路図である。
【図１１】本発明の第４の変形例に係るオペアンプ回路の構成を示す回路図である。
【図１２】本発明の第５の変形例に係るオペアンプ回路の構成を示す回路図である。
【図１３】図１２の差動増幅回路の基本構成を示すブロック図である。
【図１４】（ａ）は図３の実施形態及び第２の従来例に係る各オペアンプ回路のシミュレーション結果であって、入出力信号波形を示す波形図であり、（ｂ）はそのときの電流波形を示す波形図である。
【図１５】図３の実施形態に係るオペアンプ回路のシミュレーション結果であって、差電圧ΔＶＩＮに対する適応電流ＩＡＤＰを示すグラフである。
【図１６】図３の実施形態、第１及び第２の従来例に係る各オペアンプ回路のシミュレーション結果であって、バイアス電流ＩＢＩＡＳに対する立ち上がりスルーレートＳＲ＋を示すグラフである。
【図１７】図３の実施形態、第１及び第２の従来例に係る各オペアンプ回路のシミュレーション結果であって、バイアス電流ＩＢＩＡＳに対する立ち下がりスルーレートＳＲ−を示すグラフである。
【図１８】図３の実施形態、及び第２の従来例に係る各オペアンプ回路のシミュレーション結果であって、消費電流の周波数特性を示すグラフである。
【図１９】図３の実施形態に係るオペアンプ回路のシミュレーション結果であって、適応バイアスループ回路の（ａ）利得及び（ｂ）位相の周波数特性（ボード線図）を示すグラフである。
【図２０】図３の実施形態に係るオペアンプ回路のシミュレーション結果であって、オペアンプ回路全体の（ａ）利得及び（ｂ）位相の周波数特性（ボード線図）を示すグラフである。
【図２１】図３の実施形態、第１及び第２の従来例に係る各オペアンプ回路のシミュレーション結果における性能諸元を示す表である。
【発明を実施するための形態】
【００１７】
以下、本発明に係る実施形態について図面を参照して説明する。なお、以下の各実施形態において、同様の構成要素については同一の符号を付している。
【００１８】
本発明に係る実施形態では、新たなアーキテクチャに基づいた適応バイアス電流発生回路を提案する。また、これを用いた高速かつ低消費電力を実現するオペアンプを提案する。本実施形態に係るオペアンプ回路は、オペアンプの入力差動対回路を流れる電流をモニタし、これをバイアス電流と比較する。比較結果に基づいて適応バイアス電流を発生することで、オペアンプの高速動作を実現する。以下では、実施形態及びその変形例の構成、並びにシミュレーション評価結果の詳細を説明する。
【００１９】
図２は本発明の一実施形態に係るオペアンプ回路の構成を示すブロック図である。図２のオペアンプ回路は、差動演算増幅器であるオペアンプ１及びバイアス電流源回路２からなる図１のオペアンプ回路に比較して、適応バイアス電流発生回路１０をさらに備えたことを特徴とする。適応バイアス電流発生回路１０は、電流モニタ回路３と、電流比較回路４と、電流増幅回路５とを備えて構成される。電流モニタ回路３は、差動対回路を流れる電流をモニタして入力端子２１，２２の入力電圧ＶＩＮ＋とＶＩＮ−の不一致を検出する。電流比較回路４は電流モニタ回路３からのモニタ電流と、バイアス電流源回路２からのバイアス電流を比較する。その結果により電流増幅回路５が適応バイアス電流を発生してオペアンプ１に供給する。適応バイアス電流発生回路１０が供給する大電流により、オペアンプ１の高速動作が可能となり、動作点へと高速に移行することができる。提案するアーキテクチャの詳細を以下に説明する。
【００２０】
図２において、電流モニタ回路３は、オペアンプ１の差動対回路を流れる電流に応じて出力電流が変化する。電流モニタ回路３は、差動対回路を流れる２つの電流が同じとき（すなわち、入力電圧ＶＩＮ＋＝ＶＩＮ−）に最も多くの電流を出力し、差動対回路を流れる電流が変化したとき（すなわち、入力電圧ＶＩＮ＋≠ＶＩＮ−）には小さい方の電流に依存した対応する電流を出力する。
【００２１】
電流比較回路４は、モニタ電流とバイアス電流の大小関係を比較し、これに応じた電圧信号を出力して電流増幅回路５を制御する。モニタ電流とバイアス電流が等しいとき、電流比較回路４はある動作点で安定に動作し、電流増幅回路５は微小バイアス電流をオペアンプ１の差動対回路に供給する。一方で、モニタ電流がバイアス電流より小さくなるにつれて、電流比較回路４はこれを検出し、電流増幅回路５によって差動対回路を流れる電流が大きくなるように電流を供給する。すなわち、モニタ電流がバイアス電流より小さくなるにつれて、差動対回路を流れる電流が大きくなるように電流を供給するように制御される。ここで、オペアンプ１の差動対回路を流れる電流が増大することにより、モニタ電流とバイアス電流が等しくなるようにフィードバック動作する。そして入力電圧ＶＩＮ＋とＶＩＮ−が等しくなると安定動作点で動作する。
【００２２】
図３は図２のオペアンプ回路の具体的な回路図である。図３のオペアンプ回路は、複数のＰチャンネルＭＯＳＦＥＴ（以下、ＰＭＯＳトランジスタという。明細書及び図面において、ＭＰｉの形式の符号で示し、ここで、ｉは数字等である。）と複数のＮチャンネルＭＯＳＦＥＴ（以下、ＮＭＯＳトランジスタという。明細書及び図面において、ＭＮｉの形式の符号で示し、ここで、ｉは数字等である。）を備えて構成され、
（ａ）例えばサブスレッショルド領域で動作し、例えばナノアンペアオーダーの微小電流のバイアス電流ＩＢＩＡＳの電流源３１及び例えばナノアンペアオーダーの微小電流のバイアス電流ＩＢＩＡＳ２の電流源３２を含むナノアンペアバイアス電流源回路２と、
（ｂ）入力端子２１，２２及び出力端子２３と、ＭＯＳトランジスタＭＰ２〜ＭＰ７，ＭＮ２〜ＭＮ６とを備えて構成された１段構成のオペアンプ１と、
（ｃ）ＭＯＳトランジスタＭＰ８，ＭＰ９，ＭＮ７，ＭＮ８，ＭＮ２を備えて構成された適応バイアス電流発生回路１０とを備えて構成される。
【００２３】
当該オペアンプ回路において超低消費電力を実現するために、例えばサブスレッショルド領域で動作するナノアンペア電流源回路２を用いる（例えば、非特許文献１参照。）。なお、ＰＭＯＳトランジスタ及びＮＭＯＳトランジスタを、ＭＯＳトランジスタという。
【００２４】
図３において、電流モニタ回路３はＭＯＳトランジスタＭＮ７とＭＮ８の直列接続で構成され、ＭＯＳトランジスタＭＰ３，ＭＰ４からなる差動対回路の両方のパスに流れる電流を監視する。各入力端子２１，２２に入力される入力電圧ＶＩＮ＋，ＶＩＮ−が等しく差動対回路の両方のパスを流れる２つの電流が等しいときには、ＭＯＳトランジスタＭＮ３とＭＮ４を流れる電流ＩＰ３，ＩＰ４よりも小さな電流が出力される。一方で、入力電圧ＶＩＮ＋，ＶＩＮ−が変化し、差動対回路を流れる電流ＩＰ３，ＩＰ４に差が生じると、ＭＯＳトランジスタＭＮ３とＭＮ４を流れる電流のうち小さい方の電流に依存した対応する電流が出力される。
【００２５】
電流比較回路４はＭＯＳトランジスタＭＰ９とＭＮ２から構成され、電流増幅回路５はＭＯＳトランジスタＭＰ５で構成される。ＭＯＳトランジスタＭＰ９を流れる電流とＭＯＳトランジスタＭＮ２を流れる電流は接続点４１で比較され、比較結果の電圧ＶＭをＭＯＳトランジスタＭＰ５のゲートに出力する。ＭＯＳトランジスタＭＰ９を流れるモニタ電流がＭＯＳトランジスタＭＮ２を流れるバイアス電流より大きい場合には、上記比較結果の電圧ＶＭが上昇し、ＭＯＳトランジスタＭＰ５の電流が小さくなるように制御する。また、ＭＯＳトランジスタＭＰ９を流れる電流がＭＯＳトランジスタＭＮ２を流れる電流より小さい場合には、上記比較結果の電圧ＶＭが低下し、ＭＯＳトランジスタＭＰ５の電流が大きくなるように制御する。
【００２６】
以下では、各構成回路３，４，５の動作を詳細に説明する。
【００２７】
図４は図３のオペアンプ回路の電流モニタ回路３の基本回路を説明するための回路図である。図４の電流モニタ回路３は、直列接続した２つのＭＯＳトランジスタＭＮ７，ＭＮ８から構成され、差動対回路のＭＯＳトランジスタＭＰ４に流れる電流ＩＰ４により誘起される電圧Ｖ１がＭＯＳトランジスタＭＮ７のゲートに印加され、差動対回路のＭＯＳトランジスタＭＰ３に流れる電流ＩＰ３により誘起される電圧Ｖ２がＭＯＳトランジスタＭＮ８のゲートに印加される。従って、電流モニタ回路３は、差動対回路を流れる電流ＩＰ３，ＩＰ４を監視し、以下に説明するように、それらに対応するモニタ電流ＩＭＮＴを出力する。
【００２８】
図５Ａは図３のオペアンプ回路の差動対回路と電流モニタ回路３の回路図である。さらに、図５Ｂは図３のオペアンプ回路の電流モニタ回路３の動作を説明するための、差動対への入力差電圧（ＶＩＮ＋−ＶＩＮ−）に対する電流ＩＰ３，ＩＰ４特性を示すグラフであり、図５Ｃは図３のオペアンプ回路の電流モニタ回路３の動作を説明するための、差動対への入力差電圧（ＶＩＮ＋−ＶＩＮ−）に対するモニタ電流ＩＭＮＴ，ＩＭＮＴａ特性を示すグラフである。ここで、図５Ｂ及び図５Ｃはその回路動作を説明するための電流波形のイメージ図である。２つの入力電圧の差電圧（ＶＩＮ＋−ＶＩＮ−）に対する電流波形応答を示している。なお、簡単のため電流波形を簡略表示している。
【００２９】
次いで、図５Ａ〜図５Ｃを用いて、電流モニタ回路３の回路動作の詳細を説明する。
【００３０】
差動対回路は、入力電圧ＶＩＮ＋，ＶＩＮ−に応じて流れる電流が変化する。その様子を図５Ｂに示す。入力電圧ＶＩＮ＋が入力電圧ＶＩＮ−より大きくなると電流ＩＰ３が増加し、入力電圧ＶＩＮ＋が入力電圧ＶＩＮ−より小さくなると電流ＩＰ４が増加する。差動対負荷のダイオード接続構成のＭＯＳトランジスタＭＮ３とＭＮ４はこの電流を受け、それぞれの電流に応じたゲート・ソース間電圧を発生する。この電圧を直列接続したＭＯＳトランジスタＭＮ７，ＭＮ８からなる電流モニタ回路３が監視する。
【００３１】
電流モニタ回路３を流れる電流は、差動対回路から出力される電流ＩＰ３とＩＰ４のうち、小さい方の電流に依存した対応するモニタ電流ＩＭＮＴを出力する。電流モニタ回路３を流れるモニタ電流ＩＭＮＴは、ＭＯＳトランジスタＭＮ７とＭＮ８が直列に接続されるため、ＭＯＳトランジスタＭＮ７のゲート電圧がＭＯＳトランジスタＭＮ８のゲート電圧よりも小さい場合には、ＭＯＳトランジスタＭＮ７によって決定される。しかし、ＭＯＳトランジスタＭＮ８のゲート電圧が、ＭＯＳトランジスタＭＮ７のゲート電圧よりも小さい場合には、ＭＯＳトランジスタＭＮ８によって決定される。詳細は以下の通りである。
【００３２】
差動対回路の電流ＩＰ４が電流ＩＰ３よりも小さい場合を考える。このとき、ＭＯＳトランジスタＭＮ７とＭＮ８のゲート電圧は、電流ＩＰ３よりも小さな電流ＩＰ４が流れるＭＯＳトランジスタＭＮ７のゲート電圧の方が低くなる。ＭＯＳトランジスタＭＮ４とＭＮ７はカレントミラー回路を構成するため、ＭＯＳトランジスタＭＮ７は、小さな電流ＩＰ４を流そうとする。一方、ＭＯＳトランジスタＭＮ３とＭＮ８の接続構成により、ＭＯＳトランジスタＭＮ８は大きな電流ＩＰ３を流すようなゲート電圧でバイアスされる。しかし、流れる電流はＭＯＳトランジスタＭＮ７によって決定されるため、電流ＩＰ４以上の電流を流すことはできない。従って、電流ＩＰ４に依存した対応するモニタ電流ＩＭＮＴが出力される。
【００３３】
また、差動対回路の電流ＩＰ３が電流ＩＰ４よりも小さい場合を考える。このとき、ＭＯＳトランジスタＭＮ７とＭＮ８のゲート電圧は、電流ＩＰ４よりも小さな電流ＩＰ３が流れるＭＯＳトランジスタＭＮ８のゲート電圧の方が低くなる。ＭＯＳトランジスタＭＮ４とＭＮ７はカレントミラー回路を構成するため、ＭＯＳトランジスタＭＮ７は大きな電流ＩＰ４を流そうとする。しかし、ＭＯＳトランジスタＭＮ３とＭＮ８の接続構成により、ＭＯＳトランジスタＭＮ８は小さな電流ＩＰ３を流すようなゲート電圧でバイアスされる。このことは、ＭＯＳトランジスタＭＮ７のドレイン・ソース間電圧が減少することを意味し、ＭＯＳトランジスタＭＮ７は線形領域で動作することになる。従って、ＭＯＳトランジスタＭＮ４とＭＮ７はカレントミラー回路として動作することができない。ＭＯＳトランジスタＭＮ８は、ＭＯＳトランジスタＭＮ３によって電流ＩＰ３を流すようなゲート電圧でバイアスされるため、電流ＩＰ３に依存した対応するモニタ電流ＩＭＮＴが出力される。
【００３４】
さらに、差動対回路の電流ＩＰ３とＩＰ４が等しい場合を考える。このとき、ＭＯＳトランジスタＭＮ７とＭＮ８はともに同じゲート電圧でバイアスされるため、ＭＯＳトランジスタＭＮ７は線形領域で動作する。ＭＯＳトランジスタＭＮ８は飽和領域動作となるため、電流ＩＰ３とＩＰ４に依存した対応するモニタ電流ＩＭＮＴが出力される。
【００３５】
なお、図５Ｃにおいて、電流ＩＰ３，ＩＰ４のうちのいずれか小さい方の電流（最小電流）は電流ＩＭＮＴａとなるが、２つのＭＯＳトランジスタＭＮ７，ＭＮ８が直列直接された場合のゲート・ソース間電圧の関係のため実際には、図５Ｃに示すように、電流ＩＭＮＴａよりも若干小さいモニタ電流ＩＭＮＴが流れる。
【００３６】
図６Ａは図３のオペアンプ回路の電流比較回路４の動作を説明するための回路図である。また、図６Ｂ（ａ）は図３のオペアンプ回路の電流比較回路４の動作を説明するための、モニタ電流ＩＭＮＴに対する電流ＩＭＮＴ，ＩＢＩＡＳ特性を示すグラフであり、図６Ｂ（ｂ）は図３のオペアンプ回路の電流比較回路４の動作を説明するための、モニタ電流ＩＭＮＴに対する電圧ＶＭ特性を示すグラフであり、図６Ｂ（ｃ）は図３のオペアンプ回路の電流比較回路４の動作を説明するための、モニタ電流ＩＭＮＴに対する適応電流ＩＡＤＰ特性を示すグラフである。
【００３７】
図６Ａにおいて、ＭＯＳトランジスタＭＮ２とＭＰ９が電流比較回路４を構成し、ＭＯＳトランジスタＭＰ５が電流増幅回路５を構成する。ＭＯＳトランジスタＭＮ２はバイアス電流ＩＢＩＡＳを流し、ＭＯＳトランジスタＭＰ９はモニタ電流ＩＭＮＴを流す。バイアス電流ＩＢＩＡＳとモニタ電流ＩＭＮＴの関係を図６Ｂ（ａ）に示す。バイアス電流ＩＢＩＡＳは定電流であり、モニタ電流ＩＭＮＴが変化する様子を示している。モニタ電流ＩＭＮＴが変化することにより、接続点４１の電圧ＶＭが図６Ｂ（ｂ）に示す通り変化する。この電圧が、電流増幅回路５のＭＯＳトランジスタＭＰ５のゲートに印加されるため、図６Ｂ（ｃ）に示す通り、接続点４１の電圧ＶＭが低下するとＭＯＳトランジスタＭＰ５は大きな電流を流し、接続点４１の電圧ＶＭが高くなるとＭＯＳトランジスタＭＰ５は小さな電流を流すように制御される。
【００３８】
次いで、適応バイアス電流発生回路１０を用いたオペアンプ回路の動作について以下に説明する。
【００３９】
適応バイアス電流発生回路１０を用いたオペアンプ回路は、図５Ａ〜図６Ｂを参照して説明した通り、入力電圧ＶＩＮ＋，ＶＩＮ−の変化に応じてモニタ電流ＩＭＮＴが変化し、この変化を電流比較によって検出し、適応バイアス電流ＩＡＤＰを制御する。図６Ｂに示す通り、モニタ電流ＩＭＮＴの変化に対して適応バイアス電流ＩＡＤＰは逆相で変化する。すなわち、定常動作時にはバイアス電流ＩＢＩＡＳで安定化するが、モニタ電流ＩＭＮＴが変化すると、これをバイアス電流ＩＢＩＡＳに戻すようにフィードバック動作する。
【００４０】
以上のように構成された、適応バイアス電流発生回路１０を用いたオペアンプ１の回路動作について以下に説明する。
【００４１】
（１）入力電圧：ＶＩＮ＋＝ＶＩＮ−のとき：差動対の両パスには等しい電流が流れ、適応バイアス電流発生回路１０により取り出される電流は最大となる。フィードバック構成によりバイアス電流ＩＢＩＡＳとモニタ電流ＩＭＮＴが等しくなるように動作する。
（２）入力電圧：ＶＩＮ＋≠ＶＩＮ−のとき：入力電圧ＶＩＮ＋，ＶＩＮ−が変化すると差動対の一方のパスにテイル電流ＩＴＡＩＬのほとんどが流れ、もう一方のパスには微小な電流が流れる。適応バイアス電流発生回路１０では最小電流に依存した対応する電流を出力するためモニタ電流ＩＭＮＴには微小な電流が流れる。一方、ＭＯＳトランジスタＭＮ２はバイアス電流ＩＢＩＡＳを流すため、接続点４１の電位ＶＭが低下し、すなわちＭＯＳトランジスタＭＰ５のゲート電圧が下がることで適応バイアス電流ＩＡＤＰは大電流となる。
【００４２】
このように、モニタ電流ＩＭＮＴをモニタしてフィードバック制御することで、入力電圧ＶＩＮ＋，ＶＩＮ−に差が生じた場合のみに適応バイアス電流ＩＡＤＰが増加し、高速動作を可能にする。また、入力電圧ＶＩＮ＋，ＶＩＮ−が変化しない待機時においては微小電流動作であるため低消費電力特性を実現している。
【００４３】
図６Ｃは図６Ａの電流比較回路４の変形例である電流比較回路４ａの構成を示す回路図である。図６Ａの電流比較回路４においては、互いに直列接続されたＭＯＳトランジスタＭＰ９，ＭＮ２を備え、ＭＯＳトランジスタＭＰ９のゲートにモニタ電流ＩＭＮＴに対応する電圧ＶＢ２が印加されかつＭＯＳトランジスタＭＮ２に固定バイアス電圧ＶＢ１が印加されているが、本発明はこれに限らず、図６Ｃの変形例のごとく構成してもよい。すなわち、ＭＯＳトランジスタＭＰ９のゲートに固定バイアス電圧ＶＢ１ａが印加されかつＭＯＳトランジスタＭＮ２にモニタ電流ＩＭＮＴに対応する電圧ＶＢ２ａが印加され、接続点４１の電圧ＶＭによりＭＯＳトランジスタＭＮ１０に流れる適応バイアス電流ＩＡＤＰを制御するように構成してもよい。
【００４４】
図７は本発明の第１の変形例に係るオペアンプ回路の構成を示す回路図である。図７の第１の変形例は、図３の実施形態に比較して、
（ａ）バイアス電流源回路２ａは、バイアス電流源回路２に比較して、電流源３２及びＭＯＳトランジスタＭＮ１のみで構成したこと、
（ｂ）オペアンプ１ａは、オペアンプ１に比較して、ＭＯＳトランジスタＭＰ２を省略したことを特徴としている。
【００４５】
すなわち、図３で示した実施形態のオペアンプ回路では、オペアンプ１に供給するバイアス電流ＩＢＩＡＳと適応バイアス電流ＩＡＤＰを異なるＭＯＳトランジスタＭＰ２とＭＰ５で供給していた。これをＭＯＳトランジスタＭＰ５のみに共通化することで回路を簡単化することができる。
【００４６】
図８は本発明の第２の変形例に係るオペアンプ回路の電流モニタ回路３ａを示す回路図である。図８の第２の変形例は、図３の実施形態に比較して、電流モニタ回路３に並列に、ＭＯＳトランジスタＭＮ７ａ，ＭＮ８ａを直列接続してなる電流モニタ回路３ｃをさらに接続したことを特徴としている。
【００４７】
図４で示した電流モニタ回路３は、グランド側に配置されたＭＯＳトランジスタＭＮ７が常に差動対回路の電圧Ｖ１をモニタし、直列接続した上段に配置されたＭＯＳトランジスタＭＮ８が常に差動対回路の電圧Ｖ２をモニタする。すなわち、図４の電流モニタ回路３には非対称性がある。これを緩和するために、対称性がある図８の電流モニタ回路３ａを構成した。図８の回路構造から明らかなように、差動対回路の電圧Ｖ１はＭＯＳトランジスタＭＮ８のゲート及びＭＯＳトランジスタＭＮ７ａのゲートに印加され、差動対回路の電圧Ｖ２はＭＯＳトランジスタＭＮ７のゲート及びＭＯＳトランジスタＭＮ８ａのゲートに印加される。従って、対称性を有する電流モニタ回路３ａを構成することにより、電流モニタ回路３ａを構成する各ＭＯＳトランジスタのゲート・ソース間電圧を平均化することで、図４の電流モニタ回路３における非対称性を緩和することができ、モニタ電流ＩＭＮＴを正確にモニタすることができる。
【００４８】
図９は本発明の第３の変形例に係るオペアンプ回路の電流モニタ回路３ｂを示す回路図である。また、図１０Ａは図９の電流モニタ回路３ｂの第１の動作を示す回路図であり、図１０Ｂは図９の電流モニタ回路３ｂの第２の動作を示す回路図である。
【００４９】
図４の電流モニタ回路３は直列接続した２つのＭＯＳトランジスタＭＮ７，ＭＮ８で最小モニタ電流ＩＭＮＴ（図５Ｃ）を検出していた。別手法として、図９に示す電流モニタ回路３ｂの構成によっても所望のモニタ電流ＩＭＮＴをモニタすることができる。図９において、差動対回路の電圧Ｖ１，Ｖ２は、バイアス電流２ＩＢＩＡＳの電流源３３によりバイアス電流が供給されかつ並列接続されたＭＯＳトランジスタＭＰＭ１，ＭＰＭ２の各ゲートに印加され、電流モニタ回路３ｂは、バイアス電流ＩＢＩＡＳの電流源３４に接続されたＭＯＳトランジスタＭＰＭ３と対をなすＭＯＳトランジスタＭＮＭ１によりモニタ電流ＩＭＮＴを生成する。
【００５０】
以上のように構成された図９の電流モニタ回路３ｂの動作について以下、図１０Ａ及び１０Ｂを用いて説明する。
【００５１】
差動対回路の電圧Ｖ１とＶ２のうち、電圧Ｖ１の方が電圧Ｖ２よりも小さいときを考える。このとき、図１０Ａに示すように、電圧Ｖ２に関係するＭＯＳトランジスタＭＰＭ２はオフとなり、その回路は実質的に関与しないので点線で図示している。２つのＰＭＯＳトランジスタＭＰＭ１とＭＰＭ２はそれぞれソースフォロワを構成し、電流源３３の他端側の接続点４２の電位ＶＡは共通である。従って、電圧Ｖ１が電圧Ｖ２よりも小さいとき、電圧Ｖ１が入力されたＭＯＳトランジスタＭＰＭ１のゲート・ソース間電圧の方がＭＯＳトランジスタＭＰＭ２のゲート・ソース間電圧よりも大きくなる。すなわち、バイアス電流２ＩＢＩＡＳのうち、ＭＯＳトランジスタＭＰＭ３に流れる電流ＩＢＩＡＳを除いた電流ＩＢＩＡＳがＭＯＳトランジスタＭＰＭ１を流れる。これにより、接続点４２の電圧ＶＡは、電圧Ｖ１にＭＯＳトランジスタＭＰＭ１のゲート・ソース間電圧を加算した電圧となる。この電圧からバイアス電流ＩＢＡＩＳが流れるＭＯＳトランジスタＭＰＭ３によってゲート・ソース間電圧を減算することで、ＭＯＳトランジスタＭＰＭ３，ＭＮＭ１の各ゲートの接続点４３の電圧ＶＢは電圧Ｖ１となる。すなわち、ＭＯＳトランジスタＭＰＭ１で加算されるゲート・ソース間電圧と、ＭＯＳトランジスタＭＰＭ３で減算されるゲート・ソース間電圧は等しい。これは、流れる電流がどちらもＩＢＩＡＳで等しいためである。電圧ＶＢが入力されるＭＯＳトランジスタＭＮＭ１によってモニタ電流ＩＭＮＴが出力され、差動対回路を流れる２つの電流のうち小さな電流を出力することができる。
【００５２】
また、差動対回路の電圧Ｖ１とＶ２のうち、電圧Ｖ２の方が電圧Ｖ１よりも小さいときを考える。このとき、図１０Ｂに示すように、電圧Ｖ１に関係するＭＯＳトランジスタＭＰＭ１はオフとなり、その回路は実質的に関与しないので点線で図示している。この場合においても、上記と同様の動作を行う。
【００５３】
図１１は本発明の第４の変形例に係るオペアンプ回路の構成を示す回路図である。すなわち、図１１のオペアンプ回路は、２ステージオペアンプ１ｂへ適応バイアス電流発生回路２ｂを適用した例を示す。２ステージオペアンプ１ｂは、基本差動対回路とソース接地増幅器から構成される。１段構成のオペアンプよりも利得を大きく設定できるので一般的に利用されている。図１１のオペアンプ１ｂは、差動対回路を流れる電流をモニタするために、図３のオペアンプ１に比較して、電流モニタ用の差動対回路（ＭＰ３ａ，ＭＮ３ａ，ＭＰ４ａ，ＭＮ４ａ）を追加したことを特徴とする。これにより、２ステージオペアンプ１ｂの差動対回路を流れる電流をモニタし、入力電圧ＶＩＮ＋とＶＩＮ−に応じてモニタ電流ＩＭＮＴを増幅することができる。
【００５４】
図１１のオペアンプ回路では、適応バイアス技術を用いることにより、初段の差動対回路の高速化を実現することができる。しかし、出力段における高速化に対しては未対応である。一般的には、差動対回路を流れる電流に対して、ソース接地増幅器の出力段を流れる電流は大きいことから差動対回路を流れる電流を増幅することで高速化できる場合が多い。しかし、さらなる高速化を実現するためには、出力段の高速化も必要となる。これを実現するための回路を以下に示す。
【００５５】
図１２は本発明の第５の変形例に係るオペアンプ回路の構成を示す回路図である。また、図１３は図１２のオペアンプ回路の基本構成を示すブロック図である。すなわち、図１２は、図１１の改良型オペアンプ回路の構成を示す。このオペアンプ回路は、図１３に示すアーキテクチャにより構成される。すなわち、オペアンプをメインオペアンプ１Ａ（図３のオペアンプ１で使用するＭＯＳトランジスタ）とサブオペアンプ１Ｂ（ＭＯＳトランジスタＭＰ３ａ，ＭＰ４ａ，ＭＰ７ａ；ＭＮ３ａ，ＭＮ４ａ，ＭＮ６ａ）に分けた構成である。ここで、メインオペアンプ１Ａは利得を確保するための、サブオペアンプ１Ｂは高速化を実現するための役割を持つ。
【００５６】
以上の実施形態及び変形例において、差動増幅回路の１つとしてオペアンプ回路の一例を示しているが、本発明はこれに限らず、差動対回路を含む差動増幅回路を構成してもよく、例えば差動対回路を含むコンパレータなどの差動増幅回路を構成してもよい。
【実施例】
【００５７】
本発明者らは、図３の実施形態に係るオペアンプ回路を０．１８μｍスタンダードＣＭＯＳプロセスによりシミュレーションして評価した。比較回路として、図３のオペアンプ回路において適応バイアス技術を用いない１段構成のオペアンプ（第１の従来例）と適応バイアス技術を用いた既存回路（非特許文献２に開示された第２の従来例）を用いた。シミュレーション条件は、電源電圧Ｖｄｄを３．０Ｖとし、入力パルス波を０．５〜１．３Ｖｐｐで周波数１ｋＨｚとした。また、安定性確保のための位相補償容量はそれぞれＣＣ１＝１４６．５ｆＦ、ＣＣ２＝ＣＣ３＝１１１．２ｆＦ、ＣＬ＝９８８．８ｆＦとした。
【００５８】
図１４（ａ）は図３の実施形態及び第２の従来例に係る各オペアンプ回路のシミュレーション結果であって、入出力信号波形を示す波形図であり、図１４（ｂ）はそのときの電流波形を示す波形図である。すなわち、図１４（ａ）及び（ｂ）に本実施形態に係るオペアンプ回路をユニティ・ゲイン・バッファ構成にしたときの入出力波形と、適応バイアス電流ＩＡＤＰを示す。第２の従来例に係るオペアンプ回路の出力波形と比較している。図１４（ａ）及び（ｂ）から明らかなように、第２の従来例と比較して、実施形態に係るオペアンプ回路は高速応答を実現できていることが確認できる。入力電圧が上がった際に、すなわち入力電圧ＶＩＮ＋≠ＶＩＮ−のとき、適応電流ＩＡＤＰが発生され、それと共に出力波形が立ち上がっている。これにより、入力電圧ＶＩＮ＋とＶＩＮ−の変動に対して適応バイアス電流発生回路１０の制御により適応電流ＩＡＤＰが発生されることを確認した。
【００５９】
図１５は図３の実施形態に係るオペアンプ回路のシミュレーション結果であって、差電圧ΔＶＩＮに対する適応電流ＩＡＤＰを示すグラフである。すなわち、図１５は、基準電源電圧１．５Ｖ、入力電圧０〜３ＶによるＤＣ解析を行った結果求めた入力間電圧に対するＩＡＤＰの関係性を示す。図１５から明らかなように、入力電圧の差（ΔＶＩＮ＝ＶＩＮ＋−ＶＩＮ−）が大きくなるほど適応電流ＩＡＤＰが増加しており、必要に応じたバイアス電流が発生されている。
【００６０】
図１６は図３の実施形態、第１及び第２の従来例に係る各オペアンプ回路のシミュレーション結果であって、バイアス電流ＩＢＩＡＳに対する立ち上がりスルーレートＳＲ＋を示すグラフである。また、図１７は図３の実施形態、第１及び第２の従来例に係る各オペアンプ回路のシミュレーション結果であって、バイアス電流ＩＢＩＡＳに対する立ち下がりスルーレートＳＲ−を示すグラフである。このとき、オペアンプ回路はユニティ・バッファ・ゲイン構成とした。図１６及び図１７から明らかなように、各オペアンプ回路でバイアス電流に比例してスルーレートＳＲ＋、ＳＲ−が増加することを確認した。第２の従来例は第１の従来例に対して、スルーレートＳＲ＋、ＳＲ−ともに約２倍程度の高速化となっている。一方、本実施形態に係るオペアンプ回路では、第１の従来例に対してスルーレートＳＲ＋が約５倍、スルーレートＳＲ−が約７倍程度の高速化を実現した。
【００６１】
図１８は図３の実施形態、及び第２の従来例に係る各オペアンプ回路のシミュレーション結果であって、消費電流の周波数特性を示すグラフである。ここで、第１の従来例に係るオペアンプ回路は一定の電流が供給されるので周波数依存はないので、本実施形態と第２の従来例を比較した。図１８から明らかなように、第２の従来例と本実施形態に係るオペアンプ回路は、周波数が高くなるに従い消費電流が増加し、それぞれ約４．４ｎＡ／ｋＨｚ、４．０ｎＡ／ｋＨｚの増加となっている。従って、本実施形態に係るオペアンプ回路の消費電流は周波数依存度が低く高い周波数においても低消費電力で動作ができる。また、利用最大周波数ｆｍａｘは第２の従来例と本実施形態のオペアンプ回路でそれぞれ３２ｋＨｚ、７０ｋＨｚとなり、本実施形態に係るオペアンプ回路の方が利用できる周波数帯域を拡大することができる。
【００６２】
図１９は図３の実施形態に係るオペアンプ回路のシミュレーション結果であって、適応バイアスループ回路の（ａ）利得及び（ｂ）位相の周波数特性（ボード線図）を示すグラフである。すなわち、オペアンプ回路におけるフィードバック回路の安定性を検証した。図１９から明らかなように、本実施形態に係るオペアンプ回路において、利得は４３．９ｄＢ、位相余裕は６１．３度であった。これより、本実施形態に係るオペアンプ回路は位相余裕が６０度程度確保されていることから安定性が保証されたオペアンプ回路であることを確認した。
【００６３】
図２０は図３の実施形態に係るオペアンプ回路のシミュレーション結果であって、オペアンプ回路全体の（ａ）利得及び（ｂ）位相の周波数特性（ボード線図）を示すグラフである。すなわち、オペアンプ回路全体の安定性についても検討した。図２０から明らかなように、本実施形態に係るオペアンプ回路において、利得は６１．５ｄＢ、位相余裕は５７．５度であった。これよりオペアンプ回路全体においても安定動作を確認できた。その他のオペアンプ回路の利得と位相余裕については図２１に示す。
【００６４】
図２１は図３の実施形態、第１及び第２の従来例に係る各オペアンプ回路のシミュレーション結果における性能諸元を示す表である。図２１から明らかなように、本実施形態に係るオペアンプ回路は、第１及び第２の従来例に比較して、高速かつ低消費電力での動作を実現できることを確認した。
まとめ
【００６５】
以上説明したように、上記バイアス電流発生回路１０を用いた本発明に係る超低消費電力オペアンプ回路によれば、バイアス電流発生回路１０は２つの入力電圧を監視し、差動対回路とバイアス電流発生回路１０のネガティブフィードバック構成により適応バイアス電流を制御する。ここで、適応バイアス電流を発生するのは２つの入力電圧が一致しない場合のみであるため、高速かつ低消費電力で動作することができる。
【産業上の利用可能性】
【００６６】
以上詳述したように、本発明に係るバイアス電流発生回路を用いたオペアンプ回路によれば、上記バイアス電流発生回路は２つの入力電圧を監視し、差動対回路とバイアス電流発生回路のネガティブフィードバック構成により適応バイアス電流を制御する。ここで、適応バイアス電流を発生するのは２つの入力電圧が一致しない場合のみであるため、高速かつ低消費電力で動作することができる。
【符号の説明】
【００６７】
１…オペアンプ、
１Ａ…メインオペアンプ、
１Ｂ…サブオペアンプ、
２…バイアス電流源回路、
３，３ａ，３ｂ，３ｃ…電流モニタ回路、
４…電流比較回路、
５…電流増幅回路、
１０…適応バイアス電流発生回路、
２１，２２…入力端子、
２３…出力端子、
３１〜３４…電流源、
４１〜４３…接続点、
ＣＣ１，ＣＣ２，ＣＣ３，ＣＬ…位相補償容量、
ＩＡＤＰ…適応電流、
ＩＢＩＡＳ…バイアス電流、
ＩＭＮＴ…モニタ電流、
ＩＴＡＩＬ…テイル電流、
ＭＰ１〜ＭＰ９，ＭＰ３ａ〜ＭＰ８ａ，ＭＰＭ１〜ＭＰＭ３…ＰチャンネルＭＯＳＦＥＴ、
ＭＮ１〜ＭＮ１０，ＭＮ３ａ〜ＭＮ８ａ，ＭＮＭ１…ＮチャンネルＭＯＳＦＥＴ、
ＶＩＮ＋，ＶＩＮ−…入力電圧、
ＶＯＵＴ…出力電圧。
【図１】
0005503671.tif 000002
【図２】
0005503671.tif 000003
【図３】
0005503671.tif 000004
【図４】
0005503671.tif 000005
【図５Ａ】
0005503671.tif 000006
【図５Ｂ】
0005503671.tif 000007
【図５Ｃ】
0005503671.tif 000008
【図６Ａ】
0005503671.tif 000009
【図６Ｂ】
0005503671.tif 000010
【図６Ｃ】
0005503671.tif 000011
【図７】
0005503671.tif 000012
【図８】
0005503671.tif 000013
【図９】
0005503671.tif 000014
【図１０Ａ】
0005503671.tif 000015
【図１０Ｂ】
0005503671.tif 000016
【図１１】
0005503671.tif 000017
【図１２】
0005503671.tif 000018
【図１３】
0005503671.tif 000019
【図１４】
0005503671.tif 000020
【図１５】
0005503671.tif 000021
【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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