(57)【特許請求の範囲】
【請求項１】
第１の面、第２の面、Ｉ／Ｏパッドを含んで構成された集積回路チップ及び貫通接続構造物を含む層フレームと、
前記第１又は第２の面上に配置されて成る露出した導電性パッドと、
を含んで構成され、
前記貫通接続構造物は前記層フレームに形成された開口内に配置され、該開口の側壁の隙間が封入材料で充たされ、
前記貫通接続構造物は、前記層フレームを貫いて前記第１の面又は前記第２の面上に在る複数の素子からの電気信号の経路を形成する導電性構造物を含み、
前記Ｉ／Ｏパッドは、電気配線によって前記導電性構造物に電気的に接続され、
前記露出した導電性パッドは、前記導電性構造物に電気的に接続され、
前記集積回路チップと前記貫通接続構造物とは同じ厚さを有する、
ことを特徴とする層構造体。
【請求項２】
前記導電性構造物は、金属化ポリマーカラムを含んで構成されたことを特徴とする請求項１記載の層構造体。
【請求項３】
前記金属化ポリマーカラムは、異方性導電膜又は異方性導電ペーストを含んで構成されたことを特徴とする請求項２記載の層構造体。
【請求項４】
前記導電性構造物は、さらに複数のスタッドバンプを含んで構成されたことを特徴とする請求項１記載の層構造体。
【請求項５】
前記露出した導電性パッドは、電気配線によって前記導電性構造物に電気的に接続されていることを特徴とする請求項１記載の層構造体。
【請求項６】
第１の面、第２の面、第１のＩ／Ｏパッドを含む第１の集積回路チップ及び第１の貫通接続構造物を含んで構成された第１の層フレームを含む第１の層構造体であり、前記第１の貫通接続構造物は前記第１の層フレームに形成された第１の開口内に配置され、該第１の開口の側壁の隙間が封入材料で充たされ、前記第１の貫通接続構造物は、前記第１の層フレームを貫いて前記第１の面又は前記第２の面上に在る複数の素子からの電気信号の経路を形成する第１の導電性構造物を含んで構成され、前記第１のＩ／Ｏパッドは第１の電気配線によって前記第１の導電性構造物に電気的に接続され、前記第１の集積回路チップと前記第１の貫通接続構造物とは同じ厚さを有する、第１の層構造体と、
第３の面、第４の面、第２のＩ／Ｏパッドを含む第２の集積回路チップ及び第２の貫通接続構造物を含んで構成された第２の層フレームを含む第２の層構造体であり、前記第２の貫通接続構造物は前記第２の層フレームに形成された第２の開口内に配置され、該第２の開口の側壁の隙間が封入材料で充たされ、前記第２の貫通接続構造物は、前記第２の層フレームを貫いて前記第３の面又は前記第４の面上に在る複数の素子からの電気信号の経路を形成する第２の導電性構造物を含んで構成され、前記第２のＩ／Ｏパッドは第２の電気配線によって前記第２の導電性構造物に電気的に接続され、前記第２の集積回路チップと前記第２の貫通接続構造物とは同じ厚さを有する、第２の層構造体と、
前記第１の導電性構造物に電気的に接続され、前記第１又は第２の面上に配置された第１の導電性パッドと、
前記第２の導電性構造物に電気的に接続され、前記第３又は第４の面上に配置された第２の導電性パッドと、
前記第１のＩ／Ｏパッドと前記第２のＩ／Ｏパッドとを電気的に接続するように形成された第３の導電性構造物と、
を含んで構成されたことを特徴とする積層体。
【請求項７】
前記第３の導電性構造物は、異方性導電膜又は異方性導電ペーストを含んで構成されたことを特徴とする請求項６記載の積層体。
【請求項８】
前記第３の導電性構造物は、金属化ポリマーカラムを含んで構成されたことを特徴とする請求項６記載の積層体。
【請求項９】
前記第３の導電性構造物は、複数の積み重ねられたスタッドバンプを含む積み重ねられたスタッドバンプカラムを含んで構成されたことを特徴とする請求項６記載の積層体。
【請求項１０】
前記第１及び第２の層構造体間にさらに熱管理層を含んで構成したことを特徴とする請求項６記載の積層体。
【請求項１１】
前記第１及び第２の層構造体間にさらに銅製のシムを含んで構成したことを特徴とする請求項６記載の積層体。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、一般的に、超小型回路を備えた積層可能な層構造体に関し、特に、１以上の集積回路チップや、１以上の相互接続するエリアや、成型された又は前形成された層フレームに埋め込まれている「貫通接続構造物」を含み、コンパクトな三次元の超小型電子モジュールを製造するために積層され電気的に相互に接続される積層可能な層構造体及び積層体に関するものである。
【背景技術】
【０００２】
１以上の同種又は異種の集積回路チップをそれぞれ備え、非常に薄く積層可能な層を形成する技術は、軍事、宇宙、セキュリティ及びその他の用途で使用するために組み立てられる電子装置の高密度化、高速化を可能にする。
【０００３】
「新層」或は「新積層」と呼ばれる層及びモジュールの例は、米国特許第6,797,537号の「密閉型集積回路チップを備え、１以上の重なる相互接続層を有する積層可能な層の製造方法」、米国特許第6,784,547号の「密閉型集積回路チップを備え、１以上の重なる相互接続層を有する積層可能な層」、米国特許第6,117,704号の「密閉型チップを備えた積層可能な層」、米国特許第6,072,234号の「異なった大きさの密閉型ＩＣチップを備えた層状の新チップの積層」、及び米国特許5,953,588号の「密閉型ＩＣチップを備えた積層可能な層」の中に開示されている。そして、その全てが参照されて本明細書に組み入れられており、その全てが譲受人であるアービン・センサーズ社に譲渡されている。
【０００４】
非常に薄いマイクロ電子層を積層し相互接続することにより、リード長が短くなって寄生インピーダンスが低下し電子の飛行時間が短縮されて回路の動作速度が一部で速くなる。このような非常に多数の回路と層配線とを組み合わせれば、小さな体積の中に比較的大規模なＩ／Ｏ設計をすることができる。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
上記特徴を組み合わせ、周知のプロセスを使用して比較的低価格で製造することができる層構造体が要求されている。
【課題を解決するための手段】
【０００６】
１以上の同種又は異種の集積回路チップ（ＩＣ）及び「フィードスルーないし貫通接続構造物」とも呼ばれる１以上のエリアを相互に接続する構造物を備えた積層可能な層構造体が開示されている。本発明による層構造体は、第１の面、第２の面、Ｉ／Ｏパッドを含んで構成された集積回路チップ及び前形成の貫通接続構造物を含む層フレームと、前記第１又は第２の面上に配置されて成る露出した導電性パッドと、を含んで構成され、前記前形成の貫通接続構造物が前記層フレームを貫いて前記第１の面又は前記第２の面上に在る複数の素子からの電気信号の経路を形成する導電性構造物を含み、前記Ｉ／Ｏパッドが電気配線によって前記導電性構造物に電気的に接続され、前記露出した導電性パッドが前記導電性構造物に電気的に接続されたものである。
【０００７】
また、本発明による積層体は、第１の面、第２の面、第１のＩ／Ｏパッドを含む第１の集積回路チップ及び第１の前形成の貫通接続構造物を含んで構成された第１の層フレームを含み、前記第１の前形成の貫通接続構造物が前記第１の層フレームを貫いて前記第１の面又は前記第２の面上に在る複数の素子からの電気信号の経路を形成する第１の導電性構造物を含んで構成され、前記第１のＩ／Ｏパッドが第１の電気配線によって前記第１の導電性構造物に電気的に接続されて成る第１の層構造体と、第３の面、第４の面、第２のＩ／Ｏパッドを含む第２の集積回路チップ及び第２の前形成の貫通接続構造物を含んで構成された第２の層フレームを含み、前記第２の前形成の貫通接続構造物が前記第２の層フレームを貫いて前記第３の面又は前記第４の面上に在る複数の素子からの電気信号の経路を形成する第２の導電性構造物を含んで構成され、前記第２のＩ／Ｏパッドが第２の電気配線によって前記第２の導電性構造物に電気的に接続されて成る第２の層構造体と、前記第１の導電性構造物に電気的に接続され、前記第１又は第２の面上に配置された第１の導電性パッドと、前記第２の導電性構造物に電気的に接続され、前記第３又は第４の面上に配置された第２の導電性パッドと、前記第１のＩ／Ｏパッドと前記第２のＩ／Ｏパッドとを電気的に接続するように形成された第３の導電性構造物と、を含んで構成されたものである。
【０００８】
このように、本発明の複数の層構造体を積層し相互接続することにより、比較的小さな形状の要素内に高密度に配線して積層された層構造体を備える本発明の積層体としての三次元形の超小型電子モジュールの製造を可能とする。
【発明を実施するための最良の形態】
【０００９】
図１Ａ及び１Ｂは、それぞれ、層フレームの厚みを誇張した本発明の層構造体の実施形態を示している。なお、各図において、同一符号は同一の要素を示している。以下に詳述するように、層構造体１は、一般に、第１の面５と、反対側の第２の面１０とを有している。さらに、層構造体１は、層フレーム１５と、１以上の集積回路チップ２０と、１以上の貫通接続構造物２５とを備えている。
【００１０】
集積回路チップ２０は、チップ上に能動回路と、能動回路を往復する電気信号の経路用としての１以上のＩ／Ｏパッド３５とを備えている。
【００１１】
Ｉ／Ｏパッド３５は、層フレーム１５の厚み内に集積回路チップ２０を埋め込むことにより、第１の面５と実質的に同一面となるように層フレーム１５に配置され、以下に更に詳述する。
【００１２】
図２Ａは相互に接続された二層からなる積層可能な層構造体１の断面図である。貫通接続構造物２５は、第１の面５を終端とする第１の端子端部４５、及び第２の面１０を終端とする第２の端子端部５０を有する１以上の導電性構造物４０を備えている。このように電気的に面接続することにより、層構造体１の各面とそこにある素子との間を層フレーム１５の厚みを介して往復する電気信号の経路を確保することができる。
【００１３】
導電トレースないし電気配線（以下、一律に「電気配線」と記載する）５５が第１の面５に形成されており、第２の端子端部５０に電気的に接続される第１の面５の第１の端子端部４５に対してＩ／Ｏパッド３５を電気的に接続するようになっている。第２の端子端部５０は、第２の面１０に位置して接続可能となっている。
【００１４】
図１Ａ、図２Ａ、図３Ａ及び３Ｂに示されている層構造体１のより好ましい他の実施形態において、１以上の前形成された貫通接続構造物２５及び１以上のＩ／Ｏパッド３５をそれぞれ備える１以上の前形成された集積回路チップ２０は、初期の厚さを有する層構造体１を形成するためにEpoxy Set 3030のような適当なポッティング材料を使用して、層フレーム１５の所定位置の誘電体内に埋め込まれている。各種の集積回路チップ２０が成型された層フレーム内に設けられてもよい。この場合、集積回路チップ２０は、特に制限はなく、パッケージされたチップ、パッケージされていないチップ又は非パッケージのチップ、ＦＰＧＡチップ、マイクロプロセッサーチップ、メモリチップ等のものであってもよい。
【００１５】
同種又は異種のチップがユーザの最終要求に応じて、層フレーム１５に組み入れられてもよい。別個に形成される貫通接続構造物２５は、本発明の一実施形態の層構造体１の中への後の組み入れのために、別個の処理により作られてもよく、別の供給元から購入されてもよい。
【００１６】
集積回路チップ２０の能動回路及び前形成された貫通接続構造物２５の表面は、全ての要素表面が第１の面５で実質的に同一面となるようにして、層体積内に埋め込まれる。これは、例えば、実質的に厚みが等しい集積回路チップ２０及び前形成された貫通接続構造物２５を準備し、仮接着剤を使用して型の中に集積回路チップ２０上の能動回路と貫通接続構造物２５の表面とを固定することにより実現することができる。上記各要素は、集積回路チップ２０及び貫通接続構造物２５とほぼ同じ厚みの封止材料中に埋め込まれる。
【００１７】
次に、第２の面１０の所定部分、集積回路チップ２０の不活性な表面及び貫通接続構造物２５の上記表面と反対側の面が削り戻される。即ち、研削、研磨、ＣＭＰ或は同等の手段により封止材料の過剰肉厚部分が除去される。これにより、層構造体が平坦化され、所要の厚みに形成される。
【００１８】
さらに、型の中に集積回路チップ２０の活性な表面及び貫通接続構造物２５を接合した仮接着剤が取り除かれ、接続可能なＩ／Ｏパッド３５と接続可能な第１及び第２の端子端部４５，５０を有する貫通接続構造物２５とをそれぞれ備えた層構造体１が形成される。
【００１９】
既知の半導体パッケージングプロセス及び薄くするプロセスを使用して、層厚みを100μm〜200μmの範囲内に薄型化できることは自明である。
【００２０】
所要の薄型化がなされた後、ポリイミドのような誘電体又は絶縁体の層５７が層構造体１の第１及び第２の面５，１０上に形成される。Ｉ／Ｏパッド３５及び導電性の第１の端子端部４５は、既知のフォトリソグラフィプロセスを使用して、相互接続位置を形成すべく誘電体層５７を貫通して露出される。そして、この露出部分が接続パッド５８（第１の導電性パッド）となる。露出されたＩ／Ｏパッド３５や露出された第１の端子端部４５の中の選択されたものは、金属の電気配線５５を使用して、所定の位置に相互接続及び／又は配線される。金属の電気配線５５は、フォトリソグラフィ技術において知られているように、適当な導電性構造物４０、接続パッド５８及びＩ／Ｏパッド３５を相互に接続するために形成される。
【００２１】
また、相互接続するための接続パッド５８は、電気配線の露出部分により、各層表面上の所要位置に適宜形成されてもよい。図２Ａに示されているような複数の金属配線層は、多層の配線構造を形成するために、ポリイミド形成ステップ、ビアホール構造形成ステップ及び金属配線形成ステップを繰返し実行することにより容易に形成することができる。このような層構造体１（第１の層構造体）の表面の金属の多層配線は、層の表面に複雑な回路形成を可能にし、ＦＰＧＡ（field programmable gate array）のような高密度のＩ／Ｏを有する演算素子において有用である。
【００２２】
好ましい実施形態としての本実施形態においては、第２の面１０に貫通接続構造物２５の第２の端子端部５０が露出しており、そのうちの幾つか又は全てがＩ／Ｏパッド３５と電気的に接続されている。上述のプロセスを使用して第２の面１０に露出された第２の端子端部５０は、例えば、外側に突出して接続パッド５８上に形成された導電性の金属化ポリマーカラム６０、露出した第１又は第２の端子端部４５，５０、電気配線５５の露出した部分を使用して、隣接して積み重ねられた第２の層構造体としての他の層構造体１の第３又は第４の面上に配置された接続パッド５８（第２の導電性パッド）に電気的に接続される。
【００２３】
図１Ｂ及び図４Ａ及び４Ｂに示されている本発明の層フレーム１５の他の好ましい実施形態においては、非常に薄い層フレーム構造体が高抵抗のシリコンウェハ、例えば約100Ω/cmよりも大きい抵抗を有するシリコンウェハにより形成される。シリコン使用チップ（以下「ダイ・イン・シリコン（die-in-silicon）」という）の層構造体を形成する層構造材料として高抵抗のシリコンを使用すれば、埋め込まれた能動シリコン集積回路チップ及び／又はシリコン貫通接続構造物と熱膨張係数（ＣＴＥ）をよく適合させることができる。
【００２４】
また、別製造されるシリコン貫通接続構造物２５が、シリコンの層フレーム材料内及びそれを貫通して直接設けられる。これにより、一体的な層フレーム及び貫通接続構造物組立体としての有益な効果、及び熱膨張率が良く適合することによる有益な効果を有する完全な層フレーム及び貫通接続構造物組立体が形成される。
【００２５】
ダイ・イン・シリコンの実施形態においては、集積回路チップ２０、及び／又は必要に応じて前形成の貫通接続構造物２５を受け入れる開口がドライ・リアクティブ・イオン・エッチング・プロセス（ＤＲＩＥ）を使用するフォトリソグラフィプロセスにより、又はシリコンブランクをウォータージェット切断してシリコンウェハ又はシリコンブランクに形成される。
【００２６】
ＤＲＩＥプロセスは、正に垂直な側壁を形成することができ、またシリコン材料の体積エッチを可能とすることから、一般によく使用されている。ＤＲＩＥを使用すれば、チップと開口の側壁との間の隙間を最小にするように、集積回路チップ２０及び前形成の貫通接続構造物２５を受け入れる開口を精度よく形成することができる。しかし、受容可能な誤差及び端面粗さを有する適当な開口を形成するように如何なるシリコン除去手段が使用されてもよい。上述の成型された層フレーム１５の実施形態においてのように、あらゆる種類の集積回路チップ２０がダイ・イン・シリコンの実施形態に組み入れられてもよい。
【００２７】
ダイ・イン・シリコンの実施形態において、集積回路チップ２０及び／又は前形成の貫通接続構造物２５は、それぞれ開口内に配置され、開口の側壁の隙間が適当な充填剤、又は封入材料で満たされる。Epoxy Set 3030は、ダイ・イン・シリコンの実施形態における隙間充填用として適した特性を有している。
【００２８】
図５は金属化ポリマーカラム６０のアレイの一構成例を示している。図５に示すように、個々のカラムは高さが約200μm未満で、直径が約75μm未満であり、約75μm未満のピッチで配列されている。
【００２９】
層対層の相互接続用の金属化ポリマーカラム６０を高アスペクト比で形成するプロセスは、本発明において使用される貫通接続構造物２５を前形成する際にも都合よく使用することができる。
【００３０】
本発明による貫通接続構造物の製造方法の第１の実施形態は、半田接合可能なフォトレジストからなる導電性の金属化ポリマーカラムの形成を含む。この好ましい実施形態においては、ハイコントラストなエポキシ樹脂ベースのフォトレジストが所定の高さ、直径及びピッチのポリマー・ポスト・アレイ及び基材を形成するために使用される。１以上のポリマーポスト又はカラムは、MicroChem社製のSU-8フォトレジストのような高い光透過性のフォトレジストを使用して形成される。上記SU-8フォトレジストは、高アスペクト比構造、及びＭＥＭＳ装置で開発されたような正に真直ぐな側壁を形成するのに有用である。
【００３１】
フォトレジストポストの形成後、金のようなフィールド金属がフォトレジストポスト構造体及び基材の表面にめっきされる。これにより、カラムアレイ全体が導電性を有することになる。上記ポスト構造体アレイ及び基材は、適当な誘電性の封止材料の中に閉じ込められる。そして、上記基材、及び金属化カラムの上部は削除される。即ち、封止されたアレイの上面及び下面を削り戻す。これにより、カプセル化された構造体の中で個々の金属化カラムが電気的に分離されかつ保持されて、封止された貫通接続構造物内に導電性の管状のビア構造アレイが形成される。
【００３２】
本発明による貫通接続構造物の製造方法の第２の実施形態においては、積層型スタッドバンプが従来のワイヤボンディング装置を使用して犠牲基板上に形成される。ワイヤーボールのカラム又はスタッドバンプは、所定のピッチと高さで犠牲基板上に形成され、それから、適当な誘電体に封止される。犠牲基板は最下部のスタッドバンプが露出するまで研削して除去される。貫通接続構造組立体の表面は、各カラムの最上部のスタッドバンプが露出するまで研削される。
【００３３】
このようにして得られた構造物は、本発明の貫通接続構造物用として好適であり、電気的に接続可能な第１の端子端部及び第２の端子端部を有する封止した導電性カラムアレイを備える。
【００３４】
本発明による貫通接続構造物の製造方法の第３の実施形態においては、貫通ビアホールがドライ・リアクティブ・イオン・エッチングプロセスによって、例えば、100Ω/cmよりも大きい固有抵抗のシリコンウェハの所定位置に形成される。貫通ビアホールは、銅のような導電性材料でめっきされ又は満たされて、通常、相対する第１の貫通接続構造物面及び第２の貫通接続構造物面を備えた貫通接続構造物が形成される。そして、各々、第１の貫通接続構造物面と第２の貫通接続構造物面との間を電気的に接続する１以上の導電性ビアの露出した部分を第１及び第２の端子端部としている。
【００３５】
本発明の貫通接続構造物を製造する第３の実施形態は、Tru-Si Technologies社により利用可能とされているような高抵抗のシリコンウェハに直径が約65μmの１以上のビアホールを約250μmピッチで備えたものである。このビアホールは銅で満たされている。この場合、貫通接続構造物が薄く研削されると、ビアホール内の銅の材料が露出する。これにより、非常に薄い貫通接続構造物を作ることができる。導電性ビアをアレイ状に備えた１以上の貫通接続構造物は、単一のシリコンウェハ中に形成でき、それから、例えば、一般的なウエハ・ダイシング・ソウを使用して、所定の長さ及び幅に分断できる。
【００３６】
「ダイ・イン・シリコン」の実施形態の場合のような本発明による貫通接続構造物の製造方法の第４の実施形態においては、貫通接続構造物は、望ましくはドライ・リアクティブ・イオン・エッチングによるような「ビア・イン・シリコン」（シリコンにビアホールを形成する）方法を使用して、層フレームのシリコン材料自体に直接及び一体となって形成される。
【００３７】
上述したようにまた各図に示すように、開示された層構造体の実施形態は、望ましくは、例えば図２Ａ、図６、図１１及び図１２に示されているように、隣接して積み重ねられた層を電気的に接続するのに適宜な手段を使用して、積層体としての高密度電子モジュール（以下、「積層モジュール」という）６５を形成するために積み重ねられ、電気的に相互に接続される。
【００３８】
以下に詳述するように、本発明の積層モジュール６５の好ましい実施形態は、一般に、選択された第１又は第２の端子端部４５，５０、或は層構造体１の各面の所定位置に接続パッド５８を作成するために、相互に接続される層構造体１の選択された面上の電気配線５５の所定部分を露出させた構成としている。層構造体１の各面の接続パッド５８のうち選択された一つは、別の一つと位置合わせされて組み合わされる。その後、外側に突出した金属化ポリマーカラム６０が相対する他の層構造体１の少なくとも一面の所定の接続パッド５８上に電気的に接続するように形成される。形成された金属化ポリマーカラム６０は、相対する上記他の層構造体１の表面の相対する各接続パッド５８に位置合わせされ、該接続パッド５８に受け入れられる。これにより、一の層構造体１のＩ／０パッド（第１のＩ／Ｏパッド）と他の層構造体１のＩ／Ｏパッド（第２のＩ／Ｏパッド）とが各層構造体１の面上の電気配線５５及び上記金属化ポリマーカラム６０を介して電気的に接続されることになる。
【００３９】
図７Ａ〜７Ｄに示されているように、露出した接続パッド５８上又は選択された相互接続ポイント上に外部に突出して金属化ポリマーカラム６０を形成する好ましい工程においては、選択された層構造体１の面の上にSU-8層が形成され、そこに接続パッド５８の面積よりも小さい断面積を有するSU-8のポスト６８が周知のフォトリソグラフィプロセス（平板印刷法）を使用して各接続パッド５８の略中央に形成される。SU-8ポストは、それらが電気的に接続される対応する他の層構造体１の各接続パッド５８に受け入れられるように形成される。ポストの横断面積は、接続パッド５８の露出面積よりも小さくされて電気めっきが施された際に、両者間が電気的に確実に接続されるようになっている。
【００４０】
ポスト形成後、SU-8のポスト６８の表面領域及び接続パッド５８、又は相互接続ポイントをめっきするように、金のようなフィールド金属６９が層構造体１の表面を覆ってスパッタされる。この工程により、SU-8の柱状ポスト６８はめっきされて効果的に金属化され、それが配置される接続パッド５８と電気的に接続可能とされる。
【００４１】
図７Ｂに示す第２のフォトリソグラフィ工程は、液浸リソグラフィにおける高屈折率液体７０を使用し、図７Ｃに示すようにSU-8のポスト表面領域及び基部周囲を実質的に制限するフォトレジストマスク層７１を形成するために行なわれる。
【００４２】
図７Ｄに示すように、１以上の高アスペクト比、導電性の金属化ポリマーカラム６０が下層の接続パッド５８と電気的に接続した状態で、フィールド金属層６９が露出面からエッチングして除去され、SU-8のポスト表面から残ったフォトレジストが剥がされる。
【００４３】
図８Ａ、８Ｂ及び８Ｃは、金属化ポリマーカラム６０の他の製造方法を示す工程図である。この製造方法においては、SU-8の層７２は、接続パッド５８上を含んで、層構造体１の表面に形成される。図８Ａに示すように、高アスペクト比のビアホール７５がSU-8の層７２に形成される。 次に、形成されたビアホール７５は、図８Ｂに示すように半田付け可能なポリマー８０で充填される。 最後に、SU-8の層の所定の部分がリアクティブイオンエッチング（ＲＩＥ）によって選択的に除去され、図８Ｃに示すように残った半田付け可能なポリマーカラム６０の略周面にSU-8の薄い被覆７２′が形成される。 半田付け可能なポリマー８０の上部は、後に電気的接続を行なうために露出されたままで、半田付け可能なポリマー８０の下部は接続パッド５８と電気的に接続される。
【００４４】
図７Ｄ及び図８Ｃに示されている金属化ポリマーカラム６０は、高さが約200μｍである。
【００４５】
上述の工程により金属化ポリマーカラム６０が形成された後、例えば、導電性ビアのような導電性構造物４０の端子端部、接続パッド５８、相互接続ポイント或はＩ／Ｏパッド３５を備えることができ、積み重ねるために選択された層構造体１の所定の接続パッド５８又は相互接続ポイント上に半田材料が成膜される。金属化ポリマーカラム６０は、半田リフローの際に、金属化ポリマーカラム６０と半田材料と各接続パッド５８、金属化ポリマーカラム６０と相互接続ポイント又はＩ／Ｏパッド３５との間が電気的に接続されるように配置される。
【００４６】
各層を電気的に相互接続する他の方法には、制限が無く、各導電性構造物、接続パッド、相互接続ポイント又はＩ／Ｏパッドと接続して積み重ねられたスタッドバンプの使用、又は半田付けと半田ペースト、導電性エポキシ樹脂、異方性導電膜、又は異方性導電接着剤の使用、又は他の等価な電気的接続手段が含まれる。 
【００４７】
層構造体１を相互に接続するために金属化ポリマーカラムを使用すれば、集積回路チップの能動回路が作動して発生する過度の熱を除去するための温度制御手段としてのエアフローや冷却材のフローを効果的に層間に導くことができる有効な独立したエアーギャップを層構造体間に形成する。モジュール中の層構造体に対して選択的に又は追加的に熱制御をする銅のシム（介物）のような熱制御要素を層間の所定位置に形成してもよい。
【００４８】
図９は、本発明の層構造体及びモジュールの製造及び組立工程のフローチャートを示している。 
図１０Ａ〜１０Ｎは、ダイ・イン・シリコンの層構造体ならびに並列貫通接続構造付きモジュールの実施例及び金属化ポリマーカラムの一連の製造工程を示し、かつ結果的に得られるモジュールのボール・グリッド・アレイ相互接続形態を示している。
【００４９】
図１０Ａは、上面及び下面の所定位置をエッチングして除去し、貫通孔１０１及び溝１０２を形成したシリコンウェハ１００を示している。この場合、溝１０２は、ウェハに１以上のチップ用窪み部を後で形成するための所定の犠牲表面領域を定めるために、所定の長さ及び深さを有している。
【００５０】
図１０Ｂは、銅材料のような金属層１１０がめっきして形成された貫通孔１０１及び溝１０２を示している。
【００５１】
図１０Ｃは、図１０Ｂに示す金属層１１０の上面を平坦化した後のシリコンウェハ１００を示しており、その結果、各種の貫通孔１０１及び溝１０２が導電性金属で満たされ、シリコンウェハ１００の表面の選択された場所に露出した状態を示している。
【００５２】
図１０Ｄは表面に多層配線が形成され、電気配線５５及び接続パッド５８が形成されたシリコンウェハ１００を示している。
【００５３】
図１０Ｅは、溝１０２内の金属材料が適当なエッチング工程によって除去され、溝１０２内にシリコンウェハ１００が露出した状態を示している。
【００５４】
図１０Ｆは貫通孔１０１内の金属が露出する所定深さまで、またチップ用窪み部１２０を形成するための溝１０２による境界線内のシリコンウェハ材料を分離するように溝１０２に達する深さまで研磨、研削、ＣＭＰ、或は他の適当なプロセスにより裏面が削られて薄くされたウェハ１００を示している。
【００５５】
図１０Ｇは、チップが適当なエポキシ樹脂を使用して固定されるチップ用窪み部１２０に集積回路チップ２０が挿入されて埋め込まれた状態を示している。
【００５６】
図１０Ｈは、別の平坦化ステップによって集積回路チップ２０の不活性な面がシリコンウェハ１００の裏面と実質的に同一面となるように平坦化された後のシリコンウェハ１００を示している。
【００５７】
図１０Ｉは、裏面に誘電体層１３０及び金属層１４０を形成したシリコンウェハ１００を示している。
【００５８】
図１０Ｊは、選択された接続パッドにチップのパッドを接続するために、ひっくり返されて表面に誘電体層１３０を追加形成し、金属層１４０をスパッタして形成したシリコンウェハ１００を示している。
【００５９】
図１０Ｋは、選択された接続パッド５８上に金属化ポリマーカラム６０を形成したシリコンウェハ１００を示している。
【００６０】
図１０Ｌは、銅のシムのような熱管理層１５０を接合したシリコンウェハ１００を示している。
【００６１】
図１０Ｍは、ウェハの底面の選択された接続パッド５８上に半田バンプ１６０を形成したシリコンウェハ１００を示している。
【００６２】
図１０Ｎは、積層モジュールを形成するために、複数の層構造体を積み重ねてリフロー手段により半田バンプ１６０をリフロー半田付けして電気的に接続する工程を示している。
【００６３】
金属化ポリマーカラムを使用して相互接続し、また放熱系を改善するための熱管理層１５０を使用した本発明の積層モジュール６５の他の実施形態が図１１及び図１２に示されている。
【００６４】
図１１は、ボール・グリッド・アレイ形態において、各層構造体が熱管理層１５０を備えた図１０Ｎに示す４層モジュール６５を拡大して図示している。
【００６５】
図１２は、各層構造体１が熱管理層１５０及び、一例としてＦＰＧＡ、及びＦＰＧＡ機能を支援することができる二つのメモリ素子のような三つの代表的な集積回路チップ２０を備えた４層モジュール６５の他の実施形態を示している。
【００６６】
上述のようにして得られた層構造体１及び積層モジュール６５によれば、確立されている半導体パッケージング工程を使用して、高密度配線接続及び装置のＩ／Ｏ接続が可能な多目的のモジュール化された高密度電子パッケージを形成することができる。
【００６７】
図示された実施形態は例証の目的でのみ示したものであり、それらが請求項によって規定される発明を制限するものでないことは理解されよう。例えば、請求項の諸要素が一定の組合せで示されていても、発明がもっと少数の要素、又はもっと多くの要素、又は異なる要素を組合せたものを含むことは明らかであり、組合せにおいて当初はクレーム化されなかったものさえも開示されていることは明らかである。
【００６８】
本発明及びその様々な実施形態について記述するためにこの明細書中で使用されている文言は、それらが一般に定義されている意味だけでなく、この明細書において、一般に定義される意味の範囲を超えて構造、材料或は動作に特別の定義が含まれているのは明らかである。したがって、要素が一つの意味だけでなくもっと多くの意味を含んでいることは、この明細書の文脈から理解されよう。さらに、請求項におけるその使用は、明細書及び文言自体によって支援されるあらゆる意味を包括したものであるとして理解されよう。
【００６９】
したがって、請求項の文言や要素の定義は、文字通りに示される要素の組合せだけでなく、実質的に同じ結果が得られる同じ方法において実質的に同じ作用をするための全ての等価な構成、材料或は動作をも含めるべくこの明細書において規定されている。したがって、この意味において、複数の要素の等価な置換は、請求項の要素のうちのどれか一つに対して行ってもよい。又は、単一要素を請求項の複数の要素と置換してもよい。
【００７０】
要素は一定の組合せにおいて作用するように上述されており、さらに冒頭でそのようにクレーム化されているかもしれないが、クレーム化された組合せから１以上の要素が、ある場合には削除することができ、クレーム化された組合せは、サブ組合せ、或はサブ組合せの変形を示唆するだろうことは明らかである。
【００７１】
既知の或は将来発明される技術において通常の知識を有するものによって考えられるようなクレーム化された主題からの実態のない変更は、請求の範囲内で等価であるとして意図されている。したがって、当業者に現在或は将来知られる自明な置換は、規定された要素の範囲内にある。
【００７２】
さらに、その請求項は、特に図示され上述されているもの、概念的に等価なもの、明らかに置換可能なもの、及び本発明の基本的な考えを本質的に具体化するものを含むということを理解すべきである。
【図面の簡単な説明】
【００７３】
【図１Ａ】本発明の層フレーム、集積回路チップ及び貫通接続構造物を示す斜視図であり、成型された層構造体を示している。
【図１Ｂ】本発明の層フレーム、集積回路チップ及び貫通接続構造物を示す斜視図であり、「ダイ・イン・シリコン」層構造体を示している。
【図２Ａ】２層構造体モジュールを示す図であり、積み重ねられた各層構造体が金属化ポリマーカラムによって相互に接続された状態を示している。
【図２Ｂ】図２Ａの詳細を示す図であり、金属化ポリマーカラムを示している。
【図３Ａ】２×２アレイの単体化される前の成型された層構造体を示す図である。
【図３Ｂ】単体化され、成型された層構造体の平面図であり、集積回路チップのＩ／Ｏパッドから貫通接続構造物に至る信号経路の電気配線を示している。
【図４Ａ】「ダイ・イン・シリコン」層構造体の配列を示す図であり、集積回路チップがエポキシ樹脂によってシリコンの層フレーム中の複数のチップ開口に埋め込まれた状態を示している。
【図４Ｂ】「ダイ・イン・シリコン」層構造体の配列を示す拡大図であり、集積回路チップがエポキシ樹脂によってシリコンの層フレーム中の複数のチップ開口に埋め込まれた状態を示している。
【図５】ベース基板上に形成された金属化フォトレジストポリマーカラムの配列を示す斜視図である。
【図６】相互に接続された層構造体の三次元積層の一例を示す斜視図である。
【図７Ａ】金属化ポリマーカラムの形成方法を示す工程図である。
【図７Ｂ】金属化ポリマーカラムの形成方法を示す工程図である。
【図７Ｃ】金属化ポリマーカラムの形成方法を示す工程図である。
【図７Ｄ】金属化ポリマーカラムの形成方法を示す工程図である。
【図８Ａ】金属化ポリマーカラムの他の形成方法を示す工程図である。
【図８Ｂ】金属化ポリマーカラムの他の形成方法を示す工程図である。
【図８Ｃ】金属化ポリマーカラムの他の形成方法を示す工程図である。
【図９】層構造体の製造及び積層組立のフローチャートを示す。
【図１０Ａ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１０Ｂ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１０Ｃ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１０Ｄ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１０Ｅ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１０Ｆ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１０Ｇ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１０Ｈ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１０Ｉ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１０Ｊ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１０Ｋ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１０Ｌ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１０Ｍ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１０Ｎ】「ダイ・イン・シリコン」層構造体、及び並列貫通接続構造物及び金属化ポリマーカラム構造を有する積層モジュールを製造する方法を示す工程図である。
【図１１】相互に接続された層構造体からなる典型的な積層モジュールの断面図である。
【図１２】相互に接続された層構造体からなる典型的な積層モジュールの断面図であり、各層構造体はＦＰＧＡ及び２つのメモリ素子を含み、裏面にパターン形成されたボール・グリッド・アレイを示す。
【符号の説明】
【００７４】
１…層構造体
５…第１の面
１０…第２の面
１５…層フレーム
２０…集積回路チップ
２５…貫通接続構造物
３５…Ｉ／Ｏパッド
４０…導電性構造物
５５…電気配線
５８…接続パッド（導電性パッド）
６０…金属化ポリマーカラム
６５…積層モジュール（積層体）
１５０…熱管理層
１６０…半田バンプ
【図１Ａ】
0005536973.tif 000002
【図１Ｂ】
0005536973.tif 000003
【図２Ａ】
0005536973.tif 000004
【図２Ｂ】
0005536973.tif 000005
【図３Ａ】
0005536973.tif 000006
【図３Ｂ】
0005536973.tif 000007
【図４Ａ】
0005536973.tif 000008
【図４Ｂ】
0005536973.tif 000009
【図５】
0005536973.tif 000010
【図６】
0005536973.tif 000011
【図７Ａ】
0005536973.tif 000012
【図７Ｂ】
0005536973.tif 000013
【図７Ｃ】
0005536973.tif 000014
【図７Ｄ】
0005536973.tif 000015
【図８Ａ】
0005536973.tif 000016
【図８Ｂ】
0005536973.tif 000017
【図８Ｃ】
0005536973.tif 000018
【図９】
0005536973.tif 000019
【図１０Ａ】
0005536973.tif 000020
【図１０Ｂ】
0005536973.tif 000021
【図１０Ｃ】
0005536973.tif 000022
【図１０Ｄ】
0005536973.tif 000023
【図１０Ｅ】
0005536973.tif 000024
【図１０Ｆ】
0005536973.tif 000025
【図１０Ｇ】
0005536973.tif 000026
【図１０Ｈ】
0005536973.tif 000027
【図１０Ｉ】
0005536973.tif 000028
【図１０Ｊ】
0005536973.tif 000029
【図１０Ｋ】
0005536973.tif 000030
【図１０Ｌ】
0005536973.tif 000031
【図１０Ｍ】
0005536973.tif 000032
【図１０Ｎ】
0005536973.tif 000033
【図１１】
0005536973.tif 000034
【図１２】
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