(57)【特許請求の範囲】
【請求項１】
使用時にワイドバンドギャップ半導体接合ゲートトランジスタのゲート入力に結合されるゲート電流制限抵抗器を備え、前記ゲート電流制限抵抗器は、前記接合ゲートトランジスタの前記ゲート入力に供給されるゲート電流を制限し、
使用時に前記ワイドバンドギャップ半導体接合ゲートトランジスタのゲート入力に結合されるＡＣ結合充電コンデンサを備え、前記ＡＣ結合充電コンデンサは、前記ゲート電流制限抵抗器に並列に配置され、
一端では前記ゲート電流制限抵抗器及び前記ＡＣ結合充電コンデンサに、他端ではゲート駆動チップの出力に結合されているダイオードを備え、前記ダイオードは、使用時に、前記ゲート電流制限抵抗器を介して前記ワイドバンドギャップ半導体接合ゲートトランジスタの前記ゲート入力に印加される、前記ゲート駆動チップからのゲート電圧出力を低下させ、
前記ワイドバンドギャップ半導体は、２電子ボルト（ｅＶ）よりも大きいエネルギーギャップ（Ｅｇ）を有するワイドバンドギャップ半導体接合ゲートトランジスタ用ゲート駆動回路。
【請求項２】
使用時に前記ゲート電流制限抵抗器に結合される前記ワイドバンドギャップ半導体接合ゲートトランジスタをさらに備える請求項１のゲート駆動回路。
【請求項３】
前記ワイドバンドギャップ半導体接合ゲートトランジスタは、ショットキーゲート又はＰ−Ｎ接合ゲートを備える請求項２のゲート駆動回路。
【請求項４】
前記ワイドバンドギャップ半導体接合ゲートトランジスタは、接合電界効果トランジスタ（ＪＦＥＴ）、垂直ＪＦＥＴ（ＶＪＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）又はカスコードＪＦＥＴ回路である請求項２のゲート駆動回路。
【請求項５】
前記ワイドバンドギャップ半導体は、シリコンカーバイド、ガリウムナイトライド及びダイヤモンドからなる群から選ばれる請求項２のゲート駆動回路。
【請求項６】
前記ゲート電流制限抵抗器は、周囲温度が上昇したときに前記ワイドバンドギャップ半導体接合ゲートトランジスタの前記ゲート入力へのゲート電流を制限する請求項２のゲート駆動回路。
【請求項７】
前記ゲート駆動チップは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）用の制御チップ又はＩＧＢＴ用の制御チップであり、かつ、前記ゲート電流制限抵抗器、前記ＡＣ結合充電コンデンサ、及び前記ダイオードと共に前記ワイドバンドギャップ半導体接合ゲートトランジスタを制御する請求項１に記載のゲート駆動回路。
【請求項８】
前記ダイオードは、ツェナーダイオードである請求項１のゲート駆動回路
【請求項９】
遮断電圧源と、
前記遮断電圧源に結合され、一端が前記ダイオード及び前記ＡＣ結合充電コンデンサに結合された遮断抵抗器とをさらに備え、
前記遮断電圧源及び前記遮断抵抗器は、ワイドバンドギャップ半導体接合ゲートトランジスタをオフにする請求項２のゲート駆動回路。
【請求項１０】
ゲート駆動チップを備え、前記ゲート駆動チップは、入力信号を受信し、出力信号を出力し、
前記ゲート駆動チップの出力に結合されたダイオードと、
ゲート電流制限抵抗器を備え、前記ゲート電流制限抵抗器は、ゲート駆動回路の使用時に、前記ダイオード及びワイドバンドギャップ半導体接合ゲートトランジスタのゲートに結合され、
ＡＣ結合充電コンデンサを備え、前記ＡＣ結合充電コンデンサは、ゲート駆動回路の使用時に、前記ダイオードと、前記接合ゲートトランジスタの前記ゲートにおいて前記ゲート電流制限抵抗器に結合され、前記ＡＣ結合充電コンデンサは、前記ゲート電流制限抵抗器に並列であり、
前記ワイドバンドギャップ半導体は、２電子ボルト（ｅＶ）よりも大きいエネルギーギャップ（Ｅｇ）を有するワイドバンドギャップ半導体接合ゲートトランジスタ用ゲート駆動回路。
【請求項１１】
使用時に前記ゲート電流制限抵抗器に結合される前記ワイドバンドギャップ半導体接合ゲートトランジスタをさらに備える請求項１０のゲート駆動回路。
【請求項１２】
前記ワイドバンドギャップ半導体接合ゲートトランジスタは、ショットキーゲート又はＰ−Ｎ接合ゲートを備える請求項１１のゲート駆動回路。
【請求項１３】
前記ワイドバンドギャップ半導体接合ゲートトランジスタは、接合電界効果トランジスタ（ＪＦＥＴ）、垂直ＪＦＥＴ（ＶＪＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）又はカスコードＪＦＥＴ回路である請求項１１のゲート駆動回路。
【請求項１４】
前記ワイドバンドギャップ半導体は、シリコンカーバイド、ガリウムナイトライド及びダイヤモンドからなる群から選ばれる請求項１１のゲート駆動回路。
【請求項１５】
前記ゲート電流制限抵抗器は、周囲温度が上昇したときに前記ワイドバンドギャップ半導体接合ゲートトランジスタのゲート入力での最大値にゲート電流を制限する請求項１１のゲート駆動回路。
【請求項１６】
前記ゲート駆動チップは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）用の制御チップ又はＩＧＢＴ用の制御チップであり、かつ、前記ゲート電流制限抵抗器、前記ＡＣ結合充電コンデンサ、及び前記ダイオードと共に前記ワイドバンドギャップ半導体接合ゲートトランジスタを制御する請求項１０のゲート駆動回路。
【請求項１７】
前記ダイオードは、ツェナーダイオードである請求項１０のゲート駆動回路
【請求項１８】
使用時にワイドバンドギャップ半導体接合ゲートトランジスタのゲート入力に結合されるゲート電流制限抵抗器を備え、前記ゲート電流制限抵抗器は、接合ゲートトランジスタのゲート入力に供給されるゲート電流を制限し、
使用時にワイドバンドギャップ半導体接合ゲートトランジスタのゲート入力に結合されるＡＣ結合充電コンデンサを備え、前記ＡＣ結合充電コンデンサは、前記ゲート電流制限抵抗器に並列に配置され、
ゲート駆動チップを備え、前記ゲート駆動チップは、前記ゲート電流制限抵抗器及びＡＣ結合充電コンデンサに電圧を供給し、前記ワイドバンドギャップ半導体接合ゲートトランジスタは、ショットキーゲート又はＰ−Ｎ接合ゲートを備え、
一端では前記ゲート電流制限抵抗器及び前記ＡＣ結合充電コンデンサに、他端では前記ゲート駆動チップの出力に結合されているダイオードをさらに備え、前記ダイオードは、使用時に、前記ゲート電流制限抵抗器を介して前記ワイドバンドギャップ半導体接合ゲートトランジスタの前記ゲート入力に印加される、前記ゲート駆動チップからのゲート電圧出力を低下させ、
前記ワイドバンドギャップ半導体は、２電子ボルト（ｅＶ）よりも大きいエネルギーギャップ（Ｅｇ）を有するワイドバンドギャップ半導体接合ゲートトランジスタ用ゲート駆動回路。
【請求項１９】
使用時に前記ゲート電流制限抵抗器に結合される前記ワイドバンドギャップ半導体接合ゲートトランジスタをさらに備える請求項１８のゲート駆動回路。
【請求項２０】
前記ワイドバンドギャップ半導体は、シリコンカーバイド、ガリウムナイトライド及びダイヤモンドからなる群から選ばれる請求項１９のゲート駆動回路。
【請求項２１】
前記ワイドバンドギャップ半導体接合ゲートトランジスタは、接合電界効果トランジスタ（ＪＦＥＴ）、垂直ＪＦＥＴ（ＶＪＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）、金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ）又はカスコードＪＦＥＴ回路である請求項１９のゲート駆動回路。
【請求項２２】
前記ゲート駆動チップは、金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）用の制御チップ又はＩＧＢＴ用の制御チップであり、かつ、前記ゲート電流制限抵抗器、前記ＡＣ結合充電コンデンサ、及び前記ダイオードと共に前記ワイドバンドギャップ半導体接合ゲートトランジスタを制御する請求項１８のゲート駆動回路。
【請求項２３】
前記ダイオードは、ツェナーダイオードである請求項１８のゲート駆動回路。
【発明の詳細な説明】
【発明の分野】
【０００１】
本発明は、概して、電子デバイスに関し、特に、ワイドバンドギャップ半導体デバイス用のゲート駆動回路に関する。
【発明の背景】
【０００２】
より高い周波数で、より高い電力で、より高い温度で、そして厳しい環境下で動作する電子デバイスの需要が増している。例えばジェットエンジン内のセンサ部品又は航空機搭載のマイクロ波デバイスには、このような耐久性のある高性能デバイスが必要である。ワイドバンドギャップ半導体材料（例えばシリコンカーバイド（ＳｉＣ）、ガリウムナイトライド（ＧａＮ）及びダイヤモンド）を用いて作られたデバイスは、これらの特性を示すことができる。一般に、価電子帯の上部と伝導帯の下部の間のエネルギー差（つまりエネルギーギャップ（Ｅｇ））が一般に２電子ボルト（ｅＶ）よりも大きいものがワイドバンドギャップ半導体であると考えられている。このような材料は、一般に、高温で化学的に安定であり、良熱伝導性、高い破壊電界及び大きな電子飽和速度を有する。
【０００３】
ワイドバンドギャップ半導体接合ゲートトランジスタ（例：接合電界効果トランジスタ（ＪＦＥＴ）、静電誘導トランジスタ（ＳＩＴ）又は金属半導体電界効果トランジスタ（ＭＥＳＦＥＴ））は、適切な動作のために特別なゲート駆動又は制御回路を必要とする。従来のＭＯＳＦＥＴ及びＩＧＢＴ用の民生用ゲート駆動回路をそのままワイドバンドギャップ半導体デバイス用に適用することは実用的ではない。ワイドバンドギャップ半導体回路又はデバイスは、低ゲート電圧（例：５Ｖ未満）を必要とすることがある。従来の民生用ゲート駆動回路は、ワイドバンドギャップ半導体接合ゲートトランジスタによって要求される低ゲート電圧を駆動することが要求されたとき性能が良くない場合がある。その結果、ワイドバンドギャップ半導体デバイスにはカスタマイズされたゲート駆動又は制御回路が必要とされる。費用と入手可能性の理由のために、市販の一般に入手可能なゲート駆動回路を修正してワイドバンドギャップ半導体デバイス用のゲート駆動又は制御回路を形成することが望ましい。
【発明の要旨】
【０００４】
ゲート電流制限抵抗器を含む、ワイドバンドギャップ半導体接合ゲートトランジスタ用ゲート駆動回路。ゲート電流制限抵抗器は、使用時にワイドバンドギャップ半導体接合ゲートトランジスタのゲート入力に結合されており、接合ゲートトランジスタのゲート入力に供給されるゲート電流を制限する。ＡＣ結合充電コンデンサは、使用時にワイドバンドギャップ半導体接合ゲートトランジスタのゲート入力に結合されており、ゲート電流制限抵抗器に並列に配置されている。ダイオードは、一端ではゲート電流制限抵抗器及びＡＣ結合充電コンデンサに、他端ではゲート駆動チップの出力に結合されている。使用時に、ダイオードは、ゲート電流制限抵抗器を介してワイドバンドギャップ半導体接合ゲートトランジスタのゲート入力に印加される、ゲート駆動チップからのゲート電圧出力を低下させる。このゲート駆動回路は、小型で効率的で費用効率のいいワイドバンドギャップ半導体接合ゲートトランジスタ用制御回路を提供する。
【図面の簡単な説明】
【０００５】
【図１】ワイドバンドギャップ半導体を用いて製造された垂直接合電界効果トランジスタ（ＶＪＦＥＴ）を示す。
【０００６】
【図２】カスコードトポロジで構成されたＶＪＦＥＴを示す。
【０００７】
【図３】カスコードトポロジデバイスの動作を示すグラフである。
【０００８】
【図４】一実施形態による、ワイドバンドギャップ半導体接合ゲートトランジスタ用ゲート駆動回路を示す。
【０００９】
【図５】一実施形態に従って構成されたモデルＳｉＣ ＪＦＥＴデバイス回路のシミュレーション出力である。
【詳細な説明】
【００１０】
種々の集積又は個別デバイスがワイドバンドギャップ半導体材料を用いて構成可能である。例えば接合ゲートトランジスタ（例えば接合電界効果トランジスタ）、カスコードスイッチ又は同様のデバイスがワイドバンドギャップ半導体材料を用いて製造可能である。ワイドバンドギャップ半導体材料を用いて製造されたこのような接合ゲートトランジスタは、従来のシリコン（Ｓｉ）ベースの金属酸化物半導体電界効果トランジスタ（ＭＯＳＦＥＴ）技術に比べて、より高い動作温度でより優れた性能を示す。ここで説明する実施形態は、ワイドバンドギャップ半導体接合ゲートトランジスタ用のゲート駆動又は制御回路を提供する。ゲート駆動回路は、ゲートの入力に信号を印加することによってトランジスタをターンオン・ターンオフし、ドレインからソースに流れるデバイス電流を制御する。ワイドバンドギャップ半導体接合ゲートトランジスタが最小の電力消費で最適性能で動作するように、このトランジスタを制御するには特別の制御又は駆動回路が要求される。
【００１１】
図１は、１つのこのような接合ゲートトランジスタである垂直接合電界効果トランジスタ（ＶＪＦＥＴ）１００を示す。これは、ワイドバンドギャップ半導体（例えばＳｉＣ、ＧａＮ、ダイアモンド又は他のワイドバンドギャップ半導体材料）を用いて製造可能である。ここでは、ＶＪＦＥＴ１００について説明するが、例えばＳＩＴ、ＪＦＥＴ又はＭＥＳＦＥＴも使用可能である。ＶＪＦＥＴ１００は、ソース端子１１２とＮ＋ソース領域１１０を含む。チャネル１３０は、図示のように、Ｎ＋ソース領域１１０の下に配置される。チャネル領域１３０は、Ｐ＋埋め込み領域１１５からＰ＋埋め込み領域１２０を分離する。ゲート１１１と１１３は、埋め込みされたＰ＋材料にオーミック（非整流的）コンタクトする金属で形成可能であり、同一のゲート電極の２つの部分を形成するように互いに電気的に接続されている（図示せず）。チャネル領域１３０は、Ｎ型ドリフト領域１４０に隣接して配置されている。Ｎ型ドリフト領域１４０は、Ｎバッファ１４５に隣接して配置されている。Ｎバッファ１４５は、基板１５０に隣接して配置されている。図示のように、ドレインコンタクト１６０は、基板１５０に隣接して配置されている。
【００１２】
ＶＪＦＥＴ１００では、電流は、ドレイン１６０からチャネル１３０を通ってソース１１２に向かって流れる。厚くて低濃度にドープされたドリフト領域１４０は、ゲート１１３，１１１及びソース１１２からデバイス１００の高電圧のドレイン１６０を分離する。Ｐ＋ゲート領域１１５及び１２０の間の間隔、チャネル領域１３０のドーピング及びこれらの領域に印加される電圧は、チャネル領域１３０を通って流れることができる電流量を制御する。間隔Ｗが十分に大きい場合にはデバイス１００は、「ノーマリーオン」（つまり、デプレッションモード）デバイスであり、ゲート−ソース間に印加される電圧（ＶGS）＝０Ｖのときに電流がチャネル１３０を通って流れる。「ノーマリーオン」デバイスをオフにするには、負のＶGSを印加して逆バイアスされたＰ−Ｎ接合からの空乏領域によってチャネル１３０をピンチオフさせる。別の態様では、Ｐ＋領域１１５及び１２０が近接している（つまり、間隔Ｗが小さい）場合、バイアス電圧の印加なしで（ＶGS＝０Ｖ）、内蔵の（ビルトイン）空乏領域がチャネル１３０をピンチオフするであろう。この場合、「ノーマリーオフ」（つまり、エンハンスメントモード）ＶＪＦＥＴデバイスとなる。「ノーマリーオフ」ＶＪＦＥＴデバイスのゲートに正の電圧を印加すると、空乏領域が収縮してチャネル１３０を通って電流が流れるであろう。このように、ゲート１２０とゲート１１５の間の間隔Ｗとチャネル１３０でのドーピングによってデバイスが「ノーマリーオン」であるか「ノーマリーオフ」であるかが決定される。ＶＪＦＥＴは、図１に示す構造が繰り返された数百（又は数千）のトランジスタ１００を含むことができ、これらの全てを並列接続して大電流を得ることができる。
【００１３】
接合電界効果トランジスタ（ＪＦＥＴ）技術は、例えば高電圧ノーマリーオフＪＦＥＴとして、又はノーマリーオン及びノーマリーオフＪＦＥＴを組み合わせてカスコードトポロジにすることによって適用可能である。カスコードトポロジでは、集積であっても個別であっても、デバイス設計者は、シリコン（Ｓｉ）上にＳｉＣを用いることによって達成可能である阻止電圧の向上の利益を享受しつつノーマリーオフ回路を得ることができると共に、できるだけ低くすべきであるオン状態抵抗（Ｒon）を競争力のある値に維持することができる。
【００１４】
図２は、負荷２００に結合された２つのＶＪＦＥＴ２０５及び２０７を含むカスコード回路２０１を示す。ＶＪＦＥＴ２０５及び２０７は、ワイドバンドギャップ半導体（例えばＳｉＣ、ＧａＮ、ダイヤモンド又はその他のワイドバンドギャップ半導体材料）を用いて製造可能である。カスコード回路２０１の構成は、高電圧（阻止能力＞３００Ｖ）「ノーマリーオン」（Ｎｏｎ）ＨＶ ＶＪＦＥＴ２０７に直列接続された低電圧（阻止能力＜１００Ｖ）「ノーマリーオフ」（Ｎｏｆｆ）ＬＶ ＶＪＦＥＴ２０５を含む。カスコード回路２０１は、２つの個別デバイスを用いて、又は単一チップ上にモノリシックに実装可能である。図示のようにＨＶ ＶＪＦＥＴ２０７のソース２０６は、ＬＶ ＶＪＦＥＴ２０５のドレイン２０９に結合されている。ＨＶ ＶＪＦＥＴ２０７のドレイン２０８は、負荷２２０の一端に結合されている。ＨＶ ＶＪＦＥＴ２０７のゲート２１３は、ＬＶ ＶＪＦＥＴ２０５デバイスのソース２１５に接続されている。カスコード回路を制御するためにゲート２１１に電圧を印加することができる。
【００１５】
オフ状態では、ＬＶ ＶＪＦＥＴ２０５（ノーマリーオフ）は、電流の流れを最初に阻止する。ＬＶ ＶＪＦＥＴ２０５をまたぐ電圧降下は、１０〜１００Ｖにすることができる。ＬＶ ＶＪＦＥＴ２０５をまたいでＨＶ ＶＪＦＥＴ２０７のゲート２１３に印加される電圧は、ある低電圧（例：ＶGS＝−２０Ｖ）でオフになるＨＶ ＶＪＦＥＴ２０７のゲート−ソース接合を逆バイアスする。次に、ＨＶ ＶＪＦＥＴ２０７は、カスコードデバイス２０１をまたいで高まる高電圧（例：３００Ｖ〜１０ｋＶ）の残りをブロックする。十分な正電圧がＬＶ ＶＪＦＥＴ２０５のゲート２１１に印加されると、デバイスは「ＯＮ」になり、ＨＶ ＶＪＦＥＴ２０７のゲートへのゲート電圧は、そのデバイスが「ＯＮ」にバイアスされる程度である。このように、ワイドバンドギャップ半導体材料（例：ＳｉＣ）を用いて製造されるＶＪＦＥＴを含むカスコードトポロジは、オン状態抵抗を適度な値に維持しつつ高電圧阻止能力をもたらす。
【００１６】
約３００Ｖ以上の電圧阻止能力を有するノーマリーオフデバイスが望まれるならば、上記のように、カスコードトポロジが好ましい。なぜなら、単一のノーマリーオフＪＦＥＴのチャネル領域１３０（つまり、Ｐ＋ゲート間の間隔Ｗ）の抵抗が３００Ｖ以上の阻止電圧に対するオン抵抗を支配し始めるからである。さらに、高電圧デバイスのドリフト領域が全回路抵抗を支配するので、カスコード回路トポロジは、パワースイッチデバイスにとって望ましい。高電圧（ＨＶ）デバイスとしてワイドバンドギャップ半導体ノーマリーオンＶＪＦＥＴデバイスを用いることによって、設計者は、高阻止電圧を獲得しつつ全カスコード回路のオン抵抗（Ｒon）の値を小さくすることができる。例えば、ＳｉＣを用いることによって、阻止電圧層のドーピング濃度を大幅に増大させ、阻止電圧層厚を１／１０倍に減少させることができる。これは、ＳｉＣの破壊電界がＳｉより１０倍大きいためである。これによって、ＳｉＣノーマリーオンデバイスのＲon値を小さくすることができる。
【００１７】
図２に示すノーマリーオフＬＶ ＶＪＦＥＴ２０５は、オン状態抵抗（Ｒon）の値が小さい。この例では、ＬＶ ＪＦＥＴ２０５は、約１００Ｖ未満を阻止し、それによって電流のピンチオフを促進するように高電圧デバイス（例：ＨＶ ＶＪＦＥＴ２０７）に対して十分な逆ゲート−ソースバイアスを与えるように設計することができる。従来、低電圧デバイス（例：ＬＶ ＪＦＥＴ２０５）は、低電圧Ｓｉ ＭＯＳＦＥＴである。しかし、ここで述べているように、低電圧Ｓｉ ＭＯＳＦＥＴは、低電圧ワイドバンドギャップ半導体デバイス（例えばＳｉＣ）を用いて製造されたより高温で動作可能であるノーマリーオフＶＪＦＥＴと置換される。ワイドバンドギャップ半導体（例：ＳｉＣ）とＶＪＦＥＴデバイス技術を用いることによって、カスコード回路は、１）ワイドエネルギーバンドギャップを有し従来のＭＯＳデバイスよりも高温で動作するデバイス、２）ワイドバンドギャップ半導体でのより高い破壊電界（これによってノーマリーオフデバイスとノーマリーオンデバイスの両方においてＲonを低くすることが可能になる。）及び３）低電圧Ｓｉ ＭＯＳＦＥＴの排除（これによってカスコード回路のゲート容量を大幅に減少させることが可能になる。）をもたらすことができる。
【００１８】
図２に示すカスコード構成の研究を実験によって行った。測定した出力特性を図３のグラフに示す。図３は、回路２０１のドレイン電圧（Ｖ）（つまり、ドレイン２０８での電圧）（Ｘ軸）ｖｓ．ドレイン電流（Ａ）（つまり、ドレイン２０８を通る電流）（Ｙ軸）をＶGSの関数として示す。図示のように、ノーマリーオフデバイスＬＶ ＪＦＥＴ２０５のゲート−ソース接合に印加されるＶGSは、カスコード回路２０１の出力特性に直接影響を与える。ＶGS≦２Ｖでは、曲線３００で示すように、ノーマリーオフデバイスは、影響を受けず、ドレイン電流は、最小になる。しかし、ノーマリーオフ・ゲート−ソースダイオードのＰ−Ｎ接合は、概ねＶGS≧２．５Ｖで十分に導電性になる。図３に示すように、ノーマリーオフ・ゲート−ソースダイオードのＰ−Ｎ接合が一旦十分に導電性になると、ＶGSを２．５Ｖ（曲線３０１）から３Ｖ（曲線３０２）に増大させてもデバイスのオン抵抗においてわずかな利益が得られるのみである。従って、カスコード回路（又はＶＪＦＥＴ）又はその他のワイドバンドギャップ半導体接合ゲートトランジスタの制御に要求されるゲート駆動回路の電力を節約しサイズを制限するために、Ｐ−Ｎ接合が十分にはＯＮにならないがＶGSがＰ−Ｎ接合がＯＮになる前のできる限り最大の電圧であるような電圧にゲート電圧を制限して低いオン抵抗を確保することには利点がある。従って、所定のデバイスアクティブエリアに対して、ゲート−ソース電流は、温度がいくらであってもオン状態の間に最大電圧が常にゲート−ソース接合になるように選択可能である。
【００１９】
さらに、デバイスの「ターンオン」と「ターンオフ」の遷移の間に、入力ゲート−ソース及びゲート−ドレイン容量は、低いデバイスターンオン及びターンオフ速度に対しては、できるだけ速く充電又は放電しなければならない。従って、入力ゲート電流を単一の値に制限することは、トランジスタ又はデバイスのターンオン速度を低下させる。
【００２０】
図４は、一実施形態によるワイドバンドギャップ接合ゲートトランジスタ用のゲート駆動回路４００を示す。ゲート駆動回路４００は、テスト中デバイス（device under test, ＤＵＴ）４１０に結合されている。ＤＵＴ４１０は、ワイドバンドギャップ半導体接合ゲートトランジスタ（例：ＶＪＦＥＴ、ＪＦＥＴ、ＳＩＴ、ＭＥＳＦＥＴ又はカスコードＪＦＥＴ）の何れのタイプであってもよい。接合ゲートトランジスタは、ショットキーゲート又はＰ−Ｎ接合ゲートトランジスタであってもよい。ワイドバンドギャップ半導体は、ＳｉＣ、ＧａＮ、ダイヤモンド、又はその他のワイドバンドギャップ半導体であってもよい。ゲート駆動回路４００は、オン状態においてＤＵＴ４１０に送られる電流を制限し、ゲート−ソース容量に必要とされる過渡充電又は放電電流を供給する。
【００２１】
ゲート駆動又は制御回路４００は、ゲート駆動チップ４２０を含む。ゲート駆動チップ４２０は、何れもタイプのトランジスタゲートドライバ（例えばＭＯＳＦＥＴゲートドライバ又は絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ）ゲートドライバ）であってもよい。一例では、ゲートドライバ４２０は、Liner Technologies, Inc.,によって製造されたゲートドライバ（例えばＬＴＣ４４４１又はＬＴＣ４４４１−１）であってもよく、他のタイプのゲートドライバであってもよい。図示のように、抵抗器（Ｒ１）４８０は、抵抗器（Ｒ２）４８５、レギュレータフィードバック入力ピン（ＦＢ）、ラインレギュレータ出力ピン（ＤＲＶｃｃ）及びコンデンサ（Ｃ２）４７０に結合されている。さらに、抵抗器４８５は、一端でレギュレータフィードバック入力ピンに、他端で信号グラウンド（ＳＧＮＤ）に結合されている。さらに、コンデンサ４７０は、ドライバグラウンドピン（ＰＧＮＤ）及びＳＧＮＤに結合されている。抵抗器４８０及び４８５は、出力駆動電圧（ＯＵＴ）を設定する。出力駆動電圧（ＯＵＴ）は、例えば最小電圧（例：５Ｖ）に制限することができる。（「Ｖｉｎ」）ピンでの電圧は、メインサプライ入力を与え、ＩＮピンは、ドライバロジック入力を与える。エネイブル／シャットダウン（ＥＮ／ＳＨＤＮ）入力ピンもＶｉｎピンに結合されている。
【００２２】
一実施形態によれば、ドライバ出力ピン（ＯＵＴ）は、ダイオード（Ｄ１）４３０に結合され、ダイオード（Ｄ１）４３０は、コンデンサ（Ｃ１）４３５及び抵抗器（Ｒ３）４４５に結合されている。ダイオード４３０は、遮断抵抗器４５０を介して遮断電圧源４６０に結合することもできる。遮断電圧源４６０は、負の遮断電圧を与えてＤＵＴ４１０（つまり、半導体接合ゲートトランジスタ）をオフにする。図示のように、コンデンサ４３５及び抵抗器４４５は、一端でダイオード４３０に、他端でＤＵＴ４１０に並列接続されている。コンデンサ４３５と抵抗器４４５は、一般に、ＤＵＴ４１０のゲート入力に結合されている（図示せず）。抵抗器４４５は、ＤＵＴ４１０のゲート入力に供給されるゲート電流（ＩG）を制限するゲート電流制限抵抗器である。ゲート電流制限抵抗器は、周囲温度が高くなっても（つまり、高温環境でも）ＤＵＴ４１０に入力されるゲート電流を制限可能である。コンデンサ４３５は、スイッチングイベントの間にゲート入力容量を充電及び放電するＡＣ結合充電コンデンサである。
【００２３】
ゲート駆動チップ４２０の安定動作を確保するために、入力電圧Ｖ１ ４８９は、臨界値以上にしておく必要がある。一方、ＤＵＴ４１０に対するゲート入力電圧は、ゲート駆動回路４２０が必要とする入力電圧Ｖ１ ４８９の臨界値よりもかなり低くすることができ、レベルシフティングによって出力電圧を低下させることが必要になる。本発明の一実施形態では、電圧レベルシフティングは、ダイオード（ツェナーダイオード又は他のタイプのダイオード）４３０で達成される。遮断電圧４６０は、さらに大きな負のターンオフ電圧が所望されるならばＤＵＴ４１０用のターンオフ電圧を与えることができる。抵抗器４４５の値は、温度によらずに寄生Ｐ−Ｎゲート−ソースダイオードの電流を制限するように設定可能である。ゲート駆動チップ４２０の出力電圧（ＯＵＴ）は、式Ｒ制限＝ＶOUT/Iケ゛ート-ソースを用いて電流制限抵抗器４４５の大まかなサイズを見積もるために使用される。高ピーク電流を達成してＤＵＴ４１０のターンオンを高速にするために、コンデンサ４３５は、容量性結合ゲート駆動を可能にし、コンデンサ４３５のサイズをＤＵＴ４１０の入力ゲート容量と同じすることによって適切なターンオン速度用のサイズにすることができる。充電又は放電コンデンサ４３５は、スイッチングプロセスの間にＤＵＴ４１０の入力容量を充電又は放電するために使用可能である。トランジスタ（例：ＬＶ ＶＪＦＥＴ）のゲートでの寄生ダイオードは、コンデンサ４３５が必要以上に大きなサイズである場合にスイッチングの間に充電コンデンサ４３５が放出する過剰電流を全て消費する。
【００２４】
費用と入手可能性の理由から、市販のゲート駆動回路からＳｉＣカスコードゲート駆動を構成することが望ましい。しかし、従来の市販のゲート駆動回路は、最適なデバイス性能のために要求される出力電圧及び電流を得るために特別の構成にしなければならない場合がある。温度変化によって、寄生Ｐ−Ｎ接合ターンオン電圧が低くなったり、ＳｉＣの場合、２．５Ｖよりはるかに低い電圧でダイオード４３０がオンになったりといった結果になり得る。しかしながら、ゲート電流制限抵抗器４４５がこのような温度変化に対処するように設定される。
【００２５】
一般に、従来のＳｉゲート駆動は、２０Ｖまでのゲート駆動能力と、おそらく１２Ａまでのピーク電流能力をもたらす。このピーク電流は、Ｓｉデバイスのゲート容量をできるだけ素早く充電してターンオン速度の高速化を可能にするために要求される。図３に示すように、ＳｉＣデバイスは、完全動作のために室温では２．５Ｖのゲート電圧のみを要求することができる。デバイスを２．５Ｖより高い電圧で駆動すると、ゲート−ソース寄生Ｐ−Ｎ接合ダイオードに順方向バイアスが加わり、大量のゲート電流を導くという結果になる。大部分の従来のゲート駆動回路は、この多くの連続ゲート電流を処理することができず、また、ゲート電圧を５Ｖ未満にするために入力電圧Ｖ１ ４８９を５Ｖ未満に下げた場合には性能が良くない。出力を５Ｖに設定して従来のゲート駆動回路を用いると、Ｐ−Ｎ接合ダイオードがオンになり、ＳｉＣデバイスを通って大量のゲート電流が流れ、ゲート駆動チップがおそらく破壊されるであろう。
【００２６】
図５は、一実施形態に従って構成されたモデルＳｉＣ ＪＦＥＴデバイス回路のシミュレーション出力を示す。上側のグラフ５１０は、２つの異なる抵抗器（例：「小さな」ゲート抵抗器と「大きな」ゲート抵抗器）を用いて定常状態で寄生ゲート−ソースＰ−Ｎゲートトランジスタによって取り出される電流を示す。波形５１５と５２０を比較することによって明らかなように、電流制限抵抗器Ｒ３のサイズを増大させることによってゲート電流を１０倍減少させ、これによって電流消費を低下させることが可能である。抵抗器は、低いオン状態抵抗を維持しつつゲート電流を制限するサイズになっている。デバイスがターンオン５５５されたときのＪＦＥＴ入力ゲート容量の充電は、下側のグラフで示すように、抵抗器４３５によって課された電流の制限に関わらずコンデンサＣ１ ４３５によって達成される。
【００２７】
ここでは、本発明のいくつかの実施形態について特に例示又は説明している。しかし、本発明の修正又は変形は上述の教示によってカバーされており、本発明の精神と意図された範囲を逸脱することなく添付請求項の範囲であることが理解されるであろう。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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