(57)【特許請求の範囲】
【請求項１】
半導体基板上にダミーゲートを形成した後、該ダミーゲートの側壁に側壁絶縁膜を形成し、該ダミーゲートの両側の前記半導体基板にソース・ドレイン領域を形成する工程と、
前記ダミーゲートおよび前記ソース・ドレイン領域の上に応力印加膜を形成する工程と、
前記応力印加膜の上に層間絶縁膜を形成する工程と、
前記ダミーゲートの上の領域に形成された前記応力印加膜と前記ダミーゲートを除去して溝を形成する工程と、
前記溝内の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、を備え、
前記溝を形成する工程は、前記層間絶縁膜と前記ダミーゲートの上の領域に形成された前記応力印加膜とをＣＭＰ法によって除去する工程を含む
半導体装置の製造方法。
【請求項２】
前記ダミーゲートを、前記半導体基板上にダミーゲート絶縁膜とダミーゲート形成膜を順に積層して形成した後、該ダミーゲート形成膜をパターニングして形成し、
前記ダミーゲートを除去するときに前記ダミーゲートの下部に形成されている前記ダミーゲート絶縁膜を除去する
請求項１記載の半導体装置の製造方法。
【請求項３】
半導体基板上のｎ型トランジスタの形成領域とｐ型トランジスタの形成領域とにダミーゲートを形成した後、各ダミーゲートの側壁に側壁絶縁膜を形成し、各ダミーゲートの両側の前記半導体基板にソース・ドレイン領域をそれぞれに形成する工程と、
前記ｎ型トランジスタの形成領域の前記ダミーゲートおよび前記ソース・ドレイン領域の上に第１応力印加膜を形成する工程と、
前記ｐ型トランジスタの形成領域の前記ダミーゲートおよび前記ソース・ドレイン領域の上に第２応力印加膜を形成する工程と、
前記第１応力印加膜および前記第２応力印加膜の上に層間絶縁膜を形成する工程と、
前記ｎ型トランジスタの前記ダミーゲートの上の領域に形成された前記第１応力印加膜、前記ｐ型トランジスタの前記ダミーゲートの上の領域に形成された前記第２応力印加膜、および前記各ダミーゲートを除去して溝を形成する工程と、
前記各溝内の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、を備え、
前記溝を形成する工程は、前記層間絶縁膜と前記各ダミーゲートの上の領域に形成された前記第１応力印加膜および前記第２応力印加膜とをＣＭＰ法によって除去する工程を含む
半導体装置の製造方法。
【請求項４】
前記ダミーゲートを、前記半導体基板上にダミーゲート絶縁膜とダミーゲート形成膜を順に積層して形成した後、該ダミーゲート形成膜をパターニングして形成し、
前記ダミーゲートを除去するときに前記ダミーゲートの下部に形成されている前記ダミーゲート絶縁膜を除去する
請求項３記載の半導体装置の製造方法。
【請求項５】
前記ゲート電極を形成した後、前記ｎ型トランジスタ上、もしくはｎ型トランジスタおよびｐ型トランジスタ上に第３応力印加膜を形成する
請求項３または請求項４記載の半導体装置の製造方法。
【請求項６】
前記ゲート電極を形成した後、前記ｎ型トランジスタ上に第３応力印加膜を形成し、前記ｐ型トランジスタ上に第４応力印加膜を形成する
請求項３または請求項４記載の半導体装置の製造方法。
【請求項７】
前記ｐ型トランジスタのソース・ドレイン領域を応力印加源で形成する
請求項３〜６のいずれか１項に記載の半導体装置の製造方法。
【請求項８】
前記応力印加源を、
前記半導体基板のソース・ドレイン領域を形成する領域に溝を形成した後、
前記溝にシリコンゲルマニウム層をエピタキシャル成長させて形成する
請求項７記載の半導体装置の製造方法。
【請求項９】
前記ゲート電極は、金属からなる
請求項１〜８のいずれか１項に記載の半導体装置の製造方法。
【請求項１０】
前記金属は、窒化チタン（ＴｉＮ）である
請求項９記載の半導体装置の製造方法。
【請求項１１】
前記ゲート絶縁膜は、高誘電率絶縁膜である
請求項１〜１０のいずれか１項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、トランジスタチャネル部に応力を印加した半導体装置の製造方法に関する。
【背景技術】
【０００２】
近年、半導体集積回路は高集積化、高速化、低消費電力化が進行し、個々のトランジスタに対する特性向上の要求はますます大きくなっている。トランジスタの能力を上げるためには様々な方法があるが、特に半導体デバイスに応力を持った薄膜を表面に積層し、適当な応力を印加することでキャリアの移動度を上げる方法は、ゲート長１００ｎｍ以下のトランジスタにおいて容量増加などの副次的なデメリットが無いため積極的に用いられるようになっている（例えば、特許文献１〜４参照。）。
【０００３】
従来の応力印加膜を用いたトランジスタの製造方法を、図２６〜図２８の製造工程図によって説明する。
【０００４】
図２６（１）に示すように、シリコン基板１１１上にＳＴＩ（Shallow Trench Isolation）構造の素子分離領域１１４を形成する。
【０００５】
次に、図２６（２）に示すように、シリコン基板１１１中に不純物をイオン注入するときのチャネリング防止用の保護膜としてシリコン酸化膜（図示せず）を表面酸化などにより形成する。その後、ｎ型トランジスタ、ｐ型トランジスタそれぞれの領域において不純物のイオン注入を行い、ｐ型ウェル領域１１５、ｎ型ウェル領域１１６を形成する。
【０００６】
その後、上記保護用のシリコン酸化膜を除去し、図２６（３）に示すように、新たにゲート酸化膜１４１を１〜３ｎｍ程度の厚さで形成する。
【０００７】
次に、図２６（４）に示すように、上記ゲート酸化膜１４１上にポリシリコン膜を膜厚１００〜１５０ｎｍ程度に形成した後、フォトリソグラフィー技術とドライエッチング技術を用いて、ポリシリコン膜でゲート電極１４３、１６３を形成する。
【０００８】
次に、図２７（５）に示すように、不純物注入により、ｎ型トランジスタ領域にはＡｓ，Ｐイオンなどのｎ型不純物の注入によりｎ型エクステンション領域１３１、１３２、ｐ型トランジスタ領域にはＢイオンなどのｐ型不純物の注入によりｐ型エクステンション領域１５１、１５２を形成する。
【０００９】
次に、図２７（６）に示すように、２０ｎｍ〜５０ｎｍ程度のシリコン窒化膜や酸化膜などからなるゲート側壁絶縁膜１３３、１５３を、ＣＶＤ法とドライエッチング法を用いて形成した後、不純物のイオン注入を行って、ｎ型トランジスタ領域にソース・ドレイン領域１３５、１３６を形成し、ｐ型トランジスタ領域にソース・ドレイン領域１５５、１５６を形成する。次いで、１０５０℃程度の熱を瞬間的にかけることにより不純物の活性化を行う。
【００１０】
次に、図２７（７）に示すように、サリサイドプロセス技術によって、ソース、ドレイン領域１３５、１３６、１５５、１５６、ゲート電極１４３、１６３に、コバルト（Ｃｏ）やニッケル（Ｎｉ）などにより２０ｎｍ〜５０ｎｍ程度のシリサイド電極１３７、１３８、１３８、１５７、１５８、１３９、１５９を形成して抵抗を低減させる。
【００１１】
次に、図２８（８）に示すように、ＣＶＤ法、光リソグラフィー法、ドライエッチング法を用いて、ｐ型トランジスタ１０３上に、１ＧＰａ〜３ＧＰａ程度の圧縮応力を持つシリコン窒化膜の圧縮（Compressive）ライナー膜１２２を２０ｎｍ〜６０ｎｍ程度の厚さに形成する。
【００１２】
さらに、図２８（９）に示すように、ＣＶＤ法、光リソグラフィー法、ドライエッチング法を用いて、ｎ型トランジスタ１０２上に、１ＧＰａ〜２ＧＰａ程度の引張応力を持つシリコン窒化膜の引張（Tensile）ライナー膜１２１を形成する。このライナー膜の影響でｐ型トランジスタのチャネル部にはチャネル方向に圧縮応力が印加されて正孔の移動度が向上し、ｎ型トランジスタのチャネル部には引張応力が印加されて電子の移動度が向上する。
【００１３】
次に、図２８（１０）に示すように、酸化シリコン（ＳｉＯ２）などからなる層間絶縁膜１７１をＣＶＤ法を用いて形成する。さらにドライエッチング技術によってコンタクトホールを開けた後、タングステン（Ｗ）などからなる金属を埋め込んでソース・ドレイン領域１３５、１３６、１５５、１５６に接続するコンタクト電極１４４、１４５、１６４、１６５を形成して、トランジスタ１０１が完成する。
【００１４】
従来のトランジスタ構造では、完成したトランジスタ素子上に応力をもった薄膜を形成することで比較的容易に素子に応力を印加しトランジスタの移動度を向上することができるが、ゲート電極からの反発力を受けるため、薄膜の応力に対してトランジスタのチャネル部には小さな応力しかかけることができないという問題があった。従って大きな応力をかけるには、膜厚を厚くするか、膜の内部応力そのものを上げる必要があった。しかしながら膜厚を厚くすると隣接するトランジスタの部分と接触してしまい応力の効果が減少するということと、コンタクトホールを開けるときにシリコン窒化膜の部分が厚くなるため形成が困難になるという問題がある。また膜の内部応力を上げるとクラックなどの膜欠陥が発生するという問題がある。
【先行技術文献】
【特許文献】
【００１５】
【特許文献１】特開２００２−１９８３６８号公報
【特許文献２】特開２００５−５７３０１号公報
【特許文献３】特開２００６−１６５３３５号公報
【特許文献４】特開２００６−２６９７６８号公報
【発明の概要】
【発明が解決しようとする課題】
【００１６】
解決しようとする問題点は、トランジスタ素子上に応力をもった薄膜を形成する構造では、ゲート電極からの反発力を受けるため、薄膜の応力に対してトランジスタのチャネル部には小さな応力しかかけることができない点である。
【００１７】
本発明は、トランジスタチャネル部に印加される応力を増加させて、電流増加効果を高めることを課題とする。
【課題を解決するための手段】
【００１８】
請求項１に係る本発明は、半導体基板上にダミーゲートを形成した後、該ダミーゲートの側壁に側壁絶縁膜を形成し、該ダミーゲートの両側の前記半導体基板にソース・ドレイン領域を形成する工程と、前記ダミーゲートおよび前記ソース・ドレイン領域の上に応力印加膜を形成する工程と、前記応力印加膜の上に層間絶縁膜を形成する工程と、前記ダミーゲートの上の領域に形成された前記応力印加膜と前記ダミーゲートを除去して溝を形成する工程と、前記溝内の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、を備え、前記溝を形成する工程は、前記層間絶縁膜と前記ダミーゲートの上の領域に形成された前記応力印加膜とをＣＭＰ法によって除去する工程を含む半導体装置の製造方法である。
【００１９】
請求項１に係る本発明では、応力印加膜は溝が形成される前に成膜されることから、応力印加膜によって半導体基板に応力が印加された状態でダミーゲートが除去される。このため、ダミーゲートが除去された領域に半導体基板、すなわちトランジスタのチャネル領域には、ダミーゲートに印加されていた応力が半導体基板にかかるようになるので、トランジスタのチャネル領域に印加される応力が増加される。
【００２０】
請求項３に係る本発明は、半導体基板上のｎ型トランジスタの形成領域とｐ型トランジスタの形成領域とにダミーゲートを形成した後、各ダミーゲートの側壁に側壁絶縁膜を形成し、各ダミーゲートの両側の前記半導体基板にソース・ドレイン領域をそれぞれに形成する工程と、前記ｎ型トランジスタの形成領域の前記ダミーゲートおよび前記ソース・ドレイン領域の上に第１応力印加膜を形成する工程と、前記ｐ型トランジスタの形成領域の前記ダミーゲートおよび前記ソース・ドレイン領域の上に第２応力印加膜を形成する工程と、前記第１応力印加膜および前記第２応力印加膜の上に層間絶縁膜を形成する工程と、前記ｎ型トランジスタの前記ダミーゲートの上の領域に形成された前記第１応力印加膜、前記ｐ型トランジスタの前記ダミーゲートの上の領域に形成された前記第２応力印加膜、および前記各ダミーゲートを除去して溝を形成する工程と、前記各溝内の前記半導体基板上にゲート絶縁膜を介してゲート電極を形成する工程と、を備え、前記溝を形成する工程は、前記層間絶縁膜と前記各ダミーゲートの上の領域に形成された前記第１応力印加膜および前記第２応力印加膜とをＣＭＰ法によって除去する工程を含む半導体装置の製造方法である。
【００２１】
請求項３に係る本発明では、第１応力印加膜は第１溝が形成される前に成膜されて、第２応力印加膜は第２溝が形成される前に成膜されることから、各応力印加膜によって半導体基板に応力が印加された状態でダミーゲートが除去される。このため、ダミーゲートが除去された領域に半導体基板、すなわちトランジスタのチャネル領域には、ダミーゲートに印加されていた応力が半導体基板にかかるようになるので、トランジスタのチャネル領域に印加される応力が増加される。
【発明の効果】
【００２２】
本発明によれば、トランジスタのチャネル領域に印加される応力が増加されるため、移動度を大幅に向上させることができるので、トランジスタの応答性能の向上が図れるという利点がある。
【図面の簡単な説明】
【００２３】
【図１】本発明に係る半導体装置の一実施の形態（第１実施例）を示した概略構成断図である。
【図２】本発明に係る半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図３】本発明に係る半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図４】本発明に係る半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図５】本発明に係る半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図６】本発明に係る半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図７】本発明に係る半導体装置の製造方法の一実施の形態（第１実施例）を示した製造工程断面図である。
【図８】第１実施例におけるｎ型トランジスタの応力増加の効果を説明する図である。
【図９】第１実施例におけるｐ型トランジスタの応力増加の効果を説明する図である。
【図１０】第１実施例におけるｎ型、ｐ型トランジスタの移動度増加の効果を説明する図である。
【図１１】本発明に係る半導体装置の一実施の形態（第２実施例）を示した概略構成断面図である。
【図１２】本発明に係る半導体装置の製造方法の一実施の形態（第２実施例）を示した製造工程断面図である。
【図１３】本発明に係る半導体装置の製造方法の一実施の形態（第２実施例）を示した製造工程断面図である。
【図１４】第２実施例におけるｎ型トランジスタの応力増加の効果を説明する図である。
【図１５】第２実施例におけるｐ型トランジスタの応力増加の効果を説明する図である。
【図１６】第２実施例におけるｎ型、ｐ型トランジスタの移動度増加の効果を説明する図である。
【図１７】本発明に係る半導体装置の一実施の形態（第３実施例）を示した概略構成断面図である。
【図１８】本発明に係る半導体装置の一実施の形態（第４実施例）を示した概略構成断面図である。
【図１９】第３、第４実施例におけるｐ型トランジスタの応力増加の効果を説明する図である。
【図２０】第３、第４実施例におけるｐ型トランジスタの移動度増加の効果を説明する図である。
【図２１】本発明に係る半導体装置の一実施の形態（第５実施例）を示した概略構成断面図である。
【図２２】本発明に係る半導体装置の一実施の形態（第６実施例）を示した概略構成断面図である。
【図２３】第５、第６実施例におけるｐ型トランジスタの応力増加の効果を説明する図である。
【図２４】第５、第６実施例におけるｐ型トランジスタの移動度増加の効果を説明する図である。
【図２５】発明に係る半導体装置の一実施の形態（第７実施例）を示した概略構成断面図である。
【図２６】従来技術の半導体装置の製造方法の一例を示した製造工程断面図である。
【図２７】従来技術の半導体装置の製造方法の一例を示した製造工程断面図である。
【図２８】従来技術の半導体装置の製造方法の一例を示した製造工程断面図である。
【発明を実施するための形態】
【００２４】
本発明の半導体装置に係る一実施の形態（第１実施例）を、図１の概略構成断面図によって説明する。
【００２５】
図１に示すように、半導体基板１１にｎ型トランジスタの形成領域１２とｐ型トランジスタの形成領域１３とを電気的に分離する素子分離領域１４が形成されている。上記半導体基板１１には、例えばシリコン基板を用い、上記素子分離領域１４は、例えば、酸化膜からなるＳＴＩ（Shallow Trench Isolation）構造で形成されている。
【００２６】
上記ｎ型トランジスタの形成領域１２の半導体基板１１中には、ｐ型不純物が導入されたｐ型ウェル領域１５が形成され、上記ｐ型トランジスタの形成領域１３の半導体基板１１中には、ｎ型不純物が導入されたｎ型ウェル領域１６が形成されている。
【００２７】
上記半導体基板１１上には、ｎ型トランジスタの形成領域１２に、第１ダミーゲート（図示せず）を除去することで形成された第１溝３９を有する側壁絶縁膜３３と、ｐ型トランジスタの形成領域１３に、第２ダミーゲート（図示せず）を除去することで形成された第２溝５９を有する側壁絶縁膜５３とが形成されている。この側壁絶縁膜３３、５３は、例えば２０ｎｍ〜５０ｎｍ程度の厚さに形成されている。
【００２８】
上記第１溝３９内の半導体基板１１上にはゲート絶縁膜４１を介してゲート電極４３が形成され、上記第２溝５９内の半導体基板１１上にはゲート絶縁膜４１を介してゲート電極６３が形成されている。
上記ゲート絶縁膜４１は、例えば２ｎｍ〜３ｎｍ程度の厚さの高誘電率（Ｈｉｇｈ‐ｋ）絶縁膜である酸化ハフニウム（ＨｆＯ２）膜で形成されている。本実施例ではＨｆＯ２を使っているが、ＨｆＳｉＯ、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウムハフニウム（ＨｆＡｌＯｘ）などのＨｉｇｈ‐ｋ材料を用いたり、もしくは単純に半導体基板１１表面、すなわち、シリコン表面を酸化することでゲート絶縁膜４１としても構わない。また、あらかじめ半導体基板１１表面上に高誘電率（Ｈｉｇｈ−ｋ）絶縁膜を形成しておいてそのまま利用しても構わない。
また、上記ゲート電極４３、６３は、例えば、金属化合物層もしくは金属層を用いる。ここでは、一例として窒化チタン（ＴｉＮ）を用いている。また、上記金属層としてはタングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）などを選択することができる。本実施例では単層の膜を使っているが、抵抗を下げるためや、しきい値電圧を調整するために複数の金属膜を積層しても構わない。
【００２９】
また、上記ｎ型トランジスタの形成領域１２には、上記第１溝３９の両側の半導体基板１１にエクステンション領域３１、３２が形成されている。さらに、上記第１溝３９の両側における半導体基板１１には、上記エクステンション領域３１、３２をそれぞれに介してソース・ドレイン領域３５、３６が形成されている。上記エクステンション領域３１、３２、ソース・ドレイン領域３５、３６は、ｎ型不純物としてリン（Ｐ）もしくはヒ素（Ａｓ）が導入されている。
【００３０】
また、ｐ型トランジスタの形成領域１３には、上記第２溝５９の両側の半導体基板１１にエクステンション領域５１、５２が形成されている。さらに、上記第２溝５９の両側における半導体基板１１には、上記エクステンション領域５１、５２をそれぞれに介してソース・ドレイン領域５５、５６が形成されている。上記エクステンション領域５１、５２、ソース・ドレイン領域５５、５６は、ｐ型不純物としてホウ素（Ｂ）、インジウム（Ｉｎ）等が導入されている。
【００３１】
上記ソース、ドレイン領域３５、３６上にはシリサイド電極３７、３８が形成されているとともに、ソース、ドレイン領域５５、５６上にはシリサイド電極５７、５８が形成されていて、各ソース・ドレイン領域の低抵抗化が図られている。上記シリサイド電極３７、３８、５７、５８は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により２０ｎｍ〜５０ｎｍ程度の厚さに形成されたシリサイド層からなる。
【００３２】
上記ｎ型トランジスタの形成領域１２において、上記側壁絶縁膜３３から上記半導体基板１１上には引張応力を有する第１応力印加膜２１が形成され、上記ｐ型トランジスタの形成領域１３において、上記側壁絶縁膜５３から上記半導体基板１１上には圧縮応力を有する第２応力印加膜２２が形成されている。このように、上記第１応力印加膜２１は上記第１溝３９が形成される前に成膜されていて、上記第２応力印加膜２２は上記第２溝５９が形成される前に成膜されていることが特徴となっている。
【００３３】
上記第１応力印加膜２１は、例えば膜厚が４０ｎｍ程度の引張応力を有する窒化シリコン膜で形成する。本実施例では１．２ＧＰａの引張応力をもつ膜を形成しているが、応力についてはこの値に限定されるものではない。また膜厚についても本実施例の膜厚に限定されるものではない。
また、上記第２応力印加膜２２は、例えば膜厚が４０ｎｍ程度の圧縮応力を有する窒化シリコン膜で形成する。本実施例では１．２ＧＰａの圧縮応力をもつ膜を形成しているが、応力についてはこの値に限定されるものではない。また膜厚についても本実施例の膜厚に限定されるものではない。
【００３４】
さらに上記半導体基板１１上の全面には、第１層間絶縁膜７１、第２層間絶縁膜７２が形成されている。この第１、第２層間絶縁膜７１、７２は、例えば酸化シリコン（ＳｉＯ２）膜で形成されている。
【００３５】
上記第２層間絶縁膜７２、第１層間絶縁膜７１には、ソース・ドレイン領域３５、３６、５５、５６に通じるコンタクトホール７３、７４、７５、７６が形成され、タングステン（Ｗ）等からなる金属を埋め込んだソース・ドレイン電極４４、４５、６４、６５が形成されている。このように、ｎ型トランジスタＴｒ１、ｐ型トランジスタＴｒ２からなる半導体装置１が構成されている。
【００３６】
次に、本発明の半導体装置の製造方法の一実施の形態（第１実施例）を、図２〜図７の製造工程断面図によって説明する。ここでは、前記第１実施例の半導体装置の製造方法を説明する。
【００３７】
図２（１）に示すように、半導体基板１１にｎ型トランジスタの形成領域１２とｐ型トランジスタの形成領域１３とを電気的に分離する素子分離領域１４を形成する。上記半導体基板１１には、例えばシリコン基板を用い、上記素子分離領域１４は、例えば、酸化膜からなるＳＴＩ（Shallow Trench Isolation）構造で形成する。
【００３８】
次に、図２（２）に示すように、上記半導体基板１１上に、イオン注入時のチャネリングを防止するため保護膜８０を形成する。この保護膜８０は、例えば、シリコン酸化膜を５ｎｍ〜１０ｎｍ程度の厚さで形成する。その形成方法は、例えば表面酸化による。次いで、ｐ型トランジスタの形成領域１３を覆うイオン注入マスク（図示せず）を形成した後、イオン注入法によって、ｎ型トランジスタの形成領域１２の半導体基板１１中にｐ型不純物を導入して、ｐ型ウェル領域１５を形成する。
その後、上記イオン注入マスクを除去する。
次いで、ｎ型トランジスタの形成領域１２を覆うイオン注入マスク（図示せず）を形成した後、イオン注入法によって、ｐ型トランジスタの形成領域１３の半導体基板１１中にｎ型不純物を導入して、ｎ型ウェル領域１６を形成する。
その後、上記イオン注入マスクを除去する。さらに、上記保護膜８０を除去する。
なお、上記ｐ型ウェル領域１５、ｎ型ウェル領域１６は、どちらを先に形成してもよい。
【００３９】
次に、図２（３）に示すように、上記半導体基板１１上に、ダミーゲート絶縁膜８１、ダミーゲート形成膜８２、ハードマスク層８３を順に形成する。
上記ダミーゲート絶縁膜８１は、例えば１ｎｍ〜３ｎｍ程度の酸化膜で形成する。その形成方法は、例えば熱酸化プロセスを用いる。
上記ダミーゲート形成膜８２は、例えば１００ｎｍ〜１５０ｎｍ程度の厚さのポリシリコン膜で形成する。その形成方法は、例えばＣＶＤ法などを用いる。本実施例ではダミーゲート絶縁膜を後の工程で除去するが、この時点で、例えばゲート絶縁膜を形成する場合もある。例えばゲート絶縁膜には、酸化ハフニウム（ＨｆＯ２）等の高誘電率（Ｈｉｇｈ‐ｋ）絶縁膜を用いることができる。また、上記ダミーゲート形成膜８２には、アモルファスシリコン膜を用いることもできる。
上記ハードマスク層８３は、例えば、３０ｎｍ〜１００ｎｍ程度の厚さの窒化シリコン膜を用いる。その成膜方法は、例えばＣＶＤ法による。
【００４０】
次いで、上記ハードマスク層８３上に、光リソグラフィー技術や電子ビームリソグラフィー技術を用いてレジスト（図示せず）をパターニングし、トランジスタのゲート電極を形成するためのレジスタマスクパターン（図示せず）を形成する。上記レジストマスクパターンをマスクとして、ドライエッチング法などにより、ハードマスク層８３をエッチングする。エッチング後、レジスタマスクパターンを除去し、残ったハードマスク層８３をエッチングマスクとして、再びドライエッチング法などを用いてダミーゲート形成膜８２およびダミーゲート絶縁膜８１のエッチングを行う。
【００４１】
この結果、図３（４）に示すように、上記半導体基板１１上にダミーゲート８４、８５が形成される。
なお、上記ドライエッチングではハードマスク層８３をほとんどエッチングしないような選択比で行われることがこの好ましい。
【００４２】
次に、図３（５）に示すように、ｎ型トランジスタの形成領域１２において、上記ダミーゲート８４の両側のｎ型トランジスタの形成領域１２の半導体基板１１にエクステンション領域３１、３２を形成する。
また、ｐ型トランジスタの形成領域１３において、上記ダミーゲート８５の両側のｐ型トランジスタの形成領域１３の半導体基板１１にエクステンション領域５１、５２を形成する。
【００４３】
具体的には、ｐ型トランジスタの形成領域１３を覆うイオン注入マスク（図示せず）を形成した後、イオン注入法によって、ダミーゲート８４の両側におけるｎ型トランジスタの形成領域１２の半導体基板１１中にｎ型不純物を導入して、上記エクステンション領域３１、３２を形成する。このイオン注入では、ｎ型不純物に例えばリン（Ｐ）、ヒ素（Ａｓ）等を用いる。また、上記ｎ型不純物のイオン注入マスクには例えばレジスト膜を用いる。その後、上記イオン注入マスクを除去する。
次いで、ｎ型トランジスタの形成領域１２を覆うイオン注入マスク（図示せず）を形成した後、イオン注入法によって、ダミーゲート８５の両側におけるｐ型トランジスタの形成領域１３の半導体基板１１中にｐ型不純物を導入して、上記エクステンション領域５１、５２を形成する。このイオン注入では、ｎ型不純物に例えばホウ素（Ｂ）、インジウム（Ｉｎ）等を用いる。また、上記ｐ型不純物のイオン注入マスクには例えばレジスト膜を用いる。
その後、上記イオン注入マスクを除去する。
また、上記各エクステンション領域３１、３２、５１、５２の不純物注入をする前に、ダミーゲート８４、８５の各側壁を窒化シリコン膜や酸化シリコン膜などの側壁保護膜で保護しておいても良い。
【００４４】
次に、図３（６）に示すように、上記ダミーゲート８４、８５の各側壁に側壁絶縁膜３３、５３をそれぞれに形成する。この側壁絶縁膜３３、５３は、例えば２０ｎｍ〜５０ｎｍ程度の厚さに形成される。
【００４５】
その後、上記ダミーゲート８４の両側における半導体基板１１に上記エクステンション領域３１、３２をそれぞれに介してソース・ドレイン領域３５、３６を形成する。
同様に、上記ダミーゲート８５の両側における半導体基板１１に上記エクステンション領域５１、５２をそれぞれに介してソース・ドレイン領域５５、５６を形成する。
上記ソース・ドレイン領域３５、３６の形成には、ｐ型トランジスタの形成領域上にイオン注入マスク（図示せず）を形成した後、例えばｎ型不純物を上記半導体基板１１にイオン注入して形成する。
次いで、上記イオン注入マスクを除去する。
【００４６】
また、上記ソース・ドレイン領域５５、５６の形成には、ｎ型トランジスタの形成領域上にイオン注入マスク（図示せず）を形成した後、例えばｐ型不純物を上記半導体基板１１にイオン注入して形成する。
次いで、上記イオン注入マスクを除去する。
その後、活性化アニールを行って、上記エクステンション領域３１、３２、５１、５２およびソース・ドレイン領域３５、３６、５５、５６に注入された不純物を活性化する。この活性化アニールは、例えば１０００℃〜１１００℃程度の急速熱処理（ＲＴＡ）による。
【００４７】
次に、図４（７）に示すように、サリサイドプロセス技術によって、ソース、ドレイン領域３５、３６上にシリサイド電極３７、３８を形成するとともに、ソース、ドレイン領域５５、５６上にシリサイド電極５７、５８を形成し、各ソース・ドレイン領域の低抵抗化を図る。上記サリサイドプロセス技術では、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により２０ｎｍ〜５０ｎｍ程度の厚さのシリサイド層を形成する。
【００４８】
次に、図４（８）に示すように、全面に圧縮応力を有する第２応力印加膜（圧縮（Compressive）ライナー膜）２２を形成する。この第２応力印加膜２２は、プラズマＣＶＤ法によって、膜厚が４０ｎｍ程度で１．２ＧＰａ程度の圧縮応力を有する窒化シリコン膜で形成する。
なお、第２応力印加膜２２は、水素（Ｈ２）ガス（１０００ｃｍ３／ｍｉｎ〜５０００ｃｍ３／ｍｉｎ）、窒素（Ｎ２）ガス（５００ｃｍ３／ｍｉｎ〜２５００ｃｍ３／ｍｉｎ）、アルゴン（Ａｒ）ガス（１０００ｃｍ３／ｍｉｎ〜５０００ｃｍ３／ｍｉｎ）、アンモニア（ＮＨ３）ガス（５０ｃｍ３／ｍｉｎ〜２００ｃｍ３／ｍｉｎ）、トリメチルシランガス（１０ｃｍ３／ｍｉｎ〜５０ｃｍ３／ｍｉｎ）を供給し、基板温度が４００℃〜６００℃、圧力が０．１３ｋＰａ〜０．６７ｋＰａ、ＲＦパワーが５０Ｗ〜５００Ｗの条件で化学反応させて形成される。
本実施例では、１．２ＧＰａの圧縮応力をもつ膜を形成しているが、応力についてはこの値に限定されるものではない。また膜厚についても本実施例の膜厚に限定されるものではない。
その後、光リソグラフィー技術およびドライエッチング技術を用いて、ｐ型トランジスタの形成領域１３上のみに上記第２応力印加膜２２を残すよう加工する。
【００４９】
次に、図４（９）に示すように、全面に引張応力を有する第１応力印加膜（引っ張り（Tensile）ライナー膜）２１を形成する。この第１応力印加膜２１は、プラズマＣＶＤ法によって、膜厚が４０ｎｍ程度で１．２ＧＰａ程度の引張応力を有する窒化シリコン膜で形成する。
なお、第１応力印加膜２１は、窒素（Ｎ２）ガス（５００ｃｍ３／ｍｉｎ〜２０００ｃｍ３／ｍｉｎ）、アンモニア（ＮＨ３）ガス（５００ｃｍ３／ｍｉｎ〜１５００ｃｍ３／ｍｉｎ）、モノシラン（ＳｉＨ４）ガス（５０ｃｍ３／ｍｉｎ〜３００ｃｍ３／ｍｉｎ）を供給し、基板温度が２００℃〜４００℃、圧力が０．６７ｋＰａ〜２．０ｋＰａ、ＲＦパワーが５０Ｗ〜５００Ｗの条件で化学反応させる。さらに成膜後、ヘリウム（Ｈｅ）ガス（１０Ｌ／ｍｉｎ〜２０Ｌ／ｍｉｎ）を供給し、温度４００℃〜６００℃、圧力０．６７ｋＰａ〜２．０ｋＰａ、紫外線（ＵＶ）ランプパワーが１ｋＷ〜１０ｋＷの条件で紫外線（ＵＶ）照射処理を行い形成する。
本実施例では１．２ＧＰａの引張応力をもつ膜を形成しているが、応力についてはこの値に限定されるものではない。また膜厚についても本実施例の膜厚に限定されるものではない。
その後、光リソグラフィー技術およびドライエッチング技術を用いて、ｎ型トランジスタの形成領域１２上のみに上記第１応力印加膜２１を残すよう加工する。なお、上記第１、第２応力印加膜２１、２２の形成順序はどちらが先に形成されてもよい。
【００５０】
次に、図５（１０）に示すように、上記半導体基板１１上の全面に第１層間絶縁膜７１を形成する。この第１層間絶縁膜７１は、例えば酸化シリコン（ＳｉＯ２）膜で形成される。
【００５１】
次に、図５（１１）に示すように、各ダミーゲート８４、８５の上部が露出するまで、上記第１層間絶縁膜７１表面を除去する。この除去加工では、例えばＣＭＰ法によって、第１層間絶縁膜７１表面の研磨を行う。そして、各ダミーゲート８４、８５の上部を露出させる。
【００５２】
次に、図５（１２）に示すように、上記ダミーゲート８４、８５〔前記図５（１１）参照〕を除去する。この除去加工は、ドライエッチングにより行う。続いてダミーゲート絶縁膜８１のシリコン酸化膜をフッ酸によるウェットエッチングにより除去して、溝３９、５９を形成する。よって、上記側壁絶縁膜３３、５３内に溝３９、５９が形成される。
【００５３】
次に、図６（１３）に示すように、上記溝３９、５９の内面を含む上記第１層間絶縁膜７１表面に、ゲート絶縁膜４１を形成する。このゲート絶縁膜４１は、例えば２ｎｍ〜３ｎｍ程度の厚さの高誘電率（Ｈｉｇｈ‐ｋ）絶縁膜である酸化ハフニウム（ＨｆＯ２）膜をＣＶＤ法などによって形成する。本実施例ではＨｆＯ２を使っているが、ＨｆＳｉＯ、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウムハフニウム（ＨｆＡｌＯｘ）などのＨｉｇｈ‐ｋ材料を用いることもでき、また半導体基板１１表面、すなわち、シリコン表面を酸化することでゲート絶縁膜４１としても構わない。また、あらかじめ半導体基板１１表面上に高誘電率（Ｈｉｇｈ−ｋ）絶縁膜を形成しておいてそのまま利用しても構わない。
【００５４】
次に、図６（１４）に示すように、上記溝３９、５９の内部に上記ゲート絶縁膜４１を介してゲート電極形成層４２を埋め込む。このゲート電極形成層４２は、例えば、金属化合物層もしくは金属層を用いる。ここでは、一例として窒化チタン（ＴｉＮ）を用いる。ゲート電極形成層４２の成膜方法には、例えばＡＬＤ法（Atomic Layer Deposition）やＰＶＤ法（Physical Vapor Deposition）を用いる。本実施例では、ＰＶＤ法により圧縮応力を有する窒化チタン（ＴｉＮ）膜を採用した。また、上記金属層としてはタングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）などを選択することができる。本実施例では単層の膜を使っているが、抵抗を下げるためや、しきい値電圧を調整するために複数の金属膜を積層しても構わない。
【００５５】
次に、図６（１５）に示すように、第１層間絶縁膜７１上の余剰なゲート電極形成層４２およびゲート絶縁膜４１を除去して、溝３９、５９を埋め込むようにゲート電極形成層４２を残して、ゲート電極４３、６３を形成する。この除去加工では、例えばＣＭＰを用い、第１層間絶縁膜７１の表面が露出するまで研磨する。
【００５６】
次に、図７（１６）に示すように、上記第１層間絶縁膜７１上に第２層間絶縁膜７２を形成する。この第２層間絶縁膜７２は、例えば、酸化シリコン（ＳｉＯ２）膜で形成されている。そして、第２層間絶縁膜７２、第１層間絶縁膜７１にソース・ドレイン領域３５、３６、５５、５６に通じるコンタクトホール７３、７４、７５、７６をドライエッチング技術で形成した後、タングステン（Ｗ）等からなる金属を埋め込んでソース・ドレイン電極４４、４５、６４、６５を形成し、ｎ型トランジスタＴｒ１、ｐ型トランジスタＴｒ２からなる半導体装置１が完成する。
【００５７】
次に、上記第１実施例における応力の増加効果について、図８〜図１０によって説明する。なお、図８〜図１０は上記第１実施例の構造に基づいて行った応力シミュレーションの結果を示している。
【００５８】
図８は、従来技術および本発明の第１実施例における各工程でのｎ型トランジスタのチャネル部の応力を示している。なお、本シミュレーションにおいては、ゲート長が６０ｎｍのものを仮定している。また、本シミュレーションにおいてｘ軸はソースからドレインに向かう方向（トランジスタのゲート長（Ｌ）方向）、ｙ軸はゲート電極から基板深さ方向に向かう方向、ｚ軸は手前から奥へ向かう方向（トランジスタのゲート幅（Ｗ）方向）にそれぞれ設定し、Ｓxx、Ｓyy、Ｓzzはそれぞれの方向への主応力成分である。またチャネルでの応力は、ゲートの中央部でシリコン基板表面から１ｎｍの深さのところでの値である。図８〜図１０中の「従来技術」は、前記図２８（１０）の状態での応力、「ダミーゲート除去後」は本実施例でのダミーゲートを除去した直後での応力、「ダミーゲート、ダミー酸化膜除去後」は本実施例でのダミーゲートおよびダミーゲート絶縁膜を除去した直後（図５（１２））での応力、「ゲート電極形成後」はゲート電極４３、５３を形成した直後（図６（１５））での応力値で、それぞれＳxx、Ｓyy、Ｓzzの値を示している。また応力値はプラス（＋）の値が引張応力、マイナス（−）の値が圧縮応力を表している。
【００５９】
上記シミュレーション結果によると、従来技術に対してダミーゲートを除去した直後にＳxxの値が大きく増加していることが分かる。これは従来技術では応力印加(ストレスライナー）膜から印加された応力がゲート電極からの反発力のために効果的に半導体基板（シリコン基板）にかかっていなかったものが、ポリシリコンのダミーゲートを除去することで効果的にｘ方向の引張応力が印加されていることを示している。ただし、従来技術ではＳyyとして圧縮応力がかかっているが、ダミーゲートを抜いた直後はほとんどなくなっていることがわかる。またＳzzについては、従来技術ではほとんどかかっていなかったものが、ダミーゲートを除去することで引張応力がかかっている。またダミーゲート絶縁膜を除去した後のものでは、ダミーゲート絶縁膜を除去することで、さらにＳxxが増加していることがわかる。また、これらの応力は、ゲート電極４３，６３を形成した後においても傾向は変わっていない。
【００６０】
図９は、ｐ型トランジスタでの応力の変化を示している。ｐ型トランジスタではｎ型トランジスタとは逆の、圧縮応力をもつ応力印加（ストレスライナー）膜を用いているため、応力の値は正負逆転しているが、傾向はｎ型トランジスタの場合と同じである。すなわち、ダミーゲートを除去することでＳxx、Ｓzzは増加しているがＳyyは減少している。またゲート電極４３，６３を形成した後もほぼ同じ傾向を保っていることがわかる。
【００６１】
これらの応力値から移動度の変化を見積もる方法としては、ピエゾ係数を用いる方法が知られている。C.S.Smith著, Phys.Rev. vo.94, pp42-49（1954）に報告されているピエゾ係数を用いると、ｎ型、ｐ型それぞれのトランジスタにおいて移動度向上率は以下のように記述することが出来る。
【００６２】
ｎ型：（μxx/μ0）＝１＋０．３１６Ｓxx−０．５３４Ｓyy＋０．１７６Ｓzz
【００６３】
ｐ型：（μxx/μ0）＝１−０．７１８Ｓxx＋０．０１１Ｓyy＋０．６６３Ｓzz
【００６４】
上記式を用いて各状態での移動度向上率をプロットしたものを図１０に示す。計算に用いたＳxx、Ｓyy、Ｓzzは図８、図９に示したものである。移動度向上率は、何も応力が印加されていない状態での移動度を１とした場合の相対値である。
【００６５】
図１０に示すように、ダミーゲート８４、８５を除去することで移動度が大きく向上していることがわかる。またダミーゲート絶縁膜８１を除去することで、さらに移動度が向上している。このことより、ダミーゲート８４、８５の下にあらかじめＨｉｇｈ−ｋ絶縁膜を作っておくことよりもダミーゲート絶縁膜８１を除去する方が好ましいことがわかる。埋め込みゲートを作製した後の移動度向上率は、ゲート電極形成層４２のＴｉＮが圧縮応力を持っていることにより、ｐ型トランジスタＴｒ２において若干減少している。しかしながら、従来技術と比較すると、第１実施例におけるトランジスタは、ｎ型、ｐ型共に従来技術より大きな移動度向上率を実現していることがわかる。
【００６６】
本発明の半導体装置に係る一実施の形態（第２実施例）を、図１１の概略構成断面図によって説明する。
【００６７】
図１１に示すように、半導体基板１１にｎ型トランジスタの形成領域１２とｐ型トランジスタの形成領域１３とを電気的に分離する素子分離領域１４が形成されている。上記半導体基板１１には、例えばシリコン基板を用い、上記素子分離領域１４は、例えば、酸化膜からなるＳＴＩ（Shallow Trench Isolation）構造で形成されている。
【００６８】
上記ｎ型トランジスタの形成領域１２の半導体基板１１中には、ｐ型不純物が導入されたｐ型ウェル領域１５が形成され、上記ｐ型トランジスタの形成領域１３の半導体基板１１中には、ｎ型不純物が導入されたｎ型ウェル領域１６が形成されている。
【００６９】
上記半導体基板１１上には、ｎ型トランジスタの形成領域１２に、第１ダミーゲート（図示せず）を除去することで形成された第１溝３９を有する側壁絶縁膜３３と、ｐ型トランジスタの形成領域１３に、第２ダミーゲート（図示せず）を除去することで形成された第２溝５９を有する側壁絶縁膜５３とが形成されている。この側壁絶縁膜３３、５３は、例えば２０ｎｍ〜５０ｎｍ程度の厚さに形成されている。
【００７０】
上記第１溝３９内にはゲート絶縁膜４１を介してゲート電極４３が形成され、上記第２溝５９内にはゲート絶縁膜４１を介してゲート電極６３が形成されている。
上記ゲート絶縁膜４１は、例えば２ｎｍ〜３ｎｍ程度の厚さの高誘電率（Ｈｉｇｈ‐ｋ）絶縁膜である酸化ハフニウム（ＨｆＯ２）膜で形成されている。本実施例ではＨｆＯ２を使っているが、ＨｆＳｉＯ、酸化タンタル（Ｔａ２Ｏ５）、酸化アルミニウムハフニウム（ＨｆＡｌＯｘ）などのＨｉｇｈ‐ｋ材料を用いることもでき、また単純に半導体基板１１表面、すなわち、シリコン表面を酸化することや、予め半導体基板１１表面に形成しておいた高誘電率膜をゲート絶縁膜４１としても構わない。
また、上記ゲート電極４３、６３は、例えば、金属化合物層もしくは金属層を用いる。ここでは、一例として窒化チタン（ＴｉＮ）を用いている。また、上記金属層としてはタングステン（Ｗ）、チタン（Ｔｉ）、窒化チタン（ＴｉＮ）、ハフニウム（Ｈｆ）、ハフニウムシリサイド（ＨｆＳｉ）、ルテニウム（Ｒｕ）、イリジウム（Ｉｒ）、コバルト（Ｃｏ）などを選択することができる。本実施例では単層の膜を使っているが、抵抗を下げるためや、しきい値電圧を調整するために複数の金属膜を積層しても構わない。
【００７１】
また、上記ｎ型トランジスタの形成領域１２には、上記第１溝３９の両側の半導体基板１１にエクステンション領域３１、３２が形成されている。さらに、上記第１溝３９の両側における半導体基板１１には、上記エクステンション領域３１、３２をそれぞれに介してソース・ドレイン領域３５、３６が形成されている。上記エクステンション領域３１、３２、ソース・ドレイン領域３５、３６は、ｎ型不純物としてリン（Ｐ）もしくはヒ素（Ａｓ）が導入されている。
【００７２】
また、ｐ型トランジスタの形成領域１３には、上記第２溝５９の両側の半導体基板１１にエクステンション領域５１、５２が形成されている。さらに、上記第２溝５９の両側における半導体基板１１には、上記エクステンション領域５１、５２をそれぞれに介してソース・ドレイン領域５５、５６が形成されている。上記エクステンション領域５１、５２、ソース・ドレイン領域５５、５６は、ｐ型不純物としてホウ素（Ｂ）、インジウム（Ｉｎ）等が導入されている。
【００７３】
上記ソース、ドレイン領域３５、３６上にはシリサイド電極３７、３８が形成されているとともに、ソース、ドレイン領域５５、５６上にはシリサイド電極５７、５８が形成されていて、各ソース・ドレイン領域の低抵抗化が図られている。上記シリサイド電極３７、３８、５７、５８は、例えば、コバルト（Ｃｏ）、ニッケル（Ｎｉ）、白金（Ｐｔ）またはそれらの化合物により２０ｎｍ〜５０ｎｍ程度の厚さに形成されたシリサイド層からなる。
【００７４】
上記ｎ型トランジスタの形成領域１２において、上記側壁絶縁膜３３から上記半導体基板１１上には圧縮応力を有する第１応力印加膜２１が形成され、上記ｐ型トランジスタの形成領域１３において、上記側壁絶縁膜５３から上記半導体基板１１上には引張応力を有する第２応力印加膜２２が形成されている。このように、上記第１応力印加膜２１は上記第１溝３９が形成される前に成膜されていて、上記第２応力印加膜２２は上記第２溝５９が形成される前に成膜されていることが特徴となっている。
【００７５】
上記第１応力印加膜２１は、例えば膜厚が４０ｎｍ程度の引張応力を有する窒化シリコン膜で形成する。本実施例では１．２ＧＰａの引張応力をもつ膜を形成しているが、応力についてはこの値に限定されるものではない。また膜厚についても本実施例の膜厚に限定されるものではない。また、上記第２応力印加膜２２は、例えば膜厚が４０ｎｍ程度の圧縮応力を有する窒化シリコン膜で形成する。本実施例では１．２ＧＰａの圧縮応力をもつ膜を形成しているが、応力についてはこの値に限定されるものではない。また膜厚についても本実施例の膜厚に限定されるものではない。
【００７６】
さらに、上記第１応力印加膜２１上に、引張応力を有する第３応力印加膜２３が形成されていて、上記第２応力印加膜２２上に、圧縮応力を有する第４応力印加膜２４が形成されている。
【００７７】
上記第３応力印加膜２３は、例えば膜厚が４０ｎｍ程度の引張応力を有する窒化シリコン膜で形成する。本実施例では１．２ＧＰａの引張応力をもつ膜を形成しているが、応力についてはこの値に限定されるものではない。また膜厚についても本実施例の膜厚に限定されるものではない。
また、上記第４応力印加膜２４は、例えば膜厚が４０ｎｍ程度の圧縮応力を有する窒化シリコン膜で形成する。本実施例では１．２ＧＰａの圧縮応力をもつ膜を形成しているが、応力についてはこの値に限定されるものではない。また膜厚についても本実施例の膜厚に限定されるものではない。
【００７８】
さらに上記半導体基板１１上の全面には、第１層間絶縁膜７１、第２層間絶縁膜７２が形成されている。この第１、第２層間絶縁膜７１、７２は、例えば酸化シリコン（ＳｉＯ２）膜で形成されている。
【００７９】
上記第２層間絶縁膜７２、第１層間絶縁膜７１には、ソース・ドレイン領域３５、３６、５５、５６に通じるコンタクトホール７３、７４、７５、７６が形成され、タングステン（Ｗ）等からなる金属を埋め込んだソース・ドレイン電極４４、４５、６４、６５が形成されている。このように、ｎ型トランジスタＴｒ１、ｐ型トランジスタＴｒ２からなる半導体装置２が構成されている。
【００８０】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第２実施例）を、図１２〜図１３の製造工程断面図によって説明する。ここでは、前記第２実施例の半導体装置の製造方法を説明する。
【００８１】
第２実施例の製造方法は、以下のようにして行う。
【００８２】
まず、前記図２（１）〜前記図６（１５）によって説明した工程を行うことによって、図１２（１）に示すように、第１層間絶縁膜７１上の余剰なゲート電極形成層４２およびゲート絶縁膜４１を除去して、溝３９、５９を埋め込むようにゲート電極形成層４２を残して、ゲート電極４３、６３を形成する。この除去加工では、例えばＣＭＰを用い、第１層間絶縁膜７１の表面が露出するまで研磨する。
【００８３】
次に、図１２（２）に示すように、ドライエッチング法によって第１層間絶縁膜７１（前記図１２（１）参照）を除去する。
【００８４】
次に、図１２（３）に示すように、ｐ型トランジスタの形成領域１３上のみに、圧縮応力を有する第４応力印加膜２４を形成する。この第４応力印加膜２４は、例えば、全面にプラズマＣＶＤ法によって、膜厚４０ｎｍ程度の圧縮応力を有する窒化シリコン膜（圧縮（Compressive）ライナー膜）を形成し、光リソグラフィー技術およびドライエッチング技術を用いて、ｐ型トランジスタの形成領域１３上のみに残すようにして形成される。本実施例においては、先に形成した圧縮応力を有する第２応力印加膜２２と同様に、１．２ＧＰａの圧縮応力をもつ膜を４０ｎｍ形成しているが、本応力および膜厚に限定されるものではない。
【００８５】
次に、図１３（４）に示すように、ｎ型トランジスタの形成領域１２上のみに、引張応力を有する第３応力印加膜２３を形成する。この第３応力印加膜２３は、例えば、全面にプラズマＣＶＤ法によって、膜厚４０ｎｍ程度の引張応力を有する窒化シリコン膜（引張（Tensile）ライナー膜）を形成し、光リソグラフィー技術およびドライエッチング技術を用いて、ｎ型トランジスタの形成領域１２上のみに残すようにして形成される。本実施例においては、先に形成した引張応力を有する第１応力印加膜２１と同様に、１．２ＧＰａの引張応力をもつ膜を４０ｎｍ形成しているが、本応力および膜厚に限定されるものではない。
【００８６】
次に、図１３（５）に示すように、層間絶縁膜７１Ａ（７１、７２）を形成する。この層間絶縁膜７１Ａは、例えば酸化シリコン（ＳｉＯ２）で形成されている。
【００８７】
次に、図１３（６）に示すように、上記層間絶縁膜７１Ａからソース・ドレイン領域３５、３６、５５、５６に通じるコンタクトホール７３、７４、７５、７６をドライエッチング技術で形成した後、タングステン（Ｗ）等からなる金属を埋め込んでソース・ドレイン電極４４、４５、６４、６５を形成し、ｎ型トランジスタＴｒ１、ｐ型トランジスタＴｒ２からなる半導体装置２が完成する。
【００８８】
次に、上記第２実施例における応力の増加効果について図１４〜図１６を用いて説明する。図１４は、ｎ型トランジスタにおける従来技術、第１実施例、第２実施例での応力シミュレーション値を示している。
【００８９】
図１４に示すように、第１実施例では引張応力を有する第１応力印加膜の上部をＣＭＰによって除去し、ダミーゲートをエッチングにより除去するため、深さ方向の圧縮応力（Ｓyy）が減少していたが、第２実施例においては引張応力を有する第３応力印加膜を埋め込みプロセスにより作製したゲート電極の上部に形成しているため、深さ方向の圧縮応力がある程度回復していることがわかる。第１実施例で示した移動度向上率の式によると、ｎ型トランジスタにおいては深さ方向の応力（Ｓyy）としてはマイナスの値となる圧縮応力が大きくなるほど移動度が向上することがわかる。したがって、引張応力を有する第３応力印加膜は移動度向上に有効であることがわかる。
【００９０】
図１５に示すように、ｐ型トランジスタにおいても、圧縮応力を有する第４応力印加膜を形成することでＳyyが大きくなっている。ただしp型トランジスタの場合は先ほどの移動度向上率の式において、Ｓyyの係数が小さいため効果は限定的となる。
【００９１】
上記各応力値をもとにして計算した移動度の向上率を示した図１６に示すように、第２実施例においては、ｎ型、ｐ型トランジスタ共に第１実施例よりも移動度の向上をさらに得ることができる。
【００９２】
次に、本発明の半導体装置に係る一実施の形態（第３実施例）を、図１７の概略構成断面図によって説明する。
【００９３】
図１７に示すように、第３実施例の半導体装置３は、前記図１によって説明した第１実施例の半導体装置１において、各ゲート電極４３、６３上を被覆するように、第１、第２応力印加膜２１、２２上に引張応力を有する第３応力印加膜２３を形成した構成となっている。その他の構成は前記第１実施例の半導体装置１と同様である。なお、図面では、ソース・ドレイン電極の図示は省略されている。
【００９４】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第３実施例）を説明する。ここでは、前記半導体装置３の製造方法を説明する。
【００９５】
第３実施例の製造方法は、前記図１２（２）に示した工程までを行い、その後、前記図１７に示すように、全面に引張応力を有する第３応力印加膜２３を形成する。その後、前記図１２（５）に示した工程以降の工程を行う。
【００９６】
上記第３実施例の半導体装置３では、１層目の引張応力を有する第１応力印加膜２１、圧縮応力を有する第２応力印加膜２２については上記第１、第２実施例と同じであるが、２層目の第３応力印加膜２３は引張応力を有する第３応力印加膜２３のみとなっている。このことにより、上記第２実施例のように、２層目の応力印加膜をｎ型、ｐ型で別々に作る必要が無くなり、工程短縮や歩留まり向上が期待できる。第３実施例において、引張応力を有する第３応力印加膜２３は４０ｎｍの１．２ＧＰａの引張応力を持つ窒化シリコン膜を用いているが、膜厚および内部応力はこれに限定されるものではない。本実施例においてはｐ型トランジスタ上の応力印加膜は引張応力を有する第３応力印加膜２３が用いられているので、ｐ型トランジスタにおいては好ましくない方向に特性が変化するが、その大きさは小さい。
【００９７】
次に、本発明の半導体装置に係る一実施の形態（第４実施例）を、図１８の概略構成断面図によって説明する。
【００９８】
図１８に示すように、第４実施例の半導体装置４は、前記図１７によって説明した第３実施例の半導体装置３において、ｐ型トランジスタのソース・ドレイン領域５５、５６が応力印加源で形成されている。この応力印加源は、例えばシリコンゲルマニウム（ＳｉＧｅ）層で形成されている。その他の構成は、前記半導体装置３と同様である。
【００９９】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第４実施例）を説明する。ここでは、前記半導体装置４の製造方法を説明する。
【０１００】
第４実施例の製造方法は以下のように行う。
【０１０１】
まず、前記図２（１）〜前記図３（８）によって説明した工程を行う。その際、ｐ型トランジスタのソース・ドレイン領域５５、５６を応力印加源で形成する。この応力印加源は、例えばゲルマニウムインプラにより形成する。または、ソース・ドレインの形成領域をエッチングにより除去して溝を形成し、その溝の部分にシリコンゲルマニウム（ＳｉＧｅ）層を選択エピタキシャル成長させて形成する。この場合、その他の領域はエピタキシャル成長が起こらないように絶縁膜により被覆しておく。この絶縁膜は、エピタキシャル成長後に除去する。本第４実施例では、圧縮応力を有する応力印加源として、エピタキシャル成長させて形成したシリコンゲルマニウム（ＳｉＧｅ）層を用いた。そのゲルマニウム（Ｇｅ）濃度は例えば１８％であるが、ゲルマニウム濃度はこれに限定されるものではない。また本実施例ではＳｉＧｅを用いているが、チャネル領域に圧縮応力を印加できるものであれば、ＳｉＧｅに限定するものではない。
【０１０２】
また、ソース・ドレイン領域にＳｉＧｅを用いてｐ型トランジスタに圧縮応力を印加する方法は、例えば特開２００６−１８６２４０号公報や「ＩＥＤＭ２００３ Technical Digest」、T.Ghani他、“A 90ｎｍ High Volume Manufacturing Logic Technology Featuring Novel 45nm Gate Length Strained Silicon CMOS Transistors”、（米）、２００３年、ｐ．９８７にも示されている。
【０１０３】
その後、前記図４（７）〜前記図６（１５）によって説明した工程を行う。そして、前記図１２（２）に示した工程後、前記図１７に示すように、全面に引張応力を有する第３応力印加膜２３を形成する。その後、前記図１２（５）に示した工程以降の工程を行う。
【０１０４】
上記第３、第４実施例での効果を図１９および図２０に示すシミュレーションの結果を用いて説明する。ｎ型トランジスタについては前記第２実施例２の場合と同じであるため省略している。図１９は、従来技術、実施例１および第３実施例、第４実施例でのｐ型トランジスタにおける応力シミュレーションの結果を示している。また、図２０ではそれぞれの場合の移動度向上率を比較している。
【０１０５】
図１９に示すように、第３実施例においては、ｐ型トランジスタに形成された２層目の第３応力印加膜２３が引張応力を持つ膜となっており、この影響でＳyyの圧縮応力の値が第１実施例に比べて大きくなっている。移動度増加率の式を見ると、Ｓyyの圧縮応力が大きくなると、ｐ型トランジスタにおいては移動度が減少する方向となる。第４実施例においては、ソース・ドレイン領域に圧縮応力源を形成しているため、チャネル方向の圧縮応力（Ｓxx）が大きく増加している。
【０１０６】
また、図２０に示すように、第３実施例においては、深さ方向の圧縮応力（Ｓyy）が増加したため、第１実施例の場合に比べて移動度向上率は小さくなっているが、それでも従来技術と比較すると移動度は向上している。第４実施例においてはチャネル方向圧縮応力（Ｓxx）が大きく改善しているため、大きな移動度向上率を得ることができている。第３、第４実施例においては、ｎ型トランジスタの移動度向上を減少させないために２層目の応力印加膜を有する引張応力を有する窒化シリコン膜としているが、ｐ型トランジスタの移動度向上が重要な場合は、２層目の応力印加膜は圧縮応力を有する圧縮（Compressive）ライナー膜としても良い。
【０１０７】
本発明の半導体装置に係る一実施の形態（第５実施例）を、図２１の概略構成断面図によって説明する。
【０１０８】
図２１に示すように、第５実施例の半導体装置５は、前記図１８によって説明した第４実施例の半導体装置４において、ｐ型トランジスタ上には応力印加膜を形成しない構成となっている。すなわち、応力印加膜は、ｎ型トランジスタ上の引張応力を有する第１応力印加膜２１と、第３応力印加膜２３のみとなっている。その他の構成は、前記半導体装置４と同様である。
【０１０９】
次に、本発明の半導体装置に係る一製造方法の実施の形態（第５実施例）を説明する。ここでは、前記半導体装置５の製造方法を説明する。
【０１１０】
第５実施例の製造方法は、前記第４実施例の製造方法において、圧縮応力を有する第２応力印加膜を形成しないで、引張応力を有する第１応力印加膜２１上に、引張応力を有する第３応力印加膜２３を形成し、ｐ型トランジスタ領域の第３応力印加膜２３を除去する。その他の工程は前記第４実施例の製造方法と同様である。
【０１１１】
上記第５実施例では、前記第４実施例よりさらに工程短縮が行える。また、応力を有する応力印加膜（引張応力を有する第１応力印加膜２１、第３応力印加膜２３）はｎ型トランジスタ上のみに形成されている。一方、ｐ型トランジスタには、第４実施例と同様に、ソース・ドレイン領域５５、５６が応力印加源となるように、ソース・ドレイン領域５５、５６をエピタキシャル成長によってＳｉＧｅ層で形成している。このことにより、ｐ型トランジスタのチャネル領域はＳｉＧｅ層からチャネル方向に圧縮の力を受けるため、圧縮応力を有する応力印加膜を形成しなくても移動度を改善しトランジスタの能力を向上させることができる。第５実施例ではＳｉＧｅを用いているが、チャネル領域に圧縮応力を印加できるものであれば、ＳｉＧｅに限定するものではない。
【０１１２】
本発明の半導体装置に係る一実施の形態（第６実施例）を、図２２の概略構成断面図によって説明する。
【０１１３】
図２２に示すように、第６実施例の半導体装置６は、前記第５実施例の半導体装置５において、引張応力を有する第３応力印加膜２３が全面に形成された構成となっている。その他の構成は前記第５実施例の半導体装置５と同様である。
【０１１４】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第６実施例）を説明する。ここでは、前記半導体装置６の製造方法を説明する。
【０１１５】
第６実施例の製造方法は、前記第５実施例の製造方法において、引張応力を有する第３応力印加膜２３を全面に形成した後、ｐ型トランジスタ領域の第３応力印加膜２３の除去を行わず、全面に残す。その他の製造工程は、前記第５実施例の製造方法と同様である。
【０１１６】
上記第６実施例の半導体装置６では、ｐ型トランジスタにおいては引張応力を有する第３応力印加膜がトランジスタ能力を下げる方向に作用するが、ゲート電極を形成した後に第３応力印加膜が形成されるため、前記第３実施例と同様にその影響は大きくはない。またｎ型トランジスタ上に１層目と２層目の引張応力を有する第１応力印加膜、第３応力印加膜を形成しているが、工程短縮のために２層目の第３応力印加膜は省略しても良い。
【０１１７】
上記第５、第６本実施例での効果を図２３および図２４に示すシミュレーションの結果を用いて説明する。ｎ型トランジスタについては前記第２実施例の場合と同じであるため省略している。図２３は従来技術、第１実施例および第５実施例、第６実施例でのp型トランジスタにおける応力シミュレーションの結果を示している。また、図２４は、それぞれの場合の移動度向上率を比較している。
【０１１８】
図２３に示すように、第５実施例では、ｐ型トランジスタにおいて圧縮応力を有する応力印加膜を用いる代わりに、ソース・ドレイン領域にＳｉＧｅからなる圧縮応力源を用いているため、第１実施例に近い応力値となっている。第６実施例では、引張応力を有する第３応力印加膜を形成しているため、Ｓxxの圧縮応力は若干減少し、かつＳyyについては圧縮応力が大きく増加している。
【０１１９】
また、図２４に示すように、第５実施例では、横方向圧縮応力（Ｓxx）が増加しているため、第１実施例に比べて移動度向上率が大きくなっている。一方、第６実施例では、引張応力を有する第３応力印加膜２３の影響でＳyyの圧縮応力が増加しているため、移動度向上率は第１実施例とほぼ同じ向上率となっている。どちらの場合も従来技術に比べて大きな移動度向上率を得ることができる。なお、第５、第６実施例では、ｐ型トランジスタのソース・ドレイン領域５５、５６をＳｉＧｅ層で形成することで、チャネル部に圧縮応力を与えているが、ｎ型トランジスタのソース・ドレイン領域３５、３６にＳｉＣ等の引張応力を有する層を形成することで、ｎ型トランジスタについても同様に、ソース・ドレイン領域３５、３６に応力印加源を有する構造を作製することができる。
【０１２０】
本発明の半導体装置に係る一実施の形態（第７実施例）を、図２５の概略構成断面図によって説明する。
【０１２１】
図２５に示すように、第７実施例の半導体装置７は、前記図１１によって説明した第２実施例の半導体装置２において、ｐ型トランジスタのソース・ドレイン領域５５、５６が応力印加源で形成されているものである。この応力印加源は、例えばシリコンゲルマニウム（ＳｉＧｅ）層で形成されている。その他の構成は、前記半導体装置２と同様である。
【０１２２】
次に、本発明の半導体装置の製造方法に係る一実施の形態（第７実施例）を説明する。ここでは、前記半導体装置７の製造方法を説明する。
【０１２３】
第７実施例の製造方法は、前記第２実施例の製造方法において、ｐ型トランジスタのソース・ドレイン領域５５、５６を応力印加源で形成する。この応力印加源は、例えばゲルマニウムインプラにより形成する。または、ソース・ドレインの形成領域をエッチングにより除去して溝を形成し、その溝の部分にシリコンゲルマニウム（ＳｉＧｅ）層を選択エピタキシャル成長させて形成する。この場合、その他の領域はエピタキシャル成長が起こらないように絶縁膜により被覆しておく。この絶縁膜は、エピタキシャル成長後に除去する。本第４実施例では、圧縮応力を有する応力印加源として、エピタキシャル成長させて形成したシリコンゲルマニウム（ＳｉＧｅ）層を用いた。そのゲルマニウム（Ｇｅ）濃度は例えば１８％であるが、ゲルマニウム濃度はこれに限定されるものではない。また本実施例ではＳｉＧｅを用いているが、チャネル領域に圧縮応力を印加できるものであれば、ＳｉＧｅに限定するものではない。
【０１２４】
上記第７実施例の半導体装置７では、ｐ型トランジスタにおいて前記第３、第４実施例と同様にソース・ドレイン領域５５、５６にエピタキシャル成長により作製されたＳｉＧｅ層を形成し、さらに前記第２実施例と同様に、圧縮応力を有する第２応力印加膜と第４応力印加膜を形成している。したがって、ｐ型トランジスタのゲート電極下のチャネル領域には、ＳｉＧｅ層からの圧縮応力と第２、第３応力印加膜からの圧縮応力がかかるため、チャネル領域に大きな応力をかけることができる。またｎ型トランジスタにおいては前記第２実施例と同様の構造が採用されていることで、ｎ型、ｐ型両方のトランジスタにおいて大きな移動度の向上を得ることができる。
【０１２５】
さらに、本第７実施例においても、ｎ型トランジスタのソース・ドレイン領域にＳｉＣ等の引張応力を有する層を形成することで、ｎ型トランジスタについても同様に、ソース・ドレイン領域に応力印加源を有する構造を作製することができる。
【符号の説明】
【０１２６】
１…半導体装置、１１…半導体基板、２１…第１応力印加膜、２２…第２応力印加膜、３３，５３…側壁絶縁膜、３５，３６，５５，５６…ソース・ドレイン領域、３９…第１溝、４１…ゲート絶縁膜、４３，６３…ゲート電極、５９…第２溝
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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