(57)【特許請求の範囲】
【請求項１】
クロック信号のジッタに関するデータを取得するオンチップジッタデータ取得回路であって、
前記クロック信号を、遅延量選択信号で選択可能な複数の遅延量のいずれか１つの遅延量で遅延する可変遅延部と、
前記クロック信号の位相と、前記可変遅延部で遅延されたクロック信号の位相とを比較して、位相比較信号を生成する位相比較信号生成部と、
前記位相比較信号を所定の期間に亘り取得する位相比較信号取得部と、を有し、
前記可変遅延部は、前記クロック信号を前記クロック信号の周期の少なくとも４倍以上の遅延量であって、前記クロック信号の周期の略整数倍の遅延量であるオフセット遅延量で遅延させるオフセット遅延回路を更に有する、ことを特徴とするオンチップジッタデータ取得回路。
【請求項２】
前記位相比較信号は、前記比較の結果を示すパルス信号であり、前記位相比較信号取得部は、前記パルス信号の数をカウントするカウンタ回路である請求項１に記載のオンチップジッタデータ取得回路。
【請求項３】
前記第位相比較信号生成部は、時間デジタル変換回路であり、前記位相比較信号取得部は、前記時間デジタル変換回路が出力する前記位相比較信号を記憶する記憶部である請求項１に記載のオンチップジッタデータ取得回路。
【請求項４】
ジッタデータを取得する通常モードでは、前記クロック信号を前記可変遅延部に入力し、前記可変遅延回路の遅延量を較正する較正モードでは、前記可変遅延部で遅延されたクロック信号の反転信号を前記可変遅延部に入力するモード選択マルチプレクサと、
前記通常モードでは、前記パルス信号を前記カウンタ回路に入力し、前記較正モードでは、前記可変遅延部、及び前記モード選択マルチプレクサで構成されるリング発振部の発振信号を前記カウンタ回路に入力する出力選択マルチプレクサと、
をさらに有する請求項２に記載のオンチップジッタデータ取得回路。
【請求項５】
ジッタデータを取得する通常モードでは、前記クロック信号を前記可変遅延部に入力し、前記可変遅延回路の遅延量を較正する較正モードでは、前記可変遅延部で遅延されたクロック信号の反転信号を前記可変遅延部に入力するモード選択マルチプレクサと、
前記可変遅延部、及び前記モード選択マルチプレクサで構成されるリング発振部の発振信号をカウントする較正用カウンタ回路と、
をさらに有する請求項３に記載のオンチップジッタデータ取得回路。
【請求項６】
前記位相比較信号取得部を２つ以上有する請求項１〜５のいずれか一項に記載のオンチップジッタデータ取得回路。
【請求項７】
クロック信号を生成するクロック信号生成回路と、
前記クロック信号生成部が生成したクロック信号のジッタに関するデータを取得する請求項１〜６のいずれか一項に記載のオンチップジッタデータ取得回路と、
を備える半導体装置。
【請求項８】
請求項７に記載の半導体装置を試験する半導体試験装置であって、
前記比較信号取得部が取得したデータを前記半導体装置から読み出すプローブと、
前記プローブが読み出したデータを記憶する記憶部と、
前記記憶部が記憶したデータを統計的に処理して作成されるヒストグラムに基づいて、前記半導体装置のジッタ量を判定する処理部と、
を有する半導体試験装置。
【請求項９】
オンチップで生成されるクロック信号のジッタを測定する方法であって、
前記クロック信号を、所定の遅延量で遅延させて、遅延クロック信号を生成するステップと、
前記クロック信号と、前記遅延クロック信号とを比較して、前記比較結果に基づいて、位相比較信号を生成するステップと、
前記位相比較信号を所定の期間に亘り取得するステップと、
前記取得された位相比較信号を処理して、ヒストグラムを作成するステップとを有し、
所定の遅延量は、前記クロック信号の周期の少なくとも４倍以上の遅延量であって、前記クロック信号の周期の略整数倍の遅延量である、ことを特徴とする方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オンチップジッタデータ取得回路、ジッタ測定装置、及びその方法に関する。具体的には、ＰＬＬ回路で生成されるクロック信号など、半導体装置内部で生成されるクロック信号のテストを容易にするオンチップジッタデータ取得回路、ジッタ測定装置、及びその方法に関する。
【背景技術】
【０００２】
近年、半導体装置に搭載されるＬＳＩ（Large  Scale  Integration、大規模集積回路）の製造コストに占めるテスト工程におけるコスト、すなわちテストコストの増大が懸念されている。このため、テストコストを抑制するために、テスト容易化技術に関する研究開発が活発に行われている。デジタル回路のテスト容易化技術については、スキャンパス法、及びシグネチャアナリシス法などの様々な汎用テスト容易化手法が提案されている。しかしながら、アナログ回路のテスト容易化技術については、未だ開発途上の段階である。特にＰＬＬ（Phase  Locked  Loop）については、マイクロプロセッサ等のデジタルリッチなＬＳＩにおいても必須となるため、テスト容易化への需要が大きい。このため、半導体装置に搭載されるＰＬＬが生成するクロック信号のジッタを高精度、かつ容易に測定する回路、及び方法の研究開発が多く行われている。また、他のアナログ回路においても、半導体プロセスの微細化の進展、及び回路方式の改良などにより、例えばデジタル‐アナログコンバータ（ＡＤＣ、analog to digital converter）において、ジッタが、ＡＤＣの性能の良否を決定する最も重要な指標の１つになりつつある。このように、半導体装置に搭載されるＬＳＩ回路の製造工程におけるテスト工程において、将来的にジッタ測定が最も重要なテスト項目の１つとなる可能性がある。
【０００３】
従来技術におけるジッタ測定回路は、基準クロック信号を採用している（非特許文献１、及び２を参照のこと）。基準クロック信号は、ＰＬＬ回路など半導体装置の内部回路で生成されるクロック信号のジッタを測定するときに、基準となる信号であり、ジッタを有しないクロック信号を使用することが望ましいと考えられている。ところが、ジッタを有しないクロック信号を半導体装置２００の内部で生成することは、一般的に困難である。このため、図１８に示すように、基準クロック信号は、半導体装置２００の外部からジッタ測定回路に与えられている。基準クロック信号を半導体装置２００の外部から与える場合、周波数が高い信号（High-frequency input）を入力することができる高周波プローブ２１０により入力する必要がある。しかしながら、高周波プローブは、一般に高価であるため、基準クロック信号をＬＳＩに入力するために、高周波プローブを使用すると、テストコストの増大を招く。また、入力用パッドからクロックをジッタ測定回路に伝搬させる過程でジッタが蓄積するおそれがある。このため、非特許文献３に示すように、基準クロック信号を使用しないジッタデータ測定回路を半導体装置３００に搭載することが提案されている。しかしながら、非特許文献３で提案されるジッタデータ測定回路は、基準クロック信号を使用しないもの、図１９に示すように周波数が高い出力信号（High-speed output）を測定する必要があるために、高周波プローブ３１０が必要になる。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】K. Jenkins, et al., “On-Chip Circuit for Measuring Period Jitter and Skew of Clock Distribution Network,” IEEE 2007 Custom Integrated Circuits Conference (CICC)., pp. 157-160, Sept. 2007.
【非特許文献２】K. Jenkins, et al., “A Scalable, Digital BIST Circuit for Measurement and Compensation of Static Phase Offset,” in Proc. IEEE VLSI Test Symp. (VTS), pp. 185-188, Jun. 2009.
【非特許文献３】M. Ishida, et al., “A Programmable On-Chip Picosecond Jitter-Measurement Circuit without a Reference-Clock Input,” in Proc. IEEE Int. Solid-State Circuits Conf. (ISSCC) pp. 512-513, Feb.  2005.
【発明の概要】
【発明が解決しようとする課題】
【０００５】
このように、従来のジッタ測定回路では、ジッタを測定するために高周波プローブを要するため、製造工程におけるテストコストが増加するという不具合があった。
【０００６】
そこで、本発明は、上述した不具合を解決することが可能なオンチップジッタデータ取得回路を提供することを目的とする。
【０００７】
また、本発明は、高周波プローブを要さずにジッタ測定が可能なオンチップジッタデータ取得回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
上記目的を実現するため、本発明に係るオンチップジッタデータ取得回路は、クロック信号のジッタに関するデータを取得するオンチップジッタデータ取得回路であって、クロック信号を、遅延量選択信号で選択可能な複数の遅延量のいずれか１つの遅延量で遅延する可変遅延部と、クロック信号の位相と、可変遅延部で遅延されたクロック信号の位相とを比較して、位相比較信号を生成する位相比較信号生成部と、位相比較信号を所定の期間に亘り取得する位相比較信号取得部と、を有することを特徴とする。
【０００９】
さらに、本発明に係るオンチップジッタデータ取得回路において、位相比較信号は、比較結果を示すパルス信号であり、位相比較信号取得部は、パルス信号の数をカウントするカウンタ回路であることが好ましい。このような構成を採用することで、本発明に係るオンチップジッタデータ取得回路は、比較的小さな回路規模で実現することができる。
【００１０】
さらに、本発明に係るオンチップジッタデータ取得回路において、可変遅延部は、クロック信号を所与のオフセット遅延量で遅延させるオフセット遅延回路をさらに有することが好ましい。このような構成を採用することで、本発明に係るオンチップジッタデータ取得回路は、クロック信号と、遅延させたクロック信号との相関を低くして、双方の信号を互いに独立な信号にできる。
【００１１】
さらに、本発明に係るオンチップジッタデータ取得回路は、ジッタデータを取得する通常モードでは、クロック信号を可変遅延部に入力し、可変遅延回路の遅延量を較正する較正モードでは、可変遅延部で遅延されたクロック信号の反転信号を可変遅延部に入力するモード選択マルチプレクサと、通常モードでは、位相比較信号を位相比較信号取得部に入力し、較正モードでは、可変遅延部、及びモード選択マルチプレクサで構成されるリング発振部の発振信号を位相比較信号取得部に入力する出力選択マルチプレクサと、をさらに有することが好ましい。このような構成を採用することで、本発明に係るオンチップジッタデータ取得回路は、可変遅延部における遅延量を正確に知ることができ、より精度が高いジッタ測定を実現できる。
【００１２】
さらに、本発明に係るオンチップジッタデータ取得回路は、位相比較信号取得部を２つ以上有することが好ましい。このような構成を採用することで、本発明に係るオンチップジッタデータ取得回路は、ジッタ測定に加えてスキュー測定も可能になる。
【００１３】
さらに、本発明に係るジッタ測定方法は、オンチップで生成されるクロック信号のジッタを測定する方法であって、クロック信号を、所定の遅延量で遅延させて、遅延クロック信号を生成するステップと、クロック信号と、遅延クロック信号とを比較して、比較結果に基づいて、位相比較信号を生成するステップと、位相比較信号を所定の期間に亘り取得するステップと、取得された位相比較信号を処理して、ヒストグラムを作成するステップと、有することを特徴とする。
【発明の効果】
【００１４】
本発明に係るオンチップジッタデータ取得回路では、上記構成を採用することにより、高周波プローブを要せずにジッタ測定をすることが可能になった。
【図面の簡単な説明】
【００１５】
【図１】本発明に係るオンチップジッタデータ取得回路の一例を示す図である。
【図２】図１に示すオンチップジッタデータ取得回路の可変遅延部の回路の一例を示す図である。
【図３】本発明に係るオンチップジッタデータ取得回路のタイミングチャートの一例を示す図である。
【図４】本発明に係るオンチップジッタデータ取得回路から生成できるヒストグラムの例を示す図である。
【図５】本発明に係るジッタ測定方法のフローの一例を示す図である。
【図６】従来のジッタ測定と、本発明に係るジッタ測定との比較を示す図である。
【図７】本発明に係るオンチップジッタデータ取得回路のシミュレーション結果の一例を示す図である。
【図８】本発明に係るオンチップジッタデータ取得回路のシミュレーション結果の他の例を示す図である。
【図９】本発明に係るオンチップジッタデータ取得回路のシミュレーション結果の他の例を示す図である。
【図１０】本発明に係るオンチップジッタデータ取得回路の他の例を示す図である。
【図１１】従来のジッタデータと、本発明に係るジッタデータとの比較を示す図である。
【図１２】本発明に係るオンチップジッタデータ取得回路の他の例を示す図である。
【図１３】本発明に係るオンチップジッタデータ取得回路の他の例を示す図である。
【図１４】本発明に採用されるＴＤＣの一例を示す図である。
【図１５】本発明に係るジッタ測定方法のフローの他の例を示す図である。
【図１６】本発明に係るオンチップジッタデータ取得回路の他の例を示す図である。
【図１７】本発明に係るオンチップジッタデータ取得回路の他の例を示す図である。
【図１８】ジッタ測定回路の先行技術の一例を示す図である。
【図１９】ジッタ測定回路の先行技術の他の例を示す図である。
【発明を実施するための形態】
【００１６】
以下、添付図面を参照して、本発明に係るオンチップジッタデータ取得回路、ジッタ測定装置、及びその方法について詳細に説明する。それぞれの図面において、同一、又は類似する機能を有する構成素子には、同一、又は類似する符号が付される。したがって、先に説明した構成要素と同一、又は類似する機能を有する構成素子に関しては、改めて説明をしないことがある。
【００１７】
図１〜９を参照して、本発明に係るオンチップジッタデータ取得回路の一例、及びその方法の一例について説明する。図１において、本発明に係るオンチップジッタデータ取得回路の一例を示す。図１に示すように、半導体装置１００上に形成されるオンチップジッタデータ取得回路１は、ＣＬＫｉｎ端子、及びＳＥＬｄｌｙ端子の２つの入力端子と、出力端子ＣＮＴｏｕｔと、可変遅延部１０と、位相比較信号生成部２０と、本実施形態ではカウンタ回路である位相比較信号取得部３０とを有する。さらに、位相比較信号生成部２０は、ラッチ回路２１と、２入力ＡＮＤ素子２３とを有する。オンチップジッタデータ取得回路１では、ＣＬＫｉｎ端子に入力されるクロック信号と、このクロック信号を所定の遅延量で遅延した信号とを位相比較信号生成部２０が比較して、比較結果を示すパルス信号を生成する。位相比較信号取得部３０は、位相比較信号生成部２０が生成したパルス信号を取得して、パルス信号の数をカウントする。このような構成を有することにより、オンチップジッタデータ取得回路１は、ＣＬＫｉｎ端子に入力されるクロック信号のジッタを、高周波プローブを使用せずに、任意の周波数で測定することが可能になる。
【００１８】
ＣＬＫｉｎ端子には、半導体装置１００の内部に形成されるＰＬＬ回路などの回路で生成されるクロック信号などが入力される。このクロック信号は、理想的には一定のパルス幅を有し、かつ一定の周期ごとに入力される複数のパルス信号となる。しかしながら、半導体装置１００内部に形成される回路で生成されるクロック信号は、製造条件、温度条件、半導体装置１００内部に形成される他の回路の動作状態などの様々な動作条件により、ジッタ（Jitter）を有するおそれがある。このため、ＣＬＫｉｎ端子には、ジッタに起因して、それぞれのパルス信号に時間的なズレ、ゆらぎが生じることにより、実際には、周期、及びパルス幅が様々に相違する複数のパルス信号が入力されることになる。
【００１９】
ＳＥＬｄｌｙ端子には、可変遅延部１０の遅延量を決定する信号が、半導体装置１００の内部、又は外部から入力される。ＣＬＫｉｎ端子に入力されるクロック信号は、可変遅延部１０に入力されて、ＳＥＬｄｌｙ端子に入力される信号に基づいて決定される遅延量で遅延されて、出力される。ラッチ回路２１のＤ入力には、ＣＬＫｉｎ端子に入力されるクロック信号が入力される。一方、ＣＫ端子には、ＣＬＫｉｎ端子に入力されるクロック信号が、可変遅延部１０において所定の遅延量で遅延されて入力される。このため、ラッチ回路２１のＣＫ端子には、Ｄ端子に入力されるクロック信号よりも、所定の遅延量だけ遅延した信号が入力される。可変遅延部１０で与えられる遅延量は、任意の値に規定できる。例えば、クロック信号の周期Ｔの０．５倍から１．５倍までの遅延量を与えてもよい。
【００２０】
ラッチ回路２１は、ＣＫ端子に入力される信号の立ち上がりエッジにおいて、Ｄ端子に入力される信号を保持してＱ端子に出力する機能を有する。例えば、ＣＫ端子に入力される信号の立ち上がりエッジにおけるＤ端子の入力信号がＬｏｗレベルであれば、ラッチ回路２１のＱ端子にはＬｏｗレベルが出力される。また、ＣＫ端子に入力される信号の立ち上がりエッジにおけるＤ端子の入力信号がＨｉｇｈレベルであれば、ラッチ回路２１のＱ端子にはＨｉｇｈレベルが出力される。ラッチ回路２１は、一般にＤフリップフロップ回路とも称される。
【００２１】
２入力ＡＮＤ素子２３は、一方の入力端子に入力されるラッチ回路２１のＱ端子からの出力信号と、他方の入力端子に入力されるクロック信号との論理積を出力する。このため、ラッチ回路２１のＱ端子からの出力信号がＬｏｗレベルである場合には、２入力ＡＮＤ素子２３の出力端子から出力される信号は、常にＬｏｗレベルとなる。一方、ラッチ回路２１のＱ端子からの出力信号がＨｉｇｈレベルである場合には、２入力ＡＮＤ素子２３の出力端子から出力される信号は、クロック信号の入力状態に従って変化する。すなわち、クロック信号がＨｉｇｈレベルである場合は、２入力ＡＮＤ素子２３の出力端子から出力される信号は、Ｈｉｇｈレベルであり、クロック信号がＬｏｗレベルである場合は、２入力ＡＮＤ素子２３の出力端子から出力される信号は、Ｌｏｗレベルになる。この結果、ラッチ回路２１のＱ端子からの出力信号がＨｉｇｈレベルである場合には、ラッチ回路２１のＱ端子から出力される信号の立ち上がりと、クロック信号の立ち下がりとにより規定されるパルス幅を有するパルス信号が、２入力ＡＮＤ素子２３の出力端子から出力されることになる。なお、この回路では、２入力ＡＮＤ素子２３の一方の入力にＣＬＫｉｎ端子からの信号が入力されるが、この信号の代わりに可変遅延部１０から出力される信号を入力することができる。
【００２２】
２入力ＡＮＤ素子２３の出力端子から出力されたパルス信号は、カウンタ回路３０の入力端子に入力される。カウンタ回路３０は、入力端子に入力されたパルス信号をカウントして、ｎビットのデジタル信号として、ＣＮＴｏｕｔ端子を介して、半導体装置１０の外部に出力する。ここでｎは、１以上の整数である。
【００２３】
図２において、可変遅延部１０の回路構成の一例を示す。図２に示すように、可変遅延部１０は、粗調整遅延部１１と、微調整遅延部１４とを有することができる。粗調整遅延部１１は、複数の遅延素子１２ａ〜１２ｎと、それぞれの遅延素子の出力端を選択的に出力するマルチプレクサ１３とを有する。微調整遅延部１４は、複数の遅延素子１５ａ〜１５ｃと、それぞれの遅延素子の出力端に一方の端子が接続されるキャパシタ１６ａ、及び１６ｂと、キャパシタ１６ａ、及び１６ｂの他方の端子に接続させるスイッチング素子１７ａ、及び１７ｂとを有する。キャパシタ１６ａ、及び１６ｂは、２つの電極板を金属配線層で形成して、双方の金属配線層間に形成される絶縁層を誘電体とすることで構成できる。スイッチング素子１７ａ、及び１７ｂは、ｎＭＯＳトランジスタで形成できるが、ｐＭＯＳトランジスタ、又はパラクタなどの他のスイッチング素子で形成してもよい。遅延素子１２、及び１５の個数は、それぞれの遅延素子の遅延量、及び測定対象のクロック信号の周期などに基づいて、適当な個数にできる。例えばクロック信号の周期Ｔの０倍から１倍までの遅延量を与えることができる。また、クロック信号の周期Ｔの０．５倍から１．５倍までの遅延量を与えてもよい。
【００２４】
以下、図３〜５を参照して、オンチップジッタデータ取得回路１を使用して、クロック信号のジッタを測定する方法の一例を説明する。図３において、オンチップジッタデータ取得回路１のタイミングチャートの一例を示す。「ＣＬＫ」で示されるパルス信号列は、ＰＬＬ回路などで生成されて、オンチップジッタデータ取得回路１のＣＬＫｉｎ端子に入力される測定対象のクロック信号であり、パルス信号ＣＫ１からＣＫ８までの８個のパルス信号が示される。ＣＬＫ信号の立ち上がりエッジ、及び立ち下がりエッジは実際には、負荷容量などのため、時間軸に対する傾き（slope）を有するが、ここでは説明を簡単にするため、エッジは時間軸に対して垂直で示される。破線で示される立ち上がりエッジ、及び立ち下がりエッジは、ジッタがない場合のエッジを表す。一方、実線で示される立ち上がりエッジ、及び立ち下がりエッジは、ジッタにより遷移したエッジを示す。図３においては、ＣＫ１、ＣＫ４，及びＣＫ６が、ジッタによりパルス信号が早く立ち上がる方向に遷移し、ＣＫ２、ＣＫ３、ＣＫ５、及びＣＫ８が、ジッタによりパルス信号が遅く立ち上がる方向に遷移する。「CLK with 0.95T delay」で示されるパルス信号列は、「ＣＬＫ」で示されるパルス信号列を、可変遅延部１０において、クロック信号の周期Ｔの０．９５倍の遅延量で遅延させた信号列である。同様に、「CLK with 1.00T delay」、及び「CLK with 1.05T delay」で示されるパルス信号列はそれぞれ、可変遅延部１０において、クロック信号の周期Ｔの１．００倍、及び１．０５倍の遅延量で遅延させた信号列である。
【００２５】
「Output from 2-AND with 0.95T delay」で示される信号列は、「ＣＬＫ」で示される信号列をラッチ回路２１のＤ端子に入力し、「CLK with 0.95T delay」で示される信号列をラッチ回路２１のＣＫ端子に入力した場合に、２入力ＡＮＤ素子２３の出力端子に出力される信号列を示す。ここでジッタがないと仮定した場合、「Output from 2-AND with 0.95T delay」で示される信号列は、１つのパルス信号も生じない。ジッタがない場合には、ラッチ回路２１のＣＫ端子に入力される「Output from 2-AND with 0.95T delay」の全ての立ち上がりエッジが、ラッチ回路２１のＤ端子に入力される「ＣＬＫ」パルス信号のＬｏｗレベルで生じるためである。しかしながら、図３に示す例では、パルス信号Ｃ３、及びＣ４の遷移量の加算値、並びにパルス信号Ｃ５、及びＣ６の遷移量の加算値がそれぞれ、双方のパルスの遅延差である０．０５Ｔよりも大きいため、「Output from 2-AND with 0.95T delay」に２つのパルス信号が生じる。
【００２６】
「Output from 2-AND with 1.00T delay」で示される信号列は、「ＣＬＫ」で示される信号列をラッチ回路２１のＤ端子に入力し、「CLK with 1.00T delay」で示される信号列をラッチ回路２１のＣＫ端子に入力した場合に、２入力ＡＮＤ素子２３の出力端子に出力される信号列を示す。ここでは、パルス信号Ｃ２の遷移量が、パルス信号Ｃ３の遷移量よりも若干大きい影響で、「Output from 2-AND with 0.95T delay」にさらに１つのパルス信号が加わり、３つのパルス信号が生じる。
【００２７】
「Output from 2-AND with 1.05T delay」で示される信号列は、「ＣＬＫ」で示される信号列をラッチ回路２１のＤ端子に入力し、「CLK with 1.05T delay」で示される信号列をラッチ回路２１のＣＫ端子に入力した場合に、２入力ＡＮＤ素子２３の出力端子に出力される信号列を示す。ここでジッタがないと仮定した場合、「Output from 2-AND with 1.05T delay」で示される信号列は、「ＣＬＫ」で示される全てのパルス信号に対応した８つのパルス信号が生成される。ジッタがない場合は、ラッチ回路２１のＣＫ端子に入力される「Output from 2-AND with 1.05T delay」の全ての立ち上がりエッジが、ラッチ回路２１のＤ端子に入力される「ＣＬＫ」パルス信号のＨｉｇｈレベルで生じるためである。しかしながら、この例では、パルス信号Ｃ１、及びＣ２遷移量の加算量が、双方のパルスの遅延差０．０５Ｔよりも大きいため、「Output from 2-AND with 1.05T delay」にパルス信号が生じていないクロック信号が１つ存在する。
【００２８】
このように、オンチップジッタデータ取得回路１は、ＰＬＬ回路などのクロック信号、及びそのクロック信号を適当な遅延量で遅延させた遅延クロック信号の立ち上がりエッジを、ラッチ回路２１、及び２入力ＡＮＤ素子２３で構成される位相比較信号生成部２０で比較して、クロック信号の立ち上がりエッジの方が、位相が進んでいる場合にパルス信号をカウンタ回路３０に出力する。ここで、クロック信号を遅延させる遅延量は、可変遅延部１０によって、適当な遅延間隔で複数設定される。オンチップジッタデータ取得回路１は、設定された遅延量ごとに、生成されるパルス信号の数を所定の期間に亘りカウンタ回路３０でカウントする。例えば、オンチップジッタデータ取得回路１は、クロック信号の周期Ｔを１００分割した遅延量ごとに、パルス信号の数をカウントする。半導体装置１００が、半導体試験装置５００で試験されるときは、それぞれの遅延量ごとに所定の期間に亘りカウントされたパルス信号数は、ＣＮＴｏｕｔ端子に位置合わせされたプローブを介して読み出されて、半導体試験装置５００が備える記憶装置５１０にそれぞれ記憶される。記憶装置５１０に記憶されたパルス信号数に基づいて、半導体試験装置５００が備える中央演算装置（ＣＰＵ、Central Processing Unit）５２０は、クロック信号が有するジッタ量を統計的に表すヒストグラムを生成する。
【００２９】
図４において、このように作成された２つのヒストグラムを、例示する。これらのヒストグラムは双方ともに、縦軸に、カウンタ回路３０がカウントしたパルス信号数を示し、横軸に、可変遅延部１０により遅延された遅延量を示す。図４（ａ）に示すヒストグラムは、ジッタが比較的小さい例であり、図４（ｂ）に示すヒストグラムは、ジッタが比較的大きい例である。図４（ａ）、及び（ｂ）のヒストグラムを比較すると、図４（ａ）に示すヒストグラムは、図４（ｂ）に示すヒストグラムよりも、遅延量の増加に対して、パルス信号数の増加が急峻であることが分かる。ジッタが小さい場合、図３に示すようなジッタに起因するパルス信号の発生、又は不発生が生じる確率が低くなるため、遅延量の増加にするパルス信号数の増加が急峻になる。一方、ジッタが大きい場合、ジッタに起因するパルス信号の発生、又は不発生が生じる確率が高くなり、遅延量の増加にするパルス信号数の増加が緩やかになる。本発明では、図４に示すヒストグラムを利用して、出荷時の良品／不良品判定を行うことができる。例えば、ヒストグラムの立ち上がりが、所定の傾きよりも緩やかな場合には、不良品と判定でき、ヒストグラムの立ち上がりが、所定の傾きよりも急峻な場合には、良品と判定できる。
【００３０】
図５において、オンチップジッタデータ取得回路１を使用して、クロック信号のジッタを測定する方法のフローチャートを示す。ステップ１０１において、ＣＰＵ５２０は、ＰＬＬ回路などのクロック信号をオンチップジッタデータ取得回路１のＣＬＫｉｎ端子に入力する。ステップ１０２において、ＣＰＵ５２０は、クロック信号を遅延させる遅延量を決定する。ステップ１０３において、位相比較信号生成部２０は、クロック信号、及びクロック信号を遅延させた信号の位相を比較して、その比較結果に基づいてパルス信号を出力する。ステップ１０４において、カウンタ回路３０は、出力されたパルス信号数を所定の期間に亘りカウントして、ＣＰＵ５２０は、カウント数を記憶装置５１０に記憶する。ステップ１０５において、ＣＰＵ５２０は、所定の全ての遅延量で、ステップ１０１〜１０４の処理を実行か否かを判定する。処理が終了していない場合は、再度ステップ１０１〜１０４の処理を実行する。処理が終了している場合は、ステップ１０６において、ＣＰＵ５２０は、記憶されたカウント数を適当に配列して、ヒストグラムを生成する。
【００３１】
このように、オンチップジッタデータ取得回路１は、半導体装置１００の内部に形成されるＰＬＬ回路などのクロック信号のジッタを、半導体装置１００の外部から基準クロックを入力することなしに測定することができる。併せてオンチップジッタデータ取得回路１は、位相比較信号生成部２０が生成したパルス信号の数を所定の期間に亘りカウンタ回路３０がカウントした結果を、ＣＰＵ５２０が統計的に処理するという方法を採用する。この方法では、統計的な手法を採用することによって、オンチップジッタデータ取得回路１は、数〔ｐｓ〕から数十〔ｐｓ〕程度の大きさであるジッタを直接測定することなく、ジッタを統計的に測定することが可能である。このため、オンチップジッタデータ取得回路１は、ジッタを直接測定する必要がなく、ＰＬＬ回路などの高速なクロック信号の周期で出力される信号を検出することを要しない。したがって、オンチップジッタデータ取得回路１を採用して、ジッタを測定する場合には、半導体装置１００に高速の入力信号を入力する必要がなく、また半導体装置１００から高速の出力信号を検出する必要もない。このため、ジッタ測定において、高周波プローブを使用する必要はなく、テストコストの増加を抑制できる。
【００３２】
さらに図１に示すように、オンチップジッタデータ取得回路１は、可変遅延部１０、位相比較信号生成部２０、及びカウンタ回路３０によって構成される。図２に示すように、可変遅延部は、遅延素子１２ａ〜ｎ、マルチプレクサ１３などにより構成され、位相比較信号取得部は、ラッチ回路２１と、２入力ＡＮＤ素子２３とにより構成される。また、カウンタ回路３０は、当業者には明らかなように、複数のラッチ回路、及び排他的論理和素子などにより構成できる。このため、オンチップジッタデータ取得回路１は、比較的な小さな回路規模で実現可能であるという利点を有する。
【００３３】
さらにまた、オンチップジッタデータ取得回路１を使用して、クロック信号のジッタを測定する方法では、基準クロック信号と比較することによりクロック信号のジッタを測定する従来の方法よりも必要とされる可変遅延素子の時間分解能が緩和されるという有利な効果を有する。この効果について、図６、及び７を参照して、以下に詳細に説明する。図６において、基準クロック信号を使用する従来の方法と、オンチップジッタデータ取得回路１を使用する方法と差異を示す。図６の左側に従来の方法を示し、図６の右側にオンチップジッタデータ取得回路１を使用する方法を示す。図６（ａ）において、双方の方法におけるトリガエッジを概念的に示す。左側に記載される従来の方法において、実線で示される１つのクロック信号について、遅延量を変化させた複数の基準クロック信号が破線矢印で示される。このように、従来の方法では、測定対象のクロック信号のエッジは、ある程度の（分散）を有しているが、基準クロック信号のトリガエッジは、（分散）を有さず時間軸に対して垂直となる。このため、基準クロックの遅延量を変化させてヒストグラムを生成するときに累積分布関数（ＣＤＦ、cumulative distribution function）の分散は、測定対象のクロック信号のみに依存する。この場合の標準偏差をσとし、図６（ｂ）に示すように分布とする仮定する。また、この場合の確率密度関数（ＰＤＦ、probability density function）は、図６（ｃ）に示す分布となると仮定する。
【００３４】
次に、オンチップジッタデータ取得回路１を使用する方法について検討する。図６（ａ）の右側に示されるように、オンチップジッタデータ取得回路１を使用する方法では、破線で示される遅延クロック信号も、測定対象のクロック信号と同様に、エッジが、ある程度の（分散）を有している。また上述のように、測定対象のクロック信号と比較される遅延クロック信号は、測定対象のクロック信号よりも１周期進んだパルス信号である。ここで、クロック信号を形成する１つのパルス信号においてジッタが発生する確率と、そのパルス信号においてジッタが発生する確率とが完全に独立であると仮定する。この仮定が成り立つ場合には、累積分布関数の分散は、測定対象のクロック信号、及びそのクロック信号と独立である遅延クロック信号に依存するため、標準偏差は、従来の方法の
【数１】
0005451571.tif 000002
倍になる。すなわち、オンチップジッタデータ取得回路１を使用する方法では、標準偏差は、
【数２】
0005451571.tif 000003
になる。この結果、図６（ｂ）の左側に示すように、オンチップジッタデータ取得回路１を使用する方法のＣＤＦは、破線で示す従来の方法のＣＤＦよりも分散が大きくなる。図６（ｃ）において、双方の方法のＰＤＦを示す。ここでも破線は、従来の方法のＰＤＦを示し、実線は、オンチップジッタデータ取得回路１を使用する方法のＰＤＦを示す。
【００３５】
このように本発明に係る方法では、基準クロック信号を使用せずに、エッジが（分散）を有するクロック信号を遅延させた信号を使用することによって、累積分布関数の標準偏差を大きくすることができ、時間分解能への要求を緩和させることが可能である。図７において、従来の方法で行った場合と、オンチップジッタデータ取得回路１を使用した場合におけるジッタ測定のＳＰＩＣＥ（Simulation Program with Integrated Circuit Emphasis）シミュレーション結果を示す。双方のシミュレーションにおいて、測定対象のクロック信号、及び基準クロック信号の周期は５００〔ｐｓ〕の周期である。また、ジッタは、基準クロック信号に法性ホワイトガウスノイズ（ＡＷＧＮ、additive white Gaussian noise）を付加することにより生成される。図７（ａ）は、従来の方法によるシミュレーション結果を示す。ここでは、ラッチ回路２１のＤ端子にジッタを有するクロック信号を入力し、可変遅延部１０にジッタを有しないクロック信号を入力する。図７（ｂ）は、オンチップジッタデータ取得回路１を使用した方法によるシミュレーション結果を示す。ここでは、ラッチ回路２１のＤ端子、及び可変遅延部１０の双方にジッタを有するクロック信号を入力する。このシミュレーションの結果が示すように、図７（ｂ）に示されるオンチップジッタデータ取得回路１を使用した方法のシミュレーション結果は、図７（ａ）に示される従来の方法によるシミュレーション結果よりも分散が大きくなっている。これらの結果から、オンチップジッタデータ取得回路１を使用した方法は、ジッタ測定における時間分解能への要求が緩和できることが明らかである。一般に、ＣＭＯＳ技術の微細化技術が進展するにともなって、デバイスばらつきに起因して、時間分解能の向上が困難となる傾向がある。このため、オンチップジッタデータ取得回路１は、ジッタ測定における時間分解能への要求が緩和できるので、微細化が進むＣＭＯＳ技術との親和性が高く、微細化が進むほど有効性が増してゆく回路であるといえる。
【００３６】
図８において、図７と同様に従来の方法で行った場合と、オンチップジッタデータ取得回路１を使用した場合におけるジッタ測定のＳＰＩＣＥシミュレーション結果を示す。ここでは、ジッタの大きさを変化させた場合の分散を概念的に示す。図８から明らかなように、オンチップジッタデータ取得回路１を使用した方法のシミュレーション結果では、ジッタの大きさの変化に伴う分散の増加が、従来の方法のシミュレーション結果より大きい。これから、オンチップジッタデータ取得回路１を使用した方法は、ジッタが大きくなるほどジッタ測定における時間分解能への要求が緩和できることが明らかになる。また、その割合は、従来の方法よりも大きいことが理解されるであろう。
【００３７】
図９において、オンチップジッタデータ取得回路１のＳＰＩＣＥシミュレーション結果の一例を示す。ここで、プロセスは、１８０〔ｎｍ〕ＣＭＯＳプロセスを用い、ＶＤＤは、１．８〔Ｖ〕であり、ＡＷＧＮの振幅は、０．８〔Ｖ〕であり、クロック信号の周波数は、２〔ＧＨｚ〕である。またグラフの掃引時間は、１００〔ｎｓ〕であるので、最大カウント数は、２００回になる。
【００３８】
図１０、及び１１を参照して、本発明に係るオンチップジッタデータ取得回路の他の例について説明する。図１０において、本発明に係るオンチップジッタデータ取得回路の他の例を示す。図１０に示すように、半導体装置１００上に形成されるオンチップジッタデータ取得回路２は、ＣＬＫｉｎ端子、及びＳＥＬｄｌｙ端子の２つの入力端子と、出力端子ＣＮＴｏｕｔと、可変遅延部１０と、位相比較信号生成部２０と、位相比較信号取得部３０とに加えて、オフセット遅延回路１７を有する。オフセット遅延回路１７は、ＣＬＫｉｎ端子に入力されるクロック信号の周期の数倍〜１０倍程度の遅延量を有することができる。また、好適にはオフセット遅延回路１７の遅延量は、ＣＬＫｉｎ端子に入力されるクロック信号の周期の略整数倍の周期を有することができる。オンチップジッタデータ取得回路２は、クロック信号の周期の数倍〜１０倍程度の遅延量を有するオフセット遅延回路１７を備えることにより、ラッチ回路２１のＤ端子に入力されるクロック信号と、ＣＫ端子に入力される遅延クロック信号との間の相関を低くして、独立な関係にすることが可能になる。
【００３９】
図１１を参照して、オフセット遅延回路１７を備えることにより、クロック信号との間の相関を低くなる概念を説明する。図１１（ａ）において、典型的なクロック信号の自己相関関数を示す。１点鎖線で示す位置は、１周期離れた信号との相関を示し、破線で示す位置は、４周期離れた信号との相関を示す。これから、オフセット遅延回路１７を備えて、遅延クロック信号の遅延量を大きくすることによる効果が統計的に明らかになる。すなわち、オフセット遅延回路により遅延クロック信号の遅延量を大きくすることにより、測定対象のクロック信号と、遅延クロック信号との間の相関が小さくなることが理解されるであろう。図１１（ｂ）において、従来の方法、オフセット遅延回路１７を有さないオンチップジッタデータ取得回路１を使用する方法、及びオフセット遅延回路１７を備えるジッタ回路２を使用する方法のシミュレーション結果の一例を示す。ここで、実線は、従来の方法であり、図７（ａ）に示す回路を使用する。１点鎖線は、オフセット遅延回路１７を有さないオンチップジッタデータ取得回路１による方法であり、破線は、オフセット遅延回路１７を備えるジッタ回路２を使用する方法である。この例では、オフセット遅延回路１７を有さないオンチップジッタデータ取得回路１による方法によるシミュレーションが、自己相関に起因する測定誤差のために分散が大きくなった結果が示される。一般的には、このような現象は起こる可能性は、非常に低いものであるが、隣接するパルス信号を使用してジッタ測定をする場合に、自己相関に起因する測定誤差が生じる可能性があることが示される。しがたって、オフセット遅延回路１７を備えるジッタ回路２は、オフセット遅延回路１７を有さないオンチップジッタデータ取得回路１よりも測定誤差を小さくすることが可能である。
【００４０】
図１２を参照して、本発明に係るオンチップジッタデータ取得回路のさらに他の例について説明する。図１２において、本発明に係るオンチップジッタデータ取得回路の他の例を示す。図１２に示すように、半導体装置１００上に形成されるオンチップジッタデータ取得回路３は、ＣＬＫｉｎ端子、及びＳＥＬｄｌｙ端子の２つの入力端子と、出力端子ＣＮＴｏｕｔと、可変遅延部１０と、位相比較信号生成部２０と、位相比較信号取得部３０とに加えて、モード選択マルチプレクサ４１と、出力選択マルチプレクサ４３と、反転素子４５とを有する。反転素子４５は、可変遅延部１０の出力信号を反転させた信号を、モード選択マルチプレクサ４１の一方の信号入力端子に入力する。モード選択マルチプレクサ４１は、他方の入力端子にＣＬＫｉｎ信号に入力されたクロック信号が入力される。モード選択マルチプレクサ４１は、モード選択信号であるＳＥＬｍｏｄｅ端子に入力される選択信号に基づき、入力される２つの信号のいずれか一方を可変遅延部１０に出力する。以下、モード選択マルチプレクサ４１が、ＣＬＫｉｎ信号に入力されたクロック信号を出力するモードを、通常モードと称する。通常モードでは、オンチップジッタデータ取得回路３は、ＣＬＫｉｎに入力パルス信号のジッタを測定する。また、可変遅延部１０の出力信号の反転信号を出力するモードを、較正モードと称する。較正モードでは、オンチップジッタデータ取得回路３は、可変遅延部１０を構成する遅延素子１２、及び１５のそれぞれの遅延量を測定することが可能である。
【００４１】
オンチップジッタデータ取得回路３における、可変遅延部１０を構成する遅延素子１２、及び１５の遅延量の測定原理について、以下に詳細に説明する。較正モードでは、オンチップジッタデータ取得回路３は、可変遅延部１０、反転素子４５、及びマルチプレクサ４３により、リング発振回路を形成する。リング発振回路の出力は、出力選択マルチプレクサ４３を介してカウンタ回路３０に入力される。較正モードでは、ＳＥＬｄｌｙ端子に入力される選択信号を適当に設定したのちに、カウンタ回路３０が出力するパルス数を、適当な周期でカウントすることにより、可変遅延部１０を構成する遅延素子１２、及び１５のそれぞれの遅延量を測定することができる。このように、可変遅延部１０を構成する遅延素子１２、及び１５の実際の遅延量を測定することにより、オンチップジッタデータ取得回路３を使用するジッタ測定の測定精度を向上させることが可能である。
【００４２】
図１３を参照して、本発明に係るオンチップジッタデータ取得回路のさらに他の例について説明する。図１３において、本発明に係るオンチップジッタデータ取得回路の他の例を示す。図１３に示すように、半導体装置１００上に形成されるオンチップジッタデータ取得回路４は、ＣＬＫｉｎ端子、及びＳＥＬｄｌｙ端子の２つの入力端子と、出力端子ＣＮＴｏｕｔと、可変遅延部１０と、本実施形態では時間デジタル変換回路(Time-to-Digital  Converter：ＴＤＣ)である位相比較信号生成部２５と、本実施形態では記憶回路である位相比較信号取得部３２とを有する。オンチップジッタデータ取得回路４は、位相比較信号生成部として、ＴＤＣ２５を採用し、取得信号取得部として、記憶回路３２を採用する点において、図１２に示すオンチップジッタデータ取得回路３と相違する。また、可変遅延部１０、反転素子４５、及びマルチプレクサ４３により形成されるリング発振回路の発振信号を取得する較正用カウンタ５１を有する点においてもオンチップジッタデータ取得回路３と相違する。ＴＤＣ２５は、ＣＬＫｉｎに入力されるクロック信号、及び可変遅延部１０により所定の遅延量で遅延されたクロック信号の位相を比較して、比較結果をエンコード信号などのデジタル信号で出力する。ＴＤＣ２５から出力されたデジタル信号は、記憶回路３２に記憶される。ＣＰＵ５２０は、記憶回路３２に記憶されたデジタル信号を任意の周期で読み出して、ジッタを統計的に測定するためにヒストグラムを生成する。なお、可変遅延部１０については、可変にしなくてもジッタ測定が可能である。
【００４３】
図１４は、オンチップジッタデータ取得回路４において採用されるＴＤＣ２５の回路構成の一例を示す図ある。図１４に示すように、ＴＤＣ２５は、原クロックＣＫを所定の遅延量τ１ずつ順次遅延する複数の遅延素子（ノンインバータバッファ）６５を直列に接続した遅延回路列（ディレイライン）と、このディレイラインで順次遅延された各遅延クロックＣＫ１、ＣＫ２、ＣＫ３、…をデータ入力とし、被測定信号ＳＣをクロック入力とする複数のＤフリップフロップ６７と、複数のＤフリップフロップ６７の出力Ｑ１、Ｑ２、Ｑ３、…から原クロックＣＫに対する被測定信号のジッタを算出するエンコーダ回路６９と、を有する。ノンインバータバッファ６５は、例えばインバータを２段接続して実現する。接続するノンインバータバッファ６５の個数は、予想される被測定信号ＳＣのジッタの大きさをノンインバータバッファ６５の遅延量で除した個数に所定の余裕を加えた個数以上必要である。
【００４４】
図１５において、オンチップジッタデータ取得回路４を使用して、クロック信号のジッタを測定する方法のフローチャートを示す。ステップ２０１において、ＣＰＵ５２０は、ＰＬＬ回路などのクロック信号をオンチップジッタデータ取得回路４のＣＬＫｉｎ端子に入力する。ステップ２０２において、ＣＰＵ５２０は、クロック信号を遅延させる遅延量を決定する。ステップ２０３において、ＴＤＣである位相比較信号生成部２５は、クロック信号、及びクロック信号を遅延させた信号の位相を比較して、その比較結果に基づいてエンコード信号を所定の期間に亘り出力し、ステップ２０４において、記憶回路３２は、出力されたエンコード信号を記憶する。ステップ２０５において、ＣＰＵ５２０は、所定の全ての遅延量で、ステップ２０１〜２０４の処理を実行か否かを判定する。処理が終了していない場合は、再度ステップ２０１〜２０４の処理を実行する。処理が終了している場合は、ステップ２０６において、ＣＰＵ５２０は、記憶回路３２に記憶されたエンコード信号を、通常のプローブで読み出し可能な周期で読み出して、適当に配列することによって、ヒストグラムを生成する。
【００４５】
図１６を参照して、本発明に係るオンチップジッタデータ取得回路のさらに他の例について説明する。図１６において、本発明に係るオンチップジッタデータ取得回路の他の例を示す。図１６に示すように、半導体装置１００上に形成されるオンチップジッタデータ取得回路５は、これまで説明したジッタ回路と同様に、ＰＬＬ回路のクロック信号のジッタを測定するとともに、図１６において３つで示される複数の経路間のスキュー（skew）を測定することができる。ＤＵＴ（被測定回路、Device Under Test）１〜３はそれぞれ、ＰＬＬ回路のクロック出力端子と、ラッチ回路２１のＤ端子との間の経路に存在する論理回路である。ＰＬＬ回路のクロック出力端子と、ラッチ回路２１のＤ端子との間の経路には、ＤＵＴの回路遅延量、配線層の容量性カップリング、及び配線層の抵抗により生じる配線遅延量、クロック出力端子に対する各素子のゲート容量などの様々な要因により、様々な遅延量を有する可能性がある。オンチップジッタデータ取得回路５は、それぞれの経路を通過したクロック信号と、可変遅延部１０で所定の遅延量で遅延されたクロック信号とを比較することにより、それぞれの経路を通過したジッタを測定するとともに、経路間のスキューを測定することができる。なお、図１６に示すオンチップジッタデータ取得回路５では、ラッチ回路２０、カウンタ回路３０、及びＣＮＴｏｕｔ端子をそれぞれ３つずつ有しているが、これらは、２つ、又は４つ以上であってもよい。
【００４６】
また図１７に示すオンチップジッタデータ取得回路６のように、カウンタ回路３０、及びＣＮＴｏｕｔ端子を複数配置する代わりに、複数の２入力ＡＮＤ素子の出力を、ＳＥＬｉｎ端子に入力させる信号に基づいて選択的に出力するマルチプレクサ６１と、１つのカウンタ回路３０、及びＣＮＴｏｕｔ端子を配置することもできる。このような構成を採用することにより、カウンタ回路３０の数を１つにできるため、オンチップジッタデータ取得回路６は、回路規模を比較的小さくすることができる。
【００４７】
以上、添付図面を参照しながら本発明に係るいくつかの実施形態を説明してきたが、本発明の精神、及び範囲を逸脱せずに、各種の変形例があり得るのはいうまでもない。本明細書において、位相比較信号生成部として、ラッチ回路、及び２入力ＡＮＤ素子を有する回路と、ＴＤＣを有する回路が例示されるが、クロック信号、及びクロック信号を遅延させた信号の位相を比較できる他の回路構成を使用することができる。また、位相比較信号取得部として、位相比較信号に関する情報を取得できる他の回路を使用してもよい。
【００４８】
また例えば、位相比較信号生成部２０を構成するラッチ回路２１は、Ｑ端子の信号をリセットするＲｅｓｅｔ端子を有してもよい。また、ラッチ回路２１は、ＣＫ端子に入力される信号の立ち上がりエッジではなく、ＣＫ端子に入力される信号の立ち下がりエッジにおいて、Ｄ端子に入力される信号を保持してＱ端子に出力してもよい。さらに、ラッチ回路２１は、Ｄ端子に入力される信号の反転信号を保持してＱＮ端子に出力してもよい。
【００４９】
また本明細書では、ＴＤＣにより位相比較信号生成部２５を構成するオンチップジッタデータ取得回路４において、図１５に示すＴＤＣを採用しているが、副尺（バーニア:Vernier)ディレイラインＴＤＣを採用してもよい。さらに、ＴＤＣとして、自己較正機能を有するＴＤＣを採用してもよい。
【符号の説明】
【００５０】
１、２、３、４、５、６    オンチップジッタデータ取得回路
１０    可変遅延部
１２、１４    遅延素子
１７    オフセット遅延部
２０、２５    位相比較信号生成部
２１    ラッチ回路
２３    ２入力ＡＮＤ素子
３０、３２    位相比較信号取得部
１００    半導体装置
５００    半導体試験装置
５１０    記憶装置
５２０    ＣＰＵ
【図１】
0005451571.tif 000004
【図２】
0005451571.tif 000005
【図３】
0005451571.tif 000006
【図４】
0005451571.tif 000007
【図５】
0005451571.tif 000008
【図６】
0005451571.tif 000009
【図７】
0005451571.tif 000010
【図８】
0005451571.tif 000011
【図１０】
0005451571.tif 000012
【図１１】
0005451571.tif 000013
【図１２】
0005451571.tif 000014
【図１３】
0005451571.tif 000015
【図１４】
0005451571.tif 000016
【図１５】
0005451571.tif 000017
【図１６】
0005451571.tif 000018
【図１７】
0005451571.tif 000019
【図１８】
0005451571.tif 000020
【図１９】
0005451571.tif 000021
【図９】
0005451571.tif 000022