(57)【特許請求の範囲】
【請求項１】
第１電極と第２電極の間に、第１金属の酸化物膜である第１の金属酸化物膜が挟持された可変抵抗素子であって、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記第１および第２電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、
前記可変抵抗状態の前記可変抵抗素子の前記第１電極と前記第２電極の間に電気的ストレスを与えることにより、前記可変抵抗状態における抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記第１電極と前記第１の金属酸化物膜の間に、前記第１の金属酸化物膜から前記第１電極への酸素の熱拡散を抑制するための、前記第１の金属酸化物膜から酸素を引き抜き可能な第２金属に酸素を含んで構成された制御層が挿入され、
前記制御層を構成する前記第２金属は、前記第１金属とは異なり、
前記制御層を構成する酸素を除く少なくとも１つの元素の酸化物生成自由エネルギーが、前記第１電極を構成する元素の酸化物生成自由エネルギーより低く、
前記第２金属、及び、前記第１電極の仕事関数が共に４．５ｅＶ以下であることを特徴とする可変抵抗素子。
【請求項２】
前記制御層の酸素濃度が、前記第１の金属酸化物膜側から前記第１電極側に向って低くなる濃度分布を有することを特徴とする請求項１に記載の可変抵抗素子。
【請求項３】
前記第１の金属酸化物膜の酸素濃度が、前記第２電極側から前記制御層側に向って低くなる濃度分布を有することを特徴とする請求項１又は２に記載の可変抵抗素子。
【請求項４】
前記第１の金属酸化物膜が、ｎ型の金属酸化物で構成されていることを特徴とする請求項１〜３の何れか一項に記載の可変抵抗素子。
【請求項５】
前記第１の金属酸化物膜が、Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｖ，Ｎｂ，Ｗの何れかの元素の酸化物、またはチタン酸ストロンチウムで構成されていることを特徴とする請求項４に記載の可変抵抗素子。
【請求項６】
前記第２金属が、Ｔｉ，Ｖ，Ａｌ，Ｈｆ，Ｚｒの何れかの元素を含んで構成されていることを特徴とする請求項１〜５の何れか一項に記載の可変抵抗素子。
【請求項７】
前記第２電極の仕事関数が４．５ｅＶ以上であることを特徴とする請求項１〜６の何れか一項に記載の可変抵抗素子。
【請求項８】
前記第２電極が、Ｔｉ窒化物を含んで構成されていることを特徴とする請求項７に記載の可変抵抗素子。
【請求項９】
前記制御層の膜厚が前記第１電極よりも薄いことを特徴とする請求項１〜８の何れか一項に記載の可変抵抗素子。
【請求項１０】
前記制御層の膜厚が２０ｎｍ以下であることを特徴とする請求項９に記載の可変抵抗素子。
【請求項１１】
請求項１〜１０の何れか一項に記載の可変抵抗素子を製造する方法であって、
基板上に、前記第２電極材料を堆積し、前記第２電極を形成する工程と、
前記第１の金属酸化物膜材料、前記第２金属材料、及び、前記第１電極材料をこの順で堆積する工程と、
前記第１の金属酸化物膜材料、前記第２金属材料、及び、前記第１電極材料を共通のレジストマスクを用いてパターニングし、前記第１の金属酸化物膜および前記第１電極を形成する工程と、
熱処理工程と、
前記フォーミング処理を行うため、前記第１電極および前記第２電極の間にフォーミング電圧を印加し、前記第１の金属酸化物膜中の酸素の一部を前記第２金属材料側に移動させ、前記第２金属材料を前記制御層に変化させるとともに、前記可変抵抗素子の抵抗状態を前記初期高抵抗状態から前記可変抵抗状態に変化させる工程とを有することを特徴とする可変抵抗素子の製造方法。
【請求項１２】
請求項１〜１０の何れか一項に記載の可変抵抗素子を複数、行または列方向のうち少なくとも列方向に配列したメモリセルアレイを備えることを特徴とする不揮発性半導体記憶装置。
【請求項１３】
前記メモリセルアレイが、
前記第１電極が列方向に延伸し、列方向に隣接する前記可変抵抗素子同士を相互に接続してなり、
前記制御層が列方向に延伸していることを特徴とする請求項１２に記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、第１電極、第２電極、及び、当該両電極間に金属酸化物からなる層を可変抵抗体として挟持し構成される不揮発性の可変抵抗素子、並びに当該可変抵抗素子を情報の記憶に用いる不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
近年、フラッシュメモリに代わる高速動作可能な次世代不揮発性ランダムアクセスメモリ（ＮＶＲＡＭ：Ｎｏｎｖｏｌａｔｉｌｅ Ｒａｎｄｏｍ Ａｃｃｅｓｓ Ｍｅｍｏｒｙ）として、ＦｅＲＡＭ（Ｆｅｒｒｏｅｌｅｃｔｒｉｃ ＲＡＭ）、ＭＲＡＭ（Ｍａｇｎｅｔｉｃ ＲＡＭ）、ＰＲＡＭ（Ｐｈａｓｅ Ｃｈａｎｇｅ ＲＡＭ）等の様々なデバイス構造が提案され、高性能化、高信頼性化、低コスト化、及び、プロセス整合性という観点から、激しい開発競争が行われている。
【０００３】
これら既存技術に対して、電圧パルスを印加することによって可逆的に電気抵抗が変化する可変抵抗素子を用いた抵抗性不揮発性メモリＲＲＡＭ（Ｒｅｓｉｓｔｉｖｅ  Ｒａｎｄｏｍ  Ａｃｃｅｓｓ  Ｍｅｍｏｒｙ）（登録商標）が提案されている。この構成を図１２に示す。
【０００４】
図１２に示されるように、従来構成の可変抵抗素子は、下部電極１０３と可変抵抗体１０２と上部電極１０１とが順に積層された構造となっており、上部電極１０１及び下部電極１０３間に電圧パルスを印加することにより、抵抗値を可逆的に変化させることができる性質を有する。この可逆的な抵抗変化動作（以下では「スイッチング動作」と称する）によって変化する抵抗値を読み出すことによって、新規な不揮発性半導体記憶装置が実現できる構成である。
【０００５】
この不揮発性半導体記憶装置は、可変抵抗素子を備える複数のメモリセル夫々を行方向及び列方向にマトリクス状に配列してメモリセルアレイを形成するとともに、このメモリセルアレイの各メモリセルに対するデータの書き込み、消去、及び読み出し動作を制御する周辺回路を配置して構成される。そして、このメモリセルとしては、その構成要素の違いから、１つのメモリセルが１つの選択トランジスタＴと１つの可変抵抗素子Ｒとから構成される（「１Ｔ１Ｒ型」と称される）メモリセルや、１つの可変抵抗素子Ｒのみから構成される（「１Ｒ型」と称される）メモリセル等が存在する。このうち、１Ｔ１Ｒ型メモリセルの構成例を図１３に示す。
【０００６】
図１３は１Ｔ１Ｒ型のメモリセルによるメモリセルアレイの一構成例を示す等価回路図である。各メモリセルの選択トランジスタＴのゲートはワード線（ＷＬ１〜ＷＬｎ）に接続されており、各メモリセルの選択トランジスタＴのソースはソース線（ＳＬ１〜ＳＬｎ）に接続されている（ｎは自然数）。また、各メモリセル毎の可変抵抗素子Ｒの一方の電極は選択トランジスタＴのドレインに接続されており、可変抵抗素子Ｒの他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている（ｍは自然数）。又、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ソース線ＳＬ１〜ＳＬｎはそれぞれソース線デコーダ１０７に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０４内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線、ワード線及びソース線が選択される構成である。
【０００７】
このように選択トランジスタＴと可変抵抗素子Ｒとが直列に配置される構成により、ワード線の電位変化によって選択されたメモリセルのトランジスタがオン状態となり、更にビット線の電位変化によって選択されたメモリセルの可変抵抗素子Ｒのみに選択的に書込、或いは消去することができる構成となっている。
【０００８】
図１４は、１Ｒ型のメモリセルの一構成例を示す等価回路図である。各メモリセルは可変抵抗素子Ｒのみから構成されており、可変抵抗素子Ｒの一方の電極はワード線（ＷＬ１〜ＷＬｎ）に、他方の電極はビット線（ＢＬ１〜ＢＬｍ）に接続されている。また、各ワード線ＷＬ１〜ＷＬｎはそれぞれワード線デコーダ１０６に接続され、各ビット線ＢＬ１〜ＢＬｍはそれぞれビット線デコーダ１０５に接続されている。そして、アドレス入力（図示せず）に応じてメモリセルアレイ１０８内の特定のメモリセルへの書込み、消去及び読み出し動作のための特定のビット線及びワード線が選択される構成である。
【０００９】
上記の可変抵抗素子Ｒにおいて、可変抵抗体として用いられる可変抵抗材料としては、米国ヒューストン大のＳｈａｎｇｑｕｉｎｇ ＬｉｕやＡｌｅｘ Ｉｇｎａｔｉｅｖ等によって、超巨大磁気抵抗効果で知られるペロブスカイト材料に電圧パルスを印加することによって可逆的に電気抵抗を変化させる方法が下記の特許文献１及び非特許文献１に開示されている。この方法は超巨大磁気抵抗効果で知られるペロブスカイト材料を用いながらも、磁場の印加なしに室温においても数桁にわたる抵抗変化が現れる。尚、特許文献１に例示する素子構造では、可変抵抗体の材料としてはペロブスカイト型酸化物であるプラセオジウム・カルシウム・マンガン酸化物Ｐｒ１−ｘＣａｘＭｎＯ３（ＰＣＭＯ）膜が用いられている。
【００１０】
又、他の可変抵抗体材料としては、チタン酸化（ＴｉＯ２）膜、ニッケル酸化（ＮｉＯ）膜、酸化亜鉛（ＺｎＯ）膜、酸化ニオブ（Ｎｂ２Ｏ５）膜などの遷移金属元素の酸化物についても、可逆的な抵抗変化を示すことが非特許文献２及び非特許文献３などから知られている。
【００１１】
また、上述の可変抵抗素子は、金属酸化物中に酸素欠陥に起因する不純物準位がバンドギャップ中に形成されることで、ｎ型あるいはｐ型の半導体の伝導を示す。また抵抗変化は電極界面近傍の状態変化であることが確認されている。
【先行技術文献】
【特許文献】
【００１２】
【特許文献１】米国特許第６２０４１３９号明細書
【非特許文献】
【００１３】
【非特許文献１】Ｌｉｕ，Ｓ．Ｑ．ほか、“Ｅｌｅｃｔｒｉｃ−ｐｕｌｓｅ−ｉｎｄｕｃｅｄ ｒｅｖｅｒｓｉｂｌｅ Ｒｅｓｉｓｔａｎｃｅ ｃｈａｎｇｅ ｅｆｆｅｃｔ ｉｎ ｍａｇｎｅｔｏｒｅｓｉｓｔｉｖｅ ｆｉｌｍｓ”，Ａｐｐｌｉｅｄ Ｐｈｙｓｉｃｓ Ｌｅｔｔｅｒ， Ｖｏｌ．７６，ｐｐ．２７４９−２７５１，２０００年
【非特許文献２】Ｈ．Ｐａｇｎｉａほか、“Ｂｉｓｔａｂｌｅ Ｓｗｉｔｃｈｉｎｇｉｎ Ｅｌｅｃｔｒｏｆｏｒｍｅｄ Ｍｅｔａｌ−Ｉｎｓｕｌａｔｏｒ−ＭｅｔａｌＤｅｖｉｃｅｓ”，Ｐｈｙｓ．Ｓｔａｔ．Ｓｏｌ．（ａ），ｖｏｌ．１０８，ｐｐ．１１−６５，１９８８年
【非特許文献３】Ｂａｅｋ，Ｉ．Ｇ．ほか、“Ｈｉｇｈｌｙ Ｓｃａｌａｂｌｅ Ｎｏｎ−ｖｏｌａｔｉｌｅ Ｒｅｓｉｓｔｉｖｅ Ｍｅｍｏｒｙ ｕｓｉｎｇ Ｓｉｍｐｌｅ Ｂｉｎａｒｙ Ｏｘｉｄｅ Ｄｒｉｖｅｎ ｂｙ Ａｓｙｍｍｅｔｒｉｃ Ｕｎｉｐｏｌａｒ Ｖｏｌｔａｇｅ Ｐｕｌｓｅｓ”，ＩＥＤＭ ０４，ｐｐ．５８７−５９０，２００４年
【発明の概要】
【発明が解決しようとする課題】
【００１４】
このような遷移金属酸化物を可変抵抗体とする可変抵抗素子では、抵抗スイッチングが可能な状態とするために、所謂フォーミングと呼ばれるソフトブレークダウンを行う必要が生じる。当該ソフトブレークダウンに必要な電圧（フォーミング電圧）は、情報記録のための書き込み電圧に比べて高い。一方、高集積な不揮発メモリを実現するにあたって、微細なトランジスタを用いて可変抵抗素子を駆動する必要があるため、フォーミング電圧を低減する必要がある。
【００１５】
ここで、フォーミング電圧は、可変抵抗体として用いる金属酸化物の膜厚にほぼ比例することが知られており、最も簡単にフォーミング電圧を下げる方法は、非特許文献３に示されているように、金属酸化物の膜厚を薄くすることである。
【００１６】
ところが、金属酸化物の膜厚が薄くなると、成膜プロセスの僅かのゆらぎや、下地基板の表面荒れ等による特性ばらつきが生じることが懸念される。
【００１７】
上記の従来技術における問題点を鑑み、本発明は、フォーミング電圧の素子間ばらつきを少なくしながら、低電圧化できる構成の可変抵抗素子およびその製造方法を提供することをその目的とする。
【００１８】
更に、当該可変抵抗素子を備え、製造が容易な高集積の不揮発性半導体記憶装置を提供することをその目的とする。
【課題を解決するための手段】
【００１９】
上記目的を達成するための本発明に係る可変抵抗素子は、第１電極と第２電極の間に、第１金属の酸化物膜である第１の金属酸化物膜が挟持された可変抵抗素子であって、
前記可変抵抗素子は、フォーミング処理を施すことにより、前記第１および第２電極間の抵抗状態が前記フォーミング処理前の初期高抵抗状態から可変抵抗状態に変化し、
前記可変抵抗状態の前記可変抵抗素子の前記第１電極と前記第２電極の間に電気的ストレスを与えることにより、前記可変抵抗状態における抵抗状態が二以上の異なる抵抗状態間で遷移し、当該遷移後の一の抵抗状態を情報の記憶に用いるものであり、
前記第１電極と前記第１の金属酸化物膜の間に、前記第１の金属酸化物膜から前記第１電極への酸素の熱拡散を抑制するための、前記第１の金属酸化物膜から酸素を引き抜き可能な第２金属に酸素を含んで構成された制御層が挿入され、
前記制御層を構成する前記第２金属は、前記第１金属とは異なり、
前記制御層を構成する酸素を除く少なくとも１つの元素の酸化物生成自由エネルギーが、前記第１電極を構成する元素の酸化物生成自由エネルギーより低く、
前記第２金属、及び、前記第１電極の仕事関数が共に４．５ｅＶ以下であることを特徴とする。
【００２０】
上記特徴の本発明に係る可変抵抗素子は、更に、前記制御層の酸素濃度が、前記第１の金属酸化物膜側から前記第１電極側に向って低くなる濃度分布を有することが好ましい。
【００２１】
上記特徴の本発明に係る可変抵抗素子は、更に、前記第１の金属酸化物膜の酸素濃度が、前記第２電極側から前記制御層側に向って低くなる濃度分布を有することが好ましい。
【００２２】
上記特徴の本発明に係る可変抵抗素子は、更に、前記第１の金属酸化物膜が、ｎ型の金属酸化物で構成されていることが好ましい。
【００２３】
上記特徴の本発明に係る可変抵抗素子は、更に、前記第１の金属酸化物膜が、Ｈｆ，Ｚｒ，Ｔｉ，Ｔａ，Ｖ，Ｎｂ，Ｗの何れかの元素の酸化物、またはチタン酸ストロンチウムで構成されていることが好ましい。
【００２４】
上記特徴の本発明に係る可変抵抗素子は、更に、前記第２金属が、Ｔｉ，Ｖ，Ａｌ，Ｈｆ，Ｚｒの何れかの元素を含んで構成されていることが好ましい。
【００２５】
上記特徴の本発明に係る可変抵抗素子は、更に、前記第２電極の仕事関数が４．５ｅＶ以上であることが好ましい。
【００２６】
上記特徴の本発明に係る可変抵抗素子は、更に、前記制御層の膜厚が前記第１電極よりも薄いことが好ましい。
【００２７】
上記特徴の本発明に係る可変抵抗素子は、更に、前記制御層の膜厚が２０ｎｍ以下であることが好ましい。
【００２８】
上記目的を達成するための本発明に係る可変抵抗素子の製造方法は、上記特徴の本発明に係る可変抵抗素子を製造する方法であって、
基板上に、前記第２電極材料を堆積し、前記第２電極を形成する工程と、
前記第１の金属酸化物膜材料、前記第２金属材料、及び、前記第１電極材料をこの順で堆積する工程と、
前記第１の金属酸化物膜材料、前記第２金属材料、及び、前記第１電極材料を共通のレジストマスクを用いてパターニングし、前記第１の金属酸化物膜および前記第１電極を形成する工程と、
熱処理工程と、
前記フォーミング処理を行うため、前記第１電極および前記第２電極の間にフォーミング電圧を印加し、前記第１の金属酸化物膜中の酸素の一部を前記第２金属材料側に移動させ、前記第２金属材料を前記制御層に変化させるとともに、前記可変抵抗素子の抵抗状態を前記初期高抵抗状態から前記可変抵抗状態に変化させる工程とを有することを特徴とする。
【００２９】
上記目的を達成するための本発明に係る不揮発性半導体記憶装置は、上記特徴の本発明に係る可変抵抗素子を複数、行または列方向のうち少なくとも列方向に配列したメモリセルアレイを備えることを特徴とする。
【００３０】
上記特徴の本発明に係る不揮発性半導体記憶装置は、更に、前記メモリセルアレイが、  前記第１電極が列方向に延伸し、列方向に隣接する前記可変抵抗素子同士を相互に接続してなり、前記制御層が列方向に延伸していることが好ましい。
【発明の効果】
【００３１】
本願発明者らは、鋭意研究により、金属酸化物膜（可変抵抗体）を第１電極と第２電極で挟持した可変抵抗素子において、第１電極と金属酸化物膜の間に、酸素を含有する金属膜からなる制御層を設け、当該制御層に金属酸化物膜から酸素を抜き取らせることにより、フォーミング電圧を低減できることを明らかにした。
【００３２】
これにより、金属酸化物の薄膜化のみに頼らなくともフォーミング電圧の低減が可能となるため、金属酸化物膜厚さを極薄にする必要がなくなり、成膜プロセスの制御に余裕をもたせることができる。また、制御層の厚みを制御し、その上に制御層よりも酸素との反応性が低い電極を積層することにより、半導体プロセスで経験する熱履歴に対しても安定した低フォーミング電圧を実現できる。
【００３３】
従って、本発明に依れば、フォーミング電圧の素子間ばらつきを少なくしながらフォーミング電圧の低減が可能となり、フォーミング処理を含めて、低電圧で駆動可能な可変抵抗素子を実現できる。この結果、耐圧の低い微細トランジスタを用いて容易に可変抵抗素子の駆動が可能となり、当該可変抵抗素子を備えた高集積の不揮発性半導体記憶装置を容易に実現することが可能になる。
【図面の簡単な説明】
【００３４】
【図１】本発明の可変抵抗素子の構造の一例を示す断面模式図
【図２】金属の酸化物生成自由エネルギー、及び、仕事関数値を示す表
【図３】従来の可変抵抗素子における、フォーミング電圧の累積確率分布を示す図
【図４】フォーミング電圧測定時において、可変抵抗素子に印加した電圧に対する可変抵抗素子に流れる電流量の変化を示す図
【図５】フォーミング電圧測定時において、可変抵抗素子に印加した電圧に対する可変抵抗素子に流れる電流量の変化を示す図
【図６】Ｔａを第１電極とする従来の可変抵抗素子において、熱処理をした場合としない場合夫々の第１電極と抵抗変化層との境界近傍の酸素濃度分布を示す図
【図７】Ｔｉを第１電極とする従来の可変抵抗素子において、熱処理をした場合としない場合夫々の第１電極と抵抗変化層との境界近傍の酸素濃度分布を示す図
【図８】本発明の可変抵抗素子における、フォーミング電圧の累積確率分布を示す図
【図９】本発明の可変抵抗素子の書き換えエンデュランス特性を示す図
【図１０】本発明に係る不揮発性半導体記憶装置の概略の構成を示す回路ブロック図
【図１１】本発明の可変抵抗素子を備えるメモリセルアレイの概略の構造を示す断面図
【図１２】従来構成の可変抵抗素子の素子構造を示す模式図
【図１３】１Ｔ１Ｒ型メモリセルの一構成例を示す等価回路図
【図１４】１Ｒ型のメモリセルの一構成例を示す等価回路図
【発明を実施するための形態】
【００３５】
〈第１実施形態〉
図１は本発明の一実施形態に係る不揮発性半導体記憶装置（以降、適宜「本発明装置１」と称す）において用いる可変抵抗素子２の素子構造を模式的に示す断面図である。尚、以降に示す図面では、説明の都合上、要部を強調して示すこととし、素子各部の寸法比と実際の寸法比とは必ずしも一致しない場合がある。
【００３６】
本実施形態では、抵抗変化層（可変抵抗体）としてバンドギャップの大きな絶縁物層である酸化ハフニウム（ＨｆＯＸ）を選んで用いる。しかしながら、本発明はこの構成に限定されるものではない。抵抗変化層として酸化ジルコニウム（ＺｒＯＸ）、酸化チタン（ＴｉＯＸ）、酸化タンタル（ＴａＯＸ）、酸化バナジウム（ＶＯＸ）、酸化ニオブ（ＮｂＯＸ）、酸化タングステン（ＷＯＸ）、或いは、チタン酸ストロンチウム（ＳｒＴｉＯＸ）等を用いてもよい。尚、これらは全て、ｎ型の金属酸化物である。
【００３７】
尚、これらの遷移金属酸化物を抵抗変化層として用いる場合、可変抵抗素子の製造直後の初期抵抗は非常に高く、電気的ストレスによって高抵抗状態と低抵抗状態を切り替え可能な状態にするためには、使用前に、通常の書き換え動作に用いる電圧パルスより電圧振幅が大きく、かつパルス幅が長い電圧パルスを製造直後の初期状態の可変抵抗素子に印加し、抵抗スイッチングがおきる電流パスを形成する、所謂フォーミング処理を行っておく必要がある。このフォーミング処理によって形成される電流パス（フィラメントパスと呼ばれる）がその後の素子の電気特性を決定することが知られている。
【００３８】
可変抵抗素子２は、基板１０上に形成された絶縁膜１１上に、第２電極１２、抵抗変化層であり、第１金属の酸化物膜である第１の金属酸化物膜１３、酸素を含有する金属膜である制御層１４、及び、第１電極１５がこの順で堆積ならびにパターニングされ、形成されている。ここで、可変抵抗素子２は、第２電極１２と抵抗変化層（第１の金属酸化物膜）１３との界面側において、ショットキー界面が形成され、当該界面近傍の電子状態が電気的ストレスの印加により可逆的に変化し、この結果抵抗が変化するように構成されている。
【００３９】
制御層１４は、抵抗変化層１３から酸素を引き抜く能力を有するとともに、抵抗スイッチングが第２電極１２の界面側で安定に起こるように、仕事関数が第２電極１２よりも小さい第２金属に酸素を含んで構成される。尚、制御層１４は、当該第２金属の酸化物膜（第２の金属酸化物膜）であるか、或いは、いわゆる酸化物と呼べるほど酸素濃度は高くないが、不純物としての酸素を多く含有する第２金属の膜であってもよい。抵抗変化層１３、及び、制御層１４は、その酸素濃度が抵抗変化層１３の第２電極１２側から制御層１４側に向うに従って、及び、制御層１４の抵抗変化層１３側から第１電極１５側に向うに従って低くなる濃度分布を有している。上記制御層１４は、本実施形態において、酸素引き抜き能力を有する第２金属膜を抵抗変化層１３と接触させ、熱およびフォーミング電圧の印加により、抵抗変化層（第１の金属酸化物膜）１３中の酸素の一部を当該金属膜側に移動させることで形成される。具体的には、第２金属の仕事関数が４．５ｅＶ以下となり、第２電極１２の仕事関数が４．５ｅＶ以上となるように、制御層１４および第２電極１２の材料を選択する。
【００４０】
ここで、制御層１４として利用可能な、酸素を引き抜きやすい第２金属材料の例としては、Ｔｉ（４．３ｅＶ）、Ｖ（４．３ｅＶ）、Ａｌ（４．２ｅＶ）、Ｈｆ（３．９ｅＶ）、Ｚｒ（４．１ｅＶ）の各金属が挙げられる。また、第２電極の材料として、窒化チタン（ＴｉＮ：４．７ｅＶ）あるいは酸窒化チタンの他、比較的仕事関数の大きく、ＬＳＩ製造プロセスでよく用いられる材料として、窒化タンタル（ＴａＮｘ：窒素の化学量論的組成ｘに依存して、４．０５〜５．４ｅＶ）、酸窒化タンタル、窒化チタンアルミニウム、又は、Ｗ（４．５ｅＶ），Ｎｉ（５．２ｅＶ）等が利用可能である。尚、括弧内に各金属の仕事関数値を示した。
【００４１】
更に、制御層１４の膜厚は、抵抗変化層１３からの酸素引き抜きが過剰とならないように所定の膜厚以下（好ましくは、第１電極１５の膜厚以下であり、ＴｉＯｘを制御層に用いる本実施形態の場合、２０ｎｍ以下がより好ましい）に設定される。ここで、制御層１４を薄くした場合、抵抗変化層１３と制御層１４との界面の電子状態が第１電極１５により影響を受ける。この場合であっても、第２電極１２界面側での安定な抵抗スイッチングが実現されるように、第１電極１５の仕事関数は、第２金属の仕事関数と同程度とする。即ち、第１電極１５の仕事関数もまた４．５ｅＶ以下となるように、第１電極の材料を選択する。また、第１電極１５は、制御層１４よりも酸素引き抜き能力の小さな材料から選択され、制御層１４による酸素引き抜きが支配的になるようにする。
【００４２】
このため、第１電極１５は、その酸化物生成自由エネルギーが、制御層１４を構成する酸素を除く少なくとも１つの元素の酸化物生成自由エネルギーよりも高い材料の中から選択されることが好ましい。更に、第１電極１５の酸化物生成自由エネルギーが、制御層１４を構成する酸素を除く少なくとも１つの元素の酸化物生成自由エネルギーよりも、酸素分子一モルあたり１００ｋＪ／ｍｏｌ以上高いことがより好ましい。このようにすることで、制御層１４から第１電極１５への酸素の熱拡散が抑制される。
【００４３】
第１電極１５として利用可能な材料として、Ｔａ、Ｔｉ、Ｖ、Ａｌ、Ｗ、Ｎｂ、Ｈｆ、Ｚｒの各金属の酸化物の４２７℃（７００Ｋ）における酸素分子一モルあたりの酸化物生成自由エネルギー［ｋＪ／ｍｏｌ］の値、及び、各金属の仕事関数値を、図２に示す。図２に示すように、酸化物生成エネルギーはＨｆ、Ａｌ、Ｚｒ、Ｔｉ、Ｔａ、Ｎｂ、Ｖ、Ｗの順で低い。例えば、制御層１４としてＴｉＯｘを用いる場合、第１電極材料としてＴａ、Ｎｂ、Ｖ、Ｗが夫々、利用できる。
【００４４】
以下に可変抵抗素子２の製造方法について示す。まず、単結晶シリコン基板１０上に、絶縁膜１１として厚さ２００ｎｍのシリコン酸化膜を熱酸化法により形成する。その後、第２電極１２の材料として、例えば厚さ１００ｎｍの窒化チタン膜を、スパッタリング法によりシリコン酸化膜１１上に形成する。
【００４５】
その後、窒化チタン膜１２上に、抵抗変化層（第１の金属酸化物膜）１３の材料として、例えば、厚さが３〜５ｎｍ（ここでは、５ｎｍ）の酸化ハフニウム膜を、スパッタリングまたはＡＬＤ（Atomic Layer Deposition）等により成膜し、更に、制御層１４となる第２金属材料として、厚さが３〜２０ｎｍのチタン膜を、スパッタリングにより形成する。
【００４６】
その後、制御層１４上に、第１電極１５の材料として、例えば、厚さ１５０ｎｍのタンタル薄膜をスパッタリング法により形成する。最後にフォトレジスト工程によるパターンを形成して、ドライエッチングにより０．４μｍ×０．４μｍの素子領域を図１に示すように形成する。これにより、可変抵抗素子２が作製される。以降、熱処理を行うとともに、必要に応じて層間絶縁膜形成、配線等を行う。
【００４７】
その後、フォーミング電圧を第１電極と第２電極間に印加して、可変抵抗素子２を抵抗変化が可能な可変抵抗状態に形成する。
【００４８】
このとき、熱処理時、及び、フォーミング電圧の印加時において、抵抗変化層１３中の酸素の一部がチタン膜に移動する結果、チタン膜が酸化され、ＴｉＯｘとなって制御層１４が形成される。
【００４９】
以下に、上記構成が課題解決に有効であることを説明する。図３は、上述の可変抵抗素子２の製造方法において、制御層１４の成膜を除いたプロセスで作製した従来構成の可変抵抗素子３ａ〜３ｃに対し、ウェハ面内６４素子のフォーミングが完了した電圧の累積確率分布を示したものである。尚、図３は、４００℃の熱処理を素子３ａ〜３ｂに対して行った場合の結果である。尚、実験は半導体パラメータアナライザ（アジレント・テクノロジー社の４１５６Ｃ）を用いて、印加電圧を０Ｖから５Ｖまで、１０ｍＶステップで増加させながら、電流量が所定値を超えた電圧を測定した。
【００５０】
５ｎｍの膜厚のＨｆＯｘを抵抗変化層１３とし、１００ｎｍのＴａを第１電極１５に用いる素子３ａと、同じく５ｎｍの膜厚のＨｆＯｘを抵抗変化層とし、第１電極としてＴａに替えて１００ｎｍのＴｉを用いた素子３ｂとを比較すると、Ｔａ電極を用いるよりも、Ｔｉ電極を用いたほうが、フォーミング電圧を低くすることができる。これは、ＴｉがＴａよりも金属酸化物から酸素を抜き取りやすいためである。
【００５１】
一方、素子３ａと、２ｎｍの膜厚のＨｆＯｘを抵抗変化層とし、１００ｎｍのＴａを第１電極に用いる素子３ｃとを比較すると、ＨｆＯｘの膜厚を薄くすることで、フォーミング電圧の低減が可能であるが、耐圧が異常に低い不良が生じることがわかる。
【００５２】
以上から、フォーミング電圧を低減するために、膜厚を薄くすることにも限界があり、酸素を抜き取りやすい電極を用いることが、耐圧不良素子を生じさせることなくフォーミング電圧を下げるのに有効であることが分かる。
【００５３】
図４及び図５は、フォーミング電圧測定時において、可変抵抗素子に印加した電圧に対する可変抵抗素子に流れる電流量の変化を示す図であり、熱処理温度の相違によりフォーミング電圧がどのように変化するかを示す図である。尚、図４は、可変抵抗素子の素子構造が、第１電極１５としてＴａを用いる素子３ａの場合、図５は、第１電極１５としてＴｉを用いる素子３ｂの場合である。図中、電流が急峻に増大する電圧が、フォーミング電圧の測定値である。
【００５４】
図４及び図５から、可変抵抗素子は、熱履歴によりフォーミング電圧が低下する傾向にあるが、特にＴｉ電極を用いる素子３ｂ（図５）は、Ｔａ電極を用いる素子３ａ（図４）と比べて、同じ熱履歴でも大きくフォーミング電圧が下がることが分かる。尚、図５では、３５０℃までの熱処理を行った場合の結果が示されているが、４２０℃の熱処理を素子３ｂに対して行った場合、可変抵抗素子がショート状態となるものが存在した。
【００５５】
つまり、上記の実験結果は、Ｔｉのような酸素を抜き取りやすい電極を用いることがフォーミング電圧の低減に有効であるものの、一般的な半導体プロセスの熱履歴を課すと、Ｔｉ電極を用いると、可変抵抗素子がショートしてしまう虞があることを示している。
【００５６】
図６及び図７は、夫々、素子３ａと素子３ｂの熱処理をした場合としない場合夫々の第１電極と抵抗変化層との境界近傍の酸素濃度分布をＳＩＭＳ（Secondary-Ion Mass Spectroscopy: 二次イオン質量分析法）により測定したものである。図６及び図７から分かるように、Ｔｉ電極を用いる素子３ｂ（図７）の方が、Ｔａ電極を用いる素子３ａ（図６）と比べて、熱処理をした場合しない場合ともに電極側への酸素の拡散が大きいことが分かる。酸素濃度は、素子３ａ，３ｂともに、ＨｆＯｘから電極内部に向って減少していく傾向を示しているが、Ｔｉ電極を用いる素子３ｂ（図７）では、電極の奥深くまで酸素が侵入している一方、Ｔａ電極を用いる素子３ａ（図６）では、侵入量も侵入深さも素子３ｂよりも小さい。
【００５７】
一方、図８は、上述した可変抵抗素子２の製造方法において、抵抗変化層として５ｎｍの膜厚のＨｆＯｘ上に、ＴｉＯｘを制御層１４として形成した本発明の可変抵抗素子２ａ〜２ｅに対し、６４素子のフォーミングが完了した電圧の累積確率分布を示したものである。尚、これらの素子に対しては、半導体プロセスの熱履歴を想定した４２０℃（〜７００Ｋ）の熱処理を施している。第１電極としてＴａを用いる場合、制御層のＴｉＯｘを厚くするとともに、フォーミング電圧が小さくなり、２Ｖ以下に低減できることが分かる。そして、これらの素子は、４２０℃の熱処理でショート状態となることもなく、且つ、いずれも良好な抵抗スイッチングを示した。
【００５８】
一方、３ｎｍのＴｉＯｘの制御層１４上に第１電極１５として窒化チタンを用いた素子４ａでは、むしろ耐圧が上がる傾向が見られた。また、良好な抵抗スイッチングを示さなかった。これは、制御層１４が薄膜化することで、実効的な電極として仕事関数の大きな窒化チタンが見えてきてしまったことが要因と考えられる。つまり、制御層１４の上には、仕事関数の小さい第１電極１５を備えることが重要であることを示している。
【００５９】
以上より、膜厚の薄い制御層１４の上に酸素の熱拡散を抑制する機能を有し、且つ、仕事関数の小さい第１電極１５を積層して、可変抵抗素子２を形成することで、制御層１４から第１電極１５への酸素の熱拡散が制御され、フォーミング電圧を低減しつつ、且つ、一般的な半導体プロセスの熱履歴に対しても安定な可変抵抗素子が実現できることが分かる。
【００６０】
図９は、制御層１４として１０ｎｍのＴｉＯｘを用いた可変抵抗素子２ｂとＭＯＳＦＥＴを直列に接続した１Ｔ−１Ｒ構成での書き換え特性である。１０７回まで安定に書き換えが可能なことが確認された。
【００６１】
〈第２実施形態〉
上述の可変抵抗素子２（２ａ〜２ｅ）を備える本発明装置１の例を図１０に示す。図１０は、本発明装置１の概略の構成を示す回路ブロック図であり、本発明装置１は、夫々、メモリセルアレイ２１、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５を備えてなる。
【００６２】
メモリセルアレイ２１は、可変抵抗素子２（２ａ〜２ｅ）の何れかを含むメモリセルを行及び列方向に夫々複数マトリクス状に配置した、列方向に延伸するビット線により同一列に属するメモリセルが接続され、行方向に延伸するワード線により同一行に属するメモリセル同士が相互に接続される、例えば図１３又は図１４の等価回路図で示されるメモリセルアレイであり、ワード線を介して選択ワード線電圧及び非選択ワード線電圧の何れかを、ビット線を介して選択ビット線電圧及び非選択ビット線電圧の何れかを、夫々、各別に印加することにより、書き込み、消去、読み出し、及びフォーミング処理の各動作時において、外部からのアドレス入力で指定される動作対象の一または複数のメモリセルを選択することができる。
【００６３】
また、メモリセルアレイ２１は、単位メモリセルに電流制限素子を含まない１Ｒ構造のメモリセルアレイ（図１４参照）、或いは単位メモリセルに電流制限素子としてダイオードを含む１Ｄ１Ｒ構造のメモリセルアレイ、或いは単位メモリセルに電流制限素子としてトランジスタを含む１Ｔ１Ｒ構造のメモリセルアレイ（図１３参照）の何れかであってもよい。１Ｄ１Ｒ構造のメモリセルアレイにおいては、ダイオードの一方端と可変抵抗素子の一電極とが直列に接続されてメモリセルを構成し、ダイオードの他方端と可変抵抗素子の他電極の何れか一方が、夫々、ビット線及びワード線の何れか一方と接続している。１Ｔ１Ｒ構造のメモリセルアレイにおいては、トランジスタのソース或いはドレインの何れか一方と可変抵抗素子の一電極とが直列に接続されてメモリセルを構成し、可変抵抗素子と接続しないトランジスタのソース或いはドレインの他方、及び、トランジスタと接続しない不揮発性可変抵抗素子の他電極との何れか一方が、列方向に延伸するビット線に接続し、もう一方が接地電圧を供給するための共通のソース線に接続し、トランジスタのゲート端子同士が行方向に延伸するワード線に接続している。
【００６４】
制御回路２２は、メモリセルアレイ２１の書き込み（セット）、消去（リセット）、読み出しの各メモリ動作の制御、及び、フォーミング処理の制御を行う。具体的には、制御回路２２はアドレス線から入力されたアドレス信号、データ線から入力されたデータ入力、制御信号線から入力された制御入力信号に基づいて、ワード線デコーダ２４、ビット線デコーダ２５を制御して、メモリセルの各メモリ動作及びフォーミング処理を制御する。尚、図１０に示す例では、制御回路２２は、図示しないが一般的なアドレスバッファ回路、データ入出力バッファ回路、制御入力バッファ回路としての機能を具備している。
【００６５】
電圧発生回路２３は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルを選択するために必要な選択ワード線電圧及び非選択ワード線電圧を発生してワード線デコーダ２４に供給し、選択ビット線電圧及び非選択ビット線電圧を発生してビット線デコーダ２５に供給する。
【００６６】
ワード線デコーダ２４は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するワード線を選択し、選択されたワード線と非選択のワード線に、夫々選択ワード線電圧と非選択ワード線電圧を各別に印加する。
【００６７】
ビット線デコーダ２５は、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するビット線を選択し、選択されたビット線と非選択のビット線に、夫々選択ビット線電圧と非選択ビット線電圧を各別に印加する。
【００６８】
尚、制御回路２２、電圧発生回路２３、ワード線デコーダ２４、ビット線デコーダ２５の詳細な回路構成、デバイス構造、並びに、製造方法については、公知の回路構成を用いて実現可能であり、公知の半導体製造技術を用いて作製が可能であるので説明を割愛する。
【００６９】
本発明の可変抵抗素子２を備えるメモリセルアレイ２１の一例の構造断面図を図１１に示す。図１１のメモリセルアレイ２１ａは、１Ｔ１Ｒ構造のメモリセルアレイであり、第１電極１５が列方向（図１１の横方向）に延伸し、ビット線ＢＬを構成しているが、抵抗変化層１３、制御層１４も同様に列方向に延伸している。アイランド状の金属配線３１及びコンタクトプラグ３２を介して下層に形成されるトランジスタＴを接続するコンタクトプラグが、抵抗変化層１３と接する第２電極１２となっている。そして、第２電極１２の抵抗変化層１３との接触部分（素子形成領域）において、第２電極１２、抵抗変化層１３、制御層１４、及び、第１電極１５からなる可変抵抗素子２が形成されている。
【００７０】
尚、ここで、第２電極１２と接する抵抗変化層１３は、列方向に延伸しているため、隣接する可変抵抗素子２の第２電極１２とも物理的に接触しているが、前述したように、抵抗変化層１３を構成する遷移金属酸化物は成膜時において絶縁体であり、成膜後の初期高抵抗状態の可変抵抗素子２の第１電極１２と第２電極１５の間に電圧を印加して、フォーミング処理を行うことで初めて低抵抗化し、可変抵抗素子２としてのメモリ動作が可能となる。このため、素子形成領域以外の抵抗変化層１３は、フォーミング処理後も依然として高抵抗のままであるので、リーク電流の問題は生じない。
【００７１】
尚、上記実施形態において、１Ｔ１Ｒ構造のメモリセルアレイにおいては、ソース線を全メモリセルに共通とし、接地電圧が供給されているとしたが、当該ソース線は列方向に延伸し、同一列に属するメモリセル同士を相互に接続していてもよく、或いは行方向に延伸し、同一行に属するメモリセル同士を相互に接続していてもよい。更に、電圧発生回路２３により供給される選択ソース線電圧及び非選択ソース線電圧を各ソース線に各別に印加するソース線デコーダ２６（図示せず）を備えることで、書き込み（セット）、消去（リセット）、読み出しの各メモリ動作、及び、メモリセルのフォーミング処理時において、行或いは列毎にメモリセルを指定して動作対象のメモリセルを選択することが可能になる。当該ソース線デコーダ２６は、動作対象のメモリセルがアドレス線に入力され指定されると、当該アドレス線に入力されたアドレス信号に対応するソース線を選択し、選択されたソース線と非選択のソース線に、夫々選択ソース線電圧と非選択ソース線電圧を各別に印加する。
【００７２】
また、上記実施形態において、メモリセルアレイが、メモリセルにダイオードを含む１Ｄ１Ｒ構造のクロスポイント型メモリセルアレイ、或いはメモリセルにトランジスタを含む１Ｔ１Ｒ構造のクロスポイント型メモリセルアレイである場合を例示したが、本発明はこの構成に限られるものではなく、金属酸化物を抵抗変化層として備え、制御層を更に備える本発明の可変抵抗素子をメモリセルに採用する限り、当該メモリセルを複数マトリクス状に配列して構成された任意のメモリセルアレイに適用可能である。
【００７３】
更に、上記実施形態では、可変抵抗素子２の構成として、抵抗変化層１３が第２電極１２と直接接している場合を例示したが、本発明はこれに限られるものではない。非線形の電流制限素子としての機能を備えるように、第２電極１２と抵抗変化層１３との間にトンネル絶縁膜を挿入した構成や、フォーミング処理により形成されるフィラメントパスの素子ばらつきを低減するために、フォーミング処理の完了に伴い可変抵抗素子の両電極間に流れる急激な電流の増大を抑制するためのバッファ層を挿入した構成が考えられる。
【００７４】
また、上記実施形態では可変抵抗素子２の構成として、図１に示される素子構造のものを例示したが、本発明は当該構造の素子に限られるものではない。
【００７５】
更に、上記実施形態では、可変抵抗素子２の構成として、抵抗変化層（第１の金属酸化物膜）１３と制御層１４とが異種の金属の酸化物膜もしくは酸素を含有する膜で構成されている場合を例示したが、同種の金属の酸化物膜もしくは酸素を含有する膜で構成されていても構わない。その場合、可変抵抗素子の製造方法において、抵抗変化層として第１金属の酸化物である第１の金属酸化物膜を形成し、当該第１の金属酸化物膜上に第１金属材料の膜を堆積させ、熱およびフォーミング電圧の印加により第１の金属酸化物膜中の酸素を第１金属材料側に移動させることにより、第１金属の酸化物である制御層が形成される。従って、抵抗変化層と制御層は共に酸素を含有する第１金属の膜となるが、その酸素濃度が異なる。当該酸素濃度分布は、抵抗変化層と制御層の境界を挟んで、抵抗変化層の第２電極側から制御層の第１電極側に向うに従って減少するが、抵抗変化層と制御層の境界において急峻に変化する、キンク状の濃度分布を示すことになる。別の言い方をすると、抵抗変化層と制御層の境界近傍において、酸素濃度の減少率が極大値をとることになる。
【産業上の利用可能性】
【００７６】
本発明は、不揮発性半導体記憶装置に利用可能であり、特に電圧印加によって抵抗状態が遷移し、当該遷移後の抵抗状態が不揮発的に保持される不揮発性の可変抵抗素子を備えてなる不揮発性半導体記憶装置に利用可能である。
【符号の説明】
【００７７】
１：      本発明に係る不揮発性半導体記憶装置
２、２ａ〜２ｅ：  本発明に係る可変抵抗素子
３ａ〜３ｃ：  従来例の可変抵抗素子
４ａ：    可変抵抗素子（比較例）
１０：    基板
１１：    絶縁膜
１２：    第２電極
１３：    抵抗変化層
１４：    制御層
１５：    第１電極
２１、２１ａ、１０４、１０８：  メモリセルアレイ
２２：    制御回路
２３：    電圧発生回路
２４、１０６：  ワード線デコーダ
２５、１０５：  ビット線デコーダ
２６、１０７：  ソース線デコーダ
３１：    金属配線
３２：    コンタクトプラグ
１０１：  上部電極
１０２：  可変抵抗体
１０３：  下部電極
ＢＬ，ＢＬ１〜ＢＬｍ：  ビット線
Ｒ：      可変抵抗素子
ＳＬ，ＳＬ１〜ＳＬｎ：  ソース線
Ｔ：      選択トランジスタ
ＷＬ，ＷＬ１〜ＷＬｎ：  ワード線 
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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