(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板の主面上に形成された第１選択線と、
前記基板の厚さ方向に（Ｎ＋１）層（Ｎ≧１）のゲート間絶縁膜とＮ層（Ｎ≧１）の第１半導体層とがそれぞれ交互に積層されて、前記第１選択線の上方に形成された積層体と、
前記積層体を貫く孔と、
前記第１選択線と交差する方向に延在し、前記積層体の上方に設けられた第２選択線と、
前記孔の内部に形成された記録材料と、
前記孔の側面及び底面と前記記録材料との間に形成されたチャネル層と、
前記孔の側面と前記チャネル層との間に形成され、前記（Ｎ＋１）層の前記ゲート間絶縁膜及び前記Ｎ層の前記第１半導体層に接して形成されたゲート絶縁膜と、
を有し、
前記記録材料は、前記第１選択線と前記第２選択線が交差する領域に設けられ、同心円状に重ねて配置され、互いに分離された２つ以上の相変化材料からなることを特徴とする半導体記憶装置。
【請求項２】
請求項１記載の半導体記憶装置において、
第１導電型の第２半導体層と前記第１導電型と異なる第２導電型の第３半導体層とを積層したダイオードが、前記第１選択線と前記第２選択線とが交差する領域に設けられ、
前記ダイオードの上面は、前記孔の底面に位置する前記チャネル層と接続し、
前記ダイオードの下面は、前記第１選択線と接続していることを特徴とする半導体記憶装置。
【請求項３】
請求項１記載の半導体記憶装置において、
隣接する前記相変化材料の間に拡散防止膜が形成されていることを特徴とする半導体記憶装置。
【請求項４】
請求項１記載の半導体記憶装置において、
前記２つ以上の相変化材料は、全て同じ材料からなることを特徴とする半導体記憶装置。
【請求項５】
請求項１記載の半導体記憶装置において、
前記２つ以上の相変化材料は、２種類以上の材料からなることを特徴とする半導体記憶装置。
【請求項６】
請求項１記載の半導体記憶装置において、
前記基板の主面に平行な方向に切断された前記記録材料の断面において、前記２つ以上の相変化材料のそれぞれの断面積が互いに異なることを特徴とする半導体記憶装置。
【請求項７】
複数の第１選択線と、
複数の第２選択線と、
前記複数の第１選択線と直交する前記複数の第２選択線との交点に配置された複数のメモリセルとを有し、
前記複数のメモリセルは、トランジスタと記憶素子から構成され、
前記記憶素子は、同心円状に重ねられた互いに抵抗値の異なる２つ以上の相変化材料から構成され、
前記トランジスタと前記記憶素子とが並列接続された半導体素子において、
前記半導体素子で多ビットの情報を記録することを特徴とする半導体記憶装置。
【請求項８】
請求項７記載の半導体記憶装置において、
情報の書込みを行う前に、前記２つ以上の相変化材料の全てを第１の状態にすることを特徴とする半導体記憶装置。
【請求項９】
請求項８記載の半導体記憶装置において、
前記２つ以上の相変化材料が前記第１の状態以外となる情報の書込みを行う際に、まず１つ以上の相変化材料を第２の状態にすることを特徴とする半導体記憶装置。
【請求項１０】
請求項８記載の半導体記憶装置において、
前記２つ以上の相変化材料の全てを第２の状態にした後、１つ以上の相変化材料を前記第１の状態にすることを特徴とする半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体記憶装置に関し、特に、電流を素子に流すことにより電気的特性が変化する物質を利用して、情報の記憶及び情報の電気的書き換えを行う不揮発性半導体記憶装置に適用して有効な技術に関するものである。
【背景技術】
【０００２】
不揮発性半導体記憶装置の低コスト化は、これまで、２次元に配置されたメモリセルを微細化して不揮発性メモリの大容量化を実現することにより進められてきた。しかし、メモリセルの微細化により、メモリセルを構成するトランジスタの特性ばらつきが大きくなること、また、配線抵抗が増大することなどから、メモリセルの微細化が技術的に困難となってきている。このため、例えばメモリセルの微細化以外の手法、例えばメモリセルを２次元に配置したセルアレイを積層する、あるいはメモリセルを直列に３次元に配置するなどの手法により、不揮発性メモリの大容量化を実現する検討が行われている。
【０００３】
例えば、特開２００９−２６７２１９号公報（特許文献１）には、選択素子であるダイオードと、抵抗変化型の記憶素子とで構成されるメモリセルを有するメモリブロックを積層させて、高集積な不揮発性メモリを実現する技術が開示されている。
【０００４】
また、特開２００８−１６０００４号公報（特許文献２）には、相変化素子とトランジスタとから構成されるメモリセルが半導体基板上に多層形成された相変化メモリが開示されている。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００９−２６７２１９号公報
【特許文献２】特開２００８−１６０００４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
上記特許文献１に記載された不揮発性メモリでは、メモリセルを２次元に配置したセルアレイを積層することにより、大容量化を実現している。しかし、２次元に配置されたセルアレイを単純に積層した場合でも、各層の形成に必要な製造プロセスは変わらないため、不揮発性メモリの大容量化を実現できたとしても、製造コストを低減することが難しい。
【０００７】
また、上記特許文献１及び２に記載された不揮発性メモリ（相変化メモリ）では、メモリセルを直列に３次元に配置することにより、大容量化を実現している。しかし、メモリセルを３次元に直列接続した場合でも、不揮発性メモリの容量と層数とは比例関係にあるため、不揮発性メモリの大容量化を実現するには層数を多くする必要があり、製造コストを低減することが難しい。
【０００８】
本発明の目的は、大容量で、かつ低コストの不揮発性メモリを有する不揮発性半導体記憶装置を実現することのできる技術を提供することにある。
【０００９】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述及び添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１０】
本願において開示される発明のうち、代表的なものの一実施の形態を簡単に説明すれば、次のとおりである。
【００１１】
この実施の形態は、周辺回路を含む基板上に、トランジスタと記録材料とが並列に接続されたメモリセルを、基板の厚さ方向に直列に複数接続した鎖状のメモリセル群と、その鎖状のメモリセル群の選択素子として機能するダイオードとを直列に接続することにより構成されるチェインセルにおいて、互いに抵抗値の異なる２つ以上の相変化材料を同心円状に重ねて記録材料を形成する。
【発明の効果】
【００１２】
本願において開示される発明のうち、代表的なものの一実施の形態によって得られる効果を簡単に説明すれば以下のとおりである。
【００１３】
大容量で、かつ低コストの不揮発性メモリを有する不揮発性半導体記憶装置を実現することのできる技術を提供することができる。
【図面の簡単な説明】
【００１４】
【図１】本発明の実施の形態１による不揮発性メモリの要部立体模式図である。
【図２】本発明の実施の形態１による不揮発性メモリを構成するチェインセルアレイの要部立体図である。
【図３】本発明の実施の形態１による不揮発性メモリを構成するチェインセルの一例の要部断面図である。
【図４】図３に記載されたチェインセルを構成する複数のメモリセルのうちの１つのメモリセルの要部断面図である。
【図５】図３に記載されたチェインセルを構成する複数のメモリセルのうちの１つのメモリセルの回路図である。
【図６】図５に記載されたメモリセルの記憶状態と合成抵抗との関係の一例を示す図である。
【図７】本発明の実施の形態１によるメモリセルの書き換え動作シーケンスの一例（第１例）を示す工程図である。
【図８】本発明の実施の形態１によるメモリセルの書き換え動作シーケンスの他の例（第２例）を示す工程図である。
【図９】本発明の実施の形態１によるメモリセルの記憶状態と合成抵抗との関係の一例を示す図である。
【図１０】本発明の実施の形態１によるメモリモジュールの構成図である。
【図１１】本発明の実施の形態１による記憶方法を実現するための制御信号の一例を示す図である。
【図１２】本発明の実施の形態１によるチェインセルアレイの具体的な構成の一例を示す回路図である。
【図１３】本発明の実施の形態１によるメモリモジュールにおける書き換え動作シーケンスの一例を示す動作タイミング図である。
【図１４】本発明の実施の形態２による不揮発性メモリを構成するチェインセルの他の例の要部断面図である。
【図１５】図１４に記載されたチェインセルを構成する複数のメモリセルのうちの１つのメモリセルの回路図である。
【図１６】図１５に記載されたメモリセルの記憶状態と合成抵抗との関係の一例を示す図である。
【発明を実施するための形態】
【００１５】
以下の実施の形態において、便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００１６】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合及び原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でも良い。さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合及び原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合及び原理的に明らかにそうでないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値及び範囲についても同様である。
【００１７】
また、以下の実施の形態で用いる図面においては、平面図であっても図面を見易くするためにハッチングを付す場合もある。また、以下の実施の形態を説明するための全図において、同一機能を有するものは原則として同一の符号を付し、その繰り返しの説明は省略する。以下、本発明の実施の形態を図面に基づいて詳細に説明する。
【００１８】
（実施の形態１）
まず、本実施の形態１による不揮発性メモリの構造の一例を図１〜図６を用いて説明する。図１は不揮発性メモリの要部立体模式図、図２は不揮発性メモリを構成するチェインセルアレイの要部立体図、図３は不揮発性メモリを構成するチェインセルの一例の要部断面図、図４は図３に記載されたチェインセルを構成する複数のメモリセルのうちの１つのメモリセルの要部断面図、図５は図３に記載されたチェインセルを構成する複数のメモリセルのうちの１つのメモリセルの回路図、図６は図５に記載されたメモリセルの記憶状態と合成抵抗との関係の一例を示す図である。
【００１９】
本実施の形態１による不揮発性メモリでは、周辺回路を含む基板上に、トランジスタと記録材料とが並列に接続されたメモリセルを、基板の厚さ方向（基板の主面に垂直な方向）に直列に複数接続した鎖状のメモリセル群と、その鎖状のメモリセル群の選択素子として機能するダイオードとを直列に接続した構造（以下、チェインセルと記す）を２次元に配列することにより、メモリアレイ（以下、チェインセルアレイと記す）を構成している。
【００２０】
図１に示すように、不揮発性メモリは、金属配線からなるワード線（第１選択線）２、ワード線２とワードドライバとを接続するワード線コンタクトＷＬＣ、ｐ型不純物がドープされたポリシリコン層（第２半導体層）４ｐと低濃度の不純物（ポリシリコン層４ｐ，６ｐよりも低濃度の不純物）がドープされたポリシリコン層５ｐとｎ型不純物がドープされたポリシリコン層（第３半導体層）６ｐとを積層してなるポリシリコンダイオードＰＤ、ゲートポリシリコン層（第１半導体層）２１ｐ，２２ｐ，２３ｐ，２４ｐ、ゲートポリシリコン層２１ｐ，２２ｐ，２３ｐ，２４ｐに給電するための金属配線ＧＬ１，ＧＬ２，ＧＬ３，ＧＬ４、ゲートポリシリコン層２１ｐ，２２ｐ，２３ｐ，２４ｐと金属配線ＧＬ１，ＧＬ２，ＧＬ３，ＧＬ４とをそれぞれ接続するコンタクトＧＣ１，ＧＣ２，ＧＣ３，ＧＣ４、金属配線ＧＬ１，ＧＬ２，ＧＬ３，ＧＬ４と配線セレクタとを接続するコンタクトＧＬＣ１，ＧＬＣ２，ＧＬＣ３，ＧＬＣ４、金属配線からなるビット線（第２選択線）３、ビット線３とビット線選択回路とを接続するビット線コンタクトＢＬＣ、ワード線２とゲートポリシリコン層２１ｐとの間の絶縁膜（ゲート間絶縁膜）１１、ゲートポリシリコン層２１ｐとゲートポリシリコン層２２ｐとの間の絶縁膜（ゲート間絶縁膜）１２、ゲートポリシリコン層２２ｐとゲートポリシリコン層２３ｐとの間の絶縁膜（ゲート間絶縁膜）１３、ゲートポリシリコン層２３ｐとゲートポリシリコン層２４ｐとの間の絶縁膜（ゲート間絶縁膜）１４、及びゲートポリシリコン層２４ｐとビット線３との間の絶縁膜（ゲート間絶縁膜）１５から構成される。
【００２１】
図２に、不揮発性メモリを構成するチェインセルアレイ（前述の図１に符号ＣＡで示すチェインセルアレイの部分）の要部立体図を示す。
【００２２】
複数のワード線２の上にポリシリコンダイオードＰＤがワード線２の延在方向に周期的に形成されている。ビット線３とポリシリコンダイオードＰＤとの間には、ゲートポリシリコン層２１ｐ，２２ｐ，２３ｐ，２４ｐと絶縁膜１１，１２，１３，１４，１５とが交互に積層された積層体を貫く孔（接続孔）１０が形成され、その孔１０の内部にはゲート絶縁膜９、チャネルポリシリコン層（チャネル層）８ｐ、及び記録材料７が埋め込まれている。すなわち、孔１０の内部に記録材料７が形成されており、孔１０の側面及び底面と記録材料７との間にチャネルポリシリコン層８ｐが形成され、孔１０の側面とチャネルポリシリコン層８ｐとの間に、絶縁膜１１，１２，１３，１４，１５及びゲートポリシリコン層２１ｐ，２２ｐ，２３ｐ，２４ｐに接してゲート絶縁膜９が形成されている。また、その孔１０はワード線２とビット線３とが交差する領域に形成され、後に説明するように、記録材料７は複数の層により構成されている。
【００２３】
ここでは、積層体を構成するゲートポリシリコン層の層数（Ｎ層（Ｎ≧１））を４層（ゲートポリシリコン層２１ｐ，２２ｐ，２３ｐ，２４ｐ）、絶縁膜の層数（（Ｎ＋１）層）を５層（絶縁膜１１，１２，１３，１４，１５）としたが、これに限定されるものではない。
【００２４】
図３に、チェインセルアレイＣＡを構成するチェインセルの要部断面図を示す。図３には、前述の図２のワード線２の延在する方向に沿って基板の主面に垂直な方向に切断された１つのチェインセルの要部断面図を示している。
【００２５】
記録材料７は複数の相変化材料で形成されている。ここでは、記録材料７は、同心円状に重なった互いに分離された３つの層（相変化材料７ａ，７ｂ，７ｃ）により構成されている。すなわち、相変化材料７ａを真ん中（中心部）とし、相変化材料７ａの周囲に相変化材料７ｂが配置され、さらに相変化材料７ｂの周囲（最外周部）に相変化材料７ｃが配置されている。相変化材料７ａ，７ｂ，７ｃには同じ相変化材料、例えばＧｅ２Ｓｂ２Ｔｅ５を用いてもよく、また２種または３種の互いに異なる相変化材料を用いてもよく、どちらの場合であっても多値記録が可能である。
【００２６】
図４に、チェインセルを構成するメモリセルの要部断面図を示す。図４には、基板の主面に平行な方向に切断された１つのメモリセルの要部断面図（前述の図３のＡ−Ａ′線に沿って切断された１つのメモリセルの要部断面図）を示している。
【００２７】
基板の主面に平行な方向に切断された各相変化材料７ａ，７ｂ，７ｃの断面積は、互いに異なる抵抗値を実現するために、中心部に配置された相変化材料７ａの断面積が最も小さく、最外周部に配置された相変化材料７ｃの断面積が最も大きくなるように設計される。すなわち、各相変化材料７ａ，７ｂ，７ｃの断面積は、相変化材料７ｃの断面積＞相変化材料７ｂの断面積＞相変化材料７ａの断面積の関係を有している。しかし、各相変化材料７ａ，７ｂ，７ｃの断面積は上記関係に限定されず、各相変化材料７ａ，７ｂ，７ｃの断面積は全て同じ断面積とすることもできる。その場合は互いに異なる抵抗値を実現するために、各相変化材料７ａ，７ｂ，７ｃには、互いに異なる材料が用いられる。
【００２８】
また、図示はしないが、誤書込みを防止するために、相変化材料７ａと相変化材料７ｂとの間及び相変化材料７ｂと相変化材料７ｃとの間に拡散防止膜を配置してよい。拡散防止膜は読み出しの際に抵抗として検出されるため、ゲート方向（基板の主面に平行な方向）の抵抗は十分低い必要があり、かつ接続孔方向（基板の主面に垂直な方向）の抵抗はリークパスとならないように十分高い必要がある。そのため、拡散防止膜の膜厚は薄い方が望ましい。拡散防止膜の材料は、例えば原子層成長法により形成することが可能である酸化物、窒化物、または酸窒化物が望ましい。
【００２９】
図５に、チェインセルを構成する複数のメモリセルの等価回路図（前述の図３の等価回路図）を示す。ここで、相変化材料７ａ，７ｂ，７ｃはそれぞれ相変化素子ＰＣＤ１，ＰＣＤ２，ＰＣＤ３に対応する。メモリセルＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４は、選択トランジスタＳＴＲと複数の相変化素子ＰＣＤ３、ＰＣＤ２、ＰＣＤ１が並列に接続されることで構成される。選択トランジスタＳＴＲのゲート電極ＧＥＤ２は、例えば前述の図３のゲートポリシリコン層２２ｐに対応する。
【００３０】
上記構成において、ゲート電極ＧＥＤ２が、選択トランジスタＳＴＲが導通状態になる程度の電圧で、かつ上下のメモリセルに電位差がある時、相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１に殆ど電流が流れず、メモリセルＭＣ２を非選択状態とするためには、相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１の抵抗は、その相状態にかかわらず、選択トランジスタＳＴＲの抵抗より高い必要がある。また、ゲート電極ＧＥＤ２が、選択トランジスタＳＴＲがカットオフされる程度の電圧で、かつ上下のメモリセルに電位差がある時、相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１に電流が流れ、メモリセルＭＣ２を選択状態とするためには、相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１の抵抗は、その相状態にかかわらず、選択トランジスタＳＴＲの抵抗より低い必要がある。メモリセルＭＣ２の選択状態において、書き換え動作では、適切なジュール加熱を行うことにより、複数の相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１の抵抗値をそれぞれ制御する。読出し動作では、複数の相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１の合成抵抗値を電流値で分別する。
【００３１】
図６に、記憶情報０〜５と相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１の抵抗値及び合成抵抗の相対値との関係を説明する図を示す。
【００３２】
図６に示す対応関係の特徴は、６つの記憶情報０〜５に応じて所望の合成抵抗を実現できるように、相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１の抵抗値の組合せが規定されている点にある。例えば、情報０を記憶する際は、３つの相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１は低抵抗状態（‘Ｌ’と表記：第１の状態）であり、合成抵抗Ｒ０は最も低い。図６では、この状態を‘０００’で表わす。別の例として、情報１を記憶する際は、状態‘００１’を実現するために、３つの相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１のうち、相変化素子ＰＣＤ３のみを高抵抗状態（‘Ｈ’と表記：第２の状態）に制御して、合成抵抗Ｒ０よりも高い合成抵抗Ｒ１を得る。さらに別の例として、情報５を記憶する際は、状態‘１０１’を実現するために、３つの相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１の全てを高抵抗状態に制御して、最も高い合成抵抗Ｒ５を得る。
【００３３】
次に、本実施の形態１によるメモリセルの書き換え動作シーケンスの第１例及び第２例について、それぞれ図７及び図８を用いて説明する。
【００３４】
前述の図５に示したメモリセルの書き換え動作シーケンスの第１例を、図７に示す工程図を用いて説明する。
【００３５】
この動作シーケンスは、３つの動作モードで構成されている。第１のモードは、ステップ１における消去動作である。ここでは、前値、すなわち古い情報を強制的に情報０（状態‘０００’）に書き換える。
【００３６】
第２のモードは、ステップ２〜ステップ４の追記型書込み動作モードである。ここでは、相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１を１つずつ高抵抗状態に変えていく。すなわち、情報１〜情報５（状態‘００１’〜 状態‘１０１’）の何れかを書込む場合は、ステップ２で、相変化素子ＰＣＤ３を高抵抗状態とする。この時、情報１（状態‘００１’）が書込まれた状態となる。次に、情報２〜情報５（状態‘０１０’〜状態‘１０１’）の何れかを書込む場合は、ステップ３において、新たに相変化素子ＰＣＤ２を高抵抗状態とする。この時、情報２（状態‘０１０’）が書込まれた状態となる。続いて、情報３〜情報５（状態‘０１１’〜状態‘１０１’）の何れかを書込む場合は、相変化素子ＰＣＤ１を高抵抗状態とする。この時、ステップ４において情報５（状態‘１０１’）が書込まれた状態となる。
【００３７】
第３のモードは、ステップ５〜ステップ６の情報対応型書込み動作モードである。ここでは、相変化素子ＰＣＤ３、ＰＣＤ２、ＰＣＤ１を適宜、低抵抗状態に変える。すなわち、情報３（状態‘０１１’）を書込む場合は、ステップ５において、相変化素子ＰＣＤ３及びＰＣＤ２を低抵抗状態とする。一方、情報４（状態‘１００’）を書込む場合は、ステップ６において、相変化素子ＰＣＤ３のみを低抵抗状態とする。
【００３８】
以上の動作シーケンスにより、所望の相変化素子の抵抗値を制御することができて、前述の図６を用いて説明した情報記憶が可能となる。
【００３９】
前述の図５に示したメモリセルの書き換え動作シーケンスの第２例を、図８に示す工程図を用いて説明する。前述の図７に示した動作シーケンスと図８に示した動作シーケンスとの相違点は、ステップ２〜ステップ４の第２のモードにある。すなわち、前述の図７に示した動作シーケンスの第２のモードでは、追記型書込み動作を行う。これに対して、図８に示した動作シーケンスでは、情報対応型書込み動作において高抵抗状態を実現する。
【００４０】
ステップ１における消去動作は同じである。ただし、情報１（状態‘００１’）を書込む場合にのみ、ステップ２において、相変化素子ＰＣＤ３を高抵抗状態とし、情報２（状態‘０１０’）を書込む場合にのみ、ステップ３において、２つの相変化素子ＰＣＤ３、ＰＣＤ２を高抵抗状態とする。また、情報３〜情報５（状態‘０１１’〜状態‘１０１’）の何れかを書込む場合に、３つの相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１を高抵抗状態とする。この時、ステップ４において情報５（状態‘１０１’）が書込まれた状態となる。続く、ステップ５、ステップ６における書込みは前述の図７に示した動作シーケンスと同じであるが、図８に示した動作シーケンスでは、第２のモードにおいて、情報対応型書込み動作が実行されるので、高抵抗化したい素子のみジュール加熱することができる。高抵抗化した素子には、追加の熱負荷が掛ることがないので、一旦書込んだ情報が消失する恐れ、いわゆる、熱ディスターブが緩和されるため、安定な書き換え動作を実現することが可能となる。
【００４１】
次に、メモリセルを用いたメモリモジュールの回路構成及びメモリモジュールの動作について図９〜図１３を用いて説明する。図９はメモリセルの記憶状態と合成抵抗との関係の一例を示す図、図１０はメモリモジュールの構成図、図１１は記憶方法を実現するための制御信号の一例を示す図、図１２はチェインセルアレイの具体的な構成の一例を示す回路図、図１３はメモリモジュールにおける書き換え動作シーケンスの一例を示す動作タイミング図である。
【００４２】
図９に示す対応関係の特徴は、メモリセルを２つ用いて、５ビットの情報を記憶する点にある。すなわち、６つの状態をとり得るメモリセルを２つ用いることによって、３６（＝６の２乗）個の状態‘００００００’〜‘１０００１１’を記憶することが可能である。本実施の形態１では、３６個の状態のうち、３２個の状態‘００００００’〜‘０１１１１１’を利用して、情報０〜３１に相当する５ビット情報を記憶する。
【００４３】
図１０は、本実施の形態１によるメモリモジュールの構成図である。本実施の形態１によるメモリモジュールは、データレジスタＤＲＥＧ、符号化回路ＥＮＣＯＤ、書込み符号レジスタＣＷＲＥＧ、書込み符号フラグ選択回路ＣＷＭＵＸ０，ＣＷＭＵＸ１、復号回路ＤＥＣＯＤ、読出し符号レジスタＣＲＲＥＧ、読出し符号フラグ選択回路ＣＲＭＵＸ０，ＣＲＭＵＸ１、及びチェインセルアレイ回路（メモリセルアレイ回路）ＭＡＣＫＴによって構成されている。以下では、前述の図８に示した書き換え動作シーケンスを前提に、メモリモジュールの回路構成と動作を説明する。
【００４４】
データレジスタＤＲＥＧは、メモリモジュールの外部入出力線ＩＯ０〜ＩＯ４と内部データ線Ｄ０〜Ｄ４との間で、５ビット幅の読書き情報の授受と一時記憶を行う。
【００４５】
符号化回路ＥＮＣＯＤ、書込み符号レジスタＣＷＲＥＧ、及び書込み符号フラグ選択回路ＣＷＭＵＸ０，ＣＷＭＵＸ１は、書き換え動作を実現するための回路ブロックである。
【００４６】
符号化回路ＥＮＣＯＤは受信した書込み情報を基に、２つのメモリセルの状態に応じた書込み符号基準フラグ信号ＤＣＷ０１〜ＤＣＷ０５及びＤＣＷ１１〜ＤＣＷ１５（以下、ＤＣＷｊ１〜ＤＣＷｊ５（ｊ＝０，１）と記す）を発生する。ここで、書込み符号基準フラグ信号ＤＣＷ０１〜ＤＣＷ０５は一方のメモリセルに用いられ、書込み符号基準フラグ信号ＤＣＷ１１〜ＤＣＷ１５は他方のメモリセルに用いられる。メモリセルの状態と書込み符号基準フラグ信号ＤＣＷｊ１〜ＤＣＷｊ５（ｊ＝０，１）の論理値との関係は、図１１のように定義する。
【００４７】
書込み符号レジスタＣＷＲＥＧは、書込み符号基準フラグ信号ＤＣＷｊ１〜ＤＣＷｊ５（ｊ＝０，１）を一時的に記憶する。その出力である書込み符号フラグ信号ＣＷ０１〜ＣＷ０５及びＣＷ１１〜ＣＷ１５（以下、ＣＷｊ１〜ＣＷｊ５（ｊ＝０，１）と記す）は、書込み符号基準フラグ信号ＤＣＷｊ１〜ＤＣＷｊ５（ｊ＝０，１）と同じ論理値である。
【００４８】
書込み符号フラグ選択回路ＣＷＭＵＸ０，ＣＷＭＵＸ１は、書込み符号フラグ選択信号ＣＷＳＥＬ１〜ＣＷＳＥＬ５に応じて書込み符号フラグ信号ＣＷｊ１〜ＣＷｊ５（ｊ＝０，１）からそれぞれ一本を選択して、入力情報線（書込みデータ線、入力データ線）ＤＩ０，ＤＩ１に接続する。入力情報線ＤＩ０，ＤＩ１は、チェインセルアレイ回路ＭＡＣＫＴに接続される。
【００４９】
読出し符号フラグ選択回路ＣＲＭＵＸ０，ＣＲＭＵＸ１、読出し符号レジスタＣＲＲＥＧ、及び復号回路ＤＥＣＯＤは、読出し動作を実現するための回路ブロックである。
【００５０】
読出し符号フラグ選択回路ＣＲＭＵＸ０，ＣＲＭＵＸ１は、読出し符号フラグ選択信号ＣＲＳＥＬ１〜ＣＲＳＥＬ５に応じて、読出し符号フラグ信号ＣＲ０１〜ＣＲ０５及びＣＲ１１〜ＣＲ１５（以下、ＣＲｊ１〜ＣＲｊ５（ｊ＝０，１）と記す）からそれぞれ一本を選択して、出力情報線（読出しデータ線）ＤＯ０，ＤＯ１に接続する。出力情報線ＤＯ０，ＤＯ１は、チェインセルアレイ回路ＭＡＣＫＴに接続される。
【００５１】
読出し符号レジスタＣＲＲＥＧは、読出し符号フラグ信号ＣＲｊ１〜ＣＲｊ５（ｊ＝０，１）を一時的に記憶する。その出力である読出し符号基準フラグ信号ＤＣＲ０１〜ＤＣＲ０５及びＤＣＲ１１〜ＤＣＲ１５（以下、ＤＣＲｊ１〜ＤＣＲｊ５（ｊ＝０，１）と記す）は、読出し符号フラグ信号ＣＲｊ１〜ＣＲｊ５（ｊ＝０，１）と同じ論理値である。ここで、読出し符号基準フラグ信号ＤＣＲｊ１〜ＤＣＲｊ５（ｊ＝０，１）は、書込み符号基準フラグ信号ＤＣＷｊ１〜ＤＣＷｊ５（ｊ＝０，１）と双対をなすものである。読出し符号基準フラグ信号ＤＣＲｊ１〜ＤＣＲｊ５（ｊ＝０，１）とメモリセルの記憶状態との対応は、前述の図１１に示した対応表に準じる。
【００５２】
復号回路ＤＥＣＯＤは、読出し符号基準フラグ信号ＤＣＲｊ１〜ＤＣＲｊ５（ｊ＝０，１）を基に、２つのメモリセルの状態に応じた５ビットのバイナリ情報を発生する。この５ビットのバイナリ情報は、内部データ線Ｄ０〜Ｄ４からデータレジスタＤＲＥＧを介して、モジュールの外部入出力線ＩＯ０〜ＩＯ４に出力される。
【００５３】
図１２は、前述の図１０に示したチェインセルアレイ回路ＭＡＣＫＴの具体的な構成の一例を示す回路図である。チェインセルアレイ回路ＭＡＣＫＴは、チェインセルアレイＣＡ、ワードドライバＷＤ、ゲートドライバＧＤ、ビット線選択回路ＢＳＬＣ０，ＢＳＬＣ１、書込み回路ＷＣ０，ＷＣ１、及び読出し回路ＲＣ０，ＲＣ１によって構成される。
【００５４】
チェインセルアレイＣＡは、ｍ本のワード線ＷＬ０〜ＷＬ（ｍ−１）とｎ本のビット線ＢＬ０〜ＢＬ（ｎ−１）との交点にｍ×ｎ個の相変化型チェインセルＰＣＨＣ００〜ＰＣＨＣ（ｍ−１）（ｎ−１）が行列状に配置された構成である。図１２では、簡単のために、８個の相変化型チェインセルＰＣＨＣ００，ＰＣＨＣ１０，ＰＣＨＣ２０，ＰＣＨＣ３０，ＰＣＨＣ０１，ＰＣＨＣ１１，ＰＣＨＣ２１，ＰＣＨＣ３１が示されている。ここで、ワード線ＷＬ０〜ＷＬ（ｍ−１）は、ワードドライバＷＤにて駆動される。また、ビット線ＢＬ０〜ＢＬ（ｎ−１）のうち、偶数番目のビット線はビット線選択回路ＢＳＬＣ０を介してデータ線ＤＬ０に接続される。さらに、奇数番目のビット線はビット線選択回路ＢＳＬＣ１を介してデータ線ＤＬ１に接続される。
【００５５】
相変化型チェインセルＰＣＨＣ００〜ＰＣＨＣ（ｍ−１）（ｎ−１）の各々は、例えば前述の図３に示したチェインセルが対応するワード線とビット線との間に直列接続された構造である。図１２では、チェインセルに含まれる複数の直列接続されたメモリセルのうちｋ番目のメモリセルＭＣｋが示されている。メモリセルＭＣｋの選択トランジスタのゲート電極ＧＥＤｋは、共通のゲート線ＧＬｋに接続される。ゲート線ＧＬｋは、ゲートドライバＧＤにて駆動される。また、メモリセルＭＣｋは、上層のメモリセルＵＭＣと下層のメモリセルＢＭＣとに直列に接続される。ただし、最上層のメモリセルは、ビット線と下層のメモリセルＢＭＣとに直列に接続され、最下層のメモリセルは、上層のメモリセルＵＭＣとポリシリコンダイオードＰＤとに直列接続される。ここでは、上層のメモリセルＵＭＣと下層のメモリセルＢＭＣとに直列接続されたメモリセルＭＣｋのみを示している。
【００５６】
書込み回路ＷＣ０，ＷＣ１は書き換え動作において、書込み起動信号ＷＥで活性化されて、書込みデータ線ＤＩ０，ＤＩ１を介して入力された書込み符号フラグ信号に応じた電流パルスをデータ線ＤＬ０，ＤＬ１にそれぞれ発生する。読出し回路ＲＣ０，ＲＣ１は読出し動作において、読出し起動信号ＲＥで活性化されて、参照信号ＲＥＦを基準にしてデータ線ＤＬ０，ＤＬ１に読み出された微小信号を増幅して、対応する電圧信号を読出しデータ線ＤＯ０，ＤＯ１に出力する。
【００５７】
次に、メモリモジュールの書き換え動作について、図１３を用いて説明する。図１３はメモリモジュールにおける書き換え動作シーケンスの一例を示す動作タイミング図である。ここでは、前述の図１２に示したチェインセルＰＣＨＣ００のメモリセルＭＣｋ（メモリセルＭＣ００）とＰＣＨＣ１０のメモリセルＭＣｋ（メモリセルＭＣ１０）に、前述の図９に示した情報１０（状態‘００１０１０’）を書込むものと仮定する。
【００５８】
まず初めに、外部入出力線ＩＯ０〜ＩＯ４に入力された書込み情報ＤＡＴＡはデータレジスタＤＲＥＧに取り込まれた後、書込み符号フラグ信号ＣＷｊ１〜ＣＷｊ５（ｊ＝０，１）に符号化されて、書込み符号レジスタＣＷＲＥＧに一時的に記憶される。これらの基準フラグ信号のうち、論理値‘１’の信号が、書込み符号フラグ選択信号ＣＷＳＥＬ１〜ＣＷＳＥＬ５に同期されて、パルス信号として入力データ線ＤＩ０，ＤＩ１に出力される。今、情報１０（状態‘００１０１０’）を書込むので、チェインセルＰＣＨＣ００内のメモリセルＭＣｋを状態‘１００’とするために、前述の図１１の対応表に従って入力データ線ＤＩ０には、書込み符号フラグ選択信号ＣＷＳＥＬ３，ＣＷＳＥＬ５に同期したパルス信号が出力される。また、チェインセルＰＣＨＣ１０内のメモリセルＭＣｋを状態‘００１’とするために、前述の図１１の対応表に従って入力データ線ＤＩ１には、書込み符号フラグ選択信号ＣＷＳＥＬ１に同期したパルス信号が出力される。
【００５９】
続いて、書込み起動信号ＷＥが活性化されると、入力データ線ＤＩ０，ＤＩ１のパルス信号に応じた電流パルスが、データ線ＤＬ０，ＤＬ１を介してビット線ＢＬ０，ＢＬ１に入力される。ここで、ビット線ＢＬ２〜ＢＬ（ｎ−１）は非活性状態に保たれる。
【００６０】
以下、前述の図８の動作シーケンスに従って説明する。ステップ１において、チェインセルＰＣＨＣ００内のメモリセルＭＣｋにおける相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１、及びチェインセルＰＣＨＣ１０内のメモリセルＭＣｋにおける相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１を低抵抗化するために、振幅ＩＳＥＴ１、パルス幅ＴＳのセット電流パルスが、ビット線ＢＬ０，ＢＬ１に入力される。次に、ステップ２において、入力データ線ＤＩ１のパルス信号に応じて、チェインセルＰＣＨＣ１０内のメモリセルＭＣｋにおける相変化素子ＰＣＤ３を高抵抗状態とするために、振幅ＩＲＳＴ１（＞ＩＳＥＴ１）、パルス幅ＴＲ（＜ＴＳ）のリセット電流パルスが、ビット線ＢＬ１に入力される。ステップ３では、ビット線ＢＬ０，ＢＬ１共に、非活性状態に保たれる。次に、ステップ４において、チェインセルＰＣＨＣ００内のメモリセルＭＣｋにおける相変化素子ＰＣＤ３，ＰＣＤ２，ＰＣＤ１を高抵抗状態とするために、振幅ＩＲＳＴ３（＞ＩＲＳＴ２＞ＩＲＳＴ１）、パルス幅ＴＲのリセット電流パルスが、ビット線ＢＬ０に入力される。ステップ５では、ビット線ＢＬ０，ＢＬ１共に、非活性状態に保たれる。次に、ステップ６において、チェインセルＰＣＨＣ００内のメモリセルＭＣｋにおける相変化素子ＰＣＤ３を低抵抗状態にするために、振幅ＩＳＥＴ３（＜ＩＳＥＴ１＜ＩＳＥＴ２）、パルス幅ＴＳのセット電流パルスがビット線ＢＬ０に入力される。
【００６１】
このように、本実施の形態１によれば、周辺回路を含む基板上に、トランジスタと記録材料とが並列に接続されたメモリセルを、基板の厚さ方向（基板の主面に垂直な方向）に直列に複数接続した鎖状のメモリセル群と、その鎖状のメモリセル群の選択素子として機能するダイオードとを直列に接続することにより構成されるチェインセルにおいて、互いに抵抗値の異なる２つ以上の相変化材料を同心円状に重ねて記録材料を形成することにより、４値以上の多値記録を可能とすることができる。これにより、チェインセルにおけるメモリセルの直列数を増やすことなく、情報量を増やすことができるので、大容量で、かつ低コストの不揮発性メモリを形成することができる。
【００６２】
（実施の形態２）
前述の図３〜図６を用いて説明した不揮発性メモリでは、互いに分離された３つの層（相変化材料７ａ，７ｂ，７ｃ）により構成された記録材料７を有するメモリセルを例示したが、記録材料７は３つの層に限定されるものではなく、互いに分離された２つ以上の層により構成された記録材料７を有するメモリセルであればよい。互いに分離された２つ以上の層により構成された記録材料７を有するメモリセルにおいて多値を実現することができる。
【００６３】
次に、本実施の形態２による不揮発性メモリの構造の他の例を図１４〜図１６を用いて説明する。図１４は不揮発性メモリを構成するチェインセルの他の例の要部断面図、図１５は図１４に記載されたチェインセルを構成する複数のメモリセルのうちの１つのメモリセルの回路図、図１６は図１５に記載されたメモリセルの記憶状態と合成抵抗との関係の一例を示す図である。ここでは、互いに分離された２つの層により構成された記録材料７を有するメモリセルについて説明する。なお、不揮発性メモリの構造及び不揮発性メモリを構成するチェインセルアレイの構造は、それぞれ前述の図１及び図２を用いて説明した構造と同様であるので、ここでの説明は省略する。
【００６４】
図１４に、チェインセルアレイＣＡを構成するチェインセルの他の例の要部断面図を示す。図１４には、前述の図２のワード線２の延在する方向に沿って基板の主面に垂直な方向に切断された１つのチェインセルの要部断面図を示している。
【００６５】
記録材料７は、互いに分離された２つの層（相変化材料７ｄ，７ｅ）により構成されている。相変化材料７ｄを真ん中（中心部）とし、相変化材料７ｄの周囲に相変化材料７ｅが配置されている。相変化材料７ｄ，７ｅには同じ相変化材料、例えばＧｅ２Ｓｂ２Ｔｅ５を用いてもよく、また２種の互いに異なる相変化材料を用いてもよく、どちらの場合であっても多値記録が可能である。
【００６６】
また、基板の主面に平行な方向に切断された各相変化材料７ｄ，７ｅの断面積は、互いに異なる抵抗値を実現するために、中心部に配置された相変化材料７ｄの断面積は、相変化材料７ｄの周囲に配置された相変化材料７ｅの断面積よりも小さくなるように設定される。すなわち、各相変化材料７ｄ，７ｅの断面積は、相変化材料７ｅの断面積＞相変化材料７ｄの断面積の関係を有している。また、図示はしないが、相変化材料７ｄと相変化材料７ｅとの間に、誤書込みを防止するために、拡散防止膜を配置してもよい。
【００６７】
図１５に、チェインセルを構成する複数のメモリセルのうちの１つのメモリセルの等価回路図（前述の図１４の点線で囲んだ１つのメモリセルＭＣ２の等価回路図）を示す。ここで、相変化素子ＰＣＤ４は相変化材料７ｄに対応し、相変化素子ＰＣＤ５は相変化材料７ｅに対応する。
【００６８】
図１６に、記憶情報０〜３と相変化素子ＰＣＤ４，ＰＣＤ５の抵抗値及び合成抵抗の相対値との関係を説明する図を示す。
【００６９】
図１６に示す対応関係の特徴は、４つの記憶情報０〜３に応じて所望の合成抵抗を実現できるように、相変化素子ＰＣＤ４，ＰＣＤ５の抵抗値の組合せが規定されている点にある。例えば、情報０を記憶する際は、２つの相変化素子ＰＣＤ４，ＰＣＤ５は低抵抗状態（‘Ｌ’と表記：第１の状態）であり、合成抵抗Ｒ０は最も低い。図１６では、この状態を‘００’で表わす。別の例として、情報１を記憶する際は、状態‘０１’を実現するために、２つの相変化素子ＰＣＤ４，ＰＣＤ５のうち、相変化素子ＰＣＤ５のみを高抵抗状態（‘Ｈ’と表記：第２の状態）に制御して、合成抵抗Ｒ０よりも高い合成抵抗Ｒ１を得る。また別の例として、情報２を記憶する際は、状態‘１０’を実現するために、２つの相変化素子ＰＣＤ４，ＰＣＤ５のうち、相変化素子ＰＣＤ４のみを高抵抗状態に制御して、合成抵抗Ｒ１よりも高い合成抵抗Ｒ２を得る。また別の例として、情報３を記憶する際は、状態‘１１’を実現するために、２つの相変化素子ＰＣＤ４，ＰＣＤ５を高抵抗状態に制御して、最も高い合成抵抗Ｒ３を得る。
【００７０】
このように、本実施の形態２によれば、互いに抵抗値の異なる２つの相変化材料を同心円状に重ねて記録材料を形成することによっても、多値記録を可能とすることができて、前述した実施の形態１と同様の効果を得ることができる。
【００７１】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【００７２】
例えば実施の形態１及び実施の形態２では、ワード線にｐ型不純物がドープされたポリシリコン層が接する構造のダイオードについて説明したが、ワード線にｎ型不純物がドープされたポリシリコン層が接する構造のダイオード、すなわち、極性が逆のダイオードを用いることができる。また、ダイオードの構造もｐｉｎ構造に限定されない。
【００７３】
また、実施の形態１では、記録材料が３つの相変化材料により構成されたメモリセルについて、実施の形態２では、記録材料が２つの相変化材料により構成されたメモリセルについて、それぞれ説明したが、互いに分離された２つ以上の相変化材料で構成すれば、多値化が可能であるため、記録材料を構成する相変化材料の数は２つ、または３つに限定されず、４つ以上であってもよい。
【００７４】
また、実施の形態１及び実施の形態２において、記録材料は抵抗変化型の材料であればよく、例えばニッケルオキサイドまたはチタンオキサイドでもよい。
【産業上の利用可能性】
【００７５】
本発明は、相変化材料を記録材料として用いる不揮発性メモリを有する不揮発性記憶装置に適用することができる。
【符号の説明】
【００７６】
２  ワード線（第１選択線）
３  ビット線（第２選択線）
４ｐ  ｐ型不純物がドープされたポリシリコン層（第２半導体層）
５ｐ  低濃度の不純物がドープされたポリシリコン層
６ｐ  ｎ型不純物がドープされたポリシリコン層（第３半導体層）
７  記録材料
７ａ，７ｂ，７ｃ，７ｄ，７ｅ  相変化材料
８ｐ  チャネルポリシリコン層（チャネル層）
９  ゲート絶縁膜
１０  孔（接続孔）
１１，１２，１３，１４，１５  絶縁膜（ゲート間絶縁膜）
２１ｐ，２２ｐ，２３ｐ，２４ｐ  ゲートポリシリコン層（第１半導体層）
ＢＬ０〜ＢＬ（ｎ−１）  ビット線
ＢＬＣ  ビット線コンタクト
ＢＭＣ  下層のメモリセル
ＢＳＬＣ０，ＢＳＬＣ１  ビット線選択回路
ＣＡ  チェインセルアレイ
ＣＲ０１〜ＣＲ０５，ＣＲ１１〜ＣＲ１５  読出し符号フラグ信号
ＣＲＭＵＸ０，ＣＲＭＵＸ１  読出し符号フラグ選択回路
ＣＲＲＥＧ  読出し符号レジスタ
ＣＲＳＥＬ１〜ＣＲＳＥＬ５  読出し符号フラグ選択信号
ＣＷ０１〜ＣＷ０５，ＣＷ１１〜ＣＷ１５  書込み符号フラグ信号
ＣＷＭＵＸ０，ＣＷＭＵＸ１  書込み符号フラグ選択回路
ＣＷＲＥＧ  書込み符号レジスタ
ＣＷＳＥＬ１〜ＣＷＳＥＬ５  書込み符号フラグ選択信号
Ｄ０〜Ｄ４  内部データ線
ＤＡＴＡ  外部入出力線に入力された書込み情報
ＤＣＲ０１〜ＤＣＲ０５，ＤＣＲ１１〜ＤＣＲ１５  読出し符号基準フラグ信号
ＤＣＷ０１〜ＤＣＷ０５，ＤＣＷ１１〜ＤＣＷ１５  書込み符号基準フラグ信号
ＤＥＣＯＤ  復号回路
ＤＩ０，ＤＩ１  入力情報線（書込みデータ線、入力データ線）
ＤＬ０，ＤＬ１  データ線
ＤＯ０，ＤＯ１  出力情報線（読出しデータ線）
ＤＲＥＧ  データレジスタ
ＥＮＣＯＤ  符号化回路
ＧＣ１，ＧＣ２，ＧＣ３，ＧＣ４  コンタクト
ＧＤ  ゲートドライバ
ＧＥＤ１，ＧＥＤ２，ＧＥＤ３，ＧＥＤ４，ＧＥＤｋ  ゲート電極
ＧＬ１，ＧＬ２，ＧＬ３，ＧＬ４  金属配線
ＧＬＣ１，ＧＬＣ２，ＧＬＣ３，ＧＬＣ４  コンタクト
ＧＬｋ  ゲート線
ＩＯ０〜ＩＯ４  外部入出力線
ＩＳＥＴ１，ＩＳＥＴ２，ＩＳＥＴ３，ＩＲＳＴ１，ＩＲＳＴ２，ＩＲＳＴ３  振幅
ＭＡＣＫＴ  チェインセルアレイ回路（メモリセルアレイ回路）
ＭＣ１，ＭＣ２，ＭＣ３，ＭＣ４，ＭＣｋ，ＭＣ００，ＭＣ１０  メモリセル
ＰＣＤ１，ＰＣＤ２，ＰＣＤ３，ＰＣＤ４，ＰＣＤ５  相変化素子
ＰＣＨＣ００，ＰＣＨＣ１０，ＰＣＨＣ２０，ＰＣＨＣ３０  チェインセル
ＰＣＨＣ０１，ＰＣＨＣ１１，ＰＣＨＣ２１，ＰＣＨＣ３１  チェインセル
ＰＤ  ポリシリコンダイオード
ＲＣ０，ＲＣ１  読出し回路
ＲＥ  読出し起動信号
ＲＥＦ  参照信号
ＳＴＲ  選択トランジスタ
ＴＲ，ＴＳ  パルス幅
ＵＭＣ  上層のメモリセル
ＷＣ０，ＷＣ１  書込み回路
ＷＤ  ワードドライバ
ＷＥ  書込み起動信号
ＷＬ０〜ＷＬ（ｍ−１）  ワード線
ＷＬＣ  ワード線コンタクト
【図１】
0005503416.tif 000002
【図２】
0005503416.tif 000003
【図３】
0005503416.tif 000004
【図４】
0005503416.tif 000005
【図５】
0005503416.tif 000006
【図６】
0005503416.tif 000007
【図７】
0005503416.tif 000008
【図８】
0005503416.tif 000009
【図９】
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【図１０】
0005503416.tif 000011
【図１１】
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【図１２】
0005503416.tif 000013
【図１３】
0005503416.tif 000014
【図１４】
0005503416.tif 000015
【図１５】
0005503416.tif 000016
【図１６】
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