(57)【特許請求の範囲】
【請求項１】
第１の方向に延在する第１の配線と、
前記第１の方向と交差する第２の方向に延在する第２の配線と、
第１及び第２の端部の少なくとも一方に設けられる導電層と前記第１及び第２の端部間に設けられるシリコン部とを有する非オーミック素子と、前記導電層を介して前記非オーミック素子に接続され、抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子とを含み、前記第１の配線と前記第２の配線との間に設けられるセルユニットと、
を具備し、
前記非オーミック素子は、前記シリコン部内に設けられるＰ型シリコン層及びＮ型シリコン層と、前記Ｐ型シリコン層と前記Ｎ型シリコン層との間に設けられる真性シリコン層と、前記真性シリコン層内に設けられる第１のシリコンゲルマニウム領域と、
を有し、
前記第１のシリコンゲルマニウム領域は、前記Ｎ型シリコン層及び前記Ｐ型シリコン層に接触しない、
ことを特徴とする抵抗変化メモリ。
【請求項２】
前記非オーミック素子は、前記Ｐ型シリコン層内に設けられ、前記第１のシリコンゲルマニウム領域と異なる第２のシリコンゲルマニウム領域を有する、ことを特徴とする請求項１に記載の抵抗変化メモリ。
【請求項３】
前記導電層は、
Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｉｒ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｌ、Ｒｈ、ＲｕＮ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＳｒＲｕＯｘ、ＬａＮｉＯｘ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、ＳｉＴｉＯｘ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＰｔＳｉｘ、ＩｒＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘのグループから選択される少なくとも１種類を含む（但し、０＜ｘ≦２）、
ことを特徴とする請求項１又は２に記載の抵抗変化メモリ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、抵抗変化メモリに関する。
【背景技術】
【０００２】
近年、次世代不揮発性半導体メモリとして、可変抵抗素子をメモリ素子とするＲｅＲＡＭ(Resistive RAM)や、相変化素子をメモリ素子とするＰＣＲＡＭ(Phase change RAM)などの抵抗変化メモリが注目を集めている。
【０００３】
これらの抵抗変化メモリの特徴は、メモリセルアレイがクロスポイント型であるため、三次元集積化により大きなメモリ容量を実現でき、それとともに、ＤＲＡＭ並みの高速動作が可能であるという点にある。
【０００４】
抵抗変化メモリにおいて、クロスポイント型メモリセルアレイは、複数のセルユニットから構成されている。セルユニットは、メモリ素子と非オーミック素子とから構成されている（例えば、特許文献１参照）。
【０００５】
抵抗変化メモリにおいて、メモリ容量の増大のため、セルユニットの微細化が推し進められている。
【０００６】
セルユニットの微細化が進むにつれて、これまでのデバイスサイズでは生じていなかった問題が、提起されている。  
その問題の１つは、非オーミック素子を構成するための材料に関する。
【０００７】
非オーミック素子には、例えば、ＰＮダイオードのように、シリコンからなるデバイスが用いられる場合がある。
【０００８】
素子を形成するためのシリコンに、ポリシリコンが用いられた場合、堆積されたポリシリコンの表面にモフォロジー（表面粗さ）の荒れが生じる。このモフォロジーの荒れは、ポリシリコンと他の部材との接合（界面）の状態を悪化させ、素子の微細化に伴って、シリコンを用いた素子の特性の劣化の原因となる。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開２００９−１２３７２５号公報
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明は、抵抗変化メモリに用いられる素子の特性劣化を抑制する技術を提案する。
【課題を解決するための手段】
【００１１】
実施形態に関わる抵抗変化メモリは、第１の方向に延在する第１の配線と、前記第１の方向と交差する第２の方向に延在する第２の配線と、第１及び第２の端部の少なくとも一方に設けられる導電層と前記第１及び第２の端部間に設けられるシリコン部とを有する非オーミック素子と、前記導電層を介して前記非オーミック素子に接続され、抵抗状態の可逆的な変化に応じてデータを記憶するメモリ素子とを含み、前記第１の配線と前記第２の配線との間に設けられるセルユニットと、を具備し、前記非オーミック素子は、前記シリコン部内に設けられるＰ型シリコン層及びＮ型シリコン層と、前記Ｐ型シリコン層と前記Ｎ型シリコン層との間に設けられる真性シリコン層と、前記真性シリコン層内に設けられる第１のシリコンゲルマニウム領域と、を有し、前記第１のシリコンゲルマニウム領域は、前記Ｎ型シリコン層及び前記Ｐ型シリコン層に接触しない。
【発明の効果】
【００１２】
本発明によれば、抵抗変化メモリに用いられる素子の特性劣化を抑制できる。
【図面の簡単な説明】
【００１３】
【図１】抵抗変化メモリを示す図。
【図２】抵抗変化メモリのメモリセルアレイの構成例を示す図。
【図３】図２のメモリセルアレイのセルユニットの構成例を示す図。
【図４】メモリ素子と整流素子との接続関係を示す図。
【図５Ａ】第１及び第２制御回路のレイアウトを示す図。
【図５Ｂ】第１及び第２制御回路のレイアウトを示す図。
【図６】第１及び第２制御回路のレイアウトを示す図。
【図７】セルユニットの構造例を示す図。
【図８】非オーミック素子の構成例を示す図。
【図９Ａ】本実施形態の抵抗変化メモリの非オーミック素子の構造例を示す図。
【図９Ｂ】本実施形態の抵抗変化メモリの非オーミック素子の構造例を示す図。
【図９Ｃ】本実施形態の抵抗変化メモリの非オーミック素子の構造例を示す図。
【図１０】本実施形態の抵抗変化メモリの動作例を説明するための図。
【図１１】本実施形態の抵抗変化メモリの非オーミック素子の電気的特性を示す図。
【図１２Ａ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１２Ｂ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１２Ｃ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１２Ｄ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１２Ｅ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１２Ｆ】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１３】本実施形態の抵抗変化メモリの製造方法の一工程を示す図。
【図１４】本実施形態の抵抗変化メモリの非オーミック素子の具体例を説明する図。
【図１５】本実施形態の抵抗変化メモリの非オーミック素子の具体例を示す図。
【図１６】本実施形態の抵抗変化メモリの非オーミック素子の変形例を示す図。
【発明を実施するための形態】
【００１４】
以下、図面を参照しながら、本発明の例を実施するための形態について詳細に説明する。以下の説明において、同一の機能及び構成を有する要素については、同一符号を付し、重複する説明は必要に応じて行う。
【００１５】
本発明は、可変抵抗素子又は相変化素子をメモリ素子とする抵抗変化メモリを対象とする。
【００１６】
［実施形態］
（１）  実施例  
図１乃至図８を用いて、本発明の実施形態に係る抵抗変化メモリについて、説明する。
【００１７】
図１は、抵抗変化メモリの主要部を示している。
【００１８】
抵抗変化メモリ（例えば、チップ）１は、クロスポイント型メモリセルアレイ２を有する。
【００１９】
メモリセルアレイ２の第１方向の一端に、第１の制御回路３が配置され、第１方向に交差する第２方向の一端に、第２の制御回路４が配置される。
【００２０】
第１制御回路３は、例えば、ロウアドレス信号に基づいて、メモリセルアレイ２のロウを選択する。また、第２制御回路４は、例えば、カラムアドレス信号に基づいてメモリセルアレイ２のカラムを選択する。
【００２１】
第１及び第２制御回路３，４は、メモリセルアレイ２内のメモリ素子に対するデータの書き込み、消去及び読み出しを制御する。
【００２２】
ここで、本実施形態の抵抗変化メモリ１において、例えば、書き込みをセット、消去をリセットとよぶ。セット状態の抵抗値は、リセット状態の抵抗値と異なっていればよく、リセット状態の抵抗値より高いか又は低いかは重要ではない。
【００２３】
また、セット動作において、メモリ素子が取り得る複数の抵抗値のレベルうち、１つのレベルを選択的に書き込めるようにすることによって、１つのメモリ素子が多値データ(multi-level data)を記憶する多値抵抗変化メモリを実現することもできる。
【００２４】
コントローラ５は、制御信号及びデータを抵抗変化メモリ１に供給する。制御信号は、コマンド・インターフェイス回路６に入力され、データは、データ入出力バッファ７に入力される。コントローラ５はチップ１内に配置されていてもよいし、チップ１とは別のチップ（ホスト装置）内に配置されていてもよい。
【００２５】
コマンド・インターフェイス回路６は、制御信号に基づいて、コントローラ５からのデータがコマンドデータであるか否かを判断する。そのデータがコマンドデータである場合、そのデータをデータ入出力バッファ７からステートマシーン８に転送する。
【００２６】
ステートマシーン８は、コマンドデータに基づいて、抵抗変化メモリ１の動作を管理する。例えば、ステートマシーン８は、コントローラ５からのコマンドデータに基づいて、セット／リセット動作及び読み出し動作を管理する。コントローラ５は、ステートマシーン８が管理するステータス情報を受け取り、抵抗変化メモリ１での動作結果を判断することも可能である。
【００２７】
セット／リセット動作及び読み出し動作において、コントローラ５は、アドレス信号を抵抗変化メモリ１に供給する。アドレス信号は、アドレスバッファ９を経由して、第１及び第２制御回路３，４に入力される。
【００２８】
電位供給回路１０は、ステートマシーン８からの命令に基づき、例えば、セット／リセット動作及び読み出し動作に必要な電圧パルス又は電流パルスを所定のタイミングで出力する。電位供給回路１０は、パルスジェネレータを含み、コマンドデータ及び制御信号が示す動作に応じて、出力する電圧パルス／電流パルスの電圧値／電流値及びパルス幅を制御する。
【００２９】
図２は、メモリセルアレイの構造を示す鳥瞰図である。図２に示されるメモリセルアレイは、クロスポイント型の構造を有している。
【００３０】
クロスポイント型メモリセルアレイ２は、基板１１上に配置される。基板１１は、半導体基板（例えば、シリコン基板）、又は、半導体基板上の層間絶縁膜である。なお、基板１１が、層間絶縁膜である場合、クロスポイント型メモリセルアレイ２下方の半導体基板表面に、電界効果トランジスタ等を用いた回路が、メモリの周辺回路として形成されていてもよい。
【００３１】
クロスポイント型メモリセルアレイ２は、例えば、複数のメモリセルアレイ（メモリセルレイヤーともよばれる）のスタック構造から構成される。
【００３２】
図２は、一例として、クロスポイント型メモリセルアレイ２が、第３方向（基板１１の主平面に対して垂直な方向）にスタックされた４つのメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４から構成される場合を示している。スタックされるメモリセルアレイの数は、２つ以上であればよい。尚、クロスポイント型メモリセルアレイ２は、１つのメモリセルアレイから構成されてもよい。また、スタックされた２つのメモリセルアレイ間に絶縁膜が設けられ、その絶縁膜によって、２つのメモリセルアレイが、電気的に分離されていてもよい。
【００３３】
図２のように、複数のメモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４がスタックされている場合、アドレス信号は、例えば、メモリセルアレイ選択信号、ロウアドレス信号及びカラムアドレス信号を含んでいる。第１及び第２制御回路３，４は、例えば、メモリセルアレイ選択信号に基づいて、スタックされた複数のメモリセルアレイのうちの１つを選択する。第１及び第２の制御回路３，４は、スタックされた複数のメモリセルアレイのうちの１つに対してデータの書き込み／消去／読み出しを行うこともできるし、スタックされた複数のメモリセルアレイのうちの２つ以上又は全てに対して同時にデータの書き込み／消去／読み出しを行うこともできる。
【００３４】
メモリセルアレイＭ１は、第１及び第２方向にアレイ状に配置された複数のセルユニットＣＵ１から構成される。これと同様に、メモリセルアレイＭ２は、アレイ状に配置された複数のセルユニットＣＵ２から構成され、メモリセルアレイＭ３は、アレイ状に配置された複数のセルユニットＣＵ３から構成され、メモリセルアレイＭ４は、アレイ状に配置された複数のセルユニットＣＵ４から構成される。
【００３５】
セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４は、それぞれ、直列接続されるメモリ素子と非オーミック素子とから構成される。
【００３６】
また、基板１１上には、基板１１側から順に、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）、配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）が配置される。
【００３７】
基板１１側から奇数番目の配線、即ち、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）は、第２方向に延びる。
【００３８】
半導体基板１１側から偶数番目の配線、即ち、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）は、第２方向に交差する第１方向に延びる。これらの配線は、ワード線又はビット線として用いられる。
【００３９】
最も下の第１番目のメモリセルアレイＭ１は、第１番目の配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と第２番目の配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）との間に配置される。メモリセルアレイＭ１に対するセット／リセット動作及び読み出し動作において、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）及び配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００４０】
メモリセルアレイＭ２は、第２番目の配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と第３番目の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に配置される。メモリセルアレイＭ２に対するセット／リセット動作及び読み出し動作において、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）及び配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００４１】
メモリセルアレイＭ３は、第３番目の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と第４番目の配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）との間に配置される。メモリセルアレイＭ３に対するセット／リセット動作及び読み出し動作において、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）及び配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００４２】
メモリセルアレイＭ４は、第４番目の配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と第５番目の配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）との間に配置される。メモリセルアレイＭ４に対するセット／リセット動作及び読み出し動作において、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）及び配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）の一方がワード線として用いられ、他方がビット線として用いられる。
【００４３】
ここで、配線Ｌ１（ｊ−１），Ｌ１（ｊ），Ｌ１（ｊ＋１）と配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）とが交差する箇所、配線Ｌ２（ｉ−１），Ｌ２（ｉ），Ｌ２（ｉ＋１）と配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）とが交差する箇所、配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）と配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）とが交差する箇所、配線Ｌ４（ｉ−１），Ｌ４（ｉ），Ｌ４（ｉ＋１）と配線Ｌ５（ｊ−１），Ｌ５（ｊ），Ｌ５（ｊ＋１）とが交差する箇所に、セルユニットＣＵ１，ＣＵ２，ＣＵ３，ＣＵ４がそれぞれ配置される。つまり、クロスポイント型メモリセルアレイ２は、第３方向に連続して積層される複数の配線の交差する箇所に、セルユニットが配置されている。
【００４４】
尚、スタックされる２つのメモリセルアレイが、絶縁膜によって各層毎に分離される場合、配線はスタックされる２つのメモリセルアレイで共有されず、各層のメモリセルアレイ毎に、ワード線及びビット線としての配線が、設けられる。
【００４５】
図３は、クロスポイント型メモリセルアレイにおける、配線及びセルユニットの構造の一例を、示している。  
ここでは、図２における２つのメモリセルアレイＭ１、Ｍ２内のセルユニットＣＵ１，ＣＵ２を示している。この場合、図２における２つのメモリセルアレイＭ３，Ｍ４内のセルユニットの構成は、図２における２つのメモリセルアレイＭ１、Ｍ２内のセルユニットの構成と同じになる。
【００４６】
セルユニットＣＵ１，ＣＵ２は、それぞれ、直列に接続されるメモリ素子と非オーミック素子とから構成される。非オーミック素子には、例えば、整流素子が用いられる。
【００４７】
メモリ素子と非オーミック素子としての整流素子の接続関係については、様々なパターンが存在する。但し、１つのメモリセルアレイ内の全てのセルユニットについては、メモリ素子と整流素子の接続関係が同じであることが必要である。
【００４８】
図４は、メモリ素子と整流素子の接続関係を示している。
【００４９】
１つのセルユニットにおいて、メモリ素子と整流素子の接続関係は、メモリ素子と整流素子の位置関係が２通り、整流素子の向きが２通りで、合計４通り存在する。したがって、２つのメモリセルアレイ内のセルユニットに関して、メモリ素子と整流素子の接続関係のパターンは、１６通り（４通り×４通り）存在する。
【００５０】
図４のａ〜ｐは、この１６通りの接続関係を表している。
【００５１】
本発明の実施形態において、これら１６通りの接続関係の全てに対して適用可能であるが、以下の説明では、主として、図４のａの接続関係を例にする。
【００５２】
図５Ａ及び図５Ｂは、第１及び第２制御回路のレイアウトの第１例を示している。
【００５３】
図２で示した、メモリセルアレイＭ１，Ｍ２，Ｍ３，Ｍ４のいずれか１層に相当するメモリセルアレイＭｓは、図５Ａに示すように、アレイ状に配置される複数のセルユニットＣＵｓから構成される。セルユニットＣＵｓの一端は、配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）に接続され、セルユニットＣＵｓの他端は、配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続される。
【００５４】
メモリセルアレイＭｓ＋１は、図５Ｂに示すように、アレイ状に配置される複数のセルユニットＣＵｓ＋１から構成される。セルユニットＣＵｓ＋１の一端は、配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）に接続され、その他端は、配線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）に接続される。
【００５５】
但し、ｓは、１，３，５，７，…とする。
【００５６】
配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の一端には、スイッチ素子ＳＷ１を介して第１制御回路３が接続される。スイッチ素子ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型電界効果トランジスタ(FET : Field Effect Transistor)から構成される。
【００５７】
配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の一端には、スイッチ素子ＳＷ２を介して第２制御回路４が接続される。スイッチ素子ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、Ｎチャネル型ＦＥＴから構成される。
【００５８】
配線Ｌｓ＋２（ｊ−１），Ｌｓ＋２（ｊ），Ｌｓ＋２（ｊ＋１）の第２方向の一端には、スイッチ素子ＳＷ２’を介して第２制御回路４が接続される。スイッチ素子ＳＷ２’は、例えば、制御信号φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２’は、例えば、Ｎチャネル型ＦＥＴから構成される。
【００５９】
図６は、第１及び第２制御回路のレイアウトの第２例を示している。尚、図６において、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の内部構成は、図５Ａ又は図５Ｂに示されるメモリセルアレイと実質的に同じであるため、図６において、メモリセルアレイの内部構成の図示は省略する。
【００６０】
第２例のレイアウトが第１例のレイアウトと異なる点は、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第１方向の両端に、それぞれ第１制御回路３が配置され、かつ、メモリセルアレイＭｓ，Ｍｓ＋１，Ｍｓ＋２，Ｍｓ＋３の第２方向の両端に、それぞれ第２制御回路４が配置されることにある。
【００６１】
但し、ｓは、１，５，９，１３，…とする。
【００６２】
配線Ｌｓ＋１（ｉ−１），Ｌｓ＋１（ｉ），Ｌｓ＋１（ｉ＋１）の第１方向の両端には、それぞれスイッチ素子ＳＷ１を介して第１制御回路３が接続される。スイッチ素子ＳＷ１は、例えば、制御信号φｓ＋１（ｉ−１），φｓ＋１（ｉ），φｓ＋１（ｉ＋１），φｓ＋３（ｉ−１），φｓ＋３（ｉ），φｓ＋３（ｉ＋１）により制御される。スイッチ素子ＳＷ１は、例えば、Ｎチャネル型ＦＥＴから構成される。
【００６３】
配線Ｌｓ（ｊ−１），Ｌｓ（ｊ），Ｌｓ（ｊ＋１）の第２方向の両端には、それぞれスイッチ素子ＳＷ２を介して第２制御回路４が接続される。スイッチ素子ＳＷ２は、例えば、制御信号φｓ（ｊ−１），φｓ（ｊ），φｓ（ｊ＋１），φｓ＋２（ｊ−１），φｓ＋２（ｊ），φｓ＋２（ｊ＋１）により制御される。スイッチ素子ＳＷ２は、例えば、Ｎチャネル型ＦＥＴから構成される。
【００６４】
図７は、本実施形態の抵抗変化メモリに用いられるセルユニットの構成を説明するための鳥瞰図である。
【００６５】
図７に示されるように、１つのセルユニットＣＵは、互いに交差する２つの配線（ワード線−ビット線）Ｌ２（ｉ），Ｌ３（ｊ）の交差する部分に、配置される。１つのセルユニットＣＵは、２つの配線Ｌ２（ｉ），Ｌ３（ｊ）に挟まれている。
【００６６】
クロスポイント型メモリセルアレイ２では、選択されたメモリ素子のみに電流を流すために、２つの配線間に、メモリ素子２０と非オーミック素子３０とが直列に接続される。
【００６７】
図７のセルユニットＣＵにおいて、メモリ素子２０は、非オーミック素子３０上にスタックされ、メモリ素子２０と非オーミック素子３０とから構成される積層体が、１つのセルユニットＣＵとして、２つの配線Ｌ２（ｉ），Ｌ３（ｊ）に挟まれている。
【００６８】
但し、図７に示されるセルユニットＣＵの構造は一例であって、図４に示されるセルユニット内の接続関係に応じて、非オーミック素子３０が、メモリ素子２０上に積層されてもよい。
【００６９】
メモリ素子２０は、可変抵抗素子又は相変化素子である。ここで、可変抵抗素子とは、電圧、電流、熱などのエネルギーにより抵抗値が変化する材料からなる素子のことである。また、相変化素子とは、結晶相の相変化により抵抗値やキャパシタンスなどの物性（インピーダンス）が、変化する材料からなる素子のことである。
【００７０】
相変化（相転移）とは以下のものを含む。
【００７１】
・  金属-半導体転移、金属-絶縁体転移、金属-金属転移、絶縁体-絶縁体転移、絶縁体-半導体転移、絶縁体-金属転移、半導体-半導体転移、半導体-金属転移、半導体-絶縁体転移  
・  量子状態の相変化（金属-超伝導体転移など）  
・  常磁性体-強磁性体転移、反強磁性体-強磁性体転移、強磁性体-強磁性体転移、フェリ磁性体-強磁性体転移、これらの転移の組み合わせからなる転移  
・  常誘電体-強誘電体転移、常誘電体-焦電体転移、常誘電体-圧電体転移、強誘電体-強誘電体転移、反強誘電体-強誘電体転移、これらの転移の組み合わせからなる転移  
・  以上の転移の組み合わせからなる転移  
例えば、金属、絶縁体、半導体、強誘電体、常誘電体、焦電体、圧電体、強磁性体、フェリ磁性体、螺旋磁性体、常磁性体又は反強磁性体から、強誘電強磁性体への転移、及び、その逆の転移
この定義によれば、可変抵抗素子は、相変化素子を含むことになる。本実施形態において、可変抵抗素子は、主として、金属酸化物（例えば、２元系又は３元系金属酸化物など）、金属化合物、カルコゲナイド材（例えば、Ｇｅ−Ｓｂ−Ｔｅ、Ｉｎ−Ｓｂ−Ｔｅなど）、有機物薄膜、カーボン、カーボンナノチューブなどから構成される素子を意味するものとする。
【００７２】
尚、ＭＲＡＭ（Magnetoresistive RAM）に用いられる磁気抵抗効果素子も、その素子を構成する２つの磁性層の磁化の相対的な向きが変化することによって、素子の抵抗値が変化する。本実施形態において、例えば、ＭＴＪ（Magnetic Tunnel Junction）素子のような、磁気抵抗効果素子も可変抵抗素子に含まれる。
【００７３】
メモリ素子２０の抵抗値を変化させる方法として、バイポーラ動作とよばれる動作と、ユニポーラ動作とよばれる動作とが存在する。
【００７４】
バイポーラ動作は、メモリ素子２０に印加される電圧（電流）の極性を変えることにより、メモリ素子２０の抵抗値を少なくとも第１値（第１レベル）と第２値（第２レベル）との間で可逆変化させる。
【００７５】
ユニポーラ動作は、メモリ素子に印加される電圧の極性を変えずに、電圧の大きさや印加時間（パルス幅）又はその両方を制御することにより、メモリ素子の抵抗値を少なくとも第１値と第２値との間で可逆変化させる。  
バイポーラ動作は、例えば、スピン注入型ＭＲＡＭなどのように、書き込み時に、メモリ素子に対して双方向に電流が流れることが必要なメモリに採用される。
【００７６】
メモリ素子２０は、第３方向（積層方向）の一端及び他端に、電極層２５，２６を有する。メモリ素子２０の底部には、電極層２５が設けられ、メモリ素子２０の上部には、電極層２６が設けられる。電極層２５，２６は、例えば、メモリ素子の電極として用いられる。電極層２５，２６は、例えば、金属、合金、金属化合物、導電性の半導体、又は、これらから選択されたいずれか２つ以上の材料の積層構造から構成される。
【００７７】
本実施形態のメモリ素子２０において、２つの電極層２５，２６に挟まれた部分を、抵抗変化膜２１とよぶ。抵抗変化膜２１は、電圧、電流、熱などのエネルギーにより抵抗値又は結晶相が変化する材料から形成される膜である。
【００７８】
抵抗変化膜２１は、与えられたエネルギーによって、その膜自体が抵抗値又は結晶層が変化する性質を有する材料からなる。又は、抵抗変化膜２１は、与えられたエネルギーによって、抵抗変化膜２１と電極層２５，２６との界面特性の変化が引き起こされることによって、抵抗値（又は結晶相）が変化する性質を有する材料からなる場合もある。この場合、メモリ素子２０の抵抗値が変化する性質は、抵抗変化膜２１に用いられる材料と電極層２５，２６に用いられる材料との組み合わせによって決まる。
【００７９】
電極層２５，２６は、メモリ素子２０の下方に位置する非オーミック素子３０や配線Ｌ３（ｊ）に起因する不純物がメモリ素子２０に拡散するのを防止する拡散防止層として、用いられてもよい。また、導電層２５，２６は、メモリ素子２０が下方の非オーミック素子３０や配線Ｌ３（ｊ）から剥離するのを防止する接着層として、用いられてもよい。
【００８０】
図７において、非オーミック素子３０は、その入出力特性（例えば、電流−電圧特性）に線形性（オーミック性）を有さない、つまり、非オーミック特性を有する素子である。
【００８１】
非オーミック素子３０は、第３方向（積層方向）の一端及び他端に、導電層３５，３６を有する。非オーミック素子３０の底部には、導電層３５が設けられ、非オーミック素子３０の上部には、導電層３６が設けられている。導電層３５，３６は、例えば、非オーミック素子３０の電極として用いられる。導電層３５，３６は、例えば、金属、合金、シリサイド、導電性の半導体、又は、これらから選択された２つ以上の材料の積層構造から構成される。
【００８２】
セルユニットＣＵを構成するメモリ素子２０と非オーミック素子３０とにおいて、それらの素子２０，３０の一端及び他端に、電極としての導電層がそれぞれ設けられている。そのため、メモリ素子２０（抵抗変化膜２１）と非オーミック素子３０との間に、導電層２５，３６（例えば、素子の電極）が介在した構造になっている。
【００８３】
メモリ素子２０の抵抗変化膜２１（例えば、化合物）が、非オーミック素子３０の構成部材（例えば、半導体層）と直接接触すると、メモリ素子２０と非オーミック素子３０とがオーミック接続されない、すなわち、メモリ素子２０と非オーミック素子３０とが非オーミック接続される場合がある。または、非オーミック素子３０の構成部材が抵抗変化膜２１に直接接触する場合、例えば、それらの構成部材によって形成されるＭＯＳ（Metal-Oxide-Semiconductor）構造やＭＩＳ（Metal-insulator-semiconductor）構造自体、及び、これらのＭＯＳ構造及びＭＩＳ構造における半導体−絶縁体接合に起因して、メモリ素子２０と非オーミック素子３０との間に非オーミック接続が生じる可能性がある。
【００８４】
これらの場合、抵抗変化メモリの動作時、非オーミック素子３０が出力する電流が、メモリ素子２０と非オーミック素子３０との間の非オーミック接続の影響を受けて、所定のパルス幅又は電流値を有する電流が、メモリ素子に供給されなくなる可能性がある。
【００８５】
本実施形態のように、メモリ素子２０と非オーミック素子３０との間に、導電層３５，３６又は電極層２５を設け、導電層３５，３６又は電極層２５の材料を調整することにより、非オーミック素子３０とメモリ素子２０（抵抗変化膜２１）との間にオーミック接続を形成できる。また、非オーミック素子３０と導電層３５，３６との間、導電層３５，３６が介在する非オーミック素子３０と電極層２５との間においても、オーミック接続が形成される。
【００８６】
これによって、直列接続されたメモリ素子２０と非オーミック素子３０との接続関係においてオーミック性が確保され、所定の電流をメモリ素子に供給できる。その結果として、供給電流の増加によるメモリの動作特性、及び、抵抗変化メモリの信頼性を向上できる。
【００８７】
尚、メモリ素子２０と非オーミック素子３０との間の導電層（電極層）２５，３６は、素子毎にそれぞれ設けられる２つの層２５，３６に限定されず、２つの素子２０，３０で共有される１つの層であってもよい。
【００８８】
非オーミック素子３０は、セルユニットの構成或いは抵抗変化メモリに要求される動作特性に応じて、図８に示される複数の層からなる積層構造のうち、いずれか１つの構造を有する。
【００８９】
図８の（ａ）に示される構造例において、非オーミック素子３０は、２つの導電層（電極）３５，３６に挟まれた２つの層（膜）３１，３２から構成される。第１の層３１及び第２の層３２は、その出力特性が非オーミック性を示すために必要な接合を形成している。
【００９０】
このような２層構造を有する非オーミック素子としては、例えば、ＰＮダイオードやショットキーダイオードが挙げられる。
【００９１】
ＰＮダイオードとは、Ｐ型半導体層（アノード層）とＮ型半導体層（カソード層）とがＰＮ接合を形成するダイオードのことである。この場合、２つの層３１，３２のうち一方の層が、Ｐ型半導体層であり、他方の層が、Ｎ型半導体層である。
【００９２】
ショットキーダイオードとは、半導体層と金属層とがショットキー接合を形成するダイオードのことである。この場合、２つの層３１，３２のうち、一方の層が半導体層であり、他方の層が金属層である。
【００９３】
図８の（ｂ）に示される構造例において、非オーミック素子３０は、３つの層（膜）３１，３２，３３から構成される。第１の層３１と第３の層３３との間に、第２の層３２が挟まれている。これらの３つ層３１，３２，３３は、その出力特性が非オーミック特性を示すために必要な接合を形成している。
【００９４】
このような３層構造を有する非オーミック素子３０として、例えば。ＰＩＮダイオード、ＭＩＳ（Metal-Insulator-Semiconductor）ダイオードが挙げられる。  
また、ダイオード以外の３層構造を有する非オーミック素子の構造例として、ＳＩＳ（Semiconductor-Insulator-Semiconductor）構造及びＭＩＭ（Metal-Insulator-Metal）構造が、挙げられる。
【００９５】
ＰＩＮダイオードとは、Ｐ型半導体層（アノード層）とＮ型半導体層（カソード層）との間に真性半導体層(Intrinsic semiconductor layer)を有するダイオードのことである。この場合、２つの層３１，３３に挟まれた層３２が真性半導体層であり、２つの層３１，３３のうち、一方の層がＰ型半導体層であり、残りの他方の層がＮ型半導体層である。なお、真性半導体層は、Ｎ型、又は、Ｐ型の不純物を全く含んでいない場合だけでなく、Ｎ型及びＰ型半導体層の不純物濃度よりも低い不純物濃度を有している場合も含む。
【００９６】
ＭＩＳダイオードとは、金属層と半導体層との間に絶縁層を有するダイオードのことである。この場合、２つの層３１，３３に挟まれた層３２が絶縁層であり、２つの層３１，３３のうち、一方の層が半導体層であり、残りの他方の層が金属層である。
【００９７】
また、ＭＩＭ構造又はＳＩＳ構造において、２つの層３１，３３の両方が金属層又は半導体層であり、２つの層３１，３３に挟まれた層３２が絶縁層である。
【００９８】
これらの３層構造の非オーミック素子の他の例として、同じ伝導型の２つの半導体層３１，３３間に異なる伝導型の半導体層３２が挟まれたバイポーラトランジスタ型構造が挙げられる。
【００９９】
図８の（ｃ）に示される構造例において、非オーミック素子３０は４つの層３１，３２，３３，３４から構成される。これらの４つ層３１，３２，３３，３４は、その出力特性が非オーミック特性を示すために必要な接合を形成している。
【０１００】
図８の（ｃ）のような、４層構造を有する非オーミック素子３０として、ＳＭＩＳ（Semiconductor-Metal-Insulator-Semiconductor）ダイオードが挙げられる。ＳＭＩＳダイオードは、ＭＩＳダイオードに半導体層を追加した構造であって、２つの半導体層３１，３４間に、金属層と絶縁層とが挟まれている。２つの半導体層３１，３４に挟まれた２つの層３２，３３のうち、一方の層が金属層であり、他方の層が絶縁層である。
【０１０１】
４層構造の非オーミック素子の他の例として、サイリスタ型構造が挙げられる。サイリスタ型構造は、Ｐ型及びＮ型の伝導型の半導体層が、交互に積層された構造を有する。
【０１０２】
ユニポーラ動作によって駆動する抵抗変化メモリは、非オーミック素子の順バイアス特性が、非オーミック素子の逆バイアス特性と大きく異なることが好ましい。そのため、ユニポーラ型の抵抗変化メモリにおいて、主に、ダイオードのような整流素子が非オーミック素子３０として用いられる。
【０１０３】
バイポーラ動作によって駆動する抵抗変化メモリでは、非オーミック素子の順バイアス特性と逆バイアス特性とが、Ｉ−Ｖ特性の電流軸を対称軸として、線対称に近似した特性を示すことが好ましい。そのため、バイポーラ型の抵抗変化メモリにおいて、ＭＩＭ構造やＳＩＳ構造、又は、バイポーラトランジスタ型構造が、非オーミック素子３０として用いられる。
【０１０４】
尚、上述のバイポーラトランジスタ型構造及びサイリスタ型構造とは、Ｐ型及びＮ型の半導体層の積層順序を示すのみで、各半導体層の膜厚や不純物濃度及び素子の動作について、限定するものではない。
【０１０５】
本実施形態において、主に、ユニポーラ動作を用いた抵抗変化メモリについて説明する。但し、本発明の実施形態の抵抗変化メモリは、バイポーラ動作を用いたメモリでもよいのはもちろんである。
【０１０６】
クロスポイント型メモリセルアレイを有する抵抗変化メモリ（以下、クロスポイント型抵抗変化メモリとよぶ）をユニポーラ動作によって駆動させる場合、セット／リセット動作及び読み出し動作を正確に行うために、非オーミック素子としての整流素子３０には、順バイアスが印加されたときの電流（フォワード電流）が大きく、かつ、逆バイアスが印加されたときの電流（リバース電流）が小さく、絶縁耐圧が大きい、という特性が要求される。
【０１０７】
本発明の実施形態に係る抵抗変化メモリにおいて、セルユニットを構成する非オーミック素子３０は、シリコンゲルマニウム領域（以下、ＳｉＧｅ領域とよぶ）３９を有している。
【０１０８】
ＳｉＧｅ領域３９は、非オーミック素子３０内において、２つの導電層３５，３６間に設けられている。ＳｉＧｅ領域３９において、Ｓｉに対するＧｅの組成比は、０atomic％より大きく、３０atomic％以下である。
【０１０９】
また、非オーミック素子３０は、その素子を構成する半導体の部分（半導体層）として、例えば、シリコンを主成分とする部分（シリコン部とよぶ）３７を有している。図８を用いて説明した素子構造に応じて、２つの導電層３５，３６間の全体が、シリコン部（半導体部）である場合もあるし、２つの導電層３５，３６間の一部分が、シリコン部である場合もある。
【０１１０】
シリコン部３７は、１つのシリコン層又は２つ以上のシリコン層から構成される。
【０１１１】
シリコン部３７は、Ｎ型の伝導性をシリコンに付与するためのドナー不純物（リン又はヒ素）を含んでいてもよいし、Ｐ型の伝導性をシリコンに付与するためのアクセプタ不純物（ボロン）を含んでいてもよい。但し、シリコン部３７は、ドナー／アクセプタ不純物のいずれも含まない、つまり、真性シリコンでもよい。
【０１１２】
このシリコン部３７は、例えば、ポリシリコン層又は単結晶シリコン層である。これらの結晶化したシリコン層は、アモルファスシリコンを加熱処理によって結晶化させて形成される。
【０１１３】
ＳｉＧｅ領域３９は、シリコン部３７内に設けられる。非オーミック素子３０において、シリコン部３７内の一部分が、ＳｉＧｅ領域３９であってもよいし、シリコン部３７の全体が、ＳｉＧｅ領域３９であってもよい。尚、ＳｉＧｅ領域３９内に、例えば、原子層レベルの薄いゲルマニウム層（以下、Ｇｅ層とよぶ）が設けられてもよい。
【０１１４】
一般に、ＰＩＮダイオードのように、シリコンから構成される非オーミック素子において、その素子が含むシリコン部３７にポリシリコンが用いられる場合、ポリシリコンをある層上に直接堆積すると、そのポリシリコンの表面モフォロジー（表面粗さ）が、荒くなる。
【０１１５】
非オーミック素子３０のサイズ（寸法）が微細になると、このモフォロジー荒れの影響がより顕著になり、ポリシリコン層と他の部材（例えば、シリサイド層）との接合の急峻性が損なわれる。このため、例えば、ダイオードの順／逆バイアス特性など、非オーミック素子３０の特性が劣化する。
【０１１６】
これに対して、ある層上に、アモルファスシリコンを堆積し、そのアモルファスシリコンを加熱処理によって結晶化させることによって、ポリシリコンを形成する手法が用いられている。しかし、この手法においても、素子の微細化に伴って、アモルファスシリコンの第３方向から見た面積及び第３方向における膜厚が小さくなると、アモルファスシリコンは結晶化しにくくなる。
【０１１７】
これは、次の理由による。  
アモルファスシリコンが結晶化するためには、アモルファスシリコン膜中に結晶核（例えば、シリコン）が多く含まれることが好ましい。しかし、アモルファスシリコン膜の面積又は体積が小さくなると、アモルファスシリコン膜に含まれる結晶核の存在確率が、低下する。
【０１１８】
そのため、セルユニットの素子サイズが小さくなると、素子のサイズが大きいときに用いられていた加熱温度及び加熱時間では、アモルファスシリコンがポリシリコンへ結晶化しにくくなる。
【０１１９】
この結果として、非オーミック素子を構成するシリコン層の結晶化が不足し、シリコン層の結晶欠陥や結晶粒界が増大する。仮に、長時間の加熱処理で、アモルファスシリコンからポリシリコンが形成されたとしても、この場合には、シリコン層が含む不純物の熱拡散及び他の素子に対する熱の負荷が、問題となる。
【０１２０】
このため、従来の抵抗変化メモリにおいて、素子の微細化が進むと、順バイアス印加時における非オーミック素子のフォワード電流の低減、逆バイアス印加時におけるリバース電流の増大、又は、非オーミック素子の絶縁耐圧の低下など、非オーミック素子の特性劣化が生じる。
【０１２１】
さらに、アモルファスシリコンの非結晶化により、シリコン層が絶縁体又は伝導性を失った状態となり、所定の動作で駆動する非オーミック素子が形成されない場合も生じる。
【０１２２】
この結果として、従来の抵抗変化メモリでは、構成部材としてのシリコン層の結晶性の向上だけでなく、素子の微細化も困難になる。
【０１２３】
これらの問題に対して、本発明の実施形態の抵抗変化メモリにおいて、非オーミック素子３０内に、ＳｉＧｅ（シリコンゲルマニウム）領域３９が設けられている。ＳｉＧｅ領域３９は、非オーミック素子３０のシリコン部３７内に設けられている。
【０１２４】
ＳｉＧｅ領域３９は、シリコン部３７の形成時にＩｎ−ｓｉｔｕで挿入される、又は、加熱処理によって、シリコン部３７内に添加されたゲルマニウムとシリコンとの化学反応によって形成される。ゲルマニウムの添加は、シリコン部３７内に、イオン注入によって、実行されてもよいし、Ｇｅ（ゲルマニウム）層として、シリコン部３７の形成時にＩｎ−ｓｉｔｕで挿入されることで、実行されてもよい。
【０１２５】
このＳｉＧｅ領域３９は、アモルファスシリコンをポリシリコンにするための結晶化を促進する。これは、ＳｉＧｅ領域３９又はシリコン部３７内のゲルマニウム原子が、以下のように、アモルファスシリコンの結晶化に寄与するためである。
【０１２６】
シリコン部３７内に、ゲルマニウムが添加されることによって、アモルファスシリコンがポリシリコンへ結晶化するために必要な熱量が、実質的に下がる。
【０１２７】
アモルファスシリコンの結晶化のための加熱処理時に、シリコン部３７内のゲルマニウムが、シリコンが結晶化するための結晶核となりやすい。
【０１２８】
結晶化のための加熱処理時、シリコンゲルマニウムの結晶面（結晶方位）を反映してシリコンが再結晶化（例えば、固相エピタキシャル成長）することによって、シリコンの結晶成長が助長される。
【０１２９】
これらの理由により、例えば、膜厚が１５０ｎｍ以下のシリコン層（シリコン部）がセルユニットに用いられる場合において、基板表面に対して水平方向におけるセルの径又寸法が１００ｎｍ以下（例えば、１００００ｎｍ２以下の面積）に微細化されても、高温又は長時間（複数回）の加熱処理を実行せずに、アモルファスシリコンの結晶化が促進され、アモルファスシリコンから結晶性が向上したポリシリコンが形成される。
【０１３０】
つまり、本実施形態の抵抗変化メモリは、素子の微細化が推進される状況下において、非オーミック素子を構成するシリコン層の結晶欠陥や結晶粒界は低減され、結晶化の不足による非オーミック素子の特性の劣化を防止できる。
【０１３１】
それゆえ、本実施形態の抵抗変化メモリにおいて、非オーミック素子３０が含むシリコン層（シリコン部）の結晶性が改善されるため、非オーミック素子の順バイアス特性／逆バイアス特性の劣化は抑制される。
【０１３２】
また、シリコンゲルマニウムの格子歪みによって、シリコン層からＳｉＧｅ領域３９内に移動する電子（キャリア）の移動度は、向上する。半導体層内を流れる電流の大きさは、電子の移動度に比例する。このため、ＳｉＧｅ領域３９をシリコン部３７（素子の電流経路）内に設けることによって、順バイアス電流の印加時における非オーミック素子の出力電流（フォワード電流）は、増大する。それゆえ、ＳｉＧｅ領域３９を有する非オーミック素子３０は、選択セルユニットがセット／リセット動作するために十分な大きさのフォワード電流を、メモリ素子２０に供給できる。
【０１３３】
これに加えて、本実施形態の抵抗変化メモリは、高温／長時間の加熱処理を軽減できるため、アモルファスシリコンの結晶化のための加熱処理に起因する熱負荷を、軽減できる。
【０１３４】
特に、図２に示されるようなクロスポイント型メモリセルアレイは、複数のメモリセルアレイがスタックされ、且つ、層間絶縁膜（基板１１）を介して、素子（例えば、ＦＥＴ）が形成されたシリコン基板上方に配置されている。
【０１３５】
セルユニットの微細化が進む状況の中で、従来の抵抗変化メモリでは、アモルファスシリコンをポリシリコンへ結晶化させるためには、加熱処理の温度をより高くすることや、加熱処理の時間を長くすることや、加熱処理を行う回数を多くすることが必要になる。これは、シリコン基板上に形成された素子や各メモリセルアレイに形成されたメモリ素子及び非オーミック素子に対して、大きな熱負荷を与えることになる。
【０１３６】
これに対して、本実施形態の抵抗変化メモリにおいて、セルユニットの微細化が進んでも、比較的容易にアモルファスシリコン層から良質のポリシリコン層を形成できるため、アモルファスシリコンを結晶化させるための加熱処理が、シリコン基板上の素子やメモリセルアレイ内の非オーミック素子及びメモリ素子に対して及ぼす悪影響は、小さくなる。
【０１３７】
以上のように、本発明の実施形態に係る抵抗変化メモリによれば、素子を微細化し、素子特性の劣化を低減できる。
【０１３８】
（３）  構造例  
図９Ａ乃至図９Ｃを用いて、本実施形態の抵抗変化メモリが有する非オーミック素子のより具体的な構造例について、説明する。図９Ａ乃至図９Ｃには、非オーミック素子の断面構造が示される。図９Ａ乃至図９Ｃにおいて、導電層３５側を素子の下側とよび、導電層３６側を素子の上側とよぶ。尚、図４に示されるセルユニットの構成に応じて、非オーミック素子の上下が反転するのは、もちろんである。
【０１３９】
ここでは、非オーミック素子としてＰＩＮダイオードを例示し、ＳｉＧｅ領域を含むＰＩＮダイオードの構造について説明する。
【０１４０】
以下では、ＰＩＮダイオードのＰ型シリコン層のことを、Ｐ層とよび、ＰＩＮダイオードのＮ型シリコン層のことを、Ｎ層とよび、Ｐ層とＮ層との間の真性シリコン層のことを、Ｉ層とよぶ。
【０１４１】
図９Ａ乃至図９Ｃにおいて、Ｐ層３３は、アクセプタ型の不純物として、例えば、ボロン（Ｂ）を含んでいる。Ｐ層３３の膜厚は、例えば、１ｎｍ〜３０ｎｍ程度である。
【０１４２】
Ｎ層３１は、ドナー型の不純物として、例えば、ヒ素（Ａｓ）又はリン（Ｐ）の少なくとも一方を含んでいる。Ｎ層３１の膜厚は、例えば、１ｎｍ〜３０ｎｍ程度である。
【０１４３】
また、Ｉ層３２の膜厚は、例えば、２０ｎｍ〜１００ｎｍ程度である。
【０１４４】
図９Ａ乃至図９Ｃにおいて、（ａ）〜（ｓ）で示される１９通りの非オーミック素子が示されている。
【０１４５】
図９Ａにおいて、（ａ）の素子構造に示されるように、ＳｉＧｅ領域３９１は、ＰＩＮダイオードのＩ層３２内に設けられている。ＳｉＧｅ領域３９１は、各層の積層方向（第３方向）において、Ｉ層３２内の２つの領域３８１，３８２に挟まれている。ＳｉＧｅ領域３９１は、Ｎ層３１及びＰ層３３のいずれにも接触しない。Ｉ層内の領域３８１，３８２は、例えば、ポリシリコン領域（以下、Ｓｉ領域とよぶ）である。Ｉ層３２内のＳｉＧｅ領域３９１の厚さは、例えば、１０ｎｍ〜３０ｎｍ程度である。
【０１４６】
図９Ａの（ａ）に示されるＰＩＮダイオードの構造では、ＳｉＧｅ領域３９１を中心に、Ｐ層側及びＮ層側の両方に向かって、アモルファスシリコンの結晶化が進むため、結晶成長の促進に有効である。そして、ＳｉＧｅ領域３９１がＩ層３２内の中央部に設けられることによって、Ｉ層３２内のＳｉ領域３８１，３８２、Ｎ層３１及びＰ層３３を、ほぼ均一な結晶性で形成できる。
【０１４７】
また、ＳｉＧｅ領域３９１が２つのＳｉ領域３８１，３８２に挟まれることによって、ＳｉＧｅ領域３９１の格子歪みによって、シリコン層からＳｉＧｅ領域３９１内に移動した電子（キャリア）の移動度が向上する。半導体（シリコン）内を流れる電流の大きさは、電子の移動度に比例する。そのため、図９の（ａ）のように、ＳｉＧｅ領域３９１が２つのＳｉ領域３８１，３８２に挟まれた構造によって、ＰＩＮダイオード３０のフォワード電流を大きくできる。
【０１４８】
尚、このＳｉＧｅ領域３９１の格子歪みによる効果は、Ｉ層３２内のＳｉ領域３８１，３８２によって、ＳｉＧｅ領域３９１が挟まれる場合に限定されず、ＳｉＧｅ領域３９１がＮ層３１やＰ層３３など、Ｎ型又はＰ型のシリコン層に挟まれた構造においても得られる。
【０１４９】
尚、ＳｉＧｅ領域３９１に、例えば、原子層レベルの薄いＧｅ層が設けられていてもよい。
【０１５０】
図９Ａにおいて、（ｂ）の素子構造に示されるように、ＳｉＧｅ領域３９１は、Ｉ層３２内において、Ｐ層側に設けられ、ＳｉＧｅ領域３９１とＰ層３３との間に界面が形成されている。ＳｉＧｅ領域３９１とＮ層３１との間には、Ｓｉ領域３８１が介在し、ＳｉＧｅ領域３９１は、Ｎ層３１とは接触しない。
【０１５１】
ＰＩＮダイオードの電気的特性、特に、順バイアスが印加されている時の出力電流（以下、フォワード電流とよぶ）は、２つの層間の界面に生じる電気抵抗（以下、界面抵抗とよぶ）の大きさに依存する。界面抵抗が高いと、ダイオードのフォワード電流の上限値が低下する。界面抵抗の大きさは、半導体のバンドギャップの大きさの影響を受ける。
【０１５２】
シリコンゲルマニウムのバンドギャップの大きさは、シリコンのバンドギャップの大きさに比較して、小さい。
【０１５３】
それゆえ、図９Ａの（ｂ）に示される構造のように、ＳｉＧｅ領域３９１がＰ層（Ｐ型シリコン層）と界面を形成する場合、ＳｉＧｅ領域３９１とＰ層３３との界面に生じる障壁高さは、Ｉ層（真性シリコン層）とＰ層３３とが直接接触している界面に生じる障壁高さよりも、小さくなる。この結果として、Ｐ層３３とＩ層３２との間の界面抵抗を低減できる。
【０１５４】
したがって、図９Ａの（ｂ）の構造のように、Ｐ層３３とＳｉＧｅ領域３９１とが界面を形成するＰＩＮダイオードは、その順バイアス特性を改善でき、大きいフォワード電流を出力できる。尚、Ｐ層３３とＳｉＧｅ領域３９１とが界面を形成していれば、ＭＩＳダイオードなど他の構造の非オーミック素子においても、図９Ａの（ｂ）のＰＩＮダイオードと同様の効果が得られる。
【０１５５】
図９Ａの（ｃ）の素子構造において、（ｂ）の構造とは反対に、ＳｉＧｅ領域３９１は、Ｉ層３２内のＮ層側に設けられ、Ｎ層３１と界面を形成している。そして、ＳｉＧｅ領域３９１は、シリコン領域３８２によって、Ｐ層３３とは接触しない。
【０１５６】
図９Ａの（ｄ）の素子構造において、ＳｉＧｅ領域３９１は、Ｐ層３３内に設けられている。（ｄ）の構造において、Ｎ層３１及びＩ層３２内には、ＳｉＧｅ領域は設けられていない。
【０１５７】
（ｄ）の構造のＰ層３３において、Ｐ層３３の全体が、ＳｉＧｅ領域３９ｐであってもよい。また、Ｐ層３３のＩ層側の一部分が、ＳｉＧｅ領域３９ｐであってもよく、この場合、Ｐ層３３のＳｉＧｅ領域３９ｐ以外の領域は、Ｐ型のシリコン（例えば、ポリシリコン）から構成される。Ｐ層３３内に設けられたＳｉＧｅ領域３９１は、ボロンを含み、Ｐ型のシリコンゲルマニウムから構成される。これは、後述のＳｉＧｅ領域がＰ層３３に設けられた構造においても、図９Ａの（ｄ）と同様である。
【０１５８】
Ｐ層３３内に、ＳｉＧｅ領域３９１が設けられる、つまり、Ｐ層３３がシリコンゲルマニウムからなる場合、ゲルマニウムの添加によって、Ｐ層３３が含むボロン（アクセプタ不純物）が、活性化される。
【０１５９】
ボロンの活性化によって、Ｐ層３３（ＳｉＧｅ領域３９ｐ）とＩ層３２との界面抵抗、Ｐ層３３と導電層（シリサイド層）３６との界面抵抗を低減できる。
【０１６０】
したがって、ＰＩＮダイオード３０に順バイアスが印加されているとき、大きいフォワード電流を出力できる。
【０１６１】
また、ＳｉＧｅ領域３９ｐが含むゲルマニウムは、ボロンの拡散を抑制する傾向を有する。この結果として、非オーミック素子３０としてのＰＩＮダイオードにおいて、Ｉ層３２の実質的な寸法（厚さ）がＩ層３２に対するボロンの拡散に起因して減少するのを抑制できる。
【０１６２】
これによって、ＰＩＮダイオードに逆バイアスが印加されたとき、Ｉ層３３のバンド構造の曲がりが緩和され、バンド間における電子のトンネリングを抑制できる。
【０１６３】
したがって、ＰＩＮダイオード（非オーミック素子）３０の逆バイアス印加時の出力電流（以下、リバース電流とよぶ）を、低減できる。
【０１６４】
このようなＳｉＧｅ領域がボロンの拡散を抑制する効果は、図９Ａの（ｂ）に示す構造のように、ＳｉＧｅ領域３９１が、Ｐ層３３に隣接するように、Ｉ層３３内に設けられた構造においても得られる。
【０１６５】
図９Ａにおいて、（ｅ）の素子構造に示されるように、ＳｉＧｅ領域３９１は、Ｉ層３２内のＰ層側の一部分に設けられている。Ｐ層３３内においても、Ｐ型のＳｉＧｅ領域３９ｐが設けられている。
【０１６６】
Ｐ層３３に関して、Ｐ層３３の全体が、ＳｉＧｅ領域３９ｐであってもよいし、Ｐ層３３のＩ層側の一部分が、ＳｉＧｅ領域３９ｐであってもよい。また、Ｉ層３２内のＳｉＧｅ領域３９１を除いた領域は、真性のシリコンから構成される。
【０１６７】
このように、（ｅ）の構造を有するＰＩＮダイオードにおいて、ＳｉＧｅ領域３９１，３９ｐは、Ｉ層３２とＰ層３３とに跨っている。但し、Ｉ層３２内とＰ層３３内とで、ＳｉＧｅ領域３９１，３９ｐが含む不純物の種類及びその不純物濃度が異なるのは、もちろんである。すなわち、Ｉ層３２内のＳｉＧｅ領域３９１は、真性のシリコンゲルマニウムから構成され、Ｐ層３３内のＳｉＧｅ領域３９ｐは、Ｐ型のシリコンゲルマニウムから構成され、２つのＳｉＧｅ領域３９１，３９ｐの伝導型は不連続になっている。
【０１６８】
この図９Ａの（ｅ）に示される構造のＰＩＮダイオードは、図９Ａの（ｂ）及び（ｄ）の構造の両方の効果を有し、フォワード電流を増大でき、且つ、リバース電流を低減できる。
【０１６９】
図９Ａの（ｆ）の構造において、Ｐ層３３内にＳｉＧｅ領域３９ｐが設けられるとともに、Ｎ層３１内にＳｉＧｅ領域３９ｎが設けられている。Ｉ層３２内には、ＳｉＧｅ領域は設けられない。Ｎ層３１内のＳｉＧｅ領域３９ｎは、ヒ素（Ａｓ）又はリン（Ｐ）を含み、Ｎ型のシリコンゲルマニウムである。
【０１７０】
また、図９Ａの（ｇ）の構造に示されるように、Ｎ層３１内にのみ、ＳｉＧｅ領域３９ｎが設けられてもよい。この構造において、Ｎ層３１の全体がＳｉＧｅ領域であってもよいし、Ｎ層３１の一部分がＳｉＧｅ領域であってもよい。これは、後述のＳｉＧｅ領域がＮ層３１に設けられた構造においても、図９Ａの（ｇ）と同様である。但し、Ｎ層３１のＳｉＧｅ領域３９ｎ以外の部分は、Ｎ型のシリコン（例えば、ポリシリコン）から構成される。
【０１７１】
図９Ｂにおいて、（ｈ）に示されるＰＩＮダイオード（非オーミック素子）の構造は、図９Ａの（ｄ）の構造とは反対に、ＳｉＧｅ領域３９１が、Ｉ層３２内のＮ層側に設けられ、かつ、ＳｉＧｅ領域３９ｎが、Ｎ層３１内に設けられている。
【０１７２】
図９Ｂにおいて、（ｉ）の構造に示されるように、ＰＩＮダイオードを構成する全ての層３１，３２，３３が、ＳｉＧｅ領域３９ｎ，３９１，３９ｐであってもよい。この場合、Ｎ層３１は、Ｎ型のシリコンゲルマニウムから構成され、Ｐ層３３は、Ｐ型のシリコンゲルマニウムから構成され、Ｉ層３２は、真性のシリコンゲルマニウムから構成される。
【０１７３】
図９Ｂの（ｊ）の構造において、Ｉ層３２のＰ層側からＮ層側までの全体が、ＳｉＧｅ領域３９１で形成されている。また、Ｐ層３３も、その全体又は一部分にＳｉＧｅ領域３９ｐを含む。
【０１７４】
図９Ｂの（ｋ）に示される素子構造において、Ｉ層３２のＰ層側からＮ層側までの全体が、ＳｉＧｅ領域３９１で形成され、Ｎ層３３の全体又は一部分が、ＳｉＧｅ領域３９ｎを含んでいる。
【０１７５】
図９Ｂの（ｌ）に示される素子構造において、ＰＩＮダイオードのＩ層３２の全体に、ＳｉＧｅ領域３９１が、設けられている。Ｎ層３１及びＰ層３３には、ＳｉＧｅ領域は、設けられていない。
【０１７６】
図９Ｂの（ｍ）に示される素子構造は、図９Ａの（ａ）の構造と同様に、ＳｉＧｅ領域３９１は、Ｎ層３１及びＰ層３３と接触しないように、Ｉ層３２内に設けられている。さらに、（ｍ）の素子構造では、Ｐ層３３の全体又はその一部分に、ＳｉＧｅ領域３９ｐが設けられている。
【０１７７】
図９Ｃの（ｎ）に示されるＰＩＮダイオード（非オーミック素子）３０の素子構造では、ＳｉＧｅ領域３９１は、Ｎ層３１及びＰ層３３と接触しないように、Ｉ層３２内に設けられ、Ｎ層３１の全体又はその一部分に、ＳｉＧｅ領域３９ｎが設けられている。
【０１７８】
図９Ｃの（ｏ）の素子構造に示されるように、Ｎ層３１及びＰ層３３と接触しないように、ＳｉＧｅ領域３９１がＩ層３２内に設けられている。Ｎ層３１の全体又はその一部分に、ＳｉＧｅ領域３９ｎが設けられ、Ｐ層３３の全体又はその一部分に、ＳｉＧｅ領域３９ｐが設けられている。
【０１７９】
図９Ｃにおいて、（ｐ）の構造に示されるＰＩＮダイオードにおいて、Ｉ層３２のＮ層側に、ＳｉＧｅ領域３９１が設けられ、Ｉ層３２内のＰ層側に、ＳｉＧｅ領域３９２が設けられている。Ｎ層３１は、ＳｉＧｅ領域３９１と界面を形成し、Ｐ層３３は、ＳｉＧｅ領域３９２と界面を形成している。  
この（ｐ）の構造では、Ｉ層３２内において、２つのＳｉＧｅ領域３９１，３９２の間に、Ｓｉ領域３８が挟まれている。
【０１８０】
図９Ｃの（ｑ）の素子構造において、ＳｉＧｅ層３９１，３９２が、Ｉ層３２のＰ層側及びＮ層側の両端に設けられている。そして、（ｑ）の構造では、Ｐ層３３の全体又はその一部に、Ｐ型のＳｉＧｅ領域３９ｐが設けられている。
【０１８１】
一方、図９Ｃの（ｒ）の構造において、Ｉ層３２のＰ層側及びＮ層側に、ＳｉＧｅ層３９１，３９２が設けられ、Ｎ層３１の全体又はその一部に、Ｎ型のＳｉＧｅ領域３９ｎが設けられている。
【０１８２】
図９Ｃの（ｓ）の構造では、ＳｉＧｅ層３９１，３９２は、Ｉ層３２内のＰ層側及びＮ層側に設けられている。そして、Ｎ層３１内にＮ型のＳｉＧｅ領域３９ｎが設けられ、Ｐ層３３内にＰ型のＳｉＧｅ領域３９ｐが設けられている。
【０１８３】
尚、図９Ａ乃至図９Ｃにおいて、（ａ）〜（ｓ）までの１９通りの構造を示したが、ここでは、代表的な構造例を示したのみで、図９Ａ乃至図９Ｃに示された構造以外の構造であっても、結晶化の促進のためのＳｉＧｅ領域がシリコン部内に設けられた非オーミック素子であれば、本発明の実施形態の抵抗変化メモリに含まれる。
【０１８４】
また、ここで例示したＰＩＮダイオードに限らず、ＰＮダイオードやＭＩＳダイオードのように、シリコン層を含む非オーミック素子であれば、図８を用いて説明した他の構造の非オーミック素子内に、ＳｉＧｅ領域を設けることができ、それらの素子においても、上述の効果が得られるのは、もちろんである。
【０１８５】
図９Ａ乃至図９Ｃの（ａ）〜（ｓ）に示されるように、ＳｉＧｅ領域３９１，３９２は、非オーミック素子を構成するシリコン部（シリコン層）内に、設けられている。
【０１８６】
これによって、本実施形態の抵抗変化メモリにおいて、ポリシリコンが、加熱処理によるアモルファスシリコンの結晶化によって形成される場合に、素子のサイズ（例えば、第３方向から見た面積及び第３方向における膜厚）が小さくなっても、アモルファスシリコンの結晶化が促進できる。
【０１８７】
それゆえ、本実施形態の抵抗変化メモリは、形成されるポリシリコンの結晶性が向上し、結晶化の不足による非オーミック素子の特性劣化は、抑制される。
【０１８８】
したがって、本発明の実施形態に係る抵抗変化メモリによれば、素子を微細化し、素子特性の劣化を抑制できる。
【０１８９】
（４）  動作  
図１０を用いて、本発明の実施形態の抵抗変化メモリの動作について説明する。
【０１９０】
図１０は、２つのメモリセルアレイを示している。
【０１９１】
メモリセルアレイＭ１は、図２のメモリセルアレイＭ１に相当し、メモリセルアレイＭ２は、図２のメモリセルアレイＭ２に相当する。セルユニットＣＵ１，ＣＵ２内のメモリ素子及び非オーミック素子（例えば、整流素子）の接続関係は、図４のａに相当する。
【０１９２】
Ａ.  セット動作  
まず、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して書き込み（セット）動作が実行される場合について説明する。
【０１９３】
選択セルユニットＣＵ１-selの初期状態は、消去（リセット）状態である。  
また、例えば、リセット状態を高抵抗状態（１００ｋΩ〜１ＭΩ）とし、セット状態を低抵抗状態（１ｋΩ〜１０ｋΩ）とする。
【０１９４】
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ１（ｊ）が低電位側の電源電位Ｖｓｓ（例えば、グランド電位）に接続される。
【０１９５】
また、基板側から１番目の配線のうち、選択された配線Ｌ１（ｊ）以外の残りの非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）以外の非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
【０１９６】
さらに、基板側から３番目の非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
【０１９７】
この時、選択セルユニットＣＵ１-sel内の整流素子（例えば、ダイオード）には、順バイアスが印加される。そのため、定電流源からのセット電流Ｉ-setは選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が高抵抗状態から低抵抗状態に変化する。
【０１９８】
ここで、セット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子に、例えば、３Ｖ〜６Ｖの電圧が１０ｎｓ〜１００ｎｓ程度の期間（パルス幅）、印加される。そのメモリ素子（高抵抗状態）に流すセット電流Ｉ-setの電流は、例えば、１０ｎＡ程度で、その電流密度は、１×１０５〜１×１０７Ａ/ｃｍ２の範囲内の値にされる。
【０１９９】
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
【０２００】
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
【０２０１】
尚、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の非オーミック素子（ダイオード）は、その端子間の電位差が、実質的にゼロ（Ｖｄｄ−Ｖｄｄ）にされる。これと同様に、選択された配線Ｌ３（ｉ）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の非オーミック素子（ダイオード）は、その端子間の電位差が、実質的にゼロ（Ｖｓｓ−Ｖｓｓ）にされる。
【０２０２】
Ｂ.  リセット動作  
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して消去（リセット）動作を行う場合について説明する。
【０２０３】
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ１（ｊ）は低電位側の電源電位Ｖｓｓに接続される。
【０２０４】
また、基板側から１番目の配線のうち、選択された配線Ｌ１（ｊ）以外の残りの非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）を除いた非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
【０２０５】
さらに、基板側から３番目の非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
【０２０６】
この時、選択セルユニットＣＵ１-sel内の整流素子（例えば、ダイオード）には、順バイアスが印加されるため、定電流源からのリセット電流Ｉ-resetが選択セルユニットＣＵ１-selに流れ、選択セルユニットＣＵ１-sel内のメモリ素子の抵抗値が低抵抗状態から高抵抗状態に変化する。
【０２０７】
ここで、リセット動作時において、選択セルユニットＣＵ１-sel内のメモリ素子には、０．５Ｖ〜３Ｖの電圧が２００ｎｓ〜１μｓ程度の期間（パルス幅）、印加される。そのメモリ素子（低抵抗状態）に流すリセット電流Ｉ-resetの電流は、１μＡ〜１００μＡ程度であり、電流密度としては、１×１０３〜１×１０６Ａ/ｃｍ2の範囲内の値にされる。
【０２０８】
一方、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
【０２０９】
同様に、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
【０２１０】
尚、選択された配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の非オーミック素子（ダイオード）は、その端子間の電位差が、実質的にゼロ（Ｖｄｄ−Ｖｄｄ）にされる。これと同様に、選択された配線Ｌ３（ｉ）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の非オーミック素子（ダイオード）は、その端子間の電位差が、実質的にゼロ（Ｖｓｓ−Ｖｓｓ）にされる。
【０２１１】
尚、セット電流Ｉ-setの電流値とリセット電流I-resetの電流値とは互いに異なる。また、メモリ素子のセット／リセット動作が、電流／電圧のパルス幅に依存する場合、セット電流のパルス幅とリセット電流のパルス幅は、異なる。それらを生成するために選択セルユニットＣＵ１-sel内のメモリ素子に印加する電圧値／期間（パルス幅）は、メモリ素子を構成する材料に依存する。
【０２１２】
セット／リセット動作において、図４のａ〜ｐに示されるスタックされたセルユニットの構成のうち、選択セルユニットに所定の電位差を印加でき、非選択セルユニットに逆バイアス又は同電位にできる接続関係を有していれば、非選択セルユニットに接続された非選択の配線に低電位側の電源電位Ｖｓｓより、大きい電位を印加して、その配線を次の動作のために、充電してもよい。これによって、次の動作中に、配線を充電するための時間が削減でき、メモリの動作を高速化できる。
【０２１３】
Ｃ.  読み出し動作  
次に、メモリセルアレイＭ１内の選択セルユニットＣＵ１-selに対して読み出し動作を行う場合について説明する。
【０２１４】
選択された配線Ｌ２（ｉ）は高電位側の電源電位Ｖｄｄに接続され、選択された配線Ｌ１（ｊ）は低電位側の電源電位Ｖｓｓに接続される。
【０２１５】
また、基板側から１番目の配線のうち、選択された配線Ｌ１（ｊ）以外の残りの非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）は電源電位Ｖｄｄに接続される。基板側から２番目の配線のうち、選択された配線Ｌ２（ｉ）以外の残りの非選択の配線Ｌ２（ｉ＋１）は電源電位Ｖｓｓに接続される。
【０２１６】
さらに、基板側から３番目の非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）は電源電位Ｖｓｓに接続される。
【０２１７】
この時、選択セルユニットＣＵ１-sel内の整流素子（例えば、ダイオード）には、順バイアスが印加される。そのため、定電流源からの読み出し電流Ｉ-readが選択セルユニットＣＵ１-sel内のメモリ素子（高抵抗状態又は低抵抗状態）に流れる。
【０２１８】
したがって、例えば、メモリ素子に読み出し電流Ｉ-readが流れているときのセンスノードの電位変化を検出することにより、そのメモリ素子のデータ（抵抗値）を読み出すことができる。
【０２１９】
ここで、読み出し電流Ｉ-readの値は、読み出し時にメモリ素子の抵抗値が変化しないように、セット電流Ｉ-setの値及びリセット電流Ｉ-resetの値よりも十分に小さいことが必要である。また、メモリ素子の抵抗値の変化が、電流のパルス幅に依存する場合には、読み出し電流のパルス幅が、メモリ素子の抵抗値の変化が生じないパルス幅に設定される。
【０２２０】
読み出し時にも、セット／リセット時と同様に、メモリセルアレイＭ１内の非選択セルユニットＣＵ１-unselのうち、非選択の配線Ｌ１（ｊ−１），Ｌ１（ｊ＋１）と非選択の配線Ｌ２（ｉ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）には、逆バイアスが印加される。
【０２２１】
また、メモリセルアレイＭ２内の非選択セルユニットＣＵ２-unselのうち、非選択の配線Ｌ２（ｉ）と非選択の配線Ｌ３（ｊ−１），Ｌ３（ｊ），Ｌ３（ｊ＋１）との間に接続されるセルユニット内の整流素子（ダイオード）にも、逆バイアスが印加される。
【０２２２】
以上のように、抵抗変化メモリのセット／リセット動作、及び読み出し動作が実行される。
【０２２３】
非オーミック素子としてのダイオードは、順バイアスが印加された時の電流（フォワード電流）が大きく、逆バイアスが印加された時の電流（リバース電流）が十分小さく、かつ、絶縁耐圧が十分大きい、という特性が要求される。
【０２２４】
図１１を用いて、本発明の実施形態の抵抗変化メモリに用いられるＳｉＧｅ領域を有する非オーミック素子の動作特性について説明する。
【０２２５】
図１１は、非オーミック素子の出力電流に対する累積確率を示している。図１０の横軸は、ある印加電圧に対する非オーミック素子の出力電流の値を示し、図１０の縦軸は、ある印加電圧に対して発生する電流の累積確率を示している。
【０２２６】
図１１において、黒い菱形のプロット（分布Ａ）は、本実施形態のＳｉＧｅ領域を含む非オーミック素子の順バイアス時の特性に関する。一方、図１１において、白い丸型のプロット（分布Ｂ）は、ＳｉＧｅ領域を含まない従来の非オーミック素子の順バイアス時の特性を示している。図１１は、非オーミック素子が含むポリシリコン層の結晶性の良否（結晶化率）の指標となる。
【０２２７】
両方の素子において、それらの素子が含むシリコン層（ポリシリコン層）は、同じ加熱条件で、アモルファスシリコンに対する結晶化を行って、形成されている。
【０２２８】
図１１において、本実施形態のＳｉＧｅ領域を含む非オーミック素子の電流値の分布Ａは、ＳｉＧｅ領域を含まない非オーミック素子の電流値の分布Ｂに比較して、ある電流値の範囲ＤＲ内に、多数存在している。
【０２２９】
一方で、従来の非オーミック素子の電流値の分布Ｂは、範囲ＤＲ内の電流値より小さい電流値の範囲内に多数分布している。これは、従来の非オーミック素子のフォワード電流の出力特性は、ＳｉＧｅ領域を含む非オーミック素子のフォワード電流の出力特性に比較して劣化している、ことを意味する。すなわち、同じ温度で結晶化のための加熱処理が実行された場合、本実施形態のＳｉＧｅ領域３９を含む非オーミック素子３０はそれが含むシリコン層が十分に結晶化されるのに対して、従来の非オーミック素子はそのシリコン層の結晶化が不十分である。
【０２３０】
従来の非オーミック素子に対して高温で長時間の加熱処理を施すことによって、従来の非オーミック素子が含むシリコン層は結晶化されると考えられるが、高温及び長時間の加熱処理に起因する過大な熱負荷が、メモリ素子やメモリセルアレイより下層のトランジスタなど、加熱処理の対象の非オーミック素子以外の素子に対して与えられ、メモリ素子などの特性が変動してしまう。
【０２３１】
以上のように、図１１中の範囲ＤＲを抵抗変化メモリ（セルユニット）に対する電流スペックとした場合、範囲ＤＲ内に、分布（累積確率）が、多数存在している素子ほど、要求される特性を満たしているといえる。
【０２３２】
この結果から、本実施形態の抵抗変化メモリのように、非オーミック素子がＳｉＧｅ領域を含むことによって、素子のサイズが微細になっても、素子の形成時における加熱によるアモルファスシリコンの結晶化が促進され、素子が含むシリコン層の結晶性が改善され、それに伴って、素子の特性が改善されることが示される。
【０２３３】
また、本実施形態において、シリコン層内にＳｉＧｅ領域が設けられることによって、ＳｉＧｅ領域内での電子（キャリア）の移動度を向上できる。これも、ＳｉＧｅ領域が設けられた非オーミック素子の素子特性の向上に、寄与している。
【０２３４】
以上のように、本実施形態の抵抗変化メモリにおいて、図７、図９Ａ乃至図９Ｃに示される例のように、ＳｉＧｅ領域３９を含む非オーミック素子３０は、シリコン層の結晶性が改善され、所定の電流値を安定に出力できる。
【０２３５】
さらに、上述の構造例において、非オーミック素子が、図９Ａの（ｂ）及び（ｅ）に示されるＰＩＮダイオードである場合、シリコン層の結晶性の改善に加え、接合間の界面抵抗を低減でき、本実施形態の抵抗変化メモリは、より大きなフォワード電流をメモリ素子に供給できる。これによって、抵抗変化メモリのセット／リセット動作時、メモリ素子の抵抗状態を変化させるのに、十分な大きさの電流（フォワード電流）をメモリ素子２０に供給できる。
【０２３６】
それゆえ、本実施形態の抵抗変化メモリは、その動作を高速化でき、且つ、動作の信頼性／安定性を向上できる。
【０２３７】
本実施形態の抵抗変化メモリにおいて、セルユニットを構成する非オーミック素子が、例えば、図９Ａの（ｂ）及び（ｅ）に示されるＰＩＮダイオードであれば、Ｐ層３３に含まれる不純物（ボロン）がＩ層３２に拡散するのを抑制できる。そのため、図９Ａの（ｂ）及び（ｅ）に示されるＰＩＮダイオードによれば、ダイオードのリバース電流の発生を低減でき、非選択セルユニットの誤動作を抑制できる。
【０２３８】
さらに、読み出し動作において、本実施形態の抵抗変化メモリは、読み出し電流としてのフォワード電流を大きくでき、リバース電流を低減できる。それゆえ、本実施形態の抵抗変化メモリにおいて、読み出し電流は、リバース電流の大きさに対して十分なマージンを確保でき、選択セルユニットのデータを正常に読み出せる。
【０２３９】
また、選択セルユニットの個数に比較して、多数の非選択セルユニットが存在するため、リバース電流の低減は、抵抗変化メモリの消費電力の低減に貢献する。
【０２４０】
したがって、本実施形態の抵抗変化メモリによれば、素子を微細化でき、素子特性の劣化を抑制できる。
【０２４１】
（５）  製造方法  
（ａ）  第１の製造方法  
図１２Ａ乃至図１２Ｆを用いて、本実施形態の抵抗変化メモリの第１の製造方法について説明する。尚、本製造方法において、形成されるセルユニットの構造は、メモリ素子が非オーミック素子上に積層された場合を例示するが、本製造方法は、その構造に限定されない。
【０２４２】
図１２Ａは、本製造方法の一工程における、メモリセルアレイの第２方向に沿う断面工程図を示している。
【０２４３】
図１２Ａに示されるように、配線となる導電層６０Ｘが、例えば、ＣＶＤ（Chemical Vapor Deposition）法やスパッタ法が用いられて、基板（例えば、層間絶縁膜）１１上に、堆積される。
【０２４４】
導電層６０Ｘ上に、セルユニットの非オーミック素子を形成するための複数の層が、例えば、ＣＶＤ（Chemical Vapor Deposition）法を用いて、順次堆積される。
【０２４５】
例えば、非オーミック素子がＰＩＮダイオードの場合、３つの半導体層３１Ｘ，３２Ｘ，３３Ｘが、導電層６０Ｘ上に、導電層３５Ｘを挟んで積層される。導電層３５Ｘは、非オーミック素子の電極として用いられる。但し、半導体層など、非オーミック素子を構成する層（膜）の数は、図８に示される構造に応じて、異なる。
【０２４６】
本製造方法において、図９Ａの（ａ）に示される構造のＰＩＮダイオードを例示する。
【０２４７】
図９Ａの（ａ）の構造を有するＰＩＮダイオードの場合、半導体層３１ＸがＮ型シリコン層（Ｎ層）、半導体層３３ＸがＰ型シリコン層（Ｐ層）、Ｎ層３１ＸとＰ層３３Ｘとに挟まれた半導体層３２Ｘが、Ｉ型シリコン層（Ｉ層）になる。Ｎ層３１Ｘの膜厚は、１ｎｍ〜３０ｎｍ程度である。Ｉ層３２Ｘの膜厚は、２０ｎｍ〜１００ｎｍ程度である。そして、Ｐ層３３Ｘの膜厚は、１ｎｍ〜３０ｎｍ程度である。
【０２４８】
各シリコン層３１Ｘ，３２Ｘ，３３Ｘは、その堆積時において、アモルファスシリコン層として、形成される。
【０２４９】
ＰＩＮダイオードを構成する３つの層３１Ｘ，３２Ｘ，３３Ｘの積層順序は、セルユニットが、図１０のａ〜ｐに示される回路構成のうち、どの構成を有するかによって適宜変更される。
【０２５０】
尚、導電層６０Ｘと非オーミック素子の電極としての導電層３５Ｘとの間に、ＴｉＮやシリサイドが、拡散防止層、接着層又は高濃度不純物層として、形成されてもよい。電極としての導電層３５Ｘが、拡散防止層などとして用いられてもよい。
【０２５１】
非オーミック素子を形成するためのアモルファスシリコン層３１Ｘ，３２Ｘ，３３Ｘの全体又は一部分に、内に、ＳｉＧｅ領域３９Ｘが形成される。図１２Ａの例では、ＳｉＧｅ領域３９Ｘは、シリコン層（Ｎ層）３１Ｘ及びシリコン層（Ｐ層）３３Ｘの両方に接触しないように、シリコン層（Ｉ層）３２Ｘ内に設けられる。Ｎ層３１ＸとＳｉＧｅ領域３９Ｘとの間には、シリコン領域３８１Ｘが介在し、Ｐ層３３ＸとＳｉＧｅ領域３９Ｘとの間には、シリコン領域３８２Ｘが介在している。
【０２５２】
加熱処理前において、Ｉ層３２Ｘ内のシリコン領域３８１Ｘ，３８２Ｘが、アモルファスシリコンであるのは、もちろんである。
【０２５３】
ＳｉＧｅ領域３９Ｘは、Ｉ層３２Ｘが堆積されているとき、つまり、Ｉｎ−ｓｉｔｕで、ゲルマニウム（例えば、Gas-Phase）が添加されることに、シリコンとゲルマニウムが化学反応し、Ｉ層３２Ｘ内に形成される。
【０２５４】
尚、シリコン層内に、ＳｉＧｅ領域（ＳｉＧｅ層）を直接形成する代わりに、ゲルマニウム層（Ｇｅ層）をシリコン層内に挿入することによって、ＳｉＧｅ領域を形成してもよい。
【０２５５】
また、Ｇｅ層は、ＳｉＧｅ領域を設けるシリコン層が堆積されているときに、そのシリコン層内にＩｎ−Ｓｉｔｕで挿入されてもよいし、ＳｉＧｅ領域を設ける層が堆積された後に、堆積された層内に、イオン注入法を用いて、形成されてもよい。
【０２５６】
このように、ＳｉＧｅ領域を直接形成しなくてもよいのは、後の加熱処理によって、Ｇｅ層が含むゲルマニウムとシリコン層が含むシリコンが、化学反応し、ＳｉＧｅ領域が形成されるためである。
【０２５７】
尚、本実施形態で述べる製造方法において、ＳｉＧｅ領域３９Ｘが形成されるアモルファスシリコン層３１Ｘ，３２Ｘ，３３Ｘは、図１２Ａに示される例に限定されず、ＳｉＧｅ領域又はＧｅ層が、非オーミック素子（ここでは、ＰＩＮダイオード）が図１１Ａ乃至１１Ｃの（ａ）〜（ｓ）に示される構造のいずれの構造を有するかに応じて、所定の層３１Ｘ，３２Ｘ，３３Ｘ内に適宜形成される。
【０２５８】
ＳｉＧｅ領域３９が形成された後、アモルファスシリコン層３１Ｘ，３２Ｘ，３３Ｘに対して、５００℃から７５０℃程度の温度で、１秒〜１８０秒程度の加熱処理が施され、アモルファスシリコンの結晶化が実行される。加熱処理には、例えば、ＲＴＡ（Rapid Thermal Annealing）法が、用いられる。
【０２５９】
尚、Ｇｅ層がシリコン層に挿入されている場合、この加熱処理によって、シリコンとゲルマニウムが化学反応により結合し、ＳｉＧｅ領域３９Ｘが形成される。
【０２６０】
加熱処理によるアモルファスシリコンからポリシリコンへの結晶化の際、ゲルマニウムがシリコン層（ここでは、Ｉ層）に添加されていることによって、アモルファスシリコンが結晶化するために必要な熱量が低下する。また、シリコン層中のゲルマニウムが、シリコンが結晶化するための結晶核となる。加えて、シリコンゲルマニウムの結晶面（結晶方位）を反映して、シリコンの結晶化（結晶成長）が助長される。
【０２６１】
尚、図１２Ａに示される例において、アモルファスシリコンの結晶化は、ＳｉＧｅ領域を中心に、ＳｉＧｅ領域３９Ｘからシリコン層（Ｎ層）３１Ｘへ、及び、ＳｉＧｅ領域３９Ｘからシリコン層（Ｐ層）３３Ｘへそれぞれ進み、アモルファスシリコンがポリシリコン（又は、単結晶シリコン）になる。
【０２６２】
これによって、アモルファスシリコンからなる各層３１Ｘ，３２Ｘ，３３Ｘの面積が小さくなったり、各層３１Ｘ，３２Ｘ，３３Ｘの膜厚が薄くなったりしても、アモルファスシリコンの結晶化が促進され、結晶化されたシリコンの結晶性は、向上する。
【０２６３】
それゆえ、素子のサイズが大きい場合より高い温度の加熱処理や複数回、長時間の加熱処理を行わずに、微細なサイズの非オーミック素子を構成するシリコン層の結晶性を改善できる。素子のサイズが小さくなるにしたがって、アモルファスシリコンの結晶化には大きな熱量が必要になるため、上記の効果は、素子のサイズが小さくなるにしたがって、大きくなる。さらに、シリコン層の非結晶化によってシリコン層が絶縁体になる、又は、シリコン層が電流を流さない状態になることも防止され、所定の動作で駆動する非オーミック素子を形成できる。
【０２６４】
加熱処理によって、アモルファスシリコンからポリシリコンが形成された後、導電層３６Ｘが、シリコン層３３Ｘ上に、形成される。導電層３６Ｘは、シリサイド層、金属層、又は、それらの積層構造から構成される。尚、導電層がシリサイド層である場合、シリサイド層を形成するための加熱処理（シリサイド処理）と、シリコンの結晶化のための加熱処理が共通であってもよい。
【０２６５】
尚、Ｇｅがシリコン層（ここでは、Ｉ層）内に形成される場合、薄い（例えば、原子層レベル）のＧｅ層が、ＳｉＧｅ領域３９Ｘ内に残存していてもよい。
【０２６６】
図１２Ｂは、本製造方法の一工程における、メモリセルアレイの第２方向に沿う断面工程図を示している。
【０２６７】
図１２Ｂに示されるように、メモリ素子の構成部材として、第１の電極層２５Ｘ、抵抗変化膜２１Ｘ及び第２の電極層２６Ｘが、導電層（例えば、シリサイド層）３９Ｘ上に順次堆積される。電極層２５Ｘ，２６Ｘは、例えば、ＣＶＤ法又はスパッタ法を用いて、形成される。抵抗変化膜２６Ｘは、例えば、スパッタ法、ＣＶＤ法、ＡＬＤ（Atomic Layer Deposition）法、ＭＯＣＶＤ（Metal-Organic CVD）法などが用いられて、形成される。
【０２６８】
電極層２５Ｘ，２６Ｘ及び抵抗変化膜２１Ｘの材料は、抵抗変化膜２５Ｘの抵抗値が可逆的に変化し、かつ、抵抗変化膜２５Ｘの変化した抵抗値が不揮発に維持される材料の組み合わせに基づいて、選択される。但し、抵抗変化膜２５Ｘ自体が、外部から与えられたエネルギー（例えば、電圧又は熱）によって、その抵抗値が可逆的に変化し、且つ、その抵抗値が変化した状態を維持する材料であれば、電極層２５Ｘ，２６Ｘの材料は限定されない。
【０２６９】
抵抗変化膜２６Ｘは、上述したように、金属酸化物、金属化合物、又は、有機物などが用いられる。
【０２７０】
図１２Ｃは、本製造方法の一工程における、メモリセルアレイの第２方向に沿う断面工程図を示している。
【０２７１】
図１２Ｃに示されるように、電極層２６Ｙ上に、所定の形状を有するマスク（図示せず）が、フォトリソグラフィ技術や側壁転写／加工技術などを用いて、形成される。例えば、ＲＩＥ（Reactive Ion Etching）法を用いたエッチングによって、マスクの下方の各層が、マスクの形状に応じて加工される。これによって、電極層２５Ｙ，２６Ｙ、抵抗変化膜２１Ｙ、導電層３５Ｙ，３６Ｙ及び各シリコン層３１Ｙ，３２Ｙ，３３Ｙが順次加工され、各層は、セルユニット毎に第２方向に分割される。
【０２７２】
これによって、基板１１上に、積層体１００が形成される。形成された積層体１００は、第１方向に延在する。
【０２７３】
積層体が形成されるのと同時に、基板１１上の導電層が加工され、基板１１上に、第１方向に延在する配線６０が形成される。
【０２７４】
この後、層間絶縁膜６９が、例えば、ＣＶＤ法や塗布法によって、隣接する積層体１００間に埋め込まれる。
【０２７５】
尚、この工程において、積層体１００を第１方向に分割する加工及び第２方向に延在する配線を形成する工程を行って、図２に示される第１のメモリセルアレイＭ１を形成してもよい。但し、クロスポイント型メモリセルアレイにおいて、図１２Ｃに示される工程の直後に、積層体１００を第１の方向に分割して、セルユニット（メモリセルアレイ）を形成する工程を行わずに、以下の図１２Ｄ乃至図１２Ｆに示される製造工程を用いて、セルユニット及びメモリセルアレイを形成することが好ましい。
【０２７６】
図１２Ｄは、本製造方法の一工程におけるメモリセルアレイの第２方向に沿う断面工程図を示し、図１２Ｅは、本製造方法の一工程における、メモリセルアレイの第１方向に沿う断面工程図を示している。
【０２７７】
図１２Ｄ及び図１２Ｅに示されるように、第１方向に延在する積層体１００及び層間絶縁膜６９上に、第２の配線となる導電層６５Ｘが、堆積される。そして、第２のメモリセルアレイのセルユニットを構成するための各層が、導電層６５Ｘ上に、順次堆積される。
【０２７８】
導電層６５Ｘ上に堆積される層の積層順序は、１つの配線（導電層６５Ｘ）を挟んでスタックされた２つのセルユニットが、図４のａ〜ｐに示される接続関係のうち、いずれの接続関係を有するかによって、異なる。
【０２７９】
ここでは、説明の簡単化のため、図４のａに示される接続関係を有する場合について、述べる。つまり、図１２Ｅに示される例では、導電層６５Ｘ上に積層される各層３５Ｘ’、３１Ｘ’，３２Ｘ’，３３Ｘ’，３６Ｘ’，２５Ｘ’，２１Ｘ’，２６Ｘ’の積層順序は、積層体１００を構成する各層の積層順序と同じである。導電層６５Ｘ上に積層される各層は、積層体１００を構成する各層と同じ製造工程によって、形成される。
【０２８０】
図１２Ｆは、本製造方法の一工程における、メモリセルアレイの第１方向に沿う断面工程図を示している。
【０２８１】
配線６０に対するエッチング選択比を確保し、フォトリソグラフィ技術や側壁転写／加工技術、ＲＩＥ法によって、図１２に示される各層２６Ｘ’，２１Ｘ’，２５Ｘ’，３６Ｘ’、３３Ｘ’，３２Ｘ’，３１Ｘ’，３５Ｘ’，６５Ｘ及びその下方に位置する配線６０上の積層体１００が加工される。  
これによって、各層２６Ｘ’，２１Ｘ’，２５Ｘ’，３６Ｘ’、３３Ｘ’，３２Ｘ’，３１Ｘ’，３５Ｘ’，６５Ｘが、第１方向に分割される。その下方において、第１方向に延在していた積層体１００は、セルユニット毎に第１方向に分割される。
【０２８２】
これによって、図１２Ｆに示されるように、第１方向に延在する配線６０と第２方向に延在する配線６５との間に、セルユニットＣＵ１が形成される。
【０２８３】
セルユニットＣＵ１において、非オーミック素子（例えば、ＰＩＮダイオード）３０は、その内部にＳｉＧｅ領域３９を有している。そして、非オーミック素子３０の上部の導電層３６上に、セルユニットＣＵ１のメモリ素子２０が形成される。
【０２８４】
また、エッチングは上層から順次実行されるため、積層体１００’が配線６５を挟んで、セルユニットＣＵ１上に形成される。積層体１００’は、配線６５と同様に、第１方向に分割されている。図１２Ｆに示される工程において、積層体１００’は、図１２Ｄに示されるのと同様に、第２方向に延在している。クロスポイント型メモリセルアレイにおいて、積層体１００’は、積層体１００’の第２方向に対する加工が実行されることによって、１層目のメモリセルアレイの上層（２層目）のメモリセルアレイＭ２のセルユニットＣＵ２になる。
【０２８５】
第１方向に隣接するセルユニットＣＵ１間、第１方向に隣接する積層体１００’間に、層間絶縁膜が埋め込まれる。
【０２８６】
尚、図１２Ｆに示される工程において、セルユニットが形成された部分の第２方向に沿う断面構造は、図１２Ｄに示される断面構造と同じになっている。
【０２８７】
ここで、積層体１００’上に、メモリセルアレイがさらに設けられる場合、図１２Ｄ乃至図１２Ｆに示される工程と同様の工程が、メモリセルアレイの積層数が所定の数になるまで、繰り返し実行される。
【０２８８】
尚、アモルファスシリコンをポリシリコンへ結晶化させるための加熱処理は、各層（メモリセルアレイ）ごとに行わずに、所定の積層数のメモリセルアレイが形成されてから、１度の加熱処理によって、実行されてもよい。
【０２８９】
図１２Ｄ乃至図１２Ｆに示されるように、基板１１上に、１層目のメモリセルアレイが形成されるのと同時に、２層目のメモリセルアレイに対する加工が行われる。
【０２９０】
このように、上層のメモリセルアレイを形成するための加工と下層のメモリセルアレイを加工するための工程が共通化されることによって、クロスポイント型メモリセルアレイを有する抵抗変化メモリの製造工程が、各層（各配線レベル）のメモリセルアレイ毎に第１方向及び第２方向に対する加工を行う場合に比較して、簡便になり、且つ、その製造コストが削減される。
【０２９１】
以上の工程によって、本実施形態に係る抵抗変化メモリが作製される。
【０２９２】
以上のように、非オーミック素子（ここでは、ＰＩＮダイオード）を構成する２以上の層３１Ｘ，３２Ｘ，３３Ｘのうち、シリコンを含む層（シリコン部）は、それらの層３１Ｘ，３２Ｘ，３３Ｘが堆積されるとき、アモルファスシリコンを用いて形成される。
【０２９３】
そして、それらの層の全体又はいずれか一部分に、ＳｉＧｅ領域３９（又は、Ｇｅ層）が形成される。
【０２９４】
アモルファスシリコンを結晶化するための加熱処理が実行されたとき、ＳｉＧｅ領域が含むゲルマニウムによって、シリコンを結晶化するために必要な熱量が低下する。また、ゲルマニウム又はシリコンゲルマニウムが、シリコンの結晶化を助長・促進する。
【０２９５】
このように、本実施形態の抵抗変化メモリの製造方法において、非オーミック素子のシリコン部内に設けられたＳｉＧｅ領域３９によって、アモルファスシリコンの結晶化が促進される。
【０２９６】
これによって、素子の微細化が進んでも、より高温（例えば、８００℃程度）、長時間、又は複数回の加熱処理を行わずに、アモルファスシリコン層から結晶性が改善されたポリシリコン層を形成することができる。
【０２９７】
それゆえ、本実施形態の抵抗変化メモリの第１の製造方法は、非オーミック素子が含むシリコン層の結晶化の不足又は結晶性の劣化によって生じる素子特性の劣化を抑制して、抵抗変化メモリの非オーミック素子を形成できる。
【０２９８】
また、上記のように、本実施形態の抵抗変化メモリの製造方法は、シリコン層を十分に結晶化するために、高い温度の加熱処理や、長時間／複数回の加熱処理を行わなくともよい。そのため、クロスポイント型抵抗変化メモリにおいて、シリコン基板上に形成された素子や、メモリセルアレイ内に形成された素子に対して、加熱処理による熱負荷を軽減できる。それゆえ、本実施形態の抵抗変化メモリの製造方法は、熱負荷による素子特性の劣化も抑制できる。
【０２９９】
したがって、本発明の実施形態に係る抵抗変化メモリの第１の製造方法によれば、素子を微細化し、素子特性の劣化を抑制した抵抗変化メモリを提供できる。
【０３００】
（ｂ）  第２の製造方法  
図１３を用いて、本発明の実施形態に係る抵抗変化メモリの第２の製造方法について、説明する。尚、第１の製造方法で述べた部材と共通する部材には同じ符号を付し、その説明を省略する。また、第１の製造方法と共通する工程について、ここでの説明は省略する。
【０３０１】
上述の第１の製造方法においては、セルユニットを構成する複数の層が、所定の形状（寸法）の積層体となるように加工される前に、ＳｉＧｅ領域３９が、非オーミック素子を構成するシリコン層内に形成される場合について説明した。但し、積層体が形成された後に、ＳｉＧｅ領域３９がシリコン層内に形成されてもよい。
【０３０２】
図１３に示されるように、積層体１００が形成された後に、ＳｉＧｅ領域３９が、イオン注入によって、アモルファスシリコン層３２Ｘ内に形成される場合、セルユニットの構造は、非オーミック素子（例えば、ＰＩＮダイオード）がメモリ素子上に積層された構造であることが、好ましい。
【０３０３】
例えば、図１３に示されるように、導電層６０Ｘ上に、電極層２５Ｘ、抵抗変化膜２１Ｘ及び電極層２６Ｘが順次堆積される。さらに、電極層２６Ｘ上に、３つのアモルファスシリコン層３１Ｘ，３２Ｘ，３３Ｘが、順次堆積される。
【０３０４】
そして、図１２Ｃに示す工程と同様に、フォトリソグラフィ技術及びＲＩＥ法によって、積層体１００が形成される。そして、隣接する積層体１００間に、層間絶縁膜６９が埋め込まれる。
【０３０５】
それから、ゲルマニウムが、イオン注入法を用いて、加工された積層体１００内のシリコン層３１Ｙ，３２Ｙ，３３Ｙの所定の位置（領域）に注入され、所定のシリコン層（ここでは、Ｉ層３２）内に、ゲルマニウム層５０Ｙが形成される。
【０３０６】
シリコン層３１Ｙ，３２Ｙ，３３Ｙが、導電層３５Ｘを挟んで、抵抗変化膜２１Ｙ上に設けられているため、抵抗変化膜２１Ｙに対して、イオン注入によるダメージは生じない。
【０３０７】
そして、図１２Ａで述べた工程と同様に、シリコンを結晶化させるための加熱処理を施すと、シリコン層（Ｉ層）３２Ｘ中のシリコンとゲルマニウム層５０Ｙ中のゲルマニウムとが化学反応し、Ｉ層内にＳｉＧｅ領域が形成される。また、この加熱処理によって、アモルファスシリコンがポリシリコンへと結晶化する。
【０３０８】
尚、形成されたＳｉＧｅ領域内に、ゲルマニウム層が残存してもよい。また、シリコンとゲルマニウムとの反応によってＳｉＧｅ領域が形成される場合、シリコン層内に形成されたゲルマニウム層５０Ｙのゲルマニウムの量（濃度）が少ない方が、残存するゲルマニウム層５０Ｙの他の領域への拡散を防止する観点から好ましい。
【０３０９】
第１の製造方法と同様に、添加されたゲルマニウム及び形成されたＳｉＧｅ領域が、シリコンの結晶化を促進・助長させ、アモルファスシリコンがポリシリコンへ結晶化する。これによって、シリコン層３１Ｘ，３２Ｘ，３３Ｘの結晶性が改善する。
【０３１０】
尚、メモリ素子が非オーミック素子上に積層された場合おいても、非オーミック素子を構成するシリコン層を１度加工し、積層されたシリコン層内の所定の位置に、イオン注入によって、ゲルマニウムを注入してもよい。この場合、メモリ素子を構成する各層を堆積及び加工する工程は、非オーミック素子を加工した後に、実行される。
【０３１１】
以上のように、本発明の実施形態に係る抵抗変化メモリの第２の製造方法においても、第１の製造方法と同様に、素子を微細化し、素子特性の劣化を抑制した抵抗変化メモリを提供できる。
【０３１２】
（６）  具体例  
図１４及び図１５を用いて、本実施形態の抵抗変化メモリの具体例について、説明する。
【０３１３】
上記のように、シリコンゲルマニウムは、Ｐ型シリコン層（Ｐ層）が含むボロン（Ｂ）の拡散を抑制する傾向がある。それゆえ、図９Ａの（ｂ）の構造や（ｅ）の構造の非オーミック素子（ＰＩＮダイオード）ように、ＳｉＧｅ領域３９がＰ層３３に設けられる、又は、ＳｉＧｅ領域３９がＰ層３３に接触（隣接）するようにＩ型シリコン層（Ｉ層）３２内に設けられることによって、非オーミック素子の逆バイアス特性が劣化するのを抑制できる。
【０３１４】
しかし、シリコンゲルマニウムは、Ｎ型シリコン層（Ｎ層）が含むリン（Ｐ）を拡散させる傾向もある。そのため、Ｎ層３１内にＳｉＧｅ領域を設けない、又は、Ｎ層が含むリンの拡散長を考慮して、ＳｉＧｅ領域をＮ層３１から離すことが好ましい。
【０３１５】
図１４は、Ｓｉ層（図中では、“ＬａｙｅｒＤ”と表示）とＮ型シリコン層（Ｎ層）（図中では、“ＬａｙｅｒＣ”と表示）との積層体（接合）におけるリン（Ｐ）の不純物濃度のプロファイルを示している。図１４の横軸（図中では“Ａ”と表示）は、Ｓｉ層とＮ層との積層体の深さ方向の寸法（単位：［ｎｍ］）に対応し、図１４の縦軸（図中では“Ｂ”と表示）はリン（Ｐ）の不純物濃度（単位：［ｃｍ−３］）に対応している。
【０３１６】
尚、積層体は、Ｓｉ層がＮ層上に設けられており、図１４の横軸における縦軸側が、第３方向における積層体（Ｓｉ層）の上面側、横軸における縦軸に対向する側が、第３方向における積層体（Ｎ層）の底部側である。
【０３１７】
一般に、リン（Ｐ）が拡散した領域は、ＳｉＧｅ層とＮ層との界面ＩＦからリンの不純物濃度が１０１８／ｃｍ−３になるまでの領域とみなすことができる。図１４に示される例では、リンの拡散長ＤＬは、例えば、２０ｎｍ程度である。
【０３１８】
図１５は、本実施形態の抵抗変化メモリの非オーミック素子として、ＰＩＮダイオードの具体的な一構造例を示している。
【０３１９】
図１５に示すように、リン（Ｐ）の拡散を考慮して、ＳｉＧｅ領域３９が、リンを含んでいるＮ層３１からリンの拡散長ＤＬ以上離れて、設けられることが好ましい。
【０３２０】
ＳｉＧｅ領域３９とＮ層３１との間には、例えば、真性（Ｉ型）のシリコン領域３８が設けられている。このシリコン領域３８の深さ方向（第３方向）の寸法（膜厚）は、その領域（層）３８の形成時において、少なくとも２０ｎｍ以上に設定される。但し、素子の形成時に加熱工程によるリンの拡散が起こるため、シリコン領域３８の厚さが最終的（非オーミック素子の完成時）に２０ｎｍ以下にもなりうるが、リンの拡散が助長されなければよい。尚、シリコン領域３８は、Ｎ層３１以外であれば、他の伝導型のシリコン層でもよい。
【０３２１】
図１５において、ＳｉＧｅ領域３９がＰ層３３内に延在し、Ｐ層３９はＳｉＧｅ領域を含んでいる。この場合においても、本例のように、ＳｉＧｅ領域３９がＮ層３１からリンの拡散長ＤＬ以上離れていれば、Ｐ層３３がＳｉＧｅ領域を含んでいても、リンがＰ層３３まで拡散するという問題は発生しない。
【０３２２】
これによって、リンを含むＮ型シリコン層（Ｎ層）を有している非オーミック素子３０に、ＳｉＧｅ領域３９が設けられても、ＳｉＧｅ領域３９をＮ層３３からリンの拡散長以上離して、素子３０内に設けることで、リンの拡散に起因する素子特性の劣化を抑制できる。
【０３２３】
また、本具体例において、Ｉ層３２の全体がＳｉＧｅ領域となっている場合に比較して、リンの拡散がＳｉＧｅ領域を含むＩ層に及ぼす影響が小さくなるので、Ｉ層の厚さを薄くできる。
【０３２４】
したがって、本実施形態の抵抗変化メモリの具体例においても、素子が微細化でき、素子の特性劣化を抑制できる。
【０３２５】
（７）  変形例  
図１６を用いて、本実施形態の抵抗変化メモリの変形例について、説明する。
【０３２６】
図７、図１１Ａ乃至図１１Ｃにおいては、層状のＳｉＧｅ領域３９が、非オーミック素子３０内に設けられている。
【０３２７】
但し、図１６に示すように、ドット状のＳｉＧｅ領域３９Ａ（以下、ＳｉＧｅドット３９Ａとよぶ）が、非オーミック素子３０内に設けられてもよい。本変形例において、ドット状とは、円柱体状、角柱体状、楕円体状、球体状、角錐体状及び円錐体状のいずれかを示す。図１６においては、角柱体状のＳｉＧｅドット３９Ａが示されているが、これに限定されない。
【０３２８】
ここでは、非オーミック素子３０として、ＰＩＮダイオードを例示する。
【０３２９】
ＳｉＧｅドット３９Ａは、例えば、Ｉ層３２内に、２次元に配置される。図１６において、Ｉ層３２内にのみに、ＳｉＧｅドット３９Ａが設けられているが、ＳｉＧｅドット３９Ａは、Ｎ層３１やＰ層３３などの他のシリコン層に設けられてもよい。
【０３３０】
図１６に示されるように、ＳｉＧｅドット３９ＡがＰＩＮダイオード（非オーミック素子）のシリコン部内に設けた場合においても、層状のＳｉＧｅ領域が非オーミック素子内に設けられた場合と同様に、アモルファスシリコンの結晶化を促進することができる。
【０３３１】
それゆえ、本変形例のように、ＳｉＧｅドット３９Ａをシリコン層内に設けた場合においても、非オーミック素子３０を構成するシリコン層（ポリシリコン層）の結晶性を改善できる。
【０３３２】
したがって、本実施形態の抵抗変化メモリの変形例においても、素子が微細化でき、素子の特性劣化を抑制できる。
【０３３３】
（８）  材料例  
以下、本実施形態の抵抗変化メモリの非オーミック素子の材料例を説明する。
【０３３４】
上述においては、非オーミック素子を構成する半導体層として、シリコンとシリコンゲルマニウムとを例示して、本発明の実施形態の抵抗変化メモリについて説明した。但し、本発明の実施形態は、アモルファス状の半導体層に対して加熱による結晶化を促進できる半導体材料であれば、シリコンとシリコンゲルマニウム以外の材料でもよい。
【０３３５】
例えば、結晶構造が類似した半導体材料、結晶の格子定数が近い（格子のミスフィットが小さい）半導体材料、加熱時の熱膨張率が近い半導体材料であれば、本発明の実施形態と実質的に同様の効果が得られる。
【０３３６】
それゆえ、シリコン及びシリコンゲルマニウム以外に、ＳｉＣ、Ｃ、ＧａＡｓ、酸化物半導体、窒化物半導体、炭化物半導体及び硫化物半導体のグループから選択することもできる。
【０３３７】
Ｐ型半導体層は、Ｐ型Ｓｉ、ＴｉＯ２、ＺｒＯ２、ＩｎＺｎＯｘ、ＩＴＯ、Ｓｂを含むＳｎＯ２、Ａｌを含むＺｎＯ、ＡｇＳｂＯ３、ＩｎＧａＺｎＯ４、ＺｎＯ−ＳｎＯ２の中から選択される１つ又は複数の組み合わせからなる材料であることが好ましい。
【０３３８】
Ｎ型半導体層は、Ｎ型Ｓｉ、ＮｉＯｘ、ＺｎＯ、Ｒｈ２Ｏ３、Ｎを含むＺｎＯ、Ｉｎを含むＺｎＯ、Ｌａ２ＣｕＯ４の中から選択される１つ又は複数の組み合わせからなる材料であることが好ましい。
【０３３９】
ＭＩＳダイオードなど、非オーミック素子を構成する絶縁層は、例えば、以下の材料から選択される。  
ａ）  酸化物  
・  ＳｉＯ２、Ａｌ２Ｏ３、Ｙ２Ｏ３、Ｌａ２Ｏ３、Ｇｂ２Ｏ３、Ｃｅ２Ｏ３、ＣｅＯ２、Ｔａ２Ｏ５、ＨｆＯ２、ＺｒＯ２、ＴｉＯ２、ＨｆＳｉＯ、ＨｆＡｌＯ、ＺｒＳｉＯ、ＺｒＡｌＯ、ＡｌＳｉＯ  
・  ＡＢ２Ｏ４ 
但し、Ａ及びＢは、同じ又は異なる元素で、かつ、Ａｌ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅの中から選択される１つ又は複数の組み合わせである。
【０３４０】
例えば、Ｆｅ３Ｏ４、ＦｅＡｌ２Ｏ４、Ｍｎ１＋ｘＡｌ２−ｘＯ４＋ｙ、Ｃｏ１＋ｘＡｌ２−ｘＯ４＋ｙ、ＭｎＯｘなど
・  ＡＢＯ３ 
但し、Ａ及びＢは、同じ又は異なる元素で、かつ、Ａｌ、Ｌａ、Ｈｆ、Ｔａ、Ｗ、Ｒｅ、Ｏｓ、Ｉｒ、Ｐｔ、Ａｕ、Ｈｇ、Ｔｌ、Ｐｂ、Ｂｉ、Ｃｅ、Ｐｒ、Ｎｄ、Ｐｍ、Ｓｍ、Ｅｕ、Ｇｄ、Ｔｂ、Ｄｙ、Ｈｏ、Ｅｒ、Ｔｍ、Ｙｂ、Ｌｕ、Ｓｃ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ｚｎ、Ｇａ、Ｇｅ、Ｙ、Ｚｒ、Ｎｂ、Ｍｏ、Ｔｃ、Ｒｕ、Ｒｈ、Ｐｄ、Ａｇ、Ｃｄ、Ｉｎ、Ｓｎの中から選択される１つ又は複数の複数の組み合わせである。
【０３４１】
例えば、ＬａＡｌＯ３、ＳｒＨｆＯ３、ＳｒＺｒＯ３、ＳＲＴｉＯ３など
ｂ）  酸窒化物  
・  ＳｉＯＮ、ＡｌＯＮ、ＹＯＮ、ＬａＯＮ、ＧｄＯＮ、ＣｅＯＮ、ＴａＯＮ、ＨｆＯＮ、ＺｒＯＮ、ＴｉＯＮ、ＬａＡｌＯＮ、ＳｒＨｆＯＮ、ＳｒＺｒＯＮ、ＳｒＴｉＯＮ、ＨｆＳｉＯＮ、ＨｆＡｌＯＮ、ＺｒＳｉＯＮ、ＺｒＡｌＯＮ、ＡｌＳｉＯＮ  
・  上述のａ）の酸化物の酸素元素の一部を窒素元素で置換した材料
特に、ＭＩＳダイオードを構成する絶縁層は、ＳｉＯ２、ＳｉＮ、Ｓｉ３Ｎ４、Ａｌ２Ｏ３、ＳｉＯＮ、ＨｆＯ２、ＨｆＳｉＯＮ、Ｔａ２Ｏ５、ＴｉＯ２、ＳｒＴｉＯ３のグループから選択されるのが好ましい。
【０３４２】
ＳｉＯ２、ＳｉＮ、ＳｉＯＮなどのＳｉ系の絶縁膜に関しては、酸素元素、窒素元素の濃度がそれぞれ１×１０１８／ｃｍ３以上であるものを含む。
【０３４３】
また、絶縁層は、欠陥準位を形成する不純物原子、又は、半導体／メタルドット（量子ドット）を含む材料を含む。
【０３４４】
ワード線／ビット線として機能する導電線は、Ｗ、ＷＮ、Ａｌ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、ＴｉＮ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＰｔＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＸｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘなどから選択される１つ又は複数の組み合わせから構成される。尚、導電線が複数の材料を用いて形成される場合、導電線の構成部材は、複数の材料の混晶層から構成される場合がある。
【０３４５】
電極層及び導電層は、金属元素単体または複数の混合物、シリサイドや酸化物、窒化物などが挙げられる。具体的には、Ｐｔ、Ａｕ、Ａｇ、Ｒｕ、Ｉｒ、Ｔｉ、Ｖ、Ｃｒ、Ｍｎ、Ｆｅ、Ｃｏ、Ｎｉ、Ｃｕ、Ａｌ、Ｒｈ、ＲｕＮ、ＴｉＮ、ＴａＮ、ＴｉＡｌＮ、ＴａＡｌＮ、ＳｒＲｕＯｘ、ＬａＮｉＯｘ、ＰｔＩｒＯｘ、ＰｔＲｈＯｘ、ＳｉＴｉＯｘ、ＷＳｉｘ、ＴａＳｉｘ、ＰｄＳｉｘ、ＰｔＳｉｘ、ＩｒＳｉｘ、ＥｒＳｉｘ、ＹＳｉｘ、ＨｆＳｉｘ、ＮｉＳｉｘ、ＣｏＳｉｘ、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘなどの中から選択された１つ又は複数の組み合わせからなる材料を用いて、電極層及び導電層は構成される。電極層及び導電層が複数の材料を用いて形成される場合、電極層及び導電層の構成部材は、複数の材料の混晶層から構成される場合がある。
【０３４６】
尚、Ｐ型シリコン層（Ｐ層）に対するシリサイドとして、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、ＮｄＳｉｘ、ＭｏＳｉｘ、ＨｆＳｉｘ、ＴａＳｉｘ、ＷＳｉｘ、ＰｄＳｉｘ、ＩｒＳｉｘ、ＰｔＳｉｘ、ＲｈＳｉｘ、ＲｅＳｉｘ、ＯｓＳｉｘの中から選択された１つ又は２つ以上の組み合わせからなる材料を用いることで、Ｐ型シリコン層とシリサイド層との界面抵抗を小さくできる。尚、２以上のシリサイドが、Ｐ型シリコン層（Ｐ層）に対する電極層（導電層）を形成するために用いられた場合、その電極層は２以上のシリサイドの混晶層から構成される場合がある。
【０３４７】
また、Ｎ型シリコン層（Ｎ層）に対するシリサイドとして、ＴｉＳｉｘ、ＶＳｉｘ、ＣｒＳｉｘ、ＭｎＳｉｘ、ＦｅＳｉｘ、ＣｏＳｉｘ、ＦｅＳｉｘ、ＣｏＳｉｘ、ＮｉＳｉｘ、ＮｄＳｉｘ、ＭｏＳｉｘ、ＨｆＳｉｘ、ＴａＳｉｘ、ＹＳｉｘ、ＹｂＳｉｘ、ＥｒＳｉｘ、ＨｏＳｉｘ、ＤｙＳｉｘ、ＧｄＳｉｘ、ＴｂＳｉｘの中から選択された１つ又は２つ以上の組み合わせからなる材料を用いることで、Ｎ型シリコン層とシリサイド層との界面抵抗を小さくできる。尚、２以上のシリサイドが、Ｎ型シリコン層（Ｎ層）に対する電極層（導電層）を形成するために用いられた場合、その電極層は２以上のシリサイドの混晶層から構成される場合がある。
【０３４８】
電極層は、拡散防止層又は接着層としての機能を同時に有していてもよい。
【０３４９】
但し、この電極層は、ＭＩＳダイオードを構成するメタル層を含む（併用可）。
【０３５０】
ＭＩＳダイオードを構成するメタル層は、  
ａ）. 単一元素または複数の金属元素の混合物、
ｂ）. 酸化物、炭化物、ホウ化物、窒化物若しくはケイ化物としての化合物金属、  
ｃ）. ＴｉＮｘ、ＴｉＣｘ、ＴｉＢｘ、ＴｉＳｉｘ、ＴａＣｘ、ＴａＢｘ、ＴａＮｘ、ＷＣｘ、ＷＢｘ、Ｗ、ＷＳｉｘ、ＴａＣｘ、ＴａＢｘ、ＴａＮｘ、ＴａＳｉｘ、ＬａＢｘ、ＬａＮｘ、ＬｓＳｉｘ、ＨｆＳｉｘ、Ｈｆ、ＹＳｉｘ、ＥｒＳｉｘ、ＮｉＳｉｘ、ＰｔＳｉｘ、ＰｄＳｉｘ、ＣｏＳｉｘ、ＭｎＳｉｘ、ＣｒＳｉｘ、ＦｅＳｉｘ
のうちの一つまたは複数の組み合わせから構成される。
【０３５１】
［その他］
本発明の例は、上述の実施形態に限定されるものではなく、その要旨を逸脱しない範囲で、各構成要素を変形して具体化できる。また、上述の実施形態に開示されている複数の構成要素の適宜な組み合せにより種々の発明を構成できる。例えば、上述の実施形態に開示される全構成要素から幾つかの構成要素を削除してもよいし、異なる実施形態の構成要素を適宜組み合わせてもよい。
【符号の説明】
【０３５２】
１：抵抗変化メモリ、２：メモリセルアレイ、ＣＵ，ＣＵ１，ＣＵ２：セルユニット、２０：メモリ素子、２１：抵抗変化膜、２５，２６：電極層、３０：非オーミック素子、３１，３２，３３：半導体層、３５，３６：導電層、３９，３９１，３９２，３９ｐ，３９ｎ：ＳｉＧｅ領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５Ａ】
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【図５Ｂ】
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【図６】
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【図７】
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【図８】
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【図９Ａ】
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【図９Ｂ】
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【図９Ｃ】
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【図１０】
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【図１１】
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【図１２Ａ】
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【図１２Ｂ】
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【図１２Ｃ】
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【図１２Ｄ】
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【図１２Ｅ】
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【図１２Ｆ】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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