(57)【特許請求の範囲】
【請求項１】
パターン変換工程を複数回行なうことによってパターンを形成する半導体装置製造方法に
おいて、
前記パターン変換工程のうち前後する二つのパターン変換工程における、それぞれのパ
ターン形成条件と前記パターン形成条件に基づき形成されるパターンの面内寸法ばらつき
量との関係を前記パターン変換工程毎に求め、
前記パターン変換工程のうちの前のパターン変換工程により形成される第１のパターン
の面内寸法ばらつき量と、前記パターン変換工程のうちの後のパターン変換工程により形
成される第２のパターンの面内寸法ばらつき量と、の合計量を、前記関係を基に求め、
前記合計量に基づき、前記前のパターン変換工程における前記第１のパターンの仕上が
り寸法と、前記後のパターン変換工程における前記第２のパターンの仕上がり寸法と、を
設定することを特徴とする半導体装置製造方法。
【請求項２】
パターン変換工程を複数回行なうことによってパターンを形成する半導体装置製造方法に
おいて、
リソグラフィ処理を用いて被処理層上に形成した第１の材料膜上に塗布されたレジスト
膜にマスクパターンを転写することによってレジストパターンを形成する第１のパターン
変換工程と、前記レジストパターンをマスクとして前記第１の材料膜を加工することによ
って該第１の材料膜に第１のパターンを形成する第２のパターン変換工程と、前記第１の
パターンにスリミングを行なうことによって第２のパターンを形成する第３のパターン変
換工程と、前記第２のパターンの側壁部に第２の材料膜からなる側壁パターンを形成する
第４のパターン変換工程と、前記第２のパターンまたは前記側壁パターンのいずれかを除
去し、残存するパターンをマスクとして前記被処理層を加工してパターンを形成する第５
のパターン変換工程と、を含む前記パターン変換工程のうち前後する二つのパターン変換
工程において、前のパターン変換工程で形成されるパターンの面内寸法ばらつき量と、後
のパターン変換工程におけるパターン形成条件と、後のパターン変換工程で形成されるパ
ターンの面内寸法ばらつき量との相関関係を求め、
前記相関関係に基づき、後のパターン変換工程で形成されるパターンの仕上がり寸法を
設定することを特徴とする半導体装置製造方法。
【請求項３】
前記パターン変換工程は、リソグラフィ処理を用いて被処理層上に形成した第１の材料膜
上に塗布されたレジスト膜にマスクパターンを転写することによってレジストパターンを
形成する第１のパターン変換工程と、前記レジストパターンをマスクとして前記第１の材
料膜を加工することによって該第１の材料膜に第１のパターンを形成する第２のパターン
変換工程と、前記第１のパターンにスリミングを行なうことによって第２のパターンを形
成する第３のパターン変換工程と、前記第２のパターンの側壁部に第２の材料膜からなる
側壁パターンを形成する第４のパターン変換工程と、前記第２のパターンまたは前記側壁
パターンのいずれかを除去し、残存するパターンをマスクとして前記被処理層を加工して
パターンを形成する第５のパターン変換工程と、を含むことを特徴とする請求項１記載の
半導体装置製造方法。
【請求項４】
前記パターン形成条件は、前記第１のパターン変換工程における前記レジストパターンの
設計寸法、前記第２のパターン変換工程における加工変換差、前記第３のパターン変換工
程における前記スリミング量、前記第４のパターン変換工程における前記側壁パターンの
堆積量又は寸法、及び前記第５のパターン変換工程における加工変換差のいずれか一つを
含むプロセス条件であることを特徴とする請求項２又は３記載の半導体装置製造方法。
【請求項５】
パターン変換工程を複数回行なうことによって形成されるパターンの寸法を設定するため
のプログラムであって、
前記パターン変換工程のうち前後する二つのパターン変換工程における、それぞれのパ
ターン形成条件と前記パターン形成条件に基づき形成されるパターンの面内寸法ばらつき
量との前記パターン変換工程毎の関係を基に、前記パターン変換工程のうちの前のパター
ン変換工程により形成される第１のパターンの面内寸法ばらつき量と、前記パターン変換
工程のうちの後のパターン変換工程により形成される第２のパターンの面内寸法ばらつき
量と、の合計量を求め、
前記合計量に基づき、前記前のパターン変換工程における前記第１のパターンの仕上が
り寸法と、前記後のパターン変換工程における前記第２のパターンの仕上がり寸法と、を
設定する手順を、コンピュータに実行させることを特徴とするパターン寸法設定プログラ
ム。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、パターン変換工程を複数回行なうことによってパターンを形成する半導体装置製造方法および各パターン変換工程において形成される各パターンの最適寸法を設定するパターン寸法設定プログラムに関する。
【背景技術】
【０００２】
半導体集積回路開発においてパターン寸法の微細化は年々加速している状況にある。このパターン寸法微細化の推進は光リソグラフィ技術が担っており、今後もパターン寸法の微細化の流れは暫く続くものと考えられる。光リソグラフィのパターン寸法（ハーフピッチ：ＨＰ）は、そのパターン寸法を実現するために用いられる露光装置の波長（λ）とレンズ開口数（ＮＡ）とを用いた次式に示されるレーリーの式で記述される。
ＨＰ＝ｋ1×λ／ＮＡ
【０００３】
パターンピッチが市場の要求（コスト、デバイス性能）で決定されるとすると、この式に含まれるｋ1ファクタは、それを実現するリソグラフィ技術の困難度を示す値（具体的には、レジスト性能、装置コントロール、レチクルのパターンやプロセスコントロールによって主に決まるプロセス定数）となる。つまり、ｋ1ファクタが小さいと、リソグラフィが困難となることを示している。
【０００４】
近年の半導体デバイスの微細化の加速は、理論上のリソグラフィの限界であるｋ1＝０．２５を下回るパターン寸法をも要求してきている。この領域では、リソグラフィで形成可能となる最小パターンピッチよりも微細なパターンピッチの形成手法が求められる。このような手法の一つとして、側壁プロセスを用いた微細加工方法が従来提案されている（たとえば、特許文献１および特許文献２参照）。
【０００５】
この従来の側壁プロセスによる微細加工方法の一例について説明する。まず、基板などの被処理層上に犠牲膜を積層し、リソグラフィ工程及び加工工程によって犠牲膜をパターニングする。次いで、所望の厚さの側壁材料を堆積してから、犠牲膜パターンの側壁以外の部分に形成された側壁材料を除去し、さらに犠牲膜パターンの側壁部を残すように犠牲膜を除去する。そして、この側壁部をマスクとしてエッチング処理を行なうことによって、被処理層に所望のパターンを形成する。
【０００６】
しかしながら、この側壁プロセスにおいては、レジストパターンをマスクとして被処理層をパターンニングする従来のプロセスと比較し、犠牲膜の加工、側壁材料の堆積、側壁材料の除去、犠牲膜の除去、側壁部をマスクとしたエッチング処理などの複雑な加工処理を行なっているため、各処理によって形成される各パターンの寸法ばらつきがそれぞれ影響し、被処理層に最終的に形成されるパターン寸法が面内で大きくばらつくという問題があった。たとえば、この側壁プロセスを配線パターンに適用してスペース寸法に大きくばらつきが生じた場合には、配線間容量が大きくなり、回路スピードが遅くなってしまう。また、この側壁プロセスをゲートパターンに適用した場合、ライン寸法のばらつきによってトランジスタの短チャネル化が生じトランジスタが正常に機能しなくなる場合や、トランジスタの長チャネル化が生じ電流値が不十分となり回路スピードが遅くなったりする場合が発生する。
【０００７】
【特許文献１】米国特許第６３８３９５２号明細書
【特許文献２】米国特許第６４７５８９１号明細書
【発明の開示】
【発明が解決しようとする課題】
【０００８】
本発明は、パターン寸法の面内ばらつきを抑制することができる半導体装置製造方法および最適寸法設定プログラムを提供することを目的とする。
【課題を解決するための手段】
【０００９】
本発明の一態様によれば、パターン変換工程を複数回行なうことによってパターンを形成
する半導体装置製造方法において、前記パターン変換工程のうち前後する二つのパターン
変換工程における、それぞれのパターン形成条件と前記パターン形成条件に基づき形成さ
れるパターンの面内寸法ばらつき量との関係を前記パターン変換工程毎に求め、前記パタ
ーン変換工程のうちの前のパターン変換工程により形成される第１のパターンの面内寸法
ばらつき量と、前記パターン変換工程のうちの後のパターン変換工程により形成される第
２のパターンの面内寸法ばらつき量と、の合計量を、前記関係を基に求め、前記合計量に
基づき、前記前のパターン変換工程における前記第１のパターンの仕上がり寸法と、前記
後のパターン変換工程における前記第２のパターンの仕上がり寸法と、を設定することを
特徴とする半導体装置製造方法が提供される。
本発明の一態様によれば、パターン変換工程を複数回行なうことによってパターンを形
成する半導体装置製造方法において、リソグラフィ処理を用いて被処理層上に形成した第
１の材料膜上に塗布されたレジスト膜にマスクパターンを転写することによってレジスト
パターンを形成する第１のパターン変換工程と、前記レジストパターンをマスクとして前
記第１の材料膜を加工することによって該第１の材料膜に第１のパターンを形成する第２
のパターン変換工程と、前記第１のパターンにスリミングを行なうことによって第２のパ
ターンを形成する第３のパターン変換工程と、前記第２のパターンの側壁部に第２の材料
膜からなる側壁パターンを形成する第４のパターン変換工程と、前記第２のパターンまた
は前記側壁パターンのいずれかを除去し、残存するパターンをマスクとして前記被処理層
を加工してパターンを形成する第５のパターン変換工程と、を含む前記パターン変換工程
のうち前後する二つのパターン変換工程において、前のパターン変換工程で形成されるパ
ターンの面内寸法ばらつき量と、後のパターン変換工程におけるパターン形成条件と、後
のパターン変換工程で形成されるパターンの面内寸法ばらつき量との相関関係を求め、前
記相関関係に基づき、後のパターン変換工程で形成されるパターンの仕上がり寸法を設定
することを特徴とする半導体装置製造方法が提供される。
【００１０】
本発明の一態様によれば、パターン変換工程を複数回行なうことによって形成されるパターンの寸法を設定するためのプログラムであって、前記パターン変換工程のうち前後する二つのパターン変換工程における、それぞれのパターン形成条件と前記パターン形成条件に基づき形成されるパターンの面内寸法ばらつき量との前記パターン変換工程毎の関係を基に、前記パターン変換工程のうちの前のパターン変換工程により形成される第１のパターンの面内寸法ばらつき量と、前記パターン変換工程のうちの後のパターン変換工程により形成される第２のパターンの面内寸法ばらつき量と、の合計量を求め、前記合計量に基づき、前記前のパターン変換工程における前記第１のパターンの仕上がり寸法と、前記後のパターン変換工程における前記第２のパターンの仕上がり寸法と、を設定する手順を、コンピュータに実行させることを特徴とするパターン寸法設定プログラムが提供される。
【発明の効果】
【００１１】
本発明によれば、パターン寸法の面内ばらつきを抑制することができるという効果を奏する。
【発明を実施するための最良の形態】
【００１２】
以下に添付図面を参照して、本発明にかかる半導体装置の製造方法およびパターン寸法設定プログラムの最良な実施の形態を詳細に説明する。なお、これらの実施の形態により本発明が限定されるものではない。また、以下の実施の形態で用いられる半導体装置の断面図は模式的なものであり、層の厚みと幅との関係や各層の厚みの比率などは現実のものとは異なる。また、以下で示す膜厚は一例であり、これに限定されるものではない。
【００１３】
図１は、本発明の実施の形態にかかる半導体装置製造方法の処理工程を示す図である。図１に示すように、本実施の形態にかかる半導体装置製造方法は、半導体装置を構成する各回路パターンの仕上がり寸法を設定する仕上がりパターン設定処理（ステップＳ２）を行なった後に、この仕上がりパターン設定処理において設定された仕上がり寸法となるように側壁プロセスを用いて各パターンを実際に形成する回路パターン形成処理（ステップＳ４）を行なって半導体装置を製造する。この側壁プロセスは、被処理層上の材料膜または被処理層を加工して、材料膜または被処理層を、側壁部を含む所定の各パターンに形成するパターン変換工程を複数回行なうことによって、被処理層をターゲットとなる最終パターンに形成するものである。
【００１４】
ここで、側壁プロセスの各工程について説明する。まず、図２−１〜図２−６を参照し、側壁プロセスの一例について説明する。図２−１〜図２−６は、回路パターン形成工程において行なわれるパターン変換工程の一例を説明する図である。図２−１（ａ）〜図２−６（ａ）は、各パターン変換工程において形成されるパターンの一例を示す平面図であり、図２−１（ｂ）〜図２−６（ｂ）は、図２−１（ａ）〜図２−６（ａ）のＡＡ線断面図をそれぞれ示す図である。また、図２−１〜図２−６は、セル領域Ｓｃおよび周辺回路領域Ｓａの双方に形成される各パターンを示している。
【００１５】
まず、側壁プロセスにおいては、ターゲットとなる最終パターンに形成される被処理層上に、犠牲膜として機能するハードマスク層（第１の犠牲膜）を形成後、レジスト膜を塗布する。このハードマスク層は、たとえばポリシリコン、アモルファスシリコンなどによって形成される。その後、リソグラフィ処理を用いてハードマスク層上に塗布されたレジスト膜にマスクパターンを転写することによって、図２−１に示すように、被処理層１３ａ上に形成されたハードマスク層１２ａ上にレジストパターン１１を形成する第１のパターン変換工程が行なわれる。なお、ハードマスク層１２ａは、複数の膜を積層した積層膜（例えば、カーボンを含む反射防止膜とＳＯＧ膜を含む積層膜）であってもよい。この第１のパターン変換工程において形成されるレジストパターン１１のラインおよびスペースの合計寸法量は、ターゲットとなる最終パターンのラインおよびスペースの合計寸法量の２倍の寸法量となるように形成される。
【００１６】
次いで、レジストパターン１１をマスクとしてハードマスク層１２ａを選択的にエッチング加工することによって、図２−２に示すように、ハードマスク層１２ａを構成する材料膜からなるハードマスクパターン１２ｂを形成する第２のパターン変換工程が行なわれる。なお、レジストパターン１１は、ハードマスクパターン１２ｂ形成後、除去される。
【００１７】
そして、ハードマスクパターン１２ｂにウェットエッチング処理などのスリミング処理を行なうことによって、図２−３に示すように、所定のサイズまでスリミングされたハードマスクパターン１２を形成する第３のパターン変換工程が行なわれる。もちろん、このハードマスクパターン１２は、ハードマスク層１２ａを構成する材料膜からなる。この第３のパターン変換工程では、ハードマスクパターン１２ｂを、たとえば、約半分の寸法になるまでスリミングする。
【００１８】
つぎに、ハードマスクパターン１２全面および被処理層１３ａ上に側壁パターンとなる膜を堆積させる。この側壁パターンとなる膜は、たとえばＳｉＮであり、ハードマスクパターン１２とエッチング選択比が十分に取れる材料である。その後、ＲＩＥなどによりエッチング処理を行ってハードマスクパターン１２の側壁部のみに側壁材料を残すようにすることによって、図２−４に示すように、側壁パターン１４を形成する。ハードマスクパターン１２の側壁部に側壁パターン１４を形成する工程は、第４のパターン変換工程となる。
【００１９】
次いで、図２−５に示すように、ハードマスクパターン１２を除去する。この場合、周辺回路領域Ｓａにおけるパターン寸法は、セル領域Ｓｃにおけるパターン寸法よりも大きな寸法であることから、ハードマスクパターン１２が残存するように、周辺回路領域Ｓａのみを保護膜で覆ってハードマスクパターン除去工程を行う。この結果、セル領域Ｓｃのハードマスクパターン１２のみが除去され、周辺回路領域Ｓａのハードマスクパターン１２は、側壁パターン１４とともに残存する。
【００２０】
その後、残存する側壁パターン１４をマスクとして被処理層１３ａを選択的にエッチング加工することによって、被処理層１３ａに最終パターン１３を形成する第５のパターン変換工程が行われ、図２−６に示すように、ターゲットとなる最終パターン１３を形成することができる。
【００２１】
この側壁プロセスの各工程では、各工程において形成されるパターン寸法に面内ばらつきが現れる。図３は、図２−１〜図２−６に示されるパターン変換工程において設定するパターン形成条件（例えば、以下に述べるレジストパターンの設計（ターゲット）寸法、ハードマスクの加工変換差やスリミング量、側壁パターンの堆積量や寸法、及び被処理層の加工変換差である）を変動させたときの各パターンの面内寸法ばらつき量を示す図である。図３（ａ）の曲線Ｒ１１に示すように、レジストパターン１１の設計ライン／スペース寸法（ＨＰ１１）を変動させた場合には、ラインとスペースとの差が大きくなるにしたがってレジストパターン１１の面内寸法ばらつきが大きくなる。また、ハードマスクパターン１２ｂは、図３（ｂ）の曲線Ｒｄ１２に示すようにレジストパターン１１からハードマスクパターン１２ｂへの加工変換差の絶対値が大きくなるにしたがって面内寸法ばらつきが大きくなり、ハードマスクパターン１２の面内寸法ばらつきは、図３（ｃ）の曲線Ｒ１２に示すようにハードマスクパターン１２ｂのスリミング量が大きい場合およびスリミング量が小さい場合に大きくなり、側壁パターン１４のパターン寸法は、図３（ｄ）の曲線Ｒ１４に示すように側壁膜の堆積量が多い場合および少ない場合に、面内寸法ばらつきが大きくなり、ハードマスクパターン１２除去後の側壁パターン１４のパターン寸法は、図３（ｅ）の曲線Ｒ１４ａに示すように側壁パターン寸法が広い場合および狭い場合に面内寸法ばらつきが大きくなる。そして、最終パターン１３は、図３（ｆ）に示すように側壁パターン１４ａから最終パターン１３への加工変換差の絶対値が大きくなるにしたがって面内寸法ばらつきが大きくなる。各工程において形成されるパターン寸法の面内ばらつきは、実験或いはシミュレーションにより求められ、各工程におけるパターン形成条件と形成されるパターン寸法の面内ばらつきの関係を導き出す。
【００２２】
従来の側壁プロセスでは、各工程で形成される各パターンが、ターゲットとなる最終パターン１３サイズに合わせ込まれた寸法となるように各処理条件を設定していた。たとえば、最終パターンがレジストパターンの倍ピッチになるようにしたい場合には、レジストパターンは図３（ａ）に示すように最終パターン寸法（ＨＰ）の２倍の寸法である（Ｌ０１１）となるようにリソグラフィ条件が設定されていた。また、レジストパターン１１からハードマスクパターン１２ｂへの加工変換差は図３（ｂ）に示すように０となるように合わせ込まれ、ハードマスクパターン１２ｂに対するスリミング量は図３（ｃ）に示すように最終パターン寸法（ＨＰ）と同寸法であるＬ０１２に設定され、側壁パターン１４のパターン寸法は図３（ｄ），（ｅ）に示すように最終パターン寸法と同寸法であるＬ０１４に設定されていた。そして、側壁パターン１４から最終パターン１３への加工変換差は０となるように設定されることによって、最終パターンの寸法をターゲット寸法に合わせ込んでいた。
【００２３】
すなわち、従来の側壁プロセスにおいては、各工程で形成される各パターンのパターン寸法がターゲットとなる最終パターン１３サイズに合わせ込まれた寸法となるように各処理条件を設定しており、面内の寸法ばらつきについては特に厳格に考慮していなかった。しかしながら、側壁プロセスでは、犠牲膜の加工、側壁材料の堆積、側壁材料の除去、犠牲膜の除去、側壁部をマスクとしたエッチング処理などの複雑な処理を行なっているため、各パターン変換工程によって形成される各パターンの寸法ばらつきがそれぞれ強く影響し、結果的に、被処理層に最終的に形成されるパターン寸法が面内で大きくばらつくという問題があった。
【００２４】
これに対し、本実施の形態においては、各パターン変換工程ごとに形成される各パターンのパターン寸法が、ターゲットとなる最終パターン１３サイズに合わせ込んだ寸法となるように各処理条件を設定するだけでなく、被処理層に最終的に形成される最終パターン１３の面内寸法ばらつきが小さくなるように、各パターン変換工程において、パターン形成条件を適切に設定し、形成される各パターンの仕上がり寸法を設定している。
【００２５】
まず、図１に示すパターン設定処理において各パターンの仕上がり寸法を設定する寸法設定装置について説明する。図４は、各パターンの仕上がり寸法を設定する寸法設定装置の構成を示すブロック図である。図４に示す寸法設定装置１は、パターン変換工程を複数回行なうことによってパターンを形成する半導体装置製造方法において、パターン変換工程の前後する少なくとも二つのパターン変換工程における、それぞれのパターン形成条件とパターン形成条件に基づき形成されるパターンの面内寸法ばらつき量との関係を基に求められた、少なくとも二つのパターン変換工程により形成されるパターンの面内寸法ばらつき量の合計量に基づき、少なくとも二つのパターン変換工程の各パターンの仕上がり寸法を設定する。
【００２６】
図４に示すように、寸法設定装置１は、制御部２と、入力部３と、演算部４と、データベース５と、出力部６とを備える。制御部２は、ＣＰＵやメモリ等を用いて構成され、寸法設定装置１の各部の処理および動作を制御する。制御部２は、これらの各構成部位に入出力される情報について所定の入出力制御を行い、かつ、この情報に対して所定の情報処理を行なう。入力部３は、キーボード、マウス等を用いて構成され、各パターンの仕上がり寸法の設定に必要な諸情報や設定処理動作の指示情報等を外部から取得する。
【００２７】
演算部４は、入力部３などを介して取得した各パターン変換工程において形成される各パターン形成条件を変動させたときの各パターンの面内寸法ばらつき量をもとに、シミュレーション処理やデータベース５内の情報検索処理などを行なって、各パターン変換工程における面内寸法ばらつき量の合計量を求め、該求めた面内寸法ばらつき量の合計量をもとに各パターン変換工程で形成される各パターンの仕上がり寸法を設定する。
【００２８】
データベース５は、情報を磁気的に記憶するハードディスクなどを用いて構成され、各パターンの仕上がり寸法の設定に必要な諸情報を記憶する。出力部６は、ディスプレイ、プリンタ、スピーカー等を用いて構成され、検体の分析結果を含む諸情報を出力する。また、出力部６は、図示しない通信ネットワークを介して外部装置に諸情報を出力する。
【００２９】
そして、図１に示す仕上がりパターン設定処理について説明する。図５は、図４に示す寸法設定装置１が行なう仕上がりパターン設定処理の各処理手順を示すフローチャートである。
【００３０】
図５に示すように、まず、演算部４は、仕上がりパターン設定処理においては、各工程の面内寸法ばらつき量を取得する（ステップＳ１２）。演算部４は、図３（ａ）〜図３（ｆ）に示す曲線Ｒ１１，Ｒｄ１２，Ｒ１２，Ｒ１４，Ｒ１４ａ，Ｒｄ１３に例示する各工程の面内寸法ばらつき分布を取得する。演算部４は、実験的に求められた各工程の面内寸法ばらつき分布を入力部３を介して取得してもよく、シミュレーション処理を行なうことによって各工程の面内寸法ばらつき分布を取得してもよく、また、データベース５または図示しない通信ネットワークを介して各工程の面内寸法ばらつき分布を取得してもよい。
【００３１】
そして、演算部４は、該取得した面内寸法ばらつき量をもとに、全パターン変換工程を通しての面内寸法ばらつき量の合計量を取得する（ステップＳ１６）。
【００３２】
演算部４は、曲線Ｒ１１，Ｒｄ１２，Ｒ１２，Ｒ１４，Ｒ１４ａ，Ｒｄ１３に示された面内寸法ばらつき量を積算して、図３（ｇ）の曲線Ｒｔに示すように、各パターン変換工程における面内寸法ばらつき量の合計量を取得する。
【００３３】
つぎに、演算部４は、リソグラフィマージンから設定されるパターンの寸法許容範囲および所望の歩留まりを達成できる面内寸法ばらつき許容範囲を取得する（ステップＳ１８）。
【００３４】
まず、リソグラフィマージンについて説明する。図６は、リソグラフィマージンとパターン寸法（ＨＰ）との関係図である。このリソグラフィマージンは、実際に使用する露光量に対する焦点深度であり、リソグラフィマージンが足りない条件では、リソグラフィ処理が適正に行なえないため、リソグラフィ処理実行可能な程度のリソグラフィマージンとなるパターン寸法を設定しなければならない。たとえば、リソグラフィ処理実行可能なリソグラフィマージンが図６に示すＭｐ以上である場合には、図６に示す範囲Ｔｐがパターン寸法の許容範囲として設定される。そして、図７に示すように、所望の歩留まりから算出した面内寸法ばらつきの許容範囲が範囲Ｔｙである場合には、この所望の歩留まりを達成可能である範囲Ｔｙと、図６に示すリソグラフィマージンから設定されるパターン寸法の許容範囲である範囲Ｔｐとをともに満たす領域ＳｙがステップＳ１８における許容範囲となる。演算部４は、データベース５内に記憶された情報、入力部３から入力された情報、シミュレーション処理によって得られた演算結果などから、この許容範囲Ｓｙを取得する。
【００３５】
そして、演算部４は、取得した寸法許容範囲および面内ばらつき許容範囲を満たす面内寸法ばらつき量の合計量から面内寸法ばらつき量の最適値を取得する（ステップＳ２０）。さらに、最終パターン１３がレジストパターン１１の倍ピッチになるようにしたい場合であって最終パターン１３を所望のパターン寸法（ＨＰ）にするためには、各パターン変換工程のパターン形成条件である、レジストパターン１１の寸法（Ａ）、ハードマスクパターン１２ｂに対するスリミング量（Ｂ）、側壁パターン１４のパターン寸法（Ｃ）、側壁パターン１４から最終パターン１３への加工変換差（Ｄ）との関係は、以下の（１）〜（３）式を満たす必要がある。
Ａ−Ｂ＋Ｃ＝ＨＰ×２                                              ・・・（１）
Ｃ＋Ｄ＝ＨＰ                                                      ・・・（２）
Ａ−Ｂ−Ｄ＝ＨＰ                                                  ・・・（３）
【００３６】
したがって、演算部４は、取得したソグラフィマージンから設定されるパターンの寸法許容範囲および所望の歩留まりを達成できる面内ばらつき許容範囲から、（１）〜（３）式を満たす各パターン形成条件に対応する面内寸法ばらつき量の合計量を求め、求めた各面内寸法ばらつき量の合計量のうち最も小さい面内寸法ばらつき量の合計量を最適値として取得する。演算部４は、たとえば、図７に示す範囲Ｓｙの面内寸法ばらつき量の合計量のうち合計量Ｌ１０を面内寸法ばらつき量の合計量の最適値として取得する。
【００３７】
次いで、演算部４は、この面内寸法ばらつき量の合計量の最適値を満たすように各工程における各パターン形成条件、さらには各パターンの仕上がり寸法を設定する（ステップＳ２２）。たとえば、図３（ｇ）に示すように面内寸法ばらつき量の合計量の最適値がＬ１０である場合には、この最適値Ｌ１０に対応する各パターン寸法を、各パターン変換工程において形成されるパターンの仕上がり寸法として設定する。
【００３８】
すなわち、第１のパターン変換工程において形成されるレジストパターン１１の仕上がり寸法は、図３（ａ）に示すように、最適値Ｌ１０に対応するＬ１１に設定される。たとえば、レジストパターンのライン／スペース寸法は、従来の側壁プロセスでは約７０〔ｎｍ〕／約７０〔ｎｍ〕に設定されていたのに対し、本実施の形態では、面内寸法ばらつき量の合計量が少なくなるように約７５〔ｎｍ〕／約７５〔ｎｍ〕に設定される。また、レジストパターン１１からハードマスクパターン１２ｂへの加工変換差は、図３（ｂ）に示すように、最適値Ｌ１０に対応するＤ１２となるように設定される。また、ハードマスクパターン１２ｂに対するスリミング量は、図３（ｃ）に示すように、最適値Ｌ１０に対応するＬ１２に設定される。たとえば、最終パターン１３のライン／スペース寸法が約３５〔ｎｍ〕／約３５〔ｎｍ〕である場合、ハードマスクパターン１２ｂに対するスリミング量は、従来の側壁プロセスでは約３５〔ｎｍ〕に設定されていたのに対し、本実施の形態では約２０〔ｎｍ〕に設定される。また、側壁パターン１４のパターン寸法は、図３（ｄ）に示すように、最適値Ｌ１０に対応するＬ１４に設定される。たとえば、側壁パターン１４のパターン寸法は、従来の側壁プロセスでは最終パターン１３のパターン寸法と同寸法である約３５〔ｎｍ〕に設定されていたのに対し、本実施の形態では約３０〔ｎｍ〕に設定される。また、ハードマスクパターン１２除去後の側壁パターン１４のパターン寸法は、図３（ｅ）に示すように、最適値Ｌ１０に対応するＬ１４ａに設定される。そして、側壁パターン１４から最終パターン１３への加工変換差は、図３（ｆ）に示すように、最適値Ｌ１０に対応するＤ１３に設定される。たとえば、側壁パターン１４から最終パターン１３への加工変換差は、従来の側壁プロセスでは０となるように設定されていたのに対し、本実施の形態では約５〔ｎｍ〕に設定される。
【００３９】
そして、寸法設定装置１は、演算部４によって設定された各パターンの仕上がり寸法を出力部６から出力し（ステップＳ２４）、仕上がりパターン設定処理を終了する。本実施の形態においては、この仕上がりパターン設定処理において設定された仕上がり寸法となるように用いて各パターンを実際に形成する回路パターン形成処理（ステップＳ４）を行なって半導体装置を製造している。すなわち、本実施の形態では、第１〜第５のパターン変換工程は、仕上がり寸法設定工程において設定された仕上がり寸法となるように各パターンを形成する。
【００４０】
このように、本実施の形態においては、面内寸法ばらつき量の合計量が少なくなるように各パターン変換工程において形成される各パターンの形成条件、さらには各パターンの仕上がり寸法を設定して、この設定した仕上がり寸法となるように各パターンを実際に形成するため、被処理層に最終的に形成されるパターン寸法の面内ばらつきを抑制した半導体装置を製造することが可能になる。したがって、本実施の形態によれば、各パターンのスペース寸法やライン寸法の面内ばらつきが適切に抑制されるため、配線間容量の増大による回路スピードの遅延化、トランジスタの短チャネル化によるトランジスタ異常、および、トランジスタの長チャネル化による回路スピード遅延化を防止した半導体装置を製造することができる。
【００４１】
なお、本実施の形態においては、ハードマスクパターン１２を除去し、残存させた側壁パターン１４をマスクとして被処理層１３ａに最終パターン１３を加工する側壁プロセスに適用した場合を例に説明したが、もちろん、これに限らず、側壁パターン１４を除去し、残存させたハードマスクパターン１２と側壁パターン１４の除去前に堆積させた第２のハードマスクパターン２１５とをマスクとして被処理層１３ａに最終パターンを形成する側壁プロセスに適用することも可能である。また、ハードマスクパターン１２をスリミングするのではなく、ハードマスク１２の加工工程の前に予めレジストパターン１１をスリミングしておくこともできる。
【００４２】
この側壁パターン１４を除去し、残存させたハードマスクパターン１２と側壁パターン１４の除去前に堆積させた第２のハードマスクパターン２１５とをマスクとして被処理層１３ａに最終パターンを形成する側壁プロセスについて説明する。
【００４３】
ターゲットとなる最終パターンに形成される被処理層上に、犠牲膜として機能するハードマスク層（第１の犠牲膜）を形成し、レジスト膜を塗布後、図２−１〜図２−４に示す処理工程と同様に、第１〜第４のパターン変換工程を行なう。その後、ハードマスクパターン１２および側壁パターン１４全面および被処理層１３ａ上に第２のハードマスクとなる膜を堆積させる。この第２のハードマスクとなる膜は、側壁パターン１４とエッチング選択比が十分に取れる材料である。次いで、ＣＭＰ処理を行ない、側壁パターン１４間のみに第２のハードマスクとなる膜を残すようにすることによって、図８−１に示すように、側壁パターン１４間に第２のハードマスクパターン２１５を形成する。次いで、図８−２に示すように、側壁パターン１４を除去し、ハードマスクパターン１２と第２のハードマスクパターン２１５とを残存させる。そして、残存するハードマスクパターン１２と第２のハードマスクパターン２１５とをマスクとして被処理層１３ａを選択的にエッチング加工することによって、被処理層１３ａに最終パターン２１３を形成する第５のパターン変換工程が行われ、図８−３に示すように、ターゲットとなる最終パターン２１３を形成することができる。なお、図８−１〜図８−３は、セル周辺領域についてのみ示した図である。
【００４４】
この側壁プロセスにおいても、演算部４は、図９（ａ）〜（ｆ）に示す各パターン変換工程においてそれぞれ形成される各パターン形成条件を変動させたときの面内寸法ばらつき量をもとに、シミュレーション処理などを行なうことによって各パターン変換工程における面内寸法ばらつき量の合計量を求め、該求めた面内寸法ばらつき量の合計量をもとに、被処理層に最終的に形成される最終パターン１３の面内寸法ばらつきが小さくなるように、各パターン変換工程において形成される各パターンの仕上がり寸法を設定している。
【００４５】
演算部４は、図９（ａ）〜（ｆ）に示す曲線Ｒ２１１，Ｒｄ２１２，Ｒ２１２，Ｒ２１４，Ｒ２１５ａ，Ｒｄ２１３の相関を順次取りながら、曲線Ｒ２１１，Ｒｄ２１２，Ｒ２１２，Ｒ２１４，Ｒ２１５ａ，Ｒｄ２１３に示された面内寸法ばらつき量を積算して、図９（ｇ）の曲線Ｒｔ２に示すように、各パターン変換工程における面内寸法ばらつき量の合計量を取得する。つぎに、演算部４は、リソグラフィマージンから設定されるパターンの寸法許容範囲および所望の歩留まりを達成できる面内ばらつき許容範囲を取得した後、（１）〜（３）式を満たす各パターン形成条件を満たす面内寸法ばらつき量の合計量を求め、求めた各面内寸法ばらつき量の合計量のうち最も小さい面内寸法ばらつき量の合計量を最適値Ｌ２１０として取得する。
【００４６】
次いで、演算部４は、この面内寸法ばらつき量の合計量の最適値を満たすように各工程におけるパターンの仕上がり寸法を設定する。演算部４は、第１のパターン変換工程において形成されるレジストパターン１１の仕上がり寸法を、図９（ａ）の曲線Ｒ２１１に示すように、最適値Ｌ２１０に対応するＬ２１１に設定する。また、演算部４は、レジストパターン１１からハードマスクパターン１２ｂへの加工変換差を図９（ｂ）に示すように最適値Ｌ２１０に対応するＤ２１２となるように設定し、ハードマスクパターン１２ｂに対するスリミング量を図９（ｃ）に示すように最適値Ｌ２１０に対応するＬ２１２に設定し、側壁パターン１４のパターン寸法を図９（ｄ）に示すように最適値Ｌ２１０に対応するＬ２１４に設定する。そして、演算部４は、側壁パターン１４除去後の第２のハードマスクパターン２１５のパターン寸法を図９（ｅ）に示すように最適値Ｌ２１０に対応するＬ２１５ａに設定し、ハードマスクパターン１２および第２のハードマスクパターン２１５から最終パターン２１３への加工変換差を最適値Ｌ２１０に対応するＤ２１３に設定する。
【００４７】
そして、演算部４によって設定された仕上がり寸法となるように側壁プロセスを用いて各パターンを実際に形成するパターン形成処理（ステップＳ４）を行なって半導体装置を製造している。
【００４８】
このように、ハードマスクパターン１２および第２のハードマスクパターン２１５をマスクとして最終パターン２１３を形成する場合も、面内寸法ばらつき量の合計量が少なくなるように各パターン変換工程において形成される各パターンの仕上がり寸法を設定して、この設定した仕上がり寸法となるように各パターンを実際に形成するため、被処理層に最終的に形成されるパターン寸法の面内ばらつきを抑制した半導体装置を製造することが可能になる。
【００４９】
また、本実施の形態においては、側壁プロセスの第１〜第５のパターン変換工程における面内寸法ばらつき量の合計量を求め、該求めた面内寸法ばらつき量の合計量をもとに第１〜第５のパターン変換工程の各パターンの仕上がり寸法を設定した場合について説明したが、もちろんこれに限らない。この第１〜第５のパターン変換工程のうち少なくとも前後する二つのパターン変換工程においてそれぞれ形成される各パターンの面内寸法ばらつき量から該二つのパターン変換工程における面内寸法ばらつき量の合計量を求め、該求めた面内寸法ばらつき量の合計量をもとに二つのパターン変換工程の各パターンの仕上がり寸法を設定した場合も、従来と比較して、最終パターンの面内寸法ばらつきを抑制した半導体装置を製造することができる。
【００５０】
また、本実施の形態においては、各パターン変換工程における面内寸法ばらつき量の合計量が小さくなるように、パターン形成条件、仕上がりパターン寸法を設定している。しかし、所定のパターン変換工程におけるパターンの面内寸法ばらつき量と、後続のパターン変換工程におけるパターン形成条件とパターンの面内寸法ばらつき量との相関関係をシミュレーション或いは実験により取得しておくことによって、各パターン変換工程における面内寸法ばらつき量の合計量ではなく、最終的に形成しようとするパターンの面内ばらつきにのみ着目し、その面内ばらつきを最小にする最終パターン寸法を設定することができる。このように最終パターン寸法を設定することで、従来よりも最終パターンの面内ばらつきを低減することができる。
【００５１】
この場合、前述の寸法測定装置１に含まれる演算部４は、所定のパターン変換工程のパターン面内寸法ばらつきと引き続くパターン変換工程のパターン形成条件から、その後続のパターン変換形成工程により形成されるパターンの面内寸法ばらつきを取得する。この一連の演算をパターン変換工程毎に随時繰りかえすことにより、最終的に形成しようとするパターンの面内ばらつきが、前工程であるパターン変換工程におけるパターンの面内ばらつきの影響を含む結果として表すことができる。従って、最終的に形成されたパターンの面内ばらつきだけに着目して最終パターン寸法を設定すればよく、面内ばらつきを最小にする最終パターン寸法を設定し、それに応じた前工程であるパターン変換工程におけるパターン形成条件を適宜求めることができる。
【００５２】
演算部４は、予めデータベース５内に記憶された各工程間における前述の相関関係を示す関係式や前述の相関関係を示す相関テーブルを参照することによって面内寸法ばらつき量の各工程間における相関関係を取得してもよく、また、所定のシミュレーション処理を行なうことによって面内寸法ばらつき量の各工程間における相関関係を取得してもよい。
【００５３】
また、上記実施の形態で説明した寸法設定装置１は、あらかじめ用意されたプログラムをパーソナル・コンピュータやワークステーションなどのコンピュータシステムで実行することによって実現することができる。このコンピュータシステムは、所定の記憶媒体に記録されたプログラムを読み出して実行することで寸法設定装置１の処理動作を実現する。ここで、所定の記憶媒体とは、フレキシブルディスク（ＦＤ）、ＣＤ−ＲＯＭ、ＭＯディスク、ＤＶＤディスク、光磁気ディスク、ＩＣカードなどの「可搬用の物理媒体」の他に、コンピュータシステムの内外に備えられるハードディスクドライブ（ＨＤＤ）などのように、プログラムの送信に際して短期にプログラムを保持する「通信媒体」など、コンピュータシステムによって読み取り可能なプログラムを記録する、あらゆる記憶媒体を含むものである。また、このコンピュータシステムは、ネットワークを介して接続した他のコンピュータシステムからプログラムを取得し、取得したプログラムを実行することで寸法設定装置の処理動作を実現する。
【図面の簡単な説明】
【００５４】
【図１】実施の形態にかかる半導体装置製造方法の処理工程を示す図である。
【図２−１】回路パターン形成工程において行なわれるパターン変換工程の一例を模式的に示す平面図および断面図（その１）である。
【図２−２】回路パターン形成工程において行なわれるパターン変換工程の一例を模式的に示す平面図および断面図（その２）である。
【図２−３】回路パターン形成工程において行なわれるパターン変換工程の一例を模式的に示す平面図および断面図（その３）である。
【図２−４】回路パターン形成工程において行なわれるパターン変換工程の一例を模式的に示す平面図および断面図（その４）である。
【図２−５】回路パターン形成工程において行なわれるパターン変換工程の一例を模式的に示す平面図および断面図（その５）である。
【図２−６】回路パターン形成工程において行なわれるパターン変換工程の一例を模式的に示す平面図および断面図（その６）である。
【図３】図２−１〜図２−６に示されるパターン変換工程においてそれぞれ形成される各パターンの寸法を変動させたときの面内寸法ばらつき量を示す図である。
【図４】実施の形態における寸法設定装置の構成を示すブロック図である。
【図５】図１に示す仕上がりパターン設定処理の各処理手順を示すフローチャートである。
【図６】リソグラフィマージンとパターン寸法（ＨＰ）との関係図である。
【図７】図５に示す面内寸法ばらつきの合計量の最適値設定処理を説明する図である。
【図８−１】回路パターン形成工程において行なわれるパターン変換工程の他の例を模式的に示す平面図および断面図（その１）である。
【図８−２】回路パターン形成工程において行なわれるパターン変換工程の他の例を模式的に示す平面図および断面図（その２）である。
【図８−３】回路パターン形成工程において行なわれるパターン変換工程の他の例を模式的に示す平面図および断面図（その３）である。
【図９】図８−１〜図８−３に示されるパターン変換工程においてそれぞれ形成される各パターンの寸法を変動させたときの面内寸法ばらつき量を示す図である。
【符号の説明】
【００５５】
１  寸法設定装置
２  制御部
３  入力部
４  演算部
５  データベース
６  出力部
１１  レジストパターン
１２  ハードマスクパターン
１２ｂ  ハードマスクパターン
１２ａ  ハードマスク層
１３  最終パターン
１３ａ  被処理層
１４，１４ａ  側壁パターン
２１３  最終パターン
２１５  ハードマスクパターン
【図１】
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【図２−１】
0005536985.tif 000003
【図２−２】
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【図２−３】
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【図２−４】
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【図２−５】
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【図２−６】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８−１】
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【図８−２】
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【図８−３】
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【図９】
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