(57)【特許請求の範囲】
【請求項１】
発光素子を発光または消灯させるための差動データ信号にしたがって、前記発光素子を駆動する発光素子駆動回路であって、
第１のトランジスタと、
前記第１のトランジスタのドレイン及びゲートに接続され、前記第１のトランジスタのドレインとソースとの間に定電流を流す第１の定電流源と、
前記定電流に対し所定のミラー比を有する電流を前記発光素子に流す第２のトランジスタと、
前記差動データ信号の一方にしたがって、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとを第１の抵抗を介して接続または切断する制御回路とを有し、
前記制御回路は、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとを切断している間、前記差動データ信号の他方に従って、前記第２のトランジスタのゲートに前記第２のトランジスタを完全にオンする電位と完全にオフする電位との中間電位を供給する電位供給手段を有することを特徴とする発光素子駆動回路。
【請求項２】
前記中間電位は、前記第２のトランジスタを完全にオフする電位よりも前記第２のトランジスタを完全にオンする電位に近いことを特徴とする請求項１に記載の発光素子駆動回路。
【請求項３】
前記制御回路は第１のスイッチトランジスタを有し、前記差動データ信号の前記一方が前記第１のスイッチトランジスタのゲートに入力されることによって、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとが、前記第１のスイッチトランジスタと前記第１の抵抗とを介して接続または切断されることを特徴とする請求項１又は２に記載の発光素子駆動回路。
【請求項４】
前記電位供給手段は、
前記中間電位を前記第２のトランジスタのゲートに供給する接続点を有する、直列接続された第２の抵抗および第２の定電流源と、
前記差動データ信号の前記他方がゲートに入力される第２のスイッチトランジスタであって、前記直列接続された第２の抵抗および第２の定電流源の一端へ電源を接続または切断する前記第２のスイッチトランジスタとを有することを特徴とする請求項３に記載の発光素子駆動回路。
【請求項５】
前記電位供給手段は、
前記中間電位を前記第２のトランジスタのゲートに供給するための、直列接続された抵抗回路および第２の定電流源と、
前記差動データ信号の前記他方がゲートに入力される第２のスイッチトランジスタであって、前記直列接続された抵抗回路および第２の定電流源の一端へ電源を接続または切断する前記第２のスイッチトランジスタとを有し、
前記抵抗回路は、ダイオードと、直列接続された２つの抵抗とが並列に接続された回路であって、前記直列接続された２つの抵抗の接続点から前記中間電位を供給することを特徴とする請求項３に記載の発光素子駆動回路。
【請求項６】
前記第１のトランジスタ、前記第２のトランジスタ、前記第１のスイッチトランジスタ、前記第２のスイッチトランジスタは全てＰＭＯＳトランジスタであり、
前記第１の定電流源の一端が接地され、前記第１の定電流源の他端が前記第１のトランジスタのドレイン及びゲートと接続され、
前記第２の定電流源の一端が接地され、前記第２の定電流源の他端が前記第２の抵抗の一端と接続され、
前記第１のトランジスタのソースおよびバックゲートが電源電位と接続され、
前記第１のスイッチトランジスタのゲートが前記差動データ信号の前記一方と接続され、前記第１のスイッチトランジスタのドレインが前記第１のトランジスタのゲートおよびドレインと接続され、前記第１のスイッチトランジスタのソースが前記第１の抵抗の一端および前記第２の抵抗の一端と接続され、
前記第２のトランジスタのゲートが前記第１の抵抗の他端と接続され、前記第２のトランジスタのソースおよびバックゲートが電源電位と接続され、前記第２のトランジスタのドレインが前記発光素子の一端と接続され、
前記第２のスイッチトランジスタのゲートが前記差動データ信号の前記他方と接続され、前記第２のスイッチトランジスタのドレインが前記第２の抵抗の他端と接続され、前記第２のスイッチトランジスタのソース及びバックゲートが電源電位に接続されることを特徴とする請求項４に記載の発光素子駆動回路。
【請求項７】
前記第１のトランジスタ、前記第２のトランジスタ、前記第１のスイッチトランジスタ、前記第２のスイッチトランジスタは全てＰＭＯＳトランジスタであり、
前記第１の定電流源の一端が接地され、前記第１の定電流源の他端が前記第１のトランジスタのドレイン及びゲートと接続され、
前記第２の定電流源の一端が接地され、前記第２の定電流源の他端が前記抵抗回路の一端と接続され、
前記第１のトランジスタのソースおよびバックゲートが電源電位と接続され、
前記第１のスイッチトランジスタのゲートが前記差動データ信号の前記一方と接続され、前記第１のスイッチトランジスタのドレインが前記第１のトランジスタのゲートおよびドレインと接続され、前記第１のスイッチトランジスタのソースが前記第１の抵抗の一端および前記抵抗回路内の２つの抵抗の接続点と接続され、
前記第２のトランジスタのゲートが前記第１の抵抗の他端と接続され、前記第２のトランジスタのソースおよびバックゲートが電源電位と接続され、前記第２のトランジスタのドレインが前記発光素子の一端と接続され、
前記第２のスイッチトランジスタのゲートが前記差動データ信号の前記他方と接続され、前記第２のスイッチトランジスタのドレインが前記抵抗回路の他端と接続され、前記第２のスイッチトランジスタのソース及びバックゲートが電源電位に接続されることを特徴とする請求項５に記載の発光素子駆動回路。
【請求項８】
請求項１乃至７のいずれか１項に記載の発光素子駆動回路と、
前記発光素子駆動回路によって駆動される発光素子とを備えることを特徴とする画像形成装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は発光素子の駆動回路に関し、複写機、レーザビームプリンタ（以下ＬＢＰ）等において、画像形成のために用いられるＣＭＯＳ半導体集積回路における発光素子の駆動回路に関し、定電流パルス出力を発生する方法に関する。
【背景技術】
【０００２】
従来、半導体発光素子の駆動回路としては、例えば特許文献１に示されるような差動回路を用いたもの、或いは特許文献２に示されるカスコード回路を用いたもの等が知られている。
【０００３】
図６は、半導体発光素子である半導体レーザーダイオード（以下ＬＤと略す）の一般的な駆動電流と発光光量との光変換特性を示している。図６において、ＡはＬＤが使用初期の状態の特性であり、ＢはＬＤが使用により劣化した状態での特性である。また、同等の光量を得るために必要なＬＤの順方向電圧は、ＬＤの劣化に従い増大する。ＬＤの順方向電圧は、使用初期の状態では凡そ1.5〜1.6Ｖ程度でＬＤが発光し始めるが、劣化するに従い増大し2.4Ｖ程度となる。複写機やＬＢＰでは、印刷枚数を保証するために、ＬＤが劣化した状態であっても所望の光量とパルス幅を駆動回路により制御する必要がある。また、近年のＬＤの性能向上により、発光閾値は数ｍＡとなり、従来より低い電流で所望の光量を得ることが可能になっている。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開平０５−１５２６６２公報
【特許文献２】特開平０９−２３２６３５公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、ＬＤが劣化した状態を考えると、従来の駆動回路では電源電圧としてＬＤの順方向電圧に加えてＭＯＳトランジスタ２段分の動作電圧が必要となり、一般的な電源としては5V系が必要となる。このことは、例えば制御系に3V電源、パワー系に12V或いは24Vを用いているようなシステム（複写機やＬＢＰ機器など）では、ＬＤ駆動のために5Ｖ系電源が必要となる。そのため、システムコストを上昇させてしまうという課題が有る。また、ＬＤは電流駆動デバイスであり、一定の光量を得るためには定電流駆動が必要であるが、発光閾値は順方向電圧同様、ＬＤの劣化と共に徐々に増大する。このため、印刷枚数の保証という観点からは、やはり従来同様に数十ｍＡまでの定電流駆動が必要となり、ＬＤに定電流を供給するＭＯＳトランジスタは充分な最大駆動電流が供給できる大きさに設計する必要がある。その結果、低電流領域においては、上記のように「必要な大きさに設計されたＭＯＳトランジスタ」を少ない電流で駆動する必要が生じ、駆動回路の応答性が低下する。特に「必要な大きさに設計されたＭＯＳトランジスタ」のゲート容量を含む寄生容量を充電するために、立ち上がり時間が遅くなって所望の光パルス幅が得られないという課題がある。また、カソードコモン型のＬＤを用いる際には、ＮＭＯＳと比較して電流供給能力または電流駆動能力の劣るＰＭＯＳを用いることが必要になるという課題があった。
【０００６】
本発明は、上記従来技術の問題点に鑑み、データ信号に基づくＬＤの発光パルス幅の制御精度を向上させると共に、低電圧化を可能とし、出力電流のオーバーシュート及びアンダーシュートを抑制する発光素子駆動回路を提供する。
【課題を解決するための手段】
【０００７】
以上述べた課題を解決するために、本発明の発光素子駆動回路は、発光素子を発光または消灯させるための差動データ信号にしたがって、前記発光素子を駆動する発光素子駆動回路であって、第１のトランジスタと、前記第１のトランジスタのドレイン及びゲートに接続され、前記第１のトランジスタのドレインとソースとの間に定電流を流す第１の定電流源と、前記定電流に対し所定のミラー比を有する電流を前記発光素子に流す第２のトランジスタと、前記差動データ信号の一方にしたがって、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとを第１の抵抗を介して接続または切断する制御回路とを有し、前記制御回路は、前記第１のトランジスタのゲートと前記第２のトランジスタのゲートとを切断している間、前記差動データ信号の他方に従って、前記第２のトランジスタのゲートに前記第２のトランジスタを完全にオンする電位と完全にオフする電位との中間電位を供給する電位供給手段を有することを特徴とする。
【発明の効果】
【０００８】
本発明によれば、必要となる電源電圧はＬＤの順方向電圧とＬＤに定電流を供給する駆動用ＭＯＳトランジスタ１段分とであり、低電圧化が可能になる。かかる低電圧電源化により、電源に要するコストを低減することが可能となる。また、前記駆動用ＭＯＳトランジスタをオフさせるＭＯＳトランジスタのドレイン電極が、抵抗（抵抗値Ｒ）を介して定電流源（定電流値Ｉ）に接続されている。そのため、前記駆動用ＭＯＳトランジスタのソース・ゲート間電圧Ｖgsはゼロではなく、Ｖgs＝Ｉ×Ｒ（便宜上、以後プリバイアスと呼ぶ）により決まる電位に固定される。この電位を前記駆動用ＭＯＳトランジスタの閾値電圧以下に設定する。これにより、前記駆動用ＭＯＳトランジスタのゲートにオン信号が生じなければ駆動電流を出力することはない。そして、前記駆動用ＭＯＳトランジスタのゲートにオン信号が生じた際には、前記駆動用ＭＯＳトランジスタのソース・ゲート間電圧をプリバイアスＶgsから必要な駆動電流を生じさせる電圧にまで上げれば良い。すなわち、電位を駆動初期のゼロからプリバイアスＶgsへ上げるために前記駆動用ＭＯＳトランジスタのゲート容量を充電する時間が不必要となり、立ち上がり時間の高速化が図れる。
【図面の簡単な説明】
【０００９】
【図１】本発明に係わる実施例１の回路構成例を示す図である。
【図２】本発明に係わる実施例１のシミュレーション結果の波形を示す図である。
【図３】本発明に係わる実施例２の回路構成例を示す図である。
【図４】本発明に係わる実施例２のシミュレーション結果の波形を示す図である。
【図５】本発明に係わる実施例１及び２による効果を模式的に示した図である。
【図６】レーザダイオードの特性を示す図である。
【発明を実施するための形態】
【００１０】
以下、本発明の発光素子駆動回路の実施例について、添付図面を用いて詳細に説明する。
【００１１】
［実施例１］
＜実施例１の回路構成例＞  図１において、所定のミラー比を有するカレントミラー回路は、第１のトランジスタと第２のトランジスタとして参照される、ＭＯＳトランジスタＭ１とＭ４とにより構成される。ＭＯＳトランジスタＭ１のゲート及びドレインは、一端がＧＮＤ（接地）に接続された第１の定電流源Ｉ1の他端にそれぞれ接続され、ＭＯＳトランジスタＭ１のソースは電源電位Ｖccと接続される。第１のスイッチトランジスタとして参照される、ＭＯＳトランジスタＭ２のドレインは、ＭＯＳトランジスタＭ１のゲート及びドレインの双方と接続される。ＭＯＳトランジスタＭ２のソースは、一端がＭＯＳトランジスタＭ４のゲートに接続される第１の抵抗Ｒ１の他端に接続される。また、ＭＯＳトランジスタＭ２のソースは、一端が第２のスイッチトランジスタとして参照されるＭＯＳトランジスタＭ３のドレインに接続された第２の抵抗Ｒbias1の他端に接続される。更に、ＭＯＳトランジスタＭ２のソースは、一端がＧＮＤ（接地）に接続された第２の定電流源Ｉbiasの他端に接続される。すなわち、第２の抵抗Ｒbias1と第２の定電流源Ｉbiasとは直列接続されている。ＭＯＳトランジスタＭ２のゲートは、差動データ信号の一方として参照される、差動出力信号発生回路ＤＩＦＦの第１の出力Ｖonに接続される。ＭＯＳトランジスタＭ３のゲートは、差動データ信号の他方として参照される、差動出力信号発生回路ＤＩＦＦの第２の出力Ｖoffに接続される。ＭＯＳトランジスタＭ４は、ＭＯＳトランジスタＭ１のｍ（ｍは整数）倍の大きさを持つ。ＭＯＳトランジスタＭ４のドレインは、一端がＧＮＤに接続された半導体発光素子ＬＤの他端に接続され、ｍ×Ｉ1の電流を半導体発光素子ＬＤに供給する。なお、ＭＯＳトランジスタＭ１〜Ｍ４のバックゲートはソースへ接続され、自己バイアスＭＯＳトランジスタとして動作する。なお、図１で、ＭＯＳトランジスタＭ２及びＭ３と、第２の抵抗Ｒbias1と第２の定電流源Ｉbiasとからなる構成を、制御回路として参照する。
【００１２】
＜実施例１の回路動作例＞  Ｖ-及びＶ＋は、差動出力信号発生回路ＤＩＦＦへの相補的なデジタル信号の入力である。Ｖ-＞Ｖ＋の状態の時には、Ｖon＝ＬｏｗでＭＯＳトランジスタＭ２のゲート電位＝Ｌｏｗとなり、Ｖoff＝ＨｉｇｈでＭＯＳトランジスタＭ３のゲート電位＝Ｈｉｇｈとなる。従って、ＭＯＳトランジスタＭ２の切断により、ＭＯＳトランジスタＭ１及びＭ４により構成されるカレントミラーが非動作状態となる。一方、ＭＯＳトランジスタＭ３の導通により、第２の抵抗Ｒbiasに第２の定電流Ｉbiasが流れて、ＭＯＳトランジスタＭ４のゲートに電位供給する。しかし、ＭＯＳトランジスタＭ４のソース・ゲート間電圧Ｖgs4≒Ｒbias×Ｉbias（＜ＭＯＳトランジスタＭ４の閾値電圧）となるように設計しているので、ＬＤは消灯状態となる。すなわち、ＭＯＳトランジスタＭ４のゲートへ供給される電位は、ＭＯＳトランジスタＭ４を完全にオンする電位と完全にオフする電位との中間電位である。この中間電位は、ＭＯＳトランジスタＭ４を完全にオフする電位よりも完全にオンする電位に近いほうが望ましい。Ｖ‐＜Ｖ＋の状態においては、Ｖon＝ＨｉｇｈでＭＯＳトランジスタＭ２のゲート電位＝Ｈｉｇｈとなり、Ｖoff＝ＬｏｗでＭＯＳトランジスタＭ３のゲート電位＝Ｌｏｗとなる。従って、導通したＭＯＳトランジスタＭ２がＭＯＳトランジスタＭ１とＭ４のゲートを接続する。そのため、ＭＯＳトランジスタＭ１及びＭ４により構成されるカレントミラーが動作状態となり、ＭＯＳトランジスタＭ４は第１の電流源Ｉ1のｍ倍の電流を発生し、ＬＤは発光状態となる。
【００１３】
＜実施例１の回路の特徴＞  ここで、ＬＤの動作状態をデータ信号に基づき制御して高速に発光／消灯を行なう必要があるが、所望の電流値とパルス幅を得るためにはＭＯＳトランジスタＭ４のゲート電位は速やかに所望の電位へ達する必要がある。例えば、第２の抵抗Ｒbiasと第２の定電流源Ｉbiasが無い場合を想定する。この場合に、ＭＯＳトランジスタＭ４のゲート電位が所望の電位に到達するまでの時間は、第１の定電流Ｉ1によりＭＯＳトランジスタＭ４のゲート容量を所望の電位まで充電するのに必要な時間であり、第１の定電流Ｉ1の大きさに依存する。従って、低電流領域ではＭＯＳトランジスタＭ４のゲート容量を充電する時間が長くなるため、ＭＯＳトランジスタＭ４のゲート電位が所望の電位に到達する時間が遅くなる。結果として、ＬＤの発光開始時刻が遅れてＬＤの発光時間が短くなり正確な画像データが得られなくなる。図１において、ＭＯＳトランジスタＭ４のソース・ゲート間電圧Ｖgs4は、ＭＯＳトランジスタＭ４がオフでＬＤが消灯状態であっても、プリバイアス電位（Ｒbias×Ｉbias）に保たれている。そのため、ＭＯＳトランジスタＭ４がオンする時間を短縮できる。その結果、ＭＯＳトランジスタＭ４の出力ドレイン電流Ｉoutの立上り時間を早くすることが出来る。
【００１４】
＜実施例１の回路での波形と効果＞  図２は、実施例１で第２の抵抗Ｒbias＝１．５ｋΩとし、ＭＯＳトランジスタＭ４のソース・ゲート間電圧Ｖgs4のプリバイアス＝０．３Ｖとしたときのシミュレーション波形である。プリバイアスを与えない従来例の場合に比較して、本発明の立上り時間が約０．６ｎｓ早くなっている。このことは、例えば２００Ｍｂｐｓのデータを考えるとパルス幅は５ｎｓなので、１０％以上パルス幅の精度向上に相当する。
【００１５】
［実施例２］
＜実施例２の回路構成例＞  図３の実施例２では、ＭＯＳトランジスタＭ４のゲートに与える電位を以下のような抵抗回路により得ている。かかる抵抗回路は、ダイオードＤと、直列接続された２つの抵抗Ｒbias1とＲbias2とを並列に接続して構成される。第２の定電流Ｉbiasから生じるダイオードＤの順方向電圧を、直列接続された２つの抵抗Ｒbias1とＲbias2とで分圧することで、２つの抵抗Ｒbias1とＲbias2の接続点からＭＯＳトランジスタＭ４のゲートに与える電位を得ている。その他の構成は実施例１と同様であるため、ここでは繰り返さない。実施例２の場合、２つの抵抗Ｒbias1とＲbias2の接続点のプリバイアス電圧はＶbias＝ＶＦ×｛Ｒbias2／（Ｒbias1＋Ｒbias2）｝により与えられる。実施例２のシミュレーションでは、Ｒbias１＝１ｋΩ、Ｒbias２＝２ｋΩとしており、実施例１の第２の抵抗Ｒbias＝１．５ｋΩより高く設定している。これは、実施例１では、実際の半導体集積回路（以下ＩＣ）とした場合、Ｉbias、Ｒbias、ＰＭＯＳの閾値等のバラツキなどにより出力ＰＭＯＳトランジスタＭ４がオフ時に電流を生じないようにする必要があるためである。そのためには、プリバイアス電圧をＰＭＯＳの閾値電圧よりかなり低めに設定する必要がある。実施例２では、プリバイアス電圧が閾値に近いほど高速化の効果が高いため、電流依存の低いダイオードの順方向電圧を抵抗のバラツキを相殺するために抵抗分圧で取り出している。
【００１６】
＜実施例２の回路の特徴＞  このことは、以下の式から説明できる。
【００１７】
【数１】
0005451430.tif 000002
【００１８】
より、電流が２倍となっても順方向電圧は１８ｍＶしか変化せず、また、
【００１９】
【数２】
0005451430.tif 000003
【００２０】
より、抵抗のバラツキは分母・分子の関係から相殺される。実際にＩＣで想定されるＩbiasのバラツキは±３０％程度であり、さらに抵抗分圧の効果によりＶbiasの変化は僅かなものとなり、出力電流Ｉoutの変動は無視できる。このように、ダイオードを用いたプリバイアスをＭＯＳトランジスタＭ４のゲート電極に与えることにより、より閾値近傍のプリバイアスをバラツキにより閾値を超えることなく与えることが出来る。
【００２１】
＜実施例２の回路での波形と効果＞  図４は、実施例２のシミュレーション波形である。従来例に対してＭＯＳトランジスタＭ４の出力ドレイン電流Ｉoutの立上り時間が高速化している。
【００２２】
＜本実施例によるＬＤ発光効果＞  図５は、実施例１及び２による効果を模式的に表わしたものであり、実線が従来例の場合、点線がＭＯＳトランジスタＭ４ゲート電位の立上り時間が改善された場合を示している。図５のように、ＬＤの発光パルス幅がＭＯＳトランジスタＭ４ゲートへ与えられるパルス幅に近くなり、精度向上が得られる。
【００２３】
以上述べたように、本発明によればレーザダイオードを用いて画像を出力するＬＢＰや複写機等において、３Ｖ系電源において、画像を形成する際の光パルス幅を所望のパルス幅に精度良く合わせることが可能な定電流回路を提供できる。かかる定電流回路でレーザダイオードを駆動することにより、システムの性能向上に寄与する。さらに、従来例のように５Ｖ以上の電源系統を無くすことが出来る。尚、従来例では３Ｖ系電源での比較を行なうため、３Ｖ系で動作可能な回路へ変更している。
【００２４】
［他の実施例］
なお、上記実施例１及び２ではカソードコモン型レーザ・ダイオードを駆動する回路に関して説明したが、アノード・コモン型であっても、ＰＭＯＳ構成をＮＭＯＳ構成とし、電源、ＧＮＤに対して対象の回路を用いることで、同様の効果が得られる。
【符号の説明】
【００２５】
Ｖcc：３Ｖ系電源電位、ＧＮＤ：接地電位、ＤＩＦＦ：差動信号データ発生器、Ｖ＋，Ｖ−：相補差動信号、Ｉ1：第１の定電流源、Ｉbias：第２の定電流源、ＬＤ：レーザダイオード、Ｍ１〜Ｍ４：ＰＭＯＳトランジスタ、Ｒ1，Ｒbias1，Ｒbias2：抵抗、ＯＵＴ：出力端子
【図１】
0005451430.tif 000004
【図２】
0005451430.tif 000005
【図３】
0005451430.tif 000006
【図４】
0005451430.tif 000007
【図５】
0005451430.tif 000008
【図６】
0005451430.tif 000009