(57)【特許請求の範囲】
【請求項１】
スイッチング電源に設けられたスイッチ素子をスイッチング制御し、入力電圧から必要な出力電圧に変換制御して当該スイッチング電源から出力させる制御回路であって、
前記スイッチング電源の動作モードをバーストモードからノーマルモードに切り替える際と、前記スイッチング電源を起動する際とに、時間が経過するに従って前記スイッチ素子のオン幅の上限値を大きくするソフトスタート制御を行うソフトスタート手段と、
前記スイッチング電源の動作モードを前記バーストモードから前記ノーマルモードに切り替える際に、前記スイッチング電源を起動する際と比べて、前記ソフトスタート手段により前記ソフトスタート制御を行う時間を短くするソフトスタート時間短縮手段と、を備え、
前記ソフトスタート手段は、
前記スイッチ素子を流れる電流と、予め定められた閾値電流と、を比較し、比較結果に応じて前記スイッチ素子のオン幅の上限値を設定する第１のオン幅上限値設定手段を備え、
前記スイッチング電源の動作モードを前記バーストモードから前記ノーマルモードに切り替えた時点と、前記スイッチング電源を起動した時点とでは、前記閾値電流として第１の閾値電流を設定し、
前記スイッチング電源の定常動作状態では、前記閾値電流として第２の閾値電流を設定し、
前記ソフトスタート時間短縮手段は、前記スイッチング電源の動作モードを前記バーストモードから前記ノーマルモードに切り替える際には、前記スイッチング電源を起動する際と比べて、前記閾値電流として前記第１の閾値電流を設定してから前記第２の閾値電流を設定するまでの時間を短くすることを特徴とする制御回路。
【請求項２】
スイッチング電源に設けられたスイッチ素子をスイッチング制御し、入力電圧から必要な出力電圧に変換制御して当該スイッチング電源から出力させる制御回路であって、
前記スイッチング電源の動作モードをバーストモードからノーマルモードに切り替える際と、前記スイッチング電源を起動する際とに、時間が経過するに従って前記スイッチ素子のオン幅の上限値を大きくするソフトスタート制御を行うソフトスタート手段と、
前記スイッチング電源の動作モードを前記バーストモードから前記ノーマルモードに切り替える際に、前記スイッチング電源を起動する際と比べて、前記ソフトスタート手段により前記ソフトスタート制御を行う時間を短くするソフトスタート時間短縮手段と、
前記スイッチング電源の出力電圧に応じて、予め定められた特定点の電圧を変化させる第１の電圧制御手段と、を備え、
前記ソフトスタート手段は、
前記スイッチング電源の動作モードを前記バーストモードから前記ノーマルモードに切り替えた時点と、前記スイッチング電源を起動した時点とでは、前記特定点の電圧について第１の電圧を上限として制限し、前記スイッチング電源の定常動作状態では、前記特定点の電圧について第２の電圧を上限として制限する第２の電圧制御手段と、
前記特定点の電圧に応じて前記スイッチ素子のオン幅の上限値を設定する第２のオン幅上限値設定手段と、を備え、
前記ソフトスタート時間短縮手段は、前記スイッチング電源の動作モードを前記バーストモードから前記ノーマルモードに切り替える際には、前記スイッチング電源を起動する際と比べて、前記第２の電圧制御手段により前記特定点の電圧について前記第１の電圧を上限として制限してから前記第２の電圧を上限として制限するまでの時間を短くすることを特徴とする制御回路。
【請求項３】
スイッチング電源に設けられたスイッチ素子をスイッチング制御し、入力電圧から必要な出力電圧に変換制御して当該スイッチング電源から出力させる制御回路であって、
前記スイッチング電源の動作モードをバーストモードからノーマルモードに切り替える際と、前記スイッチング電源を起動する際とに、時間が経過するに従って前記スイッチ素子のオン幅の上限値を大きくするソフトスタート制御を行うソフトスタート手段と、
前記スイッチング電源の動作モードを前記バーストモードから前記ノーマルモードに切り替える際に、前記スイッチング電源を起動する際と比べて、前記ソフトスタート手段により前記ソフトスタート制御を行う時間を短くするソフトスタート時間短縮手段と、
前記スイッチング電源の出力電圧に応じて、予め定められた特定点の電圧を変化させる第１の電圧制御手段と、を備え、
前記ソフトスタート手段は、
前記スイッチ素子を流れる電流と、予め定められた閾値電流と、を比較し、比較結果に応じて前記スイッチ素子のオン幅の上限値を設定する第１のオン幅上限値設定手段と、
前記スイッチング電源の動作モードを前記バーストモードから前記ノーマルモードに切り替えた時点と、前記スイッチング電源を起動した時点とでは、前記特定点の電圧について第１の電圧を上限として制限し、前記スイッチング電源の定常動作状態では、前記特定点の電圧について第２の電圧を上限として制限する第２の電圧制御手段と、
前記特定点の電圧に応じて前記スイッチ素子のオン幅の上限値を設定する第２のオン幅上限値設定手段と、を備え、
前記スイッチング電源の動作モードを前記バーストモードから前記ノーマルモードに切り替えた時点と、前記スイッチング電源を起動した時点とでは、前記閾値電流として第１の閾値電流を設定し、
前記スイッチング電源の定常動作状態では、前記閾値電流として第２の閾値電流を設定し、
前記ソフトスタート時間短縮手段は、
前記スイッチング電源の動作モードを前記バーストモードから前記ノーマルモードに切り替える際には、前記スイッチング電源を起動する際と比べて、前記閾値電流として前記第１の閾値電流を設定してから前記第２の閾値電流を設定するまでの時間を短くするとともに、前記第２の電圧制御手段により前記特定点の電圧について前記第１の電圧を上限として制限してから前記第２の電圧を上限として制限するまでの時間を短くすることを特徴とする制御回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチング電源に設けられたスイッチ素子を制御する制御回路に関する。
【背景技術】
【０００２】
従来より、スイッチング電源は、制御回路によりスイッチ素子をスイッチングさせることで、入力された電圧を所望の電圧に変換して出力する（例えば、特許文献１参照）。
【０００３】
特許文献１に示されている絶縁型スイッチング電源には、出力電圧により動作する負荷の状態に応じて、マイコンといった外部回路から所定の信号が入力される。この絶縁型スイッチング電源は、所定の信号に応じてノーマルモードとスタンバイモードとを切り替えて、軽負荷時における消費電力を低減する。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００８−２０６２７４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
スタンバイモードには、発振期間と発振停止期間との比率を調整して出力電圧を制御するバーストモードが存在する。ここで、ノーマルモードでは、出力電圧のフィードバック信号に対してスイッチ素子をリニアに制御するが、バーストモードでは、発振期間と発振停止期間とを切り替えるために、出力電圧のフィードバック信号に対してヒステリシス特性を有する制御に切り替える場合がある。この場合、発振期間と発振停止期間とを切り替える周波数が、可聴周波数帯に入ってしまい、音鳴きが発生してしまうことがある。そこで、バーストモードにおける音鳴きの対策として、例えば上述のスイッチ素子のドレイン電流を小さく制限することで、トランスの磁束変化率を抑える手法がある。
【０００６】
ところが、上述の手法のように、フィードバック信号に対する制御をノーマルモードとバーストモードとで切り替えるとともに、バーストモードにおける上述のスイッチ素子のドレイン電流を小さく制限すると、バーストモードからノーマルモードに切り替える際に、上述のスイッチ素子のオン幅が上限値にまで広がってしまい、音鳴きが発生したり、上述のスイッチ素子に過大なストレスがかかったり、出力電圧に過大なオーバーシュートが生じてしまったりするおそれがあった。
【０００７】
上述の課題に鑑み、本発明は、スイッチング電源に設けられたスイッチ素子を制御する制御回路であって、音鳴きの発生や、スイッチ素子にかかるストレスや、出力電圧に対するオーバーシュートの発生を抑制できる制御回路を提供することを目的とする。
【課題を解決するための手段】
【０００８】
本発明は、上述の課題を解決するために、以下の事項を提案している。
（１）  本発明は、スイッチング電源（例えば、図１の絶縁型スイッチング電源１や後述の絶縁型スイッチング電源１Ａに相当）に設けられたスイッチ素子（例えば、図１のスイッチ素子Ｑ１に相当）をスイッチング制御し、入力電圧（例えば、後述の図１の入力端子ＩＮから入力される入力電圧に相当）から必要な出力電圧（例えば、図１の出力端子ＯＵＴから出力される出力電圧ＶＯＵＴに相当）に変換制御して当該スイッチング電源から出力させる制御回路（例えば、図２の制御回路２や図６の制御回路２Ａに相当）であって、前記スイッチング電源の動作モードを切り替える際に、時間が経過するに従って前記スイッチ素子のオン幅の上限値を大きくするソフトスタート制御を行うソフトスタート手段（例えば、図２の発振制御部１６や図６の発振制御部１６Ａに相当）を備えることを特徴とする制御回路を提案している。
【０００９】
この発明によれば、制御回路にソフトスタート手段を設けた。そして、ソフトスタート手段により、スイッチング電源を起動する際と、スイッチング電源の動作モードを切り替える際と、において、スイッチ素子のオン幅の上限値を大きくするソフトスタート制御を行うこととした。このため、スイッチング電源の動作モードを切り替える際に、ソフトスタート制御が行われることになるので、音鳴きの発生や、スイッチ素子にかかるストレスや、出力電圧に対するオーバーシュートの発生を抑制することができる。
【００１０】
（２）  本発明は、（１）の制御回路について、前記スイッチング電源の動作モードを切り替える際とは、バーストモードからノーマルモードに切り替える際のことであることを特徴とする制御回路を提案している。
【００１１】
この発明によれば、上述のスイッチング電源の動作モードを切り替える際とは、バーストモードからノーマルモードに切り替える際のこととした。このため、バーストモードからノーマルモードに切り替える際において、上述した効果と同様の効果を奏することができる。
【００１２】
（３）本発明は、（１）または（２）の制御回路について、前記ソフトスタート手段は、前記ソフトスタート制御を、前記スイッチング電源を起動する際にも行い、前記スイッチング電源の動作モードを切り替える際に、前記スイッチング電源を起動する際と比べて、前記ソフトスタート手段により前記ソフトスタート制御を行う時間（例えば、スイッチング電源を起動する際における時間としては、図４の時刻ｔ２〜ｔ５の時間に相当し、スイッチング電源の動作モードを切り替える際における時間としては、図５の時刻ｔ１１〜ｔ１４の時間に相当）を短くするソフトスタート時間短縮手段（例えば、図２や図６のソフトスタート期間制御部１５に相当）を備えることを特徴とする制御回路を提案している。
【００１３】
ここで、ソフトスタート制御により、時間が経過するに従ってスイッチ素子のオン幅の上限値を大きくすると、ソフトスタート制御を終了するまでは、スイッチング電源から取り出すことのできる負荷電力が制限される。このため、スイッチング電源の動作モードを切り替えた時点で大きな負荷電力を取り出そうとすると、出力電圧ディップが発生してしまう。そこで、出力電圧ディップを抑制するために、大きな負荷電力を取り出すタイミングと、スイッチング電源の動作モードを切り替えるタイミングと、をずらすといった対策が必要となる。ところが、この対策によれば、応答悪化を招くおそれがある。
【００１４】
そこで、本発明によれば、制御回路にソフトスタート時間短縮手段を設けた。そして、ソフトスタート時間短縮手段により、スイッチング電源の動作モードを切り替える際に、スイッチング電源を起動する際と比べて、ソフトスタート手段によりソフトスタート制御を行う時間を短くすることとした。このため、音鳴きの発生や、スイッチ素子にかかるストレスや、出力電圧に対するオーバーシュートの発生を上述のように抑制しつつ、出力電圧ディップを抑制でき、応答悪化を改善することができる。
【００１５】
（４）  本発明は、（３）の制御回路について、前記ソフトスタート手段は、前記スイッチ素子を流れる電流（例えば、図１のスイッチ素子Ｑ１のドレイン電流に相当）と、予め定められた閾値電流（例えば、図２の閾値電圧源Ｖｒｅｆから出力される電圧に応じた電流に相当）と、を比較し、比較結果に応じて前記スイッチ素子のオン幅の上限値を設定する第１のオン幅上限値設定手段（例えば、図２の第１の制御部１６３と、閾値電圧源Ｖｒｅｆと、比較器ＣＭＰ６１と、フリップフロップＦＦ６１と、に相当）を備え、前記スイッチング電源の動作モードを切り替えた時点と、前記スイッチング電源を起動した時点とでは、前記閾値電流として第１の閾値電流を設定し、前記スイッチング電源の定常動作状態（例えば、図４中の時刻ｔ５以降の状態や、図５の時刻ｔ１４以降の状態に相当）では、前記閾値電流として第２の閾値電流を設定し、前記ソフトスタート時間短縮手段は、前記スイッチング電源の動作モードを切り替える際には、前記スイッチング電源を起動する際と比べて、前記閾値電流として前記第１の閾値電流を設定してから前記第２の閾値電流を設定するまでの時間（例えば、スイッチング電源を起動する際における時間としては、図４の時刻ｔ２〜ｔ５の時間に相当し、スイッチング電源の動作モードを切り替える際における時間としては、図５の時刻ｔ１１〜ｔ１４の時間に相当）を短くすることを特徴とする制御回路を提案している。
【００１６】
この発明によれば、ソフトスタート手段に第１のオン幅上限値設定手段を設け、この第１のオン幅上限値設定手段により、スイッチ素子を流れる電流と、予め定められた閾値電流と、を比較し、比較結果に応じてスイッチ素子のオン幅の上限値を設定することとした。また、ソフトスタート手段により、スイッチング電源の動作モードを切り替えた時点と、スイッチング電源を起動した時点とでは、上述の閾値電流として第１の閾値電流を設定し、スイッチング電源の定常動作状態では、上述の閾値電流として第２の閾値電流を設定することとした。さらに、ソフトスタート時間短縮手段により、スイッチング電源の動作モードを切り替える際には、スイッチング電源を起動する際と比べて、上述の閾値電流として第１の閾値電流を設定してから第２の閾値電流を設定するまでの時間を短くすることとした。このため、スイッチング電源の動作モードを切り替える際には、スイッチング電源を起動する際と比べて早いタイミングで、スイッチ素子のオン幅の上限値が定常動作状態における上限値と等しくなる。したがって、スイッチング電源の動作モードを切り替える際に、スイッチング電源を起動する際と比べて短い時間で、ソフトスタート制御を行うことができるので、上述した効果と同様の効果を奏することができる。
【００１７】
（５）  本発明は、（３）または（４）の制御回路について、前記スイッチング電源の出力電圧に応じて、予め定められた特定点（例えば、図６の端子Ｐ２に相当）の電圧を変化させる第１の電圧制御手段（例えば、図１の出力電圧検出部３およびフォトトランジスタＰＴ２に相当）を備え、前記ソフトスタート手段は、前記スイッチング電源の動作モードを切り替えた時点と、前記スイッチング電源を起動した時点とでは、前記特定点の電圧について第１の電圧を上限として制限し、前記スイッチング電源の定常動作状態では、前記特定点の電圧について第２の電圧を上限として制限する第２の電圧制御手段（例えば、図６の第２の制御部１６４と、制御電圧源ＶＤＤと、電流源Ｓ６１と、に相当）と、前記特定点の電圧に応じて前記スイッチ素子のオン幅の上限値を設定する第２のオン幅上限値設定手段（例えば、図６のオン幅制御部１６２に相当）と、を備え、前記ソフトスタート時間短縮手段は、前記スイッチング電源の動作モードを切り替える際には、前記スイッチング電源を起動する際と比べて、前記第２の電圧制御手段により前記特定点の電圧について前記第１の電圧を上限として制限してから前記第２の電圧を上限として制限するまでの時間（例えば、スイッチング電源を起動する際における時間としては、図４の時刻ｔ２〜ｔ５の時間に相当し、スイッチング電源の動作モードを切り替える際における時間としては、図５の時刻ｔ１１〜ｔ１４の時間に相当）を短くすることを特徴とする制御回路を提案している。
【００１８】
この発明によれば、ソフトスタート手段に、第２の電圧制御手段および第２のオン幅上限値設定手段を設けた。そして、第２の電圧制御手段により、スイッチング電源の動作モードを切り替えた時点と、スイッチング電源を起動した時点とでは、特定点の電圧について第１の電圧を上限として制限し、スイッチング電源の定常動作状態では、特定点の電圧について第２の電圧を上限として制限することとした。また、第２のオン幅上限値設定手段により、特定点の電圧に応じてスイッチ素子のオン幅の上限値を設定することとした。さらに、ソフトスタート時間短縮手段により、スイッチング電源の動作モードを切り替える際には、スイッチング電源を起動する際と比べて、第２の電圧制御手段により特定点の電圧について第１の電圧を上限として制限してから第２の電圧を上限として制限するまでの時間を短くすることとした。このため、スイッチング電源の動作モードを切り替える際には、スイッチング電源を起動する際と比べて早いタイミングで、スイッチ素子のオン幅の上限値が定常動作状態における上限値と等しくなる。したがって、スイッチング電源の動作モードを切り替える際に、スイッチング電源を起動する際と比べて短い時間で、ソフトスタート制御を行うことができるので、上述した効果と同様の効果を奏することができる。
【発明の効果】
【００１９】
本発明によれば、音鳴きの発生や、スイッチ素子にかかるストレスや、出力電圧に対するオーバーシュートの発生を抑制することができる。
【図面の簡単な説明】
【００２０】
【図１】本発明の第１実施形態に係る絶縁型スイッチング電源の回路図である。
【図２】前記絶縁型スイッチング電源が備える制御回路の回路図である。
【図３】前記制御回路が備えるソフトスタート期間制御部の回路図である。
【図４】起動時における前記絶縁型スイッチング電源のタイミングチャートである。
【図５】バーストモードからノーマルモードに切り替える際における前記絶縁型スイッチング電源のタイミングチャートである。
【図６】本発明の第２実施形態に係る絶縁型スイッチング電源が備える制御回路の回路図である。
【発明を実施するための形態】
【００２１】
以下、本発明の実施形態について図面を参照しながら説明する。なお、以下の実施形態における構成要素は適宜、既存の構成要素などとの置き換えが可能であり、また、他の既存の構成要素との組合せを含む様々なバリエーションが可能である。したがって、以下の実施形態の記載をもって、特許請求の範囲に記載された発明の内容を限定するものではない。
【００２２】
＜第１実施形態＞
［絶縁型スイッチング電源１の構成］
図１は、本発明の第１実施形態に係る絶縁型スイッチング電源１の回路図である。絶縁型スイッチング電源１は、トランスＴと、制御回路２と、出力電圧検出部３と、モード切替信号生成部４と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１と、キャパシタＣ１〜Ｃ４と、ダイオードＤ１、Ｄ２と、フォトトランジスタＰＴ１、ＰＴ２と、抵抗Ｒ１、Ｒ２と、を備える。
【００２３】
まず、トランスＴの１次側の構成について説明する。制御回路２には、Ｐ１〜Ｐ７の７つの端子が設けられている。端子Ｐ３には、基準電位源に接続された端子ＧＮＤ１が接続されるとともに、キャパシタＣ１を介して入力端子ＩＮが接続される。
【００２４】
端子Ｐ１には、フォトトランジスタＰＴ１を介して、端子Ｐ３が接続される。フォトトランジスタＰＴ１は、モード切替信号生成部４から出力される信号に応じてオンオフする。このモード切替信号生成部４は、絶縁型スイッチング電源１をノーマルモードで動作させる場合には、モード切替信号をフォトトランジスタＰＴ１に出力して、フォトトランジスタＰＴ１をオン状態にする。一方、絶縁型スイッチング電源１をスタンバイモードで動作させる場合には、モード切替信号の出力を停止して、フォトトランジスタＰＴ１をオフ状態にする。
【００２５】
端子Ｐ２には、抵抗Ｒ２を介して端子Ｐ３が接続される。抵抗Ｒ２には、フォトトランジスタＰＴ２が並列接続される。出力端子ＯＵＴから出力される電圧を出力電圧ＶＯＵＴとすると、フォトトランジスタＰＴ２は、出力電圧検出部３から出力される信号に応じて、端子Ｐ２の電圧が出力電圧ＶＯＵＴに応じた電圧となるように、活性的にオンオフする。出力電圧検出部３は、出力電圧ＶＯＵＴが出力設定電圧以上である場合には、フォトトランジスタＰＴ２を活性オン状態とし、出力電圧ＶＯＵＴが高くなるに従って活性オン状態におけるフォトトランジスタＰＴ２のインピーダンスを低下させる。これによれば、出力電圧ＶＯＵＴが出力設定電圧以上である場合には、端子Ｐ２の電圧は、出力電圧ＶＯＵＴに応じて変化する電圧、より具体的には出力電圧ＶＯＵＴが高くなるに従って低くなる電圧となる。一方、出力電圧ＶＯＵＴが出力設定電圧未満である場合には、フォトトランジスタＰＴ２をオフ状態にする。
【００２６】
端子Ｐ４には、キャパシタＣ３を介して端子Ｐ３が接続されるとともに、ダイオードＤ１のカソードが接続される。ダイオードＤ１のアノードには、トランスＴの制御巻線Ｔ２の他端が接続され、制御巻線Ｔ２の一端には、端子Ｐ３が接続される。
【００２７】
端子Ｐ５には、入力端子ＩＮが接続される。この入力端子ＩＮには、トランスＴの１次巻線Ｔ１の一端も接続される。１次巻線Ｔ１の他端には、キャパシタＣ２および抵抗Ｒ１を介して、端子Ｐ３が接続される。また、１次巻線Ｔ１の他端には、スイッチ素子Ｑ１のドレインも接続される。スイッチ素子Ｑ１のソースには、端子Ｐ７が接続されるとともに、抵抗Ｒ１を介して端子Ｐ３が接続される。スイッチ素子Ｑ１のゲートには、端子Ｐ６が接続される。
【００２８】
次に、トランスＴの２次側の構成について説明する。トランスＴの２次巻線Ｔ３の一端には、基準電位源に接続された端子ＧＮＤ２が接続される。２次巻線Ｔ３の他端には、ダイオードＤ２のアノードが接続され、ダイオードＤ２のカソードには、出力端子ＯＵＴが接続されるとともに、キャパシタＣ４を介して端子ＧＮＤ２が接続される。出力端子ＯＵＴには、端子ＧＮＤ２に接続された出力電圧検出部３が接続される。
【００２９】
［絶縁型スイッチング電源１の動作］
以上の構成を備える絶縁型スイッチング電源１は、制御回路２により、スイッチ素子Ｑ１をスイッチング制御し、入力端子ＩＮから入力される入力電圧を必要な出力電圧ＶＯＵＴに変換制御して、この出力電圧ＶＯＵＴを出力端子ＯＵＴから出力する。
【００３０】
また、絶縁型スイッチング電源１は、モード切替信号に応じて変化する端子Ｐ１の電圧と、出力電圧ＶＯＵＴに応じて変化する端子Ｐ２の電圧と、スイッチ素子Ｑ１のドレイン電流に応じて変化する端子Ｐ７の電圧と、に基づいて、制御回路２によりスイッチ素子Ｑ１をノーマルモードまたはバーストモードでスイッチング制御する。
【００３１】
さらに、絶縁型スイッチング電源１は、制御回路２により、起動時と、バーストモードからノーマルモードに切り替える際とにおいて、時間が経過するに従ってスイッチ素子Ｑ１のオン幅の上限値を大きくするソフトスタート制御を行う。そして、バーストモードからノーマルモードに切り替える際には、起動時と比べて、ソフトスタート制御を行う時間を短くする。
【００３２】
［制御回路２の構成］
図２は、制御回路２の回路図である。制御回路２は、起動回路部１１、低電圧誤動作防止回路部１２、定電流供給部１３、端子電圧検出部１４、ソフトスタート期間制御部１５、発振制御部１６、発振停止制御部１７、制御電圧生成部１８、およびラッチ保護回路部１９を備える。
【００３３】
［起動回路部１１］
起動回路部１１は、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ１１、Ｑ１２と、抵抗Ｒ１１、Ｒ１２と、を備える。
【００３４】
スイッチ素子Ｑ１１のソースには、接点Ａ１が接続され、スイッチ素子Ｑ１１のドレインには、抵抗Ｒ１１を介して接点Ａ２が接続される。スイッチ素子Ｑ１１のゲートには、抵抗Ｒ１２を介して接点Ａ２が接続されるとともに、スイッチ素子Ｑ１２のドレインが接続される。スイッチ素子Ｑ１２のゲートには、接点Ａ３が接続され、スイッチ素子Ｑ１２のソースには、基準電位源ＧＮＤが接続される。
【００３５】
［低電圧誤動作防止回路部１２］
低電圧誤動作防止回路部１２は、比較器ＣＭＰ２１と、ＮチャネルＭＯＳＦＥＴで構成されるスイッチ素子Ｑ２１と、抵抗Ｒ２１〜Ｒ２３と、を備える。
【００３６】
抵抗Ｒ２１と抵抗Ｒ２２とは直列接続され、これら直列接続された抵抗Ｒ２１、Ｒ２２を介して、制御電圧源ＶＤＤと基準電位源ＧＮＤとが接続される。制御電圧源ＶＤＤからは、後述するように、制御電圧生成部１８から出力される電圧が供給される。抵抗Ｒ２２には、抵抗Ｒ２３とスイッチ素子Ｑ２１とを直列接続したものが、並列接続される。具体的には、抵抗Ｒ２２の一端には、抵抗Ｒ２３を介してスイッチ素子Ｑ２１のドレインが接続され、スイッチ素子Ｑ２１のソースには、抵抗Ｒ２２の他端が接続される。スイッチ素子Ｑ２１のゲートには、接点Ｂ３が接続される。また、抵抗Ｒ２２の一端には、比較器ＣＭＰ２１の反転入力端子も接続される。比較器ＣＭＰ２１の非反転入力端子には、接点Ｂ１が接続され、比較器ＣＭＰ２１の出力端子には、接点Ｂ２が接続される。
【００３７】
［定電流供給部１３］
定電流供給部１３は、電流源Ｓ３１を備える。
【００３８】
電流源Ｓ３１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ３１の出力端子には、接点Ｃ１が接続される。
【００３９】
［端子電圧検出部１４］
端子電圧検出部１４は、インバータＩＮＶ４１、ＩＮＶ４２を備える。
【００４０】
インバータＩＮＶ４１の入力端子には、接点Ｄ１が接続され、インバータＩＮＶ４１の出力端子には、接点Ｄ２と、インバータＩＮＶ４２の入力端子と、が接続される。インバータＩＮＶ４２の出力端子には、接点Ｄ３が接続される。
【００４１】
［発振制御部１６］
発振制御部１６は、オントリガ発生部１６１と、オン幅制御部１６２と、第１の制御部１６３と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ６１と、インバータＩＮＶ６１と、否定論理積ＮＡＮＤ６１、ＮＡＮＤ６２と、電流源Ｓ６１と、比較器ＣＭＰ６１と、閾値電圧源Ｖｒｅｆと、を備える。
【００４２】
第１の制御部１６３は、接点Ｆ５に接続され、閾値電圧源Ｖｒｅｆに制御信号を供給する。
【００４３】
閾値電圧源Ｖｒｅｆの負極には、基準電位源ＧＮＤが接続され、閾値電圧源Ｖｒｅｆの正極には、比較器ＣＭＰ６１の非反転入力端子が接続される。比較器ＣＭＰ６１の反転入力端子には、接点Ｆ６が接続され、比較器ＣＭＰ６１の出力端子には、フリップフロップＦＦ６１の第３のリセット端子が接続される。
【００４４】
電流源Ｓ６１の入力端子には、制御電圧源ＶＤＤが接続され、電流源Ｓ６１の出力端子には、接点Ｆ７が接続される。この接点Ｆ７には、オン幅制御部１６２も接続される。オン幅制御部１６２には、否定論理積ＮＡＮＤ６１の２つの入力端子のうち他方も接続される。否定論理積ＮＡＮＤ６１の２つの入力端子のうち一方には、接点Ｆ４が接続され、否定論理積ＮＡＮＤ６１の出力端子には、フリップフロップＦＦ６１の第２のリセット端子が接続される。
【００４５】
フリップフロップＦＦ６１の第１のリセット端子には、接点Ｆ３が接続され、フリップフロップＦＦ６１のセット端子には、オントリガ発生部１６１が接続される。否定論理積ＮＡＮＤ６２の３つの入力端子には、それぞれ、接点Ｆ１、Ｆ２、およびフリップフロップＦＦ６１の出力端子が接続される。否定論理積ＮＡＮＤ６２の出力端子には、インバータＩＮＶ６１の入力端子が接続され、インバータＩＮＶ６１の出力端子には、接点Ｆ８が接続される。
【００４６】
［発振停止制御部１７］
発振停止制御部１７は、スタンバイ制御部１７１と、スタンバイ時電流制限部１７２と、否定論理積ＮＡＮＤ７１、ＮＡＮＤ７２と、論理積ＡＮＤ７１と、を備える。
【００４７】
論理積ＡＮＤ７１の出力端子には、接点Ｇ３が接続され、論理積ＡＮＤ７１の２つの入力端子には、否定論理積ＮＡＮＤ７１の出力端子と、否定論理積ＮＡＮＤ７２の出力端子と、が接続される。否定論理積ＮＡＮＤ７１の２つの入力端子には、接点Ｇ１と、接点Ｇ２に接続されたスタンバイ制御部１７１と、が接続される。否定論理積ＮＡＮＤ７２の２つの入力端子には、接点Ｇ１と、スタンバイ時電流制限部１７２と、が接続される。
【００４８】
［ソフトスタート期間制御部１５］
図３は、ソフトスタート期間制御部１５の回路図である。ソフトスタート期間制御部１５は、クロック生成部１５１と、分周器１５２〜１５７と、ＮＡＮＤゲートで構成されるフリップフロップＦＦ５１、ＦＦ５２と、論理積ＡＮＤ５１〜ＡＮＤ５４と、否定論理積ＮＡＮＤ５１〜ＮＡＮＤ５５と、インバータＩＮＶ５１〜ＩＮＶ５３と、を備える。
【００４９】
クロック生成部１５１のリセット端子と、分周器１５２〜１５７のそれぞれのリセット端子と、フリップフロップＦＦ５２のリセット端子とには、制御信号ｒｅｓｅｔが印加される。この制御信号ｒｅｓｅｔは、論理積ＡＮＤ５１から出力される。クロック生成部１５１と分周器１５２〜１５５とは直列接続され、分周器１５６、１５７は直列接続される。
【００５０】
論理積ＡＮＤ５１の２つの入力端子のうち一方と、否定論理積ＮＡＮＤ５１の２つの入力端子のうち他方と、フリップフロップＦＦ５１のリセット端子とには、制御信号ＶＣＣ＿ＵＶＬＯが印加される。この制御信号ＶＣＣ＿ＵＶＬＯは、図２の比較器ＣＭＰ２１から出力される。
【００５１】
否定論理積ＮＡＮＤ５１の２つの入力端子のうち一方には、制御信号ｓｔａｎｄｂｙが印加される。この制御信号ｓｔａｎｄｂｙは、図２のインバータＩＮＶ４２から出力される。
【００５２】
否定論理積ＮＡＮＤ５１の出力端子には、論理積ＡＮＤ５１の２つの入力端子のうち他方と、フリップフロップＦＦ５１のセット端子と、が接続される。フリップフロップＦＦ５１の出力端子には、否定論理積ＮＡＮＤ５２の２つの入力端子のうち他方が接続され、フリップフロップＦＦ５１の反転出力端子には、否定論理積ＮＡＮＤ５３の２つの入力端子のうち一方が接続される。否定論理積ＮＡＮＤ５２の２つの入力端子のうち一方には、クロック生成部１５１の出力端子が接続され、否定論理積ＮＡＮＤ５３の２つの入力端子のうち他方には、分周器１５５の出力端子が接続される。
【００５３】
否定論理積ＮＡＮＤ５２、ＮＡＮＤ５３のそれぞれの出力端子には、否定論理積ＮＡＮＤ５４の２つの入力端子のそれぞれが接続され、否定論理積ＮＡＮＤ５４の出力端子には、分周器１５６の入力端子が接続される。
【００５４】
論理積ＡＮＤ５２の３つの入力端子には、それぞれ、インバータＩＮＶ５１の出力端子と、分周器１５７の出力端子と、インバータＩＮＶ５３の出力端子と、が接続される。以降では、論理積ＡＮＤ５２から出力される信号を、制御信号ＳＳ３と呼ぶこととする。
【００５５】
論理積ＡＮＤ５３の３つの入力端子には、それぞれ、分周器１５６の出力端子と、インバータＩＮＶ５２の出力端子と、インバータＩＮＶ５３の出力端子と、が接続される。以降では、論理積ＡＮＤ５３から出力される信号を、制御信号ＳＳ２と呼ぶこととする。
【００５６】
論理積ＡＮＤ５４の３つの入力端子には、それぞれ、インバータＩＮＶ５１の出力端子と、インバータＩＮＶ５２の出力端子と、インバータＩＮＶ５３の出力端子と、が接続される。以降では、論理積ＡＮＤ５４から出力される信号を、制御信号ＳＳ１と呼ぶこととする。
【００５７】
インバータＩＮＶ５１の入力端子と、否定論理積ＮＡＮＤ５５の２つの入力端子のうち一方とには、分周器１５６の出力端子が接続される。インバータＩＮＶ５２の入力端子と、否定論理積ＮＡＮＤ５５の２つの入力端子のうち他方とには、分周器１５７の出力端子が接続される。否定論理積ＮＡＮＤ５５の出力端子には、フリップフロップＦＦ５２のセット端子が接続され、フリップフロップＦＦ５２の出力端子には、インバータＩＮＶ５３の入力端子が接続される。以降では、フリップフロップＦＦ５２の出力端子から出力される信号を、制御信号ＳＳ４と呼ぶこととする。
【００５８】
以上の構成を備える制御回路２の動作について、図４、５を用いて以下に説明する。
【００５９】
［起動時における制御回路２の動作］
図４は、起動時における絶縁型スイッチング電源１のタイミングチャートである。ＶＰ４は、端子Ｐ４の電圧を示し、ＶＶＣＣ＿ＵＶＬＯは、図２の制御信号ＶＣＣ＿ＵＶＬＯの電圧を示す。Ｖｓｔａｎｄｂｙは、図２の制御信号ｓｔａｎｄｂｙの電圧を示し、Ｖｒｅｓｅｔは、図３の制御信号ｒｅｓｅｔの電圧を示す。ＶＧＳＱ１は、図１のスイッチ素子Ｑ１のゲート−ソース間電圧を示し、ＩＤＱ１は、スイッチ素子Ｑ１のドレイン電流を示す。また、ＶＨは、Ｈレベル電圧を示し、ＶＬは、Ｌレベル電圧を示す。
【００６０】
時刻ｔ１以前の期間において、絶縁型スイッチング電源１は停止している。このため、端子Ｐ４の電圧ＶＰ４と、電圧ＶＶＣＣ＿ＵＶＬＯと、電圧Ｖｓｔａｎｄｂｙと、電圧Ｖｒｅｓｅｔと、電圧ＶＧＳＱ１と、電流ＩＤＱ１と、出力電圧ＶＯＵＴとは、「０」である。
【００６１】
時刻ｔ１において、絶縁型スイッチング電源１を起動させる。絶縁型スイッチング電源１の起動時においては、比較器ＣＭＰ２１がＬレベル電圧を出力するので、電圧ＶＶＣＣ＿ＵＶＬＯは、ＶＬのままである。
【００６２】
ここで、制御信号ＶＣＣ＿ＵＶＬＯは、接点Ｂ２および接点Ａ３を介してスイッチ素子Ｑ１２のゲートに印加される。このため、時刻ｔ１において、スイッチ素子Ｑ１２がオフ状態となり、スイッチ素子Ｑ１１のゲートに、抵抗Ｒ１２、接点Ａ２、および端子Ｐ５を介して、図１の入力端子ＩＮから入力電圧が印加され、スイッチ素子Ｑ１１がオン状態となる。すると、入力端子ＩＮと図１のキャパシタＣ３とが、端子Ｐ５、接点Ａ２、抵抗Ｒ１１、オン状態のスイッチ素子Ｑ１１、接点Ａ１、および端子Ｐ４を介して導通する。これによれば、起動回路部１１が動作して、キャパシタＣ３が起動回路部１１により充電される。したがって、キャパシタＣ３に接続された端子Ｐ４の電圧ＶＰ４は、時間が経過するに従って上昇し、時刻ｔ２では、後述の第１の閾値電圧Ｖｔｈ１に等しくなる。
【００６３】
また、制御信号ＶＣＣ＿ＵＶＬＯは、接点Ｂ２および接点Ｂ３を介して、スイッチ素子Ｑ２１のゲートに印加される。このため、時刻ｔ１において、スイッチ素子Ｑ２１がオフ状態となる。すると、抵抗Ｒ２１と抵抗Ｒ２２とで制御電圧源ＶＤＤの電圧を分圧したものが、比較器ＣＭＰ２１の反転入力端子に印加される。これによれば、比較器ＣＭＰ２１で用いられる閾値電圧は、第１の閾値電圧Ｖｔｈ１に固定されることとなる。
【００６４】
また、制御信号ＶＣＣ＿ＵＶＬＯは、接点Ｂ２および接点Ｆ２を介して、否定論理積ＮＡＮＤ６２の３つの入力端子のうちの１つに印加される。このため、時刻ｔ１において、否定論理積ＮＡＮＤ６２がＨレベル電圧を出力し、このＨレベル電圧は、インバータＩＮＶ６１でＬレベル電圧に変換された後、接点Ｆ８および端子Ｐ６を介して、図１のスイッチ素子Ｑ１のゲートに印加される。これによれば、電圧ＶＧＳＱ１がＶＬとなり、スイッチ素子Ｑ１がオフ状態で固定されるので、ドレイン電流ＩＤＱ１および出力電圧ＶＯＵＴが「０」で維持される。
【００６５】
時刻ｔ２において、端子Ｐ４の電圧ＶＰ４が上述の第１の閾値電圧Ｖｔｈ１に等しくなると、比較器ＣＭＰ２１がＨレベル電圧を出力する。このため、電圧ＶＶＣＣ＿ＵＶＬＯは、ＶＨとなる。
【００６６】
すると、スイッチ素子Ｑ１２がオン状態となり、スイッチ素子Ｑ１１のゲート電圧が引き抜かれ、スイッチ素子Ｑ１１がオフ状態になり、その結果、入力端子ＩＮと図１のキャパシタＣ３とが絶縁される。これによれば、起動回路部１１の動作が停止し、起動回路部１１によるキャパシタＣ３の充電が停止されることとなる。ここで、後述のように、時刻ｔ２ではスイッチ素子Ｑ１のスイッチングが開始されるため、制御巻線Ｔ２の両端電圧は、出力電圧ＶＯＵＴが上昇するに従って上昇するが、制御巻線Ｔ２の両端電圧がキャパシタＣ３の両端電圧より高くなるまでは、制御回路２への電力供給は、キャパシタＣ３により行われる。そして、時刻ｔ２〜ｔ５の期間では、制御巻線Ｔ２の両端電圧がキャパシタＣ３の両端電圧以下であるため、キャパシタＣ３の両端電圧は、時間が経過するに従って低下する。このため、時刻ｔ２〜ｔ５の期間では、端子Ｐ４の電圧ＶＰ４も、時間が経過するに従って低下する。
【００６７】
また、電圧ＶＶＣＣ＿ＵＶＬＯがＶＨになると、否定論理積ＮＡＮＤ６２がＬレベル電圧を出力することが可能となるので、上述のスイッチ素子Ｑ１のオフ状態での固定が解除されることとなる。
【００６８】
ところで、絶縁型スイッチング電源１の起動時においては、絶縁型スイッチング電源１をノーマルモードで動作させるために、図１のモード切替信号生成部４がＨレベル電圧を出力し、フォトトランジスタＰＴ１がオン状態となる。このため、端子Ｐ１は、オン状態のフォトトランジスタＰＴ１および端子Ｐ３を介して、基準電位源に接続された端子ＧＮＤ１と導通し、端子Ｐ１の電圧がＬレベル電圧となる。この端子Ｐ１のＬレベル電圧は、図２のインバータＩＮＶ４１でＨレベル電圧に変換された後、インバータＩＮＶ４２でＬレベル電圧に再度変換される。したがって、図４中の時刻ｔ１以降の期間では、電圧Ｖｓｔａｎｄｂｙは、ＶＬである。
【００６９】
以上より、時刻ｔ２では、電圧ＶＶＣＣ＿ＵＶＬＯがＶＨであり、電圧ＶｓｔａｎｄｂｙがＶＬである。このため、図３の否定論理積ＮＡＮＤ５１がＨレベル電圧を出力し、論理積ＡＮＤ５１がＨレベル電圧を出力し、電圧ＶｒｅｓｅｔがＶＨとなる。一方、時刻ｔ１〜ｔ２の期間では、電圧ＶＶＣＣ＿ＵＶＬＯおよび電圧ＶｓｔａｎｄｂｙがＶＬであるため、論理積ＡＮＤ５１がＬレベル電圧を出力し、電圧ＶｒｅｓｅｔがＶＬである。このため、時刻ｔ１〜ｔ２の期間では、クロック生成部１５１と、分周器１５２〜１５７と、フリップフロップＦＦ５２と、がリセットされているが、このリセットは時刻ｔ２において解除されることとなる。
【００７０】
クロック生成部１５１と、分周器１５２〜１５５と、のリセットが解除されると、クロック生成部１５１は、予め定められた周期でＨレベル電圧とＬレベル電圧とを交互に出力し、分周器１５２〜１５５は、クロック生成部１５１の出力を分周する。以降では、クロック生成部１５１の出力を基準クロック信号ＣＬＫとする。すると、分周器１５２は、この基準クロック信号ＣＬＫを２分周し、クロック信号２ＣＬＫを出力することとなる。分周器１５３〜１５５のそれぞれについても、分周器１５２と同様に、入力されるクロック信号を２分周し、クロック信号４ＣＬＫ、８ＣＬＫ、１６ＣＬＫのそれぞれを出力することとなる。
【００７１】
また、上述のように分周器１５６、１５７のリセットが解除されると、これら分周器１５６、１５７は、否定論理積ＮＡＮＤ５４の出力を分周する。否定論理積ＮＡＮＤ５４の出力は、制御信号ＶＣＣ＿ＵＶＬＯと、制御信号ｓｔａｎｄｂｙと、クロック信号ＣＬＫと、クロック信号１６ＣＬＫと、に基づいて変化する。
【００７２】
具体的には、時刻ｔ２では、電圧ＶＶＣＣ＿ＵＶＬＯがＶＨであり、電圧ＶｓｔａｎｄｂｙがＶＬであるため、フリップフロップＦＦ５１のセット端子およびリセット端子には、それぞれ、Ｈレベル電圧が印加される。一方、時刻ｔ１〜ｔ２の期間では、上述のように電圧ＶＶＣＣ＿ＵＶＬＯおよび電圧ＶｓｔａｎｄｂｙがＶＬであるため、フリップフロップＦＦ５１のセット端子には、Ｈレベル電圧が印加され、フリップフロップＦＦ５１のリセット端子には、Ｌレベル電圧が印加される。このため、時刻ｔ２では、時刻ｔ１〜ｔ２の期間と同一の信号、すなわちフリップフロップＦＦ５１の出力端子からＬレベル電圧が出力され、フリップフロップＦＦ５１の反転出力端子からＨレベル電圧が出力されることとなる。
【００７３】
すると、Ｌレベル電圧が入力される否定論理積ＮＡＮＤ５２は、基準クロック信号ＣＬＫをマスクし、基準クロック信号ＣＬＫによらずＨレベル電圧を出力する一方、Ｈレベル電圧が入力される否定論理積ＮＡＮＤ５３は、クロック信号１６ＣＬＫの論理を反転して出力する。これによれば、否定論理積ＮＡＮＤ５４は、クロック信号１６ＣＬＫを出力することとなる。
【００７４】
以上より、時刻ｔ２では、分周器１５６は、クロック信号１６ＣＬＫを２分周して出力し、分周器１５７は、クロック信号１６ＣＬＫを４分周して出力することとなる。
【００７５】
また、上述のようにフリップフロップＦＦ５２のリセットが解除されると、フリップフロップＦＦ５２は、否定論理積ＮＡＮＤ５５の出力に応じて、制御信号ＳＳ４を出力する。このため、時刻ｔ２では、制御信号ＳＳ４は、クロック信号１６ＣＬＫを２分周したものと、クロック信号１６ＣＬＫを４分周したものと、の否定論理積に応じて変化することとなる。また、制御信号ＳＳ１〜ＳＳ３のそれぞれは、分周器１５６、１５７のそれぞれの出力と、フリップフロップＦＦ５２の出力と、に基づいて論理積ＡＮＤ５２〜ＡＮＤ５４から出力される。このため、時刻ｔ２では、制御信号ＳＳ１〜ＳＳ３のそれぞれも、クロック信号１６ＣＬＫを２分周したものと、クロック信号１６ＣＬＫを４分周したものと、の否定論理積に応じて変化することとなる。
【００７６】
以上によれば、図４中の時刻ｔ２以降の期間では、制御信号ＳＳ１〜ＳＳ４は、クロック信号１６ＣＬＫに応じて、すなわち基準クロック信号ＣＬＫを１６分周した信号に応じて、変化することとなる。ここで、時刻ｔ２を基準とすると、基準クロック信号ＣＬＫの１６周期分の時間が経過したタイミングが時刻ｔ３であり、基準クロック信号ＣＬＫの３２周期分の時間が経過したタイミングが時刻ｔ４であり、基準クロック信号ＣＬＫの４８周期分の時間が経過したタイミングが時刻ｔ５である。
【００７７】
制御信号ＳＳ１〜ＳＳ４に基づいて、第１の制御部１６３は、閾値電圧源Ｖｒｅｆから出力される電圧を制御する。具体的には、時刻ｔ２、時刻ｔ３、時刻ｔ４、時刻ｔ５のそれぞれのタイミングにおいて、第１の制御部１６３は、閾値電圧源Ｖｒｅｆから出力される電圧を段階的に高くする。
【００７８】
閾値電圧源Ｖｒｅｆから出力される電圧は、比較器ＣＭＰ６１の非反転入力端子に印加される。比較器ＣＭＰ６１の反転入力端子には、接点Ｆ６を介して端子Ｐ７の電圧が印加される。端子Ｐ７の電圧は、抵抗Ｒ１の両端の電位差、すなわちスイッチ素子Ｑ１のドレイン電流に応じて、変化する。
【００７９】
比較器ＣＭＰ６１は、閾値電圧源Ｖｒｅｆから出力される電圧まで端子Ｐ７の電圧が上昇すると、すなわち閾値電圧源Ｖｒｅｆから出力される電圧までスイッチ素子Ｑ１のドレイン電流に応じた電圧が上昇すると、Ｌレベル電圧を出力する。このため、図４中の時刻ｔ２以降の期間では、閾値電圧源Ｖｒｅｆから出力される電圧までスイッチ素子Ｑ１のドレイン電流に応じた電圧が上昇するたびに、フリップフロップＦＦ６１の第３のリセット端子にＬレベル電圧が印加され、電圧ＶＧＳＱ１がＶＬとなり、スイッチ素子Ｑ１がオフ状態となる。
【００８０】
以上より、図４中の時刻ｔ２以降の期間では、制御信号ＳＳ１〜ＳＳ４が入力される第１の制御部１６３により、スイッチ素子Ｑ１のオン幅の上限値が設定されることとなる。そして、時刻ｔ２、時刻ｔ３、時刻ｔ４、時刻ｔ５のそれぞれのタイミングにおいて、閾値電圧源Ｖｒｅｆから出力される電圧が段階的に高くなるので、第１の制御部１６３により設定されるスイッチ素子Ｑ１のオン幅の上限値も、段階的に大きくなる。
【００８１】
以上によれば、時刻ｔ２〜ｔ３の期間、時刻ｔ３〜ｔ４の期間、時刻ｔ４〜ｔ５の期間、時刻ｔ５以降の期間の順に、スイッチ素子Ｑ１のオン幅の上限値が大きくなる。このため、図４では、時刻ｔ２〜ｔ３の期間、時刻ｔ３〜ｔ４の期間、時刻ｔ４〜ｔ５の期間、時刻ｔ５以降の期間の順に、電圧ＶＧＳＱ１がＶＨである時間が長くなっており、その結果、電流ＩＤＱ１の最大値が大きくなるとともに、出力電圧ＶＯＵＴが高くなっている。
【００８２】
なお、ノーマルモードである図４中の時刻ｔ２以降の期間では、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加される。このため、出力電圧ＶＯＵＴが出力設定電圧に達してフォトトランジスタＰＴ２が活性的にオンし、端子Ｐ２の電圧が低下して、第１の制御部１６３により設定されるオン幅上限値より端子Ｐ２の電圧に応じたオン幅の方が狭くなった場合には、スイッチ素子Ｑ１のオン幅は、オントリガ発生部１６１から出力される予め定められた周期で、後述のように端子Ｐ２の電圧に応じた時間より定まる。
【００８３】
オン幅制御部１６２は、インバータＩＮＶ６１からＨレベル電圧が出力されてから端子Ｐ２の電圧に応じたオン幅時間が経過すると、Ｈレベル電圧を出力し、このＨレベル電圧が否定論理積ＮＡＮＤ６１の２つの入力端子のうち他方に印加される。一方、ノーマルモードでは、上述のように端子Ｐ１の電圧がＬレベル電圧であるため、否定論理積ＮＡＮＤ６１の２つの入力端子のうち一方には、インバータＩＮＶ４１、接点Ｄ２、および接点Ｆ４を介して、Ｈレベル電圧が印加される。以上より、ノーマルモードである図４中の時刻ｔ２以降の期間において、上述のようにスイッチ素子Ｑ１のオン幅が第１の制御部１６３により設定される上限値未満であれば、スイッチ素子Ｑ１がオン状態になってから端子Ｐ２の電圧に応じたオン幅時間が経過すると、フリップフロップＦＦ６１の第２のリセット端子にＬレベル電圧が印加され、電圧ＶＧＳＱ１がＶＬとなり、スイッチ素子Ｑ１がオフ状態となる。
【００８４】
また、時刻ｔ５以降の期間では、定常動作状態となり、出力電圧ＶＯＵＴが予め定められた電圧Ｖ１で維持されるように、スイッチ素子Ｑ１のオン幅が制御されている。
【００８５】
［バーストモードからノーマルモードに切り替える際における制御回路２の動作］
図５は、バーストモードからノーマルモードに切り替える際における絶縁型スイッチング電源１のタイミングチャートである。
【００８６】
時刻ｔ１１以前の期間において、絶縁型スイッチング電源１をバーストモードで動作させるために、図１のモード切替信号生成部４がＬレベル電圧を出力しており、フォトトランジスタＰＴ１がオフ状態である。このため、端子Ｐ１の電圧は、電流源Ｓ３１から出力される電流により上昇して、Ｈレベル電圧となっている。この端子Ｐ１のＨレベル電圧は、インバータＩＮＶ４１でＬレベル電圧に変換された後、インバータＩＮＶ４２でＨレベル電圧に再度変換される。したがって、時刻ｔ１１以前の期間では、電圧Ｖｓｔａｎｄｂｙは、ＶＨである。
【００８７】
一方、時刻ｔ１１以前の期間において、比較器ＣＭＰ２１で用いられる閾値電圧は、第２の閾値電圧Ｖｔｈ２に固定されており、比較器ＣＭＰ２１の非反転入力端子に印加される端子Ｐ４の電圧ＶＰ４は、第２の閾値電圧Ｖｔｈ２より高い。このため、比較器ＣＭＰ２１がＨレベル電圧を出力し、電圧ＶＶＣＣ＿ＵＶＬＯがＶＨである。
【００８８】
以上より、時刻ｔ１１以前の期間では、電圧ＶＶＣＣ＿ＵＶＬＯおよび電圧ＶｓｔａｎｄｂｙがＶＨである。このため、図３の否定論理積ＮＡＮＤ５１がＬレベル電圧を出力し、論理積ＡＮＤ５１がＬレベル電圧を出力し、電圧ＶｒｅｓｅｔがＶＬである。したがって、時刻ｔ１１以前の期間では、上述の図４の時刻ｔ１〜ｔ２の期間と同様に、クロック生成部１５１と、分周器１５２〜１５７と、フリップフロップＦＦ５２と、がリセットされている。
【００８９】
時刻ｔ１１において、絶縁型スイッチング電源１をノーマルモードで動作させるために、図１のモード切替信号生成部４がＨレベル電圧を出力し、フォトトランジスタＰＴ１がオン状態となる。すると、上述の図４の時刻ｔ２と同様に、端子Ｐ１の電圧がＬレベル電圧となり、電圧ＶｓｔａｎｄｂｙがＶＬとなる。
【００９０】
すると、時刻ｔ１１では、上述の図４の時刻ｔ２と同様に、電圧ＶＶＣＣ＿ＵＶＬＯがＶＨであり、電圧ＶｓｔａｎｄｂｙがＶＬであるため、電圧ＶｒｅｓｅｔがＶＨとなる。このため、クロック生成部１５１と、分周器１５２〜１５７と、フリップフロップＦＦ５２と、のリセットは、時刻ｔ１１において解除されることとなる。
【００９１】
なお、絶縁型スイッチング電源１の起動時においては、上述の図４中の時刻ｔ２以降の期間において説明したように、制御信号ＳＳ１〜ＳＳ４は、クロック信号１６ＣＬＫに応じて、すなわち基準クロック信号ＣＬＫを１６分周した信号に応じて、変化する。これに対して、バーストモードからノーマルモードに切り替える際においては、制御信号ＳＳ１〜ＳＳ４は、基準クロック信号ＣＬＫに応じて、変化する。
【００９２】
具体的には、時刻ｔ１１では、上述の図４の時刻ｔ２と同様に、電圧ＶＶＣＣ＿ＵＶＬＯがＶＨであり、電圧ＶｓｔａｎｄｂｙがＶＬであるため、フリップフロップＦＦ５１のセット端子およびリセット端子には、それぞれ、Ｈレベル電圧が印加される。一方、時刻ｔ１１以前の期間では、上述のように電圧ＶＶＣＣ＿ＵＶＬＯおよび電圧ＶｓｔａｎｄｂｙがＶＨであるため、フリップフロップＦＦ５１のセット端子には、Ｌレベル電圧が印加され、フリップフロップＦＦ５１のリセット端子には、Ｈレベル電圧が印加される。このため、時刻ｔ１１では、時刻ｔ１１以前の期間と同一の信号、すなわちフリップフロップＦＦ５１の出力端子からＨレベル電圧が出力され、フリップフロップＦＦ５１の反転出力端子からＬレベル電圧が出力されることとなる。
【００９３】
すると、Ｌレベル電圧を入力される否定論理積ＮＡＮＤ５３は、クロック信号１６ＣＬＫをマスクし、クロック信号１６ＣＬＫによらずＨレベル電圧を出力する一方、Ｈレベル電圧が入力される否定論理積ＮＡＮＤ５２は、基準クロック信号ＣＬＫの論理を反転して出力する。これによれば、否定論理積ＮＡＮＤ５４は、基準クロック信号ＣＬＫを出力することとなる。
【００９４】
以上より、図５中の時刻ｔ１１以降の期間では、制御信号ＳＳ１〜ＳＳ４は、基準クロック信号ＣＬＫに応じて、変化することとなる。ここで、時刻ｔ１１を基準とすると、基準クロック信号ＣＬＫの１周期分の時間が経過したタイミングが時刻ｔ１２であり、基準クロック信号ＣＬＫの２周期分の時間が経過したタイミングが時刻ｔ１３であり、基準クロック信号ＣＬＫの３周期分の時間が経過したタイミングが時刻ｔ１４である。
【００９５】
以上によれば、時刻ｔ１１〜ｔ１２の期間、時刻ｔ１２〜ｔ１３の期間、時刻ｔ１３〜ｔ１４の期間、時刻ｔ１４以降の期間の順に、スイッチ素子Ｑ１のオン幅の上限値が大きくなる。すなわち、バーストモードからノーマルモードに切り替える際においては、絶縁型スイッチング電源１の起動時と同様に、電圧ＶｒｅｓｅｔがＶＨになったタイミングを基準として、時間が経過するに従って段階的に、スイッチ素子Ｑ１のオン幅の上限値が大きくなる。ただし、バーストモードからノーマルモードに切り替える際においては、基準クロック信号ＣＬＫの１周期分の時間が経過するごとに段階的に、スイッチ素子Ｑ１のオン幅の上限値が大きくなるのに対して、絶縁型スイッチング電源１の起動時においては、基準クロック信号ＣＬＫの１６周期分の時間が経過するごとに段階的に、スイッチ素子Ｑ１のオン幅の上限値が大きくなる。
【００９６】
以上の絶縁型スイッチング電源１によれば、以下の効果を奏することができる。
【００９７】
絶縁型スイッチング電源１は、絶縁型スイッチング電源１の起動時と、絶縁型スイッチング電源１の動作モードをバーストモードからノーマルモードに切り替える際と、において、ソフトスタート制御を行う。このため、絶縁型スイッチング電源１の動作モードをバーストモードからノーマルモードに切り替える際に、音鳴きの発生や、スイッチ素子Ｑ１にかかるストレスや、出力電圧ＶＯＵＴに対するオーバーシュートの発生を抑制することができる。
【００９８】
また、絶縁型スイッチング電源１は、スイッチ素子Ｑ１のオン幅の上限値を、絶縁型スイッチング電源１の起動時においては、基準クロック信号ＣＬＫの１６周期分の時間が経過するごとに段階的に大きくし、絶縁型スイッチング電源１の動作モードをバーストモードからノーマルモードに切り替える際においては、基準クロック信号ＣＬＫの１周期分の時間が経過するごとに段階的に大きくする。このため、絶縁型スイッチング電源１の動作モードをバーストモードからノーマルモードに切り替える際に、絶縁型スイッチング電源１を起動する際と比べて、ソフトスタート制御を行う時間を短くすることができる。これによれば、音鳴きの発生や、スイッチ素子Ｑ１にかかるストレスや、出力電圧ＶＯＵＴに対するオーバーシュートの発生を上述のように抑制しつつ、出力電圧ディップを抑制でき、応答悪化を改善することができる。
【００９９】
＜第２実施形態＞
［絶縁型スイッチング電源１Ａの構成］
本発明の第２実施形態に係る絶縁型スイッチング電源１Ａについて、以下に説明する。絶縁型スイッチング電源１Ａは、図１に示した本発明の第１実施形態に係る絶縁型スイッチング電源１とは、制御回路２の代わりに制御回路２Ａを備える点が異なる。なお、絶縁型スイッチング電源１Ａにおいて、絶縁型スイッチング電源１と同一構成要件については、同一符号を付し、その説明を省略する。
【０１００】
［制御回路２Ａの構成］
図６は、制御回路２Ａの回路図である。制御回路２Ａは、図２に示した本発明の第１実施形態に係る制御回路２とは、発振制御部１６の代わりに発振制御部１６Ａを備える点が異なる。
【０１０１】
［発振制御部１６Ａの構成］
発振制御部１６Ａは、発振制御部１６とは、第１の制御部１６３の代わりに第２の制御部１６４を備える点が異なる。第２の制御部１６４は、接点Ｆ５に接続され、電流源Ｓ６１に制御信号を供給する。
【０１０２】
以上の発振制御部１６Ａを備える制御回路２Ａの動作について、以下に説明する。
【０１０３】
［起動時における制御回路２Ａの動作］
制御回路２Ａによれば、絶縁型スイッチング電源１Ａの起動時においては、端子Ｐ４の電圧ＶＰ４と、電圧ＶＶＣＣ＿ＵＶＬＯと、電圧Ｖｓｔａｎｄｂｙと、電圧Ｖｒｅｓｅｔと、電圧ＶＧＳＱ１と、電流ＩＤＱ１と、出力電圧ＶＯＵＴとは、制御回路２による場合と同様に、図４に示したように変化する。ただし、図４の時刻ｔ２以降の期間において、基準クロック信号ＣＬＫを１６分周した信号に応じて変化する制御信号ＳＳ１〜ＳＳ４に基づいて、制御回路２では、第１の制御部１６３によりスイッチ素子Ｑ１のオン幅の上限値を設定したのに対して、制御回路２Ａでは、第２の制御部１６４によりスイッチ素子Ｑ１のオン幅の上限値を設定する。
【０１０４】
具体的には、時刻ｔ２、時刻ｔ３、時刻ｔ４、時刻ｔ５のそれぞれのタイミングにおいて、第２の制御部１６４は、電流源Ｓ６１から出力される定電流を段階的に大きくする。
【０１０５】
ここで、電流源Ｓ６１から出力される定電流は、図１のフォトトランジスタＰＴ２がオフ状態である場合、すなわち出力電圧ＶＯＵＴが出力設定電圧未満である場合、接点Ｆ７および端子Ｐ２を介して図１の抵抗Ｒ２を流れ、抵抗Ｒ２の両端に電位差が生じ、端子Ｐ２の電圧が上昇する。一方、電流源Ｓ６１から出力される定電流は、フォトトランジスタＰＴ２が活性的にオン状態である場合、すなわち出力電圧ＶＯＵＴが出力設定電圧以上である場合、端子Ｐ２と基準電位源に接続された端子ＧＮＤ１とが、抵抗Ｒ２と活性的にオン状態であるフォトトランジスタＰＴ２とを介して導通し、端子Ｐ２の電圧が出力電圧ＶＯＵＴに応じた電圧となる。
【０１０６】
上述のように、出力電圧ＶＯＵＴが出力設定電圧に達するまでは、フォトカプラＰＴ２はオフ状態であり、端子Ｐ２の電圧は、電流源Ｓ６１から出力される定電流値と抵抗Ｒ２の抵抗値との積で定まる上限電圧値で制限され、この上限電圧値に対応したオン幅でスイッチ素子Ｑ１のオン幅が制限される。そして、インバータＩＮＶ６１からＨレベル電圧が出力されてから端子Ｐ２の電圧に応じたオン幅時間が経過すると、Ｈレベル電圧を出力し、このＨレベル電圧が否定論理積ＮＡＮＤ６１の２つの入力端子のうち他方に印加される。一方、ノーマルモードでは、上述のように端子Ｐ１の電圧がＬレベル電圧であるため、否定論理積ＮＡＮＤ６１の２つの入力端子のうち一方には、インバータＩＮＶ４１、接点Ｄ２、および接点Ｆ４を介して、Ｈレベル電圧が印加される。以上より、ノーマルモードである図４中の時刻ｔ２以降の期間では、スイッチ素子Ｑ１がオン状態になってから端子Ｐ２の電圧に応じたオン幅時間が経過するたびに、フリップフロップＦＦ６１の第２のリセット端子にＬレベル電圧が印加され、電圧ＶＧＳＱ１がＶＬとなり、スイッチ素子Ｑ１がオフ状態となる。
【０１０７】
以上より、図４中の時刻ｔ２以降の期間では、制御信号ＳＳ１〜ＳＳ４が入力される第２の制御部１６４により、スイッチ素子Ｑ１のオン幅の上限値が設定されることとなる。そして、時刻ｔ２、時刻ｔ３、時刻ｔ４、時刻ｔ５のそれぞれのタイミングにおいて、上述のように電流源Ｓ６１から出力される定電流が段階的に大きくなるので、第２の制御部１６４により設定されるスイッチ素子Ｑ１のオン幅の上限値は、段階的に大きくなる。
【０１０８】
以上によれば、時刻ｔ２〜ｔ３の期間、時刻ｔ３〜ｔ４の期間、時刻ｔ４〜ｔ５の期間、時刻ｔ５以降の期間の順に、スイッチ素子Ｑ１のオン幅の上限値が大きくなる。このため、図４では、時刻ｔ２〜ｔ３の期間、時刻ｔ３〜ｔ４の期間、時刻ｔ４〜ｔ５の期間、時刻ｔ５以降の期間の順に、電圧ＶＧＳＱ１がＶＨである時間が長くなっており、その結果、電流ＩＤＱ１の最大値が大きくなるとともに、出力電圧ＶＯＵＴが高くなっている。
【０１０９】
なお、ノーマルモードである図４中の時刻ｔ２以降の期間では、フリップフロップＦＦ６１の第１のリセット端子には、Ｈレベル電圧が印加される。このため、出力電圧ＶＯＵＴが出力設定電圧に達した場合には、フォトトランジスタＰＴ２が活性的にオンするので、端子Ｐ２の電圧は、電流源Ｓ６１から出力される定電流値と抵抗Ｒ２の抵抗値との積で定まる上限電圧よりも低い、出力電圧ＶＯＵＴに応じた電圧となり、スイッチ素子Ｑ１のオン幅は、オントリガ発生部１６１から出力される予め定められた周期で、端子Ｐ２の電圧に応じた時間より定まる。
【０１１０】
［バーストモードからノーマルモードに切り替える際における制御回路２Ａの動作］
制御回路２Ａによれば、バーストモードからノーマルモードに切り替える際においては、端子Ｐ４の電圧ＶＰ４と、電圧ＶＶＣＣ＿ＵＶＬＯと、電圧Ｖｓｔａｎｄｂｙと、電圧Ｖｒｅｓｅｔと、電圧ＶＧＳＱ１と、電流ＩＤＱ１と、出力電圧ＶＯＵＴとは、制御回路２による場合と同様に、図５に示したように変化する。ただし、図５の時刻ｔ１１以降の期間において、基準クロック信号ＣＬＫに応じて変化する制御信号ＳＳ１〜ＳＳ４に基づいて、制御回路２では、第１の制御部１６３によりスイッチ素子Ｑ１のオン幅の上限値を設定したのに対して、制御回路２Ａでは、上述のように、第２の制御部１６４によりスイッチ素子Ｑ１のオン幅の上限値を設定する。
【０１１１】
以上の絶縁型スイッチング電源１Ａによれば、絶縁型スイッチング電源１と同様の効果を奏することができる。
【０１１２】
本発明は、上述の実施形態に限定されるものではなく、この発明の要旨を逸脱しない範囲内で様々な変形や応用が可能である。
【０１１３】
例えば、上述の各実施形態では、電流源Ｓ６１から出力される定電流や、閾値電圧源Ｖｒｅｆから出力される電圧を、時刻ｔ２、時刻ｔ３、時刻ｔ４、時刻ｔ５や、時刻ｔ１１、時刻ｔ１２、時刻ｔ１３、時刻ｔ１４のように、４段階に分けて変化させたが、これに限らない。例えば、３段階に分けて変化させたり、５段階に分けて変化させたりしてもよい。
【０１１４】
また、上述の第１実施形態では、閾値電圧源Ｖｒｅｆから出力される電圧を、段階的に高くすることとしたが、これに限らず、例えば直線状に高くしたり、例えば曲線状に高くしたりしてもよい。これによれば、スイッチ素子Ｑ１のオン幅の上限値を、階段状に大きくするのではなく、直線状に大きくしたり、曲線状に大きくしたりすることができる。
【０１１５】
また、上述の第２実施形態では、電流源Ｓ６１から出力される定電流を、段階的に大きくすることとしたが、これに限らず、例えば直線状に大きくしたり、例えば曲線状に大きくしたりしてもよい。これによれば、スイッチ素子Ｑ１のオン幅の上限値を、階段状に大きくするのではなく、直線状に大きくしたり、曲線状に大きくしたりすることができる。
【０１１６】
また、上述の各実施形態では、ソフトスタート制御を行う時間を制御する場合として、絶縁型スイッチング電源の動作モードをバーストモードからノーマルモードに切り替える際と、絶縁型スイッチング電源を起動する際と、を挙げて説明したが、これに限らない。例えば、絶縁型スイッチング電源１または絶縁型スイッチング電源１Ａにおいて、バーストモードにおける発振停止期間のうち少なくとも一部の期間において、制御回路２または制御回路２Ａの少なくとも一部の回路への電力供給を停止できる場合には、電力供給を再開する際に、ソフトスタート制御を行う時間を制御してもよい。
【符号の説明】
【０１１７】
１、１Ａ；絶縁型スイッチング電源
２、２Ａ；制御回路
３；出力電圧検出部
４；モード切替信号生成部
１５；ソフトスタート期間制御部
１６、１６Ａ；発振制御部
１６２；オン幅制御部
１６３；第１の制御部
１６４；第２の制御部
ＣＭＰ６１；比較器
Ｑ１；スイッチ素子
Ｓ６１；電流源
Ｖｒｅｆ；閾値電圧源
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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