(57)【特許請求の範囲】
【請求項１】
比較対象の２つの入力信号が、それぞれ入力されて第１と第２の出力信号を出力する第１と第２のフリップ・フロップと、
前記第１と第２の出力信号を論理積処理して前記２つのフリップ・フロップをリセットするリセット信号を出力する論理積処理回路と、
前記論理積処理回路と同じ遅延時間を持ち、前記２つの入力信号をぞれぞれ前記遅延時間だけ遅延させた第１遅延信号と第２遅延信号を出力する第１と第２の遅延手段と、
前記第１遅延信号と第２遅延信号がそれぞれ入力されるとともに、前記リセット信号によってリセットされ、第３と第４の出力信号を位相比較出力信号として出力する第３と第４のフリップ・フロップと、
を備え、
前記第３もしくは第４の出力信号のうち、位相が進んだ方の入力信号を遅延させた第１もしくは第２遅延信号が入力される第３もしくは第４のフリップ・フロップの出力信号に、位相比較出力信号が出力されるように構成されていることを特徴とする位相比較器。
【請求項２】
前記第１もしくは第２の遅延手段は、
当該遅延手段に入力される前記入力信号と常時所定の論理値の信号とを論理積処理して、前記入力信号を前記遅延時間だけ遅延させた第１遅延信号もしくは第２遅延信号として出力する論理積処理回路を含んでいることを特徴とする請求項１に記載の位相比較器。
【請求項３】
前記第１もしくは第２の遅延手段は、
インバータ回路を含み、当該遅延手段に入力される前記入力信号を前記遅延時間だけ遅延させて第１遅延信号もしくは第２遅延信号として出力するように構成されていることを特徴とする請求項１に記載の位相比較器。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２系列のパルス信号間の位相差を検出する位相比較器に関するものである。
【背景技術】
【０００２】
２系列のパルス信号間の位相差を検出する位相比較器の回路としては、図４に示したような一般的な回路が知られている。（例えば、特許文献１参照）
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開平１１−７４７３４号公報
【発明の概要】
【０００４】
図４は従来例の位相比較器１０のブロック図を示したものであり、この位相比較器１０は、一対のＤフリップ・フロップｆ１，ｆ２と、フリップ・フロップｆ１，ｆ２の出力信号をリセットするために使用される論理積処理回路ａ１とを含んでいる。
前記位相比較器１０の動作を、ハイアクティブ構成の場合を例にとって説明する。
各フリップ・フロップｆ１，ｆ２は、比較対象の入力信号in1，in2を受け取る。
位相が進んだ方の入力信号、たとえば入力信号in1の立ち上がりエッジが、図５に示したように、対応するフリップ・フロップｆ１の出力信号f1outを”ハイ”状態にセットする。
次に、位相が遅れた方の入力信号、たとえば入力信号in2の立ち上りエッジが、第２のフリップ・フロップｆ２の出力信号f2outを”ハイ”状態にセットする。
これによって、２つのフリップ・フロップｆ１，ｆ２の出力信号f1out，f2outが、共に”ハイ”状態に遷移するので、論理積処理回路ａ１の論理積出力信号a1outが”ハイ”状態になって、フリップ・フロップｆ１，ｆ２のリセット端子（Ｒ）に入力されて、フリップ・フロップｆ１，ｆ２の出力信号をリセットする。
【発明が解決しようとする課題】
【０００５】
しかしながら、図５に示したように、２つのフリップ・フロップｆ１，ｆ２の出力信号f1out，f2outが同値になって論理積出力信号a1outが出力され、この論理積出力信号a1outによって出力信号f1out，f2outが実際にリセットされるまで、若干の遅れ（遅延時間ｔ１）が生じる。
そのため、２つのフリップ・フロップｆ１，ｆ２の出力信号f1out，f2outのうち、位相が遅れている方の入力信号in2が入力されるフリップ・フロップｆ２の出力信号f2outには比較周期ごとに遅延時間ｔ１に相当するパルス幅の残留パルスｐ１が出力される。
これにより、前述したような従来の位相比較器を、図６に示したようなＰＬＬ回路（ＶＣＯ、プログラマブル分周器、位相比較器、チャージポンプ、ループフィルタを含んだ構成）において使用した場合に、次のような問題が発生する。
（１）残留パルスｐ１によりＶＣＯの制御端子に変調が掛けられ、その結果リファレンス・スプリアス発生の原因となる問題。
（２）残留パルスｐ１が出力されている時間は、チャージポンプのＶＤＤ側のＦＥＴと、ＧＮＤ側のＦＥＴが同時にオン状態になるため、ＶＤＤからＧＮＤまでほぼ短絡に近い状態となり、その間、無駄な電流（貫通電流）が流れて電力を浪費するという問題。
【０００６】
そこで、本発明は、２つのフリップ・フロップの出力信号がリセットされるまでの遅延時間によって両出力信号に現れる余分な成分を取り除き、それによって生じる種々の問題を解決することを目的としてなされたものである。
【課題を解決するための手段】
【０００７】
本発明の請求項１にかかる位相比較器は、
比較対象の２つの入力信号が、それぞれ入力されて第１と第２の出力信号を出力する第１と第２のフリップ・フロップと、
前記第１と第２の出力信号を論理積処理して前記２つのフリップ・フロップをリセットするリセット信号を出力する論理積処理回路と、
前記論理積処理回路と同じ遅延時間を持ち、前記２つの入力信号をぞれぞれ前記遅延時間だけ遅延させた第１遅延信号と第２遅延信号を出力する第１と第２の遅延手段と、
前記第１遅延信号と第２遅延信号がそれぞれ入力されるとともに、前記リセット信号によってリセットされ、第３と第４の出力信号を出力する第３と第４のフリップ・フロップと、を備え、
前記第３もしくは第４の出力信号のうち、位相が進んだ方の入力信号を遅延させた第１もしくは第２遅延信号が入力される第３もしくは第４のフリップ・フロップの出力信号に、位相比較出力信号が出力さるように構成されていることを特徴としている。
【０００８】
請求項２の位相比較器では、
前記第１もしくは第２の遅延手段は、
当該遅延手段に入力される前記入力信号と常時所定の論理値の信号とを論理積処理して、前記入力信号を前記遅延時間だけ遅延させた第１遅延信号もしくは第２遅延信号として出力する論理積処理回路を含んでいる。
【０００９】
請求項３の位相比較器では、
前記遅延手段は、
インバータ回路を含み、当該遅延手段に入力される前記入力信号を前記遅延時間だけ遅延させて第１遅延信号もしくは第２遅延信号として出力するように構成されている。
【発明の効果】
【００１０】
本発明の位相比較器は、
比較対象の２つの入力信号が、それぞれ入力されて第１と第２の出力信号を出力する第１と第２のフリップ・フロップと、
前記第１と第２の出力信号を論理積処理して前記２つのフリップ・フロップをリセットするリセット信号を出力する論理積処理回路と、
前記論理積処理回路と同じ遅延時間を持ち、前記２つの入力信号をぞれぞれ前記遅延時間だけ遅延させた第１遅延信号と第２遅延信号を出力する第１と第２の遅延手段と、
前記第１遅延信号と第２遅延信号がそれぞれ入力されるとともに、前記リセット信号によってリセットされ、第３と第４の出力信号を出力する第３と第４のフリップ・フロップと、を備え、
前記第３もしくは第４の出力信号のうち、位相が進んだ方の入力信号を遅延させた第１もしくは第２遅延信号が入力される第３もしくは第４のフリップ・フロップの出力信号に、位相比較出力信号として出力さるように構成されているので、
第３と第４の出力信号には余分な成分が含まれず、リファレンス・スプリアス発生が抑制され、位相比較器から出力される位相差信号の精度が向上するとともに、ＰＬＬ回路に用いた場合には出力周波数の収束が速やかになり、チャージポンプにおける無駄な電流の消費を抑制できるという効果が得られる。
【図面の簡単な説明】
【００１１】
【図１】本発明にかかる位相比較器の実施例１のブロック図である。
【図２】本発明にかかる位相比較器の実施例２のブロック図である。
【図３】前記位相比較器における信号のタイムチャートである。
【図４】従来の位相比較器の構成図である。
【図５】図４に示した従来例の位相比較器における信号のタイムチャートである。
【図６】ＰＬＬ回路の一例の構成図である。
【発明を実施するための形態】
【００１２】
以下に、本発明にかかる位相比較器を実施するための形態を説明する。
本発明にかかる位相比較器は、
比較対象の２つの入力信号が、それぞれ入力されて第１と第２の出力信号を出力する第１と第２のフリップ・フロップと、
前記第１と第２の出力信号を論理積処理して前記２つのフリップ・フロップをリセットするリセット信号を出力する論理積処理回路と、
前記論理積処理回路と同じ遅延時間を持ち、前記２つの入力信号をぞれぞれ前記遅延時間だけ遅延させた第１遅延信号と第２遅延信号を出力する第１と第２の遅延手段と、
前記第１遅延信号と第２遅延信号がそれぞれ入力されるとともに、前記リセット信号によってリセットされ、第３と第４の出力信号を位相比較出力信号として出力する第３と第４のフリップ・フロップと、
を備えている。
上記構成によって、前記比較対象の２つの入力信号に位相差があるとき、前記第３と第４の出力信号のうち、位相の進んだ方の入力信号が入力される側のフリップ・フロップから出力される出力信号には、前記位相差に基づいたパルス幅の出力信号が出力されるので、この出力信号は位相比較出力信号として出力されている。
位相の遅れた方の入力信号が入力される側のフリップ・フロップから出力される出力信号には、従来の位相比較器の場合のような残留パルスは出力されない。
【００１３】
前記第１もしくは第２の遅延手段は、
当該遅延手段に入力される前記入力信号と常時所定の論理値の信号とを論理積処理して、前記入力信号を前記遅延時間だけ遅延させた第１遅延信号もしくは第２遅延信号として出力する論理積処理回路を含んでいる構成とすることができる。
または、前記第１もしくは第２の遅延手段は、
インバータ回路を含み、当該遅延手段に入力される前記入力信号を前記遅延時間だけ遅延させて第１遅延信号もしくは第２遅延信号として出力するように構成することができる。
【実施例１】
【００１４】
本発明の実施例１の位相比較器１を示した図１において、
１は本発明に係る位相比較器であり、第１から第４までの４つフリップ・フロップｆ１，ｆ２，ｆ３，ｆ４と、第１から第３までの３つの論理積処理（ＡＮＤ処理）回路ａ１，ａ２，ａ３から構成され、第１と第２のフリップ・フロップｆ１，ｆ２に入力される２つの入力信号in1，in2の位相差に基づいたパルス幅の出力信号f3out，f4outを位相比較出力信号として出力するように構成されている。
前記第２の論理積処理回路ａ２は、特許請求の範囲に記載された第１の遅延手段に対応し、前記第３の論理積処理回路ａ３は、特許請求の範囲に記載された第２の遅延手段に対応している。
【００１５】
前記第１のフリップ・フロップｆ１には、比較対象の一方の入力信号in1がクロック入力端子（ＣＫ）に入力され、入力端子（Ｄ）には常時“ハイレベル”の電源電圧ＶＤＤが入力され、出力端子（Ｑ）からは第１の出力信号f1outが出力される。
前記第２のフリップ・フロップｆ２には、比較対象の他方の入力信号in2がクロック入力端子（ＣＫ）に入力され、入力端子（Ｄ）には常時“ハイレベル”の電源電圧ＶＤＤが入力され、出力端子（Ｑ）からは第２の出力信号f2outが出力される。
第１の論理積処理回路ａ１は、前記２つのフリップ・フロップｆ１，ｆ２から出力されるそれぞれの出力信号f1out，f2outを論理積処理した論理積出力信号a1outを、前記２つのフリップ・フロップｆ１、ｆ２のリセット端子（Ｒ）に入力するように構成されたリセット用の論理積処理回路である。
なお、図３に示したように、第１と第２のフリップ・フロップｆ１，ｆ２の出力信号f1out，f2outが同値になってから、論理積出力信号a1outが出力され、この論理積出力信号a1outによって出力信号f1out，f2outが実際にリセットされるまで、若干の遅れ（遅延時間ｔ１）が生じる。
【００１６】
第２の論理積処理回路ａ２は、前記第１の入力信号in1と、常時“ハイレベル”の電源電圧ＶＤＤとが入力されて、論理積処理した第１遅延信号in1_delayを出力する。
この論理積処理回路ａ２は、前記論理積処理回路ａ１における遅延時間ｔ１と同じ遅延時間ｔ２を持たせてある。
【００１７】
第３のフリップ・フロップｆ３には、前記第１遅延信号in1_delayがクロック入力端子（ＣＫ）に入力され、入力端子（Ｄ）には常時“ハイレベル”の電源電圧ＶＤＤが入力され、出力端子（Ｑ）からは第３の出力信号f3outが出力される。
なお、第３のフリップ・フロップｆ３のリセット端子（Ｒ）にも、前記論理積出力信号a1outが入力されている。
【００１８】
第３の論理積処理回路ａ３は、前記第２の入力信号in2と、常時“ハイレベル”の電源電圧ＶＤＤとが入力されて、論理積処理した第２遅延信号in2_delayを出力する。
この論理積処理回路ａ３は、前記論理積処理回路ａ１における遅延時間ｔ１と同じ遅延時間ｔ３を持たせてある。
【００１９】
第４のフリップ・フロップｆ４には、前記第２遅延信号in2_delayがクロック入力端子（ＣＫ）に入力され、入力端子（Ｄ）には常時“ハイレベル”の電源電圧ＶＤＤが入力され、出力端子（Ｑ）からは第４の出力信号f4outが出力される。
なお、第４のフリップ・フロップｆ４のリセット端子（Ｒ）にも、前記論理積出力信号a1outが入力されている。
【００２０】
以上のように構成された位相比較器１における各部の信号を、図３を参照して説明する。
図３の（Ａ）は、始めのうちは位相が進み、後では位相が遅れる方の入力信号in1のタイムチャート、図３の（Ｂ）は、始めのうちは位相が遅れ、後では位相が進む方の入力信号in2のタイムチャートである。
図３の（Ｃ）は前記入力信号in1を第２の論理積処理回路ａ２によって遅延時間ｔ２だけ遅延させた第１遅延信号in1_delayのタイムチャート、図３の（Ｄ）は前記入力信号in2を第３の論理積処理回路ａ３によって遅延時間ｔ３だけ遅延させた第２遅延信号in2_delayのタイムチャートである。
なお、前記３つの遅延時間ｔ１，ｔ２，ｔ３は同じ時間とされている。
【００２１】
以下においては、まず、入力信号in1の方が位相が進んでいる状態での動作を説明する。
図３の（Ｅ）は、２つのフリップ・フロップｆ１，ｆ２の出力信号を、第１の論理積処理回路ａ１によって論理積処理した論理積出力信号a1outのタイムチャートである。
この論理積出力信号a1outの立ち上がりは、本来は、第１の出力信号f1outに続いて第２の出力信号f2outが立ち上がったタイミングに一致するはずであるが、内部処理の遅延の影響により、前記遅延時間ｔ１だけ遅れる。
論理積出力信号a1outが立ち上がるタイミングで、前記２つのフリップ・フロップｆ１，ｆ２の出力信号f1out，f2outはリセットされるので、本来は、そのタイミングで論理積出力信号a1outが立ち下がるはずであるが、前記同様の内部処理の遅延の影響により、立ち下がりも前記遅延時間ｔ１だけ遅れる。
このようにして、前記論理積出力信号a1outには、パルス幅が前記遅延時間ｔ１に等しいパルスが比較周期ごとに出力される。
【００２２】
図３の（Ｆ）は第１のフリップ・フロップｆ１の出力信号f1outのタイムチャートであり、第１の入力信号in1の立ち上がりと同時に立ち上がり、論理積出力信号a1outの立ち上がりと同時にリセットされる。
【００２３】
図３の（Ｇ）は第２のフリップ・フロップｆ２の出力信号f2outのタイムチャートである。
この出力信号f2outは、第２の入力信号in2の立ち上がりと同時に立ち上がり、論理積出力信号a1outの立ち上がりと同時にリセットされる。前記論理積出力信号a1outの立ち上がりは、前記遅延時間ｔ１だけ遅れているので、本来は、第２の入力信号in2の立ち上がりと同時にリセットされて残留パルスは生じないはずであるが、前記遅延時間ｔ１の影響によりリセットされるタイミングが遅れるため、パルス幅が前記遅延時間ｔ１に等しい残留パルスｐ１が出力される。
【００２４】
図３の（Ｈ）は第３のフリップ・フロップｆ３の出力信号f3outのタイムチャートである。
この出力信号f3outの立ち上がりタイミングは、第１の入力信号in1の立ち上がりより、第２の論理積処理回路ａ２によって前記遅延時間ｔ２だけ遅延されている。
前記第３のフリップ・フロップｆ３は、前記論理積出力信号a1outによってリセットされるので、前記出力信号f3outの立ち下がりタイミングは、前記論理積出力信号a1outの立ち上がりタイミングに一致している。なお、前述したように、前記論理積出力信号a1outの立ち上がりタイミングは、前記第２の入力信号in2の立ち上がりタイミングより前記遅延時間ｔ１だけ遅延しているので、前記第３の出力信号f3outは、第１の入力信号in1の立ち上がりタイミングより前記遅延時間ｔ２だけ遅れて立ち上がり、前記第２の入力信号in2の立ち上がりタイミングより前記遅延時間ｔ１だけ遅れて立ち下がることになる。
したがって、前記２つの遅延時間ｔ１，ｔ２を同じ時間に設定することにより、前記第３の出力信号f3outのパルス幅は、２つの入力信号in1，in2の位相差と一致するので、前記第３の出力信号f3outには、図３の（Ｈ）に示したように、２つの入力信号in1，in2の位相差に対応したパルス幅の位相比較出力信号d3が出力される。
【００２５】
図３の（Ｊ）は第４のフリップ・フロップｆ４の出力信号f4outのタイムチャートである。この出力信号f4outは、前記第２遅延信号in2_delayの立ち上がりタイミングで立ち上がり、前記論理積出力信号a1outの立ち上がりタイミングでリセットされるものであるから、前記２つの遅延時間ｔ１，ｔ３を同じ時間に設定することにより、図３の（Ｊ）に示したように、第４の出力信号f4outに残留パルスｐ４は出力されない。
【００２６】
以上においては、入力信号in1の位相の方が進んでいる状態での動作を説明したが、入力信号in2の位相の方が進んでいる状態では、図３の（Ｊ）に示したように、前記第４の出力信号f4outの方に、２つの入力信号in1，in2の位相差に対応したパルス幅の位相比較出力信号d4が出力される。このとき、図３の（Ｈ）に示したように、第３の出力信号f3outには残留パルスｐ３は出力されない。
以上のようにして、３つの論理積処理回路ａ１，ａ２，ａ３における遅延時間ｔ１，ｔ２，ｔ３を同じ時間に設定することにより、位相比較器１から出力される第３と第４の出力信号f3out, f4outのうち、位相が進んだ方の入力信号を遅延させた第１もしくは第２遅延信号in1_delay，in2_delayが入力される第３もしくは第４のフリップ・フロップｆ３，ｆ４の何れか一方の出力信号には、位相比較出力信号d3，d4が出力されることになる。
そして、前記何れか一方の出力信号には、位相差に一致したパルス幅の位相比較出力信号d3，d4が出力されるとともに、前記遅延時間に起因するパルス幅の残留パルスｐ３，ｐ４が生じないので、リファレンス・スプリアスが無く、また、無駄な電流（貫通電流）が流れない位相比較器を実現することができる。
【実施例２】
【００２７】
次に、本発明にかかる実施例２の位相比較器２を説明する。
図２は実施例２の位相比較器２のブロック図であり、この図２に示した実施例２は、前記実施例１と比較すると、実施例１における第２の論理積処理回路ａ２を、遅延時間ｔ２を持つ第１の遅延回路ｉ１に置き代え、実施例１における第３の論理積処理回路ａ３を遅延時間ｔ３を持つ第２の遅延回路ｉ２に置き代えたこと以外は同じ構成である。
前記２つの遅延回路ｉ１，ｉ２は、インバータを２段直列に接続することによって、前記遅延時間ｔ２，ｔ３を得るように構成したものである。
前記２つの遅延回路ｉ１，ｉ２の出力信号も、実施例１における２つの論理積処理回路ａ２，ａ３の出力信号と同じように第１遅延信号in1_delay、第２遅延信号in2_delayとした。
なお、前記第１の遅延回路ｉ１は、特許請求の範囲に記載された第１の遅延手段に対応し、前記第２の遅延回路ｉ２は、特許請求の範囲に記載された第２の遅延手段に対応している。
【００２８】
以上の構成により、実施例２にかかる位相比較器２においても、論理積処理回路ａ１と２つの遅延回路ｉ１，ｉ２における遅延時間ｔ１，ｔ２，ｔ３を同じ時間に設定することにより、位相比較器２から出力される位相比較出力信号としては、位相差に一致したパルス幅のパスル信号が得られるとともに、前記遅延時間に起因するパルス幅の残留パルスが生じないので、リファレンス・スプリアスが無く、また、無駄な電流（貫通電流）が流れない位相比較器を実現することができる。
【００２９】
以上の説明においては、ハイアクティブ構成の場合で説明したが、ローアクティブ構成の場合も本願の特許請求の範囲に含まれることは言うまでもない。
【産業上の利用可能性】
【００３０】
本発明にかかる位相比較器は、ＰＬＬ回路に限らず種々の位相差を比較する目的の回路に応用することができる。
【符号の説明】
【００３１】
１ 位相比較器（実施例１）
ｆ１ 第１のフリップ・フロップ
ｆ２ 第２のフリップ・フロップ
ｆ３ 第３のフリップ・フロップ
ｆ４ 第４のフリップ・フロップ
Ｒ リセット端子
ＣＫ クロック入力端子
ａ１  第１の論理積処理回路
ａ２  第２の論理積処理回路
ａ３  第３の論理積処理回路
in1 入力信号
in2 入力信号
f1out 第１のフリップ・フロップの出力信号
f2out 第２のフリップ・フロップの出力信号
f3out 第３のフリップ・フロップの出力信号
f4out 第４のフリップ・フロップの出力信号
a1out  論理積出力信号
in1_delay  第１遅延信号
in2_delay  第２遅延信号
d3，d4  位相比較出力信号
２ 位相比較器（実施例２）
i1  第１の遅延回路
i2  第２の遅延回路
【図１】
0005494443.tif 000002
【図２】
0005494443.tif 000003
【図３】
0005494443.tif 000004
【図４】
0005494443.tif 000005
【図５】
0005494443.tif 000006
【図６】
0005494443.tif 000007