(57)【特許請求の範囲】
【請求項１】
集積回路装置であって、
第１のＮＭＯＳゲート薄膜スタックを覆う張力ストレス層を含むデュアルストレスライナーＮＭＯＳ素子と、
第１のＰＭＯＳゲート薄膜スタックを覆う圧縮ストレス層を含むデュアルストレスライナーＰＭＯＳ素子と、
前記張力ストレス層と第２のＮＭＯＳゲート薄膜スタックとの間に延在するストレス低減層を有する低減ストレスのデュアルストレスライナーＮＭＯＳ素子と、
低減ストレスのデュアルストレスライナーＰＭＯＳ素子とを備え、前記ストレス低減層は、前記圧縮ストレス層と第２のＰＭＯＳゲート薄膜スタックとの間に延在し、
前記低減ストレスのデュアルストレスライナーＮＭＯＳ素子と、前記低減ストレスのデュアルストレスライナーＰＭＯＳ素子とは、前記デュアルストレスライナーＮＭＯＳ素子と、前記デュアルストレスライナーＰＭＯＳ素子とからのストレスを低減する、集積回路装置。
【請求項２】
前記デュアルストレスライナーＮＭＯＳ素子は第１のストレスレベルを有し、前記低減ストレスのデュアルストレスライナーＮＭＯＳ素子は、前記第１のストレスレベルよりも小さい第２のストレスレベルを有し、前記デュアルストレスライナーＰＭＯＳ素子は、第３のストレスレベルを有し、前記低減ストレスのデュアルストレスライナーＰＭＯＳ素子は、前記第３のストレスレベルよりも小さい第４のストレスレベルを有する、請求項１に記載の集積回路装置。
【請求項３】
前記第２のストレスレベルよりも小さい第５のストレスレベルを有する追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子と、前記第４のストレスレベルよりも小さい第６のストレスレベルを有する追加の低減ストレスのデュアルストレスライナーＰＭＯＳ素子とをさらに備える、請求項１または２に記載の集積回路装置。
【請求項４】
前記ストレス低減層は、第１の厚みを有する酸化物層を備える、請求項１〜３のいずれか１項に記載の集積回路装置。
【請求項５】
前記第１の厚みよりも小さい厚みを有する追加のストレス低減層をさらに備え、前記追加のストレス低減層は、前記追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子の第３のＮＭＯＳゲート薄膜スタックと前記張力ストレス層との間に延在するとともに、前記追加の低減ストレスのデュアルストレスライナーＰＭＯＳの第３のＰＭＯＳゲート薄膜スタックと前記圧縮ストレス層との間に延在する、請求項４に記載の集積回路装置。
【請求項６】
前記ストレス低減層は、第１の窒素濃度と第１の厚みとを有する窒化物の層を備える、請求項１〜５のいずれか１項に記載の集積回路装置。
【請求項７】
前記第１の厚みとほぼ同じ厚みを有するとともに前記第１の窒素濃度よりも小さい窒素濃度を有する追加のストレス低減層をさらに備え、前記追加のストレス低減層は、追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子の第３のＮＭＯＳゲート薄膜スタックと前記張力ストレス層との間に延在するとともに、追加の低減ストレスのデュアルストレスライナーＰＭＯＳ素子の第３のＰＭＯＳゲート薄膜スタックと前記圧縮ストレス層との間に延在する、請求項６に記載の集積回路装置。
【請求項８】
前記低減ストレスのデュアルストレスライナーＮＭＯＳ素子と前記低減ストレスのデュアルストレスライナーＰＭＯＳ素子とは、ストレス近接技術を用いて形成され、さらに、前記集積回路装置は、フィールドプログラマブルゲートアレイ装置である、請求項１〜７のいずれか１項に記載の集積回路装置。
【請求項９】
集積回路装置を形成するための方法であって、
初期の集積回路装置デザインを生成するステップと、
第１のＮＭＯＳゲート薄膜スタックを覆う張力ストレス層を含む複数のデュアルストレスライナーＮＭＯＳ素子を形成するステップと、
第１のＰＭＯＳゲート薄膜スタックを覆う圧縮ストレス層を含む複数のデュアルストレスライナーＰＭＯＳ素子を形成するステップと、
前記初期の集積回路装置デザインをテストするステップと、
前記初期の集積回路装置デザインが前記テストをパスしない場合に前記初期の集積回路装置デザインを修正するステップと、
修正された集積回路装置デザインに基づいて、前記複数のデュアルストレスライナーＮＭＯＳ素子のいくつかを置き換えるとともに前記張力ストレス層と第２のＮＭＯＳゲート薄膜スタックとの間に延在する第１のストレス低減層を有する、複数の低減ストレスのデュアルストレスライナーＮＭＯＳ素子を形成するステップと、
修正された集積回路装置デザインに基づいて、前記複数のデュアルストレスライナーＰＭＯＳ素子のいくつかを置き換えるとともに第２のＰＭＯＳゲート薄膜スタックを含む、複数の低減ストレスのデュアルストレスライナーＰＭＯＳ素子を形成するステップとを備え、前記第１のストレス低減層は、前記圧縮ストレス層と前記第２のＰＭＯＳゲート薄膜スタックとの間に延在する、方法。
【請求項１０】
前記ＮＭＯＳ素子と前記ＰＭＯＳ素子とを形成するのに先立って、デュアルストレスライナーＮＭＯＳセルと、デュアルストレスライナーＰＭＯＳセルと、低減ストレスのデュアルストレスライナーＮＭＯＳセルと、低減ストレスのデュアルストレスライナーＰＭＯＳセルとを含むセルライブラリを提供するステップと、
前記ＮＭＯＳ素子と前記ＰＭＯＳ素子とを形成するのに先立って、複数の前記デュアルストレスライナーＮＭＯＳセルと、前記デュアルストレスライナーＰＭＯＳセルと、複数の前記低減ストレスのデュアルストレスライナーＮＭＯＳセルと、複数の前記低減ストレスのデュアルストレスライナーＰＭＯＳセルとを含む集積回路装置デザインを生成するステップと、
追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子を形成するために、追加
の低減ストレスのデュアルストレスライナーＮＭＯＳセルを生成するステップと、
追加の低減ストレスのデュアルストレスライナーＰＭＯＳ素子を形成するために、追加の低減ストレスのデュアルストレスライナーＰＭＯＳセルを生成するステップとをさらに備え、
前記追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子のいくつかおよび前記追加の低減ストレスのデュアルストレスライナーＰＭＯＳ素子のいくつかは、前記第１のストレス低減層の前記厚みと異なる厚みを有する第２のストレス低減層を含む、請求項９に記載の方法。
【請求項１１】
前記ＮＭＯＳ素子と前記ＰＭＯＳ素子とを形成するのに先立って、デュアルストレスライナーＮＭＯＳセルと、デュアルストレスライナーＰＭＯＳセルと、低減ストレスのデュアルストレスライナーＮＭＯＳセルと、低減ストレスのデュアルストレスライナーＰＭＯＳセルとを含むセルライブラリを提供するステップと、
前記ＮＭＯＳ素子と前記ＰＭＯＳ素子とを形成するのに先立って、複数の前記デュアルストレスライナーＮＭＯＳセルと、前記デュアルストレスライナーＰＭＯＳセルと、複数の前記低減ストレスのデュアルストレスライナーＮＭＯＳセルと、複数の前記低減ストレスのデュアルストレスライナーＰＭＯＳセルとを含む集積回路装置デザインを生成するステップとをさらに備え、
前記初期の集積回路装置デザインを修正するステップは、前記集積回路装置デザインにおける少なくともいくつかの前記デュアルストレスライナーＮＭＯＳセルを、低減ストレスのデュアルストレスライナーＮＭＯＳセルに置き換え、少なくともいくつかの前記デュアルストレスライナーＰＭＯＳセルを、前記低減ストレスのデュアルストレスライナーＰＭＯＳセルに置き換えることによって、修正された集積回路装置デザインを生成するステップを備える、請求項９に記載の方法。
【請求項１２】
前記製造された集積回路装置をテストして、前記集積回路装置が前記テストをパスしない場合に、１以上の前記追加の低減ストレスのデュアルストレスライナーＮＭＯＳセルおよび１以上の前記追加の低減ストレスのデュアルストレスライナーＰＭＯＳセルの前記第２のストレス低減層の厚みを変更するステップをさらに備える、請求項１０に記載の方法。
【請求項１３】
前記製造された集積回路装置をテストして、前記集積回路装置が前記テストをパスしない場合に、１以上の前記追加の低減ストレスのデュアルストレスライナーＮＭＯＳセルおよび１以上の前記追加の低減ストレスのデュアルストレスライナーＰＭＯＳセルの窒素濃度を変更するステップをさらに備える、請求項１０または１２に記載の方法。
【請求項１４】
前記ＮＭＯＳ素子と前記ＰＭＯＳ素子とを形成するのに先立って、デュアルストレスライナーＮＭＯＳセルと、デュアルストレスライナーＰＭＯＳセルと、低減ストレスのデュアルストレスライナーＮＭＯＳセルと、低減ストレスのデュアルストレスライナーＰＭＯＳセルとを含むセルライブラリを提供するステップと、
前記ＮＭＯＳ素子と前記ＰＭＯＳ素子とを形成するのに先立って、複数の前記デュアルストレスライナーＮＭＯＳセルと、前記デュアルストレスライナーＰＭＯＳセルと、複数の前記低減ストレスのデュアルストレスライナーＮＭＯＳセルと、複数の前記低減ストレスのデュアルストレスライナーＮＭＯＳセルとを含む集積回路装置デザインを生成するステップと、
追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子を形成するために、追加の低減ストレスのデュアルストレスライナーＮＭＯＳセルを生成するステップと、
追加の低減ストレスのデュアルストレスライナーＰＭＯＳ素子を形成するために、追加の低減ストレスのデュアルストレスライナーＰＭＯＳセルを生成するステップとをさらに備え、
前記追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子のいくつかと、前記追加の低減ストレスのデュアルストレスライナーＰＭＯＳ素子のいくつかとは、前記第１のストレス低減層の前記窒素濃度と異なる窒素濃度を有する第３のストレス低減層を有する、請求項９に記載の方法。
【請求項１５】
前記集積回路装置は、デュアルストレスライナーＮＭＯＳセルと、デュアルストレスライナーＰＭＯＳセルと、低減ストレスのデュアルストレスライナーＮＭＯＳセルと、低減ストレスのデュアルストレスライナーＰＭＯＳセルとを含む集積回路装置デザインから形成され、セルライブラリは、前記デュアルストレスライナーＮＭＯＳセルと、前記デュアルストレスライナーＰＭＯＳセルと、前記低減ストレスのデュアルストレスライナーＮＭＯＳセルと、前記低減ストレスのデュアルストレスライナーＰＭＯＳセルとを含む、請求項１〜８のいずれか１項に記載の集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
発明の分野
本発明の実施形態は、半導体装置（「ＩＣ」）に関する。より特定的には、本発明は、機械的ストレスの微調整によって半導体における電荷移動度を微調整することに関する。
【背景技術】
【０００２】
背景技術
９０ナノメータ以下のデバイスのための従来の集積回路装置製造プロセスは、ハイエンドデバイスのパワーおよび性能の要求を満たすために、ストレス工学に依存する。単一ストレスライナープロセスにおいて、ストレスはＮチャネル金属酸化膜半導体（ＮＭＯＳ）デバイスにのみ与えられる。ストレスは、たとえば、ＮＭＯＳ素子のソース、ドレインおよびゲートを覆う張力ストレス層によって与えられ得る。
【０００３】
他のプロセスストレスが、ＮＭＯＳ素子とＰチャネル金属酸化膜半導体（ＰＭＯＳ）デバイスの両方に与えられる。ＮＭＯＳおよびＰＭＯＳ素子の両方にストレスを与えるための１つのプロセスは、デュアルストレスライナー（ＤＳＬ）製造プロセスである。このプロセスにおいて、張力ストレス層はＮＭＯＳ素子のソース、ドレインおよびゲートを覆うように蒸着されてパターニングされる。圧縮ストレス層が、次にＰＭＯＳ素子のソース、ドレインおよびゲートを覆うように蒸着されてパターニングされる。このプロセスは、ＤＳＬ  ＮＭＯＳ素子およびＤＳＬ  ＰＭＯＳ素子と典型的に呼ばれるＮＭＯＳ素子とＰＭＯＳ素子とを形成する。
【０００４】
以下の文献は対応する米国特許出願および／またはＰＣＴ出願の審査過程において引用されたものである。以下の文献は、本特許出願の審査の促進のために提示したものであって、本願の先行技術（prior art）とされるものではない。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】米国特許出願公開第２００７／００４０１９９号明細書
【特許文献２】米国特許出願公開第２００７／０２６２３８５号明細書
【特許文献３】米国特許出願公開第２００８／０００３７３４号明細書
【特許文献４】米国特許出願公開第２００８／０１９１２８４号明細書
【特許文献５】米国特許出願公開第２００９／００２６５４８号明細書
【特許文献６】米国特許出願公開第２００９／００５７８０９号明細書
【特許文献７】米国特許出願公開第２００９／００７９０２３号明細書
【特許文献８】米国特許第７２１４６２９号明細書
【特許文献９】米国特許第７８３４３９９号明細書
【非特許文献】
【０００６】
【非特許文献１】AHMAD, W.R.W et al., "TCAD Simulation of Local Mechanical Stress Reduction by Use of a Compressive Silicon Nitride/Silicon Oxynitride Etch Stop Bi-Layer for CMOS Performance Enhancement" Proc. of the 31st International Conference on Electronics Manufacturing & Technology, November 8-10, 2006, pp. 411-415, Kuala Lumpur, Malaysia
【非特許文献２】CHEN, X. et al., "Stress Proximity Technique for Performance Improvement with Dual Stress Liner at 45 nm Technology and Beyond", 2006 Symposium on VLSI Technology Digest of Technical Papers, June 13-15, 2006, pp. 60-61. Honolulu, Hawaii, USA
【非特許文献３】GEHRES, R. et al., "High Volume Manufacturing Ramp in 90 nm Dual Stress Liner Technology" Proc. of the 17th Annual IEEE/SEMI Advanced Semiconductor Manufacturing Conference, May 22-24, 2006, pp. 411-416, Boston, Massachusetts, USA
【発明の概要】
【発明が解決しようとする課題】
【０００７】
デュアルストレスライナープロセスは、高パワーおよび高性能特性を有するＤＳＬ  ＰＭＯＳ素子とＤＳＬ  ＮＭＯＳ素子とを形成する。より特定的には、それらは高い飽和ドレイン電流（Ｉｄｓａｔ）と低いリーク電流（Ｉｏｆｆ）とを有する。従来のＤＳＬ  ＮＭＯＳ素子およびＤＳＬ  ＰＭＯＳ素子の使用は多くの用途において十分であるが、集積回路の設計者は、異なる性能レベルを有するＮＭＯＳ素子とＰＭＯＳ素子とを要求する可能性がある。したがって、従来のストレスのないＮＭＯＳ素子およびＰＭＯＳ素子よりも高い性能レベルを有するが、従来のＤＳＬ製造プロセスによって与えられる性能特性ほどは高くない性能を有するＮＭＯＳ素子およびＰＭＯＳ素子に対する必要性がある。
【課題を解決するための手段】
【０００８】
要約
集積回路装置の実施形態が開示され、集積回路装置は、第１のＮＭＯＳゲート薄膜スタックを覆う張力ストレス層を有するデュアルストレスライナーＮＭＯＳ素子と、ＰＭＯＳゲート薄膜スタックを覆う圧縮ストレス層を有するデュアルストレスライナーＰＭＯＳ素子と、張力ストレス層および第２のＮＭＯＳゲート薄膜スタックの間に延在するストレス低減層を有する低減ストレスのデュアルストレスライナーＮＭＯＳ素子と、圧縮ストレス層およびＰＭＯＳゲート薄膜スタックの間に延在するストレス低減層を有する低減ストレスのデュアルストレスライナーＰＭＯＳ素子とを含み得る。
【０００９】
この実施形態において、デュアルストレスライナーＮＭＯＳ素子は、第１のストレスレベルを有し、低減ストレスのデュアルストレスライナーＮＭＯＳ素子は、第１のストレスレベルよりも低い第２のストレスレベルを有し、デュアルストレスライナーＰＭＯＳ素子は、第３のストレスレベルを有し、低減ストレスのデュアルストレスライナーＰＭＯＳ素子は、第３のストレスレベルよりも低い第４のストレスレベルを有し得る。この実施形態は、さらに、第２のストレスレベルより低くてもよい第５のストレスレベルを有する追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子と、第４のストレスレベルよりも低い第６のストレスレベルを有し得る追加の低減ストレスのデュアルストレスライナーＰＭＯＳ素子とを含み得る。ストレス低減層は、第１の厚みを有する酸化物層を含み得る。
【００１０】
この実施形態において、集積回路装置は、さらに第１の厚みよりも小さい厚みを有する追加のストレス低減層と、追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子の第３のＮＭＯＳゲート薄膜スタックおよび張力ストレス層の間に延在し得るとともに、追加の低減ストレスのデュアルストレスライナーＰＭＯＳ素子の第３のＰＭＯＳゲート薄膜スタックおよび圧縮ストレス層の間に延在し得る追加のストレス低減層とを含み得る。ストレス低減層は、第１の窒化物濃度および第１の厚みを有する窒化物層を含み得る。
【００１１】
この実施形態において、集積回路装置は、さらに第１の厚みとほぼ同じ厚みを有し、第１の窒化物濃度よりも低い窒化物濃度を有する追加のストレス低減層を含み得るが、その追加のストレス低減層は、追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子の第３のＮＭＯＳゲート薄膜スタックおよび張力ストレス層の間に延在し得るとともに、追加の低減ストレスのデュアルストレスライナーＰＭＯＳ素子の第３のＰＭＯＳゲート薄膜スタックと圧縮ストレス層との間に延在し得る。低減ストレスのデュアルストレスライナーＮＭＯＳ素子と低減ストレスのデュアルストレスライナーＰＭＯＳ素子とは、ストレス近接（proximity）技術を用いて形成され、さらに、集積回路装置は、フィールドプログラマブルゲートアレイ装置であり得る。
【００１２】
本発明の別の実施形態に従うと、集積回路装置を形成するための方法が開示され、その方法において、複数のデュアルストレスライナーＮＭＯＳ素子が、第１のＮＭＯＳゲート薄膜スタックを覆う張力ストレス層を含むように形成され得る。さらに、複数のデュアルストレスライナーＰＭＯＳ素子が、第１のＰＭＯＳゲート薄膜スタックを覆う圧縮ストレス層を含むように形成され得る。複数の低減ストレスのデュアルストレスライナーＮＭＯＳ素子は、張力ストレス層と、第２のＮＭＯＳゲート薄膜スタックとの間に延在する第１のストレス低減層を有するように形成され得る。第２のＰＭＯＳゲート薄膜スタックを含む複数の低減ストレスのデュアルストレスライナーＰＭＯＳ素子もまた形成され得る。第１のストレス低減層は、圧縮ストレス層と第２のＰＭＯＳゲート薄膜スタックとの間に延在し得る。
【００１３】
この実施形態において、方法は、さらにＮＭＯＳ素子とＰＭＯＳ素子とを形成するのに先立って、デュアルストレスライナーＮＭＯＳセルと、デュアルストレスライナーＰＭＯＳセルと、低減ストレスのデュアルストレスライナーＮＭＯＳセルと、低減ストレスのデュアルストレスライナーＰＭＯＳセルとを含むセルライブラリを提供するステップを含み得る。方法は、さらに、ＮＭＯＳ素子とＰＭＯＳ素子とを形成するのに先立って、集積回路装置デザインが生成され得ることを含み得るが、集積回路装置デザインは、複数のデュアルストレスライナーＮＭＯＳセルと、デュアルストレスライナーＰＭＯＳセルと、複数の低減ストレスのデュアルストレスライナーＮＭＯＳセルと、複数の低減ストレスのデュアルストレスライナーＰＭＯＳセルとを含む。追加の低減ストレスのデュアルストレスライナーＮＭＯＳセルが、追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子を形成するために生成され得る。追加の低減ストレスのデュアルストレスライナーＰＭＯＳセルが、追加の低減ストレスのデュアルストレスライナーＰＭＯＳ素子を形成するために生成され得る。いくつかの追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子と、いくつかの追加の低減ストレスのデュアルストレスライナーＰＭＯＳ素子は、第１のストレス低減層の厚みと異なる厚みを有する第２のストレス低減層を含み得る。
【００１４】
この実施形態において、ＮＭＯＳ素子とＰＭＯＳ素子との形成に先立って、デュアルストレスライナーＮＭＯＳセルと、デュアルストレスライナーＰＭＯＳセルと、低減ストレスのデュアルストレスライナーＮＭＯＳセルと、低減ストレスのデュアルストレスライナーＰＭＯＳセルとを含むセルライブラリが提供され得る。そして、ＮＭＯＳ素子とＰＭＯＳ素子との形成に先立って、集積回路装置デザインが生成され得るが、集積回路装置デザインは、複数のデュアルストレスライナーＮＭＯＳセルと、デュアルストレスライナーＰＭＯＳセルと、複数の低減ストレスのデュアルストレスライナーＮＭＯＳセルと、複数の低減ストレスのデュアルストレスライナーＰＭＯＳセルとを含む。方法は、さらに集積回路装置デザインをテストすることを含み得るが、集積回路装置デザインがテストをパスしない場合には、集積回路装置デザインにおける少なくともいくつかのデュアルストレスライナーＮＭＯＳセルを低減ストレスのデュアルストレスライナーＮＭＯＳセルに置き換えるとともに少なくともいくつかのデュアルストレスライナーＰＭＯＳセルを低減ストレスのデュアルストレスライナーＰＭＯＳセルに置き換えることによって、修正された集積回路装置デザインを生成するステップを含み得る。
【００１５】
この実施形態において、方法は、さらに製造された集積回路装置をテストすることを含み得るが、集積回路装置がテストをパスしない場合には、１以上の追加の低減ストレスのデュアルストレスライナーＮＭＯＳセルおよび１以上の追加の低減ストレスのデュアルストレスライナーＰＭＯＳセルの第２のストレス低減層の厚みを変更することを含み得る。さらに、方法は、製造された集積回路装置をテストすることを含み、集積回路装置がテストをパスしない場合には、１以上の追加の低減ストレスのデュアルストレスライナーＮＭＯＳセルと１以上の追加の低減ストレスのデュアルストレスライナーＰＭＯＳセルの第２のストレス低減層の窒化物濃度を変更することを含む。
【００１６】
さらに、この実施形態において、方法はさらに、ＮＭＯＳ素子とＰＭＯＳ素子との形成に先立って、デュアルストレスライナーＮＭＯＳセルと、デュアルストレスライナーＰＭＯＳセルと、低減ストレスのデュアルストレスライナーＮＭＯＳセルと、低減ストレスのデュアルストレスライナーＰＭＯＳセルとを含むセルライブラリを提供するステップを含み、ＮＭＯＳ素子とＰＭＯＳ素子との形成に先立って、方法は、複数のデュアルストレスライナーＮＭＯＳセルと、デュアルストレスライナーＰＭＯＳセルと、複数の低減ストレスのデュアルストレスライナーＮＭＯＳセルと、複数の低減ストレスのデュアルストレスライナーＰＭＯＳセルとを含む集積回路装置デザインを生成するステップを含み得る。さらに、方法は、追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子を形成するために追加の低減ストレスのデュアルストレスライナーＮＭＯＳセルを生成するステップと、追加の低減ストレスのデュアルストレスライナーＰＭＯＳ素子を形成するために追加の低減ストレスのデュアルストレスライナーＰＭＯＳセルを生成するステップとを含み得るが、いくつかの追加の低減ストレスのデュアルストレスライナーＮＭＯＳ素子と、いくつかの追加の低減ストレスのデュアルストレスライナーＰＭＯＳ素子とは、第１のストレス低減層の窒化物濃度と異なる窒化物濃度を有する第３のストレス低減層を有する。集積回路装置は、フィールドプログラマブルゲートアレイであり得る。
【００１７】
本発明の方法および装置は、ストレスのないＮＭＯＳ素子およびＰＭＯＳ素子より高いストレスレベルと性能レベルとを有するが、従来のデュアルストレス層プロセスによって形成されたデバイスのストレスレベルおよび性能レベルよりは低いストレスレベルと性能レベルとを有するＮＭＯＳ素子とＰＭＯＳ素子とを提供する。本発明のこれらおよび他の利点は、さまざまな図面に図示されている、好ましい実施形態の以下の詳細な説明を読んだ後では、当業者にとって明らかに自明であるだろう。
【００１８】
図面の簡単な説明
添付の図面は、本発明のさらなる理解を提供するために含まれ、この明細書に取入れられるとともにこの明細書の一部を構成する。図面は本発明の実施形態を図示し、記述とともに、本発明の原理を説明する役割を果たす。
【図面の簡単な説明】
【００１９】
【図１Ａ】本発明の実施形態に従う、ゲート薄膜スタックと、スペーサと、ソース領域およびドレイン領域とが形成された半導体ウェハの断面図を示す。
【図１Ｂ】本発明の実施形態に従う、第１のストレス低減層が蒸着された後の図１Ａの半導体ウェハを示す。
【図１Ｃ】本発明の実施形態に従う、第１のストレス低減層がパターニングされた後の図Ｂ１の半導体ウェハを示す。
【図１Ｄ】本発明の実施の形態に従う、第２のストレス低減層が蒸着された後の図１Ｃの半導体ウェハを示す。
【図１Ｅ】本発明の実施の形態に従う、第２のストレス低減層がパターニングされた後の図１Ｄの半導体ウェハを示す。
【図１Ｆ】本発明の実施の形態に従う、図１Ｅの半導体ウェハの一部の上面図を示す。
【図１Ｇ】本発明の実施の形態に従う、張力ストレス層が蒸着されてパターニングされた後の図１Ｅの半導体ウェハを示す。
【図１Ｈ】本発明の実施の形態に従う、圧縮ストレス層が蒸着されてパターニングされた後の図１Ｇの半導体ウェハを示す。
【図２】本発明の実施形態に従う、フィールドプログラマブルゲートアレイアーキテクチャを示す。
【図３】本発明の実施の形態に従う、デュアルストレス層ＭＯＳセルと、低減ストレスのデュアルストレス層ＭＯＳセルと、プログラマブルタイルセルと、コラムセルと、集積回路装置を形成するために用いられ得る他のセルとを含むセルライブラリの図である。
【図４】本発明の実施の形態に従う、ストレス近接技術を用いて形成されたＤＳＬ  ＭＯＳデバイスと、低減ストレスのＤＳＬ  ＮＭＯＳ素子と、低減ストレスのＤＳＬ  ＰＭＯＳ素子とを含む集積回路装置の断面図を示す。
【図５】本発明の実施の形態に従う、集積回路装置を形成するための方法を示す図である。
【発明を実施するための形態】
【００２０】
詳細な説明
本発明の好ましい実施形態および添付の図面に図示された例が詳細に参照される。本発明は好ましい実施の形態と併せて説明されるが、それらは本発明をこれらの実施形態に限定する意図ではないことが理解されるであろう。逆に、本発明は代替、変形および均等を含むことを意図するものであり、それらは、添付の請求項によって定義されるように、本発明の精神および範囲内に含まれ得る。さらに、本発明の以下の詳細な説明において、数多くの具体的な詳細が、本発明の完全な理解を提供するために記述される。しかしながら、当業者にとっては、本発明が、これらの具体的な詳細なしで実施可能であることはあきらかであるだろう。他の事例、周知の方法、手続き、構成要素および回路は、本発明の局面を不必要に隠すことにならないために詳細には説明されていない。
【００２１】
図１Ａ〜１Ｈは、デュアルストレスライナー（ＤＳＬ）ＮＭＯＳ素子１１０と、ＤＳＬ  ＰＭＯＳ素子１１１と、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２と、低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３とを含む集積回路装置１００を形成するためのプロセスを示す。さらに、集積回路装置１１０は、追加の低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４と、低減ストレスのＤＳＬ  ＰＭＯＳ素子１１５とを含む。この実施の形態において、デバイス１１０〜１１５のすべては、デュアルストレスライナー製造プロセスを用いて形成され、そのプロセスにおいて、各デバイス１１０〜１１５のチャネルにストレスを加えて、デバイス１１０〜１１５における改善されたキャリア移動度を与えるために、張力ストレス層１４１は、各ＮＭＯＳゲート薄膜スタック１１０，１１２，１１４にわたり形成され、圧縮ストレス層１４２は、各ＰＭＯＳゲート薄膜スタック１１１，１１３，１３５にわたり形成される。低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２，１１４は、張力ストレス層１４１とＮＭＯＳゲート薄膜スタック１２４，１２６との間に延在するストレス低減層（１３１および１３２）を含む。低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３，１１５は、圧縮ストレス層１４２とＮＭＯＳゲート薄膜スタック１２５，１２７との間に延在するストレス低減層（１３１，１３２）を含む。
【００２２】
ここで図１Ａを参照して、ゲート薄膜スタック１２２〜１２７は、半導体基板１０１にわたり形成され、スペーサ１２１が、各ゲート薄膜スタック１２２〜１２７の両側に形成されるように示されている。ソース／ドレイン領域１２０は、ソース領域１２０が各ゲート薄膜スタック１２２〜１２７の一方の側に延在し、ドレイン領域１２０がゲート薄膜スタック１２２〜１２７の反対側に延在するように半導体基板１０１内に形成される。この実施の形態において、シリコンオンインシュレータ（ＳＯＩ）プロセスが図１Ａに示された構造を形成するために用いられ、半導体基板１０１は、埋込酸化膜層と１以上のシャロートレンチ分離領域とを含む。各ゲート薄膜スタック１２２〜１２７は、複数の異なる材料の層を含み、その層は、半導体基板１０１を直接的に覆う誘電体層と、１以上の導電体材料の上部層とを含む。ソース／ドレイン領域１２０は、半導体基板１０１に不純物を注入して、アニールプロセスステップを実行することによって形成され得る。ソース／ドレイン領域１２０は、スペーサ１２１の外部に延在するように示されているが、ソース／ドレイン領域１２０がスペーサ１２１の下に延在する実施形態を含む、多くの異なるソースおよびドレイン領域１２０の構成が用いられ得ることが理解される。
【００２３】
ここで図１Ｂを参照して、ストレス低減層１３１は、半導体基板１０１上に蒸着される。１つの実施形態において、ストレス低減層１３１は酸化物層である。別の実施形態において、ストレス低減層１３１は窒化物層（ＳｉＯＮx）である。ストレス低減層１３１は、厚みＴ１を有し、ゲート薄膜スタック１２２〜１２７と、ソース／ドレイン領域１２０とスペーサ１２１とを直接的に覆う。
【００２４】
ここで図１Ｃを参照して、マスクおよびエッチングステップが、ストレス低減層１３１をパターニングするために実行される。この実施形態において、フォトレジスト層が蒸着され露光されて、反応性イオンエッチングが実行されてストレス低減層１３１の部分が除去されて、ストレス低減領域１３１ａとストレス低減領域１３１ｂとが形成される。ストレス低減領域１３１ａは、ゲート薄膜スタック１２４と、ソース／ドレイン領域１２０と、ゲート薄膜スタック１２４の両側に延在するスペーサ１２１との上に直接的に延在する。ストレス低減領域１３１ｂは、ゲート薄膜スタック１２５と、ソース／ドレイン領域１２０と、ゲート薄膜スタック１２５の両側に延在するスペーサ１２１との上に直接的に延在する。
【００２５】
ここで図１Ｄを参照して、ストレス低減層１３２は、半導体基板１０１に蒸着される。１つの実施形態において、ストレス低減層１３２は酸化物層である。別の実施形態において、ストレス低減層１３２は窒化物層（ＳｉＯＮX）である。ストレス低減層１３２は厚みＴ２を有し、ゲート薄膜スタック１２２〜１２３と１２６〜１２７とを直接的に覆う。また、ストレス低減層１３２はストレス低減層領域１３１ａおよび１３１ｂを直接的に覆う。
【００２６】
ここで図１Ｅを参照して、マスクおよびエッチングステップが、ストレス低減層１３２をパターニングするために実行される。この実施形態において、フォトレジスト層が蒸着され露光されて、エッチングステップがストレス低減層１３２の部分を除去するために実行されて、ストレス低減領域１３２ａとストレス低減領域１３２ｂとが形成される。ストレス低減領域１３２ａは、ゲート薄膜スタック１２６と、ソース／ドレイン領域１２０と、ゲート薄膜スタック１２６の両側に延在するスペーサ１２１とにわたり直接的に延在する。ストレス低減領域１３２ｂは、ゲート薄膜スタック１２７と、ソース／ドレイン領域１２０と、ゲート薄膜スタック１２７の両側に延在するスペーサ１２１とにわたり直接的に延在する。
【００２７】
図１Ｃ〜１Ｆは、ストレス低減領域１３１ａと１３１ｂとの間のスペースおよびストレス低減領域１３２ａと１３２ｂとの間のスペースを示しているが、代替的な実施形態においては、スペースが存在せず、ストレス低減領域１３１ａ，１３１ｂが接触し、ストレス低減領域１３２ａ〜１３２ｂが接触している。
【００２８】
図１Ｆは、ストレス低減領域１３２ｂが矩形であり、高さＨと幅Ｗとを有するように示されている。この実施形態において、ストレス低減領域１３１ａ，１３１ｂ，１３２ａの各々の形状はストレス低減領域１３２ｂの形状と同一であり、各々が同じ高さＨと幅Ｗとを有する。
【００２９】
１つの実施形態において、ストレス低減領域１３１と１３２とはシリコン酸窒化膜（ＳｉＯＮ）である。１つの特定の実施形態において、層１３１，１３２はプラズマ強化化学気相成長（ＰＥＣＶＤ）ＳｉＯＮであり、層１３１は、ほぼ２５０オングストロームの厚みを有し、層１３２は、ほぼ１２５オングストロームの厚みを有する。
【００３０】
張力ストレス層１４１は半導体基板１０１の上部表面上に蒸着されて、パターニングされて図１Ｇに示される構造が形成される。１つの実施形態において、張力ストレス層１４１はシリコン窒化物（ＳｉＮ）の層であり、シリコン窒化物の層は、それが内的張力ストレスを有するように、摂氏４８０度で蒸着されてほぼ２５０オングストロームの厚みを有する。この実施形態において、張力ストレス層１４１が蒸着されて、フォトレジスト層の蒸着および露光が続き、反応性イオンエッチングプロセスが張力ストレス層１４１の部分を除去する。この実施の形態において、張力ストレス層１４１の第１の部分は、ゲート薄膜スタック１２２にわたり延在するとともに、ソース／ドレイン領域１２０とゲート薄膜スタック１２２の両側に延在するスペーサ１２１とにわたり直接的に延在する。張力ストレス層１４１の第２の部分は、ストレス低減領域１３１ａに直接的に延在するとともに、ゲート薄膜スタック１２４に直接的に延在し、ソース／ドレイン領域１２０とゲート薄膜スタック１２４の両側に延在するスペーサ１２１とにわたり直接的に延在する。張力ストレス層１４１の第３の部分は、ストレス低減領域１３２ａにわたり直接的に延在するとともに、ゲート薄膜スタック１２６に直接的に延在し、ソース／ドレイン領域１２０とゲート薄膜スタック１２６の両側に延在するスペーサ１２１とにわたり直接的に延在する。
【００３１】
圧縮ストレス層１４２は、半導体基板１０１の上部表面上に蒸着されて、パターニングされて図１Ｈに示される構造が形成される。１つの実施形態において、圧縮ストレス層１４２はシリコン窒化物（ＳｉＮ）の層であり、シリコン窒化物の層は、それが内的圧縮ストレスを有するように、摂氏４８０度で蒸着されてほぼ２５０オングストロームの厚みを有する。この実施形態において、圧縮ストレス層１４２が蒸着されて、フォトレジスト層の蒸着および露光が続き、反応性イオンエッチングプロセスが圧縮ストレス層１４２の部分を除去して、図１Ｈに示された構造が形成される。圧縮ストレス層１４２の第１の部分は、ゲート薄膜スタック１２３にわたり直接的に延在するとともに、ソース／ドレイン領域１２０とゲート薄膜スタック１２３の両側に延在するスペーサ１２１とにわたり直接的に延在する。圧縮ストレス層１４２の第２の部分は、ストレス低減領域１３１ｂに直接的に延在するとともに、ゲート薄膜スタック１２５に直接的に延在し、ソース／ドレイン領域１２０とゲート薄膜スタック１２５の両側に延在するスペーサ１２１とにわたり直接的に延在する。圧縮ストレス層１４２の第３の部分は、ストレス低減領域１３２ｂにわたり直接的に延在するとともに、ゲート薄膜スタック１２７に直接的に延在し、とソース／ドレイン領域１２０とゲート薄膜スタック１２７の両側に延在するスペーサ１２１とにわたり直接的に延在する。
【００３２】
図１Ａ〜１Ｈのプロセスは、当業者に知られている従来のデュアルストレスライナーＮＭＯＳ素子およびＰＭＯＳ素子であるＤＳＬ  ＮＭＯＳ素子１１０とＤＳＬ  ＰＭＯＳ素子１１１とを形成する。１つの実施形態において、ＤＳＬ  ＮＭＯＳ素子１１０と、ＤＳＬ  ＰＭＯＳ素子１１１とは、Ｒ．ゲーレ（R. Gehres）らの２００６年  ＩＥＥＥ／ＳＥＭＩ  Ａｄｖａｎｃｅｄ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ  Ｍａｎｕｆａｃｔｕｒｉｎｇ  Ｃｏｎｆｅｒｅｎｃｅにおける「９０ｎｍデュアルストレスライナー技術における高容積製造の傾向」（"High Volume Manufacturing Ramp in 90 nm Dual Stress Liner Technology"）に開示されたプロセスおよび材料を用いて形成される。
【００３３】
ストレス低減層１３１は、張力ストレス層１４１と低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２の他の構成要素との間に延在するので、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２に与えられる張力ストレスは、ＤＳＬ  ＮＭＯＳ素子１１０に与えられる張力ストレスよりも小さい。同様に、ストレス低減層１３１は圧縮ストレス層１４２と低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３の他の構成要素との間に延在するので、低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３に与えられる張力ストレスは、ＤＳＬ  ＰＭＯＳ素子１１１に与えられる張力ストレスよりも小さい。
【００３４】
ストレス低減層１３１は張力ストレス層１４１と低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２の他の構成要素との間に延在するので、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２のチャネルに与えられる張力ストレスは、ＤＳＬ  ＮＭＯＳ素子１１０のチャネルに与えられる張力ストレスよりも小さい。同様に、ストレス低減層１３１は圧縮ストレス層１４１と低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３の他の構成要素との間に延在するので、低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３のチャネルに与えられる圧縮ストレスは、ＤＳＬ  ＰＭＯＳ素子１１１のチャネルに与えられるストレスよりも小さい。
【００３５】
この実施の形態において、ストレス低減層１３２は、ストレス低減層１３１の厚みよりも小さい厚みを有する。したがって、ストレスの低減量は、ストレス低減層１３１によって与えられる低減量よりも小さくなるであろう。すなわち、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４のチャネルに与えられる張力ストレスは、ＤＳＬ  ＮＭＯＳ素子１１０のチャネルに与えられる張力ストレスよりも小さくなるが、ＤＳＬ  ＮＭＯＳ素子１１２のチャネルに与えられる張力ストレスよりも大きくなる。同様に、低減ストレスのＤＳＬ  ＰＭＯＳ素子１１５のチャネルに与えられる圧縮ストレスは、ＤＳＬ  ＰＭＯＳ素子１１１のチャネルに与えられる張力ストレスよりも小さくなるが、ＤＳＬ  ＮＭＯＳ素子１１３のチャネルに与えられる張力ストレスよりも大きくなる。したがって、所定の電圧（たとえば１．２ボルト）における飽和ドレイン電流（Ｉｄｓａｔ）は、ＤＳＬ  ＮＭＯＳ素子１１０に対して最も高くなるであろう。
【００３６】
低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２は、ＤＳＬ  ＮＭＯＳ素子１１０のＩｄｓａｔよりも低いＩｄｓａｔを有するであろう。低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４は、ＤＳＬ  ＮＭＯＳ素子１１０のＩｄｓａｔよりも低く、低減ストレスＤＳＬ  ＮＭＯＳ素子１１２のＩｄｓａｔよりも大きいＩｄｓａｔを有するであろう。同様に、低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３は、ＤＳＬ  ＰＭＯＳ素子１１１のＩｄｓａｔよりも低いＩｄｓａｔを有するであろう。低減ストレスのＤＳＬ  ＰＭＯＳ素子１１５は、ＤＳＬ  ＰＭＯＳ素子１１１のＩｄｓａｔよりも低く、低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３のＩｄｓａｔよりも大きいＩｄｓａｔを有するであろう。
【００３７】
低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２は、ＤＳＬ  ＮＭＯＳ素子１１０のオン電流（Ｉｏｎ）よりも低いＩｏｎを有するであろう。低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４は、ＤＳＬ  ＮＭＯＳ素子１１０のＩｏｎよりも低く、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２のＩｏｎよりも大きいＩｏｎを有するであろう。同様に、低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３は、ＤＳＬ  ＮＭＯＳ素子１１１のＩｏｎよりも低いＩｏｎを有するであろう。低減ストレスのＤＳＬ  ＰＭＯＳ素子１１５は、ＤＳＬ  ＰＭＯＳ素子１１１のＩｏｎよりも低く、低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３のＩｏｎよりも大きいＩｏｎを有するであろう。
【００３８】
低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２は、ＤＳＬ  ＮＭＯＳ素子１１０のオフ電流（Ｉｏｆｆ）よりも高いＩｏｆｆを有するであろう。低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４は、ＤＳＬ  ＮＭＯＳ素子１１０のＩｏｆｆよりも高く、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２のＩｏｆｆよりも低いＩｏｆｆを有するであろう。同様に、低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３は、ＤＳＬ  ＰＭＯＳ素子１１１のＩｏｆｆよりも高いＩｏｆｆを有するであろう。低減ストレスのＤＳＬ  ＰＭＯＳ素子１１５は、ＤＳＬ  ＰＭＯＳ素子１１１のＩｏｆｆよりも高く、低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３のＩｏｆｆよりも低いＩｏｆｆを有するであろう。
【００３９】
１つの実施形態において、ストレス低減層１３２は、ストレス低減層１３１のほぼ半分の厚みを有する。したがって、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４のチャネルにおけるストレスレベルは、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２のチャネルにおけるストレスのほぼ半分となる。同様に、低減ストレスのＤＳＬ  ＰＭＯＳ素子１１５のチャネルにおけるストレスレベルは、低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３のチャネルにおけるストレスレベルのほぼ半分となる。
【００４０】
同じサイズのストレス低減領域と同じ材料とを用い、ストレス低減層の厚みのみを変化させることによって、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２，１１４の性能特性は、ＤＳＬ  ＮＭＯＳ素子１１０の性能特性に対して周知の量だけ変化し、異なる性能特性を有するＮＭＯＳ素子１１０，１１２，１１４を有する集積回路装置１１０が提供される。同様に、同じサイズのストレス低減領域と同じ材料とを用い、ストレス低減層の厚みのみを変化させることによって、低減ストレスＤＳＬ  ＰＭＯＳ素子１１３，１１５の性能特性がＤＳＬ  ＰＭＯＳ素子１１１の性能特性に対して周知の量だけ変化し、異なる性能特性を有するＰＭＯＳ素子１１１，１１３，１１５を有する集積回路装置１００が提供される。
【００４１】
図１Ａ〜１Ｈに示された実施形態は、第１の厚みを有するストレス低減層１３１と第１の厚みのほぼ半分の第２の厚みを有するストレス低減層１３２とを用いた結果変化する性能特性を有する２つの低減ストレスのＤＳＬ  ＮＭＯＳ素子と２つの低減ストレスのＰＭＯＳ素子とを示しているが、他の実施の形態において、集積回路装置１００は、異なる厚みを有する、より多くの低減ストレスのＮＭＯＳ素子と低減ストレスのＰＭＯＳ素子とを含み、異なる性能特性を有するＮＭＯＳ素子とＰＭＯＳ素子とを提供する。
【００４２】
ストレス低減層１３１，１３２の厚みを変化させることによって性能特性を変化させることに加えて、１つの実施の形態では、性能特性は、異なる材料を用いて形成されたストレス低減層１３１および１３２を提供することによって変化する。１つのそのような実施の形態において、追加の１組の低減ストレスのＤＳＬ  ＮＭＯＳ素子およびＤＳＬ  ＰＭＯＳ素子が提供されるが、それらは、ストレス低減層１３１の材料が異なるという点を除いて、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２と低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３と同一である。たとえば、ストレス低減層は、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２と低減ストレスＤＳＬ  ＰＭＯＳ素子１１３とにおけるストレス低減層の窒化物濃度よりも高い窒化物濃度を有する窒化物層であり得、特定の組の性能特性を提供する。これはストレス低減層１３１，１３２の厚みの変化と組合されることが可能であり、異なる性能特性を有するさらに多くのＤＳＬ  ＮＭＯＳ素子およびＤＳＬ  ＰＭＯＳ素子を提供する。１つのそのような実施形態において、追加の組の低減ストレスのＤＳＬ  ＮＭＯＳ素子とＰＭＯＳ素子とが与えられ、それらはストレス低減層１３２の材料が異なるという点を除き低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４と低減ストレスのＰＭＯＳ素子１１５と同一である。たとえば、ストレス低減層１３２は、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４と低減ストレスのＤＳＬ  ＰＭＯＳ素子１１５におけるストレス低減層１３２よりも高い窒化物濃度を有し得る。
【００４３】
１つの特定の実施形態において、集積回路装置１００は、１０個の異なるＤＳＬデバイスと、ストレス低減層１３１，１３２が同じ材料で形成されて第１の窒化物濃度を有するＤＳＬデバイス１１０〜１１５と、ストレス低減層１３１が第１の窒化物濃度よりも低い第２の窒化物濃度を有するという点を除いて低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２と低減ストレスのＰＭＯＳ素子１１３と同じである低減ストレスのＤＳＬ  ＮＭＯＳ素子とを含む。この実施の形態において、ストレス低減層１３２が第２の窒化物濃度を有するという点を除いて低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４と低減ストレスのＰＭＯＳ素子１１５と同一である追加の組の低減ストレスのＤＳＬ  ＮＭＯＳ素子とＤＳＬ  ＰＭＯＳ素子とが提供される。
【００４４】
図２に示された実施の形態において、集積回路装置１００は、フィールドプログラマブルゲートエリア（ＦＰＧＡ）ダイ（die）であり、ＦＰＧＡアーキテクチャ２００を有する。ＦＰＧＡアーキテクチャ２００は、多数の異なるプログラマブルタイルを含み、上記異なるプログラマブルタイルは、マルチギガビットトランシーバ（ＭＧＴ２０１）、コンフィギュラブルロジックブロック（ＣＬＢ２０２）、ランダムアクセスメモリブロック（ＢＲＡＭ２０３）、入力／出力ブロック（ＩＯＢ２０４）、コンフィギュレーションおよびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ２０５）、デジタル信号処理ブロック（ＤＳＰ２０６）、専用入力／出力ブロック（Ｉ／Ｏ２０７）（たとえばコンフィギュレーションポートおよびクロックポート）、インターフェイスタイル（ＰＨＩ）２５０、ならびに、デジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタロジックなどのその他のプログラマブルロジック２０８を含む。さらに、集積回路装置１００は、１以上の専用プロセッサブロック（ＰＲＯＣ２１０）および／または暗号化ロジックブロック（ＥＮＣＲ２８０）を含み得る。
【００４５】
いくつかのＦＰＧＡでは、各々のプログラマブルタイルは、各々の隣接するタイル中の対応のインターコネクト素子へおよびそれからの標準化された接続部を有するプログラマブルインターコネクト素子（ＩＮＴ２１１）を含む。したがって、プログラマブルインターコネクト素子は、図示されるＦＰＧＡのためのプログラマブルインターコネクト構造を共に実現する。プログラマブルインターコネクト素子（ＩＮＴ２１１）は、図２の上部に含まれる例によって示されるように、同じタイル内にプログラマブルロジック素子へのおよびそれからの接続部も含む。
【００４６】
たとえば、ＣＬＢ２０２は、単一のプログラマブルインターコネクト素子（ＩＮＴ２１１）と共にユーザロジックを実現するようにプログラム可能なコンフィギュラブルロジック素子（ＣＬＥ２１２）を含むことができる。ＢＲＡＭ２０３は、１つ以上のプログラマブルインターコネクト素子に加えてＢＲＡＭロジック素子（ＢＲＬ２１３）を含むことができる。典型的に、１つのタイルに含まれるインターコネクト素子の数は、このタイルの高さに依存する。図示される実施の形態では、ＢＲＡＭタイルは５つのＣＬＢと同じ高さを有するが、他の数（たとえば６つ）を用いることも可能である。ＤＳＰタイル２０６は適切な数のプログラマブルインターコネクト素子に加えてＤＳＰロジック素子（ＤＳＰＬ２１４）を含むことができる。ＩＯＢ２０４は、たとえば、プログラマブルインターコネクト素子（ＩＮＴ２１１）の１つのインスタンスに加えて入力／出力ロジック素子（ＩＯＬ２１５）の２つのインスタンスを含むことができる。当業者には明らかなように、たとえばＩ／Ｏロジック素子２１５に接続される実際のＩ／Ｏパッドは、図示されているさまざまなロジックブロックよりも上に積層される金属を用いて製造され、典型的に、入力／出力ロジック素子２１５の領域に限られない。
【００４７】
コンフィギュレーション／クロック分配ロジック３０９は、コンフィギュレーション、クロックおよび他の制御ロジックを含む。このコラムから延在する水平方向の領域２０９は、ＦＰＧＡの幅に亘ってクロックおよびコンフィギュレーション信号を分配するのに用いられる。
【００４８】
図２に図示されたアーキテクチャを利用するいくつかのＦＰＧＡは、ＦＰＧＡの段部分を形成する規則的なコラム状構造（columnar structure）を分離する追加のロジックブロックを含む。追加のロジックブロックは、プログラマブルブロックおよび／または専用ロジックであり得る。たとえば、図２に示されたプロセッサブロック（ＰＲＯＣ２１０）は、ＣＬＢおよびＢＲＡＭのいくつかのコラムに広がる。
【００４９】
図２は、ある例示的なＦＰＧＡアーキテクチャを図示することしか意図していない。１列の中のロジックブロックの数、コラムの相対的な幅、コラムの数および順序、コラムに含まれるロジックブロックの種類、ロジックブロックの相対的なサイズ、ならびに図２の上部に含まれるＰＲＯＣ２１０およびインターコネクト／ロジック実現例のようなハードブロックの組み込みは、各アプリケーションの要求に従って変化するであろう。たとえば、実際のＦＰＧＡでは、ＣＬＢの２つ以上の隣接するコラムは、ＣＬＢが現れる場所であればどこでも典型的に含まれて、ユーザロジックの効率的な実現を容易にするが、隣接するＣＬＢコラムの数はＦＰＧＡの全体的なサイズによって変化する。
【００５０】
図３は、従来のデュアルストレスライナー製造プロセスを用いて形成されたデュアルストレスライナーセル３０２〜３０３と、ストレス低減層を含む点を除いてデュアルストレスライナーセル３０２〜３０３と同一のセル３０４〜３１１とを含むセルライブラリ３００を示す。より特定的には、低減ストレスのＤＳＬ  ＮＭＯＳ素子（Ｎ−ＤＳＬ−ＳＲＬ）３０４は、それが張力ストレス層とＮＭＯＳゲート薄膜スタックとの間に延在するストレス低減層を含む点を除いてＤＳＬ  ＮＭＯＳ素子（Ｎ−ＤＳＬ）３０２と同一であることが示される。低減ストレスのＤＳＬ  ＰＭＯＳ素子（Ｐ−ＤＳＬ−ＳＲＬ）３０５は、それが圧縮ストレス層とＰＭＯＳゲート薄膜スタックとの間に延在するストレス低減層を含む点を除いてＤＳＬ  ＰＭＯＳ素子（Ｐ−ＤＳＬ）３０３と同一であることが示される。
【００５１】
続けて図３では、低減ストレスのＤＳＬ  ＮＭＯＳ素子（Ｎ−ＤＳＬ−ＳＲＬ２）セル３０６は、それが、低減ストレスＤＳＬ  ＮＭＯＳ素子セル３０４におけるストレス低減層のおよそ半分の厚みである厚みを有するストレス低減層を含む点を除いて低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３０４と同一であることが示される。低減ストレスのＤＳＬ  ＰＭＯＳ素子（Ｐ−ＤＳＬ−ＳＲＬ２）セル３０７は、それが低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３０５におけるストレス低減層のおよそ半分の厚みである厚みを有するストレス低減層を含む点を除いて低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３０５と同一であることが示される。
【００５２】
１つの特定的な実施形態において、セル３０２〜３０７は図１Ａ〜１Ｈに示されるプロセスを定義するが、ＤＳＬ  ＮＭＯＳ素子セル３０２はＤＳＬ  ＮＭＯＳ素子１１０を定義し、ＤＳＬ  ＰＭＯＳ素子セル３０３はＤＳＬ  ＰＭＯＳ素子１１１を定義し、低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３０４は低減ストレスのＤＳＬ  ＮＭＯＳ素子１１２を定義し、低減ストレスのＤＳＬ  ＰＭＯＳ素子３０５は低減ストレスのＤＳＬ  ＰＭＯＳ素子１１３を定義し、低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３０６は、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４を定義し、低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３０７は低減ストレスのＤＳＬ  ＰＭＯＳ素子１１５を定義する。
【００５３】
続けて図３では、低減ストレスのＤＳＬ  ＮＭＯＳ素子（Ｎ−ＤＳＬ−ＳＲＬ３）セル３０８が、それが低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３０４におけるストレス低減層のおよそ半分の窒化物濃度である窒化物濃度レベルを有するストレス低減層を含む点を除いて低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３０４と同一であることが示される。低減ストレスのＤＳＬ  ＰＭＯＳ素子（Ｐ−ＤＳＬ−ＳＲＬ３）セル３０９は、それが低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３０５におけるストレス低減層のおよそ半分の窒化物濃度である窒化物濃度を有するストレス低減層を有する点を除いて低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３０５と同一であることが示される。
【００５４】
さらに、低減ストレスのＤＳＬ  ＮＭＯＳ素子（Ｎ−ＤＳＬ−ＳＲＬ４）セル３１０は、それが低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３０６におけるストレス低減層のおよそ半分の窒化物濃度である窒化物濃度レベルを有するストレス低減層を含む点を除いて低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３０６と同一であることが示される。低減ストレスのＤＳＬ  ＰＭＯＳ素子（Ｐ−ＤＳＬ−ＳＲＬ４）セル３１１は、それが低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３０７におけるストレス低減層のおよそ半分の窒化物濃度である窒化物濃度を有するストレス低減層を有する点を除いて低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３０７と同一であることが示される。
【００５５】
続けて図３では、デュアルストレスライナーセル３５２〜３６１は、デュアルストレスライナーストレス近接技術製造プロセスを用いて形成されることが示される。より特定的には、ＤＳＬ  ＮＭＯＳ素子（Ｎ−ＤＳＬ−ＳＰＴ）３５２と、ＤＳＬ  ＰＭＯＳ素子（Ｐ−ＤＳＬ−ＳＰＴ）３５３とは、従来のデュアルストレスライナーストレス近接技術製造プロセスを用いて形成されることが示される。低減ストレスのＤＳＬ  ＮＭＯＳ素子（Ｎ−ＤＳＬ−ＳＰＴ−ＳＲＬ）３５４は、それが張力ストレス層とＮＭＯＳゲート薄膜スタックとの間に延在するストレス低減層を含む点を除いてＤＳＬ  ＮＭＯＳ素子（Ｎ−ＤＳＬ−ＳＰＴ）３５２と同一であることが示される。低減ストレスのＤＳＬ  ＰＭＯＳ素子（Ｐ−ＤＳＬ−ＳＰＴ−ＳＲＬ）３５５は、それが圧縮ストレス層とＰＭＯＳゲート薄膜スタックとの間に延在するストレス低減層を含む点を除いてＤＳＬ  ＰＭＯＳ素子（Ｐ−ＤＳＬ−ＳＰＴ）３５３と同一であることが示される。
【００５６】
続けて図３では、低減ストレスのＤＳＬ  ＮＭＯＳ素子（Ｎ−ＤＳＬ−ＳＰＴ−ＳＲＬ２）セル３５６は、それが低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３５４におけるストレス低減層のおよそ半分の厚みである厚みを有するストレス低減層を含む点を除いて低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３５４と同一であることが示される。低減ストレスのＤＳＬ  ＰＭＯＳ素子（Ｐ−ＤＳＬ−ＳＰＴ−ＳＲＬ２）セル３５７は、それが低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３５５におけるストレス低減層のおよそ半分の厚みである厚みを有するストレス低減層を含む点を除いて低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３５５と同一であることが示される。
【００５７】
低減ストレスのＤＳＬ  ＮＭＯＳ素子（Ｎ−ＤＳＬ−ＳＰＴ−ＳＲＬ３）セル３５８は、それが低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３５４におけるストレス低減層のおよそ半分の窒化物濃度である窒化物濃度レベルを有するストレス低減層を含む点を除いて低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３５４と同一であることが示される。低減ストレスのＤＳＬ  ＰＭＯＳ素子（Ｐ−ＤＳＬ−ＳＰＴ−ＳＲＬ３）セル３５９は、それが低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３５５におけるストレス低減層のおよそ半分の窒化物濃度である窒化物濃度を有するストレス低減層を有する点を除いて低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３５５と同一であることが示される。
【００５８】
さらに、低減ストレスのＤＳＬ  ＮＭＯＳ素子（Ｎ−ＤＳＬ−ＳＰＴ−ＳＲＬ４）セル３６０は、それが低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３５６におけるストレス低減層のおよそ半分の窒化物濃度である窒化物濃度レベルを有するストレス低減層を含む点を除いて低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３５６と同一であることが示される。低減ストレスのＤＳＬ  ＰＭＯＳ素子（Ｐ−ＤＳＬ−ＳＰＴ−ＳＲＬ４）セル３６１は、それが低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３５７におけるストレス低減層のおよそ半分の窒化物濃度である窒化物濃度を有するストレス低減層を含む点を除いて低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３５７と同一であることが示される。
【００５９】
本実施の形態において、セルライブラリ３００は、図２に示されるＦＰＧＡ２００のようなプログラマブルロジックデバイス（ＰＬＤ）を形成するためのセルライブラリである。この実施の形態において、セルライブラリ３００は、多数の異なるプログラマブルタイルを含み、上記異なるプログラマブルタイルは、マルチギガビットトランシーバ（ＭＧＴ３８０）、コンフィギュラブルロジックブロック（ＣＬＢ３８１）、ランダムアクセスメモリブロック（ＢＲＡＭ３８２）、入力／出力ブロック（ＩＯＢ３８３）、コンフィギュレーションおよびクロッキングロジック（ＣＯＮＦＩＧ／ＣＬＯＣＫＳ３８４）、デジタル信号処理ブロック（ＤＳＰ３８５）、専用入力／出力ブロック（Ｉ／Ｏ３８６）（たとえばコンフィギュレーションポートおよびクロックポート）、ならびに、デジタルクロックマネージャ、アナログ−デジタル変換器、システムモニタロジックなどのその他のプログラマブルロジック（ＯＴＨＥＲ）３８７を含む。プロセッサセル３９８はプロセッサ２１０を定義し、コンフィギュレーション／クロック分配セル３９９はコンフィギュレーション／クロック分配ロジック３０９を定義する。
【００６０】
セルライブラリ３００は、また、関連する回路の種類と実質的に同一のタイルを有するコラム３９０〜３９７を含む。より特定的には、コラム３９０はＭＧＴタイルのコラムであり、コラム３９１はＣＬＢタイルのコラムであり、コラム３９２はＢＲＡＭタイルのコラムであり、コラム３９３はＩＯＢタイルのコラムであり、コラム３９４はコンフィギュレーションおよびクロックタイルのコラムであり、コラム３９５はＤＳＰタイルのコラムであり、コラム３９６は入力および出力タイルのコラムである。センターコラム３９７は、複数の異なる種類のタイルからなるコラムである。本実施の形態において、センターコラム３９７は、コンフィギュレーションおよびクロックタイル３８４と、入力および出力タイル３８６と、その他のプログラマブルロジック３８７とを含む。
【００６１】
集積回路装置デザインが次に用いられて集積回路装置が形成される。１つの実施形態において、セルライブラリ３００を用いて形成される集積回路装置はアーキテクチャ２００のいくつか、または全ての特徴を有するＦＰＧＡ集積回路装置である。
【００６２】
図３に示されたセルは、図１Ａ〜１Ｈに示されるプロセスと同じく例示的なものであり、他の実施の形態においてセルライブラリ３００は追加の低減ストレスのＤＳＬ  ＮＭＯＳ素子およびＰＭＯＳ素子セルを含み、それらは異なる性能特性を有し、ストレス低減層を形成するために異なる材料（たとえば異なる窒化物濃度）を用いることにより、および／またはストレス低減層の厚みを変えることにより、および／またはストレス低減層のサイズまたは形状を変えることによって形成されるということが理解される。
【００６３】
図４は、ストレス近接技術を用いて形成されたデバイス４１０〜４１５を含む例示的な集積回路装置４００を示す。より特定的には、従来のスペーサ１２１を用いることに代えて、Ｌ字型のスペーサ４２１が用いられ、デバイス４１０〜４１５の各々のチャネルにおけるストレスを増加させる。１つの実施形態において、セル３５２〜３５７は集積回路装置４１０〜４１５を定義する。より特定的には、ＤＳＬ  ＮＭＯＳ素子セル３５２はＤＳＬ  ＮＭＯＳ素子４１０を定義し、ＤＳＬ  ＰＭＯＳ素子セル３５３はＤＳＬ  ＰＭＯＳ素子４１１を定義し、低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３５４は低減ストレスのＤＳＬ  ＮＭＯＳ素子４１２を定義し、低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３５５は低減ストレスのＤＳＬ  ＰＭＯＳ素子４１３を定義し、低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３５６は低減ストレスのＤＳＬ  ＮＭＯＳ素子４１４を定義し、低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３５７は低減ストレスのＤＳＬ  ＰＭＯＳ素子４１５を定義する。
【００６４】
１つの実施形態において、デバイス４１０〜４１５は、各々のゲート薄膜スタック１２２〜１２７の両側に第１の組のスペーサ４２１を形成し、各々のスペーサ４２１に直接的に接触する第２のスペーサを形成し、サリサイドプロセスを実行してソース／ドレイン領域１２０上にシリサイド領域を形成し、第２のスペーサを除去することによって形成される。１つの実施形態において、スペーサは、第１の材料の層を蒸着し、第１の層の上に第２の材料の層を蒸着し、両方の層を同時にパターニングすることによって形成される。第２のスペーサが除去されるときには、選択的エッチングプロセスが用いられて、好ましくは上部のスペーサをエッチングし、図４に示されるＬ字型のスペーサ４２１が残るであろう。ストレス低減層１３１は蒸着されてパターニングされ、ストレス低減層１３２の蒸着およびパターニングがそれに続く。圧縮ストレス層１４１は、次に蒸着およびパターニングされ、圧縮ストレス層１４２がそれに続き蒸着およびパターニングされる。１つの実施形態において、スペーサ４２１を除き、集積回路装置４００の構造が、図１Ａ〜１Ｈに開示されたのと同じ方式で形成される。
【００６５】
１つの実施形態において、デバイス４１０〜４１１は、Ｘ．チェン（X. Chen）らによる、２００６  Ｓｙｍｐｏｓｉｕｍ  ｏｎ  ＶＬＳＩ  Ｔｅｃｈｎｏｌｏｇｙ  Ｄｉｇｅｓｔ  ｏｆ  Ｔｅｃｈｎｉｃａｌ  Ｐａｐｅｒｓの「４５ｎｍおよびそれ以下の技術におけるデュアルストレスライナーでの性能改善のためのストレス近接技術」（"Stress Proximity Technique for Performance Improvement with Dual Stress Liner at 45 nm Technology and Beyond"）と題された文献に開示されたプロセスおよび材料を用いて形成される。この実施形態において、デバイス４１２〜４１５は、それらがストレス低減領域１３１ａ〜１３２ｂを含む点を除いてデバイス４１０〜４１１と同じ方式で形成される。
【００６６】
Ｌ字型のスペーサ４２１の使用は、デバイス４１０〜４１５の各々のチャネルに、より大きなストレスが加えられることをもたらす。したがってデバイス４１０〜４１５の各々は、対応するデバイス１１０〜１１５よりも、より高いストレスレベルおよびより高い性能特性を有する。１つの特定的な実施の形態において、セル３５２〜３５７は図４の集積回路装置４００を形成するためのプロセスを定義し、そのプロセスにおいて、ＤＳＬ  ＮＭＯＳ素子セル３５２はＤＳＬ  ＮＭＯＳ素子４１０を定義し、ＤＳＬ  ＰＭＯＳ素子セル３５３はＤＳＬ  ＰＭＯＳ素子４１１を定義し、低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３５４は低減ストレスのＤＳＬ  ＮＭＯＳ素子４１２を定義し、低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３５５は低減ストレスのＤＳＬ  ＰＭＯＳ素子４１３を定義し、低減ストレスのＤＳＬ  ＮＭＯＳ素子セル３５６は低減ストレスのＤＳＬ  ＮＭＯＳ素子４１４を定義し、低減ストレスのＤＳＬ  ＰＭＯＳ素子セル３５７は低減ストレスＤＳＬ  ＰＭＯＳ素子４１５を定義する。
【００６７】
異なる厚みおよび異なる材料（たとえば異なる窒化物濃度）を有するストレス低減層を用いることにより、セル３０２〜３６１は集積回路装置デザインを形成するために用いられることが可能な幅広い範囲の性能特性を提供する。
【００６８】
１つの例示的な実施の形態において、デュアルストレスライナーＮＭＯＳセル３０２は、第１のストレスレベルＳ1と、オン電流Ｉｏｎ1と、オフ電流Ｉｏｆｆ1と、第１の飽和電流Ｉｓａｔ1とを有する。低減ストレスのデュアルストレスライナーＮＭＯＳセル３０４は、Ｓ1より小さい第２のストレスレベルＳ2と、Ｉｏｎ1よりも小さい第２のオン電流Ｉｏｎ2と、Ｉｏｎ1よりも小さい第２のオフ電流Ｉｏｆｆ2と、Ｉｓａｔ1よりも小さい第２の飽和電流Ｉｓａｔ2とを有する。低減ストレスのデュアルストレスライナーＮＭＯＳセル３０６は第３のストレスレベルＳ3とＩｏｎ1よりも小さい第３のオン電流Ｉｏｎ3と、Ｉｏｆｆ1よりも大きい第３のオフ電流Ｉｏｆｆ3とを有し、Ｓ3はＳ1よりも小さく、かつＳ2よりも大きく、Ｉｏｎ3はＩｏｎＳ1よりも小さいがＩｏｎ2よりも大きく、Ｉｏｆｆ3はＩｏｆｆ1よりも小さいが、Ｉｏｆｆ2よりも大きい。低減ストレスのデュアルストレスライナーＮＭＯＳセル３０８は、Ｓ2よりも小さいストレスレベルＳ4と、Ｉｏｎ2よりも小さいオン電流Ｉｏｎ4と、Ｉｏｆｆ2よりも大きいオフ電流Ｉｏｆｆ4とを有する。低減ストレスのデュアルストレスライナーＮＭＯＳセル３１０は、Ｓ2よりも小さいストレスレベルＳ5と、Ｉｏｎ2よりも小さいオン電流Ｉｏｎ4と、Ｉｏｆｆ2よりも大きいオフ電流Ｉｏｆｆ4とを有する。
【００６９】
同様にＰＭＯＳセル３０３，３０５，３０７の各々は、他のＰＭＯＳセルと比較して異なるストレスレベルと、異なるＩｓａｔ，ＩｏｎおよびＩｏｆｆとを有するであろう。たとえば、１つの実施形態において、デュアルストレスライナーＰＭＯＳセル３０３は、ストレスレベルＳ11と、オン電流Ｉｏｎ11と、オフ電流Ｉｏｆｆ11と、第１の飽和電流ＩＳａｔ11とを有する。低減ストレスのデュアルストレスライナーＰＭＯＳセル３０５は、Ｓ11よりも小さい第２のストレスレベルＳ12と、Ｉｏｎ11よりも小さい第２のオン電流Ｉｏｎ12と、Ｉｏｎ11よりも小さい第２のオフ電流Ｉｏｆｆ12と、Ｉｓａｔ11よりも小さい第２の飽和電流Ｉｓａｔ12とを有する。低減ストレスのデュアルストレスライナーＰＭＯＳセル３０７は、第３のストレスレベルＳ13と、Ｉｏｎ11よりも小さい第３のオン電流Ｉｏｎ13と、Ｉｏｆｆ11よりも大きい第３のオフ電流Ｉｏｆｆ13とを有し、Ｓ13はＳ11よりも小さく、かつＳ12よりも大きく、Ｉｏｎ13はＩｏｎ11よりも小さいがＩｏｎ12よりも大きく、Ｉｏｆｆ13はＩｏｆｆ11よりも小さいがＩｏｆｆ12よりも大きい。低減ストレスのデュアルストレスライナーＰＭＯＳセル３０９は、Ｓ12よりも小さいストレスレベルＳ14と、Ｉｏｎ12よりも小さいオン電流Ｉｏｎ14と、Ｉｏｆｆ12よりも大きいオフ電流Ｉｏｆｆ14とを有する。低減ストレスデュアルストレスライナーＰＭＯＳセル３１１は、Ｓ12よりも小さいストレスレベルＳ15と、Ｉｏｎ12よりも小さいオン電流Ｉｏｎ14と、Ｉｏｆｆ12よりも大きいオフ電流Ｉｏｆｆ14とを有する。
【００７０】
図５は、本発明の実施の形態に従う、集積回路装置を形成するための方法５００を示す。ステップ５０１によって示されるように、セルライブラリが提供されて、セルライブラリはデュアルストレスライナーＮＭＯＳセルと、デュアルストレスライナーＰＭＯＳセルと、ストレス低減層を有するＤＳＬ  ＮＭＯＳセルと、ストレス低減層を有するＤＳＬ  ＰＭＯＳセルとを含む。ステップ５０２によって示されるように、集積回路デザインが生成される。この実施の形態において、初期の集積回路デザインを生成するために、セルライブラリ３００におけるセルを組合せることによって、集積回路デザインが生成される。これはコンピュータ上でレイアウトエディタを用いてセルライブラリ３００におけるセルを配置することによってなされ得るものであり、それによって集積回路デザインレイアウトが生成される。
【００７１】
１つの実施形態において、ステップ５０２はＦＰＧＡを定義する元の集積回路装置レイアウトを生成する。この実施の形態において、コラム９２１〜９２９および／またはプログラマブルロジックブロック９０１〜９１０，９３３が選択されて、レイアウトエディタを用いて配置される。
【００７２】
ステップ５０３によって示されるように、デザインがテストされる。デザインがステップ５０３のテストをパスした場合、ステップ５０６によって示されるように、デザインは集積回路装置を製造するために用いられる。１つの実施形態において、ステップ５０３のテストはタイミングテストのような従来のデザインテストである。
【００７３】
デザインがステップ５０３のテストをパスしない場合、ステップ５０４〜５０５によって示されるように、集積回路デザインはそのデザインにおけるいくつかのＮＭＯＳセルおよびＰＭＯＳセルを、所望の性能特性を有する低減ストレスのＮＭＯＳセルおよび低減ストレスのＰＭＯＳセルで置き換えることによって修正される。
【００７４】
ステップ５０２で生成された集積回路デザインがＤＳＬ  ＮＭＯＳセル３０２を含む１つの例示的な実施の形態において、デザインはＤＳＬ  ＮＭＯＳセル３０２を、要求される性能特性を有する低減ストレスのＤＳＬ  ＮＭＯＳセル３０４，３０６，３０８または３１０に置き換えることによって修正され得る。また、デザイン中のＤＳＬ  ＰＭＯＳセル３０３は、要求される性能特性を有する低減ストレスのＤＳＬ  ＰＭＯＳセル３０５，３０７，３０９または３１１によって置き換えられ得る。低減ストレスのＤＳＬ  ＮＭＯＳセルおよび低減ストレスＰＭＯＳセルは、要求される性能特性を有する他の低減ストレスのＤＳＬ  ＮＭＯＳセルおよびＤＳＬ  ＰＭＯＳセルによって置き換えられ得る。ステップ５０３〜５０５の処理は、ステップ５０４のテストをパスするということが集積回路装置デザインで得られるまで継続される。このデザインは、ストレス低減層を有するＤＳＬ  ＮＭＯＳセルとストレス低減層を有するＤＳＬ  ＰＭＯＳセルとを含むであろう。
【００７５】
ここでステップ５０６を参照して、集積回路装置は、ステップ５０３のテストをパスした集積回路デザインを用いて製造される。製造された集積回路装置は、ステップ５０７で示されるようにテストされる。このテストは、製造された集積回路装置の電気的特性を測定するためにプローブパッドを用いて実行され得る。
【００７６】
集積回路装置がステップ５０７のテストをパスした場合、ステップ５０９で示されるように、量産が開始されて集積回路装置が製造される。直線５１０によって示されるように、テストされた集積回路装置がステップ５０７のテストをパスしない場合、集積回路デザインは、そのデザイン中のいくつかのＮＭＯＳセルおよびＰＭＯＳセルを所望の性能特性を有する低減ストレスのＮＭＯＳセルおよび低減ストレスのＰＭＯＳセルで置き換えることによって修正される。その代わりに、ステップ５１１によって示されるように、ストレス低減層を変更することによって製造プロセスが修正されてもよい。より特定的には、ストレス低減層の厚みまたはストレス低減層の材料の特性（たとえば、窒化物濃度の増加または異なる材料の使用による）が変更されて、所望の性能特性を有する低減ストレスのＮＭＯＳ素子と低減ストレスのＰＭＯＳ素子とが得られる。また、所望の性能特性を有する低減ストレスのＮＭＯＳ素子および低減ストレスのＰＭＯＳ素子を得るために、ストレス低減層のサイズおよび／または形状が変更され得る。
【００７７】
１つの例示的な実施の形態において、ステップ５１１はストレス低減層１３１の厚みＴ１を維持したままストレス低減層１３２の厚みＴ２を変えることによって実行される。たとえば、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４および低減ストレスのＤＳＬ  ＰＭＯＳ素子１１５におけるストレスを増加させるために、厚みＴ２が減少される。代わりに、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４と低減ストレスのＤＳＬ  ＰＭＯＳ素子１１５とにおけるストレスを増加させるために、ストレス低減領域１３２ａおよび／または１３２ｂの高さＨおよび／または幅Ｗが減少され得る。さらに、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４と低減ストレスのＤＳＬ  ＰＭＯＳ素子１１５におけるストレスを増加または減少させるために、ストレス低減領域１３２ａおよび／または１３２ｂの形状が変更され得る。また、低減ストレスのＤＳＬ  ＮＭＯＳ素子１１４と低減ストレスのＤＳＬ  ＰＭＯＳ素子１１５とにおけるストレスを増加させるために、ストレス低減領域１３２の窒化物濃度が減少され得る。
【００７８】
ステップ５１１における製造プロセスが変更された後、製造された集積回路装置がステップ１０７のテストを通るまで、ステップ５０６〜５０８の処理が実行される。直線５１０によって示されるように集積回路装置デザインが修正されたときには、ステップ５０３およびステップ５０７の両方のテストの要求を満たす集積回路装置が製造されるまで、ステップ５０３〜５１１の処理が継続される。
【００７９】
１つの実施形態において、本発明の装置および方法は、ＦＰＧＡを定義する元の集積回路装置レイアウトを生成するために用いられる。この実施の形態において、セル３０２〜３９９のいくつかが選択されて、レイアウトエディタを用いて配置される。これは、図２のアーキテクチャ２００のいくつかまたはすべての特徴を有するＦＰＧＡ集積回路装置を生成する。
【００８０】
本発明の方法および装置は、異なる厚味および／または異なる材料特性を有するストレス低減層を有する低減ストレスのデュアルストレスライナーＮＭＯＳ素子およびＰＭＯＳ素子を提供する。それにより、ストレスのないＮＭＯＳ素子およびＰＭＯＳ素子よりも高いストレスレベルおよび性能レベルを有するが、従来のデュアルストレス層プロセスによって形成されるデバイスのストレスレベルおよび性能レベルよりも低いストレスレベルおよび性能レベルを有するＮＭＯＳ素子およびＰＭＯＳ素子が提供される。
【００８１】
本発明は、その特定の実施の形態を参照して説明されたが、当業者にとっては、説明された実施形態の変形が本発明の精神から逸脱することなくなされ得ることが明らかであるだろう。したがって、本発明の範囲は、上記の詳細な説明ではなく添付の請求項によって定義されるであろう。
【図１Ａ】
0005438208.tif 000002
【図１Ｂ】
0005438208.tif 000003
【図１Ｃ】
0005438208.tif 000004
【図１Ｄ】
0005438208.tif 000005
【図１Ｅ】
0005438208.tif 000006
【図１Ｆ】
0005438208.tif 000007
【図１Ｇ】
0005438208.tif 000008
【図１Ｈ】
0005438208.tif 000009
【図２】
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【図３】
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【図４】
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【図５】
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