(57)【特許請求の範囲】
【請求項１】
半導体基板と、
前記半導体基板に形成されたＬＣタンクＶＣＯとを備え、
前記ＬＣタンクＶＣＯは、
第１のノードに接続された第１のスパイラルインダクタと、
第２のノードに接続された第２のスパイラルインダクタと、
前記第１のノードに接続された第１のＭＯＳバラクタと、
前記第２のノードに接続された第２のＭＯＳバラクタと、
前記第１のノードに接続されたドレインおよび前記第２のノードに接続されたゲートを有する第１のＭＯＳトランジスタと、
前記第２のノードに接続されたドレインおよび前記第１のノードに接続されたゲートを有する第２のＭＯＳトランジスタとを含み、
前記第１および第２のＭＯＳバラクタは、前記半導体基板に垂直な方向から見たときに、前記第１のスパイラルインダクタと前記第２のスパイラルインダクタの間に配置され、
前記第１および第２のＭＯＳトランジスタは、前記第１および第２のＭＯＳバラクタの間に配置される、半導体装置。
【請求項２】
前記第１および第２のＭＯＳバラクタ並びに前記第１および第２のＭＯＳトランジスタは、前記半導体基板に垂直な方向から見たとき、第１および第２の直線で挟まれたゾーン内のいずれかの位置に配置され、
前記第１の直線は、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第１のスパイラルインダクタの中心を通る直線と交差する前記第１のスパイラルインダクタの外縁上の一方の点と、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第２のスパイラルインダクタの中心を通る直線と交差する前記第２のスパイラルインダクタの外縁上の一方の点とを結ぶ直線であり、
前記第２の直線は、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第１のスパイラルインダクタの中心を通る直線と交差する前記第１のスパイラルインダクタの外縁上の他方の点と、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第２のスパイラルインダクタの中心を通る直線と交差する前記第２のスパイラルインダクタの外縁上の他方の点とを結ぶ直線である、請求項１記載の半導体装置。
【請求項３】
前記第１および第２のＭＯＳバラクタ並びに前記第１および第２のＭＯＳトランジスタは、前記半導体基板に垂直な方向から見たとき、第１および第２の直線で挟まれたゾーン内のいずれかの位置に配置され、
前記第１の直線は、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第１のスパイラルインダクタの中心を通る直線と交差する前記第１のスパイラルインダクタの内縁上の一方の点と、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第２のスパイラルインダクタの中心を通る直線と交差する前記第２のスパイラルインダクタの内縁上の一方の点とを結ぶ直線であり、
前記第２の直線は、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第１のスパイラルインダクタの中心を通る直線と交差する前記第１のスパイラルインダクタの内縁上の他方の点と、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第２のスパイラルインダクタの中心を通る直線と交差する前記第２のスパイラルインダクタの内縁上の他方の点とを結ぶ直線である、請求項１記載の半導体装置。
【請求項４】
前記第１および第２のＭＯＳバラクタ並びに前記第１および第２のＭＯＳトランジスタは、前記半導体基板に垂直な方向から見たとき、第１〜第４の直線で囲まれたゾーン内のいずれかの位置に配置され、
前記第１の直線は、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第１のスパイラルインダクタ上の前記第２のスパイラルインダクタに最も近い点を通る直線であり、
前記第２の直線は、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第２のスパイラルインダクタ上の前記
第１のスパイラルインダクタに最も近い点を通る直線であり、
前記第３の直線は、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第１のスパイラルインダクタの中心を通る直線と交差する前記第１のスパイラルインダクタの外縁上の一方の点と、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第２のスパイラルインダクタの中心を通る直線と交差する前記第２のスパイラルインダクタの外縁上の一方の点とを結ぶ直線であり、
前記第４の直線は、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第１のスパイラルインダクタの中心を通る直線と交差する前記第１のスパイラルインダクタの外縁上の他方の点と、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第２のスパイラルインダクタの中心を通る直線と交差する前記第２のスパイラルインダクタの外縁上の他方の点とを結ぶ直線である、請求項１記載の半導体装置。
【請求項５】
前記第１および第２のＭＯＳバラクタ並びに前記第１および第２のＭＯＳトランジスタは、前記半導体基板に垂直な方向から見たとき、第１〜第４の直線で囲まれたゾーン内のいずれかの位置に配置され、
前記第１の直線は、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第１のスパイラルインダクタ上の前記第２のスパイラルインダクタに最も近い点を通る直線であり、
前記第２の直線は、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第２のスパイラルインダクタ上の前記第１のスパイラルインダクタに最も近い点を通る直線であり、
前記第３の直線は、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第１のスパイラルインダクタの中心を通る直線と交差する前記第１のスパイラルインダクタの内縁上の一方の点と、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第２のスパイラルインダクタの中心を通る直線と交差する前記第２のスパイラルインダクタの内縁上の一方の点とを結ぶ直線であり、
前記第４の直線は、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第１のスパイラルインダクタの中心を通る直線と交差する前記第１のスパイラルインダクタの内縁上の他方の点と、前記第１のスパイラルインダクタの中心と前記第２のスパイラルインダクタの中心を結ぶ直線に垂直であり、かつ前記第２のスパイラルインダクタの中心を通る直線と交差する前記第２のスパイラルインダクタの内縁上の他方の点とを結ぶ直線である、請求項１記載の半導体装置。
【請求項６】
前記第１および第２のスパイラルインダクタの内縁で囲まれる領域は、ダミーパターンを含まない、請求項１記載の半導体装置。
【請求項７】
前記半導体装置は、
前記半導体基板の主面に配置される複数のバンプを備え、
前記複数のバンプは、前記半導体基板に垂直な方向から見たときに、前記第１のスパイラルインダクタおよび前記第２のスパイラルインダクタと重ならない領域に配置される、請求項１記載の半導体装置。
【請求項８】
前記半導体装置は、さらに、
前記半導体基板に形成され、前記第１のノードに接続された第１の入力端子および前記第２のノードに接続された第２の入力端子を有する出力バッファを備え、
前記出力バッファは、前記半導体基板に垂直な方向から見たときに、前記第１のスパイラルインダクタと、前記第２のスパイラルインダクタの間の領域に配置される、請求項１記載の半導体装置。
【請求項９】
前記ＬＣタンクＶＣＯは、さらに、
前記第１および第２のノードに接続される定電流源を備え、
前記定電流源は、前記半導体基板に垂直な方向から見たときに、前記第１のスパイラルインダクタと、前記第２のスパイラルインダクタの間の領域に配置される、請求項１記載の半導体装置。
【請求項１０】
前記第１および第２のスパイラルインダクタが第１の方向に沿って配置され、前記第１および第２のＭＯＳバラクタは前記第１の方向に沿って配置される、請求項１記載の半導体装置。
【請求項１１】
前記第１および第２のＭＯＳトランジスタは前記第１の方向に配置される、請求項１０記載の半導体装置。
【請求項１２】
前記第１および第２のＭＯＳトランジスタはそれぞれのソースとして拡散領域を共有する、請求項１１記載の半導体装置。
【請求項１３】
前記第１の方向に沿って延び、前記第１のスパイラルインダクタ、前記第１のＭＯＳバラクタ、前記第１のＭＯＳトランジスタのドレインおよび前記第２のＭＯＳトランジスタのゲートに接続される第１の配線と、
前記第１の方向に沿って延び、前記第２のスパイラルインダクタ、前記第２のＭＯＳバラクタ、前記第２のＭＯＳトランジスタのドレインおよび前記第１のＭＯＳトランジスタのゲートに接続される第２の配線とを備える請求項１１記載の半導体装置。
【請求項１４】
前記第１および第２の配線は、互いに並行に配置される部分を有する請求項１３記載の半導体装置。
【請求項１５】
前記第１および第２の配線と並行に配置された部分を有し、前記第１および第２のＭＯＳバラクタに電気的に接続される第３の配線を有する請求項１３記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置に関し、特に、半導体基板上に形成されたＶＣＯ（Voltage Controlled Oscillator：電圧制御発振器）の構成要素のレイアウトに関する。
【背景技術】
【０００２】
ＰＣＩ  ＥＸＰＲＥＳＳなどの高速インタフェース技術の進歩によって、インタフェース回路に、安価でコンパクトなＣＭＯＳ（Complementary Metal Oxide Semiconductor）技術によってＶＣＯなどの部品を実装することが注目されている。
【０００３】
たとえば、非特許文献１は、１つの半導体基板上のＣＭＯＳトランジスタによって構成されたＬＣタンクＶＣＯが提案されている。
【先行技術文献】
【非特許文献】
【０００４】
【非特許文献１】"A 10-Ghz CMOS LC VCO with Wide Tuning Range Using Capacitive Degeneration", TAE-Guen Yu, Seong-IK Cho, and Hang-Geun Jeong, JOURNAL OF SEMICONDUCTOR TECHNOLOGY AND SCIENCE, VOL.6, NO.4, December, 2006
【発明の概要】
【発明が解決しようとする課題】
【０００５】
しかしながら、非特許文献１のＬＣタンクＶＣＯのレイアウトは、スパイラルインダクタと、ＭＯＳバラクタとの配置が離れているため、これらの間を接続する配線に寄生インダクタおよび寄生容量が付加されてしまう。その結果、実測のＶＣＯの発振周波数が、回路シミュレーションによる理論上の見積もりからずれてしまうことがある。
【０００６】
すなわち、ＬＣタンクに含まれるスパイラルインダクタのインダクタンスをＬとし、ＭＯＳバラクタの容量をＣとしたときに、ＶＣＯの理論上の発振周波数ｆ１は、次式で与えられる。
【０００７】
ｆ１＝１／［２×π×｛Ｌ×Ｃ｝1/2］・・・（１）
さらに、スパイラルインダクタとＭＯＳバラクタを接続する配線に付加された寄生インダクタのインダクタンスをＬｐとし、配線に付加された寄生容量をＣｐとしたときに、ＶＣＯの実測の発振周波数ｆ２は、次式で与えられる。
【０００８】
ｆ２＝１／［２×π×｛（Ｌ＋Ｌｐ)×（Ｃ＋Ｃｐ）｝1/2］・・・（２）
非特許文献１のＬＣタンクＶＣＯでは、スパイラルインダクタとＭＯＳバラクタを接続する配線の長さが長いので、式（２）におけるＬｐおよびＣｐの大きさが大きくなる。その結果、式（２）の周波数ｆ２は、式（１）の理論上の周波数ｆ１と大きくずれることになる。
【０００９】
それゆえに、本発明の目的は、ＶＣＯに含まれるスパイラルインダクタとＭＯＳバラクタを接続する配線に付加される寄生インダクタ、および／または寄生容量を低減することができる半導体装置を提供することである。
【課題を解決するための手段】
【００１０】
本発明の一実施形態の半導体装置は、半導体基板と、半導体基板に形成されたＬＣタンクＶＣＯとを備える。ＬＣタンクＶＣＯは、第１および第２のスパイラルインダクタと、第１および第２のＭＯＳバラクタとを含む。第１および第２のＭＯＳバラクタは、半導体基板に垂直な方向から見たときに、第１のスパイラルインダクタと第２のスパイラルインダクタの間の領域に配置される。
【発明の効果】
【００１１】
本発明の一実施形態によれば、ＶＣＯに含まれるインダクタとＭＯＳバラクタを接続する配線に付加される寄生インダクタ、および／または寄生容量を低減することができる。
【図面の簡単な説明】
【００１２】
【図１】本発明の実施形態の半導体装置の構成を表わす図である。
【図２】図１の半導体装置に含まれるＣＤＲの構成を表わす図である。
【図３】図１の半導体装置に含まれるＰＬＬの構成を表わす図である。
【図４】図２のＣＤＲに含まれるＶＣＯおよび出力バッファの構成を表わす図である。
【図５】第１の実施形態におけるＶＣＯおよび出力バッファを半導体基板に垂直な方向から見た図である。
【図６】図５における第１および第２のＭＯＳバラクタおよび出力バッファの配置および配線を拡大した図である。
【図７】本発明の実施形態の半導体装置におけるバンプの配置を表わす図である。
【図８】第１の実施形態の変形例におけるＶＣＯおよび出力バッファを半導体基板に垂直な方向から見た図である。
【図９】第２の実施形態におけるＶＣＯおよび出力バッファを半導体基板に垂直な方向から見た図である。
【図１０】第２の実施形態の変形例におけるＶＣＯおよび出力バッファを半導体基板に垂直な方向から見た図である。
【発明を実施するための形態】
【００１３】
以下、本発明の実施形態について図面を参照して説明する。
［第１の実施形態］
図１は、本発明の実施形態の半導体装置の構成を表わす図である。
【００１４】
図１を参照して、この半導体装置１は、シリアルデータとパラレルデータを相互変換する物理層の半導体チップである。この半導体装置１は、ＰＨＹＬｏｇｉｃ２と、ＰＬＬ(Phase-locked loop)３と、ＤＥＳ(DESerializer)８と、ＳＥＲ(SERializer)４と、ＣＤＲ(Clock Data Recovery)７と、受信バッファ６と、送信バッファ５とを備える。
【００１５】
受信バッファ６は、シリアル回線と接続される入力ＰＡＤ８２を介して受信したシリアル信号ＩＮをＣＤＲに出力する。
【００１６】
ＣＤＲ７は、受信したシリアル信号ＩＮからクロック信号ＣＬＫ１とデータ信号ＤＯを再生する。
【００１７】
ＤＥＳ８は、ＣＤＲ７から出力されるクロック信号ＣＬＫ１をＰＨＹＬｏｇｉｃに出力するとともに、ＣＤＲ７から出力されるシリアルのデータ信号ＤＯをパラレルのデータ信号に変換して、ＰＨＹＬｏｇｉｃ２に出力する。
【００１８】
ＰＨＹＬｏｇｉｃ２は、ＤＥＳ８からパラレルのデータ信号を受けて、上位の層へ出力する。また、ＰＨＹＬｏｇｉｃ２は、上位の層から受けたパラレルのデータ信号をＳＥＲ４へ出力する。また、ＰＨＹＬｏｇｉｃ２が出力するパラレルのデータ信号は、ＰＬＬ３から出力されるクロック信号ＣＬＫ１に同期する。
【００１９】
ＰＬＬ３は、基準クロック信号Ｒｅｆｃｌｋに同期したクロック信号ＣＬＫ２をＳＥＲ４に出力する。
【００２０】
ＳＥＲ４は、ＰＬＬ３から出力されるクロック信号ＣＬＫ２に同期して、ＰＨＹＬｏｇｉｃ２から出力されるパラレルのデータ信号をシリアルのデータ信号に変換する。
【００２１】
送信バッファ５は、ＳＥＲ４から出力されるシリアルのデータ信号を受けて、出力ＰＡＤ８１を介してシリアル回線へ出力する。
【００２２】
（ＣＤＲの構成）
図２は、図１の半導体装置に含まれるＣＤＲの構成を表わす図である。
【００２３】
図２を参照して、ＣＤＲ７は、ＰＤ（Phase Detector：位相比較器）１６と、ＰＦＤ（Phase Frequency Detector：位相周波数比較器）１５と、ＬＦ（Loop Filter：ループフィルタ）１７と、ＶＣＯ１８と、出力バッファ２１とを有する。
【００２４】
ＰＦＤ１５は、基準クロック信号ＲｅｆｃｌｋとＶＣＯ１８から出力されるクロック信号との立ち上がりエッジを比較し、比較結果に基づく信号を出力する。
【００２５】
ＰＤ１６は、受信バッファ６から出力されるシリアル信号ＩＮとＶＣＯ１８から出力されるクロック信号との位相を比較し、位相差に応じた信号を出力する。
【００２６】
ＬＦ１７は、ＰＦＤ１５およびＰＤ１６から出力される信号を平滑化するローパスフィルタである。
【００２７】
ＶＣＯ１８は、ＬＦ１７から出力される信号（電圧）の大きさに応じて出力周波数を制御する。
【００２８】
出力バッファ２１は、ＶＣＯ１８から出力される信号を外部に出力する。
（ＰＬＬの構成）
図３は、図１の半導体装置に含まれるＰＬＬの構成を表わす図である。
【００２９】
図３を参照して、ＰＬＬ３は、ＰＦＤ１１と、ＬＦ１２と、ＶＣＯ１３と、出力バッファ１４とを有する。
【００３０】
ＰＦＤ１１は、入力された２つの信号の位相・周波数差を比較し、比較結果に基づく信号を出力する。
【００３１】
ＬＦ１２は、ＰＦＤ１１から出力される信号を平滑化するローパスフィルタである。
ＶＣＯ１３は、ＬＦ１２から出力される信号（電圧）の大きさに応じて出力周波数を制御する。
【００３２】
出力バッファ１４は、ＶＣＯ１３から出力される信号を外部に出力する。
（ＶＣＯおよび出力バッファの構成）
図４は、図２のＣＤＲに含まれるＶＣＯおよび出力バッファの構成を表わす図である。図３のＰＬＬ３に含まれるＶＣＯ１３および出力バッファ１４も、これと同様である。図４に示す、すべての回路素子は、１つのシリコン半導体基板上に形成されている。
【００３３】
図４に示すＶＣＯは、ＬＣ並列共振回路（ＬＣタンク回路）を有するＣＭＯＳ  ＶＣＯである。
【００３４】
このＶＣＯは、第１のＭＯＳバラクタＣ１と、第２のＭＯＳバラクタＣ２と、第１のスパイラルインダクタＬ１と、第２のスパイラルインダクタＬ２と、安定化回路２４とを備える。安定化回路２４は、差動ＭＯＳトランジスタ対２２と、定電流源２３とを含む。
【００３５】
第１のスパイラルインダクタＬ１の一端は電源ＶＤＤに接続され、他端はノードＮ１に接続される。第２のスパイラルインダクタＬ２の一端は電源ＶＤＤに接続され、他端はノードＮ２に接続される。第１のスパイラルインダクタＬ１および第２のスパイラルインダクタＬ２は、オンチップスパイラルインダクタである。
【００３６】
第１のＭＯＳバラクタＣ１の一端はノードＮ１に接続され、他端はノードＮ３に接続される。第２のＭＯＳバラクタＣ２の一端はノードＮ２に接続され、他端はノードＮ３に接続される。ノードＮ３は、第１のＭＯＳバラクタＣ１および第２のＭＯＳバラクタの容量を設定する制御電圧ｖｃ（図３の入力信号ＩＮ）を受ける。
【００３７】
差動ＭＯＳトランジスタ対２２は、第１のＮチャネルＭＯＳトランジスタＴ１と、第２のＮチャネルＭＯＳトランジスタＴ２とを備える。差動ＭＯＳトランジスタ対２２は、発振を維持するために設けられる。
【００３８】
第１のＮチャネルＭＯＳトランジスタＴ１は、ノードＮ１に接続されるゲートと、ノードＮ２に接続されるドレインと、ノードＮ４に接続されるソースとを有する。第２のＮチャネルＭＯＳトランジスタＴ２は、ノードＮ２に接続されるゲートと、ノードＮ１に接続されるドレインと、ノードＮ５に接続されるソースとを有する。
【００３９】
定電流源２３は、第３のＮチャネルＭＯＳトランジスタＴ３と、第４のＮチャネルＭＯＳトランジスタＴ４とを含む。第３のＮチャネルＭＯＳトランジスタＴ３は、バイアス電圧ｖｂｉａｓを受けるゲートと、ノードＮ４に接続されるドレインと、グランドに接続されるソースとを有する。第４のＮチャネルＭＯＳトランジスタＴ４は、バイアス電圧ｖｂｉａｓを受けるゲートと、ノードＮ５に接続されるドレインと、グランドに接続されるソースとを有する。
【００４０】
出力バッファ２１は、ノードＮ１およびノードＮ２の電圧を受けて、第１の出力信号ｖｏｕｔｐおよび第２の出力信号ｖｏｕｔｎを出力する。出力バッファ２は、たとえばＣＭＯＳインバータ、または差動アンプで構成されている。
【００４１】
（レイアウト（配置））
図５は、第１の実施形態におけるＶＣＯおよび出力バッファを半導体基板に垂直な方向から見た図である。
【００４２】
図５を参照して、第１のＭＯＳバラクタＣ１、第２のＭＯＳバラクタＣ２、安定化回路２４、および出力バッファ２１は、半導体基板に垂直な方向から見たとき、直線ＬＮ２、直線ＬＮ３、直線ＬＮ６、直線ＬＮ７で囲まれた領域、すなわち、点Ａ、点Ｂ、点Ｃ、点Ｄを頂点した四角形の領域内に配置される。
【００４３】
ここで、直線ＬＮ２は、第１のスパイラルインダクタＬ１の中心Ｏ１と第２のスパイラルインダクタＬ２の中心を結ぶ直線ＬＮ１に垂直であり、かつ第１のスパイラルインダクタＬ１上の第２のスパイラルインダクタＬ２に最も近い点ＰＴ１を通る直線である。
【００４４】
直線ＬＮ３は、第１のスパイラルインダクタＬ１の中心Ｏ１と第２のスパイラルインダクタＬ２の中心Ｏ２を結ぶ直線ＬＮ１に垂直であり、かつ第２のスパイラルインダクタＬ２上の第１のスパイラルインダクタＬ１に最も近い点ＰＴ２を通る直線である。
【００４５】
直線ＬＮ６は、第１のスパイラルインダクタＬ１の中心Ｏ１と第２のスパイラルインダクタＬ２の中心Ｏ２を結ぶ直線ＬＮ１に垂直であり、かつ第１のスパイラルインダクタＬ１の中心Ｏ１を通る直線ＬＮ４と交差する第１のスパイラルインダクタＬ１の内円の縁上の一方の点ＰＴ３と、第１のスパイラルインダクタＬ１の中心Ｏ１と第２のスパイラルインダクタＬ２の中心Ｏ２を結ぶ直線ＬＮ１に垂直であり、かつ第２のスパイラルインダクタＬ２の中心Ｏ２を通る直線ＬＮ５と交差する第２のスパイラルインダクタＬ２の内円の縁上の一方の点ＰＴ４とを結ぶ直線である。
【００４６】
直線ＬＮ７は、第１のスパイラルインダクタＬ１の中心Ｏ１と第２のスパイラルインダクタＬ２の中心Ｏ２を結ぶ直線ＬＮ１に垂直であり、かつ第１のスパイラルインダクタＬ１の中心Ｏ１を通る直線ＬＮ４と交差する第１のスパイラルインダクタＬ１の内円の縁上の他方の点ＰＴ５と、第１のスパイラルインダクタＬ１の中心Ｏ１と第２のスパイラルインダクタＬ２の中心Ｏ２を結ぶ直線ＬＮ１に垂直であり、かつ第２のスパイラルインダクタＬ２の中心Ｏ２を通る直線ＬＮ５と交差する第２のスパイラルインダクタＬ２の内円の縁上の他方の点ＰＴ６とを結ぶ直線である。
【００４７】
第１のスパイラルインダクタＬ１、第２のスパイラルインダクタＬ２、第１のＭＯＳバラクタＣ１、第２のＭＯＳバラクタＣ２、安定化回路２４、および出力バッファ２１は、上下方向には、電源線ＶＤＤおよびグランド電源線ＶＳＳが配置されている。
【００４８】
第１のスパイラルインダクタＬ１の内円に囲まれる領域は、ダミーパンターン発生禁止領域Ｒ１であり、第２のスパイラルインダクタＬ２の内円に囲まれる領域は、ダミーパターン発生禁止領域Ｒ２である。これらの領域には、ダミーパターンが生成されない。これは、寄生成分が付加されるのを防止するためである。なお、説明上スパイラルインダクタの形状を円形として記載したが、スパイラルインダクタの形状は平面方形状や多角形状であってもよい。平面方形状や多角形状の場合であっても、点ＰＴ３‐ＰＴ６については同様に縁上の点である。
【００４９】
（レイアウト（拡大））
図６は、図５における第１および第２のＭＯＳバラクタおよび出力バッファの配置および配線を拡大した図である。
【００５０】
図６では、出力バッファ２１として、２つのＣＭＯＳインバータを用いている。
図６を参照して、ＮチャネルＭＯＳトランジスタＴ１〜Ｔ６、ＭＯＳバラクタＣ１，Ｃ２は、図示しないＰウェル内に配置されている。ＰチャネルＭＯＳトランジスタＴ７，Ｔ８は、図示しないＮウェル内に配置されている。
【００５１】
第１のＭＯＳバラクタＣ１は、１対のＮ型拡散領域ＦＬ１１３，ＦＬ１１４とこれらの間に配置されるポリシリコンで形成されたゲートとを有している。第２のＭＯＳバラクタＣ２は、１対のＮ型拡散領域ＦＬ１１５，ＦＬ１１６とこれらの間に配置されるポリシリコンで形成されたゲートとを有している。Ｎ型拡散領域ＦＬ１１３、Ｎ型拡散領域ＦＬ１１４、Ｎ型拡散領域ＦＬ１１６、およびＮ型拡散領域ＦＬ１１５は、コンタクトホールＣＴ１９、コンタクトホールＣＴ２１、コンタクトホールＣＴ２４、コンタクトホールＣＴ２２、第１層金属配線を介して、互いに接続されるとともに、制御電圧ｖｃを受ける。
【００５２】
第１のＮチャネルＭＯＳトランジスタＴ１は、１対のＮ型拡散領域ＦＬ１０１（ドレイン），ＦＬ１０２（ソース）とこれらの間に配置されるポリシリコンで形成されたゲートとを有している。第２のＮチャネルＭＯＳトランジスタＴ２は、１対のＮ型拡散領域ＦＬ１０３（ドレイン），ＦＬ１０２（ソース）とこれらの間に配置されるポリシリコンで形成されたゲートとを有している。
【００５３】
第３のＮチャネルＭＯＳトランジスタＴ３は、１対のＮ型拡散領域ＦＬ１０４（ドレイン），ＦＬ１０５（ソース）とこれらの間に配置されるポリシリコンで形成されたゲートとを有している。第４のＮチャネルＭＯＳトランジスタＴ４は、１対のＮ型拡散領域ＦＬ１０６（ドレイン），ＦＬ１０５（ソース）とこれらの間に配置されるポリシリコンで形成されたゲートとを有している。
【００５４】
第５のＮチャネルＭＯＳトランジスタＴ５は、１対のＮ型拡散領域ＦＬ１０７（ドレイン），ＦＬ１０８（ソース）とこれらの間に配置されるポリシリコンで形成されたゲートとを有している。第６のＮチャネルＭＯＳトランジスタＴ６は、１対のＮ型拡散領域ＦＬ１０９（ドレイン），ＦＬ１０８（ソース）とこれらの間に配置されるポリシリコンで形成されたゲートとを有している。第１のＰチャネルＭＯＳトランジスタＴ７は、１対のＰ型拡散領域ＦＬ１１０（ドレイン），ＦＬ１１１（ソース）とこれらの間に配置されるポリシリコンで形成されたゲートとを有している。第２のＰチャネルＭＯＳトランジスタＴ８は、１対のＰ型拡散領域ＦＬ１１２（ドレイン），ＦＬ１１１（ソース）とこれらの間に配置されるポリシリコンで形成されたゲートとを有している。
【００５５】
第５のＮチャネルＭＯＳトランジスタＴ５と第１のＰチャネルＭＯＳトランジスタＴ７は、ＣＭＯＳインバータを構成する。第６のＮチャネルＭＯＳトランジスタＴ６と第２のＰチャネルＭＯＳトランジスタＴ８は、ＣＭＯＳインバータを構成する。
【００５６】
Ｐ型拡散領域ＦＬ１１１は、コンタクトホールＣＴ１７、第１層金属配線を通じて、電源ＶＤＤと接続する。Ｎ型拡散領域ＦＬ１０８は、コンタクトホールＣＴ１３、第１層金属配線を通じて、グランド電源ＶＳＳと接続する。Ｎ型拡散領域ＦＬ１０４は、コンタクトホールＣＴ６、第１層金属配線を通じて、グランド電源ＶＳＳと接続する。Ｎ型拡散領域ＦＬ１０６は、コンタクトホールＣＴ１０、第１層金属配線を通じて、グランド電源ＶＳＳと接続する。
【００５７】
Ｐ型拡散領域ＦＬ１１０は、コンタクトホールＣＴ１６、第１層金属配線を通じて、ビアホールＶＡ７と接続する。Ｎ型拡散領域ＦＬ１０７は、コンタクトホールＣＴ１１、第１層金属配線を通じて、ビアホールＶＡ７と接続する。ビアホールＶＡ７は、第２層金属配線を通じて出力信号ｖｏｕｔｐを出力する。Ｐ型拡散領域ＦＬ１１２は、コンタクトホールＣＴ１８、第１層金属配線を通じて、ビアホールＶＡ８と接続する。Ｎ型拡散領域ＦＬ１０９は、コンタクトホールＣＴ１５、第１層金属配線を通じて、ビアホールＶＡ８と接続する。ビアホールＶＡ８は、第２層金属配線を通じて出力信号ｖｏｕｔｎを出力する。
【００５８】
第３のＮチャネルＭＯＳトランジスタＴ３のポリシリコンゲートは、コンタクホールＣＴ７、第１層金属配線を通じて、バイアス電圧ｖｂｉａｓを受ける。第４のＮチャネルＭＯＳトランジスタＴ４のポリシリコンゲートは、コンタクホールＣＴ９、第１層金属配線を通じて、バイアス電圧ｖｂｉａｓを受ける。
【００５９】
Ｎ型拡散領域ＦＬ１０２は、コンタクトホールＣＴ３、第１層金属配線、ビアホールＶＡ２、第２層金属配線、ビアホールＶＡ４、コンタクトホールＣＴ８を介して、Ｎ型拡散領域ＦＬ１０５と接続する。
【００６０】
第１のバラクタＣ１のポリシリコンゲート、第１のＮチャネルＭＯＳトランジスタＴ１のポリシリコンゲート、Ｎ型拡散領域ＦＬ１０３、第５のＮチャネルＭＯＳトランジスタＴ５のポリシリコンゲート、および第１のＰチャネルＭＯＳトランジスタＴ７のポリシリコンゲートは、コンタクホールＣＴ２０、コンタクホールＣＴ２、コンタクホールＣＴ５、ビアホールＶＡ１、ビアホールＶＡ５、コンタクトホールＣＴ１２、第１層金属配線、第２層金属配線を通じて、互いに接続されるとともに、第１のスパイラルインダクタＬ１に接続される。
【００６１】
第２のバラクタＣ２のポリシリコンゲート、第２のＮチャネルＭＯＳトランジスタＴ２のポリシリコンゲート、Ｎ型拡散領域ＦＬ１０１、第６のＮチャネルＭＯＳトランジスタＴ６のポリシリコンゲート、および第２のＰチャネルＭＯＳトランジスタＴ８のポリシリコンゲートは、コンタクホールＣＴ２３、コンタクホールＣＴ４、コンタクホールＣＴ１、ビアホールＶＡ３、ビアホールＶＡ６、コンタクトホールＣＴ１４、第１層金属配線、第２層金属配線を通じて、互いに接続されるとともに、第２のスパイラルインダクタＬ２に接続される。
【００６２】
（レイアウト（バンプ））
本発明の実施形態の半導体装置は、ＷＰＰ（Wafer Process Package）という構造を有する。ＷＰＰ構造では、半導体チップ周辺のＡｌパッドによる電極からＣｕなどを用いてチップ上で再配線を行い、チップ面積全体に電極を引き出し、この電極上にはんだバンプが形成される。
【００６３】
図７は、本発明の実施形態の半導体装置におけるバンプの配置を表わす図である。
図７を参照して、半導体チップの主面（表面）に、複数のバンプが千鳥格子状に配置されている。
【００６４】
バンプ＃１〜＃４は、半導体基板に垂直な方向から見たときに、第１のスパイラルインダクタＬ１および第２のスパイラルインダクタＬ２と重ならない領域に配置されている。これにより、寄生成分が付加されるのを防止することができる。
【００６５】
以上のように、本発明の第１の実施形態の半導体装置によれば、第１のＭＯＳバラクタＣ１、第２のＭＯＳバラクタＣ２、安定化回路２４、および出力バッファ２１は、半導体基板に垂直な方向から見たとき、直線ＬＮ２、直線ＬＮ３、直線ＬＮ６、直線ＬＮ７で囲まれた領域に配置されるので、スパイラルインダクタＬ１，Ｌ２とＭＯＳバラクタＣ１，Ｃ２，安定化回路２４および出力バッファ２１を接続する配線の長さが従来よりも短いので、これらを接続する配線に付加される寄生インダクタ、および／または寄生容量を低減することができる。
【００６６】
［第１の実施形態の変形例］
図８は、第１の実施形態の変形例におけるＶＣＯおよび出力バッファを半導体基板に垂直な方向から見た図である。
【００６７】
図８を参照して、第１のＭＯＳバラクタＣ１、第２のＭＯＳバラクタＣ２、安定化回路２４、および出力バッファ２１は、半導体基板に垂直な方向から見たとき、直線ＬＮ６と直線ＬＮ７の間にあって、かつ第１のスパイラルインダクタＬ１と第２のスパイラルインダクタの間にある領域（第１および第２のスパイラルインダクタの形状によっては必ずしも四角形には限らない）に配置されるものとしてもよい。
【００６８】
以上のように、本発明の第１の実施形態の変形例の半導体装置によれば、第１のＭＯＳバラクタＣ１、第２のＭＯＳバラクタＣ２、安定化回路２４、および出力バッファ２１は、半導体基板に垂直な方向から見たとき、直線ＬＮ６と直線ＬＮ７の間にあって、かつ第１のスパイラルインダクタＬ１と第２のスパイラルインダクタの間にある領域に配置されるので、スパイラルインダクタＬ１，Ｌ２とＭＯＳバラクタＣ１，Ｃ２，安定化回路２４および出力バッファ２１を接続する配線の長さが従来よりも短いので、これらを接続する配線に付加される寄生インダクタ、および／または寄生容量を低減することができる。
【００６９】
［第２の実施形態］
図９は、第２の実施形態におけるＶＣＯおよび出力バッファを半導体基板に垂直な方向から見た図である。
【００７０】
図９を参照して、第１のＭＯＳバラクタＣ１、第２のＭＯＳバラクタＣ２、安定化回路２４、および出力バッファ２１は、半導体基板に垂直な方向から見たとき、直線ＬＮ２、直線ＬＮ３、直線ＬＮ８、直線ＬＮ９で囲まれた領域、すなわち、点Ｅ、点Ｆ、点Ｇ、点Ｈを頂点した四角形の領域内に配置される。
【００７１】
ここで、直線ＬＮ２は、第１のスパイラルインダクタＬ１の中心Ｏ１と第２のスパイラルインダクタＬ２の中心を結ぶ直線ＬＮ１に垂直であり、かつ第１のスパイラルインダクタＬ１上の第２のスパイラルインダクタＬ２に最も近い点ＰＴ１を通る直線である。
【００７２】
直線ＬＮ３は、第１のスパイラルインダクタＬ１の中心Ｏ１と第２のスパイラルインダクタＬ２の中心Ｏ２を結ぶ直線ＬＮ１に垂直であり、かつ第２のスパイラルインダクタＬ２上の第１のスパイラルインダクタＬ１に最も近い点ＰＴ２を通る直線である。
【００７３】
直線ＬＮ８は、第１のスパイラルインダクタＬ１の中心Ｏ１と第２のスパイラルインダクタＬ２の中心Ｏ２を結ぶ直線ＬＮ１に垂直であり、かつ第１のスパイラルインダクタＬ１の中心Ｏ１を通る直線ＬＮ４と交差する第１のスパイラルインダクタＬ１の外円の縁上の一方の点ＰＴ７と、第１のスパイラルインダクタＬ１の中心Ｏ１と第２のスパイラルインダクタＬ２の中心Ｏ２を結ぶ直線ＬＮ１に垂直であり、かつ第２のスパイラルインダクタＬ２の中心Ｏ２を通る直線ＬＮ５と交差する第２のスパイラルインダクタＬ２の外円の縁上の一方の点ＰＴ８とを結ぶ直線である。
【００７４】
直線ＬＮ９は、第１のスパイラルインダクタＬ１の中心Ｏ１と第２のスパイラルインダクタＬ２の中心Ｏ２を結ぶ直線ＬＮ１に垂直であり、かつ第１のスパイラルインダクタＬ１の中心Ｏ１を通る直線ＬＮ４と交差する第１のスパイラルインダクタＬ１の外円の縁上の他方の点ＰＴ９と、第１のスパイラルインダクタＬ１の中心Ｏ１と第２のスパイラルインダクタＬ２の中心Ｏ２を結ぶ直線ＬＮ１に垂直であり、かつ第２のスパイラルインダクタＬ２の中心Ｏ２を通る直線ＬＮ５と交差する第２のスパイラルインダクタＬ２の外円の縁上の他方の点ＰＴ１０とを結ぶ直線である。
【００７５】
以上のように、本発明の第２の実施形態の半導体装置によれば、第１のＭＯＳバラクタＣ１、第２のＭＯＳバラクタＣ２、安定化回路２４、および出力バッファ２１は、半導体基板に垂直な方向から見たとき、直線ＬＮ２、直線ＬＮ３、直線ＬＮ８、直線ＬＮ９で囲まれた領域に配置されるので、スパイラルインダクタＬ１，Ｌ２とＭＯＳバラクタＣ１，Ｃ２，安定化回路２４および出力バッファ２１を接続する配線の長さが従来よりも短いので、これらを接続する配線に付加される寄生インダクタ、および／または寄生容量を低減することができる。
【００７６】
［第２の実施形態の変形例］
図１０は、第２の実施形態の変形例におけるＶＣＯおよび出力バッファを半導体基板に垂直な方向から見た図である。
【００７７】
図１０を参照して、第１のＭＯＳバラクタＣ１、第２のＭＯＳバラクタＣ２、安定化回路２４、および出力バッファ２１は、半導体基板に垂直な方向から見たとき、直線ＬＮ８と直線ＬＮ９の間にあって、かつ第１のスパイラルインダクタＬ１と第２のスパイラルインダクタの間にある領域に配置されるものとしてもよい。この領域には、たとえば、図９における点Ｅよりもさらに第１のスパイラルインダクタＬ１に近い点も含まれる。
【００７８】
以上のように、本発明の第２の実施形態の変形例の半導体装置によれば、第１のＭＯＳバラクタＣ１、第２のＭＯＳバラクタＣ２、安定化回路２４、および出力バッファ２１は、半導体基板に垂直な方向から見たとき、直線ＬＮ８と直線ＬＮ９の間にあって、かつ第１のスパイラルインダクタＬ１と第２のスパイラルインダクタの間にある領域に配置されるので、スパイラルインダクタＬ１，Ｌ２とＭＯＳバラクタＣ１，Ｃ２，安定化回路２４および出力バッファ２１を接続する配線の長さが従来よりも短いので、これらを接続する配線に付加される寄生インダクタ、および／または寄生容量を低減することができる。
【００７９】
本発明は、上記実施形態に限定されるものではなく、たとえば以下のような変形例も含まれる。
【００８０】
（１）  ＭＯＳトランジスタ
本発明の実施形態では、差動ＭＯＳトランジスタ対、定電流源をＮチャネルＭＯＳトランジスタで構成したが、これに限定されるものではなく、ＰチャネルＭＯＳトランジスタで構成してもよい。
【００８１】
また、定電流源を２つのＭＯＳとランジスタで構成したが、１つのＭＯＳトランジスタで構成することとしてもよい。
【００８２】
今回開示された実施の形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて特許請求の範囲によって示され、特許請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
【符号の説明】
【００８３】
１  半導体装置、２  ＰＨＹ  Ｌｏｇｉｃ、３  ＰＬＬ、４  ＳＥＲ、５  送信バッファ、６  受信バッファ、７  ＣＤＲ、８  ＤＥＳ、１１，１５  ＰＦＤ、１６  ＰＤ、１７，１２  ＬＦ、１３，１８  ＶＣＯ、１４，２１  出力バッファ、２２  差動ＭＯＳトランジスタ対、２３  定電流源、２４  安定化回路、８１  出力ＰＡＤ、８２  入力ＰＡＤ、Ｌ１，Ｌ２  スパイラルインダクタ、Ｃ１，Ｃ２  ＭＯＳバラクタ、Ｔ１〜Ｔ４  ＭＯＳトランジスタ、ＶＡ１〜ＶＡ８，ＣＴ１〜ＣＴ２４  コンタクトホール、ＦＬ１０１〜１１６  拡散領域。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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