(57)【特許請求の範囲】
【請求項１】
データラインと、前記データラインと交差するゲートラインと、それぞれがメイン表示部と補助表示部からなる複数のピクセルを含み、第１画面ブロックと第２画面ブロックに分割され、前記第１画面ブロックの補助表示部に接続された第１放電制御ラインと前記第２画面ブロックの補助表示部に接続された第２放電制御ラインを含み、前記メイン表示部と補助表示部は、単位ピクセルに備えられたサブピクセルを構成し、垂直ピクセルラインに沿って並び、前記補助表示部において、ゲートが前記ゲートラインに接続されるスイッチが前記データラインと前記補助表示部の電極を接続し、ゲートが前記第１放電制御ラインまたは第２放電制御ラインに接続される放電制御スイッチが共通ラインと前記補助表示部の電極を接続する、表示パネルと、
光吸収軸が互いに異なる第１リターダと第２リターダを含み、前記第１リターダは、前記表示パネルの奇数番目水平ピクセルラインまたは偶数番目水平ピクセルラインのうちの１つと対向し、前記第２リターダは、他の１つと対向する、パターンドリターダと、
２Ｄモードで２Ｄ映像のデータ電圧を前記データラインに供給し、３Ｄモードで３Ｄ映像のデータ電圧を前記データラインに供給するデータ駆動回路と、
前記２Ｄモードと前記３Ｄモードでゲートロー電圧とゲートハイ電圧の間でスイングするスキャンパルスをゲートラインに順次供給するゲート駆動回路と、
前記３Ｄモードで第１放電制御電圧を第１交流波形で発生し、第２放電制御電圧を前記第１交流波形に比べて１／２フレームだけ位相が遅れた第２交流波形で発生し、前記２Ｄモードで前記第１及び第２放電制御電圧を前記ゲートロー電圧の直流波形で発生させて前記放電制御スイッチをオフさせる制御電圧発生部と、
前記第１放電制御電圧を徐々に上昇させて徐々に下降させる方式で遅延させて前記第１放電制御ラインに印加し、前記第２放電制御電圧を徐々に上昇させて徐々に下降させる方式で遅延させて前記第２放電制御ラインに印加する制御電圧遅延部と
を備えることを特徴とする立体映像表示装置。
【請求項２】
前記制御電圧発生部から発生される前記第１及び第２放電制御電圧は、それぞれ前記ゲートロー電圧より高くゲートハイ電圧より低いスライド−オンレベルと前記ゲートロー電圧レベルの間でスイングされ、
前記第１及び第２放電制御電圧それぞれの前記スライド−オンレベルで維持される期間は、前記ゲートロー電圧レベルで維持される期間に比べて長く、
前記第１放電制御電圧が前記スライド−オンレベルで維持される期間は、前記第２放電制御電圧が前記スライド−オンレベルで維持される期間と一部分重畳される
ことを特徴とする請求項１記載の立体映像表示装置。
【請求項３】
前記制御電圧遅延部は、
第１ノードと第２ノードの間に接続された第１抵抗と、前記第２ノードとグラウンドの間に接続された第１キャパシターを含み、前記第１放電制御電圧を遅延させる第１遅延部と、
第３ノードと第４ノードの間に接続された第２抵抗と、前記第４ノードとグラウンドの間に接続された第２キャパシターを含み、前記第２放電制御電圧を遅延させる第２遅延部とを含むことを特徴とする請求項１記載の立体映像表示装置。
【請求項４】
前記第１遅延部は、前記第１ノードと前記第２ノードの間で前記第１抵抗と並列接続される第１可変抵抗をさらに含み、
前記第２遅延部は、前記第３ノードと前記第４ノードの間で前記第２抵抗と並列接続される第２可変抵抗をさらに含む
ことを特徴とする請求項３記載の立体映像表示装置。
【請求項５】
前記制御電圧遅延部を通じて前記第１放電制御電圧は、前記スライド−オンレベルに徐々に上昇した後、前記ゲートロー電圧レベルに徐々に下降し、
前記制御電圧遅延部を通じて前記第２放電制御電圧は、前記遅延された第１放電制御電圧に比べて１／２フレームだけの位相の差を有し、前記スライド−オンレベルに徐々に上昇した後、前記ゲートロー電圧レベルに徐々に下降する
ことを特徴とする請求項２記載の立体映像表示装置。
【請求項６】
データラインと、前記データラインと交差するゲートラインと、それぞれがメイン表示部と補助表示部からなる複数のピクセルを含み、第１画面ブロックと第２画面ブロックに分割され、前記第１画面ブロックの補助表示部に接続された第１放電制御ラインと前記第２画面ブロックの補助表示部に接続された第２放電制御ラインを含み、前記メイン表示部と補助表示部は、単位ピクセルに備えられたサブピクセルを構成し、垂直ピクセルラインに沿って並び、前記補助表示部において、ゲートが前記ゲートラインに接続されるスイッチが前記データラインと前記補助表示部の電極を接続し、ゲートが前記第１放電制御ラインまたは第２放電制御ラインに接続される放電制御スイッチが共通ラインと前記補助表示部の電極を接続する、表示パネルと、
光吸収軸が互いに異なる第１リターダと第２リターダを含み、前記第１リターダは、前記表示パネルの奇数番目水平ピクセルラインまたは偶数番目水平ピクセルラインのうちの１つと対向し、前記第２リターダは、他の１つと対向する、パターンドリターダと、
２Ｄモードで２Ｄ映像のデータ電圧を前記データラインに供給し、３Ｄモードで３Ｄ映像のデータ電圧を前記データラインに供給するデータ駆動回路と、
前記２Ｄモードと前記３Ｄモードでゲートロー電圧とゲートハイ電圧の間でスイングするスキャンパルスをゲートラインに順次供給するゲート駆動回路と、
前記３Ｄモードで第１放電制御電圧を第１交流波形で発生して前記第１放電制御ラインに印加し、前記第２放電制御電圧を前記第１交流波形に比べて１／２フレームだけ位相が遅れた第２交流波形で発生して前記第２放電制御ラインに印加し、前記２Ｄモードで前記第１及び第２放電制御電圧を前記ゲートロー電圧の直流波形で発生させてこれを前記第１及び第２放電制御ラインに印加して前記放電制御スイッチをオフさせる制御電圧発生部と
を備え、
前記第１放電制御ラインと前記第２放電制御ラインは曲がりくねった形態に形成される
ことを特徴とする立体映像表示装置。
【請求項７】
前記第１画面ブロックにおいて、前記第１放電制御ラインの一側とグラウンドの間に第１キャパシターが形成され、
前記第２画面ブロックにおいて、前記第２放電制御ラインの一側とグラウンドの間に第２キャパシターが形成される
ことを特徴とする請求項６記載の立体映像表示装置。
【請求項８】
前記制御電圧発生部から発生する前記第１及び第２放電制御電圧は、それぞれ前記ゲートロー電圧より高くゲートハイ電圧より低いスライド−オンレベルと前記ゲートロー電圧レベルの間でスイングされ、
前記第１及び第２放電制御電圧それぞれの前記スライド−オンレベルで維持される期間は、前記ゲートロー電圧レベルで維持される期間に比べて長く、
前記第１放電制御電圧が前記スライド−オンレベルで維持される期間は、前記第２放電制御電圧が前記スライド−オンレベルで維持される期間と一部分重畳される
ことを特徴とする請求項５記載の立体映像表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、２次元平面映像（以下、２次元平面映像を２Ｄ映像と称す）と３次元立体映像（以下、３次元立体映像を３Ｄ映像と称す）を選択的に具現することができる立体映像表示装置に関する。
【背景技術】
【０００２】
多様なコンテンツ開発及び回路技術発展により２Ｄ映像と３Ｄ映像を選択的に具現することができる立体映像表示装置が開発及び市販されている。立体映像表示装置の３Ｄ映像の具現方法は両眼視差方式（ｓｔｅｒｅｏｓｃｏｐｉｃ ｔｅｃｈｎｉｑｕｅ）と複合視差知覚方式（ａｕｔｏｓｔｅｒｅｏｓｃｏｐｉｃ ｔｅｃｈｎｉｑｕｅ）とに大きく分けられる。
【０００３】
両眼視差方式は、立体効果が大きい左右目の視差映像を利用し、眼鏡方式と無眼鏡方式があり、二つの方式とも皆実用化されている。無眼鏡方式は、一般的に、左右視差映像の光軸を分離するためのパララックスバリヤなどの光学板を表示画面の前にまたは後に設置する方式である。眼鏡方式は、表示パネルに偏光方向が互いに異なる左右視差映像を表示し、偏光メガネまたは液晶シャッタメガネを用いて立体映像を具現する。
【０００４】
液晶シャッタメガネ方式は、表示素子に左目イメージと右目イメージをフレーム単位で交互に表示し、その表示タイミングに同期して液晶シャッタメガネの左右の目シャッタを開閉することで３Ｄ映像を具現する。このような液晶シャッタメガネ方式は、液晶シャッタメガネのデータオンタイムが短くて３Ｄ映像の輝度が低く、表示素子と液晶シャッタメガネの同期、及びオン/オフ切換応答特性によって３Ｄクロストークの発生がひどい。
【０００５】
偏光メガネ方式では表示パネルにパターンドリターダ（Ｐａｔｔｅｒｎｅｄ Ｒｅｔａｒｄｅｒ）のような偏光分離素子を合着しなければならない。パターンドリターダは表示パネルに表示される左目イメージと右目イメージを分離する。視聴者は偏光メガネ方式の立体映像表示装置で立体映像を鑑賞時、偏光メガネを着用して偏光メガネの左目フィルタを通じて左目映像の偏光を見るようになり、偏光メガネの左目フィルタを通じて左目映像の偏光を見るようになるので立体感を感じることができる。
【０００６】
既存の偏光メガネ方式の立体映像表示装置において、表示パネルは液晶表示パネルとして適用することができる。液晶表示パネルの上部ガラス基板厚さと上部偏光板の厚さによる液晶表示パネルのピクセル（ｐｉｘｅｌ、画素）アレイとパターンドリターダの間の視差（ｐａｒａｌｌａｘ）によって上下視野角が悪い。視聴者が液晶表示パネルの正面よりも高いか低い上下視野角で偏光メガネ方式の立体映像表示装置に表示された立体映像を鑑賞すれば単目（左目または右目）で見る時、左目及び左目映像が重なったように見える３Ｄクロストークを感じることがある。
【０００７】
偏光メガネ方式の立体映像表示装置において上下視野角の３Ｄクロストーク問題を解決するために、特許文献１などでは立体映像表示装置のパターンドリターダ（または３Ｄフィルム）にブラックストライプを形成する方法を提案したことがある。これとは異なる方法で、液晶表示パネルに形成されたブラックマトリックスの幅を増加させることができる。ところが、パターンドリターダにブラックストライプを形成すれば２Ｄ／３Ｄ映像で輝度が低下されるだけでなく、ブラックマトリックスとブラックストライプの相互作用によってモアレ（Ｍｏｉｒｅ）を誘発することがある。ブラックマトリックスの幅を増加させる方法は、開口率を低下させて２Ｄ/３Ｄ映像で輝度を低下させる。
【０００８】
本出願人は、特許文献１に開示された立体映像表示装置の問題点を解決するために、表示パネルのピクセルそれぞれを２個に分割し、その中何れか一つをアクティブブラックストライプ（Ａｃｔｉｖｅ Ｂｌａｃｋ Ｓｔｒｉｐｅ）で制御する技術を特許文献２、特許文献３などで提案した事がある。本出願人によって提案された立体映像表示装置は、ピクセルのそれぞれを２分割し２Ｄモードで分割されたピクセルのそれぞれに２Ｄ映像を記入し２Ｄ映像の輝度低下を防止することができ、３Ｄ映像で上下視野角を拡大して２Ｄ映像と３Ｄ映像皆で視認性を改善することができるなど既存の立体映像表示装置に比べて卓越した表示品質を具現することができる。アクティブブラックストライプは、薄膜トランジスタ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ、以下“ＴＦＴ”と称する）と液晶セルを含むことができる。ただ、本出願人によって既に提案されたアクティブブラックストライプ技術ではピクセルのそれぞれが２分割されることに対応してゲートラインの個数が増え、ゲートドライバーの構成が複雑になるなどの短所がある。
【０００９】
これに対し、本出願人は３Ｄモードでアクティブブラックストライプの液晶セル電圧をブラック階調電圧まで放電させる技術を特許文献４を通じて提案したことがある。このために、この技術はアクティブブラックストライプに含まれたＴＦＴのゲートに一定時間の間比較的高い放電制御電圧を印加して、そのＴＦＴにオン電流（Ｏｎ ｃｕｒｒｅｎｔ）が流れるようにする。この場合、アクティブブラックストライプのＴＦＴはゲートバイアスストレス（ｇａｔｅ ｂｉａｓ ｓｔｒｅｓｓ）によってしきい電圧がシフト（ｓｈｉｆｔ）されるなどその駆動特性が劣化することがある。３Ｄモードでアクティブブラックストライプ技術の完成度を高めるためには、画面全体でアクティブブラックストライプの放電時間を充分に確保して画面全体のアクティブブラックストライプがブラック階調を表現しなければならない。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特開２００２−１８５９８３号公報
【特許文献２】韓国公開特許第２０１０−０１１５０３６号公報
【特許文献３】米国特許出願公開第２０１０／０２６５２３０号明細書
【特許文献４】韓国公開特許第２０１１−０１０４８６１号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
したがって、本発明の目的は、アクティブブラックストライプに含まれたＴＦＴの駆動特性劣化を減らし画面全体でアクティブブラックストライプがブラック階調電圧まで放電できるようにした立体映像表示装置を提供することにある。
【００１２】
本発明の他の目的は、駆動特性の劣化を減らすためにアクティブブラックストライプに含まれたＴＦＴを領域単位で分割駆動させる時ラインディム（Ｌｉｎｅ  Ｄｉｍ）の発生を抑制させることができるようにした立体映像表示装置を提供することにある。
【課題を解決するための手段】
【００１３】
前記目的を達成するために、本発明に係る立体映像表示装置は、データラインと、前記データラインと交差するゲートラインと、それぞれがメイン表示部と補助表示部からなる複数のピクセルを含み、第１画面ブロックと第２画面ブロックに分割され、前記第１画面ブロックの補助表示部に接続された第１放電制御ラインと前記第２画面ブロックの補助表示部に接続された第２放電制御ラインを含み、前記メイン表示部と補助表示部は、単位ピクセルに備えられたサブピクセルを構成し、垂直ピクセルラインに沿って並び、前記補助表示部において、ゲートが前記ゲートラインに接続されるスイッチが前記データラインと前記補助表示部の電極を接続し、ゲートが前記第１放電制御ラインまたは第２放電制御ラインに接続される放電制御スイッチが共通ラインと前記補助表示部の電極を接続する、表示パネルと、光吸収軸が互いに異なる第１リターダと第２リターダを含み、前記第１リターダは、前記表示パネルの奇数番目水平ピクセルラインまたは偶数番目水平ピクセルラインのうちの１つと対向し、前記第２リターダは、他の１つと対向する、パターンドリターダと、２Ｄモードで２Ｄ映像のデータ電圧を前記データラインに供給し、３Ｄモードで３Ｄ映像のデータ電圧を前記データラインに供給するデータ駆動回路と、前記２Ｄモードと前記３Ｄモードでゲートロー電圧とゲートハイ電圧の間でスイングするスキャンパルスをゲートラインに順次供給するゲート駆動回路と、前記３Ｄモードで第１放電制御電圧を第１交流波形で発生し、第２放電制御電圧を前記第１交流波形に比べて１／２フレームだけ位相が遅れた第２交流波形で発生し、前記２Ｄモードで前記第１及び第２放電制御電圧を前記ゲートロー電圧の直流波形で発生させて前記放電制御スイッチをオフさせる制御電圧発生部と、前記第１放電制御電圧を徐々に上昇させて徐々に下降させる方式で遅延させて前記第１放電制御ラインに印加し、前記第２放電制御電圧を徐々に上昇させて徐々に下降させる方式で遅延させて前記第２放電制御ラインに印加する制御電圧遅延部とを備える。
【００１４】
本発明の他の発明に係る立体映像表示装置は、データラインと、前記データラインと交差するゲートラインと、それぞれがメイン表示部と補助表示部からなる複数のピクセルを含み、第１画面ブロックと第２画面ブロックに分割され、前記第１画面ブロックの補助表示部に接続された第１放電制御ラインと前記第２画面ブロックの補助表示部に接続された第２放電制御ラインを含み、前記メイン表示部と補助表示部は、単位ピクセルに備えられたサブピクセルを構成し、垂直ピクセルラインに沿って並び、前記補助表示部において、ゲートが前記ゲートラインに接続されるスイッチが前記データラインと前記補助表示部の電極を接続し、ゲートが前記第１放電制御ラインまたは第２放電制御ラインに接続される放電制御スイッチが共通ラインと前記補助表示部の電極を接続する、表示パネルと、光吸収軸が互いに異なる第１リターダと第２リターダを含み、前記第１リターダは、前記表示パネルの奇数番目水平ピクセルラインまたは偶数番目水平ピクセルラインのうちの１つと対向し、前記第２リターダは、他の１つと対向する、パターンドリターダと、２Ｄモードで２Ｄ映像のデータ電圧を前記データラインに供給し、３Ｄモードで３Ｄ映像のデータ電圧を前記データラインに供給するデータ駆動回路と、前記２Ｄモードと前記３Ｄモードでゲートロー電圧とゲートハイ電圧の間でスイングするスキャンパルスをゲートラインに順次供給するゲート駆動回路と、前記３Ｄモードで第１放電制御電圧を第１交流波形で発生して前記第１放電制御ラインに印加し、前記第２放電制御電圧を前記第１交流波形に比べて１／２フレームだけ位相が遅れた第２交流波形で発生して前記第２放電制御ラインに印加し、前記２Ｄモードで前記第１及び第２放電制御電圧を前記ゲートロー電圧の直流波形で発生させてこれを前記第１及び第２放電制御ラインに印加して前記放電制御スイッチをオフさせる制御電圧発生部とを備え、前記第１放電制御ラインと前記第２放電制御ラインは曲がりくねった形態に形成される。
【発明の効果】
【００１５】
上述したように、本発明に係る立体映像表示装置は、補助表示部（アクティブブラックストライプ）の放電期間を充分に確保し、補助表示部に備えた放電制御スイッチの劣化を効果的に抑制するために表示パネルをＮ（Ｎは２以上の陽の整数）分割駆動させる。本発明に係る立体映像表示装置は、分割駆動の時制御電圧遅延部を通じて放電制御電圧をあらかじめ遅延させて表示パネルに印加するか、または、放電制御電圧が表示パネルに印加された後遅延されるように放電制御ラインを形成することで、分割駆動の時、問題になるラインディムを効果的に抑制することができる。
【図面の簡単な説明】
【００１６】
【図１】本発明の実施の形態に係る偏光メガネ方式の立体映像表示装置を示す図である。
【図２】本発明の実施の形態に係る偏光メガネ方式の立体映像表示装置を示す図である。
【図３】立体映像表示装置の未分割駆動例を示す図である
【図４】図３に示されたピクセルの接続構成を示す等価回路図。
【図５】各駆動モードでピクセルの充電及び放電波形を示す図である。
【図６】２Ｄモード及び３Ｄモードで補助表示部の動作を示す図である。
【図７】２Ｄモード及び３Ｄモードで補助表示部の動作を示す図である。
【図８】立体映像表示装置の２分割駆動例を示す図である。
【図９】図８のような２分割駆動のための放電制御電圧の波形を示す波形図である。
【図１０】２分割駆動の時図９のような放電制御電圧によって招来される共通電圧のリップル（ｒｉｐｐｌｅ）とラインディムを示す図である。
【図１１】図１０のようなラインディム抑制のための一実施の形態として、制御電圧遅延部が追加された放電制御電圧発生回路の内部構成を示す図である。
【図１２】図１１の制御電圧遅延部を詳しく示す等価回路図。
【図１３】図１２の制御電圧遅延部を通じて遅延された放電制御電圧の波形とそれによって共通電圧のリップルが最小化されることを示す図である。
【図１４】遅延された放電制御電圧が印加される表示パネルの放電制御ラインを示す図である。
【図１５】図１０のようなラインディム抑制のための他の実施の形態として、放電制御電圧を遅延させるために表示パネルに曲がりくねったように形成される放電制御ラインを示す図である。
【図１６】放電制御電圧の遅延可否によって共通電圧のリップル大きさが変わることを示すシミュレーション結果図である。
【図１７】放電制御電圧の遅延によってラインディムが抑制されることを示す図である。
【発明を実施するための形態】
【００１７】
以下、図１乃至図１７を参照して本発明の望ましい実施の形態に対して詳しく説明する。
【００１８】
図１及び図２は本発明の実施の形態に係る偏光メガネ方式の立体映像表示装置を示す。
【００１９】
そして、図３は立体映像表示装置の未分割駆動例を示す。
【００２０】
図１乃至図３を参照すれば、この立体映像表示装置は、表示素子１０、パターンドリターダ２０、コントローラ３０、パネル駆動回路４０及び偏光メガネ５０を備える。
【００２１】
表示素子１０は、液晶表示素子（Ｌｉｑｕｉｄ Ｃｒｙｓｔａｌ Ｄｉｓｐｌａｙ ＬＣＤ）、電界放出表示素子（Ｆｉｅｌｄ Ｅｍｉｓｓｉｏｎ Ｄｉｓｐｌａｙ、ＦＥＤ）、プラズマディスプレーパネル（Ｐｌａｓｍａ Ｄｉｓｐｌａｙ Ｐａｎｅｌ、ＰＤＰ）、及び無機電界発光素子と有機発光ダイオード素子（Ｏｒｇａｎｉｃ Ｌｉｇｈｔ Ｅｍｉｔｔｉｎｇ Ｄｉｏｄｅ、ＯＬＥＤ）を含む電界発光素子（Ｅｌｅｃｔｒｏｌｕｍｉｎｅｓｃｅｎｃｅ Ｄｅｖｉｃｅ、ＥＬ）、電気泳動表示素子（Ｅｌｅｃｔｒｏｐｈｏｒｅｓｉｓ、ＥＰＤ）などの平板表示素子で具現されることができる。以下で、表示素子１０を液晶表示素子を中心に説明する。
【００２２】
表示素子１０は、表示パネル１１と、上部偏光フィルム（Ｐｏｌａｒｉｚｅｒ）１１ａと、下部偏光フィルム１１ｂを含む。
【００２３】
表示パネル１１は、２Ｄモードで２Ｄ映像を表示し、３Ｄモードで３Ｄ映像を表示する。表示パネル１１は、二枚のガラス基板とこれらの間に形成された液晶層を含む。表示パネル１１の下部ガラス基板には、複数のデータラインＤＬ、このデータラインＤＬとそれぞれ交差する複数のゲートラインＧＬ、共通電圧Ｖｃｏｍが供給される共通ラインＣＬ、放電制御電圧Ｖ３Ｄが供給される放電制御ラインＣＯＮＬが形成される。
【００２４】
表示パネル１１の上部ガラス基板上には、ブラックマットリックス、カラーフィルタが形成される。
【００２５】
表示パネル１１の上部ガラス基板と下部ガラス基板それぞれには、上部及び下部偏光フィルム１１ａ、１１ｂが附着し液晶のプレチルト角（ｐｒｅ−ｔｉｌｔ  ａｎｇｌｅ）を設定するための配向膜が形成される。共通電圧Ｖｃｏｍが供給される共通電極はＴＮ（Ｔｗｉｓｔｅｄ Ｎｅｍａｔｉｃ）モードとＶＡ（Ｖｅｒｔｉｃａｌ Ａｌｉｇｎｍｅｎｔ）モードのような垂直電界駆動方式で上部ガラス基板上に形成され、ＩＰＳ（Ｉｎ Ｐｌａｎｅ Ｓｗｉｔｃｈｉｎｇ）モードとＦＦＳ（Ｆｒｉｎｇｅ Ｆｉｅｌｄ Ｓｗｉｔｃｈｉｎｇ）モードのような水平電界駆動方式で画素電極とともに下部ガラス基板上に形成される。ガラス基板の間には液晶セルのセルギャップ（Ｃｅｌｌ ｇａｐ）を維持するためのカラムスペーサが形成される。
【００２６】
このような本発明の表示素子１０は、透過型表示素子、半透過型表示素子、反射型表示素子などどんな形態でも具現される。透過型表示素子と半透過型表示素子ではバックライトユニット１２が必要である。バックライトユニット１２は直下型（ｄｉｒｅｃｔ ｔｙｐｅ）バックライトユニットまたはエッジ型（ｅｄｇｅ ｔｙｐｅ）バックライトユニットに具現できる。
【００２７】
信号ラインＤＬ、ＧＬの交差構造によって表示パネル１１には複数の単位ピクセルＵＮＩＴ ＰＩＸを含むピクセルアレイが形成される。単位ピクセルはそれぞれ赤色Ｒ、緑色Ｇ及び青色Ｂ具現のための３個のピクセルＰＩＸを備える。ピクセルＰＩＸそれぞれは図４のようにメイン表示部ＭＰとアクティブブラックストライプに機能する補助表示部ＳＰを含む。補助表示部ＳＰは図３のような未分割駆動に対応し放電制御ラインＣＯＮＬに共通で接続することができる。放電制御ラインＣＯＮＬは補助表示部ＳＰの放電動作を制御するための放電制御電圧Ｖ３Ｄを補助表示部ＳＰの放電制御ＴＦＴ（図４のＤＳＴ）に印加する。
【００２８】
メインピクセル部ＭＰは、２Ｄモードで２Ｄ映像のビデオデータを表示し、３Ｄモードで３Ｄ映像のビデオデータを表示する。これに比べて、補助表示部ＳＰは、２Ｄモードで２Ｄ映像のビデオデータを表示する役割をする一方、３Ｄモードでブラック階調を表示してブラックストライプ役割をする。補助表示部ＳＰは、２Ｄモードで２Ｄ映像の開口率と輝度を高め３Ｄモードで３Ｄ映像の上下視野角を拡大する。１ピクセルＰＩＸ内でメインピクセル部ＭＰとサブ表示部ＳＰの大きさと形態は、パネル駆動特性、表示映像の輝度、３Ｄ映像の視野角、応用製品特性などを考慮し適切に設計される。
【００２９】
パターンドリターダ２０は、表示パネル１１の上部偏光フィルム１１ａに附着される。パターンドリターダ２０の奇数ラインには第１リターダＲＴ１が形成され、パターンドリターダ２０の偶数ラインには第２リターダＲＴ２が形成される。第１リターダＲＴ１の光吸収軸と第２リターダＲＴ２の光吸収軸は互いに異なる。パターンドリターダ２０の第１リターダＲＴ１は、ピクセルアレイの奇数番目水平ピクセルラインと対向し、第２リターダＲＴ２は、ピクセルアレイの偶数番目水平ピクセルラインと対向する。第１リターダＲＴ１は、上部偏光フィルム１１ａを通じて入射される線偏光の位相を１／４波長だけ遅延させて第１偏光（例えば、左円偏光）で通過させる。第２リターダＲＴ２は、上部偏光フィルム１１ａを通じて入射される線偏光の位相を３／４波長だけ遅延させて第２偏光（例えば、右円偏光）で通過させる。
【００３０】
コントローラ３０は、モード選択信号ＳＥＬにしたがって２Ｄモードまたは３Ｄモードでパネル駆動回路４０の動作を制御する。コントローラ３０は、タッチスクリーン、オンスクリーンディスプレイ（Ｏｎ ｓｃｒｅｅｎ ｄｉｓｐｌａｙ、ＯＳＤ）、キーボード、マウス、リモートコントローラ（Ｒｅｍｏｔｅ ｃｏｎｔｒｏｌｌｅｒ）のようなユーザーインタフェースを通じてモード選択信号ＳＥＬの入力を受け、それによって２Ｄモード動作と３Ｄモード動作を切り替えることができる。一方、コントローラ３０は、入力映像のデータにエンコードされた２Ｄ／３Ｄ識別コード例えば、デジタル放送規格のＥＰＧ（Ｅｌｅｃｔｒｏｎｉｃ Ｐｒｏｇｒａｍ Ｇｕｉｄｅ）またはＥＳＧ（Ｅｌｅｃｔｒｏｎｉｃ Ｓｅｒｖｉｃｅ Ｇｕｉｄｅ）にコーディングすることができる２Ｄ／３Ｄ識別コードを検出し、２Ｄモードと３Ｄモードを区分することもできる。
【００３１】
コントローラ３０は、３Ｄモード下でビデオソースから入力される３Ｄ映像データを左目映像のＲＧＢデータと左目映像のＲＧＢデータに分離した後、左目映像のＲＧＢデータと左目映像のＲＧＢデータをデータドライバ４１に供給する。コントローラ３０は、２Ｄモード下でビデオソースから入力される２Ｄ映像のＲＧＢデータをデータドライバ４１に供給する。
【００３２】
コントローラ３０は、垂直同期信号Ｖｓｙｎｃ、水平同期信号Ｈｓｙｎｃ、データイネーブル信号（Ｄａｔａ  Ｅｎａｂｌｅ、ＤＥ）、ドットクロックＤＣＬＫなどのタイミング信号を利用してパネル駆動回路４０の動作タイミングを制御するための制御信号を発生する。
【００３３】
データドライバ４１の動作タイミングを制御するためのデータ制御信号は、１水平ライン分のデータが表示される１水平期間の中でデータの開始点を指示するソーススタートパルス（Ｓｏｕｒｃｅ ｓｔａｒｔ Ｐｕｌｓｅ：ＳＳＰ）、ライジング（Ｒｉｓｉｎｇ）またはフォーリング（Ｆａｌｌｉｎｇ）エッジに基づいてデータのラッチ動作を制御するソースサンプリングクロック（Ｓｏｕｒｃｅ Ｓａｍｐｌｉｎｇ Ｃｌｏｃｋ ： ＳＳＣ）、データドライバ４１の出力を制御するソース出力イネーブル信号ＳＯＥ、及び表示パネル１１の液晶セルに供給されるデータ電圧の極性を制御する極性制御信号ＰＯＬなどを含む。
【００３４】
ゲートドライバ４２の動作タイミングを制御するためのゲート制御信号は、一画面が表示される１垂直期間の中でスキャンが開始される開始水平ラインを指示するゲートスタートパルス（ｇａｔｅ ｓｔａｒｔ Ｐｕｌｓｅ ： ＧＳＰ）、ゲートドライバ４２内のシフトレジスタに入力されてゲートスタートパルスＧＳＰを順次シフトさせるためのゲートシフトクロック信号（ｇａｔｅ Ｓｈｉｆｔ Ｃｌｏｃｋ ： ＧＳＣ）、及びゲートドライバ４２の出力を制御するゲート出力イネーブル信号（ｇａｔｅ Ｏｕｔｐｕｔ Ｅｎａｂｌｅ ：ＧＯＥ）などを含む。
【００３５】
コントローラ３０は、入力フレーム周波数に同期されるタイミング信号（Ｖｓｙｎｃ、Ｈｓｙｎｃ、ＤＥ、ＤＣＬＫ）を遞倍してＮ×ｆ（Ｎは２以上の正の整数、ｆは入力フレーム周波数）Ｈｚのフレーム周波数でパネル駆動回路４０の動作を制御することができる。入力フレーム周波数はＮＴＳＣ（Ｎａｔｉｏｎａｌ Ｔｅｌｅｖｉｓｉｏｎ Ｓｔａｎｄａｒｄｓ Ｃｏｍｍｉｔｔｅｅ）方式で６０Ｈｚであり、ＰＡＬ（Ｐｈａｓｅ−Ａｌｔｅｒｎａｔｉｎｇ Ｌｉｎｅ）方式で５０Ｈｚである。
【００３６】
パネル駆動回路４０は、表示パネル１１のデータラインＤＬを駆動させるためのデータドライバ４１と、表示パネル１１のゲートラインＧＬを駆動させるためのゲートドライバ４２と、表示パネル１１の放電制御ラインＣＯＮＬを駆動させるための放電制御電圧発生回路４３を含む。
【００３７】
データドライバ４１の駆動ＩＣそれぞれは、シフトレジスタ（Ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ）、ラッチ（Ｌａｔｃｈ）、デジタル-アナログ変換器（Ｄｉｇｉｔａｌ ｔｏ Ａｎａｌｏｇ ｃｏｎｖｅｒｔｏｒ、ＤＡＣ）、出力バッファー（Ｏｕｔｐｕｔ ｂｕｆｆｅｒ）などを含む。データドライバ４１は、データ制御信号（ＳＳＰ、ＳＳＣ、ＳＯＥ）によって２Ｄまたは３Ｄ映像のＲＧＢデータをラッチする。データドライバ４１は、極性制御信号ＰＯＬに応答して２Ｄまたは３Ｄ映像のＲＧＢデータをアナログ正極性ガンマ補償電圧と負極性ガンマ補償電圧に変換しデータ電圧の極性を反転させる。データドライバ４１は、ゲートドライバ４２から出力されるスキャンパルス（または、ゲートパルス）に同期されるようにデータ電圧をデータラインＤＬに出力する。データドライバ４１の駆動ＩＣは、ＴＡＢ（Ｔａｐｅ Ａｕｔｏｍａｔｅｄ Ｂｏｎｄｉｎｇ）工程によって表示パネル１１の下部ガラス基板に接合される。
【００３８】
ゲートドライバ４２は、ゲート制御信号ＧＳＰ、ＧＳＣ、ＧＯＥにしたがってゲートハイ電圧とゲートロー電圧の間でスイングされるスキャンパルスを発生する。そして、ゲート制御信号ＧＳＰ、ＧＳＣ、ＧＯＥによってスキャンパルスをゲートラインＧＬにライン順次方式で供給する。ゲートドライバ４２は、ゲートシフトレジスタアレイ（ｇａｔｅ ｓｈｉｆｔ ｒｅｇｉｓｔｅｒ ａｒｒａｙ）などを含む。ゲートドライバ４２のゲートシフトレジスタアレイは、表示パネル１１でピクセルアレイが形成された表示領域外の非表示領域にＧＩＰ（Gate In Panel）方式で形成される。ＧＩＰ方式によって、ゲートシフトレジスタは、ピクセルアレイのＴＦＴ（Ｔｈｉｎ Ｆｉｌｍ Ｔｒａｎｓｉｓｔｏｒ）工程でピクセルアレイとともに形成される。ゲートドライバ４２のゲートシフトレジスタアレイは、ＴＡＢ工程によって表示パネル１１の下部ガラス基板に接合される駆動ＩＣに具現されることもできる。
【００３９】
放電制御電圧発生回路４３は、モード選択信号ＳＥＬによって放電制御電圧Ｖ３Ｄを互いに異なるように発生する。２Ｄモードで放電制御電圧Ｖ３Ｄは、ゲートロー電圧と実質的に同一であるレベルで発生される。３Ｄモードで放電制御電圧Ｖ３Ｄは、ゲートロー電圧より高くゲートハイ電圧より低いスライド−オンレベル（ｓｌｉｇｈｔ ｏｎ ｌｅｖｅｌ）で発生されるが、放電制御ＴＦＴ（図４のＤＳＴ）の劣化抑制のために周期的にゲートロー電圧に低くなる。
【００４０】
偏光メガネ５０は、左目偏光フィルタを有する左目５０Ｌと右目偏光フィルタを有する右目５０Ｒを備える。左目偏光フィルタは、パターンドリターダ２０の第１リターダＲＴ１と同一である光吸収軸を有し、右目偏光フィルタは、パターンドリターダ２０の第２リターダＲＴ２と同一である光吸収軸を有する。たとえば、偏光メガネ５０の左目偏光フィルタは左円偏光フィルタに選択されることができ、偏光メガネ５０の右目偏光フィルタは右円偏光フィルタに選択されることができる。使用者は偏光メガネ５０を通じて表示素子１０に空間分割方式に表示された３Ｄ映像データを鑑賞することができる。
【００４１】
図４は図３に示されたピクセルの接続構成を詳しく示す。
【００４２】
図４を参照すれば、メイン表示部ＭＰは、第１画素電極Ｅｐ１、この第１画素電極Ｅｐ１と対向して第１液晶キャパシターＣｌｃ１を構成する第１共通電極Ｅｃ１、及び第１ストレージ キャパシターＣｓＴ１を備える。第１画素電極Ｅｐ１は、第１スイッチＳＴ１を通じてデータラインＤＬに接続される。第１スイッチＳＴ１は、スキャンパルスＳＣＡＮに応答してターンオンされることで、データラインＤＬ上のデータ電圧Ｖｄａｔａを第１画素電極Ｅｐ１に印加する。第１スイッチＳＴ１のゲート電極はゲートラインＧＬに接続され、ソース電極はデータラインＤＬに接続され、ドレーン電極は第１画素電極Ｅｐ１に接続される。第１共通電極Ｅｃ１は共通電圧Ｖｃｏｍに充電された共通ラインＣＬに接続される。第１ストレージ キャパシターＣｓＴ１は、絶縁層を間に置いて第１画素電極Ｅｐ１と共通ラインＣＬの重畳されることで形成される。
【００４３】
補助表示部ＳＰは、第２画素電極Ｅｐ２、この第２画素電極Ｅｐ２と対向して第２液晶キャパシターＣｌｃ２を構成する第２共通電極Ｅｃ２及び第２ストレージキャパシターＣｓｔ２を備える。第２画素電極Ｅｐ２は第２スイッチＳＴ２を通じてデータラインＤＬに接続される。第２スイッチＳＴ２はスキャンパルスＳＣＡＮに応答してターンオンされることでデータラインＤＬ上のデータ電圧Ｖｄａｔａを第２画素電極Ｅｐ２に印加する。第２スイッチＳＴ２のゲート電極はゲートラインＧＬに接続され、ソース電極はデータラインＤＬに接続され、ドレーン電極は第２画素電極Ｅｐ２に接続される。第２共通電極Ｅｃ２は共通電圧Ｖｃｏｍに充電された共通ラインＣＬに接続される。第２ストレージキャパシターＣｓｔ２は絶縁層を間に置いて第２画素電極Ｅｐ２と共通ラインＣＬの重畳で形成される。
【００４４】
第２画素電極Ｅｐ２は、放電制御スイッチＤＳＴを通じて共通ラインＣＬに接続される。放電制御スイッチＤＳＴは放電制御電圧Ｖ３Ｄに応答して第２画素電極Ｅｐ２と共通ラインＣＬの間の電流パスをスイッチングする。放電制御スイッチＤＳＴのゲート電極は放電制御ラインＣＯＮＬに接続され、ソース電極は第２画素電極Ｅｐ２に接続され、ドレーン電極は共通ラインＣＬに接続される。放電制御電圧Ｖ３Ｄがゲートロー電圧ＶＧＬに印加される時、放電制御スイッチＤＳＴは自分のソース-ドレーンの間のチャンネルを完全に閉鎖し第２画素電極Ｅｐ２と共通ラインＣＬの間の電流パスを遮断する。スライドーオンスライド−オンレベルＳＯＬの放電制御電圧Ｖ３Ｄが印加される時、放電制御スイッチＤＳＴは自身のソース−ドレーンの間のチャンネルを部分開放して第２画素電極Ｅｐ２と共通ラインＣＬの間の電流パスを部分的に許与する。
【００４５】
放電制御スイッチＤＳＴは、第１及び第２スイッチＳＴ１、ＳＴ２と同一であるチャンネル容量を有するように設計される。したがって、放電制御スイッチＤＳＴはゲートハイ電圧ＶＧＨに比べて低いスライドーオンスライド−オンレベル（図５のＳＯＬ）の放電制御電圧Ｖ３Ｄが印加されることによって、フル−オンレベル（ｆｕｌｌ ｏｎ ｌｅｖｅｌ）より低いスライド−オンレベル（ｓｌｉｇｈｔ ｏｎ ｌｅｖｅｌ）で導通される。第２スイッチＳＴ２と放電制御スイッチＤＳＴが同時にオンされても、放電制御スイッチＤＳＴを通じて流れる電流量は第２スイッチＳＴ２を通じて流れる電流量に比べて少ない。チャンネル抵抗はゲート電極に印加される電圧に反比例するから、第２スイッチＳＴ２と放電制御スイッチＤＳＴが同時にオンされても、放電制御スイッチＤＳＴのチャンネル抵抗は第２スイッチＳＴ２のチャンネル抵抗に比べて大きい。
【００４６】
図５は各駆動モードでピクセルＰＩＸの充電及び放電波形を示す。図６は及び図７はそれぞれ２Ｄモード及び３Ｄモードで補助表示部の動作を示す。図５乃至図７を参照して各駆動モードでピクセルＰＩＸの動作とともにその作用効果を説明すれば次のようである。
【００４７】
まず、２Ｄモードでの動作を説明する。
【００４８】
２Ｄモードで、放電制御電圧Ｖ３ＤはスキャンパルスＳＣＡＮのゲートロー電圧ＶＧＬと同一レベルに発生される。表示パネル１１のスイッチ（図４のＳＴ１、ＳＴ２）をオフ（ｏｆｆ）させることができるスキャンパルスＳＣＡＮのゲートロー電圧ＶＧＬが−５Ｖに選択される場合、２Ｄ用制御電圧Ｖ２Ｄは−５Ｖに発生される。２Ｄモードで、放電制御スイッチＤＳＴはゲートロー電圧ＶＧＬの放電制御電圧Ｖ３Ｄに応答してＴ１及びＴ２期間の間に続いてターンオフ状態を維持する。
【００４９】
Ｔ１期間中、ゲートハイ電圧ＶＧＨのスキャンパルスＳＣＡＮに応答して第１及び第２スイッチＳＴ１、ＳＴ２は同時にフル−オンレベルでターンオンされる。
【００５０】
第１スイッチＳＴ１のターンオンによってメイン表示部ＭＰの第１画素電極Ｅｐ１には２Ｄ映像具現のためのデータ電圧Ｖｄａｔａが第１画素電圧Ｖｐ１で充電され、第２スイッチＳＴ２のターンオンによって補助表示部ＳＰの第２画素電極Ｅｐ２にも同じく２Ｄ映像具現のための同一であるデータ電圧Ｖｄａｔａが第２画素電圧Ｖｐ２で充電される。第１及び第２スイッチＳＴ１、ＳＴ２は同一に設計されるから、第２画素電圧Ｖｐ２は第１画素電圧Ｖｐ１と実質的に同一である。
【００５１】
Ｔ２期間中、ゲートロー電圧ＶＧＬのスキャンパルスＳＣＡＮに応答し第１及び第２スイッチＳＴ１、ＳＴ２は同時にターンオフされる。
【００５２】
第１スイッチＳＴ１のターンオフによって、メイン表示部ＭＰの第１画素電極Ｅｐ１に充電されていた第１画素電圧Ｖｐ１はキックバック電圧の影響で所定値だけシフトされ、第１ストレージ キャパシターＣｓＴ１によってこのシフトされた値で維持される。第２スイッチＳＴ２のターンオフによって、補助表示部ＳＰの第２画素電極Ｅｐ２に充電されていた第２画素電圧Ｖｐ２はキックバック電圧の影響で所定値だけシフトされ、第２ストレージ キャパシターＣｓｔ２によってこのシフトされた値で維持される。
【００５３】
一方、Ｔ１及びＴ２ 期間でメイン表示部ＭＰの第１共通電極Ｅｃ１と補助表示部ＳＰの第２共通電極Ｅｃ２には共通ラインＣＬを通じて共通電圧Ｖｃｏｍが印加されている。第１画素電圧Ｖｐ１と共通電圧Ｖｃｏｍの間電圧差は第２画素電圧Ｖｐ２と共通電圧Ｖｃｏｍの間電圧差と同一に維持される。ノーマリーブラック（ｎｏｒｍａｌｙ ｂｌａｃｋ）の液晶モードで液晶セルの透過率は画素電極と共通電極の間電位差に比例する。その結果、メイン表示部ＭＰと補助表示部ＳＰは図６のように同一階調の２Ｄ映像を具現するようになる。ここで、補助表示部ＳＰに表示される２Ｄイメージは２Ｄ映像の輝度を高める役割をする。
【００５４】
次に、３Ｄモードでの動作を説明する。
【００５５】
３Ｄモードで、放電制御電圧Ｖ３Ｄはスライドーオンスライド−オンレベルＳＯＬに発生されるが、放電制御スイッチＤＳＴのポジチブゲート-バイアスストレス（ｐｏｓｉｔｉｖｅ ｇａｔｅ−ｂｉａｓ ｓｔｒｅｓｓ）を軽減させるために一定周期でゲートロー電圧ＶＧＬに低くなる。スライドーオンスライド−オンレベルＳＯＬは放電過程でキックバック（ｋｉｃｋ−ｂａｃｋ）電圧の影響を最小化するために共通電圧Ｖｃｏｍより高くスキャンパルスＳＣＡＮのゲートハイ電圧ＶＧＨより低く設定される。表示パネル１１のスイッチ（図４のＳＴ１、ＳＴ２）をフル−オン（ｆｕｌｌ−ｏｎ）させることができるスキャンパルスＳＣＡＮのゲートハイ電圧ＶＧＨが２８Ｖに選択され共通電圧Ｖｃｏｍが７．５Ｖに選択される場合、スライドーオンスライド−オンレベルＳＯＬの放電制御電圧Ｖ３Ｄは８Ｖ〜１２Ｖに発生される。
【００５６】
図３のような未分割駆動で、スライドーオンスライド−オンレベルＳＯＬの放電制御電圧Ｖ３Ｄが発生される期間は各フレームで有効ビデオデータが表示される表示区間に対応することができ、ゲートロー電圧ＶＧＬの放電制御電圧Ｖ３Ｄが発生される期間は隣合う表示区間の間の非表示区間、すなわち、垂直ブランク区間に対応することができる。
【００５７】
放電制御スイッチＤＳＴは放電制御電圧Ｖ３Ｄに応答して所定周期でスライドーオンスライド−オンレベルのオン状態と、オフ状態を繰り返す。例えば、放電制御スイッチＤＳＴは表示期間の間スライドーオンスライド−オンレベルのオン状態を維持し、表示期間の間の垂直ブランク期間の間オフ状態を維持する。以下のＴ１期間及びＴ２期間は表示期間に属する。
【００５８】
Ｔ１期間中、ゲートハイ電圧ＶＧＨのスキャンパルスＳＣＡＮに応答して第１及び第２スイッチＳＴ１、ＳＴ２は同時にフル−オンレベルでターンオンされる。
【００５９】
第１スイッチＳＴ１のターンオンによってメイン表示部ＭＰの第１画素電極Ｅｐ１には３Ｄ映像具現のためのデータ電圧Ｖｄａｔａが第１画素電圧Ｖｐ１で充電され、第２スイッチＳＴ２のターンオンによって補助表示部ＳＰの第２画素電極Ｅｐ２にも同一に３Ｄ映像具現のための同一であるデータ電圧Ｖｄａｔａが第２画素電圧Ｖｐ２で充電される。Ｔ１期間で、フル−オンレベルのオン状態を有する第２スイッチＳＴ２のチャンネル抵抗に比べて、スライドーオンスライド−オンレベルのオン状態を有する放電制御スイッチＤＳＴのチャンネル抵抗は遥かに大きい。その結果、第２画素電極Ｅｐ２から流出される放電電流は第２画素電極Ｅｐ２に流入される充電電流に比べてさらに少なくなる。したがって、Ｔ１期間の間スライドーオンスライド−オンレベルのオン状態を有する放電制御スイッチＤＳＴは第２画素電圧Ｖｐ２の充電特性にほとんど影響を与えなくなり、その結果、第２画素電圧Ｖｐ２は第１画素電圧Ｖｐ１に類似のレベルに充電される。
【００６０】
Ｔ２期間中、ゲートロー電圧ＶＧＬのスキャンパルスＳＣＡＮに応答して第１及び第２スイッチＳＴ１、ＳＴ２は同時にターンオフされる。
【００６１】
第１スイッチＳＴ１のターンオフにより、メイン表示部ＭＰの第１画素電極Ｅｐ１に充電されていた第１画素電圧Ｖｐ１はキックバック電圧の影響で所定値位シフトされ、第１ストレージキャパシターＣｓＴ１によってこのシフトされた値に維持される。第２スイッチＳＴ２がターンオフされれば、補助表示部ＳＰの第２画素電極Ｅｐ２に充電されていた第２画素電圧Ｖｐ２は放電制御スイッチＤＳＴを経由して流出される放電電流によって所定期間内に共通電圧Ｖｃｏｍレベルで放電する。オフ状態を有する第２スイッチＳＴ２のチャンネル抵抗に比べて、スライドーオンスライド−オンレベルのオン状態を有する放電制御スイッチＤＳＴのチャンネル抵抗は遥かに小さい。その結果、放電制御スイッチＤＳＴを通じて第２画素電極Ｅｐ２に充電されていた第２画素電圧Ｖｐ２は徐々に放電してキックバック電圧の影響なしに共通電圧Ｖｃｏｍレベルに収斂される。
【００６２】
一方、Ｔ１及びＴ２期間でメイン表示部ＭＰの第１共通電極Ｅｃ１と補助表示部ＳＰの第２共通電極Ｅｃ２には共通電圧Ｖｃｏｍが印加されている。第２画素電圧Ｖｐ２の放電が完了した時点で、第１画素電圧Ｖｐ１と共通電圧Ｖｃｏｍの間電圧差と異なり、第２画素電圧Ｖｐ２と共通電圧Ｖｃｏｍの間電圧の差は“０”になる。その結果、ノーマリーブラックの電位差−透過率特性によって、メイン表示部ＭＰは図７のように特定階調の３Ｄ映像を表示するようになる一方、補助表示部ＳＰは図７のようにブラック階調の映像を表示してブラックストライプに機能する。
【００６３】
補助表示部ＳＰに表示されるブラックイメージは垂直で隣合う３Ｄイメージ（すなわち、左目イメージと右目イメージ）の間の表示間隔を広げる役割をする。これによって、別途のブラックストライプパターンなしもクロストーク（Ｃｒｏｓｓｔａｌｋ）が発生されない３Ｄ上下視野角が前記ブラックイメージを通じて広く確保されることができるようになる。
【００６４】
一方、３Ｄモードで放電制御スイッチＤＳＴのスライド−オン電流は第１及び第２スイッチＳＴ１、ＳＴ２のフル−オン電流より低いから補助表示部ＳＰの液晶キャパシタートＣｌｃ２がブラック階調電圧まで放電するまでは所定の時間ｔ０が必要である。したがって、スキャンタイミングが相対的に遅れた最下端水平ピクセルラインの補助表示部ＳＰでは放電期間確保が難しいことがある。
【００６５】
また、３Ｄモードで放電制御スイッチＤＳＴのゲートバイアスストリップルを償うために放電制御電圧Ｖ３Ｄが周期的にゲートロー電圧ＶＧＬに落ちなければならないところ、放電制御スイッチＤＳＴのゲートバイアスストレスは垂直ブランク期間だけでは充分に抑制されにくい。放電期間を充分に確保し、放電制御スイッチＤＳＴの劣化を効果的に抑制するために、本発明に係る立体映像表示装置は、Ｎ（Ｎは２以上の正の整数）分割駆動されることができる。以下の説明では２分割駆動を一例で説明するが、本発明の技術的思想はここに限定されない。
【００６６】
図８は立体映像表示装置の２分割駆動例を示す。図９は図８のような２分割駆動のための放電制御電圧の波形を示す。そして、図１０は２分割駆動の時図９のような放電制御電圧によって招来される共通電圧のリップルとラインディムを示す。
【００６７】
図８及び図９を参照すれば、表示パネル１１は、上下に分割され、第１画面ブロックＢ１及び第２画面ブロックＢ２に分けられる。第１画面ブロックＢ１は表示パネル１１でピクセルアレイの上半部に存在するピクセルを含み、第２画面ブロックＢ２は表示パネル１１でピクセルアレイの下半部に存在するピクセルを含む。スキャンパルスが一番目ゲートラインから最後のゲートラインまで順次供給されたら、ピクセルアレイの下半部が上半部よりスキャンタイミングが遅れる。図８は便宜上第１及び第２画面ブロックＢ１、Ｂ２それぞれに２ラインのピクセルを示したが、第１及び第２画面ブロックＢ１、Ｂ２それぞれは２ライン以上のピクセルを含むことができるということに気を付けなければならない。
【００６８】
放電制御ラインＣＯＮＬは第１画面ブロックＢ１内の補助表示部に接続される第１放電制御ラインＣＯＮＬ１と、第２画面ブロックＢ２内の補助表示部に接続される第２放電制御ラインＣＯＮＬ２に分割される。放電制御電圧Ｖ３Ｄは第１放電制御電圧Ｖ３Ｄ１と第２放電制御電圧Ｖ３Ｄ２に分けられる。
【００６９】
第１放電制御ラインＣＯＮＬ１には交流形態の第１放電制御電圧Ｖ３Ｄ１が供給される。第１放電制御電圧Ｖ３Ｄ１は３Ｄモードでフレーム期間のスタートタイミングから所定時間Ｔ１間スライド−オンレベルＳＯＬで維持された後ゲートロー電圧ＶＧＬに落ちる。ここで、Ｔ１時間は１／２フレーム期間より長く１フレーム期間１ＦＲより短い時間である。第１画面ブロックＢ１内に存在する補助表示部の放電制御スイッチは第１放電制御ラインＣＯＮＬ１に印加される第１放電制御電圧Ｖ３Ｄ１によってターン-オンされＴ１時間の間補助表示部の電圧を充分にブラック階調電圧まで放電させる。
【００７０】
第２放電制御ラインＣＯＮＬ２には交流形態の第２放電制御電圧Ｖ３Ｄ２が供給される。第２放電制御電圧Ｖ３Ｄ２は第１放電制御電圧Ｖ３Ｄ１に比べておおよそ１／２フレーム位位相が遅れる。第２放電制御電圧Ｖ３Ｄ２は３Ｄモードでおおよそ１／２フレーム期間からスライドーオンスライド−オンレベルＳＯＬに上昇して所定時間Ｔ１間このスライドーオンスライド−オンレベルＳＯＬで維持される。第２放電制御電圧Ｖ３Ｄ２はスキャンタイミングが遅れたピクセルに属した補助表示部の放電時間を充分に確保するために現在フレームの１／２フレーム期間からスライドーオンスライド−オンレベルＳＯＬに上昇して次フレーム期間のスタートタイミングから所定時間（図５のｔ０）以上経過された時点までこのスライドーオンスライド−オンレベルを維持した後ゲートロー電圧ＶＧＬに落ちる。第２画面ブロックＢ２内に存在する補助表示部の放電制御スイッチは第２放電制御ラインＣＯＮＬ２に印加される第２放電制御電圧Ｖ３Ｄ２によってターン-オンされＴ１時間の間補助表示部の電圧を充分にブラック階調電圧まで放電させる。
【００７１】
１フレーム期間１ＦＲ中 Ｔ１時間を除いた除く時間の間第１放電制御電圧Ｖ３Ｄ１がゲートロー電圧ＶＧＬで維持されるから、第１画面ブロックＢ１内の放電制御スイッチはゲートバイアスストレス回復に割愛される時間を充分に有する。同様に、第２放電制御電圧Ｖ３Ｄ２もゲートロー電圧ＶＧＬで維持される期間が長いから、第２画面ブロックＢ２内の放電制御スイッチはゲートバイアスストレス回復に割愛される時間を充分に有する。
【００７２】
このように分割駆動の目的は十分な放電時間確保とともに放電制御スイッチの信頼性向上にある。ところが、このような分割駆動のためには第１放電制御電圧Ｖ３Ｄ１のフォーリングタイミングと第２放電制御電圧Ｖ３Ｄ２のライジングタイミングが１フレーム期間１ＦＲの開始部分、中間部分及び最後の部分に位置しなければならない。このような放電制御電圧Ｖ３Ｄ１、Ｖ３Ｄ２の急激なレベル変動は結局共通電圧Ｖｃｏｍに影響を与え共通電圧Ｖｃｏｍを瞬間的に変動させる。
【００７３】
１フレーム期間１ＦＲの開始部分と最後の部分で発生される共通電圧Ｖｃｏｍリップルは、垂直ブランク期間ＶＢとそれに近接された期間に対応されるので実際に表示画像に影響を及ぼさない。しかし、１フレーム期間１ＦＲの中間部分から発生される共通電圧Ｖｃｏｍリップルは、表示区間に対応されるので表示画像に影響を多く及ぼす。共通電圧Ｖｃｏｍが変わればピクセルの表示階調は歪曲される。したがって、共通電圧Ｖｃｏｍのリップル量が大きくなるほどそのリップルが発生される領域の表示画像はラインディム形態で現われる。図１０で、第１画面ブロックＢ１のラインディムは１フレーム期間１ＦＲの中間部分で発生される第１放電制御電圧Ｖ３Ｄ１の急激なフォーリングに起因し、第２画面ブロックＢ２のラインディムは１フレーム期間１ＦＲの中間部分から発生される第２放電制御電圧Ｖ３Ｄ２の急激なライジングに起因する。
【００７４】
分割駆動の時、前記のようなラインディムの発生を抑制するためには放電制御電圧Ｖ３Ｄ１、Ｖ３Ｄ２のレベル変動を緩やかにしなければならない。放電制御電圧Ｖ３Ｄ１、Ｖ３Ｄ２のレベル変動を緩やかにする方法は大きく、回路的に具現する方法と工程的に具現する方法がある。
【００７５】
図１１及び図１２は図１０のようなラインディム抑制のための一実施の形態として、制御電圧遅延部が追加された放電制御電圧発生回路を示す。図１３は図１２の制御電圧遅延部を通じて遅延された放電制御電圧の波形とそれによって共通電圧のリップルが最小化されることを示す。そして、図１４は遅延された放電制御電圧が印加される表示パネルの放電制御ラインを示す。
【００７６】
図１１及び図１２を参照すれば、放電制御電圧発生回路４３は制御電圧発生部４３１と制御電圧遅延部４３２を備える。制御電圧発生部４３１と制御電圧遅延部４３２は３Ｄボード１００に実装される。
【００７７】
制御電圧発生部４３１はモード選択信号ＳＥＬによって放電制御電圧Ｖ３Ｄを互いに異なるように発生する。制御電圧発生部４３１はパワーＩＣ及びレベルスィプトを含むことができる。制御電圧発生部４３１は２ＤモードでパワーＩＣから供給される入力直流電圧をレベルスィプティングしてゲートロー電圧ＶＧＬの第１及び第２放電制御電圧Ｖ３Ｄ１、Ｖ３Ｄ２を発生する。制御電圧発生部４３１は３Ｄモードでコントローラ３０から入力される極性制御信号ＰＯＬとソース出力イネーブル信号ＳＯＥなどを参照してハイ区間（図９のＳＯＬ区間）とロー区間（図９のＶＧＬ区間）を含む第１及び第２制御パルスを発生し、パワーＩＣから供給される入力直流電圧を利用して第１及び第２制御パルスをそれぞれレベルスィプティングして図９のようにスライドーオンスライド−オンレベルＳＯＬとゲートロー電圧ＶＧＬを交互する第１及び第２放電制御電圧Ｖ３Ｄ１、Ｖ３Ｄ２を発生する。
【００７８】
制御電圧遅延部４３２は制御電圧発生部４３１から第１及び第２放電制御電圧Ｖ３Ｄ１、Ｖ３Ｄ２の入力を受け、３Ｄモードでこの第１及び第２放電制御電圧Ｖ３Ｄ１、Ｖ３Ｄ２を遅延させ遅延された第１放電制御電圧Ｖ３Ｄ１’と遅延された第２放電制御電圧Ｖ３Ｄ２’を発生する。このために、制御電圧遅延部４３２は入力される第１放電制御電圧Ｖ３Ｄ１を遅延させるための第１遅延部４３２Ａと第２放電制御電圧Ｖ３Ｄ２を遅延させるための制2 遅延部４３２Ｂを含む。
【００７９】
第１遅延部４３２Ａは第１ノードＮ１と第２ノードＮ２の間に接続された第１抵抗Ｒ１と、第２ノードＮ２とグラウンドの間に接続された第１キャパシターＣ１を備える。第１遅延部４３２Ａは第１抵抗Ｒ１の値と第１キャパシターＣ１の値の掛け算で定義される時定数だけ第１放電制御電圧Ｖ３Ｄ１を遅延させる。第１遅延部４３２Ａは第１ノードＮ１と第２ノードＮ２の間で第１抵抗Ｒ１と並列接続される第１可変抵抗ＲＴ１をさらに備え、パネル別ＲＣ偏差の調節が容易くできる。
【００８０】
第２遅延部４３２Ｂは第３ノードＮ３と第４ノードＮ４の間に接続された第２抵抗Ｒ２と、第４ノードＮ４とグラウンドの間に接続された第２キャパシターＣ２を備える。第２遅延部４３２Ｂは第２抵抗Ｒ２の値と第２キャパシターＣ２の値の掛け算で定義される時定數だけ第２放電制御電圧Ｖ３Ｄ２を遅延させる。  第２遅延部４３２Ｂは第３ノードＮ３と第４ノードＮ４の間で第２抵抗Ｒ２と並列接続される第２可変抵抗Ｒｔ２をさらに備え、パネル別ＲＣ偏差の調節が容易くできる。
【００８１】
第１及び第２抵抗Ｒ１、Ｒ２は互いに同一値に設計され、第１及び第２キャパシターＣ１、Ｃ２は互いに同一値に設計され、第１及び第２可変抵抗ＲＴ１、Ｒｔ２は互いに同一値に設計される。
【００８２】
制御電圧遅延部４３２は、図１３のように、遅延された第１放電制御電圧Ｖ３Ｄ１’を第１画面ブロックＢ１の第１放電制御ラインＣＯＮＬ１に供給し、遅延された第２放電制御電圧Ｖ３Ｄ２’を第２画面ブロックＢ２の第２放電制御ラインＣＯＮＬ２に供給する。この場合、第１及び第２放電制御ラインＣＯＮＬ１、ＣＯＮＬ２は直線形態を有する。
【００８３】
遅延された第１放電制御電圧Ｖ３Ｄ１’は図１４のように１フレーム期間１ＦＲのＴ１時間以内でスライド−オンレベルＳＯＬに緩やかに上昇された後、Ｔ１時間を除いた１フレーム期間１ＦＲの残り時間以内でゲートロー電圧ＶＧＬに緩やかに下降する。遅延された第２放電制御電圧Ｖ３Ｄ２’は現在フレームの１／２フレーム期間から開始して次フレーム期間のスタートタイミングから所定時間（図５のｔ０）以上経過された時点までスライド−オンレベルＳＯＬに緩やかに上昇した後、前記所定時間（図５のｔ０）以上経過された時点以後からゲートロー電圧ＶＧＬに緩やかに下降する。
【００８４】
遅延された第１及び第２放電制御電圧Ｖ３Ｄ１‘、Ｖ３Ｄ２’は急激にフォーリングされるかまたは急激にライジングされないので、図１４のように共通電圧Ｖｃｏｍのリップル量は大きく減るようになる。
【００８５】
図１５は図１０のようなラインディム抑制のための他の実施の形態を示す。
【００８６】
図１５を参照すれば、図９のように急激にフォーリングされるかライジングされる第１放電制御電圧Ｖ３Ｄ１を遅延させるため、本発明は第１画面ブロックＢ１で第１放電制御ラインＣＯＮＬ１を曲がりくねった曲線形態に形成することと共に、第１放電制御ラインＣＯＮＬ１の一側とグラウンドの間に第１キャパシターＣ１を形成することができる。また、本発明は、図９のように急激にフォーリングされるかライジングされる第２放電制御電圧Ｖ３Ｄ２を遅延させるため、第２画面ブロックＢ２で第２放電制御ラインＣＯＮＬ２を曲がりくねった曲線形態に形成することと共に第２放電制御ラインＣＯＮＬ２の一側とグラウンドの間に第２キャパシターＣ２を形成することができる。これにより、第１放電制御電圧Ｖ３Ｄ１は第１画面ブロックＢ１で図１４のＶ３Ｄ１‘のような形態で遅延され、第２放電制御電圧Ｖ３Ｄ２は第２画面ブロック（Ｂ２）で図１４のＶ３Ｄ２’のような形態で遅延される。
【００８７】
図１６は放電制御電圧の遅延可否によって共通電圧のリップル大きさが変わることを示すシミュレーション結果である。そして、図１７は放電制御電圧の遅延によってラインディムが抑制されることを示す。
【００８８】
図１６の結果を通じて容易に分かるように、共通電圧Ｖｃｏｍのリップル量は遅延された第１及び第２放電制御電圧Ｖ３Ｄ１‘、Ｖ３Ｄ２’によって大幅で減っている。共通電圧Ｖｃｏｍのリップル量が減れば、図１７のように第１及び第２画面ブロックＢ１、Ｂ２のラインディムは抑制される。
【００８９】
以上説明した内容を通じて、当業者であれば本発明の技術思想を逸脱しない範囲で多様な変更及び修正が可能であることが分かる。したがって、本発明は詳細な説明に記載した内容に限定されるのではなく特許請求の範囲によって決められなければならない。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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