(57)【特許請求の範囲】
【請求項１】
不揮発性メモリ装置のプログラミング方法において、
メモリセルアレイ内のメモリセルにおいて複数のプログラミングループを実行する段階と、
前記複数のプログラミングループを実行する時、プログラミングが完了された前記メモリセルのビットラインに印加するプログラム禁止電圧を変更する段階とを含み、
前記プログラム禁止電圧は、前記複数のプログラミングループのうち少なくとも２つの異なるプログラミングループの間で、それぞれ、少なくとも２つの異なる値をとり、かつ、プログラミングループカウンタが予め決定されたカウント値より大きくなると、一定の値に維持されることを特徴とする方法。
【請求項２】
前記プログラム禁止電圧を変更する段階は、
プログラミングが完了した前記メモリセルの前記ビットラインに印加する前記プログラム禁止電圧が増加する段階を含むことを特徴とする請求項１に記載の方法。
【請求項３】
前記メモリセルの前記ビットラインはそれぞれビットラインシャットオフトランジスタと連結し、
前記プログラム禁止電圧を変更する段階は、
前記ビットラインシャットオフトランジスタの各々のゲートに印加する電圧を変更し、前記プログラム禁止電圧をビットラインシャットオフトランジスタの各々のスレッショルド電圧より低い値に駆動する段階を含むことを特徴とする請求項１に記載の方法、
【請求項４】
前記メモリセルの前記ビットラインの各々は、それぞれストリング選択トランジスタと連結し、
前記方法は、前記ビットラインに印加する前記プログラム禁止電圧より低いレベルで、前記ストリング選択トランジスタの各々のゲートに印加するストリング選択電圧を設定する段階をさらに含むことを特徴とする請求項１に記載の方法。
【請求項５】
前記プログラム禁止電圧を変更する段階は、プログラミングが完了したメモリセルの数に基づいて前記プログラム禁止電圧を変更する段階を含むことを特徴とする請求項１に記載の方法。
【請求項６】
前記プログラム禁止電圧は前記不揮発性メモリ装置の内部電源電圧より低いことを特徴とする請求項１に記載の方法。
【請求項７】
前記プログラム禁止電圧は、前記複数のプログラミングループの第１サブセットを実行する間は第１値であり、第２サブセットを実行する間は第２値であり、
前記複数のプログラミングループの前記第１サブセットに連続して前記第２サブセットを実行し、前記第２プログラム禁止電圧値は前記第１プログラム禁止電圧値より大きいことを特徴とする請求項１に記載の方法。
【請求項８】
前記プログラム禁止電圧を変更する段階は、前記複数のプログラミングループを実行する間に前記プログラム禁止電圧を一回変更する段階を含むことを特徴とする請求項１に記載の方法。
【請求項９】
前記プログラム禁止電圧を変更する段階は、前記複数のプログラミングループを実行する間に前記プログラム禁止電圧を複数回変更する段階を含むことを特徴とする請求項１に記載の方法。
【請求項１０】
前記プログラム禁止電圧を変更する段階は、前記複数のプログラミングループを実行する間にプログラム電圧の増加に同期して前記プログラム禁止電圧が増加する段階を含むことを特徴とする請求項９に記載の方法。
【請求項１１】
前記プログラム禁止電圧を変更する段階は、
前記複数のプログラミングループの第１サブセットを実行する間に前記プログラム禁止電圧が増加する段階と、
前記複数のプログラミングループの第２サブセットを実行する間はほぼ同一の値で前記プログラム禁止電圧を維持する段階と、を含み、
前記複数のプログラミングループの前記第１サブセットに連続して前記第２サブセットを実行することを特徴とする請求項９に記載の方法。
【請求項１２】
前記プログラム禁止電圧を変更する段階は、前記複数のプログラミングループの前記第１サブセットを実行する間にプログラム電圧の増加に同期して前記プログラム禁止電圧が増加する段階を含むことを特徴とする請求項１１に記載の方法。
【請求項１３】
前記プログラム禁止電圧を変更する段階は、
前記複数のプログラミングループの第１サブセットを実行する間はほぼ同一の値で前記プログラム禁止電圧を維持する段階と、
前記複数のプログラミングループの第２サブセットを実行する間に前記プログラム禁止電圧が増加する段階と、を含み、
前記複数のプログラミングループの前記第１サブセットに連続して前記第２サブセットを実行することを特徴とする請求項９に記載の方法。
【請求項１４】
前記プログラム禁止電圧が増加する段階は、前記複数のプログラミングループの前記第２サブセットを実行する間にプログラミング電圧の増加に同期して前記プログラム禁止電圧が増加する段階を含むことを特徴とする請求項１３に記載の方法。
【請求項１５】
前記プログラム禁止電圧を変更する段階は、
前記複数のプログラミングループの第１サブセットを実行する間はほぼ同一の第１値で前記プログラム禁止電圧を維持する段階と、
前記複数のプログラミングループの第２サブセットを実行する間はほぼ同一の第２値で前記プログラム禁止電圧が増加する段階と、
前記複数のプログラミングループの第３サブセットを実行する間はほぼ同一の第１値で前記プログラム禁止電圧を維持する段階と、を含み、
前記複数のプログラミングループの前記第１サブセットに連続して前記第２サブセット及び第３サブセットを実行することを特徴とする請求項９に記載の方法。
【請求項１６】
前記プログラム禁止電圧が増加する段階は、前記複数のプログラミングループの前記第２サブセットを実行する間に前記プログラミング電圧の増加に同期して前記プログラム禁止電圧が増加する段階を含むことを特徴とする請求項１５に記載の方法。
【請求項１７】
前記プログラム禁止電圧を変更する段階は、
前記複数のプログラミングループの第１サブセットを実行する間に前記プログラム禁止電圧が増加する段階と、
前記複数のプログラミングループの第２サブセットを実行する間はほぼ同一の値で前記プログラム禁止電圧を維持する段階と、
前記複数のプログラミングループの第３サブセットを実行する間に前記プログラム禁止電圧が増加する段階と、を含み、
前記複数のプログラミングループの前記第１サブセットに連続して前記第２サブセット及び前記第３サブセットを実行することを特徴とする請求項９に記載の方法。
【請求項１８】
前記複数のプログラミングループの前記第１サブセットを実行する間に前記プログラム禁止電圧が増加する段階は、前記複数のプログラミングループの前記第１サブセットを実行する間に前記プログラミング電圧の増加に同期して前記プログラム禁止電圧が増加する段階を含み、
前記複数のプログラミングループの前記第３サブセットを実行する間に前記プログラム禁止電圧が増加する段階は、前記複数のプログラミングループの前記第３サブセットを実行する間に前記プログラミング電圧の増加に同期して前記プログラム禁止電圧が増加する段階を含むことを特徴とする請求項１７に記載の方法。
【請求項１９】
プログラムされる前記メモリセルの数を決める段階をさらに含み、
前記プログラム禁止電圧を変更する段階は、プログラムされる前記メモリセルの数がスレッショルド値を超過する時、前記プログラム禁止電圧を変更する段階を含むことを特徴とする請求項１に記載の方法。
【請求項２０】
不揮発性メモリセルアレイを含むメモリシステムであって、
前記メモリセルアレイは、制御ロジックユニットを含み、
前記制御ロジックユニットは、前記メモリセルアレイ内のメモリセルにおいて複数のプログラミングループを実行し、前記複数のプログラミングループを実行する間に、プログラミングを完了した前記メモリセルのビットラインに印加するプログラム禁止電圧を変更し、
前記プログラム禁止電圧は、前記複数のプログラミングループのうち少なくとも２つの異なるプログラミングループの間で、それぞれ、少なくとも２つの異なる値をとり、かつ、プログラミングループカウンタが予め決定されたカウント値より大きくなると、一定の値に維持されることを特徴とするメモリシステム。
【請求項２１】
前記メモリセルの前記ビットラインはそれぞれビットラインシャットオフトランジスタと連結し、
前記制御ロジックユニットは前記ビットラインシャットオフトランジスタの各々のゲートに印加する電圧（ＢＬＳＨＦ）を変更することによって前記プログラム禁止電圧を変え、
前記プログラム禁止電圧はビットラインシャットオフトランジスタの各々のスレッショルド電圧より低い値に駆動することを特徴とする請求項２０に記載のメモリシステム。
【請求項２２】
前記メモリセルアレイはフラッシュメモリの一部であることを特徴とする請求項２０に記載のメモリシステム。
【請求項２３】
前記フラッシュメモリは、ＮＡＮＤ、ＮＯＲ、またはＯｎｅ−ＮＡＮＤフラッシュメモリであることを特徴とする請求項２２に記載のメモリシステム。
【請求項２４】
前記メモリシステムは、メモリカード装置、半導体ドライブ（ＳＳＤ）装置、ＡＴＡバス装置、シリアルＡＴＡ（ＳＡＴＡ）バス装置、スモールコンピュータシステムインターフェース（ＳＣＳＩ）装置、シリアル接続（ＳＡＳ）装置、マルチメディアカード（ＭＭＣ）装置、セキュアデジタル（ＳＤ）装置、メモリスティック装置、ＨＤＤ装置、ＨＨＤ装置、またはＵＳＢフラッシュドライバ装置に内蔵されることを特徴とする請求項２０に記載のメモリシステム。
【請求項２５】
前記メモリシステムは、グラフィックカード、コンピュータ、携帯端末機、パーソナルデジタルアシスタント（ＰＤＡ）、カメラ、ゲーム機、ＭＰ３プレーヤ、テレビ、ＤＶＤプレーヤ、ルータ、またはＧＰＳシステムに内蔵されることを特徴とする請求項２０に記載のメモリシステム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、さらに具体的には、不揮発性メモリ装置及びそのプログラミング方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、一般的に揮発性メモリ装置（例えば、ＤＲＡＭやＳＲＡＭ）及び不揮発性メモリ装置（例えば、ＥＥＰＲＯＭ、ＦＲＡＭ、ＰＲＡＭ、ＭＲＡＭ、及びフラッシュメモリ）に区分される。揮発性メモリ装置は電源供給が中断されると保存データを消失し、不揮発性メモリ装置は、電源供給が中断されても保存データを維持する。特に、フラッシュメモリは、高いプログラム速度、低い消費電力及び大きい保存容量からコンピュータシステムにおいて記憶媒体として幅広く用いられている。
【０００３】
フラッシュメモリは、１つのメモリセルに１ビットデータ、２ビット、またはそれ以上のデータを保存することができる。一般的に、１ビットデータを保存するメモリセルをシングルレベルセル（ＳＬＣ）、そして２ビットまたはそれ以上のデータを保存するメモリセルをマルチレベルセル（ＭＬＣ）という。ＳＬＣはスレッショルド電圧に応じて消去状態及びプログラム状態になり、ＭＬＣはスレッショルド電圧に応じて消去状態及び複数のプログラム状態になる。
【０００４】
ビットラインはプログラム検証時に、連続的なプログラムループによる再プログラムを防ぐため、電源電圧レベルの禁止電圧レベルに駆動される。電源電圧レベル以上の禁止電圧レベルは、プログラムフェイルの数を減らすことができるが、より高い電圧レベルでビットラインを駆動することによって消費電力が増加する欠点がある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】韓国特許出願第２００９−００６４６１９号明細書
【特許文献２】米国特許出願第１２／８３０，９０３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、プログラミング時のピーク電流を減少させる不揮発性メモリ装置、それを含むメモリシステム、及びそのプログラミング方法を提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明の実施形態に係る不揮発性メモリ装置のプログラミング方法は、メモリセルアレイ内のメモリセルにおいて複数のプログラミングループを実行する段階と、複数のプログラミングループを実行する時、プログラミングが完了したメモリセルのビットラインに印加するプログラム禁止電圧を変更する段階とを含む。
【０００８】
他の実施形態では、プログラム禁止電圧を変更する段階において、プログラミングが完了したメモリセルのビットラインに印加するプログラム禁止電圧が増加する。
他の実施形態では、メモリセルのビットラインはそれぞれビットラインシャットオフトランジスタと連結する。プログラム禁止電圧は、ビットラインシャットオフトランジスタの各々のゲートに印加する電圧（ＢＬＳＨＦ）を変更することによって変わり、ビットラインシャットオフトランジスタのスレッショルド電圧よりも低い値に駆動される。
【０００９】
他の実施形態では、メモリセルのビットラインはそれぞれストリング選択トランジスタと連結する。ストリング選択トランジスタのゲートに印加するストリング選択電圧（ＶＳＳＬ）は、ビットラインに印加するプログラム禁止電圧より低い。
他の実施形態では、プログラミングが完了したメモリセルの数に基づいてプログラム禁止電圧を変更する。
【００１０】
他の実施形態では、プログラム禁止電圧は不揮発性メモリ装置の内部電源電圧より低い。
他の実施形態では、プログラム禁止電圧は複数のプログラミングループの第１サブセットを実行する間に第１値であり、第２サブセットを実行する間に第２値である。第１サブセットに連続して第２サブセットを実行し、第２プログラム禁止電圧値は第１プログラム禁止電圧値より大きい。
他の実施形態では、複数のプログラミングループを実行する間にプログラム禁止電圧を一回変更する。
【００１１】
他の実施形態では、複数のプログラミングループを実行する間にプログラム禁止電圧を複数回変更する。
他の実施形態では、複数のプログラミングループを実行する間にプログラム電圧の増加に対応してプログラム禁止電圧が増加する。
他の実施形態では、複数のプログラミングループの第１サブセットに連続して第２サブセットを実行し、第１サブセットを実行する間にプログラム禁止電圧は増加し、第２サブセットを実行する間はほぼ同一の値でプログラム禁止電圧を維持する。
【００１２】
他の実施形態では、複数のプログラミングループの第１サブセットを実行する間に、プログラム電圧の増加に対応してプログラム禁止電圧が増加する。
他の実施形態では、複数のプログラミングループの第１サブセットに連続して第２サブセットを実行し、第１サブセットを実行する間はほぼ同一の値でプログラム禁止電圧を維持し、第２サブセットを実行する間にプログラム禁止電圧が増加する。
【００１３】
他の実施形態では、複数のプログラミングループの第２サブセットを実行する間に、プログラミング電圧の増加に対応してプログラム禁止電圧が増加する。
他の実施形態では、複数のプログラミングループの第１サブセットに連続して第２サブセット及び第３サブセットを実行する。第１サブセットを実行する間はほぼ同一の第１値でプログラム禁止電圧を維持し、第２サブセットを実行する間にプログラム禁止電圧が増加し、第３サブセットを実行する間はほぼ同一の第２値でプログラム禁止電圧を維持する。
【００１４】
他の実施形態では、複数のプログラミングループの第２サブセットを実行する間に、プログラミング電圧の増加に対応してプログラム禁止電圧が増加する。
他の実施形態では、複数のプログラミングループの第１サブセットに連続して第２サブセット及び第３サブセットを実行する。第１サブセットを実行する間にプログラム禁止電圧が増加し、第２サブセットを実行する間はほぼ同一の値でプログラム禁止電圧を維持し、第３サブセットを実行する間にプログラム禁止電圧が増加する。
【００１５】
他の実施形態では、複数のプログラミングループの第１サブセットを実行する間に、プログラミング電圧の増加に対応してプログラム禁止電圧が増加し、第３サブセットを実行する間に、プログラミング電圧の増加に対応してプログラム禁止電圧が増加する。
他の実施形態では、本発明のプログラミング方法において、プログラムされるメモリセルの数を決定し、メモリセルの数がスレッショルド値を超過する時、プログラム禁止電圧を変更する。
【００１６】
本発明の実施形態に係るメモリシステムは、不揮発性メモリセルアレイと、制御ロジックユニットとを含む。制御ロジックユニットは、メモリセルアレイ内のメモリセルで複数のプログラミングループを実行し、複数のプログラミングループが実行される間にプログラミングが完了したメモリセルのビットラインに印加するプログラム禁止電圧を変更する。
【００１７】
他の実施形態では、メモリセルのビットラインはそれぞれビットラインシャットオフトランジスタと接続している。制御ロジックユニットはさらに、ビットラインシャットオフトランジスタのゲートに印加する電圧（ＢＬＳＨＦ）を変更し、ビットラインシャットオフトランジスタのスレッショルド電圧（Ｖｔｈ）よりも低い値のプログラム禁止電圧に変える。
【００１８】
他の実施形態では、メモリセルアレイはフラッシュメモリの一部である。
他の実施形態では、フラッシュメモリはＮＡＮＤ、ＮＯＲ、またはＯｎｅ−ＮＡＮＤフラッシュメモリである。
【００１９】
他の実施形態では、メモリシステムは、メモリカード装置、半導体ドライブ（ＳＳＤ）装置、ＡＴＡバス装置、シリアルＡＴＡ（ＳＡＴＡ）バス装置、スモールコンピュータシステムインターフェース（ＳＣＳＩ）装置、シリアル接続（ＳＡＳ）装置、マルチメディアカード（ＭＭＣ）装置、セキュアデジタルＳＤ装置、メモリスティック装置、ハードディスク装置（ＨＤＤ）装置、ハイブリッドハードディスク（ＨＨＤ）装置、またはユニバーサルシリアルバス（ＵＳＢ）フラッシュドライバ装置に内蔵される。
【００２０】
他の実施形態では、メモリシステムは、グラフィックカード、コンピュータ、携帯端末機、パーソナルデジタルアシスタント（ＰＤＡ）、カメラ、ゲーム機、ＭＰ３プレーヤ、テレビ、ＤＶＤプレーヤ、ルータ、またはＧＰＳシステムに内蔵される。
【発明の効果】
【００２１】
本発明に係る不揮発性メモリ装置、それを含むメモリシステム、及びそれのプログラミング方法は、プログラム条件によってビットライン禁止電圧を変更し、低い電圧を印加することによって、プログラミング時に発生するピーク電流及び消費電力を減らすことができる。
【図面の簡単な説明】
【００２２】
【図１】本発明の実施形態に係る不揮発性メモリ装置をプログラミングする方法を示す状態図である。
【図２】Ａ，Ｂは、本発明の実施形態に係るプログラム禁止ビットライン電圧及び電流と、一般的な不揮発性メモリ装置のビットライン電圧及び電流とを比較するための波形。
【図３】本発明の実施形態に係る不揮発性メモリ装置のブロック図。
【図４】本発明の実施形態に係るビットライン駆動回路の構造。
【図５】本発明の実施形態に係るビットラインにプログラム禁止電圧を印加することを示す波形図。
【図６】本発明の実施形態に係るビットラインにプログラム電圧を印加することを示す波形図。
【図７】本発明の実施形態に係る、図３に示した不揮発性メモリ装置のプログラミング方法を表す波形図。
【図８】本発明の他の実施形態に係る、図３に示した不揮発性メモリ装置のプログラミング方法を表す波形図。
【図９】本発明の他の実施形態に係る、図３に示した不揮発性メモリ装置のプログラミング動作を表す波形図。
【図１０】本発明の実施形態に係る、図３に示した不揮発性メモリ装置のプログラミング方法を示すフローチャート。
【図１１】本発明の他の実施形態に係る不揮発性メモリ装置のブロック図。
【図１２】図１１に示したメモリ装置のプログラミング動作を表す波形図。
【図１３】本発明の実施形態に係る、図１１に示した不揮発性メモリ装置のプログラミング動作を表す波形図。
【図１４】本発明の実施形態に係る、図１１に示した不揮発性メモリ装置のプログラミング方法を示すフローチャート。
【図１５】本発明の他の実施形態に係る不揮発性メモリ装置のブロック図。
【図１６】図１５に示した不揮発性メモリ装置のプログラミング動作を表す波形図。
【図１７】本発明の実施形態に係る、図１５に示した不揮発性メモリ装置のプログラミング方法を表すフローチャート。
【図１８】本発明の実施形態に係る不揮発性メモリ装置を含む半導体ドライブを示したブロック図。
【図１９】図１８に示したＳＳＤコントローラの構成を表すブロック図。
【図２０】本発明の実施形態に係る、不揮発性メモリ装置を含むデータ記憶装置を示すブロック図。
【図２１】本発明の実施形態に係る不揮発性メモリ装置を含むメモリカードを示すブロック図。
【図２２】図２１に示したメモリカードの内部構成及びホストとの連結関係を示すブロック図である。
【図２３】本発明の実施形態に係る不揮発性メモリ装置を含む電子装置を示すブロック図。
【発明を実施するための形態】
【００２３】
以下、図面を参照して本発明の実施形態を詳細に説明する。ただし、本発明は本明細書中で説明する実施形態に限定されず、特許請求の範囲に記載の内容から逸脱しない範囲で多様な形態に応用、または変形できる。数字は全体的に項目として言及する。
【００２４】
ある要素が他の要素に“接続”または“連結”する状態に言及する時、要素は直接接続、または連結するか、または割りこむ要素が存在する。さらに、要素は無線で"接続"または"連結"する場合もある。本明細書中で“そして／または”と用いるとき、１つまたは複数の関連する項目を指し示す。単一形態の“１つ”及び“前記”は、本文で明確に指示されない限り、複数の形態を含む。
【００２５】
本明細書中で使用するすべての用語（技術用語及び科学用語を含む）は、特別な定義がない限り、関連技術文献に委細の意味、もしくは当業者によって一般的に理解された意味で用いる。
【００２６】
本明細書中では、フラッシュメモリデータ記憶装置を含むメモリシステムに言及して本発明の実施形態を説明する。データ記憶装置はフラッシュメモリ装置に制限されず、一般的な書き込み前に消去するメモリ装置である。また、データ記憶装置は不揮発性メモリ装置に制限されず、ダイナミックランダムアクセスメモリ（ＤＲＡＭ）などのような揮発性メモリ装置も含む。データ記憶装置はメモリカード装置、半導体ドライブ（ＳＳＤ）装置、ＡＴＡバス装置、シリアルＡＴＡ（ＳＡＴＡ）バス装置、スモールコンピュータシステムインターフェース（ＳＣＳＩ）装置、シリアル接続ＳＣＳＩ（ＳＡＳ）装置、マルチメディアカード（ＭＭＣ）装置、セキュアデジタル（ＳＤ）装置、メモリスティック装置、ハードディスク装置（ＨＤＤ）装置、ハイブリッドハードディスク（ＨＨＤ）装置、そして／またはユニバーサルシリアルバス（ＵＳＢ）フラッシュドライバ装置である。
【００２７】
以下、本発明の実施形態を、図を参照して詳細に説明する。
図１は、本発明の実施形態に係る不揮発性メモリ装置のプログラミング方法を示す状態図である。Ｓ１１０状態でプログラム禁止電圧を決定し、Ｓ１２０状態で少なくとも１つのプログラミングループの間に印加する。検証状態の間に、メモリセルは、目標状態に到達したか否かを検証する。メモリセルが目標状態に到逹すれば、Ｓ１３０状態に表わすように、プログラムはパスしたと見なされる。メモリセルが目標状態に到逹することができなければ、プログラムは失敗したと見なされる。このプログラムの過程は、異なる値に変更したプログラム禁止電圧で繰り返される。
【００２８】
本発明の実施形態によると、プログラムするセルの数やプログラミング電圧のレベルなどの要因からプログラム禁止電圧は減少する。図２Ａを参照すると、１つのビットラインに印加するプログラム禁止電圧は、一般的なメモリ装置がプログラミングループ時に使用する電圧よりも小さい。その結果、図２Ｂに示すようにピーク電流の消費電力は減少する。
【００２９】
図３は、本発明の実施形態に係る不揮発性メモリ装置のブロック図である。図３において、フラッシュメモリ装置は不揮発性メモリ装置である。
図３を参照すると、不揮発性メモリ装置１００は、メモリセルアレイ１１０と、ロウ／アドレスデコーダ１２０と、データ入／出力回路１３０と、電圧発生器／制御ロジックユニット１４０とを含む。実施形態において、不揮発性メモリ装置１００はフラッシュメモリ、例えば、ＮＡＮＤ、ＮＯＲ、そして／またはＯｎｅ＿ＮＡＮＤフラッシュメモリを含む。
【００３０】
メモリセルアレイ１１０は複数のメモリブロックを含む。一例として１つのメモリブロックを図３に示す。各メモリブロックは複数のページを含み、各ページは、複数のメモリセル（ＭＣ１〜ＭＣｍ−１）を含む。不揮発性メモリ装置１００はブロック単位で消去動作を実行し、ページ単位で書き込みまたは読み出し動作を実行する。
【００３１】
各メモリセルは１ビットデータ、２ビットデータ、またはその以上のデータを保存する。１ビットデータを保存するメモリセルをシングルレベルセル（ＳＬＣ）またはシングルビットセルといい、２ビットまたはそれ以上のデータを保存するメモリセルをマルチレベルセル（ＭＬＣ）、またはマルチビットセルという。ＳＬＣはスレッショルド電圧に応じて消去状態またはプログラム状態になり、マルチレベルセルはスレッショルド電圧に応じて消去状態または複数のプログラム状態のうちの１つの状態になる。
【００３２】
図３を参照すると、メモリセルアレイ１１０は少なくとも１つのセルストリング構造を含む。セルストリングはストリング選択ラインＳＳＬに接続するストリング選択トランジスタＳＳＴと、複数のワードラインＷＬ０〜ＷＬｍ−１に接続する複数のメモリセルと、接地選択ラインＧＳＬと接続する接地選択トランジスタＧＳＴとを含む。ストリング選択トランジスタＳＳＴは１つのビットラインＢＬと接続し、接地選択トランジスタＧＳＴは共通ソースラインＣＳＬと接続する。
【００３３】
複数のメモリセル（ＭＣ１〜ＭＣｍ−１）はワードライン（ＷＬ０〜ＷＬｍ−１）と接続する。なお、図３では５つのメモリセルを示すが、５つ以上のメモリセルがワードラインと接続することも可能である。ワードラインＷＬに接続し、プログラムされたメモリセルＭＣ１〜ＭＣｍ−１は、一般的にページと呼ばれる。
【００３４】
図３を参照すると、ロウ／アドレスデコーダ１２０は選択ラインＳＳＬ、共通ソースラインＧＳＬ及びワードラインＷＬ０〜ＷＬ３１を通じてメモリセルアレイ１１０に接続する。プログラムまたは読み出し動作において、ロウ／アドレスデコーダ１２０にアドレスが入力され、ワードラインＷＬを選択する。さらに、ロウ／アドレスデコーダ１２０は選択したワードラインＷＬ、または非選択されたワードラインにプログラムまたは読み出し動作のためのバイアス電圧を印加する。
【００３５】
データ入／出力回路１３０はビットラインＢＬ０〜ＢＬｎ−１を通じてメモリセルアレイ１１０に接続する。プログラム動作において、データ入／出力回路１３０は外部からデータを入力し、選択したページにプログラムデータを伝送する。読み出し動作において、データ入／出力回路１３０は選択したページからデータを読み出し、外部にデータを出力する。
【００３６】
データ入／出力回路１３０は複数のページバッファＰＢ０〜ＰＢｎ−１を含む。ページバッファＰＢ０〜ＰＢｎ−１は選択したページにプログラムするデータまたは選択したページから読み出したデータを一時的に保存する。各ページバッファ（例えば、ＰＢ１）に保存したデータはビットライン（例えば、ＢＬ１）を通じて選択したメモリセルにプログラムされる。
【００３７】
電圧発生器／制御ロジックユニット１４０は、外部の制御信号ＣＴＲＬに応答して不揮発性メモリ装置１００のプログラム／読み出し／消去動作を制御する。例えば、プログラム動作において、電圧発生器／制御ロジックユニット１４０はロウ／アドレスデコーダ１２０を制御し、選択したワードラインＷＬにプログラム電圧を印加する。また、データ入／出力回路１３０を制御し選択したページにプログラムデータを提供する。電圧発生器／制御ロジックユニット１４０は制御信号ＢＬＳＬＴ、ＢＬＳＨＦを生成し、ページバッファＰＢ０〜ＰＢｎ−１内のビットライン駆動回路を制御する。ビットライン駆動回路は、プログラミングが完了したメモリセルのビットラインに印加するプログラム禁止電圧を設定する。
【００３８】
図４は、本発明の実施形態に係るビットライン駆動回路の構造であり、特に、図３に示したビットラインＢＬ０に接続するページバッファＰＢ０内のビットライン駆動回路を表す。ビットライン駆動回路は、信号ＢＬＳＥＴＵＰに応答して感知ノードＳＯを電源電圧ＶＣＣまたは接地電圧ＧＮＤに駆動するプルアップ回路１３１及びプルダウン回路１３２を含む。感知ノードＳＯは、ビットラインＢＬ０の電圧レベルを感知する感知ラッチＳＬ及びメモリセルデータをラッチするデータラッチＤＬ０〜ＤＬｋ−１に接続する。ビットライン駆動回路は、感知ノードＳＯとビットラインＢＬ０との間に直列連結されたシャットオフトランジスタＳＨＴ及び分離トランジスタＳＬＴをさらに含む。分離トランジスタＳＬＴでは信号ＢＬＳＬＴに応答してページバッファＰＢ０からビットラインＢＬ０を分離する。シャットオフトランジスタＳＨＴではビットラインＢＬ０に印加するプログラム禁止電圧を変更する。プログラム禁止電圧は電源電圧ＶＣＣで駆動されず、シャットオフトランジスタＳＨＴのゲート端末に印加する電圧ＢＬＳＨＦに基づいて設定される。
【００３９】
図５は、本発明の実施形態に係るビットラインにプログラム禁止電圧を印加することを示す波形図である。図５に示すように、信号ＢＬＳＥＴＵＰは感知ノードＳＯが電源電圧ＶＣＣにプルアップされるようにロウに駆動される。信号ＢＬＳＬＴは分離トランジスタＳＬＴを通過してビットラインとページバッファが連結するようにハイに駆動される。信号ＢＬＳＨＦは、ビットライン電圧レベルＶＢＬにシャットオフトランジスタＳＨＴのスレッショルド電圧Ｖｔｈを足したレベルＶＳＨＦに駆動される。したがって、ビットラインは電源電圧レベルＶＣＣのプログラム禁止電圧に駆動されず、信号ＢＬＳＨＦの電圧レベルに基づいた低いレベルに駆動される。
【００４０】
図６は、本発明の実施形態に係るビットラインにプログラム電圧を印加することを示す波形図である。図６に示すように、信号ＢＬＳＥＴＵＰは感知ノードＳＯが接地レベルにプルダウンするようにハイに駆動される。また、信号ＢＬＳＬＴ、ＢＬＳＨＦもまたビットラインが分離トランジスタＳＬＴ及びシャットオフトランジスタＳＨＴを通じて接地レベルにプルダウンするように全部ハイに駆動される。
【００４１】
再び図３を参照すると、ビットラインのプログラム禁止電圧ＶＢＬが相対的に低い時、ストリング選択ラインＳＳＬに対する電圧は、プログラムされたデータの損失を避けるために、ビットライン電圧ＶＢＬ以下に減少する。
【００４２】
図７は、本発明の実施形態に係る図３に示した不揮発性メモリ装置のプログラミング方法を表す波形図である。図７に示すように、ループ０からループＫ−１までのプログラミングループの第１サブセットの間、プログラム禁止電圧は信号ＢＬＳＨＦの電圧レベルの第１レベルＶＢＬ１である。ループＫからループＬ−１までの第２サブセットの間に、プログラム禁止電圧は信号ＢＬＳＨＦの電圧レベルである第２レベルＶＢＬ２に増加する。最後に、ループＬから最後のループまでの第３サブセットの間に、プログラム禁止電圧は信号ＢＬＳＨＦの電圧レベルである第３レベルＶＢＬ３に増加する。本発明の実施形態によると、例えば、Ｋ及びＬの値などの変異位置はプログラミングループの間に設定されるか、または図３に示した電圧発生器／制御ロジックユニット１４０によって設定される。ストリング選択電圧レベルＶＳＳＬはプログラム禁止電圧ＶＢＬに応じて増加するが、他の実施形態では、ストリング選択電圧レベルＶＳＳＬは一定に維持される場合もある。
【００４３】
図８は、本発明の他の実施形態に係る、図３に示した不揮発性メモリ装置のプログラミング方法を表す波形図である。図８の第１ケースに示すように、プログラム禁止電圧は、ループ０からループＭ−１までのプログラミングループの第１サブセットの間に第１レベルＶＢＬ１に駆動され、ループＭから最後のループまでの第２サブセットの間に第２レベルＶＢＬ２に駆動される。図８の第２ケースにおいて、プログラミングループはループ０からループＰ−１、ループＰからループＱ−１、ループＱからループＲ−１、ループＲから最後のループまでの４つのサブセットを含む。サブセットの各々のプログラム禁止電圧は、ＶＢＬ１、ＶＢＬ２、ＶＢＬ３、及びＶＢＬ４値である。
【００４４】
図９は、本発明の他の実施形態に係る、図３に示した不揮発性メモリ装置のプログラミング動作を表す波形図である。図９に示すように、ストリング選択ライン電圧レベルＶＳＳＬはプログラミングループの全体でほぼ一定に維持される。ビットラインに印加するプログラム禁止電圧レベルが相対的に低い時、ストリング選択ライン電圧ＶＳＳＬはビットライン電圧ＶＢＬ以下に減少する。
【００４５】
図１０は、本発明の実施形態に係る図３に示した不揮発性メモリ装置のプログラミング方法を表すフローチャートである。Ｓ２１０でプログラムするデータをページバッファＰＢ０〜ＰＢｎ−１にローディングする動作を開始する。Ｓ２２０でプログラミングループで使用するプログラム禁止ビットライン電圧を決定する。Ｓ２３０でビットラインを決められた電圧（プログラムするセルに印加する接地電圧またはプログラムが完了したセルに印加する禁止電圧）に駆動し、Ｓ２４０でプログラム動作を実行する。Ｓ２５０で検証動作を実行し、検証結果、プログラム動作が成功すれば終了する。Ｓ２６０で指定のループが最後のプログラミングループであるかを判定し、最後のプログラミングループでない場合は、Ｓ２７０でループカウンタを増加し、Ｓ２２０で動作を繰り返す。電圧発生器／制御ロジックユニット１４０は、例えば、プログラミング電圧レベルそして／またはプログラムされるセルの数などの要因に基づいて、Ｓ２２０でビットライン電圧の変更時期を決める。
【００４６】
図１１は、本発明の他の実施形態に係る不揮発性メモリ装置２００のブロック図である。図１１において、メモリセルアレイ２１０、ロウ／アドレスデコーダ２２０、及びデータ入／出力回路２３０は図３に示した構成と同一である。しかし、電圧発生器／制御ロジックユニット２４０は、プログラムループ数をカウントしワードライン及びビットラインの電圧発生を制御する制御ロジックモジュール２４２、プログラミング電圧を発生するワードライン電圧発生器２４４、及びプログラム禁止電圧を発生するビットライン電圧発生器２４６に分かれる。
【００４７】
図１２は、図１１に示したメモリ装置のプログラミング動作を表す波形図である。図１２に示すように、プログラミング電圧ＶＰｇｍ＿ｉは各ループで増加し、プログラム禁止ビットライン電圧ＶＢＬ＿ｉもプログラムループカウントと同期して増加する。図１２に示すように、ストリング選択ライン電圧ＶＳＳＬもまたプログラミングループカウントとして同期して増加する。  
【００４８】
図１３は、本発明の実施形態に係る図１１に示した不揮発性メモリ装置２００のプログラミング動作を表す波形図である。
第１ケースに示すように、プログラム禁止ビットライン電圧ＶＢＬ_１はプログラミングループの第１サブセットの間に増加し、その後はほぼ一定に維持される。
【００４９】
第２ケースに示すように、プログラム禁止ビットライン電圧ＶＢＬ＿ｉはプログラミングループの第１サブセットの間はほぼ一定に維持され、第２サブセットの間に増加する。制御ロジックモジュール２４２はループカウントに基づいてプログラム禁止ビットライン電圧の変更時期を決める。
【００５０】
第３ケースに示すように、プログラム禁止ビットライン電圧ＶＢＬ＿ｉはプログラミングループの第１サブセットの間はほぼ一定に維持され、第２サブセットの間に増加し、第３サブセットの間はほぼ一定に維持される。制御ロジックモジュール２４２はループカウントに基づいてプログラム禁止ビットライン電圧を増加する時とプログラム禁止ビットライン電圧を一定に維持する時の変異点を決める。
【００５１】
最後に、第４ケースに示すように、プログラム禁止ビットライン電圧ＶＢＬ＿ｉはプログラミングループの第１サブセットの間に増加し、第２サブセットの間はほぼ一定に維持され、第３サブセットの間に増加する。制御ロジックモジュール２４２はループカウントに基づいてプログラム禁止ビットライン電圧を増加する時とプログラム禁止ビットライン電圧を一定に維持する時の変異点を決める。
図９に示すように、本発明の実施形態によって、ストリング選択電圧ＶＳＳＬはプログラミングループカウントの増加と同期して増加するか、またはほぼ一定に維持される。
【００５２】
図１４は、本発明の実施形態に係る、図１１に示した不揮発性メモリ装置のプログラミング方法を表すフローチャートである。Ｓ３１０で、プログラムするデータをページバッファＰＢ０〜ＰＢｎ−１にローディングする動作を開始する。Ｓ３２０では、プログラムループで使用するプログラム禁止ビットライン電圧を決めるか、またはプログラムするメモリセルに接続するビットラインに接地電圧を印加する。そしてＳ３３０で、プログラム動作を実行する。Ｓ３４０で検証動作を実行し、検証結果が成功すれば、プログラム動作は終了する。Ｓ３５０で指定したループが最後のプログラミングループであるか判定し、最後のループでない場合、Ｓ３６０でループカウントを増加し、Ｓ３２０で動作を繰り返す。Ｓ３２０で制御ロジックモジュール２４２は、例えば、プログラミング電圧レベル及び／またはプログラムされるセルの数などの要因に基づいてビットライン電圧の変更時期を決める。
【００５３】
図１５は、本発明の他の実施形態に係る不揮発性メモリ装置のブロック図である。図１５において、メモリセルアレイ３１０、ロウ／アドレスデコーダ３２０、及びデータ入／出力回路３３０は図３及び図１１の構成と同一である。図１５の電圧発生器／制御ロジックユニット３４０は、メモリセルアレイ３１０内のプログラムするメモリセルの数をカウントする。もし、プログラムされるメモリセルの数がスレッショルド値を超過すれば、プログラム禁止ビットライン電圧ＶＢＬ＿ｉはプログラミングループの実行中に１回または複数回変更する。しかし、プログラムされるメモリセルの数がスレッショルド値を超過しなければ、プログラム禁止ビットライン電圧は一定の値ＶＣである。
【００５４】
図１６は、図１５の不揮発性メモリ装置３００のプログラミング動作を示す波形図である。図１６に示すように、プログラム禁止ビットライン電圧ＶＢＬ＿ｉは、プログラムされるメモリセルの数がスレッショルド値を超過すると、プログラミングループに応じて増加し、または、プログラムするメモリセルの数がスレッショルド値を超過しない場合、プログラムビットライン禁止電圧は一定の値ＶＣである。
【００５５】
図１７は、本発明の実施形態に係る、図１５に示した不揮発性メモリ装置のプログラミング方法を表すフローチャートである。Ｓ４１０で、プログラムするデータをページバッファＰＢ０〜ＰＢｎ−１にローディングし、動作を開始する。Ｓ４２０では、図１５及び図１６に示したように、プログラミングループで使用するプログラム禁止ビットライン電圧を、プログラムするメモリセルの数がスレッショルド値を超過するか否かに基づいて決定する。プログラム禁止ビットライン電圧はプログラミングループと同期して増加するか、またはほぼ一定に維持される。そして、Ｓ４３０で、ビットラインを決められた電圧に駆動し（プログラムするメモリセルに印加する接地電圧またはプログラムが完了したメモリセルに印加する禁止電圧）、Ｓ４４０でプログラム動作を実行する。Ｓ４５０で検証動作を実行し、検証結果が成功すればプログラム動作は終了する。Ｓ４６０で指定したループが最後のプログラミングループであるかを判定し、最後のループでない場合、Ｓ４７０でループカウントを増加し、Ｓ４２０で動作を繰り返す。Ｓ４２０で電圧発生器／制御ロジックユニット３４０は、例えば、プログラミング電圧レベル及び／またはプログラムされるメモリセルの数などの要因に基づいてビットライン電圧の変更時期を決める。
【００５６】
本発明の実施形態に係る不揮発性メモリ装置は多様な製品に使用、または応用できる。本発明の実施形態に係る不揮発性メモリ装置は電子装置だけではなく、例えば、パーソナルコンピュータ、デジタルカメラ、ビデオカメラ、ゲーム機、テレビ、ＤＶＤプレイヤ、ルータ、ＧＰＳシステム、携帯用電話機、ＭＰ３、ＰＭＰ、ＰＳＰ、及びパーソナルデジタルアシスタント（ＰＤＡ）、またメモリカード、ＵＳＢメモリ、及びソリッドステートドライブ（ＳＳＤ）などの記憶装置に内蔵される。
【００５７】
図１８は、本発明の実施形態に係る不揮発性メモリ装置を含む半導体ドライブ（ＳＳＤ）を示すブロック図である。図１８を参照すると、ＳＳＤシステム１０００はホスト１１００と、ＳＳＤ１２００とを含む。ＳＳＤ１２００は信号コネクタ１２３１を通じてホスト１１００と信号を取り交わし、電源コネクタ１２２１を通じて電源を入力する。ＳＳＤ１２００は複数の不揮発性メモリ装置（ＮＶＭ）１２０１〜１２０ｎと、ＳＳＤコントローラ１２１０と、補助電源装置１２２０とを含む。
【００５８】
複数の不揮発性メモリ装置１２０１〜１２０ｎはＳＳＤ１２００の記憶媒体である。複数の不揮発性メモリ装置１２０１〜１２０ｎは大容量の記憶容量を有するフラッシュメモリ装置を備える。ＳＳＤ１２００は主にフラッシュメモリを使用しているが、フラッシュメモリ以外にもＰＲＡＭ、ＭＲＡＭ、ＲｅＲＡＭ、ＦＲＡＭなどの不揮発性メモリ装置も使用できる。
【００５９】
図１８において、少なくとも１つの不揮発性メモリ装置は図３、図１１、及び図１５に示した不揮発性メモリ装置１００、２００、３００を含む。
複数の不揮発性メモリ装置１２０１〜１２０ｎは複数のチャンネルＣＨ１〜ＣＨｎを通じてＳＳＤコントローラ１２１０と接続する。１つのチャンネルには１つまたは複数のメモリ装置が接続する。１つのチャンネルに接続する複数のメモリ装置は、同一のデータバスと接続する。
【００６０】
ＳＳＤコントローラ１２１０は信号コネクタ１２３１を通じてホスト１１００と信号ＳＧＬを取り交わす。ここで、信号ＳＧＬはコマンド、アドレス、データなどを含む。ＳＳＤコントローラ１２１０はホスト１１００のコマンドに応じて該当のメモリ装置にデータを書き込むか、該当のメモリ装置からデータを読み出す。ＳＳＤコントローラ１２１０の内部構成は図１９を参照して詳細に説明する。
【００６１】
補助電源装置１２２０は電源コネクタ１２２１を通じてホスト１１００と接続する。ホスト１１００から補助電源装置１２２０に電源ＰＷＲを入力し、充電することができる。補助電源装置１２２０はＳＳＤ１２００内部及び外部にも設置することができる。例えば、補助電源装置１２２０をメインボードに設置し、ＳＳＤ１２００に補助電源を提供することもできる。
【００６２】
図１９は、図１８に示したＳＳＤコントローラ１２１０の構成を示すブロック図である。図１９を参照すると、ＳＳＤコントローラ１２１０は中央処理装置（ＣＰＵ）、１２１１と、ホストインターフェース１２１２と、揮発性メモリ装置１２１３と、ＮＶＭインターフェース１２１４とを含む。
【００６３】
中央処理装置１２１１はホスト１１００（図１８参照）から入力された信号ＳＧＬを分析して処理する。中央処理装置１２１１はホストインターフェース１２１２やＮＶＭインターフェース１２１４を通じてホスト１１００や不揮発性メモリ１２０１〜１２０ｎを制御する。中央処理装置１２１１はＳＳＤ１２００を駆動するファームウエアによって不揮発性メモリ装置１２０１〜１２０ｎの動作を制御する。
【００６４】
ホストインターフェース１２１２はホスト１１００のプロトコルに対応してＳＳＤ１２００とインターフェースで接続する。ホストインターフェース１２１２はユニバーサルシリアルバス（ＵＳＢ）、スモールコンピュータシステムインターフェイス（ＳＣＳＩ）、ＰＣＩ  エクスプレス、ＡＴＡ、パラレル  ＡＴＡ（ＰＡＴＡ）、シリアル  ＡＴＡ（ＳＡＴＡ）、シリアル接続ＡＴＡ（ＳＡＳ）などを利用してホスト１１００と通信する。また、ホストインターフェース１２１２はホスト１１００がＳＳＤ１２００をハードディスクドライブ（ＨＤＤ）として認識するようにディスクエミュレーション機能を実行する。
【００６５】
揮発性メモリ装置（ＶＭ）１２１３はホスト１１００から提供された書き込みデータまたは不揮発性メモリ装置から読み出したデータを一時的に保存する。揮発性メモリ１２１３は不揮発性メモリ装置１２０１〜１２０ｎに保存するメタデータやキャッシュデータを保存する。サドンパワーオフ動作の時に、揮発性メモリ１２１３に保存したメタデータやキャッシュデータは不揮発性メモリ装置１２０１〜１２０ｎに保存される。揮発性メモリ装置（ＶＭ）１２１３にはＤＲＡＭ、ＳＲＡＭなどが含まれる。
【００６６】
ＮＶＭインターフェース１２１４は揮発性メモリ装置１２１３から伝達されたデータをチャンネルＣＨ１〜ＣＨｎに分散する。そしてＮＶＭインターフェース１２１４は不揮発性メモリ装置１２０１〜１２０ｎから読み出したデータを揮発性メモリ装置１２１３に伝達する。ここで、ＮＶＭインターフェース１２１４はＮＡＮＤフラッシュメモリのインターフェース方式を使用する。よって、ＳＳＤコントローラ１２１０はＮＡＮＤフラッシュメモリインターフェース方式でプログラム、読み出し、または消去動作などを実行することができる。
【００６７】
図２０は、本発明の実施形態に係る不揮発性メモリ装置を含むデータ記憶装置を示すブロック図である。図２０を参照すると、データ記憶装置２０００はメモリコントローラ２１００と、フラッシュメモリ２２００とを含む。データ貯蔵装置２０００はメモリカード（例えば、セキュアデジタル装置、マルチメディアカードなど）や携帯記憶装置（例えば、ＵＳＢメモリなど）のような全ての記憶媒体を含む。
【００６８】
図２０を参照すると、メモリコントローラ２１００は中央処理装置（ＣＰＵ）２１１０と、ホストインターフェース２１２０と、ランダムアクセスメモリ（ＲＡＭ）２１３０と、フラッシュインターフェース２１４０と、補助電源装置２１５０とを含む。補助電源装置２１５０はメモリコントローラ２１００の内部及び外部にも設置することができる。
【００６９】
データ記憶装置２０００はホストと接続する。データ記憶装置２０００はホストインターフェース２１２０を通じてホストとデータを取り交わし、フラッシュインターフェース２１４０を通じてフラッシュメモリ２２００とデータを取り交わす。データ記憶装置２０００はホストから電源が供給されて内部動作を実行する。
図２０に示したフラッシュメモリ装置２２００は、プログラミングを完了したメモリセルのビットラインに印加するプログラム禁止電圧を、プログラムループ中に変更する。
【００７０】
図２１は、本発明の実施形態に係る不揮発性メモリ装置を含むメモリカードを示すブロック図である。図２１はメモリカードの一例としてＳＤカードの外形を示す。図２１を参照すると、ＳＤカードは９個のピンで構成されている。ＳＤカードは４つのデータピン（例えば、１、７、８、９）、１つのコマンドピン（例えば、２）、１つのクロックピン（例えば、５）、３つの電源ピン（例えば、３、４、６）を有する。
ここで、コマンドピン（ピン番号２）を通じてコマンド及び応答信号を伝達する。一般的に、コマンドはホストからメモリカードに、応答信号はメモリカードからホストに伝送される。
【００７１】
図２２は、図２１に示したメモリカードの内部構成及びホストとの連結関係を示すブロック図である。メモリカードシステム３０００はホスト３１００とメモリカード３２００とを備える。ホスト３１００はホストコントローラ３１１０及びホスト接続ユニット３１２０を含む。メモリカード３２００はカード接続ユニット３２１０、カードコントローラ３２２０、及びメモリ３２３０を含む。
【００７２】
ホスト接続ユニット３１２０及びカード接続ユニット３２１０は複数のピンで構成される。これらのピンはコマンドピン、データピン、クロックピン、電源ピンなどを含み、ピンの数はメモリカード３２００の種類によって変わる。例として、ＳＤカードは９個のピンを有する。
【００７３】
ホスト３１００はメモリカード３２００にデータを書き込み、メモリカード３２００に保存されたデータを読み出す。ホストコントローラ３１１０はコマンド（例えば、書き込みコマンド）、ホスト３１００内のクロック発生器（図示しない）で発生したクロック信号ＣＬＫ、及びデータＤＡＴをホスト接続ユニット３１２０を通じてメモリカード３２００に伝送する。
【００７４】
カードコントローラ３２２０はカード接続ユニット３２１０を通じて受信した書き込みコマンドに応答し、カードコントローラ３２２０内にあるクロック発生器（図示しない）で発生したクロック信号に同期してデータをメモリ３２３０に保存する。例えば、ホスト３１００がデジタルカメラの場合には映像データを保存する。
メモリ３２３０は図３、図１１、及び図１５に示した不揮発性メモリ装置を含む。メモリ３２３０は、プログラミングを完了したメモリセルのビットラインに印加するプログラム禁止電圧を、プログラムループ中に変更する。
【００７５】
図２３は、本発明の実施形態に係る不揮発性メモリ装置を含む電子装置を示すブロック図である。電子装置４０００はパーソナルコンピュータ（ＰＣ）や、ノートパソコン、携帯電話、パーソナルデジタルアシスタント（ＰＤＡ）、及びカメラなどの携帯電子装置を含む。
【００７６】
図２３を参照すると、電子装置４０００は、半導体メモリ装置４１００と、電源装置４２００と、補助電源装置４２５０と、中央処理装置４３００と、ＲＡＭ４４００と、ユーザインターフェース４５００とを含む。半導体メモリ装置４１００はフラッシュメモリ４１１０と、メモリコントローラ４１２０とを含む。
【００７７】
図２３に示したフラッシュメモリ４１１０は、プログラミングを完了したメモリセルのビットラインに印加するプログラム禁止電圧を、プログラムループ中に変更する。
本発明は上述した実施形態に限定せず、本発明の範囲内であれば応用、変形が可能である。本発明の範囲は、特許請求の範囲に記載の内容に基づき、本明細書の内容に制限はされない。
【符号の説明】
【００７８】
１００、２００、３００  不揮発性メモリ装置
１１０、２１０、３１０  メモリセルアレイ
１２０、２２０、３２０  ロウ／アドレスデコーダ
１３０、２３０、３３０  データ入／出力回路
１４０、２４０、３４０  電圧発生器／制御ロジックユニット
ＰＢ０〜ＰＢｎ−１  ページバッファ
２４２  制御ロジックモジュール
ＳＬ  感知ラッチ
ＤＬ０〜ＤＬｋ−１  データラッチ
ＳＬＴ  分離トランジスタ
ＳＨＴ  シャットオフトランジスタ
１３１  プルアップ回路
１３２  プルダウン回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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