(57)【特許請求の範囲】
【請求項１】
半導体基板上に絶縁層を形成する段階と、
前記絶縁層内に互いに離間する第１及び第２配線を形成する段階と、
前記第１及び第２配線の形成段階後に、前記絶縁層上に前記第１配線と重なる下部電極を形成する段階と、
前記第２配線及び前記下部電極上に前記下部電極の上面及び側壁を覆う誘電体膜を形成する段階と、
前記誘電体膜内に前記第２配線を露出させるコンタクトホールを形成する段階と、
前記誘電体膜上及び前記コンタクトホール内に前記下部電極と重なる上部電極を形成する段階と、を含み、
前記第２配線は前記下部電極より前記基板にさらに近く、
前記上部電極は前記誘電体膜内に形成された前記コンタクトホールを通じて前記第２配線と接触することを特徴とするＭＩＭキャパシタ製造方法。
【請求項２】
前記第１及び第２配線を形成する段階は、
前記絶縁層内に第１及び第２トレンチを形成する段階と、
前記第１及び第２トレンチ内に金属層を形成する段階と、
前記金属層を平坦化して前記第１トレンチ内に前記第１配線を前記第２トレンチ内に前記第２配線を形成する段階と、を含むことを特徴とする請求項１に記載のＭＩＭキャパシタ製造方法。
【請求項３】
前記第１及び第２トレンチ内に金属層を形成する段階前に前記第１及び第２トレンチ内に障壁層を形成する段階をさらに含むことを特徴とする請求項２に記載のＭＩＭキャパシタ製造方法。
【請求項４】
半導体基板上に絶縁層を形成する段階と、
前記絶縁層上に互いに離間する第１及び第２配線を形成する段階であって
前記絶縁層上に導電層を形成する工程と、
前記導電層をパターニングして前記第１及び第２配線を形成する工程と、
前記第１及び第２配線上に層間絶縁膜を蒸着する工程と、
前記層間絶縁膜、前記第１及び第２配線を平坦化する工程と、を含む段階と、
前記第１及び第２配線の形成段階後に、前記層間絶縁膜上に前記第１配線と重なる下部電極を形成する段階と、
前記第２配線及び前記下部電極上に前記下部電極の上面及び側壁を覆う誘電体膜を形成する段階と、
前記誘電体膜内に前記第２配線を露出させるコンタクトホールを形成する段階と、
前記誘電体膜上及び前記コンタクトホール内に前記下部電極と重なる上部電極を形成する段階と、を含み、
前記第２配線は前記下部電極より前記基板にさらに近く、
前記上部電極は前記誘電体膜内に形成された前記コンタクトホールを通じて前記第２配線と接触することを特徴とするＭＩＭキャパシタ製造方法。
【請求項５】
半導体基板上に絶縁層を形成する段階と、
前記絶縁層上又は内に互いに離間する第１及び第２配線を形成する段階と、
前記第１及び第２配線上に第１層間絶縁膜を形成する段階と、
前記第１層間絶縁膜内に前記第１配線を露出させる第１コンタクトホールを形成する段階と、
前記第１層間絶縁膜上及び前記第１コンタクトホール内に前記第１配線と接触する下部電極を形成する段階と、
前記下部電極上に前記下部電極の上面及び側壁を覆う誘電体膜を形成する段階と、
前記誘電体膜及び前記第１層間絶縁膜内に前記第２配線を露出させる第２コンタクトホールを形成する段階と、
前記下部電極と重なるが、前記第２コンタクトホール内で前記第２配線と接触する上部電極を形成する段階と、を含むことを特徴とするＭＩＭキャパシタ製造方法。
【請求項６】
前記第１及び第２配線を形成する段階は、
前記絶縁層内に第１及び第２トレンチを形成する段階と、
前記第１及び第２トレンチ内に導電層を形成する段階と、
前記導電層を平坦化して前記第１トレンチ内に前記第１配線を前記第２トレンチ内に前記第２配線を形成する段階と、を含むことを特徴とする請求項５に記載のＭＩＭキャパシタ製造方法。
【請求項７】
前記第１及び第２配線を形成する段階は、
前記絶縁層上に導電層を形成する段階と、
前記導電層をパターニングして前記第１及び第２配線を形成する段階と、を含むことを特徴とする請求項５に記載のＭＩＭキャパシタ製造方法。
【請求項８】
半導体基板上に絶縁層を形成する段階と、
前記絶縁層内に第１配線を形成する段階と、
前記第１配線形成段階後に、前記絶縁層上に前記第１配線と離間するように下部電極を形成する段階と、
前記第１配線及び前記下部電極上に前記下部電極の上面及び側壁を覆う誘電体膜を形成する段階と、
前記誘電体膜内に前記第１配線を露出させる第１コンタクトホールを形成する段階と、
前記下部電極と重なるが、前記第１コンタクトホール内で前記第１配線と接触する上部電極を形成する段階と、
前記上部電極、前記誘電体膜及び前記下部電極上に層間絶縁膜を形成する段階と、
前記層間絶縁膜及び前記誘電体膜内に前記下部電極を露出させる第２コンタクトホールを形成する段階と、
前記第２コンタクトホール内に形成され、前記下部電極の上面と接触するように構造化されたコンタクトプラグを形成する段階と、を含むことを特徴とするＭＩＭキャパシタ製造方法。
【請求項９】
絶縁層が形成されている半導体基板上にＭＩＭキャパシタを製造する方法において、
前記絶縁層内に配線を形成する段階と、
前記配線の形成段階後に、前記絶縁層上に前記配線と離間するように下部電極を形成する段階と、
前記配線及び前記下部電極上に前記下部電極の上面及び側壁を覆うキャパシタ誘電体膜を形成する段階と、
前記キャパシタ誘電体膜内に前記配線を露出させるコンタクトホールを形成する段階と、
前記キャパシタ誘電体膜上及び前記コンタクトホール内に上部電極を形成する段階と、
を含み、
前記配線は前記下部電極より前記基板にさらに近く、
前記上部電極は前記キャパシタ誘電体膜内に形成された前記コンタクトホールを通じて前記配線と連結することを特徴とするＭＩＭキャパシタ製造方法。
【請求項１０】
絶縁層が形成されている半導体基板上にＭＩＭキャパシタを製造する方法において、
前記絶縁層上に配線を形成する段階であって、
前記絶縁層上に導電層を形成する工程と、
前記導電層をパターニングして第１及び第２配線を形成する工程と、
前記第１及び第２配線上に層間絶縁膜を蒸着する工程と、
前記層間絶縁膜、前記第１及び第２配線を平坦化する工程と、を含む段階と、
前記配線の形成段階後に、前記層間絶縁膜上に前記第1配線と離間すると共に前記第２配線と重なるように下部電極を形成する段階と、
前記第１配線、前記第２配線及び前記下部電極上に前記下部電極の上面及び側壁を覆うキャパシタ誘電体膜を形成する段階と、
前記キャパシタ誘電体膜内に前記第1配線を露出させるコンタクトホールを形成する段階と、
前記キャパシタ誘電体膜上及び前記コンタクトホール内に上部電極を形成する段階と、を含み、
前記第１配線及び前記第２配線は前記下部電極より前記基板にさらに近く、
前記上部電極は前記キャパシタ誘電体膜内に形成された前記コンタクトホールを通じて前記第1配線と連結することを特徴とするＭＩＭキャパシタ製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、集積回路キャパシタに係り、特に金属−絶縁体−金属（以下、ＭＩＭ）キャパシタに関する。このような構造は、特にＤＲＡＭ及びＤＲＡＭ及びロジックが融合された素子を含むロジック、アナログ、またはこれらの融合回路に適用するのに長所がある。
【背景技術】
【０００２】
キャパシタはその接合構造によって、ＭＯＳ（ｍｅｔａｌ−ｏｘｉｄｅ−ｓｉｌｉｃｏｎ）キャパシタ、ｐｎ接合キャパシタ、ポリシリコン（ＰＩＰ）−絶縁体−ＰＩＰキャパシタ、ＭＩＭキャパシタなどに区分される。この中でＭＩＭキャパシタを除外した残りのキャパシタは少なくとも１つの電極物質として単結晶シリコンか多結晶シリコンを使用する。しかし、単結晶シリコンまたは多結晶シリコンはその物質特性によってキャパシタ電極の抵抗を減少させるのに限界を示している。また、単結晶シリコンまたは多結晶シリコン電極にバイアス電圧を印加した場合には空乏領域が発生し、電圧が不安定になってキャパシタンス値が一定に維持されない。
【０００３】
このように変化するキャパシタンス問題を解決するためにバイアス電圧または温度に依存しないＭＩＭキャパシタを使用する方法が提案されてきた。ＭＩＭキャパシタは他のキャパシタ型に比べて低い電圧計数ＶＣＣと低い温度計数ＴＣＣとを有する。ＶＣＣは電圧の変化によるキャパシタンスの変化を示し、ＴＣＣは温度の変化によるキャパシタンスの変化を示す。低いＶＣＣ及びＴＣＣを有しているので、ＭＩＭキャパシタはアナログ製品に特に有用である。最近には、ＭＩＭキャパシタが混合モード信号応用製品及びシステムオンチップ（ＳＯＣ）応用製品に適用されている。例えば、有無線通信のアナログまたは混合モード信号応用に適用されるアナログキャパシタまたはフィルタ、メインプロセスユニットボードのディカップリングキャパシタ、高周波回路のＲＦキャパシタ、組込みＤＲＡＭなどにＭＩＭキャパシタが適用されている。
【０００４】
ところが、従来のＭＩＭキャパシタは構造的な制約によって製造工程時、様々な問題点を露出している。今まで知られたＭＩＭキャパシタの断面図が図１（非参考文献１参考）及び図２（非参考文献２）に図示されている。
【０００５】
図１及び図２で１０及び１２はＭＩＭキャパシタを、２０は下部電極を、３０は誘電体膜を、４０は上部電極を、５０はキャッピング膜を、Ｃ／Ｐ＿２０は下部電極コンタクトプラグを、Ｃ／Ｐ＿４０は上部電極コンタクトプラグを、Ｃ／Ｈはコンタクトホールを、Ｄ／Ｄ＿２０は下部電極と接触するデュアルダマシン配線を、Ｄ／Ｄ＿４０は上部電極と接触するデュアルダマシン配線を、Ｄ／Ｒはダマシン領域をそれぞれ示す。残りの参照符号で示されていない部分は層間絶縁膜を示す。
【０００６】
図１のＭＩＭキャパシタ１０の場合には上部電極４０に所定電圧を印加するための配線（図示せず）と上部電極４０とが上部電極コンタクトプラグＣ／Ｐ＿４０によって電気的に連結される。下部電極コンタクトプラグＣ／Ｐ＿２０及び上部電極コンタクトプラグＣ／Ｐ＿４０は高いアスペクト比を有するが、深さの相異なるそれぞれのコンタクトホールＣ／Ｈ内に形成される。特に、下部電極コンタクトプラグＣ／Ｐ＿２０が下部電極２０と接触するので、下部電極コンタクトプラグＣ／Ｐ＿２０用コンタクトホールＣ／Ｈが上部電極コンタクトプラグＣ／Ｐ＿４０用コンタクトホールＣ／Ｈより深い。コンタクトホー
ルＣ／Ｈを形成する時、エッチング終了点を上部電極４０の上面に正確に調節し難くて上部電極４０を所定厚さ以上に形成すべきである。しかし、上部電極４０が厚くなれば、上部電極４０をパターニングするためのエッチング工程時に下部の誘電体膜３０が過度にエッチング工程に露出されて酷い場合には、誘電体膜３０がエッチングされて下部電極２０が現れてしまう。したがって、誘電体膜３０が過度なエッチングに耐えられる一定厚さ以上に形成されねばならないのでキャパシタンスの減少を誘発する。
【０００７】
図２のＭＩＭキャパシタ１２の場合にも下部デュアルダマシン配線Ｄ／Ｄ＿２０と上部デュアルダマシン配線Ｄ／Ｄ＿４０とがそれぞれ下部電極２０と上部電極４０とに電気的に連結される。これらは高いアスペクト比を有するが、深さの相異なるそれぞれのダマシン領域Ｄ／Ｒに形成される。デュアルダマシン領域Ｄ／Ｒの形成のためのエッチング工程の十分なマージンを確保するために、上部電極４０及び誘電体膜３０を厚くせねばならず、これは全体キャパシタ１２のキャパシタンスの減少を伴う。
【０００８】
また、高いアスペクト比を有するコンタクトホールＣ／Ｈ及びダマシン領域Ｄ／Ｒ形成時に発生するポリマーのようなエッチング残留物などによる接触不良も発生する確率が高い。すなわち、従来のＭＩＭキャパシタ構造は製造工程時に多くの制約が従い、その結果、高キャパシタンスのキャパシタを具現するのに限界がある。本発明の実施例はこのような従来技術の制約を解決するためのものである。
【先行技術文献】
【非特許文献】
【０００９】
【非特許文献１】Ｒ.Ｌｉｕｅｔａｌ., Ｐｒｏｃ. ＩＩＴＣ, １１１（２０００年）
【非特許文献２】Ｍ.Ａｒｍａｃｏｓｔ ｅｔ ａｌ., Ｐｒｏｃ.ＩＥＤＭ, １５７（２０００年）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
本発明が解決しようとする技術的課題は、高キャパシタンスのＭＩＭキャパシタを提供することである。
【００１１】
本発明が解決しようとする他の技術的課題は、前記高キャパシタンスのＭＩＭキャパシタを製造する方法を提供することである。
【課題を解決するための手段】
【００１２】
前記技術的課題を達成するための本発明によるＭＩＭキャパシタは、上、下部電極及び上、下部電極間に介在された誘電体膜を含む。上部電極には第１電圧が印加され、下部電極には第１電圧と異なる第２電圧が印加される。上部電極に第１電圧を印加するための配線は下部電極の下部レベルまたは同一レベルの配線である。
【００１３】
その他の実施例の具体的な事項は詳細なる説明及び図面に含まれている。
【発明の効果】
【００１４】
本発明のＭＩＭキャパシタは上部電極に所定電圧を印加するための配線が下部電極の下部レベルまたは同一レベルの配線である。したがって、上部電極に所定電圧を印加するための配線を上部電極と接触させるためのコンタクトホールが上部電極上に形成されることではなく、上部電極の形成前に形成される。したがって、過度なエッチングに耐えるために上部電極及び誘電体膜が厚くなる従来の問題点が根本的に発生しない。したがって、誘電体膜の厚さを誘電体膜の信頼性が認められる限度内で最小化できる。したがって、高キャパシタンスのＭＩＭキャパシタが具現できる。また、上部電極と配線とを接触させるためのコンタクトホールの低いアスペクト比で形成されるので、従来の高アスペクト比のコンタクトホールまたはダマシン領域の形成時に発生した問題点が最小化される。
【図面の簡単な説明】
【００１５】
【図１】従来のＭＩＭキャパシタの断面図である。
【図２】従来のＭＩＭキャパシタの断面図である。
【図３】本発明の第１実施例によるＭＩＭキャパシタの等価回路図である。
【図４】図３の第１実施例によるＭＩＭキャパシタを具現するための第１レイアウトである。
【図５】図４の第１レイアウトを使用して具現したＭＩＭキャパシタの断面構造を示す断面図である。
【図６】図４の第１レイアウトを使用して具現したＭＩＭキャパシタの断面構造を示す断面図である。
【図７】図４の第１レイアウトを使用して具現したＭＩＭキャパシタの断面構造を示す断面図である。
【図８】図３の第１実施例によるＭＩＭキャパシタを具現するための第２レイアウトである。
【図９】図８の第２レイアウトを使用して具現したＭＩＭキャパシタの断面構造を示す断面図である。
【図１０】図８の第２レイアウトを使用して具現したＭＩＭキャパシタの断面構造を示す断面図である。
【図１１】図８の第２レイアウトを使用して具現したＭＩＭキャパシタの断面構造を示す断面図である。
【図１２】図３の第１実施例によるＭＩＭキャパシタを具現するための第３及び第４レイアウトである。
【図１３】図３の第１実施例によるＭＩＭキャパシタを具現するための第３及び第４レイアウトである。
【図１４】本発明の第２実施例によるＭＩＭキャパシタの等価回路図である。
【図１５】図１４の第２実施例によるＭＩＭキャパシタを具現するための第１レイアウトである。
【図１６】図１４の第２実施例によるＭＩＭキャパシタを具現するための第２レイアウトである。
【図１７】図１５及び図１６の第１及び第２レイアウトを使用して具現したＭＩＭキャパシタの断面構造を示す断面図である。
【図１８】図１５及び図１６の第１及び第２レイアウトを使用して具現したＭＩＭキャパシタの断面構造を示す断面図である。
【図１９】図１５及び図１６の第１及び第２レイアウトを使用して具現したＭＩＭキャパシタの断面構造を示す断面図である。
【図２０】本発明の第３実施例によるＭＩＭキャパシタの等価回路図である。
【図２１】図２０の第３実施例によるＭＩＭキャパシタを具現するための第１及び第２レイアウトである。
【図２２】図２０の第３実施例によるＭＩＭキャパシタを具現するための第１及び第２レイアウトである。
【図２３】図２１及び２２の第１及び第２レイアウトを使用して具現したＭＩＭキャパシタの断面構造を示す断面図である。
【図２４】図２１及び２２の第１及び第２レイアウトを使用して具現したＭＩＭキャパシタの断面構造を示す断面図である。
【図２５】図２１及び２２の第１及び第２レイアウトを使用して具現したＭＩＭキャパシタの断面構造を示す断面図である。
【図２６】図５に示されたＭＩＭキャパシタの製造方法を説明するための断面図である。
【図２７】図５に示されたＭＩＭキャパシタの製造方法を説明するための断面図である。
【図２８】図５に示されたＭＩＭキャパシタの製造方法を説明するための断面図である。
【図２９】図５に示されたＭＩＭキャパシタの製造方法を説明するための断面図である。
【図３０】図６に示されたＭＩＭキャパシタを製造する方法を説明するための断面図である。
【図３１】図６に示されたＭＩＭキャパシタを製造する方法を説明するための断面図である。
【図３２】図２５に示されたＭＩＭキャパシタを製造する方法を説明するための断面図である。
【発明を実施するための形態】
【００１６】
以下、図面を参照して本発明によるＭＩＭキャパシタ及びその製造方法に関する実施例を説明する。しかし、本発明は以下で開示される実施例に限定されることではなく相異なる多様な形態に具現されることであり、単に本実施例は本発明の開示を完全にし、当業者に発明の範疇を完全に知らせるために提供されるものであり、本発明は特許請求の範囲によって定義されるだけである。図面で各層及び物質の模様及び厚さは説明の便宜のために誇張または概略されたものである。明細書全体にかけて同一符号は同一部材を指す。
【００１７】
図３は、本発明の第１実施例によるＭＩＭキャパシタ１００の等価回路図である。ＭＩＭキャパシタ１００はＭｎレベルの下部電極とＭｎ＋１レベルの上部電極とで構成される。Ｍｎ＋１レベルの上部電極にはＭｎレベルの下部電極より下部レベルであるＭｎ−１レベルの配線を通じて第１電圧Ｖ１が印加される。Ｍｎレベルの下部電極にもＭｎ−１レベルの配線を通じて第２電圧Ｖ２が印加される。本明細書でＭｎ−１ないしＭｎ＋１はｎ−１ないしｎ＋１番目（ｎは整数）の配線層のレベルを指し、各アプリケーションによってその配線層のレベルは変わり、本発明の上、下部電極及び配線が形成される位置も変わる。
【００１８】
図３の等価回路図に示された本発明の第１実施例によるＭＩＭキャパシタ１００は図４のような第１レイアウトを使用して具現できる。図４で、１１２は第１電圧Ｖ１が印加される第１配線パターンを、１１４は第２電圧Ｖ２が印加される第２配線パターンを、１２０は下部電極パターンを、１４０は上部電極パターンを、Ｃ／Ｈ１は第１配線を露出させるコンタクトホールパターンをそれぞれ示す。
【００１９】
図４の第１レイアウトを使用して具現したＭＩＭキャパシタの断面構造は第１レイアウトのＡ−Ａ’線に沿って切断した断面図である図５ないし図７のように多様な形態を有しうる。
【００２０】
図５を参照すれば、上部電極１４０は下部電極１２０と重なるように配置されており、下部及び上部電極１２０、１４０対の間に誘電体膜１３０が介在されてＭＩＭキャパシタを構成している。誘電体膜１３０内に形成されて第１配線１１２を露出させるコンタクトホールＣ／Ｈ１を通じて上部電極１４０が第１電圧Ｖ１が印加される第１配線１１２と接触する。本発明で形成されるコンタクトホールＣ／Ｈ１は上部電極下面と連結されるように上部電極１４０形成前に形成される。したがって、上部電極上面を露出させた従来のＭＩＭキャパシタ（図１及び図２参照）のコンタクトホールＣ／Ｈまたはダマシン領域Ｄ／Ｒとは概念的に完全に異なるものである。また、コンタクトホールＣ／Ｈ１が形成される誘電体膜１３０が薄いのでコンタクトホールＣ／Ｈ１のアスペクト比が小さい。したがって、従来の高いアスペクト比を有するコンタクトホールＣ／Ｈまたはダマシン領域Ｄ／Ｒの形成時に発生する諸問題点が発生する可能性が非常に少ない。
【００２１】
上部電極１４０はＭｎ＋１レベルの導電層で構成され、第１配線１１２はＭｎ−１レベルの導電層で構成される。また、下部電極１２０はＭｎレベルの導電層で構成され、第１配線１１２と同じＭｎ−１レベルの導電層で構成され、第２電圧Ｖ２が印加される第２配線１１４と直接接触する。
【００２２】
望ましくは、第１配線１１２及び第２配線１１４の上面は平坦化された平面であることが段差の最小化側面で望ましい。したがって、図５の断面図でのように第１配線１１２及び第２配線１１４は層間絶縁膜１０５内に形成されたトレンチＴ１、Ｔ２内に導電膜を蒸着した後、これを化学機械的研磨（ＣＭＰ）工程によって平坦化して層間絶縁膜１０５内に組み込まれたダマシン配線で構成される。ダマシン配線の具体的な製造方法は以下製造方法の実施例で詳細に説明する。ダマシン配線は円に示された一部拡大図のように配線領域が形成されるトレンチＴ１、Ｔ２の内壁及び底面に形成された障壁金属膜１１０及びトレンチＴ１、Ｔ２を埋め込む平坦化された導電膜１１１よりなる。
【００２３】
上部電極１４０は上部構造物（図示せず）との絶縁のために上部層間絶縁膜によって覆われてある。上部層間絶縁膜は上部電極１４０を保護するためのキャッピング膜１５０及び層間絶縁膜１５５で構成されるのが望ましい。
【００２４】
第１配線１１２及び第２配線１１４と他の配線層間の相互連結関係及びＭｎ＋１レベル以後の配線層の詳細なる内容は各アプリケーションによって特定される。
【００２５】
また、上部電極１４０と下部電極１２０とのサイズは各アプリケーションによって特定され、可能なキャパシタ電極の有効面積として作用する上部電極１４０と下部電極１２０との重畳面積が最大になるように特定される。
【００２６】
図６を参照すれば、導電膜をＣＭＰして第１配線１１２及び第２配線１１４を完成した図５の構造とは異なり、層間絶縁膜１０５をＣＭＰして第１配線１１２及び第２配線１１４パターンを平坦化された層間絶縁膜１０５内に組み込んで段差を最小化できる。具体的に、下部層間絶縁膜１０２上に導電膜を形成した後、これを通常の写真エッチング工程でパターニングして第１配線１１２及び第２配線１１４パターンを形成する。次いで、層間絶縁膜１０５を蒸着し、第１配線１１２及び第２配線１１４パターンの上面を層間絶縁膜１０５のＣＭＰ終了点としてＣＭＰ工程を実施して第１配線１１２及び第２配線１１４パターンの上面が平坦化された平面上に位置させる。その他の残りの構成要素は図５の断面図と同一である。
【００２７】
図７を参照すれば、第１配線１１２及び第２配線１１４が薄くて平坦化が不要であるか、第１配線１１２及び第２配線１１４の抵抗などの電気的特性の観点で金属表面が滑らかであることが要求される場合には、ＣＭＰ工程を適用せずにＭＩＭキャパシタを具現する。具体的に、第１配線１１２及び第２配線１１４は下部層間絶縁膜１０２上にパターニングによって形成された配線パターンである。そして、下部電極１２０は第１配線１１２とは分離され、第２配線１１４と直接接触するようにパターニングされる。第１配線１１２と下部電極１２０との電気的な絶縁が誘電体膜１３０によって行われる。残りの構造は図
５と同一である。
【００２８】
図８は、図３の等価回路図に示された本発明の第１実施例によるＭＩＭキャパシタを具現するための第２レイアウトである。第２配線の上面を露出させるためのコンタクトホールパターンＣ／Ｈ２をさらに具備する点において、図４の第１レイアウトと差があり、残りのパターンは同一である。
【００２９】
図８の第２レイアウトを使用して具現したＭＩＭキャパシタの断面構造は第２レイアウトのＢ−Ｂ’線に沿って切断した断面図である図９ないし図１１のように多様な形態を有しうる。
【００３０】
図９を参照すれば、下部電極１２０は第１及び第２配線１１２、１１４が組み込まれている層間絶縁膜１０５上に形成された他の層間絶縁膜１１５上に形成される。そしてね下部電極１２０は他の層間絶縁膜１１５内に形成されて第２配線１１４を露出させるコンタクトホールＣ／Ｈ２を通じて第２配線１１４と接触し、上部電極１４０が誘電体膜１３０及び他の層間絶縁膜１１５内に形成されたコンタクトホールＣ／Ｈ１を通じて第１配線１１２と接触する点を除いては図５の構造と同一である。この場合にもコンタクトホールＣ／Ｈ１が誘電体膜１３０及び他の層間絶縁膜１１５内にだけ形成されるので、アスペクト比が小さい長所がある。
【００３１】
図１０を参照すれば、第１配線１１２及び第２配線１１４の上面が平坦化された平面上に位置させるために層間絶縁膜１０５をＣＭＰして第１配線１１２及び第２配線１１４を平坦化された層間絶縁膜１０５内に組み込む点でのみ図９と異なり、残りの構造は同一である。
【００３２】
図１１を参照すれば、第１配線１１２及び第２配線１１４をパターニングした後、ＣＭＰ工程を適用せずに基板全面に他の層間絶縁膜１１５を形成した構造という点でのみ図９と異なり、残りの構造は同一である。
【００３３】
図１２及び図１３は、図３の等価回路図に示された本発明の第１実施例によるＭＩＭキャパシタを具現するための第３及び第４レイアウトである。コンタクトホールパターンが１つのパターンではなく、分割された多数のコンタクトホールパターンＣ／Ｈ１’、Ｃ／Ｈ２’で構成されている点で第１及び第２レイアウトと差がある。
【００３４】
図１４は、本発明の第２実施例によるＭＩＭキャパシタ２００の等価回路図である。ＭＩＭキャパシタ２００はＭｎレベルの下部電極及びＭｎ＋１レベルの上部電極で構成される。Ｍｎ＋１レベルの上部電極にはＭｎレベルの下部電極より下部レベルであるＭｎ−１レベルの配線を通じて第１電圧Ｖ１が印加される。Ｍｎレベルの下部電極にはＭｘレベル（ここで、ｘ＞ｎ＋１）の配線を通じて第２電圧Ｖ２が印加される。
【００３５】
図１４の等価回路図に示された本発明の第２実施例によるＭＩＭキャパシタ２００は、図１５または図１６のような第１または第２レイアウトを使用して具現できる。図１５で、２１２は第１電圧Ｖ１が印加される第１配線パターンを、２２０は下部電極パターンを、２４０は上部電極パターンを、Ｃ／Ｈ１は第１配線を露出させるためのコンタクトホールパターンを、Ｃ／Ｈ３は下部電極を露出させるためのコンタクトホールパターンをそれぞれ示す。図１６は、図１５に比べてキャパシタの有効電極として使われる面積を最大化するためのレイアウトである。したがって、下部電極パターン２２０が方形領域の外部に突出部をさらに具備し、下部電極を露出させるためのコンタクトホールパターンＣ／Ｈ３が突出部に配列される点でのみ、第１レイアウトと異なるだけで、残りのパターンの基本的な配列は同一である。図１２及び図１３と同じように、コンタクトホールパターンＣ／Ｈ２、Ｃ／Ｈ３が多数の分割されたパターンで構成できることはもとよりである。
【００３６】
第２実施例を具現するための第１または第２レイアウトである図１５または図１６を使用して具現したＭＩＭキャパシタの断面構造は第１または第２レイアウトのＣ−Ｃ’線に沿って切断した断面図である図１７ないし図１９のように多様な形態を有しうる。
【００３７】
図１７を参考すれば、上部電極２４０は下部電極２２０と重なるように配置されており、下部及び上部電極２２０、２４０対間に誘電体膜２３０が介在されてＭＩＭキャパシタを構成している。第１電圧Ｖ１が印加される第１配線２１２の上面を露出させるコンタクトホールＣ／Ｈ１を通じて上部電極２４０が第１配線２１２と接触する。上部電極２４０はＭｎ＋１レベルの導電層で構成され、第１配線２１２はＭｎ−１レベルの導電層で構成される。また、下部電極２２０はＭｎレベルの導電層で構成される。そして、上部層間絶縁膜２５５、２５０及び誘電体膜２３０内に形成されて下部電極２２０の上面を露出させるコンタクトホールＣ／Ｈ３を埋め込むコンタクトプラグＣ／Ｐ＿２２０を通じて第２電圧Ｖ２を印加するための上部の第２配線ＭＸ（図示せず）と接触する。このように下部電極２２０をコンタクトプラグＣ／Ｐ＿２２０を通じて連結しても誘電体膜の厚さを最小化するための本発明の主な技術的課題が達成できる。
【００３８】
図１８は、第１配線２１２の上面を平坦化された平面上に位置させるために層間絶縁膜２０５をＣＭＰして第１配線２１２が平坦化された層間絶縁膜２０５内に組み込んだ構造であり、図１９は下部層間絶縁膜２０２上に第１配線２１２パターンを形成した後、ＣＭＰ工程を適用せずに他の層間絶縁膜２１５によって第１配線２１２と下部電極２２０とを絶縁させた構造という点でのみそれぞれ図１７と異なり、残りの構造は同一である。
【００３９】
図２０は、本発明の第３実施例によるＭＩＭキャパシタ３００の等価回路図である。ＭＩＭキャパシタ３００はＭｎレベルの下部電極及びＭｎ＋１レベルの上部電極で構成される。Ｍｎ＋１レベルの上部電極には下部電極と同一レベルであるＭｎレベルの配線を通じて第１電圧Ｖ１が印加される。Ｍｎレベルの下部電極にはＭｘレベル（ここで、ｘ＞ｎ＋１）の配線を通じて第２電圧Ｖ２が印加される。
【００４０】
図２０の等価回路図に示された本発明の第３実施例によるＭＩＭキャパシタ３００は図２１または図２２のような第１または第２レイアウトを使用して具現できる。図２１で３２０は下部電極パターンを、３２２は第１電圧Ｖ１が印加される第１配線パターンを、３４０は上部電極パターンを、Ｃ／Ｈ１は第１配線を露出させるためのコンタクトホールパターンを、Ｃ／Ｈ２は下部電極を露出させるためのコンタクトホールパターンをそれぞれ示す。図２２は、図２１に比べてキャパシタの有効電極として使われる面積を最大化するためのレイアウトである。したがって、下部電極パターン２２０が方形領域の外部に突出部をさらに具備し、下部電極を露出させるためのコンタクトホールパターンＣ／Ｈ３が突出部に配列される点でのみ、第１レイアウトと異なるだけで残りのパターンの基本的な配列は同一である。図１２及び図１３と同じく、コンタクトホールパターンＣ／Ｈ２、Ｃ／Ｈ３が多数の分割されたパターンで構成できることはもとよりである。
【００４１】
第３実施例を具現するための第１または第２レイアウトである図２１または図２２を使用して具現したＭＩＭキャパシタの断面構造は第１または第２レイアウトのＤ−Ｄ’線に沿って切断した断面図である図２３ないし図２５のように多様な形態を有しうる。
【００４２】
図２３を参照すれば、上部電極３４０は下部電極３２０と重なるように配置されており、下部及び上部電極３２０、３４０対間に誘電体膜３３０が介在されてＭＩＭキャパシタを構成している。誘電体膜３３０内に形成されて第１配線３２２を露出させるコンタクトホールＣ／Ｈ１を通じて上部電極３４０が第１電圧Ｖ１が印加される第１配線３２２と接触する。上部電極３４０はＭｎ＋１レベルの導電層で構成され、第１配線３２２はＭｎレベルの導電層で構成される。下部電極３２０もまたＭｎレベルの導電層で構成される。そして、層間絶縁膜３５５、３５０及び誘電体膜３３０内に形成されて下部電極３２０の上面を露出させるコンタクトホールＣ／Ｈ３を埋め込むコンタクトプラグＣ／Ｐ＿３２０を通じて第２電圧Ｖ２を印加するための上部の第２配線Ｍｘ（図示せず）と連結される。
【００４３】
望ましくは、下部電極３２０及び第１配線３２２の上面は平坦化された平面上にあることが段差の最小化側面で望ましい。したがって、図２３の断面図のように下部電極３２０及び第１配線３２２は絶縁膜３０５内に形成されたトレンチＴｂ、Ｔ２内に導電膜を蒸着した後、ＣＭＰ工程によって平坦化したダマシン配線である。ダマシン配線は円に示された一部拡大図のようにトレンチＴｂ、Ｔ２の内壁及び底面に形成された障壁金属膜３１０及びトレンチＴｂ、Ｔ２を埋め込む平坦化された導電膜３１１よりなる。第１配線３２２と他の配線層間の相互連結関係及びＭｎ＋１レベル以後の配線層の詳細なる内容は各アプリケーションによって特定される。
【００４４】
図２４を参照すれば、下部電極３２０及び第１配線３２２が下部層間絶縁膜３０２上に位置し、ＣＭＰによって平坦化された層間絶縁膜３０５内に組み込まれた構造という点でのみ図２３と異なり、残りの構造は同一である。
【００４５】
図２５を参照すれば、下部層間絶縁膜３０２上にパターニングによって形成された下部電極３２０及び第１配線３２２パターンの厚さが薄くて誘電体膜３３０だけでも下部電極３２０と第１配線３２２パターンとの電気的な絶縁が可能であれば、ＣＭＰによって平坦化された層間絶縁膜３０５を省略し、ＭＩＭキャパシタが具現できる。
【００４６】
以下、図２６ないし図２９を参照して本発明の第１実施例によるＭＩＭキャパシタを具現するための第１レイアウトである図４を使用して図５に示されたＭＩＭキャパシタを製造する方法を説明する。
【００４７】
まず、図２６のように、下部にＭｎ−２レベルの配線層（図示せず）を具備する基板（図示せず）上に形成された層間絶縁膜１０５内に第１及び第２配線が形成される領域を定義するトレンチＴ１、Ｔ２を形成した後、第１及び第２トレンチＴ１、Ｔ２の内壁と底部とに障壁膜１１０を形成する。障壁膜１１０に遷移金属膜、遷移金属合金膜または遷移金属化合物膜及びこれらの組合より成る群から選択された何れか１つが形成できる。例えば、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜が使用できる。障壁膜１１０は後続工程で第１及び第２トレンチＴ１、Ｔ２に埋め込まれる金属膜の金属原子が層間絶縁膜１０５内に広がることを防ぐ。次いで、障壁膜１１０が形成された第１及び第２トレンチＴ１、Ｔ２を完全に埋め込む導電膜１１１、例えば金属膜を形成する。導電膜としては低抵抗物質でダマシン工程に適合した物質であれば、いかなる物質でも適用可能である。
【００４８】
導電膜として、Ｃｕ膜を形成する場合を例に挙げて説明する。まず、障壁膜１１０が形成された第１及び第２トレンチＴ１、Ｔ２の内壁と底部とにＣｕ種子膜を形成する。次に、第１及び第２トレンチＴ１、Ｔ２を完全に埋め込むＣｕ膜１１１を電気メッキ法によって形成する。
【００４９】
次いで、図２７のように、層間絶縁膜１０５の上面が表れるように導電膜１１１と障壁膜１１０との上面をＣＭＰで平坦化する。その結果、Ｍｎ−１レベルの配線層に該当し、平坦化されて段差のない第１配線１１２及び第２配線１１４が完成される。
【００５０】
次いで、Ｍｎレベルの導電膜を基板全面に蒸着した後、これを通常の写真エッチング工程でパターニングして下部電極１２０を形成する。下部電極１２０が第２配線１１４と直接接触するようにパターニングする。下部電極１２０用導電膜としては金属膜、金属合金膜、金属化合物膜及びこれらの組合せ膜より成る群から選択された何れか１つが形成できる。例えば、Ａｌ膜、Ｔａ膜、ＴａＮ膜、ＴａＳｉＮ膜、ＴｉＮ膜、ＴｉＳｉＮ膜、ＷＮ膜、ＷＳｉＮ膜及びこれらの組合せ膜が使用できる。また、前述した膜とＣｕ膜またはＣｕ合金膜との組合せより成る二重膜、三重膜などが使用できる。例えば、Ｔａ膜とＣｕ膜との二重膜、ＴａＮ膜とＣｕ膜との二重膜、Ｔａ膜、ＴａＮ膜とＣｕ膜との三重膜、ＴｉＮ膜、ＡｌＣｕ膜及びＴｉＮ膜の三重膜より成る組合せ膜が使用できる。
【００５１】
次いで、図２８に図示されているように、下部電極１２０が形成されている結果物全面に誘電体膜１３０を形成した後、誘電体膜１３０をパターニングして第１配線１１２を露出させるコンタクトホールＣ／Ｈ１を形成する。誘電体膜１３０はＭＩＭキャパシタのキャパシタンスを向上させるのに適合した高誘電率物質であれば、その種類に拘らない。現在、広く使われる誘電体膜としては、ＳｉＯ２膜、ＳｉＸＮＹ膜、ＳｉＸＣＹ膜、ＳｉＸＯＹＮＺ膜、ＳｉＸＯＹＣＺ膜、ＡｌｘＯｙ膜、ＨｆｘＯｙ膜、ＴａｘＯｙ膜などが挙げられる。下部電極１２０がＣｕ成分を含む場合には、ＳｉＸＮＹ膜、ＳｉＸＣＹ膜の単一膜または所定の酸化膜と組合わされた二重膜で形成するのが望ましい。例えば、誘電体膜１３０としてＳｉＸＮＹ膜とＳｉＸＯＹＣＺ膜との二重膜、ＳｉＸＮＹ膜とＴＥＯＳ膜との二重膜、ＳｉＸＮＹ膜とＰＥＯＸ膜との二重膜、ＳｉＸＣＹ膜とＳｉＸＯＹＣＺ膜との二重膜、ＳｉＸＣＹ膜とＴＥＯＳ膜との二重膜、またはＳｉＸＣＹ膜とＰＥＯＸ膜の二重膜などで形成できる。このように、誘電膜をＳｉＸＮＹと酸化膜との二重膜またはＳｉＸＣＹ膜と酸化膜との二重膜で形成すれば、キャパシタの漏れ電流特性が改善できる。
【００５２】
キャパシタのキャパシタンスは下記式で計算される。
Ｃ＝ε×｛Ａ／ｄ｝      …（１）
（ここで、Ｃはキャパシタンス、εは誘電率、Ａはプレート有効面積、ｄはプレート間の間隔）
【００５３】
数式１で分かるように、キャパシタンスを増加させる方法はキャパシタ電極の有効面積（Ａ）を広める方法、電極間の間隔ｄを狭める方法及び誘電率εの大きい誘電膜を使用する方法がある。
【００５４】
すなわち、所望のキャパシタンスによって誘電体膜１３０の形成厚さは変わりうる。使用する膜質が誘電率が３.９であるＳｉＯ２である時には約３４５Åの厚さで形成し、使用する膜質の誘電率が７.５であるＳｉＸＮＹである時には約６６４Åの厚さで形成すれば、単位面積当たりキャパシタンスが１.０ｆＦ／μm２となる。
【００５５】
次いで、上部電極を形成するためのＭｎ＋１レベルの導電膜を基板全面に蒸着した後、これを通常の写真エッチング工程でパターニングして第１配線１１２とコンタクトホールＣ／Ｈ１を通じて接触する上部電極１４０を形成する。下部電極１２０用導電膜に使われた物質の何れも上部電極１４０用導電膜に使われうる。
【００５６】
以後、図２９のように、上部電極１４０を保護するためのキャッピング膜１５０と層間絶縁膜１５５とを順に形成する。キャッピング膜１５０と層間絶縁膜１５５とではＴＥＯＳ膜、ＰＥＯＸ膜、ＳｉＸＯＹＣＺ膜、ＳｉＸＯＹＦＺ膜、またはＳｉｘＮｙ膜などを形成する。第１配線１１２及び第２配線１１４と他の配線層間の相互連結関係及びＭｎ＋１レベル以後の配線層の製造工程は各アプリケーションによって特定される。
【００５７】
図３０ないし図３１は、本発明の第１実施例によるＭＩＭキャパシタを具現するための第１レイアウトである図４を使用して図６に示されたＭＩＭキャパシタを製造する方法を説明するための断面図である。
【００５８】
まず、図３０のように、下部層間絶縁膜１０２上にＭｎ−１レベルの導電膜を形成した後、通常の写真エッチング工程でパターニングして第１配線１１２及び第２配線１１４を形成する。次いで、第１配線及び第２配線１１２、１１４を絶縁させるための層間絶縁膜１０５を所定厚さに形成する。
【００５９】
次いで、図３１のように、第１及び第２配線１１２、１１４の上面を終了点とするＣＭＰ工程を実施して相互電気的に絶縁され、平坦化された第１及び第２配線１１２、１１４を完成する。
【００６０】
以後の工程は図２７ないし図２９を参照して説明した工程によってＭＩＭキャパシタを完成する。
【００６１】
図７、図９ないし図１１、図１７ないし図１９及び図２３及び図２４の断面構造を有するＭＩＭキャパシタは前述した製造方法に基づいて半導体素子製造分野の当業者に公知された任意の方法で多様に形成できる。
【００６２】
以下、図３２を参照して図２５に図示されている本発明の第３実施例によるＭＩＭキャパシタを製造する方法を説明する。
【００６３】
まず、下部層間絶縁膜３０２上にＭｎレベルの導電膜を形成した後、通常の写真エッチング工程でパターニングして下部電極３２０及び第１配線３２２パターンを形成する。次いで、誘電体膜３３０を積層した後、これをパターニングして第１配線３２２を露出させるコンタクトホールＣ／Ｈ１を形成する。以後の工程は半導体素子製造分野の当業者に公知された任意の方法で多様に進行して図２５のような断面構造のＭＩＭキャパシタを形成する。
【００６４】
以上、本発明を望ましい実施例を挙げて詳細に説明したが、本発明は前記実施例に限定されず、ＭＩＭキャパシタを構成する各構成要素の厚さ、サイズ、構成物質、これらの形成方法及びエッチング方法などは本発明の技術的思想内で当業者によって色々な変形が可能であることは当然である。
【産業上の利用可能性】
【００６５】
本発明は、ＤＲＡＭ及びＤＲＡＭとロジックとが融合された素子を含むロジック、アナログ、またはこれらの融合回路に適用される。
【符号の説明】
【００６６】
１００  ＭＩＭキャパシタ
Ｍｎ＋１  ｎ＋１番目（ｎは整数）の配線層のレベル
Ｍｎ−１  ｎ−１番目（ｎは整数）の配線層のレベル
Ｖ１  第１電圧
Ｖ２  第２電圧
【図１】
0005568494.tif 000002
【図２】
0005568494.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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