(57)【特許請求の範囲】
【請求項１】
半導体基板に形成された第１電界効果トランジスタとバイポーラトランジスタから構成される半導体素子を備え、
前記半導体素子を構成する前記第１電界効果トランジスタは、
（ａ）前記半導体基板内に設けられた第１ソース領域となる第１導電型の第１半導体領域と、
（ｂ）前記半導体基板内で前記第１半導体領域と離間して設けられた第１ドレイン領域となる前記第１導電型の第２半導体領域と、
（ｃ）前記第１半導体領域と前記第２半導体領域の間の前記半導体基板内に形成された前記第１導電型とは逆導電型である第２導電型の第１チャネル領域と、
（ｄ）前記第１チャネル領域上に形成された第１ゲート絶縁膜と、
（ｅ）前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し、
前記半導体素子を構成する前記バイポーラトランジスタは、
（ｆ）前記第２半導体領域に内包されるように形成されたエミッタ領域となる前記第２導電型の第３半導体領域と、
（ｇ）ベース領域となる前記第１導電型の前記第２半導体領域と、
（ｈ）コレクタ領域となる前記第２導電型の前記半導体基板とを有する半導体装置であって、
前記第２半導体領域と前記第３半導体領域の境界領域にトンネル接合が形成され、
前記トンネル接合とは、順方向に所定電圧以下の順バイアスを印加した場合にも、電流が流れないのではなく、バンド間トンネリングに起因した電流が流れ、かつ、逆バイアスを印加した時に一定の電流抑制機能を有する接合であることを特徴とする半導体装置。
【請求項２】
請求項１記載の半導体装置であって、
前記第３半導体領域の不純物濃度は前記第２半導体領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項３】
請求項２記載の半導体装置であって、
前記第３半導体領域の不純物濃度は、１０20／ｃｍ3のオーダーであり、
前記第２半導体領域の不純物濃度は、１０19／ｃｍ3のオーダーであることを特徴とする半導体装置。
【請求項４】
支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された活性層よりなるＳＯＩ基板に形成された第１電界効果トランジスタとバイポーラトランジスタから構成される半導体素子を備え、
前記半導体素子を構成する前記第１電界効果トランジスタは、
（ａ）前記活性層内に設けられた第１ソース領域となる第１導電型の第１半導体領域と、
（ｂ）前記活性層内で前記第１半導体領域と離間して設けられた第１ドレイン領域となる前記第１導電型の第２半導体領域と、
（ｃ）前記第１半導体領域と前記第２半導体領域の間の前記活性層内に形成された第１チャネル領域となる前記第１導電型とは逆導電型である第２導電型の第１ボディ領域と、
（ｄ）前記第１ボディ領域上に形成された第１ゲート絶縁膜と、
（ｅ）前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有し、
前記半導体素子を構成する前記バイポーラトランジスタは、
（ｆ）前記第２半導体領域に内包されるように形成されたエミッタ領域となる前記第２導電型の第３半導体領域と、
（ｇ）ベース領域となる前記第１導電型の前記第２半導体領域と、
（ｈ）コレクタ領域となる前記第２導電型の前記ボディ領域とを有する半導体装置であって、
前記第２半導体領域と前記第３半導体領域の境界領域にトンネル接合が形成され、
前記トンネル接合とは、順方向に所定電圧以下の順バイアスを印加した場合にも、電流が流れないのではなく、バンド間トンネリングに起因した電流が流れ、かつ、逆バイアスを印加した時に一定の電流抑制機能を有する接合であることを特徴とする半導体装置。
【請求項５】
請求項４記載の半導体装置であって、
前記第３半導体領域の不純物濃度は前記第２半導体領域の不純物濃度よりも高いことを特徴とする半導体装置。
【請求項６】
請求項５記載の半導体装置であって、
前記第３半導体領域の不純物濃度は、１０20／ｃｍ3のオーダーであり、
前記第２半導体領域の不純物濃度は、１０19／ｃｍ3のオーダーであることを特徴とする半導体装置。
【請求項７】
請求項４記載の半導体装置であって、
前記第１半導体領域は、前記埋め込み絶縁層まで達しておらず、かつ、前記第１半導体領域の前記第２半導体領域側とは反対側に前記埋め込み絶縁層まで達する前記第２導電型の第４半導体領域が形成されており、
前記第４半導体領域と前記第１ボディ領域とは電気的に接続されていることを特徴とする半導体装置。
【請求項８】
請求項７記載の半導体装置であって、
前記第１半導体領域と前記第４半導体領域の両方に接するように、前記第１半導体領域および前記第４半導体領域上にプラグが形成されており、
前記プラグを介して前記第１半導体領域と前記第１ボディ領域に同じ電位が印加されることを特徴とする半導体装置。
【請求項９】
請求項４記載の半導体装置であって、
前記第１半導体領域は、前記埋め込み絶縁層まで達しておらず、かつ、前記第１半導体領域と前記埋め込み絶縁層の間に前記第２導電型の第５半導体領域が形成されており、
前記第１半導体領域と前記第５半導体領域とはオーミック接触していることを特徴とする半導体装置。
【請求項１０】
請求項９記載の半導体装置であって、
前記オーミック接触とは、整流作用がなく、かつ、電流・電圧特性が抵抗性を示す接触であることを特徴とする半導体装置。
【請求項１１】
請求項１記載の半導体装置であって、
前記半導体装置は、複数の前記半導体素子を有し、
複数の前記半導体素子は、第１半導体素子と第２半導体素子を含み、
前記第１半導体素子は、前記第１導電型がＮ型であり、かつ、前記第２導電型がＰ型である前記半導体素子であり、
前記第２半導体素子は、前記第１導電型がＰ型であり、かつ、前記第２導電型がＮ型である前記半導体素子であることを特徴とする半導体装置。
【請求項１２】
請求項１１記載の半導体装置であって、
前記第１半導体素子と前記第２半導体素子がインバータを構成していることを特徴とする半導体装置。
【請求項１３】
請求項１２記載の半導体装置であって、
前記インバータは、ＳＲＡＭのメモリセルに使用されることを特徴とする半導体装置。
【請求項１４】
請求項１記載の半導体装置であって、
前記半導体装置は、複数の前記半導体素子を有し、
複数の前記半導体素子の中には、低電圧で動作する低電圧半導体素子と、前記低電圧より高い高電圧で動作する高電圧半導体素子が含まれていることを特徴とする半導体装置。
【請求項１５】
請求項１記載の半導体装置であって、
前記半導体装置は、前記半導体素子とは別の第２電界効果トランジスタを有し、
前記第２電界効果トランジスタは、
（ｉ）前記半導体基板内に設けられた第２ソース領域と、
（ｊ）前記半導体基板内で前記第２ソース領域と離間して設けられた第２ドレイン領域と、
（ｋ）前記第２ソース領域と前記第２ドレイン領域の間の前記半導体基板内に形成された第２チャネル領域と、
（ｌ）前記第２チャネル領域上に形成された第２ゲート絶縁膜と、
（ｍ）前記第２ゲート絶縁膜上に形成された第２ゲート電極とを有することを特徴とする半導体装置。
【請求項１６】
半導体基板に形成されたメモリトランジスタとバイポーラトランジスタから構成されるメモリセルを備え、
前記メモリセルを構成する前記メモリトランジスタは、
（ａ）前記半導体基板内に設けられたソース領域となる第１導電型の第１半導体領域と、
（ｂ）前記半導体基板内で前記第１半導体領域と離間して設けられたドレイン領域となる前記第１導電型の第２半導体領域と、
（ｃ）前記第１半導体領域と前記第２半導体領域の間の前記半導体基板内に形成された前記第１導電型とは逆導電型である第２導電型のチャネル領域と、
（ｄ）前記チャネル領域上に形成された第１電位障壁膜と、
（ｅ）前記第１電位障壁膜上に形成された電荷蓄積膜と、
（ｆ）前記電荷蓄積膜上に形成された第２電位障壁膜と、
（ｇ）前記第２電位障壁膜上に形成されたゲート電極とを有し、
前記メモリセルを構成する前記バイポーラトランジスタは、
（ｈ）前記第２半導体領域に内包されるように形成されたエミッタ領域となる前記第２導電型の第３半導体領域と、
（ｉ）ベース領域となる前記第１導電型の前記第２半導体領域と、
（ｊ）コレクタ領域となる前記第２導電型の前記半導体基板とを有する不揮発性半導体記憶装置であって、
前記第２半導体領域と前記第３半導体領域の境界領域にトンネル接合が形成され、
前記トンネル接合とは、順方向に所定電圧以下の順バイアスを印加した場合にも、電流が流れないのではなく、バンド間トンネリングに起因した電流が流れ、かつ、逆バイアスを印加した時に一定の電流抑制機能を有する接合であることを特徴とする不揮発性半導体記憶装置。
【請求項１７】
請求項１６記載の不揮発性半導体記憶装置であって、
前記第３半導体領域の不純物濃度は前記第２半導体領域の不純物濃度よりも高いことを特徴とする不揮発性半導体記憶装置。
【請求項１８】
請求項１７記載の不揮発性半導体記憶装置であって、
前記第３半導体領域の不純物濃度は、１０20／ｃｍ3のオーダーであり、
前記第２半導体領域の不純物濃度は、１０19／ｃｍ3のオーダーであることを特徴とする不揮発性半導体記憶装置。
【請求項１９】
請求項１６記載の不揮発性半導体記憶装置であって、
前記電荷蓄積膜は、導体膜から形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２０】
請求項１６記載の不揮発性半導体記憶装置であって、
前記電荷蓄積膜は、トラップ準位を有する絶縁膜から形成されていることを特徴とする不揮発性半導体記憶装置。
【請求項２１】
（ａ）半導体基板を用意する工程と、
（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、
（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、
（ｄ）前記（ｃ）工程後、前記半導体基板内に第１導電型不純物を導入することにより、第１導電型の第１半導体領域および前記第１導電型の第２半導体領域を互いに離間して形成する工程と、
（ｅ）前記（ｄ）工程後、前記半導体基板内に第２導電型不純物を導入することにより、前記第２半導体領域に内包されるように、第１導電型とは逆導電型の第２導電型の第３半導体領域を形成する工程と、
（ｆ）前記（ｅ）工程後、前記第１半導体領域および前記第２半導体領域に導入した前記第１導電型不純物と、前記第３半導体領域に導入した前記第２導電型不純物を活性化するための熱処理を実施する工程とを備え、
前記（ｄ）工程で前記第１半導体領域および前記第２半導体領域に導入する前記第１導電型不純物の濃度、前記（ｅ）工程で前記第３半導体領域に導入する前記第２導電型不純物の濃度、および、前記（ｆ）工程で実施する熱処理を調整することにより、前記第２半導体領域と前記第３半導体領域の境界領域にトンネル接合を形成し、
前記トンネル接合とは、順方向に所定電圧以下の順バイアスを印加した場合にも、電流が流れないのではなく、バンド間トンネリングに起因した電流が流れ、かつ、逆バイアスを印加した時に一定の電流抑制機能を有する接合であることを特徴とする半導体装置の製造方法。
【請求項２２】
請求項２１記載の半導体装置の製造方法であって、
前記（ｆ）工程で実施する熱処理は、レーザ・スパイク・アニールであることを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体装置およびその製造技術ならびに不揮発性半導体記憶装置に関し、特に、低電圧で動作可能な半導体装置およびその製造技術ならびに不揮発性半導体記憶装置に適用して有効な技術に関する。
【背景技術】
【０００２】
特開２００９−２９００９５号公報（特許文献１）には、大規模集積回路に用いられているプレーナ型のロジック回路用ＭＯＳＦＥＴ（Metal Oxide Semiconductor Field Effect Transistor）において、ドレイン拡散層電極のなかに、ダイオード素子と抵抗素子が並列配置されるように形成する技術が記載されている。これにより、低電圧であっても、ゲート電圧変化に対してドレイン電流が急峻な変化を示す高性能トランジスタを実現できるとしている。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−２９００９５号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
２０世紀末から２１世紀にかけて、ＣＭＯＳ（Complementary MOS）デバイスを縮小し、集積度を高めることで、飛躍的に情報処理能力を高めた半導体集積回路（半導体チップ）が実現されてきた。ＣＭＯＳデバイスの縮小には、ＭＯＳＦＥＴの構造が極めてシンプルであったこと、また、加工に用いるプレーナ技術の継続的な進歩が大きな役割を果たしてきたものと考えることができる。この集積度の増大は、半導体チップの消費電力を増大させることになるため、デバイスのサイズを縮小させるとともに、使用電圧を低下させる“スケーリング”が行われてきた。論理回路に用いられるいわゆる“ロジックＣＭＯＳ”の電源電圧としては、例えば、９０ｎｍプレーナ技術世代では、１．２Ｖ、さらに先の４５ｎｍ世代では１Ｖといった電圧設定が行われている。この様子は、例えばＩｎｔｅｒｎａｔｉｏｎａｌ  Ｔｅｃｈｎｏｌｏｇｙ  Ｒｏａｄｍａｐ  ｆｏｒ  Ｓｅｍｉｃｏｎｄｕｃｔｏｒ(ＩＴＲＳ)２００５年版に見ることができる。この文献にも示されているが、さらにデバイスサイズを縮小してゆくには、１Ｖ以下まで電圧を下げることが必要になるものと考えられる。
【０００５】
しかし、１Ｖ以下の電圧でＭＯＳＦＥＴを動作させるには、スイッチング特性が大きな課題になるものと考えられている。ＭＯＳＦＥＴのスイッチングは、ゲート電極にゲート電圧を加えることで、ＭＯＳＦＥＴのオン・オフを変化させている。これは、ある電圧（閾値）を境にＭＯＳＦＥＴのチャネルの伝導性が急激に変化することを用いたものである。この変化をチャネル電流の変化として評価するＳｕｂｔｈｒｅｓｈｏｌｄ  Ｓｗｉｎｇ（以下、Ｓ値という）を用いると、Ｓ値は約１００ｍＶ／桁になっている。すなわち、０．１Ｖ程度のゲート電圧を加えることで、チャネル電流を１桁増大させることができる。このため、Ｓ値が小さいほど、急峻なスイッチング特性を示すことになる。ＭＯＳＦＥＴでは、１Ｖの電圧に対して１０桁程度、チャネル電流の大きさが変化することから、充分に急峻なスイッチング特性を得ることができており、ＭＯＳＦＥＴは、デジタル回路動作の基本素子となっている。
【０００６】
このＳ値については、ゲート電極の電界効果により誘起されるチャネル電荷により支配されていることが知られている。すなわち、チャネル表面状態がボルツマン分布に従うことから、理想的なＭＯＳＦＥＴが実現した場合に、Ｓ値は、Ｓ＝２．３ｋＴ／ｑと表すことができる。ここにｋはボルツマン定数、Ｔは温度、ｑは電子電荷である。例えば、室温（３００°Ｋ）において、Ｓ値は５９．５ｍＶをとることになる。ＭＯＳＦＥＴにおいては、Ｓ値をこれ以下にすることはできないため、ＭＯＳＦＥＴの課題のなかで、６０ｍＶの壁として知られている問題になっている。
【０００７】
先に述べたように、消費電力を低減するために電源電圧を低下させることが行なわれるが、電源電圧を低下させる上で、このＳ値に下限があることは大きな障害となる。例えば、電源電圧を０．３Ｖに設定すると、５桁のオン・オフ比をとることが限界になることを示している。実際のＭＯＳＦＥＴにおいては、これに閾値のバラツキなどの効果が加わることから、さらに、オン・オフ比が低下することになり、良好な回路動作を得ることができなくなる。
【０００８】
これまで、Ｓ値を改善（低減）させた低Ｓ値デバイスの新たな構造の提案が行われてきている。例えば、２００２年にＰｌｕｍｍｅｒ等は、Ｉｎｔｅｒｎａｔｉｏｎａｌ  Ｅｌｅｃｔｒｏｎ  Ｄｅｖｉｃｅ  Ｍｅｅｔｉｎｇにおいて、Ｉ−ＭＯＳと呼ばれる構造の提案を行っている(２００２年アイ・イー・イー  インターナショナル  エレクトロン  デバイシーズ  ミーティング  テクニカル  ダイジェスト  ２８９頁から２９１頁 (IEEE International Electron Devices Meeting Technical Digest pp. 289-292, 2002))。Ｉ−ＭＯＳでは、高電界によりアバランシェ現象を起こすことで、電荷量を増幅させ、ボルツマン分布で規定される電荷を超える電荷を得ることが行われている。
【０００９】
しかし、この原理では、増幅させて発生させた電荷のゲート電極による制御性が劣化すること、また、高電界を発生させるため、高い電圧が必要になる。これらは、本発明が解決すべき課題として考えている電力低減のための電源電圧低減と逆行している。そのため、これまで提案されてきた低Ｓ値デバイス構造は、本発明の取り扱う分野では用いることはできないものと考えられる。すなわち、増幅作用を用いる素子では、半導体のバンドギャップに比べ大きな電圧をかけることが通常行われることから、バンドギャップに比べ、小さな電圧下で動作する状態において、有効に働く半導体素子を開発する必要がある。
【００１０】
本発明の目的は、これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶ／桁より小さな値をもつ半導体素子を提供することにある。
【００１１】
本発明の前記ならびにその他の目的と新規な特徴は、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１２】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１３】
本発明における半導体装置は、半導体基板に形成された第１電界効果トランジスタとバイポーラトランジスタから構成される半導体素子を備える。このとき、前記半導体素子を構成する前記第１電界効果トランジスタは、（ａ）前記半導体基板内に設けられた第１ソース領域となる第１導電型の第１半導体領域と、（ｂ）前記半導体基板内で前記第１半導体領域と離間して設けられた第１ドレイン領域となる前記第１導電型の第２半導体領域とを有する。そして、（ｃ）前記第１半導体領域と前記第２半導体領域の間の前記半導体基板内に形成された前記第１導電型とは逆導電型である第２導電型の第１チャネル領域と、（ｄ）前記第１チャネル領域上に形成された第１ゲート絶縁膜と、（ｅ）前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有する。また、前記半導体素子を構成する前記バイポーラトランジスタは、（ｆ）前記第２半導体領域に内包されるように形成されたエミッタ領域となる前記第２導電型の第３半導体領域と、（ｇ）ベース領域となる前記第１導電型の前記第２半導体領域と、（ｈ）コレクタ領域となる前記第２導電型の前記半導体基板とを有する。ここで、前記第２半導体領域と前記第３半導体領域の境界領域にトンネル接合が形成されていることを特徴とするものである。
【００１４】
また、本発明における半導体装置は、支持基板と、前記支持基板上に形成された埋め込み絶縁層と、前記埋め込み絶縁層上に形成された活性層よりなるＳＯＩ基板に形成された第１電界効果トランジスタとバイポーラトランジスタから構成される半導体素子を備える。このとき、前記半導体素子を構成する前記電界効果トランジスタは、（ａ）前記活性層内に設けられた第１ソース領域となる第１導電型の第１半導体領域と、（ｂ）前記活性層内で前記第１半導体領域と離間して設けられた第１ドレイン領域となる前記第１導電型の第２半導体領域とを有する。さらに、（ｃ）前記第１半導体領域と前記第２半導体領域の間の前記活性層内に形成された第１チャネル領域となる前記第１導電型とは逆導電型である第２導電型の第１ボディ領域と、（ｄ）前記第１ボディ領域上に形成された第１ゲート絶縁膜と、（ｅ）前記第１ゲート絶縁膜上に形成された第１ゲート電極とを有する。また、前記半導体素子を構成する前記バイポーラトランジスタは、（ｆ）前記第２半導体領域に内包されるように形成されたエミッタ領域となる前記第２導電型の第３半導体領域と、（ｇ）ベース領域となる前記第１導電型の前記第２半導体領域と、（ｈ）コレクタ領域となる前記第２導電型の前記ボディ領域とを有する。ここで、前記第２半導体領域と前記第３半導体領域の境界領域にトンネル接合が形成されていることを特徴とするものである。
【００１５】
さらに、本発明における不揮発性半導体記憶装置は、半導体基板に形成されたメモリトランジスタとバイポーラトランジスタから構成されるメモリセルを備える。そして、前記メモリセルを構成する前記メモリトランジスタは、（ａ）前記半導体基板内に設けられたソース領域となる第１導電型の第１半導体領域と、（ｂ）前記半導体基板内で前記第１半導体領域と離間して設けられたドレイン領域となる前記第１導電型の第２半導体領域と、（ｃ）前記第１半導体領域と前記第２半導体領域の間の前記半導体基板内に形成された前記第１導電型とは逆導電型である第２導電型のチャネル領域とを有する。さらに、（ｄ）前記チャネル領域上に形成された第１電位障壁膜と、（ｅ）前記第１電位障壁膜上に形成された電荷蓄積膜と、（ｆ）前記電荷蓄積膜上に形成された第２電位障壁膜と、（ｇ）前記第２電位障壁膜上に形成されたゲート電極とを有する。また、前記メモリセルを構成する前記バイポーラトランジスタは、（ｈ）前記第２半導体領域に内包されるように形成されたエミッタ領域となる前記第２導電型の第３半導体領域と、（ｉ）ベース領域となる前記第１導電型の前記第２半導体領域と、（ｊ）コレクタ領域となる前記第２導電型の前記半導体基板とを有する。ここで、前記第２半導体領域と前記第３半導体領域の境界領域にトンネル接合が形成されていることを特徴とするものである。
【００１６】
また、本発明における半導体装置の製造方法は、（ａ）前記半導体基板を用意する工程と、（ｂ）前記半導体基板上にゲート絶縁膜を形成する工程と、（ｃ）前記ゲート絶縁膜上にゲート電極を形成する工程と、（ｄ）前記（ｃ）工程後、前記半導体基板内に第１導電型不純物を導入することにより、第１導電型の第１半導体領域および前記第１導電型の第２半導体領域を互いに離間して形成する工程とを備える。次に、（ｅ）前記（ｄ）工程後、前記半導体基板内に第２導電型不純物を導入することにより、前記第２半導体領域に内包されるように、第１導電型とは逆導電型の第２導電型の第３半導体領域を形成する工程とを備える。続いて、（ｆ）前記（ｅ）工程後、前記第１半導体領域および前記第２半導体領域に導入した前記第１導電型不純物と、前記第３半導体領域に導入した前記第２導電型不純物を活性化するための熱処理を実施する工程とを備える。ここで、前記（ｄ）工程で前記第１半導体領域および前記第２半導体領域に導入する前記第１導電型不純物の濃度、前記（ｅ）工程で前記第３半導体領域に導入する前記第２導電型不純物の濃度、および、前記（ｆ）工程で実施する熱処理を調整することにより、前記第２半導体領域と前記第３半導体領域の境界領域にトンネル接合を形成することを特徴とするものである。
【発明の効果】
【００１７】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００１８】
これまでのＭＯＳＦＥＴと同等の集積性を維持しながら、ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶより小さな値をもつ半導体素子を提供することができる。
【図面の簡単な説明】
【００１９】
【図１】本発明の実施の形態１における半導体素子の等価回路図を示したものである。
【図２】ゲート電極に電圧を印加した場合のノードにおける電位変化を測定した結果を示すグラフである。
【図３】実施の形態１における半導体素子のドレイン電流−ゲート電圧特性を示すグラフである。
【図４】実施の形態１における半導体素子を上部から見た平面図である。
【図５】図４のＸ１−Ｘ１線で切断した断面図である。
【図６】通常のｐｎ接合とトンネル接合において、接合に印加する電圧と、接合を流れる電流の絶対値との関係を示すグラフである。
【図７】通常のｐｎ接合に電圧を印加しない場合におけるバンド図である。
【図８】所定電圧以下の順バイアスを印加した場合におけるバンド図である。
【図９】所定電圧よりも大きな順バイアスを印加した場合におけるバンド図である。
【図１０】トンネル接合に電圧を印加しない場合におけるバンド図である。
【図１１】所定電圧以下の順バイアスを印加した場合におけるバンド図である。
【図１２】所定電圧よりも大きな順バイアスを印加した場合におけるバンド図である。
【図１３】ｐ型半導体領域とｎ型半導体領域の不純物プロファイルを示すグラフである。
【図１４】実施の形態１における半導体装置の製造工程を示す断面図である。
【図１５】図１４に続く半導体装置の製造工程を示す断面図である。
【図１６】図１５に続く半導体装置の製造工程を示す断面図である。
【図１７】図１６に続く半導体装置の製造工程を示す断面図である。
【図１８】図１７に続く半導体装置の製造工程を示す断面図である。
【図１９】図１８に続く半導体装置の製造工程を示す断面図である。
【図２０】実施の形態２におけるインバータ回路を示す回路図である。
【図２１】ｎチャネル型半導体素子とｐチャネル型半導体素子のデバイス構造を示す断面図である。
【図２２】実施の形態２における半導体装置の製造工程を示す断面図である。
【図２３】図２２に続く半導体装置の製造工程を示す断面図である。
【図２４】図２３に続く半導体装置の製造工程を示す断面図である。
【図２５】図２４に続く半導体装置の製造工程を示す断面図である。
【図２６】図２５に続く半導体装置の製造工程を示す断面図である。
【図２７】図２６に続く半導体装置の製造工程を示す断面図である。
【図２８】実施の形態３における半導体装置のデバイス構造を示す断面図である。
【図２９】実施の形態３における半導体装置の製造工程を示す断面図である。
【図３０】図２９に続く半導体装置の製造工程を示す断面図である。
【図３１】図３０に続く半導体装置の製造工程を示す断面図である。
【図３２】図３１に続く半導体装置の製造工程を示す断面図である。
【図３３】図３２に続く半導体装置の製造工程を示す断面図である。
【図３４】図３３に続く半導体装置の製造工程を示す断面図である。
【図３５】２つ単体トランジスタおよび２つのｎチャネル型半導体素子を組み合わせてＳＲＡＭセルを構成する例を示す回路図である。
【図３６】２つ単体トランジスタ、２つのｎチャネル型半導体素子および２つのｐチャネル型半導体素子を組み合わせてＳＲＡＭセルを構成する例を示す回路図である。
【図３７】実施の形態４における半導体素子を上部から見た平面図である。
【図３８】図３７のＸ２−Ｘ２線で切断した断面図である。
【図３９】実施の形態４における半導体装置の製造工程を示す断面図である。
【図４０】図３９に続く半導体装置の製造工程を示す断面図である。
【図４１】図４０に続く半導体装置の製造工程を示す断面図である。
【図４２】図４１に続く半導体装置の製造工程を示す断面図である。
【図４３】図４２に続く半導体装置の製造工程を示す断面図である。
【図４４】図４３に続く半導体装置の製造工程を示す断面図である。
【図４５】図４４に続く半導体装置の製造工程を示す断面図である。
【図４６】変形例１を示す断面図である。
【図４７】埋め込み絶縁層を薄膜化する構成例を示す断面図である。
【図４８】実施の形態５において、ゲート電極に電圧を印加した場合のノードにおける電位変化を測定した結果を示すグラフである。
【図４９】例えば、０．８Ｖという比較的高い電位をドレイン端子に印加した場合における半導体素子のドレイン電流−ゲート電圧特性を示すグラフである。
【図５０】実施の形態５における半導体チップの回路ブロック図である。
【図５１】実施の形態６における不揮発性メモリセルのデバイス構造を示す断面図である。
【発明を実施するための形態】
【００２０】
以下の実施の形態においては便宜上その必要があるときは、複数のセクションまたは実施の形態に分割して説明するが、特に明示した場合を除き、それらはお互いに無関係なものではなく、一方は他方の一部または全部の変形例、詳細、補足説明等の関係にある。
【００２１】
また、以下の実施の形態において、要素の数等（個数、数値、量、範囲等を含む）に言及する場合、特に明示した場合および原理的に明らかに特定の数に限定される場合等を除き、その特定の数に限定されるものではなく、特定の数以上でも以下でもよい。
【００２２】
さらに、以下の実施の形態において、その構成要素（要素ステップ等も含む）は、特に明示した場合および原理的に明らかに必須であると考えられる場合等を除き、必ずしも必須のものではないことは言うまでもない。
【００２３】
同様に、以下の実施の形態において、構成要素等の形状、位置関係等に言及するときは、特に明示した場合および原理的に明らかにそうではないと考えられる場合等を除き、実質的にその形状等に近似または類似するもの等を含むものとする。このことは、上記数値および範囲についても同様である。
【００２４】
また、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。なお、図面をわかりやすくするために平面図であってもハッチングを付す場合がある。
【００２５】
（実施の形態１）
＜本願発明の回路構成による特徴説明＞
従来のＭＯＳＦＥＴのドレイン領域（ドレイン拡散層）内にトンネルダイオード素子を形成し、基板電極を用いたトンネルバイポーラトランジスタを形成することにより、上述した目的を達成することができる。トンネルバイポーラトランジスタとは、エミッタ―ベース間にトンネル接合を持ったバイポーラトランジスタのことである。後で製造工程（加工プロセス）をもとに詳しく説明するが、この構造では、集積性の問題は生じることはない。すなわちプレーナ技術においてＭＯＳＦＥＴのドレイン領域（ドレイン拡散層）およびソース領域（ソース拡散層）は、ゲート電極に対してイオン打ち込み法を用いることで自己整合的に形成される。そのため、ゲート電極を小さく形成すれば、それに合わせて素子特性を決めるドレイン領域およびソース領域も極めて小さく（近接させて）形成することができる。この結果、素子性能を向上させながら全体を小さくできるので、集積性を高くできる要因になっている。現在、半導体産業において広く用いられているスペーサ技術を用いると、本発明のトンネルダイオードをゲート電極に対して自己整合的に形成することができる。そのため、本発明の構造によれば集積性の問題を生じないことは明らかである。
【００２６】
次に、本実施の形態１における半導体素子によれば、Ｓ値を小さくできることを、図１を用いて説明する。図１は、本実施の形態１における半導体素子の等価回路図を示したものである。本実施の形態１における半導体素子は、構造としては１素子でありながら、ドレイン領域（ドレイン拡散層）にトンネルダイオードを組み込むことで、等価回路的には、ＭＯＳＦＥＴとトンネルバイポーラトランジスタを含むものとみることができる。
【００２７】
トンネルバイポーラトランジスタは、これまで一般的ではなかったため、広く用いられている等価回路記号がない。したがって、本明細書では、パイポーラトランジスタを模して、通常矢印で接合を表現するのに習い、接合に矩形記号を用いて説明することにする。矢印での表記では、Ｎ／Ｐ接合の向きの意が含まれているが、ここでの矩形記号は、単に接合位置を表すものにしている。本実施の形態１における半導体素子において、ＭＯＳＦＥＴにはｎチャネル型ＭＯＳＦＥＴを使用し、また、トンネルバイポーラトランジスタにはＰＮＰ型トンネルバイポーラトランジスタを使用して説明する。
【００２８】
図１において、本実施の形態１における半導体素子は、ＭＯＳＦＥＴとトンネルバイポーラトランジスタを有している。ＭＯＳＦＥＴのソース領域はソース端子Ｓと接続され、ＭＯＳＦＥＴのゲート電極はゲート端子ＧＴと接続されている。そして、ＭＯＳＦＥＴのドレイン領域は、トンネルバイポーラトランジスタのベース領域と接続されおり、この接続領域をノードＡと表現している。そして、トンネルバイポーラトランジスタのエミッタ領域は、ドレイン端子Ｄと接続されており、トンネルバイポーラトランジスタのコレクタ領域は、基板端子Ｓｕｂと接続されている。このトンネルバイポーラトランジスタにおいては、エミッタ領域とベース領域の接合がトンネル接合となっており、図１の矩形記号で表現されている。
【００２９】
続いて、図２は、ゲート電極に電圧を印加した場合のノードＡにおける電位（φn）変化を測定した結果を示すグラフである。図２に示すように、ドレイン端子Ｄにドレイン電位ＶＤを印加し、ゲート端子ＧＴに印加するゲート電位ＶＧを上げてゆくと、ノードＡの電位（φn）はゲート電位ＶＧとは逆に、ドレイン電位ＶＤから急激に低下することがわかる。これは、図１に示すＢの破線で囲んだＭＯＳＦＥＴとトンネルダイオードとの接続がインバータを形成しているとみることで理解することができる。
【００３０】
つまり、ＭＯＳＦＥＴとトンネルダイオードとの接続領域であるノードＡは、回路的に、ソース端子ＳとＭＯＳＦＥＴのチャネル抵抗で接続され、かつ、ドレイン端子Ｄとトンネルダイオードのトンネル抵抗で接続されているとみることができる。したがって、ノードＡの電位は、ソース端子Ｓに印加されるソース電位ＶＳとドレイン端子Ｄに印加されるドレイン電位ＶＤとの間の電圧をチャネル抵抗とトンネル抵抗で抵抗分割した電位が現れることになる。このため、例えば、ＭＯＳＦＥＴのチャネルがオフした状態では、トンネル抵抗に比べてチャネル抵抗が非常に高いため、ノードＡの電位はほとんどドレイン電位ＶＤと同じになる。一方、ＭＯＳＦＥＴのチャネルがオンした状態では、トンネル抵抗に比べてチャネル抵抗が低いため、ノードＡにはほとんどソース電位ＶＳと同じになる。このことから、Ｂの破線で囲んだＭＯＳＦＥＴとトンネルダイオードの接続は、ゲート端子ＧＴに印加されるゲート電位ＶＧの変化に対して、図２で示すようなインバータ動作をすることになる。
【００３１】
このとき、トンネルバイポーラトランジスタのエミッタ領域とベース領域の間に形成されるトンネルダイオードには、ＶＤ−φnの電圧が印加されることになる。すなわち、ゲート端子ＧＴに印加するゲート電圧ＶＧを大きくしていくと、一定なドレイン電位ＶＤに対して、図２に示すように、電位φnが急激に変化する。このため、極めて急激に大きな電圧がトンネルダイオードに印加されることになる。この結果、トンネルバイポーラトランジスタでは、トンネル効果により、エミッタ領域からベース領域に向って急激な電荷（正孔）の注入が起こり、ベース領域に注入された電荷（正孔）の大半が半導体基板（基板端子Ｓｕｂ）に到達することになる。したがって、本実施の形態１における半導体素子によれば、ドレイン端子Ｄにおいて、急激に増大する電流を得ることができる。すなわち、本実施の形態１における半導体素子のように、ＭＯＳＦＥＴとトンネルバイポーラトランジスタを組み合わせることにより、ＭＯＳＦＥＴ単体では得られないような大きな電流を得ることができるのである。
【００３２】
具体的に、本実施の形態１における半導体素子のドレイン電流とゲート電圧との関係について説明する。図３は、本実施の形態１における半導体素子のドレイン電流−ゲート電圧特性を示すグラフである。測定は、ドレイン電位ＶＤを０．６Ｖに設定し、ソース電位ＶＳおよび基板電位Ｖｓｕbを０Ｖに設定して行った。図３において、実線で示した曲線は、本実施の形態１における半導体素子のドレイン電流−ゲート電圧特性であり、破線で示した曲線は、比較のために示した通常のＭＯＳＦＥＴ単体でのサブスレショルド特性である。
【００３３】
図３に示すように、本実施の形態１における半導体素子のドレイン電流−ゲート電圧特性によれば、これまでのＭＯＳＦＥＴ単体の理論限界である６０ｍＶ／桁よりも急峻な傾きをもっていることがわかる。つまり、本実施の形態１によれば、単体ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶより小さな値をもつ半導体素子を提供することができる。
【００３４】
上述した動作説明からわかるように、ドレイン電流の立ち上がるゲート電位ＶＧは、ＭＯＳＦＥＴのしきい値電圧に依存することになる。そのため、通常のイオン打ち込みなどの方法により、ドレイン電流の立ち上がり位置の調整を容易に行うことができる。本実施の形態１における半導体素子によれば、６０ｍＶより小さなＳ値を得ることができるため、優れたスイッチング特性を持った半導体素子を実現することができる。
【００３５】
図１の等価回路で示すように、本実施の形態１における半導体素子は、ＭＯＳＦＥＴとトンネルバイポーラトランジスタをダーリントン接続として知られている接続法によりつないだ構成となっている。ＭＯＳＦＥＴと通常のバイポーラトランジスタを接続させる構成をとることは、これまで広く用いられている。この構成をとることで、ＭＯＳＦＥＴの利点であるゲート入力の応答性の良さと、バイポーラトランジスタの利点である電流駆動能力の高さを組み合わせることができるからである。
【００３６】
しかし、これまでの通常のバイポーラトランジスタでは、エミッタ領域とベース領域の間に形成されるＰＮ接合のビルトインポテンシャルによる注入障壁があるため、低電圧ではバイポーラトランジスタをオン動作させることができなかった。本実施の形態１においては、トンネル接合を有するトンネルバイポーラトランジスタを使用することで、ＭＯＳＦＥＴのゲート電極への入力（ゲート電圧ＶＧ）に対して、ドレイン電流のより大きな変化を起こせるようにし、さらに、このトンネルバイポーラトランジスタは低電圧で駆動できるため、本実施の形態１における半導体素子によれば、低電圧でも優れたスイッチング特性を得ることができる。
【００３７】
つまり、通常のバイポーラトランジスタでは、エミッタ領域とベース領域の境界領域に形成されているｐｎ接合のビルトインポテンシャルに起因して、ｐｎ接合に順バイアスを印加しても、所定電圧（立ち上り電圧）以下の順バイアスでは、電流が流れない。例えば、ＭＯＳＦＥＴと通常のバイポーラトランジスタを図１に示すように組み合わせた場合を考える。このとき、電源電圧の低電圧化により、例えば、ドレイン端子Ｄに０．３Ｖを印加し、ソース端子Ｓに０Ｖを印加する場合を考える。この場合、ＭＯＳＦＥＴにしきい値電圧以上のゲート電圧ＶＧを印加してＭＯＳＦＥＴをオンしても、通常のバイポーラトランジスタのエミッタ領域とベース領域の間には０．３Ｖの順方向バイアスしか印加されないことになる。通常のバイポーラトランジスタでは、順方向バイアスが所定電圧（立ち上り電圧）以下では、エミッタ領域とベース領域の間に電流が流れない。このため、通常のバイポーラトランジスタはオン動作せず、ドレイン電流を確保することができない。すなわち、単に、ＭＯＳＦＥＴと通常のバイポーラトランジスタを組み合わせても、単体ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶより小さな値をもつ半導体素子を得ることはできないのである。
【００３８】
これに対し、本実施の形態１における半導体素子のように、ＭＯＳＦＥＴとトンネルバイポーラトランジスタを組み合わせる場合を考える。このトンネルバイポーラトランジスタでは、エミッタ領域とベース領域の境界領域に形成されているｐｎ接合はトンネル接合となっている。このトンネル接合の場合もビルトインポテンシャルが存在するが、バンド間トンネリングによって電流（トンネル電流）が流れるのである。すなわち、トンネル接合では、トンネル接合に順バイアスを印加すると、所定電圧以下の順バイアスでもバンド間トンネリングに起因した電流が流れる。
【００３９】
例えば、電源電圧の低電圧化により、ドレイン端子Ｄに０．３Ｖを印加し、ソース端子Ｓに０Ｖを印加する場合を考える。この場合、ＭＯＳＦＥＴにしきい値電圧以上のゲート電圧ＶＧを印加してＭＯＳＦＥＴをオンすると、トンネルバイポーラトランジスタのエミッタ領域とベース領域の間には０．３Ｖの順方向バイアスが印加される。すなわち、エミッタ領域とベース領域の境界領域に形成されているトンネル接合に０．３Ｖの順バイアスが印加される。上述したように、トンネル接合では、通常のｐｎ接合ではビルトインポテンシャルによって電流が流れない所定電圧以下の電圧（０．３Ｖ）であっても、バンド間トンネリングによるトンネル電流が流れる。このことから、ドレイン端子Ｄに低電圧しか印加されない場合であっても、ＭＯＳＦＥＴにしきい値電圧以上のゲート電圧ＶＧを印加してＭＯＳＦＥＴをオンすると、トンネルバイポーラトランジスタもオンしてエミッタ領域とベース領域の間に電流が流れ、大きなドレイン電流を確保できるのである。この結果、本実施の形態１における半導体素子によれば、トンネルバイポーラトランジスタの増幅機能によって、ＭＯＳＦＥＴ単体では確保できないような大きなドレイン電流を得ることができ、これにより、これまでのＭＯＳＦＥＴ単体の理論限界である６０ｍＶ／桁よりも急峻な傾きをもつドレイン電流−ゲート電圧特性を得ることができるのである。つまり、本実施の形態１によれば、単体ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶより小さな値をもつ半導体素子を提供することができる。
【００４０】
特に、本実施の形態１では、トンネルバイポーラトランジスタのバイポーラトランジスタとしての電流増幅機能と、エミッタ領域とベース領域の境界領域に形成されるトンネル接合において、順方向バイアスが低電圧であってもバンド間トンネリングによってトンネル電流が流れるという特性を利用することにより、低動作電圧であっても、室温においてＳ値が６０ｍＶより小さな値をもつ半導体素子を実現することができる。
【００４１】
＜本願発明のデバイス構造による特徴説明＞
続いて、本願発明における半導体素子のデバイス構造の観点から、本願発明の特徴について説明する。図４は、本実施の形態１における半導体素子を上部から見た平面図である。図４において、Ｘ方向に離間して並ぶようにｎ型半導体領域ＮＲｓとｎ型半導体領域ＮＲｂが形成されている。そして、ｎ型半導体領域ＮＲｂの上部にはｐ型半導体領域ＰＲｄが形成されている。このｐ型半導体領域ＰＲｄと電気的に接続するようにプラグＰＬＧ１が形成され、ｎ型半導体領域ＮＲｓと電気的に接続するようにプラグＰＬＧ２が形成されている。さらに、離間されて配置されているｎ型半導体領域ＮＲｓと半導体領域ＮＲｂの間をＹ方向に延在するようにゲート電極Ｇが形成されている。そして、ゲート電極Ｇの一端部でゲート電極ＧはプラグＰＬＧ３と電気的に接続されている。
【００４２】
次に、図５は、図４のＸ１−Ｘ１線で切断した断面図である。図５に示すように、本実施の形態１における半導体素子は、半導体基板１Ｓに形成された素子分離領域ＳＴＩで区画されたアクティブ領域に形成されている。具体的に、素子分離領域ＳＴＩで区画された半導体基板１Ｓ内には、例えば、ボロンなどのｐ型不純物を導入したｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬ内に離間して一対の低濃度ｎ型半導体領域ＥＸ１が形成されている。低濃度ｎ型半導体領域ＥＸ１は、リンなどのｎ型不純物を導入した半導体領域であり、一対の低濃度ｎ型半導体領域ＥＸ１で挟まれたｐ型ウェルＰＷＬ内の領域がチャネル領域となる。そして、低濃度ｎ型半導体領域ＥＸ１の外側にはｎ型半導体領域ＮＲｓとｎ型半導体領域ＮＲｂが形成されている。すなわち、一対の低濃度ｎ型半導体領域ＥＸ１のうち左側の低濃度ｎ型半導体領域ＥＸ１のさらに左側にｎ型半導体領域ＮＲｓが形成され、一対の低濃度ｎ型半導体領域ＥＸ１のうち右側の低濃度ｎ型半導体領域ＥＸ１のさらに右側にｎ型半導体領域ＮＲｂが形成されている。このｎ型半導体領域ＮＲｓおよびｎ型半導体領域ＮＲｂは、砒素などのｎ型不純物が導入された半導体領域である。
【００４３】
さらに、本実施の形態１における半導体素子においては、ｎ型半導体領域ＮＲｂに内包されるように、ｐ型半導体領域ＰＲｄが形成されている。このｐ型半導体領域ＰＲｄは、ボロンなどのｐ型不純物が導入された半導体領域である。
【００４４】
次に、チャネル領域上にはゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。また、ゲート電極Ｇは、例えば、リンを導入したポリシリコン膜ＰＦ１（ｎ型ポリシリコン膜）と、ポリシリコン膜ＰＦ１上に形成されたシリサイド膜ＳＬから形成されている。シリサイド膜ＳＬは、ゲート電極Ｇの低抵抗化のために形成された膜であり、シリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成されている。
【００４５】
ゲート電極Ｇの両側の側壁にはサイドウォールＳＷ１が形成されており、このサイドウォールＳＷ１の外側にサイドウォールＳＷ２が形成されている。そして、サイドウォールＳＷ２よりも外側の領域にシリサイド膜ＳＬが形成されている。具体的に、左側のサイドウォールＳＷ２の外側に露出しているｎ型半導体領域ＮＲｓの表面にシリサイド膜ＳＬが形成されているとともに、右側のサイドウォールＳＷ２の外側に露出しているｐ型半導体領域ＰＲｄの表面にもシリサイド膜ＳＬが形成されている。
【００４６】
本実施の形態１における半導体素子は上記のように構成されており、この半導体素子は、ＭＯＳＦＥＴとトンネルバイポーラトランジスタを備えている。つまり、左側の低濃度ｎ型半導体領域ＥＸ１とｎ型半導体領域ＮＲｓおよびシリサイド膜ＳＬにより、ＭＯＳＦＥＴのソース領域が形成されている。そして、チャネル領域上に形成されたゲート絶縁膜ＧＯＸがＭＯＳＦＥＴのゲート絶縁膜を構成し、かつ、ゲート絶縁膜ＧＯＸ上に形成されているゲート電極ＧがＭＯＳＦＥＴのゲート電極を構成している。さらに、右側の低濃度ｎ型半導体領域ＥＸ１とｎ型半導体領域ＮＲｂがＭＯＳＦＥＴとトンネルバイポーラトランジスタとの接続領域（ＭＯＳＦＥＴのドレイン領域）を形成している。
【００４７】
続いて、ｐ型半導体領域ＰＲｄとシリサイド膜ＳＬがトンネルバイポーラトランジスタのエミッタ領域となっており、右側の低濃度ｎ型半導体領域ＥＸ１およびｎ型半導体領域ＮＲｂがトンネルバイポーラトランジスタのベース領域となっている。そして、ｐ型ウェルＰＷＬおよび半導体基板１Ｓがトンネルバイポーラトランジスタのコレクタ領域となっている。以上のことから、本実施の形態１における半導体素子は、ＭＯＳＦＥＴとトンネルバイポーラトランジスタを備え、ＭＯＳＦＥＴのドレイン領域がトンネルバイポーラトランジスタのベース領域となるように、ＭＯＳＦＥＴとトンネルバイポーラトランジスタが電気的に接続された構成をしていることがわかる。
【００４８】
このように構成されている半導体素子を覆う半導体基板１Ｓ上には、例えば、図５に示すように、ＴＥＯＳを原料とした酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通してｐ型半導体領域ＰＲｄの表面に形成されたシリサイド膜ＳＬに達するようにコンタクトホールＣＮＴ１が形成されている。同様に、コンタクト層間絶縁膜ＣＩＬを貫通してｎ型半導体領域ＮＲｓの表面に形成されたシリサイド膜ＳＬに達するようにコンタクトホールＣＮＴ２が形成されている。コンタクトホールＣＮＴ１の内部とコンタクトホールＣＮＴ２の内部には、バリア導体膜となるチタン／窒化チタン膜と、このバリア導体膜上に形成されたタングステン膜が埋め込まれて、プラグＰＬＧ１およびプラグＰＬＧ２が形成されている。プラグＰＬＧ１およびプラグＰＬＧ２を形成したコンタクト層間絶縁膜ＣＩＬ上には、配線Ｌ１が形成されている。この配線Ｌ１は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜の積層膜から形成されている。
【００４９】
ここで、本実施の形態１における半導体素子の特徴は、ｎ型半導体領域ＮＲｂに内包されるようにｐ型半導体領域ＰＲｄが形成されており、このｎ型半導体領域ＮＲｂとｐ型半導体領域ＰＲｄの間の境界領域にトンネル接合が形成されていることにある。これにより、例えば、ｐ型半導体領域ＰＲｄに低電圧を印加した場合であっても、ｐ型半導体領域ＰＲｄとｎ型半導体領域ＮＲｂの間にはトンネル接合が形成されているので、ｐ型半導体領域ＰＲｄよりなるエミッタ領域から、ｎ型半導体領域ＮＲｂよりなるベース領域に正孔が注入され、このベース領域に注入された正孔がｐ型ウェルＰＷＬ（半導体基板１Ｓ）よりなるコレクタ領域に引き抜かれることにより、トンネルバイポーラトランジスタとして機能させることができるのである。つまり、本実施の形態１における半導体素子では、ＭＯＳＦＥＴとトンネルバイポーラトランジスタを接続し、ＭＯＳＦＥＴをオンしたとき、低電圧であってもトンネルバイポーラトランジスタのエミッタ領域とベース領域の間にバンド間トンネリングにとってトンネル電流が流れることを利用している。これにより、ＭＯＳＦＥＴ単体では得ることができないような大きなドレイン電流をトンネルバイポーラトランジスタの増幅機能で得ることができる。この結果、本実施の形態１によれば、単体ＭＯＳＦＥＴに比べて優れたスイッチング特性をもつ、すなわち、室温においてＳ値が６０ｍＶより小さな値をもつ半導体素子を得ることができるのである。
【００５０】
通常のバイポーラトランジスタをオンさせるためには、エミッタ領域とベース領域との間に所定電圧（立ち上がり電圧）以上の電圧を印加させなければならないが、本実施の形態１における半導体素子では、通常のバイポーラトランジスタではなく、トンネルバイポーラトランジスタを使用している。このため、トンネルバイポーラトランジスタのエミッタ領域とベース領域の間に上述した所定電圧（立ち上り電圧）以下の順方向バイアスを印加する場合であっても、トンネルバイポーラトランジスタをオンさせることができる。
【００５１】
つまり、本実施の形態１は、まず、ＭＯＳＦＥＴ単体では、Ｓ値を６０ｍＶ／桁以下にすることができないことを考慮して、ＭＯＳＦＥＴと電流増幅機能を有するバイポーラトランジスタを組み合わせることで、Ｓ値が６０ｍＶ以下の半導体素子を得られるようにしたものである。このとき、単に通常のバイポーラトランジスタを組み合わせるだけでは、所定電圧（立ち上り電圧）以下の順方向バイアスでバイポーラトランジスタをオンすることができないので、電源電圧の低電圧化に対応することができない。このことを考慮して、本実施の形態１では、所定電圧（立ち上り電圧）以下の順方向バイアスでオン動作させることができるトンネルバイポーラトランジスタに着目しているのである。すなわち、本実施の形態１では、ＭＯＳＦＥＴとバイポーラトランジスタを組み合わせることによりバイポーラトランジスタの電流増幅機能を利用することで、ゲート電圧の変化に対して単体のＭＯＳＦＥＴでは得られないほど低いＳ値を有する半導体素子を得ることができるのである。そして、特に、本実施の形態１では、電源電圧の低電圧化に対応して、バイポーラトランジスタとして通常のバイポーラトランジスタを使用するのではなく、トンネルバイポーラトランジスタを使用することにより、電源電圧が低電圧でもオン動作させることができ、この結果、低電圧動作で、かつ、Ｓ値が６０ｍＶ／桁以下の半導体素子を得ることができるのである。
【００５２】
以下に、通常のバイポーラトランジスタのｐｎ接合と、本実施の形態１におけるトンネルバイポーラトランジスタのトンネル接合との特性の相違点について説明する。図６は、接合に印加する電圧と、接合を流れる電流の絶対値との関係を示すグラフであり、実線が本実施の形態１におけるトンネル接合を示し、破線が通常のｐｎ接合を示している。図６において、横軸は接合に印加する電圧を示している。このとき、正方向の電圧は、接合に逆バイアスを印加することを示しており、負方向の電圧は、接合に順バイアスを印加することを示している。一方、縦軸は、接合に流れる電流の絶対値を対数表示で示している。
【００５３】
まず、破線で示されている通常のｐｎ接合の特性について説明する。図６に示すように、通常のｐｎ接合に逆バイアスが印加される場合、電流値は１×１０−１３（１Ｅ−１３）Ａ以下であり、ほとんど電流が流れないことがわかる。続いて、通常のｐｎ接合に順方向バイアスを印加した場合を考える。この場合、順バイアスが図６のＶｆ以下の場合、ほとんど電流が流れず、順バイアスの大きさがＶｆを超えると、急激に通常のｐｎ接合に電流（順方向電流）が流れることがわかる。以上のことから、通常のｐｎ接合とは、逆バイアスを印加したときにほとんど電流（逆方向電流）が流れず、かつ、順方向バイアスを印加した場合も順方向バイアスが所定電圧（立ち上り電圧）（Ｖｆ）以下であると電流が流れず、順方向バイアスが所定電圧（Ｖｆ）を超えてはじめて電流（順方向電流）が流れるという特性をもっている接合として定義することができる。
【００５４】
次に、実線で示されている本実施の形態１におけるトンネル接合の特性について説明する。図６に示すように、トンネル接合に逆バイアスが印加される場合、逆バイアスを増加していっても、電流値は１×１０−９（１Ｅ−０９）Ａ以下に抑制されていることがわかる。つまり、実線で示すトンネル接合では、破線に示す通常のｐｎ接合よりは、逆方向電流が増加する傾向があるが、それでも、逆方向バイアスを増加していっても電流値が一定値以下に抑えられているので、このトンネル接合も逆バイアスに対して一定の電流抑制機能（整流機能）を有していることがわかる。一方、トンネル接合に順方向バイアスを印加した場合を考える。この場合、順バイアスが０Ｖより大きくなると急激に電流（順方向電流）が流れることがわかる。つまり、トンネル接合では、所定電圧以下の順バイアスを印加した場合でも電流（順方向電流）が流れることがわかる。すなわち、通常のｐｎ接合では、順バイアスが所定電圧（Ｖｆ）以下である場合は電流（順方向電流）がほとんど流れないのに対し、トンネル接合では、順バイアスが所定電圧（Ｖｆ）以下である場合であっても大きな電流（順方向電流）が流れることが大きく相違する。以上のことから、本実施の形態１におけるトンネル接合とは、順方向に所定電圧（Ｖｆ）以下の順バイアスを印加した場合にも、ほとんど電流が流れないのではなく、順方向電流が流れ、かつ、逆バイアスを印加した時に一定の電流抑制機能を有する接合であると定義することができる。
【００５５】
このように通常のｐｎ接合の特性と、本実施の形態１におけるトンネル接合の特性との間には大きな相違点があるが、この相違点が発生するメカニズムについて以下で説明する。
【００５６】
まず、通常のｐｎ接合での順方向特性についてバンド図を使用して説明する。図７は、通常のｐｎ接合に電圧を印加しない場合（Ｖ＝０）におけるバンド図である。図７の左側領域がｐ型半導体領域を示し、図７の右側領域がｎ型半導体領域を示している。このとき、通常のｐｎ接合を形成するｐ型半導体領域の不純物濃度およびｎ型半導体領域の不純物濃度は縮退しない程度の低い濃度となっているので、ｐ型半導体領域のフェルミ準位Ｅｆは、価電子帯Ｅｖの直上に存在し、かつ、ｎ型半導体領域のフェルミ準位Ｅｆは、伝導帯Ｅｃの直下に存在する。そして、平衡状態（Ｖ＝０）では、ｐ型半導体領域のフェルミ準位Ｅｆと、ｎ型半導体領域のフェルミ準位Ｅｆが一致することから、図７に示すように、通常のｐｎ接合ではビルトインポテンシャルが存在することになる。
【００５７】
続いて、図８は、所定電圧（Ｖｆ）以下の順バイアス（│Ｖ│＜│Ｖｆ│）を印加した場合におけるバンド図である。図８に示すように、所定電圧（Ｖｆ）以下の順バイアスを印加することにより、ｐ型半導体領域のフェルミ準位Ｅｆと、ｎ型半導体領域のフェルミ準位Ｅｆの間に電位差│Ｖ│が生じて、ビルトインポテンシャルが平衡状態のビルトインポテンシャルよりも小さくなる。しかし、まだ、ビルトインポテンシャルの大きさが大きいため、ｎ型半導体領域の伝導帯Ｅｃにある電子が、ビルトインポテンシャルを乗り越えてｐ型半導体領域の伝導帯Ｅｃに拡散することや、ｐ型半導体領域の価電子帯Ｅｖにある正孔が、ビルトインポテンシャルを乗り越えてｎ型半導体領域の価電子帯Ｅｖへ拡散することが生じにくくなっている。このことから、所定電圧（Ｖｆ）以下の順バイアス（│Ｖ│＜│Ｖｆ│）を印加した場合、通常のｐｎ接合では、ｐ型半導体領域からｎ型半導体領域へ電流（順方向電流）がほとんど流れないことがわかる。
【００５８】
さらに、図９は、所定電圧（Ｖｆ）よりも大きな順バイアス（│Ｖ│＞│Ｖｆ│）を印加した場合におけるバンド図である。図９に示すように、所定電圧（Ｖｆ）よりも大きな順バイアスを印加することにより、ｐ型半導体領域のフェルミ準位Ｅｆと、ｎ型半導体領域のフェルミ準位Ｅｆの間に電位差│Ｖ│が生じて、ビルトインポテンシャルが平衡状態のビルトインポテンシャルよりも充分に小さくなることがわかる。このため、ｎ型半導体領域の伝導帯Ｅｃにある電子が、容易にビルトインポテンシャルを乗り越えてｐ型半導体領域の伝導帯Ｅｃに拡散する。同様に、ｐ型半導体領域の価電子帯Ｅｖにある正孔が、ビルトインポテンシャルを乗り越えてｎ型半導体領域の価電子帯Ｅｖへ拡散する。このことから、所定電圧（Ｖｆ）よりも大きな順バイアス（│Ｖ│＞│Ｖｆ│）を印加した場合、通常のｐｎ接合では、ｐ型半導体領域からｎ型半導体領域へ大きな電流（順方向電流）が流れることがわかる。したがって、順方向バイアスを印加した場合も順方向バイアスが所定電圧（立ち上り電圧）（Ｖｆ）以下であると電流が流れず、順方向バイアスが所定電圧（Ｖｆ）を超えてはじめて電流（順方向電流）が流れるという特性を、通常のｐｎ接合はもっていることが説明される。
【００５９】
次に、トンネル接合での順方向特性についてバンド図を使用して説明する。図１０は、トンネル接合に電圧を印加しない場合（Ｖ＝０）におけるバンド図である。図１０の左側領域がｐ型半導体領域を示し、図１０の右側領域がｎ型半導体領域を示している。このとき、トンネル接合を形成するｐ型半導体領域の不純物濃度およびｎ型半導体領域の不純物濃度は縮退する程度の高い濃度となっているので、ｐ型半導体領域のフェルミ準位Ｅｆは、価電子帯Ｅｖの内部に入り込み、かつ、ｎ型半導体領域のフェルミ準位Ｅｆは、伝導帯Ｅｃの内部に入り込むようになっている。そして、平衡状態（Ｖ＝０）では、ｐ型半導体領域のフェルミ準位Ｅｆと、ｎ型半導体領域のフェルミ準位Ｅｆが一致することから、図１０に示すように、トンネル接合でもビルトインポテンシャルが存在することになる。
【００６０】
続いて、図１１は、所定電圧（Ｖｆ）以下の順バイアス（│Ｖ│＜│Ｖｆ│）を印加した場合におけるバンド図である。図１１に示すように、所定電圧（Ｖｆ）以下の順バイアスを印加することにより、ｐ型半導体領域のフェルミ準位Ｅｆと、ｎ型半導体領域のフェルミ準位Ｅｆの間に電位差│Ｖ│が生じる。このとき、トンネル接合では、ｐ型半導体領域のフェルミ準位Ｅｆは、価電子帯Ｅｖの内部に入り込み、かつ、ｎ型半導体領域のフェルミ準位Ｅｆは、伝導帯Ｅｃの内部に入り込んでいることから、ｐ型半導体領域の価電子帯Ｅｖとｎ型半導体領域の伝導帯Ｅｃの間に重なり（オーバーラップ）が生じる。つまり、ｐ型半導体領域に存在する空の準位と、ｎ型半導体領域に存在する満たされた準位が同じエネルギーレベルで相対することになる。そして、トンネル接合では、ｐ型半導体領域の不純物濃度やｎ型半導体領域の不純物濃度が縮退する程度に高濃度となっていることから、トンネル接合で形成される空乏層は非常に狭くなり、トンネル接合での電界は極めて大きくなる。したがって、トンネル接合では、有限の高さをもった狭いビルトインポテンシャルで分離された空の準位（価電子帯Ｅｖ）と満たされた準位（伝導帯Ｅｃ）の間でバンド間トンネリングの発生条件が成立する。例えば、図１１に示すように、ｐ型半導体領域に存在する正孔が、ｐ型半導体領域の価電子帯Ｅｖからｎ型半導体領域の伝導帯Ｅｃへバンド間トンネリングで移動（トンネル）する。同様に、ｎ型半導体領域に存在する電子が、ｎ型半導体領域の伝導帯Ｅｃからｐ型半導体領域の価電子帯Ｅｖへバンド間トンネリングで移動（トンネル）する。この結果、トンネル接合では、所定電圧（Ｖｆ）以下の順バイアス（│Ｖ│＜│Ｖｆ│）を印加した場合でも、バンド間トンネリングによる電流（順方向電流）が流れることがわかる。
【００６１】
さらに、図１２は、所定電圧（Ｖｆ）よりも大きな順バイアス（│Ｖ│＞│Ｖｆ│）を印加した場合におけるバンド図である。図１２に示すように、所定電圧（Ｖｆ）よりも大きな順バイアスを印加することにより、ｐ型半導体領域のフェルミ準位Ｅｆと、ｎ型半導体領域のフェルミ準位Ｅｆの間に電位差│Ｖ│が生じて、ビルトインポテンシャルが平衡状態のビルトインポテンシャルよりも充分に小さくなることがわかる。このため、ｎ型半導体領域の伝導帯Ｅｃにある電子が、容易にビルトインポテンシャルを乗り越えてｐ型半導体領域の伝導帯Ｅｃに拡散する。同様に、ｐ型半導体領域の価電子帯Ｅｖにある正孔が、ビルトインポテンシャルを乗り越えてｎ型半導体領域の価電子帯Ｅｖへ拡散する。このことから、所定電圧（Ｖｆ）よりも大きな順バイアス（│Ｖ│＞│Ｖｆ│）を印加した場合、トンネル接合では、ｐ型半導体領域からｎ型半導体領域へ大きな電流（順方向電流）が流れることがわかる。したがって、順方向に所定電圧（Ｖｆ）以下の順バイアスを印加した場合にも、順方向電流が流れるという特性を、トンネル接合はもっていることが説明される。
【００６２】
本実施の形態１における半導体素子は、図５に示すように、ｐ型半導体領域ＰＲｄとｎ型半導体領域ＮＲｂの境界領域に形成される接合を上述したトンネル接合で形成する。このことから、ｐ型半導体領域ＰＲｄの不純物濃度と、ｎ型半導体領域ＮＲｂの不純物濃度は、縮退する程度に高濃度である必要がある。しかし、本実施の形態１では、ｎ型半導体領域ＮＲｂの不純物濃度は、縮退する程度の濃度でありながら、なるべく低濃度である必要がある。この理由について説明する。
【００６３】
図５に示すように、本実施の形態１における半導体素子は、ｐ型半導体領域ＰＲｄをエミッタ領域、ｎ型半導体領域ＮＲｂをベース領域、ｐ型ウェルＰＷＬ（半導体基板１Ｓ）をコレクタ領域とするトンネルバイポーラトランジスタを含んでいる。この場合、エミッタ領域であるｐ型半導体領域ＰＲｄと、ベース領域であるｎ型半導体領域ＮＲｂの間にトンネル接合が形成されており、トンネルバイポーラトランジスタのエミッタ領域とベース領域の間に順バイアスが印加されると、エミッタ領域からベース領域へエミッタ電流が流れる。このエミッタ電流は、トンネル接合でのバンド間トンネリングによる電流であり、エミッタ領域（ｐ型半導体領域ＰＲｄ）からベース領域（ｎ型半導体領域ＮＲｂ）へ流れる正孔電流と、ベース領域（ｎ型半導体領域ＮＲｂ）からエミッタ領域（ｐ型半導体領域ＰＲｄ）へ流れる電子電流から構成される。
【００６４】
このとき、トンネルバイポーラトランジスタとして考えた場合、エミッタ電流のほとんどが正孔電流であることがトンネルバイポーラトランジスタの増幅率を増大させる観点から望ましい。つまり、エミッタ領域からベース領域に注入された正孔電流のほとんどがコレクタ領域に引き抜かれることで、トンネルバイポーラトランジスタの増幅動作が行われる一方、ベース領域からエミッタ領域へ注入される電子電流はトンネルバイポーラトランジスタの増幅動作には寄与しない。したがって、エミッタ領域からベース領域に流れる正孔電流を増大させ、かつ、ベース領域からエミッタ領域へ流れる電子電流をできるだけ小さくするほうが、トンネルバイポーラトランジスタの増幅率を向上させることができるのである。このことは、エミッタ注入効率（正孔電流／（正孔電流＋電子電流））をできるだけ１に近づけることが望ましいことを意味している。
【００６５】
ここで、トンネルバイポーラトランジスタにおいて、エミッタ注入効率を向上させることは、ベース領域の不純物濃度を低くし、かつ、エミッタ領域の不純物濃度を高くすることで実現できる。したがって、ｐ型半導体領域ＰＲｄとｎ型半導体領域ＮＲｂの境界領域に形成される接合をトンネル接合で形成する必要性から、ベース領域となるｎ型半導体領域ＮＲｂの不純物濃度を縮退する程度に高濃度にする必要性がある一方で、トンネルバイポーラトランジスタとして考えた場合、ベース領域となるｎ型半導体領域ＮＲｂの不純物濃度は低くすることが望ましい。以上のことから、ｎ型半導体領域ＮＲｂの不純物濃度は、縮退する程度の濃度でありながら、なるべく低濃度であることが望ましいのである。このため、本実施の形態１では、エミッタ領域となるｐ型半導体領域ＰＲｄの不純物濃度よりも、ベース領域となるｎ型半導体領域ＮＲｂの不純物濃度を低くしているのである。具体的に、本実施の形態１では、ｐ型半導体領域ＰＲｄの不純物濃度を１０２０／ｃｍ３のオーダーとし、ｎ型半導体領域ＮＲｂの不純物濃度を１０１９／ｃｍ３のオーダーとしている。
【００６６】
図１３は、ｐ型半導体領域ＰＲｄとｎ型半導体領域ＮＲｂの不純物プロファイルを示すグラフである。図１３において、横軸は半導体基板からの深さ（基板深さ）を示しており、縦軸は不純物濃度を示している。図１３に示すように、ｐ型半導体領域ＰＲｄは、深さ０ｎｍ〜１５ｎｍ程度の深さにわたって形成され、ｐ型半導体領域ＰＲｄの不純物濃度（ボロン濃度）のピークは１０２０／ｃｍ３のオーダーとなっている。一方、ｎ型半導体領域ＮＲｂは、深さ０ｎｍ〜２５ｎｍ程度の深さにわたって形成され、ｎ型半導体領域ＮＲｂの不純物濃度（砒素濃度）のピークは１０１９／ｃｍ３のオーダーとなっている。
【００６７】
以上のように、本実施の形態１では、ｐ型半導体領域ＰＲｄとｎ型半導体領域ＮＲｂによってトンネル接合が形成されているとともに、ｐ型半導体領域ＰＲｄの不純物濃度に比べてｎ型半導体領域ＮＲｂの不純物濃度を低くすることにより、トンネルバイポーラトランジスタのエミッタ注入効率を向上させている。本実施の形態１におけるトンネル接合では、ｐ型半導体領域ＰＲｄとｎ型半導体領域ＮＲｂを縮退させることで、順方向に所定電圧（Ｖｆ）以下の順バイアスを印加した場合にも、バンド間トンネリングにより順方向電流が流れるという特性を持たせている。そして、ｐ型半導体領域ＰＲｄの不純物濃度に比べてｎ型半導体領域ＮＲｂの不純物濃度を低くすることにより、逆バイアスを印加したときに電流抑制機能が発揮されることになる。つまり、本実施の形態１における半導体素子では、ｐ型半導体領域ＰＲｄの不純物濃度に比べてｎ型半導体領域ＮＲｂの不純物濃度を低くするという構成は、トンネルバイポーラトランジスタの観点からエミッタ注入効率を向上させるためになされているということができる。一方、この構成は、トンネル接合の観点から見ると、ｎ型半導体領域ＮＲｂの不純物濃度ができるだけ低濃度となっていることから、逆バイアスを印加したときに空乏層が延び、その結果、逆バイアス印加時のバンド間トンネリングが抑制されて、逆方向電流が抑制されるともいえる。したがって、本実施の形態１におけるトンネル接合は、順方向に所定電圧（Ｖｆ）以下の順バイアスを印加した場合にも、ほとんど電流が流れないのではなく、順方向電流が流れ、かつ、逆バイアスを印加した時に一定の電流抑制機能を有する接合であるということができる。
【００６８】
なお、トンネル接合の特性向上方法として、バンドギャップの狭いゲルマニウムやシリコン・ゲルマニウムの結晶を使用してヘテロ構造をとる技術が知られており、本実施の形態１でもその技術を応用することができる。
【００６９】
＜実施の形態１における半導体装置の製造方法＞
本実施の形態１における半導体装置は上記のように構成されており、以下にその製造方法について図面を参照しながら説明する。
【００７０】
まず、図１４に示すように、半導体基板（ｐ型シリコン基板）１Ｓの表面に、例えば、１０ｎｍの酸化シリコン膜を熱酸化法で形成した後、１００ｎｍの窒化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法を用いて堆積する。そして、フォトリソグラフィ技術を用いて、活性領域をパターニングする。その後、ドライエッチング技術を使用することにより、窒化シリコン膜および酸化シリコン膜を半導体基板１Ｓの主面（基板面）に対して垂直方向に異方性エッチングした後、さらに、半導体基板１Ｓを異方性エッチングして、半導体基板１Ｓに、例えば、３００ｎｍの深さの溝（トレンチ）を形成する。
【００７１】
続いて、溝の内部に露出したシリコン表面を酸化することにより、５ｎｍの酸化シリコン膜を形成し、さらに、ＣＶＤ法により、７００ｎｍの酸化シリコン膜を半導体基板１Ｓ上に堆積する。次に、ＣＭＰ(Chemical Mechanical Polishing)法を使用することにより、窒化シリコン膜を下地マスクとして、堆積した酸化シリコン膜の研磨を行い、溝の内部を除いて、半導体基板１Ｓ上に堆積した酸化シリコン膜を除去する。その後、マスクとして使用した窒化シリコン膜を熱リン酸によるウェットエッチングで除去する。以上のようにして、半導体基板１Ｓの主面側に素子分離領域ＳＴＩを形成することができる。
【００７２】
次に、イオン注入法および熱処理を使用することにより、半導体基板１Ｓ内に、例えば、ボロン（Ｂ）などのｐ型不純物を導入することで、基板表面付近の不純物濃度を８×１０１７／ｃｍ−３に設定したｐ型ウェルＰＷＬを形成する。このｐ型ウェルＰＷＬにおける不純物濃度プロファイルを設定することにより、ＭＯＳＦＥＴの閾値を調整することができる。そして、窒化シリコン膜の下に形成していた酸化シリコン膜をフッ酸で除去することにより、半導体基板１Ｓの表面（シリコン表面）を露出させる。
【００７３】
続いて、図１５に示すように、熱酸化法を使用することにより、活性領域に、例えば、３ｎｍのゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。その後、ゲート絶縁膜ＧＯＸ上に、ＣＶＤ法を用いて、ポリシリコン膜ＰＦ１を１００ｎｍ程度の厚さで堆積する。このとき、ポリシリコン膜ＰＦ１には、in-situドーピング法またはイオン注入法などを用いて高濃度にリンをドーピングする。そして、フォトリソグラフィ技術およびドライエッチング法を使用することにより、ポリシリコン膜ＰＦ１をパターニングする。具体的には、フォトリソグラフィ技術を使用してポリシリコン膜ＰＦ１上に形成されたレジスト膜をパターニングする。そして、パターニングしたレジスト膜をマスクにして、ポリシリコン膜ＰＦ１をドライエッチングする。このように、ポリシリコン膜ＰＦ１を半導体基板１Ｓの基板面に垂直方向に異方性エッチングすることで、ポリシリコン膜ＰＦ１からなるゲート電極Ｇを形成する。
【００７４】
次に、図１６に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ内にゲート電極Ｇに整合した低濃度ｎ型半導体領域ＥＸ１を形成する。そして、図１７に示すように、ＣＶＤ法により、ゲート電極Ｇを覆う半導体基板１Ｓ上に酸化シリコン膜を５０ｎｍ程度の厚さで堆積し、堆積した酸化シリコン膜に対して異方的にエッチングすることにより、ゲート電極Ｇの両側の側壁にサイドウォールＳＷ１を形成する。
【００７５】
その後、サイドウォールＳＷ１を形成したゲート電極Ｇをマスクにしたイオン注入法により、半導体基板１Ｓ内に砒素を、２５ｋｅＶの加速エネルギー、かつ、５×１０１４／ｃｍ２程度のドーズ量でドーピングする。これにより、ｎ型半導体領域ＮＲｓおよびｎ型半導体領域ＮＲｂを形成することができる。その後、熱処理によって導入した不純物（砒素）の活性化を行ってもよい。ここで、イオン注入法を実施する際、サイドウォールＳＷ１を形成したゲート電極Ｇとともに、レジスト膜をパターニングしてイオン注入法のマスクとすることができる。この場合、ｎ型半導体領域ＮＲｓとｎ型半導体領域ＮＲｂを異なる不純物濃度にすることができる。
【００７６】
続いて、図１８に示すように、ＣＶＤ法により、ゲート電極Ｇを覆う半導体基板１Ｓ上に酸化シリコン膜を５０ｎｍ程度の厚さで堆積する。次に、堆積した酸化シリコン膜に対して異方的にエッチングすることにより、サイドウォールＳＷ１の外側にサイドウォールＳＷ２を形成する。そして、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型半導体領域ＮＲｂに内包されるようにｐ型半導体領域ＰＲｄを形成する。このとき、イオン注入法では、ｐ型不純物であるボロン（Ｂ）を、２ｋｅＶの加速エネルギー、かつ、２×１０１５／ｃｍ２程度のドーズ量でドーピングする。
【００７７】
その後、Ｌａｓｅｒ  Ｓｐｉｋｅ  Ａｎｎｅａｌｉｎｇ（ＬＳＡ）を用いて短時間での高温活性化処理を行う。これにより、例えば、ｎ型半導体領域ＮＲｂおよびｐ型半導体領域ＰＲｄは、図１３に示すような不純物プロファイルを有するように形成される。この結果、ｎ型半導体領域ＮＲｂとｐ型半導体領域ＰＲｄの間の境界領域にトンネル接合を形成することができる。
【００７８】
本発明の特徴の一つは、自己整合的にｐ型半導体領域ＰＲｄをｎ型半導体領域ＮＲｂ内に形成できる点にある。そして、ｐ型半導体領域ＰＲｄは、ｎ型半導体領域ＮＲｂに内包されるように形成されるので、新たにｐ型半導体領域ＰＲｄを形成しても、本実施の形態１における半導体素子のサイズは、単体のＭＯＳＦＥＴのサイズと同じサイズで形成することができる。このため、本実施の形態１における半導体素子は、集積度に影響を与えることなく、単体のＭＯＳＦＥＴと同等の集積度で形成できる利点がある。
【００７９】
なお、本実施の形態１における半導体素子では、正電圧（例えば０．６Ｖ）をｐ型半導体領域ＰＲｄであるドレイン領域に印加しても、ｐ型ウェルＰＷＬ（半導体基板１Ｓ）とは、反対導電型であるｎ型半導体領域ＮＲｂのみが接しているため、半導体基板１Ｓとの間に順方向バイアスによるリーク電流を生じることはない。さらに、ｐ型半導体領域ＰＲｄとｎ型半導体領域ＮＲｂによって形成されるトンネル接合の特性は、ｐ型半導体領域ＰＲｄやｎ型半導体領域ＮＲｂに注入する不純物の注入エネルギーを調整することにより、変化させることができる。
【００８０】
また、ｐ型半導体領域ＰＲｄよりｎ型半導体領域ＮＲｂに注入された電荷（正孔）の半導体基板１Ｓへの引き抜きは、ｐ型半導体領域ＰＲｄとｎ型半導体領域ＮＲｂの縦方向不純物分布、すなわち、実効的なｎ型半導体領域ＮＲｂ（ベース領域）の厚さとともに、横方向の幅、すなわち、サイドウォールＳＷ２の幅、および、チャネル領域の不純物プロファイルを調整することにより制御することができる。すなわち、ｎ型半導体領域ＮＲｂ（ベース領域）の幅を小さくすることで、引き抜き効率を向上させることができる。一方、ｎ型半導体領域ＮＲｂ（ベース領域）の幅を大きくすることで、リーク電流を減らすことができる。また、サイドウォールＳＷ２の幅を小さくすることで引き抜き効率を向上させることができるとともに、チャネル領域の不純物濃度を上げることで引き抜き効率を向上させることができる。
【００８１】
次に、図１９に示すように、サイドウォールＳＷ２をマスクにして選択的に、ゲート電極Ｇの上面、ｐ型半導体領域ＰＲｄの表面、および、ｎ型半導体領域ＮＲｓの表面にシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ、ｐ型半導体領域ＰＲｄ、および、ｎ型半導体領域ＮＲｓを低抵抗化することができる。これは、サリサイド工程として知られる通常の工程である。このシリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜から形成することができる。
【００８２】
その後、図５に示すように、通常のＬＳＩで用いられている配線工程を行うことで、本実施の形態１における半導体素子を得ることができる。具体的には、図５に示すように、半導体基板１Ｓ上に、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬを形成し、その表面をＣＭＰ法で平坦化する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬを貫通するコンタクトホールＣＮＴ１およびコンタクトホールＣＮＴ２を形成する。
【００８３】
次に、コンタクトホールＣＮＴ１、ＣＮＴ２の底面および内壁を含むコンタクト層間絶縁膜ＣＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【００８４】
続いて、コンタクトホールＣＮＴ１、ＣＮＴ２を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧ１およびプラグＰＬＧ２を形成することができる。
【００８５】
次に、コンタクト層間絶縁膜ＣＩＬおよびプラグＰＬＧ１、ＰＬＧ２上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行うことにより配線Ｌ１を形成することができる。
【００８６】
なお、これらの配線工程には、これまで知られている抵抗低減プロセスなどを用いることができる。例えば、上述した配線工程で形成される配線Ｌ１はアルミニウム配線となっているが、配線Ｌ１を銅配線（ダマシン配線）から形成することもできる。また、必要に応じて、多層配線を形成することもできる。
【００８７】
以上のようにして、本実施の形態１における半導体装置を製造することができる。上述した製造工程によって形成される半導体素子は、通常のＭＯＳＦＥＴと同じ平面レイアウトで製造することができることは明らかである。このため、本実施の形態１における半導体装置によれば、集積性を損ねることなく、高性能な半導体装置を得ることができる。
【００８８】
なお、本実施の形態１における半導体素子の等価回路を示す図１で、ソース端子Ｓと基板端子Ｓｕｂを説明のため、ソース端子Ｓと基板端子Ｓｕｂとを分離して示しているが、ソース電位Ｖｓおよび基板電位Ｖｓｕｂはともに０Ｖに設定するため、両端子をつないで、３端子素子を形成することができる。また、注入電荷をｎ型半導体領域ＮＲｂより半導体基板１Ｓに引き抜くことを考えると、基板電位Ｖｓｕｂをソース電位Ｖｓに比べて低く設定し、ｎ型半導体領域ＮＲｂと半導体基板１Ｓの間に逆バイアスを印加することで、引き抜き効率を向上させることもできる。
【００８９】
（実施の形態２）
前記実施の形態１では、ｎチャネル型ＭＯＳＦＥＴとＰＮＰ型トンネルバイポーラトランジスタを組み合わせたｎチャネル型半導体素子について説明したが、本願発明の半導体素子では、ｐチャネル型ＭＯＳＦＥＴとＮＰＮ型トンネルバイポーラトランジスタを組み合わせたｐチャネル型半導体素子も形成できる。したがって、本願発明の半導体素子では、ｎチャネル型半導体素子とｐチャネル型半導体素子とを利用して相補型（Complementary）の半導体素子を形成することができる。本実施の形態２では、ｎチャネル型半導体素子とｐチャネル型半導体素子を組み合わせた相補型半導体素子について説明する。特に、本実施の形態２では、相補型半導体素子を利用した回路として、インバータ回路を例に挙げて説明する。
【００９０】
図２０は、本実施の形態２におけるインバータ回路を示す回路図である。図２０に示すように、電源電位ＶＤＤとグランド電位ＧＮＤとの間にｐチャネル型半導体素子ＰＴｒとｎチャネル型半導体素子ＮＴｒが直列に接続されている。具体的には、電源電位ＶＤＤ側にｐチャネル型半導体素子ＰＴｒが配置され、グランド電位ＧＮＤ側にｎチャネル型半導体素子ＮＴｒが配置されている。そして、ｐチャネル型半導体素子ＰＴｒのゲート電極とｎチャネル型半導体素子のゲート電極が電気的に接続されて入力ＩＮとなっており、ｐチャネル型半導体素子のドレイン領域とｎチャネル型半導体素子のドレイン領域を接続したノードが出力ＯＵＴとなっている。
【００９１】
このように構成されているインバータ回路によれば、入力ＩＮに「Ｈ」（例えば、１Ｖ）が入力されると、ｐチャネル型半導体素子ＰＴｒのゲート電極とｎチャネル型半導体素子ＮＴｒのゲート電極に「Ｈ」が印加される。この場合、ｐチャネル型半導体素子ＰＴｒはオフし、かつ、ｎチャネル型半導体素子ＮＴｒがオンする。したがって、出力ＯＵＴはオンしたｎチャネル型半導体素子ＮＴｒによってグランド電位ＧＮＤと電気的に接続され、出力ＯＵＴから「Ｌ」（例えば、０Ｖ）が出力される。一方、入力ＩＮに「Ｌ」（例えば、０Ｖ）が入力されると、ｐチャネル型半導体素子ＰＴｒのゲート電極とｎチャネル型半導体素子ＮＴｒのゲート電極に「Ｌ」が印加される。この場合、ｎチャネル型半導体素子ＮＴｒはオフし、かつ、ｐチャネル型半導体素子ＰＴｒがオンする。したがって、出力ＯＵＴはオンしたｐチャネル型半導体素子ＰＴｒによって電源電位ＶＤＤと電気的に接続され、出力ＯＵＴから「Ｈ」（例えば、１Ｖ）が出力される。このようにして、出力ＯＵＴには入力ＩＮと反対の電位が出力されてインバータ回路が動作することになる。
【００９２】
次に、上述したインバータ回路を構成するｎチャネル型半導体素子ＮＴｒとｐチャネル型半導体素子ＰＴｒのデバイス構造について説明する。図２１は、ｎチャネル型半導体素子ＮＴｒとｐチャネル型半導体素子ＰＴｒのデバイス構造を示す断面図である。図２１において、半導体基板１Ｓ上の主面側には素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで区画された活性領域（アクティブ領域）にｐ型ウェルＰＷＬとｎ型ウェルＮＷＬが形成されている。図２１では左側領域にｐ型ウェルＰＷＬが形成され、右側領域にｎ型ウェルＮＷＬが形成されている。そして、ｐ型ウェルＰＷＬ上にｎチャネル型半導体素子ＮＴｒが形成され、ｎ型ウェルＮＷＬ上にｐチャネル型半導体素子ＰＴｒが形成されている。
【００９３】
まず、ｐ型ウェルＰＷＬ上に形成されているｎチャネル型半導体素子ＮＴｒの構造について説明する。素子分離領域ＳＴＩで区画された半導体基板１Ｓ内には、例えば、ボロンなどのｐ型不純物を導入したｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬ内に離間して一対の低濃度ｎ型半導体領域ＥＸ１が形成されている。低濃度ｎ型半導体領域ＥＸ１は、リンなどのｎ型不純物を導入した半導体領域であり、一対の低濃度ｎ型半導体領域ＥＸ１で挟まれたｐ型ウェルＰＷＬ内の領域がチャネル領域となる。そして、低濃度ｎ型半導体領域ＥＸ１の外側にはｎ型半導体領域ＮＲｓとｎ型半導体領域ＮＲｂが形成されている。すなわち、一対の低濃度ｎ型半導体領域ＥＸ１のうち左側の低濃度ｎ型半導体領域ＥＸ１のさらに左側にｎ型半導体領域ＮＲｓが形成され、一対の低濃度ｎ型半導体領域ＥＸ１のうち右側の低濃度ｎ型半導体領域ＥＸ１のさらに右側にｎ型半導体領域ＮＲｂが形成されている。このｎ型半導体領域ＮＲｓおよびｎ型半導体領域ＮＲｂは、砒素などのｎ型不純物が導入された半導体領域である。
【００９４】
さらに、本実施の形態２におけるｎチャネル型半導体素子ＮＴｒにおいては、ｎ型半導体領域ＮＲｂに内包されるように、ｐ型半導体領域ＰＲｄが形成されている。このｐ型半導体領域ＰＲｄは、ボロンなどのｐ型不純物が導入された半導体領域である。
【００９５】
次に、チャネル領域上にはゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ１が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。また、ゲート電極Ｇ１は、例えば、リンを導入したポリシリコン膜ＰＦ１（ｎ型ポリシリコン膜）と、ポリシリコン膜ＰＦ１上に形成されたシリサイド膜ＳＬから形成されている。シリサイド膜ＳＬは、ゲート電極Ｇ１の低抵抗化のために形成された膜であり、シリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成されている。
【００９６】
ゲート電極Ｇ１の両側の側壁にはサイドウォールＳＷ１が形成されており、このサイドウォールＳＷ１の外側にサイドウォールＳＷ２が形成されている。そして、サイドウォールＳＷ２よりも外側の領域にシリサイド膜ＳＬが形成されている。具体的に、左側のサイドウォールＳＷ２の外側に露出しているｎ型半導体領域ＮＲｓの表面にシリサイド膜ＳＬが形成されているとともに、右側のサイドウォールＳＷ２の外側に露出しているｐ型半導体領域ＰＲｄの表面にもシリサイド膜ＳＬが形成されている。
【００９７】
本実施の形態２におけるｎチャネル型半導体素子ＮＴｒは上記のように構成されており、このｎチャネル型半導体素子ＮＴｒは、ｎチャネル型ＭＯＳＦＥＴとＰＮＰ型トンネルバイポーラトランジスタを備えている。つまり、左側の低濃度ｎ型半導体領域ＥＸ１とｎ型半導体領域ＮＲｓおよびシリサイド膜ＳＬにより、ｎチャネル型ＭＯＳＦＥＴのソース領域が形成されている。そして、チャネル領域上に形成されたゲート絶縁膜ＧＯＸがｎチャネル型ＭＯＳＦＥＴのゲート絶縁膜を構成し、かつ、ゲート絶縁膜ＧＯＸ上に形成されているゲート電極Ｇ１がｎチャネル型ＭＯＳＦＥＴのゲート電極を構成している。さらに、右側の低濃度ｎ型半導体領域ＥＸ１とｎ型半導体領域ＮＲｂがｎチャネル型ＭＯＳＦＥＴとＰＮＰ型トンネルバイポーラトランジスタとの接続領域を形成している。
【００９８】
続いて、ｐ型半導体領域ＰＲｄとシリサイド膜ＳＬがＰＮＰ型トンネルバイポーラトランジスタのエミッタ領域となっており、右側の低濃度ｎ型半導体領域ＥＸ１およびｎ型半導体領域ＮＲｂがＰＮＰ型トンネルバイポーラトランジスタのベース領域となっている。そして、ｐ型ウェルＰＷＬおよび半導体基板１ＳがＰＮＰ型トンネルバイポーラトランジスタのコレクタ領域となっている。以上のことから、本実施の形態２におけるｎチャネル型半導体素子ＮＴｒは、ｎチャネル型ＭＯＳＦＥＴとＰＮＰ型トンネルバイポーラトランジスタを備え、ｎチャネル型ＭＯＳＦＥＴのドレイン領域がＰＮＰ型トンネルバイポーラトランジスタのベース領域となるように、ｎチャネル型ＭＯＳＦＥＴとＰＮＰ型トンネルバイポーラトランジスタが電気的に接続された構成をしている。なお、ｐ型ウェルＰＷＬには、ｐ型ウェルＰＷＬに電位を供給するためのｐ型給電領域ＰＲ１も形成されている。
【００９９】
続いて、ｎ型ウェルＮＷＬ上に形成されているｐチャネル型半導体素子ＰＴｒの構造について説明する。素子分離領域ＳＴＩで区画された半導体基板１Ｓ内には、例えば、リンや砒素などのｎ型不純物を導入したｎ型ウェルＮＷＬが形成されており、このｎ型ウェルＮＷＬ内に離間して一対の低濃度ｐ型半導体領域ＥＸ２が形成されている。低濃度ｐ型半導体領域ＥＸ２は、ボロンなどのｐ型不純物を導入した半導体領域であり、一対の低濃度ｐ型半導体領域ＥＸ２で挟まれたｎ型ウェルＮＷＬ内の領域がチャネル領域となる。そして、低濃度ｐ型半導体領域ＥＸ２の外側にはｐ型半導体領域ＰＲｂとｐ型半導体領域ＰＲｓが形成されている。すなわち、一対の低濃度ｐ型半導体領域ＥＸ２のうち左側の低濃度ｐ型半導体領域ＥＸ２のさらに左側にｐ型半導体領域ＰＲｂが形成され、一対の低濃度ｐ型半導体領域ＥＸ２のうち右側の低濃度ｐ型半導体領域ＥＸ２のさらに右側にｐ型半導体領域ＰＲｓが形成されている。このｐ型半導体領域ＰＲｂおよびｐ型半導体領域ＰＲｓは、ボロンなどのｐ型不純物が導入された半導体領域である。
【０１００】
さらに、本実施の形態２におけるｐチャネル型半導体素子ＰＴｒにおいては、ｐ型半導体領域ＰＲｂに内包されるように、ｎ型半導体領域ＮＲｄが形成されている。このｎ型半導体領域ＮＲｄは、リンや砒素などのｎ型不純物が導入された半導体領域である。
【０１０１】
次に、チャネル領域上にはゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ２が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。また、ゲート電極Ｇ２は、例えば、ボロンを導入したポリシリコン膜ＰＦ１（ｐ型ポリシリコン膜）と、ポリシリコン膜ＰＦ１上に形成されたシリサイド膜ＳＬから形成されている。シリサイド膜ＳＬは、ゲート電極Ｇ２の低抵抗化のために形成された膜であり、シリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成されている。
【０１０２】
ゲート電極Ｇ２の両側の側壁にはサイドウォールＳＷ１が形成されており、このサイドウォールＳＷ１の外側にサイドウォールＳＷ２が形成されている。そして、サイドウォールＳＷ２よりも外側の領域にシリサイド膜ＳＬが形成されている。具体的に、左側のサイドウォールＳＷ２の外側に露出しているｎ型半導体領域ＮＲｄの表面にシリサイド膜ＳＬが形成されているとともに、右側のサイドウォールＳＷ２の外側に露出しているｐ型半導体領域ＰＲｓの表面にもシリサイド膜ＳＬが形成されている。
【０１０３】
本実施の形態２におけるｐチャネル型半導体素子ＰＴｒは上記のように構成されており、このｐチャネル型半導体素子ＰＴｒは、ｐチャネル型ＭＯＳＦＥＴとＮＰＮ型トンネルバイポーラトランジスタを備えている。つまり、右側の低濃度ｐ型半導体領域ＥＸ２とｐ型半導体領域ＰＲｓおよびシリサイド膜ＳＬにより、ｐチャネル型ＭＯＳＦＥＴのソース領域が形成されている。そして、チャネル領域上に形成されたゲート絶縁膜ＧＯＸがｐチャネル型ＭＯＳＦＥＴのゲート絶縁膜を構成し、かつ、ゲート絶縁膜ＧＯＸ上に形成されているゲート電極Ｇ２がｐチャネル型ＭＯＳＦＥＴのゲート電極を構成している。さらに、左側の低濃度ｐ型半導体領域ＥＸ２とｐ型半導体領域ＰＲｂがｐチャネル型ＭＯＳＦＥＴとＮＰＮ型トンネルバイポーラトランジスタとの接続領域を形成している。
【０１０４】
続いて、ｎ型半導体領域ＮＲｄとシリサイド膜ＳＬがＮＰＮ型トンネルバイポーラトランジスタのエミッタ領域となっており、左側の低濃度ｐ型半導体領域ＥＸ２およびｐ型半導体領域ＰＲｂがＮＰＮ型トンネルバイポーラトランジスタのベース領域となっている。そして、ｎ型ウェルＮＷＬがＮＰＮ型トンネルバイポーラトランジスタのコレクタ領域となっている。以上のことから、本実施の形態２におけるｐチャネル型半導体素子ＰＴｒは、ｐチャネル型ＭＯＳＦＥＴとＮＰＮ型トンネルバイポーラトランジスタを備え、ｐチャネル型ＭＯＳＦＥＴのドレイン領域がＮＰＮ型トンネルバイポーラトランジスタのベース領域となるように、ｐチャネル型ＭＯＳＦＥＴとＮＰＮ型トンネルバイポーラトランジスタが電気的に接続された構成をしている。なお、ｎ型ウェルＮＷＬには、ｎ型ウェルＮＷＬに電位を供給するためのｎ型給電領域ＮＲ１も形成されている。
【０１０５】
このように構成されているｎチャネル型半導体素子ＮＴｒとｐチャネル型半導体素子ＰＴｒを覆う半導体基板１Ｓ上には、例えば、図２１に示すように、ＴＥＯＳを原料とした酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通してシリサイド膜ＳＬに達するようにコンタクトホールＣＮＴが形成されている。コンタクトホールＣＮＴの内部には、バリア導体膜となるチタン／窒化チタン膜と、このバリア導体膜上に形成されたタングステン膜が埋め込まれて、プラグＰＬＧが形成されている。プラグＰＬＧを形成したコンタクト層間絶縁膜ＣＩＬ上には、配線Ｌ１が形成されている。この配線Ｌ１は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜の積層膜から形成されている。
【０１０６】
本実施の形態２における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【０１０７】
まず、図２２に示すように、半導体基板（ｐ型シリコン基板）１Ｓの表面に、例えば、１０ｎｍの酸化シリコン膜を熱酸化法で形成した後、１００ｎｍの窒化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法を用いて堆積する。そして、フォトリソグラフィ技術を用いて、活性領域をパターニングする。その後、ドライエッチング技術を使用することにより、窒化シリコン膜および酸化シリコン膜を半導体基板１Ｓの主面（基板面）に対して垂直方向に異方性エッチングした後、さらに、半導体基板１Ｓを異方性エッチングして、半導体基板１Ｓに、例えば、３００ｎｍの深さの溝（トレンチ）を形成する。
【０１０８】
続いて、溝の内部に露出したシリコン表面を酸化することにより、５ｎｍの酸化シリコン膜を形成し、さらに、ＣＶＤ法により、７００ｎｍの酸化シリコン膜を半導体基板１Ｓ上に堆積する。次に、ＣＭＰ(Chemical Mechanical Polishing)法を使用することにより、窒化シリコン膜を下地マスクとして、堆積した酸化シリコン膜の研磨を行い、溝の内部を除いて、半導体基板１Ｓ上に堆積した酸化シリコン膜を除去する。その後、マスクとして使用した窒化シリコン膜を熱リン酸によるウェットエッチングで除去する。以上のようにして、半導体基板１Ｓの主面側に素子分離領域ＳＴＩを形成することができる。
【０１０９】
次に、イオン注入法および熱処理を使用することにより、半導体基板１Ｓ内にｐ型ウェルＰＷＬおよびｎ型ウェルＮＷＬを形成する。そして、窒化シリコン膜の下に形成していた酸化シリコン膜をフッ酸で除去することにより、半導体基板１Ｓの表面（シリコン表面）を露出させる。
【０１１０】
続いて、図２３に示すように、熱酸化法を使用することにより、活性領域に、例えば、３ｎｍのゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。その後、ゲート絶縁膜ＧＯＸ上に、ＣＶＤ法を用いて、ポリシリコン膜ＰＦ１を１００ｎｍ程度の厚さで堆積する。このとき、ｎチャネル型半導体素子形成領域に形成されているポリシリコン膜ＰＦ１には、イオン注入法などを用いて高濃度にリンをドーピングする。同様に、ｐチャネル型半導体素子形成領域に形成されているポリシリコン膜ＰＦ１には、イオン注入法などを用いて高濃度にボロンをドーピングする。
【０１１１】
そして、フォトリソグラフィ技術およびドライエッチング法を使用することにより、ポリシリコン膜ＰＦ１をパターニングする。具体的には、フォトリソグラフィ技術を使用してポリシリコン膜ＰＦ１上に形成されたレジスト膜をパターニングする。そして、パターニングしたレジスト膜をマスクにして、ポリシリコン膜ＰＦ１をドライエッチングする。このように、ポリシリコン膜ＰＦ１を半導体基板１Ｓの基板面に垂直方向に異方性エッチングすることで、ポリシリコン膜ＰＦ１からなるゲート電極Ｇ１およびゲート電極Ｇ２を形成する。
【０１１２】
次に、図２４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ内にゲート電極Ｇ１に整合した低濃度ｎ型半導体領域ＥＸ１を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ内にゲート電極Ｇ２に整合した低濃度ｐ型半導体領域ＥＸ２を形成する。そして、図２５に示すように、ＣＶＤ法により、ゲート電極Ｇ１とゲート電極Ｇ２を覆う半導体基板１Ｓ上に酸化シリコン膜を５０ｎｍ程度の厚さで堆積し、堆積した酸化シリコン膜に対して異方的にエッチングすることにより、ゲート電極Ｇ１およびゲート電極Ｇ２の両側の側壁にサイドウォールＳＷ１を形成する。
【０１１３】
その後、サイドウォールＳＷ１を形成したゲート電極Ｇ１およびパターニングしたレジスト膜をマスクにしたイオン注入法により、ｐ型ウェルＰＷＬ内に砒素をドーピングする。これにより、ｎ型半導体領域ＮＲｓおよびｎ型半導体領域ＮＲｂを形成することができる。このとき、ｎ型ウェルＮＷＬ内にｎ型給電領域ＮＲ１も形成する。同様に、サイドウォールＳＷ１を形成したゲート電極Ｇ２およびパターニングしたレジスト膜をマスクにしたイオン注入法により、ｎ型ウェルＮＷＬ内にボロンをドーピングする。これにより、ｐ型半導体領域ＰＲｓおよびｐ型半導体領域ＰＲｂを形成することができる。このとき、ｐ型ウェルＰＷＬ内にｐ型給電領域ＰＲ１も形成する。その後、熱処理によって導入した不純物（砒素とボロン）の活性化を行ってもよい。
【０１１４】
続いて、図２６に示すように、ＣＶＤ法により、ゲート電極Ｇ１およびゲート電極Ｇ２を覆う半導体基板１Ｓ上に酸化シリコン膜を５０ｎｍ程度の厚さで堆積する。次に、堆積した酸化シリコン膜に対して異方的にエッチングすることにより、サイドウォールＳＷ１の外側にサイドウォールＳＷ２を形成する。そして、ｎチャネル型半導体素子形成領域においては、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型半導体領域ＮＲｂに内包されるようにｐ型半導体領域ＰＲｄを形成する。同様に、ｐチャネル型半導体素子形成領域においては、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｐ型半導体領域ＰＲｂに内包されるようにｎ型半導体領域ＮＲｄを形成する。
【０１１５】
その後、Ｌａｓｅｒ  Ｓｐｉｋｅ  Ａｎｎｅａｌｉｎｇ（ＬＳＡ）を用いて短時間での高温活性化処理を行う。これにより、ｎチャネル型半導体素子形成領域においては、ｎ型半導体領域ＮＲｂとｐ型半導体領域ＰＲｄの間の境界領域にトンネル接合を形成することができる。同様に、ｐチャネル型半導体素子形成領域においては、ｐ型半導体領域ＰＲｂとｎ型半導体領域ＮＲｄの間の境界領域にトンネル接合を形成することができる。
【０１１６】
次に、図２７に示すように、サイドウォールＳＷ２をマスクにして選択的に、ゲート電極Ｇ１およびゲート電極Ｇ２の上面、ｐ型半導体領域ＰＲｄの表面、ｎ型導体領域ＮＲｓの表面、ｎ型半導体領域ＮＲｄの表面、ｐ型半導体領域ＰＲｓの表面、ｐ型給電領域ＰＲ１の表面、および、ｎ型給電領域ＮＲ１の表面にシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ１、Ｇ２、ｐ型半導体領域ＰＲｄ、ｎ型半導体領域ＮＲｓ、ｎ型半導体領域ＮＲｄ、ｐ型半導体領域ＰＲｓ、ｐ型給電領域ＰＲ１、および、ｎ型給電領域ＮＲ１を低抵抗化することができる。これは、サリサイド工程として知られる通常の工程である。このシリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜から形成することができる。
【０１１７】
その後、図２１に示すように、通常のＬＳＩで用いられている配線工程を行うことで、本実施の形態２における半導体装置を得ることができる。具体的には、図２１に示すように、半導体基板１Ｓ上に、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬを形成し、その表面をＣＭＰ法で平坦化する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬを貫通するコンタクトホールＣＮＴを形成する。
【０１１８】
次に、コンタクトホールＣＮＴの底面および内壁を含むコンタクト層間絶縁膜ＣＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１１９】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成することができる。
【０１２０】
次に、コンタクト層間絶縁膜ＣＩＬおよびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行うことにより配線Ｌ１を形成することができる。
【０１２１】
なお、これらの配線工程には、これまで知られている抵抗低減プロセスなどを用いることができる。例えば、上述した配線工程で形成される配線Ｌ１はアルミニウム配線となっているが、配線Ｌ１を銅配線（ダマシン配線）から形成することもできる。また、必要に応じて、多層配線を形成することもできる。以上のようにして、本実施の形態２における半導体装置を製造することができる。
【０１２２】
なお、本実施の形態２では、インバータを例に挙げて説明している。インバータは、デジタル回路の基本単位となっており、これを組み合わせることで、デジタル回路で用いられるＮＡＮＤ回路、ＮＯＲ回路、ＥＸ−ＯＲ回路、フリップフロップ回路などの基本論理回路を形成することができる。つまり、本実施の形態２におけるｎチャネル型半導体素子ＮＴｒおよびｐチャネル型半導体素子ＰＴｒを使用してデジタル回路を構築することができることがわかる。
【０１２３】
（実施の形態３）
本実施の形態３では、同一の半導体基板上に、本願発明における半導体素子と、単体ＭＯＳＦＥＴからなる単体トランジスタとを形成する例について説明する。
【０１２４】
図２８は、本実施の形態３における半導体装置のデバイス構造を示す断面図である。図２８に示すように、半導体基板１Ｓ上の主面側には素子分離領域ＳＴＩが形成されており、素子分離領域ＳＴＩで区画された活性領域（アクティブ領域）にｐ型ウェルＰＷＬ１とｐ型ウェルＰＷＬ２が形成されている。図２８では左側領域にｐ型ウェルＰＷＬ１が形成され、右側領域にｐ型ウェルＰＷＬ２が形成されている。そして、ｐ型ウェルＰＷＬ１上にｎチャネル型半導体素子ＮＴｒ１が形成され、ｐ型ウェルＰＷＬ２上に単体トランジスタＮＴｒ２が形成されている。
【０１２５】
ここで、ｎチャネル型半導体素子ＮＴｒ１の構造は前記実施の形態２で説明したｎチャネル型半導体素子ＮＴｒ（図２１参照）と同様の構成をしているので、その説明は省略する。一方、単体トランジスタＮＴｒ２は、広く用いられている単体ＭＯＳＦＥＴであり、以下に、この構造について図２８を参照しながら説明する。
【０１２６】
素子分離領域ＳＴＩで区画された半導体基板１Ｓ内には、例えば、ボロンなどのｐ型不純物を導入したｐ型ウェルＰＷＬ２が形成されており、このｐ型ウェルＰＷＬ２内に離間して一対の低濃度ｎ型半導体領域ＥＸ３が形成されている。低濃度ｎ型半導体領域ＥＸ３は、リンなどのｎ型不純物を導入した半導体領域であり、一対の低濃度ｎ型半導体領域ＥＸ３で挟まれたｐ型ウェルＰＷＬ２内の領域がチャネル領域となる。そして、低濃度ｎ型半導体領域ＥＸ３の外側にはｎ型半導体領域ＮＲｓ２とｎ型半導体領域ＮＲｂ２が形成されている。すなわち、一対の低濃度ｎ型半導体領域ＥＸ３のうち左側の低濃度ｎ型半導体領域ＥＸ３のさらに左側にｎ型半導体領域ＮＲｓ２が形成され、一対の低濃度ｎ型半導体領域ＥＸ３のうち右側の低濃度ｎ型半導体領域ＥＸ３のさらに右側にｎ型半導体領域ＮＲｂ２が形成されている。このｎ型半導体領域ＮＲｓ２およびｎ型半導体領域ＮＲｂ２は、砒素などのｎ型不純物が導入された半導体領域である。
【０１２７】
次に、チャネル領域上にはゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇ３が形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。また、ゲート電極Ｇ３は、例えば、リンを導入したポリシリコン膜ＰＦ１（ｎ型ポリシリコン膜）と、ポリシリコン膜ＰＦ１上に形成されたシリサイド膜ＳＬから形成されている。シリサイド膜ＳＬは、ゲート電極Ｇ１の低抵抗化のために形成された膜であり、シリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成されている。
【０１２８】
ゲート電極Ｇ３の両側の側壁にはサイドウォールＳＷ１が形成されており、このサイドウォールＳＷ１の外側にサイドウォールＳＷ２が形成されている。そして、サイドウォールＳＷ２よりも外側の領域にシリサイド膜ＳＬが形成されている。具体的に、左側のサイドウォールＳＷ２の外側に露出しているｎ型半導体領域ＮＲｓ２の表面にシリサイド膜ＳＬが形成されているとともに、右側のサイドウォールＳＷ２の外側に露出しているｎ型半導体領域ＮＲｂ２の表面にもシリサイド膜ＳＬが形成されている。なお、ｐ型ウェルＰＷＬ２には、ｐ型ウェルＰＷＬ２に電位を供給するためのｐ型給電領域ＰＲ２も形成されている。
【０１２９】
本実施の形態３における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【０１３０】
まず、図２９に示すように、半導体基板（ｐ型シリコン基板）１Ｓの表面に、例えば、１０ｎｍの酸化シリコン膜を熱酸化法で形成した後、１００ｎｍの窒化シリコン膜をＣＶＤ（Chemical Vapor Deposition）法を用いて堆積する。そして、フォトリソグラフィ技術を用いて、活性領域をパターニングする。その後、ドライエッチング技術を使用することにより、窒化シリコン膜および酸化シリコン膜を半導体基板１Ｓの主面（基板面）に対して垂直方向に異方性エッチングした後、さらに、半導体基板１Ｓを異方性エッチングして、半導体基板１Ｓに、例えば、３００ｎｍの深さの溝（トレンチ）を形成する。
【０１３１】
続いて、溝の内部に露出したシリコン表面を酸化することにより、５ｎｍの酸化シリコン膜を形成し、さらに、ＣＶＤ法により、７００ｎｍの酸化シリコン膜を半導体基板１Ｓ上に堆積する。次に、ＣＭＰ(Chemical Mechanical Polishing)法を使用することにより、窒化シリコン膜を下地マスクとして、堆積した酸化シリコン膜の研磨を行い、溝の内部を除いて、半導体基板１Ｓ上に堆積した酸化シリコン膜を除去する。その後、マスクとして使用した窒化シリコン膜を熱リン酸によるウェットエッチングで除去する。以上のようにして、半導体基板１Ｓの主面側に素子分離領域ＳＴＩを形成することができる。
【０１３２】
次に、イオン注入法および熱処理を使用することにより、半導体基板１Ｓ内にｐ型ウェルＰＷＬおよびｎ型ウェルＮＷＬを形成する。そして、窒化シリコン膜の下に形成していた酸化シリコン膜をフッ酸で除去することにより、半導体基板１Ｓの表面（シリコン表面）を露出させる。
【０１３３】
続いて、図３０に示すように、熱酸化法を使用することにより、活性領域に、例えば、３ｎｍのゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。その後、ゲート絶縁膜ＧＯＸ上に、ＣＶＤ法を用いて、ポリシリコン膜ＰＦ１を１００ｎｍ程度の厚さで堆積する。このとき、ｎチャネル型半導体素子形成領域に形成されているポリシリコン膜ＰＦ１には、イオン注入法などを用いて高濃度にリンをドーピングする。
【０１３４】
そして、フォトリソグラフィ技術およびドライエッチング法を使用することにより、ポリシリコン膜ＰＦ１をパターニングする。具体的には、フォトリソグラフィ技術を使用してポリシリコン膜ＰＦ１上に形成されたレジスト膜をパターニングする。そして、パターニングしたレジスト膜をマスクにして、ポリシリコン膜ＰＦ１をドライエッチングする。このように、ポリシリコン膜ＰＦ１を半導体基板１Ｓの基板面に垂直方向に異方性エッチングすることで、ポリシリコン膜ＰＦ１からなるゲート電極Ｇ１およびゲート電極Ｇ３を形成する。
【０１３５】
次に、図３１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ内にゲート電極Ｇ１に整合した低濃度ｎ型半導体領域ＥＸ１を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ内にゲート電極Ｇ３に整合した低濃度ｎ型半導体領域ＥＸ３を形成する。そして、図３２に示すように、ＣＶＤ法により、ゲート電極Ｇ１とゲート電極Ｇ３を覆う半導体基板１Ｓ上に酸化シリコン膜を５０ｎｍ程度の厚さで堆積し、堆積した酸化シリコン膜に対して異方的にエッチングすることにより、ゲート電極Ｇ１およびゲート電極Ｇ３の両側の側壁にサイドウォールＳＷ１を形成する。
【０１３６】
その後、サイドウォールＳＷ１を形成したゲート電極Ｇ１およびパターニングしたレジスト膜をマスクにしたイオン注入法により、ｐ型ウェルＰＷＬ１内に砒素をドーピングする。これにより、ｎ型半導体領域ＮＲｓおよびｎ型半導体領域ＮＲｂを形成することができる。同様に、サイドウォールＳＷ１を形成したゲート電極Ｇ３およびパターニングしたレジスト膜をマスクにしたイオン注入法により、ｐ型ウェルＰＷＬ２内に砒素をドーピングする。これにより、ｎ型半導体領域ＮＲｓ２およびｎ型半導体領域ＮＲｂ２を形成することができる。さらに、フォトリソグラフィ技術およびイオン注入法を使用して、ｐ型ウェルＰＷＬ１にボロンを導入することにより、ｐ型ウェルＰＷＬ１内にｐ型給電領域ＰＲ１を形成する。同様に、フォトリソグラフィ技術およびイオン注入法を使用して、ｐ型ウェルＰＷＬ２にボロンを導入することにより、ｐ型ウェルＰＷＬ２内にｐ型給電領域ＰＲ２を形成する。その後、熱処理によって導入した不純物（砒素とボロン）の活性化を行ってもよい。
【０１３７】
続いて、図３３に示すように、ＣＶＤ法により、ゲート電極Ｇ１およびゲート電極Ｇ３を覆う半導体基板１Ｓ上に酸化シリコン膜を５０ｎｍ程度の厚さで堆積する。次に、堆積した酸化シリコン膜に対して異方的にエッチングすることにより、サイドウォールＳＷ１の外側にサイドウォールＳＷ２を形成する。そして、ｎチャネル型半導体素子形成領域においては、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型半導体領域ＮＲｂに内包されるようにｐ型半導体領域ＰＲｄを形成する。
【０１３８】
その後、Ｌａｓｅｒ  Ｓｐｉｋｅ  Ａｎｎｅａｌｉｎｇ（ＬＳＡ）を用いて短時間での高温活性化処理を行う。これにより、ｎチャネル型半導体素子形成領域においては、ｎ型半導体領域ＮＲｂとｐ型半導体領域ＰＲｄの間の境界領域にトンネル接合を形成することができる。
【０１３９】
次に、図３４に示すように、サイドウォールＳＷ２をマスクにして選択的に、ゲート電極Ｇ１およびゲート電極Ｇ３の上面、ｐ型半導体領域ＰＲｄの表面、ｎ型導体領域ＮＲｓの表面、ｎ型半導体領域ＮＲｓ２の表面、ｎ型半導体領域ＮＲｂ２の表面、ｐ型給電領域ＰＲ１の表面、および、ｐ型給電領域ＰＲ２の表面にシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ１、Ｇ３、ｐ型半導体領域ＰＲｄ、ｎ型半導体領域ＮＲｓ、ｎ型半導体領域ＮＲｓ２、ｎ型半導体領域ＮＲｂ２、ｐ型給電領域ＰＲ１、および、ｐ型給電領域ＰＲ２を低抵抗化することができる。これは、サリサイド工程として知られる通常の工程である。このシリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜から形成することができる。
【０１４０】
その後、図２８に示すように、通常のＬＳＩで用いられている配線工程を行うことで、本実施の形態３における半導体装置を得ることができる。具体的には、図２８に示すように、半導体基板１Ｓ上に、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬを形成し、その表面をＣＭＰ法で平坦化する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬを貫通するコンタクトホールＣＮＴを形成する。
【０１４１】
次に、コンタクトホールＣＮＴの底面および内壁を含むコンタクト層間絶縁膜ＣＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１４２】
続いて、コンタクトホールＣＮＴを埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧを形成することができる。
【０１４３】
次に、コンタクト層間絶縁膜ＣＩＬおよびプラグＰＬＧ上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行うことにより配線Ｌ１を形成することができる。
【０１４４】
なお、これらの配線工程には、これまで知られている抵抗低減プロセスなどを用いることができる。例えば、上述した配線工程で形成される配線Ｌ１はアルミニウム配線となっているが、配線Ｌ１を銅配線（ダマシン配線）から形成することもできる。また、必要に応じて、多層配線を形成することもできる。以上のようにして、本実施の形態３における半導体装置を製造することができる。
【０１４５】
上述したように、本実施の形態３における半導体装置では、ｎチャネル型半導体素子ＮＴｒ１と単体トランジスタＮＴｒ２を容易に集積することができる。本願発明のｎチャネル型半導体素子ＮＴｒ１は、極めて優れたスイッチング特性を持っているが、ソース領域とドレイン領域が異なる構造を持っているため、非対称な構造になっている。このため、回路構成上、対称性が要求されるパストランジスタとして用いられるところでは、単体トランジスタＮＴｒ２と置き換えることができない問題がある。
【０１４６】
しかし、本実施の形態３で説明したように、本願発明のｎチャネル型半導体素子ＮＴｒ１は、単体トランジスタＮＴｒ２と高い集積性をもつことから、対称性の必要なところに単体トランジスタを用いて、本願発明のｎチャネル型半導体素子ＮＴｒ１と単体トランジスタＮＴｒ２を組み合わせることで優れた特性を得ることができる。
【０１４７】
例として、ｎチャネル型半導体素子ＮＴｒ１と単体トランジスタＮＴｒ２の組み合わせをＳＲＡＭセルに用いた場合について説明する。図３５は、２つ単体トランジスタＮＴｒ２および２つのｎチャネル型半導体素子ＮＴｒ１を組み合わせてＳＲＡＭセルを構成する例を示す回路図である。図３５に示すＳＲＡＭセルでは、記憶ノードに２つのｎチャネル型半導体素子ＮＴｒ１を使用し、対称性の必要なパストランジスタ（転送用トランジスタ）に単体トランジスタＮＴｒ２を使用している。
【０１４８】
また、図３６は、２つ単体トランジスタＮＴｒ２、２つのｎチャネル型半導体素子ＮＴｒ１および２つのｐチャネル型半導体素子ＰＴｒ１を組み合わせてＳＲＡＭセルを構成する例を示す回路図である。図３６に示すＳＲＡＭセルでは、記憶ノードに２つのインバータを使用し、対称性の必要なパストランジスタ（転送用トランジスタ）に単体トランジスタＮＴｒ２を使用している。そして、２つのインバータは、それぞれ、ｎチャネル型半導体素子ＮＴｒ１とｐチャネル型半導体素子ＰＴｒ１から構成している。
【０１４９】
このように、図３５や図３６に示すＳＲＡＭセルでは、対称性の必要なパストランジスタには、対称性を有する単体トランジスタを使用する一方、記憶ノードには、低電圧で動作し、かつ、優れたスイッチング特性を有する本願発明の半導体素子（ｎチャネル型半導体素子ＮＴｒ１、ｐチャネル型半導体素子ＰＴｒ１）を使用している。これにより、従来のＳＲＡＭセルでは動作できない低電圧（０．２〜０．３Ｖ）においても、本願発明の半導体素子を用いることで極めて良好なメモリ特性を得ることができる。
【０１５０】
（実施の形態４）
本実施の形態４では、ＳＯＩ（Silicon On Insulator）基板上に本願発明の半導体素子を形成する例について説明する。図３７は、本実施の形態４における半導体素子を上部から見た平面図である。図３７において、Ｘ方向に離間して並ぶようにｎ型半導体領域ＮＲｓとｎ型半導体領域ＮＲｂが形成されている。そして、ｎ型半導体領域ＮＲｂの上部にはｐ型半導体領域ＰＲｄが形成されている。このｐ型半導体領域ＰＲｄと電気的に接続するようにプラグＰＬＧ１が形成されている。また、ｎ型半導体領域ＮＲｓの外側領域には、ｐ型半導体領域ＰＲｃが形成されており、このｐ型半導体領域ＰＲｃとｎ型半導体領域ＮＲｓの両方と電気的に接続するようにプラグＰＬＧ２が形成されている。さらに、離間されて配置されているｎ型半導体領域ＮＲｓと半導体領域ＮＲｂの間をＹ方向に延在するようにゲート電極Ｇが形成されている。そして、ゲート電極Ｇの一端部でゲート電極ＧはプラグＰＬＧ３と電気的に接続されている。
【０１５１】
次に、図３８は、図３７のＸ２−Ｘ２線で切断した断面図である。図３８に示すように、本実施の形態４における半導体素子は、支持基板ＨＳと、支持基板ＨＳ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層（活性層）からなるＳＯＩ基板に形成されている。具体的に、ＳＯＩ基板のシリコン層は、シリコン層を貫通して埋め込み絶縁層に達する素子分離領域ＳＴＩによって区画され、この区画されたシリコン層に本実施の形態４における半導体素子が形成されている。素子分離領域ＳＴＩで区画されたシリコン層はｐ型半導体領域からなるボディ領域ＢＤと呼ばれており、このボディ領域ＢＤ内に離間して一対の低濃度ｎ型半導体領域ＥＸ１が形成されている。低濃度ｎ型半導体領域ＥＸ１は、リンなどのｎ型不純物を導入した半導体領域であり、一対の低濃度ｎ型半導体領域ＥＸ１で挟まれたボディ領域ＢＤ内の領域がチャネル領域となる。そして、低濃度ｎ型半導体領域ＥＸ１の外側にはｎ型半導体領域ＮＲｓとｎ型半導体領域ＮＲｂが形成されている。すなわち、一対の低濃度ｎ型半導体領域ＥＸ１のうち左側の低濃度ｎ型半導体領域ＥＸ１のさらに左側にｎ型半導体領域ＮＲｓが形成され、一対の低濃度ｎ型半導体領域ＥＸ１のうち右側の低濃度ｎ型半導体領域ＥＸ１のさらに右側にｎ型半導体領域ＮＲｂが形成されている。このｎ型半導体領域ＮＲｓおよびｎ型半導体領域ＮＲｂは、砒素などのｎ型不純物が導入された半導体領域である。
【０１５２】
ここで、ｎ型半導体領域ＮＲｂは埋め込み絶縁層ＢＯＸまで達している一方、ｎ型半導体領域ＮＲｓは、埋め込み絶縁層ＢＯＸまで達していない。そして、このｎ型半導体領域ＮＲｓのｎ型半導体領域ＮＲｂ側とは反対側に埋め込み絶縁層ＢＯＸまで達するｐ型半導体領域ＰＲｃが形成されている。したがって、ｐ型半導体領域ＰＲｃとボディ領域ＢＤはともにｐ型不純物を導入した半導体領域から構成されているので、電気的に接続されていることになる。つまり、本実施の形態４では、ｐ型半導体領域ＰＲｃとボディ領域ＢＤとを電気的に接続するため、ｎ型半導体領域ＮＲｓを埋め込み絶縁層ＢＯＸまで達しないように構成しているのである。
【０１５３】
さらに、本実施の形態４における半導体素子においては、ｎ型半導体領域ＮＲｂに内包されるように、ｐ型半導体領域ＰＲｄが形成されている。このｐ型半導体領域ＰＲｄは、ボロンなどのｐ型不純物が導入された半導体領域である。
【０１５４】
次に、チャネル領域（ボディ領域ＢＤ）上にはゲート絶縁膜ＧＯＸが形成されており、このゲート絶縁膜ＧＯＸ上にゲート電極Ｇが形成されている。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、例えば、酸化ハフニウム膜などの酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。また、ゲート電極Ｇは、例えば、リンを導入したポリシリコン膜ＰＦ１（ｎ型ポリシリコン膜）と、ポリシリコン膜ＰＦ１上に形成されたシリサイド膜ＳＬから形成されている。シリサイド膜ＳＬは、ゲート電極Ｇの低抵抗化のために形成された膜であり、シリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成されている。
【０１５５】
ゲート電極Ｇの両側の側壁にはサイドウォールＳＷ１が形成されており、このサイドウォールＳＷ１の外側にサイドウォールＳＷ２が形成されている。そして、サイドウォールＳＷ２よりも外側の領域にシリサイド膜ＳＬが形成されている。具体的に、左側のサイドウォールＳＷ２の外側に露出しているｎ型半導体領域ＮＲｓの表面およびｐ型半導体領域ＰＲｃの表面にシリサイド膜ＳＬが形成されているとともに、右側のサイドウォールＳＷ２の外側に露出しているｐ型半導体領域ＰＲｄの表面にもシリサイド膜ＳＬが形成されている。
【０１５６】
本実施の形態４における半導体素子は上記のように構成されており、この半導体素子は、ＭＯＳＦＥＴとトンネルバイポーラトランジスタを備えている。つまり、左側の低濃度ｎ型半導体領域ＥＸ１とｎ型半導体領域ＮＲｓおよびシリサイド膜ＳＬにより、ＭＯＳＦＥＴのソース領域が形成されている。そして、チャネル領域上に形成されたゲート絶縁膜ＧＯＸがＭＯＳＦＥＴのゲート絶縁膜を構成し、かつ、ゲート絶縁膜ＧＯＸ上に形成されているゲート電極ＧがＭＯＳＦＥＴのゲート電極を構成している。さらに、右側の低濃度ｎ型半導体領域ＥＸ１とｎ型半導体領域ＮＲｂがＭＯＳＦＥＴとトンネルバイポーラトランジスタとの接続領域を形成している。
【０１５７】
続いて、ｐ型半導体領域ＰＲｄとシリサイド膜ＳＬがトンネルバイポーラトランジスタのエミッタ領域となっており、右側の低濃度ｎ型半導体領域ＥＸ１およびｎ型半導体領域ＮＲｂがトンネルバイポーラトランジスタのベース領域となっている。そして、ボディ領域ＢＤがトンネルバイポーラトランジスタのコレクタ領域となっている。以上のことから、本実施の形態４における半導体素子は、ＭＯＳＦＥＴとトンネルバイポーラトランジスタを備え、ＭＯＳＦＥＴのドレイン領域がトンネルバイポーラトランジスタのベース領域となるように、ＭＯＳＦＥＴとトンネルバイポーラトランジスタが電気的に接続された構成をしていることがわかる。
【０１５８】
このように構成されている半導体素子を覆う半導体基板１Ｓ上には、例えば、図３８に示すように、ＴＥＯＳを原料とした酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通してｐ型半導体領域ＰＲｄの表面に形成されたシリサイド膜ＳＬに達するようにコンタクトホールＣＮＴ１が形成されている。一方、コンタクト層間絶縁膜ＣＩＬを貫通してｎ型半導体領域ＮＲｓの表面に形成されたシリサイド膜ＳＬと、ｐ型半導体領域ＰＲｃの表面に形成されたシリサイド膜ＳＬの両方に達するようにコンタクトホールＣＮＴ２が形成されている。
【０１５９】
コンタクトホールＣＮＴ１の内部とコンタクトホールＣＮＴ２の内部には、バリア導体膜となるチタン／窒化チタン膜と、このバリア導体膜上に形成されたタングステン膜が埋め込まれて、プラグＰＬＧ１およびプラグＰＬＧ２が形成されている。プラグＰＬＧ１およびプラグＰＬＧ２を形成したコンタクト層間絶縁膜ＣＩＬ上には、配線Ｌ１が形成されている。この配線Ｌ１は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜の積層膜から形成されている。
【０１６０】
以上のことから、本実施の形態４における半導体素子では、ｎ型半導体領域ＮＲｓとｐ型半導体領域ＰＲｃの両方に接するように、ｎ型半導体領域ＮＲｓおよびｐ型半導体領域ＰＲｃ上にプラグＰＬＧ２が形成されていることがわかる。このため、本実施の形態４における半導体素子では、プラグＰＬＧ２を介してｎ型半導体領域ＮＲｓとｐ型半導体領域ＰＲｃに同じ電位が供給され、さらに、ｐ型半導体領域ＰＲｃはボディ領域ＢＤと電気的に接続されていることから、結局、ｎ型半導体領域ＰＲｃとボディ領域ＢＤに同じ電位が供給されることになる。
【０１６１】
ここで、本実施の形態４における半導体素子の特徴は、ボディ領域ＢＤがｐ型半導体領域ＰＲｃを介してプラグＰＬＧ２と電気的に接続されていることから、ボディ領域ＢＤがフローティング状態になっていない点にある。これにより、本実施の形態４における半導体素子をＳＯＩ基板上に形成した場合、以下に示す利点が得られる。
【０１６２】
例えば、通常のＳＯＩ基板では、支持基板ＨＳとボディ領域ＢＤの間に埋め込み絶縁層ＢＯＸが存在するため、ボディ領域ＢＤに給電することができず、基板浮遊現象と呼ばれる不安定動作を生じることが知られている。これに対し、本実施の形態４では、ｎ型半導体領域ＮＲｓの外側にｐ型半導体領域ＰＲｃを設け、このｐ型半導体領域ＰＲｃとボディ領域ＢＤを電気的に接続している。そして、このｐ型半導体領域ＰＲｃはプラグＰＬＧ２と接続されていることから、ボディ領域ＢＤはフローティング状態となっていない。この結果、本実施の形態４によれば、基板浮遊現象による不安定動作を抑制できる利点がある。
【０１６３】
本実施の形態４における半導体装置は上記のように構成されており、以下に、その製造方法について図面を参照しながら説明する。
【０１６４】
まず、図３９に示すように、支持基板ＨＳと、支持基板ＨＳ上に形成された埋め込み絶縁層ＢＯＸと、埋め込み絶縁層ＢＯＸ上に形成されたシリコン層からなるＳＯＩ基板を用意する。そして、このＳＯＩ基板に素子分離領域ＳＴＩを形成し、この素子分離領域ＳＴＩによって活性領域を区画する。区画された活性領域（シリコン層）はボディ領域ＢＤとなる。このとき、ボディ領域ＢＤの厚さは、例えば、５０ｎｍ程度であり、ｐ型半導体領域となっている。例えば、ボディ領域ＢＤの不純物濃度（ｐ型不純物）は、１０１５／ｃｍ３のオーダーとなっている。
【０１６５】
続いて、図４０に示すように、熱酸化法を使用することにより、ボディ領域ＢＤ上に、例えば、３ｎｍのゲート絶縁膜ＧＯＸを形成する。ゲート絶縁膜ＧＯＸは、例えば、酸化シリコン膜から形成されるが、これに限らず、酸化シリコン膜よりも誘電率の高い高誘電率膜から形成してもよい。その後、ゲート絶縁膜ＧＯＸ上に、ＣＶＤ法を用いて、ポリシリコン膜ＰＦ１を１００ｎｍ程度の厚さで堆積する。このとき、ポリシリコン膜ＰＦ１には、in-situドーピング法またはイオン注入法などを用いて高濃度にリンをドーピングする。そして、フォトリソグラフィ技術およびドライエッチング法を使用することにより、ポリシリコン膜ＰＦ１をパターニングする。具体的には、フォトリソグラフィ技術を使用してポリシリコン膜ＰＦ１上に形成されたレジスト膜をパターニングする。そして、パターニングしたレジスト膜をマスクにして、ポリシリコン膜ＰＦ１をドライエッチングする。このように、ポリシリコン膜ＰＦ１を半導体基板１Ｓの基板面に垂直方向に異方性エッチングすることで、ポリシリコン膜ＰＦ１からなるゲート電極Ｇを形成する。
【０１６６】
次に、図４１に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、半導体基板１Ｓ内にゲート電極Ｇに整合した低濃度ｎ型半導体領域ＥＸ１を形成する。そして、図４２に示すように、ＣＶＤ法により、ゲート電極Ｇを覆う半導体基板１Ｓ上に酸化シリコン膜を５０ｎｍ程度の厚さで堆積し、堆積した酸化シリコン膜に対して異方的にエッチングすることにより、ゲート電極Ｇの両側の側壁にサイドウォールＳＷ１を形成する。
【０１６７】
その後、サイドウォールＳＷ１を形成したゲート電極Ｇをマスクにしたイオン注入法により、半導体基板１Ｓ内に砒素をドーピングする。これにより、ｎ型半導体領域ＮＲｓおよびｎ型半導体領域ＮＲｂを形成することができる。その後、熱処理によって導入した不純物（砒素）の活性化を行ってもよい。ここで、イオン注入法を実施する際、サイドウォールＳＷ１を形成したゲート電極Ｇとともに、レジスト膜をパターニングしてイオン注入法のマスクとする。この場合、ｎ型半導体領域ＮＲｓとｎ型半導体領域ＮＲｂを異なる不純物濃度および異なる深さにすることができる。例えば、ｎ型半導体領域ＮＲｂを形成する際の注入エネルギーよりも、ｎ型半導体領域ＮＲｓを形成する際の注入エネルギーを低くすることにより、ｎ型半導体領域ＮＲｂを埋め込み絶縁層ＢＯＸまで達するように形成できる一方、ｎ型半導体領域ＮＲｓを埋め込み絶縁層ＢＯＸまで達しないように形成することができる。
【０１６８】
続いて、図４３に示すように、ＣＶＤ法により、ゲート電極Ｇを覆う半導体基板１Ｓ上に酸化シリコン膜を５０ｎｍ程度の厚さで堆積する。次に、堆積した酸化シリコン膜に対して異方的にエッチングすることにより、サイドウォールＳＷ１の外側にサイドウォールＳＷ２を形成する。そして、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型半導体領域ＮＲｂに内包されるようにｐ型半導体領域ＰＲｄを形成する。
【０１６９】
その後、図４４に示すように、フォトリソグラフィ技術およびイオン注入法を使用することにより、ｎ型半導体領域ＮＲｓの外側領域に、埋め込み絶縁層ＢＯＸにまで達するｐ型半導体領域ＰＲｃを形成する。このとき、ｎ型半導体領域ＮＲｓの底部は埋め込み絶縁層ＢＯＸにまで達していないことから、ｐ型半導体領域ＰＲｃはボディ領域ＢＤと電気的に接続されることになる。
【０１７０】
次に、Ｌａｓｅｒ  Ｓｐｉｋｅ  Ａｎｎｅａｌｉｎｇ（ＬＳＡ）を用いて短時間での高温活性化処理を行う。これにより、ｎ型半導体領域ＮＲｂとｐ型半導体領域ＰＲｄの間の境界領域にトンネル接合を形成することができる。
【０１７１】
続いて、図４５に示すように、サイドウォールＳＷ２をマスクにして選択的に、ゲート電極Ｇの上面、ｐ型半導体領域ＰＲｄの表面、ｎ型半導体領域ＮＲｓの表面、および、ｐ型半導体領域ＰＲｃの表面にシリサイド膜ＳＬを形成する。これにより、ゲート電極Ｇ、ｐ型半導体領域ＰＲｄ、ｎ型半導体領域ＮＲｓ、および、ｐ型半導体領域ＰＲｃを低抵抗化することができる。これは、サリサイド工程として知られる通常の工程である。このシリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜から形成することができる。
【０１７２】
その後、図３８に示すように、通常のＬＳＩで用いられている配線工程を行うことで、本実施の形態４における半導体素子を得ることができる。具体的には、図３８に示すように、半導体基板１Ｓ上に、例えば、酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬを形成し、その表面をＣＭＰ法で平坦化する。そして、フォトリソグラフィ技術およびエッチング技術を使用することにより、コンタクト層間絶縁膜ＣＩＬを貫通するコンタクトホールＣＮＴ１およびコンタクトホールＣＮＴ２を形成する。このとき、コンタクトホールＣＮＴ２の底面は、ｐ型半導体領域ＰＲｃとｎ型半導体領域ＮＲｃの両方に接するように形成される。
【０１７３】
次に、コンタクトホールＣＮＴ１、ＣＮＴ２の底面および内壁を含むコンタクト層間絶縁膜ＣＩＬ上にチタン／窒化チタン膜を形成する。チタン／窒化チタン膜は、チタン膜と窒化チタン膜の積層膜から構成され、例えばスパッタリング法を使用することにより形成することができる。このチタン／窒化チタン膜は、例えば、後の工程で埋め込む膜の材料であるタングステンがシリコン中へ拡散するのを防止する、いわゆるバリア性を有する。
【０１７４】
続いて、コンタクトホールＣＮＴ１、ＣＮＴ２を埋め込むように、半導体基板１Ｓの主面の全面にタングステン膜を形成する。このタングステン膜は、例えばＣＶＤ法を使用して形成することができる。そして、コンタクト層間絶縁膜ＣＩＬ上に形成された不要なチタン／窒化チタン膜およびタングステン膜を例えばＣＭＰ法で除去することにより、プラグＰＬＧ１およびプラグＰＬＧ２を形成することができる。このとき、プラグＰＬＧ２は、ｐ型半導体領域ＰＲｃとｎ型半導体領域ＮＲｓの両方と電気的に接続されることになる。
【０１７５】
次に、コンタクト層間絶縁膜ＣＩＬおよびプラグＰＬＧ１、ＰＬＧ２上にチタン／窒化チタン膜、アルミニウム膜、チタン／窒化チタン膜を順次、形成する。これらの膜は、例えばスパッタリング法を使用することにより形成することができる。続いて、フォトリソグラフィ技術およびエッチング技術を使用することにより、これらの膜のパターニングを行うことにより配線Ｌ１を形成することができる。以上のようにして、本実施の形態４における半導体装置を製造することができる。
【０１７６】
上述した本実施の形態４における半導体素子では、ボディ領域ＢＤへ給電するために、ｎ型半導体領域ＮＲｓを埋め込み絶縁層ＢＯＸまで達しないように形成するとともに、ｎ型半導体領域ＮＲｓの外側領域に埋め込み絶縁層ＢＯＸまで達するｐ型半導体領域ＰＲｃを形成する例について説明した。
【０１７７】
以下では、この構造とは異なる他の構造でボディ領域ＢＤへ給電する変形例１について説明する。図４６は、本変形例１における半導体素子のデバイス構造を示す断面図である。図４６に示す本変形例１における半導体素子のデバイス構造は、図３８に示す半導体素子のデバイス構造とほぼ同様の構成をしているため、異なる構成について説明する。
【０１７８】
図４６に示すように、本変形例１においては、ｎ型半導体領域ＮＲｓは埋め込み絶縁層ＢＯＸまで達しておらず、このｎ型半導体領域ＮＲｓと埋め込み絶縁層ＢＯＸの間にｐ型半導体領域ＰＲｃ２が形成されている。このｐ型半導体領域ＰＲｃ２の不純物濃度は、１０２０／ｃｍ３よりも高い濃度で形成されているため、このｐ型半導体領域ＰＲｃ２とｎ型半導体領域ＮＲｓとは整流作用を有する通常のｐｎ接合ではなく、オーミック接触を形成している。オーミック接触とは、整流作用がなく、かつ、電流・電圧特性が抵抗性を示す接触を示している。したがって、本変形例１において、ｎ型半導体領域ＮＲｓとｐ型半導体領域ＰＲｃ２は抵抗性接触で電気的に接続されていることになり、さらに、ｐ型半導体領域ＰＲｃ２はボディ領域ＢＤと接続されることになるから、結局、ｎ型半導体領域ＮＲｓとボディ領域ＢＤとは電気的に接続されることになる。そして、ｎ型半導体領域ＮＲｓはプラグＰＬＧ２と接続されていることから、プラグＰＬＧ２からｎ型半導体領域ＮＲｓおよびｐ型半導体領域ＰＲｃ２を介してボディ領域ＢＤに給電することができる。したがって、変形例１においても、ボディ領域ＢＤはフローティング状態とはならず、ボディ領域ＢＤがフローティング状態になることによる基板浮遊現象（不安定動作）を抑制することができる。
【０１７９】
この変形例１の構成によれば、以下に示すような利点を有する。例えば、図３８に示すように、ｎ型半導体領域ＮＲｓの外側領域にｐ型半導体領域ＰＲｃを形成する場合には、ｐ型半導体領域ＰＲｃを形成するための特別なマスク（微細な開口部を有するマスク）が必要となる。これに対し、本変形例１を示す図４６において、ｐ型半導体領域ＰＲｃ２は、ゲート電極Ｇの側壁に形成されているサイドウォールＳＷ２に整合して形成することができる。つまり、本変形例１では、図３８に示すｐ型半導体領域ＰＲｃを形成するときのように特別なマスクを必要とせずに、サイドウォールＳＷ２に整合してｐ型半導体領域ＰＲｃ２を形成できる利点が得られる。
【０１８０】
なお、本実施の形態４のように、ＳＯＩ基板上に本願発明の半導体素子を形成する場合、ＳＯＩ基板に特有の構造をうまく利用することが有用である。すなわち、本実施の形態４における半導体素子においても、ＰＮＰ型トンネルバイポーラトランジスタが含まれており、このＰＮＰ型トンネルバイポーラトランジスタによる増幅機能を利用して、単体ＭＯＳＦＥＴでは得ることができない６０ｍＶ／桁以下のＳ値を実現している。このとき、ＰＮＰ型トンネルバイポーラトランジスタの電流増幅機能は、ＰＮＰ型トンネルバイポーラトランジスタのエミッタ領域となるｐ型半導体領域ＰＲｄから、ＰＮＰ型トンネルバイポーラトランジスタのベース領域となるｎ型半導体領域ＮＲｂへ正孔を注入し、ベース領域に注入された正孔をコレクタ領域となるボディ領域ＢＤへ引き抜くことにより実現される。したがって、ベース領域に注入された正孔をなるべく多くボディ領域ＢＤへ引き抜くことが重要となってくる。ここで、ＳＯＩ基板では、エミッタ領域からベース領域に注入された正孔をボディ領域ＢＤへ引き抜く際、埋め込み絶縁層ＢＯＸの下層にある支持基板ＨＳをバックゲートとして用いることにより、ベース領域からボディ領域ＢＤ（コレクタ領域）へ効果的に正孔を引き抜くことができる。
【０１８１】
具体的には、支持基板ＨＳに負電位を印加すると、ボディ領域ＢＤの埋め込み絶縁層ＢＯＸとの界面に正孔を蓄積することができる。つまり、ボディ領域ＢＤと埋め込み絶縁層ＢＯＸの界面に正孔による蓄積領域が形成される。この蓄積領域は、高濃度のｐ型半導体領域となることから、この蓄積領域がｎ型半導体領域ＮＲｂ（ベース領域）と接触することにより、蓄積領域とｎ型半導体領域ＮＲｂ（ベース領域）との間のｐｎ接合において空乏層の幅が小さくなる。この結果、ベース領域からボディ領域ＢＤへ正孔が引き抜きやすくなるのである。特に、図４７に示すように、埋め込み絶縁層ＢＯＸの厚さを薄くすることにより、支持基板ＨＳ（バックゲート）に印加する電位を低くしても、ボディ領域ＢＤと埋め込み絶縁層ＢＯＸとの界面に正孔による蓄積領域を容易に形成することができ、この結果、ベース領域（ｎ型半導体領域ＮＲｂ）からコレクタ領域（ボディ領域ＢＤ）への正孔の引き抜き効率を向上させることができる。
【０１８２】
ｐ型半導体領域ＰＲｄを深く形成し、下面がＢＯＸに接するように形成することも有用である。前記実施の形態１で用いた通常の半導体基板１Ｓ（ウエハ）では、ｎ型半導体領域ＮＲｂよりｐ型半導体領域ＰＲｄを深く形成すると、ｐ型半導体領域ＰＲｄがｐ型ウエルＰＷＬと接し、ＰＮ接合がなくなる。そのため、エミッタ−コレクタ間が短絡することになる。しかし、ＳＯＩ基板では、埋め込み絶縁層ＢＯＸとｎ型半導体領域ＮＲｂでｐ型半導体領域ＰＲｄを囲うことができるため、ｐ型半導体領域ＰＲｄはボディ領域ＢＤと短絡しない。このとき、ボディ領域ＢＤ−ｎ型半導体領域ＮＲｂ−ｐ型半導体領域ＰＲｂは、横方向配置のＰＮＰ型トンネルバイポーラトランジスタとなる。このとき、埋め込み絶縁層ＢＯＸを介して支持基板ＨＳから電界効果を及ぼすことができるため、支持基板ＨＳを用いて、ボディ領域ＢＤ−ｐ型半導体領域ＰＲｂ間のキャリアの流れを制御することができる。
【０１８３】
特に、本願発明の技術的思想は、電源電位が低電圧となった場合でも、６０ｍＶ／桁以下のＳ値を実現する半導体素子を実現するためのものであるから、ＳＯＩ基板の埋め込み絶縁層ＢＯＸの厚さを薄くして、支持基板ＨＳ（バックゲート）に印加する電圧を低電位化できる構成は有用である。
【０１８４】
（実施の形態５）
本願発明における半導体素子は、ＭＯＳＦＥＴとトンネルバイポーラトランジスタを組み合わせることにより、６０ｍＶ／桁以下のＳ値を実現することができ、この結果、低電圧においても優れたスイッチング特性を有するデバイスである。つまり、本願発明における半導体素子は、低電圧での動作で特に有効であるという第１特徴点を有している。一方、本願発明における半導体素子は上述した第１特徴点とは別の有効な第２特徴点も有している。この第２特徴点について説明する。
【０１８５】
図４８は、ゲート電極に電圧を印加した場合のノードＡ（図１参照）における電位（φn）変化を測定した結果を示すグラフである。図１および図４８に示すように、ドレイン端子Ｄに、例えば、０．８Ｖという比較的高い電位のドレイン電位ＶＤを印加し、ゲート端子ＧＴに印加するゲート電位ＶＧを上げてゆくと、ノードＡの電位（φn）はゲート電位ＶＧとは逆に、ドレイン電位ＶＤから急激に低下することがわかる。つまり、図４８に示すように、ゲート電位ＶＧを上げていくと、急激な電位変化がノードＡに生じるが、図４８の領域ＡＲで示す領域では、さらに急峻に電位変化がノードＡに生じていることがわかる。すなわち、例えば、０．８Ｖという比較的高い電位のドレイン電位ＶＤを印加する場合は、例えば、０．３Ｖという比較的低い電位のドレイン電位ＶＤを印加する場合には存在しないさらに急峻な電位変化（図４８の領域ＡＲ参照）が生じるのである。これは、トンネル接合に比較的低電位の順バイアス（例えば、０．３Ｖ）が印加される場合、トンネル接合にはバンド間トンネリング現象によるトンネル電流が支配的になる（図１１参照）。これに対し、トンネル接合に比較的高電位の順バイアス（例えば、０．８Ｖ）が印加される場合、伝導帯間での拡散電流が支配的になり、急激に抵抗が小さくなるため、ノードＡの電位変化がより加速されて現れてきたものと考えることができる。
【０１８６】
図４９は、例えば、０．８Ｖという比較的高い電位のドレイン電位ＶＤをドレイン端子Ｄに印加した場合における半導体素子のドレイン電流−ゲート電圧特性を示すグラフである。図４９に示すドレイン電流−ゲート電圧特性によれば、ゲート電位の変化に対して、非常に急峻な傾きをもっていることがわかる。このことから、本願発明における半導体素子においては、比較的高いドレイン電位ＶＤを印加することにより、より大きな電流を得ることができることがわかる。つまり、本願発明における半導体素子の第２特徴点は、比較的高いドレイン電位ＶＤを印加することにより、より大きな駆動電流を得ることができる点にある。以上のことから、本願発明の半導体素子は、低電圧においても優れたスイッチング特性を有するという第１特徴点と、高電圧においてはより大きな駆動電流を得ることができるという第２特徴点を兼ね備えていることがわかる。
【０１８７】
そこで、本実施の形態５では、上述した半導体素子の第１特徴点と第２特徴点を有効に活用する技術的思想を提供するものである。例えば、半導体チップとして消費電力の低減を考えると、動作電圧の異なる回路領域を作り集積することで、より有効に本願発明の半導体素子を活用することができる。
【０１８８】
図５０は、本実施の形態５における半導体チップの回路ブロック図である。図５０に示すように、本実施の形態５における半導体チップは、電源回路部ＰＣＵ、Ｉ／Ｏ回路部ＩＯＵ、低電圧動作部ＬＶＵ、および、高電圧動作部ＨＶＵを有している。このように構成されている半導体チップにおいては、電源回路部ＰＣＵからＩ／Ｏ回路部ＩＯＵ、低電圧動作部ＬＶＵ、および、高電圧動作部ＨＶＵへ電源電位を供給するようになっている。そして、低電圧動作部ＬＶＵには相対的に低い電源電位が供給され、高電圧動作部ＨＶＵには相対的に高い電源電位が供給される。
【０１８９】
低電圧動作部ＬＶＵおよび高電圧動作部ＨＶＵにはともに本願発明における半導体素子が組み込まれており、低電圧動作部ＬＶＵでは、本願発明における半導体素子の第１特徴点を利用して低電圧で優れたスイッチング特性を提供することができる。例えば、ＳＲＡＭなどのメモリに本願発明の半導体素子を適用することにより、低電圧でＳＲＡＭを動作させることができる。一方、高電圧動作部ＨＶＵでは、本願発明における半導体素子の第２特徴点を利用して高電圧でより大きな電流駆動力を提供することができる。例えば、演算部などのＣＰＵに本願発明の半導体素子を適用することにより、高電圧で高速動作させることができる。このように本願発明における半導体素子は低電圧動作で優れたスイッチング特性を有するという第１特徴点と、高電圧でより大きな電流駆動力を提供できるという第２特徴点により、低電圧動作部ＬＶＵと高電圧動作部ＨＶＵという異なる機能を有する回路に同一構造の半導体素子を適用することができる。そして、低電圧で動作が可能な回路は低電圧動作部ＬＶＵに集積し、高電圧で電流駆動力が必要な回路は高電圧動作部ＨＶＵに集積することにより、電源回路部ＰＣＵから供給される電力を有効に活用することができる。
【０１９０】
（実施の形態６）
本実施の形態６では、本願発明の技術的思想を不揮発性半導体記憶装置に適用する例について説明する。図５１は本実施の形態６におけるメモリセルのデバイス構造を示す断面図である。図５１に示すように、本実施の形態６におけるメモリセルは、半導体基板１Ｓに形成された素子分離領域ＳＴＩで区画されたアクティブ領域に形成されている。具体的に、素子分離領域ＳＴＩで区画された半導体基板１Ｓ内には、例えば、ボロンなどのｐ型不純物を導入したｐ型ウェルＰＷＬが形成されており、このｐ型ウェルＰＷＬ内に離間して一対の低濃度ｎ型半導体領域ＥＸ１が形成されている。低濃度ｎ型半導体領域ＥＸ１は、リンなどのｎ型不純物を導入した半導体領域であり、一対の低濃度ｎ型半導体領域ＥＸ１で挟まれたｐ型ウェルＰＷＬ内の領域がチャネル領域となる。そして、低濃度ｎ型半導体領域ＥＸ１の外側にはｎ型半導体領域ＮＲｓとｎ型半導体領域ＮＲｂが形成されている。すなわち、一対の低濃度ｎ型半導体領域ＥＸ１のうち左側の低濃度ｎ型半導体領域ＥＸ１のさらに左側にｎ型半導体領域ＮＲｓが形成され、一対の低濃度ｎ型半導体領域ＥＸ１のうち右側の低濃度ｎ型半導体領域ＥＸ１のさらに右側にｎ型半導体領域ＮＲｂが形成されている。このｎ型半導体領域ＮＲｓおよびｎ型半導体領域ＮＲｂは、砒素などのｎ型不純物が導入された半導体領域である。
【０１９１】
さらに、本実施の形態６におけるメモリセルにおいては、ｎ型半導体領域ＮＲｂに内包されるように、ｐ型半導体領域ＰＲｄが形成されている。このｐ型半導体領域ＰＲｄは、ボロンなどのｐ型不純物が導入された半導体領域である。
【０１９２】
次に、チャネル領域上には第１電位障壁膜ＥＢ１が形成されており、この第１電位障壁膜ＥＢ１上に電荷蓄積膜ＥＣが形成されている。そして、電荷蓄積膜ＥＣ上に第２電位障壁膜ＥＢ２が形成され、この第２電位障壁膜ＥＢ２上にゲート電極Ｇが形成されている。
【０１９３】
第１電位障壁膜ＥＢ１や第２電位障壁膜ＥＢ２は、例えば、酸化シリコン膜から形成される。また、ゲート電極Ｇは、例えば、リンを導入したポリシリコン膜ＰＦ１（ｎ型ポリシリコン膜）と、ポリシリコン膜ＰＦ１上に形成されたシリサイド膜ＳＬから形成されている。シリサイド膜ＳＬは、ゲート電極Ｇの低抵抗化のために形成された膜であり、シリサイド膜ＳＬは、例えば、コバルトシリサイド膜、チタンシリサイド膜、ニッケルシリサイド膜、プラチナシリサイド膜、あるいは、ニッケルプラチナシリサイド膜などから形成されている。さらに、電荷蓄積膜ＥＣは、例えば、導体膜であるポリシリコン膜や、トラップ準位を有する絶縁膜である窒化シリコン膜から形成されている。
【０１９４】
ゲート電極Ｇの両側の側壁にはサイドウォールＳＷ１が形成されており、このサイドウォールＳＷ１の外側にサイドウォールＳＷ２が形成されている。そして、サイドウォールＳＷ２よりも外側の領域にシリサイド膜ＳＬが形成されている。具体的に、左側のサイドウォールＳＷ２の外側に露出しているｎ型半導体領域ＮＲｓの表面にシリサイド膜ＳＬが形成されているとともに、右側のサイドウォールＳＷ２の外側に露出しているｐ型半導体領域ＰＲｄの表面にもシリサイド膜ＳＬが形成されている。
【０１９５】
本実施の形態６におけるメモリセルは上記のように構成されており、このメモリセルは、メモリトランジスタとトンネルバイポーラトランジスタを備えている。つまり、左側の低濃度ｎ型半導体領域ＥＸ１とｎ型半導体領域ＮＲｓおよびシリサイド膜ＳＬにより、メモリトランジスタのソース領域が形成されている。そして、ゲート電極Ｇがメモリトランジスタのゲート電極を構成している。さらに、右側の低濃度ｎ型半導体領域ＥＸ１とｎ型半導体領域ＮＲｂがメモリトランジスタとトンネルバイポーラトランジスタとの接続領域を形成している。
【０１９６】
続いて、ｐ型半導体領域ＰＲｄとシリサイド膜ＳＬがトンネルバイポーラトランジスタのエミッタ領域となっており、右側の低濃度ｎ型半導体領域ＥＸ１およびｎ型半導体領域ＮＲｂがトンネルバイポーラトランジスタのベース領域となっている。そして、ｐ型ウェルＰＷＬおよび半導体基板１Ｓがトンネルバイポーラトランジスタのコレクタ領域となっている。以上のことから、本実施の形態６におけるメモリセルは、メモリトランジスタとトンネルバイポーラトランジスタを備え、メモリトランジスタのドレイン領域がトンネルバイポーラトランジスタのベース領域となるように、メモリトランジスタとトンネルバイポーラトランジスタが電気的に接続された構成をしていることがわかる。
【０１９７】
このように構成されているメモリセルを覆う半導体基板１Ｓ上には、例えば、図５１に示すように、ＴＥＯＳを原料とした酸化シリコン膜からなるコンタクト層間絶縁膜ＣＩＬが形成されている。そして、このコンタクト層間絶縁膜ＣＩＬを貫通してｐ型半導体領域ＰＲｄの表面に形成されたシリサイド膜ＳＬに達するようにコンタクトホールＣＮＴ１が形成されている。同様に、コンタクト層間絶縁膜ＣＩＬを貫通してｎ型半導体領域ＮＲｓの表面に形成されたシリサイド膜ＳＬに達するようにコンタクトホールＣＮＴ２が形成されている。コンタクトホールＣＮＴ１の内部とコンタクトホールＣＮＴ２の内部には、バリア導体膜となるチタン／窒化チタン膜と、このバリア導体膜上に形成されたタングステン膜が埋め込まれて、プラグＰＬＧ１およびプラグＰＬＧ２が形成されている。プラグＰＬＧ１およびプラグＰＬＧ２を形成したコンタクト層間絶縁膜ＣＩＬ上には、配線Ｌ１が形成されている。この配線Ｌ１は、例えば、窒化チタン膜と、アルミニウム膜と、窒化チタン膜の積層膜から形成されている。
【０１９８】
続いて、本実施の形態６におけるメモリセルの動作について説明する。まず、書き込み動作について説明する。この書き込み動作とは、図５１に示す電荷蓄積膜ＥＣに電子を注入することにより、メモリトランジスタのしきい値電圧を上昇させる動作として定義される。例えば、ｐ型ウェルＰＷＬ（半導体基板１Ｓ）とゲート電極Ｇの間に電位差を生じさせることにより、ｐ型ウェルＰＷＬ内のチャネル領域から第１電位障壁膜ＥＢ１をトンネルして電荷蓄積膜ＥＣへ電子を注入することができる。つまり、ＦＮトンネル現象を使用することにより、電荷蓄積膜ＥＣに電子を注入して書き込み動作を行うことができる。
【０１９９】
次に、消去動作について説明する。消去動作とは、図５１に示す電荷蓄積膜ＥＣから電子を引き抜いて、メモリトランジスタのしきい値電圧を低下させる動作として定義される。例えば、ｐ型ウェルＰＷＬ（半導体基板１Ｓ）とゲート電極Ｇの間に書き込み動作とは反対の電位差を生じさせることにより、電荷蓄積膜ＥＣから第１電位障壁膜ＥＢ１をトンネルしてチャネル領域（ｐ型ウェルＰＷＬ）へ電子を引き抜くことができる。つまり、ＦＮトンネル現象を使用することにより、電荷蓄積膜ＥＣから電子を引き抜いて消去動作を行うことができる。
【０２００】
最後に、読み出し動作について説明する。はじめに、ソース領域となるｎ型半導体領域ＮＲｓとドレイン領域となるｎ型半導体領域ＮＲｂの間に電位差を生じさせる。そして、ゲート電極Ｇに所定電位のゲート電位を印加する。このとき、メモリセルが消去状態にある場合、メモリトランジスタのしきい値電圧は低くなっているので、チャネル領域に電流が流れる。一方、メモリセルが書き込み状態にある場合、メモリトランジスタのしきい値電圧は高くなっているので、チャネル領域に電流がほとんど流れない。このように、ソース領域とドレイン領域の間のチャネル領域に流れる電流の有無を検出することにより、メモリセルが書き込み状態「１」にあるのか、消去状態「０」にあるのかを判別することができる。
【０２０１】
ここで、本実施の形態６におけるメモリセルでは、ｎ型半導体領域ＮＲｂに内包されるようにｐ型半導体領域ＰＲｄが形成されており、このｎ型半導体領域ＮＲｂとｐ型半導体領域ＰＲｄの間の境界領域にトンネル接合が形成されている。このトンネル接合において、ｐ型半導体領域ＰＲｄの不純物濃度はｎ型半導体領域ＮＲｂの不純物濃度よりも高くなっている。例えば、ｐ型半導体領域ＰＲｄの不純物濃度は、１０２０／ｃｍ３のオーダーであり、ｎ型半導体領域ＮＲｂの不純物濃度は、１０１９／ｃｍ３のオーダーである。
【０２０２】
これにより、メモリセルの読み出し動作時に、例えば、ｐ型半導体領域ＰＲｄに低電圧を印加した場合であっても、ｐ型半導体領域ＰＲｄとｎ型半導体領域ＮＲｂの間にはトンネル接合が形成されているので、ｐ型半導体領域ＰＲｄよりなるエミッタ領域から、ｎ型半導体領域ＮＲｂよりなるベース領域に正孔が注入され、このベース領域に注入された正孔がｐ型ウェルＰＷＬ（半導体基板１Ｓ）よりなるコレクタ領域に引き抜かれることにより、トンネルバイポーラトランジスタとして機能させることができる。つまり、本実施の形態６におけるメモリセルでは、メモリトランジスタとトンネルバイポーラトランジスタを接続し、メモリトランジスタをオンしたとき、低電圧であってもトンネルバイポーラトランジスタのエミッタ領域とベース領域の間にバンド間トンネリングにとってトンネル電流が流れることを利用している。これにより、低電圧であっても、大きなドレイン電流（読み出し電流）をトンネルバイポーラトランジスタの増幅機能で得ることができる。したがって、本実施の形態６におけるメモリセルによれば、低電圧でも充分な読み出し電流を確保することができるので、読み出し動作の低電圧化を図ることができる。
【０２０３】
以上、本発明者によってなされた発明をその実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることは言うまでもない。
【産業上の利用可能性】
【０２０４】
本発明は、半導体装置を製造する製造業に幅広く利用することができる。
【符号の説明】
【０２０５】
１Ｓ  半導体基板
Ａ  ノード
ＢＤ  ボディ領域
ＢＯＸ  埋め込み絶縁層
ＣＩＬ  コンタクト層間絶縁膜
ＣＮＴ  コンタクトホール
ＣＮＴ１  コンタクトホール
ＣＮＴ２  コンタクトホール
Ｄ  ドレイン端子
ＥＢ１  第１電位障壁膜
ＥＢ２  第２電位障壁膜
ＥＣ  電荷蓄積膜
Ｅｃ  伝導帯
Ｅｆ  フェルミ準位
Ｅｖ  価電子帯
ＥＸ１  低濃度ｎ型半導体領域
ＥＸ２  低濃度ｐ型半導体領域
ＥＸ３  低濃度ｎ型半導体領域
Ｇ  ゲート電極
Ｇ１  ゲート電極
Ｇ２  ゲート電極
ＧＮＤ  グランド電位
ＧＯＸ  ゲート絶縁膜
ＧＴ  ゲート端子
ＨＳ  支持基板
ＨＶＵ  高電圧動作部
ＩＮ  入力
ＩＯＵ  Ｉ／Ｏ回路部
Ｌ１  配線
ＬＶＵ  低電圧動作部
ＮＲｂ  ｎ型半導体領域
ＮＲｂ２  ｎ型半導体領域
ＮＲｄ  ｎ型半導体領域
ＮＲｓ  ｎ型半導体領域
ＮＲｓ２  ｎ型半導体領域
ＮＲ１  ｎ型給電領域
ＮＴｒ  ｎチャネル型半導体素子
ＮＴｒ１  ｎチャネル型半導体素子
ＮＴｒ２  単体トランジスタ
ＮＷＬ  ｎ型ウェル
ＯＵＴ  出力
ＰＣＵ  電源回路部
ＰＦ１  ポリシリコン膜
ＰＬＧ  プラグ
ＰＬＧ１  プラグ
ＰＬＧ２  プラグ
ＰＬＧ３  プラグ
ＰＲｂ  ｐ型半導体領域
ＰＲｃ  ｐ型半導体領域
ＰＲｃ２  ｐ型半導体領域
ＰＲｄ  ｐ型半導体領域
ＰＲｓ  ｐ型半導体領域
ＰＲ１  ｐ型給電領域
ＰＲ２  ｐ型給電領域
ＰＴｒ  ｐチャネル型半導体素子
ＰＴｒ１  ｐチャネル型半導体素子
ＰＷＬ  ｐ型ウェル
ＰＷＬ１  ｐ型ウェル
ＰＷＬ２  ｐ型ウェル
Ｓ  ソース端子
ＳＬ  シリサイド膜
ＳＴＩ  素子分離領域
Ｓｕｂ  基板端子
ＳＷ１  サイドウォール
ＳＷ２  サイドウォール
ＶＤ  ドレイン電位
ＶＤＤ  電源電位
ＶＧ  ゲート電位
Ｖｓ  ソース電位
Ｖｓｕｂ  基板電位
【図１】
0005457974.tif 000002
【図２】
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【図３】
0005457974.tif 000004
【図４】
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【図５】
0005457974.tif 000006
【図６】
0005457974.tif 000007
【図７】
0005457974.tif 000008
【図８】
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【図９】
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【図１０】
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【図１１】
0005457974.tif 000012
【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005457974.tif 000017
【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
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【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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【図３７】
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【図３８】
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【図３９】
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【図４０】
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【図４１】
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【図４２】
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【図４３】
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【図４４】
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【図４５】
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【図４６】
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【図４７】
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【図４８】
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【図４９】
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【図５０】
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【図５１】
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