(57)【特許請求の範囲】
【請求項１】
各々のメイン領域とスペア領域、そしてインデックス領域のうち、何れか一つに属する複数のメモリセルと、
前記複数のメモリセルのビットラインと連結するページバッファと、
前記複数のメモリセルのワードラインで読み出し電圧を提供する高電圧発生器と、
前記スペア領域に属するメモリセルであり、前記メイン領域にプログラムされたページ数を表すページ情報を格納するフラッグセルと、
前記インデックス領域に含まれ、ページ数各々に対応する複数のセル領域と、
前記スペア領域に属する前記フラッグセルを読み出して前記ページ情報を検出するとともに、前記ページ情報に対応する前記複数のセル領域のうち、何れか一つに属するメモリセルから読み出されたインデックスデータの電荷漏れの程度を検出して前記メイン領域に属するメモリセルに格納されたデータを読み出すための読み出し電圧を決定し、決定された読み出し電圧を生成するように前記高電圧発生器を設定する読み出し電圧調整部と、を含み、
前記インデックス領域に属するメモリセルは、最上位状態でプログラムされることを特徴とするフラッシュメモリ装置。
【請求項２】
前記複数のメモリセル各々は同一ワードラインに連結されることを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項３】
前記複数のセル領域に属するメモリセルは、互いに他のインデックス読み出し電圧(Ｉｎｄｅｘ ｒｅａｄ ｖｏｌｔａｇｅ)によって読み出され、
前記インデックス読み出し電圧は、前記インデックス領域に属するメモリセルを前記最上位状態でプログラムするための検証電圧であることを特徴とする請求項１または２に記載のフラッシュメモリ装置。
【請求項４】
前記読み出し電圧調整部は、前記インデックスデータのうち、オン-セル(ＯＮ-Ｃｅｌｌ)に対応するビットの数をカウントすることを特徴とする請求項１から３のいずれかに記載のフラッシュメモリ装置。
【請求項５】
前記読み出し電圧調整部は、前記カウントされたビット数によって前記読み出し電圧を決定することを特徴とする請求項４に記載のフラッシュメモリ装置。
【請求項６】
前記読み出し電圧調整部は、前記ビット数が多いほど前記読み出し電圧を低く調整することを特徴とする請求項５に記載のフラッシュメモリ装置。
【請求項７】
読み出し命令に応答して前記読み出し電圧調整部を活性化する命令語レジスタ及び制御ロジックをさらに含むことを特徴とする請求項１に記載のフラッシュメモリ装置。
【請求項８】
マルチビットメモリセルを含むマルチビットフラッシュメモリ装置の読み出し方法であって、
読み出し命令に応答してフラッグセルからページ情報を読み出すステップと、
前記ページ情報によって複数のインデックスフィールドのうち、何れか一つに属するメモリセルからインデックスデータを読み出すステップと、
前記インデックスデータの電荷漏れの程度を検出して読み出し電圧を調整するステップと、
前記調整された読み出し電圧によってメインフィールドに属するメモリセルを読み出すステップと、を含み、
前記インデックスフィールドに属するメモリセルは、最上位状態でプログラムされることを特徴とする読み出し方法。
【請求項９】
前記フラッグセルと前記インデックスフィールドに属するメモリセル及び前記メインフィールドに属するメモリセルは、同一のワードラインに連結されることを特徴とする請求項８に記載の読み出し方法。
【請求項１０】
前記フラッグセルは前記メインフィールドに属するメモリセルにプログラムされたページの数を指示することを特徴とする請求項９に記載の読み出し方法。
【請求項１１】
前記フラッグセルは少なくとも、
第２ページのプログラムされたか否かを表す第２フラッグセルと、
第３ページのプログラムされたか否かを表す第３フラッグセルと、
第４ページのプログラムされたか否かを表す第４フラッグセルと、を含むことを特徴とする請求項１０に記載の読み出し方法。
【請求項１２】
前記複数のインデックスフィールドは少なくとも、
前記第２ページに対応する第２インデックスフィールドと、
前記第３ページに対応する第３インデックスフィールドと、
前記第４ページに対応する第４インデックスフィールドと、を含むことを特徴とする請求項１１に記載の読み出し方法。
【請求項１３】
前記インデックスデータを読み出すステップにおいて、
前記第２インデックスフィールドに属するメモリセルは第２インデックス読み出し電圧で、前記第３インデックスフィールドに属するメモリセルは第３インデックス読み出し電圧で、そして前記第４インデックスフィールドに属するメモリセルは第４インデックス読み出し電圧で、各々読み出され、
前記第２〜第４インデックス読み出し電圧は、対応するページ各々の最上位状態の検証電圧であることを特徴とする請求項１２に記載の読み出し方法。
【請求項１４】
前記読み出し電圧を調整するステップは、
前記インデックスデータのうち、オン-セル(ＯＮ-Ｃｅｌｌ)に対応するビットの数をカウントするステップをさらに含むことを特徴とする請求項８に記載の読み出し方法。
【請求項１５】
前記読み出し電圧を調整するステップにおいて、前記オン-セルに対応するビット数が多いほど前記読み出し電圧は低く調整されることを特徴とする請求項１４に記載の読み出し方法。
【請求項１６】
フラッシュメモリ装置と、
前記フラッシュメモリ装置を制御するためのメモリコントローラとを含み、前記フラッシュメモリ装置は請求項１に記載されたフラッシュメモリ装置であることを特徴とするメモリシステム。
【請求項１７】
メモリシステムと、
前記メモリシステムを格納装置に装着するコンピュータシステムとを含み、前記メモリシステムは請求項１６に記載されたメモリシステムであることを特徴とする情報処理システム。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体メモリ装置に係り、より具体的には読み出しエラーを最小化できるフラッシュメモリ装置及びそれの読み出し電圧調整方法に関する。
【背景技術】
【０００２】
半導体メモリ装置は、大きく揮発性半導体メモリ装置(Ｖｏｌａｔｉｌｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ)と不揮発性半導体メモリ装置(Ｎｏｎ-ｖｏｌａｔｉｌｅ  ｓｅｍｉｃｏｎｄｕｃｔｏｒ  ｍｅｍｏｒｙ  ｄｅｖｉｃｅ）とに区分される。揮発性半導体メモリ装置は、読み出す/書き込む速度が早いが、外部電源供給が切れれば格納された内容がなくなってしまう短所がある。しかしながら、不揮発性半導体メモリ装置は、外部電源供給が切れてもその内容を保存する。したがって、不揮発性半導体メモリ装置は、電源が供給されたか否かに関係なく保存されるべき内容を記憶させることに使用される。不揮発性半導体メモリ装置においては、マスクロム(Ｍａｓｋ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ、ＭＲＯＭ)、プログラム可能なロム(Ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ 、ＰＲＯＭ)、消去及びプログラム可能なロム(Ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ 、ＥＰＲＯＭ)、電気的に消去及びプログラム可能なロム(Ｅｌｅｃｔｒｉｃａｌｌｙ  ｅｒａｓａｂｌｅ  ｐｒｏｇｒａｍｍａｂｌｅ  ｒｅａｄ−ｏｎｌｙ  ｍｅｍｏｒｙ 、ＥＥＰＲＯＭ)などがある。
【０００３】
一般に、ＭＲＯＭ、ＰＲＯＭ及びＥＰＲＯＭは、システム自体で消去及び書き込みが自由でないため、一般使用者が記憶内容を更新することが容易でない。これに反して、ＥＥＰＲＯＭは、電気的に消去及び書き込みが可能であるため、継続的な更新が必要なシステムプログラミング(Ｓｙｓｔｅｍ  ｐｒｏｇｒａｍｍｉｎｇ)や補助記憶装置での応用が拡大されている。特に、フラッシュ(Ｆｌａｓｈ)ＥＥＰＲＯＭは、既存のＥＥＰＲＯＭに比べて集積度が高く、大容量補助記憶装置での応用に非常に有利である。フラッシュＥＥＰＲＯＭの中でもＮＡＮＤ型(ＮＡＮＤ-ｔｙｐｅ)フラッシュＥＥＰＲＯＭ(以下、‘ＮＡＮＤ型フラッシュメモリ’)は、他のフラッシュＥＥＰＲＯＭに比べて集積度が非常に高いという長所を有する。
【０００４】
一般に、フラッシュメモリ装置は、情報を格納することができ、必要な時情報を読み出すことができる集積回路である。フラッシュメモリ装置は、再書き込みが可能な複数のメモリセルを含む。メモリセル各々は、１-ビットデータまたはマルチ-ビットデータを格納する。一つのメモリセルに１-ビットデータを格納する場合、メモリセルは２個のしきい電圧分布、すなわち、データ“１”とデータ“０”のうち、何れか一つに対応するしきい電圧分布を有する。これに対して、一つのメモリセルに２-ビットデータを格納する場合、メモリセルは４個のしきい電圧分布のうち、何れか一つに属するしきい電圧を有する。また、一つのメモリセルに３-ビットデータを格納する場合、メモリセルは８個のしきい電圧分布のうち、何れか一つに含まれるしきい電圧を有する。最近、一つのメモリセルに４-ビットデータを格納するための多様な技術が活発に研究されている。
【発明の開示】
【発明が解決しようとする課題】
【０００５】
本発明の目的は、読み出しエラーを最小化できるマルチ-ビットフラッシュメモリ装置及びマルチ-ビットフラッシュメモリ装置の読み出し電圧調整方法を提供することにある。
【課題を解決するための手段】
【０００６】
前記目的を達成するための本発明によるフラッシュメモリ装置は、各々のメイン領域とスペア領域、そしてインデックス領域のうち、何れか一つに属する複数のメモリセルと、前記複数のメモリセルのビットラインと連結するページバッファと、前記複数のメモリセルのワードラインで読み出し電圧を提供する高電圧発生器と、前記インデックス領域及びスペア領域に属するメモリセルから読み出された第２データを参照して前記メイン領域に属するメモリセルに格納された第１データを読み出すための読み出し電圧を決定し、決定された読み出し電圧を生成するように前記高電圧発生器を設定する読み出し電圧調整部と、を含む。
【０００７】
実施形態において、前記複数のメモリセル各々は同一ワードラインに連結される。
実施形態において、前記スペア領域に属するメモリセルには前記メイン領域にプログラムされたページ数を表すページ情報を格納するフラッグセルが含まれる。
実施形態において、前記インデックス領域はページ数各々に対応する複数のセル領域を含む。
実施形態において、前記複数のセル領域に属するメモリセルは互いに他のインデックス読み出し電圧(Ｉｎｄｅｘ  ｒｅａｄ  ｖｏｌｔａｇｅ)によって読み出される。
【０００８】
実施形態において、前記第２データは前記ページ情報と、前記ページ情報に対応する前記複数のセル領域のうち、何れか一つに属するメモリセルから読み出されたインデックスデータを含む。
実施形態において、前記読み出し電圧調整部は前記インデックスデータのうち、オン-セル(ＯＮ-Ｃｅｌｌ)に対応するビットの数をカウントする。
実施形態において、前記読み出し電圧調整部は前記カウントされたビット数によって前記読み出し電圧を決定する。
【０００９】
実施形態において、前記読み出し電圧調整部は前記ビット数が多いほど前記読み出し電圧を低く調整する。
実施形態において、読み出し命令に応答して前記読み出し電圧調整部を活性化する命令語レジスタ及び制御ロジックをさらに含む。
前記目的を達成するための本発明によるマルチビットフラッシュメモリ装置の読み出し方法は、読み出し命令に応答してインデックスフィールドに属するメモリセルからインデックスデータを読み出すステップと、前記インデックスデータを参照して読み出し電圧を調整するステップと、を含む。
【００１０】
実施形態において、前記調整された読み出し電圧でメインフィールドに属するメモリセルを読み出すステップをさらに含む。
実施形態において、前記インデックスフィールドに属するメモリセルはマルチビットデータに対応するしきい電圧状態のうち、最上位状態でプログラムされる。
実施形態において、前記インデックスデータを読み出すステップであって、前記インデックスフィールドに属するメモリセルはインデックス読み出し電圧によって読み出される。
実施形態において、前記インデックス読み出し電圧は前記最上位状態の検証電圧である。
【００１１】
実施形態において、前記読み出し電圧を調整するステップは、前記インデックスデータのうち、オン-セル(ＯＮ-Ｃｅｌｌ)に対応するビットの数をカウントするステップをさらに含む。
実施形態において、前記読み出し電圧を調整するステップにおいて、前記オン-セルに対応するビット数が多いほど前記読み出し電圧は低く調整される。
実施形態において、前記インデックスフィールドに属するメモリセルと前記メインフィールドに属するメモリセル各々は同一のワードラインに連結される。
【００１２】
前記目的を達成するための本発明によるマルチビットメモリセルを含むマルチビットフラッシュメモリ装置の読み出し方法は、読み出し命令に応答してフラッグセルからページ情報を読み出すステップと、前記ページ情報によって複数のインデックスフィールドのうち、何れか一つに属するメモリセルからインデックスデータを読み出すステップと、前記インデックスデータを参照して読み出し電圧を調整するステップと、前記調整された読み出し電圧によってメインフィールドに属するメモリセルを読み出すステップと、を含む。
【００１３】
実施形態において、前記フラッグセルと前記インデックスフィールドに属するメモリセル及び前記メインフィールドに属するメモリセルは同一のワードラインに連結される。
実施形態において、前記フラッグセルは前記メインフィールドに属するメモリセルにプログラムされたページの数を指示する。
実施形態において、前記フラッグセルは少なくとも、第２ページのプログラムされたか否かを表す第２フラッグセルと、第３ページのプログラムされたか否かを表す第３フラッグセルと、第４ページのプログラムされたか否かを表す第４フラッグセルと、を含む。
【００１４】
実施形態において、前記複数のインデックスフィールドは少なくとも、前記第２ページに対応する第２インデックスフィールドと、前記第３ページに対応する第３インデックスフィールドと、前記第４ページに対応する第４インデックスフィールドと、を含む。
実施形態において、 前記インデックスデータを読み出すステップにおいて、前記第２インデックスフィールドに属するメモリセルは第２インデックス読み出し電圧で、前記第３インデックスフィールドに属するメモリセルは第３インデックス読み出し電圧で、そして前記第４インデックスフィールドに属するメモリセルは第４インデックス読み出し電圧によって各々読み出される。
【００１５】
実施形態において、前記第２〜第４インデックス読み出し電圧は対応するページ各々の最上位状態の検証電圧である。
実施形態において、前記読み出し電圧を調整するステップは、前記インデックスデータのうち、オン-セル(ＯＮ-Ｃｅｌｌ)に対応するビットの数をカウントするステップをさらに含む。
実施形態において、記読み出し電圧を調整するステップにおいて、前記オン-セルに対応するビット数が多いほど前記読み出し電圧は低く調整される。
【００１６】
前記目的を達成するための本発明によるメモリシステムは各々メイン領域とスペア領域、そしてインデックス領域のうち、何れか一つに属する複数のメモリセルと、前記複数のメモリセルのビットラインと連結するページバッファと、前記複数のメモリセル等のワードラインで読み出し電圧を提供する高電圧発生器と、前記インデックス領域及びスペア領域に属するメモリセルから読み出された第２データを参照して前記メイン領域に属するメモリセルに格納された第１データを読み出すための読み出し電圧を決め、決まった読み出し電圧を生成するように前記高電圧発生器を設定する読み出し電圧調整部を含むフラッシュメモリ装置と、前記フラッシュメモリ装置を制御するためのメモリコントローラと、を含む。
【００１７】
前記目的を達成するための本発明による情報処理システムは各々メイン領域とスペア領域、そしてインデックス領域のうち、何れか一つに属する複数のメモリセルと、前記複数のメモリセルのビットラインと連結されるページバッファと、前記複数のメモリセルのワードラインで読み出し電圧を提供する高電圧発生器と、前記インデックス領域及びスペア領域に属するメモリセルから読み出された第２データを参照して前記メイン領域に属するメモリセルに格納された第１データを読み出すための読み出し電圧を決め、決まった読み出し電圧を生成するように前記高電圧発生器を設定する読み出し電圧調整部を含むフラッシュメモリ装置と、前記フラッシュメモリ装置を制御するためのメモリコントローラを含むメモリシステムと、前記メモリシステムを格納装置に装着するコンピュータシステムと、を含む。
【００１８】
以上の構成及び方法によると、読み出し動作時読み出しエラーを最小化でき、エラー訂正の負担を最小化できるフラッシュメモリ装置及び信頼性の高いメモリシステムを提供できる。
【発明の効果】
【００１９】
本発明によると、ワードライン別及びページ別高温ストレスの影響を補正するための読み出し電圧の調整を通じて読み出しエラーを最小化できるフラッシュメモリ装置及びメモリシステムを提供できる。
【図面の簡単な説明】
【００２０】
【図１】マルチビットフラッシュメモリセルの電荷漏れによる影響を示す図である。
【図２】本発明によるメモリセルの構成を示す図である。
【図３】本発明のインデックスフィールドの読み出しによって読み出し電圧のレベルが調整される方法を示す図である。
【図４】インデックスフィールドの読み出しによって算出されるフェイルビットの数に対する読み出し電圧グループの一例を示す表である。
【図５】本発明による読み出し電圧を調整するフラッシュメモリ装置を示すブロック図である。
【図６】本発明による読み出し電圧調整方法を示す順序図である。
【図７】各ページに対応するインデックスレベルを示す図である。
【図８】詳述した各ページに対応するフラッグセルとインデックスフィールドとを示すブロック図である。
【図９】各ページに対応する読み出し電圧グループによる読み出し動作を示す順序図である。
【図１０】本発明によるメモリシステムを示すブロック図である。
【図１１】本発明による情報処理システムを示すブロック図である。
【発明を実施するための最良の形態】
【００２１】
上述の一般的な説明及び後述の詳細な説明は、すべて例示的ということが分かり、請求された発明の付加的な説明が提供されるものと見なされなければならない。参照符号が本発明の好ましい実施形態に詳細に表示されていて、その例が参照図面に表示されている。可能であれば、どの場合にも、同一の参照番号が同一または類似の部分を参照するために説明及び図面に使用される。
【００２２】
また、フラッシュメモリセルのフローティングゲートに注入された電荷漏れ(Ｃｈａｒｇｅ  ｌｏｓｓ）の一般的な原因で高温ストレス(Ｈｏｔ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｔｒｅｓｓ)を例示的に説明した。しかしながら、高温ストレスは、電荷漏れ原因の一例に過ぎず、多様な原因で電荷漏れは発生することを明らかにする。以下、ＮＡＮＤ型(ＮＡＮＤ  ｔｙｐｅ)フラッシュメモリ装置が本発明の特徴及び機能を説明するための一例に使用される。
【００２３】
図１は、マルチ-ビットフラッシュメモリ装置の高温ストレス(Ｈｏｔ  Ｔｅｍｐｅｒａｔｕｒｅ  Ｓｔｒｅｓｓ：ＨＴＳ）の影響によるしきい電圧分布の変化を示す図である。図１に示すように、プログラムを通じて形成される理想的なしきい電圧状態１０、２０、３０、４０と高温ストレスによって形成されるしきい電圧状態２５、３５、４５を示す。第１状態ＳＴ１に属するしきい電圧を有するように、メモリセルは検証電圧Ｖｖｆｙ１によってプログラムされる。第２状態ＳＴ２でプログラムされるために、メモリセルは検証電圧Ｖｖｆｙ２によってプログラムされる。そして、第３状態ＳＴ３でプログラムされるために、メモリセルは検証電圧Ｖｖｆｙ３によってプログラムされる。そして、各々のターゲット状態２０、３０、４０でプログラムされた以後、高温ストレスＨＴＳの影響でメモリセルのフローティングゲートに注入された電子は漏れることがある。フローティングゲートに注入された電子の漏れによってメモリセルのしきい電圧は、ターゲット状態２０、３０、４０からしきい電圧状態２５、３５、４５に移動する。メモリセルに格納されたデータを読み出すための読み出し電圧は、しきい電圧分布の移動にもかかわらず、固定されているのが一般的である。したがって、高温ストレスＨＴＳの影響を補正するためには読み出し電圧も変更しなければならない。
【００２４】
しかしながら、高温ストレスＨＴＳによってしきい電圧が変動する程度は、しきい電圧状態の位置によって異なる。すなわち、同一の高温ストレスＨＴＳ条件下で、しきい電圧状態４０はしきい電圧状態４５に、しきい電圧状態３０はしきい電圧状態３５に移動する。そして、しきい電圧状態２０はしきい電圧状態２５に移動する。上述した各々の状態が移動する程度は、各状態ごとに差がある。すなわち、第３状態ＳＴ３に対応するしきい電圧状態４０、４５は電圧差ΔＶ３、第２状態ＳＴ２に対応するしきい電圧状態３０、３５は電圧差ΔＶ２、そして第１状態ＳＴ１に対応するしきい電圧状態２０、２５は電圧差ΔＶ１を有する。したがって、各々の状態に対応する読み出し電圧５０の調整も互いに他の電圧差に変更されなければならない。そして、高温ストレスＨＴＳの程度によってフローティングゲートの電子漏れ程度は差異を有する。したがって、高温ストレスの程度を検出し、検出された高温ストレスＨＴＳの大きさによって読み出し電圧の調整程度を選択できる。
【００２５】
図２は、本発明によるメモリ領域の構成を簡略に示すブロック図である。ワードライン単位またはメモリブロック単位のメモリセルを示した領域に割り当てることによって上述した高温ストレスＨＴＳによる電荷漏れの程度の定量化(Ｑｕａｎｔｉｚａｔｉｏｎ)と、定量化された高温ストレスの大きさによって読み出し電圧を調整する。図２に示すように、メモリセルは、メインフィールド１００とスペアフィールド１１０及びインデックスフィールド１２０を含む。メインフィールド１００に含まれるメモリセルは、外部から提供されるデータがプログラムされる。スペアフィールド１１０には、メインフィールド１００に格納されるデータに対する制御情報が格納される。特に、本発明によるフラッシュメモリ装置でスペアフィールド１１０にはフラッグセルが含まれる。フラッグセル(Ｆｌａｇｅ  ｃｅｌｌ）は、マルチ-ビットフラッシュメモリセルにプログラムされたビット数を指示する。以下、フラッグセルに格納されるデータをページ情報と称する。
【００２６】
特に、本発明によるフラッシュメモリ装置のセルアレイは、インデックスフィールド１２０に対応するメモリセルを含む。インデックスフィールド１２０に属するメモリセルは、メインフィールド１００にプログラムされたマルチビットデータののうち、最上位しきい電圧状態でプログラムされる。読み出し動作時、詳述したインデックスフィールド１２０に属するメモリセルは、インデックスレベル(ＨＴＳ  Ｉｎｄｅｘ  Ｌｅｖｅｌ：以下、ＨＩＬ)に対応するインデックス読み出し電圧によって読み出される。インデックスレベルは、一般に最上位しきい電圧状態の検証電圧(Ｖｅｒｉｆｙ  ｒｅａｄ  ｖｏｌｔａｇｅ)で選択される。以下、インデックス領域１２０から読み出されたデータをインデックスデータ(Ｉｎｄｅｘ  ｄａｔａ)と称する。インデックスデータのうち、オン-セルに対応するビット(論理‘１’))の数をカウントして電荷漏れの程度を定量化する。インデックスフィールドＨＩＦに含まれるメモリセルの数は多いほど高い解像度の電荷漏れの定量化が可能である。しかしながら、費用を考慮する時、インデックスフィールドＨＩＦは、しきい電圧の分布曲線を構成できる数のメモリセルを含むことが好ましい。例えば、１６-バイト(１６-ｂｙｔｅｓ)または３２-バイト(３２-ｂｙｔｅｓ)単位のメモリセルをインデックスフィールドＨＩＦに割り当てる。
【００２７】
以上のメモリ領域の割当は、一つのワードラインに連結するメモリセルに対して適用できる。または、メモリブロック(Ｍｅｍｏｒｙ  ｂｌｏｃｋ)に含まれるメモリセルに対して適用できる。しかしながら、説明の明瞭化のため、一つのワードラインに連結するメモリセルを上述したメインフィールド１００、スペアフィールド１１０及びインデックスフィールド１２０に各々割り当てる実施形態を詳細に説明する。
【００２８】
図３は、詳述したインデックスフィールドＨＩＦに含まれるメモリセルの読み出しと、それによる読み出し電圧Ｖｒｄの調整を示す図である。図３に示すように、インデックスフィールドＨＩＦに属するメモリセルは、最上位状態でプログラムされてしきい電圧分布１３０を形成する。そして、メインフィールド(Ｍａｉｎ  Ｆｉｅｌｄ)に属するメモリセルは、マルチビットデータのプログラムによって消去状態ＳＴ０に対応するしきい電圧分布またはしきい電圧分布１５０、１６０、１７０のうち、何れか一つを有する。しかしながら、高温ストレスＨＴＳの影響によって、インデックスフィールドＨＩＦに属するメモリセルのしきい電圧分布１４０に移動する。高温ストレスＨＴＳが発生した以後、メインフィールドＭＦに含まれるメモリセルのしきい電圧は、しきい電圧分布１５５、１６５、１７５に移動する。もし、メインフィールドＭＦに対して読み出し動作が調整されない読み出し電圧１８０によって行われれば、しきい電圧状態１７５に属するメモリセルのうち一部は、間違って読み出される。すなわち、読み出し電圧Ｖｒｄ３によって読み出される場合、しきい電圧状態ＳＴ３に属するメモリセルから読み出されるデータにはエラーを含む。しかしながら、調整された読み出し電圧１９０で読み出される場合、メインフィールドＭＦに含まれるメモリセルは、読み出しエラー無しにデータがセンシングされる。読み出し電圧１９０；、Ｖｒｄ１’、Ｖｒｄ２’、Ｖｒｄ３’で読み出し電圧が調整されることによって高温ストレスの影響が補正されるためである。このような読み出し電圧１９０への調整は、後述するインデックスフィールドＨＩＦに対した読み出し動作及びフェイルビット(Ｆａｉｌ  ｂｉｔｓ)のカウントによって成す。
【００２９】
簡略に説明すれば、インデックスフィールドＨＩＦに属するメモリセルに対する読み出し動作をインデックスレベルＨＩＬのインデックス読み出し電圧で行なう。読み出されたインデックスデータのうち、オン-セル(ＯＮ-Ｃｅｌｌ)に対応するビット(以下、フェイルビット)の数がカウントされる。フェイルビットに対応するメモリセルは、しきい電圧分布１４０でインデックスレベルＨＩＬ下側(斜線を引いた部分)に対応する。フェイルビットの数によって調整された読み出し電圧の大きさが決まる。フェイルビット数によって読み出し電圧の調整程度が決まった以後、調整された読み出し電圧１９０を生成するように高電圧発生器(図示せず)を設定する。そして、調整された読み出し電圧１９０によってメインフィールドＭＦに属するメモリセルに対する読み出し動作を行う。
【００３０】
以上のインデックスフィールドＨＩＦに対する読み出し動作及びフェイルビット数のカウントによって読み出し電圧が調整される。インデックスフィールドＨＩＦに対する読み出し動作によって電荷漏れの程度が実時間で感知及び定量化される。そして、調整された読み出し電圧によってメインフィールドＭＦに対する読み出し動作を行うことによって読み出しエラーを最小化できる。
【００３１】
図４は、インデックスフィールドＨＩＦに対する読み出し結果、カウントされるフェイルビットの数と対応する調整された読み出し電圧のレベルを例示的に示すテーブルである。図４に示すように、インデックスフィールドＨＩＦに属するメモリセルに対する読み出し動作によってフェイルビットの数がカウントされる。そして、カウントされた値によって調整電圧の大きさが決まる。図４のテーブルは、図３で示された２-ビットマルチビットメモリセル２-ｂｉｔ  ＭＬＣに対する例示的な実施形態である。そして、インデックスフィールドＨＩＦに含まれるメモリセルの数は、３２-バイト(３２-byte)であると仮定する。
【００３２】
インデックスフィールドＨＩＦに対する読み出し動作によって電荷漏れの影響で発生するフェイルビットの数がカウントされる。しきい電圧状態各々に対応する調整された読み出し電圧Ｖｒｄ１’、Ｖｒｄ２’、Ｖｒｄ３’は、後述のフェイルビットの数によって決まる。もし、フェイルビットの数が検出されず、または基準以下で感知されれば、読み出し電圧の調整は行なわれない。
【００３３】
しかしながら、フェイルビットの数が１-ビット〜８-ビット程度で検出される場合、各々のしきい電圧状態に対する読み出し電圧は、デフォルト読み出し電圧Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３より所定のレベルΔＶ１１、ΔＶ２１、ΔＶ３１ずつ減少するように調整される。もし、フェイルビットの数が９-ビット〜４０-ビット範囲で検出される場合、各々のしきい電圧状態に対する読み出し電圧は、デフォルト読み出し電圧Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３より所定のレベルΔＶ１２、ΔＶ２２、ΔＶ３２ずつ減少するように調整される。フェイルビットの数が４１-ビット〜１６０-ビット範囲で検出される場合、各々のしきい電圧状態に対する読み出し電圧は、デフォルト読み出し電圧Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３より所定のレベルΔＶ１３、ΔＶ２３、ΔＶ３３ずつ減少するように調整される。フェイルビットの数が１６１-ビット以上(２０byteを超過)で検出される場合、各々のしきい電圧状態に対する読み出し電圧はデフォルト読み出し電圧Ｖｒｄ１、Ｖｒｄ２、Ｖｒｄ３より所定のレベルΔＶ１４、ΔＶ２４、ΔＶ３４ずつ減少するように調整される。ただし、高いしきい電圧に対応する読み出し電圧の調整レベルは、より大きい値を有する。すなわち、調整レベルは、ΔＶ１１<ΔＶ２１<ΔＶ３１の大小関係を有する。
【００３４】
以上の図４に示されたフェイルビットの数による読み出し電圧の調整レベルの大きさ及び単位は、例示的な実施形態にすぎない。すなわち、各調整レベルに対応する読み出し電圧のグループは、プログラムされたページの数によって多様に変更される。
【００３５】
図５は、本発明によるフラッシュメモリ装置の構成を示すブロック図である。図５に示すように、読み出し電圧調整部２５０は、インデックスフィールドＨＩＦから読み出されるデータを参照してメインフィールドＭＦに含まれるメモリセルを読み出すための最適の読み出し電圧を設定する。以下、より詳細に説明する。
【００３６】
データを格納する領域であるセルアレイは、各々メイン領域２１０、スペア領域２２０及びインデックス領域２３０に区分される。各々の領域は、コラムアドレスを基準に分割される。メイン領域２１０は、外部から提供されているデータを格納する。一般にＮＡＮＤ型フラッシュメモリの場合、メモリセルは、一つのワードラインに連結される複数のメモリセルを含む。メモリセルのしきい電圧は、高温ストレスによって下側に拡張される傾向を有する。スペア領域２２０には、バッドブロック情報(Ｂａｄ  ｂｌｏｃｋ  ｄａｔａ)やエラー訂正情報ＥＣＣ  ｄａｔａなどの制御情報が格納される。特に、スペア領域２２０には、フラッグセル(Ｆｌａｇ  Ｃｅｌｌ）が含まれる。フラッグセルは、各々のワードラインに対応して、フラッグセルに対応するワードラインにプログラムされるページ情報が格納される。すなわち、マルチビットメモリセルの場合、一つのメモリセルには、複数ビットのデータが格納される。ページ情報は、対応するワードラインに連結されるメモリセルに何ビットのデータが格納されたのかを指示する。インデックス領域２３０は、高温ストレスによる電荷漏れの程度を感知するためのメモリセルを含む。インデックス領域２３０に属するメモリセルは、プログラム動作時、常に最上位しきい電圧状態でプログラムされる。最上位しきい電圧状態でプログラムされることによって、高温ストレスの影響に最もよく露出される。インデックス領域２３０に含まれるメモリセルは、以後にインデックスレベルＨＩＬによって読み出され、読み出されたビットうち、フェイルビットがカウントされることによって高温ストレスの影響が定量化及び数値化できる。
【００３７】
マルチ-ビットフラッシュメモリ装置で詳述したセルアレイの領域２１０、２２０、２３０は、ｍ-ビットデータ(ｍは、２以上の整数)を格納することができるマルチ-ビットセルを含む。例示的な実施形態の場合、同時にプログラムされるページデータは、一つのワードラインで供給されるプログラム電圧によってメモリセルに書き込まれる。読み出し動作時、一つのワードラインに連結されるメモリセルに格納されたページデータは、ワードラインで読み出し電圧が供給される間、ページバッファ２４０によって感知及びラッチされる。したがって、読み出し電圧の最小調整単位は、ワードラインに該当する。ワードライン別に最適の読み出し電圧が選択される。ワードラインはまた、偶数ページ(Ｅｖｅｎ  ｐａｇｅ)または奇数ページ(Ｏｄｄ  ｐａｇｅ）に区分され、偶数及び奇数各々に対して別途の読み出し電圧を提供する。また、マルチ-ビットメモリセルの場合、一つのメモリセルには複数のビットがプログラムされる。したがって、本発明の読み出し電圧調整は、マルチ-ビットデータの各ページ別に行なうことができる。
【００３８】
ページバッファ２４０は、動作モードによって記入ドライバとして、または感知増幅器として動作する。プログラム動作時、ページバッファ２４０はセルアレイ２１０、２２０、２３０にプログラムされるページデータをロードする。ロードされたページデータは、ビットラインに伝えられてメモリセルにプログラムされる。読み出し動作時、ページバッファ２４０は、セルアレイ２１０、２２０、２３０の選択されたメモリセルに格納されたデータを感知及びラッチする。
【００３９】
読み出し電圧調整部２５０は、セルアレイ２１０、２２０、２３０に含まれるワードラインまたはページ単位に対応するメモリセルの最適読み出し電圧を設定する。読み出し命令語(Ｒｅａｄ  Ｃｏｍｍａｎｄ)が入力されれば、命令語レジスタ及び制御ロジック２６０は、読み出し動作のための諸般の制御動作を行なう。特に、読み出し命令語が入力されれば、本発明の命令語レジスタ及び制御ロジック２６０は、読み出し電圧調整部２５０で読み出し電圧を調整するように制御信号を伝達する。読み出し電圧調整部２５０は制御信号に応答し、インデックスレベルＨＩＬの読み出し電圧でインデックスフィールドに属するメモリセルを読み出す。読み出されたインデックスデータは、ページバッファ２４０を経由して読み出し電圧調整部２５０に提供される。読み出し電圧調整部２５０は、伝えられるインデックスデータ(Ｉｎｄｅｘ  ｄａｔａ)を参照してフェイルビット(Ｆａｉｌ  ｂｉｔ）の数をカウントする。フェイルビットは、詳述した図３に示されたインデックスレベルＨＩＬより低いしきい電圧を有するメモリセルの数に対応する。
【００４０】
読み出し電圧調整部２５０は、カウントされたフェイルビットの数を参照して読み出し電圧を選択する。読み出し電圧調整部２５０には、フェイルビットの数によって選択される読み出し電圧グループを含む。各々の読み出し電圧グループには、しきい電圧状態各々に対応する調整された読み出し電圧情報が含まれる。そして、読み出し電圧調整部２５０は、選択された読み出し電圧を生成するように高電圧発生器２７０を設定する。高電圧発生器２７０の読み出し電圧調整が完了すれば、調整された読み出し電圧によってメイン領域に対する読み出し動作が始まる。この時、出力される読み出しデータは、入出力バッファ(Ｉ/Ｏ  ｂｕｆｆｅｒ)を経由して外部に出力される。
【００４１】
命令語レジスタ及び制御ロジック２６０は、フラッシュメモリ装置２００の外部から提供される読み出し命令語(Ｒｅａｄ  Ｃｏｍｍａｎｄ)に応答して読み出し電圧調整部２５０を活性化するように制御信号を提供する。制御信号によって読み出し電圧調整部２５０は、インデックスフィールドＨＩＦに含まれるインデックスセルを読み出し、読み出し結果によって高電圧発生器２７０の読み出し電圧を調整する。
【００４２】
高電圧発生器２７０は、セルアレイ２１０、２２０、２３０に提供されるワードライン電圧を生成する。高電圧発生器２７０は、各動作モードによって多様なワードライン電圧を生成して選択されたワードラインに供給する。プログラム動作時、高電圧発生器２７０は、プログラム電圧Ｖｐｇｍを生成して選択されたワードラインに提供する。そして、読み出し動作時、高電圧発生器２７０は、選択されたワードラインで選択されたページデータを読み出すための読み出し電圧Ｖｒｄを提供する。特に、本発明の高電圧発生器２７０は、各ワードライン別に調整された読み出し電圧を生成して選択されたワードラインに提供できる。インデックスフィールドＨＩＦに対する読み出し結果によって、ワードライン別及び各々のワードラインにページ別に調整された読み出し電圧を生成するように高電圧発生器２７０は設定される。高電圧発生器２７０は、各々のワードラインに対して最適の読み出し電圧を生成して読み出し動作時供給できる。また、高電圧発生器２７０は、一つのワードラインにおいてページ各々に対応する最適読み出し電圧を供給できる。
【００４３】
ワードライン各々に対して、そしてワードラインのページ各々に対して、最適の読み出し電圧を提供するために高電圧発生器２７０はセットレジスタ２７１を含む。セットレジスタ２７１には、各ワードラインの最適読み出し電圧を生成するための設定データが格納される。そして、セットレジスタ２７１は、ワードラインのページ各々に対応する最適読み出し電圧を生成するための設定データが格納される。設定データは、詳述した読み出し電圧調整部２５０によって生成され、インデックスフィールドに対する読み出し動作の結果から得られる。詳述した最適読み出し電圧を設定するためのインデックスフィールドに対する読み出し動作の間、高電圧発生器２７０は高解像度の読み出し電圧を順次に選択されたワードラインに供給する。
【００４４】
行デコーダ２８０は、行アドレスに応答してワードラインを選択する。また、行デコーダ２８０は、選択されたワードラインに高電圧発生器２７０から生成されたワードライン電圧を伝達する。
【００４５】
以上の構成を通して、本発明のフラッシュメモリ装置は、各々のワードライン及びページ各々に対応する最適の読み出し電圧を提供できる。最適読み出し電圧の設定によって、本発明のフラッシュメモリ装置は、読み出し動作時読み出しエラーが最小化される。
【００４６】
図６は、詳述した図５の構成で読み出し電圧調整部２５０が行なう読み出し電圧調整動作を示す順序図である。図６に示すように、読み出し電圧調整部２５０によったインデックスフィールドＨＩＦに対する読み出し動作及び高電圧発生器２７０のセットレジスタ２７１の設定動作が簡略に説明されている。読み出し電圧調整部２５０は、インデックスフィールドに対する読み出し動作を行なって高温ストレスによる電荷漏れ(Ｃｈａｒｇｅ  ｌｏｓｓ）の程度を感知する。そして、電荷漏れの程度によって読み出し電圧を調整する。以下、読み出し電圧調整部２５０のインデックスフィールドに対する読み出し動作及び読み出し電圧の設定動作を詳述した図６に基づいて説明する。
【００４７】
最初、メモリ装置の外部から読み出し命令語(Ｒｅａｄ  Ｃｏｍｍａｎｄ)が入力される（Ｓ１０）。読み出し命令語が入力されれば、命令語レジスタ及び制御ロジック２６０は、制御信号を生成して読み出し電圧調整部２５０に伝達する。制御信号に応答して読み出し電圧調整部２５０は読み出し電圧調整のための動作を開始する。読み出し電圧調整部２５０は、インデックスレベルＨＩＬでインデックスフィールドに対する読み出し動作を行なう。インデックスフィールドに含まれるインデックスセルの格納データは、ページバッファ２４０に感知及びラッチされる。ここで、詳述した読み出し命令語は、一つのページ単位に対する読み出し命令語である。したがって、ページバッファ２４０には、選択されたページのメイン領域に格納されたデータも感知及びラッチできる（Ｓ２０）。
【００４８】
読み出し電圧調整部２６０は、インデックスフィールドに含まれるメモリセルから感知及びラッチされたインデックスデータのみを選択する。読み出し電圧調整部２５０は、入力されたインデックスデータ(Ｉｎｄｅｘ  Ｄａｔａ)を参照してフェイルビット(Ｆａｉｌ  ｂｉｔ)の数をカウントする。フェイルビットは、高温ストレスの影響による電荷の漏れの程度に比例して発生し、結果的にインデックスレベルＨＩＬより低いしきい電圧を有するメモリセルに対応する。したがって、フェイルビットのカウントは、インデックスデータに含まれるオン-セル(ＯＮ-Ｃｅｌｌ)の数、すなわち、論理‘１’の数をカウントする動作である（Ｓ３０）。フェイルビットの数がカウントされれば、読み出し電圧調整部２５０は、フェイルビットの数を参照して各々のしきい電圧状態に対応する読み出し電圧を選択する。
【００４９】
一般に、図４のテーブルに示すように、フェイルビットの数によって読み出し電圧調整部２５０は、調整される読み出し電圧のグループを選択する。そして、読み出し電圧調整部２５０は、選択された読み出し電圧を生成するように高電圧発生器２７０を設定する。例えば、高電圧発生器２７０に含まれるセットレジスタ２７１に選択された読み出し電圧を生成するためのコードを入力する（Ｓ４０）。読み出し電圧の調整が完了すれば、最初読み出し命令語に対応するページ読み出し動作をメインフィールド(Ｍａｉｎ  Ｆｉｅｌｄ)に対して行なう（Ｓ５０）。メインフィールドに対する読み出し動作が完了すれば、ページバッファ２４０にラッチされた読み出しデータを出力する（Ｓ６０）。
【００５０】
以上、本発明の読み出し動作によってインデックスフィールドに属するメモリセルは、インデックスレベルＨＩＬによって読み出され、インデックスデータに出力される。そして、出力されるインデックスデータからフェイルビットをカウントして高温ストレスによるしきい電圧の変化が数値化される。そして、数値化された値に対応する読み出し電圧で調整され、調整された読み出し電圧にメインフィールドに格納されたメインデータが読み出される。このような読み出し動作によって読み出しエラーは最小化される。
【００５１】
図７は、マルチ-ビットフラッシュメモリ装置のプログラム動作以後に形成されるしきい電圧分布を示す図である。図７に示すように、４-ビットフラッシュメモリ装置のメモリセルは、プログラムされたページによって他のしきい電圧状態を有する。そして、メモリセルは、プログラムされたページによって他のしきい電圧ウィンドウと読み出しマージンを有する。したがって、インデックスフィールドに含まれるメモリセルは、プログラムされたページによって他のインデックスレベルで読み出されるべきである。
【００５２】
フラッシュメモリセルは、１-ビットデータがプログラムされることによって、換言すると、第１ページ(１ｓｔ  ｐａｇｅ：ＬＳＢ  ｐａｇｅ）のプログラムによって２つのしきい電圧状態のうち、何れか一つを有する。しかしながら、２-ビットのプログラム(例えば、２ｎｄ  ｐａｇｅ  プログラム)以後、メモリセルは４つのしきい電圧状態のうち、何れか一つを有する。そして、３-ビットのプログラム(例えば、３ｒｄ  ｐａｇｅ  プログラム)以後には８つのしきい電圧状態のうち、何れか一つを有する。そしてＭＳＢに対応する４-ビットのプログラムによって、メモリセルは、１６つのしきい電圧状態のうち、何れか一つに対応するしきい電圧を有する。しかしながら、どのようなページをプログラムしても、メモリセルの高温ストレスによるフローティングゲートの電荷漏れによるしきい電圧分布の拡張は必然的である。したがって、詳述したワードライン別に最適の読み出し電圧を選択する技術から、各ページ別最適読み出し電圧がより一層選択されることができる。次により詳細に説明する。
【００５３】
ＬＳＢに該当する第１ページ(１ｓｔ  ｐａｇｅ）の各しきい電圧状態の読み出し電圧は、ユーザの必要によって調整される。ＬＳＢページのプログラムによって形成されるしきい電圧分布の拡張は、相対的にその影響がわずかである。
【００５４】
第２ページ(２ｎｄ  ｐａｇｅ）のプログラムによって形成されるしきい電圧分布の拡張は、ＬＳＢページのプログラム時発生するしきい電圧分布の拡張はより著しい。したがって、第２ページデータがプログラムされれば、メモリセルは４つのしきい電圧状態(ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３)のうち、何れか一つに属するしきい電圧でプログラムされる。読み出し命令語が入力されれば、読み出し電圧調整部２５０は、スペアフィールド(Ｓｐａｒｅ  ｆｉｅｌｄ）のフラッグセルを読み出してページ情報を得る。もし、第２ページまでプログラムされたことでページ情報が検出されれば、インデックスフィールドＨＩＦに対する読み出し動作がインデックスレベルＨＩＬ_２で行なわれる。そして、読み出し電圧調整部２５０は、インデックスレベルＨＩＬ_２で読み出されたインデックスデータを参照してフェイルビットをカウントする。読み出し電圧調整部２５０は、カウントされた値によって最適読み出し電圧を決める。
【００５５】
第３ページ(３ｒｄ  ｐａｇｅ）のプログラムによって形成されるしきい電圧分布で発生される高温ストレスの影響は、第２ページのプログラムによって形成されるしきい電圧の分布に比べて著しい。したがって、第３ページデータがプログラムされれば、メモリセルは８つのしきい電圧状態ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４、ＳＴ５、ＳＴ６、ＳＴ７のうち、何れか一つに属するしきい電圧でプログラムされる。読み出し命令語が入力されれば、読み出し電圧調整部２５０はスペアフィールド(Ｓｐａｒｅ  ｆｉｅｌｄ）のフラッグセルを読み出してページ情報を確認する。ページ情報によって第３ページまでプログラムされたものと判定されれば、読み出し電圧調整部２５０は、インデックスフィールドに対する読み出し動作をインデックスレベルＨＩＬ_３で行なう。そして、読み出し電圧調整部２５０は、インデックスデータを参照してフェイルビットをカウントする。そして、読み出し電圧調整部２５０は、カウントされた値によって第３ページを読み出すための最適読み出し電圧を決める。
【００５６】
第４ページ(４ｔｈ  ｐａｇｅ：ＭＳＢ  ｐａｇｅ)に対応する最適読み出し電圧は、４-ビットデータに対応するしきい電圧状態のうち、最上位状態でプログラムされるインデックスフィールドＨＩＦに対する読み出し動作によって決まる。第４ページ(４ｔｈ  ｐａｇｅ）のプログラムによって形成されるしきい電圧分布への高温ストレスの影響は、第３ページのプログラムによって形成されるしきい電圧の分布に比べて著しい。したがって、第４ページデータがプログラムされれば、メモリセルは１６つのしきい電圧状態ＳＴ０、ＳＴ１、ＳＴ２、ＳＴ３、ＳＴ４、ＳＴ５、ＳＴ６、ＳＴ７、ＳＴ８、ＳＴ９、ＳＴ１０、ＳＴ１１、ＳＴ１２、ＳＴ１３、ＳＴ１４、ＳＴ１５のうち、何れか一つに属するしきい電圧でプログラムされる。読み出し命令語が入力されれば、読み出し電圧調整部２５０は、スペアフィールド(Ｓｐａｒｅ  ｆｉｅｌｄ）のフラッグセルを読み出してページ情報を得る。フラッグセルに対する読み出し結果、第４ページまでプログラムされたと判定されれば、読み出し電圧調整部２５０はインデックスフィールドに対する読み出し動作をインデックスレベルＨＩＬ_４で行なう。そして、読み出し電圧調整部２５０は、インデックスデータを参照してフェイルビットをカウントする。そして、読み出し電圧調整部２５０は、カウントされた値によって第４ページを読み出すための最適読み出し電圧を決める。
【００５７】
ここで、読み出し電圧調整部２５０は、しきい電圧分布の拡張によってエラー確率が高いページにのみ読み出し電圧調整を行なうことができる。すなわち、ＭＳＢページに対する最適読み出し電圧の調整のみを行なうこともでき、ＭＳＢ及び第３ページ(３ｒｄ  ｐａｇｅ)に対応する読み出し電圧の調整を行なうことができる。また、このような各ページ別読み出し電圧の調整のためには、高電圧発生器２７０のセットレジスタ１７１はより大きいデータ格納能力を具備しなければならない。各ワードラインのページ別最適読み出し電圧を生成するためのセットデータが格納されるための十分な容量が必要なためである。
【００５８】
図８は、図７に示すように、ページ別読み出し電圧を調整するためのインデックスフィールドＨＩＦの構成を簡略に示す図である。図８に示すように、インデックスフィールドは第２ページ、第３ページ及び第４ページ各々の高温ストレスの影響を感知するための第２インデックスフィールドＨＩＦ_２、第３インデックスフィールドＨＩＦ_３、そして第４インデックスフィールドＨＩＦ_４を含む。インデックスフィールドＨＩＦ_２、ＨＩＦ_３、ＨＩＦ_４各々は、しきい電圧分布を形成できる数のメモリセルを含む。例えば、インデックスフィールドＨＩＦ_２、ＨＩＦ_３、ＨＩＦ_４各々は、約１６バイト大きさのメモリセルで構成される。
【００５９】
マルチ-ビットデータのページ各々に対応するインデックスフィールドＨＩＦ_２、ＨＩＦ_３、ＨＩＦ_４と共に、スペアフィールドには各々のページに対応するフラッグセルＦＣ２、ＦＣ３、ＦＣ４を含む。フラッグセルＦＣ２、ＦＣ３、ＦＣ４各々はページ情報を格納する。すなわち、フラッグセルＦＣ２、ＦＣ３、ＦＣ４各々は、第１〜第４ページのうち、何れのページデータが格納されているかを示すページ情報が入力される。読み出し命令語が入力されれば、読み出し電圧調整部２５０は、フラッグセルＦＣ２、ＦＣ３、ＦＣ４に格納されたページ情報を読み出して対応するメインフィールドにプログラムされたページ(以下、プログラムページ)を検出する。読み出し電圧調整部２５０は、検出されたプログラムページに対応するインデックスフィールドを読み出してフェイルビットをカウントする。
【００６０】
図９は、詳述した図８の構成によって読み出し電圧調整部２５０が行なう読み出し動作を簡略に示す順序図である。図９に示すように、メインフィールドＭＦに対しプログラムされたページ別最適読み出し電圧を決め、高電圧発生器２７０を設定するための方法が簡略に開示される。ここで、選択された一つのワードラインに対して詳述した各ページ別最適読み出し電圧が選択され、複数のワードラインのうち、何れか一つのワードラインを選択するステップは省略された。以下、読み出し電圧調整部２５０のページ情報に対する検出、ページデータによるインデックスフィールドに対する読み出し動作及び読み出し電圧の選択と設定動作を詳述した図面に基づいて説明する。
【００６１】
読み出し電圧の調整は、フラッシュメモリ装置の外部から読み出し命令語が提供されることによって始まる（Ｓ１００）。読み出し命令語に応答して読み出し電圧調整部２５０は、選択されたワードラインのフラッグセルＦＣ２、ＦＣ３、ＦＣ４を読み出す（Ｓ１０５）。読み出し電圧調整部２５０は、フラッグセルＦＣ２、ＦＣ３、ＦＣ４ののうち、ＭＳＢページに対応するページ情報を検出する（Ｓ１１０）。
【００６２】
もし、フラッグセルＦＣ４に格納されたページ情報が‘０’である場合、メインフィールドのメモリセルは、第４ページがプログラムされたことを示す。したがって、読み出し電圧調整部２５０は、第４ページに対応する読み出し電圧を設定するための第４インデックスフィールドＨＩＦ_４に対する読み出し動作を行なう。このため、ページバッファ２４０は、リセットされ、インデックスレベルＨＩＬ_４によって第４インデックスフィールドに含まれるメモリセルは読み出される。読み出し電圧調整部２５０は、読み出し結果によって出力されるインデックスデータのうち、フェイルビットをカウントする。カウントされた値によって第４ページデータを読み出すための最適読み出し電圧グループが選択される（Ｓ１１５）。以後、選択された読み出し電圧グループによってメインフィールドに対応するメモリセルのデータが読み出される（Ｓ１４０）。
【００６３】
しかしながら、フラッグセルＦＣ４に格納されたページ情報が‘１’であれば、少なくとも選択されたワードラインは４-ビットより小さなマルチビットデータが格納されたことを意味する。したがって、読み出し電圧調整部２５０は、フラッグセルＦＣ３に格納されたページ情報を確認する（Ｓ１２０）。もし、フラッグセルＦＣ３に格納されたページ情報が‘０’である場合、メインフィールドのメモリセルは第３ページがプログラムされていることを意味する。したがって、読み出し電圧調整部２５０は、第３ページに対応する読み出し電圧を設定するための第３インデックスフィールドＨＩＦ_３に対する読み出し動作を行なう。このため、ページバッファ２４０はリセットされ、インデックスレベルＨＩＬ_３によって第３インデックスフィールドに含まれるメモリセルが読み出される。読み出し電圧調整部２５０は、読み出し結果によって出力されるインデックスデータのうち、フェイルビットをカウントする。カウントされた値によって第３ページデータを読み出すための最適読み出し電圧グループが選択される（Ｓ１２５）。以後、選択された読み出し電圧グループによってメインフィールドに対応するメモリセルのデータが読み出される（Ｓ１４０）。
【００６４】
そして、フラッグセルＦＣ４及びフラッグセルＦＣ３に格納されたページ情報がすべて‘１’であれば、少なくとも選択されたワードラインは２-ビット以下のマルチビットデータが格納されたことを意味する。したがって、読み出し電圧調整部２５０は、第２ページデータがプログラムされたか否かを判断するためのフラッグセルＦＣ２のページ情報を確認する（Ｓ１３０）。フラッグセルＦＣ２に格納されたページ情報が‘０’である場合、メイン領域のメモリセルは第２ページデータがプログラムされた状態であることを示す。したがって、読み出し電圧調整部２５０は、第２ページに対応する読み出し電圧を設定するための第２インデックスフィールドＨＩＦ_２に対する読み出し動作を行なう。このため、ページバッファ２４０はリセットされ、インデックスレベルＨＩＬ_２によって第２インデックスフィールドに含まれるメモリセルが読み出される。読み出し電圧調整部２５０は、読み出し結果によって出力されるインデックスデータのうち、フェイルビットをカウントする。カウントされた値によって第２ページデータを読み出すための最適読み出し電圧グループが選択される（Ｓ１３５）。以後、選択された読み出し電圧グループによってメインフィールドに対応するメモリセルのデータが読み出された（Ｓ１４０）。
【００６５】
しかしながら、フラッグセルＦＣ２、ＦＣ３、ＦＣ４各々に格納されたページ情報がすべて‘１’である場合、これは第１ページデータのみメインフィールドにプログラムされたことを意味する。したがって、読み出し電圧調整部２５０は、第１ページデータのみメイン領域のメモリセルにプログラムされたことを認識し、既にページバッファ２４０にラッチされたデータを外部に出力するように制御する（Ｓ１５０）。
【００６６】
以上の説明によれば、フラッグセルのページ情報を参照して別途に備わる各ページに対応するインデックスフィールドが読み出される。読み出されたインデックスフィールドからフェイルビットがカウントされ、最適の読み出し電圧が選択及び設定された以後にメインフィールドに対する読み出し動作が行なわれる。このような読み出し電圧の設定を通じて、最小の読み出しエラーを有するフラッシュメモリ装置を提供できる。
【００６７】
図１０は、本発明のフラッシュメモリ装置３１０を備えるメモリカードまたは半導体ディスク装置(Ｓｏｌｉｄ  Ｓｔａｔｅ  Ｄｉｓｋ：ＳＳＤ)のようなメモリシステム３００の一例を簡略に示したブロック図である。図９に示すように、高容量のデータ格納能力を支援するためのメモリシステム３００は、本発明のフラッシュメモリ装置３１０を装着する。本発明によるメモリシステム３００は、ホスト(Ｈｏｓｔ)とフラッシュメモリ装置３１０との間の諸般のデータ交換を制御するメモリコントローラ３２０を含む。本発明のメモリシステム３００は、各ワードライン及び各ワードラインのページに対応する最適の読み出し電圧を生成して読み出し動作を行なうフラッシュメモリ装置３１０を含む。したがって、フラッシュメモリ装置３１０から読み出し電圧の調整による減少されたエラー確率を有する読み出しデータが出力される。したがって、高い信頼度を有するメモリシステムを提供できる。
【００６８】
ＳＲＡＭ３２１は、プロセシングユニット３２２の動作メモリで使用される。ホストインタフェース３２３は、メモリカード３００と接続されるホストのデータ交換プロトコルを備える。エラー訂正ブロック２２４は、マルチビットフラッシュメモリ装置３１０から読み出されたデータに含まれるエラーを検出及び訂正する。メモリインタフェース３２５は、本発明のフラッシュメモリ装置３１０とインタフェーシングする。プロセシングユニット３２２は、メモリコントローラ３２０のデータ交換のための諸般の制御動作を行なう。なお、図面には示さなかったが、本発明によるメモリカード３００は、ホスト(Ｈｏｓｔ)とのインタフェーシングのためのコードデータを格納するＲＯＭ(図示せず)などをさらに提供できることは、この分野の通常の知識を有する者に自明である。
【００６９】
詳述した本発明のメモリシステム３００によれば、最小化されたエラーを有する読み出しデータがフラッシュメモリ装置３１０から出力される。そして、メモリコントローラ３２０に含まれるエラー訂正ブロック３２４によってエラーが検出(Ｄｅｔｅｃｔ)訂正される。本発明によるフラッシュメモリ装置３１０によって最小化された読み出しエラーが読み出しデータに含まれるため、エラー訂正ブロック３２４の負担が最小化できる。
【００７０】
また、詳述したメモリシステム３００を半導体ディスク装置ＳＳＤで構成することができ、この場合半導体ディスク装置のエラー訂正(Ｅｒｒｏｒ  ｃｏｒｒｅｃｔｉｏｎ)負担が画期的に減少される。したがって、高い信頼度及び高速の読み出し動作が可能である。また、図面には示されなかったが、本発明によるメモリシステム３００は、応用チップセット(Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ)、カメライメージプロセッサ(Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｃｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどと結合して高容量のデータを交換できる情報処理機器の格納装置として提供できることは、この分野の通常の知識を有する者に自明である。
【００７１】
図１１は、本発明によるフラッシュメモリシステムを装着する情報処理システム４００を簡略に示すブロック図である。図１１に示すように、モバイル機器やデスクトップコンピュータのような情報処理システムに本発明のフラッシュメモリシステム４１０が装着される。本発明による情報処理システム４００は、メモリコントローラ４１１及びフラッシュメモリ装置４１２で構成されるフラッシュメモリシステム４１０と各々バス４６０に電気的に連結された中央処理処置４５０、ラム４４０、ユーザインタフェース４３０、モデム４２０を含む。フラッシュメモリシステム４１０は、上述したメモリカードまたはフラッシュメモリシステムと実質的に同一に構成される。フラッシュメモリ装置４１２には、ユーザインタフェース４３０を通じて提供され、または、中央処理処置４５０によって処理されたデータがメモリコントローラ４１１を通じて格納される。ここで、フラッシュメモリシステム４１０を装着するホストに対応する中央処理処置４５０及びその他の構成は、高い信頼性を有するデータをフラッシュメモリシステム４１０から提供することができる。詳述したフラッシュメモリシステム４１０が半導体ディスク装置ＳＳＤとして構成されることができ、この場合、情報処理システム４００はエラー訂正の負担が減少することによって高速及び高い信頼性を有するデータを提供することができる。なお、図面には示されなかったが、本発明によるシステムには応用チップセット(Ａｐｐｌｉｃａｔｉｏｎ  Ｃｈｉｐｓｅｔ)、カメライメージプロセッサ(Ｃａｍｅｒａ  Ｉｍａｇｅ  Ｐｒｏｇｅｓｓｏｒ：ＣＩＳ）、モバイルＤＲＡＭなどがさらに提供されることは、この分野に通常の知識を有する者に自明である。
【００７２】
また、本発明によるフラッシュメモリ装置またはメモリシステムは、多様な形態のパッケージで実装できる。例えば、本発明によるフラッシュメモリ装置またはメモリシステムはＰｏＰ(Ｐａｃｋａｇｅ  ｏｎ  Ｐａｃｋａｇｅ)、Ｂａｌｌ  ｇｒｉｄ  ａｒｒａｙｓ(ＢＧＡｓ)、Ｃｈｉｐ  ｓｃａｌｅ  ｐａｋａｇｅｓ(ＣＳＰｓ)、Ｐｌａｓｔｉｃ  Ｌｅａｄｅｄ  Ｃｈｉｐ  Ｃａｒｒｉｅｒ(ＰＬＣＣ)、Ｐｌａｓｔｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ(ＰＤＩＰ)、Ｄｉｅｉｎ  Ｗａｆｆｌｅ  Ｐａｃｋ、Ｄｉｅｉｎ  Ｗａｆｅｒ  Ｆｏｒｍ、Ｃｈｉｐ  Ｏｎ  Ｂｏａｒｄ(ＣＯＢ)、Ｃｅｒａｍｉｃ  Ｄｕａｌ  Ｉｎ−Ｌｉｎｅ  Ｐａｃｋａｇｅ(ＣＥＲＤＩＰ)、Ｐｌａｓｔｉｃ  Ｍｅｔｒｉｃ  Ｑｕａｄ  Ｆｌａｔ  Ｐａｃｋ(ＭＱＦＰ)、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ(ＴＱＦＰ)、Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ(ＳＯＩＣ)、Ｓｈｒｉｎｋ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ  Ｐａｃｋａｇｅ(ＳＳＯＰ)、Ｔｈｉｎ  Ｓｍａｌｌ  Ｏｕｔｌｉｎｅ(ＴＳＯＰ)、Ｔｈｉｎ  Ｑｕａｄ  Ｆｌａｔｐａｃｋ(ＴＱＦＰ)、Ｓｙｓｔｅｍ  Ｉｎ  Ｐａｃｋａｇｅ(ＳＩＰ)、Ｍｕｌｔｉ  Ｃｈｉｐ  Ｐａｃｋａｇｅ(ＭＣＰ)、Ｗａｆｅｒ−ｌｅｖｅｌ  Ｆａｂｒｉｃａｔｅｄ  Ｐａｃｋａｇｅ(ＷＦＰ)、Ｗａｆｅｒ−Ｌｅｖｅｌ  Ｐｒｏｃｅｓｓｅｄ  Ｓｔａｃｋ  Ｐａｃｋａｇｅ(ＷＳＰ)などと同一の方式でパッケージ化されて実装できる。
【００７３】
以上、図面と明細書において、最適な実施形態が開示された。ここで特定の用語が使用されたが、これはただ本発明を説明するための目的で使用されたものであって、意味限定や特許請求の範囲に記載の本発明の範囲を制限するために使用されたものではない。したがって、本技術分野の通常の知識を有する者であれば、これから多様な変形及び均等な他の実施形態が可能だという点がわかる。したがって、本発明の真の技術的保護範囲は特許請求の範囲上の技術的思想によって決まるべきである。
【符号の説明】
【００７４】
１００  メインフィールド
１１０  スペアフィールド
１２０  インデックスフィールド
２１０  メイン領域
２２０  スペア領域
２３０  インデックス領域
２４０  ページバッファ
２５０  読み出し電圧調整部
２６０  命令語レジスタ及び制御ロジック
２７０  高電圧発生器
２８０  行デコーダ
３００  メモリシステム
３１０  フラッシュメモリ
３２０  メモリコントローラ
３２１  ＳＲＡＭ
３２２  プロセシングユニット
３２３  ホストインタフェース
３２４  エラー訂正コードブロック
３２５  メモリインタフェース
４００   情報処理システム
４１０  メモリシステム
４１１  メモリコントローラ
４１２  フラッシュメモリ
４２０  モデム
４３０  ユーザインタフェース
４４０  ラム
４５０  中央処理装置
４６０  システムバス
【図１】
0005520408.tif 000002
【図２】
0005520408.tif 000003
【図３】
0005520408.tif 000004
【図４】
0005520408.tif 000005
【図５】
0005520408.tif 000006
【図６】
0005520408.tif 000007
【図７】
0005520408.tif 000008
【図８】
0005520408.tif 000009
【図９】
0005520408.tif 000010
【図１０】
0005520408.tif 000011
【図１１】
0005520408.tif 000012