(57)【特許請求の範囲】
【請求項１】
第１電極および第２電極間に延在する相変化メモリ材料と、および
前記第１および第２の電極間に延在する相変化メモリ材料内の複数個のメモリ領域と
を備え、
前記複数個のメモリ領域は直列に配置され、前記相変化メモリ材料内の各メモリ領域は、相変化材料、ビア充填材料又は低抵抗材料の少なくともいずれか１つからなる領域の狭窄部として形成し、
前記複数個のメモリ領域は、それぞれ、電流および/または電圧の適切なプログラミング条件を加えることで低抵抗状態または高抵抗状態にプログラムすることができ、また
前記異なるメモリ領域は、高抵抗状態の異なる抵抗、および高抵抗状態と低抵抗状態の間で変換するための異なるプログラミング条件を有する
ことを特徴とする相変化メモリセル。
【請求項２】
請求項１記載の相変化メモリセルにおいて、
各メモリ領域は、各リセット電流により結晶性低抵抗状態から非結晶性高抵抗状態に変換し、各セット電圧により非結晶性高抵抗状態から結晶性低抵抗状態に変換することができ、
各メモリ領域の幾何学的形状を異ならせることで、各メモリ領域の高抵抗状態における抵抗を異ならせ、各リセット電流および各セット電圧もそれぞれ異ならせる、相変化メモリセル。
【請求項３】
請求項１または２記載の相変化メモリセルにおいて、各メモリ領域は、一定の幅および一定の長さを有し、幅に対する長さの各アスペクト比および各幅は、双方とも前記複数個のメモリ領域毎に異なるものとした、相変化メモリセル。
【請求項４】
請求項１または２記載の相変化メモリセルにおいて、各メモリ領域は、テーパ付き形状にし、それぞれ異なる最小幅を有する、相変化メモリセル。
【請求項５】
請求項１〜４のいずれか一項に記載の相変化メモリセルにおいて、相変化メモリ材料は、第１および第２の電極間で基板上に側方に延在する、相変化メモリセル。
【請求項６】
請求項１〜４のいずれか一項に記載の相変化メモリセルにおいて、前記第１および第２の電極は底部電極および頂部電極とし、相変化メモリ材料は、メモリ領域を定義する異なる幅を有する複数個のビア内を充填し、また前記頂部電極と底部電極との間に延在させ、前記ビアを絶縁材料によって包囲する、相変化メモリセル。
【請求項７】
請求項１〜６のうちいずれか一項に記載の相変化メモリセルにおいて、メモリ領域間に少なくとも１個の中間領域を有し、前記少なくとも１個の中間領域はメモリ領域よりも低抵抗の材料で形成する、相変化メモリセル。
【請求項８】
請求項１乃至７のいずれか一項に記載の相変化メモリセルを操作する方法において、
前記第１および第２の電極間の抵抗を測定するステップと、および
どのメモリ領域が高抵抗状態であり、またどのメモリ領域が低抵抗状態であるかを、前記測定した抵抗から決定するステップと
を備えることを特徴とする、相変化メモリセルの操作方法。
【請求項９】
請求項８記載の相変化メモリセル操作方法において、さらに、
前記メモリ領域のうち選択した１個またはそれ以上のメモリ領域を高抵抗状態に変化させるためのリセット電流を選択するステップと、
前記選択したメモリ領域を高抵抗状態に変化させるために、前記リセット電流を前記電極間に加えるステップと
を備えた、相変化メモリセル操作方法。
【請求項１０】
請求項８または９記載の相変化メモリセル操作方法において、さらに、
選択した１個またはそれ以上のメモリ領域を低抵抗状態に変化させるセット電流を選択するステップと、
前記選択したメモリ領域を低抵抗状態に変化させる、前記セット電流を前記電極間に加えるステップと
を備える、相変化メモリセル操作方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、多重ビットを有する相変化メモリセルおよびそのようなセルへのデータ保存方法に関するものである。
【背景技術】
【０００２】
相変化メモリセルは、一般に低抵抗状態および高抵抗状態の間で状態変化する相変化材料に関連する。カルコゲニド材料が用いられることが多く、このような材料は結晶状態では抵抗が低く、非結晶（アモルファス）状態では抵抗が高い。適切な電流を低抵抗の結晶状態に与えると、高抵抗の非結晶状態への変化に十分な熱が発生し、これはリセットとして知られている。高抵抗の非結晶状態に適切な低電圧を加えると、前記材料は抵抗の低い結晶状態に戻る。
【０００３】
したがって、相変化メモリセルはそれぞれ抵抗状態の高低で表される１ビットを保存するメモリセルとして使用できる。状態変化は可逆的であり、メモリの消去およびプログラム書換えを必要に応じて行うことができる。
【０００４】
相変化メモリセルは、特許文献１（国際公開第２００７／０７３２３０８号[フィリップス/ＩＭＥＣ]）に詳しく説明されているように、バーチカル（垂直）型形式で実現でき、この特許文献１には、好適な製造方法も開示している。
【０００５】
特許文献２（国際公開第２００６／１２３３０６号[Ｐｈｉｌｉｐｓ/ＩＭＥＣ]）に開示されているように、ラテラル（水平）型形式も可能である。
【先行技術文献】
【特許文献】
【０００６】
【特許文献１】国際公開第２００７／０７３２３０８号パンフレット
【特許文献２】国際公開第２００６／１２３３０６号パンフレット
【発明の概要】
【課題を解決するための手段】
【０００７】
本発明によると、請求項１記載の多重ビット相変化メモリセルを提供する。
複数のメモリ領域に対して、１個のセルあたり１ビット以上のビットを付与し、これによりデータ保存量を増加することができる。
【０００８】
これは、メモリ領域が異なる特性を有するよう構成することで達成できる。具体的には、全てのメモリ領域の状態が、単に電極間の抵抗を測定することによってのみ決定することができるよう、メモリ領域が異なる抵抗を有するようにする。メモリ領域は、さらに個別にプログラム可能にする必要があるが、これは、各領域の状態を高抵抗状態に変えるために必要なリセット電流および各領域の状態を低抵抗状態に変えるために必要なセット電圧を、素子間で変化させることで実現することができる。
【０００９】
各メモリ領域は、メモリ領域よりも大きな幅の領域に囲まれる領域とする。すなわち、メモリ領域は幅が狭い。このようなメモリ領域は、狭窄部とも称される。
【００１０】
相変化メモリ材料は、メモリ領域毎に異なる幾何学的形状（ジオメトリ）にすることで、異なる抵抗およびプログラミング状態を実現する。
【００１１】
他の態様において、本発明は、さらに、このような相変化メモリセルの操作方法に関する。
本発明の実施形態を単なる例示として、以下図面につき説明する。
図面は概略図であり、縮尺通りではない。図面において、同一または類似の要素には同一符号を付して示す。
【図面の簡単な説明】
【００１２】
【図１】本発明の第１実施形態の頂面図である。
【図２】本発明の第２実施形態の頂面図である。
【図３】本発明の第３実施形態の側面図である。
【図４】本発明の第４実施形態の側面図である。
【図５】本発明の第５実施形態の頂面図である。
【図６】本発明の第６実施形態の側面図である。
【発明を実施するための形態】
【００１３】
図１につき説明すると、第１実施形態は、ラテラル（水平）型２ビット相変化メモリセルに関する。相変化メモリ材料２は、第１電極４と第２電極６との間に多数のメモリ領域８とともに側方に延びて存在（延在）する。この実施形態において、電極４および６は、相変化メモリ材料２の上方に配置し、この相変化メモリ材料２が電極に接触できるようにする。
【００１４】
相変化メモリ材料は、まず第１電極４側からスタートし、一定幅の第１フラップ１０と、一定幅Ｗ１および長さＬ１を有する第１狭窄部１４に向かって徐々に幅が狭くなる第１テーパ付き領域１２を有する。次に、幅Ｗ２および長さＬ２を有する中間領域１６と、長さＬ３および幅Ｌ３を有する第１狭窄部１８が後続する。そして、第２電極に接続した第２フラップ２２に接合するよう、第２テーパ付き領域２０で幅が拡開する。第１および第２の狭窄部１４，１８は第１および第２のメモリ領域８である。したがって、この実施形態では、第１および第２メモリ領域は直列に配置される。
【００１５】
特に第１および第２の狭窄部の幅および長さは、第１および第２のメモリ領域８に独立的に書き込みおよび読み出しができるように選択する。
【００１６】
具体例としては、第２狭窄部が方形となるようＬ３＝Ｗ３とし、第１狭窄部１４に比べて第２狭窄部１８のほうが高電流密度となるようＷ３＜Ｗ１とする。これにより、第２狭窄部を高抵抗状態にリセットするために必要な電流は、第１狭窄部を高抵抗状態にリセットするために必要な電流よりも少なくなる。
【００１７】
さらに、Ｌ１はＷ１のほぼ２倍とし、これにより第１狭窄部１４の抵抗は第２狭窄部の抵抗のほぼ２倍とする。
【００１８】
さらに理解を分かり易くするための具体例を示すが、この例はほんの一例であり、電流、抵抗、および電圧の値は使用材料および他の要因により異なるものであることを理解されたい。
【００１９】
本例の相変化メモリ材料２は、電流を加えることで結晶状態から非結晶状態へ変換可能であり、電圧を加えることで逆の変換が可能なカルコゲニドガラスである。
【００２０】
初めに、第１および第２の狭窄部１４、１８の両方が低抵抗の結晶である場合について考える。この状態において、第１および第２の電極４，６の間における抵抗はおよそ１ｋΩである。
【００２１】
約０．５ｍＡの電流を第１および第２の電極４，６間に導通させる。このことにより、第２狭窄部１８内でこれを非結晶状態に変換するために十分に高い電流密度を発生するとともに、第１狭窄部１４内の低電流密度はこれを低抵抗結晶状態のままにしておく。非結晶状態の第２狭窄部１８により、第２狭窄部１８の抵抗率は約５００ｋΩ/□（スクエア）となり、長さは幅とほぼ同じであるため、電極４，６間の抵抗は第２狭窄部が優勢であり、約５００ｋΩである。
【００２２】
０．５ｍＡの電流を使用する代わりに、約１ｍＡの高電流は、第１および第２の狭窄部に、これらを高抵抗率の非結晶状態にするために十分な電流密度を発生させるのには十分である。この状態で、第１狭窄部（長さが幅の２倍である）は約１ＭΩの抵抗を有し、そのため電極４，６間の抵抗は合計約１．５ＭΩである。
【００２３】
通常、このような非結晶状態への変換はリセット、また、加えられる電流はリセット電流として知られている。
【００２４】
第２狭窄部のみをセットするために、すなわち、第２狭窄部を低抵抗状態に戻すためには、約０．３Ｖのセット電圧を、電極４，６間に加える。第１狭窄部１４における抵抗のほうが高いが、第２狭窄部１８の長さは第１狭窄部１４の長さの約４分の１であるため、第２狭窄部１８に加わる電界は第１狭窄部１４に加わる電界の２倍である。この電圧は、第１狭窄部のみを高抵抗、つまり約１ＭΩのままにして、第２狭窄部を結晶化する（すなわち、導電性にする）ために十分なものである。
【００２５】
その代わり、より高い０．８Ｖの高電圧が加えることができる。これは、第１および第２の狭窄部１４，１８を結晶状態にするよう、したがって約１ｋΩの低抵抗状態に戻すよう変換するために十分なものである。
【００２６】
本例において、抵抗は１ｋΩ、５００ｋΩ、１ＭΩまたは１．５ＭΩであり、従って単一の抵抗測定により狭窄部１４，１８双方の状態を明確に確認できる。
【００２７】
従って、このメモリセルは２ビットセルであり、両ビットは単一の抵抗測定を用いて独立して読み出すことができる。
【００２８】
言い換えれば、各狭窄部、つまり各メモリ領域は、完全な非結晶状態または結晶状態となるよう個別に制御できる。すなわち、各メモリ領域は１ビットを保存する。
【００２９】
当業者であれば、上述の例におけるサイズ、比率および材料を調整できることを理解するであろう。しかし、これら選択は、各メモリ素子において高抵抗状態が異なることを確実にすることで、単一の抵抗測定が両メモリ素子の状態を確認するようにするべきである。
【００３０】
また、上記例における電極４，６は、電極に接触する相変化メモリ材料２である。他の実施例では、電極はまた相変化メモリ材料の下方で、ＰＣＭフラップを部分的にオーバーラップし、頂部接点を形成するための空間が残るようにすることもできる。
【００３１】
他のプログラミング方法は、異なる領域をプログラムするために異なるプログラム時間を使用する。例えば、上記例において、１つの領域のみをセットするために０．８Ｖの電圧を極めて短時間加えることも可能である。０．８Ｖの電圧を加えると、第１狭窄部１４と第２狭窄部１８は結晶化を開始する。第２狭窄部１８の方は電流密度が高いため、第１狭窄部１４よりも結晶化率が高い。その結果、第２狭窄部は第１狭窄部１４よりも先に結晶化する。適切なタイミングでセットパルスを中断させることにより、第１狭窄を高抵抗状態、つまり約１ＭΩのまま、第２狭窄部のみ結晶化することができる。両狭窄部を結晶化するために０．８Ｖの長い電圧パルスを加えることもできる。
【００３２】
テーパ付き領域１２，２０は別の形状にする、または省略する、またはテーパのない領域に置き換えることもできる。２個の電極４、６のみを用いて多重メモリ素子をプログラミングできるようにするため、各狭窄部をリセットするために必要な各リセット電流は、各狭窄部をセットするために必要なセット電圧と同様に、異ならせるべきである。このようにして、メモリ素子は独立してプログラム可能である。
【００３３】
必要な場合は、特定の状態は、１つ以上のメモリ素子をセットし、また１つ以上のメモリ素子をリセットすることで所望の状態にすることによって達成できる。上記の例において、両メモリ素子が低抵抗状態である状態から第１メモリ素子のみ高抵抗状態にするためには、両メモリ素子を高抵抗状態にするために高リセット電流を加え、その後中程度のセット電圧（上記例では０．３Ｖ）を加えて第２メモリ素子１８のみを低抵抗状態にすることで、両メモリ素子を所望の状態にする。
【００３４】
なお、メモリ素子の個数は２個に限らず、当業者であれば、３個以上のメモリ領域、例えば３個以上の直列に配置したメモリ領域を用いて本発明を実現させる方法は容易に理解できるであろう。適切な幾何学的形状（ジオメトリ）を選択することにより、各メモリ素子が異なる抵抗、リセットプログラミング電流およびセット電圧を有することができる。
【００３５】
図２は、長方形または正方形のメモリ素子を持たず、代わりに異なる幅のテーパ付き形状の狭窄部を用いる第２実施形態を示す。
【００３６】
狭窄部の幾何学的形状は異なり、第１実施形態のプログラミング方法に類似する。
【００３７】
図３は、図１および図２のラテラル（水平）型構造の代替的実施形態を示す。具体的には、図３はバーチカル（垂直）型構造を示す。
【００３８】
底部電極４、第１狭窄部１４、中間領域１６、第２狭窄部１８および頂部電極６を、基板３０上の誘電体３２におけるビア３４，３６，３８に設ける。各狭窄部１４，１８および中間領域１６は相変化材料で形成する。両狭窄部は、メモリ領域８として機能する。
【００３９】
このような構成は、下記のダマシンプロセスにより製作される。
【００４０】
まず、底部電極４を製造する。
【００４１】
その後、誘電体３２を堆積させ、また第１ビア３４を底部電極で停止するよう形成する。つぎに、第１ビアを相変化メモリ材料２で充填し、第１狭窄部１４を単独のダマシンプロセスで形成する。
【００４２】
誘電体の第２層を形成し、この誘電体に第２ビア３６を形成し、また相変化材料で充填することで、中間領域１６を第２の単独ダマシンプロセスで形成する。
【００４３】
誘電体の第３層を形成し、第３ビア３８を開口させて相変化材料で充填することで、第２狭窄部１８を第３の単独ダマシンプロセスで形成する。
【００４４】
その後、頂部電極を堆積させて、パターン形成する。
【００４５】
各ダマシンプロセスでは、相変化材料を表面上に堆積させ、例えば化学機械的研磨（ＣＭＰ）を用いてエッチバックを行うことで、相変化材料を各ビアに残存させたまま表面から除去する。
【００４６】
この場合、ビアの高さおよび面積は、各狭窄部が異なる特性を有するように調整する関連パラメータである。
【００４７】
代案として、異なる特性を確保するための純粋に幾何学的形状を形成する手法の代わりに、ビア充填材料を、異なる材料とすることができる。
【００４８】
代案として、異なる材料を設けて、所定の効果を付与する。例えば、狭窄部１４，１８は、比較的高抵抗であり、したがって熱をより放散してプログラミングを容易にする、Ｇｅ２Ｓｂ２Ｔｅ５等の材料で形成する一方、中間領域１６はＳｂＴｅのような低抵抗材料で形成する。
【００４９】
閉塞部４０，４２を設ける他の実施形態を、図４に示す。閉塞部４０，４２は、電極４，６と比べて熱容量または熱伝導率が低いため、底部電極４および頂部電極６におけるヒートシンク効果を減少させ、こうしないと電流の加熱効果が低下する。このようにして、メモリ素子を高抵抗にリセットするためにより少ない電流を使用でき、したがって、この方法によれば、性能を向上することができる。
【００５０】
メモリ素子の個数は変更することができ、２個には限定しない。図５は３、個の狭窄部、すなわち第１中央狭窄部５０、この第１狭窄部５０の各側で２個の領域で構成してメモリ領域としての機能を果たす、第２狭窄部５２，５４、およびフラップ１０，２２間で、第２狭窄部５２，５４の一方の側における２個の領域で構成してメモリ領域としての機能を果たす、第３狭窄部５６，５８を用いる方法を示す。
【００５１】
使用時は、第１狭窄部５０のみを非結晶化させる第１状態、第１狭窄部５０および第２狭窄部５２、５４を非結晶化させる第２状態、および３つの全ての狭窄部を非結晶化させる第３状態がある。
【００５２】
この場合、第２狭窄部５２，５４は第１狭窄部を囲み、第３狭窄部５６，５８は第２狭窄部を囲んでおり、従って各狭窄部は先行狭窄部よりも幅の広い領域となっている。
【００５３】
図６は同一着想を垂直方向に実現させたものである。ここでも、第１中央狭窄部５０は第２狭窄部５２，５４および第３狭窄部５６，５８に囲まれる。
【００５４】
上述の実施形態に対して多くの変更を加えることができることは、当業者であれば理解できるであろう。例えば、使用材料を変更することができる。
【００５５】
さらに、上記例におけるビアの形は円形であるが、正方形、長方形または任意の形にすることができる。
【００５６】
バーチカル（垂直）型構造を製造するための方法は、単独層ダマシンプロセスであるが、デュアルダマシンプロセスを使用して、例えば中間領域１６を製造し、また低狭窄部１４をシングルダマシンステップで製造することができる。
【００５７】
また、いかなる特定の電流、電圧および抵抗値も、単なる例示に過ぎない。
【００５８】
さらに、メモリ領域は狭窄部として形成する、すなわち幅広領域に挟まれた狭い領域としたが、これは必須ではなく、必要により任意の適切な形状のメモリ領域を適用することができる。例えば、メモリ領域は、異なる材料の領域間に配置する、またはメモリ材料と同一幅にした異なる材料とすることもできる。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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