(57)【特許請求の範囲】
【請求項１】
第１及び第２入力信号同士のレベルの差分値を表す差分信号を増幅して互いに異なる極性を有する第１増幅差分信号及び第２増幅差分信号を出力するオペアンプであって、
前記差分信号のレベルを所定値だけレベルシフトしたものを駆動信号として得るレベルシフト部と、
前記駆動信号に応じて前記第１増幅差分信号及び第２増幅差分信号を生成するプッシュプル増幅回路と、
前記第１及び第２増幅差分信号同士のレベル中央値と、コモンモード基準電圧値との差分を表すコモンモード電圧調整信号を生成するコモンモード電圧調整信号生成部と、
前記プッシュプル増幅回路の低電位側駆動トランジスタと並列に接続されており、前記コモンモード電圧調整信号に応じた電流を流すコモンモード電圧調整トランジスタと、
前記低電位側駆動トランジスタと並列に接続されており、駆動補助信号に応じた電流を流す補助駆動トランジスタと、
前記差分信号のレベルを所定値だけレベルシフトした信号と、前記コモンモード電圧調整信号とを交互に前記駆動補助信号として前記補助駆動トランジスタに供給する駆動補助制御部と、を備えたことを特徴とするオペアンプ。
【請求項２】
第１レベル及び第２レベルの状態を所定周期毎に交互に繰り返すクロック信号を生成するクロック発生部を更に備え、
前記レベルシフト部は、第１キャパシタと、前記差分信号の伝送ライン及び前記低電位側駆動トランジスタのゲート間に接続された第２キャパシタと、前記クロック信号が前記第１レベルの状態にある間において所定の第１電圧及び前記コモンモード基準電圧値を前記第１キャパシタの両電極端に印加することにより当該第１キャパシタの充電を行う第１スイッチング素子と、前記クロック信号が前記第２レベルの状態にある間において前記第１キャパシタに充電されていた電荷を前記第２キャパシタに供給する第２スイッチング素子と、を含むことを特徴とする請求項１記載のオペアンプ。
【請求項３】
前記駆動補助制御部は、
一方の電極端が前記補助駆動トランジスタのゲートに接続されている第３キャパシタと、
前記クロック信号が前記第２レベルの状態にある間において前記コモンモード電圧調整信号を前記第３キャパシタの前記一方の電極端及び前記補助駆動トランジスタのゲート端に夫々供給する第３スイッチング素子と、
前記クロック信号が前記第２レベルの状態にある間において前記コモンモード基準電圧値を前記第３キャパシタの他方の電極端に印加する第４スイッチング素子と、
前記クロック信号が前記第１レベルの状態にある間において前記差分信号を前記第３キャパシタの前記他方の電極端に供給する第５スイッチング素子と、を備えることを特徴とする請求項２記載のオペアンプ。
【請求項４】
前記駆動補助制御部は、
一方の電極端が前記補助駆動トランジスタのゲートに接続されており且つ他方の電極端が前記差分信号の伝送ラインに接続されている第３キャパシタと、
前記クロック信号が前記第２レベルの状態にある間において前記コモンモード電圧調整信号を前記第３キャパシタの前記一方の電極端に供給する第３スイッチング素子と、を備えることを特徴とする請求項２記載のオペアンプ。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、オペアンプに関し、特にコモンモード電圧を自己調整する為のコモンモードフィードバック回路（以下、ＣＭＦＢと称する）を備えたオペアンプに関する。
【背景技術】
【０００２】
現在、このようなオペアンプとして、２つの入力信号同士のレベルの差分値に対応した差分信号を得る差動増幅部と、その差分信号に応じた差分出力信号を出力するプッシュプル回路からなる出力段と、上記した如きＣＭＦＢ回路と、を含むものが知られている。
【０００３】
又、近年、低電源電圧での動作を可能とすべく、上記したプッシュプル回路の前段にレベルシフト回路を備えた２ステージ増幅器が提案されている（非特許文献１のFigure 25.1.2参照）。かかる２ステージ増幅器においては、レベルシフト回路によって上記差分信号のレベルをシフトして得られた駆動電圧を、プッシュプル回路（Ｐ−ＰＡｍｐ）を為すｐチャネル型の駆動トランジスタ及びｎチャネル型の駆動トランジスタ各々のゲート端子に印加するようにしている。この２ステージ増幅器には、プッシュプル回路から出力された２系統の差分出力信号（ＯＰ、ＯＭ）同士の中央値と所定のコモンモード基準電圧値との差分値を示すコモンモード電圧調整信号を生成するコモンモード電圧生成回路と、このコモンモード電圧調整信号に応じて差分出力信号（ＯＰ、ＯＭ）中のコモンモード電圧を調整する為のｎチャネル型トランジスタとが設けられている。コモンモード電圧を調整する為に設けられたｎチャネル型トランジスタは、プッシュプル回路におけるｎチャネル型の駆動トランジスタと並列に接続されており、コモンモード電圧がコモンモード基準電圧値と等しくなるように調整すべく、差分出力信号（ＯＰ、ＯＭ）のライン上に電流を流す構成となっている。
【０００４】
よって、コモンモード電圧を調整する為に設けられたｎチャネル型トランジスタの電流駆動能力の分だけ、プッシュプル回路としての出力電流駆動能力が低下してしまうという問題があった。
【先行技術文献】
【非特許文献】
【０００５】
【非特許文献１】Masato Yoshioka, Masahiro Kudo, Toshihiko Mori, Sanroku Tsukamoto,“A 0.8V 10b 80MS/s 6.5mW Pipelined ADC with Regulated Overdrive Voltage Biasing,”ISSCC2007, Session 25 Nyquist ADC Techniques 25.1, pp.452-453, Feb.2007.
【発明の概要】
【発明が解決しようとする課題】
【０００６】
本発明は、かかる問題を解決すべく為されたものであり、コモンモード電圧を自己調整しつつも電流駆動能力の低下を抑制させることが可能なオペアンプを提供することを目的とする。
【課題を解決するための手段】
【０００７】
本発明によるオペアンプは、第１及び第２入力信号同士のレベルの差分値を表す差分信号を増幅して互いに異なる極性を有する第１増幅差分信号及び第２増幅差分信号として出力するオペアンプであって、前記差分信号のレベルを所定値だけレベルシフトしたものを駆動信号として得るレベルシフト部と、前記駆動信号に応じて前記第１増幅差分信号及び第２増幅差分信号を生成するプッシュプル増幅回路と、前記第１及び第２増幅差分信号同士のレベル中央値と、コモンモード基準電圧値との差分を表すコモンモード電圧調整信号を生成するコモンモード電圧調整信号生成部と、前記プッシュプル増幅回路の低電位側駆動トランジスタと並列に接続されており、前記コモンモード電圧調整信号に応じた電流を流すコモンモード電圧調整トランジスタと、前記低電位側駆動トランジスタと並列に接続されており、駆動補助信号に応じた電流を流す補助駆動トランジスタと、前記差分信号のレベルを所定値だけレベルシフトした信号及び前記コモンモード電圧調整信号を交互に前記駆動補助信号として前記補助駆動トランジスタに供給する駆動補助制御部と、を備える。
【発明の効果】
【０００８】
本発明においては、プッシュプル増幅回路の低電位側駆動トランジスタと並列に補助駆動トランジスタを設けることにより、プッシュプル増幅回路による増幅差分信号出力時の電流駆動能力、及びコモンモード電圧調整時における電流駆動能力を共に増加させるようにしている。よって、コモンモード電圧を高速に自己調整することが可能になると共に、増幅差分信号出力時における電流駆動能力の低下を抑制することが可能となる。
高速に
【図面の簡単な説明】
【０００９】
【図１】本発明によるオペアンプの構成を示す図である。
【図２】図１に示されるオペアンプの内部動作を示す図である。
【図３】ＣＭＦＢ７の内部構成の一例を示す図である。
【図４】図１に示すオペアンプの変形例を示す図である。
【発明を実施するための形態】
【００１０】
第１及び第２入力信号同士のレベルの差分値を表す差分信号のレベルを所定値だけレベルシフトして得られた駆動信号に応じて、互いに異なる極性を有する第１増幅差分信号及び第２増幅差分信号を生成するプッシュプル増幅回路の低電位側駆動トランジスタと並列に、コモンモード電圧調整信号に応じた電流を流すコモンモード電圧調整トランジスタと、補助駆動トランジスタとを接続する。そして、上記差分信号のレベルを所定値だけレベルシフトした信号と、コモンモード電圧調整信号とを交互に用いて補助駆動トランジスタを駆動することにより、第１及び第２増幅差分信号出力時の電流駆動能力、及びコモンモード電圧調整時における電流駆動能力を共に増加させる。
【実施例１】
【００１１】
図１は、本発明によるオペアンプの構成を示す図である。
【００１２】
図１に示すように、かかるオペアンプは、差動増幅部１、シフトクロック発生部２、レベルシフト部３及び４、プッシュプル増幅部５及び６、コモンモード電圧調整信号生成部７（以下、ＣＭＦＢ７と称する）、駆動補助制御部８及び９を含む。
【００１３】
差動増幅部１は、供給された２つの入力信号ＶＩＰ及びＶＩＮ同士のレベルの差分値を求め、その差分値を正極性レベルで表す差分信号ＶＯＰ１、及びかかる差分値を負極性レベルで表す差分信号ＶＯＮ１を夫々生成する。差動増幅部１は、かかる差分信号ＶＯＰ１をレベルシフト部３及びプッシュプル増幅部５に供給すると共に、上記差分信号ＶＯＮ１をレベルシフト部４及びプッシュプル増幅部６に供給する。
【００１４】
シフトクロック発生部２は、図２に示す如き、互いに反転した状態で論理レベル１及び０の状態を所定周期毎に交互に繰り返すクロック信号φ１及びφ２を生成し、これらをレベルシフト部３及び４、駆動補助制御部８及び９に夫々供給する。
【００１５】
レベルシフト部３は、スイッチング素子ＳＷ１ａ〜ＳＷ８ａと、キャパシタＣ１ａ〜Ｃ４ａと、からなるスイッチドキャパシタ型のレベルシフタである。スイッチング素子ＳＷ１ａは、上記クロック信号φ２が論理レベル０である間はオフ状態となる一方、クロック信号φ２が論理レベル１である間はオン状態となってバイアス電圧ＶＢＩＡＳ１をラインＬ１ａに印加する。尚、バイアス電圧ＶＢＩＡＳ１は、プッシュプル増幅部５及び６各々のＭＯＳトランジスタＭ１ａ及びＭ１ｂ（後述する）を駆動することが可能な電圧値を有する固定バイアス電圧である。スイッチング素子ＳＷ２ａは、クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となって上記ラインＬ１ａ上の電圧をラインＬ２ａに印加する。スイッチング素子ＳＷ３ａは、上記クロック信号φ２が論理レベル０である間はオフ状態となる一方、クロック信号φ２が論理レベル１である間はオン状態となってコモンモード基準電圧ＶＣＭをラインＬ３ａに印加する。尚、コモンモード基準電圧ＶＣＭは、上記差動増幅部１、プッシュプル増幅部５及び６におけるコモンモード電圧である。スイッチング素子ＳＷ４ａは、クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となって上記ラインＬ３ａ上の電圧をラインＬ４ａに印加する。ラインＬ１ａ及びＬ３ａ間にはキャパシタＣ１ａが接続されており、ラインＬ２ａ及びＬ４ａ間にはキャパシタＣ２ａが接続されている。尚、ラインＬ２ａは上記ＭＯＳトランジスタＭ１ａのゲート端に接続されており、ラインＬ４ａには、差動増幅部１から送出された差分信号ＶＯＮ１が印加されている。スイッチング素子ＳＷ５ａは、上記クロック信号φ２が論理レベル０である間はオフ状態となる一方、クロック信号φ２が論理レベル１である間はオン状態となってコモンモード基準電圧ＶＣＭをラインＬ５ａに印加する。スイッチング素子ＳＷ６ａは、クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となって上記ラインＬ５ａ上の電圧をラインＬ４ａに印加する。スイッチング素子ＳＷ７ａは、上記クロック信号φ２が論理レベル０である間はオフ状態となる一方、クロック信号φ２が論理レベル１である間はオン状態となってバイアス電圧ＶＢＩＡＳ２をラインＬ６ａに印加する。尚、バイアス電圧ＶＢＩＡＳ２は、プッシュプル増幅部５及び６のＭＯＳトランジスタＭ２ａ、Ｍ２ｂ、Ｍ３ａ、Ｍ３ｂ、Ｍ４ａ及びＭ４ｂ（後述する）を駆動し得る電圧値を有する固定バイアス電圧である。スイッチング素子ＳＷ８ａは、クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となって上記ラインＬ６ａ上の電圧をラインＬ７ａに印加する。ラインＬ５ａ及びＬ６ａ間にはキャパシタＣ３ａが接続されており、ラインＬ７ａ及びＬ４ａ間にはキャパシタＣ４ａが接続されている。尚、ラインＬ７ａは上記ＭＯＳトランジスタＭ２ａのゲート端に接続されている。
【００１６】
かかる構成によりレベルシフト部３は、上記差動増幅部１から供給された差分信号ＶＯＮ１のレベルをプッシュプル増幅部５のＭＯＳトランジスタＭ１ａを駆動し得るレベルにまでシフトして得られた駆動信号Ｇ１ａを、ラインＬ２ａを介してＭＯＳトランジスタＭ１ａのゲート端に供給する。更に、レベルシフト部３は、かかる差分信号ＶＯＮ１のレベルをプッシュプル増幅部５のＭＯＳトランジスタＭ２ａを駆動し得るレベルにまでシフトして得られた駆動信号Ｇ２ａを、ラインＬ７ａを介してＭＯＳトランジスタＭ２ａのゲート端に供給する。
【００１７】
レベルシフト部４は、スイッチング素子ＳＷ１ｂ〜ＳＷ８ｂと、キャパシタＣ１ｂ〜Ｃ４ｂと、からなるスイッチドキャパシタ型のレベルシフタである。スイッチング素子ＳＷ１ｂは、上記クロック信号φ２が論理レベル０である間はオフ状態となる一方、クロック信号φ２が論理レベル１である間はオン状態となって上記バイアス電圧ＶＢＩＡＳ１をラインＬ１ｂに印加する。スイッチング素子ＳＷ２ｂは、クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となって上記ラインＬ１ｂ上の電圧をラインＬ２ｂに印加する。スイッチング素子ＳＷ３ｂは、上記クロック信号φ２が論理レベル０である間はオフ状態となる一方、クロック信号φ２が論理レベル１である間はオン状態となって上記コモンモード基準電圧ＶＣＭをラインＬ３ｂに印加する。スイッチング素子ＳＷ４ｂは、クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となって上記ラインＬ３ｂ上の電圧をラインＬ４ｂに印加する。ラインＬ１ｂ及びＬ３ｂ間にはキャパシタＣ１ｂが接続されており、ラインＬ２ｂ及びＬ４ｂ間にはキャパシタＣ２ｂが接続されている。尚、ラインＬ２ｂは上記ＭＯＳトランジスタＭ１ｂのゲート端に接続されており、ラインＬ４ｂには、差動増幅部１から送出された正極性差分信号ＶＯＰ１が印加されている。スイッチング素子ＳＷ５ｂは、上記クロック信号φ２が論理レベル０である間はオフ状態となる一方、クロック信号φ２が論理レベル１である間はオン状態となってコモンモード基準電圧ＶＣＭをラインＬ５ｂに印加する。スイッチング素子ＳＷ６ｂは、クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となって上記ラインＬ５ｂ上の電圧をラインＬ４ｂに印加する。スイッチング素子ＳＷ７ｂは、上記クロック信号φ２が論理レベル０である間はオフ状態となる一方、クロック信号φ２が論理レベル１である間はオン状態となってバイアス電圧ＶＢＩＡＳ２をラインＬ６ｂに印加する。スイッチング素子ＳＷ８ｂは、クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となって上記ラインＬ６ｂ上の電圧をラインＬ７ｂに印加する。ラインＬ５ｂ及びＬ６ｂ間にはキャパシタＣ３ｂが接続されており、ラインＬ７ｂ及びＬ４ｂ間にはキャパシタＣ４ｂが接続されている。尚、ラインＬ７ｂは上記ＭＯＳトランジスタＭ２ｂのゲート端に接続されている。
【００１８】
かかる構成によりレベルシフト部４は、上記差動増幅部１から供給された差分信号ＶＯＰ１のレベルをプッシュプル増幅部６のＭＯＳトランジスタＭ１ｂを駆動し得るレベルにまでシフトして得られた駆動信号Ｇ１ｂを、ラインＬ２ｂを介してＭＯＳトランジスタＭ１ｂのゲート端に供給する。更に、レベルシフト部４は、かかる差分信号ＶＯＰ１のレベルをプッシュプル増幅部６のＭＯＳトランジスタＭ２ｂを駆動し得るレベルにまでシフトして得られた駆動信号Ｇ２ｂを、ラインＬ７ｂを介してＭＯＳトランジスタＭ２ｂのゲート端に供給する。
【００１９】
以下に、上記したレベルシフト部３及び４によるレベルシフト動作についてを、レベルシフト部３の方だけを用いて、図２を参照しつつ説明する。
【００２０】
先ず、クロック信号φ１が論理レベル０、クロック信号φ２が論理レベル１である間（第１期間Ｔ１）は、スイッチング素子ＳＷ１ａ、ＳＷ３ａ、ＳＷ５ａ及びＳＷ７ａが夫々オン状態となり、スイッチング素子ＳＷ２ａ、ＳＷ４ａ、ＳＷ６ａ及びＳＷ８ａが夫々オフ状態となる。よって、この間、キャパシタＣ１ａの一方の電極端にはバイアス電圧ＶＢＩＡＳ１、他方の電極端にはコモンモード基準電圧ＶＣＭが夫々印加され、これらバイアス電圧ＶＢＩＡＳ１及びコモンモード基準電圧ＶＣＭの印加に応じてキャパシタＣ１ａが充電される。更に、この間、キャパシタＣ３ａの一方の電極端にはバイアス電圧ＶＢＩＡＳ２、他方の電極端にはコモンモード基準電圧ＶＣＭが夫々印加され、これらバイアス電圧ＶＢＩＡＳ２及びコモンモード基準電圧ＶＣＭの印加に応じてキャパシタＣ３ａが充電される。
【００２１】
又、クロック信号φ１が論理レベル１、クロック信号φ２が論理レベル０にある間（第２期間Ｔ２）は、スイッチング素子ＳＷ１ａ、ＳＷ３ａ、ＳＷ５ａ及びＳＷ７ａが夫々オフ状態となり、スイッチング素子ＳＷ２ａ、ＳＷ４ａ、ＳＷ６ａ及びＳＷ８ａが夫々オン状態となる。よって、この間、キャパシタＣ１ａ及びＣ２ａ各々の一方の電極端同士が接続されると共にＣ１ａ及びＣ２ａ各々の他方の電極端同士が接続され、更に、キャパシタＣ３ａ及びＣ４ａ各々の一方の電極端同士が接続されると共にＣ３ａ及びＣ４ａ各々の他方の電極端同士が接続される。すると、キャパシタＣ１ａに蓄積されていた電荷が放電し、その一部がキャパシタＣ２ａに供給されると共に、キャパシタＣ３ａに蓄積されていた電荷が放電し、その一部がキャパシタＣ４ａに供給される。
【００２２】
上記の如き第１期間Ｔ１及び第２期間Ｔ２が繰り返し実行されることにより、キャパシタＣ１ａ及びＣ２ａ各々の一方の電極端上の電位はバイアス電圧ＶＢＩＡＳ１となり、他方の電極端上の電位はコモンモード基準電圧ＶＣＭとなる。よって、差動増幅部１から送出された差分信号ＶＯＮ１がキャパシタＣ１ａ及びＣ２ａ各々の他方の電極端に供給されると、差分信号ＶＯＮ１のレベルが（ＶＢＩＡＳ１−ＶＣＭ）の分だけ低下（レベルシフト）したレベルを有する駆動信号Ｇ１ａが生成され、ラインＬ２ａを介してトランジスタＭ１ａのゲート端に印加されるのである。又、キャパシタＣ３ａ及びＣ４ａ各々の一方の電極端上の電位はバイアス電圧ＶＢＩＡＳ２となり、他方の電極端上の電位はコモンモード基準電圧ＶＣＭとなる。よって、差動増幅部１から送出された差分信号ＶＯＮ１がキャパシタＣ３ａ及びＣ４ａ各々の他方の電極端に供給されると、差分信号ＶＯＮ１のレベルが（ＶＢＩＡＳ２−ＶＣＭ）の分だけ低下（レベルシフト）したレベルを有する駆動信号Ｇ２ａが生成され、ラインＬ７ａを介してトランジスタＭ２ａのゲート端に印加されるのである。
【００２３】
プッシュプル増幅部５は、プッシュプル回路における高電位側駆動トランジスタとしてのｐチャネル型のＭＯＳ（Metal Oxide Semiconductor）トランジスタＭ１ａと、低電位側駆動トランジスタとしてのｎチャネル型のＭＯＳトランジスタＭ２ａと、を備える。更に、プッシュプル増幅部５は、コモンモード電圧調整用のトランジスタとしてのｎチャネル型のＭＯＳトランジスタＭ３ａ、電流駆動補助用のトランジスタとしてのｎチャネル型のＭＯＳトランジスタＭ４ａ、零点補償抵抗としての抵抗Ｒａ、及び位相補償容量としてのキャパシタＣ５ａを備える。トランジスタＭ１ａのソース端には電源電圧ＶＤＤが印加されており、そのドレイン端は出力ラインＬＧａによってトランジスタＭ２ａのドレイン端と接続されている。又、トランジスタＭ１ａのゲート端には、前述した如く、レベルシフト部３から送出された駆動信号Ｇ１ａがラインＬ２ａを介して供給されている。トランジスタＭ２ａのソース端には接地電圧ＶＳＳが印加されており、そのドレイン端は前述した如く出力ラインＬＧａによってトランジスタＭ１ａのドレイン端と接続されている。コモンモード電圧調整用のトランジスタＭ３ａのソース端には接地電圧ＶＳＳが印加されており、そのドレイン端は出力ラインＬＧａに接続されている。このトランジスタＭ３ａのゲート端には、ＣＭＦＢ７からのコモンモード電圧調整信号ＣＭ（後述する）が供給されている。電流駆動補助用のトランジスタＭ４ａのソース端には接地電圧ＶＳＳが印加されており、そのドレイン端は出力ラインＬＧａに接続されている。このトランジスタＭ４ａのゲート端には、駆動補助制御部８からの駆動補助信号ＧＣａ（後述する）が供給されている。上記ラインＬ４ａ及び出力ラインＬＧａ間には、零点補償抵抗としての抵抗Ｒａ及び位相補償容量としてのキャパシタＣ５ａが直列に接続されている。
【００２４】
かかる構成により、プッシュプル増幅部５のトランジスタＭ１ａ及びＭ２ａは、上記駆動信号Ｇ１ａ及びＧ２ａに応じて、差分信号ＶＯＮ１を増幅した負極性の増幅差分信号ＶＯＮ２を生成し、これを出力ラインＬＧａを介して出力する（増幅差分信号ＶＯＮ２出力）。尚、かかる増幅差分信号ＶＯＮ２は、ＣＭＦＢ７にも供給される。
【００２５】
又、プッシュプル増幅部５のトランジスタＭ３ａは、後述するＣＭＦＢ７から供給されたコモンモード電圧調整信号ＣＭに応じた電流をそのソース・ドレイン間に流すことにより、増幅差分信号ＶＯＮ２及びＶＯＰ２間の中央のレベルがコモンモード基準電圧ＶＣＭと一致するように、増幅差分信号ＶＯＮ２のレベルを調整する（コモンモード電圧調整）。
【００２６】
更に、プッシュプル増幅部５のトランジスタＭ４ａは、駆動補助信号ＧＣａに応じた電流をそのソース・ドレイン間に流すことにより、上記したコモンモード電圧調整時における電流駆動能力を増加させる、或いは増幅差分信号ＶＯＮ２出力時の電流駆動能力を増加させる。
【００２７】
プッシュプル増幅部６は、プッシュプル回路における高電位側駆動トランジスタとしてのｐチャネル型のＭＯＳトランジスタＭ１ｂと、低電位側駆動トランジスタとしてのｎチャネル型のＭＯＳトランジスタＭ２ｂと、を備える。更に、プッシュプル増幅部６は、コモンモード電圧調整用のトランジスタとしてのｎチャネル型のＭＯＳトランジスタＭ３ｂ、電流駆動補助用のトランジスタとしてのｎチャネル型のＭＯＳトランジスタＭ４ｂ、零点補償抵抗としての抵抗Ｒｂ、及び位相補償容量としてのキャパシタＣ５ｂを備える。トランジスタＭ１ｂのソース端には電源電圧ＶＤＤが印加されており、そのドレイン端は出力ラインＬＧｂによってトランジスタＭ２ｂのドレイン端と接続されている。又、トランジスタＭ１ｂのゲート端には、前述した如く、レベルシフト部４から送出された駆動信号Ｇ１ｂがラインＬ２ｂを介して供給されている。トランジスタＭ２ｂのソース端には接地電圧ＶＳＳが印加されており、そのドレイン端は出力ラインＬＧｂによってトランジスタＭ１ｂのドレイン端と接続されている。コモンモード電圧調整用のトランジスタＭ３ｂのソース端には接地電圧ＶＳＳが印加されており、そのドレイン端は出力ラインＬＧｂに接続されている。このトランジスタＭ３ｂのゲート端には、ＣＭＦＢ７からのコモンモード電圧調整信号ＣＭ（後述する）が供給されている。電流駆動補助用のトランジスタＭ４ｂのソース端には接地電圧ＶＳＳが印加されており、そのドレイン端は出力ラインＬＧｂに接続されている。このトランジスタＭ４ｂのゲート端には、駆動補助制御部８からの駆動補助信号ＧＣｂ（後述する）が供給されている。上記ラインＬ４ｂ及び出力ラインＬＧｂ間には、零点補償抵抗としての抵抗Ｒｂ及び位相補償容量としてのキャパシタＣ５ｂが直列に接続されている。
【００２８】
かかる構成により、プッシュプル増幅部６のトランジスタＭ１ｂ及びＭ２ｂは、上記駆動信号Ｇ１ｂ及びＧ２ｂに応じて、差分信号ＶＯＰ１を増幅した正極性の増幅差分信号ＶＯＰ２を生成し、これを出力ラインＬＧｂを介して出力する（増幅差分信号ＶＯＰ２出力）。尚、かかる増幅差分信号ＶＯＰ２は、ＣＭＦＢ７にも供給される。
【００２９】
又、プッシュプル増幅部６のトランジスタＭ３ｂは、後述するＣＭＦＢ７から供給されたコモンモード電圧調整信号ＣＭに応じた電流をそのソース・ドレイン間に流すことにより、増幅差分信号ＶＯＮ２及びＶＯＰ２間の中央のレベルがコモンモード基準電圧ＶＣＭと一致するように、増幅差分信号ＶＯＰ２のレベルを調整する（コモンモード電圧調整）。
【００３０】
更に、プッシュプル増幅部６のトランジスタＭ４ｂは、駆動補助信号ＧＣｂに応じた電流をそのソース・ドレイン間に流すことにより、上記したコモンモード電圧調整時の電流駆動能力を増加させる、或いは増幅差分信号ＶＯＰ２出力時の電流駆動能力を増加させる。
【００３１】
ＣＭＦＢ７は、スイッチドキャパシタ型のコモンモードフィードバック回路であり、例えば図３に示す如き内部構成を有する。
【００３２】
図３に示すように、ＣＭＦＢ７は、スイッチング素子ＳＷ２１〜ＳＷ２６及びキャパシタＣ２１〜Ｃ２４からなる。スイッチング素子ＳＷ２１は、上記クロック信号φ２が論理レベル０である間はオフ状態となる一方、クロック信号φ２が論理レベル１である間はオン状態となってコモンモード基準電圧ＶＣＭをラインＬ２１に印加する。スイッチング素子ＳＷ２２は、クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となり、上記出力ラインＬＧｂ及びラインＬ２１間を電気的に接続する。スイッチング素子ＳＷ２３は、上記クロック信号φ２が論理レベル０である間はオフ状態となる一方、クロック信号φ２が論理レベル１である間はオン状態となってバイアス電圧ＶＢＩＡＳ２をラインＬ２２に印加する。スイッチング素子ＳＷ２４は、クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となって上記ラインＬ２２上の電圧をラインＬ２３に印加する。ラインＬ２１びＬ２２間にはキャパシタＣ２１が接続されており、出力ラインＬＧｂ及びＬ２３間にはキャパシタＣ２２が接続されている。スイッチング素子ＳＷ２５は、上記クロック信号φ２が論理レベル０である間はオフ状態となる一方、クロック信号φ２が論理レベル１である間はオン状態となってコモンモード基準電圧ＶＣＭをラインＬ２４に印加する。スイッチング素子ＳＷ２６は、クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となり、上記出力ラインＬＧａ及びラインＬ２４間を電気的に接続する。ラインＬ２２及びＬ２４間にはキャパシタＣ２３が接続されており、出力ラインＬＧａ及びＬ２３間にはキャパシタＣ２４が接続されている。尚、上記キャパシタＣ２１及びＣ２３は互いに同一容量を有する。又、上記キャパシタＣ２２及びＣ２４は互いに同一容量を有する。
【００３３】
以下に、図３に示されるＣＭＦＢ７の動作について図２を参照しつつ説明する。
【００３４】
先ず、クロック信号φ１が論理レベル０、クロック信号φ２が論理レベル１である間は、スイッチング素子ＳＷ２１、ＳＷ２３及びＳＷ２５が夫々オン状態となり、スイッチング素子ＳＷ２２、ＳＷ２４及びＳＷ２６が夫々オフ状態となる。これにより、キャパシタＣ２１の一方の電極端にはバイアス電圧ＶＢＩＡＳ２、他方の電極端にはコモンモード基準電圧ＶＣＭが夫々印加されて、このキャパシタＣ２１が充電され、更に、キャパシタＣ２３の一方の電極端にはバイアス電圧ＶＢＩＡＳ２、他方の電極端にはコモンモード基準電圧ＶＣＭが夫々印加されてこのキャパシタＣ２３が充電される（第１期間Ｔ１）。次に、クロック信号φ１が論理レベル１、クロック信号φ２が論理レベル０にある間は、スイッチング素子ＳＷ２１、ＳＷ２３及びＳＷ２５が夫々オフ状態となり、スイッチング素子ＳＷ２２、ＳＷ２４、ＳＷ２６が夫々オン状態となる。これにより、キャパシタＣ２１及びＣ２２各々の一方の電極端同士が接続されると共にＣ２１及びＣ２２各々の他方の電極端同士が接続され、更に、キャパシタＣ２３及びＣ２４各々の一方の電極端同士が接続されると共にＣ２３及びＣ２４各々の他方の電極端同士が接続される。すると、キャパシタＣ２１に蓄積されていた電荷が放電し、その一部がキャパシタＣ２２に供給されると共に、キャパシタＣ２３に蓄積されていた電荷が放電し、その一部がキャパシタＣ２４に供給される（第２期間Ｔ２）。
【００３５】
上記の如き第１期間Ｔ１及び第２期間Ｔ２が繰り返し実行されることにより、キャパシタＣ２２及びＣ２４各々の一方の電極端上の電位、つまりラインＬ２３上の電位はバイアス電圧ＶＢＩＡＳ２となり、夫々の他方の電極端上の電位、つまり出力ラインＬＧａ及びＬＧｂ各々上の電位はコモンモード基準電圧ＶＣＭとなる。よって、互いに極性が異なる増幅差分信号ＶＯＰ２及びＶＯＮ２が出力ラインＬＧａ及びＬＧｂを介して供給されると、ラインＬ２３上には、これら増幅差分信号ＶＯＰ２及びＶＯＮ２同士の中央の値とコモンモード基準電圧ＶＣＭとの差分値を（ＶＢＩＡＳ２−ＶＣＭ）の分だけ低下（レベルシフト）したレベルが表れることになる。この際、ＣＭＦＢ７は、上記した如きラインＬ２３上のレベルをコモンモード電圧調整信号ＣＭとして生成する。
【００３６】
駆動補助制御部８は、図１に示すように、スイッチング素子ＳＷ９ａ〜ＳＷ１１ａ及びキャパシタＣ１０ａからなる。スイッチング素子ＳＷ９ａは、上記クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となって上記したコモンモード基準電圧ＶＣＭをラインＬ８ａに印加する。スイッチング素子ＳＷ１０ａは、上記クロック信号φ２が論理レベル０である間はオフ状態となる一方、クロック信号φ２が論理レベル１である間はオン状態となって、ラインＬ４ａ上の差分信号ＶＯＮ１をラインＬ８ａに印加する。キャパシタＣ１０ａにおける一方の電極端はラインＬ８ａに接続されており、その他方の電極端はラインＬ９ａを介して、スイッチング素子ＳＷ１１ａ、及びプッシュプル増幅部５のトランジスタＭ４ａのゲート端に接続されている。スイッチング素子ＳＷ１１ａは、上記クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となり、上記ＣＭＦＢ７から供給されたコモンモード電圧調整信号ＣＭをラインＬ９ａに供給する。駆動補助制御部８は、かかるラインＬ９ａ上の電圧を駆動補助信号ＧＣａとして、プッシュプル増幅部５のトランジスタＭ４ａのゲート端に供給する。
【００３７】
駆動補助制御部９は、スイッチング素子ＳＷ９ｂ〜ＳＷ１１ｂ及びキャパシタＣ１０ｂからなる。スイッチング素子ＳＷ９ｂは、上記クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となって上記したコモンモード基準電圧ＶＣＭをラインＬ８ｂに印加する。スイッチング素子ＳＷ１０ｂは、上記クロック信号φ２が論理レベル０である間はオフ状態となる一方、クロック信号φ２が論理レベル１である間はオン状態となって、ラインＬ４ｂ上の差分信号ＶＯＰ１をラインＬ８ｂに印加する。キャパシタＣ１０ｂにおける一方の電極端はラインＬ８ｂに接続されており、その他方の電極端はラインＬ９ｂを介して、スイッチング素子ＳＷ１１ｂ、及びプッシュプル増幅部６のトランジスタＭ４ｂのゲート端に接続されている。スイッチング素子ＳＷ１１ｂは、上記クロック信号φ１が論理レベル０である間はオフ状態となる一方、クロック信号φ１が論理レベル１である間はオン状態となり、上記ＣＭＦＢ７から供給されたコモンモード電圧調整信号ＣＭをラインＬ９ｂに供給する。駆動補助制御部９は、かかるラインＬ９ｂ上の電圧を駆動補助信号ＧＣｂとして、プッシュプル増幅部６のトランジスタＭ４ｂのゲート端に供給する。
【００３８】
以下に、上記した駆動補助制御部８及び９による動作について、駆動補助制御部８の方だけを用いて説明する。
【００３９】
クロック信号φ１が論理レベル０、クロック信号φ２が論理レベル１である間（第１期間Ｔ１）は、スイッチング素子ＳＷ１０ａがオン状態となり、スイッチング素子ＳＷ９ａ及びＳＷ１１ａが夫々オフ状態となる。一方、クロック信号φ１が論理レベル１、クロック信号φ２が論理レベル０である間（第２期間Ｔ２）は、スイッチング素子ＳＷ９ａ及びＳＷ１１ａが夫々オン状態となり、スイッチング素子ＳＷ１０ａがオフ状態となる。
【００４０】
よって、第２期間Ｔ２では、ＣＭＦＢ７から供給されたコモンモード電圧調整信号ＣＭが上記駆動補助信号ＧＣａとして、スイッチング素子ＳＷ１１ａを介してプッシュプル増幅部５のトランジスタＭ４ａのゲート端に供給される。これにより、図２に示す如く、トランジスタＭ４ａは、トランジスタＭ３ａと同様に、コモンモード電圧調整信号ＣＭに応じた電流をそのソース・ドレイン間に流すという、[コモンモード電圧調整モード]で動作する。従って、この間、トランジスタＭ４ａが[コモンモード電圧調整モード]で動作することにより、トランジスタＭ３ａ単独でコモンモード電圧調整を行う場合に比して、その電流駆動能力を増加させることが可能となる。尚、かかる第２期間Ｔ２中には、駆動補助制御部８のキャパシタＣ１０ａの一方の電極端にはスイッチング素子ＳＷ９ａを介してコモンモード基準電圧ＶＣＭが印加され、このキャパシタＣ１０ａの他方の電極端にはコモンモード電圧調整信号ＣＭに基づくバイアス電圧ＶＢＩＡＳ２が印加された状態となる。よって、第２期間Ｔ２中において、駆動補助制御部８のキャパシタＣ１０ａは、バイアス電圧ＶＢＩＡＳ２及びコモンモード基準電圧ＶＣＭによって充電させることになる。
【００４１】
一方、第１期間Ｔ１では、差動増幅部１から送出された差分信号ＶＯＮ１がスイッチング素子ＳＷ１０ａを介してキャパシタＣ１０ａの一方の電極端に供給される。この際、キャパシタＣ１０ａの両端には、直前の上記第２期間Ｔ２での充電に伴う電圧（ＶＢＩＡＳ２−ＶＣＭ）が生じている。従って、第１期間Ｔ１では、差分信号ＶＯＮ１のレベルがキャパシタＣ１０ａによって電圧（ＶＢＩＡＳ２−ＶＣＭ）分だけレベルシフトされたものが、上記駆動補助信号ＧＣａとして、プッシュプル増幅部５のトランジスタＭ４ａのゲート端に供給される。これにより、トランジスタＭ４ａは、図２に示す如く、トランジスタＭ２ａと同様に、差分信号ＶＯＮ１に対応した電流をそのソース・ドレイン間に流すことにより増幅差分信号ＶＯＮ２を生成するという、［増幅差分信号出力モード]で動作する。従って、第１期間Ｔ１に亘り、トランジスタＭ４ａが［増幅差分信号出力モード]で動作することにより、トランジスタＭ２ａ単独で増幅差分信号ＶＯＮ２を生成する場合に比して、その電流駆動能力を増加させることが可能となる。
【００４２】
このように、図１に示されるオペアンプでは、プッシュプル出力段（８、９）の低電位側駆動用のトランジスタ（Ｍ２ａ、Ｍ２ｂ）と並列に、コモンモード電圧調整用のトランジスタ（Ｍ３ａ、Ｍ３ｂ）と共に、電流駆動能力を増加させる為の補助駆動トランジスタ（Ｍ４ａ、Ｍ４ｂ）を設けるようにしている。この際、レベルシフト部（３、４）の第１キャパシタ（Ｃ１ａ、Ｃ３ａ、Ｃ１ｂ、Ｃ３ｂ）に対する充電の期間（Ｔ２）では、補助駆動トランジスタ（Ｍ４ａ、Ｍ４ｂ）を、コモンモード電圧調整信号（ＣＭ）に応じて駆動させることにより、コモンモード電圧調整を行う際の電流駆動能力を増加させている。一方、第１キャパシタ（Ｃ１ａ、Ｃ３ａ、Ｃ１ｂ、Ｃ３ｂ）に蓄積された電荷を第２キャパシタ（Ｃ２ａ、Ｃ４ａ、Ｃ２ｂ、Ｃ４ｂ）に供給する期間（Ｔ１）では、補助駆動トランジスタ（Ｍ４ａ、Ｍ４ｂ）を、差分信号（ＶＯＮ１、ＶＯＰ１）に応じて駆動させることにより、増幅差分信号（ＶＯＮ２、ＶＯＰ２）出力時の電流駆動能力を増加させている。よって、コモンモード電圧調整を行う際の電流駆動能力が高くなった分だけコモンモード電圧を高速に自己調整することが可能になると共に、増幅差分信号出力時における電流駆動能力の低下を抑制することが可能となる。
【００４３】
尚、図１に示す実施例に示される駆動補助制御部８及び９では、スイッチング素子ＳＷ９ａ（ＳＷ９ｂ）及びＳＷ１０ａ（ＳＷ１０ｂ）により、キャパシタＣ１０ａ（Ｃ１０ｂ）の一方の電極端に印加すべき信号として、期間（Ｔ１）ではコモンモード基準電圧ＶＣＭを印加し、期間（Ｔ２）では差分信号ＶＯＮ１（ＶＯＰ１）を印加するようにしております。しかしながら、キャパシタＣ１０ａ（Ｃ１０ｂ）の一方の電極端に対しては、図４に示す如く、差分信号ＶＯＮ１（ＶＯＰ１）を常時供給するようにしても良い。尚、図４に示す構成においては、図１に示される駆動補助制御部８及び９に設けられているスイッチング素子ＳＷ９ａ（ＳＷ９ｂ）及びＳＷ１０ａ（ＳＷ１０ｂ）を省くと共に、キャパシタＣ１０ａ（Ｃ１０ｂ）の一方の電極端に、直に差分信号ＶＯＮ１（ＶＯＰ１）を印加するようにした点を除く他の構成は、図１に示すものと同一である。
【符号の説明】
【００４４】
１        差動増幅部
２        クロック発生部
３,４     レベルシフト部
５,６     プッシュプル増幅部
７        ＣＭＦＢ
８,９     駆動補助制御部
【図１】
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【図２】
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【図３】
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【図４】
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