(57)【特許請求の範囲】
【請求項１】
多段接続されたｎ個（ｎは、２以上の整数）の単位回路を含んで構成されるシフトレジスタであって、
前記ｎ個の単位回路は、各々、第１の入力端子ＩＮａと、第２の入力端子ＩＮｂと、第１のクロック端子ＣＫと、第２のクロック端子ＣＫＢと、ローレベル電位ＶＳＳが入力される電源端子ＶＳＳと、クリアパルスＣＰが入力されるクリア端子ＣＬＲと、出力信号が出力される出力端子ＯＵＴと、ｎチャネル型の第１〜第１０のトランジスタと、容量とを含み、
１段目の単位回路の第１の入力端子ＩＮａには、スタートパルスＳＰが入力され、
１段目を除く単位回路の第１の入力端子ＩＮａには、前段の単位回路の出力信号が入力され、
ｎ段目の単位回路の第２の入力端子ＩＮｂには、エンドパルスＥＰが入力され、
ｎ段目を除く単位回路の第２の入力端子ＩＮｂには、後段の単位回路の出力信号が入力され、
奇数段目の単位回路の第１のクロック端子ＣＫと、偶数段目の単位回路の第２のクロック端子ＣＫＢとには、第１のクロック信号ＣＫ１が入力され、
偶数段目の単位回路の第１のクロック端子ＣＫと、奇数段目の単位回路の第２のクロック端子ＣＫＢとには、第１のクロック信号ＣＫ１を１／２周期だけ遅延させた第２のクロック信号ＣＫ２が入力され、
前記第１のトランジスタのドレインは、前記第１のクロック端子ＣＫに接続され、前記第１のトランジスタのソースは、前記出力端子ＯＵＴに接続され、
前記第２のトランジスタのドレインとゲートは、前記第１の入力端子ＩＮａに接続され、前記第２のトランジスタのソースは、前記第１のトランジスタのゲートに接続され、
前記容量は、前記第１のトランジスタのゲート及びソース間に設けられ、
前記第３のトランジスタのドレインは、前記出力端子ＯＵＴに接続され、
前記第４のトランジスタのドレインは、前記第１のトランジスタのゲートに接続され、
前記第３及び第４のトランジスタのゲートは、前記第２の入力端子ＩＮｂに接続され、前記第３及び第４のトランジスタのソースは、前記電源端子ＶＳＳに接続され、
前記第５のトランジスタのドレインは、前記出力端子ＯＵＴに接続され、前記第５のトランジスタのゲートは、前記第２のクロック端子ＣＫＢに接続され、前記第５のトランジスタのソースは、前記電源端子ＶＳＳに接続され、
前記第６のトランジスタのドレインは、前記第１のトランジスタのゲートに接続され、前記第６のトランジスタのゲートは、前記クリア端子ＣＬＲに接続され、前記第６のトランジスタのソースは、前記電源端子ＶＳＳに接続され、
前記第７のトランジスタのドレインは、前記第１のトランジスタのゲートに接続され、前記第７のトランジスタのソースは、前記電源端子ＶＳＳに接続され、
前記第７のトランジスタのゲートには、前記第８のトランジスタのソースと、前記第９及び第１０のトランジスタのドレインとが接続され、
前記第８のトランジスタのドレインとゲートは、前記第２のクロック端子ＣＫＢに接続され、
前記第９のトランジスタのゲートは、前記第１のトランジスタのゲートに接続され、前記第９のトランジスタのソースは、前記電源端子ＶＳＳに接続され、
前記第１０のトランジスタのゲートは、前記第１のクロック端子ＣＫに接続され、前記第１０のトランジスタのソースは、前記電源端子ＶＳＳに接続され、
前記第１〜第１０のトランジスタは、各々、ソース電極、ドレイン電極及びゲート電極を有し、櫛歯状のソース・ドレイン構造を有するボトムゲート型の薄膜トランジスタであり、
前記第１のトランジスタは、ゲート電位に応じてクロック信号を通過させるか否かを切り替える出力トランジスタであり、
前記第１のトランジスタにおいて、ゲート電極は、ドレイン電極に重なる領域内に切り欠き部及び開口部の少なくとも一方が設けられ、ソース電極に重なる領域内に切り欠き部及び開口部が設けられず、
前記第９のトランジスタは、前記第１のトランジスタをオン状態にするための期間に、前記第７のトランジスタのゲートに接続されたノードにローレベル電圧を印加するためのトランジスタであり、
前記第２〜第１０のトランジスタの各々において、ゲート電極は、ソース電極に重なる領域内と、ドレイン電極に重なる領域内とに切り欠き部及び開口部の少なくとも一方が設けられることを特徴とするシフトレジスタ。
【請求項２】
前記薄膜トランジスタは、アモルファスシリコンを用いて形成されることを特徴とする請求項１記載のシフトレジスタ。
【請求項３】
マトリクス状に配列された複数の画素回路と
請求項１又は２記載のシフトレジスタを含むドライバとを備えることを特徴とする表示装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、シフトレジスタ及び表示装置に関する。より詳しくは、表示装置の駆動回路に好適なシフトレジスタ及びそれを備えた表示装置に関するものである。
【背景技術】
【０００２】
アクティブマトリクス型の表示装置は、マトリクス状に配列された画素を行単位で選択し、選択した画素に表示データに応じた電圧を書き込むことで、画像を表示する。画素を行単位で選択するためには、ゲートドライバとして、クロック信号に基づき出力信号（走査信号）を順にシフトするシフトレジスタが用いられる。点順次駆動を行う場合は、ソースドライバ内に同様のシフトレジスタが設けられる。【０００３】
また、液晶表示装置等では、画素内の薄膜トランジスタ（ＴＦＴ）を形成するための製造プロセスを用いて、ゲートドライバを一体的に形成することがある。例えば、アモルファスシリコンを用いて画素内のＴＦＴを形成する場合、製造コストを削減するため、ゲートドライバとして機能するシフトレジスタもアモルファスシリコンを用いて形成されることが好ましい。このように近年、ゲートドライバをパネル上に形成するゲートモノリシック化が進められている。ゲートモノリシックは、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネル等とも呼ばれる。【０００４】
アモルファスシリコンを用いたＴＦＴ（以下、ａ−Ｓｉ  ＴＦＴとも言う。）は、移動度が小さいため、大きな駆動電圧を要する。したがって、特に大型の表示装置で画素内のａ−Ｓｉ  ＴＦＴを駆動するためには走査信号線には高電圧が印加される必要が生じ、そのため、ゲートドライバ内のａ−Ｓｉ  ＴＦＴのチャネル幅は大きく、１つのＴＦＴ全体で例えばｍｍ又はｃｍオーダーに設定される。【０００５】
そのようなゲートドライバ用のａ−Ｓｉ  ＴＦＴとして、例えば、Ｕ字形状のソース電極ラインと、Ｉ字形状のドレイン電極ラインとが組み合わされたａ−Ｓｉ  ＴＦＴが開示されている（例えば、特許文献１参照。）。【０００６】
また、液晶表示装置に光センサ用のＴＦＴを形成する技術が開示されている（例えば、特許文献２参照。）。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】特開２００４−２７４０５０号公報
【特許文献２】特開２００９−１４５７１６号公報
【発明の概要】
【発明が解決しようとする課題】
【０００８】
しかしながら、特許文献１に記載のような、従来の櫛歯状のソース・ドレイン構造を有するＴＦＴを用いてシフトレジスタを形成した場合、該シフトレジスタを備える表示装置で表示品位が低下することがあった。また、該シフトレジスタの動作マージンが低下し、シフトレジスタが誤作動することがあった。【０００９】
図１０に、ゲートモノリシックにより形成されるシフトレジスタの構成例を示す。
シフトレジスタ１００は、複数段の単位回路１１０（・・・、ＳＲｎ−１、ＳＲｎ、ＳＲｎ＋１、・・・）を含み、各単位回路１１０は、入力端子ＩＮａ及びＩＮｂと、出力端子ＯＵＴと、電源端子ＶＳＳと、クロック端子ＣＫとを備えている。【００１０】
出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎとして外部（対応する走査信号線）に出力されるとともに、後段の単位回路１１０の入力端子ＩＮａと、前段の単位回路１１０の入力端子ＩＮｂとに入力される。電源端子ＶＳＳには、各単位回路１１０における低電位側の電源電圧であるローレベル電位ＶＳＳが入力される。奇数段目の単位回路１１０のクロック端子ＣＫにはクロック信号ＣＫ１が入力され、偶数段目の単位回路１１０のクロック端子ＣＫにはクロック信号ＣＫ２が入力される。クロック信号ＣＫ１とクロック信号ＣＫ２とは、図１２に示すように、電圧がハイレベルの期間が互いに重ならない位相関係を有している。【００１１】
図１１に、シフトレジスタ１００の各単位回路の構成例を示す。
各単位回路１１０は、ｎチャネル型のＴＦＴであるトランジスタ１１１ａ〜１１１ｄと、容量１１２とを備える。【００１２】
トランジスタ１１１ａにおいて、ゲート及びドレインは入力端子ＩＮａに、ソースはトランジスタ１１１ｄのゲートに、それぞれ接続されている。トランジスタ１１１ｄにおいて、ドレインはクロック端子ＣＫに、ソースは出力端子ＯＵＴに、それぞれ接続されている。すなわち、トランジスタ１１１ｄは伝送ゲートとして、クロック端子ＣＫに入力されるクロック信号の通過及び遮断を行う。容量１１２は、トランジスタ１１１ｄのゲートとソースとの間に接続されている。トランジスタ１１１ｄのゲートと同電位のノードをｎｅｔＡと称する。【００１３】
トランジスタ１１１ｂにおいて、ゲートは入力端子ＩＮｂに、ドレインはノードｎｅｔＡに、ソースは電源端子ＶＳＳに、それぞれ接続されている。トランジスタ１１１ｃにおいて、ゲートは入力端子ＩＮｂに、ドレインは出力端子ＯＵＴに、ソースは電源端子ＶＳＳに、それぞれ接続されている。【００１４】
次に、図１２を用いて、シフトレジスタ１００の動作について説明する。
入力端子ＩＮａにシフトパルスが入力されるまでは、トランジスタ１１１ｃ及び１１１ｄがハイインピーダンス状態であることにより、出力端子ＯＵＴはローレベルの電圧を保持する期間となる。【００１５】
入力端子ＩＮａにシフトパルスである前段の出力信号ＳＲＯＵＴ（図１２ではＯＵＴｎ−１）のゲートパルスが入力されると、出力端子ＯＵＴは出力パルスを生成する期間となり、トランジスタ１１１ａがオン状態となって容量１１２を充電する。容量１１２が充電されることによりノードｎｅｔＡの電位が上昇し、トランジスタ１１１ｄがオン状態となり、クロック端子ＣＫから入力されたクロック信号がトランジスタ１１１ｄのドレインに現れる。このクロック端子ＣＫにクロックパルスが入力された瞬間に、容量１１２のブートストラップ効果によってノードｎｅｔＡの電位が突き上げられ、入力されたクロックパルスが各段の出力端子ＯＵＴに伝送されるとともに出力端子ＯＵＴから出力され、ゲートパルス（ここでは出力信号ＳＲＯＵＴｎのパルス）となる。【００１６】
入力端子ＩＮａへのゲートパルスの入力が終了すると、トランジスタ１１１ａがオフ状態となる。そして、ノードｎｅｔＡ及び各段の出力端子ＯＵＴがフローティング状態となることによる電荷の保持を解除するために、入力端子ＩＮｂに入力されるリセットパルスによってトランジスタ１１１ｂ及び１１１ｃをオン状態とし、ノードｎｅｔＡ及び出力端子ＯＵＴを電源電圧ＶＳＳに接続する。これにより、トランジスタ１１１ｄがオフ状態となる。リセットパルスの入力が終了すると、出力端子ＯＵＴが出力パルスを生成する期間は終了し、再びローレベルの電圧を保持する期間となる。【００１７】
このようにして、各ゲートラインに順次ゲートパルスが出力されていく。【００１８】
また、これらのトランジスタの構造について説明すると、トランジスタ１１１ａ〜１１１ｄは、図１３及び１４示すように、櫛歯状のソース・ドレイン構造を有する。すなわち、ゲート電極１１４上で、ソース電極１１８及びドレイン電極１１９の櫛歯が互いに噛み合うように対向配置されている。【００１９】
また、図１５に示すように、トランジスタ１１１ａ〜１１１ｄは、ボトムゲート型のＴＦＴであり、ゲート電極１１４と、ゲート絶縁膜１１５と、ｉ層１１６（半導体活性層）と、ｎ＋層１１７（不純物拡散層）と、ソース電極１１８及びドレイン電極１１９とが基板（図示せず）側からこの順に積層されている。【００２０】
しかしながら、シフトレジスタ１００では、図１６に示すように、トランジスタ１１１ｄがオフ状態においても、ノードｎｅｔＡの電位がばたつく、すなわち変動することがあった。これは、トランジスタ１１１ｄのゲート電極１１４とドレイン電極１１９とが重なる部分で、寄生容量１１３が発生し、そのため、トランジスタ１１１ｄがオフ状態でもノードｎｅｔＡの電位がクロック信号ＣＫの電位変化の影響を受けるためであると考えられる。この結果、トランジスタ１１１ｄにおいてリーク電流が発生することがあった。【００２１】
また、シフトレジスタ１００では、出力端子ＯＵＴがローレベルの電圧を保持する期間にトランジスタ１１１ｃ及び１１１ｄがハイインピーダンス状態となることにより、出力端子ＯＵＴがフローティング状態となる。したがって、走査信号線とソース信号線とのクロスカップリング等によって伝送されるノイズ等に起因して出力端子ＯＵＴがローレベルを保持できなくなくことを防ぐために、当該ローレベル保持期間に出力端子ＯＵＴをローレベルの電源電圧ＶＳＳに接続する、いわゆるＬｏｗ引き用のトランジスタを設けることが行われる。【００２２】
また、当該ローレベル保持期間には、トランジスタ１１１ｂもハイインピーダンス状態となることによりノードｎｅｔＡがフローティング状態となる。そのため、トランジスタ１１１ｄがリークしないように、当該ローレベル保持期間にノードｎｅｔＡをローレベルの電源電圧ＶＳＳに接続するＬｏｗ引き用のトランジスタを設けることも行われる。【００２３】
しかしながら、これらのＬｏｗ引き用のトランジスタについても、図１３及び１４示した櫛歯状のソース・ドレイン構造を有するため、ゲート電極１１４と、ソース電極１１８及びドレイン電極１１９との間でそれぞれ寄生容量が発生し、良好に動作することができないことがあった。【００２４】
また、トランジスタ１１１ａについても、ゲート−ドレイン間の寄生容量が大きいと、ゲート電圧Ｖｇｄを印加する時にノードｎｅｔＡの１段目の立ち上がりがなまり、ブートストラップ効果が発現するまでにノードｎｅｔＡの電圧が上がりきらず、出力不足となる可能性がある。また、出力信号の出力時に、トランジスタ１１１ａがオフ状態であるにもかかわらず、ゲート−ドレイン間の寄生容量とゲート−ソース間の寄生容量とを介して放電が起こり、ノードｎｅｔＡの電圧が降下する可能性がある。【００２５】
以上、説明したような原因により、ゲートモノリシックにより形成されたシフトレジスタを備える表示装置で表示品位が低下したり、該シフトレジスタの動作マージンの低下や誤作動が発生したりすると考えられる。【００２６】
本発明は、上記現状に鑑みてなされたものであり、安定的に作動することができるシフトレジスタ及び表示装置を提供することを目的とするものである。
【課題を解決するための手段】
【００２７】
本発明者らは、安定的に作動することができるシフトレジスタについて種々検討したところ、シフトレジスタを構成するＴＦＴの構造に着目した。そして、櫛歯状のソース・ドレイン構造を有するボトムゲート型のＴＦＴにおいて、ソース電極に重なる領域内と、ドレイン電極に重なる領域内との少なくとも一方に、ゲート電極が切り欠き部及び開口部の少なくとも一方を有することにより、寄生容量を低減できることを見いだし、上記課題をみごとに解決することができることに想到し、本発明に到達したものである。【００２８】
すなわち、本発明は、ソース電極、ドレイン電極及びゲート電極を有する薄膜トランジスタを含んで構成されるシフトレジスタであって、前記薄膜トランジスタは、櫛歯状のソース・ドレイン構造を有するボトムゲート型の薄膜トランジスタであり、前記ゲート電極は、前記ソース電極に重なる領域内と、前記ドレイン電極に重なる領域内との少なくとも一方に切り欠き部及び開口部の少なくとも一方が設けられるシフトレジスタである。【００２９】
本発明のシフトレジスタの構成としては、このような構成要素を必須として形成されるものである限り、その他の構成要素により特に限定されるものではない。
本発明のシフトレジスタにおける好ましい形態について以下に詳しく説明する。【００３０】
寄生容量をより効果的に抑制する観点からは、前記ゲート電極は、前記切り欠き部を有することが好ましく、寄生容量を減らしつつ配線抵抗の増加を抑制する観点からは、前記ゲート電極は、前記開口部を有することが好ましい。【００３１】
前記シフトレジスタは、クロック信号が入力されるクロック端子と、出力信号が出力される出力端子とを備え、前記シフトレジスタは、前記クロック端子及び前記出力端子の間に設けられ、ゲート電位に応じて前記クロック信号を通過させるか否かを切り替える出力トランジスタを含むことが好ましい。【００３２】
前記薄膜トランジスタは、前記出力トランジスタであり、前記切り欠き部及び開口部の少なくとも一方は、前記ソース電極及び前記ドレイン電極のうちの前記クロック端子に接続される電極に重なる領域内に設けられることが好ましい。これにより、出力トランジスタのゲートに接続されたノードの電位が、クロック信号の電位変化の影響を受けてばたつくのを抑制することができる。したがって、特に好適に本発明の効果を奏することができる。【００３３】
またこのとき、前記切り欠き部及び開口部は、前記ソース電極及び前記ドレイン電極のうちの前記出力端子に接続される電極に重なる領域内に設けられないことが好ましい。これより、ブートストラップ効果を向上することができる。【００３４】
前記薄膜トランジスタは、前記出力信号の出力時以外の時に、前記出力端子にローレベル電圧を印加するためのトランジスタ（Ｌｏｗ引き用のトランジスタ）であり、前記切り欠き部及び開口部の少なくとも一方は、前記ソース電極に重なる領域内と、前記ドレイン電極に重なる領域内とに設けられてもよい。【００３５】
また、前記薄膜トランジスタは、前記出力トランジスタをオン状態にするための期間以外に、前記出力トランジスタのゲートに接続されたノードにローレベル電圧を印加するためのトランジスタ（Ｌｏｗ引き用のトランジスタ）であり、前記切り欠き部及び開口部の少なくとも一方は、前記ソース電極に重なる領域内と、前記ドレイン電極に重なる領域内とに設けられてもよい。【００３６】
前記シフトレジスタは、前記出力トランジスタのゲートにソース又はドレインが接続された第１トランジスタを含み、前記薄膜トランジスタは、前記出力トランジスタをオン状態にするための期間に、前記第１トランジスタのゲートに接続されたノードにローレベル電圧を印加するためのトランジスタ（Ｌｏｗ引き用のトランジスタ）であり、前記切り欠き部及び開口部の少なくとも一方は、前記ソース電極に重なる領域内と、前記ドレイン電極に重なる領域内とに設けられてもよい。【００３７】
これらにより、Ｌｏｗ引き用のトランジスタにおいて、寄生容量に起因する動作不良が発生するのを効果的に抑制することができる。【００３８】
前記シフトレジスタは、多段接続された複数の単位回路を含んで構成されるとともに、スタートパルス又は前段の出力信号が入力される入力端子を備え、前記薄膜トランジスタは、ソース及びドレインの一方が前記出力トランジスタのゲートに接続され、ソース及びドレインの他方とゲートとが前記入力端子に接続されたトランジスタであり、前記切り欠き部及び開口部の少なくとも一方は、前記ソース電極に重なる領域内と、前記ドレイン電極に重なる領域内とに設けられてもよい。これにより、出力トランジスタのゲートに接続されたノードの電位の立ち上がりがなまって出力不足となったり、該トランジスタで放電が発生したりするのを抑制することができる。【００３９】
前記薄膜トランジスタは、アモルファスシリコンを用いて形成されることが好ましい。これにより、シフトレジスタの歩留まりを顕著に向上することができる。【００４０】
本発明はまた、マトリクス状に配列された複数の画素回路と、本発明のシフトレジスタを含むドライバとを備える表示装置でもある。これにより、本発明の表示装置は、安定的に作動するシフトレジスタをドライバに備えることから、歩留まりの向上、及び、コスト削減が可能になる。
【発明の効果】
【００４１】
本発明のシフトレジスタ及び表示装置によれば、安定的に作動することができる。
【図面の簡単な説明】
【００４２】
【図１】実施形態１のシフトレジスタの構成を示すブロック図である。
【図２】実施形態１のシフトレジスタに含まれる単位回路の回路図である。
【図３】実施形態１のシフトレジスタのタイミングチャートを示す。
【図４】実施形態１の液晶表示装置の構成を示すブロック図である。
【図５】実施形態１のＴＦＴの構成を示す平面模式図である。
【図６】図５の拡大図である。
【図７】図６のＡ１−Ａ２線における断面図である。
【図８】実施形態１のシフトレジスタのタイミングチャートを示す。
【図９】実施形態１のＴＦＴの構成を示す平面模式図である。
【図１０】従来のシフトレジスタの構成を示すブロック図である。
【図１１】従来のシフトレジスタに含まれる単位回路の回路図である。
【図１２】従来のシフトレジスタのタイミングチャートを示す。
【図１３】従来のＴＦＴの構成を示す平面模式図である。
【図１４】図１３の拡大図である。
【図１５】図１４のＸ１−Ｘ２線における断面図である。
【図１６】従来のシフトレジスタのタイミングチャートを示す。
【図１７】実施形態１のＴＦＴの構成を示す平面模式図である。
【図１８】実施形態１のＴＦＴの構成を示す平面模式図である。
【発明を実施するための形態】
【００４３】
以下に実施形態を掲げ、本発明を図面を参照して更に詳細に説明するが、本発明はこれらの実施形態のみに限定されるものではない。
【００４４】
以下の説明では、特に断りのない限り、ハイレベル電位をＶＧＨ、ローレベル電位をＶＧＬとする。また、電源端子ＶＳＳは、ローレベル電位ＶＧＬに等しいとする。更に、回路のある端子経由で入力又は出力される信号を当該端子と同じ名称で呼ぶ。例えば、クロック端子ＣＫ経由で入力される信号をクロック信号ＣＫという。ｎとｍは２以上の整数、ｉは１以上ｎ以下の整数、ｊは１以上ｍ以下の整数とする。
【００４５】
（実施形態１）
シフトレジスタ１は、図１に示すように、ｎ個の単位回路１０を多段接続して構成されている。単位回路１０は、入力端子ＩＮａ及びＩＮｂと、クロック端子ＣＫ及びＣＫＢと、電源端子ＶＳＳと、クリア端子ＣＬＲと、出力端子ＯＵＴとを有する。
【００４６】
シフトレジスタ１には外部から、スタートパルスＳＰと、エンドパルスＥＰと、２相のクロック信号ＣＫ１及びＣＫ２と、クリアパルスＣＰと、ローレベル電位ＶＳＳとが供給される。スタートパルスＳＰは、１段目の単位回路１０の入力端子ＩＮａに入力される。エンドパルスＥＰは、ｎ段目の単位回路１０の入力端子ＩＮｂに入力される。クロック信号ＣＫ１は、奇数段目の単位回路１０のクロック端子ＣＫと、偶数段目の単位回路１０のクロック端子ＣＫＢとに入力される。クロック信号ＣＫ２は、偶数段目の単位回路１０のクロック端子ＣＫと、奇数段目の単位回路１０のクロック端子ＣＫＢとに入力される。クリアパルスＣＰは、すべての単位回路１０のクリア端子ＣＬＲに入力される。ローレベル電位ＶＳＳは、すべての単位回路１０の電源端子ＶＳＳに入力される。単位回路１０の出力信号ＯＵＴは、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎとして外部に出力されるとともに、後段の単位回路１０の入力端子ＩＮａと前段の単位回路１０の入力端子ＩＮｂとに入力される。
【００４７】
図２に示すように、各単位回路１０は、ｎチャネル型のＴＦＴであるトランジスタ１１ａ〜１１ｊと、容量１２とを含んでいる。トランジスタ１１ａのドレインはクロック端子ＣＫに接続され、ソースは出力端子ＯＵＴに接続される。トランジスタ１１ｂのドレインとゲートは入力端子ＩＮａに接続され、ソースはトランジスタ１１ａのゲートに接続される。トランジスタ１１ａのゲート及びソース間に、容量１２が設けられる。トランジスタ１１ｃのドレインは出力端子ＯＵＴに接続され、トランジスタ１１ｄのドレインはトランジスタ１１ａのゲートに接続される。トランジスタ１１ｃ及び１１ｄのゲートは入力端子ＩＮｂに接続され、ソースは電源端子ＶＳＳに接続される。
【００４８】
トランジスタ１１ｅのドレインは出力端子ＯＵＴに接続され、ゲートはクロック端子ＣＫＢに接続され、ソースは電源端子ＶＳＳに接続される。トランジスタ１１ｆのドレインはトランジスタ１１ａのゲートに接続され、ゲートはクリア端子に接続され、ソースは電源端子ＶＳＳに接続される。
【００４９】
トランジスタ１１ｇのドレインはトランジスタ１１ａのゲートに接続され、ソースは電源端子ＶＳＳに接続される。トランジスタ１１ｇのゲートには、トランジスタ１１ｈのソースと、トランジスタ１１ｉ及び１１ｊのドレインとが接続される。トランジスタ１１ｈのドレインとゲートは、クロック端子ＣＫＢに接続される。トランジスタ１１ｉのゲートはトランジスタ１１ａのゲートに接続され、ソースは電源端子ＶＳＳに接続される。トランジスタ１１ｊのゲートはクロック端子ＣＫに接続され、ソースは電源端子ＶＳＳに接続される。
【００５０】
トランジスタ１１ａは、クロック端子ＣＫと出力端子ＯＵＴとの間に設けられ、ゲート電位に応じてクロック信号を通過させるか否かを切り替える出力トランジスタ（伝送ゲート）として機能する。また、トランジスタ１１ａのゲートは、出力端子ＯＵＴ側の導通端子（ソース）と容量結合されている。このため、後述するように、トランジスタ１１ａがオン状態で、クロック信号ＣＫがハイレベルとなる期間では、トランジスタ１１ａのゲート電位はクロック信号ＣＫのハイレベル電位よりも高くなる。以下、トランジスタ１１ａのゲートが接続されたノードをｎｅｔＡという。
【００５１】
図３に、シフトレジスタ１のタイミングチャートを示す。
図３には、奇数段目の単位回路１０の入出力信号及びノードｎｅｔＡの電圧変化が図示されている。奇数段目の単位回路１０には、クロック端子ＣＫからクロック信号ＣＫ１が入力され、クロック端子ＣＫＢからクロック信号ＣＫ２が入力される。クロック信号ＣＫ１は、電位がハイレベルの期間の長さが１／２周期よりもやや短いクロック信号である。クロック信号ＣＫ２は、クロック信号ＣＫ１を１／２周期だけ遅延させた信号である。すわなち、クロック信号ＣＫ１とクロック信号ＣＫ２とは、電位がハイレベルの期間が互いに重ならない位相関係を有している。
【００５２】
スタートパルスＳＰ（図示せず）は、シフト動作の開始前に、クロック信号ＣＫ１の電位がハイレベルの期間と同じ長さの時間だけハイレベルになる。エンドパルス（図示せず）シフト動作の終了後に、クロック信号ＣＫ１の電位がハイレベルの期間と同じ長さの時間だけハイレベルになる。
【００５３】
時刻ｔ１において、入力信号ＩＮａ（前段の単位回路１０の出力信号）がローレベルからハイレベルに変化すると、ダイオード接続されたトランジスタ１１ｂを介してノードｎｅｔＡの電位もハイレベルに変化し、トランジスタ１１ａはオン状態になる。
【００５４】
時刻ｔ２において、入力信号ＩＮａがローレベルに変化すると、トランジスタ１１ｂはオフ状態になり、ノードｎｅｔＡはフローティング状態になるが、トランジスタ１１ａはオン状態を保つ。
【００５５】
時刻ｔ３において、クロック信号ＣＫ（クロック信号ＣＫ１）がローレベルからハイレベルに変化すると、ブートストラップ効果によってノードｎｅｔＡの電位はクロック信号の振幅Ｖｃｋ（＝ＶＧＨ−ＶＧＬ）の２倍程度まで上昇する。トランジスタ１１ａのゲート電位が充分に高いので、クロック信号ＣＫはトランジスタ１１ａを電圧降下することなく通過する。
【００５６】
クロック信号ＣＫがハイレベルになる時刻ｔ３から時刻ｔ４までの間、ノードｎｅｔＡの電位はＶｃｋの２倍程度になり、出力信号ＯＵＴはハイレベルになる。
【００５７】
時刻ｔ４において、ノードｎｅｔＡの電位はハイレベルになり、出力信号ＯＵＴはローレベルになる。
【００５８】
時刻ｔ５において、入力信号ＩＮｂ（後段の単位回路１０の出力信号）がローレベルからハイレベルに変化すると、トランジスタ１１ｃ及び１１ｄはオン状態になる。トランジスタ１１ｃがオン状態である間、出力端子ＯＵＴにはローレベル電位が印加される。また、トランジスタ１１ｄがオン状態になると、ノードｎｅｔＡの電位はローレベルに変化し、トランジスタ１１ａはオフ状態になる。
【００５９】
時刻ｔ６において、入力信号ＩＮｂがローレベルに変化すると、トランジスタ１１ｃ及び１１ｄはオフ状態になる。このとき、ノードｎｅｔＡはフローティング状態になるが、トランジスタ１１ａはオフ状態を保つ。入力信号ＩＮａが次のハイレベルになるまで、理想的には、トランジスタ１１ａはオフ状態を保ち、出力信号ＯＵＴはローレベルを保つ。
【００６０】
トランジスタ１１ｅは、クロック信号ＣＫＢ（クロック信号ＣＫ２）がハイレベルの時にオン状態になる。このため、クロック信号ＣＫＢがハイレベルになるたびに、出力端子ＯＵＴにはローレベル電位が印加される。このようにトランジスタ１１ｅは、出力端子ＯＵＴを繰り返しローレベルに設定し、出力信号ＯＵＴを安定させる機能を有する。
【００６１】
トランジスタ１１ｆは、クリア信号ＣＬＲ（クリアパルスＣＰ）がハイレベルの時にオン状態になる。このとき、ノードｎｅｔＡにはローレベル電位が印加される。このようにトランジスタ１１ｆは、ノードｎｅｔＡの電位をローレベルに初期化する機能を有する。
【００６２】
トランジスタ１１ｈは、クロック信号ＣＫＢ（クロック信号ＣＫ２）がハイレベルの時にオン状態になる。このとき、ノードｎｅｔＢには、クロック信号ＣＫＢのハイレベル電位が印加される。トランジスタ１１ｉは、ノードｎｅｔＡの電位がＶｃｋ以上のときにオン状態になる。このとき、ノードｎｅｔＢにはローレベル電位が印加される。トランジスタ１１ｊは、クロック信号ＣＫ（クロック信号ＣＫ１）がハイレベルのときにオン状態になる。このとき、ノードｎｅｔＢにはローレベル電位が印加される。
【００６３】
このため、ノードｎｅｔＢの電位は、クロック信号ＣＫがローレベル、クロック信号ＣＫＢがハイレベル、かつ、ノードｎｅｔＡの電位がローレベルのときにはハイレベルになり、それ以外のときにはローレベルになる。トランジスタ１１ｇは、ノードｎｅｔＢの電位がハイレベルの時にはオン状態になる。このとき、ノードｎｅｔＡには、ローレベル電位が印加される。このようにトランジスタ１１ｇ〜１１ｊは、ノードｎｅｔＡの電位に印加されるローレベル電位を維持する機能を有する。
【００６４】
以上のように、トランジスタ１１ｃ及び１１ｅは、出力信号ＯＵＴの出力時以外の時に、出力端子ＯＵＴにローレベル電圧を印加するために機能するトランジスタ（Ｌｏｗ引き用のトランジスタ）である。
【００６５】
他方、トランジスタ１１ｄ、１１ｆ〜１１ｈ及び１１ｊは、トランジスタ１１ａ（出力トランジスタ）をオン状態にするための期間以外に、トランジスタ１１ａのゲートに接続されたノードｎｅｔＡにローレベル電圧を印加するために機能するトランジスタ（Ｌｏｗ引き用のトランジスタ）である。
【００６６】
また、トランジスタ１１ｉは、入力信号ＩＮａが入力された時にオン状態となり、ノードｎｅｔＢにローレベル電圧を印加するために機能するトランジスタである。それによってその期間中はトランジスタ１１ｇがオン状態にならず、ノードｎｅｔＡに入力信号ＩＮａを印加することができる。このように、トランジスタ１１ｉは、トランジスタ１１ａ（出力トランジスタ）をオン状態にするための期間に、トランジスタ１１ｇのゲートに接続されたノードｎｅｔＢにローレベル電圧を印加するために機能するトランジスタ（Ｌｏｗ引き用のトランジスタ）である。
【００６７】
シフトレジスタ１は、例えば、表示装置の駆動回路等に使用される。図４は、シフトレジスタ１を備えた液晶表示装置の構成を示すブロック図である。
図４に示すように、本実施形態の液晶表示装置は、アクティブマトリクス型の表示装置であり、画素アレイ２、表示制御回路３、ゲートドライバ４及びソースドライバ５を備えている。本実施形態では、シフトレジスタ１はゲートドライバ４として使用される。
【００６８】
画素アレイ２及びゲートドライバ４はガラス基板等の透明な絶縁基板上に形成され、ソースドライバ５はフレキシブルプリント基板に形成され、表示制御回路１０２はコントロール基板に形成されている。このように、ゲートドライバ４は基板上に画素アレイ２とモノリシックに作り込まれている。ゲートモノリシック、ゲートドライバレス、パネル内蔵ゲートドライバ、ゲートインパネル等と称されるゲートドライバは全てゲートドライバ４に含まれ得る。
【００６９】
画素アレイ２は、ｎ本の走査信号線Ｇ１〜Ｇｎと、ｍ本のデータ信号線Ｓ１〜Ｓｍと、（ｍ×ｎ）個の画素回路Ｐｉｊとを含んでいる。走査信号線Ｇ１〜Ｇｎは互いに平行に配置され、データ信号線Ｓ１〜Ｓｍは走査信号線Ｇ１〜Ｇｎと直交するように互いに平行に配置される。走査信号線Ｇｉとデータ信号線Ｓｊの交点近傍には、画素回路Ｐｉｊが配置される。このように（ｍ×ｎ）個の画素回路Ｐｉｊは、行方向にｍ個ずつ、列方向にｎ個ずつ、２次元状（マトリクス状）に配置される。走査信号線Ｇｉはｉ行目に配置された画素回路Ｐｉｊに共通して接続され、データ信号線Ｓｊはｊ列目に配置された画素回路Ｐｉｊに共通して接続される。また、画素回路Ｐｉｊにはそれぞれ、スイッチング素子として、画素用ＴＦＴ（図示せず）が設けられ、画素用ＴＦＴのゲートは走査信号線Ｇｉに接続され、該ＴＦＴのドレインはデータ信号線Ｓｊに接続され、画素用ＴＦＴのソースは画素電極（図示せず）に接続されている。
【００７０】
本実施形態の液晶表示装置の外部からは、水平同期信号ＨＳＹＮＣ、垂直同期信号ＶＳＹＮＣ等の制御信号と、表示データＤＴとが供給される。表示制御回路３は、これらの信号に基づき、ゲートドライバ４に対してクロック信号ＣＫ１及びＣＫ２と、スタートパルスＳＰとを出力し、ソースドライバ５に対して制御信号ＳＣと表示データＤＴとを出力する。
【００７１】
ゲートドライバ４は、ｎ段のシフトレジスタ１で構成されている。シフトレジスタ１は、クロック信号ＣＫ１及びＣＫ２に基づき、出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎを１つずつ順にハイレベル（選択状態を示す）に制御する。出力信号ＳＲＯＵＴ１〜ＳＲＯＵＴｎは、それぞれ、走査信号線Ｇ１〜Ｇｎに与えられる。これにより、走査信号線Ｇ１〜Ｇｎが１本ずつ順に選択され、１行分の画素回路Ｐｉｊが一括して選択される。
【００７２】
ソースドライバ５は、制御信号ＳＣと表示データＤＴに基づき、データ信号線Ｓ１〜Ｓｍに対して表示データＤＴに応じた電圧を印加する。これにより、選択された１行分の画素回路Ｐｉｊに表示データＤＴに応じた電圧が書き込まれる。このようにして、液晶表示装置１００は画像を表示する。
【００７３】
図５〜７に、トランジスタ１１ａ（出力トランジスタ）の構造を示す。
トランジスタ１１ａは、図５に示すように、櫛歯状のソース・ドレイン構造を有するボトムゲート型の薄膜トランジスタである。なお、チャネル幅は、１つのトランジスタ全体で例えば数ｍｍ〜数ｃｍ程度に設定され、チャネル長は、例えば数μｍ〜数十μｍ程度に設定される。
【００７４】
図７に示すように、ガラス基板等の透明な絶縁基板（図示せず）上には、金属材料から形成されたゲート電極１４と、ＳｉＮ等のシリコン含有絶縁膜から形成されたゲート絶縁膜１５と、アモルファスシリコンから形成されたｉ層１６（半導体活性層）と、不純物（例えばリン）を含有するアモルファスシリコンから形成されたｎ＋層１７と、金属材料から形成されたソース電極１８及びドレイン電極１９とがこの順に積層されている。
【００７５】
なお、画素用ＴＦＴもシフトレジスタ１を構成するＴＦＴと同様にボトムゲート型の薄膜トランジスタである。また、ゲート電極１４は、画素用ＴＦＴのゲート電極と同一の金属材料から形成され、ゲート絶縁膜１５は、画素用ＴＦＴのゲート絶縁膜と同一の絶縁材料から形成され、ｉ層１６は、画素用ＴＦＴのｉ層と同一の半導体材料から形成され、ｎ＋層１７は、画素用ＴＦＴのｎ＋層と同一の材料から形成され、ソース電極１８及びドレイン電極１９は、画素用ＴＦＴのソース電極及びドレイン電極と同一の金属材料から形成されている。
【００７６】
図５に示すように、ゲート電極１４は平面視コの字状（角張ったＵ字状）に形成されている。ゲート絶縁膜１５はゲート電極１４を覆うように一様に形成されている。ｉ層１６は、ゲート電極１４と同様に、平面視コの字状に形成されている。ｉ層１６の大部分はゲート電極１４が形成された領域内に配置されているが、一部は、後述するドレイン枝部１９ｂと重なるようにゲート電極１４が形成された領域から突出している。ｎ＋層１７は、ｉ層１６と、ソース電極１８又はドレイン電極１９とが重なる領域に形成され、ｉ層１６と、ソース電極１８及びドレイン電極１９とをそれぞれオーミック接続している。
【００７７】
ソース電極１８及びドレイン電極１９はそれぞれ、平面視櫛形である。より詳細には、ソース電極１８は、ソース幹部１８ａと、櫛歯に相当し、ソース幹部１８ａから分岐した複数のソース枝部１８ｂとを有する。ソース幹部１８ａは、平面視コの字状に形成され、ゲート電極１４に重なる領域内に、ゲート電極１４の外周端に沿って配置されている。ソース枝部１８ｂは、平面視直線状に形成され、ゲート電極１４に重なる領域内に配置されている。また、ソース枝部１８ｂは、ソース幹部１８ａからゲート電極１４中央の間隙に向かって互いに平行に延びている。
【００７８】
ドレイン電極１９は、ドレイン幹部１９ａと、櫛歯に相当し、ドレイン幹部１９ａから分岐した複数のドレイン枝部１９ｂとを有する。ドレイン幹部１９ａは、平面視直線状に形成され、ゲート電極１４中央の間隙に、ゲート電極１４と重ならないように配置されている。ドレイン枝部１９ｂは、平面視直線状に形成され、ドレイン幹部１９ａからソース枝部１８ｂ間の間隙に向かって互いに平行に延びている。
【００７９】
このように、ソース電極１８及びドレイン電極１９は、ソース枝部１８ｂ及びドレイン幹部１９ａが噛み合うように、対向して配置されている。
【００８０】
そして、図５及び６に示すように、ゲート電極１４は、ドレイン枝部１９ｂと重なる領域内に、切り欠き部１４ａが形成されている。これにより、ゲート電極１４とドレイン電極１９との間で発生する寄生容量１３を効果的に小さくすることができる。したがって、図８に示すように、トランジスタ１１ａがオフ状態において、ノードｎｅｔＡの電位がクロック信号ＣＫの電位変化の影響を受けてばたつくのを抑制でき、その結果、シフトレジスタ１の動作を安定化することができる。
【００８１】
他方、ゲート電極１４とソース電極１８との間で発生する寄生容量は、ブートストラップ効果に寄与する容量、すなわち容量１２として機能することができる。したがって、ゲート電極１４の、ソース電極１８と重なる領域内には、切り欠き部が形成されていない。
【００８２】
図９に、トランジスタ１１ｂと、Ｌｏｗ引き用のトランジスタ（トランジスタ１１ｃ〜１１ｊ）との構造を示す。
これらのトランジスタのトランジスタ１１ａ（出力トランジスタ）との構造上の違いは、図９に示すように、ゲート電極１４が、ソース枝部１８ｂと重なる領域内にも、切り欠き部１４ｂを有することである。これにより、ゲート電極１４とドレイン電極１９との間のみならず、ゲート電極１４とソース電極１８との間でも寄生容量が発生するのを効果的に小さくすることができる。したがって、Ｌｏｗ引き用のトランジスタにおいて、寄生容量に起因する動作不良が発生するのを効果的に抑制することができる。また、トランジスタ１１ｂの寄生容量に起因して、ノードｎｅｔＡの電位の立ち上がりがなまって出力不足となったり、トランジスタ１１ｂで放電が発生したりするのを抑制することができる。
【００８３】
以上、本実施形態によれば、出力トランジスタがオフ状態において、ノードｎｅｔＡの電位が、クロック信号ＣＫの電位変化の影響を受けてばたつくのを抑制することができる。また、Ｌｏｗ引き用のトランジスタ及びトランジスタ１１ｂを良好に動作することができる。したがって、シフトレジスタ１の動作を安定化することができる。
【００８４】
なお、実施形態１では、液晶表示装置について説明したが、本発明が適用される表示装置としては、ＴＦＴを含むシフトレジスタが形成される表示装置であれば特に限定されず、例えば、有機又は無機ＥＬディスプレイ、プラズマディスプレイ等であってもよい。
【００８５】
また、トランジスタ１１ａにおいて、図１７に示すように、ゲート電極１４は、ドレイン枝部１９ｂと重なる領域内に、切り欠き部１４ａの代わりに開口部２４ａが形成されてもよい。
【００８６】
同様に、トランジスタ１１ｂと、Ｌｏｗ引き用のトランジスタ（トランジスタ１１ｃ〜１１ｊ）とにおいて、図１８に示すように、ゲート電極１４は、ドレイン枝部１９ｂと重なる領域内に、切り欠き部１４ａの代わりに開口部２４ａが形成されてもよく、また、ソース電極１８と重なる領域内に、切り欠き部１４ｂの代わりに開口部２４ｂが形成されてもよい。
【００８７】
これらの形態により、寄生容量を減らしつつ配線抵抗の増加を防止することができる。もちろん、各トランジスタにおいて、切り欠き部と開口部が混在していてもよい。
【００８８】
また、ゲート電極１４の平面形状はコの字状（角張ったＵ字状）に特に限定されず、例えば、矩形状、Ｌ字状等であってもよい。
【００８９】
更に、ソース枝部１８ｂ及びドレイン枝部１９ｂはそれぞれ、ソース幹部１８ａ及びドレイン幹部１９ａに対して直交していなくてもよく、両者のなす角は任意に設定可能である。
【００９０】
そして、半導体材料としてはアモルファスシリコンに特に限定されず、多結晶シリコン、ＣＧシリコン、微結晶シリコン（μｃ−Ｓｉ：マイクロクリスタルシリコン）等であってもよい。しかしながら、特にアモルファスシリコンを用いたＴＦＴは、駆動能力を大きくするためにチャネル幅を大きくする櫛歯状のソース・ドレイン構造を採用すると有利である。他方、櫛歯状のソース・ドレイン構造を採用するが故に、寄生容量が増加しやすい。したがって、アモルファスシリコンにより本発明のＴＦＴを作製することにより、寄生容量を大きく低減することができるので、シフトレジスタの歩留まりが顕著に向上し、大幅なコストダウンが可能になる。
【００９１】
本願は、２００９年１１月２５日に出願された日本国特許出願２００９−２６７９３８号を基礎として、パリ条約ないし移行する国における法規に基づく優先権を主張するものである。該出願の内容は、その全体が本願中に参照として組み込まれている。
【符号の説明】
【００９２】
１：シフトレジスタ
２：画素アレイ
３：表示制御回路
４：ゲートドライバ
５：ソースドライバ
１０：単位回路
１１ａ〜１１ｊ：トランジスタ
１２、１３：容量
１４：ゲート電極
１４ａ、１４ｂ：切り欠き部
１５：ゲート絶縁膜
１６：ｉ層
１７：ｎ＋層
１８：ソース電極
１８ａ：ソース幹部
１８ｂ：ソース枝部
１９：ドレイン電極
１９ａ：ドレイン幹部
１９ｂ：ドレイン枝部
２４ａ、２４ｂ：開口部
【図１】
0005536799.tif 000002
【図２】
0005536799.tif 000003
【図３】
0005536799.tif 000004
【図４】
0005536799.tif 000005
【図５】
0005536799.tif 000006
【図６】
0005536799.tif 000007
【図７】
0005536799.tif 000008
【図８】
0005536799.tif 000009
【図９】
0005536799.tif 000010
【図１０】
0005536799.tif 000011
【図１１】
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【図１２】
0005536799.tif 000013
【図１３】
0005536799.tif 000014
【図１４】
0005536799.tif 000015
【図１５】
0005536799.tif 000016
【図１６】
0005536799.tif 000017
【図１７】
0005536799.tif 000018
【図１８】
0005536799.tif 000019