(57)【特許請求の範囲】
【請求項１】
通常動作状態とメモリセルのデータを保持するスタンバイ状態とを有するスタティックメモリを備える半導体集積回路装置であり、
前記スタティックメモリは、複数のメモリセルが行列状に配列され、
前記メモリセルは、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタで構成されるインバータを含み、
前記Ｐ型ＭＯＳトランジスタに電源電圧を与えるセル電源電圧線と、前記Ｎ型ＭＯＳトランジスタにソース電圧を与えるセルソース電圧線とを有し、
前記スタンバイ状態において、前記スタティックメモリを第１状態と第２状態のいずれの状態にも設定可能で有り、いずれの状態においても、前記通常動作状態より前記セル電源電圧線の電圧は低く、
前記第１状態では、前記第２状態より、前記セル電源電圧線およびセルソース電圧線の電圧が低いことを特徴とする半導体集積回路装置。
【請求項２】
通常動作状態とメモリセルのデータを保持するスタンバイ状態とを有するスタティックメモリを備える半導体集積回路装置であり、
前記スタティックメモリは、複数のメモリセルが行列状に配列され、
前記メモリセルは、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタで構成されるインバータを含み、
前記Ｐ型ＭＯＳトランジスタに電源電圧を与えるセル電源電圧線と、前記Ｎ型ＭＯＳトランジスタにソース電圧を与えるセルソース電圧線と、前記Ｎ型ＭＯＳトランジスタのバックゲートにバックゲート電圧を与えるバックゲート電圧線とを有し、
前記スタンバイ状態において、前記スタティックメモリを第３状態と第４状態のいずれの状態にも設定可能で有り、
前記第３状態では、前記セルソース電圧線と前記バックゲート電圧線の電圧は等しく、接地電圧より高く、
前記第４状態では、前記バックゲート電圧線の電圧が前記接地電圧以上であり、前記セルソース電圧線より低いことを特徴とする半導体集積回路装置。
【請求項３】
請求項１記載の半導体集積回路装置において、
前記Ｎ型ＭＯＳトランジスタのチャネルリーク電流が、前記第１状態よりも前記第２状態の方が低いことを特徴とする半導体集積回路装置。
【請求項４】
請求項２記載の半導体集積回路装置において、
前記Ｎ型ＭＯＳトランジスタのチャネルリーク電流が、前記第３状態よりも前記第４状態の方が低いことを特徴とする半導体集積回路装置。
【請求項５】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
前記メモリセルが、ゲートリークと基板リークのリーク電流の和と、チャネルリークの電流成分といずれが多いかを判定し、その判定結果をリーク判定信号として出力するリーク種判定部と、
前記リーク判定信号に基づいて、前記メモリセルに供給する電圧を可変制御する電圧制御部とを有すること特徴とする半導体集積回路装置。
【請求項６】
請求項５記載の半導体集積回路装置において、
前記リーク種判定部は、
ゲートリークと基板リークとのリーク電流を測定する第１のリーク測定用トランジスタと、
チャネルリークのリーク電流を測定する第２のリーク測定用トランジスタと、
前記第１のリーク測定用トランジスタ、および前記第２のリーク測定用トランジスタのリーク電流を比較し、ゲートリークと基板リーク、またはチャネルリークのいずれのリーク電流が多いかを判定し、その結果をリーク判定信号として出力する判定部とよりなることを特徴とする半導体集積回路装置。
【請求項７】
請求項５記載の半導体集積回路装置において、
前記リーク種判定部は、
温度によりリーク判定信号を切り替えることを特徴とする半導体集積回路装置。
【請求項８】
請求項７記載の半導体集積回路装置において、
前記リーク種判定部は、
温度センサ部と判定部とよりなり、
前記温度センサ部が測定した温度が、しきい値温度よりも高い場合、チャネルリークが多いと判定し、前記温度センサ部が測定した温度がしきい値温度よりも低い場合、ゲートリークと基板リークが多いと判定し、その結果をリーク判定信号として出力することを特徴とする半導体集積回路装置。
【請求項９】
請求項１〜４のいずれか１項に記載の半導体集積回路装置において、
状態の選定は、前記スタティックメモリの外から与えられることを特徴とする半導体集積回路装置。
【請求項１０】
請求項１〜９のいずれか１項に記載の半導体集積回路装置において、
中央処理部や任意の機能を実現するロジック回路からなる論理回路を備えたことを特徴とする半導体集積回路装置。
【請求項１１】
請求項１または３記載の半導体集積回路装置において、
前記半導体集積回路装置の外部から与えられる信号を保持するレジスタを有し、
前記レジスタは、前記信号により前記第１状態または前記第２状態のいずれかに設定されることを特徴とする半導体集積回路装置。
【請求項１２】
請求項２または４記載の半導体集積回路装置において、
前記半導体集積回路装置の外部から与えられる信号を保持するレジスタを有し、
前記レジスタは、前記信号により前記第３状態または前記第４状態のいずれかに設定されることを特徴とする半導体集積回路装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、半導体集積回路装置の消費電流低減の技術に関し、特に、ＳＲＡＭ(Static Random Access Memory)を有した半導体集積回路装置におけるリーク電流の低減に有効な技術に関する。
【背景技術】
【０００２】
近年、半導体集積回路装置における半導体素子の微細化が進んでおり、その微細化が進むにつれてデバイスのリーク電流は増加する傾向にある。また、携帯電話などのモバイル製品に用いられる半導体集積回路装置に設けられるＳＲＡＭなどの半導体メモリは、メモリ容量が増加するにもかかわらず、スタンバイ時（メモリデータ保持状態）などのリーク電流のスペックにある一定値を要求される。
【０００３】
半導体集積回路装置に設けられているＳＲＡＭにおけるスタンバイ時のリーク電流を低減する技術としては、たとえば、スタンバイ時にＳＲＡＭにおけるメモリセルのソース電位（ＡＲＶＳＳ）を制御することにより、該メモリセルのチャネルリークを低減するものが知られている。
【０００４】
なお、この種の半導体メモリにおけるリーク電流低減技術としては、たとえば、スタンバイ状態の際にメモリセルのＰチャネルＭＯＳＦＥＴが形成されるＮ型ウェルに対して電源電圧よりも小さく、かつ、Ｎ型ウェルとＰチャネルＭＯＳＦＥＴのソースとのＰＮ接合が順バイアスされない所定電圧を供給し、ＮチャネルＭＯＳＦＥＴが形成されるＰ型ウェルに対して接地電位よりも大きく、かつ、Ｐ型ウェルとＮチャネルＭＯＳＦＥＴのソースとのＰＮ接合が順バイアスされない所定電圧を供給するもの（特許文献１参照）、待機時において、駆動ＭＯＳトランジスタにソース電位を接地電位より高くするもの（特許文献２参照）、あるいはワード線がＯＮの時、メモリセルを構成する各ＣＭＯＳインバータの電源端子間に電源電位と基準電位との間の電源電圧を供給し、ワード線がＯＦＦの時、該電源端子間に該電源電圧より低く且つデータを保持可能な下限電圧以上の保持可能電圧を供給するもの（特許文献３参照）などがある。
【先行技術文献】
【特許文献】
【０００５】
【特許文献１】特開２００６−４０４９５号公報
【特許文献２】特開２００７−１２２８１４号公報
【特許文献３】特開２００８−１７６８２９号公報
【発明の概要】
【発明が解決しようとする課題】
【０００６】
ところが、上記のような半導体メモリにおけるリーク電流低減技術では、次のような問題点があることが本発明者により見い出された。
【０００７】
トランジスタなどの半導体素子の微細化によりリーク電流成分は多様となっており、ある条件（たとえば、低温）では、チャネルリークよりも、ゲートリーク、あるいは基板リークが多くなる場合がある。
【０００８】
よって、リーク電流成分が変わればリーク電流低減技術もそれに応じて変えなければならず、チャネルリークのみを抑制する技術では、リーク電流成分に応じて最適にリーク電流を低減することができないという問題がある。
【０００９】
本発明の目的は、メモリセルのリーク電流成分に応じて、最適な電圧制御を行い、リーク電流を大幅に低減することのできる技術を提供することにある。
【００１０】
本発明の前記ならびにそのほかの目的と新規な特徴については、本明細書の記述および添付図面から明らかになるであろう。
【課題を解決するための手段】
【００１１】
本願において開示される発明のうち、代表的なものの概要を簡単に説明すれば、次のとおりである。
【００１２】
本発明は、通常動作状態とメモリセルのデータを保持するスタンバイ状態とを有するスタティックメモリを備える半導体集積回路装置であり、スタティックメモリは、複数のメモリセルが行列状に配列され、メモリセルは、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタで構成されるインバータを含み、 Ｐ型ＭＯＳトランジスタに電源電圧を与えるセル電源電圧線と、Ｎ型ＭＯＳトランジスタにソース電圧を与えるセルソース電圧線とを有し、 スタンバイ状態において、スタティックメモリを第１状態と第２状態のいずれの状態にも設定可能で有り、いずれの状態においても、通常動作状態よりセル電源電圧線の電圧は低く、 第１状態では、第２状態より、セル電源電圧線およびセルソース電圧線の電圧が低いものである。
【００１３】
また、本発明は、通常動作状態とメモリセルのデータを保持するスタンバイ状態とを有するスタティックメモリを備える半導体集積回路装置であり、スタティックメモリは、複数のメモリセルが行列状に配列され、メモリセルは、Ｎ型ＭＯＳトランジスタとＰ型ＭＯＳトランジスタで構成されるインバータを含み、 Ｐ型ＭＯＳトランジスタに電源電圧を与えるセル電源電圧線と、Ｎ型ＭＯＳトランジスタにソース電圧を与えるセルソース電圧線と、Ｎ型ＭＯＳトランジスタのバックゲートにバックゲート電圧を与えるバックゲート電圧線とを有し、スタンバイ状態において、スタティックメモリを第３状態と第４状態のいずれの状態にも設定可能で有り、 第３状態では、セルソース電圧線とバックゲート電圧線の電圧は等しく、接地電圧より高く、 第４状態では、バックゲート電圧線の電圧が接地電圧以上であり、セルソース電圧線より低いものである。
【００１４】
さらに、本願のその他の発明の概要を簡単に示す。
【００１５】
本発明は、前記Ｎ型ＭＯＳトランジスタのチャネルリーク電流が、第１状態よりも第２状態の方が低いものである。
【００１６】
また、本発明は、前記Ｎ型ＭＯＳトランジスタのチャネルリーク電流が、第３状態よりも第４状態の方が低いものである。
【００１７】
さらに、本発明は、前記メモリセルが、ゲートリークと基板リークのリーク電流の和と、チャネルリークの電流成分といずれが多いかを判定し、その判定結果をリーク判定信号として出力するリーク種判定部と、リーク判定信号に基づいて、メモリセルに供給する電圧を可変制御する電圧制御部とを有するものである。
【００１８】
また、本発明は、前記リーク種判定部が、ゲートリークと基板リークとのリーク電流を測定する第１のリーク測定用トランジスタと、チャネルリークのリーク電流を測定する第２のリーク測定用トランジスタと、該第１のリーク測定用トランジスタ、および第２のリーク測定用トランジスタのリーク電流を比較し、ゲートリークと基板リーク、またはチャネルリークのいずれのリーク電流が多いかを判定し、その結果をリーク判定信号として出力する判定部とよりなるものである。
【００１９】
さらに、本発明は、前記リーク種判定部が、温度によりリーク判定信号を切り替えるものである。
【００２０】
また、本発明は、前記リーク種判定部が、温度センサ部と判定部とよりなり、該温度センサ部が測定した温度が、しきい値温度よりも高い場合、チャネルリークが多いと判定し、前記温度センサ部が測定した温度がしきい値温度よりも低い場合、ゲートリークと基板リークが多いと判定し、その結果をリーク判定信号として出力するものである。
【００２１】
さらに、本発明は、状態の選定が、前記スタティックメモリの外から与えられるものである。
【００２２】
また、本発明は、中央処理部や任意の機能を実現するロジック回路からなる論理回路を備えたものである。
【００２３】
さらに、本発明は、半導体集積回路装置の外部から与えられる信号を保持するレジスタを有し、該レジスタは、外部から与えられる信号により第１状態または第２状態のいずれかに設定されるものである。
【００２４】
また、本発明は、半導体集積回路装置の外部から与えられる信号を保持するレジスタを有し、該レジスタは、外部から与えられる信号により第３状態または第４状態のいずれかに設定されるものである。
【発明の効果】
【００２５】
本願において開示される発明のうち、代表的なものによって得られる効果を簡単に説明すれば以下のとおりである。
【００２６】
（１）ＳＲＡＭのスタンバイ時において、リーク電流成分に応じて最適な電圧制御を行うことができるので、効率よくリーク電流を低減することができる。
【００２７】
（２）上記（１）により、半導体集積回路装置における消費電力を低減することができる。
【図面の簡単な説明】
【００２８】
【図１】本発明の実施の形態１による半導体集積回路装置の一例を示すブロック図である。
【図２】図１の半導体集積回路装置に設けられたＶＤＤＲレギュレータにおける構成の一例を示す説明図である。
【図３】図１の半導体集積回路装置に設けられたＡＲＶＳＳレギュレータにおける構成の一例を示す説明図である。
【図４】図１の半導体集積回路装置に設けられた一方の切り替えスイッチにおける構成の一例を示す説明図である。
【図５】図１の半導体集積回路装置に設けられた他方の切り替えスイッチにおける構成の一例を示す説明図である。
【図６】図１の半導体集積回路装置に設けられたＳＲＡＭモジュールにおけるメモリセルの一例を示す説明図である。
【図７】図１の半導体集積回路装置における動作の一例を示すタイミングチャートである。
【図８】図７の他の例を示すタイミングチャートである。
【図９】図１の半導体集積回路装置に設けられたリーク種判定回路の一例を示す説明図である。
【図１０】図１の半導体集積回路装置における領域にそれぞれ設けられたメモリアレイの説明図である。
【図１１】図９のリーク種判定回路におけるリーク判定用トランジスタ部のレイアウトの一例を示す説明図である。
【図１２】図９のリーク種判定回路における一例の構成を示す説明図である。
【図１３】図９のリーク種判定回路の他の例の構成を示す説明図である。
【図１４】図９のリーク種判定回路の他の構成例を示す説明図である。
【図１５】ＮチャネルＭＯＳトランジスタにおけるリーク電流成分の説明図である。
【図１６】トランジスタにおける各リーク電流成分の比率を示した説明図である。
【図１７】本発明のリーク低減効果の一例を示した説明図である。
【図１８】本発明の実施の形態２による半導体集積回路装置の一例を示すブロック図である。
【図１９】図１８の半導体集積回路装置におけるＳＲＡＭモジュールに設けられたメモリセルの一例を示す説明図である。
【図２０】図１８の半導体集積回路装置における動作の一例を示すタイミングチャートである。
【図２１】本発明の実施の形態３によるＳＲＡＭモジュールのメモリアレイに設けられたメモリセルの一例を示す説明図である。
【図２２】図２１のメモリアレイにおける動作の一例を示すタイミングチャートである。
【図２３】本発明の実施の形態４によるＳＲＡＭモジュールにおけるメモリアレイに設けられたメモリセルの一例を示す説明図である。
【図２４】図２３のメモリアレイにおける動作の一例を示すタイミングチャートである。
【図２５】図２４の他の例を示すタイミングチャートである。
【図２６】本発明の実施の形態５による半導体集積回路装置の一例を示すブロック図である。
【図２７】図２６の半導体集積回路装置における電源制御回路に設けられた低電圧モード信号を出力する信号固定回路の一例を示す回路図である。
【図２８】図２６の半導体集積回路装置における電源制御回路に設けられた低電圧モード信号を出力する信号固定回路の他の例を示す回路図である。
【図２９】図２６の半導体集積回路装置における電源制御回路に設けられた低電圧モード信号を出力する信号固定回路のさらに他の例を示す回路図である。
【図３０】本発明の実施の形態６による半導体集積回路装置の一例を示すブロック図である。
【図３１】本発明の実施の形態７による半導体集積回路装置の一例を示すブロック図である。
【図３２】本発明の実施の形態８によるリーク種判定回路の構成例を示すブロック図である。
【図３３】図３２のリーク種判定回路に設けられた温度センサの一例を示す説明図である。
【図３４】本発明の他の実施の形態によるＳＲＡＭモジュールに設けられたメモリセルの一例を示す説明図である。
【図３５】本発明の他の実施の形態によるＳＲＡＭモジュールに設けられたメモリセルの他の例を示す説明図である。
【図３６】本発明の実施の形態９による半導体集積回路装置の一例を示すブロック図である。
【発明を実施するための形態】
【００２９】
以下、本発明の実施の形態を図面に基づいて詳細に説明する。なお、実施の形態を説明するための全図において、同一の部材には原則として同一の符号を付し、その繰り返しの説明は省略する。
【００３０】
（実施の形態１）
図１は、本発明の実施の形態１による半導体集積回路装置の一例を示すブロック図、図２は、図１の半導体集積回路装置に設けられたＶＤＤＲレギュレータにおける構成の一例を示す説明図、図３は、図１の半導体集積回路装置に設けられたＡＲＶＳＳレギュレータにおける構成の一例を示す説明図、図４は、図１の半導体集積回路装置に設けられた一方の切り替えスイッチにおける構成の一例を示す説明図、図５は、図１の半導体集積回路装置に設けられた他方の切り替えスイッチにおける構成の一例を示す説明図、図６は、図１の半導体集積回路装置に設けられたＳＲＡＭモジュールにおけるメモリセルの一例を示す説明図、図７は、図１の半導体集積回路装置における動作の一例を示すタイミングチャート、図８は、図７の他の例を示すタイミングチャート、図９は、図１の半導体集積回路装置に設けられたリーク種判定回路の一例を示す説明図、図１０は、図１の半導体集積回路装置における領域にそれぞれ設けられたメモリアレイの説明図、図１１は、図９のリーク種判定回路におけるリーク判定用トランジスタ部のレイアウトの一例を示す説明図、図１２は、図９のリーク種判定回路における一例の構成を示す説明図、図１３は、図９のリーク種判定回路の他の例の構成を示す説明図、図１４は、図９のリーク種判定回路の他の構成例を示す説明図、図１５は、ＮチャネルＭＯＳトランジスタにおけるリーク電流成分の説明図、図１６は、トランジスタにおける各リーク電流成分の比率を示した説明図、図１７は、本発明のリーク低減効果の一例を示した説明図である。
【００３１】
〈実施の形態１の概要〉
本実施の形態の概要は、以下である。
【００３２】
通常動作状態とメモリセル（メモリセルＭＳ）のデータを保持するスタンバイ状態とを有するスタティックメモリ（メモリアレイＭＡ）を備える半導体集積回路装置（半導体集積回路装置１）に関するものである。
【００３３】
メモリセルのＰ型ＭＯＳトランジスタに電源電圧を与えるセル電源電圧線（セル電源線）と、メモリセルのＮ型ＭＯＳトランジスタにソース電圧を与えるセルソース電圧線（セルソース電源線）とを有する。
【００３４】
スタンバイ状態において、スタティックメモリを第１状態と第２状態のいずれの状態にも設定可能で有る。
【００３５】
いずれの状態においても、通常動作状態よりセル電源電圧線の電圧は低く、第１状態では、第２状態より、セル電源電圧線およびセルソース電圧線の電圧が低いものである。
【００３６】
第１状態は例えば、レジュームスタンバイモードでメモリセルにおけるトランジスタのリーク成分がゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも多い状態である。
【００３７】
また、第２状態は例えば、レジュームスタンバイモードでメモリセルにおけるトランジスタのリーク成分がゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも少ない状態である。
【００３８】
以下、上記した概要に基づいて、実施の形態を詳細に説明する。
【００３９】
本実施の形態１において、半導体集積回路装置１は、図１に示すように、領域２〜４、ＶＤＤＲレギュレータ５、ＡＲＶＳＳレギュレータ６、リーク種判定回路７、および電源制御回路８などから構成されている。
【００４０】
また、領域２〜４は、切り替えスイッチ９，１０、論理回路１１、複数のＳＲＡＭモジュール１２、ならびにスイッチ１３，１４からそれぞれ構成されている。ここでの領域とは、ＳＲＡＭモジュールや論理回路が設けられたもので、切り替えスイッチ９や切り替えスイッチ１０に共通に接続された単位である。
【００４１】
また、ＳＲＡＭモジュール１２は、複数のメモリセルが行列状に配列され、ワード線を選択するワード線ドライバやメモリセルのデータを読み出すセンスアンプや、メモリセルにデータを書き込む書き込み回路等を有する。
【００４２】
ＳＲＡＭモジュール１２間では、ワード線およびビット線は分割されている。また、論理回路１１とは、中央処理部であるＣＰＵや任意の機能を実現するロジック回路などが含まれる。
【００４３】
ＶＤＤＲレギュレータ５は、外部入力される電源電圧ＶＤＤの電源線に接続され、電源電圧ＶＤＤからＳＲＡＭモジュール１２や論理回路１１などに供給する電源電圧ＶＤＤＲを生成する。ここで、電源電圧ＶＤＤＲは、外部から入力される電源電圧ＶＤＤよりも低い電圧レベルである。
【００４４】
さらに、ＶＤＤＲレギュレータ５、ＡＲＶＳＳレギュレータ６、リーク種判定回路７、電源制御回路８、切り替えスイッチ９，１０、およびスイッチ１３，１４により、リーク制御部が構成されている。
【００４５】
ＡＲＶＳＳレギュレータ６は、外部入力される基準電圧ＶＳＳの接地線に接続され、電源電圧ＶＤＤからＳＲＡＭモジュール１２におけるメモリセルに供給されるセルソース電源電圧ＡＲＶＳＳを生成する。
【００４６】
電源電圧ＶＤＤは、接地電圧より高い電圧であり、たとえば、１．０Ｖ〜１．５Ｖ程度である。接地線は、通常０Ｖである。
【００４７】
ＶＤＤＲレギュレータ５は、図２に示すように、基準ＶＤＤ電圧変更回路１４７、アンプ４７、およびＰチャネルＭＯＳからなるトランジスタ４８から構成されている。
【００４８】
基準ＶＤＤ電圧変更回路１４７には、リーク判定信号が入力され、リーク判定信号に応じた基準電圧が基準ＶＤＤ電圧変更回路１４７からアンプ４７の正（＋）側入力端子に出力される。
【００４９】
トランジスタ４８の一方の接続部には、電源電圧ＶＤＤが接続されており、該トランジスタ４８のゲートには、アンプ４７の出力部が接続されている。また、トランジスタ４８の他方の接続部には、アンプ４７の負（−）側入力端子が接続されており、この接続部が、ＶＤＤＲレギュレータ５の出力部となる。また、レジュームスタンバイ信号ＲＳに応じても出力が制御される。
【００５０】
ＡＲＶＳＳレギュレータ６は、図３に示すように、基準ＶＳＳ電圧変更回路１４９、アンプ４９、およびＮチャネルＭＯＳからなるトランジスタ５０から構成されている。
【００５１】
基準ＶＳＳ電圧変更回路１４９には、リーク判定信号が入力され、リーク判定信号に応じた基準電圧が基準ＶＳＳ電圧変更回路１４９からアンプ４９の正（＋）側入力端子に出力される。
【００５２】
トランジスタ５０の一方の接続部には、アンプ４９の負（−）側入力端子が接続されており、この接続部がＡＲＶＳＳレギュレータ６の出力部となる。トランジスタ５０のゲートには、アンプ４９の出力部が接続されており、該トランジスタ５０の他方の接続部には、基準電圧ＶＳＳが接続されている。
【００５３】
図１において、リーク種判定部となるリーク種判定回路７は、ＳＲＡＭモジュール１２がレジュームスタンバイモード（メモリセルがデータ保持可能で、通常の読み出しや書き込み動作時の電源電圧より低い電圧であるリテンション電圧ＶＤＲとなり、メモリセルのデータを保持しながらリーク電流を低減するモード）となった際に、メモリセルのリーク成分が、ゲートリークと基板リークの成分との和の電流値の方が多いか、またはチャネルリーク成分の電流値の方が多いかを判定する。
【００５４】
そして、リーク判定信号として、第１の電圧制御部であるＶＤＤＲレギュレータ５、ならびに第２の電圧制御部となるＡＲＶＳＳレギュレータ６にそれぞれ出力する。
【００５５】
電源遮断とは、一般に電源電圧が供給される線と接地電圧が供給される線の間に接続された回路の電流経路がいずれかで遮断されることをいう。
【００５６】
電源制御回路８は、領域２〜４の動作モードに応じて、レジームスタンバイモードであるか否かを示すレジュームスタンバイ信号ＲＳ，ＲＳ１〜ＲＳ３、電源遮断信号ＰＳＷ１〜ＰＳＷ３をそれぞれ出力する。レジュームスタンバイ信号ＲＳは、レジュームスタンバイ信号ＲＳ１〜ＲＳ３の論理和をとった信号であり、ＶＤＤＲレギュレータ５、ＡＲＶＳＳレギュレータ６、およびリーク種判定回路７にそれぞれ出力される。
【００５７】
レジュームスタンバイ信号ＲＳ１〜ＲＳ３は、領域２〜４にそれぞれ出力され、該領域２〜４がレジュームスタンバイモードと通常動作モードとのモード切り替えをそれぞれ行う信号である。
【００５８】
通常動作モードとは、例えばＳＲＡＭモジュール１２からデータの読み出しや書き込みを行う動作を言う。また、通常動作モードにあるとき、通常動作状態という。
【００５９】
電源遮断信号ＰＳＷ１〜ＰＳＷ３は、論理回路１１と基準電圧ＶＳＳが与えられる接地線との間に接続されているスイッチ１３、およびＳＲＡＭモジュール１２と切り替えスイッチ１０の間に接続されているスイッチ１４をそれぞれＯＮ／ＯＦＦする信号であり、通常動作モードと電源遮断モードとを切り替える。
【００６０】
切り替えスイッチ９には、外部入力された電源電圧ＶＤＤが供給されるＶＤＤ電源線、ＶＤＤＲレギュレータ５が生成した電源電圧ＶＤＤＲが与えられるＶＤＤＲ電源線、および論理回路１１、ＳＲＡＭモジュール１２が接続されているセル電源線がそれぞれ接続されている。
【００６１】
切り替えスイッチ９は、電源遮断信号ＰＳＷ１〜ＰＳＷ３に基づいて、セル電源線の接続先をＶＤＤ電源線、または電源電圧ＶＤＤＲが与えられるＶＤＤＲ電源線のいずれかに切り替える。
【００６２】
切り替えスイッチ１０には、基準電圧ＶＳＳが与えられる接地線、ＡＲＶＳＳレギュレータ６が生成したセルソース電源電圧ＡＲＶＳＳが与えられるＡＲＶＳＳ電源線、およびスイッチ１４が接続されたセルソース電源線がそれぞれ接続されている。
【００６３】
切り替えスイッチ１０は、電源遮断信号ＰＳＷ１〜ＰＳＷ３に基づいて、セルソース電源線の接続先を接地線、またはＡＲＶＳＳ電源線のいずれかに切り替える。
【００６４】
切り替えスイッチ９は、図４に示すように、トランジスタ５１〜５４、およびインバータ５５から構成されている。トランジスタ５１，５３はＮチャネルＭＯＳからなり、トランジスタ５２、５４はＰチャネルＭＯＳからなる。これらトランジスタ５１，５２、ならびにトランジスタ５３，５４により、スイッチがそれぞれ構成されている。
【００６５】
トランジスタ５１の一方の接続部、およびトランジスタ５２の一方の接続部には、ＶＤＤ電源線を介して電源電圧ＶＤＤが供給されるように接続されており、トランジスタ５３の一方の接続部、およびトランジスタ５４の一方の接続部には、ＶＤＤＲ電源線を介してＶＤＤＲレギュレータ５からの出力が入力されるように接続されている。
【００６６】
トランジスタ５１の他方の接続部、およびトランジスタ５２の他方の接続部には、トランジスタ５３の他方の接続部、およびトランジスタ５４の他方の接続部がそれぞれ接続されており、この接続部が切り替えスイッチ９の出力部となり、該接続部にセル電源線が接続されている。
【００６７】
トランジスタ５２のゲート、トランジスタ５３のゲート、およびインバータ５５の入力部には、レジューム線を介してレジュームスタンバイ信号ＲＳ１〜ＲＳ３が入力されるように接続されている。
【００６８】
また、インバータ５５の出力部には、トランジスタ５４のゲート、およびトランジスタ５１のゲートがそれぞれ接続されている。
【００６９】
切り替えスイッチ９は、レジュームスタンバイ信号ＲＳｉ（ｉ＝１〜３）の信号に基づいて、スイッチを構成するトランジスタ５１，５２、またはトランジスタ５３，５４のいずれかが導通状態となり、電源電圧ＶＤＤ、または電源電圧ＶＤＤＲのいずれかがセル電源線に出力される。
【００７０】
切り替えスイッチ１０は、図５に示すように、トランジスタ５６〜５９、およびインバータ６０から構成されている。トランジスタ５６，５８はＮチャネルＭＯＳからなり、トランジスタ５７、５９はＰチャネルＭＯＳからなる。これらトランジスタ５６，５７、ならびにトランジスタ５８，５９により、スイッチがそれぞれ構成されている。
【００７１】
トランジスタ５６，５７の一方の接続部には、ＡＲＶＳＳ電源線を介してＡＲＶＳＳレギュレータ６からの出力が入力されるように接続されている。トランジスタ５８，５９の一方の接続部には、接地線を介して基準電圧ＶＳＳが接続されており、トランジスタ５７，５８のゲートには、遮断信号線を介して電源遮断信号ＰＳＷ１〜ＰＳＷ３が入力されるように接続されている。
【００７２】
トランジスタ５６，５７の他方の接続部は、トランジスタ５８，５９の他方の接続部がそれぞれ接続されており、この接続部が切り替えスイッチ１０の出力部となり、セルソース電源線が接続されている。その他の接続構成については、図４の切り替えスイッチ９と同様であるので、説明は省略する。
【００７３】
この場合も、電源遮断信号ＰＳＷｉ（ｉ＝１〜３）に基づいて、トランジスタ５６，５７、またはトランジスタ５８，５９により構成されるスイッチのいずれか一方が導通状態となり、基準電圧ＶＳＳ、あるいはセルソース電源電圧ＡＲＶＳＳのいずれかがセルソース電源線に出力される。
【００７４】
図６は、ＳＲＡＭモジュール１２におけるメモリアレイＭＡに設けられたメモリセルＭＳの一例を示す説明図である。
【００７５】
メモリセルＭＳは、図示するように、トランジスタ１５〜２０から構成されている。トランジスタ１５，１６，１８，２０は、ＮチャネルＭＯＳ(Metal Oxide Semiconductor)からなり、トランジスタ１７，１９は、ＰチャネルＭＯＳからなる。
【００７６】
また、トランジスタ１７，１８、およびトランジスタ１９，２０は、それぞれインバータ構成からなり、これらインバータが２個でラッチ回路を構成する。トランジスタ１５，１６のゲートには、ワード線ＷＬがそれぞれ接続されており、該トランジスタ１５，１６の一方の接続部には、ビット線ＢＬ、および該ビット線ＢＬの反転信号が与えられるビット線／ＢＬがそれぞれ接続されている。
【００７７】
インバータを構成するトランジスタ１７，１９の一方の接続部には、セル電源線がそれぞれ接続されている。トランジスタ１７の他方の接続部には、トランジスタ１５，１８の一方の接続部、およびトランジスタ１９，２０のゲートがそれぞれ接続されている。
【００７８】
トランジスタ１９の他方の接続部には、トランジスタ１６，２０の一方の接続部、およびトランジスタ１７，１８のゲートがそれぞれ接続されている。また、トランジスタ１８，２０の他方の接続部（ソース）には、セルソース電源線が接続されている。
【００７９】
トランジスタ１５，１６，１８，２０におけるバックゲート（ウェル）には、セル基板電源線が接続されており、該セル基板電源線を介してセル基板電源電圧ＶＳＳＲが供給されている。
【００８０】
ＶＤＤ電源線、およびセル基板電源線の間には、ワード線ドライバ６１、およびＮチャネルＭＯＳからなるトランジスタ６２が直列接続された構成からなる。ワード線ドライバ６１は、メモリセルＭＳの選択を行うワード線ＷＬを駆動する。ワード線ドライバ６１には、ワード線ＷＬが接続されており、トランジスタ６２のゲートには、レジュームスタンバイ信号ＲＳ１が入力されるように接続されている。
【００８１】
図７は、半導体集積回路装置１における動作の一例を示すタイミングチャートである。
【００８２】
図７において、上方から下方にかけては、電源制御回路８のレジューム線に供給されるレジュームスタンバイ信号ＲＳ１，ＲＳ２，ＲＳ３，ＲＳ、リーク種判定回路７のリーク判定線に供給されるリーク判定信号、電源制御回路８の電源遮断線に供給される電源遮断信号ＰＳＷ１，ＰＳＷ２，ＰＳＷ３、領域２のＳＲＡＭモジュール１２にセル電源線を介して供給される電源電圧ＶＤＤＲ１、領域２のＳＲＡＭモジュール１２にセルソース電源線を介して供給されるセルソース電源電圧ＡＲＶＳＳ１、セル基板電源線を介してメモリセルのＮＭＯＳトランジスタのバックゲート（ウェル）に供給されるセル基板電源電圧ＶＳＳＲ１を示している。
【００８３】
同様に領域３の各電源線に供給される電源線については、各電源の記号の後に２をつけている。例えばセル電源線に供給される電源はＶＤＤＲ２としている。同様に領域４の各電源線に供給される電源については、各電源の記号の後に３をつけている。
【００８４】
まず、図７の期間Ｔ１において、領域２〜４が通常動作の場合には、レジューム線に印加されるレジュームスタンバイ信号ＲＳ１，ＲＳ２，ＲＳ３，ＲＳは、それぞれＬｏ信号となっており、電源遮断線に印加される電源遮断信号ＰＳＷ１〜ＰＳＷ３は、それぞれＨｉ信号となっている。
【００８５】
また、領域２〜４のセル電源線（電源電圧ＶＤＤＲ１〜ＶＤＤＲ３）には、たとえば、１．０Ｖ〜１．５Ｖ程度の電源電圧ＶＤＤがそれぞれ供給されており、領域２〜４のセルソース電源線（セルソース電源電圧ＡＲＶＳＳ１〜ＡＲＶＳＳ３）には、それぞれ基準電圧ＶＳＳが供給されている。
【００８６】
続いて、領域２が通常動作からレジュームスタンバイモード（たとえば、領域２の内部電圧０．７Ｖ〜０．８Ｖ程度）に移行し、領域４が電源遮断モードに遷移する期間Ｔ２に移行する。領域３は通常動作である。
【００８７】
期間Ｔ１から期間Ｔ２に遷移すると、レジュームスタンバイモードにおいて、リーク種判定回路７は、リーク電流の成分がゲートリーク電流（以下、ゲートリークという）および基板リーク電流（以下、基板リークという）の和の電流値とチャネルリーク電流（以下、チャネルリークという）の電流値とのいずれが多いかを判断する。
【００８８】
この期間Ｔ２では、ゲートリークと基板リークの和の電流値がチャネルリークの電流値より多い場合とする。このように、領域２が通常動作からレジュームスタンバイモードに移行し、ゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも多い状態を第１の状態とする。
【００８９】
そして、第１の状態において、ゲートリークと基板リークの和の電流値が、チャネルリークの電流値よりも多いと判断した場合には、その結果をＬｏ信号のリーク判定信号としてリーク判定線に出力する。
【００９０】
電源制御回路８は、リーク判定信号を受けて、レジューム線にＨｉ信号のレジュームスタンバイ信号ＲＳ，ＲＳ１をそれぞれ出力する。レジュームスタンバイ信号ＲＳが入力されると、ＶＤＤＲレギュレータ５は、電源電圧ＶＤＤよりも低い第１の電圧レベルの電源電圧ＶＤＤＲを生成し、この電源電圧ＶＤＤＲが、ＶＤＤＲ電源線、切り替えスイッチ９、およびセル電源線を介して、ＳＲＡＭモジュール１２にそれぞれ供給される。
【００９１】
なお、ＶＤＤＲレギュレータ５が生成する第１の電圧レベルの電源電圧ＶＤＤＲは、メモリセルＭＳがデータ保持可能な電圧であり、データ保持ができない電圧には下げない。ここでは、たとえば、１Ｖ程度であったものを０．７Ｖ程度に下げる。
【００９２】
このように、電源電圧ＶＤＤよりも低い電圧が、メモリセルＭＳを構成するトランジスタ１７，１９のセル電源として供給されることで、ゲートリーク、基板リーク、チャネルリークが電圧を下げる前よりも下げられる。
【００９３】
また、領域４は、電源遮断モードであるので、スイッチ１３，１４がＯＦＦとなり、セルソース電源線、ならびにセル電源線がソース電源線から切り離される。
【００９４】
その後、期間Ｔ３では、領域２〜４が通常動作となるので、期間Ｔ１と同じ信号状態となる。そして、期間Ｔ４では、再び、領域２が通常動作からレジュームスタンバイモードに移行し、領域４が電源遮断モードに遷移する。
【００９５】
この期間Ｔ４では、チャネルリークの電流値が、ゲートリークと基板リークの和の電流値よりも多い場合とする。ここで、領域２が通常動作からレジュームスタンバイモードに移行し、チャネルリークの電流値がゲートリークと基板リークの和の電流値よりも多い状態を第２の状態とする。
【００９６】
そして、期間Ｔ４のレジュームスタンバイモードにおいて、リーク種判定回路７は、チャネルリークの電流値が、ゲートリークと基板リークとの和の電流値より多いと判断し、その結果をリーク判定線を介してＨｉ信号のリーク判定信号として出力する。
【００９７】
電源制御回路８は、リーク判定信号を受けてＨｉ信号のレジュームスタンバイ信号ＲＳ，ＲＳ１をレジューム線を介してそれぞれ出力する。レジュームスタンバイ信号ＲＳが入力されると、ＶＤＤＲレギュレータ５は、期間Ｔ２の第１の電圧レベルよりも高く、電源電圧ＶＤＤよりも低い第２の電圧レベルの電源電圧ＶＤＤＲを生成し、切り替えスイッチ９、およびセル電源線を介して領域２のＳＲＡＭモジュール１２にそれぞれ供給する。
【００９８】
また、ＡＲＶＳＳレギュレータ６は、レジュームスタンバイ信号ＲＳが入力されると、基準電圧ＶＳＳよりも高い電圧レベルの第１のソース電圧を、切り替えスイッチ１０、スイッチ１４、ならびにセルソース電源線を介して領域２のＳＲＡＭモジュール１２にそれぞれ供給する。
【００９９】
ここで、レジュームスタンバイモードにおいて、電源電圧ＶＤＤＲとセルソース電源電圧ＡＲＶＳＳとの関係は、電源電圧ＶＤＤＲ−セルソース電源電圧ＡＲＶＳＳ＝一定を満たすのが望ましい。
【０１００】
ここで、期間Ｔ２と期間Ｔ４について比較してみる。
【０１０１】
期間Ｔ２では、たとえば、電源電圧ＶＤＤＲ＝０．７Ｖ、セルソース電源電圧ＡＲＶＳＳ＝０Ｖ、ＮＭＯＳトランジスタのウェル電圧（バックゲート電圧ともいう）＝０Ｖとする。 期間Ｔ４では、たとえば、電源電圧ＶＤＤＲ＝０．８５Ｖ、セルソース電源電圧ＡＲＶＳＳ＝０．１５Ｖ、ＮＭＯＳトランジスタのウェル電圧（バックゲート電圧ともいう）＝０Ｖとする。
【０１０２】
ここで、図６のＮＭＯＳトランジスタ１８，２０について検討してみる。
【０１０３】
これらの２つのトランジスタ１８，２０は、ラッチ回路の対となるため、異なる電圧がかかる。
【０１０４】
ここでは例として、図６のトランジスタ１８のドレイン側（図６のノードＡ）がＨｉ信号となり、トランジスタ２０のドレイン側が（図６のノードＢ）がＬｏ信号とする。
【０１０５】
期間Ｔ２では、トランジスタ１８のドレイン−ソース間電圧が０．７Ｖ、 ドレイン−ウェル間電圧が０．７Ｖである。また、トランジスタ２０のゲート−ウェル間電圧が０．７Ｖである。さらに、両方のトランジスタのゲート−ドレイン間電圧が０．７Ｖである。
【０１０６】
一方、期間Ｔ４では、トランジスタ１８のドレイン−ソース間電圧が０．７Ｖ、 ドレイン−ウェル間電圧が０．８５Ｖである。また、トランジスタ２０のゲート−ウェル間電圧が０．８５Ｖである。さらに、両方のトランジスタのゲート−ドレイン間電圧が０．８５Ｖである。
【０１０７】
期間Ｔ２では、期間Ｔ４に比べ、ドレイン−ウェル間電圧、ゲート−ウェル間電圧、およびゲート−ドレイン間電圧が低い。このため、詳細は図１５を用いて後述するが、基板リーク、ゲートリーク（ゲート−ドレイン間およびゲート−ウェル間のリーク）が期間Ｔ４より期間Ｔ２で抑制できる。
【０１０８】
一方、期間Ｔ４では、期間Ｔ２に比べ、ソース電圧が上昇することから、トランジスタのしきい値電圧が上昇する。このため、期間Ｔ２に比べチャネルリークを抑制することができる。
【０１０９】
以上のように、基板リークとゲートリークとの和の電流値がチャネルリークの電流値より多い場合は、期間Ｔ２のように、電源電圧ＶＤＤＲの電圧を下げることがリーク抑制に効果的である。
【０１１０】
一方、基板リークとゲートリークとの和の電流値がチャネルリークの電流値より少ない場合は、期間Ｔ４のように、電源電圧ＶＤＤＲの電圧を下げる量を期間Ｔ２より減らし、ソース電圧線の電圧を上昇されることがリーク抑制に効果的である。
【０１１１】
以上のように、リークの要因により、電圧の与え方を切り替えることで、いずれのリーク要因であっても、ＳＲＡＭモジュール１２の電流を抑制することができる。
【０１１２】
また、図７では、チャネルリークが多い場合に、第２の電圧レベルの電源電圧ＶＤＤＲを生成して供給していたが、たとえば、図８の期間Ｔ４に示すように、通常動作時と同じ電圧レベルの電源電圧ＶＤＤＲを供給し、その代わりに、セルソース電源線に供給されるセルソース電源電圧ＡＲＶＳＳの電圧を第１のソース電圧よりも高い第２のソース電圧にするようにしてもよい。
【０１１３】
この場合も、電源電圧ＶＤＤＲ−セルソース電源電圧ＡＲＶＳＳ＝一定を満たすように、電源電圧ＶＤＤＲから第２のソース電圧を引いた値が一定となるのが望ましい。
【０１１４】
以上では、領域２がレジュームスタンバイモードである場合の例を示した。ゲートリークと基板リークとの和の電流値がチャネルリークの電流値より多い場合の期間Ｔ２と、チャネルリークの電流値がゲートリークと基板リークの和の電流値より多い場合の期間Ｔ４を示した。
【０１１５】
期間によって、リークの大小関係が大きく変わることは、通常半導体装置の温度が変化する等の事情がない限り生じにくい。
【０１１６】
温度変化については、図１６，１７等で説明する。
【０１１７】
図７では、期間Ｔ２と期間Ｔ４で異なる性質を示す場合を便宜上、示したものである。このため、一般には、期間Ｔ２もしくは期間Ｔ４のいずれか一方の状態になることが多い。
【０１１８】
以上のようにリークの大小関係により、メモリセルＭＳの電源線やセルソース線にかける電圧を変えることで、レジュームスタンバイモード時のＳＲＡＭモジュール１２のリーク電流をリーク種（基板リーク＋ゲートリーク、またはチャネルリーク）に応じて減らすことができる。
【０１１９】
また、期間Ｔ２や期間Ｔ４の領域４のように、接地線とセルソース電源線の電流経路のスイッチ１３，１４をＯＦＦにすることで電源を遮断している。これにより、領域４のＳＲＡＭモジュール１２のデータは消失するが、消費電流を減らすことができる。また、論理回路１１のリーク電流も削減できる。
【０１２０】
このように、領域を分割することで、動作不要やデータ消失をしても良い領域の消費電流を抑制することができる。
【０１２１】
また、この例では、論理回路１１とＳＲＡＭモジュール１２で遮断用のスイッチ１３，１４が同じ信号で制御される例を示しているが、それぞれ、別々に制御してもよい。
【０１２２】
このように、領域ごとに、電源を遮断したり、セル電源線やセルソース電源線を制御することで、半導体集積回路装置全体として、動作やデータ保持の必要部分のみに電圧を供給し、他の部分の電圧を遮断や適正化することで、消費電流を減らすことができる。
【０１２３】
図９は、リーク種判定回路７の一例を示す説明図である。
【０１２４】
リーク種判定回路７は、図示するように、トランジスタ２１〜２３、リーク判定用トランジスタ部２４、オペアンプ２５、トランジスタ２６、インバータ２７〜３０、およびフリップフロップ３１から構成されている。
【０１２５】
トランジスタ２１〜２３は、ＰチャネルＭＯＳからなり、トランジスタ２１の一方の接続部には、電源電圧が供給されるように接続されている。トランジスタ２１の他方の接続部には、トランジスタ２２，２３の一方の接続部が接続されている。
【０１２６】
リーク判定用トランジスタ部２４は、ｍ（自然数）個のトランジスタＴＬ１を並列接続した第１のトランジスタ部と、ｎ（自然数）個のトランジスタＴＬ２を並列接続した第２のトランジスタ部とからなる。
【０１２７】
第１のトランジスタ部においては、第１のリーク測定用トランジスタとなるトランジスタＴＬ１の一方の接続部、および該トランジスタＴＬ１の他方の接続部が、トランジスタ２２の他方の接続部にそれぞれ接続されており、トランジスタＴＬ１のゲートが基準電圧ＶＳＳに共通接続されている。
【０１２８】
第２のトランジスタ部においては、第２のリーク測定用トランジスタとなるトランジスタＴＬ２の一方の接続部がトランジスタ２２の他方の接続部にそれぞれ接続されており、該トランジスタＴＬ２の他方の接続部、ならびにゲートが基準電圧ＶＳＳに共通接続されている。
【０１２９】
トランジスタＴＬ１は、ゲートリークと基板リークとのリーク電流を測定するトランジスタであり、トランジスタＴＬ２は、チャネルリークのリーク電流を測定するトランジスタである。
【０１３０】
トランジスタ２２と第１のトランジスタとの接続部には、オペアンプ２５の正（＋）側入力端子が接続されており、トランジスタ２３と第２のトランジスタとの接続部には、オペアンプ２５の負（−）側入力端子が接続されている。
【０１３１】
オペアンプ２５の出力部には、インバータ３０の入力部が接続されており、該インバータ３０の出力部には、フリップフロップ３１の入力端子が接続されている。オペアンプ２５は、トランジスタ２６を介して基準電圧ＶＳＳに接続されている。
【０１３２】
フリップフロップ３１のクロック端子、およびインバータ２９の入力端子には、レジュームスタンバイ信号ＲＳが入力されるように接続されている。インバータ２７〜２９は、直列接続されており、インバータ２７の出力部には、トランジスタ２６のゲートが接続されている。
【０１３３】
トランジスタ２２と第１のトランジスタ部との接続部に流れる電流とトランジスタ２３と第２のトランジスタ部との接続部に流れる電流とは、オペアンプ２５によって電位差に変換され、リーク判定信号として出力される。
【０１３４】
この場合、リーク種判定回路７は、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値よりも多いとＬｏ信号をリーク判定信号として出力し、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値より少ない場合には、Ｈｉ信号をリーク判定信号として出力する。
【０１３５】
また、リーク種判定回路７の第１、および第２のトランジスタ部は、複数ではなく、それぞれ１つのトランジスタＴＬ１，ＴＬ２によって構成するようにしてもよいが、複数のトランジスタＴＬ１、複数のトランジスタＴＬ２を並列接続する構成とすることにより、素子ばらつきなどによる検出誤差を低減することができ、より高精度にリーク種を判定することができる。
【０１３６】
図１０は、領域２〜４にそれぞれ設けられたメモリアレイＭＡのレイアウトの一例を示す説明図であり、図１１は、リーク種判定回路７におけるリーク判定用トランジスタ部２４のレイアウトの一例を示す説明図である。
【０１３７】
メモリアレイＭＡは、図示するように、記憶の最小単位であるメモリセル（図６）が規則正しくアレイ状に並べられている。また、リーク種判定回路７におけるリーク判定用トランジスタ部２４は、図１１に示すように、図１０で示したメモリセルＭＳが、たとえば、２列に配列されたレイアウトとなっている。
【０１３８】
図１１のメモリセルＭＳにおいて、左から右にかけて、図６のトランジスタ１５、トランジスタ１７、トランジスタ１９、およびトランジスタ１６がそれぞれレイアウトされている。
【０１３９】
右側に一列に配置されているメモリセルＭＳのトランジスタ１５，１６をトランジスタＴＬ１として用い、右側に一列に配置されているメモリセルＭＳのトランジスタ１５，１６をトランジスタＴＬ２として用いる構成とする。
【０１４０】
このように、メモリセルＭＳと同じレイアウトのトランジスタを用いることによって、電気的特性のずれなどを大幅に低減することができる。
【０１４１】
図１２〜図１４は、図９のリーク種判定回路７における他の例を示す説明図である。
【０１４２】
図１２では、リーク種判定回路７が、リーク判定用トランジスタ部２４、オペアンプ２５、トランジスタ２６、インバータ２７〜３０、およびフリップフロップ３１から構成されている。
【０１４３】
また、リーク判定用トランジスタ部２４は、ゲートリーク、および基板リークのリーク電流を測定する複数のトランジスタＴＬ１と、チャネルリークのリーク電流を測定する複数のトランジスタＴＬ２とから構成されている。
【０１４４】
トランジスタＴＬ１の一方の接続部、および該トランジスタＴＬ１の他方の接続部には、電源電圧が供給されるようにそれぞれ接続されており、トランジスタＴＬ２のゲート、および該トランジスタＴＬ２の他方の接続部には、基準電圧ＶＳＳが接続されている。
【０１４５】
トランジスタＴＬ１のゲートとトランジスタＴＬ２の一方の接続部とは、共通接続されて、オペアンプ２５の負（−）側入力端子に接続されている。このオペアンプ２５の正（＋）側入力端子には、基準電圧ＶＲＥＦが入力されるように接続されている。その他の接続構成については、図９と同様となっている。
【０１４６】
オペアンプ２５は、基準電圧ＶＲＥＦとリーク判定用トランジスタ部２４の電圧との電圧レベルによってリーク種を判定する。たとえば、基準電圧ＶＲＥＦよりもリーク判定用トランジスタ部２４から出力される電圧が高い場合には、チャネルリークの電流値が、ゲートリークと基板リークと和の電流値よりも多いと判定する。
【０１４７】
また、基準電圧ＶＲＥＦよりもリーク判定用トランジスタ部２４から出力される電圧が低い場合には、ゲートリークと基板リークと和の電流値が、チャネルリークの電流値よりも多いと判定する。
【０１４８】
図１３において、リーク種判定回路７は、リーク判定用トランジスタ部２４、オペアンプ２５、トランジスタ２６、インバータ２７〜３０、フリップフロップ３１、および定電流源３２から構成されている。
【０１４９】
リーク判定用トランジスタ部２４は、ゲートリーク、および基板リークのリーク電流を測定する複数のトランジスタＴＬ１から構成されており、トランジスタＴＬ１の一方の接続部、および該トランジスタＴＬ１の他方の接続部には、電源電圧が供給されるようにそれぞれ接続されており、該トランジスタＴＬ１のゲートには、定電流源３２が接続されている。
【０１５０】
オペアンプ２５の負（−）側入力端子には、該トランジスタＴＬ１のゲートと定電流源３２との接続部が接続されており、該オペアンプ２５の正（＋）側入力端子には、基準電圧ＶＲＥＦが入力されるように接続されている。その他の接続構成については、図９と同様となっている。
【０１５１】
この場合、オペアンプ２５は、基準電圧ＶＲＥＦとリーク判定用トランジスタ部２４の電圧とを比較し、基準電圧ＶＲＥＦよりもリーク判定用トランジスタ部２４の出力電圧が高い場合に、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値よりもが多くなったかを判定する。
【０１５２】
図１４では、リーク種判定回路７が、リーク判定用トランジスタ部２４、オペアンプ２５、トランジスタ２６、インバータ２７〜３０、フリップフロップ３１，および定電流源３３から構成されている。
【０１５３】
リーク判定用トランジスタ部２４は、チャネルリークのリーク電流を測定する複数のトランジスタＴＬ２から構成されている。トランジスタＴＬ２の一方の接続部には、定電流源３３が接続されており、該トランジスタＴＬ２の他方の接続部、およびゲートには、基準電圧ＶＳＳがそれぞれ接続されている。
【０１５４】
オペアンプ２５の正（＋）側入力端子には、基準電圧ＶＲＥＦが入力されるように接続されており、該オペアンプ２５の負（−）側入力端子には、該トランジスタＴＬ２の一方の接続部と定電流源３３との接続部が接続されている。
【０１５５】
そして、オペアンプ２５は、基準電圧ＶＲＥＦとリーク判定用トランジスタ部２４の電圧とを比較し、リーク判定用トランジスタ部２４から出力される電圧が基準電圧ＶＲＥＦよりも高くなると、チャネルリークが多くなったと判定する。
【０１５６】
図１５は、ＮチャネルＭＯＳからなるトランジスタＴにおけるリーク電流成分の説明図である。
【０１５７】
トランジスタＴには、上述したように、チャネルリーク、ゲートリーク、ならびに基板リークのリーク電流成分を有している。
【０１５８】
図示するように、トランジスタＴにおいて、チャネルリークは、ドレインＤからソースＳに流れるリーク電流であり、ゲートリークは、ドレインＤからゲートＧに流れるリーク電流である。また、基板リークは、ドレインＤから半導体基板に流れるリーク電流である。電圧の印加条件は異なるが、ＰチャネルＭＯＳトランジスタも同様である。
【０１５９】
図１６は、トランジスタＴにおける各リーク電流成分の比率を示した説明図である。
【０１６０】
メモリセルＭＳには、このトランジスタが複数用いられることから、メモリアレイでのリーク電流の比率と考えることができる。なお、室温とは、おおよそ２５℃であり、高温とはおおよそ１２５℃である。
【０１６１】
この図１６では、室温時のトランジスタＴにおけるチャネルリークを１としており、同じく室温では、ゲートリークが０．３で、基板リークが１．５となっている。また、高温時には、チャネルリークが室温時の約１００倍となる１００となり、基板リークは、室温時の１．５から５に上昇している。
【０１６２】
また、図１７は、本発明のリーク低減効果の一例を示した説明図である。
【０１６３】
図１７においては、セル電源線を介して供給される電源電圧ＶＤＤＲのみを電圧制御（ＶＤＤ制御）した際のリーク電流を１としている。本発明（本方式）の場合、室温では、電源電圧ＶＤＤＲを電圧制御した場合と同じであるが、高温時になると、リーク電流の低減率は、電源電圧ＶＤＤＲの電圧制御をした場合の約１／２となっている。
【０１６４】
さらに、室温では、セルソース電源電圧ＡＲＶＳＳの電圧制御のみを行った場合に１．５となるが、本発明を適用した場合には、上記したようにリーク電流が１となり、室温、高温のいずれの場合においても、リーク電流を低減することが可能となる。
【０１６５】
それにより、本実施の形態１によれば、チャネルリークの電流値、またはゲートリークと基板リークとの和の電流値のいずれのリーク電流成分が大きくなっても、リーク種に応じてリーク電流を大幅に低減することができるので、半導体集積回路装置１の低消費電力化を実現することができる。
【０１６６】
また、本実施の形態１では、セルソース電源電圧ＡＲＶＳＳを生成するＡＲＶＳＳレギュレータ６を設けた構成として図３のものを示したが、このような高精度なセルソース電源電圧ＡＲＶＳＳを生成するレギュレータを用いずに、たとえば、ダイオード接続ＭＯＳトランジスタなどを用いたセルソース電源電圧ＡＲＶＳＳを生成する電源回路を領域２〜４の各ＳＲＡＭモジュール１２にそれぞれ設ける構成としてもよい。
【０１６７】
（実施の形態２）
図１８は、本発明の実施の形態２による半導体集積回路装置の一例を示すブロック図、図１９は、図１８の半導体集積回路装置におけるＳＲＡＭモジュールに設けられたメモリセルの一例を示す説明図、図２０は、図１８の半導体集積回路装置における動作の一例を示すタイミングチャートである。
【０１６８】
〈実施の形態２の概要〉
実施の形態２の概要は、以下である。主に実施の形態１との差異で示す。
【０１６９】
メモリセルのＮ型ＭＯＳトランジスタのバックゲートにバックゲート電圧を与えるバックゲート電圧線（セル基板電源線）を有する。
【０１７０】
スタンバイ状態において、スタティックメモリを第３状態と第４状態のいずれの状態にも設定可能で有る。
【０１７１】
第３状態では、セルソース電圧線とバックゲート電圧線の電圧は等しく、接地電圧より高く、第４状態では、バックゲート電圧線（基板電源線）の電圧が接地電圧以上であり、セルソース電圧線より低いものである。
【０１７２】
第３状態は、例えばレジュームスタンバイモードで、ゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも多い状態である。第４状態は、例えばレジュームスタンバイモードで、ゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも少ない状態である。
【０１７３】
以下、上記した概要に基づいて、実施の形態を詳細に説明する。
【０１７４】
本実施の形態２において、半導体集積回路装置１は、図１８に示すように、領域２〜４、ＡＲＶＳＳレギュレータ６、リーク種判定回路７、電源制御回路８、およびＶＳＳＲレギュレータ３４から構成されており、前記実施の形態１の図１と異なるところは、ＶＤＤＲレギュレータの代わりに、ＶＳＳＲレギュレータ３４が設けられている点である。
【０１７５】
ＶＳＳＲレギュレータ３４には、電源制御回路８からレジューム線を介して出力されるレジュームスタンバイ信号ＲＳ、ならびにリーク種判定回路７のリーク判定線を介して出力されるリーク判定信号がそれぞれ入力されるように接続されている。
【０１７６】
また、ＶＳＳＲレギュレータ３４は、ＶＳＳＲ電源線を介して領域２〜４にそれぞれ設けられている切り替えスイッチ９にそれぞれ接続されている。切り替えスイッチ９は、レジュームスタンバイ信号ＲＳ１〜ＲＳ３に基づいて、基準電圧ＶＳＳとＶＳＳＲレギュレータ３４が生成した第３の電圧となるセル基板電源電圧ＶＳＳＲとを切り替え、スイッチ１４、およびセル基板電源線を介してＳＲＡＭモジュール１２に出力する。
【０１７７】
切り替えスイッチ９とＳＲＡＭモジュール１２、および論理回路１１との間には、スイッチ１３がそれぞれ接続されている。このスイッチ１３は、電源制御回路８から電源遮断線を介して出力される電源遮断信号ＰＳＷ１〜ＰＳＷ３に基づいて、それぞれＯＮ／ＯＦＦする。その他の接続構成については、図１と同様となっている。
【０１７８】
図１９は、図１８に示す半導体集積回路装置１におけるＳＲＡＭモジュール１２に設けられたメモリアレイＭＡに設けられたメモリセルＭＳの一例を示す説明図である。
【０１７９】
トランジスタ１７，１９の一方の入力部、およびバックゲートには、ＶＤＤ電源線を介して電源電圧ＶＤＤが供給されるように接続されており、トランジスタ１５，１６，１８，２０のバックゲート（トランジスタが形成されたウェル）には、セル基板電源線が接続されている。
【０１８０】
この場合、メモリセルＭＳのトランジスタ１７，１９に供給される電源電圧ＶＤＤの電圧レベルは変化せず、トランジスタ１５，１６，１８，２０のバックゲート（トランジスタが形成されたウェル）に供給されるセル基板電源電圧ＶＳＳＲを変化させることが、図６と異なる点である。
【０１８１】
また、メモリセルＭＳのその他の接続構成、ワード線ドライバ６１、およびＮチャネルＭＯＳからなるトランジスタ６２については、図６と同様の接続構成となっている。
【０１８２】
図２０は、図１８の半導体集積回路装置１における動作の一例を示すタイミングチャートである。
【０１８３】
図２０において、上方から下方にかけては、電源制御回路８のレジューム線を介して出力されるレジュームスタンバイ信号ＲＳ１，ＲＳ２，ＲＳ３，ＲＳ、リーク種判定回路７のリーク判定線を介して出力されるリーク判定信号、電源制御回路８から電源遮断線を介して出力される電源遮断信号ＰＳＷ１，ＰＳＷ２，ＰＳＷ３、セルソース電源線を介して領域２のＳＲＡＭモジュール１２に供給されるセルソース電源電圧ＡＲＶＳＳ１、セル基板電源線を介して領域２のＳＲＡＭモジュール１２に供給されるセル基板電源電圧ＶＳＳＲ１、セルソース電源線を介して領域３のＳＲＡＭモジュール１２に供給されるセルソース電源電圧ＡＲＶＳＳ２／セルソース電源線を介して領域３のＳＲＡＭモジュール１２に供給されるセル基板電源電圧ＶＳＳＲ２、ならびにセルソース電源線を介して領域４のＳＲＡＭモジュール１２に供給されるセルソース電源電圧ＡＲＶＳＳ３／セル基板電源線を介して領域４のＳＲＡＭモジュール１２に供給されるセル基板電源電圧ＶＳＳＲ３の信号タイミングをそれぞれ示している。
【０１８４】
なお、図２０においても、領域２がレジュームスタンバイモードである場合の例であり、期間Ｔ２では、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値より大きく、期間Ｔ４では、チャネルリークの電流値がゲートリークと基板リークの和の電流値より多い場合を示している。
【０１８５】
この図２０では、期間Ｔ２と期間Ｔ４で異なる性質を示す場合を便宜上、示したものであり、期間によって、リークの大小関係が大きく変わることは通常なく、一般には、期間Ｔ２もしくは期間Ｔ４のいずれか一方の状態になる。
【０１８６】
まず、図２０の期間Ｔ１は、領域２〜４が通常動作をしている期間であり、この期間Ｔ１では、レジュームスタンバイ信号ＲＳ１，ＲＳ２，ＲＳ３，ＲＳが供給されるレジューム線は、それぞれＬｏ信号となっており、電源遮断信号ＰＳＷ１〜ＰＳＷ３が供給される電源遮断線は、それぞれＨｉ信号となっている。
【０１８７】
また、領域２〜４のセルソース電源線には、セルソース電源電圧ＡＲＶＳＳとして、基準電圧ＶＳＳがそれぞれ供給されており、領域２〜４の各セルソース電源線には、セル基板電源電圧ＶＳＳＲとして基準電圧ＶＳＳが供給されている。
【０１８８】
続いて、領域２が通常動作からレジュームスタンバイモードに移行し、領域４が電源遮断モードに遷移する期間Ｔ２に移行すると、レジュームスタンバイモードにおいて、リーク種判定回路７は、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値よりも多いか否か判断する。
【０１８９】
この期間Ｔ２では、前述したように、ゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも多いので、その判断結果としてＬｏ信号のリーク判定信号をリーク判定線に出力する。
【０１９０】
ここで、領域２が通常動作からレジュームスタンバイモードに移行し、ゲートリークと基板リークの和の電流値がチャネルリークの電流値よりも多い状態を第３状態とする。
【０１９１】
リーク判定信号を受けて、電源制御回路８は、Ｈｉ信号のレジュームスタンバイ信号ＲＳ，ＲＳ１をそれぞれレジューム線に供給する。レジュームスタンバイ信号ＲＳが入力されると、ＶＳＳＲレギュレータ３４は、ＶＳＳＲ電源線、切り替えスイッチ９、スイッチ１３、およびセル基板電源線を介してセル基板電源電圧ＶＳＳＲを領域２のＳＲＡＭモジュール１２に供給する。
【０１９２】
ＡＲＶＳＳレギュレータ６は、基準電圧ＶＳＳよりも高い電圧レベルのセルソース電源電圧ＡＲＶＳＳを生成し、ＡＲＶＳＳ電源線、切り替えスイッチ１０、スイッチ１４、およびセルソース電源線を介して領域２のＳＲＡＭモジュール１２に供給する。
【０１９３】
ここで、セル基板電源電圧ＶＳＳＲ１とセルソース電源電圧ＡＲＶＳＳ１とは、略同じ電圧レベルとする。
【０１９４】
また、領域４は、電源遮断モードとなっているので、スイッチ１３，１４がＯＦＦとなり、セルソース電源線、およびセル基板電源線をソース電源線から遮断し、該領域４の論理回路１１、ならびにＳＲＡＭモジュール１２の電流経路を遮断する。
【０１９５】
期間Ｔ３では、領域２〜４が通常動作となるので、期間Ｔ１と同じ信号状態となる。そして、期間Ｔ４では、再び、領域２が通常動作からレジュームスタンバイモードに移行し、領域４が電源遮断モードに遷移する。
【０１９６】
このとき、レジュームスタンバイモードにおいて、リーク種判定回路７は、リーク電流の成分として、チャネルリークの電流値が、ゲートリークと基板リークとの和の電流値よりも多いか否かを判断する。
【０１９７】
この期間Ｔ４では、チャネルリークの電流値が、ゲートリークと基板リークとの和の電流値よりも多いので、リーク種判定回路７は、その判断結果としてＨｉ信号のリーク判定信号をリーク判定線に出力する。ここで、領域２が通常動作からレジュームスタンバイモードに移行し、チャネルリークの電流値がゲートリークと基板リークの和の電流値よりも多い状態を第４状態とする。
【０１９８】
電源制御回路８は、リーク判定信号を受けて、Ｈｉ信号のレジュームスタンバイ信号ＲＳ，ＲＳ１をレジューム線を介してそれぞれ出力する。レジュームスタンバイ信号ＲＳ、およびリーク判定信号が入力されると、ＡＲＶＳＳレギュレータ６は、期間Ｔ２と同じ程度の電圧レベルからなるセルソース電源電圧ＡＲＶＳＳを生成し、切り替えスイッチ１０、スイッチ１４、ならびにセルソース電源線を介して領域２のＳＲＡＭモジュール１２にそれぞれ供給する。
【０１９９】
また、ＶＳＳＲレギュレータ３４は、レジュームスタンバイ信号ＲＳ、およびリーク判定信号が入力されると、基準電圧ＶＳＳよりも高く、セルソース電源電圧ＡＲＶＳＳよりも低い電圧レベルのセル基板電源電圧ＶＳＳＲを生成し、切り替えスイッチ９、スイッチ１３、およびセル基板電源線を介して領域２のＳＲＡＭモジュール１２に供給する。
【０２００】
この場合、ＶＳＳＲレギュレータ３４が生成するセル基板電源電圧ＶＳＳＲは、ＡＲＶＳＳレギュレータ６が生成するセルソース電源電圧ＡＲＶＳＳよりも低い電圧レベルとなっている。
【０２０１】
このように、基板リークとゲートリークとの和の電流値がチャネルリークの電流値より多い場合は、セル基板電源電圧ＶＳＳＲ、およびセルソース電源電圧ＡＲＶＳＳの電圧を上げることにより、期間Ｔ２では、期間Ｔ４に比べ、ドレイン−ウェル間電圧、ゲート−ウェル間電圧、およびゲート−ドレイン間電圧を低くすることができる。
【０２０２】
また、基板リークとゲートリークとの和の電流値がチャネルリークの電流値より少ない場合は、セル基板電源電圧ＶＳＳＲをセルソース電源電圧ＡＲＶＳＳよりも低い電圧レベルとすることにより、期間Ｔ４では、期間Ｔ２に比べ、トランジスタのしきい値電圧を上昇させることができる。
【０２０３】
それにより、本実施の形態２においても、チャネルリークの電流値、またはゲートリークと基板リークとの和の電流値のいずれのリーク電流成分が大きくなっても、リーク電流を大幅に低減することができるので、半導体集積回路装置１を低消費電力化することができる。
【０２０４】
また、本実施の形態２においても、図１８に示すようなＶＳＳＲレギュレータ３４を設けた構成とした。
【０２０５】
しかし、該ＶＳＳＲレギュレータ３４のような高精度な電圧を生成する電源回路を設けずに、たとえば、セルソース電源電圧ＡＲＶＳＳを生成する電源回路を、ダイオード接続ＭＯＳトランジスタなどを用いた簡単な回路構成からなる電源回路によって構成し、領域２〜４の各ＳＲＡＭモジュール１２にそれぞれ設けるようにしてもよい。
【０２０６】
（実施の形態３）
図２１は、本発明の実施の形態３によるＳＲＡＭモジュールのメモリアレイに設けられたメモリセルの一例を示す説明図、図２２は、図２１のメモリアレイにおける動作の一例を示すタイミングチャートである。
【０２０７】
前記実施の形態１では、ＶＤＤＲレギュレータ５とＡＲＶＳＳレギュレータ６を設け、また、前記実施の形態２においては、ＶＳＳＲレギュレータ３４とＡＲＶＳＳレギュレータ６とをそれぞれ設けた構成とした。
【０２０８】
本実施の形態３では、ＶＤＤＲレギュレータ５、およびアレイ電源電圧ＡＲＶＤＤを生成するＡＲＶＤＤレギュレータ３５を備えた構成となっている。
【０２０９】
図２１は、ＳＲＡＭモジュール１２に備えられたメモリアレイＭＡに設けられたメモリセルＭＳの一例を示す説明図である。
【０２１０】
トランジスタ１７，１９のバックゲート（トランジスタが形成されたウェル）には、ＶＤＤＲレギュレータ５が生成した電源電圧ＶＤＤＲがセル電源線を介して供給されるように接続されている。
【０２１１】
トランジスタ１７，１９の一方の入力部には、アレイ電源線を介してＡＲＶＤＤレギュレータ３５が生成するアレイ電源電圧ＡＲＶＤＤが供給されるように接続されている。また、トランジスタ１８，２０の一方の接続部、およびトランジスタ１５，１６，１８，２０のバックゲート（ウェル）には、セル基板電源線が接続されている。また、メモリセルＭＳのその他の接続構成、ワード線ドライバ６１、およびＮチャネルＭＯＳからなるトランジスタ６２については、図６と同様の接続構成となっている。
【０２１２】
図２２は、図２１のメモリアレイＭＡにおける動作の一例を示すタイミングチャートである。
【０２１３】
図２２において、上方から下方にかけては、電源制御回路８（図１）から出力されるレジュームスタンバイ信号ＲＳ、リーク種判定回路７（図１）からリーク判定線を介して出力されるリーク判定信号、ＶＤＤＲレギュレータ５からセル電源線を介して出力される電源電圧ＶＤＤＲ、ＡＲＶＤＤレギュレータ３５からアレイ電源線を介して出力されるアレイ電源電圧ＡＲＶＤＤの信号タイミングをそれぞれ示している。
【０２１４】
まず、図２２において、ＳＲＡＭモジュール１２が通常動作している期間Ｔ１では、レジュームスタンバイ信号ＲＳがＬｏ信号となっており、電源電圧ＶＤＤＲ、アレイ電源電圧ＡＲＶＤＤがそれぞれ供給されている。
【０２１５】
その後、ＳＲＡＭモジュール１２が通常動作からレジュームスタンバイモードに移行する期間Ｔ２では、レジュームスタンバイモードにおいて、リーク種判定回路７が、リーク電流の成分として、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値よりも多いと判断し、その結果をＬｏ信号のリーク判定信号として出力する。
【０２１６】
ＶＤＤＲレギュレータ５、およびＡＲＶＤＤレギュレータ３５は、Ｈｉ信号のレジュームスタンバイ信号ＲＳ、およびＬｏ信号のリーク判定信号がそれぞれ入力される。これら入力された信号に基づいて、ＶＤＤＲレギュレータ５、ならびにＡＲＶＤＤレギュレータ３５は、通常動作時（期間Ｔ１）よりも電圧レベルを下げた電源電圧ＶＤＤＲ、およびアレイ電源電圧ＡＲＶＤＤをそれぞれ生成し、ＳＲＡＭモジュール１２に供給する。このとき、電源電圧ＶＤＤＲとアレイ電源電圧ＡＲＶＤＤとの電圧レベルは、略同程度とする。
【０２１７】
続いて、ＳＲＡＭモジュール１２が期間Ｔ３の通常動作から、レジュームスタンバイモードに移行する期間Ｔ４では、レジュームスタンバイモードにおいて、リーク種判定回路７が、ゲートリークと基板リークとの和の電流値よりもチャネルリークの電流値が多いと判断し、その結果をＨｉ信号のリーク判定信号として出力する。
【０２１８】
ＶＤＤＲレギュレータ５、およびＡＲＶＤＤレギュレータ３５は、Ｈｉ信号のレジュームスタンバイ信号ＲＳ、およびＨｉ信号のリーク判定信号がそれぞれ入力される。これら入力された信号に基づいて、ＶＤＤＲレギュレータ５、ならびにＡＲＶＤＤレギュレータ３５は、通常動作時（期間Ｔ３）よりも電圧レベルを下げた電源電圧ＶＤＤＲ、およびアレイ電源電圧ＡＲＶＤＤをそれぞれ生成し、ＳＲＡＭモジュール１２に供給する。
【０２１９】
このとき、ＡＲＶＤＤレギュレータ３５は、電源電圧ＶＤＤＲよりも電圧レベルが低くなるようにアレイ電源電圧ＡＲＶＤＤを調整する。
【０２２０】
また、ここでは、電源電圧ＶＤＤＲ、およびアレイ電源電圧ＡＲＶＤＤの電圧レベルを下げ、アレイ電源電圧ＡＲＶＤＤの電圧レベルは、電源電圧ＶＤＤＲよりも低い電圧としたが、期間Ｔ４において、電源電圧ＶＤＤＲの電圧レベルを下げずに、期間Ｔ３と同様の電圧レベルとしてもよい。
【０２２１】
ここでも、期間Ｔ２では、セル基板電源電圧ＶＳＳＲ、およびセルソース電源電圧ＡＲＶＳＳの電圧を上げることにより、期間Ｔ４に比べてドレイン−ウェル間電圧、ゲート−ウェル間電圧、およびゲート−ドレイン間電圧を低くすることができ、期間Ｔ４では、セル基板電源電圧ＶＳＳＲをセルソース電源電圧ＡＲＶＳＳよりも低い電圧レベルとすることにより、期間Ｔ２に比べてトランジスタのしきい値電圧を上昇させることができる。
【０２２２】
それにより、本実施の形態３においても、チャネルリークの電流値、またはゲートリークと基板リークとの和の電流値のいずれのリーク電流成分が大きくなっても、リーク電流を大幅に低減することができるので、半導体集積回路装置１を低消費電力化することができる。
【０２２３】
さらに、本実施の形態３においても、ＡＲＶＤＤレギュレータ３５を設けた構成としたが、該ＡＲＶＤＤレギュレータ３５のような高精度な電圧を生成する電源回路を設けずに、アレイ電源電圧ＡＲＶＤＤを生成する電源回路を、たとえば、ダイオード接続ＭＯＳトランジスタなどを用いた簡単な回路構成からなる電源回路とし、この電源回路を領域２〜４の各ＳＲＡＭモジュール１２にそれぞれ設ける構成としてもよい。
【０２２４】
（実施の形態４）
図２３は、本発明の実施の形態４によるＳＲＡＭモジュールにおけるメモリアレイに設けられたメモリセルの一例を示す説明図、図２４は、図２３のメモリアレイにおける動作の一例を示すタイミングチャート、図２５は、図２４の他の例を示すタイミングチャートである。
【０２２５】
本実施の形態４では、前記実施の形態３のＶＤＤＲレギュレータ５の代わりに、ＶＳＳＲレギュレータ３４を設けた構成となっている。
【０２２６】
図２３は、ＳＲＡＭモジュール１２に備えられたメモリアレイＭＡに設けられたメモリセルＭＳの一例を示す説明図である。
【０２２７】
トランジスタ１７，１９の一方の接続部にはＡＲＶＤＤレギュレータ３５が生成したアレイ電源電圧ＡＲＶＤＤがアレイ電源線を介して供給されるように接続されており、トランジスタ１８，２０の他方の接続部、トランジスタ１５，１６，１８，２０のバックゲート（トランジスタが形成されるウェル）には、ＶＳＳＲレギュレータ３４が生成したセル基板電源電圧ＶＳＳＲがセル基板電源線を介して供給されるように接続されている。また、トランジスタ１７，１９のバックゲートには、電源電圧ＶＤＤが供給されるように接続されている。
【０２２８】
メモリセルＭＳのその他接続構成、ワード線ドライバ６１、およびＮチャネルＭＯＳからなるトランジスタ６２については、図６と同様の接続構成となっている。
【０２２９】
図２４は、図２３のメモリアレイＭＡにおける動作の一例を示すタイミングチャートである。
【０２３０】
図２４において、上方から下方にかけては、電源制御回路８（図１）からレジューム線を介して出力されるレジュームスタンバイ信号ＲＳ、リーク種判定回路７（図１）からリーク判定線を介して出力されるリーク判定信号、ＡＲＶＤＤレギュレータ３５からアレイ電源線を介して出力されるアレイ電源電圧ＡＲＶＤＤ、およびＶＳＳＲレギュレータ３４からセル基板電源線を介して出力されるセル基板電源電圧ＶＳＳＲの信号タイミングをそれぞれ示している。
【０２３１】
まず、図２４において、ＳＲＡＭモジュール１２が通常動作している期間Ｔ１では、レジュームスタンバイ信号ＲＳがＬｏ信号となっている。ＳＲＡＭモジュール１２が通常動作からレジュームスタンバイモードに移行する期間Ｔ２では、リーク種判定回路７が、リーク電流の成分において、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値よりも多いか否かを判断する。リーク種判定回路７は、ゲートリークと基板リークとの和の電流値がチャネルリークの電流値よりも多いと判断すると、その結果をＬｏ信号のリーク判定信号としてリーク判定線を介して出力する。
【０２３２】
それを受けて、ＶＳＳＲレギュレータ３４は、基準電圧ＶＳＳよりも高い電圧レベルのセル基板電源電圧ＶＳＳＲをセル基板電源線を介して、ＳＲＡＭモジュール１２に出力する。
【０２３３】
また、ＳＲＡＭモジュール１２が期間Ｔ３の通常動作から、レジュームスタンバイモードに移行する期間Ｔ４では、レジュームスタンバイモードにおいて、リーク種判定回路７が、ゲートリークと基板リークとの和の電流値よりもチャネルリークの電流値が多いか否かを判断する。
【０２３４】
リーク種判定回路７は、ゲートリークと基板リークとの和の電流値よりもチャネルリークの電流値が多いと判断すると、その結果をリーク判定線からＨｉ信号のリーク判定信号として出力する。
【０２３５】
それを受けて、ＡＲＶＤＤレギュレータ３５は、アレイ電源電圧ＡＲＶＤＤの電圧レベルを通常動作時よりも下げるように生成し、アレイ電源線を介してＳＲＡＭモジュール１２に供給する。
【０２３６】
また、図２５は、図２４の他の例を示すタイミングチャートである。
【０２３７】
この場合、期間Ｔ１〜Ｔ３は、図２４と同様であるが、ＳＲＡＭモジュール１２が期間Ｔ３の通常動作から、レジュームスタンバイモードに移行する期間Ｔ４では、ＡＲＶＤＤレギュレータ３５が、アレイ電源電圧ＡＲＶＤＤの電圧レベルを電源電圧ＶＤＤよりも下げるように生成し、アレイ電源線を介してＳＲＡＭモジュール１２に供給すると共に、ＶＳＳＲレギュレータ３４が基準電圧ＶＳＳよりも高い電圧レベルのセル基板電源電圧ＶＳＳＲを生成し、セル基板電源線を介してＳＲＡＭモジュール１２に供給する。
【０２３８】
ここでも、レジュームスタンバイモードにおいて、アレイ電源電圧ＡＲＶＤＤとセル基板電源電圧ＶＳＳＲとの関係は、アレイ電源電圧ＡＲＶＤＤ−セル基板電源電圧ＶＳＳＲ＝一定を満たすものとする。
【０２３９】
このように、リーク成分の種類に応じて、アレイ電源電圧ＡＲＶＤＤ、およびセル基板電源電圧ＶＳＳＲの電圧レベルを調節することにより、メモリセルＭＳのリーク電流を低減することができる。
【０２４０】
それにより、本実施の形態４においても、チャネルリークの電流値、またはゲートリークと基板リークとの和の電流値のいずれのリーク電流成分が大きくなっても、リーク電流を大幅に低減することができるので、半導体集積回路装置１を低消費電力化することができる。
【０２４１】
さらに、本実施の形態４においても、ＡＲＶＤＤレギュレータ３５を設けた構成としたが、該ＡＲＶＤＤレギュレータ３５のような高精度な電圧を生成する電源回路を設けずに、たとえば、アレイ電源電圧ＡＲＶＤＤを生成するダイオード接続ＭＯＳトランジスタなどを用いた簡単な回路構成の電源回路を、領域２〜４の各ＳＲＡＭモジュール１２にそれぞれ設ける構成としてもよい。
【０２４２】
（実施の形態５）
図２６は、本発明の実施の形態５による半導体集積回路装置の一例を示すブロック図、図２７は、図２６の半導体集積回路装置における電源制御回路に設けられた低電圧モード信号を出力する信号固定回路の一例を示す回路図、図２８は、図２６の半導体集積回路装置における電源制御回路に設けられた低電圧モード信号を出力する信号固定回路の他の例を示す回路図、図２９は、図２６の半導体集積回路装置における電源制御回路に設けられた低電圧モード信号を出力する信号固定回路のさらに他の例を示す回路図である。
【０２４３】
本実施の形態５において、半導体集積回路装置１は、図２６に示すように、領域２〜４、ＶＤＤＲレギュレータ５、ＡＲＶＳＳレギュレータ６、および電源制御回路８などから構成されており、前記実施の形態１の図１におけるリーク種判定回路７が削除されている。
【０２４４】
また、電源制御回路８からは、低電圧モード信号ＬＶＭがモード信号線を介してＶＤＤＲレギュレータ５、およびＡＲＶＳＳレギュレータ６にそれぞれ出力されるように接続されている。この低電圧モード信号ＬＶＭは、Ｈｉ信号、またはＬｏ信号のいずれかに予め固定された信号であり、リーク判定信号としてＶＤＤＲレギュレータ５、およびＡＲＶＳＳレギュレータ６にそれぞれ出力される。その他の接続構成については、図１と同様である。
【０２４５】
図２７〜図２９は、電源制御回路８に設けられた低電圧モード信号ＬＶＭを出力する信号固定回路の一例をそれぞれ示している。
【０２４６】
図２７において、信号固定回路は、インバータ３６からなり、図２８においては、信号固定回路がインバータ３７からなる。図２７では、インバータ３６の入力部が基準電圧ＶＳＳに接続されており、出力部からＨｉ信号の低電圧モード信号ＬＶＭが出力される。
【０２４７】
また、図２８では、インバータ３７の入力部に電源電圧ＶＤＤが供給されており、出力部からＬｏ信号の低電圧モード信号ＬＶＭが出力される。
【０２４８】
また、図２９は、信号固定回路が、ヒューズ３８、および抵抗３９から構成されている。ヒューズ３８の一方の接続部には、電源電圧ＶＤＤが接続されており、該ヒューズ３８の他方の接続部には、抵抗３９の一方の接続部が接続されている。
【０２４９】
抵抗３９の他方の接続には、基準電圧ＶＳＳが接続されており、ヒューズ３８と抵抗３９との接続部が、低電圧モード信号ＬＶＭの出力部となる。
【０２５０】
たとえば、Ｈｉ信号の低電圧モード信号ＬＶＭをモード信号線に出力する際には、ヒューズ３８を切断しないようにし、Ｌｏ信号の低電圧モード信号ＬＶＭをモード信号線に出力する際には、ヒューズ３８を切断することによって固定信号を出力する。
【０２５１】
この場合も、レジュームスタンバイモードにおいて、チャネルリークを低減したい場合には、たとえば、低電圧モード信号ＬＶＭをＨｉ信号に予め固定しておき、ゲートリーク、および基板リークを低減したい場合には、低電圧モード信号ＬＶＭをＬｏ信号に予め固定しておく。
【０２５２】
この場合、半導体集積回路装置の使用条件などが予め予測でき、メモリセルＭＳのリーク成分（チャネルリークが多いか、あるいはゲートリーク、および基板リークが多いか）がわかっており、そのリーク成分の内容が変化しない場合に、予め信号レベルが固定された低電圧モード信号ＬＶＭを用いることが有効である。
【０２５３】
（実施の形態６）
図３０は、本発明の実施の形態６による半導体集積回路装置の一例を示すブロック図である。
【０２５４】
本実施の形態６において、半導体集積回路装置１は、図３０に示すように、領域２，３、および電源制御回路８から構成されており、前記実施の形態５の図２６と異なるところは、領域４、各領域共通のＶＤＤＲレギュレータ５、およびＡＲＶＳＳレギュレータ６が削除されている点である。
【０２５５】
ただし、図示しないが各領域のＳＲＡＭモジュール内にそれぞれＡＲＶＳＳレギュレータが設けられている。
【０２５６】
また、外部入力される電源電圧ＶＤＤは、領域２または領域３がレジュームスタンバイモードとなった際に、外部において電源電圧ＶＤＤの電圧レベルが下げられるように制御されて入力される構成となっている。
【０２５７】
また、低電圧モード信号ＬＶＭは、電源制御回路８からモード信号線を介してＳＲＡＭモジュール１２にそれぞれ出力されている。この低電圧モード信号ＬＶＭは、前記実施の形態５と同様に、Ｈｉ信号、またはＬｏ信号のいずれかに予め任意に固定された信号となる。これにより、ＡＲＶＳＳレギュレータの出力が決定される。
【０２５８】
（実施の形態７）
図３１は、本発明の実施の形態７による半導体集積回路装置の一例を示すブロック図である。
【０２５９】
本実施の形態７において、半導体集積回路装置１は、図３１に示すように、領域２〜４、ＶＤＤＲレギュレータ５、ＡＲＶＳＳレギュレータ６、および電源制御回路８から構成されており、前記実施の形態５の図２６と異なるところは、低電圧モード信号ＬＶＭが、半導体集積回路装置１の外部から、ＶＤＤＲレギュレータ５、ならびにＡＲＶＳＳレギュレータ６にそれぞれ入力される点である。
【０２６０】
この場合も、半導体集積回路装置１の外部からモード信号線を介して入力される低電圧モード信号ＬＶＭは、Ｈｉ信号、またはＬｏ信号のいずれかに予め固定された信号となっている。その他の接続構成、および動作については、図２６と同様となっている。
【０２６１】
この場合も、レジュームスタンバイモードにおいて、チャネルリークを低減したい場合には、たとえば、Ｈｉ信号の低電圧モード信号ＬＶＭが外部から入力され、ゲートリーク、および基板リークを低減したい場合には、Ｌｏ信号の低電圧モード信号ＬＶＭが外部から入力される。
【０２６２】
（実施の形態８）
図３２は、本発明の実施の形態８によるリーク種判定回路の構成例を示すブロック図、図３３は、図３２のリーク種判定回路に設けられた温度センサの一例を示す説明図である。
【０２６３】
本実施の形態８において、リーク種判定回路７は、図３２に示すように、たとえば、温度によってリーク種を判定する構成となっている。この場合、リーク種判定回路７は、温度センサ４０、およびフリップフロップ３１からなる。
【０２６４】
フリップフロップ３１の入力端子には、温度センサ４０から出力される信号が入力されるように接続されており、該フリップフロップ３１のクロック端子には、レジュームスタンバイ信号ＲＳが入力されるように接続されている。そして、フリップフロップ３１の出力端子から出力される信号が、リーク判定信号となる。
【０２６５】
温度センサ４０は、図３３に示すように、温度センサ部４１と判定部となるシュミットトリガ回路４２から構成される。温度センサ部４１は、差動アンプ４３、電流源４４、バイポーラトランジスタＱ１，Ｑ２、抵抗Ｒ１〜Ｒ４から構成される。
【０２６６】
温度センサ部４１は、バイポーラトランジスタＱ１，Ｑ２の２段分のＶＢＥ電圧を差動アンプ４３で増幅することによって、出力電圧ＶＯＵＴを低温で高く、高温で低くなるような温度勾配を持たせることが可能となる。出力電圧ＶＯＵＴの勾配、および出力電圧ＶＯＵＴが基準電圧ＶＲＥＦと交差する温度は抵抗Ｒ１〜Ｒ４の値を適当に設定することによって可能となる。
【０２６７】
温度センサ４０の出力（信号ＴＣＮＴ）は、ノイズ耐性を考慮すると出力電圧ＶＯＵＴのようなアナログ信号をデジタル信号レベルに変換した方が都合がよい。そのため、シュミットトリガ回路４２によってアナログレベルの出力電圧ＶＯＵＴをデジタル信号ＴＣＮＴに変換している。
【０２６８】
シュミットトリガ回路４２では、低温から高温になる場合にデジタル信号ＴＣＮＴがＬｏ信号からＨｉ信号に切り替わるしきい値温度はＴ２、高温から低温になる場合に、信号ＴＣＮＴがＨｉ信号からＬｏ信号に切り替わるしきい値温度がＴ１となるようなヒステリシス特性を持つシュミットトリガ回路を用いる。
【０２６９】
これは、温度がちょうど判定レベル付近の場合に、信号ＴＣＮＴが高頻度でＨｉ信号／Ｌｏ信号が切り替わることにより、消費電力やノイズが増大することを防ぐことを目的としている。
【０２７０】
この場合、リーク種判定回路７の制御は、図７に示したように、たとえば、温度センサ４０が低温と判定すると、ゲートリークと基板リークとの和の電流値が多いと判定するリーク判定信号を出力し、温度センサ４０が高温と判定すると、チャネルリークの電流値が多いと判定するリーク判定信号を出力する。
【０２７１】
（実施の形態９）
図３６は、本発明の実施の形態９による半導体集積回路装置の一例を示すブロック図である。
【０２７２】
前記実施の形態５においては、低電圧モード信号ＬＶＭを図２７〜図２９に示すような信号固定回路を用いて設定していた。本実施の形態９においては、図３６に示すようにレジスタＲＥを用いるものである。
【０２７３】
レジスタＲＥは、半導体集積回路装置１の外部端子として設けられた端子ＳＩＧに接続されており、半導体集積回路装置１の外部から与えられる信号により、その信号に応じたデータをレジスタＲＥにて保持する。このデータに基づいてレジスタＲＥからモード信号線を介して信号が出力され、ＶＤＤＲレギュレータ５、およびＡＲＶＳＳレギュレータ６に低電圧モード信号ＬＶＭがそれぞれ設定される。
【０２７４】
これにより、前記実施の形態５のような不揮発性的な信号固定回路を用いる場合よりも、レジスタを用いることで、システムに組み入れた後等でも容易に変更できる。たとえば、半導体集積回路装置１を室温で用いる場合、図１６に示すようにチャネルリークは多くないので、基板リークを抑えるように端子ＳＩＧから設定する。
【０２７５】
一方、高温、例えば８０度以上で半導体集積回路装置１を使用する場合は、チャネルリークが多くなるので、チャネルリークが抑えられるよう端子ＳＩＧからレジスタの値を設定する。
【０２７６】
このようにレジスタＲＥを用いることで、半導体集積回路装置１の使用環境、ここでは温度に応じて、半導体集積回路装置１におけるＳＲＡＭモジュール１２のリーク電流を抑えるように、外部から切り替えることができる。
【０２７７】
以上、本発明者によってなされた発明を実施の形態に基づき具体的に説明したが、本発明は前記実施の形態に限定されるものではなく、その要旨を逸脱しない範囲で種々変更可能であることはいうまでもない。
【０２７８】
たとえば、前記実施の形態１〜６では、ＳＲＡＭモジュール１２におけるメモリセルＭＳがシングルポートメモリセルにより構成されていたが、該メモリセルＭＳは、図３４、および図３５に示すように、デュアルポートメモリセルであってもよい。
【０２７９】
図３４において、メモリセルＭＳは、トランジスタ１５〜２０，４５，４６から構成されている。トランジスタ１５，１６，１８，２０，４５，４６は、ＮチャネルＭＯＳ(Metal Oxide Semiconductor)からなり、トランジスタ１７，１９は、ＰチャネルＭＯＳからなる。
【０２８０】
また、トランジスタ１７，１８、およびトランジスタ１９，２０は、それぞれインバータ構成からなる。トランジスタ１７，１９の一方の接続には、ＶＤＤ電源線を介して電源電圧ＶＤＤが供給されている。トランジスタ１５，１６のゲートには、ワード線ＷＬＡがそれぞれ接続されており、トランジスタ４５，４６のゲートには、ワード線ＷＬＢがそれぞれ接続されている。
【０２８１】
トランジスタ１５，４５の一方の接続部には、トゥルービット線ＢＴＡ，ＢＴＢがそれぞれ接続されており、トランジスタ１６，４６の一方の接続部には、バービット線ＢＢＡ，ＢＢＢがそれぞれ接続されている。
【０２８２】
また、トランジスタ１５，４５の他方の接続部には、トランジスタ１７とトランジスタ１８との他方の接続部が接続されている。また、トランジスタ１５の他方の接続部には、トランジスタ１９，２０のゲートにも接続されている。
【０２８３】
トランジスタ１６，４６の他方の接続部には、トランジスタ１９とトランジスタ２０との接続部が接続されており、該トランジスタ１５の他方の接続部には、トランジスタ１７，１８のゲートにも接続されている。
【０２８４】
そして、トランジスタ１８，２０の他方の接続部には、セルソース電源線を介してセルソース電源電圧ＡＲＶＳＳが供給されるように接続されており、トランジスタ１５，１６，４５，４６のバックゲートには、セル基板電源線を介してセル基板電源電圧ＶＳＳＲが供給される。
【０２８５】
さらに、図３５において、メモリセルＭＳは、図３４と同様に、トランジスタ１５〜２０，４５，４６から構成されている。図３４と異なるところは、トランジスタ１７，１９の一方の接続部にアレイ電源線を介してアレイ電源電圧ＡＲＶＤＤが供給され、トランジスタ１８，２０の他方の接続部（ソース）、およびトランジスタ４５、４６のバックゲートにセル基板電源線を介して基板電圧ＶＳＳＲが供給され、トランジスタ１７，１９のバックゲートには、ＶＤＤ電源線を介して電源電圧ＶＤＤが供給されている点である。その他の接続構成については、図３４と同様となっている。
【０２８６】
以上では、領域が複数に分かれた例を示したが、領域の数はいくつでもよく、１つであってもよい。また、領域には、ＳＲＡＭモジュールのみであってもよい。さらに、領域内にＳＲＡＭモジュールはいくつあってもよく、１つでもよい。
【０２８７】
また、半導体集積回路装置は、ＳＯＣ（System-On-a-Chip)、マイコン、マイクロプロセッサーなどがあげられるが、ＳＲＡＭの単体メモリであってもよい。
【産業上の利用可能性】
【０２８８】
本発明は、ＳＲＡＭなどの揮発性メモリセルを有した半導体集積回路装置における消費電流の低減技術に適している。
【符号の説明】
【０２８９】
１  半導体集積回路装置
２  領域
３  領域
４  領域
５  ＶＤＤＲレギュレータ
６  ＡＲＶＳＳレギュレータ
７  リーク種判定回路
８  電源制御回路
９  切り替えスイッチ
１０  切り替えスイッチ
１１  論理回路
１２  ＳＲＡＭモジュール
１３  スイッチ
１４  スイッチ
１５  トランジスタ
１６  トランジスタ
１７  トランジスタ
１８  トランジスタ
１９  トランジスタ
２０  トランジスタ
２１  トランジスタ
２２  トランジスタ
２３  トランジスタ
２４  リーク判定用トランジスタ部
２５  オペアンプ
２６  トランジスタ
２７  インバータ
２８  インバータ
２９  インバータ
３０  インバータ
３１  フリップフロップ
３２  定電流源
３３  定電流源
３４  ＶＳＳＲレギュレータ
３５  ＡＲＶＤＤレギュレータ
３６  インバータ
３７  インバータ
３８  ヒューズ
３９  抵抗
４０  温度センサ
４１  温度センサ部
４２  シュミットトリガ回路
４３  差動アンプ
４４  電流源
４５  トランジスタ
４６  トランジスタ
４７  アンプ
４８  トランジスタ
４９  アンプ
５０  トランジスタ
５１  トランジスタ
５２  トランジスタ
５３  トランジスタ
５４  トランジスタ
５５  インバータ
５６  トランジスタ
５７  トランジスタ
５８  トランジスタ
５９  トランジスタ
６０  インバータ
ＲＥ  レジスタ
ＳＩＧ  端子
【図１】
0005539241.tif 000002
【図２】
0005539241.tif 000003
【図３】
0005539241.tif 000004
【図４】
0005539241.tif 000005
【図５】
0005539241.tif 000006
【図６】
0005539241.tif 000007
【図７】
0005539241.tif 000008
【図８】
0005539241.tif 000009
【図９】
0005539241.tif 000010
【図１０】
0005539241.tif 000011
【図１１】
0005539241.tif 000012
【図１２】
0005539241.tif 000013
【図１３】
0005539241.tif 000014
【図１４】
0005539241.tif 000015
【図１５】
0005539241.tif 000016
【図１６】
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【図１７】
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【図１８】
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【図１９】
0005539241.tif 000020
【図２０】
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【図２１】
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【図２２】
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【図２３】
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【図２４】
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【図２５】
0005539241.tif 000026
【図２６】
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【図２７】
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【図２８】
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【図２９】
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【図３０】
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【図３１】
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【図３２】
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【図３３】
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【図３４】
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【図３５】
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【図３６】
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