(57)【特許請求の範囲】
【請求項１】
第１導電型の半導体層の表面にゲート絶縁膜とポリシリコンとシリコン酸化膜を順次積層する工程と、
前記シリコン酸化膜をパターニングし該シリコン酸化膜をマスクに前記ポリシリコンを選択的に除去しゲート電極を形成する工程と、
前記ゲート電極の両側にそれぞれ該ゲート電極の端部と重なる第２導電型のソース領域と第２導電型のドレイン領域とを同時形成する工程と、
前記ドレイン領域の前記ソース領域の方向と反対方向に前記ゲート電極から所定距離および前記シリコン酸化膜の上面に開口部を有するレジストを被覆する工程と、
前記レジストと前記シリコン酸化膜をマスクに前記ドレイン領域面に対して斜めにクラスターイオンビームもしくはクラスターを照射し前記ドレイン領域を貫通する斜めトレンチを形成する工程と、
前記レジストを除去した後に前記斜めトレンチを充填し前記半導体層の表面を被覆する層間絶縁膜を形成する工程と、
該層間絶縁膜に前記ソース領域および前記ドレイン領域にそれぞれ達するコンタクトホールを形成する工程と、
該コンタクトホールを介して前記ソース領域および前記ドレイン領域にそれぞれ接続するソース電極および前記ドレイン電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項２】
第１導電型の半導体層の表面にゲート絶縁膜とポリシリコンとシリコン酸化膜を順次積層する工程と、
前記シリコン酸化膜をパターニングし該シリコン酸化膜をマスクに前記ポリシリコンを選択的に除去しゲート電極を形成する工程と、
前記ゲート電極をマスクとして一方の端部と重なる第２導電型のソース領域と前記ゲート電極を挟んで前記ソース領域と反対側の他方の端部と重なる第２導電型のドレイン領域とを形成するためのイオン注入を行うイオン注入工程と、
前記ドレイン領域を形成するために前記イオン注入された領域の前記ソース領域の方向と反対方向において前記ゲート電極から所定距離および前記シリコン酸化膜の上面に開口部を有するレジストを被覆する工程と、
前記レジストと前記シリコン酸化膜をマスクに前記ドレイン領域の形成面に対して斜めにクラスターイオンビームもしくはクラスターを照射し前記ゲート電極の端部から離して前記ドレイン領域の深さよりも深くなるように斜めトレンチを形成する工程と、
前記イオン注入により注入されたイオンを熱処理により活性化し前記ソース領域および前記斜めトレンチにより分割された前記ドレイン領域を形成する工程と、
前記レジストを除去した後に前記斜めトレンチを充填し前記半導体層の表面を被覆する層間絶縁膜を形成する工程と、
該層間絶縁膜に前記ソース領域および前記ドレイン領域にそれぞれ達するコンタクトホールを形成する工程と、
該コンタクトホールを介して前記ソース領域および前記ドレイン領域にそれぞれ接続するソース電極および前記ドレイン電極を形成する工程と、
を備えることを特徴とする半導体装置の製造方法。
【請求項３】
前記クラスターイオンビームのイオン種が、六フッ化硫黄であることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項４】
前記クラスターが三フッ化塩素ガスを真空チャンバーに導入して形成される三フッ化塩素のクラスターであることを特徴とする請求項１または２に記載の半導体装置の製造方法。
【請求項５】
第１導電型の半導体層の表面に開口部を有するＬＯＣＯＳ酸化膜を形成する工程を前記ゲート絶縁膜を形成する前に行うことを特徴とする請求項１ないし４のいずれか一項に記載の半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、電界効果トランジスタなどの半導体装置およびその製造方法に関する。
【背景技術】
【０００２】
図６〜図８は、従来の電界効果トランジスタの製造方法であり、工程順に示した要部製造工程断面図である。
まず、図６（ａ）に示すように、ｐ型シリコン基板５１に、例えばＢイオンを５×１０12ｃｍ-2、５０ｋｅＶの条件で注入し、その後、例えば１１５０℃、２００分の条件で熱拡散を行うことにより、ｐ型拡散層５２（ウェル領域）を形成する。
【０００３】
次に、図６（ｂ）に示すように、ゲート領域、ｎ型ドレイン領域５６、ｎ型ソース領域５７となる領域に図示しない窒化シリコン膜を堆積した後、例えば、１０００℃の酸素雰囲気中で１６０分間酸化することにより、素子分離用の酸化膜５３（ＬＯＣＯＳ酸化膜）を形成し、その後、窒化シリコン膜を除去する。
【０００４】
次に、図６（ｃ）に示すように、チャネル領域の濃度を調整するため、例えばＢＦ2イオン５４を３．８×１０12ｃｍ-2、５０ｋｅＶの条件で注入し（図示していない）、その後、例えば８００℃の酸素雰囲気中で２５分間酸化することにより、ゲート酸化膜５４を形成する。
【０００５】
次に、図７（ａ）に示すように、ポリシリコンを堆積した後、エッチングすることにより、ゲート電極５５を形成する。
次に、図７（ｂ）に示すように、Ａｓ（砒素）を例えば３．０×１０15ｃｍ-2、４０ｋｅＶの条件で注入することにより、ｎ型ドレイン領域５６、ｎ型ソース領域５７を形成する。
【０００６】
次に、図８（ａ）に示すように、層間絶縁膜５８として酸化シリコンを堆積する。
次に、図８（ｂ）に示すように、層間絶縁膜５８にコンタクトホールを形成した後、アルミニウム膜を堆積する。その後、アルミニウム膜をエッチングすることで、ドレイン電極６０、ソース電極６１、ゲート金属電極５９やこれらと接続する図示しない配線を形成する。
【０００７】
上記の従来の製造方法では、ｎ型ドレイン領域５６のゲート電極５５から離れた端部は、ゲート電極５５に対して自己整合的には形成されない。そのため、ｎ型ドレイン領域５６は、フォトリソグラフィー工程でのアライメントずれを考慮して、大きく設計する必要がある。しかし、ｎ型ドレイン領域５６の面積を大きくすると、ドレインの接合容量が大きくなることで動作速度が遅くなり、また、高温時に発生するリーク電流も大きくなるという問題が生じる。
【０００８】
この問題の解決策として、特許文献１では、ポリシリコンで形成したゲート電極の側壁についた側壁膜をマスクとして、ソース・ドレイン領域をエッチングすることにより、ソース・ドレイン領域のゲート電極から離れた端部（ゲート電極側の端部に対して反対側の端部）をゲート電極の側壁膜に対して自己整合的に形成する（側壁膜をマスクにエッチングする）という策が示されている。
【先行技術文献】
【特許文献】
【０００９】
【特許文献１】特開平１１−１５０２６６号公報（図１、図１０）
【発明の概要】
【発明が解決しようとする課題】
【００１０】
特許文献１に記載の図１には、ゲート電極の側壁に側壁膜を形成する方法として、ゲート電極を覆うように膜を形成した後、異方性エッチングを行う方法が記載されているが、この方法では通常、側壁膜の厚さはゲート電極の厚さと同程度の厚さとなる。そのため、側壁膜をマスクとしてエッチングを行った後に残るソース・ドレイン領域の幅は、ゲート電極の厚さと同程度となる。
【００１１】
しかし、例えば０．３５μｍルールのプロセスを用いてソース・ドレイン領域にコンタクトを形成するためには、ソース・ドレイン領域の幅は１．０μｍ以上必要となる。そのため、この幅をソース・ドレイン領域を自己整合的に形成するためには１．０μｍの厚いゲート電極を形成しなければならない。
【００１２】
しかし、１．０μｍの厚いゲート電極の形成には、ポリシリコンの堆積時間とパターン形成のためのエッチング時間が多く掛かり製造コストが増大し、またポリシリコンが厚くなることでゲート電極のパターン精度が低下するという問題が生じる。
【００１３】
また、特許文献１に記載の図１０には、側壁膜をマスクとしてソース・ドレイン領域のエッチングを行った後、エッチングによりできた溝に酸化膜を埋め込み、その上にポリシリコンによりソース・ドレイン領域の引き出し部をエピタキシャル成長で形成することで、ソース・ドレイン領域の接合面積を増やすことなく、ソース・ドレイン領域の幅を増やす方法が記載されているが、製造工程が複雑であるという問題が生じる。
【００１４】
この発明の目的は、前記の課題を解決して、コンタクト領域を確保し、ドレイン接合容量とリーク電流を減少させることができる半導体装置およびその製造方法を提供することにある。
【課題を解決するための手段】
【００１６】
前記の目的を達成するために、特許請求の範囲の請求項１記載の発明によれば、第１導電型の半導体層の表面にゲート絶縁膜とポリシリコンとシリコン酸化膜を順次積層する工程と、前記シリコン酸化膜をパターニングし該シリコン酸化膜をマスクに前記ポリシリコンを選択的に除去しゲート電極を形成する工程と、前記ゲート電極の両側にそれぞれ該ゲート電極の端部と重なる第２導電型のソース領域と第２導電型のドレイン領域とを同時に形成する工程と、前記ドレイン領域の前記ソース領域の方向と反対方向において前記ゲート電極から所定距離および前記シリコン酸化膜の上面に開口部を有するレジストを被覆する工程と、前記レジストと前記シリコン酸化膜をマスクに前記ドレイン領域面に対して斜めにクラスターイオンビームもしくはクラスターを照射し前記ドレイン領域を貫通する斜めトレンチを形成する工程と、前記レジストを除去した後に前記斜めトレンチを充填し前記半導体層の表面を被覆する層間絶縁膜を形成する工程と、該層間絶縁膜に前記ソース領域および前記ドレイン領域にそれぞれ達するコンタクトホールを形成する工程と、該コンタクトホールを介して前記ソース領域および前記ドレイン領域にそれぞれ接続するソース電極および前記ドレイン電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法とする。
【００１７】
特許請求の範囲の請求項２記載の発明によれば、第１導電型の半導体層の表面にゲート絶縁膜とポリシリコンとシリコン酸化膜を順次積層する工程と、前記シリコン酸化膜をパターニングし該シリコン酸化膜をマスクに前記ポリシリコンを選択的に除去しゲート電極を形成する工程と、前記ゲート電極をマスクとして一方の端部と重なる第２導電型のソース領域と前記ゲート電極を挟んで前記ソース領域と反対側の他方の端部と重なる第２導電型のドレイン領域とを形成するためのイオン注入を行うイオン注入工程と、前記ドレイン領域を形成するために前記イオン注入された領域の前記ソース領域の方向と反対方向において前記ゲート電極から所定距離および前記シリコン酸化膜の上面に開口部を有するレジストを被覆する工程と、前記レジストと前記シリコン酸化膜をマスクに前記ドレイン領域の形成面に対して斜めにクラスターイオンビームもしくはクラスターを照射し前記ゲート電極の端部から離して前記ドレイン領域の深さよりも深くなるように斜めトレンチを形成する工程と、前記イオン注入により注入されたイオンを熱処理により活性化し前記ソース領域および前記斜めトレンチにより分割された前記ドレイン領域を形成する工程と、前記レジストを除去した後に前記斜めトレンチを充填し前記半導体層の表面を被覆する層間絶縁膜を形成する工程と、該層間絶縁膜に前記ソース領域および前記ドレイン領域にそれぞれ達するコンタクトホールを形成する工程と、該コンタクトホールを介して前記ソース領域および前記ドレイン領域にそれぞれ接続するソース電極および前記ドレイン電極を形成する工程と、を備えることを特徴とする半導体装置の製造方法とする。
【００１８】
特許請求の範囲の請求項３記載の発明によれば、請求項１または２に記載の発明において、前記クラスターイオンビームのイオン種が六フッ化硫黄であるとよい。
特許請求の範囲の請求項４記載の発明によれば、請求項１または２に記載の発明において、前記クラスターが三フッ化塩素ガスを真空チャンバーに導入して形成される三フッ化塩素のクラスターであるとよい。
【００１９】
特許請求の範囲の請求項５記載の発明によれば、請求項１〜４のいずれか一項に記載の発明において、第１導電型の半導体層の表面に開口部を有するＬＯＣＯＳ酸化膜を形成する工程を前記ゲート絶縁膜を形成する前に行うこととする。
【発明の効果】
【００２０】
この発明によれば、ゲート電極と反対側のドレイン領域の端部に斜めトレンチを自己整合的に形成することで、ゲート電極の厚さ（またはゲート電極とその上のシリコン酸化膜の厚さの合計の厚さ）に関係なく、任意の幅を有するドレイン領域を形成することができる。
【００２１】
ドレイン領域の幅をコンタクト領域を確保する最小の幅とすることで、ドレイン接合容量とリーク電流を低減することができる。
ドレイン接合容量を低減することで半導体装置のスイッチング速度を速めることができる。
【図面の簡単な説明】
【００２２】
【図１】この発明の一実施例の半導体装置の要部製造工程断面図である。
【図２】図１に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図３】図２に続く、この発明の一実施例の半導体装置の要部製造工程断面図である。
【図４】傾斜角についての説明図である。
【図５】ｎ型ソース領域８にも斜めトレンチ１０を形成した要部断面図図である。
【図６】従来の電界効果トランジスタの要部製造工程断面図である。
【図７】図６に続く、従来の電界効果トランジスタの要部製造工程断面図である。
【図８】図７に続く、従来の電界効果トランジスタの要部製造工程断面図である。
【図９】この発明の一実施例の要部平面図である。
【発明を実施するための形態】
【００２３】
実施の形態を以下の実施例で説明する。
【実施例】
【００２４】
図１〜図３は、この発明の一実施例の半導体装置の製造方法であり、工程順に示した要部製造工程断面図である。以下、図１（ａ）〜図３（ｃ）にしたがって、この半導体装置の一例としての電界効果トランジスタの製造工程を説明する。
【００２５】
まず、図１（ａ）に示すように、ｐ型シリコン基板１にＢイオンを、６０ｋｅＶ、５ｅ１２／ｃｍ2の条件で注入し、１１５０℃で２００分の熱処理を行うことで、ｐ型ウェル拡散層２を形成する。
【００２６】
次に、図１（ｂ）に示すように、デバイス分離領域にＬＰＣＶＤ（減圧ＣＶＤ）法でシリコン窒化膜を形成した上で、１０００℃の酸素雰囲気中で熱処理を行い、デバイス分離領域にＬＯＣＯＳ酸化膜３（選択酸化膜）を形成する。その後、また、シリコン窒化膜を除去する。続いて、チャネル領域の濃度を調整するために、ＢＦ2イオンを注入するがここでは図示していない。
【００２７】
次に、図１（ｃ）に示すように、８００℃の酸素雰囲気中で熱処理を行い、厚さ１７ｎｍのゲート酸化膜４を形成する。
次に、図２（ａ）に示すように、ＬＰＣＶＤ法により厚さ０．３μｍのポリシリコンを形成し、続けてその上に厚さ０．５μｍのシリコン酸化膜６を形成する。その後、ＲＩＥエッチングによりシリコン酸化膜６とポリシリコンをエッチングし、ポリシリコンからなるゲート電極５を形成する。
【００２８】
次に、図２（ｂ）に示すように、Ａｓイオンを３０ｋｅＶ、３×１０15／ｃｍ２の条件で注入し、熱処理により活性化して、ｎ型ドレイン領域７、ｎ型ソース領域８を形成する。
【００２９】
次に、図２（ｃ）に示すように、ソース領域８をレジストで覆った上で、ＳＦ6のクラスターイオンビームを加速電圧２０ｋｅＶ、ドーズ量２×１０15／ｃｍ2の条件でソース側からドレイン側に斜めに（傾斜をつけて）照射することで、ｎ型ドレイン領域７をエッチングして斜めトレンチ１０を形成し、ｎ型ドレイン領域７ａの幅Ｌを短くし電界効果トランジスタのｎ型ドレイン領域７ａを形成する。
【００３０】
ここで、図２（ｂ）において、熱処理を行わず、Ａｓイオンのイオン注入だけを行った後、図２（ｃ）に示す斜めトレンチ１０を、後で形成されるｎ型ドレイン領域７の深さより深い深さとなるように行う。このエッチングの後に熱処理によりＡｓイオンを活性化してｎ型ドレイン領域７およびｎ型ソース領域８を形成してもよい。
【００３１】
図４は、傾斜角についての説明図である。傾斜角θはシリコン面（ｎ型ドレイン領域面）対する角度である。
この傾斜角θはゲート電極の厚さとシリコン酸化膜の厚さを合わせた合計の厚さＴと必要となるトレンチ形成後のｎ型ドレイン領域７ａの幅Ｌによって決定される（図３（ａ）と図４参照）。つまり、ｔａｎθ＝Ｔ／Ｌの関係で決まる。またＴの値が変わっても、θを調整することで所望のＬを得ることができる。
【００３２】
例えば、Ｌを１μｍ〜５μｍ、Ｔを０．８μｍ〜１μｍとした場合、θ＝１０°〜４５°程度（垂直線に対しては４５°〜８０°程度）となる。Ｌの値はコンタクト領域が確保できる最小の値とするのがよく、０．３５μｍルールのプロセスを用いた場合には、コンタクト領域を確保する最小のＬは１．０〜１．２μｍとなり、θは４５°程度が好適である。
【００３３】
末尾の参考文献１によれば、加速電圧２０ｋｅＶ、ドーズ量２×１０15／ｃｍ2の条件でＳＦ6のクラスターイオンビームエッチングを行った場合、シリコン膜は約０．５μｍエッチングされるのに対し、シリコン酸化膜は約０．１μｍしかエッチングされない。
【００３４】
通常、ｎ型ドレイン領域７の厚さは０．５μｍ程度なので、ゲート電極５上のシリコン酸化膜６はクラスターイオンビームに対するマスクとして機能し、クラスターイオンビームが遮蔽されるゲート電極５近傍のｎ型ドレイン領域７はエッチングされずに残り、ゲート電極５から一定距離以上離れたｎ型ドレイン領域７のみがエッチングされて最終的なｎ型ドレイン領域７ａとなる。ゲート電極５上のシリコン酸化膜６がゲート電極５と同じ大きさの場合には、ｎ型ドレイン領域７ａはゲート電極５に対して自己整合的に形成されることになる。
【００３５】
尚、前記のＳＦ6のクラスターイオンビームエッチングの代わりに、三フッ化塩素（ＣｌＦ3）ガスを真空チャンバーに導入して三フッ化塩素をクラスター化し、このクラスターでシリコン膜をエッチングするクラスターエッチング法を用いても同様の効果が得られる（末尾の参考文献２参照のこと）。
【００３６】
また、ｎ型ドレイン領域７が一部除去されｎ型ドレイン領域７ａになるため、ドレイン接合容量を減少させることができる。その結果、電界効果トランジスタのスイッチング速度を速めることができる。
【００３７】
次に、図３（ａ）に示すように、エッチング後、レジスト９を除去する。
次に、図３（ｂ）に示すように、層間絶縁膜としてＢＰＳＧ膜（ボロンリンガラス膜）をＳＡ−ＣＶＤ（準大気圧ＣＶＤ）により形成した後、８５０℃で３０分の熱処理を行い、ＢＰＳＧ膜表面の平坦化と、ｎ型ソース領域８、ｎ型ドレイン領域７ａのＡｓイオンの活性化を行う。尚、斜めトレンチ１０はＢＰＳＧ膜１１で充填され充填部１１ａとなる。
【００３８】
次に、図３（ｃ）に示すように、ＲＩＥ（反応性イオンエッチング）によりドレイン、ソース、ゲートのコンタクトホールを形成した後、スパッタによりアルミニウム膜を形成する。その後、アルミニウム膜のエッチングを行い、アルミニウム配線を形成しゲート金属電極１２、ドレイン電極１３およびソース電極１４を形成する。
【００３９】
以上の工程により、ｎ型ドレイン領域７ａがゲート電極５に対して前記したように自己整合的に形成された電界効果トランジスタが形成される。図９は、この発明の一実施例の半導体装置の要部平面図である。図３（ｃ）に示すゲート金属電極１２、ドレイン電極１３およびソース電極１４については省略している。
【００４０】
また、前記ではｎ型ドレイン領域７に斜めトレンチ１０を形成してｎ型ドレイン領域７ａとしたが、図５に示すように、ｎ型ソース領域８にも斜めトレンチ１０ａを形成しても構わない。この場合にはｎ型ソース領域８ａの接合面積が減少するため、ｎ型ソース領域８ａの接合容量は減少する。尚、図５は、図３（ａ）に相当する断面図である。
［参考文献１］
豊田紀章，  木谷博昭，  松尾二郎，  山田公，  信学技報  ＳＤＭ９５−１９４（電子情報通信学会）（１９９５）６９．
［参考文献２］
「ガスクラスターによる高速異方性エッチング、平坦化加工技術の開発」  岩谷産業（株）  ニュースリリース  ２００８年１２月３日
【符号の説明】
【００４１】
１    ｐ型シリコン基板
２    ｐ型ウエル拡散層
３    ＬＯＣＯＳ酸化膜
４    ゲート酸化膜
５    ゲート電極
６    シリコン酸化膜
７    ｎ型ドレイン領域
８    ｎ型ソース領域
９    レジスト
１０    斜めトレンチ
１０ａ  斜めトレンチ
１１    ＢＰＳＧ膜
１１ａ    充填部
１２    ゲート金属電極
１３    ドレイン電極
１４    ソース電極
【図９】
0005387382.tif 000002
【図１】
0005387382.tif 000003
【図２】
0005387382.tif 000004
【図３】
0005387382.tif 000005
【図４】
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【図５】
0005387382.tif 000007
【図６】
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【図７】
0005387382.tif 000009
【図８】
0005387382.tif 000010