(57)【特許請求の範囲】
【請求項１】
各々検出対象とする放射線が照射されることにより発生した電荷を蓄積し、当該蓄積された電荷を読み出すためのスイッチ素子を備え、一方向及び当該一方向に対する交差方向にマトリクス状に配列された多数の画素と、
前記画素のマトリクス配列における前記一方向の各画素列にそれぞれ設けられてそれぞれ画素列の各画素に備えられた各スイッチ素子に接続され、当該スイッチ素子のスイッチング状態に応じて前記画素に蓄積された電荷が流れる複数の信号配線と、
前記複数の信号配線のそれぞれに並んで設けられた複数の並列配線と、を備え、
欠陥が発生した信号配線に当該欠陥箇所を挟んで接続された複数の画素で前記信号配線と前記並列配線を短絡させて欠陥箇所に並列な並列回路を構成した
放射線検出素子。
【請求項２】
前記複数の画素を、前記欠陥箇所を挟んで隣接する２つの画素とした
請求項１記載の放射線検出素子。
【請求項３】
前記複数の並列配線は、それぞれ前記一方向の各画素列の各画素に対して共通に所定の電圧を印加するために設けられ、
前記並列回路を構成する前記並列配線を、前記並列回路として機能する部分の両側で切断した
請求項１又は請求項２記載の放射線検出素子。
【請求項４】
前記画素のマトリクス配列における前記交差方向の各画素列にそれぞれ設けられてそれぞれ画素列の各画素に備えられた各スイッチ素子に接続され、当該スイッチ素子をスイッチングする制御信号が流れる複数の走査配線をさらに備え、
前記複数の画素で前記スイッチ素子と前記走査配線とを切断した
請求項１〜請求項３の何れか１項記載の放射線検出素子。
【請求項５】
前記欠陥が前記走査配線と前記信号配線とのリークである場合、当該リークが発生した信号配線のリーク箇所と前記複数の画素のスイッチ素子の間で当該信号配線を切断した
請求項４記載の放射線検出素子。
【請求項６】
前記画素は、一方の電極が前記並列配線に接続されると共に他方の電極が前記スイッチ素子に接続され、発生した電荷を蓄積する蓄積容量を備え、
前記複数の画素で前記スイッチ素子及び前記蓄積容量を短絡させた
請求項１〜請求項５の何れか１項記載の放射線検出素子。
【請求項７】
前記画素は、前記並列配線に接続されて当該並列配線から所定のバイアス電圧が印加され、放射線が照射されることにより電荷を発生するセンサ部を備え、
前記複数の画素で前記スイッチ素子及び前記センサ部を短絡させた
請求項１〜請求項５の何れか１項記載の放射線検出素子。
【請求項８】
前記画素は、前記並列配線と前記スイッチ素子の何れかの電極又は当該電極に接続された導電部の少なくとも一部が絶縁膜のみを介して重複するように設けられた
請求項１〜請求項７の何れか１項記載の放射線検出素子。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、放射線検出素子に係り、特に、放射線検出素子の欠陥画素のリペアに関する。
【背景技術】
【０００２】
近年、ＴＦＴ（Thin film transistor）アクティブマトリックス基板上にＸ線感応層を配置し、Ｘ線情報を直接デジタルデータに変換できるＦＰＤ（flat panel detector）等の放射線検出素子が実用化されている。このＦＰＤは、従来のイメージングプレートに比べて、即時に画像を確認でき、動画も確認できるといったメリットがあり、急速に普及が進んでいる。この放射線検出素子は、種々のタイプのものが提案されており、例えば、Ｘ線を直接、半導体層で電荷に変換して蓄積する直接変換方式や、Ｘ線を一度ＣｓＩ：Ｔｌ、ＧＯＳ（Ｇｄ２Ｏ２Ｓ：Ｔｂ）などのシンチレータで光に変換し、変換した光を半導体層で電荷に変換して蓄積する間接変換方式がある。
【０００３】
この放射線検出素子は、例えば、複数の走査配線及び複数の信号配線が互いに交差して配設され、当該走査配線及び信号配線の各交差部に対応して電荷蓄積部及びＴＦＴスイッチなどのスイッチ素子を備えた画素がマトリクスに設けられている。
【０００４】
このような放射線検出素子を用いた放射線画像撮影装置では、放射線画像を撮影する場合、Ｘ線が照射される間、各走査配線に対してＯＦＦ信号を出力して各スイッチ素子をオフにして半導体層に発生した電荷を各電荷蓄積部に蓄積し、画像を読み出す場合、各走査配線に対して１ラインずつ順にＯＮ信号を出力して各画素に備えられた電荷蓄積部に蓄積された電荷を電気信号として読み出し、読み出した電気信号をデジタルデータへ変換することにより、放射線画像を得ている。
【０００５】
ところで、放射線検出素子は、絶縁性基板上に、各種の材料を堆積させ、レジスト塗布、露光、現像、エッチング、レジスト剥離などの各工程が行われて形成される。
【０００６】
この放射線検出素子の製造プロセスにおいて、リークや断線などの欠陥が生じる場合がある。
【０００７】
このような欠陥を補正する技術として、特許文献１には、欠陥が発生した欠陥画素のスイッチ素子に対してレーザ光を照射してスイッチ素子部分の配線を切断し、欠陥画素を電気的に分離する技術が記載されている。
【０００８】
また、特許文献２には、レーザーリペアを行って欠陥が発生した信号配線（「信号転送線」と記載）を読み出し回路から電気的に切断した場合、リペアが行われた信号配線の電位変動による隣接する画素への影響を抑えるため、切断した信号配線と他の配線が交差する箇所を切断する技術が開示されている。
【０００９】
また、特許文献３には、行および列に配列された複数の画素のアレイを有すると共に、それぞれの行に沿って複数の走査配線（「走査線」と記載」が設けられ、それぞれの列に沿複数の信号配線（「データ線」と記載）が設けられると共に、各信号配線に平行に共通電極線が設けられた放射線検出素子において、信号配線に断線が発生した場合、断線箇所を挟んだ２本の走査配線及び共通電極線を接続して補修用並列路を形成し、欠陥のある信号配線に融着して断線箇所を迂回させて接続する技術が開示されている。この特許文献３の技術では、補修用並列路に用いる２本の走査配線及び共通電極線を補修用並列路として機能しない部分で切断して、補修用並列路に他の信号が入るのを防止している。
【先行技術文献】
【特許文献】
【００１０】
【特許文献１】特許４３１１６９３号
【特許文献２】特開２００２−９２７２号公報
【特許文献３】特開平１１−２３３７４６号公報
【発明の概要】
【発明が解決しようとする課題】
【００１１】
しかしながら、特許文献１に記載の技術では、欠陥が発生した欠陥画素を分離できるものの、配線に欠陥が発生した場合に対処できない。
【００１２】
また、特許文献２に記載の技術では、切断した信号配線と他の配線が交差する箇所も切断するため、切断された信号配線に接続された全ての画素で電荷が読み出せず、線欠陥となってしまう。
【００１３】
また、特許文献３に記載の技術では、補修用並列路を形成するため、断線箇所を挟んだ２本の走査配線を切断してしまうため、当該２本の走査配線の切断箇所以降で画素の電荷が読み出せなくなってしまう。
【００１４】
本発明は上記事情に鑑みてなされたものであり、リペアによって電荷が読み出せなくなる画素数を少なく抑えて欠陥箇所をリペアした放射線検出素子を提供することを目的とする。
【課題を解決するための手段】
【００１５】
上記目的を達成するために、本発明の放射線検出素子は、各々検出対象とする放射線が照射されることにより発生した電荷を蓄積し、当該蓄積された電荷を読み出すためのスイッチ素子を備え、一方向及び当該一方向に対する交差方向にマトリクス状に配列された多数の画素と、前記画素のマトリクス配列における前記一方向の各画素列にそれぞれ設けられてそれぞれ画素列の各画素に備えられた各スイッチ素子に接続され、当該スイッチ素子のスイッチング状態に応じて前記画素に蓄積された電荷が流れる複数の信号配線と、前記複数の信号配線のそれぞれに並んで設けられた複数の並列配線と、を備え、欠陥が発生した信号配線に当該欠陥箇所を挟んで接続された複数の画素で前記信号配線と前記並列配線を短絡させて欠陥箇所に並列な並列回路を構成している。
【００１６】
本発明の放射線検出素子は、各々検出対象とする放射線が照射されることにより発生した電荷を蓄積し、当該蓄積された電荷を読み出すためのスイッチ素子を備えた多数の画素が一方向及び当該一方向に対する交差方向にマトリクス状に配列されている。また、画素のマトリクス配列における一方向の各画素列にそれぞれ信号配線が設けられてそれぞれ画素列の各画素に備えられた各スイッチ素子に接続され、各信号配線にスイッチ素子のスイッチング状態に応じて画素に蓄積された電荷が流れる。また、複数の信号配線のそれぞれに並んで並列配線が設けられている。
【００１７】
そして、本発明では、欠陥が発生した信号配線に当該欠陥箇所を挟んで接続された複数の画素で信号配線と並列配線を短絡させて欠陥箇所に並列な並列回路を構成している。
【００１８】
このように、本発明の放射線検出素子は、欠陥が発生した信号配線に当該欠陥箇所を挟んで接続された複数の画素で信号配線と並列配線を短絡させて欠陥箇所に並列な並列回路を構成することにより、欠陥箇所を並列回路によりリペアでき、また、欠陥により分離された信号配線を並列回路で接続することにより、リペアによって電荷が読み出せなくなる画素数を少なく抑えることができる。
【００１９】
なお、本発明は、請求項２に記載の発明のように、前記複数の画素を、前記欠陥箇所を挟んで隣接する２つの画素とすることが好ましい。
【００２０】
また、本発明は、請求項３に記載の発明のように、前記複数の並列配線が、それぞれ前記一方向の各画素列の各画素に対して共通に所定の電圧を印加するために設けられており、前記並列回路を構成する前記並列配線を、前記並列回路として機能する部分の両側で切断してもよい。
【００２１】
また、本発明は、請求項４に記載の発明のように、前記画素のマトリクス配列における前記交差方向の各画素列にそれぞれ設けられてそれぞれ画素列の各画素に備えられた各スイッチ素子に接続され、当該スイッチ素子をスイッチングする制御信号が流れる複数の走査配線をさらに備え、前記複数の画素で前記スイッチ素子と前記走査配線とを切断してもよい。
【００２２】
また、請求項４に記載の発明は、請求項５に記載の発明のように、前記欠陥が前記走査配線と前記信号配線とのリークである場合、当該リークが発生した信号配線のリーク箇所と前記複数の画素のスイッチ素子の間で当該信号配線を切断してもよい。
【００２３】
また、請求項１〜請求項５に記載の発明は、請求項６に記載の発明のように、前記画素は、一方の電極が前記並列配線に接続されると共に他方の電極が前記スイッチ素子に接続され、発生した電荷を蓄積する蓄積容量を備え、前記複数の画素で前記スイッチ素子及び前記蓄積容量を短絡させてもよい。
【００２４】
また、請求項１〜請求項５に記載の発明は、請求項７に記載の発明のように、前記画素は、前記並列配線に接続されて当該並列配線から所定のバイアス電圧が印加され、放射線が照射されることにより電荷を発生するセンサ部を備え、前記複数の画素で前記スイッチ素子及び前記センサ部を短絡させてもよい。
【００２５】
また、請求項１〜請求項７に記載の発明は、請求項８に記載の発明のように、前記画素は、前記並列配線と前記スイッチ素子の何れかの電極又は当該電極に接続された導電部の少なくとも一部が絶縁膜のみを介して重複するように設けられてもよい。
【発明の効果】
【００２６】
このように、本発明によれば、リペアによって電荷が読み出せなくなる画素数を少なく抑えて欠陥箇所をリペアできる、という優れた効果を有する。
【図面の簡単な説明】
【００２７】
【図１】第１の実施の形態に係る放射線画像撮影装置の全体構成を示す構成図である。
【図２】第１の実施の形態に係る放射線検出素子の１画素単位の構成を示す平面図である。
【図３】図２の放射線検出素子のＡ−Ａ線の断面構成を示す線断面図である。
【図４】第１の実施の形態に係る断線した放射線検出素子の構成を示す構成図である。
【図５】第１の実施の形態に係る断線をリペアした放射線検出素子の画素単位の構成を示す平面図である。
【図６】図５の放射線検出素子のＡ−Ａ線の断面構成を示す線断面図である。
【図７】第１の実施の形態に係る断線をリペアした放射線検出素子の構成を示す構成図である。
【図８】第１の実施の形態に係るリークが発生した放射線検出素子の構成を示す構成図である。
【図９】第１の実施の形態に係るリークをリペアした放射線検出素子の構成を示す構成図である。
【図１０】第２の実施の形態に係る放射線画像撮影装置の全体構成を示す構成図である。
【図１１】第２の実施の形態に係る放射線検出素子の１画素単位の構成を示す平面図である。
【図１２】図１１の放射線検出素子のＡ−Ａ線の断面構成を示す線断面図である。
【図１３】図１１の放射線検出素子のＢ−Ｂ線の断面構成を示す線断面図である。
【図１４】第２の実施の形態に係る断線した放射線検出素子の構成を示す構成図である。
【図１５】第２の実施の形態に係る断線をリペアした放射線検出素子の画素単位の構成を示す平面図である。
【図１６】図１５の放射線検出素子のＢ−Ｂ線の断面構成を示す線断面図である。
【図１７】第２の実施の形態に係る断線をリペアした放射線検出素子の構成を示す構成図である。
【図１８】他の形態に係る放射線検出素子の１画素単位の構成を示す平面図である。
【図１９】図１８の放射線検出素子のＢ−Ｂ線の断面構成を示す線断面図である。
【発明を実施するための形態】
【００２８】
以下、図面を参照しながら本発明を実施するための形態について説明する。なお、以下では、本発明を、放射線画像撮影装置１００に適用した場合について説明する。
【００２９】
〔第１の実施の形態〕
図１には、本実施の形態に係る放射線画像撮影装置１００の全体構成が示されている。
【００３０】
同図に示すように、本実施の形態に係る放射線画像撮影装置１００は、放射線を直接電荷に変換する直接変換方式の放射線検出素子１０Ａを備えている。
【００３１】
放射線検出素子１０Ａは、照射された放射線を受けて電荷を発生するセンサ部１０３と、センサ部１０３で発生した電荷を蓄積する電荷蓄積容量５と、電荷蓄積容量５に蓄積された電荷を読み出すためのＴＦＴスイッチ４と、を含んで構成される画素７が一方向（図１の横方向、以下「行方向」ともいう。）及び当該一方向に対する交差方向（図１の縦方向、以下「列方向」ともいう。）にマトリクス状に多数設けられている。
【００３２】
また、放射線検出素子１０Ａには、上記ＴＦＴスイッチ４をＯＮ／ＯＦＦするための複数の走査配線１０１が行方向に設けられ、上記電荷蓄積容量５に蓄積された電荷を読み出すための複数の信号配線３が列方向に設けられている。また、各信号配線３には、それぞれ並んで蓄積容量配線１０２が設けられている。放射線検出素子１０Ａには、画素７がマトリクス状に設けられた検出領域の周囲を囲むように、グランドに接続された配線１０７が設けられている。蓄積容量配線１０２の両端は、配線１０７に接続されている。電荷蓄積容量５の一方の電極は、蓄積容量配線１０２に接続されており、蓄積容量配線１０２及び配線１０７を介して接地されて電圧レベルがグランドレベルとされている。
【００３３】
各信号配線３には、当該信号配線３に接続された何れかのＴＦＴスイッチ４がＯＮされることにより電荷蓄積容量５に蓄積された電荷量に応じた電気信号が流れる。各信号配線３には、各信号配線３に流れ出した電気信号を検出する信号検出回路１０５が接続されており、各走査配線１０１には、各走査配線１０１にＴＦＴスイッチ４をＯＮ／ＯＦＦするための制御信号を出力するスキャン信号制御装置１０４が接続されている。
【００３４】
信号検出回路１０５は、各信号配線３毎に、入力される電気信号を増幅する増幅回路を内蔵している。信号検出回路１０５では、各信号配線３より入力される電気信号を増幅回路により増幅して検出することにより、画像を構成する各画素の情報として、各電荷蓄積容量５に蓄積された電荷量を検出する。
【００３５】
この信号検出回路１０５及びスキャン信号制御装置１０４には、信号検出回路１０５において検出された電気信号に所定の処理を施すとともに、信号検出回路１０５に対して信号検出のタイミングを示す制御信号を出力し、スキャン信号制御装置１０４に対してスキャン信号の出力のタイミングを示す制御信号を出力する信号処理装置１０６が接続されている。
【００３６】
図２及び図３には、本実施形態に係る放射線検出素子１０Ａの構成の一例が示されている。なお、図２には、本実施形態に係る放射線検出素子１０Ａの１つの画素７の構造を示す平面図が示されており、図３には、図２のＡ−Ａ線断面図が示されている。
【００３７】
図３に示すように、放射線検出素子１０Ａは、無アルカリガラス等からなる絶縁性の基板１上に、走査配線１０１（図２参照。）、及びゲート電極２が形成されている。ゲート電極２は走査配線１０１に接続されている。この走査配線１０１、及びゲート電極２が形成された配線層（以下、この配線層を「第１配線層」ともいう。）は、例えば、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした積層膜を用いて形成される。
【００３８】
この第１配線層上には、一面に第１絶縁膜１５Ａが形成されており、ゲート電極２上に位置する部位がＴＦＴスイッチ４におけるゲート絶縁膜として作用する。この第１絶縁膜１５Ａは、例えば、ＳｉＮＸ 等からなっており、例えば、ＣＶＤ（Chemical Vapor Deposition）成膜により形成される。
【００３９】
第１絶縁膜１５Ａ上のゲート電極２に対応する位置には、半導体活性層８が形成されている。この半導体活性層８は、ＴＦＴスイッチ４のチャネル部であり、例えば、アモルファスシリコン膜からなる。
【００４０】
これらの上層には、ソース電極９、ドレイン電極１３が形成されている。このソース電極９及びドレイン電極１３が形成された配線層には、ソース電極９、ドレイン電極１３とともに、蓄積容量下部電極１４、及び蓄積容量配線１０２（図２参照。）が形成されている。蓄積容量配線１０２は、列方向の各画素列毎に、画素列の各画素７に備えられた電荷蓄積容量５の蓄積容量下部電極１４に接続されている。ソース電極９、ドレイン電極１３、蓄積容量下部電極１４、及び蓄積容量配線１０２が形成された配線層（以下、この配線層を「第２配線層」ともいう。）は、例えば、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした積層膜が用いて形成される。
【００４１】
この第２配線層上には、一面に第２絶縁膜１５Ｂが形成されている。この第２絶縁膜１５Ｂは、例えば、ＳｉＮＸ 等からなっており、例えば、ＣＶＤ成膜により形成される。
【００４２】
これらの上層には、信号配線３が形成され、また、第２絶縁膜１５Ｂ上の蓄積容量下部電極１４に対応する位置に蓄積容量上部電極１６が形成されている。信号配線３、及び蓄積容量上部電極１６が形成された配線層（以下、この配線層を「第３配線層」ともいう。）は、例えば、Ａｌ若しくはＣｕ、又はＡｌ若しくはＣｕを主体とした積層膜が用いて形成される。
【００４３】
第２絶縁膜１５Ｂには、信号配線３とソース電極９と対向する位置にコンタクトホール１７Ｃ（図２参照）が形成され、蓄積容量上部電極１６とドレイン電極１３と対向する位置にコンタクトホール１７Ｂが形成されている。信号配線３とソース電極９はコンタクトホール１７Ｃを介して電気的に接続され、蓄積容量上部電極１６とドレイン電極１３はコンタクトホール１７Ｂを介して電気的に接続されている。
【００４４】
本実施の形態に係る放射線検出素子１０Ａでは、ゲート電極２や第１１絶縁膜１５Ａ、ソース電極９、ドレイン電極１３によりＴＦＴスイッチ４が構成されており、蓄積容量下部電極１８や第２絶縁膜１５Ｂ、蓄積容量上部電極１６により電荷蓄積容量５が構成されている。
【００４５】
この第３配線層を覆い、基板１上の画素７が設けられた領域のほぼ全面（ほぼ全領域）には、塗布型の層間絶縁膜１２が形成されている。この層間絶縁膜１２は、低誘電率（比誘電率εｒ＝２〜４）の感光性の有機材料（例えば、ポジ型感光性アクリル系樹脂：メタクリル酸とグリシジルメタクリレートとの共重合体からなるベースポリマーに、ナフトキノンジアジド系ポジ型感光剤を混合した材料など）により１〜４μｍの膜厚で形成されている。本実施の形態に係る放射線検出素子１０Ａでは、この層間絶縁膜１２によって層間絶縁膜１２上層と下層に配置される金属間の容量を低く抑えている。また、一般的にこのような材料は平坦化膜としての機能も有しており、下層の段差が平坦化される効果も有する。この層間絶縁膜１２には、蓄積容量上部電極１６と対向する位置にコンタクトホール１７Ａが形成されている。
【００４６】
層間絶縁膜１２上には、各画素７毎に、コンタクトホール１７Ａを埋めつつ、画素領域を覆うように下部電極１８が形成されおり、この下部電極１８は、非晶質透明導電酸化膜（ＩＴＯ）からなり、コンタクトホール１７Ａを介して蓄積容量上部電極１６と接続されている。
【００４７】
下部電極１８上の基板１上の画素７が設けられた検出領域Ｓのほぼ全面には、非晶質のａ−Ｓｅ（アモルファスセレン）からなる半導体層２０が一様に形成されている。この半導体層２０は、Ｘ線などの放射線が照射されることにより、内部に電荷（電子−正孔）を発生する。
【００４８】
この半導体層２０上には、上部電極２２が形成されている。本実施の形態に係る放射線検出素子１０Ａでは、上部電極２２や半導体層２０、下部電極１８によりセンサ部１０３が構成されている。
【００４９】
上部電極２２は、不図示のバイアス電源に接続されており、バイアス電源からバイアス電圧が供給される。半導体層２０内に発生した電荷は、上部電極２２から印加されるバイアス電圧による電界により、電荷の極性に応じて上部電極２２又は下部電極１８へ移動する。
【００５０】
ところで、放射線検出素子１０Ａは、基板１上に各層を形成する製造プロセスにおいて、リークや断線などの欠陥が生じる場合がある。
【００５１】
図４には、信号配線３に断線５０が発生した場合が示されている。このように信号配線３が断線５０が発生した場合、断線５０が発生した信号配線３に信号検出回路１０５に対して断線箇所よりの上流側で接続された画素７の電荷の読み出しができなくなる。
【００５２】
そこで、本実施の形態では、断線５０が発生した信号配線３に接続された断線箇所を挟んで隣接する２つの画素７Ａ、７Ｂで、図５〜７に示すように、ＴＦＴスイッチ４のゲート電極２とソース電極９の重複部分及びゲート電極２とドレイン電極１３の重複部分、並びにコンタクトホール１７Ａ部分にレーザ光を照射して各配線層及び絶縁層をメルトさせ、ＴＦＴスイッチ４のソース電極９とゲート電極２とドレイン電極１３、及び電荷蓄積容量５の蓄積容量下部電極１８と蓄積容量上部電極１６とを短絡させて通電可能な状態とする。これにより、画素７Ａ、７ＢのＴＦＴスイッチ４及び電荷蓄積容量５を介して信号配線３と蓄積容量配線１０２とが電気的に接続されて断線箇所に並列な並列回路８０が構成され、信号配線３の断線箇所が並列回路８０により迂回して接続される。
【００５３】
また、画素７Ａ、７Ｂにレーザ光を照射してゲート電極２と走査配線１０１との接続部分を切断すると共に、蓄積容量配線１０２の並列回路８０として機能する部分の両側で蓄積容量配線１０２を切断する。これにより、並列回路８０が蓄積容量配線１０２及び走査配線１０１から電気的に分離する。
【００５４】
これにより、画素７Ａ、７Ｂの電荷が読み出せなくなるものの、断線５０が発生した信号配線３に信号検出回路１０５に対して断線箇所よりの上流側で接続された画素７の電荷の読み出しが可能となる。
【００５５】
一方、図８には、信号配線３と走査配線１０１の交差部分で、信号配線３と走査配線１０１との間にリーク５２が発生した場合が示されている。このように信号配線３と走査配線１０１との間にリーク５２が発生した場合、走査配線１０１からの電流が信号配線３に流れてしまい画素７の電荷を正しく読み出しできなくなる。
【００５６】
そこで、本実施の形態では、断線の場合と同様に、リーク５２が発生した信号配線３に接続されたリーク箇所を挟んで隣接する２つの画素７Ａ、７Ｂで、ＴＦＴスイッチ４のゲート電極２とソース電極９の重複部分及びゲート電極２とドレイン電極１３の重複部分、並びにコンタクトホール１７Ａ部分にレーザ光を照射して各配線層及び絶縁層をメルトさせ、ＴＦＴスイッチ４のソース電極９とゲート電極２とドレイン電極１３、及び電荷蓄積容量５の蓄積容量下部電極１８と蓄積容量上部電極１６とを短絡させて通電可能な状態とする。
【００５７】
また、画素７Ａ、７Ｂにレーザ光を照射してゲート電極２と走査配線１０１との接続部分を切断すると共に、蓄積容量配線１０２の並列回路８０として機能する部分の両側で蓄積容量配線１０２を切断する。さらに、リーク５２が発生した信号配線３のリーク箇所と画素７Ａ、７ＢのＴＦＴスイッチ４の間にレーザ光を照射して、リークが発生した信号配線３と走査配線１０１を切断する。
【００５８】
これにより、画素７Ａ、７Ｂで電荷が読み出せなくなるものの、リークの影響を抑えて画素７の電荷を読み出すことができる。
【００５９】
以上のように本実施の形態によれば、信号配線３の欠陥箇所が並列回路８０により迂回して接続されるため、リペアによって電荷が読み出せなくなる画素数を少なく抑えて欠陥箇所をリペアできる。
【００６０】
また、本実施の形態によれば、欠陥箇所を挟んで隣接する２つの画素７Ａ、７Ｂでリペアを行うことにより、電荷が読み出せなくなる画素数をより少なく抑えることができる。
【００６１】
また、本実施の形態によれば、蓄積容量配線１０２の並列回路８０として機能する部分の両側で蓄積容量配線１０２を切断したので、並列回路８０への蓄積容量配線１０２からの影響を抑えることができる。
【００６２】
また、本実施の形態によれば、画素７Ａ、７Ｂでゲート電極２と走査配線１０１との接続部分を切断したので、並列回路８０への走査配線１０１からの影響を抑えることができる。
【００６３】
また、本実施の形態によれば、欠陥がリークの場合でも、リークが発生した信号配線３のリーク箇所と画素７Ａ、７ＢのＴＦＴスイッチ４の間で信号配線３を切断することにより、リークの影響を受けずに画素７の電荷を読み出すことができる。
【００６４】
なお、第１の実施の形態に係る放射線検出素子１０Ａでは、画素７Ａ、７Ｂで電荷が読み出せず、点欠陥となるが、例えば、信号処理装置１０６に点欠陥となる画素７Ａ、７Ｂの位置を示す位置情報を予め記憶させておき、信号処理装置１０６において位置情報に基づいて点欠陥の画素７Ａ、７Ｂの位置を求め、点欠陥となる画素７Ａ、７Ｂのデータを、画素７Ａ、７Ｂに隣接する正常な画素７のデータから補間処理を行うことにより生成できる。
【００６５】
〔第２の実施の形態〕
次に、第２の実施の形態として、放射線を一旦光に変換し、変換した光を電荷に変換する間接変換方式の放射線検出素子１０Ｂに本発明を適用した場合について説明する。
【００６６】
図１０には、第２の実施の形態に係る放射線検出素子１０Ｂを用いた放射線画像撮影装置１００の全体構成が示されている。なお、上記第１の実施形態（図１）と対応する部分には第１の実施形態と同一の符号を付して説明する。また、放射線を光に変換するシンチレータは省略されている。
【００６７】
放射線検出素子１０Ｂは、光を受けて電荷を蓄積するセンサ部１０３と、センサ部１０３に蓄積された電荷を読み出すためのＴＦＴスイッチ４と、を含んで構成される画素７が一方向（図１０の横方向、以下「行方向」ともいう。）及び当該一方向に対する交差方向（図１０の縦方向、以下「列方向」ともいう。）にマトリクス状に多数設けられている。
【００６８】
また、放射線検出素子１０Ｂには、上記ＴＦＴスイッチ４をＯＮ／ＯＦＦするための複数の走査配線１０１が行方向に設けられ、上記センサ部１０３に蓄積された電荷を読み出すための複数の信号配線３が列方向に設けられている。放射線検出素子１０Ｂには、画素７がマトリクス状に設けられた検出領域の周囲を囲むように、所定のバイアス電圧を供給する電源１１０に接続された配線１０７が設けられており、共通電極配線１０９の両端は配線１０７に接続されている。センサ部１０３は共通電極配線１０９に接続されており、共通電極配線１０９及び配線１０７を介してバイアス電圧が印加されている。
【００６９】
各信号配線３には、信号検出回路１０５が接続されており、各走査配線１０１には、スキャン信号制御装置１０４が接続されている。この信号検出回路１０５及びスキャン信号制御装置１０４には、信号処理装置１０６が接続されている。
【００７０】
図１１には、本実施形態に係る間接変換方式の放射線検出素子１０Ｂの１画素単位の構造を示す平面図が示されており、図１２には、図１１のＡ−Ａ線断面図が示され、図１３には、図１１のＢ−Ｂ線断面図が示されている。なお、上記第１の実施形態（図２，図３）と対応する部分には第１の実施形態と同一の符号を付して説明する。
【００７１】
図１２、図１３に示すように、放射線検出素子１０Ｂは、絶縁性の基板１上に、走査配線１０１、ゲート電極２が形成されており、走査配線１０１とゲート電極２は接続されている（図１１参照。）。
【００７２】
この走査配線１０１及びゲート電極２上には、走査配線１０１及びゲート電極２を覆い一面に第１絶縁膜１５Ａが形成されている。
【００７３】
第１絶縁膜１５Ａ上のゲート電極２上には、半導体活性層８が島状に形成されている。
【００７４】
これらの上層には、第２配線層として、ソース電極９、及びドレイン電極１３が形成されている。このソース電極９及びドレイン電極１３が形成された第２配線層には、ソース電極９、ドレイン電極１３とともに、共通電極配線１０９が形成されている。このソース電極９及びドレイン電極１３と半導体活性層８との間には不純物添加アモルファスシリコン等による不純物添加半導体層（不図示）が形成されている。これらによりスイッチング用のＴＦＴスイッチ４が構成される。
【００７５】
これら半導体活性層８、ソース電極９、ドレイン電極１３、及び共通電極配線１０９を覆い、基板１上の画素７が設けられた領域のほぼ全面（ほぼ全領域）には、第２絶縁膜１５Ｂが形成されている。
【００７６】
第２絶縁膜１５Ｂ上には、第３配線層として、信号配線３、コンタクト２４、及びコンタクト３６が形成されている。
【００７７】
第２絶縁膜１５Ｂには、信号配線３とソース電極９と対向する位置にコンタクトホール１７Ｃ（図１１参照）が形成され、コンタクト３６とドレイン電極１３と対向する位置にコンタクトホール１７Ｂが形成され、コンタクト２４と共通電極配線１０９と対向する位置にコンタクトホール２２Ａが形成されている。信号配線３はコンタクトホール１７Ｃを介してソース電極９に接続され（図１１参照。）、コンタクト３６はコンタクトホール１７Ｂを介してドレイン電極１３に接続され（図１２参照。）、コンタクト２４はコンタクトホール２２Ａを介して共通電極配線１０９に接続されている（図１３参照。）。
【００７８】
この第３配線層上には、一面に第３絶縁膜１５Ｃが形成され、さらに塗布型の層間絶縁膜１２が形成されている。この第３絶縁膜１５Ｃは、例えば、ＳｉＮＸ 等からなっており、例えば、ＣＶＤ成膜により形成される。層間絶縁膜１２及び第３絶縁膜１５Ｃには、コンタクト３６と対向する位置にコンタクトホール１７Ａが形成され、コンタクト２４と対向する位置にコンタクトホール２２Ｂが形成されている。
【００７９】
層間絶縁膜１２上には、コンタクトホール１７Ａを埋めつつ、画素領域を覆うようにセンサ部１０３の下部電極１８が形成されている。下部電極１８は、コンタクトホール１７Ａを介してコンタクト３６に接続され、コンタクト３６を介してＴＦＴスイッチ４のドレイン電極１３と接続されている。この下部電極１８は、後述する半導体層６が１μｍ前後と厚い場合には導電性があれば材料に制限がほとんどない。このため、Ａｌ系材料、ＩＴＯなど導電性の金属を用いて形成すれば問題ない。
【００８０】
一方、半導体層６の膜厚が薄い場合（０．２〜０．５μｍ前後）、半導体層６で光が吸収が十分でないため、ＴＦＴスイッチ４への光照射によるリーク電流の増加を防ぐため、遮光性メタルを主体とする合金、若しくは積層膜とすることが好ましい。
【００８１】
下部電極１８上には、フォトダイオードとして機能する半導体層６が形成されている。本実施の形態では、半導体層６として、ｎ＋層、ｉ層、ｐ＋層（ｎ＋アモルファスシリコン、アモルファスシリコン、ｐ＋アモルファスシリコン）を積層したＰＩＮ構造のフォトダイオードを採用しており、下層からｎ＋層６Ａ、ｉ層６Ｂ、ｐ＋層６Ｃを順に積層して形成する。ｉ層６Ｂは、光が照射されることにより電荷（自由電子と自由正孔のペア）が発生する。ｎ＋層６Ａ及びｐ＋層６Ｃは、コンタクト層として機能し、下部電極１８及び後述する上部電極２２とｉ層６Ｂをと電気的に接続する。
【００８２】
また、本実施の形態では、下部電極１８を半導体層６よりも大きくしており、また、ＴＦＴスイッチ４の光の照射側を半導体層６で覆っている。これにより、画素領域内での光を受光できる面積の割合（所謂、フィルファクタ）を大きくしており、また、ＴＦＴスイッチ４への光入射を抑制している。
【００８３】
層間絶縁膜１２及び半導体層６上には、各半導体層６部分で開口２８を持つように保護絶縁膜２３が形成されている。保護絶縁膜２３には、コンタクト２４と対向する位置にコンタクトホール２２Ｂが形成されている。保護絶縁膜２３は、絶縁膜１５Ａ〜１５Ｃと同じく、例えば、ＳｉＮx等からなっており、例えば、ＣＶＤ成膜により形成される。そして、半導体層６及び保護絶縁膜２３上には、保護絶縁膜２３の開口２８を覆うように上部電極２５が形成されている。この上部電極２２には、例えば、ＩＴＯやＩＺＯ（酸化亜鉛インジウム）などの光透過性の高い材料を用いている。本実施の形態に係る放射線検出素子１０Ｂでは、上部電極２２や半導体層６、下部電極１８によりセンサ部１０３が構成されている。
【００８４】
上部電極２５は、上部電極２５にバイアス電圧を供給するための共通電極配線１０９と接続する接続部２５Ａを有している。接続部２５Ａは、コンタクトホール２２Ｂを介してコンタクト２４と接続されている。これにより、上部電極２５は、コンタクト２４を介して共通電極配線１０９と電気的に接続されている。
【００８５】
このように形成された放射線検出素子１０Ｂには、必要に応じてさらに光吸収性の低い絶縁性の材料により保護膜が形成され、その表面に光吸収性の低い接着樹脂を用いてＧＯＳ等からなるシンチレータが貼り付けられる。
【００８６】
ところで、放射線検出素子１０Ｂも、基板１上に各層を形成する製造プロセスにおいて、リークや断線などの欠陥が生じる場合がある。
【００８７】
図１４には、信号配線３に断線５０が発生した場合が示されている。このように信号配線３に断線５０が発生した場合、断線５０が発生した信号配線３に信号検出回路１０５に対して断線箇所よりの上流側で接続された画素７の電荷の読み出しができなくなる。
【００８８】
そこで、本実施の形態では、断線５０が発生した信号配線３に接続された断線箇所を挟んで隣接する２つの画素７Ａ、７Ｂで、図１５〜１７に示すように、ＴＦＴスイッチ４のゲート電極２とソース電極９の重複部分及びゲート電極２とドレイン電極１３の重複部分、並びに半導体層６の共通電極配線１０９との重複部分にレーザ光を照射して各配線層及び絶縁層をメルトさせ、ＴＦＴスイッチ４のソース電極９とゲート電極２とドレイン電極１３、及び下部電極１８と共通電極配線１０９とを短絡させて通電可能な状態とする。これにより、画素７Ａ、７ＢのＴＦＴスイッチ４、コンタクト３６及び下部電極１８を介して信号配線３と共通電極配線１０９とが電気的に接続されて断線箇所に並列な並列回路８０が構成され、信号配線３の断線箇所が並列回路８０により迂回して接続される。
【００８９】
また、画素７Ａ、７Ｂにレーザ光を照射してゲート電極２と走査配線１０１との接続部分を切断すると共に、共通電極配線１０９の並列回路８０として機能する部分の両側で共通電極配線１０９を切断する。これにより、並列回路８０が共通電極配線１０９及び走査配線１０１から電気的に分離する。
【００９０】
これにより、画素７Ａ、７Ｂで電荷が読み出せなくなるものの、断線５０が発生した信号配線３に信号検出回路１０５に対して断線箇所よりの上流側で接続された画素７の電荷の読み出しが可能となる。
【００９１】
なお、信号配線３と走査配線１０１との間にリークが発生した場合、第１の実施の形態と同様に、さらに、リークが発生した信号配線３のリーク箇所と画素７Ａ、７ＢのＴＦＴスイッチ４の間にレーザ光を照射して、リークが発生した蓄積容量配線１０２及び走査配線１０１を電気的に分離することにより、画素７Ａ、７Ｂで電荷が読み出せなくなるものの、リークの影響を抑えて画素７の電荷を読み出すことができる。
【００９２】
以上のように本実施の形態によれば、信号配線３の欠陥箇所が並列回路８０により迂回して接続されるため、リペアによって電荷が読み出せなくなる画素数を少なく抑えて欠陥箇所をリペアできる。
【００９３】
また、本実施の形態によれば、欠陥箇所を挟んで隣接する２つの画素７Ａ、７Ｂでリペアを行うことにより、電荷が読み出せなくなる画素数をより少なく抑えることができる。
【００９４】
また、本実施の形態によれば、共通電極配線１０９の並列回路８０として機能する部分の両側で共通電極配線１０９を切断したので、並列回路８０への共通電極配線１０９からの影響を抑えることができる。
【００９５】
また、本実施の形態によれば、画素７Ａ、７Ｂでゲート電極２と走査配線１０１との接続部分を切断したので、並列回路８０への走査配線１０１からの影響を抑えることができる。
【００９６】
なお、第２の実施の形態に係る放射線検出素子１０Ｂにおいても、画素７Ａ、７Ｂで電荷が読み出せず、点欠陥となるが、例えば、信号処理装置１０６に点欠陥となる画素７Ａ、７Ｂの位置を示す位置情報を予め記憶させておき、信号処理装置１０６において位置情報に基づいて点欠陥の画素７Ａ、７Ｂの位置を求め、点欠陥となる画素７Ａ、７Ｂのデータを、画素７Ａ、７Ｂに隣接する正常な画素７のデータから補間処理を行うことにより生成できる。
【００９７】
なお、上記各実施の形態では、欠陥箇所を挟んで隣接する２つの画素７Ａ、７Ｂで信号配線３と蓄積容量配線１０２又は共通電極配線１０９を短絡させるリペアを行う場合について説明したが、本発明はこれに限定されるものではない。例えば、欠陥箇所を挟んで３つ以上の画素７でリペアを行って欠陥箇所に並列な並列回路を構成してもよい。また、リペアを行う画素７は、欠陥箇所を挟んで隣接する必要は必ずしもなく、欠陥箇所を挟んでいれば、数画素隔ててもよい。リペアを行う画素７は、点欠陥となるため、数画素隔てることにより、補間処理での画質の低下を抑えることができる。
【００９８】
また、上記第２の実施の形態では、半導体層６の共通電極配線１０９との重複部分にレーザ光を照射してメルトさせ、下部電極１８と共通電極配線１０９とを短絡させて通電可能な状態とする場合について説明したが、本発明はこれに限定されるものではない。例えば、図１８、１９に示すように、コンタクト３６を共通電極配線１０９と重複するように伸して、コンタクト３６と共通電極配線１０９との重複部分にレーザ光を照射してメルトさせ、コンタクト３６と共通電極配線１０９とを短絡させて通電可能な状態としてもよい。また、第２の実施の形態においてコンタクト３６を設けた場合について説明したが、第１の実施の形態に適用してもよい。このように、共通電極配線１０９とコンタクト３６の少なくとも一部が第２絶縁膜１５Ｂのみを介して重複するように設けられることにより、重複部分にレーザ光を照射してのコンタクト３６と共通電極配線１０９とのメルトが行いやすくなる。なお、共通電極配線１０９とコンタクト３６との間を、１層の第２絶縁膜１５のみとしたが、これに限定されるものではなく、絶縁膜を複数層としてもよい。
【００９９】
また、上記各実施の形態では、基板１として無アルカリガラスを用いた場合について説明したが、これに限定されるものではない。例えば、ポリイミド等の絶縁体を用いて絶縁性の基板１を形成してもよい。基板の材料はこれに限定されるものではない。
【０１００】
また、上記第１の実施の形態では、直接変換方式の放射線検出素子１０Ａにおいて半導体層２０が各画素７で連続している場合について説明したが、これに限定されるものではない。例えば、フォトダイオード層が各画素で連続している場合に本発明を適用してもよい。特表２００８−５０５４９６号公報の図５、図６には、各画素でフォトダイオード層が連続している例が示されている。
【０１０１】
また、放射線検出素子１０Ａ、１０Ｂは、センサ部１０３が設けられた表側から放射線が照射されてもよく、基板１側（裏側）から放射線が照射されてもよい。ここで、間接変換方式の放射線検出素子１０Ｂでは、表側から放射線が照射された場合、シンチレータ２９の上面側（基板１の反対側）でより強く発光し、裏側から放射線が照射された場合、基板１を透過した放射線がシンチレータ２９に入射してシンチレータ２９の基板１側がより強く発光する。半導体層６には、シンチレータ２９で発生した光により電荷が発生する。このため、間接変換方式の放射線検出素子１０Ｂは、表側から放射線が照射された場合の方が裏側から放射線が照射された場合よりも、放射線が基板１を透過しないため、放射線に対する感度を高く設計することが可能であり、また、裏側から放射線が照射された場合の方が表側から放射線が照射された場合よりも各半導体層６に対するシンチレータ２９の発光位置が近いため、撮影によって得られる放射線画像の分解能が高い。
【０１０２】
また、上記各実施の形態では、Ｘ線を検出することにより画像を検出する放射線画像撮影装置１００に本発明を適用した場合について説明したが、本発明はこれに限定されるものではなく、例えば、検出対象とする電磁波は可視光や紫外線、赤外線等いずれであってもよい。
【０１０３】
その他、上記各実施の形態で説明した放射線画像撮影装置１００の構成（図１、図１０参照。）及び放射線検出素子１０Ａ、１０Ｂの構成（図２〜図９、図１１〜図１９）は一例であり、本発明の主旨を逸脱しない範囲内において適宜変更可能であることは言うまでもない。
【符号の説明】
【０１０４】
３      信号配線
４      ＴＦＴスイッチ
５      電荷蓄積容量
７      画素
１０Ａ、１０Ｂ  放射線検出素子
１５Ｂ  第２絶縁膜
３６  コンタクト（導電部）
５０    断線（欠陥）
５２    リーク（欠陥）
８０    並列回路
１０１  走査配線
１０２  蓄積容量配線（並列配線）
１０３  センサ部
１０９  共通電極配線（並列配線）
【図１】
0005398564.tif 000002
【図２】
0005398564.tif 000003
【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
0005398564.tif 000009
【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
0005398564.tif 000017
【図１７】
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【図１８】
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【図１９】
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