(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板上にそれぞれ交互に積層された複数の電極層と複数の第１の絶縁層とを有する第１の積層体と、
前記第１の積層体を積層方向に貫通して形成された第１のホールの側壁に設けられたメモリ膜と、
前記第１のホール内における前記メモリ膜の内側に設けられた第１のチャネルボディと、
前記第１の積層体上に設けられた第２の積層体であって、選択ゲートとその上に設けられた第２の絶縁層とを有する第２の積層体と、
前記第１のホールと連通し、前記第２の積層体を積層方向に貫通して形成された第２のホールの側壁に設けられたゲート絶縁膜と、
前記第２のホール内における前記ゲート絶縁膜の内側に設けられ、前記第１のチャネルボディとつながった第２のチャネルボディと、
を備え、
前記選択ゲートの側面と前記第２の絶縁層との間に段差部が形成され、
前記段差部を被覆する部分の前記第２のチャネルボディの膜厚は、前記第２の絶縁層間に設けられた部分の膜厚よりも厚く、前記段差部を被覆する部分の前記第２のチャネルボディは、前記第２のホールを閉塞しており、
前記第２のチャネルボディが前記第２のホールを閉塞した部分よりも下における前記選択ゲートで囲まれた領域の前記第２のチャネルボディの内側に絶縁膜がなく空洞が形成されていることを特徴とする半導体装置。
【請求項２】
前記第２の絶縁層間の前記第２のホールの孔径は、前記選択ゲート間の前記第２のホールの孔径よりも大きいことを特徴とする請求項１記載の半導体装置。
【請求項３】
前記段差部を被覆する前記第２のチャネルボディは他の部分よりも高濃度に不純物を含むことを特徴とする請求項１または２に記載の半導体装置。
【請求項４】
前記第２のホールの閉塞部よりも上の前記第２のチャネルボディの内側に、前記閉塞部に接して設けられ、不純物を含む半導体をさらに備えたことを特徴とする請求項１〜３のいずれか１つに記載の半導体装置。
【請求項５】
基板上に、それぞれ交互に積層された複数の電極層と複数の第１の絶縁層とを有する第１の積層体を形成する工程と、
前記第１の積層体上に、選択ゲート、第２の絶縁層の順に形成し第２の積層体を形成する工程と、
前記第１の積層体を積層方向に貫通する第１のホール及び前記第２の積層体を積層方向に貫通し、前記第１のホールと連通する第２のホールを形成する工程と、
前記第２の絶縁層間の前記第２のホールの孔径を、前記選択ゲート間の前記第２のホールの孔径よりも大きくし、前記選択ゲートの側面と前記第２の絶縁層との間に段差部を形成する工程と、
前記第１のホールの側壁にメモリ膜を形成する工程と、
前記第２のホールの側壁にゲート絶縁膜を形成する工程と、
前記メモリ膜の内側に第１のチャネルボディを形成する工程と、
前記ゲート絶縁膜の内側に、前記第１のチャネルボディとつながった第２のチャネルボディを形成する工程と、
前記段差部を被覆する前記第２のチャネルボディに、イオン注入法により不純物を注入する工程と、
前記選択ゲートで囲まれた領域の前記第２のチャネルボディの内側に空洞を残しつつ、前記段差部を被覆する前記第２のチャネルボディを熱処理により体積膨張させて、前記第２のチャネルボディで前記第２のホールを閉塞する工程と、
前記第２のチャネルボディが前記第２のホールを閉塞した部分よりも上の前記第２のチャネルボディの内側に、不純物を含む半導体を形成する工程と、
前記不純物を含む半導体から前記第２のチャネルボディに向けて不純物を拡散させる工程と、
を備えたことを特徴とする半導体装置の製造方法。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明の実施形態は、半導体装置及びその製造方法に関する。
【背景技術】
【０００２】
メモリセルにおけるコントロールゲートとして機能する電極層と、絶縁層とを交互に複数積層した積層体にメモリホールを形成し、そのメモリホールの側壁に電荷蓄積膜を形成した後、メモリホール内にチャネルとなるシリコンを設けることでメモリセルを３次元配列したメモリデバイスが提案されている。
【０００３】
そのような３次元積層メモリに特有のデータ消去方法として、ＧＩＤＬ（Gate Induced Drain Leakage）電流を利用した消去方法が提案されている。この消去方法を利用するには、メモリセルの上方に設けられた選択ゲートの上端部近傍のチャネルボディに高濃度の不純物拡散領域が要求される。
【先行技術文献】
【特許文献】
【０００４】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００５】
実施形態によれば、十分な消去速度が得られる半導体装置及びその製造方法を提供する。
【課題を解決するための手段】
【０００６】
実施形態によれば、半導体装置は、基板と、第１の積層体と、メモリ膜と、第１のチャネルボディと、第２の積層体と、ゲート絶縁膜と、第２のチャネルボディと、を備えている。  
前記第１の積層体は、前記基板上にそれぞれ交互に積層された複数の電極層と複数の第１の絶縁層とを有する。  
前記メモリ膜は、前記第１の積層体を積層方向に貫通して形成された第１のホールの側壁に設けられている。  
前記第１のチャネルボディは、前記第１のホール内における前記メモリ膜の内側に設けられている。  
前記第２の積層体は、前記第１の積層体上に設けられ、選択ゲートとその上に設けられた第２の絶縁層とを有する。  
前記ゲート絶縁膜は、前記第１のホールと連通し、前記第２の積層体を積層方向に貫通して形成された第２のホールの側壁に設けられている。  
前記第２のチャネルボディは、前記第２のホール内における前記ゲート絶縁膜の内側に設けられ、前記第１のチャネルボディとつながっている。  
前記選択ゲートの側面と前記第２の絶縁層との間に段差部が形成されている。前記段差部を被覆する部分の前記第２のチャネルボディの膜厚は、前記第２の絶縁層間に設けられた部分の膜厚よりも厚く、前記段差部を被覆する部分の前記第２のチャネルボディは、前記第２のホールを閉塞している。前記第２のチャネルボディが前記第２のホールを閉塞した部分よりも下における前記選択ゲートで囲まれた領域の前記第２のチャネルボディの内側に絶縁膜がなく空洞が形成されている。
【図面の簡単な説明】
【０００７】
【図１】実施形態の半導体装置の模式斜視図。
【図２】実施形態の半導体装置におけるメモリセルの模式拡大断面図。
【図３】実施形態の半導体装置の製造方法を示す模式断面図。
【図４】実施形態の半導体装置の製造方法を示す模式断面図。
【図５】実施形態の半導体装置の製造方法を示す模式断面図。
【図６】実施形態の半導体装置の製造方法を示す模式断面図。
【図７】実施形態の半導体装置の製造方法を示す模式断面図。
【図８】実施形態の半導体装置の製造方法を示す模式断面図。
【図９】実施形態の半導体装置の製造方法を示す模式断面図。
【図１０】実施形態の半導体装置におけるメモリストリングの他の具体例を示す模式斜視図。
【発明を実施するための形態】
【０００８】
以下、図面を参照し、実施形態について説明する。なお、各図面中、同じ要素には同じ符号を付している。
【０００９】
図１は、実施形態の半導体装置１におけるメモリセルアレイの模式斜視図である。なお、図１においては、図を見易くするために、メモリホールＭＨの内壁に形成された絶縁膜以外の絶縁部分については図示を省略している。  
図２は、図１におけるメモリセルが設けられた部分の拡大断面図である。
【００１０】
また、図１において、説明の便宜上、ＸＹＺ直交座標系を導入する。この座標系においては、基板１０の主面に対して平行な方向であって相互に直交する２方向をＸ方向及びＹ方向とし、これらＸ方向及びＹ方向の双方に対して直交する方向をＺ方向とする。
【００１１】
図１において、基板１０上には図示しない絶縁層を介してバックゲートＢＧが設けられている。バックゲートＢＧは、例えば不純物が添加され導電性を有するシリコン層である。
【００１２】
バックゲートＢＧ上には、複数の絶縁層４２（図２に示す）と、複数の電極層ＷＬ１Ｄ、ＷＬ２Ｄ、ＷＬ３Ｄ、ＷＬ４Ｄ、ＷＬ１Ｓ、ＷＬ２Ｓ、ＷＬ３Ｓ、ＷＬ４Ｓが、それぞれ交互に積層されている。
【００１３】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓは、同じ階層に設けられ、下から１層目の電極層を表す。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓは、同じ階層に設けられ、下から２層目の電極層を表す。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓは、同じ階層に設けられ、下から３層目の電極層を表す。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓは、同じ階層に設けられ、下から４層目の電極層を表す。
【００１４】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとは、Ｙ方向に分断されている。電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとは、Ｙ方向に分断されている。電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとは、Ｙ方向に分断されている。電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとは、Ｙ方向に分断されている。
【００１５】
電極層ＷＬ１Ｄと電極層ＷＬ１Ｓとの間、電極層ＷＬ２Ｄと電極層ＷＬ２Ｓとの間、電極層ＷＬ３Ｄと電極層ＷＬ３Ｓとの間、および電極層ＷＬ４Ｄと電極層ＷＬ４Ｓとの間には、図４（ｂ）〜図５（ｂ）に示す絶縁物４５が設けられている。
【００１６】
電極層ＷＬ１Ｄ〜ＷＬ４Ｄは、バックゲートＢＧとドレイン側選択ゲートＳＧＤとの間に設けられている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓは、バックゲートＢＧとソース側選択ゲートＳＧＳとの間に設けられている。
【００１７】
電極層の層数は任意であり、図１に例示する４層に限らない。また、以下の説明において、各電極層ＷＬ１Ｄ〜ＷＬ４Ｄ及びＷＬ１Ｓ〜ＷＬ４Ｓを、単に電極層ＷＬと表すこともある。
【００１８】
電極層ＷＬは、例えば不純物が添加され導電性を有するシリコン層である。絶縁層４２は、例えばシリコン酸化物を含むＴＥＯＳ（tetraethoxysilane）層である。
【００１９】
電極層ＷＬ４Ｄ上には、ドレイン側選択ゲートＳＧＤが設けられている。ドレイン側選択ゲートＳＧＤは、例えば不純物が添加され導電性を有するシリコン層である。
【００２０】
電極層ＷＬ４Ｓ上には、ソース側選択ゲートＳＧＳが設けられている。ソース側選択ゲートＳＧＳは、例えば不純物が添加され導電性を有するシリコン層である。
【００２１】
ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとは、Ｙ方向に分断されている。なお、以下の説明において、ドレイン側選択ゲートＳＧＤとソース側選択ゲートＳＧＳとを区別することなく単に選択ゲートＳＧと表すこともある。
【００２２】
ソース側選択ゲートＳＧＳ上には、ソース線ＳＬが設けられている。ソース線ＳＬは、金属層である。
【００２３】
ドレイン側選択ゲートＳＧＤ及びソース線ＳＬ上には、複数本のビット線ＢＬが設けられている。各ビット線ＢＬはＹ方向に延在している。
【００２４】
バックゲートＢＧ及びこのバックゲートＢＧ上の積層体には、Ｕ字状のメモリホールＭＨが複数形成されている。電極層ＷＬ１Ｄ〜ＷＬ４Ｄおよびドレイン側選択ゲートＳＧＤには、それらを貫通しＺ方向に延びるホールが形成されている。電極層ＷＬ１Ｓ〜ＷＬ４Ｓおよびソース側選択ゲートＳＧＳには、それらを貫通しＺ方向に延びるホールが形成されている。それらＺ方向に延びる一対のホールは、バックゲートＢＧ内に形成された凹部８１（図５（ｂ）に示す）を介してつながり、Ｕ字状のメモリホールＭＨを構成する。
【００２５】
メモリホールＭＨの内部には、Ｕ字状にチャネルボディ２０、５１が設けられている。チャネルボディ２０、５１は、例えばシリコン膜である。チャネルボディ２０と、メモリホールＭＨの内壁との間にはメモリ膜３０が設けられている。
【００２６】
ドレイン側選択ゲートＳＧＤとチャネルボディ５１との間、およびソース側選択ゲートＳＧＳとチャネルボディ５１との間には、ゲート絶縁膜ＧＤが設けられている。
【００２７】
なお、図１においてメモリホールＭＨ内のすべてをチャネルボディで埋める構造に限らず、メモリホールＭＨの中心軸側に空洞部が残るようにチャネルボディを形成してもよい。あるいは、そのチャネルボディ内側の空洞部に絶縁物を埋め込んだ構造であってもよい。
【００２８】
メモリセルトランジスタ（以下、単にメモリセルとも言う）における各電極層ＷＬとチャネルボディ２０との間には、図２に示すように、電極層ＷＬ側から順に第１の絶縁膜としてブロック膜３１、電荷蓄積膜３２、および第２の絶縁膜としてトンネル膜３３が設けられている。ブロック膜３１は電極層ＷＬに接し、トンネル膜３３はチャネルボディ２０に接し、ブロック膜３１とトンネル膜３３との間に電荷蓄積膜３２が設けられている。
【００２９】
チャネルボディ２０は、メモリセルトランジスタにおけるチャネルとして機能し、電極層ＷＬはコントロールゲートとして機能し、電荷蓄積膜３２はチャネルボディ２０から注入される電荷を蓄積するデータ記憶層として機能する。すなわち、チャネルボディ２０と各電極層ＷＬとの交差部分に、チャネルの周囲をコントロールゲートが囲んだ構造のメモリセルが形成されている。
【００３０】
実施形態の半導体装置１は、データの消去・書き込みを電気的に自由に行うことができ、電源を切っても記憶内容を保持することができる不揮発性半導体記憶装置である。
【００３１】
メモリセルは、例えばチャージトラップ型のメモリセルである。電荷蓄積膜３２は、電荷を捕獲するトラップサイトを多数有し、例えばシリコン窒化膜である。
【００３２】
トンネル膜３３は、例えばシリコン酸化膜であり、電荷蓄積膜３２にチャネルボディ２０から電荷が注入される際、または電荷蓄積膜３２に蓄積された電荷がチャネルボディ２０へ拡散する際に電位障壁となる。
【００３３】
ブロック膜３１は、例えばシリコン酸化膜であり、電荷蓄積膜３２に蓄積された電荷が、電極層ＷＬへ拡散するのを防止する。
【００３４】
ドレイン側選択ゲートＳＧＤ、チャネルボディ５１及びそれらの間のゲート絶縁膜ＧＤは、ドレイン側選択トランジスタＳＴＤを構成する。ドレイン側選択トランジスタＳＴＤにおけるチャネルボディ５１は、ビット線ＢＬと接続されている。
【００３５】
ソース側選択ゲートＳＧＳ、チャネルボディ５１及びそれらの間のゲート絶縁膜ＧＤは、ソース側選択トランジスタＳＴＳを構成する。ソース側選択トランジスタＳＴＳにおけるチャネルボディ５１は、ソース線ＳＬと接続されている。
【００３６】
なお、以下の説明において、ドレイン側選択トランジスタＳＴＤとソース側選択トランジスタＳＴＳとを区別することなく単に選択トランジスタＳＴと表すこともある。
【００３７】
バックゲートＢＧ、このバックゲートＢＧ内に設けられたチャネルボディ２０及びメモリ膜３０は、バックゲートトランジスタＢＧＴを構成する。
【００３８】
ドレイン側選択トランジスタＳＴＤとバックゲートトランジスタＢＧＴとの間には、各電極層ＷＬ４Ｄ〜ＷＬ１ＤをコントロールゲートとするメモリセルＭＣが複数設けられている。同様に、バックゲートトランジスタＢＧＴとソース側選択トランジスタＳＴＳの間にも、各電極層ＷＬ１Ｓ〜ＷＬ４ＳをコントロールゲートとするメモリセルＭＣが複数設けられている。
【００３９】
それら複数のメモリセルＭＣ、ドレイン側選択トランジスタＳＴＳ、バックゲートトランジスタＢＧＴおよびソース側選択トランジスタＳＴＳは、チャネルボディ２０、５１を通じて直列接続され、Ｕ字状の１つのメモリストリングＭＳを構成する。
【００４０】
１つのメモリストリングＭＳは、複数の電極層ＷＬを含む積層体の積層方向に延びる一対の柱状部ＣＬと、バックゲートＢＧに埋め込まれ、一対の柱状部ＣＬの下端をつなぐ連結部ＪＰとを有する。このメモリストリングＭＳがＸ方向及びＹ方向に複数配列されていることにより、複数のメモリセルＭＣがＸ方向、Ｙ方向及びＺ方向に３次元的に設けられている。
【００４１】
複数のメモリストリングＭＳは、基板１０におけるメモリセルアレイ領域に設けられている。基板１０におけるメモリセルアレイ領域の例えば周辺には、メモリセルアレイを制御する周辺回路が設けられている。
【００４２】
次に、図３（ａ）〜図５（ｂ）を参照して、実施形態の半導体装置１の製造方法について説明する。以下の説明では、メモリセルアレイの形成方法について説明する。
【００４３】
基板１０上には、図示しない絶縁層を介してバックゲートＢＧが設けられる。バックゲートＢＧは、例えばホウ素等の不純物がドープされたシリコン層である。そのバックゲートＢＧ上に、図３（ａ）に示すように、レジスト９４を形成する。レジスト９４は、パターニングされ、選択的に形成された開口９４ａを有する。
【００４４】
次に、レジスト９４をマスクにして、バックゲートＢＧを選択的にドライエッチングする。これにより、図３（ｂ）に示すように、バックゲートＢＧに凹部８１が形成される。
【００４５】
次に、図３（ｃ）に示すように、凹部８１に犠牲膜８２を埋め込む。犠牲膜８２は、例えば、シリコン窒化膜、ノンドープシリコン膜などである。その後、犠牲膜８２を全面エッチングして、図３（ｄ）に示すように、凹部８１と凹部８１との間のバックゲートＢＧの表面を露出させる。
【００４６】
次に、図４（ａ）に示すように、バックゲートＢＧ上に絶縁膜４１を形成した後、その上に、複数の電極層ＷＬ及び複数の絶縁層４２を含む第１の積層体を形成する。電極層ＷＬと絶縁層４２とは交互に積層され、絶縁層４２は電極層ＷＬ間に介在される。最上層の電極層ＷＬ上には、絶縁膜４３が形成される。
【００４７】
次に、フォトリソグラフィとエッチングにより、第１の積層体を分断し、絶縁膜４１に達する溝を形成した後、その溝を、図４（ｂ）に示すように、絶縁膜４５で埋め込む。
【００４８】
溝を絶縁膜４５で埋め込んだ後、全面エッチングにより絶縁膜４３を露出させる。その絶縁膜４３上には、図４（ｃ）に示すように、絶縁膜４６が形成される。さらに、絶縁膜４６上には、選択ゲートＳＧ及び絶縁層４７を含む第２の積層体が形成される。絶縁膜４６上に選択ゲートＳＧが形成され、選択ゲートＳＧ上に絶縁層４７が形成される。
【００４９】
次に、図５（ａ）に示すように、バックゲートＢＧ上の第１及び第２の積層体に、ホールｈを形成する。ホールｈは、図示しないマスクを用いた例えばＲＩＥ（Reactive Ion Etching）法で形成される。ホールｈの下端は犠牲膜８２に達し、ホールｈの底部に犠牲膜８２が露出する。犠牲膜８２のほぼ中央に位置する絶縁膜４５を挟むように、一対のホールｈが１つの犠牲膜８２上に位置する。
【００５０】
次に、犠牲膜８２を例えばウェットエッチングによりホールｈを通じて除去する。このときのエッチング液としては、例えばＫＯＨ（水酸化カリウム）溶液等のアルカリ系薬液、あるいは、温度条件によりエッチングレートが調整されたリン酸溶液（Ｈ３ＰＯ４）を用いることができる。
【００５１】
これにより、犠牲膜８２は、図５（ｂ）に示すように、除去される。犠牲膜８２の除去により、バックゲートＢＧに凹部８１が形成される。１つの凹部８１につき、一対のホールｈがつながっている。すなわち、一対のホールｈのそれぞれの下端が１つの共通の凹部８１とつながり、１つのＵ字状のメモリホールＭＨが形成される。
【００５２】
この後、複数の電極層ＷＬを含む第１の積層体におけるメモリホールＭＨの内壁に、図２に示すメモリ膜３０を形成する。さらに、メモリホールＭＨ内におけるメモリ膜３０の内側に、チャネルボディ（第１のチャネルボディ）２０としてシリコン膜を形成する。
【００５３】
一方、選択ゲートＳＧを含む第２の積層体に対しては、後述するように、図６（ａ）以降の工程が行われる。
【００５４】
本実施形態の半導体装置１において、データの消去動作は、電荷蓄積膜３２からの電子の引き抜き、あるいは、電荷蓄積膜３２への正孔の注入を行う動作である。電極層ＷＬをコントロールゲートとするメモリセルＭＣを構成するトランジスタは、しきい値電圧が相対的に低い状態（消去状態）と、しきい値電圧が相対的に高い状態（書き込み状態）とを有する。そして、消去動作は、メモリセルＭＣのしきい値電圧を低い側の状態に設定する動作である。
【００５５】
一般的な２次元構造のメモリでは、基板電位を上げることでフローティングゲートに書き込まれた電子を引き抜いている。しかし、本実施形態のような３次元構造の半導体装置では、メモリセルのチャネルが直接基板とつながっていない。そのため、選択ゲート端のチャネルで生じるＧＩＤＬ（Gate Induced Drain Leakage）電流を利用してメモリセルのチャネル電位をブーストする方法が提案されている。
【００５６】
すなわち、選択ゲートＳＧの上端部近傍のチャネルボディ５１に形成した高濃度に不純物が添加された拡散領域に高電圧を印加することで、選択ゲートＳＧと拡散領域との間にに形成された空乏層に高電界を発生させる。これにより、バンド間トンネリングを起こし、生成される正孔をチャネルボディ５１、２０に供給することでチャネル電位を上昇させる。電極層ＷＬの電位を例えばグランド電位（０Ｖ）にすることで、チャネルボディ２０と電極層ＷＬとの電位差で、電荷蓄積膜３２の電子が引き抜かれ、あるいは、電荷蓄積膜３２に正孔が注入され、消去動作が行われる。
【００５７】
このような消去動作の高速化には、選択ゲートＳＧ上端部近傍のチャネルボディ５１に高濃度に不純物を含む拡散領域が要求される。
【００５８】
以下、図６（ａ）〜図９（ｂ）を参照して、実施形態における選択トランジスタＳＴの形成方法及び構造について説明する。
【００５９】
以下に説明する工程は、図５（ｂ）に示すメモリホールＭＨを形成した後に行われる。なお、メモリホールＭＨにおいて、特に、選択ゲートＳＧ及び絶縁層４７を含む第２の積層体を貫通する部分をホールｈ２とする。
【００６０】
図６（ａ）は、第２の積層体にホールｈ２が形成された状態を表す。
【００６１】
ホールｈ２の形成後、例えば希フッ酸を用いた処理が行われる。この処理により、シリコン酸化物系の絶縁層４７はエッチングされる。また、この希フッ酸処理は、ホールｈ２形成時のＲＩＥによる堆積物除去と、ゲート絶縁膜ＧＤの成膜前処理も兼ねている。
【００６２】
図６（ｂ）に示すように、絶縁層４７はエッチングにより、そのホールｈ２に露出する側壁がホールｈ２の中心軸から離間する方向に後退する。例えば、絶縁層４７の側壁の後退量は５（ｎｍ）ほどである。したがって、ホールｈ２における絶縁層４７間の孔径は、選択ゲートＳＧ間の孔径よりも大きくなる。このため、選択ゲートＳＧの側面と絶縁層４７との間に段差部５０が形成される。
【００６３】
次に、図６（ｃ）に示すように、ホールｈ２の側壁にゲート絶縁膜ＧＤを形成する。ゲート絶縁膜ＧＤは、段差部５０に沿って段差部５０を被覆し、ゲート絶縁膜ＧＤにも段差部が形成される。ゲート絶縁膜ＧＤは、例えば、ＣＶＤ（chemical vapor deposition）法によって形成されるシリコン酸化膜、あるいはシリコン窒化膜である。
【００６４】
次に、ホールｈ２内におけるゲート絶縁膜ＧＤの内側に、チャネルボディ（第２のチャネルボディ）５１となるアモルファスシリコン膜を例えばＣＶＤ法で形成する。その後、熱処理でアモルファスシリコン膜を結晶化させ、多結晶シリコン膜にする。
【００６５】
チャネルボディ５１は、メモリセルにおけるチャネルボディ２０とつながっている。チャネルボディ５１は、ゲート絶縁膜ＧＤを介在させて段差部５０を被覆し、チャネルボディ５１にも段差部が形成される。
【００６６】
次に、チャネルボディ５１に対してイオン注入法により不純物を注入する。例えば、ｎ形不純物であるヒ素（Ａｓ）が、１０ｋｅＶの加速電圧で、５×１０１４／ｃｍ２以上のドーズ量で注入される。
【００６７】
チャネルボディ５１において、選択ゲートＳＧの側面と絶縁層４７との間の段差部５０を被覆する部分は、段差部５０に沿うように形成され、ホールｈ２の中心軸側に出っ張っている。そのため、絶縁層４７間のホールｈ２の側壁に形成されたチャネルボディ５１の側面に対するよりも、段差部５０を被覆する部分に対する不純物注入効率が高くなる。したがって、チャネルボディ５１における段差部５０を被覆する部分は他の部分よりも高濃度に不純物を含む。
【００６８】
チャネルボディ５１に対する不純物の注入後、例えば、１０００℃のＮ２ガス雰囲気中で、１０秒間、熱処理（アニール）を行う。
【００６９】
チャネルボディ５１における段差部５０を被覆する部分は、イオン注入により他の部分よりもヒ素の密度が高くなることにより体積膨張し、その後アニールをすることでさらに体積膨張する。イオン注入及びアニール後のチャネルボディ５１は、例えば２．３倍ほど体積膨張する。
【００７０】
図７（ａ）に示すように、チャネルボディ５１において、段差部５０を被覆する部分（体積膨張部）５１ａの膜厚は、絶縁層４７間に設けられた部分の膜厚よりも厚くなる。チャネルボディ５１の体積膨張部５１ａは、段差部５０近傍でホールｈ２を閉塞する。
【００７１】
体積膨張でホールｈ２を閉塞させることが可能なチャネルボディ５１の成膜時の膜厚は、ホールｈ２の孔径及びゲート絶縁膜ＧＤの膜厚に依存する。ホールｈ２の孔径が小さいほど、体積膨張でホールｈ２を閉塞させることが可能なチャネルボディ５１の膜厚は薄くなる。ゲート絶縁膜ＧＤの膜厚が厚いほど、体積膨張でホールｈ２を閉塞させることが可能なチャネルボディ５１の膜厚は薄くなる。
【００７２】
なお、チャネルボディ５１に注入するイオン種としては、ヒ素に限らず、カーボン（Ｃ）やリン（Ｐ）などでもよく、いずれも５×１０１４／ｃｍ２以上のドーズ量でイオン注入するのが好ましい。
【００７３】
次に、図７（ｂ）に示すように、チャネルボディ５１の体積膨張部５１ａで閉塞された部分より上、すなわち選択ゲートＳＧより上のホールｈ２内におけるチャネルボディ５１の内側に、不純物を含む半導体５３を埋め込む。
【００７４】
例えば、成膜中に１×１０２０／ｃｍ２以上のドーズ量でリンがドープされたアモルファスシリコンを、体積膨張部５１ａより上のホールｈ２内に埋め込む。
【００７５】
その後、ＲＩＥ（Reactive Ion Etching）により、絶縁層４７の上面上のゲート絶縁膜ＧＤ、チャネルボディ５１および半導体５３を除去した後、熱処理により半導体５３を多結晶シリコンにする。すなわち、半導体５３は、例えば、不純物としてリンがドープされた多結晶シリコンとなる。続いて、ビット線ＢＬまたはソース線ＳＬとなる配線ＷＲを、第２の積層体上に形成する。チャネルボディ５１及び半導体５３は、配線ＷＲと電気的に接続される。
【００７６】
半導体５３は、チャネルボディ５１における体積膨張部５１ａより上でチャネルボディ５１に接している。そして、半導体５３の埋め込み後、熱処理を加えることで、半導体５３にドープされた不純物（例えばリン）がチャネルボディ５１に拡散される。
【００７７】
前述したイオン注入により既に不純物がドープされた体積膨張部５１ａは、半導体５３からの不純物の拡散により、さらに不純物濃度が高くなる。体積膨張部５１ａは、選択ゲートＳＧの側面と絶縁層４７との段差部５０を被覆する部分に設けられている。したがって、本実施形態では選択ゲートＳＧ上端部近傍のチャネルボディ５１に高濃度に不純物を含む拡散領域が存在する。この結果、前述したＧＩＤＬ電流を利用してメモリセルのチャネル電位を速やかにブーストでき、消去動作の高速化を図れる。
【００７８】
また、半導体５３からの不純物は、体積膨張部５１ａよりも上のホールｈ２の側壁に形成されたチャネルボディ５１にも拡散される。この結果、チャネルボディ５１における配線ＷＲとつながる上部の抵抗を低減でき、読み出し時のセル電流を増大できる。
【００７９】
なお、比較例として、図６（ｃ）の工程の後、ホールｈ２内に絶縁膜（シリコン窒化膜やシリコン酸化膜）を埋め込み、その絶縁膜を選択ゲートＳＧの上端付近までエッチングにより除去するリセス工程を行い、その絶縁膜が除去された部分に不純物がドープされた半導体を埋め込む方法が挙げられる。この場合も、半導体からの不純物の拡散により、チャネルボディに不純物を供給することができる。
【００８０】
しかしながら、選択ゲートＳＧ間などの孔径の細い箇所では絶縁膜内にシームやボイドが生じやすく、それらの存在は、選択ゲートＳＧの上端近くで絶縁膜のエッチングを停止させる制御性を悪化させる。すなわち、絶縁膜のエッチングがシームやボイドにまで達してしまうとそれらが拡がり、選択ゲートＳＧ間の絶縁膜に比較的大きな隙間もしくは空洞が形成されてしまう。そこに、不純物がドープされた半導体が埋め込まれると、選択トランジスタやメモリセルのチャネルボディにまで不純物がドープされた半導体が入り込み、選択トランジスタやメモリセルのしきい値低下や耐圧不良を起こす原因となり得る。
【００８１】
これに対して、実施形態では、図７（ａ）に示すように、チャネルボディ５１の体積膨張によってホールｈ２は選択ゲートＳＧ上端部近傍で閉塞される。これにより、不純物ドープされた半導体５３を、選択ゲートＳＧのチャネルボディ及びさらにその下のメモリセルトランジスタのチャネルボディに入り込ませることなく、選択ゲートＳＧの上端部近傍に位置制御性よく形成することができる。
【００８２】
この結果、高濃度不純物に選択ゲートＳＧ間のゲート絶縁膜ＧＤがさらされることによるゲート絶縁膜ＧＤの耐圧不良や、高濃度不純物が選択トランジスタやメモリセルトランジスタのチャネルボディに供給されることにより引き起こされるしきい値低下を防ぐことができる。
【００８３】
次に、図８（ａ）〜図８（ｃ）を参照して、選択トランジスタＳＴの他の形成方法及び構造について説明する。
【００８４】
図６（ｃ）に示す工程まで、前述した具体例と同様に進められた後、チャネルボディ５１に対して、イオン注入法により、例えばヒ素、リン、カーボンなどの不純物を注入する。そして、チャネルボディ５１に対する不純物の注入後、アニールを行う。
【００８５】
チャネルボディ５１において、選択ゲートＳＧの側面と絶縁層４７との間の段差部５０を被覆する部分は、段差部５０に沿うように形成され、ホールｈ２の中心軸側に出っ張っている。そのため、絶縁層４７間のホールｈ２の側壁に形成されたチャネルボディ５１の側面に対するよりも、段差部５０を被覆する部分に対する不純物注入効率が高くなる。したがって、チャネルボディ５１における段差部５０を被覆する部分は他の部分よりも高濃度に不純物を含む。
【００８６】
チャネルボディ５１における段差部５０を被覆する部分は、イオン注入により他の部分よりも不純物密度が高くなり体積膨張し、その後アニールをすることでさらに体積膨張する。
【００８７】
図８（ａ）に示すように、チャネルボディ５１において、段差部５０を被覆する部分（体積膨張部）５１ａの膜厚は、絶縁層４７間に設けられた部分の膜厚よりも厚くなる。
【００８８】
なお、本具体例では、上記アニールは最初に示した実施形態と比較して低温で行われる。そのため、チャネルボディ５１の体積膨張部５１ａは、ホールｈ２を閉塞するほどは体積膨張しない。したがって、体積膨張部５１ａの内側のホールｈ２の中心軸側には、空洞もしくは隙間が存在する。
【００８９】
その空洞の径方向サイズＷは、ホールｈ２の孔径、ゲート絶縁膜ＧＤの膜厚、およびチャネルボディ５１の膜厚に依存する。
【００９０】
ホールｈ２を閉塞させるほどに体積膨張部５１ａが体積膨張しないように、上記アニールの温度を抑えることで、イオン注入により注入した不純物が、選択ゲートＳＧ間のチャネルボディ５１に拡散することを抑制できる。これにより、選択トランジスタのカットオフ特性を高めてオフリーク電流Ｉoffを抑えることができる。
【００９１】
次に、図８（ｂ）に示すように、ホールｈ２内におけるチャネルボディ５１の内側に、絶縁膜５５を形成する。絶縁膜５５は、例えばＡＬＤ（Atomic Layer Deposition）法で形成されるシリコン酸化膜やシリコン窒化膜などである。この絶縁膜５５は体積膨張部５１ａの内側の空洞に埋め込まれ、ホールｈ２を閉塞する。
【００９２】
例えば、図８（ａ）における体積膨張部５１ａ間の空洞の径方向サイズＷ（ｎｍ）が、３（ｎｍ）＜Ｗ＜１０（ｎｍ）の場合、絶縁膜５５の膜厚を５（ｎｍ）以上にすれば、その空洞を閉塞することができる。
【００９３】
ＡＬＤ法は薄膜でのカバレッジ性に優れ、また絶縁層４７間のホールｈ２の孔径は選択ゲートＳＧ間のホールｈ２の孔径よりも広いため、絶縁層４７間のホールｈ２は絶縁膜５５で埋まらずに空洞が残る。
【００９４】
また、絶縁膜５５は閉塞部分より下の選択ゲートＳＧ間のチャネルボディ５１の内側にも成膜され、その絶縁膜５５の内側にもわずかに空洞が残る。
【００９５】
次に、体積膨張部５１ａ間に埋め込まれた絶縁膜５５は最小限のエッチングにとどめつつ、絶縁層４７間のホールｈ２の側壁に露出した絶縁膜５５を選択的に除去するように、絶縁膜５５に対して等方性エッチングを行う。
【００９６】
例えば、希フッ酸を用いたウェットエッチングで絶縁膜５５を除去する場合、絶縁膜５５中にシームがあると、シームの部分でエッチングレートが速くなり、体積膨張部５１ａ間を閉塞する絶縁膜５５に対して深さ方向のオーバーエッチングが懸念される。
【００９７】
つまり、絶縁膜５５のシームがウェットエッチングにより拡大し、深さ方向に過剰にエッチングされてしまうと、後工程で形成する不純物ドープ半導体５３が選択ゲートＳＧ間のチャネルボディ５１にまで入り込み、選択トランジスタのしきい値が低下し、カットオフできなくなる懸念がある。
【００９８】
例えば、ＮＦ３とＮＨ３を含む薄膜を絶縁膜５５上に成膜した後、アニールによる熱化学反応でＮＨ４Ｆを生成することで、絶縁膜５５を制御性よく選択的にエッチングすることができる。
【００９９】
これにより、絶縁層４７間のホールｈ２の側壁の絶縁膜５５を除去した後も、図８（ｃ）に示すように、体積膨張部５１ａ間および選択ゲートＳＧ間のチャネルボディ５１の内側に絶縁膜５５が残る。
【０１００】
この結果、不純物ドープ半導体５３が選択ゲートＳＧ間のチャネルボディ５１に接することがなく、選択トランジスタのしきい値を低下させず、したがって、トランジスタのオフリーク電流を増大させない。
【０１０１】
絶縁層４７間のホールｈ２の側壁の絶縁膜５５を除去した後、図８（ｃ）に示すように、絶縁膜５５がホールｈ２を閉塞する部分より上、すなわち選択ゲートＳＧより上のホールｈ２内におけるチャネルボディ５１の内側に、不純物ドープされた半導体５３を埋め込む。
【０１０２】
半導体５３は、絶縁膜５５による閉塞部より上でチャネルボディ５１に接している。そして、半導体５３の埋め込み後、熱処理を加えることで、半導体５３にドープされた不純物（例えばリン）がチャネルボディ５１に拡散される。
【０１０３】
前述したイオン注入により既に不純物がドープされた体積膨張部５１ａは、半導体５３からの不純物の拡散により、さらに不純物濃度が高くなる。体積膨張部５１ａは、選択ゲートＳＧの側面と絶縁層４７との段差部５０を被覆する部分に設けられている。したがって、本具体例では選択ゲートＳＧ上端部近傍のチャネルボディ５１に高濃度に不純物を含む拡散領域が存在する。この結果、前述したＧＩＤＬ電流を利用してメモリセルのチャネル電位を速やかにブーストでき、消去動作の高速化を図れる。
【０１０４】
また、半導体５３からの不純物は、体積膨張部５１ａよりも上のホールｈ２の側壁に形成されたチャネルボディ５１にも拡散される。この結果、チャネルボディ５１における上層配線とつながる上部の抵抗を低減でき、読み出し時のセル電流を増大できる。
【０１０５】
さらに、チャネルボディ５１の体積膨張および絶縁膜５５によってホールｈ２は選択ゲートＳＧ上端部近傍で閉塞される。これにより、不純物ドープされた半導体５３を、選択ゲートＳＧのチャネルボディ及びさらにその下のメモリセルトランジスタのチャネルボディに入り込ませることなく、選択ゲートＳＧの上端部近傍に位置制御性よく形成することができる。
【０１０６】
この結果、高濃度不純物に選択ゲートＳＧ間のゲート絶縁膜ＧＤがさらされることによるゲート絶縁膜ＧＤの耐圧不良や、高濃度不純物が選択トランジスタやメモリセルトランジスタのチャネルボディに供給されることにより引き起こされるしきい値低下を防ぐことができる。
【０１０７】
また、選択トランジスタのチャネルボディ５１、さらにはその下のメモリセルトランジスタのチャネルボディ２０の内側に絶縁膜５５が被覆されているため、不純物ドープ半導体５３を形成する前の前処理で使われる例えば希フッ酸から、それらチャネルボディ５１、２０を保護することができる。
【０１０８】
次に、図９（ａ）及び図９（ｂ）を参照して、選択トランジスタＳＴのさらに他の形成方法及び構造について説明する。
【０１０９】
図６（ｃ）に示す工程まで、前述した具体例と同様に進められた後、チャネルボディ５１に対して、イオン注入法により、例えばヒ素、カーボンなどの不純物を注入する。そして、チャネルボディ５１に対する不純物の注入後、アニールを行う。
【０１１０】
チャネルボディ５１において、選択ゲートＳＧの側面と絶縁層４７との間の段差部５０を被覆する部分は、段差部５０に沿うように形成され、ホールｈ２の中心軸側に出っ張っている。そのため、絶縁層４７間のホールｈ２の側壁に形成されたチャネルボディ５１の側面に対するよりも、段差部５０を被覆する部分に対する不純物注入効率が高くなる。したがって、チャネルボディ５１における段差部５０を被覆する部分は他の部分よりも高濃度に不純物を含む。
【０１１１】
チャネルボディ５１における段差部５０を被覆する部分は、イオン注入により他の部分よりも不純物密度が高くなり体積膨張し、その後アニールをすることでさらに体積膨張する。
【０１１２】
図９（ａ）に示すように、チャネルボディ５１において、段差部５０を被覆する部分（体積膨張部）５１ａの膜厚は、絶縁層４７間に設けられた部分の膜厚よりも厚くなる。
【０１１３】
なお、本具体例では、上記アニールは最初に示した実施形態と比較して低温で行われる。そのため、チャネルボディ５１の体積膨張部５１ａは、ホールｈ２を閉塞するほどは体積膨張しない。したがって、体積膨張部５１ａの内側のホールｈ２の中心軸側には、空洞もしくは隙間が存在する。
【０１１４】
ホールｈ２を閉塞させるほどに体積膨張部５１ａが体積膨張しないように、上記アニールの温度を抑えることで、イオン注入により注入した不純物が、選択ゲートＳＧ間のチャネルボディ５１に拡散することを抑制できる。これにより、選択トランジスタのカットオフ特性を高めてオフリーク電流Ｉoffを抑えることができる。
【０１１５】
次に、図９（ａ）に示すように、ホールｈ２内におけるチャネルボディ５１の内側に、絶縁膜５６を形成する。絶縁膜５６は、例えばシリコン酸化膜やシリコン窒化膜である。絶縁膜５６は、体積膨張部５１ａの内側の空洞に埋め込まれ、ホールｈ２を閉塞する。
【０１１６】
絶縁膜５６は、比較的カバレッジ性が低い成膜方法で形成される。そのため、体積膨張部５１ａ間の孔径が細い部分がまず絶縁膜５６で塞がり、それより下の選択ゲートＳＧ間、さらにはメモリトランジスタのホールｈ２内には絶縁膜５６が入らない。そのような絶縁膜５６は、例えば、ＣＶＤ（chemical vapor deposition）法、ＰＣＶＤ（physical vapor deposition）などで形成することができ、その成膜時の温度などの条件を調整することでカバレッジ性を低下させることができる。
【０１１７】
絶縁層４７間のホールｈ２は絶縁膜５６で埋まる。これに対して、絶縁膜５６による閉塞部より下の選択ゲートＳＧ間のチャネルボディ５１の内側には絶縁膜５６は成膜されずに、選択ゲートＳＧ間のチャネルボディ５１の内側およびその下のメモリセルトランジスタのチャネルボディ２０の内側には、空洞６０が残る。
【０１１８】
次に、図９（ｂ）に示すように、体積膨張部５１ａ間でホールｈ２を閉塞している部分よりも上の絶縁膜５６を例えばＲＩＥ法でエッチングして除去する。例えば、選択ゲートＳＧの上端から１０（ｎｍ）〜１５０（ｎｍ）ほど上方の位置まで絶縁膜５６をエッチングする。体積膨張部５１ａ間でホールｈ２を閉塞している絶縁膜５６は残される。
【０１１９】
次に、残された絶縁膜５６上のホールｈ２内に、不純物ドープされた半導体５３を埋め込む。半導体５３は、絶縁膜５６より上でチャネルボディ５１に接している。そして、半導体５３の埋め込み後、熱処理を加えることで、半導体５３にドープされた不純物（例えばリン）がチャネルボディ５１に拡散される。
【０１２０】
この具体例においても、イオン注入および半導体５３からの不純物の拡散により高濃度に不純物を含む体積膨張部５１ａが、選択ゲートＳＧの側面と絶縁層４７との段差部５０を被覆する部分に設けられている。この結果、前述したＧＩＤＬ電流を利用してメモリセルのチャネル電位を速やかにブーストでき、消去動作の高速化を図れる。
【０１２１】
また、半導体５３からの不純物は、絶縁膜５６よりも上のホールｈ２の側壁に形成されたチャネルボディ５１にも拡散される。この結果、チャネルボディ５１における上層配線とつながる上部の抵抗を低減でき、読み出し時のセル電流を増大できる。
【０１２２】
さらに、チャネルボディ５１の体積膨張および絶縁膜５６によってホールｈ２は選択ゲートＳＧ上端部近傍で閉塞される。これにより、不純物ドープされた半導体５３を、選択ゲートＳＧのチャネルボディ及びさらにその下のメモリセルトランジスタのチャネルボディに入り込ませることなく、選択ゲートＳＧの上端部近傍に位置制御性よく形成することができる。
【０１２３】
この結果、高濃度不純物に選択ゲートＳＧ間のゲート絶縁膜ＧＤがさらされることによるゲート絶縁膜ＧＤの耐圧不良や、高濃度不純物が選択トランジスタやメモリセルトランジスタのチャネルボディに供給されることにより引き起こされるしきい値低下を防ぐことができる。
【０１２４】
また、選択ゲートＳＧ間のチャネルボディ５１の内側、およびその下のメモリセルトランジスタにおけるチャネルボディ２０の内側には、絶縁膜５６が形成されず、空洞６０が形成されている。
【０１２５】
そのため、チャネルボディと絶縁膜５６との界面の電荷トラップ準位に起因する選択トランジスタやメモリセルのしきい値シフトなどを抑制できる。この結果、読み出し動作や消去動作時に際して高い信頼性が得られる。
【０１２６】
メモリストリングはＵ字状に限らず、図１０に示すようにＩ字状であってもよい。図１０には導電部分のみを示し、絶縁部分の図示は省略している。
【０１２７】
この構造では、基板１０上にソース線ＳＬが設けられ、その上にソース側選択ゲート（または下部選択ゲート）ＳＧＳが設けられ、その上に複数（例えば４層）の電極層ＷＬが設けられ、最上層の電極層ＷＬとビット線ＢＬとの間にドレイン側選択ゲート（または上部選択ゲート）ＳＧＤが設けられている。
【０１２８】
この構造においては、メモリストリングの上端部に設けられたドレイン側選択トランジスタＳＴＤに対して、図６（ａ）〜図９（ｂ）を参照して前述したプロセス及び構造が適用される。
【０１２９】
本発明のいくつかの実施形態を説明したが、これらの実施形態は、例として提示したものであり、発明の範囲を限定することは意図していない。これら新規な実施形態は、その他の様々な形態で実施されることが可能であり、発明の要旨を逸脱しない範囲で、種々の省略、置き換え、変更を行うことができる。これら実施形態やその変形は、発明の範囲や要旨に含まれるとともに、特許請求の範囲に記載された発明とその均等の範囲に含まれる。
【符号の説明】
【０１３０】
１０…基板、２０，５１…チャネルボディ、３０…メモリ膜、３２…電荷蓄積膜、４２，４７…絶縁層、５０…段差部、５３…半導体、５５，５６…絶縁膜、ＷＬ…電極層、ＳＧ…選択ゲート、ＧＤ…ゲート絶縁膜
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
0005398766.tif 000008
【図８】
0005398766.tif 000009
【図９】
0005398766.tif 000010
【図１０】
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