(57)【特許請求の範囲】
【請求項１】
複数のサンプリング用スイッチと、
前記複数のサンプリング用スイッチとそれぞれ接続され、当該複数のサンプリング用スイッチを切り替えることによりアナログ入力信号をサンプルおよびホールドする複数のサンプリング用コンデンサと、
互いに縦列に接続され、前記複数のサンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を増幅して出力する複数の全差動演算増幅器と、
前記複数の全差動演算増幅器により増幅されたアナログ入力信号をサンプルおよびレベルシフトするレベルシフト用コンデンサ並びに前記レベルシフト用コンデンサと前記複数の全差動演算増幅器との接続状態を切り替える複数のレベルシフト用スイッチから成るＣＬＳ回路部とを備え、
前記レベルシフト用コンデンサは、前記増幅されたアナログ入力信号をサンプルするフェーズで、前記複数の全差動演算増幅器のうちの最後段の全差動演算増幅器の反転入力端子と出力端子との間に接続されて当該最後段の全差動演算増幅器の位相補償用コンデンサとして機能するようになっているスイッチトキャパシタ回路であって、
前記エスティメートフェーズからレベルシフトフェーズへの移行に際して前記最後段の全差動演算増幅器の出力コモン電圧を既定の第２電圧から初段の全差動演算増幅器の出力コモン電圧と等しい既定の第１電圧となるように当該移行のタイミングで切替えて保持する出力コモン電圧保持回路を備えたことを特徴とするスイッチトキャパシタ回路。
【請求項２】
前記出力コモン電圧保持回路は、前記初段の全差動演算増幅器における出力コモン電圧に等しい電圧を選択して前記最後段の全差動演算増幅器に供給するスイッチ手段を備えることを特徴とする請求項１に記載のスイッチトキャパシタ回路。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、スイッチトキャパシタ回路に関し、特にＣＬＳ（Correlated Level Shift）技術を用いて構成され、低消費電力で動作するスイッチトキャパシタ回路に関する。
【背景技術】
【０００２】
スイッチトキャパシタ回路によるサンプルホールド回路の一般的な従来例を図３に示す。
図３に示すスイッチトキャパシタ回路３００は、入力端子、出力端子、全差動演算増幅器ＡＭＰ１及びＡＭＰ２、スイッチＳＷ１ａ、ＳＷ１ｂ〜ＳＷ９ａ、ＳＷ９ｂおよびコンデンサＣｓａ、Ｃｓｂ、Ｃｆａ、Ｃｆｂ、Ｃｃａ、Ｃｃｂを備えて構成される。
入力端子は、アナログ入力信号Ｖｉｐ、Ｖｉｎを入力する端子である。出力端子は、入力端子から入力されたアナログ入力信号Ｖｉｐ、Ｖｉｎが増幅され、アナログ出力信号Ｖｏｐ、Ｖｏｎとして出力される端子である。
【０００３】
スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂは、例えば図示しない制御部から出力される制御信号によって回路の接続状態を切り替えることにより、アナログ入力信号Ｖｉｐ、Ｖｉｎをサンプリングするためのサンプリング用スイッチである。
コンデンサＣｓａ、Ｃｓｂ、Ｃｆａ、Ｃｆｂは、スイッチによる接続状態を切り替えることによって、アナログ入力信号Ｖｉｐ、Ｖｉｎに対応する電荷を貯蓄・保持し、入力端子から入力されたアナログ入力信号をサンプルおよびホールドするためのサンプリング用コンデンサである。
コンデンサＣｌａ、Ｃｌｂは、負荷容量である。
【０００４】
全差動演算増幅器ＡＭＰ１は、コンデンサＣｓａ、Ｃｓｂ、Ｃｆａ、Ｃｆｂでサンプルおよびホールドされたアナログ入力信号Ｖｉｐ、Ｖｉｎを増幅する機能部である。
全差動演算増幅器ＡＭＰ２は、上述した全差動演算増幅器ＡＭＰ１と同じように機能するが、図示のように全差動演算増幅器ＡＭＰ１に縦列に接続され、増幅度を高めるように機能する。
即ち、このスイッチトキャパシタ回路は、演算増幅部が２つの全差動演算増幅器ＡＭＰ１、ＡＭＰ２を用いて２ステージで構成される。
コンデンサＣｃａ、Ｃｃｂは全差動演算増幅器ＡＭＰ１、ＡＭＰ２が安定して動作するための位相補償用コンデンサとして機能する。
【０００５】
図３に示したサンプルホールド回路のサンプル状態の接続を図４（ａ）に等価回路３００ａとして示す。また、ホールド状態の接続を図４（ｂ）に等価回路３００ｂとして示す。図４（ａ）、図４（ｂ）より、スイッチトキャパシタ回路におけるアンプの入力コモン（サミングノード）電圧は、Ｖｓｃ＝Ｖｉｃ−（Ｖｉｃ−Ｖｃｍ２）と表され、Ｖｉｃ（入力コモン電圧）＝Ｖｃｍ２（出力コモン電圧）の場合、Ｖｓｃ＝Ｖａｃとなる。
【０００６】
図５は、近年提案され、注目されているＣＬＳ（Correlated Level Shift）技術を用いて構成されるスイッチトキャパシタ回路の回路構成図である（例えば特許文献１参照）。
図５のスイッチトキャパシタ回路において図３のサンプルホールド回路におけるコンデンサ、スイッチ、および、端子と同様に機能する各機能部には同一の符号を附してある。
図５において、図３には存在しないスイッチＳＷ６ａ、ＳＷ６ｂ、ＳＷ７ａ、ＳＷ７ｂ、ＳＷ８ａ、ＳＷ８ｂは、全差動演算増幅器ＡＭＰ２とコンデンサＣｌｓａ、Ｃｌｓｂとの接続状態を切り替えるレベルシフト用スイッチとして機能する。
図５におけるコンデンサＣｌｓａ、Ｃｌｓｂは、エスティメートフェーズにて全差動演算増幅器ＡＭＰ２から出力される増幅されたアナログ入力信号をサンプルし、レベルシフトフェーズにてアナログ出力信号Ｖｏｐ、Ｖｏｎにレベルシフトするレベルシフト用コンデンサとして機能する。
【０００７】
次に、図６を参照して、ＣＬＳ技術を用いて構成されるスイッチトキャパシタ回路におけるサンプルフェーズ、エスティメートフェーズ、および、レベルシフトフェーズの作用について、本発明者が行った解析結果について説明する。
図６は、図５の回路に係るスイッチトキャパシタ回路におけるサンプルフェーズ、エスティメートフェーズ、および、レベルシフトフェーズの等価回路図である。
図６（ａ）はスイッチトキャパシタ回路５００におけるサンプルフェーズ時の等価回路５００ａを示し、図６（ｂ）はスイッチトキャパシタ回路５００におけるエスティメートフェーズ時の等価回路５００ｂを示し、図６（ｃ）はスイッチトキャパシタ回路５００におけるレベルシフトフェーズ時の等価回路５００ｃを示す。
【０００８】
まず、サンプルフェーズ時、スイッチトキャパシタ回路５００の前段（本例では初段）ではスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂが接続状態になると共に、スイッチＳＷ５ａ、ＳＷ５ｂとＳＷ９ａ、ＳＷ９ｂが切断状態となる。さらに、スイッチトキャパシタ回路５００の後段ではスイッチＳＷ６ａ、ＳＷ６ｂ、ＳＷ７ａ、ＳＷ７ｂが接続状態になると共に、スイッチＳＷ４ａ、ＳＷ４ｂとＳＷ８ａ、ＳＷ８ｂが切断状態となり、図６（ａ）に示すような等価回路５００ａとなる。
このとき、４つのコンデンサＣｆａ、Ｃｆｂ、Ｃｓａ、Ｃｓｂにアナログ入力信号Ｖｉｐ、Ｖｉｎに対応する電荷がそれぞれ貯蓄され、アナログ入力信号Ｖｉｐ、Ｖｉｎがサンプルされる。
【０００９】
続いて、エスティメートフェーズ時、スイッチトキャパシタ回路５００の前段ではスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂが切断状態となると共に、スイッチＳＷ５ａ、ＳＷ５ｂとＳＷ９ａ、ＳＷ９ｂが接続状態となる。さらに、スイッチトキャパシタ回路５００の後段ではスイッチＳＷ４ａ、ＳＷ４ｂが接続状態になると共に、スイッチＳＷ６ａ、ＳＷ６ｂ、ＳＷ７ａ、ＳＷ７ｂは接続状態のままで、スイッチＳＷ８ａ、ＳＷ８ｂは切断状態のままであるので、図６（ｂ）に示すような等価回路５００ｂとなる。
【００１０】
このとき、前段（本例では初段）では、コンデンサＣｆａ、Ｃｆｂ、Ｃｓａ、Ｃｓｂのそれぞれに貯蓄された電荷が保持されるため、全差動演算増幅器ＡＭＰ１、ＡＭＰ２によってアナログ入力信号Ｖｉｐ、Ｖｉｎを増幅した信号が出力される。
さらに、後段では、レベルシフト用のコンデンサＣｌｓａ、Ｃｌｓｂは、全差動演算増幅器ＡＭＰ２の出力端子と、全差動演算増幅器ＡＭＰ２の反転入力端子との間に接続される。
【００１１】
この態様のスイッチトキャパシタ回路５００では特に、レベルシフト用のコンデンサＣｌｓａ、Ｃｌｓｂは、Ｃｃａ、Ｃｃｂと同様に全差動演算増幅器ＡＭＰ２の位相補償を併せて行うように機能すると共に、全差動演算増幅器ＡＭＰ２から出力される増幅されたアナログ入力信号をサンプルする。
そして、レベルシフトフェーズ時、スイッチＳＷ６ａ、ＳＷ６ｂおよびＳＷ７ａ、ＳＷ７ｂは切断され、ＳＷ８ａ、ＳＷ８ｂが接続されると、図６（ｃ）に示すような等価回路５００ｃとなる。
【００１２】
このとき、コンデンサＣｌｓａ、Ｃｌｓｂは、レベルシフト用のコンデンサとして機能する。従来回路と同様に、全差動演算増幅器ＡＭＰ２の出力は出力コモン電圧Ｖｃｍ２にレベルシフトされ、Ｃｌｓａ、Ｃｌｓｂの右端がアナログ出力信号ＶｏｐＬ、ＶｏｎＬとして出力される。
上述のスイッチトキャパシタ回路では、所定のレベルシフト用コンデンサを、エスティメートフェーズで、全差動演算増幅器の出力のサンプルと全差動演算増幅器の位相補償とに兼用し、レベルシフトフェーズでは、全差動演算増幅器の出力のレベルシフトに用いている。
図５のスイッチトキャパシタ回路では、このように所定のレベルシフト用コンデンサを全差動演算増幅器の出力のサンプルと全差動演算増幅器の位相補償に兼用することにより、全差動演算増幅器の負荷を低減させ、スイッチトキャパシタ回路における消費電力を低減させている。
【先行技術文献】
【特許文献】
【００１３】
【特許文献１】特開２０１０−１１４５８７号公報
【発明の概要】
【発明が解決しようとする課題】
【００１４】
続いて、図６（ｂ）および図６（ｃ）を参照して、エスティメートフェーズ時およびレベルシフトフェーズ時の電荷の挙動に着目して、出力コモン電圧を算出する。
ここで、Ｖｃｍ１は全差動演算増幅器ＡＭＰ１のコモン電圧、Ｖｃｍ２は全差動演算増幅器ＡＭＰ２のコモン電圧である。Ｖｉｐ、Ｖｉｎはアナログ信号である入力電圧、ＶｏｐＥ、ＶｏｎＥはエスティメートフェーズでのアナログ出力電圧、ＶｏｐＬ、ＶｏｎＬはレベルシフトフェーズでのアナログ出力電圧、Ｖａｃは全差動演算増幅器ＡＭＰ１のサミングノード電位を決めるリファレンス電圧である。ＶｓｐＥ、ＶｓｎＥはエスティメートフェーズでの全差動演算増幅器ＡＭＰ１のサミングノードの電圧、ＶｓｐＬ、ＶｓｎＬはレベルシフトフェーズでの全差動演算増幅器ＡＭＰ１のサミングノードの電圧である。
【００１５】
今、各ノードのコモンモード電圧を簡易に求めるため、差動入力信号がゼロ（Ｖｉｐ＝Ｖｉｎ＝Ｖｉｃ）の場合を考える。
コモンモード電圧は差動信号がどのような値の場合においても一定であるためこの条件を与えて求めたコモンモード電圧はどのような入力信号においても同じ値となる。
このときＶｓｐＥ＝ＶｓｎＥ、ＶｓｐＬ＝ＶｓｎＬ、ＶｏｐＬ＝ＶｏｎＬが成り立つので、それぞれを、ＶｓｐＥ＝ＶｓｎＥ＝ＶｓＥ、ＶｓｐＬ＝ＶｓｎＬ＝ＶｓＬ、ＶｏｐＬ＝ＶｏｎＬ＝ＶｏＬとおく。
また、Ｖ１ｐＥ＝Ｖ１ｎＥ＝Ｖｃｍ１、ＶｏｐＥ＝ＶｏｎＥ＝Ｖｃｍ２が成り立つ。
【００１６】
図６（ｂ）のエスティメートフェーズ時のＶｓｐＥが印加されているノードの電荷Ｑ１Ｅは
Ｑ１Ｅ
＝Ｃｓａ・（ＶｓＥ−Ｖｉｃ）＋Ｃｆａ・（ＶｓＥ−Ｖｃｍ２）
＝（Ｃｓａ＋Ｃｆａ）・ＶｓＥ−Ｃｓａ・Ｖｉｃ−Ｃｆａ・Ｖｃｍ２………（１）
となる。
【００１７】
また、ＶｏｐＥが印加されているノードの電荷Ｑ２Ｅは
Ｑ２Ｅ
＝Ｃｌｓａ・（Ｖｃｍ２−Ｖｃｍ１）＋Ｃｆａ・（Ｖｃｍ２−ＶｓＥ）
＋Ｃｃａ・（Ｖｃｍ２−Ｖｃｍ１）＋Ｃｌａ・（Ｖｃｍ２―Ｖａｃ）
＝（Ｃｌｓａ＋Ｃｆａ＋Ｃｃａ＋Ｃｌａ）・Ｖｃｍ２−Ｃｆａ・ＶｓＥ
−（Ｃｃａ＋Ｃｌｓａ）・Ｖｃｍ１―Ｃｌａ・Ｖａｃ……………………………（２）
となる。
【００１８】
一方、図６（ｃ）のレベルシフトフェーズ時のＶｓｐＬが印加されているノードの電荷Ｑ１Ｌは
Ｑ１Ｌ
＝Ｃｓａ・（ＶｓＬ−Ｖｉｃ）＋Ｃｆａ・（ＶｓＬ−・ＶｏＬ）
＝（Ｃｓａ＋Ｃｆａ）・ＶｓＬ−Ｃｓａ・Ｖｉｃ−Ｃｆａ・ＶｏＬ…………（３）
となる。
【００１９】
ＶｏｐＬが印加されているノードＱ２Ｌの電荷は
Ｑ２Ｌ
＝Ｃｌｓａ・（ＶｏＬ−Ｖｃｍ２）＋Ｃｆａ・（ＶｏＬ−ＶｓＬ）
＋Ｃｃａ・（ＶｏＬ−Ｖｃｍ１）＋Ｃｌａ・（ＶｏＬ―Ｖａｃ）
＝（Ｃｌｓａ＋Ｃｆａ＋Ｃｃａ＋Ｃｌａ）・ＶｏＬ−Ｃｆａ・ＶｓＬ
−Ｃｌｓａ・Ｖｃｍ２−Ｃｃａ・Ｖｃｍ１―Ｃｌａ・Ｖａｃ……………………（４）
となる。
【００２０】
電荷保存の法則よりＱ１Ｅ＝Ｑ１Ｌであるため、式（１）と式（３）より
（Ｃｓａ＋Ｃｆａ）（ＶｓＥ−ＶｓＬ）−Ｃｆａ（Ｖｃｍ２−ＶｏＬ）＝０…（５）
同様に、Ｑ２Ｅ＝Ｑ２Ｌであるため、式（２）と式（４）より
（Ｃｌｓａ＋Ｃｆａ＋Ｃｃａ＋Ｃｌａ）（Ｖｃｍ２−ＶｏＬ）
−Ｃｆａ（ＶｓＥ−ＶｓＬ）
−Ｃｌｓａ（Ｖｃｍ１−Ｖｃｍ２）＝０………………………………………（６）
が成立する。
【００２１】
式（５）を変形すると式（７）が得られる。
Ｖｃｍ２−ＶｏＬ＝（Ｃｓａ＋Ｃｆａ）（ＶｓＥ−ＶｓＬ）／Ｃｆａ………（７）
式（７）を式（６）へ代入すると、
（Ｃｌｓａ＋Ｃｆａ＋Ｃｃａ＋Ｃｌａ）（Ｃｓａ＋Ｃｆａ）（ＶｓＥ−ＶｓＬ）／Ｃｆａ
−Ｃｆａ（ＶｓＥ−ＶｓＬ）−Ｃｌｓａ（Ｖｃｍ１−Ｖｃｍ２）＝０
変形して、
｛（Ｃｌｓａ＋Ｃｆａ＋Ｃｃａ＋Ｃｌａ）（Ｃｓａ＋Ｃｆａ）／Ｃｆａ−Ｃｆａ｝（ＶｓＥ−ＶｓＬ）＝Ｃｌｓａ（Ｖｃｍ１−Ｖｃｍ２）
従って、
ＶｓＥ−ＶｓＬ＝Ｃｌｓａ（Ｖｃｍ１−Ｖｃｍ２）／｛（Ｃｌｓａ＋Ｃｆａ＋Ｃｃａ
＋Ｃｌａ）（Ｃｓａ＋Ｃｆａ）／Ｃｆａ−Ｃｆａ｝………………………………（８）
が成立する。
【００２２】
ここで、全差動演算増幅器ＡＭＰ１のコモン電圧Ｖｃｍ１、および、全差動演算増幅器ＡＭＰ２のコモン電圧Ｖｃｍ２について、Ｖｃｍ１＝Ｖｃｍ２であればＶｓＥ−ＶｓＬ＝０となりエスティメートフェーズでのＡＭＰ１入力コモン電圧ＶｓＥと、レベルシフトフェーズでのＡＭＰ１入力コモン電圧ＶｓＬが等しくなる。
本発明者は上掲の図５のスイッチトキャパシタ回路について以上のようにその動作を解析した。そして、更なる実用段階での開発に向かって考察を深め、現状での構成によるスイッチトキャパシタ回路では、未だ、次のような現実的な技術課題が残されているという知見を得るに到った。
【００２３】
即ち、低電源電圧でも全差動演算増幅器ＡＭＰ１、ＡＭＰ２が動作できるように設計すると設計の自由度が制限されＶｃｍ１＝Ｖｃｍ２とする事が難しくなる。
Ｖｃｍ１とＶｃｍ２とが等しくない場合、エスティメートフェーズとレベルシフトフェーズとでは、ＡＭＰ１入力コモン電圧が異なることになり、全差動演算増幅器ＡＭＰ１には上記両フェーズにおける入力コモン電圧を受容可能な広い同相入力レンジが必要となってしまう。これもまたＡＭＰ１の低電源電圧化の妨げとなる。
【００２４】
本発明は、本発明者による上述のようなスイッチトキャパシタ回路の動作に係る詳細な解析によって新たに見出された具体的な技術課題を解決するべくなされたものであり、エスティメートフェーズとレベルシフトフェーズとで、所定のレベルシフト用コンデンサを、全差動演算増幅器の出力のサンプルと全差動演算増幅器の位相補償とに兼用する方式のＣＬＳ技術を適用したスイッチトキャパシタ回路において、入出力コモン電圧の変動が抑止されて低電圧化によく適合するスイッチトキャパシタ回路を提供することを目的としている。
【課題を解決するための手段】
【００２７】
上記目的に鑑みて、ここに、以下に列記する技術を提案する。
（１）複数のサンプリング用スイッチと、
前記複数のサンプリング用スイッチとそれぞれ接続され、当該複数のサンプリング用スイッチを切り替えることによりアナログ入力信号をサンプルおよびホールドする複数のサンプリング用コンデンサと、
互いに縦列に接続され、前記複数のサンプリング用コンデンサによりサンプルおよびホールドされたアナログ入力信号を増幅して出力する複数の全差動演算増幅器と、
前記複数の全差動演算増幅器により増幅されたアナログ入力信号をサンプルおよびレベルシフトするレベルシフト用コンデンサ並びに前記レベルシフト用コンデンサと前記複数の全差動演算増幅器との接続状態を切り替える複数のレベルシフト用スイッチから成るＣＬＳ回路部とを備え、
前記レベルシフト用コンデンサは、前記増幅されたアナログ入力信号をサンプルするフェーズで、前記複数の全差動演算増幅器のうちの最後段の全差動演算増幅器の反転入力端子と出力端子との間に接続されて当該最後段の全差動演算増幅器の位相補償用コンデンサとして機能するようになっているスイッチトキャパシタ回路であって、
前記エスティメートフェーズからレベルシフトフェーズへの移行に際して前記最後段の全差動演算増幅器の出力コモン電圧を既定の第２電圧から初段の全差動演算増幅器の出力コモン電圧と等しい既定の第１電圧となるように当該移行のタイミングで切替えて保持する出力コモン電圧保持回路を備えたことを特徴とするスイッチトキャパシタ回路。
【００２８】
上記（１）のスイッチトキャパシタ回路では、ＣＬＳ回路部におけるレベルシフト動作時に、エスティメートフェーズからレベルシフトフェーズへの移行に際して、前記出力コモン電圧保持回路によって、最後段の全差動演算増幅器の出力コモン電圧が初段の全差動演算増幅器の出力コモン電圧と等しくなるように切替えられて保持される。
【００２９】
（２）前記出力コモン電圧保持回路は、前記初段の全差動演算増幅器における出力コモン電圧に等しい電圧を選択して前記最後段の全差動演算増幅器に供給するスイッチ手段を備えることを特徴とする（１）のスイッチトキャパシタ回路。
上記（２）のスイッチトキャパシタ回路では、（１）のスイッチトキャパシタ回路において特に、出力コモン電圧保持回路が、初段の全差動演算増幅器における出力コモン電圧に等しい電圧を選択して最後段の全差動演算増幅器に供給するため、エスティメートフェーズからレベルシフトフェーズへの移行に際して、初段の全差動演算増幅器および最後段の全差動演算増幅器の各出力コモン電圧が等しくなる。
【発明の効果】
【００３０】
エスティメートフェーズとレベルシフトフェーズとで、所定のレベルシフト用コンデンサを、全差動演算増幅器の出力のサンプルと全差動演算増幅器の位相補償とに兼用する方式のＣＬＳ技術を適用したスイッチトキャパシタ回路において、入出力コモン電圧の変動が抑止されて、同相入力レンジの大きさに関する要求水準が低減される。このため、十分な低電圧化が図られ、消費電力が低減されたスイッチトキャパシタ回路を実現できる。
【図面の簡単な説明】
【００３１】
【図１】本発明の一つの実施の形態としてのスイッチトキャパシタ回路の回路構成図である。
【図２】図１のスイッチトキャパシタ回路に適用されたＣＬＳ技術における各フェーズでの動作を説明するための等価回路を表す図である。
【図３】スイッチトキャパシタ回路によるサンプルホールド回路の従来例を表す回路図である。
【図４】図３のサンプルホールド回路の動作を説明するための図である。
【図５】ＣＬＳ技術を用いて構成される従来のスイッチトキャパシタ回路の回路構成図である。
【図６】図３のスイッチトキャパシタ回路に適用されたＣＬＳ技術における各フェーズでの動作を説明するための等価回路図である。
【発明を実施するための形態】
【００３２】
以下、本発明の実施の形態を、図面を参照しつつ説明する。図１は本発明の一つの実施の形態としてのスイッチトキャパシタ回路の回路構成図である。
図１のスイッチトキャパシタ回路１００はＣＬＳ技術を用いて構成されている。
図１に示すスイッチトキャパシタ回路１００は、入力端子、出力端子、全差動演算増幅器ＡＭＰ１及びＡＭＰ２、スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂ、ＳＷ５ａ、ＳＷ５ｂ、ＳＷ６ａ、ＳＷ６ｂ、ＳＷ７ａ、ＳＷ７ｂ、ＳＷ８ａ、ＳＷ８ｂ、ＳＷ９ａ、ＳＷ９ｂ、および、コンデンサＣｓａ、Ｃｓｂ、Ｃｆａ、Ｃｆｂ、Ｃｃａ、Ｃｃｂ、Ｃｌｓａ、Ｃｌｓｂを備えて構成される。図示のとおり、初段の全差動演算増幅器ＡＭＰ１と最後段の全差動演算増幅器とは従属接続されている。
【００３３】
入力端子は、アナログ入力信号Ｖｉｐ、Ｖｉｎを入力する端子である。出力端子は、入力端子から入力されたアナログ入力信号Ｖｉｐ、Ｖｉｎが増幅され、アナログ出力信号Ｖｏｐ、Ｖｏｎとして出力される端子である。
スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂは、例えば図示しない制御部から出力される制御信号によって回路の接続状態を切り替えることにより、アナログ入力信号Ｖｉｐ、Ｖｉｎをサンプリングするためのサンプリング用スイッチである。
【００３４】
コンデンサＣｓａ、Ｃｓｂ、Ｃｆａ、Ｃｆｂは、上述の各サンプリング用スイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂによる接続状態を切り替えることによって、アナログ入力信号Ｖｉｐ、Ｖｉｎに対応する電荷を貯蓄・保持し、入力端子から入力されたアナログ入力信号をサンプルおよびホールドするためのサンプリング用コンデンサである。
一方、スイッチＳＷ６ａ、ＳＷ６ｂ、ＳＷ７ａ、ＳＷ７ｂ、ＳＷ８ａ、ＳＷ８ｂは、このスイッチトキャパシタ回路１００に適用されたＣＬＳ技術における全差動演算増幅器ＡＭＰ２とコンデンサＣｌｓａ、Ｃｌｓｂとの接続状態を切り替えるレベルシフト用スイッチとして機能する。
【００３５】
また、コンデンサＣｌａ、Ｃｌｂは、負荷容量である。
全差動演算増幅器ＡＭＰ１は、コンデンサＣｓａ、Ｃｓｂ、Ｃｆａ、Ｃｆｂでサンプルおよびホールドされたアナログ入力信号Ｖｉｐ、Ｖｉｎを増幅する機能部である。
全差動演算増幅器ＡＭＰ２は、上述の全差動演算増幅器ＡＭＰ１と同様に機能するが、図示のように全差動演算増幅器ＡＭＰ１に縦列に接続され、増幅度を高めるように機能する。
即ち、このスイッチトキャパシタ回路１００は、演算増幅部が２つの全差動演算増幅器ＡＭＰ１、ＡＭＰ２を用いて２ステージで構成される。
そして、図１に示すスイッチトキャパシタ回路１００で、コンデンサＣｃａ、Ｃｃｂは全差動演算増幅器ＡＭＰ１、ＡＭＰ２が安定して動作するための位相補償用コンデンサとして機能する。
【００３６】
次に、図１のスイッチトキャパシタ回路１００のサンプルフェーズ、エスティメートフェーズ、および、レベルシフトフェーズでの作用について図２の等価回路を参照して説明する。
図２は、図１のスイッチトキャパシタ回路に適用されたＣＬＳ技術における各フェーズでの動作を説明するための等価回路を表す図である。
図２（ａ）はスイッチトキャパシタ回路１００におけるサンプルフェーズ時の等価回路１００ａを示し、図２（ｂ）はスイッチトキャパシタ回路１００におけるエスティメートフェーズ時の等価回路１００ｂを示し、図２（ｃ）はスイッチトキャパシタ回路１００におけるレベルシフトフェーズ時の等価回路１００ｃを示している。
【００３７】
まず、サンプルフェーズ時、スイッチトキャパシタ回路１００の前段（本例では初段）ではスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂが接続状態になると共に、スイッチＳＷ５ａ、ＳＷ５ｂ、ＳＷ９ａ、ＳＷ９ｂが切断状態となる。
さらに、スイッチトキャパシタ回路１００の後段ではスイッチＳＷ６ａ、ＳＷ６ｂ、ＳＷ７ａ、ＳＷ７ｂが接続状態になる共に、スイッチＳＷ４ａ、ＳＷ４ｂとＳＷ８ａ、ＳＷ８ｂが切断状態となり、この結果、図２（ａ）に示すような等価回路１００ａが形成される。
【００３８】
上述のような等価回路１００ａが構成されている状態では、４つのコンデンサＣｆａ、Ｃｆｂ、Ｃｓａ、Ｃｓｂにアナログ入力信号Ｖｉｐ、Ｖｉｎに対応する電荷がそれぞれ貯蓄され、アナログ入力信号Ｖｉｐ、Ｖｉｎがサンプルされる。
続いて、エスティメートフェーズ時、スイッチトキャパシタ回路１００の前段ではスイッチＳＷ１ａ、ＳＷ１ｂ、ＳＷ２ａ、ＳＷ２ｂ、ＳＷ３ａ、ＳＷ３ｂが切断状態となると共に、スイッチＳＷ５ａ、ＳＷ５ｂ、ＳＷ９ａ、ＳＷ９ｂが接続状態となる。
さらに、スイッチトキャパシタ回路１００の後段ではスイッチＳＷ４ａ、ＳＷ４ｂ、ＳＷ＿Ｅが接続状態になると共に、スイッチＳＷ６ａ、ＳＷ６ｂ、ＳＷ７ａ、ＳＷ７ｂは接続状態のままで、スイッチＳＷ８ａ、ＳＷ８ｂは切断状態のままであるので、図２（ｂ）に示すような等価回路１００ｂが形成される。
【００３９】
上述のような等価回路１００ｂが構成されている状態では、前段（本例では初段）では、コンデンサＣｆａ、Ｃｆｂ、Ｃｓａ、Ｃｓｂのそれぞれに貯蓄された電荷が保持されるため、全差動演算増幅器ＡＭＰ１、ＡＭＰ２によってアナログ入力信号Ｖｉｐ、Ｖｉｎを増幅した信号が出力される。
さらに、後段（本例では最後段）では、レベルシフト用のコンデンサＣｌｓａ、Ｃｌｓｂは、全差動演算増幅器ＡＭＰ２の出力端子と、全差動演算増幅器ＡＭＰ２の対応する反対極性の入力端子との間にそれぞれ接続される。そして、全差動演算増幅器ＡＭＰ２から出力される増幅されたアナログ入力信号をサンプルする。
【００４０】
またスイッチＳＷ＿Ｅが接続状態となることにより、全差動演算増幅器ＡＭＰ２には、図示しない定電圧源からの電圧Ｖｃｍ２が供給される。
そして、レベルシフトフェーズ時、スイッチＳＷ６ａ、ＳＷ６ｂおよびＳＷ７ａ、ＳＷ７ｂは切断され、ＳＷ８ａ、ＳＷ８ｂが接続されると、図２（ｃ）に示すような等価回路１００ｃが形成される。
このとき、コンデンサＣｌｓａ、Ｃｌｓｂは、レベルシフト用のコンデンサとして機能する。そして、ＣＬＳ技術を適用したこの種の回路における通常の作用の如く、全差動演算増幅器ＡＭＰ２の出力はコモン電圧にレベルシフトされる。
図１のスイッチトキャパシタ回路１００では特に、このレベルシフトに際して、スイッチＳＷ＿Ｌが接続状態となり、図示しない定電圧源からの電圧Ｖｃｍ１が供給されて、全差動演算増幅器ＡＭＰ２の出力コモン電圧が全差動演算増幅器ＡＭＰ１の出力コモン電圧と同電圧となる。
【００４１】
即ち、図１のスイッチトキャパシタ回路１００では、定電圧源からの既定の第２電圧である電圧Ｖｃｍ２および既定の第１電圧であるＶｃｍ１を選択的に全差動演算増幅器ＡＭＰ２の出力コモン電圧として供給するためのスイッチＳＷ＿ＥおよびＳＷ＿Ｌと導体部とを含んで、出力コモン電圧保持回路１１０が構成されている。この出力コモン電圧保持回路１１０によって、エスティメートフェーズからレベルシフトフェーズへの移行に際して最後段の全差動演算増幅器ＡＭＰ２の出力コモン電圧を初段の全差動演算増幅器ＡＭＰ１の出力コモン電圧Ｖｃｍ１（既定の第１電圧）、従って、最後段の全差動演算増幅器ＡＭＰ２の入力コモン電圧、と等しくなうように、電圧Ｖｃｍ２（既定の第２電圧）から電圧Ｖｃｍ１（既定の第１電圧）に当該移行のタイミングで切替えて保持する出力コモン電圧保持回路１１０が構成されている。
【００４２】
図１の実施の形態では出力コモン電圧保持回路１１０が、上述のように、エスティメートフェーズにおいては全差動演算増幅器ＡＭＰ２にその出力コモン電圧としてこの全差動演算増幅器ＡＭＰ２における通常時の仕様に適合した電圧Ｖｃｍ２を供給するため、適正な動作点で正規に動作する。そして、レベルシフトフェーズへの移行に際して、全差動演算増幅器ＡＭＰ２の出力コモン電圧が全差動演算増幅器ＡＭＰ１の出力コモン電圧Ｖｃｍ１と等しくなうように切替えられ、保持される。このため、入出力コモン電圧の変動が抑止されて、同相入力レンジの大きさに関する要求水準が低減される。このため、十分な低電圧化が図られ、消費電力が低減されたスイッチトキャパシタ回路を実現できる。
【００４３】
以下、さらに図２を参照して、エスティメートフェーズ時、レベルシフトフェーズ時の電荷の挙動に着目して、出力コモン電圧を算出する。
ここでも、各ノードのコモンモード電圧を簡易に求めるため、差動入力信号がゼロ（Ｖｉｐ＝Ｖｉｎ＝Ｖｉｃ）の場合を想定する。コモンモード電圧は差動信号がどのような値の場合においても一定のためこの条件を与えて求めたコモンモード電圧はどのような入力信号においても同じ値となる。
【００４４】
このとき、図２（ｂ）および図２（ｃ）における各部位の電圧は、ＶｓｐＥ＝ＶｓｎＥ、ＶｓｐＬ＝ＶｓｎＬ、ＶｏｐＬ＝ＶｏｎＬが成り立つので、それぞれを、ＶｓｐＥ＝ＶｓｎＥ＝ＶｓＥ、ＶｓｐＬ＝ＶｓｎＬ＝ＶｓＬ、ＶｏｐＬ＝ＶｏｎＬ＝ＶｏＬとおく。また、Ｖ１ｐＥ＝Ｖ１ｎＥ＝Ｖｃｍ１、ＶｏｐＥ＝ＶｏｎＥ＝Ｖｃｍ２が成り立つ。
図２（ｂ）のエスティメートフェーズ時の接続は既述の等価回路５００ｂと同一である。従って、上掲の式（１）、（２）が成立する。
【００４５】
また、図２（ｃ）のレベルシフトフェーズ時のＶｓｐＬが印加されているノードの電荷Ｑ１Ｌは
Ｑ１Ｌ
＝Ｃｓａ・（ＶｓＬ−Ｖｉｃ）＋Ｃｆａ・（ＶｓＬ−・ＶｏＬ）
＝（Ｃｓａ＋Ｃｆａ）・ＶｓＬ−Ｃｓａ・Ｖｉｃ−Ｃｆａ・ＶｏＬ………（１３）
となる。
【００４６】
一方、ＶｏｐＬが印加されているノードＱ２Ｌの電荷は
Ｑ２Ｌ
＝Ｃｌｓａ・（ＶｏＬ−Ｖｃｍ１）＋Ｃｆａ・（ＶｏＬ−ＶｓＬ）
＋Ｃｃａ・（ＶｏＬ−Ｖｃｍ１）＋Ｃｌａ・（ＶｏＬ―Ｖａｃ）
＝（Ｃｌｓａ＋Ｃｆａ＋Ｃｃａ＋Ｃｌａ）・ＶｏＬ−Ｃｆａ・ＶｓＬ
−（Ｃｌｓａ＋Ｃｃａ）・Ｖｃｍ１―Ｃｌａ・Ｖａｃ…………………………（１４）
となる。
【００４７】
電荷保存の法則よりＱ１Ｅ＝Ｑ１Ｌであるため、式（１）と式（１３）より
（Ｃｓａ＋Ｃｆａ）（ＶｓＥ−ＶｓＬ）−Ｃｆａ（Ｖｃｍ２−ＶｏＬ）＝０…（１５）
同様に、Ｑ２Ｅ＝Ｑ２Ｌなので、式（２）と式（１４）より
（Ｃｌｓａ＋Ｃｆａ＋Ｃｃａ＋Ｃｌａ）（Ｖｃｍ２−ＶｏＬ）
−Ｃｆａ（ＶｓＥ−ＶｓＬ）＝０…………………………………………………（１６）
が成立する。
【００４８】
式（１５）を変形すると式（１７）が得られる。
Ｖｃｍ２−ＶｏＬ＝（Ｃｓａ＋Ｃｆａ）（ＶｓＥ−ＶｓＬ）／Ｃｆａ…………（１７）
式（１７）を式（１６）へ代入すると、
｛（Ｃｌｓａ＋Ｃｆａ＋Ｃｃａ＋Ｃｌａ）（Ｃｓａ＋Ｃｆａ）（ＶｓＥ−ＶｓＬ）／Ｃｆａ−Ｃｆａ｝（ＶｓＥ−ＶｓＬ）＝０
従って、
ＶｓＥ−ＶｓＬ＝０………………………………………………………………（１８）
が成立する。
即ち、エスティメートフェーズとレベルシフトフェーズとで全差動演算増幅器ＡＭＰ１の電位変化がないため、全差動演算増幅器ＡＭＰ１には同相入力レンジの狭い構造のアンプを用いることが可能となり、全差動演算増幅器ＡＭＰ１を低電源電圧化することが可能となる。
【符号の説明】
【００４９】
１００、３００、５００……………スイッチトキャパシタ回路
１００ａ、１００ｂ、１００ｃ……等価回路
１１０…………………………………出力コモン電圧保持回路
３００ａ、３００ｂ、………………等価回路
５００ａ、５００ｂ、５００ｃ……等価回路
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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