(57)【特許請求の範囲】
【請求項１】
基板と、
前記基板のメモリアレイ領域上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層されたメモリ積層体と、
前記メモリ積層体内に埋設され、前記絶縁膜及び前記電極膜の積層方向に延びる半導体ピラーと、
前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、
前記基板の周辺回路領域に形成された駆動回路と、
前記基板の前記周辺回路領域上に設けられ、それぞれ複数の前記絶縁膜及び前記電極膜が交互に積層され、ダミーホールが形成されたダミー積層体と、
前記ダミーホール内に埋め込まれた絶縁部材と、
前記絶縁部材内に埋設され、前記積層方向に延び、相互に離隔し、前記駆動回路の相互に異なるノードに接続された複数本のコンタクトと、
を備え、
前記積層方向から見て、前記複数本のコンタクトは、前記ダミーホールの短手方向の中央に位置し長手方向に延びる中心線から、前記短手方向に外れた位置に配置されており、前記中心線は前記コンタクトを貫いていないことを特徴とする不揮発性半導体記憶装置。
【請求項２】
前記コンタクトが埋設されたコンタクトホールの側面上に形成されたスペーサ絶縁膜をさらに備えたことを特徴とする請求項１記載の不揮発性半導体記憶装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は、不揮発性半導体記憶装置に関し、特に、複数の絶縁膜及び電極膜が交互に積層された不揮発性半導体記憶装置に関する。
【背景技術】
【０００２】
不揮発性半導体記憶装置の大容量化及び低コスト化を図る方法として、一括加工型の積層メモリが注目を浴びている。一括加工型の積層メモリは、半導体基板上に層間絶縁膜と電極膜とを交互に積層させて積層体を形成した後、リソグラフィ法により積層体に貫通ホールを形成し、貫通ホール内にブロック膜、チャージ膜及びトンネル膜をこの順に堆積させ、貫通ホール内にシリコンピラーを埋め込むことによって製造される。このような積層メモリにおいては、電極膜とシリコンピラーとの交差部分にメモリトランジスタが形成され、これがメモリセルとなる。また、積層体が形成されたメモリアレイ領域の周囲は周辺回路領域となっており、半導体基板の上面にメモリセルを駆動する駆動回路が形成されている（例えば、特許文献１参照）。
【先行技術文献】
【特許文献】
【０００３】
【特許文献１】特開２００９−１４６９５４号公報
【発明の概要】
【発明が解決しようとする課題】
【０００４】
本発明の目的は、信頼性が高い不揮発性半導体記憶装置を提供することである。
【課題を解決するための手段】
【０００５】
本発明の一態様によれば、基板と、前記基板のメモリアレイ領域上に設けられ、それぞれ複数の絶縁膜及び電極膜が交互に積層されたメモリ積層体と、前記メモリ積層体内に埋設され、前記絶縁膜及び前記電極膜の積層方向に延びる半導体ピラーと、前記電極膜と前記半導体ピラーとの間に設けられた電荷蓄積膜と、前記基板の周辺回路領域に形成された駆動回路と、前記基板の前記周辺回路領域上に設けられ、それぞれ複数の前記絶縁膜及び前記電極膜が交互に積層され、ダミーホールが形成されたダミー積層体と、前記ダミーホール内に埋め込まれた絶縁部材と、前記絶縁部材内に埋設され、前記積層方向に延び、相互に離隔し、前記駆動回路の相互に異なるノードに接続された複数本のコンタクトと、を備え、前記積層方向から見て、前記複数本のコンタクトは、前記ダミーホールの短手方向の中央に位置し長手方向に延びる中心線から、前記短手方向に外れた位置に配置されており、前記中心線は前記コンタクトを貫いていないことを特徴とする不揮発性半導体記憶装置が提供される。
【発明の効果】
【０００６】
本発明によれば、信頼性が高い不揮発性半導体記憶装置を実現することができる。
【図面の簡単な説明】
【０００７】
【図１】本発明の第１の実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図である。
【図２】第１の実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
【図３】（ａ）〜（ｅ）は、ダミーホールとコンタクトとの位置関係を例示する平面図であり、（ａ）は第１の実施形態の参考例を示し、（ｂ）〜（ｅ）は第１の実施形態の実施例を示す。
【図４】（ａ）はダミーホールを示す模式的平面図であり、（ｂ）はそのＡ−Ａ’線による断面図である。
【図５】（ａ）〜（ｃ）は、ダミーホールとコンタクトとの位置関係を例示する平面図であり、（ａ）は本発明の第２の実施形態の参考例を示し、（ｂ）及び（ｃ）は第２の実施形態の実施例を示す。
【図６】（ａ）及び（ｂ）は、ダミーホールとコンタクトとの位置関係を例示する平面図であり、（ａ）は本発明の第３の実施形態の参考例を示し、（ｂ）は第３の実施形態の実施例を示す。
【図７】本発明の第４の実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
【図８】本発明の第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図９】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１０】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１１】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１２】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１３】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１４】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１５】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１６】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【図１７】第５の実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【発明を実施するための形態】
【０００８】
以下、図面を参照しつつ、本発明の実施形態について説明する。
先ず、本発明の第１の実施形態について説明する。
図１は、本実施形態に係る不揮発性半導体記憶装置を例示する模式的断面図であり、
図２は、本実施形態に係る不揮発性半導体記憶装置を例示する斜視図である。
【０００９】
図１及び図２に示すように、本実施形態に係る不揮発性半導体記憶装置（以下、単に「装置」ともいう）１においては、データを記憶するメモリセルが形成されたメモリアレイ領域Ｒｍと、メモリセルを駆動する駆動回路が形成された周辺回路領域Ｒｃとが設定されている。また、装置１においては、例えば単結晶のシリコンからなるシリコン基板１１が設けられている。メモリアレイ領域Ｒｍにおいては、シリコン基板１１上にメモリ積層体１２が設けられている。また、周辺回路領域Ｒｃにおいては、シリコン基板１１上にダミー積層体１３が設けられている。
【００１０】
メモリ積層体１２は、複数の絶縁膜１４と複数の電極膜１５とが交互に積層されて構成されている。ダミー積層体１３も同様に、複数の絶縁膜１４と複数の電極膜１５とが交互に積層されて構成されている。絶縁膜１４は例えばシリコン酸化物により形成されており、電極膜１５は例えばポリシリコンにより形成されている。ダミー積層体１３における絶縁膜１４及び電極膜１５の積層数は、それぞれ、メモリ積層体１２における絶縁膜１４及び電極膜１５の積層数と等しい。メモリ積層体１２の端部は、各電極膜１５をステップとする階段状に加工されている。ダミー積層体１３の端部も同様である。また、シリコン基板１１上には、メモリ積層体１２及びダミー積層体１３を覆うように、層間絶縁膜１６が設けられている。
【００１１】
メモリ積層体１２においては、その内部に、絶縁膜１４及び電極膜１５の積層方向（以下、単に「積層方向」という）に延びるメモリホール２１が形成されている。メモリホール２１の側面上には、ブロック膜、電荷蓄積膜及びトンネル膜がこの順に積層されることにより、メモリ膜２２が形成されている。また、メモリホール２１内には、シリコンピラー２３が埋設されている。すなわち、電荷蓄積膜を含むメモリ膜２２は、電極膜１５とシリコンピラー２３との間に設けられている。メモリ積層体１２の上方であって層間絶縁膜１６内にはソース線２６が設けられており、層間絶縁膜１６上にはビット線２７が設けられている。シリコンピラー２３は、２本で１組となり、その下端同士が接続部材２４により相互に接続されている。そして、相互に接続された２本のシリコンピラー２３のうち、一方のシリコンピラー２３の上端はソース線２６に接続されており、他方のシリコンピラー２３の上端はビット線２７に接続されている。これにより、メモリ積層体１２においては、ソース線２６とビット線２７との間に、一対のシリコンピラー２３及び１本の接続部材２４からなるＵ字ピラーが接続されている。また、シリコンピラー２３と電極膜１５との交差部分毎に、メモリトランジスタが構成されている。
【００１２】
ダミー積層体１３においては、その内部に、ダミー積層体１３を貫通するダミーホール３１が形成されている。ダミーホール３１の幅はメモリホール２１の幅よりも大きく、その内部には、例えばシリコン酸化物からなる絶縁部材３２が埋め込まれている。絶縁部材３２内には、積層方向に延びるコンタクトホール３３が形成されている。コンタクトホール３３の側面上にはバリアメタル３４が形成されており、コンタクトホール３３の内部にはコンタクト３５が埋設されている。バリアメタル３４は、例えばチタン層及びチタン窒化層がこの順に積層されて構成されている。コンタクト３５は、例えばタングステンにより形成されている。また、周辺回路領域Ｒｃにおいては、シリコン基板１１の上面に、メモリセルトランジスタを駆動する駆動回路が形成されている。コンタクト３５は、この駆動回路の各ノードに接続されている。
【００１３】
本実施形態の特徴の一つは、ダミーホール３１とコンタクト３５との位置関係にある。以下、この位置関係について説明する。
図３（ａ）〜（ｅ）は、ダミーホールとコンタクトとの位置関係を例示する平面図であり、（ａ）は本実施形態の参考例を示し、（ｂ）〜（ｅ）は本実施形態の実施例を示し、
図４（ａ）はダミーホールを示す模式的平面図であり、（ｂ）はそのＡ−Ａ’線による断面図である。
なお、図３においては、図を簡略化するために、ダミーホール３１の外縁、コンタクト３５及びコンタクト３５に接続された導電部材のみを示している。後述する図５及び図６においても同様である。
【００１４】
図３（ａ）に示すように、周辺回路領域Ｒｃにおいては、シリコン基板１１の上層部分に、ソース層３６及びドレイン層３７が相互に離隔して形成されている。シリコン基板１１におけるソース層３６とドレイン層３７との間の領域はチャネル領域（図示せず）となっており、チャネル領域の直上域にはゲート絶縁膜（図示せず）が形成されており、その上にはゲート電極３８が設けられている。これにより、シリコン基板１１の上面には、ＭＯＳＦＥＴ（Metal-Oxide-Semiconductor Field-Effect Transistor：金属酸化物半導体電界効果型トランジスタ）４０が形成されている。ゲート電極３８は、チャネル領域の外部に引き出され、例えば直角に屈曲している。ＭＯＳＦＥＴ４０は、上述の駆動回路を構成する能動素子である。
【００１５】
そして、ソース層３６には２本のコンタクト３５ａ及び３５ｂが接続されており、ドレイン層３７にも２本のコンタクト３５ｃ及び３５ｄが接続されており、ゲート電極３８には１本のコンタクト３５ｅが接続されている。コンタクト３５ｅは、ゲート電極３８におけるチャネル領域の直上域から外れた部分に接続されており、コンタクト３５ｃ、３５ｄ及び３５ｅは、一列に配列されている。コンタクト３５ａ及び３５ｂには相互に同じ電位が印加され、コンタクト３５ｃ及び３５ｄには相互に同じ電位が印加されるが、コンタクト３５ａ及び３５ｂに印加される電位と、コンタクト３５ｃ及び３５ｄに印加される電位と、コンタクト３５ｅに印加される電位とは、通常は相互に異なっている。なお、本実施形態においては、コンタクト３５ａ〜３５ｅを総称してコンタクト３５といい、ダミーホール３１ａ〜３１ｌを総称してダミーホール３１といい、中心線４１ａ〜４１ｌを総称して中心線４１という。後述する他の実施形態においても同様である。
【００１６】
図３（ａ）に示すように、本実施形態の参考例においては、１つのダミーホール３１ａ内にソース層３６に接続されたコンタクト３５ａ及び３５ｂが配置されている。積層方向から見て、ダミーホール３１ａの形状は矩形であり、コンタクト３５ａ及び３５ｂの中心は、ダミーホール３１ａの長手方向に延びる中心線４１ａ上に位置している。また、他の１つのダミーホール３１ｂ内にドレイン層３７に接続されたコンタクト３５ｃ及び３５ｄ並びにゲート電極３８に接続されたコンタクト３５ｅが配置されている。積層方向から見て、ダミーホール３１ｂの形状は矩形であり、コンタクト３５ｃ、３５ｄ及び３５ｅの中心は、ダミーホール３１ｂの長手方向に延びる中心線４１ｂ上に位置している。
【００１７】
コンタクト３５と電極膜１５との間の絶縁性を確保すると共に、寄生容量を抑制するために、ダミーホール３１はコンタクト３５よりもある程度大きく形成する必要がある。このため、ダミーホール３１の存在が、ＭＯＳＦＥＴ４０の小型化に対して障害となる。しかし、本参考例のように、１つのダミーホール３１内に複数本のコンタクト３５を配置すれば、１本のコンタクト３５毎に１つのダミーホール３１を形成する場合と比較して、ダミーホール３１の数を減らし、ＭＯＳＦＥＴ４０を小型化することができる。
【００１８】
しかしながら、本発明者等の検討によれば、ダミーホール３１とコンタクト３５との位置関係を本参考例のような位置関係にすると、コンタクト３５ｄとコンタクト３５ｅとが短絡してしまう場合があることが判明した。これは、ダミーホール３１内に絶縁部材３２を埋め込む際にシームが形成されてしまい、このシームの内部にバリアメタル３４が埋め込まれ、電流経路を形成しているためと考えられる。
【００１９】
すなわち、図４（ａ）及び（ｂ）に示すように、ダミーホール３１内に絶縁材料を堆積させて絶縁部材３２を埋め込む工程において、絶縁材料はダミーホール３１の側面の上部に被着しやすいため、ダミーホール３１の下部を埋めきらないうちに上部が塞がってしまい、絶縁部材３２の下部にシーム４２が形成される場合がある。積層方向から見て、シーム４２はダミーホール３１の中心線４１を含む領域に形成される。この場合、中心線４１を含む領域において、絶縁部材３２にコンタクトホール３３を形成すると、このコンタクトホール３３がシーム４２に連通してしまう。そして、コンタクトホール３３の内面上にバリアメタル３４を形成したときに、このバリアメタル３４の一部がコンタクトホール３３を介してシーム４２内に侵入し、コンタクトホール３３間に電流経路を形成してしまうものと考えられる。
【００２０】
そこで、本実施形態においては、下記（１）及び（２）の対策を講じている。
（１）同一のダミーホール３１内に配置する複数本のコンタクト３５は、常に同じ電位が印加されるコンタクトとする。これにより、同一のダミーホール３１内に配置されたコンタクト３５同士が短絡しても、問題は生じない。
（２）同一のダミーホール３１内に配置する複数本のコンタクト３５を、積層方向から見て、ダミーホール３１の長手方向に延びる中心線４１から外れた位置に配置する。これにより、コンタクト３５をシーム４２から離隔した位置に設けることができ、シーム４２内にバリアメタル３４が侵入することを防止できる。
なお、上記（１）及び（２）の対策は、少なくとも一方を実施すればよいが、両方を実施してもよい。
【００２１】
図３（ｂ）に示すように、本実施形態の第１の実施例においては、コンタクト３５ｃ、３５ｄ及び３５ｅを内包するダミーホール３１ｃを形成するが、コンタクト３５ｃ、３５ｄ及び３５ｅはダミーホール３１ｃの中心線４１ｃから外れた位置に形成する。これにより、ダミーホール３１ｃ内にシームが形成されていたとしても、シームの内部にバリアメタル３４が侵入することがなく、コンタクト３５ｃ、３５ｄ及び３５ｅがバリアメタル３４を介して短絡することがない。一方、コンタクト３５ａ及び３５ｂは、ダミーホール３１ａ内に配置されており、ダミーホール３１ａの中心線４１ａ上に配置されている。しかし、コンタクト３５ａ及び３５ｂは共にＭＯＳＦＥＴ４０のソース層３６に接続されており、常に同じ電位が印加されるため、短絡しても問題はない。
【００２２】
図３（ｃ）に示すように、本実施形態の第２の実施例においては、ダミーホール３１ｄ内にコンタクト３５ａ及び３５ｃが配置されている。コンタクト３５ａ及び３５ｃはダミーホール３１ｄの中心線４１ｄから外れた領域に配置されている。これにより、コンタクト３５ａとコンタクト３５ｃとが相互に短絡することはない。また、ダミーホール３１ｅ内にコンタクト３５ｂが配置されている。コンタクト３５ｂはダミーホール３５ｅの中心線４１ｅ上に配置されているが、ダミーホール３１ｅ内にはコンタクト３５ｂのみが配置されているため、コンタクト３５ｂが他のコンタクト３５と短絡することはない。更に、ダミーホール３１ｆ内にコンタクト３５ｄ及び３５ｅが配置されている。コンタクト３５ｄ及び３５ｅはダミーホール３１ｆの中心線４１ｆから外れた位置に配置されている。これにより、コンタクト３５ｄとコンタクト３５ｅとが相互に短絡することはない。そして、異なるダミーホール３１内に配置されたコンタクト３５同士が短絡することはない。従って、本実施例においては、コンタクト３５同士が短絡することがない。
【００２３】
図３（ｄ）に示すように、本実施形態の第３の実施例においては、ダミーホール３１ｇ内にコンタクト３５ａ及び３５ｂが配置され、ダミーホール３１ｈ内にコンタクト３５ｃ及び３５ｄが配置され、ダミーホール３１ｉ内にコンタクト３５ｅが配置されている。なお、各ダミーホール３１内において、各コンタクト３５は各ダミーホール３１の中心線４１上に配置されている。しかし、コンタクト３５ａ及び３５ｂは共にＭＯＳＦＥＴ４０のソース層３６に接続されており、コンタクト３５ｃ及び３５ｄは共にＭＯＳＦＥＴ４０のドレイン層３７に接続されており、コンタクト３５ｅはＭＯＳＦＥＴ４０のゲート電極３８に接続されている。このように、本実施例においては、各ダミーホール３１内には同じ電位が印加されるコンタクト３５のみが配置されるため、ダミーホール３１内で短絡が生じても問題はない。また、異なるダミーホール３１内に配置されたコンタクト３５同士が短絡することはない。
【００２４】
図３（ｅ）に示すように、本実施形態の第４の実施例においても、第３の実施例と同様に、各ダミーホール３１内には同じ電位が印加されるコンタクト３５のみが配置されている。すなわち、ダミーホール３１ｊ内にはソース層３６に接続されたコンタクト３５ａ及び３５ｂが配置され、ダミーホール３１ｋ内にはドレイン層３７に接続されたコンタクト３５ｃ及び３５ｄが配置され、ダミーホール３１ｌ内にはゲート電極３８に接続されたコンタクト３５ｅが配置されている。また、各ダミーホール３１内において、各コンタクトは各ダミーホール３１の中心線４１から外れた領域に配置されている。本実施例においても、前述の第３の実施例と同様に、相互に異なる電位が印加されるコンタクト３５間で短絡が生じることを防止できる。
【００２５】
次に、本実施形態の効果について説明する。
本実施形態によれば、メモリアレイ領域Ｒｍにおいてシリコン基板１１上にメモリ積層体１２が設けられていると共に、周辺回路領域Ｒｃにおいてシリコン基板１１上にダミー積層体１３が設けられている。また、ダミー積層体１３における絶縁膜１４及び電極膜１５の積層数は、メモリ積層体１２における絶縁膜１４及び電極膜１５の積層数とそれぞれ等しい。このため、メモリ積層体１２の上面とダミー積層体１３の上面とが略同一平面をなす。これにより、シリコン基板１１上にメモリ積層体１２及びダミー積層体１３を形成した後、これらを埋め込むように層間絶縁膜１６を堆積させて、層間絶縁膜１６の上面をＣＭＰ（chemical mechanical polishing：化学的機械研磨）によって平坦化する際に、層間絶縁膜１６の上面に段差が形成されにくい。このため、本実施形態に係る不揮発性半導体記憶装置１は、製造が容易である。
【００２６】
これに対して、周辺回路領域Ｒｃにダミー積層体１３が設けられていないと、メモリアレイ領域Ｒｍと周辺回路領域Ｒｃとの間に、メモリ積層体１２の厚さ分の段差が形成されてしまう。この段差の高さは１ミクロンを大きく超えるため、メモリアレイ領域Ｒｍと周辺回路領域Ｒｃとの間で、リソグラフィの焦点深度が大きく異なってしまう。このため、メモリホール２１を形成するために焦点深度をメモリ積層体１２の上面に合わせると、周辺回路領域Ｒｃにおいてコンタクトホール等を形成することが困難になってしまう。そこで、メモリ積層体１２を埋め込むように、シリコン基板１１上の全面に層間絶縁膜を堆積させ、この層間絶縁膜の上面をＣＭＰによって平坦化することが必要になるが、メモリアレイ領域Ｒｍと周辺回路領域Ｒｃとの間の段差が大きいと、平坦化は極めて困難である。
【００２７】
このように、本実施形態によれば、周辺回路領域Ｒｃにダミー積層体１３を設けることにより、段差の形成を抑制して層間絶縁膜１６の上面を平坦にし、リソグラフィを容易にすることができる。このため、本実施形態に係る装置は、形状安定性が高く、信頼性が高い。この効果を得るためには、シリコン基板１１の上面を複数の単位領域に区画したときに、どの単位領域においても、メモリ積層体１２及びダミー積層体１３が合計で５０％以上の面積率で設けられていることが好ましい。また、単位領域の形状及びサイズを１０ミクロン四方の正方形として上述の基準を適用すれば、上述の効果を確実に得ることができる。
【００２８】
また、本実施形態に係る装置１においては、少なくとも１つのダミーホール３１内に複数本のコンタクト３５が配置されている。これにより、１つのダミーホール３１内に１本のコンタクト３５のみを配置する場合と比較して、ＭＯＳＦＥＴ４０を小型化することができる。この結果、周辺回路領域Ｒｃを高集積化することができ、装置１全体を小型化することが可能となる。また、ダミーホール３１をコンタクト３５よりも十分に大きく形成することにより、コンタクト３５とダミー積層体１３に含まれる電極膜１５との間の距離を大きくとり、絶縁性を担保すると共に寄生容量を低減することができる。
【００２９】
そして、本実施形態においては、上述の如く、１つのダミーホール３１内に複数本のコンタクト３５を配置する場合において、（１）同一のダミーホール３１内に配置する複数本のコンタクト３５を常に同じ電位が印加されるコンタクトとするか、（２）同一のダミーホール３１内に配置する複数本のコンタクト３５を、積層方向から見て、ダミーホール３１の中心線４１から外れた位置に配置することにより、相互に異なる電位が印加されたコンタクト３５同士が短絡することを防止できる。この結果、本実施形態によれば、信頼性が高い不揮発性半導体記憶装置を実現することができる。
【００３０】
次に、本発明の第２の実施形態について説明する。
図５（ａ）〜（ｃ）は、ダミーホールとコンタクトとの位置関係を例示する平面図であり、（ａ）は本実施形態の参考例を示し、（ｂ）及び（ｃ）は本実施形態の実施例を示す。
図５（ａ）〜（ｃ）に示すように、本実施形態においては、一対のＭＯＳＦＥＴ４０がソース層又はドレイン層を共通化して設けられている。例えば、図５（ａ）に示す例では、一対のＭＯＳＦＥＴ４０間でソース層３６が共通化されており、２つのドレイン層３７ａ及び３７ｂが相互に離隔して設けられている。また、ソース層３６とドレイン層３７ａとの間のチャネル領域（図示せず）の直上域にはゲート電極３８ａが設けられており、ソース層３６とドレイン層３７ｂとの間のチャネル領域（図示せず）の直上域にはゲート電極３８ｂが設けられている。ゲート電極３８ａとゲート電極３８ｂには、相互に独立して電位が印加される。
【００３１】
そして、図５（ａ）に示すように、本実施形態の参考例においては、ソース層３６に接続されたコンタクト３５ｆ及び３５ｇがダミーホール３１ｍ内に配置されており、ドレイン層３７ａに接続されたコンタクト３５ｈ及び３５ｉがダミーホール３１ｎ内に配置されており、ドレイン層３７ｂに接続されたコンタクト３５ｊ及び３５ｋがダミーホール３１ｏ内に配置されている。また、ゲート電極３８ａに接続されたコンタクト３５ｌ及び３５ｍ、並びに、ゲート電極３８ｂに接続されたコンタクト３５ｎ及び３５ｏが１つのダミーホール３１ｐ内に配置されている。各コンタクト３５は各ダミーホール３１の中心線４１上に配置されている。
【００３２】
本参考例においては、ダミーホール３１ｐ内において、中心線４１ｐを含む領域にコンタクト３５ｍ、３５ｌ、３５ｎ及び３５ｏがこの順に一列に配列されている。そして、コンタクト３５ｍ及び３５ｌと、コンタクト３５ｎ及び３５ｏには、通常、相互に異なる電位が印加される。このため、コンタクト３５ｌとコンタクト３５ｎとの間で、シームの内部に形成されたバリアメタル３４（図１参照）を介して、短絡が生じる可能性がある。
【００３３】
これに対して、図５（ｂ）に示すように、本実施形態の第１の実施例においては、参考例におけるダミーホール３１ｐが２つのダミーホール３１ｑ及び３１ｒに分離されている。そして、ダミーホール３１ｑ内にゲート電極３８ａに接続されたコンタクト３５ｌ及び３５ｍが配置されており、ダミーホール３１ｒ内にゲート電極３８ｂに接続されたコンタクト３５ｎ及び３５ｏが配置されている。このように、コンタクト３５ｌとコンタクト３５ｎとが別のダミーホール３１内に配置されているため、これらの間で短絡が生じることはない。
【００３４】
図５（ｃ）に示すように、本実施形態の第２の実施例においては、参考例におけるダミーホール３１ｎ、３１ｏ、３１ｐの代わりに、それぞれ、ダミーホール３１ｓ、３１ｔ、３１ｕが形成されている。ダミーホール３１ｓ、３１ｔ、３１ｕは、それぞれ、ダミーホール３１ｎ、３１ｏ、３１ｐよりも大きく、各ダミーホール３１ｎ、３１ｏ、３１ｐの各中心線４１ｎ、４１ｏ、４１ｐから外れた領域に、各コンタクト３５が配置されている。本実施例においては、各コンタクト３５が各ダミーホール３１の中心線４１から外れた領域に形成されているため、各ダミーホール３１のシームから離隔しており、短絡が生じない。
【００３５】
このように、本実施形態においても、相互に異なる電位が印加されたコンタクト３５同士が短絡することを防止できる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
【００３６】
次に、本発明の第３の実施形態について説明する。
図６（ａ）及び（ｂ）は、ダミーホールとコンタクトとの位置関係を例示する平面図であり、（ａ）は本実施形態の参考例を示し、（ｂ）は本実施形態の実施例を示す。
図６（ａ）に示すように、本実施形態の参考例においては、前述の第２の実施形態の参考例（図５（ａ）参照）において説明した一対のＭＯＳＦＥＴ４０が、２対設けられている。このため、本参考例においても、第２の実施形態の参考例と同様に、ゲート電極３８ａに接続されたコンタクト３５ｌと、ゲート電極３８ｂに接続されたコンタクト３５ｎとの間で、短絡が生じるおそれがある。
【００３７】
これに対して、図６（ｂ）に示すように、本実施形態の実施例においては、ダミーホールの配置を前述の第２の実施形態の第２の実施例と同様にする。このとき、４本のゲート電極３８に接続されたコンタクト３５を、１つのダミーホール３１ｕ内における中心線４１ｕの両側に配置する。すなわち、２対のＭＯＳＦＥＴ４０において、１つのダミーホール３１ｕを共有する。これにより、ダミーホール３１の数を減らして装置の小型化を図ると共に、コンタクト３５の形成位置を中心線４１上から外し、コンタクト３５間の短絡を防止することができる。本実施形態における上記以外の構成及び効果は、前述の第２の実施形態と同様である。
【００３８】
次に、本発明の第４の実施形態について説明する。
図７は、本実施形態に係る不揮発性半導体記憶装置を例示する断面図である。
本実施形態においては、前述の第１の実施形態において説明した短絡を回避する２つの方法、すなわち、（１）同一のダミーホール３１内に配置する複数本のコンタクト３５には常に同じ電位を印加する方法、及び、（２）同一のダミーホール３１内に配置する複数本のコンタクト３５をダミーホール３１の中心線４１から外れた位置に配置する方法、に加えて、下記（３）の方法を採用する。
（３）コンタクトホール３３の側面上にスペーサ絶縁膜４５を形成する。これにより、バリアメタル３４がシーム内に侵入することを防止する。
【００３９】
すなわち、図７に示すように、本実施形態に係る不揮発性半導体記憶装置においては、コンタクトホール３３の側面上にスペーサ絶縁膜４５が形成されている。スペーサ絶縁膜４５は、例えばシリコン窒化物により形成されている。これにより、絶縁部材３２内にシームが形成されていたとしても、スペーサ絶縁膜４５がシームを塞ぐことにより、バリアメタル３４がシーム内に侵入することを防止し、コンタクト３５同士を絶縁することができる。このような構成の装置は、ダミーホール３１内に絶縁部材３２を埋め込み、絶縁部材３２内にコンタクトホール３３を形成した後、コンタクトホール３３の側面上にスペーサ絶縁膜４５を形成し、その後、バリアメタル３４及びコンタクト３５を形成することにより、作製することができる。本実施形態によっても、前述の第１乃至第３の実施形態と同様に、同じダミーホール３１内に配置されたコンタクト３５同士の短絡を防止することができる。本実施形態における上記以外の構成及び効果は、前述の第１の実施形態と同様である。
【００４０】
なお、本実施形態は、前述の第１乃至第３の実施形態と組み合わせて実施してもよい。すなわち、前述の第１乃至第３の実施形態のように、１つのダミーホール３１内に複数本のコンタクト３５を配置する場合において、同じ電位が印加されるコンタクト３５のみを配置するか、コンタクト３５をダミーホール３１の中心線４１から外れた領域に配置し、且つ、コンタクトホール３３の側面上にスペーサ絶縁膜４５を形成してもよい。
【００４１】
次に、本発明の第５の実施形態について説明する。
本実施形態は、前述の第１乃至第４の実施形態に係る不揮発性半導体記憶装置と同様な装置の製造方法の実施形態である。
図８〜図１７は、本実施形態に係る不揮発性半導体記憶装置の製造方法を例示する工程断面図である。
【００４２】
先ず、図８に示すように、シリコン基板１１の上部にＳＴＩ（shallow trench isolation）５１を形成する。次に、周辺回路領域Ｒｃにおいて、高耐圧トランジスタ用の厚膜ゲート絶縁膜（図示せず）及び低耐圧トランジスタ用の薄膜ゲート絶縁膜（図示せず）を形成する。次に、シリコン基板１１上の全面にアモルファスシリコン膜５２を堆積させる。次に、メモリアレイ領域Ｒｍの中央部において、アモルファスシリコン膜５２の上面に短冊状の溝５３を形成する。次に、アモルファスシリコン膜５２上に、犠牲膜として、例えばシリコン窒化膜５４を堆積させる。
【００４３】
次に、図９に示すように、周辺回路領域Ｒｃにおいて、アモルファスシリコン膜５２を選択的に除去して、ゲート電極５５を形成する。次に、ゲート電極５５の側面上に側壁５６を形成する。次に、ゲート電極５５及び側壁５６をマスクとして、シリコン基板１１に対して不純物をイオン注入する。これにより、シリコン基板１１の上部にソース層（図示せず）及びドレイン層（図示せず）等の拡散層を形成する。次に、層間絶縁膜５７を堆積させ、上面を平坦化する。次に、層間絶縁膜５７をリセスして、層間絶縁膜５７の上面をアモルファスシリコン膜５２の上面の高さに合わせる。次に、シリコン窒化膜５４をリセスし、アモルファスシリコン膜５２の上面上からシリコン窒化膜５４を除去する。これにより、溝５３内のみに、犠牲膜としてのシリコン窒化膜５４を残留させる。なお、以後、側壁５６は層間絶縁膜５７と一体化しているものとして、図示を省略する。
【００４４】
次に、図１０に示すように、電極膜となるアモルファスシリコン膜６１と、絶縁膜となるシリコン酸化膜６２とを、交互に堆積させて、シリコン基板１１上の全面に積層体６３を形成する。次に、積層体６３上に、マスク材として、例えばＢＳＧ（Boron doped Glass）からなるシリコン酸化膜６４を形成する。次に、リソグラフィ法によりシリコン酸化膜６４をパターニングし、メモリホールを形成する予定の領域を開口する。次に、シリコン酸化膜６４をマスクとしてエッチングを行い、積層体６３にメモリホール６５を一括で形成する。メモリホール６５は、溝５３内に埋め込まれたシリコン窒化膜５４の両端部に到達するように形成する。
【００４５】
次に、図１１に示すように、メモリホール６５を介してウェットエッチングを行い、溝５３内からシリコン窒化膜５４（図１０参照）を除去する。次に、メモリホール６５及び溝５３の内面上に、ブロック膜となるシリコン酸化膜、電荷蓄積膜となるシリコン窒化膜、及びトンネル膜となるシリコン酸化膜をこの順に積層し、メモリ膜６６を形成する。次に、アモルファスシリコンを堆積させる。次に、積層体６３上からアモルファスシリコン及びメモリ膜６６を除去し、メモリホール６５及び溝５３の内部のみに残留させる。これにより、メモリホール６５及び溝５３の内部に、Ｕ字形のＵ字ピラー６７が形成される。Ｕ字ピラー６７のうち、メモリホール６５内に配置された部分はシリコンピラーであり、溝５３内に配置された部分は接続部材である。
【００４６】
次に、図１２に示すように、積層体６３に溝７１を形成し、アモルファスシリコン膜６１をライン状に加工する。次に、層間絶縁膜７２を堆積させて、上面を平坦化する。次に、アモルファスシリコンを堆積させて、シリコン膜７３を堆積させる。シリコン膜７３は後の工程において選択ゲート電極となる膜である。次に、メモリアレイ領域Ｒｍの外周部分からシリコン膜７３を除去する。
【００４７】
次に、図１３に示すように、シリコン膜７３上にレジスト膜（図示せず）を形成し、このレジスト膜をマスクとしたエッチングと、このレジスト膜のスリミングとを交互に実施して、積層体６３をメモリ積層体１２及びダミー積層体１３に分離する。このとき、メモリ積層体１２の周辺部分及びダミー積層体１３の周辺部分は、ポリシリコン膜６１毎にステップが形成されて階段状に加工される。次に、ダミー積層体１３にダミーホール７６を形成する。ダミーホール７６はメモリホール６５よりも大きく開口させ、ダミー積層体１３を貫通して層間絶縁膜５７まで到達させる。その後、全面にストッパ膜としてシリコン窒化膜７７を成膜する。シリコン窒化膜７７はダミーホール７６の内面上にも形成される。
【００４８】
次に、図１４に示すように、例えばＣＶＤ（chemical vapor deposition：化学気相成長）法により、全面にシリコン酸化膜７８を堆積させる。次に、シリコン窒化膜７７をストッパとして、シリコン酸化膜７８の上面を平坦化し、メモリ積層体１２上及びダミー積層体１３上から除去する。シリコン酸化膜７８は、メモリ積層体１２とダミー積層体１３との間、及び、ダミーホール６５内に残留する。ダミーホール６５内に残留したシリコン酸化膜７８により、絶縁部材７９が形成される。このとき、絶縁部材７９内におけるダミーホール６５の中心線を含む領域に、シームが形成される場合がある。
【００４９】
次に、図１５に示すように、メモリ積層体１２上及びダミー積層体１３上からシリコン窒化膜７７を除去する。次に、メモリ積層体１２及びダミー積層体１３を覆うように、層間絶縁膜としてのシリコン酸化膜８１を堆積させ、上面を平坦化する。なお、以後、シリコン酸化膜７８はシリコン酸化膜８１と一体化したものとして図示する。次に、シリコン酸化膜８１及びシリコン膜７３を貫通し、メモリホール６５に連通するように、貫通ホール８３を形成する。
【００５０】
次に、図１６に示すように、貫通ホール８３の内面上にゲート絶縁膜８４を形成する。次に、全面にアモルファスシリコンを堆積させ、エッチバックすることにより、貫通ホール８３内にアモルファスシリコンからなる上部ピラー８５を埋設する。上部ピラー８５はＵ字ピラー６７に接続される。次に、温度が例えば６００℃の熱処理を行い、アモルファスシリコン膜５２、アモルファスシリコン膜６１、Ｕ字ピラー６７、シリコン膜７３及び上部ピラー８５を構成するアモルファスシリコンを結晶化させて、ポリシリコンとする。次に、上部ピラー８５に対して、不純物、例えばヒ素を、加速電圧を例えば４０ｋｅＶとし、ドーズ量を例えば３×１０１５ｃｍ−２としてイオン注入する。これにより、上部ピラー８５におけるシリコン膜７３よりも上方に位置する部分にドレイン拡散領域（図示せず）を形成する。次に、シリコン酸化膜８１上にシリコン窒化膜８６を形成する。
【００５１】
次に、図１７に示すように、シリコン窒化膜８６、シリコン酸化膜８１及び絶縁部材７９に対して選択的にエッチングを施し、コンタクトホール８８を形成する。このとき、ダミーホール７６内におけるコンタクトホール８８の位置は、前述の第１乃至第４の実施形態に示すように選択する。また、一部のコンタクトホール８８はゲート電極５５に到達させ、他の一部のコンタクトホール８８はシリコン基板１１の上部に形成されたソース層及びドレイン層（図示せず）に到達させる。次に、コンタクトホール８８の内面上にシリコン窒化物を堆積させて、スペーサ絶縁膜としてのシリコン窒化膜８９を形成する。次に、ＲＩＥ（reactive ion etching：反応性イオンエッチング）を施し、コンタクトホール８８の底面からシリコン窒化膜８９を除去する。これにより、コンタクトホール８８の底面においてシリコン基板１１が露出する。
【００５２】
次に、チタン層及びチタン窒化層をこの順に堆積させて、バリアメタル９１を形成する。このとき、コンタクトホール８８の側面上にはシリコン窒化膜８９が形成されているため、絶縁部材７９内にシームが形成されていても、バリアメタル９１がシーム内に侵入することはない。バリアメタル９１を構成するチタン層は、コンタクトホール８８の底面でシリコン基板１１と反応して、チタンシリサイドを形成する。次に、コンタクトホール８８内に例えばタングステンを埋め込み、コンタクト９２を形成する。一方、シリコン膜７３を分断して、選択ゲート電極を形成する。その後、通常の方法により、メモリ積層体１２上及びダミー積層体１３上に、ソース線９６、ビット線９７及びその他の配線を形成する。これにより、本実施形態に係る不揮発性半導体記憶装置５が製造される。
【００５３】
本実施形態においても、前述の第１乃至第４の実施形態と同様な作用により、同じダミーホール内に形成されたコンタクト同士の短絡を防止することができる。また、本実施形態においては、ダミーホール７６の側面上にシリコン窒化膜７７が成膜されているため、コンタクト９２とダミー積層体１３の電極膜との間の絶縁性をより一層向上させると共に、寄生容量をより一層低減することができる。本実施形態における上記以外の効果は、前述の第１の実施形態と同様である。
【００５４】
以上、実施形態を参照して本発明を説明したが、本発明はこれらの実施形態に限定されるものではない。例えば、前述の各実施形態は相互に組み合わせて実施することが可能である。また、前述の各実施形態に対して、当業者が適宜、構成要素の追加、削除若しくは設計変更を行ったもの、又は、工程の追加、省略若しくは条件変更を行ったものも、本発明の要旨を備えている限り、本発明の範囲に含有される。例えば、ダミー積層体１３の端部は階段状に加工されておらず、積層方向に切り立っていてもよい。
【符号の説明】
【００５５】
１、５  不揮発性半導体記憶装置、１１  シリコン基板、１２  メモリ積層体、１３  ダミー積層体、１４  絶縁膜、１５  電極膜、１６  層間絶縁膜、２１  メモリホール、２２  メモリ膜、２３  シリコンピラー、２４  接続部材、２６  ソース線、２７  ビット線、３１、３１ａ〜３１ｕ  ダミーホール、３２  絶縁部材、３３  コンタクトホール、３４  バリアメタル、３５、３５ａ〜３５ｏ  コンタクト、３６  ソース層、３７、３７ａ、３７ｂ  ドレイン層、３８、３８ａ、３８ｂ  ゲート電極、４０  ＭＯＳＦＥＴ、４１、４１ａ〜４１ｕ  中心線、４２  シーム、４５  スペーサ絶縁膜、５１  ＳＴＩ、５２  アモルファスシリコン膜、５３  溝、５４  シリコン窒化膜、５５  ゲート電極、５６  側壁、５７  層間絶縁膜、６１  アモルファスシリコン膜、６２  シリコン酸化膜、６３  積層体、６４  シリコン酸化膜、６５  メモリホール、６６  メモリ膜、６７  Ｕ字ピラー、７１  溝、７２  層間絶縁膜、７３  シリコン膜、７６  ダミーホール、７７  シリコン窒化膜、７８  シリコン酸化膜、７９  絶縁部材、８１  シリコン酸化膜、８３  貫通ホール、８４  ゲート絶縁膜、８５  上部ピラー、８６  シリコン窒化膜、８８  コンタクトホール、８９  シリコン窒化膜、９１  バリアメタル、９２  コンタクト、９６  ソース線、９７  ビット線、Ｒｃ  周辺回路領域、Ｒｍ  メモリアレイ領域
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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