(57)【特許請求の範囲】
【請求項１】
２つの互いに平行な走査線と；
前記２つの走査線と交差するデータ線と；
前記２つの走査線間に位置し、それぞれ前記データ線の両側に位置するとともに、それぞれ前記２つの走査線に電気接続される２つの画素と
を備え、そのうち、前記した各画素が：
対応する前記走査線の１つに電気接続されるゲートと、それぞれ前記ゲートの両側に位置するドレインと前記データ線に電気接続されるソースとを含む、前記データ線に隣接して配置されるアクティブデバイスと；
前記ドレインに電気接続される画素電極と；
保存キャパシタンス電極であり、少なくとも部分的に前記画素電極と重複し、前記保存キャパシタンス電極が前記データ線から遠い前記画素電極の一側に位置するブランチを有するとともに、前記ブランチが前記データ線に近い一側に位置する凹所を含む保存キャパシタンス電極と；
ドレイン補償パターンであり、前記ドレインに接続され、少なくとも前記ドレイン補償パターンの一部分が前記凹所内部に位置するとともに、前記ブランチが前記ゲートから離れた前記凹所の一側において前記ドレイン補償パターンと重複しないドレイン補償パターンとを備え、
前記ブランチが、前記２つの画素中で前記ゲートに近い前記凹所の一側において前記ドレイン補償パターンと部分的に重複するとともに、前記２つの画素の他の１つ中で前記ドレイン補償パターンと重複しない、画素セット。
【請求項２】
前記ゲートから遠い前記凹所の前記一側における前記ブランチおよび前記した各画素の前記ドレイン補償パターン間の第１距離が、前記ゲートに近い前記凹所の一側における前記ブランチおよび前記ドレイン補償パターン間の第２距離より大きい請求項１記載の画素セット。
【請求項３】
前記２つの各画素中で前記保存キャパシタンス電極がＵ型であり、かつ前記保存キャパシタンス電極が前記画素電極の前記エッジを実質的に取り囲む請求項１記載の画素セット。
【請求項４】
前記２つの各画素の前記アクティブデバイスが更に前記ゲート、前記ソースおよび前記ドレイン間に位置する半導体パターンを含む請求項１記載の画素セット。
【請求項５】
前記した各ゲートが、対応する１つの前記走査線の中に位置する請求項１記載の画素セット。
【請求項６】
更に、前記２つの画素の前記２つの前記保存キャパシタンス電極に電気接続する接続パターンを含む請求項１記載の画素セット。
【請求項７】
前記接続パターンおよび前記２つの画素の前記２つの前記保存キャパシタンス電極が一体的に形成される請求項６記載の画素セット。
【請求項８】
前記２つの画素の各前記画素の前記ドレイン補償パターンおよび前記ドレインが一体的に形成される請求項１記載の画素セット。
【請求項９】
前記凹所の位置する部分において前記２つの画素中の前記ブランチの幅が、他の部分における前記ブランチの幅よりも小さい請求項１記載の画素セット。
【発明の詳細な説明】
【技術分野】
【０００１】
この発明は、画素セットに関し、特に、キャパシタンス補償設計を有する画素セットに関する。
【背景技術】
【０００２】
一般的に、アクティブマトリックス液晶ディスプレイ（active matrix liquid crystal
display = AM-LCD）は、主要に、アクティブデバイスと、カラーフィルター（color filter）と、液晶層（liquid crystal layer）とを含む。図１は、従来のアクティブデバイスアレイを示す概略的な平面図である。図１において、アクティブデバイスアレイ１００は、主に、アレイを形成するために多数の画素１１０として配列される。各画素１１０は、走査線（scan line）１１２と、データ線（data line）１１４と、アクティブデバイス１１６と、アクティブデバイス１１６に対応する画素電極（pixel electrode）１１８とを備える。
【０００３】
注意すべきは、データ線１１４の数量を節約し、駆動チップの負担または駆動チップの数量を節減するために、アクティブデバイスアレイ１００において２つの隣接する画素１１０が１つのデータ線１１４を共用していることである。つまり、アクティブデバイスアレイ１００の画素１００が対（つい）として構成される。同時に、保存キャパシタンス電極（storage capacitance electrode）１２０が更に画素１１０中に配置されて、液晶ディスプレイの表示フレームを安定させている。また、アクティブデバイス１１６は、走査線１１２上に直接配置されることができ、画素電極１１８の配置面積を拡大する。つまり、走査線１１２およびアクティブデバイス１１６が同一スペースを共用する。
【０００４】
図２は、図１のアクティブデバイスアレイに適用される液晶ディスプレイ（liquid crystal display =ＬＣＤ）の等価回路図である。図２において、従来のアクティブマトリックスＬＣＤは、通常、アクティブデバイス１１６と、液晶キャパシタンスＣＬＣと、保存キャパシタンスＣｓｔとを備える。
【０００５】
図１と図２とにおいて、液晶キャパシタンスＣＬＣがアクティブデバイスアレイ１００上の画素電極１１８およびカラーフィルター上の共通電極（common electrode図示せず）を連結することにより形成される。保存キャパシタンスＣｓｔが画素電極１１８および保存キャパシタンス電極１２０を連結することによって形成されるとともに、保存キャパシタンスＣｓｔが液晶キャパシタンスＣＬＣと並列になる。また、アクティブデバイス１１６のゲートＧとソースＳとドレインＤとがそれぞれ液晶キャパシタンスＣＬＣの走査線１１２とデータ線１１４と画素電極１１８とに電気接続される。アクティブデバイス１１６のゲートＧおよびドレインＤ間に重複領域が形成される。即ち、図１に示した斜線領域である。従って、ゲート・ドレイン寄生キャパシタンス（parasitic capacitance）ＣｇｄがゲートＧおよびドレインＤ間に形成される。
【０００６】
再び、図１と図２とにおいて、液晶キャパシタンスＣＬＣに印加される電圧は、通常的に液晶の透光率と特定の関係を保持している。従って、もし表示したいフレームに従って液晶キャパシタンスＣＬＣに印加される電圧を変調さえすれば、表示したいフレームがディスプレイにより表示される。しかし、ゲート・ドレイン寄生キャパシタンスＣｇｄが形成されるため、液晶キャパシタンスＣＬＣ中に維持される電圧がデータ線１１４の信号変化に伴って変化する。そのような電圧変動は、フィードスルー電圧（feed-through voltage）△ＶＰと呼ばれ、かつ下記する数１で表される。
【０００７】
【数１】
0005398565.tif 000002
式中、△Ｖｇは、走査線１１２に印加されるパルス電圧の振幅を表す。
【先行技術文献】
【特許文献】
【０００８】
【特許文献１】台湾特許出願公開第２００６０９８６５号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００９】
アクティブデバイスアレイの現在の製造プロセス中、機械移動時の変位誤差（displacement error）により各素子の位置において不整合（nonconformity）を生じる。とりわけ、アクティブデバイス１１６のゲートＧおよびドレインＤ間の重複領域の面積が図１に示した斜線領域のように変化する時、ゲート・ドレイン寄生キャパシタンスＣｇｄが変化する。従って、対となる各画素１００のフィードスルー電圧△ＶＰが互いに異なるとともに、ディスプレイ時に不均一なディスプレイ輝度の問題が発生する。
【００１０】
この発明は、２つの走査線とデータ線と２つの画素とを含む画素セットを提供する。２つの走査線が互いに平行であり、かつデータ線が２つの走査線と交差する。２つの画素がそれぞれ２つの走査線間およびデータ線の両側に位置する。２つの画素がそれぞれ２つの走査線と電気接続され、そのうち、各画素がアクティブデバイスと画素電極と保存キャパシタンス電極とドレイン補償パターンとを含む。アクティブデバイスがデータ線に近接して配置されるとともに、アクティブデバイスがゲートとドレインとソースとを含む。ゲートが２つの走査線の対応する１つに電気接続される。ソースがデータ線に電気接続される。ソースおよびドレインがそれぞれゲートの両側に位置する。画素電極がドレインに電気接続される。保存キャパシタンス電極が画素電極と少なくとも部分的に重複し、かつ保存キャパシタンス電極がブランチを含む。ブランチがデータ線から遠い画素電極の一側に位置するとともに、凹所を有する。凹所がデータ線に近いブランチの一側に位置する。ドレイン補償パターンがドレインに接続され、かつ少なくともドレイン補償パターンの一部分が凹所内部に位置する。ブランチの一部分がゲートから遠い凹所の一側においてドレイン補償パターンと重複しない。ブランチが、２つの画素中でゲートに近い凹所の一側においてドレイン補償パターンと部分的に重複するとともに、２つの画素の他の１つ中で前記ドレイン補償パターンと重複しない。
【課題を解決するための手段】
【００１３】
この発明の実施形態中、１つの画素のブランチがゲートに近い凹所の一側においてドレイン補償パターンと部分的に重複するとともに、他の画素のブランチがドレイン補償パターンと重複しない。
【００１４】
この発明の実施形態中、ゲートから遠い凹所の一側においてブランチおよび各画素のドレイン補償パターン間の第１距離が、例えば、ゲートに近い凹所の一側においてブランチおよびドレイン補償パターン間の第２距離より大きい。
【００１５】
この発明の実施形態中、各画素の保存キャパシタンス電極がＵ型であり、かつ保存キャパシタンス電極が画素電極のエッジを実質的に取り囲むものである。
【００１６】
この発明の実施形態中、各画素のアクティブデバイスが更にゲート、ソースおよびドレイン間に位置する半導体パターンを含むものである。
【００１７】
この発明の実施形態中、各ゲートが、対応する１つの走査線中に位置するものである。
【００１８】
この発明の実施形態中、画素セットが更に２つの画素の２つの保存キャパシタンス電極に電気接続する接続パターンを含むものである。例えば、接続パターンおよび２つの画素の２つの保存キャパシタンス電極が一体的に形成されるものである。
【００１９】
この発明の実施形態中、各画素中のドレイン補償パターンおよびドレインが一体的に形成される。
【００２０】
この発明の実施形態中、各画素中、凹所の位置する部分におけるブランチの幅が、他の部分におけるブランチの幅よりも小さいものである。
【００２１】
上記の観点から、この発明に従って、凹所が画素セットの保存キャパシタンス電極中に形成されるとともに、ドレイン補償パターンが凹所へ延伸されるので、ゲートおよびドレイン間のゲート・ドレイン寄生キャパシタンスの変量が補償される。従って、画素セットがディスプレイに適用される時、この発明の画素セットは、ディスプレイの表示均一性を向上させることができる。また、この発明の画素セットは、追加的な構成要素を必要としないため、製造コストが増大しない。
【発明の効果】
【００２２】
つまり、ドレイン補償パターンおよび保存キャパシタンス電極中のブランチの凹所が、この発明の画素セット中の補償効果を提供するため、製造プロセス期間の変位誤差の悪い影響を減少させる。とりわけ、製造プロセス期間の変位誤差が、画素セット中の２つの画素のドレインおよびドレイン補償パターンを同時にシフトさせて、２つの画素中のゲート・ドレイン寄生キャパシタンスならびに保存キャパシタンスのキャパシタンス値を変化させる。そのために、２つの画素のフィードスルー電圧が補償されるとともに、表示に応用されるこの発明の画素セットが良好なディスプレイ均一性を備える。また、この発明中のドレイン補償パターンがドレインから延伸され、かつブランチが保存キャパシタンスの一部であるから、この発明の画素セットは、いかなる追加的な構成要素も加えることなく形成される。言い換えれば、製造プロセス期間の変位誤差への補償を追加することにおいて、この発明の画素セットの製造方法は、製造プロセスを複雑化させることなく、従来の画素セットの製造方法と両立できる。
【図面の簡単な説明】
【００２３】
【図１】従来のアクティブデバイスアレイを示す概略的な平面図である。
【図２】図１のアクティブデバイスアレイに適用される液晶ディスプレイの等価回路図である。
【図３】この発明の実施形態にかかる画素セットを示す概略的な平面図である。
【図４】この発明の別な実施形態にかかる画素セットを示す概略的な平面図である。
【発明を実施するための形態】
【００２４】
以下、この発明を実施するための形態を図面に基づいて説明する。
図３は、この発明の実施形態にかかる画素セットを示す概略的な平面図である。図３において、画素セット２００が２つの走査線２０１Ａ，２１０Ｂとデータ線２２０と２つの画素２３０Ａ，２３０Ｂを含む。２つの走査線２０１Ａ，２１０Ｂが互いに平行であり、かつデータ線２２０が２つの走査線２０１Ａ，２１０Ｂと交差する。２つの画素２３０Ａ，２３０Ｂが２つの走査線２０１Ａ，２１０Ｂ間に位置するとともに、それぞれデータ線２２０の両側にある。２つの画素２３０Ａ，２３０Ｂがそれぞれ２つの走査線２０１Ａ，２１０Ｂに電気接続される。
【００２５】
画素２３０Ａがアクティブデバイス２３２Ａと画素電極２３４Ａと保存キャパシタンス電極２３６Ａとドレイン補償パターン２３８Ａとを含む。同様に、画素２３０Ｂもまたアクティブデバイス２３２Ｂと画素電極２３４Ｂと保存キャパシタンス電極２３６Ｂとドレイン補償パターン２３８Ｂとを含む。この実施形態中、画素２３０Ａおよびデータ線２２０の全要素間の配置関係と、画素２３０Ｂおよびデータ線２２０の全要素間の配置関係とは、互いに対応している。従って、以下、画素２３０Ａだけが詳細に記述される。
【００２６】
画素２３０Ａのアクティブデバイス２３２Ａがデータ線２２０に隣接して配置され、かつアクティブデバイス２３２ＡがゲートＧとドレインＤとソースＳとを含む。ゲートＧが走査線２１０Ａの対応する１つに電気接続される。また、アクティブデバイス２３２Ａが更にゲートＧとドレインＤとソースＳとの間に位置する半導体パターンＣを含む。この実施形態中、アクティブデバイス２３２Ａが走査線２１０Ａ上に位置する。つまり、画素２３０Ａのゲートが走査線２１０Ａ内部に位置するとともに、走査線２１０Ａと一体的に形成される。ソースＳがデータ線２２０に電気接続される。ソースＳおよびドレインＤがそれぞれゲートＧの両側に位置する。画素電極２３４ＡがドレインＤに電気接続される。
【００２７】
保存キャパシタンス電極２３６Ａが少なくとも部分的に画素電極２３４Ａと重複し、かつ保存キャパシタンス電極２３６Ａがブランチ２４０Ａを含む。ブランチ２４０Ａがデータ線２２０から離れた画素電極２３４Ａの一側に位置するとともに、凹所２４２Ａを有する。凹所２４２Ａがデータ線２２０に近いブランチ２４０Ａの一側に位置し、凹所２４２Ａの位置する部分におけるブランチ２４０Ａの幅が他の部分におけるそれよりも小さい。
【００２８】
ドレイン補償パターン２３８ＡがドレインＤに接続され、かつ少なくともドレイン補償パターン２３８Ａの一部分が凹所２４２Ａ内部に位置する。ゲートＧから遠い凹所２４２Ａの一側におけるブランチ２４０Ａの一部分がドレイン補償パターン２３８Ａと重複していない。この実施形態中、ドレイン補償パターン２３８Ａが例えばドレインＤと一体形成される。即ち、ドレイン補償パターン２３８ＡがドレインＤから遠いデータ線２２０の方へ延伸され、かつブランチ２４０Ａのエッジに沿って曲げられ、部分的に凹所２４２Ａ中へ延伸される。
【００２９】
この実施形態中、画素２３０Ａ，２３０Ｂの保存キャパシタンス電極２３６Ａ，２３６Ｂは、それぞれＵ型であるとともに、保存キャパシタンス電極２３６Ａ，２３６Ｂがそれぞれ実質的に画素電極２３４Ａ，２３４Ｂのエッジを取り囲んでいる。ブランチ２４０Ａおよびブランチ２４０Ｂは、実質的にそれぞれデータ線２２０から遠いＵ型保存キャパシタンス電極２３６Ａの１ブランチであるとともに、データ線２２０から遠いＵ型保存キャパシタンス電極２３６Ｂの１ブランチである。また、画素セット２００が更に接続パターン２５０を含み、２つの保存キャパシタンス電極２３６Ａ，２３６Ｂを電気接続している。例えば、接続パターン２５０および２つの保存キャパシタンス電極２３６Ａ，２３６Ｂが一体的に形成される。Ｕ型保存キャパシタンス電極２３６Ａ，２３６Ｂは、この実施形態中、実例として取り上げられるだけであるとともに、この発明がそれに限定されるものではない。
【００３０】
「背景技術」の記述中に述べた「数１」に従い、ゲートＧおよびドレインＤ間のゲート・ドレイン寄生キャパシタンスＣｇｄが画素セット２００に応用されるディスプレイの表示品質に影響を及ぼすとともに、ゲートＧ及びドレインＤの重複面積がゲート・ドレイン寄生キャパシタンスＣｇｄにとって決定的なものとなる。従って、図３に示すように、画素２３０Ａ中のゲートＧおよびドレインＤ間の重複する領域の面積が画素２３０Ｂ中のそれに一致することが望ましい。この時、ブランチ２４０ＡがゲートＧに近い凹所２４２Ａの一側においてドレイン補償パターン２３８Ａのエッジに整合（be aligned with）する。画素２３０Ｂ中、ブランチ２４０ＢもまたゲートＧに近い凹所２４２Ｂの一側においてドレイン補償パターン２３８Ｂのエッジに整合する。
【００３１】
もちろん、この発明は、この実施形態に限定されるものではない。別な実施形態中、ゲートＧに近い凹所２４２Ａの一側においてドレイン補償パターン２３８Ａに部分的に重複することができる。同時に、ブランチ２４０ＢもまたゲートＧに近い凹所２４２Ｂの一側においてドレイン補償パターン２３８Ｂのエッジに部分的に重複する。注意に値することは、ブランチ２４０Ａおよびドレイン補償パターン２３８Ａの重複する領域の面積がブランチ２４０Ｂおよびドレイン補償パターン２３８Ｂ間のそれに好ましくは等しいことである。
【００３２】
アクティブデバイス２３２Ａの構造とアクティブデバイス２３２Ｂのそれとは、実質的に点対称である。もし製造プロセス期間に何らかの変位誤差が発生すれば、アクティブデバイス２３２ＡのゲートＧおよびドレインＤ間の重複する領域の面積がアクティブデバイス２３２Ｂのそれらと異なってしまう。この時、画素２３０Ａ，２３０Ｂのゲート・ドレイン寄生キャパシタンスＣｇｄのキャパシタンス値が異なるから、画素２３０Ａ，２３０Ｂのディスプレイ効果が影響を受ける。言い換えれば、変位誤差が画素セット２００に応用されるディスプレイの不均一なディスプレイ効果を引き起こす。
【００３３】
変位誤差の悪い影響を補償するために、この実施形態の画素２３０Ａおよび画素２３０Ｂは、ドレイン補償パターン２３８Ａ，２３８Ｂを配置する。また、この実施形態中の画素２３０Ａおよび画素２３０Ｂの保存キャパシタンス電極２３６Ａ，２３６Ｂは、それぞれ凹所２４２Ａ，２４２Ｂを配列している。一旦、製造プロセス期間の変位誤差のためにドレインＤの位置がシフトすれば、ドレイン補償パターン２３８Ａの位置およびドレイン補償パターン２３８Ｂの位置が対応するように変化する。この時、画素２３０Ａ中および画素２３０Ｂ中のゲートＧならびにドレインＤ間の重複する領域の面積がそれぞれ異なってくる。また、ドレイン補償パターン２３８Ａおよびブランチ２４０Ａ間の重複する領域の面積が、ドレイン補償パターン２３８Ｂおよびブランチ２４０Ｂ間の重複する領域の面積と異なってくる。従って、変位誤差により引き起こされるゲート・ドレイン寄生キャパシタンスＣｇｄの変動を補償することができる。
【００３４】
図４は、この発明の別な実施形態にかかる画素セットを示す概略的な平面図である。図４において、画素セット２００｀は、実質的に上記画素セット２００と同じであるが、その間の主要な差異は、画素セット２００｀中のドレインＤ、ソースＳおよびデータ線２２０の位置が走査線２１０Ａ，２１０Ｂに対応して矢印Ａ方向へシフトしていることである。言い換えれば、画素セット２００｀の構成要素（elements）が上記画素セット２００と同じであるが、対応する構成要素の位置が画素セット２００中のそれらと異なっている。
【００３５】
具体的には、画素セット２００｀が製造される時、走査線２１０Ａ、走査線２１０Ｂ、保存キャパシタンス電極２３６Ａおよび保存キャパシタンス電極２３６Ｂが同一薄膜層により形成されるため、それらが同一プロセス中で図案化される。同様に、ドレインＤ、ソースＳ、ドレイン補償パターン２３８Ｂおよびデータ線２２０が同一薄膜層により形成されるので、それらが同一プロセス中で図案化される。そのため、もし変位誤差が１つのプロセス中で矢印Ａ方向に沿って発生するのであれば、２つの薄膜層のパターンが反対方向へシフトする可能性もあり、画素セット２００｀のような構造が作られる。注意すべきは、画素セット２００｀中の構成要素の配置が実例として上げられたものであり、この発明がそれに限定されるものではないということである。もし別な変位誤差が製造プロセス時期に発生するなら、画素セット２００｀中の構成要素の配列またはレイアウトが変化する。
【００３６】
もし変位誤差が製造プロセス期間に発生しなければ、画素２３０Ａ中のゲートＧおよびドレインＤ間の重複する領域の面積と画素２３０Ｂ中のそれとが、図３に示したそれと同一である。しかし、ドレインＤの薄膜層が走査線２１０Ａに対応する矢印Ａの方向へシフトする時、画素２３０Ａ中のゲートＧおよびドレインＤ間の重複する領域の面積が相対的に減少する。同時に、画素２３０Ｂ中のゲートＧおよびドレインＤ間の重複する領域の面積が相対的に増大する。そのため、画素２３０Ａ中のゲートＧおよびドレインＤ間のゲート・ドレイン寄生キャパシタンスＣｇｄが、画素２３０Ｂ中のゲートＧおよびドレインＤ間のゲート・ドレイン寄生キャパシタンスＣｇｄと異なってくるので、不均一な表示という悪い影響が引き起こされる。
【００３７】
この実施形態中、製造プロセス期間の変位誤差のため、ドレイン補償パターン２３８Ａおよびドレイン補償パターン２３８Ｂもまた保存キャパシタンス電極２３６Ａおよび保存キャパシタンス電極２３６Ｂに対応する矢印Ａの方向へシフトする。従って、画素２３０Ｂ中、ゲートＧに近い凹所２４２Ｂのサイド２４４Ｂにおいて、ブランチ２４０Ｂがドレイン補償パターン２３８Ｂと部分的に重複する。同時に、画素２３０Ａ中、ブランチ２４０Ａは、ドレイン補償パターン２３８と重複しない。具体的には、画素２３０Ａ中、ゲートＧから遠い凹所２４２Ａのサイド２４４Ａにおいてブランチ２４０Ａおよびドレイン補償パターン２３８Ａ間の第１距離ｄ１が、例えば、ゲートＧに近い凹所２４２Ａのサイド２４４Ａにおいてブランチ２４０Ａおよびドレイン補償パターン２３８Ａ間の第２距離ｄ２より大きい。しかし、この発明は、それに限定されるものでないとともに、第１距離ｄ１および第２距離ｄ２間の関係は、変位誤差の程度により変化する。
【００３８】
ドレイン補償パターン２３８Ａおよびドレイン補償パターン２３８Ｂの変位（displacements）が、２つの画素２３０Ａ，２３０Ｂ中のゲートＧおよびドレインＤ間のゲート・ドレイン寄生キャパシタンスＣｇｄを補償する。詳細には、画素２３０Ａ中のゲート・ドレイン寄生キャパシタンスＣｇｄが望ましい値より小さいとともに、画素２３０Ｂ中のゲート・ドレイン寄生キャパシタンスＣｇｄが望ましい値より大きい。それ故に、「背景技術」の記述中に述べた「数１」に従って、画素セット２００｀中のドレイン補償パターン２３８Ａ、ドレイン補償パターン２３８Ｂ、凹所２４２Ａおよび凹所２４２Ｂを配置すること無しでは、画素２３０Ｂのフィードスルー電圧△ＶＰが画素２３０Ａのそれより大きくなる。この実施形態中、ブランチ２４０Ｂおよびドレイン補償パターン２３８Ｂが部分的に重複することにより生ずるキャパシタンス連結効果が、保存キャパシタンスＣｓｔを増大する助けとなるので、画素２３０Ｂのフィードスルー電圧△ＶＰが減少する。従って、画素２３０Ａ，２３０Ｂのフィードスルー電圧△ＶＰ間の変量（variations）が消去されるため、画素セット２００｀の表示均一性が向上する。
【００３９】
ドレイン補償パターン２３８Ａ、ドレイン補償パターン２３８Ｂ、凹所２４２Ａおよび凹所２４２Ｂの補償作用のもと、画素２３０Ａ，２３０Ｂのフィードスルー電圧△ＶＰが実質的に同一になる。つまり、この実施形態の設計は、変位誤差により引き起こされる画素セット２００｀の表示効果への悪い影響を有効に補償できる。より詳しくは、この実施形態の画素セット２００｀中、ドレイン補償パターン２３８Ａ、ドレイン補償パターン２３８ＢおよびドレインＤが一体的に形成されるとともに、同一の製造プロセス中で形成される。即ち、この実施形態の画素セット２００｀は、コストを増大させることなく、変位誤差による悪い影響を補償できる。
【００４０】
以上のごとく、この発明を実施形態により開示したが、もとより、この発明を限定するためのものではなく、当業者であれば容易に理解できるように、この発明の技術思想の範囲内において、適当な変更ならびに修正が当然なされうるものであるから、その特許権保護の範囲は、特許請求の範囲および、それと均等な領域を基準として定めなければならない。
【符号の説明】
【００４１】
１００  アクティブデバイスアレイ
１１０，２３０Ａ，２３０Ｂ  画素
１１２，２１０Ａ，２１０Ｂ  走査線
１１４，２２０  データ線
１１６，２３２Ａ  アクティブデバイス
１１８，２３４Ａ  画素電極
１２０，２３６Ａ  保存キャパシタンス電極
２００，２００｀  画素セット
２３８Ａ，２３８Ｂ  ドレイン補償パターン
２４０Ａ，２４０Ｂ  ブランチ
２４２Ａ，２４２Ｂ  凹所
２４４Ａ，２４４Ｂ，２４６Ａ，２４６Ｂ  一側
Ｃ  半導体パターン
Ｃｇｄ  ゲート・ドレイン寄生キャパシタンス
ＣＬＣ  液晶キャパシタンス
Ｃｓｔ  保存キャパシタンス
Ｄ  ドレイン
Ｇ  ゲート
Ｓ  ソース  
【図１】
0005398565.tif 000003
【図２】
0005398565.tif 000004
【図３】
0005398565.tif 000005
【図４】
0005398565.tif 000006