(57)【特許請求の範囲】
【請求項１】
デュアルチャネルトランジスタを有する半導体装置であって、
少なくとも、第一方向に沿って伸展する１組の第一ＳＴＩ（シャロートレンチアイソレーション）と第二方向に沿って伸展する１組の第二ＳＴＩにより分離され、当該第一ＳＴＩそれぞれと当該第二ＳＴＩそれぞれが交差する半導体アイランドと、
前記２つの隣りあう第二ＳＴＩの間において、前記第二方向に沿って伸展し、前記半導体アイランドの表面から内側に向かって凹んだゲートトレンチであって、前記第二ＳＴＩに重なることなく平行であるゲートトレンチと、
前記２つの隣りあう第二ＳＴＩの間において、前記第二方向に沿って伸展し、前記ゲートトレンチ内に設けられた１つのゲートであって、前記第二ＳＴＩに重なることなく平行であるゲートと、
前記ゲートトレンチ内の前記ゲートを被覆する第一誘電体層と、
前記半導体アイランド上に、前記第二方向に沿ってソースとドレインとが互いに離して並べて設けられる第一ソース／ドレイン領域と、
前記半導体アイランドに埋め込まれ、前記第一ソース／ドレイン領域のソースとドレインとの間に設けられた第二誘電体層と、
前記第二誘電体層の周囲、及び前記第一ソース／ドレイン領域のソースとドレインとの間に設けられた第一Ｕ字型チャネル領域と、
前記ゲートトレンチに対して前記第一ソース／ドレイン領域と対称的な位置にあり、前記半導体アイランド上に、前記第二方向に沿ってソースとドレインとが互いに離して並べて設けられる第二ソース／ドレイン領域と、
前記半導体アイランドに埋め込まれ、前記第二ソース／ドレイン領域のソースとドレインとの間に設けられた第三誘電体層と、
前記第三誘電体層の周囲、及び前記第二ソース／ドレイン領域のソースとドレインとの間に設けられた第二Ｕ字型チャネル領域とを備え、前記１つのゲート以外に、当該半導体装置は、前記半導体アイランドにおいて他のゲートを含まず、
前記第一Ｕ字型チャネル領域を含む第一Ｕ字型フィン構造または前記第二Ｕ字型チャネル領域を含む第二Ｕ字型フィン構造は、前記第二ＳＴＩと前記ゲートとの間において、該第二ＳＴＩおよび該ゲートそれぞれと接触した状態で挟まれ、
前記第二ＳＴＩそれぞれは、前記半導体アイランドの上面より高い、半導体装置。
【請求項２】
前記第一ソース／ドレイン領域と前記第二ソース／ドレイン領域とは前記半導体アイランドに対して反対側に設けられている、請求項１に記載の半導体装置。
【請求項３】
前記第一ソース／ドレイン領域と前記第二ソース／ドレイン領域とは前記ゲートに対して反対側に設けられている、請求項１に記載の半導体装置。
【請求項４】
前記第一ソース／ドレイン領域は前記半導体アイランド内に設けられている、請求項１に記載の半導体装置。
【請求項５】
第一ソース／ドレイン領域に設けられた第一導電層をさらに備える、請求項４に記載の半導体装置。
【請求項６】
前記第一導電層は前記ゲートトレンチ内、及び前記第一誘電体層にも設けられている、請求項５に記載の半導体装置。
【請求項７】
前記第二ソース／ドレイン領域は前記半導体アイランド内に設けられている、請求項１に記載の半導体装置。
【請求項８】
第二ソース／ドレイン領域に設けられた第二導電層をさらに備える、請求項７に記載の半導体装置。
【請求項９】
前記第二導電層は前記ゲートトレンチ内、及び前記第一誘電体層にも設けられている、請求項８に記載の半導体装置。
【請求項１０】
前記第一ソース／ドレイン領域と前記第二ソース／ドレイン領域とは前記ゲートに対して対称である、請求項１に記載の半導体装置。
【請求項１１】
前記第一ソース／ドレイン領域内の第一ソースを前記第二ソース／ドレイン領域の第二ソースに結合するソースラインをさらに備える、請求項１に記載の半導体装置。
【請求項１２】
前記第一ソース／ドレイン領域内の第一ドレインを前記第二ソース／ドレイン領域内の第二ドレインに結合するドレインコンタクトをさらに備える、請求項１に記載の半導体装置。
【請求項１３】
前記第一誘電体層の上面は前記半導体アイランドの上面よりも低い、請求項１に記載の半導体装置。
【請求項１４】
前記半導体アイランドは上部と底部とを備え、前記第一Ｕ字型チャネル領域と前記第二Ｕ字型チャネル領域は当該上部内に設けられ、当該底部は前記第一Ｕ字型チャネル領域と前記第二Ｕ字型チャネル領域の電気貯蔵所としての役割を果たす、請求項１に記載の半導体装置。
【請求項１５】
少なくとも１つの材料層を有する少なくとも１つの周辺ゲートを含む周辺回路をさらに備える、請求項１に記載の半導体装置。
【請求項１６】
前記第一ソース／ドレイン領域内の第一ソースを前記第二ソース／ドレイン領域の第二ソースに結合するソースラインをさらに備え、
前記周辺ゲートは、ゲート誘電体層と、該ゲート誘電体層上に第３〜第５導電層および保護層を順次形成することにより構成され、
当該ソースラインは前記周辺ゲートと実質的に同一な少なくとも１つの材料層を備える、請求項１５に記載の半導体装置。
【請求項１７】
半導体装置を製作する方法であって、
少なくとも、第一方向に沿って伸展する第一ＳＴＩと第二方向に沿って伸展する第二ＳＴＩにより分離され、当該第一ＳＴＩと当該第二ＳＴＩが交差する半導体アイランドと、当該第一方向に沿って当該半導体アイランドに埋め込まれた第一誘電体層とを提供する段階、
前記半導体アイランドの上部表面より高い、前記第二ＳＴＩに隣接するスペーサーを形成する段階、
前記スペーサーをマスクとして用いることによって、２つの隣り合う第二ＳＴＩの間において、当該第一誘電体層を横断するゲートトレンチであって、前記第二ＳＴＩに重なることなく平行であるゲートトレンチを、当該第二方向に沿って当該半導体アイランド内に形成するために、前記半導体アイランドをエッチングする段階、
前記ゲートトレンチの側壁に第二誘電体層を形成する段階、
２つの隣りあう第二ＳＴＩの間において、前記第二方向に沿って前記ゲートトレンチ内に、前記第二ＳＴＩに重なることなく平行なゲートを形成する段階、
前記ゲートに第三誘電体層を形成する段階、及び
前記ゲートの形成後に前記ゲートトレンチの側壁に第一ソース／ドレイン領域と第二ソース／ドレイン領域を形成する段階を包含し、
前記第一ソース／ドレイン領域と前記第二ソース／ドレイン領域とは前記ゲートに対して反対側に設けられ、前記第一誘電体層はそれぞれ前記第一ソース／ドレイン領域の間、及び前記第二ソース／ドレイン領域の間に設けられ、
前記第一誘電体層を設けるための埋め込みが形成された第一Ｕ字型フィン構造および第二Ｕ字型フィン構造のうちいずれかは、前記第二ＳＴＩと前記ゲートとの間において、該第二ＳＴＩおよび該ゲートそれぞれと接触した状態で挟まれている、半導体装置の製作方法。
【請求項１８】
前記第一ＳＴＩと、前記第二ＳＴＩと、前記第一誘電体層とは、
基板を提供する段階、
前記基板内に前記第一ＳＴＩを形成する段階、
前記基板に埋め込まれた前記第一ＳＴＩと平行な前記第一誘電体層を形成する段階、
前記基板にパターンマスクを形成する段階、
前記基板をパターン化し、前記第一ＳＴＩと垂直なトレンチを形成する段階、
第四誘電体層で前記トレンチを充填して前記第二ＳＴＩを形成し、前記第一ＳＴＩと前記第二ＳＴＩによって前記基板内の半導体アイランドを規定する段階、及び
前記パターンマスクを除去して前記第四誘電体層の上部を露出させる段階
によって形成される、請求項１７に記載の半導体装置の製作方法。
【請求項１９】
前記ゲートトレンチは、
前記第四誘電体層の上部の側壁に前記スペーサーを形成する段階、及び
前記第二ＳＴＩおよび前記スペーサーをマスクとして用いることによって、前記ゲートトレンチを形成するために、自己整合プロセスによって前記半導体アイランドをエッチングする段階
によって形成される、請求項１８に記載の半導体装置の製作方法。
【請求項２０】
前記第一ソース／ドレイン領域と前記第二ソース／ドレイン領域を形成した後、前記第四誘電体層と前記スペーサーを平坦化し、前記第四誘電体層及び残存した前記スペーサーを、前記第一ソース／ドレイン領域及び前記第二ソース／ドレイン領域の上面に整列させる、請求項１９に記載の半導体装置の製作方法。
【請求項２１】
前記第一ソース／ドレイン領域は、前記ゲートトレンチの側壁と前記半導体アイランドの上面に設けられた第一導電層を備える、請求項２０に記載の半導体装置の製作方法。
【請求項２２】
前記第二ソース／ドレイン領域は、前記ゲートトレンチの側壁と前記半導体アイランドの上面に設けられた第二導電層を備える、請求項２０に記載の半導体装置の製作方法。
【請求項２３】
前記第一ソース／ドレイン領域内の第一ソースを前記第二ソース／ドレイン領域の第二ソースに接続するソースラインを形成する段階、及び
前記第一ソース／ドレイン領域内の第一ドレインを前記第二ソース／ドレイン領域内の第二ドレインに接続するドレインコンタクトを形成する段階をさらに包含する、請求項２０に記載の半導体装置の製作方法。
【請求項２４】
前記方法は前記第一ソース／ドレイン領域と前記第二ソース／ドレイン領域を形成した後に更に、
周辺回路領域に設けられたスタック層と、前記第一ソース／ドレイン領域の第一ソースと、前記第二ソース／ドレイン領域の第二ソースとを形成する段階、及び
前記スタック層をパターン化して、前記周辺回路領域に少なくとも１つの周辺ゲートを形成し、前記第一ソース／ドレイン領域の第一ソースを前記第二ソース／ドレイン領域の第二ソースに結合するソースラインを形成する段階を含む、請求項１７に記載の半導体装置の製作方法。
【請求項２５】
ＭＯＳトランジスタを有する半導体装置であって、
第一方向に沿って伸展する１組の第一ＳＴＩと第二方向に沿って伸展する１組の第二ＳＴＩにより分離され、当該第一ＳＴＩそれぞれと当該第二ＳＴＩそれぞれが交差する半導体アイランドと、
２つの隣り合う第二ＳＴＩの間において、前記第二方向に沿って伸展し、前記半導体アイランドの表面から内側に向かって凹んだゲートトレンチであって、前記第二ＳＴＩに重なることなく平行なゲートトレンチと、
前記ゲートトレンチに埋め込まれた１つのゲートとを備え、前記１つのゲート以外に当該半導体装置は前記半導体アイランドにおいて他のゲートを含まず、
前記半導体アイランド内に設けられた第一Ｕ字型チャネル領域と、
前記半導体アイランド内に設けられた第二Ｕ字型チャネル領域とを備え、
前記第二Ｕ字型チャネル領域はゲートによって前記第一Ｕ字型チャネル領域から分離され、
前記第一Ｕ字型チャネル領域を含む第一Ｕ字型フィン構造または前記第二Ｕ字型チャネル領域を含む第二Ｕ字型フィン構造は、前記第二ＳＴＩと前記ゲートとの間において、該第二ＳＴＩおよび該ゲートそれぞれと接触した状態で挟まれ、
前記第二ＳＴＩそれぞれは、前記半導体アイランドの上面より高い、半導体装置。
【請求項２６】
基板、複数のトランジスタ、及び、複数のソースラインを備える半導体装置であって、
該基板は、第一方向に沿って配列された複数の第一ＳＴＩと、第二方向に沿って配列された複数の第二ＳＴＩとを備え、
該複数の第一ＳＴＩと該複数の第二ＳＴＩは交差し、かつ複数の半導体アイランドを規定しており、
該トランジスタのそれぞれは、対応する半導体アイランドに設けられており、
該トランジスタのそれぞれは、
該半導体アイランドに埋め込まれ、かつ第二方向に沿って伸展する１つのゲートであって、前記第二ＳＴＩのいずれにも重なることなく前記第二ＳＴＩの間において平行なゲートと、
前記半導体アイランド上に、該第二方向に沿ってソースとドレインが互いに離して並べて設けられる第一ソース／ドレイン領域と、
該第一ソース／ドレイン領域のソースとドレインとの間に設けられた第一Ｕ字型チャネル領域と、
前記ゲートに対して前記第一ソース／ドレイン領域と対称的な位置にあり、前記半導体アイランド上に、該第二方向に沿ってソースとドレインとが互いに離して並べて設けられる第二ソース／ドレイン領域と、
該第二ソース／ドレイン領域のソースとドレインとの間に設けられた第二Ｕ字型チャネル領域と、
を備えており、前記１つのゲート以外に、それぞれのトランジスタは前記半導体アイランドにおいて他にゲートを含まず、
該複数のソースラインは、該第二方向と交差する該第一方向に沿って伸展し、
該ソースラインのそれぞれは、該第一ソース／ドレイン領域の第一ソースと該第二ソース／ドレイン領域の第二ソースに結合され、
前記第一Ｕ字型チャネル領域を含む第一Ｕ字型フィン構造または前記第二Ｕ字型チャネル領域を含む第二Ｕ字型フィン構造は、前記第二ＳＴＩと前記ゲートとの間において、該第二ＳＴＩおよび該ゲートそれぞれと接触した状態で挟まれ、
前記第二ＳＴＩそれぞれは、前記半導体アイランドの上面より高い、半導体装置。
【請求項２７】
前記基板の周辺回路領域に設けられた周辺回路を備え、
該周辺回路は少なくとも１つの材料層を備える少なくとも１つの周辺ゲートを備える、請求項２６に記載の半導体装置。
【請求項２８】
前記周辺ゲートは、ゲート誘電体層と、該ゲート誘電体層上に第３〜第５導電層および保護層を順次形成することにより構成され、
前記ソースラインは前記周辺ゲートと実質的に同一な少なくとも１つの材料層を備える、請求項２７に記載の半導体装置。
【発明の詳細な説明】
【技術分野】
【０００１】
本発明は一般に半導体装置に関する。より具体的に、本発明はＤＲＡＭ（ダイナミックランダムアクセスメモリ）を含む超高密度半導体用のデュアルチャネルトランジスタ及びその製作方法に関する。
【背景技術】
【０００２】
公知のように、ＤＲＡＭは多数のＤＲＡＭセルの組合せである。直列に接続されたＭＯＳ（金属酸化膜半導体）トランジスタとコンデンサとはＤＲＡＭセルを構成する。ＭＯＳトランジスタはコンデンサからのデータの入力または出力を制御するスイッチ装置である。
【０００３】
ＤＲＡＭセルのコンデンサの設計は２枚の導電層と１枚の絶縁層とを含む。２枚の導電層はそれぞれ上側電極及び下側電極として働き、絶縁層はこれらの２つの電極を分離する。２つの電極の間に所定の電圧を印加すれば、電荷はこの２つの電極の間に設置された絶縁層に保存される。半導体処理技術の発展に伴い、ＤＲＡＭセルの体積とユニットサイズは急激に縮小している。
【０００４】
装置サイズが縮小すると、メモリセルトランジスタのゲートチャネル長が短くなるので、短チャネル効果（ＳＣＥ）の克服はますます困難になる。ゲートチャネル長の短縮による短チャネル効果はＩＣ（集積回路）チップの更なる集積化を妨げ得る。この問題を解決するために、ゲート誘電体層の厚みを低減したり、ソース／ドレインの領域のドーピング濃度を増加したりするというような多くの努力が払われている。しかしこれらのアプローチは、装置の信頼性を損ない、データ転送速度を低下させ得るので、実用的ではない。
【０００５】
もう１つの問題は接合リーク電流の増加である。接合リーク電流が増加すると、データ保持時間は短縮され、記憶装置のリフレッシュ特性は劣化し、ソース／ドレインの領域と接触するコンタクトプラグの接触領域も縮減される。したがって、コンタクトプラグの電気抵抗は増加し、この電気抵抗の増加が記憶装置の安定した動作を妨げるものとなる。
【０００６】
本発明に関連する発明が記載された特許文献としては、米国特許第７，０３４，４０８号明細書、米国特許第７，２７９，７４２号明細書、米国特許第７，４１６，９４３号明細書が挙げられる。
【先行技術文献】
【特許文献】
【０００７】
【特許文献１】米国特許第７，０３４，４０８号明細書
【特許文献２】米国特許第７，２７９，７４２号明細書
【特許文献３】米国特許第７，４１６，９４３号明細書
【発明の概要】
【発明が解決しようとする課題】
【０００８】
本発明の目的のひとつは、上述した先行技術の問題を解決するために、ＤＲＡＭを備える半導体記憶装置に適するトランジスタ構造及びその製作方法を提供することにある。本発明の範囲は特許請求の範囲にのみ規定されており、以下は本発明の範囲を限定するものではない。
【課題を解決するための手段】
【０００９】
本発明の一側面によれば、半導体装置は、少なくとも、第一方向に沿って伸展する第一ＳＴＩ（シャロートレンチアイソレーション）と第二方向に沿って伸展する第二ＳＴＩとによって分離され、第一ＳＴＩが第二ＳＴＩに対して垂直である半導体アイランド、及び第二方向に沿って伸展し、半導体アイランドの表面から内側に向かって凹んだゲートトレンチを備える。半導体装置は更に、ゲートトレンチ内に位置するゲートと、半導体アイランド内に設けられた第一Ｕ字型チャネル領域と、半導体アイランド内に設けられた第二Ｕ字型チャネル領域とを備える。第二Ｕ字型チャネル領域はゲートによって第一Ｕ字型チャネル領域から分離されている。
【００１０】
本発明の他の側面によれば、半導体装置は、第一方向に沿って伸展する第一ＳＴＩと第二方向に沿って伸展する第二ＳＴＩとによって分離され、第一ＳＴＩが第二ＳＴＩに対して垂直である半導体アイランド、第二方向に沿って伸展し、半導体アイランドの表面から内側に向かって凹んだゲートトレンチ、及び第二方向に沿って伸展し、ゲートトレンチに埋め込まれたゲートとを備える。半導体装置は更に、ゲートトレンチ内のゲートを被覆する第一誘電体層と、第二方向に沿って設けられ、半導体アイランドの上面に設けられた第一ソース／ドレイン領域と、半導体アイランドに埋め込まれ、第一ソース／ドレイン領域の間に設けられた第二誘電体層と、第二誘電体層の周囲、及び第一ソース／ドレイン領域の間に設けられた第一Ｕ字型チャネル領域と、第二方向に沿って設けられ、半導体アイランドの表面に設けられた第二ソース／ドレイン領域と、半導体アイランドに埋め込まれ、第二ソース／ドレイン領域の間に設けられた第三誘電体層と、第三誘電体層の周囲、及び第二ソース／ドレイン領域の間に設けられた第二Ｕ字型チャネル領域とを備える。
【００１１】
本発明の他の側面によれば、半導体装置を製作する方法は、第一方向に沿って伸展する第一ＳＴＩと第二方向に沿って伸展する第二ＳＴＩにより分離され、第一ＳＴＩと第二ＳＴＩが垂直である半導体アイランドと、第一方向に沿って半導体アイランドに埋め込まれた第一誘電体層とを提供する段階を含む。その後、第二方向に沿って半導体アイランド内に、第一誘電体層を横断するゲートトレンチを形成する。それから、ゲートトレンチの側壁に第二誘電体層を形成する。次に、第二方向に沿ってゲートトレンチ内にゲートを形成する。後に、ゲートに第三誘電体層を形成する。最後に、ゲートトレンチの側壁に第一ソース／ドレイン領域と第二ソース／ドレイン領域を形成する。第一ソース／ドレイン領域と第二ソース／ドレイン領域とはゲートに対して反対側に設けられ、第一誘電体層はそれぞれ第一ソース／ドレイン領域の間、及び第二ソース／ドレイン領域の間に設けられている。
【００１２】
本発明の他側面によれば、半導体装置は、第一方向に沿って配列された複数の第一ＳＴＩと、第二方向に沿って配列された複数の第二ＳＴＩとを備える基板を具備する。複数の第一ＳＴＩと複数の第二ＳＴＩとは交差しており、複数の半導体アイランドを規定している。半導体装置は更に、複数のトランジスタを備える。トランジスタのそれぞれは、対応する半導体アイランドに設けられている。また、トランジスタのそれぞれは、半導体アイランドに埋め込まれ、かつ第二方向に沿って伸展するゲートを備えている。また、半導体装置は、第二方向に沿って設けられ、かつ半導体アイランドの上面に設けられた第一ソース／ドレイン領域を具備する。なお、半導体装置は、第一ソース／ドレイン領域の間に設けられた第一Ｕ字型チャネル領域と、第二方向に沿って設けられ、かつ半導体アイランドの表面に設けられた第二ソース／ドレイン領域とを具備する。半導体装置は更に、第二ソース／ドレイン領域の間に設けられた第二Ｕ字型チャネル領域と、負数のソースラインとを具備する。複数のソースラインは、第二方向と交差する該第一方向に沿って伸展している。ソースラインのそれぞれは、第一ソース／ドレイン領域の第一ソースと該第二ソース／ドレイン領域の第二ソースに結合されている。
【００１３】
種々の図面にて説明する好ましい実施形態の下記の詳細な説明を読めば、本発明の上述した目的及び他の目的は当業者に自明であると確信する。
【図面の簡単な説明】
【００１４】
【図１】本発明の好ましい実施形態によるシングルゲート・デュアルチャネルトランジスタの３次元透視図である。
【図２】本発明の好ましい実施形態によるシングルゲート・デュアルチャネルトランジスタの３次元透視図である。
【図３】本発明の好ましい実施形態によるシングルゲート・デュアルチャネルトランジスタを製作する方法を示す概略図である。
【図４】本発明の好ましい実施形態によるシングルゲート・デュアルチャネルトランジスタを製作する方法を表す説明図である。
【図５】本発明の好ましい実施形態によるシングルゲート・デュアルチャネルトランジスタを製作する方法を表す説明図である。
【図６】本発明の好ましい実施形態によるシングルゲート・デュアルチャネルトランジスタを製作する方法を表す説明図である。
【図７】本発明の好ましい実施形態によるシングルゲート・デュアルチャネルトランジスタを製作する方法を表す説明図である。
【図８】本発明の好ましい実施形態によるシングルゲート・デュアルチャネルトランジスタを製作する方法を表す説明図である。
【図９】本発明の好ましい実施形態によるシングルゲート・デュアルチャネルトランジスタを製作する方法を表す説明図である。
【図１０】本発明の好ましい実施形態によるシングルゲート・デュアルチャネルトランジスタを製作する方法を表す説明図である。
【図１１】本発明によるシングルゲート・デュアルチャネルトランジスタの簡略化したレイアウトである。
【図１２】図１１のＡ−Ａ’線に沿った簡略化した断面図である。
【図１３】図１１のＢ−Ｂ’線に沿った簡略化した断面図である。
【図１４】図１１のＣ−Ｃ’線に沿った簡略化した断面図である。
【図１５】本発明の他の実施形態によるソースラインと周辺ゲートを製作する工程を示す概略的な断面図である。
【図１６】本発明の他の実施形態によるソースラインと周辺ゲートを製作する工程を示す概略的な断面図である。
【図１７】本発明の他の実施形態によるソースラインと周辺ゲートを製作する工程を示す概略的な断面図である。
【図１８】本発明の他の実施形態によるソースラインと周辺ゲートを製作する工程を示す概略的な断面図である。
【図１９】本発明の他の実施形態によるソースラインと周辺ゲートを製作する工程を示す概略的な断面図である。
【図２０】本発明の他の実施形態によるソースラインと周辺ゲートを製作する工程を示す概略的な断面図である。
【図２１】本発明の他の実施形態によるソースラインと周辺ゲートを製作する工程を示す概略的な断面図である。
【図２２】本発明の他の実施形態によるソースラインと周辺ゲートを製作する工程を示す概略的な断面図である。
【発明を実施するための形態】
【００１５】
図１及び図２は本発明の好ましい実施形態によるシングルゲート・デュアルチャネルトランジスタの３次元透視図である。図１に示すように、半導体アイランド２２（図１では点線で示される）は、第一方向に沿って伸展した第一ＳＴＩ（シャロートレンチアイソレーション）１２（図１では実線で示される）と、第一方向と垂直な第二方向に沿って伸展した第二ＳＴＩ２０（図１では実線で示される）により分離される。デュアルチャネルトランジスタ５０は半導体アイランド２２内に形成されている。図２は周囲のＳＴＩを省略することによって、図１に示すデュアルチャネルトランジスタ５０の詳しい構造を表す説明図である。図２に示すように、ゲートトレンチ２６は半導体アイランド２２の表面から内側に向かって凹んでおり、２つのＵ字型チャネル領域の間にて第二方向に沿って伸展している。金属ゲート３０はゲートトレンチ２６の底部に設けられ、第二方向に沿って伸展している。半導体アイランド２２の上部は第一Ｕ字型フィン構造１６０と第二Ｕ字型フィン構造１６２に分けられる。第一Ｕ字型フィン構造１６０は内設の第一Ｕ字型チャネル領域６０を含み、第二Ｕ字型フィン構造１６２は内設の第二Ｕ字型チャネル領域６２を含み、第二Ｕ字型チャネル領域６２は金属ゲート３０により第一Ｕ字型チャネル６０から分離されている。第一Ｕ字型フィン構造１６０と第二Ｕ字型フィン構造１６２は音叉の形をし、金属ゲート３０に関して対称である。説明を明確にするために、図１と図２では誘電体層、ソース／ドレイン領域、及び他の接触素子を省略している。省略された絶縁素子または拡散素子については後に説明される。
【００１６】
図３〜図１０は本発明の好ましい実施形態によるシングルゲート・デュアルチャネルトランジスタを製作する方法を表す説明図である。説明を簡潔にするために、図３〜図１０では１個のセルユニットのみ示している。
【００１７】
図３に示すように、基板１０が提供される。その後、第一方向に沿って基板１０内に第一ＳＴＩ１２を形成する。図３では１本の第一ＳＴＩのみが示されているが、実際は複数の第一ＳＴＩが同じラインのパターンとして基板１０内に形成され得ると理解される。説明を簡潔にするために、１本の第一ＳＴＩ１２のみが示されている。その後、第一ＳＴＩ１２と平行な、埋め込まれたライン型の誘電体層１４を基板１０内に形成する。この誘電体層１４は２本の第一ＳＴＩ１２の間に形成される。
【００１８】
図４に示すように、基板１０にパターンマスク（図示せず）を形成する。次いで、ＳＴＩトレンチ１６を形成するために基板１０をエッチングする。次に、このＳＴＩトレンチ１６に誘電体層を充填する。その後、第二ＳＴＩ２０を形成するためにパターン化マスクを除去する。このとき、基板１０の半導体アイランド２２は第一ＳＴＩ１２と第二ＳＴＩ１２０に囲まれるように規定されている。図１を参照する。半導体アイランド２２と、第一ＳＴＩ１２と、第二ＳＴＩ２０との相対位置はより明白に示されている。図４では１本の第二ＳＴＩのみが示されているが、実際は複数の第二ＳＴＩ２０が基板１０内に形成され得ると理解される。また注意すべきは、第二ＳＴＩ２０の上面は半導体アイランド２２の上面よりも高い。
【００１９】
図５に示すように、半導体アイランド２２の上面よりも上にある第二ＳＴＩ２０の各側壁にスペーサー２４を形成する。その後、自己整合エッチングプロセスを実行し、スペーサー２４をエッチングマスクとして用いることによって、第二方向に沿って半導体アイランド２２をエッチングして線型ゲートトレンチ２６を作製する。第二方向に沿ったこのゲートトレンチ２６は第一方向の誘電体層１４と交差する。ゲートトレンチ２６の底部は誘電体層１４の底部よりも深い。半導体アイランド２２の上部はゲートトレンチ２６により第一Ｕ字型フィン構造１６０と第二Ｕ字型フィン構造１６２とに分離される。
【００２０】
図６に示すように、ゲートトレンチ２６の底部と側壁に誘電体層２８を共形的（ｃｏｎｆｏｒｍａｌｌｙ）に形成する。本発明の実施形態によれば、この誘電体層２８は例えば酸化珪素、窒化珪素、酸窒化珪素、またはＯＮＯ（酸化物−窒化物−酸化物）であるが、この限りではない。誘電体層２８は熱酸化や化学気相成長など従来の方法によって形成され得る。本発明の実施形態によれば、誘電体層２８はゲート誘電体層としての役割を果たす。
【００２１】
図７に示すように、第二方向に沿ってゲートトレンチ２６の底部に金属ゲート３０を形成する。次いで、金属ゲート３０よりも上にある誘電体層２８を除去する。その後、金属ゲート３０、ゲートトレンチ２６の側壁、スペーサー２４、及び露出した第二ＳＴＩ２０に誘電体層３２を堆積する。
【００２２】
図８に示すように、エッチングバックプロセスを実行して、スペーサー２４にある誘電体層３２と、第二ＳＴＩ２０にある誘電体層３２と、金属ゲート３０にある誘電体層３２の一部とを除去して、ＴＴＯ（トレンチトップ酸化膜）構造を金属ゲート３０の上に形成し、そして半導体アイランド２２の一部を露出させる。このとき、金属ゲート３０は誘電体層２８及び３２に被覆されている。
【００２３】
図９に示すように、第一Ｕ字型フィン構造１６０に一方のＵ字型チャネル領域の第一ソース／ドレインの領域３４を形成すると同時に、第二Ｕ字型フィン構造１６２に他方のＵ字型チャネル領域の第二ソース／ドレインの領域４４を形成する。第一ソース／ドレイン領域３４と第二ソース／ドレイン領域４４とは金属ゲート３０に対して反対側に設けられる。第一ソース／ドレイン領域３４の間及び第二ソース／ドレイン領域４４の間には、それぞれ誘電体層１４が設けられている。第一ソース／ドレイン領域３４と第二ソース／ドレイン領域４４は従来のイオン注入法またはその他公知の好適な方法によって形成され得る。第一ソース／ドレイン領域３４は第一ソース３６及び第一ドレイン３８を含み、第二ソース／ドレイン領域４４は第二ソース４０及び第二ドレイン４２を含む。
【００２４】
その後、必要に応じて、エピタキシャル層などの第一導電層４６を第一ソース／ドレイン領域３４に形成することができ、エピタキシャル層などの第二導電層４８を第二ソース／ドレイン領域４４に形成することができる。より具体的に、第一導電層４６をゲートトレンチ２６の側壁と半導体アイランド２２の上面において成長させ、第二導電層４８をゲートトレンチ２６の他の側壁と半導体アイランド２２の上面において成長させる。次にスペーサー２４と、第一導電層４６及び第二導電層４８の上面よりも高い第二ＳＴＩ２０の部分とを、化学的機械的研磨（ＣＭＰ）またはその他の公知の好適な方法によって除去する。この時点において、好ましい実施形態に係る本発明のシングルゲート・デュアルチャネルトランジスタ５０は完成する。
【００２５】
図１０を参照する。その後、シングルゲート・デュアルチャネルトランジスタ５０に第一層間誘電体層（図示せず）を形成してもよい。次に第一層間誘電体層内にソースライン５２を形成して、第一ソース／ドレイン領域３４の第一ソース３６を第二ソース／ドレイン領域４４の第二ソース４０に結合する。その後、第一層間誘電体層上に第二層間誘電体層（図示せず）を形成してもよい。次に第一層間誘電体層と第二層間誘電体層との内にドレインコンタクト５４を形成して、第一ソース／ドレイン領域３４の第一ドレイン３８と第二ソース／ドレイン領域４４の第二度レイン４２とを同時に接続する。ドレインコンタクト５４の下端は第一ドレイン３８と第二ドレイン４２との両方に接続される。ドレインコンタクト５４の上端はコンデンサ（図示せず）と接続され、クロスポイントメモリセルまたはクロスヘアセル（cross-hair cell、ＣＨＣ）の構成を形成し得る。オプションとして設けられる第一導電層４６と第二導電層４８はドレインコンタクトを製作する間に、より大きなプロセスウィンドウを提供する。
【００２６】
図１１は本発明に係るシングルゲート・デュアルチャネルトランジスタのアレイの典型的なレイアウトであり、図１２は図１１のＡ−Ａ’線に沿った断面図であり、図１３は図１１のＢ−Ｂ’線に沿った断面図であり、図１４は図１１のＣ−Ｃ’線に沿った断面図である。
【００２７】
図１１に示すように、基板１０には複数のシングルゲート・デュアルチャネルトランジスタ５０がアレイとして配列されている。複数の第一ＳＴＩ１２と第二ＳＴＩ２０は互いに交差し、これによって、上述した複数の半導体アイランド２２を規定している。複数のソースラインは第一ＳＴＩと平行な方向に沿って伸展している。
【００２８】
図１０と図１１〜図１４に示すように、シングルゲート・デュアルチャネルトランジスタ５０は、第一方向に沿って伸展した第一ＳＴＩ１２と第二方向に沿って伸展した第二ＳＴＩ２０により分離された半導体アイランド２２を含む。第一方向は第二方向に対して垂直である。ゲートトレンチ２６は第二方向に沿って伸展し、半導体アイランド２２の表面から内側に向かって凹んでいる。金属ゲート３０は第二方向に沿って伸展し、ゲートトレンチ２６内に埋め込まれている。誘電体層６６はゲートトレンチ２６内の金属ゲート３０を被覆する。誘電体層６６の上面は半導体アイランド２２の上面よりも低い。第一ソース／ドレイン領域３４は第二方向に沿って半導体アイランド２２の上面に設けられている。より具体的に、第一ソース／ドレイン領域３４は半導体アイランド２２内に設けられたドープ領域か、または半導体アイランド２２の表面に設けられた導電性のエピタキシャル層であり得る。誘電体層１４は、金属ゲート３０に対して反対側になるようにそれぞれ設けられた誘電体層１１４と誘電体層２１４とを備える。誘電体層１１４は半導体アイランド２２に埋め込まれ、第一ソース／ドレイン領域の間に設けられている。第二ソース／ドレイン領域４４は第二方向に沿って半導体アイランド２２の上面に設けられている。より具体的に、第二ソース／ドレイン領域４４は半導体アイランド２２内に設けられたドープ領域か、または半導体アイランド２２の表面に設けられた導電性のエピタキシャル層である。誘電体層２１４は半導体アイランド２２に埋め込まれ、第二ソース／ドレイン領域４４の間に設けられている。第一ソース／ドレイン領域３４と第二ソース／ドレイン領域４４は金属ゲート３０に対して対称である。第一Ｕ字型チャネル領域６０は誘電体層１１４の周囲で、かつ第一ソース／ドレイン領域３４の間に設けられている。第二Ｕ字型チャネル領域６２は誘電体層２１４の周囲で、かつ第二ソース／ドレイン領域４４の間に設けられている。第二Ｕ字型チャネル領域６２の最良の位置については図１と図２を参照することができる。誘電体層１１４及び２１４はそれぞれ第一ソース／ドレイン領域３４の間の電流経路と第二ソース／ドレイン領域４４の間の電流経路を長くし、電流経路はそれによりＵ字型になる。このようにして、短チャネル効果は防止され得る。
【００２９】
第一Ｕ字型チャネル領域６０と第二Ｕ字型チャネル領域６２は金属ゲート３０に対して対称である。また、半導体アイランド２２は上部Ｔと底部Ｌを含む。第一Ｕ字型チャネル領域６０と第二Ｕ字型チャネル領域６２は上部Ｔ内に設けられている。底部Ｌは第一Ｕ字型チャネル領域６０と第二Ｕ字型チャネル領域６２との電気貯蔵所としての役割を果たす。
【００３０】
図１０を参照する。第一ソース／ドレイン領域３４が半導体アイランド２２内に設けられれば、第一導電層４６は必要に応じて第一ソース／ドレインドープ領域３４に設けられ得る。第一導電層４６は、ゲートトレンチ２６の側壁と半導体アイランド２２の上面とに形成されたエピタキシャル層であってもよい。第二ソース／ドレイン領域４４が半導体アイランド２２内に設けられれば、第二導電層４８は必要に応じて第二ソース／ドレインドープ領域４４に設けられ得る。第二導電層４８は、ゲートトレンチ２６の側壁と半導体アイランド２２の上面とに形成された他のエピタキシャル層であってもよい。ソースライン５２は第一ソース／ドレイン領域３４内の第一ソース３６と第二ソース／ドレイン領域４４内の第二ソース４０とに設けられている。ドレインコンタクト５４は第一ソース／ドレイン領域３４内の第一ドレイン３８と第二ソース／ドレイン領域４４内の第二ドレイン４２とを同時に接続するために形成されている。ドレインコンタクト５４の一端は第一ドレイン３８と第二ドレイン４２に接続され、他端はコンデンサ（図示せず）に接続され得る。ソースライン５２と金属ゲート３０から信号が入力された場合、第一Ｕ字型チャネル領域６０と第二Ｕ字型チャネル領域６２は同時にオンにされ、ドレインコンタクト５４を介して信号をコンデンサに送信する。
【００３１】
他の好ましい実施形態によれば、アレイ領域内の前記ソースライン５２と領域内の周辺ゲートは、同一の製造工程を用いることによって同時に形成することができる。図１５〜図２２はソースラインと周辺ゲートとの組込みを表す説明図であり、同一の番号は、各図における同一の構成要素または領域を示している。図１５は半導体装置のレイアウト例を示し、このレイアウトは図９に示すシングルゲート・デュアルチャネルトランジスタ５０のアレイ、及び周辺回路領域を含む。図１６は図１５のＤ−Ｄ’線に沿った断面図である。図１７〜図２２に示す特徴は、図９に示すシングルゲート・デュアルチャネルトランジスタ５０の完成後に実現できる。
【００３２】
図１５と図１６を参照する。基板１０において周辺回路領域３００とアレイ領域４００とが規定されている。周辺回路領域３００内に周辺回路が形成され、アレイ領域４００内にメモリアレイが設けられている。
【００３３】
図９に示すものと同じ構造を有する複数のシングルゲート・デュアルチャネルトランジスタ５０は、アレイ領域４００内において行と列の形で配列されている。基板１０内には複数の第一ＳＴＩ１２と第二ＳＴＩ２０とが提供されており、第一ＳＴＩ１２と第二ＳＴＩ２０とは互いに交差し、これによって複数の半導体アイランド２２が規定されている。各シングルゲート・デュアルチャネルトランジスタ５０は対応する半導体アイランド２２内にて製作される。シングルゲート・デュアルチャネルトランジスタ５０の構造及び製作工程は図１〜図９と同様であるため、説明を省略する。
【００３４】
図１７に示すように、周辺回路領域３００とアレイ領域４００にはゲート誘電体層２０２が形成されている。ゲート誘電体層２０２はスペーサー２４と第一導電層４６とを被覆してもよい。その後、周辺回路領域３００とアレイ領域４００内のゲート誘電体層２０２上に導電層２０４を形成する。この導電層２０４はドープポリシリコン層であってもよい。
【００３５】
図１８に示すように、アレイ領域４００内の導電層２０４を除去する。アレイ領域４００内の導電層２０４を除去するために、例えばフォトレジストパターンを形成し周辺回路領域３００をマスクし、そしてアレイ領域４００を露出してもよい。それからドライエッチングプロセスを実行して、露出したアレイ領域４００内の導電層２０４をエッチングする。その後、フォトレジストパターンを剥がして周辺回路領域３００内の導電層２０４を露出させる。
【００３６】
図１９に示すように、周辺回路領域３００内の導電層２０４とアレイ領域４００内のゲート誘電体層２０２に酸化珪素などの層間誘電体層２０６をブランケットとして全体を覆うように形成する。層間誘電体層２０６は従来の成長法またはコーティング法によって形成され得る。
【００３７】
その後、図２０に示すように、周辺回路領域３００内の層間誘電体層２０６を除去する。周辺回路領域３００内の層間誘電体層２０６を除去するために、例えばアレイ領域４００をマスクして周辺回路領域３００を露出させるフォトレジストパターンを形成してもよい。それからドライエッチングプロセスを実行して、露出した周辺回路領域３００内の層間誘電体層２０６をエッチングして除去する。その後、アレー領域４００内のフォトレジストパターンを除去してアレイ領域４００内の層間誘電体層２０６を露出させる。次に、アレイ領域４００内のゲート誘電体層２０２と、層間誘電体層２０６内に複数のソースラインコンタクトホール２０８を形成する。スペーサー２４と第一導電層４６の一部はソースラインコンタクトホール２０８により露出する。
【００３８】
その後、周辺回路領域３００とアレイ領域４００内に導電層２１０を形成する。導電層２１０は各ソースラインコンタクトホール２０８を充填し、アレイ領域４００内の層間誘電体層２０６を被覆する。望ましくは、導電層２１０はドープポリシリコン層である。図９を参照する。導電層２１０は第一ソース／ドレイン領域３４内の第一ソース３６と、第二ソース／ドレイン領域４４内の第二ソース４０に電気的に接続されている。
【００３９】
図２１に示すように、導電層２１０の上に導電層２１２と保護層２１４を順次形成する。導電層２１２は例えば金属であり、保護層２１４は例えば窒化珪素である。図２２に示すように、この場合、導電層２１０、２１２と保護層２１４などの多層材料層はすべて周辺回路領域３００とアレイ領域４００を被覆する。この三重材料層は以下にスタック層２５０と称する。次にスタック層２５０と、導電層２０４と、ゲート誘電体層２０２をパターン化し、周辺回路領域３００内に少なくとも１つの周辺ゲート２１６と、アレイ領域４００内に複数のソースライン５２とを形成する。ソースライン５２は第一ＳＴ１２に対して平行である。本実施形態によれば、ソースライン５２の位置は図１１に示すソースライン５２の位置と同じである。ソースライン５２と他素子との相対位置を理解するために、図１１を参照する。図１１に示すように、ソースライン５２は第一ソース／ドレイン領域３４内の第一ソース３６と、第二ソース／ドレイン領域４４内の第二ソース４０とに電気的に接続されている。周辺ゲート２１６とソースライン５２とは同一な材料層（例えばスタック層２５０内の導電層２１０、２１２または保護層２１４）を少なくとも１つ含む。
【００４０】
１態様によれば、本発明の特徴は１つの金属ゲートが２つのＵ字型チャネル領域を制御することにある。また、ゲートトレンチは自己整合プロセスによって形成されるので、ゲートトレンチ内の金属ゲートが好適な厚さを有するように、第一Ｕ字型フィン構造と第二Ｕ字型フィン構造の厚さが最小限にされる。なお、薄型の第一Ｕ字型フィン構造と第二Ｕ字型フィン構造とによって、金属ゲートと、ゲートトレンチの側壁と、誘電体層とは性能がより良好な薄型ＳＯＩトランジスタを形成する。以上は本発明に好ましい実施形態であって、本発明の実施の範囲を限定するものではない。よって、当業者のなし得る修正、もしくは変更であって、本発明の精神の下においてなされ、本発明に対して均等の効果を有するものは、いずれも本発明の特許請求の範囲に属するものとする。
【図１】
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【図２】
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【図３】
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【図４】
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【図５】
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【図６】
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【図７】
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【図８】
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【図９】
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【図１０】
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【図１１】
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【図１２】
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【図１３】
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【図１４】
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【図１５】
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【図１６】
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【図１７】
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【図１８】
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【図１９】
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【図２０】
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【図２１】
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【図２２】
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